(57)【特許請求の範囲】
【請求項１】
シリアル通信回路の動作検証に用いるシステムであって、送信データを発生すると共に、ヘッダ信号の発生を制御するヘッダ制御信号を入力し、当該ヘッダ制御信号に同期して送信信号の更新を止める送信データ発生回路と、データの受信側で、受信データの正常性を検証すると共に、受信信号からヘッダ信号を検出した際に得られるヘッダ検出信号を入力するデータ検証回路とを備え、当該データ検証回路は受けた前記ヘッダ検出信号に同期して期待値信号の更新を止める期待値発生回路を備えることを特徴とする内部自己検査システム。
【請求項２】
請求項１において、前記データ検証回路に入力されるヘッダ検出信号は、同一グループを形成する他のシリアル通信回路から供給されることを特徴とする内部自己検査システム。
【請求項３】
請求項１において、システムは同一グループとして複数の前記シリアル通信回路により構成されており、そのうちの一つのシリアル通信回路は、他の複数のシリアル回路から出力されたヘッダ検出信号を受け、このうちの一つのヘッダ検出信号を選択して前記データ検証回路に供給することを特徴とする内部自己検査システム。
【請求項４】
請求項１において、同一グループとして構成される複数の前記シリアル通信回路それぞれは、ヘッダ検出信号を隣接するシリアル通信回路のデータ検証回路に、他のシリアル通信回路と重複することなしに単独で、供給することを特徴とする内部自己検査システム。
【請求項５】
送信データにヘッダ信号を付加して転送する通信回路における動作を検証する内部自己検査システムにおいて、送信側では、ヘッダ信号を発生して前記送信データに付加するヘッダ発生回路と、前記ヘッダ発生回路におけるヘッダ信号の発生を制御するヘッダ制御信号を前記ヘッダ発生回路に供給するヘッダ制御回路と、前記送信データを生成すると共に前記ヘッダ制御信号を前記ヘッダ制御回路から受けてデータの生成を制御するデータ発生回路とを備え、かつ、受信側では、転送を受けたデータからヘッダ信号を検出してヘッダ検出信号を出力する受信回路と、当該受信回路から前記ヘッダ検出信号を受け、受けたヘッダ検出信号に基づくヘッダ検出信号を生成して付加した期待値信号を前記受信回路から受ける受信信号と比較して検証するデータ検証回路とを備えることを特徴とする内部自己検査システム。
【請求項６】
送信データにヘッダ信号を付加して転送する通信回路における動作を検証する内部自己検査方法において、送信側ではヘッダ信号を発生させるヘッダ制御信号により送信データの生成を制御し、かつ、受信側では受けたデータからヘッダ信号を検出し、検出したヘッダ信号により期待値信号の生成を制御して受信信号を検証することを特徴とする内部自己検査方法。
【請求項７】
送信データにヘッダ信号を付加して転送する通信回路における動作を検証する内部自己検査方法において、送信側では送信データを生成する際にヘッダ信号を発生させるヘッダ制御信号を受け、当該ヘッダ制御信号に同期して送信信号の更新を止め、かつ、受信側では通信回路動作検証用の期待値信号の更新を、受けたデータからヘッダ信号を検出し、検出したヘッダ信号に同期して期待値信号の更新を止めることを特徴とする内部自己検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリアル通信回路の動作検証に用いられる内部自己検査（ＢＩＳＴ：Built In Self Test）システムに関し、特に、パケット化されたデータの検証が可能で、非同期通信又はチャネル間同期を容易に検証できるＢＩＳＴシステムに関する。
【０００２】
【従来の技術】
従来、この種の通信回路動作検証用のＢＩＳＴシステムでは、ＬＳＩ（大規模集積回路）が用いられている。多くのＬＳＩでは、動作速度の高速化、入出力データピン数の増加に伴い、集積回路に内蔵したＢＩＳＴ回路によって動作検証が行われている。ＢＩＳＴ回路を用いることにより、高価な高速テスターを用いることなく動作が検証できると共に、テスト時間の短縮も期待できる。従って、テストにかかるコストが低減できる。更に、装置内で使用する際にも動作テストを容易に行なうことが可能となる。
【０００３】
ＢＩＳＴシステムを使った動作検証は通信回路の分野でも行われている。
【０００４】
例えば特開２００１−１２７６８４号公報には、通信衛星のペイロード・レベルでデータ伝送の正常性を検査するＢＩＳＴシステムが紹介されている。このシステムでは、内部のデータストリームにおいて上流側で所定のＢＩＳＴパターンを挿入し下流側の複数箇所で受信するＢＩＳＴパターンを検証している。
【０００５】
しかし、近年、新たに検証すべき通信回路の機能として、送信側と受信側とで動作周波数が違う非同期通信、又は複数のシリアル通信回路が並列に配置された多チャンネル通信回路でのチャネル間同期が問題となっている。通信回路では非同期通信又はチャネル間同期を実現するためにデータのパケット化が行われている。従って、このような通信回路のＢＩＳＴ回路には、上記公開公報の提案によるデータストリームにＢＩＳＴパターンを適用する手法が採用できず、各データごとの先頭にヘッダ信号を付加してパケット化されたデータを正しく検証する機能が必要になる。
【０００６】
例えば、図７は通信回路用ＢＩＳＴシステムとして一般的に考えられる伝送系回路構成の一例を示す図である。このＢＩＳＴシステムは、送信データ発生回路１、送信回路２、受信回路３、及びデータ検証回路４から構成される。送信データ発生回路１はヘッダ制御回路１１及びヘッダ発生回路１２を備える。データ検証回路４は、期待値データ発生回路２１及びデータ比較回路２２から構成され、送信回路２と受信回路３との間でデータが正しく転送されているか否かを検証する。ここで、送信データ発生回路１及び期待値データ発生回路２１は同じ擬似ランダム信号とパケットを構成するヘッダ信号とを発生する。
【０００７】
まず、送信データ発生回路１では、ヘッダ制御部１１の制御によりヘッダ発生回路１２が送信されるシリアルデータの所定個所に所定のヘッダ信号を挿入して送信信号を発生する。送信データ発生回路１により発生した送信信号は送信回路２に入力され伝送信号として出力される。伝送信号は受信回路３により受信され受信信号として出力される。受信信号はＢＩＳＴシステムのデータ検証回路４へ入力される。データ検証回路４では、入力した受信信号は、期待値データ発生回路２１で生成された期待値信号と共にデータ比較回路２２に入力され、その比較結果は比較結果信号として出力される。
【０００８】
次に、図８は、多チャンネル通信回路でチャネル間の同期を検証するＢＩＳＴシステム構成の一例を示す図である。このＢＩＳＴシステムは、ヘッダ検出回路を含む受信回路３１〜３Ｎと上記図７に示されるものと同一のデータ検証回路４１〜４ＮとをＮ個のチャネルに備え、Ｎ個のチャネル全てに対して一つのチャネル間同期検証回路５０を設ける。受信回路３１〜３Ｎそれぞれは、ヘッダ検出回路により各チャネルで、受信信号Ｓr1〜Ｓrnのヘッダ信号に対してハイ（ＨＩＧＨ）レベル、またヘッダ信号でない信号に対してロウ（ＬＯＷ）レベルとなるヘッダ検出信号Ｓh1〜Ｓhnを出力する。チャネル間同期検証回路５０は、各チャネルから出力されるヘッダ検出信号Ｓh1〜Ｓhnそれぞれの一致を検証して同期検証信号Ｓｖを出力する。
【０００９】
次いで、図８に図７を併せ参照して動作機能について説明する。
【００１０】
このＢＩＳＴシステムは、まず、図７に示される経路により、伝送路を転送される各チャネルの伝送データを受信回路３１〜３Ｎにより受信し、受信信号Ｓr1〜Ｓrnとして出力する。受信信号Ｓr1〜Ｓrnはデータ検証回路４１〜４Ｎに入力される。データ検証回路４１〜４Ｎそれぞれは、受信回路３１〜３Ｎそれぞれが正しくデータを受信しているか否かを、比較結果信号Ｓo1〜Ｓonにより出力する。一方、各チャネルの受信回路３１〜３Ｎのヘッダ検出回路により出力されるヘッダ検出信号Ｓh1〜Ｓhnはチャネル間同期検証回路５０に入力される。チャネル間同期検証回路５０は、各チャネルのヘッダ検出信号Ｓh1〜Ｓhnに基いて、受信データのヘッダ信号位置が各チャネルで一致しているか否かを検証し、その結果を同期検証信号Ｓｖとして出力する。
【００１１】
【発明が解決しようとする課題】
しかしながら、上述したようなデータストリームを対象としたＢＩＳＴシステムでは、送信回路の動作周波数が受信回路のそれよりも遅い場合、周波数差を吸収するために受信回路内部でヘッダ信号部分の長さを短くする必要がある。
【００１２】
図９には、図７における送信データ発生回路で生成された送信信号と比較してヘッダ信号部が短くなった例が示されている。すなわち、受信側では、送信側のデータ列を想定してデータ検証回路４の期待値データ発生回路２１は期待値信号を生成する。従って、図９に示されるようにデータ列が変化した結果、データ比較回路２２では受信信号と期待値信号との間に不一致が起こる。
【００１３】
同様に送信回路の動作周波数が受信回路のそれよりも速い場合はヘッダ信号の挿入が行われ、パケット長が長くなり期待値信号との間に不一致が起こる。このように、上述したＢＩＳＴシステムは送信回路及び受信回路それぞれの周波数が違うような非同期通信では正しく動作しない。
【００１４】
また、図８に示すチャネル間同期検証用のＢＩＳＴシステムでは、チャネル毎のデータ検証回路とは別に、各チャネルに共通のチャネル間同期検証回路が必要となる。すなわち、各チャネルからのヘッダ検出信号を一箇所に集める必要がある。従って、チャネル数の増加に伴い、ヘッダ検出信号を正しく伝送するためにはより多くのバッファリングが必要となり消費電力の増大を招く。更に、チャネル間同期検証回路は各チャネルからのヘッダ検出信号を同時に受け取る必要があるため、チャネル数の増加によりタイミング設計の困難さが増大する。また、チャネル数が新たに追加して増えた場合、このようなシステムではチャネル間同期検証回路を新たに設計し直す必要がある。
【００１５】
本発明の目的は、このような課題を解決し、通信回路におけるパケット化されたデータの検証が可能で、非同期通信又はチャネル間同期を容易に検証できるＢＩＳＴシステムを提供することである。
【００１６】
【課題を解決するための手段】
本発明による内部自己検査システムは、基本的に、シリアル通信回路の動作検証に用いるシステムであって、送信データを発生すると共に、ヘッダ信号の発生を制御するヘッダ制御信号を入力し、当該ヘッダ制御信号に同期して送信信号の更新を止める送信データ発生回路と、データの受信側で、受信データの正常性を検証すると共に、受信信号からヘッダ信号を検出した際に得られるヘッダ検出信号を入力するデータ検証回路とを備え、当該データ検証回路は受けた前記ヘッダ検出信号に同期して期待値信号の更新を止める期待値発生回路を備えることを特徴としている。
【００１７】
このような構成により、データ検証回路が送信側のヘッダ信号の制御と受信側でのヘッダ信号の長さの変化とを認識できるので、受信信号と期待値信号との比較による一致を期待することができる。
【００１８】
また、データ検証回路に入力されるヘッダ検出信号を、同一グループを形成する他のシリアル通信回路から供給することにより、同一グループ内の受信信号の同期を検証することが容易である。
【００１９】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。図面では紙面の都合上、本発明に関する主要部分を示してある。
【００２０】
図１は本発明における機能ブロック回路の実施の一形態を示す図である。
【００２１】
図１に示された通信回路動作検証用の内部自己検査（ＢＩＳＴ）システムは、送信データ発生回路１００、送信回路１０４、受信回路１１０、及びデータ検証回路１２０により構成される。送信データ発生回路１００はデータ発生回路１０１、ヘッダ制御回路１０２、及びヘッダ発生回路１０３により構成される。受信回路１１０はヘッダ検出回路１１１を有する。データ検証回路１２０は期待値データ発生回路１２１、ヘッダ発生回路１２２、及びデータ比較回路１２３により構成される。ここでデータ発生回路１０１及び期待値データ発生回路１２１それぞれは同じデータパターンを発生するように設定されている。
【００２２】
この構成において、送信データ発生回路１００では、ヘッダ制御回路１０２により発生されたヘッダ制御信号は、データ発生回路１０１及びヘッダ発生回路１０３に入力される。データ発生回路１０１ではヘッダ制御信号がロー（ＬＯＷ）レベルでのみ発生信号を更新した送信信号ａを出力する。送信信号ａはヘッダ発生回路１０３に入力され、ヘッダ制御信号がハイ（ＨＩＧＨ）の間の信号はヘッダ信号「Ｈ」に変換され、変換後の送信信号ｂとして送信回路１０４により伝送信号に変換され伝送路へ送出される。
【００２３】
伝送信号は受信回路１１０により受信され、上記送信信号ｂと同一のデータパターンを有する受信信号となる。受信回路１１０では、ヘッダ検出回路１１１により受信信号からヘッダ信号「Ｈ」が検出される。ヘッダ検出回路１１１は、ヘッダ信号「Ｈ」を検出した場合にヘッダ検出信号のハイレベルを期待値データ発生回路１２１及びヘッダ発生回路１２２へ出力する。
【００２４】
期待値データ発生回路１２１は、ヘッダ検出信号がローレベルの間では期待値データを更新し、ヘッダ発生回路１２２へ期待値信号ａとして出力する。ヘッダ発生回路１２２は、ヘッダ検出信号がハイレベルの間では期待値信号ａのデータをヘッダ信号「Ｈ」に変換し、期待値信号ｂとして出力する。データ比較回路１２３は、ヘッダ発生回路１２２から出力される変換後の期待値信号ｂを入力し、受信信号と比較する。比較結果は比較結果信号として出力される。
【００２５】
本発明の特徴は、ヘッダ信号の発生を制御するヘッダ制御信号をデータ発生回路に供給して発生信号の更新をヘッダ発生回路の制御と一致させていること、及び伝送路を介して受信する伝送信号からヘッダ検出回路がヘッダ信号を検出して期待値信号の対応位置をヘッダ信号に変換している点である。この結果、送受信双方のデータ発生回路で生成された検証用のデータパターンに、システムと一致したヘッダ信号を挿入して所定のパケットを生成しチャネルの受信側でデータ比較しているので、パケット毎の比較による同期の検証が可能である。
【００２６】
次に、図２に図１を併せ参照してこのＢＩＳＴシステムの動作における実施の一形態について説明する。図示される例では、ヘッダ信号２個及び  データ信号３個からなるパケットを伝送している。
【００２７】
すなわち、データ発生回路１０１により出力される送信信号ａでは、ヘッダ制御信号がローレベルの間の信号「１・２・３、４・５・６、〜」のみが更新されている。一方、更新されない部分の２個ずつの信号は、ヘッダ発生回路１０３でヘッダ制御信号によりヘッダ信号「Ｈ」に変換され、その結果、送信信号ｂとして送信回路１０４へ出力される。
【００２８】
この送信信号ｂは、受信回路１１０の出力の受信信号でヘッダ信号が１つ削除されている場合でも、期待値データ発生回路１２１はヘッダ検出信号に同期して期待値信号ａを発生する。一方、ヘッダ発生回路１２２は、ヘッダ検出信号に同期してヘッダ信号「Ｈ」に更新するため、受信信号と一致した期待値信号ｂを発生してデータ比較回路１２３へ供給できる。すなわち、上述した構成により、パケット長の変化に関わらず正確な検証が可能なＢＩＳＴシステムを得ることができる。
【００２９】
次に、図３を参照して二つのシリアル通信回路が隣接するチャネルを形成する場合の受信側での実施の一形態について説明する。
【００３０】
図示される受信回路２０１，２０２及びデータ検証回路２１１，２１２それぞれは、図１に示された同一名称の構成要素と同一の構成及び機能を有し、それぞれが隣接チャネルを形成して同期を必要としている。
【００３１】
すなわち、図1と同様に、受信回路２０１，２０１それぞれは対応するヘッダ検出回路２２１，２２２を含む。データ検証回路２１１，２１２それぞれは、対応する期待値データ発生回路２３１，２４１、ヘッダ発生回路２３１，２４２、及びデータ比較回路２３３，２４３を有する。
【００３２】
図３の図１との相違は、一方の第２チャネル側のデータ検証回路２１２では、他方の第１チャネル側のヘッダ検出回路２２１が出力するヘッダ検出信号ａを受けて、入力している点である。すなわち、ヘッダ検出回路２２１は、受信信号ａがヘッダ信号である間にハイレベル、ヘッダ信号でない間にローレベルとなるヘッダ検出信号ａを、期待値データ発生回路２３１，２４１およびヘッダ発生回路２３１，２４２の全てに供給している。従って、第2チャネルの受信回路２０２から出力のヘッダ検出信号ｂは不要である。
【００３３】
次に、この動作をについて説明する。各チャネルの伝送データは、上述したＢＩＳＴシステムと同様の経路で受信回路２０１，２０２により受信され、受信信号ａ，ｂとして出力される。ここで受信信号ａがヘッダ信号「Ｈ」の場合、ヘッダ検出回路２２１からヘッダ検出信号ａがハイレベルでデータ検証回路２１１，２１２へ出力される。
【００３４】
第１チャネルのデータ検証回路２１１は、図１のＢＩＳＴシステムと同様に受信信号ａのヘッダ検出信号ａにより受信信号ａの検証を行ない、比較結果信号ａを出力する。一方、第２チャネルのデータ検証回路２１２は受信信号２０１から得たヘッダ検出信号ａにより受信信号ｂの検証が行われる。すなわち、ヘッダ検出信号ａを受けた期待値データ発生回路２４１により期待値信号ｃが発生され、期待値信号ｃを受けたヘッダ発生回路２４２はヘッダ検出信号ａを受けて期待値信号ｄを出力する。期待値信号ｄはデータ比較回路２４３により受信信号ｂと比較され、比較結果信号ｂが出力される。
【００３５】
次に、図４に図３を併せ参照して二つのチャネル間にわたるＢＩＳＴシステムの同期検証動作について説明する。ここでは、ヘッダ信号１個、データ信号３個からなるパケットを伝送した場合を示す。
【００３６】
すなわち、第２チャネルのデータ検証回路２１２は、受信信号ａから得られるヘッダ検出信号ａを元に期待値信号ｄを発生する。従って、受信信号ａと受信信号ｂとのチャネル間の同期がとれている場合は、期待値信号ｄと受信信号ｂとは一致し、比較結果は「エラーなし」となる。しかし、図示されるような、受信信号ｃのデータ配列が正しくとも、信号が一つずつずれておりチャネル間の同期がとれていない場合は期待値信号ｄとの比較結果は「エラーあり」となる。すなわち、比較結果信号ｂを観測することにより受信信号ｂのデータ列が正しくかつ受信信号ａと同期しているか否かが判別できる。このような構成により、二つのチャネル間の同期を検証可能なＢＩＳＴシステムを得ることができる。
【００３７】
次に、図５を参照して、上述したとは別の実施の一形態であって、Ｎ個のシリアル通信回路のチャネル間における同期検証を行なう場合について説明する。
【００３８】
図示される受信回路３０１〜３０Ｎ及びデータ検証回路３１１〜３１Ｎそれぞれは、図１に示された同一名称の構成要素と同一の構成及び機能を有し、それぞれが隣接チャネルを形成している。すなわち、受信回路３０１〜３０Ｎそれぞれは、図示を省略するが、対応するヘッダ検出回路を含む。データ検証回路３１１〜３１Ｎそれぞれは、図示を省略するが、対応する期待値データ発生回路、ヘッダ発生回路、及びデータ比較回路を有する。
【００３９】
このような構成において、受信回路３０１〜３０Ｎそれぞれから出力される受信信号Ｓr1〜Ｓrnそれぞれはそれぞれに対応するチャネルのデータ検証回路３１１〜３１Ｎに入力される。また受信回路３０１〜３０Ｎそれぞれから出力されるヘッダ検出信号Ｓh1〜Ｓhnは選択回路３２０に入力される。
【００４０】
図５の図３との相違は、Ｎチャンネルのうちの一つである第２チャネルのデータ検証回路３１２が、全てのチャネルから出力されるヘッダ検出信号Ｓh1〜Ｓhnのうちの一つを選択して受け、これを入力している点である。すなわち、第２チャネルのデータ検証回路３１２は、第２チャネルの受信信号Ｓr2と他の一つであるチャネルの受信信号Ｓriとの同期を検証することができる。ここで「ｉ」は「２」を除く「１」から「ｎ」までのうち選択回路３２０で選択されたチャネルの番号数字である。
【００４１】
すなわち、選択回路３２０は選択信号Ｓslに応じて受信回路３０１〜３０Ｎのうちから特定の一つを受け、ヘッダ検出信号Ｓｈとしてデータ検証回路３１２に出力する。図３の実施例から分かるように、データ検証回路３１２では選択されたヘッダ検出信号Ｓｈの出力元である受信回路から出力される受信信号と、受信回路３０２から出力される受信信号Ｓr2とが同期しているか否かを検証することが可能となる。従って、このような構成により、あるチャネルの受信信号がどのチャネルの受信信号と同期しているかを検証可能なＢＩＳＴシステムが得られる。
【００４２】
次に、図６を参照して、上述したとは別の実施の一形態であって、Ｎ個のシリアル通信回路が隣接したチャネル間における同期検証を行なう場合について説明する。
【００４３】
図示される受信回路４０１〜４０Ｎ及びデータ検証回路４１１〜４１Ｎそれぞれは、図１に示された同一名称の構成要素と同一の構成及び機能を有し、それぞれが隣接チャネルを形成している。すなわち、受信回路４０１〜４０Ｎそれぞれは、図示を省略するが、対応するヘッダ検出回路を含む。データ検証回路４１１〜４１Ｎそれぞれは、図示を省略するが、対応する期待値データ発生回路、ヘッダ発生回路、及びデータ比較回路を有する。
【００４４】
図６と図３とを比較すれば、受信回路４０１，４０２及びデータ検証回路４１１，４１２それぞれの接続は同一である。相違は、受信回路４０２以降それぞれから出力されるヘッダ検出信号Ｓh2以降の信号それぞれは次の順位に隣接するチャネルのデータ検証回路４１３〜４１Ｎそれぞれに接続される。従って、受信回路４０Ｎからヘッダ検出信号Ｓhnは接続先がないので出力されない。
【００４５】
このような構成により、受信信号Ｓr1と受信信号Ｓr2との同期がデータ検証回路４１２により確認される。同様に、受信信号Ｓr2と受信信号Ｓr3との同期がデータ検証回路４１３により確認され、隣接するチャネルの受信信号同士の同期が確認できる。
【００４６】
従って、全ての比較結果信号Ｓo1〜Ｓonが「エラーなし」である状態を確認することにより、全ての受信信号Ｓr1〜Ｓrnの同期していることが確認できる。ここで、隣接するチャネルの受信回路とデータ検証回路とは十分近いのでタイミング設計も容易であり、かつ信号を伝えるために必要となるバッファ回路も少なくて済む。また、チャネル数の増加した場合も最後のチャネルの受信回路４０Ｎから出力されるヘッダ検出信号Ｓｈｎを新たに追加されたチャネルのデータ検証回路に接続すればよいので、容易に拡張可能である。
【００４７】
【発明の効果】
以上説明したように本発明によれば、通信回路におけるパケット化されたデータの検証が可能で、非同期通信又はチャネル間同期を容易に検証できるという効果を得ることができる。すなわち、パケット長の変化に関わらず正しく検証可能な、非同期通信に対応したＢＩＳＴシステムが得られる。
【００４８】
その理由は、送信側で送信データの所定位置にヘッダ信号を発生し、受信側でそのヘッダ信号を検出して比較し同一位置を検証しているからである。
【００４９】
また、チャネル数の多少に関わらず全てのチャネルに対して受信されたデータが同期しているか否かを容易に検証できるという効果を得ることができる。
【００５０】
その理由の一つは、選択回路により一つのチャネルと残りの複数のチャネルとの同期を確認しているからである。また他の一つは全ての隣接するチャネル同士それぞれで同期を確認しているからである。
【図面の簡単な説明】
【図１】本発明における機能ブロック回路の実施の一形態を示す図である。
【図２】図１における動作の一形態を示すタイムチャートである。
【図３】本発明における二つのチャネル間の同期検証におけるブロック回路の実施の一形態を示す図である。
【図４】図３における二つのチャネル間にわたる同期検証動作の一形態を示すタイムチャートである。
【図５】本発明におけるＮ個のチャネル間における同期検証に対するブロック回路の実施の一形態を示す図である。
【図６】図５とは別のＮ個のチャネル間における同期検証に対するブロック回路の実施の一形態を示す図である。
【図７】従来のブロック回路の一例を示す図である。
【図８】従来のＮ個のチャネル間における同期検証に対するブロック回路の一例を示す図である。
【図９】図７における動作の一例を示すタイムチャートである。
【符号の説明】
１００    送信データ発生回路
１０１    データ発生回路
１０２    ヘッダ制御回路
１０３、１２２、２３２、２４２    ヘッダ発生回路
１０４    送信回路
１１０、２０１、２０２、３０１〜３０Ｎ、４０１〜４０Ｎ    受信回路
１１１、２２１、２２２    ヘッダ検出回路
１２０、２１１、２１２、３１１〜３１Ｎ、４１１〜４１Ｎ    データ検証回路
１２１、２３１、２４１    期待値データ発生回路
１２３、２３３、２４３    データ比較回路
３２０    選択回路
【図１】
0003846565.tif 000002
【図２】
0003846565.tif 000003
【図３】
0003846565.tif 000004
【図４】
0003846565.tif 000005
【図５】
0003846565.tif 000006
【図６】
0003846565.tif 000007
【図７】
0003846565.tif 000008
【図８】
0003846565.tif 000009
【図９】
0003846565.tif 000010