(57)【特許請求の範囲】
【請求項１】
強誘電体の分極状態によりデータを記憶する記憶用キャパシタと、
前記記憶用キャパシタに直列に接続されたバッファ用キャパシタと、
前記記憶用キャパシタと前記バッファ用キャパシタとの接続点であるストレージノードにゲート電極が接続された読み出し用トランジスタと、
前記ストレージノードに主電極が接続された制御用トランジスタと、
を備え、
前記バッファ用キャパシタの容量を可変とすることにより、前記記憶用キャパシタの部分分極状態に対応する電荷の書き込みを可能としたことを特徴とする不揮発性多値記憶装置。
【請求項２】
前記ストレージノードに読み出された電荷量を、接続された読み出し用トランジスタを使用して前記バッファ用キャパシタの容量に応じて判定することにより前記記憶用キャパシタの前記部分分極状態を含む多値データの読み出しを行うことを特徴とする請求項１記載の不揮発性多値記憶装置。
【請求項３】
前記バッファ用キャパシタは、複数のキャパシタを直列または並列に接続してなるキャパシタブロックを有し、前記複数のキャパシタの一部を選択することにより容量を可変としたことを特徴とする請求項１または２に記載の不揮発性多値記憶装置。
【請求項４】
強誘電体の分極状態によりデータを記憶する記憶用キャパシタと、
前記記憶用キャパシタに直列に接続されたバッファ用キャパシタと、
前記記憶用キャパシタと前記バッファ用キャパシタとの接続点であるストレージノードにゲート電極が接続された読み出し用トランジスタと、
前記ストレージノードに主電極が接続された制御用トランジスタと、
複数回書き込み制御回路と、
を備え、
前記複数回書き込み制御回路は、前記記憶用キャパシタに対する電荷の書き込みの回数を変化させることにより、前記記憶用キャパシタの部分分極状態と完全分極状態とをそれぞれ形成可能としたことを特徴とする不揮発性多値記憶装置。
【請求項５】
強誘電体の分極状態によりデータを記憶する記憶用キャパシタと、
前記記憶用キャパシタに直列に接続されたバッファ用キャパシタと、
前記記憶用キャパシタと前記バッファ用キャパシタとの接続点であるストレージノードにゲート電極が接続された読み出し用トランジスタと、
前記ストレージノードに主電極が接続された制御用トランジスタと、
複数回読出し制御回路と、
を備え、
前記複数回読出し制御回路は、前記記憶用キャパシタに対する電荷の読出しの回数を変化させることにより、前記記憶用キャパシタの前記部分分極状態を含む多値データの読み出しを行うことを特徴とする不揮発性多値記憶装置。
【請求項６】
前記記憶用キャパシタに対する前記電荷の書き込みは、前記バッファ用キャパシタにプリチャージ電圧を印加した後に前記バッファ用キャパシタから前記記憶用キャパシタに電荷を供給するか、
前記直列に接続された前記バッファ用キャパシタと前記記憶用キャパシタの両端に書き込み電圧を印加するか、
のいずれかにより行うことを特徴とする請求項１〜５のいずれか１つに記載の不揮発性多値記憶装置。
【請求項７】
前記バッファ用キャパシタにプリチャージ電圧を印加した後に前記記憶用キャパシタから前記バッファ用キャパシタに電荷を読み出すか、
前記直列に接続された前記バッファ用キャパシタと前記記憶用キャパシタの両端に読み出し電圧を印加するか、
のいずれかに応じた前記読み出し用トランジスタの動作状態を判定することにより、前記記憶用キャパシタの部分分極状態を含む多値データの読み出しを行うことを特徴とする請求項２〜５のいずれか１つに記載の不揮発性多値記憶装置。
【請求項８】
強誘電体の分極状態によりデータを記憶する記憶用キャパシタと、
前記記憶用キャパシタに直列に接続されたバッファ用キャパシタと、
前記記憶用キャパシタと前記バッファ用キャパシタとの接続点であるストレージノードにゲート電極が接続された読み出し用トランジスタと、
前記ストレージノードに主電極が接続された制御用トランジスタと、
前記バッファ用キャパシタに可変プリチャージ電圧を印加した後に前記バッファ用キャパシタから前記記憶用キャパシタに電荷を供給して、前記記憶用キャパシタの部分分極状態と完全分極状態とをそれぞれ形成可能とする書き込み電圧制御回路と、
を備えることを特徴とする不揮発性多値記憶装置。
【請求項９】
前記プリチャージ電圧または前記読み出し電圧は、３値以上の多値データのいずれかに相当する２レベル以上の電圧であることを特徴とする請求項８に記載の不揮発性多値記憶装置。
【請求項１０】
前記記憶用キャパシタは、互いに並列に接続された複数の記憶セルを有し、
前記複数の記憶セルのそれぞれは、直列に接続された選択用ＭＯＳトランジスタと強誘電体キャパシタとを有することを特徴とする請求項８に記載の不揮発性多値記憶装置。
【請求項１１】
前記記憶用キャパシタは、互いに直列に接続された複数の記憶セルを有し、
前記複数の記憶セルのそれぞれは、並列に接続された選択用ＭＯＳトランジスタと強誘電体キャパシタとを有することを特徴とする請求項１〜７のいずれか１つに記載の不揮発性多値記憶装置。
【請求項１２】
前記記憶用キャパシタは、
互いに直列に接続された複数の選択用ＭＯＳトランジスタと、
これら選択用トランジスタの共通主電極にそれぞれ接続された蓄積電極と、前記蓄積電極に対向したプレート電極と、前記蓄積電極と前記プレート電極とに挟まれた強誘電体薄膜とを有する記憶用キャパシタと、
からなるＮＡＮＤ型記憶セル列であることを特徴とする請求項１〜７のいずれか１つに記載の不揮発性多値記憶装置。
【請求項１３】
前記バッファ用キャパシタの動作電圧範囲における実効容量は、前記記憶用キャパシタの動作電圧範囲における実効容量の１／１０以上２倍以下であることを特徴とする請求項１〜７のいずれか１つに記載の不揮発性多値記憶装置。
【請求項１４】
前記バッファ用キャパシタは、強誘電体キャパシタであることを特徴とする請求項１〜７のいずれか１つに記載の不揮発性多値記憶装置。
【請求項１５】
前記バッファ用キャパシタは、常誘電体キャパシタであることを特徴とする請求項１〜７のいずれか１つに記載の不揮発性多値記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性多値記憶装置に関し、特に、強誘電性材料からなる誘電体キャパシタを具備し、ギガビット以上の超大容量の多値記憶が可能な不揮発性多値記憶装置に関する。
【０００２】
【従来の技術】
近年、記憶媒体として強誘電体薄膜を用いた記憶装置（強誘電体メモリ）の開発が行われており、一部にはすでに実用化されている。強誘電体メモリは不揮発性であり、電源を落とした後も記憶内容が失われず、しかも膜厚が十分薄い場合には自発分極の反転が速く、ＤＲＡＭ（dynamic random access memory）並みの高速の書き込み、読み出しが可能であるなどの特徴を持つ。
【０００３】
現在、強誘電体薄膜を使用した半導体記憶装置として、大別して２種類の構成が提案されている。これら２種類の構成は、強誘電体膜により、強誘電体キャパシタを形成するものと、強誘電体ゲートトランジスタを形成するものである。
【０００４】
強誘電体キャパシタを形成する場合は、選択用トランジスタと組み合せて１ビットのメモリセルとする。一方、強誘電体ゲートトランジスタを形成する場合は、１個の強誘電体ゲートトランジスタ、ないしは１個から２個の選択用トランジスタと組み合せて１ビットのメモリセルとする。
【０００５】
このような１メモリセルに１ビットの記憶を行う方式に対して、さらに効率の良い方式として、１メモリセルに多値の記憶を行う方式が提案されている。
【０００６】
その一つの方法は、１個の強誘電体キャパシタに複数の上部電極を接続して、強誘電体キャパシタに複数の分極状態を生じさせる方法である（例えば、特許公報第８５４１６５号公報）。しかしながら、この方法によれば、記憶ビット数に比例して上部電極の数が増大し、強誘電体キャパシタの面積も増大するため、同じチップ面積で高密度化を達成するという本来の目的を達成することは困難である。
【０００７】
他の方法として、強誘電体キャパシタに複数の書き込み電圧を印加して、複数の分極状態を生じさせる方法がある（例えば、特開平１０−３１２６９１号公報、特開平１１−４５５８４号公報）。
【０００８】
この記憶方法について、図２９を参照しつつ説明する。
【０００９】
図２９は、強誘電体キャパシタの印加電圧と分極量との関係を表わすヒステリシス曲線を例示したグラフ図である。すなわち、まず強誘電体キャパシタに電圧Ｖ０を印加してマイナス側に分極を反転させる。その後、プラス側に完全に反転する電圧Ｖ１より小さい電圧Ｖ２ないしＶ３を印加することにより、マイナス側の完全反転状態の電荷Ｐ０およびプラス側の完全反転状態の電荷Ｐ１に加えて、部分反転状態に相当する電荷Ｐ２ないしＰ３を利用することにより、多値記憶を実現することができる。
【００１０】
一方、読み出し動作は、通常の１トランジスタ１キャパシタ型のＦＲＡＭ（ferroelectric random access memory）やＤＲＡＭと同様に、各セルの選択トランジスタをオンにして読み出し電圧を印加することにより、蓄積電荷Ｐ０ないしＰ３をビット線容量に読み出し、蓄積電荷に応じたビット線電位を電位発生器からの電位と比較することにより多値の読み出しを行う。
【００１１】
【発明が解決しようとする課題】
しかしながら、上述の書き込みおよび読み出し動作により高集積化した強誘電体メモリを実現する上での問題点がいくつかある。
【００１２】
第１の問題点は、書き込み動作に関するものであり、この点に関して図３０を参照しつつ説明する。強誘電体キャパシタの本来のＰ−Ｖヒステリシス曲線においては、図３０に例示したように、一定の抗電圧Ｖ０およびＶ１において分極反転を生じる。バルクの強誘電体単結晶を使用したキャパシタではこのような挙動をとることが古くから知られているし、また薄膜においてもＣＶＤ法で作成されたエピタキシャルＰＺＴ（チタン酸ジルコン酸鉛：ＰｂＺｒｘＴｉ１−ｘＯ３）キャパシタなどで同様の挙動をとることが知られている。すなわち、強誘電体キャパシタは単一の電圧で分極反転を生じるため、複数の電圧を使用して部分反転状態を実現することは本来不可能である。
【００１３】
逆にいうと、図２９に表したようにＰ−Ｖ曲線が傾いている強誘電特性は、強誘電体膜が均一ではなく、何らかの原因で劣化してばらついていることを意味している。強誘電体キャパシタを構成する多くのドメインによって抗電圧のバラツキがあったり、ヒステリシスの中心がずれていたり、また強誘電体と電極の界面に薄い常誘電体層が生成したときなどに、図２９に表したように傾いたＰ−Ｖ曲線が観察される。一般的にいえば、Ｐ−Ｖ曲線が傾斜している（傾きΔｙ／Δｘが小さい）ほど分極量、分極の保持特性や疲労特性などの強誘電体特性が劣化しており、逆に、強誘電体の結晶性が良くなるほどＰ−Ｖ曲線が垂直に立ち上がる（傾きΔｙ／Δｘが大きい）傾向にある。１個のキャパシタの強誘電特性を取り出せば、一見して複数の電圧による多値の書き込みが可能なように見える。
【００１４】
しかしながら、Ｐ−Ｖ曲線における傾きの量は本質的に「バラツキ」の成分であり、誘電体膜の成膜条件、微細加工の有無や熱処理の有無によってＰ−Ｖ曲線が大きく変ることは良く知られている事実である。すなわち、プロセスパラメータのわずかな変動によって抗電圧やその分散は大きく変わるため、多数のキャパシタを作成したウェーハを多数枚作成するという前提で、個々のメモリセルの動作を保証する必要がある強誘電体メモリにおいて、個々の強誘電体キャパシタに電圧制御により多値の書き込みを行うことは本質的に無理であることを理解すべきである。
【００１５】
第２の問題点は、読み出し法に関するものである。１トランジスタ１常誘電体キャパシタからなるメモリセルを使用するＤＲＡＭにおいての読み出し感度は、主としてセル容量ＣＳとビット線容量ＣＢの比ＣＳ／ＣＢとセンスアンプの感度の相対関係で決定される。すなわち、ビット線容量やセンスアンプの感度を一定とすれば、１ビットの記憶に必要な最低セル容量があり、これはＤＲＡＭでは２０から４０ｆＣ必要とされている。世代毎に縮小されるセル面積の制約の中で、いかに最低セル容量を確保するかがＤＲＡＭ用キャパシタ開発の最大の眼目である。
【００１６】
１トランジスタ１強誘電体キャパシタを使用したＦＲＡＭにおいても、基本的に同じスキームが当てはまる。ＤＲＡＭで常誘電体キャパシタに蓄積された電荷をビット線に読み出すのと同様に、ＦＲＡＭでは強誘電体キャパシタの残留分極電荷をビット線に読み出し、センスアンプで判定する。ＦＲＡＭで使用されている強誘電体膜のＰＺＴとＳＢＴ（タンタル酸ストロンチウムビスマス：ＳｒＢｉ２Ｔａ２Ｏ９）では、残留分極量がそれぞれ３０μＣ／ｃｍ２、１５μＣ／ｃｍ２程度である。従って、最小加工寸法をＦとし、セル面積８Ｆ２、キャパシタ面積３Ｆ２のレイアウトで作成したとすると、０．１５μｍ世代および０．２０μｍ世代には、セル電荷量がそれぞれ２０ｆＣまで減少してしまう。つまり、それ以降の縮小は、強誘電体キャパシタセルを３次元的に立体化でもしない限り無理ということになる。しかし、強誘電体の膜厚が大きいために、立体化は非常に困難である。
【００１７】
強誘電体多値記憶を使用したメモリの読み出し方法が、上述のように強誘電体キャパシタの電荷をビット線容量に読み出し、ビット線電位と電位発生器からの参照電位とをセンスアンプで比較するという方法を取る限り、２値読み出しよりも多値読み出しの方がビット当りの電荷量が少なくなり、微細化にともなって必要電荷量がますます確保しづらくなる。したがって、多値化によりメモリを高密度化するという目的を実現することは困難になる。
【００１８】
上述したように、強誘電体キャパシタを使用した多値メモリについては、既にいくつかの提案があるが、いずれの方法を使用しても従来の２値の強誘電体メモリを大きく上回る集積度の多値の強誘電体メモリを実現することは困難である。
【００１９】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、強誘電体キャパシタを使用した半導体多値メモリにおいて、上述した強誘電体キャパシタへの多値書き込みに関する問題点、さらには多値読み出し感度に関する問題点を克服し、２値の強誘電体メモリを大きく上回る集積度を有する不揮発性多値記憶装置を提供することにある。
【００２０】
【課題を解決するための手段】
本発明者らは、特開２０００−１５６４７２号公報（Ｐ２０００−１５６４７２Ａ）において、データを記憶するためのキャパシタとして強誘電体キャパシタを用い、“０”レベルと“１”レベルの２値データを記憶する記憶装置を開示した。
【００２１】
図２８は、同公報において開示した記憶装置の要部を表す概念図である。すなわち、同図は、記憶装置のメモリセルの構成を表し、ストレージノードＮｓにおいて記憶用キャパシタＣＭ（以下「ＣＭ」と記す）、参照用キャパシタＣＲＥＦ（以下「ＣＲＥＦ」と記す）、制御用トランジスタＱＣ（以下「ＱＣ」と記す）の一端、読み出し用トランジスタＱＲＥＡＤ（以下「ＱＲＥＡＤ」と記す）の制御電極が、それぞれ接続された回路を表す。
【００２２】
この構成によれば、２値データを安定に保持し、スケーリングが可能で高集積化が容易であり、製造プロセスも簡便な記憶装置を提供することができる。
【００２３】
本発明者は、この構成を元にさらに試作検討を進め、独特の構成を有し、３値以上の多値データを安定して書き込み・読み出しすることができる不揮発性多値記憶装置を発明するに至った。
【００２４】
すなわち、上記目的を達成するために、本発明の不揮発性多値記憶装置は、強誘電体の分極状態によりデータを記憶する記憶用キャパシタと、前記記憶用キャパシタに直列に接続されたバッファ用キャパシタと、前記記憶用キャパシタと前記バッファ用キャパシタとの接続点であるストレージノードにゲート電極が接続された読み出し用トランジスタと、前記ストレージノードに主電極が接続された制御用トランジスタと、を備え、
前記バッファ用キャパシタの容量を可変とすることにより、前記記憶用キャパシタの部分分極状態に対応する電荷の書き込みを可能としたことを特徴とする。
【００２５】
ここで、前記ストレージノードに読み出された電荷量を、接続された読み出し用トランジスタを使用して前記バッファ用キャパシタの容量に応じて判定することにより前記記憶用キャパシタの前記部分分極状態を含む多値データの読み出しを行うものとすることができる。
【００２６】
また、前記バッファ用キャパシタは、複数のキャパシタを直列または並列に接続してなるキャパシタブロックを有し、前記複数のキャパシタの一部を選択することにより容量を可変とすることができる。
【００２７】
または、本発明の不揮発性多値記憶装置は、強誘電体の分極状態によりデータを記憶する記憶用キャパシタと、前記記憶用キャパシタに直列に接続されたバッファ用キャパシタと、前記記憶用キャパシタと前記バッファ用キャパシタとの接続点であるストレージノードにゲート電極が接続された読み出し用トランジスタと、前記ストレージノードに主電極が接続された制御用トランジスタと、複数回書き込み制御回路と、を備え、
前記複数回書き込み制御回路は、前記記憶用キャパシタに対する電荷の書き込みの回数を変化させることにより、前記記憶用キャパシタの部分分極状態と完全分極状態とをそれぞれ形成可能とすることができる。
【００２８】
または、本発明の不揮発性多値記憶装置は、強誘電体の分極状態によりデータを記憶する記憶用キャパシタと、前記記憶用キャパシタに直列に接続されたバッファ用キャパシタと、前記記憶用キャパシタと前記バッファ用キャパシタとの接続点であるストレージノードにゲート電極が接続された読み出し用トランジスタと、前記ストレージノードに主電極が接続された制御用トランジスタと、複数回読出し制御回路と、を備え、
前記複数回読出し制御回路は、前記記憶用キャパシタに対する電荷の読出しの回数を変化させることにより、前記記憶用キャパシタの前記部分分極状態を含む多値データの読み出しを行うことを特徴とする。
【００２９】
ここで、前記記憶用キャパシタに対する前記電荷の書き込みは、前記バッファ用キャパシタにプリチャージ電圧を印加した後に前記バッファ用キャパシタから前記記憶用キャパシタに電荷を供給するか、前記直列に接続された前記バッファ用キャパシタと前記記憶用キャパシタの両端に書き込み電圧を印加するか、のいずれかにより行うものとすることができる。
【００３０】
また、前記バッファ用キャパシタにプリチャージ電圧を印加した後に前記記憶用キャパシタから前記バッファ用キャパシタに電荷を読み出すか、前記直列に接続された前記バッファ用キャパシタと前記記憶用キャパシタの両端に読み出し電圧を印加するか、のいずれかに応じた前記読み出し用トランジスタの動作状態を判定することにより、前記記憶用キャパシタの部分分極状態を含む多値データの読み出しを行うものとすることができる。
【００３１】
【課題を解決するための手段】
本発明の一態様によれば、強誘電体の分極状態によりデータを記憶する記憶用キャパシタと、前記記憶用キャパシタに直列に接続されたバッファ用キャパシタと、前記記憶用キャパシタと前記バッファ用キャパシタとの接続点であるストレージノードにゲート電極が接続された読み出し用トランジスタと、前記ストレージノードに主電極が接続された制御用トランジスタと、前記バッファ用キャパシタに可変プリチャージ電圧を印加した後に前記バッファ用キャパシタから前記記憶用キャパシタに電荷を供給して、前記記憶用キャパシタの部分分極状態と完全分極状態とをそれぞれ形成可能とする書き込み電圧制御回路と、を備えることを特徴とする不揮発性多値記憶装置が提供される。
【００３２】
または、本発明の不揮発性多値記憶装置は、強誘電体の分極状態によりデータを記憶する記憶用キャパシタと、前記記憶用キャパシタに直列に接続されたバッファ用キャパシタと、前記記憶用キャパシタと前記バッファ用キャパシタとの接続点であるストレージノードにゲート電極が接続された読み出し用トランジスタと、前記ストレージノードに主電極が接続された制御用トランジスタと、読出し電圧制御回路と、を備え、
前記読み出し電圧制御回路により、前記バッファ用キャパシタに可変プリチャージ電圧を印加した後に前記記憶用キャパシタから前記バッファ用キャパシタに電荷を読み出すか、直列に接続された前記バッファ用キャパシタと前記記憶用キャパシタの両端に可変読み出し電圧を印加するか、のいずれかの方法で前記記憶用キャパシタの部分分極状態を含む多値データの読み出しを行うことを特徴とする。
【００３３】
ここで、前記プリチャージ電圧または前記読み出し電圧は、３値以上の多値データのいずれかに相当する２レベル以上の電圧であるものとすることができる。
【００３４】
また、前記記憶用キャパシタは、互いに並列に接続された複数の記憶セルを有し、前記複数の記憶セルのそれぞれは、直列に接続された選択用ＭＯＳトランジスタと強誘電体キャパシタとを有するものとすることができる。
【００３５】
また、前記記憶用キャパシタは、互いに直列に接続された複数の記憶セルを有し、前記複数の記憶セルのそれぞれは、並列に接続された選択用ＭＯＳトランジスタと強誘電体キャパシタとを有するものとすることができる。
【００３６】
また、前記記憶用キャパシタは、互いに直列に接続された複数の選択用ＭＯＳトランジスタと、これら選択用トランジスタの共通主電極にそれぞれ接続された蓄積電極と、前記蓄積電極に対向したプレート電極と、前記蓄積電極と前記プレート電極とに挟まれた強誘電体薄膜とを有する記憶用キャパシタと、からなるＮＡＮＤ型記憶セル列であるものとすることができる。
【００３７】
また、前記バッファ用キャパシタの動作電圧範囲における実効容量は、前記記憶用キャパシタの動作電圧範囲における実効容量の１／１０以上２倍以下であるものとすることができる。
【００３８】
また、前記バッファ用キャパシタは、強誘電体キャパシタか、あるいは、常誘電体キャパシタであるものとすることができる。
【００３９】
すなわち、本発明の第１の主眼は、従来提案されてきた記憶用強誘電体キャパシタの定電圧多値書き込み方式に代わり、バッファ用キャパシタを使用した疑似定電荷多値書き込み方式を採用したところにある。疑似定電荷書き込み方式を採用することによって、強誘電体本来の角型の良いＰ−Ｖヒステリシス曲線を持つ強誘電体キャパシタに対しても多値の電荷量の書き込みが可能になり、またプロセスパラメータの変動によりＰ−Ｖヒステリシスの形状が変化したときにおいても、書き込み電荷量の変動がはるかに少なくなるという利点を有する。
【００４０】
ただし、従来の定電圧書き込みと称される方式においても、ビット線に一旦プリチャージして強誘電体キャパシタに書き込む場合においては、厳密に言えば完全な定電圧書き込みではなく、ビット線容量を介した書き込みである。しかしながら本発明においては、ビット線とは異なる独立した書き込み（および読み出し）専用に供されるバッファ用キャパシタを有し、かつビット線容量がセルの等価容量の５倍以上１０倍程度であるのに対し、充分な分解能を有する書き込みおよび読み出し動作を実現するため、バッファ用キャパシタの等価容量を記憶用キャパシタの等価容量の１／１０以上２倍以内程度が好ましいという明確な差異が存在する。
【００４１】
また本発明は、記憶用キャパシタとバッファ用キャパシタを直列に接続し；接続点に読み出し用トランジスタのゲート電極および制御用トランジスタの主電極を接続する手段を有し；読み出しトランジスタにより多値データの判定を行う半導体記憶装置であることを、第二の特徴とする。
【００４２】
また、上記読み出し動作の際に、２値以上の多値データに相当する複数レベルの電圧を両キャパシタに印加することにより、読み出しトランジスタにより多値データの判定を行うことができる。
【００４３】
また、上記プリチャージ電圧印加後の読み出し動作、あるいはバッファ用キャパシタと記憶用キャパシタを接続した後の電圧印加読み出し動作を、２値以上の多値データに相当する複数回繰り返すことにより、読み出しトランジスタにより多値データの判定を行うことができる。
【００４４】
また、上記バッファ用キャパシタが、複数個のバッファ用キャパシタを直列ないしは並列に接続してなるキャパシタブロックからなり；２値以上の多値データに相当する個数の上記バッファ用キャパシタを記憶用キャパシタと直列接続した後に電圧を印加することにより、読み出しトランジスタにより多値データの判定を行うことができる。
【００４５】
一方、本発明の第２の主眼は、従来提案されてきた記憶用強誘電体キャパシタの電荷をビット線容量に呼び出し、ビット線電位と電位発生器からの電位をセンスアンプで比較して多値データの判定を行う方式に代わり、記憶用強誘電体キャパシタの電荷をバッファ用キャパシタに呼び出し、記憶用キャパシタとバッファ用キャパシタの接続点であるストレージノードの電位を読み出し用トランジスタのゲート電極に加えて、読み出し用トランジスタで直接多値データの判定を行う方式を採用したところにある。ビット線容量とセンスアンプを使用する方式においては、従来例の所で詳述したように、セル電荷量に読み出しが可能になる一定の値が要求されるため、強誘電体キャパシタの電荷を多値に分割したり、微細化が進行すると読み出しが困難になるという問題点があった。しかしながら本方式を採用することにより、強誘電体キャパシタの多値に分割した電荷量に対応する容量のバッファ用キャパシタを使用することができるため、多値のビット数を増やしたり、微細化を進めても読み出し感度が問題になることがないという大きな利点を有する。
【００４６】
また、本発明は、上記記憶用キャパシタが、選択用ＭＯＳトランジスタと記憶用強誘電体キャパシタとを直列接続したユニットセルを、サブビット線に複数並列に接続した記憶セルブロックであることを第三の特徴とする。
【００４７】
すなわち、記憶用キャパシタ、単数ないしは複数のバッファ用キャパシタ、および読み出し用トランジスタからなる多値メモリセルは、通常の１トランジスタ１キャパシタからなる２ビットＦＲＡＭメモリセルに比較してメモリセルの占有面積が大きい。これに対し、１個の記憶用キャパシタを、複数の記憶用ユニットセルを含む記憶セルブロックに置きかえることにより、記憶用キャパシタ１個当りのメモリセル占有面積を飛躍的に小さくでき、また、選択用トランジスタを適宜選択することにより、ランダムアクセスが可能という利点も同時に保持することができる。
【００４８】
また、本発明は、上記記憶用キャパシタが、選択用ＭＯＳトランジスタと記憶用強誘電体キャパシタとを並列接続したユニットセルを、複数直列に接続した記憶セル列（チェインセル列と呼ぶ）であることを第四の特徴とする。
【００４９】
すなわち、記憶用キャパシタ、単数ないしは複数のバッファ用キャパシタ、および読み出し用トランジスタからなる多値メモリセルは、通常の１トランジスタ１キャパシタからなる２ビットＦＲＡＭメモリセルに比較してメモリセルの占有面積が大きい。これに対し、１個の記憶用キャパシタを、チェインセル列に置きかえることにより、記憶用キャパシタ１個当りのメモリセル占有面積を飛躍的に小さくでき、また、選択用トランジスタを適宜選択することにより、ランダムアクセスが可能という利点も同時に保持することができる。
【００５０】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施の形態について説明する
（第１の実施の形態）
まず、本発明の第１の実施の形態として、容量可変のバッファ用誘電体キャパシタを備えた不揮発性多値記憶装置について説明する。
【００５１】
図１は、本実施形態の不揮発性多値記憶装置の要部構成を表す概念図である。すなわち、同図は、容量可変のバッファ用常誘電体キャパシタを使用した基本的な構成を説明するための回路図である。図１の回路においては、記憶用強誘電体キャパシタＣＭとバッファ用常誘電体キャパシタＣＲとが直列に接続され、これらの接続部であるストレージノードＮＳに、さらに読出し用トランジスタＱＲＥＡＤのゲート電極と、制御用トランジスタＱＣの主電極とが接続されている。
【００５２】
まず、この回路の書き込み動作について説明する。
【００５３】
図２は、この回路の基本的な書き込み動作を説明するためのグラフ図である。
【００５４】
まず、制御用トランジスタＱＣをオンにし、端子Ａ−Ｃ間に、図２（ａ）に表したような記憶用強誘電体キャパシタＣＭの反転電圧以上の正の書き込み電圧ＶＷ０を加え、電圧を０に戻すことで、完全に正方向に分極した記憶状態“０”を得ることができる。
【００５５】
そして、部分分極や負に反転した分極に相当する記憶状態“１”から“３”を書き込む場合は、上記のシークエンスに従って“０”を書き込んだ後、再び制御用トランジスタをオフにしてストレージノードＮＳをフローティング状態にし、図２（ｂ）〜（ｄ）に示すように、それぞれ容量Ｃ１〜Ｃ３をもつバッファ用キャパシタＣＲを介して端子Ａ−Ｂ間に書き込み電圧ＶＷを印加する。これにより、記憶状態“１”から“３”に相当する分極を書き込むことができる。つまり、バッファ用キャパシタＣＲの容量を可変とし、容量Ｃ１の時に記憶状態“１”、容量Ｃ２の時に記憶状態“２”、容量Ｃ３の時に記憶状態“３”がそれぞれ記憶用キャパシタＣＭに書き込まれるようにすることができる。
【００５６】
一方、プリチャージによる書き込み方式も同様に実施することができる。
【００５７】
まず、上記と同様のシークエンスに従って、図２（ａ）に表したように、“０”を書き込む。その後、バッファ用キャパシタＣＲの容量を適宜Ｃ１〜Ｃ３に設定し、制御用トランジスタＱＣがオンのまま端子Ｃ−Ｂ間に図２（ｂ）〜（ｄ）のいずれかに示すような負の書き込み電圧ＶＷを印加してバッファ用キャパシタＣＲに読み出し電荷をプリチャージする。
【００５８】
次に、制御用トランジスタＱＣをオフにして端子Ａ−Ｂ間を同電位にして記憶用キャパシタＣＭに書き込む。その後、制御用トランジスタＱＣをオンにしてストレージノードＮＳをショートして貯まった電荷を逃がす。
【００５９】
このようにして、記憶用キャパシタＣＭに、“１”、“２”あるいは“３”に相当する記憶状態を記憶できる。
【００６０】
次に、この回路の読み出し動作について説明する。
【００６１】
図３は、本実施形態の回路の基本的な読み出し動作を説明するための動作線図である。まず、制御用トランジスタＱＣをオンにしてストレージノードＮＳに溜まっている電荷を端子Ｃから逃がす。その後、再び制御用トランジスタＱＣをオフにしてストレージノードＮＳをフローティングにした後、図３（ａ）〜（ｃ）に表したように、Ｃ１〜Ｃ３の容量を持つバッファ用キャパシタＣＲを介して読み出し電圧ＶＲを印加する。このとき、記憶された分極“０”から“３”に応じてストレージノードＮＳに誘起される電圧が変化する。
【００６２】
例えば、図３（ａ）に表したように記憶状態“０”であれば、Ｃ１〜Ｃ３のいずれの容量を持つバッファ用キャパシタＣＲを介しても読み出し用トランジスタＱＲＥＡＤはオンになる。
【００６３】
また、図３（ｂ）に表したように記憶状態“１”であれば、Ｃ３の容量を持つバッファ用キャパシタＣＲを介した場合のみ、読み出し用トランジスタＱＲＥＡＤはオフになり、それ以外のＣ２、Ｃ３の容量を持つバッファ用キャパシタＣＲを介した場合はオンになる。
【００６４】
このようにして、３種類の容量を持つバッファ用キャパシタＣＲを設けることにより、４値の記憶状態を判別することが可能になる。もちろん３回の読み出し動作が必ず必要なわけではなく、まずＣ２の容量を持つバッファ用キャパシタＣＲを使用して上位ビットである“０”、“１”と“２”、“３”を判別し、その結果に応じてＣ１あるいはＣ３の容量を持つバッファ用キャパシタＣＲを使用して“０”と“１”、あるいは“２”と“３”とを判別するといった工夫も可能である。
【００６５】
次に、本実施形態の変型例として、バッファ用キャパシタＣＲとして、常誘電体キャパシタの代わりに強誘電体キャパシタを採用した構成について説明する。
【００６６】
図４は、本変形例にかかる不揮発性多値記憶装置の要部構成を表す概念図である。また、図５は、この回路に基づく書き込み動作線図であり、図６乃至図７は、その読み出し動作線図である。
【００６７】
本変形例の構成は、図４に例示したように、バッファ用キャパシタＣＲとして、常誘電体キャパシタの代わりに強誘電体キャパシタを採用した点を除けば、図１の構成と概略同様である。
【００６８】
また、その動作も、図１に例示した回路の書き込みおよび読み出し動作とほとんど同様である。唯一の相違点は、プリチャージ、書込み、および読み出し電圧印加動作を行う直前に、制御用トランジスタＱＣをオンにし、バッファ用キャパシタＣＲにプリチャージ、書込み、および読み出し動作電圧と逆方向の反転電圧を端子Ｃ−Ｂ間に印加し、端子Ｃ−Ｂ間を同電位に戻した後に制御用トランジスタをオフにしてストレージノードＮＳをフローティングにする必要があるところである。それ以外は全く同様に、図５に表したような多値に対応した書き込み動作、および図６乃至図７に表したような多値に対応した読み出し動作を行うことができる。
【００６９】
また、バッファ用キャパシタＣＲとして、強誘電体キャパシタを使用した場合は、読み出し後の再書き込み動作を簡単に行うことができる。
【００７０】
図８は、記憶用キャパシタＣＭに分極状態“２”が記憶されている場合の、読み出し／再書き込み動作に対応した動作線図である。読み出し電圧ＶＲを印加して記憶用キャパシタＣＭからバッファ用キャパシタＣＲに読み出された電荷は、逆方向の再書き込み電圧ＶＷを印加して０に戻すことにより、容易に初期状態である分極“２”に再書き込みすることが可能である。特に、バッファ用強誘電体キャパシタＣＲの角型比が良い場合は、再書き込み電圧ＶＷを精密に制御しなくても正確な再書き込みが可能になる。
【００７１】
以上、本実施形態の不揮発性多値記憶装置の概念構成、基本的な書き込み動作、読出し動作について説明した。
【００７２】
次に、バッファ用キャパシタＣＲの容量を可変にするための、バッファ用キャパシタブロックの具体例について説明する。
【００７３】
図９は、複数の直列ないしは並列接続したバッファ用キャパシタからなる、可変容量バッファ用キャパシタブロックの構成例である。
【００７４】
まず、図９（ａ）は、複数のバッファ用常誘電体キャパシタＣＲ０、ＣＲ１、ＣＲ２・・・をＮＡＮＤ接続した構成を例示する。この構成においては、バッファ用キャパシタ選択トランジスタＱＲ０、ＱＲ１、ＱＲ２・・・を適宜オンにすることにより、複数のバッファ用キャパシタＣＲ０、ＣＲ１、ＣＲ２・・・を任意に並列接続してバッファ容量を増やすことができる。
【００７５】
図９（ｂ）は、複数のバッファ用強誘電体キャパシタＣＲ０、ＣＲ１、ＣＲ２・・・をＮＡＮＤ接続した構成を例示する。この構成においては、バッファ用キャパシタ選択トランジスタＱＲ０、ＱＲ１、ＱＲ２・・・を適宜オンにすることにより、複数のバッファ用強誘電体キャパシタＣＲ０、ＣＲ１、ＣＲ２・・・を任意に並列接続してバッファ容量を増やすことができる。
【００７６】
図９（ｃ）は、バッファ用キャパシタＣＲ０、ＣＲ１、ＣＲ２・・・と選択用トランジスタＱＲ０、ＱＲ１、ＱＲ２・・・とを並列接続したものを１ユニットとし、このユニットを複数個直列接続した（いわゆるチェーン接続）した構成を例示する。このバッファ用キャパシタブロックにおいては、選択トランジスタＱＲ０、ＱＲ１、ＱＲ２・・・を適宜オフにすることにより、複数のバッファ用常誘電体キャパシタＣＲ０、ＣＲ１、ＣＲ２・・・を任意に直列接続してバッファ容量を減少させることができる。
【００７７】
以上説明したように、本実施形態の不揮発性多値記憶装置の基本構成は、記憶用キャパシタＣＭ、可変容量のバッファ用キャパシタＣＲ、および読み出し用トランジスタＱＲＥＡＤからなる多値メモリセルからなり、通常の１トランジスタ１キャパシタからなる２ビットＦＲＡＭメモリセルに比較してメモリセルの占有面積がいくぶん大きい。
【００７８】
これに対し、記憶用キャパシタＣＭを、複数の記憶用ユニットセルを含む記憶セルブロックに置きかえることにより、記憶用キャパシタ１個当りのメモリセル占有面積を飛躍的に小さくでき、また、選択用トランジスタを適宜選択することにより、ランダムアクセスが可能という利点も同時に保持することができる。
【００７９】
図１０は、記憶用キャパシタＣＭを、複数個の記憶用キャパシタからなるメモリセルブロックにより構成した具体例を表す概念図である。
【００８０】
すなわち、同図（ａ）は、選択用ＭＯＳトランジスタＱＭ０、ＱＭ１、ＱＭ２・・・と記憶用強誘電体キャパシタＣＭ０、ＣＭ１、ＣＭ２・・・とをそれぞれひとつづつ直列接続したユニットセルを、サブビット線ＳＢＬに複数並列に接続した記憶セルブロックＣＭの構成例である。セルブロック中の書き込みないし読み出ししたいユニットセルの選択用トランジスタＱＭ０、ＱＭ１、ＱＭ２・・・をオンにすることにより、目的の記憶用キャパシタＣＭ０、ＣＭ１、ＣＭ２・・・を選択することができる。なお、この回路においてはブロック選択トランジスタＱＭＳが設けられ、記憶セルブロック全体を選択可能としている。
【００８１】
一方、図１０（ｂ）は、選択用ＭＯＳトランジスタＱＭ０、ＱＭ１、ＱＭ２・・・と記憶用強誘電体キャパシタＣＭ０、ＣＭ１、ＣＭ２・・・とを並列接続したユニットセルを、複数直列に接続した記憶セルブロック（「チェインセルブロック」と称する）ＣＭの構成例である。セルブロック中の書き込みないし読み出ししたいユニットセルの選択用トランジスタをオフにし、それ以外の選択用トランジスタを全てオンにすることにより、目的の記憶用キャパシタを選択することができる。
【００８２】
なお、記憶用の強誘電体キャパシタＣＭとしては、ＰＺＴ（チタン酸ジルコン酸鉛）系、ＳＢＴ（チタン酸ストロンチウム・ビスマス）系、エピタキシャルＢＳＴＯ（チタン酸バリウム・ストロンチウム）系の強誘電体膜からなる薄膜キャパシタを使用することが可能である。安定性や膜厚などの点では、特にエピタキシャルＢＳＴＯ系のキャパシタが優れている。
【００８３】
また、バッファ用のキャパシタＣＲとしては、酸化シリコン、酸化タンタル、ＢＳＴＯを使用した常誘電体キャパシタや、上述の強誘電体キャパシタを使用することができる。また、サブビット線容量のような、配線容量をバッファ用のキャパシタとして使用できることはもちろんである。
【００８４】
（第２の実施の形態）
次に、本発明の第２の実施の形態として、容量一定のバッファ用キャパシタを設け、ほぼ一定の書き込み／読み出し電圧を、多値に対応する回数だけ複数回印加する構成について説明する。
【００８５】
図１１は、本実施形態の不揮発性多値記憶装置の要部構成を表す概念図である。
【００８６】
すなわち、本実施形態においては、記憶用強誘電体キャパシタＣＭとバッファ用誘電体キャパシタＣＲとが直列に接続され、これらの接続部であるストレージノードＮＳに、さらに読出し用トランジスタＱＲＥＡＤのゲート電極と、制御用トランジスタＱＣの主電極とが接続されている。そして、制御用トランジスタＱＣのゲートには、複数回書き込み制御回路ＣＷが接続され、以下に詳述する動作を行うためのゲート制御信号が適宜入力される。
【００８７】
次に、本実施形態の回路の書き込み動作について説明する。
【００８８】
図１２は、図１１の回路の書き込み動作を表す動作線図である。
【００８９】
まず、制御用トランジスタＱＣをオンにし、端子Ａ−Ｃ間に図１２の（ａ）に表したように、記憶用強誘電体キャパシタＣＭに反転電圧以上の正の書き込み電圧ＶＷ０を加え、その後、電圧を０に戻すことで、完全に正方向に分極した記憶状態“０”を得ることができる。
【００９０】
”０”を書き込んだ後、部分分極や負に反転した分極に相当する記憶状態“１”乃至“３”のいずれかを書き込むためには、制御用トランジスタＱＣをオフにしてストレージノードＮＳをフローティング状態にし、端子Ａ−Ｂ間に図１２（ｂ）に表したような負の書き込み電圧ＶＷを印加し、その後、書き込み電圧を０に戻し、制御用トランジスタＱＣをオンにしてストレージノードＮＳをショートして貯まった電荷を逃がす、というシークエンスを複数回繰り返す。この一連の動作の制御は、複数回書き込み制御回路ＣＷからの制御信号に基づいて実行される。このようにして、図１２（ｂ）〜（ｄ）に表したように、順に“１”、“２”および“３”に相当する記憶状態を達成できる。
【００９１】
また、プリチャージによる書き込み方式も全く同様である。
【００９２】
まず、上記と同様のシークエンスに従って、図１２（ａ）に表したように、“０”を書き込んだ後、制御用トランジスタＱＣがオンのまま端子Ｃ−Ｂ間に図１３（ｂ）に示すような負の書き込み電圧ＶＷを印加してバッファ用キャパシタＣＲに読み出し電荷をプリチャージする。そして、複数回書き込み制御回路ＣＷからの制御信号に基づいて制御用トランジスタＱＣをオフにして端子Ａ−Ｂ間を同電位にし、制御用トランジスタＱＣをオンにしてストレージノードＮＳをショートして貯まった電荷を逃がす、というシークエンスを複数回繰り返すことで、図１２（ｂ）乃至（ｄ）に表したように、順に“１”、“２”および“３”に相当する記憶状態を達成できる。
【００９３】
このような一連の動作も、複数回書き込み制御回路ＣＷからの制御信号に基づいて実行される。
【００９４】
次に、図１１に例示した回路における複数回の読み出し動作について、図１３の動作線図を参照しつつ説明する。
【００９５】
まず、制御用トランジスタＱＣをオンにしてストレージノードＮＳに溜まっている電荷を端子Ｃから逃がし、制御用トランジスタＱＣをオフにしてストレージノードＮＳをフローティングにした後、図１３（ａ）示すように１回目の読み出し電圧ＶＲを印加する。このとき、記憶用キャパシタＣＭに記憶された分極“０”から“３”に応じて、ストレージノードＮＳに誘起される電圧は変化する。記憶状態“０”ないし“２”であれば読み出し用トランジスタＱＲＥＡＤはオンになり、記憶状態“３”の場合のみ、読み出し用トランジスタＱＲＥＡＤはオフになる。
【００９６】
この後、印加電圧を０に戻すことにより、１回分の分極が読み出され、記憶状態“０”は“１”に、“１”は“２”に、“２”は“３”に変化する。
【００９７】
その後、図１３（ｂ）乃至（ｃ）に例示したように、上述した操作を繰り返すことによって、記憶用キャパシタＣＭの記憶状態を順次判別することができる。
【００９８】
これら複数回の読み出し動作は、複数回書き込み制御回路ＣＷからの制御信号により実施するようにしても良く、または、制御回路ＣＷとは別に、図示しない読み出し制御回路を設けても良い。
【００９９】
以上説明したように、本実施形態によれば、複数回の書き込み／読み出し動作を行うため、記憶装置の動作速度は多値に多重した分だけ遅くなるが、従来の２値の書き込み／読み出しの場合と同様の低電圧動作で大きな閾値電圧範囲を得ることができるという大きなメリットがある。
【０１００】
（第３の実施の形態）
次に、本発明の第３の実施の形態として、容量一定のバッファ用キャパシタを設け、このキャパシタに対して、多値に対応する書き込み／読み出し電圧を印加する構成について説明する。
【０１０１】
図１４は、本実施形態にかかる不揮発性多値記憶装置の要部構成を例示する概念図である。
【０１０２】
すなわち、本実施形態においても、記憶用強誘電体キャパシタＣＭとバッファ用誘電体キャパシタＣＲとが直列に接続され、これらの接続部であるストレージノードＮＳに、さらに読出し用トランジスタＱＲＥＡＤのゲート電極と、制御用トランジスタＱＣの主電極とが接続されている。そして、バッファ用キャパシタＣＭの一端Ｂと制御用トランジスタＱＣのゲートには、書き込み電圧制御回路ＣＡが接続され、以下に詳述する動作を行うためのゲート制御信号が適宜入力される。
【０１０３】
図１５は、図１４の回路の書き込み動作を説明するための動作線図である。
【０１０４】
すなわち、まず制御用トランジスタＱＣをオンにし、端子Ａ−Ｃ間に図１６（ａ）に表したように記憶用強誘電体キャパシタＣＭに対して、反転電圧以上の正の書き込み電圧ＶＷ０を加え、さらに電圧を０に戻すことによって、完全に正方向に分極した記憶状態“０”を得ることができる。
【０１０５】
次に、部分分極や負に反転した分極に相当する記憶状態“１”から“３”を書き込む。具体的には、上記のシークエンスに従って記憶用キャパシタＣＭに“０”を書き込んだ後、制御用トランジスタＱＣをオフにしてストレージノードＮＳをフローティング状態にし、端子Ａ−Ｂ間に図１５の（ｂ）〜（ｄ）に例示したような負の書き込み電圧ＶＷ１からＶＷ３を印加することで達成できる。
【０１０６】
一連の動作において、制御用トランジスタＱＣのオンオフ制御や、書き込み電圧ＶＷの大きさの制御は、書き込み電圧制御回路ＣＡにより実行される。
【０１０７】
一方、プリチャージによる書き込み方法を採用する場合も全く同様である。
【０１０８】
すなわち、上記のシークエンスに従って“０”を書き込んだ後、制御用トランジスタＱＣがオンのまま端子Ｃ−Ｂ間に図１５の（ｂ）〜（ｄ）に示すような負の書き込み電圧ＶＷ１からＶＷ３を印加してバッファ用キャパシタに読み出し電荷をプリチャージし、制御用トランジスタをオフにして端子Ａ−Ｂ間を同電位にすることで、上述した直接読み出し電圧を印加する場合と全く同様に部分分極状態への書き込みが達成できる。
【０１０９】
次に、図１４の回路における読み出し動作について説明する。
【０１１０】
図１６は、図１４の回路の読み出し動作を説明するための動作線図である。なお、図１６において「ＶＴ」と記した電圧は読み出し用トランジスタＱＲＥＡＤの閾値電圧を表し、ＶＴ以上の電圧では読み出し用トランジスタはオンに、以下ではオフになるものとする。
【０１１１】
まず、制御用トランジスタＱＣをオンにしてストレージノードＮＳに溜まっている電荷を端子Ｃから逃がす。その後、制御用トランジスタＱＣをオフにしてストレージノードＮＳをフローティングにした後、図１６（ａ）〜（ｃ）に表したように、読み出し電圧ＶＲ１〜ＶＲ３を順次印加する。このとき、記憶された分極“０”から“３”に応じてストレージノードＮＳに誘起される電圧は変化する。
【０１１２】
例えば、図１６（ａ）に表したように、記憶状態“０”であれば、電圧ＶＲ１〜ＶＲ３のいずれの電圧を印加しても読み出し用トランジスタＱＲＥＡＤはオンになる。また、図１６（ｂ）に表したように、記憶状態“１”であれば、電圧ＶＲ１を印加した場合のみ読み出し用トランジスタＱＲＥＡＤはオフになり、それ以外のＶＲ２、ＶＲ３の電圧を印加した場合はオンになる。一連の動作のシーケンスは、書き込み電圧制御回路ＣＡまたは、これとは別に設けられた制御回路により実施される。
【０１１３】
このようにして、３レベルの読み出し電圧を印加することにより、４値の記憶状態を判別することが可能になる。もちろん、３回の読み出し動作が必ず必要なわけではなく、まずＶＲ２を印加して上位ビットである“０”、“１”と“２”、“３”を判別し、その結果に応じてＶＲ１あるいはＶＲ３を印加して“０”と“１”あるいは“２”と“３”を判別するといった工夫も可能である。
【０１１４】
以上、本発明の第１乃至第３の実施形態として、本発明の基本的構成を説明した。次に、図面を参照しつつ、本発明の第１乃至第３の実施例について説明する。以下の説明に関して参照する図面においては、同一または類似の要素には同一または類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法の関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は、以下の説明を参酌しつつ適宜判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【０１１５】
（実施例１）
図１７は、本発明の第１の実施例に係る不揮発性多値記憶装置の主要部分の回路構成を表す概念図である。この記憶装置においては、記憶用キャパシタおよびバッファ用キャパシタとして、強誘電体キャパシタが用いられている。
【０１１６】
図１７に表したように、本実施例に係る記憶装置は、直列接続された複数個の選択用ＭＯＳトランジスタＱＭ０、ＱＭ１、ＱＭ２、ＱＭ３、……、ＱＭ１５と、これら選択用トランジスタの共通主電極毎に並列に接続された複数個の記憶用強誘電体キャパシタＣＭ０、ＣＭ１、ＣＭ２、ＣＭ３、……、ＣＭ１５とからなるチェーン型記憶セルブロックと、この記憶セルブロックの端部に接続したブロック選択トランジスタＱＢＳと、直列接続した複数個のバッファ選択用トランジスタＱＲ０、ＱＲ１、ＱＲ２と、これらバッファ選択用トランジスタの共通主電極毎に接続された複数個のバッファ用強誘電体キャパシタＣＲ０、ＣＲ１、ＣＲ２とからなるＮＡＮＤ型バッファセルブロックと、記憶セルブロックとバッファセルブロックの接続点であるストレージノードＮＳに接続したゲート電極を有する読み出し用トランジスタＱＲＥＡＤとを少なくとも具備したメモリセルブロックを基本ユニットとして構成している。
【０１１７】
各記憶用キャパシタＣＭ０、ＣＭ１、ＣＭ２、ＣＭ３、……、ＣＭ１５は、それぞれ記憶セル選択用トランジスタの第１の主電極に接続された第１の電極、この第１の電極に対向して設置され、選択用トランジスタの第２の主電極に接続された第２の電極、およびこれらの第１、第２の電極に挟まれた強誘電体薄膜とを少なくても具備している。また、各バッファ用キャパシタＣＲ０、ＣＲ１、ＣＲ２は、それぞれバッファセル選択用トランジスタの共通主電極に接続された第１の電極、この第１の電極に対向して設置され、プレート線ＰＬに接続された第２の電極、およびこれらの第１、第２の電極に挟まれた強誘電体薄膜とを少なくても具備している。
【０１１８】
そして、このチェーン型記憶セル列を複数個マトリックス状に配置している。記憶セル選択用トランジスタＱＭ０、ＱＭ１、ＱＭ２、ＱＭ３、……、ＱＭ１５の各ゲート電極には、ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、……、ＷＬ１５が接続されている。
【０１１９】
同様に、バッファセル選択用トランジスタＱＲ０、ＱＲ１、ＱＲ２の各ゲート電極には、ワード線ＲＬ０、ＲＬ１、ＲＬ２が接続されている。各メモリセルブロックの読み出し用トランジスタＱＲＥＡＤの一方の主電極には、読み出し用電源線ＶＬが、他方の主電極には読み出し出力線ＳＬが接続されている。
【０１２０】
図１８は、周辺回路との接続関係を表す概念図である。各メモリセルのワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、……、ＷＬ１５は、ローデコーダに、各バッファセルのワード線ＲＬ０、ＲＬ１、ＲＬ２は、マルチビットデコーダに、各ビット線ＢＬ０、ＢＬ１、…はカラムデコーダに接続されている。
【０１２１】
図１７および図１８に表した回路構成において、ＢＬｘ  （ｘ＝０、１）とＷＬｙ（ｙ＝０、１、２、…、１５）の交点で示される所望の記憶セルを選択するには、ＷＬｙ以外のワード線を全て“１（ハイレベル）”としてＱＭｙ以外の選択用トランジスタをすべてオンに、ワード線ＷＬｙを“０（ローレベル）”として選択用トランジスタＱｍｙをオフにし、ＢＬｘに電位を加えることで達成される。
【０１２２】
また、バッファセルブロック内の各バッファ用キャパシタＣＲ０からまでを選択するには、ＲＬ０からＷＬｚまでのワード線を全て“１（ハイレベル）”としてＱＲ０から  ＱＲｚまでのバッファセル選択用トランジスタをすべてオンに、ワード線ＲＬｚ＋１を“０（ローレベル）”としてバッファセル選択用トランジスタＱＲｚ＋１をオフにすることで達成される。
【０１２３】
図１９は、本実施例の記憶装置の読み出し／書き込みシークエンスを表すタイミングチャートである。
【０１２４】
まず、読み出し／書き込み動作を行う前に、全てのバッファ用強誘電体キャパシタＣＲ０、ＣＲ１、ＣＲ２の分極動作を行う。すなわち、ビット線ＢＬｘをハイレベルに、ブロック選択トランジスタＱＢＳをオンにした後、バッファセル選択用トランジスタＱＲ０、ＱＲ１、ＱＲ２をオンにしてバッファ用強誘電体キャパシタＣＲ０、ＣＲ１、ＣＲ２を分極する。
【０１２５】
次に、選択する記憶セルの記憶セル選択用トランジスタＱＭｙをオフにし、ストレージノードをフローティングにし、ビット線ＢＬｘをローレベル、プレート線ＰＬをハイレベルにして、順次多値の読み出しを行う。
【０１２６】
すなわち、まずバッファセル０のトランジスタＱＲ０をオンにした段階で読出し用トランジスタＱＲＥＡＤがオンになれば記憶値は“０”、ＱＲ１をオンで読み出せれば“１”、ＱＲ２をオンで読み出せれば“２”、それでも読出し用トランジスタＱＲＥＡＤがオフであれば“３”であることが分かる。
【０１２７】
次に、記憶用キャパシタＣＭｙに対する再書き込みは、ビット線ＢＬｘをハイレベル、プレート線ＰＬをローレベルにして、バッファ用キャパシタに読み出した電荷を記憶用キャパシタに戻すことによって行われる。
【０１２８】
図２０（ａ）は、本実施例の不揮発性多値記憶装置の要部平面図であり、図２０（ｂ）は、同図（ａ）のＢ−Ｂ’線断面において下部電極ＬＥレベルよりも下層のみを表した概念図である。
【０１２９】
ビット線に接続された１個のブロック内に、１６個の記憶セル、読み出しトランジスタＱＲＥＡＤ、および３個のバッファ用セルが含まれる。記憶セルの寸法は４Ｆ２、ブロックあたりの記憶セル以外の領域は３４Ｆ２であるから、メモリセル１個当たり（４＋３４／３２）Ｆ２になる。本実施例では強誘電体キャパシタとして２０μＣ／ｃｍ２の残留分極を持つものを使用したため、３２個の記憶セルを直列に接続しても安定に動作することが分かった。したがって、メモリセル１個当たり５．９Ｆ２、１ビット当たり１．５９Ｆ２の寸法になった。
【０１３０】
また、図２０（ｂ）に表したように、本実施例の記憶装置は、シリコン基板上に形成されたｎ−ＭＯＳ型のトランジスタによって構成されている。各記憶セル選択用トランジスタＱＭ０、ＱＭ１、ＱＭ２、ＱＭ３、……、ＱＭ１５の主電極領域には、下部電極ＬＥ、上部電極ＴＥおよび強誘電体膜からなる記憶用キャパシタＣＭ０、ＣＭ１、ＣＭ２、ＣＭ３、……、ＣＭ１５が形成されている。同様に、各バッファセル選択用トランジスタＱＲ０、ＱＲ１、ＱＲ２の主電極領域には下部電極ＬＥ、上部電極ＴＥおよび強誘電体膜からなるバッファ用キャパシタＣＲ０、ＣＲ１、ＣＲ２が形成されている
このような回路構成により、非常に高集積化された不揮発性多値メモリの動作が確認できた。
【０１３１】
（実施例２）
図２１は、本発明の第２の実施例に係る不揮発性多値記憶装置の主要部分の回路構成を表す概念図である。この記憶装置においては、記憶用キャパシタとして強誘電体キャパシタが、バッファ用キャパシタとして常誘電体キャパシタが用いられている。
【０１３２】
図２１に表したように、本実施例に係る記憶装置は、並列接続された複数個の選択用ＭＯＳトランジスタＱＭ０、ＱＭ１、ＱＭ２、ＱＭ３、……、ＱＭ１５と、これら選択用トランジスタの各主電極に直列に接続された複数個の記憶用強誘電体キャパシタＣＭ０、ＣＭ１、ＣＭ２、ＣＭ３、……、ＣＭ１５とからなる記憶セルブロックと、バッファセル用トランジスタＱＲと、これらバッファセル用トランジスタの主電極に接続されたバッファ用キャパシタＣＲからなるバッファセルと、制御用トランジスタＱＣと、記憶セルブロックとバッファセルの接続点であるストレージノードＳＮに接続したゲート電極を有する読み出し用トランジスタＱＲＥＡＤとを少なくとも具備したメモリセルブロックを基本ユニットとして構成している。
【０１３３】
各記憶用キャパシタＣＭ０、ＣＭ１、ＣＭ２、ＣＭ３、……、ＣＭ１５は、それぞれ記憶セル選択用トランジスタの第１の主電極に接続された第１の電極、この第１の電極に対向して設置され、ストレージノードに接続された第２の電極、およびこれらの第１、第２の電極に挟まれた強誘電体薄膜とを少なくても具備している。また、バッファ用キャパシタＣＲは、バッファセル選択用トランジスタの主電極に接続された第１の電極、この第１の電極に対向して設置され、ストレージノードに接続された第２の電極、およびこれらの第１、第２の電極に挟まれた誘電体薄膜とを少なくても具備している。
【０１３４】
そして、この記憶セルブロックを複数個マトリックス状に配置している。記憶セル選択用トランジスタＱＭ０、ＱＭ１、ＱＭ２、ＱＭ３、……、ＱＭ１５の各ゲート電極には、ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、……、ＷＬ１５が接続されている。
【０１３５】
同様に、バッファセル用トランジスタＱＲのゲート電極には、ワード線ＲＬが接続されている。また、制御用トランジスタＱＣのゲート電極には、ワード線ＣＬが接続されている。各メモリセルブロックの読み出し用トランジスタＱＲＥＡＤの一方の主電極には、読み出し用電源線ＶＬが、他方の主電極には読み出し出力線ＳＬが接続されている。
【０１３６】
図２２は、周辺回路との接続関係を表す概念図である。各メモリセルのワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、……、ＷＬ１５は、ローデコーダに、バッファセルのワード線ＲＬおよび制御用トランジスタのワード線ＣＬはマルチビットデコーダに、各ビット線ＢＬ０、ＢＬ１、…はカラムデコーダに接続されている。
【０１３７】
図２１および図２２に表した回路構成において、ＢＬｘ  （ｘ＝０、１）とＷＬｙ（ｙ＝０、１、２、…、１５）の交点で示される所望の記憶セルを選択するには、ＷＬｙ以外のワード線を全て“０（ローレベル）”としてＱＭｙ以外の選択用トランジスタをすべてオフに、ワード線ＷＬｙを“１（ハイレベル）”として選択用トランジスタＱｍｙをオンにし、ＢＬｘに電位を加えることで達成される。
【０１３８】
図２３は、本実施例の記憶装置の読み出しシークエンスを表すタイミングチャートである。
【０１３９】
読み出しを行うには、選択したビット線ＢＬｘをハイレベル、プレート線０ＰＬ０をローレベルにして、順次多値の読み出しを行う。
【０１４０】
まず選択する記憶セル選択用トランジスタＱＭｙおよび参照セル用トランジスタＲＬをオンにして第1回目の読み出しを行い、読出し用トランジスタＱＲＥＡＤがオンになれば記憶値は“３”と判断できる。次に制御用トランジスタをオンにしてストレージノードをショートして第1回目の読出し電荷を逃した後、再びフローティングにし、記憶セル選択用トランジスタＱＭｙおよび参照セル用トランジスタＲＬをオンにして第２回目の読み出しを行い、読出し用トランジスタＱＲＥＡＤがオンになれば記憶値は“２”と判断できる。同様のシークエンスを繰返し、第3回目の読み出しでも読出し用トランジスタＱＲＥＡＤがオンになれば記憶値は“１”、オフであれば“０”であることが解る。
【０１４１】
図２４は、本実施例の記憶装置の書き込みシークエンスを表すタイミングチャートである。
【０１４２】
書き込みを行うには、まず選択したビット線ＢＬｘをローレベル、プレート線１ＰＬ１をハイレベルにして、記憶用キャパシタに直接電圧を印加して“０”の書き込みを行う。次に読み出し動作と全く同様に、選択したビット線ＢＬｘをハイレベル、プレート線０ＰＬ０をローレベルにして、順次“１”、“２”の書き込みを行う。
【０１４３】
図２５（ａ）は、本実施例の不揮発性多値記憶装置の要部平面図であり、図２５（ｂ）は、同図（ａ）のＢ−Ｂ’線断面において下部電極ＬＥレベルよりも下層のみを表した概念図である。
【０１４４】
ビット線に接続された１個のブロック内に、１６個の記憶セル、読み出しトランジスタＱＲＥＡＤ、バッファ用セル、および制御用トランジスタが含まれる。記憶セルの寸法は６Ｆ２、ブロックあたりの記憶セル以外の領域は２４Ｆ２であるから、メモリセル１個当たり（６＋２４／１６）Ｆ２になる。本実施例では強誘電体キャパシタとして２０μＣ／ｃｍ２の残留分極を持つものを使用したため、１６個の記憶セルを直列に接続しても安定に動作することが分かった。したがって、メモリセル１個当たり７．５Ｆ２、１ビット当たり１．８８Ｆ２の寸法になった。
【０１４５】
また、図２５（ｂ）に表したように、本実施例の記憶装置は、シリコン基板上に形成されたｎ−ＭＯＳ型のトランジスタによって構成されている。各記憶セル選択用トランジスタＱＭ０、ＱＭ１、ＱＭ２、ＱＭ３、……、ＱＭ１５の主電極領域には、下部電極ＬＥ、上部電極ＴＥおよび強誘電体膜からなる記憶用キャパシタＣＭ０、ＣＭ１、ＣＭ２、ＣＭ３、……、ＣＭ１５が形成されている。同様に、バッファセル用トランジスタＱＲの主電極領域には下部電極ＬＥ、上部電極ＴＥおよび誘電体膜からなるバッファ用キャパシタＣＲが形成されている
このような回路構成により、非常に高集積化された不揮発性多値メモリの動作が確認できた。
【０１４６】
（実施例３）
本発明の第３の実施例は、基本的なメモリセルブロックは第２の実施例と全く同様であるが、周辺回路として可変電圧発生器を付加し、第２の実施例における複数回書き込み/読み出し方式に代り、可変電圧による多値の書き込み/読み出しを可能にした実施例である。
【０１４７】
図２６は、周辺回路との接続関係を表す概念図である。各メモリセルのワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、……、ＷＬ１５は、ローデコーダに、バッファセルのワード線ＲＬおよび制御用トランジスタのワード線ＣＬはマルチビットデコーダに、各ビット線ＢＬ０、ＢＬ１、…はカラムデコーダに接続されている。また、可変電圧発生器がマルチビットデコーダおよびカラムデコーダに接続されている。
【０１４８】
図２７は、本実施例の記憶装置の読み出し/再書き込みシークエンスを表すタイミングチャートである。
【０１４９】
読み出しを行うには、まず選択する記憶セル選択用トランジスタＱＭｙおよび参照セル用トランジスタＱＬをオンにする。次に、選択したビット線ＢＬｘに第１の印加電圧Ｖ１を印加して第1回目の読み出しを行い、読出し用トランジスタＱＲＥＡＤがオンになれば記憶値は“３”と判断できる。続いて第２の印加電圧Ｖ２を加えて第２回目の読み出しを行い、読出し用トランジスタＱＲＥＡＤがオンになれば記憶値は“２”、第３の印加電圧Ｖ３を加えて第３回目の読み出しを行い、読出し用トランジスタＱＲＥＡＤがオンになれば記憶値は“１”、それでもオフの場合は“０”であることが解る。
【０１５０】
再書き込みを行うには、ストレージノードをそのままフローティング状態に保ち、選択したビット線ＢＬｘをローレベルに戻し、プレート線０ＰＬ０をハイレベルにして、記憶用キャパシタから一旦読み出された電荷を再び書き込む事で達成できる。
【０１５１】
このような回路構成および読み出し/書き込みシークエンスにより、非常に高集積化された不揮発性多値メモリの動作が確認できた。
【０１５２】
【発明の効果】
以上詳述したように、本発明によれば、強誘電体キャパシタを使用した半導体多値メモリが可能になり、超高集積化した不揮発性多値記憶装置を実現でき、産業上のメリットは多大である。
【図面の簡単な説明】
【図１】本発明のバッファ用可変容量常誘電体キャパシタを使用した場合の基本的な構成を説明するためのメモリセルの等価回路図である。
【図２】本発明のバッファ用可変容量常誘電体キャパシタを使用した場合の書き込み動作を説明する模式図である。
【図３】本発明のバッファ用可変容量常誘電体キャパシタを使用した場合の読み出し動作を説明する模式図である。
【図４】本発明のバッファ用可変容量強誘電体キャパシタを使用した場合の基本的な構成を説明するためのメモリセルの等価回路図である。
【図５】本発明のバッファ用可変容量強誘電体キャパシタを使用した場合の書き込み動作を説明する模式図である。
【図６】本発明のバッファ用可変容量強誘電体キャパシタを使用した場合の読み出し動作を説明する模式図である。
【図７】本発明のバッファ用可変容量強誘電体キャパシタを使用した場合の読み出し動作を説明する模式図である。
【図８】本発明のバッファ用可変容量強誘電体キャパシタを使用した場合の読み出しおよび再書き込み動作を説明する模式図である。
【図９】本発明のバッファ用可変容量キャパシタを使用した場合の、バッファセルブロックの基本的な構成を説明するための等価回路図である。
【図１０】本発明の記憶セルブロックの基本的な構成を説明するための等価回路図である。
【図１１】本発明の複数回書き込み制御回路を備えた場合の基本的な構成を説明するためのメモリセルの等価回路図である。
【図１２】本発明のバッファ用常誘電体キャパシタを使用した場合の複数回書き込み動作を説明する模式図である。
【図１３】本発明のバッファ用常誘電体キャパシタを使用した場合の複数回読み出し動作を説明する模式図である。
【図１４】本発明の書き込み電圧制御回路を備えた場合の基本的な構成を説明するためのメモリセルの等価回路図である。
【図１５】本発明のバッファ用常誘電体キャパシタを使用した場合の可変電圧書き込み動作を説明する模式図である。
【図１６】本発明のバッファ用常誘電体キャパシタを使用した場合の可変電圧読み出し動作を説明する模式図である。
【図１７】本発明の第１の実施例に係る半導体記憶装置の主要部分の回路構成を示す図である。
【図１８】本発明の第１の実施例に係る半導体記憶装置の、周辺回路を含めた主要部分の回路構成を示す図である。
【図１９】本発明の第１の実施例に係る半導体記憶装置の読み出し／書き込みシークエンスを示すタイミング図である。
【図２０】本発明の第１の実施例に係る半導体記憶装置の（ａ）平面図および（ｂ）断面図である。
【図２１】本発明の第２の実施例に係る半導体記憶装置の主要部分の回路構成を示す図である。
【図２２】本発明の第２の実施例に係る半導体記憶装置の、周辺回路を含めた主要部分の回路構成を示す図である。
【図２３】本発明の第２の実施例に係る半導体記憶装置の読み出しシークエンスを示すタイミング図である。
【図２４】本発明の第２の実施例に係る半導体記憶装置の書き込みシークエンスを示すタイミング図である。
【図２５】本発明の第２の実施例に係る半導体記憶装置の（ａ）平面図および（ｂ）断面図である。
【図２６】本発明の第３の実施例に係る半導体記憶装置の、周辺回路を含めた主要部分の回路構成を示す図である。
【図２７】本発明の第３の実施例に係る半導体記憶装置の読み出し/書き込みシークエンスを示すタイミング図である。
【図２８】本発明者らが開示した記憶装置の要部を表す概念図である。
【図２９】従来例における多値書込み動作を説明する模式図である。
【図３０】強誘電体本来のＰ−Ｖヒステリシス曲線を説明するための模式図である。
【符号の説明】
ＣＭ  記憶用キャパシタ
ＣＲ  バッファ用キャパシタ
ＣＲＥＦ  参照用キャパシタ
ＮＳ  ストレージノード
ＱＣ  制御用トランジスタ
ＱＲＥＡＤ  読み出し用トランジスタ
【図１】
0003793021.tif 000002
【図２】
0003793021.tif 000003
【図３】
0003793021.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
0003793021.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
0003793021.tif 000028
【図２８】
0003793021.tif 000029
【図２９】
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【図３０】
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