(57)【特許請求の範囲】
【請求項１】
立上りエッジ又は立下りエッジである第１のイベントと前記第１のイベントの次に継続して生じる立下りエッジ又は立上りエッジである第２のイベントとによって特徴付けられるデジタル信号パルスの継続時間を取得する差キャプチャ回路であって、前記第１のイベントと前記第２のイベントとは入力信号と関連しており、前記デジタル信号パルスを受け取る入力信号ノードを含む差キャプチャ回路において、
ａ）前記入力信号ノードとシステム・クロックに結合されたカウンタとの間に結合されたカウンタ始動回路と、
ｂ）前記入力信号ノードとキャプチャ・レジスタとの間に結合されたトリガ回路と、
を備えており、前記第１のイベントは、前記カウンタ始動回路を付勢し、それによって、前記カウンタが前記システム・クロックと関連するパルスのカウントを開始し、前記第２のイベントは、前記トリガ回路を付勢し、それによって、前記キャプチャ・レジスタは前記第２のイベントの発生の際に前記カウンタからカウントをフェッチし、前記カウンタからフェッチされた前記カウントは、前記第１のイベントと前記第２のイベントとの間の時間差と直接に関係することを特徴とする差キャプチャ回路。
【請求項２】
請求項１記載の差キャプチャ回路において、前記第１のイベントは前記デジタル信号パルスの立上りエッジであり、前記第２のイベントは前記デジタル信号パルスの立下りエッジであり、前記トリガ回路は、前記キャプチャ・レジスタをトリガし前記入力信号ノードにおいて前記立下りエッジを受け取ったときに前記カウンタから前記カウントをフェッチする立下りエッジ分岐を更に備えていることを特徴とする差キャプチャ回路。
【請求項３】
請求項１記載の差キャプチャ回路において、前記第１のイベントは前記デジタル信号パルスの第１の立上りエッジであり、前記第２のイベントは前記デジタル信号パルスの第２の立上りエッジであり、前記トリガ回路は、前記キャプチャ・レジスタをトリガし前記入力信号ノードにおいて前記第２の立上りエッジを受け取ったときに前記カウンタから前記カウントをフェッチする立上りエッジ分岐を更に備えていることを特徴とする差キャプチャ回路。
【請求項４】
請求項１記載の差キャプチャ回路において、前記カウンタ始動回路は、前記入力信号ノードに結合されたカウンタ始動フリップフロップと、前記システム・クロックに結合された第１の入力と前記カウンタ始動フリップフロップの出力に結合された第２の入力とを有するカウンタ始動ＡＮＤゲートとを含んでおり、前記カウンタ始動ＡＮＤゲートの出力は前記カウンタへのトリガ入力であることを特徴とする差キャプチャ回路。
【請求項５】
請求項４記載の差キャプチャ回路において、前記トリガ回路は、
ａ）前記入力信号ノードに結合されたトリガ・フリップフロップと、
ｂ）前記カウンタ始動フリップフロップの前記出力に結合された第１の入力と、前記入力信号ノードに結合された第２の入力と、トリガ入力ノードに結合された第３の入力とを有する第１のトリガＡＮＤゲートと、
ｃ）前記トリガ・フリップフロップの出力に結合された第１の入力と、前記入力信号ノードに結合された第２の入力と、前記トリガ入力ノードに結合された第３の入力とを有する第２のトリガＡＮＤゲートと、
を含むことを特徴とする差キャプチャ回路。
【請求項６】
請求項５記載の差キャプチャ回路において、前記第１のトリガＡＮＤゲートの出力と前記第２のトリガＡＮＤゲートの出力とは、ＯＲゲートを介して前記キャプチャ・レジスタに結合されていることを特徴とする差キャプチャ回路。
【請求項７】
請求項６記載の差キャプチャ回路において、前記トリガ回路は、前記入力信号ノードを前記第１のトリガＡＮＤゲートに結合する第１のインバータと、前記トリガ入力ノードを前記第１のトリガＡＮＤゲートに結合する第２のインバータとを更に備えていることを特徴とする差キャプチャ回路。
【請求項８】
請求項１記載の差キャプチャ回路において、前記カウンタ始動回路と前記カウンタとの間にリロード回路を更に備えており、前記リロード回路は、前記カウンタ始動回路からの出力がないときには前記カウンタのカウントをゼロに設定し、前記カウンタ始動回路からの出力が論理ハイであるときには前記カウンタをゼロから上方向にカウントするように設定することを特徴とする差キャプチャ回路。
【発明の詳細な説明】
発明の背景
１．発明の分野
本発明は、デジタル信号のデューティ時間及び長さを決定するのに用いられる装置に関する。更に詳しくは、本発明は、立上りエッジと立下りエッジとの間、又は、連続する複数の立上りエッジの間の時間差を測定する回路に関する。本発明は、ホスト・プロセッサによる処理を最小に維持しながら前記時間差を測定する手段を提供する。
２．従来技術の説明
デジタル・コンピュータは、協調（coordinated）した態様で共に動作するように設計された様々な要素から構成されている。中央処理装置は、特に、これらの様々な構成要素と協調するように設計されている。中央処理装置は、小型のポータブル・タイプのコンピュータでは、マイクロプロセッサ又はマイクロコントローラとも称される。これらの構成要素には、以下のものに限定はされないが、リード・オンリ・メモリ（ＲＯＭ）、ランダム・アクセス・メモリ（ＲＡＭ）、様々なカウンタ及びレジスタが含まれ、また、コンピュータと外部及び内部のシステムとの間での情報の転送のためのインターフェースも含まれる。情報は、デジタル信号において具体化される。デジタル信号は、継続時間の異なるパルスとして特徴付けられる。このようなシステムの複雑性は広く知られているが、ほとんどのコンピューティング・システムは、タイミング回路や関係する制御回路を含み、それによって、それ以外のことに加え、プロセッサと外部の要素との間のデジタル信号の転送が調整されている。
プロセッサは、確かに、タスクを完了するように設計されているすべてのコンピューティング・システムのキーとなる要素であるが、タスクの完了に関連する活動を調整するために、特に、外部イベントに関係する情報の転送に関して、タイマ回路が必要となることが多い。ほとんどの処理システムで用いられているタイプの一般的なタイマは、リロード・カウンタと、そのカウンタから情報を受け取るレジスタとを含んでいる。タイマのリロード・サブ回路は、一般に、プロセッサから出るデータの伝送を計時するものであり、本発明に関しては、単に、周辺的な意味しか有していない。
タイマのカウンタ要素は、典型的には、矛盾なく定義された（well-defined）周波数の信号を維持するシステム・クロックによって提供されるのが一般的である固定周波数の信号と関連するパルスの連続する数（on-going number）をカウントするように設計されている。パルスは、パルスの数を用いてイベント（事象）の開始及び終了を計時することができるという点で、特定のイベントと関連付けられるように設計される。レジスタは、プロセッサによってそのように要求されると、カウンタからのカウント情報をラッチ又はキャプチャする。すなわち、プロセッサは、特定の入力信号に関係するトリガ信号を送出することによって、キャプチャ・レジスタをイネーブルし、それによって、レジスタに、その時点でのカウント値をカウンタからフェッチすることを促す。トリガは、継続時間が求められる入力信号の、イベントの開始と関連する立上りエッジや、イベントの終了を指示する立下りエッジなどの、１つ又は複数のトリガ・イベントの最初において生じる。
測定の対象である継続時間は、一般に、入力信号の立上りエッジと立下りエッジとの差である。しかし、入力信号のサイクル全体に対する時間を求める場合には、１つの立上りエッジから連続する次の立上りエッジまで時間差でもありうる。対象となる信号の継続時間を定義することにより、コントローラが、その信号に関連する情報の転送を調整する、又は、その信号を操作することが可能となる。信号の継続時間の測定が不正確であれば、もちろん、関連する情報の転送及び／又は操作に影響が及ぶ。イベントのタイミングの正確さが重要性をもつ１つの例として、遠隔的な車両速度測定システムがある。第１のイベントは、車両が第１の固定された位置を通過したことの指示である（捕捉（キャプチャ）すべき第１のイベント）。第２のイベントは、第２の固定された位置の車両の通過である（捕捉すべき第２のイベント）。システム・タイマを用いて、これら２つのキャプチャ・イベントの間のパルスの数がカウントされる。もちろん、対象となるイベント・タイミングには、他にも無数の例がありうる。ほとんどの場合に、パルス・カウントが正確であることは重要である。更に、このシステムが機能するためには、最初の予測可能な入力イベント・レートが導入され、それによって、システム・クロックと捕捉される信号の周波数とが整合されなければならない。この予測可能な値は、イベントに依存しており、短いこともあるし拡張されることもありうる。
従来技術によるシステムでは、例えばリプル（ripple）又は自動動作（free-running）であるカウンタは、システム・クロックからの信号の立上りエッジと関連するトリガ・パルスの関数として、（例えば、８ビットの場合にはＦＦから、又は、１６ビットの場合にはＦＦＦＦから）のカウントダウンを継続する。測定される入力信号と関連するトリガ・イベントの時刻において、キャプチャ・レジスタが処理装置（プロセッサ）によってトリガされカウンタ値をフェッチすると、その瞬間のカウンタ値は、キャプチャ・レジスタにラッチされる。そして、キャプチャ・レジスタは、そのカウント値を処理装置に送り、処理装置は、その情報をＲＡＭに転送する。処理装置は、半サイクル時間の測定のための入力信号の立下りエッジ、又は、全サイクル時間の測定のための次の立上りエッジのどちらかである第２のトリガ・イベントの発生時に、キャプチャ・レジスタを再びトリガする。第２のトリガ・イベントが生じると、キャプチャ・レジスタは、再び、イネーブルされてその時刻におけるカウント値をフェッチする。第２のカウント値は、やはり、ＲＡＭに転送される。プロセッサは、次に、減算を行って、入力信号の半サイクル又は全サイクルどちらかの継続時間の間に通過したシステム・クロックのサイクル数を決定する。この情報は、次に、２つのトリガ・イベントの間の差、すなわち、そのイベントの継続時間を計算するのに用いられる。
イベント継続時間の情報を取得するこの方法は、標準的なものであるが、それ以外の方法も、時間差測定の精度と一貫性とを向上させる目的で試みられてきている。Chamberlinに与えられた米国特許第4,222,103号に記載されている元々の方法に加え、より最近の技術は、Ogitaへの米国特許第5,218,693号に記載されている。不運なことに、従来技術によるタイミング測定システムでは、どれによっても、カウンタから２回得られた情報を分解するために、貴重なＲＡＭ空間と貴重なプロセッサ又はコントローラの処理資源を用いることが要求される。仮に、システム全体のタイミング要素を用いて入力信号の時間差を取得することによりＲＡＭ空間を開放しコントローラの処理資源を最小化することができれば、好ましいであろう。従って、現時点で必要とされているのは、デジタル信号の立上り時間と立下り時間、又は、立上り時間と立上り時間との間の差を決定する回路を含むタイミング・システムである。また、ＲＡＭを用いずに、そして、この差を決定するのにデータを操作する際のコントローラ又はプロセッサへの依存性を最小限に維持しながら、入力信号のタイミングに関連する情報を取得するのに用いることができるようなタイミング・システムも求められている。
発明の概要
本発明の目的は、デジタル信号の立上り時間と立下り時間との差、又は、立上り時間と立上り時間との差を決定するシステムを提供することである。本発明の別の目的は、ＲＡＭを用いずに、また、この差を決定するのに用いられるデータを操作するのにコントローラ又はプロセッサへの依存を最小に保ちながら、そのような情報を得ることである。
これらの目的は、標準的なタイミング・ユニットの一部として差回路（difference circuit）を導入することによって、本発明において達成される。差回路は、イネーブルされると、入力信号の立上りエッジを識別し、カウンタをトリガし、立下りエッジ又は次の立上りエッジのどちらかにおいてカウンタを停止させる。差回路は、システム・クロックと入力信号とをカウンタに結合するカウンタ始動サブ回路を含む。差回路は、更に、カウンタ又は多くのシステムにおいて広く入手可能であり標準的なキャプチャ・レジスタのどちらかに結合されうるトリガ・サブ回路を含む。このトリガ・サブ回路は、立下りエッジ又は次の立上りエッジのどちらかなどの、入ってくるトリガ・イベントを識別するように設計されている。差回路は、トリガ・サブ回路が入力される立下りエッジを受け取ることにより付勢されると、半サイクルの信号に対する時間差の値を提供する。同様に、差回路は、トリガ・サブ回路が入力される次の立上りエッジを受け取ることにより付勢されると、完全な１サイクルの信号に対する時間差の値を提供する。
差回路は、回路の標準的な入力ノードとプロセッサ又はコントローラと共に用いるために一般的に入手可能であるタイプであって８ビット又は１６ビットのカウンタなどの標準的なカウンタの標準的な入力ノードとの間に結合されるように設計されている。差回路は、また、８ビット又は１６ビットのレジスタなどのキャプチャ・レジスタとして識別される標準的なレジスタに結合することもできる。レジスタは、カウンタからの情報を受け取り、その情報をコントローラに送るように結合され得る。また、カウンタ情報は、カウンタからコントローラへ直接に送られるので、それによって、カウンタ５０とキャプチャ・レジスタとの間のインターフェースとして機能する１つ又は複数のゲートの必要性がなくなる。しかし、カウンタとレジスタとは一般的なマイクロプロセッサ回路の一部として見られる場合が多いので、本発明では、その両者を入力信号のタイミングを決定する際に用いることとする。注意すべきことであるが、差回路は、また、入力信号に対する時間差を決定する基礎として用いられるキーイング（keying）信号レートを提供するシステム・クロックにも結合されうる。システム・クロックは、固定された又は選択可能な周波数に設定されたオフチップの水晶発振子などの任意のタイプの外部クロック・デバイスである。
本発明による差回路は、コントローラによるデータ操作を必要としない点で、入力信号の継続時間を定義する従来の手段よりも優れている。本発明による差回路では、その代わりに、システム・クロックの周波数に基づいて、継続時間を直接に測定する。特に、クロック・パルスは、カウンタ始動サブ回路に結合されているが、この結合の態様は、このカウンタ始動サブ回路がイネーブルされるときには、カウンタが、クロック・パルスのすべての正方向への変化を記録することができるような態様である。カウンタ始動サブ回路は、測定される入力信号の正方向のパルスによってイネーブルされる。入力信号がハイであり、又は、そうでなくとも正である限りは、周波数が、時間差測定を定義する。入力信号が下降すると、トリガ・サブ回路は、キャプチャ・レジスタをイネーブルして、システム・クロックのパルス化に関連するカウンタ内のカウント値を読み出す。これは、入力信号がハイからローに変化するときの継続時間に関係する。また、トリガ・サブ回路は、入力信号がハイからローに変化し再びハイに戻る際の継続時間の決定をイネーブルするように構成されている場合には、キャプチャ・レジスタをイネーブルして、入力信号が二度目に上昇する際のカウンタからのカウント値を読み出す。
次の説明は、本発明による差回路が入力信号の継続時間をどのようにして自動的に決定するかの概要を与えている。単純化された例として、トリガ回路がハイからローへの入力信号の変化に基づいてトリガを行い、システム・クロックが１マイクロ秒で動作する場合には、１０のシステム・クロック・パルスのカウントが、２０マイクロ秒の入力信号周波数に関係する。同様に、同じクロック周波数に対してハイからローに変化し再びハイに戻る変化に基づいてトリガする場合には、１０のカウントは、１０マイクロ秒の入力信号周波数に関係する。カウンタ及び／又はキャプチャ・レジスタに記録されたカウント値は、プロセッサに送られるために、バスに与えられる。本発明の回路を用いれば、貴重なＲＡＭ空間を使用することはもはや不要となる。更に、捕捉（キャプチャ）された立上りエッジ・カウントと関連するＲＡＭにおけるデータを検索し、捕捉された立下りエッジ・カウントと関連するＲＡＭにおけるデータを検索して、その差を計算するというタスクをプロセッサに行わせることは、もはや不要である。その代わりに、プロセッサは、単に、１つの捕捉されたカウントをシステム・クロックの周波数に関係付け、入力信号サイクルの全体又はそのサイクルの半分のどちらかの継続時間を固定することを求められるだけである。
本発明の上述の及びそれ以外の効果は、本発明の好適実施例についての以下の詳細な説明と、添付の図面と、請求の範囲とを検討することにより明らかになるはずである。
【図面の簡単な説明】
図１は、本発明による差回路の単純化された回路図である。
好適実施例の詳細な説明
図１に図解されているように、本発明の差回路１０は、カウンタ始動回路２０とトリガ回路３０とを含む。差回路１０は、標準的な入力に結合されるように設計され、システム・クロック入力ＣＬＫと、継続時間がこの差回路１０によって測定される入力信号のためのノードである信号入力Ｇ２と、プロセッサによって送信されるハイ（アップ）又はロー（ダウン）信号でトリガ回路３０を付勢するようにプログラムすることができるトリガ定義入力Ｔ１Ｃ１と、リセット入力ＲＥＳＥＴとを含む。更に、ＥＮＡＢＬＥとして識別される別の標準的な補完的な入力ノードが、プロセッサに結合されており、所望のときに差回路１０を付勢するのに用いることができる。ＯＲゲートＯＲ１において、ＲＥＳＥＴノードとＥＮＡＢＬＥノードとのＯＲ演算がなされ、ここで説明する態様でカウンタ始動回路２０とトリガ回路３０とを付勢するように設計された出力が提供される。差回路１０は、これらの標準的なノードとカウンタ５０及びキャプチャ・レジスタ６０との間に結合されている。カウンタ５０とレジスタ６０とは、好ましくは、１６ビットのデバイスであり、信号情報を記録しインターフェース・バス７０を介してプロセッサとのインターフェースを行う。プロセッサは、任意の種類のマイクロコントローラでよく、８ビット、１６ビット又は３２ビットのマイクロプロセッサを含む。ただし、これらに限定されるわけではない。カウンタ５０と、レジスタ６０と、バス７０と、プロセッサ（図示せず）とは、すべて、当業者には広く知られた標準的な計算デバイスである。一般に、８ビットのバスは、カウンタ５０とプロセッサとの間の、また、レジスタ６０とプロセッサとの間のデータ線を結合する。チップ選択（Chip Select）及びリード／ライト（Read/Write）線は、このようなシステムの設計で広く知られているように、インターフェースを完成させる。
本発明の好適実施例では、カウンタ始動回路２０は、フリップフロップＦ１とＡＮＤゲートＡＧ１とを含む。フリップフロップＦ１は、好ましくは、正エッジでトリガされるＤタイプのフリップフロップであるが、本願において説明される機能を実行するのに適した任意の他のフリップフロップを用いることもできる。フリップフロップＦ１は、好ましくは、分圧器として作用する抵抗Ｒを介して高電位源Ｖｃｃに結合されたＤ入力Ｄ１を含み、それによって、入力Ｄ１の電位は、常に、ハイにバイアスされる。フリップフロップＦ１は、また、信号入力Ｇ２に結合されたＦ１フリップフロップ付勢ノードであるクロック入力Ｃ１を含む。フリップフロップＦ１は、更に、ＯＲゲートＯＲ１のイネーブル出力に結合されたリセット・スイッチＲＳ１を含む。Ｆ１の出力は、ノードＡにおいて識別されるが、ゲートＡＧ１への第１の入力である。ノードＡにおける信号は、また、カウンタ５０のサブ回路の一部を形成し差回路１０が付勢されるときにカウンタ５０のカウント開始値を設定するのに用いられる標準的なキャプチャ・タイマ・リロード回路ＲＥＬＯＡＤに結合される。特に、ノードＡにおける信号がハイであるときには、ＲＥＬＯＡＤサブ回路は、当業者には周知である態様で、カウンタ５０の値を０に設定し、他方で、ノードＡがローであると、カウンタ５０は、カウンタ５０が８ビットのカウンタであるか１６ビットのカウンタであるかに応じて、００又は００００にリセットされる。カウンタ始動回路２０のＡＮＤゲートＡＧ１は、ノードＡを介してＦ１からの第１の入力と、システム・クロックＣＬＫに直接に結合された第２の入力とを含む。これらの２つの入力のＡＮＤ演算の結果として得られる信号は、カウンタ５０に送られ、それによって、ＡＧ１からのそれぞれのハイ信号は、Ｇ２における入力信号と関連する時間を識別するのに用いられるカウントとなる。
差回路１０のトリガ回路３０は、好ましくは、第２のフリップフロップＦ２と、２つのインバータＩＶ１及びＩＶ２と、２つのＡＮＤゲートＡＧ２及びＡＧ３と、ＯＲゲートＯＲ２とを含む。フリップフロップＦ２は、好ましくは、やはり、好ましくは、正エッジでトリガされるＤタイプのフリップフロップであるが、本願において説明される機能を実行するのに適した任意の他のフリップフロップを用いることもできる。フリップフロップＦ２は、フリップフロップＦ１のノードＡに結合されたＤ入力Ｄ２を含み、それによって、入力Ｄ２の電位はフリップフロップＦ１が付勢されているときにはＦ１の出力に従うようになっている。フリップフロップＦ２は、また、信号入力Ｇ２に結合されておりＦ２フリップフロップ付勢ノードであるクロック入力Ｃ２を含む。フリップフロップＦ２は、更に、ＯＲゲートＯＲ１のイネーブル出力に結合されたリセット・スイッチＲＳ２を含む。Ｆ１の出力は、ノードＢにおいて識別されるが、ゲートＡＧ３への第１の入力である。このゲートは、キャプチャ・レジスタ６０をトリガして、立下りエッジ又は第２の立上りエッジが入力Ｇ２から受け取られたときにカウンタ５０からカウントを検索するのに用いられる２つのゲートの中の１つである。インバータＩＶ１は、信号入力Ｇ２とＡＮＤゲートＡＧ２との間に結合されており、１対の相補的なＭＯＳトランジスタを含む任意の種類のインバータである。ただし、それに限定されない。インバータＩＶ２は、トリガを定義する入力Ｔ１Ｃ１とＡＮＤゲートＡＧ２との間に結合され、１対の相補的なＭＯＳトランジスタを含む任意の種類のインバータである。ただし、やはり、それに限定されることはない。
ＡＮＤゲートＡＧ２は、３つの入力、すなわち、フリップフロップＦ１からの出力と、ノードＧ２からの反転信号入力と、ノードＴ１Ｃ１からの反転入力とを含む。ＡＮＤゲートＡＧ３もまた、３つの入力、すなわち、フリップフロップＦ２からの出力と、ノードＧ２からの反転信号入力と、ノードＴ１Ｃ１からの非反転入力とを含む。これら２つのＡＮＤゲートの出力は、ゲートＯＲ２でＯＲ演算がなされ、それによって、これらのＡＮＤゲートのどちらかがＧ２における入力信号の変化を指示するトリガ信号をパルス化するときには、キャプチャ・レジスタ６０は、カウンタ５０からの出力を検索することになる。もちろん、キャプチャ・レジスタ６０を付勢するゲートＯＲ２に結合されたＡＮＤゲートは、トリガを定義するノードＴ１Ｃ１における信号に依存する。
本発明による差回路１０は、次のように動作する。プロセッサが最初にオンになると、又は、ＲＥＳＥＴノード上の信号をハイにするようなシステム・パワー状態の何らかの変化があると、これらはすべてプロセッサとは独立のことであるが、差回路１０は、ノードＲＳ１及びＲＳ２におけるフリップフロップＦ１及びＦ２の付勢によって、初期化される（initialized）。また、プロセッサが動作しており、特定の信号と関連するタイミングを検索することが求められるときには、差回路イネーブル信号がノードＥＮＡＢＬＥにおいて、差回路１０に送られる。このようにして、ＲＥＳＥＴノード又はＥＮＡＢＬＥノードのどちらかにおけるハイ信号によって、フリップフロップＦ１及びＦ２がリセットされる。フリップフロップがアクティブであであると、フリップフロップＦ１のノードＤ１がハイであり、Ｖｃｃへの結合が与えられる。従って、ノードＡは、当初はオフになり、フリップフロップＦ２のノードＤ２もまたオフになる。
注意すべきであるが、常に、ＡＮＤゲートＡＧ１への第２の入力は、ＣＬＫノードに送られるシステム・クロック・レートの周波数の関数として、ハイとローとの間で変動する。この第２の入力とノードＡからの入力とがハイであるときに、カウント・クロック・パルスは、ゲートＡＧ１からカウンタ５０に送られるだけである。これは、ノードＧ２における立上りエッジのトリガ・イベントによってフリップフロップＦ１がオンになるときに、生じる。ノードＣＬＫにおけるシステム・クロックのそれぞれのハイ・パルスの結果として、フリップフロップＦ１が同様にハイ信号を送っている場合には、カウンタ５０内で、１のカウントが生じる。更に、カウンタ５０が下向きにカウントを行うカウンタである場合には、ノードＡが最初にハイになると、リロード回路ＲＥＬＯＡＤは、カウンタの通常の下向きのカウント動作を反転させ、上向きにカウントさせる。ＲＥＬＯＡＤ回路は、更に、カウンタ５０をゼロに初期化し、それによって、システム・クロックのそれぞれのハイ・パルスは、既存のカウンタ値に１を加算する。
フリップフロップＦ２の当初のオンは、フリップフロップＦ１の初期化のように、ノードＧ２からノードＣ２に立上りエッジ信号が導かれることによって生じることを理解すべきである。しかし、このトリガ・ノードＤ２がロー電位であるときにはノードにおけるフリップフロップＦ２からの最初の出力もまたローであるから、ゲートＡＧ３は、キャプチャ・レジスタ６０をトリガするのに用いることはできない。従って、本発明による差回路１０において好適なＤタイプのフリップフロップの特性が与えられると、フリップフロップＦ２は、Ｇ２における入力信号が第２の立上りエッジを送るときに、次のトリガ条件において、ハイ信号を出力するだけである。
フリップフロップＦ２とゲートＡＧ２及びＡＧ３との動作的な効果を説明する際には、既に述べたように、測定されるＧ２におけるパルスの継続時間を定義するのに用いられるイベントは選択可能であることに注意しなければならない。すなわち、プロセッサは、トリガを定義するノードＴ１Ｃ１における信号値がハイ又はローのどちらかに設定するようにプログラムすることができる。それがハイに設定される場合には、Ｇ２における信号の継続時間は、入力信号の立上りエッジの間で差回路１０によって測定される。すなわち、カウンタは、次の立上り信号においてオフにトリガされるまで、システム・クロック・パルスをカウントし続ける。プロセッサによって、Ｔ１Ｃ１がローに設定されると、Ｇ２における信号の継続時間は、その信号の立上りエッジと立下りエッジとの間で差回路１０によって測定される。すなわち、カウンタは、立下りエッジが識別されるまで動作を続ける。
Ｔ１Ｃ１がハイに設定されると仮定すると、ＡＮＤゲートＡＧ３は、ＯＲゲートＯＲ２を介して、トリガ信号をキャプチャ・レジスタ６０に提供する。図１に見られるように、これは、ノードＧ２からの信号の第２の立上りエッジにおいて生じるが、このときには、フリップフロップＦ２のゲートＡＧ３への出力がハイになり、ハイ信号がＧ２からＴ１Ｃ１に直接に結合されることによりＡＧ３からＯＲ２へのクロック・パルスがトリガされる。第２の立上りパルスの以前には、ゲートＡＧ３は、そのようなパルスを送信するようにイネーブルされることはない。更に、ゲートＡＧ２は、ＯＲ２にトリガ・パルスを送信するようにイネーブルされることはないが、その理由は、インバータＩＶ２が、Ｔ１Ｃ１における固定されたハイ信号がロー信号としてゲートＡＧ２に与えられることを強制するからである。
プロセッサによってローに設定されたＴ１Ｃ１に対しては、ゲートＡＧ２は、キャプチャ・レジスタ６０が付勢されるためのトリガ機構となる。その理由は、ゲートＡＧ３へのロー信号が残るからである。図１に示されているように、トリガは、信号入力ノードＧ２に立下りエッジが存在するときに生じる。このイベントが生じると、インバータＩＶ１は、ローであるＧ２信号をハイに切り換え、インバータＩＶ２は、ゲートＡＧ２への入力において固定されたローであるＴ１Ｃ１信号をハイに維持し、フリップフロップＦ１からのハイ出力が、ゲートＯＲ２を介してキャプチャ・レジスタ６０の付勢をトリガするのに必要なそのゲートでのＡＮＤ演算を完了させる。もちろん、キャプチャ・レジスタ６０は、付勢されると、この分野の当業者には広く知られた態様でカウンタ５０からカウントを読み出す（リードする）。好ましくは、データは、１６ビットのパワー・レールレセプタクル・バスを介して転送される。
本願で説明された好適実施例は単に本発明を例示するものであることを理解すべきである。本発明の設計及び使用における多くの変形及び均等例を、次に掲げる請求の範囲を考慮することによって、そこに開示された本発明の意図された範囲と分野とから逸脱せずに、想到することができる。
【図１】
0003813994.tif 000002