(57)【特許請求の範囲】
【請求項１】
第１及び第２の外部端子から供給された第１電圧と第２電圧とを受け、上記第１電圧以上に大きくされた昇圧電圧を形成する第１の内部電源回路を備えた半導体集積回路装置において、
上記昇圧電圧と上記第２電圧との電位差を上記第１電位以下に分圧する分圧回路と、
所定の動作モードのときにオン状態にされて上記分圧した電圧を第３の外部端子を通して出力させるスイッチＭＯＳＦＥＴを設けてなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記分圧回路は、上記所定の動作モードのときにのみ動作するスイッチＭＯＳＦＥＴが、上記昇圧電圧と上記第２電圧との間に設けられた分圧径路に挿入されることを特徴とする半導体集積回路装置。
【請求項３】
第１及び第２の外部端子から供給された第１電圧と第２電圧とを受け、上記第２電圧以下で上記第１電圧とは逆極性の内部電圧を形成する第２の内部電源回路を備えた半導体集積回路装置において、
上記内部電圧と上記第１電圧又はそれに基づいて形成された降圧電圧との電圧差を上記第２電位以上に分圧する分圧回路と、
所定の動作モードのときにオン状態にされて上記分圧した電圧を第３の外部端子を通して出力させるスイッチＭＯＳＦＥＴを設けてなることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記分圧回路は、上記所定の動作モードのときにのみ動作し、上記内部電圧と上記第１電圧又上記降圧電圧を受けて上記分圧した電圧を形成することを特徴とする半導体集積回路装置。
【請求項５】
請求項１ないし請求項４のいずれかにおいて、
上記第１電位は、正極性の電源電圧であり、
上記スイッチＭＯＳＦＥＴは、Ｎチャンネル型ＭＯＳＦＥＴであり、
上記スイッチＭＯＳＦＥＴのゲートと出力側のソース，ドレインとの間には、ゲートが回路の接地電位に接続されたＮチャンネル型ＭＯＳＦＥＴが設けられるものであることを特徴とする半導体集積回路装置。
【請求項６】
請求項５において半導体集積回路装置は、
複数のワード線及び複数の相補ビット線対及びこれらの交点に設けられた複数のダイナミック型メモリセルが設けられてメモリアレイを備え、
上記昇圧電圧は、上記ワード線の選択レベルを設定するするために用いられるものであり、
上記内部電圧は、上記メモリセルが形成される半導体領域に与えられる基板バックバイアス電圧を設定するために用いられるものであり、
上記動作モードは、試験モードであることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）のように昇圧電圧や基板バックバイアス電圧のように外部端子から供給された電源電圧より大きな電圧又は逆極性の内部電圧を持つもののテスト技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
外部端子から供給された電源電圧を受け、回路の動作に必要な内部電圧を形成する内部電源回路を備えたダイナミック型ＲＡＭの例として、特開平３−２１４６６９号公報がある。
【０００３】
【発明が解決しようとする課題】
上記のような内部電圧を持つ半導体集積回路装置おいて、内部回路の動作試験の１つとして上記内部電圧をモニタして内部電圧が正常に形成されているか否が検証できるようにすることが便利である。ダイナミック型メモリセルのアドレス選択ＭＯＳＦＥＴのゲートが接続されるワード線の電位をビット線に与えれるハイレベルに対してそのしきい値電圧以上に高くするために、外部端子から供給されて電源電圧を昇圧した電圧を形成したり、上記メモリセルが形成される半導体領域にバックバイアス電圧を供給するために、負電圧を形成したりする内部電圧発生回路を備えたものでは、上記内部電圧をそのまま外部端子から出力させることが簡単にはできないという問題がある。
【０００４】
試験のときにスイッチＭＯＳＦＥＴをオン状態にして昇圧電圧を外部端子へ送出する場合、Ｎチャンネル型ＭＯＳＦＥＴを用いるとそのしきい値電圧分だけ低下した電圧が出力され、上記ＭＯＳＦＥＴのしきい値電圧のプロセスバラツキにより正確な昇圧電圧を知ることができなくなる。そこで、Ｐチャンネル型ＭＯＳＦＥＴを用いることが考えられるが、上記外部端子にＰ型拡散層が接続されることなり、外部端子で発生したオーバーシュート等の高電圧によって寄生サイリスタ素子をオン状態にさせて半導体集積回路装置そのものを破壊させてしまう可能性があるためにＣＭＯＳ集積回路装置では外部端子にはＰ型拡散層を接続させないようにするものである。
【０００５】
−１．０Ｖのような基板バックバイアス電圧を上記同様にスイッチＭＯＳＦＥＴを介して出力させるようにすると、上記−１．０Ｖのような基板バックバイアス電圧が与えられたＭＯＳＦＥＴの電極がソース電極として作用し、ゲート電極に０Ｖのような回路の接地電位を与えても定常的にオン状態となり、外部端子と基板との間でリーク電流を流してしまう。そこで、上記スイッチＭＯＳＦＥＴのゲート電極に−１．０Ｖのような負電圧を供給するようスイッチ制御回路を設けることが考えられる。しかし、上記スイッチ制御回路は、電源電圧と基板電圧とで動作することとなり、回路動作時に基板側に大きな電流を流してしまい基板電圧を大幅に変動させたり、上記スイッチ制御回路を通して基板に流れるリーク電流を増大させる原因になるという問題を有する。
【０００６】
この発明の目的は、簡単な構成により昇圧電圧や負電圧を含む内部電圧をモニタできるようにした半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、第１及び第２の外部端子から供給された第１電圧と第２電圧とを受け、上記第１電圧以上に大きくされた昇圧電圧あるいは上記第２電位より低い逆極性電圧を形成する内部電源回路を備えた半導体集積回路装置において、上記昇圧電圧と上記第２電圧との電位差又は上記第１電圧と負電圧との差電圧を上記第１電位と第２電位の間の電圧に分圧する分圧回路を設け、所定の動作モードのときにオン状態にされてたＭＯＳＦＥＴを介して上記分圧した電圧を第３の外部端子を通して出力させる。
【０００８】
【発明の実施の形態】
図１には、この発明が適用されるダイナミック型ＲＡＭの一実施例の概略ブロック図が示されている。同図においては、この発明が適用されるダイナミック型ＲＡＭを構成する各回路ブロックのうち、その主要部が代表として例示的に示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【０００９】
アドレス端子Ａｉから時分割的に入力されたアドレス信号は、アドレスバッファ１に取り込まれる。アドレスバッファ１は、Ｘアドレスバッファ（X ADDRESS BUFFER) とＹアドレスバッファ（Y ADDRESS BUFFER) から構成され、時分割的にアドレス端子Ａｉから入力されたそれぞれのアドレス信号を取り込むようにする。上記Ｘアドレスバッファに取り込まれたＸアドレス信号は、Ｘラッチ（XLATCH) とプリデコーダ(PRE-DEC) ２に伝えられる。上記Ｙアドレスバッファに取り込まれたＹアドレス信号は、Ｙラッチ（YLATCH) とプリデコーダ(PRE-DEC) ３を介してＹデコーダ(YDEC)４に供給される。上記Ｙアドレスの一部の信号は、ワード線選択回路５に含まれるマット制御回路(MAT CONTROL) や、増幅回路（WA/MA)１４、リードライト制御回路(R/W CONTROL) １０にも供給される。上記ワード線選択回路５は、上記マット制御回路とＸデコーダ(XDEC)から構成される。メモリ部は、メモリマット(MAT) ６と、センスアンプ(SA)７から構成される。
【００１０】
上記メモリマット６は、ワード線とビット線の交点にアドレス選択ＭＯＳＦＥＴと記憶キャパシタからなるダイナミック型メモリセルがマトリックス配置されてなるものであり、例えば２５６Ｍビットのような大記憶容量を持つものでは、メモリ部には多数のメモリマット６が設けられる。ワード線選択回路５に含まれるＸデコーダにより、多数のメモリマットの中からアドレス信号により指定されたメモリマットのワード線が選択され、Ｙデコーダ４によりアドレス信号により上記指定されたメモリマットの中のビット線が選択される。
【００１１】
読み出し動作のときには、リードライト制御回路１０により増幅回路１４のメインアンプＭＡが動作して、上記メモリ部からの読み出し信号を増幅して、データ出力回路(DOUT BUFFER) １１を通してデータ端子ＤＱから出力させる。書き込み動作のときには、リードライト制御回路１０により増幅回路１４のライトアンプＷＡが動作して、データ端子ＤＱから入力された書き込み信号がデータ入力回路(DIN BUFFER)と上記ライトアンプＷＡを通して上記メモリ部の選択されたメモリセルに書き込まれる。クロックバッファ(CLOCK BUF) ８は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及び出力イネーブル信号／ＯＥを受けて、クロックコントロール回路（CLOCK CONTROL)９に伝えて内部動作に必要な各種制御信号を形成する。
【００１２】
この実施例では、メモリ回路の動作電圧を形成する内部電圧発生回路１３が設けられる。この内部電圧発生回路１３には、昇圧回路ＶＰＰ−ＧＥＮ、降圧回路ＶＤＬ−ＧＥＮ及び負電圧発生回路ＶＢＢ−ＧＥＮが含まれる。上記降圧回路ＶＤＬ−ＧＥＮは、低消費電力や微細化されたＭＯＳＦＥＴのゲート耐圧保護のため等に、電源電圧ＶＤＤを降圧した内部電圧ＶＤＬを形成する。この内部電圧ＶＤＬは、特に制限されないが、センスアンプ７の動作電圧として用いられる。これにより、メモリセルが接続されたビット線のハイレベルは、上記内部電圧ＶＤＬに対応された降圧電圧とされる。上記電源電圧ＶＤＤが３．３Ｖのとき、内部降圧電圧ＶＤＬは例えば２．０Ｖにされる。
【００１３】
メモリセルが接続されたワード線は、上記ビット線のハイレベルに対応した内部降圧電圧ＶＤＬに対して、アドレス選択ＭＯＳＦＥＴのしきい値電圧以上に高くする必要がある。このような高電圧を形成するために、チャージポンプ回路を利用した昇圧回路ＶＰＰ−ＧＥＮが設けられる。上記昇圧回路ＶＰＰ−ＧＥＮは、上記電源電圧ＶＤＤで動作する発振回路等で形成されたパルス信号を用いて、約３．６Ｖのような昇圧電圧を形成する。上記メモリセルが形成される半導体領域又は基板には、−１．０Ｖのような負電圧ＶＢＢが供給される。このような負電圧ＶＢＢの供給によって、上記アドレス選択ＭＯＳＦＥＴのしきい値電圧が高くされて、オフ状態のときのリーク電流を低減して記憶キャパシタの情報保持時間を長くできるものである。
【００１４】
内部電圧発生回路１３には、アドレス選択回路等の内部回路に供給する降圧電圧ＶＰＥＲＩを設けるものであってもよい。前記のように外部電源電圧ＶＤＤが３．３Ｖのとき、２．５Ｖに降圧した内部電圧ＶＰＥＲＩを形成し、アドレス選択回路等の動作電圧として用いることにより低消費電力化と高速化とを図るようにするものであってもよい。外部端子を介して信号の授受を行うアドレスバッファ１やデータ出力回路１１やデータ入力回路１２等の入出力回路では、電源電圧ＶＤＤにより動作させられる。
【００１５】
上記の内部電圧ＶＰＰ、ＶＤＬ及びＶＢＢは、メモリ動作に大きな影響を及ぼすものである。したがって、メモリの動作試験においては、上記内部電圧発生回路１３が正常に動作しているか否かを直接的に判定できるようにするために、上記の内部電圧ＶＰＰ、ＶＤＬ及びＶＢＢを外部端子を通して出力させる機能付加することが便利である。上記降圧電圧ＶＤＬを出力させる機能を付加することには何ら問題はないが、上記昇圧電圧ＶＰＰや負電圧ＶＢＢにおいては前記のような理由により外部端子へ出力させることは難しい。
【００１６】
図２には、この発明に係るＶＰＰモニタ回路ＶＰＰＭの一実施例の回路図が示されている。ＶＰＰモニタ回路ＶＰＰＭは、次の各回路素子から構成される。昇圧電圧ＶＰＰと、回路の接地電位との間には、Ｐチャンネル型ＭＯＳＦＥＴＱ１とＱ２からなる分圧回路と、かかる分圧回路の動作を有効にするＮチャンネル型のスイッチＭＯＳＦＥＴＱ３が設けられる。上記分圧回路は、試験動作のときにのみ動作すればよいから、通常動作時では上記スイッチＭＯＳＦＥＴＱ３をオフ状態にして、昇圧電圧ＶＰＰと回路の接地電位との間で直流電流が流れるのを防止する。
【００１７】
分圧回路を構成するＭＯＳＦＥＴＱ１とＱ２は、特に制限されないが、分圧動作状態のときに流れる直流電流を抑えるために、言い換えるならば、上記分圧回路の動作によって、昇圧電圧ＶＰＰそのものが低下することがないように大きな抵抗値に設定されて、そこに流れる直流電流が小さくなるように形成される。Ｎチャンネル型のスイッチＭＯＳＦＥＴは、そのオン抵抗値は、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１やＱ２のオン抵抗に比べて小さくされ、分圧電圧は上記ＭＯＳＦＥＴＱ１とＱ２のサイズ比によって決められるように設定される。例えば、ＭＯＳＦＥＴＱ１とＱ２を同じサイズに形成すれば、両者のオン抵抗値は等しくなって、上記ＭＯＳＦＥＴＱ３のオン抵抗値が無視できるものであるので、昇圧電圧ＶＰＰを１／２に分圧することができる。上記のように昇圧電圧ＶＰＰが約３．６Ｖの場合には、１．８Ｖの分圧電圧を得ることができる。
【００１８】
上記の分圧電圧は、Ｎチャンネル型のスイッチＭＯＳＦＥＴＱ４を通して外部端子Ａｉから出力される。上記外部端子Ａｉは、特に制限されないが、アドレス端子と兼用される。つまり、試験のためにだけ使用される外部端子を設けるのではなく、通常動作において設けられたアドレス端子等を利用して、試験動作のときにのみＶＰＰモニタ端子として利用するものである。このような構成とすることにより、半導体集積回路装置の外部端子数の増加を防ぐことができる。
【００１９】
上記の外部端子Ａｉと上記スイッチＭＯＳＦＥＴＱ４との間には、静電保護回路ＥＳＤが設けられ、かかる保護回路ＥＳＤを介してアドレスバッファＡＤＢの入力端子や、上記ＶＰＰモニタ用のスイッチＭＯＳＦＥＴＱ４と接続される。この場合、特に制限されないが、スイッチＭＯＳＦＥＴＱ４と上記保護回路ＥＳＤとの間には抵抗Ｒ２が設けられ、スイッチＭＯＳＦＥＴＱ４の出力側と回路の接地電位との間にはダイオード接続のＭＯＳＦＥＴＱ５が設けられる。また、ＭＯＳＦＥＴＱ４のゲートと出力側との間には、ゲートに回路の接地電位が与えられたＮチャンネル型ＭＯＳＦＥＴＱ６が設けられる。
【００２０】
上記ＭＯＳＦＥＴＱ６は、通常動作時にアドレス端子Ａｉに負電圧のアンダーシュートが発生したとき、それによってオフ状態であるべきＭＯＳＦＥＴＱ４がオン状態になるのを防止する。つまり、上記負電圧が供給された場合には、Ｎチャンネル型ＭＯＳＦＥＴＱ６がオン状態となり、ＭＯＳＦＥＴＱ４のゲート，ソース間を短絡して、かかる負電圧によりＭＯＳＦＥＴＱ４がオン状態になるのを防止する。抵抗Ｒ１は、上記ＭＯＳＦＥＴＱ６がオン状態のときに試験信号φＴＴ側に不所望な信号が伝えられるのを防止する。また、ＭＯＳＦＥＴＱ６及びＱ５と抵抗Ｒ１，抵抗Ｒ２は、サージ電圧保護回路として動作する。
【００２１】
この実施例回路の動作は、次の通りである。通常動作時においてはＭＯＳＦＥＴＱ３及びＱ４のゲートに供給される試験信号φＴＴが回路の接地電位のようなロウレベルにされており、ＭＯＳＦＥＴＱ３及びＱ４をオフ状態にしている。これにより、通常動作時において、分圧回路に電流は流れないから昇圧回路ＶＰＰ−ＧＥＮには影響を与えない。上記の動作状態において、例えアドレス端子Ａｉに負電圧のアンダーシュートが発生した場合でも、上記ＭＯＳＦＥＴＱ６の動作によって、ＭＯＳＦＥＴＱ４はオフ状態を維持するから、昇圧電圧ＶＰＰからＭＯＳＦＥＴＱ１、Ｑ４を通して不所望なリーク電流が流れて昇圧電圧ＶＰＰを変動させることもない。
【００２２】
ＶＰＰをモニタする試験動作時に、上記試験信号φＴＴがハイレベルにされる。特に制限されないが、このφＴＴのハイレベルは、上記ＭＯＳＦＥＴＱ４の基板効果を含めた実効的なしきい値電圧Ｖthを考慮し、ＶＤＤ−（ＶＰＰ／２）＞Ｖthなら、電源電圧ＶＤＤのようなハイレベルを用い、ＶＤＤ−（ＶＰＰ／２）＜Ｖthなら昇圧電圧ＶＰＰのようなハイレベルを用いる。これにより、上記の分圧電圧（ＶＰＰ／２）をＭＯＳＦＥＴＱ４のしきい値電圧に影響されないで、そのまま外部端子Ａｉから出力させることができる。上記アドレス端子Ａｉから出力された分圧電圧ＶＰＰ／２から、昇圧電圧ＶＰＰそのものを判定することができる。
【００２３】
図３には、この発明に係るＶＢＢモニタ回路ＶＢＢＭの一実施例の回路図が示されている。ＶＢＢモニタ回路ＶＢＢＭは、次の各回路素子から構成される。ＶＢＢモニタ回路ＶＢＢＭにおいて、前記図２のＶＰＰモニタ回路ＶＰＰＭと同じ回路動作を行うものは同じ回路記号を付すものである。基板電圧ＶＢＢと、電源電圧ＶＤＤとの間には、Ｐチャンネル型ＭＯＳＦＥＴＱ１とＱ２からなる分圧回路と、かかる分圧回路の動作を有効にするＰチャンネル型のスイッチＭＯＳＦＥＴＱ７が設けられる。上記分圧回路は、試験動作のときにのみ動作すればよいから、通常動作時では上記スイッチＭＯＳＦＥＴＱ３をオフ状態にして、電源電圧ＶＤＤと基板電圧ＶＢＢとの間で直流電流が流れるのを防止する。
【００２４】
分圧回路を構成するＭＯＳＦＥＴＱ１とＱ２は、前記ＶＰＰモニタ回路と同様に分圧動作状態のときに流れる直流電流を抑えるために、言い換えるならば、上記分圧回路の動作によって、基板電圧ＶＢＢそのものが低下（上昇）することがないように大きな抵抗値に設定されて、そこに流れる直流電流が小さくなるように形成される。Ｐチャンネル型のスイッチＭＯＳＦＥＴＱ３は、そのオン抵抗値は、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１やＱ２のオン抵抗に比べて小さくされ、分圧電圧は上記ＭＯＳＦＥＴＱ１とＱ２のサイズ比によって決められるように設定される。例えば、ＭＯＳＦＥＴＱ１とＱ２を同じサイズに形成すれば、両者のオン抵抗値は等しくなって、上記ＭＯＳＦＥＴＱ３のオン抵抗値が無視できるものであるので、電源電圧ＶＤＤと基板電圧ＶＢＢの差電圧（ＶＤＤ−ＶＢＢ）を１／２に分圧することができる。上記のように基板電圧ＶＢＢが−１．０Ｖで電源電圧ＶＤＤが３．３Ｖの場合には、１．１５Ｖの分圧電圧を得ることができる。
【００２５】
上記の分圧電圧は、Ｎチャンネル型のスイッチＭＯＳＦＥＴＱ４を通して外部端子Ａｉから出力される。上記外部端子Ａｉは、前記同様にアドレス端子と兼用される。上記の外部端子Ａｉと上記スイッチＭＯＳＦＥＴＱ４との間には、静電保護回路ＥＳＤが設けられ、かかる保護回路ＥＳＤを介してアドレスバッファＡＤＢの入力端子や、上記ＶＢＢモニタ用のスイッチＭＯＳＦＥＴＱ４と接続される。前記ＶＰＰモニタ回路と同様に、スイッチＭＯＳＦＥＴＱ４と上記保護回路ＥＳＤとの間には抵抗Ｒ２が設けられ、スイッチＭＯＳＦＥＴＱ４の出力側と回路の接地電位との間にはダイオード接続のＭＯＳＦＥＴＱ５が設けられる。ＭＯＳＦＥＴＱ４のゲートと出力側との間には、ゲートに回路の接地電位が与えられたＮチャンネル型ＭＯＳＦＥＴＱ６が設けられる。
【００２６】
上記ＭＯＳＦＥＴＱ６は、ＶＰＰモニタ回路と同様に通常動作時にアドレス端子Ａｉに負電圧のアンダーシュートが発生したとき、それによってオフ状態であるべきＭＯＳＦＥＴＱ４がオン状態になるのを防止する。抵抗Ｒ１は、上記ＭＯＳＦＥＴＱ６がオン状態のときに試験信号φＴＴ側に不所望な信号が伝えられるのを防止し、抵抗Ｒ２は、通常動作時にアドレス信号がＶＰＰモニタ回路ＶＰＰＭに伝えられるのを防止する。この実施例では、分圧回路のスイッチＭＯＳＦＥＴＱ７をＰチャンネル型としているので、試験信号φＴＢは、ロウレベルがアクティブレベルとされ、モニタ用のスイッチＭＯＳＦＥＴＱ４は、Ｎチャンネル型であるので、試験信号φＴＴはハイレベルがアクティブレベルとされる。
【００２７】
この実施例回路の動作は、次の通りである。通常動作時においてはＭＯＳＦＥＴＱ７のゲートに供給される試験信号φＴＢが電源電圧ＶＤＤのようなハイレベルで、ＭＯＳＦＥＴＱ４のゲートに供給される試験信号φＴＴが回路の接地電位のようなロウレベルにされており、ＭＯＳＦＥＴＱ７及びＱ４をオフ状態にしている。これにより、通常動作時において、分圧回路に電流は流れないから昇圧回路ＶＢＢ−ＧＥＮには影響を与えない。上記の動作状態において、例えアドレス端子Ａｉに負電圧のアンダーシュートが発生した場合でも、上記ＭＯＳＦＥＴＱ６の動作によって、ＭＯＳＦＥＴＱ４はオフ状態を維持するから、電源電圧ＶＤＤからＭＯＳＦＥＴＱ１、Ｑ４を通して不所望なリーク電流が流れて基板電圧ＶＢＢを変動させることもない。
【００２８】
ＶＢＢをモニタする試験動作時に、上記試験信号φＴＴがハイレベルにされ、φＴＢがロウレベルにされる。特に制限されないが、このφＴＴのハイレベルは、上記ＭＯＳＦＥＴＱ４の基板効果を含めた実効的なしきい値電圧Ｖthを考慮し、電源電圧ＶＤＤと上記の分圧電圧との差電圧がＶthより大きいときには、電源電圧ＶＤＤのようなハイレベルを用い、電源電圧ＶＤＤと上記の分圧電圧との差電圧がＶthより小さいときには、昇圧電圧ＶＰＰのようなハイレベルを用いる。これにより、上記の分圧電圧（ＶＤＤ−ＶＢＢ）／２をＭＯＳＦＥＴＱ４のしきい値電圧に影響されないで、そのまま外部端子Ａｉから出力させることができる。上記ＶＤＤは外部端子から供給れる既知の電圧であるので、上記アドレス端子Ａｉから出力された分圧電圧（ＶＤＤ−ＶＢＢ）／２から、基板電圧ＶＢＢそのものを判定することができる。
【００２９】
図４には、この発明に係るＶＰＰモニタ回路ＶＰＰＭの他の一実施例の回路図が示されている。この実施例のＶＰＰモニタ回路ＶＰＰＭは、分圧比が変更できるようにされる。つまり、前記の分圧回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ１とＱ２は、それぞれ２つのＭＯＳＦＥＴＱ１１とＱ１２、Ｑ２１とＱ２２により構成され、そのうちの一方のＭＯＳＦＥＴＱ１２とＱ２２のドレイン−ソース間にはヒューズとして機能する配線Ｍ２が形成される。特に制限されないが、分圧されたＶＰＰモニタ電圧は、アドレス端子Ａ８から出力される。
【００３０】
上記配線Ｍ２を切断しない状態では、前記図２の実施例回路と同じくＭＯＳＦＥＴＱ１１とＱ２１により１／２の分圧動作を行う。配線Ｍ２を選択的に切断させることにより、例えばＭＯＳＦＥＴＱ１２に対応した配線Ｍ２を切断すれば、ＭＯＳＦＥＴＱ１１，Ｑ１２とＭＯＳＦＥＴＱ２１とにより２対１の抵抗比によってＶＰＰ／３のような分圧電圧を得ることがきる。逆に、ＭＯＳＦＥＴＱ２２に対応した配線Ｍ２を切断すれば、ＭＯＳＦＥＴＱ１１とＭＯＳＦＥＴＱ２１，Ｑ２２とにより１対２の抵抗比によって２ＶＰＰ／３のような分圧電圧を得ることができる。
【００３１】
この構成により、上記分圧電圧をＶＰＰ／３＝１．２Ｖのような低い電圧にできる。この結果、３．３Ｖのような電源電圧ＶＤＤとの差電圧が大きくできるために、電源電圧ＶＤＤのハイレベルに対応した試験信号ＴＲＥＧＭＤにより、スイッチＭＯＳＦＥＴＱ４１をオン状態にして、上記の分圧電圧をそのしきい値電圧に影響されないでそのまま出力させることができる。これにより、昇圧回路ＶＰＰを用いて上記スイッチＭＯＳＦＥＴＱ４１をオン状態にさせる場合に比べて、昇圧回路ＶＰＰ−ＧＥＮの負担を軽くすることができる。
【００３２】
電源電圧ＶＤＤと昇圧電圧ＶＰＰとの差が比較的小さい場合には、分圧電圧を２ＶＰＰ／３のように高い電圧にシフトすることも可能である。このように分圧回路を構成するＭＯＳＦＥＴの数を配線等を利用したヒューズの選択的な切断によって分圧比を変更する構成とすることにより、半導体集積回路装置に設けられる内部電圧発生回路で形成される電圧に対応して、上記の分圧電圧を選ぶようにするものである。上記ヒューズの選択的な切断は、特に制限されないが、レーザー光線の照射による切断が有効である。
【００３３】
この実施例では、モニタ電圧を出力させるスイッチＭＯＳＦＥＴも２つのＭＯＳＦＥＴＱ４１とＱ４２から構成される。ＭＯＳＦＥＴＱ４１は、前記分圧電圧を出力させるスイッチＭＯＳＦＥＴであり、それと並列に新たに追加されたＭＯＳＦＥＴＱ４２は、昇圧電圧ＶＰＰが正常に形成されないときの電圧をそのまま出力させるものとして用いられる。上記スイッチＭＯＳＦＥＴＱ４１は、分圧回路のスイッチＭＯＳＦＥＴＱ３と連動して動作するように試験信号ＴＲＥＧＭＤが供給される。これに対して、スイッチＭＯＳＦＥＴＱ４２のゲートには、独立した試験信号ＴＲＥＧＭＰが供給される。これにより、昇圧回路ＶＰＰ−ＧＥＮが動作不良を生じた場合、上記試験信号ＴＲＥＧＭＰを用いてスイッチＭＯＳＦＥＴＱ４２をオン状態にし、そのときの昇圧電圧ＶＰＰを出力させることができる。
【００３４】
図５には、この発明に係るＶＢＢモニタ回路ＶＢＢＭの他の一実施例の回路図が示されている。この実施例のＶＢＢモニタ回路ＶＢＢＭは、上記図４のＶＰＰモニタ回路と同様に分圧比が変更できるようにされる。つまり、前記の分圧回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ１とＱ２は、それぞれ２つのＭＯＳＦＥＴＱ１１とＱ１２、Ｑ２１とＱ２２により構成され、そのうちの一方のＭＯＳＦＥＴＱ１１とＱ２１のドレイン−ソース間にはヒューズとして機能する配線Ｍ２が形成される。また、ＶＢＢモニタ電圧を出力させる端子は、例えばアドレス端子Ａ９とされる。
【００３５】
上記配線Ｍ２を切断しない状態では、前記図２の実施例回路と同じくＭＯＳＦＥＴＱ１２とＱ２２により１／２の分圧動作を行う。配線Ｍ２を選択的に切断させることにより、例えばＭＯＳＦＥＴＱ２１に対応した配線Ｍ２を切断すれば、ＭＯＳＦＥＴＱ１２とＭＯＳＦＥＴＱ２１，Ｑ２２とにより２対１の抵抗比によって（ＶＤＤ−ＶＢＢ）／３のような分圧電圧を得ることがきる。逆に、ＭＯＳＦＥＴＱ１１に対応した配線Ｍ２を切断すれば、ＭＯＳＦＥＴＱ１１，Ｑ１２とＭＯＳＦＥＴＱ２２とにより１対２の抵抗比によって２（ＶＤＤ−ＶＢＢ）／３のような分圧電圧を得ることができる。この構成により、前記同様に半導体集積回路装置に設けられる内部電圧発生回路で形成される負電圧と電源電圧に対応した最適な分圧電圧を選ぶようにすることができる。他の構成は、前記図４の実施例と同様であるのでその説明を省略する。
【００３６】
図６には、この発明に係る半導体集積回路装置に設けられる内部電圧モニタ回路の一実施例の回路図が示されている。同図（Ａ）は、前記のようなセンスアンプの動作電圧ＶＤＬを出力させるＶＤＬモニタ電圧回路ＶＤＬＭが示され、同図（Ｂ）にはアドレス選択回路等の周辺回路の動作電圧ＶＰＥＲＩを出力させるＶＰＥＲＩモニタ電圧回路ＶＰＥＲＩＭが示されている。前記図４、図５と同様なスイッチＭＯＳＦＥＴＱ４１とＱ４２を用いてアドレス端子Ａ１０とＡ１１からＶＤＬとＶＰＥＲＩを出力させる。この場合、ＶＤＬやＶＲＥＲＩは前記のように２Ｖや２．５Ｖに降圧した電圧であるので、試験信号としてＶＤＤ又はＶＰＰを用いた制御信号により、スイッチＭＯＳＦＥＴＱ４１を通して出力させることができる。
【００３７】
図７には、上記レベル変換回路の一実施例の回路図が示されている。このレベル変換回路は、上記試験信号φＴＴ，φＴＢやＴＲＥＧＭを形成するために用いられる。例えば、試験回路が前記降圧電圧ＶＰＥＲＩで動作するものでは、その試験信号は、上記降圧電圧ＶＰＥＲＩに対応した小さな信号振幅となり、上記のスイッチＭＯＳＦＥＴＱ４（Ｑ４１）等を十分にオン状態にすることができない。そこで、この実施例のレベル変換回路を用いて、上記ＶＰＥＲＩレベルの信号を昇圧電圧ＶＰＰを用いてＶＰＰレベルにレベル変換するものである。
【００３８】
降圧電圧ＶＰＥＲＩで動作するＰチャンネル型ＭＯＳＦＥＴＱ３０とＮチャンネル型ＭＯＳＦＥＴＱ３１は、試験信号φＴの反転信号を形成するＣＭＯＳインバータ回路である。このＣＭＯＳインバータ回路の入力信号と出力信号とは、互いに逆相にされた相補信号となる。昇圧電圧ＶＰＰにソースが接続されたＰチャンネル型ＭＯＳＦＥＴＱ３２とＱ３４は、ゲートとドレインとが交差接続されてラッチ形態にされる。上記ＭＯＳＦＥＴＱ３２とＱ３４のドレインと回路の接地電位との間には、Ｎチャンネル型ＭＯＳＦＥＴＱ３３とＱ３５がそれぞれ設けられる。上記Ｎチャンネル型ＭＯＳＦＥＴＱ３３のゲートには、上記降圧電圧ＶＰＥＲＩに対応した低振幅の上記入力信号が伝えられ、上記Ｎチャンネル型ＭＯＳＦＥＴＱ３５のゲートには、低振幅であって上記入力信号に対して反転された入力信号が供給される。上記ＭＯＳＦＥＴＱ３２とＱ３３の共通接続されたドレインからレベル変換された信号が形成され、上記昇圧電圧ＶＰＰで動作するＰチャンネル型ＭＯＳＦＥＴＱ３６とＮチャンネル型ＭＯＳＦＥＴＱ３７からなるＣＭＯＳインバータ回路を介して出力される。
【００３９】
この実施例のレベル変換回路の動作は、次の通りである。入力信号がロウレベルで、その反転信号がハイレベル（ＶＰＥＲＩ）であるとき、上記ロウレベルによりＮチャンネル型ＭＯＳＦＥＴＱ３１がオフ状態となり、上記ハイレベル（ＶＤＤ３）の反転信号によりＮチャンネル型ＭＯＳＦＥＴＱ３５がオン状態にされる。上記オン状態のＭＯＳＦＥＴＱ３５によりＰチャンネル型ＭＯＳＦＥＴＱ３２をオン状態にして、そのドレイン電位をＶＰＰに対応した高レベルにする。この結果、Ｐチャンネル型ＭＯＳＦＥＴＱ３４のゲートが上記ＶＰＰに対応した高レベルとなってＰチャンネル型ＭＯＳＦＥＴＱ３４がオフ状態にされる。したがって、Ｐチャンネル型ＭＯＳＦＥＴＱ３２がオン状態に、Ｎチャンネル型ＭＯＳＦＥＴＱ３３がオフ状態となって、出力ＣＭＯＳインバータ回路の入力に昇圧電圧ＶＰＰに対応したハイレベルを供給するので、ロウレベルの出力信号が出力される。
【００４０】
入力信号がハイレベル（ＶＰＥＲＩ）に、その反転信号がロウレベルに変化すると、上記ハイレベルによりＮチャンネル型ＭＯＳＦＥＴＱ３３がオン状態に、反転信号のロウレベルによりＮチャンネル型ＭＯＳＦＥＴＱ３５がオフ状態にされる。上記オン状態のＭＯＳＦＥＴＱ３３によりＰチャンネル型ＭＯＳＦＥＴＱ３４をオン状態にして、そのドレイン電位をＶＰＰに対応した高レベルにする。この結果、Ｐチャンネル型ＭＯＳＦＥＴＱ３２のゲートが上記ＶＰＰに対応した高レベルとなってＰチャンネル型ＭＯＳＦＥＴＱ３２がオフ状態にされる。したがって、Ｐチャンネル型ＭＯＳＦＥＴＱ３２がオフ状態に、Ｎチャンネル型ＭＯＳＦＥＴＱ３３がオン状態となって、出力ＣＭＯＳインバータ回路の入力にロウレベルを供給するので、ＶＰＰに対応したハイレベルの出力信号が出力される。このようなレベル変換回路は、ＶＰＥＲＩレベルをＶＤＤレベルに変換する場合、ＶＤＬレベルをＶＤＤレベルに変換する場合にも利用できる。
【００４１】
図８には、この発明に係るダイナミック型ＲＡＭのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例の回路図が示されている。この実施例では、分割ワード線方式又は階層ワード線方式が採用され、メモリアレイが複数のメモリマットに分割され、かかるメモリマットはセンスアンプとサブワードドライバに挟まれて構成される。同図においては、２つのメモリマット６に上下から挟まれるようにされたセンスアンプ７とかかるセンスアンプ７とサブワードドライバ５１との交差エリアに設けられる回路が例示的に示され、他はブロック図として示されている。
【００４２】
ダイナミック型メモリセルは、上記１つのメモリマット６に設けられたサブワード線ＳＷＬと、相補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬとの間に設けられた１つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。アドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線ＢＬに接続され、ソースに記憶キャパシタＣｓが接続される。記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳＦＥＴＱｍの基板（チャンネル）には負のバックバイアス電圧ＶＢＢが印加される。特に制限されないが、上記バックバイアス電圧ＶＢＢは、−１．０Ｖのような電圧に設定される。上記サブワード線ＳＷＬの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた昇圧電圧ＶＰＰとされる。
【００４３】
センスアンプ７を内部降圧電圧ＶＤＬで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧ＶＤＬレベルにされる。したがって、上記ワード線の選択レベルに対応した昇圧電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線ＢＬとＢＬＢは、同図に示すように平行に配置される。かかる相補ビット線ＢＬとＢＬＢは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプ７の単位回路の入出力ノードと接続される。
【００４４】
センスアンプ７の単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴが接続される。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、上記クロスエリア１８に設けられたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地電位に対応した動作電圧が与えられる。
【００４５】
特に制限されないが、上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、上記クロスエリア１８に設けられたオーバードライブ用のＮチャンネル型のパワーＭＯＳＦＥＴＱ１６と、上記内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１５が設けられる。上記オーバードライブ用の電圧には、特に制限されないが、外部端子から供給される電源電圧ＶＤＤが用いられる。あるいは、センスアンプ動作速度の電源電圧ＶＤＤ依存性を軽減するために、ゲートにＶＰＰが印加され、ドレインに電源電圧ＶＤＤが供給されたＮチャンネル型ＭＯＳＦＥＴのソースから上記電圧を得るものとしてわずかに降圧してもよい。
【００４６】
上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ１６のゲートに供給されるセンスアンプオーバードライブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５のゲートに供給される活性化信号ＳＡＰ２と同相の信号とされ、ＳＡＰ１とＳＡＰ２は時系列的にハイレベルにされる。特に制限されないが、ＳＡＰ１とＳＡＰ２のハイレベルは昇圧電圧ＶＰＰレベルの信号とされる。つまり、昇圧電圧ＶＰＰは、約３．６Ｖであるので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５、１６を十分にオン状態にさせることができる。ＭＯＳＦＥＴＱ１６がオフ状態（信号ＳＡＰ１がロウレベル）の後にはＭＯＳＦＥＴＱ１５のオン状態（信号ＳＡＰ２がハイレベル）によりソース側から内部電圧ＶＤＬに対応した電圧を出力させることができる。
【００４７】
上記センスアンプ７の単位回路の入出力ノードには、相補ビット線を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが供給される。このプリチャージ信号ＰＣＢを形成するドライバ回路は、図示しないが、上記交差領域にインバータ回路を設けて、その立ち上がりや立ち下がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各交差領域に分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにするものである。
【００４８】
上記交差領域には、ＩＯスイッチ回路ＩＯＳＷ（ローカルＩＯとメインＩＯを接続するスイッチＭＯＳＦＥＴＱ１９，Ｑ２０）が置かれる。さらに、図示した回路以外にも、必要に応じて、センスアンプ７のコモンソース線ＣＳＰとＣＳＮのハーフプリチャージ回路、ローカル入出力線ＬＩＯのハーフプリチャージ回路、メイン入出力線のＶＤＬプリチャージ回路、シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回路等も設けられる。
【００４９】
センスアンプ７の単位回路は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のメモリマット６の同様な相補ビット線ＢＬ，ＢＬＢに接続される。例えば、上側のメモリマット６のサブワード線ＳＷＬが選択されたときには、センスアンプの上側シェアードスイッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態にされる。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラム（Ｙ）スイッチ回路を構成するものであり、上記選択信号ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプの単位回路の入出力ノードとローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ２Ｂ等とを接続させる。
【００５０】
これにより、センスアンプ７の入出力ノードは、上記上側の相補ビット線ＢＬ，ＢＬＢに接続されて、選択されたサブワード線ＳＷＬに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ１２とＱ１３）を通してローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同図では横方向に延長される。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、交差領域に設けられたＮチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯスイッチ回路を介してメインアンプ６１の入力端子が接続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続される。上記ＩＯスイッチ回路は、Ｘ系のアドレス信号を解読して形成された選択信号よりスイッチ制御される。なお、ＩＯスイッチ回路は、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッチ構成としてもよい。
【００５１】
上記のようにカラム選択信号ＹＳにより、２対の相補ビット線を選択する構成では、図２の実施例で２本の点線で示されたローカル入出力線ＬＩＯとメイン入出力線ＭＩＯは、上記二対の入出力線に対応するものである。シンクロナスＤＲＡＭのバーストモードでは、上記カラム選択信号ＹＳがカウンタ動作により切り換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂ及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつの相補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられる。
【００５２】
アドレス信号Ａｉは、アドレスバッファ１に供給される。このアドレスバッファ１は、時分割的に動作してＸアドレス信号とＹアドレス信号を取り込む。Ｘアドレス信号は、プリデコーダ２に供給され、メインローデコーダ及びメインワードドライバ５を介してメインワード線ＭＷＬの選択信号が形成される。上記アドレスバッファ１は、外部端子から供給されるアドレス信号Ａｉを受けるものであるので、外部端子から供給される電源電圧ＶＤＤにより動作させられ、上記プリデコーダ２等は、降圧電圧ＶＰＥＲＩにより動作させられ、上記メインワードドライバ５は、昇圧電圧ＶＰＰにより動作させられる。このメインワードドライバ５にも、上記図７に示したようなレベル変換回路が用いられる。カラムデコーダ（ドライバ４１）４は、上記アドレスバフッァ１の時分割的な動作によって供給されるＹアドレス信号を受けて、上記選択信号ＹＳを形成する。
【００５３】
上記メインアンプ１４は、降圧電圧ＶＰＥＲＩにより動作させられ、外部端子から供給される電源電圧ＶＤＤで動作させられるデータ出力回路１１を通して読み出し信号が外部端子Ｄout から出力される。外部端子Ｄinから入力される書き込み信号は、データ入力回路１２を通して取り込まれ、同図においてメインアンプ１４に含まれるライトアンプ（ライトドライバ）を通して上記メイン入出力線ＭＩＯとＭＩＯＢに書き込み信号を供給する。上記データ出力回路１１の入力部には、前記のようなレベル変換回路とその出力信号を上記クロック信号に対応したタイミング信号に同期させて出力させるための論理部が設けられる。
【００５４】
特に制限されないが、上記外部端子から供給される電源電圧ＶＤＤは、第１の形態では３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩは２．５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは２．０Ｖとされる。そして、ワード線の選択信号（昇圧電圧）は、３．６Ｖにされる。ビット線のプリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に対応した１．０Ｖにされ、プレート電圧ＶＰＬＴも１．０Ｖにされる。そして、基板電圧ＶＢＢは−１．０Ｖにされる。上記外部端子から供給される電源電圧ＶＤＤは、第２の形態では２．５Ｖのような低電圧にされる。このように低い電源電圧ＶＤＤのときには、降圧電圧ＶＰＥＲＩが省略され、上記２．５Ｖの電源電圧ＶＤＤによって上記デコーダ回路等の周辺回路が動作させられ、他の電圧は上記と同様である。
【００５５】
このように２つの動作電圧形態で同じ回路を動作可能にすることにより、使い勝手のよいダイナミック型ＲＡＭを得ることができる。そして、上記のような電圧モニタ回路を付加することにより、上記のように電源電圧ＶＤＤが３．３Ｖの場合でも、２．５Ｖのようにより低くされた場合でも、前記のような分圧比の調整によって内部素子のしきい値電圧等のプロセスバラツキ等に影響されないで、正確な内部電圧を外部端子を通して出力させることができる。
【００５６】
上記の実施例から得られる作用効果は、下記の通りである。
（１）  第１及び第２の外部端子から供給された第１電圧と第２電圧とを受け、上記第１電圧以上に大きくされた昇圧電圧あるいは上記第２電位より低い逆極性電圧を形成する内部電源回路を備えた半導体集積回路装置において、上記昇圧電圧と上記第２電圧との電位差又は上記第１電圧と負電圧との差電圧を上記第１電位と第２電位の間の電圧に分圧する分圧回路を設けることにより、それを出力させるＭＯＳＦＥＴのしきい値電圧等の影響を受けることなく、第３の外部端子を通して出力させることができるという効果が得られる。
【００５７】
（２）  上記（１）により、直接的に内部電圧をモニタすることができるから、動作試験の信頼性を高くすることができるとともに、試験時間の短縮化を図ることができるという効果が得られる。
【００５８】
（３）  上記分圧回路に所定の動作モードのときにのみ動作するスイッチＭＯＳＦＥＴにより電流を流すようにすることにより、チャージポンプ回路を用いた内部電圧発生回路の負荷を軽くして、低消費電力化を維持することができるという効果が得られる。
【００５９】
（４）  上記電源電圧が正電圧のときにスイッチＭＯＳＦＥＴとしてＮチャンネル型ＭＯＳＦＥＴを用い、そのゲートと出力側のソース，ドレインとの間にゲートが回路の接地電位に接続されたＮチャンネル型ＭＯＳＦＥＴを設けることにより、サージ保護動作と通常動作時での外部端子に発生するアンダーシュートが発生してもスイッチＭＯＳＦＥＴをオフ状態に維持して内部電圧の安定化を図ることができるという効果が得られる。
【００６０】
（５）  複数のワード線及び複数の相補ビット線対及びこれらの交点に設けられた複数のダイナミック型メモリセルが設けられてメモリアレイを備え、上記ワード線の選択レベルを昇圧電圧で形成し、メモリセルが形成される半導体領域に与えられる基板バックバイアス電圧として内部電圧を印加するダイナミック型ＲＡＭに前記電圧モニタ回路を設けることにより、動作試験の信頼性を高くすることができるとともに、試験時間の短縮化を図ることができるという効果が得られる。
【００６１】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記図１に示したダイナミック型ＲＡＭにおいてメモリマットやセンスアンプの構成は、種々の実施形態を採ることができるし、ダイナミック型ＲＡＭの入出力インターフェイスは、シンクロナス仕様やランバス仕様等に適合したもの等種々の実施形態を採ることができるものである。ワード線は、前記のような階層ワード線方式の他にワードシャント方式を採るものであってもよい。
【００６２】
この発明に係る電圧モニタ回路は、前記のようなダイナミック型ＲＡＭの他に外部端子から供給された電源電圧を用い、その昇圧電圧あるいは逆極性の内部電圧を形成する内部電圧発生回路を備えた各種半導体集積回路装置に搭載することができるものである。この発明は、上記のような内部電圧発生回路を備えた半導体集積回路装置に広く利用することができる。
【００６３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、第１及び第２の外部端子から供給された第１電圧と第２電圧とを受け、上記第１電圧以上に大きくされた昇圧電圧あるいは上記第２電位より低い逆極性電圧を形成する内部電源回路を備えた半導体集積回路装置において、上記昇圧電圧と上記第２電圧との電位差又は上記第１電圧と負電圧との差電圧を上記第１電位と第２電位の間の電圧に分圧する分圧回路を設けることにより、それを出力させるＭＯＳＦＥＴのしきい値電圧等の影響を受けることなく、第３の外部端子を通して出力させることができる。
【図面の簡単な説明】
【図１】この発明が適用されるダイナミック型ＲＡＭの一実施例を示す概略ブロック図である。
【図２】この発明に係るＶＰＰモニタ回路の一実施例を示す回路図である。
【図３】この発明に係るＶＢＢモニタ回路の一実施例を示す回路図である。
【図４】この発明に係るＶＰＰモニタ回路の他の一実施例を示す回路図である。
【図５】この発明に係るＶＢＢモニタ回路の他の一実施例を示す回路図である。
【図６】この発明に係る半導体集積回路装置に設けられる内部電圧モニタ回路の一実施例を示す回路図である。
【図７】この発明に係る半導体集積回路装置に用いられるレベル変換回路の一実施例を示す回路図である。
【図８】この発明に係るダイナミック型ＲＡＭのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例を示す回路図である。
【符号の説明】
１…アドレスバッファ、２…Ｘラッチとプリデコーダ、３…Ｙラッチとプリデコーダ、４…Ｙデコーダ、５…ワード線選択回路、６…メモリマット、７…センスアンプ、８…コントロールバッファ、９…クロックコントロール回路、１０…リードライト制御回路、１１…データ出力回路、１２…データ入力回路、１３…内部電圧発生回路、１４…増幅回路、
ＶＰＰＭ…ＶＰＰモニタ回路、ＶＢＢＭ…ＶＢＢモニタ回路、ＶＤＬＭ…ＶＤＬモニタ回路、ＶＰＥＲＩＭ…ＶＰＥＲＩモニタ回路、
Ｑ１〜Ｑ６２…ＭＯＳＦＥＴ、Ｒ１〜Ｒ２…抵抗、ＥＳＤ…入力保護回路。
【図１】
0003821262.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0003821262.tif 000006
【図６】
0003821262.tif 000007
【図７】
0003821262.tif 000008
【図８】
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