(57)【特許請求の範囲】
【請求項１】
多数のビットラインと、この多数のビットラインに交差する多数のワードラインと、これらビットライン及びワードラインの交差点に位置した多数のメモリセルと、からなるメモリセルアレイを有する半導体メモリ装置において、
ローアドレスエネーブル信号が第１状態にあり且つカラムアドレスエネーブル信号が第２状態にある間に供給されたローアドレス、及び、前記カラムアドレスエネーブル信号が第１状態にあり且つ前記ローアドレスエネーブル信号が第２状態にある間に供給されたカラムアドレスを入力するためのアドレス入力手段と、
該アドレス入力手段からローアドレスを受けて対応するワードラインをエネーブルさせるローデコーダと、
該エネーブルしたワードラインに接続するメモリセルにより生じたビットラインの信号を増幅する多数のセンスアンプと、前記アドレス入力手段からカラムアドレスを受けて前記メモリセルによる信号の生じたビットラインを共通のデータラインと接続させるカラムデコーダと、
前記データラインと外部とを接続してメモリセルアレイと外部とのデータの入力及び出力を遂行する源同期通信手段とを備え、
前記源同期通信手段は、
データの交換のためのデータ用ターミナルと、
源同期信号用ターミナルと、
データ出力同期信号発生回路と、
前記データ用ターミナルを通じて外部から伝達される一つ以上の連続的なデータを前記源同期信号用ターミナルを通じて外部から連続的に伝達される源同期信号の一方のエッジで取り込んで貯蔵するためのデータ入力バッファと、
メモリセルアレイからの一つ以上の連続的な出力データを前記データ出力同期信号発生回路からの連続的な同期信号の一方のエッジで前記データ用ターミナルを通じて外部へ伝達すると共に該同期信号を前記源同期信号用ターミナルを通じて外部へ伝達するためのデータ出力バッファとを有してなることを特徴とする半導体メモリ装置。
【請求項２】
メモリセルアレイがダイナミック型メモリセルで構成される請求項１記載の半導体メモリ装置。
【請求項３】
アドレス入力手段は、
ローアドレスを受けて貯蔵するためのローアドレスバッファ手段と、
カラムアドレスを受けて貯蔵するためのカラムアドレスバッファ手段と、
書込エネーブル信号、アドレス信号、カラムアドレスエネーブル信号、ローアドレスエネーブル信号、及びチップセレクト信号を入力し、前記ローアドレスバッファ手段及び前記カラムアドレスバッファ手段へのローアドレス及びカラムアドレスの貯蔵を制御するための制御手段とを有する請求項１記載の半導体メモリ装置。
【請求項４】
アドレス入力手段は、
ローアドレスを受けて貯蔵するためのローアドレスバッファ手段と、
カラムアドレスを受けて貯蔵するためのカラムアドレスバッファ手段と、
書込エネーブル信号、アドレス信号、カラムアドレスエネーブル信号、ローアドレスエネーブル信号、外部クロック信号、及びチップセレクト信号を入力し、前記ローアドレスバッファ手段及び前記カラムアドレスバッファ手段へのローアドレス及びカラムアドレスの貯蔵を前記外部クロック信号に同期させて制御するための制御手段とを有する請求項１記載の半導体メモリ装置。
【請求項５】
データ出力バッファが連続的なデータ数をプログラムできるように構成される請求項１記載の半導体メモリ装置。
【請求項６】
データ出力同期信号発生回路は、クロックソースからの連続的なクロックを連続的な出力データ数だけゲーティングして出力する請求項１記載の半導体メモリ装置。
【請求項７】
クロックソースとして外部クロック信号を使用する請求項６記載の半導体メモリ装置。
【請求項８】
クロックソースとして外部クロック信号の入力周波数を倍加させて使用する請求項６記載の半導体メモリ装置。
【請求項９】
クロックソースとしてリング発振器を使用する請求項６記載の半導体メモリ装置。
【請求項１０】
リング発振器が周波数をプログラムできるようになっている請求項９記載の半導体メモリ装置。
【請求項１１】
多数のビットラインと、この多数のビットラインに交差する多数のワードラインと、これらビットライン及びワードラインの交差点に位置した多数のメモリセルと、からなるメモリセルアレイを有する半導体メモリ装置において、
ローアドレスエネーブル信号が第１状態にあり且つカラムアドレスエネーブル信号が第２状態にある間に供給されたローアドレス、及び、前記カラムアドレスエネーブル信号が第１状態にあり且つ前記ローアドレスエネーブル信号が第２状態にある間に供給されたカラムアドレスを入力するためのアドレス入力手段と、
該アドレス入力手段からローアドレスを受けて対応するワードラインをエネーブルさせるローデコーダと、
該エネーブルしたワードラインに接続するメモリセルにより生じたビットラインの信号を増幅する多数のセンスアンプと、前記アドレス入力手段からカラムアドレスを受けて前記メモリセルによる信号の生じたビットラインを共通のデータラインと接続させるカラムデコーダと、
前記データラインと外部とを接続してメモリセルアレイと外部とのデータの入力及び出力を遂行する源同期通信手段とを備え、
前記源同期通信手段は、
データの交換のためのデータ用ターミナルと、
源同期信号用ターミナルと、
データ出力同期信号発生回路と、
前記データ用ターミナルを通じて外部から伝達される二つ以上の偶数の連続的な入力データを前記源同期信号用ターミナルを通じて外部から連続的に伝達される源同期信号の両エッジで取り込んで貯蔵するためのデータ入力バッファと、
メモリセルアレイからの二つ以上の偶数の連続的な出力データを前記データ出力同期信号発生回路からの連続的な同期信号の両エッジで前記データ用ターミナルを通じて外部へ伝達すると共に該同期信号を前記源同期信号用ターミナルを通じて外部へ伝達するためのデータ出力バッファとを有してなることを特徴とする半導体メモリ装置。
【請求項１２】
データ出力バッファが連続的なデータ数をプログラムできるように構成される請求項１１記載の半導体メモリ装置。
【請求項１３】
データ出力同期信号発生回路は、クロックソースからの連続的なクロックを連続的な出力データ数の１／２だけゲーティングして出力する請求項１１記載の半導体メモリ装置。
【請求項１４】
クロックソースとして外部クロック信号を使用する請求項１３記載の半導体メモリ装置。
【請求項１５】
クロックソースとして外部クロック信号の入力周波数を倍加させて使用する請求項１３記載の半導体メモリ装置。
【請求項１６】
クロックソースとしてリング発振器を使用する請求項１３記載の半導体メモリ装置。
【請求項１７】
リング発振器が周波数をプログラムできるようになっている請求項１６記載の半導体メモリ装置。
【請求項１８】
多数のビットラインと、この多数のビットラインに交差する多数のワードラインと、これらビットライン及びワードラインの交差点に位置した多数のメモリセルと、からなるメモリセルアレイと、を有する半導体メモリ装置において、
データの交換のためのデータ用ターミナルと、
システムクロック信号より周波数の高いクロック信号用に、システムクロック信号用ターミナルとは別に設けられた源同期信号用ターミナルと、
基準電圧用ターミナルと、
前記データ用ターミナルを通じて外部から伝達される連続的な信号を前記基準電圧用ターミナルを通じて入力される基準電圧と比較増幅して内部データに転換する第１比較増幅器と、
該第１比較増幅器による内部データを遅延させる遅延手段と、
前記源同期信号用ターミナルを通じて外部から伝達されるクロック信号を前記基準電圧用ターミナルを通じて入力される基準電圧と比較増幅して内部同期信号に転換する第２比較増幅器と、
前記遅延手段から直列入力されてくる前記内部データをラッチして出力を制御する並列出力信号に従い並列出力する直列入力／並列出力バッファと、前記内部同期信号から該直列入力／並列出力バッファの入力を制御する信号を発生する制御パルス発生回路と、を有してなるデータ入力バッファを備えたことを特徴とする半導体メモリ装置。
【請求項１９】
直列入力／並列出力バッファは、内部データを共通に受け取る入力用伝送ゲートと、該入力用伝送ゲートに接続されたラッチ手段と、該ラッチ手段の出力を伝送する出力用伝送ゲートと、で構成された多数のバッファセルを備えてなり、
制御パルス発生回路が、内部同期信号から前記多数のバッファセルの入力用伝送ゲートを順次にエネーブルさせるパルスを発生するようになっている請求項１８記載の半導体メモリ装置。
【請求項２０】
遅延手段は、直列入力／並列出力バッファを構成する多数のバッファセルのラッチ手段に内部データが順次に貯蔵されるようにタイミングを調節するために使用される請求項１９記載の半導体メモリ装置。
【請求項２１】
直列入力／並列出力バッファの出力を制御する並列出力信号は、多数のバッファセルの出力用伝送ゲートに共通提供されてラッチ手段に貯蔵された多数の信号を同時に出力させる請求項１９又は請求項２０記載の半導体メモリ装置。
【請求項２２】
直列入力／並列出力バッファは、それぞれ多数のバッファセルを備えてなる二つのバッファユニットが並列に構成されてインタリーブするように動作するようにしてある請求項１９乃至２１のいずれか１項に記載の半導体メモリ装置。
【請求項２３】
多数のビットラインと、この多数のビットラインに交差する多数のワードラインと、これらビットライン及びワードラインの交差点に位置し、エネーブルされたワードラインに応じて接続したビットラインへ記憶データを供給する多数のメモリセルと、で構成されたメモリセルアレイをもち、そして、前記メモリセルのデータを受けたビットラインの信号を増幅する多数のセンスアンプと、前記増幅されたビットラインを共通のデータラインに接続し、前記メモリセルアレイと外部とのデータの入力と出力を遂行する源同期通信手段とを備え、前記源同期通信手段が、データの交換のためのデータ用ターミナルと、源同期信号用ターミナルと、データ出力同期信号発生回路と、前記メモリセルアレイからの一つ以上の連続的な出力データを、前記データ出力同期信号発生回路からのデータ出力同期信号の連続的な両エッジで前記データ用ターミナルを通じて外部へ伝達するためのデータ出力バッファとを備えた半導体メモリ装置の読出方法であって、
第２状態の書込エネーブル信号、第２状態のカラムアドレスエネーブル信号、第１状態のローアドレスエネーブル信号、及び第１状態のチップセレクト信号を供給する第１過程と、
前記ローアドレスエネーブル信号が第１状態にあり且つ前記カラムアドレスエネーブル信号が第２状態にある間に供給されるローアドレスを外部クロック信号の一方のエッジでローバッファにラッチする第２過程と、
該ローアドレスのラッチ後に第１状態の前記カラムアドレスエネーブル信号、第２状態の前記ローアドレスエネーブル信号、及び第１状態のチップセレクト信号を供給する第３過程と、
前記カラムアドレスエネーブル信号が第１状態にあり且つ前記ローアドレスエネーブル信号が第２状態にある間に供給されるカラムアドレスを前記外部クロック信号の一方のエッジでカラムバッファにラッチする第４過程と、
前記ローアドレス及び前記カラムアドレスに対応する複数のメモリセルから前記データラインを通じて前記各データ用ターミナルに属した前記データ出力バッファへ伝達される複数のデータを、前記外部クロック信号の１周期相当の時間の間に源同期通信手段により出力して読出す第５過程と、を実施することを特徴とする読出方法。
【請求項２４】
第４過程及び第５過程を反復的に遂行してメモリセルアレイからデータを読出す請求項２３記載の読出方法。
【請求項２５】
多数のビットラインと、この多数のビットラインに交差する多数のワードラインと、これらビットライン及びワードラインの交差点に位置し、エネーブルされたワードラインに応じて接続したビットラインへ記憶データを供給する多数のメモリセルと、で構成されたメモリセルアレイをもち、そして、前記メモリセルのデータを受けたビットラインの信号を増幅する多数のセンスアンプと、前記増幅されたビットラインを共通のデータラインに接続し、前記メモリセルアレイと外部とのデータの入力と出力を遂行する源同期通信手段とを備え、前記源同期通信手段が、データの交換のためのデータ用ターミナルと、源同期信号用ターミナルと、データ出力同期信号発生回路と、前記データ用ターミナルを通じて外部から伝達される一つ以上の連続的なデータを、前記源同期信号用ターミナルを通じて外部から伝達される入力源同期信号の連続的な両エッジで取り込んで貯蔵するためのデータ入力バッファとを備えた半導体メモリ装置の書込方法であって、
第２状態の書込エネーブル信号、第２状態のカラムアドレスエネーブル信号、第１状態のローアドレスエネーブル信号、及び第１状態のチップセレクト信号を供給する第１過程と、
前記ローアドレスエネーブル信号が第１状態にあり且つ前記カラムアドレスエネーブル信号が第２状態にある間に供給されるローアドレスを外部クロック信号の一方のエッジでローバッファにラッチする第２過程と、
該ローアドレスのラッチ後に第１状態の前記書込エネーブル信号、第１状態の前記カラムアドレスエネーブル信号、第２状態の前記ローアドレスエネーブル信号、及び第１状態の前記チップセレクト信号を供給する第３過程と、
前記カラムアドレスエネーブル信号が第１状態にあり且つ前記ローアドレスエネーブル信号が第２状態にある間に供給されるカラムアドレスを前記外部クロック信号の一方のエッジでカラムバッファにラッチする第４過程と、
前記外部クロック信号の一周期相当の時間の間に外部から伝達される前記各データ用ターミナル当り複数の連続的なデータを源同期通信手段により前記データ入力バッファを通じて前記ローアドレス及び前記カラムアドレスに対応する複数のメモリセルへ入力する第５過程と、を実施することを特徴とする書込方法。
【請求項２６】
第４過程及び第５過程を反復的に遂行してメモリセルアレイへデータを書込む請求項２５記載の書込方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に、同期信号を使用してデータを交換する半導体メモリ装置とその読出及び書込方法に関する。
【０００２】
【従来の技術】
最近では、コンピュータシステムにおいてマイクロプロセッサの動作周波数が革新的に増大しているが、これに十分追従するほどにメモリの動作速度は増大しておらず、コンピュータ性能の伸びに対するネックとなっている。これを解決するために、メモリバス(Memory Bus)幅を拡大してコンピュータとメモリとの間のデータ交換量を増大させているが、これは、単位メモリの容量増加と同時に最小メモリ単位の粒度(granularity) についての問題を生じさせている。即ち、データ配線幅が８である４メガビットメモリを使用してメモリバスの配線幅が６４であるメモリシステムを構成する場合、メモリは３２メガビット単位に増量させられる。一方、データ配線幅が８である同じ速度の２５６メガビットメモリを使用すれば、メモリは２０４８メガビット単位に増量させられる。このような理由により、単位メモリの容量増加に係わらず、システム性能を低下させることなく粒度の問題を解決するために、単位メモリのデータ配線幅を増やす方法が使用されている。つまり、この例に見られるように、単位メモリのデータ配線幅を６４に増加させることにより、性能を低下させることなく最小メモリ単位である粒度を形成可能である。
【０００３】
しかし、上記方法では、第一に、パッド及び回路の増加に伴うチップサイズの増大、第二に、回路増加、配線増加、そして大負荷を有するドライバを駆動しなければならない出力端子数の増加等による消費電力の増加を招き、将来のメモリのデータバスモデルには不適当であると考えられている。
【０００４】
システム性能を低下させずに粒度問題を解決するための他の方法は、メモリの動作周波数を上げることである。即ち、データ配線幅が８である２５６メガビットメモリの動作周波数を８倍に上げれば、性能を低下させることなく最小メモリ単位である粒度が形成できる。また、このような高速のメモリを使用すれば、小数の単位メモリを平行に配置することにより容易にメモリシステムの性能を増大させられる。単位メモリの動作周波数を増加させた代表的な例としては同期メモリがある。同期メモリで構成されたメモリシステムでは、メモリを動作させるためのアドレスやチップセレクト(Chip Select) 及び書込エネーブル等の制御信号とデータ信号が、メモリとメモリコントローラを含んだメモリシステムの全体を統括するグローバルクロック(Global Clock)つまりシステムクロックに同期する。
【０００５】
【発明が解決しようとする課題】
しかし、同期メモリの場合、すべての信号がグローバルクロックに同期するので、メモリ内においてメモリのデータ配線数のＮ倍のデータを一つのクロック周期の間にアクセスできても、グローバルクロック周波数以上の速度でのデータ交換ができないし、また、データ伝送の帯域幅を高めるためにグローバルクロックの周波数を上げると、メモリ全体の回路の動作周波数が増加することになりメモリの動作電力を増やすことになる。更に、グローバルクロックの最大動作周波数は、特定時点でメモリとコントローラの各クロック配線の間で発生するクロックの位相差により制限されるという問題がある。
【０００６】
図１は、メモリの入出力帯域幅を増加させるために従来提案されている半導体メモリの構成を示すブロック図である。図示のように、半導体メモリの外部から供給されるシステムクロックＣＬＫ及びクロックエネーブル信号ＣＫＥは、制御クロック発生器２１に伝達される。また、チップセレクト信号バーＣＳ、書込エネーブル信号バーＷＥ、ローアドレスストローブ信号バーＲＡＳ、カラムアドレスストローブ信号バーＣＡＳ等が制御クロック発生器２１に伝達される。書込データ信号ＤＡＴＡは、システムクロックＣＬＫに同期して外部からデータ入力バッファ(DATA IN Buffer)２２へ伝達される。一方、読出データ信号ＤＡＴＡは、データ出力バッファ(DATA OUT Buffer) ２３から外部へ伝達される。
【０００７】
制御クロック発生器２１は、クロックエネーブル信号ＣＫＥがセットされている間、外部からの各種制御信号からシステムクロックＣＬＫに同期した内部制御信号を発生させる。ローアドレスストローブ信号バーＲＡＳに基づく制御信号は、ローバッファ１１のセット入力端子へ伝達され、これによりアドレス信号ＡＤＤＲからローアドレスがラッチされる。同様に、カラムアドレスストローブ信号バーＣＡＳに基づく制御信号は、カラムバッファ１３のセット入力端子へ伝達され、これによりアドレス信号ＡＤＤＲがラッチされる。ローバッファ１１の出力信号は、ローデコーダ１２へ入力されてメモリセルアレイ１５のワードラインを駆動することになり、カラムバッファ１３の出力信号は、カラムデコーダ１４へ入力されてメモリセルアレイ１５のカラム選択ラインを駆動することになる。そして、書込モードにおいては、データ入力バッファ２２の出力がセンスアンプ１６を通じてメモリセルに書込まれ、読出モードにおいては、メモリセルからのデータがセンスアンプ１６で増幅されてデータ出力バッファ２３へ出力される。このとき、外部からの書込データはシステムクロックＣＬＫに同期してデータ入力バッファ２２にラッチされ、外部への読出データはシステムクロックＣＬＫに同期してデータ出力バッファ２３から出力される。
【０００８】
図１のようなメモリの動作タイミングについて、図２及び図３の信号波形図に示してある。図２は、読出サイクル及び書込サイクルを示し、図３は、ページモードサイクルでの読出及び書込動作を示す。このようなメモリは、制御信号、アドレス、及びデータ等すべての入出力がシステムクロックＣＬＫに同期することにより、信号をラッチするためのセットアップ及び保持時間のマージンを増加させられ、これにより動作周波数を上げられる。
【０００９】
しかし、すべての信号がシステムクロックＣＬＫに同期するので、メモリセルアレイ１５内でデータ配線数のＮ倍のデータを一つのシステムクロックＣＬＫの周期の間にアクセスできても、システムクロックＣＬＫの周波数以上の速度でのデータ交換はできないし、データ伝送の帯域幅を高めるためにシステムクロックＣＬＫの周波数を上げると、メモリ全体の回路の動作周波数が増加してメモリの動作電力を増やすことになる。また、システムクロックＣＬＫの最大動作周波数は、特定ポイントでメモリとコントローラのシステムクロックＣＬＫの各配線端子間で発生するクロックの位相差により制限されるという短所がある。
【００１０】
【課題を解決するための手段】
上記のような従来技術に着目して本発明では、制御信号の通信はメモリとメモリコントローラとへ共通に供給されるグローバルクロックに同期して遂行され、データ信号の通信は源同期信号方式(Source Synchronous Signal Method)により遂行されるようにして、より高速の半導体メモリ装置を提供する。即ち、外部システムから供給されるシステムクロックに同期して動作する半導体メモリ装置の書込方法において、各制御信号は前記システムクロックに同期させて使用する一方で、データ信号は、該データ信号と共に提供される源同期信号により同期をとって入力することを特徴とした書込方法を提供する。また、外部システムから供給されるシステムクロックに同期して動作する半導体メモリ装置の読出方法において、各制御信号は前記システムクロックに同期させて使用する一方で、データ信号は、メモリ内部で別途発生させた源同期信号に同期させて該源同期信号と共に出力することを特徴とした読出方法を提供する。
【００１１】
或いは、本発明によれば、多数のビットラインと、この多数のビットラインに交差する多数のワードラインと、これらビットライン及びワードラインの交差点に位置した多数のメモリセルと、からなるメモリセルアレイを有する半導体メモリ装置において、ローアドレスエネーブル信号が第１状態にあり且つカラムアドレスエネーブル信号が第２状態にある間に供給されたローアドレス、及び、前記カラムアドレスエネーブル信号が第１状態にあり且つ前記ローアドレスエネーブル信号が第２状態にある間に供給されたカラムアドレスを入力するためのアドレス入力手段と、該アドレス入力手段からローアドレスを受けて対応するワードラインをエネーブルさせるローデコーダと、該エネーブルしたワードラインに接続するメモリセルにより生じたビットラインの信号を増幅する多数のセンスアンプと、前記アドレス入力手段からカラムアドレスを受けて前記メモリセルによる信号の生じたビットラインを共通のデータラインと接続させるカラムデコーダと、前記データラインと外部とを接続してメモリセルアレイと外部とのデータの入力及び出力を遂行する源同期通信手段と、を備えることを特徴とする。
【００１２】
アドレス入力手段は、ローアドレスを受けて貯蔵するためのローアドレスバッファ手段と、カラムアドレスを受けて貯蔵するためのカラムアドレスバッファ手段と、書込エネーブル信号、アドレス信号、カラムアドレスエネーブル信号、ローアドレスエネーブル信号、及びチップセレクト信号を入力し、前記ローアドレスバッファ手段及び前記カラムアドレスバッファ手段へのローアドレス及びカラムアドレスの貯蔵を制御するための制御手段と、から構成されるものとできる。或いは、アドレス入力手段は、ローアドレスを受けて貯蔵するためのローアドレスバッファ手段と、カラムアドレスを受けて貯蔵するためのカラムアドレスバッファ手段と、書込エネーブル信号、アドレス信号、カラムアドレスエネーブル信号、ローアドレスエネーブル信号、外部クロック信号、及びチップセレクト信号を入力し、前記ローアドレスバッファ手段及び前記カラムアドレスバッファ手段へのローアドレス及びカラムアドレスの貯蔵を前記外部クロック信号に同期させて制御するための制御手段と、から構成されるものとできる。
【００１３】
源同期通信手段は、データの交換のためのデータ用ターミナルと、源同期信号用ターミナルと、データ出力同期信号発生回路と、前記データ用ターミナルを通じて外部から伝達される一つ以上の連続的なデータを前記源同期信号用ターミナルを通じて外部から連続的に伝達される源同期信号の一方のエッジで取り込んで貯蔵するためのデータ入力バッファと、メモリセルアレイからの一つ以上の連続的な出力データを前記データ出力同期信号発生回路からの連続的な同期信号の一方のエッジで前記データ用ターミナルを通じて外部へ伝達すると共に該同期信号を前記源同期信号用ターミナルを通じて外部へ伝達するためのデータ出力バッファと、から構成することができる。この場合のデータ出力バッファは連続的なデータ数をプログラムできるように構成しておくとよい。データ出力同期信号発生回路は、クロックソースからの連続的なクロックを連続的な出力データ数だけゲーティングして出力するものとするとよい。そして、クロックソースとしては、外部クロック信号の使用、又は、外部クロック信号の入力周波数を倍加させての使用、或いは、リング発振器の使用が可能である。リング発振器の場合は周波数をプログラムできるようにしてあるとよい。
【００１４】
また或いは源同期通信手段は、データの交換のためのデータ用ターミナルと、源同期信号用ターミナルと、データ出力同期信号発生回路と、前記データ用ターミナルを通じて外部から伝達される二つ以上の偶数の連続的な入力データを前記源同期信号用ターミナルを通じて外部から連続的に伝達される源同期信号の両エッジで取り込んで貯蔵するためのデータ入力バッファと、メモリセルアレイからの二つ以上の偶数の連続的な出力データを前記データ出力同期信号発生回路からの連続的な同期信号の両エッジで前記データ用ターミナルを通じて外部へ伝達すると共に該同期信号を前記源同期信号用ターミナルを通じて外部へ伝達するためのデータ出力バッファと、から構成することができる。この場合のデータ出力バッファが連続的なデータ数をプログラムできるように構成しておくとよい。データ出力同期信号発生回路は、クロックソースからの連続的なクロックを連続的な出力データ数の１／２だけゲーティングして出力するものとするとよい。そしてクロックソースとしては、外部クロック信号の使用、又は、外部クロック信号の入力周波数を倍加させての使用、或いは、リング発振器の使用が可能である。リング発振器を用いる場合は周波数をプログラムできるようにしておくとよい。
【００１５】
更に、本発明によれば、多数のビットラインと、この多数のビットラインに交差する多数のワードラインと、これらビットライン及びワードラインの交差点に位置した多数のメモリセルと、からなるメモリセルアレイと、を有する半導体メモリ装置において、データの交換のためのデータ用ターミナルと、源同期信号用ターミナルと、基準電圧用ターミナルと、前記データ用ターミナルを通じて外部から伝達される連続的な信号を前記基準電圧用ターミナルを通じて入力される基準電圧と比較増幅して内部データに転換する第１比較増幅器と、該第１比較増幅器による内部データを遅延させる遅延手段と、前記源同期信号用ターミナルを通じて外部から伝達される連続的な信号を前記基準電圧用ターミナルを通じて入力される基準電圧と比較増幅して内部同期信号に転換する第２比較増幅器と、前記遅延手段から直列入力されてくる前記内部データをラッチして出力を制御する並列出力信号に従い並列出力する直列入力／並列出力バッファと、前記内部同期信号から該直列入力／並列出力バッファの入力を制御する信号を発生する制御パルス発生回路と、を有してなるデータ入力バッファを備えることを特徴とする。
【００１６】
直列入力／並列出力バッファは、内部データを共通に受け取る入力用伝送ゲートと、該入力用伝送ゲートに接続されたラッチ手段と、該ラッチ手段の出力を伝送する出力用伝送ゲートと、で構成された多数のバッファセルを備えてなり、制御パルス発生回路が、内部同期信号から前記多数のバッファセルの入力用伝送ゲートを順次にエネーブルさせるパルスを発生するようになっているものとすることができる。このときの遅延手段は、直列入力／並列出力バッファを構成する多数のバッファセルのラッチ手段に内部データが順次に貯蔵されるようにタイミングを調節するために使用されるものとする。また直列入力／並列出力バッファの出力を制御する並列出力信号は、多数のバッファセルの出力用伝送ゲートに共通提供されてラッチ手段に貯蔵された多数の信号を同時に出力させるものとすることができる。そして、直列入力／並列出力バッファは、それぞれ多数のバッファセルを備えてなる二つのバッファユニットが並列に構成されてインタリーブするように動作するようにしてあるとよい。
【００１７】
また更に、本発明によれば、多数のビットラインと、この多数のビットラインに交差する多数のワードラインと、これらビットライン及びワードラインの交差点に位置した多数のメモリセルと、からなるメモリセルアレイを有する半導体メモリ装置において、並列入力されるデータをラッチして直列に出力する並列入力／直列出力バッファと、該並列入力／直列出力バッファの入力を制御するロード信号及び所定のクロックソースから前記並列入力／直列出力バッファの出力を制御する直列出力信号を発生する制御パルス発生回路と、を有してなるデータ出力バッファを備えることを特徴とする。
【００１８】
並列入力／直列出力バッファは、データをそれぞれ受け取る入力用伝送ゲートと、該入力用伝送ゲートに接続されたラッチ手段と、該ラッチ手段の出力を伝送する出力用伝送ゲートと、で構成された多数のバッファセルを備えてなり、制御パルス発生回路が、ロード信号のディスエーブル後にクロックソースの同期信号から前記多数のバッファセルの出力用伝送ゲートを順次にエネーブルさせるパルスを発生するようになっているものとすることができる。このときのロード信号は、並列入力／直列出力バッファを構成する多数のバッファセルの入力用伝送ゲートに共通提供されてラッチ手段に各データを並列に貯蔵させるものとする。そして、並列入力／直列出力バッファは、それぞれ多数のバッファセルを備えてなる二つのバッファユニットが並列に構成されてインタリーブするように動作するようにしてあるとよい。
【００１９】
更に或いは、本発明によれば、多数のビットラインと、この多数のビットラインに交差する多数のワードラインと、これらビットライン及びワードラインの交差点に位置し、エネーブルされたワードラインに応じて接続したビットラインへ記憶データを供給する多数のメモリセルと、で構成されたメモリセルアレイをもち、そして、前記メモリセルのデータを受けたビットラインの信号を増幅する多数のセンスアンプと、一定数のデータ用ターミナルと、一つの源同期信号用ターミナルと、前記データ用ターミナル数の複数倍のデータラインと、前記各データ用ターミナルに属して外部とのデータ通信を遂行するデータ入力バッファ及びデータ出力バッファと、を備えた半導体メモリ装置の読出方法であって、第２状態の書込エネーブル信号、第２状態のカラムアドレスエネーブル信号、第１状態のローアドレスエネーブル信号、及び第１状態のチップセレクト信号を供給する第１過程と、前記ローアドレスエネーブル信号が第１状態にあり且つ前記カラムアドレスエネーブル信号が第２状態にある間に供給されるローアドレスを外部クロック信号の一方のエッジでローバッファにラッチする第２過程と、該ローアドレスのラッチ後に第１状態の前記カラムアドレスエネーブル信号、第２状態の前記ローアドレスエネーブル信号、及び第１状態のチップセレクト信号を供給する第３過程と、前記カラムアドレスエネーブル信号が第１状態にあり且つ前記ローアドレスエネーブル信号が第２状態にある間に供給されるカラムアドレスを前記外部クロック信号の一方のエッジでカラムバッファにラッチする第４過程と、前記ローアドレス及び前記カラムアドレスに対応する複数のメモリセルから前記データラインを通じて前記各データ用ターミナルに属した前記データ出力バッファへ伝達される複数のデータを、前記外部クロック信号の１周期相当の時間の間に源同期通信手段により出力して読出す第５過程と、を実施することを特徴とする読出方法が提供される。この場合、第４過程及び第５過程を反復的に遂行してメモリセルアレイからデータを読出すことも可能である。
【００２０】
また或いは、本発明によれば、多数のビットラインと、この多数のビットラインに交差する多数のワードラインと、これらビットライン及びワードラインの交差点に位置し、エネーブルされたワードラインに応じて接続したビットラインへ記憶データを供給する多数のメモリセルと、で構成されたメモリセルアレイをもち、そして、前記メモリセルのデータを受けたビットラインの信号を増幅する多数のセンスアンプと、一定数のデータ用ターミナルと、一つの源同期信号用ターミナルと、前記データ用ターミナル数の複数倍のデータラインと、前記各データ用ターミナルに属して外部とのデータ通信を遂行するデータ入力バッファ及びデータ出力バッファと、を備えた半導体メモリ装置の書込方法であって、第２状態の書込エネーブル信号、第２状態のカラムアドレスエネーブル信号、第１状態のローアドレスエネーブル信号、及び第１状態のチップセレクト信号を供給する第１過程と、前記ローアドレスエネーブル信号が第１状態にあり且つ前記カラムアドレスエネーブル信号が第２状態にある間に供給されるローアドレスを外部クロック信号の一方のエッジでローバッファにラッチする第２過程と、該ローアドレスのラッチ後に第１状態の前記書込エネーブル信号、第１状態の前記カラムアドレスエネーブル信号、第２状態の前記ローアドレスエネーブル信号、及び第１状態の前記チップセレクト信号を供給する第３過程と、前記カラムアドレスエネーブル信号が第１状態にあり且つ前記ローアドレスエネーブル信号が第２状態にある間に供給されるカラムアドレスを前記外部クロック信号の一方のエッジでカラムバッファにラッチする第４過程と、前記外部クロック信号の一周期相当の時間の間に外部から伝達される前記各データ用ターミナル当り複数の連続的なデータを源同期通信手段により前記データ入力バッファを通じて前記ローアドレス及び前記カラムアドレスに対応する複数のメモリセルへ入力する第５過程と、を実施することを特徴とする書込方法が提供される。この場合、第４過程及び第５過程を反復的に遂行してメモリセルアレイへデータを書込むことも可能である。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。図中の共通部分には同じ符号を共通使用するものとする。
【００２２】
図４に、本発明に係る半導体メモリ（ＤＲＡＭ）の構成をブロック図で示す。図１に示した従来のメモリとの一番大きな相違点は、データ入力バッファ３１及びデータ出力バッファ３２の構成である。まず、データ入力バッファ３１の場合、外部から書込データＤＡＴＡと共に同期信号ＩＯ ＣＬＫ（＝源同期信号）が伝達され、書込データＤＡＴＡは、システムクロックＣＬＫではない同期信号ＩＯ ＣＬＫに同期してデータ入力バッファ３１にラッチされる。一方、データ出力バッファ３２の読出データＤＡＴＡは、システムクロックＣＬＫではなく、入出力クロック発生器(IO Clock Generator)４１（＝データ出力同期信号発生回路）から発生した内部クロック（＝源同期信号）に同期して外部へ出力される。即ち、２つのデータバッファは源同期信号方式により動作する。
【００２３】
これによれば、システムクロックＣＬＫの動作周波数と同期信号ＩＯ ＣＬＫの動作周波数との一致は不要であり、一つのカラムサイクルにおけるセンスアンプ１６からデータ出力バッファ３２へのデータライン１の配線数とデータ入力バッファ３１からセンスアンプ１６へのデータライン２の配線数とを、それぞれ外部とデータ交換を行うための配線数のＮ倍にするようにしておけば、源同期信号ＩＯ ＣＬＫの周波数を増加させることにより、システムクロックＣＬＫの周波数以上の速度でデータ交換が可能になる。
【００２４】
図５は、本例のメモリを使用したメモリシステムのバス構成を示した説明図である。システムクロックＣＬＫはクロックソース(CLOCK SOURCE)からコントローラ６１とメモリ６２へ提供され、コントローラ６１からのアドレス信号ＡＤＤＲと各種制御信号ＣＴＲは、普通の配線５３，５４を通じてメモリ６２へ伝達される。
【００２５】
一方、データ交換周波数は、システムクロックＣＬＫに比べてＮ倍の周波数で遂行され得るので、高周波のデータと同期信号ＩＯ ＣＬＫのために、両端部にインピーダンスマッチング(Impedance Matching)のための抵抗を追加した伝送ライン(Transmission Line) の配線５１，５２が設けられている。また、高周波のデータ通信のためにデータと同期信号ＩＯ ＣＬＫは小さいスイング(Swing) を有すると仮定し、その小スイング入力を感知するための基準電圧Ｖref を追加してある。このとき同期信号ＩＯ ＣＬＫは、図５中下側に示すように、書込サイクルではコントローラ６１からメモリ６２へ伝達され、読出サイクルではメモリ６２からコントローラ６１へ伝達される。
【００２６】
図６及び図７は、上記半導体メモリの動作タイミング図である。  図６は読出サイクル及び書込サイクルを示し、図７は、ページモードサイクルでの読出及び書込動作を示す。この際、上記のＮ＝４、データは同期信号ＩＯ ＣＬＫの両エッジ(Dual Edge) で伝送されると仮定すると、図示のようにデータ交換の帯域幅を倍加させることができる。
【００２７】
図８は、データ入力バッファ３１の構成例を示す。このとき、上記のＮ＝４とし、外部インタフェース環境は図５のようにしてあると仮定する。図示の比較増幅器３１１は、同期信号ＩＯ ＣＬＫを基準電圧Ｖref と比較増幅してＲＣＬＫを発生する。そして、第１遅延器３１３により遅延したＲＣＬＫを入力する直列入力／並列出力の入力制御パルス発生器(SIPO IN CONTROL PULSE GENERA TOR)３１５は、図９に示すように、ＲＣＬＫの上昇、下降の両エッジでＰ ｉ（ｉ＝０，１，２，３）とＵ／Ｄ信号を発生し、直列入力／並列出力(SERIAL IN PARALLEL OUT : SIPO) バッファ３１６へ伝達する。一方、書込データＤＡＴＡは、比較増幅器３１２により基準電圧Ｖref と比較増幅された後、第２遅延器３１４を通じたＲＤＡＴＡとしてＳＩＰＯバッファ３１６の直列入力端子へ送られる。
【００２８】
図１０に、ＳＩＰＯバッファ３１６の具体例を示す。図示のように、このＳＩＰＯバッファ３１６は、それぞれＮ個のラッチ素子をもつアップ（ＵＰ）ＳＩＰＯとダウン（ＤＯＷＮ）ＳＩＰＯとから構成される。これらアップ及びダウンＳＩＰＯの各入力にはＲＤＡＴＡが共通に印加され、そして、入力制御パルス発生器３１５によるＵ／Ｄ信号とＰ ｉ（ｉ＝０，１，２，３）に従い一つの読出サイクルで、ＵＰ ｉ（ｉ＝０，１，２，３）又はＤＰ ｉ（ｉ＝０，１，２，３）の中の一つのシーケンス(Sequence)が発生し（図中下側参照）、これに応じてアップ又はダウンＳＩＰＯの入力伝送ゲートが順次に動作することによりＲＤＡＴＡが順次にＳＩＰＯ内ラッチに貯蔵される。
【００２９】
アップ及びダウンの二つのＳＩＰＯの出力は、図１０に示すように対に束ねられており、図４に示した制御クロック発生器２１から発生するＵＰＯＵＴ信号又はＤＰＯＵＴ信号（並列出力信号）に従い二つのＳＩＰＯ中のいずれか一つからＮ個のデータ信号ＩＮ ＤＡＴＡが発生し、図４に示したセンスアンプ１６へ伝達される。図９は、このデータ入力バッファの動作タイミングを示している。
【００３０】
このようにアップ、ダウンの２個のＳＩＰＯ（バッファユニット）を使用した理由は、ページモード書込サイクルで二つのＳＩＰＯをインタリーブ(Interleave)するように動作させ、ＲＤＡＴＡからＵＰＯＵＴ／ＤＰＯＵＴ信号の発生までの時間とＵＰＯＵＴ／ＤＰＯＵＴ信号のパルス幅、即ちデータ信号ＩＮ ＤＡＴＡの時間ウインド(time window) のマージンを十分に確保するためである。また、第１遅延器３１３及び第２遅延器３１４は、Ｐ ｉの上昇エッジ(rising edge) 及び下降エッジ(falling edge)とＲＤＡＴＡの時間的な位置を調節して、ＲＤＡＴＡがＳＩＰＯの各ラッチ手段に貯蔵されるときのマージンを最大限確保するために設置される。
【００３１】
図１１は、データ出力バッファ３２の構成例を示し、図１２にはその動作タイミングを示している。この際、上記のＮ＝４とし、外部インタフェース環境は図５のようにしてあると仮定する。図示の読出制御回路３２１は、図４に示した制御クロック発生器２１から発生するアップロードＵ ＬＯＡＤ又はダウンロードＤ ＬＯＡＤ信号（ロード信号）の下降エッジ以後に入出力クロック発生器４１から発生する内部クロックＣＬＫ ＩＮＴの最初の下降エッジを受けて読出信号ＲＥＡＤを発生し、並列入力／直列出力(PARALLEL IN SERIAL OUT : PISO) の出力制御パルス発生器３２２に伝達する。また、読出信号ＲＥＡＤがセットとされている間、ＣＬＫ ＩＮＴ信号をＴ ＣＬＫとして出力制御パルス発生器３２２へ伝達する。すると出力制御パルス発生器３２２は、Ｔ ＣＬＫの両エッジで、図１２に示すように直列出力信号Ｐ ｉ（ｉ＝０，１，２，３）を発生してＰＩＳＯバッファ３２３へ伝達する。
【００３２】
また読出制御回路３２１は、信号Ｐ ０から信号Ｐ ２までが発生する間に信号Ｕ ＬＯＡＤ又はＤ ＬＯＡＤが新たに発生しなければ、信号Ｐ ３の上昇エッジから一定時間遅延後に読出信号ＲＥＡＤをディスエーブルさせ、続けてＵ／Ｄ信号の状態を遷移させる。また出力制御パルス発生器３２２は、読出信号ＲＥＡＤの下降エッジで信号Ｐ ３をディスエーブルさせる。もし、信号Ｐ ０から信号Ｐ ２までが発生する間に信号Ｕ ＬＯＡＤ又はＤ ＬＯＡＤが新たに発生すれば、読出制御回路３２１は読出信号ＲＥＡＤをディスエーブルさせずにおき、このときの信号Ｐ ３のディスエーブルとＵ／Ｄ信号の状態遷移は、Ｔ ＣＬＫ（Ｎ／２の倍数＋１）番目の上昇エッジで発生する。
【００３３】
読出サイクルで、図４に示したセンスアンプ１６からのＮ個のデータ信号ＯＵＴ ＤＡＴＡは、信号Ｕ ＬＯＡＤ又はＤ ＬＯＡＤに同期してＰＩＳＯバッファ３２３へ伝達される。図１３に、ＰＩＳＯバッファ３２３の回路例を示す。
【００３４】
ＰＩＳＯバッファ３２３は、それぞれＮ個のラッチ素子で構成されたアップとダウンの二つのＰＩＳＯ、ＵＰＩＳＯ及びＤＰＩＳＯからなる。このＵＰＩＳＯ及びＤＰＩＳＯの各入力端はそれぞれ１つずつ対にされ、各対にデータ信号ＯＵＴ ＤＡＴＡが入力される。信号Ｕ ＬＯＡＤ又はＤ ＬＯＡＤにより二つのＰＩＳＯ中のいずれか一つにデータ信号ＯＵＴ ＤＡＴＡが貯蔵されると、図１１に示したＵ／Ｄ信号及びＰ ｉ（ｉ＝０，１，２，３）信号からＵＰ ｉ（ｉ＝０，１，２，３）又はＤＰ ｉ（ｉ＝０，１，２，３）信号が順次に発生され（図１３中下側参照）、これに従い図１２に示すように偶数データＥ ＤＡＴＡ及び奇数データＯ ＤＡＴＡが発生して図１１のデータ出力回路（ドライバ）１００へ伝達される。
【００３５】
データ出力回路１００には読出制御回路３２１から信号Ｔ ＣＬＫを遅延した信号ＴＸ ＣＬＫが伝達され、これに従って、偶数データＥ ＤＡＴＡ及び奇数データＯ ＤＡＴＡから外部への読出データＤＡＴＡが出力され、また、電源電圧ＶＤＤ及び接地電圧ＧＮＤを利用して読出データＤＡＴＡに同期した同期信号ＩＯ ＣＬＫが共に出力される。図１２は、このデータ出力バッファの動作タイミングを示している。
【００３６】
このように２個のＰＩＳＯ（バッファユニット）を使用する理由は、ページモード読出サイクルで、２個のＰＩＳＯをインタリーブするように動作させて連続的なデータストリームを形成するためである。一方、読出モードで偶数データ及び奇数データを発生させる理由は、偶数データＥ ＤＡＴＡ及び奇数データＯ ＤＡＴＡの幅を外部への読出データ幅の２倍にしておいて、ＴＸ ＣＬＫの論理“ハイ”又は“ロウ”区間の全体が常に偶数データＥ ＤＡＴＡ又は奇数データＯ ＤＡＴＡに含まれるようにし、誤まった読出データＤＡＴＡが出力されることを防止する時間マージンを最大限確保するためである。
【００３７】
上記読出サイクルでデータ出力の帯域幅を決定する重要な要素中の一つである内部クロックＣＬＫ ＩＮＴを発生する図４に示した入出力クロック発生器４１は、クロックソース（クロック源）として、システムクロックＣＬＫの周波数を倍加させる回路、外部から高速のクロックを入力して内部クロックに転換する回路、或いは、周波数調節可能な内部リング発振器(Ring Oscillator) 等の多様な手段を用いて実現することができる。
【００３８】
以上の実施形態は、本発明における技術的思想を外れない範囲内でその他多様な変形が可能であることは勿論である。
【００３９】
【発明の効果】
本発明によれば、制御信号及びデータ信号の通信同期を分離することにより、従来の同期メモリにあった短所を解消できる。即ち、制御信号の通信は、従来の同期メモリ同様にメモリとメモリコントローラとに共通に供給されるグローバルクロックに同期させて遂行する一方、データ信号の通信は、メモリとコントローラのうちのデータを送信する方からデータ信号と共にデータ同期の源同期信号(source clock)を送信し、受信側でこの源同期信号に同期させて受信データ信号を内部に取り込む源同期方式により遂行するようにしたので、従来の同期メモリの短所が解消される。
【００４０】
このような方式にてメモリとシステムとの間の通信が遂行されれば、メモリ内でメモリのデータ配線数のＮ倍のデータを一つのクロック周期の間にアクセスできるようにメモリを構成し、データ信号の交換のための源同期信号の周波数をグローバルクロックのＮ倍にすることにより、グローバルクロック周波数以上の速度でのデータ交換が行われるようになる。また、高速の源同期信号はデータ信号の交換にのみ使用されるので、メモリ中の一部回路のみ高速動作を行う構成とでき、従って、同じ周波数のデータ交換を遂行する従来の同期メモリに比べて相対的に消費電力を減少させ得るという長所がある。更に、データ交換が源同期信号に同期するので、メモリとメモリコントローラのいずれがデータの受信部になっても、各受信部でデータ及び各データの同期信号間の位相差が一定になり、これにより、最大動作周波数を一層増加させることができる。
【図面の簡単な説明】
【図１】従来の同期メモリの構成を示すブロック図。
【図２】図１の同期メモリの読出及び書込サイクルのタイミングを示す信号波形図。
【図３】図１の同期メモリのページモードでのタイミングを示す信号波形図。
【図４】本発明に係るメモリの構成を示すブロック図。
【図５】図４のメモリを使用したメモリシステムの構成を示す説明図。
【図６】図４のメモリの読出及び書込サイクルのタイミングを示す信号波形図。
【図７】図４のメモリのページモードでのタイミングを示す信号波形図。
【図８】図４に示したデータ入力バッファの回路図。
【図９】図８のデータ入力バッファにおける信号波形図。
【図１０】図８に示したＳＩＰＯ（直列入力／並列出力）バッファの回路図。
【図１１】図４に示したデータ出力バッファの回路図。
【図１２】図１１のデータ出力バッファにおける信号波形図。
【図１３】図１１に示したＰＩＳＯ（並列入力／直列出力）バッファの回路図。
【符号の説明】
２１  制御クロック発生器
３１  データ入力バッファ
３２  データ出力バッファ
４１  入出力クロック発生器
３１１，３１２  比較増幅器
３１３，３１４  遅延器
３１５  入力制御パルス発生器
３１６  直列入力／並列出力バッファ
３２１  読出制御回路
３２２  出力制御パルス発生器
３２３  並列入力／直列出力バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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