(57)【要約】均質性の高い薄膜を形成することができる薄膜製造装置を提供すること。薄膜形成中の各種設定条件が制御可能な薄膜製造装置を提供すること。処理室と、ガス供給手段と、排気手段と、電力供給手段と、演算部と、制御装置と、を有する薄膜製造装置であって、ガス供給手段は、処理室内へガスを供給し、排気手段は、処理室内の圧力を調整し、電力供給手段は、処理室内に設けられている電極間に電圧を印加し、演算部は、薄膜形成中に、ニューラルネットワークを用いて、異常状態の検知と、推論と、を行う機能を有し、制御装置は、薄膜形成中に、検知と、推論と、の結果に応じて、各種設定条件を制御する。
2019130159.tif 000002
【特許請求の範囲】
【請求項１】
処理室と、ガス供給手段と、排気手段と、電力供給手段と、演算部と、制御装置と、を有し、
前記ガス供給手段は、前記処理室内へガスを供給し、
前記排気手段は、前記処理室内の圧力を調整し、
前記電力供給手段は、前記処理室内に設けられている電極間に電圧を印加し、
前記演算部は、薄膜形成中に、ニューラルネットワークを用いて、異常状態の検知と、推論と、を行う機能を有し、
前記制御装置は、薄膜形成中に、前記検知と、前記推論と、の結果に応じて、一以上の設定条件を制御する、
薄膜製造装置。
【請求項２】
処理室と、ガス供給手段と、排気手段と、電力供給手段と、マッチングボックスと、演算部と、制御装置と、を有し、
前記ガス供給手段は、前記処理室内へガスを供給し、
前記排気手段は、前記処理室内の圧力を調整し、
前記電力供給手段は、高周波電源によって、前記処理室内に設けられている電極間に電圧を印加し、
前記マッチングボックスは、
交流電力を有効に誘導する機能と、
薄膜形成中にデータを取得する機能と、
を有し、
前記演算部は、薄膜形成中に、ニューラルネットワークを用いて、異常状態の検知と、推論と、を行う機能を有し、
前記制御装置は、薄膜形成中に、前記検知と、前記推論と、の結果に応じて、一以上の設定条件を制御する、
薄膜製造装置。
【請求項３】
処理室と、ガス供給手段と、排気手段と、電力供給手段と、マッチングボックスと、電極間隔調整手段と、温度調整手段と、演算部と、制御装置と、を有し、
前記ガス供給手段は、前記処理室内へガスを供給し、
前記排気手段は、前記処理室内の圧力を調整し、
前記電力供給手段は、高周波電源によって、前記処理室内に設けられている２つの電極間に電圧を印加し、
前記マッチングボックスは、
交流電力を有効に誘導する機能と、
薄膜形成中にデータを取得する機能と、
を有し、
前記電極間隔調整手段は、前記処理室内に設けられている前記２つの電極間の間隔を調整し、
前記温度調整手段は、前記処理室内の温度を調整し、
前記演算部は、薄膜形成中に、ニューラルネットワークを用いて、異常状態の検知と、推論と、を行う機能を有し、
前記制御装置は、薄膜形成中に、前記検知と、前記推論と、の結果に応じて、一以上の設定条件を制御する、
薄膜製造装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記ニューラルネットワークは、
ある期間に蓄積された前記一以上の設定条件と、前記一以上の設定条件で薄膜形成中に取得されたデータと、を元に、
前記検知を行うための学習と、前記推論を行うための学習と、をあらかじめ終えている、
薄膜製造装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記演算部は、メモリを有し、
前記メモリは、トランジスタと、容量素子と、を有し、
前記トランジスタは、チャネル形成領域に金属酸化物を有する、
薄膜製造装置。
【請求項６】
請求項５において、
前記演算部は、半導体装置を有し、
前記半導体装置は、前記ニューラルネットワークの演算を行う機能を有し、
前記半導体装置は、メモリセルを有し、
前記メモリセルには、チャネル形成領域に金属酸化物を有するトランジスタが用いられる、
薄膜製造装置。
【請求項７】
請求項２乃至請求項６のいずれか一において、
前記一以上の設定条件は、ガスの種類および流量または流量比、処理室内の圧力、電極間の印加電圧、電極間距離、ならびに基板の温度の中から選ばれ、
前記データは、交流電圧の最大電圧と最小電圧の差、または、コイルとアース間の電位差、のいずれか一または双方である、
薄膜製造装置。
【請求項８】
請求項２乃至請求項７のいずれか一において、
前記処理室では、プラズマＣＶＤ法を用いた成膜処理を行うことができる、
薄膜製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】本発明の一態様は、薄膜形成および素子作製に用いる薄膜製造装置に関する。また、本発明の一形態は、プラズマを利用した薄膜形成および素子作製に用いる薄膜製造装置に関する。また、本発明の一形態は、ニューラルネットワークを用いた、プラズマを利用した薄膜形成および素子作製に用いる薄膜製造装置に関する。また、本発明の一形態は、ニューラルネットワークを用いた制御システムに関する。【０００２】なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、記憶装置、電気光学装置、蓄電装置、半導体回路、および電子機器は、半導体装置を有する場合がある。【０００３】なお、本発明の一形態は上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
【背景技術】
【０００４】近年、人工ニューラルネットワーク（以下、ニューラルネットワークと呼ぶ）などの機械学習技術の開発が盛んに行われている。特許文献１には、薄膜製造装置に、ニューラルネットワークを設ける一例が示されている。【０００５】また、近年、チャネル形成領域に酸化物半導体または金属酸化物を用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ。）が注目されている。ＯＳトランジスタはオフ電流が極めて小さい。そのことを利用して、ＯＳトランジスタを用いたアプリケーションが提案されている。例えば、特許文献２では、ニューラルネットワークの学習に、ＯＳトランジスタを用いた例が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平５−１９０４５７
【特許文献２】特開２０１６−２１９０１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】薄膜製造装置を用いて薄膜を形成する場合、形成した薄膜の膜質および膜厚を制御することが重要である。しかしながら、薄膜を形成する際の一または複数の設定条件（本明細書では、各種設定条件、または各種成膜条件と呼ぶ場合がある。）を一定に保持して薄膜を形成した場合でも、形成した薄膜の膜質および膜厚が、該各種設定条件で想定される膜質および膜厚と異なる場合がある。【０００８】そこで、本発明の一態様は、均質性の高い薄膜を形成することができる薄膜製造装置を提供することを課題の一とする。また、本発明の一態様は、生産性の高い薄膜製造装置を提供することを課題の一とする。また、本発明の一態様は、薄膜形成中の各種設定条件が制御可能なニューラルネットワークを用いた薄膜製造装置を提供することを課題の一とする。【０００９】なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１０】本発明の一態様は、処理室と、ガス供給手段と、排気手段と、電力供給手段と、演算部と、制御装置と、を有し、ガス供給手段は、処理室内へガスを供給し、排気手段は、処理室内の圧力を調整し、電力供給手段は、処理室内に設けられている電極間に電圧を印加し、演算部は、薄膜形成中に、ニューラルネットワークを用いて、異常状態の検知と、推論と、を行う機能を有し、制御装置は、薄膜形成中に、検知と、推論と、の結果に応じて、各種設定条件を制御する、薄膜製造装置である。【００１１】また、本発明の一態様は、処理室と、ガス供給手段と、排気手段と、電力供給手段と、マッチングボックスと、演算部と、制御装置と、を有し、ガス供給手段は、処理室内へガスを供給し、排気手段は、処理室内の圧力を調整し、電力供給手段は、高周波電源によって、処理室内に設けられている電極間に電圧を印加し、マッチングボックスは、交流電力を有効に誘導する機能と、薄膜形成中にデータを取得する機能と、を有し、演算部は、薄膜形成中に、ニューラルネットワークを用いて、異常状態の検知と、推論と、を行う機能を有し、制御装置は、薄膜形成中に、検知と、推論と、の結果に応じて、各種設定条件を制御する、薄膜製造装置である。【００１２】また、本発明の一態様は、処理室と、ガス供給手段と、排気手段と、電力供給手段と、マッチングボックスと、電極間隔調整手段と、温度調整手段と、演算部と、制御装置と、を有し、ガス供給手段は、処理室内へガスを供給し、排気手段は、処理室内の圧力を調整し、電力供給手段は、高周波電源によって、処理室内に設けられている２つの電極間に電圧を印加し、マッチングボックスは、交流電力を有効に誘導する機能と、薄膜形成中にデータを取得する機能と、を有し、電極間隔調整手段は、処理室内に設けられている２つの電極間の間隔を調整し、温度調整手段は、処理室内の温度を調整し、演算部は、薄膜形成中に、ニューラルネットワークを用いて、異常状態の検知と、推論と、を行う機能を有し、制御装置は、薄膜形成中に、検知と、推論と、の結果に応じて、各種設定条件を制御する、薄膜製造装置である。【００１３】上記において、ニューラルネットワークは、ある期間に蓄積された各種設定条件と、各種設定条件で薄膜形成中に取得されたデータと、を元に、検知を行うための学習と、推論を行うための学習と、をあらかじめ終えている、ことが好ましい。【００１４】また、上記において、演算部は、メモリを有し、上記メモリは、トランジスタと、容量素子と、を有し、トランジスタは、チャネル形成領域に金属酸化物を有する、ことが好ましい。【００１５】また、上記において、演算部は、半導体装置を有し、半導体装置は、ニューラルネットワークの演算を行う機能を有し、半導体装置は、メモリセルを有し、メモリセルには、チャネル形成領域に金属酸化物を有するトランジスタが用いられる、ことが好ましい。【００１６】また、上記において、各種設定条件は、ガスの種類および流量または流量比、処理室内の圧力、電極間の印加電圧、電極間距離、ならびに基板の温度の中から選ばれたいずれか一または複数であり、データは、交流電圧の最大電圧と最小電圧の差（Ｖｐｐ）、または、コイルとアース間の電位差（Ｖｄｃ）、のいずれか一または双方である、ことが好ましい。【００１７】また、上記において、処理室では、プラズマＣＶＤ法を用いた成膜処理を行うことができる、ことが好ましい。
【発明の効果】
【００１８】本発明の一態様により、均質性の高い薄膜を形成することができる薄膜製造装置を提供することができる。また、本発明の一態様により、生産性の高い薄膜製造装置を提供することができる。また、本発明の一態様により、薄膜形成中の各種設定条件が制御可能なニューラルネットワークを用いた薄膜製造装置を提供することができる。【００１９】なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２０】
【図１】本発明の一態様のプラズマＣＶＤ装置におけるデータ送受信の一例を示す図。
【図２】本発明の一態様のプラズマＣＶＤ装置における各種設定条件の制御方法を示すフローチャート。
【図３】本発明の一態様のプラズマＣＶＤ装置の構成例を示すブロック図。
【図４】試料のスピン密度を示す図。
【図５】各種設定条件に対する、ＶｐｐおよびＶｄｃの値を示す図。
【図６】ＶｐｐおよびＶｄｃの関数に対する、試料のスピン密度を示す図。
【図７】本発明の一態様の半導体装置を作製するための装置を説明する上面図。
【図８】ニューラルネットワークの構成例を示す図。
【図９】半導体装置の構成例を示す図。
【図１０】メモリセルの構成例を示す図。
【図１１】オフセット回路の構成例を示す図。
【図１２】タイミングチャート。
【図１３】本発明の一態様に係る記憶装置の構成例を示すブロック図。
【図１４】本発明の一態様に係る記憶装置の構成例を示す回路図。
【図１５】本発明の一態様に係る記憶装置の構成例を示すブロック図。
【図１６】本発明の一態様に係る記憶装置の構成例を示すブロック図、および回路図。
【図１７】トランジスタの構成例を示す上面図および断面図。
【発明を実施するための形態】
【００２１】以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる形態で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２２】また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状、値などに限定されない。
【００２３】また、本明細書などにおいて薄膜製造装置とは、薄膜を製造するために必要な加工装置全般を指す。真空成膜装置（代表的には、スパッタリング装置、ＣＶＤ装置など）、プラズマ装置、エッチング装置、アッシング装置、洗浄装置、および、これらを組み合わせた装置は、薄膜製造装置の一態様であるといえる。
【００２４】なお、本明細書においてニューラルネットワークとは、生物の神経回路網を模し、学習によってニューロン同士の結合強度を決定し、問題解決能力を持たせるモデル全般を指す。ニューラルネットワークは入力層、中間層（隠れ層ともいう。）、出力層を有する。
【００２５】また、本明細書において、ニューラルネットワークについて述べる際に、既にある情報からニューロンとニューロンの結合強度（重み係数ともいう。）を決定することを「学習」と呼ぶ場合がある。
【００２６】また、本明細書において、学習によって得られた結合強度を用いてニューラルネットワークを構成し、そこから新たな結論を導くことを「推論」と呼ぶ場合がある。
【００２７】また、本明細書等において、金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む。）、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう。）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
【００２８】なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【００２９】（実施の形態１）
本実施の形態では、薄膜形成中に異常状態を検知した場合、ニューラルネットワークによる推論を行うことで、各種設定条件を調整する機能を有する薄膜製造装置について説明する。
【００３０】半導体素子の製造などでは、薄膜形成技術および素子作製技術が使用されている。薄膜の形成方法として、例えば、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法またはパルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などが挙げられる。
【００３１】なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ  ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ  ＣＶＤ）法などに分類できる。さらに、用いる薄膜原料となるガス（原料ガスともいう。）によって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ  ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法に分けることができる。
【００３２】薄膜製造装置は、処理室（反応室ともいう。）、ガス供給手段、排気手段、電力供給手段などを有する。ガス供給手段は、当該処理室へガスを供給する。また、排気手段は、処理室内の圧力を調整する。また、電力供給手段は、当該処理室内に設けられている電極間に電圧を印加する。薄膜の形成は、供給するガスの種類および流量または流量比、処理室内の圧力、電極間の印加電圧など、薄膜を形成する際の一または複数の設定条件（単に各種設定条件、または各種成膜条件ともいう。）を調整することで行われる。
【００３３】上記各種設定条件を一定に保持して薄膜を形成した場合でも、形成した薄膜の膜質および膜厚が、上記各種設定条件で想定される膜質および膜厚と異なる場合がある。これは、薄膜の膜質および成膜速度に寄与している条件が、薄膜形成中に予期せず変化してしまうためと推測される。また、各種設定条件が同じであっても、薄膜製造装置のメンテナンスの前後、または、薄膜製造装置が有する処理室のクリーニングの前後で、薄膜の膜質および膜厚が異なる場合がある。
【００３４】そこで、本発明の一態様の薄膜製造装置は、処理室、ガス供給手段、排気手段、電力供給手段などに加えて、演算部および制御装置を有する。さらに、当該演算部は、ニューラルネットワークを用いて推論を行う機能を有する。そうすることで、本発明の一態様の薄膜製造装置は、薄膜形成中の各種設定条件以外のデータを継続的に測定し、該データに異常状態が発生しているかどうかを監視する機能を有する。さらに、異常状態が検知された場合、ニューラルネットワークによる推論を行うことで、各種設定条件を調整する機能を有する。
【００３５】本発明の一態様の薄膜製造装置を用いることにより、薄膜の膜質および膜厚を均質にすることができる。また、薄膜形成中に各種設定条件を調整することで、薄膜形成の過程を一時的に停止することなく、薄膜形成を行うことができる。また、薄膜形成の過程を一時停止することなく、薄膜形成を行うことができるため、生産性を高くすることができる。
【００３６】＜プラズマＣＶＤ装置＞
以下では、本発明の一態様の薄膜製造装置について、プラズマＣＶＤ法を用いた薄膜製造装置（プラズマＣＶＤ装置と呼ぶ。）を例に、図１乃至図５を用いて説明する。
【００３７】ＣＶＤ法を用いた成膜は、成膜速度が速く、処理面積も大きいため、大型基板への成膜に適している。特に、プラズマＣＶＤ法は、熱ＣＶＤ法と比べて、低温での薄膜形成が可能である。また、プラズマＣＶＤ法を用いて成膜することで、熱による、薄膜へのダメージや層間での原子の拡散を抑制することができる。
【００３８】プラズマＣＶＤ装置を用いて、各種成膜条件を一定に保持して薄膜を形成した際、形成した薄膜の膜質および膜厚が、該各種成膜条件で想定される膜質および膜厚と異なる場合がある。これは、薄膜の膜質および成膜速度に寄与している条件が、成膜中に予期せず変化してしまうためと推測される。また、各種成膜条件が同じであっても、プラズマＣＶＤ装置のメンテナンスの前後、または、プラズマＣＶＤ装置が有する処理室のクリーニングの前後で、形成した薄膜の膜質および膜厚が、該各種成膜条件で想定される膜質および膜厚と異なる場合がある。
【００３９】以上のことから、薄膜の膜質および膜厚を均質にするには、プラズマＣＶＤ法における薄膜形成の原理を理解し、各種成膜条件を制御することが重要である。
【００４０】しかしながら、プラズマＣＶＤ法における薄膜形成の原理は十分に解明されていない。また、成膜条件には、処理室に供給するガスの種類および流量または流量比、処理室内の圧力、電極間の印加電圧（プラズマＣＶＤ装置の場合、成膜電力と呼ぶ場合がある。）、電極間距離、基板の温度、など複数存在する。したがって、各種成膜条件と、薄膜の膜質および膜厚との相関関係を知ることは容易ではない。さらに、各種成膜条件を一定に維持しているにも関わらず、薄膜の膜質および成膜速度に寄与している条件が変化することから、各種成膜条件以外のデータを取得する必要がある。
【００４１】例えば、薄膜形成の過程を監視するために、成膜中に、各種成膜条件以外のデータを測定する場合がある。該データとして、例えば、Ｖｐｐ、Ｖｄｃなどがある。Ｖｐｐは、交流電圧の最大電圧と最小電圧の差を指す。また、Ｖｄｃは、本明細書では、コイルとアース間の電位差を指す。ＶｐｐおよびＶｄｃを測定するセンサーは、高周波電源を有する電力供給手段用のマッチングボックスに搭載されている。なお、マッチングボックスは、高周波電力を有効に処理室内へ誘導する機能を有する。
【００４２】上記のＶｐｐおよびＶｄｃは、薄膜の膜質や成膜速度に寄与していることが分かっている。さらに、ＶｐｐおよびＶｄｃには、各種成膜条件が関与していることも知られている。したがって、成膜中で、ＶｐｐまたはＶｄｃのいずれか一方または双方が変動することで、膜質や膜厚の変動が生じると推定される。なお、膜質と、ＶｐｐおよびＶｄｃとの相関、ならびに、各種成膜条件と、ＶｐｐおよびＶｄｃとの相関については後述する。
【００４３】そこで、本発明の一態様のプラズマＣＶＤ装置は、成膜中のＶｐｐおよびＶｄｃを継続的に測定し、ＶｐｐまたはＶｄｃのいずれか一方または双方に異常状態が発生しているかどうかを監視する機能を有する。さらに、異常状態が検知された場合、ニューラルネットワークにより各種成膜条件の推論を行い、推論結果を元に、各種成膜条件を調整する機能を有する。
【００４４】本発明の一態様のプラズマＣＶＤ装置を用いることにより、薄膜の膜質および膜厚を均質にすることができる。また、成膜中に各種成膜条件を調整することで、薄膜形成の過程を一時的に停止することなく、薄膜形成を行うことができる。また、薄膜形成の過程を一時停止することなく、薄膜形成を行うことができるため、生産性を高くすることができる。
【００４５】本発明の一態様のプラズマＣＶＤ装置を用いて形成可能な薄膜として、例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などに代表される絶縁膜、微結晶シリコン膜、非晶質シリコン膜などに代表される半導体膜、生体適合性、耐摩耗性などに優れているＤＬＣ（Ｄｉａｍｏｎｄ−Ｌｉｋｅ  Ｃａｒｂｏｎ）、その他半導体装置、光電変換装置などで使用される各種薄膜などがあげられる。ここで、ＤＬＣは、短距離秩序的には炭素間の結合としてＳＰ３結合をもっているが、マクロ的にはアモルファス状の構造を有する膜である。
【００４６】［データの送受信の例］
本発明の一態様のプラズマＣＶＤ装置における、データの送受信の一例について、図１を用いて説明する。図１は、プラズマＣＶＤ装置６００が有する各装置の間で送受信されるデータの流れを示す図である。プラズマＣＶＤ装置６００は、制御装置６１１と、処理室６１２と、演算部６１３と、コントローラＩＣ６１４と、を有する。さらに、送受信されるデータとして、初期の各種成膜条件６０１、各種成膜条件６０２、測定値６０３、および各種成膜条件６０４がある。
【００４７】はじめに、初期の各種成膜条件６０１が、制御装置６１１および演算部６１３に送信される。
【００４８】制御装置６１１が初期の各種成膜条件６０１を受信することで、各種成膜条件６０２が生成される。成膜条件には、処理室に供給するガスの種類および流量または流量比、処理室内の圧力、成膜電力、電極間距離、基板の温度、など複数存在する。本実施の形態では、各種成膜条件６０２が、ガス６０２Ａ、処理室内の圧力６０２Ｂ、成膜電力６０２Ｃ、電極間距離６０２Ｄ、基板の温度６０２Ｅである例を示す。なお、ガス６０２Ａは、処理室に供給するガスの種類および流量または流量比である。生成された各種成膜条件６０２は、処理室６１２、または処理室６１２内に設けられた電極などに連結された各手段に送信される。各手段が各種成膜条件６０２を受信し、処理室６１２内において、各種成膜条件６０２にしたがって薄膜の形成が開始される。なお、各手段については後述する。
【００４９】処理室６１２内で薄膜の形成が開始されて以降、測定値６０３が一定の時間間隔で取得される。測定値６０３として、例えば、Ｖｐｐ、Ｖｄｃなどが挙げられる。なお、測定値６０３がＶｐｐおよびＶｄｃである場合、測定値６０３はマッチングボックスに搭載されたセンサーによって取得される。なお、該マッチングボックスは、処理室６１２内に設けられた電極と電気的に接続されている。取得された測定値６０３は、演算部６１３に送信される。
【００５０】演算部６１３は、メモリ（図示せず。）を有し、該メモリには、第１のデータ用領域と、第２のデータ用領域とが確保されている。演算部６１３が受信した初期の各種成膜条件６０１は、該第１のデータ用領域に格納される。また、演算部６１３が受信した測定値６０３は、該第２のデータ用領域に格納される。
【００５１】演算部６１３は、上記メモリに格納されたデータを用いて、ニューラルネットワークによる学習および推論を行うことができる。ニューラルネットワークによる学習および推論については後述する。なお、演算部６１３のニューラルネットワークに用いる重み係数は、外部機器（図示せず。）により決定された重み係数を用いてもよい。例えば、外部機器のニューラルネットワークで決定した重み係数を、演算部６１３のニューラルネットワークに格納することで、学習済みのニューラルネットワークと同じ動作を、演算部６１３のニューラルネットワークで行うことができる。
【００５２】コントローラＩＣ６１４は、演算部６１３が推論を行うタイミングを制御する機能、および制御装置６１１を制御する機能を有する。コントローラＩＣ６１４が、推論を行う命令を演算部６１３に送信する。演算部６１３が該命令を受信すると、演算部６１３のニューラルネットワークを用いて推論が行われる。例えば、上記第１のデータ用領域に格納されたデータ（初期の各種成膜条件６０１）を用いて推論を行うことで、測定値の推論の結果（出力値６０３Ｂ）が生成される。
【００５３】出力値６０３Ｂが生成された後、演算部６１３にて、上記第２のデータ用領域に格納されたデータ（測定値６０３）と、出力値６０３Ｂとが比較される。比較した結果を元に、異常状態が発生しているかどうかが判断される。異常状態とは、測定値６０３が一定である状態（正常状態）から別の状態に変化し、かつ、正常状態から別の状態への変化度が大きい場合を指す。例えば、異常状態とは、測定値６０３と出力値６０３Ｂとの差が大きい状態が継続している場合を指す。なお、異常状態が発生しているかどうかの判断は、演算部６１３のニューラルネットワークが行ってもよいし、コントローラＩＣ６１４が行ってもよい。
【００５４】なお、本実施の形態では、第１のデータ用領域に格納されたデータ（初期の各種成膜条件６０１）を用いて推論を行い、測定値の推論の結果を生成しているが、これに限定されない。例えば、第２のデータ用領域に格納されたデータ（測定値６０３）から、ニューラルネットワークを用いて推論を行い、各種成膜条件の推論の結果を生成する。そして、推論によって生成された各種成膜条件と、第１のデータ用領域に格納されたデータ（初期の各種成膜条件６０１）とを比較することで、異常状態が発生しているかどうかを判断してもよい。
【００５５】異常状態が発生していないと判断された場合、各種成膜条件を変更するという命令は、コントローラＩＣ６１４から制御装置６１１へ送信されない。よって、各種成膜条件６０２は変更されないまま、薄膜の形成が継続される。
【００５６】他方、異常状態が発生していると判断された場合、出力値６０３Ｂが、第２のデータ用領域に格納されたデータ（測定値６０３）と一致するように、ニューラルネットワークの学習が行われる。学習が行われたニューラルネットワークを用いて推論を行うことで、新しい各種成膜条件６０４が生成される。
【００５７】その後、各種成膜条件を変更するという命令が、コントローラＩＣ６１４から制御装置６１１へ送信される。そして、各種成膜条件６０４は、コントローラＩＣ６１４を介して演算部６１３から制御装置６１１へ送信される。なお、各種成膜条件６０４は、コントローラＩＣ６１４を介さずに演算部６１３から制御装置６１１へ送信されてもよい。さらに、各種成膜条件６０４は、演算部６１３が有するメモリの第１のデータ用領域に格納される。制御装置６１１が該命令および各種成膜条件６０４を受信すると、各種成膜条件６０４を元に各種成膜条件６０２が再生成される。再生成された各種成膜条件６０２を元に、薄膜の形成が継続される。
【００５８】以上により、測定値６０３が一定に保たれることで、薄膜の膜質および膜厚を均質にすることができる。また、各種成膜条件の調整を成膜中に行うことで、薄膜形成の過程を一時的に停止することなく、薄膜形成を行うことができる。また、薄膜形成の過程を一時停止することなく、薄膜形成を行うことができるため、生産性を高くすることができる。
【００５９】［各種成膜条件の制御方法を示すフローチャート］
以下では、各種成膜条件の制御方法について、図２を用いて説明する。図２は、各種成膜条件の調整を示すフローチャートである。
【００６０】はじめに、初期の各種成膜条件が、制御装置に入力される（ステップＳ１）。そして、制御装置に入力された各種成膜条件を元に、薄膜の形成が開始される（ステップＳ２）。
【００６１】薄膜の形成が開始された後、データ（Ｖｐｐ、Ｖｄｃなど）が測定される（ステップＳ３）。そして、測定されたデータの一または複数に、異常状態が発生しているかどうかを判断する（ステップＳ４）。
【００６２】異常状態が発生していないと判断された場合、各種成膜条件は変更されない。他方、異常状態が発生していると判断された場合、ニューラルネットワークを用いた推論を行うことにより、新しい各種成膜条件が生成される（ステップＳ５）。生成された各種成膜条件は制御装置に入力され、各種成膜条件が変更される（ステップＳ６）。以降では、変更された各種成膜条件を元に、薄膜の形成が継続される。
【００６３】上記ステップＳ３からステップＳ６までの過程が、薄膜形成の間、一定の時間間隔で行われる。薄膜が所望の膜厚となったことが確認された時、薄膜の形成を終了する（ステップＳ７）。薄膜の形成を終了するタイミングは、あらかじめ成膜速度を算出し、該成膜速度から所望の膜厚となる成膜時間を見積もることで、該成膜時間に達した時としてもよい。
【００６４】以上のステップにより、薄膜の膜質および膜厚を均質にすることができる。また、各種成膜条件の調整を成膜中に行うことで、薄膜形成の過程を一時的に停止することなく、薄膜形成を行うことができる。また、薄膜形成の過程を一時停止することなく、薄膜形成を行うことができるため、生産性を高くすることができる。
【００６５】［構成例］
以下では、本発明の一態様のプラズマＣＶＤ装置６００の構成例について説明する。図３は、プラズマＣＶＤ装置６００の構成を示すブロック図である。
【００６６】図３に示すプラズマＣＶＤ装置６００は、制御装置６１１と、処理室６１２と、演算部６１３と、コントローラＩＣ６１４と、成膜条件入力手段６１５と、ガス供給手段６１６と、排気手段６１７と、電力供給手段６１８と、電極間隔調整手段６１９と、温度調整手段６２０と、マッチングボックス６２１と、を有する。なお、ガス供給手段６１６、排気手段６１７、電極間隔調整手段６１９、および温度調整手段６２０は全て処理室６１２、または、電極などの処理室６１２内に備えられた構成要素と連結している。また、電力供給手段６１８は、マッチングボックス６２１を介して、処理室６１２内に備えられた電極と連結している。そこで、ガス供給手段６１６、排気手段６１７、電力供給手段６１８、電極間隔調整手段６１９、および温度調整手段６２０をまとめて各手段と呼ぶ場合がある。
【００６７】処理室６１２は、アルミニウム、ステンレスなど剛性のある素材で形成され、内部を真空排気できるように構成されている。ここでは図示しないが、処理室６１２には、第１の電極および第２の電極が備えられている。第１の電極と第２の電極とは対向するように配置されている。なお、第１の電極と第２の電極については容量結合型（平行平板型）の構成に限らない。異なる二以上の高周波電力を供給して処理室の内部にグロー放電プラズマを生成できるものであれば、誘導結合型など他の構成を適用することもできる。
【００６８】成膜条件入力手段６１５は、制御装置６１１および演算部６１３と電気的に接続している。成膜条件入力手段６１５は、初期の各種成膜条件６０１（図１参照。）を入力できる機器であり、入力された初期の各種成膜条件６０１を、制御装置６１１および演算部６１３に送信する機能を有する。成膜条件入力手段６１５として、例えば、キーボード、マウス、表示部にタッチパネルの機能を有する電子機器、などがある。また、成膜条件入力手段６１５には、各種成膜条件を表示するための電子機器が備わっていてもよい。
【００６９】制御装置６１１は、コントローラＩＣ６１４、成膜条件入力手段６１５、および各手段（ガス供給手段６１６、排気手段６１７、電力供給手段６１８、電極間隔調整手段６１９、および温度調整手段６２０）と電気的に接続している。制御装置６１１は、コントローラＩＣ６１４または成膜条件入力手段６１５から送信された各種成膜条件を受信し、処理室６１２に接続された各手段を制御する機能を有する。
【００７０】ガス供給手段６１６は、処理室６１２内の第１の電極に連結されている。ガス供給手段６１６は、ガス（プラズマＣＶＤ装置の場合、原料ガス、または、原料ガスおよびキャリアガス。）が充填されるシリンダ、圧力調整弁、ストップバルブ、マスフローコントローラなどで構成されている。処理室６１２内において、第１の電極は基板と対向する面がシャワー板状に加工され、複数の穴が設けられている。第１の電極に供給されるガスは、制御装置６１１から送信された成膜条件（図１に示すガス６０２Ａ）を満たすよう、第１の電極の内部の中空構造から処理室６１２内に供給される。
【００７１】排気手段６１７は、処理室６１２に接続されており、ガスを流す場合において処理室６１２内を、制御装置６１１から送信された成膜条件（図１に示す処理室内の圧力６０２Ｂ）を満たす圧力に保持するように調整する機能を有する。排気手段６１７の構成としては、バタフライバルブ、コンダクタンスバルブ、ドライポンプ、メカニカルブースターポンプ、ターボ分子ポンプなどが含まれる。バタフライバルブとコンダクタンスバルブを並列に配置する場合には、バタフライバルブを閉じてコンダクタンスバルブを動作させることで、ガスの排気速度を制御して処理室６１２の圧力を所定の範囲に保つことができる。また、コンダクタンスの大きいバタフライバルブを動作させることで高真空排気が可能となる。
【００７２】電力供給手段６１８は、マッチングボックス６２１を介して、処理室６１２内の第１の電極と連結されている。なお、第２の電極は接地電位が与えられ、基板を載置できるような形状となっている。処理室６１２内の電極間に供給される交流電力は、制御装置６１１から送信された成膜条件（図１に示す成膜電力６０２Ｃ）を満たすよう、電力供給手段６１８が有する高周波電源によって供給される。
【００７３】電極間隔調整手段６１９は、処理室６１２内の第１の電極と第２の電極との間隔を調整する機能を有する。第１の電極と第２の電極との間隔は適宜変更できるようになっている。当該間隔の調節は、処理室６１２内で第２の電極の高さが変更できるようにベローズを用いて行われる。当該間隔は、制御装置６１１から送信された成膜条件（図１に示す電極間距離６０２Ｄ）を満たすように調整されている。
【００７４】温度調整手段６２０は、基板の温度を調整する機能を有する。温度調整手段６２０は、基板加熱ヒータと連結している。基板加熱ヒータは、第２の電極に設けられており、ヒータコントローラにより温度制御される。基板加熱ヒータが第２の電極に設けられる場合、熱伝導加熱方式が採用される。例えば、基板加熱ヒータはシースヒータで構成される。基板の温度は、制御装置６１１から送信された成膜条件（図１に示す基板の温度６０２Ｅ）を満たすよう、基板加熱ヒータによって調整される。
【００７５】マッチングボックス６２１は、電力供給手段６１８および演算部６１３と電気的に接続している。マッチングボックス６２１は、電力供給手段６１８から供給される交流電力を有効に誘導する機能を有する。また、マッチングボックス６２１は、成膜中のデータ（Ｖｐｐ、Ｖｄｃなど）を測定し、測定したデータ（図１に示す測定値６０３）を演算部６１３に送信する機能を有する。
【００７６】演算部６１３は、コントローラＩＣ６１４、成膜条件入力手段６１５、およびマッチングボックス６２１と電気的に接続している。演算部６１３は、異常状態が発生しているかどうかの判断、および各種成膜条件の推論を行う機能を有する。演算部６１３として、ニューラルネットワークに用いることが可能な半導体装置を用いることができる。ニューラルネットワークに用いることが可能な半導体装置については、実施の形態３以降で詳細に説明する。
【００７７】また、演算部６１３は、メモリを有する。該メモリとして、ＯＳトランジスタを有するメモリを用いることができる。ＯＳトランジスタを有するメモリについては、実施の形態４以降で詳細に説明する。
【００７８】コントローラＩＣ６１４は、演算部６１３および制御装置６１１と電気的に接続している。コントローラＩＣ６１４は、演算部６１３が推論を行うタイミングを制御する機能、および制御装置６１１を制御する機能を有する。
【００７９】［学習および推論］
本発明の一態様に係るニューラルネットワークは、異常状態が発生しているかどうかの判断を行うための学習を行うことが好ましい。該学習を行うことで、異常状態が発生しているかどうかを判断することができる。さらに、ニューラルネットワークは、成膜中に測定したデータを元に、各種成膜条件の推論を行うための学習を行うことが好ましい。該学習を行うことで、異常状態が発生していると判断した場合、各種成膜条件の推論を行うことができる。
【００８０】本発明の一態様において、ニューラルネットワークに入力されるパラメータは、例えば、ある期間に蓄積された測定データである。例えば、測定した時間、ならびに、各時間における各種成膜条件および測定データを一組とし、複数の組のデータがニューラルネットワークに入力される。例えば、各種成膜条件は、ガスの種類および流量または流量比、処理室内の圧力、成膜電力、電極間距離、ならびに基板の温度であり、測定データは、ＶｐｐおよびＶｄｃである。また、本発明の一態様に係るニューラルネットワークにおいて、ある期間における測定データの時間に伴う推移が解析されることが好ましい。
【００８１】はじめに、異常状態が発生しているかどうかの判断を行うための学習の一例を説明する。異常状態が発生しているかどうかの判断は、成膜開始時と異なる測定データが継続していることを検知することで、行われる。該学習において、入力データは、測定した時間および各時間における各種成膜条件とし、教師信号は、各時間における測定データとする。また、出力値は、各種成膜条件および重み係数から算出した測定データとする。
【００８２】例えば、測定した時間、ならびに、各時間における各種成膜条件および測定データを、ニューラルネットワークに入力する。ニューラルネットワークは、入力データおよび重み係数から、出力値を算出する。出力値が教師信号と異なる場合、重み係数を更新し、更新した重み係数から出力値を再算出する。ニューラルネットワークは、出力値と教師信号とが同じになるまで、重み係数の更新を繰り返す。以上により、重み係数を決定する。
【００８３】さらに、決定した重み係数が格納されたニューラルネットワークに、測定データの変化量のしきい値を与える。以上をもって、異常状態が発生しているかどうかの判断を行うための学習を終える。
【００８４】次に、異常状態が発生しているかどうかの判断について説明する。はじめに、成膜中の入力データおよび決定した重み係数から算出した出力値と、成膜中に測定したデータとの差を算出する。該差が上記しきい値以上となる期間が一定期間を超えた場合、異常状態が発生していると判断する。他方、該差が上記しきい値より小さい場合、あるいは、該差が上記しきい値以上となる期間が一定期間を超えていない場合、異常状態は発生していないと判断する。
【００８５】なお、本実施の形態では、上記学習において、入力データは、測定した時間および各時間における各種成膜条件とし、教師信号は、各時間における測定データとしたが、これに限らない。入力データは、各時間における測定データとし、教師信号は、測定した時間および各時間における各種成膜条件としてもよい。この時、異常状態が発生しているかどうかは、成膜中に測定したデータおよび決定した重み係数から算出した出力値と、成膜中の入力データとの差を元に判断される。こうすることで、異常状態が発生しているかどうかの判断を行うための学習に用いられる重み係数と、各種成膜条件の推論に用いられる重み係数と、を共通にすることができる。
【００８６】なお、本実施の形態では、異常状態が発生しているかどうかの判断を、ニューラルネットワークを用いて行う例を示しているが、これに限らない。累積和法、近傍法、特異スペクトル変換法、などを用いて、該判断を行ってもよい。
【００８７】次に、各種成膜条件の推論を行うための学習の一例を説明する。該学習として、入力データは、測定した時間および各時間における測定データとし、教師信号は、各時間における各種成膜条件とする。例えば、測定データは、ＶｐｐおよびＶｄｃであり、各種成膜条件は、ガスの種類および流量または流量比、処理室内の圧力、成膜電力、電極間距離、ならびに基板の温度である。また、出力値は、測定データおよび重み係数から算出した各種成膜条件とする。
【００８８】各種成膜条件の推論を行うための学習として、例えば、測定した時間、各時間における各種成膜条件および測定データを、ニューラルネットワークに入力する。ニューラルネットワークは、入力データおよび重み係数から、出力値を算出する。出力値が教師信号と異なる場合、重み係数を更新し、更新した重み係数から出力値を再算出する。ニューラルネットワークは、出力値と教師信号とが同じになるまで、重み係数の更新を繰り返す。以上により、各種成膜条件の推論を行うための学習を終える。
【００８９】異常状態が発生していると判断された場合、異常状態が発生した後の測定データと、異常状態が発生する前の測定データとが同じになるまで、重み係数の更新を繰り返す。ニューラルネットワークは、更新された重み係数を用いて各種成膜条件の推論を行う。推論によって算出された各種成膜条件を制御装置に入力する。以上により、各種成膜条件を変更することができる。
【００９０】［薄膜の膜質と、ＶｐｐおよびＶｄｃとの相関］
以下では、プラズマＣＶＤ装置を用いて成膜した薄膜の膜質と、成膜中に測定したＶｐｐおよびＶｄｃとの相関について説明する。具体的には、プラズマＣＶＤ装置を用いて成膜した薄膜は、酸化窒化シリコン膜であり、当該酸化窒化シリコン膜の膜質は、当該酸化窒化シリコン膜に含まれる窒素酸化物（ＮＯｘ、ｘは０より大きく２以下、好ましくは１以上２以下）の量で評価した。評価を行うために、酸化窒化シリコン膜が成膜された試料１Ａ乃至試料１Ｆを用意し、試料１Ａ乃至試料１Ｆについて電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ  Ｓｐｉｎ  Ｒｅｓｏｎａｎｃｅ）測定を行った。さらに、試料１Ａ乃至試料１Ｆを作製途中の、ＶｐｐおよびＶｄｃを測定した。
【００９１】試料１Ａ乃至試料１Ｆの作製方法について説明する。試料１Ａ乃至試料１Ｆは、プラズマＣＶＤ装置を用いて、ガラス上に酸化窒化シリコン膜を１００ｎｍの厚さで成膜した試料である。酸化窒化シリコン膜を成膜する際の共通条件として、シランガス（ＳｉＨ４）の流量は１ｓｃｃｍ、一酸化二窒素（Ｎ２Ｏ）ガスの流量は８００ｓｃｃｍ、基板温度は３５０℃とした。
【００９２】酸化窒化シリコン膜を成膜する際の処理室内の圧力は、試料１Ａ乃至試料１Ｃでは１００Ｐａ、試料１Ｄ乃至試料１Ｆでは２００Ｐａとした。また、酸化窒化シリコン膜を成膜する際の成膜電力は、試料１Ａおよび試料１Ｄでは５０Ｗ、試料１Ｂおよび試料１Ｅでは９０Ｗ、試料１Ｃおよび試料１Ｆでは１５０Ｗとした。
【００９３】上記の方法で作製した試料１Ａ乃至試料１Ｆについて、下記の条件でＥＳＲ測定を行った。測定温度を１００Ｋとし、８．９２ＧＨｚの高周波電力（マイクロ波パワー）を１ｍＷとし、磁場の向きは作製した試料の膜表面と平行とした。スピン密度が小さいほど膜中欠損が少ないといえる。
【００９４】なお、１００Ｋ以下のＥＳＲスペクトルにおいて、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、およびｇ値が１．９６４以上１．９６６以下の第３のシグナルのスピン密度の合計は、窒素酸化物起因のシグナルのスピン密度の合計に相当する。窒素酸化物の代表例としては、一酸化窒素、二酸化窒素等がある。即ち、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、およびｇ値が１．９６４以上１．９６６以下の第３のシグナルのスピン密度の合計が少ないほど、酸化窒化シリコン膜に含まれる窒素酸化物の量が少ないといえる。
【００９５】図４は、試料１Ａ乃至試料１Ｆにおける、窒素酸化物起因のシグナルのスピン密度である。ここでは、スピン密度を、測定されたスピン数を単位体積当たりに換算した値とする。図４に示す一点鎖線は、スピン密度の検出下限である。図４から、成膜電力が高いほどスピン密度は高くなり、処理室内の圧力が高いほどスピン密度は高くなる傾向があることが分かった。
【００９６】次に、試料１Ａ乃至試料１Ｆを作製途中に測定したＶｐｐおよびＶｄｃの結果を図５に示す。
【００９７】図５（Ａ）は、試料１Ａ乃至試料１Ｆを作製途中に測定したＶｐｐである。図５（Ａ）から、成膜電力が高いほどＶｐｐは大きく、処理室内の圧力が高いほどＶｐｐは大きくなる傾向があることが分かった。
【００９８】図５（Ｂ）は、試料１Ａ乃至試料１Ｆを作製途中に測定したＶｄｃである。図５（Ｂ）から、成膜電力が高いほどＶｄｃは小さく、処理室内の圧力が高いほどＶｄｃは大きくなる傾向があることが分かった。以上より、各種成膜条件と、ＶｐｐおよびＶｄｃと、には相関があることが分かる。
【００９９】図６は、試料１Ａ乃至試料１Ｆを作製途中に測定したＶｐｐおよびＶｄｃの関数に対する、試料１Ａ乃至試料１Ｆの窒素酸化物起因のシグナルのスピン密度を示す図である。図６では、ＶｐｐおよびＶｄｃの関数ｆ（Ｖｐｐ，Ｖｄｃ）の値を横軸、スピン密度［ｓｐｉｎｓ／ｃｍ３］の対数を縦軸としている。図６から、関数ｆ（Ｖｐｐ，Ｖｄｃ）の値が大きくなるほど、窒素酸化物起因のシグナルのスピン密度は高くなる傾向があることが分かった。つまり、関数ｆ（Ｖｐｐ，Ｖｄｃ）の値と、酸化窒化シリコン膜に含まれる窒素酸化物の量には相関があることが分かる。以上より、酸化窒化シリコン膜の膜質と、ＶｐｐおよびＶｄｃと、には相関があることが分かる。
【０１００】本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【０１０１】（実施の形態２）
本実施の形態では、先の実施の形態で説明した薄膜製造装置の一例について、図７を参照して説明する。
【０１０２】後述する実施の形態にて例示する半導体装置を作製する際には、異なる膜種が連続成膜可能となる複数の処理室を有する、所謂マルチチャンバー装置を用いることが好ましい。各処理室では、それぞれ、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などによる成膜処理を行うことができる。例えば、１つの処理室を、プラズマＣＶＤ法による成膜処理を行う処理室とした場合、当該処理室には、ガス供給手段、高周波電源を有する電力供給手段、排気手段などを接続することができる。当該処理室を有する装置を、先の実施の形態で示した装置と同様の構成とすることで、ニューラルネットワークを用いたプラズマＣＶＤ装置とすることができる。
【０１０３】また、処理室で、高周波電源を用いて、スパッタリング法による成膜処理を行う場合、当該処理を行っている最中に、ＶｐｐおよびＶｄｃを取得することができる。そこで、当該処理室を有する装置を、先の実施の形態で示した装置と同様の構成とすることで、ニューラルネットワークを用いたスパッタリング装置とすることができる。当該スパッタリング装置は、スパッタリング法による成膜処理中の各種成膜条件以外のデータ（例えば、Ｖｐｐ、Ｖｄｃ）を継続的に測定し、該データに異常状態が発生しているかどうかを監視する機能を有する。さらに、異常状態が検知された場合、ニューラルネットワークによる推論を行うことで、各種成膜条件を調整する機能を有する。つまり、ニューラルネットワークによって、スパッタリング法による成膜処理を制御することが可能となる。
【０１０４】また、各処理室では、基板のクリーニング処理、プラズマ処理、逆スパッタリング処理、エッチング処理、アッシング処理、加熱処理などを行ってもよい。各処理室において、適宜異なる処理を行うことで、絶縁体膜、導電体膜、および半導体膜を、大気開放を行わずに形成することができる。
【０１０５】なお、処理室で、ドライエッチング処理を行う場合、当該処理を行っている最中に、ＶｐｐおよびＶｄｃを取得することができる。そこで、当該処理室を有する装置を、先の実施の形態で示した装置と同様の構成とすることで、ニューラルネットワークを用いたドライエッチング装置とすることができる。当該ドライエッチング装置は、ドライエッチング中のエッチング条件以外のデータ（例えば、Ｖｐｐ、Ｖｄｃ）を継続的に測定し、該データに異常状態が発生しているかどうかを監視する機能を有する。さらに、異常状態が検知された場合、ニューラルネットワークによる推論を行うことで、エッチング条件を調整する機能を有する。つまり、ニューラルネットワークによって、ドライエッチング処理を制御することが可能となる。
【０１０６】また、プラズマＣＶＤ法またはスパッタリング法による成膜処理、およびドライエッチング処理に限らず、各種設定条件以外に、処理中に継続的に測定できるデータがあれば、当該各種設定条件および当該データを元に、ニューラルネットワークによって、当該処理を制御してもよい。
【０１０７】後述する実施の形態にて例示する半導体装置のチャネル形成領域として機能する半導体としては、代表的には酸化物半導体が挙げられる。特に、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）酸化物半導体を当該半導体装置のチャネル形成領域に用いることで、優れた電気特性を有するトランジスタを作製することができる。ここでは、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性とよぶ。
【０１０８】ここで、酸化物半導体と、酸化物半導体の下層に位置する絶縁体、または導電体と、酸化物半導体の上層に位置する絶縁体、または導電体とを、大気開放を行わずに、異なる種類の薄膜を連続形成することで、不純物（特に、水、水素）の濃度が低減された、実質的に高純度真性である酸化物半導体を形成することができる。
【０１０９】まず、先の実施の形態で説明した薄膜製造装置の構成例について、図７を用いて説明する。図７に示す装置を用いることで、半導体と、半導体の下層に位置する絶縁体または導電体と、半導体の上層に位置する絶縁体または導電体と、を連続形成することができる。従って、不純物（特に、水、水素）が半導体へ混入するのを抑制することができる。
【０１１０】図７は、枚葉式のマルチチャンバーの装置４０００の模式的な上面図である。
【０１１１】装置４０００は、大気側基板供給室４０１０と、大気側基板供給室４０１０から、基板を搬送する大気側基板搬送室４０１２と、基板の搬入を行い、且つ室内の圧力を大気圧から減圧、または減圧から大気圧へ切り替えるロードロック室４０２０ａと、基板の搬出を行い、且つ室内の圧力を減圧から大気圧、または大気圧から減圧へ切り替えるアンロードロック室４０２０ｂと、真空中の基板の搬送を行う搬送室４０２９、および搬送室４０３９と、搬送室４０２９と搬送室４０３９とを接続する移送室４０３０ａ、および移送室４０３０ｂと、成膜、または加熱を行う処理室４０２４ａ、処理室４０２４ｂ、処理室４０３４ａ、処理室４０３４ｂ、処理室４０３４ｃ、処理室４０３４ｄ、および処理室４０３４ｅと、を有する。
【０１１２】なお、複数の処理室は、それぞれ、並列して異なる処理を行うことができる。従って、異なる膜種の積層構造を容易に作製することができる。なお、並列処理は、最大で処理室の数だけ行うことができる。例えば、図７に示す装置４０００は、７つの処理室を有する装置である。従って、１つの装置を用いて（本明細書ではｉｎ−ｓｉｔｕともいう）、７つの成膜処理を、同時に行うことができる。
【０１１３】一方、積層構造において、大気開放せずに作製できる積層数は、必ずしも処理室の数と同じにはならない。例えば、求める積層構造において、同材料の層を複数有する場合、当該層は１つの処理室で設けることができるため、設置された処理室の数よりも、多い積層数の積層構造を作製することができる。
【０１１４】また、大気側基板供給室４０１０は、基板を収容するカセットポート４０１４と、基板のアライメントを行うアライメントポート４０１６と、を備える。なお、カセットポート４０１４は、複数（例えば、図７においては、３つ）有する構成としてもよい。
【０１１５】また、大気側基板搬送室４０１２は、ロードロック室４０２０ａおよびアンロードロック室４０２０ｂと接続される。搬送室４０２９は、ロードロック室４０２０ａ、アンロードロック室４０２０ｂ、移送室４０３０ａ、移送室４０３０ｂ、処理室４０２４ａ、および処理室４０２４ｂと接続される。移送室４０３０ａ、および移送室４０３０ｂは、搬送室４０２９、および搬送室４０３９と接続される。また、搬送室４０３９は、移送室４０３０ａ、移送室４０３０ｂ、処理室４０３４ａ、処理室４０３４ｂ、処理室４０３４ｃ、処理室４０３４ｄ、および処理室４０３４ｅと接続される。
【０１１６】なお、各室の接続部にはゲートバルブ４０２８、またはゲートバルブ４０３８が設けられており、大気側基板供給室４０１０と、大気側基板搬送室４０１２を除き、各室を独立して真空状態に保持することができる。また、大気側基板搬送室４０１２は、搬送ロボット４０１８を有する。搬送室４０２９は、搬送ロボット４０２６を有し、搬送室４０３９は、搬送ロボット４０３６を有する。搬送ロボット４０１８、搬送ロボット４０２６、および搬送ロボット４０３６は、複数の可動部と、基板を保持するアームと、を有し、各室へ基板を搬送することができる。
【０１１７】なお、搬送室、処理室、ロードロック室、アンロードロック室および移送室は、上述の数に限定されず、設置スペースやプロセス条件に合わせて、適宜最適な数とすることができる。
【０１１８】特に、搬送室を複数有する場合、一つの搬送室と、他の搬送室との間には、２以上の移送室を有することが好ましい。例えば、図７に示すように、搬送室４０２９、および搬送室４０３９を有する場合、搬送室４０２９と搬送室４０３９との間に、移送室４０３０ａおよび移送室４０３０ｂが並列して配置されることが好ましい。
【０１１９】移送室４０３０ａおよび移送室４０３０ｂを並列して配置することで、例えば、搬送ロボット４０２６が移送室４０３０ａに基板を搬入する工程と、搬送ロボット４０３６が移送室４０３０ｂに基板を搬入する工程と、を同時に行うことができる。また、搬送ロボット４０２６が移送室４０３０ｂから基板を搬出する工程と、搬送ロボット４０３６が移送室４０３０ａから基板を搬出する工程と、を同時に行うことができる。つまり、複数の搬送ロボットを同時に駆動することで、生産効率が向上する。
【０１２０】また、図７では、１室の搬送室が、１つの搬送ロボットを有し、かつ複数の処理室と接続する例を示したが、本構造に限定されない。１室の搬送室につき、複数の搬送ロボットを有していてもよい。
【０１２１】また、搬送室４０２９、および搬送室４０３９の一方、または両方は、バルブを介して真空ポンプと、クライオポンプと、に接続している。従って、搬送室４０２９、および搬送室４０３９は、真空ポンプを用いて、大気圧から低真空または中真空（数１００Ｐａから０．１Ｐａ程度）まで排気した後、バルブを切り替え、クライオポンプを用いて、中真空から高真空または超高真空（０．１Ｐａから１×１０−７Ｐａ程度）まで排気することができる。
【０１２２】また、例えば、クライオポンプは、１室の搬送室に対し、２台以上並列に接続してもよい。複数のクライオポンプを有することで、１台のクライオポンプがリジェネ中であっても、他のクライオポンプを使って排気することが可能となる。なお、リジェネとは、クライオポンプ内にため込まれた分子（または原子）を放出する処理とする。クライオポンプは、分子（または原子）をため込みすぎると排気能力が低下してくるため、定期的にリジェネを行うとよい。
【０１２３】処理室４０２４ａ、処理室４０２４ｂ、処理室４０３４ａ、処理室４０３４ｂ、処理室４０３４ｃ、処理室４０３４ｄ、および処理室４０３４ｅは、それぞれ、異なる処理を並列して行うことができる。つまり、処理室毎に独立して、設置された基板に対し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などによる成膜処理、加熱処理、およびプラズマ処理のいずれか一または複数の処理を行うことができる。また、処理室では、加熱処理、またはプラズマ処理を行った後、成膜処理を行ってもよい。
【０１２４】装置４０００は、複数の処理室を有することで、処理と処理の間で基板を大気暴露することなく搬送することが可能なため、基板に不純物が吸着することを抑制できる。また、処理室毎に独立して、様々な膜種の成膜処理、加熱処理、および、プラズマ処理のいずれか一または複数の処理を行うことができるため、成膜や加熱処理などの順番を自由に構築することができる。
【０１２５】ロードロック室４０２０ａは、基板受け渡しステージや、基板を裏面から加熱する裏面ヒータ等を備えていても良い。ロードロック室４０２０ａは、減圧状態から大気圧まで圧力を上昇させ、ロードロック室４０２０ａの圧力が大気圧になった時に、大気側基板搬送室４０１２に設けられている搬送ロボット４０１８から基板受け渡しステージが基板を受け取る。その後、ロードロック室４０２０ａを真空引きし、減圧状態としたのち、搬送室４０２９に設けられている搬送ロボット４０２６が基板受け渡しステージから基板を受け取る。
【０１２６】また、ロードロック室４０２０ａは、バルブを介して真空ポンプ、およびクライオポンプと接続されている。なお、アンロードロック室４０２０ｂは、ロードロック室４０２０ａと同様の構成とすればよい。
【０１２７】大気側基板搬送室４０１２は、搬送ロボット４０１８を有するため、搬送ロボット４０１８により、カセットポート４０１４とロードロック室４０２０ａとの基板の受け渡しを行うことができる。また、大気側基板搬送室４０１２、および大気側基板供給室４０１０の上方にＨＥＰＡフィルター（Ｈｉｇｈ  Ｅｆｆｉｃｉｅｎｃｙ  Ｐａｒｔｉｃｕｌａｔｅ  Ａｉｒ  Ｆｉｌｔｅｒ）等のゴミまたはパーティクルの混入を抑制するための機構を設けてもよい。また、カセットポート４０１４は、複数の基板を格納することができる。
【０１２８】上記の装置４０００を用いて、絶縁膜、半導体膜、および導電膜を、大気開放を行わず連続成膜することで、半導体膜への不純物の入り込みを好適に抑制できる。
【０１２９】上記より、本発明の一態様の装置を用いることで、半導体膜を有する積層構造を連続成膜により、作製することができる。従って、半導体膜中に取り込まれる水素、水などの不純物を抑制し、且つ欠陥準位密度の低い半導体膜を作製することができる。
【０１３０】本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０１３１】（実施の形態３）
本実施の形態では、実施の形態１で説明したニューラルネットワークに用いることが可能な半導体装置の構成例について説明する。
【０１３２】図８（Ａ）に示すように、ニューラルネットワークＮＮは入力層ＩＬ、出力層ＯＬ、中間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層ＨＬはそれぞれ、１又は複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラルネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともでき、ディープニューラルネットワークを用いた学習は深層学習と呼ぶこともできる。
【０１３３】入力層ＩＬの各ニューロンには入力データが入力され、中間層ＨＬの各ニューロンには前層又は後層のニューロンの出力信号が入力され、出力層ＯＬの各ニューロンには前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。
【０１３４】図８（Ｂ）に、ニューロンによる演算の例を示す。ここでは、ニューロンＮと、ニューロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層のニューロンの出力ｘ１と、前層のニューロンの出力ｘ２が入力される。そして、ニューロンＮにおいて、出力ｘ１と重みｗ１の乗算結果（ｘ１ｗ１）と出力ｘ２と重みｗ２の乗算結果（ｘ２ｗ２）の総和ｘ１ｗ１＋ｘ２ｗ２が計算された後、必要に応じてバイアスｂが加算され、値ａ＝ｘ１ｗ１＋ｘ２ｗ２＋ｂが得られる。そして、値ａは活性化関数ｈによって変換され、ニューロンＮから出力信号ｙ＝ｈ（ａ）が出力される。
【０１３５】このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる（上記のｘ１ｗ１＋ｘ２ｗ２）。この積和演算は、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われてもよい。積和演算をハードウェアによって行う場合は、積和演算回路を用いることができる。この積和演算回路としては、デジタル回路を用いてもよいし、アナログ回路を用いてもよい。積和演算回路にアナログ回路を用いる場合、積和演算回路の回路規模の縮小、又は、メモリへのアクセス回数の減少による処理速度の向上及び消費電力の低減を図ることができる。
【０１３６】積和演算回路は、チャネル形成領域にシリコン（単結晶シリコンなど）を含むトランジスタ（以下、Ｓｉトランジスタともいう）によって構成してもよいし、ＯＳトランジスタによって構成してもよい。特に、ＯＳトランジスタはオフ電流が極めて小さいため、積和演算回路のアナログメモリを構成するトランジスタとして好適である。なお、ＳｉトランジスタとＯＳトランジスタの両方を用いて積和演算回路を構成してもよい。以下、積和演算回路の機能を備えた半導体装置の構成例について説明する。
【０１３７】＜半導体装置の構成例＞
図９に、ニューラルネットワークの演算を行う機能を有する半導体装置ＭＡＣの構成例を示す。半導体装置ＭＡＣは、ニューロン間の結合強度（重み）に対応する第１のデータと、入力データに対応する第２のデータの積和演算を行う機能を有する。なお、第１のデータ及び第２のデータはそれぞれ、アナログデータ又は多値のデータ（離散的なデータ）とすることができる。また、半導体装置ＭＡＣは、積和演算によって得られたデータを活性化関数によって変換する機能を有する。
【０１３８】半導体装置ＭＡＣは、セルアレイＣＡ、電流源回路ＣＳ、カレントミラー回路ＣＭ、回路ＷＤＤ、回路ＷＬＤ、回路ＣＬＤ、オフセット回路ＯＦＳＴ、及び活性化関数回路ＡＣＴＶを有する。
【０１３９】セルアレイＣＡは、複数のメモリセルＭＣ及び複数のメモリセルＭＣｒｅｆを有する。図９には、セルアレイＣＡがｍ行ｎ列（ｍ，ｎは１以上の整数）のメモリセルＭＣ（ＭＣ［１，１］乃至ＭＣ［ｍ，ｎ］）と、ｍ個のメモリセルＭＣｒｅｆ（ＭＣｒｅｆ［１］乃至ＭＣｒｅｆ［ｍ］）を有する構成例を示している。メモリセルＭＣは、第１のデータを格納する機能を有する。また、メモリセルＭＣｒｅｆは、積和演算に用いられる参照データを格納する機能を有する。なお、参照データはアナログデータ又は多値のデータとすることができる。
【０１４０】メモリセルＭＣ［ｉ，ｊ］（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤ［ｊ］、及び配線ＢＬ［ｊ］と接続されている。また、メモリセルＭＣｒｅｆ［ｉ］は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤｒｅｆ、配線ＢＬｒｅｆと接続されている。ここで、メモリセルＭＣ［ｉ，ｊ］と配線ＢＬ［ｊ］間を流れる電流をＩＭＣ［ｉ，ｊ］と表記し、メモリセルＭＣｒｅｆ［ｉ］と配線ＢＬｒｅｆ間を流れる電流をＩＭＣｒｅｆ［ｉ］と表記する。
【０１４１】メモリセルＭＣ及びメモリセルＭＣｒｅｆの具体的な構成例を、図１０に示す。図１０には代表例としてメモリセルＭＣ［１，１］、ＭＣ［２，１］及びメモリセルＭＣｒｅｆ［１］、ＭＣｒｅｆ［２］を示しているが、他のメモリセルＭＣ及びメモリセルＭＣｒｅｆにも同様の構成を用いることができる。メモリセルＭＣ及びメモリセルＭＣｒｅｆはそれぞれ、トランジスタＴｒ１１、Ｔｒ１２、容量素子Ｃ１１を有する。ここでは、トランジスタＴｒ１１及びトランジスタＴｒ１２がｎチャネル型のトランジスタである場合について説明する。
【０１４２】メモリセルＭＣにおいて、トランジスタＴｒ１１のゲートは配線ＷＬと接続され、トランジスタＴｒ１１のソース又はドレインの一方はトランジスタＴｒ１２のゲート、及び容量素子Ｃ１１の第１の電極と接続され、トランジスタＴｒ１１のソース又はドレインの他方は配線ＷＤと接続されている。トランジスタＴｒ１２のソース又はドレインの一方は配線ＢＬと接続され、トランジスタＴｒ１２のソース又はドレインの他方は配線ＶＲと接続されている。容量素子Ｃ１１の第２の電極は、配線ＲＷと接続されている。配線ＶＲは、所定の電位を供給する機能を有する配線である。ここでは一例として、配線ＶＲから低電源電位（接地電位など）が供給される場合について説明する。
【０１４３】トランジスタＴｒ１１のソース又はドレインの一方、トランジスタＴｒ１２のゲート、及び容量素子Ｃ１１の第１の電極と接続されたノードを、ノードＮＭとする。また、メモリセルＭＣ［１，１］、ＭＣ［２，１］のノードＮＭを、それぞれノードＮＭ［１，１］、ＮＭ［２，１］と表記する。
【０１４４】メモリセルＭＣｒｅｆも、メモリセルＭＣと同様の構成を有する。ただし、メモリセルＭＣｒｅｆは配線ＷＤの代わりに配線ＷＤｒｅｆと接続され、配線ＢＬの代わりに配線ＢＬｒｅｆと接続されている。また、メモリセルＭＣｒｅｆ［１］、ＭＣｒｅｆ［２］において、トランジスタＴｒ１１のソース又はドレインの一方、トランジスタＴｒ１２のゲート、及び容量素子Ｃ１１の第１の電極と接続されたノードを、それぞれノードＮＭｒｅｆ［１］、ＮＭｒｅｆ［２］と表記する。
【０１４５】ノードＮＭとノードＮＭｒｅｆはそれぞれ、メモリセルＭＣとメモリセルＭＣｒｅｆの保持ノードとして機能する。ノードＮＭには第１のデータが保持され、ノードＮＭｒｅｆには参照データが保持される。また、配線ＢＬ［１］からメモリセルＭＣ［１，１］、ＭＣ［２，１］のトランジスタＴｒ１２には、それぞれ電流ＩＭＣ［１，１］、ＩＭＣ［２，１］が流れる。また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］、ＭＣｒｅｆ［２］のトランジスタＴｒ１２には、それぞれ電流ＩＭＣｒｅｆ［１］、ＩＭＣｒｅｆ［２］が流れる。
【０１４６】トランジスタＴｒ１１は、ノードＮＭ又はノードＮＭｒｅｆの電位を保持する機能を有するため、トランジスタＴｒ１１のオフ電流は小さいことが好ましい。そのため、トランジスタＴｒ１１としてオフ電流が極めて小さいＯＳトランジスタを用いることが好ましい。これにより、ノードＮＭ又はノードＮＭｒｅｆの電位の変動を抑えることができ、演算精度の向上を図ることができる。また、ノードＮＭ又はノードＮＭｒｅｆの電位をリフレッシュする動作の頻度を低く抑えることが可能となり、消費電力を削減することができる。
【０１４７】トランジスタＴｒ１２は特に限定されず、例えば、Ｓｉトランジスタ、ＯＳトランジスタなどを用いることができる。トランジスタＴｒ１２にＯＳトランジスタを用いる場合、トランジスタＴｒ１１と同じ製造装置を用いて、トランジスタＴｒ１２を作製することが可能となり、製造コストを抑制することができる。なお、トランジスタＴｒ１２はｎチャネル型であってもｐチャネル型であってもよい。
【０１４８】電流源回路ＣＳは、配線ＢＬ［１］乃至ＢＬ［ｎ］及び配線ＢＬｒｅｆと接続されている。電流源回路ＣＳは、配線ＢＬ［１］乃至ＢＬ［ｎ］及び配線ＢＬｒｅｆに電流を供給する機能を有する。なお、配線ＢＬ［１］乃至ＢＬ［ｎ］に供給される電流値と配線ＢＬｒｅｆに供給される電流値は異なっていてもよい。ここでは、電流源回路ＣＳから配線ＢＬ［１］乃至ＢＬ［ｎ］に供給される電流をＩＣ、電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩＣｒｅｆと表記する。
【０１４９】カレントミラー回路ＣＭは、配線ＩＬ［１］乃至ＩＬ［ｎ］及び配線ＩＬｒｅｆを有する。配線ＩＬ［１］乃至ＩＬ［ｎ］はそれぞれ配線ＢＬ［１］乃至ＢＬ［ｎ］と接続され、配線ＩＬｒｅｆは、配線ＢＬｒｅｆと接続されている。ここでは、配線ＩＬ［１］乃至ＩＬ［ｎ］と配線ＢＬ［１］乃至ＢＬ［ｎ］の接続箇所をノードＮＰ［１］乃至ＮＰ［ｎ］と表記する。また、配線ＩＬｒｅｆと配線ＢＬｒｅｆの接続箇所をノードＮＰｒｅｆと表記する。
【０１５０】カレントミラー回路ＣＭは、ノードＮＰｒｅｆの電位に応じた電流ＩＣＭを配線ＩＬｒｅｆに流す機能と、この電流ＩＣＭを配線ＩＬ［１］乃至ＩＬ［ｎ］にも流す機能を有する。図９には、配線ＢＬｒｅｆから配線ＩＬｒｅｆに電流ＩＣＭが排出され、配線ＢＬ［１］乃至ＢＬ［ｎ］から配線ＩＬ［１］乃至ＩＬ［ｎ］に電流ＩＣＭが排出される例を示している。また、カレントミラー回路ＣＭから配線ＢＬ［１］乃至ＢＬ［ｎ］を介してセルアレイＣＡに流れる電流を、ＩＢ［１］乃至ＩＢ［ｎ］と表記する。また、カレントミラー回路ＣＭから配線ＢＬｒｅｆを介してセルアレイＣＡに流れる電流を、ＩＢｒｅｆと表記する。
【０１５１】回路ＷＤＤは、配線ＷＤ［１］乃至ＷＤ［ｎ］及び配線ＷＤｒｅｆと接続されている。回路ＷＤＤは、メモリセルＭＣに格納される第１のデータに対応する電位を、配線ＷＤ［１］乃至ＷＤ［ｎ］に供給する機能を有する。また、回路ＷＤＤは、メモリセルＭＣｒｅｆに格納される参照データに対応する電位を、配線ＷＤｒｅｆに供給する機能を有する。回路ＷＬＤは、配線ＷＬ［１］乃至ＷＬ［ｍ］と接続されている。回路ＷＬＤは、データの書き込みを行うメモリセルＭＣ又はメモリセルＭＣｒｅｆを選択するための信号を、配線ＷＬ［１］乃至ＷＬ［ｍ］に供給する機能を有する。回路ＣＬＤは、配線ＲＷ［１］乃至ＲＷ［ｍ］と接続されている。回路ＣＬＤは、第２のデータに対応する電位を、配線ＲＷ［１］乃至ＲＷ［ｍ］に供給する機能を有する。
【０１５２】オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至ＢＬ［ｎ］及び配線ＯＬ［１］乃至ＯＬ［ｎ］と接続されている。オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至ＢＬ［ｎ］からオフセット回路ＯＦＳＴに流れる電流量、及び／又は、配線ＢＬ［１］乃至ＢＬ［ｎ］からオフセット回路ＯＦＳＴに流れる電流の変化量を検出する機能を有する。また、オフセット回路ＯＦＳＴは、検出結果を配線ＯＬ［１］乃至ＯＬ［ｎ］に出力する機能を有する。なお、オフセット回路ＯＦＳＴは、検出結果に対応する電流を配線ＯＬに出力してもよいし、検出結果に対応する電流を電圧に変換して配線ＯＬに出力してもよい。セルアレイＣＡとオフセット回路ＯＦＳＴの間を流れる電流を、Ｉα［１］乃至Ｉα［ｎ］と表記する。
【０１５３】オフセット回路ＯＦＳＴの構成例を図１１に示す。図１１に示すオフセット回路ＯＦＳＴは、回路ＯＣ［１］乃至ＯＣ［ｎ］を有する。また、回路ＯＣ［１］乃至ＯＣ［ｎ］はそれぞれ、トランジスタＴｒ２１、トランジスタＴｒ２２、トランジスタＴｒ２３、容量素子Ｃ２１、及び抵抗素子Ｒ１を有する。各素子の接続関係は図１１に示す通りである。なお、容量素子Ｃ２１の第１の電極及び抵抗素子Ｒ１の第１の端子と接続されたノードを、ノードＮａとする。また、容量素子Ｃ２１の第２の電極、トランジスタＴｒ２１のソース又はドレインの一方、及びトランジスタＴｒ２２のゲートと接続されたノードを、ノードＮｂとする。
【０１５４】配線ＶｒｅｆＬは電位Ｖｒｅｆを供給する機能を有し、配線ＶａＬは電位Ｖａを供給する機能を有し、配線ＶｂＬは電位Ｖｂを供給する機能を有する。また、配線ＶＤＤＬは電位ＶＤＤを供給する機能を有し、配線ＶＳＳＬは電位ＶＳＳを供給する機能を有する。ここでは、電位ＶＤＤが高電源電位であり、電位ＶＳＳが低電源電位である場合について説明する。また、配線ＲＳＴは、トランジスタＴｒ２１の導通状態を制御するための電位を供給する機能を有する。トランジスタＴｒ２２、トランジスタＴｒ２３、配線ＶＤＤＬ、配線ＶＳＳＬ、及び配線ＶｂＬによって、ソースフォロワ回路が構成される。
【０１５５】次に、回路ＯＣ［１］乃至ＯＣ［ｎ］の動作例を説明する。なお、ここでは代表例として回路ＯＣ［１］の動作例を説明するが、回路ＯＣ［２］乃至ＯＣ［ｎ］も同様に動作させることができる。まず、配線ＢＬ［１］に第１の電流が流れると、ノードＮａの電位は、第１の電流と抵抗素子Ｒ１の抵抗値に応じた電位となる。また、このときトランジスタＴｒ２１はオン状態であり、ノードＮｂに電位Ｖａが供給される。その後、トランジスタＴｒ２１はオフ状態となる。
【０１５６】次に、配線ＢＬ［１］に第２の電流が流れると、ノードＮａの電位は、第２の電流と抵抗素子Ｒ１の抵抗値に応じた電位に変化する。このときトランジスタＴｒ２１はオフ状態であり、ノードＮｂはフローティング状態となっているため、ノードＮａの電位の変化に伴い、ノードＮｂの電位は容量結合により変化する。ここで、ノードＮａの電位の変化量をΔＶＮａとし、容量結合係数を１とすると、ノードＮｂの電位はＶａ＋ΔＶＮａとなる。そして、トランジスタＴｒ２２のしきい値電圧をＶｔｈとすると、配線ＯＬ［１］から電位Ｖａ＋ΔＶＮａ−Ｖｔｈが出力される。ここで、Ｖａ＝Ｖｔｈとすることにより、配線ＯＬ［１］から電位ΔＶＮａを出力することができる。
【０１５７】電位ΔＶＮａは、第１の電流から第２の電流への変化量、抵抗素子Ｒ１の抵抗値、及び電位Ｖｒｅｆに応じて定まる。ここで、抵抗素子Ｒ１の抵抗値と電位Ｖｒｅｆは既知であるため、電位ΔＶＮａから配線ＢＬに流れる電流の変化量を求めることができる。
【０１５８】上記のようにオフセット回路ＯＦＳＴによって検出された電流量、および／または電流の変化量に対応する信号は、配線ＯＬ［１］乃至ＯＬ［ｎ］を介して活性化関数回路ＡＣＴＶに入力される。
【０１５９】活性化関数回路ＡＣＴＶは、配線ＯＬ［１］乃至ＯＬ［ｎ］、及び、配線ＮＩＬ［１］乃至ＮＩＬ［ｎ］と接続されている。活性化関数回路ＡＣＴＶは、オフセット回路ＯＦＳＴから入力された信号を、あらかじめ定義された活性化関数に従って変換するための演算を行う機能を有する。活性化関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。活性化関数回路ＡＣＴＶによって変換された信号は、出力データとして配線ＮＩＬ［１］乃至ＮＩＬ［ｎ］に出力される。
【０１６０】＜半導体装置の動作例＞
上記の半導体装置ＭＡＣを用いて、第１のデータと第２のデータの積和演算を行うことができる。以下、積和演算を行う際の半導体装置ＭＡＣの動作例を説明する。
【０１６１】図１２に半導体装置ＭＡＣの動作例のタイミングチャートを示す。図１２には、図１０における配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＤ［１］、配線ＷＤｒｅｆ、ノードＮＭ［１，１］、ノードＮＭ［２，１］、ノードＮＭｒｅｆ［１］、ノードＮＭｒｅｆ［２］、配線ＲＷ［１］、及び配線ＲＷ［２］の電位の推移と、電流ＩＢ［１］−Ｉα［１］、及び電流ＩＢｒｅｆの値の推移を示している。電流ＩＢ［１］−Ｉα［１］は、配線ＢＬ［１］からメモリセルＭＣ［１，１］、ＭＣ［２，１］に流れる電流の総和に相当する。
【０１６２】なお、ここでは代表例として図１０に示すメモリセルＭＣ［１，１］、ＭＣ［２，１］及びメモリセルＭＣｒｅｆ［１］、ＭＣｒｅｆ［２］に着目して動作を説明するが、他のメモリセルＭＣ及びメモリセルＭＣｒｅｆも同様に動作させることができる。
【０１６３】［第１のデータの格納］
まず、時刻Ｔ０１−Ｔ０２の期間において、配線ＷＬ［１］の電位がハイレベル（Ｈｉｇｈ）となり、配線ＷＤ［１］の電位が接地電位（ＧＮＤ）よりもＶＰＲ−ＶＷ［１，１］大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶＰＲ大きい電位となる。また、配線ＲＷ［１］、及び配線ＲＷ［２］の電位が基準電位（ＲＥＦＰ）となる。なお、電位ＶＷ［１，１］はメモリセルＭＣ［１，１］に格納される第１のデータに対応する電位である。また、電位ＶＰＲは参照データに対応する電位である。これにより、メモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［１，１］の電位がＶＰＲ−ＶＷ［１，１］、ノードＮＭｒｅｆ［１］の電位がＶＰＲとなる。
【０１６４】このとき、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［１，１］，０は、次の式で表すことができる。ここで、ｋはトランジスタＴｒ１２のチャネル長、チャネル幅、移動度、ゲート絶縁体の容量などで決まる定数である。また、ＶｔｈはトランジスタＴｒ１２のしきい値電圧である。
【０１６５】
2019130159.tif 000003
【０１６６】また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［１］，０は、次の式で表すことができる。
【０１６７】
2019130159.tif 000004
【０１６８】次に、時刻Ｔ０２−Ｔ０３の期間において、配線ＷＬ［１］の電位がローレベル（Ｌｏｗ）となる。これにより、メモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位が保持される。
【０１６９】なお、前述の通り、トランジスタＴｒ１１としてＯＳトランジスタを用いることが好ましい。これにより、トランジスタＴｒ１１のリーク電流を抑えることができ、ノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位を正確に保持することができる。
【０１７０】次に、時刻Ｔ０３−Ｔ０４の期間において、配線ＷＬ［２］の電位がハイレベルとなり、配線ＷＤ［１］の電位が接地電位よりもＶＰＲ−ＶＷ［２，１］大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶＰＲ大きい電位となる。なお、電位ＶＷ［２，１］はメモリセルＭＣ［２，１］に格納される第１のデータに対応する電位である。これにより、メモリセルＭＣ［２，１］及びメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［２，１］の電位がＶＰＲ−ＶＷ［２，１］、ノードＮＭｒｅｆ［２］の電位がＶＰＲとなる。
【０１７１】このとき、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［２，１］，０は、次の式で表すことができる。
【０１７２】
2019130159.tif 000005
【０１７３】また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［２］，０は、次の式で表すことができる。
【０１７４】
2019130159.tif 000006
【０１７５】次に、時刻Ｔ０４−Ｔ０５の期間において、配線ＷＬ［２］の電位がローレベルとなる。これにより、メモリセルＭＣ［２，１］及びメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［２，１］及びノードＮＭｒｅｆ［２］の電位が保持される。
【０１７６】以上の動作により、メモリセルＭＣ［１，１］、ＭＣ［２，１］に第１のデータが格納され、メモリセルＭＣｒｅｆ［１］、ＭＣｒｅｆ［２］に参照データが格納される。
【０１７７】ここで、時刻Ｔ０４−Ｔ０５の期間において、配線ＢＬ［１］及び配線ＢＬｒｅｆに流れる電流を考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流が供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、ＭＣｒｅｆ［２］へ排出される。電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩＣｒｅｆ、配線ＢＬｒｅｆからカレントミラー回路ＣＭによって配線ＩＬｒｅｆへ排出される電流をＩＣＭ，０とすると、次の式が成り立つ。
【０１７８】
2019130159.tif 000007
【０１７９】配線ＢＬ［１］には、電流源回路ＣＳからの電流が供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、ＭＣ［２，１］へ排出される。また、配線ＢＬ［１］からオフセット回路ＯＦＳＴに電流が流れる。電流源回路ＣＳから配線ＢＬ［１］に供給される電流をＩＣ、配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，０とすると、次の式が成り立つ。
【０１８０】
2019130159.tif 000008
【０１８１】［第１のデータと第２のデータの積和演算］
次に、時刻Ｔ０５−Ｔ０６の期間において、配線ＲＷ［１］の電位が基準電位よりもＶＸ［１］大きい電位となる。このとき、メモリセルＭＣ［１，１］、及びメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１には電位ＶＸ［１］が供給され、容量結合によりトランジスタＴｒ１２のゲートの電位が上昇する。なお、電位ＶＸ［１］はメモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］に供給される第２のデータに対応する電位である。
【０１８２】トランジスタＴｒ１２のゲートの電位の変化量は、配線ＲＷの電位の変化量に、メモリセルの構成によって決まる容量結合係数を乗じた値となる。容量結合係数は、容量素子Ｃ１１の容量、トランジスタＴｒ１２のゲート容量、寄生容量などによって算出される。以下では便宜上、配線ＲＷの電位の変化量とトランジスタＴｒ１２のゲートの電位の変化量が同じ、すなわち容量結合係数が１であるとして説明する。実際には、容量結合係数を考慮して電位ＶＸを決定すればよい。
【０１８３】メモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］の容量素子Ｃ１１に電位ＶＸ［１］が供給されると、ノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位がそれぞれＶＸ［１］上昇する。
【０１８４】ここで、時刻Ｔ０５−Ｔ０６の期間において、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［１，１］，１は、次の式で表すことができる。
【０１８５】
2019130159.tif 000009
【０１８６】すなわち、配線ＲＷ［１］に電位ＶＸ［１］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣ［１，１］＝ＩＭＣ［１，１］，１−ＩＭＣ［１，１］，０増加する。
【０１８７】また、時刻Ｔ０５−Ｔ０６の期間において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［１］，１は、次の式で表すことができる。
【０１８８】
2019130159.tif 000010
【０１８９】すなわち、配線ＲＷ［１］に電位ＶＸ［１］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣｒｅｆ［１］＝ＩＭＣｒｅｆ［１］，１−ＩＭＣｒｅｆ［１］，０増加する。
【０１９０】また、配線ＢＬ［１］及び配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流ＩＣｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、ＭＣｒｅｆ［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，１とすると、次の式が成り立つ。
【０１９１】
2019130159.tif 000011
【０１９２】配線ＢＬ［１］には、電流源回路ＣＳから電流ＩＣが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、ＭＣ［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，１とすると、次の式が成り立つ。
【０１９３】
2019130159.tif 000012
【０１９４】そして、式（Ｅ１）乃至式（Ｅ１０）から、電流Ｉα，０と電流Ｉα，１の差（差分電流ΔＩα）は次の式で表すことができる。
【０１９５】
2019130159.tif 000013
【０１９６】このように、差分電流ΔＩαは、電位ＶＷ［１，１］と電位ＶＸ［１］の積に応じた値となる。
【０１９７】その後、時刻Ｔ０６−Ｔ０７の期間において、配線ＲＷ［１］の電位は基準電位となり、ノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位は時刻Ｔ０４−Ｔ０５の期間における電位と同様になる。
【０１９８】次に、時刻Ｔ０７−Ｔ０８の期間において、配線ＲＷ［１］の電位が基準電位よりもＶＸ［１］大きい電位となり、配線ＲＷ［２］の電位が基準電位よりもＶＸ［２］大きい電位となる。これにより、メモリセルＭＣ［１，１］、及びメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１に電位ＶＸ［１］が供給され、容量結合によりノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位がそれぞれＶＸ［１］上昇する。また、メモリセルＭＣ［２，１］、及びメモリセルＭＣｒｅｆ［２］のそれぞれの容量素子Ｃ１１に電位ＶＸ［２］が供給され、容量結合によりノードＮＭ［２，１］及びノードＮＭｒｅｆ［２］の電位がそれぞれＶＸ［２］上昇する。
【０１９９】ここで、時刻Ｔ０７−Ｔ０８の期間において、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［２，１］，１は、次の式で表すことができる。
【０２００】
2019130159.tif 000014
【０２０１】すなわち、配線ＲＷ［２］に電位ＶＸ［２］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣ［２，１］＝ＩＭＣ［２，１］，１−ＩＭＣ［２，１］，０増加する。
【０２０２】また、時刻Ｔ０７−Ｔ０８の期間において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［２］，１は、次の式で表すことができる。
【０２０３】
2019130159.tif 000015
【０２０４】すなわち、配線ＲＷ［２］に電位ＶＸ［２］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣｒｅｆ［２］＝ＩＭＣｒｅｆ［２］，１−ＩＭＣｒｅｆ［２］，０増加する。
【０２０５】また、配線ＢＬ［１］及び配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流ＩＣｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、ＭＣｒｅｆ［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，２とすると、次の式が成り立つ。
【０２０６】
2019130159.tif 000016
【０２０７】配線ＢＬ［１］には、電流源回路ＣＳから電流ＩＣが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、ＭＣ［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，２とすると、次の式が成り立つ。
【０２０８】
2019130159.tif 000017
【０２０９】そして、式（Ｅ１）乃至式（Ｅ８）、及び、式（Ｅ１２）乃至式（Ｅ１５）から、電流Ｉα，０と電流Ｉα，２の差（差分電流ΔＩα）は次の式で表すことができる。
【０２１０】
2019130159.tif 000018
【０２１１】このように、差分電流ΔＩαは、電位ＶＷ［１，１］と電位ＶＸ［１］の積と、電位ＶＷ［２，１］と電位ＶＸ［２］の積と、を足し合わせた結果に応じた値となる。
【０２１２】その後、時刻Ｔ０８−Ｔ０９の期間において、配線ＲＷ［１］、ＲＷ［２］の電位は基準電位となり、ノードＮＭ［１，１］、ＮＭ［２，１］及びノードＮＭｒｅｆ［１］、ＮＭｒｅｆ［２］の電位は時刻Ｔ０４−Ｔ０５の期間における電位と同様になる。
【０２１３】式（Ｅ１１）及び式（Ｅ１６）に示されるように、オフセット回路ＯＦＳＴに入力される差分電流ΔＩαは、第１のデータ（重み）に対応する電位ＶＷと、第２のデータ（入力データ）に対応する電位ＶＸの積の項を有する式から算出することができる。すなわち、差分電流ΔＩαをオフセット回路ＯＦＳＴで計測することにより、第１のデータと第２のデータの積和演算の結果を得ることができる。
【０２１４】なお、上記では特にメモリセルＭＣ［１，１］、ＭＣ［２，１］及びメモリセルＭＣｒｅｆ［１］、ＭＣｒｅｆ［２］に着目したが、メモリセルＭＣ及びメモリセルＭＣｒｅｆの数は任意に設定することができる。メモリセルＭＣ及びメモリセルＭＣｒｅｆの行数ｍを任意の数ｉとした場合の差分電流ΔＩαは、次の式で表すことができる。
【０２１５】
2019130159.tif 000019
【０２１６】また、メモリセルＭＣ及びメモリセルＭＣｒｅｆの列数ｎを増やすことにより、並列して実行される積和演算の数を増やすことができる。
【０２１７】以上のように、半導体装置ＭＡＣを用いることにより、第１のデータと第２のデータの積和演算を行うことができる。なお、メモリセルＭＣ及びメモリセルＭＣｒｅｆとして図１０に示す構成を用いることにより、少ないトランジスタ数で積和演算回路を構成することができる。そのため、半導体装置ＭＡＣの回路規模の縮小を図ることができる。
【０２１８】半導体装置ＭＡＣをニューラルネットワークにおける演算に用いる場合、メモリセルＭＣの行数ｍは一のニューロンに供給される入力データの数に対応させ、メモリセルＭＣの列数ｎはニューロンの数に対応させることができる。例えば、図８（Ａ）に示す中間層ＨＬにおいて半導体装置ＭＡＣを用いた積和演算を行う場合を考える。このとき、メモリセルＭＣの行数ｍは、入力層ＩＬから供給される入力データの数（入力層ＩＬのニューロンの数）に設定し、メモリセルＭＣの列数ｎは、中間層ＨＬのニューロンの数に設定することができる。
【０２１９】なお、半導体装置ＭＡＣを適用するニューラルネットワークの構造は特に限定されない。例えば半導体装置ＭＡＣは、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、オートエンコーダ、ボルツマンマシン（制限ボルツマンマシンを含む）などに用いることもできる。
【０２２０】以上のように、半導体装置ＭＡＣを用いることにより、ニューラルネットワークの積和演算を行うことができる。さらに、セルアレイＣＡに図１０に示すメモリセルＭＣ及びメモリセルＭＣｒｅｆを用いることにより、演算精度の向上、消費電力の削減、又は回路規模の縮小を図ることが可能な集積回路を提供することができる。
【０２２１】本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０２２２】（実施の形態４）
本実施の形態では、図１３および図１４を用いて、本発明の一態様に係る、ＯＳトランジスタおよび容量素子が適用されている記憶装置の一例として、ＮＯＳＲＡＭについて説明する。ＮＯＳＲＡＭ（登録商標）とは「Ｎｏｎｖｏｌａｔｉｌｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモリセルを有するＲＡＭを指す。なお、以下において、ＮＯＳＲＡＭのようにＯＳトランジスタを用いたメモリ装置を、ＯＳメモリと呼ぶ場合がある。
【０２２３】ＮＯＳＲＡＭでは、メモリセルにＯＳトランジスタが用いられるメモリ装置（以下、「ＯＳメモリ」と呼ぶ。）が適用されている。ＯＳメモリは、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有するメモリである。ＯＳトランジスタが極小オフ電流のトランジスタであるので、ＯＳメモリは優れた保持特性をもち、不揮発性メモリとして機能させることができる。
【０２２４】＜ＮＯＳＲＡＭ１６００＞
図１３にＮＯＳＲＡＭの構成例を示す。図１３に示すＮＯＳＲＡＭ１６００は、メモリセルアレイ１６１０、コントローラ１６４０、行ドライバ１６５０、列ドライバ１６６０、出力ドライバ１６７０を有する。なお、ＮＯＳＲＡＭ１６００は、１のメモリセルで多値データを記憶する多値ＮＯＳＲＡＭである。
【０２２５】メモリセルアレイ１６１０は複数のメモリセル１６１１、複数のワード線ＷＷＬ、複数のワード線ＲＷＬ、複数のビット線ＢＬ、複数のソース線ＳＬを有する。ワード線ＷＷＬは書き込みワード線であり、ワード線ＲＷＬは読み出しワード線である。ＮＯＳＲＡＭ１６００では、１のメモリセル１６１１で３ビット（８値）のデータを記憶する。
【０２２６】コントローラ１６４０は、ＮＯＳＲＡＭ１６００全体を統括的に制御し、データＷＤＡ［３１：０］の書き込み、データＲＤＡ［３１：０］の読み出しを行う。コントローラ１６４０は、外部からのコマンド信号（例えば、チップイネーブル信号、書き込みイネーブル信号など）を処理して、行ドライバ１６５０、列ドライバ１６６０および出力ドライバ１６７０の制御信号を生成する。
【０２２７】行ドライバ１６５０は、アクセスする行を選択する機能を有する。行ドライバ１６５０は、行デコーダ１６５１、およびワード線ドライバ１６５２を有する。
【０２２８】列ドライバ１６６０は、ソース線ＳＬおよびビット線ＢＬを駆動する。列ドライバ１６６０は、列デコーダ１６６１、書き込みドライバ１６６２、ＤＡＣ（デジタルーアナログ変換回路）１６６３を有する。
【０２２９】ＤＡＣ１６６３は３ビットのデジタルデータをアナログ電圧に変換する。ＤＡＣ１６６３は３２ビットのデータＷＤＡ［３１：０］を３ビットごとに、アナログ電圧に変換する。
【０２３０】書き込みドライバ１６６２は、ソース線ＳＬをプリチャージする機能、ソース線ＳＬを電気的に浮遊状態にする機能、ソース線ＳＬを選択する機能、選択されたソース線ＳＬにＤＡＣ１６６３で生成した書き込み電圧を入力する機能、ビット線ＢＬをプリチャージする機能、ビット線ＢＬを電気的に浮遊状態にする機能等を有する。
【０２３１】出力ドライバ１６７０は、セレクタ１６７１、ＡＤＣ（アナログーデジタル変換回路）１６７２、出力バッファ１６７３を有する。セレクタ１６７１は、アクセスするソース線ＳＬを選択し、選択されたソース線ＳＬの電位をＡＤＣ１６７２に送信する。ＡＤＣ１６７２は、アナログ電圧を３ビットのデジタルデータに変換する機能を持つ。ソース線ＳＬの電位はＡＤＣ１６７２において、３ビットのデータに変換され、出力バッファ１６７３はＡＤＣ１６７２から出力されるデータを保持する。
【０２３２】［メモリセル］
図１４（Ａ）はメモリセル１６１１の構成例を示す回路図である。メモリセル１６１１は２Ｔ型のゲインセルであり、メモリセル１６１１はワード線ＷＷＬ、ワード線ＲＷＬ、ビット線ＢＬ、ソース線ＳＬ、配線ＢＧＬに電気的に接続されている。メモリセル１６１１は、ノードＳＮ、ＯＳトランジスタＭＯ６１、トランジスタＭＰ６１、容量素子Ｃ６１を有する。ＯＳトランジスタＭＯ６１は書き込みトランジスタである。トランジスタＭＰ６１は読み出しトランジスタであり、例えばｐチャネル型Ｓｉトランジスタで構成される。容量素子Ｃ６１はノードＳＮの電位を保持するための保持容量である。ノードＳＮはデータの保持ノードであり、ここではトランジスタＭＰ６１のゲートに相当する。
【０２３３】メモリセル１６１１の書き込みトランジスタがＯＳトランジスタＭＯ６１で構成されているため、ＮＯＳＲＡＭ１６００は長時間データを保持することが可能である。
【０２３４】図１４（Ａ）の例では、ビット線は、書き込みと読み出しで共通のビット線であるが、図１４（Ｂ）に示すように、書き込みビット線として機能する、ビット線ＷＢＬと、読み出しビット線として機能する、ビット線ＲＢＬとを設けてもよい。
【０２３５】図１４（Ｃ）乃至図１４（Ｅ）にメモリセルの他の構成例を示す。図１４（Ｃ）乃至図１４（Ｅ）には、書き込み用ビット線と読み出し用ビット線を設けた例を示しているが、図１４（Ａ）のように書き込みと読み出しで共有されるビット線を設けてもよい。
【０２３６】図１４（Ｃ）に示すメモリセル１６１２は、メモリセル１６１１の変形例であり、読み出しトランジスタをｎチャネル型トランジスタ（ＭＮ６１）に変更したものである。トランジスタＭＮ６１はＯＳトランジスタであってもよいし、Ｓｉトランジスタであってもよい。
【０２３７】メモリセル１６１１、メモリセル１６１２において、ＯＳトランジスタＭＯ６１は第２のゲートの無いＯＳトランジスタであってもよい。
【０２３８】図１４（Ｄ）に示すメモリセル１６１３は、３Ｔ型ゲインセルであり、ワード線ＷＷＬ、ワード線ＲＷＬ、ビット線ＷＢＬ、ビット線ＲＢＬ、ソース線ＳＬ、配線ＢＧＬ、配線ＰＣＬに電気的に接続されている。メモリセル１６１３は、ノードＳＮ、ＯＳトランジスタＭＯ６２、トランジスタＭＰ６２、トランジスタＭＰ６３、容量素子Ｃ６２を有する。ＯＳトランジスタＭＯ６２は書き込みトランジスタである。トランジスタＭＰ６２は読み出しトランジスタであり、トランジスタＭＰ６３は選択トランジスタである。
【０２３９】図１４（Ｅ）に示すメモリセル１６１４は、メモリセル１６１３の変形例であり、読み出しトランジスタおよび選択トランジスタをｎチャネル型トランジスタ（トランジスタＭＮ６２、トランジスタＭＮ６３）に変更したものである。トランジスタＭＮ６２、トランジスタＭＮ６３はＯＳトランジスタであってもよいし、Ｓｉトランジスタであってもよい。
【０２４０】メモリセル１６１１乃至メモリセル１６１４に設けられるＯＳトランジスタは、第２のゲートの無いトランジスタでもよいし、第２のゲートが有るトランジスタであってもよい。
【０２４１】容量素子Ｃ６１または容量素子Ｃ６２の充放電によってデータを書き換えるため、ＮＯＳＲＡＭ１６００は原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、長時間データを保持することが可能であるので、リフレッシュ頻度を低減できる。
【０２４２】後の実施の形態に示す半導体装置をメモリセル１６１１、メモリセル１６１２、メモリセル１６１３、メモリセル１６１４に用いる場合、ＯＳトランジスタＭＯ６１、ＯＳトランジスタＭＯ６２としてトランジスタ２００を用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る記憶装置をさらに高集積化させることができる。よって、本実施の形態に係る記憶装置の単位面積当たりの記憶容量を増加させることができる。
【０２４３】本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０２４４】（実施の形態５）
本実施の形態では、図１５および図１６を用いて、本発明の一態様に係る、ＯＳトランジスタ、および容量素子が適用されている記憶装置の一例として、ＤＯＳＲＡＭについて説明する。ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。ＤＯＳＲＡＭも、ＮＯＳＲＡＭと同様に、ＯＳメモリが適用されている。
【０２４５】＜ＤＯＳＲＡＭ１４００＞
図１５にＤＯＳＲＡＭの構成例を示す。図１５に示すように、ＤＯＳＲＡＭ１４００は、コントローラ１４０５、行回路１４１０、列回路１４１５、メモリセルおよびセンスアンプアレイ１４２０（以下、「ＭＣ−ＳＡアレイ１４２０」と呼ぶ。）を有する。
【０２４６】行回路１４１０はデコーダ１４１１、ワード線ドライバ回路１４１２、列セレクタ１４１３、センスアンプドライバ回路１４１４を有する。列回路１４１５はグローバルセンスアンプアレイ１４１６、入出力回路１４１７を有する。グローバルセンスアンプアレイ１４１６は複数のグローバルセンスアンプ１４４７を有する。ＭＣ−ＳＡアレイ１４２０はメモリセルアレイ１４２２、センスアンプアレイ１４２３、グローバルビット線ＧＢＬＬ、グローバルビット線ＧＢＬＲを有する。
【０２４７】［ＭＣ−ＳＡアレイ１４２０］
ＭＣ−ＳＡアレイ１４２０は、メモリセルアレイ１４２２をセンスアンプアレイ１４２３上に積層した積層構造をもつ。グローバルビット線ＧＢＬＬ、グローバルビット線ＧＢＬＲはメモリセルアレイ１４２２上に積層されている。ＤＯＳＲＡＭ１４００では、ビット線の構造に、ローカルビット線とグローバルビット線とで階層化された階層ビット線構造が採用されている。
【０２４８】メモリセルアレイ１４２２は、Ｎ個（Ｎは２以上の整数）のローカルメモリセルアレイ１４２５＜０＞乃至ローカルメモリセルアレイ１４２５＜Ｎ−１＞を有する。図１６（Ａ）にローカルメモリセルアレイ１４２５の構成例を示す。ローカルメモリセルアレイ１４２５は、複数のメモリセル１４４５、複数のワード線ＷＬ、複数のビット線ＢＬＬ、複数のビット線ＢＬＲを有する。図１６（Ａ）の例では、ローカルメモリセルアレイ１４２５の構造はオープンビット線型であるが、フォールデッドビット線型であってもよい。
【０２４９】図１６（Ｂ）にメモリセル１４４５の回路構成例を示す。メモリセル１４４５はトランジスタＭＷ１、容量素子ＣＳ１、端子Ｂ１、端子Ｂ２を有する。トランジスタＭＷ１は容量素子ＣＳ１の充放電を制御する機能をもつ。トランジスタＭＷ１のゲートはワード線ＷＬに電気的に接続され、第１端子はビット線ＢＬＬ／ＢＬＲに電気的に接続され、第２端子は容量素子の第１端子に電気的に接続されている。容量素子ＣＳ１の第２端子は端子Ｂ２に電気的に接続されている。端子Ｂ２には、定電位（例えば、低電源電位）が入力される。
【０２５０】後の実施の形態に示す半導体装置をメモリセル１４４５に用いる場合、トランジスタＭＷ１としてトランジスタ２００を用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る記憶装置を高集積化させることができる。よって、本実施の形態に係る記憶装置の単位面積当たりの記憶容量を増加させることができる。
【０２５１】トランジスタＭＷ１は第２のゲートを備えており、第２のゲートは端子Ｂ１に電気的に接続されている。そのため、端子Ｂ１の電位によって、トランジスタＭＷ１のＶｔｈを変更することができる。例えば、端子Ｂ１の電位は固定電位（例えば、負の定電位）であってもよいし、ＤＯＳＲＡＭ１４００の動作に応じて、端子Ｂ１の電位を変化させてもよい。
【０２５２】トランジスタＭＷ１の第２のゲートをトランジスタＭＷ１のゲート、ソース、またはドレインに電気的に接続してもよい。あるいは、トランジスタＭＷ１に第２のゲートを設けなくてもよい。
【０２５３】センスアンプアレイ１４２３は、Ｎ個のローカルセンスアンプアレイ１４２６＜０＞乃至ローカルセンスアンプアレイ１４２６＜Ｎ−１＞を有する。ローカルセンスアンプアレイ１４２６は、１のスイッチアレイ１４４４、複数のセンスアンプ１４４６を有する。センスアンプ１４４６には、ビット線対が電気的に接続されている。センスアンプ１４４６は、ビット線対をプリチャージする機能、ビット線対の電位差を増幅する機能、この電位差を保持する機能を有する。スイッチアレイ１４４４は、ビット線対を選択し、選択したビット線対とグローバルビット線対との間を導通状態にする機能を有する。
【０２５４】ここで、ビット線対とは、センスアンプによって、同時に比較される２本のビット線のことをいう。グローバルビット線対とは、グローバルセンスアンプによって、同時に比較される２本のグローバルビット線のことをいう。ビット線対を一対のビット線と呼ぶことができ、グローバルビット線対を一対のグローバルビット線と呼ぶことができる。ここでは、ビット線ＢＬＬとビット線ＢＬＲが１組のビット線対を成す。グローバルビット線ＧＢＬＬとグローバルビット線ＧＢＬＲとが１組のグローバルビット線対をなす。以下、ビット線対（ＢＬＬ，ＢＬＲ）、グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）とも表す。
【０２５５】［コントローラ１４０５］
コントローラ１４０５は、ＤＯＳＲＡＭ１４００の動作全般を制御する機能を有する。コントローラ１４０５は、外部からの入力されるコマンド信号を論理演算して、動作モードを決定する機能、決定した動作モードが実行されるように、行回路１４１０、列回路１４１５の制御信号を生成する機能、外部から入力されるアドレス信号を保持する機能、内部アドレス信号を生成する機能を有する。
【０２５６】［行回路１４１０］
行回路１４１０は、ＭＣ−ＳＡアレイ１４２０を駆動する機能を有する。デコーダ１４１１はアドレス信号をデコードする機能を有する。ワード線ドライバ回路１４１２は、アクセス対象行のワード線ＷＬを選択する選択信号を生成する。
【０２５７】列セレクタ１４１３、センスアンプドライバ回路１４１４はセンスアンプアレイ１４２３を駆動するための回路である。列セレクタ１４１３は、アクセス対象列のビット線を選択するための選択信号を生成する機能をもつ。列セレクタ１４１３の選択信号によって、各ローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４が制御される。センスアンプドライバ回路１４１４の制御信号によって、複数のローカルセンスアンプアレイ１４２６は独立して駆動される。
【０２５８】［列回路１４１５］
列回路１４１５は、データ信号ＷＤＡ［３１：０］の入力を制御する機能、データ信号ＲＤＡ［３１：０］の出力を制御する機能を有する。データ信号ＷＤＡ［３１：０］は書き込みデータ信号であり、データ信号ＲＤＡ［３１：０］は読み出しデータ信号である。
【０２５９】グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）に電気的に接続されている。グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）間の電位差を増幅する機能、この電位差を保持する機能を有する。グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）へのデータの書き込み、および読み出しは、入出力回路１４１７によって行われる。
【０２６０】ＤＯＳＲＡＭ１４００の書き込み動作の概要を説明する。入出力回路１４１７によって、データがグローバルビット線対に書き込まれる。グローバルビット線対のデータは、グローバルセンスアンプアレイ１４１６によって保持される。アドレス信号が指定するローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４によって、グローバルビット線対のデータが、対象列のビット線対に書き込まれる。ローカルセンスアンプアレイ１４２６は、書き込まれたデータを増幅し、保持する。指定されたローカルメモリセルアレイ１４２５において、行回路１４１０によって、対象行のワード線ＷＬが選択され、選択行のメモリセル１４４５にローカルセンスアンプアレイ１４２６の保持データが書き込まれる。
【０２６１】ＤＯＳＲＡＭ１４００の読み出し動作の概要を説明する。アドレス信号によって、ローカルメモリセルアレイ１４２５の１行が指定される。指定されたローカルメモリセルアレイ１４２５において、対象行のワード線ＷＬが選択状態となり、メモリセル１４４５のデータがビット線に書き込まれる。ローカルセンスアンプアレイ１４２６によって、各列のビット線対の電位差がデータとして検出され、かつ保持される。スイッチアレイ１４４４によって、ローカルセンスアンプアレイ１４２６の保持データのうち、アドレス信号が指定する列のデータが、グローバルビット線対に書き込まれる。グローバルセンスアンプアレイ１４１６は、グローバルビット線対のデータを検出し、保持する。グローバルセンスアンプアレイ１４１６の保持データは入出力回路１４１７に出力される。以上で、読み出し動作が完了する。
【０２６２】容量素子ＣＳ１の充放電によってデータを書き換えるため、ＤＯＳＲＡＭ１４００には原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、メモリセル１４４５の回路構成が単純であるため、大容量化が容易である。
【０２６３】トランジスタＭＷ１はＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さいため、容量素子ＣＳ１から電荷がリークすることを抑えることができる。したがって、ＤＯＳＲＡＭ１４００の保持時間はＳｉトランジスタを用いたＤＲＡＭに比べて非常に長い。したがってリフレッシュの頻度を低減できるため、リフレッシュ動作に要する電力を削減できる。よって、ＤＯＳＲＡＭ１４００は大容量のデータを高頻度で書き換えるメモリ装置、例えば、画像処理に利用されるフレームメモリに好適である。
【０２６４】ＭＣ−ＳＡアレイ１４２０が積層構造であることよって、ローカルセンスアンプアレイ１４２６の長さと同程度の長さにビット線を短くすることができる。ビット線を短くすることで、ビット線容量が小さくなり、メモリセル１４４５の保持容量を低減することができる。また、ローカルセンスアンプアレイ１４２６にスイッチアレイ１４４４を設けることで、長いビット線の本数を減らすことができる。以上の理由から、ＤＯＳＲＡＭ１４００のアクセス時に駆動する負荷が低減され、消費電力を低減することができる。
【０２６５】本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０２６６】（実施の形態６）
本実施の形態では、ここまでの実施の形態に示したＯＳトランジスタの構成例について、図１７を用いて説明を行う。
【０２６７】＜半導体装置の構造＞
以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例について説明する。図１７（Ａ）、図１７（Ｂ）、および図１７（Ｃ）は、本発明の一態様に係るトランジスタ２００、およびトランジスタ２００周辺の上面図および断面図である。図１７（Ａ）は上面図であり、図１７（Ｂ）は、図１７（Ａ）に示す一点鎖線Ｌ１−Ｌ２に対応する断面図であり、図１７（Ｃ）は、図１７（Ａ）に示す一点鎖線Ｗ１−Ｗ２に対応する断面図である。なお、図１７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いている。
【０２６８】本発明の一態様の半導体装置は、トランジスタ２００と、層間膜として機能する絶縁体２１０、絶縁体２１２、絶縁体２１４、絶縁体２１６、絶縁体２８０、絶縁体２８２、および絶縁体２８４とを有する。
【０２６９】また、トランジスタ２００と電気的に接続し、プラグとして機能する導電体２４６ａ、および導電体２４６ｂとを有する。また、トランジスタ２００と電気的に接続し、配線として機能する導電体２０３を有する。
【０２７０】トランジスタ２００は、第１のゲート（トップゲートともいう。）電極として機能する導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、第２のゲート（ボトムゲートともいう。）電極として機能する導電体２０５（導電体２０５ａ、および導電体２０５ｂ）と、第１のゲート絶縁体として機能する絶縁体２５０と、第２のゲート絶縁体として機能する絶縁体２２０、絶縁体２２２、および絶縁体２２４と、チャネルが形成される領域を有する酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、ソースまたはドレインの一方として機能する導電体２４０ａと、ソースまたはドレインの他方として機能する導電体２４０ｂと、絶縁体２７４と、を有する。
【０２７１】トランジスタ２００において、酸化物２３０は、後述する金属酸化物を用いることができる。該金属酸化物を、酸化物２３０に用いることで、酸化物２３０における酸素欠損の生成を抑制することができる。従って、信頼性が高いトランジスタを提供することができる。また、トランジスタのキャリア濃度を調節できるため、設計自由度が向上する。また、金属酸化物は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
【０２７２】以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の詳細な構成について説明する。
【０２７３】絶縁体２１０、および絶縁体２１２は、層間膜として機能する。
【０２７４】層間膜としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、または酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
【０２７５】例えば、絶縁体２１０は、水、水素などの不純物が、基板側からトランジスタ２００に混入するのを抑制するバリア膜として機能することが好ましい。したがって、絶縁体２１０は、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。また、例えば、絶縁体２１０として酸化アルミニウムや窒化シリコンなどを用いてもよい。当該構成により、水、水素などの不純物が絶縁体２１０よりも基板側からトランジスタ２００側に拡散するのを抑制することができる。
【０２７６】例えば、絶縁体２１２は、絶縁体２１０よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【０２７７】導電体２０３は、絶縁体２１２に埋め込まれるように形成される。ここで、導電体２０３の上面の高さと、絶縁体２１２の上面の高さは同程度にできる。なお導電体２０３は、単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０３を２層以上の多層膜構造としてもよい。また、構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。なお、導電体２０３は、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。
【０２７８】トランジスタ２００において、導電体２６０は、第１のゲート電極として機能する場合がある。また、導電体２０５は、第２のゲート電極として機能する場合がある。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のしきい値電圧を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のしきい値電圧をより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
【０２７９】また、例えば、導電体２０５と、導電体２６０とを重畳して設けることで、導電体２６０、および導電体２０５に電位を印加した場合、導電体２６０から生じる電界と、導電体２０５から生じる電界と、がつながり、酸化物２３０に形成されるチャネル形成領域を覆うことができる。
【０２８０】つまり、第１のゲート電極としての機能を有する導電体２６０の電界と、第２のゲート電極としての機能を有する導電体２０５の電界によって、チャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
【０２８１】絶縁体２１４、および絶縁体２１６は、絶縁体２１０または絶縁体２１２と同様に、層間膜として機能する。例えば、絶縁体２１４は、水、水素などの不純物が、基板側からトランジスタ２００に混入するのを抑制するバリア膜として機能することが好ましい。当該構成により、水、水素などの不純物が絶縁体２１４よりも基板側からトランジスタ２００側に拡散するのを抑制することができる。また、例えば、絶縁体２１６は、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【０２８２】第２のゲート電極として機能する導電体２０５は、絶縁体２１４および絶縁体２１６の開口の内壁に接して導電体２０５ａが形成され、さらに内側に導電体２０５ｂが形成されている。ここで、導電体２０５ａおよび導電体２０５ｂの上面の高さと、絶縁体２１６の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体２０５ａおよび導電体２０５ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。
【０２８３】ここで、導電体２０５ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
【０２８４】例えば、導電体２０５ａが酸素の拡散を抑制する機能を持つことにより、導電体２０５ｂが酸化して導電率が低下することを抑制することができる。
【０２８５】また、導電体２０５が配線の機能を兼ねる場合、導電体２０５ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電体２０３は、必ずしも設けなくともよい。なお、導電体２０５ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
【０２８６】絶縁体２２０、絶縁体２２２、および絶縁体２２４は、第２のゲート絶縁体としての機能を有する。
【０２８７】また、絶縁体２２２は、バリア性を有することが好ましい。絶縁体２２２がバリア性を有することで、トランジスタ２００の周辺部からトランジスタ２００への水素等の不純物の混入を抑制する層として機能する。
【０２８８】絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
【０２８９】例えば、絶縁体２２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体２２０を得ることができる。
【０２９０】なお、図１７には、第２のゲート絶縁体として、３層の積層構造を示したが、単層、または２層以上の積層構造としてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
【０２９１】チャネル形成領域として機能する領域を有する酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
【０２９２】また、図１７に示す半導体装置は、導電体２４０ａ、または導電体２４０ｂと、酸化物２３０ｃ、絶縁体２５０、および導電体２６０と、が重畳する領域を有する。当該構造とすることで、オン電流が高いトランジスタを提供することができる。また、制御性が高いトランジスタを提供することができる。
【０２９３】導電体２４０ａと導電体２４０ｂは、一方がソース電極として機能し、他方がドレイン電極として機能する。
【０２９４】導電体２４０ａと、導電体２４０ｂとは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、タングステンなどの金属、またはこれを主成分とする合金を用いることができる。特に、窒化タンタル膜などの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。
【０２９５】また、図１７では、導電体２４０ａおよび導電体２４０ｂとしてそれぞれ単層構造を示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
【０２９６】また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【０２９７】また、導電体２４０ａおよび導電体２４０ｂ上に、バリア層を設けてもよい。バリア層は、酸素、または水素に対してバリア性を有する物質を用いることが好ましい。当該構成により、絶縁体２７４を成膜する際に、導電体２４０ａおよび導電体２４０ｂが酸化することを抑制することができる。
【０２９８】バリア層には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム膜、酸化ハフニウム膜、酸化ガリウム膜などの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。
【０２９９】バリア層を有することで、導電体２４０ａおよび導電体２４０ｂの材料選択の幅を広げることができる。例えば、導電体２４０ａおよび導電体２４０ｂに、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
【０３００】絶縁体２５０は、第１のゲート絶縁体として機能する。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。その場合、絶縁体２５０は、第２のゲート絶縁体と同様に、積層構造としてもよい。ゲート絶縁体として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
【０３０１】第１のゲート電極として機能する導電体２６０は、導電体２６０ａ、および導電体２６０ａ上の導電体２６０ｂを有する。導電体２６０ａは、導電体２０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
【０３０２】導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、導電体２６０ｂの材料選択性を向上することができる。つまり、導電体２６０ａを有することで、導電体２６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
【０３０３】酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、導電体２６０ａとして、酸化物２３０として用いることができる酸化物半導体を用いることができる。その場合、導電体２６０ｂをスパッタリング法で成膜することで、導電体２６０ａの電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ  Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
【０３０４】また、導電体２６０は、配線として機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
【０３０５】また、導電体２６０の上面および側面、絶縁体２５０の側面、および酸化物２３０ｃの側面を覆うように、絶縁体２７４を設けることが好ましい。なお、絶縁体２７４は、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウム、酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化タンタルなどの金属酸化物、窒化酸化シリコン、窒化シリコンなどを用いることができる。
【０３０６】絶縁体２７４を設けることで、導電体２６０の酸化を抑制することができる。また、絶縁体２７４を有することで、絶縁体２８０が有する水、水素などの不純物がトランジスタ２００へ拡散することを抑制することができる。
【０３０７】絶縁体２８０、絶縁体２８２、および絶縁体２８４は、層間膜として機能する。
【０３０８】絶縁体２８２は、絶縁体２１４、および絶縁体２７４と同様に、水、水素などの不純物が、外部からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。
【０３０９】また、絶縁体２８０、および絶縁体２８４は、絶縁体２１６と同様に、絶縁体２８２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【０３１０】また、トランジスタ２００は、絶縁体２８０、絶縁体２８２、および絶縁体２８４に埋め込まれた導電体２４６ａおよび導電体２４６ｂなどのプラグや配線を介して、他の構造と電気的に接続してもよい。
【０３１１】また、導電体２４６ａおよび導電体２４６ｂの材料としては、導電体２０５と同様に、金属材料、合金材料、金属窒化物材料、金属酸化物材料などの導電性材料を、単層または積層して用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
【０３１２】例えば、導電体２４６ａおよび導電体２４６ｂとしては、例えば、水素、および酸素に対してバリア性を有する導電体である窒化タンタル等と、導電性が高いタングステンとの積層構造を用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。
【０３１３】また、導電体２４６ａおよび導電体２４６ｂと、絶縁体２８０との間に、バリア性を有する絶縁体２７６ａ、および絶縁体２７６ｂを配置してもよい。絶縁体２７６ａおよび絶縁体２７６ｂを設けることで、絶縁体２８０の酸素が導電体２４６ａおよび導電体２４６ｂと反応し、導電体２４６ａおよび導電体２４６ｂが酸化することを抑制することができる。
【０３１４】また、バリア性を有する絶縁体２７６ａおよび絶縁体２７６ｂを設けることで、プラグや配線に用いられる導電体の材料選択の幅を広げることができる。例えば、導電体２４６ａおよび導電体２４６ｂに、酸素を吸収する性質を持つ一方で、導電性が高い金属材料を用いることで、低消費電力の半導体装置を提供することができる。具体的には、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
【０３１５】上記構造を有することで、オン電流が大きい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
【０３１６】＜金属酸化物＞
酸化物２３０として、酸化物半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
【０３１７】金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０３１８】ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、錫などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０３１９】［金属酸化物の構造］
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
【０３２０】ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【０３２１】ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
【０３２２】また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
【０３２３】ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損（ＶＯ：ｏｘｙｇｅｎ  ｖａｃａｎｃｙともいう。）など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
【０３２４】ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０３２５】なお、インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、インジウム−ガリウム−亜鉛酸化物（以下、ＩＧＺＯ）は、上述のナノ結晶とすることで安定な構造をとる場合がある。特に、ＩＧＺＯは、大気中では結晶成長がし難い傾向があるため、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。
【０３２６】ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ  ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
【０３２７】酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
【０３２８】［不純物］
ここで、金属酸化物中における各不純物の影響について説明する。
【０３２９】また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０３３０】また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。
【０３３１】このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【０３３２】以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【０３３３】２００：トランジスタ、２０３：導電体、２０５：導電体、２０５ａ：導電体、２０５ｂ：導電体、２１０：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２２０：絶縁体、２２２：絶縁体、２２４：絶縁体、２３０：酸化物、２３０ａ：酸化物、２３０ｂ：酸化物、２３０ｃ：酸化物、２４０ａ：導電体、２４０ｂ：導電体、２４６ａ：導電体、２４６ｂ：導電体、２５０：絶縁体、２６０：導電体、２６０ａ：導電体、２６０ｂ：導電体、２７４：絶縁体、２７６ａ：絶縁体、２７６ｂ：絶縁体、２８０：絶縁体、２８２：絶縁体、２８４：絶縁体、６００：プラズマＣＶＤ装置、６０１：各種成膜条件、６０２：各種成膜条件、６０２Ａ：ガス、６０２Ｂ：圧力、６０２Ｃ：成膜電力、６０２Ｄ：電極間距離、６０２Ｅ：温度、６０３：測定値、６０３Ｂ：出力値、６０４：各種成膜条件、６１１：制御装置、６１２：処理室、６１３：演算部、６１４：コントローラＩＣ、６１５：成膜条件入力手段、６１６：ガス供給手段、６１７：排気手段、６１８：電力供給手段、６１９：電極間隔調整手段、６２０：温度調整手段、６２１：マッチングボックス、１４００：ＤＯＳＲＡＭ、１４０５：コントローラ、１４１０：行回路、１４１１：デコーダ、１４１２：ワード線ドライバ回路、１４１３：列セレクタ、１４１４：センスアンプドライバ回路、１４１５：列回路、１４１６：グローバルセンスアンプアレイ、１４１７：入出力回路、１４２０：ＭＣ−ＳＡアレイ、１４２２：メモリセルアレイ、１４２３：センスアンプアレイ、１４２５：ローカルメモリセルアレイ、１４２６：ローカルセンスアンプアレイ、１４４４：スイッチアレイ、１４４５：メモリセル、１４４６：センスアンプ、１４４７：グローバルセンスアンプ、１６００：ＮＯＳＲＡＭ、１６１０：メモリセルアレイ、１６１１：メモリセル、１６１２：メモリセル、１６１３：メモリセル、１６１４：メモリセル、１６４０：コントローラ、１６５０：行ドライバ、１６５１：行デコーダ、１６５２：ワード線ドライバ、１６６０：列ドライバ、１６６１：列デコーダ、１６６２：ドライバ、１６６３：ＤＡＣ、１６７０：出力ドライバ、１６７１：セレクタ、１６７２：ＡＤＣ、１６７３：出力バッファ、４０００：装置、４０１０：大気側基板供給室、４０１２：大気側基板搬送室、４０１４：カセットポート、４０１６：アライメントポート、４０１８：搬送ロボット、４０２０ａ：ロードロック室、４０２０ｂ：アンロードロック室、４０２４ａ：処理室、４０２４ｂ：処理室、４０２６：搬送ロボット、４０２８：ゲートバルブ、４０２９：搬送室、４０３０ａ：移送室、４０３０ｂ：移送室、４０３４ａ：処理室、４０３４ｂ：処理室、４０３４ｃ：処理室、４０３４ｄ：処理室、４０３４ｅ：処理室、４０３６：搬送ロボット、４０３８：ゲートバルブ、４０３９：搬送室
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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