(57)【特許請求の範囲】
【請求項１】
Ｐ型半導体基板上のアバランシェフォトダイオード形成領域、ＭＯＳ型Ｎチャネルトランジスタ形成領域、ＭＯＳ型Ｐチャネルトランジスタ形成領域および縦型ＮＰＮトランジスタ形成領域に形成された第１のＰ型半導体層と、
前記第１のＰ型半導体層内の上面表層の前記ＭＯＳ型Ｐチャネルトランジスタ形成領域および前記縦型ＮＰＮトランジスタ形成領域に形成されたＮ型埋め込み層と、
前記アバランシェフォトダイオード形成領域、前記ＭＯＳ型Ｎチャネルトランジスタ形成領域、前記ＭＯＳ型Ｐチャネルトランジスタ形成領域および前記縦型ＮＰＮトランジスタ形成領域であって、前記第１のＰ型半導体層および前記Ｎ型埋め込み層上に形成された第２のＰ型半導体層と、
前記ＭＯＳ型Ｐチャネルトランジスタ形成領域の前記Ｎ型埋め込み層上に接して、且つ前記第２のＰ型半導体層内の上面表層に形成された第１のＮ型半導体層と、
前記縦型ＮＰＮトランジスタ形成領域の前記Ｎ型埋め込み層上に接して、且つ前記第２のＰ型半導体層内の上面表層に形成された第２のＮ型半導体層と、
前記アバランシェフォトダイオード形成領域の前記第２のＰ型半導体層内の上面表層および前記縦型ＮＰＮトランジスタ形成領域の前記第２のＮ型半導体層内の上面表層に形成された第３のＮ型半導体層と、
前記縦型ＮＰＮトランジスタ形成領域の前記第２のＮ型半導体層内の上面表層にあり、且つ前記第３のＮ型半導体層の側面および底面を囲んで形成された第３のＰ型半導体領域と、
前記アバランシェフォトダイオード形成領域の前記第３のＮ型半導体層に接し、且つ前記第２のＰ型半導体層内の上面表層に形成された第４のＮ型半導体領域と、
前記第４のＮ型半導体領域の周囲に形成された第４のＰ型半導体領域と、
を備えて成り、
前記縦型ＮＰＮトランジスタは、当該縦型ＮＰＮトランジスタ形成領域の前記Ｎ型埋め込み層および前記第２のＮ型半導体層をコレクタとし、前記第３のＰ型半導体領域をベースとし、前記第３のＰ型半導体領域内の前記第３のＮ型半導体層をエミッタとして構成され、
前記アバランシェフォトダイオードは、当該アバランシェフォトダイオード形成領域の前記Ｐ型半導体基板をアノードとし、前記第１のＰ型半導体層および前記第２のＰ型半導体層を光吸収層とし、前記第３のＮ型半導体層をカソードとして構成されていることを特徴とするＢｉＣＭＯＳ内蔵受光半導体装置。
【請求項２】
Ｐ型半導体基板上のアバランシェフォトダイオード形成領域、ＭＯＳ型Ｎチャネルトランジスタ形成領域、ＭＯＳ型Ｐチャネルトランジスタ形成領域および縦型ＮＰＮトランジスタ形成領域に形成された第１のＰ型半導体層と、
前記第１のＰ型半導体層内の上面表層の前記ＭＯＳ型Ｐチャネルトランジスタ形成領域および前記縦型ＮＰＮトランジスタ形成領域に形成されたＮ型埋め込み層と、
前記アバランシェフォトダイオード形成領域、前記ＭＯＳ型Ｎチャネルトランジスタ形成領域、前記ＭＯＳ型Ｐチャネルトランジスタ形成領域および前記縦型ＮＰＮトランジスタ形成領域であって、前記第１のＰ型半導体層および前記Ｎ型埋め込み層上に形成された第２のＰ型半導体層と、
前記ＭＯＳ型Ｐチャネルトランジスタ形成領域の前記Ｎ型埋め込み層上に接して、且つ前記第２のＰ型半導体層内の上面表層に形成された第１のＮ型半導体層と、
前記縦型ＮＰＮトランジスタ形成領域の前記Ｎ型埋め込み層上に接して、且つ前記第２のＰ型半導体層内の上面表層に形成された第２のＮ型半導体層と、
前記アバランシェフォトダイオード形成領域の前記第２のＰ型半導体層内の上面表層および前記縦型ＮＰＮトランジスタ形成領域の前記第２のＮ型半導体層内の上面表層に形成された第３のＮ型半導体層と、
前記縦型ＮＰＮトランジスタ形成領域の前記第２のＮ型半導体層内の上面表層にあり、且つ前記第３のＮ型半導体層の側面および底面を囲んで形成された第３のＰ型半導体領域と、
前記アバランシェフォトダイオード形成領域の前記第３のＮ型半導体層に接し、且つ前記第２のＰ型半導体層内の上面表層に形成された第４のＮ型半導体領域と、
前記縦型ＮＰＮトランジスタ、前記ＭＯＳ型Ｎチャネルトランジスタおよび前記ＭＯＳ型Ｐチャネルトランジスタ上に設けられた遮光膜と、
前記アバランシェフォトダイオードのカソード上に設けられた前記遮光膜の開口部と、
を備えて成り、
前記縦型ＮＰＮトランジスタは、当該縦型ＮＰＮトランジスタ形成領域の前記Ｎ型埋め込み層および前記第２のＮ型半導体層をコレクタとし、前記第３のＰ型半導体領域をベースとし、前記第３のＰ型半導体領域内の前記第３のＮ型半導体層をエミッタとして構成され、
前記アバランシェフォトダイオードは、当該アバランシェフォトダイオード形成領域の前記Ｐ型半導体基板をアノードとし、前記第１のＰ型半導体層および前記第２のＰ型半導体層を光吸収層とし、前記第３のＮ型半導体層をカソードとして構成されていることを特徴とするＢｉＣＭＯＳ内蔵受光半導体装置。
【請求項３】
前記第４のＮ型半導体領域は、前記第１のＮ型半導体層および前記第２のＮ型半導体層の少なくとも一方と同一プロセスで形成されていることを特徴とする請求項１又は２に記載のＢｉＣＭＯＳ内蔵受光半導体装置。
【請求項４】
前記第１のＰ型半導体層および前記第２のＰ型半導体層のそれぞれの比抵抗が，前記Ｐ型半導体基板の比抵抗より大きいことを特徴とする請求項１又は２に記載のＢｉＣＭＯＳ内蔵受光半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＢｉＣＭＯＳ内蔵受光半導体装置に関し、特に、可視光領域および近赤外光領域に高感度なアバランシェフォトダイオード（ＡＰＤ）と高性能な縦型ＮＰＮトランジスタ（縦型ＮＰＮ−Ｔｒ）とＭＯＳトランジスタを同一半導体基板上に備えたＢｉＣＭＯＳ内蔵受光半導体装置に関する。
【０００２】
【従来の技術】
ＡＰＤとその信号処理回路とを同一基板上に集積した受光半導体装置としては、特開昭６２−１４４７８等に開示された例がある。図７は、このような受光半導体装置の断面図である。縦型ＮＰＮ−Ｔｒは、Ｐ型半導体基板５０に形成されたＮ型埋め込み層５２およびこの上に形成されたＮ型エピタキシャル層５４をコレクタ（Ｃ）とし、Ｎ型エピタキシャル層５４内の上面表層に形成されたＰ型半導体層５６をベース（Ｂ）とし、Ｐ型半導体層５６内の上面表層に形成されたＮ型半導体層５８をエミッタ（Ｅ）として構成される。ＡＰＤは、Ｎ型埋め込み層５２およびこの上に形成されたＮ型エピタキシャル層５４をカソード（Ｋ）とし、Ｐ型半導体層５６をアノード（Ａ）として構成される。そして、酸化膜６０とポリシリコン６２により埋め込まれた溝により、これらの素子および電極を分離している。
【０００３】
【発明が解決しようとする課題】
しかし、ＡＰＤとバイポーラトランジスタ等の能動素子とを同一半導体基板上に形成する場合は、製造工程に制約の多い上記能動素子の特性を優先する構造となっていたため、ＡＰＤの特性は必ずしも十分なものではなかった。例えば、バイポーラトランジスタを高性能にするには薄いエピタキシャル層が好ましいが、ＡＰＤの波長感度は光吸収層となるエピタキシャル層の厚さにより制約を受けるこのため、従来の受光半導体装置では、エピタキシャル層を薄くしてしまうと近赤外領域以上の長波長側において感度が低下していた。
【０００４】
従って、本発明の目的は、縦型ＮＰＮ−Ｔｒ等の能動素子の特性を損なうことなく、長波長側の感度を向上させたＡＰＤを同一のＰ型半導体基板上に構成したＢｉＣＭＯＳ内蔵受光半導体装置を提供することである。
【０００５】
【課題を解決するための手段】
そこで、本発明は次のような構成とした。
【０００６】
本発明に係わるＢｉＣＭＯＳ内蔵受光半導体装置は、Ｐ型半導体基板１上のＡＰＤ形成領域、ＭＯＳ型Ｎチャネルトランジスタ形成領域（ＮＭＯＳ−Ｔｒ形成領域）、ＭＯＳ型Ｐチャネルトランジスタ形成領域（ＰＭＯＳ−Ｔｒ形成領域）および縦型ＮＰＮ−Ｔｒ形成領域に形成された第１のＰ型半導体層２と、第１のＰ型半導体層２内の上面表層のＰＭＯＳ−Ｔｒ形成領域および縦型ＮＰＮ−Ｔｒ形成領域に形成されたＮ型埋め込み層３と、ＡＰＤ形成領域、ＮＭＯＳ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域および縦型ＮＰＮ−Ｔｒ形成領域であって、第１のＰ型半導体層２およびＮ型埋め込み層３上に形成された第２のＰ型半導体層４と、ＰＭＯＳ−Ｔｒ形成領域のＮ型埋め込み層３上に接して、且つ第２のＰ型半導体層４内の上面表層に形成された第１のＮ型半導体層５と、縦型ＮＰＮ−Ｔｒ形成領域のＮ型埋め込み層３上に接して、且つ第２のＰ型半導体層４内の上面表層に形成された第２のＮ型半導体層６と、ＡＰＤ形成領域の第２のＰ型半導体層４内の上面表層および縦型ＮＰＮ−Ｔｒ形成領域の第２のＮ型半導体層６内の上面表層に形成された第３のＮ型半導体層１２と、縦型ＮＰＮ−Ｔｒ形成領域の第２のＮ型半導体層６内の上面表層にあり、且つ第３のＮ型半導体層１２の側面および底面を囲んで形成された第３のＰ型半導体領域１０と、ＡＰＤ形成領域の第３のＮ型半導体層１２に接し、且つ第２のＰ型半導体層４内の上面表層に形成された第４のＮ型半導体領域１５と、を備えて成り、縦型ＮＰＮトランジスタは、当該縦型ＮＰＮ−Ｔｒ形成領域のＮ型埋め込み層３および第２のＮ型半導体層６をコレクタとし、第３のＰ型半導体領域１０をベースとし、第３のＰ型半導体領域１０内の第３のＮ型半導体層１２をエミッタとして構成され、アバランシェフォトダイオードは、当該ＡＰＤ形成領域のＰ型半導体基板１をアノードとし、第１のＰ型半導体層２および第２のＰ型半導体層４を光吸収層とし、第３のＮ型半導体層１２をカソードとして構成されている。
【０００７】
このように、第１のＰ型半導体層２と第２のＰ型半導体層４から成る光吸収層をＡＰＤ形成領域に有するので、光吸収層の厚さを調整してＡＰＤの特性を決定できる。また、縦型ＮＰＮ−Ｔｒ形成領域のＮ型埋め込み層３上に第２のＰ型半導体層４を有するので、この層４の厚さを調整して縦型ＮＰＮ−Ｔｒの特性を決定できる。このため、縦型ＮＰＮ−Ｔｒの特性に影響を与えることなく、ＡＰＤの長波長に対する感度を変更できる。
【０００８】
また、第１のＰ型半導体層２内の上面表層にＮ型埋め込み層３を形成しているので、縦型ＮＰＮ−Ｔｒ、ＰＭＯＳ−Ｔｒの特性をＰ型基板１の不純物濃度と独立して決定できる。このため、Ｎ型埋め込み層３の接合耐圧および接合容量が第１のＰ型半導体層２の不純物濃度に依存し、Ｐ型基板１の不純物濃度に依存しないので、Ｐ型基板１の比抵抗をアノードの特性に合わせて決定できる。つまり、低比抵抗の基板を採用できる。
【０００９】
更に、Ｐ型基板１上に第１のＰ型半導体層２を形成し、且つこの層２内にＮ型埋め込み層３を形成しているので、縦型ＮＰＮ−ＴｒのコレクタおよびＰＭＯＳ−ＴｒのＮ型ウエル部をＰ型基板１から電気的に分離できる。したがって、コレクタおよびＮ型ウエル部にそれぞれＡＰＤと独立して電位を与えることができる。
【００１０】
ＡＰＤ形成領域において、第３のＮ型半導体層１２に接して第４のＮ型半導体領域１５を形成したので、これがカソードのガードリングとなる。したがって、高電圧印加時にＰＮ接合周辺部の電界集中を低減できる。つまり、ＰＮ接合において周辺のガードリング部より内側の部分の方が電界が大きくなり、ゲインの高いＡＰＤが実現できる。
【００１１】
縦型ＮＰＮ−Ｔｒ形成領域において、第３のＰ型半導体領域１０をベースとし、第３のＮ型半導体層１２をエミッタとし、ベースの不純物分布とエミッタの接合形成を制御することによって、電流増幅率、アーリ電圧および周波数特性等を高性能にできる。
【００１２】
ＮＭＯＳ−Ｔｒ形成領域を第２のＰ型半導体層４の上面表層に配置するので、製造工程が簡素にできる。
【００１３】
ＰＭＯＳ−Ｔｒ形成領域を第１のＮ型半導体層５の上面表層に配置して、更にその下にＮ型埋め込み層３を設けたので、寄生トランジスタのｈfeを小さくできる。したがって、ラッチアップ耐性を向上できる。
【００１４】
本発明に係わるＢｉＣＭＯＳ内蔵受光半導体装置は、第４のＮ型半導体領域１５の周囲に形成された第４のＰ型半導体領域７をＡＰＤの周辺外側に備えてもよい。
【００１５】
このようにＡＰＤの周囲に第４のＰ型半導体領域７をチャネルストッパの一部（フィールドドープ領域）として形成すると、周辺耐圧を向上させ、また安定にできる。
【００１６】
本発明に係わるＢｉＣＭＯＳ内蔵受光半導体装置は、縦型ＮＰＮ−Ｔｒ、ＮＭＯＳ−ＴｒおよびＰＭＯＳ−Ｔｒ上に遮光膜１９と、ＡＰＤのカソード上には開口部を有する遮光膜１９とを更に備えてもよい。
【００１７】
このように、縦型ＮＰＮ−Ｔｒ、ＮＭＯＳ−ＴｒおよびＰＭＯＳ−Ｔｒ上に遮光膜１９を有するようにすれば、照射される光の量に係わらず、これらの素子が安定して動作する。
【００１８】
本発明に係わるＢｉＣＭＯＳ内蔵受光半導体装置において、第４のＮ型半導体領域１５は、第１のＮ型半導体層５および第２のＮ型半導体層６の少なくとも一方と同一プロセスで形成されてもよい。
【００１９】
このように同一のプロセスで形成すれば、ガードリング層の製造工程を短縮できる。
【００２０】
本発明に係わるＢｉＣＭＯＳ内蔵受光半導体装置は、第１のＰ型半導体層２および第２のＰ型半導体層４の比抵抗をＰ型基板１の比抵抗に比べて大きくすれば、ＡＰＤをＰＩＮ構造にできる。したがって、ＡＰＤを高速に動作できる。
【００２１】
【発明の実施の形態】
以下、添付図面を参照しながら本発明を説明する。また、同一の部分には同一の符号を付して、重複する説明を省略する。
【００２２】
図１から図４は、本発明のＢｉＣＭＯＳ内蔵受光半導体装置の製造工程を示す工程断面図である。これらを用いて、ＢｉＣＭＯＳ内蔵受光半導体装置の製造プロセスについて説明する。
【００２３】
半導体基板は、Ｐ型Ｓｉ基板１を使用する（図１（ａ））。基板１は、ＡＰＤのアノード抵抗を十分に小さくするために、比抵抗０．０１Ω・ｃｍ以上０．０２Ω・ｃｍ以下の低抵抗が好ましい。特に、ＰＭＯＳ−ＴｒおよびＮＭＯＳ−Ｔｒ（ＣＭＯＳ）を形成する場合は、電流特性を向上させるために、面方位は（１００）を使用することが好ましい。その他の場合は、面方位（１１１）でもよい。なお、以下、ＣＭＯＳを含む場合について説明するが、ＣＭＯＳを除いて製造する場合は、ＰＭＯＳ−Ｔｒ形成領域およびＮＭＯＳ−Ｔｒ形成領域についての記載を除けばよい。
【００２４】
まず、第１のＰ型半導体層２を基板１上の全面に形成する（図１（ｂ））。また、アバランシェフォトダイオード形成領域、ＭＯＳ型Ｎチャネルトランジスタ形成領域、ＭＯＳ型Ｐチャネルトランジスタ形成領域および縦型ＮＰＮトランジスタ形成領域に形成してもよい。第１のＰ型半導体層２は、濃度が一様で比較的厚い半導体層を形成するために、エピタキシャル成長により形成することが好ましい。ＡＰＤの長波長側の感度を上げて高速応答させるために、エピタキシャル層２の厚さは２０μｍ程度が好ましく、比抵抗は５Ω・ｃｍ〜２０Ω・ｃｍの範囲で、特に１０Ω・ｃｍ程度が好ましい。
【００２５】
続いて、第１のＰ型半導体層２の上面表層にＮ型埋め込み層３を形成する（図１（ｃ））。Ｎ型埋め込み層３は、第１のＰ型半導体層２上にＳｉ酸化膜を形成し、フォトリソグラフィ技術を用いてこの酸化膜の所定の領域をエッチングにより除去し、残存Ｓｉ酸化膜をマスクにしてＮ型不純物を熱拡散で導入して形成できる。不純物は、アンチモン（Ｓｂ）あるいは砒素（Ａｓ）が好ましい。コレクタ抵抗を低くするために、接合の深さは５μｍ程度が好ましく、シート抵抗は１２Ω／□〜２０Ω／□が好ましい。
【００２６】
Ｎ型埋め込み層３は、縦型ＮＰＮ−Ｔｒ形成領域に形成されると縦型ＮＰＮ−Ｔｒのコレクタとなり、ＰＭＯＳ−Ｔｒ形成領域に形成されるとＰＭＯＳ−ＴｒのＮ型ウエル部（（図４（ｂ）のＤ部））となる。このように、第１のＰ型半導体層２内の上面表層にＮ型埋め込み層３を形成しているので、Ｎ型埋め込み層３の接合耐圧および接合容量が、第１のＰ型半導体層２および後に形成される第２のＰ型半導体層４に依存し、基板１の不純物濃度に依存しない。
【００２７】
Ｎ型埋め込み層３を形成後、ウエハ表面全面に第２のＰ型半導体層４を形成する（図２（ａ））。また、アバランシェフォトダイオード形成領域、ＭＯＳ型Ｎチャネルトランジスタ形成領域、ＭＯＳ型Ｐチャネルトランジスタ形成領域および縦型ＮＰＮトランジスタ形成領域に形成してもよい。第２のＰ型半導体層４は、比較的厚い一様な濃度の半導体層をエピタキシャル成長により形成する。縦型ＮＰＮ−Ｔｒの特性を十分に発揮させるために、エピタキシャル層４の厚さは５〜１０μｍ程度が好ましく、比抵抗は５Ω・ｃｍ〜１０Ω・ｃｍの範囲で、特に１０Ω・ｃｍ程度が好ましい。
【００２８】
ＡＰＤ形成領域において、光吸収層は第１のＰ型半導体層２および第２のＰ型半導体層４から成る。光吸収層を複数の半導体層により構成したので、従来は縦型ＮＰＮ−Ｔｒの高速化をめざして第２のＰ型半導体４を薄くすると、ＡＰＤの波長感度は第２のＰ型半導体層４の厚さに支配され、長波長に対する感度が低下するが、本発明においては第１のＰ型半導体層２と第２のＰ型半導体層４との全体の厚さでＡＰＤの波長感度が決まるため、縦型ＮＰＮ−Ｔｒの高速化を実現できると共に、ＡＰＤの長波長に対する感度を自由に変更できる。
【００２９】
次に、フォトリソグラフィ技術を用いＮ型不純物をイオン注入して、第１のＮ型半導体層５、第２のＮ型半導体層６、第４のＮ型半導体領域１５を形成する（図２（ｂ））。第１のＮ型半導体層５、第２のＮ型半導体層６の形成は、以下に述べるＰＭＯＳ−Ｔｒおよび縦型ＮＰＮ−Ｔｒの特性を十分に発揮させるために、Ｎ型不純物は燐（Ｐ+）を使用するとことが好ましく、ドーズ量は３×１０12ｃｍー2以上１×１０13ｃｍー2以下が好ましい。また、活性化後の接合の深さは、２μｍ〜５μｍが好ましい。
【００３０】
図２（ｂ）に示すように、第１のＮ型半導体層５はＰＭＯＳ−Ｔｒ形成領域に、第２のＮ型半導体層６は縦型ＮＰＮ−Ｔｒのコレクタ領域に、第４のＮ型半導体領域１５はＡＰＤ形成領域に形成される。
【００３１】
ＰＭＯＳ−Ｔｒ形成領域および縦型ＮＰＮ−Ｔｒ形成領域では、第１のＮ型半導体層５および第２のＮ型半導体層６は、Ｎ型埋め込み層３上に略同一形状で形成されることが好ましい。このようにすると、ＰＭＯＳ−Ｔｒ形成領域では、熱処理による不純物の拡散によってＮ型埋め込み層３と重なり合って、Ｎ型ウエル部を形成する。また、縦型ＮＰＮ−Ｔｒ形成領域では、熱処理による不純物の拡散によってＮ型埋め込み層３と重なり合って電気的に接続されるので、低抵抗のコレクタを形成できる。
【００３２】
ＡＰＤ形成領域では、第４のＮ型半導体領域１５はガードリングであり、後に形成されるカソードに接して、カソードを囲むように形成される。このようにすると、ＰＮ接合において、周辺のガードリング部より内側の部分の方が電界が大きくなり、ゲインの高いＡＰＤが実現できる。
【００３３】
次に、第４のＰ型半導体領域７を形成する（図２（ｃ））。第４のＰ型半導体領域７は、ＡＰＤ形成領域、ＰＭＯＳ−Ｔｒ形成領域、ＮＭＯＳ−Ｔｒ形成領域および縦型ＮＰＮ−Ｔｒ形成領域のそれぞれを囲んで形成する。また、ＡＰＤ形成領域、ＰＭＯＳ−Ｔｒ形成領域、ＮＭＯＳ−Ｔｒ形成領域および縦型ＮＰＮ−Ｔｒ形成領域を除いて形成される。第４のＰ型半導体領域７はフィールドドープ領域で、後に形成されるＬＯＣＯＳの下に存在しフィールドしきい値を高めながら、ＡＰＤの周辺耐圧を向上させ、且つ安定させる。なお、ＡＰＤの接合耐圧を低下させないために、第４のＰ型半導体領域７はガードリングである第４のＮ型半導体領域１５と間隔をおいて配置することが好ましい。第４のＰ型半導体領域７は、フォトリソグラフィ技術を用いて、イオン注入する。不純物はボロン（Ｂ+）を使用し、ドーズ量は１×１０13ｃｍー2以上２×１０13ｃｍー2以下が好ましい。
【００３４】
続いて、ＬＯＣＯＳ９を形成する（図２（ｃ））。ＬＯＣＯＳ９は、例えば、次の方法により形成できる。ウエハ表面のＳｉ酸化膜上にＳｉ窒化膜を堆積し、フォトリソグラフィ技術により各素子形成領域以外のＳｉ窒化膜をエッチングにより除いた後に酸化炉で酸化を行うと、Ｓｉ窒化膜が存在しない基板表面が酸化されて、各素子形成領域以外の領域にフィールド酸化膜９が形成される。フィールド酸化膜９は、縦型ＮＰＮ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域、ＮＭＯＳ−Ｔｒ形成領域およびＡＰＤ形成領域内のそれぞれの各素子形成領域間に形成される。
【００３５】
この後に、ＰＭＯＳ−Ｔｒのチャネル領域およびＮＭＯＳ−Ｔｒのチャネル領域にそれぞれイオン注入で不純物導入を行って、ＮＭＯＳ−ＴｒおよびＰＭＯＳ−Ｔｒのゲート表面領域を適切な不純物濃度にする。このイオン注入によって、ＰＭＯＳ−ＴｒおよびＮＭＯＳ−Ｔｒのしきい値電圧がそれぞれ決定される。
【００３６】
続いて、ゲート酸化膜をチャネル部に形成する。そして、ポリシリコンを基板表面にＣＶＤ法で堆積して燐拡散を行い低抵抗化した後に、フォトリソグラフィ技術を用いてパターニングし、エッチングして、ＮＭＯＳ−ＴｒおよびＰＭＯＳ−Ｔｒのゲート電極８と配線とを形成する（図２（ｃ））。
【００３７】
次に、縦型ＮＰＮ−Ｔｒ形成領域にベースとして、第３のＰ型半導体領域１０を形成する（図３（ａ））。この半導体領域１０は、第２のＮ型半導体層６により側面および底面を囲まれ、且つ第２のＮ型半導体層６内の上面表面に形成される。第３のＰ型半導体領域１０は、縦型ＮＰＮ−Ｔｒの特性を十分に発揮させるために、フォトリソグラフィ技術を用いて低エネルギーでイオン注入を行って形成することが好ましい。また、不純物はＢ+を用いることが好ましい。更に、ドーズ量は１×１０15ｃｍー2以上３×１０15ｃｍー2以下が好ましい。活性化後の接合の深さは、縦型ＮＰＮ−Ｔｒの高速化を図るために、０．３μｍ〜０．８μｍ程度が好ましい。
【００３８】
続いて、第３のＮ型半導体層１２を基板表面のＮＭＯＳ−Ｔｒ形成領域のソース・ドレイン領域、縦型ＮＰＮ−Ｔｒ形成領域のコレクタ電極取り出し部とエミッタ領域、ＡＰＤ形成領域のカソード領域等に形成する（図３（ｂ））。この半導体層１２は、不純物拡散の深さが浅く高濃度に形成するため、イオン注入は、砒素（Ａｓ+）またはリン（Ｐ+）を不純物として用いる。ＮＭＯＳ−Ｔｒおよび縦型ＮＰＮ−Ｔｒの特性を十分に発揮させるために、アニール後の接合の深さは０．２μｍ〜０．４μｍが好ましい。
【００３９】
第３のＮ型半導体層１２は、図３（ｂ）に示すように、縦型ＮＰＮ−Ｔｒ形成領域、ＡＰＤ形成領域およびＮＭＯＳ−Ｔｒ形成領域に形成される。詳述すると、縦型ＮＰＮ−Ｔｒ形成領域では、第３のＮ型半導体層１２は、第３のＰ型半導体領域１０内の上面表層に形成されるとエミッタとなり、また第２のＮ型半導体層６内の上面表層に形成されるとコレクタのＮ型拡散電極となる。ＡＰＤ形成領域では、第２のＰ型半導体層４の上部表層に形成されるとカソードとなる。カソードは、ガードリングの第４のＮ型半導体領域１５と側面で接して形成されている。ＮＭＯＳ−Ｔｒ形成領域内では、ゲート電極８の両側に隣接して形成されると、ＮＭＯＳ−Ｔｒのソース・ドレインとなる。このような高濃度の拡散層は、Ｎ型半導体層とメタル電極１６とのオーム性接触を形成するＮ型拡散電極となる。
【００４０】
次に、第５のＰ型半導体層１３を基板表面のＰＭＯＳ−Ｔｒ形成領域のソース・ドレイン領域、縦型ＮＰＮ−Ｔｒ形成領域のベース電極取り出し部、ＡＰＤ形成領域と他の領域との間に形成するチャネルストップ領域等に形成する（図３（ｃ））。この半導体層１３は、不純物拡散の深さが浅く高濃度に形成するため、イオン注入のＰ型不純物としてＢ+を用いる。ＰＭＯＳ−Ｔｒ特性を十分に発揮させるために、アニール後の接合の深さは０．２μｍ〜０．４μｍが好ましい。
【００４１】
第５のＰ型半導体層１３は、図３（ｃ）に示すように、ＡＰＤ形成領域、縦型ＮＰＮ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域に形成される。詳述すれば、ＡＰＤ形成領域では、第５のＰ型半導体層１３は、カソードの周辺に形成される。なお、第５のＰ型半導体層１３は、周辺耐圧を向上するために、フィールドドープ領域７の周囲を囲んで形成することが好ましい。縦型ＮＰＮ−Ｔｒ形成領域では、第５のＰ型半導体層１３は第３のＰ型拡散領域１０の上部表層に形成されると、ベースのＰ型拡散電極となる。ＰＭＯＳ−Ｔｒ形成領域内では、第５のＰ型半導体層１３はゲート電極８の両側に隣接して形成されると、ＰＭＯＳ−Ｔｒのソース・ドレインとなる。このような高濃度の拡散層は、Ｐ型半導体層とメタル電極１６とのオーム性接触を形成するＰ型拡散電極となる。
【００４２】
次に、ウエハ表面上に形成された各集積素子とメタル電極配線１６を絶縁するために、ウエハ表面全面に層間絶縁膜１７としてＢＰＳＧ膜等をＣＶＤ法で成長する（図４（ａ））。更に、ＢＰＳＧ膜１７に熱処理を行って、リフローし基板表面の平坦性を良好にする。そして、メタル電極１６、拡散電極１２、１３およびゲートポリシリコン８を接続するために、コンタクト用のビアホールを異方性エッチングによりＢＰＳＧ膜１７に開孔する。
【００４３】
その後、メタル電極１６を形成する（図４（ａ））。メタル電極１６は、基板全面にメタルを堆積し、フォトリソグラフィ技術によってパターニングし、エッチングして形成する。加工が容易なので、メタルはアルミニウムを用いることが好ましい。また、ステップカバリッジが良好なので、メタルの堆積はスパッタ法が好ましい。なお、メタル電極１６は、Ｐ型拡散層１３およびＮ型拡散層１２上に設けると、夫々の拡散層に対してオーム性接触が得られる。
【００４４】
続いて、ウエハ表面全面に層間絶縁膜１８を形成する（図４（ａ））。層間絶縁膜１８は、形成が容易なので、Ｓｉ酸化膜、Ｓｉ窒化膜またはこれらの多層膜が好ましい。
【００４５】
次に、遮光膜１９を層間絶縁膜１８上に形成する（図４（ｂ））。ＡＰＤのアノード以外の領域に光が照射されないように、フォトリソグラフィ技術を用いて少なくともＡＰＤ形成領域の遮光膜１９を除去して、開口部を形成する。遮光膜１９は、遮光性が良いので、金属が好ましい。金属としては、特に、成膜および加工が容易なので、アルミニウムが好ましい。遮光膜１９は、縦型ＰＮＰ−Ｔｒ、縦型ＮＰＮ−Ｔｒ、ＮＭＯＳ−ＴｒおよびＰＭＯＳ−Ｔｒを覆うように２次元的に形成される。これらの素子を照射光量に係わらず、安定して動作させるためである。なお、遮光膜１９がアルミニウム等の金属膜であるときは、素子間を接続する配線としても利用できる。
【００４６】
更に、ウエハ表面全面にパッシベーション膜２０を形成する（図４（ｂ））。
【００４７】
以上説明した方法により、ＢｉＣＭＯＳ内蔵受光半導体装置（図４（ｂ））が製造できる。すなわち、図４（ｂ）では、ＢｉＣＭＯＳ内蔵受光半導体装置内の左側から右側へ、ＰＭＯＳ−Ｔｒ形成領域、ＮＭＯＳ−Ｔｒ形成領域、縦型ＮＰＮ−Ｔｒ形成領域およびＡＰＤ形成領域が配置されており、このＰ型基板１上のＡＰＤ形成領域、ＮＭＯＳ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域および縦型ＮＰＮ−Ｔｒ形成領域に形成された第１のＰ型半導体層２と、第１のＰ型半導体層２の上面表層のＰＭＯＳ−Ｔｒ形成領域および縦型ＮＰＮ−Ｔｒ形成領域に形成されたＮ型埋め込み層３と、ＡＰＤ形成領域、ＮＭＯＳ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域および縦型ＮＰＮ−Ｔｒ形成領域の第１のＰ型半導体層２およびＮ型埋め込み層３上に形成された第２のＰ型半導体層４と、ＰＭＯＳ−Ｔｒ形成領域のＮ型埋め込み層３上に接して、且つ第２のＰ型半導体層４内の上面表層に形成された第１のＮ型半導体層５と、縦型ＮＰＮ−Ｔｒ形成領域のＮ型埋め込み層３上に接して、且つ第２のＰ型半導体層４内の上面表層に形成された第２のＮ型半導体層６と、ＡＰＤ形成領域の第２のＰ型半導体層４内の上面表層および縦型ＮＰＮ−Ｔｒ形成領域の第２のＮ型半導体層６内の上面表層に形成された第３のＮ型半導体層１２と、縦型ＮＰＮ−Ｔｒ形成領域の第２のＮ型半導体層６内の上面表層にあり、且つ第３のＮ型半導体層１２の側面および底面を囲んで形成された第３のＰ型半導体領域１０と、ＡＰＤ形成領域の第３のＮ型半導体層１２に接し、且つ第２のＰ型半導体層４の上面表層内に形成された第４のＮ型半導体領域１５と、を備えて成る。
【００４８】
そして、縦型ＮＰＮトランジスタは、当該縦型ＮＰＮ−Ｔｒ形成領域のＮ型埋め込み層３および第２のＮ型半導体層６をコレクタ（Ｃ）とし、第３のＰ型半導体領域１０をベース（Ｂ）とし、第３のＰ型半導体領域１０内の第３のＮ型半導体層１２をエミッタ（Ｅ）として構成され、ＡＰＤは、当該ＡＰＤ形成領域のＰ型半導体基板１をアノード（Ａ）とし、第１のＰ型半導体層２および第２のＰ型半導体層４を光吸収層とし、第３のＮ型半導体層１２をカソード（Ｋ）とし、第４のＮ型半導体領域１５をガードリング（Ｇ）として構成されるＢｉＣＭＯＳ内蔵受光半導体装置（図４（ｂ））が製造できる。なお、アノード（Ａ）はＰ型基板からなるので、基板裏面にメタル電極を設けてもよい（図示せず）。
【００４９】
以下、本発明のＢｉＣＭＯＳ内蔵受光半導体装置の平面構成について説明する。図５は、上述の製造方法で製造したＢｉＣＭＯＳ内蔵受光半導体装置の平面図であり、図５のａ−ａ’線断面図が図４（ｂ）である。また、各半導体層の配置を明示できるように、メタル電極１６および遮光膜１９は省略する。以下、図５について詳述する。
【００５０】
ＰＭＯＳ−Ｔｒ形成領域では、Ｎ型ウエル部の電位を固定するために、第１のＮ型半導体層５内の領域にもＮ型拡散層１２が設けられる。このように拡散電極を多数設けると、Ｎ型ウエル部の電位を均一、且つ安定にできる。また、ソース・ドレインは、ゲート電極８の両側に形成された第５のＰ型拡散層１３からなる。ソース・ドレイン１３は、自己整合的に形成することが好ましい。更に、ＰＭＯＳ−ＴｒＮ型ウエル部は、Ｎ型埋め込み層３および第１のＮ型半導体層５の周囲が、第１のＰ型半導体層２および第２のＰ型半導体層４により囲まれ分離されるので、独立した電位を与えることができる。更に、また、縦型ＮＰＮ−Ｔｒのコレクタと兼用してＮ型埋め込み層３および第２のＮ型半導体層６と同時に形成すれば、Ｎ型ウエル部としてＮ型半導体層を新たに形成する必要がない。このため、製造工程が簡素にできる。また、Ｎ型埋め込み層３が存在するので、寄生トランジスタのｈfeを小さくできる。したがって、ラッチアップ耐性が向上する。
【００５１】
ＮＭＯＳ−Ｔｒ形成領域では、Ｐ型エピタキシャル領域の電位を固定するために、第２のＰ型半導体層４内の領域にもＰ型拡散層１３が設けられる。このように拡散電極を多数設けると、基板ゲート部の電位を均一、且つ安定にできる。また、ソース・ドレインは、ゲート電極８の両側に形成された第３のＮ型拡散層１２からなる。ソース・ドレイン１２は、自己整合的に形成することが好ましい。更に、ＮＭＯＳ−Ｔｒ形成領域を、第２のＰ型半導体層４の上面表層に設けるので、ＮＭＯＳ−Ｔｒの基板ゲート部としてＰ型半導体層を新たに形成する必要がない。このため、製造工程が簡素にできる。
【００５２】
縦型ＮＰＮ−Ｔｒ形成領域では、第３のＰ型拡散領域１０（ベース、Ｂ）は、Ｎ型拡散層１２（エミッタ、Ｅ）の側面および底面を囲んで設けられ、またＮ型埋め込み層３および第２のＮ型半導体層６（コレクタ、Ｃ）は、第３のＰ型拡散領域１０の側面および底面を囲んで設けられているので、ＮＰＮの構造が形成される。この構造により、縦方向に増幅されたコレクタ電流が流れ、且つコレクタ抵抗が低減された縦型ＮＰＮ−Ｔｒが構成される。この縦型ＮＰＮ−Ｔｒでは、ベースプロファイルとエミッタの接合形成を他の素子と独立に制御できるので、電流増幅率、アーリ電圧および周波数特性等を高性能にできる。また、第１のＰ型半導体層２および第２のＰ型半導体層４によりコレクタを囲めば、コレクタを他の縦型ＮＰＮ−Ｔｒと分離できる。このため、コレクタに独立した電位を与えることができる。なお、コレクタ（Ｃ）の拡散電極１２は、コレクタ抵抗を低減するために、ベース（Ｂ）を囲んで形成することが好ましい。
【００５３】
ＡＰＤ形成領域では、カソード（Ｋ）は、第４のＮ型半導体領域５から成るガードリングにより周囲を囲まれる。ガードリングは、カソードに接し、且つ周囲を囲んで帯状の閉じた領域に形成することが好ましい。このようにすると、ＡＰＤに高電圧を印加した時、第３のＮ型半導体層１２の底面部のＰＮ接合より先にブレイクダウンしやすい周辺部（角の部分やへりの部分）がガードリングで囲まれているため、周辺部でのブレイクダウンは防止され、底面部の空乏層を十分に広げることができる。深さ方向に深く空乏層を広げることができるため長波長感度を持たせることができる。
【００５４】
更に、ＡＰＤ形成領域では、周辺耐圧を安定化するために、第４のＰ型半導体領域７により形成されるフィールドドープ領域をカソードの周囲に形成することが好ましい。周辺耐圧を安定化させるために、フィールドドープ領域の周囲、あるいは側面に接してＰ型拡散電極１３で囲むことが好ましい。
【００５５】
縦型ＮＰＮ−Ｔｒのコレクタを、ＰＭＯＳ−ＴｒＮウエル部の第１のＮ型半導体層５と異なる製造工程で第２のＮ型半導体層６を形成してもよい。第２のＮ型半導体層６は、フォトリソグラフィ技術を用いて、縦型ＮＰＮ−Ｔｒ形成領域のＮ型埋め込み層３上にＮ型不純物をイオン注入して形成される。縦型ＮＰＮ−Ｔｒ特性を十分に発揮させるために、不純物はリン（Ｐ+）を使用し、ドーズ量は２×１０12ｃｍー2以上５×１０12ｃｍー2以下が好ましい。このようにコレクタを別の工程で形成すると、縦型ＮＰＮ−Ｔｒの特性を独立して制御できる。この半導体層６は、Ｎ型埋め込み層３と略同一形状で形成されることが好ましい。このようにすると、これらの半導体層３、６は不純物の拡散によって重なり合うので、Ｎ型埋め込み層３によってコレクタ抵抗を下げることができる。また、第２のＮ型半導体層６を形成する場合は、第１のＮ型半導体層５の高温ドライブ工程によって不純物の活性化を行うと共に、所定の深さの半導体層を形成する。この熱工程後、拡散層の接合の深さは、２．５μｍ〜４．０μｍが好ましい。
【００５６】
図６は、４個のＡＰＤをアレイ状に配置した場合の平面図である。第２のＰ型半導体層４の上部表層に第３のＮ型半導体層１２の領域を４個設けると、独立したカソード（Ｋ１〜Ｋ４）と共通のアノードとを有するＡＰＤを構成できる。複数のＡＰＤを並列に接続すれば、ＡＰＤの直列抵抗が小さくなるため、高速動作に好適である。また、複数個のＡＰＤのそれぞれに信号処理回路を接続すれば、アレイ化された受光半導体装置を構成できる。
【００５７】
【発明の効果】
以上、詳細に説明したように、本発明によって、可視光領域および近赤外光領域に高感度なＡＰＤと高性能な縦型ＮＰＮ−Ｔｒとを同一Ｐ型半導体基板上に備えたＢｉＣＭＯＳ内蔵受光半導体装置を提供できる。
【００５８】
したがって、高速な信号処理回路を同一基板上に形成すれば、ＡＰＤからの微弱な信号を処理できる受光半導体装置を構成できる。また、ＡＰＤとその信号処理回路とを対にしてアレイ状に配置すれば、高速な信号処理が可能なアレイ化された受光半導体装置を構成できる。
【図面の簡単な説明】
【図１】図１（ａ）〜（ｃ）は、ＢｉＣＭＯＳ内蔵受光半導体装置の製造方法を説明するための工程断面図である。
【図２】図２（ａ）〜（ｃ）は、ＢｉＣＭＯＳ内蔵受光半導体装置の製造方法を説明するための工程断面図である。
【図３】図３（ａ）〜（ｃ）は、ＢｉＣＭＯＳ内蔵受光半導体装置の製造方法を説明するための工程断面図である。
【図４】図４（ａ）、（ｂ）は、ＢｉＣＭＯＳ内蔵受光半導体装置の製造方法を説明するための工程断面図である。
【図５】図５は、図４（ｂ）に対応するＢｉＣＭＯＳ内蔵受光半導体装置の平面図である。
【図６】図６は、ＡＰＤを４個配置した場合の平面図である。
【図７】図７は、従来技術におけるＡＰＤと縦型ＮＰＮ−Ｔｒとを同基板上に形成した場合の断面図である。
【符号の説明】
１…低抵抗Ｐ型Ｓｉ基板、２…第１のＰ型半導体層、３…Ｎ型埋め込み層、４…第２のＰ型半導体層、５…第１のＮ型半導体層、６…第２のＮ型半導体層、７…第４のＰ型半導体領域（フィールドドープ領域）、８…ＭＯＳゲート電極、９…フィールド酸化膜、１０…第３のＰ型半導体領域、１２…第３のＮ型半導体層、１３…第５のＰ型半導体層、１５…第４のＮ型半導体領域、１６…メタル電極、１７…ＢＰＳＧ膜、１８…層間絶縁膜、１９…遮光膜、２０…パッシベーション膜
【図１】
0003813687.tif 000002
【図２】
0003813687.tif 000003
【図３】
0003813687.tif 000004
【図４】
0003813687.tif 000005
【図５】
0003813687.tif 000006
【図６】
0003813687.tif 000007
【図７】
0003813687.tif 000008