(57)【特許請求の範囲】
【請求項１】
ＦＥＴのゲート端子に被制御信号を入力し、前記ＦＥＴのドレイン端子から前記被制御信号に対応する信号を出力する半導体集積回路において、
前記ＦＥＴのソース端子と接地端子との間に介挿されるインダクタ素子と、
前記ＦＥＴのゲート端子とソース端子との間に介挿される第１のキャパシタ素子とを備え、
前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、ゲート‐ソース間のインピーダンスのリアクタンス成分に対して前記インダクタ素子が前記被制御信号により直列共振するように、前記インダクタ素子のインダクタンス値が設定され、
前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、前記ＦＥＴの寄生レジスタンス成分がみかけ上小さくなるように前記第１のキャパシタ素子のキャパシタ値が設定されていることを特徴とする半導体集積回路。
【請求項２】
ＦＥＴのゲート端子に被制御信号を入力し、前記ＦＥＴのドレイン端子から前記被制御信号に対応する信号を出力する半導体集積回路において、
前記ＦＥＴのソース端子と接地端子との間に介挿されるインダクタ素子と、
前記ＦＥＴのドレイン端子とソース端子との間に介挿される第１のキャパシタ素子とを備え、
前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、ゲート‐ソース間のインピーダンスのリアクタンス成分に対して前記インダクタ素子が前記被制御信号により直列共振するように、前記インダクタ素子のインダクタンス値が設定され、
前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、前記ＦＥＴの寄生レジスタンス成分がみかけ上小さくなるように前記第１のキャパシタ素子のキャパシタ値が設定されていることを特徴とする半導体集積回路。
【請求項３】
ＦＥＴのゲート端子に被制御信号を入力し、前記ＦＥＴのドレイン端子から前記被制御信号に対応する信号を出力する半導体集積回路において、
前記ＦＥＴのソース端子と接地端子との間に介挿されるインダクタ素子と、
前記ＦＥＴのゲート端子とソース端子との間に介挿される第１のキャパシタ素子と、
前記ＦＥＴのドレイン端子とソース端子との間に介挿される第２のキャパシタ素子と、を備え、
前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、ゲート‐ソース間のインピーダンスのリアクタンス成分に対して前記インダクタ素子が前記被制御信号により直列共振するように、前記インダクタ素子のインダクタンス値が設定され、
前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、前記ＦＥＴの寄生レジスタンス成分がみかけ上小さくなるように前記第１および第２のキャパシタ素子のキャパシタ値が設定されていることを特徴とする半導体集積回路。
【請求項４】
前記ＦＥＴのソース端子と接地端子との間に介挿される第２のキャパシタ素子をさらに備えることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項５】
前記ＦＥＴのドレイン端子に接続され、前記ＦＥＴのドレイン電圧とソース電圧との大小関係を切り替え制御する制御信号入力回路を備えることを特徴とする請求項１乃至４のいずれかに記載の半導体集積回路。
【請求項６】
前記制御信号入力回路は、前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、前記ＦＥＴのゲート・ドレイン間容量Ｃｇｄ、ゲート・ソース間容量Ｃｇｓ、ドレイン・ソース間抵抗Ｒｄｓ、および負荷抵抗ＲＬの関数であるＣｇｄ／（Ｃｇｄ＋Ｃｇｓ）・Ｒｄｓ／（Ｒｄｓ＋ＲＬ）が最小となるように、ドレイン・ソース間電圧が設定されていることを特徴とする請求項１乃至５のいずれかに記載の半導体集積回路。
【請求項７】
ＦＥＴのゲート端子に被制御信号を入力し、前記ＦＥＴのドレイン端子から前記被制御信号に対応する信号を出力する半導体集積回路において、
前記ＦＥＴのソース端子と接地端子との間に介挿されるインダクタ素子および第１のキャパシタと、
前記ＦＥＴのドレイン端子に接続され、前記ＦＥＴのドレイン電圧とソース電圧との大小関係を切り替え制御する制御信号入力回路と、
を備え、
前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、ゲート‐ソース間のインピーダンスのリアクタンス成分に対して前記インダクタ素子が前記被制御信号により直列共振するように、前記インダクタ素子のインダクタンス値が設定され、
前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、前記ＦＥＴの寄生レジスタンス成分がみかけ上小さくなるように前記第１のキャパシタ素子のキャパシタ値が設定され、
前記制御信号入力回路は、前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、前記ＦＥＴのゲート・ドレイン間容量Ｃｇｄ、ゲート・ソース間容量Ｃｇｓ、ドレイン・ソース間抵抗Ｒｄｓ、および負荷抵抗ＲＬの関数であるＣｇｄ／（Ｃｇｄ＋Ｃｇｓ）・Ｒｄｓ／（Ｒｄｓ＋ＲＬ）が最小となるように、ドレイン・ソース間電圧が設定されていることを特徴とする半導体集積回路。
【請求項８】
前記ＦＥＴのゲート端子、ドレイン端子およびソース端子の少なくともいずれか一つに直流バイアス電圧を供給するバイアス供給回路を備えることを特徴とする請求項１乃至７のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＡＳＫ(Amplitude Shift Keying)変調用のＩＣやスイッチなどに用いられるＦＥＴを有する半導体集積回路に関する。
【０００２】
【従来の技術】
ＦＥＴ（電界効果トランジスタ）をスイッチとして用いる場合、オン状態のときは信号伝達量が多い方が望ましく、また、オフ状態のときはなるべく信号伝達量が少ない方が望ましい。
【０００３】
ＦＥＴがオフ状態のときに、ＦＥＴのドレイン−ソース間電圧Ｖdsがゼロになるようにして信号伝達量を下げる回路が従来から提案されている。この種の回路では、ＦＥＴのもつ寄生容量の影響で、ＦＥＴの一段当たり、(-10dB)以上に伝達量を抑えるのは困難である。
【０００４】
【発明が解決しようとする課題】
図１０はＦＥＴの等価回路図である。この等価回路を用いて、ＦＥＴがオフ状態のときに信号伝達量を十分に低くできない理由を説明する。
【０００５】
図１０において、ＦＥＴがオフ状態のときは、以下の（１）〜（４）式の関係が成り立つ。
【０００６】
Ｒi，Ｒg，Ｒd，Ｒs ≪Ｒds ≪｜１／(ω・Ｃds)｜    …（１）
ｇm＝約０           …（２）
Ｃgd＝約Ｃgs        …（３）
Ｒd ≪Ｒds ≪ＲL    …（４）
これら（１）〜（４）式の関係より、ゲート端子に入力された信号は、Ｃgd／(Ｃgd＋Ｃgs）とＲds／(Ｒds＋ＲL)との積に依存する量で、負荷抵抗ＲLに伝達する。
【０００７】
Ｃgd、Ｃgs、およびＲds等のパラメータは、ＦＥＴのドレイン−ソース間電圧Ｖdsの関数であり、Ｖds＝０のときには上記の積はゼロにはならない。
【０００８】
一方、Ｖdsがゼロでないとした場合は、Ｖcとｇmとの積がゼロにならず、Ｖcとｇmとの積で生じる電流により、信号の伝達量が増加するという問題がある。
【０００９】
また、上記の（１）および（４）式の関係を満たし、かつ、Ｃgd／(Ｃgd＋Ｃgs)とＲds／(Ｒds＋ＲL)との積が最小となるＶdsを選択した場合でも、ｇmとＶcはいずれもゼロにならず、やはりＶcとｇmとの積に依存する電流により、信号の伝達量が増加するという問題がある。
【００１０】
本発明は、このような点に鑑みてなされたものであり、その目的は、ＦＥＴがオフ時の信号伝達量をできるだけ小さくし、かつ信号伝達量の可変比を向上できる半導体集積回路を提供することにある。
【００１１】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様によれば、ＦＥＴのゲート端子に被制御信号を入力し、前記ＦＥＴのドレイン端子から前記被制御信号に対応する信号を出力する半導体集積回路において、前記ＦＥＴのソース端子と接地端子との間に介挿されるインダクタ素子と、前記ＦＥＴのゲート端子とソース端子との間に介挿される第１のキャパシタ素子とを備え、前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、ゲート‐ソース間のインピーダンスのリアクタンス成分に対して前記インダクタ素子が前記被制御信号により直列共振するように、前記インダクタ素子のインダクタンス値が設定され、前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、前記ＦＥＴの寄生レジスタンス成分がみかけ上小さくなるように前記第１のキャパシタ素子のキャパシタ値が設定されていることを特徴とする半導体集積回路を提供するものである。
【００１２】
また、本発明の一態様によれば、ＦＥＴのゲート端子に被制御信号を入力し、前記ＦＥＴのドレイン端子から前記被制御信号に対応する信号を出力する半導体集積回路において、前記ＦＥＴのソース端子と接地端子との間に介挿されるインダクタ素子と、前記ＦＥＴのドレイン端子とソース端子との間に介挿される第１のキャパシタ素子とを備え、前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、ゲート‐ソース間のインピーダンスのリアクタンス成分に対して前記インダクタ素子が前記被制御信号により直列共振するように、前記インダクタ素子のインダクタンス値が設定され、前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、前記ＦＥＴの寄生レジスタンス成分がみかけ上小さくなるように前記第１のキャパシタ素子のキャパシタ値が設定されていることを特徴とする半導体集積回路を提供するものである。
【００１３】
また、本発明の一態様によれば、ＦＥＴのゲート端子に被制御信号を入力し、前記ＦＥＴのドレイン端子から前記被制御信号に対応する信号を出力する半導体集積回路において、前記ＦＥＴのソース端子と接地端子との間に介挿されるインダクタ素子と、前記ＦＥＴのゲート端子とソース端子との間に介挿される第１のキャパシタ素子と、前記ＦＥＴのドレイン端子とソース端子との間に介挿される第２のキャパシタ素子と、を備え、前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、ゲート‐ソース間のインピーダンスのリアクタンス成分に対して前記インダクタ素子が前記被制御信号により直列共振するように、前記インダクタ素子のインダクタンス値が設定され、前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、前記ＦＥＴの寄生レジスタンス成分がみかけ上小さくなるように前記第１および第２のキャパシタ素子のキャパシタ値が設定されていることを特徴とする半導体集積回路を提供するものである。
【００１４】
ＦＥＴのゲート端子に被制御信号を入力し、前記ＦＥＴのドレイン端子から前記被制御信号に対応する信号を出力する半導体集積回路において、前記ＦＥＴのソース端子と接地端子との間に介挿されるインダクタ素子および第１のキャパシタと、前記ＦＥＴのドレイン端子に接続され、前記ＦＥＴのドレイン電圧とソース電圧との大小関係を切り替え制御する制御信号入力回路と、を備え、前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、ゲート‐ソース間のインピーダンスのリアクタンス成分に対して前記インダクタ素子が前記被制御信号により直列共振するように、前記インダクタ素子のインダクタンス値が設定され、前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、前記ＦＥＴの寄生レジスタンス成分がみかけ上小さくなるように前記第１のキャパシタ素子のキャパシタ値が設定され、前記制御信号入力回路は、前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、前記ＦＥＴのゲート・ドレイン間容量Ｃｇｄ、ゲート・ソース間容量Ｃｇｓ、ドレイン・ソース間抵抗Ｒｄｓ、および負荷抵抗ＲＬの関数であるＣｇｄ／（Ｃｇｄ＋Ｃｇｓ）・Ｒｄｓ／（Ｒｄｓ＋ＲＬ）が最小となるように、ドレイン・ソース間電圧が設定されていることを特徴とする半導体集積回路を提供するものである。
【００１９】
【発明の実施の形態】
以下、本発明に係る半導体集積回路について、図面を参照しながら具体的に説明する。
【００２０】
（第１の実施形態）
図１は本発明に係る半導体集積回路の第１の実施形態の回路図である。図１の半導体集積回路は、化合物半導体（例えば、GaAs）を材料とするＭＥＳ型のＦＥＴを用いたＡＳＫ(Amplitude Shift Keying)変調用のＩＣの主要部を示している。
【００２１】
従来のＡＳＫ変調用ＩＣと比較して、図１の回路は、ＦＥＴ１０のソース端子と接地端子との間にインダクタ素子（コイル）１を介挿した点に特徴がある。
【００２２】
ＦＥＴ１０のゲート端子と入力端子ＩＮとの間にはLo入力整合回路２が介挿され、ＦＥＴ１０のゲート端子にはバイアス供給回路３が接続されている。また、ＦＥＴ１０のドレイン端子と出力端子ＯＵＴとの間にはＲＦ出力整合回路４が介挿され、ＦＥＴ１０のドレイン端子には制御信号入力回路５が接続され、ＦＥＴ１０のソース端子にはバイアス供給回路６が接続されている。
【００２３】
制御信号入力回路５からの制御信号により、ＦＥＴ１０のドレイン電圧とソース電圧との大小関係を任意に切替制御することができる。また、バイアス回路からのバイアス信号により、ＦＥＴ１０を最適なバイアス条件に設定することができる。
【００２４】
図１において、ＦＥＴ１０のソース端子と接地端子との間に介挿されたインダクタ素子１は、ＦＥＴ１０がオフ状態のときに、ＦＥＴ１０のゲート−ソース間インピーダンスのリアクタンス成分との間で直列共振するように、インダクタ素子１のインダクタンス値が設定されている。このような直列共振が起きると、ＦＥＴ１０の出力側に信号が伝達されなくなり、信号伝達量を低減できる。
【００２５】
ここで、ＦＥＴ１０のゲート−ソース間インピーダンスのリアクタンス成分Ｘcは（５）式で表される。
【００２６】
0003840361.tif 000002
ここで、ω＝２πｆであり、ｆは共振周波数または所望の周波数である。
【００２７】
（５）式にて求められたＸcを以下の（６）式に代入することにより、インダクタ素子１のインダクタンス値を求めることができる。
【００２８】
｜Ｘc｜／ω＝Ｌ    …（６）
また、ＦＥＴ１０がオフ状態のときのレジスタンス成分Ｒは（７）式で近似することができる。
【００２９】
0003840361.tif 000003
信号の選択度を示すＱは、（６）および（７）式を用いて（８）式のように表すことができる。
【００３０】
Ｑ＝ωＬ／Ｒ    …（８）
図２は図１のＦＥＴ１０の伝達特性（Ｓ21）を示す図であり、図中の曲線ａはオン特性、曲線ｂはオフ特性を示している。なお、図２の横軸は周波数(GHz)、縦軸は信号強度(dB)である。
【００３１】
図２は使用帯域が５〜６GHzを想定して図１のＦＥＴ１０を形成した場合の例を示している。図示のように、ＦＥＴ１０がオフ状態のときは、５〜６GHzの周波数帯域で(-15dB)以下にまで信号伝達量が減少することがわかる。
【００３２】
なお、制御信号入力回路５は、ＦＥＴ１０をオフ状態にする際には、Ｃgd／(Ｃgd＋Ｃgs)・Ｒds／(Ｒds＋ＲL)が最小となるように、ＦＥＴ１０のドレイン・ソース間電圧を設定する。
【００３３】
このように、第１の実施形態では、ＦＥＴ１０のソース端子と接地端子との間にインダクタ素子１を介挿し、ＦＥＴ１０がオフ状態のときに、このインダクタ素子１をＦＥＴ１０のゲート−ソース間インピーダンスとの間で直列共振させるようにしたため、ＦＥＴ１０がオフ状態のときの信号伝達量を十分に小さくすることができる。
【００３４】
（第２の実施形態）
第２の実施形態は、上記のインダクタ素子１に加えて、ＦＥＴ１０のゲート端子とソース端子との間にキャパシタ素子を追加したものである。
【００３５】
図３は本発明に係る半導体集積回路の第２の実施形態の回路図である。図３では図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００３６】
図３の半導体集積回路は、図１の構成に加えて、ＦＥＴ１０のゲート端子とソース端子との間に介挿されたキャパシタ素子（第２のキャパシタ素子）Ｃ１を有する。このキャパシタ素子Ｃ１を設けることにより、ＦＥＴ１０の寄生レジスタンス成分がみかけ上小さくなり、Ｑが大きくなる。
【００３７】
このキャパシタ素子を設けた場合のＦＥＴ１０のリアクタンス成分は（９）式で表される。
【００３８】
0003840361.tif 000004
（９）式を上記の（６）式に代入することにより、インダクタ素子１のインダクタンス値が求められる。
【００３９】
また、この場合のレジスタンス成分Ｒは（１０）式で近似される。
【００４０】
0003840361.tif 000005
この場合のＱはωＬ／Ｒで表される。
【００４１】
図４は図３のＦＥＴ１０の伝達特性（Ｓ21）を示す図であり、図中の曲線ｃはオン特性、曲線ｄはオフ特性を示している。
【００４２】
図４は使用帯域が５〜６GHzを想定して図３のＦＥＴ１０を形成した場合の例を示している。図示のように、ＦＥＴ１０がオフ状態のときは、５〜６GHzの周波数帯域で(-20dB)以下にまで信号伝達量が減少することがわかる。
【００４３】
このように、第２の実施形態では、ＦＥＴ１０のゲート端子とソース端子との間にキャパシタ素子Ｃ１を介挿するため、ＦＥＴ１０の寄生レジスタンス成分をみかけ上小さくでき、第１の実施形態よりもオフ時の信号減衰量を小さくできる。
【００４４】
（第３の実施形態）
第３の実施形態は、上記のインダクタ素子１に加えて、ＦＥＴ１０のドレイン端子とソース端子との間にキャパシタ素子を追加するものである。
【００４５】
図５は本発明に係る半導体集積回路の第３の実施形態の回路図である。図５では図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００４６】
図５の半導体集積回路は、図１の構成に加えて、ＦＥＴ１０のドレイン端子とソース端子との間に介挿されたキャパシタ素子（第３のキャパシタ素子）Ｃ２を有する。このキャパシタ素子Ｃ２を設けることにより、ＦＥＴ１０の寄生レジスタンス成分がみかけ上小さくなり、Ｑが大きくなる。
【００４７】
このキャパシタ素子を設けた場合のＦＥＴ１０のリアクタンス成分は（１１）式で表される。
【００４８】
0003840361.tif 000006
（１１）式を上記の（６）式に代入することにより、インダクタ素子１のインダクタンス値が求められる。
【００４９】
また、この場合のレジスタンス成分Ｒは（１２）式で近似される。
【００５０】
0003840361.tif 000007
この場合のＱはωＬ／Ｒで表される。
【００５１】
図６は図５のＦＥＴ１０の伝達特性（Ｓ21）を示す図であり、図中の曲線ｅはオン特性、曲線ｆはオフ特性を示している。
【００５２】
図６は使用帯域が５〜６GHzを想定して図５のＦＥＴ１０を形成した場合の例を示している。図示のように、ＦＥＴ１０がオフ状態のときは、５〜６GHzの周波数帯域で(-25dB)以下にまで信号伝達量が減少していることがわかる。
【００５３】
このように、第３の実施形態では、ＦＥＴ１０のドレイン端子とソース端子との間にキャパシタ素子を介挿するため、ＦＥＴ１０の寄生レジスタンス成分をみかけ上小さくでき、第１の実施形態よりもオフ時の信号減衰量を小さくできる。
【００５４】
（第４の実施形態）
第４の実施形態は、第１〜第３の実施形態を組み合わせたものである。
【００５５】
図７は本発明に係る半導体集積回路の第４の実施形態の回路図である。図７では図３および図５と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００５６】
図７の半導体集積回路は、図１の構成に加えて、ＦＥＴ１０のゲート端子とソース端子との間に介挿されたキャパシタ素子Ｃ１と、ＦＥＴ１０のドレイン端子とソース端子との間に介挿されたキャパシタ素子Ｃ２とを有する。
【００５７】
これらキャパシタ素子Ｃ１，Ｃ２はいずれも、ＦＥＴ１０の寄生レジスタンス成分をみかけ上小さくするためのものである。
【００５８】
図７のＦＥＴ１０のリアクタンス成分Ｘcは（１３）式で表される。
【００５９】
0003840361.tif 000008
（１１）式を上記の（６）式に代入することにより、インダクタ素子１のインダクタンス値が求められる。
【００６０】
また、この場合のレジスタンス成分Ｒは（１４）式で近似される。
【００６１】
0003840361.tif 000009
この場合のＱはωＬ／Ｒで表される。
【００６２】
図８は図７のＦＥＴ１０の伝達特性（Ｓ21）を示す図であり、図中の曲線ｇはオン特性、曲線ｈはオフ特性を示している。
【００６３】
図８は使用帯域が５〜６GHzを想定して図７のＦＥＴ１０を形成した場合の例を示している。図示のように、ＦＥＴ１０がオフ状態のときは、５〜６GHzの周波数帯域で(-30dB)以下にまで信号伝達量が減少していることがわかる。
【００６４】
このように、第４の実施形態では、ＦＥＴ１０のゲート端子およびソース端子と、ドレイン端子およびソース端子間のそれぞれにキャパシタ素子Ｃ１，Ｃ２を介挿するため、ＦＥＴ１０の寄生レジスタンス成分をより小さくでき、第１〜第３の実施形態よりもオフ時の信号減衰量を小さくできる。
【００６５】
（第５の実施形態）
第１〜第４の実施形態では、ＦＥＴ１０のソース端子と接地端子との間にインダクタ素子１を介挿しているため、ソース端子に接続されたバイアス供給回路６からインダクタ素子１を通って接地端子に常時電流が流れ、消費電力が増えるという問題がある。そこで、第５の実施形態は、この電流を遮断するようにしたものである。
【００６６】
図９は本発明に係る半導体集積回路の第５の実施形態の回路図である。図９では図７と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００６７】
図９の半導体集積回路は、ＦＥＴ１０のソース端子と接地端子との間にインダクタ素子１とキャパシタ素子（第１のキャパシタ素子）Ｃ３を直列接続した点に特徴がある。具体的には、図７の構成にキャパシタ素子Ｃ３を追加したものである。
【００６８】
このキャパシタ素子Ｃ３により、ＦＥＴ１０のソース端子に接続されたバイアス供給回路６からの電流がインダクタ素子１に流れるのを阻止できる。
【００６９】
なお、図９では、図７の回路にキャパシタ素子Ｃ３を追加した例を説明したが、図１、図３および図５においても、キャパシタ素子Ｃ３を追加することにより、消費電力の低減が図れる。
【００７０】
上述した各実施形態では、本発明に係る半導体集積回路をＡＳＫ変調用のＩＣに適用した例について説明したが、本発明は、ＡＳＫ変調以外の目的にも利用でき、例えば、ＦＥＴで構成したスイッチにも適用可能である。
【００７１】
上述した各実施形態では、ＦＥＴ１０の各端子に制御信号入力回路５やバイアス供給回路３，６を接続しているが、ＦＥＴ１０の一部の端子のみに制御信号入力回路５やバイアス供給回路３，６を接続してもよい。
【００７２】
【発明の効果】
以上詳細に説明したように、本発明によれば、ＦＥＴのソース端子および接地端子間にインダクタ素子を介挿し、ドレイン電圧がソース電圧よりも低い場合に、ゲート−ソース間のインピーダンスのリアクタンス成分に対してインダクタ素子を直列共振させるため、ＦＥＴがオフ時の信号伝達量を低減でき、信号伝達量の可変比を向上できる。
【００７３】
また、ＦＥＴのソース端子および接地端子間に、インダクタ素子とキャパシタ素子を直列接続することにより、インダクタ素子に本来流れるべき直流成分をキャパシタ素子で遮断でき、消費電力の低減が図れる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の第１の実施形態の回路図。
【図２】図１のＦＥＴの伝達特性（Ｓ21）を示す図。
【図３】本発明に係る半導体集積回路の第２の実施形態の回路図。
【図４】図３のＦＥＴの伝達特性（Ｓ21）を示す図。
【図５】本発明に係る半導体集積回路の第３の実施形態の回路図。
【図６】図５のＦＥＴの伝達特性（Ｓ21）を示す図。
【図７】本発明に係る半導体集積回路の第４の実施形態の回路図。
【図８】図７のＦＥＴの伝達特性（Ｓ21）を示す図。
【図９】本発明に係る半導体集積回路の第５の実施形態の回路図。
【図１０】ＦＥＴの等価回路図。
【符号の説明】
１  ＦＥＴ
２  Lo入力整合回路
３，６  バイアス供給回路
４  ＲＦ出力整合回路
５  制御信号入力回路
１０  ＦＥＴ
【図１】
0003840361.tif 000010
【図２】
0003840361.tif 000011
【図３】
0003840361.tif 000012
【図４】
0003840361.tif 000013
【図５】
0003840361.tif 000014
【図６】
0003840361.tif 000015
【図７】
0003840361.tif 000016
【図８】
0003840361.tif 000017
【図９】
0003840361.tif 000018
【図１０】
0003840361.tif 000019