(57)【特許請求の範囲】
【請求項１】
互いに交差する複数本のドレイン線とゲート線を形成し、その交差部に対応して液晶セルとスイッチング素子を形成し、前記複数本のドレイン線を含むブロックに分割した液晶表示部と、
前記液晶表示部内の複数のゲート線を順次走査するゲート走査駆動回路とを有する液晶表示装置であって、
前記液晶表示部は、前記ブロックに含まれる前記ドレイン線にアナログスイッチを介して接続される共通信号線と、前記ブロックに設けられた前記アナログスイッチをオン状態とするブロック制御信号を供給するブロック制御信号線とを有し、
前記オン状態となったアナログスイッチを介して、前記共通信号線により伝播される表示信号が、前記ブロックに含まれ前記オン状態となったアナログスイッチに接続される該ドレイン線に印加され、
前記ゲート走査駆動回路により選択された前記ゲート線上の液晶セルが活性化される液晶表示装置において、
複数の電圧レベルを有する階調電圧とデジタルＩ／Ｆ信号を入力する入力部と、前記ゲート走査駆動回路を制御するゲート走査駆動回路制御信号と前記ブロック制御信号を、前記デジタルＩ／Ｆ信号から生成して出力する第１の出力部と、該ブロック制御信号により活性化される前記ブロックの表示データに対応した前記表示信号を生成し出力する第２の出力部とを有する液晶表示ドライバを直列に複数個備え、
各液晶表示ドライバは、最後に前記表示データを取込むタイミングで、終了タイミング信号を出力し、前段の液晶表示ドライバが出力する前記終了タイミング信号を受け取るとともに、前記表示データを取り込む事により、前記前段の液晶表示ドライバから連続して前記表示データを取り込み、
最終段の液晶表示ドライバの終了タイミング信号を、初段の液晶表示ドライバが受け取るとともに、表示信号を出力するための表示信号出力信号を出力し、
前記初段の液晶表示ドライバが出力する前記表示信号出力信号を受けた液晶表示ドライバは、取り込んだ前記表示データを表示信号として出力することを特徴とする液晶表示装置。
【請求項２】
互いに交差する複数本のドレイン線とゲート線を形成し、その交差部に対応して液晶セルとスイッチング素子を形成し、前記複数本のドレイン線を含むブロックに分割した液晶表示部と、
前記液晶表示部内の複数のゲート線を順次走査するゲート走査駆動回路とを有する液晶表示装置であって、
前記液晶表示部は、前記ブロックに含まれる前記ドレイン線にアナログスイッチを介して接続される共通信号線と、前記ブロックに設けられた前記アナログスイッチをオン状態とするブロック制御信号を供給するブロック制御信号線とを有し、
前記オン状態となったアナログスイッチを介して、前記共通信号線により伝播される表示信号が、前記ブロックに含まれ前記オン状態となったアナログスイッチに接続される該ドレイン線に印加され、
前記ゲート走査駆動回路により選択された前記ゲート線上の液晶セルが活性化される液晶表示装置において、
複数の電圧レベルを有する階調電圧とデジタルＩ／Ｆ信号を入力する入力部と、前記ゲート走査駆動回路を制御するゲート走査駆動回路制御信号と前記ブロック制御信号を、前記デジタルＩ／Ｆ信号から生成して出力する第１の出力部と、該ブロック制御信号により活性化される前記ブロックの表示データに対応した前記表示信号を生成し出力する第２の出力部とを有する液晶表示ドライバを直列に複数個備え、
前記ゲート走査駆動回路は、初段の液晶表示ドライバの出力する該ゲート走査駆動回路制御信号により、前記ゲート線を順次走査し、
前記複数個の液晶表示ドライバが出力する前記表示信号が、前記共通信号線に供給され、
前記ブロックに含まれる前記アナログスイッチをオン状態とする前記初段の液晶表示ドライバの出力するブロック制御信号が、該ブロック制御信号線に供給され、
前記複数の液晶表示ドライバは、前記オン状態となったアナログスイッチと接続される該ドレイン線に前記共通信号線を介して前記表示信号を印加することを特徴とする液晶表示装置。
【請求項３】
互いに交差する複数本のドレイン線とゲート線を形成し、その交差部に対応して液晶セルとスイッチング素子を形成し、前記ドレイン線をｑ（ｑは正の整数）本含むブロックに分割した液晶表示部と、
前記液晶表示部内の複数のゲート線を順次走査するゲート走査駆動回路とを有する液晶表示装置であって、
前記液晶表示部は、前記ブロックに含まれる前記ドレイン線にアナログスイッチを介して接続される共通信号線と、前記ブロックに設けられたｑ個の前記アナログスイッチをそれぞれオン状態とする各スイッチ制御信号を供給するｑ本のスイッチ制御信号線とを有し、
前記各ブロックの第ｎ番目のドレイン線には、第ｎ（ｎは正の整数、０＜ｎ＜ｑ）番目の前記スイッチ制御信号により、前記共通信号線を介して表示信号が印加され、
前記ゲート走査駆動回路により選択された前記ゲート線上の液晶セルが活性化される液晶表示装置において、
複数の電圧レベルを有する階調電圧とデジタルＩ／Ｆ信号を入力する入力部とを有し、
前記ゲート走査駆動回路を制御するゲート走査駆動回路制御信号と前記スイッチ制御信号を、前記デジタルＩ／Ｆ信号から生成して出力する第１の出力部と、前記第ｎ番目のスイッチ制御信号により活性化される前記各ブロックに含まれる、第ｎ番目のドレイン線に印加する前記表示信号を生成し出力する第２の出力部とを有する液晶ドライバを直列に複数個備え、
各液晶表示ドライバは、最後に前記表示データを取込むタイミングで、終了タイミング信号を出力し、前段の液晶表示ドライバが出力する前記終了タイミング信号を受け取るとともに、前記表示データを取り込む事により、前記前段の液晶表示ドライバから連続して前記表示データを取り込み、
最終段の液晶表示ドライバの終了タイミング信号を、初段の液晶表示ドライバが受け取るとともに、表示信号を出力するための表示信号出力信号を出力し、
前記初段の液晶表示ドライバが出力する前記表示信号出力信号を受けた液晶表示ドライバは、取り込んだ前記表示データを表示信号として出力することを特徴とする液晶表示装置。
【請求項４】
請求項１又は請求項３記載の前記液晶表示装置において、
前記液晶表示ドライバの入力信号である前記デジタルＩ／Ｆ信号は、
１フレーム期間に１回の割合で有効になる垂直同期信号と、
１水平期間に１回の割合で有効になる水平同期信号と、
前記表示データが有効な期間だけ、アクティブ状態となる有功表示期間信号と、
前記表示データを含むＩ／Ｆ信号であることを特徴とする液晶表示装置。
【請求項５】
請求項１又は請求項３記載の前記液晶表示装置において、
前記ゲート走査駆動回路、前記アナログスイッチ、前記スイッチング素子を、ｐｏｌｙ−Ｓｉを用いた薄膜トランジスタで構成していることを特徴とする液晶表示装置。
【請求項６】
請求項１又は請求項３記載の前記液晶表示装置において、
前記液晶表示ドライバは、前記液晶表示部が形成されている基板上に、ＴＡＢ、又はＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）技術により設置されていることを特徴とする液晶表示装置。
【請求項７】
中央制御の働きをし、計算、論理、及び実行決定を行ない、入力装置、出力装置、及び記憶装置との信号の伝送を行なう中央処理装置と、
命令やデータの記憶に使用される該記憶装置と、
情報を、情報機器に入力するための該入力装置と、
該情報機器の内部から外部へ情報を出力し、更に表示用のデジタルＩ／Ｆ信号を出力する該出力装置で構成される液晶表示装置を備えた該情報機器において、
該液晶表示装置は、請求項１又は請求項３記載の液晶表示装置であることを特徴とした情報機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に係わり、特に液晶表示ドライバを搭載しブロック毎に順次駆動する線順次方式、或いは時分割方式で液晶表示を行なう駆動方式並びに駆動回路に関するものである。
【０００２】
【従来の技術】
ｐｏｌｙ−Ｓｉの電界効果移動度は、アモルファスＳｉの電界効果移動度である約０．５〜１ｃｍ２／Ｖｓに比べ、約数十〜２００ｃｍ２／Ｖｓと大きい。このため、ｐｏｌｙ−Ｓｉ ＴＦＴを用いて、信号回路や走査回路等の周辺回路を、液晶表示部を形成した同一基板上に形成する事が可能となる。また、ｐｏｌｙ−Ｓｉ ＴＦＴを用いる事により、周辺回路を液晶表示部と同一基板上に形成できる事から、従来の様に、線順次ドライバ等の外部周辺回路との接続が不要となり、解像度が高い液晶表示装置を実現出来る。
【０００３】
しかし、解像度が高く、高精細な液晶表示装置を実現する場合、クロック周波数は数十ＭＨｚと高く、周辺回路、特に信号回路は、数十ＭＨｚの高速動作が必要である。しかし、ｐｏｌｙ−ＳｉＴＦＴを用いた周辺回路の動作周波数は、約数ＭＨｚ〜約１０ＭＨｚ程度と低いため、高解像度な液晶表示装置の実現は困難になる。
【０００４】
そこで、ｐｏｌｙ−Ｓｉ ＴＦＴを用いた高解像度、高精細な液晶表示装置を実現する方法として、例えば、線順次ドライバを用いたブロック線順次駆動方式が提案されている。この方式は、特許出願公開番号「特開２０００−１３１６７０」の公開特許公報に記されているように、高速動作が必要な信号回路の代わりに、線順次ドライバを使用する。線順次ドライバは、数十ＭＨｚの高速周波数で動作可能であり、複数の表示信号を一括して出力する事が出来る。ブロック線順次駆動方式では、まず、液晶表示部を複数のブロックに分割する。分割された各ブロックのドレイン線は、アナログスイッチを介して線順次ドライバに接続される。各ブロックのアナログスイッチには、各ブロックに対応したブロック制御信号が入力される。ブロック制御信号により選択されたアナログスイッチは、オン状態となり、線順次ドライバが出力する表示信号を、画素部の液晶に与え液晶表示を行なう。これにより、ｐｏｌｙ−Ｓｉ ＴＦＴ液晶を用いて高解像度、高精細な液晶表示装置を実現している。
【０００５】
【発明が解決しようとする課題】
従来の技術で述べたブロック線順次駆動方式は、表示データであるデジタルＩ／Ｆと液晶表示装置との間に、ゲート側駆動回路の制御信号、ブロック制御信号、及び線順次ドライバの制御信号等を生成する液晶表示装置制御ＩＣが別途必要になる。このため、液晶表示装置の回路部品点数が増加し、コストが増加する。また、外部から各種制御信号を液晶表示装置に入力するため、液晶表示装置に入力する信号数が増加する。また、液晶表示装置内部では、線順次ドライバからアナログ出力信号を転送する共通信号線と、各ブロックのアナログスイッチまでの引出線との間に交差部が多く、共通信号線とアナログスイッチまでの引出線との短絡による歩留悪化が懸念される。
【０００６】
本発明の目的は、上記の課題を解決する液晶表示装置、及びその駆動方法を提供することである。
【０００７】
また、本発明の目的は、表示データ、垂直同期信号、水平同期信号、有効表示期間信号、及びドットクロックで構成される信号に、容易に対応させる事ができる液晶表示装置、及びその駆動方法を提供することである。
【０００８】
また、本発明の他の目的は、液晶表示装置を容易にデジタルＩ／Ｆ信号に対応させる事を可能とし、従来必要としている液晶表示専用ＩＣ等の外部回路を削除する事を可能とし、低消費電力化、及び低コスト化が期待できる液晶表示装置、及びその駆動方法を提供することである。
【０００９】
また、本発明の他の目的は、液晶表示装置への入力ピン数を大幅に削減する事が出来るため、配線不良等による歩留の改善する液晶表示装置、及びその駆動方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明は、上記の課題を解決するためのものであり、その第１の実施の形態としては、互いに直交する複数本のドレイン線とゲート線を形成し、その交差部に液晶セルとスイッチング素子を形成した液晶表示部があり、前記液晶表示部を複数の前記ドレイン線を含むブロックに分割し、前記液晶表示部内の複数のゲート線を順次走査するゲート走査駆動回路を有し、前記ブロックに含まれる前記ドレイン線は、アナログスイッチを介して共通信号線に接続され、前記ブロックに設けられた前記アナログスイッチは、ブロック制御信号線を介して与えられるブロック制御信号によりオン状態となり、前記オン状態となったアナログスイッチを介して、共通信号線により伝播される表示信号が、前記ブロックに含まれ前記オン状態となったアナログスイッチに接続される該ドレイン線に印加され、前記ゲート走査駆動回路により選択された前記ゲート線上の液晶セルが活性化される液晶表示装置に対し、複数の電圧レベルを有する階調電圧とデジタルＩ／Ｆ信号を入力信号とし、前記ゲート走査駆動回路を制御するゲート走査駆動回路制御信号と前記ブロック制御信号を、前記デジタルＩ／Ｆ信号から生成して出力し、該ブロック制御信号により活性化される前記ブロックの表示データに対応した前記表示信号を生成し出力することを特徴とする。また、前記液晶表示ドライバを設け、互いに直交する複数本のドレイン線とゲート線を形成し、その交差部に液晶セルとスイッチング素子を形成した液晶表示部があり、前記液晶表示部を複数の前記ドレイン線を含むブロックに分割し、前記液晶表示部内の複数のゲート線を順次走査するゲート走査駆動回路を有し、前記ブロックに含まれる前記ドレイン線は、アナログスイッチを介して共通信号線に接続され、前記ブロックに設けられた前記アナログスイッチは、ブロック制御信号線を介して与えられるブロック制御信号によりオン状態となり、前記オン状態となったアナログスイッチを介して、共通信号線により伝播される表示信号が、前記ブロックに含まれ前記オン状態となったアナログスイッチに接続される該ドレイン線に印加され、前記ゲート走査駆動回路により選択された前記ゲート線上の液晶セルが活性化される液晶表示装置において、前記液晶表示ドライバの出力する該ゲート走査駆動回路制御信号により、前記ゲート走査駆動回路が、前記ゲート線を順次走査し、前記共通信号線に前記液晶表示ドライバが出力する前記表示信号を出力し、前記液晶表示ドライバの出力する該ブロック制御信号により、前記ブロックに含まれる前記アナログスイッチがオン状態となり、前記オン状態となったアナログスイッチと接続される該ドレイン線に、前記共通信号線を介して、前記液晶表示ドライバが出力する前記表示信号を印加し、前記各ブロックの活性化を行ない、液晶表示を行なう。
【００１１】
また、本発明第２の実施の形態としては、互いに直交する複数本のドレイン線とゲート線を形成し、その交差部に液晶セルとスイッチング素子を形成した液晶表示部があり、前記液晶表示部を複数の前記ドレイン線を含むブロックに分割し、前記液晶表示部内の複数のゲート線を順次走査するゲート走査駆動回路を有し、前記ブロックに含まれる前記ドレイン線は、アナログスイッチを介して共通信号線に接続され、前記ブロックに設けられた前記アナログスイッチは、ブロック制御信号線を介して与えられるブロック制御信号によりオン状態となり、前記オン状態となったアナログスイッチを介して、共通信号線により伝播される表示信号が、前記ブロックに含まれ前記オン状態となったアナログスイッチに接続される該ドレイン線に印加され、前記ゲート走査駆動回路により選択された前記ゲート線上の液晶セルが活性化される液晶表示装置に設ける液晶表示ドライバであり、複数の電圧レベルを有する階調電圧とデジタルＩ／Ｆ信号を入力信号とし、前記ゲート走査駆動回路を制御するゲート走査駆動回路制御信号と前記ブロック制御信号を、前記デジタルＩ／Ｆ信号から生成して出力し、該ブロック制御信号により活性化される前記ブロックの表示データに対応した前記表示信号を生成し出力する液晶表示ドライバにおいて、該液晶表示ドライバを複数個設置する場合に、該液晶表示ドライバが、最後に前記表示データを取込むタイミングで、終了タイミング信号を出力し、前段の前記液晶表示ドライバが出力する前記終了タイミング信号を、該液晶表示ドライバが受け取るとともに、前記表示データを取り込む事により、前段から連続して前記表示データを取り込む事が可能になり、最終段の前記液晶表示ドライバの終了タイミング信号を、初段の前記液晶表示ドライバが受け取るとともに、表示信号を出力するための表示信号出力信号を出力し、初段の液晶表示ドライバが出力する前記表示信号出力信号を受けた該液晶表示ドライバは、取り込んだ前記表示データを表示信号として出力することを特徴とする。また、互いに直交する複数本のドレイン線とゲート線を形成し、その交差部に液晶セルとスイッチング素子を形成した液晶表示部があり、前記液晶表示部を複数の前記ドレイン線を含むブロックに分割し、前記液晶表示部内の複数のゲート線を順次走査するゲート走査駆動回路を有し、前記ブロックに含まれる前記ドレイン線は、アナログスイッチを介して共通信号線に接続され、前記ブロックに設けられた前記アナログスイッチは、ブロック制御信号線を介して与えられるブロック制御信号によりオン状態となり、前記オン状態となったアナログスイッチを介して、共通信号線により伝播される表示信号が、前記ブロックに含まれ前記オン状態となったアナログスイッチに接続される該ドレイン線に印加され、前記ゲート走査駆動回路により選択された前記ゲート線上の液晶セルが活性化される液晶表示装置において、前記液晶表示ドライバを複数個設置し、初段の液晶表示ドライバの出力する該ゲート走査駆動回路制御信号により、前記ゲート走査駆動回路が、前記ゲート線を順次走査し、前記共通信号線に前記複数個の液晶表示ドライバが出力する前記表示信号を出力し、前記初段の液晶表示ドライバの出力する該ブロック制御信号により、前記ブロックに含まれる前記アナログスイッチがオン状態となり、前記オン状態となったアナログスイッチと接続される該ドレイン線に、前記共通信号線を介して、前記複数の液晶表示ドライバが出力する前記表示信号を印加し、前記各ブロックの活性化を行ない、液晶表示を行なう。
【００１２】
また、本発明第３の実施の形態として、互いに直交する複数本のドレイン線とゲート線を形成し、その交差部に液晶セルとスイッチング素子を形成した液晶表示部があり、前記液晶表示部を、前記ｑ本のドレイン線を含むブロックに分割し、前記液晶表示部内の複数のゲート線を順次走査するゲート走査駆動回路を有し、前記ブロックに含まれる前記ドレイン線は、アナログスイッチを介して共通信号線に接続され、前記ブロックに含まれるｑ個の各アナログスイッチは、それぞれｑ本あるスイッチ制御信号線を介して与えられるｑ本の各スイッチ制御信号によりオン状態となり、第ｎ番目の前記スイッチ制御信号により、前記各ブロックの第ｎ番目のドレイン線に、共通信号線により伝播される表示信号が印加され、前記ゲート走査駆動回路により選択された前記ゲート線上の液晶セルが活性化される液晶表示装置に対し、複数の電圧レベルを有する階調電圧とデジタルＩ／Ｆ信号を入力信号とし、前記ゲート走査駆動回路を制御するゲート走査駆動回路制御信号と前記スイッチ制御信号を、前記デジタルＩ／Ｆ信号から生成して出力し、前記第ｎ番目のスイッチ制御信号により活性化される前記各ブロックに含まれる、第ｎ番目のドレイン線に印加する前記表示信号を生成し出力することを特徴とする。また、互いに直交する複数本のドレイン線とゲート線を形成し、その交差部に液晶セルとスイッチング素子を形成した液晶表示部があり、前記液晶表示部を、前記ｑ本のドレイン線を含むブロックに分割し、前記液晶表示部内の複数のゲート線を順次走査するゲート走査駆動回路を有し、前記ブロックに含まれる前記ドレイン線は、アナログスイッチを介して共通信号線に接続され、前記ブロックに含まれるｑ個の各アナログスイッチは、それぞれｑ本あるスイッチ制御信号線を介して与えられるｑ本の各スイッチ制御信号によりオン状態となり、第ｎ番目の前記スイッチ制御信号により、前記各ブロックの第ｎ番目のドレイン線に、共通信号線により伝播される表示信号が印加され、前記ゲート走査駆動回路により選択された前記ゲート線上の液晶セルが活性化される液晶表示装置において、前記液晶表示ドライバを用い、前記液晶表示ドライバの出力する該ゲート走査駆動回路制御信号により、前記ゲート走査駆動回路が、前記ゲート線を順次走査し、前記共通信号線に前記液晶表示ドライバが出力する前記表示信号を出力し、前記液晶表示ドライバの出力する該スイッチ制御信号により、前記各ブロックに含まれる前記アナログスイッチがオン状態となり、前記オン状態となったアナログスイッチと接続される該ドレイン線に、前記共通信号線を介して、前記液晶表示ドライバが出力する前記表示信号を印加し、前記各ブロックの活性化を行ない、液晶表示を行なう。
【００１３】
また、本発明の第１、第２、第３の実施例において、液晶表示ドライバの入力信号である前記デジタルＩ／Ｆ信号は、１フレーム期間に１回の割合で有効になる垂直同期信号と、１水平期間に１回の割合で有効になる水平同期信号と、前記表示データが有効な期間だけ、アクティブ状態となる有功表示期間信号と、前記表示データを含むＩ／Ｆ信号であることを特徴とする。また、前記ゲート走査駆動回路、前記アナログスイッチ、前記スイッチング素子等を、ｐｏｌｙ−Ｓｉを用いた薄膜トランジスタで構成する。
【００１４】
また、本発明第４の実施の形態として、中央制御の働きをし、計算、論理、及び実行決定を行ない、入力装置、出力装置、及び記憶装置との信号の伝送を行なう中央処理装置と、命令やデータの記憶に使用される該記憶装置と、情報を、情報機器に入力するための該入力装置と、該情報機器の内部から外部へ情報を出力し、更に表示用のデジタルＩ／Ｆ信号を出力する該出力装置で構成される液晶表示装置を備えた該情報機器において、本発明の第１、第２、又は第３の実施例の液晶表示装置であることを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明における第１の実施の形態を、図１から図６を用いて説明する。
【００１６】
図１は、本発明第１の実施の形態に係わる液晶表示装置１０１の構成を示す図である。以下に本発明第１の実施例における液晶表示装置の構成について説明する。
【００１７】
図１における各液晶セル１０２は、液晶１０３と、保持容量１０４、及びスイッチング素子１０５で構成されている。スイッチング素子は、例えば、ｐｏｌｙ−Ｓｉ ＴＦＴを用いたＮ型のＭＯＳトランジスタなどであり、その他にはｐｏｌｙ−Ｓｉ ＴＦＴを用いたＰ型のＭＯＳトランジスタ、アモルファスＳｉを用いたＮ型のＭＯＳトランジスタ、又はｐＭＯＳトランジスタでも良い。スイッチング素子１０５において、そのゲート電極は横方向の液晶セル共通のゲート走査線Ｇに接続されており、そのドレイン電極は縦方向共通のドレイン線に接続されており、ソース電極は液晶１０３を介して対向側にある全画素共通のコモン電極に接続されている。
【００１８】
ゲート走査線Ｇは、ゲート走査駆動回路１０６の出力するゲート線選択信号が印加される。ゲート走査駆動回路は、液晶表示ドライバが出力するゲート走査駆動回路制御信号１１３により制御され、各ゲート走査線に順次ゲート走査線選択信号を印加していく。本発明第１の実施例の説明では、仮に液晶表示部の液晶セル数をｍ×ｎとしているため、ゲート走査線はｎ本となる。ここで、ゲート走査駆動回路１０６は、液晶表示部と同一基板上に形成されており、この回路はｎＭＯＳトラインジスタ単一、ｐＭＯＳトラインジスタ単一、又はＣＭＯＳトラインジスタで構成されている。
【００１９】
コモン電極には、例えば、液晶表示ドライバ１０７が生成出力する任意の電圧レベルが印加される。但し、コモン電極に印加される電圧は、外部電源回路で生成した任意の電圧波形であっても良い。
【００２０】
一方、液晶表示ドライバ１０７は、液晶表示部が形成されている同一基板上に、ＣＯＧ（ｃｈｉｐ ｏｎ ｇｌａｓｓ）やＴＡＢ等の技術で取り付けられている。液晶表示ドライバ１０７には、デジタルＩ／Ｆ信号１１０と階調基準電圧１１１が入力されている。デジタルＩ／Ｆ信号１１０は、例えば、１フレームに１回有効になる垂直同期信号Ｖｓｙｎｃ、１水平走査期間に１回有効になる水平同期信号Ｈｓｙｎｃ、１水平期間中で表示データが有効な期間だけＨＩレベルになる有効表示期間信号Ｄｉｓｐ、及びドットクロックからなる同期信号と、表示データＤａｔａである。この他にも、デジタルＩ／Ｆ信号１１０として、ＬＶＤＳなどの信号があるが、液晶表示ドライバ１０７にＬＶＤＳレシーバを組込む必要がある。また、階調基準電圧１１１は、複数の電圧レベルからなる。液晶表示ドライバ１０７は、デジタルＩ／Ｆ信号１１０と階調基準電圧１１１を基に、ｐ個の表示データに対応したアナログ信号電圧を、アナログ信号電圧共通線１０９（Ｄ１、Ｄ２、…、Ｄｐ）に出力する。液晶表示装置１０１のドレイン線ｄｒは、ｐ本ずつｑ個の表示ブロックＢＬＣＫ１、ＢＬＣＫ２、…、ＢＬＣＫｑに分割されており、各ＢＬＣＫの１番目からｐ番目までのドレイン線は、それぞれアナログサンプリングスイッチ１０８（ｓｗ１、ｓｗ２、…、ｓｗｐ）を介して、アナログ信号電圧共通線Ｄ１、Ｄ２、…、Ｄｐに接続されている。各ＢＬＣＫのアナログサンプリングスイッチは、液晶表示ドライバ１０７が出力するブロック制御信号１１２（ＢＬ１、ＢＬ２、…、ＢＬｑ）により、オン、オフの状態が制御される。例えば、ブロック制御信号ＢＬがＨｉレベルになると、あるＢＬＣＫのアナログサンプリングスイッチは全てオン状態となり、液晶表示ドライバ１０７が出力するアナログ信号電圧を、アナログ信号電圧共通線を介してｐ本のドレイン線に印加する。また、ブロック制御信号ＢＬがＬＯＷレベルとなるとアナログサンプリングスイッチはオフとなり、ドレイン線とアナログ信号電圧共通線を遮断する。
【００２１】
ドレイン線本数ｍが液晶表示ドライバ１０７のアナログ信号電圧の出力ピン数ｐで割り切れない場合は、例えば、最後のＢＬＣＫｑが、ドレイン線ｐ本以下のブロックとなる。また、基本的に、各ＢＬＣＫのドレイン線ｄｒ本数は、液晶表示ドライバのアナログ信号電圧線の出力ピン数ｐ以下であれば良い。
【００２２】
次に、図２及び図３を用いて、ゲート走査駆動回路１０６の動作に関して説明する。図２はゲート走査駆動回路の動作を説明するタイミングチャートである。図３はゲート走査駆動回路１０６の構造を説明するブロック図である。
【００２３】
まず、図３を用いてゲート走査駆動回路の構成を説明する。３０１はシフトレジスタ制御信号であり、３０２はゲート走査線選択期間制御信号である。３０１及び３０２の制御信号は、共にゲート走査駆動回路制御信号１１３に含まれる。３０３はｎ段で構成されたシフトレジスタである。３０４、３０５、３０６、及び３０７は、アンド回路である。シフトレジスタ３０３は、シフトレジスタ制御信号３０１により、１水平期間だけシフトした出力信号ｏｕｔ１、ｏｕｔ２、…、ｏｕｔｎを出力する。各アンド回路は、シフトレジスタの出力信号を基に、ゲート走査線選択期間制御信号３０２で定められた期間だけＨｉレベルとし、各ゲート走査線に出力する。
【００２４】
次に、図２のゲート走査駆動回路のタイミングチャートを用い、この動作を説明する。液晶表示ドライバは、デジタルＩ／Ｆ信号であるＨｓｙｎｃ、Ｖｓｙｎｃ、Ｄｉｓｐ、及びドットクロックから、シフトレジスタ制御信号３０１であるスタート信号ＶＳＴとクロック信号ＶＣＬＫ（水平周期）、及びゲート走査線Ｇを選択する時間を決めるゲート走査線選択期間制御信号３０２（ＶＯＥ）を生成し出力する。シフトレジスタ３０３は、スタート信号ＶＳＴから、１水平周期だけシフトした出力信号を、アンド回路３０４、３０５、３０６、及び３０７に転送する。アンド回路では、ゲート走査線選択期間制御信号により定められた期間だけ、Ｈｉレベルの信号Ｇｓ１、Ｇｓ２、…、Ｇｓｎをゲート走査線に順次印加していく。ここで、ゲート走査線選択信号Ｇｓが、例えば、Ｈｉレベルの時には、ゲート走査線に接続されている液晶セルのスイッチング素子がオン状態となり、ドレイン線に印加されているアナログ信号電圧が液晶に印加される事になる。一方、ゲート走査線選択信号がＬＯＷレベルの時には、スイッチング素子がオフとなり、液晶セルは印加されたアナログ信号電圧を保持する。従って、ゲート走査線Ｇ１からＧｎまで順次選択していく事で、１フレーム分の液晶表示を行なう事が可能である。
【００２５】
次に、図４、図５を用いて液晶表示ドライバ１０７の動作を説明する。図４は、液晶表示ドライバ１０７のブロック図である。図５は、液晶表示ドライバ１０７の動作タイミングチャートである。
【００２６】
まず、図４の液晶表示ドライバ１０７のブロック図を用いて液晶表示ドライバ１０７の構成を説明する。１１１は階調基準電圧であり、４０１はデジタルＩ／Ｆ信号１１０の同期信号であり、４０２はデジタルＩ／Ｆ信号１１０の表示データである。デジタルＩ／Ｆ信号の同期信号４０１はＶｓｙｎｃ、Ｈｓｙｎｃ、Ｄｉｓｐ、ドットクロックＣＫである。４０３は制御信号生成回路であり、ゲート走査駆動回路制御信号１１３、ブロック制御信号１１２を生成する。また、制御信号生成回路４０３は、シフトレジスタ４０４のスタート信号４１３（ＳＴ＿ＣＫ）、ラッチ回路４０５のイネーブル信号４１４（Ａ＿ＥＮＡ）、ラッチ回路４０６のイネーブル信号４１５（Ｂ＿ＥＮＡ）、選択回路４０８の選択信号４１６（ＳＥＬ）、最終ラッチ回路４０９、デコーダ・アナログ電圧選択回路４１１、アナログ信号電圧出力回路４１２の最終ラッチ信号４１７（ＬＡＴＣＨ）を生成する。また、４０７はラッチ回路であり、４１０は階調基準電圧１１１から階調電圧を生成する階調電圧生成回路である。シフトレジスタ４０４、ラッチ回路４０５、４０６、４０７、選択回路４０８、最終段ラッチ回路４０９、デコーダ・アナログ電圧選択回路４１１、アナログ電圧出力回路４１２は同期信号４０１に含まれるドットクロックに同期して動作する。
【００２７】
次に、図５のタイミングチャートを用いて液晶表示ドライバ１０７の動作を説明する。図５において、Ｄａｔａは表示データ４０２であり、ＣＫはドットクロックである。またＳ１〜Ｓｐはシフトレジスタ４０４の各段の出力信号であり、Ａ１〜Ａｋはラッチ回路４０５の各段の出力信号であり、Ｂ１〜Ｂｋはラッチ回路４０６の出力信号であり、Ｃｋ＋１〜Ｃｐはラッチ回路４０７の出力信号であり、Ｌ１〜Ｌｐは最終段ラッチ回路の出力信号であり、Ｙ１〜Ｙｐはアナログ信号電圧出力回路４１２の出力信号である。
【００２８】
図４において、シフトレジスタ４０４は、スタート信号ＳＴ＿ＣＫがＨｉであるタイミングの次のタイミングからラッチ回路４０５、４０６、４０７にラッチタイミング信号Ｓを出力する。ラッチ回路４０５及び４０６は、それぞれｋ段のラッチ回路で構成されている。ｋは液晶表示ドライバ１０７のアナログ信号電圧の出力ピン数ｐよりも少ない。これらのラッチ回路４０５及び４０６は、イネーブル信号であるＡ＿ＥＮＡ、及びＢ＿ＥＮＡがそれぞれＨｉレベルの時に、表示データ４０２をラッチする。従って、図５に示すように、ＢＬＣＫ１、ＢＬＣＫ３、…では、ラッチ回路４０５が表示データをラッチし、ＢＬＣＫ２、ＢＬＣＫ４、…では、ラッチ回路４０６が表示データをラッチする。従って、例えば、奇数ブロックにおける１番目からｋ番目までの表示データは、ラッチ回路４０５がラッチし、偶数ブロックにおける１番目からｎ番目までの表示データはラッチ回路４０６がラッチする。また、各ＢＬＣＫにおけるｋ＋１番目からｐ番目までの表示データは、ラッチ回路４０７がラッチする。ラッチ回路４０７は、ｐ−ｋ段のラッチ回路で構成される。ＢＬＣＫ１のＤａｔａがｐ個全てラッチされ、最終段ラッチ回路４０９にＢＬＣＫ１の表示データをラッチする場合を考える。ラッチ回路４０５は、イネーブル信号Ａ＿ＥＮＡがＬＯＷレベルであるため、ＢＬＣＫ１の１番目からｋ番目までのデータをホールドする。一方、ラッチ回路４０６はイネーブル信号Ｂ＿ＥＮＡがＨｉレベルであるため、ＢＬＣＫ２の１番目からｋ番目までのＤａｔａをラッチする。最終ラッチ回路４０９は、最終ラッチ信号４１７がＨｉレベルになると、ＢＬＣＫ１の表示データをラッチする。この時、選択回路４０８は、選択信号ＳＥＬがＨｉレベルであるため、ラッチ回路４０５の出力を最終ラッチ回路４０９に出力している。（選択回路４０８は選択信号ＳＥＬがＨｉレベルの時に、ラッチ回路４０５の出力を選択出力し、ＳＥＬがＬＯＷレベルの時にラッチ回路４０６の出力を選択出力する。）最終ラッチ回路４０９でラッチされた表示データは、デコーダ・アナログ電圧選択回路４１１に出力される。デコーダ・アナログ電圧選択回路は、階調電圧生成回路で生成された複数のアナログ信号電圧レベルから、表示データに対応するアナログ信号電圧レベルを１つ選択し、アナログ信号電圧出力回路４１２に出力する。アナログ信号電圧出力回路は、アナログ信号電圧をバッファリングし、アナログ信号電圧共通線１０９（Ｄ１、Ｄ２、…、Ｄｐ）に、ＢＬＣＫ１の表示データに対応するアナログ信号電圧を出力する。次に、ＢＬＣＫ２の表示データを最終段ラッチ回路４０９がラッチする場合には、ラッチ回路４０５はＡ＿ＥＮＡ信号がＨｉレベルとなりＢＬＣＫ３の１番目からｋ番目の表示データをラッチし、ラッチ回路４０６はＢ＿ＥＮＡ信号がＬＯＷレベルとなり表示データをホールドし、選択回路４０８は、選択信号ＳＥＬがＬＯＷレベルであるため、ラッチ回路４０６の出力を最終段ラッチ回路４０９に出力する。従って、ラッチ回路４０６とラッチ回路４０７がラッチしているＢＬＣＫ２の表示データを、最終ラッチ信号ＬＡＴＣＨがＨｉのタイミングで、最終ラッチ回路４０９がラッチする。また、その間に、ラッチ回路４０５がＢＬＣＫ３の１番目からの表示データをラッチする。以上の動作を繰り返すことにより、液晶表示ドライバ１０７に１水平ライン分の表示データが入力した場合でも、各ＢＬＣＫに対応したアナログ信号電圧ＡＤを、アナログ信号電圧共通線１０９に出力する事が可能になる。
【００２９】
次に、図６のタイミングチャートを用いて液晶表示装置１０１の動作について説明する。図６のタイミングチャートに示すＶｓｙｎｃ、Ｈｓｙｎｃ、Ｄｉｓｐ、及びＤａｔａは、デジタルＩ／Ｆ信号１１０である。
【００３０】
液晶表示ドライバ１０７は、Ｄａｔａ１からＤａｔａｐまでのｐ個の表示データをラッチし、ＢＬＣＫ１の最終データＤａｔａｐをラッチしてから時間Ｔｄ後に、アナログ信号電圧共通線１０９（Ｄ１、Ｄ２、Ｄ３、…、Ｄｐ）に対して、アナログ信号電圧ＡＤ（１）、ＡＤ（２）、ＡＤ（３）、…、ＡＤ（ｐ）を出力する。ここで、時間Ｔｂは図４における最終段ラッチ回路４０９が表示データをラッチし、デコーダ・アナログ電圧選択回路４１１によりアナログ信号電圧レベルを選択し、アナログ信号電圧出力回路４１２が安定してアナログ信号電圧ＡＤを出力するのに要する時間である。一方、液晶表示ドライバ１０７に含まれる制御信号生成回路４０３は、各ブロック制御信号線１１２に、順次、ブロック制御信号ＢＬを出力する。各ブロック制御信号ＢＬがＨｉレベルの時に、各ブロックのアナログサンプリングスイッチ１０８がオンの状態となり、アナログ信号電圧共通線１０９に印加されたアナログ信号電圧ＡＤが、対応する各ブロックのドレイン線ｄｒに印加される。従って、ＢＬＣＫ１のアナログ信号電圧が出力されている期間は、ブロック制御信号ＢＬ１だけがＨｉレベルとなり、ＢＬＣＫ１のドレイン線にアナログ信号電圧を印加する。ここでは、液晶表示ドライバ１０７のアナログ信号電圧出力が終了するよりも、時間Ｔａだけ早くブロック制御信号ＢＬをＬＯＷレベルにし、ドレイン線ｄｒへのアナログ信号電圧の書込みを確定させている。このように、ブロック制御信号ＢＬ２がＨｉレベルの時に、ＢＬＣＫ２に対応するアナログ信号電圧を出力し、ブロック制御信号ＢＬ３がＨｉレベルの時に、ＢＬＣＫ３に対応するアナログ信号を出力する、という動作を順次繰り返していく事で、ｑ個に分割した各ＢＬＣＫにアナログ信号電圧を印加する事が可能となる。この時、先に説明したように、ゲート走査駆動回路により、第１ゲート走査線にゲート走査線選択信号が印加されており、第１ゲート走査線上の液晶セルに表示データに対応したアナログ信号電圧を書込む事が可能となり、この動作を第１ゲート走査線から、第ｎゲート走査線まで順次繰り返す事により、１フレームの液晶表示が可能となる。
【００３１】
ここで、ゲート走査駆動回路１０６により、ゲート線Ｇが選択されてからＴｂ時間後にブロック制御信号をＨｉレベルとし、ドレイン線ｄｒにアナログ信号電圧を印加しているが、これは、ゲート走査線の負荷等によるゲート選択電圧の歪みを考慮しており、ゲート選択電圧の立上りが時間Ｔｂだけ要すると仮定した場合の条件である。また、最終ブロックであるＢＬＣＫｑのブロック制御信号ＢＬｑがＬＯＷレベルになってから、ゲート走査線Ｇが非選択になるまでに時間Ｔｃを要しているが、これは、最終ブロックの液晶セル１０２に充分にアナログ信号電圧を印加するために設けた時間である。
【００３２】
以上のように、制御信号生成回路を内蔵する液晶表示ドライバ１０７を使用し、ブロック線順次駆動方式を用いる事により、液晶表示装置１０１に入力する信号１１０を、デジタルＩ／Ｆ信号、例えば、表示データ、垂直同期信号、水平同期信号、有効表示期間信号、及びドットクロックで構成される信号にすることが可能となる。これにより、従来必要とした液晶表示専用ＩＣを用いなくても、容易にデジタルＩ／Ｆ信号に対応させる事が可能になる。また、従来必要であった線順次ドライバ制御信号、ゲート走査駆動回路制御信号、ブロック制御信号等の制御信号を外部から液晶表示装置に入力する必要が無いため、液晶表示装置の入力ピン数が減少し、配線不良等による歩留を改善、及び低消費電力化が期待できる。また、制御信号生成用の外部周辺回路を削減する事が出来るため、低コスト化が期待できる。
【００３３】
また、本発明第１の実施例において、液晶表示ドライバ１０７から出力するゲート走査駆動回路制御信号１１３、及びブロック制御信号１１２等の制御信号を、液晶表示ドライバ１０７の片側だけから引出している。これらの制御信号を液晶表示ドライバ１０７の両端から出力させ、更に、液晶表示ドライバ１０７に含まれるシフトレジスタ４０４を順逆両方向にシフト可能にする事により、液晶表示装置１０１に対して、様々な配置が可能になる。
【００３４】
以下、本発明第２の実施の形態を、図７から図９を用いて説明する。
【００３５】
本発明第２の実施の形態は、高精細な（表示画素数が多い）液晶表示装置において、液晶表示ドライバを複数個使用し、液晶表示専用ＩＣを用いずに、ブロック線順次駆動方式を行なう方式である。考え方としては、図７に示す本発明第２の実施の形態である液晶表示装置の構成図のように、例えば、液晶表示ドライバ７０１、７０２を２個接続することで、１回に出力するアナログ信号電圧の出力本数を増加させ、ブロック数を減少させる事により、各ブロックにおける電圧書込み時間を増加させ、高精細な液晶表示装置においてブロック線順次駆動方式を行なう方式である。
【００３６】
従って、図７に示す液晶表示装置７０８において、例えば、液晶表示ドライバを２個使用した場合には、アナログ信号電圧出力本数はｐ×２＝２ｐ本となり、各表示ブロックＢＬＣＫはドレイン線２ｐ本づつに分割される。従って、液晶表示ドライバ７０１を１つだけ使用した時のブロック数に比べると、２個使用した時のブロック数は、半分になる。各ブロックのドレイン線に接続されるアナログサンプリングスイッチ１０８は、液晶表示ドライバ７０１の出力するブロック制御信号（ＢＬ）１１２により、ＢＬ１がＨｉの時にブロックＢＬＣＫ１のアナログサンプリングスイッチ１０８がオン状態となる。アナログサンプリングスイッチ１０８がオン状態になると、ＢＬＣＫ１の１番目のドレイン線ｄｒ１から２ｐ番目のドレイン線ｄｒ２ｐに、液晶表示ドライバ７０１、７０２からアナログ信号電圧共通線１０９を介してアナログ信号電圧が書込まれる。従って、ブロック制御信号ＢＬ１、ＢＬ２、…、ＢＬｑを順次選択し、各ＢＬＣＫのアナログサンプリングスイッチ１０８を順次オン状態にし、液晶表示ドライバ７０１、７０２の出力するアナログ信号電圧を各ＢＬＣＫのドレイン線に印加する事により、１水平ライン分の表示データに対応するアナログ信号電圧を各ドレイン線に印加する事が出来る。一方、液晶表示装置７０８に含まれるゲート走査駆動回路１０６は、本発明第１の実施例において、図２及び図３を用いて説明したものと同じであり、動作も同様であるため、説明は省略する。従って、ゲート走査駆動回路１０６が選択するゲート走査線Ｇ上の液晶セルに対し、ブロック線順次でアナログ信号電圧を印加していく事により、液晶表示を行なっている。
【００３７】
図７、図８、及び図９を用いて本発明第２の実施例における液晶表示ドライバの動作に関して説明する。図８は、図７の液晶表示装置７０８に含まれる液晶表示ドライバ７０１、７０２のブロック図である。図９は、液晶表示装置７０８のタイミングチャートである。
【００３８】
図８において、１１０は液晶表示ドライバに入力するデジタルＩ／Ｆ信号である。１１１は階調基準電圧であり、階調電圧生成回路４１０は、これを基準として、表示データに対応した複数レベルのアナログ信号電圧を生成する。８０４は制御信号生成回路であり、入力されるラッチスタート信号（ＥＩＯ１）８０１、ラッチ信号（ＡＬＬ＿ＬＡ）８０２、ブロックラッチ終了信号８０３、及びデジタルＩ／Ｆ信号１１０から、ゲート走査駆動回路制御信号１１３、ブロック制御信号１１２、一斉ラッチ信号８０５、シフトレジスタスタート信号８０７、ラッチイネーブル信号８０８、８０９、選択信号８１０、及び最終ラッチ信号８１１を生成出力する。４０４はシフトレジスタであり、シフトレジスタスタート信号により、ラッチタイミング信号を各ラッチ回路４０５、４０６、４０７に出力する。また、シフトレジスタはシフトレジスタ終了信号（ＥＩＯ２）８０６を出力する。ラッチ回路４０５、ラッチ回路４０６、ラッチ回路４０７、電圧選択回路４０８、最終ラッチ回路４０９、デコーダ・アナログ信号電圧選択回路４１１、及びアナログ信号電圧出力回路４１２は、本発明の第１の実施例において、図４に示した回路と同様の動作をするため、説明は省略する。
【００３９】
図７に示す液晶表示装置７０８において、液晶表示ドライバ７０１と７０２との接続は、以下の要領で行われる。まず、初段の液晶表示ドライバ７０１のシフトレジスタ終了信号（ＥＩＯ２＿１）８０６を、次段の液晶表示ドライバ７０２のラッチスタート信号（ＥＩＯ１＿２）８０１に入力する。次段の液晶表示ドライバ７０２は、ラッチスタート信号（ＥＩＯ１＿２）８０１に信号が入力されてから、シフトレジスタスタート信号８０７を出力し、ラッチ回路がデータをラッチし始める。従って、図７の液晶表示装置７０８において、液晶表示ドライバ７０１は、各ＢＬＣＫの第１から第ｐの表示データをラッチし、次段の液晶表示ドライバ７０２は、各ブロックの第ｐ＋１番目の表示データから、第２ｐ番目の表示データをラッチすることになる。このように、シフトレジスタ終了信号（ＥＩＯ２）８０６を、次段の液晶表示ドライバのラッチスタート信号（ＥＩＯ１）８０１に入力させる事で、液晶表示ドライバを複数段接続する事が可能になる。
【００４０】
一方、最終段の液晶表示ドライバ７０２のシフトレジスタ終了信号（ＥＩＯ１）が、初段の液晶表示ドライバ７０１のブロックラッチ終了信号８０３に入力される。制御信号生成回路８０４は、ブロックラッチ終了信号８０３から一斉ラッチ信号８０５を生成し、後段に位置する液晶表示ドライバ７０２のラッチ信号８０２（ＡＬＬ＿ＬＡ）に入力する。同時に、シフトレジスタスタート信号８０７を生成し、初段の液晶表示ドライバ７０１は、次のブロックの表示データをラッチし始める。後段の液晶表示ドライバ７０２の制御信号生成回路８０４は、ラッチ信号８０２を受けてから、最終ラッチ信号８１１を生成し、ラッチ回路が保持している表示データをアナログ信号電圧に変換し、アナログ信号電圧共通線１０９に出力する。また、初段の液晶表示ドライバ７０１に含まれる制御信号生成回路８０４は、後段の液晶表示ドライバ７０２がアナログ信号電圧を出力するタイミングと同じになるように、最終ラッチ信号８１１を生成し、アナログ信号電圧をアナログ信号電圧共通線１０９に出力する。
【００４１】
図９は、以上で説明した図７に示す液晶表示ドライバ７０１、７０２の動作、及び液晶表示装置７０８の動作をタイミングチャートを用いて示したものである。図９に示される信号のうち、Ｖｓｙｎｃは垂直同期信号であり、Ｈｓｙｎｃは水平同期信号であり、Ｄｉｓｐは有効表示期間信号であり、Ｄａｔａは表示データであり、いずれもデジタルＩ／Ｆ信号１１０に含まれる。
【００４２】
まず、初段の液晶表示ドライバ７０１は、第１ブロック前半の表示データ（１〜ｐ）までをラッチする。初段の液晶表示ドライバ７０１は、第ｐ番目の表示データをラッチするタイミング付近で、シフトレジスタ終了信号（ＥＩＯ２＿１）８０６を、次段の液晶表示ドライバ７０２のラッチスタート信号８０１に入力する。これにより、次段の液晶表示ドライバ７０２は、ＢＬＣＫ１後半の表示データ（ｐ＋１〜２ｐ）をラッチする。最終段の液晶表示ドライバ７０２がＢＬＣＫ１における最終表示データをラッチするタイミングで、シフトレジスタ終了信号（ＥＩＯ２＿２）８０６を出力し、初段の液晶表示ドライバ７０１のブロックラッチ終了信号に入力させる。これにより初段の液晶表示ドライバ７０１は、一斉ラッチ信号８０５を生成し、各液晶表示ドライバのラッチ信号８０２（ＡＬＬ＿ＬＡ）に入力させる。これにより、複数の液晶表示ドライバから、ＢＬＣＫ１に対応するアナログ信号電圧が出力される事になり、この場合では、初段の液晶表示ドライバ７０１が、第１〜第ｐまでの表示データに対応するアナログ信号電圧ＡＤ（１〜ｐ）を出力し、アナログ信号電圧共通線Ｄ１〜Ｄｐに印加する。次段の液晶表示ドライバ７０２は、第ｐ＋１〜第２ｐまでの表示データに対応するアナログ信号電圧ＡＤ（ｐ＋１〜２ｐ）を、アナログ信号電圧共通線Ｄｐ＋１〜Ｄ２ｐに印加する。液晶表示ドライバ７０１、７０２が、ＢＬＣＫ１に対応するアナログ信号電圧ＡＤ（１）からＡＤ（２ｐ）を出力する期間に、液晶表示ドライバ７０１は、ブロック制御信号ＢＬ１をＨｉレベルとし、ＢＬＣＫ１のドレイン線にアナログ信号電圧を書込んで行く。液晶表示ドライバは、順次ブロック制御信号ＢＬで選択するＢＬＣＫに対応したアナログ信号電圧を出力し、これを繰り返す事で、全てのドレイン線に表示データに対応したアナログ信号電圧を書込む。従って、液晶表示ドライバが出力するアナログ信号電圧の水平ラインに対応するゲート走査線に、ゲート走査線選択信号を印加する事により、そのゲート走査線上の液晶セルに表示データに対応したアナログ信号電圧を印加する事が可能となる。また、ゲート走査線に、順次ゲート走査線選択信号を印加していく事で、１フレーム分の液晶表示が可能となる。ここで、図９に示すブロック制御信号（ＢＬ）やゲート選択信号Ｇのタイミング的な制約等は、本発明の第１の実施例で説明しているため省略する。
【００４３】
以上のように、液晶表示ドライバ７０１を複数個使用することで、高精細な（表示画素の多い）液晶表示装置をブロック線順次駆動方式で表示する場合に、ブロック数を増加させず、１ブロック当たりのドレイン線へのアナログ信号電圧の書込み時間を充分とる事が可能となり、高精細、高画質表示を実現する事が出来る。また、本発明の第２の実施例で用いた、制御信号生成回路を内蔵した液晶表示ドライバ７０１を用いる事により、液晶表示専用ＩＣを作製しなくても、容易にデジタルＩ／Ｆ信号に対応させる事が可能になる。また、液晶表示ドライバ７０１が、液晶表示装置７０１に含まれる各回路の制御信号を生成出来て、なお且つ、液晶表示装置の入力ピン数が減少する。これにより、外部回路点数が減少し低コスト化が期待でき、さらに、低消費電力化、及び配線不良等による歩留を改善することができる。
【００４４】
また、本発明における第２の実施例において、液晶表示ドライバ７０１から出力するゲート走査駆動回路制御信号１１３、及びブロック制御信号１１２等の制御信号を、液晶表示ドライバの片側だけから引出している。これらの制御信号を液晶表示ドライバの両端から出力させ、更に、液晶表示ドライバに含まれるシフトレジスタ４０４を順逆両方向にシフト可能にする事により、液晶表示装置７０８に対して、様々な配置が可能になる。この場合、シフトレジスタ４０４のシフト方向に応じて、ラッチスタート信号８０１とシフトレジスタ終了信号８０６のピン位置を、設定により交換できる機能を設けておくと、更に拡張性が高くなる。
【００４５】
以下、本発明第３の実施の形態を、図１０、図１１、及び図１２を用いて説明する。
【００４６】
図１０は、本発明第３の実施の形態である、液晶表示装置の構成を示したものである。図１１は、本発明第３の実施の形態である、液晶表示装置で使用する液晶表示用ドライバのブロック図である。図１２は、本発明第３の実施の形態である液晶表示装置の動作を説明するためのタイミングチャートである。
【００４７】
図１０に示すように、本発明第３の実施の形態である液晶表示装置１００１は、液晶表示ドライバ１００２、ゲート走査駆動回路１０６、アナログサンプリングスイッチ群１００３、及び液晶セル１０２から構成されている。以下に、この液晶表示装置１００１の構成を説明する。
【００４８】
ゲート走査駆動回路１０６は、液晶表示ドライバ１００２が出力するゲート走査駆動回路制御信号１１３が入力され、１水平期間毎に順次ゲート走査線Ｇに選択電圧を印加していく。ゲート走査駆動回路１０６の動作、及びゲート走査駆動回路制御信号１１３に関しては、本発明第１の実施の形態である、図２及び図３で説明しているため、ここでの説明は省略する。
【００４９】
本発明第３の実施の形態における液晶表示装置１００１では、ｑ本のドレイン線ｄｒを１つのブロック（ＢＬＣＫ）として、ｐ個のＢＬＣＫに分割する。従って、ドレイン線の総数がｍ本であるとき、ｐ×ｑ＝ｍの関係が成り立つ。液晶表示ドライバ１００２のアナログ信号電圧の出力数は、ｐ本とする。液晶表示ドライバ１００２のアナログ信号電圧の出力は、アナログ信号電圧共通線Ｄ１〜Ｄｐに印加される。これらのアナログ電圧信号共通線Ｄは、アナログサンプリングスイッチ群１００３に含まれるｓｗ１、ｓｗ２、…、ｓｗｑを介して、各ブロックに含まれるｑ本のドレイン線ｄｒに接続されている。
【００５０】
アナログサンプリングスイッチ群１００３に含まれる各スイッチｓｗは、液晶表示ドライバ１００２が出力するブロック制御信号１１２（ＢＬ）により制御され、例えば、ブロック制御信号ＢＬがＨｉレベルの状態で各ｓｗがオン状態となり、アナログ信号電圧共通線Ｄからドレイン線ｄｒに、液晶表示ドライバ１００２が出力するアナログ信号電圧を印加する。ここで、ブロック制御信号ＢＬ１がＨｉとなった場合には、各ＢＬＣＫのｓｗ１がオン状態となり、各ＢＬＣＫの第１番目のドレイン線ｄｒに、アナログ信号電圧共通線１０９を介してアナログ信号電圧が印加される。従って、ブロック制御信号ＢＬ１からＢＬｑを、１水平期間中に時分割して順次Ｈｉレベルにすることにより、各ＢＬＣＫの第１番目のドレイン線ｄｒ１から第ｑ番目のドレイン線ｄｒｑまで、順次アナログ信号電圧を印加する事が出来る。
【００５１】
次に、図１１に示す液晶表示ドライバ１００２のブロック図を用いて、液晶表示ドライバ１００２の構成、及び動作を説明する。１１１は、外部から液晶表示装置１００１に入力される階調基準電圧である。１１０１は表示データであり、１１０２は垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、有効表示期間信号Ｄｉｓｐ、及びドットクロックからなる同期信号群である。１１０１、及び１１０２の信号は、共に外部から液晶表示装置１００１に入力されるデジタルＩ／Ｆ信号である。１１０３は制御信号生成回路であり、同期信号１１０２から、各種制御信号を生成する。１１０４、及び１１０５は、共に１水平期間分の有効表示データを記憶するメモリである。１１０６、及び１１０７は、共にメモリ１１０４、及び１１０５のアドレス信号である。１１１２、及び１１１３は、共にメモリ１１０４、１１０５のリード、ライトを制御するメモリ制御信号である。１１０８は、メモリ１１０４、１１０５のいずれか片方からリードされた表示データ信号である。１１０９はシフトレジスタであり、液晶表示ドライバ１００２のアナログ信号電圧の出力がｐ本の場合、ｐ段のシフトレジスタから構成される。１１１１は、ドレイン線ｐ本分の表示データをラッチする事が可能なラッチ回路である。１１１０はシフトレジスタ１１０９のスタート信号である。これ以降の回路である、最終ラッチ回路４０９、最終ラッチ信号４０９、デコーダ・アナログ信号電圧選択回路４１１、アナログ信号電圧出力回路４１２、最終ラッチ信号４１７、及び階調電圧生成回路４１０に関しては、本発明第１の実施の形態である図４と同じであるため説明は省略し、これ以前の液晶表示ドライバ１００２の回路動作について説明する。
【００５２】
メモリ１１０４、１１０５は、メモリ制御信号１１１２、１１１３により、１水平期間中に一方がリード状態、もう一方がライト状態となるように制御され、１水平期間毎にその状態は切替えられる。従って、第１水平ラインの表示データが転送されてくる場合、例えば、メモリ１１０４がライト状態であり、メモリ１１０５はリード状態となるように、制御される。従って、第１水平ライン期間で転送された表示データはメモリ１１０４にライトされた事になる。第２水平ライン期間では、メモリ１１０４がリード状態となり、メモリ１１０５がライト状態となる事から、メモリ１１０５に第２水平ラインの表示データがライトされていく。その間、メモリ１１０４は、アドレス信号１１０６とメモリ制御信号１１１２とにより、アナログ信号電圧の出力ピンの順番に対応するように、表示データをリードし、ラッチ回路１１１１に転送する。例えば、次のアナログ信号電圧出力タイミングで、各ＢＬＣＫの第１ドレイン線に印加するアナログ信号電圧を出力する場合には、表示データを第１、ｑ＋１、２ｑ＋１、…、ｍ−ｑ＋１の順番でリードする。更に、次のタイミングでは、第２、ｑ＋２、…、ｍ−ｑ＋２の順番でリードしていく。この様にリードされた表示データ１１０８は、ラッチ回路１１１１に順次ラッチされる。アナログ信号電圧ｑ本の表示データがラッチ回路１１１１にラッチされたタイミングで、最終ラッチ信号４１７がアクティブ状態となり、アナログ信号出力回路４１２からアナログ信号電圧をアナログ信号電圧共通線１０９に出力する。以上の動作を繰り返す事により、ブロック制御信号１１３により選択されるドレイン線ｄｒに対応したアナログ信号電圧を順次出力する事が可能となる。
【００５３】
以下に、図１２に示すタイミングチャートを用いて、液晶表示装置１００１の動作を説明する。図１２に示すＶｓｙｎｃ、Ｈｓｙｎｃ、Ｄｉｓｐ、Ｄａｔａは、それぞれ垂直同期信号、水平同期信号、有効表示期間信号、及び表示データであり、液晶表示ドライバ１００２に入力される。第１ラインの表示データが転送される期間では、液晶表示ドライバ１００２に含まれる２つのメモリ１１０４、１１０５のうち、どちらか一方が第１ラインの表示データであるＤａｔａを記憶している。次の第２ラインの表示データが転送される期間では、２つのメモリ１１０４、１１０５の動作は入れ替わり、第１ラインの表示データを記憶している一方のメモリがリード動作をし、もう一方のメモリが第２ラインの表示データを記憶していく。また、液晶表示ドライバ１００２は、各ＢＬＣＫ内に含まれる第１、第２、…、第ｑまでのｑ本のドレイン線ｄｒにアナログ信号電圧を順次印加していくために、アナログサンプリングスイッチｓｗ１、ｓｗ２、…、ｓｗｑに対してブロック制御信号ＢＬ１、ＢＬ２、…、ＢＬｑを順次印加し、ブロック制御信号ＢＬのＨｉレベルの期間だけアナログサンプリングスイッチｓｗをオン状態にする。液晶表示ドライバ１００２が、アナログサンプリングスイッチｓｗ１に対しブロック制御信号ＢＬ１のＨｉレベルを印加すると、ｓｗ１を介してアナログ電圧共通線Ｄ１、Ｄ２、…、Ｄｐと、各ブロックＢＬＣＫ１、ＢＬＣＫ２、…、ＢＬＣＫｐの第１番目のドレイン線が接続される。このｓｗ１がオン状態である期間に、液晶表示ドライバ１００２は各ブロックの第１番目のドレイン線に対応するアナログ信号電圧ＡＤ（１）、ＡＤ（ｑ＋１）、…、ＡＤ（ｍ−ｑ＋１）をアナログ信号電圧共通線Ｄ１、Ｄ２、…、Ｄｐにそれぞれ印加し、各ＢＬＣＫの第１番目のドレイン線に表示データに対応したアナログ信号電圧を書込む。但し、ブロック制御信号は、アナログ信号電圧の出力が終了するタイミングより時間Ｔａだけ早くＬＯＷレベルとなり、各ドレイン線の電圧を確定させる。この動作をＢＬ１からＢＬｑまで順次繰り返す事により、全てのドレイン線ｄｒに表示データに対応したアナログ信号電圧を書込む事が出来る。更に、ゲート走査駆動回路１０６が、液晶表示ドライバ１００２の出力するゲート走査駆動回路制御信号１１３により、各ゲート走査線Ｇに順次ゲート走査線選択信号を出力していく。この場合、例えばゲート走査線選択信号がＨｉレベルの状態で、各液晶セル１０２のスイッチング素子１０５がオン状態となり、液晶にアナログ信号電圧が印加される事になる。このゲート走査線選択信号は、最初のブロック制御信号ＢＬ１がＨｉレベルになるタイミングに対し、時間Ｔｂだけ早くＨｉレベルになる。これは、ゲート走査線Ｇの立上りを考慮したものであり、ゲート走査線Ｇのゲート電圧が充分立ち上がった状態で、アナログ信号電圧を印加するためである。また、ゲート走査線選択信号は、最終のブロック制御信号ＢＬｑがＬＯＷレベルになってから、時間Ｔｃ後にＬＯＷレベルとなる。これは、最終のブロック制御信号ＢＬｑのＨｉレベルの期間で各ＢＬＣＫの第ｑ番目のドレイン線にアナログ信号電圧を書込み、スイッチング素子１０５を介してアナログ信号電圧を液晶に充分に書込むために必要な時間である。以上の動作を繰り返す事により、１フレーム全ての液晶表示を行なう事が可能となる。
【００５４】
以上のように、１水平ラインの表示データを記憶できるメモリを最低でも２個有する液晶表示ドライバ１００２を使用し、図１０に示すように、液晶表示ドライバの各アナログ信号電圧線Ｄを、各ＢＬＣＫのドレイン線に対応させ、時分割駆動を行なう事により、アナログ信号電圧共通線と、アナログサンプリングスイッチｓｗまでの引出線との交差点を激減させる事が可能となり、配線間の短絡などによる歩留を大幅に改善する事が可能である。さらに、液晶表示ドライバ１００２を使用することで、液晶表示専用ＩＣを作製しなくても、容易にデジタルＩ／Ｆ信号に対応させる事が可能になる。また、液晶表示ドライバ１００２が、液晶表示装置１００１に含まれる各回路の制御信号を生成出来て、なお且つ、液晶表示装置の入力ピン数が減少する。これにより、外部回路点数が減少し低コスト化が期待でき、さらに、低消費電力化、及び配線不良等による歩留を改善することができる。また、液晶表示ドライバ１００２に、本発明第２の実施例で用いた液晶表示ドライバ７０１のように、ラッチスタート信号（ＥＩＯ１）８０１、ラッチ信号（ＡＬＬ＿ＬＡ）８０２、ブロックラッチ終了信号８０３、一斉ラッチ信号８０５、シフトレジスタ終了信号（ＥＩＯ２）８０６の機能を設ける事により、液晶表示ドライバ１００２を複数段接続する事が可能になり、高精細な（表示画素の多い）液晶表示装置を時分割表示する場合に、１回の書込みにおける時間を充分とる事が可能となり、高精細、高画質表示を実現する事が出来る。
【００５５】
また、本発明における第３の実施例において、液晶表示ドライバ１００２から出力するゲート走査駆動回路制御信号１１３、及びブロック制御信号１１２等の制御信号を、液晶表示ドライバの片側だけから引出している。これらの制御信号を液晶表示ドライバの両端から出力させ、更に、液晶表示ドライバに含まれるシフトレジスタ１１０９を順逆両方向にシフト可能にする事により、液晶表示装置１００１に対して、様々な配置が可能になる。
【００５６】
以下、本発明第４の実施の形態を、図１３を用いて説明する。
【００５７】
本発明第４の実施の形態は、本発明第１の実施例から本発明第３の実施例で述べた、液晶表示専用ＩＣを不要とする液晶表示装置を備えた情報機器である。この本発明第４の実施の形態である情報機器とは、例えば、コンピューターであり、図１３に示す本発明第４の実施の形態である液晶表示装置を備えた情報機器の構成図に示すように、情報機器１３０１の主な構成要素は、液晶表示装置１３０２、中央処理装置１３０３、入力装置１３０４、記憶装置１３０５、出力装置１３０６、及び電源回路１３０７である。
【００５８】
中央処理装置１３０３は、中央制御の働きをし、計算、論理、及び実行決定が行なわれる。また、入力装置、出力装置と記憶装置との信号の伝送を行なう。記憶装置１３０５は命令やデータの記憶に使われる。入力装置１３０４は、情報を情報機器に入力するところであり、入力情報はデータでもプログラムでも良い。また、出力装置１３０６は、情報機器の内部から外の世界に情報を出力するところであり、プリンタに書き出したり、磁気テープや磁気ディスクのような補助記憶装置に記憶したりする。また、出力装置１４０６は、表示装置のデジタルＩ／Ｆ信号を出力し、例えば、表示データ信号、及び１水平期間中に１回の割合で有効になる水平同期信号、１フレーム期間中に１回の割合で有効になる垂直同期信号、クロック信号、有効な表示データの範囲を示すディスプタイミング信号等を含む信号を表示装置である液晶表示装置１３０２に出力する。また、電源回路１３０７は、液晶表示装置１３０２、及び情報機器１３０１のその他の電源を必要とする構成要素に電源を供給している。また、電源回路１３０７は、液晶表示装置１３０２が必要とする階調基準電圧を生成し出力している。
【００５９】
本発明第１の実施例から本発明第３の実施例で述べた液晶表示装置１３０２を使用する事により、出力装置１３０６から出力されるデジタルＩ／Ｆ信号をそのまま液晶表示装置１３０２に入力させるだけで、表示を行なう事が可能となり、従来必要としてきた液晶表示専用ＩＣを削除できる。この事により、情報機器の回路数が減少し、消費電力を削減できる。また、回路数削減の結果、低価格な情報機器を実現する事が可能になる。
【００６０】
以上の様に、本発明第４の実施の形態によると、情報機器の表示装置を本発明第１の実施の形態から本発明第３の実施の形態で説明した液晶表示装置を備えることにより、液晶表示装置を容易にデジタルＩ／Ｆ信号に対応させる事が出来、また情報機器の低消費電力化実現することが可能となる。従って、情報機器の中でも低消費電力化が更に必要なノートパソコンや、電子手帳などの携帯情報端末機器に適用することで大きな効果が得られると考えられる。
【００６１】
【発明の効果】
液晶表示ドライバを搭載し、ブロック線順次駆動方式を用いた液晶表示装置において、
液晶表示装置内に含まれるゲート走査駆動回路、アナログサンプリングスイッチ等の各回路の制御信号を液晶表示ドライバ内部の制御信号生成回路内で生成する事により、液晶表示装置に入力する信号を、デジタルＩ／Ｆ信号、例えば、表示データ、垂直同期信号、水平同期信号、有効表示期間信号、及びドットクロックで構成される信号に、容易に対応させる事が可能になる。また、液晶表示装置を容易にデジタルＩ／Ｆ信号に対応させる事が可能であるため、従来必要としている液晶表示専用ＩＣ等の外部回路を削除する事が可能となり、低消費電力化、及び低コスト化が期待できる。また、液晶表示装置への入力ピン数を大幅に削減する事が出来るため、配線不良等による歩留の改善が期待できる。
【００６２】
また、液晶表示ドライバを液晶表示装置内に複数個も設ける事により、ブロック線順次駆動方式、或いは時分割駆動方式における１回の書込み時間を長くする事が可能となり、高精細な液晶表示装置においても、高画質な表示を実現する事が可能になる。
【００６３】
また、液晶表示ドライバ内にメモリを設ける事により、液晶表示装置内のアナログ信号電圧共通線と、アナログ信号電圧共通線からアナログサンプリングスイッチまでの引出線の交差部を大幅に減少する事が可能になる。これにより、配線間の短絡などによる歩留を大幅に改善する事が期待できる。
【図面の簡単な説明】
【図１】本発明第１の実施の形態に係わる、液晶表示装置の構成を示す図である。
【図２】本発明第１の実施の形態に係わる、ゲート走査駆動回路の動作を示すタイミングチャートである。
【図３】本発明第１の実施の形態に係わる、ゲート走査駆動回路の構成を示すブロック図である。
【図４】本発明第１の実施の形態に係わる、液晶表示ドライバの構成を示すブロック図である。
【図５】本発明第１の実施の形態に係わる、液晶表示ドライバの動作を示すタイミングチャートである。
【図６】本発明第１の実施の形態に係わる、液晶表示装置の駆動方式を示すタイミングチャートである。
【図７】本発明第２の実施の形態に係わる、液晶表示装置の構成を示す図である。
【図８】本発明第２の実施の形態に係わる、液晶表示ドライバの構成を示すブロック図である。
【図９】本発明第２の実施の形態に係わる、液晶表示装置の駆動方式を示すタイミングチャートである。
【図１０】本発明第３の実施の形態に係わる、液晶表示装置の構成を示す図である。
【図１１】本発明第３の実施の形態に係わる、液晶表示ドライバの構成を示すブロック図である。
【図１２】本発明第３の実施の形態に係わる、液晶表示装置の駆動方式を示すタイミングチャートである。
【図１３】本発明第４の実施の形態に係わる、液晶表示装置を備えた情報機器の構成を示すブロック図である。
【符号の説明】
１０１…液晶表示装置
１０２…液晶セル
１０３…液晶
１０４…保持容量
１０５…スイッチング素子
１０６…ゲート走査駆動回路
１０７…液晶表示ドライバ
１０８…アナログサンプリングスイッチ
１０９…アナログ信号電圧共通線
１１０…デジタルＩ／Ｆ信号
１１１…階調基準電圧
１１２…ブロック制御信号
１１３…ゲート走査駆動回路制御信号
３０１…シフトレジスタ制御信号
３０２…ゲート走査線選択期間制御信号
３０３…シフトレジスタ
３０４…アンド回路
３０５…アンド回路
３０６…アンド回路
３０７…アンド回路
４０１…デジタルＩ／Ｆ信号の同期信号
４０２…デジタルＩ／Ｆ信号の表示データ
４０３…制御信号生成回路
４０４…シフトレジスタ
４０５…ラッチ回路
４０６…ラッチ回路
４０７…ラッチ回路
４０８…選択回路
４０９…最終ラッチ回路
４１０…階調電圧生成回路
４１１…デコーダ・アナログ電圧選択回路
４１２…アナログ信号電圧出力回路
４１３…シフトレジスタスタート信号
４１４…ラッチイネーブル信号
４１５…ラッチイネーブル信号
４１６…選択信号
４１７…最終ラッチ信号
７０１…液晶表示ドライバ
７０２…液晶表示ドライバ
７０５…ラッチ信号
７０６…シフトレジスタ終了信号
７０７…ブロックラッチ終了信号
７０８…液晶表示装置
８０１…ラッチスタート信号
８０２…ラッチ信号
８０３…ブロックラッチ終了信号
８０４…制御信号生成回路
８０５…一斉ラッチ信号
８０６…シフトレジスタ終了信号
８０７…シフトレジスタスタート信号
８０８…ラッチイネーブル信号
８０９…ラッチイネーブル信号
８１０…選択信号
８１１…最終ラッチ信号
１００１…液晶表示装置
１００２…液晶表示ドライバ
１００３…アナログサンプリングスイッチ群
１１０１…デジタルＩ／Ｆ信号に含まれる表示データ信号
１１０２…デジタルＩ／Ｆ信号に含まれる同期信号
１１０３…制御信号生成回路
１１０４…メモリ回路
１１０５…メモリ回路
１１０６…アドレス信号
１１０７…アドレス信号
１１０８…リードされたデータ信号
１１０９…シフトレジスタ
１１１０…シフトレジスタスタート信号
１１１１…ラッチ回路
１１１２…メモリ制御信号
１１１３…メモリ制御信号
１３０１…液晶表示装置を備えた情報機器
１３０２…液晶表示装置
１３０３…中央処理装置
１３０４…入力装置
１３０５…記憶装置
１３０６…出力装置
１３０７…電源回路
【図１】
0003775188.tif 000002
【図２】
0003775188.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
0003775188.tif 000012
【図１２】
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【図１３】
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