(57)【特許請求の範囲】
【請求項１】
同一の基板上に複数の信号線と複数の走査線をそれぞれ交差するように形成し、その交差した各部分に形成したスイッチング素子としての薄膜トランジスタと、前記薄膜トランジスタと電気的に接続して形成した画素電極と、前記画素電極の各々に対応して配設された補助容量素子とを具備した第１の基板と、対向電極を形成した第２の基板と、前記第１、第２の基板の間に保持された液晶組成物とからなるアクティブマトリクス型液晶表示装置において、
前記補助容量素子は、前記薄膜トランジスタとともに前記第１の基板上に形成された半導体層を用いて形成された下部電極と、この下部電極上に形成された絶縁膜と、この絶縁膜上に形成された上部電極とから構成されており、
前記下部電極の周囲には前記上部電極の端縁より外側に伸びたオフセット部が形成されるとともに、前記上部電極には前記下部電極と重なり合う部分の内部に向かって所定面積の切り欠き部が形成されて対応する下部電極表面部分が前記絶縁膜を介して露出され、前記下部電極を構成する半導体層には前記オフセット部および切り欠き部から前記絶縁膜を介して拡散される水素により水素化処理が行われることを特徴とするアクティブマトリクス型液晶表示装置。
【請求項２】
前記複数の走査線の内の１本の走査線と１本の信号線との交差した部分に形成された薄膜トランジスタに関連して形成された画素電極に並列に接続される前記補助容量素子の上部電極として前記１本の走査線に隣接する走査部の一部が兼用されてなることを特徴とする請求項１に記載のアクティブマトリクス型液晶表示装置。
【請求項３】
同一の基板上に複数の信号線と複数の走査線をそれぞれ交差するように形成し、その交差した各部分に形成したスイッチング素子としての薄膜トランジスタと、前記薄膜トランジスタと電気的に接続して形成した画素電極と、前記画素電極の各々に対応して配設された補助容量素子とを具備した第１の基板と、対向電極を形成した第２の基板と、前記第１、第２の基板の間に保持された液晶組成物とからなるアクティブマトリクス型液晶表示装置において、
前記補助容量素子は、前記薄膜トランジスタとともに前記第１の基板に形成された半導体層を用いて形成された下部電極と、この下部電極上に形成された絶縁膜と、この絶縁膜上に形成された上部電極とから構成されており、
前記下部電極の周囲には前記上部電極の端縁より外側に伸びたオフセット部が形成されるとともに、前記上部電極には前記下部電極と重なり合う部分の一部に所定面積のコンタクトホールが形成されて対応する下部電極表面が前記絶縁膜を介してこのコンタクトホール内に露出され、前記下部電極を構成する半導体層には前記オフセット部およびコンタクトホールから前記絶縁膜を介して拡散される水素により水素化処理が行われることを特徴とするアクティブマトリクス型液晶表示装置。
【請求項４】
前記複数の走査線の内の１本の走査線と１本の信号線との交差した部分に形成された薄膜トランジスタに関連して形成された画素電極に並列に接続される前記補助容量素子の上部電極として、前記１本の走査線に隣接する走査線の一部が兼用されてなることを特徴とする請求項３に記載のアクティブマトリクス型液晶表示装置。
【請求項５】
前記下部電極は前記走査線の長手方向に直交する方向の幅の寸法が前記走査線の幅寸法より小さく設定されていることを特徴とする請求項４に記載のアクティブマトリクス型液晶表示装置。
【請求項６】
前記薄膜トランジスタは前記第１の基板上に形成されたポリシリコン膜でなる半導体層を用いて形成されたチャネル領域を有し、前記補助容量素子の下部電極も前記ポリシリコン膜を用いて形成されてなることを特徴とする請求項３乃至５のいずれか１項に記載のアクティブマトリクス型液晶表示装置。
【請求項７】
同一の基板上に複数の信号線と複数の走査線をそれぞれ交差するように形成し、その交差した各部分に形成したスイッチング素子としての薄膜トランジスタと、前記薄膜トランジスタと電気的に接続して形成した画素電極と、前記画素電極の各々に対応して配設された補助容量素子とを具備した第１の基板と、対向電極を形成した第２の基板と、前記第１、第２の基板の間に保持された液晶組成物とからなるアクティブマトリクス型液晶表示装置において、
前記補助容量素子は、前記薄膜トランジスタとともに前記第１の基板に形成された半導体層でなる下部電極と、この下部電極上に形成された絶縁膜と、この絶縁膜上に形成された上部電極とから構成され、この上部電極として隣接する２本の走査線の間に形成された補助容量線の一部が用いられており、
前記下部電極の周囲には前記上部電極の端縁より外側に伸びたオフセット部が形成されるとともに、前記上部電極には前記下部電極と重なり合う部分の一部に所定面積のコンタクトホールが形成されて対応する下部電極表面が前記絶縁膜を介してこのコンタクトホール内に露出され、前記下部電極を構成する半導体層には前記オフセット部およびコンタクトホールから前記絶縁膜を介して拡散される水素により水素化処理が行われることを特徴とするアクティブマトリクス型液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ガラス等の基板上に形成されたポリシリコン膜などの半導体層に形成されたスイッチ素子としての薄膜トランジスタと、この薄膜トランジスタに接続された画素電極に並列に接続された補助容量素子とを用いて構成されたアクティブマトリクス型液晶表示装置に関する。
【０００２】
【従来の技術】
近年、薄膜トランジスタをスイッチング素子としたアクティブマトリクス型液晶表示装置の開発が進められている。中でも、移動度の大きいポリシリコン膜を用いて薄膜トランジスタ（以下ｐ−ＳｉＴＦＴと記す）を形成したアクティブマトリクス基板が注目されており、さらに、駆動回路をも基板上に一体化する試みがなされている。
【０００３】
このとき、ｐ−ＳｉＴＦＴでは、通常、ソース及びドレイン電極をポリシリコン膜上に形成したゲート電極を用いて自己整合的にポリシリコン膜に不純物注入を行うことによって形成するため、ゲート電極を活性層に対して基板と反対に形成するトップゲートプレーナ型ＴＦＴが用いられる。
【０００４】
ここで、ｐ−ＳｉＴＦＴのスイッチング特性を左右する結晶欠陥の少ないポリシリコン膜を形成することは大変難しく、ポリシリコン膜を形成後に結晶欠陥を減らすために通常、水素化処理と呼ばれる処理を行っている。
【０００５】
水素化処理とは、水素を拡散することによりポリシリコン膜中の結晶欠陥（ダングリングボンド）を水素で終端化させて結晶欠陥を埋め、ポリシリコン膜中の結晶欠陥を低減するために行うものである。水素化処理により結晶欠陥を低減した後は、約４００℃以上の高温プロセスを行うと拡散された水素がポリシリコン膜から離脱してしまうために、プロセス温度を４００℃以上に上げないなどの制約を受け、通常はデバイス完成後に水素化処理を行っている。
【０００６】
ところで、アクティブマトリクス型液晶表示装置は各画素の信号電圧を液晶容量に記録して表示させるものであるが、このとき液晶を挟む対向電極間の容量が小さいと、ｐ−ＳｉＴＦＴのリーク電流や寄生容量が問題となったり、また液晶容量の経時変化により画素電極電位が変動して、表示品位を低下させる。そこで、従釆より、液晶容量に並列に接続される補助容量素子を形成して全体の容量を大きくするという手法がとられている。
【０００７】
この補助容量素子形成のーつの方法として、特開平７−２０４９４に示されている方法が知られている。
この公知の方法で形成されるアクティブマトリクス基板に組み込まれている補助容量素子は、半導体層からなる下部電極と絶縁膜と上部電極とが順次積層されたＭＯＳ型の構造となっている。このとき、下部電極ではその一部にのみ不純物が導入されてコンタクト領域が形成され、この領域と画素電極とが電気的に接続される。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記の方法のように補助容量素子をＭＯＳ型構造で形成した場合には、実効的なチャネル長が問題となる。つまり、実効的なチャネル長が長いと補助容量素子の下部電極の抵抗が大きくなり応答スピードが遅くなる。そして、画素トランジスタの書き込み期間中にＭＯＳ型補助容量素子が正しくＯＮ状態にならないと、所望の容量が得られずアクティブマトリクス型液晶表示装置としての表示特性の劣化を生じる。
【０００９】
また、酸化膜および層間絶縁膜を形成した後に水素化処理を行う場合、水素は下部電極となるポリシリコン膜の端部分には早く導入されるが、上部電極に覆われた中央部分まで到達するには長い時間が掛り、そのためポリシリコン膜全体に水素が導入されるまでに長い時間が掛かることになる。その結果スループットが悪くなり製造コストが高くなる。
【００１０】
また、水素化処理時間を短くすると、特に下部電極を構成するポリシリコン膜の水素が拡散されない中央部に多くの欠陥を含んだままとなり、補助容量素子が正しく機能せず、表示品位が低下するといった問題が起こる。
【００１１】
これを防ぐために下部電極を上部電極の幅よりも幅広く形成し、上部電極に被覆されない下部電極の領域に不純物を導入して、補助容量素子としてのトランジスタの実効的なチャネル長を短くすることも示されている。しかしながら、この方法によっても下部電極に水素を拡散する時間を短縮できない。
【００１２】
さらにこの構造では、下部電極と上部電極の形成時にパターンズレが起こった場合、補助容量の大きさが変化して所望の補助容量が得られず、また、ショットムラが生じて面内の均一性を悪化させる。このパターンズレを見込んで、下部電極を隣接画素側にも上部電極より幅広く形成することも考えられるが、この場合、隣の画素電極と下部電極が近接することになり、容量結合による隣接画棄の影響が問題となり、その影響を受けないようにするためには一定の間隔をあけて画素電極を配置しなければならず、更なる開口率の低下を招く。
【００１３】
また、反対に下部電極に対して上部電極の幅を狭くして下部電極に対する水素拡散を早めることも考えられるが、この場合には上部電極の面積減少による容量低下を招き、やはり表示品位を低下させる原因となる。
【００１４】
本発明は、上記問題点に鑑みなされたもので、開口率を低下させることなく、ＭＯＳ型補助容量素子の特性を向上させ、且つ、製造コストを安くできるように構成されたアクティブマトリクス型液晶表示装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
この発明のアクティブマトリクス型液晶表示装置は、同一の基板上に複数の信号線と複数の走査線をそれぞれ交差するように形成し、その交差した各部分に形成したスイッチング素子としての薄膜トランジスタと、前記薄膜トランジスタと電気的に接続して形成した画素電極と、前記画素電極の各々に対応して配設された補助容量素子とを具備した第１の基板と、対向電極を形成した第２の基板と、前記第１、第２の基板の間に保持された液晶組成物とからなるアクティブマトリクス型液晶表示装置において、前記補助容量素子は、前記薄膜トランジスタを構成する半導体層を用いて形成された下部電極と、この下部電極上に形成された絶縁膜と、この絶縁膜上に形成された上部電極とから構成されており、前記下部電極の周囲には前記上部電極の端縁より外側に伸びたオフセット部が形成されるとともに、前記上部電極には前記下部電極と重なり合う部分の内部に向かって所定面積の切り欠き部が形成されて対応する下部電極表面が前記絶縁膜を介して露出され、前記下部電極を構成する半導体層には前記オフセット部および切り欠き部から前記絶縁膜を介して拡散される水素により水素化処理が行われることを特徴として構成されている。
【００１６】
上記の構成により下部電極の周囲に上部電極の端縁より外側に伸びたオフセット部および上部電極の前記下部電極と重なり合う部分の内部に向かって所定面積の切り欠き部が形成されているので、これらの部分に対応する下部電極表面が前記絶縁膜を介して露出され、下部電極を構成する半導体層全体には前記オフセット部および切り欠き部から前記絶縁膜を介して拡散される水素により早くかつまんべんなく水素化処理が行われる。
【００１７】
このため、開口率を犠牲にすることなくＭＯＳ型補助容量素子としてのトランジスタの実効的なチャネル長を短くすることができ応答スピードが向上するので、ＭＯＳ型補助容量素子の応筈スピードが遅いことによる補助容量の低下、それに伴う表示不良を防ぐことができる。
【００１８】
また、下部電極と上部電極の合わせズレが起きても補助容量の大きさが変化しない構造にすることができるため、所望の補助容量を正し＜得ることができ、表示画面を均−に保つことができる。
【００１９】
さらに、水素化処理に関しても、上部電極の切り欠き部あるいはコンタクトホールから下部電極の端部までの距離を平均して短くすることができるので、短時間で、水素を上部電極直下の下部電極へあまねく横拡散させることができ、下部電極の膜中の欠陥を低減することができる。この結果、襠助容量素子の信頼性が向上し、更なる表示品位の向上が可能となる。
【００２０】
また、この発明のアクティブマトリクス型液晶表示装置は、同一の基板上に複数の信号線と複数の走査線をそれぞれ交差するように形成し、その交差した各部分に形成したスイッチング素子としての薄膜トランジスタと、前記薄膜トランジスタと電気的に接続して形成した画素電極と、前記画素電極の各々に対応して配設された補助容量素子とを具備した第１の基板と、対向電極を形成した第２の基板と、前記第１、第２の基板の間に保持された液晶組成物とからなるアクティブマトリクス型液晶表示装置において、前記補助容量素子は、前記薄膜トランジスタを構成する半導体層を用いて形成された下部電極と、この下部電極上に形成された絶縁膜と、この絶縁膜上に形成された上部電極とから構成されており、前記下部電極の周囲には前記上部電極の端縁より外側に伸びたオフセット部が形成されるとともに、前記上部電極には前記下部電極と重なり合う部分の一部に所定面積のコンタクトホールが形成されて対応する下部電極表面が前記絶縁膜を介してこのコンタクトホール内に露出され、前記下部電極を構成する半導体層には前記オフセット部およびコンタクトホールから前記絶縁膜を介して拡散される水素により水素化処理が行われることを特徴として構成される。
【００２１】
上記の構成により下部電極の周囲に上部電極の端縁より外側に伸びたオフセット部および上部電極の前記下部電極と重なり合う部分の一部に所定面積のコンタクトホールが形成されているので、これらの部分に対応する下部電極表面が前記絶縁膜を介して露出され、下部電極を構成する半導体層全体には前記オフセット部およびコンタクトホールから前記絶縁膜を介して拡散される水素により早くかつまんべんなく水素化処理が行われ、上記と同様の種々の利点が得られる。
【００２２】
【発明の実施の形態】
以下、この発明の第１の実施の形態について図面を参照して説明する。
図１は１画素分の液晶表示素子の一例を示す概略平面図、図２は図１の２−２線に沿った断面図を示す。
【００２３】
図１において、２本の走査線１５Ａ，１５Ｂと２本の信号線２２Ａ，２２Ｂとが互いに交差して形成される。走査線１５Ｂと信号線２２Ａとの交点には薄膜トランジスタ１０が画素のトランジスタとして形成される。
【００２４】
この薄膜トランジスタ１０は走査線１５Ｂの信号線２２Ａの近くに信号線２２Ａと平行に突出する形状のゲート電極１５ａの下に形成される。図２に示すように、ガラス基板１１上に形成された活性層１３の上にはゲート酸化膜１５ｇを介してゲート電極１５ａが形成される。活性層１３の両側にはドレイン電極１３ａとソース電極１３ｂとがガラス基板１１上に形成され、薄膜トランジスタ１０が構成される。
【００２５】
ドレイン電極１３ａはコンタクトホールに形成された接続電極２１ａを介して信号線２２Ａに接続され、ソース電極１３ｂはコンタクトホールに形成された接続電極２１ｂを介して画素電極１９に接続される。この画素電極１９は、薄膜トランジスタ１０および後述する補助容量素子３０の部分を除いて走査線１５Ａ，１５Ｂと信号線２２Ａ，２２Ｂとによって囲まれた開口部の大部分を占めて形成される。
【００２６】
補助容量素子３０は走査線１５Ａ，１５Ｂと信号線２２Ａ，２２Ｂとによって囲まれた矩形状の開口部の、前記薄膜トランジスタ１０に対して対角線の位置に形成される。一般に画素電極１９はＮ導電型であり、一方、補助容量素子３０はＰ型であるから、もしこの両者を矩形状の開口部の対角線の一方の隅部に近接して形成するとＮ型とＰ型とを分離するのに一定のマージンを必要とし、その分だけ開口率を低下させる原因となるが、このように対角線の位置に形成されることによりこのようなデメリットが生じることはない。
【００２７】
この補助容量素子３０は基板１１上に形成された薄膜トランジスタ１０と同じポリシリコンで形成された矩形の半導体層でなる下部電極３３ａと、この下部電極３３ａ上に形成されたゲート絶縁膜１４と、このゲート絶縁膜１４上に形成された矩形金属の上部電極１５ｂとより構成される。このようにしてＭＯＳ構造の補助容量素子３０が形成される。
【００２８】
上部電極１５ｂの上には層間絶縁膜１８が形成され、そのほぼ中央部には下部電極３３ａに至るコンタクトホール３５が形成される。このコンタクトホール３５を用いて後述する方法で不純物が下部電極３３ａに注入され、不純物の高濃度領域３３ｂが下部電極３３ａのほぼ中央部に形成される。
【００２９】
この不純物の高濃度領域３３ｂは前記コンタクトホール３５より径小のコンタクトホール３７を介して接続金属２１ｃに接続され、この接続金属２１ｃの一部は画素電極１９の端部に接続される。
【００３０】
以下、図４ないし図１２を参照して図１ないし図３に示された構成を有するアクティブマトリクス型液晶表示装置の一実施例の製造方法を説明する。
最初に、ガラス絶縁基板１１上に薄膜トランジスタ１０および補助容量素子３０を形成するための半導体層を形成するために、プラズマＣＶＤ（chemical vapor deposition ）法により、図４に示したように、ガラス基板１１上に厚さ３０ｎｍから１００ｎｍのａ−Ｓｉ（アモルファスシリコン）膜３を成膜する。
【００３１】
次にエキシマレーザーアニール法または炉内加熱によるアニール法によりこのａ−Ｓｉ膜３を多結晶化して半導体層であるポリシリコン膜を形成し、その後、このポリシリコン膜をフォ卜エッチングして、図２におけるトランジスタの活性層１３とドレイン電極１３ａとソ一ス電極１３ｂとなる島領域１３Ａ、及び補助容量素子の下部電極３３ａとなる島領域１３Ｂとを図５に示したように形成する。
【００３２】
図５の工程ではさらに例えばＳｉＯｘからなるゲート絶縁膜１４を厚さ５０ｎｍから５００ｎｍ程度、プラズマＣＶＤ法で基板１１全体に被膜する。
次に、例えば金属材料であるＴａ、Ｔｉ、Ｃｒ、Ａｌ、Ｍｏ、Ｗ，Ｃｕ等の単体あるいは、これらの積層膜またはこれらの合金を厚さ１００ｎｍから５００ｎｍ程度、スパッタリング法により成膜した後、図６に示したように所定の形状にフォトエッチングすることによって走査線１５Ｂとこの走査線１５Ｂの一部であるゲート電極１５ａと補助容量素子３０の上部電極１５ｂを形成する。図６では図１における切断線２−２の関係でゲート電極１５ａと補助容量素子３０の上部電極１５ｂとが示されている。このとき上部電極１５ｂは、下部電極３３ａとなる島領域１３Ｂと上部電極１５ｂとの重なる領域のほぼ中央にコンタクトホール３５を有する形状となるように加工する。
【００３３】
ここで、このコンタクトホール３５の詳細な形状について、図３を用いて、本実施例の具体的な形状を説明する。まず、コンタクトホール３５の大きさは、一辺の長さ（Ｌ０）が８μｍの正方形とした。この大きさは、後述する第２のコンタクトホール３７よりも合わせ精度を見込んで大きく形成する必要があリ、Ｌ０＝５〜１５μｍ程度とすることが望ましい。
【００３４】
次に、コンタクトホール３５の縁から上部電極１５ｂ直下の下部電極３３ａへの水平距離を示すＬ１、Ｌ２について、Ｌ１＝８μｍ、Ｌ２＝９μｍとなるよう形成した。この距離Ｌ１、Ｌ２は、補助容量素子３０に所望の補助容量を形成するために、ある程度の大きさが必要である。ところが、Ｌ１、Ｌ２はＭＯＳ型補助容量素子３０の実効的なチャネル長となるため、小さくするほど補助容量素子３０の応答スピードを速＜することができ、表示特性を向上させることができる。  また後工程での結晶欠陥を除去するための水素化処理に関しても、Ｌ１、Ｌ２が小さい方が水素化処理に必要な時間を短縮することができ、製造コストを安くすることができる。これらを考慮すると、Ｌ１及びＬ２は２０μｍ以下とすることが望ましい。
【００３５】
次に、図６においてゲート電極１５ａをマスクとして、イオンドーピング法により不純物（例えばリン）を酸化膜１４を介して島領域１３Ａに注入し、薄膜トランジスタ１０のドレイン電極１３ａとソース電極１３ｂを形成する。この際、画素部２０、補助容量素子３０の下部電極３３ａとなる島領域１３Ｂには不純物が注入されないようにレジスト４で被覆しておく。
【００３６】
次に、図７に示すように薄膜トランジスタ１０、画素部２０には不純物が注入されないようにレジスト５で被覆したあと、コンタクトホール３５を介して補助容量素子３０の下部電極３３ａ形成用の島領域１３Ｂの中央部にイオンドーピング法により不純物（例えばボロン）を注入する。この際、補助容量素子３０のイオン注入は、上部電極１５ｂをマスクとして注入するため、補助容量素子３０のほぼ中央に形成された不純物の注入された領域３３ｂの周りに不純物の注入されない領域３３ａが形成される。
【００３７】
次に、レジスト５を除去した後、図８に示すように例えばＳｉＯｘからなる層間絶縁膜１８を厚さ１００ｎｍから８００ｎｍ程度プラズマＣＶＤ法で基板１１全体に被膜した後、例えば水素雰囲気中に全体を置いて、層間絶縁膜１８および酸化膜１４を介して３５０℃で水素化処理を行って、ゲート電極１５ａの直下に形成された活性層１３、及び補助容量素子３０の上部電極１５ｂの直下に形成された下部電極の不純物が注入されていない領域３３ａの欠陥を低減する。
【００３８】
このとき、下部電極３３ａへ導入される水素は上部電極１５ｂの周囲の端からのみでなく、コンタクトホール３５の端からも横拡散して導入されるので、外側からも内側からも拡散が進み、水素化処理に要する時間を大幅に短縮することができた。
【００３９】
次に、例えばＩＴＯ膜をスパッタリング法により厚さ１０ｎｍから２００ｎｍ成膜し、フォトエッチングにより所定の形状に加工して図９に示したように画素電極１９を形成する。
【００４０】
続いて、図１０に示すようにレジストマスク６を用いて層間絶縁膜１８とゲート絶縁膜１４とを同時にフォトエッチングし、薄膜トランジスタ１０のドレイン電極１３ａとソース電極１３ｂに至るコンタクトホール３６ａ、３６ｂを形成するとともに、補助容量素子３０の下部電極３３ａの不純物ドープ領域３３ｂに至る第２のコンタクトホ一ル３７を形成する。
【００４１】
この際、第２のコンタクトホール３７は、補助容量素子３０の上部電極１５ｂに形成されたコンタクトホール３５（図９参照）と中心を同じくし、合わせ精度分だけ小さな形状となるように形成するのがよい。本実施例では４μｍ角の正方形とした。この第２のコンタクトホール３７の大きさは、最小加工寸法程度とすればよく、具体的には、３〜６μｍ程度が望ましい。
【００４２】
次に、レジストマスク６を除去して、例えば金属材料であるＴａ、Ｔｉ、Ｃｒ、Ａｌ、Ｍｏ、Ｗ、Ｃｕ等の単体あるいは、これらの積層膜またはこれらの合金を厚さ１００ｎｍから８００ｎｍ程度、スパッタリング法で全体に成膜し、図示しない他のマスクを用いてフォトエッチングにより図１に示した信号線２２を形成するとともに、図１１に示すように薄膜卜ランジスタ１０のドレイン電極１３ａと信号線２２Ａとの接続、ソース電極１３ｂと画素電極１９との接続、及び画素電極１９と補助容量素子３０の下部電極３３ｂとの接続を行うためのコンタクト３６ａを設けた接続電極２１ａ、コンタクト３６ｂを設けた接続電極２１ｂ、コンタクト３７を設けた接続電極１５ｃを形成する。
【００４３】
その後、図１２に示すように例えばＳｉＮｘからなるパッシベーション膜２３をプラズマＣＶＤで成膜し、画素電極１９に上の部分を除いて所定の形状に加工する。最後にポリイミドからなる配向膜（図示せず）を塗布し、この配向膜をラビング処理して所望のＴＦＴ基板が得られる。
【００４４】
次に、図２に示したように対抗基板２００を構成する別の絶縁基板４１上に、例えばＣｒからなる遮光膜４２を所定の形状に形成した後、赤（Ｒ）、青（Ｂ）、緑（Ｇ）の着色樹脂からなるカラーフィルタ４３を形成する。
【００４５】
そして、ＩＴＯからなる対向電極４４を全面にスパッタ法により被覆し、配向膜（図示せず）を形成し、この配向膜をラビング処理して対向基板２００が得られる。
【００４６】
最後に、ＴＦＴ基板１００と対向基板２００とを４〜５μｍ程度のスペーサ  （図示せず）を介して間隔をとって貼り合わせ、その間に液晶４５を注入して、液晶表示装置が出来上がる。
【００４７】
このようにして得られた液晶表示装置は、ＭＯＳ型補助容量素子３０の応答スピードが向上し、合わせズレによる補助容量の変動もなく、所望の補助容量を正しく得ることができるため、表示品位の高い画面を得ることができる。
【００４８】
さらに、水素化処理を、短時間で十分に行うことができたため、スループットが向上し製造コストを安くすることができる。
次に、図１３を参照して第２の実施例について説明する。本実施例は、第１の実施例において、走査線１５Ｂとは別に補助容量線５０Ｂを設けて、補助容量線５０Ｂの一部を補助容量素子３００の上部電極５０ｂとして形成したものである。
【００４９】
図１３の実施例において、薄膜トランジスタ１０の構成およびこの薄膜トランジスタ１０のソース電極１３ｂと画素電極１９とを接続電極２１ｂを介して接続する構成は図１の実施例と同様である。また、画素電極１９と図１の拡散領域３３ｂに対応する拡散領域（図示せず）における下部電極５３ａとの接続をコンタクトホール５５、５７を介して接続電極５０ｃと接続する構成も図１の実施例と同様に行うことができる。
【００５０】
なお、図１の実施例では補助容量素子３０の下部電極１３ａの中央部分に形成される拡散領域３３ｂへの不純物注入は、薄膜トランジスタ１０部分の不純物注入とは別に行っているが、図１３の実施例のように補助容量線５０Ｂを走査線１５Ｂに対して別途設けた場合には、補助容量素子３００の下部電極５３ａの中央部分に形成される拡散領域への不純物注入は、薄膜トランジスタ１０部分の不純物注入と同時に、同じ不純物を用いて行っても、ＭＯＳ型補助容量素子３００を正しく駆動することが可能である。
【００５１】
この実施例においては、図１の実施例に比べてＭＯＳ型補助容量素子３００の実効的なチャネル長が若干大きくなるが、問題ないレベルであり、第１の実施例と同様の効果が得られた。また、不純物注入を一度に行うことができ、製造コストをさらに安くすることができる。
【００５２】
次に、図１４を参照して第３の実施例について説明する。第１の実施例においては、下部電極３３ａの走査線１５Ａと垂直な方向の幅を上部電極１５ｃよりも大きく設定したが、図１４の実施例では、下部電極３３ａの走査線１５Ａと垂直な方向の幅を図示したように上部電極１５ｂよりも小さくなるように形成したものである。
【００５３】
この実施例においては、下部電極３３ａは上部電極１５ｂに対して、走査線１５Ａを越えて隣接画素側にはみ出していないため、隣接画素との容量結合による影響はほとんど無視できる。図１の実施例では走査線１５Ｂを越えて隣接の画素の補助容量素子がはみだしている分だけ画素電極１９に切り欠き部１９ａが形成されているが、図１４の実施例ではこれを無くすことができ画素電極１９を大きく形成することができ、開口率が大きくなっている。
【００５４】
なお、水素化処理に関して水素の横拡散される経路は、第１の実施例では上部電極１５ｂの周囲（上下左右）の端、及びコンタクトホール３５の縁から拡散されていたのに対して、本実施例では上部電極１５ｂの上下の端からの拡散は少なくなる。しかし、上部電極１５ｂのほぼ中央に形成されたコンタクトホール３５の上下方向、即ち走査線１５Ａの幅方向に沿った距離がその分小さくなっているため、第１の実施例と同じ＜らいの時間で、十分に水素化を行うことができる。さらに、このコンタクトホール３５の上下方向の寸法を調整することで水素化時間の調整ができる。
【００５５】
また、ＭＯＳ型補助容量素子３０の応答スピードに関しては、第１の実施例と同様に、応答スピードの速い、特性の良い補助容量素子が得られるのは勿論である。
【００５６】
第１、第３の実施例においてはいずれも補助容量素子３０のほぼ中央部にコタクトホール３５を設け、水素拡散を上部電極１５ｂの周囲およびこれらのコタクトホール３５から同時に行うようにしたが、このコタクトホール３５の位置は補助容量素子３０の中央に設ける必要は必ずしもなく、水素拡散が実質的に早くなる位置であればよい。
【００５７】
図１５はその一例を示す実施例であり、補助容量素子１３０の下部電極１３３は、中央のコンタクトホールに対応する不純物拡散領域が無い代わりに、その一隅（図の例では左下隅）にコンタクトホール１３５に対応する不純物拡散領域を有することを除けば、第１乃至第３の実施例と同様にポリシリコンで形成された構成を有する。
【００５８】
この補助容量素子１３０の下部電極１３３の上には図示しないシリコン酸化膜がコンタクトホール１３５に対応する部分を除いて基板全体に形成されており、このシリコン酸化膜の上には更に下部電極１３３より小さい形状の補助容量素子１３０の上部電極が形成されている。従ってこの上部電極の回りには下部電極１３３の周辺部がシリコン酸化膜を介して水平方向に伸び出している形状となっている。
【００５９】
この上部電極の上には図示しない層間絶縁膜が形成され、さらにその上にはコンタクトホール１３５および補助容量素子１３０の部分をのぞいて画素電極１１９が形成される。
【００６０】
更に、画素電極１１９の一部に重なり合うようにしてその上に接続電極１１５ｃが形成される。この接続電極１１５ｃはコンタクトホール１３５を介してその一方は下部電極１３３に形成された不純物拡散領域に接続されている。
【００６１】
この接続電極１１５ｃの上にはさらに走査線１１５Ａが一部重なり合うように形成される。
この実施例ではコンタクトホール１３５が下部電極１３３の中央部にはないが、上部電極および走査線１１５Ａの左下隅に形成された切り込み部１２０の中に形成されているので、水素化の工程で水素は上部電極の回りに水平方向に伸び出している下部電極１３３の周辺部からシリコン酸化膜を介して均等に拡散されるとともに、この走査線１１５Ａの左下隅に形成された切り込み部１２０からも拡散されることになり、前記実施例と同様に短時間で十分に水素化を行うことができる。さらに、このコンタクトホール１３５が形成される切り込み部１２０を下部電極１３３の中央部に近い方向に形成するようにすればさらに水素化時間の調整ができる。
【００６２】
さらに、第１、第３の実施例において、図１６に示すように、対向基板２００上にカラーフィルタを利用して柱状スペーサ４６を形成し、通常用いられているプラスティックパールなどのスペーサを用いないで、ＴＦＴ基板１００と対向基板２００とを貼り合わせても良い。
【００６３】
すなわち、柱状スペーサ４６の形成には従来のプロセスを用いることができ、遮光膜４２及び、赤、青、緑のカラーフィルタ４３Ｒ、４３Ｂ、４３Ｇを、柱状スペーサ４６を形成する領域に積層するように、平面パターンを変更するだけでよい。
【００６４】
カラーフィルタ４３Ｒ、４３Ｂ、４３Ｇはそれぞれ着色樹脂で形成されるのでその厚さは通常１〜２μｍ程度であり、柱状スペーサ４６の高さは３〜６μｍ程度に形成することが可能である。また、柱状スペーサ４６は補助容量素子３０と相対する領域に形成することが好ましい。これにより、開口部を全く狭めることなく柱状スペーサを形成できる。
【００６５】
このようにして形成した液晶表示装置は、従来、プラスティックパールの周辺に発生していた液晶分子の配向不良に伴う光漏れなどを防ぐことができ、一層コントラストの大きな表示画面が得られた。
【００６６】
さらに、柱状スペーサ４６を含む基板全面に形成された対向電極４４と、画素電極１９と下部電極３３とを接続している接続電極１５ｃとが、パッシベーション膜２３を挟んで対向した構造となっており第２の補助容量を形成しているので、単位面積当たりの補助容量を大きくすることができる。このため、一画素にしめる補助容量素子の面積の割合を小さくすることができ、更なる開口率の向上が可能となった。
【００６７】
【発明の効果】
以上詳述したようにこの発明によれば、水素化の工程を迅速に効率良く行うことができるので、ＭＯＳ型補助容量素子の応答スピードを向上させ、また補助容量素子の下部電極の欠陥を低減することができる。従って、補助容量素子の信頼性が増し、表示品位の高い画面が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す一画素部分の概略平面図。
【図２】図１の２−２線に沿った断面図。
【図３】図１の補助容量素子部分の拡大図。
【図４】図１乃至図３の実施例の製造工程を説明する工程図。
【図５】図１乃至図３の実施例の製造工程を説明する工程図。
【図６】図１乃至図３の実施例の製造工程を説明する工程図。
【図７】図１乃至図３の実施例の製造工程を説明する工程図。
【図８】図１乃至図３の実施例の製造工程を説明する工程図。
【図９】図１乃至図３の実施例の製造工程を説明する工程図。
【図１０】図１乃至図３の実施例の製造工程を説明する工程図。
【図１１】図１乃至図３の実施例の製造工程を説明する工程図。
【図１２】図１乃至図３の実施例の製造工程を説明する工程図。
【図１３】本発明の第２の実施例を示す一画素部分の概略平面図。
【図１４】本発明の第３の実施例を示す一画素部分の概略平面図。
【図１５】本発明の第４の実施例を示す一画素部分の概略平面図。
【図１６】図１または図３の実施例の変形例を示す断面図。
【符号の説明】
１０…薄膜トランジスタ
１１、４１…絶縁基板
１４…ゲート絶縁膜
１５ｂ…上部電極
３３ａ，３３ｂ…下部電極
３３ｂ…不純物注入領域
３５…コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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