(57)【特許請求の範囲】
【請求項１】
入力された電圧から目標電圧値が設定された中間電圧を発生する抵抗分圧回路と、
上記中間電圧が入力されるボルテージフォロア回路とを備え、
上記ボルテージフォロア回路は、上記ボルテージフォロア回路の出力電圧が上記目標電圧値を上回ると外部から電流を引き込む電流引き込み手段、および、上記ボルテージフォロア回路の出力電圧が上記目標電圧値を下回ると外部へ電流を出力する電流放出手段を含むとともに、上記ボルテージフォロア回路の出力電圧の上記目標電圧値に対する変動許容幅が上記電流引き込み手段および上記電流放出手段のそれぞれの動作開始電圧値の差として設定されており、
上記電流放出手段あるいは上記電流引き込み手段を動作させて、上記ボルテージフォロア回路の出力電圧を定常させる電圧定常手段を備え、
上記抵抗分圧回路が少なくとも２つの中間電圧を発生するものであり、
上記電圧定常手段は、２つの上記中間電圧がそれぞれ入力された２つの上記ボルテージフォロア回路の出力を互いに接続する抵抗であることを特徴とする電源装置。
【請求項２】
上記ボルテージフォロア回路が、
第１の差動段と、
上記変動許容幅を規定するオフセット電圧を上記第１の差動段に対して持つ第２の差動段と、
上記第１の差動段を放出側差動段として、その出力電圧に応じた電流を外部に出力する上記電流放出手段と、
上記第２の差動段を引き込み側差動段として、その出力電圧に応じた電流を外部から引き込む上記電流引き込み手段と、
定電流源としての定電流供給手段と、
上記第１の差動段の正相入力端子と上記第２の差動段の正相入力端子との両方が接続されて、入力電圧が入力される入力端子と、
上記の電流放出手段、電流引き込み手段、および定電流供給手段が接続されるとともに、そこから出力される出力電圧を上記第１の差動段の逆相入力端子と上記第２の差動段の逆相入力端子とに帰還する出力端子と、を含むことを特徴とする請求項１に記載の電源装置。
【請求項３】
上記ボルテージフォロア回路は、上記第１の差動段と上記第２の差動段とで、回路構成が同一で、
上記第２の差動段は、
上記第２の差動段の一方の差動枝のＰ型トランジスタを互いに対をなす他方の差動枝のＰ型トランジスタに対して、チャネル幅を狭くするかチャネル長を長くするとともに、上記他方の差動枝のＮ型トランジスタを互いに対をなす上記一方の差動枝のＮ型トランジスタに対して、チャネル幅を広くするかチャネル長を短くする、
あるいは、
上記第２の差動段の一方の差動枝のＰ型トランジスタを互いに対をなす他方の差動枝のＰ型トランジスタに対して、チャネル幅を広くするかチャネル長を短くするとともに、上記他方の差動枝のＮ型トランジスタを互いに対をなす上記一方の差動枝のＮ型トランジスタに対して、チャネル幅を狭くするかチャネル長を長くする、
ことにより上記オフセット電圧を持つ
ことを特徴とする請求項２に記載の電源装置。
【請求項４】
上記ボルテージフォロア回路は、定常状態においては、上記電流放出手段または上記電流引き込み手段のいずれか一方のみが動作することを特徴とする請求項１から３の何れか１項に記載の電源装置。
【請求項５】
上記電流放出手段は、ゲートに上記第１の差動段の出力電圧が入力され、ソースが電源に接続され、ドレインが上記ボルテージフォロア回路の出力端子に接続された、Ｐ型トランジスタであり、
ゲートに上記第２の差動段の出力電圧が入力され、ソースが電源に接続された、第１のＰ型トランジスタを備え、
ドレインが上記第１のＰ型トランジスタのドレインに接続され、ゲートが自身のドレインに接続され、ソースがＧＮＤに接続された、第１のＮ型トランジスタを備え、
上記電流引き込み手段は、ゲートが上記第１のＰ型トランジスタのドレインに接続され、ドレインが上記ボルテージフォロア回路の出力端子に接続され、ソースがＧＮＤに接続された、Ｎ型トランジスタである、
ことを特徴とする請求項２または３に記載の電源装置。
【請求項６】
上記電圧定常手段は、外部からの制御信号により抵抗値が変更可能であることを特徴とする請求項１から４の何れか１項に記載の電源装置。
【請求項７】
表示パネルと、該表示パネルを駆動する駆動装置と、該駆動装置に表示パネルを駆動するための駆動用電源を供給する電源装置とを備えた表示装置において、
上記電源装置として、請求項１から６の何れか１項に記載の電源装置を備えていることを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば液晶表示装置等の表示装置に搭載され、表示画素を駆動する駆動用電源を供給する電源装置、および該電源装置を搭載した表示装置に関するものである。
【０００２】
【従来の技術】
表示装置の一つである液晶表示装置を、本発明の説明図である図４を参照しながら説明すれば、以下のとおりである。
【０００３】
液晶パネル１のセグメント電極側に、セグメント電極Ｘ１〜Ｘｍを駆動するセグメントドライバ３が配される一方、コモン電極側に、コモン電極Ｙ１〜Ｙｎを駆動するコモンドライバ２が配設されており、これらセグメントドライバ３およびコモンドライバ２に、電源回路（電源装置）５より、駆動用電源Ｖ０，Ｖ２，Ｖ３，Ｖ５が供給され、コモンドライバ３に、電源回路５より、駆動用電源Ｖ０，Ｖ１，Ｖ４，Ｖ５が供給されるようになっている。
【０００４】
従来、駆動用電源Ｖ０〜Ｖ５を供給する上記電源回路５として、各種の回路構成が提案されている。なお、電源回路５において、セグメントドライバ３に供給する電圧の発生回路も、コモンドライバ２に供給する電圧の発生回路も基本的には同じ構成であるので、ここでは説明を簡単にするため、セグメントドライバ３に供給する電圧の発生回路を例に説明する。
【０００５】
例えば、図７に示す電源回路３５は、抵抗分圧して駆動用電源Ｖ０，Ｖ２，Ｖ３，Ｖ５を出力するものである。この電源回路３５は、３つのブリーダ抵抗Ｒ１０１，Ｒ１０２，Ｒ１０３により電源（ＶＥＥ）−接地（ＧＮＤ）間を分圧して２つの中間電圧を形成し、これを駆動用電源Ｖ２，Ｖ３として出力する。
【０００６】
また、図８に示す電源回路３６は、出力段を低インピーダンス化するために、図７の電源回路３５において抵抗分圧により駆動用電源Ｖ２，Ｖ３を得るラインに、オペアンプＯＰ１，ＯＰ２を接続したものである。この電源回路３６によれば、オペアンプＯＰ１，ＯＰ２にてインピーダンス変換を行うことで、分圧して生成された駆動用電源Ｖ２，Ｖ３の電圧を安定化できる。
【０００７】
ここで、上記電源回路３５および上記電源回路３６では、容量負荷である液晶パネル１の画素の充放電を行っても、電圧変動を少なくし、駆動用電源Ｖ０，Ｖ２，Ｖ３，Ｖ５の電圧安定化を図るために、ブリーダ抵抗Ｒ１０１〜Ｒ１０３の抵抗値を小さくすることが好ましい。しかしながら、ブリーダ抵抗Ｒ１０１〜Ｒ１０３の抵抗値を小さくすると、電源回路３５，３６における消費電力が増大する。
【０００８】
また、上記電源回路３６では、オペアンプＯＰ１，ＯＰ２で液晶表示用に充分な給電力を確保しようとした場合、オペアンプ回路内の定電流をある程度大きくしなければならず、このことが低消費電力化の大きな妨げとなる。つまり、定電流源としてオペアンプＯＰ１，ＯＰ２の入力段にある差動対部と出力段の２種類が主にあるが、特に出力段に負荷回路として備えられている定電流源は定電流値を大きくしないと電圧変動への追随がなくなる。
【０００９】
そこで、このような不具合を解消するものとして、公開特許公報「特開昭５５−１４６４８７号公報（公開日：昭和５５年（１９８０）１１月１４日）」には、上記電源回路３５を基本構成として採用しながら、低消費電力化を図ってブリーダ抵抗の抵抗値を高くしても、駆動用電源Ｖ０，Ｖ２，Ｖ３，Ｖ５の電圧安定化を図ることのできる電源回路が開示されている。
【００１０】
図９に示すように、上記公報に記載の電源回路３７は、高電位側を接地電位としている。そのため、ここでは駆動用電源Ｖ０，−Ｖ２，−Ｖ３，−Ｖ５を得るものである。上記電源回路３７は、高抵抗値のブリーダ抵抗（以下、単に抵抗とする）Ｒ１０１〜Ｒ１０８にて、駆動用電源−Ｖ２，−Ｖ３として出力する出力電圧を得るとともに、駆動用電源−Ｖ２，−Ｖ３の電圧の許容値を超える変動を検出し、ＭＯＳトランジスタＭＱ１１〜ＭＱ１４により、この変動を抑えるようになっている。なお、図９において、ＤＮは電源ノード、ＳＮは接地ノードである。
【００１１】
上記電源回路３７において、直列抵抗Ｒ１０１〜Ｒ１０３は、電源Ｅの電圧−Ｖ５を３等分して、駆動用電源−Ｖ２，−Ｖ３となる中間電圧を形成する抵抗分圧回路である。そして、抵抗分圧して得られる中間電圧である分圧電圧−Ｖ２，−Ｖ３を中心として、各々の電圧変動の許容幅ΔＶを設定する基準電圧−ＶＨ２，−ＶＬ２，−ＶＨ３，−ＶＬ３を、直列抵抗Ｒ１０４〜Ｒ１０８による分圧回路で形成する。
【００１２】
さらに、上記基準電圧−ＶＨ２が反転入力端子に印加される一方、分圧電圧−Ｖ２が非反転入力に印加された電圧比較回路（以下、コンパレータ）ＣＭＰ１と、この出力で制御される、分圧出力点と、電源Ｅの電圧−Ｖ５との間に接続されたｎＭＯＳトランジスタＭＱ１２とを設けて、分圧電圧−Ｖ２の出力電圧の上記基準電圧−ＶＨ２を正方向（接地電位側）に超える変動に対して、ｎＭＯＳトランジスタＭＱ１２をオンさせ、許容幅ΔＶを正方向に超える出力変動を抑える。
【００１３】
一方、上記基準電圧−ＶＬ２が反転入力端子に印加される一方、分圧電圧−Ｖ２が非反転入力端子に印加されたコンパレータＣＭＰ２と、この出力で制御される、分圧出力点と、接地電位Ｖ０との間に接続されたｐＭＯＳトランジスタＭＱ１１とを設けて、上記分圧電圧−Ｖ２の出力電圧における上記基準電圧−ＶＬ２を負方向（電圧−Ｖ５側）に超える変動に対して、ｐＭＯＳトランジスタＭＱ１１をオンさせ、許容幅ΔＶを負方向に超える出力変動を抑える。
【００１４】
同様の構成により、出力電圧−Ｖ３の変動に対しても、許容値ΔＶを超える変動を防止する。すなわち、上記基準電圧−ＶＨ３が反転入力端子に印加される一方、分圧電圧−Ｖ３が非反転入力端子に印加されたコンパレータＣＭＰ３と、この出力で制御される、分圧出力点と、電源Ｅの電圧−Ｖ５との間に接続されたｎＭＯＳトランジスタＭＱ１４とを設けて、上記分圧電圧−Ｖ３の出力電圧における上記基準電圧−ＶＨ３を正方向（接地電位側）に超える変動に対して、ｎＭＯＳトランジスタＭＱ１４をオンさせ、許容幅ΔＶを正方向に超える出力変動を抑える。
【００１５】
一方、上記基準電圧−ＶＬ３が反転入力端子に印加される一方、分圧電圧−Ｖ３が非反転入力端子に印加されたコンパレータＣＭＰ４と、この出力で制御される、分圧出力点と、接地電位Ｖ０との間に接続されたｐＭＯＳトランジスタＭＱ１３とを設けて、上記分圧電圧−Ｖ３の出力電圧における上記基準電圧−ＶＬ３を負方向（電圧−Ｖ５側）に超える変動に対して、ｐＭＯＳトランジスタＭＱ１３をオンさせ、許容幅ΔＶを負方向に超える出力変動を抑える。
【００１６】
これにより、駆動用電源−Ｖ２，−Ｖ３となる分圧電圧−Ｖ２，−Ｖ３の出力電圧の電圧変動が、抵抗Ｒ１０５，Ｒ１０７による電圧降下によって決まる電圧変動の許容幅ΔＶ内に抑えられる。
【００１７】
この電源回路３７は、抵抗Ｒ１０１〜Ｒ１０３およびＲ１０４〜Ｒ１０８の抵抗値を高くして消費電力を抑えることができるとともに、出力段に、許容幅ΔＶを超えた電圧変動が発生した場合のみ作動する、電流駆動能力の大きいＭＯＳトランジスタＭＱ１１〜ＭＱ１４を備えたことにより、コンパレータＣＭＰ１〜ＣＭＰ４の出力段の駆動能力も大きくなくてよい。したがって、コンパレータＣＭＰ１〜ＣＭＰ４の中に設置されている定電流源で流す電流値を小さく設定できることから、この電源回路３７の消費電流も極めて小さくすることができる。
【００１８】
また、ＭＯＳトランジスタＭＱ１１〜ＭＱ１４がそれぞれ、許容幅ΔＶによってオフセット電圧を持ち、同時にＯＮとなることがないので、貫通電流が発生するおそれもない。
【００１９】
その結果、上記電源回路３７によれば、低消費電力で、かつ、その出力電圧も安定な表示装置の電源回路を得ることができる。
【００２０】
【発明が解決しようとする課題】
一般に、大型の液晶パネルでは、画素の持つ負荷容量および電極線の持つ寄生容量が大きくなり、これらへの充放電を急峻に行うために、電源回路には駆動能力が大きいことが要求される。また、高品位な画質を得るために、電源回路には、駆動用電源の電圧変動が少なく、かつ、変動に対して急峻に応答することが要求される。併せて、電源回路には、低消費電力であることも要求される。
【００２１】
しかしながら、上記電源回路３７（図９）では、駆動用電源−Ｖ２，−Ｖ３の電圧となる分圧電圧−Ｖ２，−Ｖ３を許容幅ΔＶ内に収めるまでの補正は、駆動能力の大きいＭＯＳトランジスタＭＱ１１〜ＭＱ１４により急速に行うことができるが、分圧電圧−Ｖ２，−Ｖ３が許容幅ΔＶ内に入った後、さらに目標電圧値へと収束させるのは抵抗Ｒ１０１〜Ｒ１０３である。なお、これら直列に接続されている各抵抗間から出力される電圧値が目標値である。よって、電源回路３７の回路構成では、抵抗Ｒ１０１〜Ｒ１０３の抵抗値が高いと、目標電圧値への収束に時間がかかる。
【００２２】
したがって、上記電源回路３７では、さらなる低消費電力化のために、２つの分圧抵抗回路を形成する抵抗Ｒ１０１〜Ｒ１０３および抵抗Ｒ１０４〜Ｒ１０８を高抵抗とした場合、分圧電圧−Ｖ２，−Ｖ３の出力電圧の電圧値が目標値に安定する（許容幅ΔＶ内の目標値に収束させる）までに時間がかかるという問題がある。それゆえ、電源回路３７では、今後、さらなる液晶表示画面の大型化や高品位化には、表示品位の低下が発生し、対応できなくなる。
【００２３】
また、上記電源回路３７の構成では、分圧抵抗回路として、抵抗Ｒ１０１〜Ｒ１０３と抵抗Ｒ１０４〜Ｒ１０８の２系統を備えているので、１系統の分圧抵抗回路しか備えない構成に比べると、必然的に消費電力が高くなる。
【００２４】
さらに、上記電源回路３７では、分圧比を出力段の抵抗Ｒ１０１〜Ｒ１０３で決定しているので、抵抗Ｒ１０１〜Ｒ１０３の抵抗値の変更は、分圧比を保持した状態で行うことが必要である。そのため、内部レジスタを利用したプログラマブルな抵抗値変更を行う場合、回路規模が大きくなるという問題もある。
【００２５】
本発明は、上記の問題点を解決するためになされたもので、その目的は、今後、さらなる表示画面の大型化や高品位化にも、表示品位を低下させることなく対応可能な、低消費電力でありながら、変動を少なくして安定した出力電圧にて駆動用電源を供給できるとともに、出力電圧の変動においては急峻に定常状態値に回復可能であり、また、内部レジスタを利用したプログラマブルな抵抗値変更に回路規模を大きくすることなく対応できる電源装置、およびそれを備えた表示装置を提供することにある。
【００２６】
【課題を解決するための手段】
上記の課題を解決するために、本発明の電源装置は、入力された電圧から目標電圧値が設定された中間電圧を発生する抵抗分圧回路と、上記中間電圧が入力されるボルテージフォロア回路とを備え、上記ボルテージフォロア回路は、上記ボルテージフォロア回路の出力電圧が上記目標電圧値を上回ると外部から電流を引き込む電流引き込み手段、および、上記ボルテージフォロア回路の出力電圧が上記目標電圧値を下回ると外部へ電流を出力する電流放出手段を含むとともに、上記ボルテージフォロア回路の出力電圧の上記目標電圧値に対する変動許容幅が上記電流引き込み手段および上記電流放出手段のそれぞれの動作開始電圧値の差として設定されており、上記電流放出手段あるいは上記電流引き込み手段を動作させて、上記ボルテージフォロア回路の出力電圧を定常させる電圧定常手段を備えていることを特徴としている。
【００２７】
上記の構成により、ボルテージフォロア回路の出力電圧が大きく変動し、目標電圧値の電圧値を超えてしまうと、ボルテージフォロア回路の電流放出手段あるいは電流引き込み手段の何れか、ボルテージフォロア回路の出力電圧を目標電圧値に戻す方向のものが動作して、逸脱したボルテージフォロア回路の出力電圧の電圧値を急峻に目標電圧値に戻す。ここで、上記ボルテージフォロア回路では、電流引き込み手段および電流放出手段のそれぞれの動作開始電圧値の差として、ボルテージフォロア回路の出力電圧の目標電圧値に対する変動許容幅が設定されている。
【００２８】
よって、ボルテージフォロア回路の出力電圧は、変動許容幅の範囲内で、目標電圧値を大きく逸脱することなく推移することとなる。すなわち、ボルテージフォロア回路の出力電圧が、例えば、目標電圧値と目標電圧値から変動許容幅だけ上方あるいは下方の電圧値（上限値あるいは下限値）との間に収まるように制御される。ただし、ここまでの構成では、ボルテージフォロア回路の出力電圧の電圧値は、変動許容幅の範囲内の一定値には収束し難く、変動し易いものとなる。なお、その理由等の詳細は、発明の実施の形態の説明において後述する。
【００２９】
そこで、上記電源装置では、ボルテージフォロア回路の出力電圧のこの変動を無くするために、電圧定常手段が設けられている。電圧定常手段は、電流放出手段あるいは電流引き込み手段を動作させて、電流を供給するかあるいは引き込むことで、出力段から出力されるボルテージフォロア回路の出力電圧を定常させる。これにより、ボルテージフォロア回路の出力電圧は、目標電圧値を含む変動許容幅の範囲内で変動することなく、定常させられ、安定化される。
【００３０】
このように、上記電源装置によれば、ボルテージフォロア回路の出力電圧は、変動許容幅の範囲を超えるような変動に対しては、電流放出手段あるいは電流引き込み手段の何れかの動作によって、急峻に変動許容幅の範囲内に戻される。また、ボルテージフォロア回路の出力電圧は、変動許容幅の範囲内の変動に対しては、電流放出手段および電流引き込み手段の動作制御により、定常するので、変動許容幅の範囲内で変動することもなく、目標電圧値あるいはその近傍値にて安定したものとなる。
【００３１】
これにより、低消費電力でありながら、変動を少なくして安定した出力電圧にて駆動用電源を供給できるとともに、出力電圧の変動においては急峻に定常状態値に回復できる。それゆえ、今後、さらなる液晶表示画面の大型化や高品位化にも、表示品位を低下させることなく対応できる。
【００３２】
また、上記の構成では、出力段のブリーダ抵抗を設けることなく、出力電圧の電圧変動を抑えて安定化できるので、さらなる低消費電力化が可能である。また、分圧比を出力段のブリーダ抵抗で決定する構成ではないので、内部レジスタを利用したプログラマブルな抵抗値変更を行っても、回路規模が大きくならない。
【００３３】
さらに、本発明の電源装置は、上記ボルテージフォロア回路が、第１の差動段と、上記変動許容幅を規定するオフセット電圧を上記第１の差動段に対して持つ第２の差動段と、上記第１の差動段を放出側差動段として、その出力電圧に応じた電流を外部に出力する上記電流放出手段と、上記第２の差動段を引き込み側差動段として、その出力電圧に応じた電流を外部から引き込む上記電流引き込み手段と、定電流源としての定電流供給手段と、上記第１の差動段の正相入力端子と上記第２の差動段の正相入力端子との両方が接続されて、入力電圧が入力される入力端子と、上記の電流放出手段、電流引き込み手段、および定電流供給手段が接続されるとともに、そこから出力される出力電圧を上記第１の差動段の逆相入力端子と上記第２の差動段の逆相入力端子とに帰還する出力端子と、を含むことを特徴としている。
【００３４】
上記の構成により、さらに、上記ボルテージフォロア回路は、出力電圧が入力電圧よりも小さく、出力電圧を上げる必要がある場合は、放出側差動段および電流放出手段により、電流を外部に出力する方向に動作する。逆に、出力電圧が入力電圧よりも大きく、出力電圧を下げる必要がある場合は、引き込み側差動段および電流引き込み手段により、電流を外部から引き込む方向に動作する。
【００３５】
よって、上記ボルテージフォロア回路は、出力電圧が入力電圧よりも小さい場合および大きい場合の何れの場合においても、入力電圧と出力電圧とが等しい定常状態に出力端子に定電流源から流れる定電流を大きくしなくても、迅速に定常状態に推移させることができる。
【００３６】
したがって、消費電流を増加させることなく、出力電圧を入力電圧に迅速に追従させることができる。
【００３７】
加えて、上記ボルテージフォロア回路は、第２の差動段が、第１の差動段に対してオフセット電圧を持っているため、定常状態に推移した後も、定電流供給手段において回路を貫く貫通電流が発生しない。
【００３８】
すなわち、出力電圧の増加に対して、電流放出手段が十分なオフ状態になってから、オフセット電圧分隔てた後、電流引き込み手段が十分なオン状態になる。これによって、電流放出手段と電流引き込み手段との両方が十分オンになるような出力電圧範囲が存在しないようにしている。なお、ここで、十分オンになるとは、それによってどの程度貫通電流を防止したいかによって決めればよく、貫通電流を完全に避けたい場合は、一方が完全にオフになってから他方がオン方向へ向かい始めるように、オフセット電圧を設定すればよい。
【００３９】
さらに、本発明の電源装置は、上記ボルテージフォロア回路は、上記第１の差動段と上記第２の差動段とで、回路構成が同一で、上記第２の差動段は、上記第２の差動段の一方の差動枝のＰ型トランジスタを互いに対をなす他方の差動枝のＰ型トランジスタに対して、チャネル幅を狭くするかチャネル長を長くするとともに、上記他方の差動枝のＮ型トランジスタを互いに対をなす上記一方の差動枝のＮ型トランジスタに対して、チャネル幅を広くするかチャネル長を短くする、あるいは、上記第２の差動段の一方の差動枝のＰ型トランジスタを互いに対をなす他方の差動枝のＰ型トランジスタに対して、チャネル幅を広くするかチャネル長を短くするとともに、上記他方の差動枝のＮ型トランジスタを互いに対をなす上記一方の差動枝のＮ型トランジスタに対して、チャネル幅を狭くするかチャネル長を長くする、ことにより上記オフセット電圧を持つことを特徴としている。
【００４０】
上記の構成により、より簡素な構成で、上記第１の差動段と上記第２の差動段との間にオフセット電圧を持たせることができる。したがって、より簡素な構成で、定電流供給手段において回路を貫く貫通電流の発生を防ぐことができる。
【００４１】
さらに、本発明の電源装置は、上記ボルテージフォロア回路は、定常状態においては、上記電流放出手段または上記電流引き込み手段のいずれか一方のみが動作することを特徴としている。
【００４２】
上記の構成により、さらに、入力電圧と出力電圧とが等しい定常状態においては、上記電流放出手段または上記電流引き込み手段の何れか一方のみが動作する。
【００４３】
よって、定常状態における電流の流れを簡素化することができる。したがって、回路の構成や設計をより簡素化することができる。
【００４４】
さらに、本発明の電源装置は、上記電流放出手段は、ゲートに上記第１の差動段の出力電圧が入力され、ソースが電源に接続され、ドレインが上記ボルテージフォロア回路の出力端子に接続された、Ｐ型トランジスタであり、ゲートに上記第２の差動段の出力電圧が入力され、ソースが電源に接続された、第１のＰ型トランジスタを備え、ドレインが上記第１のＰ型トランジスタのドレインに接続され、ゲートが自身のドレインに接続され、ソースがＧＮＤに接続された、第１のＮ型トランジスタを備え、上記電流引き込み手段は、ゲートが上記第１のＰ型トランジスタのドレインに接続され、ドレインが上記ボルテージフォロア回路の出力端子に接続され、ソースがＧＮＤに接続された、Ｎ型トランジスタであることを特徴としている。
【００４５】
さらに、本発明の電源装置は、上記抵抗分圧回路が少なくとも２つの中間電圧を発生するものであり、上記電圧定常手段は、２つの上記中間電圧がそれぞれ入力された２つの上記ボルテージフォロア回路の出力を互いに接続する抵抗であることを特徴としている。
【００４６】
上記の構成により、さらに、出力電圧同士を抵抗を介して接続することにより、出力電圧の電圧値を互いに安定化することができる。この構成によれば、他の電位を設ける必要がなく、また、上限値や下限値を与える基準電圧を出力するために、抵抗分圧回路に抵抗を付加する必要もない。すなわち、上記した作用をなす電圧定常手段を容易に実現できる。
【００４７】
さらに、本発明の電源装置は、上記電圧定常手段が、外部からの制御信号により抵抗値が変更可能であることを特徴としている。
【００４８】
上記の構成により、さらに、上記電圧定常手段である抵抗の抵抗値を変更することによって、出力電圧の電圧値の引き寄せ幅を変化させることができる。すなわち、抵抗値を小さくすると、目標電圧値への引き寄せ幅が小さくなるように設定されて、出力電圧の電圧値の変動が小さくなるとともに、応答が速くなる。反対に、抵抗値を大きくすると、目標電圧値への引き寄せ幅が大きくなるように設定されて、出力電圧の電圧値の変動が大きくなるとともに、応答が遅くなる。
【００４９】
ここで、電流放出手段および電流引き込み手段を動作させて、出力電圧の電圧値を目標電圧値あるいははその近傍値にまで引き寄せ定常させようとした場合、上記抵抗値を電流放出手段および電流引き込み手段がオンする、もしくはオンする直前の状態になるように設定することが望ましい。
【００５０】
そして、上記電源装置に接続される表示パネルの特性や使用状況を考慮して、電源装置の製造後に電圧定常手段を構成する抵抗の抵抗値を決められるようにすることができる。これにより、表示パネルの応答特性の良し悪しや、あるいは高品位表示が必要な場合、あるいは、大画面で表示ムラが識別されやすい場合などの状況に応じて、消費電流との兼ね合いで出力電圧の電圧値の引き寄せ幅を設定でき、電源装置としての汎用性が向上する。
【００５１】
このような上記電源装置は、表示パネルの駆動用電源を供給する電源回路に特に適している。そして、上記電源装置が搭載される表示装置としては、液晶パネルを備えた液晶表示装置、エレクトロルミネッセンス（ＥＬＰ）を備えたＥＬ表示装置、プラズマディスプレイパネル（ＰＤＰ）を備えたＰＤ表示装置、液晶パネルとプラズマディスプレイパネルを合体させたプラズマアドレスド液晶パネル（ＰＡＬＣ）を備えた表示装置等がある。また、特に、上記電源装置は低消費電力であることから、携帯端末に備えられる携帯用表示装置に適している。
【００５２】
また、上記の課題を解決するために、本発明の表示装置は、表示パネルと、該表示パネルを駆動する駆動装置と、該駆動装置に表示パネルを駆動するための駆動用電源を供給する電源装置とを備えた表示装置において、上記電源装置として、上記した本発明の電源装置を備えていることを特徴としている。
【００５３】
上記したように、本発明の電源装置は、低消費電力でありながら、変動を少なくして安定した出力電圧にて駆動用電源を供給できるとともに、出力電圧の変動においては急峻に定常状態値に回復可能であり、また、内部レジスタを利用したプログラマブルな抵抗値変更に回路規模を大きくすることなく対応できるものである。
【００５４】
したがって、上記の構成により、上記電源装置を備えることで、大表示画面で、表示品位も高く、かつ、低消費電力の表示装置を実現できる。
【００５５】
【発明の実施の形態】
本発明の一実施の形態について図１から図６に基づいて説明すれば、以下のとおりである。
【００５６】
まず、図４を用いて、本実施の形態に係る電源回路（電源装置）５が搭載された液晶表示装置（表示装置）の一般的な構成について説明する。なお、液晶表示装置において用いられる液晶駆動方式の代表的なものとしては、ＴＦＴを用いた駆動方式や、ＳＴＮ液晶を用いたマトリクス駆動方式等があるが、ここでは、マトリクス駆動方式の事例を挙げて説明する。
【００５７】
図４に示すように、上記液晶表示装置は、主に、液晶パネル（表示パネル）１、コモン側駆動回路（以下、コモンドライバ）（駆動装置）２、セグメント側駆動回路（以下、セグメントドライバ）（駆動装置）３、コントローラ４、電源回路（電源装置）５を備えて構成されている。
【００５８】
上記液晶パネル１は、液晶層を挟持して対向配置された一対のガラス基板を有している。そして、一方のガラス基板には、液晶層側にセグメント電極Ｘ１〜Ｘｍが形成されている。また、他方のガラス基板には、液晶層側にコモン電極Ｙ１〜Ｙｎが上記セグメント電極Ｘ１〜Ｘｍと直交する形で形成されている。
【００５９】
上記セグメントドライバ３は、液晶パネル１のセグメント電極Ｘ１〜Ｘｍを駆動するもので、セグメント電極側に設けられている。また、上記コモンドライバ２は、液晶パネル１のコモン電極Ｙ１〜Ｙｎを駆動するもので、コモン電極側に設けられている。
【００６０】
上記電源回路５は、液晶パネル１の各電極への印加電圧を発生させるものであって、駆動用電源Ｖ０〜Ｖ５を有している。この駆動用電源Ｖ０〜Ｖ５の内、駆動用電源Ｖ０，Ｖ２，Ｖ３，Ｖ５は、セグメントドライバ３を介して制御されて液晶パネル１のセグメント電極Ｘ１〜Ｘｍに印加される。一方、駆動用電源Ｖ０，Ｖ１，Ｖ４，Ｖ５は、コモンドライバ２を介して制御されて液晶パネル１のコモン電極Ｙ１〜Ｙｎに印加される。そして、セグメント電極Ｘ１〜Ｘｍおよびコモン電極Ｙ１〜Ｙｎに上記電圧が印加されることで、液晶パネル１はパルス幅変調方式による階調表示を行う。
【００６１】
さらに、上記コントローラ４は、これらセグメントドライバ３、コモンドライバ２、および電源回路５を制御する。具体的には、コントローラ４は、外部よりデジタル表示データや、垂直同期信号、水平同期信号等の表示に必要な制御信号６を受けとり、タイミングを調整した上、セグメントドライバ３にはデジタル表示データ、転送クロック、データラッチ信号、水平同期信号、交流化信号等を制御信号７として、一方、コモンドライバ２には水平同期信号、垂直同期信号、交流化信号等を制御信号８として出力する。また、コントローラ４は、電源回路５に対しても、不使用時には電源をカットして低消費電力化を図るためのカット信号等の制御信号９を出力する。
【００６２】
ここで、図５は、上記液晶表示装置におけるコモンドライバ２およびセグメントドライバ３の出力波形、ならびに液晶パネル１の画素に印加される電圧波形等を示すタイミングチャートである。
【００６３】
パルス幅変調方式による階調表示では、１水平同期期間（水平同期信号と水平同期信号との間の期間）Ｈｉ内にｍ個のデジタル表示データがセグメントドライバ３内を転送され、水平同期信号によりラッチがかけられ、次の水平同期期間Ｈｉ＋１の間、表示データは固定して出力される。そして、さらに次の水平同期期間Ｈｉ＋２では新たな表示データに変わりラッチされる。ラッチされた表示データは、セグメントドライバ３内の階調デコーダ（図示せず）に入力され、表示データに応じた階調表示パルス幅が選択され、各出力端子から液晶パネル１のセグメント電極Ｘ１〜Ｘｍの各々に出力される。このように、パルス幅変調方式による階調表示では、水平同期期間Ｈｉ〜Ｈｎに、順次表示データに応じた階調表示パルスを出力して画面の１フレームが構成される。
【００６４】
そして、液晶パネル１のある画素（Ｘｊ，Ｙｉ）には、以下のような駆動電圧が印加される。
【００６５】
セグメントドライバ３からは、画素Ｘｊに対応するセグメントドライバ３内の階調デコーダで、デジタル表示データに応じた幅の階調表示パルスが、複数の階調表示パルス（例えば、１６階調の場合、Ｔ０〜Ｔ１５）の中から選択されて、出力される（階調デコーダ出力ｊ）。そして、選択された階調表示パルスのパルス幅に相当して駆動用電源Ｖ０の電圧値（あるいは、交流化信号により反転した別のフレームでは、駆動用電源Ｖ５の電圧）が、一方、選択された階調表示パルスのパルス幅以外では、駆動用電源Ｖ２の電圧（あるいは、交流化信号により反転した別のフレームでは、駆動用電源Ｖ３の電圧）が、セグメントドライバ３の端子から液晶パネル１の電極Ｘｊに出力される。
【００６６】
一方、コモンドライバ２からは、コモン電極Ｙｉに、走査時には駆動用電源Ｖ５の電圧（あるいは、交流化信号により反転した別のフレームでは、駆動用電源Ｖ０の電圧）が、また、非走査時には駆動用電源Ｖ１の電圧（あるいは、交流化信号により反転した別のフレームでは、駆動用電源Ｖ４の電圧）がそれぞれ出力される。
【００６７】
このように、液晶パネル１の画素（Ｘｊ，Ｙｉ）に上記印加電圧が加算された形で印加されることで、画素での実効電圧が変わり、階調表示パルス幅に応じた階調表示がなされる。
【００６８】
つぎに、図１から図３を参照しながら、上記電源回路５について説明する。なお、電源回路５は、前述したように、セグメントドライバ３およびコモンドライバ２にそれぞれ電圧を供給するものである。ただし、セグメントドライバ３に供給する電圧の発生回路も、コモンドライバ２に供給する電圧の発生回路も基本的には同じ構成である。そこで、説明を簡単にするために、以下においては、セグメントドライバ３に供給する電圧の発生回路を例に説明する。
【００６９】
図１は、上記電源回路５の一例を示す回路図である。なお、従来の技術では電源回路を負電圧の回路構成で説明したが、ここでは、正電圧の回路構成として説明する。
【００７０】
図１に示すように、電源回路５は、中間電圧Ｖ２′、Ｖ３′を設定するための抵抗分圧回路をなすブリーダ抵抗Ｒ４，Ｒ６，Ｒ８と、これら中間電圧Ｖ２′，Ｖ３′を出力するに当たり、各々の出力を低インピーダンス変換するためのボルテージフォロア構成の差動増幅回路（オペアンプ）ＡＭＰ１・ＡＭＰ２とを備えて構成されている。
【００７１】
また、電源回路５は、出力端子Ｔ２、Ｔ３、Ｔ５と接地電位との間に平滑コンデンサＣ２，Ｃ３，Ｃ５がそれぞれ配設されている。ここで、電源回路５は、電源回路３７（図９）のように、出力電圧を目標電圧値へと収束させるための抵抗Ｒ１０１〜Ｒ１０３が設けられていない。そのため、電源回路５では、出力電圧の電圧値が許容幅ΔＶ内に入った後、差動増幅回路ＡＭＰ１，ＡＭＰ２のみの作動になると、出力電圧はΔＶ内で変動するだけで、駆動用電源Ｖ２，Ｖ３としての目標電圧値には収束しない。そこで、電源回路５では、出力電圧を収束させるために、出力端子Ｔ２、Ｔ３、Ｔ５に平滑コンデンサＣ２，Ｃ３，Ｃ５をそれぞれ設けている。なお、出力端子Ｔ０はここでは接地電位となっているため、平滑コンデンサを配設していない。
【００７２】
また、電源回路５は、液晶パネル１に印加される駆動電圧Ｖ２，Ｖ３となる出力電圧Ｖ２′，Ｖ３′を出力する出力端子Ｔ２と出力端子Ｔ３との間に、抵抗（電圧定常手段）Ｒａが挿入されている。なお、抵抗Ｒａの抵抗値については後述する。
【００７３】
また、電源回路５では、上記差動増幅回路ＡＭＰ１・ＡＭＰ２が、定常状態（入力電圧＝出力電圧）では、内部の出力段を流れる定電流が微小となるように設定されており、低消費電力化が図られている。また、差動増幅回路ＡＭＰ１・ＡＭＰ２は、過渡状態（入力電圧≠出力電圧）では、入力電圧にすばやく追随して定常状態への推移し、かつ、大電流を流すことができる構造となっている。
【００７４】
つづいて、図２および図３を用いて、差動増幅器ＡＭＰ１，ＡＭＰ２の回路構成の一例を説明する。
【００７５】
上記差動増幅回路ＡＭＰ１，ＡＭＰ２はそれぞれ、第１の差動段と、第２の差動段とを有し、出力段が、上記第１の差動段の出力電圧に応じて電流を外部に出力する第１の出力段と、上記第２の差動段の出力電圧に応じて外部から電流を引き込む第２の出力段と、負荷回路としての第３の出力段とを有し、上記第１の差動段と上記第２の差動段の正相入力端子（＋）から入力電圧値を入力し、上記出力段の電圧値を上記第１の差動段と上記第２の差動段の逆相入力端子（−）に帰還させる差動増幅回路で構成されており、上記第１の差動段と上記第２の差動段とは異なるオフセット電圧を有しており、出力段での電流放出側と引き込み側の切換え時における貫通電流を防止しているものである。
【００７６】
具体的には、図２に示すように、上記差動増幅器（ボルテージフォロア回路）ＡＭＰ１，ＡＭＰ２は、ボルテージフォロア構成の差動増幅回路である。すなわち、差動増幅器ＡＭＰ１，ＡＭＰ２は、２つの差動段１０１・１０２を有し、各差動段の入力部はＮ型トランジスタで構成されている。
【００７７】
第１差動段（第１の差動段、放出側差動段）１０１は、ソースが接地電圧ＧＮＤにつながり、ゲートが、バイアス発生回路（図示せず）から出力される定電圧源ＶＢＮにつながるＮ型トランジスタ２０５と、Ｎ型トランジスタ２０５のドレインと各々ソースがつながるＮ型トランジスタ２０３と２０４とにより入力部としての差動入力回路を構成している。また、各々のドレインを上記Ｎ型トランジスタ２０３と２０４のドレインに接続し、各々のゲートを互いに接続し、ソースを電源（Ｖｄｄ）に接続したＰ型トランジスタ２０１と２０２とによりカレントミラー回路を構成している。
【００７８】
差動入力回路のＮ型トランジスタ２０３のゲートが入力ａとなり、Ｎ型トランジスタ２０４のゲートが入力ｂとなっている。また、カレントミラー回路のゲートは、入力ａがゲート入力となるＮ型トランジスタ２０３のドレインへ接続されている。
【００７９】
また、第２差動段（第２の差動段、引き込み側差動段）１０２は、ソースがＧＮＤにつながり、ゲートが、バイアス発生回路（図示せず）から出力される定電圧源ＶＢＮにつながるＮ型トランジスタ２１０と、Ｎ型トランジスタ２１０のドレインと各々ソースがつながるＮ型トランジスタ２０８と２０９とにより入力部としての差動入力回路を構成している。また、各々のドレインを上記Ｎ型トランジスタ２０８と２０９のドレインに接続し、各々のゲートを互いに接続し、ソースを電源（Ｖｄｄ）に接続したＰ型トランジスタ２０６と２０７とによりカレントミラー回路を構成している。
【００８０】
差動入力回路のＮ型トランジスタ２０８のゲートが入力ａとなり、Ｎ型トランジスタ２０９のゲートが入力ｂとなっている。また、カレントミラー回路のゲートは、入力ｂがゲート入力となるＮ型トランジスタ２０９のドレインへ接続されている。
【００８１】
そして、第１差動段１０１の入力ｂがゲートに入力されるＮ型トランジスタ２０４のドレインと、Ｐ型トランジスタ２０２のドレインと、Ｐ型トランジスタ（電流放出手段）２１１のゲートが互いにつながっており、Ｐ型トランジスタ２１１のソースは電源（Ｖｄｄ）につながり、ドレインは出力につながっている。
【００８２】
第２差動段１０２の入力ａがゲートに入力されるＮ型トランジスタ２０８のドレインと、Ｐ型トランジスタ２０６のドレインと、Ｐ型トランジスタ２１２のゲートが互いにつながっており、Ｐ型トランジスタ２１２のソースは電源（Ｖｄｄ）につながり、ドレインはＮ型トランジスタ２１３のゲートおよびドレイン、およびＮ型トランジスタ（電流引き込み手段）２１４のゲートにつながっている。Ｎ型トランジスタ２１３，２１４のソースはＧＮＤにつながり、Ｎ型トランジスタ２１４のドレインは出力につながっている。
【００８３】
さらに、出力には、前述の定電圧源ＶＢＮがゲートにつながるとともにソースがＧＮＤとなる、Ｎ型トランジスタ（定電流供給手段）２１５のドレインがつながっている。
【００８４】
また、入力ａが逆相入力端子であり、入力ｂが正相入力端子となる。
【００８５】
図３は、図２の差動増幅回路の出力を入力ａに帰還させ、入力ｂを入力として、ボルテージフォロア回路を構成した回路図である。
【００８６】
ここで、上記ボルテージフォロア回路では、入力電圧と出力電圧とが釣り合った状態（定常状態）での貫通電流、すなわちＰ型トランジスタ２１１とＮ型トランジスタ２１４とを通じて流れる電源とＧＮＤとの間の電流を防ぐため、第２差動段１０２にオフセットを持たせておく。例えば、Ｐ型トランジスタ２０６のチャネル幅を狭くするかチャネル長を長くし、Ｎ型トランジスタ２０９のチャネル幅を広くするかチャネル長を短くする。
【００８７】
これにより、Ｐ型トランジスタ２０６のしきい値電圧は他のＰ型トランジスタと比較して大きく設定され、一方、Ｎ型トランジスタ２０９のしきい値電圧は他のＮ型トランジスタと比較して小さく設定されることになる。
【００８８】
このときの上記ボルテージフォロア回路の動作について以下に説明する。
【００８９】
第１差動段１０１において定電圧源ＶＢＮがゲートに入力されるＮ型トランジスタ２０５に流れる定電流をＩ１とし、Ｐ型トランジスタ２０１およびＮ型トランジスタ２０３に流れる電流をＩｂとし、Ｐ型トランジスタ２０２およびＮ型トランジスタ２０４に流れる電流をＩａとする。
【００９０】
また、第２差動段１０２において定電圧源ＶＢＮがゲートに入力されるＮ型トランジスタ２１０に流れる定電流をＩ２とし、Ｐ型トランジスタ２０６およびＮ型トランジスタ２０８に流れる電流をＩｄとし、Ｐ型トランジスタ２０７およびＮ型トランジスタ２０９に流れる電流をＩｃとする。
【００９１】
・入力電圧＞出力電圧の場合
第１差動段１０１は、Ｉａ＞Ｉｂとなり、ポイントＡの電位は下がり、Ｐ型トランジスタ２１１がオンする方向となり、Ｐ型トランジスタ２１１に流れる電流が多くなり、出力の電位は上がる。その結果、入力電圧＝出力電圧の状態に推移する。
【００９２】
一方、第２差動段１０２は、Ｉｃ＞Ｉｄとなり、ポイントＢの電位は上がり、Ｐ型トランジスタ２１２がオフする方向となり、ポイントＣの電位は下がる。そのため、Ｎ型トランジスタ２１４はオフする方向に向かい、出力の電位に影響を与えない。したがって、上記Ｐ型トランジスタ２１１からの電圧がそのまま出力される。
【００９３】
なお、定電流源としてのＮ型トランジスタ２１５を介しての電流も存在するが、値が小さい。
【００９４】
・入力電圧＜出力電圧の場合
第１差動段１０１は、Ｉａ＜Ｉｂとなり、ポイントＡの電位は上がり、Ｐ型トランジスタ２１１がオフする方向となり、出力の電位に影響を与えなくなる。
【００９５】
一方、第２差動段１０２は、Ｉｃ＜Ｉｄとなり、ポイントＢの電位は下がり、Ｐ型トランジスタ２１２がオンする方向となり、ポイントＣの電位は上がる。そのため、Ｎ型トランジスタ２１４に流れる電流が多くなり、出力はＧＮＤへ引き込まれるため、出力の電位は下がる。その結果、入力電圧＝出力電圧の状態に推移する。
【００９６】
・入力電圧＝出力電圧の場合
第１差動段１０１は、Ｉａ＝Ｉｂとなるため、定常状態となる。
【００９７】
一方、第２差動段１０２は、上述したように、他のＰ型トランジスタ、Ｎ型トランジスタに対して、Ｐ型トランジスタ２０６のしきい値電圧を大きく、Ｎ型トランジスタ２０９のしきい値電圧を小さくなるように設定しているため、入力電圧＝出力電圧のときでも、Ｉｃ＞Ｉｄのようにオフセット電圧を持った状態となっている。そのため、ポイントＢの電位は高い状態となっているので、Ｐ型トランジスタ２１２はオフの方向に向かっている。したがって、上述したように、Ｎ型トランジスタ２１４もオフの方向に向かったままである。
【００９８】
したがって、出力電圧は、Ｐ型トランジスタ２１１と、定電流源として働いているＮ型トランジスタ２１５とを介して流れる、定電流にて決定される。よって、Ｐ型トランジスタ２１１とＮ型トランジスタ２１４を介しての貫通電流を防止することができる。
【００９９】
このように、上記ボルテージフォロア回路では、出力の電圧を上げるには、Ｐ型トランジスタ２１１を介しての電源電圧Ｖｄｄからの電流供給を行い、一方、出力の電圧を下げるには、Ｎ型トランジスタ２１４を介しての接地電圧ＧＮＤへの電流引き込みにより行っている。
【０１００】
したがって、すでに述べたように、Ｐ型トランジスタ２１１およびＮ型トランジスタ２１４の駆動能力を上げておくことで、電圧変動に対する追従（追随）能力を高めておくことに、支障がなくなる。またその結果、図示していないが、出力に大きい負荷が接続されていても良好に駆動することができるようになる。
【０１０１】
また、入力電圧＝出力電圧のときには、Ｐ型トランジスタ２１１から流れる電流は、Ｎ型トランジスタ２１５により、所定の定電流しか流れないようになっている。すなわち、定常状態（入力電圧＝出力電圧）においては、流れる電流は、定電流源として働くＮ型トランジスタ２１５により規定される。そして、このＮ型トランジスタ２１５の駆動能力は、上述の電圧変動に対する追従には全く無関係となっている。それにより、定電圧源ＶＢＮの電圧値を下げて、電流値を小さくしても、良好に追従動作を行うことができるようになる。
【０１０２】
よって、常に流れている定電流値を小さくできることから、本ボルテージフォロア回路のように、２つの差動段間にオフセット電圧を持たせることで、ボルテージフォロア回路の低消費電力化と高速追従（追随）性とを両立させることができる。
【０１０３】
なお、一般に、差動段の入力部のトランジスタの製造時のばらつきでトランジスタ特性にばらつきが生じるため、１つの差動段の正相および逆相でもオフセット電圧（ここでは、「差動段内オフセット電圧」と称する）が存在するが、本願における「オフセット電圧」とは、２つの差動段間にオフセット電圧（差動段間オフセット電圧）を持たせるということを意味している。
【０１０４】
また、本実施の形態では、電流の放出側（電流放出部側）において、Ｉａ＝Ｉｂとなるのは入力電圧＝出力電圧のときであるが、電流を引き込む側（電流引き込み部側）では、それよりも出力電圧が上記オフセット電圧分だけ大きくなったときに初めてＩｃ＝Ｉｄとなる。その結果、出力電圧の増加に対して、電流放出部（Ｐ型トランジスタ２１１）が十分なオフ状態になってから、上記オフセット電圧分隔てた後、電流引き込み部（Ｎ型トランジスタ２１４）が十分なオン状態になる。これによって、上記電源回路５では、電流放出部と電流引き込み部との両方が十分オンになるような出力電圧範囲が存在しないようにしている。
【０１０５】
前述の説明では、上記差動増幅回路（図２）は、Ｐ型トランジスタ２０６を他の差動部を構成するトランジスタと比較して、チャネル幅を短くするか、もしくはチャネル長を長くして、しきい値電圧を大きくし、一方、Ｎ型トランジスタ２０９を他の差動部を構成するトランジスタと比較して、チャネル幅を広くするか、もしくはチャネル長を短くして、しきい値電圧を小さくすることにより、オフセット電圧をもたせている。これにより、上記差動増幅回路は、出力電圧に対して、出力段の電流放出部（Ｐ型トランジスタ２１１）が十分オフした後、上記オフセット電圧分隔てた後、電流引き込み部（Ｎ型トランジスタ２１４）が十分オンの状態となる。
【０１０６】
そして、この差動増幅回路を差動増幅回路ＡＭＰ１（図１）として使用する。これにより、差動増幅回路ＡＭＰ１は、中間電圧Ｖ３に対してオフセット電圧分加算された電圧（図６の−ＶＬ３に相当）が上限許容値となって動作する。
【０１０７】
一方、逆にＰ型トランジスタ２０６を他の差動部を構成するトランジスタと比較して、チャネル幅を広くするか、もしくはチャネル長を短くして、しきい値電圧を小さくし、一方、Ｎ型トランジスタ２０９を他の差動部を構成するトランジスタと比較して、チャネル幅を狭くするか、もしくはチャネル長を長くして、しきい値電圧を大きくすることにより、先とは逆のオフセット電圧をもたせることもできる。このような差動増幅回路では、出力電圧に対して、出力段の電流引き込み部（Ｎ型トランジスタ２１４）が十分オフした後、上記オフセット電圧分隔てた後、電流放出部（Ｐ型トランジスタ２１１）が十分オンの状態となる。
【０１０８】
そして、この差動増幅回路を差動増幅回路ＡＭＰ２（図１）として使用する。これにより、差動増幅回路ＡＭＰ２は、中間電圧Ｖ２に対してオフセット電圧分減算された電圧（図６の−ＶＨ２に相当）が下限許容値となって動作する。
【０１０９】
以上のような構成を有する電源回路５（図１）では、出力端子Ｔ２の電圧が液晶パネル１（図４）の画素を駆動するに当たり、画素および電極の容量を充放電するために、本来の電圧値から、例えば、接地電位側に電圧値が変動し下限値を下回ると、差動増幅回路ＡＭＰ２のｐＭＯＳトランジスタ２１１がオンする。ｐＭＯＳトランジスタ２１１がオンすると、駆動能力のあるｐＭＯＳトランジスタ２１１を介して電源Ｅ（Ｖｄｄ）から電流が供給されることで、出力端子Ｔ２の電位は急峻に本来の電圧値に回復する。
【０１１０】
逆に、出力端子Ｔ２の電圧が、ノード２に設定されている中間電圧Ｖ２の電圧値を超えると、差動増幅回路ＡＭＰ２によりｎＭＯＳトランジスタ２１４がオンする。ｎＭＯＳトランジスタ２１４がオンすると、駆動能力のあるｎＭＯＳトランジスタ２１４を介して電流が引き込まれることで、出力端子Ｔ２の電位は急峻に本来の電圧値に回復する。
【０１１１】
また、出力端子Ｔ３での差動増幅回路ＡＭＰ１の動作も同じである。つまり、出力端子Ｔ３の電圧が本来の電圧値から、例えば、接地電位側に変動し、ノード３に設定されている中間電圧Ｖ３の電圧値を下回ると、差動増幅回路ＡＭＰ１によりｐＭＯＳトランジスタ２１１がオンする。ｐＭＯＳトランジスタ２１１がオンすると、駆動能力のあるｐＭＯＳトランジスタ２１１を介して電源Ｅ（Ｖｄｄ）から電流が供給されることで、出力端子Ｔ３の電位は急峻に本来の電圧値に回復する。
【０１１２】
逆に、出力端子Ｔ３の電圧が、上限の電圧値を超えると、差動増幅回路ＡＭＰ１のｎＭＯＳトランジスタ２１４がオンする。ｎＭＯＳトランジスタ２１４がオンすると、駆動能力のあるｎＭＯＳトランジスタ２１４を介して電流が引き込まれることで、出力端子Ｔ３の電位は急峻に本来の電圧値に回復する。
【０１１３】
ここで、抵抗Ｒａが出力端子Ｔ２，Ｔ３の間に挿入されていない場合、出力端子Ｔ２の電圧値と出力端子Ｔ３の電圧値とは、それぞれ電圧変動の許容幅ΔＶで安定しなくなる。この点、電源回路５では、抵抗Ｒａが出力端子Ｔ２，Ｔ３の間に挿入されているので、出力端子Ｔ３から抵抗Ｒａを介して出力端子Ｔ２に電流が流れる。その結果、出力端子Ｔ２の電圧は上昇し、出力端子Ｔ３の電圧値側に変動する一方、出力端子Ｔ３の電圧は下降し、出力端子Ｔ２の電圧値側に変動する。
【０１１４】
よって、電源回路５（図１）の回路構成において、上記抵抗Ｒａの値を小さくしていくと、出力端子Ｔ２では、出力電圧Ｖ２′の電圧値が上昇し、ノード２に設定されている中間電圧Ｖ２の電圧値を超えると、ｎＭＯＳトランジスタ２１４がオンし、出力電圧Ｖ２′の電圧値をノード２の電圧値Ｖ２に戻そうとする一方、出力端子Ｔ３では、出力電圧Ｖ３′が下降し、ノード３に設定されている中間電圧Ｖ３の電圧値を下回ると、ｐＭＯＳトランジスタ２１１がオンし、出力電圧Ｖ３′の電圧値をノード３の電圧値Ｖ３に戻そうとする。
【０１１５】
したがって、差動増幅回路ＡＭＰ１，ＡＭＰ２のｎＭＯＳトランジスタ２１４およびｐＭＯＳトランジスタ２１１がオンする、もしくはオンする直前の状態になるように、上記抵抗Ｒａの値を設定することで、出力電圧Ｖ２′がノード２に設定されている中間電圧Ｖ２の電圧値（もしくはほぼその電圧値）を、出力電圧Ｖ３′がノード３に設定されている中間電圧Ｖ３の電圧値（もしくはほぼその電圧値）を、変動することなく一定の電圧値で出力する（もしくは極微小な変動で出力する）ことができる。
【０１１６】
これにより、ノード２、ノード３、および出力端子Ｔ２，Ｔ３に雑音が乗っても、先述のような許容幅ΔＶ内で振れることはなく、一定（もしくはほぼ一定）の電圧値を出力できる。
【０１１７】
また同様の動作により、出力電圧Ｖ２′が下降した場合に、電圧変動の下限である電圧値を下回ると、差動増幅回路ＡＭＰ２のｐＭＯＳトランジスタ２１１がオンする。一方、出力電圧Ｖ３′が上昇した場合に、電圧変動の上限の電圧値を上回ると、差動増幅回路ＡＭＰ１のｎＭＯＳトランジスタ２１４がオンする。
【０１１８】
そして、液晶パネル１の画素および電極の容量の充放電を考えると、上記電源回路５の構成の有意性がより明らかになる。
【０１１９】
すなわち、図５に示すように、液晶パネル１の電極への印加電圧は、（Ｖ５−Ｖ２）レベル、（Ｖ０−Ｖ３）レベルのように電圧差の大きい部分で、液晶パネル１の画素および電極の容量の充放電が行われると、駆動用電源Ｖ２となる出力電圧Ｖ２′はＶ５の影響で電圧値は引き上げられる方向に、一方、駆動用電源Ｖ３となる出力電圧Ｖ３′はＶ０の影響により電圧値は引き下げられる方向になる。
【０１２０】
このような充放電による印加電圧の変動傾向を考慮して、上記電源回路５では、中間電圧Ｖ２，Ｖ３の電圧値を、駆動用電源Ｖ２，Ｖ３の目標電圧値（印加電圧値）に設定している。
【０１２１】
これにより、出力電圧Ｖ２′，Ｖ３の電圧値が、先述の充放電により変動（変動し易い側）しても、即時に対応して差動増幅回路ＡＭＰ１，ＡＭＰ２内の駆動能力のあるＭＯＳトランジスタ２１４，２１１がオンすることで、急峻かつ短時間で所定の電圧を回復することができる。また、別の一方の中間電圧値（変動し難い側）で許容幅ΔＶを設定することで、出力電圧の電圧値の変動を適切に設定することになる。
【０１２２】
したがって、上記電源回路５を構成を採用して、液晶パネル１へ印加する駆動用電源Ｖ０、Ｖ２、Ｖ３、Ｖ５が所定の値になるように抵抗Ｒ４〜Ｒ８の抵抗比を設定し、かつ、差動増幅回路ＡＭＰ１，ＡＭＰ２のｎＭＯＳトランジスタ２１４およびｐＭＯＳトランジスタ２１１がオンする、もしくはオンする直前の状態になるように抵抗Ｒａの抵抗値を設定することで、低消費電力型で電圧値変動のない、かつ電圧値変動に対しては急峻に回復する電源回路を提供することができる。
【０１２３】
なお、電源回路５を、Ｖ１およびＶ４の電源回路に適用することは容易である。
【０１２４】
また、抵抗Ｒａは、上記説明のように抵抗値が固定された抵抗であってもよいし、レーザートリミング等で抵抗値を調整してもよい。さらに、抵抗Ｒａは、複数の抵抗によって構成し、切換え手段により外部からの制御信号に基づいて適切な抵抗値を選択する可変抵抗であってもよい。
【０１２５】
また、差動増幅回路ＡＭＰ１，ＡＭＰ２の入力段の差動部のオフセットを変える方法としては、Ｐ型トランジスタ２０６、Ｎ型トランジスタ２０９のトランジスタ形状を変える例で説明したが、他のトランジスタの形状を変えることで実現してもよいし、さらにトランジスタ形状での対応ではなく、トランジスタのチャネル部の不純物濃度を変えたり、ゲート膜厚を変えてしきい値電圧を変えてもよい。ただし、トランジスタの形状を変える方が、製造条件を一定にでき、製造しやすい。
【０１２６】
以上のように、上記電源回路５は、ボルテージフォロア構成の差動増幅回路ＡＭＰ１，ＡＭＰ２の出力段を構成する電流放出部（Ｐ型トランジスタ２１１）と電流引き込み部（Ｎ型トランジスタ２１４）とが同時にはオンしないため、貫通電流の発生を防止できる。よって、低消費電力化が図れるため、携帯機器に使用される液晶表示装置の電源回路として最適である。
【０１２７】
また、上記電源回路５は、定常状態では消費電力が少なく、過渡状態からの定常状態への推移にはすばやく追随し、かつ、大電流を流すことができる構造である。よって、高品位な画像表示を実現できる。
【０１２８】
また、差動増幅回路ＡＭＰ１，ＡＭＰ２のオフセット電圧は、上記の電流放出部と電流引き込み部とが同時にオンしない範囲で設定すればよい。よって、変動許容幅ΔＶを極力狭くすることができる。よって、変動許容幅ΔＶ内での電圧値変動を狭く設定できることから、出力端子に配置する平滑コンデンサの容量を小さくでき、電源回路の小型化が可能となる。
【０１２９】
したがって、電源回路５は、負荷が容量性であり、急速な充放電を行う必要がある一方、低消費電力化も併せて要求される装置の電源回路に有効であり、特に携帯用表示装置に採用すると、その効果は絶大である。
【０１３０】
最後に、図６を用いて、上記電源回路５の前提となる電源回路５′について説明する。この電源回路５′は、従来の技術に係る電源回路３７（図９）の有する問題点を解決するものとして、本願発明者が提案したものである。
【０１３１】
図６に示すように、電源回路５′は、上記電源回路３７に設けられていた抵抗Ｒ１０１〜Ｒ１０３および抵抗Ｒ１０４〜Ｒ１０８の２系統の抵抗分圧回路のうち、出力段の抵抗Ｒ１０１〜Ｒ１０３の系統を無くしたものである。
【０１３２】
これにより、抵抗Ｒ１０１〜Ｒ１０３を流れる消費電流分、さらなる低消費電力化が可能であるとともに、分圧比を出力段の抵抗Ｒ１０１〜Ｒ１０３で決定する構成ではないので、内部レジスタを利用したプログラマブルな抵抗値変更を行っても、回路規模が大きくなるようなことがない。
【０１３３】
ところが、この電源回路５′の場合、出力電圧を目標電圧値へと収束させるための抵抗Ｒ１０１〜Ｒ１０３を除いたため、出力電圧の電圧値が許容幅ΔＶ内に入った後、コンパレータＣＭＰ１〜ＣＭＰ４のみの作動になると、ΔＶ内で変動するだけで、このままでは駆動用電源−Ｖ２，−Ｖ３としての目標電圧値には収束しない。そこで、上記電源回路５′では、平滑コンデンサＣ１，Ｃ２，Ｃ３，Ｃ５を設けることで目標電圧値に収束させている。
【０１３４】
また、電源回路５′の場合、許容幅ΔＶを超える電圧変動を補正する動作は、電源回路３７と同じである。しかし、電源回路５′では、出力段で出力電圧の電圧値を決定していたブリーダ抵抗Ｒ１０１〜Ｒ１０３が無くなったため、駆動用電源−Ｖ２，−Ｖ３となる出力電圧の電圧値が許容幅ΔＶ内で安定せず、許容幅ΔＶ内での電圧変動が避けられないという問題がある。
【０１３５】
すなわち、駆動用電源−Ｖ２となる出力電圧は、基準電圧−ＶＨ２と基準電圧−ＶＬ２の間の中間値（コンパレータＣＭＰ１とコンパレータＣＭＰ２の特性が同じであれば、−ＶＬ２＋（ΔＶ／２））では安定せず、ノード１やノード２、もしくは出力電圧に雑音が乗った場合、これにコンパレータＣＭＰ１，ＣＭＰ２が応答するため、基準電圧−ＶＨ２の電圧値か基準電圧−ＶＬ２の電圧値を不安定に上下することになる。そのため、駆動用電源−Ｖ２となる出力電圧は、一定電圧値ではなく、−Ｖ２±（ΔＶ／２）で振れている電圧値を取ることになる。
【０１３６】
なお、抵抗Ｒ１０５・Ｒ１０７を小さくすることで、許容幅ΔＶを小さく抑えることができるので、−Ｖ２±（ΔＶ／２）で振れていても、ある程度の変動電圧が許容できる液晶パネルでは使用可能である。しかしながら、前述したように、高品位な画質を得るために、電源回路には、駆動電圧の変動が少ないことも要求されるため、今後、さらなる液晶表示画面の高品位化には対応できない。
【０１３７】
また、出力電圧の振れの原因となるコンパレータＣＭＰ１，ＣＭＰ２の入力段への雑音に強くするためには、許容幅ΔＶを大きくとらねばならないが、許容幅ΔＶを大きくとると、コンパレータＣＭＰ１・ＣＭＰ２のみが作動し、許容幅ΔＶ内で変動し続けるため、あまり許容幅ΔＶを大きくすると、平滑コンデンサＣ２・Ｃ３で変動を吸収できなくなってしまい、やはり、今後、さらなる液晶表示画面の大型化や高品位化には対応できない。
【０１３８】
なお、ここでは、駆動用電源−Ｖ２となる出力電圧について述べたが、同じ構成をとる駆動用電源−Ｖ３の出力電圧でも同様のことが起こる。
【０１３９】
以上のように、電源回路５′では、出力段のブリーダ抵抗Ｒ１０１〜Ｒ１０３が無いため、駆動用電源−Ｖ２，−Ｖ３となる出力電圧の電圧値が許容幅ΔＶ内で安定せず、許容幅ΔＶ内での電圧変動が避けられない。
【０１４０】
本実施の形態に係る電源回路５は、この電源回路５′を前提とし、これにおいて、出力電圧の許容幅ΔＶ内での変動を大幅に低減させ、駆動用電源の電圧を安定して供給するものである。なお、本願出願人は、上記の課題を解決する手法を、「特願２００１−１１０６００号（出願日：平成１３年４月９日）『電源装置及びそれを備えた表示装置』」においても提案している。
【０１４１】
【発明の効果】
以上のように、本発明の電源装置は、入力された電圧から目標電圧値が設定された中間電圧を発生する抵抗分圧回路と、上記中間電圧が入力されるボルテージフォロア回路とを備え、上記ボルテージフォロア回路は、上記ボルテージフォロア回路の出力電圧が上記目標電圧値を上回ると外部から電流を引き込む電流引き込み手段、および、上記ボルテージフォロア回路の出力電圧が上記目標電圧値を下回ると外部へ電流を出力する電流放出手段を含むとともに、上記ボルテージフォロア回路の出力電圧の上記目標電圧値に対する変動許容幅が上記電流引き込み手段および上記電流放出手段のそれぞれの動作開始電圧値の差として設定されており、上記電流放出手段あるいは上記電流引き込み手段を動作させて、上記ボルテージフォロア回路の出力電圧を定常させる電圧定常手段を備えている構成である。
【０１４２】
それゆえ、上記電源装置によれば、ボルテージフォロア回路の出力電圧の電圧値は、変動許容幅の範囲を超えるような変動に対しては、電流放出手段あるいは電流引き込み手段の何れかの動作によって、急峻に変動許容幅の範囲内に戻される。また、ボルテージフォロア回路の出力電圧は、変動許容幅の範囲内の変動に対しては、電流放出手段および電流引き込み手段の動作制御により、定常するので、変動許容幅の範囲内で変動することもなく、安定したものとなる。
【０１４３】
したがって、低消費電力でありながら、変動を少なくして安定した出力電圧にて駆動用電源を供給できるとともに、出力電圧の変動においては急峻に定常状態値に回復できる。それゆえ、今後、さらなる液晶表示画面の大型化や高品位化にも、表示品位を低下させることなく対応できるという効果を奏する。
【０１４４】
また、上記電源装置によれば、出力段のブリーダ抵抗を設けることなく、出力電圧の電圧変動を抑えて安定化できるので、さらなる低消費電力化が可能であるという効果を奏する。また、分圧比を出力段のブリーダ抵抗で決定する構成ではないので、内部レジスタを利用したプログラマブルな抵抗値変更を行っても、回路規模が大きくならないという効果を奏する。
【０１４５】
さらに、本発明の電源装置は、上記ボルテージフォロア回路が、第１の差動段と、上記変動許容幅を規定するオフセット電圧を上記第１の差動段に対して持つ第２の差動段と、上記第１の差動段を放出側差動段として、その出力電圧に応じた電流を外部に出力する上記電流放出手段と、上記第２の差動段を引き込み側差動段として、その出力電圧に応じた電流を外部から引き込む上記電流引き込み手段と、定電流源としての定電流供給手段と、上記第１の差動段の正相入力端子と上記第２の差動段の正相入力端子との両方が接続されて、入力電圧が入力される入力端子と、上記の電流放出手段、電流引き込み手段、および定電流供給手段が接続されるとともに、そこから出力される出力電圧を上記第１の差動段の逆相入力端子と上記第２の差動段の逆相入力端子とに帰還する出力端子と、を含む構成である。
【０１４６】
それゆえ、さらに、上記ボルテージフォロア回路は、出力電圧が入力電圧よりも小さい場合および大きい場合の何れの場合においても、入力電圧と出力電圧とが等しい定常状態に出力端子に定電流源から流れる定電流を大きくしなくても、迅速に定常状態に推移させることができる。したがって、消費電流を増加させることなく、出力電圧を入力電圧に迅速に追従させることができるという効果を奏する。
【０１４７】
加えて、上記ボルテージフォロア回路は、第２の差動段が、第１の差動段に対してオフセット電圧を持っているため、定常状態に推移した後も、定電流供給手段において回路を貫く貫通電流が発生しないという効果を奏する。
【０１４８】
さらに、本発明の電源装置は、上記ボルテージフォロア回路は、上記第１の差動段と上記第２の差動段とで、回路構成が同一で、上記第２の差動段は、上記第２の差動段の一方の差動枝のＰ型トランジスタを互いに対をなす他方の差動枝のＰ型トランジスタに対して、チャネル幅を狭くするかチャネル長を長くするとともに、上記他方の差動枝のＮ型トランジスタを互いに対をなす上記一方の差動枝のＮ型トランジスタに対して、チャネル幅を広くするかチャネル長を短くする、あるいは、上記第２の差動段の一方の差動枝のＰ型トランジスタを互いに対をなす他方の差動枝のＰ型トランジスタに対して、チャネル幅を広くするかチャネル長を短くするとともに、上記他方の差動枝のＮ型トランジスタを互いに対をなす上記一方の差動枝のＮ型トランジスタに対して、チャネル幅を狭くするかチャネル長を長くする、ことにより上記オフセット電圧を持つ構成である。
【０１４９】
それゆえ、さらに、より簡素な構成で、上記第１の差動段と上記第２の差動段との間にオフセット電圧を持たせることができる。したがって、より簡素な構成で、定電流供給部において回路を貫く貫通電流の発生を防ぐことができるという効果を奏する。
【０１５０】
さらに、本発明の電源装置は、上記ボルテージフォロア回路は、定常状態においては、上記電流放出手段または上記電流引き込み手段のいずれか一方のみが動作する構成である。
【０１５１】
それゆえ、さらに、定常状態における電流の流れを簡素化することができる。したがって、回路の構成や設計をより簡素化することができるという効果を奏する。
【０１５２】
さらに、本発明の電源装置は、上記抵抗分圧回路が少なくとも２つの中間電圧を発生するものであり、上記電圧定常手段は、２つの上記中間電圧がそれぞれ入力された２つの上記ボルテージフォロア回路の出力を互いに接続する抵抗である構成である。
【０１５３】
それゆえ、さらに、出力電圧同士を抵抗を介して接続することにより、出力電圧の電圧値を互いに安定化することができる。したがって、他の電位を設ける必要がなく、また、上限値や下限値を与える基準電圧を出力するために、抵抗分圧回路に抵抗を付加する必要もない。すなわち、上記した作用をなす電圧定常手段を容易に実現できるという効果を奏する。
【０１５４】
さらに、本発明の電源装置は、上記電圧定常手段が、外部からの制御信号により抵抗値が変更可能である構成である。
【０１５５】
それゆえ、さらに、上記電圧定常手段である抵抗の抵抗値を変更することによって、出力電圧の電圧値の引き寄せ幅を変化させることができる。そして、上記電源装置に接続される表示パネルの特性や使用状況を考慮して、電源装置の製造後に電圧定常手段を構成する抵抗の抵抗値を決められるようにすることができる。したがって、表示パネルの応答特性の良し悪しや、あるいは高品位表示が必要な場合、あるいは、大画面で表示ムラが識別されやすい場合などの状況に応じて、消費電流との兼ね合いで出力電圧の電圧値の引き寄せ幅を設定でき、電源装置としての汎用性が向上するという効果を奏する。
【０１５６】
また、本発明の表示装置は、表示パネルと、該表示パネルを駆動する駆動装置と、該駆動装置に表示パネルを駆動するための駆動用電源を供給する電源装置とを備えた表示装置において、上記電源装置として、上記した本発明の電源装置を備えている構成である。
【０１５７】
上記したように、本発明の電源装置は、低消費電力でありながら、変動を少なくして安定した出力電圧にて駆動用電源を供給できるとともに、出力電圧の変動においては急峻に定常状態値に回復可能であり、また、内部レジスタを利用したプログラマブルな抵抗値変更に回路規模を大きくすることなく対応できるものである。それゆえ、上記電源装置を備えることで、大表示画面で、表示品位も高く、かつ、低消費電力の表示装置を実現できるという効果を奏する。
【図面の簡単な説明】
【図１】  本発明の一実施の形態に係る電源回路の構成を示す回路図である。
【図２】  図１に示した電源回路に含まれるボルテージフォロア回路の構成例を示す回路図である。
【図３】  ボルテージフォロア回路の構成例を示す回路図である。
【図４】  図１に示した電源回路が搭載された液晶表示装置の構成を概略的に示すブロック図である。
【図５】  図４に示した液晶表示装置のコモンドライバおよびセグメントドライバの出力波形、ならびに液晶パネルの画素に印加される電圧波形等を示すタイミングチャートである。
【図６】  本発明の前提となる電源回路の構成を示す回路図である。
【図７】  従来の電源回路の構成を示す回路図である。
【図８】  従来の電源回路の構成を示す回路図である。
【図９】  従来の電源回路の構成を示す回路図である。
【符号の説明】
１  液晶パネル（表示パネル）
２  コモンドライバ（駆動装置）
３  セグメントドライバ（駆動装置）
５  電源回路（電源装置）
１０  表示装置
１０１  第１差動段（第１の差動段、放出側差動段）
１０２  第２差動段（第２の差動段、引き込み側差動段）
２０１，２０２  Ｐ型トランジスタ
２０３，２０４，２０５  Ｎ型トランジスタ
２０６，２０７  Ｐ型トランジスタ
２０８，２０９，２１０  Ｎ型トランジスタ
２１１  Ｐ型トランジスタ（電流放出手段）
２１２  Ｐ型トランジスタ
２１３  Ｎ型トランジスタ
２１４  Ｎ型トランジスタ（電流引き込み手段）
２１５  Ｎ型トランジスタ（定電流供給手段）
ＡＭＰ１，ＡＭＰ２  差動増幅回路（ボルテージフォロア回路）
Ｒ４，Ｒ６，Ｒ８  抵抗（抵抗分圧回路）
Ｒａ  抵抗（電圧定常手段）
Ｖ０〜Ｖ５  駆動用電源
ａ  逆相入力端子
ｂ  正相入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003813477.tif 000008
【図８】
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【図９】
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