(57)【要約】  ゲート応答速度の低下を抑制しつつ、セラミック回路基板上の半導体チップの載置面積を増大に利用することができる。  アーム部（１，１ａ）は、半導体チップ（２，３）と回路パターン（４，５）と制御配線（６ａ）とを有している。半導体チップ（２，３）は、おもて面の任意の側部に制御電極（２ａ，３ａ）を備えている。回路パターン（４）は、平面視で矩形を成して、半導体チップ（２，３）の側部が一列に配列され、制御電極（２ａ，３ａ）が一列に配列するように半導体チップ（２，３）が配置される。回路パターン（５）は、制御電極（２ａ，３ａ）に対して一列に配列している。また、制御配線（６ａ）は、制御電極（２ａ，３ａ）と回路パターン（５）とを電気的に接続する。
2020059285.tif 000002
【特許請求の範囲】
【請求項１】
おもて面の任意の第１側部に第１制御電極を備える第１半導体チップと、
おもて面の任意の第２側部に第２制御電極を備える第２半導体チップと、
前記第１側部及び前記第２側部が一列に配列され、前記第１制御電極及び前記第２制御電極が一列に配列するように、前記第１半導体チップ及び前記第２半導体チップが配置される第１回路パターンと、
前記第１制御電極及び前記第２制御電極に対して一列に配列する第２回路パターンと、
前記第１制御電極と前記第２制御電極と前記第２回路パターンとを電気的に接続する第１制御配線と、
を備える第１アーム部、
を有する半導体装置。
【請求項２】
前記第１制御配線の接続方向に垂直に、前記第１半導体チップの前記おもて面の第１主電極に接続する第１主電流配線と、
前記第１制御配線の接続方向に垂直に、前記第２半導体チップの前記おもて面の第２主電極に接続する第２主電流配線と、
を有する請求項１に記載の半導体装置。
【請求項３】
おもて面の任意の第３側部に第３制御電極を備える第３半導体チップと、
おもて面の任意の第４側部に第４制御電極を備える第４半導体チップと、
前記第３側部及び前記第４側部が一列に配置され、前記第１側部及び前記第２側部に並列して、前記第３制御電極及び前記第４制御電極が一列に配列するように、前記第３半導体チップ及び前記第４半導体チップが配置される第３回路パターンと、
前記第３制御電極及び前記第４制御電極に対して一列に配列する第４回路パターンと、
前記第３制御電極と前記第４制御電極と前記第４回路パターンとを電気的に接続する第２制御配線と、
を備える第２アーム部、
をさらに有する請求項１または２に記載の半導体装置。
【請求項４】
前記第４回路パターンは、前記第２回路パターンに対して反対側に配置されている、
請求項３に記載の半導体装置。
【請求項５】
前記第１主電流配線は、前記第３回路パターンと電気的に接続し
前記第２主電流配線は、前記第３回路パターンと電気的に接続する、
請求項４に記載の半導体装置。
【請求項６】
前記第２アーム部において、前記第３回路パターン上に前記第３制御電極及び前記第４制御電極が前記第１アーム部側に配置されている、
請求項３乃至５のいずれかに記載の半導体装置。
【請求項７】
前記第２アーム部において、前記第１アーム部の反対側に第５回路パターンが配置されており、
前記第２制御配線の接続方向に垂直に、前記第３半導体チップの前記おもて面の第３主電極と前記第５回路パターンとを電気的に接続する第３主電流配線と、
前記第２制御配線の接続方向に垂直に、前記第４半導体チップの前記おもて面の第４主電極と前記第５回路パターンとを電気的に接続する第４主電流配線と、
をさらに有する請求項６に記載の半導体装置。
【請求項８】
前記第１制御配線は、前記第１制御電極と前記第２制御電極と前記第２回路パターンとを連続的に接続し、
前記第２制御配線は、前記第３制御電極と前記第４制御電極と前記第４回路パターンとを連続的に接続する、
請求項３乃至７のいずれかに記載の半導体装置。
【請求項９】
前記第１半導体チップ、前記第２半導体チップ、前記第３半導体チップ及び前記第４半導体チップは、ＲＣ−ＩＧＢＴであって、
前記第１主電流配線、前記第２主電流配線、前記第３主電流配線及び前記第４主電流配線は、前記第１主電極、前記第２主電極、前記第３主電極及び前記第４主電極に対して、それぞれ複数の箇所で接続している、
請求項７または８に記載の半導体装置。
【請求項１０】
前記複数の箇所は、前記第１主電極、前記第２主電極、前記第３主電極及び前記第４主電極を構成するＦＷＤ領域とＩＧＢＴ領域との境界を接合している、
請求項９に記載の半導体装置。
【請求項１１】
前記第１アーム部と前記第２アーム部とが所定の方向に互い違いに複数配置されている、
請求項３乃至１０のいずれかに記載の半導体装置。
【請求項１２】
前記第１制御配線の接続方向に逆方向であって平行に、前記第１半導体チップの前記おもて面の第１主電極と前記第２半導体チップの前記おもて面の第２主電極とを接続する第１主電流配線と、
を有する請求項１に記載の半導体装置。
【請求項１３】
おもて面の任意の第３側部に第３制御電極を備える第３半導体チップと、
おもて面の任意の第４側部に第４制御電極を備える第４半導体チップと、
前記第３側部及び前記第４側部が一列に配置され、前記第１側部及び前記第２側部に並列して、前記第３制御電極及び前記第４制御電極が一列に配列するように、前記第３半導体チップ及び前記第４半導体チップが配置される第３回路パターンと、
前記第３制御電極及び前記第４制御電極に対して一列に配列する第４回路パターンと、
前記第３制御電極と前記第４制御電極と前記第４回路パターンとを電気的に接続する第２制御配線と、
を備える第２アーム部、
をさらに有する請求項１２に記載の半導体装置。
【請求項１４】
前記第４回路パターンは、前記第２回路パターンに対して反対側に配置されている、
請求項１３に記載の半導体装置。
【請求項１５】
前記第３回路パターンは、前記第１回路パターンに対して前記第１制御配線の前記接続方向の反対側に配置され、前記第１制御配線の前記接続方向に対して直交する方向に延伸する延長領域を備え、
前記第１主電流配線は、前記延長領域に電気的に接続する、
請求項１４に記載の半導体装置。
【請求項１６】
前記第２アーム部において、前記第３回路パターン上に前記第３制御電極及び前記第４制御電極が前記第１アーム部の反対側に配置されている、
請求項１５に記載の半導体装置。
【請求項１７】
前記第２アーム部において、前記第３回路パターンに対して、前記第２制御配線の接続方向に対して反対側に第５回路パターンが配置されており、
前記第２制御配線の接続方向に逆方向であって平行に、前記第３半導体チップの前記おもて面の第３主電極と前記第４半導体チップの前記おもて面の第４主電極と前記第５回路パターンとを電気的に接続する第２主電流配線と、
をさらに有する請求項１６に記載の半導体装置。
【請求項１８】
前記第１制御配線は、前記第１制御電極と前記第２制御電極と前記第２回路パターンとを連続的に接続し、
前記第２制御配線は、前記第３制御電極と前記第４制御電極と前記第４回路パターンとを連続的に接続する、
請求項１３乃至１７のいずれかに記載の半導体装置。
【請求項１９】
前記第１半導体チップ、前記第２半導体チップ、前記第３半導体チップ及び前記第４半導体チップは、ＲＣ−ＩＧＢＴであって、
前記第１主電流配線、前記第２主電流配線、前記第３主電流配線及び前記第４主電流配線は、前記第１主電極、前記第２主電極、前記第３主電極及び前記第４主電極に対して、それぞれ複数の箇所で接続している、
請求項１７または１８に記載の半導体装置。
【請求項２０】
前記第１アーム部と前記第２アーム部とが所定の方向に互い違いに複数配置されている、
請求項１３乃至１８のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の半導体素子を含んでいる。このような半導体装置は、上記の半導体素子を含む半導体ユニットが放熱板上に複数配置されることで、所望の機能を発揮することができる（例えば、特許文献１参照）。【０００３】
半導体ユニットの一例として、回路パターン上に、ＩＧＢＴとＦＷＤ（Free Wheeling Diode）が１チップ内に構成されたＲＣ（Reverse-Conducting）−ＩＧＢＴチップが配置されている。複数のこのような半導体ユニットが放熱板上に配置されて、それぞれ電気的に接続された半導体装置が電力変換装置として用いられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３６３３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置は、小型化、大電流化及び低損失化が求められている。小型化、大電流化のため、複数の半導体チップを回路パターン上に面積効率よく配置させる必要がある。一方で、損失を大きくしないために、ゲート応答速度を低下させない必要がある。しかしながら、面積効率よく、なお且つ、ゲート応答速度を低下させない点で、半導体装置内での回路パターン、半導体チップ及び配線の配置が、最適化されているとは言えなかった。【０００６】
本発明は、このような点に鑑みてなされたものであり、ゲート応答速度の低下を抑制しつつ、半導体チップの載置面積を増大に利用することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、おもて面の任意の第１側部に第１制御電極を備える第１半導体チップと、おもて面の任意の第２側部に第２制御電極を備える第２半導体チップと、前記第１側部及び前記第２側部が一列に配列され、前記第１制御電極及び前記第２制御電極が一列に配列するように、前記第１半導体チップ及び前記第２半導体チップが配置される第１回路パターンと、前記第１制御電極及び前記第２制御電極に対して一列に配列する第２回路パターンと、前記第１制御電極と前記第２制御電極と前記第２回路パターンとを電気的に接続する第１制御配線と、を備える第１アーム部、を有する半導体装置が提供される。
【発明の効果】
【０００８】
開示の技術によれば、ゲート応答速度の低下を抑制しつつ、半導体チップの載置面積を増大に利用して出力電流を増加することができる。【０００９】
本発明の上記及び他の目的、特徴及び利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態の半導体装置に含まれるアーム部を説明するための図である。
【図２】第２の実施の形態の半導体装置の平面図である。
【図３】第２の実施の形態の半導体ユニットの平面図である。
【図４】第２の実施の形態の半導体ユニットの断面図である。
【図５】第２の実施の形態の半導体ユニットで構成される回路構成図である。
【図６】第２の実施の形態の半導体ユニットが備える半導体チップの出力電極に対するボンディングワイヤの接続を説明するための図である。
【図７】第３の実施の形態の半導体ユニットの平面図である。
【発明を実施するための形態】
【００１１】
［第１の実施の形態］
以下、図面を参照して、第１の実施の形態の半導体装置に含まれるアーム部について、図１を用いて説明する。図１は、第１の実施の形態の半導体装置に含まれるアーム部を説明するための図である。なお、図１（Ａ），（Ｂ）は、第１の実施の形態の半導体装置に含まれるアーム部１を、図１（Ｃ），（Ｄ）は、半導体装置に含まれる参考例のアーム部１００，１１０をそれぞれ示している。
【００１２】
第１の実施の形態の半導体装置は、図１（Ａ）に示す、アーム部１を備えている。アーム部１は、半導体チップ２，３と回路パターン４，５と制御配線６ａとを有している。半導体チップ２，３は、おもて面の任意の側部に制御電極２ａ，３ａを備えている。半導体チップ２，３は、例えば、ＩＧＢＴ、パワーＭＯＳＦＥＴ等のスイッチング素子を含んでいる。このような半導体チップ２，３は、例えば、裏面に主電極として入力電極（ドレイン電極またはコレクタ電極）を、おもて面に、制御電極（ゲート電極）及び主電極として出力電極（ソース電極またはエミッタ電極）をそれぞれ備えている。また、半導体チップ２，３は、必要に応じて、ＳＢＤ（Schottky Barrier Diode）、ＦＷＤ等のダイオードを含んでいる。このような半導体チップ２，３は、裏面に主電極として出力電極（カソード電極）を、おもて面に主電極として入力電極（アノード電極）をそれぞれ備えている。また、半導体チップ２，３は、ＩＧＢＴとＦＷＤの機能を１チップで併せ持つＲＣ−ＩＧＢＴを含んでもよい。回路パターン４は、例えば、平面視で矩形を成しており、半導体チップ２，３の側部が一列に配列され、制御電極２ａ，３ａが一列に配列するように、半導体チップ２，３が配置されている。回路パターン５は、平面視で矩形を成しており、制御電極２ａ，３ａに対して一列に配列している。また、制御配線６ａは、制御電極２ａ，３ａと回路パターン５とを電気的に接続する。図１（Ａ）に示すアーム部１では、半導体チップ２，３の主電極に制御配線６ａの接続方向に対して垂直に主電流配線６ｂ，６ｃが接続されている。なお、垂直とは、制御配線６ａの接続方向に対して直交する方向に対して６０°以上、１２０°以下の方向であればよい。また、制御配線６ａ及び主電流配線６ｂ，６ｃは、ボンディングワイヤ、リードフレームまたはリボン状の導電部材等により構成される。
【００１３】
また、第１の実施の形態の半導体装置は、アーム部１に代えて、図１（Ｂ）に示す、アーム部１ａを備えてもよい。なお、アーム部１ａは、アーム部１が備える構成と同様の構成には同じ符号を付している。このようなアーム部１ａは、半導体チップ２，３の主電極に制御配線６ａの接続方向に対して平行であって逆方向に主電流配線６ｄが接続されている。なお、平行とは、制御配線６ａの接続方向に対して平行する方向に対して±３０°の方向であればよい。また、制御配線６ａ及び主電流配線６ｄは、ボンディングワイヤ、リードフレームまたはリボン状の導電部材等により構成される。
【００１４】
次に、このようなアーム部１に対する参考例について説明する。まず、図１（Ｃ）に示すアーム部１００は、半導体チップ１０２，１０３と回路パターン１０４，１０５と制御配線１０６ａ１，１０６ａ２とを有している。半導体チップ１０２，１０３は、例えば、ＲＣ−ＩＧＢＴチップであり平面視で縦長の形状を成している。このような半導体チップ１０２，１０３はおもて面の図中下側に制御電極１０２ａ，１０３ａをそれぞれ備えている。回路パターン１０４は、平面視で矩形を成しており、制御電極１０２ａ，１０３ａが一列に配列するように、半導体チップ１０２，１０３が並んで配置されている。回路パターン１０５は、制御電極１０２ａ，１０３ａ側に回路パターン１０４から離間して配列している。また、制御配線１０６ａ１，１０６ａ２は、制御電極１０２ａ，１０３ａと回路パターン１０５とを電気的に接続する。なお、アーム部１００では、半導体チップ１０２，１０３の主電極に図中上方に主電流配線１０６ｂ，１０６ｃがそれぞれ接続されている。このようなアーム部１００は、半導体チップ１０２，１０３の回路パターン１０４のチップ面積を最大限に利用することができ、出力電流を多く稼ぐことができる。しかし、半導体チップ１０２，１０３が縦長の形状であるために、半導体チップ１０２，１０３内部を通電する電流が形状に沿って流れるために電流経路が長くなり、ゲート応答速度が低下してしまう。したがって、アーム部１に対してゲート応答速度が低下してしまう。
【００１５】
また、図１（Ｄ）に示すアーム部１１０は、半導体チップ１１２，１１３と回路パターン１１４，１１５と制御配線１１６ａ１，１１６ａ２とを有している。半導体チップ１１２，１１３は、例えば、ＲＣ−ＩＧＢＴチップであり平面視で略正方形の形状を成している。このような半導体チップ１１２，１１３はおもて面の図中下側に制御電極１１２ａ，１１３ａをそれぞれ備えている。回路パターン１１４は、平面視で矩形を成しており、制御電極１１２ａ，１１３ａがそれぞれ図中下側になるように、半導体チップ１１２，１１３が上下に並んで配置されている。制御配線１１６ａ１，１１６ａ２は、このような半導体チップ１１２，１１３の配置に応じて、制御電極１１２ａ，１１３ａから図中左側に延出している。なお、アーム部１１０では、半導体チップ１１２，１１３の主電極に図中右側に主電流配線１１６ｂ，１１６ｃが接続されている。回路パターン１１５は、平面視で矩形を成しており、回路パターン１１４の図中左側に配置されて、制御配線１１６ａ１，１１６ａ２に接続される。このようなアーム部１１０では、半導体チップ１１２，１１３は、形状が略正方形であるために、内部を通電する電流が形状に沿って流れるために電流経路がアーム部１００よりも短縮されて、ゲート応答速度の低下が抑制される。しかし、半導体チップ１１２，１１３はその形状のため、回路パターン１１４の面積を多く占めてしまう。このため、チップ面積を最大限に利用することができない。したがって、チップ面積がアーム部１に対して低下してしまう。さらに、３つ以上の半導体チップが上下に並んで配置された場合、制御配線１１６ａ１，１１６ａ２に接続される回路パターン１１５は、ますます縦長に配置されて、大きな面積を占有してしまう。
【００１６】
このように上記の半導体装置は、アーム部１，１ａを備えている。アーム部１，１ａは、半導体チップ２，３と回路パターン４，５と制御配線６ａとを有している。半導体チップ２，３は、おもて面の任意の側部に制御電極２ａ，３ａを備えている。回路パターン４は、平面視で矩形を成して、半導体チップ２，３の側部が一列に配列され、制御電極２ａ，３ａが一列に配列するように半導体チップ２，３が配置される。回路パターン５は、制御電極２ａ，３ａに対して一列に配列している。また、制御配線６ａは、制御電極２ａ，３ａと回路パターン５とを電気的に接続する。これにより、アーム部１，１ａはゲート応答速度の低下を抑制して、不均一な電流の発生を抑制することができる。また、通電時の温度上昇を抑制して、発熱の集中を防止することができる。さらに、回路パターン４上における半導体チップ２，３の載置面積を最大限に利用することができるために、出力電流を増大することができる。したがって、このようなアーム部１，１ａを含む半導体装置の特性を向上させることができるようになる。
【００１７】
［第２の実施の形態］
第２の実施の形態では、第１の実施の形態について具体的に説明する。まず、半導体装置について図２を用いて説明する。図２は、第２の実施の形態の半導体装置の平面図である。半導体装置１０は、放熱基板１１と、ボンディングワイヤ１２ａ〜１２ｅにより電気的に接続された半導体ユニット２０ａ〜２０ｆとを有している。放熱基板１１は、熱伝導性に優れた、例えば、アルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金により構成されている。また、耐食性を向上させるために、例えば、ニッケル等の材料をめっき処理等により放熱基板１１の表面に形成してもよい。具体的には、ニッケルの他に、ニッケル−リン合金、ニッケル−ボロン合金等がある。このような放熱基板１１には、外部機器に対して取り付けの際に用いられる取り付け孔、半導体ユニット２０ａ〜２０ｆに対して電流を入出力するためのコンタクト領域等が適宜形成されている。半導体ユニット２０ａ〜２０ｆは、例えば、はんだまたは銀ろう等を介して放熱基板１１のおもて面の所定の方向に一列に配置されている。このような半導体ユニット２０ａ〜２０ｆは、所定の半導体素子を含む半導体チップが配置されて、必要とされる機能を有する。なお、図２に示す半導体ユニット２０ａ〜２０ｆの個数は一例であって、必要に応じた個数を設置することができる。また、以下では、半導体ユニット２０ａ〜２０ｆの総称を半導体ユニット２０とし、その詳細については後述する。なお、ボンディングワイヤ１２ａ〜１２ｅは、導電性に優れたアルミニウムや銅等の金属、または、少なくともこれらの一種を含む合金等により構成されている。
【００１８】
また、このような半導体装置１０の放熱基板１１の裏面に冷却器（図示を省略）を金属酸化物のフィラーが混入されたシリコーン等のサーマルグリースを介して取りつけて放熱性を向上させることも可能である。この場合の冷却器は、例えば、熱伝導性に優れたアルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金等により構成されている。また、冷却器として、フィン、または、複数のフィンから構成されるヒートシンク並びに水冷による冷却装置等を適用することができる。また、放熱基板１１は、このような冷却器と一体的に構成されてもよい。その場合は、熱伝導性に優れたアルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金により構成される。そして、耐食性を向上させるために、例えば、ニッケル等の材料をめっき処理等により冷却器と一体化された放熱基板１１の表面に形成してもよい。具体的には、ニッケルの他に、ニッケル−リン合金、ニッケル−ボロン合金等がある。また、このような半導体装置１０の半導体ユニット２０ａ〜２０ｆ及び放熱基板１１を樹脂ケース（図示を省略）に収納してもよい。この場合の樹脂ケースは、ゲート電圧を入力される制御端子及び入出力電圧が導通される外部端子を含んでモールド成形される。
【００１９】
次に、半導体ユニット２０について、図３〜図５を用いて説明する。図３は、第２の実施の形態の半導体ユニットの平面図であり、図４は、第２の実施の形態の半導体ユニットの断面図である。なお、図４は、図３の一点鎖線Ｘ−Ｘにおける断面を表している。但し、ボンディングワイヤの記載を省略している。また、図５は、第２の実施の形態の半導体ユニットで構成される回路構成図である。半導体ユニット２０は、第１アーム部（上アーム部）Ａと第２アーム部（下アーム部）Ｂを備え、上下アーム部が形成されている。図３及び図４に示されるように、セラミック回路基板２１とセラミック回路基板２１のおもて面に設けられた半導体チップ２５〜２８とを有している。また、半導体ユニット２０は、このようなセラミック回路基板２１がはんだまたは銀ろう等（図示を省略）を介して放熱基板１１上に配置される（図２を参照）。
【００２０】
半導体チップ２５〜２８は、シリコンまたは炭化シリコンから構成され、ＩＧＢＴとＦＷＤが１チップ内に構成されたＲＣ−ＩＧＢＴのスイッチング素子を含んでいる。ＲＣ−ＩＧＢＴチップは、ＩＧＢＴとＦＷＤとが逆並列で接続された回路が構成されている。このような半導体チップ２５〜２８は、例えば、裏面に主電極として入力電極（ドレイン電極またはコレクタ電極）を、おもて面に、制御電極（ゲート電極）及び主電極として出力電極（ソース電極またはエミッタ電極）をそれぞれ備えている。また、半導体チップ２５〜２８は、おもて面の側部の中央にゲート電極２５ａ〜２８ａと中央部に出力電極２５ｂ〜２８ｂとをそれぞれ備えている。セラミック回路基板２１は、絶縁板２２と絶縁板２２の裏面に形成された金属板２３とを有している。さらに、セラミック回路基板２１は、絶縁板２２のおもて面に形成された回路パターン２４ａ〜２４ｅをそれぞれ有している。絶縁板２２は、熱伝導性に優れた、酸化アルミニウム、窒化アルミニウム、窒化珪素等の高熱伝導性のセラミックスにより構成されている。金属板２３は、熱伝導性に優れたアルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金等の金属により構成されている。回路パターン２４ａ〜２４ｅは、導電性に優れた銅あるいは銅合金等の金属により構成されている。そして、回路パターン２４ａ〜２４ｅは、耐食性を向上させるために、例えば、ニッケル等の材料をめっき処理等により表面に形成してもよい。具体的には、ニッケルの他に、ニッケル−リン合金、ニッケル−ボロン合金等がある。また、回路パターン２４ａ〜２４ｅの厚さは、例えば、０．１ｍｍ以上、１ｍｍ以下である。このような構成を有するセラミック回路基板２１として、例えば、ＤＣＢ（Direct Copper Bonding）基板、ＡＭＢ（Active Metal Brazed）基板を用いることができる。セラミック回路基板２１は、半導体チップ２５〜２８で発生した熱を回路パターン２４ａ，２４ｃ、絶縁板２２及び金属板２３を介して、放熱基板１１側に伝導させることができる。なお、セラミック回路基板２１は一例であって、金属ベース基板や、ダイパッドが形成されたリードフレームであってもよい。
【００２１】
回路パターン２４ａは、第１アーム部Ａのコレクタパターンを構成する。回路パターン２４ａは、半導体チップ２５，２６の裏面に形成されたコレクタ電極がはんだを介して接合されている。回路パターン２４ａは、略矩形状を成しており、図３中下側にコンタクト領域２４ａ１を含む部分が突出している。このような回路パターン２４ａは、ゲート電極２５ａ，２６ａが一列に配列するように半導体チップ２５，２６がはんだ（図示を省略）を介して配置されている。なお、半導体チップ２５，２６は、半導体チップ２５，２６の配列方向と平行な一辺にゲート電極２５ａ，２６ａが向くように配置される。ゲート電極２５ａ，２６ａは、絶縁板２２の一辺（図３中左側）に向いている。なお、このような半導体チップ２５，２６は、３つ以上でも構わない。その場合も、半導体チップは、半導体チップの配列方向と平行な一辺にゲート電極を向けて、ゲート電極が一列に配列するように配置される。また、本実施の形態の平行とは、平行となる方向に対して±３０°以内の方向であればよい。
【００２２】
回路パターン２４ｂは、第１アーム部Ａの制御パターンを構成する。回路パターン２４ｂは、半導体チップ２５，２６のゲート電極２５ａ，２６ａと接続されたボンディングワイヤ２９ａが接続されている。回路パターン２４ｂは、半導体チップ２５，２６のゲート電極２５ａ，２６ａに対して一列に位置する接続領域２４ｂ１を有する。回路パターン２４ｂは、図３において、接続領域２４ｂ１を含む部分から、絶縁板２２の一辺（図３中下側）に沿って、半導体チップ２５，２６の配列方向と垂直に延びている。
【００２３】
回路パターン２４ｃは、第１アーム部Ａのエミッタパターン及び第２アーム部Ｂのコレクタパターンを構成する。回路パターン２４ｃは、半導体チップ２５，２６の出力電極（エミッタ電極）２５ｂ，２６ｂと接続されたボンディングワイヤ２９ｃ，２９ｄが接続されている。また、回路パターン２４ｃは、半導体チップ２７，２８の裏面に形成されたコレクタ電極がはんだを介して接合されている。回路パターン２４ｃは、略矩形状を成しており、図３中上側にコンタクト領域２４ｃ１を含む部分が突出している。回路パターン２４ｃは、回路パターン２４ａと並んで、ゲート電極２５ａ，２６ａの反対側（図３中右側）に配置される。半導体チップ２５，２６の配列と平行にボンディングワイヤ２９ｃ，２９ｄの接続領域２４ｃ２を有する。このような回路パターン２４ｃは、ゲート電極２７ａ，２８ａが一列に配列するように半導体チップ２７，２８がはんだ（図示を省略）を介して配置されている。なお、半導体チップ２７，２８は、半導体チップ２７，２８の配列方向と平行な一辺にゲート電極２７ａ，２８ａが向くように配置される。ゲート電極２７ａ，２８ａの配列は、第１アーム部Ａのゲート電極２５ａ，２６ａの配列と平行であってよい。ゲート電極２７ａ，２８ａは、第１アーム部Ａ側（絶縁板２２の一辺（図３中左側））に向いている。なお、このような半導体チップ２７，２８は、３つ以上でも構わない。その場合も、半導体チップは、半導体チップの配列方向と平行な一辺にゲート電極を向けて、ゲート電極が一列に配列するように配置される。
【００２４】
回路パターン２４ｄは、第２アーム部Ｂの制御パターンを構成する。回路パターン２４ｄは、半導体チップ２７，２８のゲート電極２７ａ，２８ａと接続されたボンディングワイヤ２９ｂが接続されている。回路パターン２４ｄは、半導体チップ２７，２８のゲート電極２７ａ，２８ａに対して一列に位置して、接続領域２４ｂ１と半導体チップ２５〜２７を隔てて反対側に位置する接続領域２４ｄ１を有する。回路パターン２４ｄは、図３において、接続領域２４ｄ１を含む部分から、絶縁板２２の一辺（図３中上側）に沿って、半導体チップ２７，２８の配列方向と垂直に延びている。なお、本実施の形態の垂直は、基準方向（ここでは配列方向）に直交する方向に対して６０°以上、１２０°以下の方向であればよい。回路パターン２４ｅは、第２アーム部Ｂのエミッタパターンを構成する。回路パターン２４ｅは、半導体チップ２７，２８の出力電極（エミッタ電極）２７ｂ，２８ｂと接続されたボンディングワイヤ２９ｅ，２９ｆが接続される接続領域２４ｅ２を有する。回路パターン２４ｅは、回路パターン２４ｃと並んで、ゲート電極２７ａ，２８ａの反対側（図３中右側）に配置される接続領域２４ｅ２を有する。そのため、回路パターン２４ｅは、回路パターン２４ｃを挟んで回路パターン２４ａの反対側に配置される部分を有する。回路パターン２４ｅは、回路パターン２４ｃの直交する２辺と絶縁板２２の２辺との間で、直交するようなＬ字状を成している。このような回路パターン２４ｅは、絶縁板２２の図３中右側の部分に接続領域２４ｅ２が設けられ、絶縁板２２の図３中下側の部分にコンタクト領域２４ｅ１が設けられている。
【００２５】
ボンディングワイヤ２９ａ〜２９ｆは、導電性に優れたアルミニウム、銅等の金属、または、少なくともこれらの一種を含む合金等により構成されている。また、これらの径は、１００μｍ以上、１ｍｍ以下であることが好ましい。ボンディングワイヤ２９ａは、一列に配列した半導体チップ２５のゲート電極２５ａと半導体チップ２６のゲート電極２６ａと回路パターン２４ｂの接続領域２４ｂ１とを連続的に接合することにより電気的に接続する。ボンディングワイヤ２９ｂは、一列に配列した半導体チップ２７のゲート電極２７ａと半導体チップ２８のゲート電極２８ａと回路パターン２４ｄの接続領域２４ｄ１とを連続的に接合することにより電気的に接続する。ボンディングワイヤ２９ｃは、ボンディングワイヤ２９ａの接続方向に対して垂直に、半導体チップ２５の出力電極２５ｂと回路パターン２４ｃとを電気的に接続する。この際、ボンディングワイヤ２９ｃは、半導体チップ２５の出力電極２５ｂ上の複数の箇所と、回路パターン２４ｃの接続領域２４ｃ２とを、連続的に接合することにより接続する。ボンディングワイヤ２９ｄは、ボンディングワイヤ２９ａの接続方向に対して垂直に、半導体チップ２６の出力電極２６ｂと回路パターン２４ｃとを電気的に接続する。この際、ボンディングワイヤ２９ｄは、半導体チップ２６の出力電極２６ｂ上の複数の箇所と、回路パターン２４ｃの接続領域２４ｃ２とを、連続的に接合することにより接続する。ボンディングワイヤ２９ｅは、ボンディングワイヤ２９ｂの接続方向に対して垂直に、半導体チップ２７の出力電極２７ｂと回路パターン２４ｅとを電気的に接続する。この際、ボンディングワイヤ２９ｅは、半導体チップ２７の出力電極２７ｂ上の複数の箇所と、回路パターン２４ｅの接続領域２４ｅ２とを、連続的に接合することにより接続する。ボンディングワイヤ２９ｆは、ボンディングワイヤ２９ｂの接続方向に対して垂直に、半導体チップ２８の出力電極２８ｂと回路パターン２４ｅとを電気的に接続する。この際、ボンディングワイヤ２９ｆは、半導体チップ２８の出力電極２８ｂ上の複数の箇所と、回路パターン２４ｅの接続領域２４ｅ２とを、連続的に接合することにより接続する。
【００２６】
このように半導体チップ２５〜２８と回路パターン２４ａ〜２４ｅとボンディングワイヤ２９ａ〜２９ｆとにより、図５に示されるインバータ回路が構成される。半導体ユニット２０は、半導体チップ２５，２６と回路パターン２４ａ，２４ｂとボンディングワイヤ２９ａとにより第１アーム部（上アーム部）Ａが構成される。また、半導体ユニット２０は、半導体チップ２７，２８と回路パターン２４ｃ，２４ｄとボンディングワイヤ２９ｂとにより第２アーム部（下アーム部）Ｂが構成される。そして、半導体ユニット２０は、リードフレーム等により形成された外部接続端子（図示を省略）により、半導体装置１０の外部の電気機器と接続される。外部接続端子は、Ｃ１端子（コンタクト領域２４ａ１に対応）とＥ２端子（コンタクト領域２４ｅ１に対応）とＥ１Ｃ２端子（コンタクト領域２４ｃ１に対応）とを備えている。そして、入力Ｐ端子であるＣ１端子に、外部電源の高電位端子を接続し、入力Ｎ端子であるＥ２端子に、外部電源の低電位端子を接続する。そして、半導体ユニット２０の出力Ｕ端子であるＥ１Ｃ２端子に負荷（図示を省略）を接続する。これにより、半導体ユニット２０は、インバータとして機能する。このような構成を有する半導体ユニット２０は、例えば、各コンタクト領域２４ａ１，２４ｃ１，２４ｅ１に外部接続端子（図示を省略）を接合して、セラミック回路基板２１上の半導体チップ２５〜２８及びボンディングワイヤ２９ａ〜２９ｆを封止部材で封止してもよい。この場合の封止部材は、例えば、マレイミド変性エポキシ樹脂、マレイミド変性フェノール樹脂、マレイミド樹脂等の熱硬化性樹脂を用いることができる。
【００２７】
次に、半導体チップ２５〜２８の出力電極２５ｂ〜２８ｂに対するボンディングワイヤ２９ｃ，２９ｄ，２９ｅ，２９ｆのステッチボンディングについて図６を用いて説明する。図６は、第２の実施の形態の半導体ユニットが備える半導体チップの出力電極に対するボンディングワイヤの接続を説明するための図である。なお、図６では、半導体チップ２５〜２８のうち半導体チップ２５を例に挙げて示しており、図６（Ａ），（Ｂ）は、異なるタイプのＲＣ−ＩＧＢＴチップである半導体チップ２５をそれぞれ表している。半導体チップ２５は、図６（Ａ）に示されるように、出力電極２５ｂにおいて、ＦＷＤ領域２５ｂ１とＩＧＢＴ領域２５ｂ２とが交互に構成されている。このような出力電極２５ｂ上にボンディングワイヤ２９ｃをステッチボンディングにより接続する際には、ＦＷＤ領域２５ｂ１とＩＧＢＴ領域２５ｂ２との境界のボンディング箇所２９ｃ１にボンディングする。また、半導体チップ２５は、図６（Ｂ）に示されるように、図６（Ａ）とは異なるタイプの出力電極２５ｂにおいても、同様に、ＦＷＤ領域２５ｂ１とＩＧＢＴ領域２５ｂ２との境界のボンディング箇所２９ｃ１にボンディングする。これにより半導体チップ２５の出力電極２５ｂから発生する熱のボンディングワイヤ２９ｃに対する偏りを抑制することができ、半導体チップ２５の熱に起因した故障等の発生を防止することができる。なお、他の半導体チップ２６〜２８についても同様である。
【００２８】
上記の半導体装置１０は、半導体ユニット２０が放熱基板１１上に一方向に複数配列している。さらに、半導体ユニット２０は、第１，第２アーム部（上下アーム部）Ａ，Ｂを備えている。第１アーム部（上アーム部）Ａは、半導体チップ２５，２６と回路パターン２４ａとボンディングワイヤ２９ａとを有している。半導体チップ２５，２６は、ＲＣ−ＩＧＢＴチップであって、略正方形状を成しており、おもて面の任意の側部にゲート電極２５ａ，２６ａを備えている。回路パターン２４ａは、略正方形状の半導体チップ２５，２６の側部が一列に配列され、ゲート電極２５ａ，２６ａが一列に配列するように平面視で矩形を成しており、半導体チップ２５，２６が配置される。回路パターン２４ｂの接続領域２４ｂ１は、ゲート電極２５ａ，２６ａに対して一列に配列している。また、ボンディングワイヤ２９ａは、ゲート電極２５ａ，２６ａと回路パターン２４ｂの接続領域２４ｂ１とをステッチボンディングにより電気的に接続する。第２アーム部（下アーム部）Ｂも同様に、略正方形状の半導体チップ２７，２８と回路パターン２４ｃとボンディングワイヤ２９ｂとを有している。半導体チップ２７，２８は、ＲＣ−ＩＧＢＴチップであって、略正方形状を成しており、おもて面の任意の側部にゲート電極２７ａ，２８ａを備えている。回路パターン２４ｃは、半導体チップ２７，２８の側部が一列に配列され、ゲート電極２７ａ，２８ａが一列に配列するように平面視で矩形を成しており、半導体チップ２７，２８が配置される。回路パターン２４ｄの接続領域２４ｄ１は、ゲート電極２７ａ，２８ａに対して一列に配列している。また、ボンディングワイヤ２９ｂは、ゲート電極２７ａ，２８ａと回路パターン２４ｄの接続領域２４ｄ１とをステッチボンディングにより電気的に接続する。
【００２９】
これにより、第１アーム部（上アーム部）Ａ及び第２アーム部（下アーム部）Ｂはゲート応答速度の低下を抑制することができるために、不均一な電流の発生を抑制することができる。これにより、通電時の温度上昇を抑制して、発熱の集中を防止することができる。さらに、回路パターン２４ａ，２４ｃ上における半導体チップ２５〜２８の載置面積を最大限に利用することができるために、出力電流を増大することができる。また、半導体ユニット２０は、半導体チップ２５，２６のゲート電極２５ａ，２６ａに配線されたボンディングワイヤ２９ａと半導体チップ２７，２８のゲート電極２７ａ，２８ａに配線されたボンディングワイヤ２９ｂとはそれぞれ逆向きに配線されている。したがって、半導体ユニット２０は、回路パターン２４ａ及び半導体チップ２５，２６と回路パターン２４ｃ及び半導体チップ２７，２８とボンディングワイヤ２９ａ，２９ｂとは略点対称となるように配置されている。このため、半導体ユニット２０における通電時の発熱の偏りが抑制される。このため、半導体ユニット２０に生じた熱の偏りに起因した故障等の発生を防止することができる。
【００３０】
さらに、半導体ユニット２０では、半導体チップ２５〜２８の出力電極２５ｂ〜２８ｂに対してボンディングワイヤ２９ｃ〜２９ｆをＦＷＤ領域とＩＧＢＴ領域との境界を跨ぐようにステッチボンディングによる接続を行っている。このため、半導体チップ２５〜２８の出力電極２５ｂ〜２８ｂから発生する熱のボンディングワイヤ２９ｃ〜２９ｆに対する偏りを抑制することができ、半導体チップ２５〜２８の熱に起因した故障等の発生を防止することができる。
【００３１】
なお、半導体ユニット２０の半導体チップ２５〜２８の個数は一例であって、各アームに２つずつの半導体チップが配置され、２つのアームで構成されている場合に限らない。例えば、各アームに３つ以上の半導体チップが配置されていてもよい。その場合も、半導体チップは、半導体チップの配列方向と平行な一辺にゲート電極を向けて、ゲート電極が一列に配列するように配置される。また、例えば、各アームに半導体チップとして、ＩＧＢＴチップとＦＷＤチップとが同時に配置されていてもよい。その場合も、複数のＩＧＢＴチップは、半導体チップの配列方向と平行な一辺にゲート電極を向けて、ゲート電極が一列に配列するように配置される。複数のＦＷＤチップは、ＩＧＢＴチップの列と平行に別の列として配置されてもよく、また、ＩＧＢＴチップと同じ列に配置されてもよい。また、例えば、半導体ユニット２０が、３つ以上のアームで構成されてもよい。その場合、半導体チップの配列方向と垂直な方向に、３つ以上のアームが並んで配置される。
【００３２】
［第３の実施の形態］
第３の実施の形態では、第２の実施の形態の半導体ユニット２０と異なる半導体ユニットの場合について、図７を用いて説明する。すなわち、第３の実施の形態の半導体ユニットでは、半導体チップのゲート電極に接続されるボンディングワイヤの接続方向に対して、半導体チップの出力電極に接続されるボンディングワイヤは逆方向に平行である。図７は、第３の実施の形態の半導体ユニットの平面図である。なお、第３の実施の形態の半導体ユニット３０は、第２の実施の形態の半導体ユニット２０と同様の構成には同じ符号を付して、それらの説明は省略する。また、半導体ユニット３０は、半導体ユニット２０と回路パターンの形状は異なるものの同様のセラミック回路基板（図４）を備え、同様の回路構成（図５）を実現する。
【００３３】
半導体ユニット３０も、第１アーム部（上アーム部）Ａと第２アーム部（下アーム部）Ｂを備え、上下アーム部が形成されている。回路パターン２４ａは、第１アーム部Ａのコレクタパターンを構成する。回路パターン２４ａは、半導体チップ２５，２６の裏面に形成されたコレクタ電極がはんだを介して接合されている。回路パターン２４ａは、略矩形状を成しており、図７中下側にコンタクト領域２４ａ１を含む部分が突出している。このような回路パターン２４ａは、ゲート電極２５ａ，２６ａが一列に配列するように半導体チップ２５，２６がはんだ（図示を省略）を介して配置されている。なお、半導体チップ２５，２６は、半導体チップ２５，２６の配列方向と平行な一辺にゲート電極２５ａ，２６ａが向くように配置される。ゲート電極２５ａ，２６ａは、絶縁板２２の一辺（図７中左側）に向いている。なお、このような半導体チップ２５，２６は、３つ以上でも構わない。その場合も、半導体チップは、半導体チップの配列方向と平行な一辺にゲート電極を向けて、ゲート電極が一列に配列するように配置される。また、本実施の形態の平行とは、平行となる方向に対して±３０°以内の方向であればよい。
【００３４】
回路パターン２４ｂは、第１アーム部Ａの制御パターンを構成する。回路パターン２４ｂは、半導体チップ２５，２６のゲート電極２５ａ，２６ａと接続されたボンディングワイヤ２９ａが接続されている。回路パターン２４ｂは、半導体チップ２５，２６のゲート電極２５ａ，２６ａに対して一列に位置する接続領域２４ｂ１を有する。回路パターン２４ｂは、図７において、接続領域２４ｂ１を含む部分から、絶縁板２２の一辺（図７中下側）に沿って、半導体チップ２５，２６の配列方向と垂直に延びている。
【００３５】
回路パターン２４ｃは、第１アーム部Ａのエミッタパターン及び第２アーム部Ｂのコレクタパターンを構成する。回路パターン２４ｃは、半導体チップ２５，２６の出力電極（エミッタ電極）２５ｂ，２６ｂと接続されたボンディングワイヤ２９ｇが接続されている。また、回路パターン２４ｃは、半導体チップ２７，２８の裏面に形成されたコレクタ電極がはんだを介して接合されている。回路パターン２４ｃは、図７のように、半導体ユニット３０の右側の一辺及び上側の一辺に沿った略Ｌ字型状を成している。回路パターン２４ｃの右側の領域は、ゲート電極２５ａ，２６ａの反対側に配置されている。そして、その領域には半導体チップ２７，２８が配置されている。回路パターン２４ｃの上側の領域は、右側の領域の上から、半導体ユニット３０の上側の一辺に沿って、左方向に延びた延長領域２４ｃ３である。すなわち、延長領域２４ｃ３は、回路パターン２４ａに対してボンディングワイヤ２９ａの接続方向に対して反対側に配置され、当該接続方向に対して直交する方向に延伸している。回路パターン２４ｃの延長領域２４ｃ３には、外部接続端子（図示を省略）が接続されるコンタクト領域２４ｃ１及び、ボンディングワイヤ２９ｇの接続領域２４ｃ２を含む。回路パターン２４ｃの延長領域２４ｃ３は、半導体チップ２５，２６の配列と平行な延長線上に位置し、半導体チップ２５，２６の出力電極（エミッタ電極）２５ｂ，２６ｂに接続されたボンディングワイヤ２９ｇと接続される接続領域２４ｃ２を有する。このような回路パターン２４ｃは、ゲート電極２７ａ，２８ａが一列に配列するように半導体チップ２７，２８がはんだ（図示を省略）を介して配置されている。なお、半導体チップ２７，２８は、半導体チップ２７，２８の配列方向と平行な一辺にゲート電極２７ａ，２８ａが向くように配置される。ゲート電極２７ａ，２８ａの配列は、第１アーム部Ａのゲート電極２５ａ，２６ａの配列と平行であってよい。ゲート電極２７ａ，２８ａは、ゲート電極２５ａ，２６ａの反対側であって、第１アーム部Ａ側（絶縁板２２の一辺（図７中右側））に向いている。なお、このような半導体チップ２７，２８は、３つ以上でも構わない。その場合も、半導体チップは、半導体チップの配列方向と平行な一辺にゲート電極を向けて、ゲート電極が一列に配列するように配置される。
【００３６】
回路パターン２４ｄは、第２アーム部Ｂの制御パターンを構成する。回路パターン２４ｄは、半導体チップ２７，２８のゲート電極２７ａ，２８ａと接続されたボンディングワイヤ２９ｂが接続されている。回路パターン２４ｄは、半導体チップ２７，２８のゲート電極２７ａ，２８ａに対して一列に位置して、接続領域２４ｂ１と点対称に位置する接続領域２４ｄ１を有する。回路パターン２４ｄは、図７において、接続領域２４ｄ１を含む部分から、絶縁板２２の一辺（図７中上側）に沿って、半導体チップ２７，２８の配列方向と垂直に延びている。なお、本実施の形態の垂直は、基準方向（ここでは配列方向）に直交する方向に対して６０°以上、１２０°以下の方向であればよい。回路パターン２４ｅは、第２アーム部Ｂのエミッタパターンを構成する。回路パターン２４ｅは、半導体チップ２７，２８の出力電極（エミッタ電極）２７ｂ，２８ｂと接続されたボンディングワイヤ２９ｈが接続される接続領域２４ｅ２を有する。回路パターン２４ｅは、回路パターン２４ｃ及び回路パターン２４ａの突出した部分と並んで、回路パターン２４ｄの反対側（図７中下側）に配置される接続領域２４ｅ２を有する。このような回路パターン２４ｅは、さらに、絶縁板２２の図７中右下側の部分にコンタクト領域２４ｅ１が設けられている。
【００３７】
ボンディングワイヤ２９ｇ，２９ｈは、第２の実施の形態のボンディングワイヤ２９ａ〜２９ｆと同様に構成されている。ボンディングワイヤ２９ａは、一列に配列した半導体チップ２５のゲート電極２５ａと半導体チップ２６のゲート電極２６ａと回路パターン２４ｂの接続領域２４ｂ１とを連続的に接合することにより電気的に接続する。ボンディングワイヤ２９ｂは、一列に配列した半導体チップ２７のゲート電極２７ａと半導体チップ２８のゲート電極２８ａと回路パターン２４ｄの接続領域２４ｄ１とを連続的に接合することにより電気的に接続する。
【００３８】
ボンディングワイヤ２９ｇは、ボンディングワイヤ２９ａの接続方向に対して逆方向であって平行に、半導体チップ２５の出力電極２５ｂと半導体チップ２６の出力電極２６ｂと回路パターン２４ｃとを電気的に接続する。この際、ボンディングワイヤ２９ｇは、半導体チップ２５の出力電極２５ｂ上の複数の箇所と、半導体チップ２６の出力電極２６ｂ上の複数の箇所と、回路パターン２４ｃの接続領域２４ｃ２とを、連続的に接合することにより接続する。ボンディングワイヤ２９ｈは、ボンディングワイヤ２９ｂの接続方向に対して逆方向であって平行に、半導体チップ２７の出力電極２７ｂと半導体チップ２８の出力電極２８ｂと回路パターン２４ｅとを電気的に接続する。この際、ボンディングワイヤ２９ｈは、半導体チップ２７の出力電極２７ｂ上の複数の箇所と、半導体チップ２８の出力電極２８ｂ上の複数の箇所と、回路パターン２４ｅの接続領域２４ｅ２とを、連続的に接合することにより接続する。なお、このようなボンディングワイヤ２９ｇ，２９ｈでも、図６で説明したステッチボンディングが行われる。
【００３９】
このように半導体チップ２５〜２８と回路パターン２４ａ〜２４ｅとボンディングワイヤ２９ａ，２９ｂ，２９ｇ，２９ｈとにより、第２の実施の形態と同様に、図５に示されるインバータ回路が構成される。半導体ユニット３０は、半導体チップ２５，２６と回路パターン２４ａ，２４ｂとボンディングワイヤ２９ａとにより第１アーム部（上アーム部）Ａが構成される。また、半導体ユニット３０は、半導体チップ２７，２８と回路パターン２４ｃ，２４ｄとボンディングワイヤ２９ｂとにより第２アーム部（下アーム部）Ｂが構成される。そして、半導体ユニット３０は、リードフレーム等により形成された外部接続端子（図示を省略）により、半導体装置１０の外部の電気機器と接続される。外部接続端子は、Ｃ１端子（コンタクト領域２４ａ１に対応）とＥ２端子（コンタクト領域２４ｅ１に対応）とＥ１Ｃ２端子（コンタクト領域２４ｃ１に対応）とを備えている。そして、入力Ｐ端子であるＣ１端子に、外部電源の高電位端子を接続し、入力Ｎ端子であるＥ２端子に、外部電源の低電位端子を接続する。そして、半導体ユニット３０の出力Ｕ端子であるＥ１Ｃ２端子に負荷（図示を省略）を接続する。これにより、半導体ユニット３０は、インバータとして機能する。このような構成を有する半導体ユニット３０は、例えば、各コンタクト領域２４ａ１，２４ｃ１，２４ｅ１に外部接続端子（図示を省略）を接合して、セラミック回路基板２１上の半導体チップ２５〜２８及びボンディングワイヤ２９ａ，２９ｂ，２９ｇ，２９ｈを封止部材で封止してもよい。
【００４０】
このような半導体ユニット３０を含む半導体装置１０でも、第２の実施の形態と同様に第１アーム部（上アーム部）Ａ及び第２アーム部（下アーム部）Ｂはゲート応答速度の低下を抑制することができるために、不均一な電流の発生を抑制することができる。これにより、通電時の温度上昇を抑制して、発熱の集中を防止することができる。さらに、回路パターン２４ａ，２４ｃ上における半導体チップ２５〜２８の載置面積を最大限に利用することができるために、出力電流を増大することができる。また、半導体ユニット３０は、半導体チップ２５，２６のゲート電極２５ａ，２６ａに配線されたボンディングワイヤ２９ａと半導体チップ２７，２８のゲート電極２７ａ，２８ａに配線されたボンディングワイヤ２９ｂとはそれぞれ逆向きに配線されている。したがって、半導体ユニット３０は、回路パターン２４ａ及び半導体チップ２５，２６と回路パターン２４ｃ及び半導体チップ２７，２８とボンディングワイヤ２９ａ，２９ｂとは略点対称となるように配置されている。このため、半導体ユニット３０における通電時の発熱の偏りが抑制される。このため、半導体ユニット３０に生じた熱の偏りに起因した故障等の発生を防止することができる。
【００４１】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成及び応用例に限定されるものではなく、対応するすべての変形例及び均等物は、添付の請求項及びその均等物による本発明の範囲とみなされる。
【符号の説明】
【００４２】
１，１ａ  アーム部
２，３，２５〜２８  半導体チップ
２ａ，３ａ  制御電極
４，５，２４ａ〜２４ｅ  回路パターン
６ａ  制御配線
６ｂ，６ｃ，６ｄ  主電流配線
１０  半導体装置
１１  放熱基板
１２ａ〜１２ｅ，２９ａ〜２９ｈ  ボンディングワイヤ
２０，２０ａ〜２０ｆ，３０  半導体ユニット
２１  セラミック回路基板
２２  絶縁板
２３  金属板
２４ａ１，２４ｃ１，２４ｅ１  コンタクト領域
２４ｂ１，２４ｃ２，２４ｄ１，２４ｅ２  接続領域
２４ｃ３  延長領域
２５ａ〜２８ａ  ゲート電極
２５ｂ〜２８ｂ  出力電極
２５ｂ１  ＦＷＤ領域
２５ｂ２  ＩＧＢＴ領域
２９ｃ１  ボンディング箇所
Ａ  第１アーム部
Ｂ  第２アーム部
【図１】
2020059285.tif 000003
【図２】
2020059285.tif 000004
【図３】
2020059285.tif 000005
【図４】
2020059285.tif 000006
【図５】
2020059285.tif 000007
【図６】
2020059285.tif 000008
【図７】
2020059285.tif 000009
【手続補正書】
【提出日】令和2年1月17日(2020.1.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
おもて面の任意の第１側部に第１制御電極を備える第１半導体チップと、
おもて面の任意の第２側部に第２制御電極を備える第２半導体チップと、
前記第１側部及び前記第２側部が一列に配列され、前記第１制御電極及び前記第２制御電極が一列に配列するように、前記第１半導体チップ及び前記第２半導体チップが配置される第１回路パターンと、
前記第１制御電極及び前記第２制御電極に対して一列に配列する第２回路パターンと、
前記第１制御電極と前記第２制御電極と前記第２回路パターンとを電気的に接続する第１制御配線と、
を備える第１アーム部、
を有する半導体装置。
【請求項２】
前記第１制御配線の接続方向に垂直に、前記第１半導体チップの前記おもて面の第１主電極に接続する第１主電流配線と、
前記第１制御配線の接続方向に垂直に、前記第２半導体チップの前記おもて面の第２主電極に接続する第２主電流配線と、
を有する請求項１に記載の半導体装置。
【請求項３】
前記第１半導体チップ及び前記第２半導体チップは、ＲＣ−ＩＧＢＴであって、
前記第１主電流配線及び前記第２主電流配線は、前記第１主電極及び前記第２主電極に対して、それぞれ複数の箇所で接続し、
前記複数の箇所は、前記第１主電極及び前記第２主電極を構成するＦＷＤ領域とＩＧＢＴ領域との境界を接合している、
請求項２に記載の半導体装置。
【請求項４】
おもて面の任意の第３側部に第３制御電極を備える第３半導体チップと、
おもて面の任意の第４側部に第４制御電極を備える第４半導体チップと、
前記第３側部及び前記第４側部が一列に配置され、前記第１側部及び前記第２側部に並列して、前記第３制御電極及び前記第４制御電極が一列に配列するように、前記第３半導体チップ及び前記第４半導体チップが配置される第３回路パターンと、
前記第３制御電極及び前記第４制御電極に対して一列に配列する第４回路パターンと、
前記第３制御電極と前記第４制御電極と前記第４回路パターンとを電気的に接続する第２制御配線と、
を備え、
前記第４回路パターンは、前記第２回路パターンに対して反対側に配置され、
前記第３回路パターンは、前記第１主電流配線及び前記第２主電流配線と電気的に接続される、
第２アーム部、
をさらに有する、
請求項２または３に記載の半導体装置。
【請求項５】
前記第１回路パターンは、前記第１半導体チップ及び前記第２半導体チップの配列方向の延長線上で前記第２回路パターン側に、第１コンタクト領域を含む第１突出部を有し、
前記第３回路パターンは、前記第３半導体チップ及び前記第４半導体チップの配列方向の延長線上で前記第４回路パターン側に、第２コンタクト領域を含む第２突出部を有する、
請求項４に記載の半導体装置。
【請求項６】
前記第２回路パターンは、前記第１制御配線が接続された領域を含む部分から、前記第１半導体チップ及び前記第２半導体チップの配列方向に対して垂直に伸びており、
前記第４回路パターンは、前記第２制御配線が接続された領域を含む部分から、前記第３半導体チップ及び前記第４半導体チップの配列方向に対して垂直に伸びている、
請求項４または５に記載の半導体装置。
【請求項７】
前記第２アーム部において、前記第３回路パターン上に前記第３制御電極及び前記第４制御電極が前記第１アーム部側に配置されている、
請求項４乃至６のいずれかに記載の半導体装置。
【請求項８】
前記第２アーム部において、前記第１アーム部の反対側に第５回路パターンが配置されており、
前記第２制御配線の接続方向に垂直に、前記第３半導体チップの前記おもて面の第３主電極と前記第５回路パターンとを電気的に接続する第３主電流配線と、
前記第２制御配線の接続方向に垂直に、前記第４半導体チップの前記おもて面の第４主電極と前記第５回路パターンとを電気的に接続する第４主電流配線と、
をさらに有する請求項７に記載の半導体装置。
【請求項９】
前記第１制御配線は、前記第１制御電極と前記第２制御電極と前記第２回路パターンとを連続的に接続し、
前記第２制御配線は、前記第３制御電極と前記第４制御電極と前記第４回路パターンとを連続的に接続する、
請求項４乃至８のいずれかに記載の半導体装置。
【請求項１０】
前記第１半導体チップ、前記第２半導体チップ、前記第３半導体チップ及び前記第４半導体チップは、ＲＣ−ＩＧＢＴであって、
前記第１主電流配線、前記第２主電流配線、前記第３主電流配線及び前記第４主電流配線は、前記第１主電極、前記第２主電極、前記第３主電極及び前記第４主電極に対して、それぞれ複数の箇所で接続し、
前記複数の箇所は、前記第１主電極、前記第２主電極、前記第３主電極及び前記第４主電極を構成するＦＷＤ領域とＩＧＢＴ領域との境界を接合している、
請求項８または９に記載の半導体装置。
【請求項１１】
前記第５回路パターンは、前記第３半導体チップ及び前記第４半導体チップを挟んで前記第２突出部の反対側に第３コンタクト領域を含む第３突出部を有し、前記第３回路パターンの直交する２辺に沿ってＬ字状を成している、
請求項８乃至１０のいずれかに記載の半導体装置。
【請求項１２】
前記第１アーム部と前記第２アーム部とが所定の方向に互い違いに複数配置されている、
請求項４乃至１１のいずれかに記載の半導体装置。
【請求項１３】
前記第１制御配線の接続方向に逆方向であって平行に、前記第１半導体チップの前記おもて面の第１主電極と前記第２半導体チップの前記おもて面の第２主電極とを接続する第１主電流配線と、
を有する請求項１に記載の半導体装置。
【請求項１４】
おもて面の任意の第３側部に第３制御電極を備える第３半導体チップと、
おもて面の任意の第４側部に第４制御電極を備える第４半導体チップと、
前記第３側部及び前記第４側部が一列に配置され、前記第１側部及び前記第２側部に並列して、前記第３制御電極及び前記第４制御電極が一列に配列するように、前記第３半導体チップ及び前記第４半導体チップが配置される第３回路パターンと、
前記第３制御電極及び前記第４制御電極に対して一列に配列する第４回路パターンと、
前記第３制御電極と前記第４制御電極と前記第４回路パターンとを電気的に接続する第２制御配線と、
を備え、
前記第４回路パターンは、前記第２回路パターンに対して反対側に配置されている、
第２アーム部、
をさらに有する請求項１３に記載の半導体装置。
【請求項１５】
前記第３回路パターンは、前記第１回路パターンに対して前記第１制御配線の前記接続方向の反対側に配置され、前記第１制御配線の前記接続方向に対して直交する方向に延伸する延長領域を備え、
前記第１主電流配線は、前記延長領域に電気的に接続する、
請求項１４に記載の半導体装置。
【請求項１６】
前記第２アーム部において、前記第３回路パターン上に前記第３制御電極及び前記第４制御電極が前記第１アーム部の反対側に配置されている、
請求項１５に記載の半導体装置。
【請求項１７】
前記第２アーム部において、前記第３回路パターンに対して、前記第２制御配線の接続方向に対して反対側に第５回路パターンが配置されており、
前記第２制御配線の接続方向に逆方向であって平行に、前記第３半導体チップの前記おもて面の第３主電極と前記第４半導体チップの前記おもて面の第４主電極と前記第５回路パターンとを電気的に接続する第２主電流配線と、
をさらに有する請求項１６に記載の半導体装置。
【請求項１８】
前記第１半導体チップ及び前記第２半導体チップは、ＲＣ−ＩＧＢＴであって、
前記第１主電流配線は、前記第１主電極及び前記第２主電極に対して、それぞれ複数の箇所で接続している、
請求項１３乃至１７のいずれかに記載の半導体装置。
【請求項１９】
前記第１制御配線は、前記第１制御電極と前記第２制御電極と前記第２回路パターンとを連続的に接続し、
前記第２制御配線は、前記第３制御電極と前記第４制御電極と前記第４回路パターンとを連続的に接続する、
請求項１３乃至１７のいずれかに記載の半導体装置。
【請求項２０】
前記第１アーム部と前記第２アーム部とが所定の方向に互い違いに複数配置されている、
請求項１３乃至１９のいずれかに記載の半導体装置。
【手続補正書】
【提出日】令和2年9月28日(2020.9.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
本発明は、このような点に鑑みてなされたものであり、ゲート応答速度の低下を抑制しつつ、半導体チップの載置面積を最大に利用することができる半導体装置を提供することを目的とする。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
開示の技術によれば、ゲート応答速度の低下を抑制しつつ、半導体チップの載置面積を最大に利用して出力電流を増加することができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
［第１の実施の形態］
以下、図面を参照して、第１の実施の形態の半導体装置に含まれるアーム部について、図１を用いて説明する。図１は、第１の実施の形態の半導体装置に含まれるアーム部を説明するための図である。なお、図１（Ａ），（Ｂ）は、第１の実施の形態の半導体装置に含まれるアーム部１，１ａを、図１（Ｃ），（Ｄ）は、半導体装置に含まれる参考例のアーム部１００，１１０をそれぞれ示している。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
第１の実施の形態の半導体装置は、図１（Ａ）に示す、アーム部１を備えている。アーム部１は、半導体チップ２，３と回路パターン４，５と制御配線６ａとを有している。半導体チップ２，３は、おもて面の任意の側部に制御電極２ａ，３ａを備えている。半導体チップ２，３は、例えば、ＩＧＢＴ、パワーＭＯＳＦＥＴ等のスイッチング素子を含んでいる。このような半導体チップ２，３は、例えば、裏面に主電極として入力電極（ドレイン電極またはコレクタ電極）を、おもて面に、制御電極（ゲート電極）及び主電極として出力電極（ソース電極またはエミッタ電極）をそれぞれ備えている。また、半導体チップ２，３は、必要に応じて、ＳＢＤ（Schottky Barrier Diode）、ＦＷＤ等のダイオードを含んでいる。このような半導体チップ２，３は、裏面に主電極として出力電極（カソード電極）を、おもて面に主電極として入力電極（アノード電極）をそれぞれ備えている。また、半導体チップ２，３は、ＩＧＢＴとＦＷＤの機能を１チップで併せ持つＲＣ−ＩＧＢＴを含んでもよい。回路パターン４は、例えば、平面視で矩形を成しており、半導体チップ２，３の側部が一列に配列され、制御電極２ａ，３ａが一列に配列するように、半導体チップ２，３が配置されている。回路パターン５は、平面視で矩形を成しており、制御電極２ａ，３ａに対して一列に配列している。また、制御配線６ａは、制御電極２ａ，３ａと回路パターン５とを電気的に接続する。図１（Ａ）に示すアーム部１では、半導体チップ２，３の主電極に制御配線６ａの接続方向に対して垂直に主電流配線６ｂ，６ｃが接続されている。なお、垂直とは、制御配線６ａの接続方向に対して直交する方向に対して±３０°の方向であればよい。また、制御配線６ａ及び主電流配線６ｂ，６ｃは、ボンディングワイヤ、リードフレームまたはリボン状の導電部材等により構成される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
次に、このようなアーム部１に対する参考例について説明する。まず、図１（Ｃ）に示すアーム部１００は、半導体チップ１０２，１０３と回路パターン１０４，１０５と制御配線１０６ａ１，１０６ａ２とを有している。半導体チップ１０２，１０３は、例えば、ＲＣ−ＩＧＢＴチップであり平面視で縦長の形状を成している。このような半導体チップ１０２，１０３はおもて面の図中下側に制御電極１０２ａ，１０３ａをそれぞれ備えている。回路パターン１０４は、平面視で矩形を成しており、制御電極１０２ａ，１０３ａが一列に配列するように、半導体チップ１０２，１０３が並んで配置されている。回路パターン１０５は、制御電極１０２ａ，１０３ａ側に回路パターン１０４から離間して配列している。また、制御配線１０６ａ１，１０６ａ２は、制御電極１０２ａ，１０３ａと回路パターン１０５とを電気的に接続する。なお、アーム部１００では、半導体チップ１０２，１０３の主電極に図中上方に主電流配線１０６ｂ，１０６ｃがそれぞれ接続されている。このようなアーム部１００は、半導体チップ１０２，１０３の回路パターン１０４の載置面積を最大限に利用することができ、出力電流を多く稼ぐことができる。しかし、半導体チップ１０２，１０３が縦長の形状であるために、半導体チップ１０２，１０３内部を通電する電流が形状に沿って流れるために電流経路が長くなり、ゲート応答速度が低下してしまう。したがって、アーム部１に対してゲート応答速度が低下してしまう。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
また、図１（Ｄ）に示すアーム部１１０は、半導体チップ１１２，１１３と回路パターン１１４，１１５と制御配線１１６ａ１，１１６ａ２とを有している。半導体チップ１１２，１１３は、例えば、ＲＣ−ＩＧＢＴチップであり平面視で略正方形の形状を成している。このような半導体チップ１１２，１１３はおもて面の図中下側に制御電極１１２ａ，１１３ａをそれぞれ備えている。回路パターン１１４は、平面視で矩形を成しており、制御電極１１２ａ，１１３ａがそれぞれ図中下側になるように、半導体チップ１１２，１１３が上下に並んで配置されている。制御配線１１６ａ１，１１６ａ２は、このような半導体チップ１１２，１１３の配置に応じて、制御電極１１２ａ，１１３ａから図中左側に延出している。なお、アーム部１１０では、半導体チップ１１２，１１３の主電極に図中右側に主電流配線１１６ｂ，１１６ｃが接続されている。回路パターン１１５は、平面視で矩形を成しており、回路パターン１１４の図中左側に配置されて、制御配線１１６ａ１，１１６ａ２に接続される。このようなアーム部１１０では、半導体チップ１１２，１１３は、形状が略正方形であるために、内部を通電する電流が形状に沿って流れるために電流経路がアーム部１００よりも短縮されて、ゲート応答速度の低下が抑制される。しかし、半導体チップ１１２，１１３はその形状のため、回路パターン１１４の面積を多く占めてしまう。このため、載置面積を最大限に利用することができない。したがって、載置面積がアーム部１に対して減少してしまう。さらに、３つ以上の半導体チップが上下に並んで配置された場合、制御配線１１６ａ１，１１６ａ２に接続される回路パターン１１５は、ますます縦長に配置されて、大きな面積を占有してしまう。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
回路パターン２４ｄは、第２アーム部Ｂの制御パターンを構成する。回路パターン２４ｄは、半導体チップ２７，２８のゲート電極２７ａ，２８ａと接続されたボンディングワイヤ２９ｂが接続されている。回路パターン２４ｄは、半導体チップ２７，２８のゲート電極２７ａ，２８ａに対して一列に位置して、接続領域２４ｂ１と半導体チップ２５〜２７を隔てて反対側に位置する接続領域２４ｄ１を有する。回路パターン２４ｄは、図３において、接続領域２４ｄ１を含む部分から、絶縁板２２の一辺（図３中上側）に沿って、半導体チップ２７，２８の配列方向と垂直に延びている。なお、本実施の形態の垂直は、基準方向（ここでは配列方向）に直交する方向に対して±３０°の方向であればよい。回路パターン２４ｅは、第２アーム部Ｂのエミッタパターンを構成する。回路パターン２４ｅは、半導体チップ２７，２８の出力電極（エミッタ電極）２７ｂ，２８ｂと接続されたボンディングワイヤ２９ｅ，２９ｆが接続される接続領域２４ｅ２を有する。回路パターン２４ｅは、回路パターン２４ｃと並んで、ゲート電極２７ａ，２８ａの反対側（図３中右側）に配置される接続領域２４ｅ２を有する。そのため、回路パターン２４ｅは、回路パターン２４ｃを挟んで回路パターン２４ａの反対側に配置される部分を有する。回路パターン２４ｅは、回路パターン２４ｃの直交する２辺と絶縁板２２の２辺との間で、直交するようなＬ字状を成している。このような回路パターン２４ｅは、絶縁板２２の図３中右側の部分に接続領域２４ｅ２が設けられ、絶縁板２２の図３中下側の部分にコンタクト領域２４ｅ１が設けられている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
上記の半導体装置１０は、半導体ユニット２０が放熱基板１１上に一方向に複数配列している。さらに、半導体ユニット２０は、第１，第２アーム部（上下アーム部）Ａ，Ｂを備えている。第１アーム部（上アーム部）Ａは、半導体チップ２５，２６と回路パターン２４ａ，２４ｂとボンディングワイヤ２９ａとを有している。半導体チップ２５，２６は、ＲＣ−ＩＧＢＴチップであって、略正方形状を成しており、おもて面の任意の側部にゲート電極２５ａ，２６ａを備えている。回路パターン２４ａは、略正方形状の半導体チップ２５，２６の側部が一列に配列され、ゲート電極２５ａ，２６ａが一列に配列するように平面視で矩形を成しており、半導体チップ２５，２６が配置される。回路パターン２４ｂの接続領域２４ｂ１は、ゲート電極２５ａ，２６ａに対して一列に配列している。また、ボンディングワイヤ２９ａは、ゲート電極２５ａ，２６ａと回路パターン２４ｂの接続領域２４ｂ１とをステッチボンディングにより電気的に接続する。第２アーム部（下アーム部）Ｂも同様に、略正方形状の半導体チップ２７，２８と回路パターン２４ｃ，２４ｄとボンディングワイヤ２９ｂとを有している。半導体チップ２７，２８は、ＲＣ−ＩＧＢＴチップであって、略正方形状を成しており、おもて面の任意の側部にゲート電極２７ａ，２８ａを備えている。回路パターン２４ｃは、半導体チップ２７，２８の側部が一列に配列され、ゲート電極２７ａ，２８ａが一列に配列するように平面視で矩形を成しており、半導体チップ２７，２８が配置される。回路パターン２４ｄの接続領域２４ｄ１は、ゲート電極２７ａ，２８ａに対して一列に配列している。また、ボンディングワイヤ２９ｂは、ゲート電極２７ａ，２８ａと回路パターン２４ｄの接続領域２４ｄ１とをステッチボンディングにより電気的に接続する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
これにより、第１アーム部（上アーム部）Ａ及び第２アーム部（下アーム部）Ｂはゲート応答速度の低下を抑制することができるために、不均一な電流の発生を抑制することができる。これにより、通電時の温度上昇を抑制して、発熱の集中を防止することができる。さらに、回路パターン２４ａ，２４ｃ上における半導体チップ２５〜２８の載置面積を最大限に利用することができるために、出力電流を増大することができる。また、半導体ユニット２０は、半導体チップ２５，２６のゲート電極２５ａ，２６ａに配線されたボンディングワイヤ２９ａと半導体チップ２７，２８のゲート電極２７ａ，２８ａに配線されたボンディングワイヤ２９ｂとはそれぞれ逆向きに配線されている。したがって、半導体ユニット２０は、回路パターン２４ａ、半導体チップ２５，２６及びボンディングワイヤ２９ａと回路パターン２４ｃ、半導体チップ２７，２８及びボンディングワイヤ２９ｂとは略点対称となるように配置されている。このため、半導体ユニット２０における通電時の発熱の偏りが抑制される。このため、半導体ユニット２０に生じた熱の偏りに起因した故障等の発生を防止することができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
なお、半導体ユニット２０の半導体チップ２５〜２８の個数は一例であって、各アーム部に２つずつの半導体チップが配置され、２つのアーム部で構成されている場合に限らない。例えば、各アーム部に３つ以上の半導体チップが配置されていてもよい。その場合も、半導体チップは、半導体チップの配列方向と平行な一辺にゲート電極を向けて、ゲート電極が一列に配列するように配置される。また、例えば、各アーム部に半導体チップとして、ＩＧＢＴチップとＦＷＤチップとが同時に配置されていてもよい。その場合も、複数のＩＧＢＴチップは、ＩＧＢＴチップの配列方向と平行な一辺にゲート電極を向けて、ゲート電極が一列に配列するように配置される。複数のＦＷＤチップは、ＩＧＢＴチップの列と平行に別の列として配置されてもよく、また、ＩＧＢＴチップと同じ列に配置されてもよい。また、例えば、半導体ユニット２０が、３つ以上のアーム部で構成されてもよい。その場合、半導体チップの配列方向と垂直な方向に、３つ以上のアーム部が並んで配置される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
回路パターン２４ｃは、第１アーム部Ａのエミッタパターン及び第２アーム部Ｂのコレクタパターンを構成する。回路パターン２４ｃは、半導体チップ２５，２６の出力電極（エミッタ電極）２５ｂ，２６ｂと接続されたボンディングワイヤ２９ｇが接続されている。また、回路パターン２４ｃは、半導体チップ２７，２８の裏面に形成されたコレクタ電極がはんだを介して接合されている。回路パターン２４ｃは、図７のように、半導体ユニット３０の右側の一辺及び上側の一辺に沿った略Ｌ字型状を成している。回路パターン２４ｃの右側の領域は、ゲート電極２５ａ，２６ａの反対側に配置されている。そして、その領域には半導体チップ２７，２８が配置されている。回路パターン２４ｃの上側の領域は、右側の領域の上から、半導体ユニット３０の上側の一辺に沿って、左方向に延びた延長領域２４ｃ３である。すなわち、延長領域２４ｃ３は、回路パターン２４ａに対してボンディングワイヤ２９ａの接続方向に対して反対側に配置され、当該接続方向に対して直交する方向に延伸している。回路パターン２４ｃの延長領域２４ｃ３には、外部接続端子（図示を省略）が接続されるコンタクト領域２４ｃ１及び、ボンディングワイヤ２９ｇの接続領域２４ｃ２を含む。回路パターン２４ｃの延長領域２４ｃ３は、半導体チップ２５，２６の配列と平行な延長線上に位置し、半導体チップ２５，２６の出力電極（エミッタ電極）２５ｂ，２６ｂに接続されたボンディングワイヤ２９ｇと接続される接続領域２４ｃ２を有する。このような回路パターン２４ｃは、ゲート電極２７ａ，２８ａが一列に配列するように半導体チップ２７，２８がはんだ（図示を省略）を介して配置されている。なお、半導体チップ２７，２８は、半導体チップ２７，２８の配列方向と平行な一辺にゲート電極２７ａ，２８ａが向くように配置される。ゲート電極２７ａ，２８ａの配列は、第１アーム部Ａのゲート電極２５ａ，２６ａの配列と平行であってよい。ゲート電極２７ａ，２８ａは、ゲート電極２５ａ，２６ａの反対側であって、第１アーム部Ａの反対側（絶縁板２２の一辺（図７中右側））に向いている。なお、このような半導体チップ２７，２８は、３つ以上でも構わない。その場合も、半導体チップは、半導体チップの配列方向と平行な一辺にゲート電極を向けて、ゲート電極が一列に配列するように配置される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
回路パターン２４ｄは、第２アーム部Ｂの制御パターンを構成する。回路パターン２４ｄは、半導体チップ２７，２８のゲート電極２７ａ，２８ａと接続されたボンディングワイヤ２９ｂが接続されている。回路パターン２４ｄは、半導体チップ２７，２８のゲート電極２７ａ，２８ａに対して一列に位置して、接続領域２４ｂ１と点対称に位置する接続領域２４ｄ１を有する。回路パターン２４ｄは、図７において、接続領域２４ｄ１を含む部分から、絶縁板２２の一辺（図７中上側）に沿って、半導体チップ２７，２８の配列方向と垂直に延びている。なお、本実施の形態の垂直は、基準方向（ここでは配列方向）に直交する方向に対して±３０°の方向であればよい。回路パターン２４ｅは、第２アーム部Ｂのエミッタパターンを構成する。回路パターン２４ｅは、半導体チップ２７，２８の出力電極（エミッタ電極）２７ｂ，２８ｂと接続されたボンディングワイヤ２９ｈが接続される接続領域２４ｅ２を有する。回路パターン２４ｅは、回路パターン２４ｃ及び回路パターン２４ａの突出した部分と並んで、回路パターン２４ｄの反対側（図７中下側）に配置される接続領域２４ｅ２を有する。このような回路パターン２４ｅは、さらに、絶縁板２２の図７中右下側の部分にコンタクト領域２４ｅ１が設けられている。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
ボンディングワイヤ２９ａ，２９ｂ，２９ｇ，２９ｈは、第２の実施の形態のボンディングワイヤ２９ａ〜２９ｆと同様に構成されている。ボンディングワイヤ２９ａは、一列に配列した半導体チップ２５のゲート電極２５ａと半導体チップ２６のゲート電極２６ａと回路パターン２４ｂの接続領域２４ｂ１とを連続的に接合することにより電気的に接続する。ボンディングワイヤ２９ｂは、一列に配列した半導体チップ２７のゲート電極２７ａと半導体チップ２８のゲート電極２８ａと回路パターン２４ｄの接続領域２４ｄ１とを連続的に接合することにより電気的に接続する。
【国際調査報告】
2020059285.tif 000010
2020059285.tif 000011
2020059285.tif 000012
2020059285.tif 000013