(57)【特許請求の範囲】
【請求項１】
基準電圧の電位レベルが相対的に高く、かつ入力電圧に基づく比較電圧が上昇または下降していく時にそれぞれ比較動作状態またはオートゼロ状態となる第１のチョッパ型コンパレータと、
基準電圧の電位レベルが相対的に低く、かつ前記比較電圧が上昇または下降していく時にそれぞれオートゼロ状態または比較動作状態となる第２のチョッパ型コンパレータと、
前記比較電圧が前記第１のチョッパ型コンパレータの基準電圧を超えた後、前記第１のチョッパ型コンパレータの遅延時間が経過したタイミングで、出力電圧を第１の電位レベルから第２の電位レベルに切り替え、また、前記比較電圧が前記第２のチョッパ型コンパレータの基準電圧以下になった後、前記第２のチョッパ型コンパレータの遅延時間が経過したタイミングで、出力電圧を第２の電位レベルから第１の電位レベルに切り替えるように構成された出力切り替え回路と、
前記出力切り替え回路から出力される出力電圧に同期し、かつ所定のタイミングだけ遅れたクロック信号を生成する論理回路と、を具備し、
前記クロック信号により前記第１のチョッパ型コンパレータの動作状態を制御し、また、前記クロック信号の反転信号により前記第２のチョッパ型コンパレータの動作状態を制御することを特徴とする電圧制御発振回路。
【請求項２】
前記第１のチョッパ型コンパレータおよび前記第２のチョッパ型コンパレータは、前記出力切り替え回路から出力される出力電圧に同期して、比較動作状態とオートゼロ状態とが切り替わることを特徴とする請求項１に記載の電圧制御発振回路。
【請求項３】
電流源と、
前記入力電圧に比例した電流を前記電流源に生成させる変換回路と、
前記電流源により充電または放電され、その充電または放電により前記比較電圧を発生するキャパシタと、
をさらに具備することを特徴とする請求項１または２に記載の電圧制御発振回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧制御発振回路に関し、特に高い周波数で発振する電圧制御発振回路に関する。電圧制御発振回路は、携帯無線機器やクロック周波数変換等に利用されるＰＬＬ（フェーズロックドループ）の構成要素として使用され、２つのコンパレータを内蔵しているものがある。電圧制御発振回路の発振周波数は、内蔵するコンパレータの遅延時間の影響を受けるため、発振周波数の高い電圧制御発振回路を得るには、高速で動作するコンパレータを用いる必要がある。
【０００２】
【従来の技術】
図５は、従来の電圧制御発振回路の構成を示す概略図である。この電圧制御発振回路は、２つの差動型コンパレータ１０，１１と、それら２つのコンパレータ１０，１１に比較電圧Ｖcを供給するためのキャパシタ１２と、そのキャパシタ１２を充電または放電させるための２つの電流源１３，１４と、それら２つの電流源１３，１４に、入力電圧に比例した電流を生成させるための変換回路１５と、２つの電流源１３，１４のオン／オフを制御するための２つのスイッチング素子１６，１７およびインバータ１８と、２つのコンパレータ１０，１１の出力信号をラッチし、電圧制御発振回路の発振信号を出力するラッチ回路１９を備えた構成となっている。
【０００３】
変換回路１５は、図５に示す電圧制御発振回路の発振周波数を制御するために外部から入力される制御電圧を入力電圧Ｖinとする。そして、変換回路１５は、２つの電流源１３，１４に作用し、入力電圧Ｖinに比例した電流Ｉをそれぞれの電流源１３，１４に生成させる。
【０００４】
２つの電流源１３，１４は、変換回路１５の出力に基づいて駆動し、入力電圧Ｖinに比例した電流Ｉを生成する。一方の電流源１３は、その正極側の端子を電源端子に接続し、また負極側の端子を一方のスイッチング素子１６に接続する。もう一方の電流源１４は、その正極側の端子をもう一方のスイッチング素子１６に接続し、また負極側の端子を接地端子に接続する。
【０００５】
そして、２つのスイッチング素子１６，１７は直列に接続されている。したがって、電源端子と接地端子との間で、電流源１３、スイッチング素子１６、スイッチング素子１７および電流源１４が直列に接続されていることになる。
【０００６】
スイッチング素子１６およびスイッチング素子１７は、ラッチ回路１９の出力電圧Ｖout、すなわち図５に示す電圧制御発振回路の発振信号に基づいてオン／オフする。ただし、スイッチング素子１６とスイッチング素子１７が同時に両方ともオンしないように、すなわちいずれか一方が排他的にオンするように、スイッチング素子１６とスイッチング素子１７は、電圧制御発振回路の発振信号が互いに１８０°ずれた位相で入力されるようになっている。具体的には、たとえば電圧制御発振回路の発振信号は、スイッチング素子１６にはそのまま入力され、一方、スイッチング素子１７にはインバータ１８により反転されて入力される。
【０００７】
２つのスイッチング素子１６，１７の接続点（ノード）はキャパシタ１２の一方の電極に接続し、かつ２つのコンパレータ１０，１１のそれぞれの非反転入力端子に接続する。キャパシタ１２のもう一方の電極は接地端子に接続しており、したがって、電流源１３により流れる電流（スイッチング素子１６が閉じている時）によってキャパシタ１２が充電され、その充電により発生する電圧Ｖcが比較電圧としてコンパレータ１０，１１のそれぞれの非反転入力端子に印加される。
【０００８】
一方、スイッチング素子１７が閉じている時には、電流源１４により流れる電流によってキャパシタ１２が放電し、その放電により発生する電圧Ｖcが比較電圧としてコンパレータ１０，１１のそれぞれの非反転入力端子に印加される。
【０００９】
一方のコンパレータ１０は、相対的に高い電位レベルの基準電圧ＶRH（以下、高基準電圧ＶRHとする）をその反転入力端子の入力信号とし、その高基準電圧ＶRHと比較電圧Ｖcとの比較をおこなう。コンパレータ１０の出力端子は、ラッチ回路１９のリセット端子Ｒｅｓｅｔに接続する。
【００１０】
もう一方のコンパレータ１１は、相対的に低い電位レベルの基準電圧ＶRL（以下、低基準電圧ＶRLとする）をその反転入力端子の入力信号とし、その低基準電圧ＶRLと比較電圧Ｖcとの比較をおこなう。コンパレータ１１の出力端子は、ラッチ回路１９のセット端子／Ｓｅｔに接続する。このセット端子／Ｓｅｔは、入力信号が相対的に低い電位レベルの時に有効となる。
【００１１】
つぎに、図５に示す電圧制御発振回路の動作について説明する。図６は、その動作を説明するためのタイミングチャートである。スイッチング素子１６が開き（オフ）、かつスイッチング素子１７が閉じた（オン）状態では、電流源１７により電流が流れ、その電流によりキャパシタ１２は放電する。したがって、そのキャパシタ１２の端子電圧、すなわちコンパレータ１０，１１の比較電圧Ｖcは徐々に下降する。
【００１２】
この間では、コンパレータ１０の出力電圧は、相対的に低い電位レベル（以下、「Ｌ」レベルとする）となり、一方コンパレータ１１の出力電圧は、相対的に高い電位レベル（以下、「Ｈ」レベルとする）となる。したがって、ラッチ回路１９は、その出力電圧Ｖout、すなわち電圧制御回路の発振信号をその前の状態である「Ｌ」レベルに保持する。なお、図６には、コンパレータ１０，１１のそれぞれの出力電圧の変化の様子が、図５のノードＡ，Ｂ（コンパレータ１０，１１の出力端子）の電圧変化として示されている。
【００１３】
比較電圧Ｖcがさらに下降し、低基準電圧ＶRL以下になると（タイミングＴ１）、コンパレータ１１の出力電圧は「Ｌ」レベルに切り替わる。ただし、実際には、コンパレータ１１の動作に遅延が生じるため、比較電圧Ｖcが低基準電圧ＶRL以下になった時点（タイミングＴ１）から、遅延時間ｔdが経過した後（タイミングＴ２）、コンパレータ１１の出力電圧が「Ｌ」レベルに切り替わる。
【００１４】
この時、コンパレータ１０の出力電圧は「Ｌ」レベルのままである。したがって、ラッチ回路１９はセットされ、その出力電圧ＶoutはタイミングＴ２において「Ｈ」レベルに切り替わる。
【００１５】
ラッチ回路１９の出力電圧Ｖoutが「Ｈ」レベルに切り替わったことにより、タイミングＴ２においてスイッチング素子１７がオフに切り替わるとともに、スイッチング素子１６が閉じる（オン）。それによって、電流源１３により電流が流れ、その電流によりキャパシタ１２が充電され始める。
【００１６】
したがって、キャパシタ１２の端子電圧、すなわちコンパレータ１０、１１の比較電圧Ｖcは上昇に転ずる。そして、その比較電圧Ｖcが低基準電圧ＶRLを超えると（タイミングＴ３）、コンパレータ１１の出力電圧は、「Ｈ」レベルに切り替わる。ただし、実際には、コンパレータ１１の動作に遅延が生じるため、タイミングＴ３から遅延時間ｔdが経過した後（タイミングＴ４）、コンパレータ１１の出力電圧が「Ｈ」レベルに切り替わる。
【００１７】
この時、コンパレータ１０の出力電圧は「Ｌ」レベルのままである。したがって、ラッチ回路１９は、出力電圧Ｖoutを「Ｈ」レベルに保持する。そして、キャパシタ１２の端子電圧、すなわち比較電圧Ｖcがさらに上昇し、高基準電圧ＶＲＨを超えると（タイミングＴ５）、コンパレータ１０の出力電圧は「Ｈ」レベルに切り替わる。
【００１８】
ただし、実際には、コンパレータ１０の動作に遅延が生じるため、タイミングＴ５から遅延時間ｔdが経過した後（タイミングＴ６）、コンパレータ１０の出力電圧が「Ｈ」レベルに切り替わる。この時、コンパレータ１１の出力電圧は「Ｈ」レベルのままである。したがって、ラッチ回路１９はリセットされ、その出力電圧ＶoutはタイミングＴ６において「Ｌ」レベルに切り替わる。
【００１９】
ラッチ回路１９の出力電圧Ｖoutが「Ｌ」レベルに切り替わったことにより、タイミングＴ６においてスイッチング素子１６がオフに切り替わるとともに、スイッチング素子１７が再び閉じる（オン）。それによって、電流源１４により流れる電流によってキャパシタ１２が放電し始める。したがって、キャパシタ１２の端子電圧、すなわちコンパレータ１０，１１の比較電圧Ｖcは下降に転ずる。
【００２０】
そして、その比較電圧Ｖcが高基準電圧ＶRH以下になると（タイミングＴ７）、コンパレータ１０の出力電圧は、「Ｌ」レベルに切り替わる。ただし、実際には、コンパレータ１０の動作に遅延が生じるため、タイミングＴ７から遅延時間ｔdが経過した後（タイミングＴ８）、コンパレータ１０の出力電圧が「Ｌ」レベルに切り替わる。
【００２１】
この時、コンパレータ１１の出力電圧は「Ｈ」レベルのままである。したがって、ラッチ回路１９は、出力電圧Ｖoutを「Ｌ」レベルに保持する。図５に示す電圧制御発振回路は、このような動作を繰り返す。
【００２２】
ところで、図５に示す電圧制御発振回路の周期Ｔは、単位時間Δｔあたりの比較電圧Ｖcの変化量をΔＶとすると、つぎの（１）式で表される。
【００２３】
Ｔ＝｛２・（ＶRH−ＶRL）／（ΔＶ／Δｔ）｝＋４・ｔd ・・・（１）
【００２４】
上記（１）式のΔＶ／Δｔは、キャパシタ１２の容量をＣ、電流源１３，１４を流れる電流をＩとすると、つぎの（２）式で表される。
【００２５】
ΔＶ／Δｔ＝Ｉ／Ｃ  ・・・（２）
【００２６】
また、入力電圧Ｖinに比例した電流Ｉを電流源１３，１４に流させる変換回路１５の、入力電圧Ｖinと電流Ｉとの間の比例定数をＫとすると、電流Ｉはつぎの（３）式で表される。したがって、この（３）式より、上記（２）式はつぎの（４）式のように変形される。そして、上記（１）式はつぎの（５）式のように表される。
【００２７】
Ｉ＝Ｋ・Ｖin  ・・・（３）
【００２８】
ΔＶ／Δｔ＝Ｋ・Ｖin／Ｃ  ・・・（４）
【００２９】
Ｔ＝｛２・（ＶRH−ＶRL）／（Ｋ・Ｖin）｝＋４・ｔd ・・・（５）
【００３０】
【発明が解決しようとする課題】
電圧制御発振回路の周期Ｔは、上記（５）式に示すように、本来の発振周期に対してコンパレータ１０，１１の遅延時間ｔdの４倍の時間（４・ｔd）が加算された周期となってしまう。したがって、計算上は、電圧制御発振回路の発振周波数（周期Ｔの逆数）の最大値は、４・ｔdの逆数で表される周波数となる。
【００３１】
ここで、一般的な差動型コンパレータの遅延時間ｔdは５０ｎｓ程度であるため、従来の電圧制御発振回路では、その発振周波数の上限は、計算上、２０ＭＨｚ程度である。したがって、実際の回路設計においては、発振周波数は１０ＭＨｚ程度が限界となってしまい、高速で電圧制御発振回路を動作させるには不十分であった。
【００３２】
本発明は、上記問題点に鑑みてなされたものであって、高速で動作するチョッパ型のコンパレータを用いることにより、高速で動作可能な電圧制御発振回路を提供することを目的とする。
【００３３】
【課題を解決するための手段】
以下に、本発明の原理を説明する。図１は、本発明に係る電圧制御発振回路の原理を説明するための回路構成を示す概略図であり、図２は、その電圧制御発振回路の動作を説明するためのタイミングチャートである。
【００３４】
本発明に係る電圧制御発振回路は、図１に示すように、２つのチョッパ型コンパレータ２０，２１（第１のチョッパ型コンパレータ、第２のチョッパ型コンパレータ）と、それら２つのコンパレータ２０，２１に比較電圧Ｖcを供給するためのキャパシタ２２と、そのキャパシタ２２を充電または放電させるための２つの電流源２３，２４と、それら２つの電流源２３，２４に、入力電圧Ｖinに比例した電流Ｉを生成させるための変換回路２５を備えた構成となっている。
【００３５】
さらに、２つの電流源２３，２４のオン／オフを制御するための２つのスイッチング素子２６，２７およびインバータ２８と、２つのコンパレータ２０，２１の出力信号をラッチし、本発明に係る電圧制御発振回路の発振信号となる出力電圧Ｖoutを出力するとともに、チョッパ型コンパレータ２０，２１の動作を切り替えるためのクロック信号Φ１，／Φ１（／Φ１はΦ１の反転信号）を生成する論理回路２９を備えた構成となっている。この論理回路２９は、出力切り替え回路としての機能を有する。
【００３６】
変換回路２５は、本発明に係る電圧制御発振回路の発振周波数を制御するために外部から入力される制御電圧を入力電圧Ｖinとする。そして、変換回路２５は、２つの電流源２３，２４に作用し、入力電圧Ｖinに比例した電流Ｉをそれぞれの電流源２３，２４に生成させる。
【００３７】
２つの電流源２３，２４は、変換回路２５の出力に基づいて駆動し、入力電圧Ｖinに比例した電流Ｉを生成する。一方の電流源２３は、その正極側の端子を電源端子に接続し、また負極側の端子を一方のスイッチング素子２６に接続する。もう一方の電流源２４は、その正極側の端子をもう一方のスイッチング素子２７に接続し、また負極側の端子を接地端子に接続する。
【００３８】
そして、２つのスイッチング素子２６，２７は直列に接続されている。したがって、電源端子と接地端子との間で、電流源２３、スイッチング素子２６、スイッチング素子２７および電流源２４が直列に接続されていることになる。
【００３９】
スイッチング素子２６およびスイッチング素子２７は、論理回路２９の出力電圧Ｖout、すなわち本発明に係る電圧制御発振回路の発振信号に基づいてオン／オフする。ただし、スイッチング素子２６とスイッチング素子２７が同時に両方ともオンしないように、すなわちいずれか一方が排他的にオンするように、スイッチング素子２６とスイッチング素子２７は、そのオン／オフ制御のための入力信号すなわち電圧制御発振回路の発振信号が互いに１８０°ずれた位相で入力されるようになっている。
【００４０】
具体的には、たとえば電圧制御発振回路の発振信号は、スイッチング素子２６にはそのまま入力され、一方、スイッチング素子２７にはインバータ２８により反転されて入力される。
【００４１】
２つのスイッチング素子２６，２７の接続点（ノード）はキャパシタ２２の一方の電極に接続し、かつ２つのコンパレータ２０，２１のそれぞれの非反転入力端子に接続する。
【００４２】
キャパシタ２２のもう一方の電極は接地端子に接続しており、したがって、スイッチング素子２６が閉じている時には、電流源２３により流れる電流によってキャパシタ２２が充電され、その充電により発生する電圧Ｖcが比較電圧としてコンパレータ２０，２１に入力される。一方、スイッチング素子２７が閉じている時には、電流源２４により流れる電流によってキャパシタ２２が放電し、その放電により発生する電圧Ｖcが比較電圧としてコンパレータ２０，２１に入力される。
【００４３】
チョッパ型コンパレータ２０，２１は、クロック信号Φ１，／Φ１により交互に比較動作をおこなう状態と、オートゼロ状態とを切り替えるようになっている。たとえば、クロック信号Φ１が「Ｈ」レベルの時、相対的に電位レベルが高いＶRHを基準電圧とするコンパレータ２０が比較動作をおこない、一方、相対的に電位レベルが低いＶRLを基準電圧とするコンパレータ２１はオートゼロ状態となる。
【００４４】
この状態の時、スイッチング素子２６が閉じ、かつスイッチング素子２７は開き、その結果、それによってキャパシタ２２が充電されるので、キャパシタ２２の端子電圧、すなわちコンパレータ２０，２１の比較電圧Ｖcは上昇していく。したがって、基準電圧ＶRHのコンパレータ２０が、比較電圧Ｖcと基準電圧ＶRHの比較動作をおこなっていれば十分であり、基準電圧ＶRLのコンパレータ２１はオートゼロ状態でも全く不都合は生じない。
【００４５】
逆に、クロック信号Φ１が「Ｌ」レベルの時、基準電圧ＶRHのコンパレータ２０はオートゼロ状態となり、一方、基準電圧ＶRLのコンパレータ２１は比較動作をおこなう。この状態の時、スイッチング素子２６が開き、スイッチング素子２７は閉じ、その結果、キャパシタ２２が放電するので、キャパシタ２２の端子電圧、すなわちコンパレータ２０，２１の比較電圧Ｖcは下降していく。
【００４６】
したがって、基準電圧ＶRLのコンパレータ２１が、比較電圧Ｖcと基準電圧ＶRLの比較動作をおこなっていれば十分であり、基準電圧ＶRHのコンパレータ２０がオートゼロ状態でも全く不都合は生じない。
【００４７】
論理回路２９は、２つのコンパレータ２０，２１の出力信号をラッチする図示しないラッチ回路を内蔵しているとともに、クロック信号Φ１，／Φ１を生成する図示しないクロック信号生成回路を内蔵する。そのクロック信号生成回路は、論理回路２９の出力電圧Ｖout、すなわち本発明に係る電圧制御発振回路の発振信号に対して、少し遅れたタイミングで同期したクロック信号Φ１を生成し、それを基準電圧ＶRHのコンパレータ２０に供給する。
【００４８】
また、クロック信号生成回路は、そのクロック信号Φ１の位相を１８０°ずらして基準電圧ＶRLのコンパレータ２１に供給する。したがって、論理回路２９のクロック信号生成回路は、論理回路２９の出力電圧Ｖoutを所定のタイミングだけ遅延させて出力する遅延回路の機能を有する。
【００４９】
つぎに、図１に示す電圧制御発振回路の動作について、図２を参照しながら説明する。スイッチング素子２６が開き（オフ）、かつスイッチング素子２７が閉じた（オン）状態では、電流源２７により電流が流れ、その電流によりキャパシタ２２は放電する。したがって、そのキャパシタ２２の端子電圧、すなわちコンパレータ２１の比較電圧Ｖcは徐々に下降する。
【００５０】
この状態の時は、基準電圧ＶRLのコンパレータ２１が比較動作をおこない、基準電圧ＶRHのコンパレータ２０はオートゼロ状態となる。コンパレータ２１の出力電圧は「Ｈ」レベルであり、論理回路２９の出力電圧Ｖoutは「Ｌ」レベルとなる。なお、図２には、コンパレータ２０，２１のそれぞれの出力電圧の変化の様子が、図１のノードＡ，Ｂ（コンパレータ２０，２１の出力端子）の電圧変化として示されている。
【００５１】
比較電圧Ｖcがさらに下降して低基準電圧ＶRL以下になり（タイミングＴ１１）、さらにコンパレータ２１による遅延時間が経過すると（タイミングＴ１２）、コンパレータ２１の出力電圧は「Ｌ」レベルに切り替わる。それによって、論理回路２９の出力電圧ＶoutはタイミングＴ１２において「Ｈ」レベルに切り替わる。
【００５２】
論理回路２９の出力電圧Ｖoutが「Ｈ」レベルに切り替わったことにより、タイミングＴ１２においてスイッチング素子２７がオフに切り替わるとともに、スイッチング素子２６が閉じる（オン）。それによって、電流源２３により電流が流れ、その電流によりキャパシタ２２が充電され始める。
【００５３】
したがって、キャパシタ２２の端子電圧、すなわちコンパレータ２０の比較電圧Ｖcは上昇に転ずる。この状態の時は、基準電圧ＶRHのコンパレータ２０が比較動作をおこない、基準電圧ＶRLのコンパレータ２１はオートゼロ状態となる。コンパレータ２０の出力電圧は「Ｌ」レベルであり、論理回路２９の出力電圧Ｖoutは「Ｈ」レベルである。
【００５４】
さらにキャパシタ２２の端子電圧、すなわち比較電圧Ｖcがさらに上昇して高基準電圧ＶRHを超え（タイミングＴ１３）、さらにコンパレータ２０による遅延時間が経過すると（タイミングＴ１４）、コンパレータ２０の出力電圧は「Ｈ」レベルに切り替わる。それによって、論理回路２９の出力電圧ＶoutはタイミングＴ１４において「Ｌ」レベルに切り替わる。
【００５５】
論理回路２９の出力電圧Ｖoutが「Ｌ」レベルに切り替わったことにより、タイミングＴ１４においてスイッチング素子２６がオフに切り替わるとともに、スイッチング素子２７が再び閉じる（オン）。それによって、再びキャパシタ２２が放電し始める。
【００５６】
したがって、キャパシタ２２の端子電圧、すなわちコンパレータ２１の比較電圧Ｖcは再び下降に転じ、基準電圧ＶRHのコンパレータ２０はオートゼロ状態となり、一方、基準電圧ＶRLのコンパレータ２１が比較動作をおこなう。そして、コンパレータ２１の出力電圧は「Ｈ」レベルのままであり、論理回路２９の出力電圧Ｖoutは「Ｌ」レベルである。図１に示す電圧制御発振回路は、このような動作を繰り返す。
【００５７】
本発明によれば、電圧制御発振回路の発振周波数を制御するための制御電圧に基づく比較電圧と、基準電圧との比較を、高速で動作するチョッパ型のコンパレータを用いておこなうことにより、電圧制御発振回路を高速で動作させることができる。
【００５８】
【発明の実施の形態】
以下に、本発明の実施の形態について図３および図４を参照しつつ詳細に説明する。図３は、本発明に係る電圧制御発振回路の一実施の形態を示す概略図であり、図４は、その電圧制御発振回路の動作を説明するためのタイミングチャートである。
【００５９】
この電圧制御発振回路は、図３に示すように、２つのチョッパ型コンパレータ３，４と、それら２つのコンパレータ３，４に比較電圧Ｖcを供給するためのキャパシタ５と、そのキャパシタ５を充電または放電させるための２つの電流源６１，６２と、それら２つの電流源６１，６２に、入力電圧Ｖinに比例した電流Ｉを生成させるための変換回路７と、２つの電流源６１，６２のオン／オフを制御するための２つのスイッチング素子６６，６７およびインバータ６５と、２つのコンパレータ３，４の出力信号をラッチし、電圧制御発振回路の発振信号となる出力電圧Ｖoutを出力する出力切り替え回路としての機能を有するとともに、チョッパ型コンパレータ３，４の動作を切り替えるためのクロック信号Φ１，Φ２（Φ２はΦ１の反転信号）を生成する論理回路８を備えた構成となっている。ここで、入力電圧Ｖinは、電圧制御発振回路の発振周波数を制御するために外部から入力される制御電圧である。
【００６０】
変換回路７は、たとえば、演算増幅器７１、２つのＰＭＯＳトランジスタ７２，７３、ＮＭＯＳトランジスタ７４および抵抗７５を備えた構成となっている。演算増幅器７１は、その反転入力端子に入力電圧Ｖinが入力され、また、非反転入力端子に、抵抗７５によって発生する電圧（抵抗７５の抵抗値により決まる）が入力される構成となっている。
【００６１】
抵抗７５の一端は、第１のＰＭＯＳトランジスタ７２のドレイン端子に接続されており、また、他端は接地端子に接続されている。第１のＰＭＯＳトランジスタ７２は、そのソース端子を電源端子に接続し、ゲート端子を演算増幅器７１の出力端子に接続する。
【００６２】
一方、第２のＰＭＯＳトランジスタ７３は、そのソース端子を電源端子に接続し、ゲート端子を演算増幅器７１の出力端子に接続し、ドレイン端子をＮＭＯＳトランジスタ７４のドレインに接続する。ＮＭＯＳトランジスタ７４は、そのソース端子を接地端子に接続し、ゲート端子を、電流源６２を構成するたとえば第２のＮＭＯＳトランジスタＴｒ２のゲート端子に接続する。ＮＭＯＳトランジスタ７４のゲート端子とドレイン端子とは短絡しており、ＮＭＯＳトランジスタ７４およびＮＭＯＳトランジスタＴｒ２はカレントミラー回路を構成している。
【００６３】
電流源６１は、たとえば第３のＰＭＯＳトランジスタＴｒ１により構成されている。そのＰＭＯＳトランジスタＴｒ１は、そのソース端子を電源端子に接続し、ゲート端子を演算増幅器７１の出力端子に接続し、ドレイン端子を第１のスイッチング素子６６の一端に接続する。
【００６４】
電流源６２を構成するたとえば第２のＮＭＯＳトランジスタＴｒ２は、そのソース端子を接地端子に接続し、ドレイン端子を第２のスイッチング素子６７の一端に接続し、ゲート端子を、上述したように、変換回路７のＮＭＯＳトランジスタ７４のゲート端子およびドレイン端子に接続する。
【００６５】
第１のスイッチング素子６６は、論理回路８の出力電圧Ｖout、すなわち電圧制御発振回路の発振信号により、そのオン／オフの切り替えが制御される。第２のスイッチング素子６７は、論理回路８の出力電圧Ｖoutがインバータ６５により反転されてなる信号によって、そのオン／オフの切り替えが制御される。したがって、第１のスイッチング素子６６と第２のスイッチング素子６７は、そのオン／オフ制御のための入力信号が互いに１８０°ずれた位相で入力されるため、常にいずれか一方のみが排他的にオンする。
【００６６】
第１および第２のスイッチング素子６６，６７は、特に限定しないが、たとえば、オン／オフの切り替え制御信号が、相対的に電位が高い「Ｈ」レベルの時にオン状態となり、相対的に電位が低い「Ｌ」レベルの時にオフ状態となる。
【００６７】
第１および第２のスイッチング素子６６，６７の他端どうしは、一方の電極が接地されたキャパシタ５のもう一方の電極に共通接続されている。したがって、第１のスイッチング素子６６が閉じている時には、第２のスイッチング素子６７が開いており、電流源６１によりキャパシタ５に注入される電流によってキャパシタ５が充電される。
【００６８】
一方、第２のスイッチング素子６７が閉じている時には、第１のスイッチング素子６６が開いており、電流源６２によりキャパシタ５から引き抜かれる電流によってキャパシタ５が放電する。
【００６９】
第１のチョッパ型コンパレータ３は、たとえば、第２のインバータ３１、オアゲート３２、第２のキャパシタ３３および第３乃至第５の３つのスイッチング素子３４，３５，３６を備えた構成となっている。第２のキャパシタ３３の一方の電極は第３および第４のスイッチング素子３４，３５の一端に接続されており、もう一方の電極は第２のインバータ３１の入力端子に接続されている。
【００７０】
第３のスイッチング素子３４の他端は、キャパシタ５の接地されていない側の電極に接続されている。第４のスイッチング素子３５の他端は、高基準電圧ＶRHが印加される端子に接続されている。
【００７１】
したがって、第２のキャパシタ３３の一方の電極には、第３のスイッチング素子３４が閉じると、キャパシタ５の充電または放電により発生する端子電圧Ｖcが印加され、一方、第４のスイッチング素子３５が閉じると、高基準電圧ＶRHが印加される。
【００７２】
第３のスイッチング素子３４は、論理回路８から出力されるクロック信号Φ１によりオン／オフが制御されており、一方、第４のスイッチング素子３５は、論理回路８から出力されるクロック信号Φ２によりオン／オフが制御されている。
【００７３】
特に限定しないが、たとえば、第３のスイッチング素子３４は、クロック信号Φ１が「Ｈ」レベルまたは「Ｌ」レベルの時にそれぞれオン状態またはオフ状態となり、一方、第４のスイッチング素子３５は、クロック信号Φ２が「Ｈ」レベルまたは「Ｌ」レベルの時にそれぞれオン状態またはオフ状態となる。
【００７４】
第２のインバータ３１の出力端子は、オアゲート３２の一方の入力端子に接続されている。また、第２のインバータ３１の入力端子と出力端子との間には、第５のスイッチング素子３６が接続されている。すなわち、第２のインバータ３１と第５のスイッチング素子３６とは、並列に接続されている。
【００７５】
この第５のスイッチング素子３６は、クロック信号Φ２によりオン／オフが制御されている。第５のスイッチング素子３６は、特に限定しないが、たとえば、クロック信号Φ２が「Ｈ」レベルまたは「Ｌ」レベルの時にそれぞれオン状態またはオフ状態となる。
【００７６】
したがって、クッロク信号Φ１が「Ｈ」レベルの時（クッロク信号Φ２は「Ｌ」レベル）、キャパシタ５の端子電圧Ｖcが比較電圧として第１のチョッパ型コンパレータ３に入力される。そして、第１のチョッパ型コンパレータ３は、その比較電圧に対し、第２のインバータ３１のスレショルド電圧ＶthAに基づいて比較動作をおこなう。
【００７７】
一方、クッロク信号Φ２が「Ｈ」レベルの時（クッロク信号Φ１は「Ｌ」レベル）には、高基準電圧ＶRHが第１のチョッパ型コンパレータ３に入力され、キャパシタ５の端子電圧Ｖcは入力されない。したがって、この状態の時、第１のチョッパ型コンパレータ３は比較動作をおこなわずに、オートゼロ状態となり、オアゲート３２の一方の入力端子には、第２のインバータ３１のスレショルド電圧ＶthAが印加されることになる。オアゲート３２のもう一方の入力端子には、クロック信号Φ２が入力される。
【００７８】
第２のチョッパ型コンパレータ４は、たとえば、第３のインバータ４１、ナンドゲート４２、第３のキャパシタ４３および第６乃至第８の３つのスイッチング素子４４，４５，４６を備えた構成となっている。第３のキャパシタ４３の一方の電極は第６および第７のスイッチング素子４４，４５の一端に接続されており、もう一方の電極は第３のインバータ４１の入力端子に接続されている。第６のスイッチング素子４４の他端は、キャパシタ５の接地されていない側の電極に接続されている。第７のスイッチング素子４５の他端は、低基準電圧ＶRLが印加される端子に接続されている。
【００７９】
したがって、第３のキャパシタ４３の一方の電極には、第６のスイッチング素子４４が閉じると、キャパシタ５の端子電圧Ｖcが印加され、一方、第７のスイッチング素子４５が閉じると、低基準電圧ＶRLが印加される。第６のスイッチング素子４４は、クロック信号Φ２によりオン／オフが制御されており、一方、第７のスイッチング素子４５は、クロック信号Φ１によりオン／オフが制御されている。
【００８０】
特に限定しないが、たとえば、第６のスイッチング素子４４は、クロック信号Φ２が「Ｈ」レベルまたは「Ｌ」レベルの時にそれぞれオン状態またはオフ状態となり、一方、第７のスイッチング素子４５は、クロック信号Φ１が「Ｈ」レベルまたは「Ｌ」レベルの時にそれぞれオン状態またはオフ状態となる。
【００８１】
第３のインバータ４１の出力端子は、ナンドゲート４２の一方の入力端子に接続されている。また、第３のインバータ４１の入力端子と出力端子との間には、第８のスイッチング素子４６が接続されている。すなわち、第３のインバータ４１と第８のスイッチング素子４６とは、並列に接続されている。
【００８２】
この第８のスイッチング素子４６は、クロック信号Φ１によりオン／オフが制御されており、特に限定しないが、たとえば、クロック信号Φ１が「Ｈ」レベルまたは「Ｌ」レベルの時にそれぞれオン状態またはオフ状態となる。
【００８３】
したがって、クッロク信号Φ２が「Ｈ」レベルの時（クッロク信号Φ１は「Ｌ」レベル）、キャパシタ５の端子電圧Ｖcが比較電圧として第２のチョッパ型コンパレータ４に入力される。そして、第２のチョッパ型コンパレータ４は、その比較電圧に対し、第３のインバータ４１のスレショルド電圧ＶthBに基づいて比較動作をおこなう。
【００８４】
一方、クッロク信号Φ１が「Ｈ」レベルの時（クッロク信号Φ２は「Ｌ」レベル）には、低基準電圧ＶRLが第２のチョッパ型コンパレータ４に入力され、キャパシタ５の端子電圧Ｖcは入力されない。したがって、この状態の時、第２のチョッパ型コンパレータ４は比較動作をおこなわずに、オートゼロ状態となり、ナンドゲート４２の一方の入力端子には、第３のインバータ４１のスレショルド電圧ＶthBが印加されることになる。ナンドゲート４２のもう一方の入力端子には、クロック信号Φ２が入力される。
【００８５】
論理回路８は、第１のチョッパ型コンパレータ３のオアゲート３２の出力信号、および第２のチョッパ型コンパレータ４のナンドゲート４２の出力信号をラッチするためのラッチ回路を構成する、第２および第３の２つのナンドゲート８１，８２と、遅延回路８３と、第４のインバータ８４を備えた構成となっている。
【００８６】
第２のナンドゲート８１は、その一方の入力端子を第１のチョッパ型コンパレータ３のオアゲート３２の出力端子に接続し、また、もう一方の入力端子を第３のナンドゲート８２の出力端子に接続している。一方、第３のナンドゲート８２は、その一方の入力端子を第２のチョッパ型コンパレータ４のナンドゲート４２の出力端子に接続し、また、もう一方の入力端子を第２のナンドゲート８１の出力端子に接続している。
【００８７】
第３のナンドゲート８２は、電圧制御発振回路の発振信号となる出力電圧Ｖoutを外部へ出力するとともに、出力電圧Ｖoutを前記第１および第２のスイッチング素子６６，６７に出力し、さらに遅延回路８３にも出力する。遅延回路８３は、出力電圧Ｖoutを所定のタイミングだけ遅延させて（遅延時間：ＴD）、クロック信号Φ１として出力する。
【００８８】
また、そのクロック信号Φ１は、第４のインバータ８４により反転され、クロック信号Φ２として出力される。したがって、第２および第３のナンドゲート８１，８２（ラッチ回路）、遅延回路８３および第４のインバータ８４はクロック信号生成回路の機能を有する。
【００８９】
つぎに、上述した構成の電圧制御発振回路の動作について、図４を参照しながら説明する。なお、図４に、第１のチョッパ型コンパレータ３において、キャパシタ３３の一方の電極とスイッチング素子３４，３５との接続点、キャパシタ３３のもう一方の電極とインバータ３１の入力端子との接続点、およびインバータ３１の出力端子とオアゲート３２の入力端子との接続点の各電圧変化を、それぞれＶA1、ＶA2およびＶA3として示すとともに、オアゲート３２の出力電圧の変化を図３のノードＡの電圧変化として示す。
【００９０】
また、第２のチョッパ型コンパレータ４において、キャパシタ４３の一方の電極とスイッチング素子４４，４５との接続点、キャパシタ４３のもう一方の電極とインバータ４１の入力端子との接続点、およびインバータ４１の出力端子とナンドゲート４２の入力端子との接続点の各電圧変化を、それぞれＶB1、ＶB2およびＶB3として図４に示すとともに、ナンドゲート４２の出力電圧の変化を図３のノードＢの電圧変化として示す。
【００９１】
出力電圧Ｖoutが「Ｈ」レベルから「Ｌ」レベルに切り替わると（タイミングＴ２１）、そのタイミングＴ２１から遅延回路８３の遅延時間ＴDが経過した後（タイミングＴ２２）、クロック信号Φ１は「Ｈ」レベルから「Ｌ」レベルに切り替わり、また、クロック信号Φ２は「Ｌ」レベルから「Ｈ」レベルに切り替わる。そして、第２のチョッパ型コンパレータ４は比較動作をおこなう状態となり、一方、第１のチョッパ型コンパレータ３はオートゼロ状態となる。
【００９２】
オートゼロ状態において、第１のチョッパ型コンパレータ３では、つぎの比較動作に備えるために、コンパレータ３内のインバータ３１のスレショルド電圧ＶthAと高基準電圧ＶRHとの電位差ΔＶAが、キャパシタ３３の両端に貯えられる。一方、第２のチョッパ型コンパレータ４では、タイミングＴ２２において、キャパシタ４３の、キャパシタ５に接続された側の電極の電圧、すなわちＶB1はＶcとなる。
【００９３】
また、第２のチョッパ型コンパレータ４では、その直前のオートゼロ状態においてコンパレータ４内のインバータ４１のスレショルド電圧ＶthBと低基準電圧ＶRLとの電位差ΔＶBが、キャパシタ４３の両端に貯えられているので、タイミングＴ２２において、キャパシタ４３の、インバータ４１側の電極の電圧、すなわちＶB2はＶc＋ΔＶBとなる。
【００９４】
そして、キャパシタ５の放電によりその端子電圧Ｖcが下降していくのに伴って、ＶB1およびＶB2も下降し、Ｖcが低基準電圧ＶRLに達する、すなわちＶc＝ＶRLになると、ＶB2の電圧は、つぎの（６）式で表されるように、インバータ４１のスレショルド電圧ＶthBに等しくなる。
【００９５】
ＶB2＝Ｖc＋ΔＶB＝Ｖc＋（ＶthB−ＶRL）＝ＶthB ・・・（６）
【００９６】
そして、インバータ４１が、僅かに動作遅延した後（タイミングＴ２３）、論理が反転し、その出力（ＶB3）は「Ｌ」レベルから「Ｈ」レベルに切り替わる。それによって、コンパレータ４の出力、すなわちノードＢの電圧レベルが反転し、ラッチ回路をセットするため、そのラッチ回路の出力となる出力電圧Ｖoutの論理も反転し、「Ｌ」レベルから「Ｈ」レベルに切り替わる。
【００９７】
タイミングＴ２３において、出力電圧Ｖoutが「Ｌ」レベルから「Ｈ」レベルに切り替わると、そのタイミングＴ２３から遅延回路８３の遅延時間ＴDが経過した後（タイミングＴ２４）、クロック信号Φ１は「Ｌ」レベルから「Ｈ」レベルに切り替わり、また、クロック信号Φ２は「Ｈ」レベルから「Ｌ」レベルに切り替わる。そして、第２のチョッパ型コンパレータ４はオートゼロ状態に切り替わり、代わって、第１のチョッパ型コンパレータ３が比較動作をおこなう状態となる。
【００９８】
オートゼロ状態において、第２のチョッパ型コンパレータ４では、つぎの比較動作に備えるために、コンパレータ４内のインバータ４１のスレショルド電圧ＶthBと低基準電圧ＶRLとの電位差ΔＶBが、キャパシタ４３の両端に貯えられる。一方、第１のチョッパ型コンパレータ３では、タイミングＴ２４において、キャパシタ３３の、キャパシタ５に接続された側の電極の電圧、すなわちＶA1はＶcとなる。
【００９９】
また、第１のチョッパ型コンパレータ３では、その直前のオートゼロ状態においてコンパレータ３内のインバータ３１のスレショルド電圧ＶthAと高基準電圧ＶRHとの電位差ΔＶAが、キャパシタ３３の両端に貯えられているので、タイミングＴ２４において、キャパシタ３３の、インバータ３１側の電極の電圧、すなわちＶA2はＶc＋ΔＶAとなる。
【０１００】
そして、キャパシタ５の充電によりその端子電圧Ｖcが上昇していくのに伴って、ＶA1およびＶA2も上昇し、Ｖcが高基準電圧ＶRHに達する（Ｖc＝ＶRH）と、ＶA2の電圧は、つぎの（７）式で表されるように、インバータ３１のスレショルド電圧ＶthAに等しくなる。
【０１０１】
ＶA2＝Ｖc＋ΔＶA＝Ｖc＋（ＶthA−ＶRH）＝ＶthA ・・・（７）
【０１０２】
そして、インバータ３１が、僅かに動作遅延した後（タイミングＴ２５）、論理が反転し、その出力（ＶA3）は「Ｈ」レベルから「Ｌ」レベルに切り替わる。それによって、コンパレータ３の出力、すなわちノードＡの電圧レベルが反転し、ラッチ回路をリセットするため、そのラッチ回路から出力される出力電圧Ｖoutの論理も反転し、「Ｈ」レベルから「Ｌ」レベルに切り替わる。図３に示す電圧制御発振回路は、以上のような動作を繰り返す。
【０１０３】
以上詳述したように、この実施の形態によれば、第１および第２のチョッパ型コンパレータ３，４を用いており、また一般にチョッパ型コンパレータの遅延時間は、従来より用いられ散る差動型コンパレータの遅延時間のおおよそ１０分の１程度、すなわち数ｎｓ程度であるため、電圧制御発振回路を高速で動作させることができ、従来よりも高速動作が可能な電圧制御発振器が得られる。
【０１０４】
たとえば、第１および第２のチョッパ型コンパレータ３，４の遅延時間を５ｎｓとすると、その遅延時間は、一般的な差動型コンパレータの遅延時間（５０ｎｓ）の１０分の１であるため、本実施の形態による電圧制御発振回路の発振周波数の上限は、計算上、２００ＭＨｚ程度となる。したがって、実際の回路設計においては、発振周波数を１００ＭＨｚ程度まで設定することができ、従来に比べて発振周波数の上限を１０倍程度にすることができる。
【０１０５】
また、上記実施の形態によれば、第１および第２のチョッパ型コンパレータ３，４の動作状態、すなわち比較動作状態とオートゼロ状態とを切り替えるためのクロック信号Φ１，Φ２が、電圧制御発振回路の発振信号に基づいて生成されるため、それらコンパレータ３，４の動作が高精度で切り替えられる。したがって、高精度で、かつ高周波数の信号を発振する電圧制御発振回路が得られる。
【０１０６】
以上において、本発明は上記実施の形態に限らず、種々設計変更可能である。
【０１０７】
【発明の効果】
本発明によれば、電圧制御発振回路の発振周波数を制御するための制御電圧に基づく比較電圧と、基準電圧との比較を、高速で動作するチョッパ型のコンパレータを用いておこなうことにより、電圧制御発振回路を高速で動作させることができるので、高速で動作する電圧制御発振回路が得られる。
【図面の簡単な説明】
【図１】本発明に係る電圧制御発振回路の原理を説明するための回路構成を示す概略図である。
【図２】図１に示す電圧制御発振回路の動作を説明するためのタイミングチャートである。
【図３】本発明に係る電圧制御発振回路の実施の形態の回路構成を示す概略図である。
【図４】図３に示す電圧制御発振回路の動作を説明するためのタイミングチャートである。
【図５】従来の電圧制御発振回路の構成を示す概略図である。
【図６】図５に示す電圧制御発振回路の動作を説明するためのタイミングチャートである。
【符号の説明】
３，２０    第１のチョッパ型コンパレータ
４，２１    第２のチョッパ型コンパレータ
５，２２    キャパシタ
７，２５    変換回路
８，２９    論理回路（出力切り替え回路）
２３，２４，６１，６２    電流源
８３    遅延回路
【図１】
0003779843.tif 000002
【図２】
0003779843.tif 000003
【図３】
0003779843.tif 000004
【図４】
0003779843.tif 000005
【図５】
0003779843.tif 000006
【図６】
0003779843.tif 000007