(57)【特許請求の範囲】
【請求項１】
データを貯蔵するメモリセルアレーを有し、少なくとも２つのデータが１つのクロックサイクルの間に入／出力されるダブルデータ速度方式を具えるバーストタイプのＲＡＭ装置において、
外部から印加される初期アドレスを受けるアドレスバッファと、
前記アドレスバッファからの前記初期アドレスに応じて、第１アドレスを順次発生する第１アドレス発生器と、
前記第１アドレスを受け、前記バースト動作モードの間に、バースト長さ及びバーストタイプを示すバースト情報信号によって第２アドレスを発生する第２アドレス発生器とを含み、
前記第１アドレスは、バースト動作モードの間の前記クロックサイクルの第１半周期に各々対応し、第２アドレスは、前記バースト動作モードの間の前記クロックサイクルの第２半周期に各々対応することを特徴とするＲＡＭ装置。
【請求項２】
前記第１アドレス発生器からの前記第１アドレスを順次デコーディングする第１デコーダと、
前記第２アドレス発生器からの前記第２アドレスを順次デコーディングする第２デコーダをさらに含むことを特徴とする請求項１に記載のＲＡＭ装置。
【請求項３】
前記第１アドレス発生器は、カウンタで構成されることを特徴とする請求項２に記載のＲＡＭ装置。
【請求項４】
前記第２アドレス発生器は、
前記第１アドレスのうち、最下位ビットを除外した他のアドレスビットを受け、前記他のアドレスビットの値を１増加させて、前記増加されたアドレスビットを第３アドレスとして出力するアドレスインクリメント器と、ここで、前記他のアドレスビットは、増加されたアドレスビットに各々対応し、
前記第１アドレスの最下位ビット及び前記バースト情報信号に応じて、前記増加されたアドレスビットに各々対応する選択信号を発生する選択信号発生器と、
前記他のアドレスビット及び前記増加されたアドレスビットを受け、前記選択信号に応じて前記第１及び第３アドレスのうち１つを選択し、前記選択されたアドレスに対応するアドレスビットを第２アドレスとして出力する選択器とを含むことを特徴とする請求項３に記載のＲＡＭ装置。
【請求項５】
前記バースト情報信号は、メモリ装置に具現されたモードレジスタのセットから生成されることを特徴とする請求項４に記載のＲＡＭ装置。
【請求項６】
データを貯蔵するメモリセルアレーを有し、少なくとも２つのデータが１つのクロックサイクルの間に入／出力されるダブルデータ速度方式を具えるバーストタイプのＲＡＭ装置において、
外部から印加される初期アドレスを受けるアドレスバッファと、
前記アドレスバッファからの前記初期アドレスに応じて、第１アドレスを順次発生する第１アドレス発生器と、ここで、前記第１アドレスは、バースト動作モードの間の前記クロックサイクルの第１半周期に各々対応し、
前記第１アドレスに応じて第２アドレスを発生する第２アドレス発生器とを含み、
前記第２アドレス発生器は、
前記第１アドレスのうち、最下位ビットを除外した他のアドレスビットを受け、前記余りのアドレスビットの値を１増加させ、増加されたアドレスビットを第３アドレスとして出力するアドレスインクリメント器と、ここで、前記他のアドレスビットは、前記増加されたアドレスビットに各々対応し、
前記第１アドレスの最下位ビット及び前記バースト情報信号に応じて、前記増加されたアドレスビットに各々対応する選択信号を発生する選択信号発生器と、
前記他のアドレスビット及び前記増加されたアドレスビットを受け、前記選択信号に応じて前記第１及び第３アドレスのうち１つを選択し、前記選択されたアドレスに対応するアドレスビットを第２アドレスとして出力する選択器とを含むことを特徴とするＲＡＭ装置。
【請求項７】
前記第１アドレス発生器は、カウンタで構成されることを特徴とする請求項６に記載のＲＡＭ装置。
【請求項８】
前記第１アドレス発生器からの前記第１アドレスを順次デコーディングする第１デコーダと、
前記第２アドレス発生器からの第２アドレスを順次デコーディングする第２デコーダとをさらに含むことを特徴とする請求項６に記載のＲＡＭ装置。
【請求項９】
前記バースト情報信号は、バーストタイプ及びバースト長さを各々示し、前記バースト情報信号は、メモリ装置に具現されたモードレジスタのセットから生成されることを特徴とする請求項６に記載のＲＡＭ装置。
【請求項１０】
データを貯蔵するメモリセルアレーを有し、少なくとも２つのデータが１つのクロックサイクルの間入／出力されるダブルデータ速度方式を具えるバーストタイプのＲＡＭ装置で、バースト動作モードのためのアドレスを発生するアドレス発生方法において、
外部から初期アドレスとして第１アドレスを受ける段階と、
バースト情報信号及び前記第１アドレスのうち最下位ビットに応じて選択信号を発生する段階と、
前記初期アドレスのうち最下位ビットを除外した他のアドレスビットを受け、前記他のアドレスビットの値を１増加させて、前記増加されるアドレスビットを第２アドレスとして出力する段階と、
前記他のアドレスビット及び前記増加されたアドレスビットを受け、前記選択信号に応じて前記第１及び第２アドレスのうち１つを選択して、前記選択されたアドレスに対応するアドレスビットを前記初期アドレスの次のアドレスとして出力する段階とを含むことを特徴とするアドレス発生方法。
【請求項１１】
前記バースト情報信号は、バースト動作モードのバースト長さ及びバーストタイプを示し、前記メモリ装置に具現されたモードレジスタのセットから生成されることを特徴とする請求項１０に記載のアドレス発生方法。
【請求項１２】
前記次のアドレスを受け、デコーディングする段階をさらに含むことを特徴とする請求項１１に記載のアドレス発生方法。
【請求項１３】
前記初期アドレスに応じて第３アドレスを発生する段階と、
前記第３アドレスを受け、デコーディングする段階とをさらに含み、
前記第１及び第３アドレスは、前記クロックサイクルの第１半周期の間に使用され、前記次のアドレスは、前記クロックサイクロの第２半周期の間に使用されることを特徴とする請求項１１に記載のアドレス発生方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）装置及びそのアドレス発生方法に関するものであり、より詳しくは、バーストタイプ（ｂｕｒｓｔ−ｔｙｐｅ）のＲＡＭ装置のアドレス発生及びデコーディング回路とそのアドレス発生方法に関するものである。
【従来の技術】
ビデオＲＡＭ（ＶＲＡＭ）、同期型ＲＡＭ及びバーストＲＡＭは、高速アクセスのために、内部的に生成されたアドレスのシーケンス（“アドレスバースト”、又は“アドレスシーケンス”と称する）を必要とする。一般に、特定アドレスバーストのスタートアドレス（又は初期アドレス）は外部（例えば、ホストコンピューター、又はプロセッサ）から供給され、次のクロック信号がアドレス発生器に達するときまで、特定アドレスバーストの以降のアドレスがバースト区間の間アドレス発生器から順次発生される。
【０００２】
そのような機能を行うアドレス発生器の関連技術は、Ｕ．Ｓ．Ｐａｔｅｎｔ  Ｎｏ．５，５９６，６１６に“ＢＵＲＳＴ  ＡＤＤＲＥＳＳ  ＳＥＱＵＥＮＣＥＧＥＮＥＲＡＴＯＲ  ＦＯＲ  ＡＤＤＲＥＳＳＩＮＧ  ＳＴＡＴＩＣ  ＲＡＮＤＯＭ−ＡＣＣＥＳＳ−ＭＥＭＯＲＹ  ＤＥＶＩＣＥ”という題目で、Ｕ．Ｓ．Ｐａｔｅｎｔ  Ｎｏ．５，７０８，６８８に“ＨＩＧＨ  ＳＰＥＥＤ  ＰＲＯＧＲＡＭＭＡＢＬＥ  ＢＵＲＳＴ  ＡＤＤＲＥＳＳ  ＧＥＮＥＲＡＴＩＯＮ  ＣＩＲＣＵＩＴ”という題目で、そしてＵ．Ｓ．Ｐａｔｅｎｔ  Ｎｏ．５，４５２，２６１に“ＳＥＲＩＡＬ  ＡＤＤＲＥＳＳ  ＧＥＮＥＲＡＴＯＲ  ＦＯＲ  ＢＵＲＳＴ  ＭＥＭＯＲＹ”という題目で開示されており、これらはリファレンスとして本明細書に含まれる。
【０００３】
前述されたリファレンスは、シングルデータ速度方式（ｓｉｎｇｌｅ  ｄａｔａ  ｒａｔｅ  ｓｃｈｅｍｅ）を有するＲＡＭ装置で使用される。シングルデータ速度方式は、１つのデータが１つのクロックサイクルの間に、メモリ装置に入力／から出力されることを意味する。各ＲＡＭ装置でバーストモードを具現することによって高速アクセス動作は行われるけれども、ユーザはもっと速いアクセス動作を引き続き要求している。
【０００４】
そのような要求を満足させるために、少なくとも２つのデータが１つのクロックサイクル（又はシステムクロックサイクル）の間に、メモリ装置に入力／出力されるダブルデータ速度方式（以後、“ＤＤＲ方式”と称する）が提案されてきた。そのようなＤＤＲ方式を具えたバースト−タイプのＲＡＭ装置は、シングルデータ速度方式を有する装置と比較するとき、約２倍のアクセス速度を有する。ＤＤＲ方式を有するバースト−タイプのＲＡＭアクセスメモリ装置で１つのクロックサイクルの間に、２つのデータを入／出力するためには、クロックサイクルの第１ロジック状態区間の間と、クロックサイクルの第２ロジック状態区間の間とに、アドレスが各々要求される。
【０００５】
データを貯蔵するメモリセルアレーを有するバーストタイプのＲＡＭ装置においては、２つのアドレス発生回路が要求され、１つは、第１ロジック状態区間（以後、第１半周期と称する）のためのアドレスを発生するために使用され、もう１つは、第２ロジック状態区間（以後、第２半周期と称する）のためのアドレスを発生するために使用される。ＤＤＲ方式を有するバースト−タイプのＲＡＭ装置で使用される従来のアドレス発生及びデコーディング回路のブロック図が、図１に図示されている。
【０００６】
図１を参照すると、アドレスバッファ１０は、外部から印加される入力アドレスＡｎを受け、入力アドレスＡｎは、スタート（又は初期）アドレスとして使用されるマルチビットアドレスである。アドレスシーケンサ（ａｄｄｒｅｓｓ  ｓｅｑｕｅｎｃｅｒ）１２（一般にカウンタで構成される）は、アドレスバッファ１０からスタートアドレスを受け、バーストモード、即ちシーケンシャルモード（ｓｅｑｕｅｎｔｉａｌ  ｍｏｄｅ）、又はインターリーブモード（ｉｎｔｅｒｌｅａｖｅｄ  ｍｏｄｅ）に応じて、各クロックサイクルの第１半周期のための一連のアドレスを発生する。アドレスシーケンサ１２は、“ＰＲＯＧＲＡＭＭＡＢＬＥ  ＢＩＮＡＲＹ／ＩＮＴＥＲＬＥＡＶＥＤ  ＳＥＱＵＥＮＣＥ  ＣＯＵＮＴＥＲ”という題目で、Ｕ．Ｓ．Ｐａｔｅｎｔ  Ｎｏ．５，４８１，５８１に、そして“ＩＮＴＥＲＬＥＡＶＥＤ  ＡＮＤＳＥＱＵＥＮＴＩＡＬ  ＣＯＵＮＴＥＲ”という題目でＵ．Ｓ．Ｐａｔｅｎｔ  Ｎｏ．５，５９４，７６５に各々開示されており、リファレンスとして本明細書に含まれる。
【０００７】
アドレスバッファ１０からのスタートアドレスは、アドレスシーケンサ１２と共に第１及び第２デコーダ１４及び１８に供給される。第１デコーダ１４は、各クロックサイクルの第１半周期のために、アドレスバッファ１０及びアドレスシーケンサ１２から各々提供されるアドレスをデコーディングする。。第２デコーダ１８は、アドレスバッファ１０、又はアドレスシーケンサ１２からのアドレスに応じて、各クロックサイクルの第２半周期のためのアドレスを発生する。第２デコーダ１８の詳細回路図が、図２に図示されている。
【０００８】
図２に図示されたように、アドレス発生器として使用された従来の第２デコーダ１８は、ロジックゲート回路の組み合わせによって具現される。より詳しくは、第２デコーダ１８は、アドレス発生構造の代わりに、バースト長さ（例えば、ＢＬ４及びＢＬ８）及びバーストモード（インターリーブ、又はシーケンシャルモード）情報、そしてアドレスバッファ１０、又はアドレスシーケンサ１２からのアドレス信号を利用して、各クロックサイクルの第２半周期の間の全ての実行可能なアドレスを出力できるように構成される。
【発明が解決しようとする課題】
しかしながら、従来のアドレス発生及びデコーディング回路構造によると、さらに多くのバースト長さが、ＤＤＲ方式を有するバーストタイプのＲＡＭ装置に提供されると、ロジックゲート回路の数及び各ロジックゲート回路のファンインがさらに増加する。なぜならば、各クロックサイクルの第２半周期のためのアドレスが自動的に生成されず、バースト長さ及びバーストモードによって第２半周期のための全ての実行可能なアドレスの組み合わせによって生成されるためである。そのため、ＤＤＲ方式を有するバーストタイプのＲＡＭ装置のアクセス速度が低下し、アドレス発生器として使用されてきた従来の第２デコーダ１８は、複雑すぎるため半導体チップに組み込むことが難しくなる。
【０００９】
従って、本発明の目的は、ダブルデータ速度方式を有するバーストタイプの向上されたアドレス発生及びデコーディング回路を含むＲＡＭ装置及びそのアドレス発生方法を提供することにある。
【課題を解決するための手段】
上述のような目的を達成するための本発明の特徴によると、バーストタイプのＲＡＭ装置は、データを貯蔵するメモリセルアレーを有し、少なくとも２つのデータが１つのクロックサイクルの間に入／出力されるダブルデータ速度方式を具える。バーストタイプのＲＡＭ装置において、外部から印加される初期アドレスを受けるアドレスバッファと、アドレスバッファからの初期アドレスに応じて第１アドレスを順次発生する第１アドレス発生器と、第１アドレスを受け、バースト動作モードの間にバースト長さ及びバーストタイプを示すバースト情報信号によって第２アドレスを発生する第２アドレス発生器とが提供される。第１アドレスは、バースト動作モードの間のクロックサイクルの第１半周期に各々対応し、第２アドレスは、バースト動作モードの間のクロックサイクルの第２半周期に各々対応する。さらに、第１アドレス発生器からの第１アドレスを順次デコーディングする第１デコーダと、第２アドレス発生器からの第２アドレスを順次デコーディングする第２デコーダとが提供される。
【００１０】
この望ましい実施の形態において、第１アドレス発生器は、カウンタで構成される。
【００１１】
この望ましい実施の形態において、第２アドレス発生器は、第１アドレスのうち、最下位ビットを除外した他のアドレスビットを受け、他のアドレスビットの値を１増加させて、増加されたアドレスビットを第３アドレスとして出力するアドレスインクリメント器と、ここで、他のアドレスビットは、増加されたアドレスビットに各々対応し、第１アドレスの最下位ビット及びバースト情報信号に応じて増加されたアドレスビットに各々対応する選択信号を発生する選択信号発生器と、他のアドレスビット及び増加されたアドレスビットを受け、選択信号に応じて第１及び第３アドレスのうち１つを選択し、選択されたアドレスに対応するアドレスビットを第２アドレスとして出力する選択器とを含む。
【００１２】
この望ましい実施の形態において、バースト情報信号は、メモリ装置に具現されたモードレジスタのセットから生成される。
【００１３】
本発明のほかの特徴によると、バーストタイプのＲＡＭ装置でバースト動作モードのためのアドレスを発生するアドレス発生方法が提供される。データを貯蔵するメモリセルアレーを有し、少なくとも２つのデータが１つのクロックサイクルの間入／出力されるダブルデータ速度方式を具え、するバースト−タイプのＲＡＭ装置で、バースト動作モードのためのアドレスを発生するアドレス発生方法において、外部から初期アドレスとして第１アドレスを受ける段階と、バースト情報信号及び第１アドレスのうち最下位ビットに応じて選択信号を発生する段階と、初期アドレスのうち最下位ビットを除外した他のアドレスビットを受け、他のアドレスビットの値を１増加させて、増加されるアドレスビットを第２アドレスとして出力する段階と、他のアドレスビット及び増加されたアドレスビットを受け、選択信号に応じて第１及び第２アドレスのうち１つを選択して、選択されたアドレスに対応するアドレスビットを初期アドレスの次のアドレスとして出力する段階とを含む。
【発明の実施の形態】
このような装置及び方法によって、以下本発明の実施の形態例が参照図面に基づいて詳細に説明される。
【００１４】
図３を参照すると、本実施の形態によるアドレス発生及びデコーディング回路のブロック図が図示されている。
【００１５】
アドレスバッファ１００及び第１デコーダ１４０は、図１に図示された構成要素と同様の機能を有するので、それに対する説明は省略する。さらに、第１アドレス発生器１２０は、図１のアドレスシーケンサ１２に対応し、バースト動作モードの間、アドレスバッファ１００からの初期アドレスに応じて各クロックサイクルの第１半周期のための一連のアドレスを発生する。
【００１６】
本実施の形態のアドレス発生及びデコーディング回路には、第２アドレス発生器１６０が提供され、第２アドレス発生器１６０は、第１アドレス発生器１２０からの一連のアドレスを受けて、バースト長さ及びバーストモードによって各クロックサイクルの第２半周期に対応するアドレスを発生する。第２アドレス発生器１６０から生成された一連のアドレスは、第２デコーダ１８０によって順次デコーディングされる。以後、本実施の形態による第２アドレス発生器１６０及び第２デコーダ１８０の望ましい構成例が詳細に説明される。
【００１７】
図４は、第１実施形態による第２アドレス発生器１６０Ａのブロック図であり、第２アドレス発生器の詳細回路図が図５に図示されている。バーストタイプのＲＡＭ装置が４のバースト長さと８のバースト長さを提供し、外部からの初期アドレスは３ビットアドレスと仮定してみよう。
【００１８】
図４を参照すると、第２アドレス発生器１６０Ａは、アドレスインクリメント器１６２、選択器１６７、及び選択信号発生器１６８を含む。アドレスインクリメント器１６２は、アドレスバッファ１００、又は第１アドレス発生器１２０からのアドレスビット信号（Ａ１，Ａ２）及び相補アドレスビット信号（Ａ１Ｂ，Ａ２Ｂ）を入力信号として受け、アドレスビット信号（Ａ１，Ａ２）の値を１ほど増加させる。例えば、アドレスバッファ１００からのアドレスビット信号（Ａ０，Ａ1，Ａ２）が‘１１１’と仮定してみよう。このような条件下で、アドレスビット信号（Ａ１，Ａ２）は、‘１１’であり、アドレスインクリメント１６２からのアドレスビット信号（Ａ１Ｎ，Ａ２Ｎ）は‘００’になる。
【００１９】
図５に図示されたように、アドレスインクリメント部１６２は、２つの伝達ゲート２０１及び２０２で構成され、各ゲートは、図５に図示されたように連結されたＰＭＯＳ及びＮＭＯＳトランジスタで構成される。アドレスビット信号（Ａ１，Ａ２）が‘１１’であり、相補アドレスビット信号（Ａ１Ｂ，Ａ２Ｂ）が‘００’であるとき、伝送ゲート２０２のＰＭＯＳ及びＮＭＯＳトランジスタＰ２、Ｎ２は、ターンオンされ、伝送ゲート２０１のＰＭＯＳ及びＮＭＯＳトランジスタＰ１、Ｎ１は、ターンオフされる。そのため、アドレスインクリメント器１６２は、出力信号として、‘００’のアドレスビット信号（Ａ１Ｎ，Ａ２Ｎ）を出力する。
【００２０】
再び、図４を参照すると、第２アドレス発生器１６０Ａの選択器１６７は、２つのマルチプレクサ１６４及び１６６で構成される。マルチプレクサのうち、１つはアドレスビット信号を受け、選択信号発生器１６８からの選択信号Ｓ１に応じて入力された信号（Ａ１，Ａ１Ｎ）のうち、１つを出力信号Ａ１’として出力する。もう１つのマルチプレクサは、アドレスビット信号（Ａ２，Ａ２Ｎ）を受け、選択信号発生器１６８からの選択信号Ｓ２に応じて入力された信号（Ａ２，Ａ２Ｎ）のうち１つを出力信号Ａ２’として出力する。
【００２１】
再び、図５を参照すると、マルチプレクサ１６４は、インバータ２０４と２つの伝送ゲート２０３及び２０５で構成され、各伝送ゲートは、ＰＭＯＳ及びＮＭＯＳトランジスターからなる。伝送ゲート２０３のトランジスターＰ３、Ｎ３の電流通路は、信号ラインＬ１とノードＮＤ２との間に形成される。トランジスタＰ３のゲート電極は、インバータ２０４を通して選択信号Ｓ１に連結され、トランジスタＮ３のゲート電極は選択信号Ｓ１に直接連結される。ゲート電極が選択信号Ｓ１に連結された伝送ゲート２０５のＰＭＯＳトランジスタＰ４は、信号ラインＬ２とノードＮＤ２との間に形成された電流通路を有する。伝送ゲート２０５のトランジスタＮ４は、インバータ２０４を通して選択信号Ｓ１に連結されたゲート電極及び、信号ラインＬ２とノードＮＤ２との間に形成された電流通路を有する。
【００２２】
選択信号Ｓ１がロジック低レベルになるとき、アドレスビット信号Ａ１Ｎを伝達するための信号ラインＬ２が、伝送ゲート２０５を通して出力信号Ａ１’を出力するためのノードＮＤ２に連結される。そして選択信号Ｓ１が高レベルになるとき、アドレスビット信号Ａ１を伝達するための信号ラインＬ１が、伝送ゲート２０３を通してノードＮＤ２に連結される。
【００２３】
同様に、マルチプレクサ１６６は、インバータ２０７と２つの伝送ゲート２０６及び２０８で構成され、各伝送ゲートは、ＰＭＯＳ及びＮＭＯＳトランジスターからなる。伝送ゲート２０６のトランジスタＰ５、Ｎ５の電流通路は、信号ラインＬ３とノードＮＤ３との間に形成される。トランジスタＰ５のゲート電極は、インバータ２０７を通して選択信号Ｓ２に連結され、トランジスタＮ５のゲート電極は選択信号Ｓ２に直接連結される。ゲート電極が選択信号Ｓ２に連結された伝送ゲート２０８のＰＭＯＳトランジスタＰ６は、信号ラインＬ４とノードＮＤ３との間に形成された電流通を有する。伝送ゲート２０８のトランジスタＮ６は、インバータ２０７を通して選択信号Ｓ２に連結されたゲート電極及び、信号ラインＬ４とノードＮＤ３との間に形成された電流通路を有する。
【００２４】
選択信号Ｓ２がロジック低レベルになるとき、アドレスビット信号Ａ２Ｎを伝達するための信号ラインＬ４が、伝送ゲート２０８を通して出力信号Ａ２’を出力するためのノードＮＤ３に連結される。そして選択信号Ｓ２が高レベルになるとき、アドレスビット信号Ａ２を伝達するための信号ラインＬ３が、伝送ゲート２０６を通してノードＮＤ３に連結される。
【００２５】
再び、図４を参照すると、選択信号発生器１６８は、バースト情報信号ＰＩＮＴＥＤ（図面には図示されないが、モードレジスタセットから生成される）及びＢＬｉ（ｉ＝４、８）とアドレスビット信号ＡＯＢを受け、それに応じて選択信号Ｓ１、Ｓ２を発生する。信号ＰＩＮＴＥＤは、バーストタイプのＲＡＭ装置がインターリーブモードで動作するか、又はシーケンシャルモードで動作するかを示す。例えば、バーストタイプのＲＡＭ装置がインターリーブモードで動作するとき、信号ＰＩＮＴＥＤはロジック高レベルになる。ＲＡＭ装置がシーケンシャルモードで動作するとき、信号ＰＩＮＴＥＤはロジック低レベルになる。信号ＢＬｉは、バースト長さが４、又は８であるかを示すためである。例えば、バースト長さが４であるとき、信号ＢＬ４、ＢＬ８は、各々ロジック高レベルとロジック低レベルになる。信号ＡＯＢ、即ちアドレスビット信号Ａ０の相補信号は、初期アドレス及び一連のアドレスが奇数番目であるか偶数番目アドレスであるかを示すためである。例えば、ＡＯＢ＝１であるとき、初期アドレス、又は第１アドレス発生器１２０で生成された一連のアドレスは、偶数番目アドレスである。ＡＯＢ＝０であるとき、初期アドレス、又は第１アドレス発生器１２０で生成された一連のアドレスは、奇数番目アドレスである。
【００２６】
前述された条件による選択信号Ｓ１、Ｓ２のロジック状態が、下の表１に図示されている。
【００２７】
【表１】
0003779500.tif 000002
【００２８】
選択信号発生器１６８は、インバータ２１２、２つのノーアゲート（ＮＯＲ  ｇａｔｅ）２０９、２１１及び２つのナンドゲート（ＮＡＮＤ  ｇａｔｅ）２１０、２１３で構成される。ノーアゲート２０９は、信号ＰＩＮＴＥＤ、ＡＯＢを各々受ける入力端子を有し、ノーアゲート２０９の出力端子は、ナンドゲート２１０の一方の入力端子に連結される。ナンドゲート２１０は、信号ＢＬ８を受ける他の入力端子と選択信号Ｓ２を出力するための出力端子を有する。信号ＢＬ４、ＢＬ８はノーアゲート２１１の入力端子に各々提供され、ナンドゲート２１３は、ノーアゲート２０９の出力端子に、インバータ２１２を通してノーアゲート２１１の出力端子に各々連結された入力端子を有する。選択信号Ｓ１は、ナンドゲート２１３の出力端子から提供される。
【００２９】
図６は、図４に図示された第２デコーダ１８０Ａの望ましい実施形態である。
【００３０】
第２デコーダ１８０Ａは、第２アドレス発生器１６０Ａからの出力Ａ１’、Ａ２’を受けてデコーディングし、その結果の出力信号ＤＡ１２、ＤＡ１Ｂ２、ＤＡ１２Ｂ、ＤＡ１Ｂ２Ｂのうち１つが活性化される。第２デコーダ１８０Ａは、図示されたように連結された４つのナンドゲート２１６，２１８、２２０、２２２及び６つのインバータ２１４、２１５、２１７、２１９、２２１、２２３で構成される。
【００３１】
本実施の形態によるアドレス発生及びデコーディング回路の動作が参照図面に基づいて以下詳細に説明される。ＤＤＲ方式を有するバーストタイプのＲＡＭ装置が４のバースト長さを有し、シーケンシャルモードで動作すると仮定してみよう。
【００３２】
まず、初期アドレスが外部からアドレスバッファ１００に印加されるとき、初期アドレスは、デコーディングされるように第１デコーダ１４０に伝達される。同時に初期アドレスは、第１及び第２アドレス発生器１２０、１６０Ａに供給される。第１アドレス発生器１２０は、アドレスバッファ１００からの初期アドレスに応じて各クロックサイクルの第１半周期のための一連のアドレスを発生する。同様に第２アドレス発生器１６０Ａは、初期アドレス及び一連のアドレスに応じて各クロックサイクルの第２半周期のための一連のアドレスを発生する。第１半周期のための初期アドレス（Ａ０，Ａ１，Ａ２）が‘１１１’であるとき、第２アドレス発生器１６０Ａの動作は、次のようである。
【００３３】
前述された条件によると、図５の選択信号発生器１６８は、ロジック低レベルの選択信号Ｓ１とロジック高レベルの選択信号Ｓ２を発生し、これは表１に図示されている。
【００３４】
第２アドレス発生器１６０Ａのアドレスインクリメント器１６２は、‘１１’のアドレスビット信号（Ａ１，Ａ２）と‘００’の相補アドレスビット信号（Ａ１Ｂ，Ａ２Ｂ）を受け、アドレスビット信号（Ａ１，Ａ２）の値を１ほど増加させて出力信号としてアドレスビット信号
（Ａ１Ｎ，Ａ２Ｎ）を出力する。より詳しくは、信号Ａ２、Ａ２Ｂが各々高及び低状態にあるため、アドレスビット信号Ａ１Ｂは、アドレスインクリメント１６２の１出力信号Ａ２Ｎとして信号ラインＬ４に伝達される。そして、アドレスビット信号Ａ１Ｂも他の出力信号Ａ１Ｎとして信号ラインＬ２に伝達される。結果的に、アドレスインクリメント１６２から出力される信号（Ａ１Ｎ，Ａ２Ｎ）が‘００’になる。
【００３５】
その次に、図５から分かるように、選択器１６７のマルチプレクサ１６４は、ロジック低レベルの選択信号Ｓ１に応じて信号ラインＬ２の信号Ａ１Ｎを一つの出力信号Ａ１’として選択する。同時に、選択器１６７のマルチプレクサ１６６は、ロジック高レベルの選択信号Ｓ２に応じて信号ラインＬ３の信号Ａ２を他の出力信号Ａ２’として選択する。そのため、第２アドレス発生器１６０Ａは、‘０１’のアドレスビット信号（Ａ１’，Ａ２’）を発生し、クロックサイクルの第２半周期に対応する。‘０１’のアドレスビット信号（Ａ１’，Ａ２’）は、第２デコーダ１８０Ａによってデコーディングされる。ここで、アドレスビット信号Ａ０Ｂ（即ち、Ａ０）は選択信号Ｓ１、Ｓ２を発生するために使用されるため、第２デコーダ１８０Ａに提供されない。
【００３６】
他の例として、ＤＤＲ方式を有するバーストタイプのＲＡＭ装置が８のバースト長さを有し、シーケンシャルモードで動作すると仮定してみよう。アドレスバッファ１００、第１アドレス発生器１２０及び第１デコーダ１４０の動作は、バースト長さが４である例で説明されたのと同様であり、その説明は省略する。この例に場合、選択信号発生器１６８は、前述された条件によってロジック低レベルの選択信号Ｓ１とロジック低レベルの選択信号Ｓ２を発生する。
【００３７】
まず、第２アドレス発生器１６０Ａのアドレスインクリメント器１６２は、‘１１’のアドレスビット信号（Ａ１，Ａ２）と‘００’の相補アドレスビット信号（Ａ１Ｂ，Ａ２Ｂ）を受け、アドレスビット信号（Ａ１，Ａ２）の値を１ほど増加させて出力信号としてアドレスビット信号（Ａ１Ｎ、Ａ２Ｎ）を出力する。より詳しくは、信号Ａ２、Ａ２Ｂが各々高及び低状態にあるため、アドレスビット信号Ａ１Ｂは、アドレスインクリメント器１６２の出力信号Ａ２Ｎとして信号ラインＬ４に伝達される。そしてアドレスビット信号Ａ１Ｂも他の出力信号Ａ１Ｎとして信号ラインＬ２に伝達される。結果的に、アドレスインクリメント器１６２から出力される信号（Ａ１Ｎ，Ａ２Ｎ）が‘００’になる。
【００３８】
その次に、選択器１６７のマルチプレクサ１６４は、ロジック低レベルの選択信号Ｓ１に応じて信号ラインＬ２の信号Ａ１Ｎを一つの出力信号Ａ１’として選択する。同時に選択器１６７のマルチプレクサ１６６は、ロジック低レベルの選択信号Ｓ２に応じて信号ラインＬ４の信号Ａ２Ｎを他の出力信号Ａ２’として選択する。そのため、第２アドレス発生器１６０Ａは、‘００’のアドレスビット信号（Ａ１’，Ａ２’）を発生し、クロックサイクルの第２半周期に対応する。‘００’のアドレスビット信号（Ａ１’，Ａ２’）は、第２デコーダ１８０Ａによってデコーディングされる。
【００３９】
前者の例ではアドレスビット信号（Ａ１’，Ａ２’）は‘０１’になる反面、後者の例ではアドレスビット信号（Ａ１’，Ａ２’）は‘００’になることが分かる。その理由は、次のとおりである。ＲＡＭ装置が４のバースト長さＢＬ４に設定される場合、外部から提供される初期アドレス（Ａ０，Ａ１，Ａ２）のアドレスビット信号Ａ２は、バースト動作モードの間はレベル変化なしに維持される。しかし、ＲＡＭ装置が８のバースト長さＢＬ８に設定される場合、外部から提供される初期アドレス（Ａ０，Ａ１，Ａ２）のアドレスビット信号Ａ２は、バースト動作モードの間に変化する。そのため、第２半周期のためのアドレス（Ａ１’，Ａ２’）は、前者（ＢＬ４）の場合‘０１’になり、後者（ＢＬ８）の場合‘００’になる。
【００４０】
第１実施形態から、ＤＤＲ方式を有するバーストタイプのＲＡＭ装置がインターリーブモードで動作するとき、第２アドレス発生器１６０Ａの動作が前述された例と同様の方法で行われることは自明である。
【００４１】
図７は、第２実施形態による第２アドレス発生器１６０Ｂのブロック図であり、アドレス発生器１６０Ｂの詳細回路図が図８に図示されている。図７及び図８から、図４及び図５の構成要素と同様の構成要素は、同一の参照番号に表記される。図７の第２アドレス発生器１６０Ｂは、４、８、そして１６のバースト長さを支援するように具現され、外部から印加される初期アドレスは、４ビットアドレスである。
【００４２】
図７を参照すると、第２アドレス発生器１６０Ｂは、アドレスインクリメント器２６２、選択器２６７、及び選択信号発生器２６８を含む。アドレスインクリメント器２６２は、アドレスバッファ１００から、又は第１アドレス発生器１２０からのアドレスビット信号（Ａ１，Ａ２，Ａ３）及び相補アドレスビット信号（Ａ１Ｂ，Ａ２Ｂ，Ａ３Ｂ）を入力信号として受け、アドレスビット信号（Ａ１，Ａ２，Ａ３）の値を１ほど増加させる。例えば、アドレスバッファ１００からのアドレスビット信号（Ａ０，Ａ１，Ａ２，Ａ３）が‘１１１１’と仮定してみよう。この条件から、アドレスビット信号（Ａ１，Ａ２，Ａ３）は、‘１１１’であり、アドレスインクリメント器２６２からのアドレスビット信号（Ａ１Ｎ，Ａ２Ｎ，Ａ３Ｎ）は‘０００’である。
【００４３】
図８に図示されたように、アドレスインクリメント器２６２は、図面に図示されたように連結された２入力ナンドゲート２２５、インバータ２２６、そして各々がＰＭＯＳ及びＮＭＯＳトランジスタで構成される４つの伝送ゲート２２３、２２４、２２７、２２８で構成される。アドレスビット信号（Ａ１，Ａ２，Ａ３）が‘１１１’であり、相補アドレスビット信号（Ａ１Ｎ，Ａ２Ｎ，Ａ３Ｎ）が‘０００’であるとき、伝送ゲート２２４、２２８は活性化され、伝送ゲート２２３、２２７は非活性化される。ナンドゲート２２５の出力信号はロジック低レベルを有する。そのため、アドレスインクリメント器２６２からのアドレスビット信号（Ａ１Ｎ，Ａ２Ｎ，Ａ３Ｎ）は‘０００’になる。
【００４４】
再び、図７を参照すると、第２アドレス発生器１６０Ｂの選択器２６７は、３つのマルチプレクサ２６７Ａ、２６７Ｂ、２６７Ｃを有する。第１マルチプレクサ２６７Ａは、アドレスビット信号（Ａ１，Ａ１Ｎ）を受け、選択信号発生器２６８からの選択信号Ｓ１に応じて、入力された信号（Ａ１，Ａ１Ｎ）のうち１つを出力信号Ａ１’として出力する。第２マルチプレクサ２６７Ｂは、アドレスビット信号（Ａ２，Ａ２Ｎ）のうち１つを出力信号Ａ２’として出力する。そして第３マルチプレクサ２６７Ｃは、アドレスビット信号（Ａ３，Ａ３Ｎ）を受け、選択信号発生器２６８からの選択信号Ｓ３に応じて、入力された信号（Ａ３，Ａ３Ｎ）のうち１つを出力信号Ａ３’として出力する。再び、図８を参照すると、第１、第２、第３マルチプレクサ２６７Ａ、２６７Ｂ、２６７Ｃは、図８に図示されたように連結されたインバータ及び２つの伝送ゲートで構成される。
【００４５】
再び、図７を参照すると、選択信号発生器２６８は、信号ＰＩＮＴＥＤ、ＢＬｉ（ｉ＝４、８）、ＡＯＢを受け、それに応じて選択信号Ｓ１、Ｓ２、Ｓ３を発生する。図８に図示されたように、選択信号発生器２６８は、３つのノーアゲート２３８、２４０、２４３と、２つのインバータ２４１、２４４と、３つのナンドゲート２３９、２４２、２４５とで構成される。信号ＰＩＮＴＥＤは、バーストタイプのＲＡＭ装置がインターリーブモードで動作するか、又はシーケンシャルモードで動作するかを示す。例えば、バーストタイプのＲＡＭ装置がインターリーブモードで動作するとき、信号ＰＩＮＴＥＤはロジック高レベルになる。ＲＡＭ装置がシーケンシャルモードで動作するとき、信号ＰＩＮＴＥＤはロジック高レベルになる。信号ＢＬｉは、バースト長さが４、８、又は１６であるかを示すためである。例えば、バースト長さが４であるとき、信号ＢＬ４、ＢＬ８、ＢＬ１６は、各々ロジック高レベルとロジック低レベル、そしてロジック低レベルになる。信号ＡＯＢ、即ちアドレスビット信号Ａ０の相補信号は、初期アドレスと一連のアドレスが奇数番目、又は偶数番目アドレスであるかを示すためである。例えば、ＡＯＢ＝１であるとき、初期アドレス、又は第１アドレス発生器１２０で生成された一連のアドレスは、偶数番目アドレスである。ＡＯＢ＝０であるとき、初期アドレス、又は第１アドレス発生器１２０で生成された一連のアドレスは、奇数番目アドレスである。
【００４６】
前述された条件による選択信号Ｓ１、Ｓ２、Ｓ３のロジック状態が、下の表２に図示されている。
【００４７】
【表２】
0003779500.tif 000003
【００４８】
図９は、図７に図示された第２デコーダ１８０Ｂの望ましい実施形態である。
【００４９】
第２デコーダ１８０Ｂは、第２アドレス発生器１６０Ｂからの出力Ａ１’、Ａ２’Ａ３’が入力されてデコーディングし、その結果出力信号のうち１つが活性化される。第２デコーダ１８０Ｂは、図９に図示されたように、連結された８つのナンドゲートと１１のインバータで構成される。
【００５０】
本実施の形態によるアドレス発生及びデコーディング回路の動作が、参照図面に基づいて以下詳細に説明される。ＤＤＲ方式を有するバーストタイプのＲＡＭ装置が４のバースト長さを有し、シーケンシャルモードで動作すると仮定してみよう。前述された条件によると、図８の選択信号発生器２６８は、ロジック低レベルの選択信号Ｓ１、ロジック高レベルの選択信号Ｓ２、そしてロジック高レベルの選択信号Ｓ３を発生する。
【００５１】
初期アドレスが外部からアドレスバッファ１００に入力されると、初期アドレスは、デコーディングされるように第１デコーダ１４０に伝達される。同時に初期アドレスは、第１及び第２アドレス発生器１２０、１６０Ｂに供給される。第１アドレス発生器１２０は、初期アドレスに応じて各クロックサイクルの第１半周期のための一連のアドレスを発生する。同様に第２アドレス発生器１６０Ｂは、初期アドレス及び一連のアドレスに応じて各クロックサイクルの第２半周期のための一連のアドレスを発生する。第１半周期のための初期アドレスＡ０、Ａ１、Ａ２、Ａ３が‘１１１１’であるとき、第２アドレス発生器１６０Ｂの動作が、以下説明される。
【００５２】
第２アドレス発生器１６０Ｂのアドレスインクリメント器１６２は、‘１１１’のアドレスビット信号（Ａ１，Ａ２，Ａ３）と‘００’の相補アドレスビット信号（Ａ１Ｂ，Ａ２Ｂ，Ａ３Ｂ）を受け、アドレスビット信号（Ａ１，Ａ２，Ａ３）の値を１ほど増加させて出力信号としてアドレスビット信号（Ａ１Ｎ，Ａ２Ｎ，Ａ３Ｎ）を出力する。より詳しくは、信号Ａ１Ｂは、アドレスインクリメント器２６２の第１出力信号Ａ１Ｎとして使用される。信号Ａ２、Ａ３がロジック高いレベルになり、信号Ａ２Ｂ、Ａ３Ｂがロジック低レベルになるため、アドレスビット信号Ａ１Ｂは、アドレスインクリメント器２６２の第２出力信号Ａ２Ｎとして出力される。そしてナンドゲート２２５から出力されたロジック低レベルの出力信号は、アドレスインクリメント器２６２の第３出力信号Ａ３Ｎとして伝送ゲート２２８に伝達される。結果的に、アドレスインクリメント１６２から出力される信号（Ａ１Ｎ，Ａ２Ｎ，Ａ３Ｎ）が‘０００’になる。
【００５３】
その次に、マルチプレクサ２６７Ａは、ロジック低レベルの選択信号Ｓ１に応じて第１出力信号Ａ１’として信号Ａ１Ｎを選択し、マルチプレクサ２６７Ｂは、ロジック高レベルの選択信号Ｓ２に応じて第２出力信号Ａ２’として信号Ａ１を選択し、マルチプレクサ２６７Ｃは、ロジック低レベルの選択信号Ｓ３に応じて第３出力信号Ａ３１’として信号Ａ３を選択する。そのため、第２アドレス発生器１６０Ｂは、‘０１１’のアドレスビット信号（Ａ１’，Ａ２’，Ａ３’）を発生し、クロックサイクルの第２半周期に対応する。アドレスビット信号（Ａ１’，Ａ２’，Ａ３’）は、第２デコーダ１８０Ｂによってデコーディングされる。
【００５４】
バースト−タイプのＲＡＭ装置が４バースト動作を行うとき、初期アドレス（Ａ０，Ａ１，Ａ２，Ａ３）のうちアドレスビット信号（Ａ２，Ａ３）は変化する必要はない。そのため、クロックサイクルの第２半周期に対応する‘０１１’のアドレスビット信号（Ａ１’，Ａ２’，Ａ３’）が第２アドレス発生器１６０Ｂから発生されることが、前述から分かる。
【００５５】
他の例として、ＤＤＲ方式を有するバーストタイプのＲＡＭ装置が８のバースト長さを有し、シーケンシャルモードで動作すると仮定してみよう。アドレスバッファ１００、第１アドレス発生器１２０及び第１デコーダ１４０の動作は、前述されたＢＬ４の場合と同様であり、その説明は省略する。第１半周期のための初期アドレス（Ａ０，Ａ１，Ａ２，Ａ３）が‘１１１１’であるとき、選択信号Ｓ１、Ｓ２、Ｓ３は、各々低、低、そして高状態になる。第２アドレス発生器の動作が以下説明される。
【００５６】
第２アドレス発生器１６０Ｂのアドレスインクリメント器２６２は、‘１１１’のアドレスビット信号（Ａ１，Ａ２，Ａ３）と‘０００’の相補アドレスビット信号（Ａ１Ｂ，Ａ２Ｂ，Ａ３Ｂ）を受け、アドレスビット信号（Ａ１，Ａ２，Ａ３）の値を１ほど増加させて出力信号としてアドレスビット信号（Ａ１Ｎ，Ａ２Ｎ，Ａ３Ｎ）を出力する。より詳しくは、信号Ａ１Ｂは、アドレスインクリメント器２６２の第１出力信号Ａ１Ｎとして使用される。信号Ａ２、Ａ３がロジック高レベルになり、信号Ａ２Ｂ、Ａ３Ｂがロジック低レベルになるため、アドレスビット信号Ａ１Ｂは、アドレスインクリメント器２６２の第２出力信号Ａ２Ｎとして出力される。そして、ナンドゲート２２５から出力されるロジック低レベルの出力信号は、アドレスインクリメント器２６２の第３出力信号Ａ３Ｎとして伝送ゲート２２８を通して伝達される。結果的に、アドレスインクリメント器２６２から出力される信号（Ａ１Ｎ，Ａ２Ｎ，Ａ３Ｎ）が‘０００’になる。
【００５７】
その次に、マルチプレクサ２６７Ａは、ロジック低レベルの選択信号Ｓ１に応じて第１出力信号Ａ１’として信号Ａ１Ｎを選択し、マルチプレクサ２６７Ｂは、ロジック高レベルの選択信号Ｓ２に応じて第２出力信号Ａ２’として信号Ａ２Ｂを選択し、マルチプレクサ２６７Ｃは、ロジック低レベルの選択信号Ｓ３に応じて第３出力信号Ａ３’として信号Ａ３を選択する。そのため、第２アドレス発生器１６０Ｂは、‘０１１’のアドレスビット信号（Ａ１’，Ａ２’，Ａ３’）を発生し、クロックサイクルの第２半周期に対応する。アドレスビット信号（Ａ１’，Ａ２’，Ａ３’）は、第２デコーダ１８０Ｂによってデコーディングされる。
【００５８】
バーストタイプのＲＡＭ装置が８バースト動作を行うとき、初期アドレスのうちアドレスビット信号Ａ３は変化する必要はない。そのため、クロックサイクルの第２半周期に対応する‘００１’のアドレスビット信号（Ａ１’，Ａ２’，Ａ３’）が第２アドレス発生器１６０Ｂから発生されることは前述から分かる。
【００５９】
ＤＤＲ方式を有するバーストータイプのＲＡＭ装置の長さが１６であり、バーストタイプのＲＡＭ装置がシーケンシャルモードで動作すると仮定してみよう。アドレスバッファ１００、第１アドレス発生器１２０及び第１デコーダ１４０の動作は前述された例ＢＬ４と同様であり、その説明は省略する。第１半周期のための初期アドレス（Ａ０，Ａ１，Ａ２，Ａ３）が‘１１１１’であるとき、全ての選択信号Ｓ１、Ｓ２、Ｓ３は、表２から分かるように、低になる。第２アドレス発生器１６０Ｂの動作が以下説明される。
【００６０】
第２アドレス発生器１６０Ｂのアドレスインクリメント器２６２は、‘１１１’のアドレスビット信号（Ａ１，Ａ２，Ａ３）と‘０００’の相補アドレスビット信号（Ａ１Ｂ，Ａ２Ｂ，Ａ３Ｂ）を受け、アドレスビット信号（Ａ１，Ａ２）の値を１ほど増加させて出力信号としてアドレスビット信号（Ａ１Ｎ，Ａ２Ｎ，Ａ３Ｎ）を出力する。より詳しくは、信号Ａ１Ｂは、アドレスインクリメント器２６２の第１出力信号Ａ１Ｎとして使用される。信号Ａ２、Ａ３がロジック高いレベルになり、信号Ａ２Ｂ、Ａ３Ｂがロジック低レベルになるため、アドレスビット信号Ａ１Ｂは、アドレスインクリメント器２６２の第２出力信号Ａ２Ｎとして出力される。そしてナンドゲート２２５から出力されるロジック低レベルの出力信号は、アドレスインクリメント器２６２の第３出力信号Ａ３Ｎとして伝送ゲート２２８に伝達される。結果的に、アドレスインクリメント器２６２から出力される信号Ａ１Ｎ，Ａ２Ｎ，Ａ３Ｎ）が‘０００’になる。
【００６１】
その次に、マルチプレクサ２６７Ａは、ロジック低レベルの選択信号Ｓ１に応じて第１出力信号Ａ１’として信号Ａ１Ｎを選択し、マルチプレクサ２６７Ｂは、ロジック高レベルの選択信号Ｓ２に応じて第２出力信号Ａ２’として信号Ａ２Ｂを選択し、マルチプレクサ２６７Ｃは、ロジック低レベルの選択信号Ｓ３に応じて第３出力信号Ａ３’として信号Ａ３Ｂを選択する。そのため、第２アドレス発生器１６０Ｂは、‘０００’のアドレスビット信号（Ａ１’，Ａ２’，Ａ３’）を発生し、クロックサイクルの第２半周期に対応する。アドレスビット信号（Ａ１’，Ａ２’，Ａ３’）は、第２デコーダ１８０Ｂによってデコーディングされる。
【発明の効果】
ダブルデータ速度方式を有するバーストタイプの向上されたアドレス発生及びデコーディング回路を含むＲＡＭ装置及びそのアドレス発生方法を提供できる。
【００６２】
すなわち、本発明の第１及び第２実施形態によると、第２アドレス発生器１６０は、バースト長さに関連された全ての実行可能な場合によるロジックゲート回路のみ合わせの代わりに、クロックサイクルの第２半周期のためのアドレスがバース長さ及びバーストモードによって自動的に生成されるように具現される。そのため、ＤＤＲ方式を有するバーストタイプのＲＡＭ装置のアクセス速度を向させることができる。さらに、図５及び図８から分かるように、バースト長さが増加されても、第２アドレス発生器１６０は、幾つの素子、例えば伝送ゲー及びロジックゲート（インバータ及びナンドゲート）を追加することによって容易に具現することができる。これはバースト長さの数が増加するとき、第２ドレス発生器の拡張性、即ちアドレス発生及びデコーディング回路の拡張性がいいということを意味する。
【図面の簡単な説明】
【図１】ダブルデータ速度方式を有するバーストタイプのＲＡＭ装置で使用される、従来のアドレス発生及びデコーディング回路のブロック図である。
【図２】図１に図示された第２アドレスデコーダの詳細回路図である。
【図３】本実施の形態によるアドレス発生及びデコーディング回路のブロック図である。
【図４】第１実施形態による第２アドレス発生器のブロック図である。
【図５】図４に図示された第２アドレス発生器の望ましい実施形態である。
【図６】図４に図示された第２デコーダの望ましい実施形態である。
【図７】第２実施形態による第２アドレス発生器のブロック図である。
【図８】図７に図示された第２アドレス発生器の望ましい実施形態である。
【図９】図７に図示された第２デコーダの望ましい実施形態である。
【符号の説明】
１００：アドレスバッファ
１２０：第１アドレス発生器
１４０：第１デコーダ
１６０：第２アドレス発生器
１６２、２６２：アドレスインクリメント
１６８、２６８：選択信号発生器
１８０、１８０Ａ、１８０Ｂ：第２デコーダ
【図１】
0003779500.tif 000004
【図２】
0003779500.tif 000005
【図３】
0003779500.tif 000006
【図４】
0003779500.tif 000007
【図５】
0003779500.tif 000008
【図６】
0003779500.tif 000009
【図７】
0003779500.tif 000010
【図８】
0003779500.tif 000011
【図９】
0003779500.tif 000012