(57)【特許請求の範囲】
【請求項１】
一方の導電型の半導体部を有しており、該半導体内に、前記一方の導電型とは反対の、他方の導電型の、少なくとも１つの活性ゾーン（１４）が設けられている、半導体構成素子用の縁構造及びドリフト領域体において、
半導体部内に、エピタキシャル層（５〜１１）が積層されており、該積層されたエピタキシャル層間に、他方の導電型の多数の領域（１２）が埋め込まれており、
活性ゾーン（１４）のほぼ下側の領域内に位置している前記領域（１２）は、つながっているか、又は、エピタキシャル層内の、他方の導電型の接続ゾーン（２０）を介して相互に連結されているが、それ以外ではフロート状態であるようにしたことを特徴とする半導体構成素子用の縁構造及びドリフト領域体。
【請求項２】
半導体部上に設けられた絶縁層（１９）内にフィールドプレート（１７）が設けられている請求項１記載の半導体構成素子用の縁構造及びドリフト領域体。
【請求項３】
半導体部の上面領域内に、他方の導電型の保護リング（２１）が設けられており、前記保護リング（２１）は、フィールドプレート（１７）と接続されている請求項１又は２記載の半導体構成素子用の縁構造及びドリフト領域体。
【請求項４】
縁構造内では、他方の導電型のドーピング材の量は、一方の導電型のドーピング材の量よりも高い請求項１〜３までのいずれか１記載の半導体構成素子用の縁構造及びドリフト領域体。
【請求項５】
接続ゾーン（２０）は、領域（１２）よりも弱くドーピングされている請求項１〜４までのいずれか１記載の半導体構成素子用の縁構造及びドリフト領域体。
【請求項６】
半導体部は、シリコン又はシリコンカーバイドから形成されている請求項１〜５までのいずれか１記載の半導体構成素子用の縁構造及びドリフト領域体。
【請求項７】
領域内に寿命キラー原子が導入されている請求項１〜６までのいずれか１記載の半導体構成素子用の縁構造及びドリフト領域体。
【請求項８】
それぞれの半導体層（５〜１１）を、一方の導電型の半導体基板（１）上に順次連続してエピタキシャルにより形成し、各個別層（５〜１１）の形成後、活性ゾーン（１４）の下側の領域内では、それぞれのエピタキシャル層内に、及び、その他の縁領域内では、少なくとも各２番目毎のエピタキシャル層（５〜１１）内に、他方の導電型のドーピング材をイオン打込み及び／又は拡散により挿入する請求項１〜７までのいずれか１記載の半導体構成素子用の縁構造及びドリフト領域体の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一方の導電型の半導体部を有しており、該半導体内に、前記一方の導電型とは反対の、他方の導電型の、少なくとも１つの活性ゾーンが設けられている、半導体構成素子用の縁構造及びドリフト領域体（”内部構造”）に関する。
【０００２】
【従来の技術】
公知のように、高ドーピングドリフト区間を有するトランジスタの場合、高いブロッキング電圧も達成することができる。この例としては、ジャンクショントレンチＭＯＳ電界効果トランジスタ、及び、一方の導電型の半導体内に設けられたフロート状態の、他方の導電型の領域を有するトランジスタがある。
【０００３】
ジャンクショントレンチＭＯＳ電界効果トランジスタ、例えば、”ＣｏｏｌＭＯＳ”トランジスタは、ｎ導電型半導体層を複数回エピタキシャル析出し、ｐ導電型ドーピング材を打込み（注入）、続いて拡散することによって形成することができ、その結果、ｐ導電型の「円柱」がｎ導電型半導体層内に形成される。その際、ｐ導電型円柱の全ドーピング材の量は、ほぼ、ｎ導電型半導体層の全ドーピング材の量に相応している必要がある。
【０００４】
【発明が解決しようとする課題】
本発明の課題は、両導電型のドーピングの全量を正確に同じにする必要はなくて、高いアバランシェ強度によって特徴付けられる半導体構成素子用の縁構造及びドリフト領域体を提供し、更に、半導体構成素子用の、そのような縁構造、及び、そのようなドリフト領域体の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
この課題は、本発明によると、冒頭に記載した半導体構成素子用の縁構造及びドリフト領域体において、半導体部内に、エピタキシャル層が積層されており、該積層されたエピタキシャル層間に、他方の導電型の多数の領域が埋め込まれており、活性ゾーンのほぼ下側の領域内に位置している領域は、つながっているか、又は、エピタキシャル層内の、他方の導電型の接続ゾーンを介して相互に連結されているが、それ以外ではフロート状態であるようにしたことによって解決される。
【０００６】
【発明の実施の形態】
一方の導電型が、例えば、リンでのｎドーピングであって、他方の導電型が、例えば、ホウ素でのｐドーピングである場合、本発明の縁構造乃至本発明のドリフト領域体では、ｐドーピング材料の量は、縁領域内では、ｎドーピング材の量よりも高い。と言うのは、幾つかの、又は全てのフロート状態のｐ領域が、遮断負荷時に完全には排除されない場合に欠点ではないからである。フロート状の領域により、縁領域内での電界強度を均一に低減することができ、そのことは、２次元シミュレーションにより容易に証明することができる。
【０００７】
本発明の有利で合目的的な構成は、従属請求項に記載されている。
【０００８】
半導体部上に設けられた絶縁層内に、通常のように、フィールドプレートが設けられている。同様に、半導体部の上面領域内に、フィールドプレートの下側に、他方の導電型の付加的な保護リングが設けられている。
【０００９】
接続ゾーンは、有利には、領域自体よりも弱くドーピングされており、この領域は、この接続ゾーンを介して、半導体構成素子の活性ゾーンの下側で相互に接続されている。
【００１０】
半導体部は、シリコン又はシリコンカーバイド（ＳｉＣ）から形成されている。接続半導体は、同様に可能である。
【００１１】
半導体構成素子用の縁構造及びドリフト領域体の製造方法は、一方の導電型の、それぞれの半導体層を、一方の導電型の半導体基板上に順次連続してエピタキシャルにより形成し、更に、各個別層の形成後、活性ゾーンの下側の領域内では、それぞれのエピタキシャル層内に、及び、その他の縁領域内では、少なくとも各２番目毎のエピタキシャル層（又は、各４番目乃至５番目のエピタキシャル層）内に、他方の導電型のドーピング材をイオン打込み及び／又は拡散により挿入することを特徴としている。
【００１２】
半導体構成素子用の縁構造及びドリフト領域体の他の手法は、一方の導電型の個別半導体層を、順次エピタキシャルにより半導体基板上に形成し、各半導体層を、まっすぐに堆積されたエピタキシャル半導体層内の活性ゾーンの下側の領域内に形成した後、Ｖ字型のトレンチを形成し、該該形成の際、トレンチの床及びカラー領域が高くドーピングされ、且つ、トレンチの側壁が弱くドーピングされるようにして、前記床及びカラー領域が他方の導電型の領域を形成し、且つ、側壁が接続ゾーンを形成する。このために、例えば、斜めイオン打込みを使用することができる。この打込みの実施後、別のエピタキシャル層が析出され、その際、そのようにしてトレンチが充填される。この処理が複数回繰り返され、その際、個別エピタキシャル層内の他の導電型の各領域間に所望の電気接続ゾーンが製造される迄繰り返される。可能な拡散後、最後に、他の導電型の領域と、弱くドーピングされた接続ゾーンとが、半導体構成素子の活性ゾーンの下側の、これらの各領域間相互に流通され、その結果、半導体構成素子の活性ゾーンの下側で、他の導電型の高ドーピング領域が、種々の面で、他の導電型の弱ドーピング接続ゾーンを介して相互に接続されており、縁領域では、活性ゾーンの下側の領域の外部に、他の導電型の領域がフロート状態で設けられていて、接続ゾーンを介して種々の面で相互に接続されていない。
【００１３】
トレンチ内には、寿命キラー原子を導入することができ、そうすることによって、例えば、ダイオード用の小さなメモリ電荷を達成することができる。
【００１４】
半導体構成素子は、ジャンクショントレンチＭＯＳ電界効果トランジスタ、ダイオード、ＩＧＢＴ（絶縁ゲート付バイポーラトランジスタ）、ＳｉＣジャンクション電界効果トランジスタ等である。
【００１５】
【実施例】
以下、図示の実施例を用いて、本発明を詳細に説明する。
【００１６】
図では、相互に相応する構成部品には、それぞれ同じ参照番号が付けられている。
【００１７】
図１には、ｎ＋導電型半導体領域３とｎ−導電型半導体領域４とから形成されていて、例えば、アルミニウムのような金属製のドレイン電極２（ドレイン電圧＋ＵＤが印加されている）を有するシリコン半導体基板１が示されている。この半導体基板１上には、種々異なるエピタキシャル層５，６，７，８，９，１０，１１が、ｐ導電型半導体領域１２内に埋め込まれている。ｎ＋導電型ソースゾーン１３とｐ導電型チャネルゾーン１４の下側のドリフト領域内には、ｐ導電型領域１２が垂直方向に統合されており、ｐ導電型領域１２は、この領域外ではフロート状態に形成されている。
【００１８】
個別層５〜１１のエピタキシャル析出時に、このために、活性ゾーン１３，１４の下側にｐ導電型ドーピング材、例えば、硼素を有するイオン打込み（注入）部が、個別層５〜１１の各層面に続くように設けられており、縁領域内には、そのような打込み部が単に例えば各４番目毎の層内に設けられている。
【００１９】
縁領域内には、ｐ導電型ドーピング材の全量は、ｎ導電型ドーピング材の全量よりも大きいようにすることができる。と言うのは、幾つかの、又は、全てのｐ導電型「島状」フロート領域１２は、遮断負荷時に完全には排除されないからである。
【００２０】
フロートｐ導電型領域１２により、縁領域内で、電界強度を均一に低減することができ、その結果、アバランシェ強度がかなり向上する。
【００２１】
図１に示されているように、このＭＯＳ電界効果トランジスタでは、更にゲート電極１５（この電極に、ゲート電圧＋ＵＧが印加されている）、ソースコンタクト１６（アースに接続されている）、フィールドプレート１７（ゾーン１４乃至エピタキシャル層１１と接続されており、アルミニウム電極１８に接続されている）が、例えば、二酸化シリコン製の絶縁層１９上に設けられている。電極１５及びフィールドプレート１７は、例えば、ドーピング多結晶シリコンから形成することができる。
【００２２】
図２には、高電圧ＭＯＳ電界効果トランジスタ用の本発明の縁構造の別の実施例が示されている。この実施例では、活性ゾーン１３，１４の下側の領域内には、ｐ導電型領域１２が、ｐ−導電型の接続ゾーン２０の上に垂直方向に相互に統合されていて、そのようにして、それぞれ格子を形成している。更に、この実施例では、更にｐ導電型保護リング２１及びイオン打込みにより形成されたｎ導電型上面ゾーン２２が設けられている。保護リング２１は、その際、それぞれ対応のフィールドプレート１７に接続されている。図２の構造用の可能な製造方法について、以下で更に図４を用いて詳細に説明する。
【００２３】
図３には、本発明の別の実施例として、高電圧ダイオード用の縁構造及びドリフト領域体が図示されており、その際、ここでは、電極２には、電圧＋ＵＡが印加されており、活性ゾーン１３，１４の代わりに、アノードＡ用のアノードコンタクト２４を有するｐ導電型ゾーン２３が設けられている。ちなみに、この実施例は、図２の縁構造及びドリフト領域体に相応している。
【００２４】
図４から分かるように、図２及び３の実施例のドリフト領域と同様に製造することができる：ほぼ１０〜５０μｍ厚のエピタキシャル層５乃至６内には、それぞれ層５乃至６の析出後、トレンチ（溝）２５乃至２６がエッチングによって形成され、その後、このトレンチには、アクセプタが埋め込まれ、その際、カラー及び床領域２７乃至２８には、アクセプタ、例えば、硼素が高くドーピングされており、側壁領域２９には、極めて弱くしか硼素がドーピングされていない。このために、斜め打込みが用いられており、及び／又は、トレンチ２５乃至２６は、図４に示されているように、Ｖ字型に形成されている。打込み後、例えば、トレンチ２５内には、第２のエピタキシャル層６が析出され、その際、このトレンチ２５は、ｎ導電型材料で充填されている。続いて行われる拡散によって、このカラー乃至床領域２７乃至２８から領域１２が形成され、それから、この領域１２は、側壁領域２９の上に、弱くドーピングされた接続ゾーン２０として相互に接続されている。トレンチ２５，２６は、その首領域が、ほぼ１〜２μｍ幅である。しかし、他の値も可能であることは明らかである。
【００２５】
半導体には、シリコン又はシリコンカーバイドを使用することができる。特に、シリコンカーバイドの場合に半導体適している縁構造及びドリフト領域の実施例は、図５に示されている。この実施例では、ソースコンタクトＳは、ｎ＋導電型ゾーン１３及びｐ＋導電型ゾーン１４に接続されており、ｐ＋導電型ゲート電極１５は、エピタキシャル層８内に埋め込まれている。この実施例でも、活性ゾーン１４の下側には、ｐ導電型領域１２が弱くドーピングされたｐ−導電型接続ゾーン２０によって相互に接続されている。
【図面の簡単な説明】
【図１】  ＭＯＳ電界効果トランジスタ用の本発明の第１の実施例の縁構造及びドリフト領域体の一部の断面図
【図２】  高電圧ＭＯＳ電界効果トランジスタ用の本発明の第２の実施例の縁構造及びドリフト領域体の一部の断面図
【図３】  高電圧ダイオード用の本発明の第３の実施例の縁構造及びドリフト領域体の一部の断面図
【図４】  本発明の製造方法の説明に供するドリフト領域の一部の断面図
【図５】  シリコンカーバイドジャンクションＭＯＳ電界効果トランジスタ用の本発明の１実施例の縁構造及びドリフト領域体の一部の断面図
【符号の説明】
１  半導体基板
２  ドレイン電極
３  ｎ＋導電型半導体領域
４  ｎ−導電型半導体領域
５，６，７，８，９，１０，１１  エピタキシャル層
１２  ｐ導電型半導体領域
１３  ｎ＋導電型ソースゾーン
１４  ｐ導電型チャネルゾーン
１５  ゲート電極
１６  ソースコンタクト
１７  フィールドプレート
１８  アルミニウム電極
１９  二酸化シリコン製の絶縁層
２０  ｐ−導電型の接続ゾーン
２１  ｐ導電型保護リング
２２  ｎ導電型上面ゾーン
２５乃至２６  トレンチ
２７  カラー領域
２８  床領域
２９  側壁領域
Ｓ  ソースコンタクト
Ｇ  ゲートコンタクト
Ｄ  ドレインコンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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