(57)【特許請求の範囲】
【請求項１】
互いに交差する複数の走査ライン及び複数の信号ラインにより特定される画素を有する電気光学装置の信号ラインを、画像データに基づいて駆動する信号駆動回路であって、
水平走査周期で、画像データをラッチするラインラッチと、
順次供給される前記画像データをシフトして一水平走査単位の画像データを前記ラインラッチに供給するシフトレジスタと、
所与のシフト方向切り替え信号に基づいて、前記シフトレジスタのシフト方向を切り替える手段と、
前記ラインラッチにラッチされた画像データに基づいて、信号ラインごとに駆動電圧を生成する駆動電圧生成手段と、
前記駆動電圧生成手段によって生成された駆動電圧に基づいて、各信号ラインを駆動する信号ライン駆動手段と、
所与の複数の信号ラインごとに分割されたブロックを単位として、画像データに基づく信号ラインへの出力可否を示すパーシャル表示データを保持するパーシャル表示データ保持手段と、
前記所与のシフト方向の切り替え信号に基づいて、前記パーシャル表示データ保持手段に保持されたブロック単位のパーシャル表示データの並びを逆に入れ替えるデータ入れ替え手段と、
を含み、
前記信号ライン駆動手段は、
前記データ入れ替え手段から供給されたパーシャル表示データに基づいて、前記ブロック単位に信号ラインの駆動電圧の出力制御を行うことを特徴とする信号駆動回路。
【請求項２】
互いに交差する複数の走査ライン及び複数の信号ラインにより特定される画素を有する電気光学装置の信号ラインを、画像データに基づいて駆動する信号駆動回路であって、
水平走査周期で、画像データをラッチするラインラッチと、
前記ラインラッチにラッチされた画像データに基づいて、信号ラインごとに駆動電圧を生成する駆動電圧生成手段と、
前記駆動電圧生成手段によって生成された駆動電圧に基づいて、各信号ラインを駆動する信号ライン駆動手段と、
所与の複数の信号ラインごとに分割されたブロックを単位として、画像データに基づく信号ラインへの出力可否を示すパーシャル表示データを保持するパーシャル表示データ保持手段と、
を含み、
前記信号ライン駆動手段は、
前記駆動電圧生成手段によって生成された駆動電圧をインピーダンス変換し、各信号ラインに出力するインピーダンス変換手段と、
前記信号ラインに所与の非表示レベル電圧を生成する非表示レベル電圧供給手段と、
を含み、
各信号ラインは、前記パーシャル表示データに基づいて、ブロック単位で、前記インピーダンス変換手段又は前記非表示レベル電圧供給手段のうちいずれか一方により駆動されることを特徴とする信号駆動回路。
【請求項３】
請求項２において、
前記インピーダンス変換手段は、
前記パーシャル表示データにより出力がオンに指定されたブロックの信号ラインに対し、前記駆動電圧をインピーダンス変換して出力し、
前記パーシャル表示データにより出力がオフに指定されたブロックの信号ラインを、ハイインピーダンス状態にし、
前記非表示レベル電圧供給手段は、
前記パーシャル表示データにより出力がオンに指定されたブロックの信号ラインを、ハイインピーダンス状態にし、
前記パーシャル表示データにより出力がオフに指定されたブロックの信号ラインに対し、所与の非表示レベル電圧を供給することを特徴とする信号駆動回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記駆動電圧生成手段は、
前記パーシャル表示データにより出力がオフに指定されたブロックの信号ラインを駆動するための駆動電圧の生成動作を停止することを特徴とする信号駆動回路。
【請求項５】
請求項２乃至４のいずれかにおいて、
前記電気光学装置は、画素に対応して、前記走査ラインと前記信号ラインに接続されたスイッチング手段を介して設けられた画素電極を有し、
前記非表示レベルの電圧は、
前記画素電極の印加電圧と、前記画素電極と電気光学素子を介して設けられた対向電極との電圧差を、所与の閾値より小さくする電圧であることを特徴とする信号駆動回路。
【請求項６】
請求項２乃至４のいずれかにおいて、
前記電気光学装置は、画素に対応して、前記走査ラインと前記信号ラインに接続されたスイッチング手段を介して設けられた画素電極を有し、
前記非表示レベルの電圧は、
前記画素電極と電気光学素子を介して設けられた対向電極と同等の電圧であることを特徴とする信号駆動回路。
【請求項７】
請求項２乃至４のいずれかにおいて、
前記非表示レベルの電圧は、
前記画像データに基づいて生成可能な階調電圧の最大値又は最小値のいずれか一方であることを特徴とする信号駆動回路。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記ブロック単位は、８ピクセル単位であることを特徴とする信号駆動回路。
【請求項９】
互いに交差する複数の走査ライン及び複数の信号ラインにより特定される画素を有する表示パネルと、
前記走査ラインを走査駆動する走査駆動回路と、
画像データに基づいて、前記信号ラインを駆動する請求項１乃至８いずれか記載の信号駆動回路と、
を含むことを特徴とする表示装置。
【請求項１０】
互いに交差する複数の走査ライン及び複数の信号ラインにより特定される画素と、
前記走査ラインを走査駆動する走査駆動回路と、
画像データに基づいて、前記信号ラインを駆動する請求項１乃至８いずれか記載の信号駆動回路と、
を含むことを特徴とする電気光学装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、信号駆動回路、これを用いた表示装置、電気光学装置及び信号駆動方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
例えば携帯電話機のような電子機器の表示部には、液晶パネルが用いられており、電子機器の低消費電力化や小型軽量化等が図られている。この液晶パネルについては、近年の携帯電話機の普及によって情報性の高い静止画や動画が配信されるようになると、その高画質化が要求されるようになっている。
【０００３】
電子機器の表示部の高画質化を実現する液晶パネルとして、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）液晶を用いたアクティブマトリクス型液晶パネルが知られている。ＴＦＴ液晶を用いたアクティブマトリクス型液晶パネルは、ダイナミック駆動によるＳＴＮ（SuperTwisted Nematic）液晶を用いた単純マトリクス型液晶パネルに比べて、高速応答、高コントラストを実現し、動画等の表示に適している。
【０００４】
しかしながら、ＴＦＴ液晶を用いたアクティブマトリクス型液晶パネルは、消費電力が大きく、携帯電話機のようなバッテリ駆動が行われる携帯型の電子機器の表示部として採用することが困難とされている。
【０００５】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、高画質化と低消費電力化とを両立させ、アクティブマトリクス型液晶パネルに好適な信号駆動回路、これを用いた表示装置、及び電気光学装置を提供することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決するために本発明は、互いに交差する複数の走査ライン及び複数の信号ラインにより特定される画素を有する電気光学装置の信号ラインを、画像データに基づいて駆動する信号駆動回路であって、水平走査周期で、画像データをラッチするラインラッチと、前記ラインラッチにラッチされた画像データに基づいて、信号ラインごとに駆動電圧を生成する駆動電圧生成手段と、前記駆動電圧生成手段によって生成された駆動電圧に基づいて、各信号ラインを駆動する信号ライン駆動手段と、所与の複数の信号ラインごとに分割されたブロックを単位として、画像データに基づく信号ラインへの出力可否を示すパーシャル表示データを保持するパーシャル表示データ保持手段とを含み、前記信号ライン駆動手段は、前記パーシャル表示データに基づいて、前記ブロック単位に信号ラインの駆動電圧の出力制御を行うことを特徴とする。
【０００７】
ここで、電気光学装置としては、例えば互いに交差する複数の走査ライン及び複数の信号ラインと、前記走査ラインと前記信号ラインに接続されたスイッチング手段と、前記スイッチング手段に接続された画素電極とを有するように構成しても良い。
【０００８】
また、ブロック単位に分割される信号ラインは、互いに隣接した複数の信号ラインであっても良いし、任意に選択された複数の信号ラインであっても良い。
【０００９】
信号ラインの駆動電圧の出力制御とは、例えば画像データに基づいて生成された駆動電圧で信号ラインを駆動するか否かや、当該駆動電圧に代えて所与の電圧で信号ラインを駆動することを制御することをいう。
【００１０】
本発明によれば、電気光学装置の信号ラインを、画像データに基づいて駆動する信号駆動回路に、所与の複数の信号ラインごとに分割されたブロックを単位として、画像データに基づく信号ラインへの出力可否を示すパーシャル表示データを保持するパーシャル表示データ保持手段を備えさせるとともに、このブロック単位に指定されたパーシャル表示データに基づいて、ブロック単位に信号ラインに供給する駆動電圧の出力制御を行うようにしたので、任意に設定可能なパーシャル表示制御を行うことができるようになる。これにより、非表示エリアの信号駆動による電力消費を削減することができる。
【００１１】
また本発明は、順次供給される前記画像データをシフトして一水平走査単位の画像データを前記ラインラッチに供給するシフトレジスタと、所与のシフト方向切り替え信号に基づいて、前記シフトレジスタのシフト方向を切り替える手段と、前記所与のシフト方向の切り替え信号に基づいて、前記パーシャル表示データ保持手段に保持されたブロック単位のパーシャル表示データの並びを逆に入れ替えるデータ入れ替え手段とを含み、前記信号ライン駆動手段は、前記データ入れ替え手段から供給されたパーシャル表示データに基づいて、前記ブロック単位に信号ラインの駆動電圧の出力制御を行うことを特徴とする。
【００１２】
ここで、シフト方向とは、例えば所与の単位で順次入力される画像データを、一水平走査単位でラインラッチにラッチする際に、当該入力される画像データを順次取り込むシフトレジスタにおけるシフト方向をいう。
【００１３】
本発明においては、実装状態に応じてシフト方向を切り替えて画像データを入力するためのシフト方向の切り替え信号を用いて、ブロックごとに画像データに基づく信号ラインの駆動を行うか否かを示すパーシャル表示データの並び順を逆に入れ替えるようにした。これにより、ユーザは、実装状態に応じたデータの並びを意識することなく、画像データを本発明に係る信号駆動回路に供給するだけでよいので、ユーザの使い勝手が向上して開発工数の削減に貢献することができる。
【００１４】
また本発明は、前記信号ライン駆動手段は、前記駆動電圧生成手段によって生成された駆動電圧をインピーダンス変換し、各信号ラインに出力するインピーダンス変換手段と、前記信号ラインに所与の非表示レベル電圧を供給する非表示レベル電圧供給手段とを含み、各信号ラインは、前記パーシャル表示データに基づいて、ブロック単位で、前記インピーダンス変換手段又は前記非表示レベル電圧供給手段のうちいずれか一方により駆動されることを特徴とする。
【００１５】
本発明によれば、パーシャル表示データに設定された内容に基づいて、ブロック単位で、インピーダンス変換手段による画像データに基づく信号ラインの駆動、若しくは非表示レベル電圧供給手段による信号ラインへの所与の非表示レベル電圧の供給のいずれかを行うようにしたので、非表示エリアを所与のノーマリ色に設定することができる。これにより、上述した効果に加えて、パーシャル表示制御により設定される表示エリアを際立たせることができる。
【００１６】
また本発明は、前記インピーダンス変換手段は、前記パーシャル表示データにより出力がオンに指定されたブロックの信号ラインに対し、前記駆動電圧をインピーダンス変換して出力し、前記パーシャル表示データにより出力がオフに指定されたブロックの信号ラインを、ハイインピーダンス状態にし、前記非表示レベル電圧供給手段は、前記パーシャル表示データにより出力がオンに指定されたブロックの信号ラインを、ハイインピーダンス状態にし、前記パーシャル表示データにより出力がオフに指定されたブロックの信号ラインに対し、所与の非表示レベル電圧を供給することを特徴とする。
【００１７】
また本発明は、前記駆動電圧生成手段は、前記パーシャル表示データにより出力がオフに指定されたブロックの信号ラインを駆動するための駆動電圧の生成動作を停止することを特徴とする。
【００１８】
本発明によれば、パーシャル表示データに基づいて、ブロック単位に、非表示エリアに設定されたブロックの駆動電圧生成手段を制御することができるので、非表示エリアに設定されたブロックの電力消費を効果的に抑えることができ、パーシャル表示制御による低消費化をより一層促進することができる。
【００１９】
また本発明は、前記電気光学装置は、画素に対応して、前記走査ラインと前記信号ラインに接続されたスイッチング手段を介して設けられた画素電極を有し、前記非表示レベルの電圧は、前記画素電極の印加電圧と、前記画素電極と電気光学素子を介して設けられた対向電極との電圧差を、所与の閾値より小さくする電圧であることを特徴とする。
【００２０】
本発明によれば、走査ラインと信号ラインに接続されたスイッチング手段を介して設けられた画素電極の印加電圧と、この画素電極と電気光学素子を介して設けられた対向電極との電圧差を、所与の閾値より小さくするような非表示レベル電圧を設定するようにしたので、少なくとも電気光学装置の画素の透過率が変化しない範囲で非表示エリアを設定することができ、非表示レベル電圧の精度に依存することなくパーシャル表示制御の簡素化を図ることができる。
【００２１】
また本発明は、前記電気光学装置は、画素に対応して、前記走査ラインと前記信号ラインに接続されたスイッチング手段を介して設けられた画素電極を有し、前記非表示レベルの電圧は、前記画素電極と電気光学素子を介して設けられた対向電極と同等の電圧であることを特徴とする。
【００２２】
本発明によれば、画素電極と、これに対向する対向電極との電圧差がほぼ０になるように非表示レベル電圧を設定するようにしたので、パーシャル表示制御の簡素化を図ると共に、非表示エリアの表示色を一定させ、表示エリアを際立たせるような画像表示が可能となる。
【００２３】
また本発明は、前記非表示レベルの電圧は、前記画像データに基づいて生成可能な階調電圧の最大値及び最小値のいずれか一方であることを特徴とする。
【００２４】
本発明によれば、非表示レベルの電圧として、駆動電圧生成手段で生成可能な階調電圧の両端の電圧のいずれかを一方を供給するようにしたので、ユーザは任意に非表示エリアのノーマリ色を指定することができ、ユーザにとっての使い勝手を向上させることができる。
【００２５】
また本発明は、前記ブロック単位は、８ピクセル単位であることを特徴とする。
【００２６】
本発明によれば、キャラクタ文字単位で表示エリアと非表示エリアの設定が可能となり、パーシャル表示制御の簡素化と、効果的なパーシャル表示による画像を提供することができる。
【００２７】
また本発明に係る表示装置は、互いに交差する複数の走査ライン及び複数の信号ラインにより特定される画素を有する表示パネルと、前記走査ラインを走査駆動する走査駆動回路と、画像データに基づいて、前記信号ラインを駆動する上記いずれか記載の信号駆動回路とを含むことを特徴とする。
【００２８】
本発明によれば、パーシャル表示制御による低消費電力化を実現する表示装置を提供することができ、例えばアクティブマトリクス型液晶パネルを適用することで、高画質なパーシャル表示をも実現することができる。
【００２９】
また本発明に係る電気光学装置は、互いに交差する複数の走査ライン及び複数の信号ラインにより特定される画素と、前記走査ラインを走査駆動する走査駆動回路と、画像データに基づいて、前記信号ラインを駆動する上記いずれか記載の信号駆動回路とを含むことを特徴とする。
【００３０】
本発明によれば、パーシャル表示制御による低消費電力化を実現する電気光学装置を提供することができ、例えばアクティブマトリクス型液晶パネルに適用することで、高画質なパーシャル表示をも実現することができる。
【００３１】
また本発明は、水平走査周期で、画像データをラッチするラインラッチと、前記ラインラッチにラッチされた画像データに基づいて、信号ラインごとに駆動電圧を生成する駆動電圧生成手段と、前記駆動電圧生成手段によって生成された駆動電圧に基づいて、各信号ラインを駆動する信号ライン駆動手段とを有し、互いに交差する複数の走査ライン及び複数の信号ラインとにより特定される画素を有する電気光学装置の信号ラインを駆動する信号駆動回路の信号駆動方法であって、所与の複数の信号ラインごとに分割されたブロックを単位に画像データに基づく信号ラインへの出力可否を示すパーシャル表示データに基づいて、ブロック単位に前記信号ライン駆動手段の信号ラインへの駆動電圧の出力制御を行うことを特徴とする。
【００３２】
本発明によれば、ブロック単位にパーシャル表示を制御することができるので、制御回路の簡素化と、低消費電力化とを図ることができ、例えばアクティブマトリクス型液晶パネルに適用することで、高画質なパーシャル表示をも実現することができる。
【００３３】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。
【００３４】
１．  表示装置
１．１  表示装置の構成
図１に、本実施形態における信号駆動回路（信号ドライバ）を適用した表示装置の構成の概要を示す。
【００３５】
表示装置としての液晶装置１０は、液晶ディスプレイ（Liquid Crystal Display：以下、ＬＣＤと略す。）パネル２０、信号ドライバ（信号駆動回路）（狭義には、ソースドライバ）３０、走査ドライバ（走査駆動回路）（狭義には、ゲートドライバ）５０、ＬＣＤコントローラ６０、電源回路８０を含む。
【００３６】
ＬＣＤパネル（広義には、電気光学装置）２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びる走査ライン（狭義には、ゲートライン）Ｇ1〜ＧN（Ｎは、２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びる信号ライン（狭義には、ソースライン）信号ラインＳ1〜ＳM（Ｍは、２以上の自然数）とが配置されている。また、走査ラインＧn（１≦ｎ≦Ｎ、ｎは自然数）と信号ラインＳm（１≦ｍ≦Ｍ、ｍは自然数）との交差点に対応して、ＴＦＴ２２nm（広義には、スイッチング手段）が設けられている。
【００３７】
ＴＦＴ２２nmのゲート電極は、走査ラインＧnに接続されている。ＴＦＴ２２nmのソース電極は、信号ラインＳmに接続されている。ＴＦＴ２２nmのドレイン電極は、液晶容量（広義には、液晶素子又は電気光学素子）２４nmの画素電極２６nmに接続されている。
【００３８】
液晶容量２４nmにおいては、画素電極２６nmに対向する対向電極２８nmとの間に液晶が封入されて形成され、これら電極間の印加電圧に応じて画素（液晶）の透過率が変化するようになっている。
【００３９】
対向電極２８nmには、電源回路８０により生成された対向電極電圧Ｖｃｏｍが供給されている。
【００４０】
信号ドライバ３０は、一水平走査単位の画像データ（狭義には、階調データ）に基づいて、ＬＣＤパネル２０の信号ラインＳ1〜ＳMを駆動する。
【００４１】
走査ドライバ５０は、一垂直走査期間内に、水平同期信号に同期して、ＬＣＤパネル２０の走査ラインＧ1〜ＧNを順次走査駆動する。
【００４２】
ＬＣＤコントローラ６０は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す。）等のホストにより設定された内容に従って、信号ドライバ３０、走査ドライバ５０及び電源回路８０を制御する。より具体的には、ＬＣＤコントローラ６０は、信号ドライバ３０及び走査ドライバ５０に対して、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路８０に対しては対向電極電圧Ｖｃｏｍの極性反転タイミングの供給を行う。
【００４３】
電源回路８０は、外部から供給される基準電圧に基づいて、ＬＣＤパネル２０の液晶駆動に必要な電圧レベルや、対向電極電圧Ｖｃｏｍを生成する。このような各種電圧レベルは、信号ドライバ３０、走査ドライバ５０及びＬＣＤパネル２０に供給される。また、対向電極電圧Ｖｃｏｍは、ＬＣＤパネル２０のＴＦＴの画素電極に対向して設けられた対向電極に供給される。
【００４４】
このような構成の液晶装置１０は、ＬＣＤコントローラ６０の制御の下、外部から供給される画像データに基づいて、信号ドライバ３０、走査ドライバ５０及び電源回路８０が協調してＬＣＤパネル２０を表示駆動する。
【００４５】
なお、図１では、液晶装置１０にＬＣＤコントローラ６０を含めて構成するようにしているが、ＬＣＤコントローラ６０を液晶装置１０の外部に設けて構成するようにしても良い。或いは、ＬＣＤコントローラ６０と共にホストを液晶装置１０に含めるように構成することも可能である。
【００４６】
（信号ドライバ）
図２に、図１に示した信号ドライバの構成の概要を示す。
【００４７】
信号ドライバ３０は、シフトレジスタ３２、ラインラッチ３４、３６、ディジタル・アナログ変換回路（広義には、駆動電圧生成回路）３８、信号ライン駆動回路４０を含む。
【００４８】
シフトレジスタ３２は、複数のフリップフロップを有しており、これらフリップフロップが順次接続される。このシフトレジスタ３２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯを保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。
【００４９】
また、このシフトレジスタ３２には、シフト方向切り替え信号ＳＨＬが供給される。シフトレジスタ３２は、このシフト方向切り替え信号ＳＨＬにより、画像データ（ＤＩＯ）のシフト方向と、イネーブル入出力信号ＥＩＯの入出力方向が切り替えられる。したがって、このシフト方向切り替え信号ＳＨＬによりシフト方向を切り替えることによって、信号ドライバ３０の実装状態により信号ドライバ３０に対して画像データを供給するＬＣＤコントローラ６０の位置が異なった場合であっても、その配線の引き回しによって実装面積が拡大することなく、柔軟な実装を可能にすることができる。
【００５０】
ラインラッチ３４は、ＬＣＤコントローラ６０から例えば１８ビット（６ビット（階調データ）×３（ＲＧＢ各色））単位で画像データ（ＤＩＯ）が入力される。ラインラッチ３４は、この画像データ（ＤＩＯ）を、シフトレジスタ３２の各フリップフロップで順次シフトされたイネーブル入出力信号ＥＩＯに同期してラッチする。
【００５１】
ラインラッチ３６は、ＬＣＤコントローラ６０から供給される水平同期信号ＬＰに同期して、ラインラッチ３４でラッチされた一水平走査単位の画像データをラッチする。
【００５２】
ＤＡＣ３８は、信号ラインごとに、画像データに基づいてアナログ化された駆動電圧を生成する。
【００５３】
信号ライン駆動回路４０は、ＤＡＣ３８によって生成された駆動電圧に基づいて、信号ラインを駆動する。
【００５４】
このような信号ドライバ３０は、ＬＣＤコントローラ６０から順次入力される所与の単位（例えば１８ビット単位）の画像データを順次取り込み、水平同期信号ＬＰに同期して一水平走査単位の画像データをラインラッチ３６で一旦保持する。そして、この画像データに基づいて、各信号ラインを駆動する。この結果、ＬＣＤパネル２０のＴＦＴのソース電極には、画像データに基づく駆動電圧が供給される。
【００５５】
（走査ドライバ）
図３に、図１に示した走査ドライバの構成の概要を示す。
【００５６】
走査ドライバ５０は、シフトレジスタ５２、レベルシフタ（Level Shifter：以下、Ｌ／Ｓと略す。）５４、５６、走査ライン駆動回路５８を含む。
【００５７】
シフトレジスタ５２は、各走査ラインに対応して設けられたフリップフロップが順次接続される。このシフトレジスタ５２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯをフリップフロップに保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。ここで入力されるイネーブル入出力信号ＥＩＯは、ＬＣＤコントローラ６０から供給される垂直同期信号である。
【００５８】
Ｌ／Ｓ５４は、ＬＣＤパネル２０の液晶材とＴＦＴのトランジスタ能力とに応じた電圧レベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要とされるため、他のロジック回路部とは異なる高耐圧プロセスが用いられる。
【００５９】
走査ライン駆動回路５８は、Ｌ／Ｓ５４によってシフトされた駆動電圧に基づいて、ＣＭＯＳ駆動を行う。また、この走査ドライバ５０は、Ｌ／Ｓ５６を有しており、ＬＣＤコントローラ６０から供給される出力イネーブル信号ＸＯＥＶの電圧シフトが行われる。走査ライン駆動回路５８は、Ｌ／Ｓ５６によってシフトされた出力イネーブル信号ＸＯＥＶにより、オンオフ制御が行われる。
【００６０】
このような走査ドライバ５０は、垂直同期信号として入力されたイネーブル入出力信号ＥＩＯが、クロック信号ＣＬＫに同期してシフトレジスタ５２の各フリップフロップに順次シフトされる。シフトレジスタ５２の各フリップフロップは、各走査ラインに対応して設けられているため、各フリップフロップに保持された垂直同期信号のパルスにより、走査ラインが択一的に順次選択される。選択された走査ラインは、Ｌ／Ｓ５４によってシフトされた電圧レベルで、走査ライン駆動回路５８により駆動される。これにより、ＬＣＤパネル２０のＴＦＴのゲート電極には、一垂直走査周期で所与の走査駆動電圧が供給されることになる。このとき、ＬＣＤパネル２０のＴＦＴのドレイン電極は、ソース電極に接続される信号ラインの電位に対応して、ほぼ同等の電位となる。
【００６１】
（ＬＣＤコントローラ）
図４に、図１に示したＬＣＤコントローラの構成の概要を示す。
【００６２】
ＬＣＤコントローラ６０は、制御回路６２、ランダムアクセスメモリ（Random Access Memory：以下、ＲＡＭと略す。）（広義には、記憶手段）６４、ホスト入出力回路（Ｉ／Ｏ）６６、ＬＣＤ入出力回路６８を含む。さらに、制御回路６２は、コマンドシーケンサ７０、コマンド設定レジスタ７２、コントロール信号生成回路７４を含む。
【００６３】
制御回路６２は、ホストによって設定された内容にしたがい、信号ドライバ３０、走査ドライバ５０及び電源回路８０の各種動作モード設定や同期制御等を行う。より具体的には、コマンドシーケンサ７０が、ホストからの指示に従って、コマンド設定レジスタ７２で設定された内容に基づいて、コントロール信号生成回路７４で同期タイミングを生成したり、信号ドライバ等に対して所与の動作モードを設定したりする。
【００６４】
ＲＡＭ６４は、画像表示を行うためのフレームバッファとしての機能を有するとともに、制御回路６２の作業領域にもなる。
【００６５】
このＬＣＤコントローラ６０は、ホストＩ／Ｏ６６を介して、画像データや、信号ドライバ３０及び走査ドライバ５０を制御するためのコマンドデータが供給される。ホストＩ／Ｏ６６には、図示しないＣＰＵや、ディジタル信号処理装置（Digital Signal Processor：ＤＳＰ）或いはマイクロプロセッサユニット（Micro Processor Unit：ＭＰＵ）が接続される。
【００６６】
ＬＣＤコントローラ６０は、画像データとして図示しないＣＰＵより静止画データが供給されたり、ＤＳＰ或いはＭＰＵより動画データが供給される。また、ＬＣＤコントローラ６０は、コマンドデータとして図示しないＣＰＵより、信号ドライバ３０又は走査ドライバ５０を制御するためのレジスタの内容や、各種動作モードを設定するためのデータが供給される。
【００６７】
画像データとコマンドデータは、それぞれ別個のデータバスを介してデータを供給するようにしても良いし、データバスを共用化しても良い。この場合、例えばコマンド（CoMmanD：ＣＭＤ）端子に入力された信号レベルによって、データバス上のデータが、画像データか、或いはコマンドデータかを識別できるようにすることで、画像データとコマンドデータとの共用化を容易に図ることができ、実装面積の縮小化が可能になる。
【００６８】
ＬＣＤコントローラ６０は、画像データが供給された場合、この画像データをフレームバッファとしてのＲＡＭ６４に保持する。一方、コマンドデータが供給された場合、ＬＣＤコントローラ６０は、コマンド設定レジスタ７２若しくはＲＡＭ６４に保持する。
【００６９】
コマンドシーケンサ７０は、コマンド設定レジスタ７２に設定された内容にしたがって、コントロール信号生成回路７４により各種タイミング信号を生成させる。また、コマンドシーケンサ７０は、コマンド設定レジスタ７２に設定された内容にしたがって、ＬＣＤ入出力回路６８を介して、信号ドライバ３０、走査ドライバ５０若しくは電源回路８０のモード設定を行う。
【００７０】
また、コマンドシーケンサ７０は、コントロール信号生成回路７４で生成された表示タイミングにより、ＲＡＭ６４に記憶された画像データから所与の形式の画像データを生成し、ＬＣＤ入出力回路６８を介して、信号ドライバ３０に供給するようになっている。
【００７１】
１．２  反転駆動方式
ところで、液晶を表示駆動する場合、液晶の耐久性や、コントラストの観点から、周期的に液晶容量に蓄積される電荷を放電する必要がある。そのため、上述した液晶装置１０では、交流化駆動によって、所与の周期で液晶に印加される電圧の極性を反転させることが行われる。この交流化駆動方式としては、例えばフレーム反転駆動方式や、ライン反転駆動方式がある。
【００７２】
フレーム反転駆動方式は、フレームごとに液晶容量に印加される電圧の極性を反転する方式である。一方、ライン反転駆動方式は、ラインごとに液晶容量に印加される電圧の極性を反転する方式である。なお、ライン反転駆動方式の場合も、各ラインに着目すれば、フレーム周期で液晶容量に印加される電圧の極性も反転される。
【００７３】
図５（Ａ）、（Ｂ）に、フレーム反転駆動方式の動作を説明するための図を示す。図５（Ａ）は、フレーム反転駆動方式による信号ラインの駆動電圧及び対向電極電圧Ｖｃｏｍの波形を模式的に示したものである。図５（Ｂ）は、フレーム反転駆動方式を行った場合に、フレームごとに、各画素に対応した液晶容量に印加される電圧の極性を模式的に示したものである。
【００７４】
フレーム反転駆動方式では、図５（Ａ）に示すように信号ラインに印加される駆動電圧の極性が１フレーム周期ごとに反転されている。すなわち、信号ラインに接続されるＴＦＴのソース電極に供給される電圧ＶSは、フレームｆ１では正極性「＋Ｖ」、後続のフレームｆ２では負極性の「−Ｖ」となる。一方、ＴＦＴのドレイン電極に接続される画素電極に対向する対向電極に供給される対向電極電圧Ｖｃｏｍも、信号ラインの駆動電圧の極性反転周期に同期して反転される。
【００７５】
液晶容量には、画素電極と対向電極との電圧の差が印加されるため、図５（Ｂ）に示すようにフレームｆ１では正極性、フレーム２では負極性の電圧がそれぞれ印加されることになる。
【００７６】
図６（Ａ）、（Ｂ）に、ライン反転駆動方式の動作を説明するための図を示す。
【００７７】
図６（Ａ）は、ライン反転駆動方式による信号ラインの駆動電圧及び対向電極電圧Ｖｃｏｍの波形を模式的に示したものである。図６（Ｂ）は、ライン反転駆動方式を行った場合に、フレームごとに、各画素に対応した液晶容量に印加される電圧の極性を模式的に示したものである。
【００７８】
ライン反転駆動方式では、図６（Ａ）に示すように信号ラインに印加される駆動電圧の極性が、各水平走査周期（１Ｈ）ごとに、かつ１フレーム周期ごとに反転されている。すなわち、信号ラインに接続されるＴＦＴのソース電極に供給される電圧ＶSは、フレームｆ１の１Ｈでは正極性「＋Ｖ」、２Ｈでは負極性の「−Ｖ」となる。なお、当該電圧Ｖｓは、フレームｆ２の１Ｈでは負極性「−Ｖ」、２Ｈでは正極性の「＋Ｖ」となる。
【００７９】
一方、ＴＦＴのドレイン電極に接続される画素電極に対向する対向電極に供給される対向電極電圧Ｖｃｏｍも、信号ラインの駆動電圧の極性反転周期に同期して反転される。
【００８０】
液晶容量には、画素電極と対向電極との電圧の差が印加されるため、走査ラインごとに極性を反転することで、図６（Ｂ）に示すようにフレーム周期で、各ラインごとに極性が反転する電圧がそれぞれ印加されることになる。
【００８１】
一般的に、フレーム反転駆動方式に比べてライン反転駆動方式のほうが、変化の周期が１ライン周期となるため、画質の向上に貢献できるものの、消費電力が大きくなる。
【００８２】
１．３  液晶駆動波形
図７に、上述した構成の液晶装置１０のＬＣＤパネル２０の駆動波形の一例を示す。ここでは、ライン反転駆動方式により駆動する場合を示している。
【００８３】
上述したように、液晶装置１０では、ＬＣＤコントローラ６０によって生成された表示タイミングに従って、信号ドライバ３０、走査ドライバ５０及び電源回路８０が制御される。ＬＣＤコントローラ６０は、信号ドライバ３０に対しては一水平走査単位の画像データを順次転送するとともに、内部で生成した水平同期信号や反転駆動タイミングを示す極性反転信号ＰＯＬを供給する。また、ＬＣＤコントローラ６０は、走査ドライバ５０に対しては、内部で生成した垂直同期信号を供給する。さらに、ＬＣＤコントローラ６０は、電源回路８０に対して対向電極電圧極性反転信号ＶＣＯＭを供給する。
【００８４】
これにより、信号ドライバ３０は、水平同期信号に同期して、一水平走査単位の画像データに基づいて信号ラインの駆動を行う。走査ドライバ５０は、垂直同期信号をトリガとして、ＬＣＤパネル２０にマトリックス状に配置されたＴＦＴのゲート電極に接続される走査ラインを、順次駆動電圧Ｖｇで走査駆動する。電源回路８０は、内部で生成した対向電極電圧Ｖｃｏｍを、対向電極電圧極性反転信号ＶＣＯＭに同期して極性反転を行いながら、ＬＣＤパネル２０の各対向電極に供給する。
【００８５】
液晶容量には、ＴＦＴのドレイン電極に接続される画素電極と対向電極の電圧Ｖｃｏｍとの電圧に応じた電荷が充電される。したがって、液晶容量に蓄積された電荷によって保持された画素電極電圧Ｖｐが、所与の閾値ＶCLを越えると画像表示が可能となる。画素電極電圧Ｖｐが所与の閾値ＶCLを越えると、その電圧レベルに応じて画素の透過率が変化し、階調表現が可能となる。
【００８６】
２．  信号ドライバ
２．１  ブロック単位の出力制御
本実施形態における信号ドライバ３０は、所与の複数の信号ラインごとに分割されたブロックを単位として、画像データに基づく信号駆動を行って、パーシャル表示を実現することができるようになっている。そのため信号ドライバ３０は、パーシャル表示選択レジスタを有しており、ブロック単位で各ブロックの出力可否を示すパーシャル表示データを保持するようになっている。パーシャル表示データにより出力がオンに設定されたブロックは、当該ブロックの信号ラインに対して画像データに基づく信号駆動を行う表示エリアとして設定されることになる。一方、パーシャル表示データにより表示がオフに設定されたブロックは、当該ブロックの信号ラインに対して所与の非表示レベル電圧が供給される非表示エリアとして設定されることになる。
【００８７】
本実施形態では、このブロックを８ピクセル単位としている。ここで、１ピクセルは、ＲＧＢ信号の３ビットからなる。したがって、信号ドライバ３０は、計２４出力（例えば、Ｓ1〜Ｓ24）を１ブロックとしている。これにより、ＬＣＤパネル２０の表示エリアをキャラクタ文字（１バイト）単位で設定することができるので、携帯電話機のようなキャラクタ文字の表示を行う電子機器において、効率的な表示エリアの設定及びその画像表示が可能となる。
【００８８】
図８（Ａ）、（Ｂ）、（Ｃ）に、このような本実施形態における信号ドライバにより実現したパーシャル表示の一例を模式的に示す。
【００８９】
例えば、図８（Ａ）に示すようにＬＣＤパネル２０に対して、Ｙ方向に複数の信号ラインが配列されるように信号ドライバ３０を配置し、Ｘ方向に複数の走査ラインが配列されるように走査ドライバ５０を配置した場合、図８（Ｂ）に示すようにブロック単位で非表示エリア１００Ｂを設定する。こうすることで、表示エリア１０２Ａ、１０４Ａに対応するブロックの信号ラインのみを画像データに基づいて駆動すればよい。
【００９０】
或いは、図８（Ｃ）に示すようにブロック単位で表示エリア１０６Ａを設定することで、非表示エリア１０８Ｂ、１１０Ｂに対応するブロックの信号ラインを画像データに基づいて駆動する必要がなくなる。また、図８（Ｂ）、（Ｃ）において、複数の非表示エリア若しくは表示エリアを設定するようにしても良い。
【００９１】
図９（Ａ）、（Ｂ）、（Ｃ）に、本実施形態による信号ドライバにより実現したパーシャル表示の他の例を模式的に示す。
【００９２】
この場合、図９（Ａ）に示すようにＬＣＤパネル２０に対して、Ｘ方向に複数の信号ラインが配列されるように信号ドライバ３０を配置し、Ｙ方向に複数の走査ラインが配列されるように走査ドライバ５０を配置すると、図９（Ｂ）に示すようにブロック単位で非表示エリア１２０Ｂを設定することで、表示エリア１２２Ａ、１２４Ａに対応するブロックの信号ラインのみを画像データに基づいて駆動すればよい。
【００９３】
或いは、図９（Ｃ）に示すようにブロック単位で表示エリア１２６Ａを設定することで、非表示エリア１２８Ｂ、１３０Ｂに対応するブロックの信号ラインを画像データに基づいて駆動する必要がない。なお、図９（Ｂ）、（Ｃ）において、複数の非表示エリア若しくは表示エリアを設定するようにしても良い。
【００９４】
また、各表示エリアは、例えば静止画表示エリアと動画表示エリアとを区切るようにしても良い。こうすることで、ユーザにとって見やすい画面を提供することができるとともに、低消費電力化を図ることが可能となる。
【００９５】
本実施形態における信号ドライバ３０において、信号ライン駆動回路４０はブロック単位に制御され、ブロックの信号ラインをボルテージフォロワ接続されたオペアンプ、若しくは非表示レベル電圧供給回路により駆動する。
【００９６】
図１０（Ａ）、（Ｂ）に、本実施形態における信号ライン駆動回路の制御内容を模式的に示す。
【００９７】
パーシャル表示データにより出力がオンに設定された表示エリアに対応するブロックの信号ラインを画像データに基づいて駆動する場合、図１０（Ａ）に示すように、ＤＡＣ３８Aにより駆動電圧を生成させ、信号ライン駆動回路４０Aにおいてボルテージフォロワ接続されたオペアンプによりインピーダンス変換を行って、当該ブロックに割り当てられた１又は複数の信号ラインを駆動する。この際、信号ライン駆動回路４０Aの非表示レベル電圧供給回路は、その出力がハイインピーダンス制御される。
【００９８】
一方、パーシャル表示データにより出力がオフに設定された非表示エリアに対応するブロックの信号ラインについては、図１０（Ｂ）に示すように、ＤＡＣ３８Bによる駆動電圧の生成制御を停止させるともに、信号ライン駆動回路４０Bにおいてボルテージフォロワ接続されたオペアンプの出力をハイインピーダンス制御する。そして、信号ライン駆動回路４０Bの非表示レベル電圧供給回路により生成した非表示レベル電圧で、当該ブロックに割り当てられた１又は複数の信号ラインを駆動する。この非表示レベル電圧は、ＴＦＴに接続される液晶容量に印加される電圧を、少なくとも画素の透過率が変化して表示可能となる所与の閾値ＶCLより小さくするような電圧レベルに設定される。
【００９９】
これにより、上述した画像表現による効果に加えて、オペアンプの定常的な電流消費を削減することができるので、従来から問題となっていたＴＦＴ液晶を用いたアクティブマトリクス型液晶パネルの消費電力を低減し、バッテリ駆動の携帯型の電子機器への搭載が可能となる。
【０１００】
２．２  シフト方向に応じたブロックの入れ替え
本実施形態における信号ドライバ３０は、図８（Ａ）〜（Ｃ）、図９（Ａ）〜（Ｃ）に示したように、実装対象となる電子機器に応じて、ＬＣＤパネル２０に対して配置される位置が異なる場合がある。
【０１０１】
図１１（Ａ）、（Ｂ）に、ＬＣＤパネル２０に対して異なる位置に実装される信号ドライバ３０を模式的に示す。
【０１０２】
すなわち、図１１（Ａ）に示す場合では、ＬＣＤパネル２０に対して下側に信号ドライバ３０が配置されている。一方、図１１（Ｂ）に示す場合では、ＬＣＤパネル２０に対して上側に信号ドライバ３０が配置されている。
【０１０３】
信号ドライバ３０の信号ライン駆動出力側は、固定されているため、図１１（Ａ）に示すようにＬＣＤパネル２０に対して下側に信号ドライバ３０が配置されたときの駆動側の順番が、図１１（Ｂ）に示すようにＬＣＤパネル２０に対して上側に配置されたとき駆動側の順番と逆になる。したがって、実装状態によって信号ドライバ３０への配線の引き回しのため実装面積が増大してしまう。このため、シフト方向入れ替え信号ＳＨＬによって、画像データのシフト方向を切り替えるようにしている。
【０１０４】
図１２（Ａ）、（Ｂ）、（Ｃ）に、ラインラッチに保持された画像データと、ブロックの対応関係を模式的に示す。
【０１０５】
例えば図１１（Ａ）に示す位置に信号ドライバ３０が配置された場合、シフト方向切り替え信号ＳＨＬを「Ｈ」にすることで、図１２（Ａ）に示すように、シフトレジスタで順次保持されてラインラッチ３６でラッチされた一水平走査単位の画像データが、信号ラインＳ1〜ＳMに対応して、画像データＰ１〜ＰＭの並びの順番になるものとする。
【０１０６】
これに対して図１１（Ｂ）に示す位置に信号ドライバ３０が配置された場合、シフト方向切り替え信号ＳＨＬを「Ｌ」にすることで、図１２（Ｂ）に示すように、図１２（Ａ）と同じ並びの順番でＬＣＤコントローラ６０から供給される画像データに対して、ラインラッチ３６には、信号ラインＳ1〜ＳMに対応して、画像データＰＭ、・・・、Ｐ３、Ｐ２、Ｐ１の並びの順番で保持される。
【０１０７】
ところが、ユーザにとっては、図１２（Ａ）、（Ｂ）に示すように、複数の信号ラインを分割したブロックの並びの順番は変わらない。したがって、ブロック単位に、上述した画像データを制御する場合、ユーザもシフト方向に応じてブロックの順番の並びが変更することを認識して画像表示制御を行わなければならなくなる。
【０１０８】
そこで、本実施形態では、ユーザがシフト方向によって入れ替わるブロックの並びの順番を気にすることなく、上述したブロック単位のパーシャル表示制御を可能にするため、図１２（Ｃ）に示すように、これらブロック単位で指定されるパーシャル表示データについてもシフト方向に応じて切り替えるようにしている。すなわち、本実施形態における信号ドライバ３０は、シフト方向を切り替えた場合に上述したパーシャル表示選択レジスタに記憶されたパーシャル表示データの順番を逆に入れ替えることができるブロックデータ入れ替え回路を含む。
【０１０９】
これにより、表示エリア及び非表示エリアが設定されたブロックと、実際のパネルの駆動回路との対応関係を維持し、信号ドライバ３０の実装状態に依存することなく、ブロック単位のパーシャル表示切替を実現させることができる。
【０１１０】
以下では、このような本実施形態における信号ドライバ３０の具体的な構成例について説明する。
【０１１１】
３．  本実施形態における信号ドライバの構成の具体例
３．１  信号ドライバの構成（ブロック単位）
図１３に、本実施形態における信号ドライバ３０において制御されるブロック単位の構成の概要を示す。
【０１１２】
本実施形態における信号ドライバ３０は、２８８本の信号ライン出力（Ｓ1〜Ｓ288）を有しているものとする。
【０１１３】
すなわち、本実施形態における信号ドライバ３０は、２４出力端子単位（Ｓ1〜Ｓ24、Ｓ25〜Ｓ48、・・・、Ｓ265〜Ｓ288）に、図１３に示す構成を備えており、計１２ブロック（Ｂ０〜Ｂ１１）を有している。以下では、図１３は、ブロックＢ０を示すものとして説明するが、他のブロックＢ１〜Ｂ１１についても同様である。
【０１１４】
信号ドライバ３０のブロックＢ０は、信号ラインＳ1〜Ｓ24の各信号ラインに対応して、シフトレジスタ１４０0、ラインラッチ３６0、駆動電圧生成回路３８0、信号ライン駆動回路４０0を含む。ここで、シフトレジスタ１４０0は、図２に示すシフトレジスタ３２及びラインラッチ３４の機能を有する。
【０１１５】
シフトレジスタ１４０0は、各信号ラインに対応してＳＲ0-1〜ＳＲ0-24を含む。ラインラッチ３６0は、各信号ラインに対応してＬＡＴ0-1〜ＬＡＴ0-24を含む。駆動電圧生成回路３８0は、各信号ラインに対応してＤＡＣ0-1〜ＤＡＣ0-24を含む。信号ライン駆動回路４０0は、各信号ラインに対応してＳＤＲＶ0-1〜ＳＤＲＶ0-24を含む。
【０１１６】
３．２  パーシャル表示選択レジスタ
上述したように、本実施形態における信号ドライバ３０は、ブロック単位に出力制御される。そのため、本実施形態における信号ドライバ３０は、図１４に示すようにパーシャル表示選択レジスタ１５０を有している。このパーシャル表示選択レジスタ１５０は、ＬＣＤコントローラ６０によって設定される。ＬＣＤコントローラ６０は、ホスト（ＣＰＵ）からの制御によって、所与のタイミングで信号ドライバ３０のパーシャル表示選択レジスタ１５０の内容を更新することができるようになっており、その都度最適なパーシャル表示を実現することができる。
【０１１７】
パーシャル表示選択レジスタ１５０は、ブロックＢ０〜Ｂ１１に対応して、各ブロックの信号ラインを画像データに基づいて信号駆動するか否かを示すパーシャル表示データＰＡＲＴ０〜ＰＡＲＴ１１を含む。本実施形態では、パーシャル表示データＰＡＲＴ０〜ＰＡＲＴ１１のうち、出力がオンであることを示す「１」に設定されたブロックを表示エリア、出力がオフであることを示す「０」に設定されたブロックを非表示エリアとして、表示制御を行う。
【０１１８】
上述したように、信号ドライバ３０の実装状態に応じて、ユーザにブロックの順番を気にさせる必要なく、ブロック単位のパーシャル表示を実現させるために、パーシャル表示データをブロック単位で切り替える必要がある。
【０１１９】
そこで、本実施形態では、以下に示すブロックデータ入れ替え回路により、パーシャル表示選択レジスタのブロックの並び順を、シフト方向に応じて切り替えるようになっている。
【０１２０】
図１５に、ブロックデータ入れ替え回路の構成の一例を示す。
【０１２１】
上述したように、信号ドライバ３０の実装状態に応じて、ユーザにブロックの順番を気にさせる必要なく、ブロック単位のパーシャル表示を実現させるために、パーシャル表示データをブロック単位で切り替える必要がある。
【０１２２】
このブロックデータ入れ替え回路は、パーシャル表示データ選択レジスタに設定されたパーシャル表示データＰＡＲＴ０〜ＰＡＲＴ１１の並びをシフト方向切り替え信号ＳＨＬに応じて切り替える。より具体的には、ブロックデータ入れ替え回路は、シフト方向切り替え信号ＳＨＬに応じて、パーシャル表示データＰＡＲＴ０及びＰＡＲＴ１１のいずれか一方をＰＡＲＴ０´として選択出力する。同様に、シフト方向切り替え信号ＳＨＬに応じて、パーシャル表示データＰＡＲＴ１及びＰＡＲＴ１０のいずれか一方をＰＡＲＴ１´、パーシャル表示データＰＡＲＴ２及びＰＡＲＴ９のいずれか一方をＰＡＲＴ２´、・・・、パーシャル表示データＰＡＲＴ１１及びＰＡＲＴ０のいずれか一方をＰＡＲＴ１１´として、それぞれ選択出力する。
【０１２３】
このようにシフト方向に応じてブロック単位の並び順が切り替えられたパーシャル表示データＰＡＲＴ０´〜ＰＡＲＴ１１´は、シフト方向に応じてＰＡＲＴ０、ＰＡＲＴ１、・・・、ＰＡＲＴ１１、又はＰＡＲＴ１１、ＰＡＲＴ１０、・・・、ＰＡＲＴ０のいずれかのデータとして、それぞれ対応する各ブロックＢ０〜Ｂ１１に供給される。各ブロックＢ０〜Ｂ１１は、パーシャル表示データＰＡＲＴ０´〜ＰＡＲＴ１１´に基づいてパーシャル表示制御を行う。
【０１２４】
ブロックＢ０は、パーシャル表示データＰＡＲＴ０´に基づいてパーシャル表示制御が行われる。
【０１２５】
３．３  シフトレジスタ
ブロックＢ０のシフトレジスタ１４０0は、クロック信号ＣＬＫに同期して、隣接するブロックのシフトレジスタからシフトされた画像データを順次各ＳＲにおいてシフトする。また、シフトレジスタ１４０0は、シフト方向切り替え信号ＳＨＬに応じて、左方向データ入力信号ＬＩＮ若しくは右方向データ入力信号ＲＩＮとして隣接するブロックのシフトレジスタから入力された画像データを順次シフトする。なお、ブロックＢ０のＬＩＮ及びＬＯＵＴ、ブロックＢ１１のＲＩＮ及びＲＯＵＴは、シフト切り替え信号ＳＨＬによって入出力方向が切り替えられる。
【０１２６】
図１６に、ＳＲ0-1の構成の一例を示す。
【０１２７】
ここでは、ＳＲ0-1の構成について示すが、他のＳＲ0-2〜ＳＲ0-24についても同様に構成することができる。
【０１２８】
ＳＲ0-1は、ＦＦL-R、ＦＦR-L、ＳＷ１を含む。
【０１２９】
ＦＦL-Rは、例えばＤ端子に入力される左方向データ入力信号ＬＩＮを、ＣＫ端子に入力されるクロック信号の立ち上がりエッジに同期してラッチし、Ｑ端子から右方向データ出力信号ＲＯＵＴとして、ＳＲ0-2のＤ端子に対して左方向データ入力信号ＬＩＮを供給する。
【０１３０】
ＦＦR-Lは、例えばＤ端子に入力される右方向データ入力信号ＲＩＮを、ＣＫ端子に入力されるクロック信号の立ち上がりエッジに同期してラッチし、Ｑ端子から左方向データ出力信号ＬＯＵＴを出力する。
【０１３１】
ＦＦL-RのＱ端子から出力される右方向データ出力信号ＲＯＵＴと、ＦＦR-LのＱ端子から出力される左方向出力信号ＬＯＵＴとは、ＳＷ１にも供給される。ＳＷ１は、シフト方向切り替え信号ＳＨＬに応じて、右方向データ出力信号ＲＯＵＴと、ＦＦR-LのＱ端子から出力される左方向出力信号ＬＯＵＴのうち、いずれか一方を選択して、ラインラッチ３６0のＬＡＴ0-1に供給する。
【０１３２】
このようにして、シフトレジスタ１４０0の各ＳＲ0-1〜ＳＲ0-24に保持された画像データは、水平同期信号ＬＰに同期してそれぞれラインラッチ３６0の各ＬＡＴ0-1〜ＬＡＴ0-24にラッチされる。
【０１３３】
３．４  ラインラッチ
ラインラッチＬＡＴ0-1にラッチされた信号ラインＳ1に対応する画像データは、駆動電圧生成回路のＤＡＣ0-1に供給される。ＤＡＣ0-1は、ＤＡＣイネーブル信号ＤＡＣｅｎが論理レベル「Ｈ」のときに、ＬＡＴ0-1から供給された例えば６ビットの階調データ（画像データ）に基づいて、６４レベルの階調電圧を発生する。
【０１３４】
３．５  駆動電圧生成回路
図１７に、ＤＡＣ0-1によって生成される階調電圧を説明するための図を示す。
【０１３５】
ＤＡＣ0-1は、電源回路８０から例えばＶ０〜Ｖ８の各レベルの基準電圧が供給されている。ＤＡＣ0-1は、ＤＡＣイネーブル信号ＤＡＣｅｎが論理レベル「Ｈ」になると、各信号ラインの画像データとしての６ビットの階調データのうち例えば上位３ビットからＶ０〜Ｖ８によって分割された電圧範囲のうちの１つを選択する。ここで、例えば基準電圧Ｖ２とＶ３との間を選択すると、６ビットの階調データのうち例えば下位３ビットによって特定されるＶ２とＶ３の間の８レベルのうちいずれか１つであるＶ23を選択する。
【０１３６】
このように、信号ラインＳ1に対応するＤＡＣ0-1に選択された駆動電圧は、信号ライン駆動回路４０0のＳＤＲＶ0-1に供給される。同様に、他の信号ラインＳ2〜Ｓ24についても、駆動電圧の供給が行われる。
【０１３７】
本実施形態では、ＤＡＣイネーブル信号ＤＡＣｅｎが、信号ドライバ３０の図示しない制御回路で生成されたＤＡＣ制御信号ｄａｃｅｎと、パーシャル表示選択レジスタのブロックＢ０のパーシャル表示の可否を示すパーシャル表示データＰＡＲＴ（ＰＡＲＴ０´）との論理積により生成される。すなわち、パーシャル表示エリアとして設定された場合にのみＤＡＣ動作を行う一方、パーシャル非表示エリアとして設定された場合、ＤＡＣ動作を停止してラダー抵抗に流れる電流消費を削減する。
【０１３８】
なお、このＤＡＣイネーブル信号ＤＡＣｅｎは、他の信号ラインＳ2〜Ｓ24に対応するＤＡＣ0-2〜ＤＡＣ0-24にも同様に供給され、ブロック単位でＤＡＣの動作制御が行われる。
【０１３９】
３．６  信号駆動回路
信号ライン駆動回路４０0のＳＤＲＶ0-1は、インピーダンス変換手段としてのボルテージフォロワ接続されたオペアンプＯＰ0-1と、パーシャル非表示レベル電圧供給回路ＶＧ0-1を含む。
【０１４０】
３．６．１  オペアンプ
ボルテージフォロワ接続されたオペアンプＯＰ0-1は、その出力端子が負帰還され、オペアンプの入力インピーダンスも極めて大きくなり、入力電流はほとんど流れなくなる。そして、オペアンプイネーブル信号ＯＰｅｎが論理レベル「Ｈ」のときに、ＤＡＣ0-1によって生成された駆動電圧をインピーダンス変換して、信号ラインＳ1を駆動する。これにより、信号ラインＳ1の出力負荷に依存することなく、信号駆動を行うことができる。
【０１４１】
本実施形態では、オペアンプイネーブル信号ＯＰｅｎが、信号ドライバ３０の図示しない制御回路で生成されたオペアンプ制御信号ｏｐｅｎと、パーシャル表示選択レジスタのブロックＢ０のパーシャル表示の可否を示すパーシャル表示データＰＡＲＴ（ＰＡＲＴ０´）との論理積により生成される。すなわち、パーシャル表示エリアとして設定された場合にのみインピーダンス変換して信号ラインの駆動を行う一方、パーシャル非表示エリアとして設定された場合、オペアンプ動作を停止して電流源を停止して電流消費を削減する。
【０１４２】
図１８に、ボルテージフォロワ接続されたオペアンプＯＰ0-1の構成の一例を示す。
【０１４３】
このオペアンプＯＰ0-1は、差動増幅部１６０0-1と、出力増幅部１７０0-1とを含む。このオペアンプＯＰ0-1は、オペアンプイネーブル信号ＯＰｅｎにしたがって、ＤＡＣ0-1から供給された入力電圧ＶＩＮをインピーダンス変換して、出力電圧ＶＯＵＴを出力する。
【０１４４】
差動増幅部１６０0-1は、第１及び第２の差動増幅回路１６２0-1、１６４0-1を含む。
【０１４５】
第１の差動増幅回路１６２0-1は、ｐ型トランジスタＱＰ１、ＱＰ２と、ｎ型トランジスタＱＮ１、ＱＮ２を少なくとも含む。
【０１４６】
第１の差動増幅回路１６２0-1において、ｐ型トランジスタＱＰ１、ＱＰ２のソース端子は、電源電圧レベルＶＤＤに接続されている。また、ｐ型トランジスタＱＰ１、ＱＰ２のゲート端子は互いに接続され、これらゲート端子はさらにｐ型トランジスタＱＰ１のドレイン端子に接続されてカレントミラー構造となっている。ｐ型トランジスタＱＰ１のドレイン端子は、ｎ型トランジスタＱＮ１のドレイン端子に接続される。ｐ型トランジスタＱＰ２のドレイン端子は、ｎ型トランジスタＱＮ２のドレイン端子に接続される。
【０１４７】
ｎ型トランジスタＱＮ１のゲート端子には、出力電圧ＶＯＵＴが供給され、負帰還されている。ｎ型トランジスタＱＮ２のゲート端子には、入力電圧ＶＩＮが供給されている。
【０１４８】
ｎ型トランジスタＱＮ１、ＱＮ２のソース端子は、基準電圧選択信号ＶＲＥＦＮ１〜ＶＲＥＦＮ３のいずれかが論理レベル「Ｈ」になることで形成される電流源１６６0-1を介して、接地レベルＶＳＳに接続される。
【０１４９】
第２の差動増幅回路１６４0-1は、ｐ型トランジスタＱＰ３、ＱＰ４と、ｎ型トランジスタＱＮ３、ＱＮ４を少なくとも含む。
【０１５０】
第２の差動増幅回路１６４0-1において、ｎ型トランジスタＱＮ３、ＱＮ４のソース端子は、接地レベルＶＳＳに接続されている。また、ｎ型トランジスタＱＮ３、ＱＮ４のゲート端子は互いに接続され、これらゲート端子はさらにｎ型トランジスタＱＮ３のドレイン端子に接続されてカレントミラー構造となっている。ｎ型トランジスタＱＮ３のドレイン端子は、ｐ型トランジスタＱＰ３のドレイン端子に接続される。ｎ型トランジスタＱＮ４のドレイン端子は、ｐ型トランジスタＱＰ４のドレイン端子に接続される。
【０１５１】
ｐ型トランジスタＱＰ３のゲート端子には、出力電圧ＶＯＵＴが供給され、負帰還されている。ｐ型トランジスタＱＰ４のゲート端子には、入力電圧ＶＩＮが供給されている。
【０１５２】
ｐ型トランジスタＱＰ３、ＱＰ４のソース端子は、基準電圧選択信号ＶＲＥＦＰ１〜ＶＲＥＦＰ３のいずれかが論理レベル「Ｌ」になることで形成される電流源１６８0-1を介して、電源電圧レベルＶＤＤに接続される。
【０１５３】
また、出力増幅部１７０0-1は、ｐ型トランジスタＱＰ１１、ＱＰ１２、ｎ型トランジスタＱＮ１１、ＱＮ１２を含む。
【０１５４】
出力増幅部１７０0-1において、ｐ型トランジスタＱＰ１１のソース端子には電源電圧レベルＶＤＤが接続され、ゲート端子にはオペアンプイネーブル信号ＯＰｅｎが供給される。また、ｐ型トランジスタＱＰ１１のドレイン端子は、ｐ型トランジスタＱＰ２のドレイン端子と、ｐ型トランジスタＱＰ１２のゲート端子に接続される。
【０１５５】
ｐ型トランジスタＱＰ１２のソース端子は、駆動電圧レベルＶＤＤ＿ＤＲＶに接続され、ドレイン端子から出力電圧ＶＯＵＴが出力される。
【０１５６】
また、ｎ型トランジスタＱＮ１１のソース端子に接地レベルＶＳＳが接続され、ゲート端子にオペアンプイネーブル信号ＯＰｅｎの反転信号が供給される。また、ｎ型トランジスタＱＮ１１のドレイン端子は、ｎ型トランジスタＱＮ４のドレイン端子と、ｎ型トランジスタＮＰ１２のゲート端子に接続される。
【０１５７】
ｎ型トランジスタＱＮ１２のソース端子は駆動接地レベルＶＳＳ＿ＤＲＶに接続され、ドレイン端子から出力電圧ＶＯＵＴが出力される。
【０１５８】
図１９に、第１及び第２の差動増幅回路１６２0-1、１６４0-1に供給される基準電圧選択信号生成回路の構成の概要を示す。
【０１５９】
本実施形態では、基準電圧選択信号ＶＲＥＦ１〜ＶＲＥＦ３により、出力負荷に応じた最適な電流駆動能力を有する電流源を形成することができるようになっている。そのため、基準電圧選択信号生成回路は、基準電圧選択信号ＶＲＥＦ１〜ＶＲＥＦ３により、ｐ型トランジスタ用の基準電圧選択信号ＶＲＥＦＰ１〜ＶＲＥＦＰ３と、ｎ型トランジスタ用の基準電圧選択信号ＶＲＥＦＮ１〜ＶＲＥＦＮ３を生成する。
【０１６０】
この際、オペアンプイネーブル信号ＯＰｅｎの論理レベルが「Ｈ」のときにのみ、基準電圧選択信号ＶＲＥＦ１〜ＶＲＥＦ３の状態に応じて、ｐ型トランジスタ用の基準電圧選択信号ＶＲＥＦＰ１〜ＶＲＥＦＰ３と、ｎ型トランジスタ用の基準電圧選択信号ＶＲＥＦＮ１〜ＶＲＥＦＮ３により、電流源１６６0-1、１６８0-1を制御する。一方、オペアンプイネーブル信号ＯＰｅｎの論理レベルが「Ｌ」のときには、基準電圧選択信号ＶＲＥＦ１〜ＶＲＥＦ３をマスクする。そのため、電流源１６６0-1、１６８0-1は、電流源に流れる電流がなくなり、差動増幅動作を停止する。
【０１６１】
次に、このような構成のボルテージフォロワ接続されたオペアンプＯＰ0-1の動作の概要を説明する。
【０１６２】
オペアンプイネーブル信号ＯＰｅｎの論理レベルが「Ｈ」の場合、出力電圧ＶＯＵＴが入力電圧ＶＩＮより低いとき、第１の差動増幅回路１６２0-1において、ｎ型トランジスタＱＮ２のドレイン端子が低くなって、ｐ型トランジスタＱＰ１２を介して出力電圧ＶＯＵＴの電位を高くする。
【０１６３】
これに対して、出力電圧ＶＯＵＴが入力電圧ＶＩＮより高い場合、第２の差動増幅回路１６４0-1において、ｐ型トランジスタＱＰ４のドレイン端子の電位が高くなって、ｎ型トランジスタＱＮ１２を介して出力電圧ＶＯＵＴの電位を低くする。
【０１６４】
一方、オペアンプイネーブル信号ＯＰｅｎの論理レベルが「Ｌ」の場合、図１９に示したように基準電圧選択信号ＶＲＥＦ１〜ＶＲＥＦ３がマスクされるため、電流源１６６0-1、１６８0-1の各トランジスタはオフとなるとともに、ｐ型トランジスタＱＰ１１のドレイン端子が電源電圧レベルＶＤＤに接続され、ｎ型トランジスタＱＮ１１のドレイン端子が接地レベルＶＳＳに接続される。したがって、出力電圧ＶＯＵＴはハイインピーダンス状態となる。この場合、本来出力電圧ＶＯＵＴが供給される信号ラインには、後述するパーシャル非表示レベル電圧供給回路ＶＧ0-1により生成された所与のパーシャル非表示レベル電圧が供給されることになる。
【０１６５】
３．６．２  非表示レベル電圧供給回路
図１３において、パーシャル非表示レベル電圧供給回路ＶＧ0-1は、非表示レベル電圧供給イネーブル信号ＬＥＶｅｎが論理レベル「Ｈ」の場合に、上述したパーシャル表示選択レジスタにおいて非表示エリア（出力がオフ）に設定されたとき、信号ラインに供給する所与の非表示レベル電圧ＶPART-LEVELを生成する。
【０１６６】
ここで、非表示レベル電圧ＶPART-LEVELは、画素の透過率が変化する所与の閾値ＶCLと、この画素電極に対向する対向電極の対向電極電圧Ｖｃｏｍに対して、次の（１）式の関係を有する。
【０１６７】
｜ＶPART-LEVEL−Ｖｃｏｍ｜＜ＶCL  ・・・（１）
【０１６８】
すなわち、非表示レベル電圧ＶPART-LEVELは、駆動対象の信号ラインに接続されたＴＦＴのドレイン電極に接続される画素電極に印加された場合、液晶容量の印加電圧が、所与の閾値ＶCLを越えないような電圧レベルとなっている。
【０１６９】
なお、この非表示レベル電圧ＶPART-LEVELは、電圧レベルの生成及び制御の容易さから、対向電極電圧Ｖｃｏｍと同等の電圧レベルであることが望ましい。したがって、本実施形態では、対向電極電圧Ｖｃｏｍと同等の電圧レベルを供給する。この場合、ＬＣＤパネル２０の非表示エリアには、液晶がオフのときの色が表示される。
【０１７０】
また、本実施形態における非表示レベル電圧供給回路ＶＧ0-1は、階調レベル電圧の両端の電圧レベルＶ０若しくはＶ８のいずれかを非表示レベル電圧ＶPART-LEVELとして選択出力するができるようになっている。ここで、階調電圧レベルの両端の電圧レベルＶ０若しくはＶ８は、反転駆動方式によりフレームごとに交互に出力するための電圧レベルである。本実施形態では、ユーザによって指定された選択信号ＳＥＬにより、非表示レベル電圧ＶＰＡＲＴ−ＬＥＶＥＬとして、上述した対向電極電圧Ｖｃｏｍか、階調レベル電圧の両端の電圧レベルＶ０若しくはＶ８かを選択できるようにする。これにより、ユーザは、非表示エリアの色の選択の自由度を高めることができる。
【０１７１】
本実施形態では、非表示レベル電圧供給イネーブル信号ＬＥＶｅｎが、信号ドライバ３０の図示しない制御回路で生成された非表示レベル電圧供給回路制御信号ｌｅｖｅｎと、パーシャル表示選択レジスタのブロックＢ０のパーシャル表示の可否を示すパーシャル表示データＰＡＲＴ（ＰＡＲＴ０´）の反転との論理積により生成される。すなわち、非表示エリア（出力がオフ）として設定された場合にのみ所与の非表示レベル電圧を信号ラインに駆動し、表示エリア（出力がオン）として設定された場合、非表示レベル電圧供給回路ＶＧ0-1はハイインピーダンス状態となって信号ラインの駆動を行わない。
【０１７２】
なお、このオペアンプイネーブル信号ＯＰｅｎ及び非表示レベル電圧供給イネーブル信号ＬＥＶｅｎは、他の信号ラインＳ2〜Ｓ24に対応するＳＤＲＶ0-2〜ＳＤＲＶ0-24にも同様に供給され、ブロック単位で信号ラインの駆動制御が行われる。
【０１７３】
図２０に、本実施形態における非表示レベル電圧供給回路ＶＧ0-1の構成の一例を示す。
【０１７４】
非表示レベル電圧供給回路ＶＧ0-1は、非表示レベル電圧供給イネーブル信号ＬＥＶｅｎにより対向電極電圧と同等の電圧Ｖｃｏｍを出力するためのトランスファー回路１８０0-1、インバータ回路１８２0-1と、スイッチ回路ＳＷ２を含む。
【０１７５】
インバータ回路１８２0-1は、互いにドレイン端子が接続されたｎ型トランジスタＱＮ２１及びｐ型トランジスタＱＰ２１を含む。ｎ型トランジスタＱＮ２１のソース端子には、電圧レベルＶ８が接続される。ｐ型トランジスタＱＰ２１のソース端子には、電圧レベルＶ０が接続される。ｎ型トランジスタＱＮ２１のゲート端子及びｐ型トランジスタＱＰ２１のゲート端子は、ＸＯＲ回路１８４0-1が接続される。ＸＯＲ回路１８４0-1は、極性反転のタイミングを示す極性反転信号ＰＯＬと、現在の位相を示すＰｈａｓｅとの排他的論理和が演算される。
【０１７６】
このようなインバータ回路１８２0-1は、極性反転信号ＰＯＬのタイミングにしたがって、現在の位相を示すＰｈａｓｅの論理レベルが反転し、電圧レベルＶ０若しくはＶ８のいずれかがスイッチ回路ＳＷ２に供給される。
【０１７７】
スイッチ回路ＳＷ２は、選択信号ＳＥＬによって、トランスファー回路１８０0-1の出力、インバータ回路１８２0-1の出力、又はハイインピーダンス状態のいずれか１つを非表示レベル電圧ＶPART-LEVELとして出力する。
【０１７８】
３．７  動作例
図２１に、本実施形態における信号ドライバ３０の動作の一例を示す。
【０１７９】
シフトレジスタは、クロック信号ＣＬＫに同期して、イネーブル入出力信号ＥＩＯがシフトされて、ＥＩＯ１〜ＥＩＯＬ（Ｌは、２以上の自然数）を生成する。そして、各ＥＩＯ１〜ＥＩＯＬに同期してラインラッチに、画像データ（ＤＩＯ）が順次ラッチされる。
【０１８０】
ラインラッチ３６は、水平同期信号ＬＰの立ち上がりに同期して、一水平走査単位の画像データをラッチし、その立ち下がりからＤＡＣ３８及び信号ライン駆動回路４０により信号ラインの駆動を行う。
【０１８１】
本実施形態では、上述したようにブロック単位で画像データに基づいて信号ラインの駆動を行うか否かを選択できるようになっており、これにより表示エリア及び非表示エリアの設定が可能となる。表示エリアに設定されたブロックの信号ラインについては、階調データに基づいて生成された駆動電圧に基づいて信号ラインが駆動される。非表示エリアに設定されたブロックの信号ラインについては、対向電極電圧Ｖｃｏｍ若しくは、階調電圧レベルの両端の電圧のうちの一方が選択出力される。
【０１８２】
このような本実施系形態における信号ドライバを用いることにより、携帯電話機のようなバッテリ駆動が行われる携帯型の電子機器の表示部として、高コントラストを有する高画質化と、パーシャル表示による低消費電力化とを両立させることができるようになる。
【０１８３】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述したＬＣＤパネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレイ装置にも適用可能である。
【０１８４】
また、本実施形態では、隣接する２４出力を１ブロックとして分割するものとして説明したが、これに限定されるものではない。２４出力以下であっても良い、２４出力以上であっても良い。また、隣接する複数の信号ラインごとに分割する必要もなく、所与の信号ライン間隔で選択した複数の信号ラインを１ブロックとして扱うようにしても良い。
【０１８５】
さらにまた、本実施形態における信号ドライバは、ライン反転駆動方式に限らず、フレーム反転駆動方式にも適用することができる。
【０１８６】
また、本実施形態では、表示装置に、ＬＣＤパネル、走査ドライバ及び信号ドライバを含むように構成したが、これに限定されるものではない。例えば、ＬＣＤパネルに、走査ドライバ及び信号ドライバを含んで構成するようにしても良い。
【０１８７】
さらに、本実施形態では、ＴＦＴ液晶を用いたアクティブマトリクス型液晶パネルを例に説明したが、これに限定されるものではない。
【図面の簡単な説明】
【図１】本実施形態における信号駆動回路（信号ドライバ）を適用した表示装置の構成の概要を示すブロック図である。
【図２】図１に示した信号ドライバの構成の概要を示すブロック図である。
【図３】図１に示した走査ドライバの構成の概要を示すブロック図である。
【図４】図１に示したＬＣＤコントローラの構成の概要を示すブロック図である。
【図５】図５（Ａ）は、フレーム反転駆動方式による信号ラインの駆動電圧及び対向電極電圧Ｖｃｏｍの波形を模式的に示す模式図である。図５（Ｂ）は、フレーム反転駆動方式を行った場合に、フレームごとに、各画素に対応した液晶容量に印加される電圧の極性を模式的に示す模式図である。
【図６】図６（Ａ）は、ライン反転駆動方式による信号ラインの駆動電圧及び対向電極電圧Ｖｃｏｍの波形を模式的に示す模式図である。図６（Ｂ）は、ライン反転駆動方式を行った場合に、フレームごとに、各画素に対応した液晶容量に印加される電圧の極性を模式的に示す模式図である。
【図７】液晶装置のＬＣＤパネルの駆動波形の一例を示す説明図である。
【図８】図８（Ａ）、（Ｂ）、（Ｃ）は、本実施形態における信号ドライバにより実現したパーシャル表示の一例を模式的に示す説明図である。
【図９】図９（Ａ）、（Ｂ）、（Ｃ）は、本実施形態における信号ドライバにより実現したパーシャル表示の他の例を模式的に示す説明図である。
【図１０】図１０（Ａ）、（Ｂ）は、本実施形態における信号ライン駆動回路の制御内容を模式的に示す説明図である。
【図１１】図１１（Ａ）、（Ｂ）は、ＬＣＤパネルに対して異なる位置に実装される信号ドライバを模式的に示す説明図である。
【図１２】図１２（Ａ）、（Ｂ）、（Ｃ）は、ラインラッチに保持された画像データと、ブロックの対応関係を模式的に示す説明図である。
【図１３】本実施形態における信号ドライバにおいて制御されるブロック単位の構成の概要を示す構成図である。
【図１４】本実施形態における信号ドライバが有するパーシャル表示選択レジスタを示す説明図である。
【図１５】本実施形態におけるブロックデータ入れ替え回路の構成の一例を示す構成図である。
【図１６】本実施形態におけるシフトレジスタを構成するＳＲの構成の一例を示す構成図である。
【図１７】本実施形態におけるＤＡＣによって生成される階調電圧を説明するための説明図である。
【図１８】本実施形態におけるボルテージフォロワ接続されたオペアンプＯＰの構成の一例を示す回路構成図である。
【図１９】本実施形態におけるボルテージフォロワ接続されたオペアンプＯＰの第１及び第２の差動増幅回路に供給される基準電圧選択信号生成回路の構成の一例を示す回路構成図である。
【図２０】本実施形態における非表示レベル電圧供給回路の構成の一例を示す構成図である。
【図２１】本実施形態における信号ドライバの動作波形の一例を示すタイミング図である。
【符号の説明】
１０  液晶装置（表示装置）
２０  ＬＣＤパネル（電気光学装置）
２２nm  ＴＦＴ
２４nm  液晶容量
２６nm  画素電極
２８nm  対向電極
３０  信号ドライバ
３２、５２、１４０、１４０0  シフトレジスタ
３４、３６、３６0  ラインラッチ
３８、３８0  駆動電圧生成回路（ＤＡＣ）
４０、４０0  信号ライン駆動回路
５０  走査ドライバ
５４、５６  Ｌ／Ｓ
５８  走査ライン駆動回路
６０  ＬＣＤコントローラ
６２  制御回路
６４  ＲＡＭ
６６  ホストＩ／Ｏ
６８  ＬＣＤＩ／Ｏ
７０  コマンドシーケンサ
７２  コマンド設定レジスタ
７４  コントロール信号生成回路
８０  電源回路
１００Ｂ、１０８Ｂ、１２０Ｂ、１２８Ｂ  非表示エリア
１０２Ａ、１０６Ａ、１２２Ａ、１２６Ａ  表示エリア
１５０  パーシャル表示選択レジスタ
１６０0  差動増幅部
１６２0  第１の差動増幅回路
１６４0  第２の差動増幅回路
１６６0、１６８0  電流源
１７０0  出力増幅部
１８０0  トランスファー回路
１８２0  インバータ回路
１８４0  ＸＯＲ回路
ＣＬＫ  クロック信号
ＤＡＣｅｎ  ＤＡＣイネーブル信号
ｄａｃｅｎ  ＤＡＣ制御信号
ＥＩＯ  イネーブル入出力信号
ＬＥＶｅｎ  非表示レベル電圧供給イネーブル信号
ｌｅｖｅｎ  非表示レベル電圧供給回路制御信号
ＬＰ  水平同期信号
ＯＰｅｎ  オペアンプイネーブル信号
ｏｐｅｎ  オペアンプ制御信号
ＰＯＬ  極性反転信号
ＳＨＬ  シフト方向切り替え信号
ＸＯＥＶ  出力イネーブル信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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