(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板（１）と、
この半導体基板の表面側に形成され、該半導体基板よりも高抵抗な第１導電型の半導体層（２）と、
前記半導体層の所定領域に形成され、ゲート電極（７）への印加電圧を制御することにより、前記半導体層の表面側のソース電極（１０）と前記半導体基板の裏面側のドレイン電極（１１）との間の電流を制御するユニットセルと、
前記ユニットセルが形成されたセル領域の周囲に設けられ、前記半導体層の表層部において該セル領域から離れる方向へ延設されると共に、前記ソース電極と電気的に接続された素子分離用の第２導電型の素子分離層（２１）と、
前記素子分離層の上に形成され、前記半導体層よりも高抵抗の第１導電型の半導体薄膜層（２４）とを備え、
前記素子分離層上に形成された前記半導体薄膜層は、前記素子分離層のうち、前記セル領域から最も離れる側に位置する終端部分の上に形成されており、少なくとも該素子分離層の上に位置する前記半導体薄膜層の上には第２の絶縁膜（６）を介して前記ソース電極又はゲート電極と電気的に接触する電極層（２５）が備えられていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記素子分離層上には、該素子分離層内で終端するように前記半導体薄膜層よりも低抵抗な第１導電型の半導体領域（２３）が備えられており、
前記半導体領域を貫通するように形成された貫通孔（２３ａ）を介して、前記ソース電極は前記半導体領域及び前記素子分離層と電気的に接触していることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記ユニットセル領域は、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型のベース領域（３）と、
前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第１導電型のソース領域（５）と、
前記ベース領域の上部において前記ソース領域と前半導体層とを繋ぐように配置され、炭化珪素よりなる第１導電型の表面チャネル層（４）と、
前記ゲート電極と前記表面チャネル層の間に配置されたゲート絶縁膜（６）と、を備えていると共に、
前記ソース電極が前記ベース領域及びソース領域に接触するように構成されており、
前記表面チャネル層と前記薄膜半導体層は、同じ不純物濃度で形成されていることを特徴とする請求項１又は２に記載の炭化珪素半導体装置。
【請求項４】
前記半導体領域は、前記ソース領域と同等の不純物濃度で形成されていることを特徴とする請求項３に記載の炭化珪素半導体装置。
【請求項５】
炭化珪素よりなる第１導電型の半導体基板（１）の主表面上に、該半導体基板よりも低いドーパント濃度を有する第１導電型の半導体層（２）を形成する工程と、
セル形成予定領域において、前記半導体層の表層部の所定領域に、所定深さを有する複数個の第２導電型のベース領域（３）を形成する工程と、
前記ベース領域の周囲に、前記セル形成予定領域を囲むように配置される素子分離用の第２導電型の素子分離層（２１）を形成する工程と、
前記素子分離層を含む半導体層の上に、該半導体層よりも低濃度の第１導電型の薄膜層（３０）を成膜することにより、前記ベース領域に接続される表面チャネル層（４）と、前記セル形成予定領域の周囲における薄膜半導体層（２４）を形成する工程と、
前記ベース領域内の表層部の所定領域に、該ベース領域の深さよりも接合深さが浅い第１導電型のソース領域（５）を形成する工程と、
前記表面チャネル層及び前記素子分離層の表面に絶縁膜（６）を形成する工程と少なくも前記表面チャネル層の上における前記絶縁膜上にゲート電極（７）を形成する工程と、
前記ベース領域、前記素子分離層及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記ゲート電極を形成する工程では、さらに前記素子分離層のうち前記セル形成予定領域から最も離れる側に位置する部分の上の前記薄膜半導体層の上に前記絶縁膜を介して前記ゲート電極又は前記ソース電極と電気的に接する電極層（２５）を形成する工程を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項６】
炭化珪素よりなる第１導電型の半導体基板（１）の主表面上に、該半導体基板よりも低いドーパント濃度を有する第１導電型の半導体層（２）を形成する工程と、
セル形成予定領域において、前記半導体層の表層部の所定領域に、所定深さを有する複数個の第２導電型のベース領域（３）を形成すると同時に、該ベース領域の周囲に前記セル形成予定領域を囲むように配置される素子分離用の第２導電型の素子分離層（２１）及びこの素子分離層の周囲に所定間隔おきに配置された複数の電界緩和用のリング層（２２）を形成する工程と、
前記素子分離層及びリング層を含む半導体層の上に、該半導体層よりも低濃度の第１導電型の薄膜層（３０）を成膜することにより、前記ベース領域に接続される表面チャネル層（４）と、前記セル形成予定領域の周囲における薄膜半導体層（２４）を形成する工程と、
前記ベース領域内の表層部の所定領域に、該ベース領域の深さよりも接合深さが浅い第１導電型のソース領域（５）を形成する工程と、
前記表面チャネル層及び前記素子分離層の表面に絶縁膜（６）を形成する工程と少なくも前記表面チャネル層の上における前記絶縁膜上にゲート電極（７）を形成する工程と、
前記ベース領域、前記素子分離層及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記リング層のうち最も外周側に位置するものから前記セル形成予定領域の外側に張り出すように、前記絶縁膜を介して該リング層と電気的に接続されるフィールドプレート（２６）を形成する工程とを備え、
前記ゲート電極を形成する工程では、さらに前記素子分離層のうち前記セル形成予定領域から最も離れる側に位置する部分の上の前記薄膜半導体層の上に前記絶縁膜を介して前記ゲート電極又は前記ソース電極と電気的に接する電極層（２５）を形成する工程を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項７】
前記素子分離層内に終端するように、前記薄膜半導体層よりも前記セル形成予定領域側に位置する第１導電型の半導体領域（２３）を形成する工程を有し、
該半導体領域を形成する工程は、前記ソース領域を形成する工程における該ソース領域を形成する際に同時に形成することを特徴とする請求項５又は６に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置及びその製造方法に関し、特に絶縁ゲート型電界効果トランジスタ（以下、パワーＭＯＳＦＥＴという）等、とりわけ縦型パワーＭＯＳＦＥＴに適用して好適である。
【０００２】
【従来の技術】
本発明者らは、半導体装置のチップ外周領域における耐圧向上を図るべく特願平１０−６０１９０号を出願している。そして、この特願平１０−６０１９０号において、ガードリング構造を採用した半導体装置の耐圧向上を図れる構造を提案している。この構造を図５に示す。
【０００３】
図５に示すように、半導体装置は、セル領域と、セル領域の外周を囲むように形成された外周部領域とを有して構成されている。
セル領域は、プレーナ型パワーＭＯＳＦＥＴで構成されており、ゲート電極１０１に所定の電圧を印加することによって、ベース領域１０２の上部に位置しており、ソース領域１０３とｎ- 型エピタキシャル層１０４を繋ぐように形成された表面チャネル層１０５にチャネルを蓄積し、ソース電極１０６とドレイン電極１０７との間にドレイン電流を流すようになっている。
【０００４】
セル領域の外周部領域には、セル領域を囲むように、ブレークダウン防止用の素子分離層を構成するｐ型領域１１０と、ガードリングを構成する所定幅のｐ型領域１１１とが備えられている。ｐ型領域１１０及びｐ型領域１１１は、ｎ- 型炭化珪素半導体層１０４の表層部に形成されている。ｐ型領域１１１は複数個形成されており、ｐ型領域１１０からセル領域の外側に向かって所定間隔おきに配置されている。
【０００５】
そして、ｐ型領域１１１のうち、最もセル領域から離れた位置にあるものは、フィールドプレートを構成する電極１１２に電気的に接続されている。
さらに、ガードリング構造を構成する複数のｐ型領域１１１のそれぞれの間、ｐ型領域１１１とｐ型領域１１０との間、及びｐ型領域１１１のうち最外周に位置するものからさらにセル領域の外側（セル領域から離れる側）において、ｎ- 型炭化珪素半導体層１０４の上部には、ｎ- 型エピタキシャル層１０４よりも不純物濃度が低いｎ--型薄膜層１１３が備えられている。具体的には、ｎ--型薄膜層１１３は不純物濃度が１×１０16ｃｍ-3、膜厚が０．３μｍで構成されている。つまり、ｎ--型薄膜層１１３はｎ- 型炭化珪素半導体層１０４よりも低濃度となっている。
【０００６】
このように構成されたプレーナ型ＭＯＳＦＥＴのドレインに高電圧が印加された場合に示される等電位線を図５中に示す。この等電位線に示されるように、ｎ--型薄膜層１１３がｎ- 型炭化珪素半導体層１０４よりも低濃度で形成されているため、空乏層の横方向への伸びを大きくすることができる。
このようにすることで、基板表面に形成された熱酸化膜１１４の界面における電界強度を低減することによって、熱酸化膜１１４の絶縁破壊を防止でき、半導体装置の耐圧向上を図れるようになっている。
【０００７】
そして、本発明者らは、さらに、上記構成を有する半導体装置を炭化珪素で形成する場合には、炭化珪素に深くイオン注入することが困難であることから、ｐ型領域１１０及びｐ型領域１１１を浅いイオン注入で形成できるようにするために、ｐ型領域１１０及びｐ型領域１１１をｎ--型薄膜層１１３よりも先に形成しておくことを提案している。
【０００８】
【発明が解決しようとする課題】
上述したように、浅いイオン注入によってｐ型領域１１０及びｐ型領域１１１を形成した場合、図６に示すような構造を有する炭化珪素半導体装置が完成する。
しかしながら、このように先にｐ型領域１１０及びｐ型領域１１１を形成しておき、後でｎ--型薄膜層１１３を形成するようにすると、ｐ型領域１１０をソース電極１０６（又はゲート電極１０１）と電気的に接触させるためのコンタクト部分においてｎ--型薄膜層１１３がソース電極１０６と接触するように形成されてしまう。
【０００９】
このため、高抵抗なｎ--型薄膜層１１３とソース電極１０６とが接触するショットキー接触となり、この接触部分における耐圧を低下させるという問題を発生させることが判った。
本発明は上記問題に鑑みてなされ、セル領域を囲む外周部領域に電界緩和用の低濃度の薄膜半導体層を形成する場合において、ソース電極と素子分離層とのコンタクト部分における耐圧の低下を防止することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、以下の技術的手段を採用する。
請求項１乃至４に記載の発明においては、素子分離層（２１）上に形成された半導体薄膜層（２２）は、素子分離層のうち、セル領域から最も離れる側に位置する終端部分の上に形成されており、少なくとも該素子分離層の上に位置する半導体薄膜層の上には第２の絶縁膜を介してソース電極（１０）又はゲート電極（７）と電気的に接触する電極層が配置されていることを特徴としている。
【００１１】
このように、少なくとも素子分離層の上に位置する半導体薄膜層の上に、第２の絶縁膜を介してソース電極又はゲート電極と電気的に接触する電極層を形成しておけば、トランジスタのオフ時に、素子分離層の上に位置する半導体薄膜層を、電極層と炭化珪素の仕事関数差により絶縁膜側から伸びる空乏層と、半導体薄膜層と素子分離層の静電ポテンシャル差を利用して素子分離層側から伸びる空乏層によってピンチオフすることができる。
【００１２】
このため、このピンチオフ部分にドレイン電圧が印加され吸収されるため、薄膜半導体層とソース電極が接触する部分にかかる電圧はドレイン電圧に比べて十分低い電圧となる。従って、高抵抗な薄膜半導体層とソース電極とのショットキー接触によっても耐圧低下を防止することができる。
請求項２に記載の発明においては、さらに薄膜半導体層よりもユニットセル領域側において、素子分離層上には、該素子分離層内で終端するように薄膜半導体層よりも低抵抗な第１導電型の半導体領域（２３）が備えられており、半導体領域を貫通するように形成された貫通孔（２３ａ）を介して、ソース電極は半導体領域及び素子分離層と電気的に接触していることを特徴としている。
【００１３】
このように、ソース電極との接触部分を低抵抗な半導体領域とすることによって、この接触部分をオーミック接触とすることができ、この部分における耐圧低下を防止することができる。
なお、電極層をゲート電極と電気的に接触させれば、ユニットセル領域においてドレイン電流を流す際に、半導体領域を通じてドレイン電流を流すこともできる。
【００１４】
請求項４に示すように、ユニットセル領域におけるソース領域と半導体領域とが同じ不純物濃度で形成されていることを特徴としている。
このように、ソース領域と半導体領域とを同じ不純物濃度とすることにより、半導体領域とソース電極との接触部分における耐圧をユニットセル領域における耐圧と同様にすることができるため、耐圧設計を容易にすることができる。
【００１５】
請求項５に記載の発明においては、素子分離層（２１）のうちセル領域から最も離れる側に位置する部分の上の薄膜半導体層（２２）の上に絶縁膜（６）を介してゲート電極（７）又はソース電極（１０）と電気的に接する電極層（２５）を形成する工程を備えていることを特徴としている。
このように、素子分離層のうちセル領域から最も離れる側に位置する部分の上の薄膜半導体層の上にゲート電極又はソース電極と電気的に接する電極層を形成することにより、素子分離層上の薄膜半導体層をピンチオフさせることができる。これにより、薄膜半導体層とソース電極とのショットキー接触によっても耐圧低下を防止できる炭化珪素半導体装置を製造できる。
【００１６】
なお、請求項６に示すように、ベース領域（３）、素子分離用の素子分離層（２１）及びこの素子分離層の周囲に所定間隔おきに配置された電界緩和用のリング層を同時に形成し、ゲート電極と電極層を同時に形成することにより、請求項５と同様の効果が得られると共に、製造工程の簡略化を図ることができる。
請求項７に記載の発明においては、素子分離層内に終端するように、薄膜半導体層よりもセル形成予定領域側に位置する第１導電型の半導体領域（２３）を形成する工程を有し、該半導体領域を形成する工程は、ソース領域（５）を形成する工程における該ソース領域を形成する際に同時に形成することを特徴とする。
【００１７】
このように、ソース領域と同時に形成することにより、ソース領域と同濃度で半導体領域を形成することができるため、半導体領域とソース電極との接触部分における耐圧をユニットセル領域と同様にでき、耐圧設計の容易化を図ることができる。また、半導体領域をソース領域と同時に形成することにより工程を簡略化できる。
【００１８】
なお、上記した括弧内の符号は、後述する実施形態記載の具体的手段との対応関係を示すものである。
【００１９】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
本発明の一実施形態を適用した炭化珪素半導体装置の断面図を図１に示す。以下、図１に基づいて本実施形態における炭化珪素半導体装置の構造について説明する。
【００２０】
図１に示すように、半導体装置は、セル領域と、セル領域の外周を囲むように形成された外周部領域とを有して構成されている。
セル領域は、プレーナ型パワーＭＯＳＦＥＴで構成されている。プレーナ型パワーＭＯＳＦＥＴは、ｎ+ 型炭化珪素半導体基板１とｎ- 型エピタキシャル層２とを基板とし、ｎ- 型エピタキシャル層２の表層部に形成された複数のｐ型ベース領域３と基板表面に平行な表面チャネル層４とを備えている。この表面チャネル層４は、不純物濃度が１×１０16ｃｍ-3、膜厚が０．３μｍで構成されている。
【００２１】
また、ｐ型ベース領域３の中央部には表面チャネル層４と接するように、ｎ+ 型ソース領域５が形成されている。そして、表面チャネル層４の上にはゲート絶縁膜６を介してゲート電極７が形成されている。このゲート電極７は絶縁膜８で覆われている。
さらに、絶縁膜８上にはソース電極１０が形成されており、このソース電極１０はｎ+ 型ソース領域５に形成された貫通孔を通じてｐ型ベース領域３と電気的に接されている。また、ｎ+ 型炭化珪素半導体基板１の裏面にはドレイン電極１１が形成されている。
【００２２】
このように、本実施形態では蓄積型チャネルを形成するプレーナ型パワーＭＯＳＦＥＴを複数個形成してセル領域としている。
このプレーナ型パワーＭＯＳＦＥＴはノーマリオフ型となっている。つまり、表面チャネル層４の厚み（膜厚）は、ゲート電極６に電圧を印加していない時におけるｐ型ベース領域３から表面チャネル層４に広がる空乏層の伸び量と、ゲート絶縁膜６から表面チャネル層４に広がる空乏層の伸び量との和よりも小さくなるようになっている。
【００２３】
具体的には、ｐ型ベース領域３から表面チャネル層４に広がる空乏層の伸び量は、表面チャネル層４とｐ型ベース領域３とのＰＮ接合のビルトイン電圧によって決定され、ゲート絶縁膜６から表面チャネル層４に広がる空乏層の伸び量は、ゲート絶縁膜６の電荷及びゲート電極７（金属）と表面チャネル層４（半導体）との仕事関数差によって決定されるため、これらに基づいて表面チャネル層４の膜厚を設定している。
【００２４】
このようなノーマリオフ型のプレーナ型パワーＭＯＳＦＥＴは、故障などによってゲート電極７に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
このように構成されたプレーナ型パワーＭＯＳＦＥＴは、ゲート電極７に正電圧が印加されると、ゲート絶縁膜６から表面チャネル層４に広がる空乏層の伸び量が縮まり、表面チャネル層４をチャネル領域として、ソース電極１０とドレイン電極１１との間にドレイン電流を流す。
【００２５】
なお、図１に示すように、ｐ型ベース領域３は、ソース電極１０と接触していて接地状態となっている。このため、表面チャネル層４とｐ型ベース領域３とのＰＮ接合のビルトイン電圧を利用して表面チャネル層４をピンチオフすることができる。例えば、ｐ型ベース領域３が接地されてなくてフローティング状態となっている場合には、ビルトイン電圧を利用してｐ型ベース領域３から空乏層を延ばすということができないため、ｐ型ベース領域３をソース電極１０と接触させることは、表面チャネル層４をピンチオフするのに有効な構造であるといえる。なお、ベース領域３を高濃度にすることにより、より効果的にベース領域３を利用することが可能である。
【００２６】
一方、セル領域の外周部領域には、セル領域を囲むように、ブレークダウン防止用の素子分離層としてのｐ型領域２１と、ガードリングを構成する所定幅のｐ型領域２２とが備えられている。これらｐ型領域２１及びｐ型領域２２は、ｎ- 型炭化珪素半導体層２の表層部に形成されている。ｐ型領域２２は複数個形成されており、ｐ型領域２１からセル領域の外側に向かって所定間隔おきに配置されている。
【００２７】
ｐ型領域２１の上には、ｎ+ 型ソース領域５と同等の高濃度で構成されたｎ+ 型領域２３が形成されている。このｎ+ 型領域２３は、ｐ型領域２１の上部で終端するように形成されている。このｎ+ 型領域２３にはコンタクト用の貫通孔２３ａが設けられており、この貫通孔２３ａを通じてソース電極とｐ型領域２１とが電気的に接続されている。つまり、ソース電極１０とｎ+ 型領域２３とが接触するようになっている。
【００２８】
また、ｎ+ 型領域２３よりもセル領域から離れる側において、ｐ型領域２１及びｐ型領域２２の上には、ｎ--型薄膜半導体層２４が延設されている。このｎ--型薄膜半導体層２４のうち、ｐ型領域２１の上に位置する部分におけるセル領域を中心とした周方向の幅は、セル領域におけるベース領域３の上に形成された表面チャネル層の幅よりも広くなるように設定されている。
【００２９】
このｎ--型薄膜層４０８は表面チャネル層４と同時に形成されており、不純物濃度が１×１０16ｃｍ-3、膜厚が０．３μｍとなっている。
そして、少なくともｐ型領域２１の上に位置するｎ--型薄膜半導体層２４の上には、ゲート絶縁膜６を介してソース電極１０と電気的に接続された電極層２５が形成されている。なお、電極層２５は、ｐ型領域２１の上に位置するｎ+ 型薄膜半導体層２４の上において、ｎ+ 型薄膜半導体層２４に最も近づき、セル領域から離れるにつれてｎ+ 型薄膜半導体層２４から離れるようになっており、フィールドプレートとしての役割を果たすようになっている。
【００３０】
また、ｐ型領域２２のうち、最もセル領域から離れた位置にあるものは、ｎ--型薄膜半導体層２４に形成されたコンタクトホールを介して、フィールドプレートを構成する電極２６に電気的に接続されている。
このように構成されたプレーナ型ＭＯＳＦＥＴのドレイン電極１１に高電圧が印加された場合、ｎ--型薄膜半導体層２４がｎ- 型炭化珪素半導体層２よりも低濃度で形成されているため、空乏層の横方向への伸びを大きくすることができる。
【００３１】
このように、ゲート絶縁膜６及び絶縁膜８からなる絶縁膜と基板表面との界面における電界強度を低減することによって、絶縁膜の絶縁破壊を防止でき、炭化珪素半導体装置の耐圧向上を図ることができる。
ここで、上述したように、本実施形態では、少なくともｐ型領域２１の上に位置するｎ--型薄膜半導体層２４の上に、ゲート酸化膜６を介してソース電極３１０と電気的に接続された電極層２５を形成している。
【００３２】
このため、ｎ--型薄膜半導体層２４内には、表面チャネル層４と同様に、ゲート絶縁膜６側から伸びる空乏層と、ｐ型領域２１側から伸びる空乏層によってピンチオフされる。従って、ｎ+ 型炭化珪素半導体層１とｎ- 型エピタキシャル層２及びｎ--型薄膜半導体層２４を通じて、ドレイン電流が流れないようにできる。これにより、仮に、ソース電極１０との接触部分がショットキー接触であっても、ピンチオフ部分にドレイン電圧が印加され吸収されるため、ｎ--型薄膜半導体層２４とソース電極１０が接触する部分にかかる電圧はドレイン電圧に比べ十分近い電圧となる。従って、その接触における耐圧低下を防止することができる。
【００３３】
また、ｐ型領域２１の上におけるｎ--型薄膜半導体層２４の幅をベース領域３の上に形成された表面チャネル層の幅よりも広くなるようにしているため、セル領域の耐圧構造よりも高い耐圧構造とすることができる。
さらに、ｎ--型薄膜半導体層２４ではなく、高濃度で構成されたｎ+ 型領域２３がソース電極１０と接触するようにしているため、これらの接触がオーミック接触となり、ソース電極１０と接触する部分における耐圧を向上させることができる。
【００３４】
そして、ｎ+ 型領域２３をｎ+ 型ソース領域５とを同等の不純物濃度で形成しているため、ｎ+ 型領域２３とソース電極１０との接触部における耐圧と、ｎ+ 型ソース領域５とソース電極１０との接触部における耐圧とを同じ耐圧にすることができ、耐圧設計が容易に行えるようにすることができる。
次に、図１に示す炭化珪素半導体装置の製造方法について、図２〜図４に基づいて説明する。
【００３５】
〔図２（ａ）に示す工程〕
低抵抗のｎ+ 型炭化珪素半導体基板１を用意し、このｎ+ 型炭化珪素半導体基板１上に高抵抗のｎ- 型炭化珪素半導体層２をエピタキシャル成長させる。
〔図２（ｂ）に示す工程〕
ｎ- 型炭化珪素半導体層２の表層部のうち、ユニットセル形成予定領域に高濃度のｐ型ベース層３を形成する。
【００３６】
〔図２（ｃ）に示す工程〕
次に、ｐ型不純物をイオン注入し、ブレークダウン防止用のｐ型領域２１を形成すると共に、このｐ型領域２１からユニットセル領域の外側に向けてガードリンクとなるｐ型領域２２を複数個形成する。
なお、本実施形態ではビルトイン電圧の効果的な利用を図るべく、高濃度でｐ型ベース領域３を形成しているため、ベース領域３とｐ型領域２１及びｐ型領域２２とを別工程で形成しているが、ｐ型ベース領域３を高濃度にしない場合には、これらを同一工程で形成することもできる。これにより、１つのマスクを用いてベース領域３とｐ型領域２１及びｐ型領域２２を形成できるため、これらを正確な位置関係で形成することができる。
【００３７】
〔図３（ａ）に示す工程〕
ｐ型ベース層３上を含むｎ- 型炭化珪素半導体層２上にエピタキシャル成長法によってｎ--型薄膜層３０を形成する。このｎ--型薄膜層３０がチャネル形成用の表面チャネル層４を構成すると共に、熱酸化膜９の界面における電界強度を低減する役割を果たすｎ--型薄膜半導体層２４を構成する。
【００３８】
〔図３（ｂ）に示す工程〕
ｎ型不純物をイオン注入し、ｐ型ベース層３上の所定領域にｎ+ 型ソース領域５を形成すると共に、ｐ型領域２１内で終端するｎ+ 型領域２３を形成する。これにより、ｎ+ 型ソース領域５とｎ+ 型領域２３とが同等の不純物濃度で形成される。
【００３９】
また、このとき、外周部領域の所定領域において、同電位リング（ＥＱＲ）として働く部分とのコンタクト用のｎ+ 型層２７も形成する。
〔図４（ａ）に示す工程〕
フォトリソグラフィ工程を経て、ｐ型領域２１上に所定膜厚の酸化膜（ＳｉＯ2 ）３１を形成すると共に、ｐ型領域２１よりもセル領域の外周に位置する部分に酸化膜３２を形成する。
【００４０】
〔図４（ｂ）に示す工程〕
熱酸化によってウェハ全面にゲート酸化膜６を形成する。そして、ポリシリコン等を堆積したのち、ポリシリコンをパターニングし、セル領域におけるゲート電極６と、ｐ型領域上に形成されたｎ--型薄膜半導体層２４の上に形成される電極層２５とを形成する。
【００４１】
〔図４（ｃ）に示す工程〕
ゲート絶縁膜上を含むウェハ上に層間絶縁膜８を形成する。
この後、図示しないが、層間絶縁膜８及びゲート絶縁膜６にコンタクトホールを形成し、さらに、ｎ--型薄膜半導体層２４を貫通してｐ型ベース層３に達する貫通孔３ａと、ｎ--型薄膜半導体層２４やｎ+ 型領域２３を貫通してｐ型領域２１に達する貫通孔２３ａ及びｎ--型薄膜半導体層２４を貫通して最外周に位置するｐ型領域２２に達する貫通孔を形成する。
【００４２】
そして、アルミ配線をパターニングし、ゲート電極７、ソース電極１０、及びフィールドプレートを構成する電極２６を形成する。そして、ゲート電極７、ソース電極１０、及び電極２６上にパッシベーション膜１３を形成し、さらにｎ+ 型炭化珪素半導体基板１の裏面にドレイン電極１１を形成して、図１に示すプレーナ型パワーＭＯＳＦＥＴが完成する。
【００４３】
（他の実施形態）
上記実施形態では、ｐ型領域３、２１、２２にコンタクトする電極を形成するために、貫通穴を形成する方法を示したが、これらｐ型領域３、２１、２２上のｎ--型薄膜半導体層２４をイオン注入により反転させてもよく、この場合には、図３（ｂ）に示す工程の後に、ｐ型不純物をイオン注入する工程を設ければよい。
【００４４】
上記実施形態では、電極層２５をソース電極１０と電気的に接触させるようにしているが、ソース電極１９ではなくゲート電極７に接触させるようにしてもよい。このように電極層２５をゲート電極７と接触させるようにした場合には、ｐ型領域２１上のｎ--型薄膜半導体層２４をチャネルとしてドレイン電流を流すようにできる。
【００４５】
なお、このような場合には、ｎ+ 型領域２３とｎ+ 型ソース領域５とを同時に形成し耐圧設計が容易に行えるようにすることがより有効となる。
上記実施形態では、ガードリング層としてのｐ型領域２２やフィールドプレートとしての電極２６を有するガードリング構造について述べたが、これらを無くしてもよい。この場合には、ソース電極１０あるいはゲート電極７と接触する電極２５のみで構成されるフィールドプレート構造となる。
【００４６】
また、上記実施形態ではノーマリオフ型のプレーナ型パワーＭＯＳＦＥＴを例に挙げて説明したが、上述したように、ゲート電極７と電極層２５とを電気的に接触させるようにすることにより、セル領域のオン・オフと同時にｐ型領域の上におけるｎ--型薄膜半導体層２４を流れる電流のオン・オフも行うことができるため、ノーマリオン型のものを用いることもできる。
【図面の簡単な説明】
【図１】本発明にかかわるガードリング構造を備えた炭化珪素半導体装置の断面図である。
【図２】図１に示す炭化珪素半導体装置の製造工程を示す図である。
【図３】図２に続く炭化珪素半導体装置の製造工程を示す図である。
【図４】図３に示す炭化珪素半導体装置の製造工程を示す図である。
【図５】本発明者らが先に出願した炭化珪素半導体装置を説明するための図である。
【図６】本発明者らが先に出願した炭化珪素半導体装置を基に行った検討結果を説明するための図である。
【符号の説明】
１…ｎ+ 型炭化珪素半導体基板、２…ｎ- 型エピタキシャル層、
３…ｐ型ベース領域、４…表面チャネル層、５…ｎ+ 型ソース領域、
６…ゲート絶縁膜、７…ゲート電極、８…層間絶縁膜、１０…ソース電極、
１１…ドレイン電極、２１…素子分離層としてのｐ型領域、
２２…ガードリングとしてのｐ型領域、２３…ｎ+ 型領域、
２４…ｎ--型薄膜半導体層、２５…電極層、２６…フィールドプレート。
【図１】
0003744196.tif 000002
【図２】
0003744196.tif 000003
【図３】
0003744196.tif 000004
【図４】
0003744196.tif 000005
【図５】
0003744196.tif 000006
【図６】
0003744196.tif 000007