(57)【特許請求の範囲】
【請求項１】
プログラマブルロジックデバイス（ＰＬＤ）またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）で用いられるプログラムデータをプログラム開発支援装置によって作成して上記ＰＬＤまたはＦＰＧＡにダウンロードするＰＬＤ／ＦＰＧＡデータプログラミング方式において、ＰＬＤまたはＦＰＧＡで用いられるプログラムデータを作成すると共にＬＡＮ接続用の第一のＬＡＮ制御回路を有するプログラム開発支援装置、このプログラム開発支援装置の第一のＬＡＮ制御回路に接続されたＬＡＮ中継器、ＬＡＮ接続用の第二のＬＡＮ制御回路及びＪＴＡＧ接続用のＪＴＡＧ制御回路を有すると共に上記第二のＬＡＮ制御回路を介して上記ＬＡＮ中継器に接続されたプログラム用アダプタ、ＰＬＤ及びＦＰＧＡのいずれか一方または両方が実装され、ＪＴＡＧコネクタを具備して、上記ＪＴＡＧコネクタを介して上記プログラム用アダプタに接続されたカードを備え、上記ＬＡＮ中継器は、複数のプログラム用アダプタが接続されるように構成されると共に、上記複数のプログラム用アダプタにそれぞれ接続されたカードに実装されたＰＬＤまたはＦＰＧＡには、上記プログラム開発支援装置によって作成されたプログラムデータがカード毎に並行してダウンロードされることを特徴とするＰＬＤ／ＦＰＧＡデータプログラミング方式。
【請求項２】
ＰＬＤまたはＦＰＧＡで用いられるプログラムデータをプログラム開発支援装置によって作成して上記ＰＬＤまたはＦＰＧＡにダウンロードするＰＬＤ／ＦＰＧＡデータプログラミング方式において、ＰＬＤまたはＦＰＧＡで用いられるプログラムデータを作成すると共に第一の無線ＬＡＮインタフェースを有するプログラム開発支援装置、このプログラム開発支援装置の第一の無線ＬＡＮインタフェースに接続される第二の無線ＬＡＮインタフェース及びＪＴＡＧ接続用のＪＴＡＧ制御回路を有するプログラム用アダプタ、ＰＬＤ及びＦＰＧＡのいずれか一方または両方が実装され、ＪＴＡＧコネクタを具備して、上記ＪＴＡＧコネクタを介して上記プログラム用アダプタに接続されたカードを備え、上記第一の無線ＬＡＮインタフェースには、複数のプログラム用アダプタが接続されると共に、上記複数のプログラム用アダプタにそれぞれ接続されたカードに実装されたＰＬＤまたはＦＰＧＡには、上記プログラム開発支援装置によって作成されたプログラムデータがカード毎に並行してダウンロードされることを特徴とするＰＬＤ／ＦＰＧＡデータプログラミング方式。
【請求項３】
プログラム用アダプタは、ダウンロードの正常終了または異常終了をプログラム開発支援装置に知らせると共に、上記異常終了の知らせを受けたプログラム開発支援装置は、上記ダウンロードを再実行することを特徴とする請求項１または請求項２記載のＰＬＤ／ＦＰＧＡデータプログラミング方式。
【請求項４】
プログラム用アダプタは、ダウンロードが異常終了したとき、上記ダウンロードを再実行することを特徴とする請求項１または請求項２記載のＰＬＤ／ＦＰＧＡデータプログラミング方式。
【請求項５】
プログラム用アダプタは、プログラム開発装置によって設定されたダウンロードの再実行のトライ数及び再実行までの待ち時間により上記再実行を行うことを特徴とする請求項４記載のＰＬＤ／ＦＰＧＡデータプログラミング方式。
【請求項６】
プログラム用アダプタのＪＴＡＧ制御回路は、複数のカードが接続されるように構成されていることを特徴とする請求項１または請求項２記載のＰＬＤ／ＦＰＧＡデータプログラミング方式。
【請求項７】
プログラム用アダプタは、ダウンロードが異常終了したとき、複数接続されたカード毎にダウンロードを再実行することを特徴とする請求項６記載のＰＬＤ／ＦＰＧＡデータプログラミング方式。
【請求項８】
プログラム用アダプタは、プログラム開発装置によって設定されたダウンロードの再実行のカード毎のトライ数及び再実行までの待ち時間により上記再実行を行うことを特徴とする請求項７記載のＰＬＤ／ＦＰＧＡデータプログラミング方式。
【請求項９】
プログラム用アダプタは、プログラム開発装置によって設定されたダウンロードの再実行のカード毎のトライ数を用いると共に上記ダウンロードの異常終了による再実行の必要性を示すフラグを設定して、上記設定されたフラグに応じて再実行を行うことを特徴とする請求項７記載のＰＬＤ／ＦＰＧＡデータプログラミング方式。
【請求項１０】
プログラム用アダプタは、プログラム開発支援装置から送信されたプログラムデータダウンロード処理手順にしたがってダウンロードを実行することを特徴とする請求項１〜請求項９のいずれか一項記載のＰＬＤ／ＦＰＧＡデータプログラミング方式。
【請求項１１】
プログラムデータダウンロード処理手順には、プログラム開発支援装置からダウンロードの中断指示があった場合にダウンロードを終了する条件が含まれていることを特徴とする請求項１０記載のＰＬＤ／ＦＰＧＡデータプログラミング方式。
【請求項１２】
プログラム用アダプタは、プログラム開発支援装置から送信されるプログラムデータを格納する不揮発性メモリと、この不揮発性メモリのプログラムデータをカードに実装されたＰＬＤまたはＦＰＧＡにダウンロードするための指示を行うスイッチを制御すると共に上記ダウンロードの正常終了または異常終了を示すランプの点灯を制御する制御回路とを有し、上記プログラム開発支援装置からプログラムデータを上記不揮発性メモリに格納した後は、上記プログラム開発支援装置との接続を切り離して、上記スイッチを操作することにより上記ダウンロードを行うことを特徴とする請求項１〜請求項１１のいずれか一項記載のＰＬＤ／ＦＰＧＡデータプログラミング方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、プログラマブルロジックデバイス（ＰＬＤ）や、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）に対して論理機能を再書換え（プログラム）する方式であるＰＬＤ／ＦＰＧＡデータプログラミング方式に関するものである。
【０００２】
【従来の技術】
従来のＰＬＤ／ＦＰＧＡデータプログラム用アダプタは、プログラムデータの作成を開発支援するパソコンのシリアル或いはパラレルＩＯポートに直接接続され、バウンダリ・スキャン用のアーキテクチャに沿って、信号レベルなどの物理的なインタフェース条件を変換するものが一般的であった。
一方、パソコンからＬＡＮインタフェースを介してプログラムデータを送信する例としては、プログラマブルロジックコントローラ（ＰＬＣ）のような子機との間におけるデータの受け渡しを行うデータ伝送システムとして、特開平６−８５８８１号公報や特開平８−１９４５０６号公報がある。
特開平６−８５８８１号公報では、通信路（ＬＡＮ等）を介して相互接続されたデータ伝送用アダプタ間で、一斉同報通信により共有データを受け渡す手段を実現する例が示されている。
また、特開平８−１９４５０６号公報では、パソコンで作成したプログラムをＰＬＣへ送信する通信手段としてＬＡＮインタフェースを利用する例が示されている。
【０００３】
次に、これらを含めて従来のＰＬＤ／ＦＰＧＡデータプログラミング方式について説明する。
図１０は、従来の一般的なＰＬＤ／ＦＰＧＡデータプログラミング方式を示すブロック図である。
図１０において、１はパソコン、３は内部バス２と接続されたパソコン１の中央処理装置（ＣＰＵ）、４はＣＰＵ３に内部バス２を介して接続されたメインメモリ、５はＣＰＵ３に内部バス２を介して接続されたＢＩＯＳ  ＲＯＭ（Ｂａｓｉｃ  Ｉｎｐｕｔ  Ｏｕｔｐｕｔ  Ｓｙｓｔｅｍ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、６はＣＰＵ３に内部バス２を介して接続された通信手段としてのＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）制御回路、７はＣＰＵ３に内部バス２を介して接続されたＣＲＴ（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ）等の表示部（図示せず）にビデオ信号を出力するビデオ出力回路、８はＣＰＵ３に内部バス２を介して接続されたキーボード、プリンタ等に対して入出力データを処理するシリアルＩＯ制御回路、９はＣＰＵ３に内部バス２を介して接続されたパラレルＩＯ制御回路、１０はＯＳ（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）等のシステムソフトウエアやプログラム作成用ソフトウエア等が格納されたＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）、１１はＦＤＤ（Ｆｌｏｐｐｙ  Ｄｉｓｋ  Ｄｒｉｖｅ）であり、２〜１１はパソコン１を構成する。
３０はＰＬＤ／ＦＰＧＡを実装しているカード、３１はカード３０のＪＴＡＧ用コネクタ３１である。８０はパソコン１のシリアルＩＯ制御回路８とカード３０のＪＴＡＧ用コネクタ３１を１対１に接続するプログラム用アダプタである。このプログラム用アダプタ８０を介して、パソコン内のプログラムデータダウンロード制御用ソフトウエアの制御によって、パソコン１からカード３０上のＰＬＤ／ＦＰＧＡへプログラムデータがダウンロードされる。
【０００４】
図１１は、特開平８−１９４５０６号公報に示された従来のＰＬＤ／ＦＰＧＡデータプログラミング方式を示すブロック図である。
図１１において、１〜１１は図１におけるものと同一のものである。８１はＰＬＣ、８３はＰＬＣ８１の中央処理装置（ＣＰＵ）、８４はメインメモリ、８５は不揮発性メモリ、８６は制御用通信回路、８７はＬＡＮ制御回路、８８はＢＩＯＳ  ＲＯＭ、８９はＲＯＭ、９０はＩＯ制御回路であり、８４〜９０はＰＬＣ８１を構成する。
プログラム開発支援パソコン１及びＰＬＣ８１を構成しているＣＰＵ３、８３及び内部バス２、８２を同一アーキテクチャとし、パソコン１上でプログラムのシミュレーションを行える機能を備えたことが特徴であり、プログラムに対するデバッグ作業効率向上を主目的とする。ここでのＬＡＮインタフェースは、パソコン１上のシミュレーション完了後、パソコン１からＰＬＣ８１に対しデータを送信するための通信手段である。
この従来例は、プログラム対象が各種制御機器及びセンサ／アクチュエータ等の入出力装置が接続されたＰＬＣであることやその目的が本発明との大きな差異である。
【０００５】
図１２は、特開平６−８５８８１号公報に示された従来のＰＬＤ／ＦＰＧＡデータプログラミング方式を示すブロック図である。
図１２において、アダプタ９０が複数台のデータ処理装置９５に対して個別に配設され、通信路９６を介してＬＡＮ接続されている。アダプタ９０は、通信路９６を介して接続される他のアダプタ９０との間でデータ送受を行うアダプタ間通信部９１と、データ処理装置９５との間でデータ送受を行う装置間通信部９４と、両通信部９１、９４間におけるデータ受け渡しを行うデータ記憶部９３と、そのデータ記憶部９３中には各データ処理装置９５で受け渡しを必要とするデータを共有データ９２として備える。アダプタ通信部９１は、装置間通信部９４により更新されたデータ記憶部９３中の共通データ９２を、通信路９６を介して他の全てのアダプタ９０に向かって一斉に送る一方、他のアダプタ９０から受け取った共有データで自己の共有データ９２を更新する。
この従来例では、プログラム対象がＰＬＣであることやアダプタ間で能動的にデータ送受する構成となっていることが、本発明との大きな差異である。
【０００６】
【発明が解決しようとする課題】
従来のＰＬＤ／ＦＰＧＡデータプログラミング方式は、プログラム開発支援用パソコンとＰＬＤ／ＦＰＧＡを実装したカード間が専用プログラム用アダプタを介して１対１に接続する必要があるため、プログラム対象のカード枚数、その種類が多くなるにつれ、プログラム用アダプタの着脱、プログラムデータダウンロード用ソフトウエアのセットアップを繰り返し行う必要があり、作業効率が悪い。
また、パソコンのシリアルポートとカード上のＪＴＡＧコネクタ間を接続するシリアルケーブル長にも制限があり、カードが分散配置されているケースでは、ケーブルの引き回しに手間取り、パソコン及びプログラム用アダプタを適宜移動しなければならない等、セットアップ作業時間に無駄が多い。
さらに、データプログラミングが正常に終了しなかった場合、プログラミング作業者がエラーメッセージ等を確認し、プログラミング処理を再実行する必要があり、作業者がプログラミング作業だけで拘束されてしまうケースも少なくない。
【０００７】
この発明は、上記のような課題を解決するためになされたものであり、カード毎のアダプタ着脱、シリアルケーブルの配線作業等を軽減でき、複数枚、数種類のカードに対し並行してプログラムデータのダウンロード処理を実行でき、プログラミング作業時間の短縮、作業者の手間暇の削減等、作業効率向上に対応できるＬＡＮインタフェースを有するＰＬＤ／ＦＰＧＡデータプログラミング方式を得ることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係わるＰＬＤ／ＦＰＧＡデータプログラミング方式においては、ＰＬＤまたはＦＰＧＡで用いられるプログラムデータをプログラム開発支援装置によって作成してＰＬＤまたはＦＰＧＡにダウンロードするＰＬＤ／ＦＰＧＡデータプログラミング方式において、ＰＬＤまたはＦＰＧＡで用いられるプログラムデータを作成すると共にＬＡＮ接続用の第一のＬＡＮ制御回路を有するプログラム開発支援装置と、このプログラム開発支援装置の第一のＬＡＮ制御回路に接続されたＬＡＮ中継器と、ＬＡＮ接続用の第二のＬＡＮ制御回路及びＪＴＡＧ接続用のＪＴＡＧ制御回路を有すると共に第二のＬＡＮ制御回路を介してＬＡＮ中継器に接続されたプログラム用アダプタと、ＰＬＤ及びＦＰＧＡのいずれか一方または両方が実装され、ＪＴＡＧコネクタを具備して、ＪＴＡＧコネクタを介してプログラム用アダプタに接続されたカードを備え、ＬＡＮ中継器は、複数のプログラム用アダプタが接続されるように構成されると共に、複数のプログラム用アダプタにそれぞれ接続されたカードに実装されたＰＬＤまたはＦＰＧＡには、プログラム開発支援装置によって作成されたプログラムデータがカード毎に並行してダウンロードされるものである。
【０００９】
また、ＰＬＤまたはＦＰＧＡで用いられるプログラムデータをプログラム開発支援装置によって作成してＰＬＤまたはＦＰＧＡにダウンロードするＰＬＤ／ＦＰＧＡデータプログラミング方式において、ＰＬＤまたはＦＰＧＡで用いられるプログラムデータを作成すると共に第一の無線ＬＡＮインタフェースを有するプログラム開発支援装置と、このプログラム開発支援装置の第一の無線ＬＡＮインタフェースに接続される第二の無線ＬＡＮインタフェース及びＪＴＡＧ接続用のＪＴＡＧ制御回路を有するプログラム用アダプタと、ＰＬＤ及びＦＰＧＡのいずれか一方または両方が実装され、ＪＴＡＧコネクタを具備して、ＪＴＡＧコネクタを介してプログラム用アダプタに接続されたカードを備え、第一の無線ＬＡＮインタフェースには、複数のプログラム用アダプタが接続されると共に、複数のプログラム用アダプタにそれぞれ接続されたカードに実装されたＰＬＤまたはＦＰＧＡには、プログラム開発支援装置によって作成されたプログラムデータがカード毎に並行してダウンロードされるものである。
【００１０】
また、プログラム用アダプタは、ダウンロードの正常終了または異常終了をプログラム開発支援装置に知らせると共に、異常終了の知らせを受けたプログラム開発支援装置は、ダウンロードを再実行するものである。
【００１１】
さらに、プログラム用アダプタは、ダウンロードが異常終了したとき、ダウンロードを再実行するものである。
また、プログラム用アダプタは、プログラム開発装置によって設定されたダウンロードの再実行のトライ数及び再実行までの待ち時間により再実行を行うものである。
【００１２】
また、プログラム用アダプタのＪＴＡＧ制御回路は、複数のカードが接続されるように構成されているものである。
さらにまた、プログラム用アダプタは、ダウンロードが異常終了したとき、複数接続されたカード毎にダウンロードを再実行するものである。
【００１３】
また、プログラム用アダプタは、プログラム開発装置によって設定されたダウンロードの再実行のカード毎のトライ数及び再実行までの待ち時間により再実行を行うものである。
また、プログラム用アダプタは、プログラム開発装置によって設定されたダウンロードの再実行のカード毎のトライ数を用いると共にダウンロードの異常終了による再実行の必要性を示すフラグを設定して、設定されたフラグに応じて再実行を行うものである。
【００１４】
加えて、プログラム用アダプタは、プログラム開発支援装置から送信されたプログラムデータダウンロード処理手順にしたがってダウンロードを実行するものである。
また、プログラムデータダウンロード処理手順には、プログラム開発支援装置からダウンロードの中断指示があった場合にダウンロードを終了する条件が含まれているものである。
【００１５】
また、プログラム用アダプタは、プログラム開発支援装置から送信されるプログラムデータを格納する不揮発性メモリと、この不揮発性メモリのプログラムデータをカードに実装されたＰＬＤまたはＦＰＧＡにダウンロードするための指示を行うスイッチを制御すると共にダウンロードの正常終了または異常終了を示すランプの点灯を制御する制御回路とを有し、プログラム開発支援装置からプログラムデータを不揮発性メモリに格納した後は、プログラム開発支援装置との接続を切り離して、スイッチを操作することによりダウンロードを行うものである。
【００１６】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１について図を用いて説明する。
図１は、この発明の実施の形態１によるＰＬＤ／ＦＰＧＡデータプログラミング方式を示すブロック図である。
図１において、１はプログラム開発支援装置であるパソコン、２はパソコン１の内部バス、３は内部バス２に接続された中央処理装置（ＣＰＵ）、４はＣＰＵ３に内部バス２を介して接続されたメインメモリ、５はＣＰＵ３に内部バス２を介して接続されたＢＩＯＳ  ＲＯＭ（Ｂａｓｉｃ  Ｉｎｐｕｔ  Ｏｕｔｐｕｔ  Ｓｙｓｔｅｍ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、６はＣＰＵ３に内部バス２を介して接続された通信手段としてのＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）制御回路（第一のＬＡＮ制御回路）、７はＣＰＵ３に内部バス２を介して接続されたＣＲＴ（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ）等の表示部（図示せず）にビデオ信号を出力するビデオ出力回路、８はＣＰＵ３に内部バス２を介して接続されたキーボード等からの入力データを処理するシリアルＩＯ制御回路、９はＣＰＵ３に内部バス２を介して接続されたパラレルＩＯ制御回路、１０はＣＰＵ３に内部バス２を介して接続されたＯＳ（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）等のシステムソフトウエアやＰＬＤ／ＦＰＧＡプログラム作成用ソフトウエアやプログラムデータダウンロード処理条件設定用ソフトウエアが格納されたＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）、１１はＣＰＵ３に内部バス２を介して接続されたＦＤＤ（Ｆｌｏｐｐｙ  Ｄｉｓｋ  Ｄｒｉｖｅ）１１であり、２〜１１はパソコン１を構成する。
【００１７】
２０はプログラム用アダプタである。２１はプログラム用アダプタ２０の内部バス、２２は内部バス２１に接続された中央処理装置（ＣＰＵ）、２３はＣＰＵ２２に内部バス２１を介して接続されたメインメモリ、２４はＣＰＵ２２に内部バス２１を介して接続されたＢＩＯＳ  ＲＯＭ（Ｂａｓｉｃ  Ｉｎｐｕｔ  Ｏｕｔｐｕｔ  Ｓｙｓｔｅｍ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、２５はＣＰＵ２２に内部バス２１を介して接続された通信手段としてのＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）制御回路（第二のＬＡＮ制御回路）、２６はＣＰＵ２２に内部バス２１を介して接続され、プログラムデータダウンロード制御用ソフトウエアが格納されたＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、２７はＣＰＵ２２に内部バス２１を介して接続されたＪＴＡＧ制御回路である。２８、２９はプログラム用アダプタ２０と同じ構成のプログラム用アダプタである。
【００１８】
３０、３２、３３はＰＬＤ／ＦＰＧＡを実装しているカードで、それぞれプログラムデータダウンロード用のＪＴＡＧコネクタ３１を備えており、プログラム用アダプタ２０、２８、２９と１対１に接続されている。プログラム用アダプタとカードＪＴＡＧコネクタ間は着脱自在の構造である。
また、パソコン１とプログラム用アダプタ２０、２８、２９は、伝送路５０によりトランシーバ、ブリッジ、ＨＵＢ、ルータ等のＬＡＮ中継器５１を介して接続されている。
【００１９】
次に、動作について説明する。
パソコン１に格納されたＰＬＤ／ＦＰＧＡプログラム作成用ソフトウエアを使用し、各カード３０、３２、３３に実装されたＰＬＤ／ＦＰＧＡに対するプログラムデータを作成する。作成されたＰＬＤ／ＦＰＧＡプログラムデータをダウンロード処理する作業者（オペレータ）は、プログラムデータダウンロード処理条件設定用ソフトウエアを使用して、どのカードのどのＰＬＤ／ＦＰＧＡに対してどのプログラムデータをダウンロードするかといったデータダウンロード手順を設定する。このデータダウンロード手順設定に従って、プログラムデータはＬＡＮ制御回路６、伝送路５０、ＬＡＮ中継器５１及びＬＡＮ制御回路２５を介してプログラム用アダプタ２２、２８、２９へ送信される。
【００２０】
次に、プログラム用アダプタ２２は、受信したプログラムデータをメインメモリ２３に格納する。一旦メインメモリ２３に格納されたプログラムデータは、プログラムデータダウンロード制御用ソフトウエアにより、ＪＴＡＧ制御回路２７、ＪＴＡＧコネクタ３１を介して、ＩＥＥＥ１１４９．１として標準化されたバウンダリスキャン方式に従って、カード３０上に実装されたＰＬＤ／ＦＰＧＡに対してダウンロードされる。
プログラムデータのダウンロード処理が終了した時、プログラム用アダプタ２０は、プログラム終了ステータス（正常／異常）をＬＡＮ制御回路２５、伝送路５０、ＬＡＮ中継器５１、ＬＡＮ制御回路６を介して、パソコン１へ送信する。なお、プログラム用アダプタ２８、２９においても、プログラム用アダプタ２０と同様に、それぞれカード３２、３３へプログラムデータをダウンロード動作及びプログラム終了ステータス送信動作を実行する。
【００２１】
次に、パソコン１では、各プログラム用アダプタ２０、２８、２９から受信した各カードに対するデータプログラム処理の終了ステータスをディスプレイに表示させる。オペレータはパソコン１に表示されるデータプログラム処理の終了ステータスを確認し、必要に応じて再度プログラム処理を実行する。こうして、複数、数種類のカードに実装された複数、数種類のＰＬＤ／ＦＰＧＡに対してデータプログラミングを並行して処理することができる。
【００２２】
実施の形態１によれば、ＰＬＤ／ＦＰＧＡプログラム用アダプタにＬＡＮインタフェース機能を搭載することにより、ＰＬＤ／ＦＰＧＡプログラムデータ作成用パソコンが標準装備するＬＡＮインタフェース機能を利用して、ＬＡＮ中継器を経由することにより、複数、数種類のプログラムデータを各プログラム用アダプタへ送信し、プログラム用アダプタに接続した各カードに実装されている複数、数種類のＰＬＤ／ＦＰＧＡに対してプログラムデータのダウンロードを並行処理できるようにしたので、カードの仕様変更やデバッグ作業時におけるＰＬＤ／ＦＰＧＡの論理変更に対して、柔軟かつ短時間に対応できる。
【００２３】
また、従来のシリアル／パラレルケーブルに比較し、ＬＡＮケーブルの許容長は長く、その引き回し操作も簡単である。
さらに、一般に普及しているＬＡＮインタフェース中継器を利用することにより、プログラム対象カード枚数の増加にも柔軟に拡張でき、大規模システムへ容易に対応できる。
【００２４】
実施の形態２．
図２は、この発明の実施の形態２によるＰＬＤ／ＦＰＧＡデータプログラミング方式を示すブロック図である。
図２において、２１〜２６、５０、５１は図１におけるものと同一のものである。５５は内部バス２１に接続されたＪＴＡＧ制御回路で、複数のＪＴＡＧコネクタと接続されるようにマルチプレクサ（ＭＵＸ）回路５６が設けられている。６０は２１〜２６、５５、５６によって構成されるプログラム用アダプタである。６１もプログラム用アダプタ６０と同じ構成のプログラム用アダプタである。６２は複数のカード６３、６５、６７が実装されたカードバスケットである。カードバスケット６２に実装された複数のカード６３、６５、６７は、それぞれＪＴＡＧコネクタ６４、６６、６８を備えている。６９も６２と同様のカードバスケットである。
実施の形態２は、プログラム対象のカードが同一バスケット内或いは同一ユニット内など比較的近傍に配置された複数枚・数種類のカードに対して、プログラム用アダプタのＪＴＡＧ制御回路内にマルチプレクサ回路５６を備えることにより、必要最小台数（ＭＩＮ１台）のプログラム用アダプタを使用して、データプログラミングを処理するようにしたものである。
【００２５】
次に、動作について説明する。
カードバスケット６２にはカード６３、６５、６７のカードが実装されて、それぞれＪＴＡＧコネクタ６４、６６、６８を備えている。プログラム用アダプタ６０は、パソコン１から送信されるデータダウンロード処理手順設定に沿って、ＪＴＡＧ制御回路５５内のマルチプレクサ回路５６を制御し、カード６３、６５、６７に対して順次プログラムデータのダウンロードを行う。また、データプログラム終了ステータスをパソコン１へ送信する。バスケット６９に接続されたプログラム用アダプタ６１も同様に動作する。
実施の形態２では、カードバスケットとプログラム用アダプタを１対１に接続しているが、近接するカードバスケット内にプログラム対象カードが実装され、かつプログラム用アダプタに空きポートがあれば、その空きポートを近接カードバスケットのカードに接続できることは勿論である。
【００２６】
実施の形態２によれば、複数枚・複数種類のプログラム対象のカードが同一バスケット内に配置された構成では、プログラム用アダプタのＪＴＡＧ制御回路内にマルチプレクサ回路を備えることにより、必要最小台数のプログラム用アダプタを使用して、データプログラミングを処理できる。
【００２７】
実施の形態３．
図３は、この発明の実施の形態３によるＰＬＤ／ＦＰＧＡデータプログラミング方式の動作を示すフローチャートである。
実施の形態３では、プログラム用アダプタ２０、２８、２９から送信されたプログラム異常終了ステータスを受信したパソコン１にてその異常終了を検知し、オペレータの操作を介さず、自動的にデータプログラム処理を再実行（リトライ）できるようにしている。
【００２８】
例えば、図３に、カード（Ｎ）からのプログラム異常終了ステータスを検出した場合のプログラムデータダウンロードのリトライ手順の一例を示す。
パソコン１にて初回のプログラミング処理の前に、プログラムデータダウンロード処理手順情報内にリトライタイミング情報（リトライ回数ＴＲｍａｘ、リトライ実行までの待ち時間カウント数ＴＭｍａｘ）を設定する。また、プログラムの実行回数をカウントする機能を備え、ダウンロードが正常終了するまで、最大ＴＲｍａｘ回のリトライ処理行う。さらに、各リトライ実行前にＴＭｍａｘで設定された一定時間のウエイト処理が可能である。この際、プログラム用データは既に初回のプログラム処理時点でプログラム用アダプタのメインメモリ内に格納されているため、パソコン１からは単にデータダウンロードの再処理を指示するだけで済む。全プログラム処理が終了すると最終ステータス（データダウンロードの正常／異常終了、リトライ回数等）がパソコン１上のディスプレイに表示される。
【００２９】
次に、図３に基づき、さらに詳しくパソコン１のリトライ処理について説明する。
まず、ステップ１００で、プログラムデータダウンロード処理手順情報内にリトライタイミング情報（リトライ回数ＴＲｍａｘ、リトライ実行までの待ち時間カウント数ＴＭｍａｘ）を設定する。次いで、ステップ１０１で、プログラム用アダプタ２０へデータダウンロード手順及びプログラムデータを送信する。次いで、ステップ１０２で、プログラム用アダプタ２０へデータダウンロード実行コマンドを送信する。ステップ１０３で、トライ数をインクリメントする。ステップ１０４で、プログラム用アダプタ２０から送信されるプログラム終了ステータスを調べ、正常なら、ステップ１０５で、プログラム最終ステータスを表示する。ステップ１０４で、異常なら、ステップ１０６で、トライ数を調べ、最大値以上であれば、ステップ１０５で、プログラム最終ステータスを表示して終了する。ステップ１０６で、トライ数が、最大値より小さければ、ステップ１０７で、タイマーカウントをインクリメントし、ステップ１０８で、カウント値が、最大値以上であれば、ステップ１０２に行き、最大値未満であれば、ステップ１０７に行く。
【００３０】
実施の形態３によれば、プログラム用アダプタから送信されたプログラム異常終了ステータスを受信したパソコンで、その異常終了を検知し、オペレータの操作を介さず、自動的にデータプログラム処理を再実行（リトライ）することができる。
【００３１】
実施の形態４．
図４は、この発明の実施の形態４によるＰＬＤ／ＦＰＧＡデータプログラミング方式の動作を示すフローチャートである。
実施の形態４は、プログラム用アダプタ内のＣＰＵによりプログラム終了ステータスを判断し、異常終了を検知した場合、パソコン１にて予めプログラムデータダウンロード処理手順データ内に設定され、各プログラム用アダプタに送信されるリトライタイミング情報に沿って、自動的にデータダウンロードの再処理を実行する。プログラム用アダプタ内にプログラム実行回数をカウントする機能を備え、ダウンロードが正常終了するまでの最大ＴＲｍａｘ回のリトライ処理を行う。ここでもリトライ処理実行前にＴＭｍａｘのウエイト処理を付加している。あるプログラム用アダプタにてリトライ処理を含めた全プログラム処理が終了した時点で、プログラム終了ステータス（データダウンロードの正常／異常終了、リトライ回数等）がパソコンへ送信され、パソコンのディスプレイに表示される。
【００３２】
図４に、プログラム用アダプタによるプログラムデータの再ダウンロード処理の一例を示す。
まず、ステップ１１０で、パソコンからリトライ数及びタイマカウント終了値のリトライタイミング情報が設定されたデータダウンロード処理手順受信する。次いで、ステップ１１１で、トライ数及びタイマ値を初期化する。ステップ１１２で、パソコンからプログラムデータを受信する。さらに、ステップ１１３で、パソコンからデータダウンロード実行コマンドを受信する。次いで、ステップ１１４で、トライ数をインクリメントする。次いで、ステップ１１５で、データダウンロード処理を行う。ステップ１１６でプログラム終了ステータスを調べ、正常なら、ステップ１１７で、終了ステータスを正常とセットして、ステップ１１８で、プログラム終了ステータスをパソコンへ送信して終了する。ステップ１１６で、異常であれば、ステップ１１９で、トライ数を調べ、最大値以上であれば、ステップ１２３で、終了ステータスを異常とセットして、ステップ１１８に行く。ステップ１１９で、トライ数が最大値未満であれば、ステップ１２０で、タイマーカウントをインクリメントする。次いで、ステップ１２１で、カウント終了かどうかを調べ、タイマーカウント値が、最大値以上であれば、ステップ１２２で、タイマー値を初期化してステップ１１４に行く。ステップ１２１で、タイマーカウント値が最大値未満であれば、ステップ１２０に行く。
【００３３】
実施の形態４によれば、プログラム用アダプタ内のＣＰＵによりプログラム終了ステータスを判断し、異常終了を検知した場合、パソコンにて予め設定されたリトライタイミング情報に沿って、自動的にデータダウンロードの再処理を実行することができる。
【００３４】
実施の形態５．
図５は、この発明の実施の形態５によるＰＬＤ／ＦＰＧＡデータプログラミング方式の動作を示すフローチャートである。
実施の形態５は、図２のように、ＪＴＡＧ制御回路内にマルチプレクサ回路を備えたプログラム用アダプタについて、そのプログラム用アダプタ内ＣＰＵにてプログラム異常終了ステータスを検知し、自動的にプログラムデータダウンロード処理を再実行（リトライ）するような構成・処理にしたものである。
この場合についてもリトライ回数、リトライ実行前のウエイト時間を設定できる機能を備えている。各プログラム用アダプタにおける最終的なプログラム終了ステータスはパソコンに送信され、ディスプレイ表示により、オペレータは確認することができる。
【００３５】
図５に、プログラム用アダプタによるプログラムデータの再ダウンロード処理の一例を示す。
ステップ１３０で、パソコンからポートのリトライ数及びタイマカウント終了値のリトライタイミング情報が設定されたデータダウンロード処理手順を受信する。次いで、ステップ１３１で、ポート番号、ポートのトライ数及びタイマを初期化する。ステップ１３２で、パソコンからプログラムデータを受信する。ステップ１３３で、パソコンからデータダウンロード実行コマンドを受信する。ステップ１３４で、ポートに対するトライ数をインクリメントする。次いで、ステップ１３５で、ポート接続カードへデータダウンロード処理を行う。次いで、ステップ１３６で、プログラム終了ステータスを調べ、正常であれば、ステップ１３７で、ポート接続カードの終了ステータスを正常とセットし、ステップ１３８で、データダウンロード対象ポート番号をインクリメントする。次いで、ステップ１３９で、全ポートに対する初回データのダウンロードが終了したかどうかを調べる。終了していればステップ１４５で、プログラム最終ステータスをパソコンへ送信して終了する。ステップ１３９で、未終了であれば、ステップ１３４へ行く。
【００３６】
ステップ１３６で、異常であれば、ステップ１４０で、トライ数を調べ、最大値以上であれば、ステップ１４４で、ポート接続カードの終了ステータスを異常とセットして、ステップ１３８へ行く。ステップ１４０で、トライ数が最大値未満であれば、ステップ１４１で、タイマーカウントをインクリメントし、ステップ１４２で、カウント値を調べ、最大値以上であれば、ステップ１４３で、タイマを初期化してステップ１３４に行き、最大値未満であれば、ステップ１４１に行く。
【００３７】
実施の形態５によれば、ＪＴＡＧ制御回路内にマルチプレクサ回路を備えたプログラム用アダプタについて、そのプログラム用アダプタ内ＣＰＵにてプログラム異常終了ステータスを検知し、自動的にプログラムデータダウンロード処理を再実行することができる。
【００３８】
実施の形態６．
図６は、この発明の実施の形態６によるＰＬＤ／ＦＰＧＡデータプログラミング方式の動作を示すフローチャートである。
実施の形態６は、図２のように、ＪＴＡＧ制御回路内にマルチプレクサ回路を備えたプログラム用アダプタについて、ＭＵＸポート毎にリトライ処理の有無を意味するフラグを備え、プログラム用アダプタ内ＣＰＵにてプログラム異常終了ステータスを検知し、検知したＭＵＸポートのリトライフラグをＯＮに設定して、プログラムデータダウンロード処理を直ちにはリトライせず、一旦スキップし、先に次以降のＭＵＸポートに接続されているカードに対してデータダウンロード処理を行い、全ＭＵＸポートに対して一通りデータダウンロード処理が終了した後に、再度リトライフラグがＯＮになっているＭＵＸポートに対してのみデータダウンロードを再実行するように構成・処理したものである。
当然ながら、ＭＵＸポートが１ポートした使用されていないケースで、そのポートにプログラム異常を検出した時は、そのポートに対して直ちにリトライ処理を実行する。各プログラム用アダプタにおける最終的なプログラム終了ステータスはパソコンに送信され、ディスプレイ表示により、オペレータは確認することができる。
【００３９】
図６に、プログラム用アダプタによるプログラムデータの再ダウンロード処理の一例を示す。
図６のステップ１３０〜ステップ１３８は図５におけるものとほぼ同じものであるが、ステップ１３０では、パソコンからポートのリトライ数のリトライタイミング情報が設定されたデータダウンロード処理手順を受信する。。
ステップ１３６のプログラム終了ステータスが異常であれば、ステップ１４０に行き、トライ数を調べる。ステップ１４０のトライ数が最大値以上であれば、ステップ１５１で、ポート接続カードの終了ステータスを異常とセットし、リトライフラグをＯＦＦにして、ステップ１３８に行く。ステップ１４０で、トライ数が最大値未満であれば、ステップ１５２で、ポート接続カードの終了ステータスを異常とセットし、リトライフラグをＯＮにセットして、ステップ１３８に行く。
ステップ１３８に次いで、ステップ１５０で、全ポートに対する２回目以降のデータダウンロード処理中を示すリトライ処理中かどうかを調べ、リトライ処理中でなければ、ステップ１３９で全ポートに対する初回データダウンロードが終了したかどうかを調べ、未終了であればステップ１３４に行く。
ステップ１３９で、全ポートに対する初回データダウンロードが終了していれば、ステップ１５３で、ポート番号を初期化する。また、ステップ１５０で、リトライ処理中であれば、ステップ１５５に行く。ステップ１５３以降は、２回目以降のデータダウンロード処理を行うルーチンである。
ステップ１５４で、全ポートについてリトライフラグＯＮの有無を調べ、有であれば、ステップ１５５で、該当ポートのリトライフラグを調べ、ＯＮであれば、ステップ１３４に行き、ＯＦＦであれば、ステップ１３８に行く。ステップ１５４で、リトライフラグＯＮでなければ、ステップ１５６で、プログラム最終ステータスをパソコンへ送信して処理を終了する。
【００４０】
実施の形態６によれば、ＪＴＡＧ制御回路内にマルチプレクサ回路を備えたプログラム用アダプタについて、ＭＵＸポート毎にリトライ処理の有無を示すフラグを備え、このフラグに応じてＭＵＸポートに対するデータダウンロードを再実行することができる。
【００４１】
実施の形態７．
図７は、この発明の実施の形態７によるＰＬＤ／ＦＰＧＡデータプログラミング方式のディスプレイ表示を示す図であり、パソコン上のデータダウンロード処理手順設定画面の一例を示している。
図７において、１５０はパソコン画面で、各カードに対するプログラム順序、プログラムデータ名、リトライ回数、ウェイト時間、及びＰＬＤ／ＦＰＧＡ単位の終了条件を設定するためのウインドウ１５１〜１５４、プログラムデータダウンロード処理全体の開始・停止を制御するスタートメニュー、ストップメニュー１５５、１５６から構成される。
【００４２】
実施の形態７は、プログラム処理手順データに予めプログラム終了条件を設定でき、パソコンからプログラム用アダプタへプログラムデータダウンロード中断指示が送信された場合、中断指示を受信したプログラム用アダプタは終了条件に沿って直ちに或いは所定の処理を実行した後に、データダウンロード処理を終了することができるようにしたものである。
終了時の処理としては、例えば同一カード上に複数のＰＬＤ／ＦＰＧＡが実装されており、パソコンからの中断指示を受信した時点で、Ｎ番目のＰＬＤ／ＦＰＧＡに対してデータダウンロード中であった場合、そのＮ番目のＰＬＤ／ＦＰＧＡに対するデータダウンロード処理を終えた時点で、そのプログラム用アダプタにおけるデータダウンロード処理を強制終了するようなケースが考えられる。
【００４３】
実施の形態７によれば、プログラム処理手順データに予めプログラム終了条件を設定でき、パソコンからの中断指示により、データダウンロード処理を終了することができる。
【００４４】
実施の形態８．
図８は、この発明の実施の形態８によるＰＬＤ／ＦＰＧＡデータプログラミング方式を示すブロック図である。
図８において、２０〜２７、３０、３１は図１におけるものと同一のものである。３５は内部バス２１に接続されたＥＥＰＲＯＭまたはフラッシュメモリ等の不揮発性メモリ、３６はプログラムデータのダウンロードを指示するスイッチ及びプログラム終了状態（正常／異常）をオペレータが確認するためのランプ（ＬＥＤ）点灯／消灯を制御するスイッチ・ランプ制御回路（制御回路）である。
【００４５】
実施の形態８は、プログラム用アダプタ２０内にＥＥＰＲＯＭ或いはフラッシュメモリ等の不揮発性メモリ３５を具備し、またプログラムデータのダウンロードを指示するスイッチ及びプログラム終了状態（正常／異常）をオペレータが確認するためのランプ（ＬＥＤ）点灯／消灯のスイッチ・ランプ制御回路３６を具備することにより、ＬＡＮインタフェースを介してパソコンからプログラムデータを一旦プログラム用アダプタ２０内の不揮発性メモリ３５へ格納した後は、プログラム用アダプタ２０のみをプログラム対象カード３０まで移動させ、ＪＴＡＧコネクタ３１に接続し、スイッチ操作によりプログラムデータをダウンロードすることができる。
当然ながら、この場合のプログラム対象カードは同種であり、ＬＡＮインタフェースに接続し直すことにより、実施の形態１などと同様にメインメモリを介したプログラム処理を行うことができ、また別プログラムデータを不揮発性メモリ３５へダウンロードすることにより、異種カードに対してスイッチ操作によるプログラムデータダウンロードが可能になることは勿論である。
【００４６】
実施の形態８によれば、プログラム用アダプタ内に不揮発性メモリとスイッチ・ランプ制御回路を具備することにより、ＬＡＮインタフェースを介してパソコンからプログラムデータを一旦プログラム用アダプタ内の不揮発性メモリへ格納した後は、プログラム用アダプタのみをプログラム対象カードまで移動させ、スイッチ操作によりプログラムデータをダウンロードすることができる。
【００４７】
実施の形態９．
図９は、この発明の実施の形態９によるＰＬＤ／ＦＰＧＡデータプログラミング方式を示すブロック図である。
図９において、１〜５、７〜１１、２０〜２４、２６〜３３は図１におけるものと同一のものである。７０はパソコン１のＬＡＮ制御回路で、無線インタフェース（第一の無線ＬＡＮインタフェース）７１が設けられ、この無線インタフェース７１は小型通信用アンテナ７２に接続されている。７３はプログラム用アダプタ２０のＬＡＮ制御回路で、無線インタフェース（第二の無線ＬＡＮインタフェース）７４が設けられ、この無線インタフェース７４は小型通信用アンテナ７５に接続されている。７６、７７はプログラム用アダプタ２８、２９に設けられた小型通信用アンテナである。
【００４８】
実施の形態９は、パソコン１とプログラム用アダプタ２０間のデータ伝送媒体として無線ＬＡＮインタフェースで構成したものである。実施の形態１〜実施の形態８のケースに対して無線ＬＡＮインタフェースを適用できる。
図９に見られるように、パソコン１及びプログラム用アダプタ２０内にはそれぞれ無線インタフェース７１、７４を備えたＬＡＮ制御回路７０、７３を備え、それぞれ小型通信用アンテナ７２、７５を介してデータ送受信を行う。プログラム用アダプタ２８、２９についても同様に機能する。
【００４９】
実施の形態９によれば、パソコンとプログラム用アダプタ間のデータ伝送媒体を無線ＬＡＮインタフェースで構成したので、無線ＬＡＮインタフェースを通じてプログラムデータのダウンロード処理を行うことができると共に、煩わしいケーブル配線作業を排除することができる。
【００５０】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
ＰＬＤまたはＦＰＧＡで用いられるプログラムデータをプログラム開発支援装置によって作成してＰＬＤまたはＦＰＧＡにダウンロードするＰＬＤ／ＦＰＧＡデータプログラミング方式において、ＰＬＤまたはＦＰＧＡで用いられるプログラムデータを作成すると共にＬＡＮ接続用の第一のＬＡＮ制御回路を有するプログラム開発支援装置と、このプログラム開発支援装置の第一のＬＡＮ制御回路に接続されたＬＡＮ中継器と、ＬＡＮ接続用の第二のＬＡＮ制御回路及びＪＴＡＧ接続用のＪＴＡＧ制御回路を有すると共に第二のＬＡＮ制御回路を介してＬＡＮ中継器に接続されたプログラム用アダプタと、ＰＬＤ及びＦＰＧＡのいずれか一方または両方が実装され、ＪＴＡＧコネクタを具備して、ＪＴＡＧコネクタを介してプログラム用アダプタに接続されたカードを備え、ＬＡＮ中継器は、複数のプログラム用アダプタが接続されるように構成されると共に、複数のプログラム用アダプタにそれぞれ接続されたカードに実装されたＰＬＤまたはＦＰＧＡには、プログラム開発支援装置によって作成されたプログラムデータがカード毎に並行してダウンロードされるので、ＬＡＮ中継器を経由することにより、複数のカードに実装されたＰＬＤまたはＦＰＧＡに対して並行してプログラムデータのダウンロードを行うことができる。
【００５１】
また、ＰＬＤまたはＦＰＧＡで用いられるプログラムデータをプログラム開発支援装置によって作成してＰＬＤまたはＦＰＧＡにダウンロードするＰＬＤ／ＦＰＧＡデータプログラミング方式において、ＰＬＤまたはＦＰＧＡで用いられるプログラムデータを作成すると共に第一の無線ＬＡＮインタフェースを有するプログラム開発支援装置と、このプログラム開発支援装置の第一の無線ＬＡＮインタフェースに接続される第二の無線ＬＡＮインタフェース及びＪＴＡＧ接続用のＪＴＡＧ制御回路を有するプログラム用アダプタと、ＰＬＤ及びＦＰＧＡのいずれか一方または両方が実装され、ＪＴＡＧコネクタを具備して、ＪＴＡＧコネクタを介してプログラム用アダプタに接続されたカードを備え、第一の無線ＬＡＮインタフェースには、複数のプログラム用アダプタが接続されると共に、複数のプログラム用アダプタにそれぞれ接続されたカードに実装されたＰＬＤまたはＦＰＧＡには、プログラム開発支援装置によって作成されたプログラムデータがカード毎に並行してダウンロードされるので、無線ＬＡＮインタフェースを用いることにより、複数のカードに実装されたＰＬＤまたはＦＰＧＡに対して並行してプログラムデータのダウンロードを行うことができる。
【００５２】
また、プログラム用アダプタは、ダウンロードの正常終了または異常終了をプログラム開発支援装置に知らせると共に、異常終了の知らせを受けたプログラム開発支援装置は、ダウンロードを再実行するので、プログラム開発支援装置により、ダウンロードを再実行することができる。
【００５３】
さらに、プログラム用アダプタは、ダウンロードが異常終了したとき、ダウンロードを再実行するので、プログラム用アダプタにより、ダウンロードを再実行することができる。
また、プログラム用アダプタは、プログラム開発装置によって設定されたダウンロードの再実行のトライ数及び再実行までの待ち時間により再実行を行うので、再実行を設定に基づいて行うことができる。
【００５４】
また、プログラム用アダプタのＪＴＡＧ制御回路は、複数のカードが接続されるように構成されているので、一つのプログラム用アダプタに複数のカードを接続することができる。
さらにまた、プログラム用アダプタは、ダウンロードが異常終了したとき、複数接続されたカード毎にダウンロードを再実行するので、プログラム用アダプタにより、カード毎にダウンロードを再実行することができる。
【００５５】
また、プログラム用アダプタは、プログラム開発装置によって設定されたダウンロードの再実行のカード毎のトライ数及び再実行までの待ち時間により再実行を行うので、カード毎の設定に基づいて再実行を行うことができる。
また、プログラム用アダプタは、プログラム開発装置によって設定されたダウンロードの再実行のカード毎のトライ数を用いると共にダウンロードの異常終了による再実行の必要性を示すフラグを設定して、設定されたフラグに応じて再実行を行うので、フラグを用いて再実行を行うことができる。
【００５６】
加えて、プログラム用アダプタは、プログラム開発支援装置から送信されたプログラムデータダウンロード処理手順にしたがってダウンロードを実行するので、プログラム開発支援装置からの指示どおりにダウンロードを実行することができる。
また、プログラムデータダウンロード処理手順には、プログラム開発支援装置からダウンロードの中断指示があった場合にダウンロードを終了する条件が含まれているので、プログラム開発支援装置の指示に基づき、ダウンロードを中断することができる。
【００５７】
また、プログラム用アダプタは、プログラム開発支援装置から送信されるプログラムデータを格納する不揮発性メモリと、この不揮発性メモリのプログラムデータをカードに実装されたＰＬＤまたはＦＰＧＡにダウンロードするための指示を行うスイッチを制御すると共にダウンロードの正常終了または異常終了を示すランプの点灯を制御する制御回路とを有し、プログラム開発支援装置からプログラムデータを不揮発性メモリに格納した後は、プログラム開発支援装置との接続を切り離して、スイッチを操作することによりダウンロードを行うので、プログラム用アダプタをカードが配置されたところまで移動してダウンロードを行うことができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるＰＬＤ／ＦＰＧＡデータプログラミング方式を示すブロック図である。
【図２】  この発明の実施の形態２によるＰＬＤ／ＦＰＧＡデータプログラミング方式を示すブロック図である。
【図３】  この発明の実施の形態３によるＰＬＤ／ＦＰＧＡデータプログラミング方式の動作を示すフローチャートである。
【図４】  この発明の実施の形態４によるＰＬＤ／ＦＰＧＡデータプログラミング方式の動作を示すフローチャートである。
【図５】  この発明の実施の形態５によるＰＬＤ／ＦＰＧＡデータプログラミング方式の動作を示すフローチャートである。
【図６】  この発明の実施の形態６によるＰＬＤ／ＦＰＧＡデータプログラミング方式の動作を示すフローチャートである。
【図７】  この発明の実施の形態７によるＰＬＤ／ＦＰＧＡデータプログラミング方式のディスプレイ表示を示す図である。
【図８】  この発明の実施の形態８によるＰＬＤ／ＦＰＧＡデータプログラミング方式を示すブロック図である。
【図９】  この発明の実施の形態９によるＰＬＤ／ＦＰＧＡデータプログラミング方式を示すブロック図である。
【図１０】  従来のＰＬＤ／ＦＰＧＡデータプログラミング方式を示すブロック図である。
【図１１】  従来のＰＬＤ／ＦＰＧＡデータプログラミング方式を示すブロック図である。
【図１２】  従来のＰＬＤ／ＦＰＧＡデータプログラミング方式を示すブロック図である。
【符号の説明】
１  パソコン、２，２１  内部バス、３，２２  中央処理装置（ＣＰＵ）、
４，２３  メインメモリ、５，２４  ＢＩＯＳ  ＲＯＭ、
６，２５，７０，７３  ＬＡＮ制御回路、７  ビデオ出力装置、
８  シリアルＩＯ制御回路、９  パラレルＩＯ制御回路、１０  ＨＤＤ、
１１  ＦＤＤ、２０，２８，２９，６０，６１  プログラム用アダプタ、
２６  ＲＯＭ、２７，５５  ＪＴＡＧ制御回路、
３０，３２，３３，６３，６５，６７  カード、
３１，６４，６６，６８  ＪＴＡＧコネクタ、３５  不揮発性メモリ、
３６  スイッチ・ランプ制御回路、５０  データ伝送路、５１  ＬＡＮ中継器、
５６  マルチプレクサ回路、６２，６９  カードバスケット、
７１，７４  無線インタフェース回路、
７２，７５，７６，７７  小型通信用アンテナ、
１５０  パソコン画面、１５１〜１５４  ウインドウ、
１５５  スタートメニュー、１５６  ストップメニュー。
【図１】
0003787519.tif 000002
【図２】
0003787519.tif 000003
【図３】
0003787519.tif 000004
【図４】
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【図５】
0003787519.tif 000006
【図６】
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【図７】
0003787519.tif 000008
【図８】
0003787519.tif 000009
【図９】
0003787519.tif 000010
【図１０】
0003787519.tif 000011
【図１１】
0003787519.tif 000012
【図１２】
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