(57)【特許請求の範囲】
【請求項１】
各メモリセルが少なくとも２つ以上のしきい値電圧レベルを有するメモリセルアレイ部と、
前記メモリセルアレイ部のうち任意に選択されたメモリセルに流れる電流量に基づいてメモりセルのしきい値電圧分布よりも狭幅の量子化された電圧を出力するマルチステップカレントソース部と、
前記マルチステップカレントソース部の量子化された電圧と複数の基準電圧とを比較してメモリセルの状態を２進データとして出力するアナログ／デジタルコンバータと
を備えることを特徴とする多重ビットメモリセルのデータセンシング装置。
【請求項２】
ワードライン及びビットラインに連結され、各メモリセルが少なくとも２つ以上のしきい値電圧レベルを有するメモリセルアレイ部と、
前記メモリセルアレイ部のうち特定のメモリセルを選択するためのビットライン選択部と、
前記選択された特定のメモリセルのビットラインに流れる電流と同量の電流をセンシングノードに供給するカレントミラーと、
前記センシングノードに供給された電流量に基づいてメモリセルのしきい値電圧分布よりも狭幅の量子化された電圧をセンシングノードに供給するマルチステップカレントソース部と、
前記センシングノードに供給された量子化された電圧と基準電圧発生部から分配された各々の基準電圧とを比較してメモリセルの状態をデコーディングするアナログ／デジタルコンバータと
を備えることを特徴とする多重ビットメモリセルのデータセンシング装置。
【請求項３】
前記アナログ／デジタルコンバータは、
電圧比較器にそれぞれ基準電圧を分配する基準電圧発生部と、
前記センシングノードに供給された量子化された電圧と、前記分配された基準電圧とをそれぞれ比較する複数の電圧比較器から構成された電圧比較部と、
前記電圧比較部の各々の出力を受けて２進データとして変更するデコーディングロジック部と
から構成されることを特徴とする請求項２に記載の多重ビットメモリセルのデータセンシング装置。
【請求項４】
前記選択されたメモリセルが、Ｎビット（２N ）のしきい値電圧レベルを格納している場合、前記電圧比較部は２N −１個の電圧比較器から構成されることを特徴とする請求項２に記載の多重ビットメモリセルのデータセンシング装置。
【請求項５】
前記メモリセルがＮビット（２N ）のしきい値電圧レベルを格納している場合、前記マルチステップカレントソース部は２N 個のブランチを有することを特徴とする請求項２に記載の多重ビットメモリセルのデータセンシング装置。
【請求項６】
前記ブランチの一端は電流供給源に共通連結され、前記ブランチの他端は直接又は一つ以上のスイッチング手段を介して順次にセンシングノードに連結されることを特徴とする請求項５に記載の多重ビットメモリセルのデータセンシング装置。
【請求項７】
前記マルチステップカレントソース部は、前記メモリセルアレイ部が２ビットのしきい値電圧レベルを格納している場合、スイッチング手段を有する２2 個のブランチ（第１、第２、第３、第４ブランチ）から構成されることを特徴とする請求項５に記載の多重ビットメモリセルのデータセンシング装置。
【請求項８】
前記マルチステップカレントソース部は、
前記第１ブランチに直列連結される第１、第２ＭＯＳトランジスタと、
前記第２ブランチに直列連結される第３、第４ＭＯＳトランジスタと、
前記第３ブランチに直列連結される第５、第６ＭＯＳトランジスタと、
前記第４ブランチにドレイン端が連結される第７ＭＯＳトランジスタと、
ゲート端が前記第２、第４、第６、第７ＭＯＳトランジスタのゲート端に共通連結され、ドレイン端がゲート端に連結される第８ＭＯＳトランジスタと、
前記第８ＭＯＳトランジスタのドレイン端に連結される基準電流供給部と
から構成されることを特徴とする請求項７に記載の多重ビットメモリセルのデータセンシング装置。
【請求項９】
前記第５ＭＯＳトランジスタのゲート端は前記第７ＭＯＳトランジスタのドレイン端に連結され、前記第３ＭＯＳトランジスタのゲート端は前記第６ＭＯＳトランジスタのドレイン端に連結され、前記第１ＭＯＳトランジスタのゲート端は前記第４ＭＯＳトランジスタのドレイン端に連結され、第２、第４、第６、第７ＭＯＳトランジスタのソース端は接地端に共通連結されていることを特徴とする請求項８に記載の多重ビットメモリセルのデータセンシング装置。
【請求項１０】
前記第１乃至第８ＭＯＳトランジスタがＮＭＯＳトランジスタである時には、前記第２、第４、第６、第７ＭＯＳトランジスタのソース端は接地されており、電流ソース部は供給電圧端に連結されていることを特徴とする請求項５に記載の多重ビットメモリセルのデータセンシング装置。
【請求項１１】
前記第１乃至第８ＭＯＳトランジスタがＰＭＯＳトランジスタである時には、前記第２、第４、第６、第７ＭＯＳトランジスタのソース端は供給電圧端に共通連結されており、電流ソース部は接地端に連結されていることを特徴とする請求項１０に記載の多重ビットメモリセルのデータセンシング装置。
【請求項１２】
前記ビットライン選択部と前記カレントミラーとの間に、メモリセルのビットライン電圧をクランプして一定に維持するビットライン電圧クランプ部を更に備えることを特徴とする請求項２に記載の多重ビットメモリセルのデータセンシング装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に２つ以上の多重レベルでプログラムされたメモリセルのデータを読み出しセンシングするのに適した多重ビットメモリセルのデータセンシング装置に関する。なお、本明細書における第１トランジスタ、第２トランジスタなどの第１、第２、・・・はそれぞれの素子を区別するためだけに用いられているもので、素子の絶対的名称を表すために使用するものではないことを留意すべきである。
【０００２】
【従来の技術】
一般に、半導体メモリ素子は、電源遮断と共に記憶されていた情報が消去される揮発性メモリと、一旦記憶された情報が電源遮断時にも保存される不揮発性メモリ素子とに大別される。揮発性メモリ素子には、データを記録／読込可能なＲＡＭがあり、不揮発性メモリ素子にはＲＯＭ、ＥＰＲＯＭ、及びＥＥＰＲＯＭなどがある。
不揮発性メモリ素子中のＲＯＭは、一旦情報を記憶した後には再びプログラムすることのできないメモリ素子であり、ＥＰＲＯＭとＥＥＰＲＯＭは記憶された情報を消去して再びプログラムし、記憶させることのできる素子である。ここで、ＥＰＲＯＭとＥＥＰＲＯＭは情報をプログラムする動作は同じであるが、記憶情報を消去する方法が異なる。すなわち、ＥＰＲＯＭは紫外線を用いて記憶情報を消去し、ＥＥＰＲＯＭは電気的に記憶情報を消去する。
【０００３】
情報化産業が発展するにつれて大容量のメモリ素子が要求され、これによりＤＲＡＭが記憶媒体として最も多く用いられている。しかし、ＤＲＡＭは、一定容量以上の格納キャパシタを必要とし、このようなキャパシタを利用するため一定の周期でリフレッシュ動作を行わなければならないという短所があった。このため、ＤＲＡＭの代用として、リフレッシュ動作の必要ないＥＥＰＲＯＭが研究されてきた。
しかし、ＥＥＰＲＯＭメモリ素子も、一つのメモリセルに「１」又は「０」のデータを記憶するだけであって、集積度はメモリセルの個数と一対一の対応関係でＤＲＡＭと大差ないに係わらず製造費用が高いという問題があった。このような問題を解決する一つの案として、最近、多重ビットセルに関する研究が活発に進められている。
【０００４】
多重ビットメモリセルは、メモリセル一つに２ビット以上のデータを格納することにより、メモリセルのサイズを減少させなくても同じチップ面積へのデータの格納集積度を大きく向上させることができる。この類の多重ビットメモリセルは、個々のセルが多段階のしきい値電圧レベルにプログラムされる。例えば、セル当たり２ビットのデータを格納するためには、２2 ＝４で示すように４段階のしきい値電圧レベルで各セルをプログラムする。このとき、各セルのしきいレベルは論理的に００、０１、１０、１１の各ロジック状態に対応させる。
このように、多重ビットメモリセルにおいて、より多くのレベルをプログラムしてセル当たりのビット数を増加させるためには、１つのセルにレベルの異なるしきい値をより多く設定しなければならない。そのため、しきい値電圧レベルを正確に調節してしきい値電圧レベルの分布幅を小さくする必要がある。
【０００５】
以下、４段階で、すなわち２ビットをプログラムされたデータをセンシングするための従来のセンシング装置を添付図面を参照して説明する。
図１（ａ）は従来の２ビットセルのデータセンシングのための回路図で、図１（ｂ）は図１（ａ）のセンシング回路を用いたセンシング動作によりメモりセルのデータ格納状態を検出するテーブルである。従来、多重ビットセルをセンシングする方法は電圧を基準としてセンシングしていた。
図１（ａ）に示すように、従来のセンシング回路は、データを格納するメモリセル１のドレインの電圧を複数の比較器２〜４で比較して判断していた。そのぞれの比較器２〜４のセル１の電圧と比較する基準電圧は基準電圧発生部５からそれぞれレベルが異なる値が与えられていた。すなわち、それぞれレベルの異なる基準電圧とセル１のドレイン電圧を比較して、それぞれの比較器の出力Ｘ１ないしＸ３からコーディングロジック６で格納状態を判断していた。基準電圧発生回路からの出力される基準電圧は電圧の低いものから順に第１〜第３基準電圧Ｖref1、Ｖref2、Ｖref3とする。このセル１と供給電圧ＶDDとの間には第１ＰＭＯＳトランジスタＰＭ１が接続されている。セル１の電圧はトランジスタＰＭ１とセル１との間のノードＣＮ１から取り出されていた。
【０００６】
次に、上記のように構成された従来の２ビットセルのデータセンシングに基づいてメモりセルの状態を検出する動作を説明する。
２ビットメモリセルは４レベル（００、０１、１０、１１）のしきい値電圧のいずれかでプログラムされていると仮定する。図１（ａ）に示すように、Ｖin信号が印加されてメモリセルが選択されると、メモリセルに格納してあったデータが、第１コンタクトノードＣＮ１を介して第１、第２、第３比較出力部２、３、４に各々伝達される。第１、第２、第３比較出力部２、３、４は、伝達された信号を第１、第２、第３基準電圧Ｖref1、Ｖref2、Ｖref3とそれぞれ比較してＸ1、Ｘ2、Ｘ3を出力する。そして、デコーディングロジック部６は、Ｘ1、Ｘ2、Ｘ3 値を受けてメモりセルのデータを２進データの形態として出力する。
【０００７】
Ｖref1＜Ｖref2＜Ｖref3である時、メモリセル１のデータ格納状態をセンシングするための過程を図１（ａ）、図１（ｂ）を参照して説明する。
まず、ノードＣＮ１の電圧がＶref1よりも小さいと、第１、第２、第３比較出力部２、３、４の各々の出力Ｘ1、Ｘ2、Ｘ3 は全てローとなる。その場合は、デコーディングロジック部６はＡ端、Ｂ端にそれぞれ０と０を出力する。これにより、メモリセル１に格納されたデータは４レベル（００、０１、１０、１１）のうち００レベルであることが分かる。
【０００８】
ノードＣＮ１の電圧がＶref1より大きく且つＶref2より小さな電圧であったとすると、第１比較出力部２の出力Ｘ1 はハイで、第２、第３比較出力部３、４の出力Ｘ2，Ｘ3はローとなる。そして、デコーディングロジック部６は、Ａ端、Ｂ端にそれぞれ０、１を出力する。これにより、メモリセル１に格納されたデータは４レベルのうち０１レベルにプログラムされていることが分かる。
【０００９】
次に、ノードＣＮ１の電圧がＶref2より大きく且つＶref3より小さな電圧であれば、第１、第２比較出力部２、３の出力Ｘ1、Ｘ2はハイであり、第３比較出力部４の出力Ｘ3 はローである。したがって、デコーディングロジック部６はＡ端、Ｂ端にそれぞれ１、０を出力する。これにより、メモリセル１に格納されたデータは４レベルのうち１０レベルにプログラムされていることが分かる。
【００１０】
又、ノードＣＮ１の電圧がＶref3より大きいと、第１、第２、第３比較出力部２、３、４の出力Ｘ1、Ｘ2、Ｘ3 はすべてハイとなる。そして、デコーディングロジック部６はＡ端、Ｂ端にそれぞれ１、１を出力する。これにより、メモリセル１に格納されたデータは４レベルのうち１１レベルにプログラムされていることが分かる。
【００１１】
このように、従来のデータセンシングは、メモリセルのしきい値電圧の分布による第１コンタクトノードＣＮ１（センシングノード）の電圧分布をそのまま基準電圧と比較する。すなわち、図２（ａ）（ｂ）に示すように、しきい値電圧の差△ＶMがそのままセンシングノード間の電圧差△ＶM’である。このように、メモリセルのしきい値電圧分布をそのままセンシングノード電圧分布として利用する場合、特にしきい値電圧分布間の間隙が狭い場合には基準電圧を正確に設定しなければならないという困難さがある。このしきい値電圧分布は、工程特性の変化、温度変化、メモリセルのトンネル酸化膜のトラップ電荷等の様々な外部的な原因により決定される。上記は電圧によるセンシングであるが、電流によるセンシングを同様に行われている。
【００１２】
【発明が解決しようとする課題】
従来の多重ビットメモリセルのデータセンシング装置には下記のような問題点があった。
（１）多数のしきい値電圧レベルを有する多重ビットメモリセルのプログラム／消去状態をセンシングするために多くの基準電圧或いは多くの基準電流を使用する。この際、工程特性の変化、基準電圧の精密度、温度変化等の多様な外部的な原因により不可避にしきい値電圧がばらつき、所定の分布ができるが、そのしきい値電圧分布をそのまま使用してセンシングするため、センシングの信頼度が落ちる。
（２）メモリセルがより多くのしきい値電圧レベルを有すれば有するほど、それぞれのしきい値電圧分布間の間隙が更に狭くなるため、センシングの信頼度が落ちる。
【００１３】
本発明は上記の問題点を解決するためになされたものであり、その目的は、多重ビットのしきい値電圧レベルを有する不揮発性メモリ装置の読込マージンをより多く確保してセンシングの信頼度を高め、更に高速センシング動作を行うに適した多重ビットメモリセルのデータセンシング装置を提供することである。
【００１４】
【課題を解決するための手段】
上記目的を達成するための本発明の多重ビットセルのデータセンシング装置は、各メモリセルが少なくとも２つ以上のしきい値電圧レベルを有するメモリセルアレイ部と、メモリセルアレイ部のうち任意に選択されたメモリセルに流れる電流量に基づいてメモりセルのしきい値電圧分布よりも狭幅の量子化された電圧を出力するマルチステップカレントソース部と、マルチステップカレントソース部の量子化された電圧と複数の基準電圧とを比較してメモリセルの状態を２進データとして出力するアナログ／デジタルコンバータとを備えることを特徴とする。
【００１５】
【作用】
多重ビットのしきい値電圧レベルを有するようにプログラム又は消去されるプログラマブルメモリにおいて、各メモリセルの状態は、セルの劣化、プログラム回路上の誤差、温度変化等により不可避にしきい値電圧分布を有する。そして、しきい値電圧分布の幅を小さくするか、或いは分布間の間隙を広くするのは、センシング動作の信頼度を高める重要な要素である。本発明は、しきい値電圧分布にしきい値電圧量子化技法を適用して、量子化された電圧を発生させてその値に基づいてメモりセルの読込動作を行う。したがって、正確にセンシングすることができる。ここで、量子化技法とは、任意の分布と分布との間の間隙を有する多数の電圧分布を、各々の量子化された電圧に一対一対応させることである。
【００１６】
【発明の実施の形態】
以下、本発明実施形態の多重ビットメモリセルのデータセンシング装置を添付図面を参照して説明する。
まず、本実施形態の多重ビットセルのデータセンシング装置は、図３に示すように、複数のメモリセルから構成されるメモリセルアレイ部２１を備えている。そのアレイ部２１のそれぞれのセルはワードラインとビットラインに連結され、少なくとも２つ以上のしきい値電圧レベルを格納している。セルアレイ部２１に接続されているビットライン選択部２２はメモリセルアレイ部２１から任意のメモリセルを選択するためものである。本実施形態は、ビットライン選択部２２にビットライン電圧クランプ部２３を接続し、ビットライン選択部２２により選択されたメモリセルのビットラインの急な電圧変化を防ぎ、ビットライン電圧を一定に維持するようにしている。供給電源ＶDDとビットライン電圧クランプ部２３の間には、ビットラインに流れる電流と同量の電流をセンシングノードＳＮに供給するカレントミラー２４が接続されている。このノードＳＮと低電圧源ＶSSとの間には、センシングノードＳＮに供給された電流量に基づいて量子化された電圧（メモリセルのしきい値電圧分布幅よりも狭い幅の電圧）をセンシングノードＳＮに供給するためのマルチステップカレントソース部２５が接続されている。本実施形態においても従来と同様このノードＳＮには第１〜第３比較器２７ａ〜２７ｃと基準電圧発生部２６と、デコーディングロジック部２８とからなる回路２９が接続されている。基準電圧発生部２６からは同様に比較部２７ａ、２７ｂ、２７ｃにそれぞれレベルの異なる基準電圧Ｖref1、Ｖref2、Ｖref3を供給する。本実施形態の比較器で基準電圧と比較されるのは、それぞれのセルに格納されたレベルの生の電圧ではなく、マルチステップカレントソース部２５からセンシングノードＳＮに供給された量子化された電圧である。
【００１７】
本実施形態においては、基準電圧発生部２６と、第１、第２、第３電圧比較部２７ａ、２７ｂ、２７ｃと、デコーディングロジック部２８とからなる回路２９は、センシングノードＳＮでセンシングされたアナログ信号をデジタル信号に変換するアナログ／デジタルコンバータの役割を果たしている。そして、ビットライン電圧クランプ部２３と、カレントミラー２４と、マルチステップカレントソース部２５と、基準電圧発生部２６と、第１、第２、第３電圧比較部２７ａ、２７ｂ、２７ｃと、デコーディングロジック部２８とで一つのセンシング回路を構成している。
【００１８】
図３に示す構成の本実施形態の多重ビットメモリセルのデータセンシング装置の各ブロックの構成を図４（ａ）を参照して説明する。
ビットライン電圧クランプ部２３は、単なる差動増幅を用いたネガチブフィードバック回路であり、メモリセルアレイ部２１のうちビットライン選択部２２により選択されたビットラインの電圧を参照電圧Ｖref にクランピングして、読込動作を行う間にメモリセルのドレイン（ビットライン）に一定のＤＣバイアスを印加するものである。このビットライン電圧クランプ部２３は、ソース端とゲート端が共通連結された第１、第２ＰＭＯＳトランジスタＰＭ１、ＰＭ２を備えている。その共通接続されたソース端が供給電圧ＶDDに接続され、第１ＰＭＯＳトランジスタＰＭ１のゲート端とドレイン端とは互いに連結されている。第１ＰＭＯＳトランジスタＰＭ１のドレイン端には第１ＮＭＯＳトランジスタＮＭ１が接続され、かつ第２ＰＭＯＳトランジスタＰＭ２のドレイン端には第２ＮＭＯＳトランジスタＳＭ２が接続されている。こらのＮＭＯＳトランジスタＮＭ２，３のソースは共通に接続されて第３ＮＭＯＳトランジスタＮＭ３を介して接地されている。第１ＮＭＯＳトランジスタＮＭ１のゲート端は参照電圧Ｖref に接続され、第２ＮＭＯＳトランジスタＮＭ２のゲートはビットライン選択部２２により選択されたセルのビットラインに連結される。さらに、ソース端をビットライン選択部２２に、ドレイン端をカレントミラー２４に、ゲート端を第２ＰＭＯＳトランジスタＰＭ２のドレイン端に接続された第４ＮＭＯＳトランジスタＮＭ４が用意されている。
【００１９】
カレントミラー２４は、第３、第４ＰＭＯＳトランジスタＰＭ３、ＰＭ４から構成される。第３ＰＭＯＳトランジスタＰＭ３のゲート端はドレイン端に連結され、ＰＭ３のドレイン端は第４ＮＭＯＳトランジスタＮＭ４のドレイン端に連結される。そして、第３ＰＭＯＳトランジスタＰＭ３と第４ＰＭＯＳトランジスタＰＭ４のソース端は共通連結されており、ＰＭ４のドレイン端はセンシングノードＳＮに連結されている。
【００２０】
本実施形態の選択されたメモリセルが２ビットのしきい値電圧レベルを示している場合、マルチステップカレントソース部２５は、第５、第６、第７、第８、第９、第１０、第１１、第１２ＮＭＯＳトランジスタＮＭ５〜ＮＭ１２で構成される。第５、第６、第７、第８、第９ＮＭＯＳトランジスタＮＭ５〜ＮＭ９のゲート端は共通連結され、ソース端は接地端に共通連結されている。そして、第５ＮＭＯＳトランジスタＮＭ５のドレイン端には電流供給源Ｉref が接続されており、そのドレイン端がゲート端に連結されている。そして、第１０、第１１、第１２ＮＭＯＳトランジスタＮＭ１０〜ＮＭ１２のドレイン端はそれぞれセンシングノードＳＮに連結されている。また、これらのトランジスタＮＭ１０〜ＮＭ１２はしきい値電圧がそれぞれ異なり、かつオン時の抵抗もそれぞれ異なる。第１０ＮＭＯＳトランジスタＮＭ１０はダイオード連結トランジスタであり、そのソース端は第７ＮＭＯＳトランジスタＮＭ７のドレイン端に連結され、そのゲート端は第６ＮＭＯＳトランジスタＮＭ６のドレイン端に連結されている。そして、第１１ＮＭＯＳトランジスタＮＭ１１のソース端は、第８ＮＭＯＳトランジスタＮＭ８のドレイン端に連結され、そのゲート端は第７ＮＭＯＳトランジスタＮＭ７のドレイン端に連結されている。さらに、第１２ＮＭＯＳトランジスタＮＭ１２のソース端は第９ＮＭＯＳトランジスタＮＭ９のドレイン端に連結され、そのゲート端は第８ＮＭＯＳトランジスタＮＭ８のドレイン端に連結されている。
【００２１】
このマルチステップカレントソース部２５ａは、センシングノードＳＮに順次的に連結された４つのブランチ（第１、第２、第３、第４ブランチ）が接続されていると考えることができる。その第１ブランチにはＮＭ１２、ＮＭ９が直列連結されており、第２ブランチにはＮＭ１１、ＮＭ８が直列連結されており、第３ブランチにはＮＭ１０、ＮＭ７が直列連結されており、第４ブランチにはＮＭ６が連結されている。このように、マルチステップカレントソース部２５ａは、メモリセルアレイ部２１から選択されたメモリセルがＮビットであれば、２N 個のブランチが形成される。
【００２２】
本実施形態の多重ビットメモリセルのデータセンシング装置のセンシング動作を説明する前に、マルチステップカレントソース部２５ａの動作を図５、図６、図７を参照して説明する。
まず、各ＮＭＯＳトランジスタは同じサイズを有すると仮定し、基準電流Ｉrefにより第５ＮＭＯＳトランジスタＮＭ５のゲートとソースとの間に発生する電圧はＶGSであると仮定する。
第６ＮＭＯＳトランジスタＮＭ６が一定の電流が流れるときの飽和電圧Ｖ0 は、第５ＮＭＯＳトランジスタＮＭ５のドレイン飽和電圧Ｖdsatである。同様に、第７、第１０ＮＭＯＳトランジスタＮＭ７、ＮＭ１０の電流が流れ出す電圧は第１０ＮＭＯＳトランジスタＮＭ１０のしきい値電圧によって変わり、それらの直列に接続されたトランジスタの飽和電圧Ｖ1 はＶGS＋Ｖdsatであり、また、第８、第１１ＮＭＯＳトランジスタＮＭ８、ＮＭ１１の飽和電圧Ｖ2 は２ＶGS＋Ｖdsatで、第９、第１２ＮＭＯＳトランジスタＮＭ９、ＮＭ１２の飽和電圧Ｖ3 は３ＶGS＋Ｖdsatである。
ここで、ＮＭＯＳトランジスタの基板電圧の変化によるしきい値電圧の変化はないと仮定する。
【００２３】
図５は、マルチステップカレントソース部２５ａに入力される電流量と出力される電圧との間の関数関係を示し、階段型をなしている。ここで、各斜線引き領域の電流（△Ｉ0、△Ｉ1、△Ｉ2、△Ｉ3、…△Ｉｎ）がメモリセルのしきい値電圧分布に対応する場合、この電流分布はそれぞれＩ−Ｖ特性の微分である小信号レジスタンス(small signal resistance）（図８の平らな部分）の小さな領域として示される。このレジスタンスが非常に小さい場合、メモリセルのしきい値電圧分布が量子化された電圧のＶ0、Ｖ1、Ｖ2、Ｖ3、…Ｖｎに一対一に対応する動作が行われる。このような電流−電圧特性曲線を有する回路を用いて、本来のしきい値電圧分布とは無関係な分布を有する出力が得られる（図６参照）。更に、図５、図６に示すように、電流−電圧のステップ勾配が大きくなるほど、対応するしきい値電圧分布が狭くなり、これによりしきい値電圧分布間の間隙（ △ＶM’）の広い新たな電圧分布特性が得られる。これにより、メモリセルの状態の読込時、基準電圧の選択幅が広くなってセンシングの信頼度が高くなる。
【００２４】
このように、マルチステップカレントソース部２５ａの各部ランチは、一定電圧レベルの間にはマルチステップカレントソース部２５ａに流入される電流を防ぎ、その以上に両端電圧が増加すると、ブランチは段階別に電流を流す過程を順次に繰り返し行う。ここで、Ｉref 、ＶGS、そして各ＮＭＯＳトランジスタのサイズを調節することにより、任意の階段状の電流−電圧特性とすることができるため、電圧分布間の間隙とマッピングされる電流（しきい値電圧）の分布を任意に調節することができる。
【００２５】
前記デコーディングロジック部２８は、図１３に示すように、第２電圧比較部２７ｂの出力信号を反転するインバータと、インバータで反転された信号と第１電圧比較部２７ａの出力信号とを論理積する第１ＡＮＤゲートと、第３電圧比較部２７ｃの出力信号と第２電圧比較部２７ｂの出力信号とを論理積する第２ＡＮＤゲートと、第２ＡＮＤゲートにより論理積された信号と第１ＡＮＤゲートにより論理積された信号とを論理和してＢ端に出力するＮＯＲゲートとから構成される。Ｂ端とＮＯＲゲートとの間にはＤ−Ｆ／Ｆが挿入されている。Ａ端には第２電圧比較部２７ｂの出力信号がＤ−Ｆ／Ｆを介してそのまま出力される。
【００２６】
以下、マルチステップカレントソース部２５ａの電流−電圧特性を利用して本実施形態の第１実施形態の多重ビットメモリセルをセンシングする方法を説明する。
ここでは、一つのメモリセルに４レベルのしきい値電圧分布を有する多重ビットメモリセルのデータセンシングに関するもので、一般的にＮ個のしきい値電圧分布にも拡張適用可能である。
４レベルのしきい値電圧分布を４つの量子化電圧に変換するためには４つのステップを有するマルチステップカレントソース部を必要とし、Ｎビットのデータの格納された場合には２N 個のステップを有するマルチステップカレントソース部と、（２N −１）個の電圧比較器とを必要とする。そして、基準電圧発生部２６を介して基準電圧Ｖref1、Ｖref2、Ｖref3を発生するが、各々の基準電圧は図６に示すようにＶref1＝（Ｖ0＋Ｖ1）／２、Ｖref2＝（Ｖ1＋Ｖ2）／２、Ｖref3＝（Ｖ2＋Ｖ3）／２と与えられ、高い精度を必要としないため、電圧分配器などでも実現することができる。
【００２７】
まず、図４（ａ）に示すように、メモリセルアレイ部２１の任意のビットラインをビットライン選択部２２を通じて選択する。この後、メモリセルのしきい値電圧に対応する電流の流れる選択されたビットラインに流れる量と同量の電流がカレントミラー２４を介してセンシングノードＳＮに伝達される。このとき、選択されたビットラインにかかる電圧はビットライン電圧クランプ部２３を介して一定に維持される。
【００２８】
このように、センシングノードＳＮに伝達された電流量に基づくセンシング動作を図４（ａ）（ｂ）、図５、図６を参照して説明する。
まず、図４（ａ）（ｂ）、図５、図６に示すように、センシングノードＳＮに伝達された電流量が△Ｉ0 の範囲であれば、マルチステップカレントソース部２５ａを介してセンシングノードＳＮにＶ0 の電圧が出力される。この後、センシングノードＳＮに伝達されたＶ0 の電圧はそれぞれ第１、第２、第３電圧比較部２７ａ、２７ｂ、２７ｃに伝達され、第１、第２、第３基準電圧Ｖref1、Ｖref2、Ｖref3と比較される。このとき、Ｖ0は第１、第２、第３基準電圧Ｖref1、Ｖref2、Ｖref3よりも小さいため、Ｘ1、Ｘ2、Ｘ3端に全てロー信号が出力される。これにより、デコーディングロジック部２８のＡ端、Ｂ端には０、０が出力される。従って、メモリセルに格納されたデータは、４レベル（００、０１、１０、１１）のうち００レベルにプログラムされていることをセンシングすることができる。
【００２９】
次に、センシングノードＳＮに伝達された電流量が△Ｉ1 の範囲であれば、マルチステップカレントソース部２５ａを介してセンシングノードＳＮにＶ1 の電圧が出力される。この後、センシングノードＳＮに伝達されたＶ1 の電圧はそれぞれ第１、第２、第３電圧比較部２７ａ、２７ｂ、２７ｃに伝達され、第１、第２、第３基準電圧Ｖref1、Ｖref2、Ｖref3と比較される。このとき、Ｖ1 は第１基準電圧Ｖref1より大きく且つ第２、第３基準電圧Ｖref2、Ｖref3よりは小さいため、Ｘ1 端にはハイ信号が出力され、Ｘ2、Ｘ3端にはロー信号が出力される。これにより、デコーディングロジック部２８のＡ端、Ｂ端には０、１が出力される。従って、メモリセルに格納されたデータは、４レベル（００、０１、１０、１１）のうち０１レベルにプログラムされていることをセンシングすることができる。
【００３０】
また、センシングノードＳＮに伝達された電流量が△Ｉ2 の範囲であれば、マルチステップカレントソース部２５ａを介してセンシングノードＳＮにＶ2 の電圧が出力される。この後、センシングノードＳＮに伝達されたＶ2 の電圧は、それぞれ第１、第２、第３電圧比較部２７ａ、２７ｂ、２７ｃに伝達され、第１、第２、第３基準電圧Ｖref1、Ｖref2、Ｖref3と比較される。この際、Ｖ2 は第１、第２基準電圧Ｖref1、Ｖref2よりは大きく且つ第３基準電圧Ｖref3よりは小さいため、Ｘ1、Ｘ2にはハイ信号が出力され、Ｘ3 端にはロー信号が出力される。これにより、デコーディングロジック部２８のＡ端、Ｂ端には１、０が出力される。従って、メモリセルに格納されたデータは４レベル（００、０１、１０、１１）のうち１０レベルにプログラムされていることをセンシングすることができる。
【００３１】
そして、センシングノードＳＮに伝達された電流量が△Ｉ3 の範囲であれば、マルチステップカレントソース部２５ａを介してセンシングノードＳＮにＶ3 の電圧が出力される。この後、センシングノードＳＮに伝達されたＶ3 の電圧は、それぞれ第１、第２、第３電圧比較部２７ａ、２７ｂ、２７ｃに伝達され、第１、第２、第３基準電圧Ｖref1、Ｖref2、Ｖref3と比較される。このとき、Ｖ3 は第１、第２、第３基準電圧Ｖref1、Ｖref2、Ｖref3よりも大きいため、Ｘ1、Ｘ2、Ｘ3 端には全てハイ信号が出力される。これにより、デコーディングロジック部２８のＡ端、Ｂ端には１、１が出力される。従って、メモリセルに格納されたデータは４レベル（００、０１、１０、１１）のうち１１レベルにプログラムされていることをセンシングすることができる。
【００３２】
図７は本実施形態の第１実施形態の多重ビットメモリセルのデータセンシング装置のマルチステップカレントソース部２５ａの電流−電圧特性を示すシミュレーションデータ図であり、図８は図７において電圧がレベルアップされて一定の電圧に維持される間のマルチステップカレントソース部２５ａの小信号レジスタンス（Ｉ−Ｖ曲線の微分）を示すシミュレーションデータ図である。
図７における電流増加区間、つまり図８の凹状区間を、センシングノードＳＮを介してマルチステップカレントソース部２５ａに向かって電流を流すことのできる許容帯と定義する。そして、図８の小信号レジスタンスの急激な増加区間はセンシングノードＳＮを介してマルチステップカレントソース部２５ａに向かって電流を流すことのできない禁止帯と定義する。
このように、マルチステップカレントソース部２５ａを介する電流と小信号レジスタンスの特性が理想的になるほど、許容帯は広くなり、禁止帯は狭くなる。言い換えれば、しきい値電圧分布幅が広く且つ分布幅間の間隙が狭い場合にもメモリセルのプログラム状態が正確に判別される。
【００３３】
図９は本実施形態の多重ビットメモリセルのデータセンシング装置にリセットパルス及びイネーブルパルスが加えられた際の図４（ａ）のデコーディングロジック部２８の出力端Ａ、Ｂに２ビット（４レベル（００、０１、１０、１１））メモリセルのデータが出力されることをシミュレーションした図である。
図１０はセンシングノードＳＮの電流を１０μＡずつ順次に増加させながら、最終的にデコーディングロジック部２８に安定的な出力信号がでるまでのセンシング遅延をシミュレーションした結果である。センシング遅延は、図７に示すように、アドレスされたメモリセルのデータ状態（００、０１、１０、１１）が変えられる度に急激に増加した。すなわち、センシング遅延の大きな区間は、図７における平らな区間、つまり禁止帯に相当する。
上記のようなセンシング遅延の範囲は、最小２０ｎｓｅｃから最大５０ｎｓｅｃである。そして、許容帯及び禁止帯の大きさを決定するためには、所望のセンシング遅延を決め、センシング遅延よりも大きな区間は禁止帯、小さな区間は許容帯と設定すればよい。
【００３４】
図１１は本実施形態の第１実施形態を示す図４（ａ）の構成要素中のマルチステップカレントソース部２５ａを変化させた本実施形態の第２実施形態のマルチステップカレントソース部２５ｂを示す図で、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに変化させて構成したものである。すなわち、ＰＭ３とＰＭ４とから構成されたカレントミラー２４は削除し、マルチステップカレントソース部２５ｂの出力をビットライン電圧クランプ部２３のＮＭ４のドレイン端に直接連結し、供給電圧ＶDDと接地電圧ＶSSとを切り換え、更に基準電流Ｉref の方向を切り換えている。
図１２は本実施形態の第２実施形態の図１１のマルチステップカレントソース部２５ｂの電流−電圧特性を示し、この実施形態は、第１実施形態とは逆階段状の電流−電圧特性であることを示している。ここで、センシングノードに伝達された各電流量に対応して出力される電圧の絶対値は｜Ｖ0｜＞｜Ｖ1｜＞｜Ｖ2｜ ＞｜Ｖ3｜である。
【００３５】
【発明の効果】
上記の本実施形態の多重ビットメモリセルのデータセンシング装置には以下のような効果がある。
本発明は、実際のメモリセルのしきい値電圧分布間の間隙よりも広い電圧分布間の間隙を利用してセンシングしているので、マルチレベルセンシング時のセンシングの信頼度を高めることができる。
また、本発明は、実際の多重ビットメモリセルのしきい値電圧分布よりも狭い電圧分布と各々の基準電圧とを比較してメモリセルの状態を２進データとして出力するため、温度変化や電圧変動などによるセンシング速度の減少を防ぐことができる。
【図面の簡単な説明】
【図１】（ａ）は、従来の多重ビットメモリセルのデータセンシングのための回路図、（ｂ）は（ａ）のセンシング回路を用いたセンシング動作によりメモりセルのデータ格納状態を検出するテーブル。
【図２】（ａ）は従来のメモリセルのしきい値電圧分布を示す図、
（ｂ）は従来のセンシングノードの電圧分布を示す図。
【図３】本実施形態の多重ビットメモリセルのデータセンシング装置を示すブロック構成図。
【図４】（ａ）は本実施形態の第１実施形態の多重ビットメモリセルのデータセンシング装置を示すブロック構成図、
（ｂ）は（ａ）のセンシング動作によるメモリセルのデータ格納状態を示すテーブル。
【図５】図４（ａ）のマルチステップカレントソース部のマルチステップ形電流−電圧特性を示すグラフ。
【図６】本実施形態の多重ビットメモリセルに格納されたデータのセンシングのためにマッピングされる電圧分布図。
【図７】本実施形態の第１実施形態の多重ビットメモリセルのデータセンシング装置におけるマルチステップカレントソース部の電流−電圧特性を示すシミュレーションデータ図。
【図８】本実施形態のマルチステップカレントソース部の小信号レジスタンスを示すシミュレーションデータ図。
【図９】本実施形態の２ビット（４レベルしきい値電圧）のメモリセルに格納されたデータセンシング動作を示すシミュレーションデータ図。
【図１０】本実施形態の量子化されたしきい値電圧分布を得るためのセンシング遅延時間の変化を示すシミュレーションデータ図。
【図１１】本実施形態の第２実施形態の多重ビットメモリセルのデータセンシング装置を示すブロック構成図。
【図１２】図１１のマルチステップカレントソース部のマルチステップ形電流−電圧特性を示すグラフ。
【図１３】本発明の実施形態のデコーディングロジック部のブロック構成図。
【符号の説明】
２１    メモリセルアレイ部
２２    ビットライン選択部
２３    ビットライン電圧クランプ部
２４    カレントミラー
２５、２５ａ、２５ｂ    マルチステップカレントソース部
２６    基準電圧発生部
２７ａ    第１電圧比較部
２７ｂ    第２電圧比較部
２７ｃ    第３電圧比較部
２８    デコーディングロジック部
２９    アナログ／デジタルコンバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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