(57)【特許請求の範囲】
【請求項１】
第１のＭＯＳＦＥＴを有するバッファ回路と、第２のＭＯＳＦＥＴを有し前記バッファ回路に結合された内部回路とを備え、前記第１のＭＯＳＦＥＴは、静電気による放電電流の経路となり得るソース・ドレイン拡散層の表面においてチャネル領域から第１の距離だけ離れて形成された第１のシリサイド膜を含み、前記第２のＭＯＳＦＥＴは、そのソース・ドレイン拡散層の表面においてチャネル領域から第２の距離だけ離れて形成された第２のシリサイド膜を含み、前記第１の距離は前記第２の距離よりも大きいことを特徴とする半導体集積回路装置。
【請求項２】
前記第１および前記第２のシリサイド膜は高融点金属のシリサイド膜であることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記高融点金属はチタン、コバルトあるいはタンタルであることを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
第１のＭＯＳＦＥＴを有するバッファ回路と、第２のＭＯＳＦＥＴを有し前記バッファ回路に結合された内部回路とを備えた半導体集積回路装置の製造方法であって、
シリコン基板上にゲート絶縁膜を介してシリコン膜とシリサイド膜とから形成されるゲート電極を形成する工程と、
前記シリコン基板の表面にソース・ドレイン拡散層を形成する工程と、
前記第１のＭＯＳＦＥＴのゲート電極とその近傍を覆う絶縁膜を形成する工程と、
前記絶縁膜で覆われた領域以外の前記第１のＭＯＳＦＥＴおよび前記第２のＭＯＳＦＥＴの前記ソース・ドレイン拡散層の所定の表面領域においてシリサイド膜を形成する工程であって、前記第１のＭＯＳＦＥＴにおいては、静電気による放電電流の経路となり得るソース・ドレイン拡散層の表面においてチャネル領域から第１の距離だけ離して第１のシリサイド膜を形成し、前記第２のＭＯＳＦＥＴにおいては、ソース・ドレイン拡散層の表面においてチャネル領域から第２の距離だけ離して第２のシリサイド膜を形成するに際し、前記第１の距離が前記第２の距離よりも大きくなるように前記第１および第２のシリサイド膜を形成する工程とを有する
ことを特徴とする半導体集積回路装置の製造方法。
【請求項５】
第１のＭＯＳＦＥＴを有するバッファ回路と、第２のＭＯＳＦＥＴを有し前記バッファ回路に結合された内部回路とを備えた半導体集積回路装置の製造方法であって、
シリコン基板上にゲート絶縁膜を介してシリコン膜とシリサイド膜とから形成され上面に第１の絶縁膜を持つゲート電極を形成する工程と、
前記シリコン基板の表面にソース・ドレイン拡散層を形成する工程と、
前記第１のＭＯＳＦＥＴのゲート電極とその近傍とを覆う第２の絶縁膜を形成する工程と、
前記第２の絶縁膜で覆われた領域以外の前記第１のＭＯＳＦＥＴおよび前記第２のＭＯＳＦＥＴの前記ソース・ドレイン拡散層の所定の表面領域においてシリサイド膜を形成する工程であって、前記第１のＭＯＳＦＥＴにおいては、静電気による放流電流の経路となり得るソース・ドレイン拡散層の表面においてチャネル領域から第１の距離だけ離して第１のシリサイド膜を形成し、前記第２のＭＯＳＦＥＴにおいては、ソース・ドレイン拡散層の表面においてチャネル領域から第２の距離だけ離して第２のシリサイド領域を形成するに際し、前記第１の距離が前記第２の距離よりも大きくなるように前記第１および第２のシリサイド膜を形成する工程とを有する
ことを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はＭＯＳＦＥＴを含む半導体集積回路装置およびその製造方法に関し、特にソース・ドレイン拡散層の表面に金属シリサイド膜を有するＭＯＳＦＥＴを含む半導体集積回路装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置は、高密度化，高速化のため、素子寸法の縮小化が急速に進んでいる。特に半導体集積回路装置がＭＯＳＦＥＴを含む場合、ＭＯＳＦＥＴの短チャネル効果の抑制が重要である。これには、ソース・ドレイン拡散層の浅接合化が必要である。しかしながら、ソース・ドレイン拡散層を浅接合化すると、層抵抗が増大する。ＭＯＳＦＥＴを含む半導体集積回路装置では、ソース・ドレイン拡散層，およびゲート電極は、配線の一部に用いられるので、拡散層の層抵抗の増大，およびゲート電極の縮小化は、配線抵抗の急増，回路の動作速度の著しい低下を招来する。
【０００３】
ゲート電極の縮小化に伴なう層抵抗の増大の問題は、ゲート電極の構成材料の選択により対処されいる。近年、多結晶シリコン膜のみによるゲート電極（所謂、シリコンゲート電極）から、多結晶シリコン膜上に金属シリサイド膜を積層した構造（所謂、ポリサイド構造）のゲート電極，あるいは金属シリサイド膜のみによるゲート電極が採用されている。さらには、高融点金属膜によるゲート電極の採用へと変遷しつつある。
【０００４】
拡散層の層抵抗の増大を解決する方法が、シー・ケイ・ラウ等により１９８２年アイ・イー・ディー・エム，テクニカル・ダイジェスト，７１４−７１７ページ（Ｃ．Ｋ．Ｌａｕ  ｅｔ  ａｌ，ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．，１９８２，ｐｐ７１４−７１７）に提案された。この方法では、シリコン基板表面に形成された拡散層の表面に金属膜が堆積され、熱処理が施されて拡散層のシリコンと金属膜との間のシリサイド化反応が生じ、その後選択的に未反応のまま残された金属膜が除去される。これにより、金属シリサイド膜が拡散層に対して自己整合的に形成される。この方法により得られた構造は、サリサイド（ｓｅｌｆ−ａｌｉｇｎｅｄ  ｓｉｌｉｃｉｄｅの略）と呼ばれる。層抵抗が数十〜百数十Ω／□であった拡散層は、この構造を採用することにより、層抵抗が数Ω／□の拡散層になる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述したサリサイド構造のＭＯＳＦＥＴは、１９８６年，ケイ・エル・チェン等によりアイ・イー・ディー・エム，テクニカル・ダイジェスト，４８４−４８７ページ（Ｋ．Ｌ．Ｃｈｅｎ  ｅｔ  ａｌ，ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．，１９８６，ｐｐ４８４−４８７）に報告されたように、サリサイド構造を採用しないＭＯＳＦＥＴに比較して、ＥＳＤ耐性が著しく劣化する。本願発明者がこれを追試したところ、サリサイド構造のＭＯＳＦＥＴのＥＳＤ（Ｅｌｅｃｔｒｏ−ｓｔａｔｉｃ  Ｄｉｓｃｈａｇｅの略）耐性は、サリサイド構造を採用しないＭＯＳＦＥＴのそれの１／３程度であった。
【０００６】
この原因は以下のように考えられている。サリサイド構造のＭＯＳＦＥＴの拡散層では層抵抗の低下により拡散層自体の抵抗値が低減する。静電気による放電電流がＭＯＳＦＥＴの拡散層（特にドレイン拡散層）に流れる場合、この電流はゲート電極の端部に集中しやすくなる。このため、ゲート電極端部近傍のゲート絶縁膜に局所的な熱破壊が生じやすくなる。
【０００７】
半導体集積回路の中でＭＯＳＦＥＴを構成素子として形成される諸回路のうち外部装置との接続を要しない内部回路では、上記熱破壊の問題は外部装置の直接接続する回路での保護装置により対処できるので、上述したサリサイド構造のＭＯＳＦＥＴを採用できる。しかしながら、半導体集積回路における外部装置に直接接続するバッファー回路（これには入力バッファー回路，出力バッファー回路，Ｉ／Ｏバッファー回路の３種類がある）には、上述のサリサイド構造のＭＯＳＦＥＴは、そのままの形で採用することは上記の現象のために出来ない。特に、出力バッファー回路は、ＭＯＳＦＥＴのドレイン拡散層が出力端子に直接に接続されており、出力側の耐圧特性はＭＯＳＦＥＴのＥＤＳ耐性そのものに依存することになるので、種々の保護装置を設けることが可能な入力バッファー回路に比べてこの問題が重要となる。この対策の一方法として、出力トランジスタのソース・ドレイン拡散層の表面の両側にシリサイドを形成しない領域を設けることが、特開平２−２７１６７３号公報にて提案されている。この例は、ゲート電極とソース・ドレイン拡散層上に同時に金属シリサイド層を形成する、いわゆるサリサイド構造を有する半導体装置に関するものである。しかし、この例に開示されている方法では、ゲート電極上およびこのゲート電極からわずかに離れた拡散層上を開口したフォトレジストパターンを形成する必要があるため、微細なゲート電極を有する高集積回路装置では実現が不可能であるという問題がある。
【０００８】
【課題を解決するための手段】
本発明の半導体集積回路装置は、第１のＭＯＳＦＥＴを有するバッファ回路と、第２のＭＯＳＦＥＴを有し前記バッファ回路に結合された内部回路とを備え、前記第１のＭＯＳＦＥＴは、静電気による放電電流の経路となり得るソース・ドレイン拡散層の表面においてチャネル領域から第１の距離だけ離れて形成された第１のシリサイド膜を含み、前記第２のＭＯＳＦＥＴは、そのソース・ドレイン拡散層の表面においてチャネル領域から第２の距離だけ離れて形成された第２のシリサイド膜を含み、前記第１の距離は前記第２の距離よりも大きいことを特徴とする半導体集積回路装置である。
【０００９】
本発明の半導体集積回路装置の製造方法は、第１のＭＯＳＦＥＴを有するバッファ回路と、第２のＭＯＳＦＥＴを有し前記バッファ回路に結合された内部回路とを備えた半導体集積回路装置の製造方法であって、シリコン基板上にゲート絶縁膜を介してシリコン膜とシリサイド膜とから形成されるゲート電極を形成する工程と、前記シリコン基板の表面にソース・ドレイン拡散層を形成する工程と、前記第１のＭＯＳＦＥＴのゲート電極とその近傍を覆う絶縁膜を形成する工程と、前記絶縁膜で覆われた領域以外の前記第１のＭＯＳＦＥＴおよび前記第２のＭＯＳＦＥＴの前記ソース・ドレイン拡散層の所定の表面領域においてシリサイド膜を形成する工程であって、前記第１のＭＯＳＦＥＴにおいては、静電気による放電電流の経路となり得るソース・ドレイン拡散層の表面においてチャネル領域から第１の距離だけ離して第１のシリサイド膜を形成し、前記第２のＭＯＳＦＥＴにおいては、ソース・ドレイン拡散層の表面においてチャネル領域から第２の距離だけ離して第２のシリサイド膜を形成するに際し、前記第１の距離が前記第２の距離よりも大きくなるように前記第１および第２のシリサイド膜を形成する工程とを有している。
【００１２】
【実施例】
次に本発明について図面を参照して説明する。
【００１３】
図１は本発明の第１の実施例の構成を説明するための略平面図，および略断面図である。分図（Ｂ）は、分図（Ａ）のＸＹ線での略断面図である。
【００１４】
本発明の半導体集積回路装置は、外部装置に直接接続されるバッファー回路（これには入力バッファー回路，出力バッファー回路，Ｉ／Ｏバッファー回路の３種類があるが、以後バッファー回路と略記する）と外部装置への接続を要しない内部回路とから構成される。バッファー回路および内部回路は、単チャネルのＭＯＳＦＥＴ，Ｃ−ＭＯＳＦＥＴ，あるいはＢｉ−ＣＭＯＳＦＥＴから構成される。説明を容易にするため本実施例では、ＬＤＤ構造のソース・ドレイン拡散層を有するＮチャネルのＭＯＳＦＥＴのみから構成された半導体集積回路装置について説明する。
【００１５】
Ｐ型シリコン基板１０１の表面には、フィールド酸化膜１０２が選択的に設けられている。フィールド酸化膜１０２の膜厚は、８００ｎｍ程度である。フィールド酸化膜１０２により、シリコン基板１０１の表面には、バッファー回路領域１２１，および内部回路領域１２２が区画されて形成される。バッファー回路領域１２１，および内部回路領域１２２には、第１のＮチャネルＭＯＳＦＥＴ，第２のＮチャネルＭＯＳＦＥＴが設けられている。
【００１６】
第１，第２のＭＯＳＦＥＴは膜厚２１．５ｎｍのゲート酸化膜１０３を有している。第１，第２のＭＯＳＦＥＴは、ポリサイド構造のゲート電極１０６ａ，１０６ｂを有している、ゲート電極１０６ａはＮ+ 型の多結晶シリコン膜１０４ａとタングステンシリサイド膜１０５ａとから形成される。ゲート電極１０６ｂはＮ+ 型の多結晶シリコン膜１０４ｂとタングステンシリサイド膜１０５ｂとから形成される。多結晶シリコン膜１０４ａ，１０４ｂの膜厚は約２００ｎｍである。タングステンシリサイド膜１０５ａ，１０５ｂの膜厚は約２００ｎｍである。ゲート電極１０６ａ，１０６ｂの層抵抗は６Ω／□程度である。ゲート電極１０６ａ，１０６ｂの側面には、シリコン酸化膜からなるスペーサ１０９が形成されている。スペーサ１０９の幅は２００ｎｍ程度である。
【００１７】
第１，第２のＭＯＳＦＥＴは、ゲート電極１０６ａ，１０６ｂに自己整合的に形成されたＮ- 型ソース・ドレイン拡散層１０７ａ，１０７ｂを有している。第１，第２のＭＯＳＦＥＴは、スペーサ１０９並びにゲート電極１０６ａ，スペーサ１０９並びにゲート電極１０６ｂに自己整合的に形成されたＮ+ 型ソース・ドレイン拡散層１１３ａ，１１３ｂを有している。Ｎ+ 型ソース・ドレイン拡散層１１３ａの表面には、ゲート電極１０６ａから間隔ｄ（分図（Ａ）参照）以上離れた領域にチタンシリサイド膜１１２ａが形成されている。Ｎ+ 型ソース・ドレイン拡散層１１３ｂの表面には、これと自己整合的にチタンシリサイド膜１１２ｂが形成されている。チタンシリサイド膜１１２ａ，１１２ｂの膜厚は１６０ｎｍ程度であり、層抵抗は２Ω／□程度である。Ｎ+ 型ソース・ドレイン拡散層１１３ａ，１１３ｂのみでの層抵抗は４０Ω／□程度である。
【００１８】
この半導体集積回路装置の表面には、膜厚１μｍ程度の層間絶縁膜１１４が形成されている。層間絶縁膜１１４にはチタンシリサイド膜１１２ａ，１１２ｂに達するコンタクト孔１１５が設けられている。本実施例では、チタンシリサイド膜１１２ａ，１１２ｂがバリアメタルとして機能する。このため、コンタクト孔１１５の径は小さくしても、コンタクト抵抗の増大は大きくない。また、第１のＭＯＳＦＥＴのコンタクト孔の径をあえて大きくする必要もない。
【００１９】
本実施例におけるソース・ドレイン拡散層（Ｎ- 型ソース・ドレイン拡散層１０７，チタンシリサイド膜１１２，およびＮ+ 型ソース・ドレイン拡散層１１３から構成される），およびゲート電極は、配線の一部に転用さても支障は来たさない。これは、本実施例におけるソース・ドレイン拡散層，およびゲート電極の層抵抗が従来のものより充分低いためである。
【００２０】
また、本実施例においては、バッファー回路を構成する第１のＮチャネルＭＯＳＦＥＴでは、ゲート電極１０６ａとチタンシリサイド膜１１２ａとが分離している。その間のソース・ドレイン領域は、４０Ω／□程度の層抵抗を有するＮ+ 型ソース・ドレイン拡散層１１３ａにより構成されている。このため、バッファー回路のソース・ドレイン拡散層に外部装置から放電電流が流入しても、ゲート電極１０６ａ端部での熱破壊は顕著でない。
【００２１】
次に、図２，図３，および図１を用いて、本発明の第１の実施例の半導体集積回路装置に係わる製造方法を説明する。
【００２２】
まず、Ｐ型シリコン基板１０１表面に、選択酸化法によるフィールド酸化膜１０２が形成される。フィールド酸化膜１０２の膜厚は８００ｎｍ程度である。フィールド酸化膜１０２の形成により、バッファー回路領域１２１，内部回路領域１２２が同時に形成される。領域１２１，１２２はそれぞれフィールド酸化膜１０２に囲まれている（図１（Ａ）参照）。領域１２１，１２２表面には、熱酸化法によるゲート酸化膜１０３が形成される。ゲート酸化膜の膜厚は２１．５ｎｍである。全面に膜厚約２００ｎｍのＮ+ 型の多結晶シリコン膜１０４がＣＶＤ法による形成される。引き続いて、スパッタ法により、膜厚約２００ｎｍのタングステンシリサイド膜１０５が全面に堆積される。タングステンシリサイド膜１０５上には、フォトレジスト膜１３１のパターンが形成される。フォトレジスト膜１３１はゲート電極用のエッチングマスクである〔図２（Ａ）〕。フォトレジスト膜１３１の幅はゲート長に対応する。ここでは第１，第２のＭＯＳＦＥＴのゲート長が同じであるとしてあるが、これに限定されるものではない。
【００２３】
次に、フォトレジスト膜１３１をマスクに用いて、タングステンシリサイド膜１０５，多結晶シリコン膜１０４が順次エッチングされる。これにより、第１，第２のＭＯＳＦＥＴのポリサイド構造のゲート電極１０６ａ，１０６ｂが形成される。ゲート電極１０６ａはＮ+ 型の多結晶シリコン膜１０４ａとタングステンシリサイド膜１０５ａとから形成される。ゲート電極１０６ｂはＮ+ 型の多結晶シリコン膜１０４ｂとタングステンシリサイド膜１０５ｂとから形成される。燐のイオン注入により、第１，第２のＭＯＳＦＥＴのＮ- 型ソース・ドレイン領域１０７ａ，１０７ｂが形成される。Ｎ- 型ソース・ドレイン領域１０７ａ，１０７ｂは、ゲート電極１０６ａ，１０６ｂに対して自己整合的である。燐のイオン注入条件は、注入エネルギーが２０ｋｅＶ−１００ｋｅＶ，ドーズ量が１×１０13ｃｍ-2程度である。フォトレジスト膜１３１が除去された後、全面に膜厚約２００ｎｍのシリコン酸化膜１０８が、ＣＶＤ法により、堆積される〔図２（Ｂ）〕。
【００２４】
次に、シリコン酸化膜１０８がエッチバックされ、シリコン酸化膜からなるスペーサ１０９がゲート電極１０６ａ，１０６ｂの側面に形成される。全面に膜厚３０ｎｍ程度のシリコン酸化膜１１０が、ＣＶＤ法により堆積される〔図２（Ｃ）〕。
【００２５】
次に、フォトレジスト膜１３２のパターンがバッファー回路領域１２１上の所定領域に形成される。この所定領域は、ゲート電極１０６ａおよびゲート電極１０６ａから間隔ｄ（図１（Ａ）参照）以内の領域である。フォトレジスト膜１３２をマスクにしてシリコン酸化膜１１０がエッチングされ、シリコン酸化膜１１０ａが形成される〔図２（Ｄ）〕。
【００２６】
次に、フォトレジスト膜１３２が除去され、全面に膜厚約１００ｎｍのチタン膜１１１がスパッタ法により堆積される〔図３（Ａ）〕。
【００２７】
次に、不活性雰囲気で６００℃−８００℃の熱処理が行なわれ、チタンシリサイド膜１１２ａ，１１２ｂが形成される。未反応のチタン膜１１１はエッチング除去される〔図３（Ｂ）〕。このシリサイド化反応の際、タングステンシリサイド膜１０５ｂとチタン膜１１１とは直接接触しているが、この部分ではシリサイド化反応は起らない。
【００２８】
本実施例の製造方法は、第１の金属からなる金属シリサイド膜がゲート電極の構成要素となっているときには、第１の金属（本実施例ではタングステン）と第２の金属（本実施例ではチタン）とを異ならせることにより適用できる。しかし、第１の金属と第２の金属とが同一の場合，およびゲート電極が第１の金属からなる膜で形成されている場合には、適用できない。
【００２９】
次に、シリコン酸化膜１１０ａが除去される。フィールド酸化膜１０２，ゲート電極１０６ａ，１０６ｂ，スペーサ１０９をマスクとした砒素のイオン注入により、Ｎ+ 型ソース・ドレイン拡散層１１３ａ，１１３ｂが形成される。イオン注入条件は、注入エネルギーが７０ｋｅＶ−１００ｋｅＶ，ドーズ量が１×１０15ｃｍ-2−５×１０15ｃｍ-2である〔図３（Ｃ）〕。
【００３０】
次に、ＣＶＤ法により、全面に膜厚１μｍ程度の層間絶縁膜１１４が形成される〔図３（Ｃ）〕。層間絶縁膜１１４にはチタンシリサイド膜１１２ａ，１１２ｂに達するコンタクト孔１１５が形成される〔図１（Ａ），（Ｂ）〕。
【００３１】
上述の製造方法は、ＮチャネルＭＯＳＦＥＴの場合であるが、この製造方法はＰチャネルＭＯＳＦＥＴにも応用できる。さらに、Ｃ−ＭＯＳＦＥＴ，Ｂｉ−ＣＭＯＳＦＥＴにも応用できる。
【００３２】
本実施例を適用した半導体集積回路装置のＥＳＤに関して、図１１，および図１２（Ａ），（Ｂ）を参照して説明する。
バッファー回路並びに内部回路は、本実施例を適用したＣ−ＭＯＳＦＥＴにより構成する。出力バッファー回路はＣ−ＭＯＳインバータからなる。このＣ−ＭＯＳインバータにおいて、ゲート長Ｌ／ゲート幅Ｗは、ＮチャネルＭＯＳＦＥＴ，ＰチャネルＭＯＳＦＥＴともに、１．５μｍ／５００μｍである。ＮチャネルＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴのゲート酸化膜の膜厚は約２１．５ｎｍである。ゲート電極は、ＮチャネルＭＯＳＦＥＴ，ＰチャネルＭＯＳＦＥＴともに、膜厚２００ｎｍのタングステンシリサイド膜，膜厚２００ｎｍのＮ+ 型の多結晶シリコン膜から構成される。スペーサはシリコン酸化膜から形成され、それの幅は約２００ｎｍである。ＮチャネルＭＯＳＦＥＴ，ＰチャネルＭＯＳＦＥＴともに、ソース・ドレイン拡散層表面には、膜厚１６０ｎｍ程度のチタンシリサイド膜が形成されている。チタンシリサイド膜とゲート電極の間隔ｄは、ＮチャネルＭＯＳＦＥＴ，ＰチャネルＭＯＳＦＥＴともに、４μｍである。
【００３３】
一方、従来構造の半導体集積回路装置として、チタンシリサイド膜とゲート電極の間隔ｄが２００ｎｍ（スペーサの幅）であること以外は本実施例と同一のものを作成した。これは、出力バッファー回路を構成するＣ−ＭＯＳインバータのソース・ドレイン拡散層表面には、全面にチタンシリサイド膜が形成されている。このＣ−ＭＯＳインバータでは、ゲート電極とコンタクト孔の間隔が、本実施例の適用例より、４μｍ短かくなっている。
【００３４】
上述の２つの出力バッファー回路に対して、ＭＩＬ−ＳＴＤ−８８３Ｃ，方法３０１５．２に基ずくＥＤＳ試験を行なった。ＥＤＳ試験の一例は、図１１に示す回路において、ＧＮＤ端子を基準とし、出力端子とＧＮＤ端子との間は印加電圧が加えられ、Ｖｄｄ端子，入力端子（図示せず），Ｉ／Ｏ端子（図示せず），および他の出力端子（図示せず）はオープンにした。結果は図１２（Ａ），（Ｂ）のとうりである。図１２（Ａ）はプラスの印加電圧を変数とし、プラスの印加電圧を加えた後の良品率を示すグラフである。図１２（Ｂ）はマイナスの印加電圧を変数とし、マイナスの印加電圧を加えた後の良品率を示すグラフである。
【００３５】
図１２（Ａ），（Ｂ）において、折線Ａは本実施例の適用例の結果であり、折線Ｃは従来構造の結果である。図から明らかなように、プラスの印加電圧の場合、本実施例の適用例では従来構造に比べてＥＤＳ耐性が１．５倍程度に高くなる。一方、マイナスの印加電圧の場合、本実施例の適用例では従来構造に比べてＥＤＳ耐性が１．２倍程度に高くなる。
【００３６】
本発明の第１の実施例は、ＬＤＤ構造のソース・ドレイン拡散層を有するＮチャネルＭＯＳＦＥＴに適用した場合である。これは、バッファー回路および内部回路が、例えば５Ｖ系の比較的高い電源電圧で駆動される場合に適している。図４，図５，図６は、他の構造（あるいは他の構造との組み合わせ）のソース・ドレイン拡散層を有するＮチャネルＭＯＳＦＥＴに第１の実施例を応用した例を説明するための略断面図である。
【００３７】
図４は、上述の第１の実施例の第１の応用例を説明するための略断面図である。本応用例では、バッファー回路領域１２１の第１のＮチャネルＭＯＳＦＥＴは第１の実施例と同じである。一方、内部回路領域１２２の第２のＮチャネルＭＯＳＦＥＴはシングル・ドレイン構造のソース・ドレイン拡散層を有している。このソース・ドレイン拡散層は、チタンシリサイド膜１１２ｂとゲート電極に自己整合的に形成されたＮ+ 型ソース・ドレイン拡散層１１３ｄとから構成されている。
【００３８】
本応用例は、バッファー回路を含む周辺回路が５Ｖ系の電源電圧で駆動し、内部回路が例えば３．３Ｖ系の電源電圧で駆動する半導体集積回路装置に適している。本応用例では、内部回路領域を第１の実施例より微細化することができ、第１の実施例を用いるより高速化が果せる。
【００３９】
本応用例の製造方法の要点を述べる。ゲート電極を形成した後、フォトレジスト膜により内部回路領域１２２を覆い、燐のイオン注入によりＮ- 型ソース・ドレイン拡散層１０７ａを形成する。その後、別のフォトレジスト膜によりバッファー回路領域１２１を覆い、７０ｋｅＶ，１×１０15ｃｍ-2程度の砒素のイオン注入によりＮ+ 型ソース・ドレイン拡散層１１３ｄを形成する。これら以外に第１の実施例と異なる工程は、Ｎ+ 型ソース・ドレイン拡散層１１３ａの形成のイオン注入の際、内部回路領域１２２側がフォトレジスト膜により覆われていることである。
【００４０】
図５は、上述の第１の実施例の第２の応用例を説明するための略断面図である。本応用例では、内部回路領域１２２の第２のＮチャネルＭＯＳＦＥＴはＤＤＤ構造のソース・ドレイン拡散層を有している。このソース・ドレイン拡散層は、チタンシリサイド膜１１２ｂ，ゲート電極に自己整合的に形成されたＮ- 型ソース・ドレイン拡散層１０７ｄ，およびゲート電極に自己整合的に形成されたＮ+ 型ソース・ドレイン拡散層１１３ｄと、から構成されている。
【００４１】
本応用例も、第１の応用例と同様に、バッファー回路を含む周辺回路が５Ｖ系の電源電圧で駆動し、内部回路が例えば３．３Ｖ系の電源電圧で駆動する半導体集積回路装置に適している。本応用例は、第１の応用例に比べて、ホット・キャリアに対する信頼性が高い。
【００４２】
本応用例の製造方法の要点を述べる。ゲート電極を形成した後、フォトレジスト膜により内部回路領域１２２を覆い、燐のイオン注入によりＮ- 型ソース・ドレイン拡散層１０７ａを形成する。その後、別のフォトレジスト膜によりバッファー回路領域１２１を覆い、７０ｋｅＶ，１×１０14ｃｍ-2程度の燐のイオン注入によりＮ- 型ソース・ドレイン拡散層１０７ｄを形成し、さらに７０ｋｅＶ，１×１０15ｃｍ-2程度の砒素のイオン注入によりＮ+ 型ソース・ドレイン拡散層１１３ｄを形成する。これら以外に第１の実施例と異なる工程は、Ｎ+ 型ソース・ドレイン拡散層１１３ａの形成のイオン注入の際、内部回路領域１２２側がフォトレジスト膜により覆われていることである。
【００４３】
図６は、上述の第１の実施例の第３の応用例を説明するための略断面図である。本応用例では、バッファー回路領域１２１の第１のＭＯＳＦＥＴ，および内部回路領域１２２の第２のＭＯＳＦＥＴは、ともにＤＤＤ構造のソース・ドレイン拡散層を有している。第１のＭＯＳＦＥＴのソース・ドレイン拡散層は、チタンシリサイド膜１１２ａ，ゲート電極に自己整合的に形成されたＮ- 型ソース・ドレイン拡散層１０７ｃ，およびゲート電極に自己整合的に形成されたＮ+ 型ソース・ドレイン拡散層１１３ｃと、から構成されている。
【００４４】
本応用例は、バッファー回路を含む周辺回路，および内部回路が、比較的低い例えば３．３Ｖ系の電源電圧により駆動される半導体集積回路装置に適している。
【００４５】
本応用例の製造方法の要点は、ゲート電極が形成された後、７０ｋｅＶ，１×１０14ｃｍ-2程度の燐のイオン注入によりＮ- 型ソース・ドレイン拡散層１０７ｃ，１０７ｄが形成され、さらに７０ｋｅＶ，１×１０15ｃｍ-2程度の砒素のイオン注入によりＮ+ 型ソース・ドレイン拡散層１１３ｃ，１１３ｄが形成される点にある。
【００４６】
図７は、本発明の第２の実施例を、その製造方法に沿って説明するための工程順の略断面図である。本実施例は、第１の実施例および第１の実施例の応用例にも適用でき、さらにまた、第２の金属が第１の金属と同一の場合，およびゲート電極が金属膜からなる場合にも適用できる。本実施例では、第１の金属，および第２の金属をチタンとしたＮチャネルＭＯＳＦＥＴの場合について説明する。
【００４７】
まず、Ｐ型シリコン基板２０１の表面に、選択酸化法によるフィールド酸化膜２０２が形成される。フィールド酸化膜２０２の膜厚は８００ｎｍ程度である。フィールド酸化膜２０２の形成により、バッファー回路領域２２１，内部回路領域２２２が同時に形成される。領域２２１，２２２はそれぞれフィールド酸化膜２０２に囲まれている。領域２２１，２２２表面には、熱酸化法によるゲート酸化膜２０３が形成される。ゲート酸化膜２０３の膜厚は２１．５ｎｍである。全面に膜厚約３００ｎｍのＮ型の多結晶シリコン膜２０４がＣＶＤ法により形成され、さらに、スパッタ法により、膜厚１００ｎｍ程度のチタン膜２１６が堆積される〔図７（Ａ）〕。
【００４８】
次に、不活性雰囲気で６００℃−８００℃の熱処理が行なわれる。この熱処理により、膜厚２００ｎｍ程度のチタンシリサイド膜２１７が形成され、同時にＮ型の多結晶シリコン膜２０４は膜厚２００ｎｍ程度のＮ型の多結晶シリコン膜２２４になる。この積層膜の層抵抗は、２Ω／□程度である。全面に、ＣＶＤ法により、膜厚２００ｎｍ程度のシリコン酸化膜２１８が堆積される。シリコン酸化膜２１８上には、フォトレジスト膜２３１のパターンが形成される。フォトレジスト膜２３１はゲート電極用のエッチングマスクである〔図７（Ｂ）〕。
【００４９】
次に、フォトレジスト膜２３１をマスクに用いて、シリコン酸化膜２１８，チタンシリサイド膜２１７，多結晶シリコン膜２２４が順次エッチングされる。これにより、第１，第２のＭＯＳＦＥＴのポリサイド構造のゲート電極２０６ａ，２０６ｂが形成される。ゲート電極２０６ａはＮ型の多結晶シリコン膜２２４ａとチタンシリサイド膜２１７ａとから形成される。ゲート電極２０６ｂはＮ型の多結晶シリコン膜２２４ｂとチタンシリサイド膜２１７ｂとから形成される。ゲート電極２０６ａ，２０６ｂの上面には、シリコン酸化膜２１８が残留している。燐のイオン注入により、第１，第２のＭＯＳＦＥＴのＮ- 型ソース・ドレイン領域２０７ａ，２０７ｂが形成される。フォトレジスト膜２３１が除去された後、全面に膜厚約２００ｎｍのシリコン酸化膜がＣＶＤ法により堆積され、このシリコン酸化膜がエッチバックされてスペーサ２０９が形成される。このエッチバックに際して、シリコン酸化膜２１８の膜厚は多少減少するが、１５０ｎｍ程度は残留する。全面に、ＣＶＤ法による膜厚３０ｎｍ程度のシリコン酸化膜２１０を堆積する〔図７（Ｃ）〕。
【００５０】
その後、第１の実施例の製造方法と同様の方法により、チタンシリサイド膜２１２ａ，２１２ｂ，Ｎ+ 型ソース・ドレイン拡散層２１３ａ，２１３ｂが形成され、ＣＶＤ法による層間絶縁膜２１４が堆積され、コンタクト孔２１５が形成される〔図７（Ｄ）〕。
【００５１】
本実施例は、第１の実施例に比べて、ゲート電極の層抵抗が低いため、より高速の半導体集積回路装置が得られる。
【００５２】
なお、本実施例において、チタンシリサイド膜２１７，チタンシリサイド膜２１２を別個に形成する方法が採用されている。これは、多結晶シリコン膜のみによりゲート電極のパターンを形成し、スペーサを形成した後、ソース・ドレイン形成領域と同時にゲート電極のシリサイド化する方法をとると、ゲート電極部では体積膨張のため、ゲート電極の形状が崩れやすくなり、ゲート電極が微細化がきわめて困難となるからである。
【００５３】
図８（Ａ），（Ｂ）は本発明の参考例の構成を説明するための略平面図，略断面図である。本参考例は、説明を容易にするためにＬＤＤ構造のソース・ドレイン拡散層を有するＮチャネルのＭＯＳＦＥＴのみから構成された半導体集積回路装置である。
【００５４】
Ｎ型シリコン基板３０１表面には、フィールド酸化膜３０２が選択的に設けられている。フィールド酸化膜３０２の膜厚は、８００ｎｍ程度である。フィールド酸化膜３０２により、シリコン基板３０１表面には、バッファー回路領域３２１，および内部回路領域３２２が区画されて形成される。バッファー回路領域３２１，および内部回路領域３２２には、第１のＮチャネルＭＯＳＦＥＴ，第２のＮチャネルＭＯＳＦＥＴが設けられている。
【００５５】
第１，第２のＭＯＳＦＥＴは膜厚２１．５ｎｍのゲート酸化膜３０３を有している。第１，第２のＭＯＳＦＥＴは、ポリサイド構造のゲート電極３０６ａ，３０６ｂを有している、ゲート電極３０６ａはＮ+ 型の多結晶シリコン膜３０４ａとタングステンシリサイド膜３０５ａとから形成される。ゲート電極３０６ｂはＮ+ 型の多結晶シリコン膜３０４ｂとタングステンシリサイド膜３０５ｂとから形成される。多結晶シリコン膜３０４ａ，３０４ｂの膜厚は約２００ｎｍである。タングステンシリサイド膜３０５ａ，３０５ｂの膜厚は約２００ｎｍである。ゲート電極３０６ａ，３０６ｂの層抵抗は６Ω／□程度である。ゲート電極３０６ａ，３０６ｂの側面には、シリコン酸化膜からなるスペーサ３０９が形成されている。スペーサ３０９の幅は２００ｎｍ程度である。
【００５６】
第１，第２のＭＯＳＦＥＴは、ゲート電極３０６ａ，３０６ｂに自己整合的に形成されたＮ- 型ソース・ドレイン拡散層３０７ａ，３０７ｂを有している。第１，第２のＭＯＳＦＥＴは、スペーサ３０９並びにゲート電極３０６ａ，スペーサ３０９並びにゲート電極３０６ｂに自己整合的に形成されたＮ+ 型ソース・ドレイン拡散層３１３ａ，３１３ｂを有している。Ｎ+ 型ソース・ドレイン拡散層３１３ｂ表面には、これと自己整合的にチタンシリサイド膜３１２ｂが形成されている。チタンシリサイド膜３１２ｂの膜厚は１６０ｎｍ程度であり、層抵抗は２Ω／□程度である。Ｎ+ 型ソース・ドレイン拡散層３１３ａ，３１３ｂのみでの層抵抗は４０Ω／□程度である。
【００５７】
半導体集積回路装置の表面には、膜厚１μｍ程度の層間絶縁膜３１４が形成される。層間絶縁膜３１４には、Ｎ+ 型ソース・ドレイン拡散層３１３ａ，チタンシリサイド膜３１２ｂに達するコンタクト孔３１５ａ，３１５が設けられている。チタンシリサイド膜３１２ｂがバリアメタルとして機能する。このため、コンタクト孔３１５の径は小さくしても、コンタクト抵抗の増大は大きくない。しかしながら、コンタクト孔３１５ａにはバリアメタルとして機能する膜が無いため、径をコンタクト孔３１５より広くする必要がある。
【００５８】
本参考例におけるゲート電極，および内部回路領域３２２でのソース・ドレイン拡散層は、配線の一部に転用さても支障は来たさない。これは、これらの層抵抗が従来のものより充分低いためである。また、本参考例において、バッファー回路を構成する第１のＮチャネルＭＯＳＦＥＴのゲート電極３０６ａとコンタクト孔３１５ａとの間に存在するソース・ドレイン領域は、層抵抗が４０Ω／□程度の層抵抗を有するＮ+型ソース・ドレイン拡散層３１３ａにより構成されているので、バッファー回路のソース・ドレイン拡散層に外部装置から放電電流が流入しても、ゲート電極３０６ａ端部での熱破壊は起りにくくなる。
【００５９】
次に、図９，図１０，および図８を用いて、本発明の参考例の半導体集積回路装置の製造方法を説明する。
【００６０】
まず、Ｐ型シリコン基板３０１表面に、選択酸化法によるフィールド酸化膜３０２が形成される。フィールド酸化膜３０２の膜厚は８００ｎｍ程度である。フィールド酸化膜３０２の形成により、バッファー回路領域３２１，内部回路領域３２２が同時に形成される。領域３２１，３２２はそれぞれフィールド酸化膜３０２に囲まれている。領域３２１，３２２表面には、熱酸化法によるゲート酸化膜３０３が形成される。ゲート酸化膜の膜厚は２１．５ｎｍである。全面に膜厚約２００ｎｍのＮ+ 型の多結晶シリコン膜３０４がＣＶＤ法による形成される。引き続いて、スパッタ法により、膜厚約２００ｎｍのタングステンシリサイド膜３０５が全面に堆積される。タングステンシリサイド膜３０５上には、フォトレジスト膜３３１のパターンが形成される。フォトレジスト膜３３１はゲート電極用のエッチングマスクである〔図９（Ａ）〕。
【００６１】
次に、フォトレジスト膜３３１をマスクに用いて、タングステンシリサイド膜３０５，多結晶シリコン膜３０４が順次エッチングされる。これにより、第１，第２のＭＯＳＦＥＴのポリサイド構造のゲート電極３０６ａ，３０６ｂが形成される。ゲート電極３０６ａはＮ+ 型の多結晶シリコン膜３０４ａとタングステンシリサイド膜３０５ａとから形成される。ゲート電極３０６ｂはＮ+ 型の多結晶シリコン膜３０４ｂとタングステンシリサイド膜３０５ｂとから形成される。燐のイオン注入により、第１，第２のＭＯＳＦＥＴのＮ- 型ソース・ドレイン領域３０７ａ，３０７ｂが形成される。燐のイオン注入条件は、注入エネルギーが２０ｋｅＶ−１００ｋｅＶ，ドーズ量が１×１０13ｃｍ-2程度である。フォトレジスト膜３３１が除去された後、全面に膜厚約２００ｎｍのシリコン酸化膜３０８が、ＣＶＤ法により、堆積される〔図９（Ｂ）〕。
【００６２】
次に、シリコン酸化膜３０８がエッチバックされ、シリコン酸化膜からなるスペーサ３０９がゲート電極３０６ａ，３０６ｂの側面に形成される。全面に膜厚３０ｎｍ程度のシリコン酸化膜３１０が、ＣＶＤ法により堆積される。内部回路領域３２２を覆うフォトレジスト膜３３３が形成される。これをマスクにした砒素のイオン注入により、第１のＮチャネルＭＯＳＦＥＴのＮ+ 型ソース・ドレイン拡散層３１３ａが形成される〔図９（Ｃ）〕。
【００６３】
次に、フォトレジスト膜３３３が除去された後、フォトレジスト膜３３２のパターンがバッファー回路  領域３２１上に形成される。フォトレジスト膜３３２をマスクにしてシリコン酸化膜３１０がエッチングされ、シリコン酸化膜３１０ａが形成される〔図９（Ｄ）〕。
【００６４】
次に、フォトレジスト膜３３２が除去され、全面に膜厚約１００ｎｍのチタン膜３１１がスパッタ法により堆積される〔図１０（Ａ）〕。
【００６５】
次に、不活性雰囲気で６００℃−８００℃の熱処理が行なわれ、チタンシリサイド膜３１２ｂが形成される。未反応のチタン膜３１１はエッチング除去される。内部回路領域３２２に開口部を有するフォトレジスト膜３３４が形成され、これをマスクにした砒素のイオン注入により、第２のＮチャネルＭＯＳＦＥＴのＮ+ 型ソース・ドレイン拡散層３１３ｂが形成される〔図１０（Ｂ）〕。
【００６６】
次に、フォトレジスト膜３３４が除去され、シリコン酸化膜３１０ａがエッチング除去される。ＣＶＤ法により、全面に膜厚１μｍ程度の層間絶縁膜３１４が形成される。層間絶縁膜３１４にはチタンシリサイド膜３１２ｂ，Ｎ+型ソース・ドレイン拡散層３１３ａに達するコンタクト孔３１５，３１５ａが形成される〔図８（Ａ），（Ｂ）〕。コンタクト孔３１５ａのため、本参考例では第１の実施例よりＮ+型ソース・ドレイン拡散層の面積が広くなる。
【００６７】
本参考例の製造方法は、ＮチャネルＭＯＳＦＥＴの場合について述べてきたが、この製造方法はＰチャネルＭＯＳＦＥＴにも応用できる。さらに、Ｃ−ＭＯＳＦＥＴ，Ｂｉ−ＣＭＯＳＦＥＴにも応用できる。
【００６８】
本参考例を適用した半導体集積回路装置のＥＳＤに関してして説明する。本参考例の適用例による半導体集積回路装置は、第１の実施例の適用例に準ずる。図１１の測定による本参考例のＥＳＤの測定結果は、図１２（Ａ），（Ｂ）における折線Ｂから明かなように、本参考例が第１の実施例よりさらにＥＳＤ耐性を改善していることを示している。
【００６９】
【発明の効果】
以上説明したように本発明の半導体集積回路装置は、第１のＭＯＳＦＥＴのゲート電極および第２のＭＯＳＦＥＴのゲート電極並びにソース・ドレイン拡散層が低抵抗化され、高速化された半導体集積回路装置となる。さらに、第１のＭＯＳＦＥＴでゲート電極端の近傍領域に金属シリサイド層が存在しない領域を、微細な高集積回路装置に対しても、精度良く形成することが可能となる。その結果、第１のＭＯＳＦＥＴにおけるソース・ドレイン拡散層は、すくなくともゲート電極に隣接する領域が高抵抗であるため、この半導体集積回路装置のＥＳＤ耐性は高くなる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を説明するための略平面図，略断面図であり、分図Ｂは分図ＡのＸＹ線での略断面図である。
【図２】上記第１の実施例に係わる半導体集積回路装置の製造方法を説明するための工程順の略断面図である。
【図３】上記第１の実施例に係わる半導体集積回路装置の製造方法を説明するための工程順の略断面図である。
【図４】上記第１の実施例の第１の応用例を説明するための略断面図である。
【図５】上記第１の実施例の第２の応用例を説明するための略断面図である。
【図６】上記第１の実施例の第３の応用例を説明するための略断面図である。
【図７】本発明の第２の実施例を、その製造方法に沿って、説明するための工程順の略断面図である。
【図８】本発明の参考例を説明するための略平面図，略断面図であり、分図Ｂは分図ＡのＸＹ線での略断面図である。
【図９】上記参考例に係わる半導体集積回路装置の製造方法を説明するための工程順の略断面図である。
【図１０】上記参考例に係わる半導体集積回路装置の製造方法を説明するための工程順の略断面図である。
【図１１】出力バッファー回路のＥＳＤの測定をそれぞれ説明するための模式的回路図である。
【図１２】本発明の第１の実施例および参考例の効果をそれぞれ説明するための図であり、本発明の第１の実施例および参考例を適用した半導体集積回路装置における出力バッファー回路のＥＳＤの測定結果を示すグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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