(57)【特許請求の範囲】
【請求項１】
基板上に複数の走査線及び複数のデータ線を交差配置し、前記走査線と前記信号線の交差に対応して設けられた複数の画素により階調データに応じた階調表示を行う電気光学装置の駆動回路であって、
１フィールド内において画素をオン状態にする時間とオフ状態にする時間の比率が前記階調データに応じた比率となるように、１フィールドを分割した複数のサブフィールドの各々における画素のオン状態またはオフ状態を指示する２値信号に従って、画素をオン状態またはオフ状態にする電圧をデータ線に供給するデータ線側駆動回路を具備し、
前記データ線側駆動回路は、前記基板上に搭載される半導体集積回路内に形成された第１データ線側駆動回路と、前記基板上に形成された第２データ線側駆動回路とを有し、
前記第１データ線側駆動回路は、画素１行分の２値信号を複数回に分けて出力し、
前記第２データ線側駆動回路は、前記第１データ線側駆動回路から出力された２値信号から画素１行分の２値信号を生成し、当該２値信号に従って画素をオン状態またはオフ状態にする電圧を前記データ線に供給すること
を特徴とする電気光学装置の駆動回路。
【請求項２】
前記第１データ線側駆動回路は、
少なくとも画素１行分の２値信号を記憶する第１回路と、
前記第１回路に記憶された画素１行分の２値信号を複数回に分けて出力する第２回路と
を具備することを特徴とする請求項１に記載の電気光学装置の駆動回路。
【請求項３】
前記第1回路は１フィールド走査分の２値信号を記憶するメモリにより構成することを特徴とする請求項２に記載の電気光学装置の駆動回路。
【請求項４】
基板上に複数の走査線及び複数のデータ線を交差配置し、前記走査線と前記信号線の交差に対応して設けられた複数の画素により階調データに応じた階調表示を行う電気光学装置の駆動回路であって、
前記基板上に搭載される半導体集積回路内に形成された第１データ線側駆動回路と、
前記基板上に形成された第２データ線側駆動回路とを具備し、
前記第１データ線側駆動回路は、
複数の画素に対応した階調データを記憶するメモリと、
１フィールド内において画素をオン状態にする時間とオフ状態にする時間との比率が前記階調データに応じた比率となるように、１フィールドを分割した複数のサブフィールドの各々において、画素のオン状態またはオフ状態を指示する２値信号を、前記メモリに記憶された階調データから生成するデータ変換回路であって、画素１行分の前記２値信号を複数回に分けて出力するデータ変換回路とを有し、
前記第２データ線側駆動回路は、前記第１データ線側駆動回路から出力された２値信号から画素１行分の２値信号を生成し、当該２値信号に従って、画素をオン状態またはオフ状態にする電圧を前記データ線に供給すること
を特徴とする電気光学装置の駆動回路。
【請求項５】
基板上に複数の走査線及び複数のデータ線を交差配置し、前記走査線と前記データ線の交差に対応して複数の画素を設け、
１フィールド内において画素をオン状態にする時間とオフ状態にする時間の比率が前記階調データに応じた比率となるように、１フィールドを分割した複数のサブフィールドの各々における画素のオン状態またはオフ状態を指示する２値信号に従って、画素をオン状態またはオフ状態にする電圧をデータ線に供給するデータ線側駆動回路を具備し、
前記データ線側駆動回路は、前記基板上に搭載される半導体集積回路内に形成された第１データ線側駆動回路と、前記基板上に形成された第２データ線側駆動回路とを有し、
前記第１データ線側駆動回路は、画素１行分の２値信号を複数回に分けて出力し、
前記第２データ線側駆動回路は、前記第１データ線側駆動回路から出力された２値信号から画素１行分の２値信号を生成し、当該２値信号に従って画素をオン状態またはオフ状態にする電圧を前記データ線に供給すること
を特徴とする電気光学装置。
【請求項６】
前記第１データ線側駆動回路は、
少なくとも画素１行分の２値信号を記憶する第１回路と、
前記第１回路に記憶された画素１行分の２値信号を、１水平走査期間毎に複数回に分けて出力する第２回路と
を具備することを特徴とする請求項５に記載の電気光学装置。
【請求項７】
前記第1回路は１フィールド走査分の２値信号を記憶するメモリにより構成することを特徴とする請求項６に記載の電気光学装置。
【請求項８】
階調データに応じた階調表示を行う電気光学装置であって、
基板上に複数の走査線及び複数のデータ線を交差配置し、前記走査線と前記信号線の交差に対応して設けられた複数の画素と、
前記基板上に搭載される半導体集積回路内に形成された第１データ線側駆動回路と、
前記基板上に形成された第２データ線側駆動回路とを具備し、
前記第１データ線側駆動回路は、
複数の画素に対応した階調データを記憶するメモリと、
１フィールド内において画素をオン状態にする時間とオフ状態にする時間との比率が前記階調データに応じた比率となるように、１フィールドを分割した複数のサブフィールドの各々において、画素のオン状態またはオフ状態を指示する２値信号を、前記メモリに記憶された階調データから生成するデータ変換回路であって、画素１行分の前記２値信号を複数回に分けて出力するデータ変換回路とを有し、
前記第２データ線側駆動回路は、前記第１データ線側駆動回路から出力された２値信号から画素１行分の２値信号を生成し、当該２値信号に従って、画素をオン状態またはオフ状態にする電圧を前記データ線に供給すること
を特徴とする電気光学装置。
【請求項９】
請求項５乃至請求項８のいずれかに記載の電気光学装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、時間軸上における変調により電気光学装置の駆動回路および電気光学装置ならびに電子機器に関する。
【０００２】
【従来の技術】
電気光学装置、例えば、電気光学材料として液晶を用いた液晶表示装置は、陰極線管（ＣＲＴ）に変わるディスプレイデバイスとして、各種情報処理機器の表示部や液晶テレビなどに広く用いられている。
【０００３】
ここで、従来の電気光学装置は、例えば、次のように構成されている。すなわち、従来の電気光学装置は、マトリクス状に配列した画素電極と、この画素電極に接続されたＴＦＴ（Thin Film Transistor：薄膜トランジスタ）のようなスイッチング素子などが設けられた素子基板と、画素電極に対向する対向電極が形成された対向基板と、これら両基板の間に充填された電気光学材料たる液晶とから構成される。そして、このような構成において、走査線を介してスイッチング素子に走査信号を印加すると、当該スイッチング素子が導通状態となる。この導通状態の際に、データ線を介して画素電極に、階調に応じた電圧の画像信号を印加すると、当該画素電極および対向電極の間の液晶層に画像信号の電圧に応じた電荷が蓄積される。電荷蓄積後、当該スイッチング素子をオフ状態としても、当該液晶層における電荷の蓄積は、液晶層自身の容量性や蓄積容量などによって維持される。このように、各スイッチング素子を駆動させ、蓄積させる電荷量を階調に応じて制御すると、画素毎に液晶の配向状態が変化するので、画素毎に濃度が変化することとなる。このため、階調表示することが可能となるのである。
【０００４】
この際、各画素の液晶層に電荷を蓄積させるのは一部の期間で良いため、第１に、走査線側駆動回路によって、各走査線を順次選択するとともに、第２に、走査線の選択期間において、データ線側駆動回路によって、データ線を順次選択し、第３に、選択されたデータ線に、階調に応じた電圧の画像信号をサンプリングする構成により、走査線およびデータ線を複数の画素について共通化した時分割マルチプレックス駆動が可能となる。
【０００５】
【発明が解決しようとする課題】
しかしながら、データ線に印加される画像信号は、階調に対応する電圧、すなわちアナログ信号である。このため、電気光学装置の周辺回路には、Ｄ／Ａ変換回路やオペアンプなどが必要となるので、装置全体のコスト高を招致してしまう。さらに、これらのＤ／Ａ変換回路、オペアンプなどの特性や、各種の配線抵抗などの不均一性に起因して、表示ムラが発生するので、高品質な表示が極めて困難である、という問題があり、特に、高精細な表示を行う場合に顕著となる。
【０００６】
本発明は、上述した事情に鑑みてなされたものであり、その目的とするところは、高品質・高精細な階調表示が可能な電気光学装置、その駆動回路、さらには、この電気光学装置を用いた電子機器を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、第１の発明は、基板上に複数の走査線及び複数のデータ線を交差配置し、前記走査線と前記信号線の交差に対応して設けられた複数の画素により階調データに応じた階調表示を行う電気光学装置の駆動回路であって、１フィールド内において画素をオン状態にする時間とオフ状態にする時間の比率が前記階調データに応じた比率となるように、１フィールドを分割した複数のサブフィールドの各々における画素のオン状態またはオフ状態を指示する２値信号に従って、画素をオン状態またはオフ状態にする電圧をデータ線に供給するデータ線側駆動回路を具備し、前記データ線側駆動回路は、前記基板上に搭載される半導体集積回路内に形成された第１データ線側駆動回路と、前記基板上に形成された第２データ線側駆動回路とを有し、前記第１データ線側駆動回路は、画素１行分の２値信号を複数回に分けて出力し、前記第２データ線側駆動回路は、前記第１データ線側駆動回路から出力された２値信号から画素１行分の２値信号を生成し、当該２値信号に従って画素をオン状態またはオフ状態にする電圧を前記データ線に供給することを特徴とする電気光学装置の駆動回路を提供するものである。
【０００８】
この発明によれば、当該画素の階調に応じて時間軸上の変調がなされる結果、実効値制御による階調表示が行われることとなる。この際、各サブフィールドにおいては、画素をオン状態またはオフ状態とするだけで済むので、素子特性や配線抵抗などの不均一性に起因する表示ムラが抑えられ、この結果、高品質かつ高精細な階調表示が可能となる。
【０００９】
また、この発明によれば、データ線にデータ信号を供給するためのデータ線側駆動回路が、半導体集積回路内に形成された第１データ線側駆動回路と基板上に形成された第２データ線側駆動回路とを有する。一般に、半導体集積回路内に形成された回路は、基板上に形成された回路よりも動作速度が速いから、このような構成にすることにより、速い動作速度を要する処理を半導体集積回路内の第１データ線側駆動回路によって行う一方、それ以外の処理を第２データ線側駆動回路によって行うようにすることができる。この結果、基板上に形成された第２データ線側駆動回路の動作速度が比較的遅い場合であっても、高精細かつ高品質な表示を行うことができるという利点がある。
【００１０】
また、この発明によれば、半導体集積回路内に形成された第１データ線側駆動回路が、画素１行分の２値信号を複数回に分けて出力するようになっているため、第１データ線側駆動回路が、画素１行分の２値信号を出力する場合と比較して、第１データ線側駆動回路の出力端子と、基板上に形成された第２データ線側駆動回路の入力端子との接点数を少なくすることができるという利点がある。
【００１１】
なお、本発明において、前記第１データ線側駆動回路は、少なくとも画素１行分の２値信号を記憶する第１回路と、前記第１回路に記憶された画素１行分の２値信号を複数回に分けて出力する第２回路とを具備するようにしてもよい。特に、前記第1回路は１フィールド走査分の２値信号を記憶するメモリにより構成することが好ましい。このようにすれば、少なくとも画素１行分の２値信号を記憶する記憶回路（メモリ）を半導体集積回路内に形成される微細な絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）によって構成できるので、記憶回路を有することによってトランジスタの素子数が多くなっても第1のデータ線側駆動回路の占める面積が大型になることはなく、この半導体集積回路を基板上に搭載することによって、基板上の駆動回路の領域を小さくすることができる。すなわち、基板上に形成する駆動回路は、多結晶シリコン薄膜をチャネルに用いた薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）によって形成されるが、このＴＦＴはトランジスタとしての移動度がＭＯＳＦＥＴに比較して劣るため、トランジスタサイズを大きくしてそれを補償することになる。ＴＦＴのみで構成された駆動回路においては、素子数が増えると駆動回路の占める基板上の面積が大きくなってしまうが、本発明のように素子数の多い第1のデータ線側駆動回路部分を、ＴＦＴよりサイズが小さく高集積化された半導体集積回路内に構成することにより、駆動回路全体の面積を小さく抑えることができる。
【００１２】
また、上記課題を解決するため、第２の発明は、基板上に複数の走査線及び複数のデータ線を交差配置し、前記走査線と前記信号線の交差に対応して設けられた複数の画素により階調データに応じた階調表示を行う電気光学装置の駆動回路であって、前記基板上に搭載される半導体集積回路内に形成された第１データ線側駆動回路と、前記基板上に形成された第２データ線側駆動回路とを具備し、前記第１データ線側駆動回路は、複数の画素に対応した階調データを記憶するメモリと、１フィールド内において画素をオン状態にする時間とオフ状態にする時間との比率が前記階調データに応じた比率となるように、１フィールドを分割した複数のサブフィールドの各々において、画素のオン状態またはオフ状態を指示する２値信号を、前記メモリに記憶された階調データから生成するデータ変換回路であって、画素１行分の前記２値信号を複数回に分けて出力するデータ変換回路とを有し、前記第２データ線側駆動回路は、前記第１データ線側駆動回路から出力された２値信号から画素１行分の２値信号を生成し、当該２値信号に従って、画素をオン状態またはオフ状態にする電圧を前記データ線に供給することを特徴とする電気光学装置の駆動回路を提供するものである。
【００１３】
かかる構成とした場合にも、上記第１の発明と同様の効果が得られる。さらに、本発明によれば、１フィールド毎にすべての階調データを書き換える必要はなく、例えば、内容に変更があった階調データについてのみ、メモリに記憶された階調データを書き換えるようにすることもできるから、消費電力を低く抑えることができるという効果が得られる。
【００１４】
さらに、第３の発明は、基板上に複数の走査線及び複数のデータ線を交差配置し、前記走査線と前記データ線の交差に対応して複数の画素を設け、１フィールド内において画素をオン状態にする時間とオフ状態にする時間の比率が前記階調データに応じた比率となるように、１フィールドを分割した複数のサブフィールドの各々における画素のオン状態またはオフ状態を指示する２値信号に従って、画素をオン状態またはオフ状態にする電圧をデータ線に供給するデータ線側駆動回路を具備し、前記データ線側駆動回路は、前記基板上に搭載される半導体集積回路内に形成された第１データ線側駆動回路と、前記基板上に形成された第２データ線側駆動回路とを有し、前記第１データ線側駆動回路は、画素１行分の２値信号を複数回に分けて出力し、前記第２データ線側駆動回路は、前記第１データ線側駆動回路から出力された２値信号から画素１行分の２値信号を生成し、当該２値信号に従って画素をオン状態またはオフ状態にする電圧を前記データ線に供給することを特徴とする電気光学装置を提供するものである。
【００１５】
この第３の発明は、上記第１の発明を電気光学装置として具現したものであり、上記第１の発明と同様の効果を奏する。
【００１６】
なお、この第２の発明においても、上記第１の発明と同様に、前記第１データ線側駆動回路は、少なくとも画素１行分の２値信号を記憶する第１回路と、前記第１回路に記憶された画素１行分の２値信号を、１水平走査期間毎に複数回に分けて出力する第２回路とを具備するようにしてもよい。特に、前記第1回路は１フィールド走査分の２値信号を記憶するメモリにより構成することが好ましい。このようにすれば、第1の発明と同様に、画素１行分の２値信号を記憶する記憶回路（メモリ）を半導体集積回路内に形成される微細な絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）によって構成できるので、記憶回路を有することによってトランジスタの素子数が多くなっても第1のデータ線側駆動回路の占める面積が大型になることはなく、この半導体集積回路を基板上に搭載することによって、基板上の駆動回路の領域を小さくすることができる。
【００１７】
また、第４の発明は、階調データに応じた階調表示を行う電気光学装置であって、基板上に複数の走査線及び複数のデータ線を交差配置し、前記走査線と前記信号線の交差に対応して設けられた複数の画素と、前記基板上に搭載される半導体集積回路内に形成された第１データ線側駆動回路と、前記基板上に形成された第２データ線側駆動回路とを具備し、前記第１データ線側駆動回路は、複数の画素に対応した階調データを記憶するメモリと、１フィールド内において画素をオン状態にする時間とオフ状態にする時間との比率が前記階調データに応じた比率となるように、１フィールドを分割した複数のサブフィールドの各々において、画素のオン状態またはオフ状態を指示する２値信号を、前記メモリに記憶された階調データから生成するデータ変換回路であって、画素１行分の前記２値信号を複数回に分けて出力するデータ変換回路とを有し、前記第２データ線側駆動回路は、前記第１データ線側駆動回路から出力された２値信号から画素１行分の２値信号を生成し、当該２値信号に従って、画素をオン状態またはオフ状態にする電圧を前記データ線に供給することを特徴とする電気光学装置を提供することにある。
【００１８】
この第４の発明は、上記第２の発明を電気光学装置として具現したものであり、上記第２の発明と同様の効果を奏する。
【００１９】
また、これらの発明は、上記電気光学装置を表示装置として備えた電子機器としても実施することも可能である。
【００２０】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態について説明する。かかる実施の形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の範囲内で任意に変更可能である。
【００２１】
Ａ：本発明に係る電気光学装置の駆動方法の原理
まず、本実施形態に係る装置の理解を容易にするため、本実施形態における電気光学装置の駆動方法について説明する。
【００２２】
一般に、電気光学装置として液晶を用いた液晶装置において、液晶に印加される実効電圧値と画素の相対透過率（または反射率）との関係は、電圧無印加状態において黒表示を行うノーマリーブラックモードを例にとれば、図８（ａ）に示すような関係にある。なお、相対透過率とは、透過光量の最低値および最高値を、それぞれ０％および１００％として正規化したものである。図８（ａ）に示すように、液晶画素の透過率は、液晶層に対する印加電圧（実効電圧）が閾値ＶＴＨ１より小さい場合には０％であるが、印加電圧が閾値ＶＴＨ１以上であり、かつ、飽和電圧ＶＴＨ２以下である場合には、印加電圧に対して非線形に増加する。そして、印加電圧が飽和電圧ＶＴＨ２以上である場合、液晶画素の透過率は印加電圧によらず一定値を維持する。
【００２３】
ここで、本実施形態に係る電気光学装置が８階調表示を行うものとし、３ビットで示される階調データが、それぞれ同図に示される透過率を指示するものとする。この際、各透過率に応じて液晶層に印加すべき電圧を、それぞれＶ０〜Ｖ７とすると、従来の技術の下では、これらの電圧Ｖ０〜Ｖ７自体を、液晶層に印加する構成となっていた。このため、特に、中間階調に対応する電圧Ｖ１〜Ｖ６については、Ｄ／Ａ変換回路やオペアンプなどのアナログ回路の特性や、各種の配線抵抗などのばらつきによる影響を受けやすく、さらに、画素同士でみて不均一となりやすいので、高品質かつ高精細な階調表示が困難であった。
【００２４】
そこで、本実施形態に係る電気光学装置では、次のような方法により画素の駆動を行う。なお、本明細書において、１フィールドとは、水平走査信号および垂直走査信号に同期して水平走査および垂直走査することにより、１枚のラスタ画像を形成するのに要する時間である。従って、ノンインターレース方式などにおける１フレームも、本発明にいう１フィールドに相当する。
【００２５】
まず、本実施形態においては、液晶層に瞬間的に印加される電圧を、例えばＬレベルに相当する電圧ＶＬと、Ｈレベルに相当する電圧ＶＨのいずれかとする。ここで、電圧ＶＬは、１フィールド（１ｆ）の全期間にわたって液晶層に印加された場合であっても、当該１フィールドにおいて液晶層に与えられる実効電圧値が図８（ａ）に示すＶ１よりも小さくなるように選定されている。また、電圧ＶＨは、１フィールド（１ｆ）の全期間にわたって液晶層に印加された場合に、当該１フィールドにおいて液晶層に与えられる実効電圧値が図８（ｂ）に示すＶ７と同じかそれよりも大きくなるように選定されている。なお、１フィールドにおいて液晶層に与えられる実効電圧値がＶ７を越える場合であっても、飽和性であるがゆえに透過率は１００％を維持する。
【００２６】
さらに、本実施形態においては、１フィールドの期間のうち、液晶層に電圧ＶＬを印加する期間と、電圧ＶＨを印加する期間との比率を制御して、液晶層に印加される実効電圧値がＶ１、Ｖ２、…、Ｖ６となるように構成し、これにより当該電圧に対応した階調表示を実現するようになっている。
【００２７】
そこで、本実施形態に係る電気光学装置では、液晶層に電圧ＶＬを印加する期間と、電圧ＶＨを印加する期間とを区切るために、図８（ｂ）に示されるように、１フィールド（１ｆ）を７つの期間に分割する。本明細書においては、この分割された期間の各々を便宜的にサブフィールドＳｆ１、Ｓｆ２、…、Ｓｆ７と呼ぶ。すなわち、本実施形態に係る電気光学装置においては、各サブフィールドＳｆ１〜Ｓｆ７毎に、階調データに応じて、画素の液晶層に対して電圧ＶＬまたはＶＨを印加する構成となっているのである。
【００２８】
例えば、ある画素に対して階調データ（００１）が与えられた場合、すなわち、当該画素の透過率を１４．３％とする階調表示を行う場合、１フィールド（１ｆ）のうち、サブフィールドＳｆ１においては当該画素の液晶層に対して電圧ＶＨを印加する一方、他のサブフィールドＳｆ２〜Ｓｆ７においては当該液晶層に対して電圧ＶＬを印加する。ここで、実効電圧値は、電圧瞬時値の２乗を１周期（１フィールド）にわたって平均化した平方根で求められるから、サブフィールドＳｆ１を、１フィールド（１ｆ）に対して（Ｖ１2−ＶＬ2）／（ＶＨ2−ＶＬ2）となる期間に設定すれば、上記の電圧印加によって１フィールド（１ｆ）に液晶層に印加される実効電圧値はＶ１となる。
【００２９】
また、例えば、ある画素に対して階調データ（０１０）が与えられた場合、すなわち、当該画素の透過率を２８．６％とする階調表示を行う場合、１フィールド（１ｆ）のうち、サブフィールドＳｆ１〜Ｓｆ２においては当該画素の液晶層に対して電圧ＶＨを印加する一方、他のサブフィールドＳｆ３〜Ｓｆ７においては当該液晶層に対して電圧ＶＬを印加する。ここで、サブフィールドＳｆ１〜Ｓｆ２を、１フィールド（１ｆ）に対して（Ｖ２2−ＶＬ2）／（ＶＨ2−ＶＬ2）となる期間に設定すれば、上記電圧印加によって１フィールド（１ｆ）に当該液晶層に印加される実効電圧値はＶ２となる。上述したように、サブフィールドＳｆ１は、１フィールド（１ｆ）に対して（Ｖ１2−ＶＬ2）／（ＶＨ2−ＶＬ2）となる期間に設定されているから、サブフィールドＳｆ２については、１フィールドに対して（Ｖ２2−Ｖ１2）／（ＶＨ2−ＶＬ2）となる期間に設定すればよい。
【００３０】
同様に、例えば、ある画素に対して階調データ（０１１）が与えられた場合、すなわち、当該画素の透過率を４２．９％とする階調表示を行う場合、１フィールド（１ｆ）のうち、サブフィールドＳｆ１〜Ｓｆ３では当該画素の液晶層に対して電圧ＶＨを印加する一方、他のサブフィールドＳｆ４〜Ｓｆ７では液晶層に対して電圧ＶＬを印加する。このため、サブフィールドＳｆ１〜Ｓｆ３を、１フィールド（１ｆ）に対して（Ｖ３2−ＶＬ2）／（ＶＨ2−ＶＬ2）となる期間に設定すれば、上記電圧印加によって当該液晶層に印加される実効電圧値はＶ３となる。ここで、サブフィールドＳｆ１〜Ｓｆ２は、上述したように（Ｖ２2−ＶＬ2）／（ＶＨ2−ＶＬ2）となる期間に設定されているので、サブフィールドＳｆ３については、１フィールド（１ｆ）に対して（Ｖ３2−Ｖ２2）／（ＶＨ2−ＶＬ2）となる期間に設定すればよいことが判る。
【００３１】
以下、同様にして、他のサブフィールドＳｆ４〜Ｓｆ６の期間がそれぞれ決定される。また、サブフィールドＳｆ７については、最終的に、１フィールドからサブフィールドＳｆ１〜Ｓｆ６を除いた期間に設定される。
【００３２】
このように、サブフィールドＳｆ１〜Ｓｆ７の各期間を設定して、階調データに応じた電圧印加を行う構成とすると、当該液晶層に印加される電圧はＶＬまたはＶＨの２値であるにもかかわらず、各透過率に対応する階調表示が可能となるのである。なお、以下では、説明の便宜上、論理振幅については、電圧ＶＨをＨレベルとし、電圧ＶＬをＬレベルとして考えることとする。
【００３３】
なお、以下の説明においては、上記のように、３ビットの階調データに応じた８階調による表示が可能な電気光学装置を例に説明を進めるが、本発明をこれに限る趣旨でないことはいうまでもない。
【００３４】
Ｂ：第１実施形態
Ｂ−１：第１実施形態の構成
図１は、本発明の第１実施形態に係る電気光学装置の電気的な構成を示すブロック図である。この電気光学装置は、電気光学材料として液晶を用いた液晶装置であり、素子基板と対向基板とが互いに一定の間隙を保って貼付され、この間隙に電気光学材料たる液晶が挟まれた構成となっている。また、この電気光学装置では、素子基板および対向基板として、ガラス、石英またはプラスティック等によって構成される絶縁性の板状部材の基板を用いている。
【００３５】
図１に示すように、素子基板１０１上の表示領域１０１ａには、複数本の走査線１１２がＸ（行）方向に延在して形成され、複数本のデータ線１１４がＹ（列）方向に延在して形成されている。そして、画素１１０は、走査線１１２とデータ線１１４との各交差に対応して設けられて、マトリクス状に配列している。本実施形態では、説明の便宜上、走査線１１２の総本数をｍ本とし、データ線１１４の総本数をｎ本として（ｍ、ｎはそれぞれ２以上の整数）、ｍ行×ｎ列のマトリクス型表示装置として説明するが、本発明をこれに限定する趣旨ではない。
【００３６】
画素１１０の具体的な構成としては、例えば、図２（ａ）に示すものが挙げられる。この構成では、薄膜トランジスタ（ＴＦＴ）１１６のゲートが走査線１１２に、ソースがデータ線１１４に、ドレインが画素電極１１８に、それぞれ接続されるとともに、画素電極１１８と対向電極１０８との間に電気光学材料たる液晶１０５が挟まれて液晶層が形成されている。ここで、画素電極１１８と接地電位ＧＮＤとの間には蓄積容量１１９が形成されている。この蓄積容量１１９は、トランジスタ１１６を介して画素電極１１８に電圧が印加された後、この印加電圧を必要な時間だけほぼ一定に維持するために設けられた容量である。したがって、蓄積容量１１９の画素電極１１８に対向する電位は接地電位ではなく、画素電極との間で必要な電荷を蓄積できる他の電位であっても構わない。対向電極１０８は、画素電極１１８と対向するように対向基板に一面に形成される、各画素に共通な透明電極である。
【００３７】
図２（ａ）に示される構成では、トランジスタ１１６として一方のチャネル型のみ（例えばＮチャネル型ＴＦＴ）が用いられている。従って、データ線１１４からトランジスタ１１６を介して画素電極１１８への充電が行われる際、画素電極１１８に対する印加電圧が、走査線１１２上の電圧よりもトランジスタ１１６の閾値電圧だけ低い電圧に達すると、トランジスタ１１６がオフ状態となり、画素電極１１８に対する充電が止まってしまう。このため、走査線１１２に対する印加電圧がデータ線１１４に対する印加電圧よりもトランジスタ１１７の閾値電圧分だけ高くない場合には、画素電極１１８に対する印加電圧をデータ線１１４上の電圧に一致させることができず、両電圧間にオフセット電圧が生じることとなる。
【００３８】
これに対し、図２（ｂ）に示すように、Ｐチャネル型トランジスタとＮチャネル型トランジスタとを相補的に組み合わせたトランスミッションゲート構成とすれば、このようなオフセット電圧を生じさせることなく、データ線１１４上の電圧を極めて少ない誤差で画素電極１１８に印加することができる。ただし、この相補型構成では、走査信号として互いに反転レベルの信号を供給する必要が生じるため、１行の画素１１０に対して走査線１１２ａ、１１２ｂの２本が必要となる。
【００３９】
再び図１において、タイミング信号生成回路２００は、図示せぬ上位装置から供給される垂直走査信号Ｖｓ、水平走査信号Ｈｓおよびドットクロック信号ＤＣＬＫに従って、各種のタイミング信号やクロック信号などを生成するための装置である。このタイミング信号生成回路２００によって生成される信号のうち主要なものを列挙すると次の通りである（各信号の具体的な波形については図９参照）。
ａ．対向電極電圧ＬＣＣＯＭ
この対向電極電圧ＬＣＣＯＭは、対向基板に形成された対向電極１０８（図２参照）に印加される信号である。本実施形態における対向電極電圧ＬＣＣＯＭは、常に一定の電圧レベルを維持する。
ｂ．交流化駆動信号ＦＲ１およびＦＲ２
この交流化駆動信号ＦＲ１およびＦＲ２は、１フィールド毎にレベル反転を繰り返す信号である。さらに、本実施形態においては、交流化駆動信号ＦＲ１とＦＲ２とは、電圧レベルが逆となっている。具体的には、交流化駆動信号ＦＲ１がＨレベルとなるフィールドにおいては交流化駆動信号ＦＲ２はＬレベルとなり、交流化駆動信号ＦＲ１がＬレベルとなるフィールドにおいては交流化駆動信号ＦＲ２はＨレベルとなる、といった具合である
ｂ．スタートパルスＤＹ
このスタートパルスＤＹは、１フィールドを複数のサブフィールドに分割した各サブフィールドの最初に出力されるパルス信号である。
ｄ．クロック信号ＣＬＹ
このクロック信号ＣＬＹは、走査側（Ｙ側）の水平走査期間を規定する信号である。
ｅ．ラッチパルスＬＰ
このラッチパルスＬＰは、水平走査期間の最初に出力されるパルス信号であって、クロック信号ＣＬＹのレベル遷移（すなわち、立ち上がりおよび立ち下り）時に出力されるものである。
ｆ．クロック信号ＣＬＸ
このクロック信号ＣＬＸは、いわゆるドットクロックを規定する信号である。
【００４０】
以上がタイミング信号生成回路２００によって生成される主要な信号の概要である。
【００４１】
次に、データ変換回路３００について説明する。本実施形態では、１フィールドを７個のサブフィールドＳｆ１〜Ｓｆ７に分割し、これらの各サブフィールド単位で、３ビットの階調データＤ０，Ｄ１，Ｄ２に対応した画素のオンオフ駆動を行い、８階調の画像表示を行う。データ変換回路３００は、各サブフィールドにおいて、画素毎に与えられる階調データに基づいて当該画素のオンオフ駆動を指示する２値信号Ｄｓを生成するものである。
【００４２】
図３は、データ変換回路３００の機能を示す真理値表である。図３においては、Ｈレベルの２値信号Ｄｓは画素１１０をオン状態とする作用を呈し、Ｌレベルの２値信号Ｄｓは画素１１０をオフ状態とする作用を呈する。具体的には、例えば、ある画素１１０の階調データとして（０１０）（以下、Ｄ０，Ｄ１，Ｄ２の３ビットの２値信号を（  ）内に列記して示す。）が与えられたとすると、データ変換回路３００は、図３に示す真理値表に従い、サブフィールドＳｆ１およびＳｆ２においてはＨレベルの２値信号Ｄｓを出力する一方、サブフィールドＳｆ３〜Ｓｆ７においてはＬレベルの２値信号Ｄｓを出力する。後述するように、この結果、サブフィールドＳｆ１およびＳｆ２においては当該画素１１０の液晶層に対して電圧ＶＨが印加されて当該画素１１０はオン状態となる一方、サブフィールドＳｆ３〜Ｓｆ７においては当該画素１１０の液晶層に対して電圧ＶＬが印加されて当該画素１１０はオフ状態となるのである。
【００４３】
データ変換回路３００において生成された２値信号Ｄｓは、走査線側駆動回路１３０、データ線側駆動用半導体集積回路（以下、データ線側駆動用ＩＣという。）１５０およびデータ線側出力回路１４０の動作に同期して出力される必要があるため、図１に示すように、データ変換回路３００に対し、スタートパルスＤＹと、水平走査に同期するクロック信号ＣＬＹと、水平走査期間の最初を規定するラッチパルスＬＰと、ドットクロック信号に相当するクロック信号ＣＬＸとが供給されている。
【００４４】
再び図１において、走査線側駆動回路１３０は、いわゆるＹシフトレジスタと呼ばれるものであり、各サブフィールドの最初に供給されるスタートパルスＤＹをクロック信号ＣＬＹに従って転送し、走査線１１２の各々に走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇｍとして順次出力するものである。この走査線側駆動回路１３０内のスイッチング素子としては、例えば、画素１１０内のトランジスタ１１６と共通の工程により素子基板１０１上に形成されるＴＦＴが用いられる。
【００４５】
さて、本実施形態に係る電気光学装置においては、データ線側駆動用ＩＣ１５０内の各回路、およびデータ線側出力回路１４０を用いて、データ変換回路３００からの２値信号Ｄｓに応じたデータ信号ｄｊ（ｊは、１≦ｊ≦ｎを満たす整数）を各データ線１１４に供給する構成となっている。
【００４６】
データ線側駆動用ＩＣ１５０は半導体基板に後述する各種回路を形成してなるものである。一方、データ線側出力回路１４０は、素子基板１０１上に各種回路を形成したものである。データ線側出力回路１４０を構成する各回路内のスイッチング素子としては、例えば、画素１１０内のトランジスタ１１６の形成と共通の工程により素子基板１０１上に形成されるＴＦＴが用いられる。
【００４７】
すなわち、データ線側駆動回路は、これらデータ線側駆動用ＩＣ１５０とデータ線側出力回路１４０によって構成されるものであり、本発明においては、半導体基板に形成されるＭＯＳＦＥＴによって回路が構成された部分であるデータ線側駆動用ＩＣ１５０が第１のデータ線側駆動回路、電気光学装置を構成する少なくとも１枚の基板上に形成された薄膜トランジスタ（ＴＦＴ）によって構成された部分であるデータ線側出力回路１４０が第２のデータ線側駆動回路となる。
【００４８】
図４は、表示領域１０１ａの周辺回路、具体的には、走査線側駆動回路１３０、データ線側駆動用ＩＣ１５０およびデータ線側出力回路１４０の構成を示すブロック図である。ここで、データ線側駆動用ＩＣ１５０は、複数の出力端子を備えている。一方、データ線側出力回路１４０は、データ線側駆動用ＩＣ１５０の出力端子と同数の入力端子を備えている。そして、データ線側駆動用ＩＣ１５０をベアチップの状態で素子基板１０１上に異方性導電膜（ＡＣＦ）にを介在して接着して実装する際に、当該データ線側駆動用ＩＣ１５０の各出力端子と、各出力端子に対応したデータ線側出力回路１４０の入力端子とが、異方性導電膜（ＡＣＦ）を介在して電気的に接続されるようになっている。なお、図４においては、データ線側駆動用ＩＣ１５０の各出力端とデータ線側出力回路１４０の入力端子（より詳細には、後述する基板上第１ラッチ回路１４１０の各入力端子）との接続点が〇で示されている。
【００４９】
図４に示すように、データ線側駆動用ＩＣ１５０は、Ｘシフトレジスタ１５１０、第１ラッチ回路１５２０、第２ラッチ回路１５３０、選択回路１５４０、データ転送制御回路１５５０およびレベルシフタ１５６０を含んで構成されている。
【００５０】
データ転送制御回路１５５０は、データ線側駆動用ＩＣ１５０内の動作と、素子基板１０１上に形成されたデータ線側出力回路１４０の動作とを同期させるための制御を行う。具体的には、タイミング信号生成回路２００から出力されたクロック信号ＣＬＸおよびラッチパルスＬＰに基づいて以下の各信号を生成して出力する。
ａ．選択信号ＳＥＬ
選択信号ＳＥＬは、選択回路１５４０に供給される信号である。この選択信号ＳＥＬは、１水平走査期間（１Ｈ）のうちの前半部分においてＬレベルとなり、後半部分においてＨレベルとなる。
ｂ．ラッチパルスＬＴ１およびＬＴ２
ラッチパルスＬＴ１およびＬＴ２は、データ線側出力回路１４０内の基板上第１ラッチ回路１４１０（後述する）に供給される信号である。このラッチパルスＬＴ１およびＬＴ２は、基板上第１ラッチ回路１４１０によるラッチ動作のタイミングを規定するための信号である。具体的には、ラッチパルスＬＴ１は、水平走査期間の前半部分のうち、最後の所定期間において供給されるパルス信号である。一方、ラッチパルスＬＴ２は、水平走査期間の後半部分のうち、最後の所定期間において供給されるパルス信号である（図９参照）。
【００５１】
また、データ転送制御回路１５５０は、タイミング信号生成回路２００から出力されるラッチパルスＬＰを受け取り、このラッチパルスＬＰと同様の信号をラッチパルスＬＰ２としてデータ線側出力回路１４０内の基板上第２ラッチ回路１４２０に対して出力する。
【００５２】
データ線側駆動用ＩＣ１５０内のＸシフトレジスタ１５１０、第１ラッチ回路１５２０および第２ラッチ回路１５３０は、ある水平走査期間において画素１行分の２値信号Ｄｓ（各画素に対応するＨレベルまたはＬレベルの信号）を順次ラッチした後、ラッチした２値信号Ｄｓを、次の水平走査期間において一斉に選択回路１５４０に供給するものである。なお、画素１行分の２値信号Ｄｓとは、１本の走査線１１２に接続されたｎ個の画素に対して与えられる２値信号Ｄｓをいう。
【００５３】
図５は、Ｘシフトレジスタ１５１０、第１ラッチ回路１５２０および第２ラッチ回路１５３０の具体的な構成を示すブロック図である。
【００５４】
図５において、Ｘシフトレジスタ１５１０は、水平走査期間の最初に供給されるラッチパルスＬＰをクロック信号ＣＬＸに従って転送し、ラッチ信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎとして順次出力するものである。第１ラッチ回路１５２０は、データ変換回路３００から供給される２値信号Ｄｓを、ラッチ信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎの立ち下がりにおいて順次ラッチする。第２ラッチ回路１５３０は、ある水平走査期間において第１ラッチ回路１５２０によって点順次的にラッチされた２値信号Ｄｓの各々を、次の水平走査期間の最初に供給されるラッチパルスＬＰの立ち下がりにおいて一斉にラッチするとともに、選択回路１５４０の入力端の各々にＤａ１、Ｄａ２、Ｄａ３、…、Ｄａｎとして出力する。これらの第１ラッチ回路１５２０及び第２ラッチ回路１５３０は、２値信号Ｄｓを一時的に保持し記憶するものであり、ラインメモリ回路に相当するものである。したがって、選択回路１５４０には、画素１行分（ｎ個）の２値信号Ｄｓが、１水平走査期間の最初に一斉に供給される。なお、図５では、２値信号Ｄｓは一系列で伝送されるようになっているが、２値信号Ｄｓを複数系列並列に伝送し、Ｘシフトレジスタ１５１０からのラッチ信号によって、複数系列の２値信号Ｄｓを複数の第１のラッチ回路１５２０に同時にラッチさせて、Ｘシフトレジスタ１５１０の段数を少なく構成してもよい。
【００５５】
再び図４において、選択回路１５４０は、第２ラッチ回路１５３０から出力される画素１行分の２値信号Ｄｓを複数のブロックに分割し、各ブロック単位で順次出力するものである。本実施形態においては、選択回路１５４０は、画素１行分の２値信号Ｄｓを２つのブロックに分割するものとする。具体的には、データ転送制御回路１５５０から供給される選択信号ＳＥＬがＬレベルである期間（水平走査期間の前半の期間）においては、第２ラッチ回路１５３０から一斉に出力される画素１行分の２値信号Ｄｓ（Ｄａ１、Ｄａ２、Ｄａ３、…、Ｄａｎ）のうち、左から数えて奇数番目に位置する画素（以下、「奇数番目の画素」という）の２値信号Ｄａ１、Ｄａ３、Ｄａ５、…、Ｄａｎ−１を選択して出力する。これに対し、選択信号ＳＥＬがＨレベルとなる期間（水平走査期間の後半の期間）においては、画素１行分の２値信号Ｄａ１、Ｄａ２、Ｄａ３、…、Ｄａｎのうち、左から数えて偶数番目に位置する画素（以下、「偶数番目の画素」という）の２値信号Ｄａ２、Ｄａ４、Ｄａ６、…、Ｄａｎを選択して出力する。つまり、選択回路１５４０は、画素１行分の２値信号を、奇数番目の画素の２値信号からなる奇数ブロックと、偶数番目の画素の２値信号からなる偶数ブロックとに分割し、各ブロックごとに２回に分けて１水平走査期間内に順次出力するのである。
【００５６】
レベルシフタ１５６０は、選択回路１５４０からの出力信号のレベルをシフトして出力する。こうするのは、データ線側駆動用ＩＣ１５０は、５Ｖ以下程度の電圧で駆動されるのに対し、主としてＴＦＴから構成されるデータ線側出力回路１４０を駆動するためには、８〜１６Ｖ程度の電圧が必要となるからである。このことからも明らかなように、このレベルシフタ１５６０は、データ線側駆動用ＩＣ１５０内ではなく、素子基板１０１上の基板上第１ラッチ回路１４１０の前段に設け、素子基板１０１上に形成したＴＦＴから構成するようにしてもよい。ただし、レベルシフタはそれを構成するトランジスタのスイッチング特性が悪いと貫通電流が大きいので、レベルシフタ１５６０をドライバＩＣ１５０内に配置し、ＴＦＴよりもスイッチング特性の良好で貫通電流の少ないＭＯＳＦＥＴによって構成するようにした方が好ましい。
【００５７】
レベルシフタ１５６０から各ブロック単位で出力される２値信号Ｄｓは、データ線側駆動用ＩＣ１５０の出力端子から各接続点（図４においては〇で示されている）を介して、素子基板１０１上に形成されたデータ線側出力回路１４０の各入力端子にパラレルに出力される。上述したように、各ブロックにはｎ／２個の２値信号Ｄｓが含まれているから、データ線側駆動用ＩＣ１５０の出力端子数およびデータ線側出力回路１４０の入力端子数は、少なくともｎ／２個あればよい。２値信号の分割転送数を２以上に設定し、分割転送数に応じて選択回路１５４０が選択する数を２以上にすれば、出力端子数をその分割数に応じて大幅に減らすことができる。このように、端子数を減らすことができるので、素子基板上にて行われるデータ線側駆動用ＩＣ１５０の出力電極端子と基板上に形成されたデータ線側出力回路１４０の入力端子との異方性導電膜を介した導電接続部分が少なくなり、データ線側駆動用ＩＣ１５０の小型化、高密度実装などによる実装面積の低減や、接続部分が少なくなることによる信頼性の向上などの効果が得られる。
【００５８】
次に、図６を参照して、データ線側出力回路１４０の詳細な構成について説明する。先に述べたように、データ線側出力回路１４０の各回路は、素子基板上に形成された相補型ＴＦＴによって構成されるものである。図６に示すように、素子基板１０１上に形成されたデータ線側出力回路１４０は、基板上第１ラッチ回路１４１０、基板上第２ラッチ回路１４２０および表示データ変換回路１４３０により構成される。
【００５９】
基板上第１ラッチ回路１４１０は、データ線１１４の本数に対応したｎ個のラッチを備えている。データ線側駆動用ＩＣ１５０から各ブロック単位で出力されたｎ／２個の２値信号の各々は、これらの複数のラッチのうち、奇数段目に位置するラッチと、当該ラッチに一方の側において隣接するラッチとに同時に供給される。例えば、奇数ブロックの２値信号Ｄａ１、Ｄａ３、Ｄａ５、…が供給された場合、これらの２値信号のうち、２値信号Ｄａ１は、左から１段目のラッチと、左から２段目のラッチとに同時に供給される。同様に、２値信号Ｄａ３は、左から３段目および４段目のラッチに同時に供給される。偶数ブロックの２値信号Ｄａ２、Ｄａ４、Ｄａ６、…が供給された場合も同様である。すなわち、２値信号Ｄａ２は左から１段目および２段目のラッチに同時に供給され、２値信号Ｄａ４は左から３段目および４段目のラッチに同時に供給される、といった具合である。
【００６０】
一方、基板上第１ラッチ回路１４１０内のラッチのうち、奇数段目のラッチにはラッチパルスＬＴ１が、偶数段目のラッチにはラッチパルスＬＴ２が、それぞれデータ転送制御回路１５５０から供給される。各ラッチは、供給されたラッチパルスＬＴ１またはＬＴ２の立ち上がりタイミングにおいてデータ線側駆動用ＩＣ１５０から供給された各ブロック毎の２値信号をラッチする。ここで、ラッチパルスＬＴ１は、データ線側駆動用ＩＣ１５０から奇数ブロックの２値信号が供給されている間（すなわち、選択信号ＳＥＬがＬレベルとなる間）に出力される一方、ラッチパルスＬＴ２は、データ線側駆動用ＩＣ１５０から偶数ブロックの２値信号が供給されている間（すなわち、選択信号ＳＥＬがＨレベルとなる間）に出力されるようになっている。この結果、基板上第１ラッチ回路１４１０は、画素１行分の２値信号を、各ブロック毎に２回に分けて出力することとなる。なお、基板上第１ラッチ回路１４１０においては、２値信号Ｄｓの分割転送数が２より大きくなった場合には、ラッチ信号を増やして対応できる。例えば、２値信号Ｄｓを３分割で転送した場合には、データ線側駆動用ＩＣ１５０の１番目の出力端子に対して基板上第1ラッチ回路１４１０の１〜３番目のラッチが対応し、位相がずれた３つのラッチ信号によってそのＩＣ１５０からの出力を時分割でラッチすればよい。
【００６１】
基板上第２ラッチ回路１４２０は、ある水平走査期間において基板上第１ラッチ回路１４１０によって各ブロック単位でラッチされた２値信号の各々を、次の水平走査期間の最初にデータ転送制御回路１５５０から出力されるラッチパルスＬＰ２の立ち下がりにおいて一斉にラッチし、第２データＤｂ１、Ｄｂ２、Ｄｂ３、…Ｄｂｎとして表示データ変換回路１４３０に出力する。なお、本実施形態においては、ＤａｊとＤｂｊとは互いに一対一に対応する同一の信号である。
【００６２】
表示データ変換回路１４３０は、基板上第２ラッチ回路１４２０から供給される第２データ等に応じて、４種類の電圧（＋Ｖｏｎ、−Ｖｏｎ、＋Ｖｏｆｆ、−Ｖｏｆｆ）のうちのいずれかの電圧のデータ信号を各データ線１１４に出力するための回路である。ここで、上記４種類の電圧の関係は以下のようになっている。
ａ．電圧＋Ｖｏｎは、対向電極電圧ＬＣＣＯＭの電圧レベルよりも上述した電圧ＶＨだけ高い電圧である。
ｂ．電圧−Ｖｏｎは、対向電極電圧ＬＣＣＯＭの電圧レベルよりも電圧ＶＨだけ低い電圧である。
ｂ．電圧＋Ｖｏｆｆは、対向電極電圧ＬＣＣＯＭのレベルよりも上述した電圧ＶＬだけ高い電圧である。
ｄ．電圧−Ｖｏｆｆは、対向電極電圧ＬＣＣＯＭのレベルよりも電圧ＶＬだけ低い電圧である。
【００６３】
表示データ変換回路１４３０は、データ線１１４の総本数に相当するｎ個のマルチプレクサを備えている。各マルチプレクサには、基板上第２ラッチ回路１４２０から出力される第２データＤｂ１、Ｄｂ２、Ｄｂ３、…、Ｄｂｎがそれぞれ供給される。さらに、各マルチプレクサのうち、奇数段目のマルチプレクサには交流化駆動信号ＦＲ１が、偶数段目のマルチプレクサには交流化駆動信号ＦＲ２が、それぞれタイミング信号生成回路２００から供給される。
【００６４】
各マルチプレクサは、図７に示す真理値表に従って上記４種類の電圧のうちのいずれかを選択し、選択した電圧のデータ信号ｄｊをデータ線１１４に出力する。具体的には、図７に示すように、交流化駆動信号ＦＲ１またはＦＲ２がＨレベルである場合には、第２データＤｂｊがＨレベルであれば電圧＋Ｖｏｎが、第２データＤｂｊがＬレベルであれば電圧＋Ｖｏｆｆが、それぞれ選択される。一方、交流化駆動信号ＦＲ１またはＦＲ２がＬレベルである場合には、第２データＤｂｊがＨレベルであれば電圧−Ｖｏｎが、第２データＤｂｊがＬレベルであれば電圧−Ｖｏｆｆが、それぞれ選択される。つまり、交流化駆動信号ＦＲ１またはＦＲ２のレベルに応じてデータ信号ｄｊの電圧レベルの極性が決定されるとともに、第２データＤｂｊの電圧レベルに応じてデータ信号ｄｊの電圧の大きさが決定されるのである。
【００６５】
ここで、交流化駆動信号ＦＲ１とＦＲ２とは、相互にレベルが反対となる信号である。この結果、左から数えて奇数番目のデータ線１１４に供給されるデータ信号と左から数えて偶数番目のデータ線１１４に供給されるデータ信号とは、相互に電圧レベルの極性が反対となる。このように、隣り合うデータ線１１４に供給される各データ信号の電圧レベルを反対極性とすることにより、スイッチングノイズによる周辺回路への影響を低減することができるという利点がある。
【００６６】
Ｂ−２：第１実施形態の動作
次に、本実施形態に係る電気光学装置の動作について説明する。図９は、この電気光学装置の動作を示すタイミングチャートである。
【００６７】
まず、スタートパルスＤＹは、１フィールドを分割した７個のサブフィールドＳｆ１〜Ｓｆ７の各開始タイミングにおいてタイミング信号生成回路２００から出力される。
【００６８】
ここで、サブフィールドＳｆ１の開始を規定するスタートパルスＤＹが供給されると、走査線側駆動回路１３０は、このスタートパルスＤＹをクロック信号ＣＬＹに従って転送し、この結果、走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇｍが期間（１Ｖａ）に順次出力される。なお、期間（１Ｖａ）は、各サブフィールドよりもさらに短い期間に設定されている。
【００６９】
さて、走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇｍは、それぞれクロック信号ＣＬＹの半周期に相当するパルス幅を有し、また、上から数えて１本目の走査線１１２に対応する走査信号Ｇ１は、スタートパルスＤＹが供給された後、クロック信号ＣＬＹが最初に立ち上がってから、少なくともクロック信号ＣＬＹの１周期だけ遅延して出力される。従って、サブフィールドの最初にスタートパルスＤＹが供給されてから、走査信号Ｇ１が出力されるまでに、ラッチパルスＬＰの２ショットがデータ線側駆動用ＩＣ１５０に供給されることになる。
【００７０】
そこで、まず、このラッチパルスＬＰの２ショットが供給された場合について検討してみる。まず、ラッチパルスＬＰの１ショット目（Ｇ０１）がデータ線側駆動用ＩＣ１５０内のＸシフトレジスタ１５１０に供給されると、Ｘシフトレジスタ１５１０は、このラッチパルスＬＰをクロック信号ＣＬＸに従って転送し、この結果、ラッチ信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎが水平走査期間（１Ｈ）に順次出力される。なお、ラッチ信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎは、それぞれクロック信号ＣＬＸの半周期に相当するパルス幅を有している。
【００７１】
この際、図５に示した第１ラッチ回路１５２０は、ラッチ信号Ｓ１の立ち下がりにおいて、上から数えて１本目の走査線１１２と、左から数えて１本目のデータ線１１４とに接続された画素１１０への２値信号Ｄｓをラッチし、次に、ラッチ信号Ｓ２の立ち下がりにおいて、上から数えて１本目の走査線１１２と、左から数えて２本目のデータ線１１４とに接続された画素１１０への２値信号Ｄｓをラッチし、以後、同様の動作を、ラッチ信号Ｓｎの立ち下がりにおいて、上から数えて１本目の走査線１１２と、左から数えてｎ本目のデータ線１１４（つまり、最も右側に位置するデータ線１１４）とに接続された画素１１０への２値信号Ｄｓをラッチするまで繰り返す。
【００７２】
これにより、まず、図１において上から数えて１本目の走査線１１２に接続された画素１行分の２値信号Ｄｓが、第１ラッチ回路１５２０によって点順次的にラッチされることとなる。なお、データ変換回路３００は、第１ラッチ回路１５２０によるラッチのタイミングに合わせて、各画素の階調データを２値信号Ｄｓに変換して出力することは言うまでもない。
【００７３】
次に、クロック信号ＣＬＹが立ち下がって、ラッチパルスＬＰの２ショット目（Ｇ０２）が出力されると、このラッチパルスＬＰの立ち下がりにおいて、第２ラッチ回路１５３０は、第１ラッチ回路１５２０によってラッチされた画素１行分の２値信号Ｄｓを、２値信号Ｄａ１、Ｄａ２、Ｄａ３、…、Ｄａｎとして一斉に選択回路１５４０に出力する。なお、この動作に並行して、図１において上から２本目の走査線１１２に接続された画素１行分の２値信号Ｄｓが、第１ラッチ回路１５２０によって点順次的にラッチされる。
【００７４】
一方、選択回路１５４０は、データ転送制御回路１５５０から出力される選択信号ＳＥＬがＬレベルとなる１水平走査期間の前半の期間においては、奇数ブロックの２値信号Ｄａ１、Ｄａ３、Ｄａ５、…を出力する。これに対し、選択信号ＳＥＬがＨレベルとなる１水平走査期間の後半の期間においては、偶数ブロックの２値信号Ｄａ２、Ｄａ４、Ｄａ６、…を出力する。
【００７５】
選択回路１５４０から各ブロック単位で出力された２値信号は、レベルシフタ１５６０によってそのレベルがシフトされた後、データ線側駆動用ＩＣ１５０の各出力端子および素子基板１０１上の各入力端子を介して、基板上第１ラッチ回路１４１０に分割転送される。
【００７６】
基板上第１ラッチ回路１４１０は、データ線側駆動用ＩＣ１５０から供給される２値信号をラッチする。ここで、基板上第１ラッチ回路１４１０内のラッチのうち、奇数段目に位置するラッチに供給されるラッチパルスＬＴ１は、水平走査期間の前半部分のうち最後の期間においてＨレベルとなる信号である。一方、上述したように、水平走査期間の前半部分においては、データ線側駆動用ＩＣ１５０からは奇数ブロックの２値信号が出力されている。従って、奇数段目のラッチは奇数ブロックの２値信号をラッチする。同様に、偶数段目のラッチは偶数ブロックの２値信号をラッチする。結局、基板上第１ラッチ回路１４１０は、１水平走査期間において、画素１行分の２値信号を、各ブロック毎に２回に分けてラッチする。
【００７７】
次に、クロック信号ＣＬＹが立ち下がって、走査信号Ｇ１が出力されると、図１において上から１本目の走査線１１２が選択される結果、当該走査線１１２に接続された画素１１０のトランジスタ１１６が全てオン状態となる。一方、当該クロック信号ＣＬＹの立ち下がりにおいてラッチパルスＬＰが出力される。データ転送制御回路１５５０は、このラッチパルスＬＰが供給されると、基板上第２ラッチ１４２０に対してラッチパルスＬＰ２を出力する。基板上第２ラッチ回路１４２０は、このラッチパルスＬＰ２の立ち下がりにおいて、直前の水平走査期間で基板上第１ラッチ回路１４１０によってラッチされた画素１行分の２値信号Ｄａ１、Ｄａ２、Ｄａ３、…、Ｄａｎを一斉にラッチして、２値信号Ｄｂ１、Ｄｂ２、Ｄｂ３、…、Ｄｂｎとして出力する。ＤａｊとＤｂｊは同じ論理レベルとしてもよいし、論理レベルを反転させてもよい。なお、この２値信号の一斉出力に並行して、データ線側駆動用ＩＣ１５０内の第２ラッチ回路１５３０によって上から数えて２本目の走査線１１２に接続された画素１行分の２値信号が一斉に出力され、選択回路１５４０によって各ブロック単位で出力されるとともに、基板上第１ラッチ回路１４１０によってラッチされる。さらに、これらの動作に並行して、上から数えて３本目の走査線１１２に接続された画素１行分の２値信号Ｄｓが第１ラッチ回路１５２０によって点順次的にラッチされる。
【００７８】
さて、基板上第２ラッチ回路１４２０から画素１行分の２値信号が一斉に供給されると、表示データ変換回路１４３０は、図７に示した真理値表に従い、受け取った２値信号Ｄｂｊと交流化駆動信号ＦＲ１またはＦＲ２とに基づいて、４種類の電圧のうちのいずれかを選択し、データ信号ｄ１、ｄ２、ｄ３、…、ｄｎとして出力する。例えば、交流化駆動信号ＦＲ１がＨレベル（ＦＲ２がＬレベル）となるフィールドにおいて、奇数段目のマルチプレクサに対してＨレベルの２値信号Ｄｂｊが供給されると、当該マルチプレクサは電圧＋Ｖｏｎのデータ信号ｄｊを出力する。また、同じフィールドにおいて、偶数段目のマルチプレクサに対してＨレベルの２値信号Ｄｂｊ＋１が供給されると、当該マルチプレクサは電圧−Ｖｏｎのデータ信号ｄｊ＋１を出力する。
【００７９】
いま、１行目の走査線に接続されたｎ個の画素１１０のトランジスタ１１６はオン状態となっているから、データ信号ｄ１、ｄ２、ｄ３、…、ｄｎは各トランジスタ１１６を介して画素電極１１８に書き込まれることとなる。
【００８０】
そして、以後同様の動作が、ｍ本目の走査線１１２に対応する走査信号Ｇｍが出力されるまで繰り返される。すなわち、ある走査信号Ｇｉが出力される１水平走査期間においては、以下の▲１▼〜▲３▼の動作が並行して実行される。
▲１▼ｉ本目の走査線１１２に接続された１行分の画素１１０に対して、データ線１４を介してデータ信号ｄ１、ｄ２、ｄ３、…、ｄｎが書き込まれる。
▲２▼第２ラッチ回路１５３０によって、ｉ＋１本目の走査線１１２に接続された画素１行分の２値信号が一斉に出力されるとともに、これらの２値信号は、選択回路１５４０によって２回に分けて出力される。さらに、基板上第１ラッチ回路１４１０は、各ブロックに属する２値信号をラッチパルスＬＴ１およびＬＴ２に従ってラッチする。
▲３▼第１ラッチ回路１５２０は、ｉ＋２本目の走査線１１２に接続された画素１行分の２値信号Ｄｓ順次ラッチする。
【００８１】
なお、画素１１０に書き込まれたデータ信号ｄｊは、次のサブフィールドにおける新たなデータ信号の書込みまで保持される。以後同様の動作が、サブフィールドの開始を規定するスタートパルスＤＹが供給される毎に繰り返される。
【００８２】
さらに、フィールドが切り換わり、交流化駆動信号ＦＲ１およびＦＲ２がレベル反転した場合においても、各サブフィールドにおいて同様の動作が繰り返される。
【００８３】
次に、このような動作が行われることによって、画素１１０の液晶層に印加される電圧について検討する。図１０は、階調データと、各階調データに応じて画素１１０の画素電極１１８に印加される電圧を示すタイミングチャートである。なお、図１０においては、各階調データに応じて画素電極１１８に印加される電圧の波形に併せて、対向電極１０８に印加される対向電極電圧ＬＣＣＯＭの電圧レベルが一点鎖線で示されている。
【００８４】
例えば、交流化駆動信号ＦＲ１がＨレベルとなるフィールドにおいて、奇数番目の画素１１０の階調データが（０００）である場合には、図３および図７に示した変換内容に従う結果、当該画素１１０の画素電極１１８には、図１０に示されるように、サブフィールドＳｆ１〜Ｓｆ７にわたって電圧＋Ｖｏｆｆが書き込まれる。この結果、当該画素の液晶層には、対向電極１０８に印加される電圧と画素電極１１８に印加される電圧との差電圧であるＶＬが印加される。すでに説明したように、電圧ＶＬは、全てのサブフィールドにわたって液晶層に印加した場合であっても、１フィールドにおいて液晶層に与えられる実効電圧値が図８（ａ）における電圧ＶＴＨ１よりも小さい値となるように選定されているため、当該画素１１０の透過率は階調データ（０００）に対応して０％となる。一方、交流化駆動信号ＦＲ１がＬレベルとなるフィールドにおいて、ある画素１１０の階調データが（０００）である場合、サブフィールドＳｆ１〜Ｓｆ７にわたって電圧−Ｖｏｆｆが書き込まれる。この場合も同様に、１フィールドにおいて液晶層に与えられる実効電圧値は電圧ＶＴＨ１よりも小さくなるため、当該画素１１０の透過率は階調データ（０００）に対応して０％となる。
【００８５】
また、奇数番目の画素１１０の階調データが（００１）である場合、ＦＲ１がＨレベルとなるフィールドにおいては、サブフィールドＳｆ１で電圧＋Ｖｏｎが、その他のサブフィールドＳｆ２〜Ｓｆ７で電圧＋Ｖｏｆｆが、当該画素１１０の画素電極１１８に印加される。ここで、サブフィールドＳｆ１において、液晶層に印加される電圧は、対向電極１０８に印加される電圧と画素電極１１８に印加される電圧との差電圧であるＶＨとなる。これに対し、サブフィールドＳｆ２〜Ｓｆ７においては、液晶層に印加される電圧はＶＬとなる。ここで、サブフィールドＳｆ１は、１フィールドに対して（Ｖ１2−ＶＬ2）／（ＶＨ2−ＶＬ2）となる期間に設定されているから、上記電圧印加によって液晶層に与えられる実効電圧値はＶ１となる。この結果、当該画素の透過率は、階調データ（００１）に対応して１４．３％となる。
【００８６】
一方、次のフィールドにおいて交流化駆動信号ＦＲ１がＬレベルとなると、直前のサブフィールドにおける印加電圧を、対向電極電圧ＬＣＣＯＭの電圧レベルを基準として極性を反転させた電圧が当該画素１１０の画素電極１１８に対して印加されるから、交流化駆動信号ＦＲ１がＨレベルとなるフィールドと同様、当該画素の液晶層に１フィールドにおいて与えられる実効電圧値はＶ１となり、階調データ（００１）に対応した透過率が得られる。
【００８７】
このように、交流化駆動信号ＦＲ１がＨレベルの場合に各液晶層に印加される電圧は、交流化駆動信号ＦＲ１がＬレベルの場合の印加電圧とは極性を反転したものであって、かつ、その絶対値は等しいものとなる。ここで、交流化駆動信号ＦＲ１は周期的にレベル変化を繰り返す信号であるから、液晶層に印加される電圧の極性も周期的に反転することとなる。すなわち、液晶層に直流成分が印加される事態が回避されるから、液晶の劣化を防止できるという利点がある。
【００８８】
他の階調データが与えられた場合も同様である。すなわち、図３および図７に示した変換内容に従い、階調データに応じて画素１１０をオン状態にするサブフィールドと画素をオフ状態にするサブフィールドとが決定される。そして、画素１１０をオン状態にするサブフィールドにおいては、電圧＋Ｖｏｎまたは−Ｖｏｎが交流化駆動信号ＦＲ１のレベルに応じて当該画素１１０の画素電極１１８に印加される一方、画素１１０をオフ状態にするサブフィールドにおいては、電圧＋Ｖｏｆｆまたは−Ｖｏｆｆが交流化駆動信号ＦＲ１のレベルに応じて当該画素１１０の画素電極１１８に印加されるのである。この結果、階調データに応じた実効電圧値が当該画素の液晶層に対して与えられるから、当該階調データに応じた透過率が得られる。
【００８９】
なお、上記では左から数えて奇数番目の画素１１０の画素電極１１８に印加される電圧について説明したが、左から数えて偶数番目の画素１１０の画素電極１１８に印加される電圧も、図１０に示したものと同様となる。ただし、交流化駆動信号ＦＲ１とＦＲ２とは、互いに反対レベルの信号であるから、偶数番目の画素１１０の画素電極１１８に印加される電圧は、奇数番目の画素１１０の画素電極１１８に印加される電圧を、対向電極電圧ＬＣＣＯＭの電圧レベルを基準として極性を反転した電圧となる。
【００９０】
以上説明したように、本実施形態に係る電気光学装置によれば、１フィールドが複数のサブフィールドＳｆ１〜Ｓｆ７に分割され、各サブフィールド毎に、各画素をオンにする電圧またはオフにする電圧を当該画素に印加するようになっている。すなわち、各画素に印加される電圧は、ＶＨまたはＶＬのいずれかであるため、駆動回路などの周辺回路においては、従来の技術の下では不可欠であった高精度のＤ／Ａ変換回路やオペアンプなどのような、アナログ信号を処理するための回路は不要となる。このため、回路構成が大幅に簡略化されるので、装置全体のコストを低く抑えることができる。さらに、画素に印加される電圧はＶＨまたはＶＬのいずれかであり、２値的であるから、素子特性や配線抵抗などの不均一性に起因する表示ムラが原理的に発生しない。このため、本実施形態に係る電気光学装置によれば、高品質かつ高精細な階調表示が可能となる。
【００９１】
また、本実施形態においては、２値信号Ｄｓの点順次的なラッチを行うための第１ラッチ回路１５２０をデータ線側駆動用ＩＣ１５０に内蔵した構成となっている。ここで、かかる動作を行う第１ラッチ回路１５２０を、素子基板１０１上に設けることも一応考えられる。しかしながら、素子基板１０１上に形成された回路は、半導体基板上に形成された回路と比較して電荷移動度が低く、回路動作速度が遅いため、高精細化が困難であるという問題がある。これに対し、本実施形態によれば、高い動作速度を要する処理をデータ線側駆動用ＩＣ１５０内で行うようにしたため、かかる問題が生じない。この結果、表示の高精細化を容易に実現することができるという利点がある。
【００９２】
また、本実施形態においては、画素１行分のデータを複数回に分けて素子基板１０１上のデータ線側出力回路１４０に出力するようになっているため、かかる分割を行うことなく、画素１行分のデータをそのまま素子基板上に出力する場合と比較して、データ線側駆動用ＩＣの出力端子数を減らすことができる。つまり、データ線側駆動用ＩＣ１５１の出力端子とデータ線側出力回路１４１の入力端子との接点数を少なくすることができるという利点がある。
【００９３】
なお、本実施形態においては、選択回路によって画素１行分のデータを２つのブロックに分割するようにしたが、分割するブロックの個数はこれに限られるものではなく、３つ以上のブロックに分割するようにしてもよいことはもちろんである。
【００９４】
また、本実施形態によれば、各サブフィールド毎に画素のオンまたはオフを指示すればよいため、１個の画素に対して、１度に１ビットのデータを与えれば済む。ここで、例えば上述した従来の技術を用いて３ビットの階調データに従った階調表示を行う場合、１つの画素に対して一度に３ビットのデータを与える必要があるため、データ線側駆動用ＩＣ１５１とデータ線側出力回路１４１との接点を画素１個に対応して３個設ける必要があった。また、近年、さらなる多階調による表示が要請されているが、従来の技術を用いてかかる要請に応えるためには、階調データのビット数を増やす必要がある。そして、このためには、データ線側駆動用ＩＣ１５１とデータ線側出力回路１４１との接点数を増やす必要があるのである。しかしながら、データ線側駆動用ＩＣ１５１とデータ線側出力回路１４１との接点のピッチを短くするのには限界がある（例えば５０μｍ）のが現状である。従って、上記従来の技術では、多階調による表示を実現するのが困難であるという問題があった。これに対し、本実施形態によれば、更なる多階調化を実現する場合であっても、１度に１個の画素に与えなければいけないデータが１ビットであることに変わりはない。つまり、多階調化を実現するに際しても、データ線側駆動用ＩＣ１５１とデータ線側出力回路１４１との接点数を増やす必要がないのである。この結果、データ線側駆動用ＩＣ１５１とデータ線側出力回路１４１との接点のピッチが制約される状況下においても、かかる制約の影響を受けることなく多階調化を実現することができるという利点がある。さらに、本実施形態によれば、１つの画素に対して１ビットのデータを処理すればよいため、上述した従来の技術を用いて１画素あたり３ビットの階調データを処理する場合と比較して、データ線側駆動用ＩＣの回路規模を小さくすることができ、コストを低く抑えることができるという利点がある。
【００９５】
なお、本実施形態においては、電気光学装置が備えるすべての画素を用いて画像表示を行う場合を例に説明したため、データ線側駆動用ＩＣ１５０は、まさに１行分の画素の２値信号を複数回に分けて出力するようにした。一方、近年、すべての画素のうちの一部の画素のみを用いて画像表示を行うことができる電気光学装置が提供されている。かかる電気光学装置に本発明を適用した場合、１行分の画素とは、表示を行う領域に属する画素のうちの１行分の画素を意味する。すなわち、特許請求の範囲における「画素１行分」とは、表示の対象となっている領域に属する画素の１行分を意味し、表示の対象となっていない画素は含まれないことに留意されたい。以下に示す各実施形態においても同様である。また、データ線側駆動用ＩＣ内の回路規模が小さくなるのでＩＣチップ面積を小さくすることができる。
【００９６】
Ｃ：第２実施形態
Ｃ−１：第２実施形態の構成
次に、本発明の第２実施形態に係る電気光学装置について説明する。
【００９７】
本実施形態に係る電気光学装置は、その作用については上記第１実施形態に係る電気光学装置と概ね同様であるが、構成が若干異なっている。つまり、本実施形態においても、上記第１実施形態と同様、データ線側駆動用ＩＣ内の回路によって画素１行分の２値信号が、各々ｋ個の２値信号を含むｐ個のブロックに分割され（つまり、ｎ＝ｐ×ｋ）、各ブロック単位でデータ線側駆動用ＩＣから２値信号が出力されるようになっている。
【００９８】
図１１は、本実施形態における表示領域１０１ａ周辺に設けられた各回路、すなわち、データ線側駆動用ＩＣ１５１、データ線側出力回路１４１、走査線側駆動回路１３０の構成を示すブロック図である。データ線側駆動回路は、データ線側駆動用ＩＣ１５１とデータ線側出力回路１４１により構成され、前者が第1のデータ線側駆動回路、後者が第2のデータ線側駆動回路に相当する。なお、図１１において、図４に示した上記第１実施形態の各部と同一の部分には、同一の符号を付してその説明を省略する。
【００９９】
同図に示すように、本実施形態におけるデータ線側駆動用ＩＣ１５１は、Ｘシフトレジスタ１５１１、第１ラッチ回路１５２１、第２ラッチ回路１５３１、データ転送制御回路１５５１およびレベルシフタ１５６１を含んで構成されている。
【０１００】
データ転送制御回路１５５１は、上記実施形態におけるデータ転送制御回路１５５０と同様、データ線側駆動用ＩＣ１５１内の動作と、素子基板１０１上に形成されたデータ線側出力回路１４１の動作とを同期させるための制御を行うものである。ただし、選択信号ＳＥＬを出力しない点、およびラッチパルスＬＴＡならびにラッチパルスＬＴ１、ＬＴ２、…、ＬＴｐを出力する点で上記実施形態におけるデータ転送制御回路１４０とは異なる（各信号の詳細は後述する）。
【０１０１】
本実施形態においては、タイミング信号生成回路２００から、Ｘシフトレジスタ１５１１に対して信号ＥＩＯが供給される。この信号ＥＩＯは、１水平走査期間をｐ個に分割した各期間（以下、「分割期間」という）の最初に出力されるパルス信号である。一方、Ｘシフトレジスタ１５１１は、ｋ個の単位回路から構成されており、上記信号ＥＩＯをクロック信号ＣＬＸに従って転送して、ラッチ信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｋとして順次出力するようになっている。第１ラッチ回路１５２１は、データ変換回路３００から供給される２値信号Ｄｓを、ラッチ信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｋの立ち下がりにおいて順次ラッチする。第２ラッチ回路１５３１は、第１ラッチ回路１５２１から順次出力されるｋ個の２値信号Ｄｓを、データ転送制御回路１５５１から出力されるラッチパルスＬＴＡの立ち下がりにおいてラッチし、２値信号Ｄａ１、Ｄａ２、…、Ｄａｋとして一斉に出力する。ここで、ラッチパルスＬＴＡは、各分割期間のうち、少なくとも当該分割期間における第１ラッチ回路１５２１によるｋ個の２値信号のラッチが終了した後（つまり、ラッチ信号Ｓｐの立ち下がりの後）に供給されるパルス信号である。
【０１０２】
レベルシフタ１５６１は、入力端子および出力端子の個数がｋ個となっている点を除いて、上記第１実施形態において示したものと同様のものである。
【０１０３】
データ線側出力回路１４１は、基板上第１ラッチ回路１４１１、基板上第２ラッチ回路１４２０および表示データ変換回路１４３０により構成されている。図１２は、これらの各回路の構成を示すブロック図である。同図に示すように、基板上第２ラッチ回路１４２０および表示データ変換回路１４３０は、図６に示したものと同様のものであるから、ここでは主に基板上第１ラッチ回路１４１１の構成について説明する。
【０１０４】
図１２に示すように、基板上第１ラッチ回路１４１１は、各々ｋ個のラッチを備えるｐ個のラッチ群を備えている。そして、各ラッチ群に属するｋ個のラッチには、データ線側駆動用ＩＣ１５１内のデータ転送制御回路１５６１から出力されるラッチパルスＬＴ１、ＬＴ２、ＬＴ３、…、ＬＴｐがそれぞれ供給される。具体的には、例えば図１２において左から数えて１段目のラッチ群に属するｋ個のラッチには、ラッチパルスＬＴ１が共通のラッチ信号として供給される。同様に、左から数えてｉ段目のラッチ群に属する各ラッチには、ラッチパルスＬＴｉが供給される。ここで、ラッチパルスＬＴｉは、水平走査期間のうちのｉ番目の分割期間において、少なくとも当該分割期間において出力される上記ラッチパルスＬＴＡが立ち下がった後に供給されるパルス信号である（図１３参照）。
【０１０５】
また、各ラッチ群に属するラッチのうち、段数が同じラッチには、データ線側駆動用ＩＣ１５１から出力されたｋ個の２値信号のうちのいずれかが同時に供給されるようになっている。具体的には、各ラッチ群に属するラッチのうち、左から数えて１段目のラッチには、データ線側駆動用ＩＣ１５１から出力された２値信号Ｄａ１が供給される。同様に、ｐ個のラッチ群に属する各ラッチのうち、左から数えてｉ段目（１≦ｉ≦ｋ）のラッチには、２値信号Ｄａｉが同時に供給されるようになっている。そして、基板上第１ラッチ回路１４１１内のｉ段目のラッチ群に属するラッチは、ラッチパルスＬＴｉの立ち下がりにおいて、当該時点において供給されている２値信号Ｄａ１、Ｄａ２、…、Ｄａｋをラッチする。一方、各ラッチ群に属するラッチの出力端、すなわち、ｎ個（＝ｋ×ｐ個）の出力端の各々は、基板上第２ラッチ回路１４２０のｎ個の入力端にそれぞれ接続されている。結局、水平走査期間の（１Ｈ）のｉ番目の分割期間に供給されるラッチパルスＬＴｉの立ち下がりにおいて、ｉ番目のブロックに属するｋ個の２値信号が一斉に基板上第２ラッチ回路１４２０に出力されることとなる。換言すれば、基板上第１ラッチ回路１４１１は、データ線側駆動用ＩＣ１５１から各ブロックごとに供給される２値信号を、各々基板上第２ラッチ回路１４２１のｎ個の入力端の各々に振り分ける役割を担っている。
【０１０６】
Ｂ−２：第２実施形態の動作
次に、図１３に示すタイミングチャートを参照して、本実施形態に係る電気光学装置の動作について説明する。
【０１０７】
まず、タイミング信号生成回路２００からサブフィールドＳｆ１の開始を規定するスタートパルスＤＹが供給されると、上記第１実施形態と同様に、走査線側駆動回路１３０から走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇｍが順次出力される。この各走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇｍは、それぞれクロック信号ＣＬＹの半周期に相当するパルス幅を有し、また、上から数えて１本目の走査線１１２に供給される走査信号Ｇ１は、スタートパルスＤＹが供給された後、クロック信号ＣＬＹが最初に立ち上がってから、少なくともクロック信号ＣＬＹの半周期だけ遅延して出力される。従って、サブフィールドの最初にスタートパルスＤＹが供給されてから、走査信号Ｇ１が出力されるまでに、１水平走査期間に相当する期間が存在することとなる。そこで、まず、この水平走査期間において実行される処理について説明する。
【０１０８】
まず、この水平走査期間をｐ個に分割した各期間の最初に、信号ＥＩＯがデータ線側駆動用ＩＣ１５１内のＸシフトレジスタ１５１１に供給される。Ｘシフトレジスタ１５１１は、この信号ＥＩＯをクロック信号ＣＬＸに従って転送する。この結果、Ｘシフトレジスタ１５１１からは、ラッチ信号Ｓ１、Ｓ２、…、Ｓｋが順次出力される。一方、第１ラッチ回路１５２１は、このラッチ信号Ｓ１、Ｓ２、…、Ｓｋの立ち下がりにおいて、２値信号Ｄｓを順次ラッチする。つまり、第１ラッチ回路１５２１は、各分割期間においてｋ個の２値信号を順次出力する。
【０１０９】
一方、各分割期間におけるラッチ信号Ｓｋの立ち下がりよりも遅いタイミングで、第２ラッチ回路１５３１にはラッチパルスＬＴＡが供給される。第２ラッチ回路１５３１は、このラッチパルスＬＴＡの立ち下がりにおいて、第１ラッチ回路１５２１から供給されるｋ個の２値信号を一斉にラッチし、２値信号Ｄａ１、Ｄａ２、Ｄａ３、…、Ｄａｋとして出力する。各２値信号は、レベルシフタ１５６１によってレベルシフトが施された後、データ線側出力回路１４１にパラレルに出力される。結局、データ線側駆動用ＩＣ１５１は、１水平走査期間（１Ｈ）をｐ個に分割した各分割期間において、各ブロック単位で２値信号を出力することとなる。
【０１１０】
次に、基板上第１ラッチ回路１４１１は、ラッチパルスＬＴ１、ＬＴ２、…、ＬＴｐの立ち下がりにおいて、データ線側駆動用ＩＣ１５１からの出力信号を順次ラッチする。詳述すると、以下の通りである。まず、ラッチパルスＬＴ１は、ラッチパルスＬＴＡの立ち下がりにおいて１番目のブロックに属する２値信号がデータ線側駆動用ＩＣ１５１から出力された直後に、基板上第１ラッチ回路１４１１内の１段目のラッチ群に供給される。このため、当該分割期間において、基板上第１ラッチ回路１４１１の１段目のラッチ群を構成する各ラッチは、第１ブロックに属する２値信号をラッチする。同様に、ラッチパルスＬＴｉは、ｉ番目の分割期間においてｉ番目のブロックに属する２値信号がデータ線側駆動用ＩＣ１５１から出力された直後に、基板上第１ラッチ回路１４１１のｉ段目のラッチ群に供給される。このため、当該分割期間においては、基板上第１ラッチ回路１４１１のｉ段目のラッチ群を構成する各ラッチは、ｉ番目のブロックに属するｋ個の２値信号をラッチする。この結果、ｐ番目の分割期間においてＬＴｐが立ち下がった段階においては、基板上第２ラッチ回路１４２０に対して画素１行分の２値信号Ｄａ１、Ｄａ２、…、Ｄａｎが出力されていることとなる。
【０１１１】
次に、クロック信号ＣＬＹが立ち下がって、走査信号Ｇ１が上から１本目の走査線１１２に出力されると、当該走査線１１２に接続された画素１１０のトランジスタ１１６が全てオン状態となる。一方、当該クロック信号ＣＬＹの立ち下がりタイミングにおいてラッチパルスＬＰ２が基板上第２ラッチ回路１４２１に供給される。そして、このラッチパルスＬＰ２の立ち上がりタイミングにおいて、基板上第２ラッチ回路１４２０は、直前の水平走査期間において供給された画素１行分の２値信号を一斉に出力する。なお、この２値信号の一斉出力に並行して、データ線側駆動用ＩＣ１５１内の第１ラッチ回路１５２１および第２ラッチ回路１５３１は、画素１行分の２値信号を各ブロック単位でデータ線側出力回路１４１に出力するとともに、基板上第１ラッチ回路１４１１は、これらの各ブロック単位で供給される２値信号の各々を、順次ｎ本の配線に振り分ける。
【０１１２】
一方、基板上第２ラッチ回路１４２０から出力された２値信号Ｄｂ１、Ｄｂ２、…、Ｄｂｎは、第1実施形態と同様に、表示データ変換回路１４３０により、図７に示した変換内容に従った電圧を有するデータ信号ｄ１、ｄ２、ｄ３、…、ｄｎに変換される。そして、ｎ個のデータ信号の各々が、各データ線１１４に供給されることとなる。
【０１１３】
以後同様の動作が、ｍ本目の走査線１１２に走査信号Ｇｍが出力されるまで繰り返される。すなわち、ある走査信号Ｇｉが出力される１水平走査期間においては、以下の▲１▼および▲２▼の動作が並行して行われる。
▲１▼ｉ本目の走査線１１２に接続された１行分の画素１１０に対してデータ線１１４を介してデータ信号ｄ１、ｄ２、ｄ３、…、ｄｎが書き込まれる。
▲２▼ｉ＋１本目の走査線１１２に接続された画素１行分の２値信号が各ブロック単位でデータ線側駆動用ＩＣ１５１から出力されるとともに、基板上第１ラッチ回路１４１１によって各ブロック毎に順次ラッチされる。
【０１１４】
以後、同様の動作が、サブフィールドの開始を規定するスタートパルスＤＹが供給される毎に繰り返される。
【０１１５】
なお、このような動作が行われることによって画素１１０の液晶層に印加される電圧は、図１０に示したものと同様となるため、その説明を省略する。
【０１１６】
本実施形態によれば、上記第１実施形態と同様の効果が得られる。さらに、本実施形態においては、データ線側駆動用ＩＣ１５１に内蔵されるシフトレジスタおよびラッチ回路のビット数を少なくすることができるから、上記第１実施形態におけるデータ線側駆動用ＩＣ１５０と比較して回路規模を小さくすることができ、ひいてはコストを低減することができるという利点が得られる。
【０１１７】
Ｄ：第３実施形態
Ｄ−１：第３実施形態の構成
上記第２実施形態においては、各画素に対応する２値信号を抽出するために、Ｘシフトレジスタ１５１１、第１ラッチ回路１５２１および第２ラッチ回路１５３１を用いる構成とした。これに対し、本実施形態においては、かかる機能をフレームメモリを用いて実現するようになっている。なお、本実施形態においても、上記第２実施形態と同様、画素１行分の２値信号が各々ｋ個の２値信号を含むｐ個のブロックに分割されるとともに、１水平走査期間を分割したｐ個の分割期間の各々において、各ブロック単位で２値信号がデータ線ドライバＩＣ１５２から出力されるようになっている。
【０１１８】
図１４は、本実施形態における表示領域１０１ａ周辺に設けられた各回路、すなわち、データ線側駆動用ＩＣ１５２、データ線側出力回路１４１、走査線側駆動回路１３０の構成を示すブロック図である。データ線側駆動回路は、第1のデータ線側駆動回路であるデータ線側駆動用ＩＣ１５２と、データ線側出力回路１４１により構成される。
【０１１９】
同図に示すように、本実施形態におけるデータ線側駆動用ＩＣ１５２は、フレームメモリ１５７０、ラッチ回路１５２２、データ転送制御回路１５５２、タイミング信号生成回路２０１およびデータ変換回路３０１を備えている。
【０１２０】
上記各実施形態においては、タイミング信号生成回路２００によって各種のタイミング信号等が生成されるとともに、データ変換回路３００によって階調データが２値信号Ｄｓに変換されるようにようにしたが、本実施形態においては、フレームメモリ１５７０がデータ線側駆動用ＩＣ１５２内に設けられているため、このタイミング信号生成回路２００およびデータ変換回路３００が、タイミング信号生成回路２０１およびデータ変換回路３０１としてデータ線側駆動用ＩＣ内に設けられた構成となっている。具体的には、タイミング信号生成回路２０１は、ドットクロック信号ＤＣＬＫに従って、スタートパルスＤＹ、クロック信号ＣＬＹ、ラッチパルスＬＰおよびフィールド同期信号ＦＳを生成して出力する。ここで、フィールド同期信号ＦＳは、各フィールドの最初に出力されるパルス信号である。なお、本実施形態において用いられる信号のうち、上記各実施形態において示した各信号と同一の記号で表される信号は、上記各実施形態において示した信号と同様の信号であるため、その説明を省略する。
【０１２１】
フレームメモリ１５７０は、１画面分の画素（ｍ×ｎ個）の各々に対応した階調データを記憶する。ここで、各階調データは、上記各実施形態と同様３ビットのデータである。従って、フレームメモリ１５７０は、ｍ×ｎ×３（すなわち、（１画面分の画素の個数）×（階調データのビット数））ビットのデータを記憶できるようになっている。このフレームメモリ１５７０には、上位装置内のＣＰＵから書込アドレス信号、書込タイミング信号および階調データが与えられる。この階調データは、書込タイミング信号によって指定されるタイミングで、フレームメモリ１５７０内の書込アドレス信号によって指定されるアドレスに順次書込まれる。なお、本実施形態においては、表示内容が変更される画素のデータのみがＣＰＵ１０から与えられ、当該データのみが書き換えられるようになっている。
【０１２２】
また、フレームメモリ１５７０は、図示しない読出回路を備えている。この読出回路は、フレームメモリ１５７０に記憶された階調データのうち、データ転送制御回路１５５２から供給される読出アドレス信号によって指定されるアドレスに記憶された階調データを読み出して、データ変換回路３０１に出力する（詳細は後述する）。
【０１２３】
データ転送制御回路１５５２は、上記各実施形態において説明したものと同様、データ線側駆動用ＩＣ１５２内の各回路の動作と、素子基板１０１上に形成されたデータ線側出力回路１４１の動作とを同期させるための回路である。このデータ転送制御回路１５５２は、タイミング信号生成回路３０１から供給されるフィールド同期信号ＦＳおよびラッチパルスＬＰに従い、読出アドレス信号、サブフィールド信号ＳＦ、ラッチパルスＬＴＡ、ラッチパルスＬＴ１、ＬＴ２、…、ＬＴｐ、ならびにラッチパルスＬＰ２を生成して出力する。各信号の具体的な態様は、以下に示すとおりである。
ａ．読出アドレス信号
この読出アドレス信号は、１水平走査期間をｐ個に分割した分割期間の各々においてフレームメモリ１５７０内の読出回路に出力され、フレームメモリ１５７０内の読出アドレスを指定するための信号である。この読出アドレス信号は、当該水平走査期間の次の水平走査期間において選択される１行分の画素のうち、ｋ個の画素に対応する階調データが記憶されたアドレスを指定するようになっている。ここで、上述したように、各階調データは３ビットのデータであるから、各分割期間において出力される読出アドレス信号は、ｋ×３個のアドレスを指定するようになっている。フレームメモリ１５７０内の読出回路は、この読出アドレス信号に従ってｋ個の画素の各々に対応する３ビットの階調データを読み出して、データ変換回路３０１に出力する。
ｂ．サブフィールド信号ＳＦ
このサブフィールド信号ＳＦは、各サブフィールドの開始時点においてデータ変換回路３０１に出力され、１フィールド内のいずれのサブフィールドであるかを示す信号である。
ｃ．ラッチパルスＬＴＡ
このラッチパルスＬＴＡは、データ線側駆動用ＩＣ１５２内のラッチ回路１５２２に供給される信号である。ラッチパルスＬＴＡは、各分割期間において、上記読出回路がｋ個の２値信号Ｄｓを読み出すたびに供給されるパルス信号である。
ｄ．ラッチパルスＬＴ１、ＬＴ２、ＬＴ３、…、ＬＴｐ
このラッチパルスＬＴ１、ＬＴ２、ＬＴ３、…、ＬＴｐは、基板上第１ラッチ回路１４１１に供給される信号である。各ラッチパルスＬＴ１、ＬＴ２、ＬＴ３、…、ＬＴｐは、各分割期間において、上記ラッチパルスＬＴＡの立ち下がりの後に出力されるパルス信号である。具体的には、ラッチパルスＬＴ１は、１フィールド内の最初の分割期間において、ラッチパルスＬＴＡが立ち下がった後に出力され、ラッチパルスＬＴ２は、１フィールド内の２番目の分割期間において、ラッチパルスＬＴＡが立ち下がった後に出力され、……、ラッチパルスＬＴｐは、１フィールド内のＰ番目の分割期間（すなわち、１フィールド内の最後の分割期間）において、ラッチパルスＬＴＡが立ち下がった後に出力される、といった具合である。
ｅ．ラッチパルスＬＰ２
このラッチパルスＬＰ２は、上記各実施形態と同様、水平走査期間の最初に基板上第２ラッチ回路１４２０に供給されるパルス信号である。
【０１２４】
データ変換回路３０１は、読出アドレス信号に従ってフレームメモリ１５７０から読み出されるｋ個の画素に対応する階調データの各々を、図３に示す真理値表に従って複数の２値信号Ｄｓに変換するとともに、このうちのサブフィールド信号によって特定されるサブフィールドに対応した２値信号Ｄｓを出力する。例えば、階調データが（０１１）である場合を想定すると、図３に示す真理値表からも明らかなとおり、サブフィールド信号ＳＦによって指定されるサブフィールドがＳｆ１〜Ｓｆ３のうちのいずれかであればＨレベルの２値信号Ｄｓを出力し、サブフィールド信号ＳＦによって指定されるサブフィールドがＳｆ４〜Ｓｆ７のうちのいずれかであればＬレベルの２値信号Ｄｓを出力する、といった具合である。このようなデータ変換がｋ個の画素に対応した階調データの各々について実行される結果、データ変換回路３０１からは、各分割期間ごとにｋ個の２値信号Ｄｓが順次出力されることとなる。
【０１２５】
ラッチ回路１５２２は、ｋ個のラッチを備えており、各ラッチにデータ変換回路３０１から出力された２値信号の各々が供給されるようになっている。各ラッチには、データ転送制御回路１５２２からラッチパルスＬＴＡが供給される。上述したように、このラッチパルスＬＴＡは、各分割期間においてデータ変換回路３０１からｋ個の２値信号が出力された後のタイミングで供給される信号である。つまり、ラッチ回路１５２２は、各分割期間においてデータ変換回路３０１からｋ個の２値信号Ｄｓが供給された段階で、当該２値信号Ｄｓを一斉にラッチし、２値信号Ｄａ１、Ｄａ２、…、Ｄａｋとして出力する。この結果、データ線側駆動用ＩＣ１５２の出力端子と、データ線側出力回路１４１の入力端子との接点数は、ｋ個以上であればよい。
【０１２６】
一方、本実施形態におけるデータ線側出力回路１４１は、上記第２実施形態に示したものと同様の構成となっている。ただし、基板上第１ラッチ回路１４１１に供給されるラッチパルスＬＴ１、ＬＴ２、…、ＬＴｐの各々は、上記ラッチパルスＬＴＡの立ち下がりの後に、基板上第１ラッチ回路１４１１内の各ラッチ群に供給されるようになっている。
【０１２７】
Ｄ−２：第３実施形態の動作
次に、図１５に示すタイミングチャートを参照して、本実施形態に係る電気光学装置の動作について説明する。なお、以下では、上記第２実施形態における動作と異なるデータ線側駆動用ＩＣ１５２内の動作についてのみ説明する。
【０１２８】
まず、本実施形態においても、各サブフィールドの開始を規定するスタートパルスが出力されてから、１本目の走査線１１２に対して走査信号Ｇ１が出力されるまでに、１水平走査期間に相当する期間が存在することとなる。そして、この水平走査期間をｐ個に分割した各分割期間の最初に、データ線側駆動用ＩＣ１５２内のフレームメモリ１５７０の読出回路に読出アドレス信号が供給される。読出回路は、この読出アドレス信号によって指定されるアドレスに書込まれたデータを読み出し、データ変換回路３０１に対して出力する。すなわち、ｋ個の画素の各々に対応した３ビットの階調データが、読出回路から出力されることとなる。
【０１２９】
次に、データ変換回路３０１は、読出回路から供給される各階調データを、図３に示した変換内容に従って複数の２値信号Ｄｓに変換するとともに、これらの２値信号Ｄｓのうち、データ転送制御回路１５５２から供給されるサブフィールド信号ＳＦによって特定されるサブフィールドに対応した２値信号Ｄｓを出力する。つまり、サブフィールド信号ＳＦによって特定されるサブフィールドにおいて、画素をオン状態とすべきかオフ状態とすべきかを表す２値信号がｋ個の画素の各々についてラッチ回路１５２２に出力される。
【０１３０】
一方、ラッチ回路１５２２は、フレームメモリ１５７０の読出回路から順次出力されるｋ個の２値信号Ｄｓを、ラッチパルスＬＴＡの立ち下がりにおいて一斉にラッチし、２値信号Ｄａ１、Ｄａ２、…、Ｄａｋとして出力する。つまり、１水平走査期間をｐ分割した分割期間の各々において、各ブロック単位の２値信号がデータ線側駆動用ＩＣ１５２から出力されることとなる。
【０１３１】
以後の動作は、上記第２実施形態において示したものと同様となる。つまり、基板上第１ラッチ回路１４１１は、ラッチパルスＬＴ１、ＬＴ２、…、ＬＴｐの立ち下がりにおいて、データ線側駆動用ＩＣ１５２から順次出力されるブロック単位の２値信号をラッチする一方、基板上第２ラッチ回路１４１２は、ある水平走査期間において基板上第１ラッチ回路１４１１によってラッチされた画素１行分の２値信号を、次の水平走査期間の最初に供給されるラッチパルスＬＰの立ち下がりタイミングにおいて一斉にラッチし、２値信号Ｄｂ１、Ｄｂ２、Ｄｂ３、…、Ｄｂｎとして出力する。これらの２値信号は、表示データ変換回路１４３２によって所定の電圧を有するデータ信号ｄｊに変換されて各データ線に出力される。また、これらの動作の結果、各画素の液晶層に印加される電圧は、上記第１実施形態において示したものと同様となるため、その説明を省略する。
【０１３２】
本実施形態においても、上記第１実施形態と同様の効果が得られる。また、本実施形態によれば、フレームメモリ１５７０内のデータのうち、内容に変更があるデータのみを書き換えるようにすることができるから、特に、表示画像の変化が少ない場合や、静止画像を表示する場合などには、低い消費電力で駆動することが可能となる。
【０１３３】
Ｅ：変形例
以上この発明の一実施形態について説明したが、上記実施形態はあくまでも例示であり、上記実施形態に対しては、本発明の趣旨から逸脱しない範囲で様々な変形を加えることができる。変形例としては、例えば以下のようなものが考えられる。
【０１３４】
＜変形例１＞
上記各実施形態においては、画素１１０をオン状態にするサブフィールドにおいては当該画素１１０の液晶層に対して電圧ＶＨを印加する一方、画素１１０をオフ状態にするサブフィールドにおいては当該画素１１０の液晶層に対して電圧ＶＬを印加するようにした。しかしながら、画素１１０をオフ状態にするサブフィールドにおいては、液晶層に対して印加される電圧が０Ｖとなるようにしてもよい。すなわち、上記各実施形態においては、画素１１０をオフ状態にするサブフィールドにおいては、対向電極１０８に与えられる対向電極電圧ＬＣＣＯＭの電圧よりも電圧ＶＬだけ高い電圧＋Ｖｏｆｆまたは対向電極電圧ＬＣＣＯＭの電圧よりも電圧ＶＬだけ低い−Ｖｏｆｆのいずれかを画素電極１１８に印加するようにしたが、画素１１０をオフ状態にするサブフィールドにおいては、対向電極電圧ＬＣＣＯＭの電圧と同一レベルの電圧を画素電極１１８に対して印加し、液晶層に印加される電圧を０Ｖとするようにしてもよい。つまり、表示データ変換回路１４３０は、基板上第２ラッチ回路１４２０から出力される２値信号Ｄｂ１、Ｄｂ２、…、Ｄｂｎに基づいて、３種類の電圧、すなわち、＋Ｖｏｎおよび−Ｖｏｎ、ならびに対向電極電圧ＬＣＣＯＭの電圧と同一レベルの電圧Ｖｏｆｆのうちのいずれかを選択し、選択した電圧のデータ信号を各データ線１１４に出力するように構成するのである。なお、この場合には、各サブフィールドの時間長は、上記実施形態における各サブフィールドの時間長とは異なる時間長に設定される。具体的には、上述した各サブフィールドの時間長において、ＶＬを「０」とした期間となる。例えば、サブフィールドＳｆ１は、１フィールド（１ｆ）に対して（Ｖ１／ＶＨ）2となる期間に設定され、サブフィールドＳｆ２は、１フィールド（１ｆ）に対して（Ｖ２／ＶＨ）2−（Ｖ１／ＶＨ）2となる期間に設定される、といった具合である。
【０１３５】
＜変形例２＞
また、上記各実施形態および変形例１においては、対向電極電圧ＬＣＣＯＭを一定の電圧レベルを維持する信号としたが、これに限らず、対向電極電圧ＬＣＣＯＭを所定時間間隔毎にレベル反転させるようにしてもよい。例えば、対向電極電圧ＬＣＣＯＭを、１フィールド毎にＨレベル（電圧ＶＨ）からＬレベル（電圧ＶＬ（＝０Ｖ））、ＬレベルからＨレベル、といった具合にレベル反転を繰り返す信号とするのである。そして、対向電極電圧ＬＣＣＯＭがＨレベルであるフィールド内であって、画素１１０をオン状態にすべきサブフィールドにおいては、電圧ＶＬ（＝０Ｖ）を画素電極１１８に対して印加する一方、画素１１０をオフ状態にすべきサブフィールドにおいては、電圧ＶＨを画素電極１１８に対して印加するのである。同様に、対向電極電圧ＬＣＣＯＭがＬレベルであるフィールド内であって、画素１１０をオン状態にすべきサブフィールドにおいては、電圧ＶＨを画素電極１１８に対して印加する一方、画素１１０をオフ状態にすべきサブフィールドにおいては、電圧ＶＬ（＝０Ｖ）を画素電極１１８に対して印加するのである。このようにしても、画素１１０をオン状態にする場合には当該画素１１０の液晶層に電圧ＶＨを印加するとともに、画素１１０をオフ状態にする場合には当該画素１１０の液晶層に電圧ＶＬ（＝０Ｖ）を印加することができる。
【０１３６】
上記変形例１および２によれば、画素電極１１８に印加されるべき電圧のレベル数を少なくすることができるから、上記各実施形態に例示した場合と比較して、周辺回路を簡易なものにすることができるという利点がある。
【０１３７】
Ｆ：液晶装置の全体構成
次に、上記実施形態や応用形態に係る電気光学装置の構造について、図１６および図１７を参照して説明する。ここで、図１６は、電気光学装置１００の構成を示す平面図であり、図１７は、図１６におけるＡ−Ａ’線の断面図である。なお、図１６および図１７においては、上記第１実施形態に係る電気光学装置の構成が示されている。
【０１３８】
これらの図に示されるように、電気光学装置１００は、画素電極１１８などが形成された素子基板１０１と、対向電極１０８などが形成された対向基板１０２とが、互いにシール材１０４によって一定の間隙を保って貼り合わせられるとともに、この間隙に電気光学材料としての液晶１０５が挟まれた構造となっている。なお、実際には、シール材１０４には切欠部分があって、ここを介して液晶１０５が封入された後、封止材により封止されるが、これらの図においては省略されている。
【０１３９】
さて、素子基板１０１において、シール材１０４の外側の領域１３０ａには、走査線側駆動回路１３０が形成され、また、領域１４０ａにはデータ線側出力回路１４０が形成されている。また、データ線側出力回路１４０が形成される領域１４０ａの、表示領域１０１ａとは反対側に位置する領域１５０ａには、データ線側駆動用ＩＣ１５０がＩＣチップの状態でＣＯＧ（Chip On Glass）方式で実装される。さらに、データ線側駆動用ＩＣが実装される領域１５０ａの、表示領域１０１ａとは反対側に位置する領域１５０ｂには、複数の接続端子１０９が形成されて、外部からの制御信号や電源などが入力される構成となっている。詳述すると、以下の通りである。
【０１４０】
図１７に示すように、データ線側出力回路１４０の入力端子１４０ｂ（より詳細には基板上第１ラッチ回路１４１０の入力端子）と、データ線側駆動用ＩＣ１５０の出力端子１５０ｂとが異方性導電膜１０７内の導電性粒子によって電気的に接続される。同様に、データ線側駆動用ＩＣ１５０の各入力端子１５０ｃと、複数の接続端子１０９の各々とが、異方性導電膜１０７内の導電性粒子によって電気的に接続されている。さらに、これらの複数の接続端子１０９は、異方性導電膜を介してＦＰＣ（Flexible Printed Circuit）１１０に接続されているのである。なお、データ線側駆動用ＩＣ１５０は他の実施形態のデータ線側駆動用ＩＣ（例えば、１５１または１５２）に置き換えてもよく、データ線側出力回路１４０も他の実施形態のデータ線側出力回路（例えば、１４１）に置き換えてもよい。
【０１４１】
一方、対向基板１０２には、電気光学装置１００の用途に応じて、例えば、直視型であれば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、金属材料や樹脂などからなる遮光膜（ブラックマトリクス）が設けられる。なお、色光変調の用途の場合、例えば、後述するプロジェクタのライトバルブとして用いる場合には、カラーフィルタは形成されない。また、直視型の場合、電気光学装置１００に光を対向基板１０２側から照射するフロントライトが必要に応じて設けられる。くわえて、素子基板１０１および対向基板１０２の電極形成面には、それぞれ所定の方向にラビング処理された配向膜（図示省略）などが設けられて、電圧無印加状態における液晶分子の配向方向を規定する一方、対向基板１０１の側には、配向方向に応じた偏光子（図示省略）が設けられる。ただし、液晶１０５として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜や偏光子などが不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【０１４２】
なお、液晶としては、ＴＮ型のほか、１８０度以上のねじれ配向を有するＳＴＮ（Super Twisted Nematic）型や、ＢＴＮ（Bi-stable Twisted Nematic）型・強誘電型などのメモリ性を有する双安定型、高分子分散型、さらには、分子の長軸方向と短軸方向とで可視光の吸収に異方性を有する染料（ゲスト）を一定の分子配列の液晶（ホスト）に溶解して、染料分子を液晶分子と平行に配列させたゲストホスト型などの液晶を用いることもできる。
【０１４３】
また、電圧無印加時には液晶分子が両基板に対して垂直方向に配列する一方、電圧印加時には液晶分子が両基板に対して水平方向に配列する、という垂直配向（ホメオトロピック配向）の構成としても良いし、電圧無印加時には液晶分子が両基板に対して水平方向に配列する一方、電圧印加時には液晶分子が両基板に対して垂直方向に配列する、という平行（水平）配向（ホモジニアス配向）の構成としても良い。さらに、対向基板１０２に対向電極１０８を配置するのでなく、素子基板１０１上に、画素電極と対向電極とを、互いに間隔を置いて櫛歯状に配置する構成としても良い。この構成では、液晶分子が水平配向して、電極間による横方向の電界に応じて液晶分子の配向方向が変化することになる。このように、本発明の駆動方法に適合するものであれば、液晶や配向方式として、種々のものを用いることが可能である。
【０１４４】
くわえて、電気光学装置としては、液晶装置のほかに、エレクトロルミネッセンス（ＥＬ）や、デジタルマイクロミラーデバイス（ＤＭＤ）、プラズマ発光や電子放出による蛍光などを用いて、その電気光学効果により表示を行う装置などの種々の電気光学装置に適用可能である。この場合、電気光学材料としては、ＥＬ、ミラーデバイス、ガス、蛍光体などが用いられることとなる。なお、電気光学材料としてＥＬを用いる場合、素子基板１０１においてＥＬが画素電極１１８と透明導電膜の対向電極１０８との間に介在することになるので、対向基板１０２は不要となる。このように、本発明は、上述した構成と類似の構成を有する電気光学装置、特に、オンまたはオフの２値的な表示を行う画素を用いて、階調表示を行う電気光学装置のすべてに適用可能である。
【０１４５】
Ｇ：電子機器
次に、上述した液晶装置を具体的な電子機器に用いた例のいくつかについて説明する。
【０１４６】
＜その１：プロジェクタ＞
まず、実施形態に係る電気光学装置をライトバルブとして用いたプロジェクタについて説明する。図１８は、このプロジェクタの構成を示す平面図である。この図に示されるように、プロジェクタ１１００内部には、偏光照明装置１１１０がシステム光軸ＰＬに沿って配置されている。この偏光照明装置１１１０において、ランプ１１１２からの出射光は、リフレクタ１１１４による反射で略平行な光束となって、第１のインテグレータレンズ１１２０に入射する。これにより、ランプ１１１２からの出射光は、複数の中間光束に分割される。この分割された中間光束は、第２のインテグレータレンズを光入射側に有する偏光変換素子１１３０によって、偏光方向がほぼ揃った一種類の偏光光束（ｓ偏光光束）に変換されて、偏光照明装置１１１０から出射されることとなる。
【０１４７】
さて、偏光照明装置１１１０から出射されたｓ偏光光束は、偏光ビームスプリッタ１１４０のｓ偏光光束反射面１１４１によって反射される。この反射光束のうち、青色光（Ｂ）の光束がダイクロイックミラー１１５１の青色光反射層にて反射され、反射型の電気光学装置１００Ｂによって変調される。また、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、赤色光（Ｒ）の光束は、ダイクロイックミラー１１５２の赤色光反射層にて反射され、反射型の液電気光学装置１００Ｒによって変調される。一方、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、緑色光（Ｇ）の光束は、ダイクロイックミラー１１５２の赤色光反射層を透過して、反射型の電気光学装置１００Ｇによって変調される。
【０１４８】
このようにして、電気光学装置１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ色光変調された赤色、緑色、青色の光は、ダイクロイックミラー１１５２、１１５１、偏光ビームスプリッタ１１４０によって順次合成された後、投写光学系１１６０によって、スクリーン１１７０に投写されることとなる。なお、電気光学装置１００Ｒ、１００Ｂおよび１００Ｇには、ダイクロイックミラー１１５１、１１５２によって、Ｒ、Ｇ、Ｂの各原色に対応する光束が入射するので、カラーフィルタは必要ない。
【０１４９】
なお、ここでは反射型の電気光学装置を用いたプロジェクタを例に説明を進めたが、透過型の電気光学装置を用いたプロジェクタとしてもよいことはもちろんである。
【０１５０】
＜その２：モバイル型コンピュータ＞
次に、上記電気光学装置を、モバイル型のパーソナルコンピュータに適用した例について説明する。図１９は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、表示ユニット１２０６とから構成されている。この表示ユニット１２０６は、先に述べた電気光学装置１００の背面にバックライトを付加することにより構成されている。
【０１５１】
＜その３：携帯電話機＞
さらに、上記電気光学装置を、携帯電話機に適用した例について説明する。図２０は、この携帯電話機の構成を示す斜視図である。図において、携帯電話機１３００は、複数の操作ボタン１３０２のほか、受話口１３０４、送話口１３０６とともに、電気光学装置１００を備えるものである。この電気光学装置１００にも、必要に応じてその背面にバックライトが設けられる。
【０１５２】
なお、電子機器としては、図１８〜図２０を参照して説明した他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器に対して、実施形態や応用形態に係る電気光学装置が適用可能なのは言うまでもない。
【０１５３】
【発明の効果】
以上説明したように、本発明によれば、データ線に印加される信号が１ビットの２値信号によって選択されるため、高品位な階調表示が可能となる。また、本発明によれば、データ線側駆動用ＩＣ内から画素１行分の２値信号を複数回に分けて出力するようになっているため、データ線側駆動用ＩＣの出力端子と、基板上の回路の入力端子との接点数を少なくすることができる。
【図面の簡単な説明】
【図１】  本発明の第１実施形態に係る電気光学装置の構成を示すブロック図である。
【図２】  （ａ）および（ｂ）は、同電気光学装置の画素の構成を例示する回路図である。
【図３】  同電気光学装置におけるデータ変換回路の機能を示す真理値表である。
【図４】  同電気光学装置における表示領域周辺の構成を示すブロック図である。
【図５】  同電気光学装置におけるＸシフトレジスタ、第１ラッチ回路および第２ラッチ回路の構成を示すブロック図である。
【図６】  同電気光学装置における基板上第１ラッチ回路、基板上第２ラッチ回路および表示データ変換回路の構成を示すブロック図である。
【図７】  同電気光学装置における表示データ変換回路の機能を示す真理値表である。
【図８】  同電気光学装置における電圧−透過率特性を例示する図である。
【図９】  同電気光学装置の動作を示すタイミングチャートである。
【図１０】  同電気光学装置において、階調データに応じて画素電極に印加される電圧の波形を示すタイミングチャートである。
【図１１】  本発明の第２実施形態に係る電気光学装置における表示領域周辺の構成を示すブロック図である。
【図１２】  同電気光学装置における基板上第１ラッチ回路、基板上第２ラッチ回路の構成を示すブロック図である。
【図１３】  同電気光学装置の動作を示すタイミングチャートである。
【図１４】  本発明の第３実施形態に係る電気光学装置における表示領域周辺の構成を示すブロック図である。
【図１５】  同電気光学装置の動作を示すタイミングチャートである。
【図１６】  本発明に係る電気光学装置の構造を示す平面図である。
【図１７】  同電気光学装置の構造を示す断面図である。
【図１８】  同電気光学装置を適用した電子機器の一例たるプロジェクタの構成を示す断面図である。
【図１９】  同電気光学装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図２０】  同電気光学装置を適用した電子機器の一例たる携帯電話機の構成を示す斜視図である。
【符号の説明】
１００……電気光学装置
１０１……素子基板
１０１ａ……表示領域
１０２……対向基板
１０５……液晶（電気光学材料）
１０８……対向電極
１１２……走査線
１１４……データ線
１１６……トランジスタ
１１８……画素電極
１３０……走査線側駆動回路（走査線側駆動回路）
１４０……データ線側出力回路（第２データ線側駆動回路）
１４１０、１４１１……基板上第１ラッチ回路
１４２０……基板上第２ラッチ回路
１４３０……表示データ変換回路
１５０……データ線側駆動用ＩＣ（第１データ線側駆動回路）
１５１０、１５１１……Ｘシフトレジスタ
１５２０、１５２１……第１ラッチ回路
１５３０、１５３１……第２ラッチ回路
１５４０……選択回路
１５５０、１５５１、１５５２……データ転送制御回路
１５７０……フレームメモリ
２００、２０１……タイミング信号生成回路
３００、３０１……データ変換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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