(57)【特許請求の範囲】
【請求項１】
デプレッション型電界効果トランジスタを定電流負荷素子として使用した論理回路であって、
前記デプレッション型電界効果トランジスタが形成されている基板において、当該デプレッション型電界効果トランジスタに対してそのゲート電極の長手方向側に前記デプレッション型電界効果トランジスタの活性層から見て負電位となる低電位領域が位置するとともに、前記デプレッション型電界効果トランジスタと前記低電位領域の間に電界遮断領域が配置されており、
前記電界遮断領域は、不純物層と、その上に形成された前記デプレッション型電界効果トランジスタのドレイン電極もしくはソース電極に接続された導体層とからなることを特徴とする論理回路。
【請求項２】
前記デプレッション型電界効果トランジスタのソース電極に対して複数個の各エンハンスメント型電界効果トランジスタのドレイン電極をそれぞれ縦接続し、前記デプレッション型電界効果トランジスタのドレイン電極に電源電圧を印加し、前記各エンハンスメント型電界効果トランジスタのソース電極を接地した論理回路であって、
前記デプレッション型電界効果トランジスタの活性層と、当該デプレッション型電界効果トランジスタに対してそのゲート電極の長手方向側に位置する前記低電位領域となるエンハンスメント型電界効果トランジスタのソース電極との間に、前記電界遮断領域を配置したことを特徴とする、請求項１に記載の論理回路。
【請求項３】
デプレッション型電界効果トランジスタを定電流負荷素子として使用した論理回路であって、
前記デプレッション型電界効果トランジスタが形成されている基板の表面において、当該デプレッション型電界効果トランジスタに対してそのゲート電極の長手方向側に前記デプレッション型電界効果トランジスタの活性層から見て負電位となる低電位領域が位置するとともに、前記デプレッション型電界効果トランジスタと前記低電位領域の間に溝を凹設したことを特徴とする論理回路。
【請求項４】
前記デプレッション型電界効果トランジスタのソース電極に対して複数個の各エンハンスメント型電界効果トランジスタのドレイン電極をそれぞれ縦接続し、前記デプレッション型電界効果トランジスタのドレイン電極に電源電圧を印加し、前記各エンハンスメント型電界効果トランジスタのソース電極を接地した論理回路であって、
前記デプレッション型電界効果トランジスタの活性層と、当該デプレッション型電界効果トランジスタに対してそのゲート電極の長手方向側に位置する前記低電位領域となるエンハンスメント型電界効果トランジスタのソース電極との間に、前記溝を配置したことを特徴とする、請求項３に記載の論理回路。
【請求項５】
デプレッション型電界効果トランジスタを定電流負荷素子として使用した論理回路であって、
基板の表面に、周囲よりも高くなった高台部を設け、当該高台部のうえに前記デプレッション型電界効果トランジスタを形成し、
前記デプレッション型電界効果トランジスタが形成されている基板の表面において、当該デプレッション型電界効果トランジスタに対してゲート電極の長手方向側に前記デプレッション型電界効果トランジスタの活性層から見て負電位となる低電位領域が位置するとともに、前記デプレッション型電界効果トランジスタと前記低電位領域の間に前記高台部周囲の段差部が位置することを特徴とする論理回路。
【請求項６】
前記デプレッション型電界効果トランジスタのソース電極に対して複数個の各エンハンスメント型電界効果トランジスタのドレイン電極をそれぞれ縦接続し、前記デプレッション型電界効果トランジスタのドレイン電極に電源電圧を印加し、前記各エンハンスメント型電界効果トランジスタのソース電極を接地した論理回路であって、
前記デプレッション型電界効果トランジスタを前記高台部に形成するとともに、前記デプレッション型電界効果トランジスタの活性層と、当該デプレッション型電界効果トランジスタに対してそのゲート電極の長手方向側に位置する前記低電位領域となるエンハンスメント型電界効果トランジスタのソース電極との間に、前記高台部周囲の段差部が位置することを特徴とする、請求項５に記載の論理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は論理回路に関する。例えば、ＧａＡｓなどの化合物半導体を用いたデジタルＩＣ（集積回路）で使用される論理回路に関するものである。
【０００２】
【従来の技術】
現在のデジタルＩＣは、半導体にＳｉ（シリコン）を用いたＣＭＯＳ論理回路が主流である。しかし、Ｓｉでは動作不可能な高周波でのデジタル信号処理を実現するため、Ｓｉより電子移動度の大きいＧａＡｓなどの化合物半導体を用いた論理回路の研究開発が進められている。
【０００３】
ＧａＡｓでよく使用される論理回路の一つに、低電圧動作が可能で低消費電力、高集積化に適している直接結合型ＦＥＴ（電界効果トランジスタ）論理回路（Direct Coupled FET Logic；以下、ＤＣＦＬという）がある。このＤＣＦＬ１は、例えば図１に示すように構成されており、定電流接続した負荷用のデプレッション形ＦＥＴ（以下、負荷用Ｄ−ＦＥＴという）２と、スイッチング動作を行う駆動用のエンハンスメント形ＦＥＴ（以下、駆動用Ｅ−ＦＥＴという）３を直列に接続して構成されている。具体的にいうと、負荷用Ｄ−ＦＥＴ２のソース（Ｓ）及びゲート（Ｇ）と駆動用Ｅ−ＦＥＴ３のドレイン（Ｄ）とを接続し、当該接続点から出力端子Ｖout（出力電圧もＶoutで表わす）を取り出し、駆動用Ｅ−ＦＥＴ３のソース（Ｓ）をグランド（ＧＮＤ）に接続し、入力端子Ｖin（入力電圧もＶinで表わす）を駆動用Ｅ−ＦＥＴ３のゲート（Ｇ）につなぎ、負荷用Ｄ−ＦＥＴ２のドレイン（Ｄ）に電源電圧Ｖddを印加するようにしている。
【０００４】
図２はこのＤＣＦＬ１のＦＥＴレイアウトを示す図であって、ＧａＡｓ基板４の表面には、ｎ形不純物の注入によって負荷用Ｄ−ＦＥＴ２の活性層５（破線を施した領域）と駆動用Ｅ−ＦＥＴ３の活性層６（破線を施した領域）とが形成されており、両活性層５，６間に駆動用Ｅ−ＦＥＴ３のドレインと負荷用Ｄ−ＦＥＴ２のソースを兼用する電極（以下、ドレイン／ソース電極という）７が形成されており、負荷用Ｄ−ＦＥＴ２の活性層５を介してドレイン／ソース電極７の反対側に負荷用Ｄ−ＦＥＴ２のドレイン電極８が形成され、さらに、ドレイン／ソース電極７から活性層５を横切るように負荷用Ｄ−ＦＥＴ２のゲート電極９が延出されている。また、駆動用Ｅ−ＦＥＴ３の活性層６を介してドレイン／ソース電極７の反対側に駆動用Ｅ−ＦＥＴ３のソース電極１０が形成され、この活性層６上に駆動用Ｅ−ＦＥＴ３のゲート電極１１が設けられている。
【０００５】
このような構成のＤＣＦＬ１の動作負荷線を図３に示す。図３の横軸は駆動用Ｅ−ＦＥＴ３のドレイン電圧ＶdE（＝Ｖout）、縦軸は駆動用Ｅ−ＦＥＴ３及び負荷用Ｄ−ＦＥＴ２のドレイン電流Ｉdであって、図３には、Ｖin（＝駆動用Ｅ−ＦＥＴ３のゲート電圧Ｖgs）をパラメータとする駆動用Ｅ−ＦＥＴ３のドレイン電流−電圧（Ｉd−ＶdE）特性と、Ｖgs＝０のときの負荷用Ｄ−ＦＥＴ２のドレイン電流−電圧（Ｉd−ＶdD）特性［太線で示す］を示している。ただし、負荷用Ｄ−ＦＥＴ２のドレイン−ソース間電圧はＶdD＝Ｖdd−ＶdEである。このようなＤＣＦＬ１の動作は、図３の動作負荷線から理解されるが、この論理特性を入力電圧Ｖinと出力電圧Ｖoutとの関係で表わすと、理想的には、図４の理想特性（２点鎖線）に示すように入力電圧Ｖinが電圧Ｖthよりも大きい場合には、出力電圧ＶoutはＶout（Ｌ）となり、入力電圧Ｖinが電圧Ｖthよりも小さい場合には、出力電圧ＶoutはＶout（Ｈ）となり、理想的なインバータ（ＮＯＴゲート）特性を示す。
【０００６】
ここで、ＤＣＦＬ１が急峻に変化するときの入力電圧Ｖthはしきい値電圧（スレッショルド電圧）と呼ばれ、論理回路の特性を表わす重要なパラメータである。しきい値電圧Ｖthは、図３の負荷線からわかるように、駆動用Ｅ−ＦＥＴ３のドレイン電流Ｉdが負荷用Ｄ−ＦＥＴ２の最大電流値ＩdDmaxと同じ値をとるときの入力電圧Ｖinとなるので、負荷用Ｄ−ＦＥＴ２の最大電流値ＩdDmaxと駆動用Ｅ−ＦＥＴ３の最大電流値ＩdEmaxの比で決まる。
【０００７】
ところで、ＤＣＦＬ１のインバータ特性は、理想的には、図４に示した理想特性（２点鎖線）のように、
０≦Ｖin＜Ｖth  のとき  Ｖout（Ｈ）＝電源電圧Ｖdd
Ｖth＜Ｖin  のとき      Ｖout（Ｌ）＝０volt（ＧＮＤ電圧）
となることが望ましい。前者の動作を実現するには、負荷用Ｄ−ＦＥＴ２のオン抵抗を０Ωにし、後者の動作を実現するには、駆動用Ｅ−ＦＥＴ３のオン抵抗を０Ωにする必要がある。しかし、負荷用Ｄ−ＦＥＴ２や駆動用Ｅ−ＦＥＴ３の活性層５，６には抵抗成分があるため、オン抵抗を０Ωにすることは不可能である。よって、実際には、ＤＣＦＬ１のダイオード特性は、図４に実線で示したように、理想特性より少し劣化した特性になる。
【０００８】
【発明が解決しようとする課題】
しかし、ＤＣＦＬの高集積性を活かして集積化を行うと、図４に示したような論理特性がさらに劣化する場合がある。例えば、インバータ形のＤＣＦＬ１の駆動用Ｅ−ＦＥＴ３に代えて、３個の駆動用Ｅ−ＦＥＴ３ａ，３ｂ，３ｃを並列接続したものを負荷用Ｄ−ＦＥＴ２のソースとグランド（ＧＮＤ）の間に挿入し、各駆動用Ｅ−ＦＥＴ３ａ，３ｂ，３ｃのゲートにそれぞれ入力Ｖin(1)，Ｖin(2)，Ｖin(3)を接続した、図５のような３入力ＮＯＲゲートとしたＤＣＦＬ１２を考える。
【０００９】
図６は、この３入力ＮＯＲゲートとして構成したＤＣＦＬ１２のＦＥＴレイアウトを示す図である。ＧａＡｓ基板４の表面には、ｎ形不純物の注入によって負荷用Ｄ−ＦＥＴ２の活性層５（破線を施した領域）と各駆動用Ｅ−ＦＥＴ３ａ，３ｂ，３ｃの活性層６ａ，６ｂ，６ｃ（破線を施した領域）とが形成されており、２つの駆動用Ｅ−ＦＥＴ３ａ，３ｂの活性層６ａ，６ｂ間から負荷用Ｄ−ＦＥＴ２及び駆動用Ｅ−ＦＥＴ３ｃの活性層５，６ｃ間にかけて各駆動用Ｅ−ＦＥＴ３ａ，３ｂ，３ｃのドレインと負荷用Ｄ−ＦＥＴ２のソースを兼用するドレイン／ソース電極７が形成されており、負荷用Ｄ−ＦＥＴ２の活性層５を介してドレイン／ソース電極７の反対側に負荷用Ｄ−ＦＥＴ２のドレイン電極８が形成され、さらに、ドレイン／ソース電極７から活性層５を横切るように負荷用Ｄ−ＦＥＴ２のゲート電極９が延出されている。また、駆動用Ｅ−ＦＥＴ３ｃの活性層６ｃを介してドレイン／ソース電極７の反対側に駆動用Ｅ−ＦＥＴ３ｃのソース電極１０ｃが形成され、この活性層６ｃ上に駆動用Ｅ−ＦＥＴ３ｃのゲート電極１１ｃが設けられている。同様に、各駆動用Ｅ−ＦＥＴ３ａ，３ｂの活性層６ａ，６ｂを介してドレイン／ソース電極７の反対側に各駆動用Ｅ−ＦＥＴ３ａ，３ｂのソース電極１０ａ，１０ｂが形成され、この活性層６ａ，６ｂ上に各駆動用Ｅ−ＦＥＴ３ａ，３ｂのゲート電極１１ａ，１１ｂが設けられている。
【００１０】
このようなＦＥＴレイアウトの場合には、図６から分かるように、ドレイン／ソース電極７に関して同じ側に位置している駆動用Ｅ−ＦＥＴ３ａのソース電極１０ａが、負荷用Ｄ−ＦＥＴ２の活性層５の近傍に位置することになる。このソース電極１０ａと活性層５の距離は、一般に約５μｍ程度である。このため、このＤＣＦＬ１２においては、その論理特性を劣化させる、次の様な現象が生じる。
【００１１】
このＤＣＦＬ１２において、Ｖout（Ｈ）＝Ｖddを出力しているとき、負荷用Ｄ−ＦＥＴ２の活性層５はＶddの電位にある。このとき、駆動用Ｅ−ＦＥＴ３ａのソース電極１０ａ（ＧＮＤ電位）は負荷用Ｄ−ＦＥＴ２の活性層５からみて負電位にあるため、活性層５とソース電極１０ａの間に電界が生じる。
【００１２】
ところで、ＧａＡｓを始めとする化合物半導体は「深い準位」に起因する半絶縁性を有しており、その内部における電界分布は絶縁体の場合と全く異なっている。通常、絶縁体における電界分布は一様になるが、半絶縁体の場合は、高電位側の活性層の端で「深い準位」が帯電して空間電荷（電子）が発生するため、そこに電界が集中する。よって、先ほどの活性層５とソース電極１０ａの間に生じた電界のほとんどは、活性層端に集中している。この「深い準位」に起因する電界により、負荷用Ｄ−ＦＥＴ２の活性層５は駆動用Ｅ−ＦＥＴ３ａ側の側面（サイド）及び底面（バック）から空乏化する。このときの様子を図７に示す。ここで、図７（ａ）は活性層５の側部及び底部に帯電した負電荷（電子）１３と活性層５の側面及び底面から成長した空乏層１４を示している。図７（ｂ）は活性層５とソース電極１０ａの間のＸ方向の経路に沿った電位の変化を示しており、電位は活性層５の端部近傍で急激に変化している。図７（ｃ）は活性層５とソース電極１０ａの間の経路における電界の分布を示しており、電界は活性層５の端部近傍に集中している。この現象は、駆動用Ｅ−ＦＥＴ３ａのソース電極１０ａをＦＥＴのゲートに見立て、負荷用Ｄ−ＦＥＴ２の活性層５がそのゲートで制御されていると考えられるため、一般にサイドゲート効果（または、バックゲート効果）と呼ばれている。
【００１３】
以上説明したように、負荷用Ｄ−ＦＥＴ２の活性層５の一部が空乏化すると、そのドレイン電極８からソース電極（ドレイン／ソース電極７）への電流通過面積が減少するため、負荷用Ｄ−ＦＥＴ２のオン抵抗が増加することになる。よって、サイドゲート効果が生じたときの論理特性は、図４の場合よりさらに劣化する。すなわち、サイドゲート効果が生じると、負荷用Ｄ−ＦＥＴ２のオン抵抗が増大するので、負荷用Ｄ−ＦＥＴ２のドレイン電流−電圧（Ｉd−ＶdD）特性は、図８に実線で示した特性のように変化する。このため、負荷用Ｄ−ＦＥＴ２のオン抵抗が増すことにより、０≦Ｖin＜Ｖthでは、Ｖout（Ｈ）がＶddから急速に低下していき、ＤＣＦＬ１２の論理特性は、図９に実線で示すようにさらに劣化する。
【００１４】
図９に示したような論理特性の劣化［Ｖout（Ｈ）の低下］は、ノイズマージンの減少となり、論理回路の誤動作を起こす原因になる。サイドゲート効果の影響を小さくするには、素子間の距離を大きく取ればよいが、これを大きくし過ぎるとＤＣＦＬ１２の高集積性が損われてしまうという欠点がある。
【００１５】
本発明は叙上の従来例の欠点に鑑みてなされたものであり、その目的とするところは、ＤＣＦＬ等を用いた論理回路において、高集積化を行った場合でもサイドゲート効果による論理特性の劣化を改善できるようにすることにある。
【００１６】
請求項１に記載の論理回路は、デプレッション型電界効果トランジスタを定電流負荷素子として使用した論理回路であって、前記デプレッション型電界効果トランジスタが形成されている基板において、当該デプレッション型電界効果トランジスタに対してそのゲート電極の長手方向側に前記デプレッション型電界効果トランジスタの活性層から見て負電位となる低電位領域が位置するとともに、前記デプレッション型電界効果トランジスタと前記低電位領域の間に電界遮断領域が配置されており、前記電界遮断領域は、不純物層と、その上に形成された前記デプレッション型電界効果トランジスタのドレイン電極もしくはソース電極に接続された導体層とからなることを特徴としている。
【００１７】
例えば、請求項２に記載したＤＣＦＬ、すなわち負荷用デプレッション型電界効果トランジスタのソース電極に対して複数個の各エンハンスメント型電界効果トランジスタのドレイン電極をそれぞれ縦続接続し、前記デプレッション型電界効果トランジスタのドレイン電極に電源電圧を印加し、前記各エンハンスメント型トランジスタのソース電極を接地した論理回路であって、前記デプレッション型電界効果トランジスタの活性層と、当該デプレッション型電界効果トランジスタに対してそのゲート電極の長手方向側に位置する前記低電位領域となるエンハンスメント型電界効果トランジスタのソース電極との間に、前記電界遮断領域を配置したものである。
【００１８】
請求項１又は２に記載の論理回路にあっては、負荷用のデプレッション型ＦＥＴに対してそのゲート電極の長手方向側に、前記デプレッション型ＦＥＴの活性層から見て負電位となる低電位領域が位置し、前記デプレッション型ＦＥＴと前記低電位領域の間に電界遮断領域を配置しているので、デプレッション型ＦＥＴと周囲近傍の低電位領域例えばＥ−ＦＥＴのソース電極との間の電位差によってデプレッション型ＦＥＴの活性層にサイドゲート効果による空乏層が成長してデプレッション型ＦＥＴのオン抵抗が増大するのを防止することができる。この結果、論理回路の素子面積を大きくすることなく、その論理特性の劣化を改善することができる。
【００１９】
請求項３に記載の論理回路は、デプレッション型電界効果トランジスタを定電流負荷素子として使用した論理回路であって、前記デプレッション型電界効果トランジスタが形成されている基板の表面において、当該デプレッション型電界効果トランジスタに対してそのゲート電極の長手方向側に前記デプレッション型電界効果トランジスタの活性層から見て負電位となる低電位領域が位置するとともに、前記デプレッション型電界効果トランジスタと前記低電位領域の間に溝を凹設したことを特徴としている。
【００２０】
例えば、請求項４に記載したＤＣＦＬ、すなわちデプレッション型電界効果トランジスタのソース電極に対して複数個の各エンハンスメント型電界効果トランジスタのドレイン電極をそれぞれ縦続接続し、前記デプレッション型電界効果トランジスタのドレイン電極に電源電圧を印加し、前記各エンハンスメント型トランジスタのソース電極を接地した論理回路であって、前記デプレッション型電界効果トランジスタの活性層と、当該デプレッション型電界効果トランジスタに対してそのゲート電極の長手方向側に位置する前記低電位領域となるエンハンスメント型電界効果トランジスタのソース電極との間に、前記溝を配置したものである。
【００２１】
請求項３又は４に記載の論理回路にあっては、負荷用のデプレッション型ＦＥＴに対してそのゲート電極の長手方向側に前記デプレッション型ＦＥＴの活性層から見て負電位となる低電位領域が位置するとともに前記デプレッション型ＦＥＴと前記低電位領域の間に溝を設けているので、デプレッション型ＦＥＴと周囲近傍の低電位領域例えばＥ−ＦＥＴのソース電極との間の電位差によって生じる電気力線は溝の下方を迂回することとなり、デプレッション型ＦＥＴの活性層に加わる電界を弱めることができる。この結果、サイドゲート効果による空乏層の成長を抑制してデプレッション型ＦＥＴのオン抵抗が増大するのを防止でき、論理回路の素子面積を大きくすることなく、その論理特性の劣化を改善することができる。
【００２２】
請求項５に記載の論理回路は、デプレッション型電界効果トランジスタを定電流負荷素子として使用した論理回路であって、基板の表面に、周囲よりも高くなった高台部を設け、当該高台部のうえに前記デプレッション型電界効果トランジスタを形成し、前記デプレッション型電界効果トランジスタが形成されている基板の表面において、当該デプレッション型電界効果トランジスタの活性層から見て負電位となるゲート電極の長手方向側に前記デプレッション型電界効果トランジスタに対する低電位領域が位置するとともに、前記デプレッション型電界効果トランジスタと前記低電位領域の間に前記高台部周囲の段差部が位置することを特徴としている。
【００２３】
例えば、請求項６に記載したＤＣＦＬ、すなわちデプレッション型電界効果トランジスタのソース電極に対して複数個の各エンハンスメント型電界効果トランジスタのドレイン電極をそれぞれ縦続接続し、前記デプレッション型電界効果トランジスタのドレイン電極に電源電圧を印加し、前記各エンハンスメント型トランジスタのソース電極を接地した論理回路であって、前記デプレッション型電界効果トランジスタを前記高台部に形成するとともに、前記デプレッション型電界効果トランジスタの活性層と、当該デプレッション型電界効果トランジスタに対してそのゲート電極の長手方向側に位置する前記低電位領域となるエンハンスメント型電界効果トランジスタのソース電極との間に、前記高台部周囲の段差部が位置するものである。
【００２４】
請求項５又は６に記載の論理回路にあっては、負荷用のデプレッション型ＦＥＴを高台部に形成し、当該高台部の上に前記デプレッション型ＦＥＴを形成し、前記デプレッション型ＦＥＴが形成されている基板の表面において、当該デプレッション型ＦＥＴに対してそのゲート電極の長手方向側に前記デプレッション型ＦＥＴの活性層から見て負電位となる低電位領域が位置するとともに前記デプレッション型ＦＥＴと前記低電位領域の間に前記高台部の周囲の段差部が位置しているので、デプレッション型ＦＥＴに対と、その周囲近傍の低電位領域例えばＥ−ＦＥＴのソース電極との距離を離してデプレッション型ＦＥＴの活性層に加わる電界を弱めることができる。この結果、サイドゲート効果による空乏層の成長を抑制してデプレッション型ＦＥＴのオン抵抗が増大するのを防止でき、論理回路の素子面積を大きくすることなく、その論理特性の劣化を改善することができる。
【００２５】
【発明の実施の形態】
（第１の実施形態）
図１０は本発明の一実施形態によるＤＣＦＬ２１のＦＥＴレイアウトを示す図であって、このＤＣＦＬ２１は３入力ＮＯＲゲート（図５参照）として構成されている。なお、図６に示した従来例と同一構成要素については、同一の符号を付し、重複して説明することは省略する。
【００２６】
この実施形態によるＤＣＦＬ２１にあっては、図１０に示すように、負荷用Ｄ−ＦＥＴ２の活性層５と駆動用Ｅ−ＦＥＴ３ａのソース電極１０ａを結ぶ直線上において、ＧａＡｓ基板４の表面層にｎ形不純物を注入して不純物層２２を形成し、当該不純物層２２の表面に導体層２３を設け、当該導体層２３に負荷用Ｄ−ＦＥＴ２のドレイン電極８と同じ電源電圧Ｖddを印加し、不純物層２２と導体層２３とから電界遮断領域２４を形成している。具体的には、負荷用Ｄ−ＦＥＴ２のドレイン電極８から延出させた導体層２３を不純物層２２の上面に配置して電界遮断領域２４を形成している。
【００２７】
ＤＣＦＬ２１がＶout（Ｈ）＝Ｖddを出力しているとき、負荷用Ｄ−ＦＥＴ２の活性層５の電位はＶddにあり、駆動用Ｅ−ＦＥＴ３ａのソース電極１０ａはグランド電位にあるが、この実施形態にあっては、図１１（ａ）に示すように、負荷用Ｄ−ＦＥＴ２の活性層５と駆動用Ｅ−ＦＥＴ３ａのソース電極１０ａとの中間に、当該活性層５と同電位にある電界遮断領域２４を配置しているので、ソース電極１０ａと活性層５との間の電位差は、大部分ソース電極１０ａと不純物層２２との間に生じる［図１１（ｂ）］。このため、「深い準位」による負電荷２５は電界遮断領域２４の不純物層２２の側面及び底面に集中して発生し、この部分に比較的大きな電界が発生し［図１１（ｃ）］、不純物層２２の側面及び底面から不純物層２２内に比較的大きな空乏層２６が成長する。一方、活性層５と不純物層２２との電位差は小さいので［図１１（ｂ）］、活性層５の近傍に生じる「深い準位」に起因する負電荷１３が大幅に減少し、この部分に発生する電界も小さくなって［図１１（ｃ）］、活性層５内に生成する空乏層１４が収縮する。
【００２８】
本実施形態においては、上記のように負荷用Ｄ−ＦＥＴ２と駆動用Ｅ−ＦＥＴ３ａの中間に、電源電位Ｖddにある電界遮断領域２４を配置することにより、図１１（ａ）に示したように、活性層５の空乏化率を小さくできる。この結果、負荷用Ｄ−ＦＥＴ２のオン抵抗が従来のＤＣＦＬ１２に比べて減少し、図１２に示すように、Ｖgs＝０のときの負荷用Ｄ−ＦＥＴ２のドレイン電流−電圧（Ｉd−ＶdD）特性も、「深い準位」の影響を受けていた２点鎖線の状態から実線の状態へと回復する。これに伴ってＤＣＦＬ２１の論理特性も、図１３に示すように、２点鎖線で示した従来例の論理特性から、実線で示したように良好な論理特性へと改善される。
【００２９】
図１２及び図１３で示した実測結果によれば、サイドゲート効果を完全に消滅させるまでには至っていないが、サイドゲート効果を大きく抑制でき、論理特性をかなり改善できていることが分かる。しかも、本実施形態では、サイドゲート効果を抑制するために負荷用Ｄ−ＦＥＴ２と駆動用Ｅ−ＦＥＴ１０ａの距離を大きく離すなど、論理ゲートの占有面積を拡大するような手段は必要でないから、ＤＣＦＬ２１の高集積性が損なわれることがない。
【００３０】
（第２の実施形態）
図１４は本発明の別な実施形態によるＤＣＦＬ（３入力ＮＯＲゲート）２７のＦＥＴレイアウトを示す図である。このＤＣＦＬ２７にあっては、図１４に示すように、負荷用Ｄ−ＦＥＴ２の活性層５と駆動用Ｅ−ＦＥＴ３ａのソース電極１０ａを結ぶ直線上において、ＧａＡｓ基板４の表面層にｎ形不純物を注入して不純物層２２を形成し、負荷用Ｄ−ＦＥＴ２のソース電極（ドレイン／ソース電極７）から延出させた導体層２３を不純物層２２の上面に配置し、不純物層２２及び導体層２３からなる電界遮断領域２４を形成している。
【００３１】
この実施形態にあっても、ＤＣＦＬ２７がＶout（Ｈ）＝Ｖddを出力しているときには、電界遮断領域２４の電位は活性層５と同じく電源電位Ｖddとなるので、第１の実施形態と同じ原理により、活性層５の空乏層が縮小される。従って、負荷用Ｄ−ＦＥＴ２のオン抵抗が従来のＤＣＦＬ１２に比べて減少し、ＤＣＦＬ２７の論理特性も良好となる。
【００３２】
また、第１の実施形態では、負荷用Ｄ−ＦＥＴ２のドレイン電極８から導体層２３を延出しているので、電界遮断領域２４とドレイン／ソース電極７との間に隙間が生じるのを避けることができず、この隙間から活性層５とソース電極１０ａの間の電界（電気力線）が漏れ出ると、電界遮断領域２４を迂回した電界のために活性層５の近傍に電界が集中し、活性層５内の空乏層１４が大きく成長する恐れがある。これに対し、第２の実施形態では、負荷用Ｄ−ＦＥＴ２のソース電極（ドレイン／ソース電極７）から導体層２３を延出しているので、ドレイン／ソース電極７と電界遮断領域２４との間に隙間が発生しないように配置できる。なお、この配置では、電界遮断領域２４の延出先端側を十分に延ばすことができるので、先端側からの電界の迂回も十分に妨げることができる。
【００３３】
（第３の実施形態）
図１５は本発明のさらに別な実施形態によるＤＣＦＬ（３入力ＮＯＲゲート）２８のＦＥＴレイアウトを示す図である。このＤＣＦＬ２８にあっては、図１５に示すように、負荷用Ｄ−ＦＥＴ２の活性層５と駆動用Ｅ−ＦＥＴ３ａのソース電極１０ａを結ぶ直線上において、ＧａＡｓ基板４の表面層にｎ形不純物を注入して不純物層２２を形成し、負荷用Ｄ−ＦＥＴ２のソース電極（ドレイン／ソース電極７）から延出させた導体層２３を不純物層２２の上面に配置し、不純物層２２及び導体層２３からなる電界遮断領域２４を形成している。さらに、当該ＤＣＦＬ２８の負荷用Ｄ−ＦＥＴ２の活性層５と、隣接するＤＣＦＬ２８の駆動用Ｅ−ＦＥＴ３ａのソース電極１０ａを結ぶ直線上において、ＧａＡｓ基板４の表面層にｎ形不純物を注入して不純物層２９を形成し、負荷用Ｄ−ＦＥＴ２のドレイン電極８から延出させた導体層３０を不純物層２９の上面に配置し、不純物層２９及び導体層３０からなる電界遮断領域３１を形成している。
【００３４】
このＤＣＦＬ２８にあっては、電界遮断領域２４を設けることによって、素子内における活性層５とソース電極１０ａ間の電界による空乏層１４の成長（素子内のサイドゲート効果）を抑制し、電界遮断領域３１を設けることによって、素子間における活性層５とソース電極１０ａ間の電界による空乏層１４の成長（素子間のサイドゲート効果）を抑制し、集積化されたＤＣＦＬ２８の論理特性をより改善できるようにしている。
【００３５】
（第４の実施形態）
図１６は本発明のさらに別な実施形態によるＤＣＦＬ（３入力ＮＯＲゲート）３２のＦＥＴレイアウトを示す図である。このＤＣＦＬ３２は、負荷用Ｄ−ＦＥＴ２の周囲近傍にトレンチ（溝）を凹設したことを特徴としている。具体的にいうと、負荷用Ｄ−ＦＥＴ２の活性層５と駆動用Ｅ−ＦＥＴ３ａのソース電極１０ａを結ぶ直線上において、エッチングによってＧａＡｓ基板４の表面にトレンチ３３を凹設している。さらに、当該ＤＣＦＬ２８の負荷用Ｄ−ＦＥＴ２の活性層５と、隣接するＤＣＦＬ２８の駆動用Ｅ−ＦＥＴ３ａのソース電極１０ａを結ぶ直線上においても、エッチングによりＧａＡｓ基板４の表面にトレンチ３４を凹設している。
【００３６】
図１６のＤＣＦＬ３２のように、負荷用Ｄ−ＦＥＴ２の周囲近傍にトレンチ３３，３４を設けると、電界（電気力線）がトレンチの下方を迂回して活性層５とソース電極１０ａとの間の電気的な距離が長くなるので、負荷用Ｄ−ＦＥＴ２の活性層５と駆動用Ｅ−ＦＥＴ３ａのソース電極１０ａの距離をそのままで、電気的には当該距離を遠く離したのと同じ作用が得られる。よって、活性層５とソース電極１０ａの間に生じる電界を弱めることができ、負荷用Ｄ−ＦＥＴ２の活性層５におけるサイドゲート効果を抑制することができ、ＤＣＦＬ３２の論理特性の劣化を改善することができる。
【００３７】
（第５の実施形態）
図１７は本発明のさらに別な実施形態によるＤＣＦＬ（３入力ＮＯＲゲート）３５のＦＥＴレイアウトを示す図である。このＤＣＦＬ３５は、負荷用Ｄ−ＦＥＴ２をメサ（台地）３６上に形成したことを特徴としている。すなわち、ＧａＡｓ基板４の一部を周囲よりも高くしてメサ３６を形成し、このメサ３６の上に負荷用Ｄ−ＦＥＴ２だけを形成している。
【００３８】
図１７のＤＣＦＬ３５のように、負荷用Ｄ−ＦＥＴ２をメサ３６上に設けると、活性層５とソース電極１０ａ間を立体化することによって距離を長くできるので、負荷用Ｄ−ＦＥＴ２の活性層５と駆動用Ｅ−ＦＥＴ３ａのソース電極１０ａの平面距離をそのままで、その実距離を長くすることができる。よって、活性層５とソース電極１０ａの間に生じる電界を弱めることができ、負荷用Ｄ−ＦＥＴ２の活性層５におけるサイドゲート効果を抑制することができ、ＤＣＦＬ３５の論理特性の劣化を改善することができる。
【００３９】
なお、上記各実施形態においては、Ｄ−ＦＥＴを定電流負荷素子として用いた論理回路の例としてＤＣＦＬを説明したが、本発明はこのような論理回路に適用できるに止まるものではない。例えば、定電流接続を行なった負荷用Ｄ−ＦＥＴを用いるＢＦＬ（Buffered FET Logic）やＳＤＦＬ（Schottky Diode FET Logic）等においても、本発明を適用することができ、それによって高集積化を行った場合のサイドゲート効果を抑制し、論理特性の劣化を改善することが可能である。
【図面の簡単な説明】
【図１】インバータ型のＤＣＦＬの構成を示す回路図である。
【図２】従来のインバータ型ＤＣＦＬのＦＥＴレイアウトを示す平面図である。
【図３】同上のＤＣＦＬを構成する負荷用Ｄ−ＦＥＴ及び駆動用Ｅ−ＦＥＴの動作負荷線を示す図である。
【図４】同上のＤＣＦＬのインバータ特性を示す入出力特性図である。
【図５】３入力ＮＯＲゲート型のＤＣＦＬの構成を示す回路図である。
【図６】従来の３入力ＮＯＲゲート型ＤＣＦＬのＦＥＴレイアウトを示す平面図である。
【図７】同上のＤＣＦＬにおいて、Ｘ方向（図６）に沿った様子を示す図であって、（ａ）は負荷用Ｄ−ＦＥＴと駆動用Ｅ−ＦＥＴの１つとの間の構造を示す断面図、（ｂ）は電位の変化を示す図、（ｃ）は電界の分布を示す図である。
【図８】同上のＤＣＦＬを構成する負荷用Ｄ−ＦＥＴ及び駆動用Ｅ−ＦＥＴの動作負荷線を示す図である。
【図９】同上のＤＣＦＬのインバータ特性を示す入出力特性図である。
【図１０】本発明の一実施形態による３入力ＮＯＲゲート型ＤＣＦＬのＦＥＴレイアウトを示す平面図である。
【図１１】同上のＤＣＦＬにおいて、Ｘ方向に沿った様子を示す図であって、（ａ）は負荷用Ｄ−ＦＥＴと駆動用Ｅ−ＦＥＴの１つとの間の構造を示す断面図、（ｂ）は電位の変化を示す図、（ｃ）は電界の分布を示す図である。
【図１２】同上のＤＣＦＬを構成する負荷用Ｄ−ＦＥＴ及び駆動用Ｅ−ＦＥＴの動作負荷線を示す図である。
【図１３】同上のＤＣＦＬのインバータ特性を示す入出力特性図である。
【図１４】本発明の別な実施形態による３入力ＮＯＲゲート型ＤＣＦＬのＦＥＴレイアウトを示す平面図である。
【図１５】本発明のさらに別な実施形態による３入力ＮＯＲゲート型ＤＣＦＬのＦＥＴレイアウトを示す平面図である。
【図１６】本発明のさらに別な実施形態による３入力ＮＯＲゲート型ＤＣＦＬのＦＥＴレイアウトを示す平面図である。
【図１７】本発明のさらに別な実施形態による３入力ＮＯＲゲート型ＤＣＦＬのＦＥＴレイアウトを示す平面図である。
【符号の説明】
２  負荷用Ｄ−ＦＥＴ
３ａ，３ｂ，３ｃ  駆動用Ｅ−ＦＥＴ
５  負荷用Ｄ−ＦＥＴの活性層
６ａ，６ｂ，６ｃ  駆動用Ｅ−ＦＥＴの活性層
８  負荷用Ｄ−ＦＥＴのドレイン電極
１０ａ，１０ｂ，１０ｃ  駆動用Ｅ−ＦＥＴのソース電極
２２，２９  不純物層
２３，３０  導体層
２４，３１  電界遮断領域
３３，３４  トレンチ
３６  メサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図６】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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