(57)【特許請求の範囲】
【請求項１】
半導体基板上に位置する第１導電型不純物を含む第１半導体層と、
前記第１半導体層の上に位置し、前記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層と、
前記第２半導体層の上に位置し、第１導電型不純物を含む第３半導体層と、
前記第３半導体層中において所定の間隔を隔てて設けられ、前記第２半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、
前記第３半導体層中の前記ソース／ドレイン領域層の間において、下面が前記第２半導体層にまで延在するように設けられ、前記第２半導体層の不純物濃度よりも高い濃度の第１導電型の不純物濃度を含むゲート領域層と、
を備える、横型接合型電界効果トランジスタ。
【請求項２】
前記第２半導体層と、前記第３半導体層との不純物濃度が略同じである、請求項１に記載の横型接合型電界効果トランジスタ。
【請求項３】
半導体基板上に位置する第１導電型不純物を含む第１半導体層と、
前記第１半導体層の上に位置し、前記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層と、
前記第２半導体層中において所定の間隔を隔てて設けられ、前記第２半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、
前記第２半導体層中の前記ソース／ドレイン領域層の間に設けられ、前記第２半導体層の不純物濃度よりも高い濃度の第１導電型の不純物濃度を含むゲート領域層と、
を備える、横型接合型電界効果トランジスタ。
【請求項４】
前記第１半導体層の最上部と前記ゲート領域層の最下部との間の間隔が、前記第２半導体層と前記ゲート領域層との接合における拡散電位で拡がる空乏層の間隔よりも小さいことを特徴とする、請求項１から３のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項５】
前記第１半導体層と前記ゲート領域層とに挟まれた前記第２半導体層に、前記ゲート領域層と略同じ不純物濃度を有し、かつ同電位を有する不純物注入領域が設けられる、請求項１から３のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項６】
前記不純物注入領域が１つ設けられる、請求項５に記載の横型接合型電界効果トランジスタ。
【請求項７】
前記不純物注入領域の最上部と前記ゲート領域層の最下部との間の間隔が、前記第２半導体層と前記ゲート領域層との接合における拡散電位で拡がる空乏層の間隔の２倍よりも小さく、
前記不純物注入領域の最下部と前記第１半導体層の最上部との間の間隔が、前記第２半導体層と前記不純物注入領域との接合における拡散電位で拡がる空乏層の間隔よりも小さい、請求項６に記載の横型接合型電界効果トランジスタ。
【請求項８】
前記不純物注入領域が２以上設けられる、請求項５に記載の横型接合型電界効果トランジスタ。
【請求項９】
前記ゲート領域層に最も近接する前記不純物注入領域の最上部と前記ゲート領域層の最下部との間の間隔が、前記第２半導体層と前記ゲート領域層との接合における拡散電位で拡がる空乏層の間隔の２倍よりも小さく、
前記不純物注入領域同士の間隔が、前記第２半導体層と前記ゲート領域層との接合における拡散電位で拡がる空乏層の間隔の２倍よりも小さく、
前記第１半導体層に最も近接する前記不純物注入領域の最下部と前記第１半導体層の最上部との間の間隔が、前記第２半導体層と前記不純物注入領域との接合における拡散電位で拡がる空乏層の間隔のよりも小さい、請求項８に記載の横型接合型電界効果トランジスタ。
【請求項１０】
半導体基板上に位置する第１導電型不純物を含む第１半導体層と、
前記第１半導体層の上に位置し、前記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層と、
前記第２半導体層の上に位置し、第１導電型不純物を含む第３半導体層と、
前記第３半導体層中において所定の間隔を隔てて設けられ、前記第２半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、
前記第３半導体層中の前記ソース／ドレイン領域層の間において、下面が前記第１半導体層にまで延在する領域と、前記第２半導体層にまで延在する領域とが存在するように設けられ、前記第２半導体層の不純物濃度よりも高い濃度の第１導電型の不純物濃度を含むゲート領域層と、
を備える、横型接合型電界効果トランジスタ。
【請求項１１】
前記第２半導体層の厚さと前記第３半導体層の厚さとが略同一であり、
前記第３半導体層の不純物濃度が、前記第２半導体層の不純物濃度の略半分の濃度に設けられる、請求項１および１０に記載の横型接合型電界効果トランジスタ。
【請求項１２】
前記第３半導体層の厚さが、前記第２導体層の厚さの略半分であり、
前記第３半導体層の不純物濃度と、前記第２半導体層の不純物濃度とが、略同一に設けられる、請求項１および１０に記載の横型接合型電界効果トランジスタ。
【請求項１３】
半導体基板上に位置する第１導電型不純物を含む第１半導体層と、
前記第１半導体層の上に位置し、前記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層と、
前記第２半導体層の上に位置し、第１導電型不純物を含む第３半導体層と、
前記第３半導体層中において所定の間隔を隔てて設けられ、前記第２半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース領域層およびドレイン領域層と、
前記第３半導体層中の前記ソース領域層と前記ドレイン領域層の間に設けられる第１導電型の不純物濃度を含むゲート領域層と、を備え、
所定電圧の印加時に、前記ゲート領域層と前記ドレイン領域層との間に位置する前記第３半導体層と、この第３半導体層が接する範囲の前記第２半導体層をすべて空乏層化することが可能なように、前記ゲート領域層、第２半導体層、および前記第３半導体層のそれぞれの厚さと不純物濃度とが設定される、横型接合型電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、横型接合型電界効果トランジスタに関し、より特定的には、良好な耐圧性能を維持したままオン抵抗を低減可能とする横型接合型電界効果トランジスタの構造に関する。
【０００２】
【従来の技術】
接合型電界効果トランジスタ（以下、ＪＦＥＴ（Junction Field Effect Transistor)と称する)は、キャリアが通過するチャネル領域の側部に設けられたｐｎ接合に、ゲート電極から逆バイアス電圧を印加することにより、ｐｎ接合からの空乏層をチャネル領域へ広げ、チャネル領域のコンダクタンスを制御してスイッチング等の動作を行う。このうち、横型ＪＦＥＴは、チャネル領域においてキャリアが素子表面に平行に移動するものをいう。
【０００３】
チャネルのキャリアは電子（ｎ型）でも正孔（ｐ型）でもよいが、通常、半導体基板にＳｉＣを用いるＪＦＥＴにおいては、チャネル領域をｎ型不純物領域とすることが多いため、以後の説明では便宜上、チャネルのキャリアは電子、したがってチャネル領域はｎ型不純物領域として話を進めるが、チャネル領域をｐ型不純物領域とする場合もあることは言うまでもない。
【０００４】
図７は、従来の横型ＪＦＥＴを示す断面図である（米国特許登録番号5,264,713 Junction Field-Effect Transistor Formed in Silicon Carbide）。ｐ型ＳｉＣ基板１１０の上にｐ+型のエピタキシャル層１１２が配置され、その上にｎ-型のチャネル層１１４が形成されている。チャネル層１１４の上には、トレンチ１２４をはさんで、一方にｎ型のソース領域１１６が、また他方にはｎ型のドレイン領域１１８が配置され、それぞれの上にソース電極１２０とドレイン電極１２２とが配置されている。ＳｉＣ基板１１０の裏面側には、ゲートコンタクト層１３０が形成され、その上にゲート電極（図示せず）が設けられている。ソース／ドレイン領域１１６，１１８を通りチャネル層１１４の中にいたる深さを有するトレンチ１２４が設けられ、トレンチ１２４の底部と第１導電型のエピタキシャル層１１２との間の、第２導電型のエピタキシャル層１１４にはチャネルが形成されている。
【０００５】
エピタキシャル層１１２におけるｐ型不純物の濃度の値は、チャネルを含むエピタキシャル層１１４におけるｎ型の濃度の値よりも高く、接合部への逆バイアス電圧の印加により空乏層がチャネルに向けて拡大する構成となっている。空乏層がチャネルを塞いだとき、電流がチャネルを通過することができないため、オフ状態となる。このため、逆バイアス電圧の大きさを加減することにより、空乏層がチャネル領域を遮断するか否か制御することが可能となる。この結果、たとえば、ゲート・ソース間の逆バイアス電圧を加減することにより、電流のオンオフ制御を行なうことが可能となる。
【０００６】
【発明が解決しようとする課題】
大電流のオンオフ制御を行なう場合、消費電力等の低減をはかるために、オン抵抗を低下させることが非常に望ましい。しかしながら、チャネル厚さやチャネル層の不純物濃度を高めることによりオン抵抗を低減させようとすると、耐圧性能が低下する問題がある。
【０００７】
図８は、横型ＪＦＥＴの耐圧性能を説明するための、チャネル、ソース、ドレインおよびゲートを示す断面図である。また、図９は、破壊電圧時のドレイン／ゲート間の電界分布を説明する断面図である。図９に示す、電界分布はｐ型エピタキシャル層からドレイン電極にいたる間のｎ型エピタキシャル層内の電界分布である。この図９中で、Ｅmaxは、ドレインからｐｎ接合にいたる間の距離Ｗを空乏層としたときの破壊電界を表わす。このＥmaxは、次の（１）式のように表示することができる。ただし、ｑは素電荷、Ｎdはドレイン電極からｐｎ接合にいたる間のｎ型不純物濃度、εsは半導体の誘電率を表わす。
【０００８】
Ｅmax＝ｑＮdＷ/εs ・・・・・・・・・・（１）
ソース接地の場合、破壊発生時にドレイン・ゲート間電圧が最大となっているため、破壊電圧Ｖb、すなわち耐圧は、次の（２）〜（４）式によって与えられる。ここで、Ｖdgmaxは、ドレイン・ゲート間に印加できる最大電圧であり、また、Ｖgsは、オフ状態にするのに必要なゲート・ソース間電圧である。
【０００９】
Ｖb＝Ｖdgmax−Ｖgs ・・・・・・・・・・・（２）
Ｖdgmax＝ｑＮdＷ2/(２εs)・・・・・・・・（３）
Ｖgs＝ｑＮdｈ2/(２εs) ・・・・・・・・・（４）
オン抵抗を低下させるには、次の２つの直接的な方法がある。この２つの場合について、耐圧性能が向上するか否か、すなわちＶbが増大するか否か検討する。
【００１０】
（ａ）チャネル厚さｈを増やした場合（不純物濃度は変えない）：
（４）式よりＶgsが大きくなり、このため、（２）式よりＶbが減少する。すなわち、耐圧性能は劣化してしまう。
【００１１】
（ｂ）チャネルを含むｎ型エピタキシャル層のｎ型不純物濃度Ｎdを増やした場合（Ｖgsは不変とする。すなわち、ｎ型不純物濃度は増大させるが、チャネル厚さｈは小さくする。）：
ｎ型エピタキシャル層のｎ型不純物濃度が変わると（１）式よりＥmaxが増大し、上記に示さない関係式によりＷは減少する。上述の関係式から直接導出することはできないが、耐圧Ｖdgmaxとｎ型不純物濃度との関係は、図１０のように求めることができる。図１０によれば、不純物濃度の増加につれて耐圧Ｖdgmaxが低下することが分かる。
【００１２】
上記のように、横型ＪＦＥＴのオン抵抗を直接的に低下させたのでは、耐圧性能を劣化させてしまうことが分かる。
【００１３】
そこで、本発明は、高い耐圧性能を維持した上で、さらにオン抵抗を低くすることができる構造を有する横型ＪＦＥＴを提供することを目的とする。
【００１４】
【課題を解決するための手段】
この発明に基いた横型ＪＦＥＴの一つの局面においては、半導体基板上に位置する第１導電型不純物を含む第１半導体層と、上記第１半導体層の上に位置し、上記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層と、上記第２半導体層の上に位置し、第１導電型不純物を含む第３半導体層と、上記第３半導体層中において所定の間隔を隔てて設けられ、上記第２半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、上記第３半導体層中の上記ソース／ドレイン領域層の間において、下面が上記第２半導体層にまで延在するように設けられ、上記第２半導体層の不純物濃度よりも高い濃度の第１導電型の不純物濃度を含むゲート領域層とを備える。
【００１５】
上記構造を採用することにより、通常の第１導電型不純物と第２導電型不純物の接合（ＰＮ接合）で見られる電界分布ではなく、平行平板型のコンデンサに近い等電界の電界分布が実現することになる。その結果、従来構造の横型ＪＦＥＴに比べて、耐圧を保持したまま、オン抵抗を下げることが可能になる。
【００１６】
また、上記発明において好ましくは、上記第２半導体層と、上記第３半導体層との不純物濃度が略同じである。この構成にすることにより、より効果的に、耐圧を保持したまま、オン抵抗を最も下げることが可能になる。
【００１７】
この発明に基いた横型ＪＦＥＴの他の局面においては、半導体基板上に位置する第１導電型不純物を含む第１半導体層と、上記第１半導体層の上に位置し、上記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層と、上記第２半導体層中において所定の間隔を隔てて設けられ、上記第２半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、上記第２半導体層中の上記ソース／ドレイン領域層の間に設けられ、上記第２半導体層の不純物濃度よりも高い濃度の第１導電型の不純物濃度を含むゲート領域層とを備える。
【００１８】
上記構造を採用することにより、通常の第１導電型不純物と第２導電型不純物の接合（ＰＮ接合）で見られる電界分布ではなく、平行平板型のコンデンサに近い等電界の電界分布が実現することになる。その結果、従来構造の横型ＪＦＥＴに比べて、耐圧を保持したまま、オン抵抗を下げることが可能になる。
【００１９】
また、上記発明において好ましくは、上記第１半導体層の最上部と上記ゲート領域層の最下部との間の間隔が、上記第２半導体層と上記ゲート領域層との接合における拡散電位で拡がる空乏層の間隔よりも小さいことを特徴とする。この構成を採用することにより、ノーマリオフを実現させることが可能になる。
【００２０】
また、上記発明において好ましくは、上記第１半導体層と上記ゲート領域層とに挟まれた上記第２半導体層に、上記ゲート領域層と略同じ不純物濃度を有し、かつ同電位を有する不純物注入領域が設けられる。この構成を採用することにより、より効果的にチャネル抵抗をさらに低下させることが可能になり、さらにオン抵抗を低下させることが可能になる。
【００２１】
また、上記発明において好ましくは、上記不純物注入領域が１つ設けられる。この構成を採用することにより、実効的なチャネル厚が大きくなるため、より効果的にオン抵抗を低下させることが可能となる。
【００２２】
また、上記発明において好ましくは、上記不純物注入領域の最上部と上記ゲート領域層の最下部との間の間隔が、上記第２半導体層と上記ゲート領域層との接合における拡散電位で拡がる空乏層の間隔の２倍よりも小さく、上記不純物注入領域の最下部と上記第１半導体層の最上部との間の間隔が、上記第２半導体層と上記不純物注入領域との接合における拡散電位で拡がる空乏層の間隔のよりも小さい。この構成を採用することにより、ノーマリオフを実現させることが可能になる。
【００２３】
また、上記発明において好ましくは、上記不純物注入領域が２以上設けられる。この構成を採用することにより、より効果的にチャネル抵抗をさらに低下させることが可能になり、さらにオン抵抗を低下させることが可能になる。
【００２４】
また、上記発明において好ましくは、上記ゲート領域層に最も近接する上記不純物注入領域の最上部と上記ゲート領域層の最下部との間の間隔が、上記第２半導体層と上記ゲート領域層との接合における拡散電位で拡がる空乏層の間隔の２倍よりも小さく、上記不純物注入領域同士の間隔が、上記第２半導体層と上記ゲート領域層との接合における拡散電位で拡がる空乏層の間隔の２倍よりも小さく、上記第１半導体層に最も近接する上記不純物注入領域の最下部と上記第１半導体層の最上部との間の間隔が、上記第２半導体層と上記不純物注入領域との接合における拡散電位で拡がる空乏層の間隔よりも小さい。この構成を採用することにより、ノーマリオフを実現させることが可能になる。
【００２５】
この発明に基いた横型ＪＦＥＴのさらに他の局面においては、半導体基板上に位置する第１導電型不純物を含む第１半導体層と、上記第１半導体層の上に位置し、上記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層と、上記第２半導体層の上に位置し、第１導電型不純物を含む第３半導体層と、上記第３半導体層中において所定の間隔を隔てて設けられ、上記第２半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、上記第３半導体層中の上記ソース／ドレイン領域層の間において、下面が上記第１半導体層にまで延在する領域と、上記第２半導体層にまで延在する領域とが存在するように設けられ、上記第２半導体層の不純物濃度よりも高い濃度の第１導電型の不純物濃度を含むゲート領域層とを備える。
【００２６】
また、上記発明において好ましくは、上記第２半導体層の厚さと上記第３半導体層の厚さとが略同一であり、上記第３半導体層の不純物濃度が、上記第２半導体層の不純物濃度の略半分の濃度に設けられる。
【００２７】
また、上記発明において好ましくは、上記第３半導体層の厚さが、上記第２導体層の厚さの略半分であり、上記第３半導体層の不純物濃度と、上記第２半導体層の不純物濃度とが、略同一に設けられる。
【００２８】
この構成を採用することにより、所定電圧の印加時に、ゲート領域層とドレイン領域層との間に位置する第３半導体層と、この第３半導体層が接する範囲の第２半導体層をすべて空乏層によって満たすことが可能になる。その結果、第２半導体層の厚さの増加、抵抗値の増加を招くことなく、容易に耐圧値の大きい横型ＪＦＥＴを得ることが可能になる。
【００２９】
この発明に基いた横型ＪＦＥＴのさらに他の局面においては、半導体基板上に位置する第１導電型不純物を含む第１半導体層と、上記第１半導体層の上に位置し、上記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層と、上記第２半導体層の上に位置し、第１導電型不純物を含む第３半導体層と、上記第３半導体層中において所定の間隔を隔てて設けられ、上記第２半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース領域層およびドレイン領域層と、上記第３半導体層中の上記ソース領域層と上記ドレイン領域層の間に設けられる第１導電型の不純物濃度を含むゲート領域層とを備え、所定電圧の印加時に、上記ゲート領域層と上記ドレイン領域層との間に位置する上記第３半導体層と、この第３半導体層が接する範囲の上記第２半導体層をすべて空乏層化することが可能なように、上記ゲート領域層、上記第２半導体層、および上記第３半導体層のそれぞれの厚さと不純物濃度とが設定される。
【００３０】
この構成を採用採用することにより、第２半導体層の厚さの増加、抵抗値の増加を招くことなく、容易に耐圧値の大きい横型ＪＦＥＴを得ることが可能になる。
【００３１】
【発明の実施の形態】
以下、図面を参照して本発明に基いた実施の形態について説明する。図１は、本発明の動作原理を概念的に説明するための模式図である。なお、図１においては、ゲート領域とドレイン領域との間における電界分布について説明しているが、ゲート領域とソース領域との間における電界分布についても同様に考えることができる。本発明に基いた横型ＪＦＥＴの基本的構造は、ｎ型の不純物領域からなるｎ型半導体層３と、このｎ型半導体層３の上にｐ型の不純物領域からなるｐ型半導体層８とを備える。さらに、このｐ型半導体層８中には、ｎ型半導体層３にまで延在し、ｎ型半導体層３の不純物濃度よりも高い濃度のｐ型の不純物濃度を含む、ｐ+型ゲート領域層７と、このｐ+型ゲート領域層７に対して所定の間隔を隔てて位置し、ｎ型半導体層３の不純物濃度よりも高い濃度のｎ型の不純物濃度を含む、ｎ+型ドレイン領域層９とが設けられている。
【００３２】
上記構成における、ｐ+型ゲート領域層７とｎ+型ドレイン領域層９との間の電界分布について、以下説明する。
【００３３】
ｎ型半導体層３のポアソン方程式は、下記（５）式のようにあらわすことができる。
【００３４】
∂Ｅx／∂ｘ＋∂Ｅy／∂ｙ＋∂Ｅz／∂ｚ＝−ρ／ε・・（５）
ρ：空間電荷密度  ε：誘電率
ここで、Ｅx＝０であるため、（５）式は、下記（６）式のようにあらわすことができる。
【００３５】
∂Ｅy／∂ｙ＝−ρ／ε−∂Ｅz／∂ｚ・・（６）
上記構造においては、外部からの電圧はｙ方向に印加されるが、空乏層はｙ方向だけでなく、ｚ方向にも延び、∂Ｅz／∂ｚ＝−ρ／ε・・（７）に近い関係が成り立つ。
【００３６】
このため、∂Ｅy／∂ｙ＝０つまり、Ｅy＝ｃｏｎｓｔａｎｔに近い条件が成り立つ。上記構造においては、通常のＰＮ接合で見られる電界分布ではなく、平行平板型のコンデンサに近い等電界の電界分布が実現することになる。その結果、従来構造の横型ＪＦＥＴに比べて、耐圧を保持したまま、オン抵抗を下げることが可能になる。以下、上記構造を採用した横型ＪＦＥＴの具体的な構造の実施例について説明する。
【００３７】
（実施例１）
図２を参照して、本実施例における横型ＪＦＥＴの構造について説明する。半導体基板として、導電型は問わずＳｉＣ単結晶基板を用いる。このＳｉＣ単結晶基板１の上には、図２に示すように、第１導電型の不純物を含む第１半導体層としてのｐ-型エピタキシャル層２が設けられている。このｐ-型エピタキシャル層２の上には、ｐ-型エピタキシャル層２よりも不純物濃度が高い濃度の第２導電型の不純物を含む第２半導体層としてのｎ型エピタキシャル層３が設けられている。このｎ型エピタキシャル層３の上には、第３半導体層としてのｐ型エピタキシャル層６が設けられている。
【００３８】
このｐ型エピタキシャル層６の中には、所定の間隔を隔てて、ｎ型エピタキシャル層３の不純物濃度よりも高い濃度の第２導電型の不純物を含むｎ+型のソース領域層５、およびｎ+型のドレイン領域層９が設けられている。また、ソース領域層５、およびドレイン領域層９の間において、下面がｎ型エピタキシャル層３の中にまで延在するように、ｎ型エピタキシャル層３の不純物濃度よりも高い濃度の第１導電型の不純物を含むｐ+型ゲート領域層７が設けられている。
【００３９】
ｎ+型のソース領域層５、ｎ+型のドレイン領域層９、およびｐ+型ゲート領域層７の表面には、それぞれソース電極１０、ゲート電極１１、ドレイン電極１２が設けられている。なお、ソース領域層５の横には、ｐ-型エピタキシャル層２に達するｐ+型の半導体層４が形成されている。
【００４０】
上記構成からなる横型ＪＦＥＴにおいて、耐圧が５００Ｖの場合において、ｎ型エピタキシャル層３の厚さを１．０μｍ、ソース領域層５、およびドレイン領域層９の厚さ（ｄ）を０．５μｍ、ｐ型エピタキシャル層６、およびｎ型エピタキシャル層３の不純物濃度を両者等しく１．２×１０17ｃｍ-3とし、ｐ-型エピタキシャル層２の厚さ（ｈ）を３．０μｍ、不純物濃度を１．０×１０16ｃｍ-3とした場合、Ｌｇｄは、２．２μｍとなる。また、ノーマリオフ型の場合には、Ｌｇｓ≒０、ａ＜１６０ｎｍとなる。
【００４１】
以上、この実施例の構造によれば、通常のＰＮ接合で見られる電界分布ではなく、平行平板型のコンデンサに近い等電界の電界分布が実現することになる。その結果、従来構造の横型ＪＦＥＴに比べて、耐圧を保持したまま、オン抵抗を下げることが可能になる。
【００４２】
また、上記第２半導体層とｐ型エピタキシャル層６との不純物濃度を両者等しくすることにより、より効果的に、耐圧を保持したまま、オン抵抗を最も下げることが可能になる。
【００４３】
（実施例２）
図３を参照して、本実施例における横型ＪＦＥＴの構造について説明する。上記実施例１における横型ＪＦＥＴは、ｎ型エピタキシャル層３の上にｐ型エピタキシャル層６が設けられ、このｐ型エピタキシャル層６に、ｎ+型のソース領域層５、ｎ+型のドレイン領域層９、およびｐ+型ゲート領域層７が設けられているが、本実施例における横型ＪＦＥＴは、ｎ型エピタキシャル層３の上にｐ型エピタキシャル層６を設けず、ｎ型エピタキシャル層３に、ｎ+型のソース領域層５、ｎ+型のドレイン領域層９、およびｐ+型ゲート領域層７を設けていることを特徴としている。他の構成は、実施例１と同じである。
【００４４】
上記構成によっても、通常のＰＮ接合で見られる電界分布ではなく、平行平板型のコンデンサに近い等電界の電界分布が実現することになる。その結果、従来構造の横型ＪＦＥＴに比べて、耐圧を保持したまま、オン抵抗を下げることが可能になる。
【００４５】
また、上記構成において、ｐ-型エピタキシャル層２の最上部とｐ+型ゲート領域層７の最下部との間の間隔（ａ）が、ｎ型エピタキシャル層３とｐ+型ゲート領域層７との接合における拡散電位で拡がる空乏層の間隔よりも小さくなるように設ける。これにより、拡散電位によって拡がる空乏層により、ゲート０Ｖの時に、チャネルが完全にピンチオフするため、ノーマリオフ型を実現させることが可能になる。
【００４６】
（実施例３）
図４を参照して、本実施例における横型ＪＦＥＴの構造について説明する。本実施例における横型ＪＦＥＴは、上記実施例１における横型ＪＦＥＴと基本的構造は同じであり、ｐ-型エピタキシャル層２とｐ+型ゲート領域層７とに挟まれた領域のｎ型エピタキシャル層３中に、ｐ+型ゲート領域層７と略同じ不純物濃度からなり、かつ同電位を有する一つの不純物注入領域１７が設けられていることを特徴としている。
【００４７】
上記構成によっても、通常のＰＮ接合で見られる電界分布ではなく、平行平板型のコンデンサに近い等電界の電界分布が実現することになる。その結果、従来構造の横型ＪＦＥＴに比べて、耐圧を保持したまま、オン抵抗を下げることが可能になる。
【００４８】
また、上記構成において、不純物注入領域１７の最上部とｐ+型ゲート領域層７の最下部との間の間隔（ａ１）が、ｎ型エピタキシャル層３とｐ+型ゲート領域層７との接合における拡散電位で拡がる空乏層の間隔の２倍よりも小さく、不純物注入領域１７の最下部とｐ-型エピタキシャル層２の最上部との間の間隔（ａ２）が、ｎ型エピタキシャル層３と不純物注入領域１７との接合における拡散電位で拡がる空乏層の間隔よりも小さくなるように設けることにより、拡散電位によって拡がる空乏層により、ゲート０Ｖの時に、チャネルが完全にピンチオフするため、ノーマリオフ型を実現させることが可能になる。
【００４９】
（実施例４）
図５を参照して、本実施例における横型ＪＦＥＴの構造について説明する。本実施例における横型ＪＦＥＴは、上記実施例３における横型ＪＦＥＴと基本的構造は同じであり、ｐ-型エピタキシャル層２とｐ+型ゲート領域層７とに挟まれた領域のｎ型エピタキシャル層３中に、ｐ+型ゲート領域層７と略同じ不純物濃度からなり、かつ同電位を有する複数の不純物注入領域１７ａ，１７ｂが設けられていることを特徴としている。
【００５０】
上記構成によっても、通常のＰＮ接合で見られる電界分布ではなく、平行平板型のコンデンサに近い等電界の電界分布が実現することになる。その結果、従来構造の横型ＪＦＥＴに比べて、耐圧を保持したまま、オン抵抗を下げることが可能になる。
【００５１】
また、上記構成において、ｐ+型ゲート領域層７に最も近接する不純物注入領域１７ａの最上部とｐ+型ゲート領域層７の最下部との間の間隔（ａ１）が、ｎ型エピタキシャル層３とｐ+型ゲート領域層７との接合における拡散電位で拡がる空乏層の間隔の２倍よりも小さく、不純物注入領域１７ａ，１７ｂ同士の間隔（ｄ）が、ｎ型エピタキシャル層３とｐ+型ゲート領域層７との接合における拡散電位で拡がる空乏層の間隔の２倍よりも小さく、ｐ-型エピタキシャル層２に最も近接する不純物注入領域１７ｂの最下部とｐ-型エピタキシャル層２の最上部との間の間隔（ａ２）が、ｎ型エピタキシャル層３と不純物注入領域１７ａ，１７ｂとの接合における拡散電位で拡がる空乏層の間隔のよりも小さくなるように設けられることにより、拡散電位によって拡がる空乏層により、ゲート０Ｖの時に、チャネルが完全にピンチオフするため、ノーマリオフ型を実現させることが可能になる。
【００５２】
（実施例５）
図６を参照して、本実施例における横型ＪＦＥＴの構造について説明する。上述した各実施例の構造においては、素子耐圧を大きくするためには、ｎ型エピタキシャル層３の不純物濃度を低濃度にし、その基板深さ方向の厚みを大きくする必要があるが、その場合、ｎ型エピタキシャル層３の抵抗値が急激に大きくなる問題が発生する。また、ｎ型エピタキシャル層３の基板深さ方向の厚みを大きくした場合には、チャネル厚の制御が困難になる問題が発生する。
【００５３】
そこで、本実施例においては、上記実施例１の構造と比較した場合を、図７を参照して説明する。なお、実施例１の構造と同一箇所については、同一の参照番号を付し、詳細な説明は省略する。
【００５４】
本実施例における横型ＪＦＥＴの場合、所定電圧の印加時に、ｐ+型ゲート領域層７Ａとｎ+型ドレイン領域層９との間に位置するｐ型エピタキシャル層６Ａと、このｐ型エピタキシャル層６Ａが接する範囲のｎ型エピタキシャル層３Ａをすべて空乏層化することが可能となるように、ｐ+型ゲート領域層７Ａ、ｎ型エピタキシャル層３Ａ、および、ｐ型エピタキシャル層６Ａの不純物濃度、および、基板深さ方向の厚みが選択されている。
【００５５】
具体的には、本実施例においては、ｐ+型ゲート領域層７Ａは、ｐ+型ゲート領域層７Ａが延びる方向に沿って（基板のＸ方向（図１参照））ｐ-型エピタキシャル層２にまで達するように設けられる領域７Ｌと、ｎ型エピタキシャル層３Ａにまで達するように設けられる領域７Ｈとを有している。
【００５６】
また、ｐ型エピタキシャル層６Ａの不純物濃度（ＮＡ）、および、基板深さ方向の厚み（ｄｐ）と、ｎ型エピタキシャル層３Ａの不純物濃度（ＮＤ）、および、基板深さ方向の厚み（ｄｎ）との関係において、ｄｐ＝ｄｎの場合には、２ＮＡ＝ＮＤに設けられ、２ｄｐ＝ｄｎの場合には、（ＮＡ）＝（ＮＤ）に設けられるようにしている。
【００５７】
上記関係を満たす構成を採用することにより、所定電圧の印加時に、ｐ+型ゲート領域層７Ａとｎ+型ドレイン領域層９との間に位置するｐ型エピタキシャル層６Ａと、このｐ型エピタキシャル層６Ａが接する範囲のｎ型エピタキシャル層３Ａをすべて空乏層化することが可能となり、ｎ型エピタキシャル層３Ａの厚さの増加、抵抗値の増加を招くことなく、耐圧値の大きい横型ＪＦＥＴを得ることが可能になる。
【００５８】
上記において、本発明の実施の形態について説明を行なったが、上記に開示された本発明の実施の形態はあくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むことを意図するものである。
【００５９】
【発明の効果】
本発明に係る横型ＪＦＥＴによれば、高い耐圧性能を維持した上で、さらにオン抵抗を低くした構造を有する横型ＪＦＥＴを提供することができる。
【図面の簡単な説明】
【図１】  本発明に基いた横型ＪＦＥＴの動作原理を説明するための模式図である。
【図２】  本発明に基いた実施例１における横型ＪＦＥＴの構造を示す断面図である。
【図３】  本発明に基いた実施例２における横型ＪＦＥＴの構造を示す断面図である。
【図４】  本発明に基いた実施例３における横型ＪＦＥＴの構造を示す断面図である。
【図５】  本発明に基いた実施例４における横型ＪＦＥＴの構造を示す断面図である。
【図６】  本発明に基いた実施例５における横型ＪＦＥＴの構造を示す断面図である。
【図７】  従来技術における横型ＪＦＥＴの構造を示す断面図である。
【図８】  従来技術における横型ＪＦＥＴの耐圧を評価するための模式図である。
【図９】  ソース／ドレイン間に印加できる最大電圧Ｖｄｇｍａｘとチャネルの不純物濃度との関係を示す図である。
【図１０】  ドレイン・ゲート間に印加できる最大電流Ｖｄｇｍａｘとチャネル層の不純物濃度との関係を示す図である。
【符号の説明】
１  ＳｉＣ単結晶基板、２  ｐ-型エピタキシャル層、３，３Ａ  ｎ型半導体層（ｎ型エピタキシャル層）、４  ｐ+型の半導体層、５  ｎ+型のソース領域層、６，６Ａ  ｐ型エピタキシャル層、７  ｐ+型ゲート領域層、８  ｐ型半導体層、９  ｎ+型ドレイン領域層、１０  ソース電極、１１  ドレイン電極、１２ゲート電極、１７，１７ａ，１７ｂ  不純物注入領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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