(57)【特許請求の範囲】
【請求項１】
絶縁基体の外方に開放された凹部内に半導体素子を配置するようにした半導体パッケージにおいて、
前記凹部を閉塞する蓋体を別の半導体素子から構成したことを特徴とする半導体パッケージ。
【請求項２】
前記凹部を閉塞する蓋体を兼用する別の半導体素子の電極が前記凹部の周縁部の上面に形成されている接続用ランドと電気的に接続されていることを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記凹部内であって前記蓋体を兼用する別の半導体素子によって閉塞される空間内が封止剤によって充填封止されていることを特徴とする請求項１に記載の半導体パッケージ。
【請求項４】
前記絶縁基体の外方に開放された凹部が形成されている表面とは反対側の表面に接続用電極が形成されるとともに、該接続用電極にバンプが形成されていることを特徴とする請求項１に記載の半導体パッケージ。
【請求項５】
絶縁基体の外方に開放された凹部内に半導体素子を配置し、
前記半導体素子の電極を絶縁基体側の配線パターンと接続し、
前記凹部を覆うように別の半導体素子を前記凹部上に配し、
前記別の半導体素子の電極を前記凹部の周縁部の上面に形成されている接続用ランドに接続するようにした、
ことを特徴とする半導体パッケージの製造方法。
【請求項６】
前記別の半導体素子の電極と前記凹部の周縁部の上面に形成されている接続用ランドとの接続がバンプによって行なわれ、
前記別の半導体素子の電極上にバンプを形成した状態で該別の半導体素子を凹部の上に被せ、
リフロー炉内で加熱して前記バンプを溶融することにより、前記半導体素子の電極と絶縁基体側の接続用ランドとを接続することを特徴とする請求項５に記載の半導体パッケージの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体パッケージとその製造方法に係り、とくに絶縁基体の外方に開放された凹部内に半導体素子を配置するようにした半導体パッケージとその製造方法に関する。
【０００２】
【従来の技術】
従来の半導体パッケージは、例えば実開平６−３１１５６号公報によって開示されている。このような半導体パッケージは、図１２に示すように絶縁基体１の上面に凹部２を形成し、この凹部２内に半導体素子３を収納配置するとともに、半導体素子３の電極をボンディングワイヤ４を介して絶縁基体１上に設けられている接続用ランドに接続するようにしている。そしてこのような接続用ランドが絶縁基体１の内部に設けられているメタライズ配線５を通してリード端子６に接続されるようになっている。半導体素子３を収納した凹部２の上面の開口は蓋体７によって閉塞されるようになっている。
【０００３】
【発明が解決しようとする課題】
従来のこのような半導体パッケージは、搭載される半導体素子、すなわちチップの数が１つであるにもかかわらず、パッケージの外形の寸法が必要以上に大きくなっており、小型化および高集積化の流れにはそぐわないものである。またこのような半導体パッケージを回路基板と接続するための接続用端子として、リード端子６を使用している。このようなリード端子６は表面実装に対応することができず、半導体パッケージのマウントの工程数が多くなるとともに、タクトが長くなり、手間が余分にかかって非経済的であるという問題がある。
【０００４】
本発明はこのような問題点に鑑みてなされたものであって、半導体パッケージの外形寸法を大きくすることなく、複数の半導体素子を搭載してマルチチップモジュール化を実現し、しかも回路基板へのマウントを面実装によって行なうことができるようにした半導体パッケージとその製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明は、絶縁基体の外方に開放された凹部内に半導体素子を配置するようにした半導体パッケージにおいて、
前記凹部を閉塞する蓋体を別の半導体素子から構成したことを特徴とする半導体パッケージに関するものである。
【０００６】
前記凹部を閉塞する蓋体を兼用する別の半導体素子の電極が前記凹部の周縁部の上面に形成されている接続用ランドと電気的に接続されていてよい。また前記凹部内であって前記蓋体を兼用する別の半導体素子によって閉塞される空間内が封止剤によって充填封止されていてよい。あるいはまた前記絶縁基体の外方に開放された凹部が形成されている表面とは反対側の表面に接続用電極が形成されるとともに、該接続用電極にバンプが形成されていてよい。
【０００７】
製造方法に関する発明は、絶縁基体の外方に開放された凹部内に半導体素子を配置し、
前記半導体素子の電極を絶縁基体側の配線パターンと接続し、前記凹部を覆うように別の半導体素子を前記凹部上に配し、前記別の半導体素子の電極を前記凹部の周縁部の上面に形成されている接続用ランドに接続するようにしたことを特徴とする半導体パッケージの製造方法に関するものである。
【０００８】
前記別の半導体素子の電極と前記凹部の周縁部の上面に形成されている接続用ランドとの接続がバンプによって行なわれ、前記別の半導体素子の電極上にバンプを形成した状態で該別の半導体素子を凹部の上に被せ、リフロー炉内で加熱して前記バンプを溶融することにより、前記別の半導体素子の電極と絶縁基体側の接続用ランドとを接続するようにしてよい。
【０００９】
【発明の実施の形態】
以下本発明を一実施の形態につき図面を参照して説明する。本実施の形態に係る半導体パッケージは、半導体素子２３を収納するための凹部１６を閉塞する蓋体をフリップチップから成る半導体素子２８によって構成することにより、外形寸法を大きくすることなくしかも半導体パッケージのマルチチップモジュール化を実現し、回路基板３５との接続に、ボールグリッドアレイ構造を用いることによって、表面実装対応を可能にしたものである。
【００１０】
まず半導体パッケージの製造方法について説明する。図１に示すように、絶縁基体１５上に上部が開放された状態で半導体素子収納用のキャビティを形成する。すなわち深い凹部１６と、その外側にやや浅い凹部１７とを２段に形成する。また半導体基体１５上には従来と同様の方法によって配線パターンを形成する。
そして絶縁基体１５の上面であって浅い凹部１７の周縁部の上面にフリップチップから成る半導体素子２３との接続を行なうための接続用ランド１８を形成する。また絶縁基体１５の下面には、後述する回路基板３５への接続用の半田ボールを実装するための接続用ランド１９を形成する。また浅い凹部１７の底部であって深い凹部１６の周縁部の上面には別の接続用ランド２０を形成する。
【００１１】
この後図２に示すように、ベアチップから成る半導体素子２３をダイボンドし、１５０℃で１時間の加熱によってキュアリングを行なう。このようにして半導体素子２３が凹部１６内において確実に接着固定される。
【００１２】
この後に図３に示すように、絶縁基体１５の浅い凹部１７の底面であって深い凹部１６の周縁部の上面に形成されている接続用ランド２０と半導体素子２３の電極とをボンディングワイヤ２４によって接続する。接続用ランド２０は上述の如く、絶縁基体１５上に印刷の手法によって形成されているメタライジング配線を介して絶縁基体１５の下面に設けられている接続用ランド１９と接続されている。
【００１３】
次に図４に示すように、蓋体を兼用する別の半導体素子２８を用意する。この半導体素子２８は絶縁基体１５の浅い凹部１７よりも一回り大きな寸法を有しており、しかもその下面の周縁部であって、電極の部分には半田ボール等のバンプ２９が形成されている。
【００１４】
このような蓋体を兼用する半導体素子２８を図５に示すように絶縁基体１５上において浅い凹部１７を閉塞するように配置し、バンプ２９が形成されている電極を対応する接続用ランド１８と整合させる。そしてこのような状態においてリフロー炉内へこの半導体パッケージを静かに導入し、空気が９０％で水素が１０％の還元雰囲気中で加熱処理を行なうことにより、半導体素子２８の電極が絶縁基体１５の接続用ランド１８に接続されることになる。
【００１５】
次に図６に示すように、封止剤３０によって凹部１６、１７の内部を充填するとともに、バンプ２９によって接続用ランド１８と接続されている半導体素子２８の内側の表面を覆うようにし、このような状態においてキュアリングを行なって硬化させる。すると封止剤３０が硬化し、半導体素子２３およびバンプ２９が封止されることになる。なおバンプ２９を封止する理由は、バンプ２９に対する応力の緩和を行なうためである。
【００１６】
この後に図７に示すように、絶縁基体１５を上下逆様に反転する。そしてこの絶縁基体１５の下面であって半導体パッケージの電極を構成する接続用ランド１９上にはんだボール３１をマウントし、リフロー炉内において空気が９０％で水素が１０％の還元雰囲気中でリフローを行なうことによって、絶縁基体１５の接続用ランド１８にはんだボール３１を接続する。そしてこの後図８に示すように再び絶縁基体１５を上下反転させて元の状態に戻す。これによって半導体パッケージが完成する。
【００１７】
次にこのような半導体パッケージをマザーボードを構成する回路基板３５にマウントする動作について説明する。図９に示すように、回路基板３５上のこの半導体パッケージのマウント位置には、上記接続用ランド１９と対応するようにはんだボール接続用ランド３６を設けておく。
【００１８】
次いで図１０に示すように、先に説明した方法によって製造された半導体パッケージ（図８参照）をはんだボール３１が回路基板３５の接続用ランド３６と一致するようにこの回路基板３５上にマウントする。そしてこのような状態において回路基板３５を静かにリフロー炉内に導入し、空気が９０％で水素が１０％の還元雰囲気中において還元しながら加熱処理を行なう。これによって図１１に示すようにはんだボール３１が溶融し、半導体パッケージの下面の接続用ランド１９と回路基板３５の接続用ランド３６とが互いにはんだ付けされて接続されることになる。このようにして半導体パッケージがマザーボードから成る回路基板３５上に面実装される。
【００１９】
このように本実施の形態に係る半導体パッケージは、半導体素子２３を収納するための凹部１６、１７を有する絶縁基体１５を有し、この絶縁基体１５の凹部１６、１７を閉塞するための蓋体をフリップチップから成る半導体素子２８によって構成し、外形寸法を大きくすることなく、マルチチップモジュール化を実現するようにしている。すなわち絶縁基体１５上に２個の半導体素子２３、２８を実装するようにしている。そしてマザーボードを構成する回路基板３５との接続に、ボールグリッドアレイ構造を用いるようにしており、回路基板３５上に半導体パッケージを面実装によってマウントするようにしている。
【００２０】
このような半導体パッケージによれば、半導体素子２３を収納するための凹部１６、１７を有する絶縁基体１５の外形寸法を大きくすることなく、ほぼ同一の寸法でマルチチップモジュール化が実現できるようになる。またこのような半導体パッケージの接続用ランド１９上にはんだボール３１をマウントしてボールグリッドアレイ構造とすることによって、マザーボード３５に対する実装を面実装によって行なうことが可能になり、工程の簡略化とタクトの短縮化を達成できるようになる。これによって電子回路の低コスト化が可能になる。
【００２１】
なお上記実施の形態においては、凹部１６、１７を覆う蓋体を兼用する半導体素子２８の上面を露出させるようにしているが、半導体素子２８の上面をも封止剤によって封止するようにしてよい。
【００２２】
【発明の効果】
以上のように本発明は、絶縁基体の外方に開放された凹部内に半導体素子を配置するようにした半導体パッケージにおいて、凹部を閉塞する蓋体を別の半導体素子から構成したものである。
【００２３】
従って本発明によれば、凹部を閉塞する蓋体を別の半導体素子から構成することによって、外形寸法を大きくすることなくしかもマルチチップモジュール化を容易に達成することが可能になる。
【００２４】
凹部を閉塞する蓋体を兼用する別の半導体素子の電極が凹部の周縁部の上面に形成されている接続用ランドと電気的に接続されている構成によれば、蓋体を兼用する別の半導体素子を絶縁基体上のランドと電気的に接続することが可能になる。
【００２５】
凹部内であって蓋体を兼用する別の半導体素子によって閉塞される空間内が封止剤によって充填封止されている構成によれば、封止剤によって凹部内の半導体素子および蓋体を兼用する別の半導体素子の凹部側の表面が保護されることになる。
【００２６】
絶縁基体の外方に開放された凹部が形成されている表面とは反対側の表面に接続用電極が形成されるとともに、該接続用電極にバンプが形成されている構成によれば、バンプによってマザーボードの上に面実装によって半導体パッケージをマウントすることが可能になる。
【００２７】
製造方法に関する発明は、絶縁基体の外方に開放された凹部内に半導体素子を配置し、半導体素子の電極を絶縁基体側の配線パターンと接続し、凹部を覆うように別の半導体素子を凹部上に配し、別の半導体素子の電極を凹部の周縁部の上面に形成されている接続用ランドに接続するようにしたものである。
【００２８】
従ってこのような製造方法によれば、外形寸法を大きくすることなくしかも半導体パッケージのマルチチップモジュール化を容易に達成することが可能になる。
【００２９】
別の半導体素子の電極と凹部の周縁部の上面に形成されている接続用ランドとの接続がバンプによって行なわれ、別の半導体素子の電極上にバンプを形成した状態で該別の半導体素子を凹部の上に被せ、リフロー炉内で加熱してバンプを溶融することにより、半導体素子の電極と絶縁基体側の接続用ランドとを接続するようにした方法によれば、蓋体を兼用する別の半導体素子の電極と絶縁基体側の接続用ランドとの接続をバンプによって容易に行なうことが可能になる。
【図面の簡単な説明】
【図１】半導体パッケージの製造プロセスを示す縦断面図である。
【図２】半導体パッケージの製造プロセスを示す縦断面図である。
【図３】半導体パッケージの製造プロセスを示す縦断面図である。
【図４】半導体パッケージの製造プロセスを示す縦断面図である。
【図５】半導体パッケージの製造プロセスを示す縦断面図である。
【図６】半導体パッケージの製造プロセスを示す縦断面図である。
【図７】半導体パッケージの製造プロセスを示す縦断面図である。
【図８】半導体パッケージの製造プロセスを示す縦断面図である。
【図９】回路基板の縦断面図である。
【図１０】回路基板に対する半導体パッケージのマウントの状態を示す縦断面図である。
【図１１】はんだボールによる半導体パッケージと回路基板との接続を示す縦断面図である。
【図１２】従来の半導体パッケージの縦断面図である。
【符号の説明】
１‥‥絶縁基体、２‥‥凹部、３‥‥半導体素子、４‥‥ボンディングワイヤ、５‥‥メタライズ配線、６‥‥リード端子、７‥‥蓋体、１５‥‥絶縁基体、１６‥‥深い凹部、１７‥‥浅い凹部、１８‥‥接続用ランド、１９‥‥接続用ランド（電極）、２０‥‥接続用ランド、２３‥‥半導体素子、２４‥‥ボンディングワイヤ、２８‥‥半導体素子（蓋体）、２９‥‥バンプ、３０‥‥封止剤、３１‥‥はんだボール、３５‥‥回路基板（マザーボード）、３６‥‥接続用ランド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0003744649.tif 000010
【図１０】
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【図１１】
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【図１２】
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