(57)【特許請求の範囲】
【請求項１】
外部クロック信号に同期した内部クロック信号を発生させる同期型半導体装置の内部クロック発生回路において、
外部クロック信号が入力され、この外部クロック信号を第１内部クロック信号として出力する第１クロックバッファと、
この第１クロックバッファから出力された第１内部クロック信号に同期して動作し、書込みあるいは読出し動作の開始を知らせるパルス信号が印加されると所定時間の間、活性化される制御信号を発生させる内部クロック制御器と、
前記制御信号と前記外部クロック信号が入力され、前記制御信号が活性化される間だけ外部クロック信号に同期した第２内部クロック信号を発生させ、前記制御信号が非活性化されると自動的にディスエーブルとなる内部クロック発生器と、
この内部クロック発生器で発生された第２内部クロック信号が入力され、この第２内部クロック信号を複数の最終内部クロック信号として出力して、少なくともデータ入力バッファおよびデータ出力バッファを含む複数の内部回路に伝達する第２クロックバッファとを具備することを特徴とする同期型半導体装置の内部クロック発生回路。
【請求項２】
前記内部クロック制御器は、複数の出力端子を持つシフトレジスタと、このシフトレジスタの前記出力端子に各入力端子が接続されたオアゲートとにより構成されることを特徴とする請求項１に記載の同期型半導体装置の内部クロック発生回路。
【請求項３】
前記内部クロック発生器は、第１伝達ゲート、第１ラッチ手段およびアンドゲートで構成されることを特徴とする請求項１に記載の同期型半導体装置の内部クロック発生回路。
【請求項４】
前記内部クロック発生器は、第１伝達ゲート、第１ラッチ手段、第２伝達ゲート、第２ラッチ手段およびアンドゲートで構成されることを特徴とする請求項１に記載の同期型半導体装置の内部クロック発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関するものであり、より詳しくは外部クロック信号に同期した内部クロック信号を発生させる同期型半導体装置の内部クロック発生回路に関するものである。
【０００２】
【従来の技術】
通信端末やノートブック型パソコンのように、電力供給をバッテリに依存する携帯用電子製品の需要が増加しており、それに伴い消耗電力の減少がより重要な問題となってきている。特に、前記携帯用製品の場合には、実際に使わなくて待機する時間が大部分であるので、スタンバイモードでの消耗電力が非常に重要である。低電力要求を満足させるために、長時間使用しない場合にメモリチップはスタンバイモードに動作するようになる。この時、消耗される電流をスタンバイモード電流あるいはスリープモード電流と称する。
【０００３】
メモリ装置のスタンバイモード電流は動作モード電流に劣らず非常に重要である。勿論、電流はスタンバイモード状態と動作モード状態で全て消耗電力を小さくするため、できるだけ少なくすることが要求される。しかし、要求される動作周波数が増々高くなることにより、動作モード時の消耗電力はこれと比例して増すようになる。動作周波数の増加はトランジスタの充放電頻度を高めることにより、動作電流の増加をもたらす。従って、動作周波数の増加とともに消耗電力を減らそうとする試みが多方面で行われている。
【０００４】
上述したスタンバイモードもチップへ印加される信号の具合により幾つかの種類に区別される。特に、システムクロックに同期して動作するチップの場合には、外部からシステムクロックがチップへ印加され続ける場合と、システムクロックが動作しないので、レベルが固定される場合の二つに区別される。後者のように、論理‘ハイ’あるいは論理‘ロー’レベルに固定される場合には、クロックが一定なレベルに固定されると、チップ内部の動作を動作させないようにして電流消耗を抑制することができる。
【０００５】
しかし、前者のようにシステムクロックが続いて印加される場合には、スタンバイモード時の電流を抑制することが容易でない。すなわち、スタンバイモードであっても、特定制御信号の組合により再び動作モードに復帰しなければならないので、最小限の所定回路群は常に動作モードで、外部からの入力に反応するように備えなければならないからである。
【０００６】
同期型メモリチップの場合には、前記のように常に動作モードで動作しなければならない所定回路群中の代表的なものとして、シテムクロックをチップ内部クロックにバッファリングするクロックバッファがある。しかし、システムクロックは大部分チップ内部で常に負荷が一番大きい信号になるので、クロックバッファも少なくない電流を消耗するブロックになる。そこで、スタンバイモードでクロックバッファの消耗電力を減少させるための方法を実現することが必要である。
【０００７】
メモリチップで消耗される電流は読出し経路で見ると、入力バッファ、デコーデング、メモリセル、感知増幅、出力バッファの五つ程度に区分することができる。一方、書込み経路で見ると、入力バッファ、デコーデング、書込みドライバ、メモリセルの四つ程度に区分することができる。実際に読み書きする動作モードでは上述した全ての部分が動作をするようになり、動作電流は動作速度の増加により増々増加する。一方、スタンバイモードでは入力バッファを除いた全ての回路の動作が停止するようになり、消耗電力を最小化できる。しかし、入力バッファ中でクロックバッファは他の入力バッファに比べて相対的に大きな負荷を駆動するので、スタンバイモードでも大きな電流を消耗するようになる。したがって、スタンバイモード時、消耗電力の大部分をクロックバッファが占める。
【０００８】
図６は従来技術による同期型半導体装置の内部クロック発生回路の構成を示すブロック図である。この図を参照すると、外部システムクロックＥＣＬＫは内部で生成される特定制御信号によっても制御されなく、ただ、クロックバッファ１０だけを通じて内部クロック信号ＩＣＬＫ０〜ＩＣＬＫｎに変わる。内部クロック信号ＩＣＬＫ０〜ＩＣＬＫｎは制御ブロック２０、データ入力バッファ３０、データ出力バッファ４０、エコークロック出力バッファ５０およびその他の回路６０等に分散され、システムクロックＥＣＬＫが印加される時、常に動作し、内部の負荷を充放電させるようになる。
【０００９】
【発明が解決しようとする課題】
しかし、上述したような従来の同期型半導体装置の内部クロック発生回路では、クロックバッファ１０で消耗される電流を減少させるために、スタンバイモードでクロックバッファ１０を外部入力信号であるシステムクロックＥＣＬＫにより駆動させないようにすることはできない。なぜならば、もし、そのようにした場合は、システムクロックＥＣＬＫに同期する入力バッファ３０が動作しないようになり、スタンバイモードから動作モードに再び転換できないからである。すなわち、チップの動作モードを転換するために、入力バッファ３０には、それを動作させる内部クロック信号ＩＣＬＫ１を、チップの動作モードに関係なしに常に印加しなければならない。これにより、スタンバイモードで消耗される電力が増加する問題点が発生した。
【００１０】
従って、本発明は上述した問題点を解決するために提案されたものであり、その目的は、スタンバイモード時に消耗される電流を減らすことができる同期型半導体装置の内部クロック発生回路を提供することにある。
【００１１】
【課題を解決するための手段】
上述した課題を解決するために本発明は、外部クロック信号に同期した内部クロック信号を発生させる同期型半導体装置の内部クロック発生回路において、前記外部クロック信号に同期し、書込みあるいは読出し動作の開始を知らせるパルス信号が印加されると所定時間の間、活性化される制御信号を発生させる内部クロック制御手段と、前記制御信号が活性化される間だけ、外部クロック信号に同期した内部クロック信号を発生させる内部クロック発生手段とを具備するものとする。
【００１２】
このような構成において、内部クロック制御手段は、複数の出力端子を持つシフトレジスタと、このシフトレジスタの前記出力端子に各入力端子が接続されたオアゲートとにより構成することができる。
【００１３】
一方、内部クロック発生手段は、第１伝達ゲート、第１ラッチ手段およびアンドゲートで構成することができる。
【００１４】
また、内部クロック発生手段は、第１伝達ゲート、第１ラッチ手段、第２伝達ゲート、第２ラッチ手段およびアンドゲートで構成することもできる。
【００１５】
このような回路においては、内部クロック制御手段から出力される制御信号により、動作状態からスタンバイ状態に転換されると、内部クロック発生手段が自動的に非活性化され、スタンバイ状態で消耗される電力を減らすことができる。また、書込み及び読出し動作の開始を知らせるパルス信号に応答して前記制御信号が活性化されると、直ちに内部クロック発生手段が活性化され、スタンバイ状態から動作状態に直ちに転換できる。
【００１６】
【発明の実施の形態】
次に、図１ないし図５を参照して本発明の実施の形態を詳細に説明する。図１ないし図５において、図６に図示された構成要素と同一の機能を持つ構成要素に対しては同一の参照番号を付す。
【００１７】
図１は本発明の好ましい実施の形態による同期型半導体装置の内部クロック発生回路を示す。この内部クロック発生回路は、スタンバイモードの時、第２クロックバッファ４００により消耗される電流を減らすことができる。
【００１８】
内部クロック発生回路は、内部クロック制御器２００と、内部クロック発生器３００により構成されている。図５の波形図に示すように、内部クロック制御器２００は、外部クロック信号（外部システムクロック）ＥＣＬＫが印加される第１クロックバッファ１００から発生される第１内部クロック信号ＣＬＫ１に同期し、書込みあるいは読出し動作の開始を知らせるパルス信号Ｓが印加されると、所定時間の間、活性化される制御信号Ｃを発生する。内部クロック発生器３００は、内部クロック制御器２００から印加される制御信号Ｃが活性化される間だけ、外部クロック信号ＥＣＬＫに同期した第２内部クロック信号ＣＬＫ２を発生する。
【００１９】
第２クロックバッファ４００は、第２内部クロック信号ＣＬＫ２に同期した内部クロック信号ＩＣＬＫ１〜ＩＣＬＫｎを内部回路３０〜６０に供給する。制御信号Ｃが活性化される時間が過ぎると、自動的に内部クロック発生器３００はディスエーブルされる。これで、スタンバイモード時に、第２クロックバッファ４００により消耗される電流を減らすことができる。一方、書込み及び読出し動作の開始を知らせるパルス信号Ｓに応答して制御信号Ｃが活性化されると、直ちに内部クロック発生器３００が活性化され、第２クロックバッファ４００より内部クロック信号ＩＣＬＫ１〜ＩＣＬＫｎが内部回路３０〜６０に直ちに供給されるので、スタンバイモードから動作モードに直ちに転換される。
【００２０】
再び、図１を参照すると、外部から印加される外部クロック信号ＥＣＬＫは第１クロックバッファ１００を通じて第１内部クロック信号ＣＬＫ１に変わる。内部クロック制御器２００は、第１内部クロック信号ＣＬＫ１に同期して動作し、書込みあるいは読出し動作の開始を知らせるパルス信号Ｓに応答して所定時間の間、活性化される制御信号Ｃを出力する。パルス信号Ｓが印加されない時、内部クロック制御器２００は論理‘ロー’状態の制御信号Ｃを出力する。一方、書込みあるいは読出し動作の開始を知らせるパルス信号Ｓが内部クロック制御器２００に印加されると、内部クロック制御器２００は第１内部クロック信号ＣＬＫ１に同期して論理‘ハイ’状態の制御信号Ｃを出力する。
【００２１】
内部クロック発生器３００は、制御信号Ｃが活性化される間だけ、外部クロック信号ＥＣＬＫに同期した第２内部クロック信号ＣＬＫ２を発生する。第２クロックバッファ４００は、外部クロック信号ＥＣＬＫに同期した第２内部クロック信号ＣＬＫ２をバッファリングして、内部クロック信号ＩＣＬＫ１〜ＩＣＬＫｎを内部回路３０〜６０へ伝達する。例えば、書込み動作時にはデータ入力バッファとしての内部回路３０に内部クロック信号ＩＣＬＫ１を伝達し、読出し動作時にはデータ出力バッファとしての内部回路４０に内部クロック信号ＩＣＬＫ２を伝達する。
【００２２】
上記のように、本発明の回路においては、制御信号Ｃが活性化される間だけ外部クロック信号ＥＣＬＫに同期した第２内部クロック信号ＣＬＫ２を内部クロック発生器３００が発生し、制御信号Ｃが非活性化される間は内部クロック発生器３００がディスエーブルされる。これで、スタンバイモード時の消費電力が従来に比べて減少する。
【００２３】
図２は図１の内部クロック制御器２００の具体的な回路構成を示す回路図であり、内部クロック制御器２００は、シフトレジスタ２１０とオアゲート２２０で構成されている。シフトレジスタ２１０は図１に図示された第１クロックバッファ１００から出力される第１内部クロック信号ＣＬＫ１に同期し、書込みあるいは読出し動作の開始を知らせるパルス信号Ｓに応答して複数の出力信号Ｑ１〜Ｑｎを出力する。シフトレジスタ２１０は直列接続された複数のＤ型フリップフロップＦＦ１〜ＦＦｎからなる。オアゲート２２０は、シフトレジスタ２１０から出力される複数の出力信号Ｑ１〜Ｑｎを各入力端子に入力して、所定時間の間、活性化される制御信号Ｃを出力する。
【００２４】
図３および図４は図１の内部クロック発生器３００の具体例を各々示す回路図である。図３および図４に図示された内部クロック発生器３００は図２に図示された内部クロック制御器２００から出力される制御信号Ｃが活性化される間だけ、外部クロック信号ＥＣＬＫの上昇時間に同期した第２内部クロック信号ＣＬＫ２を発生する。
【００２５】
まず、図３に図示された内部クロック発生器３００は、第１及び第２伝達ゲート３１０，３３０、第１及び第２ラッチ３２０，３４０およびアンドゲート３５０からなる。外部クロック信号ＥＣＬＫが論理‘ハイ’状態である時、第１伝達ゲート３１０が閉じ、これにより制御信号Ｃが入力されない。そして、この時には、第２伝達ゲート３３０が開いて、第１ラッチ３２０の論理レベルが第２ラッチ３４０に伝達される。
【００２６】
制御信号Ｃが論理‘ロー’状態である時、内部クロック発生器３００からは第２内部クロック信号ＣＬＫ２が発生されない。一方、制御信号Ｃが所定時間の間、活性化されて論理‘ハイ’を維持する時、内部クロック発生器３００は制御信号Ｃの活性化区間に対応して、外部クロック信号ＥＣＬＫに同期した第２内部クロック信号ＣＬＫ２を発生する。
【００２７】
このように、制御信号Ｃが論理‘ハイ’状態に維持される間、内部クロック発生器３００は外部クロック信号ＥＣＬＫに同期した第２内部クロック信号ＣＬＫ２を発生する。しかる後、制御信号Ｃが論理‘ロー’状態に遷移すると、内部クロック発生器３００はディスエーブルされる。従って、内部クロック発生器３００は、動作状態として必要とされる時間だけ活性化され、スタンバイ状態からは自動的に非活性化され、消耗される電力を防止することができる。
【００２８】
図４の内部クロック発生器３００は第１伝達ゲート３１０、第１ラッチ３２０およびアンドゲート３５０からなり、図３に図示された内部クロック発生器と同一に動作するので、ここではこれに対する詳細な説明は省略する。
【００２９】
図５は本発明の好ましい実施の形態による動作波形図である。図１ないし図５を参照しながら、本発明による動作を説明すると、次のようである。
【００３０】
まず、外部クロック信号ＥＣＬＫは第１クロックバッファ１００を通じて第１内部クロック信号ＣＬＫ１に変わりながら、内部クロック制御器２００に印加される。内部クロック制御器２００はパルス信号Ｓに応答して書込みあるいは読出し動作を保障することができる時間の間、活性化される制御信号Ｃを出力する。すなわち、図２に図示されるように、第１内部クロック信号ＣＬＫ１に同期したシフトレジスタ２１０は複数のフリップフロップＦＦ１ーＦＦｎを通じて対応する複数の出力Ｑ１〜Ｑｎを発生する。そして、この複数の出力Ｑ１〜Ｑｎはオアゲート２２０を通じて組み合わされ、所定の時間の間、活性化される制御信号Ｃが出力される。
【００３１】
図５に図示されるように、パルス信号Ｓが論理‘ハイ’状態になると、フリップフロップＦＦ１〜ＦＦｎは順次に論理‘ハイ’状態の出力Ｑ１〜Ｑｎを発生する。このとき、読出しあるいは書込み動作の開始を知らせるパルス信号Ｓは、まず、第１内部クロック信号ＣＬＫ１に同期してシフトレジスタ２１０の第１フリップフロップＦＦ１にラッチされる。そして、このようにパルス信号Ｓがラッチされた周期から一周期遅い次の周期から読出しあるいは書込みが実際に始まるようになる。なぜならば、内部クロック発生器３００を構成するラッチ３２０，３４０が外部クロック信号ＥＣＬＫの上昇時間に同期して動作するので、一周期遅い次の周期から実際の動作が始まる。
【００３２】
パルス信号Ｓが論理‘ロー’状態になっても、最終的に出力Ｑｎを発生するフリップフロップＦＦｎに論理‘ロー’状態のパルス信号Ｓが伝達される時間まで、制御信号Ｃは活性化される。シフトレジスタ２１０の構成素子数により制御信号Ｃが活性化される時間を調節することできるので、必要により構成素子数を増減すると、好ましい時間の間、活性化された制御信号Ｃを得られる。図５に図示された第２内部クロック信号ＣＬＫ２から分るように、内部クロック発生器３００は、制御信号Ｃが活性化される区間の間、外部クロック信号ＥＣＬＫに同期した第２内部クロック信号ＣＬＫ２を出力する。すなわち、外部クロック信号ＥＣＬＫが論理‘ハイ’状態である時、図３および図４に図示された伝達ゲート３１０は閉じ、論理‘ロー’状態である時、伝達ゲート３１０は開く。従って、制御信号Ｃが活性化される間だけにアンドゲート３５０を通じて外部クロック信号ＥＣＬＫに同期した第２内部クロック信号ＣＬＫ２が出力される。ここで、図３と図４で使用されるラッチ３２０，３４０は、第２内部クロック信号ＣＬＫ２を外部クロック信号ＥＣＬＫに同期させるためのものである。これで、図５に図示されるように、制御信号Ｃが活性化される区間の間、外部クロック信号ＥＣＬＫの上昇時間に同期した第２内部クロック信号ＣＬＫ２により書込みあるいは読出し動作が遂行される。
【００３３】
第２内部クロック信号ＣＬＫ２は制御信号Ｃが非活性化されると削減する。すなわち、スタンバイモードの間、内部クロック発生器３００は自動的にディスエーブルされる。言い換えれば、動作モードからスタンバイモードに転換されると、内部クロック制御器２００にパルス信号Ｓが印加されないので、制御信号Ｃは論理‘ロー’状態に維持される。そして、制御信号Ｃに応答して第２内部クロック信号ＣＬＫ２を発生する内部クロック発生器３００が論理‘ロー’状態の制御信号Ｃによりディスエーブルされる。結局、動作モードからスタンバイモードに転換されると、自動的に内部クロック発生器３００がディスエーブルされ、その結果として従来に比べてスタンバイモードでの消費電力を減らすことができる。
【００３４】
【発明の効果】
以上詳細に説明したように、本発明では、同期型半導体装置の内部クロック発生回路を内部クロック制御手段と内部クロック発生手段とに分けて構成した。内部クロック制御手段は外部クロック信号に同期し、書込みあるいは読出し動作の開始を知らせるパルス信号が印加された時だけに動作して、所定時間の間だけ活性化される制御信号を出力する。内部クロック発生手段は、前記制御信号が活性化される間だけ、外部クロック信号に同期した内部クロック信号を発生する。これにより、本発明によれば、動作モードからスタンバイモードに転換されると、自動的に内部クロック発生手段が非活性化される。従って、スタンバイモードの間、クロックバッファにより消耗される電流を減らすことができる。また、スタンバイモードから動作モードに速やかに転換できる。
【図面の簡単な説明】
【図１】本発明の同期型半導体装置の内部クロック発生回路の実施の形態を示すブロック図。
【図２】図１に図示された内部クロック制御器の具体的回路を示す回路図。
【図３】図１に図示された内部クロック発生器の一例を具体的に示す回路図。
【図４】図１に図示された内部クロック発生器の他の例を具体的に示す回路図。
【図５】本発明による動作波形図。
【図６】従来の同期型半導体装置の内部クロック発生回路を示すブロック図。
【符号の説明】
２００    内部クロック制御器
３００    内部クロック発生器
２１０    シフトレジスタ
２２０    オアゲート
３１０，３３０    第１、第２伝達ゲート
３２０，３４０    第１、第２ラッチ
３５０    アンドゲート
【図１】
0003846000.tif 000002
【図２】
0003846000.tif 000003
【図３】
0003846000.tif 000004
【図４】
0003846000.tif 000005
【図５】
0003846000.tif 000006
【図６】
0003846000.tif 000007