(57)【特許請求の範囲】
【請求項１】
ｎ型のシリコン半導体領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側面に絶縁物からなる第１ゲート側壁を形成する工程と、前記ゲート電極および前記第１ゲート側壁をマスクとして前記半導体領域に、ゲルマニウム、シリコン、ガリウム、およびインジウムの内の１つの元素をイオン注入することにより前記第１ゲート側壁の両側の前記半導体領域にアモルファス層を有する第１アモルファス層領域を形成する工程と、前記第１ゲート側壁を除去した後、前記ゲート電極をマスクとして前記元素を前記半導体領域にイオン注入することにより前記第１アモルファス層領域の前記アモルファス層よりも深さが浅いアモルファス層を有する第２アモルファス層領域を形成する工程と、前記第２アモルファス層領域を形成した後、前記ゲート電極をマスクとしてｐ型の不純物を前記半導体領域にイオン注入することによりソース・ドレインのエクステンション領域を形成する工程と、前記ソース・ドレインのエクステンション領域を形成した後、前記ゲート電極の側面に前記第１ゲート側壁よりも膜厚の大きな、絶縁物からなる第２ゲート側壁を形成する工程と、前記ゲート電極および前記第２ゲート側壁をマスクとしてｐ型の不純物をイオン注入することにより前記ソース・ドレインのエクステンション領域よりも接合深さが深いソース・ドレイン領域を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２アモルファス層領域を形成する際のイオン注入の加速電圧は前記第１アモルファス層領域を形成する際のイオン注入の加速電圧よりも小さいが、ドーズ量は同じであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ソース・ドレイン領域を形成するためのイオン注入によって前記ゲート電極もドーピングされることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記ソース・ドレイン領域を形成した後、前記ソース・ドレインのエクステンション領域および前記ソース・ドレイン領域を活性化するアニールを行うことを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、デバイスの微細化に伴い、ソース・ドレインよりも不純物濃度の低い拡散層領域（以下、エクステンション領域とも云う）を有するＭＯＳトランジスタにおける短チャネル効果改善のためには、半導体基板またはウェルとの接合深さが浅いエクステンション領域が、寄生抵抗（拡がり抵抗（spreading resistance)）低減のためには、半導体基板の深さ方向の単位長さ当たりの不純物濃度の変化が非常に大きな、すなわち半導体基板の深さ方向の不純物濃度のプロファイルが急峻なエクステンション領域が必要とされている。
【０００３】
イオン注入法を用いて半導体基板に不純物を導入し、ソース・ドレイン領域のエクステンション領域を形成する場合、接合深さが浅くかつ半導体基板の深さ方向の不純物濃度のプロファイルが急峻なエクステンション領域を形成する一つの方法として、イオン注入の加速エネルギーを下げることが挙げられる。
【０００４】
【発明が解決しようとする課題】
しかし、イオン注入の加速エネルギーを低くすると、特にｐチャネルＭＯＳＦＥＴにおいては、エクステンション領域のシート抵抗が高くなり、寄生抵抗の増大をもたらし駆動力が劣化するという問題が生じる。
【０００５】
本発明は、上記事情を考慮してなされたものであって、微細化してもｐチャネルＭＯＳＦＥＴの駆動力の低下を抑制することのできる半導体装置およびその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の一態様による半導体装置の製造方法は、ｎ型のシリコン半導体領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側面に絶縁物からなる第１ゲート側壁を形成する工程と、前記ゲート電極および前記第１ゲート側壁をマスクとして前記半導体領域に、ゲルマニウム、シリコン、ガリウム、およびインジウムの内の１つの元素をイオン注入することにより前記第１ゲート側壁の両側の前記半導体領域にアモルファス層を有する第１アモルファス層領域を形成する工程と、前記第１ゲート側壁を除去した後、前記ゲート電極をマスクとして前記元素を前記半導体領域にイオン注入することにより前記第１アモルファス層領域の前記アモルファス層よりも深さが浅いアモルファス層を有する第２アモルファス層領域を形成する工程と、前記第２アモルファス層領域を形成した後、前記ゲート電極をマスクとしてｐ型の不純物を前記半導体領域にイオン注入することによりソース・ドレインのエクステンション領域を形成する工程と、前記ソース・ドレインのエクステンション領域を形成した後、前記ゲート電極の側面に前記第１ゲート側壁よりも膜厚の大きな、絶縁物からなる第２ゲート側壁を形成する工程と、前記ゲート電極および前記第２ゲート側壁をマスクとしてｐ型の不純物をイオン注入することにより前記ソース・ドレインのエクステンション領域よりも接合深さが深いソース・ドレイン領域を形成する工程とを備えたことを特徴とする。
【０００８】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら具体的に説明する。
【０００９】
（第１実施形態）
本発明の第１実施形態による半導体装置の構成を図１に示す。この実施形態の半導体装置は、ｐチャネルＭＯＳＦＥＴを有している。このｐチャネルＭＯＳＦＥＴは、素子分離領域４によって素子分離されたｎ型のシリコン半導体領域２上に形成されたゲート絶縁膜６ａと、このゲート絶縁膜６ａ上に形成されたゲート電極８ａと、このゲート電極８ａ直下の半導体領域２に形成されたチャネル領域と、このチャネル領域の両側の半導体領域２に形成されたソースおよびドレイン領域２０ａと、チャネル領域とソースおよびドレイン領域２０ａとの間の半導体領域２に形成され上記ソースおよびドレイン領域２０ａよりもｐ型の不純物（例えば、ボロン）の濃度が低い拡散層領域（エクステンション領域）１６ａ，１６ｂと、ゲルマニウムを不純物として含む不純物領域１２，１４と、ゲート電極８ａの側面に形成された絶縁物からなるゲート側壁１８とを備えている。
【００１０】
不純物領域１２はソースおよびドレイン領域２０ａ内の表面近傍に形成され、不純物領域１４はエクステンション領域１６ａ，１６ｂ内の表面近傍に形成された構成となっている。また、不純物領域１４は不純物領域１２より浅く形成された構成となっている。なお、この不純物領域１２，１４は後述するように、アモルファス状態またはアモルファスとシリコン結晶層との混晶状態となっている。
【００１１】
一般に、ゲルマニウムは熱処理を行ってもシリコン半導体領域に拡散されにくい。また、ゲルマニウムを含む不純物領域１２，１４は、不純物領域内のアモルファス層の深さの違いにより熱処理を行うことによってシリコン半導体領域中のｐ型不純物であるボロンの拡散を抑制したり、助長したりする性質がある。このため、前もってアモルファス層の深さが異なる不純物領域１２，１４を形成しておけば、ソースおよびドレイン領域２０ａならびにエクステンション領域１６ａ，１６ｂを形成するための、ボロンを注入後の活性化アニールによって、ソースおよびドレイン領域２０ａは深くかつ２段構造のエクステンション領域１６ａ，１６ｂが形成される。すなわち、深いアモルファス層を有する不純物領域１２ではボロンの拡散は助長され、浅いアモルファス層を有する不純物領域１４では抑制される。
【００１２】
以上説明したように、本実施形態の半導体装置によれば、接合深さがエクステンション領域１６ａよりも深くソースおよびドレイン領域２０ａよりも浅いエクステンション領域１６ｂを有しているため、シート抵抗を従来の場合よりも低減することが可能となる。したがって、微細化した場合においても、エクステンション領域の抵抗の増大を抑制することが可能となり、従来の場合よりも寄生抵抗を低減することができ、駆動力の低下を抑制することが可能となる。
【００１３】
（第２実施形態）
次に、本発明の第２実施形態による半導体装置の製造方法を図２および図３を参照して説明する。この実施形態の半導体装置の製造方法は、図１に示す半導体装置の製造法である。
【００１４】
まず図２（ａ）に示すように、素子分離領域４によって素子分離されたｎ型のシリコン半導体領域２を基板上に形成する。続いて図２（ｂ）に示すように半導体領域２の表面上に絶縁膜６を形成する。その後、図２（ｃ）に示すように絶縁膜６上にポリシリコン層８を成長させる。そして、フォトリソグラフィ技術およびＲＩＥ（Reactive Ion Etching）等を用いて、ポリシリコン層８および絶縁層６をパターニングし、ポリシリコンゲート電極８ａおよびゲート絶縁膜６ａを形成する（図２（ｄ）参照）。続いて、図２（ｅ）に示すようにゲート電極８ａの側面にゲート側壁１０を形成する。このゲート側壁１０は、例えば、次のように形成される。絶縁膜、例えばシリコン窒化（ＳｉＮ）膜やＴＥＯＳ(Tetra-Etoxy-Ortho-Silicate)を全面に形成した後、ＲＩＥでエッチバックを行うことにより、ポリシリコンゲート電極８ａの側面にゲート側壁１０が形成される。
【００１５】
次に、図３（ａ）に示すように、ゲート電極８ａおよびゲート側壁１０をマスクとしてｎ型シリコン半導体領域２にゲルマニウムのイオン注入を行うことによって、ｎ型半導体領域２にダメージを与え、ゲルマニウムを含む不純物領域１２を形成する。この不純物領域１２は、結晶欠陥を多く含み、アモルファス状態となっている。
【００１６】
次に、図３（ｂ）に示すようにゲート側壁１０を除去する。このゲート側壁１０の除去は、ゲート側壁１０がシリコン窒化膜（ＳｉＮ膜）で形成されている場合にはホットリン酸、ＴＥＯＳで形成されている場合には希フッ酸でエッチングすることによって行われる。その後、図３（ｂ）に示すように、ゲート電極８ａをマスクとして、ｎ型シリコン半導体領域に再度ゲルマニウムのイオン注入を行い、ゲルマニウムを含む不純物領域１４を形成する。この不純物領域１４は、ゲート電極８ａ直下のチャネル領域と不純物領域１２との間の半導体領域２の表面近傍に、不純物領域１２よりも浅く形成される。この不純物領域１４も不純物領域１２と同様に、結晶欠陥が多く存在している。この不純物領域１４を形成するためのゲルマニウムのイオン注入時の加速電圧βは、不純物領域１２を形成するためのイオン注入の加速電圧αよりも小さい。例えば、後述のエクステンション領域１６を形成するためのボロン注入の加速電圧を０．２ｋｅＶとすれば、αとして５ｋｅＶ、βとして３ｋｅＶ、ドーズ量はそれぞれ５×１０１４ｃｍ−２でイオン注入を行うと良い。
【００１７】
次に、図３（ｃ）に示すようにエクステンション領域１６を形成するためにボロンもしくはＢＦ２のイオン注入を行う。このエクステンション領域１６は、図３（ｃ）に示すように、不純物領域１４よりも深くはない。この後、結晶欠陥を回復させるような８００℃以下のアニールを行ってもよい。
【００１８】
次に、図３（ｄ）に示すようにゲート電極８ａの側面にゲート側壁１８を形成する。このゲート側壁１８は、絶縁膜、例えばシリコン窒化（ＳｉＮ）膜またはＴＥＯＳ膜を全面に形成した後、ＲＩＥでエッチバックを行うことにより形成される。なお、このゲート側壁１８の幅は、図２（ｅ）に示す工程で形成したゲート側壁１０の幅よりも大きくなるように形成する。
【００１９】
次に、図３（ｅ）に示すように、ゲート電極８ａおよびゲート側壁１８をマスクとして半導体領域２にボロンまたはＢＦ２のイオン注入を行い、拡散層領域２０を形成する。拡散層領域２０の不純物濃度はエクステンション領域１６の不純物濃度よりもたかくなるようにする。この拡散層領域２０形成するときに、ゲート電極８ａのドーピングも同時に行い、ゲート電極８ａを導電性にする。
【００２０】
ボロンまたはＢＦ２のイオン注入後、エクステンション領域１６および拡散層領域２０の活性化のためのアニールを行い、図１に示す２段のエクステンション領域１６ａ，１６ｂとソースおよびドレイン領域２０ａを形成する。この後は、既知の技術であるサリサイド工程、メタライゼーション工程を経て半導体装置が製造される。
【００２１】
次に、エクステンション領域１６ａ，１６ｂの形状について詳細に述べる。図４に本実施形態による半導体装置に係るｐチャネルＭＯＳＦＥＴのエクステンション領域１６ａ，１６ｂを示す。高加速エネルギーでゲルマニウムをイオン注入することにより形成された不純物領域１２では、導入された点欠陥によりボロンの増速拡散が誘発され、低加速エネルギーでゲルマニウムをイオン注入して形成した不純物領域１４ではボロンの拡散係数が変調されることにより、図４に示すような拡散層、すなわちエクステンション領域１６ａ，１６ｂとソースおよびドレイン領域２０ａが形成される。
【００２２】
なお、従来のＭＯＳＦＥＴのエクステンション領域３０を図６に示す。この従来のＭＯＳＦＥＴのエクステンション領域３０は、本実施形態に係るＭＯＳＦＥＴのエクステンション領域１６ａ，１６ｂと異なり一段構造の拡散層領域となっている。
【００２３】
本実施形態に係るｐチャネルＭＯＳＦＥＴを図４に示す切断線Ａ−Ａ、Ｂ−Ｂ、およびＣ−Ｃで切断した断面におけるゲルマニウムとボロンの濃度のプロファイルを、図５（ａ）、図５（ｂ）、図５（ｃ）にそれぞれ示す。すなわち、図５（ａ）は、エクステンション領域１６ａの濃度プロファイルを示し、図５（ｂ）はエクステンション領域１６ｂの濃度プロファイルを示し、図５（ｃ）はソースおよびドレイン領域２０ａの濃度プロファイルを示す。なお、図５（ａ）乃至図５（ｃ）に示すプロファイルにおいては、半導体領域２の表面を深さの原点としてある。図５（ａ）乃至図５（ｃ）から分かるようにゲルマニウムは拡散しにくいため、活性化アニール後においても二つのピークを持つ濃度プロファイルを示す。また、図５（ａ）および図５（ｂ）に示すエクステンション領域１６ａおよび１６ｂの深さ方向のボロンの濃度分布は、図５（ｃ）に示すソースおよびドレイン領域２０ａの深さ方向のボロンの濃度分布よりもプロファイルが急峻であることが分かる。このため、エクステンション領域１６ａ，１６ｂにおける拡がり抵抗を小さくすることができる。
【００２４】
以上説明したように、本実施形態の製造法によって形成された半導体装置は、接合深さの浅いエクステンション領域１６ａを備えているため、短チャネル効果を改善することができる。また上述したようにエクステンション領域１６ａ，１６ｂが急峻な濃度プロファイルを有するため拡がり抵抗を小さくすることができる。また、接合深さがエクステンション領域１６ａよりも深くソースおよびドレイン領域２０ａよりも浅いエクステンション領域１６ｂを有しているため、シート抵抗を従来の場合よりも低減することが可能となる。したがって、微細化した場合でも、エクステンション領域の抵抗の増大を抑制することが可能となり、従来の場合よりも寄生抵抗を低減することができ、駆動力の低下を抑制することが可能となる。
【００２５】
なお、上記第１および第２実施形態においては、不純物領域１２，１４を形成するために、ゲルマニウムを半導体領域２にイオン注入したが、ゲルマニウムの代わりに、シリコン、ガリウムまたはインジウムを用いても同様の効果を奏することができる。
【００２６】
なお、上記第１および第２実施形態においては、深さの異なる２個の不純物領域１２，１４を形成したが、深さの異なる３個以上の不純物領域を形成しても良い。
【００２７】
【発明の効果】
以上、述べたように、本発明によれば、微細化してもｐチャネルＭＯＳＦＥＴの駆動力が低下するのを抑制することができる。
【図面の簡単な説明】
【図１】第１実施形態による半導体装置の構成を示す断面図。
【図２】第２実施形態による半導体装置の製造法の製造工程を示す工程断面図。
【図３】第２実施形態による半導体装置の製造法の製造工程を示す工程断面図。
【図４】第２実施形態によって製造された半導体装置のエクステンション領域の詳細な構成を示す断面図。
【図５】第２実施形態によって製造された半導体装置のエクステンション領域とソースおよびドレイン領域の深さ方向の不純物の濃度プロファイルを示す図。
【図６】従来のＭＯＳＦＥＴのエクステンション領域を示す断面図。
【符号の説明】
２  半導体領域
４  素子分離領域
６  絶縁膜
６ａ  ゲート絶縁膜
８  ポリシリコン層
８ａ  ゲート電極
１０  ゲート側壁
１２  ゲルマニウムを含む不純物領域
１４  ゲルマニウムを含む不純物領域
１６  拡散層領域
１６ａ  エクステンション領域（拡散層領域）
１６ｂ  エクステンション領域（拡散層領域）
１８  ゲート側壁
２０  拡散層領域
２０ａ  ソースおよびドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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