(57)【特許請求の範囲】
【請求項１】
ローとカラムとで配列された複数のメモリセルを有するメモリセルアレイと、
電源電圧が所定の検出電圧より低い時第１検出信号を発生する電源検出回路と、
前記第１検出信号に応答して特定のアドレスを内部的に発生するアドレス発生手段と、
前記内部的に発生された特定のアドレスに応答して前記メモリセルアレイから前記特定のアドレスのロー及びカラムアドレスに対応するメモリセルに貯えられたデータを読出す読出し回路と
を含むことを特徴とするフラッシュメモリ装置。
【請求項２】
前記読出し回路は、
前記内部的に発生されたアドレス中のローアドレスに対応するローを選択するロー選択回路と、
前記内部的に発生されたアドレス中のカラムアドレスに対応するカラムを選択するカラム選択回路と、
前記選択されたローのメモリセルに貯えられたデータを感知するページバッファ回路と、
第２検出信号に応答して前記ページバッファ回路の感知動作を制御する読出しコントローラとを含み、
前記第２検出信号は前記電源電圧が前記所定の検出電圧に到達する時、前記電源検出回路から発生されることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記電源検出回路は、前記電源電圧が前記所定の検出電圧に到達する時、前記第１検出信号を非活性化させることを特徴とする請求項２に記載のフラッシュメモリ装置。
【請求項４】
前記第１検出信号は、前記電源電圧が前記所定の検出電圧より低い時前記電源電圧により変化し、前記電源電圧が所定の検出電圧に到達する時接地電圧を有し、前記第２検出信号はパルス信号であることを特徴とする請求項３に記載のフラッシュメモリ装置。
【請求項５】
読出し命令信号に応答して前記ページバッファ回路により感知されたデータを前記メモリ装置の外部へ出力するデータ出力バッファ回路を付加的に含むことを特徴とする請求項４に記載のフラッシュメモリ装置。
【請求項６】
前記ページバッファ回路により感知されたデータはブートアップデータであることを特徴とする請求項５に記載のフラッシュメモリ装置。
【請求項７】
前記アドレス発生手段は、
前記第１検出信号に応答して前記ローアドレスを発生するローアドレスバッファと、
前記第１検出信号に応答して前記カラムアドレスを発生するカラムアドレスバッファとを含むことを特徴とする請求項６に記載のフラッシュメモリ装置。
【請求項８】
前記ロー及びカラムアドレスバッファは、前記ブートアップデータに関連する読出し動作が終了した後、外部から印加されるロー及びカラムアドレスを受け入れることを特徴とする請求項７に記載のフラッシュメモリ装置。
【請求項９】
フラッシュメモリ装置を備えたシステムに電源電圧が印加される時、前記メモリ装置に貯えられたブートアップデータを読出す方法において、
前記電源電圧が所定の検出電圧より低い時、前記メモリ装置の内部で初期アドレスを発生する段階と、
前記電源電圧が前記所定の検出電圧に到達する時、前記内部的に発生された初期アドレスにより前記ブートアップデータを感知する段階と
を含むことを特徴とする方法。
【請求項１０】
前記初期アドレスは、前記メモリ装置の内部アドレスバッファで発生されることを特徴とする請求項９に記載の方法。
【請求項１１】
外部からの読出し命令信号に応答して、前記感知されたブートアップデータを前記メモリ装置の外部へ出力する段階を付加的に含むことを特徴とする請求項９に記載の方法。
【請求項１２】
前記ブートアップデータに関連された読出し動作が終了した後、外部から前記メモリ装置へ提供されるアドレスにより正常的な読出し／書込み動作が遂行されることを特徴とする請求項９に記載の方法。
【請求項１３】
ローとカラムとで配列されたメモリセルを有し、ブートアップデータを貯えるフラッシュメモリ装置のデータ読出し方法において、
電源電圧が所定の検出電圧より低い時、初期ロー及びカラムアドレスを内部的に発生する段階と、
前記電源電圧が前記所定の検出電圧に到達する時、前記初期ローアドレスに対応するメモリセルに貯えられた前記ブートアップデータを感知する段階と、
前記初期カラムアドレスに対応するページバッファを選択する段階と
を含むことを特徴とする方法。
【請求項１４】
読み出し命令信号に応答して、前記選択されたページバッファに貯えられたデータを前記メモリ装置の外部へ出力する段階を付加的に含むことを特徴とする請求項１３に記載の方法。
【請求項１５】
前記初期ロー及びカラムアドレスは、前記メモリ装置のロー及びカラムアドレスバッファで各々発生されることを特徴とする請求項１３に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、詳しくはコンピュータシステムでブートアップメモリとして使用することが望ましいフラッシュメモリ装置に関する。
【０００２】
不揮発性フラッシュメモリ（例えば、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ）は、ポータブルコンピュータ（又はノートブックコンピュータ）、携帯用セット（例えば、 セルラーホン）、ハードディスクのような補助記憶装置、そしてパームトップコンピュータのような多様な応用に使用されてきた。さらに、フラッシュメモリは自動応答機のオーディオ情報を貯えるための媒体として、あるいはディジタルスティールカメラの画像情報を貯える媒体としても応用されてきた。
【０００３】
フラッシュメモリはダイナミックランダムアクセスメモリ（ＤＲＡＭ）やスタティックランダムアクセスメモリ（ＳＲＡＭ）のような異なる種類のメモリと異なるインタフェース形態とに適用されるので、前述した応用に使用するためには、フラッシュメモリのための付加的な装置を採用しなければならない。フラッシュメモリにおいて、アドレス信号及び入出力データ信号は複数のピンを介して伝達され、複数のピンはアドレス入力ピンあるいはデータ入出力ピンとして使用される。即ち、アドレス入力ピンとデータ入出力ピンとは共通に使用される。そして、フラッシュメモリはピンを介して入力される信号がアドレス、データ、又は命令を示すかの可否を区分するための命令信号（又はストローブ信号）を必要とする。
【０００４】
図１に示す従来のフラッシュメモリ装置はローアドレスバッファ１０、ローデコーダ２０、カラムアドレスバッファ３０、カラムデコーダ４０、メモリセルアレイ５０、ページバッファ６０、カラムゲート回路７０、そしてデータ出力バッファ８０を有する。メモリセルアレイ５０は複数のストリング（例えば、ＮＡＮＤ型フラッシュメモリのＮＡＮＤストリング）を構成する複数のメモリセルより成る。メモリセルアレイ５０には複数のワードラインと複数のビットラインとがマトリックス状に配列される。メモリセルアレイ５０のロー及びカラムの交差領域にはメモリセルが配列される。ローアドレスバッファ１０及びカラムアドレスバッファ３０は外部から印加されるロー及びカラムアドレスＸＲＡ及びＸＣＡを各々受け入れて貯える。ローデコーダ２０はローアドレスＸＲＡをデコーディングしてメモリセルアレイ５０のローを選択する。カラムデコーダ４０はカラムアドレスＸＣＡをデコーディングした後カラムゲート回路７０にデコーディングされたカラムアドレスを伝達する。ページバッファ６０は読出し動作中、選択されたローに対応するメモリセルに貯えられたデータを感知して一時的に貯え、書込み動作中選択されたローに対応するメモリセルに書込まれるデータ信号を貯える。Ｙ−ゲート回路として知られるカラムゲート回路７０はカラムデコーダ４０の出力に応答してページバッファ６０に保たれるデータをデータ出力バッファ８０へ伝達する。データ出力バッファ８０は入出力ピン（図示せず）を介してページバッファ７０から提供されるデータを外部へ出力する。
【０００５】
図１のフラッシュメモリ装置の読出し動作を説明するためのタイミング図が図２に示されている。信号命令に付いた“Ｂ”は信号が負のロジックで活性化されることを示す。制御信号ＣＥＢ、ＷＥＢ及びＣＬＥが各々活性化レベルになることにより、読出し動作モードを知らせる命令信号（例えば、００ｈ）がフラッシュメモリ装置へ提供される。その後、制御信号ＡＬＥがハイレベルになる時、ロー及びカラムアドレスは制御信号ＷＥＢのハイ−ロー遷移により入出力ピンを介してメモリ装置へ印加される。
【０００６】
読出し命令信号及びアドレスを入力する動作が完了した後、制御信号Ｒ／ＢＢはメモリ装置がビジー状態に置かれるようにハイレベルからローレベルへ遷移する。ビジー状態では、メモリセルのデータが読出されてページバッファ６０に貯えられる。信号Ｒ／ＢＢがローレベルからハイレベルになる時、メモリ装置は待機状態に置かれ、ページバッファ６０により感知されたデータはメモリ装置の外部へ印加される。フラッシュメモリ装置が命令信号及びアドレスが印加される時まで読出し動作を実行しないことが分かる。
【０００７】
【発明が解決しようとする課題】
図１のフラッシュメモリ装置をブートアップメモリとして使用する場合、一つの問題が発起する。例えば、パソコンとして使用する場合、ブートアップメモリはパワーアップ時予め設定されたシステム情報又はバイオス配置（構成）に関連する予めプログラムされたブートアップデータを供給する基本機能を有すべきことである。コンピュータシステムの中央処理装置がブートアップメモリの予め設定されたファームウェアのローディング以前に実質的に動作しないので、従来のシステムはブートアップメモリにより自動的に開始されるように設計される。ブートアップメモリが単純なインタフェース構成を有する。しかし、前述したように、図１のフラッシュメモリ装置は命令及びアドレス信号の入力以前に、対応する制御信号（ストローブ信号）を必要とする。結果的に、たとえコンピュータシステムでブートアップ貯蔵媒体で機能的な利点があっても、図１のフラッシュメモリ装置をブートアップメモリとして使用することは望ましくない。
【０００８】
本発明の目的は、ブートアップ貯蔵要素としてシステムに使用するのに望ましいフラッシュメモリ装置を提供することである。
本発明の他の目的は、ブートアップ貯蔵要素としてコンピュータシステムに使用される時、単純なインタフェース構成を有するフラッシュメモリ装置を提供することである。
本発明のさらに他の目的は、パワーアップ時、外部アドレス信号及び外部命令信号の入力なしでブートアップデータを読出せるフラッシュメモリ装置及びそのデータ読出し方法を提供することである。
【０００９】
【課題を解決するための手段】
本発明の特徴によると、ブートアップメモリとしてシステムで使用されるフラッシュメモリ装置が提供される。フラッシュメモリ装置はメモリセルアレイと、電源検出回路と、アドレス発生手段と、読出し回路とを含む。メモリセルアレイはローとカラムで配列された複数のメモリセルを有する。電源検出回路は電源電圧が所定の検出電圧より低い時第１検出信号を発生し、電源電圧が所定の検出電圧に到達する時第２検出信号を発生する。アドレス発生手段は第１検出信号に応答してアドレスを内部的に発生し、第１検出信号に応答してローアドレスを発生するローアドレスバッファと、第１検出信号に応答してカラムアドレスを発生するカラムアドレスバッファとで構成される。そして、読出し回路はそのようにして発生したロー及びカラムアドレスに応答して、メモリセルアレイからデータを読出す。読出し回路は内部的に発生された特定のアドレス中のローアドレスに対応する特定のローを選択するロー選択回路と、内部的に発生された特定のアドレス中のカラムアドレスに対応する特定のカラムを選択するカラム選択回路と、選択された特定のローのメモリセルに貯えられたデータを感知するページバッファ回路と、そして第２検出信号に応答してページバッファ回路の感知動作を制御する読出しコントローラとから構成されている。さらに、フラッシュメモリ装置は読出し命令信号に応答してページバッファ回路により感知されたブートアップデータをメモリ装置の外部へ出力するデータ出力バッファ回路を付加的に含む。
【００１０】
本発明の他の特徴によると、フラッシュメモリ装置を備えたシステムに電源電圧が印加される時メモリ装置に貯えられたブートアップデータを読出す方法が提供される。読出し方法によると、電源電圧が所定の検出電圧より低い時メモリ装置の内部で初期アドレスが発生され、電源電圧が所定の検出電圧に到達する時内部的に発生された初期アドレスによりブートアップデータが感知される。その後、外部からの読出し命令信号に応答して感知されたブートアップデータがメモリ装置の外部へ出力される。
【００１１】
本発明のさらに他の特徴によると、ローとカラムとで配列されたメモリセルを有し、ブートアップデータを貯えるフラッシュメモリ装置のデータ読出し方法が提供される。読出し方法によると、先ず、電源電圧が所定の検出電圧より低い時初期ロー及びカラムアドレスが内部的に発生される。その後、電源電圧が所定の検出電圧に到達する時初期ローアドレスに対応するメモリセルに貯えられたブートアップデータがページバッファにより感知される。以後、初期カラムアドレスに対応するページバッファがカラムデコーダ及びカラムゲート回路により選択され、読出し命令信号に応答して選択されたページバッファに貯えられたデータがメモリ装置の外部へ出力される。
【００１２】
このような装置及び方法によると、外部アドレス及び命令なしでパワーアップ時電源電圧の自動的な検出動作によりメモリセルに貯えられたブートアップデータが感知できる。
【００１３】
【発明の実施の形態】
本発明による実施形態が参照図面に基づき以下詳細に説明される。
図３を参照すると、本発明のフラッシュメモリ装置はローアドレスバッファ１００、ローデコーダ２００、カラムアドレスバッファ３００、カラムデコーダ４００、メモリセルアレイ５００、ページバッファ６００、カラムゲート回路７００、データ出力バッファ８００、電源検出回路９００、および読出しコントローラ１０００を含む。
【００１４】
本発明の電源検出回路９００はフラッシュメモリ装置に使用される電源電圧が所定の検出電圧より低いか又は高いかを検出し、検出結果で第１検出信号ＰＤＴを発生する。詳しくは、電源電圧が検出電圧より低い時、電源検出回路９００は電源電圧により変化する第１検出信号ＰＤＴを発生する。もし電源電圧が検出電圧に到達すると、電源検出回路９００から発生される第１検出信号ＰＤＴは接地電圧レベルとなる。また、電源検出回路９００は電源電圧が検出電圧に到達する時ショートパルスの第２検出信号φＰＤＴを発生する。
【００１５】
電源電圧により変化する第１検出信号ＰＤＴがローアドレスバッファ１００及びカラムアドレスバッファ３００に同時に印加される時、アドレスバッファ１００及び３００は外部ロー及びカラムアドレスＸＲＡ及びＸＣＡの入力なしでメモリセルアレイ５００に貯えられたブートアップデータ（ファームウェア）を読出すための（ブートアップデータに関連する読出し動作のための）初期ロー及びカラムアドレスを内部的に発生する。言い換えれば、ロー及びカラムアドレスバッファ１００及び３００は電源電圧による第１検出信号ＰＤＴが印加される時、初期ロー及びカラムアドレスが設定されるように設計される。そして、ロー及びカラムアドレスバッファ１００及び３００は電源電圧が検出電圧より高い時、正常的な読出し及び書込み動作のための外部アドレスを受け入れるように設計される。
【００１６】
第１検出信号ＰＤＴの制御により設定された初期ローアドレスはブートアップデータを貯えるメモリセクタ（又はメモリブロック）を選択するようにローデコーダ２００を介してメモリセルアレイ５００へ伝達される。カラムデコーダ４００はカラムアドレスバッファ３００で発生された初期カラムアドレスをデコーディングし、デコーディングされたカラムアドレス信号をカラムゲート回路７００へ伝達する。
【００１７】
カラムゲート回路７００はページバッファ６００とデータ出力バッファ８００との間に位置し、メモリセルアレイ５００のメモリセクタから読出されたデータをデータ出力バッファ８００へ伝達する。そして、読出しコントローラ１０００は電源検出回路９００から発生されたパルス形態の第２検出信号φＰＤＴにより活性化され、その後ページバッファ６００の感知動作を制御する。読出しコントローラ１０００は、図面には示さなかったが、読出し動作に関連する制御動作を遂行する。ページバッファ６００は読出しコントローラ１０００の制御により初期ローアドレスに対応するローのメモリセルに貯えられたデータを感知して一時的に貯える。
【００１８】
メモリセルアレイ５００がホストコンピュータのブートアップファームウェア情報を貯えるブートアップセクタ５０１を有すると仮定すると、初期ローアドレスはブートアップセクタ５０１のワードラインを選択し、初期カラムアドレスはカラムゲート回路７００がブートアップセクタ５０１からのデータをページバッファ６００からデータ出力バッファ８００へ伝達する。
【００１９】
この実施形態において、ローアドレスバッファ１００、ローデコーダ２００、カラムアドレスバッファ３００、カラムデコーダ４００、そしてページバッファ６００は読出し回路に対応する。ローデコーダ２００はロー選択回路に対応し、カラムデコーダ及びカラムゲート回路７００はカラム選択回路に対応する。そして、ロー及びカラムアドレスバッファ１００及び３００はブートアップデータの読出し動作中アドレス発生手段で機能する。
【００２０】
図４は、図３の電源検出回路９００の望ましい実施形態である。
図４を参照すると、電源検出回路９００は電源電圧検出部９１０及び検出信号発生部９２０で構成される。電源電圧検出部９１０において、ＰＭＯＳトランジスタ９１１は電源電圧端子Ｖｃｃと検出ノードＮ１との間に連結され、空乏型ＮＭＯＳトランジスタ９１２は検出ノードＮ１と基板電圧端子Ｖｓｓ（又は接地電圧端子）との間に連結される。ＰＭＯＳ及びＮＭＯＳトランジスタ９１１及び９１２のゲートはＶｓｓに共通に連結される。検出信号発生部９２０において、第１検出信号ＰＤＴは直列接続されたインバータ９２１−９２３を介して検出ノードＮ１から生成される。第２検出信号φＰＤＴはＮＯＲゲート９２７から出力され、ＮＯＲゲート９２７の一入力は第１検出信号ＰＤＴに直接連結され、他の入力は直列接続されたインバータ９２４−９２６を介して第１検出信号ＰＤＴに連結される。ＮＯＲゲート９２７及びインバータ９２４−９２６はショートパルス発生回路を構成する。検出ノードＮ１の電圧即ち、検出電圧は電源電圧の電流レベルと、トランジスタ９１１及び９１２のチャンネル抵抗比とにより決定される。
【００２１】
この際、ブートアップ装置として使用される本発明のフラッシュメモリ装置の動作が図５の流れ図と図６のタイミング図とに基づき説明される。本発明の望ましい実施形態によるフラッシュメモリ装置が本来の（又は正常的な）読出し／書込み動作だけではなく、ブートアップメモリ機能に対する追加的な動作を遂行するという点に留意しなければならない。
【００２２】
図５を参照すると、ブートアップ動作を遂行するための手順はフラッシュメモリ装置に電源電圧を印加し（Ｓ１０）、電源電圧が検出電圧より高いか否かを検出し（Ｓ１５）、電源電圧が検出電圧より低い時に生成される第１検出信号ＰＤＴにより初期ロー及びカラムアドレスを発生し（Ｓ２０）、電源電圧が検出電圧に到達する時生成される第２検出信号φＰＤＴにより初期ローアドレスに対応するメモリセルに貯えられたデータを感知し（Ｓ２５）、初期カラムアドレスに対応するページバッファを選択し（Ｓ３０）、そして読出し命令に応答してページバッファに貯えられたブートアップデータを出力（Ｓ３５）することにより達成される。
【００２３】
段階（Ｓ１０）では、図６に示すように、漸次的に増加する電源電圧が電源検出回路９００の電源電圧端子Ｖｃｃに印加される。電源検出回路９００からの第１検出信号ＰＤＴは図６のパワーアップ時点ｔ０から電源電圧により変化する。
【００２４】
段階（Ｓ１５）では、電源電圧の電流レベルは検出ノードＮ１で決定される。図４の回路において、ＰＭＯＳトランジスタ９１１は現在の電源電圧に対応する電荷を検出ノードＮ１へ供給し、空乏型ＮＭＯＳトランジスタ９１２はそのような電荷を接地電圧端子Ｖｓｓへ放電する。したがって、検出ノードＮ１での検出電圧レベルは空乏型ＮＭＯＳトランジスタ９１２のチャンネル幅により影響を受ける。図６で、時刻ｔ０での電源電圧印加後に増加する電源電圧が空乏型ＮＭＯＳトランジスタ９１２の放電電位より低い間、即ち電源電圧が検出ノードＮ１での検出電圧より低い時には、検出ノードＮ１には電荷が存在しない。ここでは、第１検出信号ＰＤＴがハイレベルで活性化されて第２検出信号φＰＤＴがローレベル（接地電圧レベル）に保たれる。
【００２５】
段階（Ｓ２０）では、初期ロー及びカラムアドレスが電源電圧により変化する第１検出信号ＰＤＴに応じてロー及びカラムアドレスバッファ１００及び３００から発生される。そのように発生された初期ローアドレスはローデコーダ２００を介してメモリセルアレイ５００のブートアップセクタ５０１の対応するワードラインへ供給される。即ち、ブートアップデータを貯えるメモリセルに連結されたワードラインが選択される。
【００２６】
電源電圧が検出電圧に到達することにより第１検出信号ＰＤＴはハイ／ロー遷移を有する。一方、第２検出信号φＰＤＴは第１検出信号ＰＤＴのロー遷移によりハイレベルのショートパルスで活性化される。第２検出信号φＰＤＴのパルス幅はインバータ９２３の出力からＮＯＲゲート９２７まで連結されたインバータ９２４−９２６の数を変化させることにより調節できる。
【００２７】
次の段階（Ｓ２５）で、読出しコントローラ１０００は活性化された第２検出信号φＰＤＴに応答して感知動作を遂行するようにページバッファ６００を制御する。これはページバッファ６００が初期ローアドレスに対応するロー（又はページ）のメモリセルに貯えられたブートアップデータを感知して一時的に貯えることにより実行される。
【００２８】
続けて、段階（Ｓ２０）で生成された初期カラムアドレスはカラムデコーダ４００を介してカラムゲート回路７００へ伝達され、カラムゲート回路７００が感知されたブートアップデータを貯えるページバッファ（初期カラムアドレスに対応する）を選択する（Ｓ３０）。ブートアップデータはカラムデコーダ４００によりデコーディングされた初期カラムアドレスによりカラムゲート回路７００を介してデータ出力バッファ８００へ順次伝達される。
【００２９】
段階（Ｓ３５）で、制御信号Ｒ／ＢＢがローレベル（即ち、ビジー状態）からハイレベル（即ち、待機状態）に変化した後、読出し命令信号ＲＥＢ（図６参照）が時刻ｔ２で印加されることにより、データ出力バッファ８００に保たれるブートアップデータ（図６で参照符号‘Ｂ’と表記される）は入出力ピンを介してメモリ装置から外部へ出力される。
【００３０】
【発明の効果】
前述したように、パワーオンされて電圧検出動作が実行されると、パワーオンからブートアップデータ出力までの全般的な動作手続きがフラッシュメモリ装置内で自動的に実行されることが分かる。そして、アドレス及び命令がメモリ装置に印加されるようにするため、外部からＡＬＥ（アドレス  ラッチ  イネーブル）及びＣＬＥ（コマンド  ラッチ  イネーブル）のようなストローブ信号を受け入れる必要がない。外部アドレス及び命令なしで電源電圧の検出動作によりメモリセルに貯えられたブートアップデータのアドレッシング選択及び伝達動作が自動的に実行されるので、本発明によるフラッシュメモリ装置はブートアップ貯蔵要素として使用されるシステムには望ましいものである。
【図面の簡単な説明】
【図１】従来のフラッシュメモリ装置のブロック図。
【図２】図１のフラッシュメモリ装置の読出し動作を説明するためのタイミング図。
【図３】本発明によるフラッシュメモリ装置のブロック図。
【図４】図３の電源検出回路の詳細回路図。
【図５】本発明によるブートアップデータ読出し方法の処理段階を示す流れ図。
【図６】本発明によるデータ読出し動作を説明するためのタイミング図。
【符号の説明】
１０，１００：ローアドレスバッファ
２０，２００：ローデコーダ
３０，３００：カラムアドレスバッファ
４０，４００：カラムデコーダ
５０，５００：メモリセルアレイ
６０，６００：ページバッファ
７０，７００：カラムゲート回路
８０，８００：データ出力バッファ
９００：電源検出回路
１０００：読出しコントローラ
【図１】
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【図２】
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【図３】
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【図４】
0003840349.tif 000005
【図５】
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【図６】
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