(57)【特許請求の範囲】
【請求項１】
アレイ基板と、このアレイ基板に対向配置された対向電極を含む対向基板と、前記アレイ基板と対向基板との間に保持された液晶組成物とを備えたアクティブマトリクス型液晶表示素子において、
前記アレイ基板は、
基板上に交差するように配置された複数の配線と、
前記配線の交差部毎に配置されたスイッチング素子と、
前記スイッチング素子に接続された画素電極と、を備え、
前記配線及び前記画素電極のうちの一方は、前記基板上の共通の絶縁層上の形成された第１導電層及びこの第１導電層上に積層された第２導電層を有し、
前記第１導電層が前記第２導電層より線幅が広くなるように形成され、
前記配線及び前記画素電極のうちの他方は、前記第１導電層とほぼ等しい間隔で配置されたことを特徴とするアクティブマトリクス型液晶表示素子。
【請求項２】
アレイ基板と、このアレイ基板に対向配置された対向電極を含む対向基板と、前記アレイ基板と対向基板との間に保持された液晶組成物とを備えたアクティブマトリクス型液晶表示素子において、
前記アレイ基板は、
基板上に交差するように配置された複数の配線と、
前記配線の交差部毎に配置されたスイッチング素子と、
前記スイッチング素子に接続された画素電極と、を備え、
前記配線は、前記基板上の共通の絶縁層上の形成された第１導電層及びこの第１導電層上に積層された第２導電層を有し、
前記第１導電層が前記第２導電層より線幅が広くなるように形成され、
前記画素電極及び前記第１導電層は、前記基板上の共通の絶縁層上に接して形成された共通の導電膜をパターニングすることにより形成されていることを特徴とするアクティブマトリクス型液晶表示素子。
【請求項３】
アレイ基板と、このアレイ基板に対向配置された対向電極を含む対向基板と、前記アレイ基板と対向基板との間に保持された液晶組成物とを備えたアクティブマトリクス型液晶表示素子において、
前記アレイ基板は、
基板上に交差するように配置された複数の配線と、
前記配線の交差部毎に配置されたスイッチング素子と、
前記スイッチング素子に接続されているとともに、前記配線に対向する導電性の縁部を有する画素電極と、を備え、
前記配線及び前記画素電極の少なくとも縁部は、前記基板上の共通の絶縁層上に接して形成された共通の導電膜をパターニングすることにより形成されていることを特徴とするアクティブマトリクス型液晶表示素子。
【請求項４】
前記配線は、基板上の第１方向に沿って平行に配置された走査線と、絶縁層を介して前記第１方向に直交する第２方向に沿って平行に配置された信号線とを有し、前記配線のうちの少なくとも前記信号線が前記画素電極と共通の導電膜をパターニングすることにより形成されていることを特徴とする請求項１乃至３のいずれか１項に記載のアクティブマトリクス型液晶表示素子。
【請求項５】
絶縁基板上に交差するように配置された複数の走査線及び信号線、これらの走査線と信号線との交差部毎に配置されたスイッチング素子、およびこのスイッチング素子に接続された画素電極を含むアレイ基板と、
このアレイ基板に対向配置された対向電極を含む対向基板と、
前記アレイ基板と対向基板との間に保持された液晶組成物と、を備えたアクティブマトリクス型液晶表示素子において、
前記絶縁基板上の絶縁層上に第１導電膜を成膜する工程と、
前記第１導電膜をパターニングして画素電極及び信号線の第１の導電層を一括して形成する工程と、
前記信号線の第１の導電層上に第２導電膜を成膜する工程と、
前記第２導電膜を前記第１の導電層の縁部から画素電極側に突出しないようにパターニングして信号線の第２の導電層を形成する工程と、
を備えたことを特徴とするアクティブマトリクス型液晶表示素子の製造方法。
【請求項６】
絶縁基板上に交差するように配置された複数の走査線及び信号線、これらの走査線と信号線との交差部毎に配置されたスイッチング素子、およびこのスイッチング素子に接続された画素電極を含むアレイ基板と、
このアレイ基板に対向配置された対向電極を含む対向基板と、
前記アレイ基板と対向基板との間に保持された液晶組成物と、を備えたアクティブマトリクス型液晶表示素子において、
前記絶縁基板上の絶縁層上に第１導電膜を成膜する工程と、
前記第１導電膜をパターニングして画素電極の第１の導電層を形成する工程と、
前記画素電極の第１の導電層及び前記絶縁基板上に第２導電膜を成膜する工程と、
前記第２導電膜をパターニングして隣接する前記画素電極の第１の導電層の間に信号線及び画素電極の縁部に画素電極の第２の導電層を形成する工程と、
を備えたことを特徴とするアクティブマトリクス型液晶表示素子の製造方法。
【請求項７】
前記第１及び第２導電膜をパターニングする工程は、
前記第１及び第２導電膜上にフォトレジストを塗布する工程と、
前記絶縁基板を複数の領域に分割して各領域毎に前記フォトレジストを同一のマスクを介して露光する工程と、
前記フォトレジストを現像して前記マスクのパターンに対応して前記第１及び第２導電膜を選択的に露出する工程と、
露出された前記第１及び第２導電膜をエッチングする工程と、
前記第１及び第２導電膜上に残存していたフォトレジストを除去する工程と、
を含むことを特徴とする請求項８又は９に記載のアクティブマトリクス型液晶表示素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、アクティブマトリクス型液晶表示素子及びその製造方法に係り、特に液晶表示素子のアレイ基板上に形成される信号線や走査線などの配線、及び画素電極の構造に関する。
【０００２】
【従来の技術】
アクティブマトリクス型液晶表示素子は、アレイ基板と、このアレイ基板に対向配置される対向基板と、アレイ基板と対向基板との間に配向膜を介して保持される液晶組成物とを備えている。アレイ基板は、アルミニウム（Ａｌ）などの低抵抗材料によって形成されているとともに絶縁性基板、例えばガラス基板上にマトリクス状に配置された複数本の信号線及び複数本の走査線と、各信号線と走査線との交点の近傍に配置されたスイッチング素子としてのＴＦＴと、インジウム−ティン−オキサイド（Indium-Tin-Oxide：以下、ＩＴＯと称する）によって形成されているとともにＴＦＴに接続された画素電極とを有している。この画素電極の一部と直前に配置された走査線との間で補助容量（Ｃｓ）を形成するために、走査線と画素電極との間に絶縁膜が介在されている。そして、このアレイ基板の表面は、液晶組成物を配向させる配向膜で覆われている。
【０００３】
このアクティブマトリクス型液晶表示素子のアレイ基板は、一般に以下のような製造方法によって製造される。
すなわち、ガラス基板上に所定の組成の膜、例えばＩＴＯをスパッタやＣＶＤ等で堆積した後、その表面にフォトレジストを塗布する。続いて、このフォトレジスト上の所定位置に所定のパターンが形成されたフォトマスクを介してフォトレジストを露光する。続いて、このフォトレジストを現像することによりフォトレジストを選択的に除去し、フォトレジストにフォトマスクのパターンを転写する。続いて、残存したフォトレジストをマスクとして、フォトレジストの層の下層に堆積されている膜をウエットエッチングやドライエッチングによりエッチングすることにより、膜にフォトマスクのパターンを形成する。続いて、マスクとして利用したフォトレジストを除去することにより、パターン形成工程を終了する。
【０００４】
このような膜の製造工程を所定回数繰り返すことにより、複数の組成の膜が積層された所定のパターン形状のアレイ基板を形成する。
ところで、上述したようなアレイ基板の製造方法において、フォトレジストにフォトマスクのパターンを転写する場合、アレイ基板における同一層に所定のパターンを形成するために複数枚のフォトマスクにより分割露光する必要が生じる場合がある。すなわち、液晶表示素子の表示領域の大型化に伴ってアレイ基板が大型化した場合、液晶表示素子パターンが１枚のフォトマスクに納まらない。このため、各層をパターニングする際、アレイ基板の表示領域を複数の露光領域に分割し、各露光領域毎にフォトマスクを介して露光する方法がとられている。
【０００５】
【発明が解決しようとする課題】
上述したように、アレイ基板の表示領域を複数の露光領域に分割して順次露光してパターニングする場合、その精度は、露光装置の機械的誤差によって大きく影響される。すなわち、アレイ基板上の第１の層を形成する第１の膜で形成された第１の配線パターンを基準パターンとし、アレイ基板上の第２の層を形成する第２の膜で形成された第２の配線パターンは、第１の配線パターンの後の工程で形成されるものとする。この時、第２の配線パターンは、露光装置の機械的誤差により、分割された各露光領域毎に基準パターンに対して相対的に位置がずれる場合がある。
【０００６】
例えば、基準パターンとしてＩＴＯ膜によって形成された画素電極、第２の配線パターンとしてアルミニウムによって形成された信号線の組み合わせを考えると、画素電極と信号線との間の間隔が分割された各露光領域毎に異なる場合がある。
【０００７】
このように、異なる工程でそれぞれ形成される配線パターンには、分割された各露光領域毎に相対的な位置ずれを生ずる虞がある。
ところで、絶縁層上に互いに隣接するように配置された第１及び第２の配線パターンの間には、電気力線が形成され、電気力線の密度に応じて寄生容量が形成される。上述した例では、共通の絶縁層上に形成された信号線と画素電極との間に寄生容量が形成される。
【０００８】
上述したような例において、各露光領域毎に画素電極と信号線との間の間隔が異なると、各露光領域毎に画素電極と信号線との間に形成される電気力線の密度が異なる。これにより、各露光領域毎に画素電極と信号線との間に生ずる画素電極−信号線間寄生容量が異なる。そして、各露光領域毎に寄生容量が異なる現象が生ずると、それぞれの領域に対応して配置された液晶組成物に対して印加される実効電圧が異なる。このため、表示領域の各露光領域毎に表示画面の輝度が異なり、分割された各露光領域の境界が表示画面に現れる、いわゆる面継ぎムラと称される表示不良が発生する問題が生ずる。
【０００９】
そこで、この発明の目的は、面継ぎムラの生じにくい良好な表示画面を表示可能なアクティブマトリクス型液晶表示素子及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
この発明は、上記問題点に基づきなされたもので、
請求項１によれば、スイッチング素子を含むアレイ基板と、このアレイ基板に対向配置された対向電極を含む対向基板と、前記アレイ基板と対向基板との間に保持された液晶組成物とを備えたアクティブマトリクス型液晶表示素子において、前記アレイ基板は、基板上に交差するように配置された複数の配線と、前記配線の交差部毎に配置されたスイッチング素子と、前記スイッチング素子に接続された画素電極と、を備え、前記配線及び前記画素電極のうちの一方は、前記基板上の共通の絶縁層上の形成された第１導電層及びこの第１導電層上に積層された第２導電層を有し、前記第１導電層が前記第２導電層より線幅が広くなるように形成され、前記配線及び前記画素電極のうちの他方は、前記第１導電層とほぼ等しい間隔で配置されたことを特徴とするアクティブマトリクス型液晶表示素子が提供される。
【００１１】
請求項２によれば、スイッチング素子を含むアレイ基板と、このアレイ基板に対向配置された対向電極を含む対向基板と、前記アレイ基板と対向基板との間に保持された液晶組成物とを備えたアクティブマトリクス型液晶表示素子において、前記アレイ基板は、基板上に交差するように配置された複数の配線と、前記配線の交差部毎に配置されたスイッチング素子と、前記スイッチング素子に接続された画素電極と、を備え、前記配線は、前記基板上の共通の絶縁層上の形成された第１導電層及びこの第１導電層上に積層された第２導電層を有し、前記第１導電層が前記第２導電層より線幅が広くなるように形成され、前記画素電極及び前記第１導電層は、前記基板上の共通の絶縁層上に接して形成された共通の導電膜をパターニングすることにより形成されていることを特徴とするアクティブマトリクス型液晶表示素子が提供される。
【００１２】
請求項３によれば、スイッチング素子を含むアレイ基板と、このアレイ基板に対向配置された対向電極を含む対向基板と、前記アレイ基板と対向基板との間に保持された液晶組成物とを備えたアクティブマトリクス型液晶表示素子において、前記アレイ基板は、基板上に交差するように配置された複数の配線と、前記配線の交差部毎に配置されたスイッチング素子と、前記スイッチング素子に接続されているとともに、前記配線に対向する導電性の縁部を有する画素電極と、を備え、前記配線及び前記画素電極の少なくとも縁部は、前記基板上の共通の絶縁層上に接して形成された共通の導電膜をパターニングすることにより形成されていることを特徴とするアクティブマトリクス型液晶表示素子が提供される。
【００１３】
請求項５によれば、絶縁基板上に交差するように配置された複数の走査線及び信号線、これらの走査線と信号線との交差部毎に配置されたスイッチング素子、およびこのスイッチング素子に接続された画素電極を含むアレイ基板と、このアレイ基板に対向配置された対向電極を含む対向基板と、前記アレイ基板と対向基板との間に保持された液晶組成物と、を備えたアクティブマトリクス型液晶表示素子において、前記絶縁基板上の絶縁層上に第１導電膜を成膜する工程と、前記第１導電膜をパターニングして画素電極及び信号線の第１の導電層を一括して形成する工程と、前記信号線の第１の導電層上に第２導電膜を成膜する工程と、前記第２導電膜を前記第１の導電層の縁部から画素電極側に突出しないようにパターニングして信号線の第２の導電層を形成する工程と、を備えたことを特徴とするアクティブマトリクス型液晶表示素子の製造方法が提供される。
【００１４】
請求項６によれば、絶縁基板上に交差するように配置された複数の走査線及び信号線、これらの走査線と信号線との交差部毎に配置されたスイッチング素子、およびこのスイッチング素子に接続された画素電極を含むアレイ基板と、このアレイ基板に対向配置された対向電極を含む対向基板と、前記アレイ基板と対向基板との間に保持された液晶組成物と、を備えたアクティブマトリクス型液晶表示素子において、前記絶縁基板上の絶縁層上に第１導電膜を成膜する工程と、前記第１導電膜をパターニングして画素電極の第１の導電層を形成する工程と、前記画素電極の第１の導電層及び前記絶縁基板上に第２導電膜を成膜する工程と、前記第２導電膜をパターニングして隣接する前記画素電極の第１の導電層の間に信号線及び画素電極の縁部に画素電極の第２の導電層を形成する工程と、を備えたことを特徴とするアクティブマトリクス型液晶表示素子の製造方法が提供される。
【００１５】
この発明のアクティブマトリクス型液晶表示素子及びその製造方法によれば、複数の領域に分割して露光することによりアレイ基板の各層を形成しても、それぞれの露光領域において、画素電極と配線との間の間隔は一定に維持できるため、画素電極と配線との間の寄生容量が各露光領域毎に変化するような現象は生じない。このため、各露光領域毎に表示画面の輝度が異なることによって生ずる面継ぎムラを抑制することが可能となる。
【００１６】
【発明の実施の形態】
以下、図面を参照してこの発明に係るアクティブマトリクス型液晶表示素子、及びその製造方法の実施の形態について詳細に説明する。ここでは、アクティブマトリクス型液晶表示素子として、ノーマリーホワイトモードの光透過型の液晶表示素子を例にとって説明する。
【００１７】
このアクティブマトリクス型液晶表示素子は、アレイ基板と、このアレイ基板に対向配置される対向基板と、アレイ基板と対向基板との間に配向膜を介して保持される液晶組成物とを備えている。
【００１８】
アレイ基板は、図１及び図２に示すように、絶縁性基板、例えばガラス基板１０１上に互いに直交するように配設された１０２４×３本の信号線１０３及び７６８本の走査線１１１を備えている。走査線１１１は、アルミニウムやモリブデンータングステンなどの低抵抗材料によって形成されているとともに、ガラス基板１０１上に直接配設されている。一方、信号線１０３は、アルミニウムなどの低抵抗材料によって形成されているとともに、ガラス基板１０１上に形成された酸化シリコンと窒化シリコンとの多層膜からなる絶縁膜１１３上に配設されている。
【００１９】
また、アレイ基板１００は、各信号線１０３と各走査線１１１との各交点部毎の近傍に配設された薄膜トランジスタ（ＴＦＴ）１２１と、このＴＦＴ１２１を介して接続された画素電極１５１とを備えている。画素電極１５１は、透過性の導電性部材、例えばＩＴＯによって形成されている。
【００２０】
ＴＦＴ１２１は、図２に示すように、走査線１１１から突出した部分をゲート電極１１２とし、この上にゲート絶縁膜１１３が積層されている。そして、ａ−Ｓｉ：Ｈ膜によって形成された半導体膜１１５がこのゲート絶縁膜１１３上に積層されている。さらに、窒化シリコンによって形成されたチャネル保護膜１１７がこの半導体膜１１５上に積層されている。
【００２１】
半導体膜１１５は、ｎ＋型ａ−Ｓｉ：Ｈ膜によって形成された低抵抗半導体膜１１９、及びソース電極１３１を介して画素電極１５１に電気的に接続されている。また、半導体膜１１５は、低抵抗半導体膜１１９、及び信号線１０３から延出されたドレイン電極１３２を介して信号線１０３に電気的に接続されている。
【００２２】
ＴＦＴ１２１のチャネル保護膜１１７、ソース電極１３１、及びドレイン電極１３２は、窒化シリコン膜等の絶縁膜からなる保護膜１７１によって覆われている。
【００２３】
画素電極１５１の一部は、図１に示すように、直前に走査される走査線１１１に絶縁膜１１３を介して重ねられ、補助容量（Ｃｓ）を形成している。
信号線１０３は、図３に示すように、複数層、例えば２層の積層構造体によって形成されている。すなわち、信号線１０３は、絶縁膜１１３上の画素電極１５１と同層に形成されたＩＴＯ膜の第１層１０３ａ、及びこの第１層１０３ａ上に積層されたアルミニウム膜の第２層１０３ｂによって形成されている。
【００２４】
信号線１０３の第１層１０３ａは、第２層１０３ｂより線幅が広くなるように形成されている。また、この第１層１０３ａは、画素電極１５１と同一のマスクによってパターニングされることにより形成されている。この時に使用されるマスクは、第１層１０３ａが互いに隣接する画素電極の間の略中央に位置するように設計されている。
【００２５】
そして、この信号線１０３の第１層１０３ａの端部の位置は、第２層１０３ｂの端部の位置と画素電極の端部との間に位置するように設計されている。つまり、第２層１０３ｂは、より線幅の広い第１層１０３ａ上からはみ出すことなく、確実に第１層１０３ａ上に積層される。
【００２６】
すなわち、絶縁膜１１３上に形成された信号線１０３の第１層１０３ａ、及び画素電極１５１は、同一のマスクで且つ同一層に形成される。このため、第１層１０３ａと画素電極１５１との間隔は、すべての露光領域において一定に維持することができる。これにより、画素電極１５１とこれに対向して位置する信号線１０３の第１層１０３ａを含む信号線１０３との間隔は、すべての領域において一定に維持することができる。このため、信号線１０３と画素電極１５１との間に形成される電気力線の密度は、すべての領域で略一定となり、信号線−画素電極間の寄生容量を一定に維持することが可能となる。
【００２７】
また、アレイ基板１００の表面は、対向基板２００との間に介在される液晶組成物３００を配向させるための配向膜１４１によって覆われている。
対向基板２００は、透明な絶縁性基板、例えばガラス基板２０１上における、アレイ基板１００のＴＦＴ１２１と信号線１０３との隙間、画素電極１５１と信号線１０３との隙間、画素電極１５１と走査線１１１との隙間にそれぞれ対向する位置を遮光するために配設された遮光膜２０２を備えている。この遮光膜２０２は、例えばクロム膜によって形成されている。
【００２８】
また、対向基板２００は、ガラス基板２０１の画素電極１５１に対向する位置であって、遮光膜２０２の間に配置されたカラー表示を実現するための赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３原色で構成されるカラーフィルタ２０３を備えている。そして、このカラーフィルタ２０３の表面には、ＩＴＯによって形成された対向電極２０４が形成されている。
【００２９】
対向基板２００の表面は、アレイ基板１００との間に介在される液晶組成物３００を配向させるための配向膜２０５によって覆われている。
このアクティブマトリクス型液晶表示素子の表裏面、すなわちガラス基板１０１及びガラス基板２０１の外面には、互いに偏光方向が直交する偏光板（図示しない）が配設されている。また、各信号線１０３、及び各走査線１１１は、それぞれの配線の片側に引き出され、液晶表示素子を駆動するための図示しない駆動回路基板にＴＣＰを介して接続され、駆動電圧が供給される。
【００３０】
そして、アレイ基板１００と対向基板２００との間には、ツイステッドネマティック型等の液晶組成物が封入されている。
上述したようなアクティブマトリクス型液晶表示素子に適用されるアレイ基板は、以下に示すような製造工程を経て形成される。
【００３１】
すなわち、ガラス基板１０１の一主面上に、アルミニウムなどの金属膜をスパッタによって被着し、これを複数本のストライプ状にパターニングして、一部をゲート電極１１２としてなす走査線１１１を形成する。そして、このゲート電極１１２及び走査線１１１の上に、窒化シリコン膜などのゲート絶縁膜１１３を所定の膜厚で堆積する。
【００３２】
続いて、このゲート絶縁膜１１３の上にａ−Ｓｉ：Ｈ膜を所定の膜厚で堆積する。そして、このａ−Ｓｉ：Ｈ膜上に窒化シリコン膜を所定の膜厚で堆積する。
続いて、ａ−Ｓｉ：Ｈ膜及び窒化シリコンがゲート電極１１２上に位置するようにパターニングすることにより、ａ−Ｓｉ：Ｈ膜からなる半導体膜１１５と、窒化シリコン膜からなるチャネル保護膜１１７を形成する。
【００３３】
続いて、半導体膜１１５及びチャネル保護膜１１７の上にｎ＋型ａ−Ｓｉ：Ｈ膜を堆積し、パターニングすることにより低抵抗半導体膜１１９を形成する。
続いて、ゲート絶縁膜１１３の上にＩＴＯ膜を成膜し、パターニングすることにより、画素電極１５１及び信号線１０３の第１層１０３ａを形成する。
【００３４】
続いて、アルミニウムを被着し、パターニングすることにより、ＴＦＴ１２１を画素電極１５１とを電気的に接続するソース電極１３１、信号線１０３の第２層１０３ｂ、及びＴＦＴ１２１と信号線（第２層１０３ｂ）とを電気的に接続するドレイン電極１３２を形成する。
【００３５】
さらに、このようにして形成されたＴＦＴ１２１の表面を覆う保護膜１７１を形成した後、基板の表面に配向膜１４１を形成し、液晶表示素子用のアレイ基板１００の製造工程を終了する。
【００３６】
ところで、上述したような製造工程における所定の膜のパターニングは、以下に示すような手順で実行される。
すなわち、膜の表面にフォトレジストを塗布した後、フォトレジスト上の所定位置に所定のパターンが形成されたフォトマスクを介してフォトレジストを露光する。続いて、このフォトレジストを現像することによりフォトレジストを選択的に除去し、フォトレジストにフォトマスクのパターンを転写する。続いて、残存したフォトレジストをマスクとして、フォトレジストの層の下層に堆積されている膜をウエットエッチングやドライエッチングによりエッチングすることにより、膜にフォトマスクのパターンを形成する。続いて、マスクとして利用したフォトレジストを除去することにより、パターニング工程を終了する。
【００３７】
ここで、液晶表示素子の表示領域の対角が、例えば１０インチ以上の大画面用のアレイ基板を形成する際、所定の膜上に塗布されたフォトレジストは、図４に示すように、アレイ基板１００上の表示領域ＤＡを９領域ａ〜ｉに分割して露光している。
【００３８】
既に述べたように、従来の技術では、図５及び図６に示すように、信号線３は、単一の層で形成されている。また、この信号線３は、画素電極５１をパターニングする工程とは別の工程でパターニングされる。つまり、信号線３は、画素電極５１をパターニングする際のマスクとは別のマスクを介して露光される。
【００３９】
このため、露光装置の機械誤差の影響により、信号線３は、図５に示すように、必ず、互いに隣接する画素電極５１の間の略中央に配置される、すなわち信号線３の端と画素電極５１の端との間隔が左右で等しくなるとは限らない。したがって、信号線３は、図６に示すように、互いに隣接する画素電極５１の間の略中央の位置より一方の画素電極に片寄った位置に配置される、すなわち信号線３の端と画素電極５１の端との間隔が左右で異なる場合がある。
【００４０】
このような信号線３と画素電極５１との相対位置の片寄りは、各露光領域ａ〜ｉ毎に異なる虞がある。例えば、領域ａにおいて、図５に示したような位置関係で画素電極５１及び信号線３が形成され、領域ｂにおいて、図６に示したような位置関係で画素電極５１及び信号線３が形成されたとする。この時、画素電極と信号線との間隔が領域ａと領域ｂとで異なるため、画素電極−信号線間の寄生容量が異なる。
【００４１】
このため、液晶組成物に印加される実効電圧が領域毎に異なり、表示画面上において、輝度差となって視認される。特に、領域ａと領域ｂのように互いに隣接する領域間で輝度差が生じた場合、特にこの領域の境界がはっきりと視認されることとなり、いわゆる面継ぎムラと称される表示品位の低下が発生する。
【００４２】
これに対して、この実施の形態に係るアクティブマトリクス型液晶表示素子において、アレイ基板１００の信号線１０３は、図３に示したように、２層の導電層、すなわち画素電極１５１と同一マスクを介して露光されるＩＴＯ膜からなる第１層１０３ａ、及び画素電極１５１をパターニングする際に使用するマスクとは別のマスクを介して露光されるアルミニウム膜からなる第２層１０３ｂによって形成されている。
【００４３】
信号線１０３の第１層１０３ａは、画素電極１５１と同一のマスクを介して同一の露光工程を経てパターニングされる。この時に使用されるマスクは、第１層１０３ａが互いに隣接する画素電極１５１間の略中央に位置するように設計されている。そして、この信号線１０３の第１層１０３ａは、第２層１０３ｂより線幅が広くなるように形成されている。
【００４４】
このため、露光装置の機械誤差により、画素電極１５１と、この画素電極とは別の工程でパターニングされる信号線１０３の第２層１０３ｂとの相対的な位置が異なったとしても、同一の工程でパターニングされる画素電極１５１と信号線の第１層１０３ａとの間隔は、すべての表示領域、すなわち露光領域で一定である。
【００４５】
すなわち、図７に示すように、信号線１０３の第２層１０３ｂを形成する際に、多少の位置ずれが生じても、第２層１０３ｂより線幅の広い第１層１０３ａ上に配置されている。この時、第２層１０３ｂの位置ずれ量は、第２層１０３ｂの端が第１層１０３ａの端を超えて画素電極側に近接しない範囲内で許容できる。つまり、信号線１０３を構成する第２層１０３ｂが第１層１０３ａの端を超えて配置されない限り、信号線１０３と画素電極１５１との相対的な位置関係、すなわち信号線−画素電極間の間隔は一定に維持することが可能となる。
【００４６】
したがって、信号線１０３と画素電極１５１との間に形成される寄生容量は、すべての表示領域で一定に維持される。このため、露光領域毎の輝度差を抑制することができるとともに領域の境界付近に発生する面継ぎムラを抑制することができ、良好な表示品位のアクティブマトリクス型液晶表示素子を提供することができる。
【００４７】
次に、この発明に係るアクティブマトリクス型液晶表示素子の変形例について説明する。
既に述べたアクティブマトリクス型液晶表示素子の実施の形態では、信号線と画素電極との相対的な位置関係を一定に維持するために、信号線を２層構造とし、一方の層を画素電極を形成する工程で同時に形成するものであったが、以下に示す変形例に係る実施の形態では、画素電極を２層構造とするものである。すなわち、図８に示すように、このアレイ基板１００の信号線１０３は、単一の層によって形成され、画素電極１５１は、複数層、例えば２層の導電層１５１ａ、１５１ｂによって形成されている。
【００４８】
このような構造のアレイ基板１００は、まず、ゲート絶縁膜１１３上に堆積されたＩＴＯ膜を上述した製造方法と同一の方法でパターニングすることにより画素電極１５１を形成する。このＩＴＯ膜によって形成された画素電極を第１層１５１ａとする。
【００４９】
続いて、アルミニウム膜を堆積した後、パターニングすることにより信号線１０３と、この信号線１０３と略平行に画素電極の第２層１５１ｂを形成する。この第２層１５１ｂは、画素電極の第１層１５１ａの縁部に積層されている部分と、信号線１０３に略平行して対向するようにゲート絶縁膜１１３上に形成されている部分とを含んでいる。
【００５０】
すなわち、信号線１０３と画素電極の第２層１５１ｂは、画素電極の第１層１５１ａ上の一部と、互いに隣接する画素電極間にアルミニウム膜を堆積した後、同一のマスクを介して同一の露光工程を経てパターニングすることにより形成する。この時に使用されるマスクは、信号線１０３が互いに隣接する画素電極の第２層１５１ｂ間の略中央に位置するように設計されている。
【００５１】
このため、露光装置の機械誤差により、画素電極１５１と、この画素電極とは別の工程でパターニングされる信号線１０３との相対的な位置が異なったとしても、同一の工程でパターニングされる画素電極の第２層１５１ｂと信号線１０３との間隔は、すべての表示領域、すなわち露光領域で一定である。
【００５２】
すなわち、図８に示すように、信号線１０３を形成する際に、画素電極１５１ａに対して多少の位置ずれが生じても、この位置ずれは、信号線１０３が隣接する画素電極の第１層１５１ａ間に位置し、且つ画素電極の第２層１５１ｂが第１層１５１ａに電気的に接続されていれば許容することができる。これにより、信号線１０３と画素電極１５１との相対的な位置関係、すなわち信号線−画素電極間の間隔は一定に維持することが可能となる。
【００５３】
したがって、信号線１０３と画素電極１５１との間に形成される寄生容量は、すべての表示領域で一定に維持される。このため、露光領域毎の輝度差を抑制することができるとともに領域の境界付近に発生する面継ぎムラを抑制することができ、良好な表示品位のアクティブマトリクス型液晶表示素子を提供することができる。
【００５４】
なお、上述した実施の形態では、アレイ基板の表示領域を複数の領域毎に分割露光してパターンを形成しているが、大型のマスクを使用することにより表示領域を一括で露光してパターンを形成してもよい。画素電極の層と、信号線の層とを異なった大型マスクで露光する場合、大型マスクのひずみ、及び露光装置の機械誤差などにより表示領域面内で画素電極と信号線との間隔がばらつき、画像にムラが生じ、表示品位を低下させることがある。この場合も、上述したように、画素電極または信号線を複数層の積層構造体によって形成し、いずれかの層を画素電極または信号線と同時に形成することにより、画素電極と信号線との間隔を一定に維持することができ、良好な表示品位を得ることができる。
【００５５】
【発明の効果】
以上説明したように、この発明によれば、面継ぎムラの生じにくい表示品位の良好なアクティブマトリクス型液晶表示素子及びその製造方法を提供することができるとともに、液晶表示素子の歩留まりを向上することができる。
【図面の簡単な説明】
【図１】図１は、この発明のアクティブマトリクス型液晶表示素子に備えられているアレイ基板を概略的に示す平面図である。
【図２】図２は、図１に示したＡ−Ａ' 線でアクティブマトリクス型液晶表示素子を切断した断面を概略的に示す断面図である。
【図３】図３は、図１に示したＢ−Ｂ' 線でアレイ基板上の信号線及び画素電極の一部を切断した断面を概略的に示す断面図である。
【図４】図４は、大型の表示領域を有する液晶表示素子用のアレイ基板を露光するための分割露光の概念を説明するための図である。
【図５】図５は、従来の製造方法によって形成されたアレイ基板の信号線及び画素電極を概略的に示す一部断面図である。
【図６】図６は、従来の製造方法によって形成されたアレイ基板の信号線及び画素電極を概略的に示す一部断面図である。
【図７】図７は、この発明のアクティブマトリクス型液晶表示素子に適用されるアレイ基板上の信号線及び画素電極の一部を切断した断面を概略的に示す断面図である。
【図８】図８は、この発明のアクティブマトリクス型液晶表示素子に適用される他のアレイ基板上の信号線及び画素電極の一部を切断した断面を概略的に示す断面図である。
【符号の説明】
１００…アレイ基板
１０１…ガラス基板
１０３…信号線
１１１…走査線
１１３…ゲート絶縁膜
１１５…半導体膜
１１７…チャネル保護膜
１１９…低抵抗半導体膜
１２１…ＴＦＴ
１３１…ソース電極
１３２…ドレイン電極
１４１…配向膜
１５１…画素電極
２００…対向基板
２０４…対向電極
３００…液晶組成物
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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