(57)【特許請求の範囲】
【請求項１】
第１主面および第２主面を有する高抵抗の第１導電型のベース層と、このベース層の前記第１主面の表面に形成された第２導電型のエミッタ層と、前記ベース層の第２主面の表面に形成された第１導電型のエミッタ層と、これら２つのエミッタ層の少なくとも一方に形成された、前記ベース層に達する深さの複数の溝内の各々に、ゲート絶縁膜を介して埋め込み形成されたゲート電極とを具備してなるダイオードの駆動方法であって、逆回復時に空乏層が広がり始める側のエミッタ層に前記溝が形成されたダイオードを導通状態にする場合には、前記ゲート電極に所定の電圧、前記ダイオードに順方向電圧を印加し、前記ダイオードを非導通状態にする場合には、前記所定の電圧の印加を停止し、前記ダイオードに逆方向電圧を印加することを特徴とするダイオードの駆動方法。
【請求項２】
前記所定の電圧は、前記溝が形成されたエミッタ層の多数キャリアと同極性のキャリアが、前記溝の周囲に誘起される電圧であることを特徴とする請求項１に記載のダイオードの駆動方法。
【請求項３】
前記ゲート電極に前記所定の電圧を印加した場合の、前記溝が形成されたエミッタ層の注入効率が、前記ゲート電極に前記所定の電圧を印加しない場合のそれよりも実効的に高くなるように、前記溝が形成されたエミッタ層の本来の注入効率が低く設定されていることを特徴とする請求項２に記載のダイオードの駆動方法。
【請求項４】
前記エミッタ層の不純物濃度を低くすることにより、前記エミッタ層の本来の注入効率が低く設定されていることを特徴とする請求項３に記載のダイオードの駆動方法。
【請求項５】
前記エミッタ層の表面に、該エミッタ層と逆導電型の拡散層を形成することにより、前記エミッタ層の本来の注入効率が低く設定されていることを特徴とする請求項３に記載のダイオードの駆動方法。
【請求項６】
前記溝を介して隣り合う２つの前記エミッタ層の間隔（単位セルサイズ）を２Ｃ、隣り合う２つの前記溝の間の領域の幅を２Ｗ、前記エミッタ層と前記ベース層との界面から前記溝の底までの距離をＤとしたときに、Ｗ／（Ｄ・Ｃ）の値が１．０×１０3 ｃｍ-1より小さく設定されていることを特徴とする請求項１ないし請求項５のいずれかに記載のダイオードの駆動方法。
【請求項７】
前記ダイオードは他の素子に接続されていることを特徴とする請求項１ないし請求項６のいずれかに記載のダイオードの駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ダイオード、特に電力用ダイオードの駆動方法に関する。
【０００２】
【従来の技術】
電力用半導体素子の１つとして、電力用ダイオードが良く知られている。図１１に、従来の電力用ダイオードの素子構造およびオン状態のときのキャリアプロファイルを示す。
【０００３】
図中、９１は高抵抗のＮ- 型ベース層を示しており、このＮ- 型ベース層９１の表面には、高不純物濃度のＰ+ 型エミッタ層９２が形成されている。一方、Ｎ- 型ベース層９１の裏面には、高不純物濃度のＮ+ 型エミッタ層９３が形成されている。そして、Ｐ+ 型エミッタ層９２、Ｎ+ 型エミッタ層９３には、それぞれ、アノード電極９４、カソード電極９５が設けられている。
【０００４】
この種の電力用ダイオードには、低いオン抵抗、速いスイッチングスピード（短い逆回復時間）、ソフトリカバリなどの素子特性が求められている。
従来から良く知られているように、低いオン抵抗を実現するには、Ｐ+ 型エミッタ層９２およびＮ+ 型エミッタ層９３のキャリアの注入効率をできるだけ高くして、Ｎ- 型ベース層９１内の導電変調をできるだけ深く起こした方が良い。
【０００５】
一方、速いスイッチングスピードを実現するためには、Ｐ+ 型エミッタ層９２およびＮ+ 型エミッタ層９３のキャリアの注入効率をできるだけ低くして、逆回復時直前のＮ- 型ベース層９１内の蓄積キャリアの量をできるだけ少なくした方が良い。
【０００６】
また、ダイオードを装置に組み込む際に求められるソフトリカバリを実現するには、逆回復時に空乏層が広がり始めるＰ+ 型エミッタ層９２の注入効率をできるだけ低く、かつＮ+ 型エミッタ層９３の注入効率をできるだけ高くする方が良い（Ｍ．Ｋｉｔａｇａｗａ  ｅｔ  ａｌ．，Ｐｒｏｃｅｅｄｉｎｇ  ｏｆ  ＩＳＰＳＤ９２，ｐｐ６０−６５，１９９２）。
【０００７】
【発明が解決しようとする課題】
このように低いオン抵抗、速いスイッチングスピードおよびソフトリカバリを実現するのに適したエミッタ層９２，９３のエミッタ注入効率、言い換えれば、素子オン状態の素子内のキャリアプロファイルはそれぞれ異なっている。
【０００８】
しかしながら、従来の電力用ダイオードは、いったん拡散工程で形成されたエミッタ層９２，９３のエミッタ注入効率を変えることができず、上記素子特性間のトレードオフを改善することは困難であるという問題があった。
【０００９】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、素子特性間のトレードオフを改善することができるダイオードの駆動方法を提供することにある。
【００１０】
【課題を解決するための手段】
［構成］
上記目的を達成するために、本発明に係るダイオードの駆動方法（請求項１）は、第１主面および第２主面を有する高抵抗の第１導電型のベース層と、このベース層の前記第１主面の表面に形成された第２導電型のエミッタ層と、前記ベース層の第２主面の表面に形成された第１導電型のエミッタ層と、これら２つのエミッタ層の少なくとも一方に形成された、前記ベース層に達する深さの複数の溝内の各々に、ゲート絶縁膜を介して埋め込み形成されたゲート電極とを備えているダイオードの駆動方法であって、逆回復時に空乏層が広がり始める側のエミッタ層に前記溝が形成されたダイオードを導通状態にする場合には、前記ゲート電極に所定の電圧、前記ダイオードに順方向電圧を印加し、前記ダイオードを非導通状態にする場合には、前記所定の電圧の印加を停止し、前記ダイオードに逆方向電圧を印加することを特徴とする。
【００１１】
また、本発明に係る他のダイオードの駆動方法（請求項２）は、上記ダイオードの駆動方法（請求項１）において、前記所定の電圧は、前記溝が形成されたエミッタ層の多数キャリアと同極性のキャリアが、前記溝の周囲に誘起される電圧であることを特徴とする。
【００１２】
また、本発明に係る他のダイオードの駆動方法（請求項３）は、上記ダイオードの駆動方法（請求項２）において、前記ゲート電極に前記所定の電圧を印加した場合の、前記溝が形成されたエミッタ層の注入効率が、前記ゲート電極に前記所定の電圧を印加しない場合のそれよりも実効的に高くなるように、前記溝が形成されたエミッタ層の本来の注入効率が低く設定されていることを特徴とする。
【００１３】
また、本発明に係る他のダイオードの駆動方法（請求項４）は、上記ダイオード（請求項３）において、前記エミッタ層の不純物濃度を低くすることにより、前記エミッタ層の本来の注入効率が低く設定されていることを特徴とする。
【００１４】
また、本発明に係る他のダイオードの駆動方法（請求項５）は、上記ダイオード（請求項３）において、前記エミッタ層の表面に、該エミッタ層と逆導電型の拡散層を形成することにより、前記エミッタ層の本来の注入効率が低く設定されていることを特徴とする。
【００１５】
また、本発明に係る他のダイオードの駆動方法（請求項６）は、上記ダイオードの駆動方法（請求項１〜請求項５）において、前記溝を介して隣り合う２つの前記エミッタ層の間隔（単位セルサイズ）を２Ｃ、隣り合う２つの前記溝の間の領域の幅を２Ｗ、前記エミッタ層と前記第１導電型ベース層との界面から前記溝の底までの距離をＤとしたときに、Ｗ／（Ｄ・Ｃ）の値が１．０×１０3 ｃｍ-1より小さく設定されていることを特徴とする。
【００１７】
本発明に係る他のダイオードの駆動方法（請求項７）は、上記ダイオードの駆動方法（請求項１−６）において、前記ダイオードが他の素子に接続され、この接続された素子と連動して、前記ダイオードのゲート電極に印加される電圧が制御されることを特徴とする。
【００１８】
［作用］
本発明では、エミッタ層にいわゆる埋め込み絶縁ゲートを形成しているので、ゲート電極に電圧を印加することにより、エミッタ層の注入効率を制御することが可能となる。
【００１９】
オン抵抗、スイッチングスピード（逆回復時間）およびソフトリカバリは、エミッタ層の注入効率を変えることで制御できる。従来のエミッタ層の注入効率は固定されていたので、上記素子特性間には強いトレードオフが存在する。
【００２０】
これに対して、本発明によれば、ゲート電極に印加する電圧により、エミッタ層の注入効率を制御できるので、上記素子特性間のトレードオフを改善できるようになる。
【００２１】
また、導通状態にする際に、エミッタ層の注入効率を高くすれば、低いオン抵抗を実現でき、また、非導通状態にする際に、逆回復時に空乏層が広がり始める側のエミッタ層の注入効率を低くすれば、ソフトリカバリで小さな逆回復電流を実現できるので、ダイオードに接続された素子の破壊を防止し、装置全体の性能・効率を改善することができるようになる（請求項７）。
【００２２】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
（第１の実施形態）
図１、図２は、本発明の第１の実施形態に係る電力用ダイオードの素子構造およびキャリアプロファイルを示す図である。図１はゲート電圧ＶG ＝−１５Ｖの場合の図、図２はゲート電圧ＶG ＝０Ｖの場合の図である。
【００２３】
図中、１は高抵抗のＮ- 型ベース層を示しており、このＮ- 型ベース層１の表面には、Ｐ型エミッタ層２が形成されている。ここで、Ｐ型エミッタ層２は、その本来の注入効率が低くなるように形成されている。本実施形態では、Ｐ型エミッタ層２のＰ型不純物濃度を低くするなどの方法で、本来の注入効率を低くしている。
【００２４】
また、Ｐ型エミッタ層２側（アノード側）には、複数の埋め込み絶縁ゲート電極が形成されている。すなわち、Ｐ型エミッタ層２内には、その表面からＮ- 型ベース層１に達する深さのトレンチ溝が複数形成され、これらトレンチ溝内には、それぞれ、ゲート絶縁膜３を介してゲート電極４が埋め込み形成されている。トレンチ溝で挟まれた領域のＰ型エミッタ層２には、それぞれ、アノード電極５が設けられている。
【００２５】
ここで、本発明の効果（エミッタ層の実効的な注入効率を高くすること）を十分に発揮させるためには、トレンチ溝を介して隣り合う２つのＰ型エミッタ層２の間隔（単位セルサイズ）を２Ｃ、隣り合う２つのトレンチ溝の間の領域の幅を２Ｗ、Ｎ- 型ベース層１とＰ型エミッタ層２との界面からトレンチ溝の底までの距離をＤとしたときに、Ｗ／（Ｄ・Ｃ）の値が１．０×１０3 ｃｍ-1より小さくなるように、間隔２Ｃ、幅２Ｗ，距離Ｄを設定することが好ましい。
【００２６】
一方、Ｐ型エミッタ層２と反対側のＮ- 型ベース層１の表面には、高不純物濃度のＮ+ 型エミッタ層６が形成され、このＮ+ 型エミッタ層６には、カソード電極７が設けられている。
【００２７】
ここで、Ｎ+ 型エミッタ層６は、不純物濃度が高いので、Ｐ型エミッタ層２とは異なり、その本来の注入効率は高い。
このように構成された電力用ダイオードにおいて、アノード電極５とカソード電極７との間に順方向電圧を印加するとともに、ゲート電極４に−１５Ｖ（負電圧）を印加すると、トレンチ溝（埋め込み絶縁ゲート）の周囲にプラスキャリア（正孔）ｈが誘起され、この誘起された正孔ｈは、トレンチ溝の存在によってＰ型エミッタ層２側に蓄積される。
【００２８】
この結果、Ｐ型エミッタ層２の本来の注入効率が低くても、上記の如きにゲート電極４に負電圧を印加することにより、Ｐ型エミッタ層２の実効的な注入効率γh ＝Ｊh ／Ｊ（Ｊ：全電流，Ｊ＝Ｊh ＋Ｊe ，Ｊ：電子電流，Ｊh ：正孔電流）が高くなるので、導通状態（オン状態）でのＰ型エミッタ層２側のキャリア（電子、正孔）濃度は、図１のキャリアプロファイルに示すようｆに、Ｎ+ 型エミッタ層６のそれと同程度に高くなる。
【００２９】
ここで、Ｐ型エミッタ層２の実効的な注入効率の増加は、Ｗ／（Ｄ・Ｃ）の値を１．０×１０3 ｃｍ-1より小さく設定することにより、効果的に高めることができる(M.Kitagawa et al.,Technical Digest of iedm'93 USP 5329142) 。
【００３０】
これはＷ／（Ｄ・Ｃ）＜１．０×１０3 ｃｍ-1となるように、素子寸法を設定することにより、トレンチ溝による誘起された正孔ｈの蓄積効果が大幅に高くなるからである。
【００３１】
したがって、導通状態（オン状態）でのＰ型エミッタ層２の実効的な注入効率は、Ｎ+ 型エミッタ層６のそれと同様に高くなり、つまり、Ｐ型エミッタ層２およびＮ+ 型エミッタ層６の注入効率を同時に高くできるので、オン抵抗を非常に低くできるようになる。
【００３２】
また、この状態でゲート電極４に０Ｖを印加すると、トレンチ溝の周囲に正孔ｈが誘起されなくなるので、Ｐ型エミッタ層２側のキャリア濃度は、Ｐ型エミッタ層２の本来の注入効率が低いことから、図２のキャリアプロファイルに示すように低くなる。
【００３３】
したがって、この状態で、つまり、Ｐ型エミッタ層２側のキャリア濃度が低く、Ｎ+ 型エミッタ層６のキャリア濃度が高い導通状態から、アノード電極５とカソード電極７との間に逆方向電圧を印加して、非導通状態（オン状態）に切り替えると、逆回復時のリカバリ特性は、図１１に示した従来の電力用ダイオードに比べて、よりソフトリカバリとなり、逆回復時のリカバリ特性は改善される。また、Ｐ型エミッタ層２のキャリア濃度が低くいことから、スイッチングスピード（逆回復時間）も改善される。
【００３４】
図１０に、本実施形態の変形例を示す。これは、図１のアノード電極５間の１つのトレンチゲートを２つの（複数の）トレンチゲートにした例である。
（第２の実施形態）
図３、図４は、本発明の第２の実施形態に係る電力用ダイオードの素子構造およびキャリアプロファイルを示す図である。図３はゲート電圧ＶG ＝−１５Ｖの場合の図、図４はゲート電圧ＶG ＝０Ｖの場合の図である。
【００３５】
なお、図１、図２の電力用ダイオードと対応する部分には、図１、図２と同一符号を付してあり、詳細な説明は省略する。
本実施形態が第１の実施形態と異なる点は、Ｐ型エミッタ層２の表面にトレンチ溝の周囲に沿ってＮ型拡散層８を形成したことにある。このＮ型拡散層８により、Ｐ型エミッタ層２の実効的な厚さが薄くなる。
【００３６】
したがって、本実施形態によれば、Ｐ型エミッタ層２の本来の注入効率がさらに低くなるので、逆回復時のリカバリ特性をさらに改善できるようになる。
なお、Ｎ型拡散層８は、一見、ソース・ドレイン拡散層に見えるが、その役割はない。言い換えれば、Ｎ型拡散層８がソース・ドレイン拡散層として機能しないように、ゲート電圧等のパラメータを設定する。
（第３の実施形態）
図５は、本発明の第３の実施形態に係る電力用ダイオードの素子構造およびキャリアプロファイルを示す図である。キャリアプロファイルはゲート電圧ＶG ＝−１５Ｖの場合のものである。
【００３７】
なお、図１、図２の電力用ダイオードと対応する部分には、図１、図２と同一符号を付してあり、詳細な説明は省略する。
本実施形態が第１の実施形態と異なる点は、トレンチ溝で挟まれたＰ型エミッタ層２の表面に、複数のＮ型拡散層８ａが一定の間隔をおいて形成されていることにある。したがって、トレンチ溝で挟まれた領域の平面パターンは、Ｐ型エミッタ層２とＮ型拡散層８ａとが交互に現れるパターンとなる。
【００３８】
したがって、本実施形態によれば、Ｎ型拡散層８ａにより、Ｐ型エミッタ層２の実効的な厚さが薄くなり、Ｐ型エミッタ層２の本来の注入効率がさらに低くなるので、逆回復時のリカバリ特性をさらに改善できるようになる。
【００３９】
なお、Ｎ型拡散層８ａは、一見、ソース・ドレイン拡散層に見えるが、その役割はない。言い換えれば、Ｎ型拡散層８がソース・ドレイン拡散層として機能しないように、ゲート電圧等のパラメータを設定する。
（第４の実施形態）
図６、図７は、本発明の第４の実施形態に係る電力用ダイオードの素子構造およびキャリアプロファイルを示す図である。図１はゲート電圧ＶG ＝＋１５Ｖの場合の図、図２はゲート電圧ＶG ＝０Ｖの場合の図である。
【００４０】
なお、図１、図２の電力用ダイオードと対応する部分には、図１、図２と同一符号を付してあり、詳細な説明は省略する。
本実施形態がこれまでの実施形態と主として異なる点は、Ｎ型エミッタ層６ａ側（カソード側）に埋め込み絶縁ゲート電極を設けたことにある。
【００４１】
Ｎ型エミッタ層６ａの表面には、高不純物濃度のＰ+ 型拡散層９、Ｎ+ 型拡散層１０が交互に形成されている。Ｎ型エミッタ層６ａは、Ｎ+ 型エミッタ層６よりも不純物濃度が低く、本来の注入効率は低くなっている。さらに、Ｐ+ 型拡散層９によっても本来の注入効率は低くなっている。Ｎ+ 型拡散層１０はコンタクト抵抗を下げるためのコンタクト層である。
【００４２】
このように構成された電力用ダイオードにおいて、アノード電極５とカソード電極７との間に順方向電圧を印加するとともに、ゲート電極４に＋１５Ｖ（正電圧）を印加すると、トレンチ溝（埋め込み絶縁ゲート）の周囲にマイナスキャリア（電子）ｅ- が誘起され、この誘起された電子ｅ- は、トレンチ溝の存在によってＮ型エミッタ層６ａ側に蓄積される。
【００４３】
この結果、Ｎ型エミッタ層６ａの本来の注入効率が低くても、上記の如きにゲート電極４に正電圧を印加することにより、Ｎ型エミッタ層６ａの実効的な注入効率γh が高くなる。
【００４４】
したがって、導通状態（オン状態）でのＮ型エミッタ層６ａのキャリア（電子、正孔）濃度は、図６のキャリアプロファイルに示すように、第１〜第３の実施形態のＮ+ 型エミッタ層６のそれらと同程度に高くなる。
【００４５】
ここで、Ｎ型エミッタ層６ａの実効的な注入効率の増加は、Ｗ／（Ｄ・Ｃ）の値を１．０×１０3 ｃｍ-1より小さく設定することにより、効果的に高めることができる。これは上記の如く、素子寸法を設定することにより、トレンチ溝による誘起された電子ｅ- の蓄積効果が大幅に高くなるからである。
【００４６】
ただし、Ｐ型エミッタ層２の本来の注入効率が低いので、第１〜第３の実施形態とは異なり、オン抵抗が非常に低くなることはない。
また、この状態でゲート電極４に０Ｖを印加すると、トレンチ溝の周囲に電子ｅ- が誘起されなくなるので、Ｎ型エミッタ層６ａ側のキャリア濃度は、Ｎ型エミッタ層６ａの本来の注入効率が低いことから、図７のキャリアプロファイルに示すように低くなる。
【００４７】
したがって、この状態で、つまり、Ｎ型エミッタ層６ａ側のキャリア濃度が低く、さらにＰ型エミッタ層２のキャリア濃度も低い導通状態から、アノード電極５とカソード電極７との間に逆方向電圧を印加して、非導通状態（オン状態）に切り替えると、スイッチングスピード（逆回復時間）は、第１〜第３の実施形態に示した電力用ダイオードに比べて、速く（短く）なる。
【００４８】
また、逆回復特性は、Ｎ型エミッタ層６ａおよびＰ型エミッタ層２のキャリア濃度が低いことから、第１〜第３の実施形態に示した電力用ダイオードに比べて、ハードリカバリとなる。
【００４９】
図８に、第２〜第４の実施形態の電力用ダイオードを導通状態（オン状態）から非導通状態（オフ状態）に切り替えた場合の逆回復電流波形を示す。縦軸は逆回復電流の電流密度、横軸は非導通状態に切り替えた後の時間を示している。また、条件は、順方向電流ＩF ＝１００Ａ／ｃｍ2 、順方向電圧ＶF ＝２．６Ｖ、電流減少率ｄｉ／ｄｔ＝−２００Ａ／μｓである。
【００５０】
波形ａは、第２、第３の実施形態の電力用ダイオードを、ＶG ＝−１５Ｖのまま導通状態から非導通状態に切り替えた場合を示し、波形ｂは、第２、第３の実施形態の電力用ダイオードをＶG ＝−１５Ｖの導通状態からＶG ＝０Ｖの非導通状態に切り替えた場合を示し、そして、波形ｃは、第４の実施形態の電力用ダイオードをＶG ＝＋１５Ｖの導通状態からＶG ＝０Ｖの非導通状態に切り替えた場合を示している。
【００５１】
図から、第２、第３の実施形態によれば、十分なソフトリカバリを実現でき、第４の実施形態によれば、短い逆回復時間を実現できることが分かる。また、第４の実施形態では、ダイオード自身の損失を小さくすることができる。
（第５の実施形態）
図９は、本発明の第５の実施形態に係る電力用半導体装置を示す断面斜視図である。
【００５２】
この電力用半導体装置は、ＩＥＧＴ（ＩＧＢＴ）と、第３の実施形態の電力用ダイオードとから構成されている。
図中、１１、１２、１３は、それぞれ、ＩＥＧＴ（ＩＧＢＴ）を構成するＰ型ドレイン層、Ｐ型ベース層、Ｎ型ソース層を示している。
【００５３】
本実施形態の電力用半導体装置は、電力用ダイオードとして、第３の実施形態の電力用ダイオードを用いているので、Ｐ型エミッタ層２の本来の注入効率を下げるためのＮ型拡散層８ａと、Ｎ型ソース層１３とが同じパターンになる。したがって、Ｎ型拡散層８ａのパターンとＮ型ソース層１３のパターンとの合せずれを考慮する必要がなくなり、製造上有利である。また、合せマージンが不要になるため、微細化や高集積化が容易になる。
【００５４】
また、電力用ダイオードをオン電圧の低い導通状態（ＶG ＝−１５Ｖ）から非導通状態に切り替える際に、ＶG ＝０Ｖに設定すれば、Ｐ型エミッタ層２の注入効率が本来通りに低くなるので、ソフトリカバリが実現される。したがって、本実施形態によれば、ＩＥＧＴ（ＩＧＢＴ）の破壊を防止できるようになる。
【００５５】
なお、本発明は上記実施形態に限定されるものではない。上記実施形態では、Ｐ型エミッタ層の本来の注入効率が低く、Ｎ型エミッタ層の本来の注入効率が高く、上記Ｐ型エミッタ層に埋め込み絶縁ゲートを設けたタイプの電力用ダイオード（第１〜第３、第５の実施形態）、Ｐ型エミッタ層およびＮ型エミッタ層の本来の注入効率が低く、上記Ｎ型エミッタ層に埋め込み絶縁ゲートを設けたタイプの電力用ダイオード（第４の実施形態）について説明したが、以下のタイプのものも可能である。
【００５６】
すなわち、Ｐ型エミッタ層およびＮ型エミッタ層の本来の注入効率が低く、上記Ｐ型エミッタ層に埋め込み絶縁ゲートを設けたタイプ、Ｐ型エミッタ層およびＮ型エミッタ層の本来の注入効率が低く、上記Ｐ型エミッタ層およびＮ型エミッタ層に埋め込み絶縁ゲートを設けたタイプ、Ｐ型エミッタ層の本来の注入効率が高く、Ｎ型エミッタ層の本来の注入効率が低く、上記Ｎ型エミッタ層に埋め込み絶縁ゲートを設けたタイプのものが可能である。
【００５７】
１番目、２番目のタイプの場合、Ｐ型エミッタ層およびＮエミッタ層の本来の注入効率が低いので、スイッチングスピード（逆回復時間）をより速く（短く）でき、３番目のタイプの場合、Ｐ型エミッタ層の本来の注入効率が高いので、第４の実施形態とは異なり、オン電圧も十分に低くできる。
【００５８】
また、本発明のダイオードに接続した素子の動作のタイミングを考えて、本発明のダイオードのゲート電極に印加する電圧のタイミングを設定することによって、装置全体の効率・性能を向上することが可能である。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【００５９】
【発明の効果】
以上詳述したように本発明によれば、埋め込み絶縁ゲートにより、エミッタ層の注入効率を制御できるので、素子特性間のトレードオフを改善できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る電力用ダイオードの素子構造およびＶG ＝−１５Ｖのときのキャリアプロファイルを示す図
【図２】本発明の第１の実施形態に係る電力用ダイオードの素子構造およびＶG ＝０Ｖのときのキャリアプロファイルを示す図
【図３】本発明の第２の実施形態に係る電力用ダイオードの素子構造およびＶG ＝−１５Ｖのときのキャリアプロファイルを示す図
【図４】本発明の第２の実施形態に係る電力用ダイオードの素子構造およびＶG ＝０Ｖのときのキャリアプロファイルを示す図
【図５】本発明の第３の実施形態に係る電力用ダイオードの素子構造およびＶG ＝−１５Ｖのときのキャリアプロファイルを示す図
【図６】本発明の第４の実施形態に係る電力用ダイオードの素子構造およびＶG ＝１５Ｖのときのキャリアプロファイルを示す図
【図７】本発明の第４の実施形態に係る電力用ダイオードの素子構造およびＶG ＝０Ｖのときのキャリアプロファイルを示す図
【図８】第２〜第４の実施形態の電力用ダイオードを導通状態（オン状態）から非導通状態（オフ状態）に切り替えた場合の逆回復電流波形を示す図
【図９】本発明の第５の実施形態に係る電力用半導体装置を示す断面斜視図
【図１０】図１の電力用ダイオードの変形例を示す断面図
【図１１】従来の電力用ダイオードの素子構造およびオン状態のときのキャリアプロファイルを示す図
【符号の説明】
１…Ｎ- 型ベース層（第１導電型ベース層）
２…Ｐ型エミッタ層（第２導電型エミッタ層）
３…ゲート絶縁膜
４…ゲート電極
５…アノード電極
６…Ｎ+ 型エミッタ層（第１導電型エミッタ層）
６ａ…Ｎ型エミッタ層（第２導電型エミッタ層）
７…カソード電極
８，８ａ…Ｎ型拡散層
９…Ｐ+ 型拡散層
１０…Ｎ+ 型拡散層
１１…Ｐ型ドレイン層
１２…Ｐ型ベース層
１３…Ｎ型ソース層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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