(57)【特許請求の範囲】
【請求項１】
複数のワード線と、各々が前記複数のワード線と交差する複数のビット線と、各々が前記複数のワード線と前記複数のビット線の交点の各々において各ワード線と各ビット線との間に接続される複数のトンネル磁気抵抗素子を備える複数のセルアレイと、
読み出し時に、読み出しの対象となるトンネル磁気抵抗素子が接続されるワード線である読み出しワード線を第１の電位の電圧源に接続する手段と、
読み出し時に、前記読み出しの対象となるトンネル磁気抵抗素子が接続されるビット線である読み出しビット線を前記第１の電位とは異なる第２の電位を入力電位として有するセンスアンプの入力に接続する手段と、
読み出し時に、前記読み出しの対象となるトンネル磁気抵抗素子が属するセルアレイのワード線であって前記読み出しワード線以外のものをフローティング状態にする手段と、
読み出し時に、前記読み出しの対象となるトンネル磁気抵抗素子が属するセルアレイのビット線であって前記読み出しビット線以外のものをフローティング状態にする手段と、
を備え、
前記センスアンプは、読み出し時に、該センスアンプに流入又は前記センスアンプから流出する電流からオフセット電流を差し引く減算回路を備え、該減算回路により得られる差分電流を基に、前記読み出しの対象となるトンネル磁気抵抗素子に書き込まれていたデータ値を判断することを特徴とするトンネル磁気抵抗素子を利用した半導体記憶装置。
【請求項２】
請求項１に記載のトンネル磁気抵抗素子を利用した半導体記憶装置において、
前記オフセット電流は、前記読み出しの対象となるトンネル磁気抵抗素子が属する第１のセルアレイとは異なる第２のセルアレイで生成されることを特徴とするトンネル磁気抵抗素子を利用した半導体記憶装置。
【請求項３】
請求項２に記載のトンネル磁気抵抗素子を利用した半導体記憶装置において、
前記第２のセルアレイは、前記オフセット電流を生成するために設けられた専用のセルアレイであることを特徴とするトンネル磁気抵抗素子を利用した半導体記憶装置。
【請求項４】
請求項３に記載のトンネル磁気抵抗素子を利用した半導体記憶装置において、
前記第２のセルアレイにおいて、０が書き込まれているトンネル磁気抵抗素子及び１が書き込まれているトンネル磁気抵抗素子が市松模様状に並ぶことを特徴とするトンネル磁気抵抗素子を利用した半導体記憶装置。
【請求項５】
請求項３に記載のトンネル磁気抵抗素子を利用した半導体記憶装置において、
前記第２のセルアレイにおいて、０が書き込まれているトンネル磁気抵抗素子と１が書き込まれているトンネル磁気抵抗素子がストライプ状に並ぶことを特徴とするトンネル磁気抵抗素子を利用した半導体記憶装置。
【請求項６】
請求項３に記載のトンネル磁気抵抗素子を利用した半導体記憶装置において、
前記第２のセルアレイにおいて、０が書き込まれているトンネル磁気抵抗素子の数と１が書き込まれているトンネル磁気抵抗素子の数の差が１以下であることを特徴とするトンネル磁気抵抗素子を利用した半導体記憶装置。
【請求項７】
請求項２に記載のトンネル磁気抵抗素子を利用した半導体記憶装置において、
前記第２のセルアレイは、データが読み書きされるトンネル磁気抵抗素子を含むセルアレイであることを特徴とするトンネル磁気抵抗素子を利用した半導体記憶装置。
【請求項８】
請求項７に記載のトンネル磁気抵抗素子を利用した半導体記憶装置において、
前記第２のセルアレイはダミーワード線及びダミービット線を有し、
前記ダミーワード線を前記第１の電位の電圧源に接続し、前記ダミービット線を前記減算回路に接続し、前記第２のセルアレイのワード線であって前記ダミーワード線以外のものをフローティング状態にし、前記第２のセルアレイのビット線であって前記ダミービット線以外のものをフローティング状態にしたときに、該ダミービット線を流れる電流を前記オフセット電流として使用することを特徴とするトンネル磁気抵抗素子を利用した半導体記憶装置。
【請求項９】
請求項８に記載のトンネル磁気抵抗素子を利用した半導体記憶装置において、
０が書き込まれ且つ前記ダミーワード線に接続されているトンネル磁気抵抗素子の数と、１が書き込まれ且つ前記ダミーワード線に接続されているトンネル磁気抵抗素子の数の差が１以下であることを特徴とするトンネル磁気抵抗素子を利用した半導体記憶装置。
【請求項１０】
請求項８に記載のトンネル磁気抵抗素子を利用した半導体記憶装置において、
０が書き込まれ且つ前記ダミービット線に接続されているトンネル磁気抵抗素子の数と、１が書き込まれ且つ前記ダミービット線に接続されているトンネル磁気抵抗素子の数の差が１以下であることを特徴とするトンネル磁気抵抗素子を利用した半導体記憶装置。
【請求項１１】
請求項７に記載のトンネル磁気抵抗素子を利用した半導体記憶装置において、
前記第２のセルアレイはダミーワード線を有し、
前記ダミーワード線を前記第１の電位の電圧源に接続し、前記第２のセルアレイの任意のビット線を前記減算回路に接続し、前記第２のセルアレイのワード線であって前記ダミーワード線以外のものをフローティング状態にし、前記第２のセルアレイのビット線であって前記減算回路に接続されたビット線以外のものをフローティング状態にしたときに、前記減算回路に接続されたビット線を流れる電流を前記オフセット電流として使用することを特徴とするトンネル磁気抵抗素子を利用した半導体記憶装置。
【請求項１２】
請求項１１に記載のトンネル磁気抵抗素子を利用した半導体記憶装置において、
０が書き込まれ且つ前記ダミーワード線に接続されているトンネル磁気抵抗素子の数と、１が書き込まれ且つ前記ダミーワード線に接続されているトンネル磁気抵抗素子の数の差が１以下であることを特徴とするトンネル磁気抵抗素子を利用した半導体記憶装置。
【請求項１３】
請求項７に記載のトンネル磁気抵抗素子を利用した半導体記憶装置において、
前記第２のセルアレイはダミービット線を有し、
前記第２のセルアレイの任意のワード線を前記第１の電位の電圧源に接続し、前記ダミービット線を前記減算回路に接続し、前記第２のセルアレイのワード線であって前記第１の電位の電源に接続されたワード線以外のものをフローティング状態にし、前記第２のセルアレイのビット線であって前記ダミービット線以外のものをフローティング状態にしたときに、前記ダミービット線を流れる電流を前記オフセット電流として使用することを特徴とするトンネル磁気抵抗素子を利用した半導体記憶装置。
【請求項１４】
請求項１３に記載のトンネル磁気抵抗素子を利用した半導体記憶装置において、
０が書き込まれ且つ前記ダミービット線に接続されているトンネル磁気抵抗素子の数と、１が書き込まれ且つ前記ダミービット線に接続されているトンネル磁気抵抗素子の数の差が１以下であることを特徴とするトンネル磁気抵抗素子を利用した半導体記憶装置。
【請求項１５】
請求項１に記載のトンネル磁気抵抗阻止を利用した半導体記憶装置において、
前記差分電流を積分する積分回路を備えることを特徴とするトンネル磁気抵抗素子を利用した半導体記憶装置。
【請求項１６】
請求項１５に記載のトンネル磁気抵抗素子を利用した半導体記憶装置において、
前記読み出しの対象となるトンネル磁気抵抗素子に書き込まれていたデータ値に対応する前記差分電流を前記積分回路により積分することにより得られる電圧を保持する保持手段と、
前記読み出しの対象となるトンネル磁気抵抗素子に所定のデータ値を書き込む書込手段と、
前記保持手段に保持されている電圧と、前記読み出しの対象となるトンネル磁気抵抗素子に前記書込手段により書き込まれデータ値に対応する前記差分電流を前記積分回路により積分することにより得られる電圧との差分が所定の閾値以下であれば、前記読み出しの対象となるトンネル磁気抵抗素子に書き込まれていたデータ値は前記所定のデータ値と等しく、そうでなければ、前記読み出しの対象となるトンネル磁気抵抗素子に書き込まれていたデータ値は前記所定のデータ値と等しくないとする手段を更に備えることを特徴とするトンネル磁気抵抗素子を利用した半導体記憶装置。
【請求項１７】
請求項１に記載のトンネル磁気抵抗素子を利用した半導体記憶装置において、
読み出し前に、各ワード線と各ビット線が前記第１及び第２の電位との間の第３の電位になるようにプリチャージされていることを特徴とするトンネル磁気抵抗素子を利用した半導体記憶装置。
【請求項１８】
請求項１７に記載のトンネル磁気抵抗素子を利用した半導体記憶装置において、
前記第１の電位をＶ１、前記第２の電位をＶ２、前記セルアレイ当たりの前記ワード線の数をｍ、前記セルアレイ当たりの前記ビット線の数をｎとしたときに、前記第３の電位は
（ｎＶ１＋ｍＶ２）／（ｍ＋ｎ）
であることを特徴とするトンネル磁気抵抗素子を利用した半導体記憶装置。
【請求項１９】
請求項１に記載のトンネル磁気抵抗素子を利用した半導体記憶装置において、
書き込み時に、各ワード線及び各ビット線の電位を前記第１及び第２の電位との間の第３の電位にする手段を更に備えることを特徴とするトンネル磁気抵抗素子を利用した半導体記憶装置。
【請求項２０】
請求項２０に記載のトンネル磁気抵抗素子を利用した半導体記憶装置において、
前記第１の電位をＶ１、前記第２の電位をＶ２、前記セルアレイ当たりの前記ワード線の数をｍ、前記セルアレイ当たりの前記ビット線の数をｎとしたときに、前記第３の電位は
（ｎＶ１＋ｍＶ２）／（ｍ＋ｎ）
であることを特徴とするトンネル磁気抵抗素子を利用した半導体記憶装置。
【請求項２１】
請求項１に記載のトンネル磁気抵抗素子を利用した半導体記憶装置において、
ワード線に対応した第１双方向書き込み電流源回路及び第１終端回路と、
ビット線に対応した第２双方向書き込み電流源回路及び第２終端回路と、
を更に備え、
書き込みの対象となるトンネル磁気抵抗素子に０を書き込むときには、前記第１双方向書き込み電流源回路と前記第２双方向書き込み電流源回路の間に、前記書き込みの対象となるトンネル磁気抵抗素子に接続されたワード線、前記第１終端回路、前記第２終端回路及び前記書き込みの対象となるトンネル磁気抵抗素子に接続されたビット線を経由して、第１の方向に電流を流し、
書き込みの対象となるトンネル磁気抵抗素子に１を書き込むときには、前記第１双方向書き込み電流源回路と前記第２双方向書き込み電流源回路の間に、前記書き込みの対象となるトンネル磁気抵抗素子に接続されたワード線、前記第１終端回路、前記第２終端回路及び前記書き込みの対象となるトンネル磁気抵抗素子に接続されたビット線を経由して、前記第１の方向とは反対の第２の方向に電流を流すことを特徴とするトンネル磁気抵抗素子を利用した半導体記憶装置。
【請求項２２】
請求項１に記載のトンネル磁気抵抗素子を利用した半導体記憶装置において、
各セルアレイ毎に、ワード線又はビット線のセレクタ及び終端回路を前記トンネル磁気抵抗素子と重ねて配置したことを特徴とするトンネル磁気抵抗素子を利用した半導体記憶装置。
【請求項２３】
請求項１に記載のトンネル磁気抵抗素子を利用した半導体記憶装置において、
センスアンプを複数のセルアレイで共有することを特徴とするトンネル磁気抵抗素子を利用した半導体記憶装置。
【請求項２４】
請求項１に記載のトンネル磁気抵抗素子を利用した半導体記憶装置において、
前記第１の電位の電圧源と前記センスアンプが相互に隣接して配置されることを特徴とするトンネル磁気抵抗素子を利用した半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はトンネル磁気抵抗素子（以下、「ＴＭＲ素子」又は「セル」という。）をメモリセルとして使う半導体記憶装置（以下、「ＭＲＡＭ」という。）に関する。
【０００２】
【従来の技術】
図２０はＴＭＲ素子の原理を示した図である。ＴＭＲ素子は、フリー磁性層９０１、トンネル絶縁膜９０２、ピン磁性体層９０３が積層されて形成される。フリー磁性体層９０１の磁化の向きによって、トンネル絶縁膜９０２を流れる電流の量が変化する。多い方の電流又は少ない方の電流に「１」が割り当てられ、他方の電流に「０」が割り当てられる。ピン磁性体層９０３の磁化の向きは製造時に固定されている。
【０００３】
図２１、２２を参照すると、選択セル９１３に書き込みを行うときには、選択ワード線９１１に電流９１１を、選択ビット線９１２に電流９１２を流す。この時、選択セル９１３には、矢印９３１で示す磁場がかけられ、選択ワード線９２１に接続されている選択セル９１３以外のセル９１４には、矢印９３２で示す磁場がかけられ、選択ビット線９２２に接続されている選択セル９１３以外のセル９１５には、矢印９３３で示す磁場がかけられる。一方、セルの磁性体としては、図２２に示すような斜め方向に磁場をかけたときに磁化の向きが反転しやすいアステロイド特性を示す磁性体（例えば、ＮｉＦｅ）が使用される。菱形９３４は磁性体の磁化の向きが反転するために要する磁場の強さを示す。従って、選択セル９１３のみが所望の向きに磁化される。
【０００４】
図２３は、米国特許第５６４０３４３号に公表されているＭＲＡＭ（従来例１）の概念図である。
【０００５】
図２３を参照すると、ダイオード９４１とＴＭＲ素子９４２が直列に接続されている。ＴＭＲ素子９４２は、書き込まれているデータの値が「１」であるときの抵抗値と書き込まれているデータの値が「０」であるときの抵抗値が異なる可変抵抗なので、抵抗記号で示されている。
【０００６】
図２３に示す様に、選択セル９４３のみにトンネル電流が流れる。この電流値とリファレンス電流を比較することにより、セルの磁化の方向、すなわちセルデータの値を判定する。
【０００７】
図２４は、Applied Physics Letters Vol.77 Num.13 2000.9.25で公表されているＭＲＡＭ（従来例２）の概念図である。従来例２のＭＲＡＭはダイオードを有さず、選択ワード線及び選択ビット線以外は接地されており、選択ワード線及び選択ビット線のみに電流を流すものである。
【０００８】
【発明が解決しようとする課題】
従来例１のＭＲＡＭでは、磁性体と直列にダイオードをつくり込まなければならないので、製造の工程数が多く、コストが高いという問題があった。
【０００９】
また、従来例１では、各ビット線及び各ワード線に２種類の電位を与える必要があり、従来例２では、各ワード線に２種類の電位を与える必要があり、このために、電位を切り替えるための選択スイッチが複雑になるという問題があった。
【００１０】
更に、従来例２では、非選択線がチップ内の接地線に固定されているので、このチップ内接地線のノイズが信号にのる問題があった。つまり、センスアンプの接地線と非選択線と接続している接地線との間に交流的なノイズ電圧があると、センスアンプに交流的なノイズ電流が流れてしまう。
【００１１】
本発明は、ダイオードをつくりこむために工程が複雑になったり、メモリセルの面積が大きくなることを回避できるために、チップサイズが小さくなり製造コストが下がったＭＲＡＭを提供することを目的とする。
【００１２】
また、本発明は、チップ内のセレクタやセンスアンプの面積が大きくなることを回避できるために、チップサイズを小さくなり製造コストが下がったＭＲＡＭを提供することを目的とする。
【００１３】
更に、本発明は、接地ノイズによるノイズ電流がセンスアンプの入力部に流れないために、読み出しエラーが発生することを回避できるＭＲＡＭを提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明によるトンネル磁気抵抗素子を利用した半導体記憶装置は、複数のワード線と、各々が前記複数のワード線と交差する複数のビット線と、各々が前記複数のワード線と前記複数のビット線の交点の各々において各ワード線と各ビット線との間に接続される複数のトンネル磁気抵抗素子を備える複数のセルアレイと、読み出し時に、読み出しの対象となるトンネル磁気抵抗素子が接続されるワード線である読み出しワード線を第１の電位の電圧源に接続する手段と、読み出し時に、前記読み出しの対象となるトンネル磁気抵抗素子が接続されるビット線である読み出しビット線を前記第１の電位とは異なる第２の電位を入力電位として有するセンスアンプの入力に接続する手段と、読み出し時に、前記読み出しの対象となるトンネル磁気抵抗素子が属するセルアレイのワード線であって前記読み出しワード線以外のものをフローティング状態にする手段と、読み出し時に、前記読み出しの対象となるトンネル磁気抵抗素子が属するセルアレイのビット線であって前記読み出しビット線以外のものをフローティング状態にする手段と、を備え、前記センスアンプは、読み出し時に、該センスアンプに流入又は前記センスアンプから流出する電流からオフセット電流を差し引く減算回路を備え、該減算回路により得られる差分電流を基に、前記読み出しの対象となるトンネル磁気抵抗素子に書き込まれていたデータ値を判断することを特徴とする。
【００１５】
上記のトンネル磁気抵抗素子を利用した半導体記憶装置は、読み出し時に、前記センスアンプに流入又は前記センスアンプから流出する電流からオフセット電流を差し引く減算回路を更に備えていてもよい。
【００１６】
上記のトンネル磁気抵抗素子を利用した半導体記憶装置において、前記オフセット電流は、前記読み出しの対象となるトンネル磁気抵抗素子が属する第１のセルアレイとは異なる第２のセルアレイで生成されてもよい。
【００１７】
上記のトンネル磁気抵抗素子を利用した半導体記憶装置において、前記第２のセルアレイは、前記オフセット電流を生成するために設けられた専用のセルアレイであってもよい。
【００１８】
上記のトンネル磁気抵抗素子を利用した半導体記憶装置において、前記第２のセルアレイにおいて、０が書き込まれているトンネル磁気抵抗素子及び１が書き込まれているトンネル磁気抵抗素子が市松模様状に並んでもよい。
【００１９】
上記のトンネル磁気抵抗素子を利用した半導体記憶装置において、前記第２のセルアレイにおいて、０が書き込まれているトンネル磁気抵抗素子と１が書き込まれているトンネル磁気抵抗素子がストライプ状に並んでもよい。
【００２０】
上記のトンネル磁気抵抗素子を利用した半導体記憶装置において、前記第２のセルアレイにおいて、０が書き込まれているトンネル磁気抵抗素子の数と１が書き込まれているトンネル磁気抵抗素子の数の差が１以下であってもよい。
【００２１】
上記のトンネル磁気抵抗素子を利用した半導体記憶装置において、前記第２のセルアレイは、データが読み書きされるトンネル磁気抵抗素子を含んでもよい。
【００２２】
上記のトンネル磁気抵抗素子を利用した半導体記憶装置において、前記第２のセルアレイはダミーワード線及びダミービット線を有し、前記ダミーワード線を前記第１の電位の電圧源に接続し、前記ダミービット線を前記減算回路に接続し、前記第２のセルアレイのワード線であって前記ダミーワード線以外のものをフローティング状態にし、前記第２のセルアレイのビット線であって前記ダミービット線以外のものをフローティング状態にしたときに、該ダミービット線を流れる電流を前記オフセット電流として使用してもよい。
【００２３】
上記のトンネル磁気抵抗素子を利用した半導体記憶装置において、０が書き込まれ且つ前記ダミーワード線に接続されているトンネル磁気抵抗素子の数と、１が書き込まれ且つ前記ダミーワード線に接続されているトンネル磁気抵抗素子の数の差が１以下であってもよい。
【００２４】
上記のトンネル磁気抵抗素子を利用した半導体記憶装置において、０が書き込まれ且つ前記ダミービット線に接続されているトンネル磁気抵抗素子の数と、１が書き込まれ且つ前記ダミービット線に接続されているトンネル磁気抵抗素子の数の差が１以下であってもよい。
【００２５】
上記のトンネル磁気抵抗素子を利用した半導体記憶装置において、前記第２のセルアレイはダミーワード線を有し、前記ダミーワード線を前記第１の電位の電圧源に接続し、前記第２のセルアレイの任意のビット線を前記減算回路に接続し、前記第２のセルアレイのワード線であって前記ダミーワード線以外のものをフローティング状態にし、前記第２のセルアレイのビット線であって前記減算回路に接続されたビット線以外のものをフローティング状態にしたときに、前記減算回路に接続されたビット線を流れる電流を前記オフセット電流として使用してもよい。
【００２６】
上記のトンネル磁気抵抗素子を利用した半導体記憶装置において、０が書き込まれ且つ前記ダミーワード線に接続されているトンネル磁気抵抗素子の数と、１が書き込まれ且つ前記ダミーワード線に接続されているトンネル磁気抵抗素子の数の差が１以下であってもよい。
【００２７】
上記のトンネル磁気抵抗素子を利用した半導体記憶装置において、前記第２のセルアレイはダミービット線を有し、前記第２のセルアレイの任意のワード線を前記第１の電位の電圧源に接続し、前記ダミービット線を前記減算回路に接続し、前記第２のセルアレイのワード線であって前記第１の電位の電源に接続されたワード線以外のものをフローティング状態にし、前記第２のセルアレイのビット線であって前記ダミービット線以外のものをフローティング状態にしたときに、前記ダミービット線を流れる電流を前記オフセット電流として使用してもよい。
【００２８】
上記のトンネル磁気抵抗素子を利用した半導体記憶装置において、０が書き込まれ且つ前記ダミービット線に接続されているトンネル磁気抵抗素子の数と、１が書き込まれ且つ前記ダミービット線に接続されているトンネル磁気抵抗素子の数の差が１以下であってもよい。
【００２９】
上記のトンネル磁気抵抗阻止を利用した半導体記憶装置は、前記差分電流を積分する積分回路を備えていてもよい。
【００３０】
上記のトンネル磁気抵抗素子を利用した半導体記憶装置において、前記読み出しの対象となるトンネル磁気抵抗素子に書き込まれていたデータ値に対応する前記差分電流を前記積分回路により積分することにより得られる電圧を保持する保持手段と、前記読み出しの対象となるトンネル磁気抵抗素子に所定のデータ値を書き込む書込手段と、前記保持手段に保持されている電圧と、前記読み出しの対象となるトンネル磁気抵抗素子に前記書込手段により書き込まれデータ値に対応する前記差分電流を前記積分回路により積分することにより得られる電圧との差分が所定の閾値以下であれば、前記読み出しの対象となるトンネル磁気抵抗素子に書き込まれていたデータ値は前記所定のデータ値と等しく、そうでなければ、前記読み出しの対象となるトンネル磁気抵抗素子に書き込まれていたデータ値は前記所定のデータ値と等しくないとする手段を更に備えていてもよい。
【００３１】
上記のトンネル磁気抵抗素子を利用した半導体記憶装置において、読み出し前に、各ワード線と各ビット線が前記第１及び第２の電位との間の第３の電位になるようにプリチャージされていてもよい。
【００３２】
上記のトンネル磁気抵抗素子を利用した半導体記憶装置において、前記第１の電位をＶ１、前記第２の電位をＶ２、前記セルアレイ当たりの前記ワード線の数をｍ、前記セルアレイ当たりの前記ビット線の数をｎとしたときに、前記第３の電位は（ｎＶ１＋ｍＶ２）／（ｍ＋ｎ）であってもよい。
【００３３】
上記のトンネル磁気抵抗素子を利用した半導体記憶装置は、書き込み時に、各ワード線及び各ビット線の電位を前記第１及び第２の電位との間の第３の電位にする手段を更に備えていてもよい。
【００３４】
上記のトンネル磁気抵抗素子を利用した半導体記憶装置において、前記第１の電位をＶ１、前記第２の電位をＶ２、前記セルアレイ当たりの前記ワード線の数をｍ、前記セルアレイ当たりの前記ビット線の数をｎとしたときに、前記第３の電位は（ｎＶ１＋ｍＶ２）／（ｍ＋ｎ）であってもよい。
【００３５】
上記のトンネル磁気抵抗素子を利用した半導体記憶装置において、ワード線に対応した第１双方向書き込み電流源回路及び第１終端回路と、ビット線に対応した第２双方向書き込み電流源回路及び第２終端回路と、を更に備え、書き込みの対象となるトンネル磁気抵抗素子に０を書き込むときには、前記第１双方向書き込み電流源回路と前記第２双方向書き込み電流源回路の間に、前記書き込みの対象となるトンネル磁気抵抗素子に接続されたワード線、前記第１終端回路、前記第２終端回路及び前記書き込みの対象となるトンネル磁気抵抗素子に接続されたビット線を経由して、第１の方向に電流を流し、書き込みの対象となるトンネル磁気抵抗素子に１を書き込むときには、前記第１双方向書き込み電流源回路と前記第２双方向書き込み電流源回路の間に、前記書き込みの対象となるトンネル磁気抵抗素子に接続されたワード線、前記第１終端回路、前記第２終端回路及び前記書き込みの対象となるトンネル磁気抵抗素子に接続されたビット線を経由して、前記第１の方向とは反対の第２の方向に電流を流すようにしてもよい。
【００３６】
上記のトンネル磁気抵抗素子を利用した半導体記憶装置において、各セルアレイ毎に、ワード線又はビット線のセレクタ及び終端回路を前記トンネル磁気抵抗素子と重ねて配置してもよい。
【００３７】
上記のトンネル磁気抵抗素子を利用した半導体記憶装置において、センスアンプを複数のセルアレイで共有してもよい。
【００３８】
上記のトンネル磁気抵抗素子を利用した半導体記憶装置において、前記第１の電位の電圧源と前記センスアンプが相互に隣接して配置してもよい。
【００３９】
【発明の実施の形態】
本発明の上記および他の目的、特徴および利点を明確にすべく、添付した図面を参照しながら、本発明の実施の形態を以下に詳述する。
【００４０】
本発明の実施形態によるＭＲＡＭの概念図を図１に示す。図１は、１つのセルアレイ及びセンスアンプを示したものである。本実施形態においては、選択セル１０１に接続された選択ワード線１０２を読み出し電源１０４に、選択セル１０１に接続された選択ビット線１０３をセンスアンプ１０５の入力に接続する。選択ビット線の電位はセンスアンプ１０５の入力回路によって規定される。図１の例では、読み出し電源１０４の電位は１．４Ｖであり、センスアンプの入力電位は１．１Ｖであり両者は異なる。選択ワード線１０２以外のワード線である非選択ワード線１０６及び選択ビット線以外のビット線である非選択ビット線１０７は、これらに接続されるスイッチをハイインピーダンス状態にすることにより、フローティング状態とする。
【００４１】
これにより、非選択ワード線１０６及び非選択ビット線１０７はセルアレイ１０８の外部とは直接には繋がらず、非選択ワード線１０６及び非選択ビット線１０７にも電圧を与える従来例とは異なり、非選択ワード線１０６及び非選択ビット線１０７を介して外部からノイズが入ってくることがなくなる。
【００４２】
ただし、ＴＭＲ素子は、高抵抗ではあるが、電流を流す。したがって、選択セル１０１を流れる電流１１０に加えて非選択セル１０９を流れる電流（例えば１１１で示す電流）もセンスアンプ１０５に流入する。しかし、これらの非選択セル１０９を流れる電流のおよその値が予め分かっているので、センスアンプに流入する電流１１２からこれらの非選択セル１０９を流れる電流に相当するオフセット電流１１３を減算回路１１４により差し引く。電流１１２の値は例えば５１μＡであり、オフセット電流は例えば５０μＡである。
【００４３】
減算後の電流１１５は微小（例えば１μＡ）であるので、電流１１５を直接読まずに、電流１１５を積分回路１１６で積分し、積分により得られる蓄積電荷を示す信号１１７を検出する。積分回路１１６としては容量素子を用いるが、積分回路の入力においては電流１１２からオフセット電流１１３が予め引かれているので、この容量素子を小さくできる。また、センスアンプのＡ／Ｄ変換器１１８、比較器１１９、電流値レジスタ１２０、基準値レジスタ１２１で無効な上位ビットを設ける必要が無くなり、Ａ／Ｄ変換器１１８、比較器１１９、電流値レジスタ１２０、基準値レジスタ１２１のダイナミックレンジのうちの殆どの部分を信号成分のダイナミックレンジに割り当てることができるので、検出のＳ／Ｎ比も上げることができる。
【００４４】
センスアンプ１０５で測定した電流値がメモリセル特性のバラツキに影響されることを考慮して、本実施形態では、減算、積分、Ａ／Ｄ変換後の値を一旦読みし出値レジスタ１２０に保存する。その後、選択セルに「０」を書込んだ後に、１回目と同様に減算、積分、Ａ／Ｄ変換後の値を読み出し、比較器１１９において、１回目に読み出した値と２回目に読み出した値を比較する。メモリセルに書き込まれていた値は、これらの読み出した値の差が誤差範囲を超えていれば、「１」であり、この差が誤差範囲内であれば、「０」である。誤差範囲の大きさは、基準値レジスタ１２１に保存されている。このような方式は自己リファレンス読み出し方式と呼ばれる。これにより、メモリセルの特性のばらつきにより、メモリセルに書き込まれている値が「１」又は「０」であるかの判定が影響されることがなくなる。
【００４５】
自己リファレンス読み出し方式のアルゴリズムを図２を参照して説明する。
【００４６】
まず、データを読み出す（ステップＳ１４１）。次に、「０」を書き込み（ステップＳ１４２）、「０」を読み出す（ステップＳ１４３）。次に、データと「０」の差がしきい値以下であるか否かを検査し（ステップＳ１４４）、そうであれば、データは「０」であると判定し（ステップＳ１４５）、そうでなければ、データは「１」であると判定する（ステップＳ１４６）。
【００４７】
本実施形態によるＭＲＡＭを図３のレイアウト図を参照して説明する。
【００４８】
セルアレイは、マトリックス状に並ぶ複数のセルアレイ１５１に分割される。各セルアレイ１５１に対して、Ｘセレクタ１５２、Ｘ終端１５３、Ｙセレクタ１５４、Ｙ終端１５５が付加される。また、セルアレイ全体に対して、ＧＷＬ(Global Word Line)セレクタ１５６、書き込み電流源回路１５７、読み出し電圧源回路１５８、ＧＢＬ(Global Bit Line)セレクタ１５９、書き込み電流源回路１６０、センスアンプ１０５が付加される。
【００４９】
書き込み時には、書き込みの対象となるセル（以下、「書き込みセル」という。）１６２に接続されているワード線ＷＬ（以下「書き込みワード線」という。）がＸセレクタ１５２により選択され、書き込みセル１６２が属するセルアレイ１５１Ｂ（以下、「書き込みセルアレイ」という。）に接続されているグローバルワード線ＧＷＬがＧＷＬセレクタ１５６により選択され、ＧＷＬセレクタ１５６が双方向書き込み電流源回路１５７と接続される。また、書き込みワード線ＷＬがＸ終端回路１５３と接続される。従って、書き込みワード線ＷＬには、双方向書き込み電流源回路１５７とＸ終端回路１５３の間を流れる電流が流れる。
【００５０】
また、書き込み時には、書き込みセルに接続されているビット線ＢＬ（以下、「書き込みビット線」という。）がＹセレクタ１５４により選択され、書き込みセルアレイ１５１Ｂに接続されているグローバルビット線ＧＢＬがＧＢＬセレクタ１５９により選択され、ＧＢＬセレクタ１５９が双方向書き込み電流源回路１６０と接続される。また、書き込みビット線ＢＬがＹ終端回路１５５と接続される。従って、書き込みビット線ＢＬには、双方向書き込み電流電源回路１６０とＹ終端回路１５５との間を流れる電流が流れる。
【００５１】
従って、書き込みワード線ＷＬを流れる電流が発生する磁界と書き込みビット線ＢＬを流れる電流が発生する磁界とを合成した磁界により、書き込みセル１６２にデータが書き込まれる。
【００５２】
書き込みの更に詳細な内容については後述する。
【００５３】
読み出し時には、読み出しの対象となるセル（以下、「読み出しセル」という。）１６２に接続されるワード線ＷＬ（以下、「読み出しワード線」という。）がＸセレクタ１５２により選択され、読み出しセル１６２が属するセルアレイ１５１Ｂ（以下、「読み出しセルアレイ」という。）に接続されているグローバルワード線ＧＷＬがＧＷＬセレクタ１５６により選択され、ＧＷＬセレクタ１５６が読み出し電圧源回路１５８と接続される。また、読み出しワード線ＷＬはＸ終端回路１５３から切り離される。
【００５４】
また、読み出し時には、読み出しセルに接続されるビット線ＢＬ（以下、「読み出しビット線」という。）がＹセレクタ１５４により選択され、読み出しセルアレイ１５１Ｂに接続されているグローバルビット線ＧＢＬがＧＢＬセレクタ１５９により選択され、ＧＢＬセレクタ１５９がセンスアンプ１０５と接続される。また、読み出しビット線ＢＬはＹ終端回路１５５から切り離される。
【００５５】
更に、読み出しセルアレイに属するワード線であって、読み出しワード線以外のワード線をフローティング状態として、読み出しセルアレイに属するビット線であって、読み出しビット線以外のビット線をフローティング状態にする。
【００５６】
従って、読み出し電圧源回路１５８とセンスアンプ１０５の間をＧＷＬセレクタ１５６、グローバルワード線ＧＷＬ、Ｘセレクタ１５２、読み出しワード線ＷＬ、読み出しセル１６２、読み出しビット線ＢＬ、Ｙセレクタ１５４、グローバルビット線ＧＢＬ、ＧＢＬセレクタ１５９を介して流れる電流を検出することによりデータが読み出される。
【００５７】
なお、図３において、ワード線ＷＬ、ビット線ＢＬが途中で切れているのは、読み出し時に、読み出しワード線ＷＬがＸ終端回路１５３から切り離され、読み出しビット線ＢＬがＹ終端回路１５５から切り離されている様子を示すためである。書き込み時にＸセレクタ１５２とＸ終端回路１５３の間を書き込みワード線ＷＬを介して電流が流れ、Ｙセレクタ１５４とＹ終端回路１５５の間を書き込みビット線ＢＬを介して電流を流れることを示すためには、書き込みワード線ＷＬ、書き込みビット線ＢＬがセルアレイ１５１Ｂを貫くように示すべきであるが、図面の都合上省略した。
【００５８】
上記から明らかなように、ビット線およびワード線は階層化されている。また、読み出し電圧源回路１５８とセンスアンプを１つにすることができるので、ＭＲＡＭの面積を縮小することが可能である。
【００５９】
また、従来例と異なり、読み出し時の検出電流に非選択ワード線又は非選択ビット線を介してノイズが乗ることがないので、読み出し電圧源回路１５８をセンスアンプ１０５の近くに配置し、読み出し電圧源回路１５８の接地ラインとセンスアンプ１０５の接地ラインの間及び読み出し電圧源回路１５８の電源ラインとセンスアンプ１０５の電源ラインの間にバイパスコンデンサをつければ、読み出し電圧源回路１５８とセンスアンプ１０５の間で電源ラインに乗るノイズとグランドラインに乗るノイズを共通化できるので、電源ノイズによる検出電流のＳ／Ｎの悪化を避けることができる。
【００６０】
読み出し時に、読み出しワード線を電圧源回路に接続し、読み出しビット線をセンスアンプに接続し、読み出しセルアレイのワード線であって読み出しワード線以外のものをフローティング状態にして、読み出しセルアレイのビット線であって読み出しビット線以外のものをフローティング状態にするという読み出しセルアレイに関する接続条件を満たす必要がある。
【００６１】
同様に、読み出し時にオフセット電流を発生するために選択されたセルアレイ（以下「参照セルアレイ」という。オフセット電流を発生するために読み出しセルアレイ以外のセルアレイを使用することについては後述する。）に属する１のワード線（以下「参照ワード線」という。）を電圧源回路に接続し、参照セルアレイに属する１のビット線（以下「参照ビット線」という。）をセンスアンプに接続し、参照セルアレイに属するワード線であって参照ワード線以外のものをフローティング状態にして、参照セルアレイに属するビット線であって参照ビット線以外のものをフローティング状態にするという参照セルアレイに関する接続条件を満たす必要がある。
【００６２】
上記の２つの接続条件を満たす限りにおいて、できる限り多くのワード線及びビット線を第３の電位になるようにプリチャージすることが、後述するようにセンスアンプに流入する電流１１２とオフセット電流１１３を早期に収束値に安定化させるために望ましい。第３の電位については後述する。
【００６３】
この安定化のために、Ｘ終端回路１５３とＹ終端回路１５５は電圧源回路として機能する。書き込み時には、全てのセルアレイの全てのワード線（書き込みワード線を含む。）がＸ終端回路１５３と接続され、全てのセルアレイの全てのワード線の電位がＸ終端回路１５３により第３の電位に設定される。また、書き込み時には、全てのセルアレイの全てのビット線（書き込みビット線を含む。）がＹ終端回路１５５と接続され、全てのセルアレイの全てのビット線の電位がＹ終端回路１５５により第３の電位に設定される。
【００６４】
また、上記の安定化のために、読み出し時には、読み出しセルアレイ及び参照セルアレイを除いた全てのセルアレイの全てのワード線がＸ終端回路１５３と接続され、読み出しセルアレイ及び参照セルアレイを除いた全てのセルアレイの全てのワード線の電位がＸ終端回路１５３により第３の電位に設定される。また、読み出し時には、読み出しセルアレイ及び参照セルアレイを除いた全てのセルアレイの全てのビット線がＹ終端回路１５５と接続され、読み出しセルアレイと参照セルアレイ以外の全てのセルアレイの全てのビット線の電位がＹ終端回路１５５により第３の電位に設定される。
【００６５】
図４に、ビット線及びその周辺部の回路図を示す。
【００６６】
図４を参照すると、ＡＲＲＳＥＬＸｍはＸ方向セルアレイ選択信号線であり、ＴＥＲＭＡＣＴＸｍはＸ方向終端活性化信号線であり、Ｖｔｅｒｍ−Ｙは終端電圧線であり、ＹＳＷｊはビット選択信号線であり、ＧＢＬｎはグローバルビット線であり、ＷＬｉはワード線であり、ＢＬｊはビット線である。
【００６７】
Ｘ方向セルアレイ選択信号線ＡＲＲＳＥＬＸｍは、選択セルアレイ（書き込みセルアレイ、読み出しセルアレイ又は参照セルアレイの総称）を選択するための信号線であり、グローバルビット線ＧＢＬｎをセルアレイ内共通ビット線１７１と接続するスイッチ１７２を制御する。終端電圧線Ｖｔｅｒｍ−Ｙは、Ｙ終端回路１５５に接続され、第３の電位を保持する。Ｘ方向終端活性化信号線ＴＥＲＭＡＣＴＸｍは、ビット線ＢＬｊの電位を第３の電位にするか否かを制御するための信号線であり、第３の電位を保持する終端電圧線Ｖｔｅｒｍ−Ｙとビット線ＢＬｊを接続するスイッチ１７３を制御する。ビット選択信号線ＹＳＷｊは、選択セルアレイ内においてビットを選択するための信号線であり、セルアレイ内共通ビット線１７１をビット線ＢＬｊと接続するスイッチ１７４を制御する。グローバルビット線ＧＢＬｎは、選択セルアレイ内の選択されたビット線を双方向書き込み電流源回路１６０又はセンスアンプ１０５と接続するための線である。
【００６８】
図５に、ワード線及びその周辺部の回路図を示す。
【００６９】
図５を参照すると、ＡＲＲＳＥＬＹｎはＹ方向セルアレイ選択信号線であり、ＴＥＲＭＡＣＴＹｎはＹ方向終端活性化信号線であり、Ｖｔｅｒｍ−Ｘは終端電圧線であり、ＸＳＷｉはワード選択信号線であり、ＧＷＬｍはグローバルワード線であり、ＷＬｉはワード線であり、ＢＬｊはビット線である。
【００７０】
Ｙ方向セルアレイ選択信号線ＡＲＲＳＥＬＹｎは、選択セルアレイを選択するための信号線であり、グローバルワード線ＧＢＬｍをセルアレイ内共通ワード線１８１と接続するスイッチ１８２を制御する。終端電圧線Ｖｔｅｒｍ−Ｘは、Ｘ終端回路１５３に接続され、第３の電位を保持する。Ｙ方向終端活性化信号線ＴＥＲＭＡＣＴＹｎは、ワード線ＷＬｉの電位を第３の電位にするか否かを制御するための信号線であり、第３の電位を保持する終端電圧線Ｖｔｅｒｍ−Ｘとワード線ＷＬｉを接続するスイッチ１８３を制御する。ワード選択信号線ＸＳＷｉは、選択セルアレイ内においてワードを選択するための信号線であり、セルアレイ内共通ビット線１８１をワード線ＷＬｉと接続するスイッチ１８４を制御する。グローバルワード線ＧＷＬｍは、選択セルアレイ内の選択されたワード線を双方向書き込み電流源回路１５７又は読み出し電圧源回路１５８と接続するための線である。
【００７１】
読み出し時の動作を図６に示すタイミング図を参照して説明する。なお、図４、５に示すどのスイッチもｎ型ＦＥＴであり、ゲート電圧がＨＩＧＨであるときに導通状態となる。
【００７２】
読み出し時には、読み出しセルアレイに係るＸ方向終端活性化信号線ＴＥＲＭＡＣＴＸｍはＬＯＷ、読み出しセルアレイに係るＹ方向終端活性化信号線ＴＥＲＭＡＣＴＹｎはＬＯＷ、読み出しワード線に係るワード選択信号線ＸＳＷｉはＨＩＧＨ、読み出しビット線に係るビット選択信号線ＹＳＷｊはＨＩＧＨ、読み出しセルアレイに係るＸ方向セルアレイ選択信号線ＡＲＲＳＥＬＸｍはＨＩＧＨ、読み出しセルアレイに係るＹ方向セルアレイ選択信号線ＡＲＲＳＥＬＹｎはＨＩＧＨとなるので、読み出しワード線及び読み出しビット線は第３の電位の電源から切り離され、読み出しワード線は読み出し電圧源回路１５８と接続され、読み出しビット線はセンスアンプ１０５と接続される。この時、図６に示すように、読み出しセルアレイに接続されているグローバルワード線ＧＷＬの電位は、例えば、１．２５Ｖ（第３の電位）から１．４５Ｖに変化し、読み出しワード線ＷＬの電位は、例えば、１．２５Ｖ（第３の電位）から１．４０Ｖに変化し、読み出しビット線ＢＬの電位は、例えば、１．２５Ｖ（第３の電位）から１．１０Ｖに変化し、読み出しセルアレイに接続されているグローバルビット線ＧＢＬの電位は、例えば、１．２５Ｖ（第３の電位）から１．０５Ｖに変化する。なお、１．４５Ｖと１．４Ｖの差は、配線抵抗による電圧降下によるものである。同様に、１．１０Ｖと１．０５Ｖの差も、配線抵抗によるものである。
【００７３】
また、読み出し時には、非選択セルアレイに係るＸ方向終端活性化信号線ＴＥＲＭＡＣＴＸｍはＨＩＧＨ、非選択セルアレイに係るＹ方向終端活性化信号線ＴＥＲＭＡＣＴＹｎはＨＩＧＨ、非読み出しワード線に係るワード選択信号線ＸＳＷｉはＬＯＷ、非読み出しビット線に係るビット選択信号線ＹＳＷｊはＬＯＷ、非選択セルアレイに係るＸ方向セルアレイ選択信号線ＡＲＲＳＥＬＸｍはＬＯＷ、非選択セルアレイに係るＹ方向セルアレイ選択信号線ＡＲＲＳＥＬＹｎはＬＯＷとなるので、全ての非選択セルアレイの全てのワード線及びビット線は第３の電位の電源と接続され、電圧源回路１５８及びセンスアンプ１０５からは切り離される。
【００７４】
なお、読み出し時には、参照セルアレイに係るＸ方向終端活性化信号線ＴＥＲＭＡＣＴＸｍはＬＯＷ、参照セルアレイに係るＹ方向終端活性化信号線ＴＥＲＭＡＣＴＹｎはＬＯＷ、参照ワード線に係るワード選択信号線ＸＳＷｉはＨＩＧＨ、参照ビット線に係るビット選択信号線ＹＳＷｊはＨＩＧＨ、参照セルアレイに係るＸ方向セルアレイ選択信号線ＡＲＲＳＥＬＸｍはＨＩＧＨ、参照セルアレイに係るＹ方向セルアレイ選択信号線ＡＲＲＳＥＬＹｎはＨＩＧＨとなるので、参照ワード線及び参照ビット線は第３の電位の電源から切り離され、参照ワード線は読み出し電圧源回路１５８と接続され、参照ビット線はセンスアンプ１０５の減算回路１１４の引き算側入力と接続される。この時、参照セルアレイに接続されているグローバルワード線ＧＷＬの電位は、例えば、１．２５Ｖ（第３の電位）から１．４５Ｖに変化し、参照ワード線ＷＬの電位は、例えば、１．２５Ｖ（第３の電位）から１．４０Ｖに変化し、参照ビット線ＢＬの電位は、例えば、１．２５Ｖ（第３の電位）から１．１０Ｖに変化し、参照セルアレイに接続されているグローバルビット線ＧＢＬの電位は、例えば、１．２５Ｖ（第３の電位）から１．０５Ｖに変化する。
【００７５】
読み出し時にセンスアンプの入力を流れる電流は読み出しセルを流れる電流のみならず読み出されないセルを流れる電流も含んでいるため、Ｓ／Ｎ比を確保するためにも、総電流を増やさないためにも、セルアレイを大きくすることができない。したがって、セルアレイを複数のセルアレイに分割して、ワード線、ビット線を階層化することは、Ｓ／Ｎ比改善及び消費電流削減の効果がある。
【００７６】
階層化による面積オーバーヘッドは、セレクタ回路及び終端回路に生じるので、セレクタ回路及び終端回路を単純なものにする必要がある。本方式の場合は、ワード線及びビット線に２種類の電圧を与えるわけではないので、セレクタ回路も終端回路も１線当たり１個のトランジスタで構成される。従って、本実施形態では、階層化による面積オーバーヘッドの増加を最小限に抑えることができる。
【００７７】
参考として従来例２のセレクタ回路を図７に示す。図７のセレクタ回路では、選択ワード線及び選択ビット線のみならず非選択ワード線及び非選択ビット線にも一定の電圧を与えなければならないため、セレクタが２つのトランジスタで構成されている。
【００７８】
また、Ｘデコーダから出力される信号ＸＳＷは同一行のセルアレイで共有される。非選択アレイにおいて、ＸＳＷが選択状態「ハイレベル」となり、Ｘセレクタの一つのスイッチが「ＯＮ」状態になったとしても、セルアレイ内の節点は全て終端回路によってプリチャージ電位に駆動されたままなので、ワード線やビット線のレベルが変動したり、Ｘセレクタに電流が流れることはない。
【００７９】
選択ワード線と選択ビット線に端子が接続された２端子回路とみなしたときのセルアレイの等価回路を図８（ａ）に示す。この等価回路においては、セルアレイ内に流れる電流に着目してメモリセルを抵抗とみなし、ワード線及びビット線の配線抵抗を無視している。
【００８０】
非選択セルは、選択ワード線につながっている非選択セルのグループ（ＮＳ１）、選択ビット線につながっているセルのグループ（ＮＳ２）及び選択ワード線にも選択ビット線にもつながっていないセルのグループ（ＮＳ３）に分類することができる。
【００８１】
セルに１が書き込まれているときのセルの抵抗値をＲ、セルに０が書き込まれているときのセルの抵抗値をＲ＋α、セルアレイ当たりのワード線の数をｍ、セルアレイ当たりのビット線の数をｎとすると、選択セルの抵抗値ＲS、グループＮＳ１の抵抗値Ｒ1、グループＮＳ２の抵抗値Ｒ2、グループＮＳ３の抵抗値Ｒ3は、以下のようになる。
【００８２】
0003812805.tif 000002
上記のように非選択セルを分類すると非選択ビット線の電位は、この等価回路のＮｏｄｅ１の電位からＮｏｄｅ２の電位の間に分布している。ただし、グループＮＳ３の抵抗値Ｒ3はグループＮＳ１、ＮＳ２の抵抗値Ｒ1、Ｒ2と比べて低いので、Ｎｏｄｅ１とＮｏｄｅ２との間の電位差は小さい。
【００８３】
セルアレイ当たりのワード線の数であるｍ、セルアレイ当たりのビット線の数であるｎが充分大きいと、図８（ａ）に示す等価回路は、図８（ｂ）のように近似でき、Ｎｏｄｅ１とＮｏｄｅ２の間の電位差は無視でき、Ｎｏｄｅ１とＮｏｄｅ２とは共通ノードＮｏｄｅ３となる。このとき、セルに１が書き込まれているときのセルの抵抗値をＲ、セルに０が書き込まれているときのセルの抵抗値をＲ＋α、セルアレイ当たりのワード線の数をｍ、セルアレイ当たりのビット線の数をｎとすると、選択セルの抵抗値ＲS、グループＮＳ１の抵抗値Ｒ4、グループＮＳ２の抵抗値Ｒ5は、以下のようになる。
【００８４】
0003812805.tif 000003
このとき、共通ノードＮｏｄｅ３の電位Ｖ３は、
Ｖ３＝（ｎＶ１＋ｍＶ２）／（ｍ＋ｎ）
と表わすことができる。従って、全ての非選択ワード線及び全ての非選択ビット線の電位は、この等価回路のＮｏｄｅ３の電位Ｖ３となる。この電位は、ｎ＝ｍの場合には、Ｖ１とＶ２の平均電位である。
【００８５】
読み出し時に、読み出しセルアレイの読み出しワード線に電位Ｖ１が与えられ、読み出しセルアレイの読み出しビット線に電位Ｖ２が与えられたときに、読み出しセルアレイの全ての非選択ワード線及び全ての非選択ビット線の電位は、充分な時間の経過後にはこの等価回路のＮｏｄｅ３の電位Ｖ３となるが、抵抗Ｒ４に並列に接続される寄生容量及び抵抗Ｒ５に並列される寄生容量があるため、瞬時にはこの等価回路のＮｏｄｅ３の電位Ｖ３にはならない。同様に、読み出し時に、参照セルアレイの参照ワード線に電位Ｖ１が与えられ、参照セルアレイの参照ビット線に電位Ｖ２が与えられたときに、参照セルアレイの全ての非選択ワード線及び全ての非選択ビット線の電位は、充分な時間の経過後にはこの等価回路のＮｏｄｅ３の電位Ｖ３となるが、抵抗Ｒ４に並列に接続される寄生容量及び抵抗Ｒ５に並列される寄生容量があるため、瞬時にはこの等価回路のＮｏｄｅ３の電位Ｖ３にはならない。
【００８６】
従って、読み出しセルアレイ及び参照セルアレイ以外の全てのセルアレイの全てのビット線及びワード線の電位を予め電位Ｖ３にしておくことにより、読み出しセルアレイのＮｏｄｅ３の電位及び参照セルアレイのＮｏｄｅ３の電位を瞬時に電位Ｖ３にすることができる。この電位Ｖ３が上記の第３の電位である。
【００８７】
また、読み出しセルアレイ及び参照セルアレイ以外の全てのセルアレイの全てのビット線及びワード線の電位を予め電位Ｖ３にしておくことにより、余分な電流で消費電流を無駄にしたり、余分な電流で誤書込みが起こる確率も下げられた。
【００８８】
また、電位Ｖ３は書込み終端電位でもあるため、読み出しモードから書込みモードに移る時にも余分な電流が流れることがなくなる。
【００８９】
図６のタイミングチャートに示す電位は、セルアレイ当たりのワード線の数ｍ＝セルアレイ当たりのビット線の数ｎとした場合のものであり、電位Ｖ３＝１．２５Ｖは、選択ワード線の電位Ｖ１＝１．４０Ｖと選択ビット線の電位１．１０Ｖの平均の電位である。
【００９０】
書き込み時の動作を図９に示すタイミング図を参照して説明する。
【００９１】
書き込み時には、書き込みセルアレイに係るＸ方向終端活性化信号線ＴＥＲＭＡＣＴＸｍはＨＩＧＨ、書き込みセルアレイに係るＹ方向終端活性化信号線ＴＥＲＭＡＣＴＹｎはＨＩＧＨ、書き込みワード線に係るワード選択信号線ＸＳＷｉはＨＩＧＨ、書き込みビット線に係るビット選択信号線ＹＳＷｊはＨＩＧＨ、書き込みセルアレイに係るＸ方向セルアレイ選択信号線ＡＲＲＳＥＬＸｍはＨＩＧＨ、書き込みセルアレイに係るＹ方向セルアレイ選択信号線ＡＲＲＳＥＬＹｎはＨＩＧＨとなるので、書き込みワード線は、第３の電位の電源及び双方向書き込み電流源回路１５７と接続され、書き込みビット線は、第３の電位の電源及び双方向書き込み電流源回路１６０９と接続される。従って、書き込みワード線及び書き込みビット線の電位は第３の電位となり、書き込みワード線には書き込むデータの値に応じた向きの電流が流れ、書き込みビット線には書き込むデータの値に応じた電流の向きが流れる。
【００９２】
また、書き込み時には、非選択セルアレイに係るＸ方向終端活性化信号線ＴＥＲＭＡＣＴＸｍはＨＩＧＨ、非選択セルアレイに係るＹ方向終端活性化信号線ＴＥＲＭＡＣＴＹｎはＨＩＧＨ、非書き込みワード線に係るワード選択信号線ＸＳＷｉはＬＯＷ、非書き込みビット線に係るビット選択信号線ＹＳＷｊはＬＯＷ、非選択セルアレイに係るＸ方向セルアレイ選択信号線ＡＲＲＳＥＬＸｍはＬＯＷ、非選択セルアレイに係るＹ方向セルアレイ選択信号線ＡＲＲＳＥＬＹｎはＬＯＷとなるので、全ての非選択セルアレイの全てのワード線及びビット線並びに書き込みセルアレイの非書き込みワード線及び非書き込みビット線は第３の電位の電源と接続され、電圧源回路１５８及びセンスアンプ１０５からは切り離される。
【００９３】
書き込み時には、書き込みセルアレイのＸ終端回路及びＹ終端回路に大きな電流が流れるが、非選択セルアレイのＸ終端回路及びＹ終端回路が非選択セルアレイのワード線及びビット線と接続されているので、非選択セルアレイのワード線及びビット線の寄生容量が安定化容量として働き、大きな電源電位変動が生じることはない。逆に言うと、終端電源回路の安定化容量が不要になったと言える。
【００９４】
また、一般に、書き込みビット線に流す電流の向きを書き込む値に応じて切り替える限り、書き込みワード線に流す電流の向きは任意である。本実施形態では、「１」を書き込む時に書き込みワード線に流す電流の向きを「０」を書き込む時に書き込みワード線に流す電流の向きの反対の向きとしている。図１０にその原理を示した図を示す。図１０（ａ）に示すように、「１」を書き込むときには、書き込みビット線からＹ終端回路１５５に流入する電流は、Ｙ終端回路１５５とＸ終端回路１５３を接続する配線を通してＸ終端回路１５３に流入し、Ｘ終端回路１５３から書き込みワード線に流入するので、終端電圧源回路１６３に書き込み電流が流れない。同様に、図１０（ｂ）に示すように、「０」を書き込むときには、書き込みワード線からＸ終端回路１５３に流入する電流は、Ｘ終端回路１５３とＹ終端回路１５５を接続する配線を通してＹ終端回路１５５に流入し、Ｙ終端回路１５５から書き込みビット線に流入するので、終端電圧源回路１６３に書き込み電流が流れない。従って、本実施形態によれば、終端電圧源回路の規模を小さく出来た。さらに、規模が小さくなったことで消費電流も削減できた。
【００９５】
次に、図１に示す減算回路１１４と積分回路１１５の具体例を図１１に示す。Ｖａｒは読み出しセルアレイの読み出しワード線及び参照セルアレイの参照ワード線に接続される読み出し電圧源回路１５８の電圧である。トランジスタ１９１のゲート及びトランジスタ１９２のゲートの電位Ｖｇは、読み出しセルアレイの読み出しビット線の電位及び参照セルアレイの参照ビット線の電位を保ちながら、積分回路１１６との間で差電流が流れるように、およそＶ２＋Ｖｔｈ（しきい値）の電位に設定されている。この回路では、読み出しセルアレイを流れる電流と同じ程度のオフセット電流を流すダミー抵抗を準備し、トランジスタ１９３と１９４で構成されるカレントミラーを使って、読み出しセルアレイを流れる電流からダミー抵抗を流れるオフセット電流を減算している。減算の結果の差電流は、減算回路１１４と積分回路１１６との間に流れる。Ｖｏｕｔは、信号ＲＳＴＳＷがＨＩＧＨとなることによりリセット電位Ｖｒｓｔにリセットされており、減算回路１１４から積分回路１１６に電流が流れ込めば電位Ｖｏｕｔが上昇し、積分回路１１６から減算回路１１４に電流が流れ込めば電位Ｖｏｕｔが降下する。
【００９６】
ダミー抵抗は、ヒューズで抵抗値を変えられる可変抵抗で作成してもよいが、実際のセルアレイの特性は大きくばらつくため、歩留りを安定させるためには回路規模が大きくなってしまう。そこで、本実施形態では、ダミー抵抗として参照セルアレイを使用する。
【００９７】
図１２は、オフセット電流を生成するための専用のセルアレイの構成の第１の例を示す。この第１の例では、「１」が書き込まれたセルと「０」が書き込まれたセルが市松模様状に並べられる。また、「１」が書き込まれたセルの数と「０」が書き込まれたセルの数は、ワード線の数又はビット線の数の少なくとも一方が偶数であれば等しく、ワード線の数及びビット線の数が奇数であれば１だけ異なる。
【００９８】
図１３は、オフセット電流を生成するための専用のセルアレイの構成の第２の例を示す。この第２の例では、「１」が書き込まれたセルと「０」が書き込まれたセルがストライプ状に並べられる。また、「１」が書き込まれたセルの数と「０」が書き込まれたセルの数は、ラインペアが整数個であれば等しく、ラインペアが整数個でなければストライプの方向のセルの数だけ異なる。
【００９９】
図１２、１３の例では、図８（ａ）に示す等価回路において、参照セルアレイについて、ほぼ、
ＲS＝Ｒ又はＲ＋α
Ｒ1＝（Ｒ＋α／２）／（ｎ−１）
Ｒ2＝（Ｒ＋α／２）／（ｍ−１）
Ｒ3＝（Ｒ＋α／２）／（ｍ×ｎ−ｍ−ｎ＋１）
とすることができる。
【０１００】
図１４は、データの読み書きが行われるセルを含むセルアレイを拡張することにより、書き込みセルアレイ、読み出しセルアレイとなることがあると共に参照セルアレイともなるセルアレイの例を示す。図１４において、枠２０１で囲まれる領域にあるセルに対してはデータの読み書きが行われる。枠２０１で囲まれる領域の他の領域にあるセルがダミーセルであり、ダミーセルに接続されるワード線がダミーワード線であり、ダミーセルに接続されるビット線がダミービット線である。ダミーワード線に接続されているダミーセルであって「１」が書き込まれているものの数とダミーワード線に接続されているダミーセルであって「０」が書き込まれているものの数は、ダミーワード線に接続されているダミーセルの数が偶数ならば等しく、ダミーワード線に接続されているダミーセルの数が奇数ならば１だけ異なる。同様に、ダミービット線に接続されているダミーセルであって「１」が書き込まれているものの数とダミービット線に接続されているダミーセルであって「０」が書き込まれているものの数は、ダミービット線に接続されているダミーセルの数が偶数ならば等しく、ダミービット線に接続されているダミーセルの数が奇数ならば１だけ異なる。図１４の例では、図８（ａ）に示す等価回路において、参照セルアレイについて、ほぼ、
ＲS＝Ｒ又はＲ＋α
Ｒ1＝（Ｒ＋α／２）／（ｎ−１）
Ｒ2＝（Ｒ＋α／２）／（ｍ−１）
とすることができる。一方、グループＮＳ３のセルは、枠２０１で囲まれる領域にあるセルであるので、抵抗Ｒ3は、Ｒ／（ｍ×ｎ−ｍ−ｎ＋１）から（Ｒ＋α）／（ｍ×ｎ−ｍ−ｎ＋１）の範囲で変動する。しかし、抵抗Ｒ3の値は、抵抗Ｒ1、Ｒ2の値に比べて、充分小さく、これはセルアレイが大きくなるほど顕著となる。一方、図１４の例では、オフセット電流を生成するための専用のセルアレイをＭＲＡＭ内に設ける必要がない。従って、抵抗Ｒ3の変動の許容度、ＭＲＡＭの回路規模に応じて、図１４の例を使用する場合もある。
【０１０１】
また、図１４の例の第１の変形例として、図１４のセルアレイからダミーワード線及びダミーワード線に接続されているダミーセルを削除した図１５に示すようなセルアレイがある。このようなセルアレイを使用してオフセット電流を得るためには、任意のワード線を第１の電位の電源に接続し、ダミービット線を減算回路に接続し、図１５のセルアレイのワード線であって第１の電位の電源に接続されたワード線以外のものをフローティング状態とし、図１５のセルアレイのビット線であってダミービット線以外のものをフローティング状態とする。この場合、グループＮＳ１についての抵抗Ｒ1は、Ｒ／（ｎ−１）から（Ｒ＋α）／（ｎ−１）の間で変動するが、グループＮＳ２についての抵抗Ｒ2は変動しない。
【０１０２】
また、図１４の例の第２の変形例として、図１４のセルアレイからダミービット線及びダミービット線に接続されているダミーセルを削除した図１６に示すようなセルアレイがある。このようなセルアレイを使用してオフセット電流を得るためには、ダミーワード線を第１の電位の電源に接続し、任意のビット線を減算回路に接続し、図１６のセルアレイのワード線であってダミーワード線以外のワード線をフローティング状態とし、図１６のセルアレイのビット線であって減算回路に接続されたビット線以外のものをフローティング状態とする。この場合、グループＮＳ２についての抵抗Ｒ2は、Ｒ／（ｍ−１）から（Ｒ＋α）／（ｍ−１）の間で変動するが、グループＮＳ１についての抵抗Ｒ1は変動しない。
【０１０３】
図１２、１３、１４、１５、１６の例では、本来オフセット電流としたい抵抗Ｒ1、Ｒ2及びＲ3を直列に流れる電流に加え、参照セルアレイの参照ワード線と参照ビット線の間をそれらの交点にあるセル（抵抗ＲSに相当）を介して流れる電流までオフセット電流に含ませることとなるが、これはオフセット電流が変化しただけのことであり、減算回路１１４と積分回路１１６の間を流れる電流を大幅に削減するという本来の目的は達せられる。従って、参照セルアレイの参照ワード線と参照ビット線の間をそれらの交点にあるセルをあえて除去する必要はない。この場合、信号電流よりもオフセット電流のほうが大きい場合も生ずるが、積分回路１１６、Ａ／Ｄ変換器１１８、比較器１１９、読み出しレジスタ１２０が両方向の電流１１５に対応していれば問題はない。
【０１０４】
図１７は、読み出しセルアレイ１５１Ｂから信号電流及びオフセット電流よりなる電流を読み出し、参照セルアレイ１５１Ｃからオフセット電流を読み出す様子を示す。図１７に示すように、参照セルアレイ１５１Ｂは読み出しセルアレイ１５１Ｃとは異なる。また、読み出しセルアレイ１５１Ｂと参照セルアレイ１５１Ｃとが、Ｘ方向、Ｙ方向共に重ならないようにして、これらが同一のグローバルワードライン及びグローバルビットラインを使用しないようにする。
【０１０５】
容易に図解できるように図３、１７ではセルアレイの端にＸ終端回路及びＸセレクタが配置されているが、本実施形態では、これらの回路は図１８に示すようにセルアレイに重ねて配置されている。これは、図１９の断面図から分かるようにトランジスタと個々のセル（ＴＭＲ素子）は接続されていないためである。
【０１０６】
【発明の効果】
以上説明したように、本発明によれば、読み出し電流にのるセルアレイ外部からのノイズが小さくなり、ダイオードを付けなくてもセンスが可能になった上、セレクタ回路の構成を簡単にできる。
【０１０７】
また、本発明によれば、センスアンプのダイナミックレンジを信号成分のダイナミックレンジに割くことができるので、ランダムノイズによる誤検出の確率を低減することができる。例えば、選択セルを流れる電流と非選択セルを流れる電流の和は５１μＡ程度であり、非選択セルを流れる電流は５０μＡ程度であるので、オフセット電流を差し引くことにより、３４ｄＢの信号対ランダムノイズ比の改善の効果が生ずる。また、積分回路で積分する電流を減らすことができるので、積分回路の面積を削減することもできる。
【０１０８】
更に、本発明によれば、センスアンプが複数のセルアレイで共有化されるため、センスアンプの数を減らしてチップサイズが小さくできる。また、選択セル以外のセルを流れる電流を減少できるので消費電力を低減できる。更に、セルアレイの数に冗長度を与えれば、ＭＲＡＭの歩留まりを向上できる。更に、配線抵抗を削減できるので電流のばらつきを低減できる。
【０１０９】
更に、本発明によれば、オフセット電流を第１のセルアレイと同一のプロセスで製造される第２のセルアレイで生成するので、プロセス間の誤差による第１の非選択セルを流れる電流のばらつきに応じてこれをキャンセルするためのオフセット電流の値を変化させることが可能となる。
【０１１０】
第２のセルアレイを有効データが書き込まれているセルを有するセルアレイとすると、第２のセルアレイで生成するオフセット電流がデータの値によって変動してしまう。これに対し、本発明によれば、セルに書き込まれているデータの値が変動しない専用のセルアレイでオフセット電流を生成するので、オフセット電流が変動せず、オフセット電流を差し引いた後の信号電流の精度が高くなる。
【０１１１】
更に、本発明によれば、オフセット電流の値が非選択セルを流れる平均的な電流となるので、オフセット電流を差し引いた後の信号電流の中心値の精度が高くなる。
【０１１２】
更に、本発明によれば、専用のセルアレイをＭＲＡＭを有する必要が無くなるので、ＭＲＡＭの回路規模を削減することができる。
【０１１３】
第２のセルアレイで生成するオフセット電流として第２のセルアレイの任意のワード線と任意のビット線を選択したときにそのビット線を流れる電流を利用すると、第２のセルアレイに書き込まれているデータの値によってオフセット電流の値が変動してしまう。これに対し、本発明によれば、第２のセルアレイで生成するオフセット電流としてダミーワード線及びダミービット線が選択されたときにダミービット線を流れる電流を使用するので、第２のセルアレイに書き込まれているデータの値によるオフセット電流の値の変動を大幅に低減することができる。
【０１１４】
更に、本発明によれば、オフセット電流の値が非選択セルを流れる平均的な電流となるので、オフセット電流を差し引いた後の信号電流の中心値の精度が高くなる。
【０１１５】
第２のセルアレイで生成するオフセット電流として第２のセルアレイの任意のワード線と任意のビット線を選択したときにそのビット線を流れる電流を利用すると、第２のセルアレイに書き込まれているデータの値によってオフセット電流の値が変動してしまう。これに対し、本発明によれば、第２のセルアレイで生成するオフセット電流としてダミーワード線及び第２のセルアレイの任意のビット線が選択されたときにそのビット線を流れる電流を使用するので、第２のセルアレイに書き込まれているデータの値によるオフセット電流の値の変動を大幅に低減することができる。
【０１１６】
本発明によれば、オフセット電流の値が非選択セルを流れる平均的な電流となるので、オフセット電流を差し引いた後の信号電流の中心値の精度が高くなる。
【０１１７】
第２のセルアレイで生成するオフセット電流として第２のセルアレイの任意のワード線と任意のビット線を選択したときにそのビット線を流れる電流を利用すると、第２のセルアレイに書き込まれているデータの値によってオフセット電流の値が変動してしまう。これに対し、本発明によれば、第２のセルアレイで生成するオフセット電流として第２のセルアレイの任意のワード線及びダミービット線が選択されたときにダミービット線を流れる電流を使用するので、第２のセルアレイに書き込まれているデータの値によるオフセット電流の値の変動を大幅に低減することができる。
【０１１８】
更に、本発明によれば、オフセット電流の値が非選択セルを流れる平均的な電流となるので、オフセット電流を差し引いた後の信号電流の中心値の精度が高くなる。
【０１１９】
更に、本発明によれば、ランダムノイズを平均化できるので、Ｓ／Ｎ比が上がり、微小な信号をセンスすることが可能となる。
【０１２０】
更に、本発明によれば、自己レファレンス読み出し方法が行われるので、読み出しエラーの発生の確率を大幅に低減することができる。
【０１２１】
更に、本発明によれば、ワード線及びビット線が、中間電位になるようにプリチャージされているので、センスアンプ回路のセンス開始時間を早めることができる。また、余分な電流により、消費電流を無駄にしたり、誤書込みが起こる確率も下げられる。
【０１２２】
更に、本発明によれば、ワード線及びビット線が、書込み時にも中間電位になるようにプリチャージされているので、書き込み動作から読み出し動作に移るときに余分な電流を消費する必要がなくなる上に、終端電源の安定化容量が不要になった。
【０１２３】
更に、本発明によれば、１を書き込むときに書き込みの対象となるトンネル磁気抵抗素子に接続されるワード線を流れる電流の向きが、０を書き込むときに書き込みの対象となるトンネル磁気抵抗素子に接続される前記ワード線を流れる電流の向きの反対の向きであり、１を書き込むときに書き込みの対象となるトンネル磁気抵抗素子に接続されるビット線を流れる電流の向きが、０を書き込むときに前記書き込みの対象となるトンネル磁気抵抗素子に接続されるビット線を流れる電流の向きの反対の向きであるので、１又は０を書き込むときに選択ワード線から流出した電流は選択ビット線に流入し、０又は１を書き込むときに選択ビット線から流出した電流は選択ワード線に流入し、電源を流れる電流を大幅に削減できる。従って、電源の負担が軽減される。
【０１２４】
更に、本発明によれば、ワード線又はビット線のセレクタ及び終端回路を前記トンネル磁気抵抗素子と重ねて配置したので、ＭＲＡＭの面積を削減することができる。
【０１２５】
更に、本発明によれば、センスアンプを複数のセルアレイで共有するので、センスアンプの数を削減することができる。
【０１２６】
更に、本発明によれば、第１の電位の電圧源とセンスアンプが相互に隣接して配置されるので、検出電流に乗る電源ノイズを削減することができ、検出精度を上げることができる。
【図面の簡単な説明】
【図１】本発明の実施形態によるＭＲＡＭの要部を示す概念図である。
【図２】自己リファレンス読み出し方式のアルゴリズムを示すフローチャートである。
【図３】本発明の実施形態によるＭＲＡＭの全体を示す概念図である。
【図４】本発明の実施形態によるＭＲＡＭのビット線及びその周辺部の回路図を示す。
【図５】本発明の実施形態によるＭＲＡＭのワード線及びその周辺部の回路図を示す。
【図６】本発明の実施形態によるＭＲＡＭの読み出し時の動作を示すタイミング図である。
【図７】従来例２のセレクタ回路を示す回路図である。
【図８】本発明の実施形態による、選択ワード線と選択ビット線に端子が接続された２端子回路とみなしたときのセルアレイの等価回路電流に注目した場合のセルアレイの等価回路である。
【図９】本発明の実施形態によるＭＲＡＭの書き込み時の動作を示すタイミング図である。
【図１０】本発明の実施形態によるＭＲＡＭの書込み時のワード線電流及びビット線電流が流れる向きを示した図である。
【図１１】本発明の実施形態によるセンスアンプ中の減算回路及び積分回路の構成例を示す回路図である。
【図１２】本発明の実施形態によるオフセット電流を生成するための専用のセルアレイの構成の第１の例を示す回路図である。
【図１３】本発明の実施形態によるオフセット電流を生成するための専用のセルアレイの構成の第２の例を示す回路図である。
【図１４】本発明の実施形態によるオフセット電流を生成するための機能も備えた有効データ領域を有するセルアレイの第１の構成例を示す回路図である。
【図１５】本発明の実施形態によるオフセット電流を生成するための機能も備えた有効データ領域を有するセルアレイの第２の構成例を示す回路図である。
【図１６】本発明の実施形態によるオフセット電流を生成するための機能も備えた有効データ領域を有するセルアレイの第３の構成例を示す回路図である。
【図１７】本発明の実施形態によるＭＲＡＭにおいて、読み出しセルアレイから信号電流及びオフセット電流よりなる電流を読み出し、参照セルアレイからオフセット電流を読み出す様子を示す図である。
【図１８】本発明の実施形態によるＭＲＡＭの物理的構成を示す平面図である。
【図１９】本発明の実施形態によるＭＲＡＭの物理的構成を示す断面図である。
【図２０】ＴＭＲ素子の原理を説明するための断面図である。
【図２１】ＴＭＲ素子を利用したＭＲＡＭの動作原理を説明するための図である。
【図２２】ＴＭＲ素子のアステロイド特性及びＴＭＲ素子にかかる磁場ベクトルを示す図である。
【図２３】従来例１によるＭＲＡＭの構成を示す概念図である。
【図２４】従来例２によるＭＲＡＭの構成を示す概念図である。
【符号の説明】
１０１  選択セル
１０２  選択ワード線
１０３  選択ビット線
１０４  電源
１０５  センスアンプ
１０６  非選択ワード線
１０７  非選択ビット線
１０８  セルアレイ
１０９  非選択セル
１１０  選択セルを流れる電流
１１１  非選択セルを流れる電流
１１２  センスアンプに流入する電流
１１３  オフセット電流
１１４  減算回路
１１５  減算後の電流
１１６  積分回路
１１７  積分後の信号
１１８  Ａ／Ｄ変換器
１１９  比較器
１２０  読み出し値レジスタ
１２１  基準値レジスタ
【図１】
0003812805.tif 000004
【図２】
0003812805.tif 000005
【図３】
0003812805.tif 000006
【図４】
0003812805.tif 000007
【図５】
0003812805.tif 000008
【図６】
0003812805.tif 000009
【図７】
0003812805.tif 000010
【図８】
0003812805.tif 000011
【図９】
0003812805.tif 000012
【図１０】
0003812805.tif 000013
【図１１】
0003812805.tif 000014
【図１２】
0003812805.tif 000015
【図１３】
0003812805.tif 000016
【図１４】
0003812805.tif 000017
【図１５】
0003812805.tif 000018
【図１６】
0003812805.tif 000019
【図１７】
0003812805.tif 000020
【図１８】
0003812805.tif 000021
【図１９】
0003812805.tif 000022
【図２０】
0003812805.tif 000023
【図２１】
0003812805.tif 000024
【図２２】
0003812805.tif 000025
【図２３】
0003812805.tif 000026
【図２４】
0003812805.tif 000027