(57)【特許請求の範囲】
【請求項１】
デルタ−シグマアナログ／ディジタル変換器によって生成された信号成分と雑音成分を含む１ビット信号が入力され、フィルタとして機能するｎ（≧１）次のデルタ−シグマ変調装置において、
ｐ（＞１）ビット信号を１ビット信号に再量子化して、当該デルタ−シグマ変調装置の出力信号として出力する量子化手段と、
上記入力１ビット信号とＰビットの係数の積と、上記出力信号とＰビットの係数の積との加算値の積分値を求める第１段目の混合手段と、
上記入力１ビット信号とＰビットの係数の積と、上記出力信号とＰビットの係数の積と、前段の混合手段からの積分値との加算値の積分値を求める中間段のｎ−１個の混合手段と、
上記入力１ビット信号とＰビットの係数の積と、前段の混合手段からの積分値との加算値を求めて、上記量子化手段で再量子化されるｐビット信号を生成する最終段の混合手段とを備え、
当該デルタ−シグマ変調装置の入力１ビット信号に対する伝達関数は、下記式１で表され、
【数１】
0003845505.tif 000025
上記量子化手段で発生する量子化雑音に対する伝達関数は、該量子化雑音を除去するハイパスフィルタ特性を与えるために、ｚ−１＝１の点にｎ個の零点を有する下記式２で表され、
【数２】
0003845505.tif 000026
上記入力１ビット信号に対する伝達関数における係数ａ１〜ａｎの少なくとも１つは、該入力１ビット信号に対して、雑音成分を除去するハイパスフィルタ特性とカットオフ周波数が等しく相補的なローパスフィルタ特性を与えるために、少なくとも１つの零点をｚ−１＝−１の点に設けるように１であり、係数ｂ１〜ｂｎは、極をｚ−１＝−１でない点に設けるように１でないことを特徴とするデルタ−シグマ変調装置。
【請求項２】
上記入力１ビット信号に対する伝達関数における係数ａ１〜ａｎの全ては、全ての零点をｚ−１＝−１の点に設けるように１であることを特徴とする請求項１記載のデルタ−シグマ変調装置。
【請求項３】
上記入力１ビット信号に対する伝達関数における係数ａ０は、ｚ−１＝−１の点に零点を設けることに起因した減衰量を補償するゲイン要素であり、１であることを特徴とする請求項１又は２記載のデルタ−シグマ変調装置。
【請求項４】
上記次数は、３（ｎ＝３）であることを特徴とする請求項１乃至３のいずれか１項記載のデルタ−シグマ変調装置。
【請求項５】
上記次数は３以上（ｎ≧３）であって、上記入力１ビット信号に対する伝達関数における係数ａ１〜ａｎの一部は、該入力１ビット信号に対してローパスフィルタ特性を与えるために、零点をｚ−１＝−１の点に設けるように１であり、該係数ａ１〜ａｎの残りは、該入力１ビット信号に対して所定の等化特性を与えるために、ｚ−１＝−１の点には零点を有さないように１でないことを特徴とする請求項１記載のデルタ−シグマ変調装置。
【請求項６】
上記入力１ビット信号に対する伝達関数における係数ａ１〜ａｎの一部は、上記入力１ビット信号に対してローパスフィルタ特性を与えるために、零点をｚ−１＝−１の点に設けるように１であることを特徴とする請求項１記載のデルタ−シグマ変調装置。
【請求項７】
上記次数は、５（ｎ＝５）であることを特徴とする請求項５又は６記載のデルタ−シグマ変調装置。
【請求項８】
デルタ−シグマアナログ／ディジタル変換器によって生成された信号成分と雑音成分を含む１ビット信号が入力され、フィルタとして機能するｎ（≧２）次のデルタ−シグマ変調装置において、
ｐ（＞１）ビット信号を１ビット信号に再量子化して、当該デルタ−シグマ変調装置の出力信号として出力する量子化手段と、
上記入力１ビット信号とＰビットの係数の積と、上記出力信号とＰビットの係数の積との加算値の積分値を求める第１段目の混合手段と、
上記入力１ビット信号とＰビットの係数の積と、上記出力信号とＰビットの係数の積と、前段の混合手段からの積分値との加算値の積分値を求める中間段のｎ−１個の混合手段と、
上記入力１ビット信号とＰビットの係数の積と、前段の混合手段からの積分値との加算値を求めて、上記量子化手段で再量子化されるｐビット信号を生成する最終段の混合手段とを備え、
当該デルタ−シグマ変調装置の入力１ビット信号に対する伝達関数は、下記式３で表され、
【数３】
0003845505.tif 000027
ｍ＜ｎであり、式３におけるＡ(ｚ)／Ｂ（ｚ）は、上記入力１ビット信号に対してローパスフィルタ特性を与えるために、ｚ−１＝−１の点にｍ個の零点を有する下記式４で表され、
【数４】
0003845505.tif 000028
式３におけるＣ(ｚ)／Ｄ（ｚ）は、上記入力１ビット信号に対して所定の等化特性を与えるために、ｚ−１＝−１の点には零点を有さない下記式５で表され、
【数５】
0003845505.tif 000029
当該デルタ−シグマ変調装置で発生する量子化雑音を除去する伝達関数は、ｚ−１＝１の点にｎ個の零点を有する下記式６で表される、
【数６】
0003845505.tif 000030
ことを特徴とするデルタ−シグマ変調装置。
【請求項９】
上記次数は、５（ｎ＝５）であり、上記ｍは、３であることを特徴とする請求項８記載のデルタ−シグマ変調装置。
【請求項１０】
デルタ−シグマアナログ／ディジタル変換器によって生成された信号成分と雑音成分を含む１ビット信号が入力され、フィルタとして機能するｎ（≧２）次のデルタ−シグマ変調装置において、
ｐ（＞１）ビット信号を１ビット信号に再量子化して、当該デルタ−シグマ変調装置の出力信号として出力する量子化手段と、
上記入力１ビット信号とＰビットの係数の積と、上記出力信号とＰビットの係数の積との加算値の積分値を求める第１段目の混合手段と、
上記入力１ビット信号とＰビットの係数の積と、上記出力信号とＰビットの係数の積と、前段の混合手段からの積分値との加算値の積分値を求める中間段のｎ−１個の混合手段と、
上記入力１ビット信号とＰビットの係数の積と、前段の混合手段からの積分値との加算値を求めて、上記量子化手段で再量子化されるｐビット信号を生成する最終段の混合手段とを備え、
当該デルタ−シグマ変調装置の入力１ビット信号に対する伝達関数は、下記式７で表され、
【数７】
0003845505.tif 000031
上記量子化手段で発生する量子化雑音に対する伝達関数は、該量子化雑音を除去するハイパスフィルタ特性を与えるために、ｚ−１＝１の点にｎ個の零点を有する下記式８で表され、
【数８】
0003845505.tif 000032
上記入力１ビット信号に対する伝達関数における係数ａ１〜ａｎの一部は、該入力１ビット信号に対してローパスフィルタ特性を与えるために、零点をｚ−１＝−１の点に設けるように１であり、該係数ａ１〜ａｎの残りは、該入力１ビット信号に対して所定の等化特性を与えるために、ｚ−１＝−１の点には零点を有さないように１でないことを特徴とするデルタ−シグマ変調装置。
【請求項１１】
請求項１乃至１０記載のデルタ−シグマ変調装置が複数縦続接続されて成る１ビット信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、１ビット信号を処理するデルタ−シグマ変調装置に関し、特に、ｎが１以上であるｎ次のデルタ−シグマ変調装置に関する。
【０００２】
【従来の技術】
アナログ信号を、ナイキスト周波数以上の周波数でサンプリングし、得られるサンプルの振幅をｍビットで量子化することによって、アナログ信号をディジタル信号に変換することが知られている。例えばｍ＝８のときは、サンプル値は、８ビットの精度で量子化される。一般的に、ｍは１以上とされる。
【０００３】
アナログ信号を１ビットのディジタル信号に量子化するアナログ／ディジタル変換器（以下、Ａ／Ｄ変換器という。）として、「シグマ−デルタＡ／Ｄ変換器」又は「デルタ−シグマＡ／Ｄ変換器」が知られている。ここでは、「デルタ−シグマ」の用語を用いる。そのようなデルタ−シグマＡ／Ｄ変換器は、例えば、クレイグ・マービン（Craig Marven）、ギリアン・イーワース（Gillian Ewers）著、１９９３年、テキサスインストルメント（Texas Instruments）出版の「ディジタル信号処理への簡単なアプローチ（A Simple Approach to Digital SignalProcessing）」（ISBN 0-904.047-00-8）に記述されている。
【０００４】
デルタ−シグマＡ／Ｄ変換器では、図７に示すように、アナログ入力信号と、１ビットの出力信号の積分値（シグマ）との差分（デルタ）が加算器１０１によって求められ、１ビット量子化器１０２に供給される。出力信号は、論理０と論理１のビットよりなるが、論理０と論理１は、実際の値としては−１と＋１をそれぞれ表している。積分器１０３は、１ビットの出力信号を累積し、アナログ入力信号の値に追従する累積値を出力する。１ビット量子化器１０２は、生成するビット毎に、累積値を増加（＋１）又は減少（−１）させる。デルタ−シグマＡ／Ｄ変換器のサンプリング周波数は、累積値がアナログ入力信号に追従するような出力ビットストリームを生成することができるように、高い周波数とされる。
【０００５】
特許請求の範囲及び以下の説明で用いている「１ビット」信号の用語は、例えばデルタ−シグマＡ／Ｄ変換器によって生成され、１ディジタルビットの精度で量子化された信号を意味する。
【０００６】
デルタ−シグマ変調器（以下、ＤＳＭという。）は、１ビット信号を直接処理するｎ次のフィルタとして構成され、このｎ次のフィルタは、１９９３年１０月７日〜１０日に行われた第９５回ＡＥＳ（Audio Engineering Society）会議でエヌ・エム・ケーシー（N.M. Casey）、ジェームス・エー・エス・アンガス（James A.S. Angus）によって発表された論文「音声信号の１ビットディジタル処理（One Bit Digital Processing of Audio Signals）」−信号処理：音声研究グループ、電気部門、ヨーク大学、ヘスリングトン、ヨークＹ０１ ５ＤＤ 英国（Signal Processing : Audio Research Group, The Electronics Department, The University of York, Heslington, York YO1 5DD England）で提案されたものである。図８は、ＤＳＭの３（ｎ＝３）次のフィルタ部分の構成を示すブロック図である。
【０００７】
ＤＳＭは、図８に示すように、１ビット信号が入力される入力端子１１１と、処理された１ビット信号を出力する出力端子１１７とを備える。１ビット信号の各ビットは、ＤＳＭ全体において所定のクロック（図示せず）に同期して処理される。出力ビット信号は、例えば閾値が０の比較器からなる１ビット量子化器１１５によって生成される。ＤＳＭは、入力端子１１１に接続された１ビット乗算器１１２１，１１２２，１１２３と、出力端子１１７に接続された１ビット乗算器１１６１，１１６２，１１６３と、加算器１１３１，１１３２，１１３３と、積分器１１４１，１１４２，１１４３とを備えている。
【０００８】
１ビット乗算器１１２１〜１１２３は、入力端子１１１を介して供給される１ビット信号にｐビットからなる係数Ａ１〜Ａ３をそれぞれ乗算し、得られるｐビットの乗算値を加算器１１３１〜１１３３にそれぞれ供給し、１ビット乗算器１１６１〜１１６３は、出力信号にｐビットの係数Ｃ１〜Ｃ３をそれぞれ乗算し、得られるｐビットの乗算値を加算器１１３１〜１１３３にそれぞれ供給する。加算器１１３１〜１１３３は、それらの乗算値をそれぞれ加算し、得られる加算値を積分器１１４１〜１１４３に供給する。また、中間段の加算器１１３２，１１３３は、前段の積分器１１４１，１１４２の出力もそれぞれ加算する。最終段は、入力端子１１１に接続された１ビット乗算器１１２４と、加算器１１３４とを備え、１ビット乗算器１１２４は、入力１ビット信号にｐビットの係数Ａ４を乗算し、加算器１１３４は、この乗算値に前段の積分器１１４３の出力を加算する。そして、得られる加算値は、１ビット量子化器１１５に供給される。
【０００９】
ＤＳＭでは、正及び負のｐビットの数を表すために２の補数計算が用いられる。１ビット量子化器１１５は、正の値が入力されると、それを＋１（論理１）に量子化し、負の値が入力されると、それを−１（論理０）に量子化して出力する。
【００１０】
ケーシー及びアンガス著の論文には、「１ビットの処理装置は、雑音により許容できないほど不明瞭な音声信号を含む１ビットの出力信号を生成するので、・・・量子化雑音を適切に除去しなければならない。」との記載がある。音声信号を不明瞭にする雑音は、１ビット量子化器１１５によって発生する量子化雑音である。
【００１１】
１ビット量子化器１１５は、音声信号が供給される第１の入力端子と、音声信号と実質的に相関がないランダムビットストリーム（量子化雑音）が供給される第２の入力端子とを有する加算器と見なすことができる。このモデルでは、入力端子１１１を介して入力される音声信号は、１ビット乗算器１１２１〜１１２４によって出力端子１１７にフィードフォワードされるとともに、１ビット乗算器１１６１〜１１６３によってフィードバックされる。したがって、フィードフォワードパスにおける係数Ａ１〜Ａ４は、音声信号の伝達関数のｚ変換における零点を定め、フィードバックパスにおける係数Ｃ１〜Ｃ３は、伝達関数のｚ変換における極を定めている。
【００１２】
一方、１ビット量子化器１１５で発生する雑音信号（量子化雑音）は、１ビット乗算器１１６１〜１１６３、加算器１１３１〜１１３４及び積分器１１４１〜１１４３には供給されるが、１ビット乗算器１１２１〜１１２４には供給されない。したがって、雑音信号の伝達関数は、入力信号の伝達関数とは異なっている。
【００１３】
係数Ａ１〜Ａ４，Ｃ１〜Ｃ３は、他の所望の特性の中で回路安定度が得られるように定められる。
【００１４】
係数Ｃ１〜Ｃ３は、例えば図９に実線１２０で示すように、１ビット量子化器１１５で発生する音声帯域内の量子化雑音を除去して最小にするように定められる。
【００１５】
係数Ａ１〜Ａ４，Ｃ１〜Ｃ３は、また所望の音声信号特性が得られるように定められる。
【００１６】
係数Ａ１〜Ａ４，Ｃ１〜Ｃ３は、以下のようにして定めることができる。
【００１７】
ａ）例えば雑音除去機能を有する所望のフィルタ特性の伝達関数をｚ変換してＨ(ｚ)を求める。
【００１８】
ｂ）Ｈ(ｚ)を係数に変換する。
【００１９】
これは、「５次のシグマ−デルタＡ／Ｄ変換器の理論と実践（Theory and Practical Implementation of a Fifth Order Sigma-Delta A/D Converter）」−オーディオ・エンジニアリング・ソサィティ・ジャーナル、３９巻、Ｎｏ．７／８、１９９１年、７月／８月、アール・ダブル・アダムス等著（Journal of AudioEngineering Society, Volume 39, no. 7/8, 1991 July/August by R.W Adamset al.）、及びアンガスとケーシーの上述した論文に記述されている方法を用いて、行うことができる。
【００２０】
ここで、係数を定める具体的な方法について説明する。
【００２１】
１．５次のデルタ−シグマ変調器における雑音除去フィルタの伝達関数
例えば図１０に示す５次のＤＳＭにおける雑音除去フィルタの特性は、下記式９で表すことができる。
【００２２】
ｙ[ｎ]＝ｑ[ｎ]＋ｘ[ｎ]
ｘ[ｎ]＝ｘ[ｎ−１]＋ｗ[ｎ−１]＋Ｅｙ[ｎ−１]
ｗ[ｎ]＝ｗ[ｎ−１]＋ｖ[ｎ−１]＋Ｄｙ[ｎ−１]
ｖ[ｎ]＝ｖ[ｎ−１]＋ｕ[ｎ−１]＋Ｃｙ[ｎ−１]
ｕ[ｎ]＝ｕ[ｎ−１]＋ｔ[ｎ−１]＋Ｂｙ[ｎ−１]
ｔ[ｎ]＝ｔ[ｎ−１]＋Ａｙ[ｎ−１]
・・・式９
これらの式９をｚ変換するとともに、α＝ｚ−１／(１−ｚ−１)とおくと、下記式１０が得られる。
【００２３】
Ｙ(ｚ)＝Ｑ(ｚ)＋Ｘ(ｚ)
Ｘ(ｚ)＝α(Ｗ(ｚ)＋ＥＹ(ｚ))
Ｗ(ｚ)＝α(Ｖ(ｚ)＋ＤＹ(ｚ))
Ｖ(ｚ)＝α(Ｕ(ｚ)＋ＣＹ(ｚ))
Ｕ(ｚ)＝α(Ｔ(ｚ)＋ＢＹ(ｚ))
Ｔ(ｚ)＝αＡＹ(ｚ)
・・・式１０
式１０において、αを元に戻し、Ｙ(ｚ)をＱ(ｚ)で解くと、下記式１１が得られる。
【００２４】
Ｙ(ｚ)[(１−ｚ−１)−ｚ−１(Ｅ＋αＤ＋α２Ｃ＋α３Ｂ＋α４Ａ)]＝(１−ｚ−１)Ｑ(ｚ)
・・・式１１
この式１１より、５次のＤＳＭにおける雑音除去フィルタの伝達関数Ｈｎｓ(ｚ)は、下記式１２のように得られる。
【００２５】
【数９】
0003845505.tif 000002
【００２６】
この式１２に示す伝達関数Ｈｎｓ(ｚ)は、周波数が０Ｈｚ（直流）に零点を有し、標準のバタワース又はチェビシェフタイプＩのハイパスフィルタで確実に設計することができる。この手法は、いずれの次数のフィルタにおいても適用することができる。
【００２７】
２．５次のデルタ−シグマ変調器における音声信号フィルタの伝達関数例えば図１１に示す５次のＤＳＭの音声信号フィルタの特性は、下記式１３で表すことができる。
【００２８】
ｙ[ｎ]＝ｆｘ[ｎ]＋ｗ[ｎ]＋ｑ[ｎ]
ｗ[ｎ]＝ｗ[ｎ−１]＋ｅｘ[ｎ−１]＋Ｅｙ[ｎ−１]＋ｖ[ｎ−１]
ｖ[ｎ]＝ｖ[ｎ−１]＋ｄｘ[ｎ−１]＋Ｄｙ[ｎ−１]＋ｕ[ｎ−１]
ｕ[ｎ]＝ｕ[ｎ−１]＋ｃｘ[ｎ−１]＋Ｃｙ[ｎ−１]＋ｔ[ｎ−１]
ｔ[ｎ]＝ｔ[ｎ−１]＋ｂｘ[ｎ−１]＋Ｂｙ[ｎ−１]＋ｓ[ｎ−１]
ｓ[ｎ]＝ｓ[ｎ−１]＋ａｘ[ｎ−１]＋Ａｙ[ｎ−１]
・・・式１３
これらの式１３をｚ変換するとともに、α＝ｚ−１／(１−ｚ−１)とおくと、下記式１４が得られる。
【００２９】
Ｙ(ｚ)＝ｆＸ(ｚ)＋Ｗ(ｚ)＋Ｑ(ｚ)
Ｗ(ｚ)＝α(ｅＸ(ｚ)＋ＥＹ(ｚ)＋Ｖ(ｚ))
Ｖ(ｚ)＝α(ｄＸ(ｚ)＋ＤＹ(ｚ)＋Ｕ(ｚ))
Ｕ(ｚ)＝α(ｃＸ(ｚ)＋ＣＹ(ｚ)＋Ｔ(ｚ))
Ｔ(ｚ)＝α(ｂＸ(ｚ)＋ＢＹ(ｚ)＋Ｓ(ｚ))
Ｓ(ｚ)＝α(ａＸ(ｚ)＋ＡＹ(ｚ))
・・・式１４
式１４において、Ｙ(ｚ)をＸ(ｚ)、Ｑ(ｚ)で解くと、下記式１５が得られる。
【００３０】
Ｙ(ｚ)[１−α５Ａ−α４Ｂ−α３Ｃ−α２Ｄ−αＥ]
＝Ｘ(ｚ)[α５ａ＋α４ｂ＋α３ｃ＋α２ｄ＋αｅ＋ｆ]＋Ｑ(ｚ)
・・・式１５
この式１５において、Ｑ(ｚ)は、雑音除去フィルタによるものであるので、周波数が０Ｈｚ（直流）に零点を有し、サンプリング周波数が音声信号の帯域と比較して十分高い、例えばＭＨｚオーダーであるとき、直流の近傍では０と近似することができる。したがって、５次のＤＳＭの音声信号に対する伝達関数ＨA(ｚ)は下記式１６のように得られる。
【００３１】
【数１０】
0003845505.tif 000003
【００３２】
この式１６に示す伝達関数ＨA(ｚ)の分子及び分母は、下記式１７に示すように分子と分母における(１−ｚ−１)５、ｚ−１(１−ｚ−１)４、ｚ−２(１−ｚ−１)３、ｚ−３(１−ｚ−１)２、ｚ−４(１−ｚ−１)、ｚ−５の各係数を等しいとすることにより、約分することができる。
【００３３】
ｆ＝１，ｅ＝−Ｅ，ｄ＝−Ｄ，ｃ＝−Ｃ，ｂ＝−Ｂ，ａ＝−Ａ
・・・式１７
したがって、音声信号に対する伝達関数の極と零点は相殺され、平坦な周波数特性が得られる。この手法は、いずれの次数のフィルタにも適用することができる。
【００３４】
【発明が解決しようとする課題】
ところで、上述した論文では、１ビット信号を処理するために、複数のＤＳＭを縦続する構成については何ら記載も示唆もなされていない。
【００３５】
ＤＳＭに入力される１ビット信号は、信号成分と雑音成分を有し、１ビット信号に含まれる雑音成分は、ＤＳＭの回路安定度を低下されるという問題がある。特に、複数のＤＳＭを縦続接続したときは、回路安定度が更に低下する。
【００３６】
本発明は、上述した実情を鑑みてなされたものであり、本発明の目的は、デルタ−シグマ変調装置で発生する量子化雑音の除去と、入力１ビット信号に含まれる雑音成分の低減とを、デルタ−シグマ変調装置の次数を高くすることなく、行うことができるデルタ−シグマ変調装置を提供することである。
【００３７】
【課題を解決する手段】
本発明に係るデルタ−シグマ変調装置は、デルタ−シグマアナログ／ディジタル変換器によって生成された信号成分と雑音成分を含む１ビット信号が入力され、フィルタとして機能するｎ（≧１）次のデルタ−シグマ変調装置において、ｐ（＞１）ビット信号を１ビット信号に再量子化して、このデルタ−シグマ変調装置の出力信号として出力する量子化手段と、入力１ビット信号とＰビットの係数の積と、出力信号とＰビットの係数の積との加算値の積分値を求める第１段目の混合手段と、入力１ビット信号とＰビットの係数の積と、出力信号とＰビットの係数の積と、前段の混合手段からの積分値との加算値の積分値を求める中間段のｎ−１個の混合手段と、入力１ビット信号とＰビットの係数の積と、前段の混合手段からの積分値との加算値を求めて、量子化手段で再量子化されるｐビット信号を生成する最終段の混合手段とを備える。
【００３８】
このデルタ−シグマ変調装置の入力１ビット信号に対する伝達関数は、下記式１８で表される。
【００３９】
【数１１】
0003845505.tif 000004
【００４０】
量子化手段で発生する量子化雑音に対する伝達関数は、量子化雑音を除去するハイパスフィルタ特性を与えるために、ｚ−１＝１の点にｎ個の零点を有する下記式１９で表される。
【００４１】
【数１２】
0003845505.tif 000005
【００４２】
入力１ビット信号に対する伝達関数における係数ａ１〜ａｎの少なくとも１つは、入力１ビット信号に対して、雑音成分を除去するハイパスフィルタ特性とカットオフ周波数が等しく相補的なローパスフィルタ特性を与えるために、少なくとも１つの零点をｚ−１＝−１の点に設けるように１であり、係数ｂ１〜ｂｎは、極をｚ−１＝−１でない点に設けるように１でない。
【００４３】
ここで、これらの２つの伝達関数は、次数が１（ｎ＝１）のときは、下記式２０、式２１に示すように簡単な式となる。
【００４４】
【数１３】
0003845505.tif 000006
【００４５】
【数１４】
0003845505.tif 000007
【００４６】
ところで、従来のデルタ−シグマ変調装置では、次数が１以外（ｎ≠１）のとき、係数ａ１〜ａｎと係数ｂ１〜ｂｎはそれぞれ等しくされ、その結果、図１２に示すように、入力１ビット信号に対する伝達関数の極と零点は相殺されて、平坦な周波数特性が得られていた。これに対して、本発明に係るデルタ−シグマ変調装置では、係数ａ１〜ａｎは、係数ｂ１〜ｂｎとは独立して設定される。雑音除去の伝達関数は、上記式１９で表され、係数ａ１〜ａｎの値とは無関係である。すなわち、本発明に係るデルタ−シグマ変調装置では、入力１ビット信号に対する伝達関数の零点は、雑音除去の伝達関数の極及び零点とは独立して設定される。
【００４７】
例えば次数が３（ｎ＝３）のとき、入力１ビット信号に対する伝達関数の係数ａ１〜ａｎは、全て１に設定され、これにより定義される零点は、等しいが、雑音除去の伝達関数の零点とは逆の極性を有する。この結果、入力１ビット信号に対して、雑音成分を除去するハイパスフィルタ特性とカットオフ周波数が等しく相補的なローパスフィルタ特性を得ることができる。
【００４８】
したがって、本発明に係るデルタ−シグマ変調装置では、デルタ−シグマ変調装置で発生する量子化雑音の除去と、入力１ビット信号に含まれる雑音成分の低減とを、デルタ−シグマ変調装置の次数を高くすることなく、行うことができる。ところで、従来の技術で説明した、例えば３次のデルタ−シグマ変調装置は、入力１ビット信号に対して平坦な周波数特性を有し、必要な量子化雑音除去特性を有する。そこで、入力１ビット信号の雑音成分を除去するために必要とされるローパスフィルタリングは、例えば２次の等化器を追加して行うことができるが、次数が全体で５次となってしまう。このように従来のデルタ−シグマ変調装置では、入力１ビット信号の雑音成分を除去するためには、ローパスフィルタが必要とされ、不必要に次数が高くなり、本発明に係るデルタ−シグマ変調装置に比して、満足できるものではなかった。
【００４９】
本発明に係るデルタ−シグマ変調装置では、例えば次数を３以上（ｎ≧３）とすると、係数ａ１〜ａｎの一部は、入力１ビット信号に対してローパスフィルタ特性を与えるとともに、量子化雑音に対する伝達関数が量子化雑音を除去するようなハイパス特性を与え、係数ａ１〜ａｎの残りは、入力１ビット信号に対して所定の等化特性を与える。例えば次数が５（ｎ＝５）とすると、値が１であるａ１〜ａ３がローパスフィルタ特性を与え、値が１でない係数ａ４，ａ５が等化特性を与える。これに対して、従来のデルタ−シグマ変調装置では、等化特性を有するようにするには、次数を７（ｎ＝７）とする必要がある。デルタ−シグマ変調装置の次数を高くすると、信号処理のために遅延が増え、回路安定度が低下する虞がある。
【００５０】
とことで、従来のデルタ−シグマ変調装置でも、１ビット信号の雑音を、デルタ−シグマ変調装置に入力される前にローパスフィルタを用いて、低減することができる。しかしながら、このようなローパスフィルタは、ｐビットの信号をデルタ−シグマ変調装置に供給するので、デルタ−シグマ変調装置をｐビットの乗算器で構成しなければならず、１ビットのデルタ−シグマ変調装置の重要な利点を失うことになる。
【００５１】
本発明に係るデルタ−シグマ変調装置は、デルタ−シグマアナログ／ディジタル変換器によって生成された信号成分と雑音成分を含む１ビット信号が入力され、フィルタとして機能するｎ（≧２）次のデルタ−シグマ変調装置において、ｐ（＞１）ビット信号を１ビット信号に再量子化して、このデルタ−シグマ変調装置の出力信号として出力する量子化手段と、入力１ビット信号とＰビットの係数の積と、出力信号とＰビットの係数の積との加算値の積分値を求める第１段目の混合手段と、入力１ビット信号とＰビットの係数の積と、出力信号とＰビットの係数の積と、前段の混合手段からの積分値との加算値の積分値を求める中間段のｎ−１個の混合手段と、入力１ビット信号とＰビットの係数の積と、前段の混合手段からの積分値との加算値を求めて、量子化手段で再量子化されるｐビット信号を生成する最終段の混合手段とを備える。
【００５２】
このデルタ−シグマ変調装置の入力１ビット信号に対する伝達関数は、下記式２２で表される。
【００５３】
【数１５】
0003845505.tif 000008
【００５４】
ｍ＜ｎであり、式２２におけるＡ(ｚ)／Ｂ（ｚ）は、入力１ビット信号に対してローパスフィルタ特性を与えるために、ｚ−１＝−１の点にｍ個の零点を有する下記式２３で表される。
【００５５】
【数１６】
0003845505.tif 000009
【００５６】
式２２におけるＣ(ｚ)／Ｄ（ｚ）は、入力１ビット信号に対する所定の等化特性を与えるために、ｚ−１＝−１の点には零点を有さない下記２４で表される。
【００５７】
【数１７】
0003845505.tif 000010
【００５８】
このデルタ−シグマ変調装置で発生する量子化雑音に対する雑音除去の伝達関数は、ｚ−１＝１の点にｎ個の零点を有する下記式２５で表される。
【００５９】
【数１８】
0003845505.tif 000011
【００６０】
ここで、これらの式２３，２４，２５は、次数が２（ｎ＝２）、ｍが１のときは、下記式２６，２７，２８のようになる。
【００６１】
【数１９】
0003845505.tif 000012
【００６２】
【数２０】
0003845505.tif 000013
【００６３】
【数２１】
0003845505.tif 000014
【００６４】
本発明に係るデルタ−シグマ変調装置は、デルタ−シグマアナログ／ディジタル変換器によって生成された信号成分と雑音成分を含む１ビット信号が入力され、フィルタとして機能するｎ（≧２）次のデルタ−シグマ変調装置において、ｐ（＞１）ビット信号を１ビット信号に再量子化して、このデルタ−シグマ変調装置の出力信号として出力する量子化手段と、入力１ビット信号とＰビットの係数の積と、出力信号とＰビットの係数の積との加算値の積分値を求める第１段目の混合手段と、入力１ビット信号とＰビットの係数の積と、出力信号とＰビットの係数の積と、前段の混合手段からの積分値との加算値の積分値を求める中間段のｎ−１個の混合手段と、入力１ビット信号とＰビットの係数の積と、前段の混合手段からの積分値との加算値を求めて、量子化手段で再量子化されるｐビット信号を生成する最終段の混合手段とを備える。
【００６５】
このデルタ−シグマ変調装置の入力１ビット信号に対する伝達関数は、下記式２９で表される。
【００６６】
【数２２】
0003845505.tif 000015
【００６７】
量子化手段で発生する量子化雑音に対する伝達関数は、量子化雑音を除去するハイパスフィルタ特性を与えるために、ｚ−１＝１の点にｎ個の零点を有する下記式３０で表される。
【００６８】
【数２３】
0003845505.tif 000016
【００６９】
入力１ビット信号に対する伝達関数における係数ａ１〜ａｎの一部は、入力１ビット信号に対してローパスフィルタ特性を与えるために、零点をｚ−１＝−１の点に設けるように１であり、係数ａ１〜ａｎの残りは、入力１ビット信号に対して所定の等化特性を与えるために、ｚ−１＝−１の点には零点を有さないように１でない。
【００７０】
【発明の実施の形態】
以下、本発明に係るデルタ−シグマ変調装置について、図面を参照しながら説明する。
【００７１】
例えば３次のデルタ−シグマ変調器（以下、ＤＳＭという。）は、図１に示すように、３つの混合部と、最終部とを備える。このＤＳＭは、入力端子１１を介して１ビットの音声信号が供給され、出力端子１７を介して信号処理が施された１ビット信号を出力する。
【００７２】
出力端子１７を介して出力される信号は、最終部の量子化器１５よって生成された信号である。量子化器１５は、例えば閾値が０の比較器からなり、ｐビットの信号が供給され、正の信号を＋１（論理１）に量子化し、負の信号を−１（論理０）に量子化する。
【００７３】
第１段目の混合部は、入力端子１１に接続された第１の１ビット係数乗算器１２１と、出力端子１７に接続された第２の１ビット係数乗算器１６１と、１ビット係数乗算器１２１、１６１の各出力を加算する加算器１３１と、加算器１３１の出力を単位時間遅延するとともに、遅延した出力を加算器１３１に供給する遅延回路１４１とを備える。すなわち、この混合部は、加算器１３１と遅延回路１４１から構成される積分器を備えている。１ビット係数乗算器１２１、１６１は、１ビット信号にｐビットからなる係数ａ,Ａをそれぞれ乗算する。
【００７４】
中間段の各混合部は、同様に、入力端子１１に接続された第１の１ビット係数乗算器１２２，１２３と、出力端子１７に接続された第２の１ビット係数乗算器１６２，１６３と、加算器１３２，１３３と、遅延回路１４２，１４３とを備える。すなわち、各混合部は、それぞれ加算器１３２，１３３と遅延回路１４２，１４３から構成される積分器を備えている。加算器１３２，１３３は、さらに、それぞれ前段の遅延回路１４１，１４２の出力、すなわち前段の積分値を１ビット係数乗算器の各出力に加算する。
【００７５】
最終段は、入力端子１１に接続された１ビット係数乗算器１２４と、１ビット係数乗算器１２４と遅延回路１４３の各出力を加算する加算器１３４とを備える。量子化器１５は、加算器１３４のｐビットからなる出力を１ビット信号に量子化し、出力端子１７を介して出力する。
【００７６】
ところで、加算器１３１〜１３３（以下、単に加算器１３という。）と遅延回路１４１〜１４３（以下、単に遅延回路１４という。）からそれぞれ構成される積分器は、例えば図２に示すように、他の加算器１８と遅延回路１４で構成するようにしてもよい。そして、遅延回路１４の出力を加算器１８にフィードバックして、１ビット係数乗算器の各出力を加算する加算器１３の出力を累積して、積分値を求めるようにする。一方、図１では、積分器における累積は、１ビット係数乗算器の各出力を加算する加算器１３によって実行される。したがって、１ビット係数乗算器用の加算器と積分器用の加算器を分離独立して設けるか否かは、本質的なことではない。
【００７７】
図１に示す構成では、係数ａ，ｂ，ｃ，ｄ，Ａ，Ｂ，Ｃは固定値であり、図２に示す積分器用の加算器を独立して設ける構成では、１ビット係数乗算器１２１〜１２４，１６１〜１６３の各出力を加算する加算器１３１〜１３４は、ルックアップテーブルで置換することができる。１ビット信号に例えば係数ａ，Ａを乗算すると、＋ａ，−ａ，＋Ａ，−Ａが得られるので、＋ａ，−ａ，＋Ａ，−Ａの可能な全ての組合せをルックアップテーブルに記憶しておき、１ビット信号をアドレスとして読み出すようにする。
【００７８】
係数ａ〜ｄ，Ａ〜Ｃは、上述した論文に記載されている方法により、定めることができる。
【００７９】
この実施例では、入力端子１１を介して供給される１ビット信号は音声信号成分であり、雑音成分は、量子化器１５における１ビット信号への量子化の過程で発生される。雑音成分は、ＤＳＭの、特にＤＳＭを縦続接続したときの回路安定度を少なくとも低下させる。さらに、ＤＳＭを縦続接続することにより、１ビット信号に含まれる雑音は、明らかに増加する。したがって、雑音成分を低減することが望ましい。
【００８０】
この実施例におけるフィルタ特性を、図３に示す。実線２０は、ＤＳＭの量子化器１５で発生する量子化雑音に対する雑音除去特性を表す。前段のＤＳＭからの１ビット信号がＤＳＭに入力されるときは、雑音除去特性２０は、このＤＳＭに入力される１ビット信号の雑音成分を表している。なお、実線２１は、音声信号成分に対する実際のフィルタ特性を表す。
【００８１】
例えば図４に示すように、本発明を適用した３つのＤＳＭ２５，２６，２７を縦続接続したとき、１つのＤＳＭに入力される１ビット信号は、雑音除去特性２０によって低域の雑音が除去された音声信号成分と、雑音除去特性２０によって表される雑音成分とを含んでいる。ＤＳＭは、音声信号成分及び雑音成分に対して、入力音声信号の雑音を低減させるローパスフィルタ特性２１を有するフィルタとして機能する。ＤＳＭは、新たな量子化雑音を発生し、その出力は、再び雑音除去特性２０によって低域の雑音が除去された音声信号成分と、雑音除去特性２０によって表される雑音成分とを含んでいる。
【００８２】
しかしながら、ＤＳＭを縦続接続したとき、縦続接続されたＤＳＭで生じる雑音の総量を、本発明を適用しないときよりも、本発明を適用したときの方が低減することができる。
【００８３】
図１に示す実施例において、入出力される１ビット信号をそれぞれＡ(ｚ)、Ｂ(ｚ)とすると、雑音成分を含んだ入力１ビット信号に対する伝達関数Ａ(ｚ)／Ｂ(ｚ)は、下記式３１で表される。
【００８４】
【数２４】
0003845505.tif 000017
【００８５】
ここで、伝達関数における係数ａ０は、ゲイン要素であり、係数ａ０，ａ１，ａ２，ａ３は、フィードフォワードの係数ａ〜ｄを定め、係数ｂ１，ｂ２，ｂ３は、フィードバックの係数Ａ〜Ｄを定める。ゲイン要素ａ０は、音声信号に対する伝達関数においてｚ−１＝−１の点に零点を設けることに起因した減衰量を補償するためのものである。
【００８６】
式３１において、分子は、音声信号に対する伝達関数の零点を定め、分母は、音声信号に対する極を定める。
【００８７】
量子化器１５は、音声信号に雑音を生じる。この実施例において、量子化器１５の入出力を、それぞれＱ(ｚ)、Ｙ(ｚ)とすると、雑音に対する伝達関数（以下、雑音除去の伝達関数という。）Ｙ(ｚ)／Ｑ(ｚ)は、下記式３２で表される。
【００８８】
【数２５】
0003845505.tif 000018
【００８９】
ここで、雑音除去の伝達関数における係数ｂ１〜ｂ３は、雑音に対するフィードバックの係数Ａ〜Ｃを定め、分子におけるｚの乗数−１は、積分器の遅延回路１４によって実行される。
【００９０】
したがって、この実施例では、音声信号に対する伝達関数（式３１）の極は、雑音除去の伝達関数（式３２）の極に等しく、また、音声信号に対する伝達関数の零点（ｚ−１＝−１）は、雑音除去の伝達関数の零点（ｚ−１＝１）と共役である。
【００９１】
図５は、音声信号に対する伝達関数及び雑音除去の伝達関数の極と零点を複素（Ｚ）平面にプロットした図である。この図５に示すように、音声信号に対する伝達関数の零点は、実軸上の−１の点にあり、実軸上の＋１の点にある雑音除去の伝達関数の零点と反対である。したがって、音声信号は、ＤＳＭで発生する雑音に対して適用される図３の雑音除去特性２０と通過帯域が相補的な関係にあるローパスフィルタ特性２１により、フィルタリングされる。
【００９２】
この実施例では、３次のＤＳＭを例として説明するが、本発明は、これに限定されるものでない。ＤＳＭは、１を含んで幾らの次数であってもよい。次数を高くすることにより、パターン雑音を低減することができるが、ＤＳＭでの遅延が増え、また、回路安定度が低下する虞がある。したがって、次数は、最少であることが望ましい。
【００９３】
図１及び図５の実施例では、ＤＳＭには、音声信号に対するローパスフィルタの機能だけが設けられている。しかしながら、本発明に係るＤＳＭに、図１及び図５に示すような量子化雑音を低減させるローパスフィルタの機能と、音声信号を等化する等化器の機能との２つの機能を具備させるようにしてもよい。
【００９４】
図６は、本発明を適用した５次のＤＳＭの具体的な構成を示すブロック図である。この本発明を適用したＤＳＭにおいて入力音声信号に対する伝達関数は、入出力される１ビット信号をそれぞれＸ(ｚ)，Ｙ(ｚ)とすると、Ｙ(ｚ)／Ｘ(ｚ)でである。
【００９５】
ここで、Ｙ(ｚ)／Ｘ(ｚ)は、下記式３３で表され、さらに、Ａ(ｚ)／Ｂ(ｚ)は、入力音声信号に対する所望のローパスフィルタ特性であり、下記式３４で表される。
【００９６】
【数２６】
0003845505.tif 000019
【００９７】
【数２７】
0003845505.tif 000020
【００９８】
また、Ｃ(ｚ)／Ｄ(ｚ)は、入力音声信号に対する所望の等化特性であり、下記式３５で表される。
【００９９】
【数２８】
0003845505.tif 000021
【０１００】
一方、雑音除去の伝達関数は、下記式３６で表される。
【０１０１】
【数２９】
0003845505.tif 000022
【０１０２】
この実施例においては、３次のローパスフィルタ特性と、２次の等化特性を実現しているが、これらの特性の次数は、他の次数であってもよい。
【０１０３】
ＤＳＭにおいて入力音声信号にローパスフィルタリングを施すことにより、音声信号の量子化雑音を低減することができ、複数のＤＳＭを、回路安定度を損なうことなく、例えば上述した図４に示すように縦続接続することができる。
【０１０４】
量子化器１５を、入力される１ビット信号に量子化雑音で代表されるランダム雑音を加算する加算器と見なした分析では、一般的には、従来の技術で述べた図１２に示すように、複素平面上において、音声信号に対するフィルタの極と、雑音除去フィルタの極を等しくする。
【０１０５】
しかしながら、本発明では、上述した図５に示すように、音声信号に対するフィルタの零点をｚ−１＝−１の点に置き、その極をｚ−１＝−１でない点に置く。したがって、音声信号に対しては、図３に示すように、カットオフ周波数が雑音除去フィルタと等しいローパスフィルタリングが施される。
【０１０６】
【発明の効果】
本発明に係るデルタ−シグマ変調装置は、信号成分と雑音成分を含む１ビット信号が入力されるｎ（≧１）次のデルタ−シグマ変調装置において、ｐ（＞１）ビット信号を１ビット信号に再量子化して、当該デルタ−シグマ変調装置の出力信号として出力する量子化手段と、入力１ビット信号と係数の積と、出力信号と係数の積との加算値の積分値を求める第１段目の混合手段と、入力１ビット信号と係数の積と、出力信号と係数の積と、前段の混合手段からの積分値との加算値の積分値を求める中間段のｎ−１個の混合手段と、入力１ビット信号と係数の積と、前段の混合手段からの積分値との加算値を求めて、量子化手段で再量子化されるｐビット信号を生成する最終段の混合手段とを備える。そして、当該デルタ−シグマ変調装置の入力１ビット信号に対する伝達関数は、下記式３７で表され、
【０１０７】
【数３０】
0003845505.tif 000023
【０１０８】
量子化手段で発生する量子化雑音に対する伝達関数は、下記式２で表され、
【０１０９】
【数３１】
0003845505.tif 000024
【０１１０】
これらの伝達関数における係数ａ１〜ａｎの少なくとも１つを１とし、係数ｂ１〜ｂｎを１でないとすることによって、音声信号に対するフィルタの零点をｚ−１＝−１の点に置き、その極をｚ−１＝−１でない点に置く。これにより、入力１ビット信号に対して、雑音成分を除去するハイパスフィルタ特性とカットオフ周波数が等しく相補的なローパスフィルタ特性を得ることができ、次数を高めることなく、入力１ビット信号に含まれる雑音を除去することができる。
【図面の簡単な説明】
【図１】  本発明を適用したデルタ−シグマ変調装置の具体的な構成を示すブロック図である。
【図２】  デルタ−シグマ変調装置を構成する積分器の他の具体的な構成を示すブロック図である。
【図３】  デルタ−シグマ変調装置の周波数特性を示す図である。
【図４】  デルタ−シグマ変調装置を縦続接続した構成を示すブロック図である。
【図５】  デルタ−シグマ変調装置の極と零点を示す図である。
【図６】  本発明を適用したデルタ−シグマ変調装置の他の具体的な構成を示すブロック図である。
【図７】  デルタ−シグマＡ／Ｄ変換器の構成を示すブロック図である。
【図８】  ３次のデルタ−シグマ変調器の構成を示すブロック図である。
【図９】  ３次のデルタ−シグマ変調器の周波数特性を示す図である。
【図１０】  雑音除去の伝達関数を導くための従来のデルタ−シグマ変調器の一部の構成を示すブロック図である。
【図１１】  デルタ−シグマ変調器の構成を示すブロック図である。
【図１２】  従来のデルタ−シグマ変調器の極と零点を示す図である。
【符号の説明】
１１  入力端子、１２１〜１２４，１６１〜１６３  １ビット係数乗算器、１３１〜１３４  加算器、１５  量子化器
【図１】
0003845505.tif 000033
【図２】
0003845505.tif 000034
【図３】
0003845505.tif 000035
【図４】
0003845505.tif 000036
【図５】
0003845505.tif 000037
【図６】
0003845505.tif 000038
【図７】
0003845505.tif 000039
【図８】
0003845505.tif 000040
【図９】
0003845505.tif 000041
【図１０】
0003845505.tif 000042
【図１１】
0003845505.tif 000043
【図１２】
0003845505.tif 000044