(57)【特許請求の範囲】
【請求項１】
積符号を用いてエラー訂正符号化されたデータを復号化するエラー訂正装置において、
内符号訂正を行なう内符号デコーダと、
上記内符号訂正が行なわれた後に外符号訂正を行なう外符号デコーダと、
上記内符号デコーダによるエラー訂正が行なわれたデータおよび上記外符号によるエラー訂正が行なわれたデータとを格納するメモリと
を有し、
同一種類の処理が基準クロックにより規定されるスロットに分解され、複数の上記同一種類の処理の上記スロットにより１シーケンスが構成され、該１シーケンスが１フレームまたは１フィールドの期間で所定回数だけ繰り返されてエラー訂正処理をなすようにされ、
上記外符号訂正の必要が無い場合、上記メモリに対するビデオデータの上記外符号訂正のためのデータ読み出しおよび書き込み処理を行う上記スロットを、上記メモリに対する上記内符号訂正後のデータ書き込み処理を行う上記スロットとして転用するようにした
ことを特徴とするエラー訂正装置。
【請求項２】
請求項１に記載のエラー訂正装置において、
上記同一種類の処理は、上記メモリに対する上記内符号訂正後のデータ書き込み処理，上記メモリに対するビデオデータの上記外符号訂正のためのデータの読み出しおよび書き込み処理，およびデータ出力のための上記メモリからのデータの読み出し処理であることを特徴とするエラー訂正装置。
【請求項３】
請求項２に記載のエラー訂正装置において、
上記同一種類の処理には、上記メモリからのオーディオデータの上記外符号訂正のためのデータの読み出し処理をさらに含むことを特徴とするエラー訂正装置。
【請求項４】
請求項１に記載のエラー訂正装置において、
１フレーム期間の最初のシーケンスが基準フレームパルスと同期して開始されることを特徴とするエラー訂正装置。
【請求項５】
請求項１に記載のエラー訂正装置において、
１シーケンス中での上記スロットの順番が固定的とされていることを特徴とするエラー訂正装置。
【請求項６】
請求項２に記載のエラー訂正装置において、
上記メモリに対する上記内符号訂正後のデータ書き込み処理の上記スロットと上記メモリに対するビデオデータの上記外符号訂正のためのデータの読み出しおよび書き込み処理の上記スロットとは、上記シーケンス中で隣接して配置されることを特徴とするエラー訂正装置。
【請求項７】
請求項２に記載のエラー訂正装置において、
上記内符号デコーダの前段にバッファをさらに有し、上記メモリに対する上記内符号訂正後のデータ書き込み処理の上記スロットにおいて、上記バッファからデータが出力されるように制御することを特徴とするエラー訂正装置。
【請求項８】
積符号を用いてエラー訂正符号化されたデータを復号化するエラー訂正装置を用いたディジタル信号再生装置において、
内符号訂正を行なう内符号デコーダと、
上記内符号訂正が行なわれた後に外符号訂正を行なう外符号デコーダと、
上記内符号デコーダによるエラー訂正が行なわれたデータおよび上記外符号によるエラー訂正が行なわれたデータとを格納するメモリと
を有し、
同一種類の処理が基準クロックにより規定されるスロットに分解され、複数の上記同一種類の処理の上記スロットにより１シーケンスが構成され、該１シーケンスが１フレームまたは１フィールドの期間で所定回数だけ繰り返されてエラー訂正処理をなすようにされ、上記外符号訂正の必要が無い場合、上記メモリに対するビデオデータの上記外符号訂正のためのデータ読み出しおよび書き込み処理を行う上記スロットを、上記メモリに対する上記内符号訂正後のデータ書き込み処理を行う上記スロットとして転用するようにしたエラー訂正装置を備えた
ことを特徴とするディジタル信号再生装置。
【請求項９】
積符号を用いてエラー訂正符号化されたデータを復号化するエラー訂正方法において、
内符号訂正を行なう内符号デコードのステップと、
上記内符号訂正が行なわれた後に外符号訂正を行なう外符号デコードのステップと、
上記内符号デコードのステップによるエラー訂正が行なわれたデータをメモリに格納するステップと、
上記外符号デコードのステップによるエラー訂正が行なわれたデータを上記メモリに格納するステップと
を有し、
同一種類の処理が基準クロックにより規定されるスロットに分解され、複数の上記同一種類の処理の上記スロットにより１シーケンスが構成され、該１シーケンスが１フレームまたは１フィールドの期間で所定回数だけ繰り返されてエラー訂正処理をなすようにされ、
上記外符号訂正の必要が無い場合、上記メモリに対するビデオデータの上記外符号訂正のためのデータ読み出しおよび書き込み処理を行う上記スロットを、上記メモリに対する上記内符号訂正後のデータ書き込み処理を行う上記スロットとして転用するようにした
ことを特徴とするエラー訂正方法。
【請求項１０】
積符号を用いてエラー訂正符号化されたデータを復号化するエラー訂正方法を用いたディジタル信号再生方法において、
内符号訂正を行なう内符号デコードのステップと、
上記内符号訂正が行なわれた後に外符号訂正を行なう外符号デコードのステップと、
上記内符号デコードのステップによるエラー訂正が行なわれたデータをメモリに格納するステップと、
上記外符号デコードのステップによるエラー訂正が行なわれたデータを上記メモリに格納するステップと
を有し、
同一種類の処理が基準クロックにより規定されるスロットに分解され、複数の上記同一種類の処理の上記スロットにより１シーケンスが構成され、該１シーケンスが１フレームまたは１フィールドの期間で所定回数だけ繰り返されてエラー訂正処理をなすようにされ、上記外符号訂正の必要が無い場合、上記メモリに対するビデオデータの上記外符号訂正のためのデータ読み出しおよび書き込み処理を行う上記スロットを、上記メモリに対する上記内符号訂正後のデータ書き込み処理を行う上記スロットとして転用するようにしたエラー訂正方法を用いた
ことを特徴とするディジタル信号再生方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、積符号を用いてエラー訂正符号化されたディジタルデータを、単一の外付けＲＡＭを用いて復号化するようにされたエラー訂正装置およびその方法、ならびに、ディジタル信号再生装置およびその方法に関する。
【０００２】
【従来の技術】
現在、ＤＶＣＲ（ディジタルビデオカセットレコーダ）などの、Ａ／Ｖ（オーディオ／ビデオ）信号をディジタル的に磁気テープなどの記録媒体に対して記録／再生する装置においては、エラー訂正のために積符号による符号化が多く用いられている。
【０００３】
この積符号による符号化においては、１シンボル（例えば１バイト）単位でマトリクス状に配列されたデータに対して、その列方向に対して例えばリードソロモン符号によってそれぞれ符号化がなされ、外符号パリティが生成される。そして、データおよび外符号パリティに対して、行方向に対して符号化がなされ、内符号パリティが生成される。このように、列方向に対して外符号パリティが生成され、行方向に対して内符号パリティが生成されることによって、積符号によるエラー訂正符号化が行われる。このとき、データの時系列の順序は、例えば行方向に一致している。
【０００４】
図１９は、この積符号による符号化を用いた、従来技術によるディジタル記録／再生装置の構成の一例を示す。例えばディジタルビデオデータが記録データとしてインターフェイス１００を介してＢＲＲ(Bit Rate Reduction)エンコーダ１０１に供給される。このＢＲＲエンコーダ１０１では、供給された記録データに対してデータ圧縮が施される。圧縮された記録データは、上述した積符号によるエラー訂正符号化を行うエラー訂正エンコーダ１０２に供給される。
【０００５】
このエラー訂正エンコーダ１０２は、ＲＡＭ（図示しない）と接続されており、供給された記録データは、このＲＡＭに書き込まれる。そして、供給されＲＡＭメモリに書き込まれたたこの記録データに対して、上述のように、外符号パリティおよび内符号パリティが生成され、積符号のエラー訂正符号化がなされる。符号化されたこの記録データは、上述の行方向に従ってＲＡＭから読み出され、記録のためのアンプなどを含む記録駆動部１０３に供給され、磁気ヘッド１０４によって磁気テープ１０５に記録される。
【０００６】
このときの記録は、例えば、磁気ヘッド１０４が回転ドラム上に設けられ、この磁気ヘッド１０４によって磁気テープ１０５に対して斜めにトラックを形成するような、ヘリカルスキャン方式で以て行われる。
【０００７】
磁気テープ１０５に記録されたデータが磁気ヘッド１０６によって読み出され、再生データとされる。この再生データは、イコライザ１０７を介して内符号デコーダ１０８に供給され、内符号によるエラー訂正（以下、「内符号訂正」と称する。同様に、外符号によるエラー訂正を、「外符号訂正」と称する）が行われる。すなわち、データの各行に対して配された内符号パリティに基づき、各行毎にエラー訂正が行われる。そして、エラー訂正結果として、エラーフラグが各行のシンボルに対して付される。これは、例えば、エラー数が符号の持つエラー訂正能力を上回り、エラーが訂正されずに残っている場合、エラーが存在することを示すために、その行の全シンボルに対してエラーフラグが付される。
【０００８】
内符号のエラー訂正がなされたこの再生データは、ＲＡＭ１０９に書き込まれる。この内符号デコーダ１０８は、ＲＡＭ１０９に対するアドレス制御を行うことができるもので、このＲＡＭ１０９に書き込まれる再生データは、内符号デコーダ１０８によってアドレス制御され、ＲＡＭ１０９におけるアドレス空間内に配置される。
【０００９】
このようにして、内符号デコーダ１０８において内符号訂正が行われると、このエラー訂正された再生データがＲＡＭ１０９から読み出される。このとき、デコーダ１０８によるアドレス制御によって、再生データは、ＲＡＭ１０９の積符号の列方向に向かって読み出される。したがって、このＲＡＭ１０９において、外符号の方向にデータの順序が読み替えられる。
【００１０】
こうして外符号方向に読み替えられた再生データは、外符号デコーダ１１０に供給され、外符号デコーダ１１０によって外符号訂正が行われる。すなわち、データの各列に対して配された外符号パリティに基づき、各列毎にエラー訂正が行われる。この外符号訂正の際には、外符号と共に、内符号デコーダ１０８における復号化の際に各シンボルに対して付されたエラーフラグも用いられる。
【００１１】
外符号デコーダ１１０においてエラー訂正されたこの再生データは、ＲＡＭ１１１に書き込まれる。この外符号デコーダ１１０は、ＲＡＭ１１１に対するアドレス制御を行うことができるもので、このＲＡＭ１１１に書き込まれる再生データは、外符号デコーダ１１０によってアドレス制御され、ＲＡＭ１０９におけるアドレス空間内に配置される。
【００１２】
そして、エラー訂正結果として、エラーフラグが各シンボルに対して付される。これは、例えば、エラー数が符号の持つエラー訂正能力を上回り、エラー訂正が行われなかった場合、エラーが存在することを示すために付される。
【００１３】
外符号デコーダ１１０において外符号訂正が行われると、このエラー訂正された再生データがＲＡＭ１１１から読み出される。このとき、デコーダ１１０によるアドレス制御によって、再生データは、ＲＡＭ１１１のアドレス空間における行方向に向かって読み出される。したがって、このＲＡＭ１１１において、ＲＡＭ１０９からの読み出しの際に読み替えられた読み出し方向が再び読み替えられ、最初の読み出し方向、すなわち、本来のデータ順に戻される。
【００１４】
このようにして、内符号および外符号訂正が行われたこの再生データは、ＢＲＲデコーダ１１２に供給される。このＢＲＲデコーダ１１２において、記録時にデータに施されたデータ圧縮が解かれる。圧縮を解かれたこの再生データは、インターフェイス１１３を介してディジタルビデオデータとして外部に出力される。
【００１５】
なお、外符号デコーダ１１０においてエラー訂正しきれずに、エラーフラグが付されたデータに関しては、この後、例えば補間などの手法を用いてエラー修整がなされる。
【００１６】
上述のようなディジタル記録／再生装置において、実際的には、記録側のＢＲＲエンコーダ１０１およびエラー訂正エンコーダ１０２は、それぞれ１つの集積回路で構成される。また、再生側において、内符号デコーダ１０８，外符号デコーダ１１０，およびＢＲＲデコーダ１１２がそれぞれ１つの集積回路で構成される。
【００１７】
【発明が解決しようとする課題】
上述のように、積符号によって符号化されたディジタルデータは、先ず内符号訂正が行われ、その結果に基づいて外符号訂正が行われることによって、復号化されると共に、内符号および外符号によるそれぞれのエラー訂正の際には、データの読み替えが行われる。そのため、上述したように、積符号の列方向に読み替えを行うためのＲＡＭ１０９および行方向に読み替えを行うためのＲＡＭ１１１がそれぞれ必要とされていた。
【００１８】
内符号デコーダ１０８および外符号デコーダ１１０は、それぞれ比較的小さな機能を有するだけである。これらデコーダ１０８および１１０をそれぞれ構成するＩＣでは、ビデオデータの読み出しレートと同じレートのシステムクロックを内部クロックとして使用していた。そのため、ＲＡＭ１０９および１１１の制御は、容易なものであった。
【００１９】
しかしながら、これらＲＡＭ１０９，１１１と内符号デコーダ１０８，外符号デコーダ１１０とをそれぞれ結線しなければいけないために、内符号デコーダ１０８および外符号デコーダ１１０それぞれの集積回路においてピン数が多くなってしまい、またそれに伴い消費電力も大きくなってしまうという問題点があった。さらに、独立した外付けＲＡＭがＲＡＭ１０９，１１１のように２つ必要となるために、コスト的にも不利になってしまうという問題点があった。
【００２０】
したがって、この発明の目的は、積符号の列方向および行方向に読み替えを行うために２つのＲＡＭが用いられていたことによる、無駄な電力消費、ピン数の増加、およびコストアップなどの問題が解消されたエラー訂正装置およびその方法、ならびに、ディジタル信号再生装置およびその方法を提供することにある。
【００２１】
【課題を解決するための手段】
この発明は、上述した課題を解決するために、積符号を用いてエラー訂正符号化されたデータを復号化するエラー訂正装置において、内符号訂正を行なう内符号デコーダと、内符号訂正が行なわれた後に外符号訂正を行なう外符号デコーダと、内符号デコーダによるエラー訂正が行なわれたデータおよび外符号によるエラー訂正が行なわれたデータとを格納するメモリとを有し、同一種類の処理が基準クロックにより規定されるスロットに分解され、複数の同一種類の処理のスロットにより１シーケンスが構成され、１シーケンスが１フレームまたは１フィールドの期間で所定回数だけ繰り返されてエラー訂正処理をなすようにされ、外符号訂正の必要が無い場合、メモリに対するビデオデータの外符号訂正のためのデータ読み出しおよび書き込み処理を行うスロットを、メモリに対する内符号訂正後のデータ書き込み処理を行うスロットとして転用するようにしたことを特徴とするエラー訂正装置である。
【００２２】
また、この発明は、上述した課題を解決するために、積符号を用いてエラー訂正符号化されたデータを復号化するエラー訂正装置を用いたディジタル信号再生装置において、内符号訂正を行なう内符号デコーダと、内符号訂正が行なわれた後に外符号訂正を行なう外符号デコーダと、内符号デコーダによるエラー訂正が行なわれたデータおよび外符号によるエラー訂正が行なわれたデータとを格納するメモリとを有し、同一種類の処理が基準クロックにより規定されるスロットに分解され、複数の同一種類の処理のスロットにより１シーケンスが構成され、１シーケンスが１フレームまたは１フィールドの期間で所定回数だけ繰り返されてエラー訂正処理をなすようにされ、外符号訂正の必要が無い場合、メモリに対するビデオデータの外符号訂正のためのデータ読み出しおよび書き込み処理を行うスロットを、メモリに対する内符号訂正後のデータ書き込み処理を行うスロットとして転用するようにしたエラー訂正装置を備えたことを特徴とするディジタル信号再生装置である。
【００２３】
また、この発明は、上述した課題を解決するために、積符号を用いてエラー訂正符号化されたデータを復号化するエラー訂正方法において、内符号訂正を行なう内符号デコードのステップと、内符号訂正が行なわれた後に外符号訂正を行なう外符号デコードのステップと、内符号デコードのステップによるエラー訂正が行なわれたデータをメモリに格納するステップと、外符号デコードのステップによるエラー訂正が行なわれたデータをメモリに格納するステップとを有し、同一種類の処理が基準クロックにより規定されるスロットに分解され、複数の同一種類の処理のスロットにより１シーケンスが構成され、１シーケンスが１フレームまたは１フィールドの期間で所定回数だけ繰り返されてエラー訂正処理をなすようにされ、外符号訂正の必要が無い場合、メモリに対するビデオデータの外符号訂正のためのデータ読み出しおよび書き込み処理を行うスロットを、メモリに対する内符号訂正後のデータ書き込み処理を行うスロットとして転用するようにしたことを特徴とするエラー訂正方法である。
【００２４】
また、この発明は、上述した課題を解決するために、積符号を用いてエラー訂正符号化されたデータを復号化するエラー訂正方法を用いたディジタル信号再生方法において、内符号訂正を行なう内符号デコードのステップと、内符号訂正が行なわれた後に外符号訂正を行なう外符号デコードのステップと、内符号デコードのステップによるエラー訂正が行なわれたデータをメモリに格納するステップと、外符号デコードのステップによるエラー訂正が行なわれたデータをメモリに格納するステップと
を有し、同一種類の処理が基準クロックにより規定されるスロットに分解され、複数の同一種類の処理のスロットにより１シーケンスが構成され、１シーケンスが１フレームまたは１フィールドの期間で所定回数だけ繰り返されてエラー訂正処理をなすようにされ、外符号訂正の必要が無い場合、メモリに対するビデオデータの外符号訂正のためのデータ読み出しおよび書き込み処理を行うスロットを、メモリに対する内符号訂正後のデータ書き込み処理を行うスロットとして転用するようにしたエラー訂正方法を用いたことを特徴とするディジタル信号再生方法である。
【００２５】
上述したように、この発明は、同種の処理の所定単位がスロットとされ、複数種のスロットが集められてシーケンスが構成され、１フレームまたは１フィールド内でシーケンスが繰り返すようにされているために、時分割処理が容易となると共に、各種処理毎に設計や検証を行なうことができる。
【００２６】
【発明の実施の形態】
以下、この発明の実施の一形態を、図面を参照しながら説明する。図１は、この発明が適用されたディジタルビデオ記録／再生装置の構成の一例を概略的に示す。この構成においては、積符号によって符号化されたデータの復号化を行なう内符号訂正を行う内符号デコーダおよび外符号訂正を行う外符号デコーダとが集積回路内に構成され、復号化の際のデータ読み替え用のＲＡＭを共用化する。この発明では、このとき、各種の処理を所定単位でまとめてスロットを構成し、各種のスロットを集めてシーケンスを構成し、１フレーム内でシーケンスを繰り返す。ＲＡＭに対するアクセスは、スロットに基づき時分割処理でなされる。
【００２７】
図１において、例えばビデオデータおよび４チャンネルのオーディオデータが含まれる記録データがインターフェイス１を介してＢＲＲエンコーダ２に供給される。このＢＲＲエンコーダ２では、供給された記録データに対してデータ圧縮が施される。この圧縮は、例えば、ＢＲＲエンコーダ２に供給されたデータがブロック化されＤＣＴ変換され、量子化され、可変長符号化されることによって行われる。このようにして圧縮された記録データは、エラー訂正エンコーダ３に供給される。
【００２８】
このエラー訂正エンコーダ３は、ＲＡＭ（図示しない）と接続されており、供給された記録データは、このＲＡＭに書き込まれる。そして、供給されＲＡＭメモリに書き込まれたこの記録データに対して、上述の従来技術において説明したように、外符号パリティおよび内符号パリティが生成され、積符号のエラー訂正符号化される。この、内符号および外符号の積符号が完結するデータの大きさを、エラー訂正ブロックと称する。
【００２９】
エラー訂正エンコーダからの符号化データは、上述の行方向に従ってＲＡＭから読み出され、記録のためのアンプなどを含む記録駆動部４に供給され、磁気ヘッド５によって磁気テープ６に記録される。この記録は、回転ドラム上に設けられた磁気ヘッド５によって磁気テープ６に対して斜めにトラックが形成される、ヘリカルスキャン方式で以て行われ、さらに、互いに異なる角度を有する１組の磁気ヘッドによって、隣接するトラックにおいてアジマスが異ならされ記録される、アジマス方式が用いられる。
【００３０】
この記録方式の一例として、回転ドラム上に４個の磁気ヘッド５が設けられ、各ヘッドに対応するチャンネルをＡ，Ｂ，Ｃ，Ｄとした場合、これら４個の磁気ヘッド４によってＡ，Ｂ，Ｃ，Ｄの順でトラックが形成される。また、これらのうち、ＡおよびＣ，ＢおよびＤがそれぞれアジマスが一致するトラックである。このとき、互いにアジマスの異なる、隣接した２トラック（ＡおよびＢチャンネル、並びにＣおよびＤチャンネル）を１組としてセグメントが構成される。また、４チャンネルあるオーディオデータは、例えば、トラックに対して中央部に、ビデオデータに挟まれるように配される。
【００３１】
磁気テープ６に記録されたデータが磁気ヘッド７によって、上述した、記録データが記録された順序に従って読み出され、再生データとされる。この読み出された再生データは、イコライザ８を介してシリアルデータとされ、内符号／外符号デコーダ９に供給される。この内符号／外符号デコーダ９は、内符号デコーダおよび外符号デコーダが１つの集積回路として構成されたもので、接続されたＲＡＭ１０に対するアドレス制御を行うことができる。
【００３２】
内符号／外符号デコーダ９に供給された再生データは、内符号訂正を施され、アドレス制御されＲＡＭ１０に書き込まれる。こうして、１エラー訂正ブロック分のデータがＲＡＭ１０にたまると、外符号訂正を行うために、外符号方向にデータが読み出され、内符号／外符号デコーダ９に供給される。供給されたこのデータは、外符号訂正を施され、再びＲＡＭ１０に書き込まれる。このようにして１エラー訂正ブロック分のエラー訂正が終了すると、内符号／外符号デコーダ９の制御によってＲＡＭ１０からデータが内符号方向（元のデータの順序）に読み出され、出力される。このとき、エラーが符号の持つエラー訂正能力を超えて存在したときには、データに対して所定の位置にエラーフラグが付され出力される。
【００３３】
このＲＡＭ１０におけるこれら内符号および外符号訂正時のデータ入出力の際には、Ａ／Ｖデータにおけるビデオデータおよびオーディオデータのそれぞれにおける処理単位の違いがあり、また、１つのＲＡＭで外符号訂正のためおよびエラー訂正後の出力のためのデータの読み替えが生じるため、ＲＡＭ１０に対するデータの書き込みおよび読み出しのタイミングが交錯する。そのため、このＲＡＭ１０に対するデータの書き込みおよび読み出しのタイミングの制御は、内符号／外符号デコーダ９の制御により時分割で行われる。この制御の詳細については、後述する。
【００３４】
この内符号／外符号デコーダ９から出力された再生データは、ＢＲＲデコーダ１１に供給される。このＢＲＲデコーダ１１において、記録時にデータに施されたデータ圧縮が解かれる。例えば、ＢＲＲデコーダ１１に供給されたデータが可変長復号化され逆量子化され、逆ＤＣＴ変換され逆ブロック変換されることによって圧縮が解かれる。このようにして圧縮を解かれたこの再生データは、インターフェイス１２を介してディジタルビデオデータとして外部に出力される。
【００３５】
なお、内符号／外符号デコーダ９においてエラー訂正しきれずに、エラーフラグが付されたデータに関しては、この後、例えば補間などの手法を用いてエラー修整がなされる。
【００３６】
図２および図３は、上述のエラー訂正ブロックの構成の一例を概略的に示す。この例では、１フレームのデータが磁気テープ上に形成された１２トラックによって構成される。また、上述したように、互いにアジマスの異なる、隣接した２トラックを１組としてセグメントが構成されており、１フレームは、１２トラック＝６セグメントから成る。これらセグメントには、０〜５までセグメント番号が付けられる。
【００３７】
図２に示されるビデオデータの例においては、図２Ａの如くこの１２フレーム中の１トラックが図２Ｂに示される１エラー訂正ブロックを形成する。例えば２１７バイト×２２６バイトのデータ配列から成るビデオデータに対して、矢印ｂの方向に、各列のデータが例えば（２５０，２２６）リードソロモン符号によって符号化され、２４バイトの外符号パリティが生成される。さらに、これらビデオデータおよび外符号パリティに対して、矢印ａの方向に、各行のデータが例えば（２２９，２１７）リードソロモン符号によって符号化され、１２バイトの内符号パリティが生成される。また、各々のデータ行の先頭には、それぞれ２バイトの大きさを有するシンクデータおよびＩＤが配される。
【００３８】
図３は、オーディオデータにおけるエラー訂正ブロックの構成の一例を示す。図３Ａに示されるように、オーディオデータは、１フレーム分の１２トラックのうち６トラックで１エラー訂正ブロックを形成する。例えば２１７バイト×１２バイトのデータ配列から成るオーディオデータに対して、矢印ｂの方向に、例えば（２４，１２）リードソロモン符号によって符号化され、１２バイトの外符号パリティが生成される。さらに、これらビデオデータおよび外符号パリティに対して、矢印ａの方向に、例えば（２２９，２１７）リードソロモン符号によって符号化され、１２バイトの内符号パリティが生成される。また、それぞれのデータ行の先頭には、シンクデータおよびＩＤが配される。
【００３９】
図４は、これらエラー訂正ブロックにおける１シンクブロックの構成を、ビデオデータを例にとって概略的に示す。先頭の２バイトはシンクデータである。続く２バイトはＩＤであって、この１シンクブロックの１トラック内での番号（セグメント番号）やシンクブロック番号などが記される。このＩＤに２１７バイトのビデオデータ（または外符号パリティ）および内符号パリティが続く。磁気テープに対する記録データは、このシンクブロックが連続したものである。
【００４０】
次に図５を用いて、内符号／外符号デコーダ９のより詳細な構成を説明する。図５において、６０は、内符号／外符号デコーダ９のＩＣ回路の部分を示す。このＥＣＣデコーダＩＣ６０は、内符号エラー訂正機能、外符号エラー訂正機能、オーディオ信号処理機能、エラーカウント機能、補助データ読出し機能を基本的に有している。また、実際にはＥＣＣデコーダＩＣ６０は、２個が１組として用いられ、１個のＥＣＣデコーダＩＣ６０には、再生データのうち片アジマスのデータが入力される。
【００４１】
このＥＣＣデコーダＩＣ６０に対して、９４Ｍｂｐｓの記録レートで再生されるシリアルデータと、それから生成したクロックがパラレルで入力され、Ｓ／Ｐ変換器６１に入力され、シリアルからパラレルデータへ変換された８ビット幅のデータと、１／８分周されたクロックになる。
【００４２】
この段階のデータは、高速の１ビット幅のデータが単純に１１Ｍｂｐｓレートの８ビット幅に低速化されただけなので、バイト単位およびシンクブロック単位の切れ目が適当であり、同期検出回路６２の同期検出機能によって、それらが正規のデータ列に変換される。バイトの切れ目は、同期検出回路６２の出力端子のビットアサインに規定され、また、シンクブロックの切れ目は、同期検出回路６２で追加されるストローブパルスＳＴＢで規定される。次にレート変換器６３によって、システムクロック４６ＭHzに乗せ替えられる。
【００４３】
なお、ＥＣＣデコーダＩＣ６０は、８ヘッドシステムに対応するため、メイン系とサブ系との２系統の入力を有する。以上は、メイン系を通った入力に対する回路であるが、サブ系の入力に対しても同様の構成が設けられている。サブ系の再生データを処理するために、メイン系と同様にＳ／Ｐ変換器６５、同期検出回路６６、レート変換器６７が設けられている。これらの回路が出力するデータパケットは、混合器６８のＯＲ回路で１系統に混合される。もともと１１Ｍｂｐｓのレートで来た信号が４６Ｍｂｐｓのレートに変換される。従って、各パケット間に隙間が空くので、サブ系とメイン系のデータの混合が可能である。但し、無造作に混合処理を行うと、両方の系のデータが衝突するため、二つのレート変換器６３，６７は互いにビジーを参照に調歩していて、相手の出力中は出力を留めるようにしている。このとき同時に、パケットの出所が判別できるように、サブ／メインという１ビットのフラグをパケット中に埋め込む。
【００４４】
レート変換器６３，６７は、この調歩や、再生ＲＦ信号に含まれる例えば磁気テープ６の走行速度や回転ドラムの回転速度のジッタの吸収などを行なうために、バッファとしてそれぞれ内部に小規模のＲＡＭを有する。このバッファは、後段に接続される内符号デコーダ６９によって、出力が制御される。
【００４５】
入力されるスイッチングパルスＳＷＰは、内部回路の遅延時間分、タイミング生成器６４にて遅延され、また、テープ走行方向を示す情報等が同様に遅延され、レート変換器６３，６７にてパケットに埋め込まれる。レート変換器６３，６７は、ヘッド切替えのタイミングで初期化され、ストローブパルスＳＴＢでカウントされるカウンタを有し、このカウンタによって、フォーマット的にデータ無記録区間（以下ギャップと称する）であるか否かを判別し、その情報もパケットに折り込む。
【００４６】
混合器６８から出力されたパケットは、内符号デコーダ６９によって内符号訂正される。内符号デコーダ６９からのデータには、例えば訂正不能か否か、何バイト訂正したかといったエラー訂正情報がパケット上にも埋め込まれて、ＩＤ再現回路７１に入力される。内符号デコーダ６９で内符号訂正不能だった場合、ＩＤを信用できない。しかしながら、後述するメモリコントローラ７４では、そのＩＤを参考にして外符号訂正の系列や順番を決めるので、ＩＤを再現する必要がある。前後の訂正不能でないパケットのＩＤなどから予想して、訂正不能のパケットのＩＤを再現するのが、ＩＤ再現回路７１の機能である。このＩＤ再現回路７１は、後から来るパケットも参照するために、３個のパケットを格納できるＲＡＭを、メイン系とサブ系とでそれぞれに持っている。そのＲＡＭを流用して、１６ビット幅への変換、並びにビデオ外符号デコーダ７６との調歩を行っている。
【００４７】
なお、内符号デコーダ６９から得られるエラー訂正情報は、図示されないエラーモニタに入力される。エラーモニタで、エラー訂正情報とその他の情報とが併せてエンコードされ、メイン／サブそれぞれの信号に集約され、ＥＣＣデコーダＩＣ６０の外部に出力される。この出力をＤ／Ａ変換することで、エラー訂正の状態を観測することができる。
【００４８】
ＩＤ再現回路７１から出力されるデータは、デスクランブラ７２によって、デスクランブル処理などが加えられる。デスクランブラ７２から出力された本線データは、メモリコントローラ７４を介してＩＣに外付けのＳＤＲＡＭ（Synchronous Dynamic Random Access Memory) ７５に蓄えられていく。
【００４９】
この際、メモリコントローラ７４は、デスクランブラ７２から来るデータのタイミングコントロールおよびＳＤＲＡＭ７５へのセグメント別にビデオデータ、オーディオデータに分けて書込むためのアドレスコントロールを行う。
【００５０】
メイン系のビデオデータが１エラー訂正符号ブロック（１トラック分）溜まったところで、ビデオ外符号デコーダ７６による外符号訂正処理を行うために、ＳＤＲＡＭ７５に対して読出しコントロールを行い、外符号方向にデータを読み込み、ビデオ外符号デコーダ７６へデータを送る。メモリコントローラ７４は、外符号の処理が終わったデータから再びＳＤＲＡＭ７５に戻すための書き込みを行う。
【００５１】
１トラック分の外符号の復号処理が終わったデータに対して、メモリコントローラ７４がメイン／サブデータの選択を行って、内符号方向に読出して、図示されないＩＤリナンバ回路を介して圧縮デコーダとのインターフェイスのためにＩＤを付け替えられ、端子７７から出力される。
【００５２】
一方、オーディオデータは、１フィールド分（オーディオデータの１つのエラー訂正符号化単位）がＳＤＲＡＭ７５に溜まると、オーディオ処理回路７８に供給される。オーディオ処理回路７８でオーディオ外符号訂正，デシャッフリング，エラー補間などの所定の処理がなされた後、シリアルデータに変換され、端子７９から出力される。
【００５３】
なお、上述したように、オーディオデータのエラー訂正ブロックは、６トラック分、１フィールドで完結する。このため、正／逆アジマスのトラックにわたってオーディオデータのエラー訂正ブロックが構成されることになる。このＥＣＣデコーダＩＣ６０は、片アジマスに対応している。そのため、オーディオデータの外符号訂正を行なうためには、もう片方のアジマスに対応しているＥＣＣデコーダＩＣ６０’（図示しない）に対して内符号訂正の終了したオーディオデータを送る必要がある。端子８２を介して、内符号訂正が終了したオーディオデータが他のＥＣＣデコーダＩＣ６０に対して送られる。
【００５４】
この端子８２は、双方向にデータのやり取りが可能なようにされ、所定の方法でモード設定を行なうことにより、端子８２に対して他のＥＣＣデコーダＩＣ６０から送られたオーディオデータを入力することができる。
【００５５】
以上説明した他に、システムコントロールのマイコン（以下、シスコンと称する）とのインターフェース８０が設けられ、シスコンによって各種設定をしたり、エラー情報を読み取ったりすることが可能とされている。さらに、図示しないが、ビデオデータ以外のビデオ補助データを抽出する回路と、オーディオデータ以外のオーディオ補助データを抽出する回路とが設けられ、抽出された補助データがインターフェース８０を介してシスコンへ送られる。さらに、エラー数を計数するエラーカウンタ７３も設けられている。
【００５６】
なお、シスコンとのデータのやりとりは、インターフェイス８０，タイミング生成回路６４，エラーカウンタ７３，メモリコントローラ７４，外符号デコーダ７６，オーディオ処理回路７８，インターフェイス８０の順に、所定のビット幅のバス８１を用いデータが流される。各部において、バス８１から必要なデータが取り出される。また、各部において、インターフェイス８０で読み出されるためのデータがバス８１に対して流される。
【００５７】
ＥＣＣデコーダＩＣ６０の内部では、データは、１シンクブロックが１パケットとして扱われる。図６は、この１パケットおけるデータ構成の例を示す。ここでは、データは、８ビットを１シンボルとして扱われる。ＩＤ０およびＩＤ１は、上述の図４に示した１シンクブロックのデータ構成におけるＩＤをより詳細に示したものである。すなわち、ＩＤ０は、シンクブロック番号を表し、ＩＤ１は、セグメント番号やビデオ／オーディオ識別情報などを表す。Ｄａｔａ０〜Ｄａｔａ２１６は、ビデオデータ，あるいはオーディオデータである。また、ＩＤ２以降のデータは、補助的なデータである。
【００５８】
図７は、ＳＤＲＡＭ７５に対して、１シンクブロック分の再生データが書き込まれる際のフォーマットの一例を示す。このＳＤＲＡＭ７５は、１６ビットのデータ幅を有しているため、上述の図６で示した８ビット幅のデータフォーマットがこのように１６ビットが１ワードとされ、ワード数も１１２ワードと半分にされる。
【００５９】
この再生データがＳＤＲＡＭ７５に書き込まれる際に、メモリコントローラ７４の制御によりデータのタイミングコントロールが行われる。また、再生データは、ＳＤＲＡＭ７５に対してセグメント別にビデオデータおよびオーディオデータとに分けられ書き込まれるが、このときのアドレス制御もメモリコントローラ７４によって行われる。
【００６０】
図８および図９は、このアドレス制御によるＳＤＲＡＭ７５におけるアドレス割り当ての一例を示す。図８は、ロー（列）アドレスの割り当てを示す。ビット８〜１０において、ビデオデータは、セグメント０〜５のセグメント別に分けられ、オーディオデータは、‘６’に固定とされる。このように、このビット８〜１０でビデオデータおよびオーディオデータがアドレス割り当てにおいてぶつからないようにされる。また、ビデオデータにおいて、ビット６，７は、テープの走行方向を示し、通常走行では‘０’、逆転走行では‘１’とされる。さらに、ビット０〜５は、シンクブロック番号をＢ７〜Ｂ０の８ビットで表した場合における、Ｂ７〜Ｂ２の６ビットが入れられる。
【００６１】
オーディオデータにおいては、ビット６，７は、‘０’に固定とされている。また、ビット４，５に対してこのフィールド０〜３が入れられる。また、ビット２，３は、４チャンネルあるオーディオチャンネル別に割り当てられる。ビット０，１には、シンクブロック番号の２，３ビット（Ｂ２，Ｂ３）が入れられる。
【００６２】
図９は、カラム（行）アドレスの割り当てを示す。このカラムアドレスの割り当ては、オーディオデータおよびビデオデータに共通である。このＳＤＲＡＭ７５は、バンクＡおよびバンクＢから成る２バンク構成とされており、データは、これらバンクＡおよびバンクＢとに割り当てられる。また、カラムにおいては、シンクブロック番号のビット０，１（Ｂ０，Ｂ１）が０，１，２，３の４つのシンクブロックのデータが混在するように割り当てられる。図中に記されるＳ０，Ｓ１，Ｓ２，Ｓ３は、これらシンクブロック番号のビット０，１（Ｂ０，Ｂ１）が０，１，２，３であるシンクブロックのデータをそれぞれ表している。
【００６３】
このカラムアドレスにおけるビット０，１によるシンクブロック割り当てと、上述のローアドレスにおけるシンクブロック番号の割り当てを組み合わせることで、全てのシンクブロックに対してアドレス割り当てを行うことができる。
【００６４】
バンクＡのカラムアドレス０〜３には、上述の図６に示されるＩＤ０およびＩＤ１が割り当てられる。また、カラムアドレス４〜２２３には、データ０〜１０９が割り当てられる。一方、バンクＢのカラムアドレス０〜２１９には、データ１１０〜２１５が割り当てられる。そして、バンクＢのカラムアドレス２２０〜２２３には、データ２１６およびＩＤ２が割り当てられる。
【００６５】
また、バンクＡのカラムアドレス２２４〜２５１およびバンクＢのカラムアドレス２２４〜２５１は、外符号訂正が行われた結果のエラーフラグが書き込まれる。このエラーフラグは、１データに対して１ビット割り当てられるので、１ワードでは１６データ分のエラーフラグを格納することができる。したがって、バンクＡのカラムアドレス２２４〜２５１にはデータ０〜１１１に対するエラーフラグが格納され、バンクＢのカラムアドレス２２４〜２５１には、データ１１２〜２１６に対するエラーフラグが格納される。
【００６６】
上述の図８および図９に示したＳＤＲＡＭ７５のローアドレスおよびカラムアドレスの割り当ては、データが内符号訂正を終えてこのＳＤＲＡＭ７５に対して書き込まれ、後述する外符号訂正が行われこのＳＤＲＡＭ７５からデータが読み出されるまで変わらない。
【００６７】
次に、メモリコントローラ７４によるＳＤＲＡＭ７５の制御について説明する。図１０は、通常速度再生時のＳＤＲＡＭ７５のアクセスの一例を示すタイムチャートである。図中、セグメント０〜５は、それぞれのセグメントに対して設けられたＳＤＲＡＭ７５における領域を示し、また、オーディオ０〜３は、それぞれのオーディオデータの１エラー訂正ブロックに対して設けられたＳＤＲＡＭ７５における領域を示す。
【００６８】
図１０Ａの、ＳＤＲＡＭ７５に対する、内符号訂正後のビデオデータ書き込み周期に対してセグメント０〜５のビデオデータが供給され書き込まれる。そして、書き込まれたこれらのデータに対して、ビデオ外符号デコーダ３１での、外符号訂正処理のための読み出しおよび書き込みが行われる。その後、図１０Ｂのビデオデータの読み出し周期に基づいてビデオデータの出力のための読み出しが行われる。図１０Ｄに示されるように、これらビデオデータのＳＤＲＡＭ７５に対する書き込みおよび読み出しは、各セグメント毎に行われる。また、オーディオデータは、図１０Ｃに示されるように、１フィールドを書き込みおよび読み出し周期とされる。そして、図１０Ｅに示されるように、各チャンネル毎にＳＤＲＡＭ７５対するデータの書き込みおよび読み出しが行われる。
【００６９】
このように、通常速度による再生においては、(1) 内符号訂正後のビデオデータ書き込み，(2) 外符号訂正処理のための読み出しおよび書き込み，(3) ビデオデータの出力のための読み出し，および(4) オーディオデータの書き込みおよび読み出しという複数種類の処理が並行的に行われる。これは、上述したように、このエラー訂正デコーダ９の内部のクロックレートがレート変換器６３（あるいは６７）によって４６．４ＭＨｚという十分に高いものに変換されているため、これら複数種類の処理を時分割で行うことが可能とされることで実現されるものである。
【００７０】
なお、これらの処理のうち、内符号訂正後のビデオデータ書き込みおよびビデオデータの出力のための読み出しは、そのタイミングが外部に依存する。その他の処理については、メモリコントローラ７４において制御される。
【００７１】
図１１は、このＳＤＲＡＭ７５におけるデータの書き込みおよび読み出しの時分割処理の一例を示す。図１１Ａは、内符号訂正後のビデオデータならびにオーディオデータの書き込み周期である。図１１Ｂは、ビデオデータおよびオーディオデータの処理を示す。３０フレーム／１秒である場合、１フレームは、４６．４ＭＨｚのクロックで１，５４６，８７２クロックに相当する。このクロックに対して、１００８クロック単位で上述の複数種類の処理の時分割処理が行われる。１００８クロックが処理の１シーケンスとされる。
【００７２】
この発明では、この１００８クロックが上述の複数種類の処理のそれぞれに必要なクロックに分割される。例えば、複数種類の処理のそれぞれがこの処理における一連の必要な処理単位に細かく分解される。この分解は、複数種類間での処理がそれぞれ略同等になるようになされると共に、必要な最大のクロック数で以てなされる。このクロック数をスロットと称する。時分割処理は、このスロットを単位としてなされる。
【００７３】
複数種類の処理のそれぞれについて、分割可能なクロック数が異なる。したがって、処理の種類によってスロットの大きさが異なる。例えば、図１１Ｃに示されるように、内符号および外符号訂正処理後のビデオデータ出力は、１５４クロックが１スロットとされる。オーディオ外符号デコーダ３２によるエラー訂正のためのオーディオデータ読み出しは、１６クロックが１スロットとされる。ビデオ外符号デコーダ３１によるエラー訂正のためのビデオデータの書き込みおよび読み出しは、２５６クロックが１スロットとされる。また、内符号訂正後のＳＤＲＡＭ７５に対するＡ／Ｖデータの書き込みは、５８２クロックが１スロットとされる。なお、これら処理の種類毎のスロットにおけるクロック数の決め方については、後述する。
【００７４】
全種類のスロットが集められて１シーケンスが構成される。このシーケンスを繰り返すことにより、各種処理を時分割で行なうことができる。図１１の例では、内符号および外符号訂正処理後のビデオデータ出力の１５４クロックを先頭として、オーディオ外符号訂正のためのデータ読み出しの１６クロック，ビデオデータ外符号訂正のための読み書きの２５６クロック，および内符号訂正後のデータ書き込みの５８２クロックの順にスロットを並べて、１シーケンスが構成される。スロットの順番は、固定的である。これら計１００８クロックを１シーケンスとして、これが繰り返される。
【００７５】
ここで、内符号および外符号訂正処理後のビデオデータ出力処理のスロットが先頭とされるのは、この処理が外部から与えられる基準フレームパルスによってタイミングが確定されるからである。繰り返されるシーケンスは、この基準フレームパルスによってリセットされ、フレーム先頭から開始される。すなわち、シーケンスは、基準フレームパルスと同期して開始される。
【００７６】
図１１Ｄは、それぞれの処理について、１フレーム当たりのスロット数の例を示す。内符号および外符号訂正処理後のビデオデータ出力には、１４００スロット／フレームが必要とされる。オーディオ外符号訂正のためのデータ読み出しには、１３００スロット／フレームが必要とされる。ビデオデータ外符号訂正のための読み書きは、１３５０スロット／フレームが必要とされる。そして、内符号訂正後のデータ書き込みには、１５３４スロット／フレームが必要とされる。
【００７７】
１フレームは、上述したように、１，５４６，８７２クロックからなる。すなわち、１シーケンスを１００８クロックとした場合、１フレームは、１５３４シーケンスを含むことができる。したがって、複数種類の処理のそれぞれに対して１５３４スロット／フレームが与えられることになり、全ての処理を完了することができる。
【００７８】
なお、シーケンスが繰り返されて各種処理が行なわれるため、１フレーム中で各種処理が使えるスロット数は等しくなる。したがって、各種処理において、それぞれ１フレーム内のスロット数が若干異なるので余りのスロットが生じる。この余りのスロットでは、何の処理も行なわれない。
【００７９】
次に、１スロットにおけるクロック数の決め方の一例を、より具体的な例を用いて説明する。理解を容易とするために、図１２に、上述の図２に示したビデオデータのエラー訂正ブロックにおけるデータ配列の一例について詳細に示す。データは、８ビットからなる１シンボルを単位として構成される。この図１２において、Ｓｘ−Ｄｙは、それぞれ１シンボルのデータを表す。互いに同じｘが同一の系列の内符号方向のデータであることを示し、互いに同じｙが同一の系列の外符号方向のデータであることを示す。すなわち、Ｓｘ−Ｄ０，Ｓｘ−Ｄ１，ＳｘＤ２，・・・，Ｓｘ−Ｄ２１６が同一の系列の内符号方向のデータである。同様に、Ｓ０−Ｄｙ，Ｓ１−Ｄｙ，Ｓ２−Ｄｙ，・・・，Ｓ２４９−Ｄｙが同一の系列の外符号方向のデータである。
【００８０】
なお、以下では、「同一の系列の内符号方向のデータ」を「内符号系列のデータ」と称し、「同一の系列の外符号方向のデータ」を「外符号系列のデータ」と称する。
【００８１】
ＳＤＲＡＭ７５でのアドレス割り当ては、カラム（行）アドレスおよびロー（列）アドレスとでマトリクス状になされる。図１３は、ＳＤＲＡＭ７５におけるアドレスアサインの一例を示す。すなわち、図１３は、これらカラムアドレスおよびローアドレスとから成るＳＤＲＡＭ７５のアドレス空間に対する、上述の図１２に示されるエラー訂正ブロックのデータ配置の一例を概略的に示す。
【００８２】
図１３Ａに概略的に示されるように、ＳＤＲＡＭ７５は、メモリ領域として、切り替えて使用されるバンクＡおよびバンクＢの２つの領域を有する。これらバンクＡおよびバンクＢのそれぞれにおいて、ビット’０’〜’５’で表される６ビットからなるローアドレスが設けられる。このＳＤＲＡＭ７５は、１６ビットのデータ幅を有し、この１６ビットを１ワードとして、ローアドレスのそれぞれに対して、２５６ワードからなるカラムアドレスが配される。
【００８３】
このＳＤＲＡＭ７５は、１度の指定で複数のカラムアドレスに対して連続的にアクセスして、書き込みあるいは読み出しを連続的に行う、所謂バーストライト／バーストリードを行うことができる。書き込みまたは読み出しで連続して出力または入力されるワード数をバースト長と称する。このバースト長は、例えば’１’，’２’，’４’，’８’，フルページといったように、各種設定可能である。この例では、バースト長は、’４’に設定される。
【００８４】
この例では、同一の内符号系列のデータがバースト長に対応する数毎に外符号系列の順番にそれぞれまとめられ、同一のローアドレスに対して配置される。それと共に、内符号系列のデータは、前半と後半とに分けられ、それぞれがローアドレス毎にバンクＡとバンクＢとに対して交互に配置される。したがって、内符号方向でのデータの書き込み／読み出しの際には、カラムに対してランダムにアクセスが行われる。また、外符号方向でのデータの書き込み／読み出しを行う際には、バースト長単位でバンクＡとＢとがインターリーブされアクセスがなされる。
【００８５】
１つのローアドレスに対して、内符号方向のデータが４系列分、バースト長に対応する数毎にまとめられて割り当てられる。すなわち、アドレス’０’から開始されるローアドレスにおいて、ローアドレス’０’に対してＳ０−Ｄｙ，Ｓ１−Ｄｙ，Ｓ２−Ｄｙ，およびＳ３−Ｄｙの４系列のデータが割り当てられる。ローアドレス’１’には、Ｓ４−Ｄｙ，Ｓ５−Ｄｙ，Ｓ６−Ｄｙ，およびＳ７−Ｄｙの４系列のデータが割り当てられる。同様に、ローアドレス’２’には、Ｓ８−Ｄｙ，Ｓ９−Ｄｙ，Ｓ１０−Ｄｙ，およびＳ１１−Ｄｙの４系列のデータが割り当てられる。以下同様にして、ローアドレス’６１’まで、４系列ずつデータが割り当てられる。
【００８６】
なお、内符号データは、上述の図２Ｂに示されるように、２５０シンクブロックからなり、内符号方向のデータ系列が系列Ｓ０〜系列Ｓ２４９まで２５０ある。そのため、このように１ローアドレスに対して、内符号方向のデータを４系列ずつ割り当てると、最後の２系列（Ｓ２４８−ＤｙおよびＳ２４９−Ｄｙ）が余る。そこで、ローアドレス’６２’には、これらＳ２４８−ＤｙおよびＳ２４９−Ｄｙが割り当てられると共に、余った２系列分がダミーデータで埋められる。
【００８７】
一方、カラムアドレスについては、内符号方向のデータが前半と後半（すなわち、前半のＳｘ−Ｄ０〜Ｓｘ−Ｄ１０９と、後半のＳｘ−Ｄ１１０〜Ｓｘ−２１６）とに分けられ、１ローアドレス毎に、これら前半と後半とがバンクＡおよびバンクＢとで入れ替えられ配置される。すなわち、ローアドレス’０’については、バンクＡでは内符号方向のデータ系列Ｓ０〜Ｓ３の前半が配置され、バンクＢでは後半が配置される。次のローアドレス’１’では、バンクＡとバンクＢとで配置が入れ替えられ、バンクＡにデータ系列Ｓ４〜Ｓ７の後半が配置され、バンクＢに前半が配置される。
【００８８】
図１３Ｂは、それぞれのローアドレスに対するデータの配置の一例を詳細に示す。ここでは、ローアドレス’０’〜’２’について示されている。１ワードすなわち１６ビットを有する１カラムアドレスで示される領域に対して、データの１データが８ビットからなるため、２シンボルが１組とされて配置される。便宜上、図１３Ｂにおける１カラムアドレスで示される領域の上側の８ビットを上カラム、下側の８ビットを下カラムとそれぞれ称する。外符号方向の系列Ｄｙにおいて、ｙが奇数であるデータが上カラムに配置され、ｙが偶数であるデータが下カラムに配置される。
【００８９】
内符号方向のデータ系列の前半が配置されるバンクの最初の４カラムアドレス（カラムアドレス’０’〜’３’）には、同一のローアドレスに配置されるデータの識別を行うためのＩＤが配置される。このＩＤに続けて、カラムアドレス’４’からデータが格納される。
【００９０】
上述したように、シンボルがバースト長単位でまとめられて配置される。このとき、外符号方向の系列（Ｄｙ）が同一で、内符号方向の系列（Ｓｘ）が連続するようにまとめられる。この例では、バースト長が４とされているため、上カラムおよび下カラムのそれぞれにおいて、４データがまとめられる。
【００９１】
ＩＤに続く４カラムアドレス（カラムアドレス’４’〜’７’）には、下カラムにはｘが０〜３でｙが０であるデータ、すなわち、データＳ０−Ｄ０，Ｓ１−Ｄ０，Ｓ２−Ｄ０，およびＳ３−Ｄ０が順に配置される。同カラムアドレスの上カラムにはｘが下カラムと同一の０〜３でｙが１であるデータ、すなわち、Ｓ０−Ｄ１，Ｓ１−Ｄ１，Ｓ２−Ｄ１，およびＳ３−Ｄ１が順に配置される。以下同様にして、４カラムアドレス毎に同一の外符号方向のデータ系列がまとめられ、メモリ空間内にデータが配置される。なお、バンクＡおよびＢのそれぞれの、カラムアドレス’２２４’以降には、ダミーデータが配置される。
【００９２】
ところで、ＳＤＲＡＭ７５の制御は、コマンドによってなされる。例えば、ＳＤＲＡＭ７５の所定のコマンド入力端子と、パラレルに１２ビットの入力端を有するアドレス入力端子とに対して供給された信号の組み合わせによって、ＳＤＲＡＭ７５に対する所定のコマンド入力がなされる。このコマンドは、メモリコントローラ７４によって生成され出力され、ＳＤＲＡＭ７５に対して供給される。
【００９３】
ＳＤＲＡＭ７５を制御する際には、コマンド入力の際に、この同期式メモリであるＳＤＲＡＭ７５が有する非同期特性に基づく幾つかの制約事項が存在する。ＳＤＲＡＭ７５に対する書き込みや、ＳＤＲＡＭ７５からの読み出しを効率良く制御する際には、この制約事項を十分考慮に入れる必要がある。以下に、このＳＤＲＡＭ７５の制御ならびに制約事項について、概略的な説明を行う。
【００９４】
ＳＤＲＡＭ７５を使用するに当たって、先ず、モードレジスタが設定される。このモードレジスタを設定することで、ＳＤＲＡＭ７５の動作モードが設定される。モードレジスタは、モードレジスタ設定コマンドによって設定される。モードレジスタによって、ＣＡＳレーテンシ，ラップタイプ，およびバースト長が設定される。このモードレジスタの設定後は、２０ｎｓ以上経過するまで次のコマンドの入力ができない。
【００９５】
ＣＡＳレーテンシは、これらのパラメータの中でも最も重要なもので、コマンド入力からデータリードまでのレーテンシ（クロック数）を設定する。すなわち、コマンドが入力されてから、このＣＡＳレーテンシだけ待ってデータリードが開始される。ＣＡＳレーテンシは、例えば’１’，’２’，または’３’から何れかの値が選択され設定される。この例では、ＣＡＳレーテンシを’２’に設定する。
【００９６】
ラップタイプは、バーストライト／バーストリードを行う際の、バーストデータのアドレスがインクリメントされる順序を指定する。シーケンシャルまたはインターリーブのうち何れかが選択できる。また、バースト長は、’１’，’２’，’４’，’８’，またはフルページのうち何れかが選択され設定される。この例では、バースト長を’４’に設定する。
【００９７】
ＳＤＲＡＭ７５において、アクティブコマンドにより、対象バンクの所定のローアドレスがアクティブとされ、書き込み／読み出しが可能な状態とされる。そして、このアクティブとされたバンクのローアドレスに対するデータライト／データリードコマンドが入力されると共に、データが入力され、対象バンクの対象ローアドレスに対するデータの書き込み／読み出しが行われる。データの書き込み／読み出し後には、プリチャージを行う必要がある。オートプリチャージ付きライト／リードコマンドを実行することによって、データの書き込み／読み出しがなされた後の所定期間後に、自動的にプリチャージを行うことができる。
【００９８】
ライトコマンド同士の間隔は、１クロック分である。すなわち、ライトコマンドは、１クロック毎に制限無しに入力することができる。同様に、リードコマンド同士の間隔は、１クロック分であって、リードコマンドも１クロック毎に制限無しに入力することができる。但し、読み出しの際には、ＣＡＳレーテンシが存在するため、リードコマンドが入力されてから実際にデータが出力されるまでには、ＣＡＳレーテンシ分だけ遅延が生ずる。ＣＡＳレーテンシが’２’と指定されたこの例では、リードコマンドが入力された２クロック分後に、データの出力がなされる。
【００９９】
また、これらライトコマンドおよびリードコマンドは、それぞれ別のライトコマンドあるいはリードコマンドでインタラプトが可能である。これにより、ライトあるいはリードを行うカラムアドレスを１クロック単位で指定することができる。
【０１００】
ＳＤＲＡＭ７５では、非同期特性に基づく制約事項として、これら各コマンド入力ならびに動作の間には、それぞれ所定の間隔が必要とされる。この制限事項の違反は、ＳＤＲＡＭ７５の誤動作を引き起こす。図１４は、この制約条件の一例を一覧して示す。最上段に示される数値は、ＳＤＲＡＭ７５の動作の最小間隔とされるサイクルである。ここでは、サイクルが１３ｎｓであるＳＤＲＡＭを２０ｎｓのクロックで動作させる例について説明する。
【０１０１】
リフレッシュコマンドから次のリフレッシュコマンドあるいはアクティブコマンドまでの間隔は、間隔ｔRCと称され、最小で、７クロック分に相当する１３０ｎｓが必要である。アクティブコマンドからプリチャージコマンドまでの間隔は、間隔ｔRAS と称され、最小で９１ｎｓが必要である。これは、５クロック分に相当する。逆に、プリチャージコマンドとアクティブコマンドまでの間隔は、間隔ｔRPと称され、３９ｎｓが必要とされる。これは、２クロック分に相当する。アクティブコマンドとデータリード／データライトコマンドまでの間隔は、間隔ｔRCD と称され、２クロック分に相当する３９ｎｓが必要とされる。一方のバンクをアクティブにした後に他方のバンクをアクティブにする際の各アクティブコマンド間の間隔は、間隔ｔRRD と称され、３９ｎｓ必要とされる。これは、２クロック分に相当する。
【０１０２】
データ入力とプリチャージコマンドとの間隔は、間隔ｔDPL と称される。データの書き込みをオートプリチャージ付きライトコマンドで以て行い、オートプリチャージを指定した場合の、最後のデータ入力と次のアクティブコマンドとの間隔は、間隔ｔDAL と称される。これら間隔ｔDPL および間隔ｔDAL は、ＣＡＳレーテンシによって左右される。間隔ｔDPL において、ＣＡＳレーテンシが３の場合、１クロック＋１３ｎｓが必要とされる。これは、２クロック分に相当する。ＣＡＳレーテンシが１または２では、共に、１クロック分に相当する１９．５ｎｓが必要とされる。また、間隔ｔDAL において、ＣＡＳレーテンシが３の場合、２クロック＋３９ｎｓが必要とされる。これは、４クロック分に相当する。ＣＡＳレーテンシが１または２では、１クロック＋３９ｎｓが必要とされる。これは、３クロック分に相当する。
【０１０３】
次に、このような制約事項を考慮した上での、ＳＤＲＡＭ７５に対するデータの書き込み／読み出し制御について、図１５および図１６、さらに上述の図１３を用いて説明する。
【０１０４】
先ず、内符号系列ついて説明する。この内符号系列の書き込み／読み出しでは、バンクＡから開始される系列とバンクＢから開始される系列とが存在する。これは、内符号方向の前半と後半とがバンクＡおよびバンクＢに対して、ローアドレス毎に交互に配置されているためである。図１５ＡがバンクＡから開始される内符号系列の書き込みを示し、図１５ＢがバンクＡから開始される読み出しを示す。同様に、図１５ＣがバンクＢから開始される内符号系列の書き込みを示し、図１５ＤがバンクＢから開始される読み出しを示す。また、図１５および後述する図１６の各図に共通して、上段がコントロールコマンドを示し、下段がデータを示す。
【０１０５】
図１５Ａにおいて、バンクＡの所定のローアドレスｘをアクティブにするために、アクティブコマンドＲＡｘが供給される。このコマンドＲＡｘによって、ｘ行目のローアドレスがアクティブとされる。上述の図１３に示されるように、最初のデータ（Ｓ０−Ｄ０）は、ローアドレス’０’，カラムアドレス’１’にで表されるアドレスに書き込まれる。そこで、ここでは、ｘを’０’として、ローアドレス’０’がアクティブにされる。このアクティブコマンドＲＡｘから間隔ｔRCD （すなわち２クロック分）経過後に、ライトコマンドが実行され、データの書き込みを行うためのカラムアドレスが指定される。
【０１０６】
上述したように、このＳＤＲＡＭ７５では、ライトコマンドの入力が１クロック毎に制限無く行える。これを利用し、カラムアドレスの指定を行う際にライトコマンドを１クロック毎に次々にインタラプトする。これにより、カラムアドレスがＣＡ０，ＣＡ１，ＣＡ２，・・・，ＣＡ５５というように、ワード単位で連続的に指定される。なお、アドレスＣＡ５５に続けて、空き領域であるカラムアドレスＣＡｄｕｍへの書き込みが指定され、ダミーデータが４ワード分書き込まれる。このダミーデータの書き込みは、バンクＡに続けてバンクＢへの書き込みがなされる際に、プリチャージが実行されるために指定される。
【０１０７】
バンクＡの最後のアドレスであるこのＣＡｄｕｍの指定の際に、オートプリチャージ付きライトコマンドで以てカラムアドレスＣＡｄｕｍの指定がなされる。ＣＡＳレーテンシが’２’とされたこの例では、コマンドＣＡｄｕｍが入力された１クロック後にプリチャージが自動的に開始される。
【０１０８】
各々のカラムアドレスは、同じ内符号系列同士が連続して、外符号系列がデータの順序に従い書き込まれるように指定される。すなわち、上述の図１３Ｂを参照し、ローアドレスに対してデータがバースト長単位で、外符号方向の系列（Ｄｙ）が同一で、内符号方向の系列（Ｓｘ）が連続するようにまとめられ配置されている。そこで、最初に指定されたカラムアドレスに対して、カラムアドレスをバースト長単位でインクリメントして順次指定する。例えばカラムアドレスＣＡ０の指定の際にカラムアドレス’４’を指定し、アドレスＣＡ１ではカラムアドレス’８’を指定する。
【０１０９】
このようにカラムアドレスの指定を行うことによって、Ｓｘ−Ｄ０，Ｓｘ−Ｄ１，Ｓｘ−Ｄ２，・・・，Ｓｘ−Ｄ１０８，Ｓｘ−Ｄ１０９というように、ローアドレスＲＡｘに対して連続的にデータを書き込むことができる。
【０１１０】
カラムアドレスＣＡｄｕｍの指定がなされたら、２クロック分の間隔を置いて、同一のローアドレスで以て、バンクＢをアクティブにするアクティブコマンドＲＢｘが入力される。以下、バンクＡへの書き込みと同様の制御によってアドレス指定がなされ、データの書き込みがなされる。このローアドレスに対応する最終データの次には、カラムアドレスＣＢｄｕｍによって空き領域が指定され、ダミーデータが連続的に４ワード分書き込まれる。
【０１１１】
バンクＢまで書き込み終わったら、再びバンクＡから、開始のカラムアドレスが１つ隣に移され、同様の制御が行われる。例えば、上述ではカラムアドレス’４’を最初のアドレスとしたので、ここでは、隣のカラムアドレス’５’が最初のアドレスとされる。この制御は、バースト長分、すなわち４回繰り返される。これにより、例えば上述の図１３に示される、ローアドレス’０’へのデータの書き込みがすべて終了したことになる。
【０１１２】
バンクＡから開始される内符号系列の書き込みが終了すると、ローアドレスが１つインクリメントされ、図１５Ｃに示されるように、バンクＢから開始される内符号系列の書き込みがなされる。なお、このバンクＢから開始される内符号系列の書き込みは、アドレス指定がバンクＡとバンクＢとで入れ替わっているだけで、図１５ＡのバンクＡから開始される書き込みと同一の処理なので、説明を省略する。
【０１１３】
こうして、順次ローアドレスをインクリメントしながら、図１５Ａおよび図１５Ｃに示される制御を交互に行う。このような制御を行うことによって、内符号系列の順序に従い、データが上述の図１３Ａおよび図１３Ｂに示されるような配置に書き込まれる。ローアドレス’６２’への書き込みが終了した時点で、全てのデータの書き込みが終了される。
【０１１４】
内符号系列の読み出しも、書き込みと略同様な制御によって行われる。すなわち、図１５Ｂに示されるように、バンクＡの所定のローアドレスがアクティブコマンドＲＡｘによってアクティブにされ、間隔ｔRCD 経過後にリードコマンドが入力され、カラムアドレスが指定される。バースト長単位でデータの読み出しが行われ、バンクＡの読み出しが終了すると共に、プリチャージが実行される。そして、間隔ｔRP後にバンクＢがアクティブにされ、バンクＢからの読み出しが行われる。これをバースト長分繰り返した後、ローアドレスがインクリメントされ、図１５Ｄに示される、バンクＢからの内符号系列の読み出しが開始される。こうして、順次ローアドレスをインクリメントしながら図１５Ｂおよび図１５Ｄに示される制御を交互に行う。
【０１１５】
なお、読み出しの場合には、ＣＡＳレーテンシの存在によって、アクティブコマンドの入力に対してＣＡＳレーテンシ分遅延してデータが読み出される。図１５Ｂに示される例では、バンクＡの所定のローアドレスｘをアクティブにするためのアクティブコマンドＲＡｘが入力され、間隔ｔRCD すなわち２クロック後にリードコマンドが入力され、カラムアドレスＣＡ０が指定される。このカラムアドレスＣＡ０からのデータの読み出しは、ＣＡＳレーテンシ分、すなわち、ＣＡＳレーテンシが’２’に設定されているこの例では、リードコマンドによるカラムアドレスＣＡ０の指定よりも２クロック後に、データが読み出される。
【０１１６】
また、読み出しの際にも、バンクを切り替える際のプリチャージに対応してダミーの読み出しアドレスが指定される。読み出しの際には、書き込みと異なりダミーデータへのアクセスによってデータの破壊などが起きないため、バースト長より短い３カラムアドレス分のダミーデータが読み出される。
【０１１７】
読み出しの際の制御をこのように行うことで、図１３のように書き込まれたデータを、内符号方向に順次読み出すことができる。上述のように、内符号系列について、データの書き込み時にはダミーデータの書き込みに要した８クロック分、また、読み出し時には同じくダミーデータの読み出しに要した６クロック分しかクロックに無駄が生じず効率的である。
【０１１８】
次に、外符号系列について、図１６を参照しながら説明する。外符号系列の書き込み／読み出しについても、バンクＡから開始される系列とバンクＢから開始される系列とが存在する。バンクＡから開始される系列は、内符号系列の前半に対するもので、バンクＢから開始される系列は、後半に対するものである。図１６ＡがバンクＡから開始される内符号系列の書き込みを示し、図１６ＢがバンクＡから開始される読み出しを示す。同様に、図１６ＣがバンクＢから開始される内符号系列の書き込みを示し、図１６ＤがバンクＢから開始される読み出しを示す。
【０１１９】
上述の内符号方向では、図１３に示されるアドレス空間に対して横方向、すなわち、カラム方向にデータの書き込み／読み出しが行われていた。これに対して、この外符号系列では、アドレス空間に対して縦方向、すなわち、ロー方向にデータの書き込み／読み出しがなされる。ローアドレスをインクリメントすると共に、バンクＡとバンクＢとを交互に切り替えインターリーブしながらアドレスの指定を行うことで、同一の外符号系列毎に、内符号系列が連続されるようにデータの書き込み／読み出しを行うことができる。
【０１２０】
先ず、書き込みについて説明する。上述の図１３に示されるように、最初に書き込むデータ（Ｓ０−Ｄ０）は、バンクＡのローアドレス’０’，カラムアドレス’１’に配置される。そこで、図１６Ａに示されるように、書き込みはバンクＡから開始され、バンクＡのローアドレス’０’をアクティブにするために、アクティブコマンドＲＡ０が入力される。次に、カラムアドレスが指定される。このアクティブコマンドＲＡ０から間隔ｔRCD （すなわち２クロック分）経過後に、オートプリチャージ付きライトコマンドが入力され、データの書き込みを行うためのカラムアドレスＣＡｙが指定される。このライトコマンドによって、バースト長単位でデータの書き込みがなされる。また、このＳＤＲＡＭ７５では、１ワードが１６ビットとされているため、８ビットからなるシンボルが２シンボルずつ書き込まれる。
【０１２１】
例えばｙ＝１とされ、カラムアドレス’１’から’４’まで、同一カラムアドレスに書き込まれるデータの組、すなわち、データＳ０−Ｄ０とＳ０−Ｄ１，Ｓ１−Ｄ０とＳ１−Ｄ１，Ｓ２−Ｄ０とＳ２−Ｄ１，およびＳ３−Ｄ０とＳ３−Ｄ１とが連続的に書き込まれる。この書き込みが終了されると、自動的にプリチャージが開始される。
【０１２２】
次のデータが書き込まれるべきアドレスは、図１３に示されるように、バンクＢにおける１つ上のローアドレスである。そこで、バンクがバンクＡからバンクＢへと切り替えられる。バンクＡに対する書き込みが行われている間に、バンクＢのローアドレス’１’をアクティブにするためのアクティブコマンドＲＢ１が入力される。このアクティブコマンドＲＢ１は、上述の、カラムアドレスＣＡｙを指定するオートプリチャージ付きライトコマンドが入力されてから、２クロックの後に入力される。
【０１２３】
アクティブコマンドＲＢ１が入力されてから間隔ｔRCD （２クロック分）経過後に、オートプリチャージ付きライトコマンドが入力され、データの書き込みを行うためのカラムアドレスＣＢｙが指定される。ここでは、カラムアドレス’０’が指定される。そして、上述のバンクＡの場合と同様に、バースト長単位で内符号方向に連続して４データ×２（Ｓ４−Ｄ０とＳ４−Ｄ１，Ｓ５−Ｄ０とＳ５−Ｄ１，Ｓ６−Ｄ０とＳ６−Ｄ１，Ｓ７−Ｄ０とＳ７−Ｄ１）が書き込まれ、書き込まれた後に、プリチャージが自動的に実行される。
【０１２４】
また、このバンクＢに対して書き込みが行われている間に、バンクＡのアクティブコマンドＲＡ２が入力され、バンクＡの次のローアドレス’２’がアクティブにされる。このアクティブコマンドＲＡ２は、先にバンクＡに対してなされたデータ入力から（上述の例では、Ｓ３−Ｄ０の入力があったクロックから）間隔ｔDAL 、すなわち３クロック分の経過を待って入力される。そして、このアクティブコマンドＲＡ２から２クロック後に、オートプリチャージ付きライトコマンドが入力され、バンクＡのカラムアドレスＣＡｙが指定される。この例では、カラムアドレス’０’が指定される。
【０１２５】
以下、このように、ローアドレスをインクリメントすると共に、バンクＡとバンクＢとを交互に切り替えながらアドレスの指定が行われる。ローアドレス’６２’への書き込みまで、カラムアドレスは、固定的に指定される。なお、バースト長が４であるのに対して外符号方向のデータ数が２５０個であるため、最後尾の書き込み時に２データ分余りが生じる。ここには、ダミーデータが２データ分書き込まれる。
【０１２６】
ローアドレス’６２’への書き込みが終了したら、ローアドレスがアドレス’０’に戻され、カラムアドレスＣＡｙがインクリメントされ、次のカラムアドレスへの書き込みが開始される。これが繰り返され、ローアドレス’６２’およびカラムアドレス’２２３’とで指定されるアドレスに対して書き込みがなされると、内符号系列の前半の書き込みが全て終了する。すると、次に、内符号系列の後半の書き込みが開始される。この内符号系列の後半の書き込みは、バンクＢから開始される。
【０１２７】
このバンクＢから開始される書き込みも、上述のバンクＡから開始される書き込みと同様にして行われる。図１６Ｃに示されるように、バンクＢをアクティブにするためのアクティブコマンドＲＢ０が入力される。そして、このアクティブコマンドＲＢ０から間隔ｔRCD だけ待って、オートプリチャージ付きライトコマンドが入力され、カラムアドレスＣＢｙが指定される。バンクＢから開始される書き込みは、カラムアドレス’０’から開始されるので、ｙ＝０とされカラムアドレス’０’が指定される。そして、ローアドレスをインクリメントすると共に、バンクＢとバンクＡとを交互に切り替えながら、これらバンクＡおよびＢに対して、カラムアドレスが固定的にされてアドレスの指定が行われ、同一内符号系列のデータが外符号系列に連続して、バースト長単位で書き込まれる。
【０１２８】
外符号系列の読み出しは、書き込みと略同様な制御によって行われる。すなわち、バンクＡから開始される読み出しについては、図１６Ｂに示されるように、バンクＡのローアドレス’０’がアクティブコマンドＲＡ０によってアクティブとされ、間隔ｔRCD 経過後にオートプリチャージ付きリードコマンドが入力され、カラムアドレスＣＡｙが指定され、指定されたカラムアドレスＣＡｙからバースト長単位でデータが読み出される。また、このリードコマンドの２クロック後にアクティブコマンドＲＢ１が入力され、バンクＢがアクティブとされ、ローアドレスがインクリメントされる。このアクティブコマンドＲＢ１から間隔ｔRCD 経過後にオートプリチャージ付きリードコマンドが入力され、カラムアドレスＣＢｙが指定され、指定されたカラムアドレスＣＢｙからバースト長単位でデータが読み出される。
【０１２９】
このように、読み出しの際にも、ローアドレスをインクリメントすると共に、バンクＡとバンクＢとを交互に切り替えながら、これらバンクＡおよびＢとに対して、それぞれ対応するカラムアドレスが固定的に指定されてアドレスの指定が行われ、同一内符号系列のデータが外符号方向に連続して、バースト長単位で読み出される。そして、ローアドレス’６２’までの読み出しが終了されると、カラムアドレスがインクリメントされ、ローアドレス’０’から同様に読み出しが開始される。こうして、バンクＡから開始される読み出しが全て終了されると、次に、図１６Ｄに示される、バンクＢからの読み出しが開始される。バンクＢからの読み出しは、バンクＡから開始される読み出しと略同様な制御で以てなされる。
【０１３０】
なお、読み出しの際には、ＣＡＳレーテンシの制限を受け、リードコマンドが入力されてからＣＡＳレーテンシで指定されたクロックが経過してから読み出しが開始される。したがって、この例では、リードコマンドによってカラムアドレスＣＡｙが指定されてから２クロック後に、データの読み出しが開始される。
【０１３１】
また、オートプリチャージ付きライトコマンドによるオートプリチャージは、ＣＡＳレーテンシが２の場合、最後に出力されるバーストデータよりも１クロック前に開始される。例えば、図１６Ａの最初のオートプリチャージ付きライトコマンド（ＣＡｙ）によるオートプリチャージは、Ｓ２のデータ出力のタイミングで開始される。同一のバンクにおいて、プリジャージが開始されてからアクティブコマンドが入力されるまでは、間隔ｔRP（２クロック分）必要とされる。この２クロックの経過後に、次のアクティブコマンドＲＡ１が入力される。
【０１３２】
このように、この実施の一形態によれば、外符号系列について、データの書き込み時にはダミーデータの書き込みに要した２クロック分、また、読み出し時にも同じくダミーデータの読み出しに要した２クロック分しかクロックに無駄が生じず効率的である。
【０１３３】
以上に説明したように、この例では、内符号系列のデータの書き込みおよび読み出しは、共に１シンクブロック単位で行なった場合に最も効率が良いようにされ、その処理には、図１５に示されるように、１２２クロックが必要とされることが分かる。同様に、外符号系列のデータの書き込みおよび読み出しは、共に、図１２に示される外符号系列のデータ１列を単位として行なった場合に最も効率が良いようにされ、その処理には、図１６に示されるように、書き込みに２５４クロック，読み出しに２５６クロック必要とされることが分かる。書き込みと読み出しとで必要とされるクロック数が異なるのは、ＣＡＳレーテンシの制限により、リードコマンドが入力されてからＣＡＳレーテンシで指定されたクロックが経過してから読み出しが開始されるためである。
【０１３４】
内符号系列および外符号系列共に、これ以上に処理を分解すると、処理方法が異なってしまうため、ＳＤＲＡＭ７５におけるデータアクセスの効率が低下してしまう。したがって、各々の処理の分解はここまでとし、この分解結果に基づき１スロットのクロック数が決められる。
【０１３５】
上述の４種類の処理、すなわち、内符号および外符号訂正処理後のビデオデータ出力，ビデオデータ外符号訂正のための読み書き，内符号訂正後のデータ書き込み，およびオーディオ外符号訂正のためのデータ読み出しについて、それぞれ１スロットのクロック数を求める。この１スロットのクロック数は、１フレームに必要なスロット数が各種処理について略等しくなるように決められる。それにより、各種処理を簡単に行なうことができる。
【０１３６】
内符号および外符号訂正処理後のビデオデータ出力の処理では、ＳＤＲＡＭ７５から内符号系列方向にデータの読み出しがなされる。図１５に示されるように、内符号系列の読み出しは、１２２クロック必要とされる。このとき、ビデオデータと共に、エラーフラグが読み出される。このエラーフラグの読み出しには、３２クロックが必要とされる。したがって、この処理では、上述の図１１に示されるように、１２２クロック＋３２クロック＝１５４クロックが割り当てられ、これがこの処理における１スロットとされる。
【０１３７】
１フレームは、６セグメントからなり、１つのＥＣＣデコーダＩＣ６０では、１セグメント当たり１エラー訂正ブロックが処理される。１エラー訂正ブロックは、２２６シンクブロックからなる。したがって、１フレーム当たりのスロット数は、２２６シンクブロック／セグメント×６セグメント／フレーム＝１３５６シンクブロック／フレームとなる。上述したように、内符号系列の書き込み／読み出しでは１シンクブロックが１スロットとされているため、１３５６スロット／フレームとされる。実際には、他の細かい処理が加わるため、図１１に示されるように、１４００スロット／フレームが必要とされる。
【０１３８】
ビデオデータ外符号訂正のための読み書きの処理では、ＳＤＲＡＭ７５に対して外符号系列方向にアクセスがなされる。図１６で示されるように、外符号系列のアクセスでは、書き込み時には２５４クロック、読み出し時には２５６クロックが必要とされ、両者の必要クロック数が異なる。しかしながら、スロット長は固定にする必要があるため、クロックが長い方に合わせ、図１１に示されるように１スロットが２５６クロックとされる。
【０１３９】
上述の図１３で分かるように、ＳＤＲＡＭ７５のアドレスアサインにおいて、１ワードに２データが割り当てられる。そのため、図１６のチャートに従い外符号系列方向にビデオデータの書き込み／読み出しを行なうと、１スロット分の処理で外符号系列２本分の書き込み／読み出しが行なえることになる。また、図１２で分かるように、片アジマスでは、１セグメント当たり２１７の外符号系列が存在する。したがって、１フレーム当たりのスロット数は、２１７外符号系列／セグメント÷２データ／ワード×２（書き込み／読み出し）×６セグメント／フレーム＝１３０２外符号系列／フレームとなる。１外符号系列が１スロットであるので、１３０２スロット／フレームとされる。実際には、エラーフラグの処理などの細かい処理が加わるため、図１１に示されるように、１３５０スロット／フレームが必要とされる。
【０１４０】
同様に、オーディオ外符号訂正のためのデータ読み出しでは、この例では、図１１に示されるように、１スロットが１６クロックとされる。また、１３００スロット／１フレームが必要とされる。
【０１４１】
内符号訂正後のデータ書き込み処理では、ＳＤＲＡＭ７５に対して内符号系列方向にデータの書き込みがなされる。この処理には、図１５に示されるように、１２２クロックが必要とされる。
【０１４２】
ところで、この内符号訂正後のデータ書き込み処理は、磁気テープ６から再生された所定の処理が施されたデータに対して内符号訂正がなされ、この内符号訂正されたデータをＳＤＲＡＭ７５に書き込む処理である。したがって、テープの走行速度や回転ドラムの回転速度のジッタの影響を受ける。上述したように、このジッタを吸収するために、レート変換器６３，６７に設けられたバッファ（ＲＡＭ）によるバッファリング処理が行なわれる。このため、ＳＤＲＡＭ７５に対するデータの書き込みは、非同期的に行なわれることになる。すなわち、ＳＤＲＡＭ７５に対して何時データの書き込みが生じるか、特定できない。
【０１４３】
一方、ジッタを吸収するためのバッファリング処理では、例えばＳＤＲＡＭ７５に対して１２２クロック分のデータの書き込みが行なわれると、１シンクブロック分のデータがバッファから掃き出されることになる。このバッファは、考え得るジッタで、絶対に溢れないように制御される必要がある。そのために、例えばこの実施の一形態では、全体の１／２の割合で処理を行なうようにしている。以上の考えに基づき、内符号訂正後のデータ書き込みに必要なスロット数は、１２２クロックを１スロットとした場合、１５４６８７２クロック／フレーム÷１２２クロック／スロット×１／２（割合）＝６３４０スロット／フレームとされる。１フレームに付き６３４０スロットを割り当てることで、内符号訂正後のデータを漏れなくＳＤＲＡＭ７５に書き込むことができる。
【０１４４】
上述したように、この発明では、全種類のスロットが集められて構成される１シーケンスが繰り返される。そのため、このように、内符号訂正後の書き込み処理において１２２クロックを１スロットとしてしまうと、６３４０スロット／フレームが必要となり、結果的に、６３４０シーケンス／フレームが必要となる。ところが、他の処理は、高々１４００スロット／フレーム程度が必要となるだけなので、無駄なシーケンスが生じてしまう。
【０１４５】
そこで、この実施の一形態においては、内符号訂正後のデータ書き込み処理における１シンクブロック分のデータを、１フレーム当たりのスロット数が他の処理と略等しくなるように複数集め、１スロットとしている。この例では、４シンクブロックを一まとめにして１スロットとしている。すなわち、図１１に示されるように、内符号訂正後のデータ書き込み処理は、５８２クロック／スロットとされ、この１スロットに集中して処理がなされる。１フレームでは、１５３４スロット／フレームが必要とされる。
【０１４６】
なお、４シンクブロック分のデータを一まとめにする処理は、例えば上述のレート変換器６３，６７においてジッタ吸収用のバッファとして設けられたＲＡＭが３シンクブロック分の容量を有し、ジッタ吸収処理に伴って行なわれる。内符号デコーダ６９により、４シンクブロック分のデータが一まとめにして出力されるように、このバッファからの出力が制御される。
【０１４７】
このように各種処理に対してスロットを決めてやることで、図１１に示されるように、１シーケンスが１００８クロックとされる。４６．４ＭＨｚのシステムクロックを使用した場合、１５３４シーケンス／フレームとされ、全ての処理が完了できる。
【０１４８】
次に、この実施の一形態の変形例について説明する。この変形例は、高速再生時の場合の例である。高速再生は、磁気テープ６が高速に走行されることによってなされ、磁気ヘッド７は、トラックを斜めに横切りながらトレースすることになる。そのため、データの再生はシンクブロック単位では可能であるが、１トラック分のデータが再生できないため、１エラー訂正ブロックが構成されない。したがって、外符号訂正を行なう必要が無い。
【０１４９】
また、高速再生することにより、磁気テープ６に記録されたデータと磁気ヘッド７との相対速度が変化し、磁気テープ６から再生されるデータのレートが高くなる。そのため、高速再生時には、ＳＤＲＡＭ７５に対する内符号訂正後のデータ書き込み処理が増加する場合がある。図１７は、高速再生時のＳＤＲＡＭ７５のアクセスの一例を示すタイムチャートである。図１７Ａおよび図１７Ｂは、それぞれ内符号訂正後のデータ書き込み処理，ビデオデータ出力のための読み出し処理の周期を示す。この例のように、高速再生時には、１フレーム中に６セグメント以上のデータ書き込み処理が発生することがある。図１７Ｃの例では、７セグメントの書き込みが生じている。
【０１５０】
この変形例では、高速再生時に必要無い、ビデオデータ外符号訂正のための読み書きの処理のスロットが内符号訂正後のデータ書き込み処理に転用している。図１８は、この変形例による、高速再生時のＳＤＲＡＭのアクセスの一例を示すタイムチャートである。図１８Ａは、内符号訂正後のビデオデータならびにオーディオデータの書き込み周期である。図１８Ｂは、ビデオデータおよびオーディオデータの処理を示す。図１８Ｃに示されるように、通常速度再生時の内符号訂正後のデータ書き込み処理のスロット（２５６クロック）と、ビデオデータ外符号訂正のための読み書きの処理のスロット（５８２クロック）とを合成して、８３８クロック分の新しいスロットとしている。この新しいスロットが高速再生時の内符号訂正後のデータ書き込み処理のスロットとして使用される。クロック数が増加されたため、高速再生によって増加した処理を十分行なうことができる。
【０１５１】
この場合、内符号および外符号訂正処理後のビデオデータ出力の処理と、オーディオ外符号訂正のためのデータ読み出しとは、高速再生とは関係が無いため、図１８Ｂに示されるように、通常速度による再生時と全く同様に処理される。このように、この発明を用いることで、再生モードが変更されても、変更によって影響を受けるスロットだけを変更するだけで処理を対応させることができる。
【０１５２】
【発明の効果】
以上説明したように、この発明によれば、ＥＣＣデコーダＩＣに接続された１つのＳＤＲＡＭを時分割処理で用いて、内符号訂正後のデータ書き込み処理，ビデオデータ外符号訂正のための読み書き処理，オーディオ外符号訂正のためのデータ読み出し処理，内符号および外符号訂正後のビデオデータ出力の処理といった、複数種類の処理を行なっている。さらに、各々の種類の処理は、スロットとして明確に区切られている。そのため、各種処理別に、設計や検証を行なうことができる効果がある。
【０１５３】
また、１つのＳＤＲＡＭで複数種類の処理を時分割に行なう際に、互いの処理を非同期式に行なうと、各処理時間が互いに関係し合うので、全ての処理が必ず終了することを保証するためにはあらゆる場合を想定しなければならない。そのためのシミュレーションは、膨大なものとなり、保証は困難なものとなり、製品としての信頼性も低下する。そのため、設計が難しくなり回路規模も増大することになる。
【０１５４】
この発明では、各種処理がスロット単位で固定的になされるため、時分割処理を同期式で行なうことが可能とされる。そのため、各種処理についてそれぞれ与えられたスロット内で処理が確実に完了することを保証するだけで良いので、信頼性を保証するためのシミュレーションが簡単に済み、バグの危険性が減る。したがって、製品の信頼性が向上し、回路規模も縮小できるという効果がある。
【０１５５】
さらに、非同期式で処理を行なうと、各種処理がどこで行なわれているかが分からず、ＥＣＣデコーダＩＣが完成した後の検証が非常に困難になってしまう。この発明を用いることで、フレーム単位での完全同期およびシーケンス内での完全同期が実現されるため、各種処理が行なわれるタイミングが一定とされ、検証を非常に簡単に行なうことができる効果がある。
【０１５６】
さらにまた、例えば高速再生時には、回転ドラム（磁気ヘッド）と磁気テープとの相対速度が変化し、ＳＤＲＡＭに対する内符号訂正後のデータ書き込みが増加する場合がある。この発明の変形例によれば、高速再生時に必要無い、例えばビデオデータ外符号訂正のための読み書き処理のスロットを、内符号訂正後のデータ書き込み処理のスロットに転用するだけで、処理の増加に対応することができる効果がある。また、その際に、他の無関係な処理のスロットには、何の影響も与えず、それらの変更の必要もない。すなわち、スロットの転用だけで、簡単にビデオテープレコーダのモードによる処理の違いに対応することができる公Ａがある。
【図面の簡単な説明】
【図１】この発明が適用されたディジタルビデオ記録／再生装置の構成の一例を概略的に示すブロック図である。
【図２】エラー訂正ブロックの構成の一例を概略的に示す略線図である。
【図３】エラー訂正ブロックの構成の一例を概略的に示す略線図である。
【図４】エラー訂正ブロックにおける１シンクブロックの構成を示す略線図である。
【図５】ＥＣＣデコーダＩＣの構成の一例を示すブロック図である。
【図６】１パケットおけるデータ構成の一例を示す略線図である。
【図７】ＳＤＲＡＭに対して１シンクブロック分の再生データが書き込まれる際のフォーマットの一例を示す略線図である。
【図８】ＳＤＲＡＭにおけるローアドレスの割り当てを示す略線図である。
【図９】ＳＤＲＡＭにおけるカラムアドレスの割り当てを示す略線図である。
【図１０】通常速度再生時のＳＤＲＡＭのアクセスの一例を示すタイムチャートである。
【図１１】ＳＤＲＡＭにおけるデータの書き込みおよび読み出しの時分割処理の一例を示すタイムチャートである。
【図１２】ビデオデータのエラー訂正ブロックにおけるデータ配列の一例について詳細に示す略線図である。
【図１３】ＳＤＲＡＭにおけるアドレスアサインの一例を示す略線図である。
【図１４】ＳＤＲＡＭの制約条件の一例を一覧して示す略線図である。
【図１５】内符号系列の書き込み／読み出しを説明するためのタイミングチャートである。
【図１６】外符号系列の書き込み／読み出しを説明するためのタイミングチャートである。
【図１７】高速再生時のＳＤＲＡＭのアクセスの一例を示すタイムチャートである。
【図１８】スロットを転用することを説明するためのタイムチャートである。
【図１９】積符号による符号化を用いた、従来技術によるディジタル記録／再生装置の構成の一例を示すブロック図である。
【符号の説明】
６・・・磁気テープ、７・・・再生用の磁気ヘッド、９・・・内符号／外符号デコーダ、１０・・・ＲＡＭ、６０・・・ＥＣＣデコーダＩＣ、６３，６７・・・レート変換器、６９・・・内符号デコーダ、７４・・・メモリコントローラ、７５・・・ＳＤＲＡＭ、７６・・・ビデオデータ外符号デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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