(57)【特許請求の範囲】
【請求項１】
シリコン半導体基板表面にシリコン酸化膜を形成し、その上に多結晶シリコン膜を形成する工程と、この多結晶シリコン膜に砒素を注入する工程と、上記多結晶シリコン膜上にシリコン窒化膜を形成する工程と、素子分離酸化膜形成領域の上記シリコン窒化膜及び多結晶シリコン膜をエッチング除去し、上記多結晶シリコン膜の側壁にくびれを形成する工程と、熱酸化を施して半導体基板表面に素子分離酸化膜を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
上記多結晶シリコン膜に砒素を１０〜５０ｋｅＶで注入することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
シリコン半導体基板表面にシリコン酸化膜を形成し、その上に多結晶シリコン膜を形成する工程と、この多結晶シリコン膜上にシリコン窒化膜を形成する工程と、このシリコン窒化膜越しに砒素を上記多結晶シリコン膜に注入する工程と、素子分離酸化膜形成領域の上記シリコン窒化膜及び多結晶シリコン膜をエッチング除去し、上記多結晶シリコン膜の側壁にくびれを形成する工程と、熱酸化を施して半導体基板表面に素子分離酸化膜を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
上記多結晶シリコン膜上に形成する上記シリコン窒化膜の膜厚を１００〜２００ｎｍとすることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
砒素をシリコン窒化膜越しに２５０〜５５０ｋｅＶで上記多結晶シリコン膜に注入することを特徴とする請求項３または４に記載の半導体装置の製造方法。
【請求項６】
上記シリコン酸化膜と多結晶シリコン膜の間に第２のシリコン窒化膜を形成することを特徴とする請求項１ないし５のいずれかに記載の半導体装置の製造方法。
【請求項７】
上記多結晶シリコン膜の膜厚方向の中央部近傍の砒素の濃度が一番高くなるように砒素を注入することを特徴とする請求項１ないし６のいずれかに記載の半導体装置の製造方法。
【請求項８】
上記多結晶シリコン膜の膜厚を２０〜１００ｎｍにすることを特徴とする請求項１ないし７のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置における素子分離領域の形成に関し、シリコン半導体基板を局所的に酸化させることにより、素子分離酸化膜を形成する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の素子分離法としては、従来、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄｉｚｅｄ  Ｓｉｌｉｃｏｎ）法を用いて、選択的に素子分離酸化膜を半導体基板上に形成する方法が採られてきた。しかし、上記ＬＯＣＯＳ法で形成された素子分離酸化膜は、バーズビークが広がり、このため、素子形成領域が小さくなり微細化に対する問題が生じる。また、熱酸化時の応力によりシリコン半導体基板に結晶欠陥が生ずる等の問題がある。
【０００３】
そこで、従来用いられているＬＯＣＯＳ法のシリコン酸化膜とシリコン窒化膜の間に多結晶シリコン膜を挟んで素子分離酸化膜を形成するポリバッファＬＯＣＯＳ（ＰＢＬ）法と呼ばれる方法が提案され、実用化されている。このＰＢＬ法による素子分離酸化膜の形成方法を図４（ａ）〜図４（ｅ）を参照して説明する。
【０００４】
ＰＢＬ法は、まず、シリコン半導体基板１に、バッファ用のシリコン酸化膜２及び多結晶シリコン３を順次成膜していく。更に、この多結晶シリコン３上にシリコン窒化膜４を成膜する（図４（ａ）参照）。
【０００５】
続いて、このシリコン窒化膜４上に、フォトレジスト膜５を形成し、リソグラフィー技術を用いて素子分離酸化膜を形成する領域のところに開口部５ａを有するようにフォトレジスト膜５をパターニングする（図４（ｂ）参照）。
【０００６】
そして、このフォトレジスト膜５をマスクとして、シリコン窒化膜４を異方性エッチングによりエッチング除去し、更に、多結晶シリコン膜３もエッチング除去する（図４（ｃ）参照）。
【０００７】
素子分離酸化膜を形成する領域のシリコン窒化膜４及び多結晶シリコン膜３をエッチング除去後、熱酸化させることにより素子分離酸化膜６が成膜される（図４（ｄ）参照）。最後に、シリコン窒化膜４及び多結晶シリコン３を除去し、素子分離酸化膜６が形成される（図４（ｅ）参照）。
【０００８】
上記したＰＢＬ法は、多結晶シリコン膜をシリコン酸化膜とシリコン窒化膜の間に挟むことにより、この多結晶シリコン膜がシリコン窒化膜とシリコン酸化膜との間でバッファ層として働き、ＬＯＣＯＳ法より素子分離酸化膜を形成する時の応力を緩和し、バーズビークの横方向の浸入を低減させるものである。しかし、このＰＢＬ法においても素子分離酸化膜の形成条件においては、ＬＯＣＯＳ法まではいかないものの、バーズビークの広がりに対する問題や応力によりシリコン半導体基板に結晶欠陥が生ずる等の問題は依然として残っている。
【０００９】
ＰＢＬ法で、更なるバーズビークの低減と応力の緩和を図る方法が特開平６−６１２２１号公報に提案されている。この方法はシリコン酸化膜と多結晶シリコン膜との間に比較的薄いシリコン窒化膜を形成したものである。
【００１０】
【発明が解決しようとする課題】
上記した特開平６−６１２２１号公報に記載のものは、シリコン窒化膜、多結晶シリコン膜、薄いシリコン窒化膜の側壁部分を垂直形状でエッチング除去した後、熱酸化処理を行い素子分離酸化膜を形成する。この素子分離酸化膜形成時に、多結晶シリコンの消耗共に薄いシリコン窒化膜が部分的に消耗することにより、バーズビークの広がりを抑え且つシリコン半導体基板への応力を低減するものである。
【００１１】
しかしながら、この方法では、薄いシリコン窒化膜によるシリコン半導体基板への応力の影響は避けられず、シリコン半導体基板に応力を与えるという問題がある。
【００１２】
この発明は、上記した従来の問題点に鑑みなされたものにして、シリコン半導体基板への応力を低減すると共に、バーズビークの拡がりを抑制した半導体装置の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この発明の第１の半導体装置の製造方法は、シリコン半導体基板表面にシリコン酸化膜を形成し、その上に多結晶シリコン膜を形成する工程と、この多結晶シリコン膜に砒素を注入する工程と、上記多結晶シリコン膜上にシリコン窒化膜を形成する工程と、素子分離酸化膜形成領域の上記シリコン窒化膜及び多結晶シリコン膜をエッチング除去し、上記多結晶シリコン膜の側壁にくびれを形成する工程と、熱酸化を施して半導体基板表面に素子分離酸化膜を形成する工程と、を備えたことを特徴とする。
【００１４】
上記した構成によれば、多結晶シリコン膜に砒素を注入することにより、素子分離形成領域のシリコン窒化膜及び多結晶シリコン膜を除去する際、多結晶シリコン膜の側壁をくびれさせることができる。このくびれにより素子分離酸化膜形成時に起こる応力を緩和することができ、基板に生じる結晶欠陥を解消し、リーク電流を抑えることができる。
【００１５】
また、この発明の第２の半導体装置の製造方法は、シリコン半導体基板表面にシリコン酸化膜を形成し、その上に多結晶シリコン膜を形成する工程と、この多結晶シリコン膜上にシリコン窒化膜を形成する工程と、このシリコン窒化膜越しに砒素を上記多結晶シリコン膜に注入する工程と、素子分離酸化膜形成領域の上記シリコン窒化膜及び多結晶シリコン膜をエッチング除去し、上記多結晶シリコン膜の側壁にくびれを形成する工程と、熱酸化を施して半導体基板表面に素子分離酸化膜を形成する工程と、を備えたことを特徴とする。
【００１６】
上記した構成によれば、多結晶シリコン膜に砒素をシリコン窒化膜越しに注入することにより、素子分離形成領域のシリコン窒化膜及び多結晶シリコン膜を除去する際、上記第１の半導体装置の製造方法より多結晶シリコン膜の側壁をくびれさせることができる。このくびれにより素子分離酸化膜形成時に起こる応力を緩和することができ、半導体基板に生じる結晶欠陥を解消し、リーク電流を抑えることができる。
【００１７】
更に、上記２種の半導体装置の製造方法において、シリコン酸化膜と多結晶シリコン膜の間に第２のシリコン窒化膜を形成するように構成できる。
【００１８】
第２のシリコン窒化膜を形成することにより、バーズビークの広がりは更に抑えられ且つ多結晶シリコン膜側壁のくびれにより素子分離酸化膜形成時に起こる応力を緩和することができ、半導体基板に生じる結晶欠陥を解消し、リーク電流を抑えることができる。又、砒素注入の際、砒素がシリコン酸化膜を突き抜け、半導体基板へ注入されることが抑制できる。
【００１９】
また、上記多結晶シリコン膜の膜厚方向の中央部近傍の砒素の濃度が一番高くなるように砒素を注入し、エッチング工程において、上記多結晶シリコン膜を除去した際、上記多結晶シリコン膜の側壁にくびれが入るように構成するとよい。
【００２０】
多結晶シリコン膜を除去する際、砒素注入された多結晶シリコン膜の側壁の中で砒素の濃度が一番高い中央部近傍が一番くびれた状態でくびれができる。このくびれにより素子分離酸化膜形成時に起こる応力を緩和することができ、半導体基板に生じる結晶欠陥を解消し、リーク電流を抑えることができる。
【００２１】
上記多結晶シリコン膜の膜厚は、２０〜１００ｎｍにするとよい。
【００２２】
多結晶シリコン膜の膜厚を２０〜１００ｎｍにすることにより、バーズビークの広がりを抑え且つ素子分離酸化膜形成時の応力緩和に最適な多結晶シリコン膜の側壁のくびれを形成することができる。
【００２３】
上記第１の発明において、多結晶シリコン膜に砒素を１０〜５０ｋｅＶで注入するとよい。
【００２４】
膜厚が２０〜１００ｎｍの多結晶シリコン膜に砒素を注入する際、バーズビークの広がりを抑え且つ素子分離酸化膜形成時の応力緩和に最適な多結晶シリコン膜の側壁のくびれを形成するのに、注入エネルギーを１０〜５０ｋｅＶで注入すれば、多結晶シリコン膜から砒素が突き抜けることなく、膜厚方向の中央部近傍に砒素の濃度が一番高くできる。
【００２５】
上記第２の発明において、多結晶シリコン膜上に形成するシリコン窒化膜の膜厚を１００〜２００ｎｍにするとよい。
【００２６】
シリコン窒化膜の膜厚を１００〜２００ｎｍにすることにより、バーズビークの広がりを十分抑えることができ且つ多結晶シリコン膜の側壁のくびれを形成するために、砒素をこのシリコン窒化膜越しに最適に注入できる。
【００２７】
また、上記第２の発明において、砒素をシリコン窒化膜越しに２５０〜５５０ｋｅＶで多結晶シリコン膜に注入するとよい。
【００２８】
膜厚を１００〜２００ｎｍのシリコン窒化膜越しに、多結晶シリコン膜に砒素を注入する際、注入エネルギーを２５０〜５５０ｋｅＶで注入すれば、多結晶シリコン膜から砒素が突き抜けることなく、膜厚方向の中央部近傍に砒素の濃度が一番高くできる。
【００２９】
【発明の実施の形態】
以下、この発明の実施の形態につき図面を参照して説明する。
図１（ａ）〜図１（ｆ）に従いこの発明の第１の実施の形態を説明する。図１は、この発明の第１の実施の形態にかかる半導体装置の製造方法を工程別に示す断面図である。尚、従来例と同一部分には同一符号を付す。
【００３０】
まず、図１（ａ）に示すように、シリコン半導体基板１に、膜厚２５ｎｍ程度のバッファ用のシリコン酸化膜２を形成した後、このシリコン酸化膜２上に膜厚２０〜１００ｎｍ、この実施の形態では膜厚７０ｎｍの多結晶シリコン膜３をＣＶＤ法等により成膜する。そして、この多結晶シリコン膜３に、砒素を注入エネルギー１０〜５０ｋｅＶ、この実施の形態では３０ｋｅＶ、ドーズ量６Ｅ１５ｃｍ-2の条件で注入する。この条件で注入することで、多結晶シリコン膜３の膜厚方向の中央部分に砒素の濃度が一番高く注入される。この砒素の注入により、多結晶シリコン膜３には欠陥が発生することになり、砒素濃度が一番高い多結晶シリコン膜３の中央部分が一番欠陥が多くなる。
【００３１】
続いて、図１（ｂ）に示すように、この多結晶シリコン膜３上に膜厚１５０ｎｍ程度のシリコン窒化膜４を成膜する。
【００３２】
次に、図１（ｃ）に示すように、このシリコン窒化膜４上にフォトレジスト膜５を形成し、リソグラフィー技術を用いて素子分離酸化膜を形成する領域のところに開口部５ａを有するように、フォトレジスト膜５をパターニングする。
【００３３】
そして、図１（ｄ）に示すように、このフォトレジスト膜５をマスクとして、シリコン窒化膜４を異方性エッチングによりエッチング除去し、更に多結晶シリコン膜３もエッチング除去する。この際、砒素が注入されている多結晶シリコン膜３の側壁は、一番欠陥が多く発生している中央部分が多く除去され、くびれが入る。
【００３４】
尚、多結晶シリコン膜にリンを注入し、エッチングにより多結晶シリコン膜をテーパー形状にする技術が特開平５−３１５２８１号公報に開示されているが、リンを多結晶シリコン膜に注入しても上記のように砒素を注入したように、側壁にくびれを入れることはできなかった。これは、リンと砒素の原子の大きさの違いによる欠陥の差によるものと考えられる。また、本発明では多結晶シリコン膜の膜厚方向の中央部分が一番多く除去されるように、この部分の砒素の濃度を一番多くしている。
【００３５】
エッチング後、図１（ｅ）に示すように、熱酸化させることにより素子分離酸化膜６を形成する。この素子分離酸化膜６はシリコン半導体基板１の上下方向に成長するのみならず、横方向にも延びてシリコン窒化膜４を持ち上げ、且つ部分的に多結晶シリコン膜３を持ち上げると共に部分的に多結晶シリコン膜３を消耗する。
【００３６】
最後に、図１（ｆ）に示すように、シリコン窒化膜４及び多結晶シリコン３を除去し、素子分離酸化膜６が形成される。
【００３７】
上記したように、砒素が注入された多結晶シリコン膜３の側壁はくびれているので、通常のＰＢＬ法によるバーズビークと同じぐらいに広がりを抑えつつ、素子分離酸化膜６の形成時の応力を更に緩和させることができ、シリコン半導体基板１に生じる結晶欠陥を完全に解消し、リーク電流を抑えることができる。また、素子分離酸化膜６の端部が図１（ｆ）と図４（ｅ）を比較すればわかるように、通常のＰＢＬ法によって作られたものより垂直形状に近いことから、ゲート電極形成時に多結晶シリコン膜上にレジストをパターニングする際問題となるハレーションの影響も取り除くことができる。
【００３８】
次に、図２（ａ）〜図２（ｆ）に従いこの発明の第２の実施の形態を説明する。図２は、この発明の第２の実施の形態にかかる半導体装置の製造方法を工程別に示す断面図である。
【００３９】
図２（ａ）に示すように、シリコン半導体基板１に、バッファ用の膜厚２５ｎｍ程度のシリコン酸化膜２及び膜厚２０〜１００ｎｍ、この実施の形態では７０ｎｍの多結晶シリコン膜３を順次成膜する。更に、この多結晶シリコン膜３上に膜厚１００〜２００ｎｍ、この実施の形態では１５０ｎｍのシリコン窒化膜４を成膜する。
【００４０】
続いて、図２（ｂ）に示すように、このシリコン窒化膜４越しに、多結晶シリコン膜３に砒素を注入エネルギー２５０〜５５０ｋｅＶ、この実施の形態では４００ｋｅＶ、ドーズ量６Ｅ１５ｃｍ-2の条件で注入する。この条件で注入することで、多結晶シリコン膜３の膜厚方向の中央部分に砒素の濃度が一番高く注入される。この砒素の注入により、多結晶シリコン膜３には欠陥が発生することになり、砒素濃度が一番高い多結晶シリコン膜３の中央部分が一番欠陥が多くなる。また、シリコン窒化膜４越しに注入することで、シリコン窒化膜４形成時の熱による多結晶シリコン膜３の欠陥回復は行われず、後述する多結晶シリコン膜のくびれを第１の実施の形態より効果的に形成することができる。
【００４１】
図２（ｆ）に示すように、このシリコン窒化膜４上に、フォトレジスト膜５を形成し、リソグラフィー技術を用いて素子分離酸化膜を形成する領域のところに開口部５ａを有するようにフォトレジスト膜５をパターニングする。
【００４２】
そして、図２（ｄ）に示すように、このフォトレジスト膜５をマスクとして、シリコン窒化膜４を異方性エッチングによりエッチング除去し、更に多結晶シリコン膜３もエッチング除去する。この際、この際、砒素が注入されている多結晶シリコン膜３の側壁は、一番欠陥が多く発生している中央部分が多く除去され、くびれが入る。
【００４３】
エッチング後、図２（ｅ）に示すように、熱酸化させることにより素子分離酸化膜６を形成する。この素子分離酸化膜６はシリコン半導体基板１の上下方向に成長するのみならず、横方向にも延びてシリコン窒化膜４を持ち上げ、且つ部分的に多結晶シリコン膜３を持ち上げると共に部分的に多結晶シリコン膜３を消耗する。
【００４４】
最後に、図２（ｆ）に示すように、シリコン窒化膜４及び多結晶シリコン３を除去し、素子分離酸化膜６が形成される。
【００４５】
上記したように、砒素が注入された多結晶シリコン膜３の側壁はくびれているので、前述の実施の形態と同様に通常のＰＢＬ法によるバーズビークと同じぐらいに広がりを抑えつつ、素子分離酸化膜６の形成時の応力を更に緩和させることができ、シリコン半導体基板１に生じる結晶欠陥を完全に解消し、リーク電流を抑えることができる。また、素子分離酸化膜６の端部が図２（ｆ）と図４（ｅ）を比較すればわかるように、通常のＰＢＬ法によって作られたものより垂直形状に近いことから、ゲート電極形成時に多結晶シリコン膜上にレジストをパターニングする際問題となるハレーションの影響も取り除くことができる。
【００４６】
次に、図３（ａ）〜図３（ｆ）に従いこの発明の第３の実施の形態を説明する。図３は、この発明の第３の実施の形態にかかる半導体装置の製造方法を工程別に示す断面図である。
【００４７】
まず、図３（ａ）に示すように、シリコン半導体基板１に、膜厚２５ｎｍ程度のバッファ用のシリコン酸化膜２、膜厚１５ｎｍ程度の第２のシリコン窒化膜７及び膜厚７０ｎｍ程度の多結晶シリコン３を順次成膜していく。この多結晶シリコン膜３に、砒素を注入エネルギー３０ｋｅＶ、ドーズ量６Ｅ１５ｃｍ-2の条件で注入する。
【００４８】
続いて、図３（ｂ）に示すように、この多結晶シリコン膜３上に膜厚１５０ｎｍ程度のシリコン窒化膜４を成膜する。
【００４９】
次に、図３（ｃ）に示すように、このシリコン窒化膜４上にフォトレジスト膜５を形成し、リソグラフィー技術を用いて素子分離酸化膜を形成する領域のところに開口部５ａを有するように、フォトレジスト膜５をパターニングする。
【００５０】
そして、図３（ｄ）に示すように、フォトレジスト膜５をマスクとして、シリコン窒化膜４を異方性エッチングによりエッチング除去し、更に多結晶シリコン膜３及び第２のシリコン窒化膜７もエッチング除去する。この際、砒素が注入されている多結晶シリコン膜３の側壁は、上述したようにエッチング時にくびれが入る。
【００５１】
エッチング後、図３（ｅ）に示すように、熱酸化させることにより素子分離酸化膜６を形成する。この素子分離酸化膜６はシリコン半導体基板１の上下方向に成長するのみならず、横方向にも延びてシリコン窒化膜４を持ち上げる。また、部分的に多結晶シリコン膜３及び薄いシリコン窒化膜７を持ち上げ、且つ部分的に多結晶シリコン膜３及び薄いシリコン窒化膜を７消耗する。
【００５２】
最後に、図３（ｆ）に示すように、シリコン窒化膜４、多結晶シリコン３及びシリコン窒化膜７を除去し、素子分離酸化膜６が形成される。
【００５３】
上記したようにシリコン酸化膜２と多結晶シリコン膜３の間に第２のシリコン窒化膜７を挟むことにより、バーズビークを更に抑えることができ、且つ多結晶シリコン膜のくびれにより素子分離酸化膜形成時の応力も緩和することができる。また、多結晶シリコン膜３の側壁をくびれさせることにより、シリコン窒化膜７のシリコン半導体基板１への応力も解消することができる。更に、砒素注入の際、砒素がシリコン酸化膜を突き抜け、シリコン半導体基板へ注入されるのを抑制できる。
【００５４】
尚、第２の実施の形態のように、砒素をシリコン窒化膜越しに注入する方法においても、シリコン酸化膜２と多結晶シリコン膜３の間に第２のシリコン窒化膜７を挟むと、同様の効果が得られる。
【００５５】
【発明の効果】
以上説明したように、この発明によれば、多結晶シリコン膜に砒素を注入することにより、素子分離形成領域のシリコン窒化膜及び多結晶シリコン膜を除去する際、多結晶シリコン膜の側壁をくびれさせることができる。このくびれにより素子分離酸化膜形成時に起こる応力を緩和することができ、基板に生じる結晶欠陥を解消し、リーク電流を抑えることができる。
【００５６】
多結晶シリコン膜に砒素を注入することにより、素子分離形成領域のシリコン窒化膜、多結晶シリコン膜及び第２のシリコン窒化膜を除去する際、多結晶シリコン膜の側壁をくびれさせることができる。第２のシリコン窒化膜を形成することにより、バーズビークの広がりは抑えられ且つ多結晶シリコン膜側壁のくびれにより素子分離酸化膜形成時に起こる応力を緩和することができ、基板に生じる結晶欠陥を解消し、リーク電流を抑えることができる。
【００５７】
また、シリコン酸化膜と多結晶シリコン膜との間に第２のシリコン窒化膜を形成することにより、バーズビークの広がりは更に抑えられ且つ多結晶シリコン膜側壁のくびれにより素子分離酸化膜形成時に起こる応力を緩和することができ、半導体基板に生じる結晶欠陥を解消し、リーク電流を抑えることができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態にかかる半導体装置の製造方法を工程別に示す断面図である。
【図２】この発明の第２の実施の形態にかかる半導体装置の製造方法を工程別に示す断面図である。
【図３】この発明の第３の実施の形態にかかる半導体装置の製造方法を工程別に示す断面図である。
【図４】従来のＰＢＬ法を工程別に示す断面図である。
【符号の説明】
１  シリコン半導体基板
２  シリコン酸化膜
３  多結晶シリコン膜
４  シリコン窒化膜
５  フォトレジスト膜
６  素子分離酸化膜
７  第２のシリコン窒化膜
【図１】
0003846515.tif 000002
【図２】
0003846515.tif 000003
【図３】
0003846515.tif 000004
【図４】
0003846515.tif 000005