(57)【特許請求の範囲】
【請求項１】
複数ビットのデジタル信号をアナログ出力に変換するデジタル−アナログ変換器において、
高電位が供給される高電位配線と、
低電位が供給される低電位配線と、
前記アナログ出力の電位を得る出力配線と、
前記高電位配線と前記出力配線との間に設けられて抵抗値が変化可能な第１の可変抵抗手段と、
前記出力配線と前記低電位配線との間に設けられて抵抗値が変化可能な第２の可変抵抗手段と、を有し、
前記第１及び第２の可変抵抗手段のそれぞれは、前記デジタル信号の各ビットに対応して並列接続された複数の抵抗部を含むデジタル−アナログ変換器。
【請求項２】
請求項１記載のデジタル−アナログ変換器において、
前記第１及び第２の可変抵抗手段の抵抗値の比は、合計が一定の自然数で、前記デジタル信号の値が最小単位ずつ増減するのに応じて１ずつ変化する非負整数の比で表すことができるデジタル−アナログ変換器。
【請求項３】
請求項１又は請求項２記載のデジタル−アナログ変換器において、
前記各抵抗部の抵抗値は、２進荷重された比で、最上位ビットから最下位ビットに向けて大きくなるデジタル−アナログ変換器。
【請求項４】
請求項３記載のデジタル−アナログ変換器において、
前記第１及び第２の可変抵抗手段のそれぞれは、前記デジタル信号の各ビットに対応したスイッチを含み、
このスイッチは、前記各抵抗部の電気的な接続及び切断を、前記第１及び第２の可変抵抗手段において同一ビットに対応してＯＮとＯＦＦとを反転させて切り換えるデジタル−アナログ変換器。
【請求項５】
請求項４記載のデジタル−アナログ変換器において、
前記各抵抗部は、寄生抵抗を含むスイッチング素子からなるデジタル−アナログ変換器。
【請求項６】
請求項５記載のデジタル−アナログ変換器において、
前記スイッチング素子は、電解効果トランジスタであり、前記デジタル信号の各ビットに対応した前記第１及び第２の可変抵抗手段において、Ｎチャネル形及びＰチャネル形を入れ替えて設けられるデジタル−アナログ変換器。
【請求項７】
請求項６記載のデジタル−アナログ変換器において、
前記電解効果トランジスタのチャネル幅及びチャネル長は、前記デジタル信号の各ビットに対応する抵抗値を得られるように形成されるデジタル−アナログ変換器。
【請求項８】
請求項３から請求項７のいずれかに記載のデジタル−アナログ変換器において、
前記第１及び第２の可変抵抗手段の一方は、常時電気的に導通する付加抵抗部を有し、この付加抵抗部の抵抗値は、最下位ビットに対応する前記抵抗部の抵抗値に等しいデジタル−アナログ変換器。
【請求項９】
請求項３から請求項８のいずれかに記載のデジタル−アナログ変換器において、
前記出力配線を一時的に前記高電位配線又は前記低電位配線のいずれか一方に接続して、この出力配線の電位を一時的に前記高電位又は前記低電位に設定するプリチャージスイッチを有するデジタル−アナログ変換器。
【請求項１０】
請求項３から請求項９のいずれかに記載のデジタル−アナログ変換器において、
前記高電位及び前記低電位のうち少なくともいずれか一方を変化させる電位調整手段を有するデジタル−アナログ変換器。
【請求項１１】
請求項１から請求項１０のいずれかに記載のデジタル−アナログ変換器と、所望の配線パターンが形成された基板と、を有する回路基板。
【請求項１２】
請求項１から請求項１０のいずれかに記載のデジタル−アナログ変換器を有する電子機器。
【請求項１３】
複数ビットのデジタル信号をアナログ出力に変換するデジタル−アナログ変換器からのアナログ出力に応じて、液晶の光透過率が変えられる液晶表示装置において、
前記デジタル−アナログ変換器は、
高電位が供給される高電位配線と、
低電位が供給される低電位配線と、
前記アナログ出力の電位を得る出力配線と、
前記高電位配線と前記出力配線との間に設けられて抵抗値が変化可能な第１の可変抵抗手段と、
前記出力配線と前記低電位配線との間に設けられて抵抗値が変化可能な第２の可変抵抗手段と、
前記高電位及び前記低電位の両方を変化させる電位調整手段と、
を有し、
前記第１及び第２の可変抵抗手段の抵抗値の比は、合計が一定の自然数で、前記デジタル信号の値が最小単位ずつ増減するのに応じて１ずつ変化する非負整数の比で表すことができ、
前記第１及び第２の可変抵抗手段のそれぞれは、前記デジタル信号の各ビットに対応して並列接続された複数の抵抗部を含み、
各抵抗部の抵抗値は、２進荷重された比で、最上位ビットから最下位ビットに向けて大きくなり、
前記第１及び第２の可変抵抗手段のそれぞれは、前記デジタル信号の各ビットに対応したスイッチを含み、
前記スイッチは、前記各抵抗部の電気的な接続及び切断を、前記第１及び第２の可変抵抗手段において同一ビットに対応してＯＮとＯＦＦとを反転させて切り換え、
前記電位調整手段は、前記高電位配線及び前記低電位配線の両方の電位を、前記光透過率の変化範囲を均等に分割して区画されたいずれかの分割範囲の最小値及び最大値に対応する印加電圧のレベルに変化させ、前記最小値から前記最大値までの範囲内で、前記アナログ出力が得られるようにする液晶表示装置。
【請求項１４】
請求項１３記載の液晶表示装置において、
前記各抵抗部は、寄生抵抗を含むスイッチング素子からなる液晶表示装置。
【請求項１５】
請求項１４記載の液晶表示装置において、
前記スイッチング素子は、電解効果トランジスタであり、前記デジタル信号の各ビットに対応した前記第１及び第２の可変抵抗手段において、Ｎチャネル形及びＰチャネル形を入れ替えて設けられる液晶表示装置。
【請求項１６】
請求項１５記載の液晶表示装置において、
前記電解効果トランジスタのチャネル幅及びチャネル長は、前記デジタル信号の各ビットに対応する抵抗値を得られるように形成される液晶表示装置。
【請求項１７】
請求項１３から請求項１６のいずれかに記載の液晶表示装置において、
前記電位調整手段は、前記デジタル信号に対応するアナログ出力が、いずれの前記分割範囲に対応するかを判断して、前記高電位配線及び前記低電位配線の両方の電位を決定する液晶表示装置。
【請求項１８】
請求項１３から請求項１７のいずれかに記載の液晶表示装置において、
前記第１及び第２の可変抵抗手段の一方は、常時電気的に導通する付加抵抗部を有し、この付加抵抗部の抵抗値は、最下位ビットに対応する前記抵抗部の抵抗値に等しい液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル−アナログ変換器、回路基板、電子機器及び液晶表示装置に関する。
【０００２】
【発明の背景】
デジタル−アナログ変換器として、抵抗を直列に接続して分圧回路を形成し、デジタル信号に応じたアナログ出力を得るものが知られている。例えば、日本特許情報機構のＰＡＴＯＬＩＳにより、検索式
（（Ｄ／Ａ＋デジタル−アナログ＋（デジタル＊アナログ））＊（Ｃ＋コンバータ））
＋（駆動＊回路）＊抵抗＊（直列＋並列）＊（電位＋電圧）＊液晶
で調査を行ったところ９８件が対応し、特に、抵抗が直列に接続されたものとして、特開平５−１８１４３６号公報が見出された。
【０００３】
このような従来のデジタル−アナログ変換器によれば、直列接続された抵抗から分圧回路が構成されるので、例えば、図１１に示すように、抵抗をたくさん設ける必要があるばかりか、それぞれの抵抗に対するスイッチをたくさん設けなければならない。さらに、直列接続された抵抗には、常に貫通電流が流れており、消費電力が大きいという問題があった。
【０００４】
そこで、本発明の目的は、抵抗及びスイッチの数を減らし、消費電力を低減するデジタル−アナログ変換器、回路基板、電子機器及び液晶表示装置を得ることを目的とする。
【０００５】
【課題を解決するための手段】
（１）上記目的を達成するために、本発明に係るデジタル−アナログ変換器は、複数ビットのデジタル信号をアナログ出力に変換するデジタル−アナログ変換器において、
高電位が供給される高電位配線と、
低電位が供給される低電位配線と、
前記アナログ出力の電位を得る出力配線と、
前記高電位配線と前記出力配線との間に設けられて抵抗値が変化可能な第１の可変抵抗手段と、
前記出力配線と前記低電位配線との間に設けられて抵抗値が変化可能な第２の可変抵抗手段と、を有し、
前記第１及び第２の可変抵抗手段のそれぞれは、前記デジタル信号の各ビットに対応して並列接続された複数の抵抗部を含む。
【０００６】
本発明によれば、高電位配線と出力配線の間に第１の可変抵抗手段が設けられ、出力配線と低電位配線との間に第２の可変抵抗手段が設けられている。したがって、第１及び第２の可変抵抗手段によって分圧回路が構成され、出力配線には、高電位配線及び低電位配線の電位と、第１及び第２の可変抵抗手段の抵抗値とに応じて、高電位配線の電位から電位降下の生じた電位が得られる。こうして得られた電位がアナログ出力となる。
【０００７】
（２）前記第１及び第２の可変抵抗手段の抵抗値の比は、合計が一定の自然数で、前記デジタル信号の値が最小単位ずつ増減するのに応じて１ずつ変化する非負整数の比で表せることが好ましい。
【０００８】
ここで、第１及び第２の可変抵抗手段の各抵抗値は、変化に関わらず合計が一定に保たれる自然数の比で書ける。すなわち、
Ｒ1 ：Ｒ2 ＝Ｎ1 ：Ｎ2
Ｎ1 ＋Ｎ2 ＝Ｃ
Ｒ1 ：第１の可変抵抗手段の抵抗値
Ｒ2 ：第２の可変抵抗手段の抵抗値
Ｎ1 ：変数（非負整数）
Ｎ2 ：変数（非負整数）
Ｃ  ：定数（自然数）
と書ける。
【０００９】
また、デジタル信号の値が最小単位ずつ増減するのに応じて、それぞれの非負整数は、１ずつ逆方向に増減させるように変化するように書ける。例えば、Ｎ1 が、１，２，３と変化すると、Ｎ2 が、３，２，１と変化する。
【００１０】
以上のように、第１及び第２の可変抵抗手段の各抵抗値が変化すると、一方の抵抗値が、両抵抗値の合計の１／自然数ずつ増加し、他方の抵抗値は、両抵抗値の合計の１／自然数ずつ減少するようになる。こうして、等分割された電圧降下が、第１の可変抵抗手段において生じる。その結果、高電位からの電圧降下が等分割で変化するので、等間隔で変化するアナログ出力を得ることができる。
【００１１】
（３）前記各抵抗部の抵抗値は、２進荷重された比で、最上位ビットから最下位ビットに向けて大きくなるようにしてもよい。
【００１２】
すなわち、第１及び第２の可変抵抗手段の各抵抗値は、抵抗部が並列接続されているから、例えば、３つの抵抗部が設けられている例を挙げると、
１／Ｒ＝（１／ｒ1 ）＋（１／ｒ2 ）＋（１／ｒ3 ）
Ｒ：可変抵抗手段の抵抗値
ｒ1 ，ｒ2 ，ｒ3 ：抵抗部の抵抗値
となる。
【００１３】
また、各抵抗部は、２進荷重された比で、最上位ビットから最下位ビットに向けて大きくなるので、例えば、ｒ1 が最上位ビットに対応すれば、
ｒ1 ：ｒ2 ：ｒ3 ＝２0 ：２1 ：２2
となる。
【００１４】
以上のことから、可変抵抗手段は、デジタル信号の各ビットに対応して荷重された抵抗部を有するので、デジタル信号の変化に応じて増減する抵抗値を得ることができる。
【００１５】
また、本発明によれば、抵抗の数及び抵抗を制御するスイッチの数を減らすことができる。さらに、消費電力を低減することができる。詳しくは、実施形態に関連して後述する。
【００１６】
（４）本発明に係るデジタル−アナログ変換器は、前記第１及び第２の可変抵抗手段のそれぞれは、前記デジタル信号の各ビットに対応したスイッチを含み、
このスイッチは、前記各抵抗部の電気的な接続及び切断を、前記第１及び第２の可変抵抗手段において同一ビットに対応してＯＮとＯＦＦとを反転させて切り換えるようになっていてもよい。
【００１７】
こうすることで、第１及び第２の可変抵抗手段の一方の抵抗値が増加すると、他方の抵抗値が減少する。すなわち、第１及び第２の可変抵抗手段の各抵抗値は、デジタル信号の値が増減するのに応じて、逆方向に増減するように変化する。
【００１８】
しかも、抵抗部の抵抗値がデジタル信号のビットに対応して２進荷重されていることから、第１及び第２の可変抵抗手段の抵抗値の比は、合計が一定の自然数で、デジタル信号の値が最小単位ずつ増減するのに応じて１ずつ変化する非負整数の比で表すことができる。詳しくは、実施形態に関連して説明する。
【００１９】
（５）前記各抵抗部は、寄生抵抗を含むスイッチング素子から構成されてもよい。
【００２０】
こうすることで、スイッチング素子自体の抵抗を利用するので、別部材として抵抗部を設ける必要がない。
【００２１】
（６）前記スイッチング素子は、電解効果トランジスタであり、前記デジタル信号の各ビットに対応した前記第１及び第２の可変抵抗手段において、Ｎチャネル形及びＰチャネル形を入れ替えて設けられてもよい。
【００２２】
このように、Ｎチャネル形及びＰチャネル形を入れ替えることで、抵抗部の電気的な接続及び切断を、インバータ等の付加回路なしに、第１及び第２の可変抵抗手段においてＯＮとＯＦＦとを反転させて切り換えることができる。
【００２３】
（７）前記電解効果トランジスタのチャネル幅及びチャネル長は、前記デジタル信号の各ビットに対応する抵抗値を得られるように形成されてもよい。
【００２４】
つまり、チャネル幅及びチャネル長を調整することで、電解効果トランジスタの抵抗値を変えることができ、２進荷重された抵抗値を得ることもできる。なお、チャネル幅が大きくなると抵抗値が小さくなり、チャネル長が大きくなると抵抗値が大きくなる。
【００２５】
（８）前記第１及び第２の可変抵抗手段の一方は、常時電気的に導通する付加抵抗部を有し、この付加抵抗部の抵抗値は、最下位ビットに対応する前記抵抗部の抵抗値に等しくしてもよい。
【００２６】
こうすることで、第１及び第２の可変抵抗手段の一方には、常に付加抵抗部の抵抗値が得られ、抵抗値が無限大となる、すなわち出力配線がフローティングになることがない。そして、アナログ出力に、高電位配線または低電位配線の電位を得ることが可能になる。詳しくは、実施形態に関連して説明する。
【００２７】
（９）本発明に係るデジタル−アナログ変換器は、前記出力配線を一時的に前記高電位配線又は前記低電位配線のいずれか一方に接続して、この出力配線の電位を一時的に前記高電位又は前記低電位に設定するプリチャージスイッチを有してもよい。
【００２８】
ここで、アナログ出力は、高電位配線の電位と低電位配線の電位との間で得られる。したがって、プリチャージスイッチによって一瞬にして、アナログ出力を、最も高い電位又は最も低い電位に設定することができる。これにより、出力配線をアナログ出力へと変化させる時間を短縮することが可能となる。
【００２９】
（１０）本発明に係るデジタル−アナログ変換器は、前記高電位及び前記低電位のうち少なくともいずれか一方を変化させる電位調整手段を有してもよい。
【００３０】
こうすることで、アナログ出力の電位範囲を変えることができる。また、アナログ出力の電位範囲が変わっても、本発明では、等分割の電位調整が可能である。
【００３１】
（１１）本発明に係る回路基板は、上記デジタル−アナログ変換器と、所望の配線パターンが形成された基板と、を有する。
【００３２】
（１２）本発明に係る電子機器は、上記デジタル−アナログ変換器を有する。
【００３３】
（１３）本発明に係る液晶表示装置は、複数ビットのデジタル信号をアナログ出力に変換するデジタル−アナログ変換器からのアナログ出力に応じて、液晶の光透過率が変えられる液晶表示装置において、
前記デジタル−アナログ変換器は、
高電位が供給される高電位配線と、
低電位が供給される低電位配線と、
前記アナログ出力の電位を得る出力配線と、
前記高電位配線と前記出力配線との間に設けられて抵抗値が変化可能な第１の可変抵抗手段と、
前記出力配線と前記低電位配線との間に設けられて抵抗値が変化可能な第２の可変抵抗手段と、
前記高電位及び前記低電位の両方を変化させる電位調整手段と、
を有し、
前記第１及び第２の可変抵抗手段の抵抗値の比は、合計が一定の自然数で、前記デジタル信号の値が最小単位ずつ増減するのに応じて１ずつ変化する非負整数の比で表すことができ、
前記第１及び第２の可変抵抗手段のそれぞれは、前記デジタル信号の各ビットに対応して並列接続された複数の抵抗部を含み、
各抵抗部の抵抗値は、２進荷重された比で、最上位ビットから最下位ビットに向けて大きくなり、
前記第１及び第２の可変抵抗手段のそれぞれは、前記デジタル信号の各ビットに対応したスイッチを含み、
前記スイッチは、前記各抵抗部の電気的な接続及び切断を、前記第１及び第２の可変抵抗手段において同一ビットに対応してＯＮとＯＦＦとを反転させて切り換え、
前記電位調整手段は、前記高電位配線及び前記低電位配線の両方の電位を、前記光透過率の変化範囲を均等に分割して区画されたいずれかの分割範囲の最小値及び最大値に対応する印加電圧のレベルに変化させ、前記最小値から前記最大値までの範囲内で、前記アナログ出力が得られるようにする。
【００３４】
本発明によれば、電位調整手段は、高電位配線及び低電位配線の両方の電位を、光透過率の変化範囲を均等に分割して区画された分割範囲の最小値及び最大値に対応する印加電圧のレベルに変化させる。
【００３５】
ここで、液晶の光透過率と印加電圧とは、非線形の関係にあるため、印加電圧を等間隔で増減させても、光透過率は等間隔で増減しない。そこで、本発明では、逆に、光透過率を基準として、高電位配線及び低電位配線の電位を変化させるので、等間隔で光透過率を変化させることができる。
【００３６】
また、同様の考え方で、必ずしも等間隔でない所望の光透過率を得ることも可能である。
【００３７】
（１４）前記各抵抗部は、寄生抵抗を含むスイッチング素子から構成されてもよい。
【００３８】
（１５）前記スイッチング素子は、電解効果トランジスタであり、前記デジタル信号の各ビットに対応した前記第１及び第２の可変抵抗手段において、Ｎチャネル形及びＰチャネル形を入れ替えて設けられてもよい。
【００３９】
（１６）前記電解効果トランジスタのチャネル幅及びチャネル長は、前記デジタル信号の各ビットに対応する抵抗値を得られるように形成されてもよい。
【００４０】
（１７）前記電位調整手段は、前記デジタル信号に対応するアナログ出力が、いずれの前記分割範囲に対応するかを判断して、前記高電位配線及び前記低電位配線の両方の電位を決定してもよい。
【００４１】
こうすることで、液晶の光透過率がデジタル信号に対応するアナログ信号を得ることができる。
【００４２】
（１８）前記第１及び第２の可変抵抗手段の一方は、常時電気的に導通する付加抵抗部を有し、この付加抵抗部の抵抗値は、最下位ビットに対応する前記抵抗部の抵抗値に等しくてもよい。
【００４３】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を図面を参照して説明する。
【００４４】
（第１実施形態）
図１に、第１の実施形態に係る液晶表示装置用の駆動回路を示す。また、図２に液晶表示装置の分解斜視図を示す。図２に示すように、この液晶表示装置は、アクティブマトリクス型の液晶パネル４０を有する。液晶パネル４０は、画素電極４１への電位の供給を制御する薄膜トランジスタ４２を有するＴＦＴ基板４３と、対向電極４４を有するカラーフィルタ基板４５との間に液晶４６が封入されてなる。そして、液晶パネル４０の両面に偏光板４７、４８が取り付けられ、一方の偏光板４８にはバックライト４９が取り付けられている。また、駆動回路５０は、ＴＦＴ基板４３に形成されている。
【００４５】
駆動回路５０は、図１に示すように、本発明に係るデジタル−アナログ変換回路１００を含む。デジタル−アナログ変換回路１００は、３ビットのデジタル信号をアナログ電圧に変換できるようになっている。本実施形態では、説明を容易にするために、３ビット対応のデジタル−アナログ変換回路１００が用いられるが、鮮明な画像を表示するには、それ以上のビットに対応するデジタル−アナログ変換回路が必要である。
【００４６】
また、ＴＦＴ基板４３上の回路は、全て低温プロセスにより形成されたポリシリコンから成る。
【００４７】
図１において、３本のデジタル配線１０のそれぞれには、デジタル信号Ｄ0 〜Ｄ2 が入力される。デジタル信号Ｄ0 〜Ｄ2 は、クロックＣＬ１及び反転クロックｎＣＬ１に応じてラッチ回路Ａ0 〜Ａ2 に保持される。
【００４８】
シフトレジスタ２０は、液晶表示装置の信号線の本数に対応する段のレジスタ２１、２２、…を有し、それぞれが、クロックＣＬ１としてのサンプリングパルスＳＰを出力する。サンプリングパルスＳＰの信号レベルは、インバータ１２によって反転し、反転クロックｎＣＬ１が生成される。
【００４９】
各レジスタ２１、２２、…のそれぞれに対応してラッチ回路Ａ0 〜Ａ2 が設けられている。ラッチ回路Ａ0 〜Ａ2 に信号が保持されると、全ての信号は一斉に後段のラッチ回路Ｂ0 〜Ｂ2 に移される。そのために、クロックＣＬ２及び反転クロックｎＣＬ２がラッチ回路Ｂ0 〜Ｂ2 に入力される。
【００５０】
ラッチパルス配線３０には、クロックＣＬ２としてのラッチパルスＬＰが入力される。ラッチパルスＬＰの信号レベルは、インバータ１４によって反転し、反転クロックｎＣＬ２が生成される。
【００５１】
後段のラッチ回路Ｂ0 〜Ｂ2 に信号が移されると、この信号に従ってデジタル−アナログ変換の処理が行われる。この処理中に、各レジスタ２１、２２、…のそれぞれに対応するラッチ回路Ａ0 〜Ａ2 に、次の信号を順次入力することができる。
【００５２】
ラッチ回路Ｂ0 〜Ｂ2 に保持された信号は、デジタル−アナログ変換回路１００に入力される。
【００５３】
デジタル−アナログ変換回路１００は、電位ＶH の高電位配線１０２、電位ＶL の低電位配線１０４及び電位Ｖs の出力配線１０６を含む。電位ＶH と電位ＶL とは、
ＶL ＜ＶH
の関係にあり、高電位配線１０２及び低電位配線１０４は、それぞれの電位ＶH 又はＶL に保たれる。本実施形態では、電位ＶH は８Ｖで、電位ＶL は０Ｖである。
【００５４】
そして、出力配線１０６には、デジタル信号Ｄ0 〜Ｄ2 に応じて変換されたアナログ出力の電位Ｖs があらわれる。このデジタル−アナログ変換を行うために、デジタル−アナログ変換回路１００は、抵抗値を変えることができる可変抵抗部Ｒ1 、Ｒ2 を有する。
【００５５】
可変抵抗部Ｒ1 は、高電位配線１０２と出力配線１０６との間に接続され、抵抗ｒ10〜ｒ12及びスイッチＴ10〜Ｔ12を有する。抵抗ｒ10〜ｒ12は、高電位配線１０２と出力配線１０６との間で並列に接続されている。また、抵抗ｒ10〜ｒ12は、高電位配線１０２と出力配線１０６との間で、電気的な接続及び切断が可能となるように、スイッチＴ10〜Ｔ12に接続されている。つまり、高電位配線１０２と出力配線１０６との間には、直列に接続された抵抗ｒ10及びスイッチＴ10と、直列に接続された抵抗ｒ11及びスイッチＴ11と、直列に接続された抵抗ｒ12及びスイッチＴ12と、がそれぞれ並列に接続されている。なお、スイッチＴ10〜Ｔ12の寄生抵抗は無視できるほど小さいものとなっている。
【００５６】
スイッチＴ10〜Ｔ12は、Ｎチャネル形のＭＯＳ  ＦＥＴ（電解効果トランジスタ）で構成されており、それぞれのゲートがラッチ回路Ｂ0 〜Ｂ2 に接続されている。したがって、スイッチＴ10〜Ｔ12は、デジタル信号Ｄ0 〜Ｄ2 に対応して、抵抗ｒ10〜ｒ12を流れる電流を制御するようになっている。なお、スイッチＴ10〜Ｔ12を構成するＭＯＳ  ＦＥＴは、薄膜トランジスタである。
【００５７】
可変抵抗部Ｒ2 は、出力配線１０６と低電位配線１０４との間に接続されており、抵抗ｒ20〜ｒ22及びスイッチＴ20〜Ｔ22に加えて付加抵抗ｒx を有する。
【００５８】
抵抗ｒ20〜ｒ22は、出力配線１０６と低電位配線１０４との間で並列に接続されている。また、抵抗ｒ20〜ｒ22は、出力配線１０６と低電位配線１０４との間で、電気的な接続及び切断が可能となるように、スイッチＴ20〜Ｔ22に接続されている。つまり、出力配線１０６と低電位配線１０４との間には、直列に接続された抵抗ｒ20及びスイッチＴ20と、直列に接続された抵抗ｒ21及びスイッチＴ21と、直列に接続された抵抗ｒ22及びスイッチＴ22と、がそれぞれ並列に接続されている。なお、スイッチＴ20〜Ｔ22の寄生抵抗は無視できるほど小さいものとなっている。
【００５９】
スイッチＴ20〜Ｔ22は、上述したスイッチＴ10〜Ｔ12と同様に、ＭＯＳ  ＦＥＴ（電解効果トランジスタ）で構成されており、それぞれのゲートがラッチ回路Ｂ0 〜Ｂ2 に接続されている。したがって、スイッチＴ20〜Ｔ22は、デジタル信号Ｄ0 〜Ｄ2 に対応して、抵抗ｒ20〜ｒ22を流れる電流を制御するようになっている。
【００６０】
ただし、スイッチＴ20〜Ｔ22は、Ｐチャネル形のＭＯＳ  ＦＥＴ（電解効果トランジスタ）で構成されており、スイッチＴ20〜Ｔ22とは、Ｐ形とＮ形とが入れ替わっている。したがって、スイッチＴ10〜Ｔ12とスイッチＴ20〜Ｔ22とは、ＯＮとＯＦＦが反転して切り替わるようになっている。なお、スイッチＴ20〜Ｔ22を構成するＭＯＳ  ＦＥＴも薄膜トランジスタである。
【００６１】
また、スイッチＴ１０〜Ｔ１２が、Ｐチャネル型で、スイッチＴ２０〜Ｔ２２が、Ｎチャネル型であってもよい。デジタル信号のロジックが反転することを除けば、全く同様に動作する。さらに、抵抗ｒ１０〜ｒ１２とスイッチＴ１０〜Ｔ１２、または抵抗ｒ２０〜ｒ２２とスイッチＴ２０〜Ｔ２２が、入れ替わっていてもよい。これらの構成によれば、スイッチがＯＮとなっている時の寄生抵抗が低減でき、より正確なデジタル−アナログ変換が可能になる。
【００６２】
付加抵抗ｒx は、出力配線１０６と低電位配線１０４との間で、常時導通するようにスイッチなしで接続されている。
【００６３】
デジタル−アナログ変換回路１００では、抵抗ｒ10〜ｒ12、ｒ20〜ｒ22、ｒx の抵抗値に次のような特徴を有する。
【００６４】
まず、抵抗ｒ10〜ｒ12の抵抗値は、２進荷重された比をなしている。また、最上位ビットのデジタル信号Ｄ2 に対応する抵抗ｒ12から、最下位ビットのデジタル信号Ｄ0 に対応する抵抗ｒ10に向けて、抵抗値が大きくなっている。すなわち、
ｒ10：ｒ11：ｒ12＝２2 ：２1 ：２0
となっている。
【００６５】
あるいは、抵抗値の逆数でみると、最下位ビットのデジタル信号Ｄ0 に対応する抵抗ｒ10から、最上位ビットのデジタル信号Ｄ2 に対応する抵抗ｒ12に向けて、抵抗値の逆数が大きくなっている。すなわち、
１／ｒ10：１／ｒ11：１／ｒ12＝２0 ：２1 ：２2
となっている。
【００６６】
抵抗ｒ20〜ｒ22の抵抗値も、同様に２進荷重された比をなしており、
ｒ20：ｒ21：ｒ22＝２2 ：２1 ：２0
１／ｒ20：１／ｒ21：１／ｒ22＝２0 ：２1 ：２2
となっている。
【００６７】
具体的には、本実施形態では、
ｒ10＝ｒ20＝１      Ω
ｒ11＝ｒ21＝１／２  Ω
ｒ12＝ｒ22＝１／４  Ω
となっている。
【００６８】
次に、付加抵抗ｒx は、最下位ビットのデジタル信号Ｄ0 に対応する抵抗ｒ10、ｒ20と同じ抵抗値、すなわち１Ωとなっている。
【００６９】
デジタル−アナログ変換回路１００は、上記のように構成されているので、可変抵抗部Ｒ1 と可変抵抗部Ｒ2との抵抗値の比が所定の関係を有する。このことを図３を参照
して説明する。図３には、デジタル信号に応じて変化する可変抵抗部Ｒ1 及び可変抵抗部Ｒ2の抵抗値、両者の抵抗値の合計及びアナログ出力の電位Ｖs が示されている。
【００７０】
図３において、例えばデジタル信号が０００のとき、スイッチＴ10〜Ｔ12が全てオフになるので、これらの合計からなる可変抵抗部Ｒ1 の値は、無限大となっている。
【００７１】
また、デジタル信号００１のとき、スイッチＴ10がＯＮで、スイッチＴ11、Ｔ12がＯＦＦとなるので、これらの合計からなる可変抵抗部Ｒ1 の値は、
１／Ｒ1 ＝１／ｒ10
によって求められ、ｒ10＝１を代入して、
Ｒ1 ＝１
となる。
【００７２】
一方、デジタル信号００１のとき、スイッチＴ20〜Ｔ22は、スイッチＴ10〜Ｔ12とは反転した切換を行うので、スイッチＴ20がＯＦＦで、スイッチＴ21、Ｔ22がＯＮとなる。可変抵抗部Ｒ2 の値は、これらの合計に付加抵抗ｒx の抵抗値を加えて、
１／Ｒ2 ＝（１／ｒ21）＋（１／ｒ22）＋（１／ｒx ）
によって求められるので、ｒ21＝１／２、ｒ22＝１／４、ｒx ＝１を代入して、
Ｒ2 ＝１／７
となる。
【００７３】
同様にして計算すると、可変抵抗部Ｒ1 、Ｒ2 の抵抗値の比は、図３に示すようになる。
【００７４】
そして、図４は、可変抵抗部Ｒ1 、Ｒ2 の抵抗値を比で表した図である。同図に示すように、可変抵抗部Ｒ1 、Ｒ2 の抵抗値の比は、デジタル信号００１〜１１１の範囲で、合計が８に保たれる自然数の比で書ける。
【００７５】
また、デジタル信号の値が１ずつ増減すると、可変抵抗部Ｒ1 、Ｒ2 の抵抗値の比は、それぞれ１ずつ逆方向に増減する。
【００７６】
例えば、デジタル信号が００１から０１０になると、可変抵抗部Ｒ1 、Ｒ2 の抵抗値の比は、７：１から、６：２となり、可変抵抗部Ｒ1 においては１減少し、可変抵抗部Ｒ2 においては１増加するようになっている。
【００７７】
ここで、可変抵抗部Ｒ1 、Ｒ2 の抵抗値の比の合計値８は、分圧回路として電位差を分割する個数である。すなわち、可変抵抗部Ｒ1 、Ｒ2 は、高電位配線１０２の電位ＶH と低電位配線１０４の電位ＶL との電位差を、８分割する分圧回路を構成している。
【００７８】
ここで、比の合計値８は、高電位配線１０２の電位ＶH と低電位配線１０４の電位ＶL との電位差が８Ｖであることから設定された。８Ｖの電位差を８分割するので、１Ｖずつ増減可能な分圧回路を得ることができる。
【００７９】
また、本実施形態によれば、図３に示すように、可変抵抗部Ｒ1 、Ｒ2 の抵抗値の合計（Ｒ1 ＋Ｒ2 ）は、アナログ出力Ｖs が最大値又は最小値から中間値に向かうにつれて小さくなる。すなわち、アナログ出力Ｖs ＝４Ｖのときに、Ｒ1 ＋Ｒ2 ＝１／２Ｖで最小となり、デジタル信号（アナログ出力）が大きく又は小さくなるに従って、Ｒ1 ＋Ｒ2 は大きくなる。
【００８０】
したがって、本実施形態によれば、アナログ出力Ｖs を得るときに、最大値又は最小値の電位を得るときには高抵抗を介してデジタル−アナログ変換が行われるので、消費電力を減少させることができる。また、アナログ出力Ｖs が、最大値又は最小値の電位から離れるに従って、低抵抗を介してデジタル−アナログ変換が行われるので、速やかに十分な充電が可能になる。
【００８１】
さらに、本実施形態では、抵抗は７個、ＴＦＴは６個である。一方、特開平５−１８１４３６号公報に見られるような抵抗を直列に接続したものを考えると、図１１に示すように、抵抗は８個、ＴＦＴは１４個である。本発明により、抵抗及びスイッチの数を減らせることが分かる。
【００８２】
この、抵抗及びスイッチの数を減らせる効果は、デジタルのビット数が多くなると、より顕著になる。例えば、６ビットの場合、本発明によれば、抵抗１３個、ＴＦＴ１２個であるが、抵抗を直列に接続した方式によれば、抵抗６４個、ＴＦＴ１２６個となる。
【００８３】
（第２実施形態）
図５は、第２実施形態に係るデジタル−アナログ変換回路を示す図である。このデジタル−アナログ変換回路２００は、第１実施形態のデジタル−アナログ変換回路１００に、電位判別部２１０及びプリチャージスイッチＴc1、Ｔc2を付加したものである。
【００８４】
プリチャージスイッチＴc1は、高電位配線１０２と出力配線１０６との間に設けられ、プリチャージスイッチＴc2は、出力配線１０６と低電位配線１０４との間に設けられている。
【００８５】
プリチャージスイッチＴc1をＯＮにしてプリチャージスイッチＴc2をＯＦＦにすれば、出力配線１０６のアナログ出力Ｖs は、高電位配線１０２の電位ＶH と同じになる。したがって、デジタル信号に対応するアナログ出力Ｖs が、電位ＶH に近いときには、このように、一旦アナログ出力Ｖs を電位ＶH にしてから、可変抵抗部Ｒ1 、Ｒ2 を用いて適正なアナログ出力Ｖs を得ることができる。こうして、アナログ出力Ｖs の急激な変化が必要なときでも、迅速に対応することができる。
【００８６】
逆に、プリチャージスイッチＴc1をＯＦＦにしてプリチャージスイッチＴc2をＯＮにすれば、出力配線１０６のアナログ出力Ｖs は、低電位配線１０４の電位ＶL と同じになる。したがって、デジタル信号に対応するアナログ出力Ｖs が、電位ＶL に近いときには、このように、一旦アナログ出力Ｖs を電位ＶL にしてから、可変抵抗部Ｒ1 、Ｒ2 を用いて適正なアナログ出力Ｖs を得ることができる。こうして、アナログ出力Ｖs の急激な変化が必要なときでも、迅速に対応することができる。
【００８７】
また、本実施形態では、デジタル信号に対応するアナログ出力Ｖs が、電位ＶH 、ＶL のいずれに近いかを判断するために、電位判別部２１０が設けられている。
【００８８】
電位判別部２１０には、デジタル信号に対応するアナログ出力Ｖs が記憶されている。例えば、第１実施形態と同様の数値が適用された場合には、図３に示すように、デジタル信号０００、００１、…、１１１は、アナログ出力Ｖs は０、１、…、７（Ｖ）に対応することが、電位判別部２１０に記憶されている。
【００８９】
また、電位判別部２１０は、デジタル信号に対応するアナログ出力Ｖs が、電位ＶH 、ＶL のいずれに近いかを判断する。そのために、電位判別部２１０には、ラッチ回路Ｂ0 〜Ｂ2 からデジタル信号Ｄ0 〜Ｄ2 が入力される。
【００９０】
具体的には、アナログ出力Ｖs と電位ＶH との差の絶対値Ａと、アナログ出力Ｖs と電位ＶL との差の絶対値Ｂと、が算出され、Ａ＜ＢならばＨレベルの信号が得られ、Ｂ＜ＡならばＬレベルの信号が得られるようになっている。Ａ＝Ｂならば、どちらでもよい。
【００９１】
例えば、第１実施形態と同様な数値が適用された場合には、デジタル信号０００〜００１の場合にはＬレベルの信号が得られ、デジタル信号１００〜１１１の場合にはＨレベルの信号が得られる。この場合、電位判別部は最上位ビットだけから判別を行うことができる。
【００９２】
そして、Ｈレベルの信号が得られると、プリチャージスイッチＴc1がＯＮになりプリチャージスイッチＴc2がＯＦＦになって、アナログ出力Ｖs が電位ＶH になる。
【００９３】
一方、Ｌレベルの信号が得られると、プリチャージスイッチＴc1がＯＮになりプリチャージスイッチＴc2がＯＦＦになって、アナログ出力Ｖs が電位ＶH になる。
【００９４】
こうして、アナログ出力Ｖs が、一旦、電位ＶH 、ＶL のいずれかになると、プリチャージスイッチＴc1、Ｔc2の両方がＯＦＦにされて、可変抵抗部Ｒ1 、Ｒ2 によってデジタル−アナログ変換が行われる。
【００９５】
本実施形態によれば、アナログ信号Ｖs は、駆動能力の高いプリチャージスイッチＴc1、Ｔc2によって、最も高い電位ＶH 又は最も低い電位ＶL のいずれかに瞬時に設定されてから、デジタル信号の値に対応するアナログ出力Ｖs へと変化する。したがって、所望のアナログ出力Ｖs を高速に得ることができる。
【００９６】
また、第１実施形態で述べたように、アナログ出力Ｖs を得るときに、最大値又は最小値の電位に近い電位を得るときには、高抵抗を介してデジタル−アナログ変換が行われるので、消費電力を減少させることができる。このとき、出力配線１０６が最大値又は最小値の電位にプリチャージされているので、充電すべき電位差は小さく、速やかに充電される。また、アナログ出力Ｖs が、最大値又は最小値の電位から離れるに従って、低抵抗を介してデジタル−アナログ変換が行われるので、速やかに十分な充電が可能になる。
【００９７】
（第３実施形態）
図６は、第３実施形態に係るデジタル−アナログ変換回路を示す図である。このデジタル−アナログ変換回路３００は、第１実施形態のデジタル−アナログ変換回路１００に、電位調整部３１０を付加したものである。
【００９８】
電位調整部３１０は、高電位配線１０２及び低電位配線１０４のそれぞれの電位ＶH 、ＶL を変える制御を行う。こうすることで、アナログ出力Ｖs の範囲を変えることができる。
【００９９】
例えば、第１実施形態では、電位ＶH ＝８Ｖ、電位ＶL ＝０Ｖに設定され、アナログ出力Ｖs が０〜７Ｖの範囲で変化するようになっていたが、電位ＶH ＝１６Ｖ、電位ＶL ＝８Ｖに変えると、アナログ出力Ｖs が８〜１５Ｖの範囲で変化する。そうすると、可変抵抗部Ｒ1 、Ｒ2 の構成を変えることなく、結局、０〜１５Ｖの範囲のアナログ出力Ｖs を得ることができる。
【０１００】
（第４実施形態）
図７は、第４実施形態に係る液晶表示装置の駆動回路を示す図である。この駆動回路は、デジタル−アナログ変換回路４００を含む。デジタル−アナログ変換回路４００には、５ビットのデジタル信号が入力されるようになっている。各ビットのデジタル信号Ｄ0 〜Ｄ4 は、ラッチ回路Ａ0 〜Ａ4 及びＢ0 〜Ｂ4 を介してデジタル−アナログ変換回路４００に入力される。ラッチ回路Ａ0 〜Ａ4 及びＢ0 〜Ｂ4 のそれぞれの構成は、図１に示すラッチ回路Ａ0 〜Ａ2 及びＢ0 〜Ｂ2 と同様であるので詳細を省略する。
【０１０１】
また、デジタル−アナログ変換回路４００は、図１に示すデジタル−アナログ変換回路１００に電位調整部４１０を加えたものである。そして、デジタル−アナログ変換回路１００に、デジタル信号の下位３ビットＤ0 〜Ｄ2 が入力される点も図１に示す実施形態と同様である。
【０１０２】
本実施形態では、上位２ビットのデジタル信号Ｄ3 、Ｄ4 が、電位調整部４１０に入力される。この電位調整部４１０は、デジタル信号Ｄ3 、Ｄ4 に応じて、高電位配線１０２の電位ＶH 及び低電位配線１０４の電位ＶL を変えるようになっている。
【０１０３】
図８は、電位調整部４１０によって電位ＶH 及びＶL を変える例を示す図である。同図に示すように、本実施形態では、デジタル信号の上位２ビットが００のときにはＶH ＝８、ＶL ＝０となり、上位２ビットが０１のときにはＶH ＝１６、ＶL ＝８となり、上位２ビットが１０のときにはＶH ＝２４、ＶL ＝１６となり、上位２ビットが１１のときにはＶH ＝３２、ＶL ＝２４となる。
【０１０４】
詳しくは、電位調整部４１０は、入力されたデジタル信号Ｄ3 、Ｄ4 が００であるかどうかを判断し、ＹＥＳなら高電位配線１０２に８Ｖを印加し、低電位配線１０４を０Ｖとする。ＮＯなら、デジタル信号Ｄ3 、Ｄ4 が０１であるかどうかを判断し、ＹＥＳなら高電位配線１０２に１６Ｖを印加し、低電位配線１０４に８Ｖを印加する。ＮＯなら、デジタル信号Ｄ3 、Ｄ4 が１０であるかどうかを判断し、ＹＥＳなら高電位配線１０２に２４Ｖを印加し、低電位配線１０４に１６Ｖを印加する。ＮＯなら、デジタル信号Ｄ3 、Ｄ4 は１１であるから、高電位配線１０２に３２Ｖを印加し、低電位配線１０４に２４Ｖを印加する。
【０１０５】
こうすることで、図８に示すように、アナログ出力Ｖs には、１Ｖずつ増減する０〜３１Ｖの電位があらわれる。この電位によって、液晶表示装置を駆動することができる。
【０１０６】
本実施形態によれば、電位調整部４１０の構成を変えるだけで、所望のビット数のデジタル信号に対応したアナログ出力Ｖs を得ることができる。電位調整部４１０には、ソフトウエアを利用することができるので、構成を変えることは容易である。
【０１０７】
なお、電位調整部にも、本発明を適用したデジタル−アナログ変換器を用いることができる。
【０１０８】
（第５実施形態）
図９は、第５実施形態に係る液晶表示装置の駆動方法を説明する図である。また、図９は、液晶表示装置における液晶への印加電圧と液晶の光透過率との関係を表すグラフである。このグラフから明らかなように、印加電圧と光透過率とは、非線形の関係にある。そして、印加電圧が均等の割合で増減しても、光透過率は均等の割合で増減しないため、液晶表示装置において適正な階調を得られない。
【０１０９】
そこで、本実施形態では、光透過率が均等の割合で増減するように、ガンマ補正を行えるようになっている。
【０１１０】
そのため、本実施形態では、図７に示す液晶表示装置の駆動回路が使用されており、電位調整部４１０による電位ＶH 及び電位ＶL の調整によって、ガンマ補正が行われるようになっている。
【０１１１】
詳しくは、電位調整部４１０は、光透過率の変化範囲を均等に４分割して区画された分割範囲の最小値及び最大値に対応する印加電圧の範囲でアナログ出力ができるように、電位ＶH 及び電位ＶL を変化させている。なお、光透過率の範囲を４分割したのは、電位調整部４１０に対応するデジタル信号が上位２ビットだからである。上位ｎビットが電位調整部４１０に対応すれば、光透過率の変化範囲を２n 分割することになる。
【０１１２】
こうして、供給される電位ＶH 及び電位ＶL が決定され、対応するアナログ出力Ｖs が印加電圧となる。
【０１１３】
また、アナログ出力Ｖs は、デジタル信号の上位２ビットが増減したときに重複したアナログ出力Ｖs があらわれないようにすることが好ましい。
【０１１４】
すなわち、図９に示すように、デジタル信号の上位２ビットが００のときには、印加電圧（アナログ出力Ｖs ）は、
０≦Ｖs ＜Ｖ1
であり、デジタル信号の上位２ビットが０１のときには、
Ｖ1 ≦Ｖs ＜Ｖ2
であり、デジタル信号の上位２ビットが１０のときには、
Ｖ2 ≦s ＜Ｖ3
であり、デジタル信号の上位２ビットが１１のときには、
Ｖ3 ≦Ｖs ＜Ｖsmax
となることが好ましい。こうして、重複したアナログ出力Ｖs をなくして、液晶表示装置における適正な階調を得ることができる。
【０１１５】
（第６実施形態）
図１０は、第６実施形態に係るデジタル−アナログ変換回路を示す図である。このデジタル−アナログ変換回路５００は、第１実施形態の駆動回路５０において、デジタル−アナログ変換回路１００の代わりに使用することができる。
【０１１６】
デジタル−アナログ変換回路５００は、可変抵抗部Ｒ51がスイッチＴ50〜Ｔ52から構成され、可変抵抗部Ｒ52がスイッチＴ60〜Ｔ62から構成される点で、デジタル−アナログ変換回路１００と異なる。これ以外の構成は、デジタル−アナログ変換回路１００と同様であるので、同一の符号を付して説明を省略する。
【０１１７】
スイッチＴ50〜Ｔ52は、Ｎチャネル形のＭＯＳ  ＦＥＴ（電解効果トランジスタ）で構成されており、それぞれのゲートがラッチ回路Ｂ0 〜Ｂ2 に接続されている。また、スイッチＴ50〜Ｔ52は、ソース・ドレイン間の寄生抵抗の値が、図１の抵抗ｒ10〜ｒ12の抵抗値に等しくなっている。すなわち、
Ｔ50：１Ω
Ｔ51：１／２Ω
Ｔ52：１／４Ω
となっている。
【０１１８】
したがって、スイッチＴ50〜Ｔ52は、図１のスイッチＴ10〜Ｔ12及び抵抗ｒ10〜ｒ12と同等の機能を果たす。
【０１１９】
一方、スイッチＴ60〜Ｔ62は、Ｐチャネル形のＭＯＳ  ＦＥＴ（電解効果トランジスタ）で構成されており、それぞれのゲートがラッチ回路Ｂ0 〜Ｂ2 に接続されている。また、スイッチＴ60〜Ｔ62は、ソース・ドレイン間の寄生抵抗の値が、図１の抵抗ｒ20〜ｒ22の抵抗値に等しくなっている。すなわち、
Ｔ60：１Ω
Ｔ61：１／２Ω
Ｔ62：１／４Ω
となっている。
【０１２０】
したがって、スイッチＴ60〜Ｔ62は、図１のスイッチＴ20〜Ｔ22及び抵抗ｒ20〜ｒ22と同等の機能を果たす。
【０１２１】
なお、スイッチＴ50〜Ｔ52及びＴ60〜Ｔ62において、ソース・ドレイン間の寄生抵抗の値は、電流通路（チャネル）の幅及び長さを変えることで調整することができる。すなわち、チャネル幅を大きくすれば抵抗値が小さくなり、チャネル長を大きくすれば抵抗値が大きくなる。
【０１２２】
こうして、本実施形態では、可変抵抗部Ｒ51、Ｒ52において、別部材としての抵抗を省略することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る液晶表示装置用の駆動回路を示す図である。
【図２】第１の実施形態に係る液晶表示装置の分解斜視図である。
【図３】第１の実施形態において、デジタル信号に応じて変化する可変抵抗部Ｒ1 及びＲ2 の抵抗値、両者の抵抗値の合計及びアナログ出力の電位の関係を示す図である。
【図４】第１の実施形態における可変抵抗部の抵抗値を比で表した図である。
【図５】本発明の第２実施形態に係るデジタル−アナログ変換回路を示す図である。
【図６】本発明の第３実施形態に係るデジタル−アナログ変換回路を示す図である。
【図７】本発明に係る第４実施形態に係る液晶表示装置の駆動回路を示す図である。
【図８】第４実施形態において、電位調整部によって電位及びを変える例を示す図である。
【図９】本発明の第５実施形態に係る液晶表示装置の駆動方法を説明する図である。
【図１０】本発明の第６実施形態に係るデジタル−アナログ変換回路を示す図である。
【図１１】従来のデジタル−アナログ変換回路を示す図である。
【符号の説明】
１００  デジタル−アナログ変換回路
１０２  高電位配線
１０４  低電位配線
１０６  出力配線
Ｄ0 〜Ｄ2   デジタル信号
Ｖs   アナログ出力
ＶH   高電位
ＶL   低電位
Ｒ1 、Ｒ2   可変抵抗部
ｒ10〜ｒ12、ｒ20〜ｒ22  抵抗
ｒx   付加抵抗
Ｔ10〜Ｔ12、Ｔ20〜Ｔ22  スイッチ
【図１】
0003812130.tif 000002
【図２】
0003812130.tif 000003
【図３】
0003812130.tif 000004
【図４】
0003812130.tif 000005
【図５】
0003812130.tif 000006
【図６】
0003812130.tif 000007
【図７】
0003812130.tif 000008
【図８】
0003812130.tif 000009
【図９】
0003812130.tif 000010
【図１０】
0003812130.tif 000011
【図１１】
0003812130.tif 000012