(57)【特許請求の範囲】
【請求項１】
主面を有する絶縁層と、
前記絶縁層の前記主面上に設けられ、前記絶縁層の前記主面側の底面と、側面及び上面を有する第１の半導体層と、
前記第１の半導体層の少なくとも前記側面上に設けられ、前記第１の半導体層と異なる格子定数を有し、互いに離間して設けられたソース領域及びドレイン領域を有し前記ソース領域及びドレイン領域により定義されるチャネル領域を形成する第２の半導体層と、
前記第２の半導体層の前記チャネル領域上に設けられたゲート絶縁層及びゲート電極とを備え、
前記チャネル領域のチャネル長方向が前記絶縁層の前記主面とほぼ平行であり、
前記第２の半導体層表面における前記チャネル領域の面積が、前記第１半導体層の前記底面の面積よりも大であるＭＩＳ型電界効果トランジスタを備える半導体装置。
【請求項２】
前記第１の半導体層はＳｉＧｅ層であり、前記第２の半導体層がひずみＳｉ層であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の半導体層はＳｉ層であり、前記第２の半導体層はひずみＳｉＧｅ層とすることを特徴とする請求項１記載の半導体装置。
【請求項４】
主面を有する絶縁層と、
前記絶縁層の前記主面上に設けられ、前記絶縁層の前記主面側の底面と、側面及び上面を有し、ｐ型領域を有する第１の半導体層と、
前記第１の半導体層の少なくとも前記側面上に設けられ、前記第１の半導体層と異なる格子定数を有し、ｐ型領域と、互いに離間して設けられたｎ型ソース領域及びｎ型ドレイン領域を有し、前記ｎ型ソース領域及びドレイン領域により定義されるチャネル領域を形成する第２の半導体層と、
前記第２の半導体層の前記チャネル領域上に設けられたゲート絶縁層及びゲート電極とを備え、
前記チャネル領域のチャネル長方向が前記絶縁層の前記主面とほぼ平行であり、前記第２の半導体層表面における前記チャネル領域の面積が前記第１半導体層の前記底面の面積よりも大であるｎチャネルＭＩＳ型電界効果トランジスタ及び、
前記絶縁層の前記主面上に設けられ、前記絶縁層側の前記主面側の底面と、側面及び上面を有し、ｎ型領域を有する第３の半導体層と、
前記第３の半導体層の少なくとも前記側面上に設けられ、前記第３の半導体層と異なる格子定数を有し、ｎ型領域と、互いに離間して設けられたｐ型ソース領域及びｐ型ドレイン領域を有し、前記ｎ型ソース領域及びドレイン領域により定義されるチャネル領域を形成する第４の半導体層と、
前記第４の半導体層の前記チャネル領域上に設けられたゲート絶縁層及びゲート電極とを備え、
前記チャネル領域のチャネル長方向が前記絶縁層の前記主面とほぼ平行であり、
前記第４の半導体層表面における前記チャネル領域の面積が前記第３の半導体層の前記底面の面積よりも大であるｐチャネルＭＩＳ型電界効果トランジスタと、を組み合わせたＣＭＯＳ回路を備えることを特徴とする半導体装置。
【請求項５】
前記ｎチャネルＭＩＳ型電界効果トランジスタの前記第１の半導体層はＳｉＧｅ層でありかつ前記第２の半導体層がひずみＳｉ層であり、
前記ｐチャネルＭＩＳ型電界効果トランジスタの前記第３の半導体層はＳｉＧｅ層でありかつ前記第４の半導体層はひずみＳｉ層であることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記ｎチャネルＭＩＳ型電界効果トランジスタの前記第１の半導体層はＳｉＧｅ層でありかつ前記第２の半導体層がひずみＳｉ層であり、
前記ｐチャネルＭＩＳ型電界効果トランジスタの前記第３の半導体層はＳｉ層であり、前記第４の半導体層はひずみＳｉＧｅ層とすることを特徴とする請求項４記載の半導体装置。
【請求項７】
絶縁層とＳｉＧｅ層との積層体を形成する工程と、
前記ＳｉＧｅ層をエッチングし、前記絶縁層上に前記絶縁層側の底面と、側面及び上面を有する突起状のＳｉＧｅ層を形成する工程と、
前記積層体を酸化することにより前記ＳｉＧｅ層のＧｅ組成を高濃度化する工程と、
前記ＳｉＧｅ層の側面にＳｉ層を形成する工程と、
前記Ｓｉ層上にソース領域、ドレイン領域、ゲート絶縁層及びゲート電極とを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
絶縁層と前記絶縁層上に積層されたシリコン層とを備える半導体基板の前記シリコン層上に、選択的に、シリコン酸化物層及び前記シリコン酸化物層上に積層されたシリコン窒化物層とを備えるマスクを形成する工程と、
前記マスクが形成された部分以外の前記シリコン層上にＳｉＧｅ層を積層する工程と、
前記半導体基板に熱酸化処理を施すことにより、前記ＳｉＧｅ層表面に酸化物層を形成すると同時にＳｉＧｅ層とシリコン層との積層体をＳｉＧｅ層単層に変化する工程と、
前記酸化物層と、前記マスクを除去する工程とを備える半導体基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳ型電界効果型トランジスタを用いた半導体装置及びその製造方法、またそれに用いられる半導体基板の製造方法を提供するものである。
【０００２】
【従来の技術】
現在の半導体素子の中核的存在であるシリコンＭＯＳ電界効果トランジスタは、素子寸法の微細化、特にゲート長の縮小によって高密度集積化と駆動力の増大を同時に達成してきた。しかしながら近い将来、従来のトレンドに従った素子の微細化は物理的、経済的な壁にぶつかることが指摘されている。そこで今後は微細化以外の手法による高速化、低消費電力化の技術を確立する必要がある。
【０００３】
応力ひずみを加えたＳｉ結晶では、電子及び正孔の移動度を向上することは以前より知られていた。またこの特性をＭＩＳ型電界効果トランジスタ（ＭＩＳＦＥＴ）のチャネル部分に適用した高性能素子も試作されている。
【０００４】
具体的にはＳｉ結晶よりわずかに格子定数の大きなＳｉＧｅ結晶層を下地として、この上に薄いＳｉ薄層を積層することによりひずみＳｉ層を形成した半導体基板を用いたＭＩＳ型電界効果トランジスタが提案されている。この電界効果型トランジスタは、前記ひずみＳｉ層においてキャリアが高移動度特性を示すため、これをチャネル領域として使用することによって高速かつ低消費電力化を図ることができる。
【０００５】
一方、ＭＩＳ型電界効果トランジスタの短チャネル効果抑制のためのチャネル不純物の高濃度化はソース／ドレイン拡散層の寄生容量の増大を招く。この寄生容量の低減のために、シリコンウエハ上に絶縁層を具備しさらに前記絶縁層上に半導体層を具備する、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）構造を有する半導体基板を使用することが有効であることが知られている。
【０００６】
そこで前記シリコンウエハ／ＳｉＧｅ結晶層／Ｓｉ酸化層（絶縁層）／ＳｉＧｅ結晶層／ひずみＳｉ層が形成された半導体基板を用いたＭＩＳ電界効果トランジスタが提案されている。
【０００７】
図１２に示すように、従来のひずみＳｉ層をチャネルに用いたＭＩＳ型電界効果トランジスタは、Ｓｉ基板１１０上に、応力を十分に緩和する程度に厚く設けられたＳｉＧｅ結晶層１３０と、ＳｉＧｅ結晶層１３０中に埋め込まれた絶縁層１２０と、上側のＳｉＧｅ結晶層１３０上にエピタキシャル成長させたひずみＳｉ層１４０を有している。さらにこのひずみＳｉ層１４０表面に形成されたゲート絶縁層１７０と、ゲート絶縁層１７０上に形成されたゲート電極１８０と、さらにゲート電極１８０をマスクとして不純物が注入されて形成されたソース領域、ドレイン領域を備えている。この構造のＭＩＳ型電界効果トランジスタはひずみＳｉ層１４０にチャネルが形成される。
【０００８】
しかしながらこの構造では、絶縁層１２０とＳｉＧｅ結晶層１３０との界面に欠陥が多く、通常のＧｅを含まないＳＯＩに形成されているＳｉ層と絶縁層の界面の特性に対してその特性が劣り、ＳＯＩのひずみのないＳｉ層をチャネルとするＭＩＳ型電界効果トランジスタに比べてリーク電流が多くなるといった問題が起こっている。
【０００９】
【発明が解決しようとする課題】
本発明では絶縁層上に形成されたＳｉＧｅ結晶層に接合するひずみＳｉ層をチャネル層に用いるＭＩＳ型電界効果トランジスタにおいて、絶縁層とＳｉＧｅ結晶層との界面の欠陥等に起因する問題が、リーク電流特性等に悪影響を与えないよう改良したＭＩＳ型電界効果トランジスタを備える半導体装置及びその製造方法、また、それに用いられる半導体基板の製造方法を提供する。
【００１０】
【課題を解決するための手段】
本発明は、
主面を有する絶縁層と、
前記絶縁層の前記主面上に設けられ、前記絶縁層の前記主面側の底面と、側面及び上面を有する第１の半導体層と、
前記第１の半導体層の少なくとも前記側面上に設けられ、前記第１の半導体層と異なる格子定数を有し、互いに離間して設けられたソース領域及びドレイン領域を有し前記ソース領域及びドレイン領域により定義されるチャネル領域を形成する第２の半導体層と、
前記第２の半導体層の前記チャネル領域上に設けられたゲート絶縁層及びゲート電極とを備え、
前記チャネル領域のチャネル長方向が前記絶縁層の前記主面とほぼ平行であり、前記第２の半導体層表面における前記チャネル領域の面積が、前記第１半導体層の前記底面の面積よりも大であるＭＩＳ型電界効果トランジスタを備える半導体装置である。
【００１１】
前記第１の半導体層はＳｉＧｅ層であり、前記第２の半導体層がひずみＳｉ層であることが望ましい。
【００１２】
また、前記第１の半導体層はＳｉ層であり、前記第２の半導体層はひずみＳｉＧｅ層とすることが望ましい。
【００１３】
また、本発明は、
主面を有する絶縁層と、
前記絶縁層の前記主面上に設けられ、前記絶縁層の前記主面側の底面と、側面及び上面を有し、ｐ型領域を有する第１の半導体層と、
前記第１の半導体層の少なくとも前記側面上に設けられ、前記第１の半導体層と異なる格子定数を有し、ｐ型領域と、互いに離間して設けられたｎ型ソース領域及びｎ型ドレイン領域を有し、前記ｎ型ソース領域及びドレイン領域により定義されるチャネル領域を形成する第２の半導体層と、
前記第２の半導体層の前記チャネル領域上に設けられたゲート絶縁層及びゲート電極とを備え、
前記チャネル領域のチャネル長方向が前記絶縁層の前記主面とほぼ平行であり、前記第２の半導体層表面における前記チャネル領域の面積が前記第１半導体層の前記底面の面積よりも大であるｎチャネルＭＩＳ型電界効果トランジスタ及び、
前記絶縁層の前記主面上に設けられ、前記絶縁層側の前記主面側の底面と、側面及び上面を有し、ｎ型領域を有する第３の半導体層と、
前記第３の半導体層の少なくとも前記側面上に設けられ、前記第３の半導体層と異なる格子定数を有し、ｎ型領域と、互いに離間して設けられたｐ型ソース領域及びｐ型ドレイン領域を有し、前記ｎ型ソース領域及びドレイン領域により定義されるチャネル領域を形成する第４の半導体層と、
前記第４の半導体層の前記チャネル領域上に設けられたゲート絶縁層及びゲート電極とを備え、
前記チャネル領域のチャネル長方向が前記絶縁層の前記主面とほぼ平行であり、前記第４の半導体層表面における前記チャネル領域の面積が前記第３の半導体層の前記底面の面積よりも大であるｐチャネルＭＩＳ型電界効果トランジスタと、を組み合わせたＣＭＯＳ回路を備えることを特徴とする半導体装置である。
【００１４】
前記ｎチャネルＭＩＳ型電界効果トランジスタの前記第１の半導体層はＳｉＧｅ層でありかつ前記第２の半導体層がひずみＳｉ層であり、
前記ｐチャネルＭＩＳ型電界効果トランジスタの前記第３の半導体層はＳｉＧｅ層でありかつ前記第４の半導体層はひずみＳｉ層であることが望ましい。
【００１５】
また前記ｎチャネルＭＩＳ型電界効果トランジスタの前記第１の半導体層はＳｉＧｅ層でありかつ前記第２の半導体層がひずみＳｉ層であり、
前記ｐチャネルＭＩＳ型電界効果トランジスタの前記第３の半導体層はＳｉ層であり、前記第４の半導体層はひずみＳｉＧｅ層とすることが望ましい。
【００１６】
また、本発明は、
絶縁層とＳｉＧｅ層との積層体を形成する工程と、
前記ＳｉＧｅ層をエッチングし、前記絶縁層上に前記絶縁層側の底面と、側面及び上面を有する突起状のＳｉＧｅ層を形成する工程と、
前記積層体を酸化することにより前記ＳｉＧｅ層のＧｅ組成を高濃度化する工程と、
前記ＳｉＧｅ層の側面にＳｉ層を形成する工程と、
前記Ｓｉ層上にソース領域、ドレイン領域、ゲート絶縁層及びゲート電極とを形成する工程とを備えることを特徴とする半導体装置の製造方法である。
【００１７】
また、本発明は、絶縁層と前記絶縁層上に積層されたシリコン層とを備える半導体基板の前記シリコン層上に、選択的に、シリコン酸化物層及び前記シリコン酸化物層上に積層されたシリコン窒化物層とを備えるマスクを形成する工程と、前記マスクが形成された部分以外の前記シリコン層上にＳｉＧｅ層を積層する工程と、
前記半導体基板に熱酸化処理を施すことにより、前記ＳｉＧｅ層表面に酸化物層を形成すると同時にＳｉＧｅ層とシリコン層との積層体をＳｉＧｅ層単層に変化する工程と、
前記酸化物層と、前記マスクを除去する工程とを備える半導体基板の製造方法である。
【００１８】
本発明にかかる半導体装置は、絶縁層上に形成された第１の半導体層、例えばＳｉＧｅ結晶層、に接合された、第１の半導体層と異なる格子定数を有し結晶格子に応力ひずみを有する第２の半導体層、例えばひずみＳｉ層、をチャネル層に用いるＭＩＳ型電界効果トランジスタ及びそのような電界効果トランジスタを組み合わせたＣＭＯＳ回路に関わるものである。
【００１９】
このようなＭＩＳ型電界効果トランジスタにおいて、絶縁層上に形成された第１の半導体層の少なくとも側面に第２の半導体層を接合させて、さらにゲートを前記第２の半導体層上に形成するにあたり、第２の半導体層表面のチャネルとなる部分の面積をＳｉＧｅ層と絶縁層との接合面積よりも小さくするようにゲートを形成することにより、トランジスタの素子サイズに対して絶縁層とＳｉＧｅ層との接合部分の面積を小さくし、界面の欠陥等に起因する悪影響を低減するものである。
【００２０】
本発明において、第１の半導体層をＳｉＧｅ結晶層とし、第２の半導体層をひずみＳｉとした場合、ＳｉＧｅ結晶層表面を覆うひずみＳｉ層がチャネルとなる。ひずみＳｉチャネルでは電子の移動度及び正孔の移動度が通常のＳｉ層と比べて増大することが報告されている。したがって、ｐチャネルＭＩＳ型電界効果トランジスタでもｎチャネルＭＩＳ型電界効果トランジスタでもキャリアが高移動度を示す高性能のＭＩＳ型電界効果トランジスタを製造することができる。また、第１の半導体層をＳｉ結晶層とし、第２の半導体層をひずみＳｉＧｅ結晶層とした場合、本発明の係るＭＩＳ型電界効果トランジスタでは表面を覆うひずみＳｉＧｅ結晶層がチャネルとなる。このひずみＳｉＧｅ結晶層をチャネルとした構造は正孔移動度が増大するためｐチャネルＭＩＳ型電界効果トランジスタとして適している。
【００２１】
本発明において、ＳｉＧｅ層におけるＧｅ組成の望ましい範囲は５原子％以上８０原子％以下、より好ましくは１０原子％以上５０原子％以下の範囲であることにより適正な結晶ひずみの授受を隣接するシリコン層との間に行なうことができる。
【００２２】
本発明に係る電界効果トランジスタを用い、ｎチャネル、ｐチャネル両方のＭＩＳ型電界効果トランジスタを形成し、それらを組み合わせればキャリアの移動度が高い高速動作の相補型電界効果トランジスタを作成することが可能となる。
【００２３】
このとき、ｎチャネルＭＩＳ型電界効果トランジスタの第１の半導体層をＳｉＧｅ結晶層とし、第２の半導体層をひずみＳｉとしたひずみＳｉ層がチャネルであるｎチャネルＭＩＳ型トランジスタ、ｐチャネルＭＩＳ型電界効果トランジスタの第３の半導体層をＳｉＧｅ結晶層とし、第４の半導体層をひずみＳｉとしたひずみＳｉ層がチャネルであるｐチャネルＭＩＳ型電界効果トランジスタを用いた場合両トランジスタともにキャリアが高移動度を示ため、高速の相補型電界効果トランジスタが形成できる。
【００２４】
また、ｐチャネルＭＩＳ型電界効果トランジスタとして、第３の半導体層をＳｉ結晶層とし、第４の半導体層をひずみＳｉＧｅ結晶層としたひずみＳｉＧｅ層がチャネルであるトランジスタを用い、ｎチャネルＭＩＳ電界効果トランジスタとして、第１の半導体層をＳｉＧｅ結晶層とし、第２の半導体層をひずみＳｉとしたひずみＳｉチャネルであるトランジスタを用いた相補型電界効果トランジスタも、両トランジスタともにキャリアが高移動度を示ため、高速の相補型電界効果トランジスタが形成できる。
【００２５】
また、相補型電界効果トランジスタ一方の電界効果トランジスタのみが、本発明に係る第１及び第２の半導体層を用いたＭＩＳ型電界効果トランジスタであっても良い。例えばｐチャネルＭＩＳ型電界効果トランジスタとして正孔の移動度が高い、緩和したＳｉＧｅ層をチャネルとするＭＩＳ型電界効果トランジスタ（この場合第１及び第２の半導体層の積層を必要としない）を用い、ｎ型ＭＩＳ型電界効果トランジスタとして本発明に係るひずみＳｉ層をチャネルとするＭＩＳ型電界効果トランジスタを用いてもよい。
【００２６】
また、例えば上記の如くの相補型電界効果トランジスタを製造する場合は、絶縁層上の同一面上にシリコン層領域と緩和したＳｉＧｅ層領域が混在した基板を用意する必要がある。すなわち基板上の指定の位置をＳｉ及びＳｉＧｅで構成する必要がある。本発明の半導体基板の製造方法によれば、そのような基板を容易に製造することが可能となる。
【００２７】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の一実施例を示すＭＩＳ型電界効果トランジスタの概略斜視図である。
【００２８】
例えばＳｉ等の半導体基板１０上にシリコン酸化物等の絶縁層２０が形成され、絶縁層２０上に突起状にＳｉＧｅ層（第１の半導体層）３０が設けられている。前記ＳｉＧｅ層３０の側面及び上面には、ＳｉＧｅ層３０を覆うようにひずみＳｉ層（第２の半導体層）４０が形成されている。ひずみＳｉ層４０は、少なくともＳｉＧｅ層３０の側面に形成されていればよく、また図１に示すように側面及び上面に連続して形成されていても良い。またゲート電極８０がゲート絶縁層７０を介してひずみＳｉ層４０の側面及び上面を覆うように帯状に設けられている。ひずみＳｉ層４０のゲート絶縁層７０及びゲート電極８０に覆われていない部分は不純物を高濃度にドーピングし活性化したソース領域５０及びドレイン領域６０である。ソース領域５０及びドレイン領域６０の間のゲートに覆われたひずみＳｉ層４０に絶縁層２０表面と平行方向に電流が流れるようチャネルが形成される。ゲート電極８０はゲート絶縁層７０を介してチャネルに電界効果を及ぼし、３端子電界効果型トランジスタ動作を行なう。この構造は、ｐチャネルＭＩＳ型電界効果トランジスタでもｎチャネルＭＩＳ型電界効果トランジスタでも同様に製造することができる。
【００２９】
図２は、図１のａ−ａ´断面図を示したものである。
【００３０】
このトランジスタ１つにおける絶縁層２０とＳｉＧｅ層（第１の半導体層）３０の接合面積（即ちＳｉＧｅ層２０の底面の面積、図中Ａで示す面）をσ1とし、ＳｉＧｅ層３０の幅をｄ1、ゲート（ゲート絶縁層７０及びゲート電極８０）の長さ（図２では奥行き、チャネル長に相当する）をＬｇ1とすると、σ1＝ｄ×Ｌｇ1である。
【００３１】
一方、このトランジスタ１つのチャネル形成面の面積（素子面積）をφ1とし、第２の半導体層表面の４０の幅をｄ1´、第２の半導体層の４０の高さをｗ1´とすると、チャネル幅は（２ｗ1´＋ｄ1´）となり、したがってφ1＝（２ｗ1´＋ｄ1´）×Ｌｇ1である。
【００３２】
ここでｄ1＜ｄ1´であるから、σ1＝ｄ1×Ｌｇ1＜＜（２ｗ1´＋ｄ1´）×Ｌｇ1＝φ1となる。つまりσ1＜＜φ1であり、１つのトランジスタにおいて絶縁層２０とＳｉＧｅ層４０との接合部分の面積が、素子面積に対して非常に小さくなっている。
【００３３】
一方、図１２に従来のひずみＳｉ層をチャネルとするＭＩＳ型電界効果トランジスタの断面図を示す。
【００３４】
このトランジスタ１つにおける絶縁層１２０とＳｉＧｅ層１３０の接合面積（図中Ｂで示す面）をσ2とし、ゲート（ゲート絶縁層７０及びゲート電極８０）の長さ（図３では幅、チャネル長に相当する）をＬｇ2とし、ゲートの幅（図３では奥行き）をｗ2とするとσ2＝Ｌｇ2×ｗ2である。
【００３５】
一方、このトランジスタ１つのチャネル形成面の面積（素子面積）をφ2とすると、φ2＝Ｌｇ2×ｗ2で表される。
【００３６】
つまりσ2＝Ｌｇ2×ｗ2＝φ2となる。つまり１つのトランジスタにおいて絶縁層１２０とＳｉＧｅ層１３０との接合部分の面積が、素子面積と同じである。
【００３７】
図２の構造と図１２の構造を比較すれば明らかなように、本発明によれば、１つのトランジスタの素子サイズに対して絶縁層とＳｉＧｅ層との接合部分の面積を小さくなり、界面の欠陥等に起因する悪影響が低減される。
（第２の実施形態）
図３〜図６は本発明の一実施形態に係わるＭＩＳ型電界効果トランジスタのプロセスの一例を示す概略断面図である。以下、図３〜図６を用いて、本発明の一実施形態に係わるＭＩＳ型電界効果トランジスタの製造方法について説明する。
【００３８】
まず、図３（ａ）に示すように、シリコン酸化物からなる絶縁層１１上に第1の半導体層である格子緩和したＳｉＧｅ結晶層１２が積層されたＳＧＯＩ（ＳｉＧｅ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板を用意した。
【００３９】
このＳＧＯＩ基板の製造方法は特に限定されず、たとえば、シリコンウエハ上にＳｉＧｅ結晶層をエピタキシャル成長させ、さらにＳｉＧｅ結晶層にＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法を用いて酸素イオンをイオン注入し、ＳｉＧｅ結晶層中に絶縁層（シリコン酸化物層）を形成する方法や、表面を熱酸化し絶縁層（シリコン酸化物層）が形成された第１のシリコンウエハに、表面にＳｉＧｅ結晶層を成長した第２のシリコンウエハを張り合わせた後、前記第２のシリコンウエハを、前記ＳｉＧｅ結晶層が第１のシリコンウエハの絶縁層表面に残留した状態で剥離する方法などにより得ることができる。これらの方法で得られたＳＧＯＩ基板に、追加の高温熱酸化を施し絶縁層上のＳｉＧｅ結晶層を薄層化し、ＳｉＧｅ結晶層のＧｅ濃度を濃縮する方法を組み合わせることも有効である。
【００４０】
本実施形態では、絶縁層１１は厚さ１００ｎｍのシリコン酸化物よりなり、前記絶縁層１１上に、厚さ１００ｎｍ、Ｇｅ組成が１０原子％のＳｉＧｅ結晶層１２を有するＳＧＯＩ基板を用いた。
【００４１】
本発明において、絶縁層１１の層厚は、プロセス上からの大きな制約は無い。ただし、後工程で絶縁層１１上のＳｉＧｅ結晶層、あるいはひずみＳｉ層などを、絶縁層１１とのエッチング速度の差を利用して、選択エッチングする工程が用いられるため、絶縁層１１の厚さが１ｎｍ以上であることが望ましい。
【００４２】
また、本発明において、ＳｉＧｅ結晶層１２の面方位は（００１）が望ましい。また、ここで形成されるＳｉＧｅ結晶層１２の厚さは、素子を構成したときのＳｉＧｅ結晶層よりなる突起状部分（フィン）の高さ以上の値が要求される。
【００４３】
次に、素子を構成するフィンを作成するために、図３（ｂ）に示すように、ＳｉＧｅ結晶層１２表面にシリコン酸化物あるいはシリコン窒化物からなるマスク１３を形成した。
【００４４】
このマスク１３を形成するには、ＳｉＧｅ結晶層１２上に熱酸化により熱酸化層を形成するか、あるいはＣＶＤ法によりシリコン窒化物層を形成した後、この熱酸化層もしくはシリコン窒化物層上にレジストパターンを形成し、前記レジストパターンをマスクとして前記熱酸化層もしくはシリコン窒化物層をエッチングして作成することができる。
【００４５】
次にマスク１３を用いてＳｉＧｅ結晶層１２のフィンとして残す部分以外をドライエッチング法、たとえばＲＩＥ法にて除去し、図３（ｃ）に示すように絶縁層１１を露出した。本実施形態ではマスク１３の幅Ｄが４０ｎｍ、奥行きＬｇ（ここでは紙面に対して垂直方向の長さ）が２μｍであった。このときＳｉＧｅ結晶層１２の側面が（０１０）面、あるいは（１００）面を向いていることが望ましい。もしくは（１１０）面あるいはそれと等価の面でも許容できる。
【００４６】
次にドライエッチングによりダメージを受けたフィンの表面を回復させるために、マスク１３を残したまま、図３（ｄ）に示すようにＳｉＧｅ結晶層１２に対して熱酸化を施した。
【００４７】
この熱酸化の過程で、マスク１３として熱酸化層を用いた場合、ＳｉＧｅ結晶層１２は側面およびマスク１３で覆われた上面が酸化され新たに酸化層１４が形成される。このとき酸化層１４中からＧｅ原子がはじき出されるため、残されたＳｉＧｅ結晶層１２はその大きさを小さくするとともに、内部のＧｅ濃度が上昇する。一方、マスク１３としてシリコン窒化物を用いた場合、マスク１３で覆われた上面は酸化が進まないが、マスク１３のない側面は酸化されて酸化層１４が形成され、酸化層１４中からＧｅ原子がはじき出されるため、残されたＳｉＧｅ結晶層は、Ｇｅ濃度が増加すると共にその幅が狭くなる。
【００４８】
本実施形態で、マスク１３としてシリコン窒化物を用い、幅Ｄが４０ｎｍのＳｉＧｅ結晶層１２の側面を片面で１０ｎｍずつ酸化した。それにより、ＳｉＧｅ結晶層１２の幅ｄは片面で１０ｎｍ、両面で２０ｎｍ薄くなり、２０ｎｍの厚さが残った。また、ＳｉＧｅ結晶層１２のＧｅ組成は２０原子％に上昇した。
【００４９】
この熱酸化の条件は、たとえば、処理温度がＳｉＧｅ結晶層の結晶構造を回復させる温度であるとともに、ＳｉＧｅの融点よりも低温であることが望ましく、具体的には９００℃以上１３５０℃以下、より好ましくは１０００℃以上１３５０℃以下であることが望ましい。ＳｉＧｅはＧｅ濃度が増加するとその融点が低下するので、温度設定には注意を要する。熱酸化温度がこの範囲であると絶縁層１１とＳｉＧｅ結晶層１２との界面に酸化層１４からはじき出されたＧｅ原子がパイルアップせず欠陥などが発生しにくい。また熱酸化の際の雰囲気は酸素濃度が５％〜１００％である雰囲気が挙げられる。
【００５０】
本発明においてＳｉＧｅ結晶層１２よりなるフィンの幅ｄは、後工程で形成されるＳｉ結晶層にひずみを与えるために１０ｎｍ以上５０ｎｍ以下であることが望ましい。本発明においてＳｉＧｅ結晶層１２よりなるフィンの奥行き（ここでは紙面に対して垂直方向の長さ）ｌｇはチャネルのゲート長とソース・ドレイン電極の長さの合計を決定する値であり、０．５μｍ以上５μｍ以下の範囲が挙げられる。本発明においてＳｉＧｅ結晶層１２よりなるフィンの高さＷはチャネルのゲート幅を決定する値となるため、５０ｎｍ以上は必要となる。最大値については、素子設計上からは制約は少ないが、フィンの高さ、あるいは底面に対する高さの比（アスペクト比）が大きいとプロセスが難しくなるため、１μｍ以下が望ましい。
【００５１】
その後、図３（ｅ）に示すように表面のマスク１３および熱酸化層１４をウエットエッチング等で除去し、表面処理を施した後にＳｉＧｅ結晶層１２表面にエピタキシャル成長にてＳｉ層を成長させた。このＳｉ層は、第２の半導体層であるひずみＳｉ層１５である。本実施形態では厚さ７ｎｍのひずみＳｉ層を形成した。
【００５２】
本発明においては、ひずみＳｉ層１５の厚さは５ｎｍ以上３０ｎｍ以下であることが望ましい。
【００５３】
このようにして得られた表面にひずみＳｉ層を有するフィンに対してゲート加工及びソース／ドレインの加工をしてＭＩＳＦＥＴが完成する。
【００５４】
以下、上記にようにして得られた、表面にひずみＳｉ層を有するフィンを使用したＭＩＳＦＥＴを形成するためのプロセスの詳細を述べる。ＭＩＳＦＥＴを作成するプロセスは大きく２種類に大別される。ひとつは、従来の平面型のＭＯＳＦＥＴ作成の場合と同様に、ゲート加工を施してから、ソース／ドレインの加工を行うもの、他方は先にソース／ドレインの加工を施し、その後にゲート加工を行うものである。
【００５５】
図４〜図６を用いて、ゲート加工を先に行うプロセスの例を説明する。図４（ａ）、（ｂ）〜図６（ａ）、（ｂ）の（イ）は基板上面から見た平面図、（ロ）は前記（イ）のＡ−Ａ´方向断面図、（ハ）は前記（イ）のＢ−Ｂ´方向断面図である。
【００５６】
図３に示す工程で得られたフィンの概略図を図４（ａ）に示す。シリコン酸化物よりなる第１絶縁層２１上に、突起状のＳｉＧｅ結晶層２２が形成され、その表面にひずみＳｉ層２３が形成されたフィンが形成されている。
【００５７】
次に図４（ｂ）に示すように、ひずみＳｉ層２３の表面を熱酸化してゲート絶縁層となる第２絶縁層２４を形成した。本実施形態の場合、第２絶縁層２４はシリコン酸化物よりなる。このときの第２絶縁層２４の厚さは４ｎｍであった。その結果、ひずみＳｉ層２３の厚さは５ｎｍとなった。さらに、ＣＶＤ法により第２絶縁層２４表面全面に厚さ２００ｎｍの多結晶Ｓｉを堆積してゲート電極となる導電性層２５を形成した。このときの導電性層２５には高濃度の燐を添加した。燐の添加は多結晶Ｓｉ堆積時に同時に不純物添加する方法でも、多結晶Ｓｉ堆積後にイオン注入により導入する方法でもいずれでも良い。
【００５８】
次に導電性層２５上にレジスト層（図示せず）をパターンニングし、レジスト層をマスクとして導電性層２５をエッチングし、図５（ａ）に示すように、第２絶縁層２４の一部の表面に帯状にゲート電極２５をゲート加工した。このとき、ゲート加工でマスクに用いたレジスト層を利用しフィンにソース／ドレイン領域を形成するために硼素などの不純物をイオン注入しておくことが望ましい。図５（ロ）中不純物が添加された領域の境界を点線で示す。
【００５９】
この後、ゲート電極２５の側壁を作成した。側壁は、まず、図５（ｂ）に示すように、ゲート電極２５、露出した第２絶縁層２４、及び露出した第１絶縁層２１表面全面にＣＶＤ法で側壁となるシリコン酸化物よりなる第３絶縁層２６を堆積した。
【００６０】
次に第３絶縁層２６に対し、選択エッチングを施しゲート電極２５の側面のみ側壁絶縁層２６を残した。このとき選択エッチングの条件をゲート電極２５表面が露出するように設定する事により、ゲート電極２５と、ゲート絶縁層２４の高さが異なるため、図６（ａ）に示すように、ゲート電極２５の側面の側壁絶縁層２６及び側壁絶縁層２６下の第２絶縁層２４（ゲート絶縁層２４）のみを残して、第３絶縁層２６および第２絶縁層２４は完全除去され、フィンのゲート電極２５と、側壁絶縁層２６及びゲート絶縁層２４で覆われた部分以外はひずみＳｉ層２３が露出した。
【００６１】
最後に図６（ｂ）に示すように、露出したひずみＳｉ層２３表面にソース／ドレイン領域となる半導体層２７をＳｉの選択成長で形成した。ここではフィンのひずみＳｉ層２３が露出した領域にのみ新たな半導体層２７が成長する。このとき硼素などの不純物を添加した選択成長を行うことによりソース・ドレイン領域の不純物添加ができる。最後にゲート、ソース／ドレインに電極を形成してＭＩＳ型電界効果トランジスタが完成した。
（第３の実施形態）
本実施形態では、先にソース／ドレインの加工を施し、その後にゲート加工を行うものであり、かつ複数のフィンに対して１組のソース・ドレイン領域を有するひとつのＭＩＳ型電界効果トランジスタを構成する例を示す。具体的には２つのフィンから構成される例について説明する。
【００６２】
図７〜図１０は本発明の一実施形態に係わるＭＩＳ型電界効果トランジスタのプロセスの一例を示す概略断面図である。以下、図７〜図１０を用いて、本発明の一実施形態に関わるＭＩＳ型電界効果トランジスタの製造方法について説明する。図７（ａ）、（ｂ）〜図１０（ａ）、（ｂ）の（イ）は基板上面から見た平面図、（ロ）は前記（イ）のＡ−Ａ´方向断面図、（ハ）は前記（イ）のＢ−Ｂ´方向断面図である。
【００６３】
まず、第２の実施形態同様、図７（ａ）に示すように、絶縁層３１上に第１の半導体層である格子緩和したＳｉＧｅ結晶層３２が積層されたＳＧＯＩ基板を用意した。
【００６４】
本実施形態では絶縁層３１は厚さ１００ｎｍのシリコン酸化物よりなり、前記絶縁層３１上に、厚さ２００ｎｍ、Ｇｅ組成が１０原子％のＳｉＧｅ結晶層３２を有するＳＧＯＩ基板を用いた。
【００６５】
次にこのＳＧＯＩ基板に厚さ１０ｎｍのシリコン酸化物層３３をＣＶＤ法により堆積し、さらに厚さ１０ｎｍのシリコン窒化物層３４を積層した。続いて、ソース・ドレイン領域となる部分を残して前記シリコン窒化物層３４を取り除き、シリコン酸化物層３３を露出させた。さらに、フィン部となる部分を残してフィン周辺部のシリコン酸化物層３３を除去し、ＳｉＧｅ結晶層３２を露出させた。この構造を図７（ｂ）に示す。このときフィン部を覆うシリコン酸化物層３３の幅は２５０ｎｍとした。
【００６６】
この後、図８（ａ）に示すようにドライエッチングによりフィン部周辺のＳｉＧｅ結晶層３２をエッチング除去し、フィン部の突起を形成した。これによりソース・ドレイン領域となるＳｉＧｅ結晶層３２´の間に２つのフィン部となるＳｉＧｅ結晶層３２´´が形成されたことになる。このときフィン部となるＳｉＧｅ結晶層３２´´側面が（０１０）面となることが望ましい。
【００６７】
続いて、酸化温度１０００℃以上で熱酸化を施した。このときの状態を図８（ｂ）に示す。このとき、表面がシリコン窒化物層３４で覆われたソース・ドレイン領域となるＳｉＧｅ結晶層３２´は酸化されないが、シリコン窒化物３４層の無いフィン部となるＳｉＧｅ結晶層３２´´は酸化が進む。すなわちフィン部となるＳｉＧｅ結晶層３２´´はシリコン酸化物層３３で覆われた上部と、シリコン酸化物層３３の無い側面から酸化が進む。この熱酸化によりフィン部となるＳｉＧｅ結晶層３２´´のおよそ１００ｎｍの厚さが酸化する。その結果、フィン部となるＳｉＧｅ結晶層３２´´は高さ１００ｎｍ、幅３０ｎｍとなる。ここでフィン部となるＳｉＧｅ層３２´´の上面には薄いシリコン酸化物酸化層３３が形成されていたため、側面の酸化の速度が、酸化開始時にわずかに速い。
【００６８】
次に図９（ａ）に示すように、ソース・ドレイン領域となるシリコン窒化物層３４を除去した後に、シリコン酸化物層３３ごしに基板に燐のイオンをイオン注入した。このときソース・ドレイン領域となるＳｉＧｅ結晶層３２´にはイオンは注入されるが、フィン部となるＳｉＧｅ層３２´´には熱酸化で厚膜化した厚いシリコン酸化物層３３で覆われているため、イオンは注入されない。
【００６９】
その後、図９（ｂ）に示すようにソース・ドレイン領域表面、フィン部のシリコン酸化層３３を除去し、ＳｉＧｅ結晶層３２´、３２´´表面を露出させたのち、選択成長によりこのＳｉＧｅ結晶層３２´、３２´´面上にのみ厚さ１０ｎｍの第２の半導体層であるひずみＳｉ層３５を成長した。さらにこのひずみＳｉ層３５の表面を厚さ３ｎｍ熱酸化し、シリコン酸化物からなるゲート絶縁層３６を形成した。このときの加熱温度はＧｅの拡散を防ぎ良質なＳｉ／ＳｉＧｅ界面を維持するため８５０℃以下が望ましい。
【００７０】
続いて図１０（ａ）に示すようにフィン部の隙間を埋め込むようにゲート電極として多結晶シリコン層３７をＣＶＤ法により堆積した。ここで多結晶シリコン層３７にはホウ素を添加した。これはＣＶＤによる堆積時に同時にホウ素を添加する方法でも、後からイオン注入により導入方法でも良い。
【００７１】
最後に図１０（ｂ）に示すようにゲートの幅で多結晶シリコン層３７を残して周囲を除去し、ソース／ドレイン領域、多結晶シリコン部にそれぞれ電極を形成してＭＩＳ型電界効果トランジスタＦＥＴが出来上がる。
【００７２】
なお、第１の実施形態〜第３の実施形態では緩和したＳｉＧｅ結晶でフィン中央部を形成し、ひずみシリコン層により表面を覆い、ひずみシリコン層をチャネルとする構造を採用した。また通常のＳｉ結晶でフィン中央部を形成し、表面をひずみＳｉＧｅ結晶層で表面を覆い、このひずみＳｉＧｅ層をチャネルとした構造では正孔移動度が増大する。このようなＳｉＧｅ層をチャネルとする場合は、ゲート絶縁層として、ＳｉＧｅ層を直接酸化して酸化膜をゲートとする方法のほかに、ＳｉＧｅ層の上に２〜５ｎｍ程度（酸化層となる厚さの半分程度）の厚さのＳｉ層を積層し、このＳｉ層を酸化する方法もある。ＳｉＧｅ直接酸化の場合、酸化層からはじき出されたＧｅ原子が界面の特性を劣化させるため問題が生ずることがあるが、Ｓｉ層を酸化する方法ではこの問題はない。ただしＳｉ層の厚さが厚すぎるとチャネルとゲート酸化層間にＳｉ層が残り、移動度などの特性を低下させる。
（第４の実施形態）
第１の半導体層をＳｉとし、第２の半導体層をひずみＳｉＧｅ層とする構造でｐチャネルＭＩＳ型電界効果トランジスタを構成し、第１の半導体層をＳｉＧｅ結晶層とし、第２の半導体層をひずみＳｉとする構造でｎチャネルＭＩＳ電界効果トランジスタを構成し、両者を組み合わせて相補型電界効果トランジスタを製造する場合は、絶縁層上にシリコン層領域と緩和したＳｉＧｅ層領域が混在した基板を用意する必要がある。すなわち基板上の指定の位置をＳｉ及びＳｉＧｅで構成する必要がある。このような基板の製造方法を図１１を用いて説明する。図１１は絶縁層上にＳｉ層領域とＳｉＧｅ層領域を有する基板の製造プロセスの一例を示す概略断面図である。
【００７３】
まず、図１１（ａ）に示すように通常のＳＯＩ基板（絶縁層４１上にシリコン層４２（ＳＯＩ層）が積層された基板、通常はシリコンウエハに埋め込み絶縁膜を形成してなる）を用意した。絶縁層はシリコン酸化物よりなるものであった。ここで絶縁層４１の厚さには指定は無い。絶縁層４１上のシリコン層４２の厚さは数ｎｍ以上でかつ２００ｎｍ程度以下であれば良い。ここでは絶縁層４１上のＳＯＩ層４２の厚さが８０ｎｍであるＳＯＩ基板を例に説明する。
【００７４】
次に、図１１（ｂ）に示すようにこのＳＯＩ基板の全面を熱酸化しシリコン層４２表面に２０ｎｍのシリコン酸化物層４３を形成する。この段階でシリコン層４２の厚さは７０ｎｍとなっている。さらにその上を厚さ３０ｎｍのシリコン窒化物層４４で覆う。シリコン窒化物層４４の形成はＣＶＤ法で行った。
【００７５】
次に、レジスト層（図示せず）を全面に塗布した後、フォトリソグラフィーの手法により、シリコン層を残す領域にのみレジストを残し、シリコン層を残さずＳｉＧｅ層を形成する領域のレジストを除去した。さらに図１１（ｄ）に示すようにこのレジスト（図示せず）をマスクにし、開口部のシリコン窒化物層４４及びシリコン酸化物層４３をエッチングし残ったレジストを除去して、シリコン層４２を露出させた。
【００７６】
その後、図１１（ｅ）に示すように、選択成長の手法で、露出したシリコン層４２部分にのみ厚さ１４０ｎｍ、Ｇｅ組成１５原子％のＳｉＧｅ層４５を成長した。
【００７７】
この後、図１１（ｆ）に示すように熱酸化を行いＳｉＧｅ層４５上にシリコン酸化物層４６を形成すると同時にＳｉＧｅ層４５中のＧｅ原子がシリコン層４２中に拡散してＳｉＧｅ層単層と変化させた。このとき熱酸化の温度は９００℃以上が望ましい。さらには１０００℃以上が望ましい。高温の熱酸化によりＳｉＧｅ層４５上に厚さ２８０ｎｍの酸化物層４６を形成されるがこの熱酸化では酸化物層４６中にはＧｅ原子は取り込まれず、ＳｉＧｅ層４５中にはじき出される。さらにＳｉＧｅ層４５中のＧｅ原子は最初に用意したシリコン層４２層中に拡散しシリコン層とＳｉＧｅ層の積層構造はＳｉＧｅ単層と変化する。その結果絶縁層４１上に厚さ７０ｎｍ、Ｇｅ組成３０原子％のＳｉＧｅ層領域が形成される。この過程でシリコン窒化物層４４で覆われた部分では酸化は進まない。すなわち当初のシリコン層４２がそのまま残る。したがって基板上に７０ｎｍのシリコン層領域と、同じく７０ｎｍでＧｅ組成３０原子％のしＳｉＧｅ層領域が選択的に形成できる。最後に酸化物層４６、シリコン窒化物層４４、シリコン酸化物層４３をＲＩＥ法にて除去した。
【００７８】
以上のようにして得られた半導体基板に対し、例えば本発明の第２の実施形態に示される如くの方法にてｎチャネルトランジスタ及びｐチャネルトランジスタをそれぞれ形成することにより、本発明にかかるＣＭＯＳを有する半導体装置を得ることができる。
【００７９】
【発明の効果】
以上述べたごとく、ＭＩＳ型電界効果トランジスタの素子サイズに対して絶縁層と半導体層との接合部分の面積を小さくすることが可能となる。これにより絶縁層と半導体層との接合部分の欠陥等に起因する悪影響を低減できる。
【図面の簡単な説明】
【図１】  本発明の一実施形態を示すＭＩＳ型電界効果トランジスタの概略斜視図。
【図２】  本発明の一実施形態を示すＭＩＳ型電界効果トランジスタの概略断面図。
【図３】  本発明の一実施形態に係わるＭＩＳ型電界効果トランジスタの製造プロセスの一例を示す概略断面図。
【図４】  本発明の一実施形態に係わるＭＩＳ型電界効果トランジスタの製造プロセスの一例を示す概略断面図。
【図５】  本発明の一実施形態に係わるＭＩＳ型電界効果トランジスタの製造プロセスの一例を示す概略断面図。
【図６】  本発明の一実施形態に係わるＭＩＳ型電界効果トランジスタの製造プロセスの一例を示す概略断面図。
【図７】  本発明の一実施形態に係わるＭＩＳ型電界効果トランジスタの製造プロセスの一例を示す概略断面図。
【図８】  本発明の一実施形態に係わるＭＩＳ型電界効果トランジスタの製造プロセスの一例を示す概略断面図。
【図９】  本発明の一実施形態に係わるＭＩＳ型電界効果トランジスタの製造プロセスの一例を示す概略断面図。
【図１０】  本発明の一実施形態に係わるＭＩＳ型電界効果トランジスタの製造プロセスの一例を示す概略断面図。
【図１１】  本発明の一実施形態に係わる絶縁層上にＳｉ層領域とＳｉＧｅ層領域を有する基板の製造プロセスの一例を示す概略断面図。
【図１２】  従来のひずみＳｉ層をチャネルに用いたＭＩＳ型電界効果トランジスタを示す断面概略図。
【符号の説明】
１０…半導体基板
２０…絶縁層
３０…ＳｉＧｅ層（第１の半導体層）
４０…ひずみＳｉ層（第２の半導体層）
５０…ソース領域
６０…ドレイン領域
７０…ゲート絶縁層
８０…ゲート電極
１１…絶縁層
１２…ＳｉＧｅ結晶層
１３…マスク
１４…酸化層
１５…ひずみ
２１…第１絶縁層
２２…ＳｉＧｅ結晶層
２３…ひずみＳｉ層
２４…第２絶縁層
２５…導電性層（ゲート電極）
２６…第３絶縁層
２７…半導体層
３１…絶縁層
３２、３２´、３２´´…ＳｉＧｅ結晶層
３３…シリコン酸化物層
３４…シリコン窒化物層
３５…ひずみ
３６…ゲート絶縁層
３７…多結晶シリコン層（ゲート電極）
４１…絶縁層
４２…シリコン層
４３…シリコン酸化物層
４４…シリコン窒化物層
４５…ＳｉＧｅ層
４６…酸化物層
【図１】
0003782021.tif 000002
【図２】
0003782021.tif 000003
【図３】
0003782021.tif 000004
【図４】
0003782021.tif 000005
【図５】
0003782021.tif 000006
【図６】
0003782021.tif 000007
【図７】
0003782021.tif 000008
【図８】
0003782021.tif 000009
【図９】
0003782021.tif 000010
【図１０】
0003782021.tif 000011
【図１１】
0003782021.tif 000012
【図１２】
0003782021.tif 000013