(57)【要約】  半導体装置での寄生容量を精度よく低減可能な技術を提供することを目的とする。半導体装置は、ベース領域と、ソース領域と、ベース領域を貫いてドリフト層に達する第２トレンチと、第２トレンチの底部に配設された第２保護層と、少なくとも一部が第２トレンチ内に配設され、第１保護層と、ベース領域と、ソース領域とに電気的に接続されたソース電極と、第２トレンチの側部の少なくとも一部を成し、ベース領域と、第２保護層とに接続された第２導電型のソース側接続層とを備える。
2020145109.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体部と、
前記半導体部の第１主面上に配設された第１導電型のドリフト層と、
前記ドリフト層上に配設された第２導電型のベース領域と、
前記ベース領域の上部に選択的に配設された第１導電型のソース領域と、
前記ソース領域及び前記ベース領域を貫いて前記ドリフト層に達する第１トレンチと、
前記第１トレンチの底部の少なくとも一部の下または下方に配設された第２導電型の第１保護層と、
前記第１トレンチ内に絶縁膜を介して前記ソース領域及び前記ベース領域に隣接して配設されたトレンチ内ゲート電極と、
前記ベース領域を貫いて前記ドリフト層に達する第２トレンチと、
前記第２トレンチの底部の少なくとも一部の下または下方に配設された第２導電型の第２保護層と、
少なくとも一部が前記第２トレンチ内に配設され、前記第１保護層と、前記ベース領域と、前記ソース領域とに電気的に接続されたソース電極と、
前記第２トレンチの側部の少なくとも一部を成し、前記ベース領域と、前記第２保護層とに接続された第２導電型のソース側接続層と、
前記半導体部の前記第１主面と逆側の第２主面上に配設されたドレイン電極と
を備える、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記ソース電極は、
前記第２トレンチ内に絶縁膜を介して前記ベース領域に隣接して配設されたトレンチ内ソース電極と、
前記第１保護層と、前記ベース領域と、前記ソース領域と、前記トレンチ内ソース電極とに電気的に接続されたトレンチ上ソース電極と
を含む、半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記ソース電極は、
前記第２トレンチ内に配設され、前記第１保護層と電気的に接続され、かつ、前記ベース領域と、前記ソース領域と、前記第２保護層とに接続されたトレンチ内ソース電極と、
前記第１保護層と、前記ベース領域と、前記ソース領域と、前記トレンチ内ソース電極とに電気的に接続されたトレンチ上ソース電極と
を含む、半導体装置。
【請求項４】
請求項２または請求項３に記載の半導体装置であって、
前記第２トレンチ上に配設され、前記トレンチ内ソース電極を露出するコンタクトホールを有する層間絶縁膜をさらに備え、
前記トレンチ上ソース電極と前記トレンチ内ソース電極とが、前記コンタクトホールを介して接続されている、半導体装置。
【請求項５】
請求項２から請求項４のうちのいずれか１項に記載の半導体装置であって、
前記トレンチ上ソース電極と前記ソース領域とを電気的に接続し、前記第２トレンチに接するオーミック電極をさらに備える、半導体装置。
【請求項６】
請求項１から請求項５のうちのいずれか１項に記載の半導体装置であって、
前記第１トレンチの側部の少なくとも一部を成し、前記ベース領域と、前記第１保護層とに接続された第２導電型のゲート側接続層をさらに備える、半導体装置。
【請求項７】
請求項１から請求項６のうちのいずれか１項に記載の半導体装置であって、
前記トレンチ内ゲート電極はポリシリコンを含む、半導体装置。
【請求項８】
請求項１から請求項７のうちのいずれか１項に記載の半導体装置であって、
複数の前記第２トレンチが、平面視においてストライプ状に配設され、
前記ソース側接続層が、各前記第２トレンチの平面視における長手方向に沿って周期的に配設されている、半導体装置。
【請求項９】
請求項６に記載の半導体装置であって、
複数の前記第１トレンチが、平面視においてストライプ状に配設され、
前記ゲート側接続層が、各前記第１トレンチの平面視における長手方向に沿って第１周期で配設されている、半導体装置。
【請求項１０】
請求項９に記載の半導体装置であって、
複数の前記第２トレンチが、平面視においてストライプ状に配設され、
前記ソース側接続層が、各前記第２トレンチの平面視における長手方向に沿って、前記第１周期と異なる第２周期で周期的に配設されている、半導体装置。
【請求項１１】
請求項１０に記載の半導体装置であって、
前記第２周期は前記第１周期よりも短い、半導体装置。
【請求項１２】
請求項１から請求項１１のうちのいずれか１項に記載の半導体装置であって、
前記第１保護層は、前記第１トレンチの底部の全部の下または下方に配設されている、半導体装置。
【請求項１３】
請求項１から請求項１２のうちのいずれか１項に記載の半導体装置であって、
前記第２保護層は、前記第２トレンチの底部の全部の下または下方に配設されている、半導体装置。
【請求項１４】
請求項１から請求項１１のうちのいずれか１項に記載の半導体装置であって、
前記第１保護層の幅は、前記第１トレンチの幅よりも大きい、半導体装置。
【請求項１５】
請求項１から請求項１１のうちのいずれか１項に記載の半導体装置であって、
前記第２保護層の幅は、前記第２トレンチの幅よりも大きい、半導体装置。
【請求項１６】
請求項１から請求項１５のうちのいずれか１項に記載の半導体装置であって、
前記第１トレンチの深さと、前記第２トレンチの深さとは、互いに同じである、半導体装置。
【請求項１７】
請求項１から請求項１６のうちのいずれか１項に記載の半導体装置であって、
前記第１トレンチの数と、前記第２トレンチの数とは、互いに異なる、半導体装置。
【請求項１８】
請求項１から請求項１７のうちのいずれか１項に記載の半導体装置であって、
前記半導体部は半導体基板であり、
複数の前記第１トレンチ及び複数の前記第２トレンチが、平面視においてストライプ状に、かつ互いに平行に配設され、
各前記第１トレンチ及び各前記第２トレンチの平面視における長手方向は、前記半導体基板のステップフローの方向と平行である、半導体装置。
【請求項１９】
請求項１から請求項１７のうちのいずれか１項に記載の半導体装置であって、
前記半導体部は半導体基板であり、
複数の前記第１トレンチ及び複数の前記第２トレンチが、平面視においてストライプ状に、かつ互いに平行に配設され、
各前記第１トレンチ及び各前記第２トレンチの平面視における長手方向は、前記半導体基板のステップフローの方向と垂直である、半導体装置。
【請求項２０】
請求項１から請求項１９のうちのいずれか１項に記載の半導体装置であって、
前記ベース領域の下部の少なくとも一部に接する第１導電型の空乏化抑制層をさらに備える、半導体装置。
【請求項２１】
請求項２０に記載の半導体装置であって、
前記空乏化抑制層は、前記第１保護層の側部または前記第２保護層の側部に接している、半導体装置。
【請求項２２】
請求項１から請求項２１のうちのいずれか１項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と
を備える、電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置、及び、それを備える電力変換装置に関する。
【背景技術】
【０００２】
パワーエレクトロニクス機器において、モータ等の負荷への電力供給を制御するスイッチング素子として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）及びＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの絶縁ゲート型半導体装置が広く使用されている。電力制御用の縦型ＭＯＳＦＥＴの一つに、ゲート電極が半導体層に埋め込み形成されたトレンチゲート型ＭＯＳＦＥＴがある。【０００３】
一方、次世代のスイッチング素子として、炭化珪素（ＳｉＣ）等のワイドバンドギャップ半導体を用いたＭＯＳＦＥＴ及びＩＧＢＴなどが注目されており、１ｋＶ程度またはそれ以上の高電圧を扱う技術分野への適用が有望視されている。ワイドバンドギャップ半導体としては、ＳｉＣの他、例えば窒化ガリウム（ＧａＮ）系材料、ダイヤモンドなどがある。【０００４】
スイッチング素子を用いたインバータ回路などを小型化するためには、スイッチング素子の動作周波数を上げる、すなわち、スイッチング素子を高速動作させる必要がある。ＳｉＣ−ＭＯＳＦＥＴは、従来のＳｉ−ＩＧＢＴに比べて数倍の高速動作が可能であるという面から有望と考えられている。スイッチング素子での電力損失には、ＭＯＳＦＥＴのドレイン−ソース間が導通（オン）の状態のときに発生する導通損失と、ＭＯＳＦＥＴのオンとオフが切り替わる際に発生するスイッチング損失とがある。ＭＯＳＦＥＴの動作周波数が上がるとスイッチング回数が増えるため、全体の損失に占めるスイッチング損失の割合が増加する。【０００５】
スイッチング損失にはＭＯＳＦＥＴに寄生する容量が大きく関わる。ＭＯＳＦＥＴの寄生容量はドレイン−ソース間容量（Ｃｄｓ）、ゲート−ドレイン間容量（Ｃｇｄ）、ゲート−ソース間容量（Ｃｇｓ）の３つである。スイッチング損失には特にＣｇｄが大きく関わっており、Ｃｇｄを小さくすることでスイッチング損失を低減することができる。また、ＭＯＳＦＥＴのオンとオフが切り替わる際には空乏層が延び縮みしており、この電荷の移動に伴って変位電流が流れる。この変位電流がＣｇｄを介してドレインからゲートへと流れ込みゲート電圧を変動させる。この変動がＭＯＳＦＥＴのオンとオフが切り替わるしきい値電圧を超えた場合、ドレイン−ソース間に高電圧が印加された状態でゲートがオンになるため、ＭＯＳＦＥＴに大電力が印加されてしまい、最悪の場合はＭＯＳＦＥＴがダメージを受けてしまう。これを避けるためにＣｇｄは小さくする必要がある。特許文献１にはトレンチ内に埋め込まれたゲート電極の中間に絶縁膜を挟むことによってゲート電極を縦方向に分割し、下部電極をソース電位にすることでＣｇｄを低くする技術が示されている。【０００６】
導通損失はドレイン−ソース間の電流とＭＯＳＦＥＴのオン抵抗とによって決まる。トレンチ型ＭＯＳＦＥＴは、通常のプレーナ型ＭＯＳＦＥＴに比べてチャネル幅密度を大きくできるため、単位面積当たりのオン抵抗を小さくすることができる。さらにＳｉＣのような六方晶系の材料を使用する場合、トレンチゲート型ＭＯＳＦＥＴの電流経路はキャリア移動度の高いａ軸方向と一致するため、オン抵抗の大幅な低減が期待される。しかしながら、電力制御用のトレンチ型ＭＯＳＦＥＴには、トレンチ底部に電界が集中することによってゲート酸化膜の破壊に至りやすいという問題がある。ゲート酸化膜が破壊された場合、その素子はＭＯＳＦＥＴとしての動作を失うため、トレンチ型ＭＯＳＦＥＴではトレンチ底部への電界集中を避ける必要がある。【０００７】
このようなトレンチ底部への電界集中を避けるために、基板とは逆の導電型を有する保護層をトレンチ底部に設ける技術が広く知られている。トレンチ底部に保護層を設けることで保護層から基板へと空乏層を広げることができ、その結果、トレンチ底部の電界を緩和することができる。特許文献２では保護層をトレンチに沿ってベース領域に接続することで空乏層の延び縮みに伴う変位電流を引き抜き、スイッチング速度を向上させる技術が示されている。さらに、特許文献３ではＭＯＳＦＥＴを構成するセルの一部を間引き、間引いた部分を介して保護層をソース電極に接続し、より効果的にスイッチング速度を向上させる技術が示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−２２７５１４号公報
【特許文献２】特開２００５−３２２９４９号公報
【特許文献３】特開２０１１−１００８７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
高電圧遮断時のトレンチ型ＭＯＳＦＥＴのゲートトレンチの底部には電界が集中しやすいため、前述のとおりこれを保護するために基板と異なる導電型を有する底部保護層が設けられることがある。この構成では底部保護層とドリフト層との間の空乏層が延びる。ＭＯＳＦＥＴの動作がオンからオフへと切り替わる際にはこの空乏層が延び、電流経路を遮断する。逆にオフからオンへの切り替え時には空乏層は縮み、電流経路が開く。この空乏層の応答速度は変位電流が消滅するまでの速度によって律速される。この時間はスイッチング時間に比べて長い時間であり、上記構成では十分に速いスイッチング速度を得ることはできない。特許文献２の技術では底部保護層をトレンチに沿ってベース領域まで延伸し、ソース電極と電気的に接続している。この場合、変位電流はソース電極に引き抜かれるため、スイッチング速度が向上する効果が得られる。また、特許文献３にはＭＯＳＦＥＴとして動作するセルを適宜省くことによって、底部保護層をソース電極に接地するための領域を設ける技術が示されている。この技術では底部保護層からソース電極までの抵抗が小さくなるため、特許文献２の技術よりも高い効果が得られる。【００１０】
しかしながら、特許文献２及び特許文献３の技術はいずれもＭＯＳＦＥＴの寄生容量を低減するものではない。さらに、ＭＯＳＦＥＴを駆動するゲートドライバ回路が持つＬ（インダクタ）やＣ（キャパシタ）といった成分と、ＭＯＳＦＥＴの寄生容量の値とによってはゲート電圧の発振が起きる可能性がある。このため、単なる寄生容量の低減ではなく、寄生容量を精度よく低減することによって寄生容量を制御する技術は有用である。特許文献１はトレンチ内に埋め込まれたゲート電極を縦方向に分割し、下部電極をゲートではなくソースに接続することでＣｇｄの一部がＣｇｓに変更されている。しかしながら、この技術はプロセスの都合上全てのゲート電極に適用せざるを得ないため、Ｃｇｄの大まかな制御には適うものの、容量を精度よく制御することは困難である。【００１１】
そこで、本開示は、上記のような問題点を鑑みてなされたものであり、半導体装置での寄生容量を精度よく低減可能な技術を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本開示に係る半導体装置は、第１導電型の半導体部と、前記半導体部の第１主面上に配設された第１導電型のドリフト層と、前記ドリフト層上に配設された第２導電型のベース領域と、前記ベース領域の上部に選択的に配設された第１導電型のソース領域と、前記ソース領域及び前記ベース領域を貫いて前記ドリフト層に達する第１トレンチと、前記第１トレンチの底部の少なくとも一部の下または下方に配設された第２導電型の第１保護層と、前記第１トレンチ内に絶縁膜を介して前記ソース領域及び前記ベース領域に隣接して配設されたトレンチ内ゲート電極と、前記ベース領域を貫いて前記ドリフト層に達する第２トレンチと、前記第２トレンチの底部の少なくとも一部の下または下方に配設された第２導電型の第２保護層と、少なくとも一部が前記第２トレンチ内に配設され、前記第１保護層と、前記ベース領域と、前記ソース領域とに電気的に接続されたソース電極と、前記第２トレンチの側部の少なくとも一部を成し、前記ベース領域と、前記第２保護層とに接続された第２導電型のソース側接続層と、前記半導体部の前記第１主面と逆側の第２主面上に配設されたドレイン電極とを備える。
【発明の効果】
【００１３】
本開示によれば、第２トレンチの側部の少なくとも一部を成し、ベース領域と、第２保護層とに接続されたソース側接続層を備える。これにより、半導体装置での寄生容量を精度よく低減することができる。【００１４】
本開示の目的、特徴、態様及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１に係る半導体装置を示す模式図である。
【図２】実施の形態１に係る半導体装置を示す断面図である。
【図３】実施の形態１に係る半導体装置を示す断面図である。
【図４】実施の形態１に係る半導体装置の変形例を示す模式図である。
【図５】実施の形態１に係る半導体装置の変形例を示す模式図である。
【図６】実施の形態１に係る半導体装置の変形例を示す模式図である。
【図７】実施の形態１に係る半導体装置の変形例を示す模式図である。
【図８】実施の形態１に係る半導体装置において寄生容量の生じる位置を示す模式図である。
【図９】実施の形態１に係る半導体装置の変形例を示す模式図である。
【図１０】実施の形態１に係る半導体装置の変形例を示す模式図である。
【図１１】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図１２】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図１３】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図１４】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図１５】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図１６】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図１７】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図１８】実施の形態２に係る半導体装置を示す模式図である。
【図１９】実施の形態２に係る半導体装置を示す断面図である。
【図２０】実施の形態１及び２に係る半導体装置におけるＣｇｄの電圧依存性を示す図である。
【図２１】実施の形態３に係る半導体装置を示す模式図である。
【図２２】実施の形態３に係る半導体装置を示す断面図である。
【図２３】実施の形態４に係る電力変換装置を示すブロック図である。
【発明を実施するための形態】
【００１６】
以下に、本開示に係る半導体装置の実施の形態を図面に基づいて詳細に説明する。なお、本開示は以下の記述に限定されるものではなく、本開示の要旨を逸脱しない範囲において適宜変更可能である。また、以下に示す図面においては理解の容易のため、各部材の縮尺が実際とは異なっている他、構造の一部を省略している場合がある。各図面間においても同様である。
【００１７】
＜実施の形態１＞
図１及び図２は、本実施の形態１に係る半導体装置の構成を示す図である。ここでは半導体装置の一例として、炭化珪素（ＳｉＣ）半導体装置であるトレンチ型ＭＯＳＦＥＴを示す。図１は当該ＭＯＳＦＥＴを斜めから見た模式図である。図２は図１において側壁接続層９ａ，９ｂが配設された断面を拡大した図である。また本実施の形態１では、第１導電型及び第２導電型はそれぞれｎ型及びｐ型であるものとして説明するが、それぞれｐ型及びｎ型であってもよい。
【００１８】
まず本実施の形態１に係るＭＯＳＦＥＴの構成を説明する。本実施の形態１に係るＭＯＳＦＥＴは、ｎ型の半導体部であるＳｉＣ基板１と、ｎ型のドリフト層２と、ｐ型のベース領域３と、ｎ型のソース領域４とを備える。ドリフト層２はＳｉＣ基板１の第１主面上に配設され、ベース領域３はドリフト層２上に配設され、ソース領域４はベース領域３の上部に選択的に配設されている。
【００１９】
この構成は、例えば、ＳｉＣ基板１と、ＳｉＣ基板１上に成長させたｎ型ＳｉＣのエピタキシャル層（半導体層）とからなるエピタキシャル基板を準備し、エピタキシャル層の上部にｐ型のベース領域３を形成し、さらにその上部にソース領域４を選択的に形成し、エピタキシャル層の残部をドリフト層２とすることで得られる。なお、ｎ型の半導体部は、半導体基板であるＳｉＣ基板１の代わりにエピタキシャル層であってもよく、さらにその場合にはＳｉＣ基板１が裏面研削などによって除去されてもよい。
【００２０】
図２に示すように、本実施の形態１に係るＭＯＳＦＥＴは、ｐ型の第１保護層である底部保護層５ａと、絶縁膜である酸化膜６ａと、第１トレンチであるゲートトレンチ７ａと、トレンチ内ゲート電極８ａと、ゲート側接続層である側壁接続層９ａとを備える。
【００２１】
ゲートトレンチ７ａは、ソース領域４及びベース領域３を貫いてドリフト層２に達する。図１の複数のゲートトレンチ７ａは、平面視においてストライプ状に配設されているが、平面視において格子状に配設されてもよい。
【００２２】
ゲートトレンチ７ａ内には、ゲートトレンチ７ａの側壁及び底部を覆うゲート酸化膜である酸化膜６ａが配設され、さらにその内側にはトレンチ内ゲート電極８ａが埋設されている。つまり、トレンチ内ゲート電極８ａは、ゲートトレンチ７ａ内に酸化膜６ａを介してソース領域４及びベース領域３に隣接して配設されている。トレンチ内ゲート電極８ａは、ＭＯＳＦＥＴのゲートパッドなどと接続されたポリシリコン電極であってもよいし、金属電極であってもよい。
【００２３】
図１及び図２の例では、ゲートトレンチ７ａの底部の全部の下には底部保護層５ａが配設されている。底部保護層５ａは、これに限ったものではなく、ゲートトレンチ７ａの底部の少なくとも一部の下または下方に配設されていればよい。例えば、底部保護層５ａは、ゲートトレンチ７ａの平面視における長手方向に沿って周期的に配設されてもよいし、長手方向と直交する断面においてゲートトレンチ７ａの底部の半分を覆うように配設されていてもよい。または、底部保護層５ａは、ゲートトレンチ７ａの底部の全部の下方に配設されてもよい。または、底部保護層５ａは、ゲートトレンチ７ａの底部を覆ってゲートトレンチ７ａの幅方向にはみ出すことによって、底部保護層５ａの幅がゲートトレンチ７ａの幅よりも大きくなるように構成されてもよい。
【００２４】
側壁接続層９ａは、ゲートトレンチ７ａの側部の少なくとも一部を成し、ベース領域３と、底部保護層５ａとに接続されている。側壁接続層９ａは、図１に示すように、各ゲートトレンチ７ａの平面視における長手方向に沿って断続的に配設されていれば、第１周期で配設されてもよいし、非周期的に配設されてもよい。また、一つの側壁接続層９ａが、図２のようにゲートトレンチ７ａの片側の側壁に設けられてもよいし、一組の側壁接続層９ａが、ゲートトレンチ７ａの両側の側壁に設けられてもよい。なお図２には示されていないが、ドリフト層２の一部が、ゲートトレンチ７ａと側壁接続層９ａとの間に配設されてもよい。
【００２５】
本実施の形態１に係るＭＯＳＦＥＴは、ｐ型の第２保護層である底部保護層５ｂと、絶縁膜である酸化膜６ｂと、第２トレンチであるソーストレンチ７ｂと、ソース電極と、ソース側接続層である側壁接続層９ｂとを備える。なお、本実施の形態１に係るソース電極は、トレンチ内ソース電極８ｂと、トレンチ上ソース電極１３（図３）とを含む。このソース電極の少なくとも一部は、以下の説明で明らかとなるように、ソーストレンチ７ｂ内に配設されており、かつ、ソース電極は、底部保護層５ａと、ベース領域３と、ソース領域４とに電気的に接続されている。
【００２６】
ここで、底部保護層５ｂ、酸化膜６ｂ、ソーストレンチ７ｂ、トレンチ内ソース電極８ｂ、及び、側壁接続層９ｂは、概ね、底部保護層５ａ、酸化膜６ａ、ゲートトレンチ７ａ、トレンチ内ゲート電極８ａ、及び、側壁接続層９ａとそれぞれ同じである。このため以下では、底部保護層５ｂ、酸化膜６ｂ、ソーストレンチ７ｂ、トレンチ内ソース電極８ｂ、及び、側壁接続層９ｂの主要な内容についてのみ説明する。
【００２７】
図１及び図２のソーストレンチ７ｂは、ソース領域４及びベース領域３を貫いてドリフト層２に達する。図１の例では、複数のゲートトレンチ７ａ及び複数のソーストレンチ７ｂは、平面視においてストライプ状に、かつ平行に配設されているが、これに限ったものではない。
【００２８】
トレンチ内ソース電極８ｂは、ソーストレンチ７ｂ内に酸化膜６ｂを介してソース領域４及びベース領域３に隣接して配設されている。トレンチ内ソース電極８ｂは、トレンチ上ソース電極１３（図３）と接続されたポリシリコン電極であってもよいし、金属電極であってもよい。このトレンチ内ソース電極８ｂは、ＭＯＳＦＥＴのゲート電極としては機能しないため、ゲート−ソース間が短絡しないように、トレンチ内ゲート電極８ａと、トレンチ内ソース電極８ｂとは電気的に絶縁されている必要がある。
【００２９】
なお、ソーストレンチ７ｂに隣接するベース領域３はＭＯＳＦＥＴのチャネルとして機能しないため、ソーストレンチ７ｂに隣接するソース領域４は設けられていなくても構わない。つまり、ソーストレンチ７ｂは、ソース領域４を貫かなくてもよく、トレンチ内ソース電極８ｂは、ソーストレンチ７ｂ内に酸化膜６ｂを介してソース領域４に隣接して配設されていなくてもよい。ただし、この場合にはソース領域４をパターニングしておく必要がある。
【００３０】
底部保護層５ｂは、底部保護層５ａと同様に、ソーストレンチ７ｂの底部の少なくとも一部の下または下方に配設される。底部保護層５ｂは、ソーストレンチ７ｂの底部の全部の下または下方に配設されてもよい。または、底部保護層５ｂの幅がソーストレンチ７ｂの幅よりも大きくなるように構成されてもよい。
【００３１】
側壁接続層９ｂは、ソーストレンチ７ｂの側部の少なくとも一部を成し、ベース領域３と、底部保護層５ｂとに接続されている。側壁接続層９ｂは、図１に示すように、各ソーストレンチ７ｂの平面視における長手方向に沿って断続的に配設されていれば、第２周期で配設されてもよいし、非周期的に配設されてもよい。
【００３２】
ゲートトレンチ７ａの側壁接続層９ａ及びソーストレンチ７ｂの側壁接続層９ｂのいずれか一方が設けられていなくても構わないが、この場合には、対応する底部保護層５ａ，５ｂをトレンチ上ソース電極１３に電気的に接続する必要がある。例えば、側壁接続層９ａと接続されていない底部保護層５ａの一部を面内方向に延設して、側壁接続層９ｂと接続された底部保護層５ｂに接続すれば、当該底部保護層５ａをトレンチ上ソース電極１３に電気的に接続することが可能となる。
【００３３】
なお、ＭＯＳＦＥＴの耐圧は、あるトレンチ底部に設けた底部保護層５ａ，５ｂと、その隣のトレンチに設けた底部保護層５ａ，５ｂとの間隔に依存するため、ゲートトレンチ７ａ及びソーストレンチ７ｂは区別せずに一定の間隔で設けることが望ましい。同様にゲートトレンチ７ａの深さとソーストレンチ７ｂの深さもまたＭＯＳＦＥＴの耐圧に影響するため、これらを区別せずにゲートトレンチ７ａ及びソーストレンチ７ｂの深さを互いに同じにすることが望ましい。深さを互いに異なるようにしても構わないが、その場合は底部保護層５ａ，５ｂの不純物濃度及び深さなどの形成条件についてゲートトレンチ７ａとソーストレンチ７ｂとを互いに異ならせることが望ましい。ソーストレンチ７ｂ同士が隣接して設けられている構成において、それらトレンチの底部に設けられた底部保護層５ｂの一方の一部を面内方向に延設して、他方に接続しても構わない。これにより、特にゲートトレンチ７ａ及びソーストレンチ７ｂの間隔が同じでかつ広い場合にＭＯＳＦＥＴの耐圧を向上させる効果が得られる。
【００３４】
図３は、本実施の形態１に係るＭＯＳＦＥＴを示す断面図である。図３に示すように、本実施の形態１に係るＭＯＳＦＥＴは、上述した構成要素以外に、層間酸化膜１０と、オーミック電極１２と、トレンチ上ソース電極１３と、ドレイン電極１４とを備える。
【００３５】
層間酸化膜１０は、エピタキシャル層の上面に配設され、トレンチ内ゲート電極８ａを覆う。層間酸化膜１０には、ソース領域４及びベース領域３に達するコンタクトホール１１が設けられている。そして、コンタクトホール１１内のソース領域４及びベース領域３上には低抵抗なオーミック電極１２が配設されている。層間酸化膜１０上に配設されたトレンチ上ソース電極１３は当該オーミック電極１２を通してソース領域４及びベース領域３に電気的に接続される。なお、上述したようにソース領域４及びベース領域３は、底部保護層５ａ，５ｂと電気的に接続されているため、トレンチ上ソース電極１３も底部保護層５ａ，５ｂと電気的に接続される。ドレイン電極１４は、ＳｉＣ基板１の第１主面と逆側の第２主面上に配設されている。
【００３６】
トレンチ内ソース電極８ｂ上に層間酸化膜１０を設けた図３の構成では、層間酸化膜１０は、トレンチ内ソース電極８ｂも覆っている。しかしながら、トレンチ内ソース電極８ｂと層間酸化膜１０上のトレンチ上ソース電極１３とを接続するために、図４に示すように、当該層間酸化膜１０にトレンチ内ソース電極８ｂを露出するコンタクトホール２１を設けてもよい。トレンチ上ソース電極１３が、当該コンタクトホール２１を介してトレンチ内ソース電極８ｂに接続される。これにより、トレンチ内ソース電極８ｂの電位が安定する効果が得られる。このコンタクトホール２１の開口場所としてはＭＯＳＦＥＴ領域最外周のみに設けてもよいし、ＭＯＳＦＥＴ領域内に一定の周期で設けてもよい。
【００３７】
なお、コンタクトホール２１を形成する場合、図４のように層間酸化膜１０を貫くように形成してもよいし、図５のように、膜厚の異なる層間絶縁膜２２を別途形成して当該層間絶縁膜２２を貫くように形成してもよい。この層間絶縁膜２２の形成方法としては、例えば化学気相堆積（ＣＶＤ：Chemical Vapor Deposition）法などによる堆積、または、トレンチ内ソース電極８ｂの熱酸化などが挙げられる。
【００３８】
なお、図６に示すように、層間酸化膜１０に覆われないトレンチ内ソース電極８ｂがあってもよい。つまり、トレンチ内ソース電極８ｂの少なくとも１つとトレンチ上ソース電極１３との間に層間酸化膜１０を設けなくてもよい。このような構成によれば、トレンチ上ソース電極１３とトレンチ内ソース電極８ｂとが接する面積が大きくなるため、トレンチ内ソース電極８ｂの電位を安定化させる効果を高めることができる。
【００３９】
なお、図７に示すように、トレンチ上ソース電極１３とソース領域４とを電気的に接続するオーミック電極１２が、ソーストレンチ７ｂに接するように構成されてもよい。このような構成によれば、オーミック電極１２とソーストレンチ７ｂとの距離が縮まり、ＭＯＳＦＥＴをより微細化でき、オン抵抗の低減効果を得ることができる。また、オーミック電極１２がソース領域４と接する面積が増大することによりコンタクト抵抗が低減されるため、スイッチング応答速度が向上する効果も得られる。
【００４０】
図１の複数のトレンチ内ゲート電極８ａ及び複数のトレンチ内ソース電極８ｂ、ひいては複数のゲートトレンチ７ａ及び複数のソーストレンチ７ｂは、平面視においてストライプ状に、かつ平行に配設されている。ＭＯＳＦＥＴ領域では、トレンチ内ゲート電極８ａに隣接する部分がＭＯＳＦＥＴとして機能する。一般にＳｉＣ基板１の主面には、ＳｉＣ結晶のｃ面である（０００１）面に対してオフ角（例えば４°の角度）をつけた面が用いられる。このオフ角をつけることにより、結晶多型を有するＳｉＣ結晶において、所望の結晶構造を持つ結晶を成長させることが可能となる。
【００４１】
ＳｉＣ基板１の主面とオフ角を成す方向を当該主面に射影した方向には、原子層ステップが生じる。以下、ＳｉＣ基板１の主面において原子層ステップが生じる方向を「ステップフロー方向」と記して説明する。
【００４２】
各ゲートトレンチ７ａ及び各ソーストレンチ７ｂの平面視における長手方向が、ＳｉＣ基板１のステップフローの方向と平行である場合、酸化膜６ａ，６ｂとＳｉＣ基板１との界面には概ね原子層ステップが生じない。一方、各ゲートトレンチ７ａ及び各ソーストレンチ７ｂの平面視における長手方向が、ＳｉＣ基板１のステップフローの方向と垂直である場合には、当該界面に原子層ステップが生じる。この原子層ステップの存在は界面準位の多寡に影響しており、トレンチの長手方向がステップフローの方向と平行である構成のゲート耐圧は、それ以外の構成のゲート耐圧よりも高くなる。よって、ＭＯＳＦＥＴ領域における各ゲートトレンチ７ａ及び各ソーストレンチ７ｂの平面視における長手方向が、ＳｉＣ基板１のステップフローの方向と平行であることが望ましい。
【００４３】
しかしながら、本実施の形態１によれば、界面準位の多い面に複数の側壁接続層９ａ，９ｂを集中的に、またはその面の全てに配設することにより、ゲート耐圧の低下を抑えることが可能である。このため、ＭＯＳＦＥＴ領域における各ゲートトレンチ７ａ及び各ソーストレンチ７ｂの平面視における長手方向は、ＳｉＣ基板１のステップフローの方向と垂直であってもよい。
【００４４】
ところで、ゲート酸化膜として機能する酸化膜６ａの底部の膜厚は、当該酸化膜６ａの側部の膜厚より厚くてもよい。図２に示した酸化膜６ａの側部の厚さ及び底部の厚さは互いに同じであるが、実際にゲート酸化膜として動作するのは酸化膜６ａの側部のみであり、酸化膜６ａの底部はＭＯＳＦＥＴの動作に寄与しない。加えて前述のとおりトレンチ底部には電界が集中しやすく、酸化膜破壊が起こりやすい。このため、底部保護層５ａの配設に加えて酸化膜６ａの底部のみを選択的に厚くすることで、ゲート側の酸化膜６ａにかかる電界を緩和することができる。
【００４５】
次に、本実施の形態１に係るＭＯＳＦＥＴの特徴的な構造とその効果を説明する。図８は本実施の形態１に係るＭＯＳＦＥＴの寄生容量の生じる位置を示す断面図である。図８の領域Ａは、通常のＭＯＳＦＥＴに対応している。領域Ａの構成では、トレンチ内ゲート電極８ａと、ソース領域４、ベース領域３、底部保護層５ａのそれぞれとの間にゲート−ソース間容量（Ｃｇｓ）が存在する。また、トレンチ内ゲート電極８ａとドリフト層２との間にゲート−ドレイン間容量（Ｃｇｄ）が存在する。加えて、ドリフト層２とベース領域３、底部保護層５ａのそれぞれとの間にドレイン−ソース間容量（Ｃｄｓ）が存在する。Ｃｇｓはほぼ酸化膜６ａによって決まる。Ｃｇｄはソース−ドレイン間電圧が低い条件下では酸化膜６ａを介した容量となり、電圧が高い条件下ではドリフト層２側に広がった空乏層を介した容量へと変化する。Ｃｄｓはドリフト層２側に広がった空乏層を介した容量となる。
【００４６】
領域Ｂは、通常のＭＯＳＦＥＴ（領域Ａ）にｐ型の側壁接続層９ａを追加した構成に対応している。領域Ｂの構成では、側壁接続層９ａがソース電位であるため、領域ＡでＣｇｄであった部分の容量がＣｇｓとなる。これにより、領域Ａに代えて領域Ｂを設ければ、領域ＡのＣｇｄの一部をＣｇｓに変更することが可能となる。
【００４７】
領域Ｃは、通常のＭＯＳＦＥＴ（領域Ａ）のトレンチ内ゲート電極８ａをトレンチ内ソース電極８ｂに変更した構成に対応している。領域Ｃの構成では、トレンチ内ソース電極８ｂがソース領域４、ベース領域３、底部保護層５ｂと同じソース電位になるため、領域ＡのＣｇｓが全て低減し実質的に消滅する。また、領域ＡでＣｇｄであった部分の容量がＣｄｓとなる。このＣｄｓは低電圧側では酸化膜６ｂを介した容量として働き、高電圧側では空乏層を介した容量として働く。以上により、領域Ａに代えて領域Ｃを設ければ、領域ＡのＣｇｓを低減し、かつ、領域ＡのＣｇｄの一部をＣｄｓに変更することが可能となる。
【００４８】
領域Ｄは、通常のＭＯＳＦＥＴ（領域Ａ）のトレンチ内ゲート電極８ａのトレンチ内ソース電極８ｂに変更し、かつ、側壁接続層９ｂを追加した構成に対応している。領域Ｄの構成では、領域Ｂ及び領域Ｃの構成と同様に、領域ＡのＣｇｓを低減し、かつ、領域ＡのＣｇｄがＣｄｓとなる。ここで、Ｃｄｓの低電圧側は、酸化膜６ｂを介した容量ではなく空乏層を介した容量となる。以上により、領域Ａに代えて領域Ｄを設ければ、領域Ｃに比べてＣｄｓを低減することが可能となる。
【００４９】
次に、以上で説明したＭＯＳＦＥＴの変形例について説明する。ここまでの構成ではゲートトレンチ７ａとソーストレンチ７ｂとを交互に配設し、その配設比率は１：１であった。しかしながら、その配設比率は回路側の設計要求に応じて変化させてもよい。すなわち、ゲートトレンチ７ａの数とソーストレンチ７ｂの数とが互いに異なってもよく、具体的には、ゲートトレンチ７ａ及びソーストレンチ７ｂの一方の数が他方の数よりも多くなってもよい。
【００５０】
また、ゲートトレンチ７ａとソーストレンチ７ｂとが１つずつ交互に配設されている必要はなく、図９に示すように、ゲートトレンチ７ａ、ゲートトレンチ７ａ、ソーストレンチ７ｂ、ソーストレンチ７ｂ、…というように２つずつ交互に配設されてもよい。
【００５１】
側壁接続層９ａ，９ｂは、上述したように、トレンチの延在する方向に沿っていかなる周期で配設されていてもよく、側壁の一方に配設されていても両方に配設されていてもよい。さらに、図１０に示すようにゲートトレンチ７ａとソーストレンチ７ｂとで、トレンチの延在する方向における側壁接続層９ａ，９ｂの配設比率が異なっていてもよい。つまり、側壁接続層９ａの上記第１周期と、側壁接続層９ｂの上記第２周期とは互いに異なってもよい。
【００５２】
一般的に容量は低減することが望ましく、かつソーストレンチ７ｂに側壁接続層９ｂを設けたとしてもオン抵抗が増加することは無い。このため、ソーストレンチ７ｂの側壁接続層９ｂの配設比率は、ゲートトレンチ７ａの側壁接続層９ａの配設比率よりも高くてもよい。つまり、側壁接続層９ｂの上記第２周期は、側壁接続層９ａの上記第１周期よりも短くてもよい。
【００５３】
これらの構成の変更は、ＭＯＳＦＥＴを製造する際に使用するマスクの変更のみで実現することができるので、変更に伴う製造コストの増加を抑制することができる。よって、これらを回路側の設計要求に合わせて組み合わせることで、製造コストの増加を伴うことなく、寄生容量を精度よく低減すること、ひいては寄生容量の制御性を向上させることができる。
【００５４】
なお、ゲートトレンチ７ａの一部をソーストレンチ７ｂへと変更することや、ゲートトレンチ７ａに側壁接続層９ａを設けることによりＭＯＳＦＥＴのチャネル密度が多少減少するため、チャネルに起因する抵抗成分が多少増加し、結果としてオン抵抗が多少増加する。しかしながら、トレンチ型ＭＯＳＦＥＴのチャネル起因の抵抗成分の寄与は、プレーナ型ＭＯＳＦＥＴの当該寄与に比べて小さいため、トレンチ型ＭＯＳＦＥＴでのチャネル密度減少の影響は、プレーナ型に比べて小さい。また、動作周波数が高い場合にはＭＯＳＦＥＴ全体の損失に占めるスイッチング損失の割合が増加し、オン抵抗に依存する導通損失の寄与は小さくなるため、オン抵抗を多少犠牲にしてでも容量を低減してスイッチング損失を減らすことは有効である。
【００５５】
以上のように本実施の形態１によれば、側壁接続層９ｂによって寄生容量を精度よく低減することができるため、寄生容量の制御性を向上させたトレンチ型ＭＯＳＦＥＴを実現することができる。
【００５６】
＜製造方法＞
以下、図１〜図１０に示したＭＯＳＦＥＴの製造方法を説明する。図１１〜図１７は、図１〜図１０に示したＭＯＳＦＥＴの工程を示す断面図である。なお、以下の説明の中で例として挙げる材料は同等の機能を有する材料に適宜変更可能である。
【００５７】
まず、ＳｉＣ基板１上にエピタキシャル層（半導体層）を形成する。例えば、４Ｈのポリタイプを有するｎ型で低抵抗のＳｉＣ基板１を用意し、その上にＣＶＤ法により、ｎ型のドリフト層２などになる半導体層をエピタキシャル成長させる。ドリフト層２は、１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３の不純物濃度、５〜２００μｍの厚さとする。
【００５８】
次にエピタキシャル層の表面に所定のドーパントをイオン注入することにより、ベース領域３、及び、ソース領域４を形成する（図１１）。
【００５９】
ベース領域３はｐ型不純物であるアルミニウム（Ａｌ）のイオン注入により形成される。Ａｌのイオン注入の深さは、エピタキシャル層の厚さを超えない範囲とし、０．５〜３μｍ程度とする。注入するＡｌの不純物濃度は、エピタキシャル層のｎ型不純物濃度より高くし、１×１０１７ｃｍ−３〜１×１０２０ｃｍ−３の範囲とする。このときＡｌの注入深さよりも深いエピタキシャル層の領域がｎ型のドリフト層２として残る。なおベース領域３はｐ型のエピタキシャル成長によって形成されてもよい。エピタキシャル成長のベース領域３の不純物濃度及び厚さは、イオン注入のベース領域３の不純物濃度及び厚さと同様である。
【００６０】
ソース領域４は、窒素（Ｎ）をベース領域３の表面にイオン注入することにより形成される。Ｎのイオン注入深さは、ベース領域３の厚さより浅くする。注入するＮの不純物濃度は、ベース領域３のｐ型不純物濃度以上とし、１×１０２１ｃｍ−３以下の範囲とする。なお、上記の不純物領域を形成するイオン注入の順番は最終的に図２に記載の構造が得られるのであれば、上記の通りでなくても良い。
【００６１】
続いて、エピタキシャル層の表面にシリコン酸化膜１５を１〜２μｍ程度堆積し、その上にレジスト材からなるエッチングマスク１６を形成する（図１２）。エッチングマスク１６は、フォトリソグラフィ技術によりトレンチの形成領域を開口したパターンに形成される。そしてエッチングマスク１６をマスクとする反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）処理により、シリコン酸化膜１５をパターニングする。つまりエッチングマスク１６のパターンがシリコン酸化膜１５に転写される。パターニングされたシリコン酸化膜１５は次の工程のエッチングマスクとなる。
【００６２】
パターニングされたシリコン酸化膜１５をマスクとするＲＩＥにより、ソース領域４及びベース領域３を貫通するトレンチ７をエピタキシャル層に形成する（図１３）。トレンチ７の深さは、ベース領域３の深さ以上とし、１．０〜６．０μｍ程度とする。
【００６３】
その後、トレンチ７の部分を開口したパターンの注入マスク（図示せず）を形成し、それをマスクとするイオン注入により、トレンチ７の底部にｐ型の底部保護層５を形成する（図１４）。ここではｐ型不純物としてＡｌを用いる。注入するＡｌの不純物濃度は、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３の範囲、厚さは０．１〜２．０μｍの範囲であることが望ましい。このＡｌ不純物濃度は、ＭＯＳＦＥＴのドレイン−ソース間に使用耐圧を印加した際にゲート酸化膜である酸化膜６ａにかかる電界から決められる。
【００６４】
なお、図示しなかった注入マスクの代わりに、トレンチ７形成の際のエッチングマスク、つまりパターニングされたシリコン酸化膜１５を使用してもよい。これにより製造工程の簡略化及びコスト削減を図ることができる。シリコン酸化膜１５を使用する場合は、トレンチを形成した後、ある程度の厚さのシリコン酸化膜１５が残存するように、シリコン酸化膜１５の厚さやエッチング条件を調整する必要がある。底部保護層５はドリフト層２との間にｐｎ接合を形成するため、ベース領域３とドリフト層２との間のｐｎ接合と同様にダイオードとして使用することができる。
【００６５】
図示しなかった注入マスクやシリコン酸化膜１５を除去した後、トレンチ７の側壁に対して斜め方向からｐ型不純物をイオン注入し、側壁接続層９を形成する（図１５）。ここではｐ型不純物としてＡｌを用いる。注入するＡｌの不純物濃度は１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３の範囲、その厚さは０．１〜２．０μｍの範囲であることが望ましい。側壁接続層９はＳｉＣ表面からのイオン注入によって形成されてもよい。この場合はトレンチ７を開口する前に注入することが望ましい。ＳｉＣ表面からのイオン注入を使用する場合の側壁接続層９の濃度及び厚みは、側壁からの注入の場合の側壁接続層９の濃度及び厚みと同様である。
【００６６】
次に熱処理装置を用いて、上記の工程でイオン注入した不純物を活性化させるアニールを行う。このアニールは、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中や真空中で、処理温度が１３００〜１９００℃、処理時間が３０秒〜１時間である条件で行う。
【００６７】
そしてトレンチ７内を含むエピタキシャル層の全面にシリコン酸化膜６を形成した後、ポリシリコン電極８を減圧ＣＶＤ法により堆積し、それらをパターニングまたはエッチバックする。以上により、トレンチ７内にシリコン酸化膜６及びポリシリコン電極８が形成される（図１６）。シリコン酸化膜６は、エピタキシャル層のトレンチ７の表面を熱酸化して形成してもよいし、当該表面上に堆積させて形成してもよい。
【００６８】
ＭＯＳＦＥＴのゲートパッドなどと接続されるポリシリコン電極８はトレンチ内ゲート電極８ａとなる。トレンチ内ゲート電極８ａに対応する底部保護層５、シリコン酸化膜６、トレンチ７、側壁接続層９は、それぞれ底部保護層５ａ、酸化膜６ａ、ゲートトレンチ７ａ、側壁接続層９ａとなる。トレンチ上ソース電極１３に接続されるポリシリコン電極８はトレンチ内ソース電極８ｂとなる。トレンチ内ソース電極８ｂに対応する底部保護層５、シリコン酸化膜６、トレンチ７、側壁接続層９は、それぞれ底部保護層５ｂ、酸化膜６ｂ、ソーストレンチ７ｂ、側壁接続層９ｂとなる。トレンチ内ゲート電極８ａとトレンチ内ソース電極８ｂとは互いに電気的に絶縁される。
【００６９】
続いて、減圧ＣＶＤ法により、エピタキシャル層などの上に層間酸化膜１０を形成し、トレンチ内ゲート電極８ａ及びトレンチ内ソース電極８ｂを覆う。そして層間酸化膜１０をパターニングすることで、ソース領域４及びベース領域３に達するコンタクトホール１１を形成する（図１７）。このときトレンチ内ソース電極８ｂ上の層間酸化膜１０を残しておくことは好ましい。これにより、次のオーミック電極１２の形成に熱処理を用いてＳｉＣをシリサイド化させる処理を行っても、トレンチ内ソース電極８ｂのシリサイド化を抑制することができる。この結果、シリサイド化したポリシリコンが大きく膨張して他の構造に物理的に影響してしまうことを抑制することができる。
【００７０】
続いて、コンタクトホール１１の底に露出した表面にオーミック電極１２を形成する。オーミック電極１２の形成方法としては、例えば、コンタクトホール１１内のエピタキシャル層などの全面上にＮｉを主成分とする金属膜を成膜し、６００〜１１００℃の熱処理により、エピタキシャル層と炭化珪素とを反応させてオーミック電極１２となるシリサイド膜を形成する。その後、層間酸化膜１０上に残留した未反応の金属膜を、硝酸、硫酸または塩酸あるいはそれらの過酸化水素水との混合液などを用いたウェットエッチングにより除去する。層間酸化膜１０上に残留した金属膜を除去した後に、再度熱処理を行っても良い。この熱処理を先の熱処理よりも高温で行えば、さらに低コンタクト抵抗なオーミック接触が形成される。このとき、トレンチ内ゲート電極８ａなどのポリシリコン電極と金属膜との反応が起きないように、層間酸化膜１０は十分に厚くする必要がある。
【００７１】
オーミック電極１２形成後、層間酸化膜１０上及びコンタクトホール１１内にＡｌ合金等の電極材を堆積してトレンチ上ソース電極１３を形成する。最後に、ＳｉＣ基板１の下面にＡｌ合金等の電極材を堆積してドレイン電極１４を形成する。以上により、図３に示したＭＯＳＦＥＴが得られる。
【００７２】
以上の説明では、ドリフト層２とＳｉＣ基板１（バッファ層）とが互いに同じ導電型を有する構造のＭＯＳＦＥＴについて述べた。一方、ドリフト層２とＳｉＣ基板１とが互いに異なる導電型を有する構造のＩＧＢＴに対しても、本実施の形態１は適用可能である。例えば、ＳｉＣ基板１をｐ型にすればＩＧＢＴの構成となる。その場合、ＭＯＳＦＥＴのソース領域４及びトレンチ上ソース電極１３は、それぞれＩＧＢＴのエミッタ領域及びエミッタ電極に対応し、ＭＯＳＦＥＴのドレイン電極１４は、ＩＧＢＴのコレクタ電極に対応することになる。
【００７３】
本実施の形態１では、ワイドバンドギャップ半導体の１つであるＳｉＣを用いて形成した半導体装置について説明したが、例えば窒化ガリウム（ＧａＮ）系材料、ダイヤモンドなど、他のワイドバンドギャップ半導体を用いた半導体装置に対しても適用可能である。
【００７４】
＜実施の形態２＞
図１８及び図１９は、本実施の形態２に係る半導体装置の構成を示す図である。図１８は当該ＭＯＳＦＥＴを斜めから見た模式図である。図１９は図１８において側壁接続層９ａ，９ｂが配設された断面を拡大した図である。本実施の形態２に係る半導体装置は実施の形態１に係る半導体装置と比較して、ベース領域３の下に空乏化抑制層１８が設けられている点のみが異なる。以下において、実施の形態１と同じ部材については同じ符号を付し、実施の形態１と異なる部分について主に説明する。
【００７５】
本実施の形態２に係るＭＯＳＦＥＴの構成を説明する。本実施の形態２でも実施の形態１と同様に、ソーストレンチ７ｂと側壁接続層９ａ，９ｂとの組み合わせにより寄生容量の制御性を向上させることが可能である。ただし、実施の形態１では、Ｃｄｓについては低減が主であり、Ｃｄｓの増加は、ソーストレンチ７ｂと側壁接続層９ａ，９ｂとの組み合わせだけでは困難となっている。
【００７６】
そこで本実施の形態２では、ベース領域３下にｎ型の空乏化抑制層１８を設ける。これにより、ベース領域３からドリフト層２へと延びる空乏層の厚さを薄くすることができるので、Ｃｄｓを増加させることができる。また、Ｃｇｄは前述のとおり低電圧領域ではゲート酸化膜である酸化膜６ａ、高電圧領域ではドレイン−ソース間の空乏層をそれぞれ介した容量であるが、空乏化抑制層１８を設けることでＣｇｄの変化をより急峻にすることができる。
【００７７】
図２０は、実施の形態１及び２のＭＯＳＦＥＴのＣｇｄの電圧依存性を示す図である。この図２０には、Ｃｇｄとドレイン電圧との関係が示されている。実施の形態１のＭＯＳＦＥＴのＣｇｄは、ドレイン電圧が低電圧側からある電圧に向かうにつれてなだらかに減少し、ある電圧になると底部保護層５ａ，５ｂから延びた空乏層が接触するため減少具合が若干大きくなる。一方、本実施の形態２のＭＯＳＦＥＴでは、ベース領域３からの空乏層が空乏化抑制層１８内に留まるため、ドレイン電圧が低電圧側からある電圧までの間である場合にはＣｇｄの減少具合が小さく、ある電圧になるとＣｇｄが急激に減少する。
【００７８】
なお、図１９では空乏化抑制層１８は、ベース領域３の下部全てに設けているが、ベース領域３の下部の少なくとも一部に接していればよい。そのような構成によれば、低電圧側のＣｇｄを低減することができる。また、空乏化抑制層１８は底部保護層５ａ，５ｂの側面に達して、当該側面と接していてもよい。そのような構成によれば、底部保護層５ａ，５ｂから平面方向への空乏層の延びが抑えられるため、Ｃｇｄが急激に変化する電圧を高くすることができる。本実施の形態２においても実施の形態１と同様にゲートトレンチ７ａ及びソーストレンチ７ｂの配設比率や配置、側壁接続層９ａ，９ｂの配設比率（周期）は任意に設定することができる。
【００７９】
空乏化抑制層１８はｎ型不純物である窒素（Ｎ）またはリン（Ｐ）をイオン注入することにより形成される。このｎ型不純物の注入は、例えばベース領域３を形成する前に行えばよい。空乏化抑制層１８は、ベース領域３より深い位置に配設され、空乏化抑制層１８の厚さはドリフト層２の厚さを超えない範囲で、０．５〜３μｍ程度とすることが望ましい。注入するＮの不純物濃度は、ドリフト層２のｎ型不純物濃度より高くし、かつ１×１０１７ｃｍ−３以上であることが望ましい。
【００８０】
なお、空乏化抑制層１８はｎ型のエピタキシャル成長によって形成されてもよい。エピタキシャル成長の空乏化抑制層１８の不純物濃度及び厚さは、イオン注入の空乏化抑制層１８の不純物濃度及び厚さと同様である。または、トレンチ７の開口後にＳｉＣ基板１に対して斜め方向のイオン注入を行い、トレンチ７の側壁から一定の深さにｎ型の層を空乏化抑制層１８として形成してもよい。特にＳｉＣ基板１表面から１μｍ以上の深さまで空乏化抑制層１８を形成する場合には、高い注入エネルギーが必要となるため、注入ダメージが大きくなることが考えられる。これに対してトレンチ開口後に斜め方向から注入すれば注入エネルギーを抑えることができる。このイオン注入の場合の空乏化抑制層１８の濃度や厚みは、表面から注入する場合の空乏化抑制層１８の濃度や厚みと同様とする。
【００８１】
以上のような本実施の形態２によれば、ベース領域３の下部の少なくとも一部に接する空乏化抑制層１８を設けることで、寄生容量の制御性をさらに向上させることができる。
【００８２】
＜実施の形態３＞
図２１及び図２２は、本実施の形態３に係る半導体装置の構成を示す図である。図２１は当該ＭＯＳＦＥＴを斜めから見た模式図である。図２２は図２１において側壁接続層９ａ，９ｂが配設された断面を拡大した図である。実施の形態１に係るソース電極（図３）は、トレンチ内ソース電極８ｂと、トレンチ上ソース電極１３とを含んでいた。それと同様に、本実施の形態３に係るソース電極は、ソーストレンチ７ｂ内に配設されたトレンチ内ソース電極である埋め込み電極１９と、トレンチ上ソース電極１３とを含んでいる。以下において、実施の形態１と同じ部材については同じ符号を付し、実施の形態１と異なる部分について主に説明する。
【００８３】
本実施の形態３に係るＭＯＳＦＥＴの構成を説明する。図１に示す実施の形態１の構成では、側壁接続層９ｂの配設数が少ない場合、底部保護層５ｂを流れる変位電流の引き抜きが遅くなる懸念がある。そこで本実施の形態３に係るＭＯＳＦＥＴは、底部保護層５ａと電気的に接続され、かつ、酸化膜６ｂを介さずにベース領域３と、ソース領域４と、底部保護層５ｂとに接続された埋め込み電極１９を備えている。なお、埋め込み電極１９には例えば金属電極が用いられる。トレンチ上ソース電極１３は、実施の形態１と同様に、底部保護層５ａと、ベース領域３と、ソース領域４と、トレンチ内ソース電極である埋め込み電極１９とに電気的に接続されている。
【００８４】
このような構成によれば、底部保護層５ｂから埋め込み電極１９へ変位電流を直接流すことができるため、側壁接続層９ｂが少ない場合でも変位電流を即座に埋め込み電極１９を介してトレンチ上ソース電極１３に流すことができる。なお、埋め込み電極１９は底部保護層５ｂとオーミック接触することが望ましい。
【００８５】
本実施の形態３の構成の製造の一例について説明する。図１６の工程の後、ソーストレンチ７ｂ内に形成された酸化膜６ｂ及びポリシリコン電極８が除去される。例えば、実施の形態１において説明した層間酸化膜１０のコンタクトホール１１の形成時（図１７）に、ソーストレンチ７ｂ上の層間酸化膜１０にも開口を形成し、ポリシリコン電極８をウェットエッチングする。このウェットエッチングには、熱したアルカリ溶液や、フッ酸と硝酸の混合液が用いられる。アルカリ溶液は層間酸化膜１０をエッチングしないため、フッ酸と硝酸の混合液に比べて用いやすい。ポリシリコン電極８の除去にはドライエッチングを用いることもできるが、トレンチ内に埋め込まれたポリシリコン全てを除去する際に、エピタキシャル層（ＳｉＣ）もエッチングされることに注意する必要がある。
【００８６】
その後、酸化膜６ｂが除去され、ソーストレンチ７ｂ内に埋め込み電極１９が形成される。埋め込み電極１９には例えばタングステン（Ｗ）が用いられ、そのような埋め込み電極１９の形成には、例えばＣＶＤが用いられる。なお、ＭＯＳＦＥＴの信頼性のため、埋め込み電極１９は、ソーストレンチ７ｂ内に空隙無く形成されることが望ましい。また、本実施の形態３においても実施の形態１及び２と同様に、ゲートトレンチ７ａ及びソーストレンチ７ｂの配設比率や配置、側壁接続層９ａ，９ｂの配設比率（周期）は任意に設定することができる。なお、本実施の形態３において実施の形態２に述べた空乏化抑制層１８を設けても構わない。
【００８７】
以上のような本実施の形態３によれば、ソーストレンチ７ｂ内に埋め込み電極１９を設けることにより、側壁接続層９ｂが少ない場合でもスイッチング速度を向上させることができる。
【００８８】
＜実施の形態４＞
本実施の形態４に係る電力変換装置は、実施の形態１〜３のいずれかに係る半導体装置を有する主変換回路を備える。以上で説明した半導体装置は特定の電力変換装置に限定されるものではないが、以下、本実施の形態４として、三相のインバータに、実施の形態１〜３のいずれかに係る半導体装置を適用した場合について説明する。
【００８９】
図２３は、本実施の形態４に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。
【００９０】
図２３に示す電力変換システムは、電源１００、電力変換装置２００、負荷３００から構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々の電源で構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成されてもよいし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成されてもよい。また、電源１００は、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成されてもよい。
【００９１】
電力変換装置２００は、電源１００と負荷３００との間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図２３に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。
【００９２】
負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
【００９３】
以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成には種々の構成があるが、本実施の形態４に係る主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードとから構成することができる。主変換回路２０１の各スイッチング素子は、上述した実施の形態１〜３のいずれかに係る半導体装置によって構成される。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
【００９４】
駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、駆動回路２０２は、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
【００９５】
制御回路２０３は、負荷３００に所望の電力が供給されるように主変換回路２０１のスイッチング素子を制御する。具体的には、制御回路２０３は、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、制御回路２０３は、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ（Pulse Width Modulation）制御によって主変換回路２０１を制御することができる。そして、制御回路２０３は、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるように駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
【００９６】
以上のような本実施の形態４に係る電力変換装置では、主変換回路２０１のスイッチング素子及び還流ダイオードの少なくともいずれか１つとして、実施の形態１〜３に係る半導体装置を適用するため、低損失、かつ、高速スイッチングの信頼性が高められた電力変換装置を実現することができる。
【００９７】
以上で説明した本実施の形態４では、２レベルの三相インバータに、実施の形態１〜３のいずれかに係る半導体装置を適用する例を説明したが、本実施の形態４は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態４では、実施の形態１〜３のいずれかに係る半導体装置は、２レベルの電力変換装置であるとしたが、３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに上記半導体装置を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに上記半導体装置を適用することも可能である。
【００９８】
また、本実施の形態４に係る電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
【００９９】
なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【０１００】
上記した説明は、すべての態様において、例示であって、本開示がそれに限定されるものではない。例示されていない無数の変形例が、本開示の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【０１０１】
１  ＳｉＣ基板、２  ドリフト層、３  ベース領域、４  ソース領域、５ａ，５ｂ  底部保護層、６ａ，６ｂ  酸化膜、７ａ  ゲートトレンチ、７ｂ  ソーストレンチ、８ａ  トレンチ内ゲート電極、８ｂ  トレンチ内ソース電極、９ａ，９ｂ  側壁接続層、１３  トレンチ上ソース電極、１８  空乏化抑制層、１９  埋め込み電極、２１  コンタクトホール、２２  層間絶縁膜、２００  電力変換装置、２０１  主変換回路、２０２  駆動回路、２０３  制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【手続補正書】
【提出日】令和3年2月3日(2021.2.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の半導体部と、
前記半導体部の第１主面上に配設された第１導電型のドリフト層と、
前記ドリフト層上に配設された第２導電型のベース領域と、
前記ベース領域の上部に選択的に配設された第１導電型のソース領域と、
前記ソース領域及び前記ベース領域を貫いて前記ドリフト層に達する第１トレンチと、
前記第１トレンチの底部の少なくとも一部の下または下方に配設された第２導電型の第１保護層と、
前記第１トレンチ内に絶縁膜を介して前記ソース領域及び前記ベース領域に隣接して配設されたトレンチ内ゲート電極と、
前記ベース領域を貫いて前記ドリフト層に達する第２トレンチと、
前記第２トレンチの底部の少なくとも一部の下または下方に配設された第２導電型の第２保護層と、
少なくとも一部が前記第２トレンチ内に配設され、前記第１保護層と、前記ベース領域と、前記ソース領域とに電気的に接続されたソース電極と、
前記第２トレンチの側部の少なくとも一部を成し、前記ベース領域と、前記第２保護層とに接続された第２導電型のソース側接続層と、
前記半導体部の前記第１主面と逆側の第２主面上に配設されたドレイン電極と
を備え、
前記ソース電極は、
前記第２トレンチ内に配設されたトレンチ内ソース電極と、
前記第１保護層と、前記ベース領域と、前記ソース領域と、前記トレンチ内ソース電極とに電気的に接続されたトレンチ上ソース電極と
を含み、
前記トレンチ上ソース電極と前記ソース領域とを電気的に接続し、前記第２トレンチに接するオーミック電極をさらに備える、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記トレンチ内ソース電極は、
前記第２トレンチ内に絶縁膜を介して前記ベース領域に隣接して配設された、半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記トレンチ内ソース電極は、
前記第２トレンチ内に配設され、前記第１保護層と電気的に接続され、かつ、前記ベース領域と、前記ソース領域と、前記第２保護層とに接続された、半導体装置。
【請求項４】
請求項２または請求項３に記載の半導体装置であって、
前記第２トレンチ上に配設され、前記トレンチ内ソース電極を露出するコンタクトホールを有する層間絶縁膜をさらに備え、
前記トレンチ上ソース電極と前記トレンチ内ソース電極とが、前記コンタクトホールを介して接続されている、半導体装置。
【請求項５】
請求項１から請求項４のうちのいずれか１項に記載の半導体装置であって、
前記第１トレンチの側部の少なくとも一部を成し、前記ベース領域と、前記第１保護層とに接続された第２導電型のゲート側接続層をさらに備える、半導体装置。
【請求項６】
請求項１から請求項５のうちのいずれか１項に記載の半導体装置であって、
前記トレンチ内ゲート電極はポリシリコンを含む、半導体装置。
【請求項７】
請求項１から請求項６のうちのいずれか１項に記載の半導体装置であって、
複数の前記第２トレンチが、平面視においてストライプ状に配設され、
前記ソース側接続層が、各前記第２トレンチの平面視における長手方向に沿って周期的に配設されている、半導体装置。
【請求項８】
請求項５に記載の半導体装置であって、
複数の前記第１トレンチが、平面視においてストライプ状に配設され、
前記ゲート側接続層が、各前記第１トレンチの平面視における長手方向に沿って第１周期で配設されている、半導体装置。
【請求項９】
第１導電型の半導体部と、
前記半導体部の第１主面上に配設された第１導電型のドリフト層と、
前記ドリフト層上に配設された第２導電型のベース領域と、
前記ベース領域の上部に選択的に配設された第１導電型のソース領域と、
前記ソース領域及び前記ベース領域を貫いて前記ドリフト層に達する第１トレンチと、
前記第１トレンチの底部の少なくとも一部の下または下方に配設された第２導電型の第１保護層と、
前記第１トレンチ内に絶縁膜を介して前記ソース領域及び前記ベース領域に隣接して配設されたトレンチ内ゲート電極と、
前記ベース領域を貫いて前記ドリフト層に達する第２トレンチと、
前記第２トレンチの底部の少なくとも一部の下または下方に配設された第２導電型の第２保護層と、
少なくとも一部が前記第２トレンチ内に配設され、前記第１保護層と、前記ベース領域と、前記ソース領域とに電気的に接続されたソース電極と、
前記第２トレンチの側部の少なくとも一部を成し、前記ベース領域と、前記第２保護層とに接続された第２導電型のソース側接続層と、
前記半導体部の前記第１主面と逆側の第２主面上に配設されたドレイン電極と
を備え、
前記第１トレンチの側部の少なくとも一部を成し、前記ベース領域と、前記第１保護層とに接続された第２導電型のゲート側接続層をさらに備え、
複数の前記第１トレンチが、平面視においてストライプ状に配設され、
前記ゲート側接続層が、各前記第１トレンチの平面視における長手方向に沿って第１周期で配設され、
複数の前記第２トレンチが、平面視においてストライプ状に配設され、
前記ソース側接続層が、各前記第２トレンチの平面視における長手方向に沿って、前記第１周期と異なる第２周期で周期的に配設されている、半導体装置。
【請求項１０】
請求項９に記載の半導体装置であって、
前記第２周期は前記第１周期よりも短い、半導体装置。
【請求項１１】
請求項１から請求項１０のうちのいずれか１項に記載の半導体装置であって、
前記第１保護層は、前記第１トレンチの底部の全部の下または下方に配設されている、半導体装置。
【請求項１２】
請求項１から請求項１１のうちのいずれか１項に記載の半導体装置であって、
前記第２保護層は、前記第２トレンチの底部の全部の下または下方に配設されている、半導体装置。
【請求項１３】
請求項１から請求項１０のうちのいずれか１項に記載の半導体装置であって、
前記第１保護層の幅は、前記第１トレンチの幅よりも大きい、半導体装置。
【請求項１４】
請求項１から請求項１０のうちのいずれか１項に記載の半導体装置であって、
前記第２保護層の幅は、前記第２トレンチの幅よりも大きい、半導体装置。
【請求項１５】
請求項１から請求項１４のうちのいずれか１項に記載の半導体装置であって、
前記第１トレンチの深さと、前記第２トレンチの深さとは、互いに同じである、半導体装置。
【請求項１６】
請求項１から請求項１５のうちのいずれか１項に記載の半導体装置であって、
前記第１トレンチの数と、前記第２トレンチの数とは、互いに異なる、半導体装置。
【請求項１７】
請求項１から請求項１６のうちのいずれか１項に記載の半導体装置であって、
前記半導体部は半導体基板であり、
複数の前記第１トレンチ及び複数の前記第２トレンチが、平面視においてストライプ状に、かつ互いに平行に配設され、
各前記第１トレンチ及び各前記第２トレンチの平面視における長手方向は、前記半導体基板のステップフローの方向と平行である、半導体装置。
【請求項１８】
請求項１から請求項１６のうちのいずれか１項に記載の半導体装置であって、
前記半導体部は半導体基板であり、
複数の前記第１トレンチ及び複数の前記第２トレンチが、平面視においてストライプ状に、かつ互いに平行に配設され、
各前記第１トレンチ及び各前記第２トレンチの平面視における長手方向は、前記半導体基板のステップフローの方向と垂直である、半導体装置。
【請求項１９】
請求項１から請求項１８のうちのいずれか１項に記載の半導体装置であって、
前記ベース領域の下部の少なくとも一部に接する第１導電型の空乏化抑制層をさらに備える、半導体装置。
【請求項２０】
請求項１９に記載の半導体装置であって、
前記空乏化抑制層は、前記第１保護層の側部または前記第２保護層の側部に接している、半導体装置。
【請求項２１】
請求項１から請求項２０のうちのいずれか１項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と
を備える、電力変換装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
本開示に係る半導体装置は、第１導電型の半導体部と、前記半導体部の第１主面上に配設された第１導電型のドリフト層と、前記ドリフト層上に配設された第２導電型のベース領域と、前記ベース領域の上部に選択的に配設された第１導電型のソース領域と、前記ソース領域及び前記ベース領域を貫いて前記ドリフト層に達する第１トレンチと、前記第１トレンチの底部の少なくとも一部の下または下方に配設された第２導電型の第１保護層と、前記第１トレンチ内に絶縁膜を介して前記ソース領域及び前記ベース領域に隣接して配設されたトレンチ内ゲート電極と、前記ベース領域を貫いて前記ドリフト層に達する第２トレンチと、前記第２トレンチの底部の少なくとも一部の下または下方に配設された第２導電型の第２保護層と、少なくとも一部が前記第２トレンチ内に配設され、前記第１保護層と、前記ベース領域と、前記ソース領域とに電気的に接続されたソース電極と、前記第２トレンチの側部の少なくとも一部を成し、前記ベース領域と、前記第２保護層とに接続された第２導電型のソース側接続層と、前記半導体部の前記第１主面と逆側の第２主面上に配設されたドレイン電極とを備える。前記ソース電極は、前記第２トレンチ内に配設されたトレンチ内ソース電極と、前記第１保護層と、前記ベース領域と、前記ソース領域と、前記トレンチ内ソース電極とに電気的に接続されたトレンチ上ソース電極とを含み、前記トレンチ上ソース電極と前記ソース領域とを電気的に接続し、前記第２トレンチに接するオーミック電極をさらに備える。
【国際調査報告】
2020145109.tif 000026
2020145109.tif 000027
2020145109.tif 000028
2020145109.tif 000029
2020145109.tif 000030
2020145109.tif 000031