(57)【特許請求の範囲】
【請求項１】
電気的に互いに接続される互いに平行な三つ以上積層化されたゲート領域と、チャネルを形成するためにこれらゲート領域の間にそれぞれ介在するゲート絶縁膜を有し、互いに幅の等しい二つ以上の単結晶シリコン領域とを、半導体基板上に設けられた絶縁膜上に設ける第１ステップと、
前記単結晶シリコン領域の両端にそれぞれ接続され、単結晶シリコンから構成されたソース領域及びドレイン領域を前記絶縁膜上に設けるとともに、前記ソース領域に接続したソース電極と、前記ドレイン領域に接続したドレイン電極と、前記ゲート領域の最上層に設けられたゲート電極とを設ける第２ステップとを具え、
前記第１ステップが、
ＳｉとＳｉＧｅを、交互に積層するようにエピタキシャル成長させる工程と、
Ｓｉに比べてＳｉＧｅのエッチング速度が速いエッチング液を用いて選択的にＳｉＧｅを除去する工程とを有することを特徴とする電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ(large scale integrated circuit)の基本素子であるＭＯＳ(metal oxide semiconductor)トランジスタやＭＩＳ(metal insulator semiconductor)トランジスタのような電界効果トランジスタの製造方法に関するものである。
【０００２】
【従来の技術】
従来、このような電界効果トランジスタとしては、例えば、図１に断面図として示すようなダブルゲートｎＭＯＳトランジスタが提案されている。この電界効果トランジスタは、基板１と、その上に設けられた絶縁層２と、その上に設けられたゲート電極３及びゲート絶縁膜４と、これらゲート電極３及びゲート絶縁膜４を包囲する絶縁膜５と、ゲート絶縁膜４の上に設けたｐ形領域６と、ｐ形領域６の両側にそれぞれ設けたＮ＋形ソース７及びＮ＋形ドレイン８と、ｐ形領域６の上に設けたゲート絶縁膜９及びゲート電極１０と、Ｎ＋形ソース７、ゲート電極１０及びＮ＋形ドレイン８にそれぞれ電気的に接続するシリサイド部１１，１２，１３と、シリサイド部１１，１２間及びシリサイド部１２，１３間の絶縁部１４とを具える。なお、シリサイド部１１及び１３はそれぞれ、ソース電極及びドレイン電極を構成する。
【０００３】
この場合、ゲート電極３及び１０は同電位となっており、これらゲート電極３及び１０に正電圧を印加することによって、ゲート絶縁膜４とｐ形領域６との界面及びゲート絶縁膜９とｐ形領域６との界面にチャネルが形成され、ドレイン電極１３とソース電極１１との間にドレイン電流が流れる。電界効果トランジスタをオン状態にしたときに流れるドレイン電流は、オン電流と称されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の電界効果トランジスタでは、所望のオン電流を得るために、ゲート電極の幅を所定の値以上に設定し、又は複数のゲート電極を同一平面上に形成する必要があるので、電界効果トランジスタの占有面積が増大し、回路の集積密度の向上に障害が生じる。
【０００５】
また、ゲート電極と基板との間の寄生容量は、ゲート電極の幅が大きくなるに従って増大する。その結果、ゲート電極の幅を所定の値以上に設定する従来の電界効果トランジスタでは、寄生容量が増大し、これによってスイッング動作の高速化に障害が生じる。
【０００６】
さらに、複数のゲート電極を同一平面上に形成することによって、ドレイン電極の幅を増大する必要があるが、ドレイン電極と基板との間の寄生容量は、ドレイン電極の幅が大きくなるに従って増大する。その結果、複数のゲート電極を同一平面上に形成した従来の電界効果トランジスタでも、寄生容量が増大し、これによってスイッング動作の高速化に障害が生じる。
【０００７】
本発明の目的は、回路の集積密度を向上させることができるとともにスイッチング動作を高速に行うことができる電界効果トランジスタの製造方法を提供することである。
【０００８】
【課題を解決するための手段】
本発明による電界効果トランジスタの製造方法は、
電気的に互いに接続される互いに平行な三つ以上積層化されたゲート領域と、チャネルを形成するためにこれらゲート領域の間にそれぞれ介在するゲート絶縁膜を有し、互いに幅の等しい二つ以上の単結晶シリコン領域とを、半導体基板上に設けられた絶縁膜上に設ける第１ステップと、
前記単結晶シリコン領域の両端にそれぞれ接続され、単結晶シリコンから構成されたソース領域及びドレイン領域を前記絶縁膜上に設けるとともに、前記ソース領域に接続したソース電極と、前記ドレイン領域に接続したドレイン電極と、前記ゲート領域の最上層に設けられたゲート電極とを設ける第２ステップとを具え、
前記第１ステップが、
ＳｉとＳｉＧｅを、交互に積層するようにエピタキシャル成長させる工程と、
Ｓｉに比べてＳｉＧｅのエッチング速度が速いエッチング液を用いて選択的にＳｉＧｅを除去する工程とを有することを特徴とする。
【０００９】
本発明によって製造される電界効果トランジスタによれば、互いに平行な三つ以上のゲート領域及びこれらゲート領域の間にそれぞれ介在する二つ以上の半導体領域によって、ゲート領域及び半導体領域が同一断面上すなわち縦方向に交互に形成される。なお、半導体領域の数はゲート領域の数より一つ少なくなり、半導体領域は、電界効果トランジスタをｎＭＯＳトランジスタとした場合にはｐ形領域となり、ｐＭＯＳトランジスタとした場合にはｎ形領域となる。
【００１０】
これによって、チャネルが縦方向に四つ以上形成され、最大でも二つのチャネルを有する従来の電界効果トランジスタに比べて、平面的な単位ゲート幅（１μｍ）当たりのオン電流が大きくなる。その結果、所望のオン電流を得るために、ゲート電極の幅を所定の値以上に設定し又は複数のゲート電極を同一平面上に形成する必要がなくなるので、電界効果トランジスタの占有面積を増大する必要がなくなり、回路の集積密度を向上させることができる。
【００１１】
また、ゲート電極の幅又はドレイン電極の幅の増大に起因する寄生容量の増大をまねかないので、スイッチング動作を高速に行うことができるようになる。
【００１２】
【発明の実施の形態】
本発明による電界効果トランジスタ及びその製造方法の実施の形態を、図面を参照して詳細に説明する。なお、図面は寸法通りではなく、一部を誇張している。
図２は、本発明による電界効果トランジスタの斜視図である。図２に示すｎＭＯＳトランジスタとしての電界効果トランジスタは、シリコン基板２０、その上に形成された埋め込みＳｉＯ２層２１と、その上に形成された絶縁層２２，２３、ソース部２４、ゲート部２５及びドレイン部２６とを具える。ソース部２４、ゲート部２５及びドレイン部２６はそれぞれ、ｎ＋多結晶Ｓｉ表面にシリサイド形成される。
【００１３】
図３Ａは、図２のＩ−Ｉ’断面を示す図であり、図３Ｂは、図２のII−II’断面を示す図である。図３Ｂにおいて、ゲート部２５には、互いに平行な同電位の４個のゲート電極３１，３２，３３，３４が電気的に互いに接続され、これら４個のゲート電極３１，３２，３３，３４の間には、３個のｐ形領域３５，３６，３７がそれぞれ介在し、ｐ形領域３５，３６，３７にはゲート酸化膜３８，３９，４０が形成されている。また、後に説明するように、ｐ形領域３５，３６，３７の両側にはそれぞれ、Ｎ＋形ソース３５ａ，３６ａ，３７ａ及びＮ＋形ドレイン３５ｂ，３６ｂ，３７ｂが配置されている。。
【００１４】
ソース部２４及びドレイン部２６はそれぞれ、ｐ形領域３５，３６，３７と絶縁層３８，３９，４０との界面に形成される六つのチャネルを結ぶソース電極４１及びドレイン電極４２を有する。
【００１５】
本実施の形態の動作を説明する。
ゲート電極３１，３２，３３，３４に正電圧を印加すると、上記六つのチャネルが形成され、これらのチャネルを通じてドレイン部２６とソース部２４との間にドレイン電流が流れる。これによって、電界効果トランジスタのオン電流は、これら六つのチャネルを流れる電流の和として得られる。
【００１６】
図１に示すような従来の電界効果トランジスタと比べた場合、平面的なゲート電極の幅が同一である場合には、ドレイン電流が例えば２−３倍程度となり、その結果、オン電流として必要なドレイン電流を得るために、ゲート電極の幅を所定の値以上に設定し又は複数のゲート電極を同一平面上に形成する必要がなくなるので、電界効果トランジスタの占有面積を増大する必要がなくなり、回路の集積密度を向上させることができる。
【００１７】
また、ゲート電極の幅又はドレイン電極の幅の増大に起因する寄生容量の増大がないので、スイッチング動作を高速に行うことができるようになる。この場合、寄生容量を、図１に示すような従来の電界効果トランジスタに比べて例えば１／２−１／３程度となる。
【００１８】
図４は、本発明による他の電界効果トランジスタの断面図である。この断面は、図２のII-II’断面に対応する断面であり、断面においてゲート電極４１，４２，４３，４４を片側のみで電気的に接続している。これによって、ゲート電極４１，４２，４３，４４と基板４５との間の寄生容量が一層低減される。
【００１９】
次に、図２に示す電界効果トランジスタの製造方法を説明するが、後に説明するように、製造工程の一部は、図５に示すＣＶＤ(chemical vapor deposition)装置を用いて行われるが、図５において、後に説明するＣＶＤが行われるウェハ４６も示す。
【００２０】
製造プロセスを図６−１７を用いて説明するに当たり、図６，７，８Ａ，９Ａ，１０Ａ，１１Ａ，１２Ａ，１３Ａ，１４Ａ，１５Ａ，１６Ａ，１７Ａは、図２のＩ−Ｉ’断面に対応し、図８Ｂ，９Ｂ，１０Ｂ，１１Ｂ，１２Ｂ，１３Ｂ，１４Ｂ，１５Ｂ，１６Ｂ，１７Ｂは、図２のII−II’断面に対応する。
【００２１】
先ず、シリコン基板５１の上に埋め込みＳｉＯ２層５２が形成されるとともに埋め込みＳｉＯ２層５２の上に極薄Ｓｉ単結晶層５３が形成されたＳＯＩ(silicon on Insulator)を用意する（図６）。極薄Ｓｉ単結晶層５３を、例えば１０ｎｍとする。
【００２２】
次いで、ＳｉＧｅ層５５、Ｓｉ層５６、ＳｉＧｅ層５７、Ｓｉ層５８、ＳｉＧｅ層５９及びＳｉ層６０を、交互に積層するようエピタキシャル成長させる（図７）。これらＳｉＧｅ層５５、Ｓｉ層５６、ＳｉＧｅ層５７、Ｓｉ層５８、ＳｉＧｅ層５９及びＳｉ層６０の各々の厚さを、例えば３０−５０ｎｍとする。
【００２３】
例えば、Ｇｅ１８％のＳｉＧｅ層を形成するに際し、Ｇｅ２Ｈ２（ゲルマン）０．２Ｐａ、ＳｉＨ４（シラン）６Ｐａ，Ｈ２（水素）３０Ｐａ、温度５５０℃の条件下で、成長速度が７０×１０−１０ｍ／分となる。したがって、３５ｎｍの厚さのＳｉＧｅ層の形成時間は５分となる。
【００２４】
また、Ｓｉ層を形成するに際し、ＳｉＨ４（シラン）６Ｐａ，Ｈ２（水素）３０Ｐａ、温度５５０℃の条件下で、成長速度が１０×１０−１０ｍ／分となる。したがって、３５ｎｍの厚さのＳｉ層の形成時間は３５分となる。
【００２５】
次いで、ＳｉＧｅ層５５、Ｓｉ層５６、ＳｉＧｅ層５７、Ｓｉ層５８、ＳｉＧｅ層５９及びＳｉ層６０を、ＲＩＥ(reactive ion etching)によって加工して一部を除去する（図８）。この際、極薄ＳｉＯ２膜６１及びＳｉ３Ｎ４膜６２を順に形成し、レジストとともにＲＩＥ時のマスクとして使用する。
【００２６】
次いで、図８に示すウェハは、図５に示す炉６３に収容され、ＣＶＤ法を用いてＳｉＯ２膜６４を５００ｎｍ程度堆積し、その後、ＣＭＰ技術を用いてＳｉＯ２膜６４を平坦化する（図９）。
【００２７】
次いで、Ｓｉ３Ｎ４膜６２を熱リン酸液でエッチングして除去した後、リソグラフィ技術を用いてレジストパターンを形成し、形成されたレジストパターンをマスクにしたウェットエッチング（希フッ酸など）によって、ＳｉＯ２膜６４の一部を除去して、ＳｉＯ２膜６４を、ＳｉＧｅ層５５、Ｓｉ層５６、ＳｉＧｅ層５７、Ｓｉ層５８、ＳｉＧｅ層５９及びＳｉ層６０の側面から離間する（図１０）。なお、ウェットエッチングとともにＲＩＥを行ってもよい。
【００２８】
次いで、例えばＨＮＯ３：Ｈ２Ｏ：ＨＦ＝６０：６０：１のようなＳｉＧｅのエッチング速度がＳｉに比べて著しく速いエッチング液を用いた異方性エッチングを行って、ＳｉＧｅ層５５，５７，５９を除去する。この際、Ｓｉ層５３，５６，５８，６０はほとんどエッチングされない。
【００２９】
次いで、熱酸化によってＳｉ層５３，５６，５８，６０にＳｉＯ２膜を形成する。この際、例えば、７００℃のウェットＯ２によって、２０ｎｍの厚さのＳｉＯ２膜を形成する。この際、Ｓｉ層５３は完全に酸化される。その後、希フッ酸エッチング液によって、形成された２０ｎｍの厚さのＳｉＯ２膜を除去する（図１１）。
【００３０】
次いで、熱酸化を行い、ゲート絶縁膜としてＳｉＯ２膜６１，６２，６３を形成する。例えば、ＳｉＯ２膜６１，６２，６３は、１−１５ｎｍ程度の同一の厚さを有する（図１２）。ゲート絶縁膜としては、ＳｉＯ２の他にＳｉＯＮ膜や、プラズマ窒化等による窒化シリコン膜を用いてもよい。
【００３１】
次いで、図１２に示すウェハは、図５に示す炉６３に収容され、ＣＶＤ法を用いてリン添加アモルファスＳｉ６４を堆積し、その後、ＣＭＰ技術を用いてＳｉ膜６４を平坦化する（図１３）。リン添加量を、例えば１×１０２０ｃｍ−３以上とする。
【００３２】
次いで、ＥＣＲスパッタ法、ＣＶＤ法等により、窒化シリコン膜６５を、例えば１０−１００ｎｍ程度形成する。その後、リソグラフィ技術を用いて、図２のゲート部２５に対応するレジストパターンを形成する。その後、このレジストパターンをマスクとしたＲＩＥによって、窒化シリコン膜６５、リン添加アモルファスＳｉ６４、Ｓｉ層５６，５８，６０及び薄いＳｉＯ２膜６１，６２，６３をそれぞれ加工する（図１４）。
【００３３】
次いで、熱酸化を行う。この際、リン添加アモルファスＳｉ６４の酸化速度がＳｉ層５６，５８，６０の酸化速度に比べて著しく速いため、リン添加アモルファスＳｉ６４の表面に形成されるＳｉＯ２膜６６−７３は、Ｓｉ層５６，５８，６０に形成されるＳｉＯ２膜に比べて厚くなる。その後、Ｓｉ層５６，５８，６０に形成されたＳｉＯ２膜はプラズマエッチングによって除去される（図１５）。その後、必要に応じて、リンを斜方向からイオン注入し、アニールを行い、注入したイオンを活性化させる。例えば、３０ｋｅＶでドーズ量２×１０１５ｃｍ−２リンをイオン注入する。
【００３４】
次いで、リン添加アモルファスＳｉを堆積し、ＣＭＰによって平坦化する。リン添加量を、例えば１×１０２０ｃｍ−３以上とする。その後、窒化シリコン膜６５を、熱リン酸などで除去する。次いで、リソグラフィ技術を用いて、図２のソース部２４、ゲート部２５及びドレイン部２６に対応するレジストパターンを形成する。その後、このレジストパターンをマスクとしたＲＩＥにより、リン添加アモルファスＳｉを加工する。その後、ＣＶＤ法を用いて、図２のＳｉＯ２膜２３に対応するＳｉＯ２膜を形成し、その後、ＣＭＰによって平坦化する。その後、熱処理を行い、リンをＳｉ層５６，５８，６０に拡散させ、Ｎ＋形ソース７４，７５，７６及びＮ＋形ドレイン７７，７８，７９を形成する（図１６）。この段階までにおいて、リン添加アモルファスＳｉは多結晶シリコンとなる。
【００３５】
次いで、図２に示す電界効果トランジスタのソース電極の一部を構成するシリサイド部８０、ゲート電極に電気的に接続するシリサイド部８１及びドレイン電極の一部を構成するシリサイド部８２を、従来の方法によって形成し、図２に示す電界効果トランジスタが完成する。
【００３６】
次に、図２に示す電界効果トランジスタの他の製造方法を説明するが、この場合も、製造工程の一部は、図５に示すＣＶＤ(chemical vapor deposition)装置を用いて行われる。
【００３７】
製造プロセスを図１８−２２を用いて説明するに当たり、図１８，１９Ａ，２０Ａ，２１Ａ，２２Ａは、図２のＩ−Ｉ’断面に対応し、図１９Ｂ，２０Ｂ，２１Ｂ，２２Ｂは、図２のII−II’断面に対応する。
【００３８】
先ず、２枚のＳＯＩ基板をウェハボンディングし、一方のＳＯＩ基板のシリコン基板のみをエッチングなどによって除去する。その後、２層の極薄Ｓｉ層が埋め込みＳｉＯ２層と交互に積層された基板に他のＳＯＩ基板をウェハボンディングし、他のＳＯＩ基板のシリコン基板を除去する。これによって、極薄Ｓｉ層９１，９２，９３がＳｉＯ２層９４，９５，９６と交互に積層された基板が形成される（図１８）。
【００３９】
次いで、薄いＳｉＯ２膜９７の形成後にＳｉ３Ｎ４膜９８を更に形成した後、リソグラフィ技術及びＲＩＥによって、極薄Ｓｉ層９１，９２，９３及びＳｉＯ２層９４，９５，９６の一部を除去する（図１９）。
【００４０】
次いで、図１９に示すウェハは、図５に示す炉６３に収容され、ＣＶＤ法を用いてＳｉＯ２層９９を堆積し、その後、ＣＭＰ技術を用いてＳｉＯ２膜９９を研磨し、平坦化する（図２０）。
【００４１】
次いで、リソグラフィ技術及びＲＩＥを用いて、ＳｉＯ２膜９９の一部を除去して、ＳｉＯ２膜９９を、極薄Ｓｉ層９１，９２，９３、ＳｉＯ２層９５，９６及びＳｉ３Ｎ４膜９８の側面から離間する（図２１）。
【００４２】
次いで、希薄フッ酸などのエッチング液を用いて、ＳｉＯ２層９５，９６及び極薄Ｓｉ層９１の下部のＳｉＯ２層９４の一部をエッチングする。その後、Ｓｉ３Ｎ４膜９８を熱リン酸などでエッチングする（図２２）。
【００４３】
以後の工程は、上記熱酸化によるＳｉ層５３，５６，５８，６０へのＳｉＯ２膜の形成の工程以降の工程と同一であるが、ゲート酸化膜としてＳｉＯ２膜６１，６２，６３を形成する前のＳｉ層５３を完全に酸化するための熱酸化は必須ではなく、熱酸化を行ったとしても、薄くてもよい。
【００４４】
本発明は、上記実施の形態に限定されるものではなく、幾多の変更及び変形が可能である。
例えば、上記実施の形態では、ｎＭＯＳトランジスタの場合について説明したが、ｐＭＯＳトランジスタの場合や、ＭＩＳトランジスタのような他のタイプのトランジスタについても本発明を適用することができる。
【００４５】
また、図２，３，４に示した構造以外の電界効果トランジスタを構成するとこができ、例えば、ゲート電極を３個以上の任意の個数とするとともに、半導体領域を２個以上すなわちゲート電極の個数より一つ少ない数とすることができる。
【００４６】
さらに、上記実施の形態で説明した電界効果トランジスタの製造方法以外の製造方法を用いることもでき、例えば、図１０に示すウェハを得る工程において、ＳｉＧｅ層５５、Ｓｉ層５６、ＳｉＧｅ層５７、Ｓｉ層５８、ＳｉＧｅ層５９及びＳｉ層６０の一方の側の一部をエッチングして除去することによって、図４に示す構造の電界効果トランジスタを製造することができる。また、図２１に示すウェハを得る工程において、極薄Ｓｉ層９１，９２，９３、ＳｉＯ２層９５，９６及びＳｉ３Ｎ４膜９８の一方の側の一部をエッチングして除去することによって、図４に示す構造の電界効果トランジスタを製造することができる。
【図面の簡単な説明】
【図１】  従来の電界効果トランジスタの断面図である。
【図２】  本発明による電界効果トランジスタの斜視図である。
【図３】  図２の電界効果トランジスタの断面図である。
【図４】  本発明による他の電界効果トランジスタの断面図である。
【図５】  本発明による電界効果トランジスタの製造方法で用いられるＣＶＤ装置を示す図である。
【図６】  本発明による電界効果トランジスタの製造方法の第１工程を示す図である。
【図７】  本発明による電界効果トランジスタの製造方法の第２工程を示す図である。
【図８】  本発明による電界効果トランジスタの製造方法の第３工程を示す図である。
【図９】  本発明による電界効果トランジスタの製造方法の第４工程を示す図である。
【図１０】  本発明による電界効果トランジスタの製造方法の第５工程を示す図である。
【図１１】  本発明による電界効果トランジスタの製造方法の第６工程を示す図である。
【図１２】  本発明による電界効果トランジスタの製造方法の第７工程を示す図である。
【図１３】  本発明による電界効果トランジスタの製造方法の第８工程を示す図である。
【図１４】  本発明による電界効果トランジスタの製造方法の第９工程を示す図である。
【図１５】  本発明による電界効果トランジスタの製造方法の第１０工程を示す図である。
【図１６】  本発明による電界効果トランジスタの製造方法の第１１工程を示す図である。
【図１７】  本発明による電界効果トランジスタの製造方法の第１２工程を示す図である。
【図１８】  本発明による電界効果トランジスタの他の製造方法の第１工程を示す図である。
【図１９】  本発明による電界効果トランジスタの他の製造方法の第２工程を示す図である。
【図２０】  本発明による電界効果トランジスタの他の製造方法の第３工程を示す図である。
【図２１】  本発明による電界効果トランジスタの他の製造方法の第４工程を示す図である。
【図２２】  本発明による電界効果トランジスタの他の製造方法の第５工程を示す図である。
【図１】
0003793808.tif 000002
【図２】
0003793808.tif 000003
【図３】
0003793808.tif 000004
【図４】
0003793808.tif 000005
【図５】
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【図６】
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【図７】
0003793808.tif 000008
【図８】
0003793808.tif 000009
【図９】
0003793808.tif 000010
【図１０】
0003793808.tif 000011
【図１１】
0003793808.tif 000012
【図１２】
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【図１３】
0003793808.tif 000014
【図１４】
0003793808.tif 000015
【図１５】
0003793808.tif 000016
【図１６】
0003793808.tif 000017
【図１７】
0003793808.tif 000018
【図１８】
0003793808.tif 000019
【図１９】
0003793808.tif 000020
【図２０】
0003793808.tif 000021
【図２１】
0003793808.tif 000022
【図２２】
0003793808.tif 000023