(57)【特許請求の範囲】
【請求項１】
第１の制御信号に基づいて受信信号を復調し、復調データを生成する復調回路と、
前記復調データの同期情報を検出する同期検出部と、
前記同期検出部の検出結果に基づいて、第１の周期毎に第１の信号を出力する第１の計数部と、
前記同期検出部の検出結果に基づいて、第２の周期毎に第２の信号を出力する第２の計数部と、
前記第１及び第２の信号に基づいて、前記第１の制御信号を生成する制御部とを有することを特徴とする受信回路。
【請求項２】
前記制御部は、
前記第１及び第２の信号の論理演算を行い、第１の論理演算結果を生成する第１の論理演算部と、
前記第１の論理演算結果と第２の制御信号との論理演算を行い、第２の論理演算結果を生成する第２の論理演算部と、
前記第１の信号と第３の制御信号との論理演算を行い、第３の論理演算結果を生成する第３の論理演算部と、
前記第２及び第３の論理演算結果との論理演算を行い、前記第１の制御信号を生成する第４の論理演算部とにより構成されることを特徴とする請求項１記載の受信回路。
【請求項３】
前記同期検出部は、
前記受信信号に含まれる通信データの同期情報を検出し、第１の検出結果を生成する第１の同期検出部と、
前記受信信号に含まれる制御情報の同期情報を検出し、第２の検出結果を生成する第２の同期検出部とにより構成されることを特徴とする請求項１または２記載の受信回路。
【請求項４】
前記第１の計数部は前記第１の検出結果に基づいて前記第１の信号を出力し、前記第２の計数部は前記第２の検出結果に基づいて前記第２の信号を出力することを特徴とする請求項３記載の受信回路。
【請求項５】
前記制御部は、
前記第１及び第２の信号の論理演算を行い、第１の論理演算結果を生成する第１の論理演算部と、
前記第１の信号と第２の制御信号との論理演算を行い、第２の論理演算結果を生成する第２の論理演算部と、
前記第１及び第２の論理演算結果との論理演算を行い、前記第１の制御信号を生成する第３の論理演算部とにより構成されることを特徴とする請求項１記載の受信回路。
【請求項６】
前記第２の計数部は、前記第２の信号と第３の制御信号との論理演算を行って第４の論理演算結果を生成する第４の論理演算部を有し、前記同期検出部の検出結果及び前記第４の論理演算結果に基づいて前記第２の信号を生成することを特徴とする請求項５記載の受信回路。
【請求項７】
第１の制御信号に基づいて受信信号を復調し、復調データを生成する復調回路と、
前記復調データを格納し、制御情報を生成するデータレジスタと、
前記復調データの同期情報を検出する同期検出部と、
前記同期検出部の検出結果に基づいて、第１の周期毎に第１の信号を出力する第１の計数部と、
前記同期検出部の検出結果に基づいて、第２の周期毎に第２の信号を出力する第２の計数部と、
前記第１及び第２の信号に基づいて、前記第１の制御信号を生成する第１の制御部と、
前記制御情報及び前記第２の信号に基づいて、後段の回路を制御するための第２の制御信号を生成する第２の制御回路とを有することを特徴とする受信回路。
【請求項８】
前記第１の制御部は、
前記第１及び第２の信号の論理演算を行い、第１の論理演算結果を生成する第１の論理演算部と、
前記第１の論理演算結果と第３の制御信号との論理演算を行い、第２の論理演算結果を生成する第２の論理演算部と、
前記第１の信号と第４の制御信号との論理演算を行い、第３の論理演算結果を生成する第３の論理演算部と、
前記第２及び第３の論理演算結果との論理演算を行い、前記第１の制御信号を生成する第４の論理演算部とにより構成されることを特徴とする請求項７記載の受信回路。
【請求項９】
第１の制御信号に基づいて受信信号を復調して復調データを生成するステップと、
前記復調データに含まれる同期情報を検出して同期検出結果を生成するステップと、
前記同期検出結果に基づき計数して第１の周期毎に第１の信号を出力するステップと、
前記同期検出結果に基づき計数して第２の周期毎に第２の信号を出力するステップと、
前記第１と第２の信号との論理演算を行って前記第１の制御信号を生成するステップとを有することを特徴とする受信方法。
【請求項１０】
前記復調データを格納して制御情報を生成するステップと、
前記第２の信号と前記制御情報との論理演算を行って後段の回路を制御するための第２の制御信号を生成するステップとを有することを特徴とする請求項９記載の受信方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＴＤＭＡ（Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ：時分割多元接続）方式を用いた無線通信システムの無線装置に関し、特に、タイミング制御回路及びタイミング制御方法に関するものである。
【０００２】
【従来の技術】
ＰＨＳ（Ｐｅｒｓｏｎａｌ  Ｈａｎｄｙｐｈｏｎｅ  Ｓｙｓｔｅｍ）と呼ばれる簡易型携帯電話システムは、「第二世代デジタルコードレス電話システム、ＲＣＲ  ＳＴＤ−２８、社団法人電波産業界」に標準規格が規定されている。
【０００３】
このシステムでは、５ｍｓの長さのフレームを用いて、基地局と移動局との通信を行っている。このシステムにおいては、無線区間のハンドシェイクを確立するフェーズ（リンクチャネル確立フェーズ）、ハンドシェイクが確立された基地局と移動局の間で呼接続を行うフェーズ（サービスチャネル確立フェーズ）、通信及びデータ伝送を行うフェーズ（通信フェーズ）の３段階のプロトコルフェーズが設けられている。ここで、リンクチャネル確立フェーズは、ここで、論理制御チャネルＬＣＣＨは、基地局から移動局に制御情報を報知するための下り片方向チャネルである報知チャネルＢＣＣＨを有している。また、通信フェーズでは、サービスチャネルＳＣＨ（Ｓｅｒｖｉｃｅ  ＣＨａｎｎｅｌ）を用いて、基地局と移動局との通信を実現している。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記規格では、制御情報の受信の間を利用して、通信データを受信することは開示されいない。
【０００５】
本発明は、制御情報を受信する間を利用して、通信データを受信することができるタイミング制御回路及びタイミング制御方法を提供すること目的とする。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【０００７】
すなわち、本発明のタイミング制御回路は、制御信号に基づき復調された受信信号の同期情報を検出する同期検出部と、同期検出部の検出結果に基づいて第１の周期毎に第１の信号を出力する第１の計数部と、同期検出部の検出結果に基づいて第２の周期毎に第２の信号を出力する第２の計数部と、第１及び第２の信号に基づいて制御信号を生成する制御部とを有する。
【０００８】
上記の手段によれば、制御情報を受信する間を利用して、通信データを受信することができるタイミング制御回路を提供することができる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態のタイミング制御回路を図面に基づいて詳細に説明する。ここで、本発明の実施の形態のタイミング制御回路は、移動局に設けることが開示されているが、基地局に設けても良い。
【００１０】
（第１の実施の形態）
以下、図面を用いて、本発明の第１の実施の形態のタイミング制御回路を詳細に説明する。図１及び図２は、本発明の第１の実施の形態のタイミング制御回路及びその動作に係わる図である。図１は本発明の第１の実施の形態のタイミング制御回路の構造を示し、図２は本発明の第１の実施の形態のタイミング制御回路の動作のタイミングチャートを示している。
【００１１】
初めに、図１を用いて、本発明の第１の実施の形態の受信回路のタイミング制御回路の構成を説明する。本発明の第１の実施の形態の受信回路は、図１に示すように、復調回路１００と、タイミング制御回路１１０とにより構成されている。復調回路１００は、基地局から送信された無線信号ＲＦを入力する。そして、タイミング制御回路１１０から出力された制御信号ＲＸに基づいて、自局に割り当てられた制御用物理スロット及び通信用物理スロット内の各フレームデータを復調した復調データＲＤを出力する。ここで、無線信号ＲＦは、基地局において、π／４シフトＱＰＳＫに変調された信号である。
【００１２】
本発明の第１の実施の形態のタイミング制御回路１１０は、受信データレジスタ（データ記憶部）１１１と、同期パターン検出部（同期検出部）１１２と、第１の計数部１１３と、第２の計数部１１４と、制御部１１５とにより構成されている。
【００１３】
受信データレジスタ１１１は、復調回路１００と接続され、復調データＲＤを入力する。受信データレジスタ１１１は、復調データＲＤを一時的に記憶し、図示していない他のチャネルコーデック及び図示しない音声コーデックに出力する。
【００１４】
同期パターン検出部１１２は、復調回路１００と接続され、復調データＲＤを入力する。同期パターン検出部１１２は、復調データＲＤに含まれる同期位置を示す同期パターンデータを検出する。同期パターン検出部１１２は、所望の同期情報を検出した場合、一時的に短い時間だけ電圧レベルが電源電圧レベル（以下、“Ｈ”レベルと称する）となるワンショットパルスの同期パターン信号ＤＥＴを出力する。また、同期パターン検出部１１２は、所望の同期情報を検出できなかった場合、電圧レベルが接地電圧レベル（以下、“Ｌ”レベルと称する）の同期パターン信号ＤＥＴを出力する。
【００１５】
第１の計数部１１３は、同期パターン検出部１１２と接続され、同期パターン信号ＤＥＴの電圧レベルに基づいて第１の周期（５ｍｓ）を計数し、第１の信号を出力する。第１の信号は、復調回路１００において５ｍｓ毎に無線信号ＲＦを復調するために用いられる。ここで、第１の計数部１１３は、論理和回路（ＯＲ回路）１１３Ａと、５ｍｓ周期カウンタ１１３Ｂとにより構成されている。論理和回路１１３Ａは、同期パターン信号ＤＥＴと、５ｍｓ周期カウンタ１１３Ｂから出力されたキャリアウト信号ＣＯ５Ｍとを入力する。そして、論理和回路１１３Ａは、入力された同期パターン信号ＤＥＴとキャリアウト信号ＣＯ５Ｍとの論理和演算を行い、論理和演算結果Ｒ５Ｍを出力する。５ｍｓ周期カウンタ１１３Ｂは、タイミング制御回路１１０の外部から入力されるクロック信号ＣＬＫと、論理和演算結果Ｒ５Ｍとを入力する。そして、５ｍｓ周期カウンタ１１３Ｂは、“Ｈ”レベルの電圧レベルを有する論理和演算結果Ｒ５Ｍが入力されるまで、入力されるクロック信号ＣＬＫを計数し、カウント値をカウントアップする。５ｍｓ周期カウンタ１１３Ｂは、“Ｈ”レベルの電圧レベルを有する論理和演算結果Ｒ５Ｍが入力されると、カウント値を所定値にリセットする。５ｍｓ周期カウンタ１１３Ｂは、５ｍｓ間隔ごとに、５ｍｓ周期受信タイミング信号ＲＸ５Ｍ、キャリアウト信号ＣＯ５Ｍ及びカウントアップ信号ＣＴＵＰとを出力する。ここで、図２を用いて、５ｍｓ周期受信タイミング信号ＲＸ５Ｍ、キャリアウト信号ＣＯ５Ｍ及びカウントアップ信号ＣＴＵＰの各信号の出力されるタイミングについて説明する。５ｍｓ周期受信タイミング信号ＲＸ５Ｍ及びカウントアップ信号ＣＴＵＰは、復調データＲＤのデータの先頭に同期して出力される“Ｈ”レベルの電圧レベルを有するワンショットパルス信号である。ここで、５ｍｓ周期受信タイミング信号ＲＸ５Ｍは、復調データＲＤの先頭から６２５μｓのパルス幅を有する。また、キャリアウト信号ＣＯ５Ｍは、復調データＲＤの同期パターンデータが終了したときに出力される“Ｈ”レベルの電圧レベルを有するワンショットパルス信号である。
【００１６】
第２の計数部１１４は、同期パターン検出部１１２と接続され、同期パターン信号ＤＥＴの電圧レベルに基づいて第２の周期（１００ｍｓ）を計数し、第２の信号を出力する。第２の信号は、復調回路１００において１００ｍｓ毎に無線信号ＲＦを復調するために用いられる。ここで、第２の計数部１１４は、論理積回路（ＡＮＤ回路）１１４Ａと、論理和回路（ＯＲ回路）１１４Ｂと、ＬＣＣＨ周期カウンタ１１４Ｃとにより構成されている。論理積回路１１４Ａは、同期パターン信号ＤＥＴと、ＬＣＣＨ周期カウンタ１１４Ｃから出力されたＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨとを入力する。そして、論理積回路１１４Ａは、入力された同期パターン信号ＤＥＴとＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨとの論理積演算を行い、論理積演算結果ＤＥＴＬＣＣＨを出力する。論理和回路１１４Ｂは、論理積演算結果ＤＥＴＬＣＣＨと、ＬＣＣＨ周期カウンタ１１４Ｃから出力されたキャリアウト信号ＣＯＬＣＣＨとを入力する。そして、論理和回路１１４Ｂは、入力された論理積演算結果ＤＥＴＬＣＣＨとキャリアウト信号ＣＯＬＣＣＨとの論理和演算を行い、論理和演算結果ＲＬＣＣＨを出力する。ＬＣＣＨ周期カウンタ１１４Ｃは、クロック信号ＣＬＫと、論理和演算結果ＲＬＣＣＨと、カウントアップ信号ＣＴＵＰとを入力する。そして、ＬＣＣＨ周期カウンタ１１４Ｃは、“Ｈ”レベルの電圧レベルを有する論理和演算結果ＲＬＣＣＨが入力されるまで、カウントアップ信号ＣＴＵＰを計数し、カウント値をカウントアップする。ＬＣＣＨ周期カウンタ１１４Ｃは、“Ｈ”レベルの電圧レベルを有する論理和演算結果ＲＬＣＣＨが入力されると、カウント値を所定値にリセットする。ＬＣＣＨ周期カウンタ１１４Ｃは、ＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨと、キャリアウト信号ＣＯＬＣＣＨとを出力する。ここで、図２を用いて、ＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨ及びキャリアウト信号ＣＯＬＣＣＨの各信号の出力されるタイミングについて説明する。ＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨ及びキャリアウト信号ＣＯＬＣＣＨは、復調データＲＤのデータの先頭に同期して出力される“Ｈ”レベルの電圧レベルを有するワンショットパルス信号である。ここで、ＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨは、ＬＣＣＨ周期カウンタ１１４Ｃが“０”のときに、“Ｈ”レベルの電圧レベルを有する。
【００１７】
制御部１１５は、５ｍｓ周期受信タイミング信号ＲＸ５Ｍ及びＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨを入力し、復調回路１００を制御する制御信号（クロック信号）ＲＸを出力する。ここで、制御部１１５は、論理積回路（ＡＮＤ回路）１１５Ａ、１１５Ｂ、１１５Ｃと、論理和回路（ＯＲ回路）１１５Ｄとにより構成されている。論理積回路１１５Ａは、５ｍｓ周期受信タイミング信号ＲＸ５ＭとＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨとを入力する。そして、論理積回路１１５Ａは、入力された５ｍｓ周期受信タイミング信号ＲＸ５Ｍ及びＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨとの論理積演算を行い、論理積演算結果１１５ａを出力する。論理積回路１１５Ｂは、論理積演算結果１１５ａと、タイミング制御回路１１０の外部から入力される制御信号ＬＣＣＨＯＮとを入力する。そして、論理積回路１１５Ｂは、入力された論理積演算結果１１５ａ及び制御信号ＬＣＣＨＯＮとの論理積演算を行い、論理積演算結果１１５ｂを出力する。ここで、制御信号ＬＣＣＨＯＮは、制御情報を受信する場合は“Ｈ”レベルの電圧レベルを有し、通信データを受信する場合は“Ｌ”レベルの電圧レベルを有する。論理積回路１１５Ｃは、５ｍｓ周期受信タイミング信号ＲＸ５Ｍと、タイミング制御回路１１０の外部から入力される制御信号５ＭＳＯＮとを入力する。
【００１８】
そして、論理積回路１１５Ｃは、入力された５ｍｓ周期受信タイミング信号ＲＸ５Ｍ及び制御信号５ＭＳＯＮとの論理積演算を行い、論理積演算結果１１５ｃを出力する。ここで、制御信号５ＭＳＯＮは、制御情報を受信する場合は“Ｌ”レベルの電圧レベルを有し、通信データを受信する場合は“Ｈ”レベルの電圧レベルを有する。論理和回路１１５Ｄは、論理積演算結果１１５ｂ、１１５ｃを入力し、それら信号の論理和演算を行い、論理和演算結果を制御信号ＲＸとして出力する。ここで、制御信号ＲＸは、復調データＲＤの先頭から６２５μｓ期間の“Ｈ”レベルの電圧レベルを有するワンショットパルス信号である。
【００１９】
次に、図２を用いて、本発明の第１の実施の形態のタイミング制御回路の動作を説明する。図中の復調データＲＤは、所定の間隔（Ｔ１、Ｔ２、…、Ｔｉ）をおいて送信される無線信号ＲＦ（バースト信号）を復調したものである。そして、復調データＲＤは、同期位置を示す同期パターンデータ２００を有している。
【００２０】
初めに、制御情報を受信している場合のタイミング制御回路１１０の動作について説明する。ここで、制御情報を受信するには、屋外公衆用の場合１００ｍｓ毎に、無線信号ＲＦを受信し、復調する必要がある。また、自営用（家庭用、事務所用など）の場合は、１２０ｍｓ毎に復調する必要がある。以下、屋外公衆用の場合について説明する。
【００２１】
同期パターン検出部１１２は、時刻Ｔ１における復調データＲＤの同期パターンデータ２００を検出し、検出後に“Ｈ”レベルの電圧レベルを有するワンショットパルスの同期パターン信号ＤＥＴを出力する。なお、受信データレジスタ１１１は、復調データＲＤをそのまま一時的に記憶する。
【００２２】
第１の計数部１１３の論理和回路１１３Ａは、同期パターン信号ＤＥＴとキャリアウト信号ＣＯ５Ｍの論理和演算を行い、“Ｈ”レベルの電圧レベルを有する論理和演算結果Ｒ５Ｍを出力する。５ｍｓ周期カウンタ１１３Ｂは、一度同期パターン信号ＤＥＴを入力すると、その同期パターン信号ＤＥＴから５ｍｓ毎に、“Ｈ”レベルの電圧レベルを有するワンショットパルスのキャリアウト信号ＣＯ５Ｍを出力する。５ｍｓ周期カウンタ１１３Ｂは、“Ｈ”レベルの電圧レベルを有するワンショットパルスの論理和演算結果Ｒ５Ｍを入力するまでクロック信号ＣＬＫを計数し、カウント値をカウントアップする。５ｍｓ周期カウンタ１１３Ｂは、“Ｈ”レベルの電圧レベルを有するワンショットパルスの論理和演算結果Ｒ５Ｍを入力すると、カウント値をリセットする。そして、５ｍｓ周期カウンタ１１３Ｂは、時刻Ｔ１以降、復調データＲＤの先頭に同期するように、“Ｈ”レベルの電圧レベルを有するワンショットパルスのカウントアップ信号ＣＴＵＰ及び５ｍｓ周期受信タイミング信号ＲＸ５Ｍを出力する。なお、５ｍｓ周期受信タイミング信号ＲＸ５Ｍは、６２５μｓの期間だけ“Ｈ”レベルの電圧レベルを有するワンショットパルスである。
【００２３】
第２の計数部１１４の論理積回路１１４Ａは、同期パターン信号ＤＥＴとＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨとの論理積演算を行い、“Ｈ”レベルの電圧レベルを有する論理積演算結果ＤＥＴＬＣＣＨを出力する。論理和回路１１４Ｂは、論理積演算結果ＤＥＴＬＣＣＨとキャリアウト信号ＣＯＬＣＣＨの論理和演算を行い、“Ｈ”レベルの電圧レベルを有するワンショットパルスの論理和演算結果ＲＬＣＣＨを出力する。ここで、論理和回路１１４Ｂは、１００ｍｓ毎に（Ｔ１、Ｔｉ）、２つの“Ｈ”レベルの電圧レベルを有するワンショットパルスの論理和演算結果ＲＬＣＣＨを出力する。ＬＣＣＨ周期カウンタ１１４Ｃは、一度論理和演算結果ＲＬＣＣＨを入力すると、復調データＲＤの先頭から１００ｍｓ毎に、“Ｈ”レベルの電圧レベルを有するワンショットパルスのキャリアウト信号ＣＯＬＣＣＨを出力する。ＬＣＣＨ周期カウンタ１１４Ｃは、“Ｈ”レベルの電圧レベルを有するワンショットパルスの論理和演算結果ＲＬＣＣＨを入力するまでカウントアップ信号ＣＴＵＰを計数し、カウント値をカウントアップする。ＬＣＣＨ周期カウンタ１１４Ｃは、“Ｈ”レベルの電圧レベルを有するワンショットパルスの論理和演算結果ＲＬＣＣＨを入力すると、カウント値をリセットする。そして、ＬＣＣＨ周期カウンタ１１４Ｃは、時刻Ｔ１以降、ＬＣＣＨ周期カウンタ１１４のカウント値が“０”の時、５ｍｓの期間だけ“Ｈ”レベルの電圧レベルを有するワンショットパルスのＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨを出力する。
【００２４】
制御部１１５の論理積回路１１５Ａは、５ｍｓ周期受信タイミング信号ＲＸ５ＭとＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨの論理積演算を行い、“Ｈ”レベルの電圧レベルを有する論理積演算結果１１５ａを出力する。論理積回路１１５Ｂは、論理積演算結果１１５ａと“Ｈ”レベルの電圧レベルを有する制御信号ＬＣＣＨＯＮとの論理積演算を行い、“Ｈ”レベルの電圧レベルを有するワンショットパルスの論理積演算結果１１５ｂを出力する。ここで、制御情報を受信する場合、制御信号ＬＣＣＨＯＮの電圧レベルは常に“Ｈ”レベルである。論理積回路１１５Ｃは、５ｍｓ周期受信タイミング信号ＲＸ５Ｍと“Ｌ”レベルの電圧レベルを有する制御信号５ＭＳＯＮとの論理積演算を行い、“Ｌ”レベルの論理積演算結果１１５ｃを出力する。ここで、制御情報を受信する場合、制御信号５ＭＳＯＮの電圧レベルは常に“Ｌ”レベルである。論理和回路１１５Ｄは、論理積演算結果１１５ｂ、１１５ｃの論理和演算を行い、６２５μｓの期間だけ“Ｈ”レベルの電圧レベルを有するワンショットパルスの制御信号ＲＸを出力する。論理積演算結果１１５ｃの電圧レベルは常に“Ｌ”レベルであるので、論理和回路１１５Ｄの出力は論理積演算結果１１５ｂの電圧レベルに依存する。よって、タイミング制御回路１１０は、１００ｍｓ毎に、６２５μｓの幅を有するワンショットパルスＲＸを出力することができる。それにより、復調回路１００は、１００ｍｓ毎に、無線信号ＲＦを復調し、復調データＲＤを得ることができる。
【００２５】
次に、通信データを受信している場合のタイミング制御回路１１０の動作について説明する。ここで、通信データを受信する場合は、５ｍｓ毎に、無線信号ＲＦを受信し、復調する必要がある。制御情報を受信する場合のタイミング制御回路１１０の動作と、通信データの受信する場合の動作との差異は、制御信号ＬＣＣＨＯＮ、５ＭＳＯＮの電圧レベルである。よって、制御部１１５の動作についてのみ説明する。
【００２６】
制御部１１５の論理積回路１１５Ｂは、論理積演算結果１１５ａと“Ｌ”レベルの電圧レベルを有する制御信号ＬＣＣＨＯＮとの論理積演算を行い、“Ｌ”レベルの電圧レベルを有する論理積演算結果１１５ｂを出力する。ここで、通信データを受信する場合、制御信号ＬＣＣＨＯＮの電圧レベルは常に“Ｌ”レベルである。論理積回路１１５Ｃは、５ｍｓ周期受信タイミング信号ＲＸ５Ｍと“Ｈ”レベルの電圧レベルを有する制御信号５ＭＳＯＮとの論理積演算を行い、“Ｈ”レベルの電圧レベルを有するワンショットパルスの論理積演算結果１１５ｃを出力する。ここで、制御情報を受信する場合、制御信号５ＭＳＯＮの電圧レベルは常に“Ｈ”レベルである。論理和回路１１５Ｄは、論理積演算結果１１５ｂ、１１５ｃの論理和演算を行い、６２５μｓの期間だけ“Ｈ”レベルの電圧レベルを有するワンショットパルスの制御信号ＲＸを出力する。論理積演算結果１１５ｂの電圧レベルは常に“Ｌ”レベルであるので、論理和回路１１５Ｄの出力は論理積演算結果１１５ｃの電圧レベルに依存する。よって、タイミング制御回路１１０は、５ｍｓ毎に、６２５μｓの幅を有するワンショットパルスＲＸを出力することができる。それにより、復調回路１００は、５ｍｓ毎に、無線信号ＲＦを復調し、復調データＲＤを得ることができる。
【００２７】
本発明の第1の実施の形態のタイミング制御回路によれば、２つの制御信号の電圧レベルを変化させることにより、復調回路を制御する制御信号の電圧レベルを変化させることができる。よって、２つの制御信号の電圧レベルを変化させることにより、復調回路において制御情報及び通信データを受信し、復調することができる。従って、基地局が、ＬＣＣＨ周期において制御情報を送信する代わりに通信データを送信する場合でも、移動局はその通信データ正しく復調することができる。また、制御情報を電圧レベルを変化させることにより、間欠に送信される制御情報の受信の間を利用して、通信データの受信をすることができる。
【００２８】
（第２の実施の形態）
以下、図面を用いて、本発明の第２の実施の形態のタイミング制御回路を詳細に説明する。図３及び図４は、本発明の第２の実施の形態のタイミング制御回路及びその動作に係わる図である。図３は本発明の第２の実施の形態のタイミング制御回路の構造を示し、図４は本発明の第２の実施の形態のタイミング制御回路の動作のタイミングチャートを示している。
【００２９】
初めに、図３を用いて、本発明の第２の実施の形態の受信回路のタイミング制御回路の構成を説明する。なお、第１の実施の形態のタイミング制御回路と同一構成は、同一符号を付与し、その繰り返しの説明は省略する。
【００３０】
本発明の第２の実施の形態の受信回路は、図３に示すように、復調回路１００と、タイミング制御回路３００とにより構成されている。本発明の第２の実施の形態のタイミング制御回路３００は、受信データレジスタ（データ記憶部）１１１と、同期パターン検出部（同期検出部）１１２と、第１の計数部１１３と、第２の計数部３１０と、制御部３２０とにより構成されている。
【００３１】
第２の計数部３１０は、同期パターン検出部１１２と接続され、同期パターン信号ＤＥＴの電圧レベルに基づいて第２の周期（１００ｍｓ）を計数し、第２の信号を出力する。第２の信号は、復調回路１００において１００ｍｓ毎に無線信号ＲＦを復調するために用いられる。ここで、第２の計数部３１０は、論理和回路（ＯＲ回路）１１４Ｂ、３１１と、論理積回路（ＡＮＤ回路）３１２と、ＬＣＣＨ周期カウンタ１１４Ｃとにより構成されている。論理和回路３１１は、タイミング制御回路３００の外部から入力された制御信号ＬＣＣＨＯＦと、ＬＣＣＨ周期カウンタ１１４Ｃから出力されたＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨとを入力する。そして、論理和回路３１１は、入力された制御信号ＬＣＣＨＯＦとＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨとの論理和演算を行い、論理積演算結果３１１ａを出力する。ここで、制御信号ＬＣＣＨＯＦは、制御情報を正確に受信するまでは“Ｈ”レベルの電圧レベルを有し、制御情報を正確に受信した後は“Ｌ”レベルの電圧レベルを有する信号である。論理積回路３１２は、同期パターン信号ＤＥＴと論理積演算結果３１１ａとを入力する。そして、論理積回路３１２は、入力された同期パターン信号ＤＥＴと論理積演算結果３１１ａとの論理積演算を行い、論理積演算結果ＤＥＴＬＣＣＨを出力する。論理和回路１１４Ｂは、論理積演算結果ＤＥＴＬＣＣＨと、ＬＣＣＨ周期カウンタ１１４Ｃから出力されたキャリアウト信号ＣＯＬＣＣＨとを入力する。そして、論理和回路１１３Ｂは、入力された論理積演算結果ＤＥＴＬＣＣＨとキャリアウト信号ＣＯＬＣＣＨとの論理和演算を行い、論理和演算結果ＲＬＣＣＨを出力する。ＬＣＣＨ周期カウンタ１１４Ｃは、クロック信号ＣＬＫと、論理和演算結果ＲＬＣＣＨと、カウントアップ信号ＣＴＵＰとを入力する。そして、ＬＣＣＨ周期カウンタ１１４Ｃは、“Ｈ”レベルの電圧レベルを有する論理和演算結果ＲＬＣＣＨが入力されるまで、カウントアップ信号ＣＴＵＰを計数し、カウント値をカウントアップする。ＬＣＣＨ周期カウンタ１１４Ｃは、“Ｈ”レベルの電圧レベルを有する論理和演算結果ＲＬＣＣＨが入力されると、カウント値を所定値（例えば、“０”）にリセットする。ＬＣＣＨ周期カウンタ１１４Ｃは、ＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨと、キャリアウト信号ＣＯＬＣＣＨとを出力する。ここで、ＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨは、ＬＣＣＨ周期カウンタ１１４Ｃが“０”のときに、“Ｈ”レベルの電圧レベルを有するパルス信号である。よって、タイミング制御回路３００は、正確に制御情報を受信するまでカウンタ値は“０”であり、“Ｈ”レベルの電圧レベルを有するＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨを出力する。
【００３２】
制御部３２０は、５ｍｓ周期受信タイミング信号ＲＸ５Ｍ及びＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨを入力し、復調回路１００を制御する制御信号（クロック信号）ＲＸを出力する。ここで、制御部３２０は、論理積回路（ＡＮＤ回路）３２１、３２２と、論理和回路（ＯＲ回路）３２３とにより構成されている。論理積回路３２１は、５ｍｓ周期受信タイミング信号ＲＸ５ＭとＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨとを入力する。そして、論理積回路３２１は、入力された５ｍｓ周期受信タイミング信号ＲＸ５Ｍ及びＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨとの論理積演算を行い、論理積演算結果３２１ａを出力する。論理積回路３２２は、５ｍｓ周期受信タイミング信号ＲＸ５Ｍと、タイミング制御回路３００の外部から入力された制御信号５ＭＳＯＮとを入力する。論理積回路３２２は、入力された５ｍｓ周期受信タイミング信号ＲＸ５Ｍ及び制御信号５ＭＳＯＮとの論理積演算を行い、論理積演算結果３２２ａを出力する。ここで、制御信号５ＭＳＯＮは、制御情報を正しく受信するまでは“Ｈ”レベルの電圧レベルを有し、制御情報を正しく受信した後は“Ｌ”レベルの電圧レベルを有する。論理和回路３２３は、論理積演算結果３２１ａ、３２２ａを入力し、それら信号の論理和演算を行い、論理和演算結果を制御信号ＲＸとして出力する。ここで、制御信号ＲＸは、復調データＲＤの先頭から６２５μｓ期間の“Ｈ”レベルの電圧レベルを有するワンショットパルス信号である。そして、制御信号ＲＸは、制御情報を正確に受信するまで、５ｍｓ毎に、“Ｈ”レベルの電圧レベルを有するワンショットパルス信号である。
【００３３】
次に、図４を用いて、本発明の第２の実施の形態のタイミング制御回路の動作を説明する。以下、タイミング制御回路が、制御情報を正しく受信し、その後制御情報の受信を開始するまでの動作について説明する。なお、第１の実施の形態のタイミング制御回路と同一動作は、その繰り返しの説明は省略する。
【００３４】
同期パターン検出部１１２は、所定時刻Ｔ１、Ｔ２、…、Ｔ４毎に、復調データＲＤの同期パターンデータを検出し、検出後に“Ｈ”レベルの電圧レベルを有するワンショットパルスの同期パターン信号ＤＥＴを出力する。
【００３５】
第２の計数部３１０の論理和回路３１１は、ＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨと制御信号ＬＣＣＨＯＦとの論理和演算を行う。ここで、時刻Ｔ１〜Ｔ４の期間、ＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨ及び制御信号ＬＣＣＨＯＦは、制御情報を正しく受信するまでの期間であり、“Ｈ”レベルの電圧レベルを有する。よって、論理和回路３１１は、時刻Ｔ１〜Ｔ４の期間、“Ｈ”レベルの電圧レベルを有する論理和演算結果３１１ａを出力する。なお、時刻Ｔ５以降は、制御情報を正しく受信した後であり、制御信号ＬＣＣＨＯＦは“Ｌ”レベルの電圧レベルを有する。よって、時刻Ｔ５以降のＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨの電圧レベルも“Ｌ”レベルであるため、論理和回路３１１は“Ｌ”レベルの電圧レベルを有する論理和演算結果３１１ａを出力する。
【００３６】
論理積回路３１２は、同期パターン信号ＤＥＴと論理和演算結果３１１ａとの論理積演算を行う。ここで、論理和演算結果３１１ａは、時刻Ｔ１〜Ｔ４の期間、“Ｈ”レベルの電圧レベルを有する。よって、論理積回路３１２の出力は、時刻Ｔ１〜Ｔ４の期間は同期パターン信号ＤＥＴの電圧レベルに依存する。従って、論理積回路３１２は、時刻Ｔ１〜Ｔ４の期間、同期パターンの信号の電圧レベルに基づいて、“Ｈ”レベルの電圧レベルを有するワンショットパルスの論理積演算結果ＤＥＴＬＣＣＨを出力する。なお、時刻Ｔ５以降は、制御情報を正しく受信した後であり、論理積結果３１１ａは“Ｌ”レベルの電圧レベルを有する。よって、論理積回路３１２は、時刻Ｔ５以降、“Ｌ”レベルの電圧レベルを有する論理積演算結果ＤＥＴＬＣＣＨを出力する。
【００３７】
論理和回路１１４Ｂは、論理積演算結果ＤＥＴＬＣＣＨとキャリアウト信号ＣＯＬＣＣＨの論理和演算を行う。ここで、復調回路１００が制御情報を正しく受信していない場合（時刻Ｔ１〜Ｔ３）、キャリアウト信号ＣＯＬＣＣＨの電圧レベルは“Ｌ”レベルである。よって、論理和回路１１４Ｂは、論理積演算結果ＤＥＴＬＣＣＨの電圧レベルに基づいて、５ｍｓ毎に、“Ｈ”レベルの電圧レベルを有するワンショットパルスの論理和演算結果ＲＬＣＣＨを出力する。なお、時刻Ｔ４におけるＬＣＣＨ周期カウンタ１１４Ｃは、“Ｈ”レベルの電圧レベルを有するワンショットパルスのキャリアウト信号ＣＯＬＣＣＨを出力する。よって、時刻Ｔ４における論理和回路１１４Ｂは、２つの“Ｈ”レベルの電圧レベルを有するワンショットパルスの論理和演算結果ＲＬＣＣＨを出力する。
【００３８】
時刻Ｔ１〜Ｔ４におけるＬＣＣＨ周期カウンタ１１４Ｃは、５ｍｓ毎に、“Ｈ”レベルの電圧レベルを有するワンショットパルスの論理和演算結果ＲＬＣＣＨを入力する。よって、時刻Ｔ１〜Ｔ４におけるＬＣＣＨ周期カウンタ１１４Ｃは、論理和演算結果ＲＬＣＣＨの入力毎に、カウンタ値をリセットする。従って、時刻Ｔ１〜Ｔ４におけるＬＣＣＨ周期カウンタ１１４Ｃのカウンタ値は、“０”である。ＬＣＣＨ周期カウンタ１１４Ｃは、時刻Ｔ４において制御情報を正しく受信することに成功すると、“Ｈ”レベルの電圧レベルを有するワンショットパルスのキャリアウト信号ＣＯＬＣＣＨを出力する。そして、ＬＣＣＨ周期カウンタ１１４Ｃは、時刻Ｔ４以降、１００ｍｓ毎に、“Ｈ”レベルの電圧レベルを有するワンショットパルスのキャリアウト信号ＣＯＬＣＣＨを出力する。
【００３９】
制御部３２０の論理積回路３２１は、５ｍｓ周期受信タイミング信号ＲＸ５ＭとＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨの論理積演算を行う。ここで、時刻Ｔ１〜Ｔ３におけるＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨは、“Ｈ”レベルの電圧レベルを有する。よって、論理積回路３２１は、５ｍｓ周期受信タイミング信号ＲＸ５Ｍに基づいて、５ｍｓ毎に、“Ｈ”レベルの電圧レベルを有するワンショットパルスの論理積演算結果３２１ａを出力する。なお、時刻Ｔ４以降におけるＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨは、“Ｌ”レベルの電圧レベルを有する。よって、時刻Ｔ４以降における論理積回路３２１は、“Ｌ”レベルの電圧レベルを有する論理積演算結果３２１ａを出力する。
【００４０】
論理積回路３２２は、５ｍｓ周期受信タイミング信号ＲＸ５Ｍと制御信号５ＭＳＯＮの論理積演算を行う。ここで、制御情報を正しく受信するまでは（時刻Ｔ１〜Ｔ３）、制御信号５ＭＳＯＮの電圧レベルは常に“Ｈ”レベルである。よって、論理積回路３２２は、５ｍｓ周期受信タイミング信号ＲＸ５Ｍに基づいて、５ｍｓ毎に、“Ｈ”レベルの電圧レベルを有するワンショットパルスの論理積演算結果３２２ａを出力する。なお、制御情報を正しく受信した後（時刻Ｔ４）以降の制御信号５ＭＳＯＮは、“Ｌ”レベルの電圧レベルを有する。よって、時刻Ｔ４以降における論理積回路３２２は、“Ｌ”レベルの電圧レベルを有する論理積演算結果３２２ａを出力する。
【００４１】
論理和回路３２３は、論理積演算結果３２１ａ、３２２ａの論理和演算を行う。そして、時刻Ｔ１〜Ｔ４における論理和回路３２３は、５ｍｓ毎に、６２５μｓの期間だけ“Ｈ”レベルの電圧レベルを有するワンショットパルスの制御信号ＲＸを出力する。ここで、時刻Ｔ５以降の論理積演算結果３２１ａ、３２２ａは“Ｌ”レベルの電圧レベルを有する。よって、論理和回路３２３は、１００ｍｓ後に論理積演算結果３２１ａ、３２２ａの少なくともいずれか一方が“Ｈ”レベルの電圧レベルを有するまで、“Ｌ”レベルの電圧レベルの制御信号ＲＸを出力する。それにより、復調回路１００は、１００ｍｓ毎に、無線信号ＲＦを復調し、復調データＲＤを得ることができる。
【００４２】
なお、本発明の第２の実施の形態のタイミング制御回路３００は、制御信号ＬＣＣＨＯＦの電圧レベルを“Ｌ”レベルとし、制御信号５ＭＳＯＮの電圧レベルを“Ｈ”レベルとすると、通信データを受信することができる。
【００４３】
本発明の第２の実施の形態のタイミング制御回路によれば、制御情報の受信タイミングを合わせるのが困難な場合であっても、制御情報によって受信タイミングの確保を容易に調節することができる。また、制御情報を電圧レベルを変化させることにより、間欠に送信される制御情報の受信の間を利用して、通信データの受信をすることができる。
【００４４】
（第３の実施の形態）
以下、図面を用いて、本発明の第３の実施の形態のタイミング制御回路を詳細に説明する。図５及び図６は、本発明の第３の実施の形態のタイミング制御回路及びその動作に係わる図である。図５は本発明の第３の実施の形態のタイミング制御回路の構造を示し、図６は本発明の第３の実施の形態のタイミング制御回路の動作のタイミングチャートを示している。
【００４５】
初めに、図５を用いて、本発明の第３の実施の形態の受信回路のタイミング制御回路の構成を説明する。なお、第１若しくは第２の実施の形態のタイミング制御回路と同一構成は、同一符号を付与し、その繰り返しの説明は省略する。
【００４６】
本発明の第３の実施の形態の受信回路は、図５に示すように、復調回路１００と、タイミング制御回路５００とにより構成されている。本発明の第３の実施の形態のタイミング制御回路５００は、受信データレジスタ（データ記憶部）１１１と、同期パターン検出部（同期検出部）５１０と、第１の計数部５２０と、第２の計数部５３０と、制御部１１５とにより構成されている。
【００４７】
同期パターン検出部５１０は、復調回路１００と接続され、復調データＲＤを入力する。ここで、同期パターン検出部５１０は、データチャネル同期パターン検出部（第１の同期検出部）５１１と、制御情報チャネル同期パターン検出部（第２の同期検出部）５１２とにより構成されている。
【００４８】
データチャネル同期パターン検出部５１１は、通信データが復調された復調データＲＤに含まれる同期パターンデータ（１６ビット）を検出する。このとき、データチャネル同期パターン検出部５１１は、同期パターンデータの先頭から１６ビットを同期パターンデータとして検出する。そして、データチャネル同期パターン検出部５１１は、所望の同期情報を検出した場合、一時的に短い時間だけ電圧レベルが電源電圧レベル（以下、“Ｈ”レベルと称する）となるワンショットパルスの同期パターン信号（第１の検出信号）ＤＥＴＡを出力する。また、データチャネル同期パターン検出部５１１は、所望の同期情報を検出できなかった場合、電圧レベルが接地電圧レベル（以下、“Ｌ”レベルと称する）の同期パターン信号ＤＥＴＡを出力する。ここで、制御情報の同期位置を示す同期パターンデータは、３２ビットで構成されている。よって、制御情報が復調された復調データＲＤがデータチャネル同期パターン検出部５１１に入力されても、制御情報及び通信データの同期パターンデータのデータ長が互いに異なるため、データチャネル同期パターン検出部５１１は通信データの同期パターンデータのみを正しく検出することができる。
【００４９】
制御情報チャネル同期パターン検出部５１２は、制御情報が復調された復調データＲＤに含まれる同期パターンデータ（３２ビット）を検出する。このとき、制御情報チャネル同期パターン検出部５１２は、同期パターンデータの先頭から３２ビットを同期パターンデータとして検出する。そして、制御情報チャネル同期パターン検出部５１２は、所望の同期情報を検出した場合、“Ｈ”レベルの電圧レベルを有するワンショットパルスの同期パターン信号（第２の検出信号）ＤＥＴＢを出力する。また、制御情報チャネル同期パターン検出部５１２は、所望の同期情報を検出できなかった場合、“Ｌ”レベルの電圧レベルを有する同期パターン信号ＤＥＴＢを出力する。上述のように、通信データの同期位置を示す同期パターンデータは、１６ビットで構成されている。よって、通信データが復調された復調データＲＤが制御情報チャネル同期パターン検出部５１２に入力されても、制御情報及び通信データの同期パターンデータのデータ長が互いに異なるため、制御情報チャネル同期パターン検出部５１２は制御情報の同期パターンデータのみを正しく検出することができる。
【００５０】
第１の計数部５２０は、データチャネル同期パターン検出部５１１と接続され、同期パターン信号ＤＥＴＡの電圧レベルに基づいて第１の周期（５ｍｓ）を計数し、第１の信号を出力する。第１の信号は、復調回路１００において５ｍｓ毎に無線信号ＲＦを復調するために用いられる。ここで、第１の計数部５２０は、論理和回路（ＯＲ回路）５２１と、５ｍｓ周期カウンタ１１３Ｂとにより構成されている。論理和回路５２１は、同期パターン信号ＤＥＴＡと、５ｍｓ周期カウンタ１１３Ｂから出力されたキャリアウト信号ＣＯ５Ｍとを入力する。そして、論理和回路５２１は、入力された同期パターン信号ＤＥＴＡとキャリアウト信号ＣＯ５Ｍとの論理和演算を行い、論理和演算結果Ｒ５Ｍを出力する。
【００５１】
第２の計数部５３０は、制御情報チャネル同期パターン検出部５１２と接続され、同期パターン信号ＤＥＴＢの電圧レベルに基づいて第２の周期（１００ｍｓ）を計数し、第２の信号を出力する。第２の信号は、復調回路１００において１００ｍｓ毎に無線信号ＲＦを復調するために用いられる。ここで、第２の計数部５３０は、論理和回路（ＯＲ回路）５３１と、ＬＣＣＨ周期カウンタ１１４Ｃとにより構成されている。論理和回路５３１は、同期パターン信号ＤＥＴＢと、ＬＣＣＨ周期カウンタ１１４Ｃから出力されたキャリアウト信号ＣＯＬＣＣＨとを入力する。そして、論理和回路５３１は、入力された同期パターン信号ＤＥＴＢとキャリアウト信号ＣＯＬＣＣＨとの論理和演算を行い、論理和演算結果ＲＬＣＣＨを出力する。
【００５２】
次に、図６を用いて、本発明の第３の実施の形態のタイミング制御回路の動作を説明する。なお、第１若しくは第２の実施の形態のタイミング制御回路と同一動作は、その繰り返しの説明は省略する。ここで、時刻Ｔ１、Ｔｉは制御情報を受信するタイミングを示し、時刻Ｔ２〜Ｔ４は通信データを受信するタイミングを示している。
【００５３】
初めに、通信データを受信している場合（時刻Ｔ２〜Ｔ４）のタイミング制御回路５００の動作について説明する。
【００５４】
データチャネル同期パターン検出部５１１は、復調データＲＤの同期パターンデータを検出し、“Ｈ”レベルの電圧レベルを有するワンショットパルスの同期パターン信号ＤＥＴＡを出力する。ここで、制御情報チャネル同期パターン検出部５１２は、同期パターンデータを検出できず、“Ｌ”レベルの電圧レベルを有する同期パターン信号ＤＥＴＢを出力する。
【００５５】
第１の計数部５２０の論理和回路５２１は、同期パターン信号ＤＥＴＡとキャリアウト信号ＣＯ５Ｍの論理和演算を行い、“Ｈ”レベルの電圧レベルを有するワンショットパルスの論理和演算結果Ｒ５Ｍを出力する。ここで、第２の計数部５３０は、同期パターン信号ＤＥＴＢ及びキャリアウト信号ＣＯＬＣＣＨの電圧レベルが“Ｌ”レベルであることより、“Ｌ”レベルの電圧レベルを有するＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨを出力する。
【００５６】
制御部１１５の論理積回路１１５Ａは、５ｍｓ周期受信タイミング信号ＲＸ５ＭとＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨの論理積演算を行う。ここで、ＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨの電圧レベルが“Ｌ”レベルであるので、論理積回路１１５Ａは、“Ｌ”レベルの電圧レベルを有する論理積演算結果１１５ａを出力する。論理積回路１１５Ｂは、論理積演算結果１１５ａと制御信号ＬＣＣＨＯＮとの論理積演算を行う。ここで、２つの信号の電圧レベルが“Ｌ”レベルであるので、論理積回路１１５Ｂは“Ｌ”レベルの電圧レベルを有する論理積演算結果１１５ｂを出力する。ここで、通信データを受信する場合、制御信号ＬＣＣＨＯＮの電圧レベルは常に“Ｌ”レベルである。論理積回路１１５Ｃは、５ｍｓ周期受信タイミング信号ＲＸ５Ｍと制御信号５ＭＳＯＮとの論理積演算を行う。ここで、通信データを受信する場合制御信号５ＭＳＯＮの電圧レベルは常に“Ｈ”レベルである。よって、論理積回路１１５Ｃは、５ｍｓ周期受信タイミング信号ＲＸ５Ｍの電圧レベルに対応して、“Ｈ”レベルの電圧レベルを有するワンショットパルスの論理演算結果１１５ｃを出力する。論理和回路１１５Ｄは、論理積演算結果１１５ｂ、１１５ｃの論理和演算を行い、６２５μｓの期間だけ“Ｈ”レベルの電圧レベルを有するワンショットパルスの制御信号ＲＸを出力する。論理積演算結果１１５ｂの電圧レベルは常に“Ｌ”レベルである。よって、タイミング制御回路５００は、５ｍｓ毎に、６２５μｓの幅を有するワンショットパルスＲＸを出力することができる。それにより、復調回路１００は、５ｍｓ毎に、無線信号ＲＦを復調し、復調データＲＤを得ることができる。
【００５７】
次に、制御情報を受信している場合（時刻Ｔ１、Ｔｉ）のタイミング制御回路５００の動作について説明する。
【００５８】
制御情報チャネル同期パターン検出部５１２は、復調データＲＤの同期パターンデータを検出し、“Ｈ”レベルの電圧レベルを有するワンショットパルスの同期パターン信号ＤＥＴＢを出力する。ここで、データチャネル同期パターン検出部５１１は、同期パターンデータを検出できず、“Ｌ”レベルの電圧レベルを有する同期パターン信号ＤＥＴＡを出力する。
【００５９】
第１の計数部５２０の論理和回路５２１は、同期パターン信号ＤＥＴＡとキャリアウト信号ＣＯ５Ｍの論理和演算を行う。ここで、同期パターン信号ＤＥＴＡは“Ｌ”レベルの電圧レベルを有する。よって、論理和回路５２１は、キャリアウト信号ＣＯ５Ｍの電圧レベルに応じて、“Ｈ”レベルの電圧レベルを有する論理和演算結果Ｒ５Ｍを出力する。
【００６０】
第２の計数部５３０の論理和回路５３１は、同期パターン信号ＤＥＴＢとキャリアウト信号ＣＯＬＣＣＨの論理和演算を行う。ここで、２つの信号とも“Ｈ”レベルの電圧レベルを有することより、論理和回路５３１は、２つの信号の電圧レベルに応じて、２つの“Ｈ”レベルの電圧レベルを有するワンショットパルスの論理和演算結果ＲＬＣＣＨを出力する。
【００６１】
制御部１１５の論理積回路１１５Ａは、５ｍｓ周期受信タイミング信号ＲＸ５ＭとＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨの論理積演算を行い、時刻Ｔ１、Ｔｉのときに“Ｈ”レベルの電圧レベルを有する論理積演算結果１１５ａを出力する。論理積回路１１５Ｂは、論理積演算結果１１５ａと制御信号ＬＣＣＨＯＮとの論理積演算を行う。ここで、制御信号ＬＣＣＨＯＮの電圧レベルが“Ｈ”レベルであるので、論理積回路１１５Ｂは“Ｈ”レベルの電圧レベルを有する論理積演算結果１１５ｂを出力する。ここで、制御情報を受信する場合、制御信号ＬＣＣＨＯＮの電圧レベルは常に“Ｈ”レベルである。論理積回路１１５Ｃは、５ｍｓ周期受信タイミング信号ＲＸ５Ｍと制御信号５ＭＳＯＮとの論理積演算を行う。ここで、制御情報を受信する場合制御信号５ＭＳＯＮの電圧レベルは常に“Ｌ”レベルである。よって、論理積回路１１５Ｃは、“Ｌ”レベルの電圧レベルを有する論理演算結果１１５ｃを出力する。論理和回路１１５Ｄは、論理積演算結果１１５ｂ、１１５ｃの論理和演算を行い、６２５μｓの期間だけ“Ｈ”レベルの電圧レベルを有するワンショットパルスの制御信号ＲＸを出力する。論理積演算結果１１５ｃの電圧レベルは常に“Ｌ”レベルであるので、論理和回路１１５Ｄの出力は論理積演算結果１１５ｂの電圧レベルに依存する。よって、タイミング制御回路５００は、１００ｍｓ毎に、６２５μｓの幅を有するワンショットパルスＲＸを出力することができる。それにより、復調回路１００は、１００ｍｓ毎に、無線信号ＲＦを復調し、復調データＲＤを得ることができる。
【００６２】
本発明の第３の実施の形態のタイミング制御回路によれば、制御情報を電圧レベルを変化させることにより、間欠に送信される制御情報の受信の間を利用して、通信データの受信をすることができる。
【００６３】
（第４の実施の形態）
以下、図面を用いて、本発明の第４の実施の形態のタイミング制御回路を詳細に説明する。図７及び図８は、本発明の第４の実施の形態のタイミング制御回路及びその動作に係わる図である。図７は本発明の第４の実施の形態のタイミング制御回路の構造を示し、図８は本発明の第４の実施の形態のタイミング制御回路の動作のタイミングチャートを示している。
【００６４】
初めに、図７を用いて、本発明の第４の実施の形態の受信回路のタイミング制御回路の構成を説明する。なお、第１の実施の形態のタイミング制御回路と同一構成は、同一符号を付与し、その繰り返しの説明は省略する。本発明の第４の実施の形態の受信回路は、図７に示すように、復調回路１００と、タイミング制御回路７００とにより構成されている。
【００６５】
本発明の第４の実施の形態のタイミング制御回路７００は、受信データレジスタ（データ記憶部）１１１と、同期パターン検出部（同期検出部）１１２と、第１の計数部１１３と、第２の計数部１１４と、制御部（第１の制御部）１１５と、制御情報制御部（第２の制御部）７１０により構成されている。
【００６６】
受信データレジスタ１１１は、復調回路１００と接続され、復調データＲＤを入力する。受信データレジスタ１１１は、復調データＲＤを一時的に記憶し、制御情報ＲＤＣＳＩＤを出力する。
【００６７】
制御情報制御部７１０は、受信データレジスタ１１１とＬＣＣＨ周期カウンタ１１４Ｃと接続される。ここで、制御情報制御部７１０は、論理積回路（ＡＮＤ回路）７１１、７１４と、期待ＣＳＩＤ設定部７１２と、ＣＳＩＤ検出部７１３とにより構成されている。論理積回路７１１は、ＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨが“Ｈ”レベルの電圧レベルを有する場合にのみ、制御情報ＲＤＣＳＩＤを制御情報ＲＤＣＳＩＤ２として、ＣＳＩＤ検出回路７１３に出力する。期待ＣＳＩＤ設定部７１２は、自局に割り当てられた期待ＣＳＩＤ７１２ａを出力する。ＣＳＩＤ検出部７１３は、期待ＣＳＩＤ７１２ａと制御情報ＲＤＣＳＩＤ２とを比較する。そして、ＣＳＩＤ検出部７１３は、２つの情報が一致した場合は“Ｈ”レベルの電圧レベルを有するワンショットパルスの検出結果ＣＳＤＥＴを出力し、一致しない場合は“Ｌ”レベルの電圧レベルを有する検出結果ＣＳＤＥＴを出力する。論理積回路７１４は、制御信号ＬＣＣＨＯＮと検出結果ＣＳＤＥＴとの論理積演算を行い、後段の回路を制御するための制御信号７１４ａを出力する。
【００６８】
次に、図８を用いて、本発明の第４の実施の形態のタイミング制御回路の動作を説明する。なお、第１の実施の形態のタイミング制御回路と同一動作は、同一符号を付与し、その繰り返しの説明は省略する。ここで、本発明の第４の実施の形態のタイミング制御回路は、制御情報（時刻Ｔ１、Ｔｉ）を受信する間を利用して通信データ（時刻Ｔ２〜Ｔ４）を受信する。そのため、制御信号ＬＣＣＨＯＮ、５ＭＳＯＮの電圧レベルは、“Ｈ”レベルである。
【００６９】
制御情報を受信する期間（時刻Ｔ１、Ｔｉ）において、制御情報制御部７１０の論理積回路７１１は、“Ｈ”レベルの電圧レベルを有するＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨを入力する。よって、論理積回路７１１は、制御情報ＲＤＣＳＩＤを制御情報ＲＤＣＳＩＤ２として出力する。この例の場合、制御情報ＲＤＣＳＩＤ２は、“８５”である。ＣＳＩＤ検出部７１３は、期待ＣＳＩＤ設定部７１２から出力された期待ＣＳＩＤ“８５”と、制御情報ＲＤＣＳＩＤ２“８５”とを比較する。そして、情報が一致しているので、ＣＳＩＤ検出部７１３は、“Ｈ”レベルの電圧レベルを有するワンショットパルスの検出結果ＣＳＤＥＴを出力する。よって、制御信号ＬＣＣＨＯＮの電圧レベルが“Ｈ”レベルであることより、論理積回路７１４は“Ｈ”レベルの電圧レベルを有するワンショットパルスの制御信号７１４ａを出力する。
【００７０】
通信データを受領する期間（時刻Ｔ２〜Ｔ４）において、制御情報制御部７１０の論理積回路７１１は、“Ｌ”レベルの電圧レベルを有するＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨを入力する。よって、論理積回路７１１は、制御情報ＲＤＣＳＩＤを制御情報ＲＤＣＳＩＤ２として出力する。従って、たとえ通信データ受領期間に制御情報と同じ情報が送信されても、その情報を取り込むことをしない。具体的には、通信データ受領期間の時刻Ｔ３における制御情報ＲＤＣＳＩＤ“８５”は、ＣＳＩＤ検出回路７１３に取り込まれない。
【００７１】
本発明の第４の実施の形態のタイミング制御回路によれば、2つの制御信号の電圧レベルを変化させる必要はない。よって、本発明の第４の実施の形態のタイミング制御回路は、間欠に送信される制御情報の受信の間を利用して通信データの受信を行いながら、制御情報を受領するときにのみＣＳＩＤ検出回路で期待ＣＳＩＤと受信データとの比較をすることができる。そのため、後段の回路の誤動作を防止することができる。
【００７２】
（第５の実施の形態）
以下、図面を用いて、本発明の第５の実施の形態のタイミング制御回路を詳細に説明する。図９は、本発明の第５の実施の形態のタイミング制御回路に係わる図である。以下、図９を用いて、本発明の第５の実施の形態の受信回路のタイミング制御回路の構成を説明する。なお、第１若しくは第４の実施の形態のタイミング制御回路と同一構成は、同一符号を付与し、その繰り返しの説明は省略する。本発明の第５の実施の形態の受信回路は、図９に示すように、復調回路１００と、タイミング制御回路９００とにより構成されている。
【００７３】
本発明の第５の実施の形態のタイミング制御回路９００は、受信データレジスタ（データ記憶部）１１１と、同期パターン検出部（同期検出部）１１２と、第１の計数部１１３と、第２の計数部１１４と、制御部（第１の制御部）１１５と、制御情報制御部（第２の制御部）９１０により構成されている。
【００７４】
制御情報制御部９１０は、論理積回路（ＡＮＤ回路）７１４、９１１と、期待ＣＳＩＤ設定部７１２と、ＣＳＩＤ検出部７１３とにより構成されている。論理積回路９１１は、ＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨが“Ｈ”レベルの電圧レベルを有する場合にのみ、期待ＣＳＩＤ９１１ａをＣＳＩＤ検出部７１３へ出力する。
【００７５】
本発明の第５の実施の形態のタイミング制御回路によれば、第４の実施の形態のタイミング制御回路と同様に、間欠に送信される制御情報の受信の間を利用して通信データの受信を行いながら、制御情報を受領するときにのみＣＳＩＤ検出回路で期待ＣＳＩＤと受信データとの比較をすることができる。そのため、後段の回路の誤動作を防止することができる。
【００７６】
（第６の実施の形態）
以下、図面を用いて、本発明の第６の実施の形態のタイミング制御回路を詳細に説明する。図１０は、本発明の第６の実施の形態のタイミング制御回路に係わる図である。以下、図１０を用いて、本発明の第６の実施の形態の受信回路のタイミング制御回路の構成を説明する。なお、第１若しくは第４の実施の形態のタイミング制御回路と同一構成は、同一符号を付与し、その繰り返しの説明は省略する。本発明の第６の実施の形態の受信回路は、図１０に示すように、復調回路１００と、タイミング制御回路１０００とにより構成されている。
【００７７】
本発明の第６の実施の形態のタイミング制御回路１０００は、受信データレジスタ（データ記憶部）１１１と、同期パターン検出部（同期検出部）１１２と、第１の計数部１１３と、第２の計数部１１４と、制御部（第１の制御部）１１５と、制御情報制御部（第２の制御部）１０１０により構成されている。
【００７８】
制御情報制御部１０１０は、論理積回路（ＡＮＤ回路）１０１１と、期待ＣＳＩＤ設定部７１２と、ＣＳＩＤ検出部７１３とにより構成されている。論理積回路１０１１は、３入力ＡＮＤ回路であり、ＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨ及び制御信号ＬＣＣＨＯＮが“Ｈ”レベルの電圧レベルを有する場合にのみ、ＣＳＩＤ検出部７１３から出力される検出結果７１３ａを他の回路へ出力する。
【００７９】
本発明の第６の実施の形態のタイミング制御回路によれば、第４の実施の形態のタイミング制御回路と同様に、間欠に送信される制御情報の受信の間を利用して通信データの受信を行いながら、制御情報を受領するときにのみＣＳＩＤ検出回路が出力した検出結果を後段の回路に出力をすることができる。そのため、後段の回路の誤動作を防止することができる。
【００８０】
（第７の実施の形態）
以下、図面を用いて、本発明の第７の実施の形態のタイミング制御回路を詳細に説明する。図１１及び図１２は、本発明の第７の実施の形態のタイミング制御回路及びその動作に係わる図である。図１１は本発明の第７の実施の形態のタイミング制御回路の構造を示し、図１２は本発明の第７の実施の形態のタイミング制御回路の動作のタイミングチャートを示している。
【００８１】
初めに、図１１を用いて、本発明の第７の実施の形態の受信回路のタイミング制御回路の構成を説明する。なお、第１若しくは第４の実施の形態のタイミング制御回路と同一構成は、同一符号を付与し、その繰り返しの説明は省略する。本発明の第７の実施の形態の受信回路は、図１１に示すように、復調回路１００と、タイミング制御回路１１００とにより構成されている。
【００８２】
本発明の第７の実施の形態のタイミング制御回路１１００は、受信データレジスタ（データ記憶部）１１１と、同期パターン検出部（同期検出部）１１２と、第１の計数部１１３と、第２の計数部１１４と、制御部（第１の制御部）１１５と、制御情報制御部（第２の制御部）１１１０により構成されている。
【００８３】
制御情報制御部１１１０は、論理和回路（ＯＲ回路）１１１１と、論理積回路（ＡＮＤ回路）７１４、１１１２と、期待ＣＳＩＤ設定部７１２と、ＣＳＩＤ検出部７１３とにより構成されている。
【００８４】
論理和回路１１１１は、制御信号ＬＣＣＨＯＦとＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨとを入力し、論理和演算を行う。そして、論理和回路１１１１は、少なくとも２つの信号のいずれか一方の電圧レベルが“Ｈ”レベルのとき、“Ｈ”レベルの電圧レベルを有する論理和演算結果１１１１ａを出力する。ここで、制御信号ＬＣＣＨＯＦの電圧レベルは、制御情報を正しく受信するまで、“Ｈ”レベルである。論理積回路１１１２は、論理和演算結果１１１１ａが“Ｈ”レベルの電圧レベルを有する場合にのみ、制御情報ＲＤＣＳＩＤをＣＳＩＤ検出部７１３へ出力する。
【００８５】
次に、図１２を用いて、本発明の第７の実施の形態のタイミング制御回路の動作を説明する。なお、第１の実施の形態のタイミング制御回路と同一動作は、同一符号を付与し、その繰り返しの説明は省略する。ここで、本発明の第７の実施の形態のタイミング制御回路は、時刻Ｔ１、Ｔ２において制御情報を正しく受信しておらず、時刻Ｔ３以降制御情報を正しく受信している。そのため、時刻Ｔ１〜Ｔ３における制御信号ＬＣＣＨＯＦの電圧レベルは“Ｈ”レベル、時刻Ｔ４以降における制御信号ＬＣＣＨＯＦの電圧レベルは“Ｌ”レベルである。また、制御情報を受信する間を利用して通信データを受信するため、制御信号ＬＣＣＨＯＮ、５ＭＳＯＮの電圧レベルは“Ｈ”レベルである。
【００８６】
時刻Ｔ１〜Ｔ３、ＴｉにおいてＬＣＣＨ周期カウンタ１１４Ｃは、“Ｈ”レベルの電圧レベルのワンショットパルスの論理和演算結果ＲＬＣＣＨを入力する。よって、ＬＣＣＨ周期カウンタ１１４Ｃは、カウント値を“０”にリセットとし、“Ｈ”レベルの電圧レベルを有するＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨを出力する。時刻Ｔ１〜Ｔ３において論理和回路１１１１は、“Ｈ”レベルの電圧レベルを有する制御信号ＬＣＣＨＯＦを入力している。よって、論理和回路１１１１は、“Ｈ”レベルの電圧レベルを有する論理和演算結果１１１１ａを出力する。ここで、時刻Ｔｉの制御信号ＬＣＣＨＯＦの電圧レベルは“Ｌ”レベルであるが、ＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨの電圧レベルが“Ｈ”レベルであるため、“Ｈ”レベルの電圧レベルを有する論理和演算結果１１１１ａが出力される。時刻Ｔ１〜Ｔ３、Ｔｉにおける論理積回路１１１２は、“Ｈ”レベルの電圧レベルを有する論理演算結果１１１１ａを入力しているので、制御情報ＲＤＣＳＩＤを出力する。ＣＳＩＤ検出回路７１３は、時刻Ｔ１〜Ｔ３、Ｔｉにおいて、制御情報ＲＤＣＳＩＤを入力する。そして、ＣＳＩＤ検出部７１３は、期待ＣＳＩＤ設定部７１２から出力された期待ＣＳＩＤと、制御情報ＲＤＣＳＩＤ２（この場合“８５”）とを比較する。そして、時刻Ｔ１、Ｔ３、Ｔｉにおいて情報が一致しているので、ＣＳＩＤ検出部７１３は、“Ｈ”レベルの電圧レベルを有するワンショットパルスの検出結果ＣＳＤＥＴを出力する。ここで、時刻Ｔ１において検出された検出結果ＣＳＤＥＴは、ＬＣＣＨ周期を示す正しい検出結果ＣＳＤＥＴではないため、１００ｍｓ以内の時刻Ｔ３において検出結果ＣＳＤＥＴが検出されている。
【００８７】
本発明の第７の実施の形態のタイミング制御回路によれば、第４の実施の形態のタイミング制御回路と同様に、間欠に送信される制御情報の受信の間を利用して通信データの受信を行いながら、制御情報を受領するときにのみＣＳＩＤ検出回路で期待ＣＳＩＤと受信データとの比較をすることができる。そのため、後段の回路の誤動作を防止することができる。さらに、本発明の第７の実施の形態のタイミング制御回路によれば、制御情報を正しく受信する前においても、ＣＳＩＤ検出をすることができる。
【００８８】
（第８の実施の形態）
以下、図面を用いて、本発明の第８の実施の形態のタイミング制御回路を詳細に説明する。図１３は、本発明の第８の実施の形態のタイミング制御回路に係わる図である。以下、図１３を用いて、本発明の第８の実施の形態の受信回路のタイミング制御回路の構成を説明する。なお、第１若しくは第４の実施の形態のタイミング制御回路と同一構成は、同一符号を付与し、その繰り返しの説明は省略する。本発明の第８の実施の形態の受信回路は、図１３に示すように、復調回路１００と、タイミング制御回路１３００とにより構成されている。
【００８９】
本発明の第８の実施の形態のタイミング制御回路１３００は、受信データレジスタ（データ記憶部）１１１と、同期パターン検出部（同期検出部）１１２と、第１の計数部１１３と、第２の計数部１１４と、制御部（第１の制御部）１１５と、制御情報制御部（第２の制御部）１３１０により構成されている。
【００９０】
制御情報制御部１３１０は、論理和回路（ＯＲ回路）１１１１と、論理積回路（ＡＮＤ回路）７１４、１３１１と、期待ＣＳＩＤ設定部７１２と、ＣＳＩＤ検出部７１３とにより構成されている。
【００９１】
論理積回路１３１１は、論理和演算結果１１１１ａが“Ｈ”レベルの電圧レベルを有する場合にのみ、期待ＣＳＩＤをＣＳＩＤ検出部７１３へ出力する。
【００９２】
本発明の第８の実施の形態のタイミング制御回路によれば、第７の実施の形態のタイミング制御回路と同様に、制御情報を正しく受信する前においてもＣＳＩＤ検出をすることができ、また、制御情報を正しく受信する前においてもＣＳＩＤ検出をすることができる。
【００９３】
（第９の実施の形態）
以下、図面を用いて、本発明の第９の実施の形態のタイミング制御回路を詳細に説明する。図１４は、本発明の第９の実施の形態のタイミング制御回路に係わる図である。以下、図１４を用いて、本発明の第９の実施の形態の受信回路のタイミング制御回路の構成を説明する。なお、第１若しくは第６の実施の形態のタイミング制御回路と同一構成は、同一符号を付与し、その繰り返しの説明は省略する。本発明の第９の実施の形態の受信回路は、図１４に示すように、復調回路１００と、タイミング制御回路１４００とにより構成されている。
【００９４】
本発明の第９の実施の形態のタイミング制御回路１４００は、受信データレジスタ（データ記憶部）１１１と、同期パターン検出部（同期検出部）１１２と、第１の計数部１１３と、第２の計数部１１４と、制御部（第１の制御部）１１５と、制御情報制御部（第２の制御部）１４１０により構成されている。
【００９５】
制御情報制御部１４１０は、論理和回路（ＯＲ回路）１１１１と、論理積回路（ＡＮＤ回路）１４１１と、期待ＣＳＩＤ設定部７１２と、ＣＳＩＤ検出部７１３とにより構成されている。論理積回路１４１１は、３入力ＡＮＤ回路であり、論理和演算結果１１１１ａ及び制御信号ＬＣＣＨＯＮが“Ｈ”レベルの電圧レベルを有する場合にのみ、ＣＳＩＤ検出部７１３から出力される検出結果７１３ａを他の回路へ出力する。
【００９６】
以上本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、ＬＣＣＨ周期受信タイミング信号ＲＸＬＣＣＨを論理積回路１１４Ａに入力するように構成したが、論理積演算結果１１５ａを出力するように構成してもよい。また、ＬＣＣＨ周期カウンタを公衆用の１００ｍｓ毎に出力するように構成したが、自営用の１２０ｍｓ毎に出力するように構成しても良い。
【００９７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００９８】
本発明のタイミング制御回路は、制御情報を受信する間を利用して、通信データを受信することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の受信回路の構造を示すブロック図である。
【図２】本発明の第１の実施の形態の受信回路の動作示すタイミングチャートである。
【図３】本発明の第２の実施の形態の受信回路の構造を示すブロック図である。
【図４】本発明の第２の実施の形態の受信回路の動作示すタイミングチャートである。
【図５】本発明の第３の実施の形態の受信回路の構造を示すブロック図である。
【図６】本発明の第３の実施の形態の受信回路の動作示すタイミングチャートである。
【図７】本発明の第４の実施の形態の受信回路の構造を示すブロック図である。
【図８】本発明の第４の実施の形態の受信回路の動作示すタイミングチャートである。
【図９】本発明の第５の実施の形態の受信回路の構造を示すブロック図である。
【図１０】本発明の第６の実施の形態の受信回路の構造を示すブロック図である。
【図１１】本発明の第７の実施の形態の受信回路の構造を示すブロック図である。
【図１２】本発明の第７の実施の形態の受信回路の動作示すタイミングチャートである。
【図１３】本発明の第８の実施の形態の受信回路の構造を示すブロック図である。
【図１４】本発明の第９の実施の形態の受信回路の構造を示すブロック図である。
【符号の説明】
１００  復調部
１１１  受信データレジスタ
１１２  同期パターン検出部
１１０、３００、５００、７００、９００、１０００、１１００、１３００、１４００  タイミング制御回路
１１３、１１４、５２０、５３０  計数部
１１５、３２０、７１０、９１０、１０１０、１１１０、１３１０、１４１０  制御部
【図１】
0003793724.tif 000002
【図２】
0003793724.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0003793724.tif 000013
【図１３】
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【図１４】
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