(57)【特許請求の範囲】
【請求項１】
自己増幅ダイナミックＭＯＳトランジスタメモリセルを有する装置を製造する方法において、
第一の導電形のシリコン基板（１）に、垂直なＭＯＳトランジスタのソース領域として、第一の導電形と反対の第二の導電形の少なくとも第一のドープされた領域（２）と、チャネル領域として第一の領域（２）の上に配置された第一の導電形の第二のドープされた領域（３）と、ドレイン領域として第二の領域（３）の上に配置された第二の導電形の第三のドープされた領域（４）とを成長させた、ドープされた領域の垂直な配列を施与し、
上記第一の領域（２）中に達しかつ上記第二の領域（３）及び上記第三の領域（４）を横断する第一の溝（５）及び第二の溝（６）をエッチング処理により形成し、
第一の溝（５）の表面にゲート誘電体（７）を施与しかつ第二の溝（６）の表面に第二のゲート誘電体（８）を施与し、
第一の溝（５）中に第一のゲート電極（９）を形成しかつ第二の溝（６）中に第二のゲート電極（１０）を形成し、
前記第二のゲート電極（１０）上にドープされたポリシリコン構造体（１１）を形成し、ポリシリコン構造体（１１）と第三のドープされた領域（４）とを導電接続させてダイオード構造体を形成し、
第一の溝（５）と第二の溝（６）の間に、第一のドープされた領域（２）、第二のドープされた領域（３）及び第三のドープされた領域（４）を分断する第三の溝（１３）を形成し、前記第三の溝（１３）は基板（１）中に達しており、
第三の溝（１３）に、少なくとも第一のドープされた領域（２）及び第二のドープされた領域（３）の範囲内で第一の絶縁構造体（１４）を施与し、
第三の溝（１３）によって分離された、第三のドープされた領域（４）の部分を接続構造体（２０）によって電気的に相互に接続する、
ことを特徴とする自己増幅ダイナミックＭＯＳトランジスタメモリセルを有する装置の製法。
【請求項２】
シリコン基板（１）が第一の導電形でドープされており、
シリコン基板（１）上での第一のドープされた領域の形成のために第一の導電形と反対の第二の導電形によってドープされたシリコン層（２）をエピタキシャル成長させ、
第二のドープされた領域（３）の形成のために第一の導電形によってドープされたシリコン層（３）をＬＰＣＶＤ−エピタキシー（低圧化学蒸着−エピタキシー）もしくは分子線エピタキシーによって施与し、
第三のドープされた領域の形成のために第二の導電形でドープされたシリコン層（４）をＬＰＣＶＤ−エピタキシーもしくは分子線エピタキシーによって施与する、請求項１記載の方法。
【請求項３】
ダイオード構造体をショットキーダイオードとして形成する、請求項１又は２記載の方法。
【請求項４】
ダイオード構造体をｎ+ｐ−ダイオード（１０、１１）として形成する、請求項１又は２記載の方法。
【請求項５】
第二のゲート電極（１０）をドープされたポリシリコンから形成する、請求項４記載の方法。
【請求項６】
第二のゲート電極（１０）を第二の溝（６）中で第二のドープされた領域（３）の高さに本質的に相応する高さで形成し、
ドープされたポリシリコン構造体（１１）を第二の溝（６）中で第二のゲート電極（１０）の上で形成し、
ドープされたポリシリコン構造体（１１）の表面に金属珪化物層（１２）を施与し、
金属珪化物層（１２）及び第三のドープされた領域（４）とそれぞれ少なくとも部分的に重複するドープされたポリシリコンストリップ（２１）を形成する、請求項５記載の方法。
【請求項７】
ゲート電極（１０）とドープされたポリシリコン構造体（１１）の間に拡散障壁層（１０ａ）を形成する、請求項５又は６記載の方法。
【請求項８】
第一のドープされた領域（２）及び第三のドープされた領域（４）中のドーピング物質濃度を１０19ｃｍ-3と同じかもしくはこれより大きい範囲内に調整し、
第二のドープされた領域（３）中のドーピング物質濃度を１０18ｃｍ-3と同じかもしくはこれより小さい範囲内に調整し、
第一のゲート誘電体（７）及び第二のゲート誘電体（８）を７００〜８００℃で熱酸化によって形成する、請求項１から７までのいずれか１項に記載の方法。
【請求項９】
接続構造体（２０）を第三の溝（１３）の上に第三のドープされた領域（４）と同じ導電形のドープされたポリシリコンから形成する、請求項１から８までのいずれか１項に記載の方法。
【請求項１０】
シリコン基板（１）中にマトリクス状に配置された多数のメモリセルを製造し、
第一の溝（５）、第一の溝（６）及び第三の溝（１３）をそれぞれ平行な帯状物として形成し、
第一の溝（５）の内側に、第一のドープされた領域（２）を分断する第四の溝（１５）を形成し、かつこの第四の溝中に、少なくとも第一のドープされた領域（２）の部分を第四の溝（１５）の両側で相互に絶縁する第二の絶縁構造体（１７）を形成し、
第二の溝（６）の内部に第一のドープされた領域（４）を分断する第五の溝（１６）を形成し、この第五の溝中に、第一のドープされた層（２）、第二のゲート電極（１０）並びにダイオード構造体（１０、１１）の部分を第五の溝（１６）の両側で相互に絶縁する第三の絶縁構造体（１９）を形成し、
第一の溝（５）、第二の溝（６）及び第三の溝（１３）と交差しかつ第一のドープされた領域（２）を分断することなく第一のドープされた領域（２）中に達する第六の溝を形成し、かつこの第六の溝を第四の絶縁構造体（２２）で充填し、
ワード線接点（２５）でゲート電極（９）と導電接続されたワード線（ＷＬ）を形成し、
ワード線（ＷＬ）に沿って隣接するメモリセルを鏡像対称的に配置し、
それぞれ、第一の溝（５）と第三の溝（１３）の間に配置された第一のドープされた領域（２）の部分をビット線（２ａ）として用い、かつ第三の溝（１３）と第二の溝（６）の間に配置された第一のドープされた領域（２）の部分を供給電圧線（２ｂ）として用いる、請求項１から９までのいずれか１項に記載の方法。
【発明の詳細な説明】
あるメモリ世代から次のメモリ世代へとチップ１枚あたりのメモリ密度が増大するに伴い、ダイナミック半導体メモリセルの面積は、常に縮小化してきた。その上、４メガビット−メモリ世代からは、三次元構造が必要となっている。６４メガビット−メモリ世代からは、記憶容量は、殆ど減少させることはできない値に到達しており、その結果、ほぼ一定の容量が、縮小されたセル面積上で形成されなければならない。このことは、著しい技術的な出費となる。従って、ダイナミック半導体メモリセルに対して、信号負荷（Signalladung）のレベルが記憶容量の大きさによって決定されないという要求が課せられる。
上記要求は、信号負荷が記憶コンデンサによってではなく、供給電圧源によって提供されるメモリセルによって満たされる。この場合には、記憶コンデンサ中に、メモリセルの読み出しの際にスイッチング素子を、供給電圧源とビット線（Bitleitung）の間の導電接続が形成されるように活性化する比較的小さな１つの電荷のみを蓄積するだけで十分である。この種のメモリセルは、自己増幅（selbstverstaerkende）メモリセルもしくは利得メモリセル（Gain Memory Cells）と呼称される。
T. Tsuchiya他著、IEEE Electr. Dev. Lett. (1982), EDL-3, 7頁及びT. Tsuchiya他著、IEEE Trans. Electr. Dev. (1982), ED-29, 1713頁から、障壁層−電界効果型トランジスタを有する自己増幅メモリセルは、公知である。蓄積された電荷は、この種のメモリセルの場合にはｐｎ接合の空間電荷領域の拡大を制御する。該セルが帯電している場合には、空間電荷領域は、該空間電荷領域が電圧源とビット線の間の電流路を遮断する程度に拡大される。これに対して電荷が該セル中に蓄積されない場合には、該電流路は、遮断されずかつ電圧源からビット線への電流が流れることができる。このセルの種類の場合には、十分な電流量ならびに確実な障壁を相応する帯電の際に保証するために、ｐｎ接合及び電流路を形成する半導体領域は、僅かな許容差のみを有していればよい。さらに、情報の書き込みには付加的な線路が必要とされる。
K. Terada他著、IEEE Trans. Electr. Dev. (1982), ED-29, 1301頁から、ＤＭＯＳトランジスタを有する自己増幅メモリセルは、公知である。この場合には、プレーナＭＯＳトランジスタ及びＤＭＯＳトランジスタは、相互に集積される。ＤＭＯＳトランジスタの基板中には、情報を表わす電荷が蓄積される。基板の帯電状態に依存してＤＭＯＳトランジスタは、２つの異なるしきい値電圧を帯びる。このセルの種類の場合には、ワード線上で正及び負の電圧が必要である。さらに前記の電圧のレベルは、読み出しの際に論理的な「０」と「１」とを区別することができる程度に著しく正確に調整されなければならない。
T. N. Blalock他著、Symp. VLSI Circuits Dig. Tech. Pap. (1990) 13頁から、三トランジスタセル（Dreitransistorzelle）から開発されたかつ読み出しに使用される第三のトランジスタが省略されている二トランジスタメモリセル（Zweitransistorspeicherzelle）は、公知である。第三のトランジスタの代わりに、メモリトランジスタの状態は、マトリクス状に配置された導線によって応答を求められる。この種のセルは、二重マトリクス（Doppelmatrix）という意味においてセルの区画（Zellenfeld）上に置かれなければならない４つの導線を必要とする。セル１個につき４個の接点が必要であり、このことによってセル面積の縮小が制限される。さらに、２つのトランジスタのソース領域及びドレイン領域は、例えば小さなセル面積に対して必要であった、ドープされた共通の領域によって実施することはできない。
ＭＯＳトランジスタ及びバイポーラトランジスタを有する自己増幅メモリセルは、例えば、K. Sunouchi他著、IEDM Tech. Dig. (1991), 465頁によって公知である。このメモリセルの場合には、寄生バイポーラトランジスタの増幅作用が利用される。このことによって記憶コンデンサの必要とされる容量は、著しく縮小することができる。このことは、該バイポーラトランジスタが寄生素子であるために、メモリセルに必要である再現可能性をもって実施することはできない。メモリセル中での、最小設計の規則に従ったバイポーラトランジスタの集積によって、結果的に比較的大きなセル面積となる。
国際公開番号ＷＯ  ９２／０１２８７及びW. H. Krautsschneider他著、Proc. ESSDERC (1991), 367頁から、選択トランジスタ（Auswahltransistor）及びメモリトランジスタ（Speichertransistor）を含む自己増幅ダイナミックＭＯＳトランジスタ−メモリセルは、公知である。このメモリセルの場合には、電荷は、メモリトランジスタのゲート−静電容量（Gate-Kapazitaet）及びソース−静電容量（Source-Kapazitaet）に蓄積される。この２つのトランジスタは、直列で接続されており、かつ共通のドレイン−ソース領域を有している。この共通のドレイン−ソース領域は、ダイオード構造体を介してメモリトランジスタのゲート電極と接続されている。読み出しの際にメモリトランジスタは、蓄積された情報に応じてターンオンされ、かつこのことによって供給電圧からビット線への電流回路を閉鎖する。このセルの種類の場合には、選択トランジスタ及びメモリトランジスタは、直列に接続されており、その結果、信号の読み出しに特別な導線は必要ではない。
本発明の課題は、メモリセルの面積をさらに縮小することができる、自己増幅ダイナミックＭＯＳトランジスタ−メモリセルの製法を記載することである。
上記課題は、本発明によれば、請求項１に記載された方法によって解決される。本発明のさらなる発展は、残りの請求項によって明示される。
本発明の方法の場合には、シリコン基板は、ドープされた領域の垂直な配列が施与されており、この配列は、少なくとも第一のドープされた領域、第二のドープされた領域及び第三のドープされた領域を垂直なＭＯＳトランジスタのソース領域、チャネル領域及びドレイン領域のために有している。ドープされた領域のこの垂直な配列の場合には、選択トランジスタ及びメモリトランジスタは、それぞれの場合に上記の第一の領域中にまで達している溝がエッチングにより形成されること及び該溝の表面にそれぞれの場合にゲート誘電体及びゲート電極が施与されていることによって実施されている。
２つの溝の間にもう１つ別の溝が形成され、この溝は、第一のドープされた領域、第二のドープされた領域及び第三のドープされた領域を分断する。この溝中には絶縁構造体が形成され、この絶縁構造体は、第一のドープされた領域及び第二のドープされた領域をそれぞれの場合に相互に絶縁された２つの部分に分離する。この別の溝によって分離された、第三のドープされた領域の部分同士は、接続構造体によって電気的に相互に接続される。
一方の端子が第三のドープされた領域と導電接続されており、かつもう一方の端子がゲート電極のうちの１つと導電接続されているダイオード構造体が形成される。
メモリトランジスタは、上記装置の場合には第一のドープされた領域、第二のドープされた領域、第三のドープされた領域及びダイオード構造体と接続されたゲート電極によって形成される。選択トランジスタは、他のゲート電極、第一のドープされた領域、第二のドープされた領域及び第三のドープされた領域によって形成される。接続構造体を有する第三のドープされた領域は、選択トランジスタとメモリトランジスタの共通のソース−ドレイン領域を形成する。ダイオード構造体は、メモリトランジスタのゲート電極における帯電の場合には相対的に高い電流量が生じ、かつ放電の場合には相対的に低い電流量が生じる程度に寸法決定される。
第一のドープされた領域の、選択トランジスタに属する部分は、メモリセルのマトリクス状の装置の場合にはビット線を形成し、第一のドープされた領域の、メモリトランジスタに属する部分は、供給線を形成する。ビット線並びにメモリトランジスタは、該構造体の場合には埋め込まれており、かつ付加的な面積を必要としない。
メモリセルのマトリクス状の装置の場合には、ビット線及び供給線と交差するワード線は、構造体の表面に接して形成される。ワード線に沿って隣接するメモリセルは、有利に鏡像対称的に構成され、この場合、直接隣接するそれぞれ２個のメモリセルは、共通のワード線接点を有する。
有利に、第一の電導形（Leitfaehigkeitstyp）によってドープされているシリコン基板は、使用される。この基板上に第一のドープされた領域の形成のために、第一の電導形と反対の第二の電導形によってドープされたシリコン層がエピタキシャル成長する。第二のドープされた領域の形成のために、第一の電導形によってドープされたシリコン層は、ＬＰＣＶＤ−エピタキシーもしくは分子線エピタキシーによって施与される。第三のドープされた領域の形成のために、第二の電導形によってドープされたシリコン層は、ＬＰＣＶＤ−エピタキシーもしくは分子線エピタキシーによって施与される。ＬＰＣＶＤ−エピタキシーは、低圧化学蒸着（Low Pressure Chemical Vapour Deposition）の略である。
ダイオード構造体をショットキーダイオードとして、ゲート電極において活性である静電容量の、帯電の場合の低い抵抗値及び放電の場合の高い抵抗値が生じるように形成することは、本発明の範囲内にある。このために、ゲート電極は、例えば、ドープされたポリシリコン及び該ポリシリコン上に析出した金属、例えばアルミニウムからなる層から形成される。
選択的に、ダイオード構造体は、ｎ+ｐ−ダイオードとして形成される。このために、有利に第二のゲート電極は、ドープされたポリシリコンから形成され、かつ相応するドープされたポリシリコン構造体が施与される。ドープされたポリシリコン構造体及びゲート電極は、共同でダイオード構造体である。この実施態様は、現行のＶＬＳＩ技術における集積にかんして有利とされる。ドープされたポリシリコン構造体と第三のドープされた領域との後からの接続の簡易化のために、ドープされたポリシリコン構造体の表面に金属珪化物層を施与することは、本発明の範囲内である。金属珪化物層は、有利にセルフ・アライメント方法（selbstjustierenden Prozess）で製造される。
それぞれにＭＯＳトランジスタのソース／ドレイン領域を形成する、第一のドープされた領域及び第三のドープされた領域のドーピング物質濃度は、１０19ｃｍ-3以上のドーピング物質濃度で高ドープされ、チャネル領域を形成する第二のドープされた領域のドーピング物質濃度は、１０18ｃｍ-3と同じかもしくはこれより小さく調整される。第一及び第二のゲート電極の形成のために、熱酸化が７００〜８００℃で実施される。この場合には、ゲート誘電体は、チャネル領域として使用される弱ドープされた領域と比較して数倍の厚さを有する高ドープされた領域上に形成される。ソース／ドレイン領域の表面に接するゲート誘電体のより大きな厚さは、重複静電容量（Ueberlappkapazitaeten）の減少を生じさせる。
次に、本発明を実施例及び図につき詳説する。
図１は、ドープされた領域の垂直な配列を有するシリコン基板を示している。
図２は、選択トランジスタ及びメモリトランジスタのためのゲート誘電体及びゲート電極が施与されている溝の形成後のシリコン基板を示している。
図３は、ダイオード構造体の形成後のシリコン基板を示している。
図４は、選択トランジスタとメモリトランジスタの間にありかつ隣接するメモリセルについても同様である絶縁溝の形成後のシリコン基板を示している。
図５は、第三のドープされた領域とダイオード構造体との接続構造体の形成後のシリコン基板を示している。
図６は、ワード線接点の形成後のシリコン基板を示している。
図７は、本発明によって製造されたメモリセルの装置の平面図を示している。
図８は、本発明による方法によって製造されたメモリセルの等価回路図を示している。
例えば、ドーピング物質濃度１０16ｃｍ-3でｐ−ドープされているシリコン基板１上にｎ+−ドープされた層２を、ドーピング物質濃度３×１０19ｃｍ-3でエピタキシャル成長させる（図１参照）。この第一のドープされたシリコン層２を例えば３００ｎｍの厚さで施与する。
第一のドープされたシリコン層２上に、例えば、ドーピング物質濃度８×１０17ｃｍ-3でｐ−ドープされている第二のドープされたシリコン層３を施与し、かつこの上に、ドーピング物質濃度３×１０19ｃｍ-3でｎ+−ドープされている第三のドープされたシリコン層４を施与する。第二のドープされたシリコン層３及び第三のドープされたシリコン層４をそれぞれ約１５０ｎｍの厚さでエピタキシャル方法、即ちＬＰＣＶＤ−エピタキシーもしくは分子線エピタキシーを用いて生じさせる。ＬＰＣＶＤ−エピタキシー（これは低圧化学蒸着（Low Pressure Chemical Vapour Deposition)の略である）を、例えばシラン及びジボランもしくはアルシンを用いて温度７００〜９００℃及び圧力２〜２００ミリバールで行なう。分子線エピタキシーを有利に温度５２０℃及び圧力５×１０-10ミリバールで行なう。
マスク（図示されていない）の使用下で、異方性エッチングによって第一の溝５及び第二の溝６を生じさせ、これら溝は、それぞれ第一のドープされた層２の中にまで達している（図２参照）。７００〜８００℃での熱酸化によって、第一の溝５の壁及び底に接して、ＳｉＯ2からなる第一のゲート誘電体７を生じさせ、かつ第二の溝６の壁及び底に接して、ＳｉＯ2からなる第一のゲート誘電体８を生じさせる。第一のドープされた層２、及び第三のドープされた層４のドーピング物質濃度によって条件づけられて、第一のゲート誘電体７及び第二のゲート誘電体８はそれぞれ、第二のドープされた層３の表面に接するところでは、第一のドープされた層２並びに第三のドープされた層４に接するところよりほぼ三分の一減少された厚さで成長する。インシトゥ（in situ）でｎ+−ドープされたポリシリコンを用いた充填によって、第一の溝５中で第一のゲート電極９を生じさせ、かつ第二の溝６中で第二のゲート電極１０を生じさせる。
第二のゲート電極１０をバック・エッチング処理（rueckaetzen）し、その結果、このゲート電極は、その高さにおいてほぼ第二のドープされた層３の高さで終わっている（図３参照）。この場合には、残りの表面をマスクでエッチングの攻撃から保護する（図示されていない）。第二のゲート電極１０の上に拡散障壁層１０ａを施与する。この拡散障壁層１０ａを例えば１ｎｍの厚さの著しく薄い酸化物層もしくは例えば１ｎｍの厚さの著しく薄い珪化物層から形成する。引き続き、第二の溝６中で、インシトゥ（in situ）でドープされたｐ−ポリシリコンを用いた充填によって、ドープされたポリシリコン構造体１１を生じさせ、このポリシリコン構造体は、第二の溝を本質的に充填する。第二のゲート電極１０の表面上の拡散障壁層１０ａは、第二のゲート電極中への、ポリシリコン構造体１１のドープされたドーピング物質の外方拡散（Ausdiffusion）を阻止する。
後からの接続の簡易化のために、ドープされたポリシリコン構造体１１にセルフ・アライメントする金属珪化物層１２を施与する。第一の溝５と第二の溝６の間に第三の溝１３を生じさせ、この溝は、基板１の中にまで達している。第三の溝１３は、第一のドープされた領域２、第二のドープされた領域３及び第三のドープされた領域４を分断する。第三の溝１３に、例えばＳｉＯ2からなる第一の絶縁構造体１４を施与し、この絶縁構造体は、少なくとも、第二のドープされた層３の高さにまで達している（図４参照）。
同時に、第一の溝５の内側で第四の溝１５を生じさせ、かつ第二の溝６の内側で第五の溝１６を生じさせる。第四の溝１５及び第五の溝１６は、それぞれ、基板１の中にまで達しており、かつ第一の溝５ないしは第二の溝６より低い位置でそれぞれ第一のドープされた層２を分断する。
第四の溝１５に、例えばＳｉＯ2からなる第二の絶縁構造体１７を施与し、この絶縁構造体は、その高さにおいて、第一のゲート電極９内に至る高さにまで達している。さらに、第四の溝１５中の残った空間をｎ+−ドープされたポリシリコン構造体１８で充填し、このポリシリコン構造体は、第四の溝１５によって分離された、第一のゲート電極９の部分同士を電気的に相互に接続する。
第五の溝１６に、例えばＳｉＯ2からなる第三の絶縁構造体１９を施与し、この絶縁構造体は、第五の溝１６を完全に充填する。第五の溝１６中の第三の絶縁構造体１９は、第二のゲート電極１０、拡散障壁層１０ａ、ドープされたポリシリコン構造体１１及び金属珪化物層１２をそれぞれ相互に絶縁された２つの部分に分断する。
第三の溝１３中で、第一の絶縁構造体１４より高い位置で、例えばｎ−ドープされたポリシリコンからなる接続構造体２０を生じさせ、この接続構造体は、第三の溝１３によって分離された、第三のドープされた層４の部分を電気的に相互に接続する。有利に、接続構造体２０は、第三のドープされた層４の表面で平滑に終わっている。
第一のドープされた層２、第二のドープされた層３、第三のドープされた層４及び第一のゲート電極９の、第三の溝１３と第四の溝１５の間に位置する部分は、選択トランジスタを形成している。第一のドープされた層２、第二のドープされた層３、第三のドープされた層４及び第二のゲート電極８の、第三の溝１３と第五の溝１６の間に位置する部分は、メモリトランジスタを形成している。選択トランジスタ及びメモリトランジスタは、共通のソース−ドレイン領域を有しており、このソース−ドレイン領域は、第三のドープされた層４の相応する部分及び接続構造体２０によって形成されている。通常、選択トランジスタ及びメモリトランジスタは、第一の絶縁構造体１４によって相互に分離されている。側面ではメモリセルは、第四の溝１５及び第五の溝１６によって境界とされている。第四の溝１５及び第五の溝１６には、それぞれの場合に鏡像的に位置する、通常、同じように構成されたメモリセルが隣接している。
ドープされたポリシリコン構造体１１及び第二のゲート電極１０は、ｐｎ+−ダイオードを形成しており、このｐｎ+−ダイオードによって、この実施例の場合には、ダイオード構造体が形成されており、このダイオード構造体は、共通のソース／ドレイン領域４、２０と第二のゲート電極１０の間を接続する。ｐｎ+−ダイオード１０、１１間の電気的な接続のために、例えばｎ−ドープされたポリシリコンストリップ２１を形成し、このポリシリコンストリップは、金属珪化物層１２の表面並びに、第三の溝１３と第五の溝１６の間の第三のドープされた層４と接続している（図５参照）。
第三の溝１３、第四の溝１５並びに第五の溝１６は、メモリセル装置全体を通って、図面に対して垂直に延びている。第三の溝１３、第四の溝１５及び第五の溝１６を横切って延びる第六の溝を形成し、この溝は、第一のドープされた層２の中にまで、例えば第二のドープされた層３に対する境界面の下１００ｎｍにまで、達しており、かつ第四の絶縁構造体２２（図７参照）で充填されている。第六の溝は、図５及び図６に示された図面の範囲外で例えば、第三の溝１３に対して直角に延びている。破線２３として、図５及び図６には第六の溝の深さが示されている。第四の絶縁構造体２２は、第三の溝１３に沿って隣接した選択トランジスタないしはメモリトランジスタを絶縁している。この場合には第三の溝１３と第四の溝１５との間に配置された選択トランジスタは、第三の溝１３と第四の溝１５との間にかつ第六の溝２３の下に配置された、第一のドープされた層の部分によって、電気的に相互に接続されており、この部分は、ビット線２ａとして作用する。
第三の溝１３と第五の溝１６との間に配置されたメモリトランジスタは、第三の溝１３と第五の溝１６との間で第六の溝２３の下に配置された、共通の供給線２ｂを形成する、第二のドープされた層の部分を介して電気的に相互に接続されている。
完全に平滑に、例えばＴＥＯＳ−ＳｉＯ2から得られた不活性化層２４を施与する。この不活性化層２４に第一のゲート電極９への接点孔をあけ、かつ適当な材料、例えばタングステンで充填することによってワード線接点２５を施与させる。この場合には第一のゲート電極９に隣接する、同じ第一の溝５中に配置されているメモリセルは、共通のワード線接点２５を施与する（図６参照）。ワード線接点２５は、例えばアルミニウム金属化によって配線される（図示されていない）。
埋め込まれたビット線２ａと供給電圧線２ｂを、メモリセルのグリッド寸法（Rastermass）より本質的に大きな間隔をおいて、接点孔によって接続する。
上層としてそれぞれの場合に第二の溝６中に配置されているダイオード構造体が上記メモリセル中でｐｎ接合として形成されているので、ダイオード構造体は、プレーナ仕上げ段階の際に加工することができ、この場合、このことによってメモリセルの全体面積が拡大されることはない。
さらに、本発明による製法によって製造されたメモリセルの面積の需要は、ビット線２ａ及び供給電圧線２ｂが層構造体の形で埋め込まれていることによって小さく維持される。このことによって、ビット線もしくは供給電圧の供給のためのさらなる配線面は、不必要となる。
第六の溝に沿って配置された、隣接するメモリセルがそれぞれの場合に鏡像対称的に構成されているために、埋め込まれたビット線２ａは、ビット線対の形で延びている。従って、この構想の場合には「オープン(open)」並びに「フォールデッド（folded）」のビット線構造（Bitleitungsarchitekuturen）は、形成することができる。
上記の例から外れて、第一のドープされた層２のエピタキシャル施与の後にＳｉＯ2層を厚さ約５００〜８００ｎｍで、後からのトランジスタの絶縁のために施与することができる。このＳｉＯ2層中に、活性トランジスタ領域のための孔をエッチングし、この孔を、選択的エピタキシーによってそれぞれの場合に第二のドープされた層及び第三のドープされた層で充填する。パターン化されたＳｉＯ2層は、この変法の場合には絶縁構造体１４、１７及び１９の代わりになる。
図７は、本発明により製造されたメモリセル装置の平面図を示している。この例の場合には、第四の絶縁構造体２２でそれぞれ充填された第六の溝は、第三の溝１３に対して垂直に延びている。しかしながら、これら溝は、任意の他の角度で交差していてもよい。隣接する第六の溝の間に、それぞれ相互に隣り合って、２個の隣接するメモリセルに属するワード線接点２５、第一のゲート電極９、第一のゲート誘電体７、第三のドープされた層４の部分、第三の溝１３、ドープされたポリシリコーンストリップ２１及び、再び共通して隣接のメモリセルに属する第五の溝１６が配置されている。単一のメモリセル２６の面積は、図７中に一点鎖線として記入されている。
図８は、メモリセルのための等価回路を示している。メモリセルには、ビット線ＢＬと供給電圧線ＶDDの間で共通のソース−ドレイン領域を介して直列に接続されている選択トランジスタＡＴ及びメモリトランジスタＳＴが含まれる。共通のソース−ドレイン領域とメモリトランジスタＳＴのゲート電極の間にダイオード構造体Ｄが、メモリトランジスタのゲート電極において活性である静電容量の帯電の際には低い抵抗値を、かつ放電の際には高い抵抗値を生じる程度に接続されている。選択トランジスタＡＴのゲート電極は、ワード線ＷＬと接続している。このようなメモリセルの動作は、国際公開番号ＷＯ９２／０１２８７に記載されており、動作方法に関してはこの参考文献が参照される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003744938.tif 000009