(57)【特許請求の範囲】
【請求項１】
メモリセルアレイと、
前記メモリセルアレイ内にて第１の方向に沿って延びる複数のメインワード線と、
前記複数のメインワード線の１本を選択するローデコーダと、
前記メモリセルアレイを前記第１の方向にて分割した複数のメモリブロックと、
前記複数のメモリブロックの各々に配置され、前記複数のメインワード線にそれぞれ従属する複数のサブワード線と、
前記複数のメモリブロックに対応して設けられ、それぞれ前記第１の方向と交差する第２の方向に沿って延びる複数のサブワード選択信号線を有して前記複数のサブワード線の１本を選択する複数のサブローデコーダと、
前記第２の方向の一端に設けられ、前記複数のサブローデコーダの各々に配置された前記複数のサブワード選択信号線に複数のサブワード選択信号をそれぞれ供給する第１の信号供給部と、
前記第２の方向の他端に設けられ、前記複数のサブローデコーダの各々に配置された前記複数のサブワード選択信号線に複数のサブワード選択信号をそれぞれ供給する第２の信号供給部と、
を有し、
前記複数のサブワード選択信号線はそれぞれ、前記第２の方向の途中位置にて切断され、かつ、前記第１の信号供給部から前記切断位置までの第１の長さと、前記第２の信号供給部から前記切断位置までの第２の長さとが異なり、
前記第１の長さは、前記第１の信号供給部を構成するトランジスタのサイズと、前記第１の長さを有するサブワード選択信号線の負荷抵抗及び負荷容量に基づいて決定され、
前記第２の長さは、前記第２の信号供給部を構成するトランジスタのサイズと、前記第２の長さを有するサブワード選択信号線の負荷抵抗及び負荷容量に基づいて決定されることを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記複数のサブローデコーダの各々には、対応する前記メモリブロックが選択される時にアクティブ電位となるブロック選択信号線が、前記第２の方向に沿って設けられ、
前記第２の信号供給部は、前記複数のサブワード線の１本を選択する複数のプリデコード信号線と前記ブロック選択信号線との論理に基づいて、前記複数のサブローデコーダのいずれかに設けられた前記複数のサブワード選択信号線の１本をアクティブに設定することを特徴とする半導体記憶装置。
【請求項３】
請求項１または２において、
前記複数のサブワード選択信号線の各々は、前記第１の信号供給部と前記複数のサブローデコーダとの間での単位長さ当たりの抵抗値が、他の領域での単位長さ当たりの抵抗値よりも高く設定されていることを特徴とする半導体記憶装置。
【請求項４】
請求項３において、
前記第１の信号供給部と前記複数のサブローデコーダとの間には、不良メモリセルを冗長メモリセルに切り替えるための複数のヒューズ素子が配置され、前記複数のサブワード選択信号線の各々は、前記複数のヒューズ素子の下方を迂回して配線される高抵抗層を有することを特徴とする半導体記憶装置。
【請求項５】
請求項４において、
前記第１の長さを前記第２の長さよりも短くしたことを特徴とする半導体記憶装置。
【請求項６】
請求項２において、
前記第２の信号供給部は、前記ブロック選択信号線の電位を自己増幅する自己増幅回路を有し、
前記自己増幅回路は、前記ブロック選択信号線がアクティブ電位に設定される時に、該ブロック選択信号線の電位変化に基づいて、該ブロック選択信号線を前記アクティブ電位に設定することを特徴とする半導体記憶装置。
【請求項７】
請求項６において、
前記自己増幅回路は、
前記ブロック選択信号線を前記アクティブ電位に設定する第１の電位設定部と、
前記第１の電位設定部と前記ブロック選択信号線との間に設けられた第１のスイッチング素子と、
前記ブロック選択信号線の電位変化に基づいて、前記第１のスイッチング素子をオン−オフする第１のスイッチ制御部と、
を有することを特徴とする半導体記憶装置。
【請求項８】
請求項７において、
前記自己増幅回路は、
前記ブロック選択信号線をノンアクティブ電位に設定する第２の電位設定部と、
前記第２の電位設定部と前記ブロック選択信号線との間に設けられた第２のスイッチング素子と、
を有し、
少なくとも前記第１のスイッチング素子がオンされる前の所定期間に、前記第２のスイッチング素子がオンされることを特徴とする半導体記憶装置。
【請求項９】
請求項８において、
前記自己増幅回路は、前記第１のスイッチング素子と前記ブロック選択択信号線との間に設けられた第３のスイッチング素子をさらに有し、前記第３のスイッチング素子は、前記第２のスイッチング素子がオンされる期間にオフしていることを特徴とする半導体記憶装置。
【請求項１０】
請求項８または９において、
前記自己増幅回路に設けられた前記第２のスイッチング素子は、前記メモリセルアレイ中のメモリセルを選択するアドレスが遷移される度に所定期間アクティブとなるアドレス遷移信号に基づいてオンされることを特徴とする半導体記憶装置。
【請求項１１】
請求項６乃至１０のいずれかにおいて、
前記第１のスイッチ制御部は、前記ブロック選択信号線の電位を論理反転する第１のインバータを含み、
前記第１のスイッチング素子は、前記第１のインバータの出力がゲートに供給される第１のトランジスタを含んでいることを特徴とする半導体記憶装置。
【請求項１２】
請求項１１において、
前記第１のトランジスタの電流駆動能力を、前記第１のインバータを構成するトランジスタの電流駆動能力よりも高くしたことを特徴とする半導体記憶装置。
【請求項１３】
請求項１１または１２において、
前記ブロック選択信号線の電位変化に基づいて、前記第２のスイッチング素子をオン−オフする第２のスイッチ制御部をさらに有することを特徴とする半導体記憶装置。
【請求項１４】
請求項１３において、
前記第２のスイッチ制御部は、前記ブロック選択信号線の電位を論理反転する第２のインバータを含み、
前記第２のスイッチング素子は、前記第２のインバータの出力がゲートに供給される第２のトランジスタを含んでいることを特徴とする半導体記憶装置。
【請求項１５】
請求項１４において
前記第２のトランジスタの電流駆動能力を、前記第２のインバータを構成するトランジスタの電流駆動能力よりも高くしたことを特徴とする半導体記憶装置。
【請求項１６】
請求項１４または１５において、
前記第１のインバータの論理レベルを、前記第２のインバータの論理レベルより低く設定したことを特徴とする半導体記憶装置。
【請求項１７】
請求項１乃至１６のいずれかに記載の半導体記憶装置を有する電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＲＡＭなどの半導体記憶装置及びそれを用いた電子機器に関し、特に高集積化と高速化とを共に満足させることができる半導体記憶装置及びそれを用いた電子機器に関する。さらに詳しくは、本発明はサブワード線を高速に駆動するための改良に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
この種の半導体記憶装置では、高集積化と高速化とを共に満足させる課題がある。高集積化が達成されると、縦方向及び横方向のメモリセル数が多くなる。
【０００３】
横方向のメモリセル数が多いと、１本のワード線に直接接続されるメモリセル数が多くなり、１本のワード線の負荷抵抗及び負荷容量が大きくなり、ワード線を高速で選択駆動できなくなる。
【０００４】
そこで、メモリセルアレイを横方向でブロック分割し、複数のメモリブロックを横断させて複数のメインワード線を配置する。さらに、複数のメモリブロックの各々にて、複数のメインワード線の各々に従属する複数のサブワード線を配置する。こうして、１本のメインワード線の負荷容量を低減している。
【０００５】
一方、縦方向のメモリセル数が多くなると、サブワード線の高速選択駆動が困難になる。ここで、各メモリブロック内にて複数のサブワード線の１本を選択するための複数本のサブワード選択信号線が縦方向に沿って配置される。縦方向のメモリセル数が多いと、複数本のサブワード選択信号線の縦方向長さが長くなり、負荷抵抗、負荷容量が大きくなる。このため、複数本のサブワード選択信号線に供給されるサブワード選択信号の波形がなまり、サブワード線の高速選択駆動が困難になる。
【０００６】
そこで、本発明の目的は、高集積化と高速化とを共に満足させることができる半導体記憶装置及びそれを用いた電子機器を提供することにある。
【０００７】
本発明の他の目的は、サブワード選択信号線に供給されたサブワード選択信号の波形なまりを低減し、サブワード線の高速選択駆動を可能とした半導体記憶装置及びそれを用いた電子機器を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の一態様に係る半導体記憶装置は、
メモリセルアレイと、
前記メモリセルアレイ内にて第１の方向に沿って延びる複数のメインワード線と、
前記複数のメインワード線の１本を選択するローデコーダと、
前記メモリセルアレイを前記第１の方向にて分割した複数のメモリブロックと、
前記複数のメモリブロックの各々に配置され、前記複数のメインワード線にそれぞれ従属する複数のサブワード線と、
前記複数のメモリブロックに対応して設けられ、それぞれ前記第１の方向と交差する第２の方向に沿って延びる複数のサブワード選択信号線を有して前記複数のサブワード線の１本を選択する複数のサブローデコーダと、
前記第２の方向の一端に設けられ、前記複数のサブローデコーダの各々に配置された前記複数のサブワード選択信号線に複数のサブワード選択信号をそれぞれ供給する第１の信号供給部と、
前記第２の方向の他端に設けられ、前記複数のサブローデコーダの各々に配置された前記複数のサブワード選択信号線に複数のサブワード選択信号をそれぞれ供給する第２の信号供給部と、
を有することを特徴とする。
【０００９】
本発明の一態様によれば、サブワード選択信号線の一端に接続した第１の信号供給部と、その他端に接続した第２の信号供給部よりそれぞれ、アクティブ電位のサブワード選択信号が供給される。これにより、高集積化に伴ってサブワード選択信号線の負荷容量、負荷抵抗が大きくなっても、サブワード選択信号線がアクティブ電位に至るまでの充電または放電が遅延することがない。
【００１０】
本発明の一態様では、前記複数のサブローデコーダの各々に、対応する前記メモリブロックが選択される時にアクティブ電位となるブロック選択信号線を、前記第２の方向に沿って設けることができる。このブロック選択信号線は、センスアンプ、ビット線駆動部（ライトドライバ）等の駆動に供される。
【００１１】
さらに前記第２の信号供給部は、前記複数のサブワード線の１本を選択する複数のプリデコード信号線と、サブローデコーダ内に配線されたブロック選択信号線との論理に基づいて、前記複数のサブローデコーダのいずれかに設けられた前記複数のサブワード選択信号線の１本をアクティブに設定することができる。ブロック選択信号線はサブローデコーダ内にて上述した必要があって配線されるものであるので、それを利用して第２の信号供給部を駆動することができる。
【００１２】
本発明の一態様では、前記複数のサブワード選択信号線をそれぞれ、前記第２の方向の途中位置にて切断することができる。
【００１３】
サブワード選択信号線の両端に接続した第１，第２の信号供給部から信号を供給できるので、途中位置が切断されていても良いからである。
【００１４】
本発明の一態様では、前記第１の信号供給部から前記切断位置までの第１の長さと、前記第２の信号供給部から前記切断位置までの第２の長さとを異ならせることができる。
【００１５】
この場合、前記第１の長さは、前記第１の信号供給部を構成するトランジスタのサイズと、前記第１の長さを有するサブワード選択信号線の負荷抵抗及び負荷容量に基づいて決定することができる。同様に、前記第２の長さは、前記第２の信号供給部を構成するトランジスタのサイズと、前記第２の長さを有するサブワード選択信号線の負荷抵抗及び負荷容量に基づいて決定することができる。
【００１６】
本発明の一態様は、前記複数のサブワード選択信号線の各々は、前記第１の信号供給部と前記複数のサブローデコーダとの間での単位長さ当たりの抵抗値が、他の領域での単位長さ当たりの抵抗値よりも高く設定するものに適用できる。
【００１７】
例えば、前記第１の信号供給部と前記複数のサブローデコーダとの間に、不良メモリセルを冗長メモリセルに切り替えるための複数のヒューズ素子が配置される場合である。この場合、前記複数のサブワード選択信号線の各々は、前記複数のヒューズ素子の下方を迂回して配線される高抵抗層を有するので、第１の長さを有するブロック選択信号線の負荷が増大する。このような場合、前記第１の長さを前記第２の長さよりも短くすることができる。
【００１８】
本発明の一態様では、前記第２の信号供給部は、前記ブロック選択信号線の電位を自己増幅する自己増幅回路を有することができる。この自己増幅回路は、前記ブロック選択信号線がアクティブ電位に設定される時に、該ブロック選択信号線の電位変化に基づいて、該ブロック選択信号線を前記アクティブ電位に設定するものである。
【００１９】
ここで、自己増幅とは、ブロック選択信号線自体のアクティブ電位方向への電位変化に基づいて、そのブロック選択信号線がアクティブ電位になるように充電または放電させることを意味する。
【００２０】
第２の信号供給部に接続されるブロック選択信号線は、サブローデコーダ内を配線されるものであるから長くなり、波形なまりが生じ易い。このような場合でも、自己増幅によってブロック選択信号線がアクティブ電位に到達する時期が早められる。結果として、高集積化された半導体記憶装置であっても、そのサブワード線を高速に選択駆動することができ、高速なデータ書き込みまたはデータ読み出しが可能となる。
【００２１】
本発明の一態様では、前記自己増幅回路は、前記ブロック選択信号線を前記アクティブ電位に設定する第１の電位設定部と、前記第１の電位設定部と前記ブロック選択信号線との間に設けられた第１のスイッチング素子と、前記ブロック選択信号線の電位変化に基づいて、前記第１のスイッチング素子をオン−オフする第１のスイッチ制御部とを有することができる。
【００２２】
こうすると、第１のスイッチ制御部が第１のスイッチング素子をオンさせることで、第１の電位設定部からブロック選択信号線にアクティブ電位を供給できる。
【００２３】
本発明の一態様では、前記自己増幅回路は、前記ブロック選択信号線をノンアクティブ電位に設定する第２の電位設定部と、前記第２の電位設定部と前記ブロック選択信号線との間に設けられた第２のスイッチング素子とを有することができる。この場合、少なくとも前記第１のスイッチング素子がオンされる前の所定期間に、前記第２のスイッチング素子をオンさせる。
【００２４】
このように、第２のスイッチング素子をオンすることで、自己増幅前に、ブロック選択信号線をノンアクティブ電位にリセットすることができる。こうして、ブロック選択信号線に残留した電荷により、自己増幅回路が誤動作することを防止できる。
【００２５】
本発明の一態様では、前記自己増幅回路は、前記第１のスイッチング素子と前記ブロック選択択信号線との間に設けられた第３のスイッチング素子をさらに有することができる。この第３のスイッチング素子は、前記第２のスイッチング素子がオンされる期間にオフしている。
【００２６】
こうすると、第１，第２のスイッチング素子を介して、第１の電位設定部と第２の電位設定部との間に貫通電流が流れることを防止できる。
【００２７】
本発明の一態様では、前記自己増幅回路に設けられた前記第２のスイッチング素子は、前記メモリセルアレイ中のメモリセルを選択するアドレスが遷移される度に所定期間アクティブとなるアドレス遷移信号に基づいてオンさせることができる。
【００２８】
こうすると、全てのメモリブロックにおいて、ブロック選択信号線をノンアクティブ電位にリセットすることができる。
【００２９】
本発明の一態様では、前記複数のサブローデコーダの各々にて、対応する前記メモリブロックが選択される時にアクティブ電位となるブロック選択信号線を、前記第２の方向に沿って設けることができる。
【００３０】
本発明の一態様では、前記第１のスイッチ制御部は、前記ブロック選択信号線の電位を論理反転する第１のインバータを含み、前記第１のスイッチング素子は、前記第１のインバータの出力がゲートに供給される第１のトランジスタを含むことができる。
【００３１】
こうすると、ブロック選択信号がアクティブ電位に変化する過程で、第１のインバータの出力が変位し、それに基づいて第１のトランジスタがオンして自己増幅動作を達成することができる。
【００３２】
本発明の一態様では、前記第１のトランジスタの電流駆動能力を、前記第１のインバータを構成するトランジスタの電流駆動能力よりも高くすることができる。
【００３３】
こうすると、ブロック選択信号線がアクティブ電位に到達するまでの自己増幅時間を短縮できる。
【００３４】
本発明の一態様では、前記ブロック選択信号線の電位変化に基づいて、前記第２のスイッチング素子をオン−オフする第２のスイッチ制御部をさらに有することができる。
【００３５】
こうすると、他の信号線に頼らずに、ブロック選択信号線の各々の電位変化に基づいて動作する第２のスイッチ制御部によって、ブロック選択信号線をノンアクティブ電位にリセットすることができる。
【００３６】
本発明の一態様では、前記第２のスイッチ制御部の各々は、前記ブロック選択信号線の電位を論理反転する第２のインバータを含み、前記第２のスイッチング素子は、前記第２のインバータの出力がゲートに供給される第２のトランジスタを含むことができる。
【００３７】
こうすると、ブロック選択信号線がノンアクティブ電位に変化する過程で、第２のインバータの出力が変位し、それに基づいて第２のトランジスタがオンして、そのブロック選択信号線をノンアクティブ電位にリセットすることができる。
【００３８】
本発明の一態様では、前記第２のトランジスタの電流駆動能力を、前記第２のインバータを構成するトランジスタの電流駆動能力よりも高くすることができる。
【００３９】
こうすると、ブロック選択信号線がノンアクティブ電位に到達するまでのリセット時間を短縮できる。
【００４０】
本発明の一態様では、前記第１のインバータの論理レベルを、前記第２のインバータの論理レベルより低く設定することができる。
【００４１】
こうすると、第１及び第２のスイッチ制御部は、共に同一のブロック選択信号線の電位変化に基づいて第１，第３のスイッチング素子をそれぞれスイッチング制御しながらも、その制御時期を異ならせることができる。また、第１のスイッチ制御部は、ブロック選択信号線の電位がアクティブ電位に移行する初期の段階で第１のトランジスタをオンさせることができる。一方第２のスイッチ制御部は、ブロック選択信号線の電位がノンアクティブ電位に移行する初期の段階で第２のトランジスタをオンさせることができる。
【００４２】
本発明の他の態様では、上述した半導体記憶装置を含んで構成される電子機器を定義している。高集積でかつ高速動作可能な半導体記憶装置を搭載することで、電子機器のパフォーマンスが向上する。
【００４３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して具体的に説明する。
【００４４】
（半導体記憶装置の平面レイアウト）
図１は、本発明の実施形態に係る半導体記憶装置の平面レイアウト図の一例を示している。なお、この半導体記憶装置は例えばＳＲＡＭ（Static Random Access Memory）である。図１において、この半導体記憶装置１０は例えば４つのメモリセルアレイ１２Ａ，２０Ｂ，２０Ｃ，２０Ｄを有している。各メモリセルアレイ２０Ａ〜２０Ｄの記憶容量は例えば４Ｍビットであり、トータル記憶容量は４Ｍ×４＝１６Ｍビットとなっている。なお、本発明は一つのメモリセルアレイを有するものにも適用できる。
【００４５】
この半導体記憶装置１０は例えば同時に１６ビット（２バイト）のデータ書き込みまたはデータ読み出しが可能である。図１の上側の２つのメモリセルアレイ２０Ａ，２０Ｂに対して、例えば上位８ビット（上位バイト）のデータが、半導体記憶装置１０の上辺１２に沿って配置された入出力端子群３０を介して読み書きされる。図１の下側の２つのメモリセルアレイ２０Ｃ，２０Ｄに対して、例えば下位８ビット（下位バイト）のデータが、半導体記憶装置１０の下辺１４に沿って配置された入出力端子群３２を介して読み書きされる。
【００４６】
同時に１６ビットデータの書き込みまたは読み出しを実施する例えば２０ビットのアドレス信号（Ｘ，Ｙ．Ｚ）は、半導体記憶装置１０の上辺１２及び下辺１４に沿ってそれぞれ配置されたアドレス端子群３４より入力される。アドレス端子群３４より入力されたＸ，Ｙ，Ｚのアドレス信号は、半導体記憶装置１０の中央領域に配置されたＸプリデコーダ４０，４２、Ｙプリデコーダ４４及びＺプリデコーダ４６にてプリデコードされる。
【００４７】
また、半導体記憶装置１０の例えば左側に配置された２つのメモリセルアレイ２０Ａ，２０Ｃは、電源端子３６より給電される第１の電源線５０に接続されている。同様に、半導体記憶装置１０の例えば右側に配置された２つのメモリセルアレイ２０Ｂ，２０Ｄは、電源端子３８より給電される第２の電源線５２に接続されている。本実施形態では、上位及び下位の各８ビットデータを同時に書き込みまたは読み出しするために、同じ電源線に接続された２つのメモリセルアレイが同時に選択されることない。従って、メモリセルアレイ２０Ａ，２０Ｄが同時に選択され、あるいはメモリセルアレイ２０Ｂ，２０Ｃが同時に選択される。
【００４８】
なお、半導体記憶装置１０の上辺１２及び下辺１４に沿って配置される端子群の中には、上述した端子群３０〜３８の他にコマンド端子などが含まれている。
【００４９】
また、メモリセルアレイ２０Ａ〜２０Ｄの各々には、プリデコーダ４０〜４６に近い一辺に第１の信号供給部６０及び第１のヒューズ領域６２が、上辺１２または下辺１４に近い他の一辺に第２の信号供給部６６及び入出力駆動回路６８がそれぞれ配置されている。さらに、メモリセルアレイ２０Ａ〜２０Ｄの各々には、電源線５０，５２に近いさらに他の一辺に第２のヒューズ領域６４が配置されている。
【００５０】
ここで、第１のヒューズ領域６２には、不良メモリセルを冗長メモリセルに切り替えるための複数のヒューズ素子が配列されている。第２のヒューズ領域６４には、不良メモリセルへの電源供給を遮断するための複数のヒューズ素子が配列されている。
【００５１】
（メモリセルアレイの詳細）
図２は、メモリセルアレイ２０Ａ〜２０Ｄが共通に有する構成を示す概略説明図である。図２において、例えばメモリセルアレイ２０ＣはＹ方向（第１の方向）のセンターにローデコーダ７０を有する。ローデコーダ７０の両側はそれぞれ１６分割され、計３２個（Ｍ１〜Ｍ３２）のメモリブロック８０に分割されている。
【００５２】
一つのメモリブロック８０の記憶容量は、６４ビット（Ｙ方向）×２０４８ビット（Ｘ方向）＝１２８ｋビットであり、計３２個のメモリブロック８０のトータル記憶容量が４Ｍビットとなる。２つのメモリブロック８０，８０の間には、両メモリブロック８０，８０に共用されるサブローデコーダ９０が配置されている。従って、計１６個のサブローデコーダ９０が設けられている。なお、各一つのメモリブロック８０に対して各一つのサブローデコーダ９０を配置しても良い。
【００５３】
メモリセルアレイ２０Ｃには、Ｙ方向のほぼ全幅に亘って、Ｙ方向に沿って例えば５１２本のメインワード線ＭＷＬ１，ＭＷＬ２，…が設けられている。この他、冗長メインワード線を２本備えている。
【００５４】
３２個のメモリブロック８０の各々には、５１２本のメインワード線ＭＷＬのそれぞれに従属する例えば４本のサブワード線ＳＷＬ１〜ＳＷＬ４が設けられ、計２０４８本のサブワード線ＳＷＬが存在する。３２個のメモリブロック８０の各々はさらに、２本の冗長メインワード線に従属する計８本の冗長サブワード線を有する。
【００５５】
ここで、上述したＸ，Ｙ，Ｚのアドレス信号のうち、Ｘ，Ｙアドレス信号は図１及び図２に示すＸ，Ｙ方向のアドレスを指定するものであり、Ｚアドレス信号は例えば３２個のメモリブロック８０の中から一つを選択するものである。
【００５６】
ローデコーダ７０は、Ｘプリデコード信号に基づいて、５１２本のメインワード線ＭＷＬの中から１本を選択する。サブローデコーダ９０は、一つのメモリブック８０内にて、選択された１本のメインワード線ＭＷＬに従属する４本のサブワード線ＳＷＬ１〜４の中から１本を選択する。この４本のサブワード線ＳＷＬ１〜４の選択には、Ｚプリデコード信号（ブロック選択信号ＺＳＢ）と、Ｘプリデコード信号の下位４ビットが用いられる。
【００５７】
このように、１本のサブワード線ＳＷＬが選択され、さらにＹ及びＺプリデコード信号に基づき入出力駆動回路６８が８ビット分のビット線対を選択することで、一つのメモリブロック８０に対して８ビットデータの書き込みまたは読み出しが可能となっている。本実施形態では、４つのメモリセルアレイ２０Ａ〜２０Ｂの中から同時に２つが選択され、２つのメモリセルアレイ中の各一つのメモリブロック８０にて同時に８ビットデータ（計１６ビットデータ）の書き込みまたは読み出しが可能となっている。
【００５８】
（サブローデコーダの詳細）
図３は、（ｎ−１）番目及びｎ番目のメモリブロック領域８０に共用されるサブローデコーダ９０の詳細を示している。以下、（ｎ−１）番目及びｎ番目のメモリブロック８０内のサブワード線ＳＷＬ１〜４を選択するための共通な構成について説明する。
【００５９】
このサブローデコーダ９０には、４本のサブワード選択信号線（Ｘ＆Ｚプリデコード信号線）ＰＤＣＸＺ１〜４が、Ｘ方向（第２の方向）に沿って延びている。この４本のサブワード選択信号線ＰＤＣＸＺ１〜４には、ハイアクティブであるサブワード選択信号がそれぞれ供給される。この各サブワード選択信号は、図３に示すように、Ｚアドレス信号をＺプリデコーダ４６にてプリデコードしたブロック選択信号ＺＳＢ（ローアクティブ）と、Ｘアドレス信号をＸプリデコーダ４０，４２にてプリデコードした下位４ビットのＸプリデコード信号ＰＤＣＸ１〜４（ローアクティブ）とに基づいて生成される。また、サブローデコーダ９０には、上述のブロック選択信号線ＺＳＢがＸ方向に沿って延びており、入出力駆動回路６８まで到達している。このブロック選択信号線ＺＳＢは、入出力駆動回路６８内のセンスアンプの駆動あるいはＹドライバ（ビット線駆動ドライバ）の駆動などに供される。
【００６０】
５１２本のメインワード線ＭＷＬ１〜５１２と、４本のサブワード選択信号線ＰＤＣＸＺ１〜４とから、１本のサブワード線ＳＷＬを選択するために、５１２個のスイッチ群１００が設けられている。
【００６１】
この各スイッチ群１００は、図４に示すように、４つのトランスファーゲート１０２，１０４，１０６，１０８を有する。トランスファーゲート１０２〜１０８の各々は、メインワード線ＭＷＬと反転メインワード線／ＭＷＬとの論理に基づいて、４本のサブワード選択信号線ＰＤＣＸＺの１本と、それと対応する１本のサブワード線ＳＷＬとの接続／非接続を切り換える。なお、本実施形態では、メインワード線ＭＷＬにはローアクティブのメインワード選択信号が供給される。
【００６２】
例えば、メインワード線ＭＷＬ１の電位がＬＯＷ、サブワード選択信号線ＰＤＣＸＺ１の電位がＨＩＧＨ、他のサブワード選択信号線ＰＤＣＸＺ２〜４の電位がＬＯＷであると、メインワード線ＭＷＬ１に従属するサブワード線ＳＷＬ１の電位がＨＩＧＨとなる。この結果、そのサブワード線ＳＷＬ１に接続されたメモリセル１１０に対するデータ書き込みまたはデータ読み出しが可能となる。
【００６３】
（サブワード線の高速駆動の必要性）
メモリの高集積化に伴い、図３のＸ方向のメモリセル数が多くなる。このため、図３に示す４本のサブワード選択信号線ＰＤＣＸＺ１〜４のＸ方向長さが長くなり、負荷抵抗、負荷容量が大きくなる。従って、サブワード選択信号線ＰＤＣＸＺに供給されるサブワード選択信号の波形がなまり、サブワード線ＳＷＬの高速選択駆動が困難になる。これが第１の理由である。
【００６４】
第２の理由は、図１及び図３に示す第１のヒューズ領域６２が、第１の信号供給部６０とサブローデコーダ９０との間に存在することである。
【００６５】
本実施形態では、サブワード選択信号線ＰＤＣＸＺ１〜４は、例えば金属第２層（アルミニウム層）にて形成している。しかし、第１のヒューズ領域６２のヒューズ素子が金属第２層と同層に形成されるため、この領域では、第１のヒューズ領域６２の下方を迂回する層、例えばポリシリコン層にてサブワード選択信号線ＰＤＣＸＺ１〜４を形成している。この迂回により、長さが延びることに加えて、迂回層の材質自体が金属第２層よりも高抵抗であるため、図３に示すように、サブワード選択信号線ＰＤＣＸＺ１〜４は第１のヒューズ領域６２を迂回することで、高抵抗Ｒを有することになる。このために、サブワード選択信号線ＰＤＣＸＺ１〜４の負荷抵抗がさらに増大している。
【００６６】
（第２の信号供給部の例１）
そこで、図１及び図３に示すように、サブワード選択信号線ＰＤＣＸＺ１〜４の一端に第１の信号供給部６０を接続すると共に、その他端に第２の信号供給部６６を接続している。
【００６７】
第１，第２の信号供給部６０，６６は、同一の回路構成を有し、その配線先のみ異なっている。この第２の信号供給部６６の詳細を図５に示す。図３及び図５に示すように、第１，第２の信号供給部６０，６６は、４本のサブワード選択信号線ＰＤＣＸＺ１〜４の各々に、ナンドゲート及びドライバをそれぞれ接続することで構成される。すなわち、第１の信号供給部６０は４つのナンドゲート１２０Ａ及び４つのドライバ１２２Ａを有する。一方、第２の信号供給部６６は、４つのナンドゲート１２０Ｂ及び４つのドライバ１２２Ｂを有する。各４つのナンドゲート１２０Ａ，１２０Ｂの各々の第１入力端子には、Ｘアドレス信号をＸプリデコーダ４０，４２にてプリデコードした下位４ビットのＸプリデコード信号ＰＤＣＸ１〜４（ローアクティブ）がそれぞれ入力される。さらに、各４つのナンドゲート１２０Ａ，１２０Ｂの各々の第２入力端子には、ブロック選択信号線ＺＳＢ（ローアクティブ）が共通接続される。
【００６８】
ここで、第１の信号供給部６０では、Ｚアドレス信号をプリデコードするＺプリデコーダからのブロック選択信号線ＺＳＢが接続されている。これに対して、第２の信号供給部６６では、このブロック選択信号線ＺＳＢがさらに延長され、サブローデコーダ９０内をＹ方向に沿って延在形成されたブロック選択信号ＺＳＢが接続されている。
【００６９】
このように、第２の信号供給部６６では、サブローデコーダ９０内を通るブロック選択信号線ＺＳＢを利用して、４本のサブワード選択信号線ＰＤＣＸＺ１〜４をそれぞれ駆動することができる。よって、ブロック選択信号線ＺＳＢを、第２の信号供給部６６のためにのみ引き回す必要はない。
【００７０】
次に、その動作について説明する。例えばサブワード選択信号線ＰＤＣＸＺ１にのみ、図６に示すように、時刻ｔ０にてノンアクティブ電位（Ｌ）からアクティブ電位（Ｈ）に変化するサブワード選択信号が供給されたとする。
【００７１】
このとき、サブワード選択信号線ＰＤＣＸＺ１のＸ方向の各位置Ｘ１，Ｘ２，Ｘ３での電位変化を、第２の信号供給部６６の有り無しの場合のそれぞれについて図６に示す。図６に示すように、第２の信号供給部６６が無しの場合には、Ｘ方向の位置に依存して、第１の信号供給部６０からの距離が遠くなるほど、ＨＩＧＨ電位に立ち上がるまでの時間が、ｔ１，ｔ２，ｔ３（ｔ１＜ｔ２＜ｔ３）と長くなっている。
【００７２】
一方、第２の信号供給部６６が幅有りの場合には、サブワード選択信号線ＰＤＣＸＺ１の両端側から信号が供給される。このため、サブワード選択信号線ＰＤＣＸＺ１はアクティブ電位であるＶｄｄ電位に急速に充電されることになる。
【００７３】
この結果、最も充電が遅れるのは、サブワード選択信号線ＰＤＣＸＺ１の中間点Ｘ２の位置となり、図６の通り時刻ｔ４にてＶｄｄ電位に達する。しかしこの時刻ｔ４は、両側駆動と同等の効果によって自己増幅無しの場合の充電完了時刻ｔ２よりも早められる。
【００７４】
（サブワード選択信号線の切断）
図３に示すように、４本のサブワード選択信号線ＰＤＣＸＺ１〜４はそれぞれ、Ｘ方向の途中位置１３０にて切断することができる。この結果、図３に示す第１の長さＬ１を有するサブワード選択信号線は第１の信号供給部６０によって駆動され、第２の長さＬ２を有するサブワード選択信号線は第２の信号供給部６６によって駆動されることになる。
【００７５】
このとき、第１の信号供給部６０から切断位置１３０までの第１の長さＬ１と、第２の信号供給部６６から切断位置１３０までの第２の長さＬ２とを異ならせてもよい。本実施形態では、Ｌ１＜Ｌ２とし、例えばＬ１＝（Ｌ１＋Ｌ２）／３、Ｌ２＝２×（Ｌ１＋Ｌ２）／３としている。
【００７６】
この理由は下記の通りである。先ず、第１の長さＬ１は、第１の信号供給部６０のドライバ１２２Ａを構成するトランジスタのサイズと、第１の長さＬ１を有するサブワード選択信号線の負荷抵抗及び負荷容量とのバランスに基づいて決定される。同様に、第２の長さＬ２は、第２の信号供給部６６のドライバ１２２Ｂを構成するトランジスタのサイズと、第２の長さＬ２を有するサブワード選択信号線の負荷抵抗及び負荷容量とのバランスに基づいて決定される。
【００７７】
すなわち、ドライバ１２２Ａ，１２２Ｂを構成するトランジスタのサイズは、電流駆動能力を決定する要因である。一方、サブワード選択信号線の負荷抵抗・負荷容量は、そのドライバ１２２Ａ，１２２Ｂにより駆動される配線の総負荷であり、長さが長いほど大きくなる。よって、両者のバランスを逸すると、Ｘ方向で切断された２本のサブワード選択信号線をアクティブ電位まで充電する時間に差が生じてしまうからである。
【００７８】
本実施の形態では、第１の信号供給部６０中のドライバ１２２Ａを構成するＰＭＯＳのチャネル幅／チャネル長を１２０μｍ／６０μｍと比較的大型サイズとしている。一方、第２の信号供給部６６中のドライバ１２２Ｂを構成するＰＭＯＳのチャネル幅／チャネル長を４０μｍ／２０μｍと小型サイズとしている。
【００７９】
この理由は、サブワード選択信号線は、第１の信号供給部６０とサブローデコーダ９０との間での単位長さ当たりの抵抗値が、他の領域での単位長さ当たりの抵抗値よりも高く設定され、その高抵抗値Ｒ（図３参照）が第１の長さＬ１を有するサブワード選択信号線の負荷抵抗を増大させているからである。
【００８０】
この背景からすれば、第１の信号供給部６０中のドライバ１２２Ａを構成するＰＭＯＳのサイズを、上述の数値より大きくする必要があったが、回路レイアウト面積にも制限があるため、その制約によりＰＭＯＳトランジスタのサイズを決定しなければならない。この決められたサイズに従って、第１の信号供給部６０での電流駆動能力が決定されるので、それに見合う負荷となるようにサブワード選択信号線の第１の長さＬ１が上記の通り決定された。
【００８１】
一方、第１の長さＬ１が定まれば必然的に第２の長さＬ２が定まり、その負荷に見合うように第２の信号供給部６６中のドライバ１２２Ｂを構成するＰＭＯＳのサイズが上記の通り決定された。
【００８２】
（ブロック選択信号線の自己増幅回路の例１）
第２の信号供給部６６に接続されるブロック選択信号線ＺＳＢは、上述した通り、サブローデコーダ９０内をＸ方向に沿って延在形成したものである。よって、第１の信号供給部６０に入力されるブロック選択信号と比較して、第２の信号供給部６６に入力されるブロック選択信号には、信号線長さに起因した波形なまりが生じる。
【００８３】
そこで、この波形なまりを低減するために、図７に示すように、第２の信号供給部６６は、ブロック選択信号線ＺＳＢの電位を自己増幅させる自己増幅回路１４０を有することが好ましい。
【００８４】
この自己増幅回路１４０は、ブロック選択信号線ＺＳＢがアクティブ電位（例えばＶｄｄ）に設定される時に、そのブロック選択信号線ＺＳＢ自らの電位変化に基づいて、ブロック選択信号線ＺＳＢにアクティブ電位を供給するものである。
【００８５】
図７に示す自己増幅回路１４０は、ブロック選択信号ＺＳＢのアクティブ電位（例えばＶｄｄ）を供給する第１の電位設定部１４２と、その第１の電位設定部１４２とブロック選択信号線ＺＳＢとの間に第１のスイッチング素子（例えば第１のＰＭＯＳ）１４４と、ブロック選択信号線ＺＳＢの各々の電位変化に基づいて、第１のスイッチング素子１４４をオン−オフする複数の第１のスイッチ制御部（例えば第１のインバータ）１４６とを有する。
【００８６】
ここで、ブロック選択信号線ＺＳＢがノンアクティブ電位例えばＬＯＷ電位（例えば０Ｖ）であると、第１のインバータ１４６の出力はＨＩＧＨとなり、第１のＰＭＯＳ１４４がオフ状態となる。よって、ブロック選択信号線ＺＳＢにアクティブ電位であるＶｄｄ電位は供給されずに、ノンアクティブ電位（０Ｖ）に維持される。
【００８７】
なお、第１のスイッチ制御部１４６を構成するインバータは、ＣＭＯＳトランジスタにて通常構成される。このＣＭＯＳインバータ１４６には１つのＰＭＯＳが用いられる。この場合、Ｖｄｄ給電経路途中の第１のＰＭＯＳ１４４の電流駆動能力を、ＣＭＯＳインバータ１４６中のＰＭＯＳよりも高めておくことが好ましい。ブロック選択信号線ＺＳＢを電位Ｖｄｄまで自己増幅させる時間を短縮できるからである。
【００８８】
（ブロック選択信号線の自己増幅回路の例２）
図８は、図７とは異なる自己増幅回路１５０を示している。図８に示す自己増幅回路１５０は、図７に示す自己増幅回路１４０のＶｄｄ供給経路とは別に、接地経路を設けたものである。
【００８９】
この接地経路には、ブロック選択信号線ＺＳＢをノンアクティブ電位（例えば０Ｖ）に設定する第２の電位設定部（グランド）１５２と、そのグランド１５２とブロック選択信号線ＺＳＢとの間に設けられた第２のスイッチング素子（例えばＮＭＯＳ）１５４とが設けられる。
【００９０】
ここで、第１のスイッチング素子（ＰＭＯＳ）１４４がオンされる前の所定期間に、第２のスイッチング素子（ＮＭＯＳ）１５４がオンされる。このために、本実施例では、ＮＭＯＳ１５４のゲートに、Ｘアドレス遷移信号（ＡＴＤ）を供給している。
【００９１】
図９は、図８に示す自己増幅回路１５０の動作を説明するためのタイミングチャートである。図９に示すように、ＸアドレスＡＤＤが遷移すると、ＬＯＷであったアドレス遷移信号ＡＴＤが一定期間ＨＩＧＨとなる。
【００９２】
このため、図８に示すＮＭＯＳ１５４がオンとなる。よって、前回に選択状態であったブロック選択信号線ＺＳＢはＬＯＷ電位（０Ｖ）にリセットされる。前回にて非選択状態であったブロック選択信号線ＺＳＢはＬＯＷ電位に維持される。
【００９３】
この後、今回選択されるブロック選択信号線ＺＳＢに入力される信号が図９の通りアクティブ電位（ＨＩＧＨ）に変化すると、自己増幅回路１５０中の第１のインバータ１４６の出力がＨＩＧＨからＬＯＷに転じて、第１のＰＭＯＳ１４４を介してブロック選択信号線ＺＳＢがアクティブ電位Ｖｄｄになるように自己増幅される。
【００９４】
このように、一旦ブロック選択信号線ＺＳＢをＬＯＷにリセットしておくと、それに残存していた電荷によって、自己増幅回路１５０が誤動作することを確実に防止できる。
【００９５】
なお、この場合においても、接地経路途中のＮＭＯＳ１５４の電流駆動能力を、ＣＭＯＳインバータ１４６中のＮＭＯＳよりも高めておくことが好ましい。ブロック選択信号線ＺＳＢを接地電位まで放電させるのに必要な時間を短縮できるからである。
【００９６】
（ブロック選択信号線の自己増幅回路の例３）
図１０は、図８とは異なる自己増幅回路１６０を示している。図１０に示す自己増幅回路１６０は、図８に示す自己増幅回路１５０のＶｄｄ供給経路に、第３のスイッチング素子（例えばＮＭＯＳ）１６２を設けたものである。
【００９７】
このＮＭＯＳ１６２は、ＮＭＯＳ１５４がオンされる期間にオフされ、Ｖｄｄ電源１４２からグランド１５２に貫通電流が流れることを防止している。
【００９８】
このために、本実施の形態では、ＮＭＯＳ１５４のゲートに、例えば、アドレス遷移信号線ＡＴＤの電位を論理反転させるインバータ１６４を接続している。
【００９９】
（ブロック選択信号線の自己増幅回路の例４）
図１１は、図１０とは異なる自己増幅回路１７０を示している。図１０に示す自己増幅回路１６０では、ＮＭＯＳ１５４のゲートにアドレス遷移信号線ＡＴＤを接続していた。これに対して、図１１に示す自己増幅回路１７０では、ブロック選択信号線ＺＳＢの電位を反転させる第２のスイッチ制御部（例えば第２のインバータ）１７２の出力線を、ＮＭＯＳ１５４のゲートに接続している。なお、この付加構成は、図８にも適用することができる。
【０１００】
ここで、第１のＰＭＯＳ１４４は、ブロック選択信号線ＺＳＢの電位が、第１のインバータ１４６に設定された第１の論理レベルＶL1以上になった時に、その第１のインバータ１４６より出力されたＨＩＧＨ電位により、オフからオンに転じ、自己増幅が開始される。
【０１０１】
一方、ＮＭＯＳ１５４は、ブロック選択信号線ＺＳＢの電位が、第２のインバータ１７２に設定された第２の論理レベルＶL2以下になった時に、その第２のインバータ１７２より出力されるＬＯＷ電位により、オフからオンに転じ、ブロック選択信号線ＺＳＢをＬＯＷにリセットさせる。
【０１０２】
このとき、第１の論理レベルＶL1を第２の論理レベルＶL2よりも低くしておけば、円滑な自己増幅動作を実現できる。
【０１０３】
すなわち、第１のインバータ１４６は、ブロック選択信号線ＺＳＢの電位がアクティブ電位に移行する初期の段階で第１のＰＭＯＳ１４４をオンさせることができる。一方第２のインバータ１７２は、ブロック選択信号線の電位がノンアクティブ電位に移行する初期の段階でＮＭＯＳ１５４をオンさせることができる。なお、ＮＭＯＳ１５４の電流駆動能力を、第２のインバータ１７２を構成するＮＭＯＳトランジスタの電流駆動能力よりも高くしておくと、ブロック選択信号線ＺＳＢをＬＯＷに引き込む時間を短縮できる。
【０１０４】
（電子機器の説明）
この半導体記憶装置１０は、例えば、携帯機器のような電子機器に使用することができる。図１２は、携帯電話機のシステムの一部のブロック図である。ＳＲＡＭが上述した半導体記憶装置１０である。ＣＰＵ２００、ＳＲＡＭ１０、フラッシュメモリ（flash memory）２１０は、バスラインにより相互に接続されている。また、ＣＰＵ２００、ＳＲＡＭ１０、フラッシュメモリは２１０、アドレス信号Ａ0〜Ａ19、データ信号Ｉ／Ｏ0〜Ｉ／Ｏ15及びコマンドを伝送するバスラインにより、相互に接続されている。さらに、ＣＰＵ２００は、バスラインにより、キーボード２２０およびＬＣＤドライバ２３０と接続されている。ＬＣＤドライバ２３０は、バスラインにより、液晶表示部２４０と接続されている。ＣＰＵ２００、ＳＲＡＭ１０およびフラッシュメモリ２１０でメモリシステムを構成している。
【０１０５】
図１３は、図１２に示す携帯電話機のシステムを備える携帯電話３００の斜視図である。携帯電話機３００は、上述したキーボード２２０及び液晶表示部２４０の他、受話部３１０およびアンテナ部３２０を含む本体部３３０と、送話部３４０を含む蓋部３５０とを備える。
【０１０６】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明はＳＲＡＭにのみ適用するものに限らず、メインワード線及びサブワード線を用いてメモリセルを選択する他の全ての半導体記憶装置に適用可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体記憶装置の平面レイアウト図である。
【図２】図１中の一つのメモリセルアレイの詳細を示す概略説明図である。
【図３】図２中のサブローデコーダ、第１，第２の信号供給部の詳細を示す回路図である。
【図４】図３中のスイッチ群、メインワード線、サブワード線及びサブワード選択信号線の関係を示す回路図である。
【図５】図４に示す第２の信号供給部の一部を示す回路図である。
【図６】図５に示す第２の信号供給部がない場合及びある場合のそれぞれについて、サブワード選択信号線のＸ方向の各位置での電位変化を示す波形図である。
【図７】ブロック選択信号線の自己増幅回路の例１を示す回路図である。
【図８】ブロック選択信号線の自己増幅回路の例２を示す回路図である。
【図９】図８に示す自己増幅回路の動作を説明するためのタイミングチャートである。
【図１０】ブロック選択信号線の自己増幅回路の例３を示す回路図である。
【図１１】ブロック選択信号線の自己増幅回路の例４を示す回路図である。
【図１２】図１に示す半導体記憶装置を使用した携帯電話機のシステムの一部のブロック図である。
【図１３】図１２に示すシステムを用いた携帯電話機の外観斜視図である。
【符号の説明】
１０  半導体記憶装置（ＳＲＡＭ）
２０Ａ〜２０Ｄ  メモリセルアレイ
３０，３２  入出力端子群
３４  アドレス端子群
３６，３８  電源端子
４０，４２  Ｘプリデコーダ
４４  Ｙプリデコーダ
４６  Ｚプリデコーダ
５０，５２  電源線
６０  第１の信号供給部
６２  第１のヒューズ領域
６４  第２のヒューズ領域
６６  第２の信号供給部
６８  入出力駆動回路
７０  ローデコーダ
８０  メモリブロック
９０  サブローデコーダ
１００  スイッチ群
１０２〜１０８  トランスファーゲート
１１０  メモリセル
１２０Ａ，１２０Ｂ  ナンドゲート
１２２Ａ，１２２Ｂ  ドライバ
１３０  ブロック選択信号線の切断位置
１４０  自己増幅回路
１４２  第１の電位設定部（Ｖｄｄ）
１４４  第１のスイッチング素子（第１のＰＭＯＳ）
１４６  第１のスイッチ制御部（第１のインバータ）
１５０  自己増幅回路
１５２  第２の電位設定部（グランド）
１５４  第２のスイッチング素子（ＮＭＯＳ）
１６０  自己増幅回路
１６２  第３のスイッチング素子（第２のＰＭＯＳ）
１６４  インバータ
１７０  自己増幅回路
１７２  第２のスイッチ制御部（第２のインバータ）
ＰＤＣＸＺ１〜４  サブワード選択信号線
ＡＴＤ  アドレス遷移信号線
ＺＳＢ  ブロック選択信号線
ＰＤＣＸ１〜４  Ｘ下位アドレスのプリデコード信号線
Ｌ１  ブロック選択信号線の第１の長さ
Ｌ２  ブロック選択信号線の第２の長さ
【図１】
0003846277.tif 000002
【図２】
0003846277.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0003846277.tif 000010
【図１０】
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【図１１】
0003846277.tif 000012
【図１２】
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【図１３】
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