(57)【特許請求の範囲】
【請求項１】
非同期転送モード（ＡＴＭ）多重化データストリームをデパケッタイズ機能ユニットで終結させる方法であって、フレーム整列信号を含まない仮想チャネルデータが、それぞれがメッセージシーケンス番号を有するセルに入れられてデータストリーム中を運ばれる場合に、それぞれが単一セルに含まれるペイロードデータを記憶する複数のセルバッファ（メッセージシーケンス番号の下位ビットにしたがって順に識別される）を使用してセルを整列させる工程と、メッセージシーケンス番号が、現在デパケッタイズされているセルバッファのメッセージシーケンス番号に一致せず、デパケッタイズされるセルバッファまたは埋め合わせセルによって置換される空のセルバッファよりも前のメッセージシーケンス番号の所定の番号Ｍを超えないならば、適切に識別されたセルバッファをデータストリームからの各セルとともにメッセージシーケンス番号の下位ビットにしたがって条件的にロードする工程と、統合デパケッタイザ・すべりアルゴリズムの条件にしたがってセルバッファを空にして、デパケッタイズ機能ユニットのクロックおよびフレーム開始信号に整合した連続データストリームを形成する工程と、妥当なセルが到着しないとき、埋め合わせセルフォーマット生成器により、連続データストリーム中で欠落したセルを埋め合わせセルによって置換する工程と、妥当なセルが受け取られるたびにクリアされ、再起動されて、タイムアウトが満了するならば統合デパケッタイザ・すべりアルゴリズムを再起動させるタイムアウト機能を用いる工程とを含む方法。
【請求項２】
セル（ｎ）のデパケッタイゼーションの間またはセル（ｎ）を置換するための埋め合わせセルの生成の間、二つの連続する機会で、セル（ｎ）のＢバイトがデパケッタイズされる前にセル（ｎ＋Ｍ）が到着するならば、デパケッタイズされる、または埋め合わせセルによって置換される次のセルの最初のＳバイトを捨ててＳバイト分の前方すべりを導出するか、あるいは、セル（ｎ）のデパケッタイゼーションの完了または欠落したセル（ｎ）を置換するための埋め合わせセルの生成ののち、セル（ｎ＋１）が受け取られたならば、セル（ｎ＋１）が完全にデパケッタイズされ、新たなセル（ｎ）になるか、あるいは、セル（ｎ）のデパケッタイゼーションの完了または欠落したセル（ｎ）を置換するための埋め合わせセルの生成ののち、セル（ｎ＋１）が受け取られていないならば、セル（ｎ＋１）が埋め合わせセルによって置換され、新たなセル（ｎ）になり、ただし、セル（ｎ）を置換するための埋め合わせセルの開始からＳバイトの期間内に欠落したセル（ｎ）が受け取られるならば、Ｓバイト後に埋め合わせセルを停止し、受け取られたセル（ｎ）をデパケッタイズすることによってＳバイト分の後方すべりが達成されるように、統合デパケッタイザ・すべりアルゴリズムを定義する請求項１記載の方法。
【請求項３】
デパケッタイザが少なくとも２個のセルバッファを含み、すべりが１６バイト分であり、そのため、セル（ｎ）のデパケッタイゼーションの間またはセル（ｎ）を置換するための埋め合わせセルの生成の間、二つの連続する機会で、セル（ｎ）の１５バイトがデパケッタイズされる前にセル（ｎ＋１）が到着するならば、デパケッタイズされる、または埋め合わせセルによって置換される次のセルの最初の１６バイトを捨てて１６バイト分の前方すべりを導出するか、あるいは、セル（ｎ）のデパケッタイゼーションの完了または欠落したセル（ｎ）を置換するための埋め合わせセルの生成ののち、セル（ｎ＋１）が受け取られたならば、セル（ｎ＋１）が完全にデパケッタイズされ、新たなセル（ｎ）になるか、あるいは、セル（ｎ）のデパケッタイゼーションの完了または欠落したセル（ｎ）を置換するための埋め合わせセルの生成ののち、セル（ｎ＋１）が受け取られていないならば、セル（ｎ＋１）が埋め合わせセルによって置換され、新たなセル（ｎ）になり、ただし、セル（ｎ）を置換するための埋め合わせセルの開始から１６バイトの期間内に欠落したセル（ｎ）が受け取られるならば、１６バイト後に埋め合わせセルを停止し、受け取られたセル（ｎ）をデパケッタイズすることによって１６バイト分の後方すべりが達成されるように、統合デパケッタイザ・すべりアルゴリズムを定義する請求項２記載の方法。
【請求項４】
デパケッタイザが少なくとも４個のセルバッファを含み、すべりが２３バイト分であり、そのため、セル（ｎ）のデパケッタイゼーションの間またはセル（ｎ）を置換するための埋め合わせセルの生成の間、二つの連続する機会で、セル（ｎ）の全バイトがデパケッタイズされる前にセル（ｎ＋２）が到着するならば、デパケッタイズされる、または埋め合わせセルによって置換される次のセルの最初の２３バイトを捨てて２３バイト分の前方すべりを導出するか、あるいは、セル（ｎ）のデパケッタイゼーションの完了または欠落したセル（ｎ）を置換するための埋め合わせセルの生成ののち、セル（ｎ＋１）が受け取られたならば、セル（ｎ＋１）が完全にデパケッタイズされ、新たなセル（ｎ）になるか、あるいは、セル（ｎ）のデパケッタイゼーションの完了または欠落したセル（ｎ）を置換するための埋め合わせセルの生成ののち、セル（ｎ＋１）が受け取られていないならば、セル（ｎ＋１）が埋め合わせセルによって置換され、新たなセル（ｎ）になり、ただし、セル（ｎ）を置換するための埋め合わせセルの開始から２３バイトの期間内に欠落したセル（ｎ）が受け取られるならば、２３バイト後に埋め合わせセルを停止し、受け取られたセル（ｎ）をデパケッタイズすることによって２３バイト分の後方すべりが達成されるように、統合デパケッタイザ・すべりアルゴリズムを定義する請求項２記載の方法。
【請求項５】
デパケッタイザが少なくとも４個のセルバッファを含み、すべりが４７バイト分であり、そのため、セル（ｎ）のデパケッタイゼーションの間またはセル（ｎ）を置換するための埋め合わせセルの生成の間、二つの連続する機会で、セル（ｎ）の全バイトがデパケッタイズされる前にセル（ｎ＋３）が到着するならば、デパケッタイズされる、または埋め合わせセルによって置換される次のセルを捨てて４７バイト分の前方すべりを導出するか、あるいは、セル（ｎ）のデパケッタイゼーションの完了または欠落したセル（ｎ）を置換するための埋め合わせセルの生成ののち、セル（ｎ＋１）が受け取られたならば、セル（ｎ＋１）が完全にデパケッタイズされ、新たなセル（ｎ）になるか、あるいは、セル（ｎ）のデパケッタイゼーションの完了または欠落したセル（ｎ）を置換するための埋め合わせセルの生成ののち、セル（ｎ＋１）が受け取られていないならば、セル（ｎ＋１）が埋め合わせセルによって置換され、新たなセル（ｎ）になり、ただし、セル（ｎ）を置換するための埋め合わせセルの期間内に欠落したセル（ｎ）が受け取られるならば、埋め合わせセルを完成させ、受け取られたセル（ｎ）をデパケッタイズすることによって４７バイト分の後方すべりが達成されるように、統合デパケッタイザ・すべりアルゴリズムを定義する請求項２記載の方法。
【発明の詳細な説明】
同期多重送信系、たとえばフレーム式２０４８kbit/sリンクをクロック式機能ユニットに終結させるとき、機能ユニットのクロックと同期多重送信系とが同じ周波数および位相にあるとは思われない場合、アライナが使用されてきた。
アライナの使用は、いくらかのすべりを許容する（不本意ながらも）同期サービスを暗示している。アライナの設計特性は、その緩衝能力の限界に達したならば、制御されたすべりを起こすということである。アライナは、進入するストリームのいかなる位相をも受け入れなければならないだけでなく、ネットワークによって導出される遅延差に対処するのに十分なヒステリシスをも含まなければならない。
また、アライナの使用を、セル基準の非同期転送モード（ＡＴＭ）仮想チャネルによって運ばれるデータにも拡張して、名目定ビットレートのトラフィックを、ＡＴＭ多重送信系から、同じ名目定ビットレートのトラフィックを予期している機能ユニットに転送するようにもできる。このようなクロック式機能ユニットは、同期スイッチまたはデジタル・アナログデコーダであってもよい。
非同期トラフィックは、パケット、フレームまたはセルに入れて運ばれることを特徴とする。「セル」とは、ＡＴＭトラフィックの場合に一般に使用される語である。ＡＴＭセルは、一定のサイズであり、一定量の定ビットレートのトラフィックデータを運ぶことができる。
アライナがすべるとき、トラフィックの到着が速すぎるならば、アライナは一定量のデータを取りそこねてしまう。トラフィックの到着がゆっくりすぎるならば、一定量のデータが反復されるか、一定量の置換データセットが挿入される。
記載した仮想チャネルＡＴＭセルアライナは、セル遅延差がセルストリームの平均セル到着速度よりも大きくないセルシステムに適当である。したがって、セルアライナは、６４kbit/sのような定ビットレートの回路に適切である。
本発明によると、非同期転送モード（ＡＴＭ）多重化データストリームをデパケッタイズ機能ユニットで終結させる方法であって、フレーム整列信号を含まない仮想チャネルデータが、それぞれがメッセージシーケンス番号を有するセルに入れられてデータストリーム中を運ばれる場合に、それぞれが単一セルに含まれるペイロードデータを記憶する複数のセルバッファ（メッセージシーケンス番号の下位ビットにしたがって順に識別される）を使用してセルを整列させる工程と、メッセージシーケンス番号が、現在デパケッタイズされているセルバッファのメッセージシーケンス番号に一致せず、デパケッタイズされるセルバッファまたは埋め合わせセルによって置換される空のセルバッファよりも前のメッセージシーケンス番号の所定の番号Ｍを超えないならば、適切に識別されたセルバッファをデータストリームからの各セルとともにメッセージシーケンス番号の下位ビットにしたがって条件的にロードする工程と、統合デパケッタイザ・すべりアルゴリズムの条件にしたがってセルバッファを空にして、デパケッタイズ機能ユニットのクロックおよびフレーム開始信号に整合した連続データストリームを形成する工程と、妥当なセルが到着しないとき、埋め合わせセルフォーマット生成器により、連続データストリーム中で欠落したセルを埋め合わせセルによって置換する工程と、妥当なセルが受け取られるたびにクリアされ、再起動されて、タイムアウトが満了するならば統合デパケッタイザ・すべりアルゴリズムを再起動させるタイムアウト機能を用いる工程とを含む方法が提供される。
Electronics and Communications in Japan;Part I Communications;76(1993)December,No.12,New York,US pp 14-26「Cell Delay Variation Smoothing Methods for ATM based SDH Signal Transport System」Hitoshi Uematsu and Hironi Uedaは、同期デジタル階層（ＳＤＨ）信号を、ＡＴＭトランスポートネットワークを介して伝送される非同期転送モード（ＡＴＭ）セルに変換すると、ネットワークの経済性および信頼性が維持されることに加えて、ネットワークの運用／管理／維持の効率が改善されることを記載している。これは、ＡＴＭトランスポートネットワークの利点の一つである。
さらに、ＳＤＨ信号がＡＴＭ技術によって運ばれるシステムが考察されている。ＡＴＭトランスポートネットワーク中で生じる遅延差が評価されている。さらに、バッファ読み出し制御および必要とされるバッファ容量が論じられている。提案されたシステムにおける遅延差平滑化機能および他の必要な機能の間での処理の順序が分析されている。
デパケッタイザは、予期される遅延差を扱うのに十分な数のセルバッファ、すなわち、２ミリ秒未満の遅延差の場合には２個、６ミリ秒までの遅延差の場合には４個のセルバッファを含む。
セルがデパケッタイザの中でセルバッファにロードされると、満／空の２進フラグが「満」にセットされ、タイムアウトがクリアされ、再起動される。セルバッファが完全に空にされると、その満／空の２進フラグは「空」にセットされる。
さらに、デパケッタイザを含むＡＴＭ多重送信系の一つのＡＴＭ仮想チャネルセルストリームを整列する方法であって、セル（ｎ）のデパケッタイゼーションの間またはセル（ｎ）を置換するための埋め合わせセルの生成の間、二つの連続する機会で、セル（ｎ）のＢバイトがデパケッタイズされる前にセル（ｎ＋Ｍ）が到着するならば、デパケッタイズされる、または埋め合わせセルによって置換される次のセルの最初のＳバイトを捨ててＳバイト分の前方すべりを導出するか、あるいは、セル（ｎ）のデパケッタイゼーションの完了または欠落したセル（ｎ）を置換するための埋め合わせセルの生成ののち、セル（ｎ＋１）が受け取られたならば、セル（ｎ＋１）が完全にデパケッタイズされ、新たなセル（ｎ）になるか、あるいは、セル（ｎ）のデパケッタイゼーションの完了または欠落したセル（ｎ）を置換するための埋め合わせセルの生成ののち、セル（ｎ＋１）が受け取られていないならば、セル（ｎ＋１）が埋め合わせセルによって置換され、新たなセル（ｎ）になり、ただし、セル（ｎ）を置換するための埋め合わせセルの開始からＳバイトの期間内に欠落したセル（ｎ）が受け取られるならば、Ｓバイト後に埋め合わせセルを停止し、受け取られたセル（ｎ）をデパケッタイズすることによってＳバイト分の後方すべりが達成されるように、統合デパケッタイザ・すべりアルゴリズムが定義されている方法が提供される。
Ｍ＝３の場合、Ｂ＝４７バイトおよびＳ＝４７バイトであり、
Ｍ＝２の場合、Ｂ＝４７バイトおよびＳ＝２３バイトであり、
Ｍ＝１の場合、Ｂ＝１５バイトおよびＳ＝１６バイトである。
ここで、一例として添付の図面を参照しながら本発明を説明する。
図１は、パケッタイザ、アナログ・デジタル変換器およびデジタル・アナログ変換器に対するデパケッタイザおよびセルアライナ機能の典型的な配備を示す。
図２は、４７（または２３）バイト調節セルアライナを示す。
図３は、１６バイト調節セルアライナを示す。
図４は、４７バイト調節セルアライナの場合の統合デパケッタイザ・すべりアルゴリズムを示す。
図５は、２３バイト調節セルアライナの場合の統合デパケッタイザ・すべりアルゴリズムを示す。
図６は、１６バイト調節セルアライナの場合の統合デパケッタイザ・すべりアルゴリズムを示す。
図７は、図４〜６のキーを提供する。
図８は、図４〜６のアルゴリズムの比較タイミング図を示す。
本発明の目的は、図１に示す非同期転送モード（ＡＴＭ）ネットワークを通過するときに６４kbit/s回路によって加えられる余分な遅延および遅延差の影響を最小限にすることにある。
６４kbit/s回路に導出される遅延差は、さらなる遅延を加える犠牲を払って除去される。
外部インタフェースが２個以上の６４kbit/s回路（たとえば１４４kbit/sＩＳＤＮリンクおよび２Mbit/sリンク）に共通のクロックを有し、したがって、整列技術を用いなければならない場合が数多くある。
セルからの４７バイトのデータのアンパッキングは、考慮しなければならないセル遅延差に依存して、図４、５および６に示す統合デパケッタイザ・すべりアルゴリズムのいずれかに合わせて作動するセルアライナ構造を使用して実施される。
また、ネットワーク上の回路を性能監視するために、さらなるオペレーショナル・メンテナンス（ＯＡＭ）セルをときおりネットワーク上に送ることもできる。これは、ＡＴＭネットワークが、セル損失を起こしたり、全ネットワーク遅延差数値を超えたりすることなく１２８kbit/sバーストのトラフィックを運ぶことができる大きさでなければならないことを意味する。パケッタイゼーション機能は、規則正しく５．８７５msごとに通常のセル（非ＯＡＭセル）を生成しなければならない。
したがって、すべりを回避するのならば、一方向の末端間ネットワーク全遅延差が、ＯＡＭセルの存在においてさえ、５．８ms、２．８ms、または１．８ms未満でなければならない（使用する統合デパケッタイザ・すべりアルゴリズムに依存する）。
特にモデルトラフィック、暗合化データおよびビデオ符号の場合、すべりは、変造データよりもはるかに大きくサービスに影響する。したがって、これらの統合デパケッタイザ・すべりアルゴリズムは、すべりが発生する危険性を最小限にすることを狙うものである。
すべりは、４７（２３または１６）バイトのデータの除去または４７（２３または１６）バイトのデータの埋め合わせシーケンスの追加からなることができる。
セルのすべりが起こるならば、少なくとも＋または−５．８ms（２．８msまたは１．８ms）のさらなる移相が起こるまでさらなるセルのすべりが起こるべきではない。
局所基準クロックが元の６４kbit/sデータソースに対して位相関係にないならば、規則的なすべりが起こることができる。しかし、これらは、米国特許第４，３６８，５３１号および米国特許第４，６１７，６５９号にそれぞれ対応する英国特許第２０６３６２４号および英国特許第２１５１４３７号に開示されているフレームアライナの４７（２３または１６）分の１の頻度で起こる。セルアライナは、初期化、遅延セル、欠落／崩落したセルまたは追加的セルがあろうとも、不要なセルのすべりが起こらないことを保証する。ＡＴＭ適応機能、すなわちパケッタイゼーション、デパケッタイゼーションおよびセル整列機能によって加えられる全ループ遅延は、実際には、約２４ms（１８msまたは１６ms）の定数のままであるべきである。
この余分な２４ms（１８msまたは１６ms）の適応遅延値は、５．８ms（２．８msまたは１．８ms）の遅延差の値を超えないという条件で、初期化から少なくとも１５msの中断が起こるまで、同期化ネットワークに当てはまるべきである。
２４ms（１８msまたは１６ms）の適応遅延は初期経路ループ遅延に加わる。
初期経路ループ遅延は、伝送伝搬遅延、伝送多重化遅延、ＡＴＭ切り換え遅延、ＡＴＭ緩衝遅延、アナログ・デジタルおよびデジタル・アナログ遅延（場合によっては）ならびに専用ネットワーク遅延（場合によっては）から生じる。ＡＴＭ切り換え遅延およびＡＴＭ緩衝遅延とは、中断後に最初のセルを各方向に遅延させたＡＴＭ切り換え遅延およびＡＴＭ緩衝遅延である。
適応ループ遅延は、主に、各方向に５．８７５msのパケッタイザおよびデパケッタイザ遅延で構成され、各アライナは、初期化時に５．８７５ms（２．８７５msまたは２．０００ms）の価値のデータを有している。不安定に作動する局所基準のせいでセルのすべりが起こるならば、ループ遅延は、５．８７５ms（２．８７５msまたは２．０００ms）増減することができる。遅延差が５．８ms（２．８msまたは１．８ms）を超えるならば、両方のアライナが、５．８７５ms（２．８７５msまたは２．０００ms）増減することができる。
将来のネットワーク要件を満たすため、セルアライナのための３種の互換性の統合デパケッタイザ・すべりアルゴリズムを利用することができる。
正常な追加的定ループ遅延は、およそ次のとおりである。
両端で２４ms。図２に示すように４７バイト調節を使用。
両端で１８ms。図３に示すように２３バイト調節を使用。
両端で１６ms。図４に示すように１６バイト調節を使用。
二つの端部が異なるアルゴリズムを使用するならば、平均値が得られる。
どのようなすべりが生じるとしても、どのアルゴリズムが使用されているかに依存して、５．８７５msまたは２．８７５msもしくは２．０００msの移相を導出する。
ＡＴＭネットワークセル遅延差が５．８ms、２．８msまたは１．８ms未満であるならば、初期化後、すべりが起こるはずはない。
図２および３に示すように、それぞれ４７バイトのセルバッファ４個を含むＡＴＭセルアライナを、４７、２３および１６バイトの調節アルゴリズムに使用することができる。
これらのアルゴリズムは、セルのすべりの可能性を最小限にするように設計されたものである。アルゴリズムは、バッファの作動範囲の中央位置に対して初期化する。アルゴリズムは、個々のバイトのすべりを実施することはないが、本当に必要ならば、４７（２３または１６）バイト分のすべりを実施する。
セルアライナはその中央位置に初期化するため、２４ms（１８msまたは１６ms）のさらなるループ遅延を生じさせる。末端間のネットワーク接続では、有意なセル遅延差がない限り、このさらなる遅延は通常その値にとどまるはずである。
初期化を試みるための条件は次のとおりである。
すべてのセルバッファが空である。
妥当なセルが受け取られてから２．５名目セル期間（１５ms）が経過している（妥当なセルは、適切なシーケンス番号を有しなければならない）。
ひとたび「初期化を試みる」状態が起こると、何らかのシーケンス番号を有するセルが受け取られるならば、それは受理され、５．８７５ms（２．８７５msまたは２．０００ms）の待機ののち、デパケッタイゼーションが開始する。
図２に示すようなセルバッファ４個を有するセルアライナは、それが、図４、５および６の三つの表ならびに以下の説明によって定義される３種のアルゴリズムの１種を実施するように制御することができる。
図３に示すようなセルバッファを２個しか有しないセルアライナは、図６に示す表によって定義される１６バイト調節アルゴリズムだけしか作動させることができない。
セルが、４個のセルバッファの１個に受け入れられると、そのセルは、セルシーケンス番号の最下位２ビットに対応するバッファに書き込まれる。したがって、２３バイト調節の表には３個しか示していないが、４個のセルバッファが使用される。
図３に示すセルアライナによって使用される１６バイト調節アルゴリズムには、セルバッファを定義するのにセルシーケンス番号の最下位ビットが必要である。
セルがデパケッタイズされるならば、そのセルはセルｎと定義される。通常、セルｎ＋１が次のセルｎになる。セルは、内部セルサイクルの間にデパケッタイズされる。
セルは、そのセルシーケンス番号が表に指定された条件を満たす場合にのみ受け入れられる。現在のセルｎのシーケンス番号は知られている。
各内部セルサイクルの開始における完全に空の状態は、表に示すＡ〜Ｆ（Ａ〜Ｅ）または（Ａ〜Ｄ）のいずれかであることができる。
４７または２３バイト調節アルゴリズムの場合、内部セルサイクルの間、満杯／空状態のいくつかに２個までのセルを受け入れることができる。２個が受け入れられるならば、それらは正しい順序で到着していなければならない。
「GO  TO」表記は、次の内部セルサイクルの開始のための満杯／空状態を確認する。
１６バイト調節アルゴリズムの場合、早いセルとは、直前のセルまたは埋め合わせセルの１５バイト未満しかデパケッタイズされていないうちに到着するセルと定義される。５．８７５ms（４７バイト）またはそれよりも早く到着するならば、そのセルは順序外として拒絶される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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