(57)【特許請求の範囲】
【請求項１】
列選択信号を出力する列デコーダを共有する多数のメモリブロックを備えた半導体メモリ装置において、
フラッシュライト制御信号及びブロック選択信号を論理積演算して得たフラッシュライトエネーブル信号を各メモリブロックごとに出力するフラッシュライトエネーブル信号発生回路と、フラッシュライトエネーブル信号及び列選択信号を論理和演算してメモリブロックのビット線と共通データ入出力線との間に接続された列選択ゲートの制御端子に出力する論理回路と、を備え、ブロック単位でのフラッシュライトを可能としたことを特徴とする半導体メモリ装置。
【請求項２】
フラッシュライトエネーブル信号発生回路がメモリの書込動作を遮断するライトマスク信号も論理演算するようにされ、ライトマスク信号にも応じてフラッシュライトモードが設定されるようにした請求項１記載の半導体メモリ装置。
【請求項３】
メモリセルアレイが多数のメモリブロックに分割され、その各メモリブロックが列選択信号を出力する列レコーダを共有するようになった半導体メモリ装置において、
並列接続された第１列選択ゲート及び第２列選択ゲートを介してメモリブロックのビット線と共通データ入出力線との間を接続し、そして、第１列選択ゲートを各メモリブロックごとに専用とされたフラッシュライトエネーブル信号で制御すると共に第２列選択ゲートを列選択信号で制御し、ブロック単位でフラッシュライトを行えるようにしたことを特徴とする半導体メモリ装置。
【請求項４】
フラッシュライトエネーブル信号は、各メモリブロックに対応させて設けられてフラッシュライト制御信号及びメモリブロック選択信号を論理演算するフラッシュライトエネーブル信号発生回路から出力されるようになっている請求項３記載の半導体メモリ装置。
【請求項５】
フラッシュライトエネーブル信号発生回路がメモリの書込動作を遮断するライトマスク信号も論理演算するようにされ、ライトマスク信号にも応じてフラッシュライトモードが設定されるようにした請求項４記載の半導体メモリ装置。
【請求項６】
多数のメモリブロックに分割されたメモリセルアレイを有し、その各メモリブロックが列選択信号を出力する列レコーダを共有するフラッシュライト可能な半導体メモリ装置において、
ブロック選択信号に基づきフラッシュライト制御信号の供給を制御して各メモリブロックごとに専用のフラッシュライトエネーブル信号を発生することで、共通データ入出力線からブロック単位でフラッシュライトを行えるようにし、かつ、フラッシュライトエネーブル信号により制御される列選択ゲートと列選択信号により制御される列選択ゲートとを並列接続してメモリブロックのビット線と共通データ入出力線との間に設けるようにしたことを特徴とする半導体メモリ装置。
【請求項７】
フラッシュライト制御信号とブロック選択信号とを論理積するフラッシュライトエネーブル信号発生回路によりフラッシュライトエネーブル信号を発生するようにした請求項６記載の半導体メモリ装置。
【請求項８】
フラッシュライト制御信号及びブロック選択信号を入力とするＮＡＮＤゲートと、このＮＡＮＤゲートの出力及びライトマスク信号を入力とするＮＯＲゲートと、からなるフラッシュライトエネーブル信号発生回路によりフラッシュライトエネーブル信号を発生するようにし、フラッシュライト制御信号、ブロック選択信号、及びライトマスク信号に応じてフラッシュライトを行うようにした請求項６記載の半導体メモリ装置。
【請求項９】
フラッシュライトエネーブル信号と列選択信号とをＯＲゲートにより論理和してメモリブロックのビット線と共通データ入出力線との間に設けられた列選択ゲートを制御するようにした請求項６〜８のいずれか１項に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体メモリ装置に関するもので、特に、メモリに記憶されたデータを一括してリセットするフラッシュライトモードを可能とした半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
最近では、大容量のデータを一括して処理する半導体メモリ装置、例えば画像処理用として使用されるビデオＲＡＭ等の大部分で、フラッシュライトモードが採用されるようになっている。このフラッシュライトモードはメモリセルに記憶されたデータをリセットする機能で、多数のメモリセルに記憶されたデータを一挙に論理ハイレベル又は論理ロウレベルにリセットする機能である。すなわち、フラッシュライトモードでは、１回のローアドレスストローブ信号バーＲＡＳサイクルの間に特定のワード線に対応して活性化されるすべてのメモリセルについて、一度にリセットが可能とされる。このような特性は、多量のデータを同時に処理すべきビデオＲＡＭにおける多数のビット線のリセットに対し特に有効である。このようなフラッシュライトはメモリセルの書込動作に該当する機能であるので、書込動作に使用されるデータ経路を利用して行われる。
【０００３】
図５は、従来のフラッシュライト可能な半導体メモリ装置の概略的なブロック図である。同図において、メモリセルアレイは４個のメモリブロック１００に分割形成されている。ビット線（データ線）を指定するための列アドレス信号（column address）は列アドレスバッファ１０１に入力されて整形され、列デコーダ１０２に伝達される。この列デコーダ１０２は、受けた列アドレス信号をデコーディングして列選択信号ＤＣＡｉ（ｉ＝０〜ｎ）を生成し、これをフラッシュライト制御信号ＦＬＷと論理和して最終的に列指定信号ＤＣＡｉ′（ｉ′＝０〜ｎ）を出力する。このとき、列選択信号ＤＣＡｉ及び列指定信号ＤＣＡｉ′の数はメモリブロック１００内のビット線数と同数である。
【０００４】
出力された各列指定信号ＤＣＡｉ′は、１対１で対応する列選択信号線ＣＳＬｉ（ｉ＝０〜ｎ）にのせられ、メモリブロック１００内のビット線と共通データ入出力線Ｉ／Ｏを接続する列選択ゲート１０４、１０４、……のゲート端子に印加される。各列選択信号線ＣＳＬｉは４個のメモリブロック１００に対し共通に提供されるので、列デーコダ１０２は４個のメモリブロック１００の対応する列選択ゲート１０４、１０４、……を一度に制御する。
【０００５】
図６の回路図に、列デコーダ１０２におけるデコーディングされた列選択信号ＤＣＡｉとフラッシュライト制御信号ＦＬＷとを論理演算する回路を具体的に示す。各列選択信号ＤＣＡｉはｎ＋１個の２入力ＮＯＲゲート２０１の第１入力端子に１つずつ入力され、そしてフラッシュライト制御信号ＦＬＷが各ＮＯＲゲート２０１の第２入力端子に共通入力される。各ＮＯＲゲート２０１の出力は、１対１で対応するｎ＋１個のインバータ２０３に入力され、各インバータ２０３の出力が列指定信号ＤＣＡｉ′となる。したがって、フラッシュライト制御信号ＦＬＷが論理ハイレベルで印加されると、すべての列指定信号ＤＣＡｉ′は論理ハイレベルで出力される。
【０００６】
これら図５及び図６を参照すると分かるように、フラッシュライト制御信号ＦＬＷが論理ロウレベルで印加される場合（すなわちフラッシュライトモードではない場合）、印加される列アドレス信号のデコーディングに従って１つの列選択信号ＤＣＡｉが活性化されるので、列指定信号ＤＣＡｉ′は列アドレス信号により指定される。一方、フラッシュライト制御信号ＦＬＷが論理ハイレベルで印加される場合（すなわちフラッシュライトモードである場合）には、すべての列指定信号ＤＣＡｉ′が論理ハイレベルで出力されてそのレベルを維持し、これによりすべての列選択ゲート１０４が導通する。したがって、各メモリブロック１００のすべてのビット線が共通データ入出力線Ｉ／Ｏに接続される。このとき、すべての共通データ入出力線Ｉ／Ｏに論理ハイレベル又は論理ロウレベルのデータが印加され、行アドレス信号が特定のメモリブロック１００を選択するように印加されると、選択該当のメモリブロック１００におけるすべてのメモリセルにビット線からデータが書込まれる。
【０００７】
このように従来のフラッシュライト可能なメモリ装置では、すべての列選択信号線を一度に論理ハイレベルとし、すべてのビット線（列線）を共通データ入出力線と導通状態にするようにしているため、フラッシュライトに際して多量の電流が流れてしまい非常に大きなピーク電流が発生する（ビット線は相補信号線一対とされるので、いずれか一方は必ず論理ハイレベル）。このピーク電流は、多大な電力消費を招くだけでなく雑音を発生するので、消費電力増加、メモリ装置の信頼性の面で大きな問題となる。
【０００８】
【発明が解決しようとする課題】
したがって本発明の目的は、フラッシュライトモードでのピーク電流、消費電力をより減少させた半導体メモリ装置を提供することにある。また、本発明の他の目的は、分割したメモリブロック単位でビット線を導通させてフラッシュライトを行えるような半導体メモリ装置を提供することにある。加えて、本発明の更なる目的は、フラッシュライトでのピーク電流を抑制できて安定性、信頼性に優れる半導体メモリ装置を提供することにある。
【０００９】
【課題を解決するための手段】
このような目的を達成するために本発明は、ブロック選択信号（メモリブロック選択用行アドレス信号）を基にフラッシュライト制御信号を制御して各メモリブロックごとに専用のフラッシュライトエネーブル信号を提供し、共通データ入出力線からメモリブロック単位でフラッシュライトを行うことを特徴としている。
【００１０】
より具体的には、メモリセルアレイを分割した複数のメモリブロックについて各メモリブロックごとにフラッシュライトエネーブル信号発生回路を備えるようにし、このフラッシュライトエネーブル信号発生回路でブロック選択信号及びフラッシュライト制御信号を論理演算して各メモリブロックに専用のフラッシュライトエネーブル信号を発生し、ブロック選択信号による選択対象のメモリブロックのみでフラッシュライトを行えるようにする。
【００１１】
そして、フラッシュライトエネーブル信号発生回路から発生されるフラッシュライトエネーブル信号については、列選択信号と共に論理回路で論理演算してメモリブロックのビット線と共通データ入出力線との間に設けられた列選択ゲートの制御端子に印加する。あるいは、メモリブロックのビット線と共通データ入出力線との間に第１列選択ゲート及び第２列選択ゲートを並列接続して設け、フラッシュライトエネーブル信号を第１列選択ゲートの制御端子に、列選択信号を第２列選択ゲートの制御端子にそれぞれ印加するようにする。したがって、フラッシュライトモードで、ブロック選択信号による選択対象のメモリブロックの列選択ゲートのみが導通してフラッシュライトが実行される。
【００１２】
【実施例】
以下、本発明の実施例を添付の図面を参照して詳細に説明する。
【００１３】
以下の説明では、本発明の全般的な理解のために、メモリブロック数、共通データ入出力線数等の特定詳細が示されている。しかしながら本発明はこれに限定されるものではなく、該当技術分野における通常の知識を有する者ならば、それらを適宜変形・変更して実施できることは理解できるであろう。
【００１４】
本実施例における半導体メモリ装置は、データの書込・読出が可能でビット線（列線）を通じてデータを受け出しするキャパシタと、ワード線の論理レベルに従ってビット線とキャパシタとの間のデータ経路を制御するトランジスタと、から形成されたダイナミック形メモリセルを有するビデオＲＡＭである。
【００１５】
第１実施例
【００１６】
この実施例は、本発明に係るフラッシュライトエネーブル信号発生回路及び論理回路を備えたメモリ装置の一例で、図１にその概略ブロック図を示す。
【００１７】
メモリセルアレイは４個のメモリブロック３００に分割されている。図示を省略しているが、ビット線を指定するための列アドレス信号は、列アドレスバッファに入力されて整形されてから列デコーダに伝達される。列デコーダは、受けた列アドレス信号をデコーディングして列選択信号ＤＣＡｉ（ｉ＝０〜ｎ）を生成する。各列選択信号ＤＣＡｉは、１対１で対応する列選択信号線ＣＳＬｉ（ｉ＝０〜ｎ）にのせられる。
【００１８】
各メモリブロック３００には、フラッシュライトエネーブル信号ＦＷＥＮｍ（ｍ＝０〜３）を発生するフラッシュライトエネーブル信号発生回路（図２参照）と、フラッシュライトエネーブル信号ＦＷＥＮｍと列デコーダから出力される列選択信号ＤＣＡｉとを論理和し、列選択ゲート（ＮＭＯＳトランジスタ）の制御端子に出力する論理回路３０２と、がそれぞれ提供される。
【００１９】
図２にフラッシュライトエネーブル信号発生回路の回路図、図３にその動作波形図を示して説明する。この例のフラッシュライトエネーブル信号発生回路は、外部から印加されるフラッシュライト制御信号ＦＬＷを直列接続された２個のインバータを介して第１入力端子に受けると共に、メモリブロック３００を選択活性化させるブロック選択信号ＲＡｋを第２入力端子に受けるＮＡＮＤゲート４０１と、このＮＡＮＤゲート４０１の出力及びライトマスク信号ＷＭを第１及び第２入力とし、出力端からフラッシュライトエネーブル信号ＦＷＥＮｍを出力するＮＯＲゲート４０２と、から構成されている。ライトマスク信号ＷＭは書込動作を遮断する信号で、書込動作が遮断される場合に論理ハイレベルで供給される。提供される各信号の論理レベルに従うこの回路の出力動作は、次の表１に示す通りである。尚、表１における“Ｈ”は論理ハイレベル、“Ｌ”は論理ロウレベルを意味する。
【００２０】
【表１】
0003821307.tif 000002
【００２１】
この表１及び図３に示すように、フラッシュライト制御信号ＦＬＷが論理ロウレベルから論理ハイレベルに遷移し、ブロック選択信号ＲＡｋが論理ハイレベルに遷移するとき、ライトマスク信号ＷＭが論理ロウレベルであると、フラッシュライトエネーブル信号ＦＷＥＮｍは論理ハイレベルへ活性化される。これに対し、ライトマスク信号ＷＭが論理ハイレベルであると、フラッシュライトエネーブル信号ＦＷＥＮｍは論理ロウレベルで非活性化となる。したがって、ライトマスク動作にも応じてフラッシュライトが遂行される。ただし、ライトマスク機能を有しないメモリ装置ではライトマスク信号ＷＭの供給はないので、この場合のフラッシュライトエネーブル信号ＦＷＥＮｍは、フラッシュライト制御信号ＦＬＷとブロック選択信号ＲＡｋとの論理積（ＡＮＤ）で決定される。尚、図３中の『Ａ』は図２中の入力Ａに対応し、『Ｂ』は図２中の入力Ｂに対応する。
【００２２】
各メモリブロック３００の両側（図中左右側）には、それぞれ第１共通データ入出力線Ｉ／Ｏ０、バーＩ／Ｏ０及び第２共通データ入出力線Ｉ／Ｏ１、バーＩ／Ｏ１が隣接配置されている。広く使用されているように、各共通データ入出力線Ｉ／Ｏを構成する２本の信号線は相補的な関係にある。また、各メモリブロック３００のビット線ＢＬ、バーＢＬは、列選択ゲート３０Ｌ，Ｒ、３１Ｌ，Ｒを介して、１列ずつ交互に異なる側の対応する共通データ入出力線Ｉ／Ｏに接続されている。これらビット線ＢＬ、バーＢＬはそれぞれセンスアンプ（図示略）を備え、センスアンプで感知増幅してメモリセルのデータを出力したり、あるいはセンスアンプを介してメモリセルへデータを伝達する相補信号線対である。そして、両側の第１共通データ入出力線Ｉ／Ｏ０、バーＩ／Ｏ０に接続された各列選択ゲート３０Ｌ、３０Ｒに対応する列選択信号線ＣＳＬ０、ＣＳＬ２、……と、両側の第２共通データ入出力線Ｉ／Ｏ１、バーＩ／Ｏ１に接続された列選択ゲート３１Ｌ、３１Ｒに対応する列選択信号線ＣＳＬ１、……とは、１列ずつ交互に平行に配列されている。
【００２３】
列選択ゲート３０Ｌ，Ｒ、３１Ｌ，Ｒは、列選択信号線ＣＳＬｉを通じて印加される列選択信号ＤＣＡｉとフラッシュライトエネーブル信号発生回路（図２）から供給されるフラッシュライトエネーブル信号ＦＷＥＮｍとの論理和信号により制御される。このために、第１〜第４メモリブロック３００のそれぞれに論理回路３０２が設けられ、対応するフラッシュライトエネーブル信号ＦＷＥＮ０〜ＦＷＥＮ３が供給される。そして各列選択ゲート３０Ｌ，Ｒ、３１Ｌ，Ｒの制御端子（ゲート端子）には、論理回路３０２を構成するＯＲゲート３６の出力が供給される。これらＯＲゲート３６が、対応するフラッシュライトエネーブル信号ＦＷＥＮ０〜ＦＷＥＮ３と列選択信号ＤＣＡｉとを入力として論理和演算する。
【００２４】
図１及び図２を参照してこの例におけるフラッシュライトについて説明する。まず、フラッシュライトエネーブル信号ＦＷＥＮｍがすべて論理ロウレベルで供給される場合、各ＯＲゲート３６の出力は列選択信号線ＣＳＬｉの論理レベルに従い決定される。したがって通常のアクセスが遂行され、行アドレス信号によりワード線（すなわち１ページ）が選択された後に、列選択信号線ＣＳＬｉを書込／読出動作に基づいて連続的に選択することにより、両側の各共通データ入出力線Ｉ／Ｏに１ビットずつ交互にパイプラインデータ（pipelining  data）が提供される。すなわち、選択されたメモリブロック３００の両側に位置した第１及び第２共通データ入出力線Ｉ／Ｏにより、１ビットずつのデータが交互に連続して伝送される。
【００２５】
一方、ブロック選択信号ＲＡｋによる選択該当のメモリブロック３００に対するフラッシュライトエネーブル信号ＦＷＥＮｍ、例えば、選択該当が第４メモリブロック３００で対応するフラッシュライトエネーブル信号ＦＷＥＮ３が論理ハイレベルで印加されると、第４メモリブロック３００に対するすべての列選択ゲート３０Ｌ，Ｒ、３１Ｌ，Ｒが論理回路３０２により導通し、共通データ入出力線Ｉ／Ｏを通じて所定の論理レベルの信号（例えば論理ハイレベル）が各ビット線ＢＬ、バーＢＬ（バーＢＬには相補論理レベル）に伝えられる。そして選択されたワード線に接続されたメモリセルに対し、その所定のデータが伝達されフラッシュライトが遂行される。
【００２６】
その際、図２から分かるように、ブロック選択信号ＲＡｋが論理ハイレベルで印加されないフラッシュライトエネーブル信号発生回路、すなわち選択に該当しないメモリブロック３００に対応するフラッシュライトエネーブル信号発生回路からは、フラッシュライトエネーブル信号ＦＷＥＮｍが論理ロウレベルで出力されるので、第１〜第３メモリブロック３００ではフラッシュライトが行われないようになっている。
【００２７】
したがって、この実施例によれば、フラッシュライトモードで選択該当のメモリブロックに対応する列選択ゲートのみが導通し、選択に該当しないメモリブロックに対応する列選択ゲートは非導通となるので、ピーク電流が大幅に減少し、消費電力もかなり抑制される。
【００２８】
尚、この例ではメモリセルアレイを４個のメモリブロックに分割した場合について説明したが、当然ながら、より多くのメモリブロックに分割されるメモリ装置であれば、より一層ピーク電流を減少させられ、フラッシュライトモードでの消費電力抑制効果もより顕著なものとなることは、当該技術分野において通常の知識を有する者ならば理解できるであろう。
【００２９】
第２実施例
【００３０】
図４は本発明の第２実施例を示す回路図である。同図に示すメモリブロック６００は多数のメモリブロックのうちの１つであり、また、フラッシュライトエネーブル信号ＦＷＥＮは図２に示したフラッシュライトエネーブル信号発生回路から発生れる。したがって、上記第１実施例における動作を参照すれば、メモリブロック選択、フラッシュライト、ノーマルアクセスについての動作は理解できると思われるのでその詳しい説明は適宜省略する。
【００３１】
メモリブロック６００に隣接して第１共通データ入出力線Ｉ／Ｏ０、バーＩ／Ｏ０及び第２共通データ入出力線Ｉ／Ｏ１、バーＩ／Ｏ１が配置されており、列選択ゲートＭ１〜Ｍ１６（要部以外のものは図示略）を通じて対応するビット線ＢＬ、バーＢＬと接続されている。すなわち、各ビット線ＢＬ、バーＢＬは、相互に並列接続されたＮＭＯＳトランジスタからなる第１−第２列選択ゲートＭ１−Ｍ２、Ｍ３−Ｍ４、……、Ｍ１５−Ｍ１６の各チャネルを通じて対応する共通データ入出力線Ｉ／Ｏに接続される。
【００３２】
第１列選択ゲートＭ１、Ｍ３、……、Ｍ１５の制御端子（ゲート端子）には、フラッシュライトエネーブル信号ＦＷＥＮが共通に印加され、一方、第２列選択ゲートＭ２、Ｍ４、……、Ｍ１６の制御端子には対応する列選択信号線ＣＳＬｉから列選択信号ＤＣＡｉが印加される。したがって、フラッシュライトモードでフラッシュライトエネーブル信号ＦＷＥＮが論理ハイレベルで印加されると、すべての第１列選択ゲートＭ１、Ｍ３、……、Ｍ１５が導通し、それに従い選択該当メモリブロック６００内のすべてのビット線ＢＬ、バーＢＬが共通データ入出力線Ｉ／Ｏに接続される。その結果、共通データ入出力線Ｉ／Ｏに送られたデータがビット線ＢＬ、バーＢＬに伝達され、第１実施例と同様の過程を経てフラッシュライトが遂行される。このときの列選択信号ＤＣＡｉはすべて論理ロウレベルとされる。
【００３３】
反対に、フラッシュライトエネーブル信号ＦＷＥＮが論理ロウレベルであるときは第１列選択ゲートＭ１、Ｍ３、……、Ｍ１５がＯＦＦとなり、第２列選択ゲートＭ２、Ｍ４、……、Ｍ１６の制御端子に印加される列選択信号ＤＣＡｉに従ってノーマルアクセスが遂行される。
【００３４】
このように、フラッシュライトエネーブル信号ＦＷＥＮにより制御される第１列選択ゲートと列選択信号により制御される第２列選択ゲートとをビット線と共通データ入出力線との間に並列接続して設け、これらを選択的にＯＮ・ＯＦＦさせてフラッシュライトモード又はノーマルアクセスを遂行するようにしても、第１実施例と同様、フラッシュライトモードで選択該当のメモリブロックに対応する列選択ゲートのみが導通し、選択対象外のメモリブロックに対応する列選択ゲートは非導通とできるので、ピーク電流を大幅に減少させられ、消費電力も大幅に抑制できる。
【００３５】
【発明の効果】
以上述べてきたように本発明は、複数のメモリブロックに分割したメモリセルアレイをもつメモリ装置において、各メモリブロックごとに専用のフラッシュライトエネーブル信号を提供する手段を備え、そのフラッシュライトエネーブル信号を用いて選択該当のメモリブロックのみフラッシュライトを行うようにしたことにより、ピーク電流を大幅に減少させて消費電力を抑制でき、動作安定性、信頼性を向上させられるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す半導体メモリ装置の要部回路図。
【図２】第１実施例におけるフラッシュライトエネーブル信号発生回路の回路図。
【図３】図２の回路の動作タイミング図。
【図４】本発明の第２実施例を示す半導体メモリ装置の要部回路図。
【図５】従来の半導体メモリ装置の要部回路図。
【図６】図５中の列デコーダ内の列指定信号発生部の回路図。
【符号の説明】
３００、６００  メモリブロック
３０Ｌ，Ｒ、３１Ｌ，Ｒ  列選択ゲート
Ｍ１〜Ｍ１６  列選択ゲート                                              ＣＳＬ  列選択線
ＢＬ  ビット線
Ｉ／Ｏ  共通データ入出力線
ＦＷＥＮ  フラッシュライトエネーブル信号
ＤＣＡ  列選択信号                                                      ＦＬＷ  フラッシュライト制御信号
ＲＡｋ  ブロック選択信号（ブロック選択用行アドレス信号）
ＷＭ  ライトマスク信号
【図１】
0003821307.tif 000003
【図２】
0003821307.tif 000004
【図３】
0003821307.tif 000005
【図４】
0003821307.tif 000006
【図５】
0003821307.tif 000007
【図６】
0003821307.tif 000008