(57)【特許請求の範囲】
【請求項１】
バスを介したデータ転送のためのデータ転送制御装置であって、
第１のバス側から転送されるパケットを、第１のメモリに書き込む第１のメモリアクセス制御回路と、
第１のメモリに書き込まれたパケットのうちアイソクロナスパケットが含むアイソクロナスデータを第１のメモリから読み出し、読み出されたアイソクロナスデータを第１のメモリよりも大容量の第２のメモリに書き込む第２のメモリアクセス制御回路と、
第２のメモリに書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第２のバス側に転送する第３のメモリアクセス制御回路とを含み、
前記第１のメモリの記憶領域が、
アイソクロナスデータを記憶するアイソクロナスデータ領域と、アシンクロナスデータを記憶するアシンクロナスデータ領域を含み、
前記第１のメモリアクセス制御回路が、
第１のバス側から転送されるパケットのうちアイソクロナスパケットが含むアイソクロナスデータを、第１のメモリのアイソクロナスデータ領域に書き込み、第１のバス側から転送されるパケットのうちアシンクロナスパケットが含むアシンクロナスデータを、第１のメモリのアシンクロナスデータ領域に書き込み、
第１のメモリのアシンクロナスデータ領域に書き込まれたアシンクロナスデータを第２のバス側に転送する場合には、第２のメモリのデータ転送経路をバイパスして、前記第２、第３のメモリアクセス制御回路間で直接にアシンクロナスデータを転送することを特徴とするデータ転送制御装置。
【請求項２】
請求項１において、
前記第２のメモリアクセス制御回路が、
第１のメモリのアシンクロナスデータ領域に書き込まれたアシンクロナスデータについては第２のメモリに書き込まず、第１のメモリのアイソクロナスデータ領域に書き込まれたアイソクロナスデータを第２のメモリに書き込むことを特徴とするデータ転送制御装置。
【請求項３】
請求項１又は２において、
アイソクロナスデータが第２のメモリに蓄積された状態で、第２のメモリのデータ転送経路をバイパスするアシンクロナスデータの転送を行う場合には、バイパスによるアシンクロナスデータの転送が終了するのを待ち、バイパスによるアシンクロナスデータの転送が終了した後に、データ転送制御装置を第２のメモリに再接続して、第２のメモリに蓄積されたアイソクロナスデータを第２のメモリから読み出して、第２のバス側に転送することを特徴とするデータ転送制御装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第１のメモリの記憶領域が、
第１のバス側から転送されるアイソクロナスデータを記憶するアイソクロナス受信データ領域と、第２のバス側から転送されるアイソクロナスデータを記憶するアイソクロナス送信データ領域を含み、
前記第２のメモリの記憶領域が、
第１のバス側から転送されるアイソクロナスデータを記憶するアイソクロナス受信データ領域と、第２のバス側から転送されるアイソクロナスデータを記憶するアイソクロナス送信データ領域を含み、
前記第１のメモリアクセス制御回路が、
第１のバス側から転送されるアイソクロナスデータを、第１のメモリのアイソクロナス受信データ領域に書き込み、
前記第２のメモリアクセス制御回路が、
第１のメモリのアイソクロナス受信データ領域に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第２のメモリのアイソクロナス受信データ領域に書き込むことを特徴とするデータ転送制御装置。
【請求項５】
バスを介したデータ転送のためのデータ転送制御装置であって、
第２のバス側から転送されるアイソクロナスデータを、第１のメモリよりも大容量の第２のメモリに書き込む第３のメモリアクセス制御回路と、
第２のメモリに書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第１のメモリに書き込む第２のメモリアクセス制御回路と、
第１のメモリに書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを含むアイソクロナスパケットを、第１のバス側に転送する第１のメモリアクセス制御回路とを含み、
前記第１のメモリの記憶領域が、
アイソクロナスデータを記憶するアイソクロナスデータ領域と、アシンクロナスデータを記憶するアシンクロナスデータ領域を含み、
前記第１のメモリアクセス制御回路が、
第１のメモリのアイソクロナスデータ領域に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを含むアイソクロナスパケットを、第１のバス側に転送し、第１のメモリのアシンクロナスデータ領域に書き込まれたアシンクロナスデータを読み出し、読み出されたアシンクロナスデータを含むアシンクロナスパケットを、第１のバス側に転送し、
第２のバス側から転送されるアシンクロナスデータを第１のバス側に転送する場合には、第２のメモリのデータ転送経路をバイパスして、前記第２、第３のメモリアクセス制御回路間で直接にアシンクロナスデータを転送することを特徴とするデータ転送制御装置。
【請求項６】
請求項５において、
前記第３のメモリアクセス制御回路が、
第２のバス側から転送されるアシンクロナスデータについては第２のメモリに書き込まず、第２のバス側から転送されるアイソクロナスデータを第２のメモリに書き込むことを特徴とするデータ転送制御装置。
【請求項７】
請求項５又は６において、
アイソクロナスデータが第２のメモリに蓄積された状態で、第２のメモリのデータ転送経路をバイパスしてアシンクロナスデータの転送を行う場合には、バイパスによるアシンクロナスデータの転送が終了するのを待ち、バイパスによるアシンクロナスデータの転送が終了した後に、データ転送制御装置を第２のメモリに再接続して、第２のメモリに蓄積されたアイソクロナスデータを第２のメモリから読み出して、第１のバス側に転送することを特徴とするデータ転送制御装置。
【請求項８】
請求項５乃至７のいずれかにおいて、
前記第１のメモリの記憶領域が、
第１のバス側から転送されるアイソクロナスデータを記憶するアイソクロナス受信データ領域と、第２のバス側から転送されるアイソクロナスデータを記憶するアイソクロナス送信データ領域を含み、
前記第２のメモリの記憶領域が、
第１のバス側から転送されるアイソクロナスデータを記憶するアイソクロナス受信データ領域と、第２のバス側から転送されるアイソクロナスデータを記憶するアイソクロナス送信データ領域を含み、
前記第２のメモリアクセス制御回路が、
第２のメモリのアイソクロナス送信データ領域に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第１のメモリのアイソクロナス送信データ領域に書き込み、
前記第１のメモリアクセス制御回路が、
第１のメモリのアイソクロナス送信データ領域に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを含むアイソクロナスパケットを、第１のバス側に転送することを特徴とするデータ転送制御装置。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記第１のメモリアクセス制御回路からのアクセスと、処理部からのアクセスと、前記第２のメモリアクセス制御回路からのアクセスの調停を行い、調停結果に基づいて、前記第１のメモリアクセス制御回路、前記第２のメモリアクセス制御回路、前記処理部のいずれかと、第１のメモリとの間のデータ転送経路を確立するメモリインターフェースを含むことを特徴とするデータ転送制御装置。
【請求項１０】
バスを介したデータ転送のためのデータ転送制御装置であって、
第２のバス側から転送されるアイソクロナスデータを、第１のメモリよりも大容量の第２のメモリに書き込む第３のメモリアクセス制御回路と、
第２のメモリに書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第１のメモリに書き込む第２のメモリアクセス制御回路と、
第１のメモリに書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを含むアイソクロナスパケットを、第１のバス側に転送する第１のメモリアクセス制御回路とを含み、
前記第１のメモリの記憶領域が、
アイソクロナスデータを記憶するアイソクロナスデータ領域と、アシンクロナスデータを記憶するアシンクロナスデータ領域を含み、
前記第１のメモリアクセス制御回路が、
第１のメモリのアイソクロナスデータ領域に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを含むアイソクロナスパケットを、第１のバス側に転送し、第１のメモリのアシンクロナスデータ領域に書き込まれたアシンクロナスデータを読み出し、読み出されたアシンクロナスデータを含むアシンクロナスパケットを、第１のバス側に転送し、
アイソクロナスパケットの転送数を処理部が予約するための転送数予約レジスタを含み、
第１のメモリの記憶領域が、アイソクロナスヘッダを記憶するヘッダ領域を含み、
前記ヘッダ領域が、第Ｋ、第Ｌのページ領域を含み、
前記転送数予約レジスタが、前記第Ｋ、第Ｌのページ領域についての転送数を予約するための第Ｋ、第Ｌのページ用の転送数予約レジスタを含み、
前記第１のメモリアクセス制御回路は、
前記第Ｋのページ領域に書き込むべきアイソクロナスヘッダを処理部が用意している際に、前記第Ｌのページ領域に書き込まれているアイソクロナスヘッダとアイソクロナスデータ領域に書き込まれているアイソクロナスデータとを読み出し、読み出されたアイソクロナスヘッダとアイソクロナスデータとにより構成されるアイソクロナスパケットを、第Ｌのページ用の転送数予約レジスタに予約された転送数が零になるまで、アイソクロナス転送サイクル毎に、第１のバス側に自動転送することを特徴とするデータ転送制御装置。
【請求項１１】
請求項１乃至１０のいずれかにおいて、
前記第１のバスが、パケットを転送するためのシリアルバスであり、
前記第２のバスが、記憶媒体側に接続されるバスであることを特徴とするデータ転送制御装置。
【請求項１２】
請求項１乃至１１のいずれかにおいて、
前記第２のメモリが、
連続したアドレスのデータを所与のクロックに同期して入出力できる同期型メモリであることを特徴とするデータ転送制御装置。
【請求項１３】
請求項１乃至１２のいずれかにおいて、
前記第１のメモリが、データ転送制御装置の内部に設けられる内部メモリであり、前記第２のメモリが、データ転送制御装置の外部に設けられる外部メモリであることを特徴とするデータ転送制御装置。
【請求項１４】
請求項１乃至１３のいずれかのデータ転送制御装置と、
データ転送制御装置の第２のバスに接続され、第２のバスを介して転送されるデータを記憶する記憶媒体と、
を含むことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
本発明は、データ転送制御装置及び電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
近年、デジタル放送やインターネットを介したＡＶ（Audio Visual）データのデジタル配信が普及しつつある。そして、このようなＡＶデータのデジタル配信が普及するにつれて、配信されたＡＶデータを効率良く記録できるデジタル記録・再生装置（電子機器）への需要が高まっている。
【０００３】
さて、ＡＶデータの転送には、そのリアルタイム性を担保するために、ＩＥＥＥ１３９４やＵＳＢ（Universal Serial Bus）２．０などの高速シリアルバスが用いられる。一方、ＡＶデータを記録するデジタル記録・再生装置（電子機器）は、大量のデータを高速に記憶することができるＨＤＤ（Hard Disk Drive）などの記憶媒体（Storage Medium）を備えることが望ましい。
【０００４】
このため、ＩＥＥＥ１３９４やＵＳＢ２．０などの高速バスと、ＨＤＤなどの記憶媒体との間で、データを高速に送受信することができるデータ転送制御装置への要望が高まっている。
【０００５】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、高速なデータ転送を実現できるデータ転送制御装置及び電子機器を提供することにある。
【０００６】
【課題を解決するための手段】
本発明は、バスを介したデータ転送のためのデータ転送制御装置であって、第１のバス側から転送されるパケットを、第１のメモリに書き込む第１のメモリアクセス制御回路と、第１のメモリに書き込まれたパケットのうちアイソクロナスパケットが含むアイソクロナスデータを第１のメモリから読み出し、読み出されたアイソクロナスデータを第１のメモリよりも大容量の第２のメモリに書き込む第２のメモリアクセス制御回路と、第２のメモリに書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第２のバス側に転送する第３のメモリアクセス制御回路とを含むデータ転送制御装置に関係する。
【０００７】
本発明によれば、第１のバス側から転送されるパケットが第１のメモリに書き込まれる。そして、小容量の第１のメモリから、アイソクロナスデータが選別されて読み出され、大容量の第２のメモリに書き込まれる。そして、書き込まれたアイソクロナスデータが第２のメモリから読み出されて、第２のバス側に転送される。
【０００８】
このように本発明によれば、第１のバス側から転送されるパケットの中から、アイソクロナスデータが選別されて、第１のメモリに書き込まれる。そして、アイソクロナスデータは、キャッシュメモリとして機能する大容量の第２のメモリによりバッファリングされて、第２のバス側に転送される。これにより、一定の転送レートで間断なく転送することが要求されるアイソクロナスデータを、第１のバス側から第２のバス側に効率良く転送できるようになる。
【０００９】
また本発明では、前記第１のメモリの記憶領域が、アイソクロナスデータを記憶するアイソクロナスデータ領域と、それ以外の領域を含み、前記第１のメモリアクセス制御回路が、第１のバス側から転送されるパケットのうちアイソクロナスパケットが含むアイソクロナスデータを、第１のメモリのアイソクロナスデータ領域に書き込み、前記第２のメモリアクセス制御回路が、第１のメモリのアイソクロナスデータ領域に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第２のメモリに書き込むようにしてもよい。
【００１０】
このようにすれば、第１のメモリを、アイソクロナスデータを仕分けするためのメモリとして機能させることができる。これにより、第１のメモリのアイソクロナスデータを第２のメモリに書き込む処理を簡素化できる。
【００１１】
また本発明では、前記第１のメモリの記憶領域が、アイソクロナスデータを記憶するアイソクロナスデータ領域と、アシンクロナスデータを記憶するアシンクロナスデータ領域を含み、前記第１のメモリアクセス制御回路が、第１のバス側から転送されるパケットのうちアイソクロナスパケットが含むアイソクロナスデータを、第１のメモリのアイソクロナスデータ領域に書き込み、第１のバス側から転送されるパケットのうちアシンクロナスパケットが含むアシンクロナスデータを、第１のメモリのアシンクロナスデータ領域に書き込むようにしてもよい。
【００１２】
このようにすれば、第１のメモリを、アイソクロナスデータとアシンクロナスデータを仕分けするためのメモリとして機能させることができる。これにより、アイソクロナスデータとして転送される画像データ、音声データ等と、アシンクロナスデータとして転送されるコマンドデータ等とを、容易に分離できるようになる。
【００１３】
また本発明では、前記第１のメモリの記憶領域が、第１のバス側から転送されるアイソクロナスデータを記憶するアイソクロナス受信データ領域と、第２のバス側から転送されるアイソクロナスデータを記憶するアイソクロナス送信データ領域を含み、前記第２のメモリの記憶領域が、第１のバス側から転送されるアイソクロナスデータを記憶するアイソクロナス受信データ領域と、第２のバス側から転送されるアイソクロナスデータを記憶するアイソクロナス送信データ領域を含み、前記第１のメモリアクセス制御回路が、第１のバス側から転送されるアイソクロナスデータを、第１のメモリのアイソクロナス受信データ領域に書き込み、前記第２のメモリアクセス制御回路が、第１のメモリのアイソクロナス受信データ領域に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第２のメモリのアイソクロナス受信データ領域に書き込むようにしてもよい。
【００１４】
このようにすれば、アイソクロナスデータの送受信を独立に行うことなどが可能になる。
【００１５】
また本発明は、バスを介したデータ転送のためのデータ転送制御装置であって、第２のバス側から転送されるアイソクロナスデータを、第１のメモリよりも大容量の第２のメモリに書き込む第３のメモリアクセス制御回路と、第２のメモリに書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第１のメモリに書き込む第２のメモリアクセス制御回路と、第１のメモリに書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを含むアイソクロナスパケットを、第１のバス側に転送する第１のメモリアクセス制御回路とを含むデータ転送制御装置に関係する。
【００１６】
本発明によれば、第２のバス側から転送されるアイソクロナスデータが大容量の第２のメモリに書き込まれる。そして、第２のメモリからアイソクロナスデータが読み出され、小容量の第１のメモリに書き込まれる。そして、書き込まれたアイソクロナスデータを含むアイソクロナスパケットが、第１のバス側に転送される。
【００１７】
このように本発明によれば、第２のバス側から転送されるアイソクロナスデータが、キャッシュメモリとして機能する第２のメモリによりバッファリングされて、第１のバス側に転送されるようになる。これにより、一定の転送レートで間断なく転送することが要求されるアイソクロナスデータを、第２のバス側から第１のバス側に効率良く転送できるようになる。
【００１８】
また本発明では、前記第１のメモリの記憶領域が、アイソクロナスデータを記憶するアイソクロナスデータ領域と、それ以外の領域を含み、前記第２のメモリアクセス制御回路が、第２のメモリに書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第１のメモリのアイソクロナスデータ領域に書き込み、前記第１のメモリアクセス制御回路が、第１のメモリのアイソクロナスデータ領域に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを含むアイソクロナスパケットを、第１のバス側に転送するようにしてもよい。
【００１９】
このようにすれば、第１のメモリを、アイソクロナスデータを仕分けするためのメモリとして機能させることができる。これにより、第２のメモリのアイソクロナスデータを第１のメモリに書き込む処理を簡素化できる。
【００２０】
また本発明では、前記第１のメモリの記憶領域が、アイソクロナスデータを記憶するアイソクロナスデータ領域と、アシンクロナスデータを記憶するアシンクロナスデータ領域を含み、前記第１のメモリアクセス制御回路が、第１のメモリのアイソクロナスデータ領域に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを含むアイソクロナスパケットを、第１のバス側に転送し、第１のメモリのアシンクロナスデータ領域に書き込まれたアシンクロナスデータを読み出し、読み出されたアシンクロナスデータを含むアシンクロナスパケットを、第１のバス側に転送するようにしてもよい。
【００２１】
このようにすれば、第１のメモリを、アイソクロナスデータとアシンクロナスデータを仕分けするためのメモリとして機能させることができる。
【００２２】
また本発明では、前記第１のメモリの記憶領域が、第１のバス側から転送されるアイソクロナスデータを記憶するアイソクロナス受信データ領域と、第２のバス側から転送されるアイソクロナスデータを記憶するアイソクロナス送信データ領域を含み、前記第２のメモリの記憶領域が、第１のバス側から転送されるアイソクロナスデータを記憶するアイソクロナス受信データ領域と、第２のバス側から転送されるアイソクロナスデータを記憶するアイソクロナス送信データ領域を含み、前記第２のメモリアクセス制御回路が、第２のメモリのアイソクロナス送信データ領域に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第１のメモリのアイソクロナス送信データ領域に書き込み、前記第１のメモリアクセス制御回路が、第１のメモリのアイソクロナス送信データ領域に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを含むアイソクロナスパケットを、第１のバス側に転送するようにしてもよい。
【００２３】
このようにすれば、アイソクロナスデータの送受信を独立に行うことなどが可能になる。
【００２４】
また本発明では、前記第２のメモリが、連続したアドレスのデータを所与のクロックに同期して入出力できる同期型メモリであってもよい。
【００２５】
第２のメモリとしてこのような同期型メモリを用いれば、バーストデータとして転送されるアイソクロナスデータの効率良い転送が可能になる。
【００２６】
また本発明では、前記第１のメモリが、データ転送制御装置の内部に設けられる内部メモリであり、前記第２のメモリが、データ転送制御装置の外部に設けられる外部メモリであってもよい。
【００２７】
このようにすれば、データ転送制御装置の小規模化、低コスト化等を図ることが可能になる。
【００２８】
また本発明は、上記のいずれかのデータ転送制御装置と、第２のバスに接続され、第２のバスを介して転送されるデータを記憶する記憶媒体とを含む電子機器に関係する。
【００２９】
また本発明は、バスを介したデータ転送のためのデータ転送制御方法であって、第１のバス側から転送されるパケットを第１のメモリに書き込み、第１のメモリに書き込まれたパケットのうちアイソクロナスパケットが含むアイソクロナスデータを第１のメモリから読み出し、読み出されたアイソクロナスデータを第１のメモリよりも大容量の第２のメモリに書き込み、第２のメモリに書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第２のバス側に転送するデータ転送制御方法に関係する。
【００３０】
また本発明は、バスを介したデータ転送のためのデータ転送制御方法であって、第２のバス側から転送されるアイソクロナスデータを、第１のメモリよりも大容量の第２のメモリに書き込み、第２のメモリに書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第１のメモリに書き込み、第１のメモリに書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを含むアイソクロナスパケットを、第１のバス側に転送するデータ転送制御方法に関係する。
【００３１】
【発明の実施の形態】
以下、本発明の実施形態について詳細に説明する。
【００３２】
なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３３】
１．電子機器
図１（Ａ）に、本実施形態のデータ転送制御装置３０を含む電子機器（デジタル記録・再生装置）のブロック図の例を示し、図１（Ｂ）にその外観図の例を示す。
【００３４】
この電子機器１６は、ＨＤＤ１０（Hard Disk Drive）、データ転送制御装置３０を含む。また、ユーザが電子機器を操作するための操作部１２を含む。また、ユーザに各種の情報を表示するディスプレイ部１４（ＬＣＤ）を含む。
【００３５】
ユーザは、操作部１２を操作することで、再生モード（通常再生、特殊再生）の指定などを行うことができる。また、ディスプレイ部１４に表示される情報を見ることで、現在の再生モードなどを確認できる。
【００３６】
この電子機器１６は、ＩＥＥＥ１３９４バス又はＵＳＢ２．０などの第１のバスＢＵＳ１を介してデジタルチューナ２０（或いはデジタルビデオカメラ）に接続されている。そして、デジタルチューナ２０はＭＰＥＧ（Moving Picture Experts Group）デコーダ２１（広義にはデコーダ）を含み、このＭＰＥＧデコーダ２１は、アンテナ２６等により受信されたＭＰＥＧストリームをデコードする。そして、デコードデータに基づいて、テレビ２４（ディスプレイ部）が映像が表示したり、音声を出力する。また、ユーザは、操作部２２（リモコン等）を用いて、チャンネル（放送局）の選択、再生モード（通常再生、特殊再生）の指定などを行うことができる。
【００３７】
ＡＶ（Audio Visual）用のＨＤＤ１０（広義には記憶媒体）へのＭＰＥＧストリームの記録時においては、アンテナ２６で受信されたＭＰＥＧストリーム（ＴＳパケット）が、ＢＵＳ１（ＩＥＥＥ１３９４、ＵＳＢ２．０）、データ転送制御装置３０を介してＨＤＤ１０に書き込まれる。
【００３８】
一方、ＨＤＤ１０のＭＰＥＧストリームの再生時においては、ＩＤＥ（Integrated Device Electronics）などの第２のバスＢＵＳ２を介してＨＤＤ１０からＭＰＥＧストリーム（ＴＳパケット、アイソクロナスデータ）が読み出される。そして、読み出されたＭＰＥＧストリームが、データ転送制御装置３０、ＢＵＳ１を介してデジタルチューナ２０に転送され、デジタルチューナ２０のＭＰＥＧデコーダ２１がデコードする。これにより、テレビ２４に映像が映し出される。
【００３９】
なお、本実施形態が適用される電子機器は図１（Ａ）、（Ｂ）に示す電子機器に限定されない。例えば、ビデオテープレコーダ（ＨＤＤ内蔵）、光ディスク（ＤＶＤ）レコーダ、デジタルビデオカメラ、パーソナルコンピュータ或いは携帯型情報端末などの種々の電子機器に適用できる。
【００４０】
２．アイソクロナス転送
ＩＥＥＥ１３９４では、パケットの転送方式として、信頼性が要求されるデータの転送に好適なアシンクロナス（asynchronous）転送と、リアルタイム性が要求される動画像や音声などのデータの転送に好適なアイソクロナス（isochronous）転送が用意されている。アシンクロナス（非同期）転送は、データの転送レートは保証しないがデータの確実性を保証する転送方式である。一方、アイソクロナス転送は、データの確実性は保証しないが、転送レートや転送の等時性を保証する転送方式である。このアイソクロナス転送は、ＵＳＢ（Universal Serial
Bus）においてもサポートされている。
【００４１】
図２（Ａ）に、ＩＥＥＥ１３９４でのデータ転送時のバスの様子を模式的に示す。
【００４２】
アイソクロナス転送は、サイクルマスタが一定周期毎にサイクル・スタートパケットを発生することで開始する。これにより、１つのチャネル当たり、１２５μｓ毎（アイソクロナス転送サイクル毎）に少なくとも１つのアイソクロナス（ＩＳＯ）パケットを転送できるようになる。この結果、動画像や音声などのリアルタイム性が要求されるデータの転送が可能になる。
【００４３】
一方、アシンクロナス転送はアイソクロナス転送の合間に行われる。即ち、ＩＥＥＥ１３９４では、アイソクロナス転送の方がアシンクロナス転送よりも優先順位が高くなっており、アイソクロナス転送終了後の余りの期間を利用して、アシンクロナス（ＡＳＹ）パケットが転送される。
【００４４】
図２（Ｂ）に、ＭＰＥＧストリームをＩＥＥＥ１３９４バスで転送する場合のアイソクロナス転送パケットのフォーマット例を示す。
【００４５】
図２（Ｂ）において、ＩＳＯヘッダがＩＥＥＥ１３９４形式のパケットのヘッダに相当し、ＣＩＰ（common isochronous packet）ヘッダ、ＳＰ（source packet）ヘッダ及びＴＳ(Transport Stream)パケットが、ＩＥＥＥ１３９４形式のパケットのデータ（ペイロード）に相当する。
【００４６】
これらのＳＰヘッダやＣＩＰヘッダのフォーマット例を図２（Ｃ）、（Ｄ）に示す。これらのＳＰヘッダやＣＩＰヘッダは、ＩＥＥＥ１３９４バス上でＭＰＥＧストリームを転送するためのプロトコルを定めたＩＥＣ６１８８３規格により定義されている。例えばＳＰヘッダは、タイムスタンプ情報（アイソクロナス転送のサイクルカウント、アイソクロナス転送サイクル中でのオフセット値）を含む。またＣＩＰヘッダは、転送されるデータがＭＰＥＧデータであることを宣言したり、ＭＰＥＧのＴＳパケットの分割方法を指定するものであり、ソースノードＩＤ、データブロックサイズ、フォーマットＩＤなどを含む。
【００４７】
なお、ＩＥＥＥ１３９４バスの接続先の電子機器がデジタルチューナではなくデジタルビデオカメラなどである場合には、ＳＰヘッダは不要となる。この場合には、ＣＩＰヘッダにタイムスタンプ情報を含ませる。
【００４８】
３．データ転送制御装置の構成
図３に、本実施形態のデータ転送制御装置（図１の符号３０）の構成例を示す。なお、本実施形態のデータ転送制御装置は、図３の全ての回路、ユニット（部）を含む必要はなく、その一部を省略する構成にしてもよい。
【００４９】
図３のデータ転送制御装置は、１３９４インターフェース３１（広義には第１のバスインターフェース）を含む。この１３９４インターフェース３１は、データ転送制御装置とＩＥＥＥ１３９４（第１のバスＢＵＳ１）に接続される他の電子機器（デジタルチューナ等）との間のインターフェースを実現する。そして、ＩＥＥＥ１３９４プロトコルの物理層、リンク層を実現する物理層（ＰＨＹ）回路３２、リンク層回路３３を含む。
【００５０】
データ転送制御装置は、ＩＤＥインターフェース３４（広義には第２のバスインターフェース、記憶媒体用インターフェース）を含む。ＩＤＥインターフェース３４は、データ転送制御装置とハードディスクドライブＨＤＤ１０（広義には記憶媒体）との間のインターフェースを実現する回路である。
【００５１】
ＡＶ用のＨＤＤ１０においては、パーソナルコンピュータ用として広く使用されているＩＤＥ（ＡＴＡ）のインターフェースを持つ安価なＨＤＤを用いられる。一方、デジタルチューナ（ＢＳチューナ、ＣＳチューナ）などの電子機器においては、デジタルデータ（デジタルビデオデータ、デジタルオーディオデータ）のインターフェースとしてＩＥＥＥ１３９４が広く用いられている。
【００５２】
図３のように１３９４インターフェース３１とＩＤＥインターフェース３４を設ければ、ＩＥＥＥ１３９４（広義には第１のバス規格）とＩＤＥ（広義には第２のバス規格）の変換ブリッジ機能をデータ転送制御装置に実現させることが可能になる。
【００５３】
データ転送制御装置は、ＳＲＡＭ（Static Random Access Memory）４０とのインターフェースを実現するＳＲＡＭインターフェース４２を含む。また、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）５０とのインターフェースを実現するＳＤＲＡＭインターフェース５２を含む。
【００５４】
ここでＳＲＡＭ４０（広義には第１のメモリ、パケットメモリ、パケットバッファ）は、ＳＤＲＡＭ５０（第２のメモリ）に比べて小容量なメモリである。また、ランダムアクセスを高速に行うことができるメモリである。
【００５５】
このＳＲＡＭ４０は、第１のバスＢＵＳ１（ＩＥＥＥ１３９４等）を介して受信したパケット（ＩＳＯパケット、ＴＳパケット）を一時的に記憶する機能を有する。また、記憶媒体ＨＤＤ１０から第２のバスＢＵＳ２を介して読み出されたパケット（ＴＳパケット）を、ＢＵＳ１を介して転送するために、一時的に記憶する機能も有する。
【００５６】
そして、ＳＲＡＭ４０は、ＤＭＡＣ１（Direct Memory Access Controller）、ＤＭＡＣ２、処理部６０（ＣＰＵ、ＭＰＵ又はシステムコントローラ等）等により、ランダムアクセス可能なメモリになっている。この場合には、ＳＲＡＭインターフェース４２が調停回路として機能する。即ちＳＲＡＭインターフェース４２は、ＤＭＡＣ１からのアクセス（ＢＵＳ１側からのアクセス）、処理部６０からのアクセス、ＤＭＡＣ２からのアクセス（ＢＵＳ２側からのアクセス）の調停を行う。そして、調停結果に基づいて、ＤＭＡＣ１、ＤＭＡＣ２、処理部６０のいずれかと、ＳＲＡＭ４０との間に、データ経路を確立する。
【００５７】
なお、ＳＲＡＭ４０は、データ転送制御装置の内部に設けることが望ましいが、データ転送制御装置の外部に設けることも可能である。
【００５８】
また、ＳＲＡＭ４０の記憶領域を、ヘッダ領域（制御情報の領域）とデータ領域に分離したり、送信領域と受信領域に分離してもよい。また、アシンクロナス（Asynchronous）領域とアイソクロナス（Isochronous）領域に分離してもよい。
【００５９】
一方、ＳＤＲＡＭ５０（広義には第２のメモリ、キャッシュメモリ、同期型メモリ）は、ＳＲＡＭ４０に比べて大容量のメモリである。また、ランダムアクセス（或いはＳＲＡＭ４０）に比べてシーケンシャルアクセス（連続したアドレスへのアクセス）を高速に行うことができるメモリである。また、連続したアドレスのデータ（バーストデータ）をクロックに同期して入出力できるメモリである。このＳＤＲＡＭ５０はアイソクロナスデータのキャッシュメモリとして機能する。
【００６０】
なお、ＳＤＲＡＭ５０は、データ転送制御装置の外部に設けることが望ましいが、データ転送制御装置の内部に設けることも可能である。また、通常のＳＤＲＡＭの代わりに、例えばＤＤＲ型ＳＤＲＡＭ、ラムバス（Rambus)社のＲＤＲＡＭなどの高速な同期型メモリを採用してもよい。
【００６１】
また、ＳＤＲＡＭ５０の記憶領域を、送信領域と受信領域に分離したり、アシンクロナス領域とアイソクロナス領域に分離してもよい。
【００６２】
データ転送制御装置はＤＭＡＣ１（広義には第１のメモリアクセス制御回路）を含む。このＤＭＡＣ１は、第１のバスＢＵＳ１側（１３９４インターフェース３１）からのパケット（データ、ヘッダ）をＳＲＡＭ４０に書き込むための処理を行う。また、ＳＲＡＭ４０に書き込まれたデータ（アイソクロナスデータ）を読み出し、そのデータとヘッダとで組み立てられるパケット（アイソクロナスパケット）をＢＵＳ１側に転送するための処理を行う。
【００６３】
より具体的にはＤＭＡＣ１は、ＳＲＡＭ４０への書き込み時には、書き込み要求や書き込みアドレスを発生する。一方、ＳＲＡＭ４０からの読み出し時には、読み出し要求や読み出しアドレスを発生する。これにより、ＳＲＡＭ４０、１３９４インターフェース３１（ＢＵＳ１）間で、処理部６０が介在しないＤＭＡ転送を実現する。
【００６４】
データ転送制御装置はＤＭＡＣ２（広義には第２のメモリアクセス制御回路）を含む。このＤＭＡＣ２は、ＳＲＡＭ４０に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを、ＳＲＡＭ４０よりも大容量のＳＤＲＡＭ５０に書き込むための処理を行う。また、ＳＤＲＡＭ５０に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータをＳＲＡＭ４０に書き込むための処理を行う。
【００６５】
より具体的にはＤＭＡＣ２は、ＳＲＡＭ４０やＳＤＲＡＭ５０からの読み出し時には、読み出し要求や読み出しアドレスを発生する。一方、ＳＲＡＭ４０やＳＤＲＡＭ５０への書き込み時には、書き込み要求や書き込みアドレスを発生する。これにより、ＳＲＡＭ４０、ＳＤＲＡＭ５０間で、処理部６０が介在しないＤＭＡ転送を実現する。
【００６６】
データ転送制御装置はＤＭＡＣ３（広義には第３のメモリアクセス制御回路）を含む。このＤＭＡＣ３は、ＳＤＲＡＭ５０に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを、ＢＵＳ２側（ＩＤＥインターフェース３４）に転送するための処理を行う。また、ＢＵＳ２側から転送されるアイソクロナスデータを、ＳＤＲＡＭ５０に書き込むための処理を行う。
【００６７】
より具体的にはＤＭＡＣ３は、ＳＤＲＡＭ５０からの読み出し時には、読み出し要求や読み出しアドレスを発生する。一方、ＳＤＲＡＭ５０への書き込み時には、書き込み要求や書き込みアドレスを発生する。これにより、ＳＤＲＡＭ５０、ＢＵＳ２（ＩＤＥインターフェース３４）間で、処理部６０が介在しないＤＭＡ転送を実現する。
【００６８】
ＤＭＡＣ１は、第１（１３９４側）の暗号化・復号化回路ＥＮＣ・ＤＥＣ１を含む。このＥＮＣ・ＤＥＣ１は、ＳＲＡＭ４０から読み出されたデータ（アイソクロナスデータ）を第１の暗号化処理により暗号化し、ＢＵＳ１側に転送するための処理を行う。また、ＢＵＳ１側から転送される暗号化データ（暗号化アイソクロナスデータ）を第１の復号化処理により復号化し、ＳＲＡＭ４０に書き込むための処理を行う。
【００６９】
この場合に、第１の暗号化処理（復号化処理）としては、例えば、ＩＥＥＥ１３９４の暗号化規格であるＤＴＣＰ（Digital Transmission Content Protection）などを採用できる。
【００７０】
ここで、ＤＴＣＰ（５Ｃ ＤＴＣＰ）は、ＩＥＥＥ１３９４により接続された電子機器（デバイス）間で、暗号化データを送受信するための規格である。このＤＴＣＰでは、保護されるべき暗号化データを電子機器間で送受信する前に、データ保護機構を受信側の電子機器が備えているか否かを確認する認証処理を行う。そして、保護機構を備えている事が認証処理により確認されると、暗号を解くための鍵を電子機器間で交換する。そして、送信側の電子機器は暗号化データを送信し、受信側の電子機器は受信した暗号化データを復号化する。
【００７１】
このようにすることで、ＤＴＣＰに準拠した電子機器間でのみ保護データの送受信を行えるようになる。これにより、保護機構を有しない電子機器や、データを改変してしまうような電子機器から、データのコンテンツを保護できる。
【００７２】
また、このＤＴＣＰでは、コンテンツ提供者が設定したコピー制御情報が電子機器間でやり取りされる。これにより、「コピー禁止」、「１回だけコピー可能」、「コピー・フリー」などのコピー制御が可能になる。また、コンテンツと共に改訂情報（System Renewability Messages）が配布される。これにより、不正な電子機器へのデータ転送を禁止したり制限することが可能になり、不正コピーを将来に渡り禁止できる。また、このＤＴＣＰは、ＩＥＥＥ１３９４のみならずＵＳＢの暗号化規格としても採用されることが期待されている。
【００７３】
なお、ＤＴＣＰの暗号化処理・復号化処理についてはＤＴＬＡ（Digital Transmission Licensing Administrator）社のホームページで詳しく説明されている。
【００７４】
ＤＭＡＣ２は、第２（ＩＤＥ側）の暗号化・復号化回路ＥＮＣ・ＤＥＣ２を含む。このＥＮＣ・ＤＥＣ２は、ＳＲＡＭ４０から読み出されたデータ（アイソクロナスデータ、ＢＵＳ１側から転送されるデータ）を第２の暗号化処理により暗号化し、ＳＤＲＡＭ５０に書き込むための処理を行う。また、ＳＤＲＡＭから読み出された暗号化データ（暗号化アイソクロナスデータ）を、第２の復号化処理により復号化し、ＳＲＡＭ４０に書き込むための処理（ＢＵＳ１側に転送するための処理）を行う。
【００７５】
この場合に、第２の暗号化処理（復号化処理）としては、例えば、共通鍵暗号化方式の１つであるＤＥＳ（Data Encryption Standard）などを採用できる。
【００７６】
共通鍵暗号化方式は、金融業界等の分野で広く使用されている暗号化方式である。この共通鍵暗号化方式は、暗号化と復号化において同一の鍵を用いる。共通鍵暗号化方式の中でもＤＥＳは最も広く利用されている暗号化方式である。
【００７７】
このＤＥＳでは、１ブロックが６４ビットのデータに対して、非線形変換（ｓｂｏｘ）、転置処理等が１６段分繰り返される。各段の処理では、４８ビットのサブ鍵が用いられ、このサブ鍵は６４ビットの共通鍵から生成される。
【００７８】
ＤＥＳには、ＳＤＥＳ（Single DES）とＴＤＥＳ（Triple DES）がある。ＴＤＥＳは、ＳＤＥＳのアルゴリズムを３回繰り返す暗号化方式である。このＴＤＥＳでは、ＳＤＥＳのアルゴリズムを流用することができ、かつ暗号鍵の鍵長を拡張するのと同様の効果を得ることができるため、比較的容易に暗号強度を高めることができる。
【００７９】
なお、本実施形態のデータ転送制御装置では、ＤＥＳ（Single DES、Triple DES）以外にも、ＤＥＳの後継の共通鍵暗号化方式であるＡＥＳ（Advanced Encryption Standard）などを採用してもよい。
【００８０】
データ転送制御装置は処理部６０を含む。この処理部６０は、装置内の各回路や各ユニット（部）の制御や装置の全体制御を行う。この処理部６０の機能は、ＣＰＵ或いはシステムコントローラ（ＡＳＩＣ）などのハードウェアや、ファームウェア（プログラム）により実現される。なお、処理部６０をデータ転送制御装置の外部に設けるようにしてもよい。
【００８１】
データ転送制御装置はメモリポインタ管理回路７０を含む。このメモリポインタ管理回路７０は、ＳＲＡＭ４０（或いはＳＤＲＡＭ５０）の読み出しポインタや書き込みポインタ（メモリのアドレスを指すポインタ）を管理する回路である。ＤＭＡＣ１、ＤＭＡＣ２は、メモリポインタ管理回路７０により管理（制御）されるポインタを用いてメモリアドレスを発生し、ＤＭＡ転送を実現する。
【００８２】
メモリポインタ管理回路７０が含む自動ＤＭＡ判定回路７２（広義には自動メモリアクセス判定回路）は、ＳＲＡＭ４０の受信データ量が所与の転送単位（転送データ量）を越えたか否かを判定する回路である。この自動ＤＭＡ判定回路７２は、受信データ量が所与の転送単位（例えばＮバイト）を越えた場合に自動ＤＭＡ（メモリアクセス）開始信号をアクティブにする。これにより、ＤＭＡＣ２は、ＳＲＡＭ４０の受信データ領域から、上記の転送単位のデータ（アイソクロナスデータ）を読み出し、ＳＤＲＡＭ５０（ＢＵＳ２）側に転送することになる。また、ＥＮＣ・ＤＥＣ２も、上記の転送単位でデータの暗号化を行うことになる。
【００８３】
データ転送制御装置は転送数予約レジスタＴＮＲＥＧを含む。この転送数予約レジスタＴＮＲＥＧは、アイソクロナスデータを含むアイソクロナスパケット（広義にはパケット）の転送数を処理部６０が予約するためのレジスタである。
【００８４】
即ち、ＤＭＡＣ１は、ＳＲＡＭ４０からアイソクロナスパケット（アイソクロナスデータ、アイソクロナスヘッダ）を読み出す。そして、読み出されたアイソクロナスパケットを、ＴＮＲＥＧに予約された転送数が零になるまで、アイソクロナス転送サイクル（１２５μs）毎にＢＵＳ１側に自動転送（処理部６０が介在しない転送）するための処理を行うことになる。
【００８５】
なお、ＴＮＲＥＧに予約された転送数が零になると、次のアイソクロナス転送サイクルでの自動転送は中断され、処理部６０に対して割り込みが発生する。
【００８６】
また、ＴＮＲＥＧは、ＳＲＡＭ４０のヘッダ領域の第Ｋ（例えばＫ＝０）のページ領域用の転送数予約レジスタＴＮＲＥＧＫと、ヘッダ領域の第Ｌ（例えばＬ＝１）のページ領域用の転送数予約レジスタＴＮＲＥＧＬを含む。
【００８７】
そして、ＤＭＡＣ１は、第Ｋのページ領域に書き込むべきアイソクロナスヘッダを処理部６０が用意している際に、第Ｌのページ領域に書き込まれているアイソクロナスヘッダと、データ領域に書き込まれているアイソクロナスデータとを、ＳＲＡＭ４０から読み出す。そして、読み出されたアイソクロナスヘッダとアイソクロナスデータとにより構成されるアイソクロナスパケットを、ＴＮＲＥＧＬの予約転送数が零になるまで、ＢＵＳ１側に自動転送する。
【００８８】
また、ＤＭＡＣ１は、第Ｌのページ領域に書き込むべきアイソクロナスヘッダを処理部６０が用意している際に、第Ｋのページ領域に書き込まれているアイソクロナスヘッダと、データ領域に書き込まれているアイソクロナスデータとを、ＳＲＡＭ４０から読み出す。そして、読み出されたアイソクロナスヘッダとアイソクロナスデータとにより構成されるアイソクロナスパケットを、ＴＮＲＥＧＫの予約転送数が零になるまで、ＢＵＳ１側に自動転送する。
【００８９】
図４に、本実施形態の比較例となるデータ転送制御装置を示す。
【００９０】
図３と図４の構成の主な相違点は、図４では、ＳＲＡＭ、ＳＤＲＡＭ間のＤＭＡ転送を実現するＤＭＡＣ２や、ＳＤＲＡＭ５０や、ＳＤＲＡＭインターフェース５２や、転送数予約レジスタＴＮＲＥＧや、自動ＤＭＡ判定回路７２等が設けられていない点である。
【００９１】
図４の比較例の構成は、パーソナルコンピュータのファイルデータの転送には適している。しかしながら、ＡＶデータの高速転送には、図３の本実施形態の構成の方が適している。
【００９２】
即ち、ＩＥＥＥ１３９４では、ＡＶデータはアイソクロナス方式で転送される。この場合、アイソクロナス転送では、一定以上の転送レートで間断なくアイソクロナスパケットが転送される。一方、ＨＤＤ５１０のデータの読み出し・書き込みには、一定時間のアクセスタイム（ヘッドのシークタイム）が必要になる。従って、図４のように小容量のＳＲＡＭ５４０だけを設ける構成では、間断なく転送されるアイソクロナスパケットを、余裕を持ってバッファリングすることができない。即ち、ＨＤＤ５１０への書き込み処理がヘッドのシークが原因で遅れると、アイソクロナスパケットを受信できなくなる。また、ＨＤＤ５１０からの読み出し処理が遅れると、アイソクロナスパケットを送信できなくなる。
【００９３】
これに対して図３の本実施形態の構成では、キャッシュメモリとして機能するＳＤＲＡＭ５０を用いて、アイソクロナスデータのバッファリングが行われる。従って、ＨＤＤ１０の書き込み処理や読み出し処理が遅れても、間断なく転送されるアイソクロナスデータを、余裕を持ってバッファリングでき、データの連続性を保証できるようになる。即ち、容易に入手可能で安価なＳＤＲＡＭ５０を用いてアイソクロナスデータのキャッシュを行い、データ転送レートを保証することで、ＡＶデータの再生能力を向上させることができる。
【００９４】
特に、アイソクロナス転送では、一定量のデータが連続して転送される。即ち画像データや音声データは、ある程度の量の連続したデータが固まりとなって転送される。従って、図３のように、高速なシーケンシャルアクセス（連続したアドレスへのアクセス）が可能なＳＤＲＡＭ５０をアイソクロナスデータのキャッシュメモリとして用いれば、アイソクロナスデータの効率的なバッファリングを実現できる。
【００９５】
一方、ＳＲＡＭ４０ではデータの仕分け処理などが行われる。そして、処理部６０は、ＳＲＡＭ４０の所望のアドレスにランダムにアクセスし、転送すべきパケットのヘッダを書き込んだりパケットを解析するパケット処理を行う。従って、ＳＤＲＡＭ５０に比べてランダムアクセスを高速に行うことができるＳＲＡＭ４０を、仕分け処理用・パケット処理用のメモリとして用いれば、効率的な仕分け処理・パケット処理を実現できる。
【００９６】
このように図３の本実施形態では、データの仕分け処理やパケット処理用のメモリとしてＳＲＡＭ４０を用い、アイソクロナスデータのキャッシュメモリとしてＳＤＲＡＭ５０を用いるというように、これまでにないメモリの使い分けを行っている。これにより、図４の構成では実現できない効率的なデータ転送処理を実現できる。
【００９７】
４．データ転送制御方法
次に本実施形態のデータ転送制御方法について図５（Ａ）、（Ｂ）、図６（Ａ）、（Ｂ）を用いて説明する。
【００９８】
図５（Ａ）に示すように本実施形態では、ＳＲＡＭ（第１のメモリ）の記憶領域を、アイソクロナスデータを記憶する領域と、それ以外の領域に分離している。
【００９９】
そして図５（Ａ）に示すように受信時においては、ＤＭＡＣ１が、ＢＵＳ１側から転送されるパケットのうちアイソクロナスパケットを選別し、アイソクロナスパケットが含むアイソクロナスデータを、ＳＲＡＭ４０のアイソクロナスデータ領域に書き込む。この際に、第１の暗号化・復号化回路ＥＮＣ・ＤＥＣ１が、ＤＴＣＰ等により暗号化されたデータを復号化する。そして、復号化されたデータをＳＲＡＭ４０のアイソクロナスデータ領域に書き込む。
【０１００】
次にＤＭＡＣ２が、ＳＲＡＭ４０のアイソクロナスデータ領域からアイソクロナスデータを読み出し、ＳＤＲＡＭ５０（第２のメモリ）に書き込む。この際に、第２の暗号化・復号化回路ＥＮＣ・ＤＥＣ２が、ＳＲＡＭ４０から読み出されたアイソクロナスデータをＤＥＳ等により暗号化する。そして、暗号化されたデータをＳＤＲＡＭ５０に書き込む。
【０１０１】
このような暗号化処理を行うことで、ＳＤＲＡＭ５０に書き込まれたアイソクロナスデータ（デジタル・コンテンツ）の機密性を維持でき、著作権保護を実現できる。
【０１０２】
次にＤＭＡＣ３が、暗号化されたアイソクロナスデータをＳＤＲＡＭ５０から読み出し、ＢＵＳ２側に転送する。これによりＤＥＳにより暗号化されたアイソクロナスデータ（ＴＳパケット）が、ＨＤＤ１０に記録されるようになる。
【０１０３】
なお図５（Ｂ）に示すように、ＳＲＡＭ４０の記憶領域を、アイソクロナスデータ領域とアシンクロナスデータ領域に分離することが望ましい。
【０１０４】
この場合にはＤＭＡＣ１が、ＢＵＳ１側から転送されるパケットを選別し、アイソクロナスデータをアイソクロナスデータ領域に書き込み、アシンクロナスデータをアシンクロナスデータ領域に書き込む。そしてＤＭＡＣ２が、アイソクロナスデータ領域に書き込まれているアイソクロナスデータだけをＳＲＡＭ４０から読み出し、ＳＤＲＡＭ５０に書き込む。
【０１０５】
また図５（Ｃ）に示すように、ＳＲＡＭ４０の記憶領域を、アイソクロナス送信データ領域とアイソクロナス受信データ領域とアシンクロナス送信データ領域とアシンクロナス受信データ領域に分離してもよい。また、ＳＤＲＡＭ５０の記憶領域を、アイソクロナス送信データ領域とアイソクロナス受信データ領域に分離してもよい。
【０１０６】
この場合にはＤＭＡＣ１が、アイソクロナスデータをアイソクロナス受信データ領域に書き込み、アシンクロナスデータをアシンクロナス受信データ領域に書き込む。次にＤＭＡＣ２が、アイソクロナスデータをＳＲＡＭ４０から読み出し、ＳＤＲＡＭ５０のアイソクロナス受信データ領域に書き込む。そして、ＤＭＡＣ３が、アイソクロナスデータをＳＤＲＡＭ５０のアイソクロナス受信データ領域から読み出し、ＢＵＳ２側に転送する。
【０１０７】
送信時においては図６（Ａ）に示すように、ＤＭＡＣ３が、ＢＵＳ２側（ＨＤＤ１０）からのアイソクロナスデータ（ＴＳパケット）をＳＤＲＡＭ５０に書き込む。
【０１０８】
次に、ＤＭＡＣ２が、ＳＤＲＡＭ５０からアイソクロナスデータを読み出し、ＳＲＡＭ４０のアイソクロナスデータ領域に書き込む。この際に、第２の暗号化・復号化回路ＥＮＣ・ＤＥＣ２が、ＤＥＳにより暗号化されたデータを復号化する。そして、復号化されたデータをＳＲＡＭ４０のアイソクロナスデータ領域に書き込む。
【０１０９】
次にＤＭＡＣ１が、ＳＲＡＭ４０のアイソクロナスデータ領域からアイソクロナスデータを読み出し、ＢＵＳ１側に転送する。この際に、第１の暗号化・復号化回路ＥＮＣ・ＤＥＣ１が、ＳＲＡＭ４０から読み出されたアイソクロナスデータをＤＴＣＰ等により暗号化する。そして、暗号化されたデータをＢＵＳ１を介して転送する。
【０１１０】
このようなＤＴＣＰの暗号化を行うことで、ＩＥＥＥ１３９４上でのアイソクロナスデータ（デジタル・コンテンツ）の機密性を維持でき、著作権保護を実現できる。
【０１１１】
なお、ＳＲＡＭ４０の記憶領域をアイソクロナスデータ領域とアシンクロナスデータ領域に分離する場合には、図６（Ｂ）に示すようにデータ転送を行えばよい。また、ＳＲＡＭ４０とＳＤＲＡＭ５０の記憶領域を、送信データ領域と受信データ領域に分離する場合には、図６（Ｃ）に示すようにデータ転送を行えばよい。
【０１１２】
さて、ＡＶデータを転送する場合に、アイソクロナスデータ領域とアシンクロナスデータ領域を分離しないと、ＡＶデータ（ＡＶストリーム）とＡＶコマンド（ＡＶ／Ｃプロトコルのコマンド）の仕分けが困難になる。
【０１１３】
本実施形態では図５（Ｂ）、図６（Ｂ）に示すように、ＳＲＡＭ４０の記憶領域をアイソクロナスデータ領域とアシンクロナスデータ領域に分離しているため、ＡＶデータとＡＶコマンドの仕分けが容易になる。これにより、ＢＵＳ１（ＩＥＥＥ１３９４）側から受信したＡＶデータだけを、ＢＵＳ２（ＩＤＥ）側に自動転送することが可能になり、処理部６０に負担をかけない効率的なＡＶデータの転送を実現できる。
【０１１４】
また本実施形態では図５（Ｃ）、図６（Ｃ）に示すように、ＳＲＡＭ４０やＳＤＲＡＭ５０の記憶領域を、送信データ領域と受信データ領域に分離している。これにより、アイソクロナスデータの送信と受信を独立に行うことができる。従って、アイソクロナスデータの送信と受信の転送レートを同時に保証できるようになる。この結果、画像データをＨＤＤ１０に録画しながら、他の画像データをＨＤＤ１０から読み出して再生するタイムシフト再生が容易になる。
【０１１５】
なお、アシンクロナスデータをＨＤＤ１０に記録する場合には、図７に示すようにデータ転送を行えばよい。即ち、ＳＤＲＡＭ５０のデータ転送経路をバイパスして、ＤＭＡＣ２、ＤＭＡＣ３間で直接にアシンクロナスデータを転送する。
【０１１６】
この場合に、アイソクロナスデータはＳＤＲＡＭ５０に蓄積されたままとなり、アシンクロナスデータの転送が終了するのを待つことになる。そして、アシンクロナスデータの転送が終了すると、データ転送制御装置を外部のＳＤＲＡＭ５０に再接続する。そして、ＳＤＲＡＭ５０に蓄積されたアイソクロナスデータを図５（Ａ）〜図６（Ｃ）で説明した手法で転送し、転送を再開すればよい。
【０１１７】
一般的に、パーソナルコンピュータ（ＰＣ）のファイルシステムとしてＨＤＤ１０を使用する場合には、アシンクロナス転送が用いられる。一方、ＡＶデータをＨＤＤ１０に記録する場合にはアイソクロナス転送が用いられる。
【０１１８】
本実施形態のように、ＳＲＡＭ４０の記憶領域をアイソクロナスデータ領域とアシンクロナスデータ領域に分離すると共に、アシンクロナス転送時にＳＤＲＡＭ５０をＤＭＡの転送経路から切り離すことで、ＡＶデータとＰＣのファイルデータの両方をＨＤＤ１０に記録できるようになる。即ち、アイソクロナスデータであるＡＶデータを転送する場合には、図５（Ａ）〜図６（Ｃ）に示す手法でアイソクロナスデータ領域を介してデータ転送を行えばよい。一方、アシンクロナスデータであるＰＣのファイルデータを転送する場合には、図７に示す手法でＳＤＲＡＭ５０をＤＭＡの転送経路から切り離し、アシンクロナスデータ領域を介してデータを転送すればよい。
【０１１９】
このようにすることで、あたかもＡＶ用のＨＤＤとＰＣ用のＨＤＤの両方が接続されているかのように見える使用形態を、ユーザに提供できる。
【０１２０】
図８（Ａ）、（Ｂ）に、ＳＲＡＭ４０、ＳＤＲＡＭ５０のメモリマップの詳細例を示す。
【０１２１】
図８（Ａ）では、ＳＲＡＭ４０の記憶領域が、ヘッダ領域と、アシンクロナス送信データ領域と、アシンクロナス受信データ領域と、アイソクロナス送信データ領域と、アイソクロナス受信データ領域に分離されている。また図８（Ｂ）では、ＳＤＲＡＭ５０の記憶領域が、アイソクロナス送信データ領域と、アイソクロナス受信データ領域に分離されている。なお、ＳＲＡＭ４０、ＳＤＲＡＭ５０の記憶領域として、図８（Ａ）、（Ｂ）に示したもの以外の領域を設けてもよい。
【０１２２】
さて、図８（Ａ）では、アシンクロナス送信データ領域の読み出し用ポインタとしてＡＴＰ１（ＢＵＳ１側アシンクロナスＴｘポインタ）が用意され、書き込み用ポインタとしてＡＴＰ２（ＢＵＳ２側アシンクロナスＴｘポインタ）が用意される。
【０１２３】
また、アシンクロナス受信データ領域の書き込み用ポインタとしてＡＲＰ１（ＢＵＳ１側アシンクロナスＲｘポインタ）が用意され、読み出し用ポインタとしてＡＲＰ２（ＢＵＳ２側アシンクロナスＲｘポインタ）が用意される。
【０１２４】
また、アイソクロナス送信データ領域の読み出し用ポインタとしてＩＴＰ１（ＢＵＳ１側アイソクロナスＴｘポインタ）が用意され、書き込み用ポインタとしてＩＴＰ２（ＢＵＳ２側アイソクロナスＴｘポインタ）が用意される。
【０１２５】
また、アイソクロナス受信データ領域の書き込み用ポインタとしてＩＲＰ１（ＢＵＳ１側アイソクロナスＲｘポインタ）が用意され、読み出し用ポインタとしてＩＲＰ２（ＢＵＳ２側アイソクロナスＲｘポインタ）が用意される。
【０１２６】
これらのポインタは、図３のメモリポインタ管理回路７０により管理（設定、更新）される。そして、これらのポインタを用いることで、データの効率的な読み出し処理・書き込み処理を実現できる。
【０１２７】
なお、図８（Ａ）において、ＡＶ／Ｃプロトコルのコマンドは、送信時にはアシンクロナス送信データ領域に書き込まれ、受信時にはアシンクロナス受信データ領域に書き込まれる。このＡＶ／Ｃプロトコルのコマンドは、ＡＶ機器を制御（再生、停止等）したり、状況を問い合わせたりするために使用されるコマンドである。
【０１２８】
また、図８（Ａ）、（Ｂ）の各領域は、いわゆるリングバッファ構造になっている。即ち、これらの領域の一方の境界（スタートアドレス）から他方の境界（エンドアドレス）に向かって情報（データ、ヘッダ）が格納され、他方の境界に達した場合には一方の境界に戻って情報が格納されるようになっている。
【０１２９】
５．ＳＤＲＡＭの外部接続
本実施形態では図９（Ａ）、（Ｂ）に示すように、ＳＲＡＭ４０（第１のメモリ）についてはデータ転送制御装置３０（Integrated Circuit）の内部に設け、ＳＤＲＡＭ５０（第２のメモリ）についてはデータ転送制御装置３０（ＩＣ）の外部に設けている。そして、ＳＤＲＡＭ５０を、データ転送制御装置３０の外部端子に接続している。
【０１３０】
図９（Ａ）、（Ｂ）に示すような構成にすることで、ＳＤＲＡＭ５０をデータ転送制御装置３０のＩＣ内部に設ける必要がなくなり、ＩＣのチップ面積を小規模化できる。また、安価な汎用のＳＤＲＡＭ５０を使用できるようになり、電子機器の低コスト化を図れる。
【０１３１】
しかしながら、ＳＤＲＡＭ５０を外部に設けた場合に、アイソクロナスデータの機密が漏洩するおそれがある。
【０１３２】
そこで本実施形態では、データ転送制御装置３０の外部端子からは、ＤＥＳ等（第２の暗号化処理）で暗号化されたデータだけが入出力される構成にしている。
【０１３３】
具体的には、例えば受信時には図９（Ａ）に示すように、ＤＭＡＣ２が、ＳＲＡＭ４０（ＢＵＳ１側）からデータを読み出し、読み出されたデータをＥＮＣ・ＤＥＣ２がＤＥＳ（広義には第２の暗号化処理）により暗号化する。そして、ＤＭＡＣ２が、暗号化されたデータを、データ転送制御装置３０の外部端子（データ端子）を介してＳＤＲＡＭ５０に書き込む。
【０１３４】
次に、ＤＭＡＣ３が、ＳＤＲＡＭ５０に書き込まれた暗号化データを、データ転送制御装置３０の外部端子を介して読み出し、読み出された暗号化データを、ＨＤＤ１０（記憶媒体）などが接続されるＢＵＳ２側に転送する。
【０１３５】
一方、送信時には図９（Ｂ）に示すように、ＤＭＡＣ３が、ＤＥＳにより暗号化されたデータを、ＨＤＤ１０からＢＵＳ２を介して読み出す。そして、データ転送制御装置３０の外部端子を介してＳＤＲＡＭ５０に書き込む。
【０１３６】
そして、ＤＭＡＣ２が、ＳＤＲＡＭ５０に書き込まれた暗号化データを、データ転送制御装置３０の外部端子を介して読み出し、ＥＮＣ・ＤＥＣ２が、読み出された暗号化データをＤＥＳの復号化処理で復号化する。そして、ＤＡＭＣ２が、復号化されたデータを、ＳＲＡＭ４０に書き込む（ＢＵＳ１側に転送する）。
【０１３７】
なお、ＥＮＣ・ＤＥＣ１は、図９（Ａ）の受信時には、ＩＥＥＥ１３９４のＤＴＣＰ（広義には第１の暗号化処理）により暗号化されたデータを復号化する。そして、復号化されたデータをＤＭＡＣ１がＳＲＡＭ４０に書き込む。
【０１３８】
一方、図９（Ｂ）の送信時には、ＤＭＡＣ１がデータをＳＲＡＭ４０から読み出し、読み出されたデータをＥＮＣ・ＤＥＣ１がＤＴＣＰで暗号化する。そして、暗号化データをＤＭＡＣ１がＢＵＳ１側に転送する。
【０１３９】
以上のようにすることで、データ転送制御装置３０の外部端子（データ端子）では、暗号化されたデータだけが入出力されるようになる。これにより、データの機密性を維持でき、データのコンテンツの著作権保護を実現できる。
【０１４０】
また、ＳＤＲＡＭ５０にも暗号化されたデータだけが記憶されるようになり、データの機密性を更に高めることができる。
【０１４１】
また図９（Ａ）、（Ｂ）のようにＥＮＣ・ＤＥＣ１、ＥＮＣ・ＤＥＣ２を配置すれば、ＳＲＡＭ４０には、常に復号化されたデータだけが記憶されるようになる。これにより、処理部６０は、ＳＲＡＭ４０を用いたパケット処理（パケットの解析、パケットの準備）を行うことが可能になる。
【０１４２】
なお、データのコンテンツによっては、暗号化が不要な場合もある。例えばアナログデータとして配信されたコンテンツについては、著作権保護が及ばない場合があり、暗号化が不要となる。
【０１４３】
一方、ＥＮＣ・ＤＥＣ２により暗号化・復号化処理を行うと、その処理の分だけ転送速度が低下するおそれがある。
【０１４４】
そこで本実施形態では、暗号化・復号化処理をバイパスする経路を設けている。
【０１４５】
具体的には受信時には図９（Ａ）に示すように、ＤＭＡＣ２（第２のメモリアクセス制御回路）が、バイパス経路６２を用いて、暗号化が不要なデータに対するＤＥＳの暗号化処理（第２の暗号化処理）をバイパスする。そして例えば、ＳＲＡＭ４０から読み出されたデータ（ＢＵＳ１側からデータ）を、ＥＮＣ・ＤＥＣ２を介さずに直接にＳＤＲＡＭ５０に書き込む。
【０１４６】
一方、送信時には図９（Ｂ）に示すように、ＤＭＡＣ２が、バイパス経路６２を用いて、復号化が不要なデータに対するＤＥＳの復号化処理（第２の復号化処理）をバイパスする。そして例えば、ＳＤＲＡＭ５０から読み出されたデータを、ＥＮＣ・ＤＥＣ２を介さずに直接にＳＲＡＭ４０に書き込む（ＢＵＳ１側に転送する）。
【０１４７】
このようにすることで、著作権の保護が及ばないデータ（コンテンツ）に対して、無駄な暗号化処理や復号化処理を行わなくて済むようになる。この結果、データ転送の実効的な転送レートを向上できる。
【０１４８】
なお、データ転送制御装置３０の外部端子を介してＳＤＲＡＭ５０（外部メモリ）に暗号データを入出力する発明などにおいては、図１０（Ａ）、（Ｂ）に示すようにＳＲＡＭ４０（内部メモリ）を設けない構成にしてもよい。
【０１４９】
例えば受信時には図１０（Ａ）に示すように、ＢＵＳ１側（１３９４インターフェース３１）から転送されるデータを、ＤＭＡＣ２が含むＥＮＣ・ＤＥＣ２がＤＥＳ（第２の暗号化処理）により暗号化する。そして、暗号化されたデータをＤＭＡＣ２がＳＤＲＡＭ５０に書き込む。そして、ＤＭＡＣ３が、暗号化されたデータをＳＤＲＡＭ５０から読み出し、ＢＵＳ２側（ＩＤＥインターフェース３４）に転送する。
【０１５０】
また送信時には図１０（Ｂ）に示すように、ＢＵＳ２側（ＩＤＥインターフェース３４）から転送される暗号化データを、ＤＭＡＣ３がＳＤＲＡＭ５０に書き込む。そして、暗号化されたデータをＤＭＡＣ２がＳＤＲＡＭ５０から読み出し、読み出されたデータをＥＮＣ・ＤＥＣ２が復号化する。そして、ＤＭＡＣ２が、復号化されたデータをＢＵＳ１側（１３９４インターフェース３１）に転送する。
【０１５１】
なお、ＤＴＣＰの暗号化・復号化処理については、ＥＮＣ・ＤＥＣ２が行ってもよいし、１３９４インターフェース３１が行ってもよい。
【０１５２】
６．詳細な構成例
図１１、図１２に、ＤＭＡＣ２、ＳＤＲＡＭインターフェース５２、ＤＭＡＣ３等の詳細な構成及び接続の例を示す。
【０１５３】
また、図１３（Ａ）、（Ｂ）、（Ｃ）に、図１１、図１２で使用される各信号の意味を示す。なお、図１１において、ＩｄｅＲｅｑ２はＤＭＡＣ２からＳＲＡＭ４０へのアクセス（読み出し、書き込み）要求信号であり、ＩｄｅＡｃｋ２はアクセス確認信号である。また、ＨｏｓｔＲｅｑ３はＤＭＡＣ３からＩＤＥ側へのアクセス要求信号であり、ＨｏｓｔＡｃｋ３はアクセス確認信号である。また、ＤＭＡＧＯは自動ＤＭＡ開始信号である。
【０１５４】
図１１に示すように、ＤＡＭＣ２はＦＩＦＯ１と、ＥＮＣ・ＤＥＣ２と、ＦＩＦＯ２を含む。そして受信時には、ＳＲＡＭ４０からＳＲＡＭインターフェース４２を介して読み出されたデータは、ＦＩＦＯ１に一時的に蓄積される。そして、ＦＩＦＯ１はそのデータをＥＮＣ・ＤＥＣ２に出力する。ＥＮＣ・ＤＥＣ２は、データを暗号化し、暗号化データをＦＩＦＯ２に蓄積する。ＦＩＦＯ２は、蓄積されたデータをＳＤＲＡＭ５０側に送る。
【０１５５】
一方、送信時には、ＳＤＲＡＭ５０からＳＤＲＡＭインターフェース５２を介して読み出されたデータは、ＦＩＦＯ２に一時的に蓄積される。そして、ＦＩＦＯ２はそのデータをＥＮＣ・ＤＥＣ２に出力する。ＥＮＣ・ＤＥＣ２は、データを復号化し、復号化データをＦＩＦＯ１に蓄積する。ＦＩＦＯ１は、蓄積されたデータをＳＲＡＭ４０側に送る。
【０１５６】
なお、データの暗号化処理を行わない場合には、ＳＲＡＭ４０から読み出されたデータは、バイパス経路６２を介して直接にＳＤＲＡＭ５０側に送られる。また、データの復号化処理を行わない場合には、ＳＤＲＡＭ５０から読み出されたデータは、バイパス経路６２を介して直接にＳＲＡＭ４０側に送られる。
【０１５７】
また、ＤＭＡＣ２は、メモリポインタ管理回路７０（自動ＤＭＡ判定回路７２）からの自動ＤＭＡ開始信号がアクティブになった場合に、ＤＭＡを開始する。
【０１５８】
図１１に示すように、ＤＭＡＣ３はＦＩＦＯ３を含む。受信時には、ＳＤＲＡＭ５０から読み出されたデータはＦＩＦＯ３に一時的に蓄積された後、ＩＤＥ側に送られる。一方、送信時には、ＩＤＥ側からのデータは、ＦＩＦＯ３に一時的に蓄積された後、ＳＤＲＡＭ５０側に送られる。
【０１５９】
なお、経路６４は、ＥＮＣ・ＤＥＣ２及びＳＤＲＡＭ５０を使用しない場合のバイパス経路である。ＳＤＲＡＭ５０も暗号化処理も不要の場合には、このバイパス経路６４を選択してデータ転送を行う。また、経路６６は、ＳＤＲＡＭ５０を使用しない場合のバイパス経路である。ＳＤＲＡＭ５０が不要の場合（例えばアシンクロナスデータの転送）には、このバイパス経路６６を選択してデータ転送を行う。
【０１６０】
図１２に示すように、データ転送制御装置３０とＳＤＲＡＭ５０は、同期クロック信号ＲＡＭＣＬＫと、制御信号ＣＫＥ、ＸＣＳ、ＸＲＡＳ、ＸＣＡＳ、ＸＷＥ、ＵＤＱＭ、ＬＤＱＭと、アドレス信号Ａｄｄｒｅｓｓを用いて、データＤａｔａの転送を行う。なお、これらの信号の意味については図１３（Ａ）に示される。
【０１６１】
具体的には、データ転送制御装置３０は、制御信号等（メモリバス）を用いて、ＳＤＲＡＭ５０に各種の動作モード（コマンド）や開始アドレスを設定する。すると、ＳＤＲＡＭ５０は、ＲＡＭＣＬＫに同期して、開始アドレスに連続するアドレスのデータ（バーストデータ）を高速に入出力する。即ち、ＳＤＲＡＭ５０は、内部でアドレスを自動的に発生し、発生したアドレスに基づいて、内部メモリブロックへのアクセスを行う。なお、この場合に、ＲＡＭＣＬＫよりも高速なクロック信号を内部で生成し、内部メモリブロックへのアクセスを行ってもよい。
【０１６２】
図１４（Ａ）、（Ｂ）に、図１３（Ｂ）、（Ｃ）に示される種々の書き込みデータＷｒＤａｔａ、書き込み確認信号ＷｒＡｃｋ、書き込み要求信号ＷｒＲｅｑ、読み出しデータＲｄＤａｔａ、読み出し確認信号ＲｄＡｃｋ、読み出し要求信号ＲｄＲｅｑのタイミング波形の例を示す。
【０１６３】
７．データ転送制御装置の動作
次に、図１５、図１６、図１７のフローチャートを用いて、本実施形態のデータ転送制御装置の動作について説明する。
【０１６４】
図１５は受信時の動作を示すフローチャートである。
【０１６５】
まず、アイソクロナスパケットの受信により無条件に転送処理を開始する（ステップＳ１）。そして、受信されたアイソクロナスパケットのデータをＳＲＡＭのアイソクロナス受信データ領域に書き込む（ステップＳ２）。
【０１６６】
次に、ＳＲＡＭに書き込まれた受信データ量が自動ＤＭＡ転送単位ＡＴＵを超えたか否かを判断する（ステップＳ３）。そして、越えた場合には、残り転送数ＲＴＮに自動ＤＭＡ転送単位ＡＴＵをセットし、ＤＭＡＣ２を起動する（ステップＳ４）。具体的には図１１の自動ＤＭＡ開始信号ＤＭＡＧＯをアクティブにする。
【０１６７】
次に、ＳＤＲＡＭの記憶領域がフル（満杯）か否かを判断する（ステップＳ５）。そして、フルの場合には転送をウェイトし（ステップＳ６）、ＳＤＲＡＭに空きが生じるのを待つ。
【０１６８】
一方、ＳＤＲＡＭがフルでなくなった場合（空きが生じた場合）には、１ワード分のデータをＳＲＡＭから読み出す（ステップＳ７）。そして、読み出されたデータを暗号化し、ＳＤＲＡＭに書き込む（ステップＳ８、Ｓ９）。
【０１６９】
次に、残り転送数ＲＴＮを１だけデクリメントする（ステップＳ１０）。そして、ＲＴＮが０か否かを判断し（ステップＳ１１）、ＲＴＮが０ではない場合にはステップＳ５に戻り、ＲＴＮが０の場合にはステップＳ２に戻る。
【０１７０】
以上のようにして、ＢＵＳ１（ＩＥＥＥ１３９４）を介して受信したデータが、ＳＲＡＭを介してＳＤＲＡＭに書き込まれることになる。
【０１７１】
図１６、図１７は送信時の動作を示すフローチャートである。
【０１７２】
まず、残り転送数ＲＴＮに全転送数ＡＴＮをセットし、ＤＭＡＣ３を起動する（ステップＳ２１）。
【０１７３】
次に、ＳＤＲＡＭの記憶領域がフルか否かを判断し（ステップＳ２２）、フルの場合には転送をウェイトし（ステップＳ２３）、空きが生じるのを待つ。そして、フルでなくなった場合（空きが生じた場合）には、１ワード分のデータの転送を実行する（ステップＳ２４）。
【０１７４】
次に、残り転送数ＲＴＮを１だけデクリメントする（ステップＳ２５）。そして、ＲＴＮが０か否かを判断し（ステップＳ２６）、ＲＴＮが０ではない場合にはステップＳ２２に戻り、ＲＴＮが０の場合には処理を終了する。
【０１７５】
以上のようにして、ＢＵＳ２（ＩＤＥ）側からのデータが、ＳＤＲＡＭに書き込まれる。
【０１７６】
次に図１７に示すように、残り転送数ＲＴＮに全転送数ＡＴＮ（アイソクロナスパケットＭ個分）をセットし、ＤＭＡＣ２を起動する（ステップＳ３１）。
【０１７７】
そして、ＳＤＲＡＭの記憶領域がエンプティ（空）か否かを判断し（ステップＳ３２）、エンプティの場合には転送をウェイトし（ステップＳ３３）、ＳＤＲＡＭにデータが貯まるのを待つ。一方、ＳＤＲＡＭがエンプティでなくなった場合（データが貯まった場合）には、ＳＲＡＭの記憶領域がフルか否かを判断する（ステップＳ３４）。そして、フルの場合には転送をウェイトし（ステップＳ３５）、ＳＲＡＭに空きが生じるのを待つ。
【０１７８】
ＳＲＡＭの記憶領域がフルでなくなった場合（空きが生じた場合）には、１ワード分のデータをＳＤＲＡＭから読み出す（ステップＳ３６）。そして、読み出されたデータ（著作権保護データの場合）を復号化し（ステップＳ３７）、復号化データをＳＲＡＭに書き込む（ステップＳ３８）。
【０１７９】
次に、残り転送数ＲＴＮを１だけデクリメントする（ステップＳ３９）。そして、ＲＴＮが０か否かを判断し（ステップＳ４０）、ＲＴＮが０ではない場合にはステップＳ３２に戻り、ＲＴＮが０の場合には処理を終了する。
【０１８０】
以上のようにして、ＳＤＲＡＭに書き込まれたデータがＳＲＡＭに書き込まれるようになる。
【０１８１】
８．ＵＳＢへの適用
図１８に、本実施形態の手法をＵＳＢ（ＵＳＢ２．０等）に適用した場合のデータ転送制御装置の構成例を示す。
【０１８２】
図１８の構成が図３と異なるのは以下の点である。
【０１８３】
即ち図１８では、図３の１３９４インターフェース３１の代わりにＵＳＢインターフェース１３１が設けられている。また、図１８では、ＤＭＡＣ１がエンドポイント管理回路としても機能する。更に、図１８では、バルク転送管理回路１７４が設けられている。その他の点については図３とほぼ同様である。
【０１８４】
図１８において、ＵＳＢインターフェース１３１が含むトランシーバマクロ１３２は、ＵＳＢのＦＳモードやＨＳモードでのデータ転送を実現するための回路である。このトランシーバマクロ１３２としては、例えばＵＳＢ２．０の物理層回路や、論理層回路の一部についてのインターフェースを定義したＵＴＭＩ（USB2.0 Transceiver Macrocell Interface）に準拠したマクロセルを用いることができる。このトランシーバマクロ１３２には、差動信号を用いてＵＳＢ上のデータを送受信するアナログフロントエンド回路や、ビットスタッフィング、ビットアンスタッフィング、シリアル・パラレル変換、パラレル・シリアル変換、ＮＲＺＩデコード、ＮＲＺＩエンコード、サンプリングクロック生成などの処理を行う回路を含ませることができる。
【０１８５】
ＵＳＢインターフェース１３１が含むＳＩＥ（Serial Interface Engine）は、ＵＳＢのパケット転送処理などの種々の処理を行う回路である。このＳＩＥには、トランザクションを管理する回路や、パケットの組み立て（生成）や分解を行う回路や、ＣＲＣの生成や解読を行う回路を含ませることができる。
【０１８６】
図１８のＤＭＡＣ１、ＤＭＡＣ２、ＤＭＡＣ３等の回路は、図３等で説明した回路と同様の処理を実現する。
【０１８７】
なお、ＤＭＡＣ１は、ＳＤＲＡＭ１４０の各記憶領域の入り口となるエンドポイントの管理機能も有する。具体的には、ＤＭＡＣ１には、エンドポイントの属性情報を記憶するレジスタなどを含ませることができる。
【０１８８】
バルク転送管理回路１７４は、ＵＳＢにおけるバルク転送を管理するための回路である。
【０１８９】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１９０】
例えば、明細書中の記載において広義な用語（第１のメモリ、第２のメモリ、第１のメモリインターフェース、第２のメモリインターフェース、第１のバス、第２のバス、第１のバスインターフェース、第２のバスインターフェース、第１のメモリアクセス制御回路、第２のメモリアクセス制御回路、第３のメモリアクセス制御回路、記憶媒体、第１の暗号化・復号化処理、第２の暗号化・復号化処理等）として引用された用語（ＳＲＡＭ、ＳＤＲＡＭ、ＳＲＡＭインターフェース、ＳＤＲＡＭインターフェース、ＩＥＥＥ１３９４・ＵＳＢバス、ＩＤＥバス、１３９４インターフェース、ＩＤＥインターフェース、ＤＭＡＣ１、ＤＭＡＣ２、ＤＭＡＣ３、ＨＤＤ、ＤＴＣＰ、ＤＥＳ等）は、明細書中の他の記載においても広義な用語に置き換えることができる。
【０１９１】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【０１９２】
また、本発明のデータ転送制御装置の構成は、図３、図９（Ａ）〜図１２、図１８等に示す構成に限定されず、種々の変形実施が可能である。例えば、これらの各図の各ブロック、各ユニットの一部を省略したり、その接続関係を変更してもよい。
【０１９３】
また本発明は、ＩＥＥＥ１３９４やＵＳＢと同様の思想に基づく規格や、ＩＥＥＥ１３９４やＵＳＢを発展させた規格のバスで転送する場合にも適用可能である。或いは、ＩＥＥＥ１３９４やＵＳＢ以外の規格のバス（高速シリアルバス）で転送する場合にも本発明は適用可能である。
【図面の簡単な説明】
【図１】図１（Ａ）、（Ｂ）は、本実施形態の電子機器の構成例を示す図である。
【図２】図２（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、アイソクロナス転送、アシンクロナス転送について説明するための図である。
【図３】本実施形態のデータ転送制御装置の構成例を示す図である。
【図４】比較例のデータ転送制御装置の構成例を示す図である。
【図５】図５（Ａ）、（Ｂ）、（Ｃ）は、本実施形態のデータ転送制御方法について説明するための図である。
【図６】図６（Ａ）、（Ｂ）、（Ｃ）も、本実施形態のデータ転送制御方法について説明するための図である。
【図７】アシンクロナスデータの転送を行う場合のデータ転送制御方法について説明するための図である。
【図８】図８（Ａ）、（Ｂ）は、ＳＲＡＭ、ＳＤＲＡＭのメモリマップの例を示す図である。
【図９】図９（Ａ）、（Ｂ）は、データ転送制御装置の外部にＳＤＲＡＭを設ける手法について説明するための図である。
【図１０】図１０（Ａ）、（Ｂ）も、データ転送制御装置の外部にＳＤＲＡＭを設ける手法について説明するための図である。
【図１１】データ転送制御装置の詳細な構成例について示す図である。
【図１２】データ転送制御装置の詳細な構成例について示す図である。
【図１３】図１３（Ａ）、（Ｂ）、（Ｃ）は、データ転送制御装置で使用される各信号の意味について示す図である。
【図１４】図１４（Ａ）、（Ｂ）は、各種信号のタイミング波形について示す図である。
【図１５】本実施形態の動作について説明するためのフローチャートである。
【図１６】本実施形態の動作について説明するためのフローチャートである。
【図１７】本実施形態の動作について説明するためのフローチャートである。
【図１８】本実施形態の手法をＵＳＢに適用した場合のデータ転送制御装置の構成例を示す図である。
【符号の説明】
１０    ＨＤＤ（記憶媒体）
１２    操作部
１４    ディスプレイ部
２０    デジタルチューナ
２１    ＭＰＥＧデコーダ
２２    操作部
２４    テレビ
２６    アンテナ
３０    データ転送制御装置
３１    １３９４インターフェース（第１のバスインターフェース）
３２    物理（ＰＨＹ）層回路
３３    リンク層回路
３４    ＩＤＥインターフェース（第２のバスインターフェース）
４０    ＳＲＡＭ（第１のメモリ）
４２    ＳＲＡＭインターフェース（第１のメモリインターフェース）
５０    ＳＤＲＡＭ（第２のメモリ）
５２    ＳＤＲＡＭインターフェース（第２のメモリインターフェース）
６０    処理部（ＣＰＵ）
７０    メモリポインタ管理回路
７２    自動ＤＭＡ判定回路（自動メモリアクセス判定回路）
ＢＵＳ１      第１のバス（ＩＥＥＥ１３９４、ＵＳＢ）
ＢＵＳ２      第２のバス（ＩＤＥ）
ＤＭＡＣ１    第１のメモリアクセス制御回路
ＤＭＡＣ２    第２のメモリアクセス制御回路
ＤＭＡＣ３    第３のメモリアクセス制御回路
ＥＮＣ・ＤＥＣ１  第１（１３９４側）の暗号化・復号化回路
ＥＮＣ・ＤＥＣ２  第２（ＩＤＥ側）の暗号化・復号化回路
ＴＮＲＥＧ    転送数予約レジスタ
ＴＮＲＥＧＫ  第Ｋのページ用転送数予約レジスタ
ＴＮＲＥＧＬ  第Ｌのページ用転送数予約レジスタ
【図１】
0003775318.tif 000002
【図２】
0003775318.tif 000003
【図３】
0003775318.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0003775318.tif 000008
【図８】
0003775318.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0003775318.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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