(57)【特許請求の範囲】
【請求項１】
ＢｉＣＭＯＳプロセスと一体化されたポリシリコン−ポリシリコン間（以下、ポリ−ポリ間と称す）キャパシタを形成する方法であって、
ＣＭＯＳトランジスタのゲート電極の付着の間に、前記ポリ−ポリ間キャパシタの下部プレート電極を形成するステップと、
ヘテロ接合バイポーラ・トランジスタのＳｉＧｅベース領域の成長の間に、上部ＳｉＧｅプレート電極を形成するステップと
を含む方法。
【請求項２】
前記下部プレート電極が、
前記ポリ−ポリ間キャパシタが形成される素子領域内の分離領域の一部上に、第１のポリシリコン層を形成するステップと、
前記第１のポリシリコン層の周囲に、第１の窒化物スペーサを形成するステップと、
前記第１のポリシリコン層及び前記第１の窒化物スペーサ上に、窒化物層を付着するステップと、
前記第１のポリシリコン層内に第１の導電性タイプのイオンを注入し、前記ポリ−ポリ間キャパシタの前記下部プレート電極を形成するステップと
により形成される、請求項１記載の方法。
【請求項３】
前記上部ＳｉＧｅプレート電極が、
前記窒化物層の一部を除去し、第２の窒化物スペーサを形成し、前記下部プレート電極の一部を露出するステップと、
前記下部プレート電極の少なくとも前記露出部分上に、酸化物層と、第２のポリシリコン層と、ＳｉＧｅ層とを含む膜スタックを形成するステップと、
前記第１の導電性タイプとは異なる第２の導電性タイプのイオンを、前記ＳｉＧｅ層及び前記第２のポリシリコン層内に注入するステップと、
少なくとも前記ＳｉＧｅ層及び前記第２のポリシリコン層をエッチングし、前記ポリ−ポリ間キャパシタの前記上部ＳｉＧｅプレート電極を形成するステップと、
前記上部ＳｉＧｅプレート電極の全ての露出面をサリサイド化するステップと
により形成される、請求項１又は２記載の方法。
【請求項４】
前記上部ＳｉＧｅプレート電極が、
少なくとも前記窒化物層上に、酸化物層と、第２のポリシリコン層と、ＳｉＧｅ層とを含む膜スタックを形成するステップと、
前記第１の導電性タイプとは異なる第２の導電性タイプのイオンを、前記ＳｉＧｅ層及び前記第２のポリシリコン層内に注入するステップと、
少なくとも前記ＳｉＧｅ層及び前記第２のポリシリコン層をエッチングし、前記ポリ−ポリ間キャパシタの前記上部ＳｉＧｅプレート電極を形成するステップと、
前記上部ＳｉＧｅプレート電極の全ての露出面をサリサイド化するステップと
により形成される、請求項１又は２記載の方法。
【請求項５】
サリサイド化以前に、パターン化された保護窒化物層が、前記上部ＳｉＧｅプレート電極の一部上に形成される、請求項３または請求項４に記載の方法。
【請求項６】
サリサイド化以前に、パターン化された保護窒化物層が、露出された前記上部ＳｉＧｅプレート電極の一部上に形成される、請求項３に記載の方法。
【請求項７】
前記第１のポリシリコン層が、化学気相蒸着（ＣＶＤ）、プラズマ励起ＣＶＤ、スパッタリング、及び化学溶液付着を含むグループから選択される付着プロセスにより形成される、請求項２〜６のいずれか１項に記載の方法。
【請求項８】
前記窒化物層が、化学気相蒸着（ＣＶＤ）、プラズマ励起ＣＶＤ、スパッタリング、及び化学溶液付着から選択される付着プロセスにより形成される、請求項２〜７のいずれか１項に記載の方法。
【請求項９】
前記ＳｉＧｅプレート電極が、超高真空化学気相蒸着（ＵＨＶＣＶＤ）、分子線エピタキシ（ＭＢＥ）、急速加熱化学気相蒸着（ＲＴＣＶＤ）、またはプラズマ増強化学気相蒸着（ＰＥＣＶＤ）を含むグループから選択される付着プロセスにより形成される、請求項１〜８のいずれか１項に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＢｉＣＭＯＳ（すなわちバイポーラ相補型金属酸化膜半導体（ＣＭＯＳ））技術に関し、特に、ＳｉＧｅヘテロ接合バイポーラ・トランジスタと一体化したポリシリコン−ポリシリコン間キャパシタ、すなわちポリ−ポリ間キャパシタを形成する方法に関する。
【０００２】
【従来の技術】
半導体素子形成の分野において、ＣＭＯＳ及びＢｉＣＭＯＳ技術は、高度に複雑なアナログ／デジタル・サブシステムを単一チップ上に集積化するために、広く使用されてきた。こうしたサブシステムでは、高精度キャパシタが一般に要求される。
【０００３】
幾つかのタイプのキャパシタが現在使用可能であり、それらには拡散ポリ・キャパシタ、ポリ−ポリ間キャパシタ、金属−金属間キャパシタが含まれる。今日の世代の集積素子の高精度キャパシタに対する要求に応えるために、ポリ−ポリ間キャパシタがますます使用されるようになった。
【０００４】
その高精度にもかかわらず、ポリ−ポリ間キャパシタは、高コストと理想的なキャパシタ特性との間の歩み寄りである。なぜなら、これは比較的形成が容易であり、拡散ポリ・キャパシタよりも優れた電気特性を有するが、金属−金属間キャパシタに比べて劣る電気特性を有するからである。しかしながら、金属−金属間キャパシタは、ポリ−ポリ間キャパシタよりも形成するのが困難である。
【０００５】
更に、ポリ−ポリ間キャパシタは、ＭＯＳ（すなわち拡散ポリ）キャパシタよりも、より線形なＶ−Ｃ関係を有することが知られている。ＭＯＳキャパシタの誘電体は、高度にドープされた拡散領域上に熱的に成長された酸化物から生じる。それにひきかえ、ポリ−ポリ間キャパシタの誘電体は一般に、付着された化学気相蒸着（ＣＶＤ）酸化物であり、信頼性要求が結果の酸化物を、熱酸化物により実現されるよりも厚くする。従って、一般にＭＯＳキャパシタでは、ポリ−ポリ間キャパシタに比べて、より高いキャパシタンス値が生じる。
【０００６】
ポリ−ポリ間キャパシタを形成する様々な方法が知られているが、ほとんどの従来方法はＢｉＣＭＯＳプロセス法との一体化には適していない。従来方法のＢｉＣＭＯＳ一体化問題を鑑み、既存のポリシリコン層及び従来のＢｉＣＭＯＳプロセスで使用されるマスキング・ステップを用いて、ポリ−ポリ間キャパシタを形成する新たな改善された方法を開発することが待望されている。特に、キャパシタの底部プレートがＭＯＳトランジスタのゲートから形成され、キャパシタの頂部プレートが、ヘテロ接合バイポーラ・トランジスタのベース領域から形成される、ポリ−ポリ間キャパシタを形成する方法が開発されると非常に有益である。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、ＣＭＯＳまたはＢｉＣＭＯＳ集積回路で使用される、複雑でなく安価なポリ−ポリ間キャパシタを形成する方法を提供することである。
【０００８】
本発明の別の目的は、既存のポリシリコン及びマスキング・ステップを使用し、ポリ−ポリ間キャパシタを形成することにより、ＢｉＣＭＯＳ素子へのポリ−ポリ間キャパシタの一体化を低コストで達成する方法を提供することである。
【０００９】
更に本発明の別の目的は、ＢｉＣＭＯＳプロセスにおいて、ＭＯＳトランジスタのゲート、及びバイポーラ・トランジスタのＳｉＧｅベース構造を形成するために一般に使用されるステップ及び構造を用いて、ポリ−ポリ間キャパシタを形成する方法を提供することである。
【００１０】
【課題を解決するための手段】
これらの及び他の目的及び利点が、本発明の方法により達成される。すなわち、キャパシタの下部ポリシリコン層が、ＣＭＯＳゲート電極の付着の間に形成され、キャパシタの上部ＳｉＧｅポリシリコン層が、ＳｉＧｅヘテロ接合バイポーラ・トランジスタのベース領域の成長の間に形成される。大まかに言えば、本方法は、ＣＭＯＳトランジスタのゲート電極の付着の間に、ポリ−ポリ間キャパシタの下部プレート電極を形成するステップと、ヘテロ接合バイポーラ・トランジスタのＳｉＧｅベース領域の成長の間に、上部ＳｉＧｅプレート電極を形成するステップとを含む。
【００１１】
特に本発明の第１の実施例では、本方法は次のステップ、すなわち、
ａ）ポリ−ポリ間キャパシタが形成される素子領域内の分離領域の一部上に、第１のポリシリコン層を形成するステップと、
ｂ）前記第１のポリシリコン層の周囲に、第１の窒化物スペーサを形成するステップと、
ｃ）前記第１のポリシリコン層及び前記第１の窒化物スペーサ上に、窒化物層を付着するステップと、
ｄ）前記第１のポリシリコン層内に第１の導電性タイプのイオンを注入し、前記ポリ−ポリ間キャパシタの下部電極を形成するステップと、
ｅ）前記窒化物層の一部を除去し、第２の窒化物スペーサを形成し、前記下部電極の一部を露出するステップと、
ｆ）前記下部電極の少なくとも前記露出部分上に、酸化物層と、第２のポリシリコン層と、ＳｉＧｅ層とを含む膜スタックを形成するステップと、
ｇ）前記第１の導電性タイプとは異なる第２の導電性タイプのイオンを、前記ＳｉＧｅ層及び前記第２のポリシリコン層内に注入するステップと、
ｈ）少なくとも前記ＳｉＧｅ層及び前記第２のポリシリコン層をエッチングし、前記ポリ−ポリ間キャパシタの上部電極を形成するステップと、
ｉ）前記上部電極の全ての露出面をサリサイド（salicide）化するステップと
を含む。
【００１２】
前記の処理ステップは、高キャパシタンスのポリ−ポリ間キャパシタを形成するために使用される。或いは、構造をサリサイド化する前に、露出された上部電極の一部上に、パターン化された保護窒化物層が形成される。
【００１３】
本発明の第２の実施例によれば、高電圧素子が形成され、この方法は次のステップ、すなわち、
ａ）ポリ−ポリ間キャパシタが形成される素子領域内の分離領域の一部上に、第１のポリシリコン層を形成するステップと、
ｂ）前記第１のポリシリコン層の周囲に、第１の窒化物スペーサを形成するステップと、
ｃ）前記第１のポリシリコン層及び前記第１の窒化物スペーサ上に、窒化物層を付着するステップと、
ｄ）前記第１のポリシリコン層内に第１の導電性タイプのイオンを注入し、前記ポリ−ポリ間キャパシタの下部電極を形成するステップと、
ｅ）少なくとも前記窒化物層上に、酸化物層と、第２のポリシリコン層と、ＳｉＧｅ層とを含む膜スタックを形成するステップと、
ｆ）前記第１の導電性タイプとは異なる第２の導電性タイプのイオンを、前記ＳｉＧｅ層及び前記第２のポリシリコン層内に注入するステップと、
ｇ）少なくとも前記ＳｉＧｅ層及び前記第２のポリシリコン層をエッチングし、前記ポリ−ポリ間キャパシタの上部電極を形成するステップと、
ｈ）前記上部電極の全ての露出面をサリサイド化するステップと
を含む。
【００１４】
第１の実施例の場合のように、パターン化された保護窒化物層が、サリサイド化（salicidation）以前に、露出された上部電極の少なくとも一部上に形成される。
【００１５】
ドープされた第１のポリシリコン層が、本発明のポリ−ポリ間キャパシタの下部電極として作用し、ドープされたＳｉＧｅ層が、ドープされた第２のポリシリコン層と共に、ポリ−ポリ間キャパシタの上部電極として作用する。
【００１６】
【発明の実施の形態】
本発明は、ＳｉＧｅ  ＢｉＣＭＯＳプロセスと一体化されるポリ−ポリ間キャパシタを形成する方法を提供し、添付の図面を参照して詳述することにする。図面を通じて、同一の及び対応する要素は、同一の対応する参照番号で示される。更に本発明の図面では、ＢｉＣＭＯＳ素子のキャパシタ素子だけが示される。ＣＭＯＳ及びバイポーラ素子領域は図面では示されないが、これらは図示されるキャパシタ素子に隣接する領域内に形成される。
【００１７】
図１乃至図９を参照すると、本発明の第１の実施例において使用される様々な処理ステップを経る、高キャパシタンスのポリ−ポリ間キャパシタの形成過程が示される。特に、図１は分離領域１２の一部上における、第１のポリシリコン層１４の形成を示す。また分離領域１２は、半導体基板１０上に形成される。半導体基板１０は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、及び全ての他のIII／Ｖ化合物半導体を含む、従来の半導体材料から構成される。Ｓｉ／ＳｉまたはＳｉ／ＳｉＧｅなどの積層基板も、ここでは考慮される。これらの半導体材料の中でも、半導体基板はＳｉから構成されることが好ましい。半導体基板は、最終ＢｉＣＭＯＳ構造内に存在するＭＯＳ素子のタイプに依存するｐ型基板またはｎ型基板である。
【００１８】
分離領域はＬＯＣＯＳ（シリコンの局所酸化）領域またはトレンチ分離領域であり、図１に示されるようなトレンチ分離領域が好ましい。ＬＯＣＯＳ分離が使用される場合、当業者には周知の従来の酸化プロセスが、分離領域１２を形成するために使用される。他方、図１に示されるような分離領域１２がトレンチ分離領域の場合、分離トレンチ領域が従来のリソグラフィ、エッチング及びトレンチ・フィリングを用いて形成される。分離領域の形成は、当業者には周知の従来のプロセスを含むので、これに関する詳細についてはここでは述べないことにする。
【００１９】
第１のポリシリコン層１４は、後にポリ−ポリ間キャパシタの下部電極となるが、ＣＭＯＳ素子領域内にも形成され、ＣＭＯＳ素子領域内で、ＣＭＯＳ素子のゲート電極として使用される。第１のポリシリコン層１４は本発明では、従来の付着プロセス、すなわち化学気相蒸着（ＣＶＤ）、プラズマ励起ＣＶＤ、スパッタリング、化学溶液付着、または他の同様な付着プロセスを用いて形成される。第１のポリシリコン層の厚さは異なってもよいが、一般には第１のポリシリコン層は約５００  乃至約５０００  の厚さを有し、より好適には約１０００  乃至約２０００  の厚さである。
【００２０】
次に、図２に示されるように第１のポリシリコン層の周囲に、第１の窒化物スペーサ１６が形成される。特に第１の窒化物スペーサ１６は、以前に形成された第１のポリシリコン層の露出された垂直端部上に形成される。第１の窒化物スペーサは、Ｓｉ3Ｎ4などの従来の窒化物材料から成り、ＣＶＤやプラズマ励起ＣＶＤ、或いは他の同様の付着プロセスなどの、従来の付着プロセスにより形成され、続いてリソグラフィ及びエッチングが施される。第１の窒化物スペーサ１６の形成において使用されるエッチング・プロセスは、ポリシリコンと比べて、窒化物を除去する高度な選択性を有する従来のエッチング・プロセスである。
【００２１】
図３は、図２に示される構造上に第２の窒化物層１８を形成した後の、ポリ−ポリ間キャパシタ構造を示す。特に第２の窒化物層は、第１の窒化物スペーサの形成において使用されたのと同一の、または異なる従来の付着プロセスを用いて、第１のポリシリコン層１４及び第１の窒化物スペーサ１６上に形成される。更に第２の窒化物層は、第１の窒化物スペーサ１６と同一の、または異なる窒化物含有材料から構成されてよい。第２の窒化物層は、ポリ−ポリ間キャパシタの形成の間に、隣接素子領域を保護する役目をする。
【００２２】
第２の窒化物層が適所に設けられると、第１の導電性タイプ（Ｐ型またはＮ型）のイオン２０が、第１のポリシリコン層１４内に注入され、ポリ−ポリ間キャパシタの下部電極２２を形成する（図４参照）。ポリ−ポリ間キャパシタの下部電極を形成するために使用されるイオン注入は、従来の注入エネルギで動作可能な従来のイオン注入装置で行われる。この注入ステップで使用されるドーパント・イオンの濃度は、当業者により一般に使用される値内で変化し得る。更に、本発明のこのステップで使用されるドーパント・イオンのタイプは、形成される素子のタイプだけに依存する。
【００２３】
高キャパシタンスのポリ−ポリ間キャパシタを形成するために使用される本発明の第１の実施例によれば、第２の窒化物層が従来のリソグラフィを用いてパターン化され、その後、ドープされたポリシリコンに比べて、窒化物を除去する高度な選択性を有するエッチング・プロセスが採用されて、第２の窒化物スペーサ２４を形成する（図５参照）。具体的には、第２の窒化物層１８がエッチングされて、第２の窒化物層内にウィンドウ２１を形成し、これが下側にある下部電極の一部を露出する。
【００２４】
次に図６に示されるように、図５に示される構造上に膜スタック３０が形成される。本発明によれば、膜スタック３０は酸化物層３２、第２のポリシリコン層３４、及びＳｉＧｅ層３６から成る。酸化物層３２は本発明では、ＣＶＤなどの従来の付着プロセスにより形成されるか、或いは従来の熱成長プロセスにより形成される。酸化物層の厚さは異なり得るが、一般には膜スタック３０の酸化物層３２は、約５０  乃至約２００  の厚さを有する。
【００２５】
膜スタック３０のポリシリコン層３４は、第１のポリシリコン層１４の形成において使用される付着プロセスと同一の、または異なる付着プロセスを用いて形成される。ポリシリコン層３４の厚さは異なり得るが、一般には膜スタック３０の第２のポリシリコン層３４は、約１００  乃至約１０００  の厚さを有する。
【００２６】
膜スタック３０のＳｉＧｅ層３６は、従来の付着プロセス、例えば超高真空化学気相蒸着（ＵＨＶＣＶＤ：ultra-high vacuum chemical vapor deposition）、分子線エピタキシ（ＭＢＥ：molecular beam epitaxy）、急速加熱化学気相蒸着（ＲＴＣＶＤ：rapid thermal chemical vapor deposition）、またはプラズマ増強化学気相蒸着（ＰＥＣＶＤ：plasma-enhanced chemical vapor deposition）などにより形成され、バイポーラ・トランジスタ領域（図示せず）のＳｉＧｅベース領域を形成するために使用される。ＳｉＧｅの厚さは、特定の厚さ範囲に制限されることはなく異なり得る。ＳｉＧｅ層を形成するために使用される前記の付着プロセスの各々は、当業者には周知の従来の条件の使用を含む。これらの条件は、ＳｉＧｅ層の形成において使用される付着プロセスのタイプに依存して変化し得る。
【００２７】
露出された下部電極２２上に膜スタック３０が形成された後、ＳｉＧｅ層３６及び第２のポリシリコン層３４がイオン注入プロセスにさらされ、第１の導電性タイプとは異なる第２の導電性タイプのイオン３８が、層３６及び３４内に注入される。具体的には、前記の第２のイオン注入ステップは、従来の注入エネルギで動作可能な従来のイオン注入装置内で行われる。この注入ステップで使用されるドーパント・イオンの濃度、すなわち層３６及び３４のドーピングは、第１のポリシリコン層に注入されたドーパントのタイプに依存して異なり得る。ドープ層４０を形成する本発明のこのステップが図７に示される。ドープ層４０は、ＳｉＧｅ層３６と第２のポリシリコン層３４との組み合わせである。更に、ドープ層４０は本発明のポリ−ポリ間キャパシタの上部電極として作用する。
【００２８】
ＳｉＧｅ層３６及び第２のポリシリコン層３４を第２の導電性タイプのイオンによりドープした後、ドープ層４０（すなわちドープされたＳｉＧｅ層及び第２のポリシリコン層）が、従来のリソグラフィ及びエッチング・プロセスにさらされ、ドープされたＳｉＧｅ層及び第２のポリシリコン層が上部電極４０にパターン化されて、図８に示される構造が形成される。ドープされたＳｉＧｅ層及び第２のポリシリコン層のエッチングの間、下側にある酸化物層の一部もエッチングされ得る。
【００２９】
本発明のこのステップに続き、上部電極すなわちドープ層４０が、任意的に、別のイオン注入プロセスにさらされ、追加の第２のイオンが上部電極に注入される。この任意的な追加の注入ステップは、ＣＭＯＳ素子領域内にソース及びドレイン領域（図示せず）を形成する。図９は、上部電極の露出面が従来のサリサイド化プロセスにさらされ、サリサイド領域４２が形成された後の構造を示す。サリサイド化プロセスは、自己整合的にシリサイド、つまりケイ化物を形成するプロセスであり、当業者には周知の従来のアニーリング温度及び時間により行われる。
【００３０】
図１０乃至図１１は、サリサイド化プロセスを行う前に、本発明の第１の方法で使用される追加の処理ステップを示す。具体的には、図１０では図９の構造において、ポリ−ポリ間キャパシタの水平面上にパターン化された保護窒化物層４４が形成される。パターン化された保護層は、従来の付着プロセスにより形成され、続いてリソグラフィ及びエッチングが行われる。図１１は、前述のサリサイド化プロセスを行った後の構造を示す。
【００３１】
図１２乃至図１９は、本発明の第２の実施例を示し、そこでは第２の窒化物層１８が様々な処理ステップを通じて構造内に残される。その結果、高電圧ポリ−ポリ間キャパシタ素子が生成される。具体的には、図１２乃至図１５で示される構造を形成するために使用される処理ステップは、図１乃至図４で示される処理ステップと同一である。図５で示されるように、窒化物層をエッチングする代わりに、本発明のこの実施例の窒化物層はエッチングされず、膜スタック３０がそれ上に前述の処理ステップを用いて形成され、図１６に示される構造が提供される。図１７乃至図１９は、ポリ−ポリ間キャパシタが第２の窒化物層１８を含む以外は図７乃至図９と同一である。
【００３２】
図２０乃至図２１は、パターン化された保護窒化物層が使用される、本発明の第２の実施例の任意的なステップを示す。
【００３３】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３４】
（１）ＢｉＣＭＯＳプロセスと一体化されたポリシリコン−ポリシリコン間（以下、ポリ−ポリ間と称す）キャパシタを形成する方法であって、
ＣＭＯＳトランジスタのゲート電極の付着の間に、前記ポリ−ポリ間キャパシタの下部プレート電極を形成するステップと、
ヘテロ接合バイポーラ・トランジスタのＳｉＧｅベース領域の成長の間に、上部ＳｉＧｅプレート電極を形成するステップと
を含む方法。
（２）前記下部プレート電極が、
前記ポリ−ポリ間キャパシタが形成される素子領域内の分離領域の一部上に、第１のポリシリコン層を形成するステップと、
前記第１のポリシリコン層の周囲に、第１の窒化物スペーサを形成するステップと、
前記第１のポリシリコン層及び前記第１の窒化物スペーサ上に、窒化物層を付着するステップと、
前記第１のポリシリコン層内に第１の導電性タイプのイオンを注入し、前記ポリ−ポリ間キャパシタの前記下部プレート電極を形成するステップと
により形成される、前記（１）記載の方法。
（３）前記上部ＳｉＧｅプレート電極が、
前記窒化物層の一部を除去し、第２の窒化物スペーサを形成し、前記下部プレート電極の一部を露出するステップと、
前記下部プレート電極の少なくとも前記露出部分上に、酸化物層と、第２のポリシリコン層と、ＳｉＧｅ層とを含む膜スタックを形成するステップと、
前記第１の導電性タイプとは異なる第２の導電性タイプのイオンを、前記ＳｉＧｅ層及び前記第２のポリシリコン層内に注入するステップと、
少なくとも前記ＳｉＧｅ層及び前記第２のポリシリコン層をエッチングし、前記ポリ−ポリ間キャパシタの前記上部ＳｉＧｅプレート電極を形成するステップと、
前記上部ＳｉＧｅプレート電極の全ての露出面をサリサイド化するステップと
により形成される、前記（２）記載の方法。
（４）サリサイド化以前に、パターン化された保護窒化物層が、前記上部ＳｉＧｅプレート電極の一部上に形成される、前記（３）記載の方法。
（５）前記上部ＳｉＧｅプレート電極が、
少なくとも前記窒化物層上に、酸化物層と、第２のポリシリコン層と、ＳｉＧｅ層とを含む膜スタックを形成するステップと、
前記第１の導電性タイプとは異なる第２の導電性タイプのイオンを、前記ＳｉＧｅ層及び前記第２のポリシリコン層内に注入するステップと、
少なくとも前記ＳｉＧｅ層及び前記第２のポリシリコン層をエッチングし、前記ポリ−ポリ間キャパシタの前記上部ＳｉＧｅプレート電極を形成するステップと、
前記上部ＳｉＧｅプレート電極の全ての露出面をサリサイド化するステップと
により形成される、前記（２）記載の方法。
（６）サリサイド化以前に、パターン化された保護窒化物層が、前記上部ＳｉＧｅプレート電極の一部上に形成される、前記（５）記載の方法。
（７）ＢｉＣＭＯＳプロセスと一体化されたポリ−ポリ間キャパシタを形成する方法であって、
ａ）ポリ−ポリ間キャパシタが形成される素子領域内の分離領域の一部上に、第１のポリシリコン層を形成するステップと、
ｂ）前記第１のポリシリコン層の周囲に、第１の窒化物スペーサを形成するステップと、
ｃ）前記第１のポリシリコン層及び前記第１の窒化物スペーサ上に、窒化物層を付着するステップと、
ｄ）前記第１のポリシリコン層内に第１の導電性タイプのイオンを注入し、前記ポリ−ポリ間キャパシタの下部電極を形成するステップと、
ｅ）前記窒化物層の一部を除去し、第２の窒化物スペーサを形成し、前記下部電極の一部を露出するステップと、
ｆ）前記下部電極の少なくとも前記露出部分上に、酸化物層と、第２のポリシリコン層と、ＳｉＧｅ層とを含む膜スタックを形成するステップと、
ｇ）前記第１の導電性タイプとは異なる第２の導電性タイプのイオンを、前記ＳｉＧｅ層及び前記第２のポリシリコン層内に注入するステップと、
ｈ）少なくとも前記ＳｉＧｅ層及び前記第２のポリシリコン層をエッチングし、前記ポリ−ポリ間キャパシタの上部電極を形成するステップと、
ｉ）前記上部電極の全ての露出面をサリサイド化するステップと
を含む方法。
（８）サリサイド化以前に、パターン化された保護窒化物層が、露出された前記上部電極の一部上に形成される、前記（７）記載の方法。
（９）前記第１のポリシリコン層が、化学気相蒸着（ＣＶＤ）、プラズマ励起ＣＶＤ、スパッタリング、及び化学溶液付着を含むグループから選択される付着プロセスにより形成される、前記（７）記載の方法。
（１０）前記第１の窒化スペーサが付着及びエッチングにより形成される、前記（７）記載の方法。
（１１）前記窒化物層が、化学気相蒸着（ＣＶＤ）、プラズマ励起ＣＶＤ、スパッタリング、及び化学溶液付着から選択される付着プロセスにより形成される、前記（７）記載の方法。
（１２）ステップｆ）で提供される前記ＳｉＧｅ層が、超高真空化学気相蒸着（ＵＨＶＣＶＤ）、分子線エピタキシ（ＭＢＥ）、急速加熱化学気相蒸着（ＲＴＣＶＤ）、またはプラズマ増強化学気相蒸着（ＰＥＣＶＤ）を含むグループから選択される付着プロセスにより形成される、前記（１）記載の方法。
（１３）ＢｉＣＭＯＳプロセスと一体化されたポリ−ポリ間キャパシタを形成する方法であって、
ａ）ポリ−ポリ間キャパシタが形成される素子領域内の分離領域の一部上に、第１のポリシリコン層を形成するステップと、
ｂ）前記第１のポリシリコン層の周囲に、第１の窒化物スペーサを形成するステップと、
ｃ）前記第１のポリシリコン層及び前記第１の窒化物スペーサ上に、窒化物層を付着するステップと、
ｄ）前記第１のポリシリコン層内に第１の導電性タイプのイオンを注入し、前記ポリ−ポリ間キャパシタの下部電極を形成するステップと、
ｅ）少なくとも前記窒化物層上に、酸化物層と、第２のポリシリコン層と、ＳｉＧｅ層とを含む膜スタックを形成するステップと、
ｆ）前記第１の導電性タイプとは異なる第２の導電性タイプのイオンを、前記ＳｉＧｅ層及び前記第２のポリシリコン層内に注入するステップと、
ｇ）少なくとも前記ＳｉＧｅ層及び前記第２のポリシリコン層をエッチングし、前記ポリ−ポリ間キャパシタの上部電極を形成するステップと、
ｈ）前記上部電極の全ての露出面をサリサイド化するステップと
を含む方法。
（１４）サリサイド化以前に、パターン化された保護窒化物層が、露出された前記上部電極の一部上に形成される、前記（１３）記載の方法。
（１５）前記第１のポリシリコン層が、化学気相蒸着（ＣＶＤ）、プラズマ励起ＣＶＤ、スパッタリング、及び化学溶液付着を含むグループから選択される付着プロセスにより形成される、前記（１３）記載の方法。
（１６）前記第１の窒化スペーサが付着及びエッチングにより形成される、前記（１３）記載の方法。
（１７）前記窒化物層が、化学気相蒸着（ＣＶＤ）、プラズマ励起ＣＶＤ、スパッタリング、及び化学溶液付着から選択される付着プロセスにより形成される、前記（１３）記載の方法。
（１８）ステップｅ）で提供される前記ＳｉＧｅ層が、超高真空化学気相蒸着（ＵＨＶＣＶＤ）、分子線エピタキシ（ＭＢＥ）、急速加熱化学気相蒸着（ＲＴＣＶＤ）、またはプラズマ増強化学気相蒸着（ＰＥＣＶＤ）を含むグループから選択される付着プロセスにより形成される、前記（１３）記載の方法。
【図面の簡単な説明】
【図１】本発明の第１の実施例に従うポリ−ポリ間キャパシタの形成プロセスにおいて、分離領域１２の一部上に第１のポリシリコン層１４を形成するステップを示す横断面図である。
【図２】本発明の第１の実施例に従うポリ−ポリ間キャパシタの形成プロセスにおいて、第１のポリシリコン層の周囲に、第１の窒化物スペーサ１６を形成するステップを示す横断面図である。
【図３】本発明の第１の実施例に従うポリ−ポリ間キャパシタの形成プロセスにおいて、 図２に示される構造上に第２の窒化物層１８を形成するステップを示す横断面図である。
【図４】本発明の第１の実施例に従うポリ−ポリ間キャパシタの形成プロセスにおいて、第１のポリシリコン層１４内に第１の導電性タイプのイオン２０を注入し、ポリ−ポリ間キャパシタの下部電極２２を形成するステップを示す横断面図である。
【図５】本発明の第１の実施例に従うポリ−ポリ間キャパシタの形成プロセスにおいて、第２の窒化物層１８をパターン化し、その後エッチングして、第２の窒化物スペーサ２４を形成するステップを示す横断面図である。
【図６】本発明の第１の実施例に従うポリ−ポリ間キャパシタの形成プロセスにおいて、図５に示される構造上に膜スタック３０を形成するステップを示す横断面図である。
【図７】本発明の第１の実施例に従うポリ−ポリ間キャパシタの形成プロセスにおいて、第２の導電性タイプのイオン３８の注入により、ドープ層４０を形成するステップを示す横断面図である。
【図８】本発明の第１の実施例に従うポリ−ポリ間キャパシタの形成プロセスにおいて、ドープ層４０をパターン化し、エッチングして、上部電極４０を形成するステップを示す横断面図である。
【図９】本発明の第１の実施例に従うポリ−ポリ間キャパシタの形成プロセスにおいて、上部電極４０の露出面をサリサイド化し、サリサイド領域４２を形成するステップを示す横断面図である。
【図１０】本発明の第１の実施例において、図９の構造のポリ−ポリ間キャパシタの水平面上に、パターン化された保護窒化物層４４を形成する、任意的なステップを示す横断面図である。
【図１１】本発明の第１の実施例において、サリサイド化プロセスを行った後の構造を示す横断面図である。
【図１２】本発明の第２の実施例に従うポリ−ポリ間キャパシタの形成プロセスにおいて、分離領域１２の一部上に第１のポリシリコン層１４を形成するステップを示す横断面図である。
【図１３】本発明の第２の実施例に従うポリ−ポリ間キャパシタの形成プロセスにおいて、第１のポリシリコン層の周囲に、第１の窒化物スペーサ１６を形成するステップを示す横断面図である。
【図１４】本発明の第２の実施例に従うポリ−ポリ間キャパシタの形成プロセスにおいて、 図２に示される構造上に第２の窒化物層１８を形成するステップを示す横断面図である。
【図１５】本発明の第２の実施例に従うポリ−ポリ間キャパシタの形成プロセスにおいて、第１のポリシリコン層１４内に第１の導電性タイプのイオン２０を注入し、ポリ−ポリ間キャパシタの下部電極２２を形成するステップを示す横断面図である。
【図１６】本発明の第２の実施例に従うポリ−ポリ間キャパシタの形成プロセスにおいて、図１５に示される構造上に膜スタック３０を形成するステップを示す横断面図である。
【図１７】本発明の第２の実施例に従うポリ−ポリ間キャパシタの形成プロセスにおいて、第２の導電性タイプのイオン３８の注入により、ドープ層４０を形成するステップを示す横断面図である。
【図１８】本発明の第２の実施例に従うポリ−ポリ間キャパシタの形成プロセスにおいて、ドープ層４０をパターン化し、エッチングして、上部電極４０を形成するステップを示す横断面図である。
【図１９】本発明の第２の実施例に従うポリ−ポリ間キャパシタの形成プロセスにおいて、上部電極４０の露出面をサリサイド化し、サリサイド領域４２を形成するステップを示す横断面図である。
【図２０】本発明の第２の実施例において、図１９の構造のポリ−ポリ間キャパシタの水平面上に、パターン化された保護窒化物層４４を形成する、任意的なステップを示す横断面図である。
【図２１】本発明の第２の実施例において、サリサイド化プロセスを行った後の構造を示す横断面図である。
【符号の説明】
１０  半導体基板
１２  分離領域
１４  第１のポリシリコン層
１６  第１の窒化物スペーサ
１８  第２の窒化物層
２０  第１の導電性タイプのイオン
２１  ウィンドウ
２２  下部電極
２４  第２の窒化物スペーサ
３０  膜スタック
３２  酸化物層
３４  第２のポリシリコン層
３６  ＳｉＧｅ層
３８  第２の導電性タイプのイオン
４０  ドープ層（上部電極）
４２  サリサイド領域
４４  窒化物層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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