(57)【特許請求の範囲】
【請求項１】
ポリシリコン膜を用いた抵抗素子及びＭＯＳトランジスタを同一基板上に備えた半導体装置において、
前記抵抗素子は、フィールド絶縁膜上に形成された絶縁性の第１のポリシリコン膜と、前記第１のポリシリコン膜の両端に隣接したコンタクトホールが形成される領域に形成された導電性の第２のポリシリコン膜と、前記第１のポリシリコン膜上に形成された抵抗素子用絶縁膜と、前記第２のポリシリコン膜上及び前記抵抗素子用絶縁膜上に連続して形成された抵抗値を決定するための第３のポリシリコン膜とを備え、
前記ＭＯＳトランジスタは、前記フィールド絶縁膜に囲まれた活性領域の半導体基板上に、ゲート酸化膜を介して、下層が前記第２のポリシリコン膜と同時に形成されたポリシリコン膜、上層が前記第３のポリシリコン膜と同時に形成されたポリシリコン膜の積層膜からなるゲート電極を備えていることを特徴とする半導体装置。
【請求項２】
前記抵抗素子の前記抵抗素子用絶縁膜はシリコン酸化膜又はシリコン窒化膜からなる請求項１に記載の半導体装置。
【請求項３】
ポリシリコン膜を用いた抵抗素子及びＭＯＳトランジスタを同一基板上に備えた半導体装置の製造方法において、以下の工程（Ａ）から（Ｇ）をその工程順に含むことを特徴とする製造方法。
（Ａ）半導体基板表面に素子分離のためのフィールド絶縁膜と、フィールド絶縁膜に囲まれた活性領域とを形成し、前記活性領域表面にゲート酸化膜を形成する工程、
（Ｂ）半導体基板上全面に絶縁性の第１のポリシリコン膜を形成する工程、
（Ｃ）前記第１のポリシリコン膜上に抵抗素子用絶縁膜を形成し、前記フィールド絶縁膜上に形成する抵抗素子の中央部に対応する領域に前記抵抗素子用絶縁膜が残るようにパターニングする工程、
（Ｄ）前記抵抗素子用絶縁膜をマスクにして第１のポリシリコン膜に導電性を与えるための不純物を導入し、前記抵抗素子用絶縁膜下の前記第１のポリシリコン膜に隣接して第２のポリシリコン膜を形成する工程、
（Ｅ）半導体基板上全面に、抵抗値を決定するための第３のポリシリコン膜を形成する工程、
（Ｆ）前記第３のポリシリコン膜及び前記第２のポリシリコン膜をパターニングして、前記フィールド絶縁膜上に前記第１のポリシリコン膜、前記第１のポリシリコン膜の両端に隣接した第２のポリシリコン膜、前記抵抗素子用絶縁膜及び前記第３のポリシリコン膜からなる抵抗素子と、前記活性領域に前記第２のポリシリコン膜及び前記第３のポリシリコン膜からなるＭＯＳトランジスタのゲート電極を形成する工程、
（Ｇ）半導体基板上全面に層間絶縁膜を形成した後、前記抵抗素子の両端側の前記第２のポリシリコン膜と第３のポリシリコン膜が積層している領域の前記層間絶縁膜にコンタクトホールを形成する工程。
【請求項４】
前記抵抗素子用絶縁膜として、シリコン酸化膜又はシリコン窒化膜を用いる請求項３に記載の製造方法。
【請求項５】
前記工程（Ｃ）で、前記抵抗素子用絶縁膜として下層がシリコン酸化膜、上層がシリコン窒化膜からなる積層膜を形成し、前記工程（Ｄ）で前記積層膜をマスクとして前記第１のポリシリコン膜に不純物を導入し、その後、前記シリコン窒化膜を除去し、残存する前記シリコン酸化膜を前記抵抗素子用絶縁膜として用いる請求項３に記載の製造方法。
【請求項６】
前記工程（Ｃ）で、前記抵抗素子用絶縁膜をパターニングするためのフォトレジストパターンを残存させ、前記工程（Ｄ）で、残存する前記フォトレジストパターン及び前記抵抗素子用絶縁膜をマスクにして、イオン注入法により、第１のポリシリコン膜に不純物を導入して前記第２のポリシリコン膜を形成する請求項３から５のいずれかに記載の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ポリシリコン膜を用いた抵抗素子及びＭＯＳ（Metal Oxide Semiconductor）トランジスタを同一基板上に備えた半導体装置及びその製造方法に関し、特にポリシリコン膜を用いた抵抗素子を含む半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
集積度の高いＳＲＡＭ（Static Random Access Memory）や、アナログ回路を搭載したＬＳＩ（大規模集積回路）ではポリシリコン膜からなる比較的抵抗値の高い抵抗素子が用いられるのが主流である。
式（１）に抵抗素子の抵抗値を表す式を示す。
Ｒ ＝（ρ／ｔ）×（Ｌ／Ｗ）  ・・・（１）
（Ｒ:抵抗値、ρ:抵抗率、ｔ:膜厚、Ｌ:抵抗素子の長さ、Ｗ:抵抗素子の幅）
【０００３】
式（１）からわかるように、抵抗値Ｒを高くするためには、抵抗率ρもしくは長さＬを大きくするか、又は膜厚ｔもしくは幅Ｗを小さくする必要がある。
このうち、膜厚ｔを薄くする方法は抵抗値Ｒを安定して高くする方法として有用であるが、膜厚ｔを薄くすることによる以下のような不具合が発生する。
【０００４】
図６は、膜厚が薄いポリシリコン膜を使用した薄膜抵抗素子と、その抵抗素子と金属配線とを接続するコンタクトホールを断面で示す模式図である。
半導体基板上に形成されたフィールド酸化膜３上に、Ｎ型不純物又はＰ型不純物を含有したポリシリコン膜からなる抵抗素子パターン４１が形成されており、抵抗素子パターン４１を覆うようにして層間絶縁膜４３が形成されている。抵抗素子パターン４１にコンタクトを形成する場合、通常、電気的接続を良好にするために抵抗素子パターン４１の両端に低抵抗領域（高濃度に不純物を含有している領域）４５が形成されている。低抵抗領域４５上の層間絶縁膜４３にはコンタクトホール４７が形成されている。層間絶縁膜４３上には金属配線層４９が形成されている。コンタクトホール４７内には、低抵抗領域４５と金属配線層４９を電気的に接続するための導電材料５１が充填されている。
【０００５】
抵抗素子パターン４１の抵抗値を高くするために抵抗素子パターン４１及び低抵抗領域４５を構成するポリシリコン膜の膜厚を薄くすると、コンタクトホール４７を形成するためのドライエッチングによって、図７に示すように、低抵抗領域４５もエッチングされて、コンタクトホール４７の底部が低抵抗領域４５を貫通して下地としてのフィールド酸化膜３に達してしまうことがある。この場合、コンタクトホール４７に充填された導電材料５１と低抵抗領域４５との接触面積がコンタクトホール４７の側面部分４７ａのみとなって、コンタクト抵抗が上昇してしまう。そのため、所望の抵抗値を得るために抵抗素子パターン４１の長さや幅を設計しても、コンタクト抵抗の上昇やバラツキなどが大きく影響し、所望の抵抗値が正確に得られないという不具合があった。
【０００６】
この不具合を解決するために、従来では以下のような方法が提案されている。▲１▼  抵抗素子を構成するポリシリコン膜のコンタクトホールを形成する領域のポリシリコン膜のみを厚膜化する方法（例えば特開平５−５５５２０号公報、特開平６−６９２０７号公報、特開平１０−３２２４６号公報、特開平１０−１６３４３０号公報参照）。
【０００７】
例えば特開平５−５５５２０号公報で開示されている方法（従来技術１）では、図８に示すように、配線領域で金属配線層４９と電極用コンタクト部４７を介して接続しうる低抵抗用の、不純物が高濃度に添加された膜厚の厚いポリシリコン膜５５を第１の絶縁膜３上に成長させた後、高抵抗部領域の厚いポリシリコン膜５５をエッチングして絶縁膜３に至る高抵抗部用開口５３を形成し、開口５３を含む絶縁膜３及び厚いポリシリコン膜５５上の全面に新たに高抵抗用の、不純物が添加されないか、不純物が低濃度に添加された薄いポリシリコン膜４１を成長させ、薄いポリシリコン膜４１上の全面に第２の絶縁膜（層間絶縁膜）４３を形成し、絶縁膜４３に電極用コンタクト部４７を形成している。
従来技術１では、抵抗素子を構成する薄いポリシリコン膜４１がコンタクト開口箇所５７で貫通しても、その下部にポリシリコン膜５５が存在するのでコンタクト抵抗値に大きな変動はない。
【０００８】
従来技術１では抵抗素子パターン形成に関する製造方法が開示されているが、例えばこの製造方法を実際にＳＲＡＭやアナログ回路などを集積したＬＳＩ製造に用いる場合、抵抗素子パターン４１とは別に、ポリシリコンからなるＭＯＳトランジスタのゲート電極を形成する必要がある。ＭＯＳトランジスタのゲート電極を、図８の厚いポリシリコン膜５５を用いて形成することを想定すると、ポリシリコン電極の側面に、薄いポリシリコン膜４１により形成される側面残渣膜が形成されてしまう。ＭＯＳトランジスタのゲート電極の側面に、電気伝導性膜であるポリシリコン膜による残渣膜が形成されると、そのトランジスタ特性は大いに影響を受けることとなる。仮に、この薄いポリシリコン膜４１により形成される側面残渣膜が形成されないようにすることを考えると、その製造方法は複雑になることが予想される。
【０００９】
また、特開平６−６９２０７号公報で開示されている構造（従来技術２）では、図９（Ａ）に示すように、半導体基板１上に形成された絶縁膜３上に、第１の多結晶シリコン層５５が形成されている。さらに、第１の多結晶シリコン層５５は、側部を除いた上面のみに絶縁膜としてのシリコン酸化膜５９が被着されており、さらに側部のみで接触するようにして第２の多結晶シリコン層４１がシリコン酸化膜５９及び基板表面の絶縁膜３上にわたって形成されている。
【００１０】
このような構成にすることにより、配線及びコンタクトホールとする領域には第１及び第２の多結晶シリコン層５５，４１の積層構造が用いられ、一方、高抵抗とする領域には、第２の多結晶シリコン層４１のみが用いられるので、従来技術１と同様に、抵抗素子を構成する第２の多結晶シリコン層４１がコンタクト開口箇所で貫通しても、その下部に第１の多結晶シリコン層５５が存在するのでコンタクト抵抗値に大きな変動はない。
【００１１】
従来技術２では、図９（Ｂ）に示すように、抵抗素子を形成するのと同時に、半導体基板１上にゲート絶縁膜６１を形成し、さらにその上に第１の多結晶シリコン層５５及びシリコン酸化膜５９を形成し、第１の多結晶シリコン層５５及びシリコン酸化膜５９を覆う形で第２の多結晶シリコン層４１を形成し、その上から半導体基板１に不純物イオン注入を行なってソース又はドレインとなる拡散領域６３を形成している。
しかし、第１の多結晶シリコン層５５をＭＯＳトランジスタのゲート電極に使用した場合、高抵抗の第２の多結晶シリコン層４１がゲート電極の側壁に直接接触して存在するので、従来技術１と同様の不具合が懸念される。
【００１２】
▲２▼  薄いポリシリコン膜上面のコンタクトホールを形成する領域のみに金属シリサイド層を形成して、コンタクトホール形成時のエッチング掘れを防ぐ方法（特開平５−２９３４６号公報、特開平７−１８３５２６号公報参照）。
この方法は金属シリサイド層のエッチングレートがシリコン酸化膜及び層間絶縁膜よりも小さいことを利用して、コンタクトホール形成用のエッチング処理時に金属シリサイド層でエッチングが終了するようにしたものである。
【００１３】
例えば特開平７−１８３５２６公報では、薄膜トランジスタへのコンタクト形成方法について開示されており、その方法を薄膜ポリシリコンからなる抵抗素子の形成に適用することができる。しかし、薄膜ポリシリコンからなる抵抗素子とＭＯＳトランジスタを同一基板上に形成する方法は示されておらず、特開平７−１８３５２６公報に記載の方法を抵抗素子及びＭＯＳトランジスタの同一基板上への形成に適用した場合、上記従来技術１と同様に、ポリシリコン電極の側面に抵抗素子用の薄いポリシリコン膜の側面残渣膜が形成されることが予想され、従来技術１で述べたのと同様の不具合が起こると考えられる。
【００１４】
▲３▼  高抵抗パターン上に層間絶縁膜を形成し、コンタクトホール開口後、コンタクトホールをシリコンで埋め込む方法（特開平５−２９３４６号公報、特開平７−１８３５２６号公報参照）。
例えば特開平５−３６６２公報では、薄膜トランジスタの拡散領域に電気的接触をとる場合について開示されている。この方法によれば、コンタクトホール形成の際に、コンタクトホール底部のシリコン薄膜がエッチングによって膜減りしても、再びシリコンで埋め込むことにより良好なコンタクトが形成されるとしている。
しかし、この方法では、ポリシリコン埋め込みを考慮して、コンタクトのホール径を統一したものにしなければならないという問題があった。例えばホール径がシリコン膜厚の２倍より大きい場合は完全な埋め込みができず、所望の目的は達成できないという問題があった。
【００１５】
【発明が解決しようとする課題】
そこで本発明は、ポリシリコン膜を用いた抵抗素子及びＭＯＳトランジスタを同一基板上に備えた半導体装置及びその製造方法において、抵抗素子のコンタクト抵抗の安定性、及びＭＯＳトランジスタのトランジスタ特性を維持できる半導体装置及びその製造方法を提供することを目的とするものである。
【００１６】
【課題を解決するための手段】
本発明にかかる半導体装置は、ポリシリコン膜を用いた抵抗素子及びＭＯＳトランジスタを同一基板上に備えた半導体装置であって、上記抵抗素子は、フィールド絶縁膜上に形成された絶縁性の第１のポリシリコン膜と、上記第１のポリシリコン膜の両端に隣接したコンタクトホールが形成される領域に形成された導電性の第２のポリシリコン膜と、上記第１のポリシリコン膜上に形成された抵抗素子用絶縁膜と、上記第２のポリシリコン膜上及び上記抵抗素子用絶縁膜上に連続して形成された抵抗値を決定するための第３のポリシリコン膜とを備え、上記ＭＯＳトランジスタは、上記フィールド絶縁膜に囲まれた活性領域の半導体基板上に、ゲート酸化膜を介して、下層が上記第２のポリシリコン膜と同時に形成されたポリシリコン膜、上層が上記第３のポリシリコン膜と同時に形成されたポリシリコン膜の積層膜からなるゲート電極を備えているものである。
【００１７】
上記抵抗素子の構成では、コンタクトホールが形成される領域が抵抗素子の抵抗値を決定する第３のポリシリコン膜と導電性の第２のポリシリコン膜からなる積層構造になっているので、第３のポリシリコン膜を薄く形成し、コンタクトホールを形成する際に第３のポリシリコン膜を貫通してしまっても、コンタクトホールに充填される配線材と第２及び第３のポリシリコン膜の良好な電気的接触が得られる。さらに、第３のポリシリコン膜と第２のポリシリコン膜を連続してパターニングしてＭＯＳトランジスタのゲート電極を形成することができるので、抵抗値を決定するための薄いポリシリコン膜（第３のポリシリコン膜）の残渣の発生がなく、ＭＯＳトランジスタのトランジスタ特性を維持できる。
【００１８】
本発明にかかる半導体装置の製造方法は、ポリシリコン膜を用いた抵抗素子及びＭＯＳトランジスタを同一基板上に備えた半導体装置の製造方法であって、以下の工程（Ａ）から（Ｇ）をその工程順に含む。
（Ａ）半導体基板表面に素子分離のためのフィールド絶縁膜と、フィールド絶縁膜に囲まれた活性領域とを形成し、上記活性領域表面にゲート酸化膜を形成する工程、
（Ｂ）半導体基板上全面に絶縁性の第１のポリシリコン膜を形成する工程、
（Ｃ）上記第１のポリシリコン膜上に抵抗素子用絶縁膜を形成し、上記フィールド絶縁膜上に形成する抵抗素子の中央部に対応する領域に上記抵抗素子用絶縁膜が残るようにパターニングする工程、
（Ｄ）上記抵抗素子用絶縁膜をマスクにして第１のポリシリコン膜に導電性を与えるための不純物を導入し、上記抵抗素子用絶縁膜下の上記第１のポリシリコン膜に隣接して第２のポリシリコン膜を形成する工程、
（Ｅ）半導体基板上全面に、抵抗値を決定するための第３のポリシリコン膜を形成する工程、
（Ｆ）上記第３のポリシリコン膜及び上記第２のポリシリコン膜をパターニングして、上記フィールド絶縁膜上に上記第１のポリシリコン膜、上記第１のポリシリコン膜の両端に隣接した第２のポリシリコン膜、上記抵抗素子用絶縁膜及び上記第３のポリシリコン膜からなる抵抗素子と、上記活性領域に上記第２のポリシリコン膜及び上記第３のポリシリコン膜からなるＭＯＳトランジスタのゲート電極を形成する工程、
（Ｇ）半導体基板上全面に層間絶縁膜を形成した後、上記抵抗素子の両端側の上記第２のポリシリコン膜と第３のポリシリコン膜が積層している領域の上記層間絶縁膜にコンタクトホールを形成する工程。
【００１９】
本発明の製造方法により形成される抵抗素子は、コンタクトホールが形成される領域が抵抗素子の抵抗値を決定する第３のポリシリコン膜と、導電性の第２のポリシリコン膜の積層構造になっているので、第３のポリシリコン膜を薄く形成し、コンタクトホールを形成する際に第３のポリシリコン膜を貫通してしまっても、コンタクトホールに充填される配線材と第２及び第３のポリシリコン膜の良好な電気的接触が得られる。
さらに、第３のポリシリコン膜及び第２のポリシリコン膜を連続してエッチングしてＭＯＳトランジスタのゲート電極を形成しているので、抵抗値を決定するための薄いポリシリコン膜（第３のポリシリコン膜）の残渣の発生はない。
これにより、抵抗素子のコンタクト抵抗の安定性、及びＭＯＳトランジスタのトランジスタ特性を維持できる。
【００２０】
【発明の実施の形態】
本発明の半導体装置及び製造方法において、上記抵抗素子の上記抵抗素子用絶縁膜としては、シリコン酸化膜又はシリコン窒化膜を挙げることができる。
製造方法の工程（Ｄ）において、例えば固相拡散法によって、第２のポリシリコン膜を形成するために第１のポリシリコン膜に不純物を注入するときに、形成後の第２のポリシリコン膜の表面に不純物を含むシリコン酸化膜が生成することがある。その不純物を含むシリコン酸化膜を除去しやすくするために、シリコン酸化膜とは選択性があるシリコン窒化膜を抵抗素子用絶縁膜として用いることが好ましい。
さらに、シリコン窒化膜は固相拡散に対する阻止能が高いので、薄膜化することが可能である。抵抗素子用絶縁膜を薄膜化することにより、抵抗素子用絶縁膜上層に形成される、所望の抵抗値を得るための第３のポリシリコン膜の長さのばらつきを抑制することができ、抵抗素子の抵抗値のばらつきを低減することができる。
【００２１】
本発明の製造方法の工程（Ｄ）で、例えば固相拡散法を用いて抵抗素子用絶縁膜をマスクとして第２のシリコン酸化膜を形成する場合、形成後の第２のポリシリコン膜の表面にリンを含むシリコン酸化膜が形成される。通常、ふっ酸溶液に浸けてリンを含むシリコン酸化膜を除去するが、この時に、特にシリコン酸化膜を抵抗素子用絶縁膜として用いた場合、抵抗素子用絶縁膜も除去される恐れがある。また、完全に除去されず一部が削れた状態になったとしても、第２のポリシリコン膜と抵抗素子用絶縁膜の段差部分が抵抗素子間でばらつき、後の工程（Ｅ）で形成する第３のポリシリコン膜の長さがばらつくことになり、抵抗値のバラツキの原因になることが考えられる。
【００２２】
そこで、本発明の製造方法において、上記工程（Ｃ）で、上記抵抗素子用絶縁膜として下層がシリコン酸化膜、上層がシリコン窒化膜からなる積層膜を形成し、上記工程（Ｄ）で上記積層膜をマスクとして上記第１のポリシリコン膜に不純物を導入し、その後、上記シリコン窒化膜を除去し、残存する上記シリコン酸化膜を上記抵抗素子用絶縁膜として用いることが好ましい。その結果、第１のポリシリコン膜へのイオン導入の際に第２のポリシリコン膜の表面に形成されたシリコン酸化膜を選択的に除去する場合であっても、抵抗素子用絶縁膜として用いるシリコン酸化膜の上層にシリコン窒化膜が形成されているので、抵抗素子用絶縁膜として用いるシリコン酸化膜を安定して残存させることができる。
【００２３】
本発明の製造方法において、上記工程（Ｃ）で、上記抵抗素子用絶縁膜をパターニングするためのフォトレジストパターンを残存させ、上記工程（Ｄ）で、残存する上記フォトレジストパターン及び上記抵抗素子用絶縁膜をマスクにして、イオン注入法により、第１のポリシリコン膜に不純物を導入して上記第２のポリシリコン膜を形成することが好ましい。その結果、抵抗素子用絶縁膜の膜厚を薄膜化することが可能になる。抵抗素子用絶縁膜を薄膜化することにより、抵抗素子用絶縁膜上層に形成される、所望の抵抗値を得るための第３のポリシリコン膜の長さのばらつきを抑制することができ、抵抗素子の抵抗値のばらつきを低減することができる。
【００２４】
【実施例】
図１及び図２は、本発明の製造方法の一実施例を示す工程断面図である。図２（Ｉ）は本発明の半導体装置の一実施例を示す。図２（Ｉ）を参照して、半導体装置の一実施例を説明する。
半導体基板１表面に素子分離のためのフィールド酸化膜３が形成されている。フィールド酸化膜で囲まれた活性領域の半導体基板１の表面にＭＯＳトランジスタのゲート酸化膜５が形成されている。
ゲート酸化膜５上に、下層が第２のポリシリコン膜１１、上層が第３のポリシリコン膜からなるゲート電極１９が形成されている。活性領域の半導体基板１にはゲート電極１９を挟んで、ＭＯＳトランジスタのソース及びドレインを構成する高濃度不純物領域２３が形成されている。
【００２５】
フィールド酸化膜３上に、不純物が含まれておらず絶縁性の第１のポリシリコン膜７が形成されている。第１のポリシリコン膜７の両端側に隣接して、不純物が高濃度に導入された導電性の第２のポリシリコン膜１１，１１が形成されている。第１のポリシリコン膜７上に抵抗素子用絶縁膜としてのシリコン酸化膜９が形成されている。第２のポリシリコン膜１１上及び抵抗素子用絶縁膜９上に連続して、高抵抗値を得るための不純物が導入された、抵抗値を決定するための第３のポリシリコン膜１３が形成されている。フィールド酸化膜３上に形成された第１のポリシリコン膜７、シリコン酸化膜９、第２のポリシリコン膜１１，１１、第３のポリシリコン膜１３は抵抗素子１７を構成する。
【００２６】
抵抗素子１７上及びゲート電極１９上を含む半導体基板１上全面に層間絶縁膜２５が形成されている。層間絶縁膜２５には、抵抗素子１７の第２のポリシリコン膜１１と第３のポリシリコン膜１３が積層されている領域に対応する位置及びＭＯＳトランジスタの高濃度不純物領域２３に対応する位置にコンタクトホール２７が形成されている。
【００２７】
図１から図３を用いて製造方法の一実施例を説明する。
（Ａ）半導体基板１に、公知技術により素子分離のためのフィールド酸化膜（フィールド絶縁膜）３を４００〜１０００ｎｍ程度、例えば５００ｎｍの膜厚で形成し、ＭＯＳトランジスタが形成される領域（活性領域）にゲート酸化膜５を２０〜１００ｎｍ程度、例えば２０ｎｍの膜厚で形成する。
【００２８】
（Ｂ）不純物を含んでいない絶縁性の第１のポリシリコン膜７を膜厚１００〜５００ｎｍ程度、例えば３００ｎｍの膜厚で形成する。ここで、第１のポリシリコン膜は不純物を全く含んでいないものに限定されるものではなく、十分な絶縁性を得られるものであれば少量の不純物を含んでいてもよい。
（Ｃ）第１のポリシリコン膜７上にＬＰＣＶＤ（減圧気相成長）法にてシリコン酸化膜９を１００〜４００ｎｍ、例えば２００ｎｍの膜厚で形成し、フォトリソグラフィ技術及びドライエッチング技術を用いて高抵抗ポリシリコン領域（抵抗素子の中央部）に対応する領域に抵抗素子用絶縁膜としてのシリコン酸化膜９が残るようにパターニングする。
【００２９】
（Ｄ）例えば固相拡散法を用いて、シリコン酸化膜９をマスクとして、第１のポリシリコン膜７に導電性を与える量の不純物を導入して低抵抗化し、シリコン酸化膜下の第１のポリシリコン膜９に隣接して、低抵抗化された導電性の第２のポリシリコン膜１１を形成する。
（Ｅ）半導体基板１上全面に、抵抗値を決定するための第３のポリシリコン膜１３を１０〜３００ｎｍ程度、例えば５０ｎｍの膜厚で形成する。所望の抵抗値を得るために、例えばイオン注入法により、注入エネルギーが１０ｋｅＶ、注入量が１×１０14ｃｍ-2の条件でリンを第３のポリシリコン膜１３に注入する（矢印参照）。
【００３０】
（Ｆ）フィールド酸化膜３上の抵抗素子形成領域及び活性領域上のゲート電極形成領域に抵抗素子及びＭＯＳトランジスタのゲート電極を形成のためのフォトレジストパターン１５を形成する。
（Ｇ）フォトレジストパターン１５をマスクにして、第３のポリシリコン膜１３及び第２のポリシリコン膜１１を異方性エッチングする。これにより、フィールド酸化膜３上に第１のポリシリコン膜７、第１のポリシリコン膜７の両端に隣接した第２のポリシリコン膜１１，１１、抵抗素子用絶縁膜９及び第３のポリシリコン膜１３からなる抵抗素子１７と、活性領域のゲート酸化膜５上に上層が第３のポリシリコン膜１３及び下層が第２のポリシリコン膜１１からなるＭＯＳトランジスタのゲート電極１９を形成する。このとき、従来技術のようには、第３のポリシリコン膜１３の残渣の発生はない。
【００３１】
（Ｈ）抵抗素子１７を覆うようにフォトレジストパターン２１を形成する。フォトレジストパターン２１をマスクとして、ＭＯＳトランジスタの高濃度不純物領域を形成するための不純物注入を例えばイオン注入法によって行ない、その後、活性化のための熱処理を行なって、ＭＯＳトランジスタの高濃度不純物領域２３を形成する。
（Ｉ）半導体基板１上全面に層間絶縁膜２５を堆積する。層間絶縁膜２５の、抵抗素子１７の両端側の第２のポリシリコン膜１１と第３のポリシリコン膜１３が積層している領域及びＭＯＳトランジスタの高濃度不純物領域２３の所望の位置にコンタクトホール２７を形成する。図に示すように、コンタクトホール２７が上層の第３のポリシリコン膜１３を貫通して下層の第２のポリシリコン膜１１に到達しても、後工程でコンタクトホール２７に充填される配線材と第２及び第３のポリシリコン膜の良好な電気的接触が得られる。
【００３２】
この実施例では、シリコン酸化膜９の下層に位置する第１のポリシリコン膜７は、不純物を含有していないので、抵抗値は１０9Ω程度の非常に高い抵抗値を示す。したがって、抵抗素子１７としては、シリコン酸化膜９の下にある第１のポリシリコン膜７は電気伝導に寄与せず、不純物が導入されている第２のポリシリコン膜１３の抵抗値により決定される。
【００３３】
上記の実施例では、工程（Ｃ）で、第１のポリシリコン膜７上にシリコン酸化膜９をＬＰＣＶＤ法によって形成しているが、本発明はこれに限定されるものではなく、熱酸化法や常圧ＣＶＤ法など、他の方法によってシリコン酸化膜を形成してもよい。また、シリコン酸化膜９をパターニングする方法はドライエッチング法に限定されず、例えばふっ酸溶液を用いたウエットエッチング法などを用いてもよい。
【００３４】
また、本発明の製造方法の工程（Ｄ）に対応する上記の実施例の工程（Ｄ）で、第１のポリシリコン膜７に不純物を導入して第２のポリシリコン膜１１を形成する方法として固相拡散法を用いているが、本発明はこれに限定されるものではなく、例えばイオン注入法を用いてもよい。本発明の工程（Ｄ）で、イオン注入法によって第２のポリシリコン膜に不純物を導入する実施例を図３を用いて説明する。
【００３５】
図３は製造方法の他の実施例の一部分を示す工程断面図である。この実施例は図１及び図２の実施例と同様の工程（Ａ）から（Ｉ）によって構成され、図３ではそのうち（Ｃ）及び（Ｄ）についてのみ示す。工程（Ａ）、（Ｂ）及び工程（Ｅ）から（Ｉ）については図１及び図２と同様であるので、図示及び説明は省略する。
（Ｃ）第１のポリシリコン膜７上にシリコン酸化膜９を１０〜２００ｎｍ、例えば３０ｎｍの膜厚で形成する。フォトリソグラフィ技術により高抵抗ポリシリコン領域（抵抗素子の中央部）に対応する領域にフォトレジストパターン２９を形成し、ドライエッチング技術によりフォトレジストパターン２９をマスクとして抵抗素子用絶縁膜としてのシリコン酸化膜９を形成する。
【００３６】
（Ｄ）フォトレジストパターン２９及びシリコン酸化膜９をマスクとして、第１のポリシリコン膜７に、イオン注入法を用いて例えば注入エネルギーが３０ｋｅＶ、注入量が１×１０16ｃｍ-2の条件でヒ素を注入して第２のポリシリコン膜１１を形成する。
【００３７】
その後、フォトレジストパターン２９を除去し、図１の工程（Ｅ）及び図２の工程（Ｆ）から（Ｉ）と同様にして抵抗素子及びＭＯＳトランジスタを形成する。
このように、工程（Ｃ）で抵抗素子用絶縁膜としてのシリコン酸化膜９を形成するためのフォトレジストパターン２９を除去しないで、工程（Ｄ）でフォトレジストパターン２９をイオン注入用のマスクとして用いるようにすれば、シリコン酸化膜９を薄膜化できる利点がある。シリコン酸化膜９を薄膜化することにより、第３のポリシリコン膜１３が連続して形成される、第２のポリシリコン膜１１とシリコン酸化膜９の段差を低く形成することができ、第３のポリシリコン膜１３の長さのばらつきを小さくでき、ひいては抵抗素子２１の抵抗値のばらつきを低減できる。
【００３８】
また、上記実施例では、抵抗体用絶縁膜としてシリコン酸化膜９を用いているが、本発明はこれに限定されるものではなく、抵抗体用絶縁膜としてシリコン窒化膜を用いることもできる。
図４は、抵抗体用絶縁膜としてシリコン窒化膜を用いた製造方法の実施例の一部を示す工程断面図である。この実施例は図１及び図２の実施例と同様の工程（Ａ）から（Ｉ）によって構成され、図４ではそのうち（Ｃ）、（Ｄ）及び（Ｉ）についてのみ示す。工程（Ａ）、（Ｂ）及び工程（Ｅ）から（Ｈ）については図１及び図２と同様であるので、図示及び説明は省略する。図４を用いてこの実施例を説明する。
【００３９】
（Ｃ）第１のポリシリコン膜７上にシリコン窒化膜３１を１０〜２００ｎｍ、例えば３０ｎｍの膜厚で形成し、フォトリソグラフィ技術及びドライエッチング技術を用いて高抵抗ポリシリコン領域に対応する領域に抵抗素子用絶縁膜としてのシリコン窒化膜３１が残るようにパターニングする。
（Ｄ）シリコン窒化膜３１をマスクとして、第１のポリシリコン膜７に、例えば固相拡散法を用いてリンを導入して低抵抗化し、第２のポリシリコン膜１１を形成する。
ここで、シリコン窒化膜３１は固相拡散に対する阻止能が高いため、シリコン酸化膜よりも薄膜化することが可能であり、シリコン窒化膜３１の膜厚が３０ｎｍ程度でも通常のリンの固相拡散を十分に防ぐことができる。
【００４０】
その後、図１の工程（Ｅ）及び図２の工程（Ｆ）から（Ｈ）と同様の工程を経て、（Ｉ）に示すように、抵抗素子１７及びゲート電極１９を形成する。
この実施例によれば、図４（Ｉ）に示すように、第３のポリシリコン膜１３が連続して形成される、第２のポリシリコン膜１１とシリコン窒化膜１９の段差を低く形成することができ、第３のポリシリコン膜１３の長さのばらつきを小さくでき、ひいては抵抗素子２１の抵抗値のばらつきを低減できる。
【００４１】
また、本発明の製造方法の工程（Ｃ）に対応する上記実施例の工程（Ｃ）で、抵抗素子用絶縁膜を単層膜により形成しているが、本発明はこれに限定されるものではなく、抵抗素子用絶縁膜として下層がシリコン酸化膜、上層がシリコン窒化膜からなる積層膜を形成することもできる。
図５は、抵抗体用絶縁膜として下層がシリコン酸化膜、上層がシリコン窒化膜からなる積層膜を用いた製造方法の実施例の一部を示す工程断面図である。この実施例は図１及び図２の実施例と同様の工程（Ａ）から（Ｉ）によって構成され、図５ではそのうち（Ｃ）及び（Ｄ）についてのみ示す。工程（Ａ）、（Ｂ）及び工程（Ｅ）から（Ｉ）については図１及び図２と同様であるので、図示及び説明は省略する。図５を用いてこの実施例を説明する。
【００４２】
（Ｃ）第１のポリシリコン膜７上にシリコン酸化膜３３を１０〜１００ｎｍ、例えば５０ｎｍの膜厚で形成し、さらにその上にシリコン窒化膜３５を１０〜１００ｎｍ、例えば３０ｎｍの膜厚で形成する。シリコン窒化膜３５及びシリコン酸化膜３３をパターニングして、高抵抗ポリシリコン領域に対応する領域に、下層がシリコン酸化膜３３、上層がシリコン窒化膜３５からなる積層膜３７を形成する。
【００４３】
（Ｄ）積層膜３７をマスクとして、第１のポリシリコン膜７に、例えば固相拡散法を用いてリンを導入して低抵抗化し、第２のポリシリコン膜１１を形成する。このとき、第２のポリシリコン膜１１表面にリンを含むシリコン酸化膜が形成されるので、そのシリコン酸化膜を除去するために、ふっ酸溶液を用いてウエットエッチングを行なう。リンを含むシリコン酸化膜を除去するためのふっ酸溶液でのエッチングで、抵抗素子用絶縁膜として用いるシリコン酸化膜３３は、シリコン窒化膜３５により覆われているので、除去されにくくなって残る。このとき、シリコン酸化膜３３には側面からのふっ酸溶液のエッチングにより、食い込み部分３９が発生する。この状態では、後工程で第２のポリシリコン膜上及び抵抗素子用絶縁膜上に第３のポリシリコン膜を形成する際に、食い込み部分３９周辺で第３のポリシリコン膜が不連続になる可能性が考えられるので、上層のシリコン窒化膜３５を除去してから第３のポリシリコン膜を形成する。シリコン窒化膜３５の除去は、熱リン酸溶液に浸けることでシリコン窒化膜３５のみを選択的に除去することができる。
その後、図１の工程（Ｅ）及び図２の工程（Ｆ）から（Ｈ）と同様の工程を経て、（Ｉ）に示すように、抵抗素子１７及びゲート電極１９を形成する。
【００４４】
以上、本発明の実施例を説明したが、本発明はこれに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００４５】
【発明の効果】
請求項１に記載の半導体装置では、抵抗素子は、フィールド絶縁膜上に形成された絶縁性の第１のポリシリコン膜と、上記第１のポリシリコン膜の両端に隣接したコンタクトホールが形成される領域に形成された導電性の第２のポリシリコン膜と、上記第１のポリシリコン膜上に形成された抵抗素子用絶縁膜と、上記第２のポリシリコン膜上及び上記抵抗素子用絶縁膜上に連続して形成された抵抗値を決定するための第３のポリシリコン膜とを備え、上記ＭＯＳトランジスタは、上記フィールド絶縁膜に囲まれた活性領域の半導体基板上に、ゲート酸化膜を介して、下層が上記第２のポリシリコン膜と同時に形成されたポリシリコン膜、上層が上記第３のポリシリコン膜と同時に形成されたポリシリコン膜の積層膜からなるゲート電極を備えているようにしたので、上記抵抗素子の構成では、第３のポリシリコン膜を薄く形成し、コンタクトホールを形成する際に第３のポリシリコン膜を貫通してしまっても、コンタクトホールに充填される配線材と第２及び第３のポリシリコン膜の良好な電気的接触が得られるので、抵抗素子の特性を維持できる。さらに、ＭＯＳトランジスタにおいて、第３のポリシリコン膜と第２のポリシリコン膜を連続してパターニングしてＭＯＳトランジスタのゲート電極を形成することができるので、抵抗値を決定するための薄いポリシリコン膜（第３のポリシリコン膜）の残渣の発生がなく、ＭＯＳトランジスタのトランジスタ特性を維持できる。
【００４６】
請求項３に記載の製造方法では、工程（Ｆ）において、上記第３のポリシリコン膜、上記抵抗素子用絶縁膜、上記第２のポリシリコン膜及び上記第１のポリシリコン膜をパターニングして、上記フィールド絶縁膜上に上記第１のポリシリコン膜、上記第１のポリシリコン膜の両端に隣接した第２のポリシリコン膜、上記抵抗素子用絶縁膜及び上記第３のポリシリコン膜からなる抵抗素子と、上記第２のポリシリコン膜及び上記第３のポリシリコン膜からなるＭＯＳトランジスタのゲート電極を形成し、工程（Ｇ）において、上記抵抗素子の両端側の上記第２のポリシリコン膜と第３のポリシリコン膜が積層している領域の上記層間絶縁膜にコンタクトホールを形成するようにしたので、第３のポリシリコン膜を薄く形成し、コンタクトホールを形成する際に第３のポリシリコン膜を貫通してしまっても、コンタクトホールに充填される配線材と第２及び第３のポリシリコン膜の良好な電気的接触が得られるので、抵抗素子の特性を維持できる。さらに、ＭＯＳトランジスタの形成において、第３のポリシリコン膜と第２のポリシリコン膜を連続してパターニングしてＭＯＳトランジスタのゲート電極を形成するので、抵抗値を決定するための薄いポリシリコン膜（第３のポリシリコン膜）の残渣の発生がなく、ＭＯＳトランジスタのトランジスタ特性を維持できる。
【００４７】
請求項２及び４に記載の半導体装置および製造方法では、上記抵抗素子の上記抵抗素子用絶縁膜として、シリコン酸化膜又はシリコン窒化膜を挙げることができる。特に、抵抗素子用絶縁膜としてシリコン窒化膜を用いた場合、製造方法の工程（Ｄ）において、例えば固相拡散法によって形成した第２のポリシリコン膜の表面に同時に形成された不純物を含むシリコン酸化膜を除去する際に、選択性をもって不純物を含むシリコン酸化膜を除去することができる。さらに、シリコン窒化膜は固相拡散に対する阻止能が高いので、薄膜化することができ、抵抗素子用絶縁膜上層に形成される、所望の抵抗値を得るための第３のポリシリコン膜の長さのばらつきを抑制することができ、抵抗素子の抵抗値のばらつきを低減することができる。
【００４８】
請求項５に記載の製造方法では、上記工程（Ｃ）で、上記抵抗素子用絶縁膜として下層がシリコン酸化膜、上層がシリコン窒化膜からなる積層膜を形成し、上記工程（Ｄ）で上記積層膜をマスクとして上記第１のポリシリコン膜に不純物を導入し、その後、上記シリコン窒化膜を除去し、残存する上記シリコン酸化膜を上記抵抗素子用絶縁膜として用いるようにしたので、第１のポリシリコン膜へのイオン導入の際に第２のポリシリコン膜の表面に形成されたシリコン酸化膜を選択的に除去する場合であっても、抵抗素子用絶縁膜として用いるシリコン酸化膜の上層にシリコン窒化膜が形成されているので、抵抗素子用絶縁膜として用いるシリコン酸化膜を安定して残存させることができる。
【００４９】
請求項６に記載の製造方法では、本発明の製造方法において、上記工程（Ｃ）で、上記抵抗素子用絶縁膜をパターニングするためのフォトレジストパターンを残存させ、上記工程（Ｄ）で、残存する上記フォトレジストパターン及び上記抵抗素子用絶縁膜をマスクにして、イオン注入法により、第１のポリシリコン膜に不純物を導入して上記第２のポリシリコン膜を形成するようにしたので、抵抗素子用絶縁膜の膜厚を薄膜化することができ、抵抗素子用絶縁膜を薄膜化することにより、抵抗素子用絶縁膜上層に形成される、所望の抵抗値を得るための第３のポリシリコン膜の長さのばらつきを抑制することができ、抵抗素子の抵抗値のばらつきを低減することができる。
【図面の簡単な説明】
【図１】製造方法の一実施例の前半を示す工程断面図である。
【図２】製造方法の一実施例の後半を示す工程断面図であり、（Ｉ）は装置の一実施例を示す。
【図３】製造方法の他の実施例の一部を示す工程断面図である。
【図４】製造方法のさらに他の実施例の一部を示す工程断面図である。
【図５】製造方法のさらに他の実施例の一部を示す工程断面図である。
【図６】従来の製造方法によって形成した膜厚が薄いポリシリコン膜を使用した薄膜抵抗素子と、その抵抗素子と金属配線とを接続するコンタクトホールを断面で示す模式図である。
【図７】従来の製造方法における不具合を示す断面図である。
【図８】従来技術１によって形成した抵抗素子を示す断面図である。
【図９】従来技術２によって形成した抵抗素子を示す断面図である。
【図１０】従来技術３によって形成した抵抗素子を示す断面図である。
【符号の説明】
１      半導体基板
３      フィールド酸化膜
５      ゲート酸化膜
７      第１のポリシリコン膜
９      シリコン酸化膜（抵抗素子用絶縁膜）
１１      第２のポリシリコン膜
１３      第３のポリシリコン膜
１５，２１，２９      フォトレジストパターン
１７      抵抗素子
１９      ゲート電極
２３      高濃度不純物領域
２５      層間絶縁膜
２７      コンタクトホール
３１，３５      シリコン窒化膜
３３      シリコン酸化膜
３７      積層膜
３９      食い込み部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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