(57)【特許請求の範囲】
【請求項１】
ロウアクテイブ動作開始後、内部クロック信号がイネーブルされる際に、イネーブルされるロウアドレスイネーブル信号を出力するロウアドレスイネーブル信号発生部と、
前記内部クロック信号がイネーブルされる時よりも前に取り込まれ、前記ロウアドレスイネーブル信号発生部からの出力を入力として、前記ロウアドレスイネーブル信号がイネーブルされる際に、イネーブルされるロウアドレス信号を出力するロウアドレスバッファと、
前記ロウアドレスバッファからの出力を入力として、前記ロウアドレス信号をプレデコーディングすることによってプレデコーディングロウアドレス信号を出力するロウプレデコーダと、
ロウアクテイブ動作開始後、前記内部クロック信号を入力として、前記内部クロック信号がイネーブルされる際に第1制御信号を出力するロウアドレスストローブバッファと、
前記ロウアドレスストローブバッファからの出力を入力として、前記第1制御信号がイネーブルされる際に、前記プレデコーディングロウアドレス信号を選択する為のプレデコーディングロウアドレスサンプリングパルス信号を出力するプレデコーディングロウアドレスサンプリングパルス発生部と、
前記プレデコーディングロウアドレスサンプリングパルス発生部からの出力と前記ロウプレデコーダからの出力とを入力とし、その出力端はワードラインと連結されており、前記プレデコーディングロウアドレス信号と前記プレデコーディングロウアドレスサンプリングパルス信号とがイネーブルされる際に、前記ワードラインを活性化するロウデコーダと、を備えることを特徴とする半導体メモリ装置のロウアドレス制御回路。
【請求項２】
前記ロウアドレスイネーブル信号発生部は、
データ書込イネーブル信号の反転信号を入力とする第1インバータと、前記第1インバータからの出力と、ロウアドレスストローブ信号の反転信号であり前記内部クロック信号に応じてイネーブルされる信号と、チップ選択信号の反転信号と、を入力とする第1NANDゲートと、
前記第1NANDゲートからの出力とカラムアドレスストローブ信号の反転信号とを入力とする第1NORゲートと、
前記第1NORゲートからの出力と前記内部クロックとを入力とする第2NANDゲートと、
前記第2NANDゲートからの出力を入力としてロウアドレスイネーブル信号を出力する第2インバータと、からなることを特徴とする請求項１に記載の半導体メモリ装置のロウアドレス制御回路。
【請求項３】
前記ロウアドレスバッファは、
前記内部クロック信号を入力とする第3インバータと、
前記第3インバータからの出力を入力とする第4インバータと、
外部からのアドレス信号を入力とする第5インバータと、
前記第3インバータの出力端にゲートが連結され、前記第4インバータの出力端に相補ゲートが連結され、且つ前記第5インバータからの出力を入力とする第1伝送ゲートと、
前記第1伝送ゲートからの出力を入力とする第1ラッチ器と、
前記第1ラッチ器からの出力を入力とする第6インバータと、
前記ロウアドレスイネーブル信号と前記内部クロック信号とを入力とする第3NANDゲートと、
前記第3NANDゲートからの出力を入力とする第7インバータと、
前記第3NANDゲートの出力端に相補ゲートが連結され、前記第7インバータの出力端にゲートが連結され、且つ前記第1ラッチ器からの出力を入力とする第2伝送ゲートと、
前記第3NANDゲートの出力端に相補ゲートが連結され、前記第7インバータの出力端にゲートが連結され、且つ前記第6インバータからの出力を入力とする第3伝送ゲートと、
前記第2伝送ゲートの出力端にドレインが連結されており、そのソースは接地された第1NMOSトランジスタと、
前記第1NMOSトランジスタのドレインに入力端が連結されている第2ラッチ器と、
前記第2ラッチ器からの出力を入力とする第8インバータと、
前記第3伝送ゲートの出力端にドレインが連結されており、そのソースは接地された第2NMOSトランジスタと、
前記第2NMOSトランジスタのドレインに入力端が連結されている第3ラッチ器と、
前記第3ラッチ器からの出力を入力とする第9インバータと、
前記プレデコーディングロウアドレスサンプリングパルス発生部からの出力に基づき生成される相補ロウアドレスパルス信号と電源電圧とを入力とし、その出力端は前記第1NMOSトランジスタのゲートと前記第2NMOSトランジスタのゲートに共通に連結された第4NANDゲートと、からなることを特徴とする、請求項１に記載の半導体メモリ装置のロウアドレス制御回路。
【請求項４】
前記ロウアドレスストローブバッファは、
データ書込イネーブル信号の反転信号を入力とする第10インバータと、
リフレッシュカウンタ信号を入力とする第2NORゲートと、
カラムアドレスストローブ信号の反転信号を入力とする第11インバータと、
前記第10インバータからの出力と前記第2NORゲートからの出力、及び前記カラムアドレスストローブ信号の反転信号を入力とする第5NANDゲートと、
メモリバンク選択信号と前記第11インバータからの出力を入力とする第6NANDゲートと、
前記第5NANDゲートからの出力と前記第6NANDゲートからの出力とを入力とする第7NANDゲートと、
前記ロウアドレスストローブ信号の反転信号を入力とする第12インバータと、
前記内部クロック信号を入力とする第13インバータと、
前記内部クロック信号に相補ゲートが連結され、前記第13インバータの出力端にゲートが連結され、且つ前記第12インバータからの出力を入力とする第4伝送ゲートと、
前記第4伝送ゲートからの出力を入力として第2制御信号を出力する第4ラッチ器と、
前記第4ラッチ器からの出力と前記内部クロック信号、及びチップ選択信号の反転信号を入力とする第8NANDゲートと、
前記第8NANDゲートからの出力を入力とする第14インバータと、
前記第10インバータからの出力と前記第7NANDゲートからの出力、及び前記第14インバータからの出力を入力とする第9NANDゲートと、
前記第9NANDゲートからの出力を入力として前記第1制御信号を出力する第15インバータと、
前記第9NANDゲートの出力端にゲートが連結され、電源電圧にソースが連結された第1PMOSトランジスタと、
前記データ書込イネーブル信号の反転信号と前記第11インバータからの出力、及び前記第14インバータからの出力を入力とする第10NANDゲートと、
前記第10NANDゲートからの出力を入力とする第16インバータと、
前記第16インバータの出力端にゲートが連結され、前記第1PMOSトランジスタのドレインにドレインが連結され、そのソースは接地された第3NMOSトランジスタと、
前記第3NMOSトランジスタのドレインに入力端が連結され、第3制御信号を出力する第5ラッチ器と、からなることを特徴とする請求項１に記載の半導体メモリ装置のロウアドレス制御回路。
【請求項５】
前記プレデコーディングロウアドレスサンプリングパルス発生部は、
第4制御信号と、セルフリフレッシュ動作の際にイネーブルされるセルフリフレッシュ動作信号とを入力とする第11NANDゲートと、
前記第11NANDゲートからの出力を入力とする第17インバータと、
前記第17インバータの出力端へ直列に連結された第18乃至第20インバータと、
前記第17インバータからの出力と前記第20インバータからの出力とを入力とする第12NANDゲートと、
前記セルフリフレッシュ動作信号を入力とする第21インバータと、
前記第21インバータの出力端にゲートが連結され、第1の電源電圧にソースが連結された第2PMOSトランジスタと、
前記第1制御信号にゲートが連結され、前記第2PMOSトランジスタのドレインにソースが連結された第3PMOSトランジスタと、
前記第21インバータの出力端にゲートが連結され、前記第3PMOSトランジスタのドレインにドレインが連結された第4NMOSトランジスタと、
前記第1制御信号にゲートが連結され、前記第4NMOSトランジスタのソースにドレインが連結され、且つそのソースは接地された第5NMOSトランジスタと、
前記第4NMOSトランジスタのドレインにドレインが連結され、第2の電源電圧にゲートが連結され、前記第1の電源電圧にソースが連結された第4PMOSトランジスタと、
前記第4PMOSトランジスタのドレインにドレインが連結され、前記第1の電源電圧にソースが連結された第5PMOSトランジスタと、
前記第5PMOSトランジスタのドレインの入力端へ直列に連結された第22及び第23インバータと、
前記第23インバータからの出力と前記第12NANDゲートからの出力とを入力として、プレデコーディングロウアドレスサンプリングパルスを出力する13NANDゲートと、
前記第13NANDゲートの出力端へ直列に連結された第24及び第25インバータと、
前記第25インバータの出力端に入力端が連結され、前記第5PMOSトランジスタのゲートに出力端が連結された第26インバータと、からなることを特徴とする、請求項１に記載の半導体メモリ装置のロウアドレス制御回路。
【請求項６】
前記ロウデコーダは、
イネーブルの際に前記ワードラインをプレチャージさせる第5制御信号にゲートが連結され、電源電圧にはソースが連結された第6PMOSトランジスタと、
前記第6PMOSトランジスタのドレインにドレインが連結され、前記ロウプレデコーダの出力端にゲートが連結された第6NMOSトランジスタと、
前記第6NMOSトランジスタのソースにドレインが連結され、前記プレデコーディングロウアドレスサンプリングパルス発生部の出力端にゲートが連結され、且つそのソースは接地された第7NMOSトランジスタと、
前記第6NMOSトランジスタのドレインに入力端が連結され、前記ワードラインには出力端が連結された第6ラッチ器と、からなることを特徴とする、請求項1に記載の半導体メモリ装置のロウアドレス制御回路。
【請求項７】
更に、前記ロウアドレスストローブバッファと前記ロウデコーダとの間に、前記ロウアドレスストローブバッファから出力される第3制御信号が論理ローになる際に論理ハイになる、第4制御信号であるロウアドレス遅延信号を出力して、セルフリフレッシュ動作の際に、前記プレデコーディングロウアドレスサンプリングパルス発生部においてパルスを発生せしめるロウアドレス遅延信号発生部を備えることを特徴とする、請求項１に記載の半導体メモリ装置のロウアドレス制御回路。
【請求項８】
前記ロウアドレス遅延信号発生部は、前記第3制御信号と、セルフリフレッシュ動作の際に周期的にパルスを発生するセルフリフレッシュ周期発振器出力信号とを入力として、前記ロウアドレス遅延信号を出力する第14NANDゲートからなることを特徴とする請求項７に記載の半導体メモリ装置のロウアドレス制御回路。
【請求項９】
更に、前記ロウアドレス遅延信号発生部と前記ロウデコーダとの間に、前記ロウアドレス遅延信号がディセーブルされる際にパルスを出力して前記ロウデコーダからの出力信号をディセーブルさせるロウプレチャージパルス発生部を備えることを特徴とする、請求項７に記載の半導体メモリ装置のロウアドレス制御回路。
【請求項１０】
前記ロウプレチャージパルス発生部は、
前記ロウアドレス遅延信号を入力とする第27インバータと、
前記第27インバータヘ直列に連結された第28乃至第30インバータと、
前記第27インバータからの出力と前記第30インバータからの出力とを入力として、ロウアドレスプレチャージパルスを出力する第15NANDゲートとからなることを特徴とする、請求項９に記載の半導体メモリ装置のロウアドレス制御回路。
【請求項１１】
更に、前記プレデコーディングロウアドレスサンプリングパルス発生部と前記ロウアドレスバッファとの間に、前記プレデコーディングロウアドレスサンプリングパルスがディセーブルされる際にイネーブルされる信号を出力して前記ロウアドレスバッファからの出力信号をディセーブルさせる相補ロウアドレスパルス発生部を備えることを特徴とする、請求項１に記載の半導体メモリ装置のロウアドレス制御回路。
【請求項１２】
前記相補ロウアドレスパルス発生部は、
前記プレデコーディングロウアドレスサンプリングパルスを入力とする第31インバータと、
前記第31インバータからの出力を入力とする第32インバータと、
前記第32インバータからの出力を入力とする第33インバータと、
前記プレデコーディングロウアドレスサンプリングパルスと前記第33インバータからの出力を入力とする第3NORゲートと、
前記第3NORゲートからの出力を入力として前記相補ロウアドレスパルスを出力する第34インバータと、からなることを特徴とする請求項１１に記載の半導体メモリ装置のロウアドレス制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に半導体メモリ装置のロウアドレス制御回路に関する。
【０００２】
【従来の技術】
近年、半導体メモリ装置が発達するにつれ、半導体メモリ装置を用いたシステムにおける処理の高速化が求められてきた。従って、半導体メモリ装置の動作速度を向上させるための研究が絶えず進められ、その結果、現在は、半導体メモリ装置内のメモリセルに保存されたデータをアクセスするのにかかる時間が数ナノ秒から数十ナノ秒に短縮された。半導体メモリ装置は、その動作速度は速ければ速いほど高品質の製品として認められるため、半導体メモリ装置の動作速度を向上させる研究は今後とも継続されると考えられる。
【０００３】
図1は、従来の半導体メモリ装置のロウアドレス制御回路を示すブロック図である。ロウアドレス制御回路1は、同期式（Syncronous）DRAM（Dynamic Random Access Memory）半導体装置に具現されるものであって、内部クロック信号であるPCLKとリフレッシュカウント信号であるCNTi、及びメモリバンクを選択する為のバンク選択信号であるBSとを入力とするロウアドレスストローブバッファ（Row Address Strobe Buffer）11と、前記ロウアドレスストローブバッファ11から出力される信号であるPRBを入力とするロウアドレス遅延信号発生部13と、ロウアドレス遅延信号発生部13からの出力信号であるPRDを入力とするロウアドレスリセット信号発生部15と、ロウアドレスリセット信号発生部15からの出力信号であるPRARを入力とするロウアドレスバッファ17と、ロウアドレスバッファ17から出力されるロウアドレス信号であるRAi/RAiBを入力とするロウプレデコーダ19と、ロウプレデコーダ19からの出力信号であるPDRAを入力とするロウデコーダ21とからなっている。
【０００４】
図2は、上述した図1に示した各信号のタイミングチャートである。以下、図2に基づいて、図1に示した従来の半導体メモリ装置のロウアドレス制御回路1における各ブロックの動作を説明する。
【０００５】
正常なロウアクティブ（Row Active）動作モードになれば、半導体メモリ装置1には、外部クロック信号であるECLK、カラムアドレスストローブ信号であるCASB、データ書込イネーブル信号であるWE、チップ選択信号であるCSB、及びアドレス信号であるAiが入力される。また、RASBはロウアドレスストローブ信号、BSは上述したようにメモリバンクを選択する為のバンク選択信号である。
【０００６】
BSとAiが入力され、RASBとCSBとが論理ロー（Logic Low）になり、且つCASBとWEとが論理ハイ（Logic High）になった状態で、ECLKが論理ハイとなることによってPCLKが論理ハイとなるならば、ロウアドレスストローブバッファ11よりローレベルのPRBが出力される。
【０００７】
PRBが論理ローになれば、ロウアドレス遅延信号発生部13は論理ハイレベルのPRDを出力する。PRDが論理ハイになれば、ロウアドレスリセット信号発生部15は論理ハイレベルのPRARを出力する。PRARが論理ハイになれば、ロウアドレスバッファ17はRAiと、RAiの相補信号であるRAiBとを出力する。RAiとRAiBとが入力されれば、ロウプレデコーダ19はPDRAを出力し、PDRAが入力されれば、ロウデコーダ21は対応するワードラインNWEiを論理ハイレベルに活性化させる。従来の半導体メモリ装置のロウアドレス制御回路においては、このようにしてロウアドレスを制御していた。
【０００８】
【発明が解決しようとする課題】
上述したように従来の半導体メモリ装置のロウアドレス制御回路においては、図2からも分かるように、ロウアクティブ動作時に、外部クロック信号であるECLKが入力されてからワードラインが活性化するまでに、ECLKにおける１周期（t1）よりも長い遅延時間が生じてしまっていた。
【０００９】
従って、ワードラインが活性化されるまでの時間を短縮することができれば、同期式DRAM半導体装置としての動作速度も向上する。
【００１０】
そこで本発明においては、ワードラインを活性化する時間を短縮可能な、半導体メモリ装置のロウアドレス制御回路及び制御方法を提供することを目的とする。
【００１１】
【課題を解決する為の手段】
上記目的を達成するための一手段として、本発明の半導体メモリ装置のロウアドレス制御装置は、以下の構成を備える。
【００１２】
即ち、クロック信号がイネーブルされる際に、イネーブルされるロウアドレスイネーブル信号を出力するロウアドレスイネーブル信号発生部と、
前記ロウアドレスイネーブル信号発生部からの出力を入力として、前記ロウアドレスイネーブル信号がイネーブルされる際に、イネーブルされるロウアドレス信号を出力するロウアドレスバッファと、
前記ロウアドレスバッファからの出力を入力として、前記ロウアドレス信号をプレデコーディングすることによってプレデコーディングロウアドレス信号を出力するロウプレデコーダと、
前記クロック信号を入力として、前記クロック信号がイネーブルされる際に第1制御信号を出力するロウアドレスストローブバッファと、
前記ロウアドレスストローブバッファからの出力を入力として、前記第1制御信号がイネーブルされる際に、前記プレデコーディングロウアドレス信号を選択する為のプレデコーディングロウアドレスサンプリングパルス信号を出力するプレデコーディングロウアドレスサンプリングパルス発生部と、
前記プレデコーディングロウアドレスサンプリングパルス発生部からの出力と前記ロウプレデコーダからの出力とを入力とし、その出力端はワードラインと連結されており、前記プレデコーディングロウアドレス信号と前記プレデコーディングロウアドレスサンプリングパルス信号とがイネーブルされる際に、前記ワードラインを活性化するロウデコーダと、
を備えることを特徴とする。
【００１３】
【発明の実施の形態】
以下、本発明に係る一実施形態について、図面を参照して詳細に説明する。
【００１４】
図３は、本発明に係る半導体メモリ装置におけるロウアドレス制御回路の構成を示すブロック図である。図３に示したロウアドレス制御回路101は、同期式DRAM半導体装置に具現されるものであり、内部クロック信号であるPCLKとPRASF、PCASF及びPWEFを入力として、ロウアドレスイネーブル信号であるPRAを出力するロウアドレスイネーブル信号発生部111と、PRAを入力としてロウアドレス信号であるRAiを出力するロウアドレスバッファ113と、RAiを入力としてプレデコーディングされたロウアドレス信号であるPDRAを出力するロウプレデコーダ115と、PRAS、PCLK、CNTi、BS、PCASF、PWEF及びPCSを入力として、第1制御信号であるRPと第2制御信号であるPRASF及び第3制御信号であるPRBを出力するロウアドレスストローブバッファ（Row Address Strobe Buffer)117と、RPを入力として、プレデコーディングされたロウアドレスサンプリングパルスであるPDRASPを出力するプレデコーディングロウアドレスサンプリングパルス発生部119と、PDRASPを入力として、相補ロウアドレスパルスであるRAPBを出力する相補ロウアドレスパルス発生部121と、PDRASPを入力としてワードラインを駆動するロウデコーダ123と、PRBを入力として、第4制御信号であり、且つロウアドレス遅延信号であるPRDを出力するロウアドレス遅延信号発生部125、及びPRDを入力として、第5制御信号であり、且つロウアドレスプレチャージパルスであるROWPBPを出力するロウアドレスプレチャージパルス発生部127からなっている。
【００１５】
ロウアドレスストローブバッファ117は、TTL（Transistor transistor Logic）レベルの入力信号を同期式DRAM半導体装置101に適したCMOS（Complementary Metal Oxide Semiconductor）レベルに変換させる。
【００１６】
プレデコーディングロウアドレスサンプリングパルス発生部119は、正常なロウアクティブ（Row Active）動作の際は、RPが論理ハイになれば論理ハイレベルのパルスを発生して、ロウデコーダ123の出力端に連結されたワードラインNWEiを論理ハイに活性化させる。
【００１７】
相補ロウアドレスパルス発生部121は、PDRASPが論理ローになれば、論理ローレベルのRAPBを発生し、それによりロウアドレスバッファ113からの出力信号RAiは論理ローレベルにプレチャージされる。
【００１８】
ロウプレチャージパルス発生部127は、PRDが論理ローにディセーブルされると、論理ローレベルのパルスであるROWPBPを出力してロウデコーダ123の出力端に連結されているワードラインNWEiを論理ローレベルにプレチャージさせる。
【００１９】
PRASはRASBの反転信号であり、PRASFはPRASと同一の位相を有するが、PCLKよりも、同期式DRAM半導体装置のセットアップタイム程度早く発生する信号である。PCASFは外部クロック信号であるCASB（Column Addres Storbe Bar）の反転信号であり、PWEFはデータ書込イネーブル信号であるWE（Write Enable）の反転信号であり、且つPCSはチップ選択信号CSB（Chip Select Bar）の反転信号である。CNTiはリフレッシュを遂行する為のリフレッシュカウント出力信号であり、BSはメモリバンクを選択する為のメモリバンク選択信号である。
【００２０】
ここで、図３に示したロウアドレス制御回路によりワードラインを活性化する動作の概要について説明する。
【００２１】
まずロウアドレスイネーブル信号発生部111において、クロック信号PCLKがイネーブルされる際に、イネーブルされるロウアドレスイネーブル信号PRAを出力する。するとロウアドレスバッファ113において、ロウアドレスイネーブル信号PRAがイネーブルされる際に、イネーブルされるロウアドレス信号RAiを出力する。するとロウプレデコーダ115において、ロウアドレス信号RAiをプレデコーディングしてプレデコーディングロウアドレス信号PDRAを出力する。
【００２２】
ここでロウアドレスストローブバッファ117は、クロック信号PCLKがイネーブルされる際に第１制御信号RPを出力し、プレデコーディングロウアドレスサンプリングパルス発生部119は、第１制御信号RPがイネーブルされる際に、プレデコーディングロウアドレス信号PDRAをロウアドレスとして使用可能とするためのプレデコーディングロウアドレスサンプリングパルス信号PDRASPを出力する。
【００２３】
従ってロウデコーダ123においては、プレデコーディングロウアドレスサンプリングパルス発生部119からのプレデコーディングロウアドレスサンプリングパルス信号PDRASPとロウプレデコーダ115からのプレデコーディングロウアドレス信号PDRAがイネーブルされる際に、ワードラインNWEiを活性化させる。
【００２４】
以下、図３に示したロウアドレス制御回路の各ブロックの詳細回路構成について説明する。
【００２５】
図4に、図3に示したロウアドレスイネーブル信号発生部111の回路図を示す。ロウアドレスイネーブル信号発生部111は、PWEFを入力とする第1インバータ131と、第1インバータ131からの出力と、PCLKによりイネーブルされるPRASF、及びPCSを入力とする第1NANDゲート133と、第1NANDゲート133からの出力とPCASFとを入力とする第1NORゲート135と、第1NORゲート135からの出力とPCLKとを入力とする第2NANDゲート137、及び第2NANDゲート137からの出力を入力としてロウアドレスイネーブル信号であるPRAを出力する第2インバータ139とからなっている。この構成により、ロウアドレスイネーブル信号発生部111はクロック信号PCLKがイネーブルされる際に、イネーブルされるロウアドレスイネーブル信号PRAを出力する。
【００２６】
図5に、図3に示したロウアドレスバッファ113の回路図を示す。ロウアドレスバッファ113は、PCLKを入力とする第3インバータ141と、第3インバータ141からの出力を入力とする第4インバータ143と、外部アドレス信号であるAiを入力とする第5インバータ145と、第3インバータ141の出力端にゲートが連結され、第4インバータ143の出力端に相補ゲートが連結され、且つ第5インバータ145からの出力を入力とする第1伝送ゲート147と、第1伝送ゲート147からの出力を入力とする第1ラッチ器149と、第1ラッチ器149からの出力を入力とする第6インバータ151と、PRAとPCLKとを入力とする第3NANDゲート153と、第3NANDゲート153からの出力を入力とする第7インバータ155と、第3NANDゲート153の出力端に相補ゲートが連結され、前記第7インバータ155の出力端にゲートが連結され、且つ第1ラッチ器149からの出力を入力とする第2伝送ゲート157と、第3NANDゲートの153の出力端に相補ゲートが連結され、第7インバータ155の出力端にゲートが連結され、且つ第6インバータ151からの出力を入力とする第3伝送ゲート159と、第2伝送ゲート157の出力端にドレインが連結され、そのソースは接地された第1NMOSトランジスタ161と、第1NMOSトランジスタ161のドレインに入力端が連結された第2ラッチ器163と、第2ラッチ器163からの出力を入力とする第8インバータ165と、第3伝送ゲート159の出力端にドレインが連結され、そのソースは接地された第2NMOSトランジスタ167と、第2NMOSトランジスタ167のドレインに入力端が連結された第3ラッチ器169と、第3ラッチ器169からの出力を入力とする第9インバータ171、及び相補ロウアドレスパルスであるRAPBと電源電圧の一種であるVcchとを入力とし、出力端は第1NMOSトランジスタ161のゲートと第2NMOSトランジスタ167のゲートに共通に連結された第4NANDゲート173とからなっている。この構成により、ロウアドレスバッファ113は、ロウアドレスイネーブル信号発生部111から出力されるロウアドレスイネーブル信号PRAがイネーブルされる際に、イネーブルされるロウアドレス信号RAi及びRAiBを出力する。
【００２７】
図3に示したロウプレデコーダ115は、ロウアドレスバッファ113から出力されるロウアドレス信号RAi/RAiBを入力し、プレデコーディングしたロウアドレス信号PDRAを出力する。
【００２８】
図6に、図3に示したロウアドレスストローブバッファ117の回路図を示す。ロウアドレスストローブバッファ117は、PWEFを入力とする第10インバータ181と、CNTiを入力とする第2NORゲート183と、PCASFを入力とする第11インバータ185と、第10インバータ181からの出力と第2ノアゲート183からの出力、及びPCASFを入力とする第5NANDゲート187と、BSと第11インバータ185からの出力とを入力とする第6NANDゲート189と、第5NANDゲート187からの出力と第6NANDゲート189からの出力とを入力とする第7NANDゲート191と、PRASを入力とする第12インバータ193と、PCLKを入力とする第13インバータ195と、PCLKに相補ゲートが連結され、第13インバータ195の出力端にゲートが連結され、且つ第12インバータ193からの出力を入力とする第4伝送ゲート197と、第4伝送ゲート197からの出力を入力として第2制御信号であるPRASFを出力する第4ラッチ器199と、第4ラッチ器199からの出力とPCLK、及びPCSとを入力とする第8NANDゲート201と、第8NANDゲート201からの出力を入力とする第14インバータ203と、第10インバータ181からの出力と第7NANDゲート191からの出力、及び第14インバータ203からの出力を入力とする第9NANDゲート205と、第9NANDゲート205からの出力を入力として第1制御信号であるRPを出力する第15インバータ207と、第15インバータ207の入力端にゲートが連結され、電源電圧であるVddにソースが連結された第1PMOSトランジスタ209と、PWEFと第11インバータ185からの出力と第14インバータ203からの出力を入力とする第10NANDゲート211と、第10NANDゲート211からの出力を入力とする第16インバータ213と、第16インバータ213の出力端にゲートが連結され、第1PMOSトランジスタ209のドレインにドレインが連結され、且つそのソースは接地された第3NMOSトランジスタ215、及び第3NMOSトランジスタ215のドレインに入力端が連結され、第３制御信号であるPRBを出力する第5ラッチ器217からなっている。この構成により、ロウアドレスストローブバッファ117は、クロック信号PCLKがイネーブルされる際に第１制御信号RPを出力する。
【００２９】
図7に、図3に示したプレデコーディングロウアドレスサンプリングパルス発生部119の回路図を示す。プレデコーディングロウアドレスサンプリングパルス発生部119は、セルフリフレッシュ動作時にイネーブルされるセルフリフレッシュ（self refresh)動作信号であるPSRASと第4制御信号であるPRDとを入力とする第11NANDゲート221と、第11NANDゲート221からの出力を入力とする第17インバータ223と、第17インバータ223の出力端へ直列に連結された第18乃至第20インバータ225、226、227と、第17インバータ223からの出力と前記第20インバータ227からの出力とを入力とする第12NANDゲート229と、PSRASを入力とする第21インバータ230と、第21インバータ230の出力端にゲートが連結され、Vddにソースが連結された第2PMOSトランジスタ231と、RPにゲートが連結され、第2PMOSトランジスタ231のドレインにソースが連結された第3PMOSトランジスタ232と、第21インバータ230の出力端にゲートが連結され、第3PMOSトランジスタのドレインにドレインが連結された第4NMOSトランジスタ233と、RPにゲートが連結され、第4NMOSトランジスタ233のソースにドレインが連結され、且つそのソースは接地された第5NMOSトランジスタ234と、第4NMOSトランジスタ233のドレインにドレインが連結され、Vddにソースが連結され、且つVcchにはゲートが連結された第4PMOSトランジスタ235と、第4PMOSトランジスタ235のドレインにドレインが連結され、Vddにソースが連結された第5PMOSトランジスタ237と、第5PMOSトランジスタ237のドレインに入力端が連結された第22インバータ239と、第22インバータ239の出力端と入力端とに各々入力端と出力端とが連結された第23インバータ241と、第23インバータ241からの出力と第12NANDゲート229からの出力とを入力としてプレデコーディングロウアドレスサンプリングパルスPDRASPを出力する第13NANDゲート243と、第13NANDゲート243の出力端へ直列に連結された第24乃至第25インバータ245、247、及び第25インバータ247の出力端に入力端が連結され、第5PMOSトランジスタ237のゲートに出力端が連結された第26インバータ249とからなっている。この構成により、プレデコーディングロウアドレスサンプリングパルス発生部119は、ロウアドレスストローブバッファ117から出力される第１制御信号RPがイネーブルされる際に、プレデコーディングロウアドレス信号PDRAをロウアドレスとして使用可能とするためのプレデコーディングロウアドレスサンプリングパルス信号PDRASPを出力する。
【００３０】
図8に、図3に示したロウデコーダ（Row Decoder）123の回路図を示す。ロウデコーダ123は、イネーブル時にワードラインをプレチャージさせる第5制御信号であるROWPBPにゲートが連結され、Vddにソースがに連結された第6PMOSトランジスタ251と、第6PMOSトランジスタ251のドレインにドレインが連結され、ロウプレデコーダ115の出力PDRAにゲートが連結された第6NMOSトランジスタ253と、前記第6NMOSトランジスタ253のソースにドレインが連結され、PDRASPにゲートが連結され、又そのソースは接地された第7NMOSトランジスタ255、及び第6NMOSトランジスタ253のドレインに入力端が連結され、ワードラインNWEiに出力端が連結された第6ラッチ器257とからなっている。この構成によりロウデコーダ123は、プレデコーディングロウアドレスサンプリングパルス発生部119より出力されるプレデコーディングロウアドレスサンプリングパルス信号PDRASPとロウプレデコーダ115から出力されるプレデコーディングロウアドレス信号PDRAとがイネーブルされる際に、ワードラインNWEiを活性化させる。
【００３１】
図9に、図３に示したロウアドレス遅延信号発生部125の回路図を示す。ロウアドレス遅延信号発生部125は、PRBとセルフリフレッシュ動作時に周期的にパルスを発生するセルフリフレッシュ周期発振器出力信号であるSRSPとを入力としてPRDを出力する第14NANDゲート261からなっている。
【００３２】
図10に、図3に示したロウプレチャージパルス発生部127の回路図を示す。ロウプレチャージパルス発生部127は、PRDを入力とする第27インバータ271と、第27インバータ271へ直列に連結された第28乃至第30インバータ273、275、277と、第27インバータ271からの出力と前記第30インバータ277からの出力とを入力として第5制御信号であるROWPBPを出力する第15NANDゲート279とからなっている。
【００３３】
図11に、図3に示した相補ロウアドレスパルス発生部121の回路図を示す。相補ロウアドレスパルス発生部121は、PDRASPを入力とする第31インバータ281と、第31インバータ281からの出力を入力とする第32インバータ283と、第32インバータ283からの出力を入力とする第33インバータ285と、PDRASPと第33インバータ285からの出力とを入力とする第3NORゲート287、及び第3NORゲート287からの出力を入力として相補ロウアドレスパルスRAPBを出力する第34インバータ289からなっている。
【００３４】
図12に、図３に示した本実施形態の半導体メモリ装置のロウアドレス制御回路におけるタイミングチャートを示す。以下、該タイミングチャートを参照して、図3乃至図11に示した各回路の動作について詳細に説明する。
【００３５】
正常なロウアクティブ動作モードになれば、同期式DRAM半導体装置101に入力されるRASBとCSBは論理ローになり、CASBとWEは論理ハイになる。RASBとCSBは論理ハイに反転されて各々PRASとPCSになり、CASBとWEは論理ローに反転されて各々PCASFとPWEになり、ロウアドレスストローブバッファ117に入力される。また、BSとAiもロウアドレスストローブバッファ117に入力される。この状態で、図６に示すロウアドレスストローブバッファ117において外部クロック信号であるECLKが論理ハイになれば、PCLKも論理ハイになる。PCLKが論理ハイになれば、論理ハイのPRASFが生ずる。PCLKとPRAS及びPCSが論理ハイであり、且つPCASFとPWEFが論理ローであれば、ロウアドレスストローブバッファ117から出力されるPRBは論理ローになり、RPは論理ハイレべルのパルスになる。
【００３６】
またこのとき、図4に示したロウアドレスイネーブル信号発生部111において、第1NANDゲート133からの出力は論理ローになり、第1NORゲート135からの出力は論理ハイになる。ここで、PCLKが論理ハイであるため、第2NANDゲート137からの出力は論理ローになり、PRAは論理ハイになる。
【００３７】
そして図5に示したロウアドレスバッファ113において、PRAとPCLKとが論理ハイになれば、第2伝送ゲート157と第3伝送ゲート159とが導通し、第1ラッチ器149にラッチされていたAiは第2ラッチ器163と第3ラッチ器169とにラッチされ、RAiは論理ハイにイネーブルされ、RAiBは論理ローにイネーブルされる。ここでAiは、PCLKが論理ローである時に限って第1伝送ゲート147が導通するので、第1伝送ゲート147を通じて第1ラッチ器149にあらかじめラッチされている。PCLKが論理ハイになれば第1伝送ゲート147は不通になるので、AiはPCLKが論理ハイである間には第1伝送ゲート147を通過できない。このように、PCLKが発生すればPRAがイネーブルされ、PRAがイネーブルされれば直ちにRAiがイネーブルされるので、RAiがイネーブルされるまでの時間は非常に短い。RAiがイネーブルされれば、ロウプレデコーダ115の出力信号であるPDRAもまた論理ハイになる。
【００３８】
図7に示したプレデコーディングロウアドレスサンプリングパルス発生部119において、PSRASはセルフリフレッシュ動作でない時には常に論理ローである。従って、PSRASが論理ローである状態でRPが論理ハイになれば、第4NMOSトランジスタ233と第5NMOSトランジスタ234とが導通し、それにより第13NANDゲート243の出力信号は論理ハイになるため、PDRASPは論理ハイになる。
【００３９】
また、図8に示したロウデコーダ123において、第6NMOSトランジスタ253はPDRAが論理ハイになることによって既に導通状態にある。従ってPDRASPが論理ハイになった途端、第7NMOSトランジスタ255は導通して第6ラッチ器257の入力端は論理ローになる。従って、ロウデコーダ123に連結されたワードラインNWEiは論理ハイに活性化する。以上説明したワードラインNWEiの活性化するまでの時間は、ECLKが論理ハイになってからECLKの約半周期（T1）が経た時点である。このように、本実施形態のメモリ装置のロウアドレス制御回路においてワードラインを活性化する時間は、従来においてはECLKの1周期を越えていたのに比べて、はるかに短い。
【００４０】
ここで、本実施形態におけるPDRASPとRAiとは、それぞれ異なる構成により生ずるため、ロウデコーダ123に入力される信号のタイミングが変わることもあり得る。仮に、RAiに基づいて生成されるロウアドレス信号PDRAがPDRASPより後にロウデコーダ123に入力される場合、ロウデコーダ123は望まないロウアドレス信号をラッチするため、ロウアドレスバッファ113からの出力は、RAiが論理ハイにイネーブルされるまでは論理ロー状態を維持しなければならない。これを実現する為、図11に示した相補ロウアドレスパルス発生部121は、PDRASPが論理ローにディセーブルされるとRAPBを論理ローにイネーブルさせる。RAPBが論理ローになると、図5に示すロウアドレスバッファ113において第4NANDゲート173からの出力は論理ハイになり、それによって第1NMOSトランジスタ161と第2NMOSトランジスタ167とは導通する。その結果、第2ラッチ器163の入力と第3ラッチ器169の入力は論理ローになり、RAiとRAiBは論理ローにディセーブルされる。RAiが論理ローになれば、ロウプレデコーダ115からの出力信号であるPDRAもまた論理ローにディセーブルされる。
【００４１】
次に、本実施形態におけるロウプレチャージの動作について説明する。ロウプレチャージモードになれば、RASBとCASB及びCSBはロウアクティブモードと同一の論理レベルを維持する反面、WEは論理ハイから論理ローに変わる。従って、PWEFは論理ハイになる。この状態でPCLKが論理ハイになれば、図6に示したロウアドレスストローブバッファ117における第9NANDゲート205からの出力は論理ハイになり、第1PMOSトランジスタ209は不通になる。また、第10NANDゲート211からの出力は論理ローになり第3NMOSトランジスタ215は導通する。従って、第4ラッチ器217からの出力であるPRBは論理ハイになる。PRBが論理ハイになれば、図9に示したロウアドレス遅延信号発生部125からの出力信号であるPRDは論理ローにディセーブルされる。PRDが論理ローになれば、図10に示したロウプレチャージパルス発生部127からの出力信号であるROWPBPは論理ローパルスになり、それによって図8に示したロウデコーダ123の第6PMOSトランジスタ251が導通する。すると、第6ラッチ器257の入力端は論理ハイになるので、ワードラインNWEiは論理ローにプレチャージされる。
【００４２】
以上説明したように本実施形態によれば、ロウアクティブ動作時に、外部クロックECLKが入力されてからワードラインNWEiがイネーブルされるまでに要する時間は、ECLKの１周期(T1)よりも短い、内部クロック信号PCLKの約半周期となり、ワードラインNWEiが活性化するまでに要する時間は従来よりも約２５％速くなる。また、ロウプレチャージに要する時間も短縮される。
【００４３】
尚、本発明は本実施形態に限定されるものでなく、本発明の技術的思想内で、且つ当分野における通常の知識を有した者にとって、多くの変形が可能であることは明らかである。
【００４４】
【発明の効果】
以上説明したように本発明によれば、ワードラインを活性化する時間を短縮可能な半導体メモリ装置におけるロウアドレス制御回路を提供することができ、半導体メモリ装置としての動作速度も向上する。
【００４５】
【図面の簡単な説明】
【図１】従来の半導体メモリ装置におけるロウアドレス制御回路の構成を示すブロック図である。
【図２】従来の半導体メモリ装置におけるロウアドレス制御回路におけるタイミングチャートである。
【図３】本発明に係る一実施形態である半導体メモリ装置におけるロウアドレス制御回路の構成を示すブロック図である。
【図４】本実施形態におけるロウアドレスイネーブル信号発生部の回路図である。
【図５】本実施形態におけるロウアドレスバッファの回路図である。
【図６】本実施形態におけるロウアドレスストローブバッファの回路図である。
【図７】本実施形態におけるプレデコーディングロウアドレスサンプリングパルス発生部の回路図である。
【図８】本実施形態におけるロウデコーダの回路図である。
【図９】本実施形態におけるロウアドレス遅延信号発生部の回路図である。
【図１０】本実施形態におけるロウプレチャージパルス発生部の回路図である。
【図１１】本実施形態における相補ロウアドレスパルス発生部の回路図である。
【図１２】本実施形態の半導体メモリ装置におけるロウアドレス制御回路におけるタイミングチャートである。
【符号の説明】
111  ロウアドレス
113  ロウアドレスバッファ
115  ロウプレデコーダ
117  ロウアドレスストローブバッファ
119  プレデコーディングロウアドレスサンプリングパルス発生部
121  相補ロウアドレスパルス発生部
123  ロウデコーダ
125  ロウアドレス遅延信号発生部
127  ロウプレチャージパルス発生部
【図１】
0003787025.tif 000002
【図２】
0003787025.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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