(57)【特許請求の範囲】
【請求項１】
半導体チップを保持する基板を有するＢＧＡタイプの半導体装置が、複数、上記基板の厚さ方向に互いに積層されて設けられ、
互いに隣り合う各ＢＧＡタイプの半導体装置間の電気的導通を確保するための接続部が上記各ＢＧＡタイプの半導体装置間の間隔を維持するように設けられ、
上記各基板の内の少なくとも一つの基板は、その表面の面積が他の基板における表面の面積より大きく設定されて、上記他の基板より外方に突出した突出部を有していることを特徴とする積層型半導体装置。
【請求項２】
半導体チップを保持する基板を有するＢＧＡタイプの半導体装置が、複数、上記基板の厚さ方向に互いに積層されて設けられ、
互いに隣り合う各ＢＧＡタイプの半導体装置間の電気的導通を確保するための接続部が上記各ＢＧＡタイプの半導体装置間の間隔を維持するように設けられ、
上記各基板は、その表面の面積が他の基板における表面の面積より、基板の厚さ方向に沿って順次大きくなるように設定されており、
最も小さい基板以外の各基板は、それと隣り合う、小さい基板より外方に突出した突出部を有していることを特徴とする積層型半導体装置。
【請求項３】
互いに積層された各ＢＧＡタイプの半導体装置を保持する実装基板が設けられ、
より大きい基板を有するＢＧＡタイプの半導体装置は、実装基板に対して他のＢＧＡタイプの半導体装置より離間した位置に配置されていることを特徴とする請求項１または２記載の積層型半導体装置。
【請求項４】
上記突出部は、実装基板に対面するように設けられていることを特徴とする請求項３記載の積層型半導体装置。
【請求項５】
上記実装基板に対面する突出部上に、電子部品が取り付けられていることを特徴とする請求項４に記載の積層型半導体装置。
【請求項６】
上記突出部に対面する実装基板上に、電子部品が取り付けられていることを特徴とする請求項４または５記載の積層型半導体装置。
【請求項７】
上記接続部側の基板上に、半導体チップが保持されていることを特徴とする請求項１ないし６の何れか１項に記載の積層型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体チップを有する半導体基板を複数互いに積層した、高機能化及び小型化（薄型化）に有用な積層型半導体装置に関するものである。
【０００２】
【従来の技術】
近年、電子機器の小型化の要求に対応するものとして、また、組立工程の自動化に適合するものとして、ＣＳＰ（Chip Size Package)式の半導体装置が広く用いられている。
【０００３】
上記半導体装置においては、実装効率を高めるために、ＢＧＡ(Ball Grid Array)タイプの半導体装置を複数積み重ね、電気的に接続した積層半導体装置が知られている。このような積層半導体装置としては、例えば特開平１１−２６０９９９号公報や、特開平１１−３１７４９４号公報に開示されたものが挙げられる。
【０００４】
上記特開平１１−２６０９９９号公報に記載の積層半導体装置は、上面又は内部に半導体素子を搭載し、下面に球状金属接続部材を備えた１又は２以上の回路基板と、上面に複数の受動部品を搭載し、下面に球状金属接続部材を備えた少なくとも１つの回路基板とを、該球状金属接続部材で基板間を接続して積層してなるものである。
【０００５】
上記受動部品としては、半導体装置の高速化に伴う、スイッチングノイズの低減のためのバイパスコンデンサや、信号ラインの終端における信号の反射を抑制するために、信号ラインの終端に挿入された終端抵抗が挙げられる。これら受動部品は、表面実装できるようにチップ部品化されている。
【０００６】
前記特開平１１−３１７４９４号公報に記載の積層半導体装置は、図６に示すように、キャリア２１にチップセレクトチップ２３とメモリチップ２４とを搭載し、スタックバンプ２７によるスタック用のスタックパッドを設け、上記キャリア２１を所望の段数スタックした、チップセレクタ入り三次元メモリモジュールである。このような三次元メモリモジュールは、スタックバンプ２７を介して実装基板２９上に実装されて使用される。
【０００７】
上記各公報に記載の積層半導体装置は、実装基板上に電気的に、機械的に接続されて用いられる。また、実装基板上には、搭載した半導体素子や、メモリチップ２４や、チップセレクトチップ２３の搭載位置と異なる位置上に、外部接続端子や、配線パターン、さらに必要に応じて受動部品が設けられている。
【０００８】
【発明が解決しようとする課題】
ところが、上記各従来では、大型化を招来するという問題を生じている。つまり、特開平１１−２６０９９９号公報に記載の積層半導体装置は、受動部品のための基板を別に設けたため、高さが高くなり大型化するという問題を有している。一方、特開平１１−３１７４９４号公報に記載の積層半導体装置は、キャリア２１上にチップセレクトチップ２３とメモリチップ２４との双方を搭載しているため、チップセレクトチップ２３の搭載部分、キャリア２１の面積が大きくなり、やはり大型化するという問題を有している。
【０００９】
【課題を解決するための手段】
本発明の積層型半導体装置は、以上の課題を解決するために、半導体チップを保持する基板を有する半導体装置が、複数、上記基板の厚さ方向に互いに積層されて設けられ、互いに隣り合う各半導体装置間の電気的導通を確保するための接続部が上記各半導体装置間の間隔を維持するように設けられ、上記各基板の内の少なくとも一つの基板は、その表面の面積が他の基板における表面の面積より大きく設定されて、上記他の基板より外方に突出した突出部を有していることを特徴としている。
【００１０】
ところで、上記構成は、実装基板上に実装、つまり電気的、機械的に取り付けられて使用される。このような実装基板では、上記構成を搭載する面積以外に、外部との接続や、受動素子を搭載したり、それらの間を接続するための実装基板用配線パターンを形成したりする部分が必要なため、上記構成よりも表面の面積が大きく設定されていることが多い。
【００１１】
このことにより、単に、互いに大きさのそろった各半導体装置のみを積層した従来の積層型半導体装置を実装基板上に実装した場合、実装基板上に従来の積層型半導体装置がない、何ら電子部品が存在しない空間を有することになる。
【００１２】
一方、本発明の構成によれば、半導体装置の基板における表面の面積より表面の面積が大きく設定されて、上記半導体装置より外方に突出した突出部を有している半導体装置を、少なくとも一つ用いることで、上記突出部に受動素子などの電子部品を配置して、上記空間も利用できるようになり、上記構成の実装効率を向上でき、大型化を回避できる。
【００１３】
本発明の他の積層型半導体装置は、以上の課題を解決するために、半導体チップを保持する基板を有する半導体装置が、複数、上記基板の厚さ方向に互いに積層されて設けられ、互いに隣り合う各半導体装置間の電気的導通を確保するための接続部が上記各半導体装置間の間隔を維持するように設けられ、上記各基板は、その表面の面積が他の基板における表面の面積より、基板の厚さ方向に沿って順次大きくなるように設定されており、最も小さい基板以外の各基板は、それと隣り合う、小さい基板より外方に突出した突出部を有していることを特徴としている。
【００１４】
上記構成では、突出部をより多く設けることができて、実装効率をより向上でき、大型化の回避をより確実化できる。
【００１５】
上記積層型半導体装置においては、互いに積層された各半導体装置を保持する実装基板が設けられ、より大きい基板を有する半導体装置は、実装基板に対して他の半導体装置より離間した位置に配置されていることが好ましい。
【００１６】
上記構成は、より大きい基板を有する半導体装置を、実装基板に対して他の半導体装置より離間した位置に配置したことにより、より大きい基板を有する半導体装置と、実装基板との間の空間を、より広く確保することを確実化できて、実装効率をより向上でき、大型化の回避をより確実化できる。
【００１７】
上記積層型半導体装置では、上記突出部は、実装基板に対面するように設けられていることが望ましい。
【００１８】
上記積層型半導体装置においては、上記実装基板に対面する突出部上に、電子部品が取り付けられていることが好ましい。
【００１９】
上記積層型半導体装置では、上記突出部に対面する実装基板上に、電子部品が取り付けられていることが望ましい。
【００２０】
上記積層型半導体装置においては、上記接続部側の基板上に、半導体チップが保持されていることが好ましい。
【００２１】
【発明の実施の形態】
本発明の実施の形態について図１ないし図５に基づいて説明すれば、以下の通りである。
【００２２】
本発明の積層型半導体装置は、図１に示すように、略長方形板状の半導体装置１を２つ以上、各半導体装置１の厚さ方向に互いに積層して有している。上記半導体装置１は、略長方形板状の基板２と、基板２の中央部にワイヤボンディング方式にて搭載された半導体チップ３とを備えている。
【００２３】
基板２の素材としては、シリコン樹脂等の耐薬品性及び耐熱性に優れ、弾性を有するものであればよく、また、グラスファイバーを含ませた強化樹脂であってもよい。半導体チップ３としては、略長方形板状の樹脂製やセラミック製のパッケージに収納されたＣＰＵ(Central Processing Unit）やメモリが挙げられる。以下では、同一の機能・サイズを有する半導体チップ３を複数それぞれ用いた例を挙げるが、上記各半導体チップ３は相互に異なる機能やサイズをそれぞれ有していてもよい。
【００２４】
まず、積層する前の上記半導体装置１について説明する。半導体装置１では、図２に示すように、半導体チップ３は、Ｃｕ箔により配線パターンが形成された基板２の中央部に設けられた貫通開口部２ａ内に半導体チップ３を仮固定し、半導体チップ３と基板２の配線パターンとをＡｕワイヤ７により接続し、貫通開口部２ａ内に半導体チップ３をトランスファーモールド法による樹脂封止部８により封止して設けられている。
【００２５】
よって、半導体チップ３における、Ａｕワイヤ７により接続される各端子を有する前面の反対面となる背面は、後述する第二表面２ｃと面一となっている。樹脂封止部８も、第二表面２ｃ側にて、第二表面２ｃと面一となっている。また、半導体チップ３の前面及びＡｕワイヤ７を覆う側の樹脂封止部８の表面は、それが後述する第一表面２ｂから基板２の厚さ方向に突出する高さを後述する外部端子部５による接続部６の高さより低くなるように設定されている。
【００２６】
このように、半導体チップ３の各端子を接続部６側に設定すると共に、樹脂封止部８を、その背面を第二表面２ｃと面一とし、その前面を接続部６より低く設定したことにより、半導体装置１を積層したときに得られる積層型半導体装置の厚さを小さくできて、薄型化が可能となる。
【００２７】
半導体装置１の基板２には、半導体チップ３の搭載部分と相違する位置、例えば上記基板２の周辺部である各端部のそれぞれの表面上に、互いに隣り合う上記各半導体装置１を電気的に接続し、かつ機械的に結合するためのランド部４と、外部端子部５とが互いに対応するもの同士を電気的に接続して設けられている。なお、図では、ランド部４と外部端子部５とを、基板２の長手方向または短手方向両端部に設けたように図示しているが、四周辺部にそれぞれ設けることが好ましい。
【００２８】
外部端子部５は、半導体チップ３における、Ａｕワイヤ７により結線した前面側となる基板２の第一表面２ｂに、かつ互いに隣り合う他の半導体装置１のランド部４に対面する位置に設けられている。よって、ランド部４は、第一表面２ｂの反対面である第二表面２ｃにそれぞれ設けられている。なお、後述する最上段となる半導体装置１１では、ランド部４の形成を省いてもよい。
【００２９】
外部端子部５は、略球状のはんだボールをリフロー処理により形成されており、よって、基板２上にて、基板２の厚さ方向の外方に向かって立設されていて、各半導体装置１を互いに積層したとき、互いに隣り合う各半導体装置１を電気的に接続すると共に互いに離間した状態で機械的に結合できるものとなっている。
【００３０】
ランド部４と、外部端子部５と、半導体チップ３との相互間の電気的な接続は、第一表面２ｂ上の配線パターン、第二表面２ｃ上の配線パターン、及び基板２を厚さ方向に貫通したスルーホール２ｄに充填された導電体部を介して行われている。
【００３１】
上記スルーホール２ｄは、互いに対応するランド部４と外部端子部５とを電気的に接続するために、基板２をその厚さ方向に貫通するように設けられている。上記スルーホール２ｄには、アルミニウムや銅のような導電体が充填されている。上記導電体における外部端子部５の形成面とは反対側の、基板２上の露出端面は、ランド部４となっている。
【００３２】
本発明の積層型半導体装置では、これらのような各半導体装置１をそれらの厚さ方向に互いに重ね合わせ、加熱して積層したときに、互いに対面した位置のランド部４と、外部端子部５とによって、図１に示すように、略円柱状の接続部６がマトリックス状（碁盤の目状）にそれぞれ形成されている。
【００３３】
上記各接続部６の相互間での間隔は、特に限定されないが、互いの絶縁状態を維持しながら、全体の小型化を図るために、基板２の表面方向における外部端子部５の直径程度が好ましい。上記間隔が上記直径のとき、上記各接続部６のピッチは、上記直径の２倍程度となる。上記接続部６によって、積層により隣り合う各半導体装置１は、互いに間隔を有しながら（離間しながら）、電気的に接続され、かつ機械的に結合されることになる。
【００３４】
そして、上記積層型半導体装置においては、互いに隣り合う各半導体装置１内における最上段（半導体装置１の厚さ方向端部で、ランド部４側）の半導体装置１１が、他の半導体装置１より表面の面積を大きくして、他の半導体装置１よりそれらの表面方向に沿って外方に突出する、片持ち構造（ひさし構造）の突出部１１ａを有している。
【００３５】
また、このような突出部１１ａの接続部６側の表面上には、図３にも示すように、スイッチングノイズを除去するコンデンサや、信号の反射を除去する終端抵抗といった受動素子９が電子部品として設けられ、その受動素子９を半導体装置１１の配線パターンや、信号ラインや、バスラインに接続するための突出部配線パターンが設けられている。
【００３６】
上記受動素子９としては、他に、スイッチやコイルを用いることができる。さらに、受動素子９に代えて、能動素子、例えばトランジスタ、ダイオード、フォトダイオードといった、電子部品や、ＣＳＰ、ＩＣチップ（フリップチップ接続）といった電子部品も用いることもできる。上記受動素子９や能動素子は、実装が容易なことからチップ型が好ましい。
【００３７】
このような積層型半導体装置は、図４に示すように、実装基板１０上に実装、つまり電気的、機械的に取り付けられて使用される。このような実装基板１０では、積層型半導体装置を搭載する面積以外に、外部との接続や、受動素子を搭載したり、それらの間を接続するための実装基板用配線パターンを形成したりする部分が必要なため、半導体装置１よりも表面の面積が大きく設定されていることが多い。
【００３８】
このことにより、単に、半導体装置１のみを積層した従来の積層型半導体装置を実装基板１０上に実装した場合、実装基板１０上に従来の積層型半導体装置がない空間を有することになる。
【００３９】
ところが、本発明では、半導体装置１の表面の面積より表面の面積が大きく設定されて、上記半導体装置１より外方に突出した突出部１１ａを有している半導体装置１１を、少なくとも一つ用いることで、上記突出部１１ａに受動素子９などを配置して、上記空間も利用できるようになり、実装効率を向上できる。
【００４０】
また、本発明においては、特開平１１−２６０９９９号公報に記載のように、別層に受動部品のための回路基板を設けた場合と比べて、高速化などのための受動素子９を半導体装置１や半導体装置１１に対してより近くに配置できて、より高速化できる。
【００４１】
本発明の一変形例としては、図５に示すように、最上段の半導体装置１１の下段に、半導体装置１１より小さいが、半導体装置１より表面の面積が大きい半導体装置１２を設け、その半導体装置１２の下段に半導体装置１というように、下段から上段に向かって、半導体装置の外形サイズ（表面の面積）が順次大きくなるように積層してもよい。
【００４２】
これにより、半導体装置１１と実装基板１０との間の空間に、より多くの突出部を設けることができ、上記各突出部にそれぞれ受動素子９などを設けることによって、より一層実装効率及び高速化の改善が可能となる。
【００４３】
さらに、図４に示すように、半導体装置１１の突出部１１ａに対面する、実装基板１０上にも受動素子９などを設けてもよい。これによって、より一層実装効率及び高速化の改善が可能となる。
【００４４】
なお、上記では、半導体チップ３を基板２に対してワイヤボンディング方式にて搭載した例を挙げたが、それ以外の、例えばフリップチップ方式にて搭載した半導体装置を用いることも可能である。
【００４５】
【発明の効果】
本発明の積層型半導体装置は、以上のように、半導体チップを保持する基板を有する半導体装置が、複数、上記基板の厚さ方向に互いに積層されて設けられ、上記各基板の内の少なくとも一つの基板は、その表面の面積が他の基板における表面の面積より大きく設定されて、上記他の基板より外方に突出した突出部を有している構成である。
【００４６】
それゆえ、上記構成は、半導体装置の基板における表面の面積より表面の面積が大きく設定されて、上記半導体装置より外方に突出した突出部を有している半導体装置を、少なくとも一つ用いることで、上記突出部に受動素子などの電子部品を配置して、上記構成の実装効率を向上でき、大型化を回避できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の積層型半導体装置の正面構成図である。
【図２】上記積層型半導体装置に用いる半導体装置の構成図であって、（ａ）は平面図、（ｂ）は正面図、（ｃ）裏面図である。
【図３】上記積層型半導体装置の裏面側から見た斜視図である。
【図４】上記積層型半導体装置を実装基板に実装したときの正面構成図である。
【図５】上記積層型半導体装置の一変形例を示す正面構成図である。
【図６】従来の積層型半導体装置を示す正面構成図である。
【符号の説明】
１、１１、１２    半導体装置
２    基板
３    半導体チップ
６    接続部
９    受動素子（電子部品）
１１ａ  突出部
【図１】
0003813489.tif 000002
【図２】
0003813489.tif 000003
【図３】
0003813489.tif 000004
【図４】
0003813489.tif 000005
【図５】
0003813489.tif 000006
【図６】
0003813489.tif 000007