(57)【特許請求の範囲】
【請求項１】
上側に配設されたソース電極及びゲート電極と、底側に配設されたドレイン電極と、を含む縦型のＭＯＳトランジスタと、
前記ドレイン電極に接合され且つ前記縦型のＭＯＳトランジスタと共にダイシングされたヒートスプレッダと、前記ヒートスプレッダは前記ドレイン電極に電気的に接続されて第３リードとして機能することと、
前記ソース電極及びゲート電極の夫々に導電性の第１及び第２接合部材を介して電気的に接続された導電性の第１及び第２リードと、前記第１及び第２リードの夫々は、下端部において横方向に延び且つ前記ヒートスプレッダの第１側に並べて配置された足部を有することと、
前記縦型のＭＯＳトランジスタ、前記ヒートスプレッダ、及び前記第１及び第２リードの少なくとも前記足部の一部までを埋め包んで封止する絶縁性の封止体と、前記第３リードとして機能する前記ヒートスプレッダの底面、前記第１及び第２リードの前記足部の底面は、前記封止体の底面から露出し、且つ実質的に同一の平面上に配置されることと、
を具備することを特徴とする半導体パッケージ。
【請求項２】
前記ヒートスプレッダは導電性であり、且つ前記ドレイン電極に導電性の第３接合部材を介して電気的に接続され、第３リードとして機能することを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記縦型のＭＯＳトランジスタの前記上側に接続された、前記第１及び第２リードを含む全てのリードの足部は、前記ヒートスプレッダの第１側のみに並べて配置されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項４】
前記第１及び第２リードは、前記縦型のＭＯＳトランジスタに印加される第１及び第２電圧を夫々受ける唯一の端子であることを特徴とする請求項１に記載の半導体パッケージ。
【請求項５】
前記第１及び第２リードの夫々は導電性ストリップにより形成されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項６】
前記ヒートスプレッダは厚さｔ１を有する一方、前記導電性ストリップは厚さｔ２を有し、厚さ比の条件１＜ｔ１／ｔ２≦３を満足することを特徴とする請求項５に記載の半導体パッケージ。
【請求項７】
前記封止体は、前記第１及び第２リードの前記足部の実質的に全体を埋め包んで封止し、しかし、前記足部のつま先は、前記封止体の側面上で露出することを特徴とする請求項１に記載の半導体パッケージ。
【請求項８】
前記足部の前記つま先は、前記封止体の側面から０〜０．３ｍｍだけ突出することを特徴とする請求項７に記載の半導体パッケージ。
【請求項９】
前記第１及び第２リードの夫々は、前記縦型のＭＯＳトランジスタの前記上側に対向する基部と、前記基部から曲がって前記縦型のＭＯＳトランジスタ及び前記ヒートスプレッダの脇に沿って延びる脚部と、前記脚部から曲がって前記ヒートスプレッダから離れる側に延びる前記足部と、を具備することを特徴とする請求項１に記載の半導体パッケージ。
【請求項１０】
前記封止体は、前記縦型のＭＯＳトランジスタ、前記ヒートスプレッダ、及び前記第１及び第２リードの前記基部及び前記脚部の全体と、前記第１及び第２リードの前記足部の少なくとも一部を埋め包んで封止することを特徴とする請求項９に記載の半導体パッケージ。
【請求項１１】
前記脚部は、前記平面に対して９０°±１０°の角度をなすことを特徴とする請求項９に記載の半導体パッケージ。
【請求項１２】
前記第１及び第２接合部材の夫々は、０．００７〜０．０７ｍｍ2 の横断面積を有する接合部材を具備することを特徴とする請求項１に記載の半導体パッケージ。
【請求項１３】
前記第１及び第２接合部材の少なくとも一方は、０．２ｍｍ2 以上の横断面積を有する接合部材を具備することを特徴とする請求項１に記載の半導体パッケージ。
【請求項１４】
前記封止体はエポキシ樹脂を含む熱硬化性樹脂からなる群から選択された材料から実質的になることを特徴とする請求項１に記載の半導体パッケージ。
【請求項１５】
前記第１及び第２接合部材の夫々は、金及び半田からなる群から選択された材料から実質的になることを特徴とする請求項１に記載の半導体パッケージ。
【請求項１６】
前記ソース電極及びゲート電極と前記第１及び第２接合部材との間に夫々介在するバリアメタル層を更に具備し、前記第１及び第２接合部材の夫々は半田から実質的になることを特徴とする請求項１５に記載の半導体パッケージ。
【請求項１７】
前記ヒートスプレッダは、前記第１及び第２リードとは異なる材料から実質的になることを特徴とする請求項１に記載の半導体パッケージ。
【請求項１８】
半導体ウエハに、夫々が上側に配設されたソース電極及びゲート電極と底側に配設されたドレイン電極とを有する複数の半導体デバイスを形成する工程と、
前記複数の半導体デバイスの前記ドレイン電極に接合するように、前記半導体ウエハにヒートスプレッダ用の板を接合する工程と、
前記半導体ウエハを前記ヒートスプレッダ用の板と共にダイシングし、前記複数の半導体デバイスの夫々をヒートスプレッダが接合された縦型のＭＯＳトランジスタとして切り離す工程と、前記ヒートスプレッダは前記ドレイン電極に電気的に接続されて第３リードとして機能することと、
前記縦型のＭＯＳトランジスタの前記ソース電極及びゲート電極の夫々に導電性の第１及び第２接合部材を介して導電性の第１及び第２リードを電気的に接続する工程と、前記第１及び第２リードの夫々は、下端部において横方向に延び且つ前記ヒートスプレッダの第１側に並べて配置された足部を有することと、
前記縦型のＭＯＳトランジスタ、前記ヒートスプレッダ、及び前記第１及び第２リードの少なくとも前記足部の一部までを、絶縁性の封止体で埋め包んで封止する工程と、前記第３リードとして機能する前記ヒートスプレッダの底面、前記第１及び第２リードの前記足部の底面は、前記封止体の底面から露出し、且つ実質的に同一の平面上に配置されることと、
を具備することを特徴とする半導体パッケージの製造方法。
【請求項１９】
前記第１及び第２リードを電気的に接続する前で且つ前記ヒートスプレッダを接合する前に、前記ソース電極及びゲート電極上に前記第１及び第２接合部材の材料を配置する工程を更に具備することを特徴とする請求項１８に記載の半導体パッケージの製造方法。
【請求項２０】
前記第１及び第２リードを電気的に接続する工程は、フェイスダウンボンディングにより行うことを特徴とする請求項１８に記載の半導体パッケージの製造方法。
【請求項２１】
前記第１及び第２リードを電気的に接続する前に、前記第１及び第２リード上に前記第１及び第２接合部材の材料を配置する工程を更に具備することを特徴とする請求項２０に記載の半導体パッケージの製造方法。
【請求項２２】
前記ヒートスプレッダは導電性であり、且つ前記ドレイン電極に導電性の第３接合部材を介して電気的に接続され、第３リードとして機能することを特徴とする請求項１８に記載の半導体パッケージの製造方法。
【請求項２３】
前記第１及び第２リードはリードフレームの一部であり、前記方法は、前記ソース電極及びゲート電極の夫々に前記第１及び第２リードを接続した後、前記リードフレームから前記第１及び第２リードを切り離す工程を更に具備することを特徴とする請求項１８に記載の半導体パッケージの製造方法。
【請求項２４】
上側に配設されたソース電極及びゲート電極と、底側に配設されたドレイン電極と、を含む縦型のＭＯＳトランジスタと、
前記ドレイン電極に接合された導電性のヒートスプレッダと、前記ヒートスプレッダは前記ドレイン電極に導電性の第３接合部材を介して電気的に接続されて第３リードとして機能することと、前記ヒートスプレッダ及び前記第３接合部材は、前記縦型のＭＯＳトランジスタと共にダイシングされたものであることと、
前記ソース電極及びゲート電極の夫々に導電性の第１及び第２接合部材を介して電気的に接続された導電性の第１及び第２リードと、前記第１及び第２リードの夫々は導電性ストリップにより形成され、ここで、前記ヒートスプレッダは厚さｔ１を有する一方、前記導電性ストリップは厚さｔ２を有し、厚さ比の条件１＜ｔ１／ｔ２≦３を満足することと、前記第１及び第２リードの夫々は、前記縦型のＭＯＳトランジスタの前記上側に対向する基部と、前記基部から曲がって前記縦型のＭＯＳトランジスタ及び前記ヒートスプレッダの脇に沿って延びる脚部と、前記脚部から曲がって前記ヒートスプレッダから離れる側に延びる足部と、を具備することと、前記第１及び第２リードの前記足部は、前記ヒートスプレッダの第１側に並べて配置されることと、
前記縦型のＭＯＳトランジスタ、前記ヒートスプレッダ、及び前記第１及び第２リードの前記基部及び前記脚部の全体と、前記第１及び第２リードの前記足部の少なくとも一部を埋め包んで封止する絶縁性の封止体と、前記封止体はエポキシ樹脂を含む熱硬化性樹脂からなる群から選択された材料から実質的になることと、前記第３リードとして機能する前記ヒートスプレッダの底面、前記第１及び第２リードの前記足部の底面は、前記封止体の底面から露出し、且つ実質的に同一の平面上に配置されることと、
を具備することを特徴とする半導体パッケージ。
【請求項２５】
前記第１及び第２リードは、前記縦型のＭＯＳトランジスタに印加される第１及び第２電圧を夫々受ける唯一の端子であることを特徴とする請求項２４に記載の半導体パッケージ。
【請求項２６】
前記封止体は、前記第１及び第２リードの前記足部の実質的に全体を埋め包んで封止し、しかし、前記足部のつま先は、前記封止体の側面上で露出することを特徴とする請求項２４に記載の半導体パッケージ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、縦型のＭＯＳトランジスタを組込んだ半導体パッケージ及びその製造方法に関する。
【０００２】
【従来の技術】
図１７（ａ）は縦型のＭＯＳトランジスタを含むパワー半導体チップを組込んだ従来の半導体パッケージを示す平面線図である。図１７（ｂ）、（ｃ）は、図１７（ａ）図示の半導体パッケージの長手方向及びそれに直交する方向に沿った断面線図である。
【０００３】
図１７（ａ）〜（ｃ）図示の如く、リードフレーム１０１のデバイス搭載部（ベッド部）１１０に、パワー半導体チップ１０２が半田１０３を介して装着される。リードフレーム１０１は、Ｃｕ、Ｃｕ合金、Ｆｅ−４２Ｎｉ合金等の材料からなる。リードフレーム１０１は、ベッド部１１０、第１リード１１１、第２リード１１２、及びベッド部１１０に連続的につながる第３リード１１３を有する。チップ１０２は、ソース領域、ベース領域、ドレイン領域、及びゲート電極等により形成されるＭＯＳトランジスタを有する。
【０００４】
チップ１０２の上側表面には、Ａｌ等の金属電極１０７ａ、及び金もしくはＡｌ等の金属電極１０７ｂが配設される。金属電極１０７ａはソース電極（ソース引き出し電極を含む）を介してソース領域及びベース領域に電気的に接続される。金属電極１０７ｂはゲート電極（ゲート引き出し電極を含む）に電気的に接続される。
【０００５】
チップ１０２の金属電極１０７ａ、１０７ｂと、第１及び第２リード１１１、１１２とはＡｕワイヤ等のボンディングワイヤ１１６、１１４を介して電気的に接続される。チップ１０２と、ベッド部１１０、第１、第２及び第３リード１１１〜１１３の基部、ボンディングワイヤ１１６、１１４は、エポキシ樹脂等の樹脂封止体１０５により樹脂封止される。
【０００６】
【発明が解決しようとする課題】
図１７（ａ）〜（ｃ）に示す従来の半導体パッケージには次のような問題がある。パワー半導体デバイス例えば、縦型のＭＯＳトランジスタ等を含むチップに対しては、Ａｕワイヤの配線抵抗を低減するため、複数本のＡｕワイヤで接続を行う。この場合、電極パッド数を増やし、Ａｕワイヤの接続本数を増やすほど組み立て工程のインデックスが増加する。また、設計上も、ワイヤ長の関係に起因して配線抵抗を更に低減するのが難しくなる。
【０００７】
また、パワー半導体チップにおいては、放熱特性の確保が重要である。放熱特性向上の点からはデバイスが装着されるリードフレームのベッド部を厚くする方が有利である。この場合、リードフレームそのものを厚くする必要があり、半導体パッケー全体が大型となってしまう。また、リードフレームのベッド部のみを厚くすることは部品コストが大幅にアップとなる。従って、このようなリードフレームを製品に使用することは実際的でない。
【０００８】
米国特許第６，０４０，６２６（特開２０００−１１４４４５号公報に対応）には、配線抵抗を低減するため、縦型のＭＯＳトランジスタの半導体チップに第１リードを導電性接着剤を介して直接接合する構造が開示される。この構造では、しかし、半導体チップの放熱特性は改善されず、また、リードが樹脂封止体から突出するので小型化が難しい。
【０００９】
このような背景から、縦型のＭＯＳトランジスタを含むパワー半導体チップのような、より定格の大きい大電流半導体チップを組込んだ場合であっても、全体のサイズを増加させなくて済むような、半導体パッケージが求められている。
【００１０】
【課題を解決するための手段】
本発明の第１の視点は、半導体パッケージであって、
上側に配設されたソース電極及びゲート電極と、底側に配設されたドレイン電極と、を含む縦型のＭＯＳトランジスタと、
前記ドレイン電極に接合され且つ前記縦型のＭＯＳトランジスタと共にダイシングされたヒートスプレッダと、前記ヒートスプレッダは前記ドレイン電極に電気的に接続されて第３リードとして機能することと、
前記ソース電極及びゲート電極の夫々に導電性の第１及び第２接合部材を介して電気的に接続された導電性の第１及び第２リードと、前記第１及び第２リードの夫々は、下端部において横方向に延び且つ前記ヒートスプレッダの第１側に並べて配置された足部を有することと、
前記縦型のＭＯＳトランジスタ、前記ヒートスプレッダ、及び前記第１及び第２リードの少なくとも前記足部の一部までを埋め包んで封止する絶縁性の封止体と、前記第３リードとして機能する前記ヒートスプレッダの底面、前記第１及び第２リードの前記足部の底面は、前記封止体の底面から露出し、且つ実質的に同一の平面上に配置されることと、
を具備することを特徴とする。
【００１１】
本発明の第２の視点は、半導体パッケージの製造方法であって、
半導体ウエハに、夫々が上側に配設されたソース電極及びゲート電極と底側に配設されたドレイン電極とを有する複数の半導体デバイスを形成する工程と、
前記複数の半導体デバイスの前記ドレイン電極に接合するように、前記半導体ウエハにヒートスプレッダ用の板を接合する工程と、
前記半導体ウエハを前記ヒートスプレッダ用の板と共にダイシングし、前記複数の半導体デバイスの夫々をヒートスプレッダが接合された縦型のＭＯＳトランジスタとして切り離す工程と、前記ヒートスプレッダは前記ドレイン電極に電気的に接続されて第３リードとして機能することと、
前記縦型のＭＯＳトランジスタの前記ソース電極及びゲート電極の夫々に導電性の第１及び第２接合部材を介して導電性の第１及び第２リードを電気的に接続する工程と、前記第１及び第２リードの夫々は、下端部において横方向に延び且つ前記ヒートスプレッダの第１側に並べて配置された足部を有することと、
前記縦型のＭＯＳトランジスタ、前記ヒートスプレッダ、及び前記第１及び第２リードの少なくとも前記足部の一部までを、絶縁性の封止体で埋め包んで封止する工程と、前記第３リードとして機能する前記ヒートスプレッダの底面、前記第１及び第２リードの前記足部の底面は、前記封止体の底面から露出し、且つ実質的に同一の平面上に配置されることと、
を具備することを特徴とする。
【００１２】
本発明の第３の視点は、半導体パッケージであって、
上側に配設されたソース電極及びゲート電極と、底側に配設されたドレイン電極と、を含む縦型のＭＯＳトランジスタと、
前記ドレイン電極に接合された導電性のヒートスプレッダと、前記ヒートスプレッダは前記ドレイン電極に導電性の第３接合部材を介して電気的に接続されて第３リードとして機能することと、前記ヒートスプレッダ及び前記第３接合部材は、前記縦型のＭＯＳトランジスタと共にダイシングされたものであることと、
前記ソース電極及びゲート電極の夫々に導電性の第１及び第２接合部材を介して電気的に接続された導電性の第１及び第２リードと、前記第１及び第２リードの夫々は導電性ストリップにより形成され、ここで、前記ヒートスプレッダは厚さｔ１を有する一方、前記導電性ストリップは厚さｔ２を有し、厚さ比の条件１＜ｔ１／ｔ２≦３を満足することと、前記第１及び第２リードの夫々は、前記縦型のＭＯＳトランジスタの前記上側に対向する基部と、前記基部から曲がって前記縦型のＭＯＳトランジスタ及び前記ヒートスプレッダの脇に沿って延びる脚部と、前記脚部から曲がって前記ヒートスプレッダから離れる側に延びる足部と、を具備することと、前記第１及び第２リードの前記足部は、前記ヒートスプレッダの第１側に並べて配置されることと、
前記縦型のＭＯＳトランジスタ、前記ヒートスプレッダ、及び前記第１及び第２リードの前記基部及び前記脚部の全体と、前記第１及び第２リードの前記足部の少なくとも一部を埋め包んで封止する絶縁性の封止体と、前記封止体はエポキシ樹脂を含む熱硬化性樹脂からなる群から選択された材料から実質的になることと、前記第３リードとして機能する前記ヒートスプレッダの底面、前記第１及び第２リードの前記足部の底面は、前記封止体の底面から露出し、且つ実質的に同一の平面上に配置されることと、
を具備することを特徴とする。
【００１３】
更に、本発明の実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００１４】
【発明の実施の形態】
本発明の実施の形態について図面を参照して以下に説明する。
【００１５】
（第１の実施の形態）
図１（ａ）は縦型のＭＯＳトランジスタを含むパワー半導体チップを組込んだ本発明の第１の実施の形態に係る半導体パッケージを示す平面図である。図１（ｂ）、（ｃ）は、図１（ａ）図中のIB−IB線に沿った断面図、及びIC−IC線に沿った断面図である。図２（ａ）、（ｂ）は、図１（ａ）図示の半導体パッケージの底面図及びリードが形成された側の側面図である。
【００１６】
この実施の形態の半導体パッケージ１０は、縦型のＭＯＳトランジスタを含むパワー半導体チップ２を有する。後述するように、チップ２の上側にソース電極（ソース引き出し電極を含む）及びゲート引き出し電極８が配設される。また、チップ２の底側にドレイン電極が配設される。半導体チップ２は、半田（導電性の接合部材）３を介して導電性のヒートスプレッダ６上に装着される。
【００１７】
ソース電極及びゲート引き出し電極８上には、Ａｕ等の導電性材料からなるバンプコンタクト（導電性の接合部材）７ａ、７ｂが夫々配設される。バンプコンタクト７ａ、７ｂには、導電性ストリップからなる第１及び第２リード１１、１２が夫々接合される。従って、第１リード１１はバンプコンタクト７ａを介してソース電極に電気的に接続される。第２リード１２はバンプコンタクト７ｂを介してゲート電極引き出し電極８に電気的に接続される。なお、ヒートスプレッダ６は、半田３を介して半導体チップ２の底部のドレイン電極に電気的に接続されているため、第３リードとして機能する。
【００１８】
ヒートスプレッダ６は、Ｃｕ、Ｍｏ、Ｗ等の板部材や板部材の貼合せ構造、例えばＣＫＣ材（Ｃｕ／Ｋｏｖａｒ／Ｃｕ）から形成される。第１及び第２リード１１、１２の導電性ストリップはＣｕ、Ｃｕ合金等から形成される。ヒートスプレッダ６の厚さｔ１は、第１及び第２リード１１、１２の導電性ストリップの厚さｔ２より厚い（ｔ１＞ｔ２）。ヒートスプレッダ６の厚さｔ１は０．１５〜０．５ｍｍ、望ましくは０．１５〜０．３ｍｍに設定される。リードの導電性ストリップの厚さｔ２は０．１〜０．３ｍｍ、望ましくは０．１２〜０．１５ｍｍに設定される。リードの導電性ストリップの厚さｔ２に対するヒートスプレッダ６の厚さｔ１の比（ｔ１／ｔ２）は、１＜ｔ１／ｔ２≦３に設定される。これにより、ヒートスプレッダ６を介するチップ２の放熱特性が高いものとなる。なお、本実施の形態において、例えば、リードの導電性ストリップの厚さは約０．１５ｍｍで、ヒートスプレッダ６の厚さは約０．３ｍｍである。
【００１９】
第１及び第２リード１１、１２の夫々は、基部Ｌ１、脚部Ｌ２、及び足部Ｌ３を有する。基部Ｌ１はチップ２の上側の面に対して平行（水平）に対向する。脚部Ｌ２は基部Ｌ１から曲がって半導体チップ２及びヒートスプレッダ６の脇に沿って垂直に延びる。足部Ｌ３は脚部Ｌ２から曲がってヒートスプレッダ６から離れる側に水平に延びる。第１及び第２リード１１、１２のヒートスプレッダ６の１つの側のみに引出され、それらの足部Ｌ３は同側において横に並べて配置される。
【００２０】
本実施の形態において、基部Ｌ１、脚部Ｌ２、及び足部Ｌ３の屈曲角度は略９０度に設定される。この構成は、半導体パッケージ１０の小型化に寄与する。従来の半導体パッケージでは、リードに支持機能を持たせているため、リードの脚部（図１（ｂ）図示の脚部Ｌ２に対応）は水平面（パッケージの実装面）に対して大きな角度をなすように形成される。これに対して、本実施の形態に係る半導体パッケージ１においては、リードの脚部Ｌ２は、水平面（パッケージの実装面）に対して、９０°±１０°、望ましくは９０°±５°の角度をなすように配設される。
【００２１】
半導体チップ２、半田３、ヒートスプレッダ６、第１及び第２リード１１、１２、バンプコンタクト７ａ、７ｂを埋め包んで封止するように絶縁性の封止体５が形成される。封止体５はエポキシ樹脂等の熱硬化性樹脂からなる群から選択された材料から実質的になる。ヒートスプレッダ６の底面、第１及び第２リード１１、１２の足部Ｌ３の底面は、封止体５の底面から露出する。部材６、Ｌ３、５の底面は、実質的に同一の水平面（パッケージの実装面）上に配置される。
【００２２】
なお、第１及び第２リード１１、１２の足部Ｌ３のつま先は、封止体５の側面上で露出させることができる。これにより、半導体パッケージ１０を実装した際に、回路基板に対する第１及び第２リード１１、１２の接合状態を視認することができる。但し、足部Ｌ３のつま先の突出長さｄ（図４参照）は、０〜０．３ｍｍ、望ましくは０．１〜０．２ｍｍとする。この構成に代え、透明な樹脂等からなる封止体を使用しても、第１及び第２リード１１、１２の接合状態を視認することができる。
【００２３】
図３は半導体パッケージ１０の半導体チップ２の内部構造を示す断面図である。図４は半導体チップ２と、ヒートスプレッダ６、第１リード１１との関係を示す断面図である。
【００２４】
チップ２は、例えば、ｎ型シリコン半導体基板Ｓｕｂを用いて形成される。基板Ｓｕｂの表面内にはｐ型ベース領域４２が形成される。ｐ型ベース領域４２の表面内にはｎ型ソース領域４３が形成される。ｐ型ベース領域４２の表面内にはまたｐ型コンタクト領域４２ａが形成される。ｐ型ベース領域４２が形成されていない基板Ｓｕｂの裏面側は、ｎ型ドレイン領域４１となる。
【００２５】
基板Ｓｕｂの表面から垂直下方に向かって複数のトレンチ４０が形成される。トレンチ４０はｎ型ソース領域４３、ｐ型ベース領域４２を貫通してドレイン領域４１の所定の深さまでに達する。即ち、トレンチ４０の底面は、ドレイン領域４１中に形成される。トレンチ４０の内側壁上には、例えば、熱酸化により形成されたシリコン酸化膜等のゲート絶縁膜４４が形成される。ゲート絶縁膜４４は、実質的にトレンチ４０の開口端まで形成される。ゲート絶縁膜４４は、エッチング処理により基板Ｓｕｂの主面より幾分下に形成されることもある。トレンチ４０内には更に、ゲート絶縁膜４４に被覆された状態でポリシリコン等からなるゲート電極４５が埋め込まれる。トレンチ４０の入口を閉鎖するように、即ちゲート電極４５及びゲート絶縁膜４４の頂部を覆うように、基板Ｓｕｂ上に層間絶縁膜４６が形成される。層間絶縁膜４６は、例えば、リフロー性の高いＢＰＳＧ等の材料からなり、リフローにより表面が平坦化される。
【００２６】
ゲート電極４５は、基板Ｓｕｂの主面上に形成されたアルミニウム等のからなるゲート引き出し電極８に電気的に接続される。層間絶縁膜４６上にアルミニウム等からなるソース電極１５が配設される。ソース電極１５は、層間絶縁膜４６に形成されたコンタクトホールを通してｎ型ソース領域４３及びｐ型コンタクト領域４２ａに電気的に接続される。なお、ソース電極１５と、ｎ型ソース領域４３及びｐ型コンタクト領域４２ａとの間には、ＴｉＷ膜等のバリアメタル層を介在させることもできる。ソース電極１５及びゲート引き出し電極８上には、チップ２を被覆保護するシリコン窒化膜等からなるパッシベーション膜４が配設される。一方、基板Ｓｕｂの裏面上には、ドレイン領域４１と電気的に接続されるようにドレイン電極１６が配設される。
【００２７】
なお、上述の如く、ソース電極１５及びゲート引き出し電極８には、バンプコンタクト７ａ、７ｂを介して第１及び第２リード１１、１２が電気的に接続される。また、ドレイン電極１６には半田３を介してヒートスプレッダ６が電気的に接続される。図４図示の如く、バンプコンタクト７ａ、７ｂは、パッシベーション膜４の開口部を通してソース電極１５及びゲート引き出し電極８に接合され、パッシベーション膜４の上側に突出する。バンプコンタクト７ａ、７ｂの夫々は０．００７〜０．０７ｍｍ2 の横断面積を有する。第１及び第２リード１１、１２の基部Ｌ１の端部は、バンプコンタクト７ａ、７ｂを越えてチップ２の中心側まで延在する。
【００２８】
図５は第１の実施の形態に係る半導体パッケージの製造方法を示すフローチャートである。図６（ａ）〜（e）は同製造方法における加工品の変化を順に示す図である。
【００２９】
まず、シリコン等の半導体ウエハＷを用意する。ウエハＷに、上述の構造を有する半導体デバイス、即ち縦型のＭＯＳトランジスタとなる部分を多数形成する（工程Ｓ１）。次に、多数の半導体デバイスのソース電極及びゲート引き出し電極に対応するウエハＷの部分上に、Ａｕ等の導電性材料からなるバンプコンタクト７ａ、７ｂを夫々形成する（工程Ｓ２：図６（ａ））。バンプコンタクト７ａ、７ｂは、スタッドバンプボンダーを用いる方法、メッキを用いる方法等により形成することができる。
【００３０】
次に、ウエハＷの底部、即ち半導体デバイスのドレイン電極とヒートスプレッダ用の円板ＨＳとを半田により接合する（工程Ｓ３：図６（ｂ））。この時、半田は、ウエハＷの裏面にあらかじめ蒸着しておくこともできるし、ヒートスプレッダ用の円板ＨＳの表面にメッキしておくこともできる。また、接合の形態としては、例えば、ウエハレベルでの接合の他に、ダイシング後のチップレベルでの接合を行うこともできる。
【００３１】
次に、ウエハＷをヒートスプレッダ用の円板ＨＳと共にダイシングする。これにより、半田３を介してヒートスプレッダ６に半導体チップ２が装着された中間構造ＭＳを多数切り出す（工程Ｓ４：図６（ｃ））。
【００３２】
次に、第１及び第２リード１１、１２の材料となるリードフレームに対して、中間構造ＭＳを接合する（工程Ｓ５：図６（ｄ））。この際、チップ２を逆さにして、即ちチップ２の主面（バンプコンタクト７ａ、７ｂが配設された側）を下にして、フェイスダウンボンディングを行う。図７は、フェイスダウンボンディングの際の、第１及び第２リード１１、１２の材料となるリードフレーム１とチップ２との関係を示す底面図である。この際、ボンディングの方法として、例えば超音波熱圧着法等を用いる。この場合、リードフレーム１には、例えば、メッキを施したＰＰＦ（Pre-Plating Lead Frame）等を用いる。メッキはＮｉ／Ｐｄ／Ａｕ等の材料からなる。
【００３３】
次に、上記工程で得られた構造に対して、絶縁性の封止体５を、例えば、モールディングにより形成する（工程Ｓ６：図６（e））。封止体５の材料は、例えば、エポキシ樹脂等の熱硬化性樹脂からなる群から選択する。このようにして形成した封止体５により、半導体チップ２、半田３、ヒートスプレッダ６、第１及び第２リード１１、１２を埋め包んで封止する。なお、樹脂封止後の状態において、ヒートスプレッダ６の底面、第１及び第２リード１１、１２の足部Ｌ３の底面が、封止体５の底面から露出する。また、部材６、Ｌ３、５の底面は、実質的に同一の水平面（パッケージの実装面）上に配置される。
【００３４】
上述のように、第１の実施の形態に係る半導体パッケージ１０の製造方法においては、半導体チップ２をヒートスプレッダ６上へ装着し、その後、バンプコンタクト７ａ、７ｂを介してリードフレーム１上へフェイスダウンボンディングする。これにより、半導体チップをリードフレーム上へ装着する従来の半導体パッケージにおいて特性上のネックとなっていた、配線抵抗や熱抵抗を低減することが可能となる。
【００３５】
また、第１の実施の形態に係る半導体パッケージ１０においては、ヒートスプレッダ６が形成する第３リード（ドレインリード）の端子部分と、ヒートスプレッダ６の片側に並べられた第１及び第２リード（ソースリード、ゲートリード）１１、１２の端子部分とが、封止体５の底面において実質的に同一の水平面（パッケージの実装面）上に配置される。これにより、複数のリードを樹脂封止体の両側面より取り出す従来の半導体パッケージに比べて、サイズを大幅に小型化することができる。また、より定格の大きい大電流半導体チップを複数個同一のパッケージに収めることも可能となり、面積効率の向上を図ることがきる。
【００３６】
（第２の実施の形態）
図８は縦型のＭＯＳトランジスタを含むパワー半導体チップを組込んだ本発明の第２の実施の形態に係る半導体パッケージを示す断面図である。図９は図８図示の半導体パッケージにおける半導体チップの内部構造を示す断面図である。
【００３７】
この実施の形態の半導体パッケージ５０は、第１の実施の形態と同様の縦型のＭＯＳトランジスタを含むパワー半導体チップ２を有する。即ち、図９図示の如く、チップ２の上側にソース電極（ソース引き出し電極を含む）１５及びゲート引き出し電極８が配設される。また、チップ２の底側にドレイン電極１６が配設される。半導体チップ２は、半田（導電性の接合部材）３を介して導電性のヒートスプレッダ６上に装着される。
【００３８】
ソース電極１５及びゲート引き出し電極８上には、半田からなるバンプコンタクト（導電性の接合部材）２７ａ、２７ｂが夫々配設される。バンプコンタクト２７ａ、２７ｂとソース電極１５及びゲート引き出し電極８との間には、Ｐｄ層（又はＡｕ層）２３／Ｎｉ層２２／Ｔｉ層２１からなるバリアメタル積層構造２０が配設される。ソース電極１５及びゲート引き出し電極８がアルミニウム膜からなる場合、通常、直接半田接続はしない（場合によっては直接接続をすることもできる）。そこで、両者の間にバリアメタル積層構造２０を介在させることにより、両者の接続状態を良好なものとする。バリアメタル層２１、２２、２３は、例えば、真空蒸着法等により形成される。バンプコンタクト２７ａ、２７ｂは、Ｐｄ層更にはこの層を越えてＮｉ層に接合する。
【００３９】
バンプコンタクト２７ａ、２７ｂには、導電性ストリップからなる第１及び第２リード１１、１２が夫々接合される。従って、第１リード１１はバンプコンタクト２７ａを介してソース電極１５に電気的に接続される。第２リード１２はバンプコンタクト２７ｂを介してゲート電極引き出し電極８に電気的に接続される。なお、ヒートスプレッダ６は、半田３を介してドレイン電極１６に電気的に接続されているため、第３リードとして機能する。
【００４０】
半導体チップ２、半田３、ヒートスプレッダ６、第１及び第２リード１１、１２、バンプコンタクト２７ａ、２７ｂを埋め包んで封止するように絶縁性の封止体５が形成される。ヒートスプレッダ６の底面、第１及び第２リード１１、１２の足部Ｌ３の底面は、封止体５の底面から露出する。部材６、Ｌ３、５の底面は、実質的に同一の水平面（パッケージの実装面）上に配置される。
【００４１】
図１０は第２の実施の形態に係る半導体パッケージの製造方法を示すフローチャートである。この製造方法における加工品の変化は図６（ａ）〜（e）に示すものと同じである。
【００４２】
まず、シリコン等の半導体ウエハＷを用意する。ウエハＷに、上述の構造を有する半導体デバイス、即ち縦型のＭＯＳトランジスタとなる部分を多数形成する（工程Ｓ１１）。次に、多数の半導体デバイスのソース電極及びゲート引き出し電極に対応するウエハＷの部分上に、バリアメタル層２１、２２、２３を順に形成する（工程Ｓ１２）。バリアメタル層２１、２２、２３は、例えば、真空蒸着法等を利用して形成することができる。
【００４３】
次に、バリアメタル層２３上に半田からなるバンプコンタクト２７ａ、２７ｂを夫々形成する（工程Ｓ１３：図６（ａ））。バンプコンタクト２７ａ、２７ｂは、例えば、半田印刷法、半田メッキ法、半田ボール搭載法等を用いて形成することができる。
【００４４】
以降は、前述のように、工程Ｓ３〜Ｓ６に従って、ヒートスプレッダ用の円板ＨＳの半田付け、ダイシング、フェイスダウンボンディング、モールディングを行い、図８及び図９図示の半導体パッケージ５０を形成する。なお、第２の実施の形態においては、バンプコンタクト２７ａ、２７ｂが半田からなるため、工程Ｓ５フェイスダウンボンディングにおいて、例えば、パルスヒート法を用いることができる。
【００４５】
第２の実施の形態に係る半導体パッケージ５０の製造方法においても、従来特性上のネックとなっていた、配線抵抗や熱抵抗を低減することが可能となる。また、第２の実施の形態に係る半導体パッケージ５０においても従来に比べてパッケージサイズを大幅に小型化することができる。
【００４６】
（第３の実施の形態）
図１１（ａ）は縦型のＭＯＳトランジスタを含むパワー半導体チップを組込んだ本発明の第３の実施の形態に係る半導体パッケージを示す平面図である。図１１（ｂ）、（ｃ）は、図１１（ａ）図中のXIB −XIB 線に沿った断面図、及びXIC −XIC 線に沿った断面図である。図１２は図１１（ａ）図示の半導体パッケージにおける半導体チップの内部構造を示す断面図である。
【００４７】
この実施の形態の半導体パッケージ６０は、第１及び第２の実施の形態と同様の縦型のＭＯＳトランジスタを含むパワー半導体チップ２を有する。即ち、図１２図示の如く、チップ２の上側にソース電極（ソース引き出し電極を含む）１５及びゲート引き出し電極８が配設される。また、チップ２の底側にドレイン電極１６が配設される。半導体チップ２は、半田（導電性の接合部材）３を介して導電性のヒートスプレッダ６上に装着される。
【００４８】
ソース電極１５及びゲート引き出し電極８に対応して、チップ２を被覆保護するシリコン窒化膜等からなるパッシベーション膜４に大きな開口が形成される。これらの開口内で電極に接続され且つ上方に突出するように、半田からなる接合部材（導電性の接合部材）６２ａ、６２ｂが夫々配設される。ソース電極１５上の接合部材６２ａは、０．２ｍｍ2 以上の横断面積を有し、通常のバンプコンタクトよりもかなり大きなものとなっている。
【００４９】
接合部材６２ａ、６２ｂには、導電性ストリップからなる第１及び第２リード１１、１２が夫々接合される。従って、第１リード１１は接合部材６２ａを介してソース電極１５に電気的に接続される。第２リード１２は接合部材６２ｂを介してゲート電極引き出し電極８に電気的に接続される。なお、ヒートスプレッダ６は、半田３を介してドレイン電極１６に電気的に接続されているため、第３リードとして機能する。
【００５０】
半導体チップ２、半田３、ヒートスプレッダ６、第１及び第２リード１１、１２、接合部材６２ａ、６２ｂを埋め包んで封止するように絶縁性の封止体５が形成される。ヒートスプレッダ６の底面、第１及び第２リード１１、１２の足部Ｌ３の底面は、封止体５の底面から露出する。部材６、Ｌ３、５の底面は、実質的に同一の水平面（パッケージの実装面）上に配置される。
【００５１】
図１３は第３の実施の形態に係る半導体パッケージの製造方法を示すフローチャートである。
【００５２】
まず、シリコン等の半導体ウエハを用意する。ウエハに、上述の構造を有する半導体デバイス、即ち縦型のＭＯＳトランジスタとなる部分を多数形成する（工程Ｓ２１）。この際、各半導体デバイスの接合部材６２ａ、６２ｂを形成する対応する位置には、パッシベーション膜４に大きな開口を形成しておく。
【００５３】
次に、ウエハの底部、即ち半導体デバイスのドレイン電極とヒートスプレッダ用の円板とを半田により接合する（工程Ｓ２２）。この時、半田は、ウエハの裏面にあらかじめ蒸着しておくこともできるし、ヒートスプレッダ用の円板の表面にメッキしておくこともできる。また、接合の形態としては、例えば、ウエハレベルでの接合の他に、ダイシング後のチップレベルでの接合を行うこともできる。
【００５４】
次に、ウエハをヒートスプレッダ用の円板と共にダイシングする。これにより、半田３を介してヒートスプレッダ６に半導体チップ２が装着された中間構造を多数切り出す（工程Ｓ２３）。
【００５５】
次に、第１及び第２リード１１、１２の材料となるリードフレームに対して、中間構造を接合する（工程Ｓ２４）。この際、まず、リードフレーム上に接合部材６２ａ、６２ｂの材料となる半田を配置する。次に、チップ２を逆さにしてリードフレームに対して位置合せを行い、接合部材６２ａ、６２ｂの材料となる半田をリフローさせる。このようにして、リードフレームに対して、チップ２のフェイスダウンボンディングを行う。
【００５６】
次に、上記工程で得られた構造に対して、絶縁性の封止体５を、例えば、モールディングにより形成する（工程Ｓ２５）。このようにして形成した封止体５により、半導体チップ２、半田３、ヒートスプレッダ６、第１及び第２リード１１、１２を埋め包んで封止する。
【００５７】
第３の実施の形態に係る半導体パッケージ６０の製造方法においても、従来特性上のネックとなっていた、配線抵抗や熱抵抗を低減することが可能となる。また、第１及び第２リード１１、１２を接続する接合部材６２ａ、６２ｂの半田をフェイスダウンボンディングの工程において直接供給するため、第１の実施の形態に比べて製造方法の簡略化が図ることができる。また、第３の実施の形態に係る半導体パッケージ６０においても従来に比べてパッケージサイズを大幅に小型化することができる。
【００５８】
（第４の実施の形態）
図１４は縦型のＭＯＳトランジスタを含むパワー半導体チップを組込んだ本発明の第４の実施の形態に係る半導体パッケージを示す断面図である。図１５は図１４図示の半導体パッケージにおける半導体チップの内部構造を示す断面図である。
【００５９】
この実施の形態の半導体パッケージ７０は、第１乃至第３の実施の形態と同様の縦型のＭＯＳトランジスタを含むパワー半導体チップ２を有する。即ち、図１５図示の如く、チップ２の上側にソース電極（ソース引き出し電極を含む）１５及びゲート引き出し電極８が配設される。また、チップ２の底側にドレイン電極１６が配設される。半導体チップ２は、半田（導電性の接合部材）３を介して導電性のヒートスプレッダ６上に装着される。
【００６０】
ソース電極１５及びゲート引き出し電極８に対応して、チップ２を被覆保護するシリコン窒化膜等からなるパッシベーション膜４に大きな開口が形成される。これらの開口内で電極に接続され且つ上方に突出するように、半田からなる接合部材（導電性の接合部材）７２ａ、７２ｂが夫々配設される。ソース電極１５上の接合部材７２ａは、０．２ｍｍ2 以上の横断面積を有し、通常のバンプコンタクトよりもかなり大きなものとなっている。
【００６１】
接合部材７２ａ、７２ｂとソース電極１５及びゲート引き出し電極８との間には、Ｐｄ層（又はＡｕ層）２３／Ｎｉ層２２／Ｔｉ層２１からなるバリアメタル積層構造２０が配設される。ソース電極１５及びゲート引き出し電極８がアルミニウム膜からなる場合、通常、直接半田接続はしない（場合によっては直接接続をすることもできる）。そこで、両者の間にバリアメタル積層構造２０を介在させることにより、両者の接続状態を良好なものとする。バリアメタル層２１、２２、２３は、例えば、真空蒸着法等により形成される。接合部材７２ａ、７２ｂは、Ｐｄ層更にはこの層を越えてＮｉ層に接合する。
【００６２】
接合部材７２ａ、７２ｂには、導電性ストリップからなる第１及び第２リード１１、１２が夫々接合される。従って、第１リード１１は接合部材７２ａを介してソース電極１５に電気的に接続される。第２リード１２は接合部材７２ｂを介してゲート電極引き出し電極８に電気的に接続される。なお、ヒートスプレッダ６は、半田３を介してドレイン電極１６に電気的に接続されているため、第３リードとして機能する。
【００６３】
半導体チップ２、半田３、ヒートスプレッダ６、第１及び第２リード１１、１２、接合部材７２ａ、７２ｂを埋め包んで封止するように絶縁性の封止体５が形成される。ヒートスプレッダ６の底面、第１及び第２リード１１、１２の足部Ｌ３の底面は、封止体５の底面から露出する。部材６、Ｌ３、５の底面は、実質的に同一の水平面（パッケージの実装面）上に配置される。
【００６４】
図１６は第４の実施の形態に係る半導体パッケージの製造方法を示すフローチャートである。
【００６５】
まず、シリコン等の半導体ウエハＷを用意する。ウエハＷに、上述の構造を有する半導体デバイス、即ち縦型のＭＯＳトランジスタとなる部分を多数形成する（工程Ｓ３１）。この際、各半導体デバイスの接合部材７２ａ、７２ｂを形成する対応する位置には、パッシベーション膜４に大きな開口を形成しておく。次に、パッシベーション膜４に大きな開口に対応する位置に、バリアメタル層２１、２２、２３を順に形成する（工程Ｓ３２）。バリアメタル層２１、２２、２３は、例えば、真空蒸着法等を利用して形成することができる。
【００６６】
以降は、前述のように、工程Ｓ２２〜Ｓ２５に従って、ヒートスプレッダ用の円板の半田付け、ダイシング、フェイスダウンボンディング、モールディングを行い、図１４及び図１５図示の半導体パッケージ７０を形成する。
【００６７】
第４の実施の形態に係る半導体パッケージ７０の製造方法においても、従来特性上のネックとなっていた、配線抵抗や熱抵抗を低減することが可能となる。また、第１及び第２リード１１、１２を接続する接合部材７２ａ、７２ｂの半田をフェイスダウンボンディングの工程において直接供給するため、第２の実施の形態に比べて製造方法の簡略化が図ることができる。また、第４の実施の形態に係る半導体パッケージ７０においても従来に比べてパッケージサイズを大幅に小型化することができる。
【００６８】
なお、第１乃至第４の実施の形態においては、パワー半導体チップ内の半導体デバイスとして縦型のＭＯＳトランジスタを説明したが、この半導体デバイスはＩＧＢＴ（Insulated Gate Bipolar Transistor）等の他のデバイスであってもよい。
【００６９】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００７０】
【発明の効果】
以上説明したように、本発明によれば、従来に比べてパッケージサイズを大幅に小型化することができる。
【図面の簡単な説明】
【図１】（ａ）は縦型のＭＯＳトランジスタを含むパワー半導体チップを組込んだ本発明の第１の実施の形態に係る半導体パッケージを示す平面図であり、（ｂ）、（ｃ）は、図１（ａ）図中のIB−IB線に沿った断面図、及びIC−IC線に沿った断面図である。
【図２】（ａ）、（ｂ）は、図１（ａ）図示の半導体パッケージの底面図及びリードが形成された側の側面図である。
【図３】図１（ａ）図示の半導体パッケージにおける半導体チップの内部構造を示す断面図である。
【図４】図１（ａ）図示の半導体パッケージにおける半導体チップと、ヒートスプレッダ、第１リードとの関係を示す断面図である。
【図５】第１の実施の形態に係る半導体パッケージの製造方法を示すフローチャートである。
【図６】（ａ）〜（e）は図５図示のフローチャートの製造方法における加工品の変化を順に示す図である。
【図７】フェイスダウンボンディングの際の、第１及び第２リードの材料となるリードフレームとチップとの関係を示す底面図である。
【図８】縦型のＭＯＳトランジスタを含むパワー半導体チップを組込んだ本発明の第２の実施の形態に係る半導体パッケージを示す断面図である。
【図９】図８図示の半導体パッケージにおける半導体チップの内部構造を示す断面図である。
【図１０】第２の実施の形態に係る半導体パッケージの製造方法を示すフローチャートである。
【図１１】（ａ）は縦型のＭＯＳトランジスタを含むパワー半導体チップを組込んだ本発明の第３の実施の形態に係る半導体パッケージを示す平面図であり、（ｂ）、（ｃ）は、図１１（ａ）図中のXIB −XIB 線に沿った断面図、及びXIC −XIC 線に沿った断面図である。
【図１２】図１１（ａ）図示の半導体パッケージにおける半導体チップの内部構造を示す断面図である。
【図１３】第３の実施の形態に係る半導体パッケージの製造方法を示すフローチャートである。
【図１４】縦型のＭＯＳトランジスタを含むパワー半導体チップを組込んだ本発明の第４の実施の形態に係る半導体パッケージを示す断面図である。
【図１５】図１４図示の半導体パッケージにおける半導体チップの内部構造を示す断面図である。
【図１６】第４の実施の形態に係る半導体パッケージの製造方法を示すフローチャートである。
【図１７】（ａ）は縦型のＭＯＳトランジスタを含むパワー半導体チップを組込んだ従来の半導体パッケージを示す平面線図であり、（ｂ）、（ｃ）は、図１７（ａ）図示の半導体パッケージの長手方向及びそれに直交する方向に沿った断面線図である。
【符号の説明】
１０、５０、６０、７０…半導体パッケージ
２…半導体チップ
３…半田（導電性の接合部材）
４…パッシベーション膜
５…樹脂封止体
６…ヒートスプレッダ
８…ゲート引き出し電極
１１、１２…リード
１５…ソース電極
１６…ドレイン電極
２０…バリアメタル積層構造
７ａ、７ｂ、２７ａ、２７ｂ…バンプコンタクト（導電性の接合部材）
６２ａ、６２ｂ、７２ａ、７２ｂ…接合部材（導電性の接合部材）
【図１】
0003845033.tif 000002
【図２】
0003845033.tif 000003
【図３】
0003845033.tif 000004
【図４】
0003845033.tif 000005
【図５】
0003845033.tif 000006
【図６】
0003845033.tif 000007
【図７】
0003845033.tif 000008
【図８】
0003845033.tif 000009
【図９】
0003845033.tif 000010
【図１０】
0003845033.tif 000011
【図１１】
0003845033.tif 000012
【図１２】
0003845033.tif 000013
【図１３】
0003845033.tif 000014
【図１４】
0003845033.tif 000015
【図１５】
0003845033.tif 000016
【図１６】
0003845033.tif 000017
【図１７】
0003845033.tif 000018