(57)【特許請求の範囲】
【請求項１】
データを交換するための経路であるバスに接続され、同期を取るためのビット列が付加されたシリアルデータを外部からビット単位で受信し、既定数のビットを受信するとパラレルデータに変換し、変換すると第１の割り込み信号を発生して前記パラレルデータを前記バスに出力するデータ変換手段と、
前記バスから前記パラレルデータを取得して蓄積するデータ蓄積手段と、
前記データ変換手段から第１の割り込み信号を受け取る毎に前記データ変換手段及び前記データ蓄積手段を制御して前記データ変換手段から前記バスを介して前記データ蓄積手段に前記パラレルデータを転送させるデータ転送処理及び、前記データ蓄積手段に蓄積されたデータを所定の手順に従って処理するデータ処理を行う主制御手段と、
を備えたフラグ同期式シリアルデータ受信装置であって、
前記データ変換手段から第１の割り込み信号を受け取る毎に、前記データ転送処理を行う転送制御手段と、
前記データ変換手段が発生した第１の割り込み信号を、前記主制御手段又は前記転送制御手段の少なくとも一方に切り替えて伝達させる割り込み制御手段と、
を備え、
前記主制御手段は、第１の割り込み信号を、前記データ変換手段から受け取ると、第１の割り込み処理を起動して、該処理の中で、前記データ転送処理を行った後、前記データ蓄積手段に蓄積された１又は複数の前記パラレルデータからなるビット列が、予め決められたビット列と等しいか否かの同期判定処理を行い、
該同期判定処理の結果が等しくない時は、第１の割り込み処理を終了し、
前記同期判定処理の結果が等しい時は、前記割り込み制御手段を制御して前記主制御手段の替わりに前記転送制御手段に第１の割り込み信号を伝達するように切り替えさせた後、第１の割り込み処理を終了することを特徴とするフラグ同期式シリアルデータ受信装置。
【請求項２】
前記主制御手段は、前記転送制御手段による前記転送処理が完了すると、前記転送制御手段の替わりに前記主制御手段に前記第１の割り込み信号を伝達するように前記割り込み制御手段を切り替えさせることを特徴とする請求項１に記載のフラグ同期式シリアルデータ受信装置。
【請求項３】
設定された時間が過ぎた後に第２の割り込み信号を発生するタイマ手段を備え、
前記主制御手段は、前記同期判定処理の結果が等しい時に、第１の割り込み処理が終了してから次の第１の割り込み信号が発生する前までの間に第２の割り込み信号が発生されるようにタイマ手段を設定して第１の割り込み処理を終了し、その後、タイマ手段から第２の割り込み信号を受け取ると、第２の割り込み処理を起動し、該処理の中で、前記主制御手段の替わりに前記転送制御手段に割り込み信号を伝達するように前記割り込み制御手段を切り替えさせることを特徴とする請求項１又は請求項２に記載のフラグ同期式シリアルデータ受信装置。
【請求項４】
前記データ変換手段、前記データ蓄積手段、前記主制御手段、前記転送制御手段及び前記割り込み制御手段は、同一の半導体基盤上において構成されてなることを特徴とする請求項１又は請求項２に記載のフラグ同期式シリアルデータ受信装置。
【請求項５】
前記データ変換手段、前記データ蓄積手段、前記主制御手段、前記転送制御手段及、前記割り込み制御手段及び前記タイマ手段は、同一の半導体基盤上において構成されてなることを特徴とする請求項３に記載のフラグ同期式シリアルデータ受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同期式シリアルデータ通信のうち、データの前後に同期用のフラグ（特定のビット列）を付加して通信を行うフラグ同期式シリアルデータ通信において、データ受信を行うフラグ同期式シリアルデータ受信装置に関する。
【０００２】
【従来の技術】
従来より、コンピュータなどの様々な電子機器の間でディジタルデータをやりとりするための通信方式の一つに、シリアル方式の通信がある。これは、送信側が複数のビットからなるディジタルデータを１ビットずつ順に受信側に送信し、これを受信側が１ビットずつ受信してディジタルデータを再現する方式である。
【０００３】
このシリアル方式の通信において同期を取る方法の一つとして、送信側が、送信するデータの前後にあらかじめ決められた複数のビット列からなる同期フラグを付加して送信し、受信側が、その同期フラグを監視してデータの先頭位置を判断（すなわち同期）する方法がある。
【０００４】
ここで、従来のフラグ同期式シリアルデータ送受信装置が、受信側として機能する時の動作を説明する。
まず、装置の構成について説明する。
図７は無線を用いたフラグ同期式シリアルデータ送受信装置を表すブロック図である。図７に示すように、無線部１は、電気信号を電波に変えて送信すると共に電波を受信して電気信号を得るアンテナ部１０と、送信時と受信時とで電気信号の伝達経路を切り替える切替スイッチ１２と、受信した電気信号を復調する復調回路１４と、復調された電気信号をデジタルデータに変換する２値化回路１６と、送信時に搬送波をデジタルデータに従って変調する変調回路１８とを備える。一方、マイコン部２は、シリアルデータとパラレルデータを相互に変換し、特にシリアルデータからパラレルデータに変換した場合に割り込み信号を発生するシリアル入出力部（以下ＳＩＯという）２０を備える。そして更に、マイコン部２は、プログラム及び同期フラグ等が保存されているＲＯＭ２２と、ＳＩＯ２０から割り込み信号を一旦受けとってＣＰＵ２６に伝達する割り込みコントローラ（以下ＩＣＵという）２４と、データを一時的に保存するためのＲＡＭ３０と、有線方式で外部とデータのやりとりを行う入出力部（以下ＩＦという）３２と、データを交換するための経路の役割を果たすバス３４と、プログラムの実行及び各部の統括的制御を行うＣＰＵ２６とを備える。
【０００５】
次に、従来のフラグ同期式シリアルデータ送受信装置が無線通信によってデータを受信する際の動作を説明する。
アンテナ部１０によって電波は電気信号に変換され、切替スイッチ１２を通って復調回路１４に伝達されて復調される。そして、復調された電気信号は、２値化回路１６によってデジタルデータに変換される。この変換されたデジタルデータは、ＳＩＯ２０に既定数のビット（以下８ビットと仮定する）が揃うとＳＩＯ２０によってパラレルデータに変換される。尚、送信側が電波を送信しなくても、雑音電波がアンテナ部１０には届いており、この雑音電波からもデジタルデータが生成されている。
【０００６】
ＳＩＯ２０がパラレルデータへの変換を行うと、ＳＩＯ２０はＩＣＵ２４を介してＣＰＵ２６に割り込み信号を送出する。ＣＰＵ２６は、割り込み信号を受け取ると、データ受信処理を実行する。このデータ受信処理の中で、デジタルデータのうち、送信側より送信されたデータの先頭位置を判断（すなわち同期を確立）し、雑音電波から生じたデータを除いた送信側から送信されたデータだけを蓄積する処理が行われる。
【０００７】
図６は、データ受信処理のフローチャートである。
まず、ＣＰＵ２６は、ステップ４００（以下ステップをＳと略す）において、既に同期済みであるかどうかを状態フラグを見て判断する。状態フラグは、同期済みであるかどうかを表し、電源投入時に初期化されてＯＦＦの状態に設定され、同期が確立するとＯＮの状態にされる。ここで状態フラグがＯＦＦであれば、Ｓ４１０に進み、ＯＮであればＳ４４０に進む。
【０００８】
Ｓ４１０では、ＣＰＵ２６はＳＩＯ２０からバス３２を介してＲＡＭ３０に８ビットのデータを転送させて格納させる。尚この際、過去に格納されたデータがある場合は、そのデータのうち同期フラグのビット長を越えるものは破棄される。Ｓ４２０では、過去に格納したデータと今回格納したデータとを結合する。そして、これらとＲＯＭ２２に格納されている同期フラグとを比較する。比較した結果が一致しない場合には、次にＳＩＯ２０に８ビットが揃いパラレルデータに変換した時に発せられる割り込み信号に備え、割り込み処理は終了する。一方、一致した場合には、同期が確立したと判断し、Ｓ４３０に進んで前述の状態フラグをＯＮにして、割り込み処理は終了する。
【０００９】
Ｓ４４０では、同期が確立された後なので、ＣＰＵ２６は、ＳＩＯ２０からバス３４を介してＲＡＭ３０にデータが転送させ、そのデータを所定のアドレス位置に格納させて割り込み処理は終了する。
【００１０】
【発明が解決しようとする課題】
以上説明したように、従来のフラグ同期式シリアル受信装置では、同期確立前はもとより同期確立後も、ＳＩＯ２０にデータが揃う度にＳＩＯ２０がＣＰＵ２６に割り込み信号を送信し、ＣＰＵ２６で割り込み処理が起動され、ＣＰＵ２６の制御によってＳＩＯ２０からＲＡＭ３０にデータが転送される。すなわち、同期確立後もＣＰＵ２６に負荷がかかり、シリアルデータ受信中はＣＰＵ２６で実行される別の処理の実行効率が下がるという問題があった。
【００１１】
一方、こうした問題を解決するために、ＳＩＯ２０からＲＡＭ３０にデータを転送させて蓄積させるＤＭＡコントローラ（以下ＤＭＡＣという）を上述した装置に追加し、ＳＩＯ２０からの割り込み信号によってＤＭＡＣを動作させるようにして、ＣＰＵ２６の替わりをさせるということが考えられる。このようにすると、ＣＰＵ２６は、ＳＩＯ２０からＲＡＭ３０へデータを転送させる制御からは解放される。
【００１２】
しかし、ＤＭＡＣは同期確立如何に関わらずＳＩＯ２０からＲＡＭ３０にデータを転送させ蓄積させるため、ＣＰＵ２６が、蓄積された大量データの中から実際に送信側から送信されたデータ、すなわち同期フラグを定期的に探す必要があり、この監視処理にＣＰＵ２６が費やされる問題は残る。また、ＲＡＭ３０には同期確立如何にかかわらずデータが蓄積されるため雑音等によるデータも含まれ、ＲＡＭ３０が大量に占有されるといった問題もある。
【００１３】
本発明は、こうした問題に鑑み為されたものであり、シリアルデータ受信中のシリアルデータ受信処理にかかるＣＰＵの使用率を下げて、ＣＰＵで実行される別の処理の実行効率を上げたフラグ同期式シリアル受信装置を提供することを目的とする。
【００１４】
【課題を解決するための手段及び発明の効果】
上記目的を達成するために為された請求項１に記載のフラグ同期式シリアル受信装置においては、データ変換手段が、データを交換するための経路であるバスから、同期を取るためのビット列が付加されたシリアルデータを、外部からビット単位で受信し、既定数のビットを受信するとパラレルデータに変換し、変換すると第１の割り込み信号を発生してパラレルデータをバスに出力し、データ蓄積手段が、バスからパラレルデータを取得して蓄積し、主制御手段が、データ変換手段から第１の割り込み信号を受けとる毎にデータ変換手段及びデータ蓄積手段を制御してデータ変換手段からバスを介してデータ蓄積手段にパラレルデータを転送させるデータ転送処理及び、データ蓄積手段に蓄積されたデータを所定の手順に従って処理するデータ処理を行う。
【００１５】
また、転送制御手段が、データ変換手段から第１の割り込み信号を受け取る毎にデータ転送処理を行い、割り込み制御手段が、データ変換手段が発生した第１の割り込み信号を、主制御手段又は転送制御手段の少なくとも一方に切り替えて伝達させる。
【００１６】
そして、主制御手段は、第１の割り込み信号を、データ変換手段から受け取ると、第１の割り込み処理を起動して、その処理の中で、データ転送処理を行った後、データ蓄積手段に蓄積された１又は複数の前記パラレルデータからなるビット列が、予め決められたビット列と等しいか否かの同期判定処理を行い、その同期判定処理の結果が等しくない時は、第１の割り込み処理を終了し、同期判定処理の結果が等しい時は、割り込み制御手段を制御して主制御手段の替わりに転送制御手段に第１の割り込み信号を伝達するように切り替えさせた後、第１の割り込み処理を終了する。
【００１７】
尚、主制御手段が行うデータ処理における所定の手順とは、例えば、各種演算等の手順が事前に定められたプログラム等が相当する。
このように、本発明（請求項１）のフラグ同期式シリアル受信装置によれば、予め定めされたビット列と等しいデータを受信するまでは、主制御手段がデータ転送処理を行うが、予め定められたビット列と等しいデータを受信、すなわち同期が確立されると、以後のデータ転送処理は、転送制御手段が行う。従って、受信時の主制御手段が行う処理が軽減され、その結果、主制御手段が実行する他の処理の実行効率が向上する。尚、前述した、ＳＩＯから発せられる割り込み信号を用いて直接ＤＭＡＣを動作させる場合と比べて、ＣＰＵが定期的に大量のデータの中から実際に送信側から送信されたデータを探す必要もなく、ＲＡＭの使用量も必要最小限となる。
【００１８】
シリアルデータが一度だけ受信（換言すると、１パケットだけ受信）すればよい受信装置ならば請求項１の発明の受信装置でよいが、複数回シリアルデータを受信する必要がある場合は、請求項２に記載のように、主制御手段は、転送制御手段による転送処理が完了すると、転送制御手段の替わりに主制御手段に第１の割り込み信号を伝達するように割り込み制御手段を切り替えさせるとよい。このようになっていると、一旦シリアルデータの受信が終了した後も、再び同期判定処理が可能となり、新たなシリアルデータの受信ができる。すなわち、複数回の受信（換言すると、複数パケットの受信）ができる。
【００１９】
一方、主制御手段は、第１の割り込み処理の中で、割り込み制御手段を制御して主制御手段の替わりに転送制御手段に割り込み信号を伝達するように切り替えるようになっているが、割り込み制御手段に相当する実際の部品によっては、第１の割り込み信号を受けとった状態で第１の割り込み信号の伝達先を変更することができない場合もあるといった問題がある。
【００２０】
そのような場合には請求項３に記載のフラグ同期式シリアルデータ受信装置のように、設定された時間が過ぎた後に第２の割り込み信号を発生するタイマ手段を備え、主制御手段が、同期判定処理の結果が等しい時に、第１の割り込み処理が終了してから次の第１の割り込み信号が発生する前までの間に第２の割り込み信号が発生されるようにタイマ手段を設定して第１の割り込み処理を終了し、その後、タイマ手段から第２の割り込み信号を受け取ると、第２の割り込み処理を起動し、その処理の中で、主制御手段の替わりに転送制御手段に割り込み信号を伝達するように割り込み制御手段を切り替えさせるとよい。
【００２１】
このようにすれば、割り込み制御手段は、第１の割り込み信号を受け取っていない状態で第１の割り込み信号の伝達先を変更するため、上述した問題を回避できる。
また、請求項１又は請求項２に記載のフラグ同期式シリアルデータ受信装置においては、データ変換手段、データ蓄積手段、主制御手段、データ転送手段及び割り込み制御手段は、各々が別々の半導体基盤上に形成されていてもよいが、請求項４に記載のフラグ同期式シリアルデータ受信装置のように、データ変換手段、データ蓄積手段、主制御手段、データ転送手段及び割り込み制御手段は、同一の半導体基盤上において構成されてなるとよい。
【００２２】
このように同一の半導体基盤上に構成（すなわちワンチップ化）されていると、ＩＣの数を減らすことができ、その結果、回路基盤の面積も減らすことができるため、コストを抑えることができる。また、消費電力も押さえることができる。
【００２３】
同様に、請求項３に記載のフラグ同期式シリアルデータ受信装置においても、請求項５に記載のように、データ変換手段、データ蓄積手段、主制御手段、データ転送手段、割り込み制御手段及びタイマ制御手段は、同一の半導体基板上において構成されてなるとよい。
【００２４】
この場合も、請求項４に記載のフラグ同期式シリアルデータ受信装置と同様の作用及び効果が得られる。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態を図面と共に説明する。
［第１実施形態］
図１は、Ｂｌｕｅｔｏｏｔｈ規格に基づいた通信を行うフラグ同期式シリアルデータ送受信装置の構成を表すブロック図である。
【００２６】
図１に示すように、無線部１は、電気信号を電波に変えて送信すると共に電波を受信して電気信号を得るアンテナ部１０と、送信時と受信時とで電気信号の伝達経路を切り替える切替スイッチ１２と、受信した電気信号を復調する復調回路１４と、復調された電気信号をデジタルデータに変換する２値化回路１６と、送信時に搬送波をデジタルデータに従って変調する変調回路１８とを備える。
【００２７】
一方、マイコン部２は、シリアルデータとパラレルデータを相互に変換し、特にシリアルデータからパラレルデータに変換した場合に割り込み信号を発生するＳＩＯ２０（データ変換手段として機能する）を備える。またマイコン部２は、プログラム及び同期フラグ等が保存されているＲＯＭ２２と、ＳＩＯ２０から割り込み信号を一旦受け取ってＣＰＵ２６又は、後述するＤＭＡＣ２８に伝達するＩＣＵ２４（割り込み制御手段として機能する）と、データを一時的に保存するためのＲＡＭ３０（データ蓄積手段として機能する）と、有線方式で外部とデータのやりとりを行うＩＦ３２と、データを交換するための経路の役割を果たすバス３４と、ＲＡＭ３０やＳＩＯ２０やＩＦ３２の間で相互にデータが転送されるように制御するＤＭＡＣ２８（転送制御手段として機能する）と、プログラムの実行及び各部の統括的制御を行うＣＰＵ２６（主制御手段として機能する）とを備える。
【００２８】
次に、本実施形態のフラグ同期式シリアルデータ送受信装置がデータを送信する際の動作を説明する。
ＣＰＵ２６は、ＩＦ３２に外部から送信するデータを取り込ませ、バス３４を介してＲＡＭ３０に転送させ蓄積させる。そして、ＣＰＵ２６がＤＭＡＣ２８を動作させて、ＤＭＡＣ２８の制御によって、ＲＡＭ３０に蓄積されたデータはバス３４を介してＳＩＯ２０に転送される。そして、ＳＩＯ２０によって、パラレルデータからシリアルデータに変換される。変換されたシリアルデータは、変調回路１８に伝達され、変調される。そして、切替スイッチ１２を通り、アンテナ部１０に伝達され、電波となって伝送される。
【００２９】
次に、本実施形態のフラグ同期式シリアルデータ送受信装置が、データを受信する際の動作を説明する。尚、送信側から送信されるデータは、同期フラグ長は３２ビット、総データ長は固定と想定する。
送信側から送信された電波はアンテナ部１０によって電気信号に変換され、切替スイッチ１２を通して復調回路１４に伝達されて復調される。そして、復調された電気信号は、２値化回路１６によってデジタルデータに変換される。この変換されたデジタルデータは、ＳＩＯ２０に入力される。ＳＩＯ２０は、入力されたデータが８ビット揃うと１バイトのパラレルデータに変換し、割り込み信号（第１の割り込み信号に相当する）を送出する。送出された割り込み信号は、ＩＣＵ２４を経由してＣＰＵ２６まで伝達される。尚、ＩＣＵ２４は、初期状態ではＳＩＯ２０から割り込み信号を受け取ると、その信号をＣＰＵ２６に送出するようになっている。ＩＣＵ２４から割り込み信号を受け取ったＣＰＵ２６は、データ受信処理（第１の割り込み処理に相当する）を実行する。
【００３０】
図２は、データ受信処理のフローチャートである。
まず、ＣＰＵ２６は、Ｓ１００において、ＳＩＯ２０からバス３４を介してＲＡＭ３０にデータを転送させて蓄積させる。尚この際、過去に蓄積されたデータがある場合は、今回蓄積されたデータを含めて４０ビット（同期フラグのビット長である３２ビット＋１回の転送ビットの８ビット）を残し、最も過去に蓄積されたものから破棄される。
【００３１】
続いて、Ｓ１１０において、同期フラグの検出を行う。この同期フラグの検出は、ＲＡＭ３０に蓄積されたデータの中にＲＯＭ２２に格納されている同期フラグと等しいビット列が含まれているかどうかを調べることによって実現される。そして、等しいビット列が含まれていた場合は同期が確立されたと判断し、Ｓ１２０に進み、等しいビット列が含まれていなかった場合は同期が未確立と判断し、次にＳＩＯ２０に８ビットが揃った時に発せられる割り込み信号に備え、データ受信処理は終了する。
【００３２】
Ｓ１２０では、ＳＩＯ２０からの割り込み信号がＩＣＵ２４に入った時に、ＩＣＵ２４がＣＰＵ２６に割り込み信号を出力するのではなく、ＤＭＡＣ２８に出力するように、ＩＣＵ２４を切り替える。
続いて、Ｓ１３０では、ＤＭＡＣ２８に転送先アドレスや転送回数等の情報を設定してＤＭＡＣ２８が動作可能なように初期化を行う。そして、データ受信処理は終了する。
【００３３】
その後、再びＳＩＯ２０に８ビットのデータが揃うと、ＳＩＯ２０はＩＣＵ２４に割り込み信号を送出し、割り込み信号を受け取ったＩＣＵ２４は、設定されている出力先、すなわちＣＰＵ２６又はＤＭＡＣ２８のいづれかに割り込み信号を送出する。
【００３４】
ＤＭＡＣ２８は、割り込み信号を受け取るとＳＩＯ２０からバス３４を介してＲＡＭ３０にデータを転送させ蓄積させる。このようにして、ＤＭＡＣ２８は、ＳＩＯ２０から発せられる割り込み信号を受信する毎に、ＳＩＯ２０からバス３４を介してＲＡＭ３０にデータを転送し蓄積させる。そして、ＤＭＡＣ２８は、設定された回数転送させると、転送処理が終了した旨の割り込み信号をＩＣＵ２４を経由してＣＰＵ２６に送出する。
【００３５】
ＤＭＡＣ２８より割り込み信号を受信したＣＰＵ２６は、ＩＣＵ２４が、ＳＩＯ２０からの割り込み信号を、ＣＰＵ２６に出力するようにＩＣＵ２４を切り替えて、新たなデータ受信に備える。
このようにしてＲＡＭ３０に蓄積されたデータは、ＣＰＵ２４が、ＲＯＭ２２に格納されたプログラムやＩＦ３２より取り込まれてＲＡＭ３０に蓄積されたプログラムに基づき、データ処理を行ったり、ＩＦ３２から外部に出力される。
【００３６】
これまで述べたように、本実施例のフラグ同期式シリアルデータ送受信装置においては、受信の際、一旦同期フラグの検出に成功すると、その後のＳＩＯ２０からＲＡＭ３０へのデータの転送は、ＣＰＵ２６の替わりにＤＭＡＣ２８が制御する。このため、同期フラグ検出後は、ＣＰＵ２６がデータの転送処理に介在しないため、ＣＰＵ２６の負荷を下げることができ、ＣＰＵ２６が実行する他の処理の実行効率が向上する。また、ＳＩＯ２０から発せられる割り込み信号を用いて直接ＤＭＡＣ２８を動作させる場合と比べて、同期フラグの検出も、同期フラグのビット長と１回の転送ビット長を足し合わせた長さのデータの中から同期フラグを検出するだけで済むので、大量のデータの中から同期フラグを探す必要がないため、ＣＰＵの処理量も少ない。そして、ＲＡＭ３０の使用量も必要最小限となる。
【００３７】
また、１回の受信が終わると、ＩＣＵ２４はＳＩＯ２０からの割り込み信号の出力先を、ＤＭＡＣ２８からＣＰＵ２６に切り替えるため、再び同期の判定が可能となる。すなわち、複数回の受信（換言すると、複数のパケットの受信）ができる。
［第２実施形態］
次に、第２実施形態について説明する。第１実施形態と異なる点を中心に説明する。
【００３８】
図３は、第２実施形態の、Ｂｌｕｅｔｏｏｔｈ規格に基づいた通信を行うフラグ同期式シリアルデータ送受信装置の構成を表すブロック図である。本装置は、第１実施形態のフラグ同期式シリアルデータ送受信装置に追加する形で、タイマ３６（タイマ手段として機能する）をマイコン部２に備える。タイマ３６は、ＣＰＵ２６から時間が設定されると、その設定された時間が経過した後に、ＩＣＵ２４を経由してＣＰＵ２６に割り込み信号を送出するものである。
【００３９】
本実施形態のフラグ同期式シリアルデータ送受信装置がデータを送信する際の動作は、第１実施形態と同じため説明を省略する。
次に、本実施形態のフラグ同期式シリアルデータ送受信装置がデータを受信する際の動作を説明する。尚、本実施形態も第１実施形態と同様に、送信側から送信されるデータは、同期フラグ長は３２ビット、総データ長は固定と想定する。
【００４０】
送信側から送信された電波は、アンテナ部１０によって電気信号に変換され、切替スイッチ１２を通って復調回路１４に伝達されて復調される。そして、復調された電気信号は、２値化回路１６によってデジタルデータに変換される。この変換されたデジタルデータは、ＳＩＯ２０に入力される。ＳＩＯ２０は、入力されたデータが８ビット揃うと１バイトのパラレルデータに変換し、割り込み信号（第１の割り込み信号に相当する）を送出する。送出された割り込み信号は、ＩＣＵ２４を経由してＣＰＵ２６に伝達される。尚、初期状態ではＩＣＵ２４はＳＩＯ２０から割り込み信号を受け取ると、ＣＰＵ２６に送出するようになっている。ＣＰＵ２６は、割り込み信号を受け取ると、データ受信処理（第１の割り込み処理に相当する）を実行する。
【００４１】
図４は、データ受信処理のフローチャートである。
まず、ＣＰＵ２６は、Ｓ２００において、ＳＩＯ２０からバス３４を介してＲＡＭ３０にデータを転送させて蓄積させる。尚この際、過去に蓄積されたデータがある場合は、今回蓄積されたデータを含めて４０ビット（同期フラグのビット長である３２ビット＋１回の転送ビットの８ビット）を残し、最も過去に蓄積されたものから破棄される。
【００４２】
続いて、Ｓ２１０において、同期フラグの検出を行う。この同期フラグの検出は、ＲＡＭ３０に蓄積されたデータの中にＲＯＭ２２に格納されている同期フラグと等しいビット列が含まれているかどうかを調べることによって実現される。そして、等しいビット列が含まれていた場合は同期が確立されたと判断し、Ｓ２２０に進み、等しいビット列が含まれていなかった場合は同期が未確立と判断し、次にＳＩＯ２０に８ビットが揃った時に発せられる割り込み信号に備え、データ受信処理は終了する。
【００４３】
Ｓ２２０では、ＣＰＵ２６がタイマ３６に所定の時間（本データ受信処理が終了し次にＳＩＯ２０が割り込み信号を送出する前までの時間）をセットする。そして、データ受信処理は終了する。
タイマ３６は、セットされた時間が経過すると、ＩＣＵ２４を介してＣＰＵ２６に割り込み信号（第２の割り込み信号に相当する）を送出する。ＣＰＵ２６は、タイマ３６からの割り込み信号を受け取ると、タイマ割り込み処理（第２の割り込み処理に相当する）を起動する。
【００４４】
次に、図５のフローチャートを用いて、タイマ割り込み処理を説明する。
Ｓ３００にて、ＣＰＵ２６は、ＳＩＯ２０からの割り込み信号がＩＣＵ２４に入った時に、ＩＣＵ２４がＣＰＵ２６に割り込み信号を出力するのではなく、ＤＭＡＣ２８に出力するように、ＩＣＵ２４を切り替える。
【００４５】
続いて、Ｓ３１０にて、ＤＭＡＣ２８に転送先アドレスや転送回数等の情報をセットしてＤＭＡＣ２８が動作可能なように初期化を行う。そして、タイマ割り込み処理は終了する。
したがって、次に新たに、ＳＩＯ２０に８ビットのデータが揃うと、ＳＩＯ２０が発生する割り込み信号は、ＩＣＵ２４を経由してＤＭＡＣ２８に伝達される。
【００４６】
ＤＭＡＣ２８が割り込み信号を受け取ると、ＤＭＡＣ２８は、ＳＩＯ２０からバス３４を介してＲＡＭ３０にデータを転送し蓄積させる。このようにして、ＤＭＡＣ２８は、ＳＩＯ２０から発せられる割り込み信号を受け取る毎に、ＳＩＯ２０からバス３４を介してＲＡＭ３０にデータを転送し蓄積させる。そして、ＤＭＡＣ２８は、設定された回数転送させると、転送処理が終了した旨の割り込み信号をＩＣＵ２４を経由してＣＰＵ２６に送出する。
【００４７】
ＤＭＡＣ２８より割り込み信号を受け取ったＣＰＵ２６は、ＳＩＯ２０からの割り込み信号をＣＰＵ２６に出力するようにＩＣＵ２４を切り替えて、新たなデータ受信に備える。
これまで述べたように、第２実施形態のフラグ同期式シリアルデータ送受信装置は、第１実施形態のフラグ同期式シリアルデータ送受信装置と同様に、受信の際は、一旦同期フラグの検出に成功すると、その後のＳＩＯ２０からＲＡＭ３０へのデータの転送は、ＣＰＵ２６の替わりにＤＭＡＣ２８が制御する。このため、同期フラグ検出後は、ＣＰＵ２６がデータの転送処理に介在しないため、ＣＰＵ２６の負荷を下げることができ、ＣＰＵ２６が実行する他の処理の実行効率が向上する。そして、データ受信処理の中で、ＩＣＵ２４の切り替えを行わずに、タイマ割り込み処理の中でＩＣＵ２４の切り替えを行っているため、ＳＩＯ２０からの割り込み信号がＯＦＦの状態でその割り込み信号の伝達先を変更している。このため、割り込み信号がＯＮの状態で、その割り込み信号の伝達先を変更することができないタイプのＩＣＵ２４であっても、問題が起こらない。
【００４８】
以上、本発明の実施形態について説明したが、本発明は、上記２つの実施形態に限定されるものではなく、種々の態様を取ることができる。
例えば、上述した実施形態では、ＤＭＡＣ２８は設定された転送回数によって転送処理を停止したが、送信側より送信されるデータが固定長であれば、タイマ３６によって停止させてもよい。すなわち、同期が確立してから、最後のデータを受信し終えるまでの時間を計算し、その時間が経過した時、タイマ３４がＣＰＵ２６に割り込み信号を発生させ、ＣＰＵ２６がＤＭＡＣ２８を停止させてもよい。このようにしても上述した実施形態と同様の作用及び効果が得られる。
【００４９】
また、割り込み制御手段としてＩＣＵ２４を用いたが、ＤＭＡＣ２８自身が割り込み信号を採用するかしないかを選択でき、さらに、ＳＩＯ２０からＣＰＵ２６への割り込み信号を停止させることが可能な機能が付加されているＤＭＡＣ２８を利用し、割り込み制御手段として機能させてもよい。このようにしても上述した実施形態と同様の作用及び効果が得られる。
【図面の簡単な説明】
【図１】第１実施形態のフラグ同期式シリアルデータ送受信装置の構成を表すブロック図である。
【図２】第１実施形態のデータ受信処理を表すフローチャートである。
【図３】第２実施形態のフラグ同期式シリアルデータ送受信装置の構成を表すブロック図である。
【図４】第２実施形態のデータ受信処理を表すフローチャートである。
【図５】第２実施形態のタイマ割り込み処理を表すフローチャートである。
【図６】従来方式のフラグ同期式シリアルデータ送受信装置の構成を表すブロック図である。
【図７】従来方式のデータ受信処理を表すフローチャートである。
【符号の説明】
１…無線部、２…マイコン部、１０…アンテナ部、１２…切替スイッチ、１４…復調回路、１５…２値化回路、１８…変調回路、２０…ＳＩＯ、２２…ＲＯＭ、２４…ＩＣＵ２４、２６…ＣＰＵ、２８…ＤＭＡＣ、３０…ＲＡＭ、３２…ＩＦ、３４…バス、３６…タイマ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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