(57)【特許請求の範囲】
【請求項１】
高電圧垂直伝導スーパージャンクション半導体デバイスであって、
一方の導電型のボディと、
該ボディの上面に形成された複数の離隔した垂直トレンチと、
前記複数のトレンチの内面に形成されたもう一方の導電型の拡散領域と、
前記ボディの最上部及び前記拡散領域の各々の最上部に接続されたＭＯＳゲート構造とを備え、該ＭＯＳゲート構造が、前記ボディの最上部を横断して延びる前記もう一方の導電型のベースと、該ベース中に拡散させた前記一方の導電型の複数の離隔したソース領域と、前記ベースの最上部にあって、それぞれの前記トレンチ対間に位置する複数の第２のトレンチと、該第２のトレンチの内部をライナするゲート酸化物と、前記第２のトレンチの内部に充填された導電性ポリシリコンゲートと、前記デバイスの上面に形成され、前記ベースおよび前記ソース領域と接触したソースコンタクトを備え、前記ベースが前記拡散領域のそれぞれの上面に横たわっており、
前記ゲートを前記ソースに関して接地し、バイアスをブロッキングモードで前記ドレインに印加するときに前記拡散領域及び前記ボディを空乏化させるように、前記拡散領域の厚さ及び濃度と前記ボディの幅および濃度が整合されることを特徴とする高電圧垂直伝導スーパージャンクション半導体デバイス。
【請求項２】
前記トレンチの各々の内部に誘電材料が充填されることを特徴とする請求項１に記載の高電圧垂直伝導スーパージャンクション半導体デバイス。
【請求項３】
前記誘電材料が二酸化シリコンであることを特徴とする請求項２に記載の高電圧垂直伝導スーパージャンクション半導体デバイス。
【請求項４】
前記トレンチの各々が、横に細長い平行トレンチであることを特徴とする請求項３に記載の高電圧垂直伝導スーパージャンクション半導体デバイス。
【請求項５】
前記トレンチの各々が、長方形又は円形の穴のような細胞状幾何形状のトポロジを有することを特徴とする請求項４に記載の高電圧垂直伝導スーパージャンクション半導体デバイス。
【請求項６】
前記誘電材料が、その最上部がソース電極に接続され、その底面が前記ドレイン構造に接続された高抵抗材料であって、ブロッキング条件下で意図的にリーク電流を通して、ブロッキング条件の間、前記トレンチの全長に沿って均一な電界分布を強制する高抵抗材料であることを特徴とする請求項２に記載の高電圧垂直伝導スーパージャンクション半導体デバイス。
【請求項７】
前記誘電材料が半絶縁ポリシリコンであることを特徴とする請求項２に記載の高電圧垂直伝導スーパージャンクション半導体デバイス。
【請求項８】
前記誘電材料が、一体としてシリコンの膨張特性と整合する、少なくとも異なる熱膨張特性の第１及び第２の誘電体から成る垂直な互層から構成されることを特徴とする請求項２に記載の高電圧垂直伝導スーパージャンクション半導体デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスに関し、より詳細には、高電圧垂直伝導スーパージャンクション（superjunction）半導体デバイスに関する。
【０００２】
【従来の技術】
スーパージャンクション半導体デバイスはよく知られており、一般に、ソースとドレイン領域の間に接続された複数のＰおよびＮ領域層を備える。デバイスを順方向にターンオンさせるためには、例えば、比較的に高いＮ型濃度を有するＮ型領域に電流を流す。したがって、デバイスの単位面積あたりのオン抵抗またはＲDSONは比較的低い。デバイスをオフにするためには、隣接するＰおよびＮ領域を完全に空乏化させ、それによって電流をブロックし、デバイスをターンオフさせる。
【０００３】
これらのタイプのスーパージャンクションデバイスは、米国特許第５２１６２７５号明細書および米国特許第４７５４３１０号明細書に示されており、１９９８年１２月２３日に出願され、本発明の譲受人に譲渡されたＢｏｄｅｎ名義の同時係属出願第６０／１１３６４１号（ＩＲ−１６７６  Ｐｒｏｖ）にも示されている。
【０００４】
【発明が解決しようとする課題】
本発明は、このような状況に鑑みてなされたもので、その目的とするところは、非常に高い電圧をブロックすることができ、かつ伝導モードで極めて低いオン抵抗を有する高電圧垂直伝導スーパージャンクション半導体デバイスを提供することにある。
【０００５】
【課題を解決するための手段】
本発明の第１の特徴によれば、複数の深いＰ型領域が、Ｎ型ドリフト領域内に配置された接地端子に短絡されて、ブロッキングモード中のこれらのＮ型領域の空乏化を助け、Ｎ型領域でのよりいっそう高いドーピングの使用を可能にする。これによってさらに、高電圧範囲でのデバイスのオン抵抗の主要な源であるドリフト領域のオン抵抗の寄与が低減する。この深いＰ型領域は、深いトレンチをエッチングし、適当なＰ型ドーズ量を用いてトレンチの側壁をドーピングすることによって形成される。トレンチゲートの使用によってさらに、密度を高め、オン抵抗を低減させることができる。
【０００６】
本発明の第２の特徴によれば、深いトレンチを酸化膜でライナ（ｌｉｎｅ）し、次いでＳＩＰＯＳ（半絶縁ポリシリコン）層を充填する。ＳＩＰＯＳ層は酸化物ライナの開口部を通してドレインに短絡される。ＳＩＰＯＳはこの構造の最上部でソースとも短絡する。これによって、ソースとドレインの間に高抵抗のリーク経路が提供され、そのため電位分布が均一になり、したがってトレンチ側壁ドーピングのＲＥＳＵＲＦ効果が補強される。
【０００７】
本発明の第３の特徴によれば、トレンチの充填に酸化物を使用する代わりに、酸化物（ＳｉＯ2）と窒化物（Ｓｉ3Ｎ4）の互層を使用する。窒化層の熱膨張係数は、酸化物および親シリコンのそれよりも大きく、そのため、誘電付着物が冷えたときにそれはシリコンと同じように縮み、誘電体がシリコンのそれとは異なる膨張係数を有する場合に存在したであろう材料応力が低減する。
【０００８】
【発明の実施の形態】
以下、図面を参照して本発明の実施例について説明する。
【０００９】
図１は、本発明の高電圧垂直伝導スーパージャンクション半導体デバイスの一実施例を示す構成図で、デバイスがその上に構築された基板１の非常に小さな部分が示されている。なお、説明を分かりやすくするために図１では寸法が誇張されていることに留意されたい。
【００１０】
基板１は、低抵抗率のＮ+型基板で、この基板１の上に、厚さ約４５マイクロメートルのＮ-型エピタキシャル層２を成長させ、これを、不純物原子濃度約１０16原子／ｃｍ3にドープする。領域２の上面に、深さ約３マイクロメートルのＰベース領域１３を形成する。次いで、それぞれ深さ約３５マイクロメートル、幅約５マイクロメートルの平行な複数のみぞまたはトレンチ３を、シリコンの上面からＰベース１３を貫通してＮエピ体２の内部まで、約５マイクロメートル間隔でエッチングする。
【００１１】
それぞれのトレンチ３の側壁および底面を適当なプロセスによってＰ型にドープする。これが、それぞれのトレンチ３をライナ（ｌｉｎｅ）するＰ層４として図示されている。Ｐ領域４はＰベース１３と電気的に接触し、一方、トレンチ３間のメサ形のエピ領域２はＮ型のままである。Ｎ−エピ層２およびＰ領域４のドーズ量を変化させて、または調整して、所望のスイッチング特性を得ることができる。
【００１２】
次いで、トレンチ３に誘電材料６を充填する。誘電材料６は単一の誘電体、または、図３で説明するように、２種以上の誘電体の組合せとすることができる。
【００１３】
次いで、Ｐベース層１３を貫通し領域２の内部に達するトレンチ１２などの浅いトレンチを、対をなすトレンチ３の間にエッチングする。次いで、ゲート酸化物７をトレンチ１２の内面に成長させトレンチ１２のライナ（ｌｉｎｅ）とし、トレンチ１２に、導体材料８、例えば、導電性ポリシリコンを充填し、これによって最終的なデバイスのゲート電極を形成する。ゲート電極８にバイアス電圧を印加することによって、従来どおり、ゲート絶縁７に隣接する領域１３の導電率を調節することができる。
【００１４】
適当なＮ型化学種の高ドーズ量低エネルギー注入をデバイスの上面に適用して、高濃度、低抵抗率の浅いＮ+ソース領域９を形成する。
【００１５】
次いで、ソース領域９を貫通してＰベースの内部に達する浅いトレンチ９ａをゲート８の両側にエッチングし、ソースコンタクト金属１１をデバイス表面に適用して、Ｎ＋ソース９およびＰベース１３へのコンタクトとする。絶縁酸化物１５が、ゲート８をソース９から絶縁していることに留意されたい。
【００１６】
図１に示したデバイスの製造では、トレンチ３に対して、横に細長い平行なストライプ、長方形または円形の穴のような細胞状幾何形状など、所望のトポロジを使用することができる。
【００１７】
ベース１３とソース領域９とゲート酸化物７およびゲート８は一体として、半導体デバイスの伝導およびブロッキングを制御するＭＯＳゲート型の構造を形成する。
【００１８】
図１に示したデバイスの動作を以下に示す。
まず、最初にブロッキングモードでの動作を考える。ゲート８をソース９に関して接地し、高い相対バイアスをドレイン１１に印加すると、互層をなすＮおよびＰ領域２および４は空乏化し、これによってトレンチ３間の領域にほぼ均一な電界分布が生じる。最適なブロッキング性能を得るためには、周知のとおり、領域２および４へのドーピングおよび領域２および４の厚さを注意深く制御しなければならない。
【００１９】
次に、伝導モードでの動作を考える。ゲート電極８にバイアスを印加し、ソース９を接地すると、ベース１３とゲート酸化物７の間のチャネル表面にＮ型チャネルが形成される。これによってデバイスは電流を流すことができるようになり、ドレインに小さなバイアスを印加することによって、極めて低いＲDSONでデバイスに電流が流れる。
【００２０】
深いトレンチ３を使用してＰ型領域４を形成すると、従来のデバイスで可能なレベルよりも低い抵抗率のＮ型ドリフト伝導領域２の使用が可能になる。さらに、従来技術のような連続する水平エピタキシャル層とは対照的に、垂直なトレンチを使用すると、デバイス密度を（少なくとも３０〜４０％）高めることができ、デバイスの伝導損も低減する。
【００２１】
図２は、本発明の高電圧垂直伝導スーパージャンクション半導体デバイスの他の実施例を示す構成図で、図１と同じ機能を有するものについては同一の符号を付してある。図２に示す実施例と図１に示す実施例との相違点は、トレンチ３の内部に、図１の誘電充填材ではなく、半絶縁ポリシリコン（ＳＩＰＯＳ）体２０を充填する点である。ＳＩＰＯＳ体２０の最上部２５はソース９に接続され、底面はＮ型エピ層２に接続される。図２のトレンチ３の底面は、図１のトレンチとは違い絶縁で覆われていないことに留意されたい。
【００２２】
その結果、ＳＩＰＯＳ体はソース９とドレイン（２／１／１１）の間に、トレンチ３の全長に沿って均一な電位分布を強制し、したがってトレンチ側壁ドーピングのＲＥＳＵＲＦ効果を補強する高抵抗のリーク電流経路を提供する。
【００２３】
すなわち、ブロッキング中に、ゲート８をソース９に関して接地し、高い相対バイアスをドレイン１１に印加すると、領域２および４が空乏化し、これによってトレンチ３間の領域の電界分布がほぼ均一になる。最適のブロッキング性能を得るためには、領域４および２のドーピングを注意深く制御しなければならない。ＳＩＰＯＳ膜２０を介したソース９とドレイン１１の間の高抵抗リーク経路は、ＳＩＰＯＳに沿った抵抗性の電位分布のため、このほぼ均一な電界分布を補強する。さらに、ＳＩＰＯＳの使用は、Ｐ型側壁のＲＥＳＵＲＦ効果を補強し、Ｐ型側壁のドーピングおよびエピ抵抗率の変動の影響を低減させる。しかし、ＳＩＰＯＳ膜２０は、順方向伝導モードでの動作に影響を及ぼさない。
【００２４】
図３は、図１におけるトレンチの断面図で、離隔した平行トレンチに酸化物充填材を充填したときに生じる「ファニングアウト（fanning-out）」効果を防ぐように、新規の充填材が示されている。図１及び図２と同じ機能を有するものについては同一の符号を付してある。
【００２５】
ファン現象は、シリコントレンチ型デバイスの深いトレンチの内部に高温の酸化物を成長または付着させたときに起こる。冷却時、酸化物はシリコンほどには縮まず、そのため、冷えたときに酸化物がトレンチを押し広げる傾向がある。この効果は、同時に充填された多くの平行トレンチを有する製品で顕著であり、これによってシリコンはゆがみ、時には割れてしまうこともある。
【００２６】
本発明によれば、Ｐ拡散４を形成した後の段階で、まずトレンチ３に、最初の薄い酸化物ライナ３０をトレンチの全高に沿って部分的に充填する。次いで、トレンチ３の残りの部分に、シリコンおよび酸化物よりも大きな熱膨張係数を有する窒化物（Ｓｉ３Ｎ４）３１を充填する。その結果、冷却後の酸化層３０および窒化層３１の横方向の全寸法変化が、シリコン２のそれに近づき、シリコン２上の応力が回避または低減される。
【００２７】
以上は酸化物と窒化物に関して説明したが、他の絶縁材料を選択するもでき、またこれらを順序を逆にして適用することもできる。さらに、異なる絶縁層を交互に重ねた複数の絶縁層対を使用することもできる。
【００２８】
本発明を、その特定の実施形態に関して説明してきたが、その他の多くの変形および修正、ならびにその他の使用法は当業者にとって明白であろう。したがって本発明は、本明細書に記載した特定の開示によっては制限されず、請求項の記載によってのみ制限されるのが好ましい。
【００２９】
【発明の効果】
以上説明したように本発明によれば、一方の導電型のボディと、ボディの上面に形成された複数の離隔した垂直トレンチと、複数のトレンチの内面に形成されたもう一方の導電型の拡散領域と、ボディの最上部及び拡散領域の各々の最上部に接続されたＭＯＳゲート構造とを備え、このＭＯＳゲート構造が、ボディの最上部を横断して延びるもう一方の導電型のベースと、ベース中に拡散させた一方の導電型の複数の離隔したソース領域と、ベースの最上部にあって、それぞれのトレンチ対間に位置する複数の第２のトレンチと、第２のトレンチの内部をライナするゲート酸化物と、第２のトレンチの内部に充填された導電性ポリシリコンゲートと、デバイスの上面に形成され、ベースおよびソース領域と接触したソースコンタクトを備え、ベースが拡散領域のそれぞれの上面に横たわっており、ゲートをソースに関して接地し、バイアスをブロッキングモードでドレインに印加するときに拡散領域及びボディを空乏化させるように、拡散領域の厚さ及び濃度とボディの幅および濃度が整合されるようにしたので、非常に高い電圧をブロックすることができ、かつ伝導モードで極めて低いオン抵抗を有する高電圧垂直伝導スーパージャンクション半導体デバイスを実現することができる。
【図面の簡単な説明】
【図１】本発明の高電圧垂直伝導スーパージャンクション半導体デバイスの一実施例を示す構成図である。
【図２】垂直トレンチ内でＳＩＰＯＳ充填材を使用する本発明の第２の特徴に基づいて製造された高電圧垂直伝導スーパージャンクション半導体デバイスの構成図である。
【図３】トレンチ誘電体が、周囲のシリコンに対する熱膨張補償を提供する酸化層および窒化層から成る図１に示したトレンチの断面図である。
【符号の説明】
１  基板
２  Ｎ-型エピタキシャル層
３  深いトレンチ
４  Ｐ型領域
６  誘電材料
７  ゲート酸化物
８  導体材料
９  Ｎ+ソース領域
９ａ  浅いトレンチ
１１  ソースコンタクト金属
１２  浅いトレンチ
１３  Ｐベース領域
１５  絶縁酸化物
２０  半絶縁ポリシリコン（ＳＩＰＯＳ）体
３０  酸化層
３１  窒化層
【図１】
0003779605.tif 000002
【図２】
0003779605.tif 000003
【図３】
0003779605.tif 000004