(57)【特許請求の範囲】
【請求項１】
複数のデバイス・チップをキャリア構造に取り付けることによって前記デバイス・チップ間を接続するシステムにおいて、
表面に複数のコンタクト凹部と、前記複数のコンタクト凹部を接続して前記複数のデバイス・チップ間を接続するキャリア配線とが設けられたキャリア構造であって、前記コンタクト凹部のそれぞれの側壁および底部にライナー層と、シード層と、バリア金属層と、貴金属層とがこの順番で形成される前記キャリア構造と、
前記コンタクト凹部と合致するように、前記デバイス・チップ上に設けられ、該デバイス・チップの上部配線層に接続するスタッドと、
を備えるシステム。
【請求項２】
前記スタッドは、はんだまたはＡｕＳｎで形成される先端部を備える、請求項１に記載のシステム。
【請求項３】
前記ライナー層が、Ｗ、Ｔａ、Ｔｉ、ＷＮ、ＴａＮ、ＴｉＮ、およびこれらの組み合わせからなる群から選択される、請求項１に記載のシステム。
【請求項４】
前記シード層が銅である、請求項１に記載のシステム。
【請求項５】
前記バリア金属層が、Ｎｉ、Ｃｏ、Ｐｔ、Ｐｄ、Ｎｉ−Ｐ、Ｃｏ−Ｐ、およびＣｏＷＰから成る群から選択される、請求項１に記載のシステム。
【請求項６】
前記キャリア構造が、シリコン層と該シリコン層上に設けられた誘電体層を含み、前記コンタクト凹部が誘電体層に設けられ、前記キャリア配線が前記誘電体層と前記シリコン層の間に設けられている、請求項１に記載のシステム。
【請求項７】
複数のデバイス・チップをキャリア構造に取り付けることによって前記チップ間を接続するための方法であって、
表面に複数のコンタクト凹部と、前記複数のコンタクト凹部を接続して前記複数のデバイス・チップ間を接続するキャリア配線とが設けられたキャリア構造であって、前記コンタクト凹部のそれぞれの側壁および底部にライナー層と、シード層と、バリア金属層と、貴金属層とがこの順番で形成される、前記キャリア構造を形成する工程と、
前記デバイス・チップの上部配線層に接続する複数のスタッドを前記コンタクト凹部に合致するように前記デバイス・チップ上に形成する工程と、  
前記デバイス・チップ上に形成した前記スタッドと、前記キャリア構造上に形成したコンタクト凹部とを位置あわせした後に接続する工程と、
を備える方法。
【請求項８】
前記スタッドの先端部をはんだまたはＡｕＳｎを用いて形成する工程を備えた、請求項７に記載の方法。
【請求項９】
前記ライナー層が、Ｗ、Ｔａ、Ｔｉ、ＷＮ、ＴａＮ、ＴｉＮ、およびこれらの組み合わせからなる群から選択される、請求項７に記載の方法。
【請求項１０】
前記シード層が銅である請求項７に記載の方法。
【請求項１１】
前記バリア金属層が、Ｎｉ、Ｃｏ、Ｐｔ、Ｐｄ、Ｎｉ−Ｐ、Ｃｏ−Ｐ、およびＣｏＷＰから成る群から選択される、請求項７に記載の方法。
【請求項１２】
前記キャリア構造が、シリコン層と該シリコン層上に設けられた誘電体層を含み、前記コンタクト凹部が誘電体層に設けられ、前記キャリア配線が前記誘電体層と前記シリコン層の間に設けられている、請求項７に記載の方法。
【請求項１３】
前記ライナー層が、
前記誘電体層の表面及び前記コンタクト凹部に形成する工程と、
前記誘電体層の表面にある前記ライナー層をエッチングにより除去する工程と、
により形成される、請求項７に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般にマイクロエレクトロニクスの分野に関し、特に通常は「チップ」と呼ばれている微小半導体デバイスを製造する分野に関する。
【０００２】
【従来の技術】
過去２０年間にわたりシリコン・トランジスタ技術において集積度が向上した結果、大規模集積回路（ＬＳＩ）から超大規模集積回路（ＶＬＳＩ）が実現し、今やコンピューティングや通信、マイクロコントローラの用途では、極超大規模集積回路（ＵＬＳＩ）が用いられている。これらの高集積化したシリコン・チップを最適に使うには、よりスペース効率の良い実装を行なってメモリ・チップなどのデバイスを保持する必要がある。さらに、携帯通信機器や電子システム手帳、携帯コンピューティング機器が登場したことにより、きわめて多様な機能を単一の小型システムに集積化する必要もある。この結果、マイクロエレクトロニクス産業は、ＳＯＣ（system-on-a-chip）手法の採用に向かっている。
【０００３】
要するに、ＳＯＣ手法は、これら様々なデバイス機能と同数のものを同じチップに集積化して、単一の大チップが様々な機能をエンド・ユーザに提供しうるようにするするものである。このような手法は、非常に魅力的であるけれども、いくつかの理由から実際的でない。第１に、様々なマイクロエレクトロニクス・デバイス（たとえばメモリ・チップ、論理チップ、無線通信チップなど）に最適な材料、製造方法、および最小設計寸法は、互いにきわめて異なっている。これらのものを同一のチップにすべて組み込むことは、ＳＯＣの各デバイス・ブロックで得られる性能を制限しうるように妥協する、ということを意味する。第２に、多数の機能ブロックを集積するには、その上に多層配線を構築した大寸法のチップが必要になる。これら２つの要因によって、歩留りが低下し、チップ当りのコストが上昇しやすくなる。これは、望ましくない。第３に、機能群の独自の組み合わせ（たとえばメモリとマイクロプロセッサ、無線通信とマイクロプロセッサなど）をすべて設計して構築しなければならないから、コスト削減生産にとっては実行できないほどチップ部品と製品ミックスが増えてしまう。最後に、たった１つのＳＯＣに関する様々な材料、製造工程、および集積化方式を組み合わせるのに要する専門技術でさえも、１つの企業ではまかなえない。というのは、これらのものは、現在では個別のマイクロエレクトロニクス企業が担当しているからである。
【０００４】
ＳＯＣに対する魅力的な代案は、ＳＯＰ（system-on-a-package)である。ＳＯＰとは、第１レベルのパッケージング・キャリア（実装担体）に多数のチップを組み込んだものである。各チップは、独自の機能用に最適化されているとともに、おそらく、特定のチップを製造するように特別に調製された個別の工場で製造されている。第１レベルのパッケージング・キャリアとは、上記チップ群を相互接続して、最終パッケージが１つのシステムとして機能しうるようにしたものである。このようなパッケージに必要な相互接続の階層数と入出力（Ｉ／Ｏ）密度とは、印刷回路基板技術または多層セラミック技術で現在得られるものよりもずっと高いものと考えられる。チップ群を組み込んだこのＳＯＰはＳＯＣに取って代わると見込まれているから、根拠のある予測として、その相互接続階層数とＩ／Ｏ密度は、チップにおけるＦＢＥＯＬ（far back end of the line）相互接続で使われているもの（通常、配線とバイアスが５００〜１０００ｎｍピッチ）と最も高密度の実装基板（通常、配線とバイアスが１００００〜２００００ｎｍピッチ）との間にする必要がある。ＳＯＰに必要な配線の寸法とピッチでＦＢＥＯＬプロセスを拡張した場合、それが実用的になるのは、パッケージング・キャリア自体をシリコンで作製する場合である。しかし、自身にマウントした様々なチップを相互接続するには、パッケージング・キャリアは高Ｉ／Ｏ密度に耐えなければならない。システムの細分度が高くなると、すなわち、システム各部のサブユニットすなわちチップへの分割の程度がより細かくなると、より多くＩ／Ｏが必要になる。このようなＩ／Ｏ密度には、ほぼ５〜１０μｍの寸法とスペースのボンディング・パッドが必要になるものと見込まれる。これは、寸法とスペースで上記値より少なくとも１０〜２０倍粗い、通常の実装で使用されているＩ／Ｏパッドで可能な範囲を超えている。
【０００５】
したがって、ＳＯＰキャリア上でいくつかのチップを相互接続する微小接続構造体が、現在の技術水準と比べてきわめて高いチップ間入出力密度を達成できるようにするのがきわめて望ましい。
【０００６】
【発明が解決しようとする課題】
以上のとおりであるから、Ｉ／Ｏ相互接続の高密度のアレイを実現できない従来技術の欠点を克服するために、本発明の主目的は、きわめて高密度の相互接続、たとえば既存のチップ−キャリア間の接続で可能なものよりもはるかに高密度である１０μｍピッチ、最小限では１０μｍ未満ピッチを可能にするようなデバイス・チップとキャリアに対するチップ処理技法が使用可能になる微小相互接続構造体を提供することである。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明は、接続金属を被着した高さが正確に制御可能な金属スタッドの高密度アレイを備えた微小相互接続構造体を提供する。上記高密度アレイは、デバイス・チップ上に形成されている。このデバイス・チップは、単独であるいは他のデバイス・チップとともにキャリアに取り付けられる。後者の場合、一部のデバイス・チップは、完全なコンピューティング・システム、通信システム、あるいはネットワーキング・システムとして機能するキャリアを一度に組み立てうるように、類似の相互接続構造体を備えるように選択する。
【０００８】
チップ処理法を使って実現した高密度と、リソグラフィ・プロセスとＣＭＰ（chemical-mechanical polishing)プロセスとの組み合わせによって可能になったスタッドの制御性良好な高さとは、本発明独自のものである。キャリアにはシリコン・ウェーハ、セラミック基板、または有機チップ・キャリアを用いうるけれども、高密度の微小接続、低熱膨張、および高度な平坦性を実現できるから、シリコン・キャリアが望ましい。キャリア上に形成する接続パッドは、スタッド構造体よりもわずかに大きくなるように設計するとともに、スタッドが所定の場所に滑り込んでキャリア・パッド内に定置されうるよう凹んだ形状になるように設計する。あるいは、キャリア上にスタッドを形成し、デバイス・チップ上に凹んだ接続パッドを形成してもよい。
【０００９】
本発明の上述した、および他の目的と利点は、次に示す添付図面を備えた本発明の好適な実施形態の詳細な説明からより明瞭になる。
【００１０】
【発明の実施の形態】
次に図面を参照し、まず、いくつかの選択肢すなわち実施形態について、デバイスのウェーハ・プロセスを説明する。次いで、形成する構造体を完成させるキャリアのプロセス・フローを説明する。
【００１１】
デバイス・チップ・ウェーハ１０上に形成した最終レベルの配線層１６上に、表面保護積層誘電体層１２を被着したのち、配線層１６上のコンタクト位置に達するコンタクト・ホールを形成する。このコンタクト・ホールに、レセプタクル（受け口）すなわちソケット１４を形成することになる。次いで、構造体の表面にＴａＮ／Ｔａ層１８とＣｕ（銅）層２０を堆積したのち、構造体の表面からＣｕをＣＭＰで除去する。このＣＭＰは、Ｔａ上で停止させる。この結果、図１に示すように、Ｃｕ２０はレセプタクル１４の底部および側壁だけに存在するようになる。次いで、全面にフォトレジスト層２２を塗布したのち、パターニングしてコンタクト・ホールと一致する開口を形成する（図２）。これらの開口の寸法は、コンタクト・ホールの直径以上になるようにする。レジスト２２の厚さは、銅スタッド２４にとって望ましい最終高さに合致するように選択する。次いで、コンタクト・ホール内のすＣｕ層２０から成る銅シード（種）を種まき領域として使用し、開口内にＣｕなどの金属を電気めっきする。レジスト２２中のすべての開口が充填（じゅうてん）されるように少しばかり過めっきしたのち、ＣｕのＣＭＰを実行する。このＣＭＰは、レジスト２２上で停止させる。この結果、所定の高さの銅スタッド２４が完成する。
【００１２】
この時点で、プロセスは、次に示す様々な方法で継続してわずかに異なる最終構造体を構築する。
【００１３】
〔選択肢１：バリア層で完全に被覆された銅スタッド〕
レジストを剥離（はくり）したのち、Ｎｉを電気めっきし、Ａｕに浸漬する（Ｔａ表面は容易にめっきされないから、ＮｉめっきはＣｕスタッド上のみに行なわれる）。次いで、はんだまたは錫（すず）を電気めっきしたのち、スタッド間の領域からＴａＮとＴａをウエット・エッチングまたはドライ・エッチングで除去する。
【００１４】
あるいは、
レジストを剥離したのち、Ｎｉ−Ｐを無電解めっきし、Ａｕに浸漬し（この無電解めっきとＡｕ浸漬はＣｕに対して選択性があるから、Ｎｉ−ＰめっきはＣｕスタッド上のみに行なわれる）、はんだまたはＳｎ（錫）を電気めっきしたのち、スタッド間の領域からＴａＮとＴａをウエット・エッチングまたはドライ・エッチングで除去する。この結果、図３に示す構造体が得られる。
【００１５】
あるいは、
レジストを剥離し、ＴａＮとＴａをエッチングし、Ｎｉ−Ｐを無電解めっきし、ＡｕとＳｎに浸漬する（この結果、上記と同じ構造体が得られる）。
【００１６】
必要な場合には、ＣｕとＮｉの間に追加の拡散バリア層としてＣｏＷＰ層を無電解めっきしてもよい。
【００１７】
〔選択肢２：先端のみがバリア層で被覆された銅スタッド〕
Ｎｉを電気めっきし、Ａｕに浸漬し、はんだまたは錫を電気めっきする。次いで、レジストを剥離したのち、ＴａＮとＴａをエッチングする。
【００１８】
あるいは、
Ｎｉ−Ｐを電気めっきし、Ａｕに浸漬し、はんだまたはＳｎを電気めっきする。次いで、レジストを剥離したのち、ＴａＮとＴａをエッチングする。
【００１９】
この構造体が望ましいのは、接続材料をスタッドの先端のみに限定する必要のある場合である。結果として得られる構造体を、図４に示す。
【００２０】
上述したものとは別の方法すなわちプロセス・フローを用いることもできる。これらの方法では、表面に必要なパッドを形成するか否かは、層群中に電界摂動に起因して層間誘電体の下に横たわる金属の形体が存在するか否かによって決まる。これは、表面層パターンは下に存在する金属層のパターンと無関係に生成できない、という点で１つの限界である。また、他の金属、たとえばＴｉ、Ｗ、ＴｉＮ、ＷＮ、Ｃｒ、またはこれらの組み合わせを、ＴａおよびＴａＮの代わりに用いてもよい。さらに、Ｎｉの代わりにＣｏ、Ｐｔ、またはＰｄを用いてもよい。
【００２１】
キャリアのプロセス・フローは、次に示す工程を備えている。
（１）まず、外部電子回路に接続する配線とコンタクトに加え、チップ間配線を備えたシリコン・キャリア、セラミック・キャリア、または有機キャリアで出発する工程。配線は多層であり、キャリアは自身を貫くバイアスを備え背面との接続を可能にしている。
（２）誘電体上の、デバイス・チップ群へのコンタクトを形成すべき部分にバイアスを形成する工程。
（３）たとえばＴａＮ−Ｔａ（約４０μｍ厚）とＣｕ（約１００μｍ厚）のライナー／シード層を堆積する工程。
（４）表面からＣｕをＣＭＰで除去する工程。このＣＭＰは、Ｔａ上で停止させる。コンタクト凹部の底部と側壁のＣｕは、残す。
（５）Ｃｕ上のみをめっきするプロセスを用いてコンタクト開口をめっきして、たとえば０．５μｍ厚のＮｉのバリア層を形成する工程。ＴａＮ−Ｔａ層は、電流を導入する機能をはたすが、その上はめっきされない。
（６）Ｎｉ表面を貴金属めっきして、たとえばＡｕ薄層（約０．１μｍ厚）を形成する工程。あるいは、Ａｕ浸漬して、Ｎｉ表面にＡｕ薄層を形成する工程。後者は、より簡便で厚さ（８０〜１２０ｎｍ）の制御性が良好である。前者によれば、プロセスをすべて電気めっきで統一することができる。また、Ａｕ浸漬（その溶液は通常、シアン化物を含む）は、無電解Ａｕめっき、非シアン化物の槽で置き換えうる。非シアン化物の槽を使用すると、Ｎｉに対する選択性をきわめて高くすることができるとともに、きわめて短時間（約２分間）で堆積することができる（Ａｕ浸漬では、試料を３０分間さらす必要がある）。
（７）ＴａＮ−Ｔａ層をウエットまたはドライのエッチング・プロセスで除去する工程。ＴａおよびＴａＮの代わりに、他の金属、たとえばＴｉ、Ｗ、ＴｉＮ、ＷＮ、Ｃｒ、またはこれらの組み合わせを用いてもよい。また、Ｎｉの代わりに、Ｃｏ、Ｐｔ、またはＰｄを用いてもよい。
【００２２】
組み立て工程は、（分離光学位置合わせおよび／または静電容量位置合わせを用いた）通常のフリップチップと同様の、チップレットの選択・載置プロセス、および後続するリフロー接続プロセスを備えている。（「Ａおよび／またはＢ」は「ＡおよびＢ、Ａ、またはＢ」を表わす。）チップレットとキャリアとの間のギャップが効率的にフラックスを洗浄するには小さすぎる場合、フラックスなしの水素リフローを用いるのが望ましい。
【００２３】
結果として得られる構造体は、次に示す独自の利点を有する。
（１）デバイス・チップに加えキャリアにもチップ処理技法を用いているから、最小１０μｍピッチの超高密度相互接続を実現することができる。これは、既存のチップ−キャリア間の接続で可能な密度よりもはるかに高密度である。
必要な場合には、最小２．５μｍピッチの高密度も実現することができる。
（２）本発明に係る構造体によれば、スタンドオフ（stand off:隆起) 高さを調製することにより、複数のキャリア基板間の変動を吸収することができる。
（３）相互接続部の高さを選択することにより、熱不整合に起因する剪断歪（せんだんひずみ）を低減することができる。
なぜなら、これらの歪は接続部の高さに逆比例するからである。
（４）微小接続部の高さを高くすることにより、チップとキャリアとの間を十分に分離することもでる。この結果、チップとキャリアとの間のギャップに欠肉（underfill)材料を注入して硬化させることができる。これが必要なのは、チップとキャリアとの間の熱膨張不整合が大きい場合や、キャリアが大きい場合や、チップ寸法が大きい（通常一辺が１０ｍｍ以上）場合である。欠肉材料は、補強の役目を果たすとともに、接続部の応力を低減する。
（５）接続部の高さを柔軟に選択しうるから、様々なチップの接続パッドの高さが様々であっても、フリップ・マウントした複数のデバイス・チップの裏面が同一平面をなすようにすることもできる（たとえば、あるチップにおける大きなフリップ・チップはんだ対別のチップにおける超高密度微小接続、これら２つの場合、スタッドの高さを選択することにより接続部の高さを等しくすることができる）。この同一平面にすることが重要なのは、高性能プロセッサ・システムへのヒート・シンク・アタッチメントの場合のように、チップの裏面から熱を除去する必要がある場合である。
（６）スタッド先端の接続金属としては、Ｐｂベースのはんだ、無鉛（Ｐｂ）はんだ、またはＡｕＳｎ合金を用いることができる。後２者の場合、デバイス・チップ近傍の接続部に鉛が存在しないから、接続部は、はんだに関係するアルファ粒子問題と無縁である。
【００２４】
以上、好適な実施形態を参照して本発明を説明した。本発明の本旨と範囲のうちで、様々な変形と変更をなしうることは、明らかである。
【００２５】
まとめとして以下の事項を開示する。
（１）
１組のデバイス・チップを、微小接続構造体を用いて取り付けることにより接続するシステムであって、
表面に複数のレセプタクルを備えた多層基板を備えた微小接続チップ・キャリアと、
前記レセプタクルと一致する、デバイス・チップ上に設けられた１組の微小接続パッドと、
前記レセプタクルを接続してデバイス・チップの相互接続を可能にする、前記微小接続チップ・キャリアに設けられた相互接続配線と
を備えた
システム。
（２）
デバイス・チップ上に設けられた前記微小接続パッドが、表面から上に伸びるスタッドを備えるように形成されている
上記（１）に記載のシステム。
（３）
前記微小接続チップ・キャリアに設けられた前記レセプタクルの内部が、ライナー層、シード層、バリア金属層、および貴金属層から成る多層構造をしている、
上記（１）に記載のシステム。
（４）
前記ライナー層が、Ｗ、Ｔａ、Ｔｉ、ＷＮ、ＴａＮ、ＴｉＮ、Ｃｒ、およびこれらの組み合わせから成る群から選択されている、
上記（３）に記載のシステム。
（５）
前記シード層が銅である、
上記（３）に記載のシステム。
（６）
前記バリア金属層が、Ｎｉ、Ｃｏ、Ｐｔ、Ｐｄ、Ｎｉ−Ｐ、Ｃｏ−Ｐ、およびＣｏＷＰから成る群から選択されている、
上記（３）に記載のシステム。
（７）
前記微小接続チップ・キャリアが、シリコン層と、誘電体層と、前記誘電体層に設けられたレセプタクルと、前記誘電体層の下に設けられたキャリア配線とを備えている、
上記（１）に記載のシステム。
（８）
前記ライナー層が、はじめ誘電体層上に伸び、次いで前記レセプタクル内に伸びたのち、当該レセプタクルに限定されている、
上記（３）に記載のシステム。
（９）
前記シード層が前記レセプタクルに限定されている、
上記（３）に記載のシステム。
（１０）
微小接続構造体を取り付けることにより１組のデバイス・チップを相互接続する方法であって、
表面に複数のレセプタクルを備えた多層基板の形態にキャリアを構築することにより微小接続構造体を形成する工程と、
デバイス・チップ上に、外方に伸びるスタッドを備えた１組のパッドを形成する工程と、
前記デバイス・チップ上形成した前記パッドと、前記キャリア上に形成した前記レセプタクルとを位置合わせしたのちに接続する工程と、
前記キャリア上に形成した前記レセプタクルを接続する相互接続配線を形成する工程と
を備えた
方法。
（１１）  さらに、
半導体ウェーハから伸びるスタッドの端にパッドを形成する工程
を備えた、
上記（１０）に記載の方法。
（１２）
前記キャリアの表面に形成した前記レセプタクルの周辺にタンタル、銅、およびニッケルから成る多層を形成する工程
を備えた、
上記（１０）に記載の方法。
（１３）
前記キャリアが、シリコン層と、誘電体層と、前記誘電体層に設けられたレセプタクルと、前記誘電体層の下に設けられたキャリア配線とを備えている、
上記（１０）に記載の方法。
（１４）  さらに、
誘電体層の表面からタンタル層をエッチング除去する工程
を備えた、
上記（１１）に記載の方法。
（１５）  さらに、
誘電体層の表面から銅層をエッチング除去する工程
を備えた、
上記（１１）に記載の方法。
【図面の簡単な説明】
【図１】  誘電体層の表面配線層上に伸びるレセプタクルを備えたデバイス・ウェーハの断面図である。
【図２】  自身の中を貫通するめっきスタッドを備えたレジスト層を塗布した、図１のデバイス・ウェーハの断面図である。
【図３】  図２のデバイス・ウェーハと、レジストを剥離しバリア層、貴金属層、およびはんだ付け可能な接続層で完全に保護した銅スタッドとを組み合わせたものの断面図である。
【図４】  スタッド先端にバリア金属層、貴金属層、および接続金属層を被着したあとの、デバイス・ウェーハとスタッドとを組み合わせたものの断面図である。
【図５】  適切な多層金属層を備えたキャリアのソケットすなわちレセプタクルを用いてキャリアとデバイス・ウェーハとを位置合わせした、図４のデバイス・ウェーハとスタッドとを組み合わせたものの断面図である。
【符号の説明】
１０  デバイス・チップ・ウェーハ
１２  表面保護積層誘電体層
１４  レセプタクル
１６  最終レベルの配線層
１８  ＴａＮ／Ｔａ層
２０  Ｃｕ層
２２  フォトレジスト層
２４  銅スタッド
【図１】
0003782997.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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