(57)【特許請求の範囲】
【請求項１】
メモリセルとの間でデータを伝送する複数のビット線対と、前記複数のビット線対のうち選択されたビット線対との間でデータを伝送するデータ入出力線対とを有し、外部クロック信号に同期して動作する同期式半導体メモリ装置において、
カラム選択信号の活性化により選択された前記ビット線対のデータを前記データ入出力線対に伝送する伝送ゲートと、
プリチャージ信号の活性化により前記データ入出力線対を同一の値にプリチャージするプリチャージゲートと、
前記外部クロック信号に同期して前記プリチャージ信号及び前記カラム選択信号を活性化する制御信号発生部とを備え、
前記制御信号発生部は、
前記外部クロック信号に応答して発生される内部クロック信号に応答して、第１のカラム制御信号、第１のプリチャージ制御信号、前記第１のカラム制御信号に連動する第２のプリチャージ制御信号、及び、前記第１のプリチャージ制御信号に連動する第２のカラム制御信号を発生する予備信号発生回路と、
前記第１のカラム制御信号に応答してディスエーブルされ、前記第２のカラム制御信号に応答してイネーブルされる前記カラム選択信号を発生するカラム選択信号発生回路と、
前記第２のプリチャージ制御信号に応答してイネーブルされ、前記第１のプリチャージ制御信号に応答してディスエーブルされる前記プリチャージ信号を発生するプリチャージ信号発生回路と、
を有することを特徴とする同期式半導体メモリ装置。
【請求項２】
前記予備信号発生回路は、
前記内部クロック信号を反転及び遅延させて前記第１のプリチャージ制御信号を発生する第１の反転遅延回路と、
前記第１のプリチャージ制御信号をバッファリングして前記第２のカラム制御信号を出力するバッファと、
前記クロック信号を反転及び遅延させて前記第１のカラム制御信号を発生する第２の反転遅延回路と、
前記第１のカラム制御信号を反転及びバッファリングして前記第２のプリチャージ制御信号を出力する反転バッファと、
を有することを特徴とする請求項１に記載の同期式半導体メモリ装置。
【請求項３】
前記カラム選択信号発生回路は、
前記第２のカラム制御信号の活性化エッジ部に応答して前記カラム選択信号をイネーブルにし、前記第１のカラム制御信号の活性化エッジ部に応答して前記カラム選択信号をディスエーブルにするための予備カラム選択信号を発生する予備カラム選択信号発生部と、
前記予備カラム選択信号をラッチして前記カラム選択信号を発生するラッチ部と、
を有することを特徴とする請求項１に記載の同期式半導体メモリ装置。
【請求項４】
前記プリチャージ信号発生回路は、
前記第１及び第２のプリチャージ制御信号を入力信号とし、前記第２のプリチャージ制御信号の活性化エッジ部に応答して前記プリチャージ信号をイネーブルにし、前記第１のプリチャージ制御信号の活性化エッジ部に応答して前記プリチャージ信号をディスエーブルにするための予備プリチャージ信号を発生する予備プリチャージ信号発生部と、
前記予備プリチャージ信号をラッチして前記プリチャージ信号を発生するラッチ部と、
を有することを特徴とする請求項１に記載の同期式半導体メモリ装置。
【請求項５】
前記制御信号発生部は、
前記外部クロック信号レベルの上昇又は下降遷移のうち何れか一方のレベル遷移に応答して前記内部クロック信号を発生する内部クロック発生回路を更に有することを特徴とする請求項１に記載の同期式半導体メモリ装置。
【請求項６】
メモリセルとの間でデータを伝送する複数のビット線対と、前記複数のビット線対のうち選択されたビット線対との間でデータを伝送するデータ入出力線対とを有し、外部クロック信号に同期して動作する同期式半導体メモリ装置において、
カラム選択信号の活性化により選択された前記ビット線対のデータを前記データ入出力線対に伝送する伝送ゲートと、
プリチャージ信号の活性化により前記データ入出力線対を同一の値にプリチャージするプリチャージゲートと、
前記外部クロック信号に同期して前記プリチャージ信号及び前記カラム選択信号を活性化する制御信号発生部とを備え、
前記制御信号発生部は、
前記外部クロック信号のディスエーブルに応答して活性化される第１の内部クロック信号と、前記外部クロック信号のイネーブルに応答して活性化される第２の内部クロック信号とを発生する内部クロック発生回路と、
前記第１の内部クロック信号に連動する第１のカラム制御信号と、前記第２の内部クロック信号に連動する第１のプリチャージ制御信号と、前記第１のカラム制御信号に連動する第２のプリチャージ制御信号と、前記第１のプリチャージ制御信号に連動する第２のカラム制御信号とを発生する予備信号発生回路と、
前記第１のカラム制御信号に応答してディスエーブルされ、前記第２のカラム制御信号に応答してイネーブルされる前記カラム選択信号を発生するカラム選択信号発生回路と、
前記第２のプリチャージ制御信号に応答してイネーブルされ、前記第１のプリチャージ制御信号に応答してディスエーブルされる前記プリチャージ信号を発生するプリチャージ信号発生回路と、
を有することを特徴とする同期式半導体メモリ装置。
【請求項７】
前記内部クロック発生回路は、
前記外部クロック信号の下降エッジ部に応答して、前記第１の内部クロック信号としてパルス信号を発生する第１の内部クロック発生部と、
前記外部クロック信号の上昇エッジ部に応答して、前記第２の内部クロック信号としてパルス信号を発生する第２の内部クロック発生部と、
を有することを特徴とする請求項６に記載の同期式半導体メモリ装置。
【請求項８】
前記予備信号発生回路は、
前記第２の内部クロック信号を反転及び遅延させて前記第１のプリチャージ制御信号を発生する第１の反転遅延回路と、
前記第１のプリチャージ制御信号をバッファリングして前記第２のカラム制御信号を出力するバッファと、
前記第１の内部クロック信号を反転及び遅延させて前記第１のカラム制御信号を発生する第２の反転遅延回路と、
前記第１のカラム制御信号を反転及びバッファリングして前記第２のプリチャージ制御信号を出力する反転バッファと、
を有することを特徴とする請求項６に記載の同期式半導体メモリ装置。
【請求項９】
前記カラム選択信号発生回路は、
前記第２のカラム制御信号の活性化エッジ部に応答して前記カラム選択信号をイネーブルにし、前記第１のカラム制御信号の活性化エッジ部に応答して前記カラム選択信号をディスエーブルにするための予備カラム選択信号を発生する予備カラム選択信号発生部と、
前記予備カラム選択信号をラッチして前記カラム選択信号を発生するラッチ部と、
を有することを特徴とする請求項６に記載の同期式半導体メモリ装置。
【請求項１０】
前記プリチャージ信号発生回路は、
前記第２のプリチャージ制御信号の活性化エッジ部に応答して前記プリチャージ信号をイネーブルにし、前記第１のプリチャージ制御信号の活性化エッジ部に応答して前記プリチャージ信号をディスエーブルにするための予備プリチャージ信号を発生する予備プリチャージ信号発生部と、
前記予備プリチャージ信号をラッチして前記プリチャージ信号を発生するラッチ部と、
を有することを特徴とする請求項６に記載の同期式半導体メモリ装置。
【請求項１１】
メモリセルとの間でデータを伝送するビット線対と、前記ビット線対との間でデータを伝送するデータ入出力線対と、前記ビット線対と前記データ入出力線とを電気的に連結する伝送ゲートと、前記データ入出力線対を同一の値にプリチャージするプリチャージゲートとを有し、外部クロック信号に同期して動作する同期式半導体メモリ装置におけるデータ入出力線対のプリチャージ方法において、
（ａ）前記外部クロック信号の上昇又は下降エッジ部に応答して内部クロック信号を発生する段階と、
（ｂ）前記内部クロック信号に応答して第１のカラム制御信号及び第１のプリチャージ制御信号を発生する段階と、
（ｃ）前記第１のカラム制御信号に連動する第２のプリチャージ制御信号及び前記第１のプリチャージ制御信号に連動する第２のカラム制御信号を発生する段階と、
（ｄ）前記第１のカラム制御信号の活性化に応答して前記伝送ゲートを”ターンオフ”させる段階と、
（ｅ）前記伝送ゲートが”ターンオフ”された後に、前記第２のプリチャージ制御信号の活性化に応答して前記プリチャージゲートを”ターンオン”させる段階と、
（ｆ）前記第１のプリチャージ制御信号の活性化に応答して前記プリチャージゲートを”ターンオフ”させる段階と、
（ｇ）前記第２のカラム制御信号の活性化に応答して前記伝送ゲートを”ターンオン”させる段階と、
を含むことを特徴とする同期式半導体メモリ装置におけるデータ入出力線対のプリチャージ方法。
【請求項１２】
メモリセルとの間でデータを伝送するビット線対と、前記ビット線対との間でデータを伝送するデータ入出力線対と、前記ビット線対と前記データ入出力線とを電気的に連結する伝送ゲートと、前記データ入出力線対を同一の値にプリチャージするプリチャージゲートとを有し、外部クロック信号に同期して動作する同期式半導体メモリ装置におけるデータ入出力線対のプリチャージ方法において、
（ａ）前記外部クロック信号のディスエーブルに応答して活性化される第１の内部クロック信号と、前記外部クロック信号のイネーブルに応答して活性化される第２の内部クロック信号とを発生する段階と、
（ｂ）前記第１の内部クロック信号に応答する第１のカラム制御信号と、前記第２の内部クロック信号に応答する第１のプリチャージ制御信号とを発生する段階と、
（ｃ）前記第１のカラム制御信号に連動する第２のプリチャージ制御信号と、前記第１のプリチャージ制御信号に連動する第２のカラム制御信号とを発生する段階と、
（ｄ）前記第１のカラム制御信号の活性化に応答して前記伝送ゲートを”ターンオフ”させる段階と、
（ｅ）前記伝送ゲートが”ターンオフ”された後に、前記第２のプリチャージ制御信号の活性化に応答して前記プリチャージゲートを”ターンオン”させる段階と、
（ｆ）前記第１のプリチャージ制御信号の活性化に応答して前記プリチャージゲートを”ターンオフ”させる段階と、
（ｇ）前記第２のカラム制御信号の活性化に応答して前記伝送ゲートを”ターンオン”させる段階と、
を含むことを特徴とする同期式半導体メモリ装置におけるデータ入出力線対のプリチャージ方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同期式半導体メモリ装置に係り、特に、そのデータ入出力線のプリチャージ信号の制御に関する。
【０００２】
【従来の技術】
一般に、ダイナミックランダムアクセスメモリ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ：ＤＲＡＭ）は、読出し及び書込み動作を繰り返す。読出し動作とは、選択されたメモリセルのデータをメモリチップの外部へ出力する動作を言う。ローアドレス（ＲＯＷ  ＡＤＤＲＥＳＳ）により特定のワード線が選択されると、このワード線に連結された全セルのデータは該当ビット線（ＢＩＴ  ＬＩＮＥ）に伝達される。そして、カラムアドレス（ＣＯＬＵＭＮ  ＡＤＤＲＥＳＳ）により選択されたビット線のデータはデータ入出力線対に伝達される。この際、ビット線とデータ入出力線対との電気的連結を制御するために伝送スイッチが存在する。普通、ＤＲＡＭでは伝送ゲートとしてＭＯＳトランジスタが使われる。
【０００３】
ところが、DRAMの読出し動作は、メモリセルに保持された小さな電荷に係る電圧を数回にわたって増幅して出力する過程である。前述の如く、ローアドレスにより特定のワード線が選択されると、選択されたワード線に連結された全メモリセルのデータが各々対応するビット線に伝達される。
【０００４】
この時のビット線へのデータ伝達方式は、メモリセルのキャパシタとビット線との間の電荷共有方式である。すなわち、メモリセルのキャパシタに存在するデータ（電荷）をビット線が共有するので、ビット線の電位変化は非常に小さい。しかし、この小さい電位変化は、ビット線センスアンプによる第１感知増幅動作により増幅される。この第１感知増幅動作が開始されると、ビット線対の電圧差は次第に大きくなる。
【０００５】
そして、一定の時間が経過してビット線対が適切な大きさの電圧差を有するようになると、カラムアドレス情報により選択された伝送ゲートが"ターンオン"される。このように伝送ゲートを制御する信号線がカラム選択ライン（column selection line：以下、CSLという）である。CSLは、根本的にカラムアドレス情報に従って制御される信号である。
【０００６】
そして、選択された伝送ゲートによりデータ入出力線対に伝達されたデータは、データ入出力線のセンスアンプによる第２感知増幅動作により増幅される。
【０００７】
ところが、第２感知増幅動作の開始前に、必ずデータ入出力線対を同一の電圧にプリチャージする必要がある。これは、ビット線対から伝達されたデータを正確に感知して増幅動作を行なうためである。
【０００８】
半導体メモリ装置の読出し／書込み動作において、伝送ゲートはCSLに従って開閉動作を繰り返す。通常の伝送データの動作及びデータ入出力線対のプリチャージ動作に関して概説すると次の通りである。カラムアドレス情報に従って選択されていた伝送ゲートが"ターンオフ"されると、データ入出力線対はプリチャージ信号に従って同一の電圧にプリチャージされる。そして、データ入出力線対のプリチャージが解除された後に、新たなカラムアドレス情報に対応するCSLによって別の伝送ゲートが"ターンオン"される。このように伝送ゲートが"ターンオフ"されてから、データ入出力線対のプリチャージ動作が行われるまでには、一定の時間マージンを要する。同様に、データ入出力線対のプリチャージが解除されてから、伝送ゲートルが"ターンオン"されるまでにも、一定の時間マージンを要する。
【０００９】
ところが、従来の同期式DRAM（syncronous DRAM）におけるデータ入出力線プリチャージ信号のイネーブル又はディスエーブルは、自発パルス（auto pulse）を用いて行なうため、データ入出力線プリチャージ信号のパルス幅は一定である。すなわち、データ入出力線プリチャージ信号は、外部クロックに同期しない。したがって、不要なパルス幅のマージンによって半導体メモリ装置の性能が低下するという問題点が生じる。
【００１０】
また、同期式半導体メモリ装置の動作が高周波数化するに伴って入出力線プリチャージ信号のパルス幅を狭くすべきであるが、各種の周波数で動作する同期式半導体メモリ装置における該パルス幅が一定になるように設計すると、多くの問題が生じる。すなわち、低い周波数の動作に合わせてデータ入出力線プリチャージ信号のパルス幅が決定された場合には、高い周波数で誤動作が生じ得るという問題がある。一方、高い周波数の動作に合わせてデータ入出力線プリチャージ信号のパルス幅が決定された場合には、低い周波数でプリチャージ効率が低下するという問題がある。
【００１１】
【発明が解決しようとする課題】
本発明の第１の目的は、データ入出力線プリチャージ信号のイネーブル及びディスエーブルの双方を外部クロックに同期させて、不要な動作マージンを排除した同期式半導体メモリ装置を提供することにある。
【００１２】
本発明の第２の目的は、データ入出力線プリチャージ信号のイネーブル及びディスエーブルの双方を外部クロックに同期させて、不要な動作マージンを排除した同期式半導体メモリ装置のデータ入出力線のプリチャージ方法を提供することにある。
【００１３】
本発明の第３の目的は、データ入出力線プリチャージ信号のパルス幅が動作周波数に応じて調整し、プリチャージの効率を高めた同期式半導体メモリ装置を提供することにある。
【００１４】
本発明の第４の目的は、データ入出力線プリチャージ信号のパルス幅が動作周波数に応じて調整する同期式半導体メモリ装置のデータ入出力線プリチャージ方法を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の第１の側面に係る同期式半導体メモリ装置は、メモリセルとの間でデータを伝送する複数のビット線対と、前記複数のビット線対のち選択されたビット線対との間でデータを伝送するデータ入出力線対とを有し、外部クロック信号に同期して動作する同期式半導体メモリ装置において、カラム選択信号の活性化により選択された前記ビット線対のデータを前記データ入出力線対に伝送する伝送ゲートと、プリチャージ信号の活性化により前記データ入出力線対を同一の値にプリチャージするプリチャージゲートと、前記外部クロック信号に同期して前記プリチャージ信号及び前記カラム選択信号を活性化する制御信号発生部とを備え、前記プリチャージ信号のイネーブルは前記カラム選択信号のディスエーブルと連動して発生し、前記プリチャージ信号のディスエーブルは前記カラム選択信号のイネーブルと連動して発生することを特徴とする。
【００１６】
上記の同期式半導体メモリ装置において、前記制御信号発生部は、前記外部クロック信号に応答して発生される内部クロック信号に応答して、第1のカラム制御信号、第1のプリチャージ制御信号、前記第1のカラム制御信号に連動する第2のプリチャージ制御信号、及び、前記第1のプリチャージ制御信号に連動する第2のカラム制御信号を発生する予備信号発生回路と、前記第1のカラム制御信号に応答してディスエーブルされ、前記第2のカラム制御信号に応答してイネーブルされる前記カラム選択信号を発生するカラム選択信号発生回路と、前記第2のプリチャージ制御信号に応答してイネーブルされ、前記第1のプリチャージ制御信号に応答してディスエーブルされる前記プリチャージ信号を発生するプリチャージ信号発生回路とを備えることが好ましい。
【００１７】
本発明の第２の側面に係る同期式半導体メモリ装置は、メモリセルへとの間でデータを伝送する複数のビット線対と、前記複数のビット線対の内選択されたビット線対との間でデータを伝送するデータ入出力線対を有し、外部クロック信号に同期される同期式半導体メモリ装置において、カラム選択信号の活性化により選択された前記ビット線対のデータを前記データ入出力線対に伝送する伝送ゲートと、プリチャージ信号の活性化により前記データ入出力線対を同一の値にプリチャージするプリチャージゲートと、前記外部クロック信号に同期して前記プリチャージ信号及び前記カラム選択信号を活性化する制御信号発生部とを備え、前記プリチャージ信号のイネーブルは、前記外部クロック信号のディスエーブルに同期したカラム選択信号のディスエーブルと連動して発生し、前記プリチャージ信号のディスエーブルは、前記外部クロック信号のイネーブルに同期した前記カラム選択信号のイネーブルと連動して発生することを特徴とする。
【００１８】
上記の同期式半導体メモリ装置において、前記制御信号発生部は、前記外部クロック信号のディスエーブルに応答して活性化される第1の内部クロック信号と、前記外部クロック信号のイネーブルに応答して活性化される第2の内部クロック信号とを発生する内部クロック発生回路と、前記第1の内部クロック信号に連動する第1のカラム制御信号と、前記第2の内部クロック信号に連動する第1のプリチャージ制御信号と、前記第1のカラム制御信号に連動する第2のプリチャージ制御信号と、前記第1のプリチャージ制御信号に連動する第2のカラム制御信号とを発生する予備信号発生回路と、前記第1のカラム制御信号に応答してディスエーブルされ、前記第2のカラム制御信号に応答してイネーブルされる前記カラム選択信号を発生するカラム選択信号発生回路と、前記第2のプリチャージ制御信号に応答してイネーブルされ、前記第1のプリチャージ制御信号に応答してディスエーブルされる前記プリチャージ信号を発生するプリチャージ信号発生回路とを備えることが好ましい。
【００１９】
本発明の第３の側面に係る同期式半導体メモリ装置のデータ入出力線対のプリチャージ方法は、メモリセルとの間でデータを伝送するビット線対と、前記ビット線対との間でデータを伝送するデータ入出力線対と、前記ビット線対と前記データ入出力線とを電気的に連結する伝送ゲートと、前記データ入出力線対を同一の値にプリチャージするプリチャージゲートとを有し、外部クロック信号に同期して動作する同期式半導体メモリ装置のデータ入出力線対のプリチャージ方法において、（a）前記外部クロック信号の上昇又は下降エッジ部に応答して内部クロック信号を発生する段階と、（b）前記内部クロック信号に応答して第1のカラム制御信号及び第1のプリチャージ制御信号を発生する段階と、（c）前記第1のカラム制御信号に連動する第2のプリチャージ制御信号及び前記第1のプリチャージ制御信号に連動する第2のカラム制御信号を発生する段階と、（d）前記第1のカラム制御信号の活性化に応答して前記伝送ゲートを"ターンオフ"させる段階と、（e）前記伝送ゲートが"ターンオフ"された後に、前記第2のプリチャージ制御信号に活性化に応答して前記プリチャージゲートを"ターンオン"させる段階と、（f）前記第1のプリチャージ制御信号の活性化に応答して前記プリチャージゲートを"ターンオフ"させる段階と、（g）前記第2のカラム制御信号の活性化に応答して前記伝送ゲートを"ターンオン"させる段階とを含むことを特徴とする。
【００２０】
本発明の第４の側面に係る同期式半導体メモリ装置のデータ入出力線対のプリチャージ方法は、メモリセルとの間でデータを伝送するビット線対と、前記ビット線対との間でデータを伝送するデータ入出力線対と、前記ビット線対と前記データ入出力線とを電気的に連結する伝送ゲートと、前記データ入出力線対を同一の値にプリチャージするプリチャージゲートとを有し、外部クロック信号に同期して動作する同期式半導体メモリ装置のデータ入出力線対のプリチャージ方法において、（a）前記外部クロック信号のディスエーブルに応答して活性化される第1の内部クロック信号と、前記外部クロック信号のイネーブルに応答して活性化される第2の内部クロック信号とを発生する段階と、（b）前記第1の内部クロック信号に応答する第1のカラム制御信号と、前記第2の内部クロック信号に応答する第1のプリチャージ制御信号とを発生する段階と、（c）前記第1のカラム制御信号に連動する第2のプリチャージ制御信号と、前記第1のプリチャージ制御信号に連動する第2のカラム制御信号とを発生する段階と、（d）前記第1のカラム制御信号の活性化に応答して前記伝送ゲートを"ターンオフ"させる段階と、（e）前記伝送ゲートが"ターンオフ"された後に、前記第2のプリチャージ制御信号の活性化に応答して前記プリチャージゲートを"ターンオン"させる段階と、（f）前記第1のプリチャージ制御信号の活性化に応答して前記プリチャージゲートを"ターンオフ"させる段階と、（g）前記第2のカラム制御信号の活性化に応答して前記伝送ゲートを"ターンオン"させる段階とを含むことを特徴とする。
【００２１】
【発明の実施の形態】
以下、添付した図面に基づいて本発明の好適な実施の形態を詳細に説明する。なお、各図面において、同一の回路には同一の符号が付されている。
【００２２】
図1に示すように、本発明の好適な実施の形態に係る半導体メモリ装置の各メモリセルは、基本的には、一つのトランジスタと一つのキャパシタとを有する。ローアドレスにより特定のワード線WLが活性化されると、メモリセル101のトランジスタが"ターンオン"し、キャパシタに記憶されたデータがビット線BLに伝達される。データが伝達されたビット線BLと基準ビット線／BLとの電位差は、センスアンプ103により増幅される。
【００２３】
そして、増幅されたビット線対BL及び／BLの電位差は、伝送ゲート105を介してデータ入出力線対IO及び／IOに伝達される。伝送ゲート105は、カラム選択信号CSLにより制御される。すなわち、カラムアドレスに従って特定のカラムのCSLが活性化されると、該当するカラムのビット線対BL及び／BLの電位差がデータ入出力線対IO及び／IOへ伝送される。そして、データ入出力線対IO及び／IOに伝送された電位差は、センスアンプ107により増幅される。
【００２４】
データ入出力線対IO及び／IOの電位差の増幅を行う前に、正確に電位差を感知するためにデータ入出力線対IO及び／IOを同一値にプリチャージする必要がある。また、このプリチャージ動作は、カラム選択信号CSLが活性化される前に実行される必要がある。なお、プリチャージゲート109は、プリチャージ信号IOPRBが活性化されることにより、データ入出力線対IO及び／IOを同一の値にプリチャージする。すなわち、プリチャージ信号IOPRBが"ハイ"に活性化されると、データ入出力線対IO及び／IOは同一値にプリチャージされる。ここで、カラム選択信号CSL及びプリチャージ信号IOPRBは、制御信号発生部（図2及び図8参照）で生成される。
【００２５】
図2は、図1に示すカラム選択信号CSL及びプリチャージ信号IOPRBを生成する制御信号発生部の一実施例に係るブロック図である。図2に示すように、制御信号発生部200は、内部クロック発生回路201、予備信号発生回路203、カラム選択信号発生回路205及びプリチャージ信号発生回路207を有する。
【００２６】
内部クロック発生回路201は、外部クロック信号CLK1のレベルの上昇又は下降遷移のうち何れか一方のレベル遷移に応答して、自発パルスで構成される内部クロック信号PLK1を発生する。予備信号発生回路203は、外部クロック信号CLK1に連動する内部クロック信号PCLK1に応答して、第1のカラム制御信号PRECLK1、第2のカラム制御信号PCLKDD1、第1のプリチャージ制御信号PCLKDA1及び第2のプリチャージ制御信号PRECLKA1を発生する。ここで、第2のプリチャージ制御信号PRECLKA1は、第1のカラム制御信号PRECLK1に連動する信号であり、第2のカラム制御信号PCLKDD1は、第1のプリチャージ制御信号PCLKDA1に連動して発生する信号である。
【００２７】
カラム選択信号発生回路205は、第1のカラム制御信号PRECLK1及び第2のカラム制御信号PCLKDD1を入力信号とする。そして、カラム選択信号発生回路205は、第1のカラム制御信号PRECLK1に応答してディスエーブルされ、第2のカラム制御信号PCLKDD1に応答してイネーブルされるカラム選択信号CSL1を発生する。
【００２８】
プリチャージ信号発生回路207は、第2のプリチャージ制御信号PRECLKA1に応答してイネーブルされ、第1のプリチャージ制御信号PCLKDA1に応答してディスエーブルされるプリチャージ信号IOPRB1を発生する。
【００２９】
図3は、図2に示す内部クロック発生回路201の一実施例を示す図面である。図3に示すように、内部クロック発生回路201は、インバータ301、反転遅延回路303及びNORゲート305を有する。インバータ301は、外部クロック信号CLK1を反転させる。また、反転遅延回路303は、インバータ301の出力N302信号を反転及び遅延させる。
【００３０】
NORゲート305は、インバータ301の出力N302信号と反転遅延回路303の出力N304信号との論理和を反転して内部クロック信号PCLK1を出力する。これにより、内部クロック発生回路201は、外部クロック信号CLK1が"ロー"から"ハイ"に上昇するエッジ部を感知して"ロー"から"ハイ"に活性化され、所定時間の経過後に再び"ロー"になる内部クロック信号PCLK1を生成する。
【００３１】
図4は、図2に示す予備信号発生回路203の一実施例を示す図面である。図4に示すように、予備信号発生回路203は、反転遅延回路401及び405並びにバッファ403及び反転バッファ407を有する。
【００３２】
反転遅延回路401は、内部クロック信号PCLK1を反転及び遅延させて第1のプリチャージ制御信号PCLKDA1を発生する。また、バッファ403は、第1のプリチャージ制御信号PCLKDA1をバッファリングして第2のカラム制御信号PCLKDD1を出力する。また、反転遅延回路405は、内部クロック信号PCLK1を反転及び遅延させて第1のカラム制御信号PRECLK1を発生する。ここで、反転遅延回路405による遅延時間は、反転遅延回路401による遅延時間よりも短い。そして、反転バッファ407は、第1のカラム制御信号PRECLK1を反転及びバッファリングして、第2のプリチャージ制御信号PRECLKA1を出力する。
【００３３】
図7を参照して、図4における第1のカラム制御信号PRECLK1、第2のカラム制御信号PCLKDD1、第1のプリチャージ制御信号PCLKDA1及び第2のプリチャージ制御信号PRECLKA1のタイミングを説明する。
【００３４】
まず、内部クロック信号PCLK1が"ロー"から"ハイ"にレベル遷移すると、第1のカラム制御信号PRECLK1は、"ハイ"から"ロー"にレベル遷移する。そして、第2のプリチャージ制御信号PRECLKA1は、第1のカラム制御信号PRECLK1のレベル遷移を感知して"ロー"から"ハイ"にレベル遷移する。また、第1のプリチャージ制御信号PCLKDA1は、第1のカラム制御信号PRECLK1よりも長い遅延時間を有し、"ハイ"から"ロー"にレベル遷移する。そして、第2のカラム制御信号PCLKDD1は、第1のプリチャージ制御信号PCLKDA1のレベル遷移を感知して"ハイ"から"ロー"にレベル遷移する。
【００３５】
次いで、内部クロック信号PCLK1が"ハイ"から"ロー"にレベル遷移すると、第1のカラム制御信号PRECLK1は、"ロー"から"ハイ"にレベル遷移する。そして、第2のプリチャージ制御信号PRECLKA1は、第1のカラム制御信号PRECLK1のレベル遷移を感知して"ハイ"から"ロー"にレベル遷移する。また、第1のプリチャージ制御信号PCLKDA1は、第1のカラム制御信号PRECLK1よりも長い遅延時間を有し、"ロー"から"ハイ"にレベル遷移する。そして、第2のカラム制御信号PCLKDD1は、第1のプリチャージ制御信号PCLKDA1のレベル遷移を感知して"ロー"から"ハイ"にレベル遷移する。
【００３６】
図5は、図2に示すカラム選択信号発生回路205の一実施例を示す図面である。図5に示すように、カラム選択信号発生回路205は、予備カラム選択信号発生部501及びラッチ部503を有する。
【００３７】
予備カラム選択信号発生部501は、カラムアドレス信号AD1、第1のカラム制御信号PRECLK1及び第2のカラム制御信号PCLKDD1を入力信号とする。該当カラムが選択されると、カラムアドレス信号AD1が"ロー"状態になる。予備カラム選択信号発生部501は、該当カラムが選択されると、第2のカラム制御信号PCLKDD1の活性化エッジ部に応答してカラム選択信号CSL1をイネーブルにし、第1のカラム制御信号PRECLK1の活性化エッジ部に応答してカラム選択信号CSL1をディスエーブルにするための予備カラム選択信号PCSL1を発生する。また、ラッチ部503は、予備カラム選択信号PCSL1を反転ラッチしてカラム選択信号CSL1を発生する。
【００３８】
予備カラム選択信号発生部501は、NORゲート505、二つのPMOSトランジスタ507及び509並びにNMOSトランジスタ511を有する。NORゲート505は、カラムアドレス信号AD1と第2のカラム制御信号PCLKDD1との論理和を反転して出力する。NORゲート505の出力N506信号は、PMOSトランジスタ507及びNMOSトランジスタ511のゲートを制御する。PMOSトランジスタ507は、一つの電極（ソース）が電源電圧VCCと接続され、NMOSトランジスタ511は、一つの電極（ソース）が接地電圧VSSと接続される。また、PMOSトランジスタ509は、第1のカラム制御信号PRECLK1により制御され、二つの電極はPMOSトランジスタ507及びNMOSトランジスタ511に夫々接続される。PMOSトランジスタ509及びNMOSトランジスタ511の共通電極からは、予備カラム選択信号発生部501の出力信号である予備カラム選択信号PCSL1が出力される。
【００３９】
図7に示すように、カラム選択信号CSL1は、第2のカラム選択制御信号PCLKDD1の"ハイ"から"ロー"への下降遷移を感知してイネーブルされ、第1のカラム選択制御信号PRECLK1の"ハイ"から"ロー"への下降遷移を感知してディスエーブルされる。
【００４０】
図6は、図2に示すプリチャージ信号発生回路207の一実施例を示す図面である。図6に示すように、プリチャージ信号発生回路207は、予備プリチャージ信号発生部601及びラッチ部603を有する。
【００４１】
予備プリチャージ信号発生部601は、第1のプリチャージ制御信号PCLKDA1及び第2のプリチャージ制御信号PRECLKA1を入力信号とし、第2のプリチャージ制御信号PRECLKA1の活性化エッジ部に応答してプリチャージ信号IOPRB1をイネーブルにし、第1のプリチャージ制御信号PCLKDA1の活性化エッジ部に応答してプリチャージ信号IOPRB1をディスエーブルにするための予備プリチャージ信号PCSL1を発生する。また、ラッチ部603は、予備プリチャージ信号PCSL1を反転ラッチしてプリチャージ信号IOPRB1を発生する。
【００４２】
予備プリチャージ信号発生部601は、二つのPMOSトランジスタ605及び607並びに二つのNMOSトランジスタ609及び611を有する。PMOSトランジスタ605、PMOSトランジスタ607、NMOSトランジスタ609、NMOSトランジスタ611は、直列に電源電圧VCCと接地電圧VSSとの間に連結される。そして、PMOSトランジスタ605及びNMOSトランジスタ609は、第1のプリチャージ制御信号PCLKDA1により"ターンオン／ターンオフ"の動作が制御される。また、PMOSトランジスタ607及びNMOSトランジスタ609の共通電極からは、予備プリチャージ信号発生部601の出力信号であるPCSL1が出力される。
【００４３】
図7に示すように、プリチャージ信号IOPRB1の"ロー"から"ハイ"へのイネーブルは、第2のプリチャージ制御信号PRECLKA1の"ハイ"から"ロー"への下降遷移を感知して発生し、プリチャージ信号IOPRB1の"ハイ"から"ロー"へのディスエーブルは、前記第1のプリチャージ制御信号PCLKDA1の"ハイ"から"ロー"への下降遷移を感知して発生する。
【００４４】
図7は、図2乃至図6に示す実施例における主要端子のタイミング図である。外部クロック信号CLK1が"ロー"から"ハイ"にレベル遷移すると、これを感知して内部クロック信号PCLK1が発生する。内部クロック信号PCLK1は、自発パルスによる信号であって一定のパルス幅を有する。また、内部クロック信号PCLK1の"ロー"から"ハイ"へのレベル遷移を感知して第1のカラム制御信号PRECLK1及び第1のプリチャージ制御信号PCLKDA1が"ハイ"から"ロー"に活性化される。ここで、第1のプリチャージ制御信号PCLKDA1は、第1のカラム制御信号PRECLK1よりも長い遅延時間を経て活性化される。
【００４５】
次いで、第1のカラム制御信号PRECLK1の"ハイ"から"ロー"への活性化を感知して第2のプリチャージ制御信号PRECLKA1が"ロー"から"ハイ"にレベル遷移する。また、第1のプリチャージ制御信号PCLKDA1の"ハイ"から"ロー"への活性化を感知して第2のカラム制御信号PCLKDD1が"ハイ"から"ロー"にレベル遷移する。
【００４６】
また、カラム選択信号CSL1のディスエーブルは、第1のカラム制御信号PRECLK1の"ハイ"から"ロー"への活性化を感知して発生し、カラム選択信号CSL1のイネーブルは、前記第2のカラム制御信号PCLKDD1の"ハイ"から"ロー"への活性化を感知して発生する。
【００４７】
また、プリチャージ信号IOPRB1のイネーブルは、第2のプリチャージ制御信号PRECLKA1の"ロー"から"ハイ"への活性化を感知して発生し、プリチャージ信号IOPRB1のディスエーブルは、第1のプリチャージ制御信号PCLKDA1の"ハイ"から"ロー"への活性化を感知して発生する。
【００４８】
結局、プリチャージ信号IOPRB1のイネーブルは、カラム選択信号CSL1のディスエーブルと連動して発生し、プリチャージ信号IOPRB1のディスエーブルは、カラム選択信号CSL1のイネーブルと連動して発生する。これにより、プリチャージ信号IOPRB1及びカラム選択信号CSL1の制御における不要な動作マージンを最小化することができる。なお、図2乃至図7におけるCSL1は図1のCSLに該当し、IOPRB1は図1のIOPRBに該当する。
【００４９】
図8は、図1に示すCSL及びIOPRBを生成する制御信号発生部の他の実施例に係るブロック図である。図8に示すように、制御信号発生部800は、内部クロック発生回路801、予備信号発生回路803、カラム選択信号発生回路805及びプリチャージ信号発生回路807を有する。
【００５０】
内部クロック発生回路801は、外部クロック信号CLK2のレベル遷移に応答して第1の内部クロック信号ICLKと第2の内部クロック信号PCLK2とを出力する。第1の内部クロック信号ICLKは、外部クロック信号CLK2の"ハイ"から"ロー"へのレベル遷移に応答して"ロー"から"ハイ"に活性化された後に、再度"ロー"になる自発パルスである。第2の内部クロック信号PCLK2は、外部クロック信号CLK2の"ロー"から"ハイ"へのレベル遷移に応答して"ロー"から"ハイ"に活性化された後に、再度"ロー"になる自発パルスである。
【００５１】
予備信号発生回路803は、第1の内部クロック信号ICLK及び第2の内部クロック信号PCLK2に応答して、第1のカラム制御信号PRECLK2、第2のカラム制御信号PCLKDD2、第1のプリチャージ制御信号PCLKDA2及び第2のプリチャージ制御信号PRECLKA2を発生する。ここで、第1のカラム制御信号PRECLK2は、第1の内部クロック信号ICLKに連動する信号であり、第2のプリチャージ制御信号PRECLKA2は、第1のカラム制御信号PRECLK2に連動する信号である。また、第1のプリチャージ制御信号PCLKDA2は、第2の内部クロック信号PCLK2に連動する信号である。さらに、第2のカラム制御信号PCLKDD2は、第1のプリチャージ制御信号PCLKDA2に連動して発生される信号である。
【００５２】
カラム選択信号発生回路805は、第1のカラム制御信号PRECLK2及び第2のカラム制御信号PCLKDD2を入力信号とする。そして、カラム選択回路805は、第1のカラム制御信号PRECLK2に応答してディスエーブルされ、第2のカラム制御信号PCLKDD2に応答してイネーブルされるカラム選択信号CSL2を発生する。
【００５３】
プリチャージ信号発生回路807は、第2のプリチャージ制御信号PRECLKA2に応答してイネーブルされ、第1のプリチャージ制御信号PCLKDA2に応答してディスエーブルされるプリチャージ信号IOPRB2を発生する。
【００５４】
図9は、図8に示す内部クロック発生回路801の一実施例を示す図面である。図9に示すように、内部クロック発生回路801は、第1の内部クロック発生部901、第2の内部クロック発生部903及びインバータ905を有する。
【００５５】
インバータ905は、外部クロック信号CLK2を反転させる。第1の内部クロック発生部901は、反転遅延回路907、NANDゲート909及びインバータ911を有する。反転遅延回路907は、インバータ905の出力N906信号を反転及び遅延させる。そして、NANDゲート909は、反転遅延回路907の出力N908信号とインバータ905の出力N906信号との論理積を反転して出力する。インバータ911は、NANDゲート909の出力N910信号を反転させて第1の内部クロック信号ICLK1を発生する。したがって、外部クロック信号CLK2が"ハイ"から"ロー"にレベル遷移が発生すると、第1の内部クロック信号ICLKは"ロー"から"ハイ"にレベル遷移し、所定時間の経過後に"ロー"にレベル遷移するパルスとなる（図13参照）。
【００５６】
第2の内部クロック発生部903は、反転遅延回路913及びNORゲート915を有する。反転遅延回路913は、インバータ905の出力N906信号を反転及び遅延させる。NORゲート915は、反転遅延回路913の出力N914信号とインバータ905の出力N906信号との論理和を反転して出力する。従って、前記外部クロック信号CLK2が"ロー"から"ハイ"にレベル遷移が発生すると、第2の内部クロック信号PCLK2は"ロー"から"ハイ"にレベル遷移し、所定時間の経過後に"ロー"にレベル遷移するパルスとなる（図13参照）。
【００５７】
図10は、図8に示す予備信号発生回路803の一実施例を示す図面である。図10に示すように、予備信号発生回路803は、反転遅延回路1001及び1005並びにバッファ1003及び反転バッファ1007を有する。
【００５８】
反転遅延回路1001は、第2の内部クロック信号PCLK2を反転及び遅延させて第1のプリチャージ制御信号PCLKDA2を発生する。バッファ1003は、第1のプリチャージ制御信号PCLKDA2をバッファリングして第2のカラム制御信号PCLKDD2を出力する。反転遅延回路1005は、第1の内部クロック信号IPCLKを反転及び遅延させて、第1のカラム制御信号PRECLK2を発生する。ここで、反転遅延回路1005による遅延時間は、反転遅延回路1001による遅延時間よりも短い。反転バッファ1007は、第1のカラム制御信号PRECLK2を反転及びバッファリングして第2のプリチャージ制御信号PRECLKA2を出力する。
【００５９】
図13を参照して、図10における第1のカラム制御信号PRECLK2、第2のカラム制御信号PCLKDD2、第1のプリチャージ制御信号PCLKDA2及び第2のプリチャージ制御信号PRECLKA2のタイミングを説明する。
【００６０】
第1の内部クロック信号ICLKが"ロー"から"ハイ"にレベル遷移すると、第1のカラム制御信号PRECLK2は"ハイ"から"ロー"にレベル遷移する。そして、第2のプリチャージ制御信号PRECLKA2は、第1のカラム制御信号PRECLK2のレベル遷移を感知して"ロー"から"ハイ"にレベル遷移する。
【００６１】
次いで、第1の内部クロック信号ICLKが"ハイ"から"ロー"にレベル遷移すると、第1のカラム制御信号PRECLK2は、"ロー"から"ハイ"にレベル遷移する。そして、第2のプリチャージ制御信号PRECLKA2は、第1のカラム制御信号PRECLK2のレベル遷移を感知して"ハイ"から"ロー"にレベル遷移する。
【００６２】
また、第2の内部クロック信号PCLK2が"ロー"から"ハイ"にレベル遷移すると、第1のプリチャージ制御信号PCLKDA2は、第1のカラム制御信号PRECLK2よりも長い遅延時間を経て"ハイ"から"ロー"にレベル遷移する。そして、第2のカラム制御信号PCLKDD2は、第1のプリチャージ制御信号PCLKDA2のレベル遷移を感知して"ハイ"から"ロー"にレベル遷移する。
【００６３】
次いで、第2の内部クロック信号PCLK2が"ハイ"から"ロー"にレベル遷移すると、第1のプリチャージ制御信号PCLKDA2は、"ロー"から"ハイ"にレベル遷移する。そして、第2のカラム制御信号PCLKDD2は、第1のプリチャージ制御信号PCLKDA2のレベル遷移を感知して"ロー"から"ハイ"にレベル遷移する。
【００６４】
図11は、図8に示すカラム選択信号発生回路805の一実施例を示す図面である。図11に示すように、カラム選択信号発生回路805は、予備カラム選択信号発生部1101及びラッチ部1103を有する。
【００６５】
予備カラム選択信号発生部1101は、カラムアドレス信号AD2、第1のカラム制御信号PRECLK2及び第2のカラム制御信号PCLKDD2を入力信号とする。該当カラムが選択されると、カラムアドレス信号AD2は"ロー"の状態になる。予備カラム選択信号発生部1101は、該当カラムが選択されると、第2のカラム制御信号PCLKDD2の活性化エッジ部に応答してカラム選択信号CSL2をイネーブルにし、第1のカラム制御信号PRECLK2の活性化エッジ部に応答してカラム選択信号CSL2をディスエーブルにするための予備カラム選択信号PCSL2を発生する。また、ラッチ部1103は、予備カラム選択信号PCSL2をラッチしてカラム選択信号CSL2を発生する。
【００６６】
予備カラム選択信号発生部1101を具体的に説明する。予備カラム選択信号発生部1101は、NORゲート1105、二つのPMOSトランジスタ1107、1109及びNMOSトランジスタ1111を有する。
【００６７】
NORゲート1105は、カラムアドレス信号AD2と第2のカラム制御信号PCLKDD2との論理和を反転して出力する。NORゲート1105の出力N1106信号は、PMOSトランジスタ1107及びNMOSトランジスタ1111のゲートを制御する。PMOSトランジスタ1107は、一つの電極（ソース）が電源電圧VCCと接続され、NMOSトランジスタ1111は、一つの電極（ソース）が接地電圧VSSと接続される。また、PMOSトランジスタ1109は、第1のカラム制御信号PRECLK2により制御され、その二つの電極はPMOSトランジスタ1107及びNMOSトランジスタ1111と夫々接続される。PMOSトランジスタ1109とNMOSトランジスタ1111との共通電極からは、予備カラム選択信号発生部1101の出力信号である予備カラム選択信号PCSL1が出力される。
【００６８】
図13に示すように、カラム選択信号CSL2は、第2のカラム選択制御信号PCLKDD2の"ハイ"から"ロー"への下降遷移を感知してイネーブルされ、第1のカラム選択制御信号PRECLK2の"ハイ"から"ロー"への下降遷移を感知してディスエーブルされる。
【００６９】
図12は、図8に示すプリチャージ信号発生回路807の一実施例を示す図面である。図12に示すように、プリチャージ信号発生回路807は、予備プリチャージ信号発生部1201及びラッチ部1203を有する。
【００７０】
予備プリチャージ信号発生部1201は、第1のプリチャージ制御信号PCLKDA2及び第2のプリチャージ制御信号PRECLKA2を入力信号とする。そして、予備プリチャージ信号発生部1201は、第2のプリチャージ制御信号PRECLKA2の活性化エッジ部に応答してプリチャージ信号IOPRB2をイネーブルにし、第1のプリチャージ制御信号PCLKDA2の活性化エッジ部に応答してプリチャージ信号IOPRB2をディスエーブルにするための予備プリチャージ信号PCSL2を発生する。また、ラッチ部1203は、予備プリチャージ信号PCSL2を反転ラッチしてプリチャージ信号IOPRB2を発生する。
【００７１】
予備プリチャージ信号発生部1201を具体的に説明する。予備プリチャージ信号発生部1201は、二つのPMOSトランジスタ1205及び1207並びに二つのNMOSトランジスタ1209及び1211を有する。PMOSトランジスタ1205、PMOSトランジスタ1207、NMOSトランジスタ1209及びNMOSトランジスタ1211は、直列に電源電圧VCCと接地電圧VSSとの間に連結される。
【００７２】
PMOSトランジスタ1205及びNMOSトランジスタ1209は、第1のプリチャージ制御信号PCLKDA2により"ターンオン／ターンオフ"動作が制御される。また、PMOSトランジスタ1207及びNMOSトランジスタ1209の共通電極は、予備プリチャージ信号発生部1201の出力信号PCSL2を発生する。
【００７３】
図13を参照して、図12に示すプリチャージ信号IOPRB2、第1のプリチャージ制御信号PCLKDA2及び第2のプリチャージ制御信号PRECLKA1のタイミングを説明する。
【００７４】
プリチャージ信号IOPRB2の"ロー"から"ハイ"へのイネーブルは、第2のプリチャージ制御信号PRECLKA2の"ハイ"から"ロー"への下降遷移を感知して発生する。また、プリチャージ信号IOPRB2の"ハイ"から"ロー"へのディスエーブルは、第1のプリチャージ制御信号PCLKDA2の"ハイ"から"ロー"への下降遷移を感知して発生する。
【００７５】
図13は、図8乃至図12に示す実施例に係る主要端子のタイミング図である。図13に示すように、外部クロック信号CLK2の"ハイ"から"ロー"へのレベル遷移を感知して第1の内部クロック信号ICLKが発生される。第1の内部クロック信号ICLKは、自発パルスによる信号であって一定のパルス幅を有する。また、外部クロック信号CLK2の"ロー"から"ハイ"へのレベル遷移を感知して第2の内部クロック信号PCLK2が発生される。第2の内部クロック信号PCLK2も自発パルスによる信号であって一定のパルス幅を有する。
【００７６】
第1の内部クロック信号ICLKの"ロー"から"ハイ"へのレベル遷移を感知して、第1のカラム制御信号PRECLK2は、"ハイ"から"ロー"に活性化される。また、第2の内部クロック信号PCLK2の"ロー"から"ハイ"へのレベル遷移を感知して、第1のプリチャージ制御信号PCLKDA2は"ハイ"から"ロー"に活性化される。ここで、第1のプリチャージ制御信号PCLKDA2は、第1のカラム制御信号PRECLK2よりも長い遅延時間を経過した後に活性化される。
【００７７】
次いで、第1のカラム制御信号PRECLK2の"ハイ"から"ロー"への活性化を感知して、第2のプリチャージ制御信号PRECLKA2が"ロー"から"ハイ"にレベル遷移する。また、第1のプリチャージ制御信号PCLKDA2の"ハイ"から"ロー"への活性化を感知して、第2のカラム制御信号PCLKDD2が"ロー"から"ハイ"にレベル遷移する。
【００７８】
カラム選択信号CSL2のディスエーブルは、第1のカラム制御信号PRECLK2の"ハイ"から"ロー"への活性化を感知して発生し、カラム選択信号CSL2のイネーブルは、第2のカラム制御信号PCLKDD2の"ハイ"から"ロー"への活性化を感知して発生する。
【００７９】
一方、プリチャージ信号IOPRB2のイネーブルは、第2のプリチャージ制御信号PRECLKA2の"ロー"から"ハイ"への活性化を感知して発生し、プリチャージ信号IOPRB2のディスエーブルは、第1のプリチャージ制御信号PCLKDA2の"ハイ"から"ロー"への活性化を感知して発生する。
【００８０】
結局、プリチャージ信号IOPRB2のイネーブルは、カラム選択信号CSL1のディスエーブルと連動して発生し、プリチャージ信号IOPRB2のディスエーブルは、カラム選択信号CSL2のイネーブルと連動して発生する。したがって、プリチャージ信号IOPRB2のディスエーブル及びカラム選択信号CSL2のイネーブルは、外部クロック信号のレベルの下降遷移を感知して行われ、プリチャージ信号IOPRB2のイネーブル及びカラム選択信号CSL2のディスエーブルは、外部クロック信号レベルの上昇遷移を感知して行われる。
【００８１】
上記の実施例によれば、プリチャージ信号IOPRB2及びカラム選択信号CSL2の制御における不要な動作マージンを最小化することができる。また、プリチャージ信号IOPRB2のパルス幅が周波数に応じて調整されるため、種々の周波数で同期式半導体メモリ装置を適切に動作させることができる。なお、図8乃至図13におけるCSL2は図1のCSLに該当し、IOPRB2は図1のIOPRBに該当する。
【００８２】
以上、本発明を図面に示す実施の形態に基づいて説明されたが、これは単なる例示的なものに過ぎず、当業者であれば、この実施の形態に基づいて各種の変形及び均等な他の実施の形態の適用が可能である。よって、本発明の技術的範囲は、特許請求の範囲の記載によって定められるべきである。
【００８３】
【発明の効果】
本発明によれば、例えば、プリチャージ信号の不要な動作マージンが排除される。
【００８４】
本発明によれば、例えば、プリチャージの効率が高める。
【００８５】
【図面の簡単な説明】
【図１】同期式半導体メモリ装置のメモリセルからデータ入出力線対までのデータ出力経路及びそれに関連する回路を概略的に示す図である。
【図２】図1のCSL及びIOPRBを生成する制御信号発生部の一実施例を示すブロック図である。
【図３】図2の内部クロック発生回路201の一実施例を示す図である。
【図４】図2の予備信号発生回路203の一実施例を示す図である。
【図５】図2のカラム選択信号発生回路205の一実施例を示す図である。
【図６】図2のプリチャージ信号発生回路207の一実施例を示す図である。
【図７】図2乃至図6の実施例における主要端子のタイミング図である。
【図８】図1のCSL及びIOPRBを生成する制御信号発生部の他の実施例を示すブロック図である。
【図９】図8の内部クロック発生回路801の一実施例を示す図である。
【図１０】図8の予備信号発生回路803の一実施例を示す図である。
【図１１】図8のカラム選択信号発生回路805の一実施例を示す図である。
【図１２】図8のプリチャージ信号発生回路807の一実施例を示す図である。
【図１３】図8乃至図12の実施例における主要端子のタイミング図である。
【符号の説明】
101  メモリセル
103  センスアンプ
105  伝送ゲート
107  センスアンプ
109  プリチャージゲート
BL,／BL  ビット線
IO,／IO  データ入出力線対
CSL  カラム選択信号
IOPRB  プリチャージ信号
CLK1  外部クロック信号、
PLK1  内部クロック信号、
PCLKDAL  第１のプリチャージ制御信号、
PRECLKA1  第２のプリチャージ制御信号、
PRECLK1  第１のカラム制御信号、
PCLKDD1  第２のカラム制御信号、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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