(57)【特許請求の範囲】
【請求項１】
それぞれ第１のトランジスタ、第２のトランジスタ及び第３のトランジスタを含むメモリセルを有しており、
第１のトランジスタのゲート電極（Ｇａ１）が読出しワード線（ＷＡ）と接続されており、
第１のトランジスタの第２のソース／ドレイン領域（１Ｓ／Ｄ２）がビット線（Ｂ）と接続されており、
第１のトランジスタの第１のソース／ドレイン領域（１Ｓ／Ｄ１）が第３のトランジスタの第２のソース／ドレイン領域（３Ｓ／Ｄ２）及び第２のトランジスタの第２のソース／ドレイン領域（２Ｓ／Ｄ２）と接続されており、
第３のトランジスタの第３のゲート電極（Ｇａ３）が書込みワード線（ＷＳ）と接続されており、
第３のトランジスタの第１のソース／ドレイン領域（３Ｓ／Ｄ１）が第２のトランジスタの第２のゲート電極（Ｇａ２）と接続されており、
第２のトランジスタの第１のソース／ドレイン領域（２Ｓ／Ｄ１）が電圧端子と接続されており、
第１のトランジスタ、第２のトランジスタ及び第３のトランジスタの少なくとも１つが縦型トランジスタであり、
第１のトランジスタが半導体材料から成る基板（１）内にある第１のトレンチ（Ｇ１）の第１の側面（１Ｆ１）に、第２のトランジスタが第１のトレンチ（Ｇ１）に対し並列して延びている第２のトレンチ（Ｇ２）の第２の側面（２Ｆ２）に、そして第３のトランジスタが第１のトレンチ（Ｇ１）の第２の側面（１Ｆ２）にそれぞれ配設されており、
第１のトレンチ（Ｇ１）の第１の側面（１Ｆ１）及び第１のトレンチ（Ｇ１）の第２の側面（１Ｆ２）にゲート誘電体（Ｇｄ）が設けられており、
読出しワード線（ＷＡ）がスペーサとして第１のトレンチ（Ｇ１）の第１の側面（１Ｆ１）に沿って配設されており、
書込みワード線（ＷＳ）がスペーサとして第１のトレンチ（Ｇ１）の第２の側面（１Ｆ２）に沿って配設されており、
第１のトランジスタの第１のゲート電極（Ｇａ１）が読出しワード線（ＷＡ）の一部であり、
第３のトランジスタの第３のゲート電極（Ｇａ３）が書込みワード線（ＷＳ）の一部であり、
第２のトレンチ（Ｇ２）の第１の側面（２Ｆ１）及び第２のトレンチ（Ｇ２）の第２の側面（２Ｆ２）にゲート誘電体（Ｇｄ）が設けられており、
第２のトランジスタの第２のゲート電極（Ｇａ２）が第２のトレンチ（Ｇ２）の第２の側面（２Ｆ２）に配設されており、
接触領域（Ｋ）が基板（１）内の第１のトレンチ（Ｇ１）の底面及び第２のトレンチ（Ｇ２）の底面に接しており、
第１のトランジスタの第１のソース／ドレイン領域（１Ｓ／Ｄ１）、第３のトランジスタの第２のソース／ドレイン領域（３Ｓ／Ｄ２）及び第２のトランジスタの第２のソース／ドレイン領域（２Ｓ／Ｄ２）が接触領域（Ｋ）の一部であることを特徴とするＤＲＡＭセル装置。
【請求項２】
接触領域（Ｋ）、第２のトランジスタの第２のゲート電極（Ｇａ２）並びに隣接する２つのメモリセルの、第２のゲート電極（Ｇａ２）上に設けられた導電構造（Ｌ）が電気的に互いに絶縁されており、
第１のトランジスタの第２のソース／ドレイン領域（１Ｓ／Ｄ２）がビット線（Ｂ）の接触部（ＫＢ）及び第１のトレンチ（Ｇ１）の第１の側面（１Ｆ１）に接しており、
第２のトランジスタの第１のソース／ドレイン領域（２Ｓ／Ｄ１）が第２のトレンチ（Ｇ２）の第２の側面（２Ｆ２）に接しており、
２つのメモリセルの、各々第２のトレンチ（Ｇ２）に沿って配置されかつ互いに隣接する第２のトランジスタの第１のソース／ドレイン領域（２Ｓ／Ｄ１）が相互に接続されており、
ビット線（Ｂ）が書込みワード線（ＷＳ）に対し直交する方向に延びており、接触部（ＫＢ）に接している
ことを特徴とする請求項１記載のＤＲＡＭセル装置。
【請求項３】
導電構造（Ｌ）が第２のトランジスタの第２のゲート電極  （Ｇａ２）を第３のトランジスタの第１のソース／ドレイン領域（３Ｓ／Ｄ１）に接続している
ことを特徴とする請求項２記載のＤＲＡＭセル装置。
【請求項４】
第１のトランジスタの第１のソース／ドレイン領域（１Ｓ／Ｄ１）、第１のトランジスタの第２のソース／ドレイン領域（１Ｓ／Ｄ２）、第２のトランジスタの第１のソース／ドレイン領域（２Ｓ／Ｄ１）、第２のトランジスタの第２のソース／ドレイン領域（２Ｓ／Ｄ２）、第３のトランジスタの第１のソース／ドレイン領域（３Ｓ／Ｄ１）、第３のトランジスタの第２のソース／ドレイン領域（３Ｓ／Ｄ２）及び接触領域（Ｋ）が第１の導電形にドープされており、
基板（１）が、その表面（Ｏ）に接している層（Ｓ）内では第１の導電形と反対の第２の導電形にドープされており、
この層（Ｓ）が第１のドーパント濃度を有しており、
チャネル−ストップ領域（Ｃ）が第２のトレンチ（Ｇ２）の第１の側面（２Ｆ１）に沿って配置されており、
このチャネル−ストップ領域（Ｃ）が第２の導電形にドープされており、第１のドーパント濃度よりも高い第２のドーパント濃度を有している
ことを特徴とする請求項２又は３記載のＤＲＡＭセル装置。
【請求項５】
第１のトレンチ（Ｇ１）と第２のトレンチ（Ｇ２）の間隔が隣接するメモリセルのトレンチ間の間隔よりも狭いことを特徴とする請求項２乃至４の１つに記載のＤＲＡＭセル装置。
【請求項６】
メモリセルがビット線（Ｂ）の方向において、第１のトレンチ（Ｇ１）と平行に、しかも第２のトランジスタの第１のソース／ドレイン領域（２Ｓ／Ｄ１）内を延びる軸に対し対称に形成されていることを特徴とする請求項２乃至５の１つに記載のＤＲＡＭセル装置。
【請求項７】
メモリセルがそれぞれ１つのコンデンサを含んでおり、
コンデンサが第１のコンデンサ板（Ｐ１）、第２のコンデンサ板（Ｐ２）及び第１のコンデンサ板（Ｐ１）と第２のコンデンサ板（Ｐ２）との間に配置されるコンデンサ誘電体（Ｋｄ）を含んでおり、
第１のコンデンサ板（Ｐ１）が第２のトランジスタの第２のゲート電極（Ｇａ２）と接続されている
ことを特徴とする請求項１乃至６の１つに記載のＤＲＡＭセル装置。
【請求項８】
コンデンサが積層コンデンサとして形成されており、
第１のコンデンサ板（Ｐ１）が導電構造（Ｌ）に接して表面（Ｏ）の上方に配設されており、
ビット線（Ｂ）に沿って隣接する２つのメモリセルの各コンデンサの第２のコンデンサ板（Ｐ２）が相互に接続されている
ことを特徴とする請求項７記載のＤＲＡＭセル装置。
【請求項９】
基板（１）内に互いに平行に延びる第１のトレンチ（Ｇ１）と第２のトレンチ（Ｇ２）を形成し、
互いに間隔を置いた複数の接触領域（Ｋ）を形成し、該領域（Ｋ）で各々第１のトレンチ（Ｇ１）の１つから第２のトレンチ（Ｇ２）の１つの底面迄基板（１）内部を貫通させ、
メモリセルの一部として第１の縦型トランジスタを第１のトレンチ（Ｇ１）の第１の側面（１Ｆ１）に、第２の縦型トランジスタを第２のトレンチ（Ｇ２）の第２の側面（２Ｆ２）に、かつ第３の縦型トランジスタを第１のトレンチ（Ｇ１）の第２の側面（１Ｆ２）に形成し、その際接触領域（Ｋ）の１つは第１のトランジスタの第１のソース／ドレイン領域（１Ｓ／Ｄ１）、第２のトランジスタの第２のソース／ドレイン領域（２Ｓ／Ｄ２）及び第３のトランジスタの第２のソース／ドレイン領域（３Ｓ／Ｄ２）の作用をするようにし、
３個のトランジスタを形成するために第１のトレンチ（Ｇ１）の第１の側面  （１Ｆ１）及び第２の側面（１Ｆ２）及び第２のトレンチ（Ｇ２）の第１の側面（２Ｆ１）及び第２の側面（２Ｆ２）にゲート誘電体（Ｇｄ）を設け、
読出しワード線（ＷＡ）の一部としての第１のトランジスタの第１のゲート電極（Ｇａ１）を、第１のトレンチ（Ｇ１）内にスペーサとして第１のトレンチ（Ｇ１）の第１の側面（１Ｆ１）に接して形成し、
書込みワード線（ＷＳ）の一部としての第３のトランジスタの第３のゲート電極（Ｇａ３）を第１のトレンチ（Ｇ１）内に、スペーサとして第１のトレンチ（Ｇ１）の第２の側面に接して形成し、
第２のトランジスタの第２のゲート電極（Ｇａ２）を第２のトレンチ（Ｇ２）内に、第２のトレンチ（Ｇ２）の第２の側面（２Ｆ２）に接して形成し、
読出しワード線（ＷＡ）及び書込みワード線（ＷＳ）に対し直交する方向に延びるビット線（Ｂ）を形成し、第１のトランジスタの第２のソース／ドレイン領域（１Ｓ／Ｄ２）と接続する
ことを特徴とするＤＲＡＭセル装置の製造方法。
【請求項１０】
半導体材料を含む基板（１）をその表面（Ｏ）に接する層（Ｓ）内において第２の導電形に、第１のドーパント濃度でドープし、
第２の導電形にドープされたチャネル−ストップ領域（Ｃ）を、半導体基板（１）内に第１のドーパント濃度よりも高い第２のドーパント濃度を有するように、第２のトレンチ（Ｇ２）の第１の側面（２Ｆ１）に沿う斜め注入により形成することを特徴とする請求項９記載の方法。
【請求項１１】
ゲート誘電体（Ｇｄ）を形成した後、該誘電体と、第１および第２のトレンチの表面上に第１の導電材を施し、
引続き第１の導電材上に同形に第１の絶縁材を設け、化学機械的研磨により、第１の絶縁材が第１のトレンチ（Ｇ１）及び第２のトレンチ（Ｇ２）の外側で除去されるように切除および平坦化し、第１のトレンチ（Ｇ１）及び第２のトレンチ（Ｇ２）を第１の導電材と第１の絶縁材で満たし、
引続き第７のマスクを使用して第２のトレンチ（Ｇ２）から絶縁材を除去し、    次いで第２のトレンチ（Ｇ２）を導電材で満たすために第２の導電材を析出し、第１のトレンチ（Ｇ１）内の第１の絶縁材が露出されるまで切除し、
引続き第１の絶縁材を第１のトレンチ（Ｇ１）から除去し、
引続き第１のトレンチ（Ｇ１）内に書込みワード線（ＷＳ）及び読出しワード線（ＷＡ）がスペーサの形で形成されるように第１の導電材をエッチバックし、
引続き第８のマスクを使用して第２の導電材を第２のトレンチ（Ｇ２）の部分から除去し、もって第２のトレンチ（Ｇ２）内に残っている第２の導電材部分から第２のトランジスタの第２のゲート電極（Ｇａ２）を形成し、そして
引続き第１の絶縁構造（Ｉ１）を形成するために、第１のトレンチ（Ｇ１）が第３の絶縁材で満たされるように絶縁材を施し、第９のマスクを使用して第３のトランジスタの第１のソース／ドレイン領域（３Ｓ／Ｄ１）の一部が露出されるように構造化する
ことを特徴とする請求項９又は１０記載の方法。
【請求項１２】
第３のトランジスタの第１のソース／ドレイン領域（３Ｓ／Ｄ１）を第２のトレンチ（Ｇ２）の第１の側面（２Ｆ１）に接して形成し、
第３のトランジスタの第１のソース／ドレイン領域（３Ｓ／Ｄ１）の部分を露出した後金属を施し、金属ケイ化物を含み、かつ第２のゲート電極を越えて延びる導電構造（Ｌ）が形成されるように熱処理により選択的にケイ化し、
残っている金属を除去する
ことを特徴とする請求項９乃至１１の１つに記載の方法。
【請求項１３】
第３のトランジスタの第１のソース／ドレイン領域（３Ｓ／Ｄ１）を露出した後、第２のゲート電極（Ｇａ２）を越えて延びる導電構造（Ｌ）が生じるように導電材を施し、平坦化することを特徴とする請求項９乃至１１の１つに記載の方法。
【請求項１４】
第１のトレンチ（Ｇ１）と第２のトレンチ（Ｇ２）を、その間隔がそれぞれ異なるメモリセルのトレンチ間の間隔よりも互いに小さい間隔となるように形成することを特徴とする請求項９乃至１３の１つに記載の方法。
【請求項１５】
基板（１）の表面（Ｏ）上に互いに一様な間隔で互いに並列する条片状の第１の暫定トレンチ（ＧＶ１）が形成されるように第１の材料を析出し、
引続き付加的に、第１の暫定トレンチ（ＧＶ１）の側面に第１のスペーサ（Ｓｐ１）が生じるように第１の材料を同形に施してエッチバックし、
引続き第１のスペーサ（Ｓｐ１）により狭められた第１の暫定トレンチ（ＧＶ１）を深さ方向に部分的に満たすように第２の材料を施してエッチバックし、
引続き第２の材料をエッチングマスクとして用いて、第２の暫定トレンチ（ＧＶ２）が形成されかつ第１のスペーサ（Ｓｐ１）が除去されるように第１の材料をエッチングし、
引続き第２の暫定トレンチ（ＧＶ２）の側面に第２のスペーサ（Ｓｐ２）が生じるように第１の材料よりも多い材料を施してエッチバックし、
引続き第３のマスクを使用して第２の暫定トレンチ（ＧＶ２）の第１の側面  （Ｆ１）又は第２の側面（Ｆ２）から交互に第２のスペーサ（Ｓｐ２）を除去し、
第１のトレンチ（Ｇ１）及び第２のトレンチ（Ｇ２）を形成するために引続き半導体材料をエッチングする
ことを特徴とする請求項１４記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＤＲＡＭセル装置、即ち１つのメモリセルが３つのトランジスタを含んでいるダイナミック・ランダム・アクセスメモリセル装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭセル装置には今日殆ど専らいわゆる１トランジスタ−メモリセルが使用されている。１トランジスタ−メモリセルは読出しトランジスタとメモリコンデンサを有する。このメモリコンデンサには情報が論理値０又は１を表す電荷の形で格納されている。読出しトランジスタをワード線を介して駆動することによりこの情報はビット線を介して読出し可能となる。その際メモリコンデンサ内に格納された電荷はビット線を駆動する。
【０００３】
メモリ世代毎にメモリ密度が増加するために１トランジスタメモリセルの必要面積は世代毎に減らされなければならない。これは技術的又は物理的に重大な問題をもたらす。例えばメモリコンデンサはその１トランジスタ・メモリセルの比較的小さな面積にもかかわらずビット線を駆動することができるように最小限度の電荷量を格納することができなければならない。
【０００４】
この問題はメモリセルとしていわゆるゲインセルを使用するＤＲＡＭセル装置で回避される。その場合にも情報は電荷の形で記憶される。しかし電荷は直接ビット線を駆動してはならず、トランジスタのゲート電極内に記憶され、トランジスタの制御に役立つだけでよく、そのためには極めて少量の電荷で十分である。
【０００５】
「マイクロエレクトロニクス・エンジニアリング１５（Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ  Ｅｎｇｉｎｅｅｒｉｎｇ  １５）」（１９９１年）第３６７〜３７０頁には３個のデバイス、即ち第１のトランジスタ、第２のトランジスタ及びダイオードを含むゲインセルについて記載されている。電荷は第２のトランジスタの第２のゲート電極に貯蔵される。電荷の貯蔵は第１のトランジスタ及びダイオードにより行われる。そのために第２のゲート電極はダイオードと、ダイオードは第２のトランジスタの第２のソース／ドレイン領域及び第１のトランジスタの第１のソース／ドレイン領域と、第２のトランジスタの第１のソース／ドレイン領域は電圧源と、また第１のトランジスタの第２のソース／ドレイン領域はビット線と接続されている。貯蔵のため第１のトランジスタの第１のゲート電極がワード線を介して駆動される。電荷の量及び従って第２のゲート電極に格納されている情報はビット線の電圧により決定される。その場合ダイオードは順方向に極性づけられている。情報の読出しは第１のトランジスタの第１のゲート電極をワード線を介して駆動することにより行われる。電荷の量及び従ってこの場合第２の電極に格納されている情報がビット線に電流が流れるどうかを決定する。この場合ダイオードは阻止方向に極性づけられている。
【０００６】
【発明が解決しようとする課題】
本発明の課題は、メモリセルとしてそれぞれ少なくとも３個のデバイスを有するゲインセルを含み、特に高い実装密度で製造することのできるＤＲＡＭセル装置を提供することにある。更にこのようなＤＲＡＭセル装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
この課題は本発明の請求項１に記載のＤＲＡＭセル装置並びに請求項９に記載のその製造方法により解決される。本発明の他の実施態様は従属請求項に記載されている。
【０００８】
本発明によるＤＲＡＭセル装置ではメモリセルの３個のデバイスはトランジスタであり、そのうちの少なくとも１個は縦型トランジスタとして形成されている。３個のトランジスタ全てを縦型トランジスタとして形成することはメモリセルの面積がそれにより極めて縮小されるので有利である。
【０００９】
３個のトランジスタを基板内に互いにほぼ並列に延びている第１のトレンチと第２のトレンチの側面に形成することは本発明の枠内にある。情報が格納される第２のトランジスタのゲート電極（以後第２のゲート電極とも称する）と第３のトランジスタの第１のソース／ドレイン領域との接続は、例えば基板の表面の上方において第３のトランジスタの第１のソース／ドレイン領域及び第２のゲート電極と重複する導電構造を介して行われる。導電構造は、第２のトレンチ内に配置されかつ第２のゲート電極に隣接する素子を含んでいてもよい。第３のトランジスタの第１のソース／ドレイン領域は、第２のゲート電極に直接接していてもよい。この場合導電構造は省略される。
【００１０】
異なるトランジスタの第１の導電形によりドープされている隣接するソース／ドレイン領域間の第１のトレンチ及び第２のトレンチの側面に沿って電流が流れないように、斜め方向の注入によりトランジスタ間の第１のトレンチ及び第２のトレンチの側面に高ドープされたチャネル−ストップ領域を形成することができる。このチャネル−ストップ領域は第１の導電形と反対の第２の導電形によりドープされている。
【００１１】
基板内に第１のトレンチの底面及び第２のトレンチの底面に隣接して第１のトランジスタの第１のソース／ドレイン領域、第３のトランジスタの第２のソース／ドレイン領域及び第２のトランジスタの第２のソース／ドレイン領域を互いに接続する接触領域を配設することは本発明の枠内にある。第１のトランジスタの第１のソース／ドレイン領域、第３のトランジスタの第２のソース／ドレイン領域及び第２のトランジスタの第２のソース／ドレイン領域が接触領域の一部であると有利である。接触領域を形成するには、第１のトレンチと第２のトレンチの間隔が異なるメモリセルの第１のトレンチと第２のトレンチの間隔よりも小さいと有利である。それにより互いに絶縁されている接触領域をマスクなしの注入により形成することができる。この接触領域はまた、第１のトランジスタの第１のソース／ドレイン領域、第３のトランジスタの第２のソース／ドレイン領域及び第２のトランジスタの第２のソース／ドレイン領域と接続されているドープされた層として又は金属を含む層として形成してもよい。
【００１２】
チャネル領域を注入により形成する場合、注入の前に第１のトレンチ及び第２のトレンチの側面に例えばＳｉＯ2 のような材料の析出及びエッチバックによりスペーサを備えると、注入前の側面を保護するのに有利である。
【００１３】
メモリセルの面積を小さくするためには、第１のトレンチと第２のトレンチの間隔がそのときの技術で形成可能の最小の構造値Ｆよりも小さいと有利である。それには第１のトレンチ及び第２のトレンチのエッチングの際に、第１のスペーサにより構造化されかつ第２のスペーサにより修正されたマスク作用をする絶縁層が使用される。
【００１４】
メモリセルの面積を縮小するには、第１のトランジスタの第２のソース／ドレイン領域を隣接する第１のメモリセルの第１のトランジスタの第２のソース／ドレイン領域と、また第２のトランジスタの第１のソース／ドレイン領域を隣接する第２のメモリセルの第２のトランジスタの第１のソース／ドレイン領域と一致させると有利である。これは、隣接するメモリセルが第１のトレンチに平行に延びる軸に関して鏡面対称に互いに配置されることを意味する。
【００１５】
書込みワード線と読出しワード線をスペーサの形で第１のトレンチの側面に配置すると有利である。書込みワード線の一部は第３のトランジスタのゲート電極（以後“第３のゲート電極”とも称する）として、また読出しワード線の一部は第１のトランジスタのゲート電極（以後“第１のゲート電極”とも称する）として作用することができる。
【００１６】
書込みワード線及び読出しワード線を形成するためには、第１のトレンチ及び第２のトレンチにゲート誘電体を設けた後に導電材を同形に施し、第２のトレンチを導電材で満たし、引続きこの導電材を第１のトレンチの側面にスペーサの形で書込みワード線及び読出しワード線が形成されるまでエッチバックすると有利である。第２のトレンチ内の導電材の一部はマスクを使用して除去してもよい。第２のトレンチ内に残っている導電材部分は第２のトランジスタの第２のゲート電極として適している。
【００１７】
第３のトランジスタの第１のソース／ドレイン領域を第２のトランジスタの第２のゲート電極と接続する導電構造を形成するために、第２のトランジスタの第２のゲート電極の形成後に絶縁材を施し、マスクを使用して第３のトランジスタの第１のソース／ドレイン領域の一部を露出するように構造化することは本発明の枠内にある。この導電構造は例えば選択的ケイ化により形成することができる。それには全面的に金属を施し、引続き熱処理し、それにより第３のトランジスタの第１のソース／ドレイン領域の露出部分及び第２のトランジスタの第２のゲート電極の上に金属ケイ化物が形成される。残っている金属はエッチング工程により引続き除去される。この導電構造は例えば導電材を施すことにより、次いでこれをエッチバック又は化学機械的に研磨することにより形成することができる。
【００１８】
ＤＲＡＭセル装置の種々の特性を改善するためにメモリセルの３個のトランジスタに付加的に例えばコンデンサのような他のデバイスをメモリセル内に集積することは本発明の枠内にある。
【００１９】
漏洩電流の故に情報は規則的な時間間隔で新たに第２のゲート電極に書込まれなければ成らない。時間間隔を拡大するために、メモリセルにその第１のコンデンサ板が第２のゲート電極と接続されているコンデンサをそれぞれ設けると有利である。
【００２０】
メモリセルのプログラミングのために第１のトランジスタが読出しワード線を介して、また第３のトランジスタが書込みワード線を介して駆動される。第１のトランジスタの第２のソース／ドレイン領域と接続されているビット線における設定電位に関係して情報を表す電荷が第２のトランジスタのゲート電極に印加される。メモリセルの読出しには第１のトランジスタが読出しワード線を介して駆動される。第２のトランジスタのゲート電極に貯えられた電荷に関係して第２のトランジスタがオン又はオフされ、電流がビット線を流れたり流れなかったりする。この第１のトランジスタ及び第２のトランジスタはビット線の一部と直列接続される。“書込みワード線”及び“読出しワード線”という用語は限定的に解釈されるものではない。
【００２１】
【実施例】
本発明を図示の実施例に基づき以下に詳述する。
【００２２】
第１の実施例によればシリコンから成る第１の基板１はその表面Ｏに隣接する厚さ約２μm の層Ｓ内でｐドープされている（図２参照）。そのドーパント濃度は約１０17ｃｍ-3である。ｘ軸及びこのｘ軸に垂直なｙ軸が表面Ｏに延びている（図１参照）。表面Ｏは水平な範囲Ｂｈと垂直な範囲Ｂｖを含んでいる。水平範囲Ｂｈは条片状をしており、ｘ軸に平行に延び、約５００ｎｍの幅を有する。隣接する水平範囲Ｂｈの中心線の間隔は約１０００ｎｍである。垂直範囲Ｂｖも条片状をしており、ｙ軸に平行に延び、約１０００ｎｍの幅を有する。隣接する垂直範囲Ｂｖの中心線の間隔は約４０００ｎｍである。水平範囲Ｂｈ及び垂直な範囲Ｂｖを覆わないフォトレジストから成る第１のマスク（図示せず）を使用して注入によりｎドープされた約１５０ｎｍの深さを有する領域Ｇｅを形成する（図２参照）。領域Ｇｅのドーパント濃度は約5 ×１０20ｃｍ-3である。
【００２３】
表面Ｏ上に厚さ約６００ｎｍのＳｉＯ2 から成る絶縁層Ｓ１を析出する（図３参照）。フォトレジストから成る条片状の第２のマスク（図示せず）を使用して異方性エッチングにより互いに並列して延びる第１の暫定トレンチＧＶ１を形成する。ＳｉＯ2 の異方性エッチングには例えばＣＨＦ3 ＋Ｏ2 が適している。第１の暫定トレンチＧＶ１の中心線は垂直範囲Ｂｖの中心線と一致する。隣接する第１の暫定トレンチＧＶ１の中心線の間隔は約１０００ｎｍである。第１の暫定トレンチＧＶ１の深さは約３００ｎｍである。
【００２４】
第１の暫定トレンチＧＶ１の側面に第１のスペーサＳｐ１を形成するために、ＴＥＯＳ法でＳｉＯ2 を約１２５ｎｍの厚さで同形に析出し、異方性にエッチバックする（図３参照）。
【００２５】
引続きポリシリコンを約５００ｎｍの厚さに析出する。化学機械的研磨により第１の暫定トレンチＧＶ１の外側のポリシリコンが除去されるまでポリシリコンを除去する。引続きこのポリシリコンを約１５０ｎｍの深さまでエッチバックする。それによりポリシリコンから成る条片状の構造Ｓｔが形成される。この条片状の構造Ｓｔは使用されている技術で最小に形成可能の構造値Ｆよりも小さい約２５０ｎｍの幅を有する（図３参照）。
【００２６】
第２の暫定トレンチＧＶ２を形成するためには、ＳｉＯ2 の異方性エッチングによりシリコンに対し選択的に表面Ｏの一部を露出する。第２の暫定トレンチＧＶ２は交互に並んで配置されている第１の部分１ＧＶ２及び第２の部分２ＧＶ２に分割される（図４参照）。
【００２７】
ＴＥＯＳ法で約２５０ｎｍのＳｉＯ2 の析出及びそれに引続いての異方性エッチバックにより第２の暫定トレンチＧＶ２の側面に第２のスペーサＳｐ２を形成する（図４参照）。
【００２８】
フォトレジストから成る第３のマスク（図示せず）を使用して異方性エッチング工程により、第２の暫定トレンチの第１の部分１ＧＶ２の第２の側面１ＦＶ２及びこの第１の部分１ＧＶ２の第２の側面１ＦＶ２に対向する第２の部分２ＧＶ２の第１の側面２ＦＶ１にある第２のスペーサＳｐ２を除去する（図５参照）。例えばＨＢｒ＋ＮＦ3 ＋Ｈｅ＋Ｏ2 でシリコンをＳｉＯ2 に対し選択的に約６００ｎｍの深さまでエッチングする。それにより第１のトレンチＧ１及び第２のトレンチＧ２が形成される。第２のトレンチＧ２は第１の部分１Ｇ２と第２の部分２Ｇ２に分割される。第１のトレンチＧ１はそれぞれ第１のトレンチＧ１の１つ及び第２のトレンチＧ２の第１の部分１Ｇ２の１つ又は第２の部分２Ｇ２の１つに隣接している。第２のトレンチＧ２の第１の部分１Ｇ２はそれぞれ第１のトレンチＧ１の１つ及び第２のトレンチＧ２の第２の部分２Ｇ２に隣接している（図５参照）。２つの隣接する第１のトレンチＧ１の中心線の間隔及び２つの隣接する第２のトレンチＧ２の中心線の間隔は第１のトレンチＧ１の中心線と第１のトレンチＧ１に隣接する第２のトレンチＧ２の中心線との間の間隔よりも大きく、約７５０ｎｍである。それにより領域Ｇｅから、第１のトレンチＧ１の第１の側面１Ｆ１に隣接して第１のトランジスタの第２のソース／ドレイン領域１Ｓ／Ｄ２が、第１のトレンチＧ１の第２の側面１Ｆ２及び第２のトレンチＧ２の第１の側面２Ｆ１に隣接して第３のトランジスタの第１のソース／ドレイン領域３Ｓ／Ｄ１が、また第２のトレンチＧ２の第２の側面２Ｆ２に隣接して第２のトランジスタの第１のソース／ドレイン領域２Ｓ／Ｄ１が形成される。第２のトレンチＧ２に沿って隣接する第２のトランジスタの第１のソース／ドレイン領域２Ｓ／Ｄ１は互いに及び電圧端子ＶＤＤと接続されている（図１１参照）。
【００２９】
引続きフォトレジストから成る第４のマスク（図示せず）を使用しての注入及びそれに引続いての熱処理によりｎドープされた接触領域Ｋを形成する（図６参照）。そのために第４のマスクは水平範囲Ｂｈを覆わない。第１のトレンチＧ１とこの第１のトレンチＧ１に隣接する第２のトレンチＧ２との間の間隔が僅かであることにより接触領域Ｋはそれぞれ第１のトレンチＧ１の底面及び第２のトレンチＧ２の底面に接している。接触領域Ｋのドーパント濃度は約５×１０20ｃｍ-3である。第１のトレンチＧ１の底面及び第１のトレンチＧ１の第１の側面１Ｆ１に隣接する接触領域Ｋの部分は、第１のトランジスタの第１のソース／ドレイン領域１Ｓ／Ｄ１として適している。第１のトレンチＧ１の底面及び第１のトレンチＧ１の第２の側面１Ｆ２に隣接する接触領域Ｋの部分は、第３のトランジスタの第２のソース／ドレイン領域３Ｓ／Ｄ２として適している。第２のトレンチＧ２の底面及び第２のトレンチＧ２の第２の側面２Ｆ２に隣接する接触領域Ｋの部分は、第２のトランジスタの第２のソース／ドレイン領域２Ｓ／Ｄ２として適している（図６参照）。
【００３０】
水平範囲Ｂｈ間にある範囲並びに第２のトレンチＧ２の第１の部分１Ｇ２の第１の側面２Ｆ１を覆わないフォトレジストから成る第５のマスク（図示せず）を使用して、斜め注入によりｐドープされた第１のチャネル−ストップ領域Ｃ１を第２のトレンチＧ２の第１の部分１Ｇ２の第１の側面２Ｆ１に隣接して形成する。水平範囲Ｂｈ間にある範囲及び第２のトレンチＧ２の第２の部分２Ｇ２の第１の側面２Ｆ１を覆わないフォトレジストから成る第６のマスク（図示せず）を使用して、斜め注入によりｐドープされた第２のチャネル−ストップ領域Ｃ２を第２のトレンチＧ２の第２の部分２Ｇ２の第１の側面２Ｆ１に隣接して形成する  （図６参照）。第１のチャネル−ストップ領域Ｃ１及び第２のチャネル−ストップ領域Ｃ２は合わせてチャネル−ストップ領域Ｃを形成する（図６参照）。ドーパントは迅速焼き鈍しにより活性化される。チャネル−ストップ領域Ｃのドーパント濃度は約１０19ｃｍ-3であり、層Ｓのドーパント濃度よりも高い。
【００３１】
等方性エッチング工程で絶縁層Ｓ１の残っている部分及び第２のスペーサＳｐ２の残っている部分を除去する（図６参照）。エッチング剤としては例えばＨＦが適している。
【００３２】
熱酸化により厚さ約１５ｎｍのゲート誘電体Ｇｄを形成する（図６参照）。
【００３３】
引続き厚さ約１２５ｎｍのドープされたポリシリコンを析出する。その上にＴＥＯＳ法で同形にＳｉＯ2 を約４００ｎｍの厚さに析出する。化学機械的研磨により第１のトレンチＧ１及び第２のトレンチＧ２の外側のＳｉＯ2 が除去されるまでＳｉＯ2 を除去する。引続き第２のトレンチＧ２を覆わないフォトレジストから成る第７のマスク（図示せず）を使用してＳｉＯ2 をシリコンに対し選択的にエッチングし、ＳｉＯ2 を第２のトレンチＧ２から除去する。第７のマスクの除去後ドープされたポリシリコンを約４００ｎｍの厚さに析出し、それにより第２のトレンチＧ２をポリシリコンで満たし、化学機械的に第１のトレンチＧ１のＳｉＯ2 が露出されるまで研磨する。引続きＳｉＯ2 を第１のトレンチＧ１から等方性エッチングにより除去する。ＳｉＯ2 に対しポリシリコンの高度選択性のエッチバックにより第１のトレンチＧ１の第１の側面１Ｆ１にスペーサの形の読出しワード線ＷＡを、また第１のトレンチＧ１の第２の側面１Ｆ２にスペーサの形の書込みワード線ＷＳを形成する（図６参照）。高度選択性のエッチング剤としては例えばＣ2 Ｆ6 ＋Ｏ2 が適している。水平範囲Ｂｈ間の範囲にある第２のトレンチＧ２の第１の部分を覆わないフォトレジストから成る第８のマスク（図示せず）を使用して、ポリシリコンを第２のトレンチＧ２の第１の部分から高度選択性のエッチングにより除去する。第２のトレンチＧ２内に残っているポリシリコン部分は第２のトランジスタの第２のゲート電極Ｇａ２として適している（図６参照）。
【００３４】
ＴＥＯＳ法でＳｉＯ2 を約５００ｎｍの厚さで析出し、化学機械的研磨により平坦化する。その際厚さ約４００ｎｍのＳｉＯ2 が切除される。第１の絶縁構造Ｉ１を形成するため第２のトレンチＧ２の第１の側面２Ｆ１を覆わないフォトレジストから成る第９のマスク（図示せず）を使用して、ＳｉＯ2 を第３のトランジスタの第１のソース／ドレイン領域３Ｓ／Ｄ１が露出されるまでエッチングする（図７参照）。
【００３５】
引続きチタンを析出し、熱処理により部分的にケイ化する。それにより導電構造Ｌが形成される。残っているチタンを例えばＮＨ3 ＋Ｈ2 Ｏ2 でエッチングにより除去する（図７参照）。
【００３６】
引続き第２の絶縁構造Ｉ２を形成するためＳｉＯ2 を５００ｎｍの厚さに析出する。フォトレジストから成る第１０のマスク（図示せず）を使用してＳｉＯ2 をエッチングし、第１のトランジスタの第２のソース／ドレイン領域１Ｓ／Ｄ２を露出させる。引続きタングステンを析出し、エッチバックし、それにより形成すべきビット線Ｂの接触部ＫＢが形成される。例えば厚さ５００ｎｍのＡｌＳｉＣｕの析出及び水平範囲Ｂｈを覆うフォトレジストから成る第１１のマスク（図示せず）を使用しての構造化によりビット線Ｂを形成する（図８参照）。
【００３７】
１つのメモリセルは１個の第１のトランジスタ、１個の第２のトランジスタ及び１個の第３のトランジスタを有する。
【００３８】
このメモリセルをプログラミングするには第１のトランジスタをそれと接続されている読出しワード線ＷＡを介して、また第３のトランジスタをそれと接続されている書込みワード線ＷＳを介して駆動する。それに所属する第１のトランジスタ及び第２のトランジスタの一部であるビット線Ｂに設定された電位に関係して情報を表す電荷は第２のトランジスタのゲート電極Ｇａ２に印加される（図１１参照）。
【００３９】
メモリセルの読出しには第１のトランジスタを読出しワード線ＷＡを介して駆動する。第２のトランジスタのゲート電極Ｇａ２に格納された電荷に関係して第２のトランジスタがオン又はオフされ、また電流はビット線Ｂを流れたり流れなかったりする（図１１参照）。
【００４０】
第２の実施例ではシリコンから成る第２の基板１′は、その表面Ｏ′に隣接する厚さ約２μm の層Ｓ′内でｐドープされている。ドーパント濃度は約１０17ｃｍ-3である。第１の実施例と同様に第２のトランジスタの第１のソース／ドレイン領域２Ｓ／Ｄ１′、第３のトランジスタの第１のソース／ドレイン領域３Ｓ／Ｄ１′、第１のトランジスタの第２のソース／ドレイン領域１Ｓ／Ｄ２′、第１のトレンチＧ１′、第２のトレンチＧ２′、ゲート誘電体Ｇｄ′、第１のトランジスタの第１のゲート電極Ｇａ１′、第２のトランジスタの第２のゲート電極Ｇａ２′、第３のトランジスタの第３のゲート電極Ｇａ３′、書込みワード線ＷＳ′、読出しワード線ＷＡ′、チャネル−ストップ領域Ｃ′及び第１の絶縁構造Ｉ１′を形成する。引続きタングステンを約４００ｎｍの厚さに析出し、化学機械的研磨により構造化し、それにより導電構造Ｌ′が形成される（図９参照）。引続き第１の実施例と同様に第２の絶縁構造Ｉ２′、ビット線Ｂの接触部ＫＢ′及びビット線Ｂ′を形成する。
【００４１】
第３の実施例ではシリコンから成る第３の基板１′′は、第３の基板１′′の表面Ｏ′′に隣接する厚さ約２μm の層Ｓ′′内をｐドープされている。ドーパント濃度は約１０17ｃｍ-3である。第２の実施例と同様に第２のトランジスタの第１のソース／ドレイン領域２Ｓ／Ｄ１′′、第３のトランジスタの第１のソース／ドレイン領域３Ｓ／Ｄ１′′、第１のトランジスタの第２のソース／ドレイン領域１Ｓ／Ｄ２′′、第１のトレンチＧ１′′、第２のトレンチＧ２′′、ゲート誘電体Ｇｄ′′、第１のトランジスタの第１のゲート電極Ｇａ１′′、第２のトランジスタの第２のゲート電極Ｇａ２′′、第３のトランジスタの第３のゲート電極Ｇａ３′′、書込みワード線ＷＳ′′、読出しワード線ＷＡ′′、チャネル−ストップ領域Ｃ′′、第１の絶縁構造Ｉ１′′及び導電構造Ｌ′′を形成する。
【００４２】
続いて従来技術による積層コンデンサを形成するためのプロセスが行われる  （例えば欧州特許第０４１５５３０Ｂ１号参照）。このプロセスは第２の絶縁構造Ｉ２′′の上方の積層の形成及び構造化、側方を支える構造Ｓｓ′′の形成及び積層のいくつかの層を選択的等方性エッチングにより除去することを含んでいる。隣接する積層の残っている層を有する支えの構造Ｓｓ′′はそれぞれ第１のコンデンサ板Ｐ１′′として適している。更にこのプロセスは第１のコンデンサ板Ｐ１′′の側面にコンデンサ誘電体Ｋｄ′′を形成し、並びに第２のコンデンサ板Ｐ２′′を形成するための例えばドープされたポリシリコンのような導電材の析出及び構造化を含んでいる。第２のトレンチＧ２′′に沿って隣接するコンデンサの第２のコンデンサ板Ｐ２′′は互いに接続されており、また接地端子ＧＮＤに接続されている。
【００４３】
積層コンデンサの形成後第２の実施例と同様に第２の絶縁構造Ｉ２′′、ビット線Ｂ′′の接触部ＫＢ′′及びビット線Ｂ′′を形成する。前記の実施例と同様に電圧端子ＶＤＤ′′が設けられている（図１２参照）。ビット線Ｂ′′に沿って隣接するコンデンサのそれぞれ２つの第２のコンデンサ板Ｐ２′′は互いに接続されている。
【００４４】
１つのメモリセルは第１のトランジスタ、第２のトランジスタ、第３のトランジスタ及び積層コンデンサを有する。このメモリセルのプログラミング及び読出しは第１の実施例のようにして行われ、その際情報を表す電荷は第２のトランジスタのゲート電極Ｇａ２′′のみならず、積層コンデンサにも格納される。
【００４５】
これらの実施例には多数の変形が考えられるが、それらも同じく本発明の枠内にある。特に上記の層、領域、範囲及びトレンチの寸法はそのときの要件に適合させることができる。同じことは提案されているドーパント濃度についても云える。ＳｉＯ2 から成る構造及び層は特に熱酸化により又は析出法により形成可能である。ポリシリコンは析出中にも析出後にもドープすることができる。ドープされたポリシリコンの代わりに、例えば金属ケイ化物及び／又は金属を使用することもできる。ＳｉＯ2 、タングステン、ポリシリコンのような析出材料を化学機械的研磨により切除する代わりにエッチバックすることも可能である。コンデンサ誘電体の材料としてはとりわけペロブスカイト型のような誘電率の高い誘電体が適している。コンデンサはプレート形コンデンサとしても形成可能である。
【図面の簡単な説明】
【図１】第１の基板の表面の切断面図。
【図２】ドープ領域を形成した後の１層内をドープされた第１の基板のｘ軸に平行にかつ表面に垂直な断面図。
【図３】第１の暫定トレンチ、第１のスペーサ及び条片状の構造を形成後の図２の断面図。
【図４】第２の暫定トレンチ及び第２のスペーサを形成後の図３の断面図。
【図５】第２のスペーサを除去し、第１のトレンチ及び第２のトレンチを形成後の図４の断面図。
【図６】接触領域、書込みワード線、読出しワード線、チャネル−ストップ領域、第２のトランジスタの第２のゲート電極及びゲート誘電体を形成後の図５の断面図。
【図７】第１の絶縁構造及び導電構造を形成後の図６の断面図。
【図８】第２の絶縁構造、ビット線の接触部及びビット線を形成後の図７の断面図。
【図９】ドープ領域、第１のトレンチ、第２のトレンチ、第１のトランジスタの第２のソース／ドレイン領域、第２のトランジスタの第１のソース／ドレイン領域及び第３のトランジスタの第１のソース／ドレイン領域、接触領域、書込みワード線、読出しワード線、チャネル−ストップ領域、第２のトランジスタの第２のゲート電極、ゲート誘電体、第１のトランジスタの第１のゲート電極、第３のトランジスタの第３のゲート電極、第１の絶縁構造及び導電構造を形成後の１層をドープされた第２の基板の表面を垂直に切断した断面図。
【図１０】ドープ領域、第１のトレンチ、第２のトレンチ、第１のトランジスタの第２のソース／ドレイン領域、第２のトランジスタの第１のソース／ドレイン領域及び第３のトランジスタの第１のソース／ドレイン領域、接触領域、書込みワード線、読出しワード線、チャネル−ストップ領域、第２のトランジスタの第２のゲート電極、ゲート誘電体、第１のトランジスタの第１のゲート電極、第３のトランジスタの第３のゲート電極、第１の絶縁構造及び導電構造、第１のコンデンサ板、コンデンサ誘電体、第２のコンデンサ板、第２の絶縁構造、ビット線の接触部及びビット線を形成後の１層内をドープされた第３の基板の表面の垂直断面図。
【図１１】第１の基板内に形成されたメモリセルのトランジスタの接続回路図。
【図１２】第３の基板内に形成されたメモリセルのトランジスタ及びコンデンサの接続回路図。
【符号の説明】
１  第１の基板
１′  第２の基板
１′′  第３の基板
Ｏ、Ｏ′、Ｏ′′  各実施例の基板の表面
Ｂｈ  水平な範囲
Ｂｖ  垂直な範囲
ＧＶ１  第１の暫定トレンチ
ＧＶ２  第２の暫定トレンチ
Ｓｐ１  第１の暫定トレンチの第１のスペーサ
Ｓｐ２  第２の暫定トレンチの第２のスペーサ
Ｆ１  第２の暫定トレンチの第１の側面
Ｆ２  第２の暫定トレンチの第２の側面
１ＧＶ２  第１の第２の暫定トレンチ
ＩＦＶ２  第１の第２の暫定トレンチの第２の側面
２ＧＶ２  第２の第２の暫定トレンチ
２ＦＶ２  第２の第２の暫定トレンチの第１の側面
Ｇ１、Ｇ１′、Ｇ１′′  各実施例の第１のトレンチ
１Ｆ１  第１のトレンチの第１の側面
１Ｆ２  第１のトレンチの第２の側面
Ｇ２、Ｇ２′、Ｇ２′′  各実施例の第２のトレンチ
１Ｇ２  第１の第２のトレンチ
２Ｇ２  第２の第２のトレンチ
２Ｆ１  第２のトレンチの第１の側面
２Ｆ２  第２のトレンチの第２の側面
Ｓ、Ｓ′  層
Ｓ１、Ｓ１′、Ｓ１′′    各実施例の絶縁層
Ｃ１  第１のチャネル−ストップ領域
Ｃ２  第２のチャネル−ストップ領域
Ｃ、Ｃ′、Ｃ′′  チャネル−ストップ領域
Ｇｅ、Ｇｅ′、Ｇｅ′′  領域
Ｋ  接触領域
１Ｓ／Ｄ１、１Ｓ／Ｄ１′、１Ｓ／Ｄ１′′  各実施例の第１のトランジスタの第１のソース／ドレイン領域
１Ｓ／Ｄ２、１Ｓ／Ｄ２′、１Ｓ／Ｄ１′′  各実施例の第１のトランジスタの第２のソース／ドレイン領域
２Ｓ／Ｄ１、２Ｓ／Ｄ１′、２Ｓ／Ｄ１′′  各実施例の第２のトランジスタの第１のソース／ドレイン領域
２Ｓ／Ｄ２、２Ｓ／Ｄ２′、２Ｓ／Ｄ２′′  各実施例の第２のトランジスタの第２のソース／ドレイン領域
３Ｓ／Ｄ１、３Ｓ／Ｄ１′、３Ｓ／Ｄ１′′  各実施例の第３のトランジスタの第１のソース／ドレイン領域
３Ｓ／Ｄ２、３Ｓ／Ｄ２′、３Ｓ／Ｄ２′′  各実施例の第３のトランジスタの第２のソース／ドレイン領域
Ｇｄ、Ｇｄ′、Ｇｄ′′  ゲート誘電体
Ｇａ１、Ｇａ１′、Ｇａ１′′  第１のトランジスタのゲート電極
Ｇａ２、Ｇａ２′、Ｇａ２′′  第２のトランジスタのゲート電極
Ｇａ３、Ｇａ３′、Ｇａ３′′  第３のトランジスタのゲート電極
Ｉ１、Ｉ１′、Ｉ１′′  第１の絶縁構造
Ｉ２、Ｉ２′、Ｉ２′′  第２の絶縁構造
Ｌ、Ｌ′、Ｌ′′  導電構造
Ｂ、Ｂ′′  ビット線
ＫＢ  ビット線の接触部、
Ｋｄ  第３の実施例のコンデンサ誘電体
Ｐ１  第３の実施例の第１のコンデンサ板
Ｐ２  第３の実施例の第２のコンデンサ板
ＷＡ、ＷＡ′、ＷＡ′′  読出しワード線
ＷＳ、ＷＳ′、ＷＳ′′  書込みワード線
ＶＤＤ  電圧端子
【図１】
0003779065.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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