(57)【特許請求の範囲】
【請求項１】
論理接続ネットからなる論理回路の論理接続情報と、前記論理回路のレイアウトのパターンに関するレイアウト情報と、少なくとも前記論理回路の入出力端子も含めて内部の基本セルの入出力端子同士を接続する論理接続ノードに仮定され、前記論理接続情報から求めた故障のし易さに関連付けられて前記レイアウト情報から抽出されるべきレイアウト情報の構成要素、ないし、及び、これら要素を決定するための制約条件・規則よりなるレイアウト関連パラメータ情報とが入力され、前記レイアウト情報から前記レイアウト関連パラメータ情報に応じたレイアウト関連パラメータ情報の量を抽出する手段と、前記論理接続ネットの各接続ノードに仮定される故障リストに対して、前記抽出したレイアウト関連パラメータ情報の量のｘ乗（ｘ＞０）を故障の重みとして付与する手段と、前記重みが付与された重み付き故障リストを出力する手段とからなる重み付き故障リスト発生装置を備え、
前記重み付き故障リストは、前記論理回路の故障モードに対応した故障に関するテストパターンの故障検出能力評価のために使用されることを特徴とする故障検出率評価装置。
【請求項２】
論理接続ネットからなる論理回路の論理接続情報が入力され、少なくとも前記論理回路の入出力端子も含めて内部の基本セルの入出力端子同士を接続する論理接続ノードに仮定される故障リストを発生する故障リスト発生装置と、
前記故障リストと、前記論理回路の論理接続情報と、前記論理回路のレイアウトのパターンに関するレイアウト情報と、前記故障のし易さに関連付けられて前記レイアウト情報から抽出されるべきレイアウト情報の構成要素、ないし、及び、これら要素を決定するための制約条件・規則よりなるレイアウト関連パラメータ情報とが入力され、前記レイアウト情報から前記レイアウト関連パラメータ情報に応じたレイアウト関連パラメータ情報の量を抽出する手段と、前記故障リストに対して、前記抽出したレイアウト関連パラメータ情報の量のｘ乗（ｘ＞０）を故障の重みとして付与する手段と、前記重みが付与された重み付き故障リストを出力する手段とからなる重み付き故障リスト発生装置とを備え、
前記重み付き故障リストは、前記論理回路の故障モードに対応した故障に関するテストパターンの故障検出能力評価のために使用されることを特徴とする故障検出率評価装置。
【請求項３】
前記論理接続情報から求めた故障は、少なくとも前記論理回路内部の基本セルの入出力端子同士を接続する論理接続ノード、及び、前記論理回路内部の基本セルの入力端子、及び、前記論理回路内部の基本セルの出力端子に仮定された故障からなることを特徴とする請求項１または２記載の故障検出率評価装置。
【請求項４】
前記論理回路の論理接続情報と、前記重み付き故障リストと、前記論理回路に対するテストパターンとを入力情報として故障シミュレーションを実行して得られる前記論理回路の故障検出情報リストとが入力され、少なくとも前記論理回路の重み付き故障検出率と重み付き故障検出情報リストとを出力する重み付き故障検出率等算出装置をさらに備えることを特徴とする請求項１記載の故障検出率評価装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は論理回路の故障検出率評価装置に係り、特に論理ＬＳＩ、ＶＬＳＩ等のテスト技術、故障シミュレーション技術、及び製造品質向上技術に関するものである。
【０００２】
【従来の技術】
従来の故障検出率評価装置と評価方法には、ＬＳＩやその内部の論理回路における内部ノードに適当な故障を仮定し、故障シミュレーション技術を用いてＬＳＩの動作をテストするテストパターンが故障をどの程度検出できるかを計算することにより、前記テストパターンの故障検出率の評価を行うものがある。
【０００３】
特に、内部ノードが“０”又は“１”に固定される縮退故障を仮定故障とする故障シミュレーションは比較的計算が容易であり、求められた故障検出率がテストパターンを用いて選別を行なった後の「良品」に混在する不良品の割合や、ＬＳＩ出荷後の市場で発生する不良率と強い相関を示すことが知られている。
【０００４】
従って、テストパターンの故障検出率が低い場合には、テストパターンを追加・改善して高い故障検出率を達成することにより、ある程度ＬＳＩの出荷品質を向上させることができる。しかし、上記の相関は必ずしも厳密なものではないので、十分高い製造品質を維持しようとすれば極めて高い故障検出率が要求されることになる。
【０００５】
一方、テストパターンの追加・改善は一般に人手により経験的になされているため、ある程度以上の故障検出率を達成するためには膨大な期間が必要となり、十分高い製造品質を達成するためにはさらに高度なテスト容易化設計手法を用いなければならないという問題があった。
【０００６】
但し、テスト容易化設計手法においても、例えば従来ＡＴＰＧ (Automatic Test Pattern Generator) によりテストパターンを自動発生させ、これを用いて、ないしはこれを前記テストパターンに追加して改善したテストパターンを用いてＬＳＩやその内部の論理回路のテストを行うこともなされてきたが、本質的には内部ノードに一律に“０”及び“１”縮退故障を仮定して、前記テストパターンの故障検出率を評価する方法を用いており、ある程度以上の故障検出率を得るためにはより多くのテスト用付加回路、ないし膨大なＣＰＵ時間が必要となり、こうしたコストの割には十分高い製造品質を達成することができないという問題があった。
【０００７】
ここで、従来の故障検出率評価において、前記相関がある程度までしか期待できない理由について説明する。実際のＬＳＩでは、その入出力端子を含め内部の基本セルの入出力端子同士を接続する論理接続ノードないし内部の基本セルの入力端子ないし出力端子（以下特に区別する場合を除き「論理接続ノード等」と呼ぶ）のそれぞれに対応する部分（入力端子・出力端子は双方向端子も含む）は、レイアウト上短い配線や長い配線を伴うもの、ただ１個のコンタクトからなる接合部を全く含まないものや多く含むもの等、様々なものが存在する。
【０００８】
ここで、基本セルとは、基本的な論理動作を行う論理回路を指すが、最小のものとして単一の素子の場合もあり、また、比較的複雑な論理動作するものも含むものとする。
【０００９】
一方、立上げ途上のプロセスでは歩留りが高いレベルで安定するようになるまでに、例えばコンタクトのオープン不良、配線間ショート等の特定モードの不良が頻発する場合がある。従って、このような状況では実際の故障発生頻度は各論理接続ノード等ごとに異なっている。
【００１０】
しかしながら、従来の故障シミュレーションでは論理接続ノード等の各々に対して、“０”縮退及び“１”縮退の各２個の故障を一律に仮定し、所定のテストパターンがこれらの故障をどの程度検出できるかという形で故障検出率が求められるに過ぎなかった。
【００１１】
このため、従来の故障シミュレーションでは、いかなる不良モードが発生し易いかという意味で対象とするＬＳＩの製造プロセスと故障シミュレーション結果とを対比し、製造プロセス上の問題点を指摘することは極めて困難であった。
【００１２】
また、以上の説明から明らかなように、現状の故障シミュレーションでは基本的にＬＳＩの論理接続ノード等に、“０”縮退及び“１”縮退からなる各２個の故障を一律に仮定しているため、本来プロセスやレイアウトのパターン形状が異なれば故障の発生頻度が論理接続ノード等ごとに異なるという問題に適切に対応することができなかった。
【００１３】
しかし、本来プロセスやレイアウトのパターン形状が異なれば論理接続ノード等における故障発生頻度が変化する可能性が大きく、また、上記のように従来の故障シミュレーションでは、故障の発生に強く関連するレイアウト関連パラメータ情報の量が各論理接続ノード等ごとにばらつくという点が全く無視されていた。
【００１４】
ここで、レイアウト関連パラメータ情報とは、対象とするＬＳＩのレイアウト情報から、着目する論理接続ノード等に仮定される故障と関連付けて抽出されるべきレイアウトデータの構成要素、ないし、及び、これら要素を決定するための制約条件・規則等である。
【００１５】
具体的には、前記レイアウト関連パラメータ情報には、例えば配線の長さや、ただ１個のコンタクトからなる接合部の数等、故障発生の頻度に関わるレイアウト上の情報が含まれる。
【００１６】
また、レイアウト関連パラメータ情報の量とは、前記レイアウト上の情報に従って決定される量ないし値であって、着目する論理接続ノードごとに付与される故障発生に関する重み付け量を求める際の基礎をなすものである。なお、レイアウト関連パラメータ情報の量については本発明の実施の形態でさらに具体的に説明する。
【００１７】
このように、従来の故障シミュレーションでは各論理接続ノード等に仮定される故障と、レイアウト上現実に故障を発生しやすい箇所との対応が考慮されていないため、テストパターン作成者は目的とするＬＳＩの製造品質向上のため、ひたすら一定水準以上の故障検出率の達成をめざしてテストパターンの追加作成を強いられる結果になり、膨大なリソースの投入が必要となる割には実質上、高い故障検出率の効果が現れ易い量産立上げの初期にタイムリーに品質の良いテストパターンを準備することができないという問題があった。
【００１８】
【発明が解決しようとする課題】
上記したように、従来の故障検出率評価装置と評価方法には、論理接続ノード等に仮定された故障とレイアウト上現実に故障を発生しやすい箇所との対応が考慮されていないため、膨大なリソース投入の割には品質の良いテストパターンを準備することができないという問題があった。
【００１９】
本発明は上記の問題点を解決すべくなされたもので、故障の発生に強く関連するレイアウト関連パラメータ情報の量を論理接続ノード等ごとに対応させることにより、わずかなリソースで短期間に高品質のテストパターンを準備し、高い故障検出率の効果が現れ易い量産立上げの初期にＬＳＩの製造品質向上に大きく寄与する重み付き故障検出率評価装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明の故障検出率評価装置は、システムＬＳＩ等の大規模ＬＳＩにおいて、故障シミュレーションの結果を真に製造現場での品質向上に生かすため、各論理接続ノード等に仮定される故障のそれぞれを、実際のレイアウト情報から抽出される故障発生に関する各種情報の量と関連付けて重み付けし、この重み付け量と従来の故障シミュレーションの結果とを用いて重み付き故障検出率等を計算することを特徴とする。
【００２１】
具体的には本発明の故障検出率評価装置は、論理接続ネットからなる論理回路の論理接続情報と、前記論理回路のレイアウトのパターンに関するレイアウト情報と、少なくとも前記論理回路の入出力端子も含めて内部の基本セルの入出力端子同士を接続する論理接続ノードに仮定され、前記論理接続情報から求めた故障のし易さに関連付けられて前記レイアウト情報から抽出されるべきレイアウト情報の構成要素、ないし、及び、これら要素を決定するための制約条件・規則よりなるレイアウト関連パラメータ情報とが入力され、前記レイアウト情報から前記レイアウト関連パラメータ情報に応じたレイアウト関連パラメータ情報の量を抽出する手段と、前記論理接続ネットの各接続ノードに仮定される故障リストに対して、前記抽出したレイアウト関連パラメータ情報の量のｘ乗（ｘ＞０）を故障の重みとして付与する手段と、前記重みが付与された重み付き故障リストを出力する手段とからなる重み付き故障リスト発生装置を備え、前記重み付き故障リストは、前記論理回路の故障モードに対応した故障に関するテストパターンの故障検出能力評価のために使用されることを特徴とする。
【００２２】
好ましくは前記故障検出率評価装置において、前記論理接続情報から求めた故障は少なくとも前記論理接続ノード、及び、論理回路内部の基本セルの入出力端子、及び、前記論理回路内部の出力端子のいずれかに仮定される故障からなることを特徴とする。
【００２３】
また、好ましくは前記故障検出率評価装置は、前記論理回路の前記論理接続情報と前記論理回路に対するテストパターンと、前記重み付き故障リストとを故障シミュレータに入力して故障シミュレーションを実行して得られた前記論理回路の重み付き故障検出情報リストを入力情報とし、少なくとも前記論理回路の重み付き故障検出率を出力する重み付き故障検出率等算出装置をさらに備えることを特徴とする。
【００２４】
前記算出装置は、未検出故障を効果的に減少させるテストパターンの追加作成を容易にするための各種未検出故障解析情報も出力するようになっている場合もある。
【００２７】
このようにして、立上げ途上のプロセスを用いたＬＳＩの製造工程において、不良が発生しやすい工程に関する故障シミュレーション結果に対し、前記レイアウト関連パラメータ情報による重み付けを施した形で故障検出率を求めることができるので、立上げ途上のプロセスにおいて、発生頻度の高い故障に対する故障検出率が把握され、この重み付けされた故障検出率が十分高くなるようにテストパターンを追加作成することによりＬＳＩの製造品質を効率的に向上させることができる。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。図１は、本発明の第１の実施の形態に係る重み付き故障検出率評価装置を示す図である。現状の故障シミュレーションは、通常対象とする論理回路の内部の多数の基本セル及びこれらを前記論理回路の入出力端子も含め、相互に接続する配線からなるゲートレベルの論理接続ネットに対して行なわれるため、ゲートレベルの論理接続ネットを用いて説明する。実際には素子レベルの接続ネットが混在することもあるが、この場合でも本発明の趣旨を適用することは容易である。
【００２９】
また、近い将来、ＨＤＬ (Hardware Description Language)で記述された論理接続ネットに対して故障シミュレーションが行われる可能性もあるが、この場合前記ネットの論理接続ノード (wire)上に故障が仮定されると考えられる。この場合でも本発明の趣旨を適用することは容易である。
【００３０】
第１の実施の形態の故障検出率評価装置は、論理接続ネットからなる論理回路ないしＬＳＩの論理接続情報１と、レイアウトのパターンに関するレイアウト情報２と、レイアウト情報から論理接続ノード等に仮定される故障に関連付けて抽出されるべきレイアウトデータの構成要素、ないし、及び、これら要素を決定するための制約条件・規則等（最小ピッチ、最小サイズ等）よりなるレイアウト関連パラメータ情報３とを入力情報として、論理接続ネットの各接続ノード等に仮定された故障に重み付けを行う重み付き故障リスト発生装置４を備えている。この重み付き故障リスト発生装置４で重み付けされた故障は、重み付き故障リスト５として前記重み付き故障リスト発生装置４から出力される。
【００３１】
次に、前記論理接続情報１と故障検出能力の評価対象であるテストパターン６と前記重み付き故障リスト５を従来の故障シミュレータ７に入力することにより、重み付き故障検出情報リスト８が出力される。この部分については前記重み付き故障リスト５の「重み」部分を前記故障シミュレータ７用の故障リストにおいて「コメント」扱いになる（無視される）ようにしておけば、従来の故障シミュレーションと何等異なるところなく実施できる。
【００３２】
こうしたやり方が困難な場合は、前記重み付き故障リスト５を「重み」部分とその他の部分（実は故障シミュレータ７が解釈できる重み付けされていない故障リスト）にプログラム的に分割して、後者の部分のみを故障シミュレータ７への入力とし、故障シミュレーションの結果としての故障検出情報リストに対し、前記「重み」を付加できるようにすれば良い。いずれにしてもこうした類の処理は本発明の範疇に含まれるものである。
【００３３】
第１の実施の形態の故障検出率評価装置は、前記重み付き故障検出情報リスト８を入力情報として、重み付き故障検出率等からなる出力情報１０を出力する重み付き故障検出率等算出装置９をさらに備えている。
【００３４】
ここで、重み付き故障検出情報リスト８には、「検出」から、通常「ポテンシャル検出」と呼ばれる状況依存の検出、及び当該テストパターンで「未検出」まで、前記論理回路に仮定された各故障の種々の検出レベルが含まれる。
【００３５】
また、重み付き故障検出率等からなる出力情報１０は、通常「検出」のみからなる重み付き故障検出率、及び「ポテンシャル検出」まで「検出」に含めた場合の「検出」からなる重み付き故障検出率を含む。また、論理回路内のブロック別の重み付き故障検出率を含む場合もある。さらに、未検出故障を効果的に減少させるテストパターンの追加作成を容易にするための、例えば未検出故障の論理回路内ブロック別表示、重み順表示、といった各種未検出故障解析情報を含むこともある。
【００３６】
上記したように、第１の実施の形態の故障検出率評価装置は、前記重み付き故障リスト発生装置４と、重み付き故障検出率等算出装置９を主要構成部とし、レイアウト関連パラメータ情報３にしたがって個々の故障発生と密接に関連するレイアウト要素（間の）データの量を抽出し、従来の故障リストに前記データの量、すなわち、故障のし易さに応じて重率を付与した重み付き故障リスト５を発生する機能を備え、さらに前記故障リスト５を用いた故障シミュレーションによって得られる重み付き故障検出情報リスト８から重み付き故障検出率等を算出する機能を備えている。
【００３７】
このようして得られた重み付き故障検出率、ないしさらには未検出故障解析情報等からなる出力情報１０をテストパターンの故障検出力評価に用いれば、現実のＬＳＩの故障モードに密接に対応した故障に関してテストパターンの故障検出能力を評価することができるので、現実のＬＳＩの故障モードの検出に目標を絞って、故障検出率向上のためのテストパターンの追加を行うことが可能となり、大幅なリソースの削減を図ることができる。
【００３８】
次に、第２の実施の形態として、本発明の故障検出率評価方法につき、再度図１を用いて具体的に説明する。まず、対象とするＬＳＩにおける論理回路の、その入出力端子も含め内部の基本セルの入出力端子間の接続により構成される論理接続ネット上の論理接続ノ一ド、及び、論理回路内部の基本セルの入力端子、及び、出力端子の情報が格納された論理接続情報１と、前記論理回路のレイアウトデータが格納されたレイアウト情報２とをレイアウト上で対応させる。
【００３９】
一方、前記レイアウトデータにおいて、例えば、隣り合う配線との距離が最小ピッチとなっている配線部分の長さや、最小サイズのコンタクトだけで接合された部分の個数等、故障発生の原因になりやすく、論理接続ノード等に仮定された故障と対応付けしたいレイアウト要素、ないし、その組み合わせ、ないし、それらを決定するための制約条件・規則等に関する情報を格納したレイアウト関連パラメータ情報３を用意する。
【００４０】
最近、ＬＳＩのレイアウトデータに対して、種々のサイズのダストをランダムに散布し、故障を生じ易いレイアウト部分を推定する方法が行なわれているが、レイアウト関連パラメータ情報３の作成にはこのような方法を用いてもよい。
【００４１】
このレイアウト関連パラメータ情報３に基づき、各論理接続ノ一ド等に仮定された故障に対応するレイアウト関連パラメータ情報の量が、第１の実施の形態で説明した重み付き故障リスト発生装置４を用いてレイアウト情報２から抽出される。このようにして求めたレイアウト関連パラメータ情報の量を各論理接続ノ一ド等に仮定される故障の重み付け量として、仮定故障の重み付き故障リスト５を作成する。
【００４２】
次に、故障検出率評価の対象であるテストパターン６と、論理接続情報１、及び、前記重み付き故障リスト５を従来の故障シミュレータに入力することにより故障シミュレーションを実施し、前記論理接続ノード等に仮定された故障に関する重み付き故障検出情報リスト８を出力する。
【００４３】
この重み付き故障検出情報リスト８のデータを用いて、前記テストパターンによる重み付き故障検出率を求め、また場合によってはさらに、未検出故障を効果的に減少させるテストパターンの追加作成が容易にできるように、各種の未検出故障解析情報を作成する。これらの出力情報は、先に第１の実施の形態で説明した重み付き故障検出率等算出装置９から出力される。
【００４４】
次に、本発明の第３の実施の形態を図２を用いて説明する。上記した第１及び第２の実施の形態との違いは、故障リストとして通常従来の故障シミュレータの周辺装置として付随されている故障リスト発生装置１０４から発生される故障リスト１０５（重み情報なし）をそのまま利用して故障シミュレーションを実行する点である。
【００４５】
図中の重み付き故障リスト５は、少なくとも故障リスト１０５に示されている故障のそれぞれに対応付けられて、レイアウト関連パラメータ情報３に従って論理回路のレイアウト情報２から抽出された重み情報を含んでいる。また、重み付き故障検出率等算出装置１０９は、重み情報のない従来の故障シミュレータでの故障検出情報リスト１０８と、前記重み付き故障リスト５を入力情報として、重み付き故障検出率、未検出故障解析情報等からなる出力情報１０を出力する。
【００４６】
本実施の形態は、従来の故障シミュレーション環境に本発明を単純に付加するだけであり、もっとも実現が容易であるが、故障シミュレーションの高速化のための重要な手法の１つである故障サンプリング手法を実現しようとする場合、問題が生じる点に注意しておく必要がある。
【００４７】
故障サンプリング手法は、対象とする論理回路内の故障をランダムに抽出し、それらに対して故障シミュレーションを実施し、ある程度の統計的誤差を認めて故障検出率を求める手法であり、故障シミュレーションに要するＣＰＵ時間を大幅に削減することが可能である。
【００４８】
故障サンプリング手法を本発明において実現しようとする場合、ランダム性の確保という意味では、あらかじめレイアウト情報から抽出した重みを配慮して故障サンプリングすることが望ましいが、本実施の形態では、重み情報を持たない故障リスト５に対して故障サンプリングすることになり、故障サンプリングに伴う誤差が拡大してしまう。
【００４９】
したがって、故障サンプリング手法の利用も考える場合は、第１及び第２の実施の形態にしたがうことが望ましい。重み付き故障に対する故障サンプリングの方法としては、例えば、全故障の重みを順に加えていき、各故障の重みを加える前から加えた後までの値の領域をその故障と定義し、全体の総和で割って正規化した後、０〜１の一様乱数を発生し、各乱数値を含む領域に対応する故障をピックアップするという方法もある。
【００５０】
ところで、通常、半導体装置の製造メーカーにおいて、不良が発生し易い製造プロセスについては、随時不良箇所に着目したプロセスＴＥＧ (Test Element Groupの略称）等を流し、不良モードの詳細な解析が行われている。また、上記したように、最近は、種々のサイズのダストをランダムに散布し、故障の起こり易いレイアウト部分を推定して、その部分を修正してから半導体装置の製造を行なうという方法も行なわれるようになった。
【００５１】
いずれにしても、半導体装置の製造工場に量産品を流す前に、ある程度その製造プロセスの弱点、すなわち不良が発生しやすい問題点が判明していることが多く、本発明はこのような場合に特に有効に利用することができる。
【００５２】
なお、このように不良を発生し易い論理接続ノード等に対する重み付けは、必ずしもこのノード等に関するレイアウト関連パラメータ情報の量と比例関係になっている必要はなく、歩留りに顕著な影響を与えるレイアウト関連パラメータが判明していれば、例えば重み付け量をレイアウト関連パラメタ情報の量のｘ乗（ｘ＞０）に設定することができる。
【００５３】
例えばｘは１、２、３等の整数のほか１／２、３／２、５／２等の分数の場合、又は０．３、１．８等の少数を含む場合がある。また、故障の発生に強く関連するレイアウト関連パラメータが複数存在する場合もありうる。
【００５４】
この場合Ａ、Ｂ、Ｃ、…、を互いに異なるレイアウト関連パラメータ情報の量、各レイアウト関連パラメータ情報の重み付けの乗数をｘ、ｙ、ｚ、…、（ｘ＞０、y＞０、z＞０、…）として、さらにα、β、γ、…、を前記各レイアウト関連パラメータ情報間の重み付け量として、重み付けされた前記レイアウト関連パラメータ情報の量を、例えばαＡx＋βＢy＋γＣz＋…、あるいは(αＡ)x＋(βＢ)y＋(γＣ)z＋…、のように数式化して用いることができる。
【００５５】
次に、図３ないし図５を用いて第４の実施の形態について説明する。第４の実施の形態では上記の重み付けのため、論理接続ノード等にそれぞれ対応するレイアウト上の領域を切り分ける方法について具体例を用いて説明する。
【００５６】
前記論理接続ノード等に対応するレイアウト領域から、前記接続ノード等に仮定される故障の発生と密接に関連するレイアウト関連パラメータ情報の量を抽出し、前記論理接続ノード等に仮定される故障の重み付けに対応付ける。
【００５７】
図３（ａ）、図３（ｂ）、図３（ｃ）では、ＣＭＯＳインバータを例として、ゲートレベル、素子レベル、及び、パターンレイアウトレベルの論理接続が、それぞれ図示されている。
【００５８】
図３（ａ）に示すゲートレベルの論理接続では、インバータ２１を基本セルとしてインバータの論理記号が示されているが、この論理記号には入力端子Ａ、及び出力瑞子Ｚのほか、通常トランジスタのゲート長、内部ノードの接続配線長等の部分的なレイアウト情報しか記載されていないので、これだけでは入力端子Ａ、出力端子Ｚに対して十分な重み付け情報を得ることはできない。
【００５９】
しかし、図３（ｂ）に示すＣＭＯＳインバータの素子レベルの論理接続では、ＮＭＯＳ２２、ＰＭＯＳ２３の各入力ゲートまでの部分を入力端子Ａに対応させ、それ以外の部分を出力端子Ｚに対応させて、それぞれ故障の生じ易さを考慮することにより重み付けの情報を得ることができる。
【００６０】
次に、重み付けの対象となる入力端子Ａ、出力端子Ｚに対応するレイアウト上の領域を切り分ける。このように切り分けられた領域から、所定の規則にしたがって入力端子Ａ、出力端子Ｚに仮定する故障の重み付けに役立つ情報をレイアウト関連パラメータ情報の量として抽出する。このように抽出されたレイアウト関連パラメータ情報の量から、入力端子Ａ、出力端子Ｚに仮定する故障の重み付け量を定める。
【００６１】
図３（ｃ）に示すＣＭＯＳインバータのパターンレイアウトを例として、パターンレイアウトと仮定故障の重み付けとの関係をさらに具体的に説明する。図３（ｃ）のＣＭＯＳインバータは、ＮＭＯＳ形成領域２４と、ＰＭＯＳ形成領域２５と、ゲート電極２６と、ドレイン電極２７と、ＶSS電源配線２８とＶDD電源配線２９とから構成される。
【００６２】
コンタクト３０、３１は、ＰＭＯＳのソース領域とドレイン領域とをそれぞれＶDD電源配線２９とドレイン電極２７とに接続するコンタクトである。また、コンタクト３２、３３は、ＮＭＯＳのソース領域とドレイン領域とをそれぞれＶSS電源線２８とドレイン電極２７とに接続するコンタクトである。
【００６３】
図３（ｃ）に示すように、例えばオープン故障がコンタクト３０、３２で発生すれば、パターンレイアウト上故障箇所がＮＭＯＳ、ＰＭＯＳのゲート２６よりも入力端子Ａ側に位置するにもかかわらず出力端子Ｚに属する故障となる。
【００６４】
このとき、もしパターンレイアウト上の位置で入力端子側と出力端子側の領域を切り分けたとすれば、前記オープン故障は入力端子Ａの故障の重み付けに寄与することになり、回路機能上明らかに妥当でない。
【００６５】
従って、基本的に、故障を仮定する各基本セルの入力端子及び出力端子に対応する部分の切り分けは素子レベルの論理接続により行い、仮定故障の重み付けに関するレイアウト関連パラメータ量の見積もりはパターンレイアウト上で行うのが適切である。一般に、複数の論理ゲートまたは素子で構成された基本セルの場合には、その基本セルの出力端子において仮定される故障と等価なその基本セル内の故障に対応するレイアウト関連パラメータ情報の量（パターンレイアウト部分）をそのセルの出力端子に対応する故障の重み付け量（基本セル内部分）に対応させるべきである。
【００６６】
なお、パターンレイアウトにおいて、不良を発生しやすい箇所は必ずしも点状に存在するばかりでなく、例えばゲート周辺長に依存して確率的に発生することもあり、また、ゲート絶縁膜に問題がある場合にはゲート面積に依存して確率的に発生する場合もある。従って、ノードの重み付けはパターンレイアウト上で単に不良を発生しやすい箇所を数えるばかりでなく、不良発生に関連する次元の異なる各種の情報を、先に数式を用いて説明したように、所定の規則に従って包括的に抽出することにより行われる。
【００６７】
先にのべたように、故障モード別の故障発生の態様と発生確率は、あらかじめプロセスＴＥＧ等を用いて解析されている場合が多いので、これをレイアウト関連パラメータ情報の量として各論理接続ノード等に仮定する故障の重み付けに用いれば、現実の製造プロセスにおける故障モードと密接に関連した重み付き故障リストが得られる。
【００６８】
次に図４を用いて、双方向配線４１におけるノード領域の設定の方法を説明する。４２は入力側が双方向の配線４１に接続されたインバータ、４３は出力側が双方向の配線４１に接続されたトライステート・バッファである。ここでトライステート・バッファとは、出力状態として高レベル、低レベルのほかに、ハイ・インピーダンス（ｈｉ−Ｚ）状態を備えるバッフア回路である。
【００６９】
前記双方向配線４１は１つの論理接続ノードを形成し、この論理接続ノードに関して故障を抽出すべき領域は破線で囲まれた双方向配線領域４４であると考えられる。なお、インバータ４２、及びトライステート・バッファ４３をそれぞれ横切るように引かれた破線は、図２（ｂ）で説明したように、素子レベルの論理接続を用いて入力ゲートまでの領域とその他の領域とを切り分けた状態をゲートレベルの論理記号上に概念的に示したものである。
【００７０】
従って、図４に示す双方向配線４１について故障の重み付け量を抽出すべき領域は、図４の破線で囲まれた双方向配線領域４４に対応するパターンレイアウト上の領域である。このとき、前記ＣＭＯＳ型トライステート・バッファの出力端子側からみた構成はＣＭＯＳ型インバータと同様であるから、入力端子に属するレイアウト領域と出力端子に属するレイアウト領域との境界の設定は図３の例に従って行えばよい。
【００７１】
注意すべき場合として基本セルの複数の出力端子に関わる回路部分が互いに重複していることがある。１例として図５（ａ）にラッチ回路の場合を示す。図５（ａ）のラッチ回路は入力クロックト・インバータ５１と、データ保持用の内部ループを形成するクロックト・インバータ５２、インバータ５３と、出力インバータ５４、５５から構成される。なお、ＣＬＫ及びＣＬＫＶは互いに位相の反転したクロック信号であり、クロックト・インバータは矢示した入力信号が“１”の時インバータとして動作し、“０”の時ｈｉ−Ｚ出力を行う。
【００７２】
このとき、出力端子Ｑ、ＱＮに対応するレイアウト領域は、基本的には破線５６、５７で囲まれた領域と定義するのが適当ではないかとみられるが、この場合には、前記出力端子Ｑ、ＱＮに共通なレイアウト領域５８が存在することに注意しなければならない。
【００７３】
すなわち、出力端子Ｑ、ＱＮに対応するレイアウト領域は、破線５６、５７で囲まれた領域であると定義すれば、両者に共通なレイアウト領域５８が２重に数えられることになり不都合である。
【００７４】
この状況を一般化して図５（ｂ）に示す。入力端子Ａ１〜Ａ４、出力端子Ｚ１〜Ｚ５を備える基本セル６０において、６６は全ての出力端子に共通なレイアウト領域、６１〜６５は出力端子Ｚ１〜Ｚ５に個別に対応するレイアウト領域である。
【００７５】
出力端子Ｚ１〜Ｚ５のいずれかに関わる故障が検出された場合、レイアウト関連パラメータは前記共通なレイアウト領域６６と、その故障に個別のレイアウト領域から抽出し、その後他の出力端子に関わる故障が検出されれば、レイアウト関連パラメータは前記他の出力端子に個別なレイアウト部分から抽出されるようにしなければならない。さらに他の出力端子に関わる故障が検出された場合も同様である。
【００７６】
このような切り分け方は、共通なレイアウト領域６６からの重複抽出を避けるための手段であるが、ソフト処理上は各出力端子に関連する領域を求めておき、故障シミュレーションの結果に応じて対応する最終的なレイアウト領域を求めるようにすれば特に不都合を生じない。
【００７７】
次に、論理回路内部の基本セルの入力端子に故障が仮定された場合のレイアウト関連パラメータ情報の求め方につき、図６を参照しつつ説明する。図６（ａ）に示すように、基本セルＡの出力端子ａからの出力が、基本セルＢ、Ｃ、Ｄの各入力端子ｂ、ｃ、ｄに配線７１により接続されている場合を考える。
【００７８】
この図は、論理接続レベルでの接続図を示している。この時、基本セルＢ、Ｃ、Ｄの各入力端子ｂ、ｃ、ｄに仮定される故障（それぞれβ、γ、δと表現する）に対応付けるべき配線７１部分のレイアウト関連パラメータ量を決定する必要がある。図６（ｂ）は、この配線の部分が実レイアウトで実現された例を示したものである。基本セルＡの端子ａは第２層のＡｌ配線７２に接続されており、その他の基本セルＢ、Ｃ、Ｄの各入力端子ｂ、ｃ、ｄには第１層のＡｌ配線７３が接続されている。
【００７９】
これら２層のＡｌ配線は、コンタクト７４によって接続されており、基本セルＡの出力端子ａから基本セルＢ、Ｃ、Ｄの各入力端子ｂ、ｃ、ｄに信号が供給されるようになっている。ここで、一般に接続配線に関わるレイアウト情報の単位を最初の分岐が生じるまでの有向線分により表現することにすれば、図６（ｂ）の配線には２個の分岐点Ｂｒ１、Ｂｒ２が存在することになる。これを各入力端子ｂ、ｃ、ｄに仮定される故障、それぞれβ、γ、δの側からみれば、図６（ｂ）に示すように、
端子ａからＢｒ１まで（コンタクト７４含む）：β、γ、δに共通
Ｂｒ１からＢｒ２まで                    ：β、γに共通
Ｂｒ２から端子ｂまで                  ：βだけに関連
Ｂｒ２から端子ｃまで                  ：γだけに関連
Ｂｒ１から端子ｄまで                    ：δだけに関連
ということになる。上記に存在する共通する部分の扱いは、基本セル内に関して図５（ｂ）で説明した考え方と同様であり、それを基本セル間の接続配線に適用すればよい。なお、図６（ａ）、図６（ｂ）を比較すると分かるように、論理接続レベルでの接続は、もともと接続配線７１を単一のものとして処理しているために、レイアウトレベルでの接続と同じになっていない可能性がある。
【００８０】
このように、故障の仮定の仕方（今の場合、仮定接続先の端子での故障を別のものと仮定）によっては、レイアウトでの正しい接続情報に基づいて、レイアウト関連パラメータ情報の量を求める必要が出る場合があることに注意しておく必要がある。
【００８１】
なお、本発明は上記の実施の形態に限定されることはない。前記第１ないし第４の実施の形態において、従来の故障シミュレーションから得られた故障検出情報リストに対して重み付けすることについて説明したが、必ずしも故障シミュレーション結果を用いる必要はない。例えば、ＡＴＰＧの出力を図１のテストパターン６として与えれば、同様に本発明の重み付き故障検出率等を含む出力情報を得ることができる。また、上記の実施の形態において、基本セルを対象に説明してきたが、基本セルを回路ブロックとしても同様に実施することができる。その他本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００８２】
【発明の効果】
上述したように、本発明の故障検出率評価装置によれば、システムＬＳＩ等の大規模ＬＳＩにおいて故障シミュレーションの結果を真に製造現場での品質向上に生かすことができる。
【００８３】
すなわち、対象回路の各論理接続ノ一ド、及び、内部の各基本セルの入力端子、及び、前記各基本セルの出力端子に仮定される故障に対して、実際のレイアウトデータから抽出される各種データと関連付けて重み付けを行い、従来の故障シミュレーションの結果から重み付きの故障検出率を計算することにより、特に不良品見逃しが問題となりやすい立上げ途上のプロセスを用いたＬＳＩ製品の量産において、発生頻度の高い故障に対するテストパターンの故障検出率を高精度に把握することができる。
【００８４】
また、重み付けされた故障検出率が十分高くなるようにテストパターンを追加作成し、製造品質を効率的に向上させることができるので、従来よりはるかに少ないリソース投入で顧客に不良品が出荷される確率を効果的に削減することができる。
【００８５】
また、不良品が市場に出回った場合でも戻入品の故障解析を行って不良モードを解明し、その不良モードに強く関連するレイアウト関連パラメータを抽出し、そのパラメータに対応した重み付けを行って故障シミュレーション結果を見直し、重み付けされた故障検出率を向上させるようテストパターン追加することにより、同様な不良モードを含む製品が市場にさらに流出することを速やかに防止することが可能になる。
【００８６】
また、本発明は人手でテストパターン作成する場合だけでなく、ＡＴＰＧで製造品質向上に対する寄与の大きいテストパターンを発生する場合にも、同様に活用することができる。
【図面の簡単な説明】
【図１】本発明の第１、第２の実施の形態に係る故障検出率評価装置と評価方法を示す流れ図。
【図２】本発明の第３の実施の形態に係る故障検出率評価装置と評価方法を示す流れ図。
【図３】ＣＭＯＳインバータの入出力端子に対するレイアウト領域の切り分け方を示す図であって、
（ａ）はゲートレベルの論理接続図。
（ｂ）は素子レベルの論理接続図。
（ｃ）はレイアウトレベルの論理接続図。
【図４】双方向配線からなる論理接続ノードに対応する領域の切り分け方を示す図。
【図５】複数の出力端子に対応するレイアウト領域が重複する場合を示す図であって、（ａ）はラッチ回路を示す図。
（ｂ）はレイアウト領域が重複する場合を一般化して示す図。
【図６】基本セルの入力端子に故障の仮定された場合のレイアウト関連パラメータ情報の求め方を示す図であって、
（ａ）は基本セルＡの出力端子が基本セルＢ、Ｃ、Ｄの入力端子に接続される場合を示す図。
（ｂ）は配線部分の実レイアウトを示す図。
【符号の説明】
１…論理接続情報
２…レイアウト情報
３…レイアウト関連パラメータ情報
４…重み付き故障リスト発生装置
５…重み付き故障リスト
６…テストパターン
７…故障シミュレータ
８…重み付き故障検出情報リスト
９…重み付き故障検出率等算出装置
１０…重み付き故障検出率、未検出故障解析情報等の出力情報
２１…インバータ
２２…ＮＭＯＳ
２３…ＰＭＯＳ
２４…ＮＭＯＳ形成領域
２５…ＰＭＯＳ形成領域
２６…ゲート電極
２７…ドレイン電極
２８…ＶSS電源配線
２９…ＶDD電源配線
３０〜３３…コンタクト
４１…双方向配線
４２…インバータ
４３…トライステート・バッファ
４４…双方向配線領域
５１…入力インバータ
５２、５３…内部ループインバータ
５４、５５…出力インバータ
５６…出力端子Ｑの領域
５７…出力端子ＱＮの領域
５８…共通領域
６０…基本セル
６１〜６５…出力端子の個別領域
６６…出力端子の共通領域
７１…論理的な接続配線
７２…第２層のＡｌ配線
７３…第１層のＡｌ配線
７４…コンタクト
１０４…故障リスト発生装置
１０５…故障リスト
１０８…故障検出情報リスト
１０９…重み付き故障検出率等算出装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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