(57)【特許請求の範囲】
【請求項１】
画像信号に応じて変調されたレーザ光をポリゴンミラーで走査して感光体上に潜像を形成する画像形成装置であって、
基本クロック信号から所定の間隔でタイミングの異なる複数の遅延信号を生成する遅延部と、
前記複数の遅延信号の何段分が前記基本クロック信号の１クロック幅に相当するかの同期遅延段数により前記遅延部での遅延状態を画像形成動作中に検出する状態検出手段と、
感光体面上での走査速度を補正するためのｆθ補正係数を備え、前記ｆθ補正係数に基づいて補正された補正クロック信号の立ち上がりのタイミングと立ち下がりのタイミングとで前記遅延信号の何段目を選択すべきかを示す立ち上がりのタイミングのデータと立ち下がりのタイミングのデータとを生成するｆθ変換部と、
前記補正クロック信号の前記立ち上がりのタイミングのデータと前記立ち下がりのタイミングのデータとに示される段数の遅延信号を選択するセレクタ部と、
このセレクタ部により選択された遅延信号により補正クロック信号を生成するパルス発生部と、
画像データを前記パルス発生部からの前記補正クロック信号に従って出力するデータ蓄積手段と、
補正クロック信号に従って画像データを変調して画像信号を生成するＰＷＭ部と、
を備え、
前記ｆθ変換部は、前記ｆθ補正係数に前記同期遅延段数を乗じることにより前記立ち上がりのタイミングのデータと前記立ち下がりのタイミングのデータとを生成することを特徴とする画像形成装置。
【請求項２】
画像信号に応じて変調されたレーザ光をポリゴンミラーで走査して感光体上に潜像を形成する画像形成装置であって、
基本クロック信号から、上位ビットに相当する所定の間隔でタイミングの異なる複数の遅延信号を生成する第１の遅延部と、
前記複数の遅延信号の何段分が前記基本クロック信号の１クロック幅に相当するかの同期遅延段数により前記遅延部での遅延状態を画像形成動作中に検出する状態検出手段と、
感光体面上での走査速度を補正するためのｆθ補正係数を備え、前記ｆθ補正係数に基づいて補正された補正クロック信号の立ち上がりのタイミングと立ち下がりのタイミングとで前記遅延信号の何段目を選択すべきかを示す立ち上がりのタイミングのデータと立ち下がりのタイミングのデータとを生成するｆθ変換部と、
前記立ち上がりのタイミングのデータと前記立ち下がりのタイミングのデータとを、上位ビットと下位ビットとに分離する分離部と、
前記立ち上がりのタイミングのデータの上位ビットと前記立ち下がりのタイミングのデータとの上位ビットに示される段数の遅延信号を、前記第１の遅延部から選択する第１のセレクタ部と、
前記第１のセレクタ部からの遅延信号について、前記下位ビットに相当する複数のタイミングの異なる遅延信号を生成する第２の遅延部と、
前記立ち上がりのタイミングのデータの下位ビットと前記立ち下がりのタイミングのデータとの下位ビットに示される段数の遅延信号を、前記第２の遅延部から選択する第２のセレクタ部と、
この第２のセレクタ部により選択された遅延信号により前記補正クロック信号を生成するパルス発生部と、
画像データを前記パルス発生部からの補正クロック信号に従って出力するデータ蓄積手段と、
前記補正クロック信号に従って画像データを変調して画像信号を生成するＰＷＭ部と、
を備え、
前記ｆθ変換部は、前記ｆθ補正係数に前記同期遅延段数を乗じることにより前記立ち上がりのタイミングのデータと前記立ち下がりのタイミングのデータとを生成することを特徴とする画像形成装置。
【請求項３】
画像信号に応じて変調されたレーザ光をポリゴンミラーで走査して感光体上に潜像を形成する画像形成装置であって、
基本クロック信号から所定の間隔でタイミングの異なる複数の遅延信号を生成する遅延部と、
前記複数の遅延信号の何段分が前記基本クロック信号の１クロック幅に相当するかの同期遅延段数により前記遅延部での遅延状態を画像形成動作中に検出する状態検出手段と、
感光体を含む範囲をレーザ光が走査するに要する走査時間ｔを検出するセンサと、
感光体面上での走査速度を補正するために、補正された補正クロック信号の立ち上がりのタイミングと立ち下がりのタイミングとで前記遅延信号の何段目を選択すべきかを示す立ち上がりのタイミングのデータと立ち下がりのタイミングのデータとを生成するクロック変換部と、
前記補正クロック信号の前記立ち上がりのタイミングのデータと前記立ち下がりのタイミングのデータとに示される段数の遅延信号を選択するセレクタ部と、
このセレクタ部により選択された遅延信号により補正クロック信号を生成するパルス発生部と、
画像データを前記パルス発生部からの補正クロック信号に従って出力するデータ蓄積手段と、
補正クロック信号に従って画像データを変調して画像信号を生成するＰＷＭ部と、
を備え、
前記クロック変換部は、検出された走査時間ｔと理想的な走査時間Ｔとの比ｔ／Ｔ若しくはｆθ補正係数の少なくとも一方に前記同期遅延段数を乗じることにより、前記立ち上がりのタイミングのデータと前記立ち下がりのタイミングのデータとを生成することを特徴とする画像形成装置。
【請求項４】
前記遅延部の遅延状態を熱により制御する熱制御手段を備え、この熱制御手段は、遅延部で生成された複数の遅延信号の一部を抽出し、抽出された遅延部の所定の位置の遅延出力が所定の遅延時間を有するように段階的に熱制御を行うことを特徴とする請求項１乃至請求項３のいずれかに記載の画像形成装置。
【請求項５】
前記状態検出手段は、基本クロック信号若しくは任意の任意の信号の変化タイミングにおいて、隣接する遅延信号の状態が異なる箇所を検出することで遅延状態を検出することを特徴とする請求項１乃至請求項４のいずれかに記載の画像形成装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は画像形成装置に関し、更に詳しくは、ｆθ補正を電気的に行う画像形成装置に関する。
【０００２】
【従来の技術】
レーザビームによる露光装置を備える静電方式の画像形成装置においては、感光体上に形成される静電潜像の画像はレーザビームによる主走査と感光体の移動（回転）に伴う副走査との合成によって形成される。
【０００３】
この場合、図１４に示すように、レーザダイオード１からのレーザビームはポリゴンミラー２で主走査方向にスキャンされ、回転する感光体４上に静電潜像が形成される。また、インデックスセンサ５はレーザビームのスキャン開始位置（先端）を検知するものである。
【０００４】
ここに示すように、感光体の中央部と端部とでは、感光体４に対するレーザビームの角度が違っている。このため、ポリゴンミラー２が一定の速度で回転していても、感光体４の端部では中央部付近より主走査速度が速くなる。すなわち、画像の端部が主走査方向に伸びたものとなる。
【０００５】
このような現象を防止するため、ポリゴンミラー２で反射されたレーザビームの光路中にｆθレンズ３を設けて、感光体４上で主走査速度が一定になるような補正（ｆθ補正）を行っている。
【０００６】
【発明が解決しようとする課題】
以上のような補正を行うｆθレンズは、角度に応じて屈折率を変える必要があるため、レンズ面に複雑な形状が要求される。このため、ｆθレンズは非常に高価なものになる。
【０００７】
また、このｆθ補正は非常に微妙なものあるため、レーザダイオード１からのレーザビームのタイミングを１画素毎に電気的に補正することいったことは、通常のクロックより更に周波数が高いクロックが必要になるため、実際には実現困難であった。このため、今までは高価なｆθレンズを使って補正を行わざるを得なかった。
【０００８】
ところで、ポリゴンミラー２と感光体４との距離のズレ（製造時や調整時のズレや経時変化によるズレ）が微妙ではあるが生じることがある。このような場合、ポリゴンミラー２から一定の角度や速度でレーザビームの走査を行っても、感光体４上では主走査速度が一定量シフトすることになる。
【０００９】
この様子を図１５において、感光体４の実線位置での主走査Ｐと、破線位置での主走査Ｐ’とに示す。ここに示すように、このような場合には感光体４の全面にわたって主走査速度が速くなり、画像全体が主走査方向に伸びる現象が発生する。しかし、このような問題については今まで配慮されていなかった。
【００１０】
本発明は、上記の課題を解決するためになされたものであって、第１の目的は、ｆθ補正を光学的手段を用いずに電気的に行うことが可能な画像形成装置を実現することである。
【００１１】
また、本発明の第２の目的は、ポリゴンミラーと感光体との位置のズレに起因して生じる主走査速度の変化を電気的に補正することが可能な画像形成装置を実現することである。
【００１２】
【課題を解決するための手段】
上記の課題を解決する発明は、以下の各項に記載されたように構成されたものである。
【００１３】
（１）請求項１に記載された発明は、画像信号に応じて変調されたレーザ光をポリゴンミラーで走査して感光体上に潜像を形成する画像形成装置であって、基本クロック信号から所定の間隔でタイミングの異なる複数の遅延信号を生成する遅延部と、前記複数の遅延信号の何段分が前記基本クロック信号の１クロック幅に相当するかの同期遅延段数により前記遅延部での遅延状態を画像形成動作中に検出する状態検出手段と、感光体面上での走査速度を補正するためのｆθ補正係数を備え、前記ｆθ補正係数に基づいて補正された補正クロック信号の立ち上がりのタイミングと立ち下がりのタイミングとで前記遅延信号の何段目を選択すべきかを示す立ち上がりのタイミングのデータと立ち下がりのタイミングのデータとを生成するｆθ変換部と、前記補正クロック信号の前記立ち上がりのタイミングのデータと前記立ち下がりのタイミングのデータとに示される段数の遅延信号を選択するセレクタ部と、このセレクタ部により選択された遅延信号により補正クロック信号を生成するパルス発生部と、画像データを前記パルス発生部からの前記補正クロック信号に従って出力するデータ蓄積手段と、補正クロック信号に従って画像データを変調して画像信号を生成するＰＷＭ部と、を備え、前記ｆθ変換部は、前記ｆθ補正係数に前記同期遅延段数を乗じることにより前記立ち上がりのタイミングのデータと前記立ち下がりのタイミングのデータとを生成することを特徴とする画像形成装置である。
【００１４】
この画像形成装置の発明では、状態検出手段での遅延状態の検出結果である遅延段数とｆθ補正係数とから、補正クロック信号の立ち上がりと立ち下がりのタイミングのデータが生成され、これらのタイミングに合致した遅延信号がセレクタ部で選択され、選択された遅延信号から補正クロック信号が生成される。そして、この補正クロック信号と、データ蓄積手段からの補正クロック信号に合致した画像データとにより、補正クロック信号に合致してｆθ補正が電気的になされた画像信号がＰＷＭ部で生成される。
【００１５】
ここで、状態検出が検出する遅延状態とは、例えば、遅延信号の何段目（ｓ段目）で丁度１クロックの遅延が得られるかを言う。すなわち、１クロック幅が遅延信号の何段に相当するかを意味している。
【００１６】
従って、ｆθ変換部は１クロック幅が何段の遅延段になっているかの情報を得て、この情報を参照して補正クロック信号の立ち上がりと立ち下がりのタイミングのデータを生成して出力している。
【００１７】
この結果、ｆθ補正係数に準拠した補正クロック信号が生成され、光学的なｆθレンズや高周波クロックを必要とせずに、ｆθ補正が可能になる。
（２）請求項２に記載された発明は、画像信号に応じて変調されたレーザ光をポリゴンミラーで走査して感光体上に潜像を形成する画像形成装置であって、基本クロック信号から、上位ビットに相当する所定の間隔でタイミングの異なる複数の遅延信号を生成する第１の遅延部と、前記複数の遅延信号の何段分が前記基本クロック信号の１クロック幅に相当するかの同期遅延段数により前記遅延部での遅延状態を画像形成動作中に検出する状態検出手段と、感光体面上での走査速度を補正するためのｆθ補正係数を備え、前記ｆθ補正係数に基づいて補正された補正クロック信号の立ち上がりのタイミングと立ち下がりのタイミングとで前記遅延信号の何段目を選択すべきかを示す立ち上がりのタイミングのデータと立ち下がりのタイミングのデータとを生成するｆθ変換部と、前記立ち上がりのタイミングのデータと前記立ち下がりのタイミングのデータとを、上位ビットと下位ビットとに分離する分離部と、前記立ち上がりのタイミングのデータの上位ビットと前記立ち下がりのタイミングのデータとの上位ビットに示される段数の遅延信号を、前記第１の遅延部から選択する第１のセレクタ部と、前記第１のセレクタ部からの遅延信号について、前記下位ビットに相当する複数のタイミングの異なる遅延信号を生成する第２の遅延部と、前記立ち上がりのタイミングのデータの下位ビットと前記立ち下がりのタイミングのデータとの下位ビットに示される段数の遅延信号を、前記第２の遅延部から選択する第２のセレクタ部と、この第２のセレクタ部により選択された遅延信号により前記補正クロック信号を生成するパルス発生部と、画像データを前記パルス発生部からの補正クロック信号に従って出力するデータ蓄積手段と、前記補正クロック信号に従って画像データを変調して画像信号を生成するＰＷＭ部と、を備え、前記ｆθ変換部は、前記ｆθ補正係数に前記同期遅延段数を乗じることにより前記立ち上がりのタイミングのデータと前記立ち下がりのタイミングのデータとを生成することを特徴とする画像形成装置である。
【００１８】
この画像形成装置の発明では、状態検出手段での遅延状態の検出結果である遅延段数とｆθ補正係数とから、補正クロック信号の立ち上がりと立ち下がりのタイミングのデータが生成される。
【００１９】
この立ち上がりと立ち下がりのタイミングのデータは上位ビットと下位ビットとに分離され、これらのタイミングのデータの上位ビットから、これらのタイミングに合致した大まかな遅延信号が第１のセレクタ部で選択される。
【００２０】
選択された遅延信号を下位ビット相当分遅延させた第２の遅延信号を遅延信号を生成し、下位ビットから、補正クロック信号の立ち上がりと立ち下がりとのタイミングに対応する遅延信号が第２のセレクタ部で選択される。そして、選択された遅延信号から補正クロック信号が生成される。
【００２１】
この補正クロック信号と、データ蓄積手段からの補正クロック信号に合致した画像データとにより、補正クロック信号に合致してｆθ補正が電気的になされた画像信号がＰＷＭ部で生成される。
【００２２】
ここで、状態検出が検出する遅延状態とは、例えば、遅延信号の何段目（ｓ段目）で丁度１クロックの遅延が得られるかを言う。すなわち、１クロック幅が遅延信号の何段に相当するかを意味している。
【００２３】
従って、ｆθ変換部は１クロック幅が何段の遅延段になっているかの情報を得て、この情報を参照して補正クロック信号の立ち上がりと立ち下がりのタイミングのデータを生成して出力している。
【００２４】
この結果、ｆθ補正係数に準拠した補正クロック信号が生成され、光学的なｆθレンズや高周波クロックを必要とせずに、ｆθ補正が可能になる。
そして、補正クロック信号の立ち上がりと立ち下がりとを示すデータを上位ビットと下位ビットとに分離した状態で遅延信号生成及びその選択を行っているため、精度を維持しつつ回路規模を小さくすることができる。
【００２５】
例えば、パルス開始位置とパルス終了位置とを示すデータが８ビットであった場合には、従来であればＡnsのディレイラインが２５６段必要であったのに対し、この発明で６ビット＋２ビットに分離した場合は４Ａnsのディレイラインが６４段とＡnsのディレイラインが４段×２で済むようになる。従って、回路規模を大幅に縮小することが可能になる。
【００２６】
（３）請求項３記載された発明は、画像信号に応じて変調されたレーザ光をポリゴンミラーで走査して感光体上に潜像を形成する画像形成装置であって、基本クロック信号から所定の間隔でタイミングの異なる複数の遅延信号を生成する遅延部と、前記複数の遅延信号の何段分が前記基本クロック信号の１クロック幅に相当するかの同期遅延段数により前記遅延部での遅延状態を画像形成動作中に検出する状態検出手段と、感光体を含む範囲をレーザ光が走査するに要する走査時間ｔを検出するセンサと、感光体面上での走査速度を補正するために、補正された補正クロック信号の立ち上がりのタイミングと立ち下がりのタイミングとで前記遅延信号の何段目を選択すべきかを示す立ち上がりのタイミングのデータと立ち下がりのタイミングのデータとを生成するクロック変換部と、前記補正クロック信号の前記立ち上がりのタイミングのデータと前記立ち下がりのタイミングのデータとに示される段数の遅延信号を選択するセレクタ部と、このセレクタ部により選択された遅延信号により補正クロック信号を生成するパルス発生部と、画像データを前記パルス発生部からの補正クロック信号に従って出力するデータ蓄積手段と、補正クロック信号に従って画像データを変調して画像信号を生成するＰＷＭ部と、を備え、前記クロック変換部は、検出された走査時間ｔと理想的な走査時間Ｔとの比ｔ／Ｔ若しくはｆθ補正係数の少なくとも一方に前記同期遅延段数を乗じることにより、前記立ち上がりのタイミングのデータと前記立ち下がりのタイミングのデータとを生成することを特徴とする画像形成装置である。
【００２７】
この画像形成装置の発明では、検出された走査時間ｔと理想的な走査時間Ｔとの比ｔ／Ｔ若しくはｆθ補正係数の少なくとも一方と状態検出手段での遅延状態の検出結果である遅延段数とから、補正クロック信号の立ち上がりと立ち下がりのタイミングのデータが生成され、これらのタイミングに合致した遅延信号がセレクタ部で選択され、選択された遅延信号から補正クロック信号が生成される。
【００２８】
そして、この補正クロック信号と、データ蓄積手段からの補正クロック信号に合致した画像データとにより、ｆθ補正若しくはポリゴンミラーと感光体との位置のズレに起因して生じる主走査速度の変化の補正が電気的になされた画像信号がＰＷＭ部で生成される。
【００２９】
ここで、状態検出が検出する遅延状態とは、例えば、遅延信号の何段目（ｓ段目）で丁度１クロックの遅延が得られるかを言う。すなわち、１クロック幅が遅延信号の何段に相当するかを意味している。
【００３０】
従って、クロック変換部は１クロック幅が何段の遅延段になっているかの情報を得て、この情報を参照して補正クロック信号の立ち上がりと立ち下がりのタイミングのデータを生成して出力している。
【００３１】
この結果、高周波クロックを必要とせずに、ｆθ補正若しくはポリゴンミラーと感光体との位置のズレに起因して生じる主走査速度の変化の補正が可能になる。
【００３２】
▲４▼請求項４に記載された発明は、上記▲１▼乃至▲３▼に記載された画像形成装置において、前記遅延部の遅延状態を熱により制御する熱制御手段を備え、この熱制御手段は、遅延部で生成された複数の遅延信号の一部を抽出し、抽出された遅延部の所定の位置の遅延出力が所定の遅延時間を有するように段階的に熱制御を行う画像形成装置である。
【００３３】
この画像形成装置の発明では、抽出された一部の遅延信号（調整ポイント）の状態を検出し、段階的な熱制御を行なって確定ポイントになるように制御することで、従来のような単なる状態検出と比較した場合、少ない検出情報で、より高い精度を実現することが可能になる。また、検出情報が少ないことにより、処理（制御）が迅速に行なえるようになる。
【００３４】
そして、このように確定ポイントに収束するように熱制御した上で、遅延信号の生成を実行することで、誤差を極めて小さく抑えることが可能になる。また、積極的に熱を利用して制御を行っているので、経時変化や環境温度の変化による熱の影響も吸収することができる。
【００３５】
▲５▼請求項５に記載された発明は、上記▲１▼乃至▲４▼に記載された画像形成装置において、状態検出手段は、基本クロック信号若しくは任意の任意の信号の変化タイミングにおいて、隣接する遅延信号の状態が異なる箇所を検出することで遅延状態を検出することを特徴とする画像形成装置である。
【００３６】
この画像形成装置の発明の状態検出部は、基本クロック信号若しくは任意の信号の信号変化タイミングにおいて隣接する遅延信号の状態が異なる箇所を検出することで遅延段数を出力している。このように遅延段数を利用することにより、補正クロック信号の立ち上がりと立ち下がりのタイミングのデータを常に正確に生成することが可能になる。
【００３７】
尚、信号変化タイミングを検出するために用いる任意の信号とは、ある程度頻繁にタイミングが動く信号であればよく、基本クロック信号以外にもインデックス信号などを用いることが可能である。
【００３８】
【発明の実施の形態】
以下、図面を参照して、本発明の実施例を詳細に説明する。
＜第１の実施の形態例＞
図１は本発明の第１の実施の形態例の画像形成装置の回路構成を示す構成図である。
【００３９】
この図１において、画像形成装置は、補正クロック信号を生成する補正クロック信号生成部１００、画像データを補正クロック信号に従って出力するデータ蓄積手段を構成するメモリ２００、補正クロック信号に従って画像データを変調して画像信号を生成するＰＷＭ部３００、に大きく分けることができる。
【００４０】
遅延列部１１０は入力信号を所定の間隔ずつ遅延させて複数の遅延信号を得るための、本発明の遅延部を構成するディレイ素子群である。尚、ここで遅延させる所定の間隔（遅延列部の１遅延素子の遅延時間）については後述する。
【００４１】
状態制御部１２０は、前記遅延列部１１０からの複数の遅延信号を受けて、これら遅延信号と基本クロック（ＣＬＫ）信号とをそれぞれ位相比較して、各遅延信号のうちで基本クロック信号と特定の位相関係（位相同期、又は、立ち上がりと立ち下がりとが一致）になっているものの同期遅延段数Ａを遅延状態として出力する。
【００４２】
逓倍部１３０は基本クロック信号を所定倍に逓倍する手段であり、この逓倍された逓倍クロック信号と光学系の端部位置を示すインデックス信号とを参照してカウンタ１４０がカウントを行う。
【００４３】
ｆθ変換部１５０は、感光体面上での走査速度を補正するためのｆθ補正係数を備え、前述した遅延状態（同期遅延段数Ａ）と逓倍クロック信号のカウント結果を参照して、ｆθ補正係数に基づく補正クロック信号の立ち上がりと立ち下がりのタイミングのデータ（立ち上がり用のデータＢ，立ち下がり用のデータＣ）を遅延段数のディジタルデータとして生成するものである。
【００４４】
すなわち、ｆθ変換部１５０は１クロック幅が何段の遅延段になっているかの情報（同期遅延段数Ａ）を得て、この情報を参照して補正クロック信号の立ち上がりと立ち下がりのタイミングのデータを生成して出力している。
【００４５】
セレクタ部１６１は、ｆθ変換部１５０からの補正クロック信号の立ち上がりのタイミングを示すデータＢと、遅延列部１１０からの遅延信号Ｄとを受け、データＢに相当する遅延段数の遅延信号を選択して外部に出力する選択手段である。
【００４６】
セレクタ部１６２は、ｆθ変換部１５０からの補正クロック信号の立ち下がりのタイミングを示すデータＣと、遅延列部１１０からの遅延信号Ｄとを受け、データＣに相当する遅延段数の遅延信号を選択して外部に出力する選択手段である。
【００４７】
パルス発生部１７０はセレクタ部１６１，１６２で選択された立ち上がりと立ち下がりのタイミングの遅延信号から所望の幅のクロック信号（補正クロック信号）を生成するものである。例えば、立ち上がりのタイミングの遅延信号を受けてセットされ、立ち下がりのタイミングの遅延信号を受けてリセットされるＲ−Ｓ型フリップフロップ等で構成されている。
【００４８】
＜第１の実施の形態例の構成の詳細構成＞
ここで、図１と共に概略構成を示した画像形成装置の各部について更に細かく構成を説明する。
【００４９】
図２は遅延列部１１０によるディレイ素子（ディレイモジュール）群の構成の一例を示した構成図である。
この遅延列部１１０においては、クロック信号のデューティーが最終段までくずれないように、各段毎に２個のインバータを接続することが好ましい。また、各インバータの分岐数やファンアウト数を揃えて、各段毎のばらつきを最少限に抑えるように構成することが好ましい。
【００５０】
尚、ディレイ素子群はこれに限定されるものではなく、クロック信号に対して異なる遅延時間を有する複数の遅延信号を発生させる構成であればよく、例えばカウンタ等を利用することも可能である。
【００５１】
また、このディレイ素子群の段数に関して特に制限はないが、各々のディレイ素子における遅延時間が、温度変化等の環境変化によってｔｙｐ値に対して１／３倍から３倍の範囲を変化する可能性があるため、各々のディレイ素子の遅延時間の変化をも考慮して基準信号を検出することができ、且つ所望の遅延時間が得られるような段数をとっておくと安全である。
【００５２】
ここでは、基本クロック信号を１５．７５ＭＨｚの場合を示す。この場合、１クロックは６３．５nsになる。また、この１クロックを画像の１ドットに対応させ、かつ、この１ドットを２５６階調にパルス幅変調する場合を想定する。
【００５３】
従って、その倍の精度を持たせるとして、６３．５×（１／２５６）×（１／２）＝０．１２nsの遅延時間のディレイ素子を備えればよい。また、０．１２nsのディレイ素子で６３．５nsをカバーするために、６００段のディレイ素子ＤＬxxx （ＤＬ000 〜ＤＬ599 ）を用いた場合を例に示している。すなわち、ここでは６００段の範囲内で遅延が基本クロック信号の１周期分になるようにしてある。
【００５４】
また、この０．１２nsが形成される画像の最小の階調の１／２の精度であるため、これ以上の細かい補正は視認できなくなっている。そこで、この０．１２nsを補正クロック信号を生成する際のステップとして用いる。すなわち、本来であれば曲線となるべきｆθ補正特性を０．１２ns毎の階段状の特性で近似することにする。
【００５５】
以下、他の各部についても、この６００段のディレイ素子からの遅延信号に合わせた数値を用いて説明を続ける。但し、ここで示す各数値はあくまでも一例であり、使用する素子やその段数、更に要求される数値に応じて各種の変形が可能である。
【００５６】
図３は状態制御部１２０の構成の一例を示した構成図である。この状態制御部１２０は、前記遅延列部１１０からの複数の遅延信号を受けて、遅延列部１１０からの遅延信号と基本クロック（ＣＬＫ）信号とをそれぞれ比較して、各遅延信号のうちで基本クロック信号と特定の位相関係（位相同期）になっているものの段数（同期遅延段数）を状態検出出力として出力するものである。
【００５７】
このため、前述した遅延列部１１０からの遅延信号Ｄと基本ＣＬＫ信号とを各フリップフロップで受け、更に、フリップフロップのＱ出力と隣接するフリップフロップの反転Ｑ出力とを論理積したものを、検出出力生成部１２１に入力している。
【００５８】
このような構成により、基本クロック信号に一番近い遅延信号のアンド回路からＨレベルのセレクト信号が出力されることとなり、他の全てのアンド回路の出力ではＬレベルの信号が出力される。そして、このアンド回路のＨレベルのセレクト信号を受けた検出出力生成部１２１が、そのアンド回路の同期遅延段数（000 〜599 ）のデータを出力する。
【００５９】
尚、このようなセレクト信号や同期遅延段数Ａを出力できる回路であれば、この図３の回路構成に限定されるものではなく、フリップフロップを他のものに置換したり、論理を反転させたものでも、同様に実現することができる。
【００６０】
すなわち、基本ＣＬＫ信号の信号変化タイミングにおいて、隣接する遅延信号の状態が異なる箇所を検出することで、遅延状態（基本ＣＬＫ信号に近いタイミングの遅延信号）を検出することが可能になっている。
【００６１】
尚、信号変化タイミングを検出するために用いる任意の信号とは、ある程度頻繁にタイミングが動く信号であればよく、基本クロック信号以外にもインデックス信号などを用いることが可能である。
【００６２】
遅延信号が図４に示された状態であるとき、状態制御部１２０ではＤＬ596 を受けたフリップフロップとＤＬ597 を受けたフリップフロップの反転出力を受けるアンド回路の出力がＨレベルになり、他のアンド回路はＬレベルになる。従って、この図４に示す遅延信号の状態では、検出出力生成部１２１は同期遅延段数Ａとして５９６を出力する。
【００６３】
図５はｆθ補正の説明のための特性図である。図５（ａ）はｆθ補正が必要となるメカニズムを説明するもので、横軸が感光体ドラム面での位置を示し、縦軸がレーザビームの各位置での主走査速度を示している。
【００６４】
この図５（ａ）に示すように、感光体の端部にいくに従って主走査速度が上昇している。発明者の実験によれば、ドラム中央での速度を１．０とすれば、ドラム端部では１．０７の速度であった。
【００６５】
また、図５（ｂ）はｆθ補正係数を示すもので、上述した主走査速度の変化を抑えるための補正係数である。ここで、ドラム中央部を１．０とすれば、ドラム端部では（１／１．０７）＝０．９３である。
【００６６】
すなわち、ドラム端部にいくに従って主走査速度を低下させるようにクロック信号のパルス幅を狭めることで、従来のｆθレンズと同等な効果が得られるようになる。
【００６７】
このため、ｆθ変換部１５０では、この図５（ｂ）に示すような主走査位置と補正係数のデータを備えている。そして、基本クロック信号（又はその逓倍された逓倍クロック信号）を参照して補正係数のデータに従って、各主走査位置でのクロック信号の立ち上がりのタイミングと立ち下がりのタイミングを生成し、この補正係数のデータについて、前述した同期遅延段数Ａを乗じることで、基本クロック信号の何段目を用いれば良いかのデータ（立ち上がり用のデータＢ，立ち下がり用のデータＣ）を生成する。
【００６８】
図６はセレクタ部１６１の構成の一例を示す構成図である。尚、セレクタ部１６２も同一な構成になっているため、重複した説明は省略する。このセレクタ部１６１は立ち上がりのタイミングのデータＢからセレクト信号を発生するセレクト信号発生部１６１Ａと、セレクト信号と遅延信号とを受けて選択された遅延信号を出力する論理回路群から構成されている。
【００６９】
ここでは、立ち上がりのタイミングを示すデータＢを受けてセレクト信号発生部１６１Ａがセレクト信号を発生する。そして、このセレクト信号と遅延信号（ＤＬ000 〜ＤＬ599 ）とをそれぞれのアンド回路が受け、各アンド回路の出力をオア回路で受けるように構成してある。このような構成により、データＢに応じて立ち上がりのタイミングに相当する遅延信号が外部に出力される。
【００７０】
尚、ここでは、アンド回路とオア回路との論理回路群により構成した場合を例示しているが、この例に限定されるものではなく、論理を変更して構成することが可能である。
【００７１】
＜第１の実施の形態例の動作＞
ここで、第１の実施の形態例の画像形成装置の動作について図７及び図８のタイムチャートを参照して説明する。
【００７２】
状態制御部１２０は、遅延列部１１０の遅延状態について同期遅延段数Ａを求める。すなわち、状態制御部１２０において遅延信号と基本クロック信号とを比較し、丁度１クロック分の遅延が発生している遅延信号の段数（同期遅延段数）Ａを求める。遅延列部１１０では温度変化や電源電圧の変化などで遅延時間が変化する可能性があるので、画像形成装置の動作中は状態検出を続ける。
【００７３】
また、画像形成を実行する際にはカウンタ１４０がインデックス信号と逓倍クロック信号を参照してカウント値をｆθ変換部１５０に供給する。
従って、ｆθ変換部１５０には、同期遅延段数Ａ，カウント値及び基本クロック信号が供給されている。そこで、ｆθ変換部１５０は以上の情報を参照して、補正クロック信号の立ち上がりのタイミングのデータＢと立ち下がりのタイミングのデータＣを生成して出力する。
【００７４】
セレクタ部１６１では補正クロック信号の立ち上がりのタイミングのデータＢに相当する遅延信号を選択してセット（Ｓ）信号としてパルス発生部１７０に供給する（図７（ａ）▲１▼）。
【００７５】
また、これと略同時に、セレクタ部１６２では補正クロック信号の立ち下がりのタイミングのデータＣに相当する遅延信号を選択してリセット（Ｒ）信号としてパルス発生部１７０に供給する（図７（ｂ）▲２▼）。
【００７６】
そして、パルス発生部１７０は、以上のＳ信号とＲ信号との立ち上がり間にＨレベルになるパルスを生成して、補正クロック信号（ｆθ補正クロック信号）として出力する（図７（ｃ）▲３▼）。
【００７７】
そして、セレクタ部１６１では次の補正クロック信号の立ち上がりのタイミングのデータＢに相当する遅延信号を選択してセット（Ｓ）信号としてパルス発生部１７０に供給する（図７（ａ）▲４▼）。
【００７８】
そして、パルス発生部１７０は、以上のＳ信号（▲４▼）の立ち上がりと同時にＨレベルになるパルスを生成して、補正クロック信号（ｆθ補正クロック信号）として出力する（図７（ｃ）▲５▼）。
【００７９】
以上のような動作を繰り返して、ドラム端部における幅の短いパルス、ドラム中央部における端部より幅の広いパルスを生成する。
尚、基本クロック信号と補正クロック信号とのパルス幅を比較すると、図８（ａ）及び（ｂ）に示すようになる。
【００８０】
尚、メモリ２００において、以上の補正クロック信号に従って画像データを読み出すため、補正クロック信号（図８（ｂ））と画像データ（図８（ｃ））とは一致したタイミングになる。
【００８１】
この補正クロック信号と、メモリ２００からの補正クロック信号に合致した画像データとにより、補正クロック信号に合致してｆθ補正が電気的になされた画像信号がＰＷＭ部３００で生成される。従って、感光体ドラム上の主走査のレーザビームは光学的なｆθレンズを用いなくとも、予めｆθ補正がなされた状態になる。
【００８２】
このように、同期遅延段数Ａとｆθ補正係数とからクロック幅が変化するパルスを生成することで、電気的にｆθ補正が可能な補正クロック信号を生成することできる。
【００８３】
この場合、遅延列部１１０の遅延時間が何等かの理由により変動した場合でも、その際の同期遅延段数Ａを正確に求めているため、立ち上がりのタイミングと立ち下がりのタイミングとを正確に生成することが可能であり、ｆθ補正を確実に行える補正クロック信号を生成できる。
【００８４】
また、ここに示した画像形成装置では、アナログ回路を一切使用することがないため、調整が不要であるため安定した性能を維持することができ、また、回路を廉価に構成することが可能になる。
【００８５】
＜第１の実施の形態例の第１の変形例＞
図９は前述した図１で示した第１の実施の形態例についての第１の変形例の構成を示す構成図である。
【００８６】
この図９に示すものは、分離部１５１において、パルス立ち上がりのタイミングのデータＢ及びパルス立ち下がりのタイミングのデータＣを上位ビットＢ１，Ｃ１と下位ビットＢ２，Ｃ２に分離し、遅延信号の生成及び選択を上位ビットと下位ビットとに従って２段階に行うことを特徴としている。
【００８７】
ここでは、データＢ，Ｃが８ビット（２５６段階）である場合を例にして説明を行う。尚、このビット数に限られるものではない。また、この８ビットを、上位６ビットと下位２ビットとに分離する場合［６：２］を例にして説明を行う。
【００８８】
この実施の形態例の遅延列部１１０は、上述した上位ビットに対応して遅延信号を生成するものである。また、遅延列部１１１，１１２は、上述した下位ビットに対応して、既に上位ビットで生成された遅延信号を更に細かく遅延させるものである。
【００８９】
すなわち、８ビットの精度で遅延信号を生成する場合に、前述の実施の形態例ではディレイラインを２５６段設ける必要がある。尚、ここでは、仮に夫々１nsのディレイラインを設けた場合を想定する。
【００９０】
これに対し、本実施の形態例で［６：２］にビット分離した場合は、遅延列部１１０では上位６ビット分の４nsのディレイラインを６４段、遅延列部１１１，１１２では下位２ビット分の１nsのディレイラインを４段（但し、立ち上がり用と立ち下がり用とのため合計２個）を設ければ良い。
【００９１】
尚、このような分離に限られるものではなく、［７：１］や［５：３］のようにしても良い。
例えば、本実施の形態例で［５：３］にビット分離した場合は、遅延列部１１０では上位５ビット分の８nsのディレイラインを３２段、遅延列部１１１，１１２では下位３ビット分の１nsのディレイラインを８段（但し、立ち上がり用と立ち下がり用とのため合計２個）を設ければ良い。
【００９２】
すなわち、遅延列部１１０については、上位ビットに基づいて大まかに粗く遅延された遅延信号を生成し、この粗く遅延された遅延信号を下位ビットに基づいて細かく遅延させることを特徴としている。
【００９３】
＜第１の実施の形態例の第１の変形例の動作＞
状態制御部１２０は、遅延列部１１０の遅延状態について同期遅延段数Ａを求める。す
なわち、状態制御部１２０において遅延信号と基本クロック信号とを比較し、丁度１クロック分の遅延が発生している遅延信号の段数（同期遅延段数）Ａを求める。遅延列部１１０では温度変化や電源電圧の変化などで遅延時間が変化する可能性があるので、画像形成装置の動作中は状態検出を続ける。
【００９４】
また、画像形成を実行する際にはカウンタ１４０がインデックス信号と逓倍クロック信号を参照してカウント値をｆθ変換部１５０に供給する。
従って、ｆθ変換部１５０には、同期遅延段数Ａ，カウント値及び基本クロック信号が供給されている。そこで、ｆθ変換部１５０は以上の情報を参照して、補正クロック信号の立ち上がりのタイミングのデータＢと立ち下がりのタイミングのデータＣを生成して出力する。
【００９５】
分離部１５１において、パルス立ち上がりのタイミングのデータＢを上位ビットＢ１と下位ビットＢ２とに分離する。また、同様にして、分離部１５１において、パルス立ち下がりのタイミングのデータＣを上位ビットＣ１と下位ビットＣ２とに分離する。
【００９６】
セレクタ部１６１では補正クロック信号の上位ビットＢ１から大まかな（上述の［６：２］の例では４ns毎）遅延信号から遅延信号Ｂ１を求める。同様にして、セレクタ部１６２では補正クロック信号の上位ビットＣ１から大まかな（上述の［６：２］の例では４ns毎）遅延信号から遅延信号Ｃ１を求める。
【００９７】
更に、遅延列部１１１で遅延信号Ｂ１は下位ビット相当分の細かな遅延を与えられ、遅延列部１１２で遅延信号Ｃ１は下位ビット相当分の遅延を与えられる。上述した下位２ビットの例では、１ns毎の遅延信号になる。
【００９８】
そして、第２のセレクタ部を構成するセレクタ部１６３で、下位ビットＢ２に基づいて遅延信号Ｂ12を選択する。また、第２のセレクタ部を構成するセレクタ部１６４で、下位ビットＣ２に基づいて遅延信号Ｃ12を選択する。
【００９９】
そこで、パルス発生部１７０が、遅延信号Ｂ12の立ち上がりから遅延信号Ｃ12の立ち上がりまでの幅を有するパルスを生成することで、所望の補正クロック信号を生成することができる。尚、このパルス発生部１７０については前述した実施の形態例と同じものを用いることができる。
【０１００】
このようにして生成した補正クロック信号と、メモリ２００からの補正クロック信号に合致した画像データとにより、補正クロック信号に合致してｆθ補正が電気的になされた画像信号がＰＷＭ部３００で生成される。従って、感光体ドラム上の主走査のレーザビームは光学的なｆθレンズを用いなくとも、予めｆθ補正がなされた状態になる。
【０１０１】
このように、同期遅延段数Ａとｆθ補正係数とからクロック幅が変化するパルスを２段階の遅延と選択とで生成することで、電気的にｆθ補正が可能な補正クロック信号を生成することできる。
【０１０２】
この場合、遅延列部１１０の遅延時間が何等かの理由により変動した場合でも、その際の同期遅延段数Ａを正確に求めているため、立ち上がりのタイミングと立ち下がりのタイミングとを正確に生成することが可能であり、ｆθ補正を確実に行える補正クロック信号を生成できる。尚、遅延列部１１１，１１２については、段数が極めて小さいために誤差が累積することもなく、影響は極めて小さい。
【０１０３】
また、ここに示した画像形成装置では、アナログ回路を一切使用することがないため、調整が不要であるため安定した性能を維持することができ、また、回路を廉価に構成することが可能になる。
【０１０４】
また、遅延信号の生成及び選択を上位ビットと下位ビットとに従って２段階に行うことで、ディレイラインの素子数を減らすことができ、回路規模を小さくすることが可能になる。
【０１０５】
この場合、最終的に得たい精度の細かな遅延時間のディレイラインは下位ビット分だけで良く、また、上位ビット分のディレイラインも下位ビット倍の粗い遅延時間で済むようになる。
【０１０６】
すなわち、１nsのディレイラインを２５６段必要とすべきものが、１nsのディレイライン４段（下位２ビット分）を２個と、４ns（１nsに対して下位２ビット分の乗数）のディレイライン６４段（上位６ビット分）で済むようになる。このため、細かな遅延時間のディレイラインが少なくて済むため、廉価に構成することができるようになる。
【０１０７】
＜第１の実施の形態例の第２の変形例＞
また、この第１の実施の形態例，第１の実施の形態例の第１の変形例の画像形成装置において、遅延列部に対して熱制御を行うことが可能である。
【０１０８】
すなわち、図１０に示したように、状態制御部１２０の一部の遅延信号から予め設定した状態になるような制御のための調整ポイントの状態を段階的に示すセレクト信号ＳＬxxx （ＳＬa-2 ，ＳＬa-1 ，ＳＬa ，ＳＬa+1 ，ＳＬa+2 を生成するようにし、これによって段階的な熱制御信号HCONT を熱制御部１８０が生成し、この熱制御信号HCONT により熱生成部１９０が熱を発生させるよう構成すれば良い。
【０１０９】
ここで、図１０と共に概略構成を示した画像形成装置の各部について更に細かく構成を説明する。
図１１は状態制御部１２０の構成の一例を示した構成図である。この状態制御部１２０は、単なる状態検出ではなく、予め設定した状態になるような制御のための調整ポイントの状態を段階的に示すセレクト信号ＳＬxxx （ＳＬa-2 ，ＳＬa-1 ，ＳＬa ，ＳＬa+1 ，ＳＬa+2 を生成するものである。
【０１１０】
すなわち、状態制御部１２０では、図３で説明した同期遅延段数Ａの生成とは別に、ＤＬ100 付近（ＤＬ099 〜ＤＬ102 ），ＤＬ000 ，ＤＬ199 といった遅延列部１１０からの一部分を抽出して、熱制御のための状態制御を行うようにしている。
【０１１１】
ここに示す例では、５９７段（ＤＬ596 ）で遅延が１クロック分に相当するものを想定しており、ＤＬ596 付近で調整のための検出を行う例を示した。尚、他の段で１クロック分の遅延を得るような構成にすることも可能である。
【０１１２】
従って、従来のような単なる状態検出と比較した場合、少ない検出情報で、より高い精度を実現することが可能になっている。
この図１１に示す例では、３つの予め設定した状態（確定，微調整，粗調整）を想定してあり、１つの確定ポイント（ＳＬa ）と、確定ポイントの両側に隣接した微調整ポイント（ＳＬa-1 ，ＳＬa+1 ）と、更にその微調整ポイントの両外側に隣接した粗調整ポイント（ＳＬa-2 ，ＳＬa+2 ）と、を備えている。
【０１１３】
そして、前述した遅延列部１１０からの遅延信号と外部からの基本ＣＬＫ信号を各フリップフロップで受け、更に、フリップフロップのＱ出力と隣接するフリップフロップの反転Ｑ出力とを論理積したものを、各ポイント（確定ポイント，微調整ポイント，粗調整ポイント）として出力している。
【０１１４】
このような構成により、トリガ信号に一番近い遅延信号のポイントにＨレベルのセレクト信号が出力されることとなり、他の全てのポイントではＬレベルの信号が出力される。
【０１１５】
尚、このようなセレクト信号ＳＬを出力できる回路であれば、この図１１の回路構成に限定されるものではなく、フリップフロップを他のものに置換したり、論理を反転させたものでも、同様に実現することができる。
【０１１６】
すなわち、基本ＣＬＫ信号の信号変化タイミングにおいて、隣接する遅延信号の状態が異なる箇所を検出することで、遅延状態（基本ＣＬＫ信号に近いタイミングの遅延信号）を検出することが可能である。
【０１１７】
尚、信号変化タイミングを検出するために用いる任意の信号とは、ある程度頻繁にタイミングが動く信号であればよく、基本クロック信号以外にもインデックス信号などを用いることが可能である。
【０１１８】
そして、この状態制御部１２０からのセレクト信号を受けて、対応する熱制御信号HCONT （微調整（アップ／ダウン），確定（調整維持），粗調整（アップ／ダウン））を熱制御部１８０が生成する。
【０１１９】
図１２は熱生成部１９０の構成を示す構成図である。この熱生成部１９０は、上述した熱制御信号HCONT に応じて稼働率を変えた駆動を行って効率的に熱を発生させる回路であり、多ビットのシフトレジスタ，カウンタ，インバータチェーン等が考えられる。ここでは、フリップフロップによるシフトレジスタを用いた構成を例示するものとし、Ｆ／Ｆ部１９１と稼働率制御部１９２とを備えている。
【０１２０】
すなわち、ここに一例として示す熱生成部１９０は、イネーブル端子を有し、稼動することで熱を発生させる複数段のフリップフロップで構成されたＦ／Ｆ部１９１と、熱制御信号を受けてＦ／Ｆ部１９１の稼働率を制御する稼働率制御部１９２とから構成されている。
【０１２１】
ここでは、効率良く熱を発生させることができる回路であることが望ましく、フリップフロップによるものを例示したが、他の構成であっても良い。また、稼働率を制御することで、どの程度の熱を発生し、また、どの程度の遅延が得られるかを予め求めておき、適した段数で構成することが必要である。
【０１２２】
＜熱生成部１９０で生成する熱に対する考察＞
ここで、熱生成部１９０での熱量と、遅延列部１１０での遅延との関係について説明する。
【０１２３】
半導体素子の遅延変動の要因としては、温度，電源電圧，プロセスのばらつきなどが考えられる。このうちの温度について制御することに着目した。すなわち、温度が高いほど自由電子の動きが鈍くなる性質に鑑み、許容されている温度の範囲内で制御を行うことで、所望の遅延状態に制御することを目的としている。
【０１２４】
ここで、立ち上がりに要する時間ｔPLH と立ち下がりに要する時間ｔPHL とについて考える。尚、温度係数をＫT ，電源電圧係数をＫU ，プロセス係数をＫP とする。
ミニマム条件における立ち上がり時間ｔPLH ：
ｔPLH(min)＝ｔPLH(typ)×ＫT ×ＫU ×ＫP(min)
ミニマム条件における立ち下がり時間ｔPHL ：
ｔPHL(min)＝ｔPHL(typ)×ＫT ×ＫU ×ＫP(min)
マキシマム条件における立ち上がり時間ｔPLH ：
ｔPLH(max)＝ｔPLH(typ)×ＫT ×ＫU ×ＫP(max)
マキシマム条件における立ち下がり時間ｔPHL ：
ｔPHL(max)＝ｔPHL(typ)×ＫT ×ＫU ×ＫP(max)
以上の立ち上がり時間及び立ち下がり時間は半導体の特性として認識されており、製造時には各種変動を考慮して設計が行なわれている。
【０１２５】
次に、本発明で注目した熱による遅延変動を計算により求めてみる。
一例として、ここでは、０．８μｍＣＭＯＳシリコンゲートアレイ２層ＡＩ配線プロセスＱＦＰパッケージの場合について計算する。
【０１２６】
このＱＦＰパッケージのフリップフロップを６０ＭＨｚで連続動作させた場合の消費電力Ｐは、
0003812003.tif 000002
次に、この消費電力によって発生する熱（温度上昇）Ｔは、マスタ，パッケージの熱抵抗をθjaとした場合、
0003812003.tif 000003
次に、１°Ｃあたりの温度係数ＫT1は、
ＫT1＝０．００２６
であるので、フリップフロップ１００段における発熱Ｔ100 は、
Ｔ100 ＝７．３°Ｃ
その発熱時の温度係数ＫT7.3は、
ＫT7.3＝０．０１８９８
従って、この状態における遅延列部Ａ１００段の遅延増加量ｔ100 は、
0003812003.tif 000004
尚、この値はパッケージの温度上昇に対する遅延増加を示しているので、デバイス内部における遅延増加量は上記の値より大きい可能性がある。
【０１２７】
このような熱による遅延増加量を基準にして、必要な遅延量とＦ／Ｆ部１９１の稼働率とを予め求めておいて、熱制御信号に応じて稼働率制御部１９２がＦ／Ｆ部１９１の稼働率を制御することで、遅延列部１１０における遅延量を所望量に近づけるように制御することが、本実施の形態例の特徴となる。
【０１２８】
尚、この発熱については２つの制御方向（遅延増加／遅延減少）が存在しているので、予め一定量の熱を発生させておいて、この熱を増加させたり減少させたりすることで対処すれば良い。
【０１２９】
尚、この実施の形態例では電子回路の稼動により発熱を制御するが、吸熱を制御できる素子を用いることも可能である。吸熱による場合には、遅延列部１１０の動作により発生する熱を吸収する量を制御すれば良い。
【０１３０】
＜第１の実施の形態例の第２の変形例の動作＞
まず、初期状態では熱生成部１９０は予め定められた熱を発生する。この状態で遅延列部１１０から抽出された一部の遅延信号を受けた状態制御部１２０は、トリガ信号に最も近い遅延信号の位置を示すセレクト信号ＳＬxxx を発生する。
【０１３１】
そして、このセレクト信号ＳＬxxx に従って、予め設定した所定の遅延状態になるような熱制御信号HCONT を熱制御部１８０が発生して熱生成部１９０に対して供給する。
【０１３２】
すなわち、まず所定の遅延状態を示す確定ポイントのセレクト信号（ＳＬa ）になっているかを調べ、確定ポイントであれば熱生成の状態を維持するような熱制御信号HCONT を生成する。
【０１３３】
また、所定の遅延状態から若干ずれた状態を示す微調整ポイントのセレクト信号（ＳＬa-1 ，ＳＬa+1 ）になっているかを調べ、微調整ポイントであれば熱生成の状態を微調整するような熱制御信号HCONT を生成する。
【０１３４】
そして、確定ポイントでも微調整ポイントでもなければ、所定の遅延状態からかなりずれた状態を示す粗調整ポイントのセレクト信号（ＳＬa-2 ，ＳＬa+2 ）が発生している状態であるため、熱生成の状態を粗調整するような熱制御信号HCONT を生成する。
【０１３５】
このように、調整ポイントの状態を検出し、粗調整，微調整，確定の３種類の熱制御を行なって確定ポイントになるように制御することで、従来のような単なる状態検出と比較した場合、少ない検出情報で、より高い精度の遅延制御を実現することが可能になる。
【０１３６】
また、以上の場合は、遅延信号ＤＬ597 付近に収束するような熱制御であったが、他の遅延信号に集束するような熱制御も可能である。また、複数の確定ポイントを設けることも可能である。
【０１３７】
この時間測定回路の実施の形態例では、抽出された一部の遅延信号（調整ポイント）の状態を検出し、段階的な熱制御を行なって確定ポイントになるように制御することで、従来のような単なる状態検出と比較した場合、少ない検出情報で、より高い精度を実現することが可能になる。また、検出情報が少ないことにより、処理（制御）が迅速に行なえるようになる。
【０１３８】
この結果、同期遅延段数Ａが安定することになり、より正確な位相の遅延信号が得られるようになる。そして、このように確定ポイントに収束するように熱制御した上で、ＰＷＭを実行することで、誤差を極めて小さく抑えることが可能になる。また、積極的に熱を利用して制御を行っているので、経時変化や環境温度の変化による熱の影響も吸収することができる。
【０１３９】
このようにして熱制御を実行した状態で、補正クロック信号を生成することにより、同期遅延段数Ａを参照してｆθ補正のためのタイミングのデータを生成する前述の実施の形態例よりも更に精度の高い補正クロック信号の生成を行うことが可能になる。
【０１４０】
＜第１の実施の形態例により得られる効果＞
▲１▼上述した画像形成装置の実施の形態例では、状態検出手段での遅延状態の検出結果とｆθ補正係数とから、補正クロック信号の立ち上がりと立ち下がりのタイミングのデータが生成され、これらのタイミングに合致した遅延信号がセレクタ部で選択され、選択された遅延信号から補正クロック信号が生成される。そして、この補正クロック信号と、データ蓄積手段からの補正クロック信号に合致した画像データとにより、補正クロック信号に合致してｆθ補正が電気的になされた画像信号がＰＷＭ部で生成される。
【０１４１】
ここで、状態検出が検出する遅延状態とは、例えば、遅延信号の何段目（ｓ段目）で丁度１クロックの遅延が得られるかを言う。すなわち、１クロック幅が遅延信号の何段に相当するかを意味している。
【０１４２】
従って、ｆθ変換部は１クロック幅が何段の遅延段になっているかの情報を得て、この情報を参照して補正クロック信号の立ち上がりと立ち下がりのタイミングのデータを生成して出力している。
【０１４３】
この結果、ｆθ補正係数に準拠した補正クロック信号が生成され、光学的なｆθレンズや高周波クロックを必要とせずに、ｆθ補正が可能になる。
▲２▼上述した画像形成装置の第１変形例の実施の形態例では、状態検出手段での遅延状態の検出結果とｆθ補正係数とから、補正クロック信号の立ち上がりと立ち下がりのタイミングのデータが生成される。この立ち上がりと立ち下がりのタイミングのデータは上位ビットと下位ビットとに分離され、これらのタイミングのデータの上位ビットから、これらのタイミングに合致した大まかな遅延信号が第１のセレクタ部で選択される。
【０１４４】
選択された遅延信号を下位ビット相当分遅延させた第２の遅延信号を遅延信号を生成し、下位ビットから、補正クロック信号の立ち上がりと立ち下がりとのタイミングに対応する遅延信号が第２のセレクタ部で選択される。そして、選択された遅延信号から補正クロック信号が生成される。
この補正クロック信号と、データ蓄積手段からの補正クロック信号に合致した画像データとにより、補正クロック信号に合致してｆθ補正が電気的になされた画像信号がＰＷＭ部で生成される。
【０１４５】
ここで、状態検出が検出する遅延状態とは、例えば、遅延信号の何段目（ｓ段目）で丁度１クロックの遅延が得られるかを言う。すなわち、１クロック幅が遅延信号の何段に相当するかを意味している。
【０１４６】
従って、ｆθ変換部は１クロック幅が何段の遅延段になっているかの情報を得て、この情報を参照して補正クロック信号の立ち上がりと立ち下がりのタイミングのデータを生成して出力している。
【０１４７】
この結果、ｆθ補正係数に準拠した補正クロック信号が生成され、光学的なｆθレンズや高周波クロックを必要とせずに、ｆθ補正が可能になる。
そして、補正クロック信号の立ち上がりと立ち下がりとを示すデータを上位ビットと下位ビットとに分離した状態で遅延信号生成及びその選択を行っているため、精度を維持しつつ回路規模を小さくすることができる。
【０１４８】
例えば、パルス開始位置とパルス終了位置とを示すデータが８ビットであった場合には、従来であればＡnsのディレイラインが２５６段必要であったのに対し、この発明で６ビット＋２ビットに分離した場合は４Ａnsのディレイラインが６４段とＡnsのディレイラインが４段×２で済むようになる。従って、回路規模を大幅に縮小することが可能になる。
【０１４９】
▲３▼上述した画像形成装置の第２変形例の実施の形態例では、抽出された一部の遅延信号（調整ポイント）の状態を検出し、段階的な熱制御を行なって確定ポイントになるように制御することで、従来のような単なる状態検出と比較した場合、少ない検出情報で、より高い精度を実現することが可能になる。また、検出情報が少ないことにより、処理（制御）が迅速に行なえるようになる。
【０１５０】
そして、このように確定ポイントに収束するように熱制御した上で、ＰＷＭを実行することで、誤差を極めて小さく抑えることが可能になる。また、積極的に熱を利用して制御を行っているので、経時変化や環境温度の変化による熱の影響も吸収することができる。
【０１５１】
▲４▼この画像形成装置の実施の形態例の状態検出部は、信号変化タイミングにおいて隣接する遅延信号の状態が異なる箇所を検出することで遅延段数を出力しており、この遅延段数を利用することにより所望の位相を正確に決定，選択することが可能になる。
【０１５２】
▲５▼尚、従来の光学的なｆθレンズでは、主目的のｆθ補正の他に焦点補正も副次的に行っていたが、以上の各実施の形態例及び変形例ではｆθ補正のみを行うようにしている。従って、焦点補正については別の光学的な手段を設ければ良い。この場合、焦点補正のレンズはｆθ補正を行う必要がないため、廉価に構成することが可能である。
【０１５３】
＜第２の実施の形態例＞
図１３は本発明の第２の実施の形態例の画像形成装置の回路構成を示す構成図である。
【０１５４】
この図１３において、前述した第１の実施の形態例及びその変形例と異なる部分は、インデックスセンサ５Ａ及び５Ｂを備えていて、レーザビームのスキャン開始位置（先端）及び終了位置（後端）を検知する。
【０１５５】
また、カウンタ１４０は、逓倍クロック信号と光学系の両端部位置を示すインデックス信号とを参照して通常のカウントと走査時間のカウントとを行う。そして、上述のｆθ変換部１５０に代えてクロック変換部１５０Ａを備えている。尚、残余の部分の構成は同一なものであるため、重複した説明は省略する。
【０１５６】
この第２の実施の形態例の画像形成装置では、上述したｆθ補正の他に、図１５で説明を行ったポリゴンミラー２と感光体４との距離のズレ（製造時や調整時のズレや経時変化によるズレ）に起因して生じる感光体４上での主走査速度の変化（シフト）を補正することが可能である。
【０１５７】
すなわち、カウンタ１４０が２つのインデックスセンサ５Ａ及び５Ｂからの検知結果を受けて走査時間のカウントを行って、感光体４上の所定の範囲をレーザ光が走査するに要する走査時間を算出する。
【０１５８】
ポリゴンミラー２が一定の速度で回転していてｆθ補正がなされていれば、この走査時間を監視することで上述した主走査速度のシフトを発見することが可能である。
【０１５９】
例えば、インデックスセンサ５Ａ及び５Ｂで検出される理想的な走査時間がＴである場合に、実際の走査時間がｔであった場合には、全体にパルス周期をｔ／Ｔ倍した補正クロックを生成すれば良いことになる。
【０１６０】
そこで、この走査時間が一定になるように、クロック変換部１５０Ａが補正クロック信号の立ち上がりのタイミングのデータＢと立ち下がりのタイミングのデータＣを生成して出力する。これ以後の動作については、上述した第１の実施の形態例及びその変形例と同じである。
【０１６１】
尚、このポリゴンミラー２と感光体４との距離のズレに起因して生じる感光体４上での主走査速度の変化（シフト）を補正するには、同時若しくは別個にｆθ補正がなされていることが好ましい。従って、クロック変換部１５０Ａは、上述した第１の実施の形態例のｆθ補正をも並行して行えばよい。また、クロック変換部１５０Ａがｆθ補正を行わずに、光学的なｆθレンズを用いてもよい。
【０１６２】
従って、この第２の実施の形態例の画像形成装置によれば、高周波クロックを必要とせずに、ｆθ補正若しくはポリゴンミラーと感光体との位置のズレに起因して生じる主走査速度の変化の補正が可能になる。
【０１６３】
【発明の効果】
以上詳細に説明したように、本発明によれば以下のような効果が得られる。
▲１▼請求項１記載の画像形成装置の発明では、状態検出手段での遅延状態の検出結果とｆθ補正係数とから、補正クロック信号の立ち上がりと立ち下がりのタイミングのデータが生成され、これらのタイミングに合致した遅延信号がセレクタ部で選択され、選択された遅延信号から補正クロック信号が生成される。そして、この補正クロック信号と、データ蓄積手段からの補正クロック信号に合致した画像データとにより、補正クロック信号に合致してｆθ補正が電気的になされた画像信号がＰＷＭ部で生成される。
【０１６４】
ここで、状態検出が検出する遅延状態とは、例えば、遅延信号の何段目（ｓ段目）で丁度１クロックの遅延が得られるかを言う。すなわち、１クロック幅が遅延信号の何段に相当するかを意味している。
【０１６５】
従って、ｆθ変換部は１クロック幅が何段の遅延段になっているかの情報を得て、この情報を参照して補正クロック信号の立ち上がりと立ち下がりのタイミングのデータを生成して出力している。
【０１６６】
この結果、ｆθ補正係数に準拠した補正クロック信号が生成され、光学的なｆθレンズや高周波クロックを必要とせずに、ｆθ補正が可能になる。
▲２▼請求項２記載の画像形成装置の発明では、状態検出手段での遅延状態の検出結果とｆθ補正係数とから、補正クロック信号の立ち上がりと立ち下がりのタイミングのデータが生成され、これらのタイミングのデータの上位ビットから、これらのタイミングに合致した大まかな遅延信号が第１のセレクタ部で選択される。そして、選択された遅延信号を下位ビット相当分遅延させた第２の遅延信号を遅延信号を生成し、下位ビットから、補正クロック信号の立ち上がりと立ち下がりとのタイミングに対応する遅延信号が第２のセレクタ部で選択される。そして、選択された遅延信号から補正クロック信号が生成される。
【０１６７】
この補正クロック信号と、データ蓄積手段からの補正クロック信号に合致した画像データとにより、補正クロック信号に合致してｆθ補正が電気的になされた画像信号がＰＷＭ部で生成される。
【０１６８】
この結果、ｆθ補正係数に準拠した補正クロック信号が生成され、光学的なｆθレンズや高周波クロックを必要とせずに、ｆθ補正が可能になる。
そして、補正クロック信号の立ち上がりと立ち下がりとを示すデータを上位ビットと下位ビットとに分離した状態で遅延信号生成及びその選択を行っているため、精度を維持しつつ回路規模を小さくすることができる。
【０１６９】
▲３▼請求項３に記載された画像形成装置の発明では、ｆθ補正係数若しくは検出された走査時間の少なくとも一方と状態検出手段での遅延状態の検出結果とから、補正クロック信号の立ち上がりと立ち下がりのタイミングのデータが生成され、これらのタイミングに合致した遅延信号がセレクタ部で選択され、選択された遅延信号から補正クロック信号が生成される。
【０１７０】
そして、この補正クロック信号と、データ蓄積手段からの補正クロック信号に合致した画像データとにより、ｆθ補正若しくはポリゴンミラーと感光体との位置のズレに起因して生じる主走査速度の変化の補正が電気的になされた画像信号がＰＷＭ部で生成される。
【０１７１】
ここで、状態検出が検出する遅延状態とは、例えば、遅延信号の何段目（ｓ段目）で丁度１クロックの遅延が得られるかを言う。すなわち、１クロック幅が遅延信号の何段に相当するかを意味している。
【０１７２】
従って、クロック変換部は１クロック幅が何段の遅延段になっているかの情報を得て、この情報を参照して補正クロック信号の立ち上がりと立ち下がりのタイミングのデータを生成して出力している。
【０１７３】
この結果、高周波クロックを必要とせずに、ｆθ補正若しくはポリゴンミラーと感光体との位置のズレに起因して生じる主走査速度の変化の補正が可能になる。
【０１７４】
▲４▼請求項４記載の画像形成装置の発明では、抽出された一部の遅延信号（調整ポイント）の状態を検出し、段階的な熱制御を行なって確定ポイントになるように制御することで、従来のような単なる状態検出と比較した場合、少ない検出情報で、より高い精度の遅延信号を実現することが可能になる。また、熱制御のための検出情報が少ないことにより、処理（制御）が迅速に行なえるようになる。
【０１７５】
そして、このように確定ポイントに収束するように熱制御した上で、遅延信号及び補正クロック信号の生成を実行することで、誤差を極めて小さく抑えることが可能になる。また、積極的に熱を利用して制御を行っているので、経時変化や環境温度の変化による熱の影響も吸収することができる。
【０１７６】
▲５▼請求項５記載の画像形成装置の発明の状態検出部は、所定の信号の変化タイミングにおいて隣接する遅延信号の状態が異なる箇所を検出することで遅延段数を出力しており、この遅延段数を利用することにより補正クロック信号の立ち上がりと立ち下がりのタイミングのデータを常に正確に生成することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態例の全体構成を示す構成図である。
【図２】本発明の第１の実施の形態例で使用する遅延列部の詳細構成の一例を示す構成図である。
【図３】本発明の第１の実施の形態例で使用する状態制御部の詳細構成の一例を示す構成図である。
【図４】本発明の第１の実施の形態例における動作の様子を説明するためのタイムチャートである。
【図５】本発明の第１の実施の形態例で使用するｆθ歪み発生の様子とｆθ補正の様子を示す説明図である。
【図６】本発明の第２の実施の形態例で使用するセレクタ部の詳細構成の一例を示す構成図である。
【図７】本発明の第１の実施の形態例におけるｆθ補正の様子を説明するためのタイムチャートである。
【図８】本発明の第１の実施の形態例におけるｆθ補正の様子を画像データと共に示すタイムチャートである。
【図９】本発明の第１の実施の形態例の第１の変形例の全体構成を示す構成図である。
【図１０】本発明の第１の実施の形態例の第２の変形例の全体構成を示す構成図である。
【図１１】本発明の第１の実施の形態例の第２の変形例で使用する状態制御部の詳細構成の一例を示す構成図である。
【図１２】本発明の第１の実施の形態例の第２の変形例で使用する熱生成部の詳細構成の一例を示す構成図である。
【図１３】本発明の第２の実施の形態例の全体構成を示す構成図である。
【図１４】光学的なｆθ補正の様子を説明する説明図である。
【図１５】ポリゴンミラー〜感光体ドラムまでの距離のズレによる影響を示す説明図である。
【符号の説明】
１００  補正クロック信号生成部
１１０  遅延列部
１２０  状態制御部
１３０  逓倍部
１４０  カウンタ
１５０  状態検出部
１６１  セレクタ部
１６２  セレクタ部
１７０  パルス発生部
１８０  熱制御部
１９０  熱生成部
２００  メモリ
３００  ＰＷＭ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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