(57)【要約】  本開示のマイクロＬＥＤデバイスは、複数の開口部（１５０Ｇ）を有するマスク層（１５０）によって上面が覆われた結晶成長基板（１００）と、第１導電型の第１半導体層および第２導電型の第２半導体層を有する１本または複数本の半導体ロッドをそれぞれが含む複数のマイクロＬＥＤ（２２０）、ならびにマイクロＬＥＤの間に位置する素子分離領域（２４０）を含むフロントプレーン（２００）とを備える。素子分離領域は、第２半導体層に電気的に接続された少なくともひとつの金属プラグ（２４）を有する。このデバイスは、第１半導体層に電気的に接続された第１コンタクト電極（３１）および金属プラグに接続された第２コンタクト電極（３２）を含む中間層（３００）と、中間層上に形成されたバックプレーン（４００）とを備える。
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【特許請求の範囲】
【請求項１】
複数の開口部を有するマスク層によって上面が覆われた結晶成長基板と、
前記結晶成長基板に支持されたフロントプレーンであって、第１導電型の第１半導体層および第２導電型の第２半導体層を有する１本または複数本の半導体ロッドをそれぞれが含む複数のマイクロＬＥＤ、ならびに前記複数のマイクロＬＥＤの間に位置する素子分離領域を含み、前記素子分離領域が、前記第２半導体層に電気的に接続された少なくともひとつの金属プラグを有している、フロントプレーンと、
前記フロントプレーンに支持された中間層であって、それぞれが前記複数のマイクロＬＥＤの前記第１半導体層に電気的に接続された複数の第１コンタクト電極、および前記金属プラグに接続された少なくともひとつの第２コンタクト電極を含む、中間層と、
前記中間層に支持されたバックプレーンであって、前記複数の第１コンタクト電極および前記少なくともひとつの第２コンタクト電極を介して前記複数のマイクロＬＥＤに電気的に接続された電気回路を有し、前記電気回路は複数の薄膜トランジスタを含む、バックプレーンと
を備え、
前記結晶成長基板は、導電性表面を有し、
前記マスク層が有する前記複数の開口部は、それぞれが前記半導体ロッドの位置を規定する複数のマスク開口部と、前記金属プラグを前記結晶成長基板の前記導電性表面に接続するコンタクト開口部とを有し、
前記複数の薄膜トランジスタのそれぞれは、前記フロントプレーンおよび／または前記中間層上に成長した半導体層を有している、マイクロＬＥＤデバイス。
【請求項２】
前記複数のマイクロＬＥＤは、第１の波長で発光する第１マイクロＬＥＤと、前記第１の波長とは異なる第２の波長で発光する第２マイクロＬＥＤとを含み、
前記第１マイクロＬＥＤが有する前記第１半導体層および前記第２半導体層を構成する前記複数の半導体ロッドの太さは、前記第２マイクロＬＥＤが有する前記第１半導体層および前記第２半導体層を構成する前記複数の半導体ロッドの太さとは異なる、請求項１に記載のマイクロＬＥＤデバイス。
【請求項３】
前記複数のマスク開口部は、複数の第１のマスク開口部と、それぞれが各第１マスク開口部の大きさおよび／または形状とは異なる大きさおよび／または形状を有する複数の第２のマスク開口部を含む、請求項１または２に記載のマイクロＬＥＤデバイス。
【請求項４】
前記マスク層は、導電材料から形成されており、前記複数のマイクロＬＥＤの前記第２半導体層を電気的に相互に接続する、請求項１から３のいずれかに記載のマイクロＬＥＤデバイス。
【請求項５】
前記結晶成長基板は、前記上面に沿って拡がる窒化チタニウム層を備えている、請求項１から４のいずれかに記載のマイクロＬＥＤデバイス。
【請求項６】
前記結晶成長基板は、前記上面に沿って拡がる第２導電型の表面半導体領域を有している、請求項１から４のいずれかに記載のマイクロＬＥＤデバイス。
【請求項７】
前記フロントプレーンの前記素子分離領域は、前記複数のマイクロＬＥＤの間を埋める埋め込み絶縁物を有しており、前記埋め込み絶縁物は、前記金属プラグのための少なくともひとつのスルーホールを有している、請求項１から６のいずれかに記載のマイクロＬＥＤデバイス。
【請求項８】
前記フロントプレーンの前記素子分離領域は、前記複数のマイクロＬＥＤの側面をそれぞれ覆う複数の絶縁層を有しており、
前記金属プラグは、前記素子分離領域内において、前記複数の絶縁層によって囲まれた空間を埋めている、請求項１から７のいずれかに記載のマイクロＬＥＤデバイス。
【請求項９】
前記フロントプレーンは、平坦な表面を有しており、
前記平坦な表面は前記中間層に接している、請求項１から８のいずれかに記載のマイクロＬＥＤデバイス。
【請求項１０】
前記中間層は、平坦な表面を有する層間絶縁層を含み、
前記層間絶縁層は、前記複数の第１コンタクト電極および前記少なくともひとつの第２コンタクト電極をそれぞれ前記電気回路に接続するための複数のコンタクトホールを有している、請求項１から９のいずれかに記載のマイクロＬＥＤデバイス。
【請求項１１】
前記バックプレーンの前記電気回路は、前記複数の第１コンタクト電極および前記少なくともひとつの第２コンタクト電極にそれぞれ接続された複数の金属層を有しており、
前記複数の金属層は、前記複数の薄膜トランジスタが有するソース電極およびドレイン電極の少なくとも一方を含む、請求項１から１０のいずれかに記載のマイクロＬＥＤデバイス。
【請求項１２】
前記複数のマイクロＬＥＤのそれぞれは、可視、紫外、または赤外の電磁波を放射する、請求項１から１１のいずれかに記載のマイクロＬＥＤデバイス。
【請求項１３】
導電性表面を有する結晶成長基板に支持されたフロントプレーンであって、第１導電型の第１半導体層および第２導電型の第２半導体層を有する１本または複数本の半導体ロッドをそれぞれが含む複数のマイクロＬＥＤ、ならびに前記複数のマイクロＬＥＤの間に位置する素子分離領域を含み、前記素子分離領域が、前記第２半導体層に電気的に接続された少なくともひとつの金属プラグを有している、フロントプレーン、および
前記フロントプレーンに支持された中間層であって、それぞれが前記複数のマイクロＬＥＤの前記第１半導体層に電気的に接続された複数の第１コンタクト電極、および前記金属プラグに接続された少なくともひとつの第２コンタクト電極を含む、中間層、
を備える積層構造体を用意する工程と、
前記積層構造体上にバックプレーンを形成する工程であって、前記複数の第１コンタクト電極および前記少なくともひとつの第２コンタクト電極を介して前記複数のマイクロＬＥＤに電気的に接続された電気回路を有し、前記電気回路は複数の薄膜トランジスタを含む、バックプレーンを形成する工程と、
を含み、
前記積層構造体を用意する工程は、前記結晶成長基板の上面における複数の所定領域から、前記半導体ロッドを選択的に成長させる工程を含み、
前記バックプレーンを形成する工程は、
前記積層構造体上に半導体層を堆積する工程と、
前記積層構造体上の前記半導体層をパターニングする工程と、
を含む、マイクロＬＥＤデバイスの製造方法。
【請求項１４】
前記積層構造体を用意する工程は、前記結晶成長基板の前記導電性表面を覆うマスク層であって、前記複数のマイクロＬＥＤのそれぞれに含まれる前記半導体ロッドの位置を規定する複数のマスク開口部を有するマスク層を形成する工程と、
前記複数のマスク開口部から前記半導体ロッドを選択的に成長させる工程と、を含む、請求項１３に記載の製造方法。
【請求項１５】
前記積層構造体を用意する工程は、
前記複数のマスク開口部から前記半導体ロッドを選択的に成長させる前記工程の後、前記金属プラグを前記結晶成長基板の前記導電性表面に接続するコンタクト開口部を前記マスク層に形成する工程を含む、請求項１４に記載の製造方法。
【請求項１６】
前記マスク開口部は、各マイクロＬＥＤの発光波長に応じたサイズを有している、請求項１３から１５のいずれかに記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、マイクロＬＥＤデバイスおよびその製造方法に関する。
【背景技術】
【０００２】
多数のマイクロＬＥＤが狭ピッチで配列されたディスプレイ装置を実用化するためには、微細なマイクロＬＥＤをＴＦＴ基板などの実装回路基板上の所定位置に実装する量産技術の開発が必要である。個々のマイクロＬＥＤをピックアンドプレイス（pick-and-place）方式で回路上に実装する技術によれば、多数のマイクロＬＥＤを例えば数１０μｍのピッチで回路上に実装することは非常に長い作業時間を必要とする。【０００３】
特許文献１は、ＴＦＴ基板上に転写された多数のマイクロＬＥＤを備えるディスプレイ装置およびその製造方法を開示している。【０００４】
特許文献２は、複数のＬＥＤが形成されたＧａＮウェハと、このＧａＮウェハが接合されたバックプレーン制御部（ＴＦＴ基板）とを備えるディスプレイ装置およびその製造方法を開示している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２０１６−５２２５８５号公報
【特許文献２】特表２０１７−５３８２９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
多数のマイクロＬＥＤをＴＦＴ基板上に転写する方法は、マイクロＬＥＤのサイズが小さくなり、その個数が増えると、ＴＦＴ基板に対するマイクロＬＥＤの位置合わせが難しくなるという問題がある。また、ＧａＮウェハをバックプレーン制御部に接合する方法も、ＧａＮウェハを一時的に保持するウェハに移しかえ、かつ、更にバックプレーン制御部に実装するという複雑な工程が必要になる。【０００７】
本開示は、上記の課題を解決することができる、マイクロＬＥＤデバイスの新しい構造および製造方法を提供する。
【課題を解決するための手段】
【０００８】
本開示のマイクロＬＥＤデバイスは、例示的な実施形態において、複数の開口部を有するマスク層によって上面が覆われた結晶成長基板と、前記結晶成長基板に支持されたフロントプレーンであって、第１導電型の第１半導体層および第２導電型の第２半導体層を有する１本または複数本の半導体ロッドをそれぞれが含む複数のマイクロＬＥＤ、ならびに前記複数のマイクロＬＥＤの間に位置する素子分離領域を含み、前記素子分離領域が、前記第２半導体層に電気的に接続された少なくともひとつの金属プラグを有している、フロントプレーンと、前記フロントプレーンに支持された中間層であって、それぞれが前記複数のマイクロＬＥＤの前記第１半導体層に電気的に接続された複数の第１コンタクト電極、および前記金属プラグに接続された少なくともひとつの第２コンタクト電極を含む、中間層と、前記中間層に支持されたバックプレーンであって、前記複数の第１コンタクト電極および前記少なくともひとつの第２コンタクト電極を介して前記複数のマイクロＬＥＤに電気的に接続された電気回路を有し、前記電気回路は複数の薄膜トランジスタを含む、バックプレーンとを備える。前記結晶成長基板は、導電性表面を有し、前記マスク層が有する前記複数の開口部は、それぞれが前記半導体ロッドの位置を規定する複数のマスク開口部と、前記金属プラグを前記結晶成長基板の前記導電性表面に接続するコンタクト開口部とを有し、前記複数の薄膜トランジスタのそれぞれは、前記フロントプレーンおよび／または前記中間層上に成長した半導体層を有している。【０００９】
ある実施形態において、前記複数のマイクロＬＥＤは、第１の波長で発光する第１マイクロＬＥＤと、前記第１の波長とは異なる第２の波長で発光する第２マイクロＬＥＤとを含み、前記第１マイクロＬＥＤが有する前記第１半導体層および前記第２半導体層を構成する前記複数の半導体ロッドの太さは、前記第２マイクロＬＥＤが有する前記第１半導体層および前記第２半導体層を構成する前記複数の半導体ロッドの太さとは異なる。【００１０】
ある実施形態において、前記複数のマスク開口部は、複数の第１のマスク開口部と、それぞれが各第１マスク開口部の大きさおよび／または形状とは異なる大きさおよび／または形状を有する複数の第２のマスク開口部を含む。【００１１】
ある実施形態において、前記マスク層は、導電材料から形成されており、前記複数のマイクロＬＥＤの前記第２半導体層を電気的に相互に接続する。【００１２】
ある実施形態において、前記結晶成長基板は、前記上面に沿って拡がる窒化チタニウム層を備えている。【００１３】
ある実施形態において、前記結晶成長基板は、前記上面に沿って拡がる第２導電型の表面半導体領域を有している。【００１４】
ある実施形態において、前記フロントプレーンの前記素子分離領域は、前記複数のマイクロＬＥＤの間を埋める埋め込み絶縁物を有しており、前記埋め込み絶縁物は、前記金属プラグのための少なくともひとつのスルーホールを有している。【００１５】
ある実施形態において、前記フロントプレーンの前記素子分離領域は、前記複数のマイクロＬＥＤの側面をそれぞれ覆う複数の絶縁層を有しており、前記金属プラグは、前記素子分離領域内において、前記複数の絶縁層によって囲まれた空間を埋めている。【００１６】
ある実施形態において、前記フロントプレーンは、平坦な表面を有しており、前記平坦な表面は前記中間層に接している。【００１７】
ある実施形態において、前記中間層は、平坦な表面を有する層間絶縁層を含み、前記層間絶縁層は、前記複数の第１コンタクト電極および前記少なくともひとつの第２コンタクト電極をそれぞれ前記電気回路に接続するための複数のコンタクトホールを有している。【００１８】
ある実施形態において、前記バックプレーンの前記電気回路は、前記複数の第１コンタクト電極および前記少なくともひとつの第２コンタクト電極にそれぞれ接続された複数の金属層を有しており、前記複数の金属層は、前記複数の薄膜トランジスタが有するソース電極およびドレイン電極の少なくとも一方を含む。【００１９】
ある実施形態において、前記複数のマイクロＬＥＤのそれぞれは、可視、紫外、または赤外の電磁波を放射する。【００２０】
本開示のマイクロＬＥＤデバイスの製造方法は、例示的な実施形態において、導電性表面を有する結晶成長基板に支持されたフロントプレーンであって、第１導電型の第１半導体層および第２導電型の第２半導体層を有する１本または複数本の半導体ロッドをそれぞれが含む複数のマイクロＬＥＤ、ならびに前記複数のマイクロＬＥＤの間に位置する素子分離領域を含み、前記素子分離領域が、前記第２半導体層に電気的に接続された少なくともひとつの金属プラグを有している、フロントプレーン、および前記フロントプレーンに支持された中間層であって、それぞれが前記複数のマイクロＬＥＤの前記第１半導体層に電気的に接続された複数の第１コンタクト電極、および前記金属プラグに接続された少なくともひとつの第２コンタクト電極を含む、中間層、を備える積層構造体を用意する工程と、前記積層構造体上にバックプレーンを形成する工程であって、前記複数の第１コンタクト電極および前記少なくともひとつの第２コンタクト電極を介して前記複数のマイクロＬＥＤに電気的に接続された電気回路を有し、前記電気回路は複数の薄膜トランジスタを含む、バックプレーンを形成する工程とを含む。前記積層構造体を用意する工程は、前記結晶成長基板の上面における複数の所定領域から、前記半導体ロッドを選択的に成長させる工程を含み、前記バックプレーンを形成する工程は、前記積層構造体上に半導体層を堆積する工程と、前記積層構造体上の前記半導体層をパターニングする工程とを含む。【００２１】
ある実施形態において、前記積層構造体を用意する工程は、前記結晶成長基板の前記導電性表面を覆うマスク層であって、前記複数のマイクロＬＥＤのそれぞれに含まれる前記半導体ロッドの位置を規定する複数のマスク開口部を有するマスク層を形成する工程と、前記複数のマスク開口部から前記半導体ロッドを選択的に成長させる工程と、を含む。【００２２】
ある実施形態において、前記積層構造体を用意する工程は、前記複数のマスク開口部から前記半導体ロッドを選択的に成長させる前記工程の後、前記金属プラグを前記結晶成長基板の前記導電性表面に接続するコンタクト開口部を前記マスク層に形成する工程を含む。【００２３】
ある実施形態において、前記マスク開口部は、各マイクロＬＥＤの発光波長に応じたサイズを有している。
【発明の効果】
【００２４】
本発明の実施形態によれば、前記の課題を解決するマイクロＬＥＤデバイスおよびその製造方法が提供される。
【図面の簡単な説明】
【００２５】
【図１Ａ】本開示によるμＬＥＤデバイス１０００の一部を示す断面図である。
【図１Ｂ】μＬＥＤデバイス１０００におけるμＬＥＤ２２０の配置例を示す平面図である。
【図１Ｃ】μＬＥＤ２２０における半導体ロッドの配置例を示す平面図である。
【図１Ｄ】μＬＥＤデバイス１０００における金属プラグ２４の配置例を示す平面図である。
【図１Ｅ】μＬＥＤデバイス１０００における金属プラグ２４の他の配置例を示す平面図である。
【図２】μＬＥＤデバイス１０００における第１コンタクト電極３１および第２コンタクト電極３２の配置例を示す斜視図である。
【図３】μＬＥＤデバイス１０００における電気回路の一部の例を示す回路図である。
【図４Ａ】μＬＥＤデバイス１０００の製造工程を模式的に示す斜視図である。
【図４Ｂ】μＬＥＤデバイス１０００の製造工程を模式的に示す斜視図である。
【図４Ｃ】μＬＥＤデバイス１０００の製造工程を模式的に示す斜視図である。
【図４Ｄ】μＬＥＤデバイス１０００の製造工程を模式的に示す斜視図である。
【図４Ｅ】μＬＥＤデバイス１０００の製造工程を模式的に示す斜視図である。
【図４Ｆ】μＬＥＤデバイス１０００の製造工程を模式的に示す斜視図である。
【図４Ｇ】μＬＥＤデバイス１０００の製造工程を模式的に示す斜視図である。
【図５】本開示の実施形態におけるμＬＥＤデバイス１０００Ａの断面図である。
【図６Ａ】μＬＥＤデバイス１０００Ａの製造工程を模式的に示す断面図である。
【図６Ｂ】μＬＥＤデバイス１０００Ａの製造工程を模式的に示す断面図である。
【図６Ｃ】μＬＥＤデバイス１０００Ａの製造工程を模式的に示す断面図である。
【図６Ｄ】μＬＥＤデバイス１０００Ａの製造工程を模式的に示す断面図である。
【図６Ｅ】μＬＥＤデバイス１０００Ａの製造工程を模式的に示す断面図である。
【図６Ｆ】μＬＥＤデバイス１０００Ａの製造工程を模式的に示す断面図である。
【図６Ｇ】μＬＥＤデバイス１０００Ａの製造工程を模式的に示す断面図である。
【図７】本開示の実施形態におけるμＬＥＤデバイス１０００Ａの他の構成例を示す断面図である。
【図８】本開示の実施形態におけるμＬＥＤデバイス１０００Ａの更に他の構成例を示す断面図である。
【発明を実施するための形態】
【００２６】
＜定義＞
本開示における「マイクロＬＥＤ」とは、占有領域のサイズが１００μｍ×１００μｍの領域内に含まれる大きさを有する発光ダイオード（ＬＥＤ）を意味する。マイクロＬＥＤが放射する「光」は、可視光に限定されず、可視、紫外、または赤外の電磁波を広く含む。以下、「マイクロＬＥＤ」を「μＬＥＤ」と表記することがある。
【００２７】
μＬＥＤは、１個または複数の半導体ロッドから構成される。複数の半導体ロッドから１個のμＬＥＤが構成されるとき、それら複数の半導体ロッドは、共通する電極によって駆動される。各半導体ロッドは、第１導電型の第１半導体層および第２導電型の第２半導体層を有する。第１導電型はｐ型およびｎ型の一方であり、第２導電型はｐ型およびｎ型の他方である。例えば第１導電型がｐ型であるとき、第２導電型はｎ型である。逆に第１導電型がｎ型であるとき、第２導電型はｐ型である。第１半導体層および第２半導体層のそれぞれは、単層構造または多層構造を有し得る。典型的には、少なくとも１個の量子井戸（またはダブルヘテロ構造）を有する発光層が第１半導体層と第２半導体層との間に形成される。
【００２８】
本開示における「マイクロＬＥＤデバイス（μＬＥＤデバイス）」とは、複数のμＬＥＤを備えるデバイスである。μＬＥＤデバイスにおける複数のμＬＥＤを「μＬＥＤアレイ」と呼ぶことがある。μＬＥＤデバイスの典型例はディスプレイデバイスであるが、μＬＥＤデバイスはディスプレイデバイスに限定されない。
【００２９】
＜基本構成＞
図１Ａおよび図１Ｂを参照して、本開示のμＬＥＤデバイスの基本構成例を説明する。図１Ａは、μＬＥＤデバイス１０００の一部を示す断面図である。図１Ｂは、μＬＥＤデバイス１０００におけるμＬＥＤアレイの配置例を示す平面図である。図１Ａに示されているμＬＥＤデバイス１０００の断面は、図１ＢのＡ−Ａ線断面に相当する。
【００３０】
μＬＥＤデバイス１０００は、例えば１００万個を超えるような多数のμＬＥＤを備え得る。図１Ａおよび図１Ｂは、μＬＥＤデバイス１０００のうちの、数個のμＬＥＤを含む一部分のみを示している。μＬＥＤデバイス１０００の全体は、図示されている部分が周期的に配列された構成を備えている。
【００３１】
μＬＥＤデバイス１０００は、結晶成長基板１００と、結晶成長基板１００に支持されたフロントプレーン２００と、フロントプレーン２００に支持された中間層３００と、中間層に支持されたバックプレーン４００とを備えている。
【００３２】
添付図面において、μＬＥＤなどの各構成要素の縦方向サイズに対する横方向サイズの比率は、実施形態における実際の比率を必ずしも反映していない。図面では、わかりやすさを優先した比率で各構成要素が記載されている。また図面における各構成要素の向きは、実際にμＬＥＤデバイスを製造するときの向き、および、使用時における向きを何ら制限しない。図１Ａおよび図１Ｂには、参考のため、相互に直交するＸ軸、Ｙ軸、およびＺ軸の右手系座標軸が記載されている。
【００３３】
＜結晶成長基板＞
結晶成長基板１００は、μＬＥＤを構成する半導体結晶がエピタキシャル成長する基板である。以下、このような結晶成長基板を単に「基板（substrate）」と称する。基板１００の結晶成長が生じる面１００Ｔを「上面」または「結晶成長面」と呼び、基板１００の反対側の面１００Ｂを「下面」と称する。本明細書において、「上面」および「下面」の語句は、基板１００の実際の向きに依存することなく用いられる。
【００３４】
本開示の実施形態で利用され得る半導体結晶の典型例は、窒化ガリウム系化合物半導体である。以下、窒化ガリウム系化合物半導体を「ＧａＮ」と表記することがある。ＧａＮにおけるガリウム（Ｇａ）原子の一部は、アルミニウム（Ａｌ）原子またはインジウム（Ｉｎ）原子によって置換されていてもよい。Ｇａ原子の一部がＡｌ原子で置換されたＧａＮを「ＡｌＧａＮ」と表記する場合がある。また、Ｇａ原子の一部がＩｎ原子で置換されたＧａＮを「ＩｎＧａＮ」と表記する場合がある。更には、Ｇａ原子の一部がＡｌ原子およびＩｎ原子で置換されたＧａＮを「ＡｌＩｎＧａＮ」または「ＩｎＡｌＧａＮ」と表記することがある。ＧａＮのバンドギャップは、ＡｌＧａＮのバンドギャップよりも小さく、ＩｎＧａＮのバンドギャップよりも大きい。なお、本開示では、構成原子の一部が他の原子で置換された窒化ガリウム系化合物半導体を総称して「ＧａＮ」と表記する場合がある。「ＧａＮ」には、不純物イオンとしてｎ型不純物および／またはｐ型不純物がドープされ得る。導電型がｎ型であるＧａＮは「ｎ−ＧａＮ」、導電型がｐ型であるＧａＮは「ｐ−ＧａＮ」と表記する。半導体結晶の成長方法の詳細については、後述する。なお、本開示の実施形態において、μＬＥＤを構成する半導体結晶は、ＧａＮ系半導体に限定されず、ＡｌＮ、ＩｎＮ、またはＡｌＩｎＮなどの窒化物半導体、あるいは他の半導体から形成されていてもよい。
【００３５】
本開示における基板１００は、導電性表面を有しており、基板１００の上面１００Ｔは、複数の開口部を有するマスク層１５０によって覆われている。マスク層１５０は、例えば、チタニウム（Ｔｉ）、タンタル（Ｔａ）などの高融点金属（導電材料）、および／または二酸化シリコン、シリコン窒化物などの絶縁材料から形成され得る。複数の開口部は、後述する複数のμＬＥＤ２２０を構成する複数の半導体ロッド２の位置および配列を規定する複数のマスク開口部１５０Ｇと、金属プラグ２４を基板１００の上面１００Ｔに接続させるコンタクト開口部１５０Ｃとを有している。
【００３６】
基板１００の例は、導電性表面を有するサファイア基板、ＧａＮ基板、ＳｉＣ基板、およびＳｉ基板などを含む。基板１００がサファイア基板である場合には、サファイア基板の上面には、図１Ａにおいて不図示の導電性を有する層が設けられる。導電性を有する層の例は、窒化チタニウム（ＴｉＮ）層、および／または、不純物元素がドープされた半導体層（第２導電型の表面半導体領域）を含む。基板１００がＧａＮ基板、ＳｉＣ基板、またはＳｉ基板の場合、これらの基板の表面には不純物がドープされたり、導電性を有する層（バッファ層）がエピタキシャル成長させられたりすることにより、導電性表面が形成される。
【００３７】
本開示の実施形態において、基板１００は、最終的なμＬＥＤデバイス１０００の構成要素である。基板１００の厚さは、例えば３０μｍ以上１０００μｍ以下、好ましくは５００μｍ以下であり得る。基板１００の役割は、結晶成長のベースとなることであるため、μＬＥＤデバイス１０００の剛性は、基板１００以外の他の剛性部材によって補われてもよい。そのような剛性部材は、例えばバックプレーン４００に固着され得る。なお、製造工程中においては、基板１００の下面１００Ｂに基板１００の剛性を補う支持基板（不図示）を固定してもよい。このような支持基板は、最終的なμＬＥＤデバイス１０００からは除去されてもよいし、基板１００に固着されたまま使用されてもよい。
【００３８】
μＬＥＤアレイから放射された光を基板１００が透過して表示などを行う場合、基板１００は、その光の波長域で高い透光性を示す材料から形成されることが望ましい。紫外および可視光に対する透光性の高い材料の例は、サファイアである。波長３８０ｎｍ以上の紫外線および可視光に対する透光性の高い材料の例は、ＧａＮである。
【００３９】
μＬＥＤアレイから放射された光をバックプレーン４００が透過して表示などを行う場合、基板１００は、その光を透過する必要はない。本開示の実施形態は、μＬＥＤアレイから放射された光を基板１００およびバックプレーン４００の両方が透過して両面で表示を行う形態を含み得る。
【００４０】
基板１００の上面（結晶成長面）１００Ｔには、結晶格子歪を緩和するような溝またはリッジなどの構造が付与されていてもよい。基板１００の下面１００Ｂには、μＬＥＤアレイから放射され、基板１００を透過してきた光の取り出し効率を向上させたり、光を拡散させたりするための微細な凹凸が形成されていてもよい。微細な凹凸の例はモスアイ構造を含む。モスアイ構造は、基板１００の下面１００Ｂにおける実効的な屈折率を連続的に変化させるため、基板１００の下面１００Ｂで基板１００の内側に反射される割合（反射率）を大きく低下させる（実質的にゼロにする）ことができる。
【００４１】
本開示において、図１Ａに示されるＺ軸の正方向（矢印の向き）を「結晶成長方向」または「半導体積層方向」と呼ぶ場合がある。また、基板１００の下面１００Ｂおよび上面１００Ｔを、それぞれ、基板１００の「正面」および「背面」と呼んでもよい。「正面」および「背面」の相対的な位置関係は、μＬＥＤデバイス１０００が、基板１００を透過した光を利用するデバイスであるか否かに関係しない。
【００４２】
＜フロントプレーン＞
フロントプレーン２００は、複数のμＬＥＤ２２０と、複数のμＬＥＤ２２０の間に位置する素子分離領域２４０とを含む。複数のμＬＥＤ２２０は、基板１００の上面１００Ｔに平行な２次元平面（ＸＹ面）内において、行および列状に配列され得る。図示される例において、複数のμＬＥＤ２２０のそれぞれは、図１Ａに示されるように、マスク層１５０の複数のマスク開口部１５０Ｇからそれぞれ延びた複数の半導体ロッド２を有している。また、各半導体ロッド２は、第１導電型の第１半導体層２１および第２導電型の第２半導体層２２を有する。図１Ａの中央付近に記載されている１個のμＬＥＤ２２０の断面には、模式的に示された６本の直立する半導体ロッド２の断面が含まれている。各半導体ロッド２の第１導電型の部分が第１半導体層２１を構成しており、各半導体ロッド２の第２導電型の部分が第２半導体層２２を構成している。更に各半導体ロッド２において第１半導体層２１を構成する部分と第２半導体層２２を構成する部分との間の部分が発光層２３を構成している。なお、個々のμＬＥＤ２２０を構成する半導体ロッド２の本数は、図示されている例に限定されず、例えば１〜１００本、またはそれ以上であり得る。また、個々の半導体ロッド２の太さ（直径または断面の長軸サイズ）は、例えば５０ｎｍ〜５０μｍであり得る。
【００４３】
図１Ｃは、個々のμＬＥＤ２２０を構成する半導体ロッド２の配置例を示す平面図である。図１Ｃに例示されているように、半導体ロッド２の断面形状（基板１００の上面１００Ｔに平行な断面における形状）は、さまざまであり得る。例えば、三角形、正方形、長方形、ひし形、平行四辺形、五角形、六角形などの多角形であってもよいし、円、楕円、または、曲線を少なくとも一部に含む形状であってもよい。基板１００の上面１００Ｔに平行な面内において凸および／または凹の輪郭を有していてもよいし、少なくとも一方向の延長する長軸部分を有していてもよい。
【００４４】
個々のμＬＥＤ２２０が複数の半導体ロッド２を有する場合、半導体ロッド２は基板１００の上面１００Ｔに平行な面内において、行および列状に配列されていてもよいし、同心円、曲線、蛇行線、屈曲線上に配列されていてもよい。また、不規則に配置されていてもよい。更に、個々のμＬＥＤ２２０が異なる大きさまたは形状を有する複数の半導体ロッド２を含んでいてもよい。
【００４５】
このように、本開示における複数のμＬＥＤ２２０のそれぞれが有する第１半導体層２１および第２半導体層２２は、マスク層１５０の複数の開口部から延びた単数または複数の半導体ロッド２の束である。
【００４６】
更に、本開示の実施形態において、複数のμＬＥＤ２２０は、第１の波長で発光する第１μＬＥＤと、第１の波長とは異なる第２の波長で発光する第２μＬＥＤとを含む。第１μＬＥＤが有する第１半導体層２１および第２半導体層２２を構成する複数の半導体ロッド２の太さは、第２μＬＥＤが有する第１半導体層２１および第２半導体層２２を構成する前記複数の半導体ロッド２の太さとは異なる。典型的な実施形態においては、更に第１および第２の波長とは異なる第３の波長で発光する第３μＬＥＤを含む。第１、第２、第３の波長は、それぞれ、赤色、緑色、青色の中心波長であり得る。本開示の実施形態によれば、μＬＥＤの実装上の問題を解決してフルカラーのディスプレイが実現することが可能になる。
【００４７】
本開示の実施形態において、各μＬＥＤ２２０の第２半導体層２２を構成する個々の半導体ロッド２は、マスク層１５０のマスク開口部１５０Ｇに規定される領域に位置している。後述するように、この第２半導体層２２は、半導体結晶のエピタキシャル成長工程を開始するとき、基板１００の上面１００Ｔにおいてマスク開口部１５０Ｇを介して露出していた領域から、選択的に成長した半導体結晶から形成されている。
【００４８】
半導体ロッド２の太さは、マスク開口部１５０Ｇの大きさによって規定される。μＬＥＤ２２０ごとにマスク開口部１５０Ｇの大きさを調整することにより、個々のμＬＥＤ２２０を構成する半導体ロッド２の太さを制御して所望の発光色を得ることが可能になる。このように半導体ロッド２の太さに応じて、発光波長が変化する理由は、半導体ロッド２の太さに応じて、半導体ロッド２の成長レート、組成、不純物濃度、歪、分極などの各種パラメータが変化し得るためである。
【００４９】
本開示の実施形態において、素子分離領域２４０は、第２半導体層２２に電気的に接続された少なくともひとつの金属プラグ２４を有している。金属プラグ２４は、μＬＥＤ２２０の基板側電極として機能する。より具体的には、金属プラグ２４は、マスク層１５０のコンタクト開口部１５０Ｃを介して基板１００の導電性表面に電気的に接続されている。そして、この導電性表面を介して複数のμＬＥＤ２２０の第２半導体層を相互に接続している。
【００５０】
第１導電型の第１半導体層２１の典型例は、ｐ−ＧａＮ層である。第２導電型の第２半導体層２２の典型例は、ｎ−ＧａＮ層である。ｐ−ＧａＮ層およびｎ−ＧａＮ層は、それぞれ、基板１００の上面１００Ｔに垂直な方向（半導体積層方向：Ｚ軸の正方向）に沿って同一の組成を有している必要はなく、多層構造を有し得る。前述したように、ＧａＮのＧａはＡｌおよび／またはＩｎによって少なくとも部分的に置換され得る。このような置換は、ＧａＮのバンドギャップおよび／または屈折率を調整するために行われ得る。また、ｐ型不純物およびｎ型不純物の濃度、すなわちドーピングレベルも、半導体積層方向（Ｚ軸の正方向）に沿って一様である必要はない。
【００５１】
さらに、基板１００の上面１００Ｔに平行な方向（Ｘ軸の正負方向）に沿って、第２半導体層や第１半導体層が積層されていてもよく、それぞれが多層構造を有していても良い。この場合も、ｐ型不純物およびｎ型不純物の濃度、すなわちドーピングレベルも、Ｘ軸の正負方向に沿って一様である必要はない。なお、前述したように、同時に成長する個々の半導体ロッド２が、その太さに応じて、異なる組成（置換率）および／または不純物濃度を有し得る。
【００５２】
発光層２３の典型例は、少なくともひとつのＩｎＧａＮ井戸層を含む。発光層２３が複数のＩｎＧａＮ井戸層を含む場合、それぞれのＩｎＧａＮ井戸層の間には、ＩｎＧａＮ井戸層よりもバンドギャップが大きなＧａＮ障壁層またはＡｌＧａＮ障壁層が配置され得る。ＩｎＧａＮ井戸層およびＡｌＧａＮ障壁層は、それぞれＩｎＡｌＧａＮ井戸層およびＩｎＡｌＧａＮ障壁層であってもよい。ＩｎＧａＮ井戸層のバンドギャップは、発光波長を規定する。具体的には、真空中における発光波長をλ［ｎｍ］、バンドギャップをＥｇ［エレクトロンボルト：ｅＶ］とすると、λ×Ｅｇ＝１２４０の関係が成立する。従って、例えばλ＝４５０ｎｍの青色光を放射させるには、ＩｎＧａＮ井戸層のバンドギャップＥｇを約２．７６ｅＶに調整すればよい。ＩｎＧａＮ井戸層のバンドギャップは、ＩｎＧａＮ井戸層におけるＩｎ組成比率に応じて調整され得る。ＩｎＡｌＧａＮ井戸層を用いる場合は、同様にＩｎおよびＡｌ組成比率に応じてバンドギャップが調整され得る。一般的には、基板１００上に成長するＩｎＧａＮ井戸層におけるＩｎ組成比率は、基板１００の全面において、ほぼ同一の値を持つ。このため、同一の基板１００上に形成された複数のμＬＥＤ２２０は、ほぼ等しい波長を有する光を放射することになる。しかし、本開示の実施形態によれば、大きさが異なる多数のマスク開口部１５０Ｇから選択的に太さの異なる半導体ロッド２を成長させるため、太さに応じて異なる波長の光を複数のμＬＥＤ２２０から放射させることが可能になる。言い換えると、複数のμＬＥＤ２２０は、第１の波長で発光する第１マイクロＬＥＤと、第１の波長とは異なる第２の波長で発光する第２マイクロＬＥＤとを含み得る。また、更に他の波長で発光するμＬＥＤ２２０を含んでいてもよい。
【００５３】
各μＬＥＤ２２０を構成する上記複数の半導体層は、それぞれ、基板１００上にエピタキシャル成長した単結晶の半導体ロッド２（エピタキシャル半導体ロッド）、またはその束または群である。素子分離領域２４０は、基板１００上にエピタキシャル成長した複数の半導体ロッドの束または群の間の空間によって形成されたトレンチ状の凹部（以下、「トレンチ」と称する）によって規定される。トレンチによって分離された個々のμＬＥＤ２２０の占有領域は、１００μｍ×１００μｍの領域内に含まれる大きさ（例えば１０μｍ×１０μｍの領域）を有している。なお、μＬＥＤ２２０の占有領域は、素子分離領域２４０によって区分された第１半導体層２１の輪郭によって規定される。
【００５４】
図１Ｂに示されるように、素子分離領域２４０は各μＬＥＤ２２０を取り囲み、個々のμＬＥＤ２２０を他のμＬＥＤ２２０から分離している。より具体的には、素子分離領域２４０は、個々のμＬＥＤ２２０の第１半導体層２１および発光層２３を、他のμＬＥＤ２２０の第１半導体層２１および発光層２３から、電気的・空間的に分離している。
【００５５】
本開示において、素子分離領域２４０は、半導体層の選択成長によって形成された複数のμＬＥＤ２２０の間に位置する領域であり、半導体層を深くエッチングして形成された凹部ではない。本開示の実施形態によれば、エッチングのために必要なリソグラフィなどの工程が不要になり、また、エッチングによる半導体層の損傷を防止できる。
【００５６】
この例において、素子分離領域２４０は、複数のμＬＥＤ２２０の間を埋める（fill）埋め込み絶縁物（embedded insulator）２５を有している。図示される例において、この埋め込み絶縁物２５は、個々のμＬＥＤ２２０を構成する半導体ロッド２の隙間をも埋めている。埋め込み絶縁物２５は、金属プラグ２４のための１個または複数個のスルーホールを有している。スルーホールは金属プラグ２４を構成する金属材料によって埋められている。金属プラグ２４は、異なる金属の層がスタックされた構造を有していてもよい。
【００５７】
図１Ｂに示される例では、複数の金属プラグ２４が離散的に配置されているが、本開示の実施形態は、このような例に限定されない。複数の金属プラグ２４のそれぞれが、対応するμＬＥＤ２２０を囲むリング形状を有していてもよい。また、金属プラグ２４は、図１Ｄに示すように、一方向に平行に延びるストライプ形状を有してもよいし、図１Ｅに示すように、格子形状を有する１個の導電物であってもよい。
【００５８】
金属プラグ２４は、光を透過しない。このため、金属プラグ２４が、個々のμＬＥＤ２２０を囲む形状を有する場合（例えば図１Ｅの形状を有する場合）、金属プラグ２４は、個々のμＬＥＤ２２０から放射された光が、他のμＬＥＤ２２０から放射された光と混合されないようにする効果を生じさせる。金属プラグ２４がこのような遮光部材として機能する代わりに、個々のμＬＥＤ２２０を囲む遮光部材を、別途、素子分離領域２４０内に設けてもよい。このように素子分離領域２４０は、個々のμＬＥＤ２２０の発光層２３を他のμＬＥＤ２２０の発光層２３から光学的に分離する付加的な機能を有していてもよい。
【００５９】
本開示の実施形態において、フロントプレーン２００の上面は、図１Ａに示されるように平坦化されていることが好ましい。このような平坦化は、素子分離領域２４０における金属プラグ２４および埋め込み絶縁物２５の上面のレベルが、μＬＥＤ２２０における第１半導体層２１の上面のレベルに略一致することにより実現されている。
【００６０】
＜中間層＞
中間層３００は、複数の第１コンタクト電極３１と、第２コンタクト電極３２とを含む（図１Ａ参照）。複数の第１コンタクト電極３１は、それぞれ、複数のμＬＥＤ２２０の第１半導体層２１に電気的に接続されている。少なくともひとつの第２コンタクト電極３２は、金属プラグ２４に接続されている。
【００６１】
図２は、第１コンタクト電極３１および第２コンタクト電極３２の配置例を示す斜視図である。図２では、コンタクト電極３１、３２の配置例を示すため、バックプレーン４００の記載が省略されている。図２に示されている構造は、μＬＥＤデバイス１０００の一部分にすぎず、前述したように、μＬＥＤデバイス１０００の実施形態は多数のμＬＥＤ２２０を備えている。
【００６２】
図２に示されている第２コンタクト電極３２は、金属プラグ２４を介して、第２半導体層２２に電気的に接続されている。第２コンタクト電極３２の形状およびサイズは、図示されている例に限定されない。前述したように、金属プラグ２４が多様な形状を取り得るため、金属プラグ２４を介して第２半導体層２２に電気的に接続される限り、第２コンタクト電極３２の配置の自由度は高い。これに対して、第１コンタクト電極３１は、複数のμＬＥＤ２２０の第１半導体層２１に、それぞれ、独立して電気的に接続されている。基板１００の上面１００Ｔに垂直な方向から視たとき、第１コンタクト電極３１の形状および大きさは、第１半導体層２１の形状および大きさに一致している必要はない。
【００６３】
前述したように、フロントプレーン２００の上面が平坦化されているため、基板１００から第１コンタクト電極３１および第２コンタクト電極３２までの距離、言い換えると、これらのコンタクト電極３１、３２の「高さ」または「レベル」は、相互に等しい。このことは、半導体製造技術を用いて後述するバックプレーン４００を形成することを容易にする。本開示における「半導体製造技術」とは、半導体、絶縁体、または導電体の薄膜を堆積する工程と、リソグラフィおよびエッチング工程によって薄膜をパターニングする工程とを含む。なお、本明細書において、「平坦化された表面」とは、その表面に存在する凸部または凹部による段差が３００ｎｍ以下である表面を意味するものとする。好ましい実施形態において、この段差は１００ｎｍ以下である。
【００６４】
再び図１Ａを参照する。図１Ａに示される例において、中間層３００は、平坦な表面を有する層間絶縁層３８を含む。層間絶縁層３８は、第１および第２コンタクト電極３１、３２をそれぞれバックプレーン４００の電気回路に接続するための複数のコンタクトホールを有している。コンタクトホールは、ビア電極３６によって埋められている。
【００６５】
本開示の実施形態では、バックプレーン４００を形成する前の段階において、層間絶縁層３８の上面を平坦化することが好ましい。バックプレーン４００を形成する前、あるいは形成途中の工程における絶縁層の平坦化には、エッチバック以外に化学的機械的研磨（ＣＭＰ）処理が好適に用いられ得る。
【００６６】
＜バックプレーン＞
バックプレーン４００は、図１Ａにおいて不図示の電気回路を有している。電気回路は、複数の第１コンタクト電極３１および少なくともひとつの第２コンタクト電極３２を介して、複数のμＬＥＤ２２０に電気的に接続されている。電気回路は、複数の薄膜トランジスタ（ＴＦＴ）およびその他の回路要素を含む。後述するように、ＴＦＴのそれぞれは、基板１００に支持されたフロントプレーン２００および／または中間層３００上に成長した半導体層を有している。
【００６７】
図３は、μＬＥＤデバイス１０００がディスプレイデバイスとして機能する場合におけるサブ画素の基本的な等価回路図である。ディスプレイデバイスの１個の画素は、例えばＲ、Ｇ、Ｂなどの異なる色のサブ画素によって構成され得る。図３に示される例において、バックプレーン４００の電気回路は、選択用ＴＦＴ素子Ｔｒ１、駆動用ＴＦＴ素子Ｔｒ２、保持容量ＣＨを有している。図３に示されているμＬＥＤは、バックプレーン４００ではなく、フロントプレーン２００内に存在している。
【００６８】
図３の例において、選択用ＴＦＴ素子Ｔｒ１は、データラインＤＬと選択ラインＳＬとに接続されている。データラインＤＬは、表示されるべき映像を規定するデータ信号を運ぶ配線である。データラインＤＬは選択用ＴＦＴ素子Ｔｒ１を介して駆動用ＴＦＴ素子Ｔｒ２のゲートに電気的に接続される。選択ラインＳＬは、選択用ＴＦＴ素子Ｔｒ１のオン／オフを制御する信号を運ぶ配線である。駆動用ＴＦＴ素子Ｔｒ２は、パワーラインＰＬとμＬＥＤとの間の導通状態を制御する。駆動用ＴＦＴ素子Ｔｒ２がオンすれば、μＬＥＤを介してパワーラインＰＬから接地ラインＧＬに電流が流れる。この電流がμＬＥＤを発光させる。選択用ＴＦＴ素子Ｔｒ１がオフしても、保持容量ＣＨにより、駆動用ＴＦＴ素子Ｔｒ２のオン状態は維持される。
【００６９】
バックプレーン４００の電気回路は、選択用ＴＦＴ素子Ｔｒ１、駆動用ＴＦＴ素子Ｔｒ２、データラインＤＬ、および選択ラインＳＬなどを含み得るが、電気回路の構成は、このような例に限定されない。
【００７０】
本実施形態におけるμＬＥＤデバイス１０００は、単独でディスプレイデバイスとして機能し得るが、複数のμＬＥＤデバイス１０００をタイリングして、より大きな表示面積を有するディスプレイデバイスを実現してもよい。
【００７１】
＜製造方法＞
次に、μＬＥＤデバイス１０００を製造する方法の基本的な例を説明する。
【００７２】
まず、図４Ａに示すように、上面（結晶成長面）１００Ｔを有する基板１００を用意する。図４Ａは、上面１００Ｔに平行な平面に沿って広がる基板１００の一部を示しているにすぎない。基板１００の上面１００Ｔは、前述したように導電性を有している。この導電性は、基板１００の表面にＴｉＮ層を形成したり、第２導電型の不純物元素をドープしたりすることによって与えられる。
【００７３】
図４Ｂに示すように、基板１００の上面１００Ｔをマスク層１５０によって覆う。マスク層１５０は、例えば絶縁膜を堆積した後、その絶縁膜の所定領域をエッチングして複数のマスク開口部１５０Ｇを形成することによって得られる。マスク開口部１５０Ｇは、基板１００の上面１００Ｔを部分的に露出させる。基板１００の上面１００Ｔに例えばＴｉＮ層が位置している場合、マスク開口部１５０Ｇは、ＴｉＮ層を部分的に露出させる。
【００７４】
マスク開口部１５０Ｇの形状および位置は、各μＬＥＤ２２０の各半導体ロッド２の形状および位置を規定する。図４Ｂに示す例において、マスク開口部１５０Ｇの形状は矩形であるが、マスク開口部１５０Ｇの形状は、この例に限定されない。また、マスク開口部１５０Ｇの配置も図４Ｂに示す例に限定されない。図示されている例において、簡単のため、各μＬＥＤ２２０のためのマスク開口部１５０Ｇの個数は４個であるが、この個数は、１〜３個、または４個を遥かに超える多数（例えば数百以上）であってもよい。
【００７５】
図４Ｃに示すように、基板１００の上面１００Ｔの露出部分から第２導電型の第２半導体層２２、発光層２３、第１導電型の第１半導体層２１を有する多数の半導体ロッド２をエピタキシャル成長させる。このとき、これらの半導体ロッド２は、マスク層１５０上にはエピタキシャル成長しない。しかし、マスク開口部１５０Ｇからエピタキシャル成長した第２半導体層２２の一部は、マスク層１５０の表面に沿って横方向に成長してもよい。次に、第２半導体層２２の上面および側面から発光層２３、および第１導電型の第１半導体層２１を含む複数の半導体層をエピタキシャル成長させる。各半導体層は、窒化ガリウム系化合物半導体の単結晶エピタキシャル成長層である。窒化ガリウム系化合物半導体の成長は、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法で行うことができる。各導電型を規定する不純物は、結晶成長中に気相中からドープされ得る。
【００７６】
上記の選択成長の結果、図４Ｃに示されるように、個々のμＬＥＤ２２０を構成する１個または複数の半導体ロッド２の間に広い空間（トレンチ）を形成することができる。こうして、半導体層のエッチングを行うことなく、素子分離のためのトレンチが形成される。
【００７７】
次に、図４Ｄに示すように、μＬＥＤ２２０の間の空間（トレンチ）に素子分離領域２４０を形成する。具体的には、隣接する半導体ロッド２の隙間、および素子分離領域２４０のトレンチを有機または無機の絶縁材料で埋めて埋め込み絶縁物２５を形成する。例えば、マスク層１５０上に液状の熱硬化性樹脂または紫外線硬化樹脂を供給し、熱または紫外線によって硬化させてもよい。液状の樹脂材料を用いることにより、上面が平坦な埋め込み絶縁物２５を形成することが容易になる。その後、フォトリソグラフィおよびエッチング技術を用いることにより、金属プラグ２４のためのスルーホール（図４Ｄでは不図示）を埋め込み絶縁物２５の所望の位置に形成する。
【００７８】
次に、図４Ｅに示すように、素子分離領域２４０を形成した後、第１コンタクト電極３１および第２コンタクト電極３２を形成する。この例における素子分離領域２４０は、埋め込み絶縁物２５と、埋め込み絶縁物２５の複数のスルーホール内にそれぞれ設けられた複数の金属プラグ２４とを有している。
【００７９】
図４Ｆに示すように中間層３００の層間絶縁層（厚さ：例えば５００ｎｍ〜１５００ｎｍ）３８を形成した後、バックプレーン４００の電気回路をフロントプレーン２００のμＬＥＤ２２０に接続するための複数のコンタクトホール（図４Ｆにおいて不図示）を層間絶縁層３８に形成する。コンタクトホールは、下層に位置するコンタクト電極３１、３２に達するように形成される。コンタクトホールはビア電極で埋められる。なお、層間絶縁層３８の上面はＣＭＰ処理によって平滑化され得る。
【００８０】
図４Ｇに示すように、中間層３００上にバックプレーン４００を形成する。本開示において特徴的な点は、バックプレーン４００を中間層３００上に張り付けるのではなく、バックプレーン４００を構成する各種の電子素子および配線を、半導体製造技術により、フロントプレーン２００および中間層３００を含む積層構造体の上に直接に形成することにある。この結果、バックプレーン４００に含まれる複数のＴＦＴのそれぞれは、基板１００に支持されたフロントプレーン２００および中間層３００からなる積層構造体の上に成長した半導体層を有している。
【００８１】
前述したように、フロントプレーン２００の上面および中間層３００の上面が平坦化されていると、ＴＦＴを含むバックプレーン４００を半導体製造技術によって製造することが容易になる。一般に、半導体製造技術によってＴＦＴを形成する場合、堆積した半導体層、絶縁層、および金属層のパターニングを行う必要がある。このようなパターニングは、露光を伴うリソグラフィ工程によって実現される。堆積した半導体層、絶縁層、および金属層の下地に大きな段差が存在する場合、露光時の焦点が合わず、精度の高い微細パターニングが実現しない。本開示の実施形態では、素子分離領域２４０を含むフロントプレーン２００の全体が平坦化されることにより、中間層３００も平坦化され、半導体製造技術によるバックプレーン４００の形成が容易になる。
【００８２】
各半導体ロッド２の形状および位置は、マスク層１５０のマスク開口部１５０Ｇの形状および位置によって規定されるため、マスク層１５０のパターンを調整することにより、個々の半導体ロッド２の形状および位置、さらには、μＬＥＤ２２０の配列パターンを任意に制御することができる。
【００８３】
＜実施形態＞
以下、本開示によるμＬＥＤデバイスの基本的な実施形態を更に詳細に説明する。
【００８４】
図５を参照する。本実施形態におけるμＬＥＤデバイス１０００Ａは、前述した基本構成例と同様の構成を備えているディスプレイデバイスである。このμＬＥＤデバイス１０００Ａは、可視光および／または紫外を透過する結晶成長基板（以下、「基板」）１００と、基板１００上に形成されたフロントプレーン２００と、フロントプレーン２００上に形成された中間層３００と、中間層３００上に形成されたバックプレーン４００とを備えている。
【００８５】
次に、図６Ａから図８を参照しながら、本実施形態におけるμＬＥＤデバイス１０００Ａの構成および製造方法の一例を説明する。
【００８６】
まず、図６Ａを参照する。図６Ａは、本実施形態で使用する基板１００の構成例を示している。図示されている例において、基板１００の上面１００Ｔには、導電性バッファ層（厚さ：例えば５〜５００ｎｍ）として機能するＴｉＮ層５０が位置している。ただし、μＬＥＤアレイから放射された光を基板１００が透過して表示などを行う場合のＴｉＮ層５０の厚さは、５〜２０ｎｍの範囲内であることが好ましい。導電性バッファ層の例は、ＴｉＮ層に限定されず、第２導電型の半導体層（エピ層）であってもよい。ＴｉＮ層５０は、マスク開口部１５０Ｇを有するマスク層１５０によって覆われている。マスク層１５０は、例えば、厚さが１００〜１０００ｎｍ、典型的には３００ｎｍのシリコン窒化膜またはシリコン酸化膜などから形成され得る。前述したように、マスク層１５０は高融点金属の層から形成されてもよい。金属製のマスク層１５０は、ｎ側の共通電極の一部として機能し得る。
【００８７】
マスク層１５０は、スパッタ法などの薄膜堆積技術により形成された後、フォトリソグラフィおよびエッチング技術によってパターニングされる。このパターニングによって所定の形状を有する複数のマスク開口部１５０Ｇが形成される。本実施形態における複数のマスク開口部１５０Ｇのそれぞれは、個々のμＬＥＤ２２０の半導体ロッド２の形状および位置を決定する。
【００８８】
本実施形態では、ＭＯＣＶＤ装置の反応室内に基板１００を置き、種々のガスを供給して窒化ガリウム（ＧａＮ）系化合物半導体のエピタキシャル成長を行う。本実施形態における基板１００の本体は、例えば厚さが約５０〜６００μｍのサファイア基板である。基板１００の上面１００Ｔは、典型的にはＣ面（０００１）であるが、ｍ面、ａ面、ｒ面などの非極性面または半極性面を上面に有していてもよい。また、上面１００Ｔは、これらの結晶面から数度程度は傾斜していてもよい。基板１００は典型的には円板状であり、その直径は、例えば１インチから８インチであり得る。基板１００の形状およびサイズは、この例に限定されず、矩形であってもよい。また、円板状の基板１００を用いて製造工程を進め、最終的に基板１００の周辺をカットして矩形形状に加工してもよい。また、比較的な大きな基板１００を用いて製造工程を進め、最終的に１枚の基板１００を分割して複数のμＬＥＤデバイスを形成してもよい（シンギュレーション）。
【００８９】
ＭＯＣＶＤ装置の反応室内には、まず、トリメチルガリウム（ＴＭＧ）またはトリエチルガリウム（ＴＥＧ）、キャリアガスである水素（Ｈ2）、窒素（Ｎ2）と、アンモニア（ＮＨ3）およびシラン（ＳｉＨ4）を供給する。基板１００を１１００℃程度に加熱する。こうして、図６Ｂに示すように、基板１００のマスク層１５０によって覆われていない領域、すなわちマスク開口部１５０Ｇによって規定される領域から、ｎ−ＧａＮ層（厚さ：例えば２μｍ）２２ｎから構成される半導体ロッド２のｎ型部分を選択的に成長させる。シランはｎ型ドーパントであるＳｉを供給する原料ガスである。ｎ型不純物のドーピング濃度は、例えば５×１０17ｃｍ-3であり得る。
【００９０】
次にＳｉＨ4の供給を止め、基板１００の温度を８００℃未満まで降温して、図６Ｃに示すように、ｎ−ＧａＮ層２２ｎから構成される半導体ロッド２のｎ型部分の上端に発光層２３を形成する。具体的には、まず、ＧａＮ障壁層を成長させる。更にトリメチルインジウム（ＴＭＩ）の供給を開始してＩｎyＧａ1-yＮ（０＜ｙ＜１）井戸層を成長させる。ＧａＮ障壁層とＩｎyＧａ1-yＮ（０＜ｙ＜１）井戸層は２周期以上で交互に成長させることにより、発光部として機能するＧａＮ／ＩｎＧａＮ多重量子井戸を有する発光層（厚さ：例えば１００ｎｍ）２３を形成することができる。ＩｎyＧａ1-yＮ（０＜ｙ＜１）井戸層の数が多い方が、大電流駆動時において井戸層内部のキャリア密度が過剰に大きくなることを抑制できる。１つの発光層２３が２つのＧａＮ障壁層によって挟まれた単一のＩｎyＧａ1-yＮ（０＜ｙ＜１）井戸層を有していてもよい。ｎ−ＧａＮ層２２ｎの上にＩｎyＧａ1-yＮ（０＜ｙ＜１）井戸層を直接形成し、ＩｎyＧａ1-yＮ（０＜ｙ＜１）井戸層の上にＧａＮ障壁層を形成してもよい。ＩｎyＧａ1-yＮ（０＜ｙ＜１）井戸層は、Ａｌを含んでいてもよい。例えば、ＩｎyＧａ1-yＮ（０＜ｙ＜１）井戸層は、ＡｌxＩｎyＧａzＮ（０≦ｘ＜１、０＜ｙ＜１、０＜ｚ＜１）から形成されていてもよい。
【００９１】
次に、発光層２３の形成後、一旦、ＴＭＩの供給を停止させる。その後、キャリアガス（水素）に窒素に加えて、アンモニアの供給を再開する。成長温度を８５０℃〜１０００℃に上昇させ、トリメチルアルミニウム（ＴＭＡ）と、ｐ型ドーパントであるＭｇの原料としてビスシクロペンタジエニルマグネシウム（Ｃｐ2Ｍｇ）を供給し、ｐ−ＡｌＧａＮオーバーフロー抑制層を成長させてもよい。次にＴＭＡの供給を停止し、ｐ−ＧａＮ層（厚さ：例えば０．５μｍ）２１ｐを成長させる。ｐ型不純物のドーピング濃度は、例えば５×１０17ｃｍ-3であり得る。
【００９２】
本実施形態によれば、マスク層１５０のマスク開口部１５０Ｇの形状および配置により、任意の形状および配置でμＬＥＤ２２０を構成する半導体ロッド２を形成できる。
【００９３】
図６Ｄに示すように、素子分離領域２４０を規定する空間を埋め込み絶縁物２５で満たす。埋め込み絶縁物２５の材料および形成方法は、任意である。図示されている例において、埋め込み絶縁物２５の上面は平坦化され、ｐ−ＧａＮ層２１ｐの上面と同一のレベルに位置している。本実施形態では、インクジェット法を用いて選択的に素子分離領域２４０に対して熱硬化性樹脂を滴下し、しばらく静置することで表面を平坦化する。その後加熱して樹脂を硬化させる。
【００９４】
図６Ｅに示すように、埋め込み絶縁物２５およびマスク層１５０の一部にＴｉＮ層５０に達する貫通孔（スルーホール）２６を形成する。このスルーホール２６は、金属プラグ２４の位置および形状を規定する。スルーホール２６は、例えば一辺が５μｍ以上の矩形形状、また直径５μｍ以上の円形を有している。また、スルーホール２６は、例えば図１Ｄおよび図１Ｅに示されるような形状を有する金属プラグ２４を収容する形状を有していてもよい。
【００９５】
図６Ｆに示すように、スルーホール２６を埋める金属プラグ２４を形成し、フロントプレーン２００の上面を平坦化する。その後、第１コンタクト電極３１および第２コンタクト電極３２を形成する。平坦化は、例えば、エッチバック、選択成長、ＣＭＰ、またはリフトオフなどの各種のプロセスによって行うことができる。
【００９６】
金属プラグ２４は、ＴｉＮ層５０にオーミック接触を行うため、例えばチタニウム（Ｔｉ）および／またはアルミニウム（Ａｌ）などの金属から形成され得る。金属プラグ２４は、ｎ−ＧａＮ層２２ｎに接触する部分にＴｉを含む金属の層（例えばＴｉＮ層）を有していることが好ましい。Ｔｉを含む金属の層の存在は、ｎ−ＧａＮまたはＴｉＮに対して低抵抗のｎ型オーミック接触を実現することに寄与する。例えば、金属プラグ２４とＴｉＮ層５０との界面に存在するＴｉＮ層は、ＴｉＮ層５０に接触するＴｉ層を形成した後、例えば６００℃程度の熱処理を３０秒間行うことによって形成され得る。
【００９７】
第１および第２コンタクト電極３１、３２は、金属層の堆積およびパターニングによって形成され得る。第１コンタクト電極３１とμＬＥＤ２２０のｐ−ＧａＮ層２１ｐとの間では、金属−半導体界面が形成される。ｐ型のオーミック接触を実現するため、第１コンタクト電極３１の材料は、例えば白金（Ｐｔ）および／またはパラジウム（Ｐｄ）などの仕事関数が大きい金属から選択され得る。ＰｔまたはＰｄの層（厚さ：約５０ｎｍ）を形成した後、例えば、３５０℃以上４００℃以下の温度で３０秒程度の熱処理が行われ得る。ｐ−ＧａＮ層２１ｐに直接に接触する部分にＰｔまたはＰｄの層が存在していれば、その層の上には他の金属、例えばＴｉ層（厚さ：約５０ｎｍ）および／またはＡｕ層（厚さ：約２００ｎｍ）が積層されていてもよい。
【００９８】
ｐ−ＧａＮ層２１ｐの上部には、ｐ型不純物が相対的に高濃度にドープされた領域が形成されていてもよい。第２コンタクト電極３２は、半導体ではなく、金属プラグ２４と電気的に接続される。このため、第２コンタクト電極３２の材料は、広い範囲から選択可能である。第１コンタクト電極３１および第２コンタクト電極３２は、一枚の連続した金属層をパターニングすることによって形成されてもよい。このパターニングは、リフトオフも含む。第１コンタクト電極３１および第２コンタクト電極３２の厚さが相互に等しいと、後述するＴＦＴ４０などの、バックプレーン４００における電気回路との接続が容易になる。
【００９９】
第１および第２コンタクト電極３１、３２を形成した後、これらは層間絶縁層（厚さ：例えば１０００ｎｍから１５００ｎｍ）３８によって覆われる。ある好ましい例において、層間絶縁層３８の上面はＣＭＰ処理などによって平坦化され得る。上面が平坦化された層間絶縁層３８の厚さは、「平均厚さ」を意味する。
【０１００】
図６Ｇに示すように、層間絶縁層３８にコンタクトホール３９を形成する。コンタクトホール３９は、バックプレーン４００の電気回路をフロントプレーン２００のμＬＥＤ２２０に電気的に接続するために使用される。
【０１０１】
再び図５を参照して、バックプレーン４００の電気回路に含まれるＴＦＴの構造例および形成方法を以下に説明する。
【０１０２】
図５に示されている例において、ＴＦＴ４０は、層間絶縁層３８上に形成されたドレイン電極４１およびソース電極４２と、ドレイン電極４１およびソース電極４２のそれぞれの上面の少なくとも一部に接触する半導体薄膜４３と、半導体薄膜４３上に形成されたゲート絶縁膜４４と、ゲート絶縁膜４４上に形成されたゲート電極４５とを有している。図示されている例において、ドレイン電極４１およびソース電極４２は、それぞれ、ビア電極３６によって第１コンタクト電極３１および第２コンタクト電極３２に接続されている。これらＴＦＴ４０の構成要素は、公知の半導体製造技術によって形成される。
【０１０３】
半導体薄膜４３は、多結晶シリコン、非晶質シリコン、酸化物半導体、および／または窒化ガリウム系半導体から形成され得る。多結晶シリコンは、例えば薄膜堆積技術によって非晶質シリコンを中間層３００の層間絶縁層３８上に堆積した後、非晶質シリコンをレーザビームで結晶化することにより、形成され得る。このようにして形成される多結晶シリコンは、ＬＴＰＳ（Low-Temperature Polｙ Silicon）と称される。多結晶シリコンはリソグラフィおよびエッチング工程で所望の形状にパターニングされる。
【０１０４】
図５におけるＴＦＴ４０は、絶縁層（厚さ：例えば５００ｎｍ〜３０００ｎｍ）４６に覆われている。絶縁層４６には、不図示の開口孔が設けられ、ＴＦＴ４０の例えばゲート電極４５を外部のドライバ集積回路素子などに接続することを可能にしている。絶縁層４６の上面も平坦化されていることが好ましい。バックプレーン４００の電気回路は、図示されていないＴＦＴ、キャパシタ、およびダイオードなどの回路要素を含み得る。このため、絶縁層４６は、複数の絶縁層が積層された構成を有していてもよく、その場合の各絶縁層には、必要に応じて回路要素を接続するビア電極が設けられ得る。また、各絶縁層上には、必要に応じて配線が形成され得る。
【０１０５】
本実施形態におけるバックプレーン４００は、公知のバックプレーン（例えばＴＦＴ基板）と同様の構成を有することができる。ただし、本開示のバックプレーン４００は、下層に位置するμＬＥＤ２２０の上に半導体製造技術によって形成される点に特徴を有している。このため、例えばＴＦＴ４０のドレイン電極４１およびソース電極４２は、フロントプレーン２００を覆うように堆積した金属層をパターニングすることによって形成され得る。このようなパターニングは、リソグラフィ技術による高精度の位置合わせを可能にする。特に本実施形態では、フロントプレーン２００および／または中間層３００がいずれも平坦化されているため、リソグラフィの解像度を高めることが可能になる。その結果、例えば２０μｍ以下、極端な例では５μｍ以下の微細ピッチで配列された多数のμＬＥＤ２２０を備えるデバイスを歩留まり良く、かつ、低価格で製造することが可能になる。
【０１０６】
図５に示されるＴＦＴ４０の構成は、一例である。説明をわかりやすくするため、ＴＦＴ４０のドレイン電極４１が第１コンタクト電極３１に電気的に接続されている例を説明しているが、ＴＦＴ４０のドレイン電極４１はバックプレーン４００内の他の回路要素または配線に接続されていてもよい。また、ＴＦＴ４０のソース電極４２は、第２コンタクト電極３２に電気的に接続されている必要はない。第２コンタクト電極３２は、μＬＥＤ２２０のｎ−ＧａＮ層２２ｎに共通して所定の電位を与える配線（例えばグランド配線）に接続され得る。
【０１０７】
本実施形態において、バックプレーン４００の電気回路は、第１コンタクト電極３１および第２コンタクト電極３２にそれぞれ接続された複数の金属層（ドレイン電極４１およびソース電極４２として機能する金属層）を有している。また、本実施形態において、複数の第１コンタクト電極３１は、それぞれ、複数のμＬＥＤ２２０のｐ−ＧａＮ層２１ｐを覆い、遮光層または反射層として機能する。個々の第１コンタクト電極３１は、μＬＥＤ２２０の上面、すなわち、ｐ−ＧａＮ層２１ｐの上面の全体を全て覆っている必要はない。第１コンタクト電極３１の形状、サイズ、および位置は、十分に低いコンタクト抵抗を実現し、かつ、発光層２３から放射された光がＴＦＴ４０のチャネル領域に入射することを充分に抑制するように決定される。なお、発光層２３から放射された光がＴＦＴ４０のチャネル領域に入射しないようにすることは、他の金属層を適切な位置に配置することによっても実現し得る。
【０１０８】
本開示の実施形態によれば、素子分離領域２４０を金属プラグ２４および埋め込み絶縁物２５によって埋め込んで実現した平坦な上面を有するフロントプレーン２００上に、平坦化された上面を有する中間層３００を形成する。これらの構造（下部構造）は、その上にＴＦＴなどの回路要素を形成するベースとして機能する。ＴＦＴのための半導体を堆積するとき、あるいは、堆積後に熱処理をするとき、上記の下部構造は、例えば３５０℃以上の温度で処理される。このため、素子分離領域２４０内の埋め込み絶縁物２５および中間層３００に含まれる層間絶縁層３８は、３５０℃以上の熱処理によっても劣化しない材料から形成されることが好ましい。例えばポリイミドおよびＳＯＧ（Spin-on Glass）は、好適に用いられ得る。
【０１０９】
バックプレーン４００における電気回路が含むＴＦＴの構成は、上記の例に限定されない。
【０１１０】
図７は、ＴＦＴの他の例を模式的に示す断面図である。図８は、ＴＦＴの更に他の例を模式的に示す断面図である。
【０１１１】
図７の例において、ＴＦＴ４０は、層間絶縁層３８上に形成されたドレイン電極４１、ソース電極４２、およびゲート電極４５と、ゲート電極４５上に形成されたゲート絶縁膜４４と、ゲート絶縁膜４４上に形成され、ドレイン電極４１およびソース電極４２のそれぞれの上面の少なくとも一部に接触する半導体薄膜４３とを有している。図示されている例において、ドレイン電極４１およびソース電極４２は、それぞれ、ビア電極３６によって第１コンタクト電極３１および第２コンタクト電極３２に接続されている。
【０１１２】
図８の例において、ＴＦＴ４０は、層間絶縁層３８上に形成された半導体薄膜４３と、層間絶縁層３８上に形成され、それぞれが半導体薄膜４３の一部に接触するドレイン電極４１およびソース電極４２と、半導体薄膜４３上に形成されたゲート絶縁膜４４と、ゲート絶縁膜４４上に形成されたゲート電極４５とを有している。図示されている例において、ドレイン電極４１およびソース電極４２は、それぞれ、ビア電極３６によって第１コンタクト電極３１および第２コンタクト電極３２に接続されている。
【０１１３】
ＴＦＴ４０の構成は、上記の例に限定されない。本開示の実施形態では、ＴＦＴ４０を形成する工程の初期段階において、中間層３００における層間絶縁層３８のコンタクトホール３９を介してフロントプレーン２００の第１および第２コンタクト電極３１、３２に接続される複数の金属層が形成される。これらの金属層は、ＴＦＴ４０のドレイン電極４１またはソース電極４２であり得るが、それらに限定されない。
【０１１４】
本実施形態におけるドレイン電極４１およびソース電極４２は、平坦化された中間層３００における層間絶縁層３８上に金属層を堆積した後、フォトリソグラフィおよびエッチング工程でパターニングされる。このため、フロントプレーン２００（中間層３００）とバックプレーン４００との間で、歩留まり低下を招くような位置合わせずれは生じない。
【０１１５】
μＬＥＤ２２０から放射された光を基板１００が透過して表示などを行う場合のＴｉＮ層５０の厚さは、前述したように例えば５ｎｍ以上２０ｎｍ以下であり得る。ＴｉＮ層５０は、サファイア、単結晶シリコン、またはＳｉＣから形成された基板１００と組み合わせて好適に利用され得るが、基板１００は、これらの基板に限定されない。
【０１１６】
ＴｉＮ層５０は、電気導電性を有する。本開示の実施形態では、広い範囲にわたって多数のμＬＥＤ２２０が配列され、少なくとも１個の金属プラグ２４によってμＬＥＤ２２０のｎ−ＧａＮ層２２ｎがバックプレーン４００の電気回路に接続される。このため、ｎ−ＧａＮ層２２ｎから金属プラグ２４に流れる電流に対する電気抵抗成分（シート抵抗）が高すぎると、消費電力の増加を招いてしまう。ＴｉＮ層５０は、結晶成長時には格子不整合を緩和するバッファ層として機能して結晶欠陥密度を低減することに寄与するとともに、デバイスの動作時には、上記の電気抵抗成分を低下させることに寄与する。ＴｉＮ層５０の厚さは、電気抵抗成分を低下させて基板側電極として機能させるという観点から、１０ｎｍ以上であることが好ましく、１２ｎｍ以上であることが更に好ましい。一方、μＬＥＤ２２０から放射された光を透過させるという観点からは、ＴｉＮ層５０の厚さを例えば２０ｎｍ以下にすることが好ましい。
【０１１７】
１枚の連続したＴｉＮ層５０が全てのμＬＥＤ２２０におけるｎ−ＧａＮ層２２ｎに電気的に接続しているため、金属プラグ２４と個々のμＬＥＤ２２０のｎ−ＧａＮ層２２ｎとの電気的導通が確保される。この例において、ＴｉＮ層５０は、複数のμＬＥＤ２２０のｎ側共通電極として機能する。本開示の実施形態では、複数のμＬＥＤ２２０における第２導電側の電極が半導体層またはＴｉＮ層によって共通化されているため、断線に起因して一部のμＬＥＤ２２０に導通不良が生じるという問題が回避される。
【０１１８】
トレンチは、埋め込み絶縁物２５によって埋められる。具体的には、例えば熱硬化性のポリイミドなどの樹脂材料を塗布した後、例えば４００℃で６０分間の熱処理によって樹脂材料を硬化させることにより、埋め込み絶縁物２５を形成できる。埋め込み絶縁物２５は、樹脂から形成されている必要はなく、例えばシリコン窒化物、シリコン酸化物などの無機絶縁材料から形成されていてもよい。
【０１１９】
本開示の実施形態では、バックプレーン４００に含まれるＴＦＴおよびその他の構成要素を半導体製造技術によってフロントプレーン２００および中間層３００の上層に形成するため、これらの構成要素を形成するためのプロセス温度に耐える材料を用いてフロントプレーン２００および中間層３００を形成する必要がある。例えば、埋め込み絶縁物２５、層間絶縁層３８、絶縁層４６は、有機材料から形成され得るが、この有機材料はバックプレーン４００を形成するプロセスの最高温度に耐える必要がある。具体的には、ＴＦＴを形成する工程で例えば３００℃を超えるような熱処理が行われる場合、３００℃の熱処理でも劣化しにくい耐熱性のある樹脂材料（たとえばポリイミド）から、埋め込み絶縁物２５、層間絶縁層３８、および／または絶縁層４６を形成することができる。
【０１２０】
埋め込み絶縁物２５、層間絶縁層３８および絶縁層４６は、それぞれ、単層構造を有している必要はなく、多層構造を有していてもよい。多層構造は、例えば有機材料と無機材料の積層物（stack）を含み得る。
【０１２１】
上記の例における金属プラグ２４の上面は、各μＬＥＤ２２０の上面とほぼ同じレベルにあるため、その上に半導体製造技術によってＴＦＴ４０などの回路要素および微細な配線を高い精度で形成することが可能になる。
【０１２２】
上記の例では、スルーホール２６を埋める金属プラグ２４が用いられているが、前述したように、金属プラグ２４の形態はさまざまであり得る。
【産業上の利用可能性】
【０１２３】
本発明の実施形態は、新しいマイクロＬＥＤデバイスを提供する。マイクロＬＥＤデバイスは、ディスプレイとして用いられる場合、スマートフォン、タブレット端末、車載用ディスプレイ、および中小型から大型のテレビジョン装置に広く適用され得る。マイクロＬＥＤデバイスの用途は、ディスプレイに限定されない。
【符号の説明】
【０１２４】
２１・・・第１半導体層、２２・・・第２半導体層、２３・・・発光層、２４・・・金属プラグ、２５・・・埋め込み絶縁物、３１・・・第１コンタクト電極、３２・・・第２コンタクト電極、３６・・・ビア電極、３８・・・層間絶縁層、１００・・・結晶成長基板、２００・・・フロントプレーン、２２０・・・μＬＥＤ、２４０・・・素子分離領域、３００・・・中間層、４００・・・バックプレーン、１０００・・・μＬＥＤデバイス
【図１Ａ】
2020136848.tif 000003
【図１Ｂ】
2020136848.tif 000004
【図１Ｃ】
2020136848.tif 000005
【図１Ｄ】
2020136848.tif 000006
【図１Ｅ】
2020136848.tif 000007
【図２】
2020136848.tif 000008
【図３】
2020136848.tif 000009
【図４Ａ】
2020136848.tif 000010
【図４Ｂ】
2020136848.tif 000011
【図４Ｃ】
2020136848.tif 000012
【図４Ｄ】
2020136848.tif 000013
【図４Ｅ】
2020136848.tif 000014
【図４Ｆ】
2020136848.tif 000015
【図４Ｇ】
2020136848.tif 000016
【図５】
2020136848.tif 000017
【図６Ａ】
2020136848.tif 000018
【図６Ｂ】
2020136848.tif 000019
【図６Ｃ】
2020136848.tif 000020
【図６Ｄ】
2020136848.tif 000021
【図６Ｅ】
2020136848.tif 000022
【図６Ｆ】
2020136848.tif 000023
【図６Ｇ】
2020136848.tif 000024
【図７】
2020136848.tif 000025
【図８】
2020136848.tif 000026
【手続補正書】
【提出日】令和3年6月21日(2021.6.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の開口部を有するマスク層によって上面が覆われた結晶成長基板と、
前記結晶成長基板に支持されたフロントプレーンであって、第１導電型の第１半導体層および第２導電型の第２半導体層を有する１本または複数本の半導体ロッドをそれぞれが含む複数のマイクロＬＥＤ、ならびに前記複数のマイクロＬＥＤの間に位置する素子分離領域を含み、前記素子分離領域が、前記第２半導体層に電気的に接続された少なくともひとつの金属プラグを有している、フロントプレーンと、
前記フロントプレーンに支持された中間層であって、それぞれが前記複数のマイクロＬＥＤの前記第１半導体層に電気的に接続された複数の第１コンタクト電極、および前記金属プラグに接続された少なくともひとつの第２コンタクト電極を含む、中間層と、
前記中間層に支持されたバックプレーンであって、前記複数の第１コンタクト電極および前記少なくともひとつの第２コンタクト電極を介して前記複数のマイクロＬＥＤに電気的に接続された電気回路を有し、前記電気回路は複数の薄膜トランジスタを含む、バックプレーンと
を備え、
前記結晶成長基板は、導電性表面を有する窒化チタニウム層を前記上面に有し、
前記マスク層が有する前記複数の開口部は、それぞれが前記半導体ロッドの位置を規定する複数のマスク開口部と、前記金属プラグを前記結晶成長基板の前記上面における前記窒化チタニウム層の前記導電性表面に電気的に接続するコンタクト開口部とを有し、
各マイクロＬＥＤの前記第２半導体層は、前記第１半導体層よりも前記結晶成長基板に近く、各マイクロＬＥＤの前記第２半導体層は、前記窒化チタニウム層の前記導電性表面に接触しており、
各マイクロＬＥＤが有する前記第１半導体層および前記第２半導体層は、前記マスク層が有する前記複数の開口部内に位置する前記窒化チタニウム層の前記導電性表面から選択的に成長したエピタキシャル層であり、
前記複数の薄膜トランジスタのそれぞれは、前記フロントプレーンおよび／または前記中間層上に堆積した半導体層を有している、マイクロＬＥＤデバイス。
【請求項２】
前記複数のマイクロＬＥＤは、第１の波長で発光する第１マイクロＬＥＤと、前記第１の波長とは異なる第２の波長で発光する第２マイクロＬＥＤとを含み、
前記第１マイクロＬＥＤが有する前記第１半導体層および前記第２半導体層を構成する前記複数の半導体ロッドの太さは、前記第２マイクロＬＥＤが有する前記第１半導体層および前記第２半導体層を構成する前記複数の半導体ロッドの太さとは異なる、請求項１に記載のマイクロＬＥＤデバイス。
【請求項３】
前記複数のマスク開口部は、複数の第１のマスク開口部と、それぞれが各第１のマスク開口部の大きさおよび／または形状とは異なる大きさおよび／または形状を有する複数の第２のマスク開口部を含む、請求項１または２に記載のマイクロＬＥＤデバイス。
【請求項４】
前記マスク層は、導電材料から形成されており、前記複数のマイクロＬＥＤの前記第２半導体層を電気的に相互に接続する、請求項１から３のいずれかに記載のマイクロＬＥＤデバイス。
【請求項５】
前記フロントプレーンの前記素子分離領域は、前記複数のマイクロＬＥＤの間を埋める埋め込み絶縁物を有しており、前記埋め込み絶縁物は、前記金属プラグのための少なくともひとつのスルーホールを有している、請求項１から４のいずれかに記載のマイクロＬＥＤデバイス。
【請求項６】
前記フロントプレーンの前記素子分離領域は、前記複数のマイクロＬＥＤの側面をそれぞれ覆う複数の絶縁層を有しており、
前記金属プラグは、前記素子分離領域内において、前記複数の絶縁層によって囲まれた空間を埋めている、請求項１から５のいずれかに記載のマイクロＬＥＤデバイス。
【請求項７】
前記フロントプレーンは、平坦な表面を有しており、
前記平坦な表面は前記中間層に接している、請求項１から６のいずれかに記載のマイクロＬＥＤデバイス。
【請求項８】
前記中間層は、平坦な表面を有する層間絶縁層を含み、
前記層間絶縁層は、前記複数の第１コンタクト電極および前記少なくともひとつの第２コンタクト電極をそれぞれ前記電気回路に接続するための複数のコンタクトホールを有している、請求項１から７のいずれかに記載のマイクロＬＥＤデバイス。
【請求項９】
前記バックプレーンの前記電気回路は、前記複数の第１コンタクト電極および前記少なくともひとつの第２コンタクト電極にそれぞれ接続された複数の金属層を有しており、
前記複数の金属層は、前記複数の薄膜トランジスタが有するソース電極およびドレイン電極の少なくとも一方を含む、請求項１から８のいずれかに記載のマイクロＬＥＤデバイス。
【請求項１０】
前記複数のマイクロＬＥＤのそれぞれは、可視、紫外、または赤外の電磁波を放射する、請求項１から９のいずれかに記載のマイクロＬＥＤデバイス。
【請求項１１】
導電性表面を有する結晶成長基板に支持されたフロントプレーンであって、第１導電型の第１半導体層および第２導電型の第２半導体層を有する１本または複数本の半導体ロッドをそれぞれが含む複数のマイクロＬＥＤ、ならびに前記複数のマイクロＬＥＤの間に位置する素子分離領域を含み、前記素子分離領域が、前記第２半導体層に電気的に接続された少なくともひとつの金属プラグを有している、フロントプレーン、および
前記フロントプレーンに支持された中間層であって、それぞれが前記複数のマイクロＬＥＤの前記第１半導体層に電気的に接続された複数の第１コンタクト電極、および前記金属プラグに接続された少なくともひとつの第２コンタクト電極を含む、中間層、
を備える積層構造体を用意する工程と、
前記積層構造体上にバックプレーンを形成する工程であって、前記複数の第１コンタクト電極および前記少なくともひとつの第２コンタクト電極を介して前記複数のマイクロＬＥＤに電気的に接続された電気回路を有し、前記電気回路は複数の薄膜トランジスタを含む、バックプレーンを形成する工程と、
を含み、
前記積層構造体を用意する工程は、
前記導電性表面を有する窒化チタニウム層を上面に備える前記結晶成長基板を用意する工程と、
前記結晶成長基板の前記上面における複数の所定領域から、前記半導体ロッドを選択的にエピタキシャル成長させる工程を含み、
前記バックプレーンを形成する工程は、
前記積層構造体上に半導体層を堆積する工程と、
前記積層構造体上の前記半導体層をパターニングする工程と、
を含む、マイクロＬＥＤデバイスの製造方法。
【請求項１２】
前記積層構造体を用意する工程は、前記結晶成長基板の前記導電性表面を覆うマスク層であって、前記複数のマイクロＬＥＤのそれぞれに含まれる前記半導体ロッドの位置を規定する複数のマスク開口部を有するマスク層を形成する工程と、
前記複数のマスク開口部から前記半導体ロッドを選択的にエピタキシャル成長させる工程と、を含む、請求項１１に記載の製造方法。
【請求項１３】
前記積層構造体を用意する工程は、
前記複数のマスク開口部から前記半導体ロッドを選択的にエピタキシャル成長させる前記工程の後、前記金属プラグを前記結晶成長基板の前記導電性表面に接続するコンタクト開口部を前記マスク層に形成する工程を含む、請求項１２に記載の製造方法。
【請求項１４】
前記マスク開口部は、各マイクロＬＥＤの発光波長に応じたサイズを有している、請求項１１から１３のいずれかに記載の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本開示のマイクロＬＥＤデバイスは、例示的な実施形態において、複数の開口部を有するマスク層によって上面が覆われた結晶成長基板と、前記結晶成長基板に支持されたフロントプレーンであって、第１導電型の第１半導体層および第２導電型の第２半導体層を有する１本または複数本の半導体ロッドをそれぞれが含む複数のマイクロＬＥＤ、ならびに前記複数のマイクロＬＥＤの間に位置する素子分離領域を含み、前記素子分離領域が、前記第２半導体層に電気的に接続された少なくともひとつの金属プラグを有している、フロントプレーンと、前記フロントプレーンに支持された中間層であって、それぞれが前記複数のマイクロＬＥＤの前記第１半導体層に電気的に接続された複数の第１コンタクト電極、および前記金属プラグに接続された少なくともひとつの第２コンタクト電極を含む、中間層と、前記中間層に支持されたバックプレーンであって、前記複数の第１コンタクト電極および前記少なくともひとつの第２コンタクト電極を介して前記複数のマイクロＬＥＤに電気的に接続された電気回路を有し、前記電気回路は複数の薄膜トランジスタを含む、バックプレーンとを備える。前記結晶成長基板は、導電性表面を有し、前記マスク層が有する前記複数の開口部は、それぞれが前記半導体ロッドの位置を規定する複数のマスク開口部と、前記金属プラグを前記結晶成長基板の前記導電性表面に接続するコンタクト開口部とを有し、前記複数の薄膜トランジスタのそれぞれは、前記フロントプレーンおよび／または前記中間層上に堆積した半導体層を有している。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
本開示のマイクロＬＥＤデバイスの製造方法は、例示的な実施形態において、導電性表面を有する結晶成長基板に支持されたフロントプレーンであって、第１導電型の第１半導体層および第２導電型の第２半導体層を有する１本または複数本の半導体ロッドをそれぞれが含む複数のマイクロＬＥＤ、ならびに前記複数のマイクロＬＥＤの間に位置する素子分離領域を含み、前記素子分離領域が、前記第２半導体層に電気的に接続された少なくともひとつの金属プラグを有している、フロントプレーン、および前記フロントプレーンに支持された中間層であって、それぞれが前記複数のマイクロＬＥＤの前記第１半導体層に電気的に接続された複数の第１コンタクト電極、および前記金属プラグに接続された少なくともひとつの第２コンタクト電極を含む、中間層、を備える積層構造体を用意する工程と、前記積層構造体上にバックプレーンを形成する工程であって、前記複数の第１コンタクト電極および前記少なくともひとつの第２コンタクト電極を介して前記複数のマイクロＬＥＤに電気的に接続された電気回路を有し、前記電気回路は複数の薄膜トランジスタを含む、バックプレーンを形成する工程とを含む。前記積層構造体を用意する工程は、前記結晶成長基板の上面における複数の所定領域から、前記半導体ロッドを選択的にエピタキシャル成長させる工程を含み、前記バックプレーンを形成する工程は、前記積層構造体上に半導体層を堆積する工程と、前記積層構造体上の前記半導体層をパターニングする工程とを含む。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
ある実施形態において、前記積層構造体を用意する工程は、前記結晶成長基板の前記導電性表面を覆うマスク層であって、前記複数のマイクロＬＥＤのそれぞれに含まれる前記半導体ロッドの位置を規定する複数のマスク開口部を有するマスク層を形成する工程と、前記複数のマスク開口部から前記半導体ロッドを選択的にエピタキシャル成長させる工程と、を含む。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
ある実施形態において、前記積層構造体を用意する工程は、前記複数のマスク開口部から前記半導体ロッドを選択的にエピタキシャル成長させる前記工程の後、前記金属プラグを前記結晶成長基板の前記導電性表面に接続するコンタクト開口部を前記マスク層に形成する工程を含む。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
発光層２３の典型例は、少なくともひとつのＩｎＧａＮ井戸層を含む。発光層２３が複数のＩｎＧａＮ井戸層を含む場合、それぞれのＩｎＧａＮ井戸層の間には、ＩｎＧａＮ井戸層よりもバンドギャップが大きなＧａＮ障壁層またはＡｌＧａＮ障壁層が配置され得る。ＩｎＧａＮ井戸層およびＡｌＧａＮ障壁層は、それぞれＩｎＡｌＧａＮ井戸層およびＩｎＡｌＧａＮ障壁層であってもよい。ＩｎＧａＮ井戸層のバンドギャップは、発光波長を規定する。具体的には、真空中における発光波長をλ［ｎｍ］、バンドギャップをＥｇ［エレクトロンボルト：ｅＶ］とすると、λ×Ｅｇ＝１２４０の関係が成立する。従って、例えばλ＝４５０ｎｍの青色光を放射させるには、ＩｎＧａＮ井戸層のバンドギャップＥｇを約２．７６ｅＶに調整すればよい。ＩｎＧａＮ井戸層のバンドギャップは、ＩｎＧａＮ井戸層におけるＩｎ組成比率に応じて調整され得る。ＩｎＡｌＧａＮ井戸層を用いる場合は、同様にＩｎおよびＡｌ組成比率に応じてバンドギャップが調整され得る。一般的には、基板１００上に成長するＩｎＧａＮ井戸層におけるＩｎ組成比率は、基板１００の全面において、ほぼ同一の値を持つ。このため、同一の基板１００上に形成された複数のμＬＥＤ２２０は、ほぼ等しい波長を有する光を放射することになる。しかし、本開示の実施形態によれば、大きさが異なる多数のマスク開口部１５０Ｇから選択的に太さの異なる半導体ロッド２をエピタキシャル成長させるため、太さに応じて異なる波長の光を複数のμＬＥＤ２２０から放射させることが可能になる。言い換えると、複数のμＬＥＤ２２０は、第１の波長で発光する第１マイクロＬＥＤと、第１の波長とは異なる第２の波長で発光する第２マイクロＬＥＤとを含み得る。また、更に他の波長で発光するμＬＥＤ２２０を含んでいてもよい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正の内容】
【００６６】
＜バックプレーン＞
バックプレーン４００は、図１Ａにおいて不図示の電気回路を有している。電気回路は、複数の第１コンタクト電極３１および少なくともひとつの第２コンタクト電極３２を介して、複数のμＬＥＤ２２０に電気的に接続されている。電気回路は、複数の薄膜トランジスタ（ＴＦＴ）およびその他の回路要素を含む。後述するように、ＴＦＴのそれぞれは、基板１００に支持されたフロントプレーン２００および／または中間層３００上に堆積した半導体層を有している。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正の内容】
【００８０】
図４Ｇに示すように、中間層３００上にバックプレーン４００を形成する。本開示において特徴的な点は、バックプレーン４００を中間層３００上に張り付けるのではなく、バックプレーン４００を構成する各種の電子素子および配線を、半導体製造技術により、フロントプレーン２００および中間層３００を含む積層構造体の上に直接に形成することにある。この結果、バックプレーン４００に含まれる複数のＴＦＴのそれぞれは、基板１００に支持されたフロントプレーン２００および中間層３００からなる積層構造体の上に堆積した半導体層を有している。
【国際調査報告】
2020136848.tif 000027
2020136848.tif 000028
2020136848.tif 000029
2020136848.tif 000030