(57)【特許請求の範囲】
【請求項１】
液晶を挟持する第１および第２の基板のうちの第１の基板上には、画素電極および該画素電極を制御する薄膜トランジスタがマトリクス状に配置され、前記薄膜トランジスタのソース領域にデータ線が電気的に接続された電気光学装置において、
前記第１の基板は、透明基板からなり、
前記データ線は、前記第１および第２の基板のうちの一方の基板側から入射した光の反射を防止する反射防止膜の上に堆積され、
前記データ線及び前記反射防止膜は、前記薄膜トランジスタのゲート電極及びチャネル領域を上側から覆う位置に形成されていること
を特徴とする電気光学装置。
【請求項２】
請求項１において、前記反射防止膜はチタンからなることを特徴とする電気光学装置。
【請求項３】
請求項１において、前記反射防止膜はチタンナイトライドからなることを特徴とする電気光学装置。
【請求項４】
請求項１において、前記反射防止膜はチタンおよびチタンナイトライドの２層からなることを特徴とする電気光学装置。
【請求項５】
請求項１において、前記データ線はアルミニウムを含むことを特徴とする請求項１に記載の電気光学装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電気光学装置、およびそれを用いた電子機器に関するものである。さらに詳しくは、ソースドレイン配線裏面における入射光の反射防止技術に関するものである。
【０００２】
【従来の技術】
液晶を挟持する一対の基板のうち、一方の基板上に画素電極および該画素電極を駆動する画素スイッチング用の薄膜トランジスタ（以下、ＴＦＴという。）を備える画素がマトリクス状に配置された電気光学装置は、各種機器の表示装置として、あるいは投射型液晶表示装置のライトバルブとして用いられている。
【０００３】
この種の電気光学装置の構成を、図２を借用して説明する。前記の画素電極１２および画素スイッチング用ＴＦＴ１０が形成された方の基板はＴＦＴアレイ基板１０などと称せられ、各画素電極１２の縦横の境界領域に沿ってデータ線９、走査線６および容量線が形成されている。このように、前記ＴＦＴアレイ基板１０に設けられたデータ線９の裏面は、前記ＴＦＴ基板１０側からの入射光、あるいは対向基板２０から入射された反射光を吸収せず、ほとんど反射することにより、トランジスタのチャネルシリコンに光が吸収されることにより光リークを引き起こすため、表示コントラストが不足し、表示の品位を低下させてしまう。
【０００４】
【発明が解決しようとする課題】
以上の問題点に鑑みて、本発明の課題は、データ線の裏面における反射光を防止することにより、コントラストの良い表示を行うことができる電気光学装置およびその製造方法を実現することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決するために、請求項１に係わる発明では、液晶を挟持する第１および第２の基板のうちの第１の基板上には、画素電極および該画素電極を制御する薄膜トランジスタがマトリクス状に配置され、前記薄膜トランジスタのソース領域にデータ線が電気的に接続された電気光学装置において、前記第１の基板は、透明基板からなり、前記データ線は、前記第１および第２の基板のうちの一方の基板側から入射した光の反射を防止する反射防止膜の上に堆積され、前記データ線及び前記反射防止膜は、前記薄膜トランジスタのゲート電極及びチャネル領域を上側から覆う位置に形成されていることを特徴とする。
【０００６】
請求項２に係る発明では、請求項１において、前記反射防止膜はチタンからなることを特徴とする。
【０００７】
請求項３に係る発明では、請求項１において、前記反射防止膜はチタンナイトライドからなることを特徴とする。
【０００８】
請求項４に係る発明では、請求項１において、前記反射防止膜はチタンおよびチタンナイトライドの２層からなることを特徴とする。
【０００９】
このように構成した電気光学装置では、ソースドレイン電極の裏面に反射防止膜が形成されているので、基板側から入射された光は、反射を防止される。従って、ソースドレイン電極の裏面からの光の反射が防止されるので、品位の高い表示を行うことができる。
【００１０】
【発明の実施の形態】
（電気光学装置の全体構成）
本発明を適用した電気光学装置の構成および動作について、図１および図２を参照して説明する。図１は、電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路図である。図２は、画素トランジスタの断面図である。これらの図において、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００１１】
図１において、電気光学装置の画面表示領域において、マトリクス状に形成された複数の画素の各々には、画素電極１２を制御するための画素スイッチング用のＴＦＴ１０が形成されており、画素信号を供給するデータ線９が当該ＴＦＴ１０のソースに電気的に接続されている。データ線９に書き込む画素信号Ｓ１、Ｓ２・・・Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線９同士に対して、グループ毎に供給するようにしてもよい。また、ＴＦＴ１０のゲートには走査線６が電気的に接続されており、所定のタイミングで、走査線６にパルス的に走査信号Ｇ１、Ｇ２・・・Ｇｍを、この順に線順次で印加するように構成されている。画素電極１２は、ＴＦＴ１０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ１０を一定期間だけそのオン状態とすることにより、データ線９から供給される画素信号Ｓ１、Ｓ２・・・Ｓｎを各画素に所定のタイミングで書き込む。このようにして画素電極１２を介して液晶に書き込まれた所定レベルの画素信号Ｓ１、Ｓ２、・・・Ｓｎは、後述する対向基板に形成された対向電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ノーマリーホワイトモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過不可能とされ、ノーマリーブラックモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過可能とされる。その結果、全体として電気光学装置からは画素信号に応じたコントラストを持つ光が出射する。
【００１２】
ここで、保持された画素信号がリークするのを防ぐために、画素電極１２と対向電極との間に形成される液晶容量と並列に蓄積容量７０を付加することがある。例えば、画素電極１２の電圧は、ソース電圧が印加された時間よりも３桁も長い時間だけ蓄積容量７０により保持される。これにより、電荷の保持特性は改善され、コントラスト比の高い電気光学装置１００が実現できる。なお、蓄積容量７０を形成する方法としては、容量を形成するための配線である容量線Ｃ１、Ｃ２、…Ｃｎとの間に形成する場合、あるいは前段の走査線Ｇ１、Ｇ２、…Ｇｎ−１との間に形成する場合のいずれであってもよい。
【００１３】
図２に示すように、電気光学装置１００は、ＴＦＴアレイ基板１０（第１の基板）と、これに対向配置される対向基板２０（第２の基板）とを備えている。ＴＦＴアレイ基板１０は、例えば石英基板からなり、対向基板２０は例えばガラス基板や石英基板からなる。ＴＦＴアレイ基板１０には、画素電極１２が設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜（図示せず。）が形成されている。画素電極１２は、たとえば、ＩＴＯ膜（インジウム・ティン・オキサイド膜）等の透明な導電性薄膜からなる。また配向膜は例えば、ポリイミド薄膜などの有機薄膜からなる。
【００１４】
ＴＦＴアレイ基板１０には、各画素電極１２に隣接する位置に、各画素電極１２をスイッチング制御する画素スイッチング用のＴＦＴ１０が形成されている。このＴＦＴ１０は、ＬＤＤ（Lightly Doped Drain）構造を有しており、トランジスタの光リークを防止するための遮光層４、走査線６（ゲート電極）、走査線Ｃ１、Ｃ２、…Ｃｎから供給される走査信号の電界によりチャネルが形成される半導体膜４のチャネル形成用領域４ｃ、走査線６と半導体層４とを絶縁するゲート絶縁膜５、データ線９（ソース電極）、半導体層４の低濃度ソース領域（ソース側ＬＤＤ領域）４ｂ並びに低濃度ドレイン領域（ドレイン側ＬＤＤ領域）４ｄ、および半導体層４の高濃度ソース領域４ａ並びに高濃度ドレイン領域４ｅを備えている。高濃度ドレイン領域４ｅには、複数の画素電極１２のうちの対応する１つが電気的に接続されている。ソース領域４ａ並びに４ｂ、およびドレイン領域４ｄ並びに４ｅは、後述のように、半導体層４においてｎ型のチャネルを形成するか、あるいはｐ型のチャネルを形成するかに応じて所定濃度のｎ型用またはｐ型用のドーパントがドープされることにより形成されている。ｎ型チャネルのＴＦＴは、動作速度が速いという利点があり、画素スイッチング用のＴＦＴとして用いられることが多い。
【００１５】
本実施例において、データ線９（ソース電極）は、アルミニウムの合金膜により構成され、データ線９（ソース電極）の下には反射防止膜８が形成されている。また、遮光層２の上には、遮光層２へ通じるコンタクトホールが形成された第１層間絶縁膜３が形成されており、走査線６（ゲート電極）、ゲート絶縁膜５の上には、高濃度ソース領域４ａへ通じるコンタクトホールおよび高濃度ドレイン領域４ｅへ通じるコンタクトホールが各々形成された第２層間絶縁膜７が形成されている。このソース領域４ａへのコンタクトホールを介して、データ線９（ソース電極）は高濃度ソース領域４ａに電気的に接続されている。さらに、データ線９（ソース電極）および第２層間絶縁膜７の上には第３層間絶縁膜１１が形成されている。ここで、画素電極１２は、第３層間絶縁膜１１の上に形成されているので、第２層間絶縁膜７および第３層間絶縁膜１１には高濃度ドレイン領域４ｅに通じるコンタクトホールが形成されている。従って、高濃度ドレイン領域４ｅへのコンタクトホールを介して画素電極１２は高濃度ドレイン領域４ｅに電気的に接続されている。なお、画素電極１２と高濃度ドレイン領域４ｅとは、データ線９と同時形成されたアルミニウム電極や走査線６と同時形成されたポリシリコン電極を中継して電気的に接続するようにしても良い。
【００１６】
ここで、ＴＦＴ１０は、好ましくは上述のようにＬＤＤ構造をもつが、低濃度ソース領域４ｂおよび低濃度ドレイン領域４ｄに相当する領域に不純物イオンの打ち込みを行わないオフセット構造を有していてもよい。また、ＴＦＴ１０は、ゲート電極６をマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度ソースおよびドレイン領域を形成したセルフアライン型のＴＦＴであってもよい。なお、本形態では、ＴＦＴ１０のゲート電極６（データ線９）をソース−ドレイン領域４ａおよび４ｅ間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにデュアルゲート（ダブルゲート）或いはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース−ドレイン領域接合部のリーク電流を防止でき、オフ時の電流を低減することが出来る。これらのゲート電極の少なくとも１個をＬＤＤ構造或いはオフセット構造にすれば、さらにオフ電流を低減でき、安定したスイッチング素子を得ることが出来る。
【００１７】
一方、対向基板２０には、その全面に渡って対向電極（共通電極）２１が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜（図示せず。）が形成されている。対向電極２１も、たとえば、ＩＴＯ膜などの透明導電性薄膜からなる。また、対向基板２０の配向膜も、ポリイミド薄膜などの有機薄膜からなる。
【００１８】
このように構成したＴＦＴアレイ基板１０と対向基板２０とは、画素電極１２と対向電極２１とが対面するように配置され、かつ、これらの基板間には、後述するのシール材により囲まれた空間内に液晶５０が封入され、挟持される。液晶５０は、画素電極１２からの電界が印加されていない状態で配向膜により所定の配向状態をとる。液晶５０は、例えば一種または数種のネマティック液晶を混合したものなどからなる。なお、シール材は、ＴＦＴアレイ基板１０と対向基板２０とをそれらの周辺で貼り合わせるための光硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のスペーサがギャップ材が配合されている。
【００１９】
このように構成した電気光学装置１００において、ＴＦＴアレイ基板１０は図３に示すように構成される。すなわち、ＴＦＴアレイ基板１０には、データ線駆動回路１０１および走査線駆動回路１０４も形成され、これらのデータ線駆動回路１０１および走査線駆動回路１０４はそれぞれ、複数のデータ線９、走査線６および容量線に各々電気的に接続されている。また、ＴＦＴアレイ基板１０にはサンプリング回路１０５が形成され、このサンプリング回路１０５には、図示しない制御回路から即時表示可能な形式に変換された画像信号が画像信号線１０６を介して供給されている。従って、走査線駆動回路１０４がパルス的に走査線６に順番に走査信号を送るのに合わせて、データ線駆動回路１０１はサンプリング回路１０５を駆動し、画像信号に応じた信号電圧をデータ線９に送る。
【００２０】
その結果、各画素では、図１および図２において、画素信号Ｓ１、Ｓ２、・・・Ｓｎが画素電極１２と対向基板２０の対向電極２１との間で一定期間保持され、液晶５０は、画素毎に印加される電圧レベルにより分子集合の配向や秩序が変化する。それ故、たとえば、ＴＦＴアレイ基板１０の側から入射した光のうち、通過可能な液晶部分に入射された光のみが、対向基板２０の側から出射されてくるので、所定の表示を行うことができる。
【００２１】
（反射防止膜の膜厚によるソースドレイン電極裏面における反射率の変動）
図４は、反射防止膜８にＴｉを形成したときのソースドレイン電極裏面における反射率の変動をプロットしたものである。四角印はＴｉが０ｎｍのとき、菱形印はＴｉが２０ｎｍのとき、三角印はＴｉが５０ｎｍのとき、バツ印はＴｉが１００ｎｍのとき、プラス印はＴｉが１５０ｎｍのとき、丸印はＴｉが２００ｎｍのときの反射率をそれぞれ示しており、Ｔｉの膜厚が厚いほど、反射率は低下する傾向を示している。
【００２２】
図５は、反射防止膜８にＴｉＮを形成したときのソースドレイン電極裏面における反射率の変動をプロットしたものである。四角印はＴｉＮが０ｎｍのとき、菱形印はＴｉＮが２０ｎｍのとき、三角印はＴｉＮが５０ｎｍのとき、バツ印はＴｉＮが１００ｎｍのとき、プラス印はＴｉＮが１５０ｎｍのとき、丸印はＴｉＮが２００ｎｍのときの反射率をそれぞれ示しており、ＴｉＮの膜厚が厚いほど、反射率は低下する傾向を示す。
【００２３】
図６は、反射防止膜８として、Ｔｉを２０ｎｍを形成し、その上にＴｉＮを形成したときのソースドレイン電極裏面における反射率の変動をプロットしたものである。四角印はＴｉＮが０ｎｍのとき、菱形印はＴｉＮが２０ｎｍのとき、三角印はＴｉＮが５０ｎｍのとき、バツ印はＴｉＮが１００ｎｍのとき、プラス印はＴｉＮが１５０ｎｍのとき、丸印はＴｉＮが２００ｎｍのときの反射率をそれぞれ示しており、ＴｉＮの膜厚が厚いほど、反射率は低下する傾向を示しており、Ｔｉ単層あるいはＴｉＮ単層よりも低い反射率となることがわかる。
【００２４】
（対向基板の製造方法）
一方、図３および図４に示した対向基板２０については、ガラス基板等が先ず用意され、対向基板側遮光膜２３、および表示領域と非表示領域とを区切るための周辺見切り５３（図２８を参照。）が例えば金属クロムをスパッタした後、フォトリソグラフィ工程、エッジング工程を経て形成される。なお、対向基板側遮光膜２３および表示画面の周辺見切り５３（図２８を参照）は、Ｃｒ、Ｎｉ、Ａｌなどの金属材料の他、カーボンやＴｉをフォトレジストに分散した樹脂ブラックなどの材料から形成することもある。
【００２５】
次に、対向基板２０の全面にスパッタ処理等により、ＩＴＯ等の透明導電性薄膜を、約５０ｎｍ〜約２００ｎｍの厚さに堆積することにより、対向電極２１を形成する。更に、対向電極２１の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜が形成される。
【００２６】
（電気光学装置の製造方法）
このように構成した電気光学装置１００のうち、ＴＦＴアレイ基板１０の製造方法について、図２を用いて説明する。
【００２７】
図２に示すように、石英基板、ハードガラス等の透明基板１を用意する。透明基板１については、Ｎ2 （窒素）等の不活性ガス雰囲気且つ約９００℃〜約１３００℃の高温でアニール処理し、後に実施される高温プロセスにおいて歪みが少なくなるように前処理しておくことが好ましい。即ち、製造プロセスにおける最高温度に合わせて予め透明基板１を同じ温度かそれ以上で熱処理しておく。
【００２８】
次に、透明基板１の上に、例えば、タングステンシリサイドをスパッタ法により１００〜１０００ｎｍ程度の厚さに堆積することにより得る。本実施例においてはタングステンシリサイドを４００ｎｍの厚さに堆積した。なお、この遮光層２の材料は本実施例に限定されるものではなく、作製するデバイスの熱プロセス最高温度に対して安定な材料であればどのような材料を用いても問題はない。例えば他にもタングステン，モリブデン，タンタルなどの高融点金属や多結晶シリコン、さらにはモリブデンシリサイド等のシリサイドが好ましい材料として用いられ、形成法もスパッタ法の他、ＣＶＤ法、電子ビーム加熱蒸着法などを用いることができる。
【００２９】
次に、遮光層２の上に、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第１層間絶縁膜３を形成する。第１層間絶縁膜３の層厚は、約５００ｎｍ〜約１５００ｎｍが好ましい。
【００３０】
続いて、第１層間絶縁膜３の上に、約４５０℃〜約５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００ｃｃ／ｍｉｎ〜約６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）により、アモルファスシリコン膜を形成する。その後、窒素雰囲気中で、約６００℃〜約７００℃にて約１時間〜約１０時間、好ましくは、約４時間〜約６時間のアニール処理を施することにより、ポリシリコン膜５を約５０ｎｍ〜約２００ｎｍの厚さ、好ましくは約１００ｎｍの厚さとなるまで固相成長させる。
【００３１】
この際、画素スイッチング用のＴＦＴ１０をｎチャネル型とする場合には、当チャネル形成用領域にＳｂ（アンチモン）、Ａｓ（砒素）、Ｐ（リン）などのＶ族元素のドーパンドを僅かにイオン注入等によりドープしてもよい。また、画素スイッチング用ＴＦＴ１０をｐチャネル型とする場合には、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）などのIII 族元素のドーパンドを僅かにイオン注入等によりドープしても良い。なお、アモルファスシリコン膜を経ないで、減圧ＣＶＤ法等によりポリシリコン膜６を直接形成しても良い。あるいは、減圧ＣＶＤ法等により堆積したポリシリコン層にシリコンイオンを打ち込んで一旦非晶質化（アモルファス化）し、その後アニール処理等により再結晶化させてポリシリコン膜５を形成しても良い。
【００３２】
ＴＦＴ１０を構成する半導体層４を約９００℃〜約１３００℃の温度、好ましくは約１０００℃の温度により熱酸化することにより、約３０ｎｍの比較的薄い熱酸化シリコン膜をゲート絶縁膜５として形成し、さらに減圧ＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜を約５０ｎｍの比較的薄い厚さに堆積し、多層構造を持つゲート絶縁膜５を形成する。この結果、半導体層４の厚さは、約３０ｎｍ〜約１５０ｎｍの厚さ、好ましくは約３５ｎｍ〜約５０ｎｍの厚さとなる。このように高温熱酸化時間を短くすることにより、８インチ程度の大型ウエーハを使用する場合に熱による反りを防止することが出来る。但し、ポリシリコン層６に対する熱酸化のみで単一層構造を持つゲート絶縁膜５を形成してもよい。また、この工程では、第１電極１ｆとなる半導体層部分に、例えば、Ｐイオンをドーズ量約３×１０12／ｃｍ2でドープして低抵抗化させておく。
【００３３】
減圧ＣＶＤ法等によりポリシリコン層６を堆積した後、リン（Ｐ）を熱拡散し、ポリシリコン膜６を導電化する。又は、Ｐイオンをポリシリコン膜の成膜と同時に導入したドープトシリコン膜を用いても良い。
【００３４】
つぎに、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、走査線６（ゲート電極）および容量線を形成する。これらの容量線および走査線６の層厚は、例えば、約３５０ｎｍである。
【００３５】
次に、図２に示したＴＦＴ１０をＬＤＤ構造を持つｎチャネル型のＴＦＴとする場合、半導体層４に、まず低濃度ソース領域４ｂおよび低濃度ドレイン領域４ｄを形成するために、走査線６（ゲート電極）を拡散マスクとして、ＰなどのＶ族元素のドーパントを低濃度で（例えば、Ｐイオンを１×１０13／ｃｍ2 〜３×１０13／ｃｍ2 のドース量にて）ドープする。これにより走査線６（ゲート電極）下の半導体層４は、チャネル形成用領域５ｃとなる。
【００３６】
続いて、ＴＦＴ１０の高濃度ソース領域４ａおよび高濃度ドレイン領域４ｅを形成するために、走査線６（ゲート電極）よりも幅の広いマスクでレジストマスクを走査線６（ゲート電極）上に形成した後、同じくＰなどのＶ族元素のドーパンドを高濃度で（例えば、Ｐイオンを１〜３×１０15／ｃｍ2 のドース量にて）ドープする。また、ＴＦＴ１０をｐチャネル型とする場合、半導体層４に、低濃度ソース領域４ｂおよび低濃度ドレイン領域４ｄ並びに高濃度ソース領域４ａおよび高濃度ドレイン領域４ｅを形成するために、ＢなどのIII 族元素のドーパンドを用いてドープする。なお、低濃度のドープを行わずに、オフセット構造のＴＦＴとしても良く、走査線６（ゲート電極）をマスクとして、Ｐイオン、Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしても良い。この不純物のドープにより容量線および走査線６はさらに低抵抗化する。
【００３７】
これらの工程と同時並行して、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴから構成される相補型構造を持つデータ線駆動回路３１および走査線駆動回路３２等の周辺回路（図３参照）をＴＦＴアレイ基板１０上の周辺部に形成する。このように、本実施の形態において画素スイッチング用ＴＦＴ１０はポリシリコンＴＦＴであるので、画素スイッチング用ＴＦＴ１０の形成時にほぼ同一工程で、データ線駆動回路３１および走査線駆動回路３２等の周辺回路を形成することができ、製造上有利である。
【００３８】
次に、ＴＦＴ１０における走査線６（ゲート電極）、容量線および走査線６を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第１層間絶縁膜４を形成する。第１層間絶縁膜４の層厚は、約５００ｎｍ〜約１５００ｎｍが好ましい。
【００３９】
次に、高濃度ソース領域４ａおよび高濃度ドレイン領域４ｅを活性化するために約１０００℃のアニール処理を２０分程度行った後、、データ線３１（ソース電極）に対するコンタクトホールを、反応性エッジング、反応性イオンビームエッジング等のドライエッチングにより、あるいはウエットエッチングにより形成する。
【００４０】
次に、第２層間絶縁膜７の上に、スパッタ処理等により、反射防止膜８を堆積する。反射防止膜８はＴｉ、ＴｉＮ、あるいはＴｉとＴｉＮの２層により構成される。この反射防止膜８の上に、Ａ１等の低抵抗金属からなるデータ線（ソース電極）９を、約１００ｎｍ〜約５００ｎｍの厚さ、好ましくは約３００ｎｍに堆積する。
【００４１】
次に、データ線９（ソース電極）上を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜１１を形成する。第３層間絶縁膜１１の層厚は、約５００ｎｍ〜約１５００ｎｍが好ましい。
【００４２】
次に、ＴＦＴ１０において、画素電極１２と高濃度ドレイン領域４ｅとを電気的接続するためのコンタクトホールを、反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。
【００４３】
次に、第３層間絶縁膜１１の上に、スパッタ処理等により、ＩＴＯ膜等の画素電極１２を、約５０ｎｍ〜約２００ｎｍの厚さに堆積する。
【００４４】
次に、フォトリソグラフィ工程、エッチング工程等により画素電極１２を形成する。続いて、画素電極１２に上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜が形成される。
【００４５】
（液晶の封入方法）
このようにして製造したＴＦＴアレイ基板１０と対向基板２０とは、図２に示すように、配向膜が対面するようにシール材（図示せず。）により貼り合わされ、真空吸引等により、両基板間の空間に、例えば複数種類のネマティック液晶を混合してなる液晶が吸引されて、所定層厚の液晶５０の層が形成される。
【００４６】
（本発明の実施例を適用した電気光学基板の全体図）
図３は上記の実施例を適用した電気光学基板の全体の平面図を示す。
【００４７】
図３に示されているように、この実施例においては、周辺回路は、画素電極がマトリックス状に配置された画像表示領域３０の周辺に設けられ、データ線（ソース電極）９に画像データに応じた画像信号を供給するデータ線駆動回路３１やゲート電極６を順番に操作するゲート線駆動回路３２、パッド領域３６を介して外部から入力される画像データを取り込む入力回路３３等の回路であり、これらの回路は画素電極スイッチング素子とし、これに抵抗や容量などの負荷素子を組み合わせることで構成される。また、３６は電源電圧を供給するために使用されるパッドもしくは端子が形成されたパッド領域である。
【００４８】
【発明の効果】
以上のとおり、本発明に係る電気光学装置では、ソースドレイン電極の裏面に反射防止膜が形成されているので、入射された光は反射を防止される。従って、トランジスタの光リークを防止することができ、品位の高い表示を行うことができる。
【図面の簡単な説明】
【図１】本発明を適用した電気光学装置において、マトリクス状に配置された複数の画素に形成された各種素子、配線などの等価回路図。
【図２】本発明を適用した電気光学装置の一例を示す断面図。
【図３】本発明を適用した電気光学装置の一例を示す平面図。
【図４】本発明を適用した電気光学装置の、反射防止膜の層厚に対するソース電極裏面の反射率の変動を示し、反射防止膜がＴｉ単層のときのプロット図。
【図５】本発明を適用した電気光学装置の、反射防止膜の層厚に対するソース電極裏面の反射率の変動を示し、反射防止膜がＴｉＮ単層のときのプロット図。
【図６】本発明を適用した電気光学装置の、反射防止膜の層厚に対するソース電極裏面の反射率の変動を示し、反射防止膜がＴｉ２０ｎｍおよびＴｉＮの２層構造としたときのプロット図。
【符号の説明】
１  支持基板
２  遮光層
３  第１層間絶縁膜
４  半導体層（ポリシリコン膜）
４ａ  高濃度ソース領域
４ｂ  低濃度ソース領域
４ｃ  チャネル形成用領域
４ｄ  低濃度ドレイン領域
４ｅ  高濃度ドレイン領域
５  ゲート絶縁膜
６  走査線（ゲート電極）
７  第２層間絶縁膜
８  反射防止膜
９  データ線（ソース電極）
１０  ＴＦＴアレイ基板（ＴＦＴ）
１１  第３層間絶縁膜
１２  画素電極
２０  対向基板
２１  対向電極
３０  画像表示領域
３１  データ線駆動回路
３２  ゲート線駆動回路
３３  入力回路
３６  パッド領域（パッド）
５０  液晶
７０  蓄積容量
１００  電気光学装置
Ｇ１、Ｇ２・・・Ｇｍ  走査信号
Ｓ１、Ｓ２・・・Ｓｎ  画素信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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