(57)【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体領域と、前記第１の半導体領域に接合された第２導電型の第２の半導体領域と、前記第１の半導体領域に接合された第２導電型の第３の半導体領域と、前記第２の半導体領域に接合された第１導電型の第４の半導体領域と、前記第３の半導体領域に接合された第１導電型の第５の半導体領域と、を備えた半導体素子において、
負荷の一端を接続した前記第１の半導体領域がコレクタ、前記第４の半導体領域がエミッタ、前記第２の半導体領域がベースとしてそれぞれ機能する第１のバイポーラトランジスタと、
前記第２の半導体領域がコレクタ、前記第３の半導体領域がエミッタ、前記第１の半導体領域がベースとしてそれぞれ機能する第２のバイポーラトランジスタと、
前記第５の半導体領域がコレクタ、前記第１の半導体領域がエミッタ、前記第３の半導体領域がベースとしてそれぞれ機能する第３のバイポーラトランジスタと、を構成し、
前記第２のバイポーラトランジスタのエミッタに一端が接続された第１抵抗と、
前記第３のバイポーラトランジスタのコレクタに一端が接続された第２抵抗と、を備えることにより、
前記第１導電型がＮ型、前記第２導電型がＰ型であるとき、前記負荷、前記第１抵抗、前記第２抵抗の各他端に直流電源の正電位を印加し、かつ第１のバイポーラトランジスタのエミッタに該直流電源の負電位を印加し、
前記第１導電型がＰ型、前記第２導電型がＮ型であるとき、前記負荷、前記第１抵抗、前記第２抵抗の各他端に前記直流電源の負電位を印加し、かつ第１のバイポーラトランジスタのエミッタに該直流電源の正電位を印加し、
前記第１導電型がＮ型、前記第２導電型がＰ型であるとき、前記第１のバイポーラトランジスタのベースに接続された制御端から該ベースに正電流を流し、
前記第１導電型がＰ型、前記第２導電型がＮ型であるとき、前記第１のバイポーラトランジスタのベースに接続された制御端から該ベースに負電流を流すことにより、
前記第１のバイポーラトランジスタおよび前記第２のバイポーラトランジスタのそれぞれをオンとして前記負荷に電流を流し、かつ、前記第１バイポーラトランジスタのベースに接続された前記制御端への前記正または負電流を停止しても、該第１および第２のバイポーラトランジスタはオンを継続し、
前記第２のバイポーラトランジスタを通じて前記第１のバイポーラトランジスタのベースに供給される電流を遮断することにより、前記第１のバイポーラトランジスタがオフすることに起因し、前記第２のバイポーラトランジスタがオフし、前記第３のバイポーラトランジスタのベース電位が前記直流電源の電位と同電位となることにより前記第３のバイポーラトランジスタのコレクタ・エミッタ間が同電位となり、該第３のバイポーラトランジスタのエミッタ電位が前記直流電源の電位と同電位となることにより前記負荷に流れる電流を遮断することを特徴とするスイッチング回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、スイッチング回路及びスイッチング素子に関し、特に、スイッチング回路が発生する電力損失が少なくスイッチング回路、及びそのようなスイッチング回路を製造するために用いるスイッチング素子に関する。
【０００２】
【従来の技術】
半導体からなるスイッチング素子としては、バイポーラトランジスタやサイリスタやトライアックが用いられている。
【０００３】
【発明が解決しようとする課題】
しかし、バイポーラトランジスタは、そのエミッタ−コレクタ間をオン及びオフするために、ベースにベース電流を流す必要がある。そして、エミッタ−コレクタ間に大きな電流を流すためにバイポーラトランジスタを用いる場合は、そのベースに供給すべきベース電流も大きなものである必要があり、電力消費が大きくなる。
【０００４】
また、バイポーラトランジスタのエミッタ−コレクタ間をオンさせるためには、オンさせる間、ベース電流を継続的に流す必要があるため、エミッタ−コレクタ間をオンさせる時間が長くなるほど、電力消費も増大する。
【０００５】
さらに、バイポーラトランジスタにおいては、飽和状態でベース−エミッタ間を逆バイアス状態に転じさせたとき、ベース及びコレクタに蓄積されたキャリアが再結合により消滅するまでの間オン状態が継続するため、スイッチング速度が遅くなる、という問題がある。
【０００６】
一方、サイリスタを用いた場合、サイリスタのアノード−カソード間をオンさせるためには、ゲートに、一定時間所定のトリガパルスを入力すればよく、ゲートに継続的に電流を流す必要はない。しかし、サイリスタは、オン状態にあるときのアノード−カソード間の抵抗値（オン抵抗）が大きく、従ってサイリスタ自身によって消費される電力が大きい。
【０００７】
この発明は、上記実状に鑑みてなされたもので、スイッチングが高速で、電力の損失が少ないスイッチング回路、及び、そのようなスイッチング回路の製造を容易にするスイッチング素子を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するため、本発明にかかるスイッチング回路は、第１導電型の第１の半導体領域と、前記第１の半導体領域に接合された第２導電型の第２の半導体領域と、前記第１の半導体領域に接合された第２導電型の第３の半導体領域と、前記第２の半導体領域に接合された第１導電型の第４の半導体領域と、前記第３の半導体領域に接合された第１導電型の第５の半導体領域と、を備えた半導体素子において、負荷の一端を接続した前記第１の半導体領域がコレクタ、前記第４の半導体領域がエミッタ、前記第２の半導体領域がベースとしてそれぞれ機能する第１のバイポーラトランジスタと、前記第２の半導体領域がコレクタ、前記第３の半導体領域がエミッタ、前記第１の半導体領域がベースとしてそれぞれ機能する第２のバイポーラトランジスタと、前記第５の半導体領域がコレクタ、前記第１の半導体領域がエミッタ、前記第３の半導体領域がベースとしてそれぞれ機能する第３のバイポーラトランジスタと、を構成し、前記第２のバイポーラトランジスタのエミッタに一端が接続された第１抵抗と、前記第３のバイポーラトランジスタのコレクタに一端が接続された第２抵抗と、を備えることにより、前記第１導電型がＮ型、前記第２導電型がＰ型であるとき、前記負荷、前記第１抵抗、前記第２抵抗の各他端に直流電源の正電位を印加し、かつ第１のバイポーラトランジスタのエミッタに該直流電源の負電位を印加し、前記第１導電型がＰ型、前記第２導電型がＮ型であるとき、前記負荷、前記第１抵抗、前記第２抵抗の各他端に前記直流電源の負電位を印加し、かつ第１のバイポーラトランジスタのエミッタに該直流電源の正電位を印加し、前記第１導電型がＮ型、前記第２導電型がＰ型であるとき、前記第１のバイポーラトランジスタのベースに接続された制御端から該ベースに正電流を流し、前記第１導電型がＰ型、前記第２導電型がＮ型であるとき、前記第１のバイポーラトランジスタのベースに接続された制御端から該ベースに負電流を流すことにより、前記第１のバイポーラトランジスタおよび前記第２のバイポーラトランジスタのそれぞれをオンとして前記負荷に電流を流し、かつ、前記第１バイポーラトランジスタのベースに接続された前記制御端への前記正または負電流を停止しても、該第１および第２のバイポーラトランジスタはオンを継続し、前記第２のバイポーラトランジスタを通じて前記第１のバイポーラトランジスタのベースに供給される電流を遮断することにより、前記第１のバイポーラトランジスタがオフすることに起因し、前記第２のバイポーラトランジスタがオフし、前記第３のバイポーラトランジスタのベース電位が前記直流電源の電位と同電位となることにより前記第３のバイポーラトランジスタのコレクタ・エミッタ間が同電位となり、該第３のバイポーラトランジスタのエミッタ電位が前記直流電源の電位と同電位となることにより前記負荷に流れる電流を遮断することを特徴とする。
【０００９】
このようなスイッチング回路によれば、第１のバイポーラトランジスタがいったん飽和すれば、導通した第２のバイポーラトランジスタが、第１のバイポーラトランジスタのベースにベース電流を供給し続け、第１のバイポーラトランジスタを飽和させ続ける。このため、第１のバイポーラトランジスタを飽和させ続けるために制御電流を継続的に供給する必要はない。また、第２のバイポーラトランジスタが第１のバイポーラトランジスタのベースに供給するベース電流の大きさは、制御用負荷により制限される。従って、このようなスイッチング回路のスイッチングは高速で、また、電力の損失も少ない。
【００１０】
このようなスイッチング素子の第２のバイポーラトランジスタの電流路に直列に制御用負荷を接続し、第１のバイポーラトランジスタの電流路に直列に外部の負荷を接続し、第１のバイポーラトランジスタの電流路及び外部の負荷が形成する直列回路の両端間と、第２のバイポーラトランジスタの電流路及び制御用負荷が形成する直列回路の両端間と、に電圧を印加したとする。この場合、第１のバイポーラトランジスタのベースに制御電流が供給されることにより第１のバイポーラトランジスタがいったん飽和すれば、導通した第２のバイポーラトランジスタが、第１のバイポーラトランジスタのベースにベース電流を供給し続け、第１のバイポーラトランジスタを飽和させ続ける。このため、第１のバイポーラトランジスタを飽和させ続けるために制御電流を継続的に供給する必要はない。また、第２のバイポーラトランジスタが第１のバイポーラトランジスタのベースに供給するベース電流の大きさは、制御用負荷により制限される。従って、このようなスイッチング素子によれば、スイッチングが高速で、また、電力の損失が少ないスイッチング回路が容易に製造される。
【００１１】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１２】
（第１の実施の形態）
図１は、この発明の第１の実施の形態にかかるスイッチング回路の構成を示す回路図である。図示するように、このスイッチング回路は、スイッチング素子Ｑと、抵抗器Ｒ１及びＲ２と、電源ＤＣＶとより構成される。
【００１３】
スイッチング素子Ｑは、例えば、図１に示すように、コレクタＣ、ベースＢ１、サブベースＢ２及びエミッタＥを備えている。
【００１４】
コレクタＣは、ｎ型半導体領域（以下、ｎ型領域と呼ぶ）からなる。コレクタＣには、外部接続用のコレクタ端子ｔＣが接続されている。
【００１５】
ベースＢ１及びサブベースＢ２は、いずれもｐ型半導体領域（以下、ｐ型領域と呼ぶ）からなり、互いが直接に接することなく、各々コレクタＣに接合されている。ベースＢ１には、外部接続用のベース端子ｔＢ１が接続されており、サブベースＢ２には、外部接続用のサブベース端子ｔＢ２が接続されている。ベース端子ｔＢ１は、このスイッチング回路の制御端を形成する。
【００１６】
エミッタＥはｎ型領域からなり、ベースＢ１に接合されていて、外部接続用のエミッタ端子ｔＥが接続されている。
【００１７】
スイッチング素子Ｑにおいては、コレクタＣ、ベースＢ１及びエミッタＥが第１のバイポーラトランジスタを形成し、ベースＢ１、コレクタＣ及びサブベースＢ２が第２のバイポーラトランジスタを形成する。ただし、第１のバイポーラトランジスタにおいては、コレクタＣがコレクタとして機能し、ベースＢ１がベースとして機能し、エミッタＥがエミッタとして機能する。また、第２のバイポーラトランジスタにおいては、ベースＢ１がコレクタとして機能し、コレクタＣがベースとして機能し、サブベースＢ２がエミッタとして機能する。
【００１８】
抵抗器Ｒ１は、電源ＤＣＶの後述する正極とスイッチング素子Ｑのサブベース端子ｔＢ２との間に接続されている。抵抗器Ｒ２は、スイッチング素子Ｑのベース端子ｔＢ１及びエミッタ端子ｔＥの間に接続されている。
【００１９】
電源ＤＣＶは正極及び負極を備える。電源ＤＣＶの正極は、抵抗器Ｒ１の両端のうちスイッチング素子Ｑのサブベース端子ｔＢ２に接続されていない方に接続されており、電源ＤＣＶの負極は、スイッチング素子Ｑのエミッタ端子ｔＥに接続されている。
【００２０】
電源ＤＣＶの正極と、スイッチング素子Ｑのコレクタ端子ｔＣとの間に外部の負荷Ｚを接続し、電源ＤＣＶの正極より、電源ＤＣＶの負極の電位を基準として正極性の電圧が供給された場合、このスイッチング回路は、以下説明する動作を行う。
【００２１】
まず、このスイッチング回路の制御端が実質的に開放されている場合（すなわち、このスイッチング回路からみて、当該制御端及びスイッチング素子Ｑのエミッタ端子ｔＥの間のインピーダンスを無限大と見なしうる場合）、スイッチング素子ＱのベースＢ１に流れ込む電流は実質的に発生しない。従って、スイッチング素子Ｑが形成する第１のバイポーラトランジスタはオンしない。
【００２２】
従って、電源ＤＣＶの正極から、負荷Ｚ、スイッチング素子ＱのコレクタＣ及びエミッタＥを経て電源ＤＣＶの負極に至る経路には実質的に電流が流れず、このため負荷Ｚの両端間には実質的に電圧降下が発生しない。従って、スイッチング素子Ｑのコレクタ端子ｔＣは電源ＤＣＶの正極と実質的に同電位となる。
【００２３】
このため、抵抗器Ｒ１及びサブベース端子ｔＢ２を介して電源ＤＣＶの正極に接続されているスイッチング素子ＱのサブベースＢ２も、電源ＤＣＶの正極と実質的に同電位となる。従って、スイッチング素子ＱのサブベースＢ２−コレクタＣ間には実質的に電流が流れない。
【００２４】
次に、このスイッチング回路の制御端より、スイッチング素子ＱのベースＢへと流れ込むような向きのベース電流を供給すると、スイッチング素子Ｑが形成する第１のバイポーラトランジスタがオンして、電源ＤＣＶの正極から、負荷Ｚ、スイッチング素子ＱのコレクタＣ及びエミッタＥを経て電源ＤＣＶの負極に至る経路に電流が流れるようになる。この結果、負荷Ｚの両端間に電圧降下が発生し、スイッチング素子Ｑのコレクタ端子ｔＣの電位は降下する。
【００２５】
すると、スイッチング素子ＱのサブベースＢ２は、コレクタＣより高電位となる。従って、スイッチング素子ＱのサブベースＢ２からコレクタＣへと電流が流れる。この結果、スイッチング素子Ｑが形成する第２のバイポーラトランジスタがオンし、スイッチング素子ＱのサブベースＢ２からベースＢ１へと電流が流れる。この電流は更にエミッタＥを経て電源ＤＣＶの負極へと至る。
【００２６】
この結果、スイッチング素子Ｑが形成する第１のバイポーラトランジスタは更に深く順バイアスされて飽和状態に至り、スイッチング素子ＱのコレクタＣ−エミッタＥ間の電圧はほぼ０（具体的には、例えば２０ミリボルト程度）となる。その後、このスイッチング回路の制御端を再び実質的に開放しても、スイッチング素子ＱのサブベースＢ２からベースＢ１へと電流が流れ続けるので、スイッチング素子ＱのコレクタＣ−エミッタＥ間の電圧はほぼ０となり続ける。
【００２７】
なお、スイッチング素子Ｑが形成する第１のバイポーラトランジスタが飽和状態に至ったときにスイッチング素子ＱのサブベースＢ２に流れる電流の大きさ（すなわち、サブベースＢ２に流れる電流の最大値）は、電源ＤＣＶが発生する電圧の値を抵抗器Ｒ１の抵抗値で除した値に実質的に等しくなる。
【００２８】
一方、このスイッチング回路の制御端の電位を、スイッチング素子ＱのベースＢから当該制御端へとベース電流が流れ出すか、またはベースＢと当該制御端との間に実質的に電流が流れないような値にしたとする。すると、スイッチング素子Ｑが形成する第１のバイポーラトランジスタはオフし、負荷Ｚの両端間には電圧降下が発生しなくなり、従って、スイッチング素子ＱのサブベースＢ２−コレクタＣ間には電流が流れなくなる。この結果、スイッチング素子Ｑが形成する第２のバイポーラトランジスタはオフし、スイッチング素子ＱのサブベースＢ２からベースＢ１への電流の流れも実質的に途絶える。これにより、スイッチング素子Ｑが形成する第１のバイポーラトランジスタはオフした状態を保つ。
【００２９】
このスイッチング回路では、その制御端からトランジスタＱのベースＢ１へとベース電流が供給されると、トランジスタＱが形成する第２のバイポーラトランジスタがオンして、当該第２のバイポーラトランジスタのコレクタ電流がベースＢ１へと供給される。このため、このスイッチング回路は、バイポーラトランジスタに比べて、オンからオフへの遷移が高速になる。
【００３０】
なお、このスイッチング回路の構成は、上述のものに限られない。例えば、スイッチング素子ＱのコレクタＣ、ベースＢ１、サブベースＢ２及びエミッタＥの導電型（不純物型）は、それぞれｎ型、ｐ型、ｐ型及びｎ型である必要はなく、それぞれ、ｐ型、ｎ型、ｎ型及びｐ型であってもよい。
【００３１】
ただし、スイッチング素子ＱのコレクタＣ、ベースＢ１、サブベースＢ２及びエミッタＥの導電型が、それぞれｐ型、ｎ型、ｎ型及びｐ型である場合、図１のスイッチング回路において、電源ＤＣＶの正極が接続されるべき箇所には電源ＤＣＶの負極を接続し、電源ＤＣＶの負極が接続されるべき箇所には電源ＤＣＶの正極を接続するものとする。
【００３２】
コレクタＣ、ベースＢ１、サブベースＢ２及びエミッタＥの導電型が、それぞれｐ型、ｎ型、ｎ型及びｐ型である場合におけるスイッチング素子Ｑの動作は、コレクタＣ、ベースＢ１、サブベースＢ２及びエミッタＥ相互間に流れる電流の向きや、スイッチング素子Ｑの外部とスイッチング素子Ｑとの間に流れる電流の向きが逆になる点を除き、コレクタＣ、ベースＢ１、サブベースＢ２及びエミッタＥの導電型がそれぞれｎ型、ｐ型、ｐ型及びｎ型である場合のスイッチング素子Ｑの動作と実質的に同一である。
【００３３】
（第２の実施の形態）
図２は、この発明の第２の実施の形態にかかるスイッチング回路の構成を示す回路図である。図示するように、このスイッチング回路は、スイッチング素子Ｑと、抵抗器Ｒ１〜Ｒ３と、電源ＤＣＶとより構成される。電源ＤＣＶは、図１の構成におけるものと実質的に同一のものである。
【００３４】
図２に示す構成におけるスイッチング素子Ｑは、図示するように、コレクタＣ、ベースＢ１、サブベースＢ２、エミッタＥ１及び半導体領域Ｅ２を備えている。
【００３５】
コレクタＣはｎ型領域からなり、外部接続用のコレクタ端子ｔＣが接続されている。ベースＢ１及びサブベースＢ２は、いずれもｐ型領域からなり、互いが直接に接することなく、各々コレクタＣに接合されている。ベースＢ１には、外部接続用のベース端子ｔＢ１が接続されており、サブベースＢ２には、外部接続用のサブベース端子ｔＢ２が接続されている。ベース端子ｔＢ１は、このスイッチング回路の制御端を形成する。
【００３６】
エミッタＥ１はｎ型領域からなり、ベースＢ１に接合されていて、外部接続用のエミッタ端子ｔＥ１が接続されている。半導体領域Ｅ２はｎ型領域からなり、サブベースＢ２に接合されていて、外部接続用の半導体領域端子ｔＥ２が接続されている。
【００３７】
図２に示すスイッチング素子Ｑにおいては、コレクタＣ、ベースＢ１及びエミッタＥが第１のバイポーラトランジスタを形成し、ベースＢ１、コレクタＣ及びサブベースＢ２が第２のバイポーラトランジスタを形成し、半導体領域Ｅ２、サブベースＢ２及びコレクタＣが第３のバイポーラトランジスタを形成する。
【００３８】
ただし、第１のバイポーラトランジスタにおいては、コレクタＣがコレクタとして機能し、ベースＢ１がベースとして機能し、エミッタＥがエミッタとして機能する。また、第２のバイポーラトランジスタにおいては、ベースＢ１がコレクタとして機能し、コレクタＣがベースとして機能し、サブベースＢ２がエミッタとして機能する。また、第３のバイポーラトランジスタにおいては、半導体領域Ｅ２がコレクタとして機能し、サブベースＢ２がベースとして機能し、コレクタＣがエミッタとして機能する。
【００３９】
抵抗器Ｒ１は、電源ＤＣＶの正極とスイッチング素子Ｑのサブベース端子ｔＢ２との間に接続されている。抵抗器Ｒ２は、スイッチング素子Ｑのベース端子ｔＢ１及びエミッタ端子ｔＥ１の間に接続されている。抵抗器Ｒ３は、電源ＤＣＶの正極とスイッチング素子Ｑの半導体領域端子ｔＥ２との間に接続されている。
【００４０】
電源ＤＣＶの正極は、抵抗器Ｒ１の両端のうちスイッチング素子Ｑのサブベース端子ｔＢ２に接続されていない方と、抵抗器Ｒ３の両端のうちスイッチング素子Ｑの半導体領域端子ｔＥ２に接続されていない方とに接続されており、電源ＤＣＶの負極は、スイッチング素子Ｑのエミッタ端子ｔＥ１に接続されている。
【００４１】
電源ＤＣＶの正極と、スイッチング素子Ｑのコレクタ端子ｔＣとの間に外部の負荷Ｚを接続し、電源ＤＣＶの正極より、電源ＤＣＶの負極の電位を基準として正極性の電圧が供給された場合、図２に示すスイッチング回路は、以下説明する動作を行う。
【００４２】
まず、このスイッチング回路の制御端が実質的に開放されている場合は、スイッチング素子ＱのベースＢ１に電流が実質的に流れ込まず、スイッチング素子Ｑが形成する第１のバイポーラトランジスタはオンしない。従って、負荷Ｚの両端間には実質的に電圧降下が発生しない。
【００４３】
従って、スイッチング素子ＱのコレクタＣ及びサブベースＢ２はいずれも電源ＤＣＶの正極と実質的に同電位となり、スイッチング素子ＱのサブベースＢ２−コレクタＣ間には実質的に電流が流れない。なお、このとき、抵抗器Ｒ３及び半導体領域端子ｔＥ２を介して電源ＤＣＶの正極に接続されているスイッチング素子Ｑの半導体領域Ｅ２も、電源ＤＣＶの正極と実質的に同電位となる。
【００４４】
次に、このスイッチング回路の制御端より、スイッチング素子ＱのベースＢへと流れ込むような向きのベース電流を供給すると、スイッチング素子Ｑが形成する第１のバイポーラトランジスタがオンして、負荷Ｚの両端間に電圧降下が発生し、スイッチング素子Ｑのコレクタ端子ｔＣの電位は降下する。
【００４５】
この結果、スイッチング素子Ｑが形成する第２のバイポーラトランジスタがオンし、スイッチング素子ＱのサブベースＢ２からベースＢ１及びエミッタＥを経て電源ＤＣＶの負極へと至る電流が発生する。従って、スイッチング素子Ｑが形成する第１のバイポーラトランジスタは更に深く順バイアスされて飽和状態に至り、スイッチング素子ＱのコレクタＣ−エミッタＥ間の電圧はほぼ０となる。その後、このスイッチング回路の制御端を再び実質的に開放しても、スイッチング素子ＱのサブベースＢ２からベースＢ１へと電流が流れ続けるので、スイッチング素子ＱのコレクタＣ−エミッタＥ間の電圧はほぼ０となり続ける。
【００４６】
なお、スイッチング素子Ｑが形成する第１のバイポーラトランジスタが飽和状態に至ったときにスイッチング素子ＱのサブベースＢ２に流れる電流の大きさは、電源ＤＣＶが発生する電圧の値を抵抗器Ｒ１の抵抗値で除した値と、電源ＤＣＶが発生する電圧の値を抵抗器Ｒ３の抵抗値で除した値との和に実質的に等しくなる。
【００４７】
一方、このスイッチング回路の制御端の電位を、ベースＢと当該制御端との間に実質的に電流が流れないような値にしたとする。すると、スイッチング素子Ｑが形成する第１のバイポーラトランジスタはオフし、負荷Ｚの両端間には電圧降下が発生しなくなり、従って、スイッチング素子ＱのサブベースＢ２−コレクタＣ間には電流が流れなくなる。
【００４８】
この結果、スイッチング素子Ｑが形成する第２のバイポーラトランジスタはオフし、スイッチング素子Ｑが形成する第１のバイポーラトランジスタはオフした状態を保つ。
【００４９】
なお、このスイッチング回路の構成も、上述のものに限られない。例えば、スイッチング素子ＱのコレクタＣ、ベースＢ１、サブベースＢ２、エミッタＥ１及び半導体領域Ｅ２の導電型（不純物型）は、それぞれｎ型、ｐ型、ｐ型、ｎ型及びｎ型である必要はなく、それぞれ、ｐ型、ｎ型、ｎ型、ｐ型及びｐ型であってもよい。
【００５０】
スイッチング素子ＱのコレクタＣ、ベースＢ１、サブベースＢ２、エミッタＥ１及び半導体領域Ｅ２の導電型が、それぞれｐ型、ｎ型、ｎ型、ｐ型及びｐ型である場合、図２のスイッチング回路において、電源ＤＣＶの正極が接続されるべき箇所には電源ＤＣＶの負極を接続し、電源ＤＣＶの負極が接続されるべき箇所には電源ＤＣＶの正極を接続するものとする。
【００５１】
コレクタＣ、ベースＢ１、サブベースＢ２、エミッタＥ１及び半導体領域Ｅ２の導電型が、それぞれｐ型、ｎ型、ｎ型、ｐ型及びｐ型である場合におけるスイッチング素子Ｑの動作は、コレクタＣ、ベースＢ１、サブベースＢ２、エミッタＥ１及び半導体領域Ｅ２相互間に流れる電流の向きや、スイッチング素子Ｑの外部とスイッチング素子Ｑとの間に流れる電流の向きが逆になる点を除き、コレクタＣ、ベースＢ１、サブベースＢ２、エミッタＥ１及び半導体領域Ｅ２の導電型がそれぞれｎ型、ｐ型、ｐ型、ｎ型及びｎ型である場合のスイッチング素子Ｑの動作と実質的に同一である。
【００５２】
【発明の効果】
以上説明したように、この発明によれば、スイッチングが高速で、電力の損失が少ないスイッチング回路、及び、そのようなスイッチング回路の製造を容易にするスイッチング素子が実現される。
【図面の簡単な説明】
【図１】  この発明の第１の実施の形態にかかるスイッチング回路の構成を示す回路図である。
【図２】  この発明の第２の実施の形態にかかるスイッチング回路の構成を示す回路図である。
【符号の説明】
Ｑ                トランジスタ
Ｃ                コレクタ
Ｂ１              ベース
Ｂ２              サブベース
Ｅ、Ｅ１          エミッタ
Ｅ２              半導体領域
ｔＣ              コレクタ端子
ｔＢ１            ベース端子
ｔＢ２            サブベース端子
ｔＥ、ｔＥ１      エミッタ端子
ｔＥ２            半導体領域端子
Ｒ１〜Ｒ３        抵抗器
ＤＣＶ            電源
Ｚ                負荷
【図１】
0003821991.tif 000002
【図２】
0003821991.tif 000003