(57)【特許請求の範囲】
【請求項１】
上部ゲート電極と下部ゲート電極とで半導体層を挟持してなるダブルゲート構造を有する複数の半導体素子を備えた半導体装置であって、
絶縁膜と、
前記絶縁膜の表面側に、互いに絶縁分離された状態で埋め込まれた複数の前記半導体層と、
前記絶縁膜内の前記各半導体層の直下に埋め込まれた前記下部ゲート電極と、
前記各半導体層上に設けられた上部ゲート電極と、
前記絶縁膜内に埋め込まれ、隣接する前記下部ゲート電極が互いに電気的に接続される平坦な高融点金属膜とを備えた
ことを特徴とする半導体装置。
【請求項２】
上部ゲート電極と下部ゲート電極とで半導体層を挟持してなるダブルゲート構造を有する複数の半導体素子を備えた半導体装置の製造方法であって、
表面側に複数の凸部が設けられた半導体基板の表面を覆う状態で、第１の絶縁膜を形成する工程と、
前記凸部上に前記第１の絶縁膜を介して下部ゲート電極をそれぞれ形成する工程と、
前記下部ゲート電極を覆う状態で、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記下部ゲート電極の表面が露出するまで、前記第２の絶縁膜を除去し、平坦化する工程と、
前記下部ゲート電極上および前記第２の絶縁膜上に、隣接する前記下部ゲート電極を接続する状態で、高融点金属膜をパターン形成する工程と、
前記高融点金属膜上および前記第２の絶縁膜上に、第３の絶縁膜を形成する工程と、
前記半導体基板を前記第１の絶縁膜をストッパーとして裏面側から研磨し、前記凸部以外の部分を除去することで、当該凸部からなる半導体層を形成する工程と、
前記半導体層の露出面にゲート絶縁膜を介して上部ゲート電極を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高融点金属による埋め込み配線を有する半導体装置及びその製造方法に関する。特には、素子間の配線が製造工程における熱履歴の制限を受けることなく且つ高密度化が可能な半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来の半導体装置としては、上部電極及び下部電極を有するダブルゲート構造のデバイスが挙げられる。この半導体装置においては下部電極に接続する配線が必要になる。この配線は、不純物を高濃度にドープしたポリシリコンにより形成されている。
【０００３】
【発明が解決しようとする課題】
上記従来の半導体装置における下部電極の配線をポリシリコンで形成する場合は、必要な配線抵抗を得るために厚さを比較的厚くする必要があるが、このようにポリシリコン配線を厚く形成すると、素子の高密度化の妨げとなる。また、素子の高密度化を図ろうとすると、ポリシリコン配線の厚さを十分に厚くすることができないため、配線の抵抗値が大きくなるという欠点が生じる。
【０００４】
また、下部電極の配線をポリシリコンで形成した場合は、そのポリシリコン配線を形成した後の熱工程により、ポリシリコンの粒径の大きさが変化してしまう。これにより、配線の抵抗値が変化し、ＵＬＳＩの特性上悪影響を及ぼすこととなる。
【０００５】
また、下部電極の配線の抵抗値を低くする方法としてＡｌを用いることが考えられるが、Ａｌ配線の場合は、その配線を形成した後の熱処理工程時に、その熱に耐えられず、Ａｌ配線が溶融してしまう。従って、Ａｌ配線を用いることはできない。
【０００６】
本発明は上記のような事情を考慮してなされたものであり、その目的は、素子間の配線が製造工程における熱履歴の制限を受けることなく且つ高密度化が可能な半導体装置及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置は、上部ゲート電極と下部ゲート電極とで半導体層を挟持してなるダブルゲート構造を有する複数の半導体素子を備えた半導体装置であって、絶縁膜と、この絶縁膜の表面側に、互いに絶縁分離された状態で埋め込まれた複数の半導体層と、絶縁膜内の各半導体層の直下に埋め込まれた下部ゲート電極と、各半導体層上に設けられた上部ゲート電極と、絶縁膜内に埋め込まれ、隣接する前記下部ゲート電極が互いに電気的に接続される平坦な高融点金属膜とを備えたことを特徴とする。
【０００８】
上記半導体装置では、高融点金属膜によって隣接する素子の電極を互いに電気的に接続し、これらを絶縁膜内に埋め込んでいるため、製造工程における熱履歴の制限を受けることなく、且つ素子を高密度化することができる。
【０００９】
また、本発明に係る半導体装置の製造方法は、上部ゲート電極と下部ゲート電極とで半導体層を挟持してなるダブルゲート構造を有する複数の半導体素子を備えた半導体装置の製造方法であって、次のような工程を順次行うことを特徴としている。まず、表面側に複数の凸部が設けられた半導体基板の表面を覆う状態で、第１の絶縁膜を形成する工程を行う。次に、凸部上に第１の絶縁膜を介して下部ゲート電極をそれぞれ形成する工程を行う。次いで、下部ゲート電極を覆う状態で、第１の絶縁膜上に第２の絶縁膜を形成する工程を行う。続いて、下部ゲート電極の表面が露出するまで、第２の絶縁膜を除去し、平坦化する工程を行う。その後、下部ゲート電極上および第２の絶縁膜上に、隣接する下部ゲート電極を接続する状態で、高融点金属膜をパターン形成する工程を行う。高融点金属膜上および第２の絶縁膜上に、第３の絶縁膜を形成する工程を行う。次に、半導体基板を第１の絶縁膜をストッパーとして裏面側から研磨し、凸部以外の部分を除去することで、凸部からなる半導体層を形成する工程を行う。続いて、半導体層の露出面にゲート絶縁膜を介して上部ゲート電極を形成する工程を行うことを特徴とする。
【００１０】
上記半導体装置の製造方法では、埋め込まれた高融点金属膜によって隣接する電極を互いに電気的に接続するため、高融点金属膜を形成する工程の後の工程における熱履歴の制限を受けにくすることができ、且つ素子を高密度化することができる。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
図１は、本発明の第１の実施の形態による半導体装置を示す断面図である。
【００１４】
支持基板７、例えばシリコン基板の上には絶縁膜６が設けられている。この絶縁膜６内には第１、第２の半導体素子１０ａ、１０ｂ及び高融点金属配線５が埋め込まれている。第１の半導体素子１０ａは、第１のソース・ドレイン領域の拡散層３１ａ、３２ａ、第１のチャネル形成領域１ａ、ダブルゲート構造の第１の下部ゲート電極３ａ及び第１の上部ゲート電極９ａにより構成されている。第２の半導体素子１０ｂは、第２のソース・ドレイン領域の拡散層３１ｂ、３２ｂ、第２のチャネル形成領域１ｂ、ダブルゲート構造の第２の下部ゲート電極３ｂ及び第２の上部ゲート電極９ｂにより構成されている。
【００１５】
すなわち、第１のソース・ドレイン領域の拡散層３１ａ、３２ａ及び第１のチャネル形成領域１ａと、第２のソース・ドレイン領域の拡散層３１ｂ、３２ｂ及び第２のチャネル形成領域１ｂとは、絶縁膜６内に形成されている。第１及び第２のソース・ドレイン領域の拡散層３１ａ、３２ａ、３１ｂ、３２ｂの相互間には絶縁膜６が存在する。また、ソース・ドレイン領域３１ａ、３２ａ、３１ｂ、３２ｂ及びチャネル形成領域１ａ、１ｂの側面と絶縁膜６との間には熱酸化膜２が形成されている。
【００１６】
第１のソース・ドレイン領域の拡散層３１ａ、３２ａ及び第１のチャネル形成領域１ａの下には熱酸化膜２を介して第１の下部ゲート電極３ａが形成されている。第２のソース・ドレイン領域の拡散層３１ｂ、３２ｂ及び第２のチャネル形成領域１ｂの下には熱酸化膜２を介して第２の下部ゲート電極３ｂが形成されている。第１の下部ゲート電極３ａの下には高融点金属配線５の一端が形成されており、第２の下部ゲート電極３ｂの下には高融点金属配線５の他端が形成されている。これにより、下部ゲート電極３ａ、３ｂは互いに高融点金属配線５によって電気的に接続されている。
【００１７】
第１及び第２のチャネル形成領域１ａ、１ｂそれぞれの上には第１及び第２の上部ゲート酸化膜８ａ、８ｂが形成されており、上部ゲート酸化膜８ａ、８ｂそれぞれの上には第１及び第２の上部ゲート電極９ａ、９ｂが形成されている。また、絶縁膜６の上面には熱酸化膜２が形成されている。
【００１８】
上記第１の実施の形態によれば、第１及び第２の半導体素子３１ａ、３１ｂ間を絶縁膜６で分離し、埋め込まれた高融点金属配線５によって第１及び第２の下部ゲート電極３ａ、３ｂを互いに電気的に接続している。このため、下部ゲート電極３ａ、３ｂ間の電位を一定させることができる。これと共に、下部電極の配線をポリシリコンで形成した場合に比べて、その配線形成後の熱工程による熱履歴の制限を受けにくく、安定した素子特性を得ることができる。
【００１９】
また、高融点金属配線５を絶縁膜６内に埋め込んで形成することにより、従来の半導体装置のようにポリシリコン配線を用いた場合に比べて、配線抵抗を低下させることができ、且つ素子を高密度化することができる。
【００２０】
図２は、本発明の第２の実施の形態による半導体装置を示す断面図である。
【００２１】
シリコン基板１１上には高融点金属膜１２が形成され、この高融点金属膜１２の上には所定のパターンを有するレジスト膜等が形成される。次に、このレジスト膜等をマスクとして通常のフォトエッチング法により高融点金属膜１２がパターニングされる。この後、上記レジスト膜は除去される。次に、高融点金属膜１２及びシリコン基板１１の上には絶縁膜１３が形成される。この絶縁膜１３には高融点金属膜１２の上に位置する接続孔１３ａが形成され、この接続孔１３ａ内及び絶縁膜１３上には上部電極１４ａ、１４ｂが形成される。高融点金属膜１２は、下部電極として作用し、上部電極１４ａに電気的に接続され、上部に電極として取り出される構造となっている。
【００２２】
上記第２の実施の形態によれば、下部電極を高融点金属配線１２によって形成しているため、下部電極をポリシリコンで形成した場合に比べて、その電極形成後の熱工程による熱履歴の制限を受けにくく、安定した特性を得ることができる。
【００２３】
また、高融点金属配線５を絶縁膜６内に埋め込んで形成することにより、従来の半導体装置のようにポリシリコン配線を用いた場合に比べて、配線抵抗を低下させることができ、且つ素子を高密度化することができる。
【００２４】
尚、上記第２の実施の形態では、シリコン基板１１上に高融点金属膜１２を形成しているが、絶縁膜上に高融点金属膜１２を形成することも可能である。
【００２５】
図３〜図１０は、本発明の第３の実施の形態による半導体装置の製造方法を示す断面図である。
【００２６】
先ず、図３に示すように、シリコン基板４１の上には図示せぬＳｉ3 Ｎ4 膜が設けられる。次に、このＳｉ3 Ｎ4 膜の上には図示せぬレジスト膜が形成され、このレジスト膜をマスクとしてＳｉ3 Ｎ4 膜がパターニングされる。この後、パターニングされたＳｉ3 Ｎ4 膜をマスクとしてＲＩＥ(Reactive Ion Etching)によってエッチングを行うことにより、シリコン基板４１の表面には凸状の第１及び第２のシリコン突起部４１ａ、４１ｂが形成される。第１及び第２のシリコン突起部４１ａ、４１ｂはそれぞれ半導体デバイスを構成する領域である。
次に、上記レジスト膜及びＳｉ3 Ｎ4 膜は除去される。
【００２７】
この後、図４に示すように、シリコン突起部４１ａ、４１ｂを有するシリコン基板４１の表面上には熱酸化法により厚さが例えば２０nm程度の熱酸化膜４２が形成される。尚、シリコン突起部４１ａ、４１ｂ以外のシリコン基板４１表面を被覆している熱酸化膜４２は、後のシリコン基板４１の裏面研磨工程でストッパーの役割を果たすものである。
【００２８】
次に、図５に示すように、熱酸化膜４２の上にはＣＶＤ(Chemical Vapor Deposition）法によりポリシリコン層が堆積される。このポリシリコン層の上には、シリコン突起部４１ａ、４１ｂの上方に位置する図示せぬマスク膜が設けられる。このマスク膜はレジスト膜、Ｓｉ3 Ｎ4 膜等により形成される。この後、このマスク膜をマスクとしてポリシリコン層をエッチングすることにより、第１及び第２の突起部４１ａ、４１ｂそれぞれの上には熱酸化膜４２を介して第１及び第２の下部ゲート電極４３ａ、４３ｂが形成される。次に、上記マスクが除去される。
【００２９】
この後、下部ゲート電極４３ａ、４３ｂをマスクとして高濃度不純物をインプラによって注入することにより、第１及び第２のシリコン突起部４１ａ、４１ｂそれぞれには下部ゲート電極の両側に位置する図示せぬソース・ドレイン領域が形成される。
【００３０】
次に、図６に示すように、下部ゲート電極４３ａ、４３ｂ及び熱酸化膜２の上には、Ｏ3 −ＴＥＯＳ（テトラエトキシシラン）系による常圧ＣＶＤ法、Ｈ2 Ｏ−ＴＥＯＳプラズマＣＶＤ法等によりＳｉＯx 系絶縁膜４４等が堆積される。この後、ＳｉＯx 系絶縁膜４４は、下部ゲート電極４３ａ、４３ｂの上面が露出するまでＣＭＰ(Chemical and Mechanical Polishing) 等により研磨され、平坦化される。
【００３１】
この後、図７に示すように、下部ゲート電極４３ａ、４３ｂ及びＳｉＯx 系絶縁膜４４の上には厚さが例えば３０nm程度の高融点金属膜４５が堆積される。次に、この高融点金属膜４５の上には図示せぬレジスト膜等が設けられ、このレジスト膜等をマスクとして通常のフォトエッチング法により高融点金属膜４５がパターニングされる。これにより、第１及び第２の下部ゲート電極４３ａ、４３ｂは高融点金属膜４５によって互いに電気的に接続される。この後、上記レジスト膜等が除去される。
【００３２】
次に、図８に示すように、高融点金属膜４５及びＳｉＯx 系絶縁膜４４等の上には、Ｏ3 −ＴＥＯＳ系にさらにＴＭＢ（トリメチルホウ酸）とＴＭＰ（トリメチルリン酸）を添加したガス系を用いて常圧ＣＶＤを行うことにより、基体の全面を平坦化する誘電体膜としてのＢＰＳＧ(borophosphosilicate glass) 膜４６が形成される。この後、ＢＰＳＧ膜４６の表面に支持基板（シリコン基板）４７の表面を接触させることにより、ＢＰＳＧ膜４６とシリコン基板４７とが貼り合わされる。
【００３３】
この後、図９に示すように、シリコン基板４１におけるＫ−Ｋ面（領域）が露出するまで裏面側からシリコン基板４１が研磨される。即ち、熱酸化膜４２をストッパーとしてシリコン基板４１が研磨される。この際、この研磨は例えば公知のＣＭＰ（化学機械研磨）法により行う。この結果、シリコン基板４１のうち第１及び第２のシリコン突起部４１ａ、４１ｂ（半導体デバイスを構成する領域）が残り、第１、第２のシリコン突起部４１ａ、４１ｂはその平面形状が島状のＳｉ層となる。尚、ここまでのプロセスは、貼り合わせＳＯＩ(Silicon On Insulator)の典型的な手順にしたがっている。
【００３４】
次に、図１０に示すように、ＣＭＰ研磨により露出した第１及び第２のシリコン突起部４１ａ、４１ｂそれぞれの露出面上には熱酸化法により第１及び第２の上部ゲート酸化膜４８ａ、４８ｂが形成される。この後、この上部ゲート酸化膜４８ａ、４８ｂ及び熱酸化膜４２の上にはポリシリコン層が堆積される。このポリシリコン層の上には、シリコン突起部４１ａ、４１ｂそれぞれの上方に位置する図示せぬマスク膜が設けられる。このマスク膜はＳｉ3 Ｎ4 膜等により形成される。この後、このマスク膜をマスクとしてポリシリコン層をエッチングすることにより、第１及び第２の上部ゲート酸化膜４８ａ、４８ｂそれぞれの上には第１及び第２の上部ゲート電極の配線４９ａ、４９ｂが形成される。次に、上記マスク膜が除去される。
【００３５】
上記第３の実施の形態によれば、図７に示す工程で下部ゲート電極４３ａ、４３ｂ上に高融点金属膜４５を形成し、高融点金属膜４５上にＢＰＳＧ膜４６を形成し、ＢＰＳＧ膜４６の表面上に支持基板４７を貼り付け、シリコン基板４１を裏面側から研磨除去する。これにより、絶縁膜４４、４６内に配線としての高融点金属膜４５を容易に埋め込むことができる。
【００３６】
また、埋め込まれた高融点金属膜４５によって第１及び第２の下部ゲート電極４３ａ、４３ｂを互いに電気的に接続している。このため、下部ゲート電極４３ａ、４３ｂ間の電位を一定させることができる。これと共に、下部電極の配線をポリシリコンで形成した場合に比べて、その配線形成後の熱工程による熱履歴の制限を受けにくく、安定した素子特性を得ることができる。
【００３７】
また、高融点金属膜４５を絶縁膜４４、４６内に埋め込んで形成することにより、従来の半導体装置のようにポリシリコン配線を用いた場合に比べて、配線抵抗を低下させることができ、且つ素子を高密度化することができる。
【００３８】
尚、上記第３の実施の形態では、シリコン基板４１の表面に半導体デバイスを構成する領域であるシリコン突起部４１ａ、４１ｂを二つ形成しているが、シリコン基板４１の表面にシリコン突起部を三つ以上形成することも可能である。
【００３９】
また、第１及び第２のシリコン突起部４１ａ、４１ｂそれぞれにソース・ドレイン領域を形成するための高濃度不純物のインプラを図５に示す工程で行っているが、この高濃度不純物のインプラを図１０に示す工程で行うことも可能である。具体的には、上部ゲート電極４９ａ、４９ｂをマスクとして高濃度不純物をインプラによって注入することにより、第１及び第２のシリコン突起部４１ａ、４１ｂれぞれに上部ゲート電極４９ａ、４９ｂの両側に位置するソース・ドレイン領域を形成するものである。
【００４０】
また、第１及び第２のシリコン突起部４１ａ、４１ｂそれぞれの内部にソース・ドレイン領域を形成するための高濃度不純物のインプラについて、上部ゲート電極４９ａ、４９ｂと下部ゲート電極４３ａ、４３ｂとのオフセットによるずれ効果を回避するために、高濃度不純物のインプラを図５に示す工程と図１０に示す工程で２回行うことも可能である。図１０に示す工程でのインプラの具体的方法は上述したものと同じである。
【００４１】
また、高融点金属膜４５及びＳｉＯx 系絶縁膜４４等の上にＢＰＳＧ膜４６を形成しているが、これに限られず、高融点金属膜４５及びＳｉＯx 系絶縁膜４４等の上に基体の全面を平坦化する誘電体膜としてのＳｉＯx 系絶縁膜を形成することも可能である。この形成方法としては、ＳＯＧ（スピン・オン・グラス）の塗布、Ｏ3 −ＴＥＯＳ系による常圧ＣＶＤ、又はＨ2 Ｏ−ＴＥＯＳプラズマＣＶＤ等の優れた段差被覆性と高い平坦性を達成できる手法を用いることが好ましい。
【００４２】
また、貼り合わせやＳＩＭＯＸ等のＳＯＩ構造のデバイスに本発明を適用しているが、シリコン上のＴＦＴ構造のデバイスに適用することも可能である。
【００４３】
また、シリコン半導体を用いた装置に本発明を適用しているが、これに限られず、ＧａＡｓ等の化合物半導体系を用いた装置に本発明を適用することも可能である。
【００４４】
従来技術では、ＭＩＳ(Metal Insulator Semiconductor) 容量の下部電極としてシリコン基板中に形成された不純物拡散層又はポリシリコン層を使用する場合も多いが、この場合も上述した従来の半導体装置におけるポリシリコン配線と同様な課題が生じる。また、該ポリシリコン層等がＭＩＳ容量の寄生抵抗の増加の原因となり、その特性の悪化を引き起こすこととなる。しかし、上述した実施の形態を用いれば、これらの問題を解決することができる。
【００４５】
【発明の効果】
以上説明したように本発明によれば、埋め込まれた高融点金属膜によって隣接する電極を互いに電気的に接続している。したがって、素子間の配線が製造工程における熱履歴の制限を受けることなく且つ高密度化が可能な半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体装置を示す断面図である。
【図２】本発明の第２の実施の形態による半導体装置を示す断面図である。
【図３】本発明の第３の実施の形態による半導体装置の製造方法を示す断面図である。
【図４】本発明の第３の実施の形態による半導体装置の製造方法を示すものであり、図３の次の工程を示す断面図である。
【図５】本発明の第３の実施の形態による半導体装置の製造方法を示すものであり、図４の次の工程を示す断面図である。
【図６】本発明の第３の実施の形態による半導体装置の製造方法を示すものであり、図５の次の工程を示す断面図である。
【図７】本発明の第３の実施の形態による半導体装置の製造方法を示すものであり、図６の次の工程を示す断面図である。
【図８】本発明の第３の実施の形態による半導体装置の製造方法を示すものであり、図７の次の工程を示す断面図である。
【図９】本発明の第３の実施の形態による半導体装置の製造方法を示すものであり、図８の次の工程を示す断面図である。
【図１０】本発明の第３の実施の形態による半導体装置の製造方法を示すものであり、図９の次の工程を示す断面図である。
【符号の説明】
１ａ…第１のチャネル形成領域、１ｂ…第２のチャネル形成領域、２…熱酸化膜、３ａ…第１の下部ゲート電極、３ｂ…第２の下部ゲート電極、５…高融点金属配線、６…絶縁膜、７…支持基板（シリコン基板）、８ａ…第１の上部ゲート酸化膜、８ｂ…第２の上部ゲート酸化膜、９ａ…第１の上部ゲート電極、
９ｂ…第２の上部ゲート電極、１０ａ…第１の半導体素子、１０ｂ…第２の半導体素子、１１…シリコン基板、１２…高融点金属膜、１３…絶縁膜、
１３ａ…接続孔、１４ａ、１４ｂ…上部電極、３１ａ、３２ａ…第１のソース・ドレイン領域の拡散層、３１ｂ、３２ｂ…第２のソース・ドレイン領域の拡散層、４１…シリコン基板、４１ａ…第１のシリコン突起部、４１ｂ…第２のシリコン突起部、４２…熱酸化膜、４３ａ…第１の下部ゲート電極、４３ｂ…第２の下部ゲート電極、４４…ＳｉＯx 系絶縁膜、４５…高融点金属膜、４６…ＢＰＳＧ膜、４７…シリコン基板、４８ａ…第１の上部ゲート酸化膜、４８ｂ…第２の上部ゲート酸化膜、４９ａ…第１の上部ゲート電極の配線、４９ｂ…第２の上部ゲート電極の配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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