(57)【特許請求の範囲】
【請求項１】
入力された直流電圧をスイッチングトランジスタでスイッチングして得られたパルス信号を平滑して出力するＤＣ−ＤＣコンバータにおいて、
前記平滑して得られた出力電圧の検出を行い、該検出した出力電圧が所定値で一定になるように前記スイッチングトランジスタのスイッチング制御を行うスイッチング制御回路部と、
前記平滑して得られた出力電圧及び／又は出力電流の異常検知を行い、該異常を検知するとスイッチング制御回路部に対して、所定の異常検知信号を出力し前記スイッチングトランジスタをオフさせて遮断状態にさせる異常検知回路部と、
該異常検知回路部から前記所定の異常検知信号が出力されると、所定のクロック信号におけるパルスをカウントし、該カウント値が所定値になると所定のカウント終了信号Ｓ１ｅを出力する第１カウンタと、
該第１カウンタからのカウント終了信号Ｓ１ｅが入力されると所定のリセット信号を出力して、前記異常検知回路部に対して異常検知信号の出力を停止させるリセット信号発生回路部と、
を備え、
前記異常検知信号の出力を停止させるために必要な回路以外の各部は、前記異常検知信号が出力されると動作を停止することを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記異常検知信号の出力を停止させるために必要な回路は、前記異常検知回路部及び前記第１カウンタを含むことを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記リセット信号発生回路部は、外部から所定の信号が入力されると前記所定のリセット信号を出力して、前記異常検知回路部に対して異常検知信号の出力を停止させることを特徴とする請求項１又は２記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記第１カウンタは、電源供給が開始されたとき、又は前記リセット信号発生回路部から所定のリセット信号が出力されたときに、カウント値を初期値にリセットすることを特徴とする請求項１、２又は３記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記第１カウンタは、所定のカウント終了信号Ｓ１ｅを出力するカウント値を任意に設定可能であることを特徴とする請求項１、２、３又は４記載のＤＣ−ＤＣコンバータ。
【請求項６】
前記異常検知回路部から所定の異常検知信号が出力された回数をカウントし、該カウント値が所定値になると所定のカウント終了信号Ｓ２ｅを出力する第２カウンタを備え、前記リセット信号発生回路部は、第２カウンタから該所定のカウント終了信号Ｓ２ｅが出力されると、前記所定のリセット信号を出力することを特徴とする請求項１、２、３、４又は５記載のＤＣ−ＤＣコンバータ。
【請求項７】
前記第２カウンタは、電源供給が開始されたとき、又は前記リセット信号発生回路部から所定のリセット信号が出力されたときに、カウント値を初期値にリセットすることを特徴とする請求項６記載のＤＣ−ＤＣコンバータ。
【請求項８】
前記第２カウンタは、所定のカウント終了信号Ｓ２ｅを出力するカウント値を任意に設定可能であることを特徴とする請求項６又は７記載のＤＣ−ＤＣコンバータ。
【請求項９】
前記スイッチング制御回路部は、異常検知回路部から所定の異常検知信号が出力されると、動作を停止することを特徴とする請求項１、２、３、４、５、６、７又は８記載のＤＣ−ＤＣコンバータ。
【請求項１０】
前記平滑して得られた出力電圧の出力制御を行うスイッチ部を備え、該スイッチ部は、前記異常検知回路部から所定の異常検知信号が出力されていると該出力電圧の出力を停止させることを特徴とする請求項１、２、３、４、５、６、７、８又は９記載のＤＣ−ＤＣコンバータ。
【請求項１１】
入力された直流電圧をスイッチングトランジスタでスイッチングして得られたパルス信号を平滑して出力するＤＣ−ＤＣコンバータの出力電圧及び／又は出力電流の異常を検知するＤＣ−ＤＣコンバータの異常検知方法において、
前記平滑して得られた出力電圧及び／又は出力電流の異常検知を行い、
該異常を検知すると所定の異常検知信号を出力して、該異常検知信号の出力を停止させるために必要な回路以外の各部の動作を停止させ、
所定のクロック信号におけるパルスをカウントし、該カウント値が所定値になると前記所定の異常検知信号の出力を停止することを特徴とするＤＣ−ＤＣコンバータの異常検知方法。
【請求項１２】
前記異常を検知すると、前記スイッチングトランジスタをオフさせて遮断状態にすることを特徴とする請求項１１記載のＤＣ−ＤＣコンバータの異常検知方法。
【請求項１３】
前記異常検知信号の出力を停止させるために必要な回路は、前記平滑して得られた出力電圧及び／又は出力電流の異常検知を行い、該異常を検知すると所定の異常検知信号を出力する回路と、前記所定の異常検知信号が出力されると、所定のクロック信号におけるパルスをカウントし、該カウント値が所定値になると前記異常検知信号の出力を停止させる回路とを含むことを特徴とする請求項１１又は１２記載のＤＣ−ＤＣコンバータの異常検知方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電流制限等の保護回路を備えたＤＣ−ＤＣコンバータに関し、特に保護回路が作動した状態から自動的、又は任意のタイミングで該状態を解除できるようにしたＤＣ−ＤＣコンバータに関する。
【０００２】
【従来の技術】
従来の電源回路では、出力端子が接地等にショート又は低抵抗で接続されて大電流が流れたり、出力端子に高電圧が印加される等して、出力電圧や出力電流に異常が発生すると、電源回路の部品破損や、大電流によって部品や負荷が発熱することに起因する不具合を防止するため出力端子からの電源供給を停止させていた。また、このような異常原因を取り除いた後に、電源を再投入して電源回路を再起動させていた。
【０００３】
ところが、モータ始動時等のように、極めて短時間に大電流が流れたときや外来ノイズ等によって、異常検知手段が作動して電源供給が停止した場合においても、その都度、電源回路を再起動させなければならないという問題があった。このような問題を解決する技術が、特公平２−３５５３７号公報で開示されており、図４は、該公報で開示された電源装置を示したブロック図である。
【０００４】
図４の電源装置では、出力変動を自己調整しながら負荷に電力供給を行う電力変換部の出力異常時に入力されるアラーム信号によって起動信号を発生する起動信号発生手段と、前記起動信号が入力されると前記電力変換部の動作を一時停止させる手段と、前記起動信号が入力されると一定時間の間隔で前記起動信号発生手段に対して前記アラーム信号の存在を確認する手段と、前記アラーム信号の存続中に繰り返し入力される前記起動信号を計数し所定数計数した時に前記電力変換部の動作を完全停止させる計数手段と、前記起動信号の所定数計数する前に前記アラーム信号が停止すると前記計数手段の計数値をリセットする手段とを備えることで前記のような問題を解決している。
【０００５】
【発明が解決しようとする課題】
しかし、このような電源装置では、再起動が行われなくなってしまった場合は、電源を再投入するしかなく、更に、何回か行われている再起動の時間も一定であるため、異常の原因が判明しており、再起動までの時間が分かっているような場合でも、一定時間出力が停止した状態になってしまう等の不具合があった。更に、図４の再トリガ可能なモノステーブルマルチバイブレータのようなタイマ回路は、コンデンサや抵抗等の部品を使用するため、ＩＣ化することが困難であり装置の小型化には適さないという問題があった。
【０００６】
本発明は、上記のような問題を解決するためになされたものであり、瞬間的な過電流や外来ノイズ等で、異常検知手段が作動して電圧出力が停止した場合でも、一定時間後に自動的にリセットして電圧出力を再開させることができると共に、抵抗、コンデンサ等のＩＣ化が困難な部品を使用することがなく、ＩＣ化を容易に行うことができるＤＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータの異常検知方法を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係るＤＣ−ＤＣコンバータは、入力された直流電圧をスイッチングトランジスタでスイッチングして得られたパルス信号を平滑して出力するＤＣ−ＤＣコンバータにおいて、
前記平滑して得られた出力電圧の検出を行い、該検出した出力電圧が所定値で一定になるように前記スイッチングトランジスタのスイッチング制御を行うスイッチング制御回路部と、
前記平滑して得られた出力電圧及び／又は出力電流の異常検知を行い、該異常を検知するとスイッチング制御回路部に対して、所定の異常検知信号を出力し前記スイッチングトランジスタをオフさせて遮断状態にさせる異常検知回路部と、
該異常検知回路部から前記所定の異常検知信号が出力されると、所定のクロック信号におけるパルスをカウントし、該カウント値が所定値になると所定のカウント終了信号Ｓ１ｅを出力する第１カウンタと、
該第１カウンタからのカウント終了信号Ｓ１ｅが入力されると所定のリセット信号を出力して、前記異常検知回路部に対して異常検知信号の出力を停止させるリセット信号発生回路部と、
を備え、
前記異常検知信号の出力を停止させるために必要な回路以外の各部は、前記異常検知信号が出力されると動作を停止するものである。
具体的には、前記異常検知信号の出力を停止させるために必要な回路は、前記異常検知回路部及び前記第１カウンタを含むものである。
また、前記リセット信号発生回路部は、外部から所定の信号が入力されると前記所定のリセット信号を出力して、前記異常検知回路部に対して異常検知信号の出力を停止させるようにしてもよい。
【０００８】
前記第１カウンタは、電源供給が開始されたとき、又は前記リセット信号発生回路部から所定のリセット信号が出力されたときに、カウント値を初期値にリセットするようにした。
【０００９】
また、前記第１カウンタは、所定のカウント終了信号Ｓ１ｅを出力するカウント値を任意に設定可能であるようにしてもよい。
【００１０】
一方、前記異常検知回路部から所定の異常検知信号が出力された回数をカウントし、該カウント値が所定値になると所定のカウント終了信号Ｓ２ｅを出力する第２カウンタを備え、前記リセット信号発生回路部は、第２カウンタから該所定のカウント終了信号Ｓ２ｅが出力されると、前記所定のリセット信号を出力するようにしてもよい。
【００１１】
前記第２カウンタは、電源供給が開始されたとき、又は前記リセット信号発生回路部から所定のリセット信号が出力されたときに、カウント値を初期値にリセットするようにした。
【００１２】
また、前記第２カウンタは、所定のカウント終了信号Ｓ２ｅを出力するカウント値を任意に設定可能であるようにしてもよい。
【００１３】
前記スイッチング制御回路部は、異常検知回路部から所定の異常検知信号が出力されると、動作を停止するようにした。
【００１４】
また、前記平滑して得られた出力電圧の出力制御を行うスイッチ部を備え、該スイッチ部は、前記異常検知回路部から所定の異常検知信号が出力されていると該出力電圧の出力を停止させるようにしてもよい。
また、この発明に係るＤＣ−ＤＣコンバータの異常検知方法は、入力された直流電圧をスイッチングトランジスタでスイッチングして得られたパルス信号を平滑して出力するＤＣ−ＤＣコンバータの出力電圧及び／又は出力電流の異常を検知するＤＣ−ＤＣコンバータの異常検知方法において、
前記平滑して得られた出力電圧及び／又は出力電流の異常検知を行い、
該異常を検知すると所定の異常検知信号を出力して、該異常検知信号の出力を停止させるために必要な回路以外の各部の動作を停止させ、
所定のクロック信号におけるパルスをカウントし、前記カウント値が所定値になると前記所定の異常検知信号の出力を停止するようにした。
また、前記異常を検知すると、前記スイッチングトランジスタをオフさせて遮断状態にするようにした。
具体的には、前記異常検知信号の出力を停止させるために必要な回路は、前記平滑して得られた出力電圧及び／又は出力電流の異常検知を行い、該異常を検知すると所定の異常検知信号を出力する回路と、前記所定の異常検知信号が出力されると、所定のクロック信号におけるパルスをカウントし、該カウント値が所定値になると前記異常検知信号の出力を停止させる回路とを含むようにした。
【００１５】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるＤＣ−ＤＣコンバータの例を示したブロック図である。なお、図１では、昇圧型のＤＣ−ＤＣコンバータを例にして示している。
【００１６】
図１において、ＤＣ−ＤＣコンバータ１は、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）であるスイッチングトランジスタＭ１と、パルストランスＴ１と、ダイオードＤ１と、コンデンサＣ１と、出力電圧Ｖｏを分圧して出力する抵抗Ｒ１，Ｒ２と、スイッチングトランジスタＭ１の動作制御を行う制御回路部２とを備えている。ＤＣ−ＤＣコンバータ１は、入力電圧Ｖｉを所定の電圧に変換して出力電圧Ｖｏとして出力する。
【００１７】
入力電圧Ｖｉが入力される入力端子５と接地との間には、パルストランスＴ１の１次側コイルとスイッチングトランジスタＭ１が直列に接続されており、スイッチングトランジスタＭ１のゲートには制御回路部２からの制御信号が入力される。パルストランスＴ１の２次側コイルの一端は接地され、該２次側コイルの他端はダイオードＤ１を介して出力端子６に接続されている。また、出力端子６と接地との間には、コンデンサＣ１及び抵抗Ｒ１，Ｒ２の直列回路が並列に接続されている。抵抗Ｒ１とＲ２で分圧された分圧電圧Ｖｄ及び出力端子６の出力電圧Ｖｏは、それぞれ制御回路部２に入力され、制御回路部２は、入力された分圧電圧Ｖｄ及び出力電圧Ｖｏに応じてスイッチングトランジスタＭ１の動作制御を行う。
【００１８】
制御回路部２は、スイッチングトランジスタＭ１の駆動を行うドライバ回路１１と、所定の基準電圧Ｖｒを生成して出力する基準電圧発生回路１２と、出力電圧検出用の分圧電圧Ｖｄと該基準電圧発生回路１２からの基準電圧Ｖｒとの電圧差を増幅して出力する誤差増幅回路１３と、所定の周波数のクロック信号ＣＬＫを生成して出力する発振回路１４と、誤差増幅回路１３からの出力信号と該発振回路１４からのクロック信号ＣＬＫからスイッチングトランジスタＭ１のオン時間とオフ時間の比の調整を行うパルス幅変換回路１５とを備えている。
【００１９】
更に、制御回路部２は、出力端子６から出力される出力電流Ｉｏや出力電圧Ｖｏ等に異常が発生すると所定の異常検知信号Ｓａを生成して出力する異常検知回路１６と、該異常検知回路１６の異常検知状態を解除するリセット回路１７とを備えている。なお、抵抗Ｒ１，Ｒ２、ドライバ回路１１、基準電圧発生回路１２、誤差増幅回路１３、発振回路１４及びパルス幅変換回路１５はスイッチング制御回路部をなす。また、以下、異常検知回路１６は、出力電流Ｉｏや出力電圧Ｖｏ等の異常を検知するとハイレベルの異常検知信号Ｓａを生成して出力する場合を例にして説明する。
【００２０】
誤差増幅回路１３には分圧電圧Ｖｄが入力され、誤差増幅回路１３は、該分圧電圧Ｖｄと基準電圧発生回路部１２からの基準電圧Ｖｒとの電圧差を増幅してパルス幅変換回路１５に出力する。また、異常検知回路１６には出力電圧Ｖｏが入力され、異常検知回路１６は、出力電圧Ｖｏ及び／又は出力電流Ｉｏの異常を検知すると、ハイレベルの異常検知信号Ｓａをドライバ回路１１、誤差増幅回路１３、パルス幅変換回路１５及びリセット回路１７にそれぞれ出力する。
【００２１】
ドライバ回路１１、誤差増幅回路１３及びパルス幅変換回路１５は、ハイレベルの異常検出信号Ｓａが入力されるとそれぞれ動作を停止し、スイッチングトランジスタＭ１はオフして遮断状態になる。このため、ＤＣ−ＤＣコンバータ１は、昇圧動作を停止し、出力電圧Ｖｏの供給を停止すると共に、消費電力を低減させることができる。
【００２２】
リセット回路１７は、第１カウンタ２１、リセット信号発生回路２２、ＡＮＤ回路２３及びＯＲ回路２４で構成されている。ＡＮＤ回路２３において、一方の入力端は異常検知回路１６の出力端に接続され、他方の入力端には発振回路１４からのクロック信号ＣＬＫが入力されている。ＡＮＤ回路２３の出力端は、第１カウンタ２１の入力端ＣＰに接続され、第１カウンタ２１の出力端ＯＵＴは、ＯＲ回路２４の一方の入力端に接続されている。
【００２３】
ＯＲ回路２４の他方の入力端は、外部から所定の外部リセット信号ＳＥｒが入力される外部リセット入力端子２５に接続され、ＯＲ回路２４の出力端は、リセット信号発生回路２２の入力端に接続されている。リセット信号発生回路２２から出力された所定の内部リセット信号ＳＩｒは、異常検知回路１６に入力されると共に、第１カウンタ２１のリセット入力端Ｒに入力される。図１の場合、ハイレベルの外部リセット信号ＳＥｒが入力されると、リセット信号発生回路２２は、所定の内部リセット信号ＳＩｒを異常検知回路１６及び第１カウンタ２１にそれぞれ出力する。異常検知回路１６は、該所定の内部リセット信号ＳＩｒが入力されると異常検知信号Ｓａの出力を停止して出力端をロー（Ｌｏｗ）レベルにし、第１カウンタ２１は、カウント値をリセットして初期値に戻す。
【００２４】
このような構成において、スイッチングトランジスタＭ１がオン／オフを繰り返してパルストランスＴ１の１次側コイルに電流が流れると、該電流に応じたパルス信号が２次側コイルに発生する。該２次側コイルに発生したパルス信号は、ダイオードＤ１で整流されコンデンサＣ１で平滑されて、出力電圧Ｖｏとして出力端子６に出力される。出力電圧Ｖｏは抵抗Ｒ１と抵抗Ｒ２で分圧され、該分圧電圧Ｖｄは、誤差増幅回路１３に入力される。
【００２５】
誤差増幅回路１３は、入力された分圧電圧Ｖｄと基準電圧発生回路１２からの基準電圧Ｖｒとを電圧比較し、該比較結果をパルス幅変換回路１５に出力し、パルス幅変換回路１５は、入力された比較結果に応じて、分圧電圧Ｖｄと基準電圧Ｖｒが等しくなるようなデューティサイクルのパルス信号を生成してドライバ回路１１に出力する。ドライバ回路１１は、入力されたパルス信号のデューティサイクルに応じてスイッチングトランジスタＭ１の動作制御が行われ、スイッチングトランジスタＭ１のオン時間とオフ時間の比が所望の値になるように制御される。このようにして、制御回路部２は、出力電圧Ｖｏが所望の値で一定になるようにスイッチングトランジスタＭ１の動作制御を行う。
【００２６】
ここで、異常検知回路１６から異常検知信号Ｓａが出力されると、ドライバ回路１１、誤差増幅回路１３及びパルス幅変換回路１５はそれぞれ動作を停止する。このため、スイッチングトランジスタＭ１はオフして遮断状態となり、出力端子６からの出力電圧Ｖｏの供給を停止すると共に、制御回路部２で消費する電力を低下させることができる。更に、異常検知信号Ｓａは、リセット回路１７におけるＡＮＤ回路２３の一方の入力端にも出力され、異常検知信号Ｓａが入力されると、ＡＮＤ回路２３の出力端からは、他方の入力端に入力されているクロック信号ＣＬＫが出力され、該クロック信号ＣＬＫは、第１カウンタ２１の入力端ＣＰに入力される。
【００２７】
第１カウンタ２１は、入力されたクロック信号ＣＬＫのパルスをカウントし、該カウント数が所定値になると、出力端ＯＵＴから所定のカウント終了信号Ｓ１ｅ、例えばハイレベルのカウント終了信号Ｓ１ｅを出力する。このとき、ハイレベルの外部リセット信号ＳＥｒが入力されておらず外部リセット入力端子２５がローレベルである場合、カウント終了信号Ｓ１ｅはＯＲ回路２４を介してリセット信号発生回路２２に入力される。
【００２８】
リセット信号発生回路２２は、入力端がハイレベルになると、所定の内部リセット信号ＳＩｒを生成して出力することから、異常検知回路１６は、異常検知信号Ｓａの出力を停止し出力端をローレベルにすることにより異常検知状態を解除して、第１カウンタ２１の入力端ＣＰに対するクロック信号ＣＬＫの入力が停止すると共に、第１カウンタ２１は、カウント値をリセットして初期値に戻す。
【００２９】
このようにして、異常検知回路１６が異常を検知してから第１カウンタ２１がクロック信号ＣＬＫのクロックを所定数だけカウントするのに要する時間が経過した後に、自動的に異常検知回路１６の異常検知状態を解除して異常検知信号Ｓａの出力を停止すると共に、第１カウンタ２１のカウント値を初期値に戻すことができる。
【００３０】
一方、異常検知信号Ｓａが出力されてから、カウント回路２１がカウント終了信号Ｓ１ｅを出力する前に、外部リセット入力端子２５にハイレベルの外部リセット信号ＳＥｒが入力されると、ＯＲ回路２４の出力端は、カウント終了信号Ｓ１ｅに関係なくハイレベルとなる。このため、リセット信号発生回路２２は、所定の内部リセット信号ＳＩｒを生成して出力し、異常検知回路１６は、異常検知状態にあるときは該状態を解除して異常検知信号Ｓａの出力を停止する。このようにして、第１カウンタ２１のカウント終了を待たずに、異常検知回路１６の異常検知状態を解除することができるため、外部のＣＰＵ（図示せず）等からも異常検知回路１６異常検知状態を解除することが可能となり、異常発生時の対処方法の選択肢を広げることができる。
【００３１】
なお、第１カウンタ２１がカウント終了信号Ｓ１ｅを出力するまでのカウント回数を任意に設定できるようにしてもよい。このようにすることにより、異常検知信号Ｓａが出力されてから内部リセット信号ＳＩｒを出力するまでの時間を任意に変更することができると共に、クロック信号ＣＬＫの周波数が変わった場合でも異常検知信号Ｓａが出力されてから一定の時間で内部リセット信号ＳＩｒを出力することができ、異常内容やクロック信号ＣＬＫの周波数によって最適な時間に設定することができる。
【００３２】
このように、本第１の実施の形態におけるＤＣ−ＤＣコンバータは、出力電圧Ｖｏ及び／又は出力電流Ｉｏに異常が発生すると、該異常を異常検知回路１６で検知して異常検知信号Ｓａを出力し、第１カウンタ２１によって該異常検知信号Ｓａが出力されてからの経過時間を計測し、異常検知信号Ｓａが出力されてから所定の時間が経過すると、リセット信号発生回路２２から所定の内部リセット信号ＳＩｒを出力し、異常検知回路部１６に対して異常検知状態を解除し異常検知信号Ｓａの出力を停止させると共に、第１カウンタ２１のカウント値を初期値に戻すようにした。
【００３３】
このことから、瞬間的な過電流や外来ノイズ等で、異常検知回路が作動して出力電圧の出力が停止した場合でも、一定時間後に自動的にリセットして出力電圧の出力を再開することができると共に、該自動リセットを行うためのタイマ回路にカウンタを使用したことから、抵抗、コンデンサ等のＩＣ化が困難な部品を使用することがなく、ＩＣ化を容易に行うことができる。
【００３４】
更に、異常検知回路が作動して電圧出力が停止した場合、外部から所定のリセット信号ＳＥｒが入力されると、第１カウンタ２１のカウント終了を待たずに、異常検知回路部１６に対して異常検知状態を解除し異常検知信号Ｓａの出力を停止させることができるため、外部のＣＰＵ等からも出力電圧の出力を再開させることができ、異常発生時の対処方法の選択肢を広げることができる。
【００３５】
第２の実施の形態．
前記第１の実施の形態では、異常検知回路１６から異常検知信号Ｓａが出力されてから所定時間経過後にリセット回路１７から内部リセット信号ＳＩｒを出力して、出力端子６からの出力を自動的に再開させるようにした。このため、異常検知信号Ｓａの出力を停止した時点で、まだ、出力電圧及び／又は出力電流の異常が解消されていない場合は、直ちに再び異常検知回路１６から異常検知信号Ｓａが出力されることになる。
【００３６】
このようなことから、該異常が長時間に渡る場合は、異常検知信号Ｓａの出力と出力停止が繰り返され、異常検知信号Ｓａの出力が停止されるごとに、出力電圧及び／又は出力電流の異常原因となっている個所で、大電流が流れる等の異常が再発することになり、部品破損や発熱に伴う不具合が発生する。このような不具合の発生を防ぐために、異常検知信号Ｓａが出力されてからの経過時間と異常検知信号Ｓａが出力された回数とに応じて異常検知信号Ｓａの出力を停止させるようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
【００３７】
図２は、本発明の第２の実施の形態におけるＤＣ−ＤＣコンバータの例を示したブロック図である。図２では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。なお、図２においても、昇圧型のＤＣ−ＤＣコンバータを例にして示している。
図２における図１との相違点は、図１のリセット回路１７において、異常検知信号Ｓａが出力された回数をカウントする第２カウンタ４２とＡＮＤ回路４３を追加したことにあり、これに伴って図１のリセット回路１７をリセット回路４１とし、図１の制御回路部２を制御回路部３２に、図１のＤＣ−ＤＣコンバータ１をＤＣ−ＤＣコンバータ３１にしたことにある。
【００３８】
図２において、ＤＣ−ＤＣコンバータ３１は、スイッチングトランジスタＭ１と、パルストランスＴ１と、ダイオードＤ１と、コンデンサＣ１と、抵抗Ｒ１，Ｒ２と、スイッチングトランジスタＭ１の動作制御を行う制御回路部３２とを備えている。また、制御回路部３２は、ドライバ回路１１と、基準電圧発生回路１２と、誤差増幅回路１３と、発振回路１４と、パルス幅変換回路１５と、異常検知回路１６と、該異常検知回路１６の異常検知状態を解除するリセット回路４１とを備えている。
【００３９】
リセット回路４１は、第１カウンタ２１、リセット信号発生回路２２、ＡＮＤ回路２３，４３、ＯＲ回路２４及び第２カウンタ４２で構成されている。第２カウンタ４２において、入力端ＣＰは異常検知回路１６の出力端に、出力端ＯＵＴはＡＮＤ回路４３の一方の入力端にそれぞれ接続され、リセット入力端Ｒは外部リセット入力端子２５に接続されている。また、ＡＮＤ回路４３の他方の入力端には、第１カウンタ２１の出力端が接続されており、ＡＮＤ回路４３の出力端はＯＲ回路２４の一方の入力端に接続されている。ＯＲ回路２４の他方の入力端は外部リセット入力端子２５に接続されている。
【００４０】
異常検知回路１６から出力された所定の異常検知信号Ｓａは、ドライバ回路１１、誤差増幅回路１３、パルス幅変換回路１５、リセット回路４１におけるＡＮＤ回路２３の一方の入力端及び第２カウンタ４２の入力端ＣＰにそれぞれ出力され、第２カウンタ４２は、異常検知信号Ｓａが出力された回数をカウントする。第２カウンタ４２は、カウント数が所定値になると出力端ＯＵＴからローレベルのカウント終了信号Ｓ２ｅを出力する。
【００４１】
第２カウンタ４２は、カウント数が所定値になるまでは出力端はハイレベルであることから、ＡＮＤ回路４３は、第１カウンタ２１からの出力信号をＯＲ回路２４の一方の入力端に出力する。第２カウンタ４２のカウント数が所定値になると、第２カウンタ４２は、ローレベルのカウント終了信号Ｓ２ｅを出力し、ＡＮＤ回路４３の出力端は、第１カウンタ２１の出力信号に関係なくローレベルとなる。このため、外部リセット端子２５に外部リセット信号ＳＥｒが入力されていないときは、ＯＲ回路２４の出力端はローレベルとなることから、リセット信号発生回路２２は、所定の内部リセット信号ＳＩｒの出力を停止し、異常検知回路１６及び第１カウンタ２１がリセットされることはない。
【００４２】
一方、外部リセット入力端子２５にハイレベルの外部リセット信号ＳＥｒが入力されると、ＯＲ回路２４の出力端は、ＡＮＤ回路４３の出力信号に関係なくハイレベルとなる。このため、リセット信号発生回路２２は、所定の内部リセット信号ＳＩｒを生成して出力し、異常検知回路１６は、異常検知状態にあるときは該状態を解除して異常検知信号Ｓａの出力を停止する。また、外部リセット入力端子２５にハイレベルの外部リセット信号ＳＥｒが入力されることによって、第２カウンタ４２は、リセットされてカウント値が初期値に戻される。
【００４３】
このように、異常検知信号Ｓａの出力回数が所定値になると、第２カウンタ４２によって、第１カウンタ２１からのカウント終了信号Ｓ１ｅがリセット信号発生回路２２に入力されないようにし、異常検知信号Ｓａが自動的に解除されないようにする。出力電圧及び／又は出力電流の異常原因を取り除いた後、外部リセット入力端子２５に外部リセット信号ＳＥｒを入力すると、異常検知信号Ｓａの出力が停止されると共に、第２カウンタ４２もリセットされるため、リセット回路４１による異常検知時の自動再起動が行われるようになる。
【００４４】
このように、本第２の実施の形態におけるＤＣ−ＤＣコンバータは、異常検知信号Ｓａが出力された回数をカウントする第２カウンタ４２を設け、第２カウンタ４２のカウント値が所定値になるとローレベルのカウント終了信号Ｓ２ｅを出力してＡＮＤ回路４３の出力信号がローレベルに固定され、第１カウンタ２１からのカウント終了信号Ｓ１ｅがＯＲ回路２４に出力されないようにした。このため、異常検知信号Ｓａが出力された回数が所定値になると異常検知信号Ｓａの出力を自動的に停止されないようにすることができ、異常検知信号Ｓａの出力が停止されるごとに、出力電圧及び／又は出力電流の異常原因となっている個所において、大電流が流れる等の異常が再発することによる部品破損や発熱に伴う不具合の発生を防止することができる。
【００４５】
第３の実施の形態．
前記第１及び第２の各実施の形態では、パルストランスＴ１を使用した場合を例にして示したが、パルストランスＴ１の代わりにインダクタを使用してもよく、このようにしたものを本発明の第３の実施の形態とする。
図３は、本発明の第３の実施の形態におけるＤＣ−ＤＣコンバータの例を示したブロック図である。なお、図３では、図２の構成のＤＣ−ＤＣコンバータを例にして示しており、図１の構成のＤＣ−ＤＣコンバータにおいても同様であるのでその説明は省略する。また、図３において、図２と同じものは同じ符号で示しており、ここではその説明を省略すると共に図２との相違点のみ説明する。
【００４６】
図３における図２との相違点は、図２のパルストランスＴ１をなくし、インダクタＬ１及びＰチャネル形ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）Ｍ２を追加したことにあり、これに伴って、図２のＤＣ−ＤＣコンバータ３１をＤＣ−ＤＣコンバータ５１にしたことにある。
図３において、ＤＣ−ＤＣコンバータ５１は、スイッチングトランジスタＭ１と、インダクタＬ１と、ダイオードＤ１と、コンデンサＣ１と、ＰＭＯＳトランジスタＭ２と、抵抗Ｒ１，Ｒ２と、スイッチングトランジスタＭ１及びＰＭＯＳトランジスタＭ２の動作制御を行う制御回路部３２とを備えている。なお、ＰＭＯＳトランジスタＭ２はスイッチ部をなす。
【００４７】
入力端子５と接地との間には、インダクタＬ１とスイッチングトランジスタＭ１が直列に接続されており、インダクタＬ１とスイッチングトランジスタＭ１との接続部は、ダイオードＤ１とＰＭＯＳトランジスタＭ２を介して出力端子６に接続されている。ＰＭＯＳトランジスタＭ２のゲートは、異常検知信号Ｓａが入力されるように異常検知回路１６の出力端に接続され、コンデンサＣ１は、ダイオードＤ１とＰＭＯＳトランジスタＭ２の接続部と、接地との間に接続されている。
【００４８】
このような構成において、スイッチングトランジスタＭ１がオンすると、インダクタＬ１に電流が流れ、スイッチングトランジスタＭ１がオフすると、インダクタＬ１に蓄えられたエネルギによって逆起電圧が発生し、該逆起電圧がダイオードＤ１を介して通してコンデンサＣ１に印加され、コンデンサＣ１が充電される。このような動作を繰り返すことによって、コンデンサＣ１には昇圧された電圧が蓄えられる。ＰＭＯＳトランジスタＭ２は、通常はオンしてコンデンサＣ１の電荷を出力端子６に接続された負荷に供給するが、異常検知回路１６が作動して異常検知信号Ｓａが出力されるとスイッチングトランジスタＭ１と共にオフして、出力端子６からの出力電圧の出力を停止させる。
【００４９】
このように、本第３の実施の形態におけるＤＣ−ＤＣコンバータは、パルストランスの代わりにインダクタＬ１を使用した場合においても、異常検知信号Ｓａに応じて動作制御されるＰＭＯＳトランジスタＭ２を設けることによって、前記第１の実施の形態又は第２の実施の形態と同様の効果を得ることができる。
【００５０】
なお、前記第１〜第３の各実施の形態では、クロック信号ＣＬＫを発振回路１４から供給していたが、外部からクロック信号が供給されるようにしてもよい。また、前記第１〜第３の各実施の形態における発振回路１４が、異常検知信号Ｓａによって動作を停止するようにしてもよく、このようにすることによって、異常検知回路１６が異常検知状態になっているときの制御回路部２の消費電力を更に小さくすることができる。更に、第１〜第３の各実施の形態では、昇圧型のＤＣ−ＤＣコンバータを例にして説明したが、本発明はこれに限定するものではなく、降圧型のＤＣ−ＤＣコンバータを含めたすべてのＤＣ−ＤＣコンバータに適用することができる。
【００５１】
【発明の効果】
上記の説明から明らかなように、本発明のＤＣ−ＤＣコンバータによれば、瞬間的な過電流や外来ノイズ等で異常検知回路が作動して出力電圧が出力されなくなった場合においても、一定時間後に自動的に出力電圧の出力を再開させることができると共に、外部から所定のリセット信号が入力されると、第１カウンタのカウント終了を待たずに異常検知回路からの異常検知信号の出力を停止させることができるため、ＣＰＵ等を有する外部のシステム装置からも異常検知信号の出力を停止させることができ、出力電圧及び／又は出力電流の異常発生時における対処方法の選択肢を広げることができる。更に、異常検知信号を自動的に出力停止させる回路にカウンタを使用したことから、抵抗やコンデンサ等のＩＣ化が困難な部品を使用することがなく、ＩＣ化を容易に行うことができる。
【００５２】
また、第１カウンタのリセットを、電源投入時以外に、異常検知信号を停止させるためのリセット信号でも行うことができるようにしたため、複雑なリセット回路を使用することなく、小型化及びコストの低減を図ることができる。
【００５３】
また、第１カウンタが所定のカウント終了信号Ｓ１ｅを出力するまでのカウント数を任意に設定できるようにしたため、自動的に出力電圧の出力を再開させるまでの時間を任意に変えることができ、出力電圧及び／又は出力電流に異常が発生する条件があらかじめ分かっている場合等は、自動的に出力電圧の出力を再開させる時間を異常内容にあわせて設定しておくことによって、出力電圧の出力が停止する時間を最小限にすることができる。更に、クロック信号の周波数が変わった場合においても、異常検知信号が出力されてから一定時間後に該異常検知信号の出力を停止させることができ、異常内容やクロック信号の周波数に応じて該時間を最適値に設定することができる。
【００５４】
一方、出力電圧及び／又は出力電流の異常が長時間に及ぶ場合においても、異常検知信号が出力された回数を第２カウンタでカウントし、該カウント値が所定値になると、異常検知信号の出力を禁止して、大電流による異常個所の部品破損や発熱に伴う不具合の発生を防止することができる。
【００５５】
また、第２カウンタのリセットを電源投入時以外に外部からのリセット信号でも行えるようにしたことから、複雑なリセット回路を使用することなく、小型化及びコストの低減を図ることができる。
【００５６】
第２カウンタが所定のカウント終了信号Ｓ２ｅを出力するまでのカウント数を任意に設定できるようにしたため、負荷の状態や予想される異常内容によって最適な回数を設定することができ、より安全な保護回路を構成することができる。
【００５７】
また、異常検知信号が出力されると、該異常検知信号の出力を停止させるために必要な回路以外の各部の動作を停止させることから、異常検知信号が出力されている間の消費電力を低減させることができる。
【００５８】
更に、出力電圧の出力制御を行うスイッチ部を設けたことから、インダクタンスを用いた簡易型のＤＣ−ＤＣコンバータにおいても、異常検知信号で出力電圧の出力制御を行うことができる。
また、本発明のＤＣ−ＤＣコンバータの異常検知方法によれば、瞬間的な過電流や外来ノイズ等で異常検知が作動して出力電圧が出力されなくなった場合においても、一定時間後に自動的に出力電圧の出力を再開させることができると共に、外部から所定のリセット信号が入力されると、カウント終了を待たずに異常検知信号の出力を停止させることができる。このため、異常検知信号が出力されると、該異常検知信号の出力を停止させるために必要な回路以外の各部の動作を停止させることから、異常検知信号が出力されている間の消費電力を低減させることができる。また、ＣＰＵ等を有する外部のシステム装置からも異常検知信号の出力を停止させることができ、出力電圧及び／又は出力電流の異常発生時における対処方法の選択肢を広げることができる。更に、異常検知信号を自動的に出力停止させる回路にカウンタを使用したことから、抵抗やコンデンサ等のＩＣ化が困難な部品を使用することがなく、ＩＣ化を容易に行うことができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態におけるＤＣ−ＤＣコンバータの例を示したブロック図である。
【図２】  本発明の第２の実施の形態におけるＤＣ−ＤＣコンバータの例を示したブロック図である。
【図３】  本発明の第３の実施の形態におけるＤＣ−ＤＣコンバータの例を示したブロック図である。
【図４】  従来の電源装置の例を示したブロック図である。
【符号の説明】
１，３１，５１  ＤＣ−ＤＣコンバータ
２，３２  制御回路部
５  入力端子
６  出力端子
１１  ドライバ回路
１２  基準電圧発生回路
１３  誤差増幅回路
１４  発振回路
１５  パルス幅変換回路
１６  異常検知回路
１７，４１  リセット回路
２１  第１カウンタ
２２  リセット信号発生回路
２３，４３  ＡＮＤ回路
２４  ＯＲ回路
２５  外部リセット入力端子
４２  第２カウンタ
Ｍ１  スイッチングトランジスタ
Ｔ１  パルストランス
Ｄ１  ダイオード
Ｃ１  コンデンサ
Ｒ１，Ｒ２  抵抗
Ｌ１  インダクタ
Ｍ２  ＰＭＯＳトランジスタ
【図１】
0003763771.tif 000002
【図２】
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【図３】
0003763771.tif 000004
【図４】
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