(57)【特許請求の範囲】
【請求項１】
トリプルウェルを有する半導体メモリ装置のレイアウトにおいて、
マトリクス形態で配列された複数のメモリセル領域と、
第１方向のメモリセル領域の間に各々配列され、対応するメモリセル領域のワードラインに対するコーディング及び駆動のための回路を備えた複数の第１領域と、
前記第１方向に直交する第２方向のメモリセルの間に、各々配列され、対応するメモリセル領域のビットラインの電位を感知するための回路を備えた複数の第２領域と、
前記第１領域の間と、前記第２領域の間に、各々配列され、前記第１領域の回路を駆動するための素子または第２領域の回路を駆動するための素子のいずれかを各々備えた複数の第３領域と、
を含み、前記第１及び第２領域の回路を駆動するための素子の一方の第１駆動素子は、少なくとも２つのウェルバイアスが印加され、他方の第２駆動素子は、他のウェルバイアス電圧が印加されることを特徴とするレイアウト。
【請求項２】
前記第１及び第２駆動素子は、ＰＭＯＳトランジスターを含むことを特徴とする請求項１に記載のレイアウト。
【請求項３】
前記第１駆動素子を備えた第３領域と第２駆動素子を備えた第３領域は、第１又は第２方向の第１領域を基準にＺ字型に配置されることを特徴とする請求項２に記載のレイアウト。
【請求項４】
前記第２駆動素子に印加されるウェルバイアス電圧は、前記第１駆動素子に印加される前記ウェルバイアス電圧のうちの１つと同一のレベルを有することを特徴とする請求項１に記載のレイアウト。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものであり、より詳しくはトリプルウェル構造（ｔｒｉｐｌｅ  ｗｅｌｌ  ｓｔｒｕｃｔｕｒｅ）を有するダイナミックランダムアクセスメモリ装置のレイアウトに関するものである。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ：以下ＤＲＡＭと称する）がＰ型基板を利用して製造される時、メモリセル領域のｎチャンネルＭＯＳトランジスターと周辺回路領域のｎチャンネル及びｐチャンネルＭＯＳトランジスターは、他のウェル（タブ−ｔｕｂ）に度々形成される。そのような構造は、次のようにいろいろの利点を有する。第一に、周辺回路領域で誘発されたノイズは、メモリセル領域にその影響が及ばない。第二に、メモリセル領域の基板バイアスは、周辺回路領域に独立に制御することができる。第三に、周辺回路領域の狭チャンネル効果（ｓｈｏｒｔ−ｃｈａｎｎｅｌ  ｅｆｆｅｃｔ）は容易に制御することができる。第四に、基板電圧発生回路は、より小さく形成することができる。
【０００３】
しかし、メモリセル領域のｎチャンネルＭＯＳトランジスターと周辺回路領域のｎチャンネル及びｐチャンネルＭＯＳトランジスターを他のウェルに形成するため、メモリセル領域のｐウェルは、ｐ型シリコン基板と分離されなければならない。その結果、メモリセル領域のｐウェルを覆うように、ｐウェルより、もっと深いｎウェルを形成することが必要で、それによってトリプルウェル構造（ｔｒｉｐｌｅ  ｗｅｌｌ  ｓｔｒｕｃｔｕｒｅ）を形成する。そのような技術がＵＳＰ  ＮＯ．５、３９７、７３４に“ＭＥＴＨＯＤ  ＯＦ  ＦＡＢＲＩＣＡＴＩＮＧ  Ａ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ  ＨＡＶＩＮＧ  Ａ  ＴＲＩＰＬＥ  ＷＥＬＬ  ＳＴＲＵＣＴＵＲＥ”に掲載されている。
【０００４】
図１を参照すると、階層的な（ｈｉｅｒａｒｃｈｉｃａｌ）ワードライン構造、即ちサブワードライン構造を有するＤＲＡＭ装置の概略的な構成を示すブロック図が図示されている。
【０００５】
ＤＲＡＭ装置は、マトリクス形態で配列された複数のメモリセル領域１０を含む。サブワードラインＳＷＬｉを選択するためのサブワードラインデコーダ２１（以下、ＳＷＤと称する）は、ワードライン方向にメモリセル領域１０の間の領域２０に配置されており、図示されないが、１対のビットラインを通して選択されるセルのデータを感知し、増幅するための感知増幅回路３２（以下、ＳＡと称する）は、ビットライン方向にメモリセル領域１０の間の領域３０に配置されている。図１で分かるように、領域２０及び３０に電源及びデコーディング信号ＰＸｊを供給するための駆動回路（以下、ＤＲＶと称する）は、ＳＷＤ領域２０の間に、ＳＡ領域３０の間の領域４０に、各々配置されている。
【０００６】
ここで、駆動回路は、対応するＳＷＤ２１で、２つの別のレベルＶＰＰ及びＶＩＮＴを有するデコーディング信号ＰＸＩＤ及びＰＸＩＢを駆動するための第１駆動回路４１と、ＳＡのＰ及びＮラッチセンスアンプ回路３３及び３４（図２（ａ）を参照）に電源を供給するための第２駆動回路４２とを含む。
【０００７】
図２（ａ）は、ＤＲＡＭ装置で一般的に使用される感知増幅回路及びそのＰラッチ感知増幅器の駆動回路を示す回路図であり、図２（ｂ）は、ＤＲＡＭ装置で一般的に使用されるサブワードラインデコーダの駆動回路を示す回路図である。図３（ａ）は、ツインウェル（ｔｗｉｎ  ｗｅｌｌ）構造を示す平面図であり、図３（ｂ）は、図３（ａ）で３−３’に沿って切断された断面図である。
【０００８】
ｐ型半導体基板を使用するＤＲＡＭ装置において、ＳＡ領域３０でＮＭＯＳトランジスターはｐ型半導体基板１に形成され、ＰＭＯＳトランジスターは、ｎウェル２に形成されることは自明である。従って、ＳＡ３２のＮラッチセンスアンプ３４を構成するトランジスターのウェルバイアス電圧で接地電圧ＶＳＳが印加され、ＰＭＯＳトランジスターのウェルバイアス電圧で内部電源電圧ＶＩＮＴが印加されることは、この分野の通常的な知識を持っている者に自明である。この場合、ＳＡ領域３０は、ツインウェル構造によって十分に図３（ａ）及び図３（ｂ）に図示された構造でレイアウトされることができる。
【０００９】
図１に図示されるように、ＳＷＤ及びＳＡ駆動回路４１及び４２は、ＤＲＶ領域４０に一緒に配置されているし、ＳＷＤ駆動回路４１を構成するインバータ回路ＩＶ１、ＩＶ２、そしてＩＶ３によってデコーディング信号ＰＸｊは、２つの電源（例えば、ＶＰＰ及びＶＩＮＴ）で駆動するため、少なくとも２つのウェルが要求される。即ち、インバータ回路ＩＶ１−ＩＶ３のＰＭＯＳトランジスターは、電圧ＶＰＰでバイアスされるｎウェルと電圧ＶＩＮＴでバイアスされるｎウェルに独立的に配置されなければならない。
【００１０】
しかし、ＤＲＶ領域４０の駆動回路４１及び４２は、図１で分かるように限定された領域、即ちＳＷＤ領域２０及びＳＡ領域３０によって定義される面積を有する領域内に配置されなければならないし、他のウェルバイアス電源が印加されるＰＭＯＳトランジスターのため少なくとも２つのｎウェルが形成されなければならない。
【００１１】
これに対するレイアウトは、図４に図示された構造を有さなければならないし、そのようなレイアウトによってＳＷＤ及びＳＡ駆動回路２０及び３０を構成するＰＭＯＳトランジスターが限定されたＤＲＶ領域４０内に配置されることは不可能である。即ち、ウェルとウェルとの間の空間Ｗと、素子アクティブ領域の境界面とウェル境界面との間の空間Ｓを確保した後、余りのＤＲＶ領域Ａ（図４で、Ａ＝Ｌ−２＊［Ｓ＋Ｗ＋Ｓ’＋Ｗ’］、ここで、Ｌは、ＳＷＤ領域の幅）にＰＭＯＳトランジスターを形成することは不可能である。
【００１２】
これを解決するため、ＤＲＶ領域４０に配置されるＳＷＤ及びＳＡ用駆動素子のサイズを縮小したり、又はセル領域１０を除外した外部領域に配置できる。しかし、そのような方法を利用する場合、駆動素子の駆動能力が低下したり、外部に配置された駆動回路と内部のＳＡ、又はＳＷＤの間に配線された信号ラインの遅延時間によって速度低下は必然的である。又、ＤＲＶ領域４０の大きさを増加させることによって、前述された問題点が解決できるが、この場合、チップサイズが増加する。
【００１３】
【発明が解決しようとする課題】
従って、本発明の目的は、トリプルウェル工程を使用する時、チップサイズの増加及び伝送速度の低下が防止できる半導体メモリ装置のレイアウトを提供することである。
【００１４】
【課題を解決するための手段】
上述のような目的を達成するための本発明の一特徴によると、トリプルウェルを有する半導体メモリ装置のレイアウトにおいて、マトリクス形態で配列された複数のメモリセル領域と、第１方向のメモリセル領域の間に各々配列され、対応するメモリセル領域のワードラインに対するコーディング及び駆動のための回路を備えた複数の第１領域と、第１方向に直交する第２方向のメモリセルの間に、各々配列され、対応するメモリセル領域のビットラインの電位を感知するための回路を備えた複数の第２領域と、第１領域の間と、第２領域の間に、各々配列され、第１及び第２領域の回路を駆動するための素子を各々備え、駆動素子のうち、少なくとも２つのウェルバイアス電圧が印加される第１駆動素子は、他のウェルバイアス電圧が印加される第２駆動素子と互いに独立的に配置される複数の第３領域とを含む。
【００１５】
この望ましい態様において、第１及び第２駆動素子は、ＰＭＯＳトランジスターを含む。
【００１６】
この望ましい態様において、第１駆動素子を備えた第３領域と第２駆動素子を備えた第３領域は、第１又は第２方向の第１領域を基準にＺ字型に配置される。
【００１７】
この望ましい態様において、第２駆動素子に印加されるウェルバイアス電圧は、第１駆動素子に印加されるウェルバイアス電圧のうちの１つと同一のレベルを有する。
【００１８】
このようなレイアウトによって、他のウェルバイアス電圧を有するＰＭＯＳトランジスターで構成された駆動回路と、１つのウェルバイアス電圧を有するＰＭＯＳトランジスターで構成された駆動回路を独立に配置できる。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態による参照図面、図４乃至図７に基づいて詳細に説明する。
【００２０】
図５を参照すると、本発明の新規した半導体メモリ装置のレイアウトにおいて、ＳＷＤ領域２０の間に、ＳＡ領域３０の間に配置されたＤＲＶ領域１００（１００ａ及び１００ｂ）は、ＳＷＤ及びＳＡ領域２０及び３０回路（例えば、デコーダ回路及びセンスアンプ回路）に、各々デコーディング信号ＰＸｊ及び電源ＶＩＮＴを供給するためのＰＭＯＳトランジスターを含み、ＰＭＯＳトランジスターのうち、少なくとも２つのウェルバイアス電圧（例えば、ＶＰＰ及びＶＩＮＴ）が印加される第１ＰＭＯＳトランジスターは、１つのウェルバイアス電圧（例えば、ＶＩＮＴ）が印加される第２ＰＭＯＳトランジスターと互いに独立的にＤＲＶ領域１００ａ及び１００ｂに配置され、第１及び第２ＰＭＯＳトランジスターが、各々形成されるＤＲＶ領域１００ａ及び１００ｂは、メモリセル領域１００を基準にＺ字型に配置される。
【００２１】
その結果として、トリプルウェル構造を有する半導体メモリ装置、特にＤＲＡＭ装置で、本発明によるレイアウトによってＤＲＶ領域１００にＳＡ及びＳＷＤ用ＰＭＯＳトランジスターを独立的に配置することによって、ＤＲＶ領域１００の増加によるチップサイズが増加することが防止できる。それだけではなく、ＤＲＶ領域１００内に配置される駆動回路をメモリセル領域１０外部に配置する場合、誘発される信号遅延問題が解決できる。
【００２２】
図４を参照すると、本発明の望ましい実施形態のＤＲＡＭ装置によるＤＲＶ領域の配置を示す図面が図示されている。
【００２３】
図４で、記号●及び○は、ＳＷＤ及びＳＡ領域の回路（例えば、デコーダ回路及びセンスアンプ回路）に、各々デコーディング信号ＰＸｊ及び電源ＶＩＮＴを供給するためのＰＭＯＳトランジスターを含んだＤＲＶ領域１００ａ及び１００ｂを、各々示す。記号●は、少なくとも２つのウェルバイアス電圧が印加される領域２０（ＳＷＤ領域）に対応するＤＲＶ領域１００ａを示し、記号○は、他のウェルバイアス電圧が印加される領域３０（ＳＡ領域）に対応するＤＲＶ領域１００ｂを示す。
【００２４】
ＤＲＶ領域１００は、そのウェルバイアス電圧の数（実施形態の場合、互いに異なる２つのウェルバイアス電圧と１つのウェルバイアス電圧）によって独立に配置され、その結果によるＤＲＶ領域１００の配置は、任意の列に沿って配列されたメモリセル領域１０を基準にＺ字型（ｚｉｇ−ｚａｇ）を有することが、図４で分かる。例えば、２つのウェルバイアス電圧が印加されるＤＲＶ領域１００ａのうち、行及び列方向に隣接するＤＲＶ領域に同一のＤＲＶ領域１００ａは、配置されない。
【００２５】
図５は、本発明の望ましい実施形態による図４の点線部分８を拡大したＤＲＡＭ装置の概略的な構成を示すブロック図である。図６（ａ）は、トリプルウェル構造を有するＤＲＡＭ装置で、本発明による図５のサブワードラインデコーダの駆動回路のためのＤＲＶ領域のレイアウトを示す平面図であり、図６（ｂ）は、図６（ａ）で６−６’に沿って切断した断面図である。そして、図７（ａ）は、トリプルウェル構造を有するＤＲＡＭ装置で、本発明による図５のＰラッチセンスアンプの駆動回路のためのＤＲＶ領域のレイアウトを示す平面図であり、図７（ｂ）は、図７（ａ）で７−７’に沿って切断した断面図である。
【００２６】
半導体メモリ装置が高集積化されることによって、トリプルウェル工程を利用するＤＲＡＭ装置において、ウェルとウェルとの間の空間が増加するため、前述のように限定されたＤＲＶ領域内にＳＷＤ及びＳＡ用ＰＭＯＳトランジスターを配置する空間が減るようになる。その結果、従来のようなＤＲＶ領域４０の配置方法によってＳＷＤ及びＳＡ領域２０及び３０に、各々別のレベルを有するデコーディング信号ＰＸｊ（例えば、ＶＰＰ及びＶＩＮＴ）と電源ＶＩＮＴを供給するためのＰＭＯＳトランジスターを同一のＤＲＶ領域４０に配置すると、トリプルウェル構造で、ウェルとウェルとの間の、素子アクティブ領域の境界面とウェル境界面との間の空間増加のため、同一のＤＲＶ領域４０にＳＷＤ及びＳＡ用ＰＭＯＳトランジスターを全部配置できない。
【００２７】
しかし、本発明によるレイアウトによると、従来技術による問題点が解決できる。即ち、図５で図示されるように、他のウェルバイアス電圧（例えば、ＶＰＰ及びＶＩＮＴ）が要求されるＰＭＯＳトランジスターを含んだ少なくとも２つの回路［本発明の実施形態において、図２（ｂ）に図示されるサブワードラインデコーダの駆動回路２１］は、同時に１つのＤＲＶ領域１００ａに配置される。１種類のウェルバイアス電圧（例えば、ＶＩＮＴ）が要求されるＰＭＯＳトランジスターを含んだ回路［本発明の実施形態において、図２（ａ）に図示されたＰラッチセンスアンプ駆動回路４１］は、図５で分かるように回路４１が配置されたＤＲＶ領域１００ａに配置されない。
【００２８】
従って、前者の場合、単に他のウェルバイアス電圧が要求されるＰＭＯＳトランジスターが、図６（ａ）及び図６（ｂ）に図示されるように、１つのＤＲＶ領域１００ａの分離された他のｎウェル２に配置されるため、トランジスターを配置するための素子アクティブ領域が従来の素子アクティブ領域に比べて相対的に広く確保されることが自明である。即ち、従来の場合、１つのＤＲＶ領域４０にＳＷＤ及びＳＡのための駆動回路４１及び４２が同時に配置される反面、本発明の場合、１つのＤＲＶ領域１００にＳＷＤ及びＳＡのための駆動回路４１及び４２が独立に配置される。その結果として、トリプルウェル構造のＤＲＡＭ装置で、ＤＲＶ領域に配置される素子によってチップの大きさが大きくなることが防止できる。
【００２９】
続いて、後者の場合、１つのウェルバイアス電圧が要求されるＰＭＯＳトランジスターが、図７（ａ）及び図７（ｂ）に図示されるように、１つのＤＲＶ領域１００ｂの１つのｎウェル２に配置され、図５に図示されたように、他のウェルバイアス電圧が要求されるＤＲＶ領域１００ａを間において、１つのＤＲＶ領域１００ｂに１つのＰラッチセンスアンプ駆動回路４２が配置される。即ち行及び列方向に任意のＤＲＶ領域（例えば、１００ａ）に隣接するＤＲＶ領域には、同一の用度のＤＲＶ領域（例えば、１００ａ）が配置されない。
【００３０】
従って、ＤＲＶ領域１００ｂは、互いに異なるウェルバイアス電圧を有するＰＭＯＳトランジスターを含まないため、図６（ａ）及び図６（ｂ）のようなウェル構造ではなく、１つのＰＭＯＳトランジスター用ｎウェル２を有することによって、周辺制御用回路をより効率的に配置できる。ここで、図７（ａ）及び図７（ｂ）で分かるように、図６（ａ）及び図６（ｂ）による従来レイアウトに比べて素子アクティブ領域が広く確保されるため、従来のような駆動能力を有するサイズでＰＭＯＳトランジスターを形成しないし、それより大きい駆動能力を有するサイズで対応するＤＲＶ領域１００ｂにＰＭＯＳトランジスターを形成することによって、本発明によるレイアウトにより、Ｐラッチセンスアンプ駆動回路４２の駆動能力が低下することが防止できる。
【００３１】
【発明の効果】
本発明によるＤＲＶ領域のレイアウトによると、ウェルバイアス電圧の種類によって、ＤＲＶ領域を分離・配置して工程マージンを従来に比べてもっと確保することによって、ウェルとウェルとの間の空間によって、トランジスターの配置空間が不足することを防止することができる。又、ＤＲＶ領域に感知増幅回路と他のウェルバイアス電圧を有する駆動回路をアレー領域外部に配置する場合、ローディング増加による速度遅延問題を解決できる。
【図面の簡単な説明】
【図１】  サブワードライン構造を有するＤＲＡＭ装置の概略的な構成を示すブロック図である。
【図２】  ＤＲＡＭ装置で、一般的に使用される感知増幅回路及びそのＰラッチ駆動回路を示す回路図と、ＤＲＡＭ装置で一般的に使用されるサブワードラインデコーダの駆動回路を示す回路図である。
【図３】  ツインウェル（ｔｗｉｎ  ｗｅｌｌ）構造を示す平面図および断面図である。
【図４】  本発明の望ましい実施形態によるＤＲＡＭ装置のＤＲＶ領域の配置を示す図面である。
【図５】  本発明の望ましい実施形態による図４の点線部分８を拡大したＤＲＡＭ装置の概略的な構成を示すブロック図である。
【図６】  トリプルウェル（ｔｒｉｐｌｅ  ｗｅｌｌ）構造を有するＤＲＡＭ装置で、本発明による図５のサブワードラインデコーダの駆動回路のためのＤＲＶ領域のレイアウトを示す平面図および断面図である。
【図７】  トリプルウェル構造を有するＤＲＡＭ装置で、本発明による図５のＰラッチセンスアンプ駆動回路のためのＤＲＶ領域のレイアウトを示す断面図と平面図である。
【符号の説明】
１０；メモリセル領域
２０：サブワードラインデコーダ領域
３０：感知増幅領域
４０、１００、１００ａ、１００ｂ：ＤＲＶ領域
【図１】
0003744702.tif 000002
【図２】
0003744702.tif 000003
【図３】
0003744702.tif 000004
【図４】
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【図５】
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【図６】
0003744702.tif 000007
【図７】
0003744702.tif 000008