(57)【特許請求の範囲】
【請求項１】
差動入力信号により駆動されるＥＣＬ(Emitter Coupled Logic) 差動増幅器の出力に接続されたエミッタフォロア出力回路のエミッタ出力端子と、前記差動入力信号により駆動されるＣＭＬ(Current Mode Logic)差動出力回路のコレクタ出力端子とを共通の端子に接続し、この共通端子から信号出力することを特徴とするディジタル信号出力回路。
【請求項２】
前記ＥＣＬ差動増幅器にバイアス電流を供給する第一のバイアス回路と、前記ＣＭＬ差動出力回路にバイアス電流を供給する第二のバイアス回路とを有し、これら２つのバイアス回路のどちらか一方のみがバイアス電流を供給することを特徴とする請求項１記載のディジタル信号出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速ロジックのインタフェースを含むディジタル信号出力回路に係り、特に、ＥＣＬ及びＣＭＬの２つのインタフェースに対応し、両インタフェースの出力端子を共用できるディジタル信号出力回路に関するものである。
【０００２】
【従来の技術】
高速ロジックの代表的インタフェースであるＥＣＬの出力インタフェース部を含むディジタル信号出力回路のブロック構成を図３に示す。このディジタル信号出力回路は、入力端子２０１、出力端子２０２、多段に設けられた差動増幅回路２０３、ＥＣＬ出力インタフェースを構成するためのＥＣＬ差動増幅回路２０４、出力エミッタフォロア回路２０５から構成されている。
【０００３】
出力エミッタフォロア回路２０５の詳細な回路構成を図４に示す。出力エミッタフォロア回路２０５は、コレクタ端子が電源に接続され、ベース端子が差動入力端子に接続され、エミッタ端子がオープンとなっているＮＰＮトランジスタＴＲ６及びＴＲ７から構成されている。
【０００４】
ディジタル信号出力回路の入力端子２０１から入力された差動入力信号は、多段の差動増幅回路２０３、ＥＣＬ差動増幅回路２０４を通り、出力エミッタフォロア回路２０５の差動入力端子に入力され、ＮＰＮトランジスタＴＲ６及びＴＲ７エミッタ端子が接続されている出力端子２０２からディジタル信号出力回路の外部に出力される。出力端子２０２は、ディジタル信号出力回路の外部において負荷抵抗５０Ωにより電源電圧ＶＣＣ−２Ｖの電源に終端される。
【０００５】
もう一つの高速ロジックの代表的インタフェースであるＣＭＬの出力インタフェース部を含むディジタル信号出力回路のブロック構成を図５に示す。このディジタル信号出力回路は、入力端子２０１、出力端子２０２、多段に設けられた差動増幅回路２０３、ＣＭＬ出力インタフェース回路２０６から構成されている。
【０００６】
ＣＭＬ出力インタフェース回路２０６の詳細な回路構成を図６に示す。ＣＭＬ出力インタフェース２０６回路は、ベース端子が差動入力端子に接続され、コレクタ端子がオープンとなっているＮＰＮトランジスタＴＲ８及びＴＲ９と、ＮＰＮトランジスタＴＲ８及びＴＲ９のエミッタ端子にコレクタ端子が接続され、エミッタ端子が接地されたＮＰＮトランジスタＴＲ１０とからなる。ＮＰＮトランジスタＴＲ１０のベース端子は入力基準電圧端子に接続され、ＮＰＮトランジスタＴＲ１０のコレクタ端子からエミッタ端子へ定電流が得られるようになっている。ＮＰＮトランジスタＴＲ８及びＴＲ９のコレクタ端子は、差動出力端子に接続され、その差動出力端子はディジタル信号出力回路の外部において任意の値の負荷抵抗により電源電圧ＶＣＣの電源に終端される。
【０００７】
【発明が解決しようとする課題】
以上述べたＥＣＬ及びＣＭＬインタフェースは、いずれも高速ロジック回路において一般的に用いられているインタフェースであるが、両者はロジック電圧レベルや終端方法が異なるので、互いに互換性はない。従って、これらの異なるインタフェース間を接続する場合、インタフェース交換用のＩＣを間に設けるか、或いは一方のディジタル信号出力回路の出力回路側にＥＣＬとＣＭＬとの２つのインタフェースを備えるなどの対策が必要であった。
【０００８】
出力回路側にＥＣＬとＣＭＬとの２つのインタフェースを備える場合、回路規模や消費電力が余分に増すほか、出力端子数の増加により実装密度が低下し、また、異なるインタフェースに応じて接続配線を変えなければならないといった問題がある。さらに、出力端子数の増加について言えば、特にディジタル信号出力回路をＩＣ化する場合にその問題は深刻であり、出力端子数の増加によりＩＣチップサイズが大きくなり、ＩＣのコスト増やサイズ増を招くことになる。
【０００９】
そこで、本発明の目的は、上記課題を解決し、ＥＣＬ及びＣＭＬの２つのインタフェースに対応し、両インタフェースの出力端子を共用できるディジタル信号出力回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために本発明は、差動入力信号により駆動されるＥＣＬ差動増幅器の出力に接続されたエミッタフォロア出力回路のエミッタ出力端子と、前記差動入力信号により駆動されるＣＭＬ差動出力回路のコレクタ出力端子とを共通の端子に接続し、この共通端子から信号出力するものである。
【００１１】
前記ＥＣＬ差動増幅器にバイアス電流を供給する第一のバイアス回路と、前記ＣＭＬ差動出力回路にバイアス電流を供給する第二のバイアス回路とを有し、これら２つのバイアス回路のどちらか一方のみがバイアス電流を供給してもよい。
【００１２】
【発明の実施の形態】
以下、本発明の一実施形態を添付図面に基づいて詳述する。
【００１３】
図１に本発明のディジタル信号出力回路の一実施形態を示す。このディジタル信号出力回路は、差動入力端子１０１、差動出力端子１０２、多段に設けられた差動増幅回路１０３、ＥＣＬ差動増幅器１０４、ＥＣＬ／ＣＭＬ出力インタフェース回路１０５、切替入力端子１０６、切替スイッチ回路１０７から構成されている。
【００１４】
ＥＣＬ／ＣＭＬ出力インタフェース回路１０５の詳細な回路構成（図２）は後に説明する。
【００１５】
切替入力端子１０６は、ディジタル信号出力回路の外部から、ＥＣＬ／ＣＭＬ出力インタフェース回路１０５をＥＣＬかＣＭＬかのいずれかに切り替えるための信号を入力するものである。切替スイッチ回路１０７は、切替入力端子１０６から入力された信号によって、ＥＣＬ差動増幅器１０４かＥＣＬ／ＣＭＬ出力インタフェース回路１０５かのいずれかへのバイアス（電流又は電圧）の供給／停止を制御するものである。切替スイッチ回路１０７とＥＣＬ差動増幅器１０４との間には、ＥＣＬ差動増幅器１０４にバイアス電流を供給する第一のバイアス回路が形成され、ＥＣＬ／ＣＭＬ出力インタフェース回路１０５内には、ＥＣＬ／ＣＭＬ出力インタフェース回路１０５内のＣＭＬ差動出力回路にバイアス電流を供給する第二のバイアス回路が形成されている。
【００１６】
差動出力端子１０２は、ディジタル信号出力回路の外部において負荷抵抗によりＶＣＣ−２ＶまたはＶＣＣに終端されている。
【００１７】
このディジタル信号出力回路は、信号の伝送系に、差動増幅回路１０３、ＥＣＬ差動増幅器１０４、ＥＣＬ／ＣＭＬ出力インタフェース回路１０５を通る系と、差動増幅回路１０３、ＥＣＬ／ＣＭＬ出力インタフェース回路１０５を通る系との２つが存在する。
【００１８】
次に、図１のディジタル信号出力回路の動作を説明する。
【００１９】
ディジタル信号出力回路の外部からＥＣＬインタフェースを選択しているとき、（但し負荷抵抗は５０ΩでＶＣＣ−２Ｖに接続）切替スイッチ回路１０７からＥＣＬ差動増幅器１０４のみにバイアス電流が供給される。差動入力端子１０１から入力された差動入力信号は、差動増幅回路１０３、ＥＣＬ差動増幅器１０４、ＥＣＬ／ＣＭＬ出力インタフェース回路１０５を通り、差動出力端子１０２から出力される。一方、差動増幅回路１０３からＥＣＬ／ＣＭＬ出力インタフェース回路１０５に入力された差動入力信号は、ＥＣＬ／ＣＭＬ出力インタフェース回路１０５にバイアス電圧が供給されていないため、差動出力端子１０２から出力されない。
【００２０】
ディジタル信号出力回路の外部からＣＭＬインタフェースを選択しているとき、（但し、負荷抵抗はＶＣＣに任意の値で接続）切替スイッチ回路１０７からＥＣＬ／ＣＭＬ出力インタフェース回路１０５のみにバイアス電圧が供給される。ＥＣＬ差動増幅器１０４は、バイアス電流が供給されないので動作を停止する。このため、ＥＣＬ差動増幅器１０４からＥＣＬ／ＣＭＬ出力インタフェース回路１０５への信号伝送が止まる。差動入力端子１０１から入力された差動入力信号は、差動増幅回路１０３、ＥＣＬ／ＣＭＬ出力インタフェース回路１０５を通り、差動出力端子１０２から出力される。
【００２１】
次に、ＥＣＬ／ＣＭＬ出力インタフェース回路１０５の詳細な回路構成を図２に示す。ＥＣＬ／ＣＭＬ出力インタフェース回路１０５は、ＥＣＬ差動増幅器１０４からの差動出力信号を入力するための差動ＥＣＬ入力端子、差動増幅回路１０３からの差動出力信号を入力するための差動ＣＭＬ入力端子、切替スイッチ回路１０７からのバイアス電圧を入力するための入力基準電圧端子、バイアス電流となる定電流源を構成するためのＮＰＮトランジスタＴＲ１、ＣＭＬインタフェースが選択されているときにスイッチング動作するＮＰＮトランジスタＴＲ２及びＴＲ３、ＥＣＬインタフェースが選択されているときに出力エミッタフォロアとして使用するＮＰＮトランジスタＴＲ４及びＴＲ５から構成されている。
【００２２】
ＮＰＮトランジスタＴＲ４及びＴＲ５は、エミッタフォロア出力回路を構成するべく、コレクタ端子が電源に接続され、ベース端子が差動入力端子に接続されている。ＮＰＮトランジスタＴＲ２及びＴＲ３は、ＣＭＬ差動出力回路を構成するべく、ベース端子が差動入力端子に接続され、エミッタ端子がＮＰＮトランジスタＴＲ１のコレクタ端子に接続されている。ＮＰＮトランジスタＴＲ１は、ベース端子が入力基準電圧端子に接続され、エミッタ端子が接地されている。
【００２３】
ＮＰＮトランジスタＴＲ４及びＴＲ５のエミッタ端子（エミッタフォロア出力回路のエミッタ出力端子）と、ＰＮトランジスタＴＲ２及びＴＲ３のコレクタ端子（ＣＭＬ差動出力回路のコレクタ出力端子）とは、共通の差動出力端子に接続されている。
【００２４】
次に、ＥＣＬ／ＣＭＬ出力インタフェース回路１０５の動作を説明する。
【００２５】
切替入力端子１０６より出力インタフェースにＥＣＬを選択した場合、ＥＣＬ／ＣＭＬ出力インタフェース回路１０５へのバイアス電圧の供給が停止されるので、ＮＰＮトランジスタＴＲ１にはバイアス電流が流れず、ＮＰＮトランジスタＴＲ２及びＴＲ３から入力された信号は差動出力端子１０２から出力されない。一方、差動入力端子１０１から入力された差動入力信号は、ＥＣＬ差動増幅器１０４、ＮＰＮトランジスタＴＲ４及びＴＲ５を経て差動出力端子１０２から出力される。よって、ディジタル信号出力回路は、ＥＣＬインタフェースのみを持つ回路と同じように動作する。
【００２６】
切替入力端子１０６より出力インタフェースにＣＭＬを選択した場合、ＥＣＬ／ＣＭＬ出力インタフェース回路１０５の入力基準電圧端子にバイアス電圧が供給され、ＮＰＮトランジスタＴＲ１が定電流源として動作し、差動入力端子１０１から入力された差動入力信号は、差動ＣＭＬ入力端子からＮＰＮトランジスタＴＲ２及びＴＲ３を通り、差動出力端子１０２から出力される。ＣＭＬを選択した場合、差動ＥＣＬ入力端子への信号入力がないため、この系から信号は出力されない。よって、ディジタル信号出力回路は、ＣＭＬインタフェースのみを持つ回路と同じように動作する。出力信号は、ＥＣＬの場合と同じ差動出力端子から出力される。
【００２７】
本発明のディジタル信号出力回路は、ＥＣＬ差動増幅器の出力に接続されたエミッタフォロア出力回路のエミッタ出力端子とＣＭＬ差動出力回路のコレクタ出力端子とを共通の差動出力端子に接続したので、従来のＥＣＬインタフェースやＣＭＬインタフェースに使われていたトランジスタと同じ個数のトランジスタで構成することができる。また、差動出力端子が共通なので、出力端子数が増加しない。
【００２８】
【発明の効果】
本発明は次の如き優れた効果を発揮する。
【００２９】
（１）出力回路にＥＣＬとＣＭＬとの２つの出力インタフェースを備えるため、部品数の削減、高密度実装ができる。
【００３０】
（２）ディジタル信号出力回路をＩＣ化する場合、ＩＣチップサイズを小さくし、ＩＣのコストを低くすることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すディジタル信号出力回路のブロック構成図である。
【図２】本発明に用いるＥＣＬ／ＣＭＬ出力インタフェース回路の回路構成図である。
【図３】従来のＥＣＬインタフェースを持つディジタル信号出力回路のブロック構成図である。
【図４】出力エミッタフォロア回路の回路構成図である。
【図５】従来のＣＭＬインタフェースを持つディジタル信号出力回路のブロック構成図である。
【図６】ＣＭＬ出力インタフェース回路の回路構成図である。
【符号の説明】
１０１  差動入力端子
１０２  差動出力端子
１０３  差動増幅回路
１０４  ＥＣＬ差動増幅器
１０５  ＥＣＬ／ＣＭＬ出力インタフェース回路
１０７  切替スイッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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