(57)【特許請求の範囲】
【請求項１】
同期信号発生回路が発生する同期信号に同期して機械式シャッタの開放を行い、上記機械式シャッタの開放により固体電子撮像素子の露光を行う電子スチル・カメラにおいて、
シャッタ・レリーズ・ボタンによるシャッタ・レリーズに応答して、シャッタ・レリーズが行われた後からあらかじめ定められた第１の一定時間経過後に，上記同期信号発生回路を起動させ、上記同期信号発生回路に同期信号の発生を開始させる起動手段、
上記同期信号発生回路が起動してからあらかじめ定められた第２の一定時間経過後に発生する同期信号に同期して上記機械式シャッタを開放し、機械式シャッタの開放から露光に必要な時間の経過後に上記機械式シャッタを閉鎖するシャッタ制御手段、および
上記機械式シャッタの開放から閉鎖の間に露光された上記固体電子撮像素子から出力された、被写体像を表す映像信号を処理する信号処理手段、
を備えている電子スチル・カメラ。
【請求項２】
同期信号発生回路が発生する同期信号に同期して機械式シャッタの開放を行い、上記機械式シャッタの開放により固体電子撮像素子の露光を行う電子スチル・カメラにおいて、
シャッタ・レリーズ・ボタンによるシャッタ・レリーズに応答して、シャッタ・レリーズが行われた後からあらかじめ定められた第１の一定時間経過後に，上記同期信号発生回路を起動させ、上記同期信号発生回路に同期信号の発生を開始させ、
上記同期信号発生回路が起動してからあらかじめ定められた第２の一定時間経過後に発生する同期信号に同期して上記機械式シャッタを開放し、
上記機械式シャッタの開放から露光に必要な時間の経過後に上記機械式シャッタを閉鎖し、
上記機械式シャッタの開放から閉鎖の間に露光された上記固体電子撮像素子から出力された、被写体像を表す映像信号を処理する、
電子スチル・カメラの動作制御方法。
【発明の詳細な説明】
【０００１】
【技術分野】
この発明は、電子スチル・カメラおよびその動作制御方法に関する。
【０００２】
【従来技術】
機械式シャッタを備えた電子スチル・カメラにおいては、一般に、電子スチル・カメラに備えられたクロック信号発生回路が発生する垂直同期基準信号（以下、ＶＤ信号という）に同期して、機械式シャッタが開放される。その後、露光に必要な時間の経過後に機械式シャッタが閉鎖される。この機械式シャッタの開放から閉鎖までの間に固体電子撮像素子（ＣＣＤ）が露光される。露光されたＣＣＤに蓄積された撮像電荷は、ＶＤ信号に同期して読出され、処理される。
【０００３】
図12(A) および(B) は、従来の機械式シャッタを備えた電子スチル・カメラの動作を表すタイム・チャートである。従来の機械式シャッタを備えた電子スチル・カメラにおいては、シャッタ・レリーズ・ボタンが半押しされると、クロック信号発生回路が起動し、ＶＤ信号の発生を開始する。その後、シャッタ・レリーズ・ボタンによるシャッタ・レリーズ（全押し）が行われると、全押しの直後に発生するＶＤ信号Ｄからあらかじめ定められたｍ・ＶＤ（ｍは整数；ここではｍ＝３）の時間の経過後に発生するＶＤ信号Ｇに同期してＣＣＤの不要電荷の掃出が行われる。その後、ＶＤ信号Ｈに同期して機械式シャッタが開放され、露光に必要な時間の経過後に機械式シャッタが閉鎖される。機械式シャッタの開放から閉鎖の間に、ＣＣＤは露光される。露光によりＣＣＤに蓄積された撮像電荷は、ＶＤ信号Ｉに同期して読出され、処理される。
【０００４】
一方、シャッタ・レリーズ・ボタンによるシャッタ・レリーズ（全押し）の操作はユーザが行うものであるから、ＶＤ信号に同期しているわけではない。例えば、図12(A) に示すようにＶＤ信号Ｃの直後に全押しが行われる場合もあれば、図12(B) に示すようにＶＤ信号Ｄの直前に全押しが行われる場合もある。
【０００５】
これらの２つの場合において、全押しが行われる時間は相違しているが、不要電荷の掃出、機械式シャッタの開放および撮像電荷の読出しは、ともに同じＶＤ信号に同期して行われる。
【０００６】
したがって、従来の電子スチル・カメラにおいては、全押しが行われてから機械式シャッタが開放されるまでの時間は図12(A) においてはτ1 （≒５ＶＤ）であり、図12(B) においてはτ2 （≒４ＶＤ）というように一定していない。ユーザが全押しを行ってから機械式シャッタが開放されるまでの最短時間と最長時間との間には、最大で１ＶＤ（＝1/60秒）程度の相違があることになる。
【０００７】
熟練のカメラマンは、全押しから機械式シャッタの開放までの僅かな時間を把握しており、この時間を見込んでシャッタ・ボタンの全押し操作を行う。しかし、全押しからシャッタの開放までの時間に１ＶＤの相違があると、熟練のカメラマンは、この僅かな時間の相違によりシャッタ・チャンスを逃すことがある。特に高速に移動する被写体を撮影するときには、この僅かな時間の相違によりシャッタ・チャンスを逃すことが多い。
【０００８】
また、従来の機械式シャッタを備えた電子スチル・カメラにおいては、機械式シャッタの巻上げが、撮像により得られた画像データの処理の進行とは無関係に行われていた。したがって、撮影により得られた画像データの処理の最中に機械式シャッタの巻き上げが行われることがあった。
【０００９】
機械式シャッタの巻上げは一般にモータによって行われる。巻上げを行うときには、大きな電流がモータに供給される。このため、シャッタの巻上げが画像データの処理中に行われると、画像データの処理系に与えられる電流に変動が生じたり、大きな電圧降下が生じたりして、画像データの処理系が正しく動作しない場合がある。また、画像データ処理系にノイズが発生したりする場合もある。
【００１０】
したがって、従来の電子スチル・カメラでは、画像データ処理が正しく行われなかったり、処理された画像データに誤りが生じたりするといった問題があった。
【００１１】
【発明の開示】
この発明の目的は、シャッタ・レリーズ・ボタンによるシャッタ・レリーズから常に一定時間経過後に機械式シャッタが開放され、被写体像の撮像が行われる電子スチル・カメラおよびその動作制御方法を提供することにある。
【００１２】
この発明の他の目的は、画像データの処理が行われているときに、機械式シャッタの巻上げが行われることを防止することによって、画像データが正しく処理されるようにすることにある。
【００１３】
第１の発明は、同期信号発生回路が発生する同期信号に同期して機械式シャッタの開放を行い、上記機械式シャッタの開放により固体電子撮像素子の露光を行う電子スチル・カメラにおいて、シャッタ・レリーズ・ボタンによるシャッタ・レリーズに応答して、上記同期信号発生回路を起動し、上記同期信号発生回路に同期信号の発生を開始させる起動手段、上記同期信号発生回路が起動してからあらかじめ定められた第１の一定時間経過後に発生する同期信号に同期して上記機械式シャッタを開放し、機械式シャッタの開放から露光に必要な時間の経過後に上記機械式シャッタを閉鎖するシャッタ制御手段、および上記機械式シャッタの開放から閉鎖の間に露光された上記固体電子撮像素子から出力された、被写体像を表す映像信号を処理する信号処理手段を備えていることを特徴とする。
【００１４】
第１の発明による電子スチル・カメラの動作制御方法は、同期信号発生回路が発生する同期信号に同期して機械式シャッタの開放を行い、上記機械式シャッタの開放により固体電子撮像素子の露光を行う電子スチル・カメラにおいて、シャッタ・レリーズ・ボタンによるシャッタ・レリーズに応答して、上記同期信号発生回路を起動し、上記同期信号発生回路に同期信号の発生を開始させ、上記同期信号発生回路が起動してからあらかじめ定められた第１の一定時間経過後に発生する同期信号に同期して上記機械式シャッタを開放し、上記機械式シャッタの開放から露光に必要な時間の経過後に上記機械式シャッタを閉鎖し、上記機械式シャッタの開放から閉鎖の間に露光された上記固体電子撮像素子から出力された、被写体像を表す映像信号を処理するものである。
【００１５】
第１の発明によると、シャッタ・レリーズ・ボタンによるシャッタ・レリーズに応答して、同期信号の発生が開始される。同期信号には、垂直同期基準信号等が含まれる。同期信号の発生から第１の一定時間の経過後に機械式シャッタが開放され、露光に必要な時間の経過後に機械式シャッタが閉鎖される。露光に必要な時間として、自動露光（ＡＥ）処理等に求められた露光時間（シャッタ開放時間）が用いられる場合もあるし、電子スチル・カメラに備えられた露光量設定器等で設定された時間が用いられる場合もある。
【００１６】
この機械式シャッタの開放から閉鎖までの間に固体電子撮像素子が露光される。固体電子撮像素子の露光は同期信号に同期して行われるので、この第１の一定時間は同期信号の一周期の整数倍の時間が好ましい。
【００１７】
露光された固体電子撮像素子から出力された、被写体像を表す映像信号は信号処理される。その後、信号処理されたデータは、必要に応じてメモリ・カード等の外部記憶媒体に記憶される。
【００１８】
第１の発明によると、ユーザのシャッタ・レリーズ・ボタンによるシャッタ・レリーズに応答して同期信号発生回路が起動され、同期信号の発生が開始される。そして、同期信号発生回路の起動から第１の一定時間経過後の同期信号に同期して機械式シャッタの開放が行われ、被写体像の撮像が行われる。したがって、第１の発明によると、シャッタ・レリーズから常に一定時間の経過後に機械式シャッタの開放を行うことができ、被写体像の撮像を行うことができる。これにより、ユーザは、この一定時間を把握しておくことによって、シャッタ・チャンスを逃すことなく、所望の被写体像を撮像することができる。
【００１９】
第１の発明の一実施態様においては、上記同期信号の発生は、シャッタ・レリーズが行われた後にあらかじめ定められた第２の一定時間経過後に行われる。シャッタ・レリーズの後に信号処理に必要なデータ（例えば、ホワイト・バランス調整のためのゲイン・データ等）の設定が必要な場合がある。この設定を行うために一定の時間が必要とされる。したがって、この実施態様においては、上記第２の一定時間の間に、信号処理に必要なデータの設定を行うことができる。
【００２０】
また、この実施態様においては、シャッタ・レリーズから常に第１の一定時間と第２の一定時間を合わせた時間の経過後に機械式シャッタの開放を行うことができ、被写体像の撮像を行うことができる。したがって、ユーザはこの第１の一定時間と第２の一定時間との合計時間を把握しておくことによって、シャッタ・チャンスを逃すことなく、所望の被写体像を撮像することができる。
【００２１】
第２の発明は、機械式シャッタを開閉することにより固体電子撮像素子を露光して被写体像の撮像を行う電子スチル・カメラにおいて、シャッタ・レリーズ・ボタンによるシャッタ・レリーズに応答して上記機械式シャッタを開放し、上記機械式シャッタの開放から露光に必要な時間の経過後に上記機械式シャッタを閉鎖するシャッタ制御手段、上記機械式シャッタの開放から閉鎖の間に露光された上記固体電子撮像素子から出力された、被写体像を表す映像信号を、ディジタル画像データに変換する信号処理手段、および上記信号処理手段の処理の終了後にシャッタ巻上げ装置に機械式シャッタの巻上げを行わせる制御手段を備えていることを特徴とする。
【００２２】
第２の発明による電子スチル・カメラの動作制御方法は、機械式シャッタを開閉することにより固体電子撮像素子を露光して被写体像の撮像を行う電子スチル・カメラにおいて、シャッタ・レリーズ・ボタンによるシャッタ・レリーズに応答して上記機械式シャッタを開放し、上記機械式シャッタを開放から露光に必要な時間の経過後に上記機械式シャッタを閉鎖し、上記機械式シャッタの開放から閉鎖の間に露光された上記固体電子撮像素子から出力された、被写体像を表す映像信号を、ディジタル画像データに変換し、上記ディジタル画像データへの変換処理が終了した後に、上記機械式シャッタの巻上げを行うものである。
【００２３】
第２の発明によると、機械式シャッタの巻上げ操作が、固体電子撮像素子から出力された映像信号のディジタル画像データへの変換処理が終了した後に行われる。したがって、映像信号の処理が行われているときに、機械式シャッタの巻上げ操作が行われることを防止できる。これにより、機械式シャッタの巻上げによる電流変動やノイズによって、データ処理が正しく行われなかったり、データに誤りが生じる等のデータ処理に与える悪影響を回避することができる。
【００２４】
また、第２の発明の一実施態様においては、機械式シャッタの巻上げ終了後に、上記ディジタル画像データの圧縮処理が行われる。この実施態様においては、固体電子撮像素子からの映像信号の処理の終了後で、かつ圧縮処理の開始前に機械式シャッタの巻上げが行われる。これにより、映像信号または画像データに対する処理が行われているときに、機械式シャッタの巻上げ操作が行われることを防止できる。この実施態様においても、機械式シャッタの巻上げによる電流変動やノイズによって、データ処理が正しく行われなかったり、データに誤りが生じる等のデータ処理に与える悪影響を回避することができる。
【００２５】
【実施例の説明】
図１は、電子スチル・カメラの電気的構成を示すブロック図である。この電子スチル・カメラには、単写モードおよび連写モードにおいて撮影された被写体像を表す画像データを記憶するためのメモリ・カード19（外部記憶媒体）、ならびに連写モードにおいて撮影された複数駒の被写体像を表す画像データを一時的に記憶するための増設メモリ・ボードＭ1 〜Ｍn （オプションとして取り付けられる補助メモリ）が接続されている。
【００２６】
メモリ・カード19は半導体メモリを内蔵するもので、電子スチル・カメラに備えられたコネクタＣ0 に着脱自在である。メモリ・カード19は、コネクタＣ0 に装着されることにより、電子スチル・カメラ（メモリ・コントローラ18）の各種バスと電気的に接続される。メモリ・カード19には、１駒分の圧縮された画像データ（圧縮画像データ）が１つのファイルとして記憶される。各ファイルの圧縮画像データのバイト数（長さ）は、一定値（バイト数Ｔとする）に固定されている。メモリ・カード19には、ファイルを管理するためのディレクトリおよびＦＡＴ（File Allocation Table ）が設けられる。また、メモリ・カード19には、各ファイルの画像データを撮像したときの日付を表す日付データを、各ファイルに対応させて記憶する領域（日付データ領域）が設けられている。メモリ・カード19は、一般には電子スチル・カメラのユーザによって着脱されるであろう。
【００２７】
増設メモリ・ボードＭ1 〜Ｍn は、電子スチル・カメラに設けられたコネクタＣ1 〜Ｃn にそれぞれ着脱自在である。増設メモリ・ボードＭ1 〜Ｍn は、コネクタＣ1 〜Ｃn にそれぞれ取り付けられることにより、電子スチル・カメラの各種バスと電気的に接続される。コネクタＣ1 〜Ｃn のそれぞれには１からｎまでの番号が順番に付けられている。ｎ個の全てのコネクタに増設メモリ・ボードを取り付けることもできる。一部のコネクタにｎ以下の任意の個数の増設メモリ・ボードを取り付けることもできる。一部のコネクタに増設メモリ・ボードを接続する場合には、増設メモリ・ボードは番号１が付けられたコネクタＣ1 から始まって番号の小さい順に取り付けられることが約束されている。
【００２８】
増設メモリ・ボードＭ1 〜Ｍn は、一般には電子スチル・カメラの内部に設けられる。増設メモリ・ボードＭ1 〜Ｍn は、主にこの電子スチル・カメラの製造者によって取り付けられよう。もちろんユーザが取り付けることもできる。
【００２９】
増設メモリ・ボードＭ1 は、２つのフレーム・メモリ511 および521 （ＳＲＡＭ、ＤＲＡＭ、フラッシュ・メモリ等）、これらのフレーム・メモリに対応して設けられたメモリ・コントローラ531 および541 ならびにバッファ・メモリ551 を備えている。
【００３０】
各フレーム・メモリは、撮影により得られた１駒分の画像データを記憶するのに十分な記憶容量を持っている。したがって、増設メモリ・ボードＭ1 には撮影により得られた２駒分の画像データを記憶することができる。
【００３１】
バッファ・メモリ551 はフレーム・メモリ511 または521 に書込むべき、またはこれらのフレーム・メモリから読出された画像データを一時的に記憶するために用いられる。メモリ・コントローラ531 はフレーム・メモリ511 への画像データの書込み、およびフレーム・メモリ511 からの画像データの読出しを制御する。メモリ・コントローラ541 はフレーム・メモリ521  への画像データの書込み、およびフレーム・メモリ521 からの画像データの読出しを制御する。
【００３２】
メモリ・コントローラ531 および541 は、その内部にステータス・レジスタをそれぞれ備えている。これらのステータス・レジスタには、あらかじめ定められた特定のコード（Ａとする）が設定される。このコードＡは、圧縮ＣＰＵ23がコネクタＣ1 に増設メモリ・ボードＭ1 が装着されているかどうかを確認するときに用いられる。
【００３３】
他の増設メモリ・ボードＭi （ｉ＝２〜ｎ）の構成は、増設メモリ・ボードＭ1 の構成と同じである。ｉ個の増設メモリ・ボードが接続されることにより、増設メモリ・ボード全体で２ｉ駒の画像データを記憶することができる。
【００３４】
これらの増設メモリ・ボードＭi （ｉ＝１〜ｎ）のフレーム・メモリ51i および52i への画像データの書込み、またはこれらのフレーム・メモリからの画像データの読出しのために、１つのフレーム・メモリが選択される。この選択は、対応するメモリ・コントローラ（53i および54i のいずれか）を、圧縮ＣＰＵ23がセレクタ22を通して選択することにより行われる。
【００３５】
電子スチル・カメラの動作は、主に、圧縮ＣＰＵ23、表示ＣＰＵ31およびメインＣＰＵ37によって制御される。これらのＣＰＵ23、31および37は相互に交信しながら後述する単写モードおよび連写モードにおける撮影、記録等の処理を実行する。
【００３６】
圧縮ＣＰＵ23は、撮影により得られた画像データの処理の制御、画像データのフレーム・メモリ17、51i 、52i への書込みおよびフレーム・メモリからの読出しの制御、ならびに処理された画像データ（圧縮画像データ）のメモリ・カード19への書込みおよびメモリ・カードからの読出しの制御を行う。表示ＣＰＵ31は各種操作ボタン、センサからの信号の取込みおよび表示制御、とくに、ユーザによるシャッタ・レリーズ・ボタン35の操作に基づいて、撮影処理の開始、終了等の制御を行う。メインＣＰＵ37は、自動合焦（ＡＦ）制御および自動露光（ＡＥ）制御を行う。
【００３７】
圧縮ＣＰＵ23の内部ＲＯＭには、圧縮ＣＰＵ23が行う撮影処理に必要なプログラムおよびデータがあらかじめ記憶されている。図２は、圧縮ＣＰＵ23の内部ＲＯＭにあらかじめ記憶されているデータおよびプログラムを示している。
【００３８】
連写可能駒数算出プログラムは、連写モードにおいて連写できる駒数Ｌ（以下「連写可能駒数」という）を求めるためのプログラムである。
【００３９】
シャッタ・レリーズ・ボタン35が半押しされたときに、圧縮ＣＰＵ23は、この連写可能駒数算出プログラムにしたがって次のようにして連写可能駒数Ｌを求める。
【００４０】
まず、圧縮ＣＰＵ23は、セレクタ22およびコネクタＣ1 〜Ｃn を介して、増設メモリ・ボードＭ1 〜Ｍn を順次アクセスし、増設メモリ・ボードＭi のメモリ・コントローラ53i および54i に備えられているステータス・レジスタのコードＡを読み出す。圧縮ＣＰＵ23は、メモリ・コントローラ53i および54i のステータス・レジスタから読出したコードと内部ＲＯＭに記憶されたリファレンス・コードＡとを比較する。これらのコードが一致すれば、圧縮ＣＰＵ23は増設メモリ・ボードＭi が接続されていると判断する。一致しなければ（増設メモリが接続されていないのでメモリ・コントローラからコードＡを読出せない場合が多い）、接続されていないと判断する。圧縮ＣＰＵ23は、増設メモリ・ボードＭ1 からＭn に向けて順次上記の処理を繰返していき、接続されている増設メモリ・ボードの個数をカウントする（カウント値をｋとする）。接続されていないとはじめて判断したときに、カウントが停止される。このようにして、接続された増設メモリ・ボードの個数ｋが求められる。
【００４１】
続いて、圧縮ＣＰＵ23は、カウント値ｋに基づいて連写可能駒数Ｌの値を求める。連写モードにおいて、第１駒目の画像データは、フレーム・メモリ17に記憶される。第２駒目以降の画像データは、増設メモリ・ボードＭ1 からＭk の各フレーム・メモリに順次記憶されていく。したがって、ｋ個の増設メモリ・ボードが接続されている場合の連写可能駒数Ｌは、Ｌ＝２・ｋ＋１となる。この連写可能駒数Ｌは、表示ＣＰＵ31に与えられる。
【００４２】
残り駒数算出プログラムは、メモリ・カード19に記憶できる画像データの駒数Ｎ（以下「残り駒数」という）を算出するためのプログラムである。
【００４３】
圧縮ＣＰＵ23は、シャッタ・レリーズ・ボタン35が半押しされたときに、この残り駒数算出プログラムにしたがって残り駒数Ｎを算出する。まず、圧縮ＣＰＵ23は、メモリ・カード19のＦＡＴの読出し指令をメモリ・コントローラ18に与える。メモリ・コントローラ18は、この指令に基づいてメモリ・カード19からＦＡＴを読み出す。
【００４４】
メモリ・カード19が装着されている場合には、メモリ・コントローラ18はメモリ・カード19から読み出したＦＡＴを圧縮ＣＰＵ23に与える。圧縮ＣＰＵ23は、読み出されたＦＡＴに基づいてメモリ・カード19の空き容量を求める。また、圧縮ＣＰＵ23は、その内部ＲＯＭにあらかじめ記憶されている、１駒分の圧縮画像データのバイト数Ｔを参照する。圧縮ＣＰＵ23は、１駒分のバイト数Ｔおよび求めた空き容量に基づいて、残り駒数Ｎを求める。圧縮ＣＰＵ23は、求めた残り駒数Ｎおよびメモリ・カード19が装着されていることを表すデータ（装着検出データ）を表示ＣＰＵ31に与える。
【００４５】
メモリ・カード19が装着されていない場合には、メモリ・コントローラ18は、装着されていないことを表すデータ（未装着検出データ）を圧縮ＣＰＵ23に与える。圧縮ＣＰＵ23は、メモリ・コントローラ18から未装着検出データを受けると、この未装着検出データを表示ＣＰＵ31に与える。
【００４６】
圧縮ＣＰＵ23の内部ＲＯＭに記憶されたデータ設定時間αは、シャッタ・レリーズ・ボタン35によってシャッタ・レリーズ（ボタン35の全押し）が行われた後に圧縮ＣＰＵ23がその内部タイマに用いて計時する時間を表している。
【００４７】
このデータ設定時間αの間に、表示ＣＰＵ31は、ホワイト・バランス・データ等の撮影処理に必要なデータを圧縮ＣＰＵ23に与える。圧縮ＣＰＵ23は、信号処理回路12等に、画像信号処理に必要なゲイン・データを、Ｄ／Ａ変換回路15（電子ボリューム）によってアナログ信号に変換した後に設定する。
【００４８】
露光準備時間βは、データ設定時間αの経過後からフォーカル・プレーン・シャッタ29が開放されるまでの時間を表している。この時間βとして、この実施例では、４ＶＤ（１ＶＤ＝1/60秒）の時間が設定されている。この露光準備時間βの間に、圧縮ＣＰＵ23は後述する撮像許可時間帯γをＣＣＤ制御回路48に設定し、ＣＣＤ制御回路48はＣＣＤ11に蓄積された不要電荷の掃出を行う。
【００４９】
インターバル時間δは、連写モードにおいて、ある駒の撮影と次の駒の撮影との間におかれるインターバル時間を表している。このインターバル時間δは、１秒間に連写される駒数にしたがって定められる。例えば、１秒間に３駒の連写を行う場合には、δ＝７ＶＤ（7/60秒）と定められる。
【００５０】
１ブロックのバイト数Ｓは、撮像により得られた画像データを圧縮するときに用いられる。１駒分の画像データは複数のブロックに分割され、ブロックごとにＡＤＣＴ（Adaptive Discrete Cosine Transform）アルゴリズムにしたがってデータ圧縮される。各ブロックの圧縮データは、ハフマン符号に変換される。その後、各ブロックは、このバイト数Ｓの長さに調整される（固定長処理）。ハフマン符号に変換されたブロック（符号化ブロック）のバイト数がＳに満たない場合には、バイト数Ｓになるようにダミーのデータがそのブロックに付加される。符号化ブロックのバイト数がＳを超える場合には、バイト数Ｓになるまで、圧縮処理およびハフマン符号化処理が繰り返される。このバイト数Ｓと分割されたブロックの数との積は、上記１駒分の画像データのバイト数Ｔとなる。
【００５１】
単写モード用プログラムは、単写モードにおいて実行される圧縮ＣＰＵ用撮影処理プログラムである。連写モード用プログラムは、連写モードにおいて実行される圧縮ＣＰＵ用撮影処理プログラムである。これらの２つのプログラムの内容については、以下の単写モードおよび連写モードにおける電子スチル・カメラの動作においてそれぞれ詳述する。
【００５２】
圧縮ＣＰＵ23の内部ＲＡＭには、撮影処理において用いられるデータが記憶される。図３は、圧縮ＣＰＵ23の内部ＲＡＭに記憶されるデータを示している。
【００５３】
設定モード・データは、連写／単写切換スイッチ36の状態を表すデータである。連写／単写切換スイッチ36が単写モードに設定されている場合には、設定モード・データは単写モードを表すデータとなる。連写／単写切換スイッチ36が連写モードに設定されている場合には、設定モード・データは連写モードを表すデータとなる。表示ＣＰＵ31は、シャッタ・レリーズ・ボタン35が半押しされたときに、この連写／単写切換スイッチ36の状態を読み取り、このスイッチ36の状態を設定モード・データとして圧縮ＣＰＵ23に与える。圧縮ＣＰＵ23は、この設定モード・データにしたがって単写モード用プログラムおよび連写モード用プログラムのいずれか一方を選択して、撮影処理を行う。
【００５４】
ホワイト・バランス・データ（ＷＢデータ）は、信号処理回路12に含まれるホワイト・バランス調整回路に設定されるゲイン・データである。表示ＣＰＵ31は、色センサ34の色検出信号に基づいてＷＢデータの値を求める。そして、シャッタ・レリーズが行われてからデータ設定時間αの間に、ＷＢデータは、表示ＣＰＵ31から圧縮ＣＰＵ23に与えられる。
【００５５】
撮像許可時間帯γはＣＣＤ11による撮像が許可されている時間帯を表す。この撮像許可時間帯は、自動露光（ＡＥ）処理のときにメインＣＰＵ37が求めたシャッタ速度（フォーカル・プレーン・シャッタ29の開放時間）に基づいて定められる。シャッタ29の開放時間のうちの１ＶＤ（1/60秒）未満の端数を切り上げてＶＤの整数倍（ｎ・ＶＤ；ｎは整数）とした時間が、撮像許可時間帯γとして定められる。例えば、シャッタ29の開放時間（シャッタ速度）が 0.3ＶＤや 0.5ＶＤの場合には、撮像許可時間帯γは１ＶＤとなる。このように撮像許可時間帯において、シャッタ29の開放される。シャッタ速度（シャッタ速度データ）は、メインＣＰＵ37から表示ＣＰＵ31に与えられ、表示ＣＰＵ31の内部ＲＡＭに記憶される。そして、シャッタ・レリーズが行われてからデータ設定時間αの間に、シャッタ速度データは、表示ＣＰＵ31から圧縮ＣＰＵ23に与えられる。圧縮ＣＰＵ23は、このシャッタ速度データに基づいて撮像許可時間帯を求め、内部ＲＡＭに記憶する。
【００５６】
日付データは、リアル・タイム・クロック32（Real Time Clock;時計、以下「ＲＴＣ」という）が計時している現在の日付を表すデータである。シャッタ・レリーズが行われてからデータ設定時間αの間に、表示ＣＰＵ31はＲＴＣ32から現在の日付を読み出し、これを日付データとして圧縮ＣＰＵ23に与える。圧縮画像データがファイルとしてメモリ・カード19に記憶されるときに、この日付データは、メモリ・カード19の日付データ領域に、このファイルに対応づけられて記憶される。
【００５７】
連写駒数は、連写モードにおいて撮影された駒数を表す。一駒一駒の撮影が行われるごとに、圧縮ＣＰＵ23は、連写駒数の値を１から順に一つずつ増加させる。この連写駒数は、撮影後の画像データの圧縮を行うときに用いられる。
【００５８】
表示ＣＰＵ31の内部ＲＯＭには、図４に示すように、撮影処理に必要なプログラムがあらかじめ記憶されている。単写モード用プログラムは、単写モードにおいて実行される表示ＣＰＵ用撮影処理プログラムである。連写モード用プログラムは、連写モードにおいて実行される表示ＣＰＵ用撮影処理プログラムである。これらの２つのプログラムの内容については、以下の単写モードおよび連写モードにおける電子スチル・カメラの動作においてそれぞれ詳述する。
【００５９】
表示ＣＰＵ31の内部ＲＡＭには、撮影処理において用いられるデータが記憶される。図５は、表示ＣＰＵ31の内部ＲＡＭに記憶されるデータを示している。
【００６０】
装着／未装着検出データは、メモリ・カード19が装着されているかどうかを表すデータである。このデータは、上述したようにシャッタ・レリーズ・ボタン35が半押しされたときに、圧縮ＣＰＵ23から表示ＣＰＵ31に与えられる。
【００６１】
残り駒数Ｎ、および連写可能駒数Ｌは上述した通りであり、圧縮ＣＰＵ23から表示ＣＰＵ31に与えられたものである。設定モード・データは、上述のように連写／単写切換スイッチ36の状態を表すデータである。シャッタ速度データは、シャッタ29の開放時間を表すデータであり、メインＣＰＵ37から表示ＣＰＵ31に与えられたものである。
【００６２】
ＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）27には、図６に示すように信号処理回路12に含まれるガンマ補正回路のゲイン・データ、再生回路16のゲイン・データ、およびＡ／Ｄ変換回路13の参照電圧を表すデータがあらかじめ記憶されている。シャッタ・レリーズされてからデータ設定時間αの間に、これらのデータは、圧縮ＣＰＵ23によって読出され、Ｄ／Ａ変換回路15によってアナログ信号に変換された後に、信号処理回路12、再生回路16およびＡ／Ｄ変換回路13にそれぞれ与えられる。
【００６３】
クロック発生装置（Clock Generator;以下「ＣＧ」という）24は、ＣＣＤ制御回路48（ＣＣＤ11）、信号処理回路12、Ａ／Ｄ変換回路13、Ｙ／Ｃ処理回路14、メモリ・コントローラ18および圧縮／伸張回路21に必要なクロック信号を供給する。図７は、ＣＧ24の詳細な電気的構成を示すブロック図である。
【００６４】
シャッタ・レリーズ・ボタン35によるシャッタ・レリーズ（全押し）が行われたときに、電源スイッチＳＷ２が圧縮ＣＰＵ23によってオンにされる。これにより、ＣＧ24を構成する発振器241 、ＶＤ信号発生回路243 、垂直／水平転送信号発生回路246 、クランプ・パルス信号発生回路247 、サンプリング・クロック信号発生回路248 および処理クロック信号発生回路249 に、電源回路25から電源が供給される。
【００６５】
発振器241 は、電源が供給されることにより発振を開始し、発振クロック信号を出力する。この発振クロック信号は、ＶＤ信号発生回路243 （ＡＮＤゲート244 ）、垂直／水平転送信号発生回路246 、クランプ・パルス信号発生回路247 、サンプリング・クロック信号発生回路248 および処理クロック信号発生回路249 に与えられる。
【００６６】
ＶＤ信号発生回路243 に含まれるカウンタ245 には、発振器241 からの発振クロック信号がＡＮＤゲート244 を介して与えられる。カウンタ245 は、与えられた発振クロック信号を分周して1/60秒周期のＶＤ信号を作成するために、あらかじめ定められた個数の発振クロック信号をカウントするごとにクロック信号を一つ出力する。
【００６７】
ＶＤ信号発生回路243 に含まれるＡＮＤゲート244 およびカウンタ245 には、圧縮ＣＰＵ23からのリセット信号が入力している。
【００６８】
発振器241 が発振クロック信号の出力を開始してから（シャッタ・レリーズが行われてから）データ設定時間αが経過するまでは、このリセット信号はロー・レベル（Ｌレベル）に維持される。このリセット信号がＬレベルのときには、ＡＮＤゲート244 の出力はＬレベルに維持され、発振器241 からの発振クロック信号はカウンタ245 には与えられない。したがって、カウンタ245 からＶＤ信号は出力されない。
【００６９】
データ設定時間αの経過後、圧縮ＣＰＵ23はリセット信号をハイ・レベル（Ｈレベル）にする。これにより、発振器241 からの発振クロック信号がＡＮＤゲート244 を通してカウンタ245 に与えられる。また、リセット信号がＬレベルからＨレベルに変化する立上りエッジによって、カウンタ245 のカウント値が０にリセットされる。したがって、カウンタ245 は、リセット信号がＬレベルからＨレベルになった時点（シャッタ・レリーズが行われてから時間αが経過した時点）から始まる1/60秒の周期でＶＤ信号の発生を開始する。
【００７０】
カウンタ245 から発生するＶＤ信号は、圧縮ＣＰＵ23およびＣＣＤ制御回路48に与えられる。圧縮ＣＰＵ23およびＣＣＤ制御回路48は、カウンタ245 から与えられたＶＤ信号をカウントすることにより、データ設定時間αの経過時点から後の時間を計時する。
【００７１】
圧縮ＣＰＵ23は、データ設定時間αの経過後から露光準備時間β（＝４ＶＤ）の間に、ＣＣＤ制御回路48に撮像許可時間帯γを設定する。
【００７２】
ＣＣＤ制御回路48は、データ設定時間αの経過後から３ＶＤの時間が経過した後にＣＣＤ11の不要電荷の掃出を行う。また、ＣＣＤ制御回路48は、データ設定時間αの経過後から４ＶＤ（時間β）が経過した時点から、撮像許可時間帯γの計時を行い、撮像許可時間帯γの経過後に蓄積された撮像電荷の転送信号をＣＣＤ11に与える。これにより、ＣＣＤ11から撮像電荷が読出される。
【００７３】
圧縮ＣＰＵ23からのリセット信号は、垂直／水平転送信号発生回路246 、クランプ・パルス信号発生回路247 およびサンプリング・クロック信号発生回路248 にも与えられる。これにより、垂直／水平転送信号発生回路246 は、このリセット信号がＨレベルになると、与えられた発振クロック信号を分周して垂直転送信号および水平転送信号を生成し、これらの信号をＣＣＤ制御回路48に与える。ＣＣＤ制御回路48は、ＣＣＤ11の不要電荷の掃出や撮像電荷の転送時に、与えられた垂直転送信号および水平転送信号をＣＣＤ11に与える。クランプ・パルス信号発生回路247 は、リセット信号がＨレベルになると、与えられた発振クロック信号を分周してクランプ・パルス信号を生成し、このクランプ・パルス信号を信号処理回路12に与える。サンプリング・クロック信号発生回路248 は、リセット信号がＨレベルになると、与えられた発振クロック信号を分周してサンプリング・クロック信号を生成し、このサンプリング・クロック信号をＡ／Ｄ変換回路13に与える。
【００７４】
処理クロック信号発生回路249 には、圧縮ＣＰＵ23からのリセット信号は与えられない。処理クロック信号発生回路249 は、発振器241 から発振クロック信号が与えられると同時に、発振クロック信号を分周して処理クロック信号を生成し、処理クロック信号をＹ／Ｃ処理回路14、メモリ・コントローラ18および圧縮／伸張回路21（これらの３つの回路には、処理クロック信号発生回路249 から共通のクロック信号線が接続されている）に与える。
【００７５】
［単写モードにおける電子スチル・カメラの動作］
電子スチル・カメラを使用するとき、ユーザは電子スチル・カメラに設けられている電源スイッチ47をオンにする。これにより、オン信号が電源スイッチ47から表示ＣＰＵ31に与えられる。電子スチル・カメラの電源スイッチ47がオフ状態であっても、表示ＣＰＵ31には、補助電源回路26（電池等）によって電源が供給され、表示ＣＰＵ31はスリープ状態にある。電源スイッチ47からのオン信号により、表示ＣＰＵ31はスリープ状態から起上がり、動作を開始する。まず、表示ＣＰＵ31は、電源スイッチＳＷ３をオンにする。これにより、ＣＧ24および圧縮ＣＰＵ23を除くすべての回路に主電源回路25から電源が供給される。
【００７６】
電子スチル・カメラのユーザは、撮影を行うときに、連写／単写切換スイッチ36によって連写モードおよび単写モードのいずれか一方をあらかじめ選択する。単写モードが選択された場合には、図８のタイム・チャートに示す処理が行われる。
【００７７】
シャッタ・レリーズ・ボタン35がユーザによって半押しされると、半押し信号がシャッタ・レリーズ・ボタン35から表示ＣＰＵ31に与えられる。これにより、表示ＣＰＵ31は、連写／単写切換スイッチ36の状態（設定モード・データ）を読み取り、内部ＲＡＭに設定モード・データを記憶する。このスイッチ36が単写モードに設定されている場合には、表示ＣＰＵ31はその内部ＲＯＭにあらかじめ記憶された単写モード用プログラムを選択する。このスイッチ36が連写モードに設定されている場合には、表示ＣＰＵ31はその内部ＲＯＭにあらかじめ記憶された連写モードにおける処理プログラムを選択する。ここでは、単写モードに設定されているので、表示ＣＰＵ31は、単写モード用プログラムを選択する。表示ＣＰＵ31は、この処理プログラムにしたがって単写モード処理を行う。
【００７８】
表示ＣＰＵ31は、まず、電源回路25のスイッチＳＷ１をオンにする。これにより、圧縮ＣＰＵ23に電源が供給され、圧縮ＣＰＵ23が起動する（時刻ｔ1 ）。
【００７９】
また、表示ＣＰＵ31は、半押し信号を受けると、設定モード・データ（ここでは、このデータは単写モードを表している）を圧縮ＣＰＵ23に送るとともに、連写可能駒数Ｌおよび残り駒数Ｎの要求信号を圧縮ＣＰＵ23に与える（図８の符号101 ）。圧縮ＣＰＵ23は、受取った設定モード・データを内部ＲＡＭに記憶する（図３）。
【００８０】
圧縮ＣＰＵ23は上記要求信号に応答して残り駒数プログラムにしたがって残り駒数Ｎを算出する。まず、圧縮ＣＰＵ23は、電源回路25のスイッチＳＷ２をオンにする（時刻ｔ2 ）。これによりＣＧ（Clock Generator ）24に電源が供給される。ＣＧ24に電源が供給されることにより、クロック信号がＹ／Ｃ処理回路14、メモリ・コントローラ18および圧縮／伸張回路21に供給される。これにより、これらの回路は動作可能となる。圧縮ＣＰＵ23からＣＧ24に与えられているリセット信号はＬレベルの維持される。したがって、上述したように、ＣＧ24に電源が供給されていても、ＣＣＤ制御回路48、ＣＣＤ11、信号処理回路12およびＡ／Ｄ変換回路13にはクロック信号は与えられない。
【００８１】
圧縮ＣＰＵ23は、上述したように、残り駒数Ｎを求める（符号102 ）。
【００８２】
続いて、圧縮ＣＰＵ23は、上述したように、連写可能駒数算出プログラムにしたがって連写可能駒数Ｌを求める（符号102 ）。
【００８３】
圧縮ＣＰＵ23は、求めた連写可能駒数Ｌおよび残り駒数Ｎ、ならびにメモリ・カード19が装着されていればそのことを表すデータ（装着検出データ）を表示ＣＰＵ31に与える（符号103 ）。
【００８４】
表示ＣＰＵ31は、連写可能駒数Ｌ、残り駒数Ｎの値および装着検出データを内部ＲＡＭに記憶する（図５）。残り駒数Ｎの値および連写可能駒数Ｌの値は表示装置33（液晶表示装置等）に表示される（符号104 は表示開始時点を表す）。残り駒数Ｎは数字Ｎで表示される。残り駒数が０のときは数字０が表示される。同様にして、連写可能駒数Ｌは数字Ｌで表示され、Ｌ＝０のときは数字０が表示される。
【００８５】
その後、圧縮ＣＰＵ23は、内部ＲＡＭに記憶された設定モード・データに基づいて単写モード用処理プログラムを選択し、このプログラムにしたがって単写モードの処理を行う。
【００８６】
メモリ・カード19が装着されていない場合には、メモリ・コントローラ18は、装着されていないことを表すデータ（未装着検出データ）を圧縮ＣＰＵ23に与える。圧縮ＣＰＵ23は、メモリ・コントローラ18から未装着検出データを受けると、このデータを表示ＣＰＵ31に与える（符号103 ）。表示ＣＰＵ31は、このデータを内部ＲＡＭに記憶する。表示ＣＰＵ31は、メモリ・カード19が装着されていないことを示す表示を表示装置33に行う。このとき残り駒数は表示されない。
【００８７】
表示装置33は、電子スチル・カメラのボディの表面に取り付けられている。ユーザは、表示装置33に表示された残り駒数Ｎまたはメモリ・カードが未装着であることを、この電子スチル・カメラ外部から見ることができる。残り駒数Ｎが表示されている場合には、ユーザは表示された残り駒数を見て、撮影できる駒数を知ることができる。メモリ・カード19が未装着であることが表示されている場合には、ユーザはメモリ・カードが装着されていないことを知り、必要に応じてメモリ・カードを装着するであろう。
【００８８】
これらの処理が終了すると、圧縮ＣＰＵ23は、電源スイッチＳＷ２をオフにして、メモリ・コントローラ18等へのクロック信号の供給を停止する（時刻ｔ3 ）。
【００８９】
さらに、表示ＣＰＵ31は、メインＣＰＵ37に自動合焦（ＡＦ）処理および自動露光（ＡＥ）処理の開始指令を与える。メインＣＰＵ31は、ＡＦおよびＡＥの開始指令を受けると、その内部ＲＯＭに記憶された処理プログラムにしたがって、ＡＥ−ＣＰＵ38には測光の開始指令を、ＡＦ−ＣＰＵ41には測距および合焦の開始指令をそれぞれ与える。これによりＡＥおよびＡＦが行われる（符号105 、106）。
【００９０】
ＡＥセンサ39（フォト・ダイオード等）は、被写体の明るさを検出する。検出された明るさを表す信号（明るさ信号）は、ＡＥ−ＣＰＵ38に与えられる。ＡＥ−ＣＰＵ38は、測光の開始指令を受けると、明るさ信号を取込み、これに基づいて測光値を求める。この測光値はメインＣＰＵ37に与えられる。
【００９１】
またＡＥ−ＣＰＵ38は、明るさ信号に基づいて露光アンダー（被写体が暗すぎる）か、露光オーバ（被写体が明るすぎる）かを判断する。そして、露光アンダーの場合には、ＡＥ−ＣＰＵ38は、ファインダの中に設けられている表示装置40（液晶表示装置等）に露光アンダー警告を表示する。露光オーバの場合には、ＡＥ−ＣＰＵ38は、表示装置40に露光オーバ警告を表示する。ユーザはこの警告を見て、露光アンダーか露光オーバかを知ることができる。
【００９２】
上記測光値の算出および露光オーバまたは露光アンダーの警告表示は、ＡＥ−ＣＰＵ38の内部ＲＯＭに記憶されたプログラムにしたがって行われる。
【００９３】
メインＣＰＵ37は、与えられた測光値に基づいて絞り値およびシャッタ速度（フォーカル・プレーン・シャッタ29の開放時間）を求める。絞り値は絞り制御装置45に与えられる。絞り制御装置45は、与えられた絞り値に基づいて絞り30を制御する。シャッタ速度を表すデータ（シャッタ速度データ）はメインＣＰＵ37の内部ＲＡＭに記憶される。このシャッタ速度データは、フォーカル・プレーン・シャッタ29の開放から閉鎖までの時間を計時するのに用いられる。
【００９４】
また、シャッタ速度データは、メインＣＰＵ37から表示ＣＰＵ31に与えられる。表示ＣＰＵ31は、その内部ＲＡＭにこのシャッタ速度データを記憶する（図５）。
【００９５】
レンズＣＰＵ42は、その内部ＲＯＭに記憶された処理プログラムにしたがってレンズのズーム位置を求める。このズーム位置を表すデータは、ＡＦ−ＣＰＵ41に与えられる。ＡＦセンサ44は、カメラから被写体までの距離を検出する。この距離を表すデータは、ＡＦ−ＣＰＵ41に与えられる。
【００９６】
ＡＦ−ＣＰＵ41は、測距および合焦の開始指令を受けると、測距値を求める。測距値の算出には、レンズＣＰＵ42からのレンズのズーム位置を表すデータおよびＡＦセンサ44からの距離を表すデータが用いられる。ＡＦ−ＣＰＵ41は、測距値に基づいてＡＦ用モータ43を駆動してレンズの位置を調整し、被写体に焦点を合わせる。これらの処理が終了すると、ＡＦ−ＣＰＵ41は、処理終了通知をメインＣＰＵ37に与える。ＡＦ−ＣＰＵ41のこれらの処理は、その内部ＲＯＭに記憶されたプログラムにしたがって行われる。
【００９７】
メインＣＰＵ37は、ＡＦ制御およびＡＥ制御が完了すると、ＡＦおよびＡＥの完了通知を表示ＣＰＵ31に与える。また、メインＣＰＵ37は、レリーズ許可を表示装置40に表示するように、ＡＥ−ＣＰＵ38に指令する。ＡＥ−ＣＰＵ38は、この指示にしたがってレリーズ許可を表示装置40に表示する。これにより、ユーザはシャッタ・レリーズが可能となったことを知ることができる。
【００９８】
表示ＣＰＵ31は、メインＣＰＵ37からのＡＦ制御およびＡＥ制御の完了通知を受けると、シャッタ・レリーズ・ボタン35からのシャッタ・レリーズの信号（全押し信号）の入力待ち状態となる。表示ＣＰＵ31は、シャッタ・レリーズ・ボタン35からの全押し信号を受けると、圧縮ＣＰＵ23に与えられているレリーズ信号をハイ・レベル（Ｈレベル）にする（時刻ｔ4 ）。上記ＡＦ制御およびＡＥ制御の間に、シャッタ・レリーズ・ボタン35からの全押し信号が表示ＣＰＵ31にすでに与えられているならば、表示ＣＰＵ31は、直ちにレリーズ信号をＨレベルにする。
【００９９】
圧縮ＣＰＵ23に与えられているレリーズ信号がＨレベルになると、圧縮ＣＰＵ23は、電源スイッチＳＷ２を再びオンにする（時刻ｔ4 ）。また、圧縮ＣＰＵ23は、内部にあるタイマをスタートさせ、データ設定時間αを計時する（時刻ｔ4 ）。
【０１００】
このデータ設定時間αの間に、表示ＣＰＵ31は、色センサ34からの色信号に基づいてＷＢデータを作成する。また、表示ＣＰＵ31は、ＲＴＣ32から現在の日付を読み出す。表示ＣＰＵ31は、ＷＢデータ、日付および上記ＡＥ制御のときに求められたシャッタ速度データを圧縮ＣＰＵ23に与える（符号107 ）。圧縮ＣＰＵ23はＷＢデータおよび日付データを内部ＲＡＭに記憶する（図３）。また圧縮ＣＰＵ23はシャッタ速度データに基づいて、撮像許可時間帯γを求め、これを内部ＲＡＭに記憶する（図３）。
【０１０１】
また、このデータ設定時間αの間に、圧縮ＣＰＵ23は、ＥＥＰＲＯＭ27から、信号処理回路12に含まれるガンマ補正回路のゲイン・データ、再生回路16のゲイン・データ、およびＡ／Ｄ変換回路13の参照電圧を表すデータを読み出す（図６）。これらのデータは、Ｄ／Ａ変換回路15（電子ボリューム）によってアナログ信号に変換された後に、信号処理回路12、再生回路16およびＡ／Ｄ変換回路13にそれぞれ設定される（符号108 ）。また、表示ＣＰＵ31から圧縮ＣＰＵ23に与えられたＷＢデータは、Ｄ／Ａ変換回路15（電子ボリューム）によってアナログ信号に変換された後、信号処理回路12に含まれるホワイト・バランス調整回路に設定される（符号108 ）。
【０１０２】
表示ＣＰＵ31および圧縮ＣＰＵ23が上記処理を行うのに十分な時間が、データ設定時間αとして設定されている。
【０１０３】
タイマがデータ設定時間αの計時を終了すると、圧縮ＣＰＵ23は、ＣＧ24に与えられているリセット信号をＨレベルにする（時刻ｔ5 ）。このリセット信号がＨレベルになると、ＣＧ24は、水平転送信号、垂直転送信号およびＶＤ信号をＣＣＤ制御回路48に与える。水平転送信号および垂直転送信号は、ＣＣＤ制御回路48の制御の下、ＣＣＤ制御回路48からＣＣＤ11に与えられる。また、ＣＧ24は、信号処理回路12にはクランプ・パルス信号を、Ａ／Ｄ変換回路13にはサンプリング・クロック信号を、圧縮ＣＰＵ23にはＶＤ信号をそれぞれ供給する。ＣＧ24は、Ｙ／Ｃ処理回路14、メモリ・コントローラ18および圧縮／伸張回路21には、（リセット信号がＬレベルである間も含めて）継続して処理クロック信号を供給する。
【０１０４】
圧縮ＣＰＵ23は、データ設定時間αの経過後は、ＣＧ24から供給されるＶＤ信号をカウントすることによって時間を計時する。圧縮ＣＰＵ23は、データ設定時間αの経過後から２ＶＤの時間が経過した後に、内部ＲＡＭに記憶されている撮像許可時間帯γ（図３）を、ＣＣＤ制御回路48に設定する（符号109 ）。
【０１０５】
ＣＣＤ制御回路48は、データ設定時間αの経過後から３ＶＤの時間が経過した後に、蓄積した不要電荷の掃出信号を制御信号としてＣＣＤ11に与える。ＣＣＤ11は、この信号により電荷の掃出を行う。この掃出処理を行うのは、露光前にＣＣＤ11をリセット状態にするためである。
【０１０６】
ＣＣＤ11は、データ設定時間αの経過後から露光準備時間β（＝４ＶＤ）が経過した後に、撮像電荷の蓄積可能な状態になる（時刻ｔ6 ）。この状態は、撮像許可時間帯γ（ＶＤの整数倍の時間）の間、維持される。撮像許可時間帯γの計時は、圧縮ＣＰＵ23によってＣＣＤ制御回路48に設定された撮像許可時間帯γに基づいて、ＣＣＤ制御回路48が行う。
【０１０７】
また、圧縮ＣＰＵ23は、データ設定時間αの経過後からさらに露光準備時間βの経過後に、シャッタ29の開放を指令するためにシャッタ信号をＨレベルにする（時刻ｔ6 ）。シャッタ信号がＨレベルになると、表示ＣＰＵ31は、メインＣＰＵ37にシャッタ開放指令を与える。メインＣＰＵ37は、表示ＣＰＵ31からのシャッタ開放指令を受けると、シャッタ制御装置46にシャッタ開放信号を与える。これにより、シャッタ制御装置46は、フォーカル・プレーン・シャッタ29を開放する。シャッタ29の開放によって、被写体像は撮像レンズ28に通してＣＣＤ11面上に結像される。
【０１０８】
圧縮ＣＰＵ23がシャッタ信号をＨレベルにしてから、シャッタ29が開放されるまでの遅延時間は長くても数μ秒程度であり、無視できる。したがって、シャッタ・レリーズ・ボタン35によるシャッタ・レリーズが行われてから、常に一定の時間（α＋β）の経過後にフォーカル・プレーン・シャッタ29が開放されることになる。シャッタ・レリーズから常に一定時間後にシャッタ29が開放され、撮影が行われるので、カメラマンは、この時間（α＋β）を把握しておくことによって、シャッタ・チャンスを逃すことなく撮影を行うことができる。
【０１０９】
メインＣＰＵ37は、その内部ＲＡＭに記憶されたシャッタ速度データに基づいてシャッタ開放時間を計時する。そして、シャッタ29の開放時からシャッタ開放時間が経過した後に、メインＣＰＵ37はシャッタ制御装置45にシャッタ閉鎖信号を与える。これにより、シャッタ制御装置45はシャッタ29を閉じる。上述したように、フォーカル・プレーン・シャッタ29が開放している時間（シャッタ開放時間）よりも長い時間が、撮像許可時間帯γとして設定されている。したがって、この撮像許可時間帯γの間に、フォーカル・プレーン・シャッタ29の開放および閉鎖が行われることになる。
【０１１０】
ＣＣＤ制御回路48は、撮像許可時間帯γ（ＶＤの整数倍の時間）の経過後、制御信号として電荷転送信号をＣＣＤ11に与える（時刻ｔ7 ）。これにより、ＣＣＤ11は、被写体像の各画素をアナログの電気信号（映像信号）に変換し、このアナログ映像信号を信号処理回路12に与える。ＣＣＤ11が1280×1024画素（約130 万画素）を有する場合には、すべての画素をアナログ映像信号に変換して出力するのに８ＶＤの時間を要する。
【０１１１】
信号処理回路12には、ホワイト・バランス調整回路およびガンマ補正回路が含まれている。ＣＣＤ11から信号処理回路12に入力された映像信号には、これらの回路によってホワイト・バランス調整およびガンマ補正がそれぞれ施される（符号111 ）。特にガンマ補正によって映像信号のレベル範囲が狭くなるからビット数の少ないＡ／Ｄ変換回路13を用いることができる。
【０１１２】
信号処理回路12から出力されるアナログ映像信号はＡ／Ｄ変換回路13に与えられ、ディジタル画像データに変換される（符号111 ）。このディジタル画像データは、Ｙ／Ｃ処理回路14に与えられる。Ｙ／Ｃ処理回路14は、圧縮ＣＰＵ23の制御の下、Ａ／Ｄ変換回路13から与えられるディジタル画像データから、輝度画像データＹおよび色画像データ（色差データＲ−ＹとＢ−Ｙの点順次データ）Ｃを生成する。
【０１１３】
圧縮ＣＰＵ23は、メモリ・コントローラ18に画像データの取込みを指示する。これにより、生成された輝度画像データＹおよび色画像データＣは、メモリ・コントローラ18に取り込まれ、フレーム・メモリ17（ＤＲＡＭ、ＳＲＡＭ等）に記憶される（符号111 ）。
【０１１４】
ＣＣＤ11からの映像信号が処理されている間に、圧縮ＣＰＵ23は、撮影により得られた画像データを記憶するために、メモリ・カード19のディレクトリおよびＦＡＴの更新を行う（符号110 ）。圧縮ＣＰＵ23はこの処理が終了すると、シャッタ信号をＬレベルにする（時刻ｔ8 ）。
【０１１５】
シャッタ信号がＬレベルになると、表示ＣＰＵ31は、シャッタ29の巻上げ信号（シャッタ・チャージ信号）を、メインＣＰＵ37を介してシャッタ制御装置46に与える。この信号によって、シャッタ制御装置46はシャッタ29を巻き上げ、次の撮影に備える。シャッタ制御装置46は、シャッタの巻上げを完了すると、巻上げ完了信号をメインＣＰＵ37に与える。メインＣＰＵ37は、シャッタ制御装置46からの巻上げ完了信号を受けると、この信号を表示ＣＰＵ31に与える。
【０１１６】
表示ＣＰＵ31は、メインＣＰＵ31から巻上げ完了信号を受けると、圧縮指令を圧縮ＣＰＵ23に与える（符号112 ）。
【０１１７】
圧縮ＣＰＵ23は、圧縮指令を受けると、フレーム・メモリ17に記憶されている画像データの読出し指令をメモリ・コントローラ18に与える。これにより、フレーム・メモリ17に記憶された輝度画像データＹおよび色画像データＣは、メモリ・コントローラ18によって読み出され、圧縮／伸張回路21に与えられる。また、圧縮ＣＰＵ23は、圧縮指令および固定長処理において用いられるバイト数Ｓを表すデータを圧縮／伸張回路21に与える。
【０１１８】
圧縮／伸張回路21は、画像データＹおよびＣを複数のブロックに分けて、各ブロックごとにＡＤＣＴ変換する（符号113 ）。ＡＤＣＴ変換されたこれらのデータ（ブロック・データ）は、メモリ・コントローラ18によって再びフレーム・メモリ17に記憶される。続いて、ブロック・データは、再びフレーム・メモリ17から圧縮／伸張回路21に与えられ、ブロックごとにハフマン符号化される。
【０１１９】
圧縮／伸張回路21において、ハフマン符号化されたブロック・データ（符号化ブロック・データ）は、圧縮ＣＰＵ23から与えられたブロックのバイト数Ｓの長さをもつデータに調整される（固定長処理）。符号化ブロック・データのバイト数が、この長さＳに満たない場合には、この符号化ブロック・データにダミーのデータが付加され、長さＳに変換される。符号化ブロック・データの長さが長さＳを超える場合には、長さＳ以下になるまで、圧縮および符号化処理が再度繰り返され、必要に応じてダミーデータの付加が行われる（符号113 ）。
【０１２０】
このようにして圧縮、符号化および固定長処理が施された画像データは、メモリ・コントローラ18によってメモリ・カード19に記憶される（符号114 ）。また、圧縮ＣＰＵ23は、内部ＲＡＭに記憶された日付データをメモリ・コントローラ18に与える。メモリ・コントローラ18は、メモリ・カード19の日付データ領域にこの日付データを、画像データ（ファイル）に対応づけて記憶する（符号114 ）。
【０１２１】
シャッタ29の巻上げは、Ｙ／Ｃ処理回路14において映像信号に対するＹ／Ｃ処理が完了した後で、かつ画像データＹおよびＣに対する圧縮処理が行われる前に行われる。したがって、シャッタ29の巻上げが行われている間に、画像データに対する処理は一切行われない。これにより、シャッタ巻上げに要する電流によって、Ｙ／Ｃ処理回路14や圧縮／伸張回路21等が正しく動作しない、ノイズによりデータに誤りが生じる等のデータ処理に与える悪影響を防止できる。
【０１２２】
その後、圧縮ＣＰＵ23は、後処理（メモリ・カードへのデータ書込み中にメモリ・カードが抜き取られないようにする機構の解除等の処理）を行う（符号114 ）。
【０１２３】
さらに、圧縮ＣＰＵ23は、電源スイッチＳＷ２をオフにし、ＣＧ24へのリセット信号をＬレベルにする。また、表示ＣＰＵ31は、電源スイッチＳＷ１をオフにし、レリーズ信号をＬレベルにする。これにより、電子スチル・カメラは次の撮影のためのスタンバイ状態となる（時刻ｔ9 ）。
【０１２４】
表示ＣＰＵ31の内部ＲＡＭに記憶されている残り駒数Ｎ（表示装置33に表示されている残り駒数Ｎ）の値が０、またはメモリ・カード19が装着されてない場合には、シャッタ・レリーズ・ボタン35からのシャッタ・レリーズ信号が表示ＣＰＵ31に与えられても、表示ＣＰＵ31はこの信号を無視する。すなわち、この場合に、シャッタ・レリーズ・ボタン35によってシャッタ・レリーズされても、表示ＣＰＵ31はレリーズ信号をＨレベルにしない。これにより、圧縮ＣＰＵ23がシャッタ信号をＨレベルにすることはない。したがって、ユーザがシャッタ・レリーズを行っても、撮影処理（シャッタの開閉、映像信号の取込み等の処理）は行われない。
【０１２５】
再生回路16は、輝度画像データＹおよび色画像データＣをＮＴＳＣ信号に変換するものである。再生回路16からのＮＴＳＣ信号は、電子スチル・カメラに接続された外部の表示装置（ＣＲＴ表示装置等）または記録装置（ＶＴＲ等）に送られる。ＮＴＳＣ信号が表示装置に送られると、撮影された画像が表示画面上に再生される。ＮＴＳＣ信号がＶＴＲに送られた場合には、磁気テープ等に記録される。フレーム・メモリ17に記憶された圧縮前の画像データをこの再生回路16に与えることができる。メモリ・カード19に記憶された圧縮画像データを圧縮／伸張回路21によって伸張し、その後再生回路16に与えることもできる。また、Ｙ／Ｃ処理回路14から出力される画像データを再生回路16に入力することもできる。これらは再生モード設定スイッチ（図示略）によって切換えられるであろう。
【０１２６】
［連写モードにおける電子スチル・カメラの動作］
連写／単写切換スイッチ36で、連写モードが選択された場合には、図９〜図11のタイム・チャートに示す連写モードの処理が行われる。３駒を連写した場合の処理が示されている。図９の続きが図11に、図11の続きが図12にそれぞれ示されている。図８と同じ処理には、同じ符号が付けられている。
【０１２７】
圧縮ＣＰＵ23および表示ＣＰＵ31は、設定モード・データに基づいて、各内部ＲＯＭにあらかじめ記憶されている連写処理用プログラム（図２および図３）を選択し、連写モード処理を行う。
【０１２８】
時刻ｔ1 〜ｔ4 における処理は、上述の単写モードにおける処理と同じであるので、ここではその説明を省略する。
【０１２９】
ユーザがシャッタ・レリーズ・ボタン35によってシャッタ・レリーズ（全押し）している間、表示ＣＰＵ31は、レリーズ信号をＨレベルに維持する。
【０１３０】
時刻ｔ5 からｔ8 において、第１駒目の撮影が行われ、この撮影により得られた画像データが処理され、フレーム・メモリ17に記憶される。図８に示す処理と異なるところは、この画像データの処理の間に、圧縮ＣＰＵ23がメモリ・カード19のディレクトリおよびＦＡＴの更新を行わないことである（符号110 で示される処理がない）。圧縮ＣＰＵ23は、この画像データの処理の間に、内部ＲＡＭの連写駒数の領域に１を書き込む（符号130 ）（図３）。
【０１３１】
フレーム・メモリ17への画像データの書込みが終了すると、圧縮ＣＰＵ23は、シャッタ信号をＬレベルにする（時刻ｔ8 ）。
【０１３２】
表示ＣＰＵ31は、シャッタ信号がＬレベルになると、その内部ＲＡＭに記憶されている連写可能駒数Ｌおよび残り駒数Ｎの値をそれぞれ１減少させる。また、表示ＣＰＵ31は、表示装置33に表示されている連写可能駒数Ｌおよび残り駒数Ｎの値をそれぞれ１減少させる（符号118 ）。
【０１３３】
圧縮ＣＰＵ23は、シャッタ信号をＬレベルにした後、その内部ＲＯＭにあらかじめ記憶されたインターバル時間δ（図２）を計時する。圧縮ＣＰＵ23は、ＣＧ24から与えられるＶＤ信号をカウントすることにより、時間δを計時する。
【０１３４】
インターバル時間δの経過後からさらに３ＶＤの時間が経過した後に、圧縮ＣＰＵ23は、撮像許可時間帯γをＣＣＤ制御回路48に設定する（符号116 ）。この処理は、符号109 の処理と同じである。設定される撮像許可時間帯として、第１駒目の撮影時のものと同じもの（圧縮ＣＰＵ23の内部ＲＡＭに記憶されたもの）がそのまま用いられる。すなわち、連写モードにおいては第１駒目の撮影に先だってＡＥおよびＡＦが行われ、それ以降はＡＥおよびＡＦは行われない。
【０１３５】
インターバル時間δの経過後からさらに４ＶＤの時間が経過すると、圧縮ＣＰＵ23は、シャッタ信号をＨレベルにする（時刻ｔ11）。これにより、第２駒目の撮影が行われる。露光処理、ＣＣＤ11からの映像信号の読み出し、ならびに信号処理回路12、Ａ／Ｄ変換回路13およびＹ／Ｃ処理回路14による処理（符号117 ）は、符号111 で示す第１駒目の処理と同じである。
【０１３６】
圧縮ＣＰＵ23は、その内部ＲＡＭに記憶されている連写駒数の値を１増加させて２とする（符号131 ）。
【０１３７】
表示ＣＰＵ31は、その内部ＲＡＭに記憶された残り駒数Ｎの値および連写可能駒数Ｌの値をそれぞれ１減少させる（符号121 ）。また、表示ＣＰＵ31は、表示装置33に表示されたこられの値をそれぞれ１減少させる。
【０１３８】
Ｙ／Ｃ処理回路14から出力された画像データは、バッファ・メモリ20およびコネクタＣ1 を通って増設メモリ・ボードＭ1 のバッファ・メモリ551 に与えられる。圧縮ＣＰＵ23は、セレクタ22を通して増設メモリ・ボードＭ1 のメモリ・コントローラ531 に画像データの取込み指令を与える。この指令により、メモリ・コントローラ531 は、バッファ・メモリ551 に与えられた画像データをフレーム・メモリ511 に記憶する（符号117 ）。
【０１３９】
その後、インターバル時間δの計時が行われ、第３駒目の撮影準備が行われる（図10の符号119 、ＣＣＤ11の電荷の掃出）。その後、第３駒目の撮影が行われる（時刻ｔ15）。圧縮ＣＰＵ23は、セレクタ22を通して増設メモリ・ボードＭ1 のメモリ・コントローラ541 に画像データの取込み指令を与える。この指令により、メモリ・コントローラ541 は、バッファ・メモリ551 に与えられた第３駒目の画像データをフレーム・メモリ521 に記憶する（符号120 ）。
【０１４０】
圧縮ＣＰＵ23は、その内部ＲＡＭに記憶されている連写駒数の値を１増加させて３とする（符号132 ）。
【０１４１】
表示ＣＰＵ31の内部ＲＡＭに記憶された残り駒数Ｎおよび連写可能駒数Ｌの値は、それぞれ１減少させられる（符号122 ）。表示装置33に表示されたこれらの値もそれぞれ１減少させられる。
【０１４２】
その後、ユーザがシャッタ・レリーズ・ボタン35のシャッタ・レリーズを解除すると、表示ＣＰＵ31は、レリーズ信号をＬレベルにする（時刻ｔ17）。これにより、圧縮ＣＰＵ23は連写が停止したことを知り、これ以後、シャッタ信号をＨレベルにすることを停止する。これにより第４駒目以降の撮影は行われない。
【０１４３】
表示ＣＰＵ31は、レリーズ信号をＬレベルにした後、シャッタ29の巻上げ信号（シャッタ・チャージ信号）を、メインＣＰＵ37を介してシャッタ制御装置46に与える。レリーズ信号をＬレベルにしたときに、シャッタ信号がＨレベルである場合（画像データのフレーム・メモリへの記憶が完了していない場合）には、表示ＣＰＵ31は、シャッタ信号がＬレベルになるのと待ってから、巻上げ信号を、メインＣＰＵ37を介してシャッタ制御装置46に与える。
【０１４４】
この巻上げ信号によって、シャッタ制御装置46はシャッタ29を巻き上げ、次の撮影に備える。シャッタ制御装置46は、シャッタの巻上げを完了すると、巻上げ完了信号をメインＣＰＵ37に与える。メインＣＰＵ37は、シャッタ制御装置46からの巻上げ完了信号を受けると、この信号を表示ＣＰＵ31に与える。
【０１４５】
表示ＣＰＵ31は、メインＣＰＵ31から巻上げ完了信号を受けると、圧縮ＣＰＵ23に圧縮指令を与える（符号123 ）。
【０１４６】
このように、連写モードにおいても、シャッタの巻上げが行われている間はデータに対する処理は行われない。したがって、シャッタ巻上げに要する電流や巻上げ時に生じるノイズ等がデータ処理に与える悪影響を防止できる。
【０１４７】
圧縮ＣＰＵ23は、この圧縮指令を受けると、その内部ＲＡＭに記憶された連写駒数（ここでは３）の画像ファイルを記憶するために、メモリ・カード19のディレクトリおよびＦＡＴを更新する（符号124 ）。
【０１４８】
続いて、圧縮ＣＰＵ23は、連写駒数に基づいてフレーム・メモリに記憶されている画像データに圧縮処理を施す。ここでは、連写駒数の値が３であるので、フレーム・メモリ17、511 および521 に記憶されている画像データが処理対象となる。
【０１４９】
まず、フレーム・メモリ17に記憶されている画像データが、圧縮／伸張回路21に与えられる。圧縮／伸張回路21に与えられた画像データは、圧縮、ハフマン符号化および固定長処理される。そして、圧縮画像データは、メモリ・カード19に記憶される（図10の符号125 ）。また、圧縮ＣＰＵ23の内部ＲＡＭに記憶されている日付データが、この圧縮画像データ（ファイル）と対応づけられて、メモリ・カード19の日付データ領域に記憶される（符号125 ）。
【０１５０】
次に、増設メモリ・ボードＭ1 のフレーム・メモリ511 に記憶されている画像データが、圧縮／伸張回路21によって圧縮、ハフマン符号化および固定長処理され、メモリ・カード19に記憶される（図10から図11にかけての符号126 ）。日付データもメモリ・カード19に記憶される（符号126 ）。続いて、増設メモリ・ボードＭ1 のフレーム・メモリ521 に記憶されている画像データが、圧縮／伸張回路21によって圧縮、ハフマン符号化および固定長処理され、メモリ・カード19に記憶される（図11の符号127 ）。日付データもメモリ・カード19に記憶される（符号127 ）。
【０１５１】
その後、後処理（メモリ・カードへのデータ書込み中にメモリ・カードが抜き取られないようにする機構の解除等の処理）が行われる（符号123 ）。後処理の終了後、圧縮ＣＰＵ23は、ＣＧ24へのリセット信号をＬレベルにする。また、圧縮ＣＰＵ23は、スイッチＳＷ２をオフにして、ＣＧ24への電源供給を停止する。さらに、圧縮ＣＰＵ23はシャッタ信号をＨレベルにして、画像データのメモリ・カード19への記録が完了したことを表示ＣＰＵ31に通知する（時刻ｔ18）。
【０１５２】
表示ＣＰＵ31は、画像データのメモリ・カード19への記録完了通知を受けると、スイッチＳＷ１をオフにし、圧縮ＣＰＵ23への電源供給を停止する（時刻ｔ19）。これにより、電子スチル・カメラは次の撮影のためのスタイバイ状態となる。
【０１５３】
連写モードにおいても、残り駒数Ｎの値が１となると、表示装置33に数字１が表示される。残り駒数Ｎの値が０となると、表示装置33に数字０が表示される。また、連写可能駒数Ｌの値が１となると、表示装置33に数字１が表示される。連写可能駒数Ｌの値が０となると、表示装置33に数字０が表示される。
【０１５４】
連写モードにおいて、撮影の最中に残り駒数Ｎおよび連写可能駒数Ｌの少なくともいずれか一方の値が０になった場合には、シャッタ・レリーズ・ボタン35からのシャッタ・レリーズ信号が表示ＣＰＵ31に与えられても、表示ＣＰＵ31はこの信号を無視する。これにより、シャッタ・レリーズ・ボタン36によってシャッタ・レリーズが行われても、電子スチル・カメラは撮影動作を行わない。表示ＣＰＵ31は、圧縮ＣＰＵ23に与えられているレリーズ信号をＬレベルにし、かつ圧縮指令を圧縮ＣＰＵ23に与える。撮影動作が停止するまでの撮影によって得られた１または複数駒の画像データは、フレーム・メモリから読み出され、圧縮、ハフマン符号化および固定長処理される。処理された画像データは、メモリ・カード19に記憶される。その後、後処理が行われ、電子スチル・カメラはスタンバイ状態になる。
【０１５５】
連写において、装着された全ての増設メモリ・ボードのフレーム・メモリが満杯になると、連写可能駒数Ｌは０になる。上述のように連写動作が中止され、フレーム・メモリに記憶された画像データの圧縮処理、メモリ・カードへの格納が行われる。増設メモリ・ボードにおける１または複数のフレーム・メモリの画像データが読み出され、これらのフレーム・メモリに画像データの記憶が可能な状態となったときに、連写モードにおいてシャッタ・レリーズ・ボタン35が全押しされたとしても、撮影動作は行われないのである。すなわち、すべてのフレーム・メモリに記憶された画像データの圧縮、メモリ・カードへの格納が終了するまでは、次の撮影はできない。
【０１５６】
メモリ・カード19が装着されていない場合も、単写モードの処理において説明したのと同様に、表示ＣＰＵ31は、シャッタ・レリーズ・ボタン35からのシャッタ・レリーズ信号を無視する。
【０１５７】
連写モードにおける各駒の撮影ごとにＡＥを行い、シャッタ速度データを求めることもできる。そして、このシャッタ速度データに基づいて撮像許可時間帯γを求め、各駒の撮影時ごとにこの時間γをＣＣＤ制御回路48に設定することもできる。
【図面の簡単な説明】
【図１】電子スチル・カメラの電気的構成を示すブロック図である。
【図２】圧縮ＣＰＵの内部ＲＯＭの内容を示す。
【図３】圧縮ＣＰＵの内部ＲＡＭの内容を示す。
【図４】表示ＣＰＵの内部ＲＯＭの内容を示す。
【図５】表示ＣＰＵの内部ＲＡＭの内容を示す。
【図６】ＥＥＰＲＯＭの内容を示す。
【図７】クロック発生装置24の電気的構成を示すブロック図である。
【図８】単写モードにおける電子スチル・カメラの処理を示すタイム・チャートである。
【図９】連写モードにおける電子スチル・カメラの処理を示すタイム・チャートである。
【図１０】連写モードにおける電子スチル・カメラの処理を示すタイム・チャートである。
【図１１】連写モードにおける電子スチル・カメラの処理を示すタイム・チャートである。
【図１２】  (A) および(B) は、従来の電子スチル・カメラの処理を表すタイム・チャートである。
【符号の説明】
11  ＣＣＤ（固体電子撮像素子）
12  信号処理回路
13  Ａ／Ｄ変換回路
14  Ｙ／Ｃ処理回路
17，511 〜51n ，521 〜52n   フレーム・メモリ
18，531 〜53n ，541 〜54n   メモリ・コントローラ
20，551 〜55n   バッファ・メモリ
21  圧縮／伸張回路
22  セレクタ
23  圧縮ＣＰＵ
24  クロック発生装置（クロック・ジェネレータ）
28  撮像レンズ
29  フォーカル・プレーン・シャッタ
31  表示ＣＰＵ
35  シャッタ・レリーズ・ボタン
36  連写／単写切換スイッチ
37  メインＣＰＵ
46  シャッタ制御装置
48  ＣＣＤ制御回路
Ｍ1 〜Ｍn   増設メモリ・ボード
α  データ設定時間
β  露光準備時間
241 発振器
243 ＶＤ信号発生回路
244 ＡＮＤゲート
245 カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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