(57)【特許請求の範囲】
【請求項１】
ＣＺ法によりＣＯＰ密度が１×１０５個／ｃｍ３以下のシリコンインゴットを作製する工程と、
このシリコンインゴットを用いて、その表面に０．１３μｍ以上のＣＯＰが存在しないか、または、０．３個／ｃｍ２以下で存在する単結晶シリコン基板を作製する工程と、
この単結晶シリコン基板の表面に、０．１３μｍ以上の大きさのＣＯＰが、その表面に存在しないか、または、０．３個／ｃｍ２以下で存在するエピタキシャル層を、その厚さが１．０μｍ〜４．０μｍとなるように、減圧下でエピタキシャル成長させる工程とを含む薄膜エピタキシャルウェーハの製造方法。
【請求項２】
上記ＣＺ法では０．４〜０．５ｍｍ／分の速度でシリコンインゴットを引き上げる請求項１に記載の薄膜エピタキシャルウェーハの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電気的特性が向上し、かつ製造時の歩留りも大きい薄膜エピタキシャルウェーハの製造方法に関する。
【０００２】
【従来の技術】
例えばＣＺ法（Czochralski ）により作製されたシリコンウェーハにあっては、小さく高密度の欠陥や、大きく低密度の欠陥のいずれかが存在していた。これらの欠陥は、鏡面研磨後のアンモニア系洗浄において、その表面に、結晶に起因する凹みであるＣＯＰ（Crystal Originated Particle ）となって現れる。このＣＯＰはパーティクルカウンタで検出することができる。
そして、この欠陥によりシリコンウェーハの電気的特性が損なわれていた。また、その結果として、シリコンウェーハの製造における歩留りが低下していた。
【０００３】
このことは、研磨後のシリコンウェーハの表面に、１０００℃前後の高温下で、エピタキシャル層（以下、エピタキシャルをエピと略す場合がある）を、エピタキシャル成長させるエピタキシャルウェーハについても、同様であった。すなわち、エピタキシャル成長では、基板であるシリコンウェーハの表面の形状を倣って、エピタキシャル層の成長が行なわれる。このため、シリコンウェーハの表面にできた凹みは、エピタキシャル層の表面にも転写される。
ところで、ＭＯＳ用エピタキシャルウェーハの場合には、一般的にシリコンウェーハの表面に、エピタキシャル層を２μｍ以上の厚さで常圧エピタキシャル成長すると、エピタキシャル層の表面にＣＯＰが残りにくいことが知られている。これは、比較的厚くエピタキシャル成長させることにより、シリコンウェーハの表面凹みが、その成長につれて徐々に消失するからである。
【０００４】
【発明が解決しようとする課題】
ところで、ＭＯＳ用エピタキシャルウェーハの場合、一般的に、シリコンウェーハの表面に、エピタキシャル層を２μｍ以上の厚さで常圧エピタキシャル成長すると、エピタキシャル層の表面にＣＯＰが残りにくいことが知られている。ただし、これはエピタキシャル層の厚さが数μｍ程度の比較的厚いエピタキシャルウェーハで調査された結果であり、実際はどれくらいの厚さよりＣＯＰが消失するのか、明らかでなかった。
しかも、このようなＣＯＰの消失調査は、減圧下でエピタキシャル成長されるＢｉ−ＣＭＯＳ用エピタキシャルウェーハや、高集積化に伴うラッチアップ対策として、エピタキシャル層を薄膜化するという命題がある高性能ロジック用エピタキシャルウェーハに対しては、その評価がなされていなかった。
そこで、本願発明者らは、このものについて、実際に評価実験を行なった。この結果、減圧下で薄膜のエピタキシャル層をエピタキシャル成長させると、前述したようにシリコンウェーハ側より表面の凹みが転写され、エピタキシャル層の表面にＣＯＰが高密度で現れることがわかった。以下、この実験データについて説明する。
【０００５】
なお、表１には、ＭＯＳ用エピタキシャルウェーハのエピタキシャル層と、Ｂｉ−ＣＭＯＳ用、ロジック用エピタキシャルウェーハの薄膜エピタキシャル層とのエピタキシャル成長条件における比較を示す。また、図２に、一般的な常圧エピタキシャル成長と減圧エピタキシャル成長との比較を表すグラフを示す。これは、同じロットのＣＺウェーハ（比抵抗ρ＝１０Ωｃｍ）を、表１に示す異なる条件でエピタキシャル成長させた結果である。
【０００６】
【表１】
0003763631.tif 000002
【０００７】
図２のグラフにおいて、エピタキシャル成長前にウェーハ（口径６インチ）当たり３００〜６００個カウントされたパーティクルは、単結晶シリコン基板の表面に生成されたＣＯＰと考えられる。
（１）の常圧エピタキシャル成長では、エピタキシャル成長後にＣＯＰがほぼ消失しているのに対し、（２）の減圧エピタキシャル成長では、エピタキシャル層のエピタキシャル成長後に基板とほぼ同数のパーティクルがカウントされた。
しかも、エピタキシャル成長後のパーティクルの９０％が、エピタキシャル成長前の単結晶シリコン基板の表面にできたパーティクルの位置と一致していた。したがって、単結晶シリコン基板側のＣＯＰは、減圧エピタキシャル成長では消失せずに残留することが明らかとなった。
【０００８】
本願発明者らは、上記課題を解決すべく、鋭意研究を重ねた結果、ＣＺ法により所定条件で引き上げて、ＣＯＰ密度が１×１０5個／ｃｍ3以下の単結晶シリコンインゴットを作製し、これをスライシングしたＣＯＰが存在しないか、または、ＣＯＰの個数が少ない単結晶シリコン基板を採用することで、エピタキシャル成長後にエピタキシャル層の表面にできるＣＯＰをなくすことができるか、または、低減することができることを知見し、この発明を完成するに至った。
【０００９】
【発明の目的】
この発明の目的は、電気的特性が向上し、かつ製造時の歩留りも大きい減圧エピタキシャル成長の薄膜エピタキシャルウェーハの製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
請求項１に記載した発明は、ＣＺ法によりＣＯＰ密度が１×１０５個／ｃｍ３以下のシリコンインゴットを作製する工程と、このシリコンインゴットを用いて、その表面に０．１３μｍ以上のＣＯＰが存在しないか、または、０．３個／ｃｍ２以下で存在する単結晶シリコン基板を作製する工程と、この単結晶シリコン基板の表面に、０．１３μｍ以上の大きさのＣＯＰが、その表面に存在しないか、または、０．３個／ｃｍ２以下で存在するエピタキシャル層を、その厚さが１．０μｍ〜４．０μｍとなるように、減圧下でエピタキシャル成長させる工程とを含む薄膜エピタキシャルウェーハの製造方法である。
ＣＺ法による所定条件の引き上げとは、例えば０．４ｍｍ／分での引き上げである。
このエピタキシャル層の表面のＣＯＰの数を検出する装置としては、例えばテンコール株式会社製の高感度のパーティクルカウンタである「ＳＳ６２００」などが挙げられる。この「ＳＳ６２００」によって、ヘイズの影響なしに測定できるＣＯＰの大きさの下限値は、０．１３μｍである。
【００１１】
請求項２に記載した発明は、上記ＣＺ法では０．４〜０．５ｍｍ／分の速度でシリコンインゴットを引き上げる請求項１に記載の薄膜エピタキシャルウェーハの製造方法である。
【００１２】
以上の製法により、単結晶シリコン基板上に設けられ、表面に存在するＣＯＰの個数が少ない薄膜のエピタキシャル層と、を備え、上記単結晶シリコン基板は、その表面に存在するＣＯＰの個数が少ない薄膜エピタキシャルウェーハが得られる。
エピタキシャル層の表面に存在するＣＯＰの個数が「少ない」とは、例えば０．１３μｍ以上の大きさのＣＯＰが１枚のウェーハ（口径６インチ）当たり５０個未満をいう。ＣＯＰが５０個を超えると製造における歩留りが低下するからである。また、このＣＯＰの個数については、測定可能なＣＯＰの大きさが０．１０μｍである場合は、これに応じた個数となる。測定機器、または、測定手法により変動することがある。
【００１３】
上記ＣＯＰの大きさが０．１３μｍ以上で、かつＣＯＰの個数が０．３個／ｃｍ2以下である。
ここでいうウェーハ寸法は、直径が６インチである。ＣＯＰの個数を０．３個／ｃｍ2以下としたのは、エピタキシャル層の表面のＣＯＰがこの個数を超えると、製造における歩留まりが悪化するからである。
【００１４】
ＣＯＰ密度が１×１０5個／ｃｍ3以下であって、しかもその表面にＣＯＰが存在しないか、または、少ない個数で存在する単結晶シリコン基板をＣＺ法で作製し、この単結晶シリコン基板の表面に、厚さが１．０μｍ〜４．０μｍのエピタキシャル層を減圧下でエピタキシャル成長させ薄膜エピタキシャルウェーハを得る。
単結晶シリコン基板上に減圧エピタキシャル成長されるエピタキシャル層の厚さは、１．０μｍ〜４．０μｍである。４．０μｍを超えると、図３の一般的な減圧エピタキシャル成長時のエピ厚とパーティクル数との関係を表すグラフに示すように、下層である単結晶シリコン基板の表面にできたＣＯＰの影響は小さくなるからである。
上記ＣＯＰ密度が小さい単結晶シリコン基板を成長させる方法としては、例えばＣＺ法によるシリコン単結晶の引き上げ速度を従来より低減する方法を採用することができる。
具体的数値で引き上げ速度の低減を示すと、従来１．０ｍｍ／分であったのを０．５ｍｍ／分に低減する。なお、これに限定されなくても、引き上げ速度の低減率は任意でよい。
【００１５】
上記ＣＯＰの大きさが０．１３μｍ以上で、かつＣＯＰの個数が０．３個／ｃｍ2以下である。
【００１６】
上記エピタキシャル成長には、気相法（Vapor Phase Epitaxy ；ＶＰＥ）、液相法（Liquid Phase Epitaxy；ＬＰＥ）、固相法（Solid Phase Epitaxy ；ＳＰＥ）がある。特に、シリコンのエピタキシャル成長には、成長層の結晶性、量産性、装置の簡便さ、種々のデバイス構造形成の容易さなどの点から、化学的気相成長法（Chemical Vapor Deposition ；ＣＶＤ）が主として採用されている。
このＣＶＤ法によるシリコンのエピタキシャル成長は、例えばシリコンを含んだ原料ガスを、キャリアガス（通常Ｈ2ガス）とともに反応炉内へ導入し、１０００℃以上の高温に熱せられたシリコン単結晶の基板（ＣＺ法により作製）上に、原料ガスの熱分解または還元によって生成されたシリコンを析出させることで行なわれる。
なお、シリコンを含んだ化合物は多数存在するが、純度、反応速度、取り扱いの容易さなどを考慮し、通常ＳｉＣｌ4、ＳｉＨＣｌ3、ＳｉＨ2Ｃｌ2、ＳｉＨ4の４種が用いられている。
【００１７】
【作用】
請求項１〜請求項２の薄膜エピタキシャルウェーハの製造方法によれば、予めＣＺ法によりＣＯＰ密度が１×１０5個／ｃｍ3以下のシリコンインゴットを作製し、これを薄くスライシングすることで、ＣＯＰが表面に存在しないか、少ない個数の単結晶シリコン基板を作製しておき、その後、この単結晶シリコン基板にエピタキシャル層をエピタキシャル成長する。この結果、薄膜エピタキシャルウェーハの作製後にエピタキシャル層表面のＣＯＰを無くすことができるか、または、減少できる。これにより、エピタキシャル層表面のＣＯＰを原因とした単結晶シリコン基板の欠陥が解消されたり、ほとんどなくなるので、薄膜エピタキシャルウェーハの電気的特性が向上し、かつ製造時の歩留りも大きくなる。
【００１８】
このように、ＣＯＰが解消または低減する理由は、単結晶シリコン基板の素材である棒状の単結晶体中に存在するＣＯＰ密度を１×１０5個／ｃｍ3以下という低密度としているからである。このシリコン単結晶棒をスライスした単結晶シリコン基板の表面には、ほとんど凹みがなくなるためである。ＣＯＰ密度が１×１０5個／ｃｍ3を越えると、ＣＯＰがエピ層に残留し、製造時の歩留まりを悪化させるという不具合がある。
図１は、この発明の単結晶シリコン基板および通常の単結晶シリコン基板と、パーティクル数との関係を示すグラフである。
図１中、１の単結晶シリコン基板はこの発明に該当する。２の単結晶シリコン基板は表面にＣＯＰがある通常の単結晶シリコン基板に該当する。
このグラフより明らかなように、２番の通常の単結晶シリコン基板がパーティクルを３５０〜４５０（個／ウェーハ）有しているのに対して、１番の単結晶シリコン基板は、ほとんどパーティクルが存在しない。
【００１９】
【発明の実施の形態】
以下に実施例を挙げてこの発明をより具体的に説明する。
〈実施例１、２、比較例１〉
ＣＺ法によるシリコン単結晶の引き上げ工程において、引き上げ速度を表２に示す数値で行なった後、高抵抗のシリコン単結晶をブロック切断、ウェーハ切断、面取り、機械化学的研磨などを施し、得られた６インチ、厚さ６２５μｍの単結晶シリコン基板を得た。
【００２０】
【表２】
0003763631.tif 000003
【００２１】
次いで、この単結晶シリコン基板上に、ソースガスＤＣＳ（ＳｉＨ2Ｃｌ2）、成長温度１０８０℃、成長速度０．７μｍ／分、圧力８０Ｔｏｒｒの条件により、厚さ１μｍのエピタキシャル層を減圧エピタキシャル成長して、薄膜エピタキシャルウェーハを得た。
その後、前記パーティクルカウンタである「ＳＳ６２００」により、直径０．１３μｍ以上のパーティクルをカウントした。この装置を用いてヘイズの影響を受けずに測定できる下限値が、０．１３μｍである。
この結果、実施例１、実施例２の場合には、各エピタキシャル層の表面にＣＯＰの残痕がほとんどなかった。これにより、エピタキシャル層表面のＣＯＰを原因とした単結晶シリコン基板の欠陥がほぼ解消され、エピタキシャルウェーハの電気的特性が向上し、かつ製造時の歩留りも大きくなった。一方、比較例１の場合には、それぞれ多数個のパーティークルがカウントされた。
【００２２】
【発明の効果】
この発明の薄膜エピタキシャルウェーハの製造方法によれば、ＣＺ法により作製されたＣＯＰ密度が１×１０5個／ｃｍ3以下で、かつその表面にＣＯＰが存在しないか、または、少ない個数で存在する単結晶シリコン基板上に、エピタキシャル層を減圧エピタキシャル成長するようにしたので、作製された薄膜エピタキシャルウェーハのエピタキシャル層表面からＣＯＰを無くしたり、その数をきわめて少なくできる。これにより、薄膜エピタキシャルウェーハの電気的特性を向上することができ、かつ製造時の歩留りも高くなる。
【図面の簡単な説明】
【図１】この発明の単結晶シリコン基板および通常の単結晶シリコン基板と、パーティクル数との関係を示すグラフである。
【図２】一般的な常圧エピタキシャル成長と減圧エピタキシャル成長との比較を表すグラフである。
【図３】一般的な減圧エピタキシャル成長時のエピ厚とパーティクル数との関係を表すグラフである。
【図１】
0003763631.tif 000004
【図２】
0003763631.tif 000005
【図３】
0003763631.tif 000006