(57)【特許請求の範囲】
【請求項１】
ワード線で制御される転送用ＭＩＳＦＥＴと、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴからなるフリップフロップ回路とでメモリセルを構成したＳＲＡＭを有する半導体集積回路装置であって、半導体基板の主面上に形成した第１導電膜で前記駆動用ＭＩＳＦＥＴのゲート電極を構成し、前記半導体基板の主面上に形成した第２導電膜で前記転送用ＭＩＳＦＥＴのゲート電極を構成し、前記第１および第２導電膜の上層に形成した第３導電膜で前記負荷用ＭＩＳＦＥＴのゲート電極を構成し、前記第３導電膜の上層に形成した第４導電膜で前記負荷用ＭＩＳＦＥＴのチャネル領域、ソース領域およびドレイン領域を構成し、前記第４導電膜の上層に形成した第５導電膜でメモリセルアレイを覆うプレート電極を構成し、前記負荷用ＭＩＳＦＥＴと前記プレート電極との間で容量素子を構成すると共に、少なくとも前記負荷用ＭＩＳＦＥＴのドレイン領域側のチャネル領域上の前記プレート電極に開孔を設けたことを特徴とする半導体集積回路装置。
【請求項２】
ワード線で制御される転送用ＭＩＳＦＥＴと、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴからなるフリップフロップ回路とでメモリセルを構成したＳＲＡＭを有する半導体集積回路装置であって、半導体基板の主面上に形成した第１導電膜で前記駆動用ＭＩＳＦＥＴのゲート電極を構成し、前記半導体基板の主面上に形成した第２導電膜で前記転送用ＭＩＳＦＥＴのゲート電極を構成し、前記第１および第２導電膜の上層に形成した第３導電膜で前記負荷用ＭＩＳＦＥＴのチャネル領域、ソース領域およびドレイン領域を構成し、前記第３導電膜の上層に形成した第４導電膜で前記負荷用ＭＩＳＦＥＴのゲート電極を構成し、前記第４導電膜の上層に形成した第５導電膜でメモリセルアレイを覆うプレート電極を構成し、前記負荷用ＭＩＳＦＥＴと前記プレート電極との間で容量素子を構成すると共に、少なくとも前記負荷用ＭＩＳＦＥＴのドレイン領域側のチャネル領域上の前記プレート電極に開孔を設けたことを特徴とする半導体集積回路装置。
【請求項３】
ワード線で制御される転送用ＭＩＳＦＥＴと、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴからなるフリップフロップ回路とでメモリセルを構成したＳＲＡＭを有する半導体集積回路装置であって、半導体基板の主面上に形成した第１導電膜で前記駆動用ＭＩＳＦＥＴのゲート電極を構成し、前記半導体基板の主面上に形成した第２導電膜で前記転送用ＭＩＳＦＥＴのゲート電極を構成し、前記第１および第２導電膜の上層に形成した第３導電膜でメモリセルアレイを覆うプレート電極を形成し、前記第３導電膜の上層に形成した第４導電膜で前記負荷用ＭＩＳＦＥＴのチャネル領域、ソース領域およびドレイン領域を構成し、前記第４導電膜の上層に形成した第５導電膜で前記負荷用ＭＩＳＦＥＴのゲート電極を構成し、前記負荷用ＭＩＳＦＥＴと前記プレート電極との間で容量素子を構成すると共に、少なくとも前記負荷用ＭＩＳＦＥＴのドレイン領域側のチャネル領域下の前記プレート電極に開孔を設けたことを特徴とする半導体集積回路装置。
【請求項４】
ワード線で制御される転送用ＭＩＳＦＥＴと、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴからなるフリップフロップ回路とでメモリセルを構成したＳＲＡＭを有する半導体集積回路装置であって、半導体基板の主面上に形成した第１導電膜で前記駆動用ＭＩＳＦＥＴのゲート電極を構成し、前記半導体基板の主面上に形成した第２導電膜で前記転送用ＭＩＳＦＥＴのゲート電極を構成し、前記第１および第２導電膜の上層に形成した第３導電膜でメモリセルアレイを覆うプレート電極を形成し、前記第３導電膜の上層に形成した第４導電膜で前記負荷用ＭＩＳＦＥＴのゲート電極を構成し、前記第４導電膜の上層に形成した第５導電膜で前記負荷用ＭＩＳＦＥＴのチャネル領域、ソース領域およびドレイン領域を構成し、前記負荷用ＭＩＳＦＥＴと前記プレート電極との間で容量素子を構成すると共に、少なくとも前記負荷用ＭＩＳＦＥＴのドレイン領域側のチャネル領域下の前記プレート電極に開孔を設けたことを特徴とする半導体集積回路装置。
【請求項５】
前記プレート電極にメモリセルアレイの外部から電源電圧を供給することを特徴とする請求項１、２、３または４記載の半導体集積回路装置。
【請求項６】
前記容量素子の誘電体膜の少なくとも一部を窒化シリコン膜で構成したことを特徴とする請求項１記載の半導体集積回路装置。
【請求項７】
前記プレート電極に前記開孔を形成した後、前記開孔の底部の前記窒化シリコン膜を除去し、その後、水素化アニール処理により、前記開孔を通じて前記負荷用ＭＩＳＦＥＴを構成する導電膜に水素を供給することを特徴とする請求項６記載の半導体集積回路装置の製造方法。
【請求項８】
前記開孔の底部の前記窒化シリコン膜を除去する際、周辺回路を形成する領域の前記窒化シリコン膜を同時に除去することを特徴とする請求項７記載の半導体集積回路装置の製造方法。
【請求項９】
前記負荷用ＭＩＳＦＥＴのチャネル領域、ソース領域およびドレイン領域を構成する導電膜をエッチングした後、前記導電膜の下層の絶縁膜をエッチングして前記負荷用ＭＩＳＦＥＴのゲート電極の一部を露出させ、次いで前記導電膜上に前記容量素子の誘電体膜を形成することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項１０】
前記負荷用ＭＩＳＦＥＴのドレイン領域は、チャネル領域を介してゲート電極と離隔されたオフセット構造で構成されることを特徴とする請求項１、２、３または４記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＳＲＡＭ(Static Random Access Memory) を有する半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体記憶装置としてのＳＲＡＭは、相補性データ線とワード線との交差部にフリップフロップ回路と２個の転送用ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor) とで構成されたメモリセルを備えている。
【０００３】
メモリセルの転送用ＭＩＳＦＥＴは、ソース領域、ドレイン領域の一方がフリップフロップ回路の入出力端子に接続され、他方が相補性データ線に接続される。また、転送用ＭＩＳＦＥＴのゲート電極にはワード線が接続され、このワード線により転送用ＭＩＳＦＥＴの導通、非導通が制御される。
【０００４】
メモリセルのフリップフロップ回路は情報蓄積部として構成され、２個の駆動用ＭＩＳＦＥＴと２個の負荷用抵抗素子とで構成される。一方の駆動用ＭＩＳＦＥＴのドレイン領域には一方の転送用ＭＩＳＦＥＴのソース領域乃至ドレイン領域の一方が接続され、ソース領域には基準電圧線が接続される。また、この駆動用ＭＩＳＦＥＴのゲート電極には他方の転送用ＭＩＳＦＥＴのソース領域乃至ドレイン領域の一方が接続される。
【０００５】
負荷用抵抗素子の一端側には転送用ＭＩＳＦＥＴのソース領域乃至ドレイン領域の一方が接続され、他端側には電源電圧線が接続される。負荷用抵抗素子は、メモリセルの占有面積を縮小し、集積度を向上させるために、駆動用ＭＩＳＦＥＴの上部に積層される。
【０００６】
特開平３−２３４０５５号公報および特願平５−４５０２号には、上記のようなＳＲＡＭの高集積化に最適な技術が記載されている。
【０００７】
上記特開平３−２３４０５５号公報記載のＳＲＡＭは、半導体基板の主面上に形成した第１導電膜で駆動用ＭＩＳＦＥＴのゲート電極を構成し、同じく半導体基板の主面上に形成した第２導電膜で転送用ＭＩＳＦＥＴのゲート電極と、このゲート電極に接続されるワード線と、駆動用ＭＩＳＦＥＴのソース領域に接続される基準電圧線とを構成している。また、上記第１および第２導電膜の上層に形成した第３導電膜で負荷用ＭＩＳＦＥＴのゲート電極を構成し、上記第３導電膜の上層に形成した第４導電膜で負荷用ＭＩＳＦＥＴのチャネル領域、ソース領域およびドレイン領域と、この負荷用ＭＩＳＦＥＴのソース領域に接続される電源電圧線とを構成している。
【０００８】
すなわち、上記公報記載のＳＲＡＭは、スタンバイ電流を低減するために、メモリセルのフリップフロップ回路を２個の駆動用ＭＩＳＦＥＴと２個の負荷用ＭＩＳＦＥＴとで構成した、いわゆる完全ＣＭＯＳ構造を採用している。
【０００９】
また、このＳＲＡＭは、メモリセルのα線ソフトエラー対策として、駆動用ＭＩＳＦＥＴのゲート電極（第１導電膜）を第１電極とし、このゲート電極上に形成した絶縁膜を誘電体膜とし、この誘電体膜上に形成した負荷用ＭＩＳＦＥＴのゲート電極（第３導電膜）を第２電極とする容量素子を備えている。
【００１０】
また、公知とされた技術ではないが、上記特願平５−４５０２号記載のＳＲＡＭは、半導体基板の主面上に形成した第１導電膜で駆動用ＭＩＳＦＥＴのゲート電極を構成し、同じく半導体基板の主面上に形成した第２導電膜で転送用ＭＩＳＦＥＴのゲート電極と、このゲート電極に接続されるワード線とを構成し、上記第１および第２導電膜の上層に形成した第３導電膜で基準電圧線を構成し、上記第３導電膜の上層に形成した第４導電膜で負荷用ＭＩＳＦＥＴのチャネル領域、ソース領域およびドレイン領域を構成し、上記第４導電膜の上層に形成した第５導電膜で負荷用ＭＩＳＦＥＴのゲート電極を構成し、上記第５導電膜の上層に形成した第６導電膜で電源電圧線を構成し、この電源電圧線を負荷用ＭＩＳＦＥＴと重なるように配置することにより、電源電圧線と負荷用ＭＩＳＦＥＴとの間で容量素子を構成している。
【００１１】
すなわち、このＳＲＡＭは、スタンバイ電流を低減した完全ＣＭＯＳ構造を採用すると共に、負荷用ＭＩＳＦＥＴとその上層に形成した大面積の電源電圧線との間で大容量の容量素子を構成することにより、メモリセルのα線ソフトエラー耐性を大幅に向上させている。
【００１２】
【発明が解決しようとする課題】
メモリセルの駆動用ＭＩＳＦＥＴのゲート電極と負荷用ＭＩＳＦＥＴのゲート電極との間で容量素子を構成する前記特開平３−２３４０５５号公報記載のＳＲＡＭは、大容量の容量素子を形成することが困難であるため、メモリセルの微細化に伴ってα線ソフトエラー耐性の確保が困難になるという問題がある。
【００１３】
また、前記特願平５−４５０２号記載のＳＲＡＭは、メモリセルの負荷用ＭＩＳＦＥＴとその上層を覆う大面積の電源電圧線との間で容量素子を構成しているため、このＳＲＡＭを形成した半導体チップに外部から電源ノイズが入った場合、この電源ノイズが電源電圧線を通じてメモリセルに直接影響を及ぼし、メモリセルの動作信頼性を低下させる虞れがある。
【００１４】
本発明の目的は、ＳＲＡＭのメモリセルのα線ソフトエラー耐性を向上させることのできる技術を提供することにある。
【００１５】
本発明の他の目的は、ＳＲＡＭの回路動作の信頼性を向上させることのできる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を説明すれば、下記の通りである。
【００１８】
(1).ワード線で制御される転送用ＭＩＳＦＥＴと、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴからなるフリップフロップ回路とでメモリセルを構成したＳＲＡＭにおいて、半導体基板の主面上に形成した第１導電膜で前記駆動用ＭＩＳＦＥＴのゲート電極を構成し、前記半導体基板の主面上に形成した第２導電膜で前記転送用ＭＩＳＦＥＴのゲート電極を構成し、前記第１および第２導電膜の上層に形成した第３導電膜で前記負荷用ＭＩＳＦＥＴのゲート電極を構成し、前記第３導電膜の上層に形成した第４導電膜で前記負荷用ＭＩＳＦＥＴのチャネル領域、ソース領域およびドレイン領域を構成し、前記第４導電膜の上層に形成した第５導電膜でメモリセルアレイを覆うプレート電極を構成し、前記負荷用ＭＩＳＦＥＴと前記プレート電極との間で容量素子を構成すると共に、少なくとも前記負荷用ＭＩＳＦＥＴのドレイン領域側のチャネル領域上の前記プレート電極に開孔を設ける。
【００１９】
(2).前記(1) のＳＲＡＭにおいて、前記プレート電極には、メモリセルアレイの外部から電源電圧を供給する。
【００２０】
(3).前記(1) のＳＲＡＭにおいて、前記容量素子の誘電体膜の少なくとも一部を窒化シリコン膜で構成する。
【００２１】
(4).前記(3) のＳＲＡＭの製造方法において、前記プレート電極に前記開孔を形成した後、前記開孔の底部の前記窒化シリコン膜を除去し、その後、水素化アニール処理を行い、前記開孔を通じて前記負荷用ＭＩＳＦＥＴを構成する導電膜に水素を供給する。
【００２２】
(5).前記(4) のＳＲＡＭの製造方法において、前記開孔の底部の前記窒化シリコン膜を除去する際、周辺回路を形成する領域の前記窒化シリコン膜を同時に除去する。
【００２３】
(6).前記(1) のＳＲＡＭの製造方法において、前記負荷用ＭＩＳＦＥＴのチャネル領域、ソース領域およびドレイン領域を構成する導電膜をエッチングした後、前記導電膜の下層の絶縁膜をエッチングして前記負荷用ＭＩＳＦＥＴのゲート電極の一部を露出させ、次いで、前記導電膜上に前記容量素子の誘電体膜を形成する。
【００２４】
【作用】
上記した手段(1) によれば、負荷用ＭＩＳＦＥＴとその上部を覆う大面積のプレート電極との間で容量素子を構成することにより、大容量の容量素子を形成することができるので、メモリセルのα線ソフトエラー耐性を向上させることができる。
【００２５】
また、負荷用ＭＩＳＦＥＴのドレイン領域側のチャネル領域上の上記プレート電極に開孔を設け、オフセット構造を有するチャネル領域とプレート電極とを離間させることにより、プレート電極から負荷用ＭＩＳＦＥＴのオフセット領域に強電界が加わるのを回避することができるので、この強電界によるソース領域−ドレイン領域間でのリーク電流の発生を防ぎ、負荷用ＭＩＳＦＥＴのオフ電流を低減してメモリセルの安定動作を確保することができる。
【００２６】
上記した手段(2) によれば、プレート電極への電源電圧の供給をメモリセルアレイの外部から行うことにより、このＳＲＡＭを形成した半導体チップに外部から電源ノイズが入った際、この電源ノイズのメモリセルへの直接的影響を回避することができるので、メモリセルの安定動作を確保することができる。
【００２７】
上記した手段(3) によれば、容量素子の誘電体膜の少なくとも一部を酸化シリコン膜よりも耐圧の高い窒化シリコン膜で構成することにより、酸化シリコン膜単層で構成した場合に比べて誘電体膜の薄膜化が可能となり、容量素子の容量を増大させることができる。
【００２８】
また、酸化シリコン膜よりも耐水性の高い窒化シリコン膜で負荷用ＭＩＳＦＥＴの上層を覆うことにより、チップ表面から浸入する水分による負荷用ＭＩＳＦＥＴの特性変動を抑制することができる。
【００２９】
上記した手段(4) によれば、プレート電極に設けた開孔を通じて負荷用ＭＩＳＦＥＴを構成する導電膜（多結晶シリコン膜）の結晶粒界表面に存在する未結合手（ダングリングボンド）に水素原子を供給することにより、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の相互コンダクタンス(Gm)を向上させることができる。
【００３０】
上記した手段(5) によれば、周辺回路の上層に水素が通過し難い窒化シリコン膜を形成することによる周辺回路（を構成するＭＩＳＦＥＴ）のしきい値電圧の変動を抑制することができるので、ＳＲＡＭの安定動作を確保することができる。
【００３１】
上記した手段(6) によれば、負荷用ＭＩＳＦＥＴのゲート電極上の絶縁膜を一端除去してから誘電体を形成することにより、負荷用ＭＩＳＦＥＴとプレート電極との間に形成される誘電体膜を薄膜化することができるので、容量素子の容量を増大させることができる。
【００３２】
【実施例】
以下、実施例を用いて本発明を詳述する。なお、実施例を説明するための全図において同一の機能を有するものは同一の符号を付け、その繰り返しの説明は省略する。
【００３３】
（実施例１）
本発明の一実施例であるＳＲＡＭは、特に限定はされないが、例えば４メガビット〔Mbit〕乃至１６メガビット〔Mbit〕の大容量を有している。このＳＲＡＭのメモリセルＭＣの等価回路図を図９に示す。
【００３４】
図９に示すように、メモリセルＭＣは、ワード線ＷＬ（第１ワード線ＷＬ1 および第２ワード線ＷＬ2)と相補性データ線ＤＬ（第１データ線ＤＬ1 および第２データ線ＤＬ2)との交差部に配置され、フリップフロップ回路と２個の転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 とで構成されている。フリップフロップ回路は、情報蓄積部として構成され、１ビットの情報（“１”または“０”）を記憶する。
【００３５】
上記メモリセルＭＣの２個の転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 は、ｎチャネル型で構成され、フリップフロップ回路の一対の入出力端子にそれぞれのソース領域乃至ドレイン領域の一方が接続されている。転送用ＭＩＳＦＥＴＱｔ1 のソース領域乃至ドレイン領域の一方は、第１データ線ＤＬ1 に接続され、そのゲート電極は第１ワード線ＷＬ1 に接続されている。転送用ＭＩＳＦＥＴＱｔ2 のソース領域乃至ドレイン領域の一方は、第２データ線ＤＬ2 に接続され、そのゲート電極は第２ワード線ＷＬ2 に接続されている。
【００３６】
上記フリップフロップ回路は、ｎチャネル型で構成された２個の駆動用ＭＩＳ１３ＴＱｄ1 ，Ｑｄ2 およびｐチャネル型で構成された２個の負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 で構成されている。すなわち、本実施例のＳＲＡＭのメモリセルＭＣは、完全ＣＭＯＳ構造で構成されている。
【００３７】
上記駆動用ＭＩＳＦＥＴＱｄ1 および負荷用ＭＩＳＦＥＴＱｐ1 は、互いのドレイン領域（フリップフロップ回路の一方の入出力端子）が接続され、かつ互いのゲート電極が接続されてＣＭＯＳインバータを構成している。同様に、駆動用ＭＩＳＦＥＴＱｄ2 および負荷用ＭＩＳＦＥＴＱｐ2 は、互いのドレイン領域（フリップフロップ回路の他方の入出力端子）が接続され、かつ互いのゲート電極が接続されてＣＭＯＳインバータを構成している。
【００３８】
上記駆動用ＭＩＳＦＥＴＱｄ1 および負荷用ＭＩＳＦＥＴＱｐ1 のそれぞれのドレイン領域は、転送用ＭＩＳＦＥＴＱｔ1 のソース領域乃至ドレイン領域の他方に接続され、かつ駆動用ＭＩＳＦＥＴＱｄ2 および負荷用ＭＩＳＦＥＴＱｐ2 のそれぞれのゲート電極に接続されている。同様に、駆動用ＭＩＳＦＥＴＱｄ2 および負荷用ＭＩＳＦＥＴＱｐ2 のそれぞれのドレイン領域は、転送用ＭＩＳＦＥＴＱｔ2 のソース領域乃至ドレイン領域の他方に接続され、かつ駆動用ＭＩＳＦＥＴＱｄ1 および負荷用ＭＩＳＦＥＴＱｐ1 のそれぞれのゲート電極に接続されている。
【００３９】
上記駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のそれぞれのソース領域は、基準電圧（ＶSS) に接続され、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれぞれのソース領域は、電源電圧（ＶCC) に接続されている。基準電圧（ＶSS) は、例えば０Ｖ（ＧＮＤ電位）であり、電源電圧（ＶCC) は、例えば５Ｖである。
【００４０】
上記負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれぞれのゲート電極と第２の電源電圧（ＶCC1)との間には、容量素子Ｃ1 ，Ｃ2 が構成されている。この容量素子Ｃ1 ，Ｃ2 は、メモリセルＭＣのα線ソフトエラー耐性の向上を目的とするもので、その構成については後に詳述する。
【００４１】
次に、上記ＳＲＡＭのメモリセルＭＣの具体的な構成について、図１〜図８を用いて説明する。
【００４２】
図１に示すように、ｎ- 型シリコン単結晶からなる半導体基板（半導体チップ）１の主面には、ｐ- 型ウエル２が形成され、このｐ- 型ウエル２の非活性領域の主面には、酸化シリコン膜からなる素子分離用のフィールド絶縁膜４が形成されている。フィールド絶縁膜４の下には、反転防止用のｐ型チャネルストッパ領域５が形成されている。
【００４３】
メモリセルＭＣを構成する駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 および負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のうち、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 および転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のそれぞれは、前記フィールド絶縁膜４で囲まれたｐ- 型ウエル２の活性領域の主面に形成されている。
【００４４】
上記駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のそれぞれは、ゲート絶縁膜６、ゲート電極７、ソース領域およびドレイン領域で構成されている。ゲート電極７は、第１層目のゲート材形成工程で形成され、例えば多結晶シリコン膜で形成されている。この多結晶シリコン膜には、その抵抗値を低減するためにｎ型の不純物（例えばＰ）が導入されている。
【００４５】
上記駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のゲート電極７の上部には、絶縁膜８が形成されている。この絶縁膜８は、例えば酸化シリコン膜からなる。また、ゲート電極７のゲート長方向の側壁には、サイドウォールスペーサ９が形成されている。このサイドウォールスペーサ９は、例えば酸化シリコン膜からなる。
【００４６】
上記駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のそれぞれのソース領域およびドレイン領域は、低不純物濃度のｎ型半導体領域１０とその上部に設けられた高不純物濃度のｎ+ 型半導体領域１１とで構成されている。すなわち、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 は、それぞれのソース領域およびドレイン領域が、いわゆる２重拡散ドレイン(Double Diffused Drain) 構造で構成されている。
【００４７】
半導体基板１の主面に形成された前記フィールド絶縁膜４および駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のゲート電極７のパターンレイアウトを図２に示す。図中、フィールド絶縁膜４で囲まれた２つのＬ字状の領域３，３がメモリセルＭＣ１個分の活性領域である。
【００４８】
図２に示すように、上記駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のそれぞれのゲート電極７の一端側は、少なくとも製造プロセスにおけるマスク合わせ余裕寸法に相当する分、フィールド絶縁膜４上に突出している。また、駆動用ＭＩＳＦＥＴＱｄ1 のゲート電極７（Ｑｄ1)の他端側は、フィールド絶縁膜４を介して駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領域上まで突出し、駆動用ＭＩＳＦＥＴＱｄ2 のゲート電極７（Ｑｄ2)の他端側は、フィールド絶縁膜４を介して駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域７上まで突出している。
【００４９】
図１に示すように、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のそれぞれは、ゲート絶縁膜１２、ゲート電極１３Ａ、ソース領域およびドレイン領域で構成されている。ゲート電極１３Ａは、第２層目のゲート材形成工程で形成され、例えば多結晶シリコン膜と高融点金属シリサイド膜との積層膜（ポリサイド膜）で構成されている。下層の多結晶シリコン膜には、その抵抗値を低減するためにｎ型の不純物（例えばＰ）が導入されている。上層の高融点金属シリサイド膜は、例えばＷＳｉX 、ＭｏＳｉX 、ＴｉＳｉX 、ＴａＳｉX などで構成される。
【００５０】
上記転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート電極１３Ａの上部には、絶縁膜１５および絶縁膜２１が形成されている。この絶縁膜１５および絶縁膜２１は、例えば酸化シリコン膜からなる。また、ゲート電極１３Ａの側壁には、サイドウォールスペーサ１６が形成されている。このサイドウォールスペーサ１６は、例えば酸化シリコン膜からなる。
【００５１】
上記転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のそれぞれのソース領域およびドレイン領域は、低不純物濃度のｎ型半導体領域１７と高不純物濃度のｎ+ 型半導体領域１８とで構成されている。すなわち、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｄ2 のソース領域およびドレイン領域は、ＬＤＤ(Lightly Doped Drain) 構造で構成されている。
【００５２】
半導体基板１の主面に形成された上記転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート電極１３Ａのパターンレイアウトを図３に示す。同図に示すように、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート電極１３Ａは、そのゲート長（Ｌｇ）方向が駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のゲート電極７のゲート長（Ｌｇ）方向と交差するように配置されている。
【００５３】
図１および図３に示すように、転送用ＭＩＳＦＥＴＱｔ1 のソース領域乃至ドレイン領域の一方は、駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域と一体に構成されている。同様に、転送用ＭＩＳＦＥＴＱｔ2 のソース領域乃至ドレイン領域の一方は、駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領域と一体に構成されている。
【００５４】
転送用ＭＩＳＦＥＴＱｔ1 のゲート電極１３Ａ（Ｑｔ1)には、第１ワード線ＷＬ1 が接続され、転送用ＭＩＳＦＥＴＱｔ2 のゲート電極１３Ａ（Ｑｔ2)には、第２ワード線ＷＬ2 が接続されている。転送用ＭＩＳＦＥＴＱｔ1 のゲート電極１３Ａは、第１ワード線ＷＬ1 と一体に構成され、転送用ＭＩＳＦＥＴＱｔ2 のゲート電極１３Ａは、第２ワード線ＷＬ2 と一体に構成されている。
【００５５】
上記第１ワード線ＷＬ1 と第２ワード線ＷＬ2 との間には、２個の駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 に共通のソース線として構成された基準電圧線（ＶSS）１３Ｂが配置されている。基準電圧線（ＶSS) １３Ｂは、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート電極１３Ａおよびワード線ＷＬ（第１ワード線ＷＬ1 、第２ワード線ＷＬ2)と同じ第２層目のゲート材形成工程で形成され、フィールド絶縁膜４上をワード線ＷＬと同一方向に延在している。また、基準電圧線（ＶSS）１３Ｂは、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のゲート絶縁膜６と同一の絶縁膜に開孔されたコンタクトホール１４を通じて、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のそれぞれのソース領域（ｎ+ 型半導体領域１１）に接続されている。
【００５６】
図１に示すように、メモリセルＭＣの２個の負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のうち、負荷用ＭＩＳＦＥＴＱｐ1 は、駆動用ＭＩＳＦＥＴＱｄ2 の領域上に配置され、負荷用ＭＩＳＦＥＴＱｐ2 は、駆動用ＭＩＳＦＥＴＱｄ1 の領域上に配置されている。負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれぞれは、ゲート電極２３Ａ、ゲート絶縁膜２４、チャネル領域２６Ｎ、ソース領域２６Ｐおよびドレイン領域２６Ｐで構成されている。
【００５７】
上記負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極２３Ａは、第３層目のゲート材形成工程で形成され、例えば多結晶シリコン膜で形成されている。この多結晶シリコン膜には、その抵抗値を低減するためにｎ型の不純物（例えばＰ）が導入されている。負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極２３Ａのパターンレイアウトを図４に示す。
【００５８】
図１および図４に示すように、上記負荷用ＭＩＳＦＥＴＱｐ1 のゲート電極２３Ａは、絶縁膜２１、絶縁膜８および絶縁膜（転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート絶縁膜１２と同一層の絶縁膜）に開孔されたコンタクトホール２２を通じて、駆動用ＭＩＳＦＥＴＱｄ1 のゲート電極７および転送用ＭＩＳＦＥＴＱｔ2 のソース領域乃至ドレイン領域の一方に接続されている。同様に、負荷用ＭＩＳＦＥＴＱｐ2 のゲート電極２３Ａは、絶縁膜２１、絶縁膜８および絶縁膜（転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート絶縁膜１２と同一層の絶縁膜）に開孔したコンタクトホール２２を通じて、駆動用ＭＩＳＦＥＴＱｄ2 のゲート電極７および転送用ＭＩＳＦＥＴＱｔ1 のソース領域乃至ドレイン領域の一方に接続されている。
【００５９】
上記転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のソース領域乃至ドレイン領域の他方の上部には、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極２３Ａと同じ第３層目のゲート材形成工程で形成されたパッド層２３Ｂが配置されている。このパッド層２３Ｂは、絶縁膜２１および絶縁膜（転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート絶縁膜１２と同一層の絶縁膜）に開孔されたコンタクトホール２２を通じて、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のソース領域乃至ドレイン領域の他方に接続されている。
【００６０】
図１に示すように、上記負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極２３Ａの上部には、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート絶縁膜２４が形成されている。このゲート絶縁膜２４は、例えば酸化シリコン膜からなる。
【００６１】
上記負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート絶縁膜２４の上部には、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のチャネル領域２６Ｎ、ソース領域２６Ｐおよびドレイン領域２６Ｐが形成されている。チャネル領域２６Ｎは、第４層目のゲート材形成工程で形成され、例えば多結晶シリコン膜で構成されている。この多結晶シリコン膜には、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のしきい値電圧をエンハンスメント型にするために、ｎ型の不純物（例えばＰ）が導入されている。負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のチャネル領域２６Ｎ、ソース領域２６Ｐおよびドレイン領域２６Ｐのパターンレイアウトを図５に示す。
【００６２】
図１および図５に示すように、上記負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のチャネル領域２６Ｎの一端側にはドレイン領域２６Ｐが形成され、他端側にはソース領域２６Ｐが形成されている。ドレイン領域２６Ｐおよびソース領域２６Ｐは、チャネル領域２６Ｎと同じ第４層目のゲート材（多結晶シリコン）形成工程で形成され、チャネル領域２６Ｎと一体に構成されている。ドレイン領域２６Ｐおよびソース領域２６Ｐを構成する多結晶シリコン膜には、ｐ型の不純物（例えばＢＦ2)が導入されている。なお、チャネル領域２６Ｎ、ドレイン領域２６Ｐおよびソース領域２６Ｐの配置を見やすくするため、図５には、チャネル領域２６Ｎを除いたドレイン領域２６Ｐおよびソース領域２６Ｐに網掛けが施してある。このように、本実施例のメモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 は、第３層目のゲート材形成工程で形成されたゲート電極２３Ａの上部に第４層目のゲート材形成工程で形成されたチャネル領域２６Ｎ、ソース領域２６Ｐおよびドレイン領域２６Ｐを配置した、いわゆるボトムゲート構造で構成されている。
【００６３】
上記負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 は、ゲート電極２３Ａに印加される電源電圧（ＶCC) のＯＦＦ状態において、ゲート電極２３Ａとその上部の基準電圧（Ｖss) の状態にあるドレイン領域２６Ｐとの間に強電界が加わることによってソース領域２６Ｐ−ドレイン領域２６Ｐ間にリーク電流が発生する不具合を防止するために、チャネル領域２６Ｎを介してドレイン領域２６Ｐとゲート電極２３Ａとを互いに離隔させている。すなわち、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 は、ドレイン領域２６Ｐとゲート電極２３Ａとが重なりを持たずに離隔された、いわゆるオフセット構造で構成されている。以下、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のチャネル領域２６Ｎのうち、ゲート電極２３Ａから離隔された領域をオフセット領域２６off という（図６の網掛けを施した領域）。
【００６４】
上記負荷用ＭＩＳＦＥＴＱｐ1 のドレイン領域２６Ｐは、ゲート絶縁膜２４と同一層の絶縁膜に開孔されたコンタクトホール２５を通じて、負荷用ＭＩＳＦＥＴＱｐ2 のゲート電極２３Ａに接続されている。同様に、負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域２６Ｐは、ゲート絶縁膜２４と同一層の絶縁膜に開孔されたコンタクトホール２５を通じて、負荷用ＭＩＳＦＥＴＱｐ1 のゲート電極２３Ａに接続されている。
【００６５】
上記負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のソース領域２６Ｐには、電源電圧線（ＶCC) ２６Ｐが接続されている。電源電圧線（ＶCC) ２６Ｐは、チャネル領域２６Ｎ、ドレイン領域２６Ｐおよびソース領域２６Ｐと同じ第４層目のゲート材（多結晶シリコン）形成工程で形成され、これらと一体に構成されている。
【００６６】
図１に示すように、上記負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の上部には、絶縁膜２７が形成されている。この絶縁膜２７は、例えば酸化シリコン膜と窒化シリコン膜との積層膜からなり、後述する容量素子Ｃ1 ，Ｃ2 の誘電体膜を構成している。
【００６７】
上記絶縁膜２７の上部には、プレート電極２８が形成されている。プレート電極２８は、第５層目のゲート材形成工程で形成され、例えば多結晶シリコン膜で構成されている。この多結晶シリコン膜には、ｎ型の不純物（例えばＰ）が導入されている。プレート電極２８のパターンレイアウトを図６に示す。なお、同図は、図面を見易くするために、プレート電極２８の下層の導電層のうち、第４層目のゲート材（負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のチャネル領域２６Ｎ、ソース領域２６Ｐ、ドレイン領域２６Ｐおよび電源電圧線（ＶCC) ２６Ｐと、第３層目のゲート材（負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極２３Ａおよびパッド層２３Ｂ）のみを図示してある。
【００６８】
図１および図６に示すように、上記プレート電極２８は、メモリセルＭＣの全域を覆うように形成されている。このプレート電極２８には、回路の電源電圧線（ＶCC) が印加されるが、本実施例では、後述する構成により電源電圧（ＶCC1)が印加される。
【００６９】
前記図９に示すように、メモリセルＭＣには、２個の容量素子Ｃ1 ，Ｃ2 が設けられている。本実施例のＳＲＡＭの場合、この容量素子Ｃ1 ，Ｃ2 は、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極２３Ａと、プレート電極２８との間に形成されている。すなわち、この容量素子Ｃ1 ，Ｃ2 は、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極２３Ａを第１電極とし、プレート電極２８を第２電極とし、ゲート電極２３Ａとプレート電極２８との間の絶縁膜２７を誘電体膜とするスタック（積層）構造で構成されている。
【００７０】
このように、本実施例のＳＲＡＭは、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 と、その上部を覆う大面積のプレート電極２８との間で容量素子Ｃ1 ，Ｃ2 を構成しているので、容量素子Ｃ1 ，Ｃ2 を大容量化することができ、これにより、メモリセルＭＣのα線ソフトエラー耐性を大幅に向上させることができる。
【００７１】
図１、図６および図７に示すように、上記プレート電極２８の一部には、開孔２９Ａおよび開孔２９Ｂが形成されている。開孔２９Ａは、プレート電極２８が負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のオフセット領域２６off を覆わないようにするため、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のドレイン領域２６Ｐの上部に形成されている。他方、開孔２９Ｂは、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極２３Ａと同じ第３層目のゲート材形成工程で形成された前記パッド層２３Ｂの上部に形成されている。
【００７２】
このように、本実施例のＳＲＡＭは、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のドレイン領域２６Ｐの上部のプレート電極２８に開孔２９Ａを形成し、オフセット領域２６off とプレート電極２８とをこの開孔２９Ａを介して離間したオフセット構造で構成されている。
【００７３】
この構成により、ゲート電極２３Ａに電源電圧（ＶCC) が印加される負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のＯＦＦ状態において、プレート電極２８とオフセット領域２６off との間に強電界が加わるのを回避することができるので、この強電界によるソース領域２６Ｐ−ドレイン領域２６Ｐ間でのリーク電流の発生を防止することができる。これにより、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のＯＦＦ状態におけるソース−ドレイン間電流（ＯＦＦ電流）を低減することができるので、ＯＮ電流／ＯＦＦ電流比を向上させ、メモリセルＭＣの安定動作を確保することができる。
【００７４】
なお、プレート電極２８に形成された他方の開孔２９Ｂは、プレート電極２８の下層のパッド層２３Ｂとプレート電極２８の上層の相補性データ線ＤＬ（第１データ線ＤＬ1 および第２データ線ＤＬ2)とがプレート電極２８と短絡することなく接続できるように設けられた開孔である。
【００７５】
図８に示すように、上記プレート電極２８は、多数のメモリセルＭＣで構成されたメモリセルアレイの全域を覆うように一体に構成されている。また、同図に示すように、プレート電極２８は、その一端がメモリセルアレイの周辺部に沿って形成されたｎ型ウエルで構成されるガードリング３０の上部まで延在され、このガードリング３０上に開孔されたコンタクトホール２９Ｃを通じてガードリング３０から電源電圧（ＶCC) が供給される構成になっている。
【００７６】
すなわち、本実施例のＳＲＡＭは、メモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のソース領域２６Ｐに接続された電源電圧線（ＶCC) ２６Ｐからではなく、メモリセルアレイの外部からプレート電極２８に電源電圧（ＶCC) を供給する構成になっている。この構成により、ＳＲＡＭを形成した半導体チップ１に外部から電源ノイズが入った場合でも、この電源ノイズがプレート電極２８を通じてメモリセルＭＣに直接影響を及ぼすのを回避できるので、メモリセルＭＣの安定動作を確保することができる。
【００７７】
図１に示すように、上記プレート電極２８の上層には、絶縁膜３１および層間絶縁膜３２を介して中間導電層３３、サブワード線ＳＷＬおよびメインワード線ＭＷＬが形成されている。中間導電層３３は、層間絶縁膜３２、絶縁膜３１および前記絶縁膜２７に開孔したコンタクトホール３４を通じて前記パッド層２３Ｂに接続されている。
【００７８】
上記中間導電層３３、サブワード線ＳＷＬおよびメインワード線ＭＷＬのそれぞれは、第１層目の配線材形成工程で形成され、例えばタングステン（Ｗ）などの高融点金属膜で構成されている。絶縁膜３１は、例えば酸化シリコン膜からなり、層間絶縁膜３２は、例えばＢＰＳＧ(Boron-doped Phospho Silicate Glass)膜からなる。
【００７９】
図１に示すように、上記中間導電層３３、サブワード線ＳＷＬおよびメインワード線ＭＷＬの上層には、第２層目の層間絶縁膜３５を介して相補性データ線ＤＬ（第１データ線ＤＬ1 および第２データ線ＤＬ2)が配置されている。相補性データ線ＤＬは、層間絶縁膜３５に開孔されたコンタクトホール３６を通じて中間導電層３３に接続されている。
【００８０】
上記相補性データ線ＤＬは、第２層目の配線材形成工程で形成され、例えばバリアメタル膜、アルミニウム合金膜、バリアメタル膜を順次積層した３層金属膜からなる。バリアメタルは、例えばＴｉＷで構成され、アルミニウム合金は、例えばＣｕおよびＳｉを添加したアルミニウムで構成されている。層間絶縁膜３５は、例えば酸化シリコン膜、スピンオングラス（ＳＯＧ：Spin On Glass)膜、酸化シリコン膜を順次積層した３層絶縁膜からなる。
【００８１】
上記相補性データ線ＤＬのうち、第１データ線ＤＬ1 は、転送用ＭＩＳＦＥＴＱｔ1 のソース領域乃至ドレイン領域の一方（ｎ+ 型半導体領域１８）に接続され、第２データ線ＤＬ2 は、転送用ＭＩＳＦＥＴＱｔ2 のソース領域乃至ドレイン領域の一方（ｎ+ 型半導体領域１８）に接続されている。相補性データ線ＤＬと転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のｎ+ 型半導体領域１８との接続は、前記中間導電層３３およびパッド層２３Ｂをそれぞれ介して行われる。
【００８２】
上記相補性データ線ＤＬの上層には、半導体チップ１の表面を保護するファイナルパッシベーション膜３７が形成されている。このファイナルパッシベーション膜３７は、例えば酸化シリコン膜と窒化シリコン膜との積層膜からなる。
【００８３】
次に、上記ＳＲＡＭの具体的な製造方法の一例を、図１０〜図１８を用いて説明する。
【００８４】
まず、１０〔Ω／cm〕程度の比抵抗値を有するｎ- 形シリコン単結晶からなる半導体基板１を用意し、メモリセルアレイの形成領域および図示しない周辺回路の形成領域の一部にｐ- 型ウエル２を形成し、周辺回路の形成領域の他の一部にｎ型ウエルを形成する。ｐ- 型ウエル２は、半導体基板１の主面にイオン注入したＢＦ2 を引伸し拡散して形成し、ｎ型ウエルは、半導体基板１の主面にイオン注入したＰを引伸し拡散して形成する。
【００８５】
次に、ｐ- 型ウエル２の非活性領域の主面に素子分離用のフィールド絶縁膜４を形成する。この時、フィールド絶縁膜４の下に反転防止用のｐ型チャネルストッパ領域５を形成する。このフィールド絶縁膜４は、窒化シリコン膜を耐酸化マスクにした熱酸化法（ＬＯＣＯＳ法）を用い、酸化シリコン膜を４２０〜４８０nm程度の膜厚に成長させて形成する。
【００８６】
次に、ｐ- 型ウエル２の活性領域の主面に駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のしきい値電圧を調整するためのＢＦ2 をイオン注入した後、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のゲート絶縁膜６を形成する。このゲート絶縁膜６は熱酸化法で形成し、その膜厚は１３〜１４nm程度とする（図１０）。
【００８７】
次に、半導体基板１の全面に第１層目のゲート材である多結晶シリコン膜を堆積する。この多結晶シリコン膜はＣＶＤ法で形成し、その膜厚は９０〜１１０nm程度とする。この多結晶シリコン膜には、その抵抗値を低減するために、堆積時にＰを導入する。
【００８８】
次に、上記多結晶シリコン膜の上に酸化シリコン膜からなる絶縁膜８を堆積する。この絶縁膜８はＣＶＤ法で形成し、その膜厚は１３５〜１６５nm程度とする。絶縁膜８は、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のゲート電極７とその上層に形成される導電層とを電気的に分離するために形成する。
【００８９】
次に、絶縁膜８の上に形成したフォトレジスト膜をマスクにして絶縁膜８およびその下層の前記多結晶シリコン膜を順次エッチングした後、このフォトレジスト膜をアッシングで除去することにより、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のゲート電極７を形成する（図１１）。
【００９０】
次に、半導体基板１の全面に酸化シリコン膜を堆積する。この酸化シリコン膜はＣＶＤ法で形成し、その膜厚は１６０〜２００nm程度とする。次に、この酸化シリコン膜をＲＩＥ(Reactive Ion Etching)などの異方性エッチングでエッチングして、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のゲート電極７の側壁にサイドウォールスペーサ９を形成する。
【００９１】
次に、上記駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のゲート電極７の下を除く活性領域の主面の前記ゲート絶縁膜６を希フッ酸水溶液によるエッチングで除去した後、活性領域の主面に新たな酸化シリコン膜を形成する。この酸化シリコン膜は熱酸化法で形成し、９〜１１nm程度の膜厚とする。
【００９２】
次に、半導体基板１の主面にフォトレジスト膜を形成し、これをマスクにして上記駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 の形成領域のｐ- 型ウエル２の主面にＰをイオン注入する。次に、フォトレジスト膜をアッシングで除去した後、ｐ- 型ウエル２の主面に導入したＰを引伸し拡散させ、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のｎ型半導体領域１０を形成する（図１２）。
【００９３】
次に、ｐ- 型ウエル２の活性領域の主面に転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のしきい値電圧を調整するためのＢＦ2 をイオン注入した後、活性領域の主面の前記酸化シリコン膜を希フッ酸水溶液によるエッチングで除去し、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート絶縁膜１２を形成する。このゲート絶縁膜１２は熱酸化法で形成し、その膜厚は１３〜１４nm程度とする。
【００９４】
次に、半導体基板１の全面に第２層目のゲート材を堆積する。このゲート材は、多結晶シリコン膜とタングステンシリサイド膜との積層膜（ポリサイド膜）からなる。この時、まず多結晶シリコン膜を３６〜４４nm程度堆積した後、半導体基板１の主面にフォトレジスト膜を形成し、これをマスクにして駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のｎ型半導体領域１０上の絶縁膜（ゲート絶縁膜１２と同一層の絶縁膜）をエッチングし、コンタクトホール１４を形成する。
【００９５】
次に、上記フォトレジスト膜をアッシングで除去し、多結晶シリコン膜をさらに３６〜４４nm程度堆積する。この多結晶シリコン膜はＣＶＤ法で形成し、その抵抗値を低減するために、堆積時にＰを導入する。次に、この多結晶シリコン膜の上層にタングステンシリサイド膜を堆積する。タングステンシリサイド膜はＣＶＤ法で形成し、その膜厚は７２〜８８nm程度とする。
【００９６】
次に、上記タングステンシリサイド膜の上に酸化シリコン膜からなる絶縁膜１５を堆積する。この絶縁膜１５はＣＶＤ法で形成し、その膜厚は２７０〜３３０nm程度とする。絶縁膜１５は、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート電極１２とその上層に形成される導電層とを電気的に分離するために形成する。
【００９７】
次に、上記絶縁膜１５の上にフォトレジスト膜を形成し、これをマスクにして絶縁膜１５およびその下層の前記第２層目のゲート材（ポリサイド膜）を順次エッチングした後、フォトレジスト膜をアッシングで除去することにより、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート電極１３Ａ、ワード線ＷＬ（第１ワード線ＷＬ1 、第２ワード線ＷＬ2)および基準電圧線（ＶSS) １３Ｂをそれぞれ形成する（図１３）。
【００９８】
次に、半導体基板１の主面にフォトレジスト膜を形成し、これをマスクにして転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の形成領域のｐ- 型ウエル２の主面にＰをイオン注入する。次に、フォトレジスト膜をアッシングで除去した後、ｐ- 型ウエル２の主面に導入したＰを引伸し拡散し、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のｎ型半導体領域１７を形成する。
【００９９】
次に、半導体基板１の全面に酸化シリコン膜を堆積する。この酸化シリコン膜はＣＶＤ法で形成し、その膜厚は２７０〜３３０nm程度とする。次に、この酸化シリコン膜をＲＩＥなどの異方性エッチングでエッチングして、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート電極１３Ａ、ワード線ＷＬ（第１ワード線ＷＬ1 、第２ワード線ＷＬ2)および基準電圧線（ＶSS) １３Ｂのそれぞれの側壁にサイドウォールスペーサ１６を形成する。
【０１００】
次に、半導体基板１の主面にフォトレジスト膜を形成し、これをマスクにして駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 の形成領域および転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の形成領域のそれぞれのｐ- 型ウエル２の主面にＡｓをイオン注入する。次に、上記フォトレジスト膜をアッシングで除去した後、ｐ- 型ウエル２の主面に導入したＡｓを引伸し拡散し、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 の形成領域のｐ- 型ウエル２の主面にｎ+ 型半導体領域１１を、また転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の形成領域のｐ- 型ウエル２の主面にｎ+ 型半導体領域１８をそれぞれ形成する。
【０１０１】
上記駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 の形成領域のｐ- 型ウエル２の主面には、あらかじめｎ型半導体領域１０が形成されているので、ｎ+ 型半導体領域１１の形成により、２重拡散ドレイン構造のソース領域およびドレイン領域を有する駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 が完成する。また、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の形成領域のｐ- 型ウエル２の主面には、あらかじめｎ型半導体領域１７が形成されているので、ｎ+ 型半導体領域１８の形成により、ＬＤＤ構造のソース領域およびドレイン領域を有する転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 が完成する（図１４）。
【０１０２】
次に、半導体基板１の全面に酸化シリコン膜からなる絶縁膜２１を堆積する。この絶縁膜２１はＣＶＤ法で形成し、その膜厚は５４〜６６nm程度とする。次に、絶縁膜２１の上にフォトレジスト膜を形成し、これをマスクにして絶縁膜２１、絶縁膜８および絶縁膜（転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート絶縁膜１２と同一層の絶縁膜）をエッチングすることにより、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のソース領域乃至ドレイン領域の一方の上部にコンタクトホール２２を形成する。また、同時にこのフォトレジスト膜をマスクにして絶縁膜２１および絶縁膜（転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート絶縁膜１２と同一層の絶縁膜）をエッチングすることにより、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のソース領域乃至ドレイン領域の他方（駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のソース領域乃至ドレイン領域の一方）の上部にコンタクトホール２２を形成する。
【０１０３】
次に、半導体基板１の全面に第３層目のゲート材である多結晶シリコン膜を堆積する。この多結晶シリコン膜はＣＶＤ法で形成し、その膜厚は６３〜７７nm程度とする。この多結晶シリコン膜には、その抵抗値を低減するために、堆積時にＰを導入する。次に、この多結晶シリコン膜の上に形成したフォトレジスト膜をマスクにして多結晶シリコン膜をエッチングした後、このフォトレジスト膜をアッシングで除去することにより、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極２３Ａおよびパッド層２３Ｂをそれぞれ形成する（図１５）。
【０１０４】
次に、半導体基板１の全面に負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート絶縁膜２４をＣＶＤ法で堆積した後、このゲート絶縁膜２４の上にフォトレジスト膜を形成し、これをマスクにしてゲート絶縁膜２４をエッチングすることにより、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｔ2 のゲート電極２３Ａの上部にコンタクトホール２５を形成する。
【０１０５】
次に、半導体基板１の全面に第４層目のゲート材である多結晶シリコン膜を堆積する。この多結晶シリコン膜はＣＶＤ法で形成し、その膜厚は３６〜４４nm程度とする。次に、この多結晶シリコン膜の上に形成したフォトレジスト膜をマスクにして負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のチャネル領域２６Ｎを形成する領域の多結晶シリコン膜にＰをイオン注入する。次に、このフォトレジスト膜をアッシングで除去した後、多結晶シリコン膜の上に新たに形成したフォトレジスト膜をマスクにして負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のソース領域２６Ｐ、ドレイン領域２６Ｐおよび電源電圧線（ＶCC) ２６Ｐを形成する領域の多結晶シリコン膜にＢＦ2 をイオン注入する。
【０１０６】
次に、上記フォトレジスト膜をアッシングで除去した後、上記多結晶シリコン膜の上に新たに形成したフォトレジスト膜をマスクにして多結晶シリコン膜をエッチングすることにより、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のチャネル領域２６Ｎ、ソース領域２６Ｐ、ドレイン領域２６Ｐおよび電源電圧線（ＶCC) ２６Ｐをそれぞれ形成する。また、同時にこのフォトレジスト膜をマスクにして多結晶シリコン膜の下層の負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート絶縁膜２４をエッチングすることにより、ゲート絶縁膜２４の下層に形成された負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極２３Ａおよびパッド層２３Ｂのそれぞれの一部を露出させる（図１６）。
【０１０７】
次に、上記フォトレジスト膜をアッシングで除去した後、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のチャネル領域２６Ｎ、ソース領域２６Ｐ、ドレイン領域２６Ｐおよび一部が露出したゲート電極２３Ａのそれぞれの表面に熱酸化法で薄い酸化膜を形成する。この酸化膜は、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の耐圧を向上させるために形成する。
【０１０８】
次に、半導体基板１の全面に容量素子Ｃ1 ，Ｃ2 の誘電体膜となる絶縁膜２７をＣＶＤ法で堆積する。この絶縁膜２７は、酸化シリコン膜と窒化シリコン膜との積層膜からなり、下層の酸化シリコン膜の膜厚は１３〜１７nm程度とし、上層の窒化シリコン膜の膜厚は５〜７nm程度とする。
【０１０９】
次に、上記絶縁膜２７の上に形成したフォトレジスト膜をマスクにして前記パッド層２３Ｂの上部の絶縁膜２７をエッチングで除去した後、このフォトレジスト膜をアッシングで除去する。次に、半導体基板１の全面に第５層目のゲート材である多結晶シリコン膜を堆積する。この多結晶シリコン膜はＣＶＤ法で形成し、その膜厚は２７〜３３nm程度とする。この多結晶シリコン膜は、その抵抗値を低減するために、堆積時にＰを導入する。
【０１１０】
次に、上記多結晶シリコン膜の上に形成したフォトレジスト膜をマスクにして多結晶シリコン膜をエッチングする。これにより、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のドレイン領域２６Ｐの上部に開孔２９Ａを、またパッド層２３Ｂの上部に開孔２９Ｂをそれぞれ設けたプレート電極２８が完成する。またこれにより、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極２３Ａを第１電極とし、このプレート電極２８を第２電極とし、ゲート電極２３Ａとプレート電極２８との間の絶縁膜２７を誘電体膜とするスタック構造の容量素子Ｃ1 ，Ｃ2 が完成する。
【０１１１】
また、このとき同時に上記フォトレジスト膜をマスクにして上記多結晶シリコン膜の下層の絶縁膜２７（酸化シリコン膜と窒化シリコン膜との積層膜）のうち、上層の窒化シリコン膜のみをエッチングする。このエッチングにより、プレート電極２８の開孔２９Ａ、開孔２９Ｂの底部や周辺回路の形成領域に露出した絶縁膜２７は、上層の窒化シリコン膜のみが除去される。また、このエッチングは、下層の酸化シリコン膜がオーバーエッチングされて負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のチャネル領域２６Ｎやゲート電極２３Ａなどが露出するのを防ぐために、ＣＦ4 ＋Ｏ2 などのエッチングガスを用いた等方性エッチングで行う（図１７）。
【０１１２】
このように、本実施例のＳＲＡＭは、容量素子Ｃ1 ，Ｃ2 の誘電体膜を構成する絶縁膜２７の一部を酸化シリコン膜よりも耐圧の高い窒化シリコン膜で構成する。この構成により、酸化シリコン膜単層で誘電体膜を構成する場合に比べて絶縁膜２７を薄膜化することができるので、容量素子Ｃ1 ，Ｃ2 の容量を増大させることができる。
【０１１３】
また、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の上層を覆う絶縁膜２７の一部を酸化シリコン膜よりも耐水性の高い窒化シリコン膜で構成することにより、半導体チップ１の表面から負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 に水分が浸入するのを防止することができるので、水分の浸入による負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の特性変動を抑制し、メモリセルＭＣの安定動作を確保することができる。
【０１１４】
また、本実施例のＳＲＡＭの製造方法は、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極２３Ａ上のゲート絶縁膜２４をエッチングしてゲート電極２３Ａの一部を露出させた後、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の上層に容量素子Ｃ1 ，Ｃ2 の誘電体膜を構成する絶縁膜２７を堆積する。この構成により、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 とプレート電極２８との間の誘電体膜を薄膜化することができるので、容量素子Ｃ1 ，Ｃ2 の容量を増大させることができる。
【０１１５】
また、本実施例のＳＲＡＭの製造方法は、第５層目のゲート材である多結晶シリコン膜をエッチングしてメモリセルアレイを覆うプレート電極２８を形成する際、この多結晶シリコン膜の下層の絶縁膜２７の一部を構成する窒化シリコン膜を同時にエッチングし、プレート電極２８の開孔２９Ａ、開孔２９Ｂの底部や周辺回路の形成領域の窒化シリコン膜を除去する。この構成により、周辺回路上に水素が通過し難い窒化シリコン膜を設けることによる周辺回路（を構成するＭＩＳＦＥＴ）のしきい値電圧の変動を抑制することができるので、ＳＲＡＭの安定動作を確保することができる。
【０１１６】
次に、上記プレート電極２８のエッチングに用いたフォトレジスト膜をアッシングで除去した後、半導体基板１の全面に酸化シリコン膜からなる絶縁膜３１およびＢＰＳＧからなる層間絶縁膜３２を順次堆積する。絶縁膜３１はＣＶＤ法で形成し、その膜厚は１３５〜１６５nm程度とする。層間絶縁膜３２はＣＶＤ法で形成し、その膜厚は２７０〜３３０nm程度とする。
【０１１７】
次に、上記層間絶縁膜３２上に形成したフォトレジスト膜をマスクにして層間絶縁膜３２および絶縁膜３１をエッチングし、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のソース領域乃至ドレイン領域の一方の上層に配置された前記パッド層２３Ｂの上部にコンタクトホール３４を形成した後、フォトレジスト膜をアッシングで除去する。
【０１１８】
次に、半導体基板１の全面に第１層目の配線材であるタングステン膜を堆積する。このタングステン膜はスパッタ法で形成し、その膜厚は３００nm程度とする。次に、このタングステン膜上に形成したフォトレジスト膜をマスクにしてタングステン膜をエッチングし、中間導電層３３、サブワード線ＳＷＬおよびメインワード線ＭＷＬを形成した後、フォトレジスト膜をアッシングで除去する（図１８）。
【０１１９】
次に、半導体基板１の全面に酸化シリコン膜、スピンオングラス膜、酸化シリコン膜を順次積層した３層膜からなる層間絶縁膜３５を堆積する。酸化シリコン膜は酸素（Ｏ2)とテトラエトキシシラン（Ｓｉ（ＯＣ2 Ｈ5)4)をソースガスとするプラズマＣＶＤ法で形成し、その膜厚は下層の酸化シリコン膜が４５０〜５５０nm程度、上層の酸化シリコン膜が３６０〜４４０nm程度とする。また、スピンオングラス膜の膜厚は２３５〜２６５nm程度とする。
【０１２０】
上記層間絶縁膜３５の一部を構成する酸化シリコン膜を前述したソースガスを用いたプラズマＣＶＤ法で形成することにより、層間絶縁膜３５の膜中に多量の水素イオンが含有されると共に、後述する水素アニール工程で供給される水素がこの層間絶縁膜３５を透過し易くなるため、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 を構成する多結晶シリコン膜の結晶粒界表面に存在する未結合手（ダングリングボンド）に充分な水素原子を供給することができる。
【０１２１】
次に、上記層間絶縁膜３５上に形成したフォトレジスト膜をマスクにして層間絶縁膜３５をエッチングし、中間導電層３３の上部にコンタクトホール３６を形成した後、フォトレジスト膜をアッシングで除去する。
【０１２２】
次に、半導体基板１の全面に第２層目の配線材を堆積する。この配線材は、ＴｉＷ膜、アルミニウム合金膜、ＴｉＷ膜を順次積層した３層膜からなる。ＴｉＷ膜はスパッタ法で形成し、その膜厚は下層のＴｉＷ膜が６０nm程度、上層のＴｉＷ膜が２００nm程度とする。アルミニウム合金膜はスパッタ法で形成し、その膜厚は８００nm程度とする。続いて、このＴｉＷ膜上に形成したフォトレジスト膜をマスクにしてＴｉＷ膜、アルミニウム合金膜、ＴｉＷ膜を順次エッチングすることにより、相補性データ線ＤＬ（第１データ線ＤＬ1 および第２データ線ＤＬ2)を形成する。
【０１２３】
次に、このフォトレジスト膜をアッシングで除去した後、半導体基板１の全面に酸化シリコン膜と窒化シリコン膜との積層膜からなるファイナルパッシベーション膜３７を堆積する。酸化シリコン膜は、酸素とテトラエトキシシランとをソースガスとするプラズマＣＶＤ法で形成し、窒化シリコン膜は、モノシラン（ＳｉＨ4)と窒素（またはアンモニア）とをソースガスとするプラズマＣＶＤ法で形成する。ファイナルパッシベーション膜３７を構成する酸化シリコン膜および窒化シリコン膜をプラズマＣＶＤ法で形成することにより、ファイナルパッシベーション膜３７中に多量の水素イオンが含有され、これが負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 を構成する多結晶シリコン膜への水素供給源となる。
【０１２４】
また、本実施例では、ファイナルパッシベーション膜３７を堆積する工程の途中で水素アニールを行い、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 を構成する多結晶シリコン膜に水素を供給する。まず、酸化シリコン膜を３６０〜４４０nm程度堆積した後、水素を含む窒素雰囲気中、４００℃程度で３０分程度水素アニールを行い、続いて、酸化シリコン膜を３６０〜４４０nm程度堆積する。最後に、酸化シリコン膜の上に窒化シリコン膜を1.２μｍ程度堆積する。
【０１２５】
上記水素アニールにより、層間絶縁膜３５、層間絶縁膜３２および絶縁膜３１を通じて負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 を構成する多結晶シリコン膜に水素が供給される。なお、本実施例のＳＲＡＭは、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のチャネル領域２６Ｎ、ソース領域２６Ｐおよびドレイン領域２６Ｐを構成する多結晶シリコン膜（第４層目のゲート材）とその上層のプレート電極２８（第５層目のゲート材）との間の誘電体膜（絶縁膜２７）の一部を、水素原子が透過し難い窒化シリコン膜で構成しているが、プレート電極２８の一部に開孔２９Ａを設けたことにより、この開孔２９Ａを通じて負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 を構成する多結晶シリコン膜に充分な水素を供給することができる。
【０１２６】
このように、本実施例のＳＲＡＭは、上記水素アニール工程で供給される水素および層間絶縁膜３５、ファイナルパッシベーション膜３７中に含まれる水素をプレート電極２８の一部に設けた開孔２９Ａを通じて負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 に供給する。この構成により、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 を構成する多結晶シリコン膜の結晶粒界表面に存在する未結合手（ダングリングボンド）に充分な水素原子を供給することができるので、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の相互コンダクタンス(Gm)が向上し、ＳＲＡＭのメモリセルＭＣの特性が向上する。
【０１２７】
以上の工程により、前記図１に示すＳＲＡＭのメモリセルＭＣが完成する。その後、半導体チップ１は、図示しない樹脂により、パッケージに封止される。
【０１２８】
（実施例２）
前記実施例１のメモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 は、ゲート電極の上部にチャネル領域、ソース領域およびドレイン領域を配置した、いわゆるボトムゲート構造で構成されているが、本実施例の負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 は、チャネル領域、ソース領域およびドレイン領域の上部にゲート電極を配置した、いわゆるトップゲート構造で構成されている。
【０１２９】
図１９は、本実施例のＳＲＡＭの全体の概略構成（チップレイアウト）図、図２０は、その一部を拡大して示す概略構成図である。
【０１３０】
長方形の半導体チップ１の主面には、特に限定はされないが、例えば１６メガビット〔Mbit〕の大容量を有するＳＲＡＭが形成されている。このＳＲＡＭのメモリセルアレイは、４個のメモリブロックＭＢ（ＭＢ1 〜ＭＢ4)からなり、各メモリブロックＭＢは、３２個のサブアレイＳＭＡで構成されている。また、各サブアレイＳＭＡは、１０２４行×１２８列のメモリセルで構成されている。
【０１３１】
各メモリブロックＭＢの一端には、ロード回路ＬＯＡＤが配置されており、他端には、Ｙセレクタ回路ＹＳＷ、Ｙデコーダ回路ＹＤＥＣおよびセンスアンプ回路ＳＡが配置されている。また、各メモリブロックＭＢの中央部には、Ｘデコーダ回路ＸＤＥＣが配置されている。
【０１３２】
図２０に示すように、上記メモリブロックＭＢを構成するサブアレイＳＭＡのそれぞれの一端には、ワードデコーダ回路ＷＤＥＣが配置されている。このワードデコーダ回路ＷＤＥＣは、メモリブロックＭＢの上を列方向に延在するメインワード線ＭＷＬを介して前記Ｘデコーダ回路ＸＤＥＣで選択される。
【０１３３】
上記ワードデコーダ回路ＷＤＥＣは、サブアレイＳＭＡの上を列方向に延在するサブワード線ＳＷＬを介して、このサブワード線ＳＷＬと平行に延在するワード線ＷＬを選択する。ワード線ＷＬは、列方向に配列されたメモリセルＭＣ毎に配置され、各メモリセルＭＣには、同一選択信号が印加される２本のワード線ＷＬ（第１ワード線、第２ワード線）が接続されている。
【０１３４】
上記サブアレイＳＭＡの上には、前記メインワード線ＭＷＬ、サブワード線ＳＷＬおよびワード線ＷＬと交差する方向（行方向）に延在する相補性データ線ＤＬが配置されている。相補性データ線ＤＬは、互いに平行に延在する２本のデータ線（第１データ線ＤＬ1 、第２データ線ＤＬ2 ）からなり、行方向に配列されたメモリセルＭＣ毎に配置されている。相補性データ線ＤＬの一端は、ロード回路ＬＯＡＤに接続され、他端はＹセレクタ回路ＹＳＷを介してセンスアンプ回路ＳＡに接続されている。
【０１３５】
上記図１９および図２０に示すように、本実施例のＳＲＡＭは、Ｘデコーダ回路ＸＤＥＣによりメインワード線ＭＷＬを介してサブアレイＳＭＡのワードデコーダ回路ＷＤＥＣの１つを選択し、この選択されたワードデコーダ回路ＷＤＥＣによりサブワード線ＳＷＬを介してワード線ＷＬ（第１ワード線ＷＬ1 および第２ワード線ＷＬ2 ）を選択する。なお、後述するが、ワード線ＷＬは第２層目のゲート材で構成され、サブワード線ＳＷＬは第１層目の配線材で構成される。
【０１３６】
すなわち、本実施例のＳＲＡＭは、サブアレイＳＭＡの上を延在する複数のワード線ＷＬのうちの１組のワード線ＷＬ（第１ワード線ＷＬ1 および第２ワード線ＷＬ2 ）をワードデコーダ回路ＷＤＥＣおよびＸデコーダ回路ＸＤＥＣにより選択するデバイデッドワードライン方式を採用し、この１組の第１ワード線ＷＬ1 および第２ワード線ＷＬ2 をサブワード線ＳＷＬを介してワードデコーダ回路ＷＤＥＣに接続するダブルワードライン方式を採用している。
【０１３７】
各メモリブロックＭＢに配置された前記Ｘデコーダ回路ＸＤＥＣ、Ｙセレクタ回路ＹＳＷ、Ｙデコーダ回路ＹＤＥＣ、センスアンプ回路ＳＡ、ロード回路ＬＯＡＤなどは、ＳＲＡＭの周辺回路を構成している。これらの周辺回路は、ＣＭＯＳで構成され、メモリセルＭＣの情報の書込み動作、保持動作、読出し動作などを制御する。
【０１３８】
図２１は、本実施例のＳＲＡＭのメモリセルＭＣを示す半導体基板の要部断面図、図２２〜図２８は、このメモリセルＭＣを構成する導電層のパターンレイアウトを導電層毎に分けて示す要部平面図である。
【０１３９】
図２１に示すように、ｎ- 型シリコン単結晶からなる半導体基板１の主面には、ｐ- 型ウエル２が形成され、このｐ- 型ウエル２の非活性領域の主面には、酸化シリコン膜からなる素子分離用のフィールド絶縁膜４が形成されている。このフィールド絶縁膜４の下には、反転防止用のｐ型チャネルストッパ領域５が形成されている。
【０１４０】
ＳＲＡＭのメモリセルＭＣを構成する転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 および負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のうち、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 および駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のそれぞれは、上記フィールド絶縁膜４で囲まれたｐ- 型ウエル２の活性領域の主面に形成され、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 は、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 の上層に形成されている。
【０１４１】
図２１および図２２に示すように、上記駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 は、ゲート絶縁膜６、ゲート電極７、ソース領域およびドレイン領域で構成されている。このソース領域およびドレイン領域は、ｎ型半導体領域１０の上部にｎ+ 型半導体領域１１を形成した２重拡散ドレイン構造で構成されている。なお、図２１には、２個の駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のうち、駆動用ＭＩＳＦＥＴＱｄ1 の一方の半導体領域（１０，１１）と、駆動用ＭＩＳＦＥＴＱｄ2 のゲート電極７および一方の半導体領域（１０，１１）とが示してある。
【０１４２】
上記駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のゲート電極７は、第１層目のゲート材形成工程で形成され、例えば多結晶シリコン膜で形成されている。この多結晶シリコン膜には、抵抗値を低減するためにｎ型の不純物（リンまたはヒ素）が導入されている。ゲート電極７の上部には、ゲート電極７と上層の導電層とを電気的に分離するための絶縁膜８が形成されている。この絶縁膜８は、例えば酸化シリコン膜からなる。
【０１４３】
図２１および図２３に示すように、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 は、前記フィールド絶縁膜４で囲まれたｐ- 型ウエル２の活性領域の主面に形成されている。転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 は、ゲート絶縁膜１２、ゲート電極１３Ａ、ソース領域およびドレイン領域で構成されている。このソース領域およびドレイン領域は、低不純物濃度のｎ型半導体領域１７と高不純物濃度のｎ+ 型半導体領域１８とで構成されている。すなわち、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｄ2 のソース領域およびドレイン領域は、ＬＤＤ構造で構成されている。なお、図２１には、２個の転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のうち、転送用ＭＩＳＦＥＴＱｔ1 のゲート絶縁膜１２、ゲート電極１３Ａ、一方の半導体領域（１７，１８）が示してある。
【０１４４】
上記転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート電極１３Ａは、第２層目のゲート材形成工程で形成され、例えばポリサイド膜で構成されている。このポリサイド膜の一部を構成する多結晶シリコン膜には、その抵抗値を低減するためにｎ型不純物（リンまたはヒ素）が導入されている。このゲート電極１３Ａは、ワード線ＷＬと一体に構成されている。すなわち、転送用ＭＩＳＦＥＴＱｔ1 のゲート電極１３Ａは第１ワード線ＷＬ1 と一体に構成され、転送用ＭＩＳＦＥＴＱｔ2 のゲート電極１３Ａは第２ワード線ＷＬ2 と一体に構成されている。
【０１４５】
上記ゲート電極１３Ａの上層には、ゲート電極１３Ａと上層の導電層とを電気的に分離するための絶縁膜１５が形成されている。この絶縁膜１５は、例えば酸化シリコン膜で構成されている。また、ゲート電極１３Ａのゲート長方向の側壁には、酸化シリコン膜で構成されたサイドウォールスペーサ１６が形成されている。
【０１４６】
図２１および図２４に示すように、前記駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 および上記転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の上層には、基準電圧線（ＶSS) ４０Ａが配置されている。この基準電圧線（ＶSS) ４０Ａは、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のゲート絶縁膜６と同一層の絶縁膜に開孔されたコンタクトホール１４を通じて、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のソース領域（ｎ+ 型半導体領域１１）に接続されている。基準電圧線（ＶSS) ４０Ａは、第３層目のゲート材形成工程で形成され、前記転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート電極１３Ａと同じく、例えばポリサイド膜で構成されている。このポリサイド膜の一部を構成する多結晶シリコン膜には、その抵抗値を低減するためにｎ型の不純物（リンまたはヒ素）が導入されている。
【０１４７】
上記転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の一方のｎ+ 型半導体領域１８（ドレイン領域）の上層には、基準電圧線（ＶSS) ４０Ａと同じ第３層目のゲート材で形成されたパッド層４０Ｂが配置されている。このパッド層４０Ｂは、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート絶縁膜１２と同一層の絶縁膜に開孔されたコンタクトホール２２を通じてｎ+ 型半導体領域１８（ドレイン領域）に接続されている。
【０１４８】
図２１および図２５に示すように、メモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のうち、負荷用ＭＩＳＦＥＴＱｐ1 は、駆動用ＭＩＳＦＥＴＱｄ2 の領域上に配置され、負荷用ＭＩＳＦＥＴＱｐ2 は、駆動用ＭＩＳＦＥＴＱｄ1 の領域上に配置されている。負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれぞれは、ｐ型のソース領域４１Ｐ、ドレイン領域４１Ｐ、ｎ型のチャネル領域４１Ｎ、ゲート絶縁膜４２およびゲート電極４３で構成されている。なお、図２１には、負荷用ＭＩＳＦＥＴＱｐ1 のソース領域４１Ｐ、ドレイン領域４１Ｐ、チャネル領域４１Ｎおよびゲート絶縁膜４２と、負荷用ＭＩＳＦＥＴＱｐ2 のゲート電極４３が示してある。
【０１４９】
上記負荷用ＭＩＳＦＥＴＱｐ1 チャネル領域４１Ｎは、絶縁膜４４、絶縁膜４５を介して駆動用ＭＩＳＦＥＴＱｄ2 の上層に形成されている。負荷用ＭＩＳＦＥＴＱｐ2 のチャネル領域４１Ｎは、絶縁膜４４、絶縁膜４５を介して駆動用ＭＩＳＦＥＴＱｄ1 の上層に形成されている。絶縁膜４４および絶縁膜４５は、例えば酸化シリコン膜からなる。
【０１５０】
上記負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれぞれのチャネル領域４１Ｎは、第４層目のゲート材形成工程で形成され、例えば多結晶シリコン膜で構成されている。この多結晶シリコン膜の一部（ソース側）または全面には、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のしきい値電圧をエンハンスメント型に設定するためのｎ型不純物（例えばＰ）が導入されている。
【０１５１】
上記負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれぞれのチャネル領域４１Ｎの一端側にはドレイン領域４１Ｐが、他端側にはソース領域４１Ｐがそれぞれ形成されている。ドレイン領域４１Ｐおよびソース領域４１Ｐは、チャネル領域４１Ｎと同じ第４層目のゲート材（多結晶シリコン膜）で構成され、チャネル領域４１Ｎと一体に構成されている。第４層目のゲート材のうち、ドレイン領域４１Ｐおよびソース領域４１Ｐを構成する領域の多結晶シリコン膜には、ｐ型不純物（ホウ素）が導入されている。
【０１５２】
上記負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれぞれのゲート絶縁膜４２は、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のチャネル領域４１Ｎ、ドレイン領域４１Ｐおよびソース領域４１Ｐを構成する上記多結晶シリコン膜の上層に形成されている。このゲート絶縁膜４２は、例えば膜厚が１０〜６０nm程度の酸化シリコン膜からなる。
【０１５３】
図２１および図２６に示すように、上記負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれぞれのゲート電極４３は、上記ゲート絶縁膜４２の上層に形成されている。
【０１５４】
ゲート電極４３は、第５層目のゲート材形成工程で形成され、例えば多結晶シリコン膜で構成されている。この多結晶シリコン膜には、抵抗値を低減するためにｎ型の不純物（例えばリン）が導入されている。
【０１５５】
上記負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 は、ゲート電極４３に電源電圧（ＶCC) が印加される負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のＯＦＦ状態において、ゲート電極４３とゲート電極４３の下部の基準電圧（Ｖss) の状態にあるドレイン領域４１Ｐとの間に強電界が加わることによって、ソース領域４１Ｐ−ドレイン領域４１Ｐ間にリーク電流が発生する不具合を防止するために、チャネル領域４１Ｎを介してドレイン領域４１Ｐとゲート電極４３とを互いに離隔させている。すなわち、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 は、ドレイン領域４１Ｐとゲート電極４３とが重なりを持たずに離隔された、いわゆるオフセット構造で構成されている。なお、図２７には、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のオフセット領域４１off が網掛けパターンで示してある。
【０１５６】
上記負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のうち、負荷用ＭＩＳＦＥＴＱｐ1 のゲート電極４３は、コンタクトホール４６を通じて、駆動用ＭＩＳＦＥＴＱｄ2 の一方の半導体領域（ドレイン領域）１１（転送用ＭＩＳＦＥＴＱｔ2 の一方の半導体領域１８）と接続されている。図２１には示さないが、同様に、負荷用ＭＩＳＦＥＴＱｐ2 のゲート電極４３は、ゲート絶縁膜４２、絶縁膜４５、絶縁膜８などを開孔して形成したコンタクトホール４６を通じて、駆動用ＭＩＳＦＥＴＱｄ1 の一方の半導体領域（ドレイン領域）１１（転送用ＭＩＳＦＥＴＱｔ1 の一方の半導体領域１８）と接続されている。
【０１５７】
上記負荷用ＭＩＳＦＥＴＱｐ2 のゲート電極４３と駆動用ＭＩＳＦＥＴＱｄ1 の一方の半導体領域（ドレイン領域）１１（転送用ＭＩＳＦＥＴＱｔ1 の一方の半導体領域１８）とを接続する上記コンタクトホール４６の側壁には、負荷用ＭＩＳＦＥＴＱｐ1 のドレイン領域４１Ｐの断面が露出し、この露出したドレイン領域４１Ｐとゲート電極４３とがコンタクトホール４６の側壁の壁面で電気的に接続されている。また、このコンタクトホール４６の側壁には、駆動用ＭＩＳＱｄ2 のゲート電極７の一端の主面部が露出し、この露出したゲート電極７と負荷用ＭＩＳＦＥＴＱｐ2 のゲート電極４３とがコンタクトホール４６の側壁の壁面で電気的に接続されている。
【０１５８】
すなわち、負荷用ＭＩＳＦＥＴＱｐ2 のゲート電極４３と、駆動用ＭＩＳＦＥＴＱｄ1 の一方の半導体領域（ドレイン領域）１１（転送用ＭＩＳＦＥＴＱｔ1 の一方の半導体領域１８）と、負荷用ＭＩＳＦＥＴＱｐ1 のドレイン領域４１Ｐと、駆動用ＭＩＳＱｄ2 のゲート電極７とは、１個のコンタクトホール４６を通じて相互に接続されている。
【０１５９】
図２１には示さないが、同様に、負荷用ＭＩＳＦＥＴＱｐ1 のゲート電極４３と駆動用ＭＩＳＦＥＴＱｄ2 の一方の半導体領域（ドレイン領域）１１（転送用ＭＩＳＦＥＴＱｔ2 の一方の半導体領域１８）とを接続するコンタクトホール４６の側壁には、負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域４１Ｐの断面が露出し、この露出したドレイン領域４１Ｐとゲート電極４３とがコンタクトホール４６の側壁の壁面で電気的に接続されている。また、このコンタクトホール４６の側壁には、駆動用ＭＩＳＦＥＴＱｄ1 のゲート電極７の一端の主面部が露出し、この露出したゲート電極７と負荷用ＭＩＳＦＥＴＱｐ1 のゲート電極４３とがコンタクトホール４６の側壁の壁面で電気的に接続されている。
【０１６０】
すなわち、負荷用ＭＩＳＦＥＴＱｐ1 のゲート電極４３と、駆動用ＭＩＳＦＥＴＱｄ2 の一方の半導体領域（ドレイン領域）１１（転送用ＭＩＳＦＥＴＱｔ2 の一方の半導体領域１８）と、負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域４１Ｐと、駆動用ＭＩＳＱｄ1 のゲート電極７とは、１個のコンタクトホール４６を通じて相互に接続されている。
【０１６１】
図２１および図２７に示すように、上記負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極４３の上層には、絶縁膜４７を介してプレート電極４８が配置されている。このプレート電極４８は、第６層目のゲート材形成工程で形成され、例えば多結晶シリコン膜で構成されている。この多結晶シリコン膜には、ｎ型の不純物（例えばＰ）が導入されている。また、このプレート電極４８は、メモリセルＭＣの全域を覆うように形成されている。このプレート電極４８は、回路の電源電圧（ＶCC) に接続されている。なお、本実施例のＳＲＡＭのメモリセルＭＣでは、前記実施例１の図９に示す電源電圧（Ｖcc) と第２の電源電圧（Ｖcc1)とが共通に使用されている。
【０１６２】
本実施例のＳＲＡＭのメモリセルＭＣには、２個の容量素子Ｃ1 ，Ｃ2 が設けられている。本実施例のＳＲＡＭの場合、この容量素子Ｃ1 ，Ｃ2 は、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 と、プレート電極４８との間に形成されている。すなわち、この容量素子Ｃ1 ，Ｃ2 は、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極４３を第１電極とし、プレート電極４８を第２電極とし、ゲート電極４３とプレート電極４８との間の絶縁膜４７を誘電体膜とするスタック（積層）構造で構成されている。絶縁膜４７は、例えば膜厚５〜３０nm程度の酸化シリコン膜と膜厚３〜１０nm程度の窒化シリコン膜との積層膜で構成されている。なお、本実施例では、ゲート電極４３の上面（全面）と側面とを使ってプレート電極４８との間に容量素子Ｃ1 ，Ｃ2 を形成することができる。
【０１６３】
このように、本実施例のＳＲＡＭは、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極４３と、その上部を覆う大面積のプレート電極４８との間で容量素子Ｃ1 ，Ｃ2 を構成しているので、容量素子Ｃ1 ，Ｃ2 を大容量化することができ、これにより、メモリセルＭＣのα線ソフトエラー耐性を大幅に向上させることができる。
【０１６４】
上記プレート電極４８の一部には、開孔４９Ａおよび開孔４９Ｂが形成されている。開孔４９Ａは、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のドレイン領域４１Ｐの上部に形成され、プレート電極４８がオフセット領域４１off の上を覆わないようにするために設けられている。開孔４９Ｂは、前記基準電圧線４０Ａ（Ｖss) と同じ第３層目のゲート材形成工程で形成された前記パッド層４０Ｂの上部に形成されている。
【０１６５】
このように、本実施例のＳＲＡＭは、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のドレイン領域４１Ｐの上部のプレート電極４８に開孔４９Ａを形成し、オフセット領域４１off とプレート電極４８とをこの開孔４９Ａを介して離間したオフセット構造で構成されている。この構成により、ゲート電極４３に電源電圧（ＶCC) が印加される負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のＯＦＦ状態において、プレート電極４８とオフセット領域４１off との間に強電界が加わるのを回避することができるので、この強電界によるソース領域４１Ｐ−ドレイン領域４１Ｐ間でのリーク電流の発生を防止し、メモリセルＭＣの安定動作を確保することができる。
【０１６６】
なお、プレート電極４８に形成された他方の開孔４９Ｂは、プレート電極４８の下層のパッド層４０Ｂとプレート電極４８の上層の相補性データ線ＤＬ（第１データ線ＤＬ1 および第２データ線ＤＬ2)とがプレート電極４８と短絡することなく接続できるように設けられた開孔である。
【０１６７】
図２１および図２８に示すように、上記プレート電極４８の上層には、層間絶縁膜５０を介してサブワード線ＳＷＬが配置されている。サブワード線ＳＷＬは、第１層目の配線材形成工程で形成され、例えばバリアメタル膜と高融点金属膜との積層膜で構成されている。バリアメタルは、例えばチタンタングステン（ＴｉＷ）で構成され、高融点金属は、例えばタングステン（Ｗ）で構成されている。層間絶縁膜５０は、例えば酸化シリコン膜とＢＰＳＧ膜との積層膜で構成されている。
【０１６８】
前記転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の一方の半導体領域（ドレイン領域）１８の上層には、サブワード線ＳＷＬと同じ第１層目の配線材で形成された中間導電層５１が配置されている。この中間導電層５１は、層間絶縁膜５０、絶縁膜４７、絶縁膜４５、絶縁膜４４に開孔されたコンタクトホール５２を通じて、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の一方の半導体領域（ドレイン領域）１８上に形成された前記パッド層４０Ｂに接続されている。
【０１６９】
上記サブワード線ＳＷＬおよび中間導電層５１の上層には、第２層目の層間絶縁膜５３を介して相補性データ線ＤＬが配置されている。相補性データ線ＤＬは、層間絶縁膜５３に開孔されたコンタクトホール５４を通じて中間導電層５１に接続されている。相補性データ線ＤＬは、第２層目の配線材形成工程で形成され、例えばバリアメタル膜、アルミニウム合金膜、バリアメタル膜を順次積層した３層膜からなる。バリアメタルは、例えばＴｉＷで構成され、アルミニウム合金は、例えばＣｕおよびＳｉを添加したアルミニウムで構成される。層間絶縁膜５３は、例えば酸化シリコン膜、スピンオングラス膜、酸化シリコン膜を順次積層した３層膜からなる。この酸化シリコン膜は、酸素とテトラエトキシシランとをソースガスとするプラズマＣＶＤ法で形成する。
【０１７０】
上記相補性データ線ＤＬは、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の一方の半導体領域（ドレイン領域）１８に接続されている。相補性データ線ＤＬのうち、第１データ線ＤＬ1 は、転送用ＭＩＳＦＥＴＱｔ1 の一方の半導体領域（ドレイン領域）１８に接続されている。図示は省略するが、同様に、第２データ線ＤＬ2 は、転送用ＭＩＳＦＥＴＱｔ2 の一方の半導体領域（ドレイン領域）１８に接続されている。相補性データ線ＤＬと転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の一方の半導体領域（ドレイン領域）１８との接続は、前記中間導電層５１およびパッド層４０Ｂを介して行われている。
【０１７１】
上記相補性データ線ＤＬの上層には、第３層目の層間絶縁膜５５を介してメインワード線ＭＷＬが配置されている。メインワード線ＭＷＬは、第３層目の配線材形成工程で形成され、例えば前記第２層目の配線材と同じバリアメタル膜、アルミニウム合金膜、バリアメタル膜を順次積層した３層膜からなる。層間絶縁膜５５は、例えば酸化シリコン膜、酸化シリコン膜、スピンオングラス膜、酸化シリコン膜を順次積層した４層膜からなる。この酸化シリコン膜は、酸素とテトラエトキシシランとをソースガスとするプラズマＣＶＤ法で形成する。
【０１７２】
上記メインワード線ＭＷＬの上層には、ファイナルパッシベーション膜５６が形成されている。ファイナルパッシベーション膜５６は、例えば酸化シリコン膜、酸化シリコン膜、窒化シリコン膜、ポリイミド樹脂膜を順次積層した４層膜からなる。酸化シリコン膜は、酸素とテトラエトキシシランとをソースガスとするプラズマＣＶＤ法で形成し、窒化シリコン膜は、モノシランと窒素（またはアンモニア）とをソースガスとするプラズマＣＶＤ法で形成する。
【０１７３】
本実施例では、前記実施例１と同様に、ファイナルパッシベーション膜５６を堆積する工程の途中で水素アニールを行い、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 を構成する多結晶シリコン膜に水素を供給する。この水素アニールにより、層間絶縁膜５５、層間絶縁膜５３および層間絶縁膜５０を通じて負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 を構成する多結晶シリコン膜に水素が供給される。
【０１７４】
このように、本実施例のＳＲＡＭは、上記水素アニール工程で供給される水素および層間絶縁膜５５，５３中に含まれる水素をプレート電極４８の一部に設けた開孔４９Ａを通じて負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 に供給する。この構成により、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 を構成する多結晶シリコン膜の結晶粒界表面に存在する未結合手（ダングリングボンド）に充分な水素原子を供給することができるので、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の相互コンダクタンス(Gm)が向上し、ＳＲＡＭのメモリセルＭＣの特性が向上する。
【０１７５】
（実施例３）
図２９は、第５層目のゲート材形成工程で形成された本実施例のプレート電極のパターンレイアウトを示す要部平面図、図３０は、このプレート電極とその下部の負荷用ＭＩＳＦＥＴの配置を模式的に示す概略断面図である。
【０１７６】
図２９および図３０に示すように、本実施例のＳＲＡＭのメモリセルＭＣは、プレート電極２８（Ｖcc) に設けられた開孔２９Ａの形状が前記実施例１のそれと異なっている。すなわち、この開孔２９Ａは、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のチャネル領域２６Ｎの全域にわたって設けられている。この開孔２９Ａは、前記実施例１のそれと同様、プレート電極２８（Ｖcc) が負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のチャネル領域２６Ｎを覆わないようにするために設けられている。
【０１７７】
上記の形状の開孔２９Ａを備えた本実施例３によれば、前記実施例１と同様の効果が得られると共に、ゲート電極２３Ａに基準電圧（Ｖss) が印加される負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のＯＮ状態において、チャネル領域２６Ｎの上部に位置するプレート電極２８からの電界がチャネル領域２６Ｎに影響を与えるようなことがないので、ソース領域２６Ｐ−ドレイン領域２６Ｐ間の電流（ＯＮ電流）を向上させることができる。すなわち、この構成により、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のＯＮ電流を向上させると共に、ＯＦＦ電流を小さくすることができるので、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のＯＮ電流／ＯＦＦ電流比を向上させてメモリセルＭＣの安定動作を確保することができる。
【０１７８】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１７９】
前記実施例１では、誘電体膜上の多結晶シリコン膜をエッチングしてプレート電極を形成する際、同時に誘電体膜の一部である窒化シリコン膜を除去したが、この窒化シリコン膜は必ずしも除去する必要はなく、またその一部がエッチングされずに残っていても差し支えない。
【０１８０】
プレート電極に形成する開孔は、前記図８や図２９に示すような四角形のパターンに限定されるものではなく、例えば図３１や図３２に示すようなパターンにしてもよい。開孔２９Ａを図３２に示すような帯状のパターンとすることにより、開孔２９Ａを形成する際のマスク合わせ余裕を大きくすることができる。
【０１８１】
前記実施例１〜３では、負荷用ＭＩＳＦＥＴの上層にプレート電極を形成したメモリセルＭＣについて説明したが、上記プレート電極は、負荷用ＭＩＳＦＥＴの下層に配置してもよい。すなわち、前記実施例１または実施例３において、半導体基板の主面上に形成した第１導電膜で駆動用ＭＩＳＦＥＴのゲート電極を構成し、半導体基板の主面上に形成した第２導電膜で転送用ＭＩＳＦＥＴのゲート電極を構成し、第１および第２導電膜の上層に形成した第３導電膜でプレート電極を形成し、第３導電膜の上層に形成した第４導電膜で負荷用ＭＩＳＦＥＴのゲート電極を構成し、第４導電膜の上層に形成した第５導電膜で負荷用ＭＩＳＦＥＴのチャネル領域、ソース領域およびドレイン領域を構成し、負荷用ＭＩＳＦＥＴと前記プレート電極との間で容量素子を構成すると共に、少なくとも負荷用ＭＩＳＦＥＴのオフセット領域が形成された領域下のプレート電極に開孔を形成してもよい。
【０１８２】
あるいは、前記実施例２において、半導体基板の主面上に形成した第１導電膜で駆動用ＭＩＳＦＥＴのゲート電極を構成し、半導体基板の主面上に形成した第２導電膜で転送用ＭＩＳＦＥＴのゲート電極を構成し、第１および第２導電膜の上層に形成した第３導電膜でプレート電極を形成し、第３導電膜の上層に形成した第４導電膜で負荷用ＭＩＳＦＥＴのチャネル領域、ソース領域およびドレイン領域を構成し、第４導電膜の上層に形成した第５導電膜で負荷用ＭＩＳＦＥＴのゲート電極を構成し、負荷用ＭＩＳＦＥＴと前記プレート電極との間で容量素子を構成すると共に、少なくとも負荷用ＭＩＳＦＥＴのオフセット領域あるいはチャネル領域が形成された領域下のプレート電極に開孔を形成してもよい。
【０１８３】
また、前記実施例１および実施例３では、第２の電源電圧（Ｖcc1)を電源電圧（Ｖcc）と同じ電圧にしたが、第２の電源電圧（Ｖcc1)を電源電圧（Ｖcc）と異なる電圧にしてもよい。例えば第２の電源電圧（Ｖcc1)を１／２Ｖccとすることにより、前記図９に示す記憶ノードｎ1,ｎ2 のどちらにも容量を付けることができる。
【０１８４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１８５】
(1).本発明によれば、負荷用ＭＩＳＦＥＴとその上を覆う大面積のプレート電極との間で容量素子を構成することにより、大容量の容量素子を形成することができるので、ＳＲＡＭのメモリセルのα線ソフトエラー耐性を向上させることができる。
【０１８６】
(2).本発明によれば、負荷用ＭＩＳＦＥＴのドレイン領域上のプレート電極に開孔を形成し、オフセット領域とプレート電極とを離間することにより、電源電圧のＯＦＦ時にプレート電極からオフセット領域に強電界が加わるのを回避することができる。これにより、この強電界によるソース領域−ドレイン領域間でのリーク電流の発生を防止し、ＯＦＦ電流を低減することができるので、ＯＮ電流／ＯＦＦ電流比を向上させ、メモリセルの安定動作を確保することができる。
【０１８７】
(3).本発明によれば、プレート電極への給電をメモリセルアレイの外部から行うことにより、このＳＲＡＭを形成した半導体チップに外部から電源ノイズが入った場合、この電源ノイズのメモリセルへの直接的影響を回避することができるので、メモリセルの安定動作を確保することができる。
【０１８８】
(4).本発明によれば、容量素子の誘電体膜を構成する絶縁膜の一部を酸化シリコン膜よりも耐圧の高い窒化シリコン膜で構成することにより、この誘電体膜を酸化シリコン膜単層で構成した場合に比べて薄膜化することができるので、容量素子の容量を増大させることができる。
【０１８９】
(5).本発明によれば、酸化シリコン膜よりも耐水性の高い窒化シリコン膜を含む誘電体膜で負荷用ＭＩＳＦＥＴの上層を覆うことにより、水分の浸入による負荷用ＭＩＳＦＥＴの特性変動を抑制することができるので、メモリセルの安定動作を確保することができる。
【０１９０】
(6).本発明によれば、負荷用ＭＩＳＦＥＴのゲート電極上のゲート絶縁膜の一部を除去してから誘電体膜を形成するので、誘電体膜を薄膜化することができ、容量素子の容量を増大させることができる。
【０１９１】
(7).本発明によれば、プレート電極に設けた開孔を通じて負荷用ＭＩＳＦＥＴを構成する多結晶シリコン膜の結晶粒界表面に存在する未結合手（ダングリングボンド）に水素原子を供給することにより、負荷用ＭＩＳＦＥＴの相互コンダクタンス(Gm)を向上させることができる。
【０１９２】
(8).本発明によれば、メモリセルアレイを覆うプレート電極を形成する際、その下層の誘電体膜の一部を構成する窒化シリコン膜を同時にエッチングして周辺回路上の窒化シリコン膜を除去することにより、周辺回路上に水素が通過し難い窒化シリコン膜を設けることによる周辺回路（を構成するＭＩＳＦＥＴ）のしきい値電圧の変動を抑制することができるので、ＳＲＡＭの安定動作を確保することができる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置のメモリセルを示す半導体基板の要部断面図である。
【図２】本発明の一実施例である半導体集積回路装置のメモリセルのパターンレイアウトを示す要部平面図である。
【図３】本発明の一実施例である半導体集積回路装置のメモリセルのパターンレイアウトを示す要部平面図である。
【図４】本発明の一実施例である半導体集積回路装置のメモリセルのパターンレイアウトを示す要部平面図である。
【図５】本発明の一実施例である半導体集積回路装置のメモリセルのパターンレイアウトを示す要部平面図である。
【図６】本発明の一実施例である半導体集積回路装置のメモリセルのパターンレイアウトを示す要部平面図である。
【図７】負荷用ＭＩＳＦＥＴとその上部に形成したプレート電極の配置を模式的に示す概略断面図である。
【図８】本発明の一実施例である半導体集積回路装置のメモリセルアレイのパターンレイアウトを示す要部平面図である。
【図９】本発明の一実施例である半導体集積回路装置のメモリセルの等価回路図である。
【図１０】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の他の実施例である半導体集積回路装置の全体の概略構成（チップレイアウト）図である。
【図２０】図１９の一部を拡大して示す概略構成（チップレイアウト）図である。
【図２１】本発明の他の実施例である半導体集積回路装置のメモリセルを示す半導体基板の要部断面図である。
【図２２】本発明の他の実施例である半導体集積回路装置のメモリセルのパターンレイアウトを示す要部平面図である。
【図２３】本発明の他の実施例である半導体集積回路装置のメモリセルのパターンレイアウトを示す要部平面図である。
【図２４】本発明の他の実施例である半導体集積回路装置のメモリセルのパターンレイアウトを示す要部平面図である。
【図２５】本発明の他の実施例である半導体集積回路装置のメモリセルのパターンレイアウトを示す要部平面図である。
【図２６】本発明の他の実施例である半導体集積回路装置のメモリセルのパターンレイアウトを示す要部平面図である。
【図２７】本発明の他の実施例である半導体集積回路装置のメモリセルのパターンレイアウトを示す要部平面図である。
【図２８】本発明の他の実施例である半導体集積回路装置のメモリセルのパターンレイアウトを示す要部平面図である。
【図２９】本発明の一実施例である半導体集積回路装置のメモリセルのパターンレイアウトを示す要部平面図である。
【図３０】負荷用ＭＩＳＦＥＴとその上部に形成したプレート電極の配置を模式的に示す概略断面図である。
【図３１】本発明の一実施例である半導体集積回路装置のメモリセルアレイのパターンレイアウトを示す要部平面図である。
【図３２】本発明の他の実施例である半導体集積回路装置のメモリセルアレイのパターンレイアウトを示す要部平面図である。
【符号の説明】
１  半導体基板（半導体チップ）
２  ｐ- 型ウエル
３  領域
４  フィールド絶縁膜
５  ｐ型チャネルストッパ領域
６  ゲート絶縁膜
７  ゲート電極
８  絶縁膜
９  サイドウォールスペーサ
１０  ｎ型半導体領域
１１  ｎ+ 型半導体領域
１２  ゲート絶縁膜
１３Ａ  ゲート電極
１３Ｂ  基準電圧線（ＶSS)
１４  コンタクトホール
１５  絶縁膜
１６  サイドウォールスペーサ
１７  ｎ型半導体領域
１８  ｎ+ 型半導体領域
２１  絶縁膜
２２  コンタクトホール
２３Ａ  ゲート電極
２３Ｂ  パッド層
２４  ゲート絶縁膜
２５  コンタクトホール
２６Ｎ  チャネル領域
２６off オフセット領域
２６Ｐ  ソース領域
２６Ｐ  ドレイン領域
２６Ｐ  電源電圧線（ＶCC)
２７  絶縁膜
２８  プレート電極
２９Ａ  開孔
２９Ｂ  開孔
２９Ｃ  コンタクトホール
３０  ガードリング
３１  絶縁膜
３２  層間絶縁膜
３３  中間導電層
３４  コンタクトホール
３５  層間絶縁膜
３６  コンタクトホール
３７  ファイナルパッシベーション膜
４０Ａ  基準電圧線（ＶSS)
４０Ｂ  パッド層
４１Ｎ  チャネル領域
４１off オフセット領域
４１Ｐ  ソース領域
４１Ｐ  ドレイン領域
４２  ゲート絶縁膜
４３  ゲート電極
４４  絶縁膜
４５  絶縁膜
４６  コンタクトホール
４７  絶縁膜
４８  プレート電極
４９Ａ  開孔
４９Ｂ  開孔
５０  層間絶縁膜
５１  中間導電層
５２  コンタクトホール
５３  層間絶縁膜
５４  コンタクトホール
５５  層間絶縁膜
５６  ファイナルパッシベーション膜
Ｃ1   容量素子
Ｃ2   容量素子
ＤＬ  相補性データ線
ＤＬ1   第１データ線
ＤＬ2   第２データ線
ＭＣ  メモリセル
ＭＷＬ  メインワード線
Ｑｄ1 駆動用ＭＩＳＦＥＴ
Ｑｄ2 駆動用ＭＩＳＦＥＴ
Ｑｐ1 負荷用ＭＩＳＦＥＴ
Ｑｐ2 負荷用ＭＩＳＦＥＴ
Ｑｔ1 転送用ＭＩＳＦＥＴ
Ｑｔ2 転送用ＭＩＳＦＥＴ
ＳＷＬ  サブワード線
ＷＬ  ワード線
ＷＬ1   第１ワード線
ＷＬ2   第２ワード線
ＬＯＡＤ  ロード回路
ＭＢ  メモリブロック
ＭＢ1 〜ＭＢ4   メモリブロック
ＳＡ  センスアンプ回路
ＳＭＡ  サブアレイ
ＷＤＥＣ  ワードデコーダ回路
ＸＤＥＣ  Ｘデコーダ回路
ＹＤＥＣ  Ｙデコーダ回路
ＹＳＷ  Ｙセレクタ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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