(57)【特許請求の範囲】
【請求項１】
所定の高電位電源−低電位電源間で動作する論理回路と、この論理回路の出力を相補信号でトランスファー制御する第１導電型の第１のＭＯＳトランジスタ及び第２導電型の第２のＭＯＳトランジスタを含むスイッチ回路とを具備し、
前記論理回路は、前記第１のＭＯＳトランジスタを含む第１の電流経路と接続された第１のノードと、前記第２のＭＯＳトランジスタを含む第２の電流経路と接続された第２のノードと、前記第１のノードと前記第２のノードとの間に挿入された常時導通状態の第１のバリアＭＯＳトランジスタを具備する第３の電流経路と、を含み、
前記スイッチ回路の前記第１、第２の電流経路の少なくとも１つは、前記第１の電流経路または前記第２の電流経路にそれぞれ含まれる前記第１、第２のＭＯＳトランジスタの少なくとも１つと同じ導電型の常時導通状態の第２のバリアＭＯＳトランジスタを含む、
ことを特徴とするＭＯＳ型半導体集積回路。
【請求項２】
前記第１のバリアＭＯＳトランジスタが前記第２導電型であり、前記第２のバリアＭＯＳトランジスタが前記第２導電型であることを特徴とする請求項１記載のＭＯＳ型半導体集積回路。
【請求項３】
前記第１のバリアＭＯＳトランジスタが前記第１導電型であり、前記第２のバリアＭＯＳトランジスタが前記第１導電型であることを特徴とする請求項１記載のＭＯＳ型半導体集積回路。
【請求項４】
前記論理回路の前記第１のノードと前記第２のノード間に挿入された前記第３の電流経路は、前記第１のバリアＭＯＳトランジスタと直列接続された常時導通状態の第３のバリアＭＯＳトランジスタにより構成され、前記第１のバリアＭＯＳトランジスタは前記第１導電型であり、前記第３のバリアＭＯＳトランジスタは前記第２導電型であり、
前記スイッチ回路の前記第１の電流経路は前記第１のＭＯＳトランジスタと直列接続された前記第２のバリアＭＯＳトランジスタを含み、前記第２の電流経路は前記第２のＭＯＳトランジスタと直列接続された第４のバリアＭＯＳトランジスタを含み、前記第２のバリアＭＯＳトランジスタは前記第１導電型であり、前記第４のバリアＭＯＳトランジスタは前記第２導電型である、
ことを特徴とする請求項１記載のＭＯＳ型半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特に電源電圧の異なる回路領域間のインターフェースに適用されるＣＭＯＳトランジスタ回路を含むＭＯＳ型半導体集積回路に関する。
【０００２】
【従来の技術】
一般的に回路のインターフェースに構成されるＭＯＳトランジスタスイッチ回路の前段の回路は、インバータ、ＮＡＮＤ、ＮＯＲ等の論理回路から構成される。
【０００３】
図７は、従来の技術に係るインバータとＭＯＳトランジスタスイッチを組み合わせた回路図であり、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２それぞれ２素子づつの計４素子から構成されている。
【０００４】
すなわち、インバータＩＶ６は、電源ＶＣＣ−接地電位間にトランジスタＰ１，Ｎ１が直列に接続され、両者のゲートは共通に入力ノードＩＮに接続されている。また、両者のドレインは共通に出力ノードＳに接続されている。
【０００５】
ＭＯＳトランジスタスイッチＳＷ６は、トランジスタＰ２，Ｎ２の互いの電流パスを並列接続し、それぞれのゲートには相補なクロック信号ＣＬＫ，ＣＬＫｂが供給される。上記並列接続点の一端は上記インバータＩＶ６の出力ノードＳに接続され、上記並列接続点の他端は容量負荷Ｃ０を駆動する出力ノードＯＵＴとなる。
【０００６】
従って上記回路は、ＣＬＫが“Ｌ”（ローレベル）、ＣＬＫｂが“Ｈ”（ハイレベル）のときはノードＳとＯＵＴが電気的に接続されるため前段からの入力レベルをそのまま出力し、ＣＬＫが“Ｈ”、ＣＬＫｂが“Ｌ”のときはノードＳとＯＵＴが電気的に切断されるため高インピーダンス状態になる。
【０００７】
このような通常のインバータとＭＯＳトランジスタスイッチの組み合わせでは、ＭＯＳトランジスタスイッチが高インピーダンス状態のときに前段からの入力や出力側の電圧状態によってトランジスタＮ２，Ｐ２のソース・ドレイン間に電源電圧ＶＣＣが負荷される状態が存在する。
【０００８】
例えば、初期状態において入力ノードＩＮに“Ｈ”（ＶＣＣレベル）が入力され、ＣＬＫ／ＣＬＫｂにそれぞれ“Ｌ”／“Ｈ”が入力されているときノードＳは“Ｌ”となり、従って出力ノードＯＵＴは“Ｌ”を出力する。このとき、トランジスタＰ１のソース・ドレイン間にはＶＣＣの電圧がかかる。そして、ＣＬＫ／ＣＬＫｂが“Ｌ”／“Ｈ”→“Ｈ”／“Ｌ”に変わった後に入力ＩＮが“Ｈ”→“Ｌ”に変化すると、トランジスタＮ１、Ｎ２、Ｐ２のソース・ドレイン間にＶＣＣの電圧がかかる。
【０００９】
近年、半導体装置に作り込まれるトランジスタの微細化が進むのに伴い、内部降圧電位を電源とする回路部分が多くなり、トランジスタ設計も上記内部降圧を前提とするケースが増えてきた。このような設計のプロセスではトランジスタの信頼性は内部降圧電位の範囲内でしか保証されていないことが多い。
【００１０】
すなわち、外部電源から内部降圧電位を発生させる回路領域や外部とのインターフェース、回路構成的にどうしても降圧電位を電源として使用できない部分においては、通常の回路構成のままではトランジスタに電圧がかかりすぎてトランジスタが劣化する可能性があるため、対策として何らかの電圧緩和手段を講じなければならなくなってきている。
【００１１】
従って、図７に示したようなインバータとＭＯＳトランジスタスイッチの組合わせ回路においても、トランジスタのソース・ドレイン間に電源電圧がそのままかかる場合があるため、外部電源で駆動させる場合には、何らかの対策が必要となる。
【００１２】
なお、一般的にＭＯＳトランジスタが劣化するのは、ソース・ドレイン間に電源電圧がかかった状態で、該当するトランジスタがＯＮして電流を流す場合であり、これは上記トランジスタのＯＦＦ→ＯＮスイッチング時に相当する。
【００１３】
【発明が解決しようとする課題】
例えば、ＮチャネルＭＯＳトランジスタのみ耐圧がＶＣＣよりも低い場合、図８のような回路構成を用いてＮチャネルＭＯＳトランジスタのソース・ドレイン間にかかる電圧を低下させて上記の問題を回避する技術が考えられる。
【００１４】
すなわち、図８の回路構成（ＩＶ７，ＳＷ７）は、図７の回路に対して、ノードＳとトランジスタＮ１のドレインとの間に電流通路が接続されゲートがＶＣＣに接続されたＮチャネルＭＯＳトランジスタＮ１ａと、ノードＳとトランジスタＮ２の一端との間に電流通路が接続されゲートがＶＣＣに接続されたＮチャネルＭＯＳトランジスタＮ２ａと、トランジスタＮ１の他端と出力ノードＯＵＴとの間に電流通路が接続されゲートがＶＣＣに接続されたＮチャネルＭＯＳトランジスタＮ２ｂをさらに設けている。
【００１５】
この構成により、トランジスタＮ１、Ｎ２のソース・ドレイン間にかかる電圧は最大でもＶＣＣ−Ｖth（ＮチャネルＭＯＳトランジスタのしきい値電圧）に抑えられる。
【００１６】
しかし、この図８の回路構成では、上記図７の素子数が４素子で構成されるのに比べて７素子（ＰチャネルＭＯＳトランジスタ：２素子、ＮチャネルＭＯＳトランジスタ：５素子）に増加し、パターン面積が増大してしまう。
【００１７】
また、この回路構成では出力ノードＯＵＴから接地電位までＮチャネルＭＯＳトランジスタが５個直列に接続されることになり、出力ノードＯＵＴの電圧を接地電位レベルまで引き抜くスピードが大幅に低下してしまう。
【００１８】
このように近年、トランジスタの微細化が進むにつれ、内部降圧電位を電源とする回路部分が多く、トランジスタの信頼性は内部降圧電位の範囲内でしか保証されていない。その回路中で、外部電源から内部降圧電位を発生させる回路領域や外部とのインターフェース、回路構成的にどうしても降圧電位を電源として使用できない部分がある。
【００１９】
そこで、このような回路部では電圧緩和手段としての付加的な回路を追加する必要がある。しかし、付加的な回路を追加するがためのパターン面積の増大と伝達スピードの低下は工夫して軽減する必要がある。
【００２０】
本発明は上記事情を考慮してなされたものであり、その課題は、ＭＯＳトランジスタスイッチ回路における素子数の増加と充放電速度の低下を最小限に抑えつつ、ＭＯＳトランジスタのソース・ドレイン間にかかる最大電圧を緩和するＭＯＳ型半導体集積回路を提供することにある。
【００２１】
【課題を解決するための手段】
本発明のＭＯＳ型半導体集積回路は、所定の高電位電源−低電位電源間で動作する論理回路と、この論理回路の出力を相補信号でトランスファー制御する第１導電型の第１のＭＯＳトランジスタ及び第２導電型の第２のＭＯＳトランジスタを含むスイッチ回路とを具備し、前記論理回路は、前記第１のＭＯＳトランジスタを含む第１の電流経路と接続された第１のノードと、前記第２のＭＯＳトランジスタを含む第２の電流経路と接続された第２のノードと、前記第１のノードと前記第２のノードとの間に挿入された常時導通状態の第１のバリアＭＯＳトランジスタを具備する第３の電流経路と、を含み、前記スイッチ回路の前記第１、第２の電流経路の少なくとも１つは、前記第１の電流経路または前記第２の電流経路にそれぞれ含まれる前記第１、第２のＭＯＳトランジスタの少なくとも１つと同じ導電型の常時導通状態の第２のバリアＭＯＳトランジスタを含む、ことを特徴とする。
【００２２】
本発明によれば、耐圧が高電位電源よりも低いトランジスタに対して最小限の素子数で要所にＭＯＳトランジスタを介する電流通路を設け、そのトランジスタにかかる電圧を高電位電源より小さく抑える。
【００２３】
【発明の実施の形態】
図１は、本発明の第１の実施形態に係るインバータとＭＯＳトランジスタスイッチを組み合わせた構成の回路図である。この実施形態ではＮチャネルＭＯＳトランジスタの耐圧のみが電源電圧ＶＣＣよりも低い場合の回路構成であり、２つのＰチャネルＭＯＳトランジスタＰ１，Ｐ２と４つのＮチャネルＭＯＳトランジスタＮ１，Ｎ２，Ｎ１ａ，Ｎ２ａからなる。
【００２４】
図１において、インバータＩＶ１は次のように構成されている。電源ＶＣＣ−接地電位間にトランジスタＰ１，Ｎ１ａ，Ｎ１が直列に接続されている。トランジスタＰ１とＮ１のゲートは共通に入力ノードＩＮに接続されている。
【００２５】
インバータ出力ノードはゲートがＶＣＣに接続されたトランジスタＮ１ａの電流通路を隔てて２つに分かれている。すなわち、トランジスタＮ１ａの電流通路の一端とトランジスタＰ１との接続点を出力ノードＡ、トランジスタＮ１ａの電流通路の他端とトランジスタＮ１との接続点を出力ノードＢとしている。
【００２６】
さらに、ＭＯＳトランジスタスイッチＳＷ１は次のように構成されている。トランジスタＰ２は、その電流通路をインバータの出力ノードＡとスイッチＳＷ１の出力ノードＯＵＴとの間に挿入している。トランジスタＮ２及びＮ２ａは、その電流通路をインバータの出力ノードＢとスイッチＳＷ１の出力ノードＯＵＴとの間に直列に挿入している。トランジスタＰ２，Ｎ２それぞれのゲートには相補なクロック信号ＣＬＫ，ＣＬＫｂが供給される。トランジスタＮ２ａのゲートはＶＣＣに接続される。上記出力ノードＯＵＴは容量負荷Ｃ０を駆動する信号の供給端部となる。
【００２７】
上記回路は、ＣＬＫが“Ｌ”（ローレベル）、ＣＬＫｂが“Ｈ”（ハイレベル）のときは出力ノードＡとＯＵＴ、出力ノードＢとＯＵＴが電気的に接続されるため前段からの入力レベルをそのまま出力し、ＣＬＫが“Ｈ”、ＣＬＫｂが“Ｌ”のときは出力ノードＡとＯＵＴ、出力ノードＢとＯＵＴが電気的に切断されるため高インピーダンス状態になる。
【００２８】
上記実施形態において、トランジスタＮ１ａは、トランジスタＮ１及びＮ２のソース・ドレイン間（すなわち、ノードＡ−Ｂ間、ノードＢ−Ｃ間）に電源電圧ＶＣＣがかからないように挿入されるバリアトランジスタとして作用する。また、トランジスタＮ２ａは、トランジスタＮ２のソース・ドレイン間（Ｂ−Ｃ間）に電源電圧ＶＣＣがかからないように挿入されるバリアトランジスタとして作用する。
【００２９】
次に上記第１の実施形態の全体の動作とバリアトランジスタの効果について説明する。ここで、“Ｌ”はローレベル（ＶＳＳ：低電位電源）、“Ｈ”はハイレベル（ＶＣＣ：高電位電源）とする。
【００３０】
（ｉ）  入力ノードＩＮが“Ｌ”、ＣＬＫ／ＣＬＫｂが“Ｈ”／“Ｌ”、出力ノードＯＵＴが“Ｌ”の状態を考察する。
トランジスタＰ１、Ｎ２ａの２つのトランジスタがオン状態にあり、それ以外のトランジスタはオフ状態にある。このとき、各ノードの電圧は、ノードＡがＶＣＣ、ノードＢがＶＣＣ−Ｖth、ノードＣがＶＳＳになっている。ここでＶthは回路内のＮチャネルＭＯＳトランジスタのしきい値電圧である。このような状態では、トランジスタＮ１ａがバリアトランジスタとして作用するため、トランジスタＮ１、Ｎ２（ＯＦＦ状態）のソース・ドレイン間にはＶＣＣ−Ｖthの電圧しかかからない。
【００３１】
（ii）  入力ノードＩＮが“Ｌ”、ＣＬＫ／ＣＬＫｂが“Ｌ”／“Ｈ”、出力ノードＯＵＴが“Ｈ”の状態を考察する。
トランジスタＮ１以外はすべてＯＮ状態にある。このとき、各ノードの電圧はノードＡがＶＣＣ、ノードＢとＣがＶＣＣ−Ｖthになっている。この状態でも、トランジスタＮ１ａがバリアトランジスタとして作用するため、トランジスタＮ１（ＯＦＦ状態）のソース・ドレイン間にはＶＣＣ−Ｖthの電圧しかかからない。
【００３２】
(iii)  入力ノードＩＮが“Ｈ”、ＣＬＫ／ＣＬＫｂが“Ｈ”／“Ｌ”、出力ノードＯＵＴが“Ｈ”の状態を考察する。
トランジスタＮ１、Ｎ１ａがＯＮ状態にあり、それ以外のトランジスタはＯＦＦ状態にある。このとき、各ノードの電圧はノードＡとＢがＶＳＳ、ノードＣがＶＣＣ−Ｖthになっている。この状態では、トランジスタＮ２ａがバリアトランジスタとして作用するため、トランジスタＮ２（ＯＦＦ状態）のソース・ドレイン間にはＶＣＣ−Ｖthの電圧しかかからない。
【００３３】
以上の考察によれば、図１のような論理回路（ここではインバータ）とＭＯＳトランジスタスイッチを組み合せた回路を構成した場合、ＮチャネルＭＯＳトランジスタＮ１、Ｎ２のソース・ドレイン間にかかる最大電圧をＶＣＣ−Ｖthに抑えることが可能となる。しかも、最小限の素子数の追加で回路面積の増大をなるべく少なくし、充放電速度の低下も最小限に抑えることができる。
【００３４】
図２は、本発明の第２の実施形態に係るインバータとＭＯＳトランジスタスイッチを組み合わせた構成の回路図である。この実施形態ではＰチャネルＭＯＳトランジスタの耐圧のみが電源電圧ＶＣＣよりも低い場合の回路構成であり、４つのＰチャネルＭＯＳトランジスタＰ１，Ｐ２，Ｐ１ａ，Ｐ２ａと２つのＮチャネルＭＯＳトランジスタＮ１，Ｎ２からなる。
【００３５】
図２において、インバータＩＶ２は次のように構成されている。電源ＶＣＣ−接地電位間にトランジスタＰ１，Ｐ１ａ，Ｎ１が直列に接続されている。トランジスタＰ１とＮ１のゲートは共通に入力ノードＩＮに接続されている。
【００３６】
インバータ出力ノードはゲートが接地電位に接続されたトランジスタＰ１ａの電流通路を隔てて２つに分かれている。すなわち、トランジスタＰ１ａの電流通路の一端とトランジスタＰ１との接続点を出力ノードＡ、トランジスタＰ１ａの電流通路の他端とトランジスタＮ１との接続点を出力ノードＢとしている。
【００３７】
さらに、ＭＯＳトランジスタスイッチＳＷ２は次のように構成されている。トランジスタＰ２及びＰ２ａは、その電流通路をインバータの出力ノードＡとスイッチＳＷ２の出力ノードＯＵＴとの間に直列に挿入している。トランジスタＮ２は、その電流通路をインバータの出力ノードＢとスイッチＳＷ２の出力ノードＯＵＴとの間に挿入している。トランジスタＰ２，Ｎ２それぞれのゲートには相補なクロック信号ＣＬＫ，ＣＬＫｂが供給される。トランジスタＰ２ａのゲートは接地電位にされる。上記出力ノードＯＵＴは容量負荷Ｃ０を駆動する信号の供給端部となる。
【００３８】
上記回路は、ＣＬＫが“Ｌ”（ローレベル）、ＣＬＫｂが“Ｈ”（ハイレベル）のときは出力ノードＡとＯＵＴ、出力ノードＢとＯＵＴが電気的に接続されるため前段からの入力レベルをそのまま出力し、ＣＬＫが“Ｈ”、ＣＬＫｂが“Ｌ”のときは出力ノードＡとＯＵＴ、出力ノードＢとＯＵＴが電気的に切断されるため高インピーダンス状態になる。
【００３９】
上記実施形態において、トランジスタＰ１ａは、トランジスタＰ１及びＰ２のソース・ドレイン間（すなわち、ノードＡ−Ｂ間、ノードＡ−Ｄ間）に電源電圧ＶＣＣがかからないように挿入されるバリアトランジスタとして作用する。また、トランジスタＰ２ａは、トランジスタＰ２のソース・ドレイン間（Ａ−Ｄ間）に電源電圧ＶＣＣがかからないように挿入されるバリアトランジスタとして作用する。
【００４０】
次に上記第２の実施形態の全体の動作とバリアトランジスタの効果について説明する。ここで、“Ｌ”はローレベル（ＶＳＳ：低電位電源）、“Ｈ”はハイレベル（ＶＣＣ：高電位電源）とする。
【００４１】
（ｉ）  入力ノードＩＮが“Ｌ”、ＣＬＫ／ＣＬＫｂが“Ｈ”／“Ｌ”、出力ノードＯＵＴが“Ｌ”の状態を考察する。
トランジスタＰ１、Ｐ１ａの２つのトランジスタがオン状態にあり、それ以外のトランジスタはオフ状態にある。このとき、各ノードの電圧は、ノードＡがＶＣＣ、ノードＢがＶＣＣ、ノードＤがＶthになっている。ここでＶthは回路内のＰチャネルＭＯＳトランジスタのしきい値電圧である。このような状態では、トランジスタＰ２ａがバリアトランジスタとして作用するため、トランジスタＰ２（ＯＦＦ状態）のソース・ドレイン間にはＶＣＣ−Ｖthの電圧しかかからない。
【００４２】
（ii）  入力ノードＩＮが“Ｈ”、ＣＬＫ／ＣＬＫｂが“Ｈ”／“Ｌ”、出力ノードＯＵＴが“Ｈ”の状態を考察する。
トランジスタＮ１、Ｐ２ａがＯＮ状態にあり、それ以外のトランジスタはＯＦＦ状態にある。このとき、各ノードの電圧はノードＢはＶＳＳ、ノードＡとＤはＶthになっている。この状態では、トランジスタＰ１ａ，Ｐ２ａがバリアトランジスタとして作用するため、それぞれのトランジスタＰ１，Ｐ２（ＯＦＦ状態）のソース・ドレイン間にはＶＣＣ−Ｖthの電圧しかかからない。
【００４３】
以上の考察によれば、図２のような論理回路（ここではインバータ）とＭＯＳトランジスタスイッチを組み合せた回路を構成した場合、ＰチャネルＭＯＳトランジスタＰ１、Ｐ２のソース・ドレイン間にかかる最大電圧をＶＣＣ−Ｖthに抑えることが可能となる。しかも、最小限の素子数の追加で回路面積の増大をなるべく少なくし、充放電速度の低下も最小限に抑えることができる。
【００４４】
図３は、本発明の第３の実施形態に係るインバータとＭＯＳトランジスタスイッチを組み合わせた構成の回路図である。この実施形態ではＰチャネル、Ｎチャネル両ＭＯＳトランジスタの耐圧が電源電圧ＶＣＣよりも低い場合の回路構成であり、４つのＰチャネルＭＯＳトランジスタＰ１，Ｐ２，Ｐ１ａ，Ｐ２ａと４つのＮチャネルＭＯＳトランジスタＮ１，Ｎ２，Ｎ１ａ，Ｎ２ａからなる。
【００４５】
図３において、インバータＩＶ３は次のように構成されている。電源ＶＣＣ−接地電位間にトランジスタＰ１，Ｐ１ａ，Ｎ１ａ，Ｎ１が直列に接続されている。トランジスタＰ１とＮ１のゲートは共通に入力ノードＩＮに接続されている。
【００４６】
インバータ出力ノードはゲートが接地電位のトランジスタＰ１ａ及びゲートがＶＣＣのトランジスタＮ１ａの直列回路における電流通路を隔てて２つに分かれている。すなわち、直列回路の一端（トランジスタＰ１ａの電流通路の端部）とトランジスタＰ１との接続点を出力ノードＡ、直列回路の他端（トランジスタＮ１ａの電流通路の端部）とトランジスタＮ１との接続点を出力ノードＢとしている。
【００４７】
さらに、ＭＯＳトランジスタスイッチＳＷ３は次のように構成されている。トランジスタＰ２及びＰ２ａは、その電流通路をインバータの出力ノードＡとスイッチＳＷ３の出力ノードＯＵＴとの間に直列に挿入している。トランジスタＮ２及びＮ２ａは、その電流通路をインバータの出力ノードＢとスイッチＳＷ３の出力ノードＯＵＴとの間に直列に挿入している。トランジスタＰ２，Ｎ２それぞれのゲートには相補なクロック信号ＣＬＫ，ＣＬＫｂが供給される。トランジスタＰ２ａのゲートは接地電位にされ、トランジスタＮ２ａのゲートはＶＣＣに接続される。上記出力ノードＯＵＴは容量負荷Ｃ０を駆動する信号の供給端部となる。
【００４８】
上記回路は、ＣＬＫが“Ｌ”（ローレベル）、ＣＬＫｂが“Ｈ”（ハイレベル）のときは出力ノードＡとＯＵＴ、出力ノードＢとＯＵＴが電気的に接続されるため前段からの入力レベルをそのまま出力し、ＣＬＫが“Ｈ”、ＣＬＫｂが“Ｌ”のときは出力ノードＡとＯＵＴ、出力ノードＢとＯＵＴが電気的に切断されるため高インピーダンス状態になる。
【００４９】
この第３の実施形態は、上記第１、第２の実施形態における両方のバリアトランジスタを併せ持つ構成となっている（Ｎ１ａ，Ｎ２ａ，Ｐ１ａ，Ｐ２ａ）。すなわち、入力ノードＩＮが“Ｌ”、ＯＵＴがＶＳＳ、ＣＬＫ／ＣＬＫｂが“Ｈ”／“Ｌ”のとき、ノードＡ，ＥはＶＣＣ、ノードＢがＶＣＣ−Ｖth、ノードＣがＶＳＳ、ノードＤがＶthとなる。また、入力ノードＩＮが“Ｈ”、ＯＵＴがＶＣＣ、ＣＬＫ／ＣＬＫｂが“Ｈ”／“Ｌ”のとき、ノードＡはＶth、ノードＢがＶＳＳ、ノードＣがＶＣＣ−Ｖth、ノードＤがＶＣＣ、ノードＥがＶＳＳとなる。
【００５０】
この結果、回路中スイッチング素子として作用するＰチャネルＭＯＳトランジスタ（Ｐ１またはＰ２）、ＮチャネルＭＯＳトランジスタ（Ｎ１またはＮ２）のソース・ドレイン間電圧はＶＣＣ−Ｖthに抑えられる。
【００５１】
以上の実施形態では、ＭＯＳトランジスタスイッチの前段にインバータ回路が配置されている場合に関して説明を進めてきたが、他の論理回路、例えばＮＯＲ回路やＮＡＮＤ回路についても第１〜第３いすれかの実施形態を適用して、回路中スイッチング素子として作用するＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタのソース・ドレイン間電圧をＶＣＣ−Ｖthに抑えることができる。
【００５２】
図４は、本発明の第４の実施形態に係るＮＯＲ回路とＭＯＳトランジスタスイッチを組み合わせた構成の回路図である。この実施形態ではＮチャネルＭＯＳトランジスタの耐圧のみが電源電圧ＶＣＣよりも低い場合の回路構成であり、３つのＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２，Ｐ２と５つのＮチャネルＭＯＳトランジスタＮ１１，Ｎ１２，Ｎ２，Ｎ１ａ，Ｎ２ａからなる。
【００５３】
図４において、ＮＯＲ回路ＮＯＲ１は次のように構成されている。電源ＶＣＣ−接地電位間にトランジスタＰ１１，Ｐ１２，Ｎ１ａ，Ｎ１１が直列に接続されている。また、トランジスタＮ１２がトランジスタＮ１１のドレイン・ソースと並列に接続されている。トランジスタＰ１１とＮ１１のゲートは共通に入力ノードＩＮ１に接続されている。トランジスタＰ１２とＮ１２のゲートは共通に入力ノードＩＮ２に接続されている。
【００５４】
ＮＯＲ出力ノードはゲートがＶＣＣに接続されたトランジスタＮ１ａの電流通路を隔てて２つに分かれている。すなわち、トランジスタＮ１ａの電流通路の一端とトランジスタＰ１２との接続点を出力ノードＡ、トランジスタＮ１ａの電流通路の他端とトランジスタＮ１１との接続点を出力ノードＢとしている。
【００５５】
ＭＯＳトランジスタスイッチＳＷ４は前記図１のＳＷ１と同様に接続されている。すなわち、トランジスタＰ２は、その電流通路をＮＯＲ回路の出力ノードＡとスイッチＳＷ４の出力ノードＯＵＴとの間に挿入している。トランジスタＮ２及びＮ２ａは、その電流通路をＮＯＲ回路の出力ノードＢとスイッチＳＷ４の出力ノードＯＵＴとの間に直列に挿入している。トランジスタＰ２，Ｎ２それぞれのゲートには相補なクロック信号ＣＬＫ，ＣＬＫｂが供給される。トランジスタＮ２ａのゲートはＶＣＣに接続される。上記出力ノードＯＵＴは容量負荷Ｃ０を駆動する信号の供給端部となる。
【００５６】
上記第４の実施形態においても第１の実施形態と同様に、回路中スイッチング素子として作用するＮチャネルＭＯＳトランジスタ（Ｎ１１，Ｎ１２，Ｎ２）それぞれのソース・ドレイン間電圧をＶＣＣ−Ｖthに抑えることができる。
【００５７】
図５は、本発明の第５の実施形態に係るＮＡＮＤ回路とＭＯＳトランジスタスイッチを組み合わせた構成の回路図である。この実施形態もＮチャネルＭＯＳトランジスタの耐圧のみが電源電圧ＶＣＣよりも低い場合の回路構成であり、３つのＰチャネルＭＯＳトランジスタＰ２１，Ｐ２２，Ｐ２と５つのＮチャネルＭＯＳトランジスタＮ２１，Ｎ２２，Ｎ２，Ｎ１ａ，Ｎ２ａからなる。
【００５８】
図５において、ＮＡＮＤ回路ＮＡＮＤ１は次のように構成されている。電源ＶＣＣ−接地電位間にトランジスタＰ２１，Ｎ１ａ，Ｎ２１，Ｎ２２が直列に接続されている。また、トランジスタＰ２２がトランジスタＰ２１のソース・ドレインと並列に接続されている。トランジスタＰ２１とＮ２１のゲートは共通に入力ノードＩＮ１に接続されている。トランジスタＰ２２とＮ２２のゲートは共通に入力ノードＩＮ２に接続されている。
【００５９】
ＮＡＮＤ出力ノードはゲートがＶＣＣに接続されたトランジスタＮ１ａの電流通路を隔てて２つに分かれている。すなわち、トランジスタＮ１ａの電流通路の一端とトランジスタＰ２１との接続点を出力ノードＡ、トランジスタＮ１ａの電流通路の他端とトランジスタＮ２１との接続点を出力ノードＢとしている。
【００６０】
ＭＯＳトランジスタスイッチＳＷ５は前記図１のＳＷ１と同様に接続されている。すなわち、トランジスタＰ２は、その電流通路をＮＡＮＤ回路の出力ノードＡとスイッチＳＷ５の出力ノードＯＵＴとの間に挿入している。トランジスタＮ２及びＮ２ａは、その電流通路をＮＯＲ回路の出力ノードＢとスイッチＳＷ５の出力ノードＯＵＴとの間に直列に挿入している。トランジスタＰ２，Ｎ２それぞれのゲートには相補なクロック信号ＣＬＫ，ＣＬＫｂが供給される。トランジスタＮ２ａのゲートはＶＣＣに接続される。上記出力ノードＯＵＴは容量負荷Ｃ０を駆動する信号の供給端部となる。
【００６１】
上記第５の実施形態においても第１の実施形態と同様に、回路中スイッチング素子として作用するＮチャネルＭＯＳトランジスタ（Ｎ２１，Ｎ２２，Ｎ２）それぞれのソース・ドレイン間電圧をＶＣＣ−Ｖthに抑えることができる。
【００６２】
図６は、本発明の第１の実施形態の回路を適用した応用例を示す回路図である。回路内部は外部電源電圧（例えば３．３Ｖ）を降圧した降圧電源電圧ＶＤＤ（例えば２．５Ｖ）で動作する。当然回路保証もこのＶＤＤに基いた設計である。信号Ｄａｔａは降圧電源電圧の回路（ここではインバータＩＶｄが代表的に示されている）を介してレベルシフト回路に供給される。
【００６３】
レベルシフト回路は、ソースに外部電源電圧ＶＣＣが供給され互いのドレインとゲートが交差接続されたＰチャネルＭＯＳトランジスタＱｐ１、Ｑｐ２と、このＱｐ１のドレインと接地電位間に直列に接続されたＮチャネルＭＯＳトランジスタＱｎ１、Ｑｎ２、及び、上記トランジスタＱｐ２のドレインと接地電位間に直列に接続されたＮチャネルＭＯＳトランジスタＱｎ３、Ｑｎ４を有する。トランジスタＱｎ１とＱｎ３のゲートにはＶＣＣが与えられ、トランジスタＱｎ２、Ｑｎ４の各ゲートには、信号ＤａｔａのＩＶｄを介した反転信号、直接の信号Ｄａｔａがそれぞれ与えられる。
【００６４】
トランジスタＱｐ２のドレインから図１の回路の入力ノードＩＮに、降圧電源電圧回路のインバータＩＶｄを介した信号Ｄａｔａと同相でかつ外部電源電圧ＶＣＣにレベルシフトされた信号が供給される。これにより、ＣＬＫ／ＣＬＫｂに同期して、信号Ｄａｔａに応じた外部電源電圧レベルの信号が例えば出力パッドに繋がる出力ノードＯＵＴに得られる。
【００６５】
一般に外部出力の最終段のトランジスタは他の内部と比べてレイアウト面積が大きくなるため、本発明の構成を適用することにより、レイアウト面積を削減することができる。また、クロック信号のエッジから出力までの伝達遅延も短く抑えられる。
【００６６】
以上各実施形態によれば、最小限の要所にバリアトランジスタを設けることにより、耐圧がＶＣＣよりも低いトランジスタのソース・ドレイン間にかかる最大電圧をＶＣＣ−Ｖthに制限することが可能である。インバータ、ＮＯＲ、ＮＡＮＤの回路以外にもＭＯＳトランジスタスイッチの前段がＣＭＯＳトランジスタロジック回路で構成されるとき、同様な回路構成をとることにより対策を行うことが可能である。
【００６７】
すなわち、上述の回路構成を採用することにより素子数の増加と出力電圧の充放電速度の低下を最小限抑えつつ、トランジスタのソース・ドレイン間にかかる電圧を供給される電源電圧より小さく抑えることが可能である。なお、上記バリアトランジスタのゲートレベルは、対象となるトランジスタの信頼性が確保できる範囲内ならば任意の値をとり得る。
【００６８】
【発明の効果】
以上、説明したように、本発明によれば、バリアトランジスタを最小限の要所に設けたので、回路内のスイッチングトランジスタのソース・ドレイン間電圧を電源電圧より小さく抑えつつ、素子数の増加と充放電速度の低下を最小限に抑えることができるＭＯＳ型半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るインバータとＭＯＳトランジスタスイッチを組み合わせた構成の回路図。
【図２】本発明の第２の実施形態に係るインバータとＭＯＳトランジスタスイッチを組み合わせた構成の回路図。
【図３】本発明の第３の実施形態に係るインバータとＭＯＳトランジスタスイッチを組み合わせた構成の回路図。
【図４】本発明の第４の実施形態に係るＮＯＲ回路とＭＯＳトランジスタスイッチを組み合わせた構成の回路図。
【図５】本発明の第５の実施形態に係るＮＡＮＤ回路とＭＯＳトランジスタスイッチを組み合わせた構成の回路図。
【図６】図６は、本発明の第１の実施形態の回路を適用した応用例を示す回路図。
【図７】従来の技術に係るインバータとＭＯＳトランジスタスイッチを組み合わせた回路図。
【図８】図７の回路に対してＮチャネルＭＯＳトランジスタのソース・ドレイン間にかかる電圧を下げる回路構成を示す回路図。
【符号の説明】
Ｐ１，Ｐ２，Ｐ１ａ，Ｐ２ａ…ＰチャネルＭＯＳトランジスタ
Ｎ１，Ｎ２，Ｎ１ａ，Ｎ２ａ…ＮチャネルＭＯＳトランジスタ
ＩＶ１，ＩＶ２，ＩＶ３…インバータ
ＮＯＲ１…ＮＯＲ回路
ＮＡＮＤ１…ＮＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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