(57)【特許請求の範囲】
【請求項１】
第２フォーマットのフレームの整数倍の時間長を有するフレームに集中配置された第１フォーマットのデータを、複数フレームに分散配置されるように前記第２フォーマットのデータに変換するデータ変換回路において、
前記変換のための媒体となるデュアルポートＲＡＭを備え、
前記デュアルポートＲＡＭに対する読出し上位アドレスを前記第２フォーマットのフレームの構成単位ごとに順次に遷移させる手段と、
前記デュアルポートＲＡＭに対する読出し下位アドレスを前記第２フォーマットのフレーム内では該フレームの番号に固定とする手段と、
前記デュアルポートＲＡＭに対する書込みアドレスを前記データの書込み後最少遅延時間で読み出せるように前記分散配置単位ごとに遷移させる手段と
を設けたことを特徴とするデータ変換回路。
【請求項２】
地上側フレームのＮ倍の時間長を有する無線側フレームに集中配置された無線側フォーマットのデータを複数フレームに分散配置されるように地上側フォーマットのデータに変換する衛星通信におけるデータ変換回路において、
前記変換のための媒体となるデュアルポートＲＡＭと、
前記無線側フレームの整数倍の周期を有する無線側フレーム分周信号を発生する分周回路と、
前記地上側フレームを構成するタイムスロット対応に地上側上位アドレスを順次に発生し、また地上側フレーム信号に応答して前記地上側上位アドレスをリセットする地上側上位アドレス制御部と、
前記地上側フレーム信号を受けるごとにカウントアップして地上側下位アドレスを発生し、また前記無線側フレーム分周信号を受けると前記地上側下位アドレスをリセットする地上側下位アドレス制御部と、
桁上げ信号を受けると前記無線側フレーム対応の無線側上位アドレスを順次に発生し、また無線側フレーム信号に応答して前記無線側上位アドレスをリセットする無線側上位アドレス制御部と、
前記地上側フレーム信号を受信すると前記地上側下位アドレスに１つ加算した値をベースにカウントアップした無線側下位アドレスを発生し、（Ｎ−１）回目のカウントアップ時には前記桁上げ信号を前記無線側上位アドレス制御部に出力する無線側下位アドレス制御部と
を有し、前記無線側上位アドレスと前記無線側下位アドレスとで指定される前記デュアルポートＲＡＭのアドレスに前記無線側フォーマットのデータを書き込み、前記地上側上位アドレスと前記地上側下位アドレスとで指定される前記デュアルポートＲＡＭのアドレスから前記地上側フォーマットのデータを読み出すことを特徴とするデータ変換回路。
【請求項３】
地上側フレームのＮ倍の時間長を有する無線側フレームに集中配置され、非データ部分を含んだ無線側フォーマットのデータを複数フレームに分散配置されるように地上側フォーマットのデータに変換する衛星通信におけるデータ変換回路において、
書込みイネーブル信号に応答してデータの書込みを行い、読出しイネーブル信号に応答してデータの読出しを行って前記変換のための媒体となるデュアルポートＲＡＭと、
無線側フレーム信号が入力すると前記非データ部分のタイムスロット部分では前記書込みイネーブル信号をディセーブルとし、データ部分のタイムスロットだけ前記書込みイネーブル信号をイネーブルとする書込みイネーブル制御部と、
地上側フレーム信号が入力すると前記非データ部分のタイムスロット部分では前記読出しイネーブル信号をディセーブルとし、データ部分のタイムスロットだけ前記読出しイネーブル信号をイネーブルとする読出しイネーブル制御部と、
前記無線側フレームの整数倍の周期を有する無線側フレーム分周信号を発生する分周回路と、
前記地上側フレームを構成するタイムスロット対応に地上側上位アドレスを順次に発生するが、前記非データ部分のタイムスロットについては不要な地上側上位アドレスを発生し、地上側フレーム信号に応答して前記地上側上位アドレスをリセットする地上側上位アドレス制御部と、
前記地上側フレーム信号を受けるごとにカウントアップして地上側下位アドレスを発生し、また前記無線側フレーム分周信号を受けると前記地上側下位アドレスをリセットする地上側下位アドレス制御部と、
桁上げ信号を受けると前記無線側フレーム対応の無線側上位アドレスを順次に発生するが、前記非データ部分のタイムスロットについては不要な無線側上位アドレスを発生し、また無線側フレーム信号に応答して前記無線側上位アドレスをリセットする無線側上位アドレス制御部と、
前記地上側フレーム信号を受信すると前記地上側下位アドレスに１つ加算した値をベースにカウントアップした無線側下位アドレスを発生し、（Ｎ−１）回目のカウントアップ時には前記桁上げ信号を前記無線側上位アドレス制御部に出力する無線側下位アドレス制御部と
を有し、前記無線側上位アドレスと前記無線側下位アドレスとで指定される前記デュアルポートＲＡＭのアドレスに前記無線側フォーマットのデータを書き込み、前記地上側上位アドレスと前記地上側下位アドレスとで指定される前記デュアルポートＲＡＭのアドレスから前記地上側フォーマットのデータを読み出すことを特徴とするデータ変換回路。
【請求項４】
前記無線側下位アドレス制御部は、
前記地上側下位アドレスがセットされると１つだけ加算するアダーと、
前記地上側フレーム信号に応答してLOAD信号とENABLE信号とを発生するタイミング信号発生回路と、
前記アダーにセットされている値が前記LOAD信号とENABLE信号に応答して前記地上側フレーム信号ごとに設定され、該設定された値から（Ｎ−１）回カウントアップしていくことにより前記無線側下位アドレスを発生するカウンタと
で構成されることを特徴とする請求項２または請求項３に記載のデータ変換回路。
【請求項５】
前記地上側下位アドレス制御部は、前記無線側フレーム分周信号によってリセットされ、地上側フレーム信号が入力すると前記地上側下位アドレスを出力するカウンタで構成されることを特徴とする請求項２ないし請求項４のいずれかに記載のデータ変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ変換回路、特に通信衛星と地上間の無線通信等において、デュアルポートＲＡＭを介して無線側フォーマットのデータから地上側フォーマットのデータに変換するデータ変換回路に関する。
【０００２】
【従来の技術】
近年、通信技術の発達により衛星通信を使用する無線通信が普及してきている。斯る衛星通信においては、通信衛星から無線により送られて来るデータを地上通信用のフォーマットに変換する必要がある。このようなフォーマット変換は、時分割多元接続（ＴＤＭＡ）方式の衛星通信用交換機では、ＴＤＭＡ伸長バッファを設けて行うの一般的であり、通話路メモリとは別の装置を必要としていた。
【０００３】
この問題を解消した従来技術の例が特開昭６０−２１４６９７号公報に「フォーマット変換機能付き時間スイッチ」（従来技術１）として開示されている。本技術では、１ＴＤＭＡフレームごとに交互に書込みと読出しを行う２面の通話路メモリから成る時間スイッチメモリを採用している。第１のカウンタが時間スイッチメモリへシーケンシャル書込みアドレスを出力する。第２のカウンタが１ＴＤＭＡフレームにおけるフレーム番号を発生し、制御メモリが読出しチャネル番号を発生する。加算回路はフレーム番号と読出しチャネル番号とを加算して時間スイッチメモリへ読出しアドレスとして出力する。
【０００４】
上述した従来技術１は、このように時間スイッチメモリにフォーマット変換機能を具備することによって、通話路メモリをＴＤＭＡフォーマット変換に共用し、したがって通話路メモリとは別の装置を不要化したものである。
【０００５】
しかしながら、従来技術１では、無線側フレーム毎に交互に２面メモリの書込みと読出しが行われるため、無線側フレーム毎に２面メモリの面切替えをする必要があるので、フォーマット交換には必ず無線フレーム分の遅延が生じてしまう。したがって、この回路を音声回線に使用した場合には、遅延量が大きくエコーが大きくなり、音声品質（音質）を劣化させてしまうこととなるにいう問題点がある。更に、無線通信をする相手側の装置にも同じ回路が使用されるために、送信と受信で２倍の遅延量が生じ、音質劣化が一層大きくなってしまう。
【０００６】
この問題を解決した以下のような技術（従来技術２）が知られている。このデータ変換回路ではデュアルポートＲＡＭで二面メモリを構成し、読出し側（地上側）フォーマットの整数倍の時間長を持つ書込み側（無線側）フォーマットから、地上側フォーマットにデータフォーマット変換する際に、無線側のタイムスロットデータを二面メモリへの書込みが終了し次第、無線側フレームの終了を待たずに二面メモリの面切替えを地上フォーマットのタイムスロットデータ単位に行い、地上側タイムスロットにデータを読み出す。そうすることにより、無線側フォーマットから地上側フォーマットへのデータフォーマット変換に要する遅延時間を最小化し、不要なエコーの発生を防ぎ音声品質の向上を実現するもである。
【０００７】
無線側フォーマットと地上側フォーマットの一般的なデータフォーマット変換のイメージを図７に示す。この例では、図７に示すように、無線側フォーマットは、フレーム周期が4ms、１フレームが６４タイムスロットV00〜V63、１タイムスロットが１２８ビットのデータにより構成され、地上側フォーマットは、フレーム周期が125μs、１フレームが６４タイムスロットU00〜U63、１タイムスロットが４ビットのデータにより構成される場合である。
【０００８】
無線側フォーマットにおける１つのタイムスロット、例えばV00に集中配置された１２８ビットは、地上側フォーマットにおける125μs後から連続する３２個のフレームの各タイムスロットU00に４ビットづつ分散配置される。
【０００９】
図８は、図７に示したフォーマット変換を実現するための従来技術２を示すブロック図である。図８に示すデータ変換回路は、データを一時保管するデュアルポートＲＡＭ２１と、シリアルな入力データをパラレルなデータに変換するシリアル・パラレル変換部２２と、無線側フレーム内のチャンネルに相当するアドレスを発生する無線側上位アドレス制御部２３と、無線側フレームのチャンネル内アドレスを発生する無線側下位アドレス制御部２４と、無線側フレームの２倍の周期の信号を発生する1/2分周回路２５と、地上側下位アドレス発生用のカウンタのスタートタイミングを生成するカウンタスタート・タイミング発生部２６と、デュアルポートＲＡＭ１からのパラレルな出力データをシリアルなデータに変換するパラレル・シリアル変換部２７と、地上側フレームのチャンネルに相当するアドレスを発生する地上側上位アドレス制御部２８と、地上側フレームをカウントする地上側下位アドレス制御部２９とにより構成されている。
【００１０】
デュアルポートＲＡＭ２１は４０９６ワード×４ビット／ワード構成であり、この例ではデータ入出力は４ビットパラレルとしているが、例えば、アドレスを２本追加してデュアルポートＲＡＭ２１の深さを４倍にし、シリアルなデータ入出力としても差し支えない。
【００１１】
以下、この例の動作について説明する。入力されたシリアルな無線側フォーマットデータ信号100は、シリアル・パラレル変換部２２でパラレル変換され、デュアルポートＲＡＭ２１に格納される。このときの書込みアドレスは、無線側上位アドレス制御部２３から出力されるアドレス信号106と、無線側下位アドレス制御部２４から出力されるアドレス信号107とにより指定される。無線側フォーマットと無線側上位アドレス信号106および無線側下位アドレス信号107の関係は図９の上部に示すようになる。すなわち、無線側下位アドレス107はタイムスロット内で0〜31というようにカウントアップされる。
【００１２】
図１０は無線側下位アドレス制御部２４の構成を示す。図１０において、タイミング信号発生回路４４は、無線側フレーム信号102が入力するごとにENABLE信号を発生し、また無線側フレーム1/2分周信号108が入力するとLOAD信号を発生する。無線側フレーム1/2分周信号108の周期は無線側フレーム信号102の周期の2倍である。1/64カウンタ４５は、ENABLE信号とLOAD信号の入力がある場合は、無線側システムクロック101に同期して、図９の上部に示したように0〜31の遷移を３２回繰り返す無線側下位アドレス107を発生する。また、ENABLE信号のみの入力がある場合は、図９の上部に示したように、32〜63の遷移を３２回繰り返す無線側下位アドレス107を発生する。無線側下位アドレス制御部２４は、無線側フレーム1/2分周信号108の入力ごとに、このような動作を繰り返す。
【００１３】
読出し側では、地上側上位アドレス制御部８および地上側下位アドレス制御部２９により指定されるアドレスのデータがデュアルポートＲＡＭ２１から読み出される。このとき、地上側フォーマットと、地上側上位アドレス111および地上側下位アドレス112との関係は図９の下部に示すようになる。すなわち、地上側上位アドレス111は、各地上フォーマットのタイムスロットU00〜U63に対応して0〜63と遷移し、地上側下位アドレス112は、各地上フォーマットの２タイムスロットごとに３２回遷移するが、その値は地上側フォーマットの位置によって異なる。図９に示すように、左端から３つ目の地上フォーマットでは、地上側下位アドレス112の値は1，0，63，62・・・34となり、2〜33は欠番となる。
【００１４】
地上側下位アドレス制御部２９の回路構成を図１１に示す。図１１において、アドレス発生用の1/64カウンタ９２が（無線側フレーム長／地上側フレーム長）個用意されており、無線側で２タイムスロット毎のデータ書込みが終了し次第、カウンタスタート・タイミング部６から地上側下位アドレス制御部２９にカウンタスタート信号109が出力される。これに応答して、該当する２タイムスロット用の1/64カウンタ９２がリセットされ、以後125μs（＝地上フレーム長）毎にカウントアップされる。32→1セレクタ９３は、地上フレーム内の各２タイムスロット毎に1/64カウンタ９２の出力を切り替えて、地上側下位アドレス112を発生する。
【００１５】
デュアルポートＲＡＭ２１から読み出されたデータ110は、パラレル・シリアル変換部２７でシリアル変換され、地上側フォーマットデータ信号103として出力される。以上のようにして、遅延最短のデータフォーマット変換を実現している。
【００１６】
【発明が解決しようとする課題】
しかしながら、上述した従来技術２では、読出し側（地上側）の下位アドレスを地上側フォーマット内の２タイムスロットごとに切り替えることにより、遅延時間の最少化を図ったフォーマット変換を実現しているが、図１１に示したように地上側下位アドレス制御部９が複雑化し、また多数のカウンタとセレクタが必要になるため、回路規模が大きくなるという問題点がある。
【００１７】
本発明の主な目的は、無線側フォーマットから地上側フォーマットへのデータ変換に要する遅延の最少化と、その機能実現に伴う回路規模増加分の最少化とを両立させたデータ変換回路を提供することにある。
【００１８】
【課題を解決するための手段】
第１の本発明のデータ変換回路は、地上側フレームのＮ倍の時間長を有する無線側フレームに集中配置された無線側フォーマットのデータを複数フレームに分散配置されるように地上側フォーマットのデータに変換する衛星通信におけるデータ変換回路において、データ変換のための媒体となるデュアルポートＲＡＭと、無線側フレームの整数倍の周期を有する無線側フレーム分周信号を発生する分周回路と、地上側フレームを構成するタイムスロット対応に地上側上位アドレスを順次に発生し、また地上側フレーム信号に応答して地上側上位アドレスをリセットする地上側上位アドレス制御部と、地上側フレーム信号を受けるごとにカウントアップして地上側下位アドレスを発生し、また無線側フレーム分周信号を受けると地上側下位アドレスをリセットする地上側下位アドレス制御部と、桁上げ信号を受けると無線側フレーム対応の無線側上位アドレスを順次に発生し、また無線側フレーム信号に応答して無線側上位アドレスをリセットする無線側上位アドレス制御部と、地上側フレーム信号を受信すると地上側下位アドレスに１つ加算した値をベースにカウントアップした無線側下位アドレスを発生し、（Ｎ−１）回目のカウントアップ時には桁上げ信号を無線側上位アドレス制御部に出力する無線側下位アドレス制御部とを有し、無線側上位アドレスと無線側下位アドレスとで指定されるデュアルポートＲＡＭのアドレスに無線側フォーマットのデータを書き込み、地上側上位アドレスと地上側下位アドレスとで指定されるデュアルポートＲＡＭのアドレスから地上側フォーマットのデータを読み出すことを特徴とする。
【００１９】
本発明では、読出し側（地上側）の下位アドレスは、地上側フレーム内で固定（フレーム毎にカウントアップ）し、代わりに書込み側（無線側）のアドレスを無線側のタイムスロットごとに遷移させることにより、書込みアドレスを無線側タイムスロットごとに変えて、遅延時間の最少化を図ったフォーマット変換を実現している。つまりは、デュアルポートＲＡＭへのデータ書込み時に、必要なデータの並び替えを済ませておき、デュアルポートＲＡＭからデータを読み出し後ではデータの並び替えを不要化したのである。そのことにより、従来は多数必要であった地上側下位アドレス発生用のカウンタおよび、そのセレクト回路を削減でき、同じ遅延最短のフォーマット変換用の回路をより小さい回路規模で実現できるようになる。
【００２０】
第２の本発明のデータ変換回路は、地上側フレームのＮ倍の時間長を有する無線側フレームに集中配置され、非データ部分を含んだ無線側フォーマットのデータを複数フレームに分散配置されるように地上側フォーマットのデータに変換する衛星通信におけるデータ変換回路において、書込みイネーブル信号に応答してデータの書込みを行い、読出しイネーブル信号に応答してデータの読出しを行ってデータ変換のための媒体となるデュアルポートＲＡＭと、無線側フレーム信号が入力すると非データ部分のタイムスロット部分では書込みイネーブル信号をディセーブルとし、データ部分のタイムスロットだけ書込みイネーブル信号をイネーブルとする書込みイネーブル制御部と、地上側フレーム信号が入力すると非データ部分のタイムスロット部分では読出しイネーブル信号をディセーブルとし、データ部分のタイムスロットだけ読出しイネーブル信号をイネーブルとする読出しイネーブル制御部と、無線側フレームの整数倍の周期を有する無線側フレーム分周信号を発生する分周回路と、地上側フレームを構成するタイムスロット対応に地上側上位アドレスを順次に発生するが、非データ部分のタイムスロットについては不要な地上側上位アドレスを発生し、地上側フレーム信号に応答して地上側上位アドレスをリセットする地上側上位アドレス制御部と、地上側フレーム信号を受けるごとにカウントアップして地上側下位アドレスを発生し、また無線側フレーム分周信号を受けると地上側下位アドレスをリセットする地上側下位アドレス制御部と、桁上げ信号を受けると無線側フレーム対応の無線側上位アドレスを順次に発生するが、非データ部分のタイムスロットについては不要な無線側上位アドレスを発生し、また無線側フレーム信号に応答して無線側上位アドレスをリセットする無線側上位アドレス制御部と、地上側フレーム信号を受信すると地上側下位アドレスに１つ加算した値をベースにカウントアップした無線側下位アドレスを発生し、（Ｎ−１）回目のカウントアップ時には桁上げ信号を無線側上位アドレス制御部に出力する無線側下位アドレス制御部とを有し、無線側上位アドレスと無線側下位アドレスとで指定されるデュアルポートＲＡＭのアドレスに無線側フォーマットのデータを書き込み、地上側上位アドレスと地上側下位アドレスとで指定されるデュアルポートＲＡＭのアドレスから地上側フォーマットのデータを読み出すことを特徴とする。
【００２１】
本発明では、第１の発明による作用の上に、デュアルポートＲＡＭに対するイネーブル信号の出力を制御することによって、無線側フレームに制御信号用等のように非データ部分を含んでいても、その部分を除外した形でデータ変換を行えるという作用を有する。
【００２２】
【発明の実施の形態】
本発明のデータ変換回路は、第２フォーマットのフレームの整数倍の時間長を有するフレームに集中配置された第１フォーマットのデータを、複数フレームに分散配置されるように第２フォーマットのデータに変換するデータ変換回路であって、データ変換のための媒体となるデュアルポートＲＡＭを備え、デュアルポートＲＡＭに対する読出し上位アドレスを第２フォーマットのフレームの構成単位ごとに順次に遷移させる手段と、デュアルポートＲＡＭに対する読出し下位アドレスを第２フォーマットのフレーム内では該フレームの番号に固定とする手段と、デュアルポートＲＡＭに対する書込みアドレスをデータの書込み後最少遅延時間で読み出せるように分散配置単位ごとに遷移させる手段とを設けたことを特徴とするものである。
【００２３】
【実施例】
次に、本発明の実施例につて図面を参照しながら説明する。
【００２４】
本発明についても、従来技術２におけるのと同様に、無線側フォーマットと地上側フォーマットの一般的なデータフォーマット変換のイメージを示す図７が適用される。図７において、無線側フォーマットは、フレーム周期ｍが4ms、１フレームが６４タイムスロットV00〜V63、１タイムスロットが１２８ビットのデータにより構成され、地上側フォーマットは、フレーム周期が125μs、１フレームが６４タイムスロットU00〜U63、１タイムスロットが４ビットのデータにより構成される。
【００２５】
無線側フォーマットにおける１つのタイムスロット、例えばV00に集中配置された１２８ビットは、地上側フォーマットにおける125μs後から連続する３２個のフレームの各タイムスロットU00に４ビットづつ分散配置される。上述の無線側フォーマットと地上側フォーマット間における、このようなデータ変換では、２個の無線側フレームに対して６４個の地上側フレームを対応させる必要がある。１つの無線側フレームの周期でアドレスを遷移させると、データの上書き、つまり読み出す前に新しいデータが書き込まれてしまう現象が生じるため、２つの無線側フレーム単位で遷移させなければならないからである。
【００２６】
本発明では、読出し側（地上側）の下位アドレスを地上側フレーム内で固定、すなわち地上側フレーム単位でカウントアップし、代わりに書込み側（無線側）の下位アドレスを、無線側フォーマットのタイムスロットごとにデュアルポートＲＡＭ１へロードすることにより、遅延最短のフォーマット変換を実現している。
【００２７】
本発明の一実施例を示す図１を参照すると、このデータ変換回路は、データを一時保管するデュアルポートＲＡＭ１と、シリアルな入力データをパラレルなデータに変換するシリアル・パラレル変換部２と、無線側フレーム内のチャンネルに相当するアドレスを発生する無線側上位アドレス制御部３と、無線側フレームのチャンネル内アドレスを発生する無線側下位アドレス制御部４と、無線側フレームの２倍の周期の信号を発生する1/2分周回路５と、デュアルポートＲＡＭ１からのパラレルな出力データをシリアルなデータに変換するパラレル・シリアル変換部７と、地上側フレームのチャンネルに相当するアドレスを発生する地上側上位アドレス制御部８と、地上側フレームをカウントする地上側下位アドレス制御部９とにより構成されている。図８に示した従来技術２のデータ変換回路からカウンタスタート・タイミング発生部２６が除去されていることに留意されたい。
【００２８】
デュアルポートＲＡＭ１は４０９６ワード×４ビット／ワード構成であり、この例ではデータ入出力は４ビットパラレルとしているが、例えば、アドレスラインを２本追加してデュアルポートＲＡＭ１の深さを４倍にし、シリアルなデータ入出力としても差し支えない。
【００２９】
無線側下位アドレス制御部４は、地上側フレーム信号105を受信すると、無線側システムクロック102に応答して、地上側下位アドレス制御部９が出力する地上側下位アドレス112に１つ加算した値をベースに３１カウントアップした無線側下位アドレス107を発生する。３１回目のカウントアップ時には桁上げ信号を無線側上位アドレス制御部３に出力する。
【００３０】
無線側上位アドレス制御部３は、無線側下位アドレス制御部４から桁上げ信号を受けると、無線側システムクロック102に応答して0〜63の無線側上位アドレス106を発生する。また、無線側フレーム信号101に応答して無線側上位アドレス106をリセットする。
【００３１】
地上側下位アドレス制御部９は、地上側フレーム信号105を受けるごとにカウントアップして地上側下位アドレス112を発生する。また無線側フレーム1/2分周信号108を受けるとリセットする。無線側フレーム1/2分周信号108は無線側フレームの周期の２倍の周期を有するので、地上側下位アドレス制御部９は、0〜63の地上側下位アドレス112を発生することになる。
【００３２】
地上側上位アドレス制御部８は、地上側システムクロック104に応答して地上側フォーマットのタイムスロットU00〜U63対応に地上側上位アドレス111を発生する。また地上側フレーム信号105に応答して地上側上位アドレス111をリセットする。
【００３３】
以下、この実施例の動作について説明する。入力されたシリアルな無線側フォーマットデータ信号100は、シリアル・パラレル変換部２で４ビットのデータ109にパラレル変換され、デュアルポートＲＡＭ１に書き込まれる。このときの書込みアドレスは、無線側上位アドレス制御部３から出力される無線側上位アドレス106と、無線側下位アドレス制御部４から出力される無線側下位アドレス107とにより指定される。無線側フォーマットと無線側上位アドレス106および無線側下位アドレス107の関係は図２の上部に示すようになる。
【００３４】
図２において、例えば無線側下位アドレス107の1〜32とは、無線側上位アドレス106が“0”のときに無線側下位アドレス107が1〜32と遷移し、また無線側上位アドレス106が“1”のときに無線側下位アドレス107が1〜32と遷移することを表す。すなわち、無線側下位アドレス107は無線側上位アドレス106内で３２回遷移するが、その値は地上側フォーマットごとに１つずれている。例えば、１番目の地上側フォーマットでは無線側下位アドレス107は1〜32、２番目の地上側フォーマットでは無線側下位アドレス107は2〜33となっている。
【００３５】
図２において、各地上側フレームの番号を0〜63（図２における地上側下位アドレス106の値でもある）とすると、遅延最短でフォーマット変換するには、例えば、無線側フォーマットのタイムスロットV02のデータを地上側下位アドレス112が“1”の時にデュアルポートＲＡＭ１に１２８ビット書き込み、2〜33の地上側下位アドレス112で４ビットずつ読み出すようにすればよい。従って、タイムスロットV02のデータをデュアルポートＲＡＭ１に書き込む際に、無線側下位アドレス107を2〜33としてやればよい。他のタイムスロットについても同様であり、一般に地上側下位アドレス112がｉ（ｉ＝0〜63）のとき、無線側下位アドレス107を(ｉ+1)〜((i+1)+32)にしてやればよい。
【００３６】
この動作を実現する無線側下位アドレス制御部４の回路構成を図３に示す。図３において、地上側下位アドレス112がアダー４１にセットされ、１だけ加算される。タイミング信号発生回路４２は、地上側フレーム信号105に応答して、LOAD信号とENABLE信号とを無線側システムクロック102の同期の下に発生する。これにより、アダー４１にセットされている値が地上側フレーム信号105ごとに1/64カウンタ４３に設定される。1/64カウンタ４３は，設定された値から無線側システムクロック102に同期して３１回カウントアップしていくことにより無線側下位アドレス107を発生する。
【００３７】
無線側下位アドレス制御部４が３１回カウントアップするごとに無線側上位アドレス制御部３に桁上げ信号を出力し、無線側上位アドレス制御部３は無線側上位アドレス106を１つカウントアップする。無線側上位アドレス106は0〜63と遷移するが、無線側フレーム信号101によってリセットされる。
【００３８】
一方、読出し側では、地上側上位アドレス制御部８および地上側下位アドレス制御部９により指定されたアドレスのデータ110がデュアルポートＲＡＭ１から４ビットパラレルで読み出される。このとき、地上側フォーマットと地上側上位アドレス111と地上側下位アドレス112の関係は図３の下部に示すようになる。地上側フレーム内では、地上側下位アドレス112は固定され、その状態で地上側上位アドレス111は0〜63と遷移していることが分かる。デュアルポートＲＡＭ１から読み出されたデータ110は、パラレル・シリアル変換部７でシリアル変換され、地上側フォーマットデータ信号103として出力される。
【００３９】
図４は、地上側下位アドレス制御部９の回路構成を示す。図１１に示した従来の地上側下位アドレス制御部９は回路規模が大きかったが、本発明における地上側下位アドレス制御部９は１つの1/64カウンタ９１のみで足りる。1/64カウンタ９１は、地上側システムクロック104に同期して、無線側フレーム1/2分周信号108によってリセットされ、地上側フレーム信号105がすると地上側下位アドレス112を出力する。
【００４０】
地上側上位アドレス制御部８は、地上側フレーム信号105ごとに、0〜63と遷移する地上側上位アドレス111を地上側システムクロック104に同期して発生する。
【００４１】
本実施例によれば、以上のように、図３に示した無線側下位アドレス制御部４は、従来回路に対して６ビットのアダー１個の追加程度で構成でき、図４に示した地上側下位アドレス制御部９は大幅な回路削減ができるため、データ変換回路全体としても従来技術に対して大幅な回路規模の小型化が実現できる。
【００４２】
【他の実施例】
次に、本発明の他の実施例として、その基本的な構成は上記の実施例と異ならないが、無線側フォーマットおよび地上側フォーマットにデータ以外の部分がある場合、すなわち制御信号部や空白部等を含む場合に対応できるデータ変換回路について説明する。
【００４３】
図５はこの実施例の構成を示す。図１との対比から分かるように、本データ変換回路は、図１に示した本データ変換回路に対して、書込みイネーブル制御部１０と読出しイネーブル制御部１１が追加されたものである。図５における無線側上位アドレス制御部１３および地上側上位アドレス制御部１８以外の構成要素は、図１における同一名称の構成要素と機能が同一であり、その説明は省略する。
【００４４】
書込みイネーブル制御部１０は、無線側フレーム信号101が入力すると、無線側フォーマットに含まれている非データ部分相当のタイムスロット分だけは書込みイネーブル信号114をディセーブルとし、無線側フォーマットに含まれているデータ部分相当のタイムスロット分だけ書込みイネーブル信号114をイネーブルとする。デュアルポートＲＡＭ１は、書込みイネーブル信号114に応答してデータ109の書込みを行う。無線側上位アドレス制御部１３は、無線側フォーマットに含まれている非データ部分相当のタイムスロットについては不要な無線側上位アドレス106を発生し、その余のタイムスロットには、無線側上位アドレス制御部３と同様に正規の無線側上位アドレス106を発生する。
【００４５】
読出しイネーブル制御部１１は、地上側フレーム信号105が入力すると、無線側フォーマットに含まれている非データ部分が分散配置された地上側フォーマットにおけるタイムスロット部分では読出しイネーブル信号115をディセーブルとし、地上側フォーマットに含まれているデータ部分相当のタイムスロット分だけ読出しイネーブル信号115をイネーブルとする。デュアルポートＲＡＭ１は、読出しイネーブル信号115に応答してデータ110の読出しを行う。地上側上位アドレス制御部１８は、地上側フォーマットに含まれている非データ部分相当のタイムスロットについては不要な地上側上位アドレス111を発生し、その余のタイムスロットについては、地上側上位アドレス制御部８と同様に正規の地上側上位アドレス111を発生する。
【００４６】
図６は、本実施例における無線側フォーマットと無線側上位アドレス106および無線側下位アドレス107の関係、並びに地上側フォーマットと地上側上位アドレス111および地上側下位アドレス112の関係を示す。図６は基本的には図２と同様であるが、無線側フォーマットに２タイムスロットの非データ部分を含んでいる。すなわち、無線側フォーマットの１フレームを構成する６４個のタイムスロットの内、６２個のタイムスロットV00〜V61はデータ伝送に使用されるデータ用であるが、２個のタイムスロットC00，C01は制御信号用である。したがって、データ変換回路トしては、タイムスロットV00〜V61のみを使用し、タイムスロットC00とC01は不使用として取り扱う。
【００４７】
本実施例の動作は、非データ部分に対する取扱いを除いて、図１に示し下実施例と異なることがない。入力された無線側フォーマットデータ信号100は、シリアル・パラレル変換部１２で４ビットのデータ109にパラレル変換され、書込みイネーブル制御部10が出力する書込みイネーブル信号114に応答してデュアルポートＲＡＭ１に書き込まれる。書込みイネーブル信号114は、無線側フォーマットの制御信号部を示すタイムスロットC00とC01でディセーブルとなる。
【００４８】
書込みアドレスは、無線側上位アドレス制御部１３から出力される無線側上位アドレス106と、無線側下位アドレス制御部１４から出力される無線側下位アドレス107とにより指定される。無線側上位アドレス106は、図６に示すようにタイムスロットC00とC01ではd.c.（don't  care）と示すように、ディセーブルとなり、タイムスロットV00〜V61に対応して“0〜61”となる。この結果、タイムスロットV00〜V61のデータのみが無線側上位アドレス106（0〜61）と無線側下位アドレス107とにより指定されるデュアルポートＲＡＭ１のアドレスに書き込まれる。
【００４９】
地上側フォーマットのタイムスロット構成は、図６に示すように、タイムスロットU00〜U61の後をBLANKとする。読出し側では、読出しイネーブル制御部11が出力する読出しイネーブル信号115に応答してデュアルポートＲＡＭ１からデータ110が読み出され、パラレル・シリアル変換部１７でシリアル変換され、地上側フォーマットデータ信号103として出力される。読出しイネーブル信号115は、地上側フォーマットのBLANKを示すタイムスロットでディセーブルとなる。
【００５０】
読出しアドレスは、地上側上位アドレス制御部１８から出力される地上側上位アドレス111と地上側下位アドレス制御部１９から出力される地上側下位アドレス112とに指定される。地上側上位アドレス信号111は、図６に示すようにBLANKタイムスロットではd.c.（don't  care）と示すように、ディセーブルとなり、タイムスロットU00〜U61に対応して0〜61となる。このの結果、タイムスロットU00〜U61のデータのみが地上側上位アドレス111（0〜61）と地上側下位アドレス112とにより指定されるデュアルポートＲＡＭ１から読み出される。
【００５１】
このように、本発明によれば、データ変換の対象となるフォーマットが多少変わってもよるフォーマット変換は可能である。
【００５２】
【発明の効果】
以上説明したように、本発明によれば、読出し側（地上側）の下位アドレスを地上フレーム内で固定（フレーム毎にカウントアップ）とし、代わりに書込み側（無線側）のアドレスを無線タイムスロットごとに遷移させることによって遅延最短のフォーマット変換を実現するようにしたため、従来は多数必要であった地上側下位アドレス発生用のカウンタと、そのセレクト回路を削減できる。更に、従来は１タイムスロット分のデータがデュアルポートＲＡＭに書き込まれるごとにその旨を読出し側へカウンタスタート信号により通知していたが、上述の構成を採用したため、その必要がなくなったので、カウンタスタート・タイミング発生部も不要となった。この結果、同じ遅延最少化を図ったフォーマット変換の回路を、より小さい回路規模で実現できるという効果が得られる。
【００５３】
例えば、無線側フレーム長が４msであり、地上側フレーム長が125μsである場合、従来技術によると、図１１に示したように地上側下位アドレス制御部には４０００／１２５＝３２個のカウンタと３２個のセレクタが必要であったが、図４に示したように１つのカウンタで足りることとなる。そして、そのために必要となる追加回路は、図３に示したように無線側下位アドレス制御部への１つのアダーに過ぎない。
【００５４】
なお、本発明が上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【図面の簡単な説明】
【図１】本発明のデータ変換回路の一実施例を示す図
【図２】図１に示した実施例のタイミングチャート
【図３】図１に示した実施例における無線側下位アドレス制御部の構成図
【図４】図１に示した実施例における地上側下位アドレス制御部の構成図
【図５】本発明のデータ変換回路の他の実施例を示す図
【図６】図１に示した実施例のタイミングチャート
【図７】遅延最短フォーマット変換の概念を示す図
【図８】従来のデータ変換回路の一例を示す図
【図９】図８に示した従来例のタイミングチャート
【図１０】図８に示した従来例における無線側下位アドレス制御部の構成図
【図１１】図８に示した従来例における地上側下位アドレス制御部の構成図
【符号の説明】
１，１１，２１      デュアルポートＲＡＭ
２，１２，２２      シリアル・パラレル変換部
３，１３，２３      無線側上位アドレス制御部
４，１４，２４      無線側下位アドレス制御部
５，１５，２５      1/2分周回路
２６                カウンタスタート・タイミング発生部
７，１７，２７      パラレル・シリアル変換部
８，１８，２８      地上側上位アドレス制御部
９，１９，２９      地上側下位アドレス制御部
１０                書込みイネーブル制御部
１１                読出しイネーブル制御部
４１                アダー
４２，４４          タイミング信号発生回路
４３，４５          1/64カウンタ
９１，９２          1/64カウンタ
９３                32→1セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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