(57)【特許請求の範囲】
【請求項１】
位相が順次異なった複数のクロック信号を生成する手段と、各々が出力信号を発生するカスケード接続された複数段のステージとを備え、
前記各々のステージが、前段のステージからの出力信号を制御信号として入力させ、該制御信号を保持し且つ前記複数のクロック信号の相応するクロック信号を入力させたときに前記出力信号を出力するスイッチング素子と、前記スイッチング素子からの出力信号の出力後に該スイッチング素子からの出力信号の発生を抑制するよう前記制御信号を抑圧するクランピング素子と、前記スイッチング素子の出力電極に接続されたプルダウン素子とを有し、
前記クランピング素子がステージの入力電極に接続され、前記前段のステージからの出力信号のプルダウン機能を有し、前記プルダウン素子が前記スイッチング素子に入力されるクロック信号と同一のクロック信号が入力される整流効果を有する素子からなることを特徴とするシフトレジスタ装置。
【請求項２】
前記クランピング素子が、次段のステージからの出力信号で制御されることを特徴とする請求項１に記載のシフトレジスタ装置。
【請求項３】
前記複数段のステージが複数段ずつ複数個のブロックに分割され、クロック信号が前記ブロック単位で順次供給されることを特徴とする請求項１に記載のシフトレジスタ装置。
【請求項４】
請求項１に記載のシフトレジスタ装置を有することを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば液晶ディスプレイ等の表示装置に設置して走査信号を与えるシフトレジスタ装置、およびそのシフトレジスタ装置を備えた表示装置に関するものである。
【０００２】
【従来の技術】
例えばアクティブマトリクス形の液晶表示装置においては、映像信号線（ソース線）と走査信号線（ゲート線）が格子状に設けられ、これら配線の交点に各画素の液晶を駆動する薄膜トランジスタ等のスイッチング素子が設けられている。そして、複数の走査信号線に、これら信号線を順々に走査して一つの走査信号線上の全てのスイッチング素子を一時的に導通状態にする走査信号が与えられる一方、複数の映像信号線には、この走査に同期して映像信号が供給されるようになっている。
【０００３】
この際、複数の走査信号線に対して走査信号を順次供給する役目を果たすのがシフトレジスタである。図７〜図９は従来のシフトレジスタの一例を説明するための図である。このシフトレジスタは多段のステージを有しているが、図７はステージ１段分の回路図、図８はステージ３段分の回路図、図９はタイミングチャートを示すものである。
図７に示すように、各ステージｉ−１，ｉ，ｉ＋１は４つのトランジスタと１つのコンデンサの組み合わせで構成されており、この構成にしたことでこれらトランジスタに余剰なストレスが掛からず、トランジスタの特性が劣化しにくいという利点が得られる。図８に示すように、一つのステージｉに着目すると、前段のステージｉ−１の出力Ｇi-1 にダイオード接続された入力トランジスタ５１が接続され、入力トランジスタ５１の出力電極に出力トランジスタ５２の制御電極およびクランピングトランジスタ５３が接続されている。出力トランジスタ５２の出力電極にプルダウントランジスタ５４が接続されるとともに、出力トランジスタ５２の制御電極と出力電極との間にコンデンサ５５が挿入されている。
【０００４】
上記構成のシフトレジスタにおいては、図８に示すように、位相がシフトした複数のクロック信号ＣＫＡ，ＣＫＢ，ＣＫＣが各ステージｉ−１，ｉ，ｉ＋１の出力トランジスタ５２に入力され、一つのステージのクランピングトランジスタ５３の制御電極には２段後のステージの出力が入力されるようになっている。したがって、図８中に破線で囲んだステージｉにおいて、図９に示すように、その前段の出力Ｇi-1 が"High"レベルの時に入力トランジスタ５１は"ON"となって出力トランジスタ５２の制御電極の電位Ｖbi（制御信号）が立ち上がり、その状態では出力トランジスタ５２が"ON"となるので、出力トランジスタ５２に入力されるクロック信号ＣＫＢが"High"レベルになると、当該ステージの出力Ｇi が"High"レベルとなって出力される。その後、２段後のステージの出力Ｇi+2 が"High"レベルになり、これがクランピングトランジスタ５３の制御電極に入力されると、クランピングトランジスタ５３が"ON"となるため、出力トランジスタ５２の制御電極の電位Ｖbiが立ち下がる。このようにして、各ステージｉ−１，ｉ，ｉ＋１から出力Ｇi-1，Ｇi，Ｇi+1 が順次出力されていくことで、例えば液晶表示装置の走査回路に用いることができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記構成のシフトレジスタにおいて、プルダウン素子はトランジスタで構成されており、連続的に導通させたままでスイッチング動作をさせない状態としている。それでもプルダウントランジスタのゲート電圧は、クランピング素子などを構成する他のトランジスタに比べて小さい電圧に保たれており、連続的に導通させてもストレスが小さいので、基本的に劣化の問題はないはずであった。しかしながら、シフトレジスタを構成する他のトランジスタの劣化が大きく改善される中で、プルダウン素子の劣化が無視できなくなってきた。また、出力の負荷側から漏れ込んでくるノイズの影響でシフトレジスタが誤動作する恐れがあることもわかってきた。
【０００６】
本発明は、上記の課題を解決するためになされたものであって、出力の負荷側から漏れ込んでくるノイズに対して誤動作しにくく、素子の劣化が生じにくいシフトレジスタ装置、およびこのシフトレジスタ装置の採用により表示不良の発生を抑制し得る表示装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために、本発明のシフトレジスタ装置は、位相が順次異なった複数のクロック信号を生成する手段と、各々が出力信号を発生するカスケード接続された複数段のステージとを備え、前記各々のステージが、前段のステージからの出力信号を制御信号として入力させ、該制御信号を保持し且つ前記複数のクロック信号の相応するクロック信号を入力させたときに前記出力信号を出力するスイッチング素子と、前記スイッチング素子からの出力信号の出力後に該スイッチング素子からの出力信号の発生を抑制するよう前記制御信号を抑圧するクランピング素子と、前記スイッチング素子の出力電極に接続されたプルダウン素子とを有し、前記クランピング素子がステージの入力電極に接続され、前記前段のステージからの出力信号のプルダウン機能を有し、前記プルダウン素子が前記スイッチング素子に入力されるクロック信号と同一のクロック信号が入力される整流効果を有する素子からなることを特徴とする。
【０００８】
本発明のシフトレジスタ装置において、スイッチング素子に入力されるクロック信号が"Low"レベルになっている場合、すなわち出力信号が出てはいけない場合、整流効果を有するプルダウン素子の作用によって、"Low"レベルに対して出力部の電圧がプルダウン素子の閾値以上にならないように保持される。その理由は、仮に出力の負荷側から漏れ込んでくるノイズ等の影響で出力部の電圧がプルダウン素子の閾値以上になったときにはプルダウン素子に電流が流れるからである。この作用により、プルダウン素子の閾値以上のノイズはカットされる。また、従来はプルダウントランジスタのゲートに常に電圧が印加されていたのに対し、プルダウン素子に閾値以上の電圧が印加される時間が短いため、素子の劣化も低減することができる。
また、本構成においては、クランピング素子が前段のステージからの出力信号のプルダウン機能を有することによって、出力信号が出てはいけない場合にプルダウン素子の閾値以下の電圧までプルダウンすることができる。
【００１０】
前記クランピング素子が、次段のステージからの出力信号で制御されることが望ましい。
本構成においては、前記制御信号を保持する時間を最短にすることができ、各トランジスタへのストレス印加時間を最短にし、トランジスタの劣化を抑える効果が得られる。
【００１１】
前記複数段のステージが複数段ずつ複数個のブロックに分割され、クロック信号が前記ブロック単位で順次供給されることが望ましい。
本構成においては、クロック信号がブロック単位で順次供給される構成としたことで、他のブロックが動作している間は当該ブロックのクロック信号は"Low"レベルになったままなので、トランジスタの劣化をさらに抑えることができる。
【００１２】
また、本発明の表示装置は、上記のシフトレジスタ装置を有することを特徴とする。本発明によれば、ディスプレイをスキャンする際に用いるシフトレジスタ装置に、本来出てはならない出力パルスがクロックの周期で繰り返し出力される等の動作不良が生じることがないため、表示装置において本来書き換えないはずのタイミングで画像信号が書き換えられてしまう等の表示不良が発生するのを防止することができる。
【００１３】
【発明の実施の形態】
［第１の実施の形態］
以下、本発明の第１の実施の形態を図１ないし図３を参照して説明する。
図１ないし図３は本実施の形態のシフトレジスタ装置を説明するための図であり、このシフトレジスタ装置は、位相が順次異なった複数のクロック信号、特に本実施の形態の場合は位相の異なる２相のクロック信号を生成する手段と、カスケード接続された複数のステージとから構成されている。そのうち、図１はステージ１段分の回路構成図、図２はカスケード接続されたステージ４段分の回路構成図を示すものである。図３は、クロック信号Ａ，Ｂ、出力信号Ｇn-1〜Ｇn+2、およびｎ段目のステージの制御信号の波形Ｘｎとｎ＋１段目のステージの制御信号の波形Ｘｎ+1を示すタイミングチャートである。
【００１４】
図１に示すように、各ステージは４つのトランジスタＴｒ１〜Ｔｒ４と１つのコンデンサＣの組み合わせで構成されている。前段のステージの出力に入力トランジスタＴｒ１が接続され、入力トランジスタＴｒ１の入力電極にクランピングトランジスタＴｒ３（クランピング素子）が接続され、入力トランジスタＴｒ１の出力電極に出力トランジスタＴｒ２（スイッチング素子）の制御電極が接続されている。
【００１５】
そして、出力トランジスタＴｒ２の出力電極に、ダイオード接続されたトランジスタからなるプルダウントランジスタＴｒ４（プルダウン素子）が接続されている。プルダウントランジスタＴｒ４は、出力トランジスタＴｒ２に入力されるクロック信号と同一のクロック信号が入力される整流効果を有する素子である。また、出力トランジスタＴｒ２の制御電極と出力電極との間にコンデンサＣ（スイッチング素子）が挿入されている。このコンデンサＣは、出力トランジスタＴｒ２の制御信号を電位保持するための容量であり、ブートストラップ容量として機能する。
【００１６】
上記構成のステージを有する本実施の形態のシフトレジスタ装置は、２相のクロックで駆動する場合の例であり、図２および図３に示すように、当該ステージｎに対して前段のステージｎ−１からの出力信号Ｇn-1 が制御信号として入力され、この信号がクロック信号Ｂで制御された入力トランジスタＴｒ１を介して出力トランジスタＴｒ２の制御電極に接続されたコンデンサＣに保持される。ここで、出力トランジスタＴｒ２の制御電極に制御信号が保持された状態のときには、出力トランジスタＴｒ２はクロック信号Ａのパルスを出力信号Ｇn として出力する。この出力信号Ｇn は次段のステージｎ＋１に制御信号として入力される。
【００１７】
上述したように、プルダウントランジスタＴｒ４には、出力トランジスタＴｒ２と同一のクロック信号Ａが入力されるようになっている。したがって、出力信号Ｇn の出力時にはクロック信号Ａのパルスが"High"レベルになっているタイミングであり、プルダウントランジスタＴｒ４のダイオードが逆方向であるため、プルダウンの作用はない。一方、出力信号Ｇn を立ち下げるには、クロック信号Ａが立ち下がると、プルダウントランジスタＴｒ４のダイオードが順方向となるため、プルダウン作用を奏する。そして、次にクロック信号Ｂが立ち上がり、次段のステージｎ＋１の出力信号Ｇn+1 が立ち上がると、入力トランジスタＴｒ１とクランピングトランジスタＴｒ３とを通じて出力トランジスタＴｒ２の制御電極に保持されていた制御信号が放電される。
【００１８】
本実施の形態の場合、クロック信号Ａが"Low"レベルになっている間は、プルダウントランジスタＴｒ４のプルダウン作用により、出力の負荷側からノイズが入ったとしてもプルダウントランジスタＴｒ４の閾値以上の電圧にならないように制御されるので、誤動作が生じるのを防止することができる。また、入力トランジスタＴｒ１もクロック信号Ｂが"Low"レベルになっている間はＯＦＦ状態であり、出力の負荷側からノイズが入ったとしても出力トランジスタＴｒ２の制御電極にノイズが入り込まないので、誤動作が起こりにくくなる。
【００１９】
図３に示すように、ｎ段目のステージの制御信号Ｘｎは、その前段のｎ−１段目の出力タイミングで書き込まれ、ｎ＋１段目の出力タイミングでクランピングトランジスタＴｒ３によって放電される。したがって、当該ステージに制御信号Ｘｎが保持されているのはおよそ２クロック分の時間である。一方、図７〜図９に示した従来例では、例えば出力トランジスタが実質的にプルダウン素子を兼ねていたため、ｎ段目の制御信号は３クロック分、あるいはそれ以上の間（ｎ−１からｎ＋１以降までの間）保持し、ｎ段目の出力が立ち下がるときにも出力トランジスタが充分なＯＮ状態を維持できるようにしていた。そのため、クランピング素子は、ｎ＋２以降のタイミングで作動させて制御信号を放電していた。このように、１回の出力にあたり、従来は出力トランジスタＴｒ２をＯＮ状態に保つ時間が３クロック分必要であった。それに対し、本実施の形態では当該ステージのプルダウントランジスタＴｒ４および次段のクランピングトランジスタＴｒ３によってプルダウンされるため、出力トランジスタＴｒ２をＯＮ状態に保つ時間が２クロック分でよく、トランジスタを劣化させる要因となるストレス印加時間が上記従来例の２／３程度でよいことになる。これにより、本実施の形態のシフトレジスタ装置では出力トランジスタＴｒ２の劣化を抑えることができる。
【００２０】
それに加えて、従来はプルダウントランジスタをプルダウン抵抗として用いていたため、プルダウントランジスタのゲートに常に電圧が印加されていたのに対し、本実施の形態ではダイオード接続されたトランジスタからなるプルダウントランジスタＴｒ４にクロック信号が入力される構成となっており、閾値以上の電圧が印加される時間が短いため、プルダウントランジスタＴｒ４の劣化も充分に抑えることができる。
【００２１】
また、クランピングトランジスタＴｒ３は前段のステージｎ−１の出力のプルダウン機能も兼ね備えており、前段のステージｎ−１のプルダウントランジスタＴｒ４ではプルダウンしきれない、プルダウントランジスタＴｒ４の閾値以下まで電圧をプルダウンすることができる。
【００２２】
［第２の実施の形態］
次に、複数段のステージが複数段ずつ複数個のブロックに分割され、クロック信号がブロック単位で順次供給される構成のシフトレジスタ装置の例を示す。図４は本実施の形態のシフトレジスタ装置の概略構成を示す図であって、４段のステージがｍ個のブロックに分割された例を示す。図５はそのタイミングチャートである。各ステージ内の具体的な構成は第１の実施の形態と同様であるため、説明は省略する。
【００２３】
本実施の形態では、クロック制御回路Ｍにより、他のブロックを駆動している間は当該ブロックのクロック信号は全て"Low"レベルとされている。すなわち、図５に示すように、ブロックＢ１のステージＳ１〜Ｓ４を駆動している間は、ブロックＢ１に第１の実施の形態で説明したようなクロック信号Ａ，Ｂがクロック信号CKI1として入力される一方、他のブロックＢ２〜Ｂｍには全て"Low"レベルの信号がクロック信号CKI1〜CKImとして入力されるようになっている。
【００２４】
本構成によれば、消費電力が低く抑えられる他、シフトレジスタ装置を構成するトランジスタ、コンデンサ等の素子へのストレス印加時間が減るため、トランジスタの劣化を抑制する効果が得られる。本実施の形態の場合、第１の実施の形態におけるクロック信号Ａ，Ｂはほとんどの時間は"Low"レベルに保たれたままであり、プルダウントランジスタＴｒ４のプルダウン作用により、出力の負荷側からノイズが入ったとしてもプルダウントランジスタＴｒ４の閾値以上の電圧にならないように確実に制御される。また、入力トランジスタＴｒ１はほとんどの時間がＯＦＦ状態のままなので、出力の負荷側からノイズが入ったとしても出力トランジスタＴｒ２の制御電極にはノイズが入り込まないので、誤動作が起こりにくくなる。
【００２５】
［表示装置］
図６は、上記実施の形態のシフトレジスタ装置を備えた液晶表示装置（表示装置）の回路構成を示すものである。図６に示すように、この液晶表示装置１０は、映像信号線（ソース線）と走査信号線（ゲート線）が格子状に設けられ、これら配線の交点に各画素の液晶を駆動する薄膜トランジスタが設けられたＴＦＴ−ＬＣＤ部１１と、ソース線とゲート線をそれぞれ駆動するソース線駆動回路１２、ゲート線駆動回路１３と、これら駆動回路１２、１３に対して電源電圧および映像信号、走査信号をそれぞれ供給する電源部１４、信号制御部１５から構成されている。
【００２６】
上記回路構成の液晶表示装置１０において、ソース線駆動回路１２、ゲート線駆動回路１３の双方に上記実施の形態のシフトレジスタ装置が用いられている。例えば、ゲート線駆動回路１３中のシフトレジスタ装置によるゲートスキャンの動作について説明すると、各ゲート線にゲート線駆動用トランジスタが接続されており、これらトランジスタはゲート線駆動回路１３中のシフトレジスタ装置によって上から下に順次一つずつ１走査期間だけ導通状態になるように駆動される。その結果、水平同期信号に同期して任意のゲート線に接続されたゲート線駆動用トランジスタが導通状態になると、このゲート線に接続された全ての薄膜トランジスタが導通状態になる。このようにして、各ソース線上の画像信号である電荷が各画素電極の容量に蓄積される。
【００２７】
本実施の形態の液晶表示装置１０は、上記のようなノイズ耐性に優れたシフトレジスタを備えているため、本来書き換えないはずのタイミングで画像信号が書き換えられる等の表示不良が発生することがなく、信頼性の高いものとすることができる。
【００２８】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば上記実施の形態ではプルダウン素子としてダイオード接続したトランジスタを用いたが、この構成に代えて、ダイオードそのものを用いてもよい。
【００２９】
また、ノイズ耐性を改善するため、プルダウントランジスタＴｒ４の閾値を他のトランジスタより小さくする、あるいは出力トランジスタＴｒ２の閾値をプルダウントランジスタＴｒ４の閾値よりも大きくすることがより望ましい。このような構成とするためには、トランジスタのチャネル部へのドーピングで制御する、あるいは複数の制御電極でフローティングゲートの電位をコントロールし、実効的な閾値を制御可能なデバイス（例えばνＭＯＳなど）を用いる、不揮発性メモリで用いられる各種デバイスで制御する等が有効である。
【００３０】
このように積極的に閾値を制御する以外、トランジスタの劣化を考慮すると、出力トランジスタＴｒ２はブートストラップにより出力時に大きな電圧が印加されるため閾値がシフトしやすく、一方、プルダウントランジスタＴｒ４は本発明の効果により閾値がほとんどシフトしない。そのため、トランジスタの劣化に伴って、プルダウントランジスタＴｒ４に比べて出力トランジスタＴｒ２の閾値が大きくなり、ノイズ耐性が改善すると考えられる。ただし、出力トランジスタＴｒ２の閾値シフトは、プルアップ動作で求められる電流駆動能力を下回らない範囲でのみ許容されることは言うまでもない。
【００３１】
【発明の効果】
以上、詳細に説明したように、本発明のシフトレジスタ装置においては、出力の負荷側から漏れ込んでくるノイズ等の影響で誤動作が生じるのを防止することができる。また、プルダウン素子に閾値以上の電圧が印加される時間が従来より短いため、素子の劣化も低減することができる。また、本発明の表示装置によれば、本来書き換えないはずのタイミングで画像信号が書き換えられてしまう等の表示不良の発生を防止することができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態であるシフトレジスタ装置のステージ１段分の回路構成図である。
【図２】  同、シフトレジスタ装置のステージ４段分の回路構成図である。
【図３】  同、シフトレジスタ装置のタイミングチャートである。
【図４】  本発明の第２の実施の形態であるシフトレジスタ装置の概略構成図である。
【図５】  同、シフトレジスタ装置のタイミングチャートである。
【図６】  同、シフトレジスタ装置を備えた液晶表示装置の回路構成図である。
【図７】  従来のシフトレジスタ装置のステージ１段分の回路構成図である。
【図８】  同、シフトレジスタ装置のステージ３段分の回路構成図である。
【図９】  同、シフトレジスタ装置のタイミングチャートである。
【符号の説明】
Ｔｒ１  入力トランジスタ
Ｔｒ２  出力トランジスタ（スイッチング素子）
Ｔｒ３  クランピングトランジスタ（クランピング素子）
Ｔｒ４  プルダウントランジスタ（プルダウン素子）
Ｃ  コンデンサ（容量）
１０  液晶表示装置（表示装置）
【図１】
0003774678.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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