(57)【特許請求の範囲】
【請求項１】
第１の電力受給ラインに接続されこれから電力供給を受けて動作する第１のインバータがｍ個（ｍは３か、これ以上の奇数値）従属接続されたこれら第１のインバータを有するリングオシレータと、第２の電力受給ラインに接続されこれから電力供給を受けて動作する第２のインバータが２ｍ個あるいは２ｍ−１個従属接続されたこれら第２のインバータを有し外部からのクロックを受けてこのクロックを遅延させたクロックを前記第２のインバータから出力する遅延回路と、
前記リングオシレータを電圧制御発振回路として前記第１の電力受給ラインの電圧をＰＬＬループにより制御することで前記リングオシレータの発振周波数を制御するＰＬＬ回路とを備え、前記第２の電力受給ラインの電圧を前記第１の電力受給ラインの電圧と実質的に等しくなるように設定して前記第２のインバータから得られる遅延させたクロックをサンプリングクロックとすることを特徴とするサンプリングクロック発生回路。
【請求項２】
前記第１の電力受給ラインと前記第２の電力受給ラインとが直接接続されて前記実質的に等しい電圧に設定され、前記第２のインバータから得られる遅延させたクロックは、シリアルに伝送されたデータをパラレルに出力するために使用される請求項１記載のサンプリングクロック発生回路。
【請求項３】
前記リングオシレータは、前記外部クロックの周期と実質的に等しい周期のパルスを発生して発振するものであり、前記ＰＬＬ回路は、前記外部クロックを受けて前記パルスと位相比較する位相比較回路を有する請求項２記載のサンプリングクロック発生回路。
【請求項４】
前記外部クロックは、前記シリアルに伝送されたデータとは別のラインでこのデータとともに伝送されたクロックであり、前記データは、前記伝送されたクロックに対してｎ倍（ｎは２か、これ以上の整数）の周波数でｎ個単位にシリアルに伝送される請求項３記載のサンプリングクロック発生回路。
【請求項５】
ｍは、７であり、前記外部クロックは、コンピュータから前記データとともにシリアルに送出される請求項４記載のサンプリングクロック発生回路。
【請求項６】
第１の電力受給ラインに接続されこれから電力供給を受けて動作する第１のインバータがｍ個（ｍは３か、これ以上の奇数値）従属接続されたこれら第１のインバータを有するリングオシレータと、第２の電力受給ラインに接続されこれから電力供給を受けて動作する第２のインバータが２ｍ個あるいは２ｍ−１個従属接続されたこれら第２のインバータを有し外部からのクロックを受けてこのクロックを遅延させたクロックを前記第２のインバータから出力する遅延回路と、前記リングオシレータを電圧制御発振回路として前記第１の電力受給ラインの電圧をＰＬＬループにより制御することで前記リングオシレータの発振周波数を制御する第１のＰＬＬ回路と、前記外部クロックと前記遅延回路から出力されたクロックを位相比較して前記遅延回路の前記インバータから出力されるクロックの位相をロックする所定の制御電圧を発生する第２のＰＬＬ回路と、前記第１の電力受給ラインの電圧と前記所定の制御電圧とに基づいて前記第２の電力受給ラインの電圧を設定する電圧設定回路とを備え、前記第２のインバータから得られる遅延させたクロックをサンプリングクロックとすることを特徴とするサンプリングクロック発生回路。
【請求項７】
前記リングオシレータは、前記外部クロックの周期と実質的に等しい周期のパルスを発生して発振するものであり、前記ＰＬＬ回路は、前記外部クロックを受けて前記パルスと位相比較する位相比較回路を有する請求項６記載のサンプリングクロック発生回路。
【請求項８】
前記外部クロックは、前記シリアルに伝送されたデータとは別のラインでこのデータとともに伝送されたクロックであり、前記データは、前記伝送されたクロックに対してｎ倍（ｎは２か、これ以上の整数）の周波数でｎ個単位にシリアルに伝送される請求項７記載のサンプリングクロック発生回路。
【請求項９】
第１の電力受給ラインに接続されこれから電力供給を受けて動作する第１のインバータがｍ個（ｍは３か、これ以上の奇数値）従属接続されたこれら第１のインバータを有するリングオシレータと、第２の電力受給ラインに接続されこれから電力供給を受けて動作する第２のインバータが２ｍ個あるいは２ｍ−１個従属接続されたこれら第２のインバータを有し外部からのクロックを受けてこのクロックを遅延させたクロックを前記第２のインバータから出力する遅延回路と、前記リングオシレータを電圧制御発振回路として前記第１の電力受給ラインの電圧をＰＬＬループにより制御することで前記リングオシレータの発振周波数を制御するＰＬＬ回路と、伝送されたシリアルデータをｎ個単位でパラレルに変換するシリアル／パラレル変換回路とを備え、前記第２の電力受給ラインの電圧を前記第１の電力受給ラインの電圧と実質的に等しくなるように設定して前記第２のインバータから得られる遅延させたクロックを前記シリアル／パラレル変換回路が受けることを特徴とするデータ受信装置。
【請求項１０】
第１の電力受給ラインに接続されこれから電力供給を受けて動作する第１のインバータがｍ個（ｍは３か、これ以上の奇数値）従属接続されたこれら第１のインバータを有するリングオシレータと、第２の電力受給ラインに接続されこれから電力供給を受けて動作する第２のインバータが２ｍ個あるいは２ｍ−１個従属接続されたこれら第２のインバータを有し外部からのクロックを受けてこのクロックを遅延させたクロックを前記第２のインバータから出力する遅延回路と、前記リングオシレータを電圧制御発振回路として前記第１の電力受給ラインの電圧をＰＬＬループにより制御することで前記リングオシレータの発振周波数を制御する第１のＰＬＬ回路と、前記外部クロックと前記遅延回路から出力されたクロックを位相比較して前記遅延回路の前記インバータから出力されるクロックをロックする所定の制御電圧を発生する第２のＰＬＬ回路と、前記第１の電力受給ラインの電圧と前記制御電圧とに基づいて前記第２の電力受給ラインの電圧を設定する電圧設定回路と、伝送されたシリアルデータをｎ個単位でパラレルに変換するシリアル／パラレル変換回路とを備え、前記第１の電力受給ラインの電圧と前記第２の電力受給ラインの電圧を実質的に等しく設定して前記第２のインバータから得られる遅延させたクロックを前記シリアル／パラレル変換回路が受けることを特徴とするデータ受信装置。
【請求項１１】
前記第１の電力受給ラインと前記第２の電力受給ラインとが直接接続されて前記実質的に等しい電圧に設定され、前記第２のインバータから得られる遅延させたクロックは、シリアルに伝送されたデータをパラレルに出力するために使用される請求項１０記載のサンプリングクロック発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、サンプリングクロック発生回路およびこれを用いるデータ受信装置に関し、詳しくは、伝送された外部クロックＣＬＫに対してｎ倍（ｎは２か、これ以上の整数）の速度で高速にデータをｎ個単位でシリアルに伝送し、受信側でシリアルに伝送されたｎ個単位のデータをｎ倍のサンプリングクロックを用いてｎ個単位でパラレルにデータ変換して受信データとして出力する伝送方式において、伝送されたクロック（外部クロック）のジッタに対してデータのミスサンプリングを防止することができるようなデータサンプリングのためのクロックを発生するサンプリングクロック発生回路およびこれを用いるデータ受信装置に関する。
【０００２】
【従来の技術】
従来、パーソナルコンピュータから周辺機器にデータを伝送するときには、クロックとともにデータが伝送されることになるが、最近では、シリアル高速データ伝送が行われる。そのデータ伝送方式は、送信側のクロックＣＬＫよりもｎ倍（周期１／ｎ）の速度でデータをシリアルにｎ個単位で高速伝送し、データに対して周期ｎ倍のクロックＣＬＫを外部クロック（伝送されたクロック）として受信側で受けてｎ倍のサンプリングクロックＣＫを生成してｎ個のサンプリングクロックに基づいて送信されたｎ個単位のシリアルデータをｎ個単位でパラレルに変換するものである。
この種の高速伝送方式は、パーソナルコンピュータからプリンタあるいは液晶表示装置等への伝送、デジタルＴＶ、セットトップボックス等の内部での伝送、各種通信機器、その他、コンピュータの周辺機器のデータ伝送において行われている。伝送される外部クロックＣＬＫを受けてｎ個のデータをパラレルに出力するためにデータ受信側は、ＰＬＬ制御されたｎ倍（ｎは２か、これ以上の整数）のサンプリングクロックをデータ受信側で受信した外部クロックＣＬＫに基づいて発生する。そのため受信側には、ＰＬＬ制御のサンプリングクロック発生回路が設けられている。
【０００３】
このとき、データとクロックの伝送によるスキューやジッタをできるだけ防止するために、受信側で生成されるｎ倍のクロックＣＫは、ｎ倍の周波数のクロックを直接発振回路から得るのではなく、周期Ｔが外部クロックＣＬＫと同じでサンプリングクロックＣＫがデータの周期Ｔをｎ分割した中央にくるように位相をずらせた同じ周期Ｔのｎ個のクロックを発生する。すなわち、サンプリングクロック発生回路は、その最初のクロックＣＫがＴ／２ｎだけ位相がずれ、その後のクロックＣＫが前のクロックＣＫに対して順次＋Ｔ／ｎだけ位相がずれたｎ個のクロックＣＫを生成する。そして、ｎ個のクロックＣＫの各立ち上がりエッジ部分を利用してｎ倍の周波数のサンプリングクロックとして得る。これにより、受信側は、高い周波数のサンプリングクロックをタイミング精度よく得ている。
同様な理由で、さらに、外部クロックＣＬＫやデータの伝送は、１８０度位相が相違する正相、逆相の２位相の信号のデータを２本の線により同時に伝送する。このとき、送受信する差動動作の送受信バッファ回路を用いて２位相信号を送るＬＶＤＳ（Low Voltage Differtial Signaling）方式が採られている。
【０００４】
その一例としては、デジタル伝送の液晶表示装置を挙げることができる。これは、コンピュータ本体側から伝送される外部クロックＣＬＫに対して７倍（ｎ＝７）の速度で７個単位のデータがシリアルに伝送され、受信側でそのデータがパラレルに出力される。
この場合の受信側でのｎ倍（ｎ＝７）のサンプリングクロック発生回路は、図４に示すように、リングオシレータをＶＣＯ（電圧制御発振回路）として利用したＰＬＬ回路が用いられている。そして、ｎ段（ただしｎが偶数のときにはｎ＋１段）のリングオシレータの各段の出力をサンプリングクロックとして取出す。
具体的に説明すると、図４において、１は、ｎ倍（ｎ＝７）のサンプリングクロック発生回路であり、２は、位相比較回路、３は、チャージポンプ回路、４は、ローパスフィルタ（ＬＰＦ）、５は、７段のインバータが従属接続されたリングオシレータである。
このような、リングオシレータをＰＬＬ制御のＶＣＯとするサンプリングクロック発生回路は、例えば、発振制御電圧を発生するローパスフィルタ（ＬＰＦ）４の出力電圧をボルテージフォロアで受けて、このボルテージフォロアの出力をリングオシレータのインバータの電源として奇数段接続のインバータの電源ラインに供給してこれらを動作させる。リングオシレータの最終段のインバータの出力は、初段のインバータの入力に帰還する。これによりＬＰＦ４の出力電圧に 応じて各インバータの動作電流が制御されて発振周波数が制御される。
【０００５】
位相比較回路２では、コンピュータ本体側から送信回路９により伝送された周期Ｔの外部クロックＣＬＫが入力され、これに同期した７個のクロックＣＫがリングオシレータ５の初段と、これから２段置きに取出される。そのためにリングオシレータ５は、７段のインバータが接続された回路で構成される。
リングオシレータ５から得られる７個のクロックＣＫは、シリアル／パラレル変換回路６にサンプリングクロックとして送出され、Ｒ，Ｇ，Ｂに対応する３個のデータを７倍速で受信するデータ受信回路７からシリアル／パラレル変換回路６に送出されてＲ，Ｇ，Ｂの各データが７倍速で７個単位にシリアル／パラレル変換回路６でパラレルデータに変換されてコントローラ８に出力される。
なお、１０ａは、コンピュータ本体側に設けられた送信回路９と液晶表示装置側の受信回路７とを結ぶデータ伝送ラインであり、１０ｂは、送信回路９と受信回路７とを結ぶクロックＣＬＫの伝送ラインである。ここでの送受信は、差動アンプをドライバとして正相、逆相の２位相の信号伝送で行われる、前記したＬＶＤＳ方式で各データとクロックＣＬＫとが送受信される。
【０００６】
リングオシレータ５から出力されるサンプリングクロックＣＫは、図５に示すように、各奇数段から取出されることで、初段のサンプリングクロックＣＫが外部クロックＣＬＫに対して周期ＴでＴ／２ｎ（＝１４）だけ位相がずれ、以後＋Ｔ／ｎ（＝７）だけ位相がずれたクロックＣＫがそれぞれ出力される。そして、これらクロックＣＫの立ち上がりエッジがデータのサンプリングタイミングとなる。このように、データをｎ倍で伝送する場合には、このｎ個のクロックＣＫの立ち上がりあるいは立ち下がりの各エッジは、受信外部クロックＣＬＫのｎ倍と等価なサンプリングクロックとなる。なお、この場合においては、第２段目のインバータで発生するクロックＣＫは、第９番目のインバータで発生するクロックＣＫとなり、第４段目のインバータで発生するクロックＣＫは、第１１番目のインバータで発生するクロックＣＫとなり、第６段目のインバータで発生するクロックＣＫは、第１３番目のインバータで発生するクロックＣＫとなる。
【０００７】
【発明が解決しようとする課題】
しかし、液晶表示装置などでは、ＸＧＡ（１０２４×７６８）の表示を行うような場合には、外部クロックＣＬＫの周期は、１５．３８ｎｓec（≒６５ＭＨｚ）程度で抑えられるが、７倍速のデータは、２．２０ｎsec（≒４５５ＭＨｚ）と極めて短い周期になる。そこで、ケーブルを介して伝送された外部クロックＣＬＫがジッタを起こすと伝送されたデータと伝送されたクロックとの間でずれが大きくなり、データの立ち上がり、立ち下がりの不確定な期間が前後に移動してデータをサンプリングできる範囲が１ｎｓか、それ以下に落ち込む。そのために、ＰＬＬ制御でｎ倍のサンプリングクロックを発生させても、これにより精度の高いデータの受信ができなくなる問題がある。
その一例として図５にジッターによるタイミングを楕円枠で示す。図示するように、ＰＬＬ制御される各クロックＣＫの立ち上がりエッジは、外部クロックＣＬＫのジッタに対して対応しないので、外部クロックＣＬＫが遅れると、それぞれクロックＣＫの立ち上がりエッジは手前にずれてしまい、外部クロックＣＬＫに同期し、かつ、そのｎ倍の周波数（周期１／ｎ）のデータのサンプリングができない。
この発明の目的は、このような従来技術の問題点を解決するものであって、伝送された外部クロックＣＬＫのジッタに対してデータのミスサンプリングを防止することができるデータサンプリングクロックを発生するサンプリングクロック発生回路を提供することにある。
この発明の他の目的は、伝送された外部クロックＣＬＫのジッタに対してデータのミスサンプリングを防止することができるデータ受信装置を提供することにある。
【０００８】
【課題を解決するための手段】
このような目的を達成するこの発明のサンプリングクロック発生回路の特徴は、第１の電力受給ラインに接続されこれから電力供給を受けて動作する第１のインバータがｍ個（ｍは３か、これ以上の奇数値）従属接続されたこれら第１のインバータを有するリングオシレータと、第２の電力受給ラインに接続されこれから電力供給を受けて動作する第２のインバータが２ｍ個あるいは２ｍ−１個従属接続されたこれら第２のインバータを有し外部からのクロックを受けてこのクロックを遅延させたクロックを前記第２のインバータから出力する遅延回路と、前記リングオシレータを電圧制御発振回路として前記第１の電力受給ラインの電圧をＰＬＬループにより制御することで前記リングオシレータの発振周波数を制御するＰＬＬ回路とを備え、前記第２の電力受給ラインの電圧を前記第１の電力受給ラインの電圧と実質的に等しくなるように設定して前記第２のインバータから得られる遅延させたクロックをサンプリングクロックとするものである。
また、この発明のデータ受信装置の特徴は、前記の遅延回路の第２のインバータから遅延クロックをｎ個（ｎは２か、これ以上の整数）受けてこのクロックの立ち上がりあるいは立ち下がりエッジを利用して１／ｎの周期のクロックを得て伝送されたシリアルデータをｎ個単位でパラレルに変換するシリアル／パラレル変換回路を有するものである。
【０００９】
【発明の実施の形態】
このように、この発明では、リングオシレータと同一構成で実質的に２倍の接続段数のインバータの遅延回路を設けて、各インバータの遅延時間を実質的に等しく制御し、外部クロックＣＬＫと同じ基準周波数の発振をリングオシレータにさせておき、実際のサンプリングクロックは、そのときどきの外部クロックＣＬＫを受けてこれのジッタに合わせて遅延回路で外部クロックＣＬＫに同期させた遅延クロックを得て、サンプリングクロックとする。
このときリングオシレータを構成するインバータと遅延回路を構成するインバータとは、それらの電源ラインの電圧が実質的に同じになるように制御されているので、遅延回路のインバータの遅延時間もＰＬＬ制御がなされる。しかも、遅延回路側は、入力されるクロックが外部クロックＣＬＫであるので、外部クロックＣＬＫを直接参照してサンプリングクロックを発生することができる。その結果、外部クロックＣＬＫにジッタ等があってもデータ受信装置のパラレル／シリアル変換処理におけるデータのミスサンプリングが発生し難くなる。
【００１０】
【実施例】
図１は、この発明のサンプリングクロック発生回路を適用した一実施例の液晶表示装置を中心としたブロック図、図２は、そのサンプリングクロックの波形図、そして、図３は、この発明のサンプリングクロック発生回路を適用した他の実施例の液晶表示装置を中心としたブロック図である。なお、図４と同一構成のものは同一の符号で示し、それらの説明を割愛する。また、以下で説明する実施例で使用するｍは、一般的に奇数であり、３より大きな整数値である。この数値ｍは、リングオシレータあるいは遅延回路のインバータの段数を示すものであり、実施例ではｍ＝ｎ＝７となっている。ｎは、２以上の整数であり、ｍと等しいか、これより小さい値であり、外部クロックＣＬＫに関係するものであり、データの伝送速度の倍数を示す。
図１において、１１は、ＰＬＬ制御のサンプリングクロック発生回路であり、１２は、７段のインバータ１２ａが従属接続されたリングオシレータ、１３は、同様に１４段のインバータ１３ａが従属接続され、受信した外部クロックＣＬＫを受けてこれを遅延させる遅延回路（ディレーライン）である。各インバータ１２ａ、１３ａの電力供給ライン１４は、ボルテージフォロア１５の出力ラインに接続され、ボルテージフォロア１５は、ＬＰＦ４の出力電圧を受けて、制御電圧信号Ｖsを発生して、電力供給ライン１４にこの電圧の電力を出力する。これにより、リングオシレータ１２の周波数は、外部クロックＣＬＫの周波数に一致するようにＰＬＬ制御される。
ここで、リングオシレータ１２を構成するインバータ１２ａと遅延回路１３を構成するインバータ１３ａとは同一特性のものである。そこで、遅延回路１３のインバータ１３ａの遅延時間もＰＬＬ制御がなされ、インバータ１２ａと同じ遅延時間を持つことになる。
なお、図示するように、ここでは、奇数段のインバータ出力を利用するので、遅延回路の最終段のインバータは不要である。したがって、インバータの接続段数は１３個（２ｍ−１個）であってもよい。なお、図３の実施例のように、第１４段目のインバータ１３ａの出力を他の回路に利用することがよくあるのでここでは１４段接続としてある。
【００１１】
ところで、遅延回路１３の初段の遅延時間として、図２に示すようにｍ分割された周期Ｔの中央位置にサンプリング点を設定するには、周期Ｔの外部クロックＣＬＫのタイミング位置（立下がりエッジ）に対してｍ分割されたタイミング位置からさらにＴ／２ｍ分だけ位相（インバータ１３ａの遅延時間に相当）をずらせることが必要となる。一方、リングオシレータ１２と遅延回路１３におけるそれぞれのインバータ１２ａ，１３ａは、パルスの立ち上がり、立ち下がりでそれぞれのインバータ１２ａが反転して、２個のインバータ１２ａを経て同じ立ち上がりパルスあるいは立ち下がりパルスが発生する。周期Ｔの外部クロックＣＬＫに従ってリングオシレータ１２の発振周波数は、１／Ｔ（周期Ｔ）になるので、インバータ１２ａの遅延時間をｋとし、立ち上がり側あるいは立ち下がり側の周期を外部クロックＣＬＫの周期に一対一で対応させると、遅延時間ｋはＴ／２ｍになる。これによりインバータ１２ａ，１３ａの１個の動作遅延時間は、等しくＴ／２ｍとなる。
そこで、遅延回路１３の接続段数をリングオシレータ１２の倍の２ｍ個あるいは２ｍ−１個にして、インバータ１２ａの１個分の動作遅延時間分であるＴ／２ｍだけずらせて、図３の従来のリングオシレータ５のときと同様に遅延回路１３の初段と、これから２段置きにインバータ１３から遅延させたクロックＣＫを得て（図２参照）、これらクロックＣＫの立ち上がりエッジ部分を取出りだす。
【００１２】
その結果、図２の最後の示すようなサンプリングクロックＳＰを外部クロックＣＬＫの立下がりエッジに対応して得ることができる。このとき、サンプリングクロックＳＰは、Ｔ／７の周期で周期Ｔを７分割した期間の各中央の位置で発生する。
これにより、遅延回路１３から発生するそれぞれのクロックＣＫが外部クロックＣＬＫに対応した周期Ｔとなり、かつ、それらはＰＬＬ制御がなされている。そして、サンプリングクロック発生回路１１は、外部クロックＣＬＫよりも高い周波数のクロックを７個のクロックＣＫの立ち上がり信号あるいは立ち下がり信号（＝サンプリングクロック）としてタイミング精度よく発生させることができる。しかも、遅延回路１３の初段と、これから２段置きに取出りだされる各クロックＣＫは、外部クロックＣＬＫを遅延して得ているので、外部クロックＣＬＫのジッタ等の位相ずれをそのまま反映した信号になる。
各サンプリングクロックＣＫは、図２にジッターとして楕円枠で示すように、受信した外部クロックＣＬＫに応じてジッタが発生するクロックＣＫとなり、７倍速の場合には、ジッタが発生しても、そうでなくても、７分割した、実質的にその中央の位置にそれぞれのクロックＣＫの立ち上がり位置が設定される。
これにより追従可能なジッタの範囲を広く採ることができる。
【００１３】
図３は、他の実施例であり、製造過程でのデバイスの特性ばらつきを抑えてクロックＣＫの周波数の無調整化をした実施例である。
図１の実施例では、リングオシレータ１２の発振周波数をＰＬＬ回路で制御して、その制御電圧をインバータ１２ａの電源電圧とし、同時に遅延回路１３のインバータ１３ａの電源電圧として設定している。
その結果、全体で３倍の個数となる多数のインバータの電源ラインの電圧をその１／３の個数のインバータで制御することになる。そのため、インバータ素子の特性のばらつきによっては、遅延時間１３の遅延時間をＰＬＬ制御のリングオシレータ１２だけでは制御しきれなくなる問題がある。
それは、インバータ素子の特性（その動作時間）のばらつきによって、遅延時間を微調整する必要があるデバイスが数％程度も出てくることである。
このような問題を回避するために、リングオシレータ１２の電源ラインと遅延回路１３の電源ラインとを切り離して独立なラインとし、それぞれに電源ラインの制御電圧を発生させる。そして、リングオシレータ１２の電源ラインの電圧Ｖsを主体とし、遅延回路１３の特性が影響する分の電圧を補正分として遅延回路の制御電圧Ｖpから得てリングオシレータ１２の電源ラインの電圧Ｖsを補正し、この補正した電圧を遅延回路１３の電源ライン１３ｂの電圧とする。これによりクロックＣＫの周波数の無調整化を図ることができる。
【００１４】
図３においては、リングオシレータ１２の電源ライン１２ｂと遅延時間１３の電源ライン１３ｂとは切断されている。
位相比較回路２ａは、図１，図４の位相比較回路２に対応していて、遅延回路１３の第１４段目に発生する遅延後の外部クロックＣＬＫと、入力側の外部クロックＣＬＫを受けてこれらの位相を比較してその比較結果の信号をチャージポンプ３ａに出力する。チャージポンプ３ａは、チャージポンプ３に対応し、ローパスフィルタ（ＬＰＦ）４ａは、ＬＰＦ４に対応し、ボルテージフォロア１５ａは、ボルテージフォロア１５に対応している。これら回路は、遅延回路１３に対してＰＬＬ回路１６を構成する。このＰＬＬ回路１６は、遅延回路１３から出力されるクロックＣＬＫの位相を入力された外部クロックＣＬＫの位相にロックする制御電圧信号Ｖpをボルテージフォロア１５ａに発生してライン１４ａに出力する。
このとき、電源ライン１３ｂに正しい遅延時間を発生する電圧が発生していて各インバータ１３ａの遅延時間が正しければ、遅延回路１３の入力側のクロックの位相と出力側のクロックの位相とは、インバータ１３ａが１４段接続されているのでクロック１周期分だけずれて一致するはずである。これらクロックＣＬＫが一致せずに、ずれたときには、そのずれ分は、主として遅延回路１３のインバータ１３ａの特性のばらつきに起因している。
そこで、入力側の外部クロックＣＬＫと出力側の外部クロックＣＬＫとの位相を比較して比較結果に応じて位相のずれ分を補正するための電圧Ｖpをボルテージフォロア１５ａに発生させる。このボルテージフォロア１５ａの電圧Ｖpは、さらに合成回路１７に加えられ、ボルテージフォロア１５の電圧Ｖsと合成される。
【００１５】
合成回路１７は、ボルテージフォロア１５ａの電圧Ｖpとボルテージフォロア１５の電圧Ｖsとを所定の比率、例えば、１：４の割合で合成して電源ライン１３ｂに電圧Ｖの電力を発生する。
例えば、インバータ１２ａ，１３ａの遅延時間ｋ＝Ｔ／２ｍが正規の状態において、ボルテージフォロア１５ａの出力電圧Ｖpが５Ｖであり、ボルテージフォロア１５の出力電圧Ｖsが５Ｖであるとする。この場合、合成回路１７は、Ｖ1＝Ｖs×０．８=５．０Ｖ×０．８，Ｖ2＝Ｖp×０．２＝５．０Ｖ×０．２として、Ｖ＝Ｖ1＋Ｖ2＝５．０Ｖを発生する。ここで、インバータ１３ａの特性上の相違から入力された外部クロックＣＬＫと出力されたクロックＣＬＫの位相を一致させる電圧ＶsがＶs＝６．０Ｖのときには、Ｖ2＝Ｖp×０．２＝６．０Ｖ×０．２＝１．２Ｖとなり、Ｖ＝Ｖ1＋Ｖ2＝５．２Ｖとして５．２Ｖの電圧を発生する。これによりインバータ素子の動作遅延時間のばらつきを吸収することができる。
ここでの比率１：４は、リングオシレータ１２の電源ライン１４の電圧Ｖsを基準として、遅延回路１３側の特性調整分の電圧を電源ライン１４の電圧Ｖsに対して２割程度のものとしたことによる。
【００１６】
このように、比率を１：４とするのは、ボルテージフォロア１５ａで発生する電圧の調整範囲をクロックＣＬＫの１周期分の比較結果の範囲に制限するためでもある。ここでの調整は、インバータの特性ばらつきを吸収する範囲の微調整ができればそれで足りるので、前記の比率の制限を加えることで、万が一２周期目、３周期目の出力クロックＣＬＫと入力側の外部クロックＣＬＫとの位相が比較されていたときに、高い電圧あるいは低い電圧が発生してもリングオシレータ１２の電源ライン１４の電圧Ｖpに対してこれからあまり離れない制御電圧Ｖをインバータ１３ａの電源ライン１３ｂの電圧として発生させるためである。
【００１７】
以上説明したきたが、実施例では、リングオシレータ、遅延回路を構成する遅延素子をインバータとしているが、このインバータには、差動増幅器、オペアンプ等を反転アンプとして利用する場合も含むものである。
実施例では、クロックに対して７倍速でデータを転送する場合を説明しているが、高速伝送の速度は、２倍か、これ以上の速度であってよいことはもちろんである。
【００１８】
【発明の効果】
以上説明してきたが、この発明にあっては、リングオシレータと同一構成で実質的に２倍の接続段数のインバータの遅延回路を設けて、各インバータの遅延時間を実質的に等しく制御し、外部クロックＣＬＫと同じ基準周波数の発振をリングオシレータにさせておき、実際のサンプリングクロックは、そのときどきの外部クロックＣＬＫを受けてこれのジッタに合わせて遅延回路で外部クロックＣＬＫに同期させた遅延クロックを得て、サンプリングクロックとする。
その結果、外部クロックＣＬＫにジッタ等があってもデータ受信装置のパラレル／シリアル変換処理におけるデータのミスサンプリングが発生し難くなる。
【図面の簡単な説明】
【図１】図１は、この発明のサンプリングクロック発生回路を適用した一実施例の液晶表示装置を中心としたブロック図である。
【図２】図２は、そのサンプリングクロックの波形図である。
【図３】図３は、この発明のサンプリングクロック発生回路を適用した他の実施例の液晶表示装置を中心としたブロック図である。
【図４】図４は、従来のｎ倍（ｎ＝７）のサンプリングクロック発生回路の液晶表示装置を中心としたブロック図である。
【図５】図５は、図４のサンプリングクロック発生回路におけるサンプリングクロックの波形図である。
【符号の説明】
１，１１…サンプリングクロック発生回路、２…位相比較回路、
３…チャージポンプ回路、４…ローパスフィルタ（ＬＰＦ）、
５，１２…リングオシレータ、６…パラレルシリアル回路、
７…データ受信回路、８…コントローラ、９…送信回路、
１０…伝送ライン、１２ａ，１３ａ…インバータ、
１３…遅延回路、１４…ボルテージフォロア、
１５…電力供給ライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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