(57)【特許請求の範囲】
【請求項１】
撮像された映像信号に関する情報を格納するレジスタブロックと、
上記レジスタブロックに格納された情報を複数のバスに切り換えて送出するバスセレクトブロックと、
上記バスセレクトブロックで切り換えられた複数のバスを介して送出される情報を用いて演算を行って上記レジスタブロックに演算結果を上記映像信号に関する情報として格納する演算ブロックと、
撮像された映像信号が供給される映像端子と、
タイミング切り換え信号が供給される切り換え端子と、
上記バスセレクトブロックにおける複数のバスを切り換えるタイミングを選択するタイミングセレクトブロックと、
上記レジスタブロック、上記バスセレクトブロック及び上記演算ブロックに対して上記映像信号に関する情報を演算するためのＣＰＵとして動作させる時に必要な制御パルスを発生するＣＰＵタイミング発生回路と、
上記レジスタブロック、上記バスセレクトブロック及び上記演算ブロックに対して上記映像信号を積分させる時に積分エリアを規定するタイミングを発生する積分エリアタイミング発生回路とを備え、
上記映像信号の有効映像期間中は上記映像信号の積分結果を得るために、上記切り換え端子から供給される上記タイミング切り換え信号によって上記バスセレクトブロックで複数のバスを切り換えることにより、上記レジスタブロック、上記バスセレクトブロック及び上記演算ブロックを上記映像端子から供給される上記映像信号の積分動作時の動作パスへ切り換え、
上記映像信号の有効映像期間外は、上記映像信号の積分結果を演算するために、上記切り換え端子から供給される上記タイミング切り換え信号によって上記バスセレクトブロックで複数のバスを切り換えることにより、上記レジスタブロック、上記バスセレクトブロック及び上記演算ブロックを上記映像信号に関する情報を演算するためのＣＰＵとして機能させるＣＰＵ動作時の動作パスへ切り換える
ようにしたことを特徴とする映像信号処理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばカメラ装置に適用して好適な映像信号処理回路に関する。
【０００２】
【従来の技術】
従来、カメラ装置における信号処理では、有効映像期間中の輝度及びクロマ信号を積分して、その積分結果を用いてマイクロコンピュータ等により自動露光制御（ＡＥ）やオートホワイトバランス制御（ＡＷＥ）を実現するようにしている。
【０００３】
【発明が解決しようとする課題】
しかし、従来のカメラ装置における信号処理では、映像信号を積分する際に、積分結果を確保しておくためのレジスタが画面のエリア分割数に応じて必要となり、またそのビット語長もおおきいため積分回路の規模が大きくなってしまうという不都合があった。また、自動露光制御（ＡＥ）やオートホワイトバランス制御（ＡＷＥ）を実現するマイクロコンピュータの回路も語長の大きい汎用レジスタを多数使用するので、積分回路とマイクロコンピュータとを共に備えたカメラシステムの場合には、両回路を構成するための回路規模が大きくなってしまうという不都合があった。
【０００４】
本発明はこのような点を考慮し、回路規模を小さくすることができる映像信号処理回路を提供することを目的とするものである。
【０００５】
【課題を解決するための手段】
この発明の映像信号処理回路は、撮像された映像信号に関する情報を格納するレジスタブロックと、上記レジスタブロックに格納された情報を複数のバスに切り換えて送出するバスセレクトブロックと、上記バスセレクトブロックで切り換えられた複数のバスを介して送出される情報を用いて演算を行って上記レジスタブロックに演算結果を上記映像信号に関する情報として格納する演算ブロックと、撮像された映像信号が供給される映像端子と、タイミング切り換え信号が供給される切り換え端子と、上記バスセレクトブロックにおける複数のバスを切り換えるタイミングを選択するタイミングセレクトブロックと、上記レジスタブロック、上記バスセレクトブロック及び上記演算ブロックに対して上記映像信号に関する情報を演算するためのＣＰＵとして動作させる時に必要な制御パルスを発生するＣＰＵタイミング発生回路と、上記レジスタブロック、上記バスセレクトブロック及び上記演算ブロックに対して上記映像信号を積分させる時に積分エリアを規定するタイミングを発生する積分エリアタイミング発生回路とを備え、上記映像信号の有効映像期間中は上記映像信号の積分結果を得るために、上記切り換え端子から供給される上記タイミング切り換え信号によって上記バスセレクトブロックで複数のバスを切り換えることにより、上記レジスタブロック、上記バスセレクトブロック及び上記演算ブロックを上記映像端子から供給される上記映像信号の積分動作時の動作パスへ切り換え、上記映像信号の有効映像期間外は、上記映像信号の積分結果を演算するために、上記切り換え端子から供給される上記タイミング切り換え信号によって上記バスセレクトブロックで複数のバスを切り換えることにより、上記レジスタブロック、上記バスセレクトブロック及び上記演算ブロックを上記映像信号に関する情報を演算するためのＣＰＵとして機能させるＣＰＵ動作時の動作パスへ切り換えるようにしたものである。
【０００６】
このような映像信号処理回路によれば以下の作用をする。
まず、映像信号積分時の積分回路の動作パスを説明する。有効映像期間中は映像情報を得るために、タイミング切り換え信号によってこの映像信号積分時の動作パスへと切り換えられる。映像信号（輝度信号またはクロマ信号）はバスセレクトブロックに供給され、他方のバスを介して演算ブロックに供給される。また、レジスタブロックの複数のレジスタ出力がバスセレクトブロックに供給され、一方のバスを介して演算ブロックに供給される。演算ブロックの加算出力はレジスタブロックの入力へ供給される。このような動作パスにより輝度信号の積分動作が形成される。
【０００７】
このようにすることにより、映像画面内の複数のエリアの輝度積分値をそれぞれレジスタブロックのレジスタに格納することができる。また、積分動作停止後のレジスタに格納された積分値は、バスセレクトブロックに供給され、一方のバスを介して外部ブロックへ出力される。このような映像信号積分時の動作パスを用いることにより、外部のマイクロコンピュータを用いて輝度情報を読み出すことができるので、この輝度情報を用いて、自動露光制御（ＡＥ）などを実現させることができる。
【０００８】
次に、ＣＰＵコントロール時のコントロール回路の動作パスを説明する。有効映像期間外は、映像信号の積分結果を演算するためのＣＰＵとして機能させるために、タイミング切り換え信号によってこのＣＰＵ時の動作パスへと切り換えられる。レジスタブロックにおいて、エリア１の積分結果と、エリア２の積分結果が２つのレジスタに振り分けられていて、エリア１＋エリア２の加算結果を１つのレジスタに戻すように動作させる場合のＣＰＵコマンドについて説明する。
【０００９】
エリア１の積分結果がレジスタからバスセレクトブロックに供給され、一方のバスを介して演算ブロックに供給される。また、エリア２の積分結果がレジスタからバスセレクトブロックに供給され、他方のバスを介して演算ブロックに供給される。演算ブロックのエリア１＋エリア２の加算出力はレジスタブロックの１つのレジスタの入力へ供給される。このような動作パスにより映像信号の積分結果を演算するＣＰＵ動作が形成される。
【００１０】
このようにすることにより、レジスタブロックの２つのレジスタに格納されたエリア１及びエリア２の積分結果を、演算ブロックを用いて加算演算することができる。このようなＣＰＵ時の動作パスを用いることにより、レジスタブロックの２つのレジスタに格納されたエリア１及びエリア２の積分結果を、演算ブロックを用いて加算演算してレジスタブロックの１つのレジスタに格納することができる。このような演算結果を用いて他のブロックを制御することができる。
【００１１】
【発明の実施の形態】
以下、図面を参照しながら本発明の一実施の形態について説明する。
以下に示すこの実施の形態の映像信号処理回路は、カメラ装置で撮像された映像信号の処理回路に適用するものである。
【００１２】
図１において、本実施の形態の映像信号処理回路は、映像信号に関する情報を格納するレジスタブロック１と、レジスタブロック１に格納された情報を複数のバスに切り換えて送出するバスセレクトブロック４と、バスセレクトブロック４で切り換えられた複数のバスを介して送出される情報を用いて演算を行ってレジスタブロック４に演算結果を映像信号に関する情報として格納する演算ブロック８と、図示しないＣＣＤなどの撮像手段から映像信号（輝度信号またはクロマ信号）が供給される端子１３と、タイミング切り換え信号（Ｖブランキング信号等）が供給される端子１４と、バスセレクトブロック４における複数のバスを切り換えるタイミングを選択するタイミングセレクトブロック１５と、ＣＰＵ動作時に必要な制御パルスを発生するＣＰＵタイミング発生回路１９と、映像信号積分時に積分エリアを規定するタイミングを発生する積分エリアタイミング発生回路２０とを有する。
【００１３】
レジスタブロック１は、レジスタ（１）２と、レジスタ（２）３との２チャンネルのレジスタを有する。バスセレクトブロック４は、レジスタ（１）２とレジスタ（２）３との出力を切り換えるセレクト５と、レジスタ（１）２とレジスタ（２）３との出力を切り換えるセレクタ６と、セレクタ６の出力と端子１３からの映像信号（輝度信号またはクロマ信号）とを切り換えるセレクタ７とを有する。演算ブロック８は、セレクト５により切り換えられたレジスタ（１）２またはレジスタ（２）３の出力を演算ブロック８及び外部ブロックへ送出するコモンバスＡ９と、映像信号（輝度信号またはクロマ信号）とセレクタ６により切り換えられたレジスタ（１）２またはレジスタ（２）３の出力を演算ブロック８へ送出するコモンバスＢ１０と、コモンバスＡ９とコモンバスＢ１０との出力を加算する加算器１１と、加算器１１の出力をレジスタブロック４のレジスタ（１）２とレジスタ（２）３にフィードバックするコモンバスＣ１２とを有する。
【００１４】
タイミングセレクトブロック１５は、ＣＰＵタイミング発生回路１９と積分エリアタイミング発生回路２０との出力を切り換えてレジスタブロック１のレジスタ（２）３に供給するセレクタ１６と、ＣＰＵタイミング発生回路１９と積分エリアタイミング発生回路２０との出力を切り換えてレジスタブロック１のレジスタ（１）２に供給するセレクタ１７と、ＣＰＵタイミング発生回路１９と積分エリアタイミング発生回路２０との出力を切り換えてバスセレクトブロック４のセレクタ５の制御端子に供給するセレクタ１８とを有する。なお、バスセレクトブロック４のセレクタ６の制御端子にはＣＰＵタイミング発生回路１９の出力が供給されている。また、バスセレクトブロック４のセレクタ６の制御端子には端子１４からタイミング切り換え信号（Ｖブランキング信号等）が供給されている。
【００１５】
また、レジスタブロック１は、多ビットのレジスタ群で構成され、各レジスタ（１）２、（２）３の入力は共通のコモンバスＣに接続され、出力はバスセレクトブロック４の各セレクタ５、６の入力端子に接続される。バスセレクトブロック４は、レジスタブロック１の各レジスタ（１）２、（２）３の出力をセレクタ５により選択してコモンバスＡ９に出力する機能と、コモンバスＡ９まで出力されるレジスタブロック１の各レジスタ（１）２、（２）３の出力を外部ブロックへ出力する機能と、端子１３から供給される映像信号（輝度信号またはクロマ信号）とレジスタブロック１の各レジスタ（１）２、（２）３の出力をセレクタ７により選択してコモンバスＢ１０に出力する機能とを有する。
【００１６】
また、演算ブロック８は、コモンバスＡ９とコモンバスＢ１０の出力との論理演算または算術演算を行う機能を有する。本実施の形態では、演算ブロック８は、加算器１１による加算演算のみとした。また、タイミングセレクトブロック１５は、ＣＰＵタイミング発生回路１９と積分エリアタイミング発生回路２０との切り換え制御を、映像信号に同期した信号（Ｖブランキング信号等）を用いて切り換えを行う。
【００１７】
このように構成された本実施の形態の映像信号処理回路は、以下のような動作をする。
まず、図２を用いて本実施の形態の映像信号積分時の動作パスを説明する。有効映像期間中は映像情報を得るために、端子１４から供給されるタイミング切り換え信号によってこの映像信号積分時の動作パスへと切り換えられる。
図２において、外部より端子１３に供給される映像信号（輝度信号またはクロマ信号）はバスセレクトブロック４のセレクタ７に供給され、コモンバスＢ１０を介して演算ブロック８の加算器１１の他方の加算入力端子に供給される。また、レジスタブロック１のレジスタ（１）２からレジスタ出力がセレクタ５に供給され、コモンバスＡ９を介して演算ブロック８の加算器１１の一方の加算入力端子に供給される。演算ブロック８の加算器１１の加算出力はコモンバスＣ１２を介してレジスタブロックのレジスタ（１）２の入力へ供給される。このような動作パスにより輝度信号の積分動作が形成される。
【００１８】
ここで、積分エリアタイミング発生回路２０から出力される映像信号積分時の積分エリアを規定するタイミングに関する信号は、タイミングセレクトブロック１５のセレクタ１７に供給され、セレクタ１７において端子１４から供給されるタイミング切り換え信号により切り換え制御されて、レジスタブロック１のレジスタ（１）２の制御端子にコントロール信号ＣＴＬ１として供給される。コントロール信号ＣＴＬ１は、レジスタ（１）２に対して積分エリア内でレジスタ動作を行い、積分エリア外でレジスタ動作を停止させるためのコントロール信号である。
【００１９】
また、積分エリアタイミング発生回路２０から出力される映像信号積分時の積分エリアを規定するタイミングに関する信号は、タイミングセレクトブロック１５のセレクタ１７に供給され、セレクタ１７において端子１４から供給されるタイミング切り換え信号により切り換え制御されて、バスセレクトブロック４のセレクタ５の制御端子にコントロール信号ＣＴＬ２として供給される。コントロール信号ＣＴＬ２は、レジスタ（１）２に対して積分エリアを切り換えるための信号で、例えばエリア１の積分結果をレジスタ（１）２に、エリア２の積分結果をレジスタ（２）３に振り分ける際に使用する制御信号である。
【００２０】
このように、コントロール信号ＣＴＬ１及びコントロール信号ＣＴＬ２を使用することにより、映像画面内の２つのエリアの輝度積分値をそれぞれレジスタ（１）２及びレジスタ（２）３とに格納することができる。
【００２１】
また、積分動作停止後のレジスタ（１）２及びレジスタ（２）３とに格納された積分値は、セレクタ５に供給され、コモンバスＡ９を介して外部ブロックへ出力される。
【００２２】
このような映像信号積分時の動作パスを用いることにより、外部のマイクロコンピュータを用いて輝度情報を読み出すことができるので、この輝度情報を用いて、自動露光制御（ＡＥ）などを実現させることができる。
【００２３】
次に、図３を用いて本実施の形態のＣＰＵコントロール時の動作パスを説明する。有効映像期間外は、映像信号の積分結果を演算するためのＣＰＵとして機能させるために、端子１４から供給されるタイミング切り換え信号によってこのＣＰＵ時の動作パスへと切り換えられる。
図３において、上述したようにエリア１の積分結果がレジスタ（１）２に、エリア２の積分結果がレジスタ（２）３に振り分けられていて、エリア１＋エリア２の加算結果をレジスタ（１）２に戻すように動作させる場合のＣＰＵコマンドについて説明する。
【００２４】
エリア１の積分結果がレジスタ（１）２からセレクタ５に供給され、コモンバスＡ９を介して演算ブロック８の加算器１１の一方の加算入力端子に供給される。また、エリア２の積分結果がレジスタ（２）３からセレクタ６に供給され、コモンバスＢ１０を介して演算ブロック８の加算器１１の他方の加算入力端子に供給される。演算ブロック８の加算器１１のエリア１＋エリア２の加算出力はコモンバスＣ１２を介してレジスタブロックのレジスタ（１）２の入力へ供給される。このような動作パスにより映像信号の積分結果を演算するＣＰＵ動作が形成される。
【００２５】
ここで、ＣＰＵタイミング発生回路１９から出力されるＣＰＵ動作時に必要な制御パルス信号は、タイミングセレクトブロック１５のセレクタ１６、１７に供給され、セレクタ１６、１７において端子１４から供給されるタイミング切り換え信号により切り換え制御されて、レジスタブロック１のレジスタ（１）２、レジスタ（２）３の制御端子に制御パルスとして供給される。制御パルスは、レジスタ（１）２、レジスタ（２）３に対してＣＰＵ動作を行わせるための制御信号である。
【００２６】
また、ＣＰＵタイミング発生回路１９から出力されるＣＰＵ動作時に必要な制御パルス信号は、タイミングセレクトブロック１５のセレクタ１８に供給され、セレクタ１８において端子１４から供給されるタイミング切り換え信号により切り換え制御されて、バスセレクトブロック４のセレクタ５の制御端子に供給される。また、ＣＰＵタイミング発生回路１９から出力されるＣＰＵ動作時に必要な制御パルス信号は、バスセレクトブロック４のセレクタ６の制御端子に供給される。制御パルスは、セレクタ５、６の切り換え制御を行う制御信号である。
【００２７】
このように、制御パルス使用することにより、レジスタ（１）２及びレジスタ（２）３とに格納されたエリア１及びエリア２の積分結果を、演算ブロック８の加算器１１を用いて加算演算することができる。
【００２８】
このようなＣＰＵ時の動作パスを用いることにより、レジスタブロック１のレジスタ（１）２及びレジスタ（２）３とに格納されたエリア１及びエリア２の積分結果を、演算ブロック８の加算器１１を用いて加算演算することができる。このような演算結果を用いて他のブロックを制御することができる。
【００２９】
次に、図４において、本実施の形態の映像信号処理回路の他の構成を示す。図４に示す映像信号処理回路はレジスタブロック１のレジスタを４チャンネルに構成し、バスコントロールブロック４のセレクタを４入力から１出力へ切り換えるように構成し、演算ブロック８に乗算器を設けた点であり、他は図１に示したものと同様であるので、図１に示した映像信号処理回路と異なる点を説明し、その他の構成の説明を省略する。
【００３０】
レジスタブロック１は、レジスタ（１）２と、レジスタ（２）３と、レジスタ（３）２１と、レジスタ（４）２２との４チャンネルのレジスタを有する。バスセレクトブロック４は、レジスタ（１）２とレジスタ（２）３とレジスタ（３）２１とレジスタ（４）２２との４チャンネルのレジスタの出力を切り換えるセレクタ２３と、レジスタ（１）２とレジスタ（２）３とレジスタ（３）２１とレジスタ（４）２２との４チャンネルのレジスタの出力を切り換えるセレクタ２４とを有する。演算ブロック８は、セレクタ２３により切り換えられたレジスタ（１）２またはレジスタ（２）３またはレジスタ（３）２１またはレジスタ（４）２２の出力を加算器１１、セレクタ２５及び外部ブロックへ送出するコモンバスＡ９と、映像信号（輝度信号またはクロマ信号）とセレクタ２４により切り換えられたレジスタ（１）２またはレジスタ（２）３またはレジスタ（３）２１またはレジスタ（４）２２の出力を演算ブロック８のセレクタ２６へ送出するコモンバスＢ１０と、セレクタ２５の出力とセレクタ２６の出力とを乗算する乗算器２７と、コモンバスＡ９と乗算器２７との出力を加算する加算器１１と、加算器１と乗算器２７との出力を切り換えるセレクト２８と、セレクタ２８の出力をレジスタブロック４のレジスタ（１）２とレジスタ（２）３とレジスタ（２）３とレジスタ（３）２１とレジスタ（４）２２との４チャンネルのレジスタにフィードバックするコモンバスＣ１２とを有する。
【００３１】
タイミングセレクトブロック１５は、ＣＰＵタイミング発生回路１９と積分エリアタイミング発生回路２０との出力を切り換えてレジスタブロック１のレジスタ（１）２とレジスタ（２）３とレジスタ（２）３とレジスタ（３）２１とレジスタ（４）２２との４チャンネルのレジスタに供給するセレクタ１６と、ＣＰＵタイミング発生回路１９と積分エリアタイミング発生回路２０との出力を切り換えてバスセレクトブロック４のセレクタ２３の制御端子に供給するセレクタ１８とを有する。なお、バスセレクトブロック４のセレクタ２４の制御端子にはＣＰＵタイミング発生回路１９の出力が供給されている。また、演算ブロック８のセレクタ２６、２８の制御端子には端子１４からタイミング切り換え信号（Ｖブランキング信号等）が供給されている。
【００３２】
このように構成された図４に示す映像信号処理回路の動作を説明する。図４に示す映像信号処理回路はレジスタブロック１のレジスタに４チャンネルの積分エリアの積分値が格納され、バスコントロールブロック４のセレクタ２３、２４において４入力から１出力へ切り換えられ、演算ブロック８において乗算器により乗算演算が行われるものであり、他は図１に示したものと同様であるので、図１に示した映像信号処理回路と異なる点を説明し、その他の動作の説明を省略する。
【００３３】
まず、映像信号積分時の動作パスにおいて、映像信号は、エリア１〜エリア４の４チャンネルのエリア分積分されて、各エリア１〜エリア４の積分値はレジスタブロック１のレジスタ（１）２とレジスタ（２）３とレジスタ（２）３とレジスタ（３）２１とレジスタ（４）２２との４チャンネルのレジスタに格納される。このとき、セレクタ２５からコモンバスＢ１０の出力が演算ブロック８の乗算器２７の一方の乗算入力端子に供給され、セレクタ２６から端子１３に供給される映像信号（輝度信号またはクロマ信号）が演算ブロック８の乗算器２７の他方の乗算入力端子に供給される。このようにして、乗算器２７により映像信号に各エリア１〜エリア４の積分値が重み付けされて、これにより、重み付けされた値を積分することができる。
【００３４】
次に、ＣＰＵ動作において、レジスタブロック１のレジスタ（１）２とレジスタ（２）３とレジスタ（２）３とレジスタ（３）２１とレジスタ（４）２２との４チャンネルのレジスタに格納された各エリア１〜エリア４の積分値は、バスセレクトブロック４のセレクタ２３、２４に供給され、コモンバスＡ９及びコモンバスＢ１０に出力される。セレクタ２５からコモンバスＡ９の出力が演算ブロック８の乗算器２７の一方の乗算入力端子に供給され、セレクタ２６からコモンバスＢ１０の出力が演算ブロック８の乗算器２７の他方の乗算入力端子に供給される。このようにして、乗算器２７によりレジスタブロック１のレジスタ（１）２とレジスタ（２）３とレジスタ（２）３とレジスタ（３）２１とレジスタ（４）２２との４チャンネルのレジスタ間の乗算命令を実行するように動作することができる。このような演算結果を用いて他のブロックを制御することができる。
【００３５】
この実施の形態の映像信号処理回路は、映像信号に関する情報を格納するレジスタブロック１と、レジスタブロック１に格納された情報を複数のコモンバス９、１０に切り換えて送出するバスセレクトブロック４と、バスセレクトブロック４で切り換えられた複数のコモンバス９、１０を介して送出される情報を用いて演算を行ってレジスタブロック１に演算結果を映像信号に関する情報として格納する演算ブロック８とを備えた映像信号処理回路において、バスセレクトブロック４において複数のコモンバス９、１０を切り換えることにより、映像信号を積分し被写体の輝度情報またはクロマ情報を得る積分回路、または被写体の輝度情報またはクロマ情報の被写体情報から他のブロックを制御するコントローラー回路を構成し、積分回路またはコントローラー回路を選択的に切り換えることにより兼用するようにしたので、積分回路及びコントローラー回路をそれぞれ単独に設ける必要が無く、回路規模を大幅に削減することができる。
【００３６】
また、この実施の形態の映像信号処理回路は、上述において、レジスタブロック１において積分回路に用いる積分用レジスタと、コントロール回路に用いるコントロール用レジスタとを兼用するようにしたので、レジスタブロック１において映像信号の積分動作と他のブロックを制御するコントロール動作とを同じ回路を用いて行うことができる。
【００３７】
また、この実施の形態の映像信号処理回路は、上述において、バスセレクトブロック４においてレジスタブロック１から積分回路に用いる積分用情報の読み出しと、コントロール回路に用いるコントロール情報の読み出しとを、複数のコモンバス９、１０を切り換えることにより兼用するようにしたので、バスセレクトブロック４において映像信号の積分動作と他のブロックを制御するコントロール動作とを同じ回路を用いて行うことができる。
【００３８】
また、この実施の形態の映像信号処理回路は、上述において、演算ブロック８において積分回路に用いる積分用演算回路と、コントロール回路に用いるコントロール用演算回路とを兼用するようにしたので、演算ブロック８において映像信号の積分動作と他のブロックを制御するコントロール動作とを同じ回路を用いて行うことができる。
【００３９】
また、この実施の形態の映像信号処理回路は、上述において、バスセレクトブロック４における複数のコモンバス９、１０を切り換えるタイミングを選択するタイミングセレクトブロック１５を設け、タイミングセレクトブロック１５におけるタイミングによりバスセレクトブロック４における複数のコモンバス９、１０を切り換えて、映像信号の有効映像期間中は積分回路に、映像信号の垂直ブランキング期間中はコントロール回路に、複数のコモンバス９、１０を切り換えることにより兼用するようにしたので、バスセレクトブロック４における複数のコモンバス９、１０をタイミングを切り換えて選択して、各ブロックにおいて映像信号の積分動作と他のブロックを制御するコントロール動作とを同じ回路を用いて行うことができる。
【００４０】
【発明の効果】
この発明の映像信号処理回路は、映像信号に関する情報を格納するレジスタブロックと、上記レジスタブロックに格納された情報を複数のバスに切り換えて送出するバスセレクトブロックと、上記バスセレクトブロックで切り換えられた複数のバスを介して送出される情報を用いて演算を行って上記レジスタブロックに演算結果を上記映像信号に関する情報として格納する演算ブロックとを備えた映像信号処理回路において、上記バスセレクトブロックにおいて複数のバスを切り換えることにより、上記映像信号を積分し被写体の輝度情報またはクロマ情報を得る積分回路、または上記被写体の輝度情報またはクロマ情報の被写体情報から他のブロックを制御するコントローラー回路を構成し、上記積分回路または上記コントロール回路を選択的に切り換えることにより兼用するようにしたので、積分回路及びコントロール回路をそれぞれ単独に設ける必要が無く、回路規模を大幅に削減することができるという効果を奏する。
【００４１】
また、この発明の映像信号処理回路は、上述において、上記レジスタブロックにおいて上記積分回路に用いる積分用レジスタと、上記コントロール回路に用いるコントロール用レジスタとを兼用するようにしたので、レジスタブロックにおいて映像信号の積分動作と他のブロックを制御するコントロール動作とを同じ回路を用いて行うことができるという効果を奏する。
【００４２】
また、この発明の映像信号処理回路は、上述において、上記バスセレクトブロックにおいて上記レジスタブロックから上記積分回路に用いる積分用情報の読み出しと、上記コントロール回路に用いるコントロール情報の読み出しとを、上記複数のバスを切り換えることにより兼用するようにしたので、バスセレクトブロックにおいて映像信号の積分動作と他のブロックを制御するコントロール動作とを同じ回路を用いて行うことができるという効果を奏する。
【００４３】
また、この発明の映像信号処理回路は、上述において、上記演算ブロックにおいて上記積分回路に用いる積分用演算回路と、上記コントロール回路に用いるコントロール用演算回路とを兼用するようにしたので、演算ブロックにおいて映像信号の積分動作と他のブロックを制御するコントロール動作とを同じ回路を用いて行うことができるという効果を奏する。
【００４４】
また、この発明の映像信号処理回路は、上述において、上記バスセレクトブロックにおける上記複数のバスを切り換えるタイミングを選択するタイミングセレクトブロックを設け、上記タイミングセレクトブロックにおけるタイミングにより上記バスセレクトブロックにおける上記複数のバスを切り換えて、上記映像信号の有効映像期間中は上記積分回路に、上記映像信号の垂直ブランキング期間中は上記コントロール回路に、上記複数のバスを切り換えることにより兼用するようにしたので、バスセレクトブロックにおける複数のバスをタイミングを切り換えて選択して、各ブロックにおいて映像信号の積分動作と他のブロックを制御するコントロール動作とを同じ回路を用いて行うことができるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の一実施の形態の映像信号処理回路の構成を示すブロック図である。
【図２】この発明の一実施の形態の映像信号積分時の動作パスを示す図である。
【図３】この発明の一実施の形態のＣＰＵ時の動作パスを示す図であ。
【図４】この発明の一実施の形態の映像信号処理回路の他の構成を示すブロック図である。
【符号の説明】
１…レジスタブロック、２…レジスタ１、３…レジスタ２、４…バスセレクトブロック、５…セレクタ、６…セレクタ、７…セレクタ、８…演算ブロック、９…コモンバスＡ、１０…コモンバスＢ、１１…加算器、１２…コモンバスＣ、１３…端子、１４…端子、１５…タイミングセレクトブロック、１６…セレクタ、…セレクタ、１７…セレクタ、１８…セレクタ、１９…ＣＰＵタイミング発生回路、２０…積分エリアタイミング発生回路、２１…レジスタ３、２２…レジスタ４、２３…セレクタ、２４…セレクタ、２５…セレクタ、２６…セレクタ、２７…乗算器、２８…セレクタ、ＣＴＬ１…コントロール信号１、ＣＴＬ２…コントロール信号２
【図１】
0003787950.tif 000002
【図２】
0003787950.tif 000003
【図３】
0003787950.tif 000004
【図４】
0003787950.tif 000005