(57)【特許請求の範囲】
【請求項１】
信号情報担体を一磁束量子パルスとする超電導回路用メモリセルであって；
ｘ選択用、ｙ選択用の一磁束量子パルスの中、いずれか一方をラッチし、ラッチ出力を発するラッチ回路と；
該ラッチ出力を受けたとき、あるいは該ラッチ出力に加えて上記ｘ選択用、ｙ選択用の上記いずれか一方ではない他方の一磁束量子パルスを受けたとき、該一磁束量子パルスの信号伝搬経路に直列に挿入する等価インダクタンスの大きさを第一の値から該第一の値よりも大きい第二の値に切り替える等価インダクタンス切替回路と；
直流バイアス電流を受けた状態下で、上記第一の値または第二の値の等価インダクタンスを介し、上記他方の一磁束量子パルスを受けたとき、該第一の値の等価インダクタンスが上記信号伝搬経路に直列に介在しているときには電圧状態に遷移し、上記第二の値の等価インダクタンスが介在しているときには零電圧状態に留まる大きさの臨界電流を有する非ラッチ型のジョセフソン接合と；
該ジョセフソン接合が該零電圧状態に留まったとき、上記第二の大きさの等価インダクタンスを含んで構成され、上記他方の一磁束量子パルスを捕捉する超電導閉ループと；
を有して成るメモリセル。
【請求項２】
請求項１に記載のメモリセルであって；
上記等価インダクタンス切替回路は、上記第二の値のインダクタンスと並列でそのインダクタンス成分が相対的に小さな方の上記第一の値のインダクタンスとなるジョセフソン接合と、このジョセフソン接合に磁気結合した制御線とを有するスイッチ部を含んで構成され；
該制御線に上記ラッチ出力が流されたとき、該スイッチ部の該ジョセフソン接合の臨界電流が低減すること；
を特徴とするメモリセル。
【請求項３】
請求項１に記載のメモリセルであって；
上記スイッチ部の上記ジョセフソン接合は多接合SQUID で構成され；
該多接合SQUID の制御線に上記ラッチ出力が流されること；
を特徴とするメモリセル。
【請求項４】
請求項１，２または３に記載のメモリセルであって；
上記非ラッチ型のジョセフソン接合は多接合SQUID で構成され；
読み出し時にのみ、該多接合SQUID の臨界電流を低下させるように、該多接合SQUID の制御線に読み出し選択電流が流されること；
を特徴とするメモリセル。
【請求項５】
請求項１，２または３に記載のメモリセルであって；
上記等価インダクタンス切替回路と上記非ラッチ型のジョセフソン接合との間には直列に一磁束量子パルスの増幅器が設けられ；
読み出し時にのみ、該増幅器がイネーブルにされること；
を特徴とするメモリセル。
【請求項６】
請求項１，２または３に記載のメモリセルであって；
読み出し時にのみ、上記非ラッチ型のジョセフソン接合に対し、追加の直流バイアス電流を印加すること；
を特徴とするメモリセル。
【請求項７】
請求項１，２，３，４，５または６に記載のメモリセルを用いて構成された超電導メモリ回路であって；
上記等価インダクタンス切替回路は、複数ビットの各々に対応して複数個が直列に設けられ；
上記非ラッチ型のジョセフソン接合は、それら複数個の等価インダクタンス切替回路に共通の一つであること；
を特徴とする超電導メモリ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は超電導メモリセル、特に信号情報担体を一磁束量子パルスとする超電導論理回路と共に用い得るメモリセルと、これを用いた回路の改良に関する。
【０００２】
【従来の技術】
現在のコンピュータシステムでは、半導体論理回路においてもそうであるが、本書で関心を示す超電導論理回路（一般に「ジョセフソン論理回路」とも呼称される）においても、同期式プロセッサを基本要素の一つとして用いるのが普通となっている。ただ、従来は、単に同期式にすると言うだけではなく、この回路に用いる基本的な単位能動要素として、周知のように電流対電圧特性にヒステリシス特性を持ち、いわゆる「ラッチングモード」で動作するジョセフソン接合を用いることが前提となっていた。ラッチングモード型のジョセフソン接合では、ある特定の値の臨界電流を越えるまでは当該接合の両端に有意電圧を観測しない零電圧状態（超電導状態とも呼ばれる）にあるが、臨界電流を越えると特定の値の電圧（ギャップ電圧と呼ばれる）を発生する電圧状態（常電導状態と呼ばれることもあるが、これは正確ではない）に遷移する。そうなると、供給電流が臨界電流以下に低下しても、それが殆ど零に戻らない限り、零電圧状態に戻ることはなく、接合両端電圧はギャップ電圧に維持される。
【０００３】
従って、換言すると、こうしたラッチングモードで動作するジョセフソン接合を用いた同期式論理回路では、ある演算処理を行った後に次の演算処理を行うのには、一旦接合を零電圧状態にリセットせねばならない。そのため、電源として直流電流源を用いることはできず、結局は同期動作を制御するクロックとして、いわゆる多相脈流電源を用いねばならない。ところが、ジョセフソン接合自体はpsオーダでスイッチング動作し得る極めて高速な能動要素であるにも拘らず、このオーダになってくると、信号伝搬線路の僅かな時定数でさえ、無視し得なくなり、電源周波数（クロック周波数）の上限に事実上の制約が生まれ、これが実質的に回路全体の最大動作速度を制限してしまう。これを少しでも補うべく、電源エネルギを大きくしようとすると、それは電源装置の大型化、発熱の多大化を生み、新たにまた、別な解決課題を引き起こす。その外にも種々問題はあり、例えば多相脈流電源の各位相は、確実な回路動作を保証するため、互いに所定時間、重なり合っていなければならないが、そうなっていると、全ての接合が全て同じ状態にスイッチングしてしまう、いわゆるパンチスルー動作等も起き易くなり、これを防ぐにはまた別な工夫を要する。第一、各位相の立ち上がり、立ち下がりタイミングを厳密に制御すること自体、かなり難しい。
【０００４】
そこで、こうしたラッチングモード動作から逃れるべく、合理的、高速な論理回路を構築できるまた別な可能性として、RSFQ回路(Rapid Single-Flux-Quantum回路：高速一磁束量子回路) と呼ばれる方式が提案された（ K.K.Likharev 及びV.K.Semenov の著に係る文献名 "RSFQ Logic／Memory Family:A New Josephson-Junction Technology for Sub-Terahertz-Clock-Frequency Digital Systems", IEEE Trans.Appl.Superconductivity,Vol.1.1,No.1,pp.3-28(1991)参照)。
【０００５】
このRSFQ回路では、回路動作を非ラッチングモード動作とし、電源を小型で簡易、低消費電力で済む直流電源とし得ることを目的としており、そのために、回路中で用いるジョセフソン接合にも原則として非ラッチ型の接合を用い、かつ、信号情報担体も一磁束量子(SFQ：Single-Flux-Quantum)の伝搬パルスとして取扱う。図９(A) には、こうしたRSFQ回路の最も基本的な回路要素として、当該一磁束量子パルスQpの信号伝搬線路の構成原理が示されている。信号伝搬線路は、本来、高周波を取扱うのに適したマイクロストリップ線路構造であるならば、接地導体面に対向して単にストリップ状の超電導線路があるだけで良いが、実際には伝搬する一磁束量子パルスQpの減衰を補いながら伝搬させるため、要所要所にパルス増幅器を設ける必要がある。
【０００６】
図９(A) では、これを原理的に説明するのに都合の良いように、二段カスケード接続されたパルス増幅器を有する信号伝搬線路を示している。単位の増幅器回路は、非ラッチ型のジョセフソン接合Jo，Jo-1を有し、これには図示しない直流電源から素子間分離用及び最大供給電流制限用、そして場合により電源インダクタンス整合用の目的で挿入された抵抗を介し、当該ジョセフソン接合Jo，Jo-1の臨界電流より少し小さい値の直流バイパス電流Ibが供給されている。なお、本図において当該ジョセフソン接合や以下に説明するインダクタンス、抵抗等の符号につき、それぞれ付している添字“-1”や添字“+1”は、着目するジョセフソン接合Joを含む段より一つ前の段に関するそれであるか、一つ後ろの段に関するそれであることを示す。しかし、本文中では以降、そうした前後関係を特定的に示す必要のある場合に限ってこうした添字を用いるものとし、いずれの段についても同様に適用できる説明に関しては、これら添字は省略する。
【０００７】
非ラッチ型ジョセフソン接合Joは、いわゆるマイクロブリッジ型やエッジ接合型等、それ自体の構造的要因により、そもそもヒステリシスを持たない弱結合素子であっても良いが、一般には図中、仮想線の円で囲って拡大して示すように、ヒステリシスを有するラッチ型ジョセフソン接合JLに並列にオーバダンピング抵抗R を付すこと等により、ヒステリシス特性を意図的に失わせて非ラッチ型にされたものであることが多い。ラッチ型接合の方が素材上も構造上も、はたまた製法上も成熟しており、電気的にも物理的にも安定で、特性も良好、均一なものが得易いからである。最近では高温超電導材料を用いた接合すら、入手できるようになってきている。いずれにしろ、このような非ラッチ型ジョセフソン接合の電圧対電流特性は、代表的には図９(B) に示されるようになる。すなわち、臨界電流Ioを越えるとそれまでの零電圧状態から電圧状態に遷移し、電流の増加と共に電圧も漸増傾向になるが、逆に電流が低下して行くときの戻り経路も、電流増加時の往路と殆ど変わりない経路を辿り、臨界電流Ioまでは素直に電圧低下傾向を示した後、臨界電流Ioを下回ると自動的に零電圧状態にリセットする。
【０００８】
なお、各接合Joは、原理的には図示の通り、単接合であって良いが、実際の回路では、これ等自体が複数の接合の集合で構成されたスイッチング回路、例えば二接合ないし三接合SQUID(磁束量子干渉デバイス）等となっていることもある。換言すると、本願実施形態に関するものも含め、本書添付の各図面において単接合表記で示された接合Joは、少なくとも等価的にこうした単接合表記に置き換えて説明し得るスイッチング回路をも含むものであり、この前提の下に、簡単のため、本書全般を通じ、それらを包括する意味で、単に「ジョセフソン接合」と呼称する。先に述べた弱結合素子等もこれに含める。
【０００９】
このような非ラッチ型ジョセフソン接合Joに対し、上述のようにその臨界電流値よりも少し小さい直流バイアス電流Ibを与えた状態で前段より入力パルス電流Qpを印加すると、ジョセフソン接合Joは直流バイアス電流Ibと入力パルス電流Qpの重畳（電流加算）により一旦は電圧状態に遷移する（逆に言えば、そうなるように、直流バイアス電流Ibの大きさが決められる)。しかし、電圧状態に遷移したがために、却って自身に流れ込む電源電流の値が時間的に低減し、その結果、やがて自己リセットし、零電圧状態に戻る。こうしたことから、各段の出力端子の所で見ていると、図９(C) に示されるように、一旦は大きく立ち上がるものの、時間の経過と共にその電流値（電圧値で見ても良い）が急速に低下して行く波形の一磁束量子パルスQpが得られる。この一磁束量子パルスQpの持つエネルギが一磁束量子Φo であり、電流値の時間積分値、すなわち時間軸ｔと当該一磁束量子パルスQpの波形で囲まれた斜線の面積領域がこれに相当する。ちなみに図９(C) は、実回路上にて実際に観測された一磁束量子パルスQpの波形を忠実に写し取ったものである。
【００１０】
ところが、上述のエネルギ量に鑑みて逆に言うと、所期通りに一磁束量子Φo のパルスQpを順次伝搬させるためには、意図的にしろ非意図的にしろ、非ラッチ型ジョセフソン接合Jo自体の持つインダクタンスをも含め、当該ジョセフソン接合Joへの入力線路や出力線路中に見込まれるインダクタンスの値Loと臨界電流Ioとの積（Lo×Io）が一磁束量子Φo 以下でなければならない。そうでないと、蓄積可能な磁気エネルギ量（Lo×Io）に打ち勝って接合Loを電圧状態に遷移させることができない。そこでこれまでにも、信号伝搬経路に等価的に直列に入るインダクタンスLoや臨界電流Ioの値は、Lo×Io＜Φo を満たすべく設計され、一般にはマージンを見込んでLo×Io＜ 0.5Φo 程度とされていた。なお、上述の説明から明らかなように、図中に示されているインダクタLoのインダクタンスLo（Loはインダクタの符号としても、その値としても用いる）は、伝搬経路に見込まれる直列等価インダクタンスの総和を表すものと約束する。
【００１１】
さらに、先掲の文献中に認められるように、要すればこの等価インダクタンスLoを意図的、積極的に調整することにより、パルス幅やパルスの鋭さ等、パルス波形に関与するパラメータとか、パルス増幅器を複数個カスケード接続する際の各段の増幅率（臨界電流値の大きさ）を調整したりすることができ、これらの点は後述する本発明の実施形態においても適用できるが、直接に本発明に関与することではないため、詳細は省略する。原理的には全ての等価インダクタンスLoは各段において同じ値と考えて良く、同様に全てのジョセフソン接合Joの臨界電流Ioを同じ値として考えても一般性を失わない。
【００１２】
また、さらに言うなら、図中、インダクタLo+1に対しての代替抵抗RO+1として例示のように、こと一磁束量子の信号伝搬に関する限り、実際には各インダクタは、当該インダクタのインダクタンスに概ね相当するインピーダンス値、例えば 1Ω程度の小さな抵抗に置き換えて良いときもあり、この場合にも、非ラッチ型ジョセフソン接合Joの臨界電流Ioは、一磁束量子Φo のエネルギで当該接合Joが電圧状態に遷移し得る値範囲に選ばれる。一磁束量子Φo は電圧の時間積分値でもあるから、抵抗ROと臨界電流Ioの大きさの関係でジョセフソン接合Joが電圧状態に遷移するか否かを議論することもできる。抵抗分により信号の減衰があったにしても、それは上述のように、パルス増幅で補える。
【００１３】
【発明が解決しようとする課題】
しかるに、このようなRSFQ回路で最も問題となるのが、いわゆるｘ−ｙマトリクス配置された二次元メモリセルを二線一致で選択できるメモリ回路である。半導体集積回路やラッチ型超電導回路では、言うまでもなく、こうしたメモリは現に実用下にある。ところが、ｘ選択信号もｙ選択信号も互いに非同期の関係で、しかも極めて持続時間の短い一磁束量子パルスQpとして入力してくるRSFQ回路では、それがもし仮に、非同期式に限らず同期式に組まれていたにしても、それらｘ，ｙ両選択パルスの完全な時間上での一致により、特定のメモリセルに二値情報“１”，“０”を選択的に書き込むことは、原理的な所からして無理と言って良い。そこで、従来考えられたのは、メモリセルのｘ、ｙ各入力のどちらの入力にもその手前に一時メモリを設け、選択データの待ち合わせを行うということである。しかし、メモリのためにメモリを設ける不合理は如何ともし難く、実際、これまでの所、RSFQ回路用メモリセルは提案されていない。
【００１４】
本発明は基本的にこの点に鑑み、少なくとも一方の選択信号にはラッチ回路の使用を許容するにしても、他方にはこれを必要とせず、かつ、合理的で簡単な回路構成原理に従ったRSFQ回路用メモリセルを提案せんとするものである。
【００１５】
【課題を解決するための手段】
本発明者は、上記目的を達成するため、図９に即して既に説明したRSFQ回路用信号伝搬線路に関し、異なる視点から検討をなし、その結果、本発明に至る次のような考察過程を経た。すなわち、RSFQ回路用信号伝搬線路が、所期通りに一磁束量子パルスQpを次々に伝搬させて行けるようにするには、既に述べた通り、当該信号伝搬線路に直列に入る等価インダクタンスLoと、信号源（一磁束量子パルスQpの出力源）に並列な非ラッチ型ジョセフソン接合Joの臨界電流Ioとの積エネルギ（Lo×Io）が、一磁束量子Φo 未満でなければならない。しかし、これを意図的に逆の関係にし、Φo ＞Lo×Ioとするとどうなるかと考えた。
【００１６】
それは当然、図８に示すようになる。用いている符号や回路要素の接続関係等は図９(A) に示した回路におけると同様であるが、ある特定の段において、信号伝搬経路に直列に見込まれる等価インダクタンスの値が既述の値Loよりも大きいLo+ となっている。すなわち、Lo+×Io＞Φo である。
【００１７】
こうなっていると、前段のパルス増幅器であるジョセフソン接合Jo-1を一旦電圧状態に遷移させることで当該処理段に入ってきた一磁束量子パルスQpは、次のジョセフソン接合Joを電圧状態に遷移させることができず、当該ジョセフソン接合Joは零電圧状態のままに留まる。その結果、その時に形成される超電導閉ループ、この場合は等価インダクタンスを大きくされたインダクタLo+、ジョセフソン接合Jo、接地記号で示す接地導体、前段にあって零電圧状態に戻っているジョセフソン接合Jo-1を直列に含む閉ループ中に当該一磁束量子パルスQpが捕捉され、永久環電ILが流れる状態になる。すなわちこれは、バイナリ論理情報のどちらか一方、例えば論理“１”の記憶状態に対応させることができる。読み出しについては、さらに読み出し用選択パルスの重畳により、永久環電流との総和で閉じている（オンのままになっている）ジョセフソン接合を電圧状態に遷移し得る（オフとし得る）ので、具体的な回路構成では種々望ましい工夫はあるかも知れないし、実際、その幾つかは本発明の下位態様として後述するが、原理的には何等問題なく、簡単にこれを行える。
【００１８】
従って、当該等価インダクタンスの値を、第一の値とそれより大きい第二の値の間で切り替え得るような回路構成を勘案すれば、本来の信号伝搬線路に必要な要素を数多く流用した、極めて合理的なメモリセルが構築される。本発明は、基本的にこのような知見の下に、ｘ選択用一磁束量子パルス、ｙ選択用一磁束量子パルスの中、いずれか一方に関してはラッチ回路を援用して当該一磁束量子パルスをラッチ信号に変換し、この変換信号により上述の等価インダクタンスの切替回路を動作させて等価インダクタンスを大きい値に切り替えさせておくか、少なくとも切り替え得る状態にしておき、この状態下で他方の選択信号である一磁束量子パルスの到来により、大きい値のインダクタンスを有効な線路インダクタンスとし、当該パルスをその時に形成されている超電導閉ループ中に捕捉するというメモリセルを提案する。ここで、「その時に形成されている超電導閉ループ」という語は、この種の分野では決して曖昧な用語ではない。超電導回路として動作している以上、回路のその時々の状態の如何により、具体的な超電導閉ループの形成形態は種々変化するが、一磁束量子パルスを捕捉するために必ずその時に形成されている超電導閉ループというものが存在し得る。例えば図８の場合、上述のような超電導閉ループとなるが、仮に前段ジョセフソン接合Jo-1がないとするなら、その場合には図示しない一磁束量子パルスQpの信号源そのものを介する超電導閉ループとなるし、後述のように、本発明による等価インダクタンス切替回路の具体的実施例の如何によっては、当該等価インダクタンス切替回路内に超電導閉ループが形成されることもある。いずれにしろ、前段入力ゲートの電圧遷移に基づいて入力してきた一磁束量子パルスをトラップする閉ループを形成すること自体は難しい技術ではない。
【００１９】
こうしたことからして、本発明を構成としてまとめ直せば、本発明は、
ｘ選択用、ｙ選択用の一磁束量子パルスの中、いずれか一方をラッチし、ラッチ信号を出力するラッチ回路と；
このラッチ回路の出力するラッチ出力を受けたとき、あるいはラッチ出力に加えて上記のｘ選択用、ｙ選択用の上記いずれか一方ではない他方の一磁束量子パルスを受けたとき、当該一磁束量子パルスの信号伝搬経路に直列に挿入する等価インダクタンスの大きさを第一の値から当該第一の値よりも大きい第二の値に切り替える等価インダクタンス切替回路と；
直流バイアス電流を受けた状態下で、上記した第一の値または第二の値の等価インダクタンスを介し、上記他方の一磁束量子パルスを受けたとき、当該第一の値の等価インダクタンスが信号伝搬経路に直列に介在しているときには電圧状態に遷移し、第二の値の等価インダクタンスが介在しているときには零電圧状態に留まる大きさの臨界電流を有する非ラッチ型のジョセフソン接合と；
このジョセフソン接合が零電圧状態に留まったとき、当該第二の大きさの等価インダクタンスを含んで構成され、上記他方の一磁束量子パルスを捕捉する超電導閉ループと；
を有して成るメモリセルを提案する。
【００２０】
上述のような本発明の基本構成は、同じく本発明に従い、各種の下位態様に展開できる。例えば等価インダクタンス切替回路は、第二の値のインダクタンスに並列でそのインダクタンス成分が相対的に小さな方の第一の値のインダクタンスとなるジョセフソン接合と、このジョセフソン接合に磁気結合した制御線とを有するスイッチ部を含むように構成することができ、この制御線にラッチ回路からのラッチ出力が流れているときに、当該スイッチ部のジョセフソン接合の臨界電流が低減するようにする。
【００２１】
さらに、このスイッチ部のジョセフソン接合は、より感度の高い、二接合、三接合等、多接合SQUID から構築することができる。この場合、多接合SQUID の制御線をラッチ回路からのラッチ出力線路とする。なお、多接合SQUID 自体は、この種の分野で周知の構造であるので、任意、適当なる構造のものを採用することができる。
【００２２】
本発明メモリセルからの情報読み出しについては、一般にｘ選択、ｙ選択用一磁束量子パルスのいずれか一方の入力によりなすことができる。それにより、上述した閉ループ中に設けられているジョセフソン接合が電圧状態に遷移し、記憶情報を送り出した後、自己リセットする。従って、このジョセフソン接合は、読み出しに関し議論する時には、読み出しゲートとも呼ぶことができる。しかし、具体的な臨界電流値やインダクタンスの値の如何によっては、当該読み出しゲートであるジョセフソン接合を電圧状態に遷移できないこともある。そうした場合には、読み出し時に限り、
(1) 当該ジョセフソン接合の臨界電流値を意図的に低下させる，
(2) 永久環電流、すなわち、捕捉されている一磁束量子パルスを増幅する，
(3) ジョセフソン接合の直流バイアス電流を意図的に増加させる，
という手法が考えられる。
【００２３】
本発明では、この点にも鑑み、まず上記(1) の場合として、出力段のジョセフソン接合を多接合SQUID から構成し、読み出し時にのみ、この制御線に読み出し選択電流信号を流すことで、読み出し用ゲートとしての当該多接合SQUID の臨界電流値を低減させる回路を提案する。
【００２４】
上記(2) の方策としては、等価インピーダンス切替回路と出力段のジョセフソン接合との間に直列に一磁束量子パルスの増幅器を設け、このパルス増幅器を読み出し時にのみ、イネーブルにするという構成を提案する。低増幅率を高増幅率に変えることもこの概念に含める。
【００２５】
そして、上記(3) に準ずる構成としては、出力段のジョセフソン接合に対し、別途な干渉防止抵抗（分離抵抗）を介し、読み出し時にのみ、追加の直流バイアス電流を印加するという構成を提案する。
【００２６】
もちろん、これら (1)〜(3) の方策は、一般にはどれか一つで十分であることが多いが、必要とあらば任意に組み合せて使用することができる。
【００２７】
さらに、読み出し用ゲートであるジョセフソン接合は、複数のメモリセルに共通の構成とすることもできる。例えば、等価インダクタンス切替回路を複数ビットの各々に対応させて複数個、直列に設け、一方、一磁束量子パルスを捕捉する超電導閉ループ中にあってこれら複数個の直列な等価インダクタンス切替回路に共通の負荷となる関係で、読み出し用ジョセフソン接合が一つ設けられていても良い。これは結果として、各ビットを独立に読み出せる、単位の多ビットメモリ回路を構築したことになる。
【００２８】
言うまでもなく、本発明により提供される超電導回路用メモリセルは、これをｘ方向にもｙ方向にも複数個を配置することで、いわゆるｘ−ｙマトリックス構造のメモリ回路を構築するのに用いることができる。また、ラッチ回路は、実質的にｘ選択回路ないしｙ選択回路として機能させることができ、そうした回路自体はまた公知であるので、入手は簡単である。
【００２９】
【発明の実施の形態】
図１には本発明の基本的な実施形態としての超電導回路用メモリセル10が概略的な回路図によって示されている。本実施形態は、本発明の理解を容易にするため、図９に示したRSFQ回路の信号伝搬線路における各構成要素を多く流用しての改良となっており、従って図９や、本発明の原理を説明する図８中の各回路要素につき説明した内容は、本項でも特に断らない限り、そのまま援用することができる。対応する構成要素にも同一の符号を用いる。
【００３０】
してみるに、この実施形態ではまず、前段ないし入力段の非ラッチ型ジョセフソン接合Jo-1と、出力側の非ラッチ型ジョセフソン接合Joとの間のインダクタンス線路部分に、等価インダクタンス切替回路11を介在させている。各ジョセフソン接合Jo，Jo-1には既に述べたように直流バイアス電流Ibが印加されており、一方、等価インダクタンス切替回路11は、相対的に小さなインダクタンスの第一の値のインダクタンスLoと、それよりも大きい第二の値のインダクタンスLo+ を切り替え得るようになっていて、切り替えのためのスイッチ部13を有している。
【００３１】
スイッチ部13は、本図では模式的に機械的スイッチのように示されているが、実際、その基本機能はまさにそうであって良い。すなわち、ｘ選択用、ｙ選択用のいずれか一方、この場合はｘ選択用のパルスである一磁束量子パルスQxがｘ入力端子Txに入力したとき、これをラッチしたラッチ回路12が所定時間以上に亙り安定に出力するラッチ出力QxL により、それまでの第一のインダクタンスLoの選択状態から第二のインダクタンスLo+ の選択状態に移るか、あるいはラッチ出力を受けた状態下で、その後にｙ入力Tyにｙ選択用の一磁束量子パルスQyが入力してき、前段の非ラッチ型ジョセフソン接合Jo-1を一旦電圧状態に遷移させながら当該スイッチ部13に入力してくると、これらラッチ出力QxL と一磁束量子パルスQyとの相乗効果で第一のインダクタンスLoを第二のインダクタンスLo+ に切り替える。
【００３２】
ここで、出力側の非ラッチ型ジョセフソン接合Joの臨界電流を図９中におけると同様、Ioとするなら、第一のインダクタンスLoの値は、既述のように、取扱う一磁束量子Φo に対し、Lo×Io＜Φo 、好ましくは余裕を見てLo×Io＜ 0.5Φo 程度とし、逆に第二のインダクタンスLo+ は、Lo+ ×Io＞Φo 、好ましくはこれも余裕を見てLo+ ×Io＞ 1.5Φo とする。
【００３３】
このようになっているので、本発明のメモリセル10では、非同期式であっても実効的にｘ，ｙ二線一致によるバイナリ情報の選択的な書き込みが可能である。互いに非同期であるにしろ、いずれも一磁束量子パルスであるｘ選択パルスQx、ｙ選択パルスQyの双方の入力がなければ、等価インダクタンス切替回路11を含んでその時に形成されている超電導閉ループ内に一磁束量子パルスは捕捉されず、双方の入力があったときにのみ、捕捉されて、当該超電導閉ループ内に永久環電流が流れる。簡単のため、普通の考えに従って、ここでは超電導閉ループに一磁束量子パルスが捕捉され、永久環電流が流れている状態の方を論理“１”に対応させておく。
【００３４】
ｘ，ｙの各選択パルスの到来順については、スイッチ部13の具体的回路構成の如何により、どちらが先でも良いように構成できる。しかし、どちらかが先に、例えばラッチ出力QyL の方が先に与えらればなならない回路構成のスイッチ部13を採用する場合も、時間軸上で全く同時にｘ，ｙの一磁束量子パルスQx，Qyを印加させねばならないという、殆ど現実的でない従来の制約に比せば、このように片方に所定時間以上の遅れ（とは言っても極めて短くて良い）を持たせることには何の問題もなく、既にこの種の分野で公知の適当なる回路の援用により、極めて簡単にこの要件を満たすことができる。
【００３５】
記憶情報の読み出しについては、これもスイッチ部13の具体的回路構成の如何によるが、読み出しタイミングで再度ｘ選択パルスQxを印加し、スイッチ部13の過渡的な状態を変えることで、出力側のジョセフソン接合Joを電圧状態に遷移させたり、あるいは読み出し信号をｙ選択パルス側から入力させ、記憶されている永久環電流に対し過渡的に電流加算を図ることでなすことができる。もちろん、先に定義したように、論理“１”が記憶されているときにのみ、出力段のジョセフソン接合Joを介し、出力端子Toから論理“１”を表す読み出し電流を抽出することができる。
【００３６】
明らかなように、本発明のメモリセルは、これをカスケードに複数個、直列接続し、かつ、これと直交する方向にも複数列を並設して、同じｘ行に属するものは同じラッチ回路12のラッチ出力QxL を受けるようにすることで、いわゆる二次元マトリックス配置された超電導メモリ回路に展開できる。また、ラッチ回路12は、既述した通り、実質的にｘ選択回路ないしｙ選択回路として機能させることができ、そうした回路自体は公知である。さらに、記憶動作に関与しない信号伝搬線路部分に設けられている直列インダクタンス、例えば前段ジョセフソン接合Jo-1の前の部分に設けられているインダクタンスLo-1は、既に図９(A) において例示したように、要すれば適当に低い値の代替抵抗RO-1に置き換えて構わない。これらの点は、以下に述べる本発明の各種下位態様においても同様である。
【００３７】
図２には、図１の構成原理に従って構成された、より具体的な本発明実施形態が示されている。本実施形態においても、また後続の他の実施形態においても、図１中におけると対応する構成要素には同じ符号を付し、特に断らない限り、それら各構成要素に関し、それ以前に説明した内容はそのまま適用できる。
【００３８】
図２の本発明実施形態では、スイッチ部13は実質的にジョセフソン接合Joと同様で良い非ラッチ型ジョセフソン接合Jsと、これに近接配置されることで磁気結合した制御線とから構成され、制御線が実質的にラッチ回路12の出力線路となっている。従って、ｘ選択パルスQxの入力に伴いラッチ回路12がラッチ出力QxL を発すると、端子Caから端子Cbに抜けるように当該ラッチ出力電流が流れ、この両端子Ca，Cb間の線路部分に磁気結合しているジョセフソン接合Jsの臨界電流が低減する。そして、この状態にあるときに、他方の一磁束量子パルスQyが入力してくると、当該ジョセフソン接合Jsが電圧状態に遷移することでオフとなり、これに並列に入っている上述した第二の値のインダクタンスLo+ が有効となって、当該一磁束量子パルスが捕捉され、論理“１”が記憶される。ただし、この実施形態では、この論理“１”の記憶時に形成される超電導閉ループ、換言すれば当該論理“１”を表す永久環電流の存在する超電導閉ループは、スイッチ部13のジョセフソン接合Jsとこれに並列な第二の値のインダクタLo+ で構成される閉ループとなる。
【００３９】
ここで、スイッチ部13のジョセフソン接合Jsは、第一のインダクタンスLoに相当する大きさの等価インダクタンスを持っていると看做すことができる。実際にもそうであって、仮にラッチ出力QxL がなく、臨界電流の低減していない状態で他方の一磁束量子パルスQyが入力してきても、それは出力側のジョセフソン接合Joを電圧状態に遷移させ、増幅されたパルスとして端子Toから出力できる。ただし、必要とあれば、当該スイッチ部13のジョセフソン接合Jsに対し、さらに直列に追加のインダクタを備えさせて良い。
【００４０】
また、原理的には、スイッチ部13のジョセフソン接合Jsについては、これは非ラッチ型でなく、ラッチ型のジョセフソン接合であっても良い。しかし、閉ループ中に、あるいはこれと並列にインダクタンス成分が介在するため、共振系の存在が問題となることもある。さらに、これが開いたときに、一磁束量子パルスを捕捉する閉ループが出力段のジョセフソン接合Joを含む閉ループに変わる可能性もある。後者は別に構わないが、前者の恐れがある場合にはやはり非ラッチ型の接合を用いた方が良く、その方が、実際にRSFQメモリ回路を構築するとき、同じ種類で同じか、少なくとも相似の素子パタンのジョセフソン接合で統一できるので、設計、製造も容易になる。
【００４１】
このようなスイッチ部13の構成は、極めて小型で動作信頼性が高く、製造も容易なために大きな利点があるが、さらに、先にも述べたように、当該スイッチ部13のジョセフソン接合Jsは、図示の通りに原理的には単接合であっても良いものの、これ自体を複数のジョセフソン接合を組み合せたスイッチングゲートとして構成すると感度が上げられ、より望ましい。その具体的な回路構成として最適な一つが、やはり図３(A) に示すような三接合SQUID 21である。基本構成や動作原理自体はもとより周知であるので詳しい説明は省略するが、三つのジョセフソン接合（原理的にラッチ型でも良いが非ラッチ型とするのが望ましい)Js1〜Js3 を含む超電導閉ループと、磁気結合部M1，M2を介して磁気結合する制御線を有して成り、超電導閉ループに接続したゲート端子Ga，Gb間にゲート電流を流しただけではゲートが零電圧状態を保っていても、制御端子Ca，Cb間に制御電流を流すとゲートとしての臨界電流が低減して電圧状態に遷移することができる。逆もまた然りで、制御電流の印加で臨界電流が低下していると、小さなゲート電流で電圧状態に遷移する。真ん中のジョセフソン接合Js2 のない二接合SQUID でも、同様の動作となる。このような多接合SQUID を便宜上、図３(B) のように各端子Ga，Gb；Ca，Cbと内蔵のスイッチング素子Jsを一つだけ図示して略図表記し、以降の実施形態でもこれを用いることがあるが、さらに図３(B) の図形を半時計方向に90°倒して図３(C) のように表現すれば、それが図２のスイッチ部13を表すものと見ることができる。
【００４２】
しかるに、具体的な回路においての臨界電流の大きさや各インダクタンス値の設定の如何にもよるが、記憶した情報を読み出す時に、読み出し電流として作用するｘ選択パルスのラッチ出力QxL の単なる印加のみでは、記憶エネルギに不足があって、出力段のジョセフソン接合Joをオフにし得ない場合も考えられる。そこで、そうした場合には、既に述べたように、当該読み出し時にのみ、(1) 出力段のジョセフソン接合Joの臨界電流値を意図的に低下させるか、(2) 捕捉されている一磁束量子パルスに基づく永久環電流を増幅して出力段のジョセフソン接合Joに与えるか、(3) ジョセフソン接合Joに供給している直流バイアス電流Ibを意図的に増加させると良い。
【００４３】
図４は、上記(1) の方策に対応する具体的な実施形態であって、スイッチ部13を含む構成部分は図２に示した構成と同様であって良いが、次の点で異なっている。すなわち、出力段のジョセフソン接合Joに対し、その臨界電流を意図的に低減できる制御線が磁気結合し、この制御線に、読み出し制御パルスQx’をラッチする読み出し選択回路21からの読み出し選択電流QxL'が流されるようになっている。従って、読み出し時に読み出し制御パルスQx’を先に印加すると、結局は読み出しゲート23としてのジョセフソン接合Joの臨界電流が低減した状態でスタンバイするため、その後、読み出しパルスとしてｘ選択パルスQxが印加されると超電導閉ループが過渡的に破れ、蓄積エネルギ（一磁束量子パルスエネルギ）で読み出しゲート23を電圧状態に遷移させることができ、出力端子Toから当該情報を一磁束量子パルスとして取り出すことができる。
【００４４】
なお、本回路において、読み出しゲート23は実質的にスイッチ部13と同様の構成とすることができ、従って内蔵のジョセフソン接合Joは、スイッチ部用ジョセフソン接合Jsと同様であって良いので、既に図３に即し説明したように、当該図３の(B) に示す通り、この読み出しゲート23には多接合SQUID を用いることができ、その方が実践的である。
【００４５】
順番が前後するが、図６の実施形態は、読み出しに関し上述の手法(3) に即して構築された回路である。構成上は最も単純で、読み出し制御パルスQx’の入力に伴い読み出し選択回路12の出力するラッチ出力QxL'は、直流バイアス電流Ibに対する追加の直流バイアス電流成分として、干渉防止抵抗を介し、出力段のジョセフソン接合Joに直接に入力されている。もちろんこれでも、動作マージンは小さくなるが、原理的に満足な機能を期待することができ、ある程度実用に耐え得ることが予想される。なお、他の回路部分は図２と同様になっている。
【００４６】
図７に示す実施形態は、やはり図２の回路の改変として構成されていて、以下で説明する部分以外は当該図２に示した回路と同様であって良いが、上述した方策(2) に従う読み出し手順を有している。すなわち、等価インダクタンス切替回路11と出力段のジョセフソン接合Joとの間に選択的に一磁束量子パルスを増幅し得る増幅器22を設けている。この増幅器22は、読み出し制御パルスQx' が印加されてラッチ回路である読み出し選択回路12がラッチ出力QxL'を出力したとき、例えばこれを電源電流として受けることでイネーブルになる増幅器である。逆に、ラッチ出力QxL'の入力がないときは、単なる超電導線路として機能する。そうではなく、ラッチ出力QxL'の入力により、増幅率が低い値から高い値に変わるものでも良い。このような回路も、既存の回路技術をして当業者であれば都合の良いものを組むことができる。実際、本発明がまさに提案している、RSFQ超電導回路でも二線一致選択可能なメモリセルを除けば、これまでにも既に、半導体集積回路にて実現されている種々の機能回路と同様の機能を有する超電導回路が提供されている。
【００４７】
しかるに、本発明はまた、基本的にはこれまで述べてきた単位のメモリセル構造を有するが、これを複数個組み合せて単位のメモリ回路とした構成も提案することができる。単純には複数個のカスケード接続等であって良いし、カスケードに複数個、直列接続した上で、これと直交する方向にも複数列を並設し、同じｘ行に属するものは同じラッチ回路12のラッチ出力QxL や読み出し選択用ラッチ信号QxL'を受けるようにすることで、いわゆる二次元マトリックス配置された超電導メモリ回路を提供できる。しかしまた、図７に示すように、読み出しゲートを直列接続関係にある複数ビットに共通の一つとした単位のメモリ回路も提案できる。
【００４８】
図７に示す実施形態の場合、これまで説明してきた等価インダクタンス切替回路11とそれぞれ同様で良い等価インダクタンス切替回路11が複数個、直列に設けられ（図中では、11-1〜11-4の四つを明示）、対して図４に示した実施形態にて用いた読み出し用ゲート23は一つしか用いていない。このような回路構造は、選択されたセルの情報内容を個々に読み出せるのにもかかわらず、読み出し用ゲート23の数を低減でき、回路の小型化、低消費電力化を招くので望ましい。集積密度が増す程、この効果は大きくなる。また、読み出し用ゲートでの実効的な感度が高まるか、図６に示した回路原理によって記憶情報の増幅力が高まる程、一つの読み出し用ゲート23が担当できるメモリセルの数は当然に多くなる。
【００４９】
最後に、本発明者は本実施形態に即する実験回路につき、種々シミュレーションを行ったが、その結果は十分満足し得るもので、RSFQ用二線一致選択メモリセルないしメモリ回路として、始めて実用化し得るものが提供できたと言える。もちろん、本発明の要旨構成に即しての任意の改変は自由である。
【図面の簡単な説明】
【図１】本発明の超電導回路用メモリセルの基本的実施形態における概略的な回路構成図である。
【図２】本発明のより具体的な実施形態の概略的な回路構成図である。
【図３】本発明実施形態におけるスイッチ部や読み出しゲートに用い得る三接合SQUID の回路構成と略図表記の説明図である。
【図４】本発明の他の実施形態の概略的な回路構成図である。
【図５】本発明のさらに他の実施形態の概略的な回路構成図である。
【図６】本発明のまた別な実施形態の概略的な回路構成図である。
【図７】本発明に従い構成され、複数のメモリセルを用いた多ビットメモリ回路の一実施形態の概略構成図である。
【図８】本発明の原理に関する一磁束量子パルスの捕捉に関する説明図である。
【図９】超電導回路、特にRSFQ回路における信号伝搬線路の基本的構成例と、これに用いるジョセフソン接合の特性、及び取扱う一磁束量子パルスの波形に関する説明図である。
【符号の説明】
10    本発明メモリセル，
11    等価インダクタンス切替回路，
12    ラッチ回路，
13    スイッチ部，
21    読み出し選択回路，
23    読み出しゲート，
Jo    非ラッチ型ジョセフソン接合，
Lo    第一の値のインダクタンス，
Lo+   第二の値のインダクタンス，
Js    スイッチ部中のジョセフソン接合，
Qx    Ｘ線選択用一磁束量子パルス，
Qy    ｙ選択用一磁束量子パルス，
QxL   ラッチ回路出力，
Qx’  読み出し制御パルス，
QxL'  読み出し選択回路の出力，
Io    ジョセフソン接合Joの臨界電流，
Φo   一磁束量子．
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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