(57)【特許請求の範囲】
【請求項１】
外部から与えられるクロック信号に応じて動作する半導体記憶装置であって、
行列状に配列された複数のメモリセルを含むメモリセルアレイと、
当該半導体記憶装置の外部から与えられる複数の行アドレス信号を順次取込んで記憶し、前記複数の行アドレス信号を順次取込まれた順に内部行アドレス信号として出力する行アドレス信号記憶回路と、
当該半導体記憶装置の外部から与えられる複数の列アドレス信号を順次取込んで記憶し、前記複数の列アドレス信号を順次取込まれた順に内部列アドレス信号として出力する列アドレス信号記憶回路と、
前記内部行アドレス信号を受けてデコードし、前記メモリセルアレイの行を選択する行デコーダと、
前記内部列アドレス信号を受けてデコードし、前記メモリセルアレイの列を選択する列デコーダと、
当該半導体記憶装置の外部から与えられる指示信号に応じて、当該半導体記憶装置の外部から与えられるアドレス信号が前記行アドレス信号であるかもしくは前記列アドレス信号であるかを判断し、前記アドレス信号が前記行アドレス信号の場合には前記行アドレス信号記憶回路に前記アドレス信号を入力させ、前記アドレス信号が前記列アドレス信号の場合には前記列アドレス信号記憶回路に前記アドレス信号を入力させ、前記行アドレス信号記憶回路に取込まれた順に前記行アドレス信号記憶回路に前記内部行アドレス信号を前記行デコーダへ順次出力させ、前記列アドレス信号記憶回路に取込まれた順に前記列アドレス信号記憶回路に前記内部列アドレス信号を前記列デコーダへ順次出力させる制御をする制御回路とを備え、
前記行アドレス信号記憶回路が前記指示信号に応じて前記内部行アドレス信号を前記行デコータへ出力する前記クロックのサイクル、および前記列アドレス信号記憶回路が前記指示信号に応じて前記内部列アドレス信号を前記列デコータへ出力する前記クロックのサイクルは、前記外部から与えられるアドレス信号を前記行アドレス信号記憶回路および前記列アドレス信号記憶回路が取込んで記憶する前記クロックのサイクルよりも長い、半導体記憶装置。
【請求項２】
前記行アドレス信号記憶回路は、
前記複数の行アドレス信号を記憶する行レジスタ回路と、
前記行レジスタ回路から出力されるいずれかの行アドレス信号を前記制御回路の制御に応じて選択する第１の回路、および前記第１の回路によって選択された行アドレス信号を前記内部行アドレス信号として出力する第２の回路から成る行アドレスピックアップ回路とを含み、
前記列アドレス信号記憶回路は、
前記複数の列アドレス信号を記憶する列レジスタ回路と、
前記列レジスタ回路から出力されるいずれかの列アドレス信号を前記制御回路の制御に応じて選択する第３の回路、および前記第３の回路によって選択された列アドレス信号を前記内部列アドレス信号として出力する第４の回路から成る列アドレスピックアップ回路とを含む、請求項１に記載の半導体記憶装置。
【請求項３】
行アドレスを制御する前記制御回路からの制御信号に応じて前記行アドレス信号記憶回路が前記内部行アドレス信号を前記行デコータへ出力する前記クロックのサイクルは、当該半導体記憶装置の外部から与えられる前記アドレス信号を前記行アドレス信号記憶回路が取込んで記憶する前記クロックのサイクルよりも後のサイクルであり、
列アドレスを制御する前記制御回路からの制御信号に応じて前記列アドレス信号記憶回路が前記内部列アドレス信号を前記列デコータへ出力する前記クロックのサイクルは、当該半導体記憶装置の外部から与えられる前記アドレス信号を前記列アドレス信号記憶回路が取込んで記憶する前記クロックのサイクルよりも後のサイクルである、請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記行レジスタ回路は、当該半導体記憶装置の外部から与えられる行アドレス信号を前記クロック信号に同期して取込んでラッチし、
前記行アドレスピックアップ回路は、前記行レジスタ回路にラッチされた行アドレス信号を前記クロック信号に同期して取り出し、
前記列レジスタ回路は、当該半導体記憶装置の外部から与えられる列アドレス信号を前記クロック信号に同期して取込んでラッチし、
前記列アドレスピックアップ回路は、前記列レジスタ回路にラッチされた列アドレス信号を前記クロック信号に同期して取り出す、請求項２に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は半導体記憶装置の入力信号処理系に関するもので、たとえばアドレス信号の入力信号処理系に関するものである。
【０００２】
【従来の技術】
図18は従来の半導体記憶装置、特に、ロウアドレス信号とコラムアドレス信号とを時分割して入力するダイナミック型半導体記憶装置を示すブロック図である。TGはロウアドレス信号を取り込むためのロウアドレスストローブ信号バーRAS ，コラムアドレス信号を取り込むためのコラムアドレスストローブ信号バーCAS および書き込みあるいは読み出しを制御するためのライトイネーブル信号/WE に基づきこの半導体記憶装置を動作させるためのタイミング制御信号発生回路である。アドレスバッファ回路は前記ロウアドレスストローブ信号バーRAS およびコラムアドレスストローブ信号バーCAS に基づき外部より時分割して入力されるアドレス信号Add0〜Addmを取り込みロウデコーダおよびコラムデコーダへそれぞれ伝達する。
【０００３】
図19は図18に示す半導体記憶装置の読み出し動作を示すタイミング図である。図19においてバーRAS は、外部より時分割して入力されるアドレス信号Add0〜Addmをロウアドレス信号として取り込むためのロウアドレスストローブ信号、バーCAS は同様に外部より時分割して入力されるアドレス信号Add0〜Addmをコラムアドレス信号として取り込むためのコラムアドレスストローブ信号、RAS はロウアドレスストローブ信号バーRAS に基づきメモリセルから読み出し動作をさせるための内部基本信号、DQはメモリセルアレイから読み出された情報に基づく出力信号である。
【０００４】
次に、図19に基づき図18に示す半導体記憶装置の動作を説明する。ロウアドレスストローブ信号バーRAS の立ち下がり時Ｔ21にアドレス信号Addi(i=1〜m)をロウアドレス信号X1として取り込む、バーCAS の立ち下がり時にT22 にアドレス信号Addiをコラムアドレス信号Y1として取り込む、前記取り込まれたアドレス信号(X1,Y1) に基づき読み出し動作がつづいて行なわれ、出力信号DQ1 が出力される。
【０００５】
【発明が解決しようとする課題】
従来の半導体記憶装置は以上のように構成されているので読み出し動作においてアドレス信号の取り込み動作と取り込まれたアドレス信号に対応するメモリセルからの読み出し動作とを非同期に行うことができないという問題があった。
【０００６】
この発明は上記のような問題点を解消するためになされたもので、アドレス信号等の入力信号をとり込む動作と、この入力信号に応じてメモリセルからの情報を読み出す等の内部動作とを非同期に行うことのできる半導体記憶装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、外部から与えられるクロック信号に応じて動作する。そして、半導体記憶装置は、行列状に配列された複数のメモリセルを含むメモリセルアレイと、当該半導体記憶装置の外部から与えられる複数の行アドレス信号を順次取込んで記憶し、複数の行アドレス信号を順次取込まれた順に内部行アドレス信号として出力する行アドレス信号記憶回路と、当該半導体記憶装置の外部から与えられる複数の列アドレス信号を順次取込んで記憶し、複数の列アドレス信号を順次取込まれた順に内部列アドレス信号として出力する列アドレス信号記憶回路と、内部行アドレス信号を受けてデコードし、メモリセルアレイの行を選択する行デコーダと、内部列アドレス信号を受けてデコードし、メモリセルアレイの列を選択する列デコーダと、当該半導体記憶装置の外部から与えられる指示信号に応じて、当該半導体記憶装置の外部から与えられるアドレス信号が行アドレス信号であるかもしくは列アドレス信号であるかを判断し、アドレス信号が行アドレス信号の場合には行アドレス信号記憶回路にアドレス信号を入力させ、アドレス信号が列アドレス信号の場合には列アドレス信号記憶回路にアドレス信号を入力させ、行アドレス信号記憶回路に取込まれた順に行アドレス信号記憶回路に内部行アドレス信号を行デコーダへ順次出力させ、列アドレス信号記憶回路に取込まれた順に列アドレス信号記憶回路に内部列アドレス信号を列デコーダへ順次出力させる制御をする制御回路とを備える。行アドレス信号記憶回路が指示信号に応じて内部行アドレス信号を行デコータへ出力するクロックのサイクル、および列アドレス信号記憶回路が指示信号に応じて内部列アドレス信号を列デコータへ出力するクロックのサイクルは、外部から与えられるアドレス信号を行アドレス信号記憶回路および列アドレス信号記憶回路が取込んで記憶するクロックのサイクルよりも長い。
好ましくは、行アドレス信号記憶回路は、複数の行アドレス信号を記憶する行レジスタ回路と、行レジスタ回路から出力されるいずれかの行アドレス信号を制御回路の制御に応じて選択する第１の回路、および第１の回路によって選択された行アドレス信号を内部行アドレス信号として出力する第２の回路から成る行アドレスピックアップ回路とを含む。列アドレス信号記憶回路は、複数の列アドレス信号を記憶する列レジスタ回路と、列レジスタ回路から出力されるいずれかの列アドレス信号を制御回路の制御に応じて選択する第３の回路、および第３の回路によって選択された列アドレス信号を内部列アドレス信号として出力する第４の回路から成る列アドレスピックアップ回路とを含む。
好ましくは、行アドレスを制御する制御回路からの制御信号に応じて行アドレス信号記憶回路が内部行アドレス信号を行デコータへ出力するクロックのサイクルは、当該半導体記憶装置の外部から与えられるアドレス信号を行アドレス信号記憶回路が取込んで記憶するクロックのサイクルよりも後のサイクルである。列アドレスを制御する制御回路からの制御信号に応じて列アドレス信号記憶回路が内部列アドレス信号を列デコータへ出力するクロックのサイクルは、当該半導体記憶装置の外部から与えられるアドレス信号を列アドレス信号記憶回路が取込んで記憶するクロックのサイクルよりも後のサイクルである。
好ましくは、行レジスタ回路は、当該半導体記憶装置の外部から与えられる行アドレス信号をクロック信号に同期して取込んでラッチする。行アドレスピックアップ回路は、行レジスタ回路にラッチされた行アドレス信号をクロック信号に同期して取り出す。列レジスタ回路は、当該半導体記憶装置の外部から与えられる列アドレス信号をクロック信号に同期して取込んでラッチする。列アドレスピックアップ回路は、列レジスタ回路にラッチされた列アドレス信号をクロック信号に同期して取り出す。
【０００８】
【作用】
この発明に係る半導体記憶装置においては、アドレス信号記憶回路が複数のアドレス信号を記憶できるので、デコーダの動作速度にかかわらず、半導体記憶装置にアドレス信号を入力することができ、半導体記憶装置を高速なクロック信号に同期して動作させることが可能となる。
【０００９】
【実施例】
実施例１．
図１は第１の発明の実施例を示す半導体記憶装置を示すブロック図である。図１において、ADM はアドレス信号Addi(i=0〜m)を記憶して、内部アドレス信号addixj,addiyj (i=0〜m, j=1〜n)をアドレスバッファ回路へ伝達するアドレス信号記憶回路、CNT はアドレス信号Addiを前記アドレス信号記憶回路ADM に記憶させ、このアドレス信号記憶回路に記憶されたアドレス信号をアドレスバッファ回路に伝達させる制御回路、TGは、この半導体記憶装置を動作させるためのタイミング制御信号発生回路である。
【００１０】
図２は、図１に示す半導体記憶装置の読み出し動作を示すタイミング図である。図２においてCLK は、この半導体記憶装置を動作させる基本信号、ALE はアドレス信号Addiの取り込み開始を指示するアドレス取り込み信号、RUN はアドレス信号記憶回路ADM に記憶されたアドレス信号に基づき読み出し動作の開始を指示する内部動作開始指示信号、addixj,addiyj は、前記アドレス信号記憶回路ADM に記憶されたアドレス信号のうち、前記内部動作開始指示信号RUN に基づき前記アドレス信号記憶回路からアドレスバッファ回路に伝達される内部アドレス信号、RAS は前記内部アドレス信号addixj,addiyj に基づきメモリセルから読み出し動作をさせる内部基本信号、DQは前記メモリセルから読み出された情報に基づく出力信号である。
【００１１】
次に、図２に基づき図１に示す半導体記憶装置の動作を説明する。アドレス取り込み信号ALE がハイレベルの期間にアドレス信号Addiをアドレス信号記憶回路ADM に取り込む。アドレス取り込み信号ALE がロウレベルの期間は、アドレス信号Addiの取り込み動作を行わない。すなわち時刻T1以降、基本信号CLK の立ち上がりT3,T7,T11,・・・でアドレス信号Addiをロウアドレス信号X1,X2,X3, ・・・としてアドレス信号記憶回路ADM に記憶する。同様に基本信号CLK の立ち下がりT5,T9,T13,・・・でアドレス信号Addiをコラムアドレス信号Y1,Y2,Y3, ・・・としてアドレス信号記憶回路に記憶する。
基本信号CLK の立ち下がり時に内部動作開始指示信号RUN がハイレベルかつ内部基本信号RAS がロウレベルであるとアドレス信号記憶回路ADM に記憶されたアドレス信号に基づき読み出し動作を開始する。
但し、内部動作開始指示信号RUN がハイレベルでも内部基本信号RAS がハイレベルの時は、読み出し動作は行わない。すなわち、時刻T5において内部動作開始指示信号RUN がハイレベル、内部基本信号RAS がロウレベルであるので、内部基本信号RAS がハイレベルとなり、アドレス信号記憶回路に記憶されたアドレス信号(X1,Y1) に基づき読み出し動作が開始され、出力信号DQ1 が出力される。時刻T9においては内部基本信号RAS がハイレベルであるので、すなわち読み出し動作を実行中なので、読み出し動作は開始されず、アドレス信号Addiの取り込み動作のみが行われる。
【００１２】
図３は、図１に示すアドレス信号記憶回路をより詳細に示すブロック図である。図３において301 はロウアドレス取り込み制御信号 XA,φ1,φ2 に基づきアドレス信号Addiをロウアドレス信号として記憶するロウアドレスレジスタ回路、303 はピックアップ制御信号R1〜Rn, φadd に基づき、前記ロウアドレスレジスタ回路301 から所定のロウアドレス信号を内部ロウアドレス信号addixjとしてアドレスバッファ回路へ伝達するためのロウアドレスピックアップ回路である。305 はコラムアドレス取り込み制御信号 YA,φ3,φ4 に基づきアドレス信号Addiをコラムアドレス信号として記憶するコラムアドレスレジスタ回路、307 はピックアップ制御信号R1〜Rn, φadd に基づき前記コラムアドレスレジスタ回路305 から所定のコラムアドレス信号を内部コラムアドレス信号addiyjとしてアドレスバッファ回路へ伝達するためのコラムアドレスピックアップ回路である。
【００１３】
図４は、図３のブロック図の動作を説明するためのタイミング図である。図４において、 XA,φ1,φ2 はアドレス信号Addiをロウアドレス信号としてロウアドレスレジスタ回路301 に記憶させるためのロウアドレス取り込み制御信号、 YA,φ3,φ4 はアドレス信号Addiをコラムアドレス信号としてコラムアドレスレジスタ回路305 に記憶させるためのコラムアドレス取り込み制御信号、R1,R2,φadd は、ロウアドレスレジスタ回路301 およびコラムアドレスレジスタ回路305 に記憶されたロウアドレス信号およびコラムアドレス信号のうち、所定のロウおよびコラムアドレス信号をアドレスバッファ回路へそれぞれ伝達するためのピックアップ制御信号、addixj,addiyj は、それぞれロウアドレスピックアップ回路303,コラムアドレスピックアップ回路307 よりアドレスバッファ回路へ伝達される内部ロウアドレス信号，内部コラムアドレス信号である。
【００１４】
次に、図４に示すタイミング図に基づき図３に示すアドレス信号記憶回路の動作を説明する。基本信号CLK の立ち上がり時刻T3において、ロウアドレス取り込み制御信号XAがハイレベルとなり、アドレス信号Addiをロウアドレスレジスタ回路301 にロウアドレス信号(=X1) として記憶する。
基本信号CLK の立ち下がり時刻T5において、コラムアドレス取り込み制御信号YAがハイレベルとなり、アドレス信号Addiをコラムアドレスレジスタ回路305 に、コラムアドレス信号(=Y1) として記憶する。このとき、ロウおよびコラムアドレス取り込み制御信号φ1 〜φ4 により、ロウおよびコラムアドレスレジスタ回路301,305 が次のアドレス信号Addiを記憶するための準備がなされる。さらにまたこのとき、内部動作開始指示信号RUN がハイレベル、内部基本信号RAS がロウレベルであるので、ピックアップ制御信号R1, φadd によりロウおよびコラムアドレスレジスタ回路に記憶されたアドレス信号Addi[=(X1,Y1)]が内部アドレス信号addixj(=X1),addiyj(=Y1) としてアドレスバッファ回路に伝達され、メモリセルから情報の読み出しが行われる。
基本信号CLK の次のサイクル、すなわち時刻T7およびT9においては内部基本信号RAS がハイレベルであるので、アドレス信号Addi[=(X2,Y2)]をロウおよびコラムアドレスレジスタ回路301,305 に記憶する動作を行い、内部ロウおよびコラムアドレス信号addixj(=X2),addiyj(=Y2) はアドレスバッファ回路へ伝達されず、次の読み出し動作は行われない。
基本信号CLK の次のサイクル、すなわちT11,T13 においては、アドレス信号Addi[=(X3,Y3)]をロウおよびコラムアドレスレジスタ回路301,305 に記憶する動作を行う。時刻T13 において内部動作開始指示信号RUN がハイレベル、内部基本信号RAS がロウレベルであるので、内部ロウおよびコラムアドレス信号addixj(=X2),addiyj(=Y2) がアドレスバッファ回路へ伝達され、メモリセルから情報の読み出しが行われる。
【００１５】
図５は、ロウおよびコラムアドレスレジスタ回路をさらに詳しく説明した回路図である。図５において、301 はロウアドレスレジスタ回路、305 はコラムアドレスレジスタ回路である。501 〜508 は、通常のラッチ回路、511 はノードN500とラッチ回路501 との間に接続され、ロウアドレス取り込み制御信号XAに基づきアドレス信号Addiをロウアドレス信号としてラッチ回路501 へ伝達するためのＮチャネルＭＯＳトランジスタ（以下NMOSTrと略記する。）、512,514,516,518 はロウアドレス取り込み制御信号φ2 に基づきラッチ回路501,503,505,507 に記憶された情報をラッチ回路502,504,506,508 へ伝達するためのNMOSTr、513,515 はロウアドレス取り込み制御信号φ1 に基づきラッチ回路502,504 に記憶された情報をラッチ回路503,505 へ伝達するためのNMOSTrである。
521 〜528 は通常のラッチ回路、531 はノードN500とラッチ回路521 との間に接続され、コラムアドレス取り込み制御信号YAに基づきアドレス信号Addiをコラムアドレス信号としてラッチ回路521 へ伝達するためのNMOSTr、532,534,536,538 はコラムアドレス取り込み制御信号φ4 に基づき、ラッチ回路521,523,525,527 に記憶された情報をラッチ回路522,524,526,528 へ伝達するためのNMOSTr、533,535 はコラムアドレス取り込み制御信号φ3 に基づきラッチ回路522,524 に記憶された情報をラッチ回路523,525 へ伝達するためのNMOSTrである。
ax1 〜axn は、ラッチ回路501,502,504,508 に記憶された情報をロウアドレスピックアップ回路303 へ伝達するための信号、ay1 〜ayn は、ラッチ回路521,522,524,528 に記憶された情報をコラムアドレスピックアップ回路307 へ伝達するための信号である。
【００１６】
図６は、図５に示すロウおよびコラムアドレスレジスタ回路の動作を説明するためのタイミング図である。基本信号CLK の立ち上がり時刻T3においてロウアドレス取り込み制御信号XAがハイレベルとなり、アドレス信号Addi(=X1) がラッチ回路501 に記憶され、信号ax1 の値がX1となる。次いで、ロウアドレス取り込み制御信号φ1,φ2 がハイレベルとなり、信号ax2 の値もX1となり、ラッチ回路501 に次のアドレス信号Addi(=X2) を取り込むための準備がなされる。
基本信号CLK の立ち下がり時刻T5において、コラムアドレス取り込み信号YAがハイレベルとなり、アドレス信号Addi(=Y1) がラッチ回路521 に記憶されay1 の値がY1となる。次いでコラムアドレス取り込み制御信号φ3,φ4 がハイレベルとなり、信号ay2 の値もY1となり、ラッチ回路521 に次のアドレス信号Addi(=Y2)を取り込むための準備がなされる。
【００１７】
図７はロウおよびコラムアドレスピックアップ回路をさらに詳しく説明した回路図である。図７において、303 はロウアドレスピックアップ回路、307 はコラムアドレスピックアップ回路である。
711 は、ピックアップ制御信号φadd,R1に基づき、信号ax1 を内部ロウアドレス信号addixjとして出力するための切り替え回路である。701 は、ピックアップ制御信号φadd に基づき、ピックアップ制御信号R1を前記切り替え回路711 へ伝達するための切り替え回路である。
コラムアドレスピックアップ回路307 は、ロウアドレスピックアップ回路303 と同様に構成されている。
【００１８】
図８は、図７に示すロウおよびコラムアドレスピックアップ回路の動作を説明するためのタイミング図である。
基本信号CLK の立ち下がり時刻T5において、ピックアップ制御信号φadd がハイレベルとなり、ピックアップ制御信号R1がハイレベルなので、ノードN721がハイレベルとなる。このため信号ax1(=X1)が内部ロウアドレス信号addixj(=X1) として出力される。
基本信号CLK の立ち下がり時刻T13 においては、ピックアップ制御信号R2がハイレベルであるため、ノードN723がハイレベルとなる。このため、信号ax2(=X2)が内部ロウアドレス信号addixj(=X2) として出力される。
【００１９】
図９は、ピックアップ制御信号R1,R2 ・・・Rnの発生回路960 を示す回路図である。図において、900 〜910 は通常のラッチ回路、911 〜914 は、制御信号φA に基づき、ラッチ回路900,902,904,906,908 に記憶された情報をラッチ回路901,903,905,909 へ伝達するためのNMOSTr、921 〜923 は、制御信号φB に基づきラッチ回路901,903,905 に記憶された情報をラッチ回路902,904,906 へ伝達するためのNMOSTr、931 〜933 は制御信号φC に基づきラッチ回路902,904,906 に記憶された情報をラッチ回路901,903,905 へ伝達するためのNMOSTr、942 〜944 は制御信号φD に基づきラッチ回路903,905,909 に記憶された情報をラッチ回路902,904,908 へ伝達するためのNMOSTr、950 〜955 はリセット信号φRSに基づき、ラッチ回路900,902,904,906,908,910 を接地電圧あるいは電源電位にリセットするためのNMOSTrである。φS1は、ハイレベルのとき、内部動作開始指示信号RUN によらず読み出し動作を禁止するための信号、φS2は、ハイレベルのとき、アドレス取り込み信号ALE によらず、アドレス信号記憶回路ADM へのアドレス信号Addiの記憶を禁止するための信号である。
【００２０】
図10は、図９に示すピックアップ制御信号発生回路の動作を説明するためのタイミング図である。基本信号CLK の立ち下がり時刻T5において制御信号φA,φB が順次ハイレベルとなり、ラッチ回路900,902 に記憶されていた情報がラッチ回路902,904 にそれぞれ伝達されるため、ピックアップ制御信号R1がロウレベル、ピックアップ制御信号R2がハイレベルとなる。また、このとき内部基本信号RAS がロウレベルからハイレベルとなるため、制御信号φC,φD も順次ハイレベルとなり、ラッチ回路904 に記憶された情報がラッチ回路902 へ戻される。このためピックアップ制御信号R2がロウレベル、ピックアップ制御信号R1がハイレベルとなる。
基本信号CLK の立ち下がり時刻T9においては、内部基本信号RAS がロウレベルからハイレベルへと変化しないので制御信号φC,φD はハイレベルとならない。
【００２１】
実施例２．
図11は、この発明の第２のアドレス信号記憶回路を示す図である。図において、1101〜1106は通常のラッチ回路、1111,1113,1115はロウアドレス取り込み制御信号XAに基づき、アドレス信号Addiを前記ラッチ回路1101,1103,1105へロウアドレス信号としてそれぞれ伝達するためのNMOSTr、1112,1114,1116はコラムアドレス取り込み制御信号YAに基づきアドレス信号Addiを前記ラッチ回路1102,1104,1106へコラムアドレス信号としてそれぞれ伝達するためのNMOSTr、1121,1123,1125はロウアドレス取り込み制御信号φX1, φX2, φXnに基づき、アドレス信号Addiを前記ラッチ回路1101,1103,1105へ伝達するための切替回路、1122,1124,1126はコラムアドレス取り込み制御信号φY1, φY2, φYnに基づき、アドレス信号Addiを前記ラッチ回路1102,1104,1106へそれぞれ伝達するための切替回路、1131,1132,1133はピックアップ制御信号φR1, φR2, φRnに基づき、前記ラッチ回路1101〜1106に記憶された情報を内部アドレスaddixj,addiyj としてそれぞれ出力するための切替回路である。
【００２２】
図12はロウアドレス取り込み制御信号発生回路、コラムアドレス取り込み制御信号発生回路およびピックアップ制御信号発生回路を示す回路図である。図12において1200はロウアドレス取り込み制御信号φX1〜φXn＋1 発生回路、1201〜1206は通常のラッチ回路、1211,1213,1214は、制御信号φ1 に基づき前記ラッチ回路1201,1203,1205に記憶された情報を前記ラッチ回路1202,1204,1206へ伝達するためのNMOSTr、1212,1215 は、制御信号φ2 に基づき前記ラッチ回路1202,1206 に記憶された情報を前記ラッチ回路1203,1201 へ伝達するためのNMOSTr、1221〜1223は、リセット信号RSに基づき前記ラッチ回路1201,1203,1205へ電源電位あるいは接地電位を伝達するNMOSTrである。
1230は、ロウアドレス取り込み制御信号発生回路1200と同様に構成されたコラムアドレス取り込み制御信号φY1〜φYn＋1 発生回路である。
1240は、ロウアドレス取り込み制御信号発生回路1200と同様に構成されたピックアップ制御信号φR1〜φRn＋1 発生回路である。
【００２３】
図13は、図12に示すロウアドレス取り込み制御信号発生回路1200、コラムアドレス取り込み制御信号発生回路1230、ピックアップ制御信号発生回路1240の動作を説明するためのタイミング図である。
基本信号CLK の立ち下がり時刻T5に続き、制御信号φ1,φ2 が順次ハイレベルとなり、ラッチ回路1201に記憶された情報がラッチ回路1203へ伝達され、ロウアドレス取り込み制御信号φX1がロウレベルとなり、ロウアドレス取り込み制御信号φX2がハイレベルとなる。同様に制御信号φ3,φ4 により、コラムアドレス取り込み制御信号φY1がロウレベル、コラムアドレス取り込み制御信号φY2がハイレベルとなる。さらにこのとき、内部基本信号RAS がロウレベルからハイレベルとなるので制御信号φA,φB が順次ハイレベルとなり、ピックアップ制御信号φR1がロウレベルとなり、ピックアップ制御信号φR2がハイレベルとなる。
基本信号CLK の立ち下がり時刻T9に続く一連の動作においては、内部基本信号RAS がロウレベルからハイレベルに変化しないので制御信号φA,φB はハイレベルとならず、ピックアップ制御信号φR1〜φRn＋1 は変化しない。
【００２４】
図14は、まだ読み出しを行っていないアドレス信号Addiで、ラッチ回路1101〜1106がいっぱいになったとき、それ以上アドレス信号Addiの取り込みを禁止するためのアドレス取り込み動作禁止信号φINと、ラッチ回路1101〜1106に取り込まれたアドレス信号Addiに相当するメモリセルから情報の読み出しを完了し、その後それ以上の読み出しを禁止するための内部動作開始禁止信号φOUとを発生する回路図である。
図において、1401は、次にアドレス信号Addiが取り込まれるラッチ回路と次に読み出されるアドレス信号Addiが記憶されたラッチ回路とが一致したことを検出するための第１の検出回路、1402は、ｎ番目のラッチ回路1106にアドレス信号Addiを取り込み、次に１番目のラッチ回路1102にアドレス信号Addiを取り込むと１つカウントアップする第１のカウンタ回路、1403は、ｎ番目のラッチ回路1105,1106 に記憶されたアドレス信号に相当するメモリセルから情報の読み出しを行い、次に１番目のラッチ回路1101,1102 に記憶されたアドレス信号に相当するメモリセルから情報の読み出しを行うと１つカウントアップする第２のカウンタ回路、1404は排他的論理和回路、1405は、前記第１，第２のカウンタ回路1402,1403 および排他的論理和回路1404で構成され、次にアドレス信号Addiが記憶されるべきラッチ回路の番号が次に読み出すべきメモリセルに相当するアドレス信号を記憶したラッチ回路の番号より大きいかまたは等しいときはロウレベルを出力し、次にアドレス信号Addiが記憶されるべきラッチ回路の番号が次に読み出すべきメモリセルに相当するアドレス信号を記憶したラッチ回路の番号より小さいときはハイレベルを出力する第２の検出回路、1406は前記第１，第２の検出回路1401,1405 に基づき、アドレス取り込み動作禁止信号φINあるいは、内部動作開始禁止信号を発生する判定回路である。
【００２５】
実施例３．
図15は、この発明の第３の実施例を示すブロック図である。図において1501はアドレス信号記憶回路であり、たとえば記憶容量１Ｋビットのメモリであれば、基本信号CLK に同期して10ビットのアドレス信号Add を、前記アドレス信号記憶回路1501に記憶する。
【００２６】
図16は、図15に示すブロック図の動作を示すタイミング図である。ここでは説明を簡潔にするため、記憶容量16ビットのメモリの場合について説明する。基本信号CLK の立ち上がり時刻T3において、第１番目アドレスの第１ビット目のアドレス信号Add[=A0(1)] をアドレス信号記憶回路に記憶する。基本信号CLK の立ち下がり時刻T5において、第１番目アドレスの第２ビット目のアドレス信号Add[=A1(1)] をアドレス信号記憶回路に記憶する。以下同様にして順次アドレス信号Add をアドレス信号記憶回路に記憶する。
基本信号CLK の立ち下がり時刻T13 においては内部動作開始指示信号がハイレベルであるので内部基本信号RAS がハイレベルとなり、第１番目のアドレスに相当するメモリセルから情報が読み出され、出力信号DQ[=DQ(1)]が出力される。
【００２７】
図17は、図15に示すアドレス信号記憶回路1501をさらに詳しく説明したブロック図である。図において、1701はアドレス信号Add を第１ビット目のアドレス信号として記憶するためのレジスタ回路、1702はアドレス信号Add を第２ビット目のアドレス信号として記憶するためのレジスタ回路、1703はアドレス信号Add を第ｎビット目のアドレス信号として記憶するためのレジスタ回路、1722〜1725は、ラッチ回路が連結されたシフトレジスタ回路、1721はアドレス信号Add を第１番目のアドレス信号として前記シフトレジスタ回路へ伝達するための切り替え回路である。1711は、前記シフトレジスタ回路1722〜1725に記憶されたアドレス信号Add のうち所定のアドレス信号を内部アドレス信号add0として出力するためのピックアップ回路、1712,1713 も、ピックアップ回路1711と同様に構成されたピックアップ回路である。
【００２８】
上述した説明においては、読み出し動作についてのみ述べたが、リードライト制御信号/WE および書き込みデータ信号DQを記憶させるため、アドレス信号記憶回路ADM と同様な回路を設けることにより、書き込み動作についてもこの発明が適用できる。
【００２９】
【発明の効果】
以上のように、この発明によれば高速なクロック信号に同期して動作させることが可能な半導体記憶装置を得ることができる。
【図面の簡単な説明】
【図１】第１の発明の実施例を示す半導体記憶装置を示すブロック図である。
【図２】第１の発明の実施例を示す半導体記憶装置の読み出し動作を示すタイミング図である。
【図３】第１の発明の実施例を示すアドレス信号記憶回路を示すブロック図である。
【図４】第１の発明の実施例を示すアドレス信号記憶回路の動作を示すタイミング図である。
【図５】第１の発明の実施例を示すロウおよびコラムアドレスレジスタ回路を示す回路図である。
【図６】第１の発明の実施例を示すロウおよびコラムアドレスレジスタ回路の動作を示すタイミング図である。
【図７】第１の発明の実施例を示すロウおよびコラムアドレスピックアップ回路を示す回路図である。
【図８】第１の発明の実施例を示すロウおよびコラムアドレスピックアップ回路の動作を示すタイミング図である。
【図９】第１の発明の実施例を示すピックアップ制御信号発生回路を示す回路図である。
【図１０】第１の発明の実施例を示すピックアップ制御信号発生回路の動作を示すタイミング図である。
【図１１】第２の発明の実施例を示すアドレス信号記憶回路を示す回路図である。
【図１２】第２の発明の実施例を示すロウアドレス取り込み制御信号発生回路、コラムアドレス取り込み制御信号発生回路およびピックアップ制御信号発生回路を示す回路図である。
【図１３】第２の発明の実施例を示すロウアドレス取り込み制御信号発生回路、コラムアドレス取り込み制御信号発生回路およびピックアップ制御信号発生回路の動作を示すタイミング図である。
【図１４】第２の発明の実施例を示す半導体集積回路装置のアドレス取り込み動作禁止信号φinおよび内部動作開始禁止信号φou発生回路の回路図である。
【図１５】第３の発明の実施例を示す半導体集積回路装置を示すブロック図である。
【図１６】第３の発明の実施例を示す半導体集積回路装置の読み出し動作を示すタイミング図である。
【図１７】第３の発明の実施例を示すアドレス信号記憶回路を示すブロック図である。
【図１８】従来の半導体記憶装置を示すブロック図である。
【図１９】従来の半導体記憶装置の読み出し動作を示すタイミング図である。
【符号の説明】
301   ロウアドレスレジスタ回路
303   ピックアップ回路
305   コラムアドレスレジスタ回路
307   コラムアドレスピックアップ回路
960   発生回路
1100  アドレス信号記憶回路
1200  発生回路
1230  発生回路
1240  発生回路
1400  発生回路
1501  アドレス信号記憶回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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