(57)【特許請求の範囲】
【請求項１】
半導体基板に形成された第１の不純物領域及び第２の不純物領域と該半導体基板上に形成されたゲート電極とを有するトランジスタと、
前記トランジスタを覆う第１の絶縁膜と、
前記第１の絶縁膜の上に形成され、強誘電体材料と高誘電体材料のいずれかよりなる誘電体膜とこれを挟む上部電極及び下部電極とを有するキャパシタと、
前記キャパシタの上に形成された第２の絶縁膜と、
前記第２の絶縁膜の上に形成され、前記キャパシタの前記上部電極と前記第１の不純物領域とを接続する局所配線と、
前記局所配線と前記第２の絶縁膜の上に形成された第３の絶縁膜と、
前記第３の絶縁膜の上に形成され、且つ前記第１、第２及び第３の絶縁膜に形成されたホールを通して前記第２の不純物領域に接続される第１の配線と、
前記第１の配線の上にＴＥＯＳガスと酸素ガスとを使用するプラズマＣＶＤ法により形成され、且つ研磨により平坦化された上面がプラズマアニールにより脱水処理されている第４の絶縁膜と、
前記第４の絶縁膜上に形成された第２の配線と
を有することを特徴とする半導体装置。
【請求項２】
前記第４の絶縁膜の内部には、前記第４の絶縁膜の前記上面から一部が露出する空洞が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記空洞は、複数の前記キャパシタの間の領域に存在することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第４の絶縁膜の上には、前記第４の絶縁膜の前記上面から露出する前記空洞を覆う第５の絶縁膜が形成されていることを特徴とする請求項２又は請求項３に記載の半導体装置。
【請求項５】
前記第２の配線は、前記第４の絶縁膜に形成されたホールを通して前記第１の配線に接続されていることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
【請求項６】
前記第３及び第４の絶縁膜は、シリコン酸化膜であることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
【請求項７】
前記第１の絶縁膜の上面は、平坦化された面であることを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、より詳しくは、キャパシタの誘電体膜に強誘電体材料を用いた不揮発性半導体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory) 、又はキャパシタの誘電体膜に高誘電体材料を用いた揮発性半導体メモリ（ＤＲＡＭ：Dynamic Random Access Memory）、又はこれらのメモリ素子とロジック素子とを混載したシステムＬＳＩに代表される半導体装置に関する。
【０００２】
【従来の技術】
近年、低消費電力の不揮発性半導体メモリとしてキャパシタの誘電体膜に強誘電体材料を用いたＦｅＲＡＭが注目されている。また、近年、半導体メモリの微細化及び高集積化が要求されており、その要求にこたえるべくキャパシタの誘電体膜に高誘電体材料を用いたＤＲＡＭが開発されている。
【０００３】
これらのＦｅＲＡＭの強誘電体材料、ＤＲＡＭの高誘電体材料として、それぞれ金属酸化物が通常使用されている。
【０００４】
そのような強誘電体材料、高誘電体材料は還元性雰囲気に弱く、特に強誘電体材料では分極特性が劣化しやすいという性質がある。
【０００５】
強誘電体材料の分極特性の劣化を防止する方法として、特開平９−３０７０７４号公報には、キャパシタの上にスパッタ酸化シリコン又はＳＯＧ(Spin-On-Glass) のいずれかの下層絶縁膜を形成した後に、下層絶縁膜の上にオゾンとＴＥＯＳ(tetraethoxysilane; Si(OC2H5)4) から酸化シリコンの上層絶縁膜を形成することにより、キャパシタの誘電体膜の還元を防止することが記載されている。また、特開平１０−２７５８９７号公報には、メタルＣＶＤ(Chemical Vapor Deposition) 装置やＭＯ(Metal Organic) ＣＶＤ装置を用いた還元性雰囲気中で配線用導電膜を形成するのではなく、配線用導電膜をＤＣスパッタにより形成することにより、配線用導電膜の下方のキャパシタの分極特性の劣化を防止することが記載されている。この公報には、ＴＥＯＳを使用してプラズマＣＶＤ法によってキャパシタの上にSiO2膜を形成し、このSiO2膜に形成したホールを通してキャパシタの上部電極に配線を接続することが記載されている。
【０００６】
また、特開平１１−２３８８５５号公報には、キャパシタを覆う薄い絶縁膜に形成されたホールを通してキャパシタ上部電極に薄い導電パターン（配線）を接続し、さらにその導電パターンを覆う絶縁膜の上に厚いアルミニウム配線パターンを形成し、そのアルミニウム配線パターンをさらに絶縁膜で覆う構造が記載されている。
【０００７】
【発明が解決しようとする課題】
しかし、特開平１１−２３８８５５号公報では、ビット線として使用されるアルミニウム配線パターンの膜厚が厚いので、その上に形成される層間絶縁膜の表面の凹凸の段差が大きくなる。
【０００８】
そして、アルミニウム配線パターンを覆う層間絶縁膜の凹凸が大きくなると、その層間絶縁膜上に上部配線を形成するためのフォトリソグラフィ工程では、露光の際の焦点がデフォーカスになり易く、上部配線のパターン精度が低下するといった問題が生じる。特に、プラズマＣＶＤ法により層間絶縁膜を形成する場合には、層間絶縁膜の表面の凹凸の段差が大きくなりやすい。
【０００９】
これに対して、表面の凹凸の段差が小さなＨＤＰ(High Density Plasma) 膜を形成することも考えられるが、そのＨＤＰ膜を形成する際には水素が絶縁膜に入ってキャパシタの酸化物誘電体膜を還元するおそれがある。
【００１０】
本発明の目的は、強誘電体材料又は高誘電体材料を用いたキャパシタとビット線のさらに上方に形成される配線を精度良く形成するとともに、キャパシタの劣化を防止するための半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記した課題は、半導体基板に形成された第１の不純物領域及び第２の不純物領域と該半導体基板上に形成されたゲート電極とを有するトランジスタと、前記トランジスタを覆う第１の絶縁膜と、前記第１の絶縁膜の上に形成され、強誘電体材料と高誘電体材料のいずれかよりなる誘電体膜とこれを挟む上部電極及び下部電極とを有するキャパシタと、前記キャパシタの上に形成された第２の絶縁膜と、前記第２の絶縁膜の上に形成され、前記キャパシタの前記上部電極と前記第１の不純物領域とを接続する局所配線と、前記局所配線と前記第２の絶縁膜の上に形成された第３の絶縁膜と、前記第３の絶縁膜の上に形成され、且つ前記第１、第２及び第３の絶縁膜に形成されたホールを通して前記第２の不純物領域に接続される第１の配線と、前記第１の配線の上にＴＥＯＳガスと酸素ガスとを使用するプラズマＣＶＤ法により形成され、且つ研磨により平坦化された上面がプラズマアニールにより脱水処理されている第４の絶縁膜と、前記第４の絶縁膜上に形成された第２の配線とを有することを特徴とする半導体装置により解決される。
【００１２】
本発明によれば、強誘電体材料又は高誘電体材料を用いたキャパシタとその上に絶縁膜を介して形成された第１の配線と、第１の配線の上に形成されて上面が平坦化された絶縁膜と、絶縁膜の上に形成された第２の配線とを有している。
【００１３】
これにより、強誘電体膜又は高誘電体膜を有するキャパシタの上方に形成される第２の配線のパターンは精度良く形成される。
【００１４】
また、上記した課題は、半導体基板の上方に、強誘電体材料又は高誘電体材料からなる誘電体膜を備えたキャパシタを形成し、このキャパシタの上方に第１の絶縁膜を形成し、さらに第１の絶縁膜を研磨してその上面を平坦化し、その後に第１の絶縁膜に対してプラズマアニールによる脱水処理を施すことを特徴とする半導体装置の製造方法により解決する。
【００１５】
本発明によれば、誘電体膜として強誘電体材料又は高誘電体材料を用いたキャパシタを形成した後、その上方に第１の絶縁膜を形成し、この第１の絶縁膜を例えばＣＭＰ法により平坦化する工程を有している。
【００１６】
研磨工程では、研磨剤中の水分や洗浄液中の水分が第１の絶縁膜の表面に付着するだけでなく、第１の絶縁膜中にも水分が侵入する。第１の絶縁膜表面に付着した水分と、第１の絶縁膜中に侵入した水分とを除去するために、本発明においては、例えばN2O ガス又はNOガスのプラズマ雰囲気中でのアニールによって第１の絶縁膜の研磨面から脱水処理を施している。
【００１７】
ところで、脱水のための熱処理として電気炉を用いる場合には、第１の絶縁膜の下層に金属配線層があるため、電気炉内のアニールは例えばアルミニウムの耐熱温度４５０℃以下に限定される。このような低温の単なる熱処理では脱水処理の効果が不十分である。これに対して、本発明のように、プラズマアニールを用いると、４５０℃以下の低温でより確実に絶縁膜から水分を除去することが可能であり、かつ、このような低温では金属配線層が酸化してしまうという問題も発生しない。
【００１８】
従って、そのようなプラズマアニールでは、単なる熱処理に比べて第１の絶縁膜の中の水分をより確実に除去することができる。これにより、第１の絶縁膜の表面又はその中の水分に起因する強誘電体膜又は高誘電体膜の還元やキャパシタの劣化が防止され、良好なＦｅＲＡＭ又はＤＲＡＭを製造することができる。
【００１９】
N2O ガス又はNOガスのプラズマアニールによれば、第１の絶縁膜がシリコン酸化膜から形成されている場合に、少なくともその表面には窒素が含まれることになる。
【００２０】
ＣＭＰ法で平坦化が行われた第１の絶縁膜の中に空洞（ス、ボイド又はキーホール）が形成されている場合には、その空洞が研磨面から溝状に露出してしまうことがある。そして、その研磨面上に配線層を形成した場合には、配線層を構成する導電材料が空洞内に入って、空洞を横切る複数の配線同士を短絡するおそれがある。このため、第１の絶縁膜の研磨面上に第２の絶縁膜を形成して、第１の絶縁膜の研磨面に溝状に露出した空洞を第２の絶縁膜で覆ったり、埋めたりすることが好ましい。
【００２１】
上記の効果を確実に得るためには、第２の絶縁膜の厚さを１００ｎｍ以上とすることが好ましい。
【００２２】
また、研磨面から露出する空洞の幅がばらついて、その空洞の一部が第２の絶縁膜によって覆われない部分が発生すると、第２の絶縁膜の上に形成される金属膜には空洞の上でスリットが形成されるおそれがある。金属膜にスリットが存在すると、そのスリットを通して第１の絶縁膜内に水素が入ってキャパシタを劣化するおそれがある。そこで、金属膜にスリットが形成されることを防止するためには、第２の絶縁膜の膜厚を少なくとも３００ｎｍにすることが好ましい。
【００２３】
なお、第１の絶縁膜の上に第２の絶縁膜を形成し、その後に上記のプラズマアニールを施してもよい。この場合、第１及び第２の絶縁膜の絶縁特性の劣化を回避できるとともに、第１の絶縁膜及び第２の絶縁膜中の水分を同時に除去することができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２５】
図１〜図１６は本発明の一実施形態の半導体装置の製造方法を工程順に示す断面図である。なお、本実施形態の半導体装置としてＦｅＲＡＭを例に挙げて説明する。
【００２６】
まず、図１に示す断面構造を得るまでの工程を説明する。
【００２７】
図１に示すように、ｐ型シリコン（半導体）基板１０表面に、ＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離絶縁膜１１を選択的に形成する。素子分離絶縁膜１１の形成はＬＯＣＯＳ法の他、ＳＴＩ(Shallow Trench Isolation)を採用してもよい。
【００２８】
そのような素子分離絶縁膜１１を形成した後に、シリコン基板１０のメモリセル領域１、周辺回路領域２における所定の活性領域（トランジスタ形成領域）にｐ型不純物及びｎ型不純物を選択的に導入して、ｐウェル１２ａ及びｎウェル１２ｂを形成する。なお、図１には示していないが、周辺回路領域２ではＣＭＯＳを形成するためにｐウェル（不図示）も形成される。
【００２９】
その後、シリコン基板１０の活性領域表面を熱酸化して、ゲート絶縁膜１０ａとしてシリコン酸化膜を形成する。
【００３０】
次に、シリコン基板１０の上側全面にアモルファスシリコン膜及びタングステンシリサイド膜を順次形成し、これらのアモルファスシリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法により所定の形状にパターニングして、ゲート電極１３ａ〜１３ｃ及び配線１４を形成する。なお、ゲート電極１３ａ〜１３ｃを構成するアモルファスシリコン膜の代わりにポリシリコン膜を形成してもよい。
【００３１】
メモリセル領域１では、１つのｐウェル１２ａ上には２つのゲート電極１３ａ，１３ｂがほぼ平行に配置され、それらのゲート電極１３ａ、１３ｂはワード線ＷＬの一部を構成する。
【００３２】
次に、メモリセル領域１において、ゲート電極１３ａ，１３ｂの両側のｐウェル１２ａ内にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタのソース・ドレインとなるｎ型不純物拡散領域１５ａを形成する。これと同時に、周辺回路領域２のｐウェル（不図示）にもｎ型不純物拡散領域を形成してもよい。続いて、周辺回路領域２において、ゲート電極１３ｃの両側のｎウェル１２ｂにｐ型不純物をイオン注入して、ｐチャネルＭＯＳトランジスタのソース・ドレインとなるｐ型不純物拡散領域１５ｂを形成する。ｎ型不純物とｐ型不純物の打ち分けは、レジストパターンを使用して行われる。
【００３３】
その後に、シリコン基板１０の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極１３ａ〜１３ｃ及び配線１４の両側部分にのみ側壁絶縁膜１６として残す。その絶縁膜として、例えばＣＶＤ法により酸化シリコン（SiO2）を形成する。
【００３４】
次に、プラズマＣＶＤ法によりシリコン基板１０の全面に、カバー膜３として酸窒化シリコン（SiON）膜を約２００ｎｍの厚さに形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、カバー膜３の上に酸化シリコン（SiO2）を約１．０μｍの厚さに成長させ、これにより第１の層間絶縁膜（第１の絶縁膜）１７を形成する。なお、ＴＥＯＳを用いてプラズマＣＶＤ法により形成されるSiO2膜を、以下にＴＥＯＳ膜ともいう。
【００３５】
続いて、第１の層間絶縁膜１７の緻密化処理として、常圧の窒素雰囲気中で第１の層間絶縁膜１７を７００℃の温度で３０分間熱処理する。その後に、第１の層間絶縁膜１７を化学的機械研磨（Chemical Mechanical Polishing ：以下、ＣＭＰという）法により研磨して第１の層間絶縁膜１７上面を平坦化する。
【００３６】
次に、図２に示す構造を形成するまでの工程を説明する。
【００３７】
まず、フォトリソグラフィ法により、不純物拡散領域１５ａ，１５ｂに到達する深さのコンタクトホール１７ａ〜１７ｄと、配線１４に到達する深さのビアホール１７ｅをそれぞれ第１の層間絶縁膜１７に形成する。その後、第１の層間絶縁膜１７上面とホール１７ａ〜１７ｅ内面に膜厚２０ｎｍのTi（チタン）薄膜と膜厚５０ｎｍのTiN （チタンナイトライド）薄膜をスパッタ法により順に形成する。さらに、ＣＶＤ法によりタングステン（Ｗ）をTiN 薄膜上に成長する。この結果、コンタクトホール１７ａ〜１７ｄ、ビアホール１７ｅ内にタングステン膜が埋め込まれる。
【００３８】
その後、第１の層間絶縁膜１７上面が露出するまでタングステン膜、ＴｉＮ薄膜及びＴｉ薄膜をＣＭＰ法により研磨する。この研磨後にホール１７ａ〜１７ｅ内に残存するタングステン膜等は、不純物拡散領域１５ａ，１５ｂと配線１４に後述の配線を電気的接続するためのプラグ１８ａ〜１８ｅとして使用される。
【００３９】
メモリセル領域１の１つのｐウェル１２ａにおいて２つのゲート電極１３ａ，１３ｂに挟まれるｎ型不純物拡散領域１５ａ上の第１のプラグ１８ａは後述するビット線に接続され、さらに、残り２つの第２のプラグ１８ｂは後述するキャパシタに接続される。
【００４０】
なお、コンタクトホール１７ａ〜１７ｄ、ビアホール１７ｅを形成した後に、コンタクト補償のために不純物拡散領域１５ａ，１５ｂに不純物をイオン注入してもよい。
【００４１】
次に、図３に示すように、プラグ１８ａ〜１８ｅの酸化を防止するために、シラン（SiH4）を用いるプラズマＣＶＤ法により、第１の層間絶縁膜１７上とプラグ１８ａ〜１８ｅ上にSiON（絶縁膜）膜２１を１００ｎｍの厚さに形成し、さらに、反応ガスとしてＴＥＯＳと酸素を用いるプラズマＣＶＤ法によりSiO2膜２２を１５０ｎｍの厚さに形成する。なお、SiON膜２１は、第１の層間絶縁膜１７への水の侵入を防止するために形成される。
【００４２】
その後、SiON膜２１、SiO2膜２２の緻密化のために、それらの膜を常圧の窒素雰囲気中で温度６５０℃で３０分間熱処理する。
【００４３】
なお、ＴＥＯＳガスを用いてプラズマＣＶＤ法により形成された第１の層間絶縁膜１７とSiO2膜２２はそれぞれ６５０〜７００℃の温度で加熱されるが、その下にはアルミニウムのような融点の低い金属膜が存在しないので、その程度の温度の加熱による悪影響は発生しない。
【００４４】
次に、図４に示すように、ＤＣ(Direct Current)スパッタ法によりSiO2膜２２上に、Ti及びPt（白金）を順次堆積させて二層構造の第１の導電膜２３ａを形成する。この場合、Ti膜の厚さを１０〜３０ｎｍ程度、Pt膜の厚さを１００〜３００ｎｍ程度とする。例えば、Ti膜の厚さを２０ｎｍ、Pt膜の厚さを１７５ｎｍとする。なお、第１の導電膜２３ａとして、イリジウム、ルテニウム、酸化ルテニウム、酸化イリジウム、酸化ルテニウムストロンチウム(SrRuO3)等の膜を形成してもよい。
【００４５】
続いて、ＲＦ(Radio Frequency) スパッタ法により、第１の導電膜２３ａの上に強誘電体材料であるチタン酸ジルコン酸鉛（ＰＺＴ; Pb(Zr1-xTix )O3 ）を１００〜３００ｎｍの厚さに堆積させてＰＺＴ膜２４ａを形成する。例えば、ＰＺＴ膜２４ａの厚さを２４０ｎｍとする。
【００４６】
そして、ＰＺＴ膜２４ａの結晶化処理として、酸素雰囲気中で温度６５０〜８５０℃、３０〜１２０秒間の条件でＲＴＡ(Rapid Thermal Annealing) を行う。例えば、温度７５０℃で６０秒間アニールする。
【００４７】
強誘電体材料膜の形成方法としては、上記したスパッタ法の他にスピンオン法、ゾル−ゲル法、ＭＯＤ(Metal Organi Deposition) 法、ＭＯＣＶＤ法がある。また、強誘電体材料としてはＰＺＴの他に、ジルコン酸チタン酸ランタン鉛（ＰＬＺＴ）、SrBi2(Tax Nb1-x )2O9（但し、０＜ｘ＜１）、Bi4Ti2O12 などがある。更に、ＤＲＡＭを形成する場合には、上記の強誘電体材料に代えて(BaSr)TiO3（ＢＳＴ）、チタン酸ストロンチウム（ＳＴＯ）等の高誘電体材料を使用すればよい。
【００４８】
そのようなＰＺＴ膜２４ａを形成した後に、その上に第２の導電膜２５ａとしてPt膜をＤＣスパッタ法により１００〜３００ｎｍの厚さに形成する。例えば、第２の導電膜２５ａの厚さを２００ｎｍとする。なお、第２の導電膜２５ａとして、酸化イリジウム(IrO2)膜もしくは酸化ルテニウムストロンチウム（ＳＲＯ）をスパッタ法により形成してもよい。
【００４９】
次に、第２の導電膜２５ａ、ＰＺＴ膜２４ａ及び第１の導電膜２３ａをフォトリソグラフィ法により順次パターニングすることにより、それらの膜から図５に示すような所定形状のキャパシタを形成する。
【００５０】
ここで、第２の導電膜２５ａは上部電極２５となり、ＰＺＴ膜２４ａは誘電体膜２４となり、第１の導電膜２３ａは下部電極２３となる。そして、上部電極２５、誘電体膜２４及び下部電極２３によりキャパシタＱが構成される。キャパシタＱは、１つのｐウェル１２ａ内に形成されたＭＯＳトランジスタと同じ数だけｐウェル１２ａの周囲に形成される。
【００５１】
ところで、第２の導電膜２５ａをパターニングして上部電極２５を形成した後には、キャパシタＱのダメージ除去のために回復アニールを施す。具体的には、酸素雰囲気中にシリコン基板１０を置いて、キャパシタＱを５００〜７００℃の温度で３０〜１２０分間加熱する。例えば、温度６５０℃で６０分間加熱する回復アニールを実施するものとする。また、第１の導電体膜２３ａをパターニングして下部電極２３を形成した後にも同じ条件で回復アニールを実施する。
【００５２】
以上のような工程を経てキャパシタＱを形成した後に、図６に示すように、全面にＴＥＯＳ膜及びＳＯＧ膜からなる２層構造の第２の層間絶縁膜（第２の絶縁膜）２６を形成し、この第２の層間絶縁膜２６によりキャパシタＱを覆う。そのＴＥＯＳ膜は、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、成長温度が３９０℃、パワーが４００Ｗの条件でシリコン基板１０の上側全面に１００〜３００ｎｍの厚さで形成される。また、ＳＯＧ膜は、ＴＥＯＳ膜上にＳＯＧ溶液を８０〜２００ｎｍの厚さに塗布した後に、これを加熱することにより形成される。この例では、ＴＥＯＳ膜の厚さが２００ｎｍ、ＳＯＧ(Spin-On-Glass) 膜の厚さが１００ｎｍであるとする。ここで、ＳＯＧ膜は塗布性絶縁膜であるので、その表面の凹凸差は小さくなる。
【００５３】
なお、ＳＯＧ膜はエッチバックで除去してもよい。この場合には、ＴＥＯＳ膜の膜厚を５００ｎｍ、ＳＯＧ膜の膜厚を１００ｎｍとする。
【００５４】
そして、フォトリソグラフィ法により第２の層間絶縁膜２６をパターニングして、キャパシタＱの上部電極２５の上にコンタクトホール２６ａを形成する。その後、誘電体膜２４に対して回復アニールを実施する。具体的には、酸素雰囲気中で５００〜６５０℃の温度で３０〜１２０分間加熱する。この例では、５５０℃の温度で６０分間加熱するものとする。
【００５５】
次に、第２の層間絶縁膜２６、SiON膜２１、SiO2膜２２をフォトリソグラフィ法によりパターニングして、メモリセル領域１の第２のプラグ１８ｂの上にコンタクトホール２６ｂを形成して第２のプラグ１８ｂを露出させる。そして、第２の層間絶縁膜２６上とコンタクトホール２６ａ，２６ｂ内に、膜厚１００ｎｍのTiN 膜をスパッタ法により形成する。続いて、そのTiN 膜をフォトリソグラフィ法でパターニングすることにより、メモリセル領域１においてコンタクトホール２６ａ，２６ｂを通してｐウェル１２ａ上の第２のプラグ１８ｂとキャパシタ上部電極２５とを電気的接続するための局所配線（ローカル配線）２７を形成する。
【００５６】
次に、図７に示すような構造を形成するまでの工程を説明する。
【００５７】
まず、局所配線２７と第２の層間絶縁膜２６の上に、プラズマＣＶＤ法によりＴＥＯＳ膜を２００〜４００ｎｍ、例えば３００ｎｍの厚さに形成する。このＴＥＯＳ膜は第３の層間絶縁膜（第３の絶縁膜）３１として使用される。なお、その上の第３の絶縁膜３１の上面の凹凸差は、その下の第２の層間絶縁膜２６の上面の凹凸差を反映し、研磨を必要とするほどの大きさではない。
【００５８】
続いて、メモリセル領域１における第３の層間絶縁膜３１からその下方のSiON膜２１までをフォトリソグラフィ法によりパターニングすることにより、ｐウェル１２ａの中央位置の第１のプラグ１８ａの上にコンタクトホール３１ａを形成するとともに、周辺回路領域２の各プラグ１８ｃ〜１８ｅ上にもコンタクトホール３１ｃ〜３１ｅを形成する。
【００５９】
さらに、第３の層間絶縁膜３１の上とコンタクトホール３１ｃ〜３１ｅの中にTi膜，TiN 膜、Al（アルミニウム）膜及びTiN 膜の４層を順次積層し、これらの金属膜をパターニングすることにより、メモリセル領域１でビット線３２ａを形成するとともに、周辺回路領域２では配線３２ｃ〜３２ｅを形成する。これらのビット線３２ａ、配線３２ｃ〜３２ｅは、一層目のアルミニウム配線となる。
【００６０】
なお、メモリセル領域１のビット線３２ａは第１のプラグ１８ａに接続され、また、周辺回路領域２の配線３２ｃ〜３２ｅは各プラグ１８ｃ〜１８ｅに接続される。
【００６１】
ビット線３２ａ、配線３２ｃ〜３２ｅを構成する各金属膜の膜厚として例えば最下層のTi膜を２０ｎｍの厚さ、下側のTiN 膜を５０ｎｍの厚さ、Al膜を５００ｎｍの厚さ、上側のTiN 膜を１００ｎｍの厚さとする。
【００６２】
次に、図８に示すように、ＴＥＯＳガスと酸素(O2)ガスを使用するプラズマＣＶＤ法により、第４の絶縁膜となる２．０μｍの厚さのSiO2からなる第４の層間絶縁膜３３を第３の層間絶縁膜３１、ビット線３２ａ及び配線３２ｃ〜３２ｅの上に形成する。
【００６３】
そのプラズマＣＶＤに使用する装置は、シリコン基板１０を載せる第１電極とこれに対向する第２の電極が配置されるチャンバを有するとともに、第２の電極に高周波電力を印加し、第１の電極を定電圧とする単周波印加構造を有している。このときの成膜条件は、成長温度を４００℃以下、例えば３９０℃とし、圧力を１．２Paとする。また、高周波電力の周波数を１３．５６MHz 、そのパワーを４００Ｗとする。なお、ＴＥＯＳガスに対する酸素の流量比を例えば１程度とする。これらの条件によれば、成膜中にキャパシタＱを構成する強誘電体材料を殆ど劣化しないし、ビット線３２ａ及び配線３２ｃ〜３２ｅに悪影響を与えることもない。
【００６４】
ところで、ＴＥＯＳガスと酸素ガスを使用するプラズマＣＶＤ法により形成された第４の層間絶縁膜３３は等方的に成長するために、第４の層間絶縁膜３３の上面形状はその下のビット線３２ａや配線３２ｃ〜３２ｅ等の一層目のアルミニウム配線の形状の影響を受け易くなる。従って、第４の層間絶縁膜３３であるＴＥＯＳ膜の上に二層目のアルミニウム配線を形成しようとすると、二層目のアルミニウム配線のパターニング精度が低下したり、断線が発生し易くなる等の問題がある。
【００６５】
そこで、第４の層間絶縁膜３３であるＴＥＯＳ膜の上面を平坦化するために、図９に示すように、その上面をＣＭＰ法により研磨する工程を採用する。その研磨量は、最上面から約１．０μｍの厚さ相当程度とする。
【００６６】
ところで、第４の層間絶縁膜３３をＣＭＰ法により研磨した後に、後述するように第４の層間絶縁膜３３を加熱すると、その加熱によりキャパシタＱの分極電荷量が小さくなることが実験により明らかになった。
【００６７】
これは、ＣＭＰ法による平坦化の際に使用されるスラリー中の水分や、その後の洗浄時に使用される洗浄液中の水分が、第４の層間絶縁膜３であるＴＥＯＳ膜の表面に付着したりその内部に吸収され、その下方のキャパシタＱまで達し、その水分が加熱によってキャパシタＱを劣化させるからである。
【００６８】
即ち、第４の層間絶縁膜３３の研磨後にキャパシタＱが高温で加熱されることにより、キャパシタ誘電体膜２４を構成する強誘電体材料が層間絶縁膜中の水分により還元されて強誘電性が失われ、或いは、強誘電体材料と電極の界面が水分により劣化されるためであると考えられる。特に、第４の層間絶縁膜３３が後述する金属膜に覆われた状態で第４の層間絶縁膜３３、第３の層間絶縁膜３１が加熱されると、第４の層間絶縁膜３３に吸収された水分は、外部に放出されにくくなって、ビット配線３２ａの間の隙間を通って第３の層間絶縁膜３１内に浸透してキャパシタＱの周囲に到達することになり、水分によるキャパシタＱの劣化が進むことになる。
【００６９】
そこで、研磨時に第４の層間絶縁膜３３内に入り込んだ水分やその表面に付着している水分を除去してキャパシタＱの劣化を防止するために、図１０に示すように第４の層間絶縁膜３３に対してプラズマアニールによる脱水処理を施す。
【００７０】
即ち、第４の層間絶縁膜３３をＣＭＰ法により平坦化した後に、シリコン基板１０をプラズマ発生装置（不図示）のチャンバ内に載置し、そのチャンバ内でN2O ガスを７００sccm、N2ガスを２００sccmの流量で供給し、これらのガスをプラズマ化して、基板温度を４５０℃以下、例えば３５０℃として３分間以上、好ましくは４分以上の時間で第４の層間絶縁膜３３をプラズマに曝す。これにより、第４の層間絶縁膜３３内の水分が外部に放出されるとともに、第４の層間絶縁膜３３の少なくとも表面には、窒素（Ｎ）原子が入り込んでSiONが形成され、その後に水分が入り難くい状態となる。
【００７１】
プラズマを使用しない熱処理を用いてＮ原子でプラズマＴＥＯＳ膜を窒化しようとすると、使用されるN2分子が不活性なため、１０００℃以上の熱処理が必要である。また、より活性なアンモニア(NH3) 分子を用いる場合でも、７５０℃以上の熱処理が必要であり、下層のアルミニウム配線層が溶融してしまう問題が生じる。効果的に、プラズマＴＥＯＳ膜を窒化しようとすれば、プラズマアニールが最も有効である。
【００７２】
そのプラズマアニールは、４５０℃以下の温度で行っているので、その下方でアルミニウムから形成された一層目のアルミニウム配線３２ａ、３２ｃ〜３２ｅに悪影響を与えることはない。
【００７３】
ところで、特開平１０−８３９９０号公報（米国特許6017784)では、ＴＥＯＳガスを使用して酸化シリコン膜を形成した後にN2又はN2O のプラズマ処理によって酸化シリコン膜中の水素を脱ガスすることが記載されている。このプラズマ処理は、研磨された酸化シリコン膜に対して行われるものではなく、しかも、強誘電体キャパシタを覆っている酸化シリコン膜に対して行われるものではない。
【００７４】
これに対して、本発明の実施形態では、ＴＥＯＳを用いて形成されたSiO2からなる第４の層間絶縁膜３３の表面を研磨した後に、第４の層間絶縁膜３３をプラズマアニールしているのであり、その研磨処理工程で侵入した水分を除去するためにN2O プラズマアニールが有効であることについては、上記文献には記載がない。また、本実施形態では、上記した条件のプラズマアニールを経ても強誘電体又は高誘電体キャパシタＱの特性が良好に維持されることを明らかにしている。
【００７５】
以上のようなプラズマアニール処理を終えた後に、図１１に示すように、第５の絶縁膜（以下、「再堆積層間絶縁膜」という）３４としてＴＥＯＳ膜を層間絶縁膜３３上に１００ｎｍ以上の厚さ、例えば２００ｎｍの厚さに形成する。再堆積層間絶縁膜３４は、次に述べるように第４の層間絶縁膜３３の研磨面に現れる空洞を覆うために形成される。再堆積層間絶縁膜３４はキャップ層として作用し、層間絶縁膜３３の再吸湿を防止するという効果もある。再堆積層間絶縁膜３４の最適膜厚については後述する。
【００７６】
なお、再堆積層間絶縁膜３４をN2O プラズマアニールしてもよい。
【００７７】
ところで上記したように、第４の層間絶縁膜３３の研磨面にはキーホールやスリットと呼ばれる空洞（ス、ボイドともいう）が現れることがあるが、これは次のような理由による。
【００７８】
プラズマＣＶＤ法によりＴＥＯＳ膜を形成すると、そのＴＥＯＳ膜は等方的に成長してその膜厚が２．０μｍ程度の厚さになると、一層目のアルミニウム配線間、即ちメモリセル領域１のビット線３２ａ相互間や周辺回路領域２の一層目のアルミニウム配線３２ｃ〜３２ｅの相互間で空洞が発生し易くなる。
【００７９】
ところで、図１７(a) に示すように、ビット線３２ａはキャパシタＱによって持ち上げられているので、ビット線３２ａ間に発生する空洞３３ｕは、他の領域で発生する空洞３３ｕよりも高い位置に形成されることになる。
【００８０】
従って、ＴＥＯＳ膜からなる第４の層間絶縁膜３３を研磨した後には、図１７(b) に示すように、メモリセル領域１に存在する空洞３３ｕが研磨面から露出し易くなる。
【００８１】
なお、図１７(a) は、図８のＩ−Ｉ断面図、図１７(b) は図９のII−II線断面図であり、図中符号３２ｆ、３２ｇは、それぞれ一層目のアルミニウム配線を示している。
【００８２】
そのように、メモリセル領域１において第４の層間絶縁膜３３上から露出する空洞３３ｕは、ビット線３２ａの間に沿って溝状に表出するので、その空洞３３ｕが露出した状態で第４の層間絶縁膜３３の上に直に配線形成用金属膜を形成すると、その金属膜が空洞３３ｕ内に埋め込まれることになり、金属膜をパターニングして配線を形成した後でも、空洞３３ｕ内の金属膜が除去されずに残ってしまう。その空洞３３ｕ内の金属膜は、これと同じ金属膜から形成された配線同士を短絡させる媒体になるので、空洞３３ｕ内に金属膜を予め形成しないようにする必要がある。
【００８３】
本実施形態では、図１１に示したように、第４の層間絶縁膜３３を研磨した後に、再堆積層間絶縁膜３４で第４の層間絶縁膜３３の研磨面を覆うようにしているので、第４の層間絶縁膜３４の研磨面から露出した空洞３３ｕ内には金属膜が形成されないことになる。なお、図１１のIII-III 線断面を示すと図１８(a) のようになる。
【００８４】
図１９(a) は、再堆積層間絶縁膜３４がない場合の第４の層間絶縁膜３３とその下の構造を示す断面図であり、図１９(b) は、第４の層間絶縁膜３３の上に再堆積層間絶縁膜３４を形成した状態を示す断面図である。なお、図１９(a),(b) は、ＦｅＲＡＭのメモリセル領域の断面写真に基づいて描かれている。
【００８５】
以上のような再堆積層間絶縁膜３４を形成した後に、図１２〜図１６に示すように、二層目のアルミニウム配線を形成する工程に移る。
【００８６】
まず、図１２に示すように、フォトリソグラフィ法により再堆積層間絶縁膜３４及び第４の層間絶縁膜３３をパターニングして、一層目のアルミニウム配線、例えば周辺回路領域２の配線３２ｄに到達するビアホール３３ａを形成する。その後に、ビアホール３３ａを通してその下の配線３２ｄの表面を所定量、例えば３５ｎｍの深さでエッチングする。
【００８７】
続いて、図１３に示すように、ビアホール３３ａの内面と再堆積層間絶縁膜３４の上面に、膜厚２０ｎｍのＴｉ膜と膜厚５０ｎｍのＴｉＮ膜をスパッタリングにより順次形成し、それらの膜をグルーレイヤ３５ａとする。なお、図１８(b) は、図１３のIV−IV線断図である。
【００８８】
その後、六フッ化タングステン（WF6)ガスとシラン（SiH4) ガスを使用してＣＶＤ法によりグルーレイヤ３５ａの上にタングステンシード（不図示）を形成する。さらに、WF6 ガスとシラン(SiH4)ガスに水素(H2)ガスを加えて、成長温度を４３０℃としてグルーレイヤ３５ａ上にタングステン膜３５ｂを形成する。これにより、図１４に示すように、ビアホール３３ａ内には、グルーレイヤ３５ａとタングステン膜３５ｂが充填される。
【００８９】
その後、再堆積層間絶縁膜３４上面上のタングステン膜３５ｂをＣＭＰ法又はエッチバックにより除去して、ビアホール３３ａ内にのみ残存させる。このとき、再堆積層間絶縁膜３４上のグルーレイヤ３５ａは除去しても、しなくてもよい。図１５ではグルーレイヤ３５ａを再堆積層間絶縁膜３４上面からＣＭＰ法により除去した場合を示している。
【００９０】
これにより、配線３２ｄと上層配線とを電気的に接続するためのビア（プラグ）３５がビアホール３３ａ内に形成される。
【００９１】
ところで、上記した第４の層間絶縁膜３３の研磨面から現れる空洞３３ｕの幅は、ＣＭＰ法による研磨のばらつきなどによって均一とはならない。空洞３３ｕの露出幅がばらつくと、次のような問題が発生する。
【００９２】
即ち、図２０(a) に示すように、第４の層間絶縁膜３３上から露出した空洞３３ｕの上に薄い再堆積層間絶縁膜３４を形成すると、図２０(b) に示すように、空洞３３ｕが再堆積層間絶縁膜３４によって完全に覆われずにその一部が露出することがある。そして、そのような状態で、図２０(c) に示すように、上記したグルーレイヤ３５ａを形成すると、グルーレイヤ３５ａが空洞３３ｕの上で段切れを起こしてスリットが形成されるおそれがあり、そのスリットが存在すると、タングステン膜３５ｂを形成する際に使用する反応ガス中の水素が図２０(d) に示すように、そのスリットを通してその下の第４の層間絶縁膜３３に入ってしまう。第４の層間絶縁膜３３中に侵入した水素は、キャパシタＱを還元してキャパシタ特性を劣化させるので好ましくない。
【００９３】
そこで、第４の層間絶縁膜３３から露出した空洞３３ｕを確実に覆うためには再堆積層間絶縁膜３４が少なくとも３００ｎｍ以上の膜厚が必要であることが実験結果から明らかになった。
【００９４】
ところで、空洞３３ｕ内にグルーレイヤ３５ａやタングステン膜３５ｂが充填されることを防止するために、再堆積層間絶縁膜３４の膜厚がどの程度必要かを調査したところ、図２１のような結果が得られた。図２１の縦軸は、配線間のリークが発生する頻度を示し、その横軸はリーク電流値を示している。図２１の結果によれば、再堆積層間絶縁膜３４の膜厚が５０ｎｍでは配線間のリークの頻度が大きく、その膜厚を増やすに従って配線間リーク頻度が減少し、１００ｎｍでほぼ配線間ショートを防止できることがわかった。従って、空洞３３ｕの露出による配線間のリークを低減するためには再堆積層間絶縁膜３４の膜厚が少なくとも１００ｎｍあることが望ましい。
【００９５】
一方、再堆積層間絶縁膜３４の上にグルーレイヤ３５ａ、タングステン膜３５ｂを形成し、これをパターニングしてプラグ３５を形成し、その上に後述する二層目のアルミニウム配線を形成し、さらに、二層目のアルミニウム配線を絶縁膜で覆うといった一連の工程を終えた後に、再堆積層間絶縁膜３４の膜厚と加速試験によるキャパシタ分極電荷量の変化の関係を調査したところ、次の表１に示すような結果が得られた。なお、加速試験は、大気中で温度２００℃で１時間、基板を加熱して行われた。
【００９６】
【表１】
0003813476.tif 000002
【００９７】
表１によれば、加速試験前の状態では、再堆積層間絶縁膜が厚い方が分極電荷量が僅かに大きくなっている。しかし、加熱後は、試料間の分極電荷量の差が顕著になる。とくに、再堆積層間絶縁膜３４が０ｎｍの場合、即ち再堆積層間絶縁膜３４を形成しないときには、分極電荷量が加熱後に半分以下に減り、強誘電体キャパシタＱは著しく特性が劣化する。また、再堆積層間絶縁膜３４が３００ｎｍの時は、強誘電体キャパシタＱの劣化は軽度であり、加熱後の分極電荷量は２２．６μＣ/cm2となって、ＦｅＲＡＭを正常に動作させるためには十分な値となっている。
【００９８】
なお、再堆積層間絶縁膜３４の３００ｎｍという膜厚は、空洞３３ｕの露出する部分のばらつきを考慮して決定されるのである。
【００９９】
ところで、再堆積層間絶縁膜３４が厚すぎると、ビアホール３３ａのアスペクト比が増大してビアホール３３ａ内でグルーレイヤ３５ａやタングステン膜３５ｂのカバレッジが悪くなる。即ち、再堆積層間絶縁膜３４の膜厚の上限値は、ビアホール３３ａのアスペクト比から決定される。例えば、ビアホール３３ａのアスペクト比を２．３とする場合に、ビアホール３３ａの直径を０．６μｍ、第４の層間絶縁膜３３の厚さを１．０μｍとすれば、再堆積層間絶縁膜３４の膜厚は約０．４μｍ（４００ｎｍ）必要となる。
【０１００】
以上のような工程によって再堆積層間絶縁膜３４、ビア３５を形成する工程を終えた後に、再堆積層間絶縁膜３４の上に第１のTiN 膜を５０ｎｍ、Al膜を５００ｎｍ、第２のTiN 膜を５０ｎｍの厚さに順次形成し、これらの膜をパターニングすることにより、配線３６を形成する。なお、再堆積層間絶縁膜３４上面にグルーレイヤ３５ａを残す場合には、第１のTiN 膜の形成を省略してグルーレイヤ３５ａの上にアルミニウム膜と第２のTiN 膜を形成することになる。
【０１０１】
次に、第１及び第２のTiN 膜とAl膜、又は、第２のTiN 膜とAl膜とグルーレイヤをフォトリソグラフィ法によりパターニングすることにより、図１６に示すように、二層目のアルミニウム配線３６を再堆積層間絶縁膜３４の上に形成する。
【０１０２】
その後、ＴＥＯＳを用いるプラズマＣＶＤ法により、二層目のアルミニウム配線３６と再堆積層間絶縁膜３４の上に、第１のカバー絶縁膜３７としてSiO2膜を２００ｎｍの厚さに形成する。さらに、第１のカバー絶縁膜３７の上に、プラズマＣＶＤ法によりSiN よりなる第２のカバー絶縁膜膜３８を５００ｎｍの厚さに形成する。これらの第１及び第２のカバー膜３７，３８により二層目の配線３６が被覆される。
【０１０３】
二層目のアルミニウム配線３６が形成された後のメモリセル領域１における各種導電パターンの平面的な位置関係は図２２のようになる。なお、図２２中で素子分離絶縁膜１１以外の絶縁膜は省略されている。
【０１０４】
以上のような工程により、キャパシタ誘電体膜２４として強誘電体を用いたＦｅＲＡＭの基本的な構造が完成する。
【０１０５】
本実施の形態においては、キャパシタＱと一層目のアルミニウム配線３２ａ，３２ｃ〜３２ｅを覆う第４の層間絶縁膜３３の上面をＣＭＰ法で平坦化している。これにより、キャパシタＱと配線３２ａの上に形成した層間絶縁膜３３のさらに上で平坦に形成される二層目のアルミニウム配線３６のパターン精度を良好にすることができる。
【０１０６】
また、層間絶縁膜３３を研磨した後に、N2O プラズマアニールを施して層間絶縁膜３３中の水分を除去しているので、その後の工程において加熱されても、強誘電体膜（キャパシタ誘電体膜２４）の還元、劣化が回避される。これにより、良好な特性のＦｅＲＡＭを製造できる。しかも、N2O プラズマアニールを４５０℃以下で行っているので、一層目のアルミニウム配線を劣化させることもない。
【０１０７】
そのようなN2O プラズマアニール工程を入れてＦｅＲＡＭを形成した場合と、その工程を省略してＦｅＲＡＭを形成した場合のキャパシタＱの分極電荷量を調べたところ次の表２に示すような結果が得られ、N2O プラズマアニールがキャパシタの劣化を防止するために有効であることが確かめられた。
【０１０８】
【表２】
0003813476.tif 000003
【０１０９】
なお、上記の実施の形態では、N2O を用いたプラズマアニールにより層間絶縁膜３３を脱水処理する場合について説明したが、脱水処理に用いるガスはN2O に限定されるものではなく、例えばN2ガス、O2ガス又はNOガスを用いたプラズマアニールでも同様の効果が得られる。また、プラズマアニールに使用するガスは、N2O ＋N2、N2＋O2等の混合ガスでもよい。さらに、そのような単体ガス又は混合ガスに、アルゴン(Ar)、ヘリウム(He)、ネオン(Ne)の不活性ガスを混合してプラズマ化してもよい。
【０１１０】
更にまた、上記の実施の形態では層間絶縁膜３３に対し脱水処理を施した後、再堆積層間絶縁膜３４を形成したが、ＣＭＰ研磨後の層間絶縁膜３３の上に再堆積層間絶縁膜３４を形成し、その後脱水処理を施してもよい。
【０１１１】
上記の実施の形態のように再堆積層間絶縁膜３４を薄く形成する場合は再堆積層間絶縁膜３４中に含まれる水分量が極めて少ないが、再堆積層間絶縁膜３４を厚く形成する場合は再堆積層間絶縁膜３４中に含まれる水分によりキャパシタ誘電体膜が還元されてしまうおそれがある。これを防止するために、再堆積層間絶縁膜３４を形成した後、N2O 又はNOを用いるプラズマアニールによる脱水処理を実施してもよい。但し、この場合、再堆積層間絶縁膜３４をプラズマＣＶＤ法により酸窒化シリコン（SiON）膜又はプラズマＣＶＤ法により窒化シリコン（SiN)膜で形成すると、これらの膜は水分を通しにくいので、第４の層間絶縁膜３３中の水分を十分に除去することができなくなる。このため、再堆積層間絶縁膜３４を形成した後にプラズマアニールを施す場合は、再堆積層間絶縁膜３４をプラズマＴＥＯＳ膜、O3−ＴＥＯＳ膜、又はプラズマSiO2膜により形成することが好ましい。
【０１１２】
即ち、再堆積層間絶縁膜３４としては、上述したプラズマＣＶＤ法により形成したＴＥＯＳ膜（Ｐ−ＴＥＯＳ膜）に代えて、熱ＣＶＤ法でオゾン（O3）とＴＥＯＳとを用いて形成したＴＥＯＳ（O3−ＴＥＯＳ）膜、プラズマＣＶＤ法により形成したSiO2（Ｐ−SiO2）膜、ノンバイアスのＨＤＰ(High Density Plasma) −ＣＶＤにより形成したSiO2膜、プラズマＣＶＤ法により形成したSiON（Ｐ−SiON）膜及びプラズマＣＶＤ法により形成したSiN ( Ｐ−SiN ）膜などを使用してもよい。但し、O3−ＴＥＯＳ膜は、水分含有量がＰ−ＴＥＯＳ膜に比べて多いので、本実施形態ではＰ−ＴＥＯＳ膜を用いている。また、SiON膜及びSiN 膜は水分の透過性が低いので、これらの膜を再堆積層間絶縁膜３４として使用する場合は、第４の層間絶縁膜３３を脱水処理した後に、再堆積層間絶縁膜３４を形成することが必要である。
【０１１３】
図２３は、横軸にＰ−ＴＥＯＳ膜に対するプラズマアニール処理時間をとり、縦軸に分極電荷量（Ｑsw）をとって、分極電荷量の脱水処理時間依存性を示す図である。但し、プラズマアニールの条件は、温度が３５０℃、プラズマに印加するパワーが３００Ｗ、N2O の流量が７００sccm、N2ガスの流量が２００sccmである。分極電荷量Ｑswの値が大きいほど、分極特性が良好であるといえる。
【０１１４】
図２３からわかるように、プラズマアニールの処理時間を３分以上とすることにより、十分な特性を得ることができる。強誘電体膜の初期状態における分極電荷量は約２８μＣ／ｃｍ2 であり、約４分間のプラズマアニールにより初期状態の分極電荷量まで回復させることができる。
【０１１５】
上記した実施形態では、第４の層間絶縁膜３３として、ＴＥＯＳガスを用いるプラズマＣＶＤ法により形成したSiO2膜（ｐ−ＴＥＯＳ）を用いたが、その他に、熱ＣＶＤ法でO3とＴＥＯＳとを用いて形成したＴＥＯＳ（O3−ＴＥＯＳ）膜、プラズマＣＶＤ法により形成したSiO2（Ｐ−SiO2）膜などで形成してもよい。  O3−ＴＥＯＳ膜は、Ｐ−ＴＥＯＳ膜よりも成長速度が遅いが、その膜内に空洞は生じない。
【０１１６】
また、上記した実施形態では、ＦｅＲＡＭ及びその形成工程について説明したが、高誘電体キャパシタを有する揮発性メモリ（ＤＲＡＭ）についても、水分と加熱によって高誘電体材料の絶縁性が劣化したり、高誘電体材料膜と電極との界面が劣化し易くなる。そこで、上記したと同様に、高誘電体キャパシタの上に形成される絶縁膜の上面をＣＭＰ法により平坦化した後に、その表面をN2O 、NO等のガスを用いてその絶縁膜の脱水処理をしたり、あるいは、そのような脱水処理後、又は脱水処理前に平坦化された面の上にＰ−ＴＥＯＳを用いて再堆積層間絶縁膜を形成してもよい。高誘電体材料として、(BaSr)TiO3などの高誘電体材料を使用すればよい。
【０１１７】
また、本発明は、強誘電体不揮発性半導体メモリ又は高誘電体半導体メモリとロジックデバイスとを混載したいわゆるシステムＬＳＩの製造に適用することもできる。
【０１１８】
【発明の効果】
以上述べたように本発明によれば、キャパシタとその上を通る配線のさらに上に形成された絶縁膜を研磨して平坦化するようにしたので、その絶縁膜の平坦面の上に配線を精度良く形成することが容易になる。
【０１１９】
また、研磨された絶縁膜に対しN2O 又はNOを含むプラズマアニールによる脱水処理を施すようにしたので、その絶縁膜の表面に付着している水分、及び絶縁膜中に侵入している水分をより確実に除去することができて、キャパシタを構成する強誘電体材料又は高誘電体材料の還元や、キャパシタ劣化を防止できる。従って、強誘電体材料又は高誘電体材料の誘電特性の劣化を回避でき、良好な特性のＦｅＲＡＭ又はＤＲＡＭを製造することができる。
【図面の簡単な説明】
【図１】図１は、発明の実施の形態の半導体装置の製造方法を示す断面図（その１）である。
【図２】図２は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その２）である。
【図３】図３は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その３）である。
【図４】図４は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その４）である。
【図５】図５は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その５）である。
【図６】図６は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その６）である。
【図７】図７は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その７）である。
【図８】図８は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その８）である。
【図９】図９は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その９）である。
【図１０】図１０は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その１０）である。
【図１１】図１１は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その１１）である。
【図１２】図１２は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その１２）である。
【図１３】図１３は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その１３）である。
【図１４】図１４は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その１４）である。
【図１５】図１５は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その１５）である。
【図１６】図１６は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その１６）である。
【図１７】図１７(a) は図８のＩ−Ｉ線断面図、図１７(b) は図８のII−II線断面図である。
【図１８】図１８(a) は図１１のIII-III 線断面図、図１８(b) は図１３のIV−IV線断面図である。
【図１９】図１９(a) は、図１７(b) の断面を撮影した写真に基づいて描いた断面図であり、図１９(b) は、図１８(a) の断面を撮影した写真に基づいて描いた断面図である。
【図２０】図２０(a) 〜(d) は、図１７(b) に示した空洞が絶縁膜によって十分埋め込まれない工程を示す断面図である。
【図２１】図２１は、本発明の実施形態に係る半導体装置のメモリセルに使用されるキャパシタのリーク電流と累積確率の関係を示す図であって、累積確率を示す縦軸とリーク電流量を示す横軸は対数目盛で示される。
【図２２】図２２は、本発明の実施形態に係る半導体装置のメモリセル領域の導電パターンの配置を示す平面図である。
【図２３】図２３は、本発明の実施形態に係る半導体装置に形成されたキャパシタの分極電荷量の脱水処理時間依存性を示す図である。
【符号の説明】
１０…半導体基板、１１…素子分離絶縁膜、１２ａ，１２ｂ…ウェル領域、１３ａ，１３ｂ，１３ｃ…ゲート電極、１５ａ，１５ｂ…不純物拡散領域、１６…サイドウォール、１７，２６，３１，３３…層間絶縁膜、１８…プラグ、２１…SiON膜、２２…SiO2膜、２３…下部電極、２４…誘電体膜、２５…上部電極、２７…局所配線、３２ａ…ビット線、３２ｂ〜３２ｇ…配線、３４…再堆積層間絶縁膜、３５ａ…グルーレイヤ、３５ｂ…タングステン膜、３５…プラグ、３６…アルミニウム配線、３７，３８…カバー膜。
【図１】
0003813476.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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