(57)【特許請求の範囲】
【請求項１】
入力端子に接続された整流素子と、
前記整流素子の順方向に所定の電流を流すように接続された定電流源と、
前記定電流源と並列に接続され、寄生入力容量を有するスイッチング素子とを備え、
前記スイッチング素子のオン状態あるいはオフ状態に基づいた出力信号を生成するようにしたパルス幅伸長回路。
【請求項２】
入力信号を通過させ、逆方向の信号を阻止する整流手段と、
前記整流手段の出力側に接続され、前記整流手段の順方向に所定の電流を流す定電流源手段と、
前記整流手段を介した入力信号に基づいて、導通状態となるスイッチング手段であって、前記入力信号に基づく電圧により充電し、前記定電流源手段により放電する寄生容量を有し、前記寄生容量に生じる電圧により導通状態を保つスイッチング手段と、
前記スイッチング手段の状態に基づく出力信号を生成する手段と、
を備えることを特徴とするパルス幅伸長回路。
【請求項３】
請求項２に記載のパルス幅伸長回路において、
前記スイッチング手段は、単チャネルＭＯＳ、あるいは、ＣＭＯＳインバータで構成したことを特徴とするパルス幅伸長回路。
【請求項４】
請求項２または３に記載のパルス幅伸長回路において、
前記整流手段は、１または複数のダイオードを用いて構成したことを特徴とするパルス幅伸長回路。
【請求項５】
請求項２または３に記載のパルス幅伸長回路において、
前記整流手段を、論理ゲートを用いて駆動することを特徴とするパルス幅伸長回路。
【請求項６】
請求項２、３、４および５のいずれか一項に記載のパルス幅伸長回路において、
前記定電流源手段は、カレントミラー回路を用いて構成したことを特徴とするパルス幅伸長回路。
【請求項７】
入力信号を反転するインバータ手段と、
前記インバータ手段の出力側に接続された整流手段と、
前記整流手段の出力側に接続され、前記整流手段の順方向に所定の電流を流す定電流源手段と、
入力信号と、前記整流手段を介した入力信号とに基づいて、入力信号のエッジ情報を生成する論理ゲートであって、前記整流手段を介した入力信号に基づく電圧により充電し、前記定電流源手段により放電する寄生容量を有し、前記寄生容量に生じる電圧により入力信号のエッジ情報の生成状態を保つ論理ゲートと
を備えることを特徴とするエッジ情報生成回路。
【請求項８】
入力信号を反転する第１のインバータ手段と、
第１のインバータ手段の出力側に接続された整流手段と、
前記整流手段の順方向に所定の電流を流す定電流源手段と、
前記定電流源手段に接続された第２のインバータ手段であって、前記第１のインバータ手段の出力により、前記定電流源手段により充電する状態と、前記整流手段を介して放電する状態とが切り替わる寄生容量を有し、この寄生容量に生じる電圧により出力信号が制御される第２のインバータ手段と、
前記第２のインバータ手段の出力信号と、入力信号を反転する第３のインバータ手段の出力信号とに基づいて、入力信号のエッジ情報を生成する論理ゲートとを備えることを特徴とするエッジ情報生成回路。
【請求項９】
請求項７に記載のエッジ情報生成回路であって、
入力信号を印加するＮＡＮＤゲートをさらに備え、
出力信号を前記ＮＡＮＤゲートに入力することを特徴とするエッジ情報生成回路。
【請求項１０】
請求項２、３、４、５、および６のいずれか一項に記載のパルス幅伸長回路を用いたワンショットマルチバイブレータ。
【請求項１１】
請求項１０に記載のワンショットマルチバイブレータを有し、容量絶縁された電源回路の監視を行なう電源監視回路。
【請求項１２】
ネットワークトランシーバと、前記ネットワークトランシーバに電源を供給する電源回路と、前記ネットワークトランシーバと容量絶縁された制御装置により制御されるフィールド機器とを備え、
前記制御装置は、請求項１０に記載のワンショットマルチバイブレータを備えた電源監視回路により、前記電源回路の監視を行なうことを特徴とするフィールド機器制御システム。
【請求項１３】
請求項７および８に記載のエッジ情報生成回路のいずれか、あるいは、両方を、接続部に前記論理ゲートは介さずに複数段接続し、出力段に前記論理ゲートを設けたことを特徴とする可変遅延回路。
【請求項１４】
請求項６に記載のパルス幅伸長回路において、
前記カレントミラー回路が生成する電流を、Ｄ／Ａ変換器により制御信号を重み付けされた電流によって制御することを特徴とするパルス幅伸長回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パルス幅伸長回路に係り、特にスイッチング素子の寄生容量を利用したパルス幅伸長回路に関する。
【０００２】
【従来の技術】
入力パルスより一定時間だけ遅延したパルスを作る目的で使用されるパルス幅伸長回路として、例えば、論理ゲートとＣＲフィルタとで構成され、ＣＲの時定数を利用してパルス幅を伸張する回路等種々の手法が紹介されている。
【０００３】
一般に、これらのパルス幅伸長回路は、パルス幅調整のためのコンデンサを用いて構成される。しかし、コンデンサは、例えば、ＬＳＩ上に実装する場合には、比較的大きな面積が必要となるため、回路の小型化には不都合である。このため、コンデンサを用いない比較的簡単な構成でパルス幅伸長回路を実現する手法として、スイッチング素子の寄生容量を利用したパルス幅伸長回路が提案されている（特開昭４９−８０９６１号公報）。
【０００４】
これは、制御パルスの到来時に開路される第１のスイッチ素子と、入力パルスの到来時に開路される第２のスイッチ素子とを直列に接続してその両端間に電圧を印加すると共に、前記第２のスイッチ素子の開路時の寄生容量により閉路され、第２のスイッチ素子の閉路時に第１のスイッチ素子の開路による前記寄生容量の変化で開路される第３のスイッチ素子を設け、このスイッチ素子の閉路時に対応した幅のパルス出力信号を得るようにしたことを特徴とするパルス幅伸長回路である。
【０００５】
【発明が解決しようとする課題】
上記のパルス幅伸長回路によれば、入力パルスの到来により、出力パルスが開始し、入力パルス終了後に到来した制御パルス（クロックパルス）によって、出力パルスが終了するようなっている。このため、出力パルス幅は、入力パルスとクロックパルスとのタイミングによって決定されるパルス幅以内に制限しており、伸長するパルス幅を調整することは考慮されていない。
【０００６】
本発明の目的は、スイッチング素子の寄生容量を利用したパルス幅伸長回路において、出力パルス幅を調整することができる回路を提供することにある。
【０００７】
【課題を解決するための手段】
上記課題を達成するため、本発明によれば、入力信号を通過させ、逆方向の信号を阻止する整流手段と、
前記整流手段の出力側に接続され、前記整流手段の順方向に所定の電流を流す定電流源手段と、
前記整流手段を介した入力信号に基づいて、導通状態となるスイッチング手段であって、前記入力信号に基づく電圧により充電し、前記定電流源手段により放電する寄生容量を有し、前記寄生容量に生じる電圧により導通状態を保つスイッチング手段と、
前記スイッチング手段の状態に基づく出力信号を生成する手段と、
を備えることを特徴とするパルス幅伸長回路が提供される。
【０００８】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照して詳細に説明する。
【０００９】
図１は、本発明の第１の実施形態であるパルス幅伸長回路の動作原理を説明するための回路図である。図示するように、本実施形態によるパルス幅伸長回路は、整流素子であるダイオードＤと、定電流源ＣＣと、入力（ゲート）容量Ｃｉを寄生容量として有するスイッチング素子ＳＷとを備えている。なお、本図では、スイッチング素子ＳＷとして、単チャンネルＭＯＳを用いている。
【００１０】
そして、入力端子（Ｖｉ）には整流素子であるダイオードＤの一端が接続され、このダイオードＤの他端には、ダイオードＤの順方向に電流を流す定電流源ＣＣと、入力端子に加えられる電圧により導通状態となるスイッチング素子ＳＷとが接続される。
【００１１】
スイッチング素子ＳＷの出力端子（Ｖｏ）には、負荷抵抗ＲＬの一端が接続され、負荷抵抗ＲＬの他端には電源電圧Ｖｃｃが印加されている。このようにして、負荷抵抗ＲＬから、出力信号を取り出すことができるようになっている。
【００１２】
図２の動作波形図を用いて、本実施形態のパルス幅伸長回路の動作を説明する。まず、スイッチング素子ＳＷの入力端（ゲート）の電位Ｖ１は０であり、スイッチング素子ＳＷは遮断状態であるとする。このとき、出力端子の電圧Ｖｏの状態は、電源端子に印加される電圧Ｖｃｃにより、“Ｈ”になっている。
【００１３】
入力端子にパルス電圧Ｖｉを印加すると、ダイオードＤが導通状態になる。すると、スイッチング素子ＳＷの入力端の電圧Ｖ１は、（Ｖｉ−ＶＤ）となる。ここで、ＶＤはダイオードＤの順方向降下電圧である。この電圧Ｖ１により、スイッチング素子ＳＷが導通状態となるとともに、スイッチング素子ＳＷの入力容量Ｃｉが充電される。スイッチング素子ＳＷが導通状態となったことで、出力端子の電圧Ｖｏは、ほぼ接地電位となって、“Ｌ”状態に反転する。
【００１４】
入力端子への入力パルスが“Ｌ”になると、ダイオードＤが非導通になる。すると、スイッチング素子ＳＷの入力容量Ｃｉが蓄積した電荷は、定電流源ＣＣを通じて放電されていく。このため、入力容量Ｃｉの端子電圧は、（Ｖｉ−ＶＤ）からＣｉ／Ｉの傾斜で下がっていく。ただし、Ｉは、定電流源ＣＣが流す電流である。
【００１５】
スイッチング素子ＳＷの入力端の電位Ｖ１（入力容量Ｃｉの端子電圧）が、スイッチング素子ＳＷのしきい電圧ＶＴＨより小さくなると、スイッチング素子ＳＷが遮断状態となる。このため、出力端子の電圧Ｖｏの状態は“Ｈ”に戻る。
【００１６】
このとき、入力パルスが“Ｌ”になってから、入力端の電位Ｖ１が、スイッチング素子ＳＷのしきい電圧ＶＴＨより小さくなるまでの時間（ｔｐ１）分だけ、出力パルス幅が、入力パルス幅に比べて伸長されたことになる。そして、このパルス幅増加分ｔｐ１は、スイッチング素子ＳＷの入力容量Ｃｉと、定電流源ＣＣを流れる電流Ｉと、スイッチング素子ＳＷのしきい電圧ＶＴＨとによって調節することができる。
【００１７】
なお、本実施形態において、ダイオードＤには、入力パルスがないときにも、定電流源ＣＣによって、所定の電流、例えばμＡオーダの電流が順方向に流れている。このため、ダイオードＤの動作点は、図３に示すＶＤなる電圧にバイアスされる。動作点がバイアスされることにより、ダイオードＤの動抵抗は、バイアスがない場合に比して小さくなる。したがって、スイッチング素子ＳＷの入力容量Ｃｉが小さい場合であっても、駆動速度を高速化することができる。このため、入力端子に入力パルスＶｉが入力されると、急速にスイッチング素子ＳＷの入力端Ｖ１の電位が（Ｖｉ−ＶＤ）に立ち上がることができる。
【００１８】
次に、パルス幅の増加分ｔｐ１について説明する。上記動作におけるスイッチング素子ＳＷの入力端の（導通状態から遮断状態までの）変化電圧をΔＶとすると、パルス幅の増加分ｔｐ１は、次式で求まる。
【００１９】
ｔｐ１＝Ｃｉ・ΔＶ／Ｉ
ここで、Ｃｉを０．１ｐＦ、ΔＶを１Ｖ、Ｉを１μＡとすると、ｔｐ１は、１００ｎｓとなる。Ｃｉはスイッチング素子ＳＷのサイズ（ゲート長、ゲート幅）を、ΔＶは変化振幅を、Ｉは定電流源ＣＣの電流値を変えることに変化させることができるため、本実施形態によれば、ｔｐ１を所望の値に設定することができる。特に、数１００ｎｓ〜数１０ｐｓの増加パルス幅をも、簡易な回路で得ることができる。このような短い遅延時間を、小型で簡易な回路で実現することは、従来技術では困難であった。
【００２０】
なお、ΔＶを変える方法としては、例えば、図４に示すように複数のダイオードＤ、Ｄ２を直列に接続する方法、図５に示すようにスイッチング素子ＳＷのソース側にダイオードＤ１０を接続する方法等がある。また、図１、図４および図５に示した例では、出力電圧を得るための負荷として抵抗ＲＬを用いている。しかしこれに限られず、例えば、負荷として定電流源を用いるようにしてもよい。この場合の具体的な回路については、図１７を参照して後述する。さらに、スイッチング素子ＳＷとして、図１、図４および図５に示した単チャネルＭＯＳの代わりに、図６に示すようにＣＭＯＳインバータを使用してもよい。この場合、スイッチング素子ＳＷのしきい電圧ＶＴＨ（ロジックスレッショールド電圧）は、ＣＭＯＳを構成するｐＭＯＳとｎＭＯＳとのサイズを変更することにより設定することができる。もちろん、スイッチング素子ＳＷは、単チャネルＭＯＳ、ＣＭＯＳインバータに限られるものではない。
【００２１】
図１に示した回路において、定電流源ＣＣは、カレントミラー回路を用いて実現することが望ましい。なぜなら、前述同様に、ΔＶを１Ｖ、Ｉを１μＡとすると、定電流源ＣＣの出力インピーダンスＺｏは、Ｚｏ＝ΔＶ／Ｉ＝１ＭΩとなる。これを、抵抗素子でＬＳＩ上に実現するとすると、必要面積が大きくなったり、高精度が得にくい場合が考えられる。しかし、カレントミラー回路を用いると、小さい面積で、高精度の抵抗値を容易に実現できるからである。なお、カレントミラー回路を用いた具体的な回路例については、図１６を参照して、後述する。
【００２２】
次に、本発明の第２の実施形態として、本発明をエッジ情報生成回路に適用した場合について説明する。
【００２３】
図７は、入力信号の立ち上がりエッジにあわせて、所望のパルス幅を得るエッジ情報生成回路の回路図の一例である。本図において、スイッチング素子として、ＮＡＮＤゲートＮＡ１を用いている。そして、ＮＡＮＤゲートＮＡ１に印加される入力信号をインバータＩＮ１を介してダイオードＤに加えている。そして、ＮＡＮＤゲートＮＡ１の他端には入力信号を入力する。定電流源ＣＣは、図１と同様にダイオードＤに接続される。
【００２４】
図８の動作波形図を用いて、本実施形態のエッジ情報生成の動作を説明する。入力端子（Ｖｉ）に入力がないと、出力端子（Ｖｏ）は“Ｈ”状態となっている。また、ダイオードＤは導通状態で、ＮＡＮＤゲートＮＡ１の入力容量Ｃｉは、ＮＡＮＤゲートＮＡ１の入力端子の電圧Ｖ１で充電されている。
【００２５】
入力端子に高さＶｉのパルス電圧を印加すると、ＮＡＮＤゲートＮＡ１の出力端子（Ｖｏ）が、“Ｌ”状態に反転するとともに、ダイオードＤが非導通になる。すると、入力容量Ｃｉが蓄積していた電荷は、定電流源ＣＣを通じて放電される。このため、入力容量Ｃｉの端子電圧は、Ｖ１からＣｉ／Ｉの傾斜で下がっていく。
【００２６】
ＮＡＮＤゲートＮＡ１の入力容量Ｃｉの端子電圧が、ＮＡＮＤゲートＮＡ１のしきい電圧ＶＴＨより小さくなると、スイッチング素子ＳＷがオフとなる。このため、出力端子の電圧Ｖｏの状態は“Ｈ”となる。そして、入力パルスが“Ｌ”になると、ＮＡＮＤゲートＮＡ１の入力端子Ｖ１の状態が“Ｈ”となる。
【００２７】
このとき、入力パルスが“Ｈ”になってから、ＮＡＮＤゲートＮＡ１の入力容量Ｃｉの端子電圧が、ＮＡＮＤゲートＮＡ１のしきい電圧ＶＴＨより小さくなるまでの時間（ｔｐ２）の幅を有する出力パルスを得ることができる。そして、このパルス幅ｔｐ２は、入力容量Ｃｉと、定電流源ＣＣを流れる電流Ｉと、ＮＡＮＤゲートＮＡ１のしきい電圧ＶＴＨとによって調節することができる。
【００２８】
図９は、入力信号の立ち下がりエッジにあわせて、所望のパルス幅を得るエッジ情報生成回路の回路図の一例である。図７の回路と異なる点は、定電流源ＣＣを電源電圧Ｖｃｃ側から加え、定電流源ＣＣのある側をダイオードＤのアノード側になるようにダイオードＤの接続を変更して、さらにＮＡＮＤゲートＮＡ１のそれぞれの入力にインバータゲートＩＮ２、ＩＮ３を追加した点である。本回路の動作を図１０の動作波形図を用いて説明する。
【００２９】
入力端子（Ｖｉ）に図１０のような入力信号Ｖｉを加えたとする。入力信号Ｖｉが“Ｈ”のとき、インバータＩＮ１、ＩＮ３の出力は“Ｌ”となるので、端子Ｖ１は“Ｌ”で、出力端子（Ｖｏ）は、“Ｈ”となる。入力信号Ｖｉが“Ｌ”に切り換わると、インバータＩＮ１、ＩＮ３の出力は“Ｈ”になる。このため、出力端子Ｖｏが“Ｌ”になるとともに、これまでダイオードＤ側に流れていた定電流ＣＣの電流Ｉは、インバータＩＮ２側に流れるようになる。このとき、インバータＩＮ２の入力容量Ｃｉが充電されるので、端子Ｖ１の電圧は、Ｃｉ／Ｉの傾斜で上昇する。このＶ１の電圧がインバータＩＮ２のしきい電圧ＶＴＨを超えると、インバータＩＮ２の出力は“Ｌ”に反転する。このため、出力端子Ｖｏは、“Ｈ”に戻る。
【００３０】
このように、本回路によれば、入力信号Ｖｉの立下りエッジのタイミングからＣｉ／Ｉと、インバータＩＮ２のしきい電圧ＶＴＨとで定まるｔｐ３の幅を有する出力パルスを得ることができる。
【００３１】
図１１は、図７に示した回路の出力信号によって、入力信号をゲートするようにした回路の一例を示す回路図である。本例では、入力信号をＮＡＮＤゲートＮＡ２を介して、図７に示した回路に接続するとともに、ＮＡＮＤゲートＮＡ２のもう一方の入力端子に、出力端子（Ｖｏ）を接続している。
【００３２】
本例において、入力信号Ｖｉのパルス幅時間に比べて、定電流源ＣＣの電流Ｉとスイッチング素子ＮＡ１の入力容量Ｃｉとで定まる傾斜時間（Ｃｉ／Ｉ）を短く設定すれば、図８に示したのと同様のパルス幅ｔｐ４が得られる。一方、傾斜時間を長く設定すれば、図１２に示すような、入力パルス幅より長いパルス幅ｔｐ４が得られる。このとき、パルス幅ｔｐ４が発生している期間は、入力パルスが再度加えられても、２発目以降の入力パルスは、ＮＡＮＤゲートＮＡ２により、受け付けられない。すなわち、図１１に示した回路は、入力パルスに対してゲート作用を有し、入力パルスの立ち上がりエッジから、入力パルスの幅に無関係に任意の幅の出力パルスを得ることができる。
【００３３】
次に、本発明の第３の実施形態として、パルス幅伸長回路をワンショットマルチバイブレータに適用した場合について図１３の回路図および図１４、図１５の動作波形図を参照して説明する。
【００３４】
図１３において、本実施形態のワンショットマルチバイブレータは、入力端子Ａ、Ｂと、出力端子Ｑ、Ｑ（−）と、リセット入力端子Ｒｅｓｅｔと、電源端子Ｖｃｃと、グランド端子ＧＮＤとを備えている。ここで、入力端子Ａは、立ち上がりエッジでトリガする場合のクロック入力端子であり、入力端子Ｂは、立ち下がりエッジでトリガする場合のクロック入力端子である。また、出力端子Ｑ（−）は、出力端子Ｑと相補の出力端子である。
【００３５】
クロック端子ＡはＮＯＲゲートＮＲ１２の一方の入力端子に接続され、クロック端子ＢはインバータＩＮ２０を介してＮＯＲゲートＮＲ１２の他方の入力端子に接続される。
【００３６】
ＮＯＲゲートＮＲ１２の出力は、２つに分岐し、一方は、ＮＡＮＤゲートＮＡ１０とＮＡ１１とから構成される第１のＲＳフリップフロップＦＦ１のセット入力端子に接続される。他方は、インバータＩＮ１０を介して、ＮＡＮＤゲートＮＡ１２とＮＡ１３とから構成される第２のＲＳフリップフロップＦＦ２のリセット入力端子に接続される。
【００３７】
第２のＲＳフリップフロップＦＦ２の出力は、２つに分岐し、一方は、ＮＯＲゲートＮＲ１０の入力端子に接続される。他方は、第１のフリップフロップＦＦ１を構成するＮＡＮＤゲートＮＡ１１のリセット入力端子に接続される。
【００３８】
第１のＲＳフリップフロップＦＦ１の出力は、２つに分岐し、一方は、ＮＯＲゲートＮＲ１０の入力端子に接続される。他方は、ＯＲゲートＯＲ１０の入力端子に接続される。
【００３９】
ＯＲゲートＯＲ１０の出力は、第２のＲＳフリップフロップＦＦ２のセット入力端子に接続される。
【００４０】
ＮＯＲゲートＮＲ１０の出力は、ダイオードＤと定電流源ＣＣとスイッチング素子ＳＷとで構成される本発明のパルス幅伸長回路ＰＷの入力端子に接続される。
【００４１】
パルス幅伸長回路ＰＷの出力は、抵抗Ｒ２と、コンデンサＣ２と、ＭＯＳトランジスタＭ１６のソース端子とに接続される。パルス幅伸長回路ＰＷの出力は、さらに、ＯＲゲートＯＲ１０の入力端子と、インバータＩＮ１４の入力端子とに接続される。なお、パルス幅伸長回路ＰＷのスイッチング素子ＳＷの入力端子の電位をＶ１とし、出力端子の電位をＶ２とする。
【００４２】
インバータＩＮ１４の出力端子は、２つに分岐し、一方は、インバータＩＮ１６とＩＮ１７とを介して、ワンショットマルチバイブレータの出力端子Ｑに接続される。他方は、インバータ１５を介して、ワンショットマルチバイブレータの出力端子Ｑ（−）に接続される。
【００４３】
リセット入力端子Ｒｅｓｅｔは、インバータＩＮ１８とＩＮ１９とを介して、ＭＯＳトランジスタＭ１６のゲート電極と、第２のＲＳフリップフロップＦＦ２のセット入力端子とに接続される。
【００４４】
電源端子Ｖｃｃは、抵抗Ｒ２と、ＭＯＳトランジスタＭ１６のドレイン電極とに接続される。
【００４５】
このような構成のワンショットマルチバイブレータの動作を、図１４の動作波形図を参照して説明する。
【００４６】
まず、スイッチング素子ＳＷがオフで、Ｖ２が電源電圧Ｖｃｃの電位にあるとする。このため、出力端子Ｑは“Ｌ”で、出力端子Ｑ（−）は“Ｈ”となっている。また、コンデンサＣ２は電圧Ｖｃｃで充電されている。
【００４７】
このとき、クロック入力端子Ｂに、図１４のＢに示すようなパルスクロックを入力したとする。このクロックパルスの立ち下がりエッジで、フリップフロップＦＦ１がセットされるため、第１のＲＳフリップフロップＦＦ１の出力をＱ１とすると、出力Ｑ１（−）は、“Ｈ”から“Ｌ”に反転する。そして、ＮＯＲゲートＮＲ１０を介して、スイッチング素子ＳＷがオンになり、コンデンサＣ２が充電していた電荷の放電が開始される。
【００４８】
Ｖ２の電位が、インバータＩＮ１４およびＯＲゲートＯＲ１０のロジックスレッショールド電圧ＶＬＴより下がると、インバータＩＮ１４およびＯＲゲートＯＲ１０の出力が反転する。
【００４９】
インバータ１４の出力の反転によって、Ｑが“Ｈ”になる。
【００５０】
ＯＲゲートＯＲ１０の出力の反転によって、第２のＲＳフリップフロップＦＦ２がセットされ、第２のＲＳフリップフロップＦＦ２の出力をＱ２とすると、Ｑ２は“Ｌ”から“Ｈ”に反転する。これにより、第１のＲＳフリップフロップＦＦ１がリセットされるため、パルス幅伸長回路ＰＷへの入力パルスが終了する。
【００５１】
その後、スイッチング素子ＳＷは、入力容量Ｃｉと定電流源ＣＣの電流（Ｉ１とする）によって定まるパルス伸長時間ｔ１後にオフとなる。このため、短絡時間が確保され、Ｖ２の電圧は０になることができる。
【００５２】
スイッチング素子ＳＷがオフになると、抵抗Ｒ２を介して、電源電圧Ｖｃｃにより、コンデンサＣ２が充電される。このため、Ｖ２の電位は、０から時定数Ｃ２・Ｒ２で上昇する。そして、Ｖ２の電位が、インバータＩＮ１４のロジックスレッショールド電圧ＶＬＴを超えると、インバータＩＮ１４の出力は“Ｈ”から“Ｌ”に反転する。これにより、出力端子Ｑが“Ｌ”に反転するため、出力端子Ｑからは、図１４に示すようなパルスが得られる。この幅ｔｐは、上記の説明から明らかなように、抵抗Ｒ２とコンデンサＣ２の容量とによって定めることができる。なお、第２のＲＳフリップフロップＦＦ２はクロック入力パルスＢの立ち上がりのエッジでリセットされる。
【００５３】
また、クロック入力端子Ｂに、図１５に示すようなリトリガルなクロックパルスを入力した場合には、同図に示すような、動作波形図となる。すなわち、クロックパルス信号を直流に変換する処理を行うことができる。。
【００５４】
なお、ワンショットマルチバイブレータ回路として代表的なものにモトローラ製ＣＭＯＳロジックＩＣ・ワンショットマルチバイブレータ回路ＭＣ１４５２８がある。しかし、ＭＣ１４５２８では、図１３のインバータＩＮ１４に対応するインバータのロジックスレッショールド電圧を、図１３のＯＲゲートＯＲ１０に対応するＯＲゲートのロジックスレッショールド電圧よりも大きくする必要がある。これは、コンデンサＣ２に対応するコンデンサが蓄積した電荷を放電させて、Ｖ２の電圧が０になるまでの時間を確保するためである。これに対し、本発明を適用したワンショットマルチバイブレータでは、両者とも同じロジックスレッショールド電圧を設定することができ（例えば、電源電圧値の１／２）、この場合でもコンデンサＣ２の短絡時間を確保することができる。このため、本発明を適用したワンショットマルチバイブレータは、回路の設計、管理を容易にすることができる。
【００５５】
次に、図１３に示したパルス幅伸長回路ＰＷをＭＯＳトランジスタを用いて構成した具体的な回路の一例を図１６に示す。本図においてダイオードＤとして、ＭＯＳトランジスタＭ１０を用いている。ＭＯＳトランジスタＭ１０は、ゲート電極とドレイン電極とを共通接続とし、この電極とソース電極との２端子構成としている。また、本図において、定電流源ＣＣとして、ＭＯＳトランジスタＭ１１とＭＯＳトランジスタＭ１２と電流設定用抵抗Ｒ３とで構成したカレントミラー回路を用いている。
【００５６】
次に、図１３に示した抵抗Ｒ２とコンデンサＣ２とをＬＳＩに内蔵して構成した回路の一例を図１７に示す。図１３において抵抗Ｒ２は、コンデンサＣ２に流す電流を設定するものである。抵抗Ｒ２は、ＭＯＳトランジスタＭ１５、Ｍ１４と抵抗Ｒ４とで構成したカレントミラー回路を用いることができる。本例において、この抵抗Ｒ４は、ＭＯＳトランジスタＭ１１、Ｍ１２とで構成するカレントミラー回路の電流設定用抵抗としても用いている。
【００５７】
本回路で得る所望のパルスの幅は、ディスクリート部品のＣ２／Ｉ２の値を保ちながらＬＳＩ内で容易に実現できる容量のｐＦオーダ、電流のμＡオーダに置換することで実現することができる。必要なμＡオーダの電流は、カレントミラー回路における一次側と二次側とのＭＯＳトランジスタのサイズを変えることによって得ることができるため、抵抗Ｒ４には、高抵抗を必要としない。このため、広い面積を必要とせず、ＬＳＩ化に適している。
【００５８】
図１８は、図１７に示した回路の変形例である。基本的な動作内容は共通するので、ここでは、本図と図１７との相違点について説明する。まず、入力端子を、立ち下がりエッジでトリガする場合の端子Ｂのみとし、インバータＩＮ２０とＮＯＲゲートＮＲ１２とを省略した。次に、マルチバイブレータの出力を反転出力Ｑ（−）のみとし、インバータＩＮ１６とＩＮ１７とを省略した。さらに、第１のＲＳフリップフロップＦＦ１のリセットタイミングを遅らせるために、ＯＲゲートＯＲ１０の代わりに、ＮＯＲゲートＮＲ１１と、インバータＩＮ１３とを用いた。また、第２のＲＳフリップフロップＦＦ２の出力をＮＯＲゲートＮＲ１０に加えるタイミングを調整するため、インバータＩＮ１１とＩＮ１２とを介して、ＮＯＲゲートＮＲ１０に入力するようにした。
【００５９】
次に、本発明の第４の実施形態として、図１３、図１６〜１８に示したワンショットマルチバイブレータを、フィールドネットワーク・トランシーバのネットワーク側ノード電源の監視装置に用いた応用回路について説明する。
【００６０】
まず、図２６に示したブロック図を参照して、フィールドネットワークを適用した分散制御システムの一例について説明する。本図に示す分散制御システムは、センサ１０１、パーソナルコンピュータ（ＰＣ）１０２、アクチュエータ１０３およびプログラマブルロジックコントローラ（ＰＬＣ）１０４等の各種フィールド機器が、それぞれインタフェース装置１００、１１５、１１６、１１７を介してネットワーク１１４に接続されて構成される。なお、この構成は例示であり、フィールド機器はこれらに限られない。また、インタフェース装置１００、１１５、１１６および１１７と、センサ１０１、パーソナルコンピュータ１０２、アクチュエータ１０３およびプログラマブルロジックコントローラ１０４とは、それぞれ別々の装置となる場合と、フィールド機器がインタフェース装置を内蔵する場合等とがある。
【００６１】
ネットワーク１１４は、コントローラ１１８を介して、上位のネットワーク１１９に接続される。上位のネットワーク１１９には、制御用パーソナルコンピュータ（制御用ＰＣ）１２０等が接続される。もちろん、ネットワークの階層、種類等は、本図に限られない。
【００６２】
本例において、分散制御システムは、制御用パーソナルコンピュータ１２０によってシステム全体が制御される。そして、下位ネットワークでは、各種フィールド機器同士で制御が行われている。
【００６３】
ここで、下位ネットワークでの制御の一例を説明する。センサ１０１で検出された信号がインタフェース装置１００を介してネットワーク１１４上に送られる。この信号はインタフェース装置１１５、１１６および１１７を介して各種フィールド機器に入力される。そして、例えば、パーソナルコンピュータ１０２では、送られてきたセンサ１０１の出力信号に基づいて演算を行ない、被制御対象の状態が正常であるか否かを判断する。また、アクチュエータ１０３、プログラマブルロジックコントローラ１０４では、送られてきたセンサ１０１の出力信号に基づいて被制御対象の制御量を調整する。
【００６４】
本実施例において、インタフェース装置１００、１１５、１１６および１１７は同じ構成としている。このため、インタフェース装置１００について説明する。もちろん、インタフェース装置１００、１１５、１１６および１１７は、それぞれ異なる構成とすることもできる。
【００６５】
インタフェース装置１００は、ネットワークトランシーバ１１３、電源回路１０５、絶縁回路１０７、１０８および１０９、マイクロコンピュータ（マイコン）１１１、電源監視回路１０６、信号変換回路１１０、１１２等を備えて構成される。
【００６６】
このように、インタフェース装置１００には、マイクロコンピュータ１１１が搭載されており、これにより下位ネットワークでは分散制御が行なえるようになっている。また、インタフェース装置１００は、容量式の絶縁回路１０７、１０８および１０９を備えており、ネットワーク１１４とフィールド機器とを電気的に絶縁する構成となっている。このように電気的に絶縁することで、ネットワーク１１４からフィールド機器への、例えば、雷等による異常信号の伝搬を防止できるようになっている。また、フィールド機器からネットワーク１１４への異常信号の伝搬も防止することができるようになっている。
【００６７】
インタフェース装置１００の絶縁回路１０７、１０８および１０９よりネットワーク側にある回路の電源は、電源回路１０５より供給される。電源回路１０５は、ネットワーク１１４から、例えば２４Ｖの電圧の給電を受け、これを５Ｖの電圧に変換する。そして、この５Ｖの電圧（ＶｃｃＢ）は、インタフェース装置１００内のネットワークトランシーバ１１３、信号変換回路１１２等の絶縁回路よりネットワーク側にある回路に供給される。
【００６８】
インタフェース装置１００の絶縁回路１０７、１０８および１０９よりフィールド側にあるマイクロコンピュータ１１１、信号変換回路１１０には、ネットワーク１１４とは絶縁された別電源により電源（ＶｃｃＡ）が供給される。
【００６９】
ネットワークトランシーバ１１３は、ネットワーク１１４と各種フィールド機器との間で信号の変換を行なう。また、ネットワークトランシーバ１１３は、消費電力を抑えるために、外部からの信号によって、スタンバイモードである動作しない状態（非活性状態）と、動作する状態（活性状態）とを切り替えられるようになっている。
【００７０】
電源監視回路１０６は、電源回路１０５の状態を監視し、電源回路１０５からの電圧が、あらかじめ定めた範囲内にあるときには、パルス信号を生成して絶縁回路１０７に送信する。このパルス信号（の交流分）は、絶縁回路１０７を介して信号変換回路１１０に伝わる。信号変換回路１１０は、パルス信号をレベル（状態）信号に変換して、マイクロコンピュータ１１１に送信する。
【００７１】
このようにして、絶縁された電源回路１０５の状態を、マイクロコンピュータ１１１で検出できるようになっている。
【００７２】
状態信号送信回路１１８は、マイクロコンピュータ１１１から出力される状態信号をネットワーク側へ伝送する。ここで、状態信号は、ネットワークトランシーバ１１３を非活性状態にするためのスタンバイ信号とする。マイクロコンピュータ１１１から出力される状態信号は、状態信号送信回路１１８でパルス信号に変換される。このパルス信号は、絶縁回路１０８を介して信号変換回路１１２に伝わる。信号変換回路１１２は、パルス信号を状態信号に変換してネットワークトランシーバ１１３の活性状態、非活性状態の切り替えを制御する。
【００７３】
上記の分散制御システムを実現するための具体的回路に、本発明を適用したマルチバイブレータを用いた例について図１９を参照して説明する。
【００７４】
まず、電源監視回路１０６と、絶縁回路１０７と、信号変換回路１１０とを実現するための例について説明する。
【００７５】
図１９に示す回路は、電源回路からの電圧ＶｃｃＢと発振器ＯＳＣからのパルス信号を入力して、電圧ＶｃｃＢが所定の範囲内にある場合には、パルス信号を出力する電源監視部と、コンデンサＣａとＣｂとからなる絶縁部と、入力されたパルスを、電圧ＶｃｃＢに基づく直流状態に変換する信号変換部とを備えて構成される。この信号変換部に本願発明を適用したワンショットマルチバイブレータを用いることができる。
【００７６】
電源監視部は、電源回路からの電圧ＶｃｃＢをＮＡＮＤゲートＮＡ１４で、発振器ＯＳＣからのパルス信号により変調する。そしてドライバＤＲＶで、二相出力として絶縁部に出力する。これは、図２６における電源監視回路１０６に相当する。なお、ダイオードＤ１１〜Ｄ１４は、信号電圧のクランプに用いられる。
【００７７】
コンデンサＣａとＣｂとを備えて構成される絶縁部は、図２６における絶縁回路１０７に相当する。
【００７８】
信号変換部は、絶縁部を介して入力される２相の信号を、コンパレータＣＯＭＰで一相出力のパルス信号とする。なお、ダイオードＤ２１〜Ｄ２４は、信号電圧のクランプに用いられる。また、インバータＩＮ３０と抵抗Ｒａ、Ｒｂとは、コンデンサＣａ、Ｃｂを介したパルス信号に、直流バイアスを与えるために用いられる。この直流バイアス電圧は、通常、電源電圧ＶｃｃＡの１／２の電圧を用いる。この電圧は、インバータＩＮ３０の入力と出力とを短絡することによって得ることができる。
【００７９】
コンパレータＣＯＭＰから出力されるパルス信号は、本発明を適用したマルチバイブレータのリトリガブル機能によって復調され、電源電圧ＶｃｃＢに基づいた直流電圧を出力することができる。これにより、電源電圧ＶｃｃＢが給電状態であるか無給電状態であるかを検出することができ、絶縁されたネットワーク側ノード電源の監視が可能となる。
【００８０】
次に、図２６に示した状態信号送信回路１１８と、絶縁回路１０８と、信号変換回路１１２とを実現するための例について説明する。
【００８１】
この場合も、図１９に示した回路を適用することができる。このとき、電源監視部が状態信号送信回路１１８に相当する。ただし、入力される電圧ＶｃｃＢは、マイクロコンピュータ１１１からの状態信号（ネットワークトランシーバ１１３を非活性状態にするためのスタンバイ信号）である。
【００８２】
図１９に示した絶縁部は、絶縁回路１０８に相当する。
【００８３】
図１９に示した信号変換部は、信号変換回路１１２に相当する。そして、出力されるマイクロコンピュータ１１１からの状態信号に基づいた信号がネットワークトランシーバ１１３に入力される。これにより、ネットワークトランシーバ１１３の活性状態、非活性状態の切り替えを絶縁されたフィールド機器側から制御できるようになる。
【００８４】
このように、本発明を適用して実現された分散制御システムによれば、ネットワークと各種フィールド機器との電気的な絶縁および双方向の信号伝送を行うだけでなく、ネットワーク側の電源回路の状態信号を、絶縁されたマイクロコンピュータに伝送することを可能とし、ネットワークシステム全体の信頼性を向上させることができる。
【００８５】
つまり、インタフェース装置の電源回路が何らかの原因で正常動作しなくなたとすると、インタフェース装置内に搭載されたネットワークトランシーバに電源が供給されなくなり、回路動作が停止する。このような状態でマイクロコンピュータによる制御を続けていると、例えば、アクチュエータは、誤った信号に基づいて制御を行ない、システム全体が誤動作したり、システム全体が停止するおそれがある。
【００８６】
しかし、本発明を適用した分散制御システムによれば、インタフェース装置の電源監視回路によって、マイクロコンピュータが電源の状態を監視することができるため、例えば、アクチュエータの動作を停止させたり、ネットワーク側への信号の伝送を停止することが可能となる。このため、システム全体の誤動作、システム全体の停止等を防止することができ、システム全体の信頼性を向上させることができる。
【００８７】
さらに、インタフェース装置は、マイクロコンピュータからの状態信号を、絶縁されたネットワーク側へ伝送し、ネットワーク側の回路を制御することができるので、システム全体の消費電力を低下させることができる。すなわち、マイクロコンピュータが、状態信号として、例えば５Ｖを出力しているときには、ネットワークトランシーバはスタンバイモードとなり、例えば０Ｖを出力しているときには、ネットワークトランシーバは通常動作モードとなるように制御することができる。このとき、スタンバイモードでは消費電力が小さくなるため、非活性状態にあるフィールド機器のネットワークトランシーバをスタンバイモードとすることで、消費電力を抑制することができるようになる。
【００８８】
なお、図１９に示した電源監視回路は、図２６に示したような分散制御システム以外にも適用できることはいうまでもない。
【００８９】
次に、本発明の第５の実施形態として、本発明を適用したワンショットマルチバイブレータの他の応用例について説明する。
【００９０】
図２０は、マイクロプロセッサＣＰＵのクロック異常検出にワンショットマルチバイブレータＯＳＭを用いた例を示す図である。本図に示すように、本実施例では、マイクロプロセッサＣＰＵからのクロック出力信号を、マルチバイブレータＯＳＭに入力し、図１９に示した第４の実施形態と同様に、マルチバイブレータＯＳＭからの出力によって、マイクロプロセッサＣＰＵのクロック信号が正常であるか否かの状態を検出する。本例においては、マルチバイブレータＯＳＭの電源を抵抗Ｒ２とコンデンサＣ２とを外付けとしたが、前述のように抵抗Ｒ２を定電流源で実現することにより、マイクロプロセッサＣＰＵ内にワンショットマルチバイブレータＯＳＭを内蔵するようにすることもできる。
【００９１】
図２１は、本発明のパルス幅伸長回路を可変遅延回路に適用した例を示す回路図である。本回路は電流Ｉ１を流す定電流源を構成するカレントミラー回路のＭＯＳトランジスタＭ１２に流す電流Ｉ３を、ＭＯＳトランジスタＭ１３、Ｍ１４から構成されるカレントミラー回路で生成し、このカレントミラー回路の電流を、Ｄ／Ａ変換器ＤＡで駆動するようにしたものである。Ｄ／Ａ変換器ＤＡの出力は、ディジタル入力端子Ｄ０〜Ｄ３に入力されるディジタル値で重み付けされた電流Ｉ４である。電流Ｉ１は、電流Ｉ４に比例するため、、本回路の出力端子（Ｖｏ）には、電流Ｉ４の大きさに反比例した幅のパルス信号が発生する。このようにして、Ｄ／Ａ変換器のディジタル入力端子Ｄ０〜Ｄ３への入力を変化させることにより、所望の、例えば、数１００ｎｓ〜数１０ｐｓの遅延時間を選択に設定できる可変遅延回路が実現できる。
【００９２】
図２２は、図２１に示したＤ／Ａ変換器ＤＡの具体的な構成の一例を示す図である。本図において、Ｄ／Ａ変換器ＤＡは、４ビットのディジタル入力に対して、２接点を有するスイッチＳＷ１〜ＳＷ４と、重み付け電流設定の定電流源ＣＣ１１〜ＣＣ１３とで構成される。スイッチＳＷ１〜ＳＷ４の接点ａ側はそれぞれ共通に接続され、Ｄ／Ａ変換器ＤＡの出力電流Ｉ４を発生する。また、スイッチＳＷ１〜ＳＷ４の接点ｂ側は、それぞれ共通に接地され、接地電位となっている。定電流源ＣＣ１１〜ＣＣ１４は、例えば、所定の電流を流すようにしたＭＯＳカレントミラー回路で実現できる。
【００９３】
図２３は、図２２に示したスイッチＳＷ１〜ＳＷ４の具体的な構成の一例を示す図である（本図では一スイッチのみを示す）。本図に示すスイッチは、ＭＯＳトランジスタＭ１ａ、Ｍ１ｂからなる差動対で構成される。差動対の一方の入力にはディジタル入力信号が、他方の差動対の入力にはバイアス電圧Ｖｂｉａｓが入力される。
【００９４】
本スイッチにおいて、ディジタル入力端子Ｄ０が“Ｌ”のとき、定電流源ＣＣ１１の電流は、ＭＯＳトランジスタＭ１ｂに流れる。そして、ディジタル入力端子Ｄ０が“Ｈ”に切り替わると、バイアス電圧Ｖｂｉａｓが入力される側のＭＯＳトランジスタＭ１ｂのゲート電圧より、ディジタル入力端子Ｄ０側のＭＯＳトランジスタＭ１ａのゲート電圧が高くなるようになっている。このため、ＭＯＳトランジスタＭ１ａがオンとなり、定電流源ＣＣ１１の電流はすべてＭＯＳトランジスタＭ１ａに流れる。
【００９５】
次に、本発明を適用した可変遅延回路を、遅延時間を大幅に拡大するための回路に応用した例について説明する。
【００９６】
図２４と図２５とは、遅延時間を拡大するために、可変遅延回路を多段に接続した回路の例を示す図である。図２４においては、可変遅延回路の容量について、放電タイプ（図７に示した回路）と充電タイプ（図９に示した回路）とが交互になるように構成している。図２５においては、可変遅延回路の容量について、放電タイプのみを用いて構成している。なお、図示していないが、充電タイプのみを用いて構成するようにしてもよい。定電流源の具体的な構成は、上述した種々の構成例を適用することができる。このように、可変遅延回路をｎ段接続した場合には、１段の可変遅延回路で得られる遅延時間のｎ倍（各々の可変遅延回路の遅延時間の和）となるので、論理ゲートの入力容量を利用して、長い遅延時間を得ることができる。
【００９７】
以上で述べた可変遅延回路は、ＬＳＩ内部の複数の配線長のそれぞれの遅延時間のずれ、あるいは、論理段数の違いによる遅延時間のずれ等を補正することが可能であり、ＬＳＩに好適に用いることができる。
【００９８】
図２８は、図２７に示すような回路における配線長の違いによる遅延時間のずれを、配線長の長い方の遅延時間に合わせる場合の、一例を示す回路図である。図２７に示す回路においては、入力信号Ｖｉに対して、配線長の違いにより出力端子Ｖｏａ、Ｖｏｂで遅れ時間の差が発生する。この場合、図２８に示すように、本発明を適用した可変遅延回路ＤＬＹ（例えば、図２１参照）をインバータＩＮｉａとＩＮｏａとの間に挿入するようにする。こうすることにより、出力端子Ｖｏａでの遅延時間を、出力端子Ｖｏｂでの遅延時間に合わせることができる。
【００９９】
また、図３０は、図２９に示すような回路における論理段数の違いによる遅延時間のずれを、論理段数の多い方の遅延時間に合わせる場合の、一例を示す回路図である。図２９に示す回路においては、入力信号Ｖｉに対して、理論段数の違いにより出力端子Ｖｏａ、Ｖｏｂで遅れ時間の差が発生する。この場合においても、図３０の回路に示すように本発明を適用した可変遅延回路ＤＬＹをインバータＩＮｉａとＩＮｏａとの間に挿入することにより、遅延時間を合わせることができる。
【０１００】
【発明の効果】
上述のように、本発明によれば、スイッチング素子の寄生容量を利用したパルス幅伸長回路において、出力パルス幅を調整することができる回路を実現することができる。
【図面の簡単な説明】
【図１】は、本発明の第１の実施形態であるパルス幅伸長回路の動作原理を説明するための回路図である。
【図２】は、本発明の第１の実施形態であるパルス幅伸長回路の動作原理を説明するための動作波形図である。
【図３】は、本発明の第１の実施形態であるパルス幅伸長回路における、ダイオードＤのＶ−Ｉ特性を説明するための図である。
【図４】は、本発明の第１の実施形態であるパルス幅伸長回路に複数のダイオードＤ、Ｄ２を用いてΔＶを変える例を示す回路図である。
【図５】は、本発明の第１の実施形態であるパルス幅伸長回路にダイオードを用いてΔＶを変える例を示す回路図である。
【図６】は、本発明の第１の実施形態であるパルス幅伸長回路にＣＭＯＳインバータを用いた例を示す回路図である。
【図７】は、本発明の第２の実施形態である、パルス幅伸長回路をエッジ情報生成回路に適用した回路を説明するための回路図である。
【図８】は、本発明の第２の実施形態である、パルス幅伸長回路をエッジ情報生成回路に適用した回路を説明するための動作波形図である。
【図９】は、本発明の第２の実施形態である、パルス幅伸長回路をエッジ情報生成回路に適用した回路の別例を説明するための回路図である。
【図１０】は、本発明の第２の実施形態である、パルス幅伸長回路をエッジ情報生成回路に適用した回路の別例を説明するための動作波形図である。
【図１１】は、本発明の第２の実施形態である、パルス幅伸長回路をエッジ情報生成回路に適用した回路のさらに別例を説明するための回路図である。
【図１２】は、本発明の第２の実施形態である、パルス幅伸長回路をエッジ情報生成回路に適用した回路のさらに別例を説明するための動作波形図である。
【図１３】は、本発明の第３の実施形態である、パルス幅伸長回路をワンショットマルチバイブレータに適用した回路を説明するための回路図である。
【図１４】は、本発明の第３の実施形態である、パルス幅伸長回路をワンショットマルチバイブレータに適用した回路を説明するための動作波形図である。
【図１５】は、本発明の第３の実施形態である、ワンショットマルチバイブレータにリトリガブルなクロックを入力したときの動作を説明するための動作波形図である。
【図１６】は、本発明の第３の実施形態である、ワンショットマルチバイブレータのパルス幅伸長回路ＰＷをＭＯＳトランジスタを用いて構成した回路を説明するための回路図である。
【図１７】は、本発明の第３の実施形態である、ワンショットマルチバイブレータの抵抗をカレントミラー回路で構成した回路を説明するための回路図である。
【図１８】は、本発明の第３の実施形態である、パルス幅伸長回路をワンショットマルチバイブレータに適用した回路の別例を説明するための回路図である。
【図１９】は、パルス幅伸長回路をワンショットマルチバイブレータに適用した回路を分散システムに用いた例を説明するための回路図である。
【図２０】は、マイクロプロセッサＣＰＵのクロック異常検出にワンショットマルチバイブレータＯＳＭを用いた例を示す図である。
【図２１】は、パルス幅伸長回路を可変遅延回路に適用した例を示す回路図である。
【図２２】は、図２１に示したＤ／Ａ変換器ＤＡの具体的な構成の一例を示す図である。
【図２３】は、図２２に示したスイッチＳＷ１〜ＳＷ４の具体的な構成の一例を示す図である。
【図２４】は、遅延時間を拡大するために、可変遅延回路を多段に接続した回路の例を示す図である。
【図２５】は、遅延時間を拡大するために、可変遅延回路を多段に接続した回路の例を示す図である。
【図２６】は、フィールドネットワークを適用した分散制御システムを説明するためのブロック図である。
【図２７】は、配線長の違いにより、遅延時間のずれが生じる場合を説明するための図である。
【図２８】は、配線長の違いによる遅延時間のずれを、配線長の長い方の遅延時間に合わせる場合を説明するための図である。
【図２９】は、理論段数の違いにより、遅延時間のずれが生じる場合を説明するための図である。
【図３０】は、理論段数の違いによる遅延時間のずれを、配線長の長い方の遅延時間に合わせる場合を説明するための図である。
【符号の説明】
Ｄ、Ｄ２、Ｄ１０〜Ｄ１４、Ｄ２１〜Ｄ２４、Ｄａ〜Ｄｃ…ダイオード
ＣＣ、ＣＣ２、ＣＣ１１〜ＣＣ１４、ＣＣａ〜ＣＣｃ…定電流源
ＳＷ…スイッチング素子、Ｃｉ…入力容量、ＲＬ…負荷抵抗
Ｒ２〜Ｒ４、Ｒａ、Ｒｂ…抵抗
Ｃ２、Ｃａ、Ｃｂ…コンデンサ
Ｍ１０〜Ｍ１６…ＭＯＳトランジスタ
ＩＮ１０〜ＩＮ２０、ＩＮ３０、ＩＮａ〜ＩＮｃ、ＩＮｉａ、ＩＮｉｂ、
ＩＮｏａ、ＩＮｏｂ、ＩＮｉｂ１〜ＩＮｉｂ４…インバータ
ＮＡ１、ＮＡ２、ＮＡ１０〜ＮＡ１４…ＮＡＮＤゲート
ＮＲ１０〜ＮＲ１２…ＮＯＲゲート
ＯＲ１０…ＯＲゲート
ＦＦ１、ＦＦ２…フリップフロップ
ＯＳＭ…ワンショットマルチバイブレータ
ＯＳＣ…発信機、ＤＲＶ…ドライバ、ＣＯＭＰ…コンパレータ
ＤＡ…Ｄ／Ａ変換器、ＣＰＵ…マイクロプロセッサ
ＳＷ１〜ＳＷ４…スイッチ
Ｖｂｉａｓ…バイアス電圧、Ｖｉ…入力端子、Ｖｏ…出力端子
ＶｃｃＡ、ＶｃｃＢ…電源端子、ＧＮＤ…接地端子
ＩＮ１〜ＩＮ３、Ｒｅｓｅｔ…リセット端子
Ａ、Ｂ…クロック入力端子
Ｑ、Ｑ（−）…フリップフロップの出力端子
Ｄ０〜Ｄ３…ディジタル入力端子、ＣＬＫ…クロック端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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