(57)【特許請求の範囲】
【請求項１】
Ｎ型またはＰ型のいずれか一方の型のＭＯＳトランジスタを複数組み合わせて構成され、複数種類の相補入力信号の論理に基づいて所定の論理演算を行った結果を単出力するスイッチ回路と、このスイッチ回路から出力された単出力電圧を増幅する電圧変換回路とを備え、この電圧変換回路の出力端子から第１および第２の電源電圧のいずれか一方を単出力するパストランジスタ論理回路において、
前記電圧変換回路は、
前記スイッチ回路から出力された単出力電圧が印加される高入力抵抗の制御ゲートを有し、前記出力端子電圧が前記第１の電源電圧になるように、前記単出力電圧に応じて回路内部を流れる電流を制御する駆動回路と、
前記出力端子電圧が前記第２の電源電圧になるように、前記出力端子電圧に応じて回路内部を流れる電流を制御する負荷回路と、を備えることを特徴とするパストランジスタ論理回路。
【請求項２】
前記駆動回路は、ソース端子が前記第１の電源電圧に設定され、ドレイン端子が前記出力端子に接続される第１導電型の第１のＭＯＳトランジスタを含んで構成され、
前記負荷回路は、
ドレイン端子が前記出力端子に接続された第２導電型の第２のＭＯＳトランジスタと、ソース端子が前記第２の電源電圧に設定され、ドレイン端子が前記第２のＭＯＳトランジスタのソース端子に接続された第２導電型の第３のＭＯＳトランジスタと、前記第２および第３のＭＯＳトランジスタの接続経路に電荷を蓄積する蓄電回路とを備え、前記第１および第２のＭＯＳトランジスタのゲート端子は互いに接続されて前記制御ゲートとして用いられ、前記第３のＭＯＳトランジスタのゲート端子には、前記出力端子電圧の反転電圧が印加されることを特徴とする請求項１に記載のパストランジスタ論理回路。
【請求項３】
前記駆動回路は、ソース端子が前記第１の電源電圧に設定され、ドレイン端子が前記出力端子に接続された第１導電型の第１のＭＯＳトランジスタを含んで構成され、前記負荷回路は、ドレイン端子が前記出力端子に接続された第２導電型の第２のＭＯＳトランジスタと、ソース端子が前記第２のＭＯＳトランジスタのソース端子に接続され、ドレイン端子が前記第２の電源電圧に設定された第１導電型でデプリーション型の第３のＭＯＳトランジスタと、前記第２および第３のＭＯＳトランジスタの接続経路に電荷を蓄積する蓄電回路とを備え、前記第１および第２のＭＯＳトランジスタの制御端子は互いに接続されて前記制御ゲートとして用いられ、前記第３のＭＯＳトランジスタのゲート端子には、前記出力端子電圧の反転電圧が印加されることを特徴とする請求項１に記載のパストランジスタ論理回路。
【請求項４】
前記蓄電回路は、一端が前記第２のＭＯＳトランジスタのソース端子に接続され、他端が前記第１の電源電圧に設定されるキャパシタ素子と、ソース端子が前記第２の電源電圧に設定され、ドレイン端子が前記第２のＭＯＳトランジスタのソース端子に接続される第４のＭＯＳトランジスタとを備え、前記第４のＭＯＳトランジスタのゲート端子には、前記キャパシタ素子を周期的に充電するためのクロックが入力されることを特徴とする請求項２または３に記載のパストランジスタ論理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタのいずれか一方の型のＭＯＳトランジスタを直列に接続して論理回路を構成したパストランジスタ論理回路に関する。
【０００２】
【従来の技術】
同一タイプ（Ｎ型またはＰ型）のＭＯＳトランジスタを組み合わせて構成され、正反転の相補入力信号に基づいて論理演算を行い、その結果を正反転の極性で相補出力する論理回路は、一般に相補型パストランジスタ論理回路( ＣＰＬ回路：Complementary Pass-Transistor Logic)と呼ばれる。
【０００３】
図１３は４つのＮＭＯＳトランジスタで構成したＣＰＬ回路の一例を示す図である。図１３（ａ）〜１３（ｄ）は、いずれも同じ回路構成を有し、入力端子に入力される信号の種類と、出力端子から出力される信号の種類がそれぞれ異なっている。図１３の回路は、入出力端子の信号の種類によってそれぞれ異なる論理演算を行う。
【０００４】
例えば、図１３（ａ）の回路は図１４（ａ）のAND ／NANDゲートと等価になり、図１３（ｂ）の回路は図１４（ｂ）のようなOR／NOR ゲートと、図１３（ｃ）の回路は図１４（ｃ）のようなEXOR／EXNOR ゲートと、図１３（ｄ）の回路は図１４（ｄ）のような２組のAND ／NANDゲートとそれぞれ等価になる。
【０００５】
このように、図１３のようなＣＰＬ論理回路は、少ないゲート数で種々の論理回路を構成でき、高速動作が可能で、消費電力も少ないという特徴があり、半導体基板上に形成したときに、素子形成面積を小さくできる。
【０００６】
ところで、ＣＰＬ回路は、同一型のＭＯＳトランジスタを直列接続して構成されるため、ＭＯＳトランジスタのしきい値電圧の影響により、出力電圧が電源電圧ＶDDよりも低くなるという特徴がある。例えば、図１５のように、３つのＮＭＯＳトランジスタM1〜M3が直列接続され、初段のＮＭＯＳトランジスタM1のドレイン端子と各トランジスタM1〜M3のゲート端子に電源電圧ＶDDが印加される場合を考えると、最終段のＮＭＯＳトランジスタM3のソース電圧は電源電圧ＶDDよりもしきい値電圧Ｖth分だけ低い電圧になる。
【０００７】
このため、通常は、パストランジスタロジックの出力電圧をフル振幅電圧（電源電圧ＶDDと接地電圧）に変換する電圧変換回路を、パストランジスタロジックの後段に設けることが多い(IEEE JOURNAL OF SOLID-STATE CIRCUITS VOL.25 NO.2 APRIL 1990 p.389-395) 。
【０００８】
図１６は電圧変換回路を備えた従来のＣＰＬ回路の一例を示す回路図である。図１６の回路は、ＮＭＯＳトランジスタのみで構成されるスイッチ回路１１と、インバータI1，I2およびＰＭＯＳトランジスタP1，P2からなる電圧変換回路１２とを備える。スイッチ回路１１は、上述したパストランジスタ論理構成になっており、３種類の相補入力信号Ａ，Ａバー，Ｂ，Ｂバー，Ｃ，Ｃバーの排他的論理和（A EXOR B EXOR C ）を演算した結果を、相補出力信号Ｆ，Ｆバーとして出力する。
【０００９】
電圧変換回路１２内のＰＭＯＳトランジスタP1，P2は交差ラッチ負荷回路を構成しており、インバータI1，I2に流れるリーク電流を防止する目的で設けられている。仮に、ＰＭＯＳトランジスタP1，P2がないと仮定すると、スイッチ回路１１の出力電圧は、電源電圧ＶDDからスイッチ回路１１内部のＮＭＯＳトランジスタのしきい値電圧Ｖthを引いた電圧よりも低くなり、インバータI1，I2内部の不図示のＰＭＯＳトランジスタは完全にはオフしなくなる。このため、インバータI1，I2内部のＮＭＯＳトランジスタとＰＭＯＳトランジスタを貫通するリーク電流が流れる。これに対して、図１６のようなＰＭＯＳトランジスタP1，P2を設ければ、スイッチ回路１１の出力が論理「１」のときに、ほぼ電源電圧ＶDD近くまでインバータI1，I2の入力電圧を引き上げることができ、リーク電流が流れなくなる。
【００１０】
【発明が解決しようとする課題】
しかしながら、図１６の交差ラッチ負荷回路内のＰＭＯＳトランジスタP1，P2を正常にオン・オフさせるためには、スイッチ回路１１のオン抵抗をＰＭＯＳトランジスタP1，P2のオン抵抗よりも十分に小さくする必要がある。スイッチ回路１１のオン抵抗を小さくするには、スイッチ回路１１を構成する各ＮＭＯＳトランジスタのサイズ（形成面積）を大きくしなければならず、スイッチ回路１１内の論理が複雑な場合には、スイッチ回路１１全体のサイズがかなり大きくなってしまう。
【００１１】
このように、図１６のような交差ラッチ負荷回路を備えたＣＰＬ回路を半導体基板上に形成すると、スイッチ回路１１の論理が複雑になるほど、スイッチ回路１１を構成する各ＭＯＳトランジスタのサイズが大きくなるという問題があり、各ＮＭＯＳトランジスタのサイズが大きくなると、それに応じて寄生容量が増えて動作速度が遅くなり、消費電力も増えるといった不具合が発生する。
【００１２】
ところで、単出力型のパストランジスタ論理回路も提案されている（例えばIEEE 1994  CUSTOM INTEGRATED CIRCUITS CONFERENCE p.603-606）。
【００１３】
図１７は上記文献に記載されている単出力型のパストランジスタ論理回路の一例を示す回路図である。図１７の回路は、単出力型のパストランジスタ論理回路で構成されたスイッチ回路１１ａと、電圧変換用のインバータI3とを備える。スイッチ回路１１ａには３種類の相補入力信号Ａ，Ａバー，Ｂ，Ｂバー，Ｃ，Ｃバーが入力され、図１８に示すように、論理演算｛Ａ AND  （Ｂ EXOR Ｃ）｝を行った結果がスイッチ回路１１ａから出力される。図１７のインバータI3は、図１９に具体的構成を示すように、ＰＭＯＳトランジスタP1〜P3とＮＭＯＳトランジスタN1，N2とで構成されている。
【００１４】
図１７の回路において、スイッチ回路１１ａの出力Ｆが論理「０」から論理「１」に変化する際の回路動作を説明する。スイッチ回路１１ａの出力Ｆが論理「０」のときは、インバータI3の出力電圧はほぼ電源電圧ＶDDに等しく、インバータI3内の負荷用ＰＭＯＳトランジスタP3はオフである。出力Ｆの電圧がインバータI3の論理しきい値電圧を超えるとインバータI3は反転し、ＰＭＯＳトランジスタP3もオンするため、出力OUT は接地電圧になる。
【００１５】
次に、スイッチ回路１１ａの出力Ｆが論理「１」から論理「０」に変化する際の回路動作を説明する。論理が変化する前は、インバータI3内のＰＭＯＳトランジスタP3はオンしており、出力OUT の電圧は接地電圧である。出力Ｆの論理が「０」に変化すると、この時点ではＰＭＯＳトランジスタP3はまだオフしていないため、電源電圧ＶDDからの負荷電流（リーク電流）がＰＭＯＳトランジスタP3と出力端子Ｆを介してスイッチ回路１１ａ内の接地端子に流れる。その後、出力Ｆの電圧がインバータI3の論理しきい値電圧よりも低くなると、インバータI3が反転してＰＭＯＳトランジスタP3はオフし、負荷電流は流れなくなる。
【００１６】
このように、図１７の回路は、スイッチ回路１１ａの論理が切り替わったときに、リーク電流が流れるという問題がある。
【００１７】
また、図１７の回路では、スイッチ回路１１ａの出力Ｆの論理「０」の電圧レベルをインバータI3の論理しきい値電圧以下に下げる必要があり、そのためには、スイッチ回路１のオン抵抗をインバータI3内のＰＭＯＳトランジスタP1，P2のオン抵抗よりも十分に小さくしなければならない。スイッチ回路１内のオン抵抗を小さくするには、上述したように、スイッチ回路１内の各ＭＯＳトランジスタの形成面積（サイズ）を大きくしなければならず、チップサイズの小型化が妨げられ、寄生容量が増加し、動作速度も遅くなり、消費電力も増加する等の問題が生じる。
【００１８】
本発明は、このような点に鑑みてなされたものであり、その目的は、消費電力が少なく、チップサイズを小型化でき、寄生容量も少なく、高速動作が可能なパストランジスタ論理回路を提供することにある。
【００１９】
【課題を解決するための手段】
本発明の一態様によれば、Ｎ型またはＰ型のいずれか一方の型のＭＯＳトランジスタを複数組み合わせて構成され、複数種類の相補入力信号の論理に基づいて所定の論理演算を行った結果を単出力するスイッチ回路と、このスイッチ回路から出力された単出力電圧を増幅する電圧変換回路とを備え、この電圧変換回路の出力端子から第１および第２の電源電圧のいずれか一方を単出力するパストランジスタ論理回路において、前記電圧変換回路は、前記スイッチ回路から出力された単出力電圧が印加される高入力抵抗の制御ゲートを有し、前記出力端子電圧が前記第１の電源電圧になるように、前記単出力電圧に応じて回路内部を流れる電流を制御する駆動回路と、前記出力端子電圧が前記第２の電源電圧になるように、前記出力端子電圧に応じて回路内部を流れる電流を制御する負荷回路と、を備えることを特徴とするパストランジスタ論理回路が提供される。
【００３４】
本発明の一態様を、例えば図５に対応づけて説明すると、「スイッチ回路」は図５のスイッチ回路１ａに、「電圧変換回路」は電圧変換回路８に、「駆動回路」はＮＭＯＳトランジスタN1に、「負荷回路」はＰＭＯＳトランジスタP1，P2と蓄電回路９に、それぞれ対応する。
【００３５】
本発明の一態様を、例えば図５に対応づけて説明すると、「第１のＭＯＳトランジスタ」は図５のＮＭＯＳトランジスタN1に、「第２のＭＯＳトランジスタ」はＰＭＯＳトランジスタP1に、「第３のＭＯＳトランジスタ」はＰＭＯＳトランジスタP2に、「蓄電回路」は蓄電回路９に、それぞれ対応する。
【００３６】
本発明の一態様を、例えば図８に対応づけて説明すると、「第１のＭＯＳトランジスタ」は図８のＮＭＯＳトランジスタN1に、「第２のＭＯＳトランジスタ」はＰＭＯＳトランジスタP1に、「第３のＭＯＳトランジスタ」はＮＭＯＳトランジスタN2に、「蓄電回路」は蓄電回路９に、それぞれ対応する。
【００３７】
本発明の一態様を、例えば図５および図８に対応づけて説明すると、「キャパシタ素子」はコンデンサＣに、「第４のＭＯＳトランジスタ」はＰＭＯＳトランジスタP4に、それぞれ対応する。
【００３８】
【発明の実施の形態】
以下、本発明を適用したパストランジスタ論理回路について、図面を参照しながら具体的に説明する。なお、以下では、図面でバーの付いた信号には、信号名の後に「バー」という文字を付けて表す。
【００３９】
〔第１の実施形態〕
図１は本発明に係るパストランジスタ論理回路の第１の実施形態の回路図である。図１の回路は、複数のＮＭＯＳトランジスタを組み合わせて構成されたスイッチ回路１と、スイッチ回路１の出力をフル振幅電圧（電源電圧ＶDDと接地電圧）に変換する電圧変換回路２とを備える。スイッチ回路１は、上述した図１６のスイッチ回路１１と同様に、複数種類の相補（正反転）入力信号A1〜An，A1バー〜Anバーの論理に応じて所定の論理演算を行い、その演算結果を相補出力する。相補入力信号A2〜An，A2バー〜Anバーはスイッチ回路１内の不図示のＮＭＯＳトランジスタの各ゲート端子に入力され、入力信号A1，A1バーはスイッチ回路１内の電流の流れる経路（電流パス）の一端に入力され、この電流パスの他端から相補出力信号F ，F バーが出力される。
【００４０】
図１の電圧変換回路２は、ＰＭＯＳトランジスタP1，P2からなる交差ラッチ負荷回路３と、駆動回路４とを備える。駆動回路４は、ＮＭＯＳトランジスタN1，N2を有し、ＮＭＯＳトランジスタN1，N2のゲート端子はそれぞれ、スイッチ回路１の相補出力端子Ｆ，Ｆバーに接続され、各トランジスタN1，N2のソース端子は接地されている。
【００４１】
また、ＮＭＯＳトランジスタN1のドレイン端子は、ＰＭＯＳトランジスタP1のドレイン端子とＰＭＯＳトランジスタP2のゲート端子に接続され、ＮＭＯＳトランジスタN2のドレイン端子は、ＰＭＯＳトランジスタP2のドレイン端子とＰＭＯＳトランジスタP1のゲート端子に接続されている。ＰＭＯＳトランジスタP1，P2のソース端子はいずれも電源電圧ＶDDに設定されており、ＰＭＯＳトランジスタP1，P2のドレイン端子から、スイッチ回路１の相補出力をフル振幅電圧に変換した電圧が出力される。
【００４２】
ここで、スイッチ回路１から出力される論理「１」に対応する電圧Ｖ(H) は（１）式で表され、論理「０」に対応する電圧Ｖ(L) は（２）式で表される。
【００４３】
Ｖ(H) ＝ＶDD−Ｖthn     …（１）
Ｖ(L) ＝０              …（２）
ただし、（１）式のＶthn はスイッチ回路１内の不図示のＮＭＯＳトランジスタのしきい値電圧である。
【００４４】
図１の回路は、電圧変換回路２の論理しきい値電圧を上述した電圧Ｖ(H) よりも低くしている。このようにするには、例えば電圧変換回路２の回路構成を工夫することにより実現でき、あるいは、製造プロセス段階で、ＮＭＯＳトランジスタN1，N2のしきい値電圧を調整することで実現できる。
【００４５】
図１の回路において、例えば、スイッチ回路１の出力Ｆバーが論理「１」の場合には、電圧変換回路２内のＮＭＯＳトランジスタN1がオンし、出力OUT は接地電圧になるとともに、ＰＭＯＳトランジスタP2がオンして出力OUT バーは電源電圧ＶDDになる。逆に、スイッチ回路１の出力Ｆが論理「１」の場合には、ＮＭＯＳトランジスタN2がオンし、出力OUT バーは接地電圧になるとともに、ＰＭＯＳトランジスタP1がオンして出力OUT は電源電圧ＶDDになる。
【００４６】
図１のＰＭＯＳトランジスタP1，P2は、図１６の回路と異なり、ＮＭＯＳトランジスタN1，N2のドレイン電圧に応じてオン・オフするため、スイッチ回路１の相補出力Ｆ，Ｆバーの論理が切り替わっても、スイッチ回路１内には直流電流は流れない。また、スイッチ回路１の相補出力Ｆ，ＦバーはＮＭＯＳトランジスタN1，N2のゲート端子に入力され、ＰＭＯＳトランジスタP1，P2は直接にはスイッチ回路１に接続されていないため、ＰＭＯＳトランジスタＰ１，Ｐ２のゲート電圧がスイッチ回路１のオン抵抗の影響を受けることはない。
【００４７】
例えば、スイッチ回路１を構成する各ＮＭＯＳトランジスタのサイズがすべて同一と仮定すると、スイッチ回路１内の論理が複雑になってＮＭＯＳトランジスタの接続段数が増えるに従って、スイッチ回路１の内部抵抗が増加し、スイッチ回路１の出力電圧の立ち上がり時間や立ち下がり時間も増大する。しかし、スイッチ回路１の内部には直流電流が流れないので、スイッチ回路１の出力電圧は最終的にはＶ(H) ，Ｖ(L) になり、電圧変換回路２の論理しきい値電圧がＶ(H) より低い限り、電圧変換回路２は正常に動作する。
【００４８】
したがって、スイッチ回路１を構成する各ＮＭＯＳトランジスタのサイズを大きくしてオン抵抗を下げる必要がなく、本実施形態のパストランジスタ論理回路を半導体基板上に形成したときに、チップサイズを小さくできる。また、スイッチ回路１内の各ＭＯＳトランジスタのサイズを小さくすることで、寄生容量を減らすことができ、高速動作が可能となり、消費電力も低減できる。
【００４９】
また、本実施形態のスイッチ回路１は、従来のパストランジスタ論理回路と同様に、ＮＭＯＳトランジスタの組み合わせにより構成されるため、スタティックＣＭＯＳ論理回路で構成した場合よりも、少ない素子数で論理回路を構成できる。
【００５０】
〔第２の実施形態〕
第２の実施形態は、パストランジスタ構成のスイッチ回路１の出力段にＲＳフリップフロップを接続したものである。
【００５１】
図２はパストランジスタ論理回路の第２の実施形態の回路図である。図２の回路は、複数のＮＭＯＳトランジスタが直列接続されたパストランジスタ構成のスイッチ回路１と、スイッチ回路１から出力される相補出力信号の論理に応じてセットまたはリセットされるＲＳフリップフロップ５とを備える。
【００５２】
図２のＲＳフリップフロップ５は、ＮＭＯＳトランジスタN1，N2からなる駆動回路４と、ＰＭＯＳトランジスタP1，P2とＮＭＯＳトランジスタN1，N2からなるラッチ回路５１とを備える。ＰＭＯＳトランジスタP1，P2のソース端子は電源電圧端子ＶDDに接続され、ＮＭＯＳトランジスタN1〜N4のソース端子は接地されている。
【００５３】
ＲＳフリップフロップ５は、フル振幅電圧を出力する出力端子Ｑ，Ｑバーを有し、出力端子Ｑには、ＰＭＯＳトランジスタP2のドレイン端子と、ＮＭＯＳトランジスタN2，N4のドレイン端子と、ＰＭＯＳトランジスタP1のゲート端子と、ＮＭＯＳトランジスタN3のゲート端子とが接続されている。また、出力端子Ｑバーには、ＰＭＯＳトランジスタP1のドレイン端子と、ＮＭＯＳトランジスタN1，N3のドレイン端子と、ＰＭＯＳトランジスタP2のゲート端子と、ＮＭＯＳトランジスタN4のゲート端子とが接続されている。
【００５４】
スイッチ回路１は、論理が同時には「１」にならないような信号Ｓ，Ｒを出力する。まず、スイッチ回路１の出力Ｒが論理「０」で、出力Ｓが論理「０」から「１」に変化した場合の動作を説明する。出力Ｓが論理「０」のときは、ＰＭＯＳトランジスタP1はオンしており、出力Ｓが論理「１」になると、ＮＭＯＳトランジスタN1のゲート電圧は次第に高くなる。やがて、ＮＭＯＳトランジスタN1のドレイン−ソース間の電流がＰＭＯＳトランジスタP1のドレイン−ソース間の電流よりも多くなると、ＲＳフリップフロップ５の出力Ｑバーは接地電圧になる。このとき、ＰＭＯＳトランジスタP2はオンし、ＰＭＯＳトランジスタP2のドレイン電圧Ｑは接地電圧から電源電圧ＶDDに変化する。また、それに応じてＮＭＯＳトランジスタN3もオンする。
【００５５】
仮にこの状態でスイッチ回路１の出力Ｓが論理「１」から論理「０」に変化しても、ＮＭＯＳトランジスタN3はオン状態を保持するため、ＲＳフリップフロップ５の出力Ｑバーは接地電圧のまま変化しない。
【００５６】
次に、スイッチ回路１の出力Ｒが論理「０」から「１」に変化した場合の動作を説明する。出力Ｒが論理「１」になると、ＮＭＯＳトランジスタN2はオンして、ＲＳフリップフロップ５の出力Ｑは接地電圧になる。またこのとき、ＰＭＯＳトランジスタP1はオンし、ＲＳフリップフロップ５の出力Ｑバーは電源電圧ＶDDになり、それに応じてＮＭＯＳトランジスタN4はオンする。この状態で、スイッチ回路１の出力Ｒがローレベルに変化しても、ＮＭＯＳトランジスタN4はオン状態を保持するため、出力Ｑは接地電圧のまま変化しない。
【００５７】
このように、図２のＲＳフリップフロップ５は、スイッチ回路１の相補出力Ｓ，Ｒの論理に応じてセットまたはリセットした結果をフル振幅で出力する。また、スイッチ回路１の相補出力は、駆動回路４内の高入力抵抗の制御ゲート、すなわちＮＭＯＳトランジスタN1，N2の各ゲート端子に入力されるため、スイッチ回路１の内部には直流電流は流れない。
【００５８】
なお、図２の回路において、スイッチ回路１内の論理が複雑でスイッチ回路１内に多数のトランジスタが直列接続されている場合には、スイッチ回路１の内部抵抗が増加してスイッチ回路１の出力電圧の立ち上がり時間や立ち下がり時間が長くなる。しかし、このような場合でも、スイッチ回路１には直流電流は流れないので、スイッチ回路１の出力電圧は最終的には（１），（２）式に示したＶ(H) ，Ｖ(L) になり、出力Ｖ(H) がＲＳフリップフロップ５の論理しきい値電圧よりも高いという条件を満たす限り、図２の回路は正しく動作し、スイッチ回路１内のオン抵抗の大小の影響を受けなくなる。したがって、スイッチ回路１内の論理が複雑でスイッチ回路１内に多数のＮＭＯＳトランジスタが直列接続されている場合でも、各トランジスタのサイズを大きくしてオン抵抗を下げる必要がなくなり、チップサイズを小型化できる。
【００５９】
〔第３の実施形態〕
第３の実施形態は、単出力型のパストランジスタ論理回路に電圧変換回路を接続したものであり、電圧変換回路２の内部にコンデンサを設けたことを特徴とする。
【００６０】
図３はパストランジスタ論理回路の第３の実施形態の回路図である。図３の回路は、複数のＮＭＯＳトランジスタからなる単出力型パストランジスタ構成のスイッチ回路１ａと、スイッチ回路１ａの出力をフル振幅電圧に変換するバッファ６とを備える。図３のスイッチ回路１ａには３種類の相補入力信号Ａ，Ａバー，Ｂ，Ｂバー，Ｃ，Ｃバーが入力され、等価的に図４のような論理演算{A NAND (B EXOR C)} を行った結果Ｆを出力する。
【００６１】
図５は図３に示したバッファ６の具体的構成を示す回路図である。バッファ６は、ＰＭＯＳトランジスタP1〜P4とＮＭＯＳトランジスタN1，N2とコンデンサＣとを有し、ＰＭＯＳトランジスタP1とＮＭＯＳトランジスタN1のゲート端子にはスイッチ回路１ａの出力端子Ｆが接続されている。
【００６２】
ＰＭＯＳトランジスタP3とＮＭＯＳトランジスタN2はインバータ回路７を構成しており、入力信号を反転してフル振幅電圧（電源電圧ＶDDまたは接地電圧）を出力する。インバータ回路７の出力は、バッファ６の出力OUT となる。
【００６３】
インバータ回路７の前段には、ＰＭＯＳトランジスタP1，P2，P4とＮＭＯＳトランジスタN1とコンデンサＣとからなる電圧変換回路８が接続されている。この電圧変換回路８は、スイッチ回路１ａの出力Ｆを反転して出力する。電圧変換回路８内のＰＭＯＳトランジスタP1にはＰＭＯＳトランジスタP2が接続されており、このＰＭＯＳトランジスタP2のゲート電圧はインバータ回路７の出力により制御される。
【００６４】
ＰＭＯＳトランジスタP2のドレイン端子とＰＭＯＳトランジスタP1のソース端子との接続点には、コンデンサＣとＰＭＯＳトランジスタP4からなる蓄電回路９が接続されている。この蓄電回路９は、ＰＭＯＳトランジスタP2がオフのときに、ＰＭＯＳトランジスタP1のソース電圧が不定にならないようにＰＭＯＳトランジスタP1のソース電圧を制御する。
【００６５】
ここで、スイッチ回路１ａの出力端子Ｆが接続された経路をノードｐ、ＰＭＯＳトランジスタP1のドレイン端子とＮＭＯＳトランジスタN1のドレイン端子との接続点をノードｑ、ＰＭＯＳトランジスタP1のソース端子とＰＭＯＳトランジスタP2のドレイン端子との接続点をノードｒとして、図５の回路の動作を説明する。
【００６６】
まず、スイッチ回路１ａの出力Ｆが論理「０」から論理「１」に変化した場合の動作を説明する。出力Ｆが論理「０」の場合には、ＰＭＯＳトランジスタP1，P2とＮＭＯＳトランジスタN2はオンしており、ＰＭＯＳトランジスタP1のドレイン端子とソース端子はほぼ電源電圧ＶDDになる。ノードｐの電圧が徐々に上昇してＮＭＯＳトランジスタN1がオンすると、ＰＭＯＳトランジスタP1のドレイン−ソース間抵抗は大きくなり、ノードｑの電圧は徐々に低くなってやがて接地電圧になる。それに応じて、ＰＭＯＳトランジスタP3はオンし、バッファ６の出力OUT は電源電圧ＶDDまで上昇する。このとき、ノードｒは、ＰＭＯＳトランジスタP1，P2がオフしたときの電圧を保持する。
【００６７】
また、ＰＭＯＳトランジスタP4のゲート端子には外部から制御クロックφバーが入力されており、このクロックの周期に応じてＰＭＯＳトランジスタP4は周期的にオン・オフを繰り返す。ＰＭＯＳトランジスタP4がオンすると、ノードｒは電源電圧ＶDDにまで上昇し、コンデンサＣへの充電が行われる。これにより、ノードｒの電圧は、常に電源電圧ＶDDか、電源電圧ＶDDよりも若干低い電圧になる。ＰＭＯＳトランジスタP4のゲート端子に印加される制御クロックφバーは、ＤＲＡＭのリフレッシュパルスと同様に、数ミリ秒に１回の割合でＰＭＯＳトランジスタを周期的にオンさせてコンデンサＣを充電する。
【００６８】
次に、スイッチ回路１ａの出力Ｆが論理「１」から論理「０」に変化した場合の動作を説明する。出力Ｆが論理「０」に変化する前は、ノードｑの電圧は接地電圧で、バッファ６の出力OUT は電源電圧ＶDDであり、ＰＭＯＳトランジスタP2はオフしている。また、ノードｒの電圧は、周期的にコンデンサＣが充電されることから、ほぼ電源電圧ＶDDである。出力Ｆが論理「０」に変化すると、ＰＭＯＳトランジスタP1がオンし、コンデンサＣに蓄積された電荷はＰＭＯＳトランジスタP1のソース−ドレイン間を通ってノードｑを充電する。このため、ノードｑの電圧が上昇し、ＮＭＯＳトランジスタN2はオンに、ＰＭＯＳトランジスタP3はオフになる。したがって、バッファの出力OUT は接地電圧になり、ＰＭＯＳトランジスタP2がオンする。
【００６９】
なお、制御クロックφバーの論理が「０」で、スイッチ回路１ａの出力Ｆの論理が「１」の場合には、ノードｒの電圧は電源電圧ＶDD近くになることから、ＰＭＯＳトランジスタP1は完全にはオフしなくなるため、ＰＭＯＳトランジスタP1とP4を通って直流電流が流れるが、制御クロックφバーが論理「０」になる期間は、制御クロックφバーの周期に対してわずかであり、消費電力の増加はほとんど問題にならない。
【００７０】
図３のパストランジスタ回路は、スイッチ回路１ａの出力Ｆをバッファ６内のＰＭＯＳトランジスタP1とＮＭＯＳトランジスタN1の各ゲート端子に入力しているため、バッファ６からスイッチ回路１ａに負荷電流が流れることがなく、図１７の回路に比べて消費電力を低減できる。
【００７１】
また、スイッチ回路１ａの出力Ｆの電圧Ｖ(H) が電圧変換回路８のしきい値電圧よりも高い限りは、誤動作が生じるおそれがなく、スイッチ回路１ａ内の論理が複雑でスイッチ回路１ａ内に多数のＮＭＯＳトランジスタが直列接続されていても、各ＮＭＯＳトランジスタのサイズを大きくしてオン抵抗を下げる必要がない。
【００７２】
〔第４の実施形態〕
第４の実施形態は、基本的な回路構成は第３の実施形態と同じであり、電圧変換回路８の内部にディプレッション型のＭＯＳトランジスタを設けた点に特徴がある。
【００７３】
図６はパストランジスタ論理回路の第４の実施形態の回路図である。図６の回路は、スイッチ回路１ａとバッファ６ａとで構成され、スイッチ回路１ａの構成は図３と同じであり、等価的に図７の論理回路と同じになる。バッファ６ａは、図８に詳細な構成を示すように、インバータ回路７と電圧変換回路８とを備える。
【００７４】
インバータ回路７はＰＭＯＳトランジスタP3とＮＭＯＳトランジスタN2を有し、電圧変換回路８はＰＭＯＳトランジスタP1と、ＮＭＯＳトランジスタN1,N3 と、ＰＭＯＳトランジスタP4およびコンデンサＣからなる蓄電回路９とを有する。
【００７５】
図８に示すバッファ６ａは、ＰＭＯＳトランジスタP1にディプレッション型のＮＭＯＳトランジスタN3を接続した点に特徴がある。このＮＭＯＳトランジスタN3のゲート端子には、電圧変換回路８の出力端子が接続されている。
【００７６】
ディプレッション型のＮＭＯＳトランジスタN3は、スイッチ回路１ａの出力Ｆ（ノードｐ）がローレベルのときに、それ自身で電流を供給する能力を有するため、コンデンサＣから電荷が供給されなくても、ノードｒ，ｑの電圧を所定電圧にまで引き上げることができる。
【００７７】
したがって、蓄電回路９からの電荷の供給が少なくても安定動作が可能となり、コンデンサＣの容量を小さくできるので、パストランジスタ論理回路を小型化できる。
【００７８】
次に、以上に説明した各実施形態の回路と従来の回路について、信号遅延時間と、消費電流と、ＰＤ積（Power ×Delay)をシミュレーションで比較した結果を説明する。
【００７９】
図９，１０はシミュレーションに用いた具体的な回路図である。図９（ａ）〜（ｃ）は相補出力型のスイッチ回路１を含む例を示している。図９（ａ）はスイッチ回路１ａの後段にインバータI1，I2を接続した従来のパストランジスタ論理の回路図(CPL:Complementary Pass-Transistor Logic) 、図９（ｂ）は図１６に対応するプルアップ負荷を有する従来のパストランジスタ論理の回路図(PLCPL:P-Load CPL)、図９（ｃ）は第１の実施形態に対応する回路図(OLPL:Output Latch Pass-Transistor Logic) である。
【００８０】
一方、図１０（ａ）〜（ｃ）は単出力型のスイッチ回路１ａを含む例を示している。図１０（ａ）は図１７に対応する従来の回路図(SCPL:Single-ended CPL) 、図１０（ｂ）は第３の実施形態に対応する回路図(SOLPL1:Single-ended OLPL1) 、図１０（ｃ）は第４の実施形態に対応する回路図(SOLPL2:single-ended OLPL2) である。
【００８１】
図１１は、図９，１０の回路に基づいてシミュレーションを行った結果を示すプロット図であり、横軸はいずれも、スイッチ回路１ａ内のＮＭＯＳトランジスタの接続段数を示している。図１１（ａ）は接続段数と信号遅延時間との関係、図１１（ｂ）は接続段数と消費電流との関係、図１１（ｃ）は接続段数とＰＤ積との関係を示している。これらの図中の各プロットは、各図の右側に示した回路に対応している。
【００８２】
図１１（ａ）に示すように、スイッチ回路１ａ内の接続段数が少ない場合には、各回路の信号遅延時間はあまり変わらない。接続段数が多くなると、負荷トランジスタ（ＰＭＯＳトランジスタ）を有する図９（ｂ）のPLCPL 回路と図１０（ａ）のSCPL回路の信号遅れ時間は急増する。第１，３，４の実施形態（図９（ｃ），１０（ｂ），１０（ｃ））の回路の信号遅延時間はほぼ同じである。
【００８３】
また、図１１（ｂ）に示すように、スイッチ回路１ａ内の接続段数が少ない場合には、第１の実施形態（図９（ｃ））のOLPL回路が最も消費電流が多く、接続段数が多くなるに従って、従来の回路である図９（ｂ）のPLCPL 回路の消費電流が多くなる。第３および第４の実施形態（図１０（ｂ），１０（ｃ））の回路の消費電流は、接続段数にかかわわらず、常に最低水準にあり、接続段数による消費電流の変化も、第１の実施形態（図９（ｃ））と同様に少ない。
【００８４】
また、図１１（ｃ）に示すように、スイッチ回路１ａ内の接続段数が少ない場合には、第１の実施形態（図９（ｃ））のOLPL回路のＰＤ積は他の回路に比べて若干大きいが、接続段数が多くなると、従来の回路のＰＤ積は急激に増大するが、第１の実施形態の図９（ｃ）の回路のＰＤ積はあまり大きくならない。また、第３の実施形態（図１０（ｂ））と第４の実施形態（図１０（ｃ））のＰＤ積は、接続段数にかかわらず常に最低水準にあり、接続段数による変化が第１の実施形態（図９（ｃ））の回路と同様に小さい。
【００８５】
以上に説明した各実施形態では、スイッチ回路がＮＭＯＳトランジスタで構成されている例を説明したが、スイッチ回路をＰＭＯＳトランジスタで構成してもよい。
【００８６】
図１２は、スイッチ回路をＰＭＯＳトランジスタで構成した場合の第１の実施形態に対応する回路図である。スイッチ回路をＰＭＯＳトランジスタで構成した場合には、駆動回路４内のＭＯＳトランジスタはＰ型になり、交差ラッチ負荷回路３内のＭＯＳトランジスタはＮ型になる。
【００８７】
また、上述した第１および第２の実施形態では、スイッチ回路１から１組の相補出力信号Ｆ，Ｆバーを出力する例を説明したが、スイッチ回路１から複数組の相補出力信号を出力し、それぞれの相補出力信号ごとに電圧変換回路を設けてもよい。
【００８８】
【発明の効果】
以上詳細に説明したように、本発明によれば、スイッチ回路の出力を電圧変換回路の高入力抵抗の制御ゲートに入力するので、スイッチ回路の内部には直流電流は流れず、電圧変換回路の動作はスイッチ回路内部のオン抵抗の影響を受けなくなる。このため、本発明のパストランジスタ論理回路を半導体基板上に形成したときに、スイッチ回路内部のＭＯＳトランジスタのサイズ（形成面積）を小さくでき、寄生容量を小さくできるとともに、動作速度を向上でき、消費電力も低減できる。
【図面の簡単な説明】
【図１】パストランジスタ論理回路の第１の実施形態の回路図。
【図２】パストランジスタ論理回路の第２の実施形態の回路図。
【図３】パストランジスタ論理回路の第３の実施形態の回路図。
【図４】図３に示すスイッチ回路の等価回路図。
【図５】図３に示すバッファの具体的構成を示す回路図。
【図６】パストランジスタ論理回路の第４の実施形態の回路図。
【図７】図６に示すスイッチ回路の等価回路図。
【図８】図５に示すバッファの具体的構成を示す回路図。
【図９】相補出力型のパストランジスタ論理回路のシミュレーション用の回路図。
【図１０】単出力型のパストランジスタ論理回路のシミュレーション用の回路図。
【図１１】シミュレーション結果を示すプロット図。
【図１２】スイッチ回路をＰＭＯＳトランジスタで構成した場合のパストランジスタ論理回路の例を示す回路図。
【図１３】４つのＮＭＯＳトランジスタで構成したスイッチ回路の一例を示す図。
【図１４】図１３の等価回路図。
【図１５】３つのＮＭＯＳトランジスタを直列接続してスイッチ回路を構成した図。
【図１６】電圧変換回路を備えた従来のパストランジスタ論理回路の一例を示す回路図。
【図１７】単出力型のパストランジスタ論理回路の一例を示す回路図。
【図１８】図１７の等価回路図。
【図１９】図１７に示すインバータの具体的構成を示す回路図。
【符号の説明】
１，１ａ  スイッチ回路
２  電圧変換回路
３  交差ラッチ負荷回路
４  駆動回路
５  ＲＳフリップフロップ
６，６ａ  バッファ
５１  ラッチ回路
【図１】
0003813307.tif 000002
【図２】
0003813307.tif 000003
【図３】
0003813307.tif 000004
【図４】
0003813307.tif 000005
【図５】
0003813307.tif 000006
【図６】
0003813307.tif 000007
【図７】
0003813307.tif 000008
【図８】
0003813307.tif 000009
【図９】
0003813307.tif 000010
【図１０】
0003813307.tif 000011
【図１１】
0003813307.tif 000012
【図１２】
0003813307.tif 000013
【図１３】
0003813307.tif 000014
【図１４】
0003813307.tif 000015
【図１５】
0003813307.tif 000016
【図１６】
0003813307.tif 000017
【図１７】
0003813307.tif 000018
【図１８】
0003813307.tif 000019
【図１９】
0003813307.tif 000020