(57)【特許請求の範囲】
【請求項１】
１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有するツインメモリセルを、行方向及び列方向に複数配列してなるメモリセルアレイ領域と、
前記メモリセルアレイ領域が前記列方向で分割された複数のセクタ領域と、
前記複数のセクタ領域の各々に対して一つずつ設けられた複数のコントロールゲート駆動部と、
前記複数のセクタ領域の各々にて、前記行方向に沿って延びる４本のメインコントロールゲート線と、
前記複数のセクタ領域の各々にて前記列方向に沿って延び、前記行方向で隣合う各行の２つのツインメモリセルのうち、前記行方向で隣接する第１，第２のコントロールゲートをそれぞれ共通接続する複数のサブコントロールゲート線と、
前記メモリセルアレイ領域にて前記列方向に沿って延び、前記行方向で隣合う各行の第１，第２の不揮発性メモリセルにそれぞれ共通接続された複数のメインビット線と、
複数のメインビット線の各々に設けられた複数の列選択ゲートと、
前記複数の列選択ゲートのうちの各４つの列選択ゲートにそれぞれ共通接続され２M個のラッチ回路と、
２N（Ｎ＜Ｍ）個の入出力端子と、
前記２N個の入出力端子の各一つに対して２(M-N)個のラッチ回路が共通接続され、各一つの入出力端子と２(M-N)個のラッチ回路との間に設けられた２(M-N)個のラッチ選択ゲートと、
を有し、
前記複数のセクタ領域の各々にて、複数のサブコントロールゲート線の各々が、前記行方向に沿って順番に、前記４本のメインコントロールゲート線のいずれか１本に接続されていることを特徴とするファイルストレージ型不揮発性半導体記憶装置。
【請求項２】
請求項１において、
前記２M個のラッチ回路と前記メモリセルアレイ領域との間で、同時に２M個のデータをリードまたプログラミングすることを特徴とするファイルストレージ型不揮発性半導体装置。
【請求項３】
請求項２において、
データリード時に、前記２M個のラッチ回路に読み出された２M個のデータを、前記各一つの入出力端子と前記２(M-N)個のラッチ回路との間に設けられた２(M-N)個のラッチ選択ゲートを一つずつオンさせて、２(M-N)回に分けて前記２N個の入出力端子より出力させることを特徴とするファイルストレージ型不揮発性半導体装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記複数のラッチ回路は、センスアンプを内蔵することを特徴とするファイルストレージ型不揮発性半導体記憶装置。
【請求項５】
請求項２において、
データプログラム時に、前記各一つの入出力端子と前記２(M-N)個のラッチ回路との間に設けられた２(M-N)個のラッチ選択ゲートを一つずつオンさせて、前記２N個の入出力端子より前記２M個のラッチ回路に、２M個のデータを２(M-N)回に分けて書き込むことを特徴とするファイルストレージ型不揮発性半導体装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記複数のセクタ領域の各々は、
前記行方向にて分割された複数のブロック領域と、
前記複数のブロック領域の各々にて前記列方向に沿って複数設けられ、各行の２つのツインメモリセルのうち、前記行方向で隣合う各行の第１，第２の不揮発性メモリセルにそれぞれ共通接続された複数のサブビット線と、
前記複数のメインビット線の各１本と、該１本のメインビット線と同一列の前記複数のサブビット線との間にそれぞれ設けられたビット線選択ゲートと、
を有することを特徴とするファイルストレージ型不揮発性半導体記憶装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記第１，第２の不揮発性メモリ素子の各々は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷のトラップサイトとして有することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリ素子を備えたツインメモリセルにて構成される不揮発性半導体記憶装置に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
不揮発性半導体装置として、チャネルとゲートとの間のゲート絶縁層が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide -Semiconductorまたは-substrate）型が知られている。
【０００３】
このＭＯＮＯＳ型不揮発性半導体記憶装置は、文献（Y.Hayashi,et al,2000 Symposium on VLSI Technology Digest of Technical Papers p.122-p.123）に開示されている。この文献には、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリ素子（ＭＯＮＯＳメモリ素子またはセルともいう）を備えたツインＭＯＮＯＳフラッシュメモリセルが開示されている。すなわち、１つのフラッシュメモリセルが、電荷のトラップサイトを２つ有している。
【０００４】
このような構造を有する複数のツインＭＯＮＯＳフラッシュメモリセルを行方向及び列方向にそれぞれ複数配列させて、メモリセルアレイ領域が構成される。
【０００５】
このツインＭＯＮＯＳフラッシュメモリセルには、２本のビット線と、１本のワード線と、２本のコントロールゲート線とが接続される。
【０００６】
この種のフラッシュメモリの動作には、データの消去、プログラム及び読み出しがある。データのプログラム及び読み出しは、複数ビットの選択セル（選択された不揮発性メモリ素子）にて同時に実施される。この各ビット信号は、Ｉ／Ｏ線を介して入出力される。
【０００７】
よって、適当な数のツインメモリセルの各々に接続されるビット線は、それぞれパスゲート回路を介して一つのＩ／Ｏ端子に共通接続され、いずれか一つのパスゲート回路を介して１本のビット線が一つのＩ／Ｏ端子に接続される。この動作が、複数個のＩ／Ｏ端子に対して同時に実施されることで、例えば８ビットまたは１６ビット単位でデータリードまたはデータプログラムが実施される。
【０００８】
本発明は、Ｉ／Ｏ端子の数よりも多いビットデータを、メモリセルに対して同時にリードまたはプログラムするのに好適なファイルストレージ型不揮発性半導体記憶真装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の一態様に係るファイルストレージ型不揮発性半導体記憶装置は、１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有するツインメモリセルを、行方向及び列方向に複数配列してなるメモリセルアレイ領域と、
前記メモリセルアレイ領域が前記列方向で分割された複数のセクタ領域と、
前記複数のセクタ領域の各々に対して一つずつ設けられた複数のコントロールゲート駆動部と、
前記複数のセクタ領域の各々にて、前記行方向に沿って延びる４本のメインコントロールゲート線と、
前記複数のセクタ領域の各々にて前記列方向に沿って延び、前記行方向で隣合う各行の２つのツインメモリセルのうち、前記行方向で隣接する第１，第２のコントロールゲートをそれぞれ共通接続する複数のサブコントロールゲート線と、
を有し、
前記複数のセクタ領域の各々にて、複数のサブコントロールゲート線の各々が、前記行方向に沿って順番に、前記４本のメインコントロールゲート線のいずれか１本に接続されていることを特徴とする。
【００１０】
本発明の一態様によれば、１セクタ内の同一行に属する複数のツインメモリセルが、ワードゲートへの電位設定により選択される。列方向のセルの選択は、複数のコントロールゲート駆動部の一つにより駆動される、一セクタ領域内の４本のメインコントロールゲート線を介して、行方向で隣接する各４本のサブコントロールゲート線に、リード、プログラム等のモードに応じた電位を設定することで実施する。
【００１１】
ここで、メインコントロールゲート線を４本としたのは、一つのセルを駆動するのに、２進法でアドレス指定した時の必要最小数のツインメモリセルの数が４個となるからである。これにより、同一行のツインメモリセル群のうち、行方向で隣接する各４個のツインメモリセルの中の各一セルが選択される。よって、多数のセルに対して、同時にリードまたはプログラムを実行するのに有利な構成となる。しかも、メイン・サブコントロールゲート線はセクタ毎に独立しているので、選択セルを含む一セクタ領域以外の他のセクタ領域では、データプログラム時またはデータ消去時に、非選択セルでのディスターブを防止できる。
【００１２】
ここで、各セクタ領域では、全てのサブコントロールゲート線は４本のメインコントロールゲート線に直結され、コントロールゲート選択ゲートが存在しない。よって、そのコントロールゲート選択ゲートとそれを駆動するドライバを配置する必要が無く、その分の専有面積が減少して高密度実装が可能となる。
【００１３】
本発明の一態様では、前記メモリセルアレイ領域にて前記列方向に沿って延び、前記行方向で隣合う各行の第１，第２の不揮発性メモリセルにそれぞれ共通接続された複数のメインビット線と、複数のメインビット線の各々に設けられた複数の列選択ゲートと、前記複数の列選択ゲートのうちの各４つの列選択ゲートにそれぞれ共通接続され２M個のラッチ回路と、２N（Ｎ＜Ｍ）個の入出力端子と、前記２N個の入出力端子の各一つに対して２(M-N)個のラッチ回路が共通接続され、各一つの入出力端子と２(M-N)個のラッチ回路との間に設けられた２(M-N)個のラッチ選択ゲートとをさらに有することができる。
【００１４】
以上の構成によれば、トータルで２M個のラッチ回路とメモリセルアレイ領域との間で、入出力端子（Ｉ／Ｏ）の数よりも多いビット数である２M個（Ｍ＝１０の場合に１２８バイトデータ）のデータを、同時にリードまたプログラミングすることができる。
【００１５】
例えばデータリード時では、２M個（例えば１２８×８個）のラッチ回路４２０に２M個（例えば１２８バイト）のデータを格納する。その後、計２N個（Ｎ＝３の場合に８個）の各一つの入出力端子と、２(M-N)個（Ｍ＝１０，Ｎ＝３の場合１２８個）のラッチ回路との間に設けられた２(M-N)個のラッチ選択ゲートを一つずつオンさせて、２M個のデータを２(M-N)回に分けて２N個の入出力端子より出力させることができる。このとき、ラッチ回路は、センスアンプを内蔵することができる。
【００１６】
データプログラムについても、リード時と同様にして実施できる。つまり、  データプログラム時に、各一つの入出力端子と２(M-N)個のラッチ回路との間に設けられた２(M-N)個のラッチ選択ゲートを一つずつオンさせて、２N個の入出力端子より２M個のラッチ回路に、２M個のデータを２(M-N)回に分けて書き込むことができる。
【００１７】
本発明の一態様では、前記複数のセクタ領域の各々は、前記行方向にて分割された複数のブロック領域と、前記複数のブロック領域の各々にて前記列方向に沿って複数設けられ、各行の２つのツインメモリセルのうち、前記行方向で隣合う各行の第１，第２の不揮発性メモリセルにそれぞれ共通接続された複数のサブビット線と、前記複数のメインビット線の各１本と、該１本のメインビット線と同一列の前記複数のサブビット線との間にそれぞれ設けられたビット線選択ゲートとを有することができる。
【００１８】
選択されたブロック領域内の複数のサブビット線のみをビット線選択ゲートを介してメインビット線に接続させることで、メインビット線に接続される負荷容量を低減できる。
【００１９】
なお、第１，第２の不揮発性メモリ素子の各々は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷のトラップサイトとして有することができるが、これに限らず他の構造を採用することができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２１】
（ツインメモリセル構造）
図１は不揮発性半導体記憶装置の一断面を示している。図１において、１つのツインメモリセル１００は、Ｐ型ウェル１０２上にゲート酸化膜を介して例えばポリシリコンを含む材料から形成されるワードゲート１０４と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂと、第１，第２のメモリ素子（ＭＯＮＯＳメモリ素子）１０８Ａ，１０８Ｂとを有する。
【００２２】
第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成され、ワードゲート１０４とはそれぞれ電気的に絶縁されている。
【００２３】
第１，第２のメモリ素子１０８Ａ，１０８Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシリコンにて形成される第１，第２のコントロールゲート１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１０２との間に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積層することで構成される。なお、第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導電材で構成することもできる。
【００２４】
このように、１つのツインメモリセル１００は、スプリットゲート（第１，第２のコントロールゲート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂにて一つのワードゲート１０４を共用している。
【００２５】
この第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂは、それぞれ電荷のトラップサイトとして機能する。第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をトラップすることが可能である。
【００２６】
図１に示すように、行方向（図１の第２の方向Ｂ）に間隔をおいて配列された複数のワードゲート１０４は、ポリサイドなどで形成される１本のワード線ＷＬに共通接続されている。
【００２７】
また、図１に示すコントロールゲート１０６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な第１の方向Ａ）に沿って延び、列方向に配列される複数のツインメモリセル１００にて共用される。よって、符号１０６Ａ，１０６Ｂをコントロールゲート線とも称する。
【００２８】
ここで、［ｉ］番目のツインメモリセル１００［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ＋１］のコントロールゲート線１０６Ａとには、例えばワードゲート，コントロールゲート，ワード線よりも上層の金属層で形成されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が接続されている。
【００２９】
Ｐ型ウェル１０２には、［ｉ］番目のツインメモリセル１００［ｉ］のＭＯＮＯＳメモリ素子１０８Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ＋１］のＭＯＮＯＳメモリ素子１０８Ａとに共用される［ｉ＋１］番目の不純物層１１０［ｉ＋１］が設けられている。
【００３０】
これらの不純物層１１０［ｉ］，［ｉ＋１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ型不純物層で、列方向（図１の紙面に垂直な第１の方向Ａ方向）に沿って延び、列方向に配列される複数のツインメモリセル１００にて共用されるビット線として機能する。よって、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋２］などをビット線ＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］とも称する。
【００３１】
（不揮発性半導体記憶装置の全体構成）
上述のツインメモリセル１００を用いて構成される不揮発性半導体記憶装置の全体構成について、図２（Ａ）〜図２（Ｅ）を参照して説明する。
【００３２】
図２（Ａ）は１チップの不揮発性半導体記憶装置の平面レイアウト図であり、メモリセルアレイ領域２００を有する。メモリセルアレイ領域２００は、列方向でＡ複数に分割され、例えば８個の第０〜第７のセクタ領域２１０を有する。
【００３３】
データ消去の最小単位がセクタ領域２１０であり、セクタ領域２１０内の記憶データは一括してまたは時分割で消去される。
【００３４】
メモリアレイ領域２００は、例えば４Ｋ本のワード線ＷＬと、４Ｋ本のビット線ＢＬとを有する。ここで、本実施の形態では１本のビット線ＢＬに２つのＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂが接続されるため、４Ｋ本のビット線ＢＬは８Ｋｂｉｔの記憶容量を意味する。
【００３５】
第１〜第７のセクタ領域２１０の各々は、行方向にて例えば１２８個のラージブロック２１２に分割されている。
【００３６】
図２（Ａ）に示すように、Ｉ／Ｏ端子との関係上、メモリセルアレイ２００は、例えば２１８個の縦ブロック列２１３−０〜２１３−１２７に分割されている。一列８個のラージブロック２１２により、縦ブロック列２１３が構成される。
【００３７】
図２（Ｂ）及び図２（Ｃ）に示すように、縦ブロック列２１３は、行方向Ｂにて分割され、例えば８個のＩ／Ｏ用メモリブロック（入出力ビットに対応したメモリブロック）２１４を有している。各Ｉ／Ｏ用メモリブロック列２１４は、図２（Ｂ）に示すように、４Ｋ（４０９６）本のワード線ＷＬを有する。
【００３８】
ここで、右端から１６個の縦ブロック列２１３−０〜２１３−１５は、Ｉ／Ｏ０を介してデータがリード・ライトされる。左端から１６個の縦ブロック列２１２−０〜２１３−１２７は、Ｉ／Ｏ７を介してデータがリード・ライトされる。その間の１６個の縦ブロック列２１３−ｉ〜２１３−（ｉ＋１５）は、Ｉ／Ｏ１〜Ｉ／Ｏ６を介して、データがリード・ライトされる。
【００３９】
各ラージブロック２１２は、図２（Ｄ）に示すように、列方向Ａにて８個のスモールブロック２１５に分割されている。各スモールブロック２１５は、図２（Ｅ）に示すように、６４本のワード線ＷＬを有する。また、各スモールブロック２１５は、行方向にて８個のスモールメモリブロック２１６に分割されている。
【００４０】
（メイン及びサブコントロールゲート線の詳細）
図３は、１セクタ領域２１０内でのメインコントロールゲート線ＭＣＧとサブコントロールゲート線ＳＣＧとの関係を示している。
【００４１】
図３に示すように、１セクタ領域２１０には、４本のメインコントロールゲートＭＣＧ０〜ＭＣＧ３が行方向Ｂに沿って延びている。この４本のメインコントロールゲート線ＭＣＧ０〜ＭＣＧ３をそれぞれ駆動するコントロールゲートドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が設けられている。さらに、多数のサブコントロールゲート線ＳＣＧが、１セクタ領域２１０の全域にわたって、列方向Ａに沿って延びている。これらサブコントロールゲート線ＳＣＧの各々は、行方向に沿って順番に、４本のメインコントロールゲート線ＭＣＧ０〜ＭＣＧ３のいずれか１本に接続され、メインコントロールゲート線ＭＣＧ０に接続されるサブコントロールゲート線をＳＣＧ０とする。サブコントロールゲート線ＳＣＧ１〜ＳＣＧ３は、メインコントロールゲート線ＭＣＧ１〜ＭＣＧ３にそれぞれ接続されている。
【００４２】
ここで、図３に示すように、４本のサブコントロールゲート線ＳＣＧ０〜ＳＣＧ３は、１セクタ領域２１０内の同一列に配列された６４個のスモールメモリブロック２１６に共用されている。
【００４３】
図３では一つのセクタ領域２１０についてのメイン・サブコントロールゲート線の関係を示しているが、他の全てのセクタ領域２１０も同様である。
【００４４】
以上の構成により、本実施形態では、１セクタ領域２１０毎に独立して、１セクタ領域２１０内の全てのツインメモリセル１００にコントロールゲート電位を設定することができる。
【００４５】
従って、選択セルを含む一セクタ領域２１０にのみコントロールゲート電位が供給され、それ以外の他のセクタ領域２１０にはコントロールゲート電位が供給されない。このため、非選択のセクタ領域２１０では、データプログラム時またはデータ消去時に、非選択セルでのディスターブを防止できる。
【００４６】
また、各セクタ領域２１０では、全てのサブコントロールゲート線ＳＣＧは４本のメインコントロールゲート線ＭＣＧに直結され、コントロールゲート選択ゲートが存在しない。よって、そのコントロールゲート選択ゲートとそれを駆動するドライバを配置する必要が無く、その分の専有面積が減少して高密度実装が可能となる。特に、コントロールゲート選択ゲートは、ツインメモリセル１００のウェルとは異なるウェルを必要とするので、そのコントロールゲート選択ゲートを省略できることで、工程数を省略でき製造上の利点も大きい。
【００４７】
図２（Ｅ）及び図３に示すスモールメモリブロック２１６は、図４に示すように、ツインメモリセル１００を列方向に例えば６４個、行方向に例えば４個配列したものである。一つのスモールメモリブロック２１６には、例えば４本のサブコントロールゲート線ＳＣＧ０〜ＳＣＧ３と、データの入出力線である４本のサブビット線ＢＬ０〜ＳＢＬ３と、６４本のワード線ＷＬとが接続されている。
【００４８】
ここで、偶数のサブコントロールゲート線ＳＣＧ０，ＳＣＧ２には、偶数列（第０列または第２列）の複数のツインメモリセルの各々の第２のコントロールゲート１０６Ｂと奇数列（第１列または第３列）の複数のツインメモリセルの各々の第１のコントロールゲート１０６Ａとが共通接続されている。同様に、奇数のサブコントロールゲート線ＳＣＧ１，ＳＣＧ３には、奇数列（第１列または第３列）の複数のツインメモリセルの各々の第２のコントロールゲート１０６Ｂと偶数列（第２列または第４列）の複数のツインメモリセルの各々の第１のコントロールゲート１０６Ａとが共通接続されている。
【００４９】
図５は、同一行に配列されたスモールメモリブロック２１６（図５では行方向の両端の２つのみを示し、他は省略されている）を示している。同一行の各スモールメモリブロック２１６では６４本のワード線ＷＬ０〜ＷＬ６３が共用される。
【００５０】
また、左端のスモールメモリブロック２１６の側方には、偶数番目のワード線ＷＬ０，２，…６２を駆動するローカルワード線ドライバＷＬＤＲＶ０，…ＷＬＤＲＶ６２が配置されている。右端のスモールメモリブロック２１６の側方には、奇数番目のワード線ＷＬ１，３，…６３を駆動するローカルワード線ドライバＷＬＤＲＶ１，…ＷＬＤＲＶ６３が配置されている。
【００５１】
スモールメモリブロック２１６毎に配置された各サブビット線ＳＢＬ０（不純物層）は、ビット線選択スイッチング素子であるビット線選択ゲート２１７Ａまたは２１７Ｂを介して、金属配線であるメインビット線ＭＢＬに接続されている。各４本のメインビット線ＭＢＬは、同一列に配列されたスモールメモリブロック２１６間で共有されている。なお、例えば偶数本目のサブビット線ＳＢＬに接続されたビット線選択ゲート２１７Ａは、ビット線選択ドライバＢＳＤＲＶ１により駆動される。奇数本目のサブビット線ＳＢＬに接続されたビット線選択ゲート２１７Ｂは、ビット線選択ドライバＢＳＤＲＶ０により駆動される。
【００５２】
（データの入出力回路について）
図６は、メモリセルアレイ２００とＩ／Ｏ０〜Ｉ／Ｏ７との関係を示している。図６に示すように、Ｉ／Ｏ端子は、１６個の縦ブロック列２１３−ｉ〜２１３−（ｉ＋１）に対して１つ配置されている。例えば、縦ブロック列２１３−０〜２１３−１５に対してＩ／Ｏ０が設けられている。
【００５３】
縦ブロック列２１３−０〜２１３−１５とＩ／Ｏ０との間には、Ｙパス回路４００と、ラッチ＆スイッチ回路４１０とが設けられている。他の縦ブロック列とＩ／Ｏ端子との間にも、同様に、Ｙパス回路４００と、ラッチ＆スイッチ回路４１０とが設けられている。
【００５４】
図７は、図６に示す縦ブロック列２１３−０〜２１３−１５に接続されるＹパス回路４００及びラッチ＆スイッチ回路４１０の詳細を示している。図２（Ａ）（Ｂ）から明らかなように、一つの縦ブロック列２１３には８個のＩ／Ｏ用メモリブロック列２１４が配置されるため、１６個の縦ブロック列２１３−０〜２１３−１５には、図７に示すように８×１６＝１２８個のＩ／Ｏ用メモリブロック列２１４−０〜２１４−１２７が存在する。
【００５５】
ここで、一つのＩ／Ｏ用ブロック列２１４内の同一行には、４つのツインメモリセル１００が設けられ、その４つのツインメモリセル１００に設けられた８つのセル（不揮発性メモリ素子）を、図７に示すようにセルＣ０〜Ｃ７と定義する。なお、各行の最端部にはダミーセル１０１が配置されている。
【００５６】
また、一つのＩ／Ｏ用ブロック列２１３に対して一つのラッチ回路４２０が設けられている。Ｙパス回路４００は、一つのＩ／Ｏ用ブロック列２１３に存在する８つのセルＣ０〜Ｃ７の一つに対してリード・ライトされるデータを、一つのラッチ回路４２０との間で伝送する経路を確立させるためのものである。
【００５７】
ここで、上述した通り、Ｉ／Ｏ０に対応する１６個の縦メモリブロック列２１３−０〜２１３−１５には、計１２８個のＩ／Ｏ用ブロック列２１４［０］〜２１４［１２７］が存在する。よって、Ｉ／Ｏ０に対応する１６個の縦メモリブロック列２１３−０〜２１３−１５には、計１２８個のラッチ回路４２０が存在する。
【００５８】
一つのＩ／Ｏ０と１２８個のラッチ回路４２０とを択一的に接続するために、いずれか一つが順次アクティブとなるゲート信号ＺＳ０〜ＺＳ１２７によりオン・オフ制御される１２８個のラッチ選択ゲート５２０が設けられている。
【００５９】
１２８個のラッチ選択ゲート５２０を順次オンさせると、Ｉ／Ｏ０と１２８個のラッチ回路４２０との間で、順次データ転送することができる。
【００６０】
本実施形態では、メモリセルアレイ２００内に縦ブロック列２１４が計１２８×８＝２10個存在するので、ラッチ回路４２０も２10個（２M個と定義するとＭ＝１０の例である）存在する。一方、Ｉ／Ｏ端子は計８個（２N個と定義するとＮ＝３の例である）存在する。
【００６１】
そして、２N個（Ｎ＝３の場合８個）のＩ／Ｏ端子の各一つに対して、２(M-N)個（Ｍ＝１０，Ｎ＝３の場合１２８個）のラッチ回路２１０が、２(M-N)個のラッチ選択ゲート５２０を介して接続されている。
【００６２】
この結果、トータルで２M個のラッチ回路４２０とメモリセルアレイ２００との間で、同時に２M個（Ｍ＝１０の場合に１２８バイトデータ）のデータをリードまたプログラミングすることができる。
【００６３】
例えばデータリード時では、各々のＩ／Ｏ用ブロック列２１４にて一つのセルから同時にデータをリードして、２M個（例えば１２８×８個）のラッチ回路４２０に２M個（例えば１２８バイト）のデータを格納する。その後、計２N個（Ｎ＝３の場合に８個）の各一つのＩ／Ｏ端子と、２(M-N)個（Ｍ＝１０，Ｎ＝３の場合１２８個）のラッチ回路４２０との間に設けられた２(M-N)個のラッチ選択ゲートを一つずつオンさせて、２M個のデータを２(M-N)回に分けて２N個のＩ／Ｏ端子より出力させることができる。データプログラムも、同様にして実施できる。
【００６４】
（Ｙパス回路の詳細）
図７に示すように、行方向で隣り合う各対のツインメモリセル１００同士は、接続線６００により接続されている。この複数の接続線６００の各々に、メインビット線ＭＢＬが接続される。一つのＩ／Ｏ用ブロック列２１４内に配置されるメインビット線ＭＢＬを、図７の通りＭＢＬ０〜ＭＢＬ３とする。なお、上述した実施の形態において、接続線６００にはサブビット線ＳＢＬが接続され、ビット線選択トランジスタを介してさらにメインビット線ＭＢＬに接続されるのであるが、図７では図の簡略化のためメインビット線ＭＢＬとして描いてある。
【００６５】
このメインビット線ＭＢＬ０〜ＭＢＬ３の各々には、トランジスタ５０１の一端が接続され、このトランジスタ５０１を以下、第１選択ゲートと称する。一つのＩ／Ｏ用ブロック列２１４に対応して設けられた４つの第１選択ゲート５０１のゲートには、電圧ＹＳ０〜ＹＳ３のいずれかが印加される。４つの第１選択ゲート５０１の各々の他端は、一つのラッチ回路４２０に共通接続されている。従って、４つの第１選択ゲート５０１のいずれか一つをオンさせることで、メインビット線ＭＢＬ０〜ＭＢＬ３のいずれか１本をラッチ回路４２０に接続することができる。
【００６６】
メインビット線ＭＢＬ０〜ＭＢＬ３の途中には、ゲート電圧を／ＹＳ０〜／ＹＳ３のいずれかとする第２のトランジスタ５０２がそれぞれ接続されている。なお、第２のトランジスタ５０２がオンすると、そのトランジスタ５０１のソースに接続された電圧ＢＬＶＳがメインビット線ＭＢＬに供給されるようになっている。この電圧ＢＬＶＳは、動作モードに応じてＶｄｄまたは０Ｖに設定される。
【００６７】
Ｙパス回路４００には、第２選択ゲート５１０がさらに設けられている。この第２選択ゲート５１０は、例えばＩ／Ｏ用ブロック列２１４［０］とその隣のＩ／Ｏ用ブロック列２１４［１］の境界に位置するメインビット線ＭＢＬ０を、Ｉ／Ｏ用ブロック列２１４［０］に対応して設けられたラッチ回路４２０に接続／非接続するためのものである。この第２選択ゲート５１０は、行方向にて隣り合う（ｉ）番目と（ｉ＋１）番目のブロック列とに配置される一対のツインメモリセル１００，１００間の接続線６００に接続されてブロック領域間の境界に位置するメインビット線、つまりメインビット線ＭＢＬ０に接続されている。この第２選択ゲート５１０にはゲート電圧ＹＳ４が供給される。
【００６８】
ここで、一つのＩ／Ｏ用ブロック列２１４内の８つのセルＣ０〜Ｃ７のいずれかが選択セルとして選択されたデータリード時の各所の電圧を表１に示す。
【００６９】
【表１】
0003821032.tif 000002
【００７０】
表１は、リバースリード動作時の各所の電圧を示しており、例えば選択セルＣ３からデータを読み出すには、対向セルＣ２に接続されたメインビット線ＭＢＬ１に接続された第１選択ゲート５０１のみをオンさせるように、その第１選択ゲート５０１のゲート電圧ＹＳ１のみが電圧Ｖｄｄに設定され、他のゲート電圧ＹＳ０，ＹＳ２〜ＶＳ４は０Ｖとなっている。
【００７１】
ここで、第２選択ゲート５１０は、選択セルＣ６からデータをリバースリードする場合にのみオンされる。リバースリード動作では、例えばＩ／Ｏ用ブロック列２１４［０］に属する選択セルＣ６のデータに基づき、Ｉ／Ｏ用ブロック列２１４［１］に属するメインビット線ＭＢＬ０に電流が流れる。このとき、表１に示すように、ＹＳ０＝０Ｖ，／ＹＳ０＝０Ｖ，ＹＳ４＝Ｖｄｄなので、メインビット線ＭＢＬ０に接続されている第２選択ゲート５１０のみがオンされる。よって、Ｉ／Ｏ用ブロック列２１４［１］のメインビット線ＭＢＬ０と、ラッチ回路４２０とが接続される。ラッチ回路４２０がセンスアンプを内蔵していれば、メインビット線ＭＢＬ０に流れる電流をセンシングすることができる。
【００７２】
また、この選択セルＣ６からデータリードする場合には、Ｉ／Ｏ用ブロック列２１４［０］のコントロールゲート線ＣＧ２，ＣＧ３をそれぞれ０Ｖ，１．５Ｖに設定すると共に、Ｉ／Ｏ用ブロック列２１４［１］のコントロールゲート線ＣＧ０，ＣＧ１をそれぞれ３Ｖ，０Ｖに設定している。
【００７３】
このように、Ｉ／Ｏ用ブロック列２１４［０］に属する選択セルＣ６からデータリードするときに、その隣のＩ／Ｏ用ブロック列２１４［１］に属するビット線、コントロールゲート線を使用して、リード動作を行うことが分かる。
【００７４】
なお、表１とは異なり、フォワードリード動作を行う場合には、選択セルＣ７からデータリードする際に第２選択ゲート５１０がオンされ、メインビット線ＭＢＬ０に流れる電流をＩ／Ｏ０にてセンシングすればよい。
【００７５】
次に、１ブロック領域２１４内の８つのセルＣ０〜Ｃ７のいずれかが選択セルとして選択されたデータプログラム時の各所の電圧を表２に示す。
【００７６】
【表２】
0003821032.tif 000003
【００７７】
表２に示すように、電圧ＹＳ４が７Ｖとなって第２選択ゲート５１０がオンする場合とは、選択セルＣ７へのデータプログラムを実施する場合である。この場合、選択セルＣ７は、メインビット線ＢＬ０、第２選択ゲート５１０を介してラッチ回路４２０に接続され、メインビット線ＭＢＬ０にプログラム用ビット線電圧が供給される。
【００７８】
この動作時にも、例えばＩ／Ｏ用ブロック列２１４［０］のコントロールゲート線ＣＧ２，ＣＧ３がそれぞれ０Ｖ，２．５Ｖと設定され、その隣のＩ／Ｏ用ブロック列２１４［１］のコントロールゲート線ＣＧ０，ＣＧ１がそれぞれ５．５Ｖ，０Ｖに設定される。
【００７９】
このように、Ｉ／Ｏ用ブロック列２１４［０］に属する選択セルＣ６をデータプログラムするときに、その隣のＩ／Ｏ用ブロック列２１４［１］に属するメインビット線、コントロールゲート線を使用して、プログラム動作を行うことが分かる。
【００８０】
なお、データイレース時には１セクタ内の電圧設定はブロック領域間で同一となるので、下記の表３に示すような電圧設定となる。
【００８１】
【表３】
0003821032.tif 000004
【００８２】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００８３】
例えば、不揮発性メモリ素子１０８Ａ，１０８Ｂの構造については、ＭＯＮＯＳ構造に限定されるものではない。１つのワードゲート１０４と第１，第２のコントロールゲート１０６Ａ，１０６Ｂにより、２箇所にて独立して電荷をトラップできる他の種々のツインメモリセルを用いた不揮発性半導体記憶装置に、本発明を適用することができる。
【００８４】
また、上述の実施形態では、セクタ領域の分割数、ラージブロック、スモールブロックの分割数及びスモールメモリブロック内のメモリセル数については一例であり、他の種々の変形実施が可能である。
【００８５】
また、図７では隣り合うＩ／Ｏ用ブロック列２１４，２１４でメインビット線ＭＢＬ０を共用するために第２選択ゲート５１０を設けたが、隣り合うＩ／Ｏ用ブロック列２１４，２１４間にダミーセル１０１を設け、メインビット線ＭＭＬ０を共用しないようにすれば、第２選択ゲート１０１は不要である。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る不揮発性半導体記憶装置に用いられるメモリセルの断面図である。
【図２】図２（Ａ）は図１に示す不揮発性半導体記憶装置全体の平面レイアウト図、図２（Ｂ）は図２（Ａ）中の２つのセクタ領域の平面図、図２（Ｃ）は図２（Ｂ）中の一つのメモリブロックの平面図、図２（Ｄ）は図２（Ｃ）中の一つのラージブロックの平面図、図２（Ｅ）は図２（Ｄ）中の一つのスモールブロックの平面図である。
【図３】１セクタ領域内に配置されるメイン・サブローカルコントロールゲート線とスモールメモリブロックとの関係を示す概略説明図である。
【図４】図２（Ｅ）及び図３に示すスモールメモリブロックの回路図である。
【図５】同一行のスモールメモリブロック及びその周辺回路の概略説明図である。
【図６】Ｉ／Ｏ端子とメモリセルアレイの関係を示す概略説明図である。
【図７】図６中のＩ／Ｏ０に接続される回路の概略説明図である。
【符号の説明】
１００  ツインメモリセル
１０２  Ｐ型ウェル
１０４  ワードゲート
１０６Ａ，１０６Ｂ  コントロールゲート（線）
１０８Ａ，１０８Ｂ  不揮発性メモリ素子（ＭＯＮＯＳメモリ素子）
１０９  ＯＮＯ膜
１１０  不純物層（ビット線）
２００  メモリセルアレイ領域
２０１  グローバルワード線デコーダ
２１０  セクタ領域
２１２  ラージブロック
２１３−０〜２１３−１２７  縦ブロック列
２１４  メモリブロック
２１５  スモールブロック
２１６  スモールメモリブロック
２１７Ａ，２１７Ｂ  ビット線選択トランジスタ
４００  Ｙパス回路
４１０  ラッチ＆スイッチ回路
４２０  ラッチ回路
５０１  第１選択ゲート
５１０  第２選択ゲート
５２０  ラッチ選択ゲート
ＷＬ  ワード線
ＧＷＬ  グローバルワード線
ＢＬ  ビット線
ＳＢＬ  サブビット線（不純物層）
ＭＢＬ  メインビット線
ＳＣＧ  サブコントロールゲート線
ＭＣＧ  メインコントロールゲート線
ＣＧＤＲＶ  コントロールゲート線ドライバ
ＷＬＤＲＶ  ワード線ドライバ
ＢＳＤＲＶ  ビット線選択ドライバ
【図１】
0003821032.tif 000005
【図２】
0003821032.tif 000006
【図３】
0003821032.tif 000007
【図４】
0003821032.tif 000008
【図５】
0003821032.tif 000009
【図６】
0003821032.tif 000010
【図７】
0003821032.tif 000011