(57)【特許請求の範囲】
【請求項１】
各々入力を反転させる機能を有し、かつ直接又は間接に縦続接続された第１、第２及び第３の論理回路と、
外部から与えられた信号を前記第１の論理回路へ供給するための信号入力端子と、
外部から電源端子を介して与えられた正の電源電圧を前記第１、第２及び第３の論理回路へ供給することのできる電源線と、
外部から前記信号入力端子に与えられたサージ電荷を、前記電源端子を介さずに、前記第３の論理回路が直接接続された前記電源線へ導くことのできる経路を有する入力保護回路と、
外部から接地端子を介して与えられた接地電圧を前記第１、第２及び第３の論理回路へ供給することのできる接地線と、
前記第２の論理回路の出力部と前記第３の論理回路の入力部との間の接続部に介在して、前記入力保護回路により前記電源線へ導かれて当該電源線から前記第２の論理回路を介して前記接続部に導出されたサージ電荷を前記接地線へ導くことのできる経路を有する内部保護回路とを備えたことを特徴とする半導体装置。
【請求項２】
各々入力を反転させる機能を有し、かつ直接又は間接に縦続接続された第１、第２及び第３の論理回路と、
外部から与えられた信号を前記第１の論理回路へ供給するための信号入力端子と、
外部から電源端子を介して与えられた正の電源電圧を前記第１、第２及び第３の論理回路へ供給することのできる電源線と、
外部から前記信号入力端子に与えられたサージ電荷を前記電源線へ導くことのできる経路を有する入力保護回路と、
外部から接地端子を介して与えられた接地電圧を前記第１、第２及び第３の論理回路へ供給することのできる接地線と、
前記第２の論理回路の出力部と前記第３の論理回路の入力部との間の接続部に介在して、前記入力保護回路により前記電源線へ導かれて当該電源線から前記第２の論理回路を介して前記接続部に導出されたサージ電荷を前記接地線へ導くことのできる経路を有する内部保護回路とを備え、
前記内部保護回路の前記経路は、前記内部保護回路を構成するトランジスタ又は寄生トランジスタのブレークダウンによって形成されることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１及び第２の論理回路は、各々ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとで構成されたインバータであることを特徴とする半導体装置。
【請求項４】
請求項１又は２に記載の半導体装置において、
前記入力保護回路は、ダイオード、ＭＯＳトランジスタ、バイポーラトランジスタのうちのいずれかで構成されたことを特徴とする半導体装置。
【請求項５】
請求項１又は２に記載の半導体装置において、
前記内部保護回路は、前記接地線に接続された第１導電型の半導体基板と、前記半導体基板に接した第２導電型の半導体領域と、前記半導体領域内にあって前記半導体基板上に形成された第１導電型の拡散抵抗とを備え、
前記拡散抵抗の少なくとも一端を、前記第２の論理回路の出力部と前記第３の論理回路の入力部との間の接続部に接続したことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記内部保護回路は、
前記接地線に接続されたＰ型領域と、
前記Ｐ型領域に接するように形成されたＮ型領域と、
前記Ｎ型領域内に拡散形成され、かつ前記第２の論理回路の出力部と前記第３の論理回路の入力部との間の接続部に介在したＰ型拡散領域とを備えたことを特徴とする半導体装置。
【請求項７】
請求項１又は２に記載の半導体装置において、
前記内部保護回路は、前記第２の論理回路の出力部と前記接地線との間の接続部に介在したバイポーラトランジスタを備えたことを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記バイポーラトランジスタは、前記第２の論理回路の出力部に接続されたコレクタと、ベースと、前記接地線に接続されたエミッタとを有するＮＰＮトランジスタであることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記内部保護回路は、
前記第２の論理回路の出力部に接続されたＮ型拡散コレクタ領域と、
前記Ｎ型拡散コレクタ領域に隣接して形成されたＰ型拡散ベース領域と、
前記Ｐ型拡散ベース領域内に拡散形成され、かつ前記接地線に接続されたＮ型拡散エミッタ領域とを備えたことを特徴とする半導体装置。
【請求項１０】
請求項８記載の半導体装置において、
前記ＮＰＮトランジスタのベースと前記接地線との間の接続部に介在した抵抗を更に備えたことを特徴とする半導体装置。
【請求項１１】
請求項９記載の半導体装置において、
前記Ｐ型拡散ベース領域と前記接地線との間の接続部に介在したＰ型拡散抵抗領域を更に備えたことを特徴とする半導体装置。
【請求項１２】
請求項１又は２に記載の半導体装置において、
前記内部保護回路は、前記第２の論理回路の出力部と前記接地線との間の接続部に介在したＭＯＳトランジスタを備えたことを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記ＭＯＳトランジスタは、前記第２の論理回路の出力部に接続されたドレインと、前記接地線に接続されたゲート及びソースとを有するＮチャネルＭＯＳトランジスタであることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記内部保護回路は、
Ｐ型領域と、
前記Ｐ型領域内に拡散形成され、かつ前記第２の論理回路の出力部に接続されたＮ型拡散ドレイン領域と、
前記接地線に接続されたゲート電極と、
前記Ｐ型領域内に拡散形成され、かつ前記接地線に接続されたＮ型拡散ソース領域とを備えたことを特徴とする半導体装置。
【請求項１５】
各々入力を反転させる機能を有し、かつ直接又は間接に縦続接続された第１、第２及び第３の論理回路と、
外部から与えられた信号を前記第１の論理回路へ供給するための信号入力端子と、
外部から電源端子を介して与えられた正の電源電圧を前記第１、第２及び第３の論理回路へ供給することのできる電源線と、
外部から前記信号入力端子に与えられたサージ電荷を前記電源線へ導くことのできる経路を有する入力保護回路と、
外部から接地端子を介して与えられた接地電圧を前記第１、第２及び第３の論理回路へ供給することのできる接地線と、
前記接地線に接続された第１導電型の半導体基板と、
前記第２の論理回路の出力部と前記第３の論理回路の入力部との間の接続部に介在して、前記入力保護回路により前記電源線へ導かれて当該電源線から前記第２の論理回路を介して前記接続部に導出されたサージ電荷を前記接地線へ導くことのできる経路を有する内部保護回路とを備えた半導体装置の形成方法であって、
前記内部保護回路を、前記半導体基板上に第２導電型の第１半導体領域を形成する工程と、前記第１半導体領域内に第１導電型の第２半導体領域を拡散形成する工程と、前記第２半導体領域を前記第２の論理回路の出力部と前記第３の論理回路の入力部との間に介在させる工程とで形成することを特徴とする半導体装置の形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の静電破壊を防止するための回路技術に関するものである。
【０００２】
【従来の技術】
外部から信号入力端子に与えられた正のサージ電荷を電源線へ導くための第１の入力保護回路と、外部から当該信号入力端子に与えられた負のサージ電荷を接地線へ導くための第２の入力保護回路とを有する半導体装置（半導体集積回路）が知られている。第１及び第２の入力保護回路は、各々ダイオード、ＭＯＳトランジスタ、バイポーラトランジスタのうちのいずれかで構成される（特許文献１参照）。
【０００３】
【特許文献１】
特開平９−１３９４６６号公報
【０００４】
【発明が解決しようとする課題】
縦続接続された多数のインバータにより、例えば遅延回路を構成することができる。各インバータは、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとで構成される。このような遅延回路を持つ半導体装置に上記第１及び第２の入力保護回路を採用すれば、信号入力端子にサージ電荷が与えられても、当該信号入力端子に直結された初段のインバータはゲート絶縁破壊を免れることができる。ただし、例えば当該半導体装置を搭載すべき機器の組立ラインにおいて、電源端子及び接地端子が開放された状態（無電圧状態）で正のサージ電荷が信号入力端子に与えられると、内部のインバータにゲート絶縁破壊が生じることがあった。
【０００５】
本発明の目的は、半導体装置の耐サージ性能を向上させることにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明は、各々入力を反転させる機能を有しかつ直接又は間接に縦続接続された第１、第２及び第３の論理回路を備えた半導体装置において、第２の論理回路の出力部と第３の論理回路の入力部との間の接続部に内部保護回路を介在させ、入力保護回路により電源線へ導かれて当該電源線から第２の論理回路を介して第３の論理回路の入力部に導出されたサージ電荷を接地線へ導くことのできる経路を前記内部保護回路が有することとしたものである。内部保護回路におけるサージ電荷放電経路は、当該内部保護回路を構成するトランジスタ又は寄生トランジスタのブレークダウンによって形成される。
【０００７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【０００８】
図１は、本発明に係る半導体装置の構成例を示す回路図である。図１の半導体装置は、信号入力端子１０と、電源端子２０と、接地端子３０と、信号入力線１１と、電源線２１と、接地線３１と、第１の入力保護回路５０と、第２の入力保護回路６０と、第１のインバータ１００と、第２のインバータ２００と、内部保護回路２５０と、第３のインバータ３００とを備えている。
【０００９】
第１、第２及び第３のインバータ１００，２００，３００は、縦続接続されている。第１のインバータ１００は、ＰチャネルＭＯＳトランジスタ１０１とＮチャネルＭＯＳトランジスタ１０２とで構成されたＣＭＯＳインバータである。１０３は、第１のインバータ１００の出力線である。第２のインバータ２００もまた、ＰチャネルＭＯＳトランジスタ２０１とＮチャネルＭＯＳトランジスタ２０２とで構成されたＣＭＯＳインバータである。２０３は、第２のインバータ２００の出力線である。第３のインバータ３００もまた、ＰチャネルＭＯＳトランジスタ３０１とＮチャネルＭＯＳトランジスタ３０２とで構成されたＣＭＯＳインバータである。３０３は、第３のインバータ３００の出力線である。
【００１０】
信号入力線１１は、外部から信号入力端子１０を介して与えられた信号を第１のインバータ１００へ供給する。電源線２０は、外部から電源端子２０を介して与えられた正の電源電圧を第１、第２及び第３のインバータ１００，２００，３００へ供給する。接地線３１は、外部から接地端子３０を介して与えられた接地電圧を第１、第２及び第３のインバータ１００，２００，３００へ供給する。
【００１１】
第１の入力保護回路５０は、外部から信号入力端子１０に与えられた正のサージ電荷を電源線２１へ導くように、ダイオード５１で構成されている。第２の入力保護回路６０は、外部から信号入力端子１０に与えられた負のサージ電荷を接地線３１へ導くように、ダイオード６１で構成されている。内部保護回路２５０は、第１の入力保護回路５０により電源線２１へ導かれて第２のインバータ２００中のＰチャネルＭＯＳトランジスタ２０１から第３のインバータ３００へ向けて流出した正のサージ電荷を接地線３１へ導くための回路であって、第２のインバータ２００の出力部と第３のインバータ３００の入力部との間の接続部に介在するように半導体基板上に形成された拡散抵抗２５１を備えている。２５２は、第３のインバータ３００の入力線である。
【００１２】
図２は、図１の半導体装置の部分断面図である。第２のインバータ２００と、内部保護回路２５０と、第３のインバータ３００とがＰ型基板７０上に形成されている。７１及び７２は、それぞれＰ型分離領域である。ＰチャネルＭＯＳトランジスタ２０１は、各々Ｎ型ウェル領域２１１に形成されたＰ型拡散ソース領域２１２と、Ｐ型拡散ドレイン領域２１３と、ポリシリコンゲート電極２１４とにより構成されている。ＮチャネルＭＯＳトランジスタ２０２は、各々Ｐ型ウェル領域２２１に形成されたＮ型拡散ソース領域２２２と、Ｎ型拡散ドレイン領域２２３と、ポリシリコンゲート電極２２４とにより構成されている。Ｐ型拡散抵抗２５１は、Ｎ型エピタキシャル領域２６１にＰ型拡散抵抗領域２６２を形成することにより構成されている。したがって、Ｐ型拡散抵抗領域２６２をエミッタ、Ｎ型エピタキシャル領域２６１をベース、Ｐ型基板７０をコレクタとする寄生のＰＮＰトランジスタが形成される。しかも、Ｐ型基板７０及びＰ型分離領域７２は、接地線３１に接続されている。ＰチャネルＭＯＳトランジスタ３０１は、各々Ｎ型ウェル領域３１１に形成されたＰ型拡散ソース領域３１２と、Ｐ型拡散ドレイン領域３１３と、ポリシリコンゲート電極３１４とにより構成されている。ＮチャネルＭＯＳトランジスタ３０２は、各々Ｐ型ウェル領域３２１に形成されたＮ型拡散ソース領域３２２と、Ｎ型拡散ドレイン領域３２３と、ポリシリコンゲート電極３２４とにより構成されている。
【００１３】
図１及び図２に示した構成を有する半導体装置によれば、電源端子２０及び接地端子３０が開放された状態で信号入力端子１０に正のサージ電荷が与えられると、このサージ電荷を第１の入力保護回路５０が電源線２１へと導く。これにより、第１のインバータ１００のゲート絶縁が保護される。ただし、正のサージ電荷が電源線２１へ流入することにより、あたかも外部から電源電圧が電源端子２０に印加されたのと同じ状態になる。したがって、第１及び第２のインバータ１００，２００は入力反転動作をする。ここで、信号入力端子１０に接続された信号入力線１１がＨ（ハイ）レベルであるから、第１インバータ出力線１０３はＬ（ロー）レベル、第２インバータ出力線２０３はＨ（ハイ）レベルとなる。つまり、第２のインバータ２００中のＰチャネルＭＯＳトランジスタ２０１が導通する。その結果、電源線２１から正のサージ電荷がＰチャネルＭＯＳトランジスタ２０１を介して第２インバータ出力線２０３へ流出する。ここで、Ｐ型拡散抵抗領域２６２と、Ｎ型エピタキシャル領域２６１と、Ｐ型基板７０とで形成された寄生ＰＮＰトランジスタのコレクタ・エミッタ間のブレークダウン電圧をＢＶＣＥＯ（ベース回路が開放）とすると、第２インバータ出力線２０３に接続されたＰ型拡散抵抗領域２６２の電位がＢＶＣＥＯを上回った時点で当該寄生ＰＮＰトランジスタがブレークダウンする結果、サージ電荷が接地線３１へバイパスされる。これにより、第３のインバータ３００のゲート絶縁が保護される。
【００１４】
電源端子２０及び接地端子３０が開放された状態で信号入力端子１０に負のサージ電荷が与えられた場合には、このサージ電荷を第２の入力保護回路６０が接地線３１へと導く。これにより、第１のインバータ１００のゲート絶縁が保護される。しかも、第１及び第２のインバータ１００，２００が入力反転動作をすることはないので、第３のインバータ３００にゲート絶縁破壊の問題が生じることはない。
【００１５】
なお、上記Ｐ型拡散抵抗２５１に代えてＮ型拡散抵抗を採用することも可能である。
【００１６】
図３は、本発明に係る半導体装置の他の構成例を示す回路図である。図３中の内部保護回路２５０は、第２のインバータ２００の出力部と接地線３１との間の接続部に介在したＮＰＮトランジスタ２５３を備えている。このＮＰＮトランジスタ２５３のコレクタは第２インバータ出力線２０３に、エミッタは直接接地線３１に、ベースはＰ型拡散抵抗２５４を介して接地線３１にそれぞれ接続されている。
【００１７】
図４は、図３の半導体装置の部分断面図である。ＮＰＮトランジスタ２５３と、Ｐ型拡散抵抗２５４とがＰ型基板７０上に形成されている。２７１はＰ型分離領域である。ＮＰＮトランジスタ２５３は、各々Ｎ型エピタキシャル領域２７２に形成されたＮ型拡散コレクタ領域２７３と、Ｐ型拡散ベース領域２７４と、Ｎ型拡散エミッタ領域２７５とにより構成されている。Ｐ型拡散抵抗２５４は、Ｎ型エピタキシャル領域２７６にＰ型拡散抵抗領域２７７を形成することにより構成されている。２７８はベース配線である。
【００１８】
図３及び図４に示した構成を有する半導体装置でも、電源端子２０及び接地端子３０が開放された状態で信号入力端子１０に正のサージ電荷が与えられると、このサージ電荷が第１の入力保護回路５０を経由して電源線２１へ流入し、この電源線２１から正のサージ電荷がＰチャネルＭＯＳトランジスタ２０１を介して第２インバータ出力線２０３へ流出する。ここで、ＮＰＮトランジスタ２５３のコレクタ・エミッタ間のブレークダウン電圧をＢＶＣＥＲ（ベース回路が抵抗接地）とすると、第２インバータ出力線２０３に接続されたＮ型拡散コレクタ領域２７３の電位がＢＶＣＥＲを上回った時点で当該ＮＰＮトランジスタ２５３がブレークダウンする結果、サージ電荷が接地線３１へバイパスされる。これにより、第３のインバータ３００のゲート絶縁が保護される。
【００１９】
なお、上記ＮＰＮトランジスタ２５３に代えてＰＮＰトランジスタを採用することも可能である。
【００２０】
図５は、本発明に係る半導体装置の更に他の構成例を示す回路図である。図５中の内部保護回路２５０は、第２のインバータ２００の出力部と接地線３１との間の接続部に介在したＮチャネルＭＯＳトランジスタ２５５を備えている。このＮチャネルＭＯＳトランジスタ２５５のドレインは第２インバータ出力線２０３に、ゲート及びソースは接地線３１にそれぞれ接続されている。
【００２１】
図６は、図５の半導体装置の部分断面図である。ＮチャネルＭＯＳトランジスタ２５５は、各々Ｐ型ウェル領域２８１に形成されたＮ型拡散ソース領域２８２と、Ｎ型拡散ドレイン領域２８３と、ポリシリコンゲート電極２８４とにより構成されている。
【００２２】
図５及び図６に示した構成を有する半導体装置でも、電源端子２０及び接地端子３０が開放された状態で信号入力端子１０に正のサージ電荷が与えられると、このサージ電荷が第１の入力保護回路５０を経由して電源線２１へ流入し、この電源線２１から正のサージ電荷がＰチャネルＭＯＳトランジスタ２０１を介して第２インバータ出力線２０３へ流出する。ここで、ＮチャネルＭＯＳトランジスタ２５５のドレイン・ソース間のブレークダウン電圧をＢＶＤＳとすると、第２インバータ出力線２０３に接続されたＮ型拡散ドレイン領域２８３の電位がＢＶＤＳを上回った時点で当該ＮチャネルＭＯＳトランジスタ２５５がブレークダウンする結果、サージ電荷が接地線３１へバイパスされる。これにより、第３のインバータ３００のゲート絶縁が保護される。
【００２３】
なお、上記ＮチャネルＭＯＳトランジスタ２５５に代えてＰチャネルＭＯＳトランジスタを採用することも可能である。
【００２４】
上記図１、図３及び図５中の第１及び第２の入力保護回路５０，６０がダイオード構成に限らないことは言うまでもない。図７によれば、第１の入力保護回路５０がＰチャネルＭＯＳトランジスタ５２により、第２の入力保護回路６０がＮチャネルＭＯＳトランジスタ６２によりそれぞれ構成される。また図８によれば、第１の入力保護回路５０がＮＰＮトランジスタ５３により、第２の入力保護回路６０が他のＮＰＮトランジスタ６３によりそれぞれ構成される。これらＮＰＮトランジスタ５３，６３のうちの少なくとも一方をＰＮＰトランジスタに置き換えることも可能である。
【００２５】
また、以上の説明においては第２のインバータ２００の出力部と第３のインバータ３００の入力部との間に内部保護回路２５０を挿入するものとしたが、必要に応じて更に後段の奇数段目のインバータの入力部に同様の内部保護回路を設けてもよい。インバータ１００，２００，３００に限らず、ＮＡＮＤゲート、ＮＯＲゲート等の、各々入力を反転させる機能を有する複数の論理回路が縦続接続された場合にも、本発明を適用できる。
【００２６】
【発明の効果】
以上説明してきたとおり、本発明によれば、各々入力を反転させる機能を有しかつ直接又は間接に縦続接続された第１、第２及び第３の論理回路を備えた半導体装置において、第２の論理回路の出力部と第３の論理回路の入力部との間の接続部に介在して、入力保護回路により電源線へ導出されたサージ電荷に起因した前記接続部の電荷を接地線へ導く経路を有する内部保護回路を更に備えることとしたので、半導体装置の耐サージ性能が向上する。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の構成例を示す回路図である。
【図２】図１の半導体装置の部分断面図である。
【図３】本発明に係る半導体装置の他の構成例を示す回路図である。
【図４】図３の半導体装置の部分断面図である。
【図５】本発明に係る半導体装置の更に他の構成例を示す回路図である。
【図６】図５の半導体装置の部分断面図である。
【図７】図１、図３及び図５の変形例を示す回路図である。
【図８】図１、図３及び図５の他の変形例を示す回路図である。
【符号の説明】
１０  信号入力端子
１１  信号入力線
２０  電源端子
２１  電源線
３０  接地端子
３１  接地線
５０  第１の入力保護回路
５１  ダイオード
５２  ＰチャネルＭＯＳトランジスタ
５３  ＮＰＮトランジスタ
６０  第２の入力保護回路
６１  ダイオード
６２  ＮチャネルＭＯＳトランジスタ
６３  ＮＰＮトランジスタ
７０  Ｐ型基板
７１  Ｐ型分離領域
７２  Ｐ型分離領域
１００  第１のインバータ
１０１  ＰチャネルＭＯＳトランジスタ
１０２  ＮチャネルＭＯＳトランジスタ
１０３  第１インバータ出力線
２００  第２のインバータ
２０１  ＰチャネルＭＯＳトランジスタ
２０２  ＮチャネルＭＯＳトランジスタ
２０３  第２インバータ出力線
２１１  Ｎ型ウェル領域
２１２  Ｐ型拡散ソース領域
２１３  Ｐ型拡散ドレイン領域
２１４  ポリシリコンゲート電極
２２１  Ｐ型ウェル領域
２２２  Ｎ型拡散ソース領域
２２３  Ｎ型拡散ドレイン領域
２２４  ポリシリコンゲート電極
２５０  内部保護回路
２５１  Ｐ型拡散抵抗
２５２  第３インバータ入力線
２５３  ＮＰＮトランジスタ
２５４  Ｐ型拡散抵抗
２５５  ＮチャネルＭＯＳトランジスタ
２６１  Ｎ型エピタキシャル領域
２６２  Ｐ型拡散抵抗領域
２７１  Ｐ型分離領域
２７２  Ｎ型エピタキシャル領域
２７３  Ｎ型拡散コレクタ領域
２７４  Ｐ型拡散ベース領域
２７５  Ｎ型拡散エミッタ領域
２７６  Ｎ型エピタキシャル領域
２７７  Ｐ型拡散抵抗領域
２７８  ベース配線
２８１  Ｐ型ウェル領域
２８２  Ｎ型拡散ソース領域
２８３  Ｎ型拡散ドレイン領域
２８４  ポリシリコンゲート電極
３００  第３のインバータ
３０１  ＰチャネルＭＯＳトランジスタ
３０２  ＮチャネルＭＯＳトランジスタ
３０３  第３インバータ出力線
３１１  Ｎ型ウェル領域
３１２  Ｐ型拡散ソース領域
３１３  Ｐ型拡散ドレイン領域
３１４  ポリシリコンゲート電極
３２１  Ｐ型ウェル領域
３２２  Ｎ型拡散ソース領域
３２３  Ｎ型拡散ドレイン領域
３２４  ポリシリコンゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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