(57)【特許請求の範囲】
【請求項１】
表示データのビット数に応じた複数種の階調表示用の電圧を生成する基準電圧発生手段と、
上記複数種の階調表示用の電圧から、上記表示データに応じた電圧を選択して階調表示素子に出力する選択手段とを備えた階調表示用電圧発生装置において、
上記基準電圧発生手段の出力段と選択手段の入力段との間には、
上記基準電圧発生手段より低出力インピーダンスな一つのバッファ手段と、
上記基準電圧発生手段の出力段、バッファ手段、並びに選択手段の入力段の３者間の接続状態を切り換えることにより、上記階調表示用の電圧それぞれを基準電圧発生手段から選択手段に出力する際に、バッファ手段を介して行うか、または介さずに行うかを選択可能とするスイッチング手段とが設けられており、
上記基準電圧発生手段の出力段には、各階調表示用の電圧を別々に出力するために、該階調表示用の電圧の種類数と同数の出力端子が設けられており、
さらに、上記階調表示素子の階調表示の状態に応じて、上記バッファ手段の入力が上記
出力端子それぞれに時分割で接続されるように上記スイッチング手段の切り換え動作を制御する制御手段Ａを含み、
上記制御手段Ａを介して上記スイッチング手段の切り換え動作を制御することにより、
上記バッファ手段の入力に時分割で接続される上記出力端子を、電圧レベルの低い階調表示用の電圧を出力する出力端子から、順次電圧レベルのより高い階調表示用の電圧を出力する出力端子へと切り換える、または、電圧レベルの高い階調表示用の電圧を出力する出力端子から、順次電圧レベルのより低い階調表示用の電圧を出力する出力端子へと切り換えることを特徴とする階調表示用電圧発生装置。
【請求項２】
上記選択手段の入力段には、複数の入力端子が設けられており、
上記制御手段Ａは、階調表示の状態に応じて、上記バッファ手段の出力が上記入力端子の１つ以上と同時に接続されるように上記スイッチング手段を切り換えて、この入力端子に上記階調表示用の電圧のいずれか一つを供給し、
次いで、上記バッファ手段の出力に接続された上記入力端子の電位が、供給されている階調表示用の電圧の電圧レベルに到達すると、該電圧レベルに到達した入力端子をバッファ手段の出力から切り離し、この階調表示用の電圧をバッファ手段を介さず供給するように上記スイッチング手段を切り換えることを特徴とする請求項１に記載の階調表示用電圧発生装置。
【請求項３】
上記基準電圧発生手段を複数個備え、これら基準電圧発生手段が生成する上記複数種の階調表示用の電圧は、基準電圧発生手段毎に異なっており、さらに、使用する基準電圧発生手段を切り換える切換手段と、
上記階調表示素子の階調表示の状態に応じて、上記切換手段の切り換え動作を制御する制御手段Ｂとを含んでなることを特徴とする請求項１または２に記載の階調表示用電圧発生装置。
【請求項４】
表示データのビット数に応じた複数種の階調表示用の電圧を生成する基準電圧発生手段と、
上記複数種の階調表示用の電圧から、上記表示データに応じた電圧を選択して階調表示素子に出力する選択手段とを備えた階調表示用電圧発生装置において、
上記基準電圧発生手段の出力段には、各階調表示用の電圧を別々に出力するために、該階調表示用の電圧の種類数と同数の出力端子が複数のブロックに分けて設けられており、
上記各ブロックの出力端子と上記選択手段の入力段との間には、
上記基準電圧発生手段より低出力インピーダンスな一つのバッファ手段と、
上記各ブロックの出力端子、バッファ手段、並びに選択手段の入力段の３者間の接続状態を切り換えることにより、上記階調表示用の電圧それぞれを上記各ブロックから選択手段に出力する際に、バッファ手段を介して行うか、または介さずに行うかを選択可能とするスイッチング手段とが設けられており、
さらに、上記階調表示素子の階調表示の状態に応じて、上記各バッファ手段の入力が上記各ブロックの出力端子それぞれに時分割で接続されるように上記スイッチング手段の切り換え動作を制御する制御手段Ａを含み、
上記制御手段Ａを介して上記スイッチング手段の切り換え動作を制御することにより、
上記各バッファ手段の入力に時分割で接続される上記各ブロックの出力端子を、電圧レベルの低い階調表示用の電圧を出力する出力端子から、順次電圧レベルのより高い階調表示用の電圧を出力する出力端子へと切り換える、または、電圧レベルの高い階調表示用の電圧を出力する出力端子から、順次電圧レベルのより低い階調表示用の電圧を出力する出力端子へと切り換えることを特徴とする階調表示用電圧発生装置。
【請求項５】
上記基準電圧発生手段は、２種の参照電圧のみが入力可能に構成されており、上記２種の参照電圧から上記複数種の階調表示用の電圧を生成することを特徴とする請求項１ないし４のいずれか一項に記載の階調表示用電圧発生装置。
【請求項６】
表示データのビット数に応じた複数種の階調表示用の電圧を生成する基準電圧発生手段と、
上記複数種の階調表示用の電圧から、上記表示データに応じた電圧を選択して階調表示素子に出力する選択手段とを備えた階調表示用電圧発生装置において、
上記基準電圧発生手段よりも低出力インピーダンスで、かつ、上記複数種の階調表示用の電圧を生成するために設けられる一つの電圧発生手段と、
上記複数種の階調表示用の電圧それぞれを、上記基準電圧発生手段から選択手段に出力するか、または、上記低出力インピーダンスな電圧発生手段から選択手段に出力するかを切り換えるスイッチング手段と、
上記階調表示素子の階調表示の状態に応じて、上記スイッチング手段の切り換え動作を制御する制御手段Ａと、を含み、
上記制御手段Ａを介して上記スイッチング手段の切り換え動作を制御することにより、
上記低出力インピーダンスな電圧発生手段から選択手段に出力する上記階調表示用の電圧の種類を時分割で切り換えるとともに、電圧レベルの低い階調表示用の電圧から、順次電圧レベルのより高い階調表示用の電圧へと切り換える、または、電圧レベルの高い階調表示用の電圧から、順次電圧レベルのより低い階調表示用の電圧へと切り換えることを特徴とする階調表示用電圧発生装置。
【請求項７】
上記選択手段の入力段には、複数の入力端子が設けられており、
上記制御手段Ａは、階調表示の状態に応じて、上記低出力インピーダンスな電圧発生手段が上記入力端子の１つ以上と同時に接続されるように上記スイッチング手段を切り換えて、この入力端子に上記階調表示用の電圧のいずれか一つを供給し、
次いで、上記低出力インピーダンスな電圧発生手段に接続された上記入力端子の電位が、供給されている階調表示用の電圧の電圧レベルに到達すると、該電圧レベルに到達した入力端子を低出力インピーダンスな電圧発生手段から切り離し、この階調表示用の電圧を上記基準電圧発生手段から供給するように上記スイッチング手段を切り換えることを特徴とする請求項６に記載の階調表示用電圧発生装置。
【請求項８】
上記基準電圧発生手段と一つ以上の電圧発生手段とを含んでなる基準電圧発生ユニットを複数個備え、これら基準電圧発生ユニットが生成する上記複数種の階調表示用の電圧は、基準電圧発生ユニット毎に異なっており、さらに、
使用する基準電圧発生ユニットを切り換える切換手段と、
上記階調表示素子の階調表示の状態に応じて、上記切換手段の切り換え動作を制御する制御手段Ｂとを含んでなることを特徴とする請求項６または７に記載の階調表示用電圧発生装置。
【請求項９】
表示データのビット数に応じた複数種の階調表示用の電圧を生成する基準電圧発生手段と、
上記複数種の階調表示用の電圧から、上記表示データに応じた電圧を選択して階調表示素子に出力する選択手段とを備えた階調表示用電圧発生装置において、
上記基準電圧発生手段の出力段には、各階調表示用の電圧を別々に出力するために、該階調表示用の電圧の種類数と同数の出力端子が複数のブロックに分けて設けられており、かつ
上記各ブロック毎に基準電圧発生手段よりも低出力インピーダンスで、かつ、上記複数種の階調表示用の電圧を生成するために設けられる一つの電圧発生手段と、
上記複数種の階調表示用の電圧それぞれを、上記基準電圧発生手段から選択手段に出力するか、または、上記低出力インピーダンスな電圧発生手段から選択手段に出力するかを切り換えるスイッチング手段と、
上記階調表示素子の階調表示の状態に応じて、上記スイッチング手段の切り換え動作を制御する制御手段Ａと、を含み、
上記制御手段Ａを介して上記スイッチング手段の切り換え動作を制御することにより、
上記低出力インピーダンスな電圧発生手段から選択手段に出力する上記階調表示用の電圧の種類を時分割で切り換えるとともに、電圧レベルの低い階調表示用の電圧から、順次電圧レベルのより高い階調表示用の電圧へと切り換える、または、電圧レベルの高い階調表示用の電圧から、順次電圧レベルのより低い階調表示用の電圧へと切り換えることを特徴とする階調表示用電圧発生装置。
【請求項１０】
上記基準電圧発生手段と一つ以上の電圧発生手段とを含んでなる基準電圧発生ユニットは２種の参照電圧のみが入力可能に構成されており、上記２種の参照電圧から上記複数種の階調表示用の電圧を生成することを特徴とする請求項６ないし９のいずれか一項に記載の階調表示用電圧発生装置。
【請求項１１】
請求項１ないし１０のいずれか一項に記載の階調表示用電圧発生装置と、
上記階調表示用電圧発生装置から階調表示用の電圧が供給されて階調表示を行う階調表示素子とを含んでなることを特徴とする階調表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶パネルやプラズマディスプレイパネルなどの階調表示素子に階調表示用の電圧を供給する階調表示用電圧発生装置と、それを備えた階調表示装置とに関し、特に、抵抗分割回路を含んで構成される階調電源（基準電圧発生回路）から、ＤＡコンバータ（ＤＡ変換回路）等の選択回路を介して階調表示素子の負荷容量を充電する場合に、バッファ回路などの低出力インピーダンス回路を介した急速な充電と、介さない低消費電力な充電とを切り換え実施する階調表示用電圧発生装置と、それを備えた階調表示装置とに関するものである。
【０００２】
【従来の技術】
図１３は、アクティブマトリクス方式の代表例であるＴＦＴ（薄膜トランジスタ）方式の液晶表示装置のブロック構成を示している。
【０００３】
この液晶表示装置は、液晶表示部とそれを駆動する液晶駆動装置（液晶駆動回路）とで構成されている。上記液晶表示部は、ＴＦＴ方式の液晶パネル９０１を備え、該液晶パネル９０１内には、マトリクス状に配置された複数の表示単位素子（画素）と、対向電極（共通電極）９０６とが設けられている。
【０００４】
一方、上記液晶駆動装置は、それぞれＩＣ（Integrated Circuit）チップを含んでなるソースドライバ９０２およびゲートドライバ９０３と、コントローラ９０４と、液晶駆動電源９０５とを備えている。
【０００５】
ソースドライバ９０２やゲートドライバ９０３は、一般的には、所定の配線が形成されたフィルム上に上記ＩＣチップを搭載したＴＣＰ（Tape Carrier Package）などを、液晶パネル９０１の内部から周縁部側に延設されたＩＴＯ（Indium Tin Oxide；インジウムすず酸化物）端子上に実装し、接続したり、上記ＩＣチップをＡＣＦ（Anisotropic Conductive Film ；異方性導電膜）を介して直接、液晶パネル９０１の上記ＩＴＯ端子に熱圧着して実装し、接続する方法などで構成されている。
【０００６】
また、液晶表示装置のより小型化を図るため、上記コントローラ９０４、液晶駆動電源９０５、ソースドライバ９０２、及びゲートドライバ９０３をまとめて１チップで構成したり、２ないし３チップで構成したりすることもある。図１３では、これらの構成を機能別に分離した形で示している。
【０００７】
コントローラ９０４は、図中Ｄで示すデジタル化された表示データ（例えば、赤、緑、青に対応するＲＧＢの各映像信号）、及びＳ１で示す各種制御信号をソースドライバ９０２に出力すると共に、図中Ｓ２で示す各種制御信号をゲートドライバヘ９０３に出力している。ソースドライバ９０２ヘの主な制御信号は、水平同期信号（ラッチ信号Ｌｓ）、スタートパルス信号およびソースドライバ用のクロック信号等がある。一方、ゲートドライバ９０３ヘの主な制御信号は、垂直同期信号やゲートドライバ用のクロック信号等がある。なお、図中、各ＩＣチップ（ゲートドライバＩＣ、及びソースドライバＩＣ）を駆動するための電源は省略している。
【０００８】
また、液晶駆動電源９０５は、ソースドライバ９０２およびゲートドライバ９０３へ液晶パネル表示用電圧（階調表示用電圧を発生させるための参照電圧）を供給するものである。
【０００９】
外部から入力された表示データは、デジタル信号である上記表示データＤとして、コントローラ９０４を通してソースドライバ９０２へ入力される。ソースドライバ９０２は、入力された表示データＤを時分割でサンプリングして内部に記憶し、その後、コントローラ９０４から入力される水平同期信号（ラッチ信号Ｌｓとも言う）に同期するように、上記表示データＤから階調表示用電圧へのＤＡ（デジタル−アナログ）変換を行う。
【００１０】
そして、ソースドライバ９０２は、ＤＡ変換によって得られた階調表示用のアナログ電圧（階調表示用電圧）を、その液晶駆動電圧出力端子から、液晶パネル９０１内に設けられた対応するソース信号ライン１００４（図１４参照）に出力する。
【００１１】
次に、上記液晶パネル９０１の構成について、図１４に基づいて説明する。液晶パネル９０１には、画素電極１００１、画素容量１００２、画素への電圧印加をオン／オフするスイッチング素子としてのＴＦＴ１００３、ソース信号ライン１００４、ゲート信号ライン１００５、並びに、液晶パネルの対向電極１００６（図１３の対向電極９０６に相当）が設けられている。なお、図中、Ａで示す領域が１画素分の表示単位素子に相当する。
【００１２】
ソース信号ライン１００４には、対象とする各画素に表示される明るさに応じた強度の階調表示用電圧が、図１３に示すソースドライバ９０２から与えられる。一方、ゲート信号ライン１００５それぞれには、図１３に示すゲートドライバ９０３から、縦方向（すなわち、ソース信号ライン１００４の伸長方向）に並んだ複数のＴＦＴ１００３が順次オンするように走査信号が与えられる。
【００１３】
ＴＦＴ１００３がオン状態の場合、該ＴＦＴ１００３のドレインに接続された画素電極１００１にソース信号ライン１００４から階調表示用電圧が印加されると、画素電極１００１と対向電極１００６との間の画素容量１００２に電荷が蓄積される（充電される）。次いで、ゲート信号ライン１００５による選択が終了し、ＴＦＴ１００３がオフ（非選択）状態に変化することで、画素容量１００２に書き込まれた電圧が維持される。そして、このようなオン／オフ動作を通じて、各表示単位素子（画素）の光透過率が、そこに書き込まれた階調表示用電圧のレベルに応じて変化され、所望の階調表示が実現される。
【００１４】
図１５および図１６は、図１４に示す液晶パネル９０１のソース信号ライン１００４、ゲート信号ライン１００５、並びに画素電極１００１それぞれに印加される液晶駆動電圧の波形の一例を示している。該図中、１１０１、１２０１はソースドライバ９０２からソース信号ライン１００４に出力された階調表示用電圧の波形を示し、１１０２、１２０２はゲートドライバ９０３からゲート信号ライン１００５に出力された、ＴＦＴ１００３のオン／オフを制御する走査信号の電圧波形を示す。尚、１１０２または１２０２がＨｉｇｈレベルのときＴＦＴ１００３はオン状態に、ＬｏｗレベルのときＴＦＴ１００３はオフ状態になる。
【００１５】
また、１１０３、１２０３は対向電極１００６（図１４参照）の電位を示し、１１０４、１２０４は画素電極１００１に印加される電圧波形を示す。画素電極１００１に印加される電圧波形１１０４の変化（図１５など参照）は、走査信号である１１０２がハイレベルのときＴＦＴ１００３がオンして画素容量１００２の充電（すなわち階調表示用電圧である１１０１の書き込み）が開始され、次いで画素容量１００２が所定の電圧レベルに到達したときに上記走査信号がロウレベルとなってＴＦＴ１００３がオフし、以降、走査信号が再びハイレベルとなるまでの間、画素容量１００２に充電された電荷に相当する電圧レベルが維持されることによって説明される。なお、図１６中、１２０４で示した電圧波形の変化も同様に説明される。
【００１６】
なお、図示しない液晶材料に印加される電圧は、画素電極１００１と対向電極１００６との電位差（電圧差）であり、図１５、図１６中では、斜線で示している。
【００１７】
また、図１５と図１６とでは、ソース信号ライン１００４に印加される階調表示用電圧（１１０１、１２０１）の電圧値が異なっており、これにより互いに異なる階調の表示を行っている。つまり、該階調表示用電圧の電圧値を変えることで、一画素単位に含まれる画素電極１００１と対向電極１００６との間の電位差（図１５、図１６中では、斜線で示す）を異ならせ、所望の階調表示を実現している。なお、表示可能な階調数は、液晶材料に印加される電圧値の選択肢の数（換言すれば、アナログ信号として出力される上記階調表示用電圧の電圧値の選択肢の数）により決定される。
【００１８】
ところで、本発明は、特に大きな回路規模および消費電力を占める階調表示用回路の中の基準電圧発生回路や出力回路に関するものであるため、以後、ソースドライバ９０２を中心に液晶駆動装置の説明を行う。
【００１９】
図１７は、上記ソースドライバ９０２のブロック構成を示しており、以下、該図などを参照しながらその基本的な部分のみ説明する。コントローラ９０４（図１３参照）から転送されてきた各デジタル表示データＤＲ・ＤＧ・ＤＢ（例えば各６ビット）は、一旦、入力ラッチ回路１３０１でラッチされる。なお、各デジタル表示データＤＲ・ＤＧ・ＤＢは、それぞれ赤、緑、青色データに対応しており、図１３では表示データＤとして総称されていたものである。
【００２０】
一方、上記コントローラ９０４からソースドライバ９０２に対しては、スタートパルス信号ＳＰや、ソースドライバ用のクロック信号ＣＫも入力される。このスタートパルス信号ＳＰは、上記クロック信号ＣＫに同期してシフトレジスタ回路１３０２内の各段を順次転送され、１）該シフトレジスタ回路１３０２の各段からサンプリングメモリ回路１３０３に対し出力信号を供給するとともに、２）その最終段から次段のソースドライバに対し、該ソースドライバ用のスタートパルス信号ＳＰ（カスケード出力信号Ｓ）を出力する。
【００２１】
また、上記シフトレジスタ回路１３０２の各段からサンプリングメモリ回路１３０３に供給される出力信号に同期して、入力ラッチ回路１３０１にラッチされたデジタル表示データＤＲ・ＤＧ・ＤＢは、時分割でサンプリングメモリ回路１３０３内に一旦記憶されると共に、次のホールドメモリ回路１３０４に出力される。
【００２２】
より具体的には、１水平同期期間（図１８参照）分のデジタル表示データＤＲ・ＤＧ・ＤＢがサンプリングメモリ回路１３０３に記憶されると、コントローラ９０４（図１３参照）から供給される水平同期信号（ラッチ信号Ｌｓ）に基づき、ホールドメモリ回路１３０４がサンプリングメモリ回路１３０３の各段からの出力信号を取り込み、該出力信号を次段のレベルシフタ回路１３０５に出力する。また上記ホールドメモリ回路１３０４は、この出力動作と共に、次の水平同期信号が入力されるまでそのデジタル表示データＤＲ・ＤＧ・ＤＢを維持する。
【００２３】
レベルシフタ回路１３０５は、液晶パネル９０１（図１３参照）への印加電圧レベルを処理する次段のＤＡ変換回路１３０６に適合させるため、入力信号のレベルを昇圧等により変換して出力する回路である。また、基準電圧発生回路１３０９は、液晶駆動電源９０５（図１３参照）からの参照電圧ＶＲに基づき、階調表示用の各種アナログ電圧を発生させ、ＤＡ変換回路１３０６に出力する。
【００２４】
ＤＡ変換回路１３０６は、基準電圧発生回路１３０９から供給される各種アナログ電圧から、レベルシフタ回路１３０５にてレベル変換されたデジタル表示データに応じたアナログ電圧を選択する。この階調表示を表すアナログ電圧は、出力回路１３０７を介して、各液晶駆動電圧出力端子（以下、単に出力端子と記載する）１３０８から液晶パネル９０１の各ソース信号ライン１００４へ出力される。出力回路１３０７は、バッファ回路として機能し、例えば差動増幅回路を用いたボルテージフォロア回路で構成されるものである。
【００２５】
なお、図１８、図１９（ａ）・（ｂ）には、図１３〜図１７を用いて説明した、上記ソースドライバ９０２やゲートドライバ９０３（図１３参照）の入力信号または出力信号のタイミングチャートを示している。図１８に示されるように、コントローラ９０４からゲートドライバ９０３に入力される垂直同期信号と、ソースドライバ９０２に入力される水平同期信号（ラッチ信号Ｌｓ）とは互いに所定の関係を有して出力されており、さらに、該ゲートドライバ９０３から各ゲート信号ラインＧ1 〜Ｇn （図１４に示すゲート信号ライン１００５に相当）に出力される走査信号はそれぞれ、１垂直同期期間内に１度ずつ、上記水平同期信号に同期して順次選択パルス（図１６に示すＨｉｇｈレベルの電圧信号）を出力している。
【００２６】
一方、上記走査信号、ソースドライバ用のクロック信号ＣＫ、スタートパルス信号ＳＰ、デジタル表示データＤＲ・ＤＧ・ＤＢ（図中デジタル表示データ信号と記載）、並びに水平同期信号の信号波形同士は、既に説明した通り、図１９（ａ）に示す関係を有しており、ソースドライバ９０２の出力端子１３０８から各ソース信号ライン１００４へ出力される信号波形（図中、ソースドライバ出力）は、図１９（ｂ）に示す関係を有している。なお、該図に示すのは、ソースドライバ９０２側の出力端子１３０８がＸ１〜Ｘ１００、Ｙ１〜Ｙ１００、Ｚ１〜Ｚ１００（すなわち、Ｒ・Ｇ・Ｂの各色に対応して１００個ずつ）の合計３００端子備えてなる例であり、以下にも説明するように６４通りの階調表示への対応が可能なものである。
【００２７】
次に、本発明に特に関係する基準電圧発生回路１３０９、ＤＡ変換回路１３０６、並びに出力回路１３０７につき、主に図１７、図２０、図２１、並びに図２２を参照して、さらに詳細にその回路構成を説明する。
【００２８】
図２０は、基準電圧発生回路１３０９の回路構成例を示している。ＲＧＢの各色に対応するデジタル表示データＤＲ・ＤＧ・ＤＢが各々例えば６ビットで構成されている場合、基準電圧発生回路１３０９は、２6 ＝６４通りの階調表示に対応する６４種類のアナログ電圧を出力する。以下、その具体的構成について説明する。
【００２９】
基準電圧発生回路１３０９は、抵抗Ｒ0 〜Ｒ7 が直列に接続された抵抗分割回路で構成されており、最も簡単な構成となっている。また、上記の抵抗Ｒ0 〜Ｒ7 のそれぞれは、８本の抵抗素子が直列に接続されて構成されている。例えば、抵抗Ｒ0 について説明すれば、図２１に示すように、８本の抵抗素子Ｒ01、Ｒ02、・・・Ｒ08が直列接続されて抵抗Ｒ0 が構成されている。また、他の抵抗Ｒ1 〜Ｒ7 についても上記した抵抗Ｒ0 と同様の構成である。したがって、基準電圧発生回路１３０９は、合計６４本の抵抗素子が直列接続されて構成されていることになる。なお、抵抗Ｒ0 〜Ｒ7 の抵抗値はそれぞれ、γ補正（後述する）等を考慮して設計すればよい。
【００３０】
また、基準電圧発生回路１３０９は、９種類の参照電圧Ｖ’0 、Ｖ’8 、…Ｖ’56、Ｖ’64に対応する９つの中間調電圧入力端子を備えている。そして、抵抗Ｒ0 の一端に、参照電圧Ｖ’64に対応する中間調電圧入力端子が接続されている一方、抵抗Ｒ0 の他端、すなわち、抵抗Ｒ0 と抵抗Ｒ1 との接続点に、参照電圧Ｖ’56に対応する中間調電圧入力端子が接続されている。以下、隣り合う各抵抗Ｒ1 ・Ｒ2 、Ｒ2 ・Ｒ3 、…、Ｒ6 ・Ｒ7 の各接続点に、参照電圧Ｖ’48、Ｖ’40、…Ｖ’8 に対応する中間調電圧入力端子が順に接続されている。そして、抵抗Ｒ7 における抵抗Ｒ6 の接続点とは反対側に、参照電圧Ｖ’0 に対応する中間調電圧入力端子が接続されている。
【００３１】
この構成により、６４本の抵抗素子の隣り合う２抵抗素子間から電圧Ｖ1 〜Ｖ63を引き出すことが可能となる。そして、これらの電圧Ｖ1 〜Ｖ63と、参照電圧Ｖ’0 からそのまま得られる電圧Ｖ0 とを合わせて、計６４通りの階調表示用アナログ電圧（電圧Ｖ0 〜Ｖ63）を得ることができる。結局、基準電圧発生回路１３０９が抵抗分割回路で構成される場合、階調表示用アナログ電圧である電圧Ｖ0 〜Ｖ63は、抵抗比によって決まることになる。６４種類のアナログ電圧（電圧Ｖ0 〜Ｖ63）は、基準電圧発生回路１３０９からＤＡ変換回路１３０６に入力される。
【００３２】
なお、一般的には、両端の参照電圧Ｖ’0 とＶ’64の２電圧は常に中間調電圧入力端子に入力されるが、残るＶ’8 〜Ｖ’56に対応する７本の中間調電圧入力端子は微調整用として使用され、実際にはこれらの端子に電圧が入力されない場合もある。
【００３３】
次に、ＤＡ変換回路１３０６について説明する。図２２は、ＤＡ変換回路１３０６の一構成例を示している。なお、該図には、上記出力回路１３０７の構成（ボルテージフォロワ回路）も示している。
【００３４】
ＤＡ変換回路１３０６では、６ビットのデジタル信号からなる表示データに応じて、入力された６４通りの電圧Ｖ0 〜Ｖ63のうちの１つが選択されて出力されるように、ＭＯＳトランジスタやトランスミッションゲートがアナログスイッチ（以下、スイッチと称する）として配置されている。すなわち、６ビットのデジタル信号からなる表示データのそれぞれ（Ｂｉｔ０〜Ｂｉｔ５）に応じて、上記スイッチがオン／オフされ、これにより、入力された６４通りの電圧のうちの１つが選択されて出力回路１３０７に出力される。以下にこの様子を説明する。
【００３５】
６ビットのデジタル信号は、Ｂｉｔ０がＬＳＢ（the Least Significant Bit ）であり、Ｂｉｔ５がＭＳＢ（the Most Significant Bit）である。上記スイッチは、２個で１組のスイッチ対を構成している。Ｂｉｔ０には３２組のスイッチ対（６４個のスイッチ）が対応しており、Ｂｉｔ１には１６組のスイッチ対（３２個のスイッチ）が対応している。以下、Ｂｉｔごとに個数が２分の１になり、Ｂｉｔ５には１組のスイッチ対（２個のスイッチ）が対応することになる。したがって、合計で、２5 ＋２4 ＋２3 ＋２2 ＋２1 ＋１＝６３組のスイッチ対（１２６個のスイッチ）が存在する。
【００３６】
Ｂｉｔ０に対応するスイッチの一端は、先の電圧Ｖ0 〜Ｖ63が入力される端子となっている。そして、上記スイッチの他端は２個１組で接続されると共に、さらに次のＢｉｔ１に対応するスイッチの一端に接続されている。以降、この構成がＢｉｔ５に対応するスイッチまで繰り返される。最終的には、Ｂｉｔ５に対応するスイッチから１本の線が引出され、出力回路１３０７に接続されている。
【００３７】
Ｂｉｔ０〜Ｂｉｔ５に対応するスイッチを、それぞれスイッチ群ＳＷ0 〜ＳＷ5 と呼ぶことにする。スイッチ群ＳＷ0 〜ＳＷ5 の各スイッチは、６ビットのデジタル表示データ（Ｂｉｔ０〜Ｂｉｔ５）により、以下のように制御される。
【００３８】
スイッチ群ＳＷ0 〜ＳＷ5 では、対応するＢｉｔが０（Ｌｏｗレベル）のときは各２個１組のアナログスイッチの一方（同図では下側のスイッチ）がＯＮし、逆に、対応するＢｉｔが１（Ｈｉｇｈレベル）のときは別のアナログスイッチ（同図では上側のスイッチ）がＯＮする。同図では、Ｂｉｔ０〜Ｂｉｔ５が（１１１１１１）であり、全てのスイッチ対において上のスイッチがオン、下のスイッチがオフとなっている。この場合、ＤＡ変換回路１３０６からは、電圧Ｖ63が出力回路１３０７に出力される。
【００３９】
同様に、例えば、Ｂｉｔ０〜Ｂｉｔ５が（１１１１１０）であれば、ＤＡ変換回路１３０６からは、電圧Ｖ62が出力回路１３０７に出力され、（０００００１）であれば電圧Ｖ1 が出力され、（００００００）であれば電圧Ｖ0 が出力される。このようにして、デジタル表示に応じた階調表示用アナログ電圧（電圧Ｖ0 〜Ｖ63）の中から１つが選択的に出力されて、階調表示が実現される。
【００４０】
上記した基準電圧発生回路１３０９は、通常１つのソースドライバＩＣに１つ設置され、共有化して使用される。一方、ＤＡ変換回路１３０６および出力回路１３０７は、各出力端子１３０８（図１７参照）に対応してそれぞれ一つずつ設けられている。
【００４１】
また、カラー表示の場合は、上記出力端子１３０８は、各色に対応して使用されるので、その場合は、ＤＡ変換回路１３０６および出力回路１３０７は、画素ごとで、かつ、１色につき各々１回路が使用される。すなわち、液晶パネル９０１の長辺方向の画素数がＮであれば、赤、緑、青の各色用の出力端子１３０８を、それぞれＲ、Ｇ、Ｂに添え字ｎ（ｎ＝１、２、…、Ｎ）を付して表せば、この出力端子１３０８としては、Ｒ1 、Ｇ1 、Ｂ1 、Ｒ2 、Ｇ2 、Ｂ2 、…、ＲN 、ＧN 、ＢN があり、そのため、３Ｎ個のＤＡ変換回路１３０６および出力回路１３０７が必要になる。
【００４２】
また、所望する階調表示を実現するために、通常、γ補正が施される。例えば、基準電圧発生回路１３０９を構成する直列に接続された８つの抵抗Ｒ0 ，Ｒ1 ，…，Ｒ6 ，Ｒ7 の各抵抗値をγ補正を実現するように変更することで、出力されるアナログ電圧（階調表示用基準電圧）の各値が非線形となるようにし、結果として液晶パネル（液晶表示素子）の光透過特性に非線形特性を持たせてγ補正を実現している。
【００４３】
図２６（ａ）は、γ補正によるデジタル表示データと上記アナログ電圧（階調表示用基準電圧）との関係の一例を示すものであり、縦軸には基準電圧発生回路１３０９が生成する６４種類のアナログ電圧（電圧Ｖ0 〜Ｖ63）をその大きさの順に示し、横軸には６４階調表示を行うための６ビットのデジタル表示データを示している。なお、図２６（ａ）でデジタル表示データは便宜上、１６進数表示をしているが、２進数表示との対応は通常と同じく、００００００（００ｈ）、…、００１０００（０８ｈ）…、１１１０００（３８ｈ）、…、１１１１１１（３Ｆｈ）である。
【００４４】
そして、例えば、デジタル表示データが００ｈの時は、すでに説明したように、電圧Ｖ0 がＤＡ変換回路１３０６より選択的に出力され、またデジタル表示データが０８ｈの時は、電圧Ｖ8 が該ＤＡ変換回路１３０６より選択的に出力され、それぞれ出力回路１３０７を介して液晶パネル９０１側に出力される。
【００４５】
また、すでに説明したように抵抗Ｒ0 ，Ｒ1 ，…，Ｒ6 ，Ｒ7 それぞれは、同一の抵抗値を有する８本の抵抗素子が直列に接続されてなるので、液晶パネル９０１におけるγ補正特性は図２６（ａ）に示すような折れ線特性となる。
【００４６】
一方、液晶表示装置では、液晶パネル（液晶表示素子）に液晶駆動電圧として同極性の電圧を過度に印加し続けると、液晶材料等の信頼性が損なわれることが知られている。そこで、液晶表示素子の各画素に印加される液晶駆動電圧を一定期間毎に極性反転させる交流駆動を行い、液晶表示素子の各画素に印加される電圧の平均化がはかられている。
【００４７】
そして、液晶への印加電圧（液晶駆動電圧を含む）を反転させる場合には、それに応じてデジタル表示データも反転させる必要が生じる。以下、正極性駆動時（液晶駆動電圧が正極性時）でのデジタル表示データを、負極性駆動時（液晶駆動電圧が負極性時）で使用されるデジタル表示データに反転させる方法を一例として説明する。
【００４８】
この方法は、２進数で表されるデジタル表示データにおいて「１」を「０」に、「０」を「１」に反転するものであり、例えば、正極性駆動時用のデジタル表示データ００００００（００ｈ）は、負極性駆動時用のデジタル表示データ１１１１１１（３Ｆｈ）に、あるいは正極性駆動時用のデジタル表示データ００１０００（０８ｈ）は、負極性駆動時用のデジタル表示データ１１０１１１（３７ｈ）に変換される。つまり、図２６（ａ）に示す各デジタル表示データ００ｈ，０８ｈ，…，３８ｈ，３Ｆｈを正極性駆動時用のデジタル表示データと見なし、これらデジタル表示データを負極性駆動時用に反転させた時には、図２６（ｂ）に示すように、順に、デジタル表示データ３Ｆｈ，３７ｈ，…，０７ｈ，００ｈとなる。なお、図２６（ｂ）は、図２６（ａ）に示す正極性駆動時におけるデジタル表示データを負極性駆動時用に反転した場合の、γ補正によるデジタル表示データと上記アナログ電圧との関係の一例を示すものである。
【００４９】
このデジタル表示データの反転は、例えば、ソースドライバ９０２内のホールドメモリ回路１３０４を構成するフリップフロップ回路Ｆ／Ｆ（図示せず）で正出力端子Ｑから出力を取るか、反転出力端子／Ｑから出力を取るかを選択することにより容易に実現可能である。そして、液晶パネル９０１の対向電極に印加する電圧としては、正極性駆動時には例えば接地電圧（大きさを０ボルトとする）を、一方、負極性駆動時には所定の電圧Ｖ64を与えるものとする。
【００５０】
これにより、例えばデジタル表示データが００ｈで正極性駆動時の場合には、該データ００ｈに対応した電圧Ｖ0 がＤＡ変換回路１３０６により選択され、そ結果、液晶パネル９０１の選択画素には電圧（Ｖ0 −０（Ｖ））が印加されることになる。一方、負極性駆動時には、上記デジタル表示データ００ｈを反転して得たデジタル表示データ３Ｆｈに対応する電圧Ｖ63がＤＡ変換回路１３０６により選択され、その結果、液晶パネル９０１の選択画素には電圧（Ｖ63−Ｖ64）が印加されることになる。
【００５１】
なお、ここでは、各電圧の電圧レベルを、電圧Ｖ64＞電圧Ｖ63＞…＞電圧Ｖ0 ＞０（Ｖ）の例で説明しているため、正極性駆動時と負極性駆動時とで選択画素に印加される液晶駆動電圧の極性が周期的に変化する交流駆動がなされる。もちろん、上記デジタル表示データ００ｈのみならず、他のデジタル表示データの場合でも同様に交流駆動される。
【００５２】
ところで、上記説明の交流駆動は、デジタル表示データを反転して行うものであったが、以下に説明するように、交流駆動をデジタル表示データを反転せずに行うことも可能である。例えば、図２０に示す基準電圧発生回路１３０９において、正極性駆動時には、参照電圧Ｖ’0 用の入力端子に参照電圧Ｖ’0 を、また参照電圧Ｖ’64用の入力端子に参照電圧Ｖ’64を入力し、さらに液晶パネル９０１の対向電極９０６の電位を、例えば接地電位とする。
【００５３】
一方、極性反転させる時、すなわち負極性駆動時には、基準電圧発生回路１３０９において、参照電圧Ｖ’0 用の上記入力端子に参照電圧Ｖ’64を、参照電圧Ｖ’64用の上記入力端子に参照電圧Ｖ’0 を入力し、さらに液晶パネル９０１の対向電極９０６には上記所定の電圧Ｖ64を印加する。これにより、選択画素に印加される液晶駆動電圧の極性が周期的に変化する交流駆動がなされる。
【００５４】
なお、既に説明したように、図２０に示す基準電圧発生回路１３０９において、参照電圧Ｖ’8 、Ｖ’16、…、Ｖ’48、Ｖ’56用の中間調電圧入力端子は出力電圧の微調整用として使用されるので、通常はこれら入力端子には何も接続されない（オープン状態）。以上、液晶パネル９０１の交流駆動について述べたが、上記説明の方法はいずれも、液晶駆動の極性反転は行うものの、γ補正特性は液晶駆動の極性によらず同一とする例である。
【００５５】
しかし、液晶表示素子（液晶パネル）の特性によっては、液晶駆動の極性が変わると必要なγ補正特性が異なってくる場合もある。そしてこのような場合には、正極性駆動時または負極性駆動時のいずれか一方のみで、基準電圧発生回路１３０９の参照電圧Ｖ’8 、Ｖ’16、…、Ｖ’48、Ｖ’56用の中間調電圧入力端子にも所望の電圧を入力し、異なったγ補正特性に対応する。具体例としては、負極性駆動時と正極性駆動時とでデジタル表示データを反転させる方式において、正極性駆動時には図２６（ａ）に示すγ補正特性を、一方、負極性駆動時には図２６（ｃ）に示すγ補正特性を利用する方式などが挙げられる。なお、ここでは、極性反転時におけるγ補正特性の変更を、参照電圧Ｖ’8 ・Ｖ’56用の２つの中間調電圧入力端子に所望の電圧を印加して、基準電圧発生回路１３０９の出力するアナログ電圧値を変更することで実現している（図２６（ｃ）参照）。
【００５６】
続いて、図２３〜図２５を参照しながら、基準電圧発生回路１３０９、ＤＡ変換回路１３０６、並びに必要に応じて設けられる出力回路１３０７の様々な接続例について説明する。
【００５７】
図２３に示す接続例は、図２０および図２１に記載の接続形態をまとめたものであり、基準電圧発生回路１３０９を介して階調表示用の電圧Ｖ0 〜Ｖ63が入力されるＤＡ変換回路１３０６は、入力されるデジタル表示データ（レベルシフタ回路からの出力信号）に応じた階調表示用の電圧を選択して、出力回路１３０７側に出力する。
【００５８】
そして、この出力を、バッファ回路として機能する出力回路１３０７、出力端子１３０８を順に介して、液晶パネル内のソース信号ライン１００４に出力する。なお、該図中、１００８は、液晶パネルの１つの画素及びそれにつながるソース信号ライン１００４の配線容量をモデル化したものである。ここで、１００２は画素容量を、１００３はＴＦＴを、１００６は対向電極の電位を、１００７はソース信号ライン１００４の配線容量を、それぞれ示している。
【００５９】
以上のように、図２３に示す回路構成は、複数の抵抗を直列に接続してなる抵抗分割回路から互いに異なるレベルの電圧Ｖ0 〜Ｖ63を取得し、アナログスイッチにより該電圧Ｖ0 〜Ｖ63からデジタル表示データに対応した１つの電圧を選択し、次いでバッファ回路として機能する出力回路１３０７を介して該電圧を低インピーダンス化して出力し、液晶パネル内のソース信号ライン１００４の配線容量１００７や画素容量１００２を充電するものである。
【００６０】
また、図２４に示すように、図２３に示す回路構成から出力回路１３０７を省略することも可能である。この場合には、複数の抵抗を直列に接続してなる抵抗分割回路から互いに異なるレベルの電圧Ｖ0 〜Ｖ63を取得し、アナログスイッチにより該電圧Ｖ0 〜Ｖ63からデジタル表示データに対応した１つの電圧を選択し、次いで、該電圧をそのまま直接ソース信号ライン１００４に入力して、上記配線容量１００７や画素容量１００２を充電する。
【００６１】
さらに、図２５に示すように、出力回路１３０７に相当するバッファ回路１３１０を、基準電圧発生回路１３０９とＤＡ変換回路１３０６とを電気的につなぎ、電圧Ｖ0 〜Ｖ63がそれぞれ伝送される電圧線の各々に設けた回路構成とすることもできる。この場合、上記電圧Ｖ0 〜Ｖ63は、各バッファ回路１３１０を介して低インピーダンス化された後にＤＡ変換回路１３０６に入力され、次いで、アナログスイッチによりデジタル表示データに対応した１つの電圧が選択され、上記配線容量１００７や画素容量１００２が充電される。
【００６２】
【発明が解決しようとする課題】
ところで、上述したように、基準電圧発生回路１３０９は、通常１つのソースドライバＩＣに１つ設置され、共有化して使用されるものであるが、一方、ＤＡ変換回路１３０６や出力回路１３０７は、出力端子１３０８毎に１回路が使用される（図２３〜図２５参照）。
【００６３】
この出力端子１３０８は、例えば、図１７に示す各ソースドライバＩＣ（ソースドライバ９０２）では３００本（Ｘ１〜Ｘ１００、Ｙ１〜Ｙ１００、Ｚ１〜Ｚ１００）設けられており、今後、液晶表示装置の小型化、薄型化あるいは液晶パネルの高画素化が進むことで、ソースドライバＩＣ１個当たりの出力端子１３０８数はさらに増加する（多端子化する）傾向にある。
【００６４】
例えば、図２３に示す回路構成では、出力端子１３０８毎に出力回路１３０７が設置されるためそのレイアウト面積が大きくなり、コストアップ要因ともなるソースドライバＩＣのチップ面積の増大を招来する。また、バッファ回路１３１０（図２５参照）や、バッファ回路として機能する出力回路１３０７（図２３参照）は、差動増幅回路等のアナログ回路で構成されるため、例えば動作電流を流す必要があり、その消費電力は一般的に大きくなる。そのため、多数の出力回路１３０７が設けられる上記回路構成では、該出力回路１３０７が消費する消費電力がソースドライバＩＣの低消費電力化の妨げにもなる。
【００６５】
また、図２４に示す回路構成は、上記出力回路１３０７を省き低消費電力化を図ったものであるが、ソース信号ライン１００４の配線容量１００７や画素容量１００２を所定の時間（１走査時間）内に充電するために、基準電圧発生回路１３０９内に設けられた抵抗分割回路の各抵抗値を小さくする必要がある。図１４に示すように特にソース信号ライン１００４は液晶パネル９０１の上部から下部までつながっているため、元々その配線容量１００７は比較的大きい。しかし、上記抵抗分割回路の各抵抗値を小さくすることにより、この抵抗分割回路に常時大きな電流を流し続けねばならず、これは無効電流となって消費電力の増大を招来する。
【００６６】
また、液晶パネル（液晶表示素子）９０１へ印加する液晶駆動電圧の極性を反転すると、液晶表示素子の特性によってはγ補正特性が変わる場合がある。そして、この対策として、基準電圧発生回路１３０９の他の（極性反転前には未使用の）中間調電圧入力端子より所望の電圧を入力する構成とすれば、ＩＣチップ（ここではソースドライバＩＣ）上に中間調電圧入力端子数に応じたパッド（電極）が新たに必要となる。そして、これらのパッドを配置可能とするためには、ＩＣチップのチップ面積の増大を招来する。
【００６７】
また、上記のように、参照電圧Ｖ’8 、Ｖ’16、…、Ｖ’48、Ｖ’56（中間電圧と称する場合もある）用の中間電圧用入力端子を利用する場合、図１３に示す液晶表示装置の液晶駆動電源９０５には、上記参照電圧Ｖ’8 、…、Ｖ’56を供給するための中間電圧供給回路が別途必要となる。また、これら参照電圧Ｖ’8 、…、Ｖ’56を低インピーダンス出力で供給する必要があることから出力部のトランジスタ等が大きくなる。そしてこれらの要因は、液晶駆動電源９０５の一層の大型化を招来する。
【００６８】
さらに、上記中間電圧を利用する場合には、液晶駆動電源９０５と各ソースドライバＩＣとを電気的に接続する多数の中間電圧用配線が別途必要となり、これに由来する配線領域の増大が液晶表示装置のより一層の大型化を招来する。
【００６９】
加えて、上記中間電圧用配線が多数必要となれば、配線引き回しの困難性が増す。その結果、これら中間電圧用配線に、ソースドライバのクロック等から飛込みノイズが印加されて液晶表示装置の表示品位が低下する虞も増大する。
【００７０】
一方、図２５に示す回路構成では、上記出力回路１３０７に相当するバッファ回路１３１０を、一つのソースドライバＩＣ内のみに設置される共用の基準電圧発生回路１３０９の階調表示用電圧の各出力段に配置することで、図２３に示す構成と比較して低消費電力化を図っている。さらに、図２４に示す構成と比較して基準電圧発生回路１３０９内の抵抗分割回路の各抵抗値を高くすることが可能となり、無効電流の低減化も実現している。
【００７１】
しかし、図２５に示すような回路構成では、例えば６４階調表示に対応可能とする場合（図１８参照）、基準電圧発生回路１３０９の階調表示用電圧（電圧Ｖ0 〜Ｖ63）の出力段の各々に計６４個のバッファ回路１３１０を設置するか、あるいは、８階調表示分毎の取りだし部、即ち参照電圧Ｖ’0 〜Ｖ’56それぞれが入力される８つの中間調電圧入力端子と抵抗分割手段との間に設けられた８ラインそれぞれにバッファ回路１３１０を設置する必要がある。つまり、この回路構成でも、表示すべき階調数、もしくは該階調数に比例した複数個のバッファ回路１３１０が必要とされる。
【００７２】
ところで、近年、携帯端末等に組み込まれる小型かつ電池駆動の液晶表示装置においても、特に高品位画像を実現するためＴＦＴ方式が積極的に採用されており、その応用展開をさらに推し進めるために、その駆動装置のさらなる低消費電力化が求められている。その結果、消費電力の比較的大きな上記出力回路１３０７やバッファ回路１３１０の設置数をより少なくし、かつ、基準電圧発生回路１３０９に常時大きな電流を流し続けることなく安定した階調表示が可能な駆動回路の開発が切望されていた。
【００７３】
本発明は、上記の問題点を解決するためになされたもので、その目的は、例えば、抵抗分割回路を含んで構成される階調電源（基準電圧発生手段）から、ＤＡコンバータ（ＤＡ変換回路）等の選択手段を介して階調表示素子の負荷容量を充電する場合に、バッファ回路（バッファ手段）などの低出力インピーダンス回路を介した急速な充電と、介さない低消費電力な充電とを切り換え実施する階調表示用電圧発生装置と、それを備えた階調表示装置を提供することである。さらには、上記低出力インピーダンス回路を介して選択手段に出力される階調表示用の電圧の種類を、順次、時分割的に切り換えることにより、所望の電圧を正確かつ低消費電力で出力する階調表示用電圧発生装置と、それを備えた階調表示装置を提供することにある。
【００７４】
【課題を解決するための手段】
本発明に係る階調表示用電圧発生装置は、上記の課題を解決するために、表示データのビット数に応じた複数種の階調表示用の電圧を生成する基準電圧発生手段と、上記複数種の階調表示用の電圧から、上記表示データに応じた電圧を選択して階調表示素子に出力する選択手段とを備えた階調表示用電圧発生装置において、上記基準電圧発生手段の出力段（電圧取り出し部）と選択手段の入力段との間には、上記基準電圧発生手段より低出力インピーダンスな一つのバッファ手段と、上記基準電圧発生手段の出力段、バッファ手段、並びに選択手段の入力段の３者間の接続状態を切り換えることにより、上記階調表示用の電圧それぞれを基準電圧発生手段から選択手段に出力する際に、バッファ手段を介して行うか、または介さずに行うかを選択可能とするスイッチング手段とが設けられており、上記基準電圧発生手段の出力段には、各階調表示用の電圧を別々に出力するために、該階調表示用の電圧の種類数と同数の出力端子が設けられており、さらに、上記階調表示素子の階調表示の状態に応じて、上記バッファ手段の入力が上記出力端子それぞれに時分割で接続されるように上記スイッチング手段の切り換え動作を制御する制御手段Ａを含んでなることを特徴としている。
【００７５】
上記の構成によれば、基準電圧発生手段から選択手段への階調表示用の電圧の出力を、低出力インピーダンスな上記バッファ手段を介して、または介さずに行うことができる。例えば、上記バッファ手段を介して階調表示用の電圧を出力すれば、液晶パネルやプラズマディスプレイパネルなどの階調表示素子の負荷容量（画素容量など）への急速な充電が実現可能となる（充電時間が短縮できる）。
【００７６】
一方、上記負荷容量への充電が完了し、定常状態に達している場合などには、消費電力が比較的大きなバッファ手段を介することなく上記階調表示用の電圧を選択手段に出力し、これにより階調表示用電圧発生手段の消費電力をより低減することが可能となる。
【００７７】
すなわち、階調表示動作の状態に応じて、上記選択手段への階調表示用の電圧の急速な供給、または、低消費電力な供給を選択可能な階調表示用電圧発生装置を提供することが可能となる。
【００７８】
本発明に係る階調表示用電圧発生装置は、上記の構成において、上記制御手段Ａは、階
調表示の状態に応じて、上記バッファ手段の入力が上記出力端子それぞれに時分割で接続されるようにスイッチング手段の切り換え動作を制御するものであってもよい。ここで、より好ましくは、上記バッファ手段の数を、上記出力端子の数より少なく１つ設定すればよい。
【００７９】
上記の構成によれば、基準電圧発生手段が備える複数の出力端子間で、上記バッファ手段が共用される。つまり、出力端子毎にバッファ手段を設ける必要などがなくなり、比較的消費電力の大きなバッファ手段の設置数を低減することができる。
【００８０】
また、動作制御のし易さなどの理由により、上記の構成において、上記制御手段Ａを介して上記スイッチング手段の切り換え動作を制御することにより、上記各バッファ手段の入力に時分割で接続される上記出力端子を、電圧レベルの（最も）低い階調表示用の電圧を出力する出力端子から、順次電圧レベルのより高い階調表示用の電圧を出力する出力端子へと切り換える、または、電圧レベルの（最も）高い階調表示用の電圧を出力する出力端子から、順次電圧レベルのより低い階調表示用の電圧を出力する出力端子へと切り換える動作を行ってもよい。
【００８１】
本発明に係る階調表示用電圧発生装置は、上記の構成において、上記選択手段の入力段には、複数の入力端子（一般には、階調表示用の電圧の種類数と同数）が設けられており、上記制御手段Ａは、階調表示の動作状態に応じて、上記バッファ手段の出力が上記入力端子の１つ以上と同時に接続されるように上記スイッチング手段を切り換えて、この入力端子に上記階調表示用の電圧のいずれか一つを供給し、次いで、上記バッファ手段の出力に接続された上記入力端子の電位が、供給されている階調表示用の電圧の電圧レベルに到達すると、該電圧レベルに到達した入力端子をバッファ手段の出力から切り離し、この階調表示用の電圧（バッファ手段を介して供給されていたものと略同レベルのもの）をバッファ手段を介さず供給するよう上記スイッチング手段を切り換える動作を行ってもよい。
【００８２】
上記の構成によれば、上記バッファ手段を介して階調表示用の電圧が供給される上記入力端子の電位が、該電圧のレベルに到達すると、順次、該入力端子がバッファ手段の出力から切り離されて共通の基準電圧発生手段に接続される。これにより、充電が完了した定常状態を、低消費電力かつ安定に維持することが可能となる。なお、バッファ手段の出力から切り離される入力端子は、該入力端子に供給すべき階調表示用の電圧の電圧レベルに到達した（すなわち充電が完了した）少なくとも一つの端子である。
【００８３】
例えば、上記階調表示用の電圧が常時バッファ手段を介して出力されるとすれば、該電圧には、バッファ手段のオフセットバラツキ（すなわち、バッファ手段の入力段の差動部の特性バラツキの影響により出力段に現れるオフセットバラツキ）などの影響が現れて、バッファ手段への入力時と出力時とで電圧差（入出力偏差）が生じる場合がある。このような入出力偏差は、充電時には特に問題とならないが、充電された電圧レベルを維持する際に発生すれば、階調表示素子の表示動作が正確に行われない一因となりうる。
【００８４】
そこで、充電完了後には、バッファ手段を介さずに、共通の基準電圧発生手段から上記階調表示用の電圧を供給する。このようにして供給される階調表示用の電圧にはもちろん、バッファ手段のオフセットバラツキ等に起因する上記入出力偏差がなく、充電を完了した定常状態を安定に維持可能となる。また、定常状態を維持する際にバッファ手段を介した電圧の供給が行われないので、上記オフセットバラツキに従来ほど注意を払うことなくバッファ手段の設計を行うことができ、小型化することなどもより容易となる。これにより、例えば、上記階調表示用電圧発生装置をなす回路構成を１チップ内に形成する場合、そのＩＣチップの面積をより小さくできる。
【００８５】
なお、いうまでもないが全ての階調表示用の電圧の充電が完了した場合などには、上記バッファ手段は必要がなくなるので、その動作電流を無くすようにすることがより好ましい。
【００８６】
本発明に係る階調表示用電圧発生装置はまた、上記の構成において、上記基準電圧発生手段を複数個備え、これら基準電圧発生手段が生成する上記複数種の階調表示用の電圧は、基準電圧発生手段毎に異なっており、さらに、使用する基準電圧発生手段を切り換える切換手段と、上記階調表示素子の階調表示の状態に応じて、上記切換手段の切り換え動作を制御する制御手段Ｂとを含んでなる構成であってもよい。
【００８７】
例えば、階調表示素子として液晶パネル（液晶表示素子）などを採用する場合には、液晶駆動電圧を周期的に正極性と負極性との間で切り換える交流駆動が行われる。このとき、正極性駆動時と負極性駆動時とでγ補正特性が異なれば、液晶表示素子に供給される上記複数種の階調表示用の電圧として、異なる種類の電圧（複数種の階調表示用の電圧のうち少なくとも一部の電圧レベルが異なればよい）を用意する必要が生じる。
【００８８】
上記の構成によれば、上記複数個の基準電圧発生手段の一つを正極性駆動時用の基準電圧発生手段とし、他の一つを負極性駆動時用の基準電圧発生手段とすることで、例えば、正極性駆動時と負極性駆動時とでγ補正特性が異なる液晶表示素子などに対しても、画素容量への充電時間の短縮と低消費電力性の両立を損なうことなく実現可能な階調表示用電圧発生装置を提供することができる。
【００８９】
なお、より一層の低消費電力化や回路構成の簡素化を実現するために、複数個の上記基準電圧発生手段は、上記バッファ手段、スイッチング手段、及び制御手段Ａを互いに共用するものであることがより好ましく、また、上記制御手段Ａと制御手段Ｂとは同一の制御手段であっても、異なる制御手段であってもよい。
【００９０】
また、本発明に係る階調表示用電圧発生装置において、上記基準電圧発生手段の出力段には、各階調表示用の電圧を別々に出力するために、該階調表示用の電圧の種類数と同数の出力端子が複数のブロックに分けて設けられており、さらに、上記バッファ手段が上記基準電圧発生手段の各ブロック毎に１つ設けられている。
【００９１】
上記の構成によれば、上記制御手段Ａにより、上記基準電圧発生ブロックそれぞれのバッファ手段との接続動作を独立して制御可能となる。その結果、基準電圧発生ブロック毎に設けられたバッファ手段を使用されるタイミングでのみ動作させることができ、画素容量への充電時間の短縮を図りつつ、より一層の低消費電力化を実現可能となる。
【００９２】
さらにまた、本発明に係る階調表示用電圧発生装置において、上記基準電圧発生手段は２種の参照電圧のみが入力可能に構成されており、上記２種の参照電圧から上記複数種の階調表示用の電圧を生成することがより好ましい。
【００９３】
上記の構成によれば、階調表示用電圧発生装置の回路構成をより簡素化可能となる。特に、基準電圧発生手段に上記参照電圧を供給するための配線数が比較的少なくて済み、その引き回しが容易となるので、これら配線にノイズが印加されて階調表示素子の表示品位が低下する虞をより一層低減可能となる。なお、階調表示素子として正極性駆動時と負極性駆動時とでγ補正特性が異なる液晶パネルなどを採用する場合には、既に説明したように、異なる階調表示用の電圧を生成可能な上記複数個の基準電圧発生手段の一つを正極性駆動時用とし、他の一つを負極性駆動時用として、これら基準電圧発生手段間で上記２種の参照電圧を共通に利用するようにすればよい。
【００９４】
本発明に係る階調表示用電圧発生装置は、上記の課題を解決するために、表示データのビット数に応じた複数種の階調表示用の電圧を生成する基準電圧発生手段と、上記複数種の階調表示用の電圧から、上記表示データに応じた電圧を選択して階調表示素子に出力する選択手段とを備えた階調表示用電圧発生装置において、上記基準電圧発生手段よりも低出力インピーダンスで、かつ、上記複数種の階調表示用の電圧を生成するために設けられる一つの電圧発生手段と、上記複数種の階調表示用の電圧それぞれを、上記基準電圧発生手段から選択手段に出力するか、または、上記低出力インピーダンスな電圧発生手段から選択手段に出力するかを切り換えるスイッチング手段と、上記階調表示素子の階調表示の状態に応じて、上記スイッチング手段の切り換え動作を制御する制御手段Ａと、を含んでなることを特徴としている。
【００９５】
上記の構成によれば、選択手段への階調表示用の電圧の出力を、低出力インピーダンスな上記電圧発生手段を介して、または上記基準電圧発生手段を介して行うことができる。例えば、上記低出力インピーダンスな上記電圧発生手段を介して階調表示用の電圧を出力すれば、液晶パネルやプラズマディスプレイパネルなどの階調表示素子の負荷容量への急速な充電が実現可能となる。
【００９６】
一方、上記負荷容量への充電が完了し、定常状態に達している場合などには、消費電力が比較的大きな低出力インピーダンスな電圧発生手段を介することなく、上記基準電圧発生手段から上記階調表示用の電圧を選択手段に出力し、これにより階調表示用電圧発生手段の消費電力をより低減することが可能となる。
【００９７】
すなわち、階調表示動作の状態に応じて、上記選択手段への階調表示用の電圧の急速な供給、または、低消費電力な供給を選択可能な階調表示用電圧発生装置を提供することが可能となる。
【００９８】
本発明に係る階調表示用電圧発生装置はまた、上記の構成において、上記制御手段Ａを介して上記スイッチング手段の切り換え動作を制御することにより、上記低出力インピーダンスな電圧発生手段から選択手段に出力する上記階調表示用の電圧の種類を時分割で切り換える動作を行っても良い。
【００９９】
さらには、上記低出力インピーダンスな電圧発生手段それぞれから選択手段に出力する上記階調表示用の電圧の種類を、電圧レベルの（最も）低い階調表示用の電圧から、順次電圧レベルのより高い階調表示用の電圧へと切り換える、または、電圧レベルの（最も）高い階調表示用の電圧から、順次電圧レベルのより低い階調表示用の電圧へと切り換える動作を行ってもよい。
【０１００】
本発明に係る階調表示用電圧発生装置は、上記の構成において、上記選択手段の入力段には、複数の入力端子が設けられており、上記制御手段Ａは、階調表示の動作状態に応じて、上記低出力インピーダンスな電圧発生手段が上記入力端子の１つ以上と同時に接続されるように上記スイッチング手段を切り換えて、この入力端子に上記階調表示用の電圧のいずれか一つを供給し、次いで、上記低出力インピーダンスな電圧発生手段に接続された上記入力端子の電位が、供給されている階調表示用の電圧の電圧レベルに到達すると、該電圧レベルに到達した入力端子を低出力インピーダンスな電圧発生手段から切り離し、この階調表示用の電圧を上記基準電圧発生手段から供給するように上記スイッチング手段を切り換える動作を行ってもよい。
【０１０１】
上記の構成によれば、上記低インピーダンスな電圧発生手段を介して階調表示用の電圧が供給される上記入力端子の電位が、該電圧のレベルに到達すると、順次、該入力端子が上記電圧発生手段から切り離されて共通の基準電圧発生手段に接続される。これにより、充電が完了した定常状態を低消費電力かつ、安定に維持することが可能となる。なお、電圧発生手段から切り離される入力端子は、該入力端子に供給すべき階調表示用の電圧の電圧レベルに到達した（すなわち充電が完了した）少なくとも一つの端子である。
【０１０２】
なお、いうまでもないが全ての階調表示用の電圧の充電が完了した場合などには、上記低出力インピーダンスな電圧発生手段は必要がなくなるので、例えば、スイッチング手段の切り換え動作により、そこへの電流供給を無くすようにすることがより好ましい。
【０１０３】
本発明に係る階調表示用電圧発生装置はまた、上記の構成において、上記基準電圧発生手段と一つ以上の電圧発生手段とを含んでなる基準電圧発生ユニットを複数個備え、これら基準電圧発生ユニットが生成する上記複数種の階調表示用の電圧は、基準電圧発生ユニット毎に異なっており、さらに、使用する基準電圧発生ユニットを切り換える切換手段と、上記階調表示素子の階調表示の状態に応じて、上記切換手段の切り換え動作を制御する制御手段Ｂとを含んでなる構成であってもよい。
【０１０４】
上記の構成によれば、上記複数個の基準電圧発生ユニットの一つを正極性駆動時用の基準電圧発生ユニットとし、他の一つを負極性駆動時用の基準電圧発生ユニットとすることで、例えば、正極性駆動時と負極性駆動時とでγ補正特性が異なる液晶表示素子などに対しても、画素容量への充電時間の短縮と低消費電力性との両立を損なうことなく実現可能な階調表示用電圧発生装置を提供することができる。
【０１０５】
なお、より一層の低消費電力化や回路構成の簡素化を実現するために、複数個の上記基準電圧発生ユニットは、上記スイッチング手段、及び制御手段Ａを互いに共用するものであることがより好ましく、また、上記制御手段Ａと制御手段Ｂとは同一の制御手段であっても、異なる制御手段であってもよい。
【０１０６】
本発明に係る階調表示用電圧発生装置はまた、上記の構成において、上記基準電圧発生手段の出力段には、各階調表示用の電圧を別々に出力するために、該階調表示用の電圧の種類数と同数の出力端子が複数のブロックに分けて設けられており、かつ上記各ブロック毎に基準電圧発生手段よりも低出力インピーダンスな電圧発生手段が一つ設けられている構成である。
【０１０７】
上記の構成によれば、上記基準電圧発生ブロックと低出力インピーダンスな電圧発生手段とを一組として、制御手段Ａにより各組の動作を独立して制御可能となる。その結果、基準電圧発生ブロック毎に設けられた低出力インピーダンスな電圧発生手段を使用されるタイミングでのみ動作させることができ、画素容量への充電時間の短縮を図りつつ、より一層の低消費電力化を実現可能となる。
【０１０８】
本発明に係る階調表示用電圧発生手段はまた、上記の構成において、上記基準電圧発生手段と一つ以上の電圧発生手段とを含んでなる基準電圧発生ユニットは、２種の参照電圧のみが入力可能に構成されており、上記２種の参照電圧から上記複数種の階調表示用の電圧を生成することがより好ましい。
【０１０９】
上記の構成によれば、階調表示用電圧発生装置の回路構成をより簡素化可能となる。特に、基準電圧発生ユニットに上記参照電圧を供給するための配線数が比較的少なくて済み、その引き回しが容易となるので、これら配線にノイズが印加されて階調表示素子の表示品位が低下する虞をより一層低減可能となる。なお、階調表示素子として正極性駆動時と負極性駆動時とでγ補正特性が異なる液晶パネルなどを採用する場合には、既に説明したように、異なる階調表示用の電圧を生成可能な上記複数個の基準電圧発生ユニットの一つを正極性駆動時用とし、他の一つを負極性駆動時用として、これら基準電圧発生ユニット間で上記２種の参照電圧を共通に利用するようにすればよい。
【０１１０】
本発明にかかる階調表示装置は、上記の課題を解決するために、上記いずれかの構成の階調表示用電圧発生装置と、上記階調表示用電圧発生装置から階調表示用の電圧が供給されて階調表示を行う階調表示素子とを含んでなることを特徴としている。
【０１１１】
上記の構成によれば、液晶パネルやプラズマディスプレイパネルなどの階調表示素子上に、表示データに応じた階調表示を高速かつ低消費電力で行うことができる階調表示装置を提供可能となる。
【０１１２】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について、図面に基づいて説明すれば以下の通りである。なお、言うまでもないが、本願発明は、特に本実施の形態に記載の範囲のみに限定されるものではない。
【０１１３】
図２に示すのは、本発明にかかる階調表示用電圧発生装置（階調表示用電圧発生回路）を備えてなるＴＦＴ方式の液晶表示装置（階調表示装置）のブロック構成であり、対向電極９６、ソース信号ライン、ゲート信号ラインなどを備え表示部として機能する液晶パネル９１と、表示データＤおよび制御信号Ｓ１・Ｓ２を生成するコントローラ９４と、表示データＤおよび制御信号Ｓ１の入力に応じてソース信号ラインに階調表示用電圧を供給するソースドライバ（各ソースドライバＩＣ）９２と、制御信号Ｓ２の入力に応じてゲート信号ラインを動作させ、階調表示用電圧の各画素への書き込みを制御するゲートドライバ（各ゲートドライバＩＣ）９３とを備えてなる。
【０１１４】
その基本構成は図１３にて示した従来構成とほぼ同一であるが、本実施の形態では、コントローラ９４から各ソースドライバ（ソースドライバＩＣ）９２ヘ供給される制御信号Ｓ１として、基準電圧発生回路からＤＡ変換回路への基準電圧出力状態を時分割的に切り換えるための、切り換え制御信号ＳＷ（後述する）が加わっている点で図１３に示すものと相違がある。以下では、主に、本発明の階調表示用電圧発生装置をなすソースドライバ９２について説明を行う。
【０１１５】
ソースドライバ（各ソースドライバＩＣ）９２は、図１にその概略回路構成を示すように、入力ラッチ回路３１と、シフトレジスタ回路３２と、サンプリングメモリ回路３３と、ホールドメモリ回路３４と、レベルシフタ回路３５と、基準電圧発生回路（基準電圧発生手段）３８と、ＤＡ変換回路（選択手段）３６とを備えた構成（図１７に示すものと同等）において、さらに、基準電圧発生回路３８からＤＡ変換回路３６への基準電圧出力状態を時分割的に切り換えるための、切り換え制御回路部（切り換え制御手段）３９を含んでなっている。
【０１１６】
図２に示すコントローラ９４から転送されてきた各デジタル表示データＤＲ・ＤＧ・ＤＢ（例えば各６ビット）は、一旦、入力ラッチ回路３１でラッチされる。なお、各デジタル表示データＤＲ・ＤＧ・ＤＢは、それぞれ赤、緑、青の表示データに対応し、図２中、表示データＤとして総称されているものである。
【０１１７】
一方、上記コントローラ９４から転送されてきたスタートパルス信号ＳＰは、クロック信号ＣＫに同期を取り、シフトレジスタ回路３２内を転送され、該シフトレジスタ回路３２の最終段から次段のソースドライバにスタートパルス信号ＳＰ（カスケード出力信号Ｓ）として出力される。
【０１１８】
このシフトレジスタ回路３２の各段からの出力信号に同期して、先の入力ラッチ回路３１にてラッチされたデジタル表示データＤＲ・ＤＧ・ＤＢは、時分割でサンプリングメモリ回路３３内に一旦記憶されると共に、次のホールドメモリ回路３４に出力される。
【０１１９】
１水平同期期間の表示データがサンプリングメモリ回路３３に記憶されると、ホールドメモリ回路３４は、上記のコントローラ９４から供給される水平同期信号（ラッチ信号Ｌｓ）に基づいてサンプリングメモリ回路３３からの出力信号を取り込み、次のレベルシフタ回路３５に出力すると共に、次の水平同期信号が入力されるまでその表示データを維持する。
【０１２０】
レベルシフタ回路３５は、液晶パネルへの印加電圧レベルを処理する次段のＤＡ変換回路３６に適合させるため、ホールドメモリ回路３４から供給された出力信号の信号レベルを昇圧等により変換する回路である。基準電圧発生回路３８は、図２に示す液晶駆動電源９５からの複数の参照電圧ＶＲに基づき、階調表示用の各種アナログ電圧（階調表示用の電圧、以下、階調表示用電圧と称する場合もある）を発生させ、ＤＡ変換回路３６に出力する。
【０１２１】
なお、基準電圧発生回路３８とＤＡ変換回路３６との間には、切り換え制御回路部３９が電気的に接続されており、上記基準電圧発生回路３８からＤＡ変換回路３６への上記アナログ電圧（階調表示用電圧）の出力状態を切り換え可能となっているが、この特徴点についての詳細は後述する。
【０１２２】
ＤＡ変換回路３６は、基準電圧発生回路３８から供給される各種アナログ電圧から、レベルシフタ回路３５にてレベル変換された表示データに応じたアナログ電圧を選択する。ここで、ＤＡ変換回路３６の各出力段は直接的に（そのまま）液晶駆動用電圧出力端子（以下、単に出力端子と記載する）を介して液晶パネル９１（図２参照）の対応するソース信号ラインと接続される構成となっている。つまり、上記ソースドライバ９２では、従来、各出力端子３７に対応して設けられていた出力回路に相当する回路が設けられてはおらず、ＤＡ変換回路３６からの出力が直接液晶パネルに供給される構成となっている。
【０１２３】
上記の基準電圧発生回路３８、切り換え制御回路部３９、並びにＤＡ変換回路３６は、ＤＡ変換器を構成している。液晶表示装置においては、このＤＡ変換器を用いて液晶駆動回路（ソースドライバ）を構成することで、液晶パネルに表示するデジタルデータ（表示データＤＲ、ＤＧ、ＤＢ）をＤＡ変換器によりＤＡ変換して、各液晶表示素子に印加するようになっているとも言える。
【０１２４】
次に、本発明の特徴点の一つである切り換え制御回路部３９の詳細と、該切り換え制御回路部３９に階調表示用電圧を出力する基準電圧発生回路３８の構成とについて、図面を参照しながら説明する。なお、以下では、デジタル表示データＤＲ・ＤＧ・ＤＢが各々６ビットで構成されている例をもって説明する。
【０１２５】
図３に示すように、上記基準電圧発生回路３８は、入力される複数の参照電圧（ここではＶ’0 ，Ｖ’8 ，Ｖ’16，Ｖ’24，Ｖ’32，Ｖ’40，Ｖ’48，Ｖ’56，Ｖ’64  の９種類）から、ｎビット（ここでは６ビット）の表示データに応じた２n 種類（ここでは互いに電圧レベルの異なる６４種類）の階調表示用電圧Ｖ0 〜Ｖ63を発生させ、この階調表示用電圧を切り換え制御回路部３９側に出力する構成であり、基本的には従来公知のものを採用可能である。ここでは、図２０に示したものと同様、８つの抵抗Ｒ0 〜Ｒ7 （それぞれが基準電圧発生ブロックに相当する）が直列に接続された抵抗分割回路からなる、最も簡単な構成を例に挙げて説明する。
【０１２６】
なお、説明の便宜上、上記階調表示用電圧Ｖ0 〜Ｖ63は、Ｖ0 ，Ｖ1 ，…，Ｖ62，Ｖ63の順に電圧レベルが大きくなるものとし、必要に応じてこれらの電圧レベルを順に、Ｖ0 ，Ｖ1 ，…，Ｖ62，Ｖ63で表すこともある。また、上記参照電圧は、Ｖ’0 ，Ｖ’8 ，…，Ｖ’56，Ｖ’64  の順に電圧レベルが大きくなるものとし、必要に応じてこれらの電圧レベルを順に、Ｖ’0 ，Ｖ’8 ，…，Ｖ’56，Ｖ’64で表すこともある。
【０１２７】
図２０に示す構成と同様に、上記の抵抗Ｒ0 〜Ｒ7 のそれぞれは、８本の抵抗素子が直列に接続されてなっている。例えば、抵抗Ｒ7 について説明すれば、図４に示すように、８本の抵抗素子Ｒ71、Ｒ72、・・・Ｒ78がこの順に直列接続されて抵抗Ｒ7 が構成されている。また、他の抵抗Ｒ0 〜Ｒ6 についても上記した抵抗Ｒ7 と同様の構成である。したがって、基準電圧発生回路３８は、合計６４本の抵抗素子が直列接続されて構成されていることになる。なお、抵抗Ｒ0 〜Ｒ7 の抵抗値はそれぞれ、γ補正等を考慮して設計すればよい。
【０１２８】
また図４に示すように、基準電圧発生回路３８の出力段とＤＡ変換回路３６の入力段との間には、２５個のアナログスイッチ（スイッチング手段）回路１０１〜１２５およびバッファ回路（バッファ手段）１２６からなるバッファ回路ブロック４１’が電気的に挿入されており、さらに、上記アナログスイッチ回路１０１〜１２５のオン／オフ動作を独立に切り換えるためのアナログスイッチ制御回路部４０が設けられている。
【０１２９】
なお、図４に示す基準電圧発生回路３８は全体の１／８（図３の抵抗Ｒ7 に相当する部分）のみを示すものである。すなわち、上記バッファ回路ブロック４１’は、基準電圧発生回路３８をなす抵抗の一つである抵抗Ｒ7 （基準電圧発生ブロックの一つ）に対応して設けられるものであり、図示しないが、該バッファ回路ブロック４１’と同様の構成は、基準電圧発生回路をなす他の７つの抵抗Ｒ0 〜Ｒ6 それぞれに対応して一つずつ設けられている。また、図１に示すバッファ回路部４１は、これら８つのバッファ回路ブロック４１’を含んで構成されている。さらに、バッファ回路部４１とアナログスイッチ制御回路部４０とにより、上記切り換え制御回路部３９が構成されている。
【０１３０】
また、アナログスイッチ制御回路部４０はソースドライバ９２中に一つのみ設けられて全てのバッファ回路ブロック４１’間で共有されていてもよく、各バッファ回路ブロック４１’毎に設けられてもよい。なお、バッファ回路ブロック４１’の動作は、対応する基準電圧発生ブロック（抵抗Ｒ0 〜Ｒ7 のいずれか）に関わらず基本的に共通であり、以下、特に抵抗Ｒ7 に対応するバッファ回路ブロック４１’の動作に着目して説明を行う。
【０１３１】
上記アナログスイッチ制御回路部４０によるアナログスイッチ回路１０１〜１２５のオン／オフ切り換えは、切り換え制御信号ＳＷに応じて制御される。この切り換え制御信号ＳＷは、例えば、液晶表示装置のコントローラ９４が液晶パネルの階調表示動作の状態（ゲート信号ラインやソース信号ラインの駆動状況など）に応じて生成するものである。
【０１３２】
コントローラ９４から切り換え制御信号ＳＷが入力されると、該アナログスイッチ制御回路部（ここでは制御手段Ａとして機能）４０は、この入力信号に基づいて、上記アナログスイッチ回路１０１〜１２５のそれぞれに対し、そのオン／オフ動作を決定する出力信号（制御信号）を供給する。その結果、２つの参照電圧Ｖ’0 ・Ｖ’8 を８本の抵抗素子Ｒ71、Ｒ72、・・・Ｒ78で抵抗分割することにより各抵抗素子Ｒ71、Ｒ72、・・・Ｒ78間から引き出された８種類の階調表示用電圧Ｖ0 、Ｖ1 、・・・Ｖ7 が、対応する８本の出力端子ＯＴ0 、ＯＴ1 、・・・ＯＴ7 をそれぞれ介してバッファ回路ブロック４１’に入力され、アナログスイッチ回路１０１〜１２５の動作状態に応じて選択される、ＤＡ変換回路の８本の入力端子ＩＴ0 、ＩＴ1 、・・・ＩＴ7 を介して該ＤＡ変換回路３６内に出力される。
【０１３３】
この際、上記階調表示用電圧Ｖ0 、Ｖ1 、・・・Ｖ7 のすべてがＤＡ変換回路３６側に出力される場合もあるし、一部のみが出力される場合もある。また、階調表示用電圧Ｖ0 、Ｖ1 、・・・Ｖ7 の少なくとも一部が、基準電圧発生回路３８の上記出力端子ＯＴ0 、ＯＴ1 、・・・ＯＴ7 と、入力端子ＩＴ0 、ＩＴ1 、・・・ＩＴ7 との間に設けられたバッファ回路（バッファ手段）１２６に入力され、そこで低インピーダンス出力された後にＤＡ変換回路３６側に出力される場合もある。このような階調表示用電圧Ｖ0 、Ｖ1 、・・・Ｖ7 の様々な出力状態は、各アナログスイッチ回路１０１〜１２５の動作状態によって決定されるが、その詳細については後述する。
【０１３４】
なお、従来の構成では、上記出力端子ＯＴ0 、ＯＴ1 、・・・ＯＴ7 と、対応する入力端子ＩＴ0 、ＩＴ1 、・・・ＩＴ7 とがアナログスイッチ回路などを介さずに直接接続されており、階調表示用電圧Ｖ0 、Ｖ1 、・・・Ｖ7 全てがＤＡ変換回路３６にそのまま入力されていた。
【０１３５】
以下、バッファ回路１２６とアナログスイッチ回路１０１〜１２５とからなるバッファ回路ブロック４１’の回路構成、および動作タイミングなどについてより詳細に説明する。まずバッファ回路１２６であるが、例えば、差動増幅回路を用いたボルテージフォロア回路等で構成され、基準電圧発生回路３８からの各階調表示用電圧の出力インピーダンスと比較して低出力インピーダンスな回路素子を例示することができ、既存の技術で容易に構成可能である。また、その具体的な構成例については後述する。なお、以下の説明では、バッファ回路１２６の電圧ゲインをほぼ１と見なしているが、もちろんバッファ回路１２６の構成によっては異なる場合もある。
【０１３６】
一方、基準電圧発生回路３８から取り出された第１の階調表示用電圧Ｖ0 の、ＤＡ変換回路３６内への出力に関与する出力端子（電圧取り出し部）ＯＴ0 、入力端子ＩＴ0 、並びに３つのアナログスイッチ回路１０１・１０９・１１７は、次のように接続されている。すなわち、上記出力端子ＯＴ0 はアナログスイッチ回路１０１及びアナログスイッチ回路１１７の各々の一方の端子と接続され、さらにアナログスイッチ回路１１７の他方の端子はアナログスイッチ回路１０９の一方の端子と接続されると共に、ＤＡ変換回路３６の入力端子ＩＴ0 と接続されている。
【０１３７】
同様に、基準電圧発生回路３８から取り出された第２の階調表示用電圧Ｖ1 の取り出し部（出力端子ＯＴ1 ）はアナログスイッチ回路１０２及びアナログスイッチ回路１１８の各々の一方の端子と接続され、さらにアナログスイッチ回路１１８の他方の端子はアナログスイッチ回路１１０の一方の端子と接続されると共に、ＤＡ変換回路の入力端子ＩＴ1 と接続されている。
【０１３８】
以下、１）ＤＡ変換回路３６側への第３の階調表示用電圧Ｖ2 の出力に関わる３つのアナログスイッチ回路１０３・１１１・１１９、出力端子ＯＴ2 、並びに入力端子ＩＴ2 、２）第４の階調表示用電圧Ｖ3 の出力に関わる３つのアナログスイッチ回路１０４・１１２・１２０、出力端子ＯＴ3 、並びに入力端子ＩＴ3 、３）第５の階調表示用電圧Ｖ4 の出力に関わる３つのアナログスイッチ回路１０５・１１３・１２１、出力端子ＯＴ4 、並びに入力端子ＩＴ4 、４）第６の階調表示用電圧Ｖ5 の出力に関わる３つのアナログスイッチ回路１０６・１１４・１２２、出力端子ＯＴ5 、並びに入力端子ＩＴ5 、５）第７の階調表示用電圧Ｖ6 の出力に関わる３つのアナログスイッチ回路１０７・１１５・１２３、出力端子ＯＴ6 、並びに入力端子ＩＴ6 はそれぞれ、同様の接続パターンに従って接続され、最後に第８の階調表示用電圧の取り出し部（出力端子ＯＴ7 ）はアナログスイッチ回路１０８及びアナログスイッチ回路１２４の各々の一方の端子と接続され、さらにアナログスイッチ回路１２４の他方の端子はアナログスイッチ回路１１６の一方の端子と接続されると共に、ＤＡ変換回路３６の入力端子ＩＴ7 と接続されている。
【０１３９】
そして、一方の端子が、対応する８つの出力端子ＯＴ0 〜ＯＴ7 のいずれか一つと接続されている８つのアナログスイッチ回路１０１〜１０８の他方の端子は互いに共通化され（すなわち共通の一配線上にこの順に接続され）、該配線の一端を介してバッファ回路１２６の入力端子、及びアナログスイッチ回路１２５の一方の端子と電気的に接続されている。また、アナログスイッチ回路１２５の他方の端子は接地されている。
【０１４０】
さらに、一方の端子が、対応する８つの入力端子ＩＴ0 〜ＩＴ7 のいずれか一つと接続されている８つのアナログスイッチ回路１０９〜１１６（図４中、黒丸印で示す）の他方の端子は共通化され（すなわち共通の一配線上にこの順に接続され）、該配線の一端を介してバッファ回路１２６の出力端子と電気的に接続されている。
【０１４１】
なお、アナログスイッチ回路１０１〜１２５は、ＭＯＳトランジスタや、トランスミッションゲート等で構成されるアナログスイッチを含んでなる回路であって、公知の技術で容易に作成可能である。また、アナログスイッチ回路１０１〜１２５の導通もしくは非導通（オン／オフ）の制御は、アナログスイッチ制御回路部４０が生成する制御信号を各アナログスイッチ回路の制御端子（図示せず）に入力することにより行い、該制御信号がハイレベルで導通、一方、ロウレベルで非導通となるものである。
【０１４２】
上記のアナログスイッチ制御回路部４０は、例えば、シフトレジスタ回路およびゲート等で構成し、切り換え制御信号ＳＷとして、リセット信号と転送信号とをコントローラ９４から入力することで容易に構成できる。なお、いうまでもないが、バッファ回路１２６、アナログスイッチ回路１０１〜１２５、並びにアナログスイッチ制御回路部４０は、様々な構成で実現可能であり、特に本実施形態に記載の範囲内に限定されるものではない。
【０１４３】
続いて、図５に示すアナログスイッチ回路１０１〜１２５のオン／オフのタイミングチャートなどを参照しながら、切り換え制御回路部３９の動作について説明を行う。なお、以下の説明は、図４に示す一つのバッファ回路ブロック４１’におけるアナログスイッチ回路１０１〜１２５の切り換え動作のみを取り上げるものとするが、ソースドライバ９２内に複数のバッファ回路ブロック４１’が設けられる場合には、それぞれ同様の動作が行われるものとする。また、説明の便宜上、８種類の階調表示用電圧Ｖ0 〜Ｖ7 の電圧レベルは、この順に高くなる（昇順に並べられている）ものとする。
【０１４４】
まず、図５のＰｈａｓｅ０では、９つのアナログスイッチ回路１０１、１０９〜１１６を導通させ、他のアナログスイッチ回路は非導通の状態にする。なお、該図中、ＣＳ１０１〜ＣＳ１２５は順に、アナログスイッチ回路１０１用制御信号〜アナログスイッチ回路１２５用制御信号を指している。この時のバッファ回路ブロック４１’の状態を模式化したものが図６（ａ）である。これにより、基準電圧発生回路３８からＤＡ変換回路３６への出力電圧として、まず、最も電圧レベルの低い第１の階調表示用電圧Ｖ0 が、バッファ回路１２６を介して出力される。
【０１４５】
この第１の階調表示用電圧Ｖ0 は、デジタル表示データＤＲ・ＤＧ・ＤＢに応じてＤＡ変換回路３６により階調表示用電圧Ｖ0 〜Ｖ7 のいずれか１つの出力が選択されている液晶パネル９１の画素全て（走査信号によりＴＦＴがオンしている画素）に出力され、これら複数の画素の、ソース信号ラインの配線容量を含む画素容量を、低出力インピーダンスなバッファ回路１２６を用いた充電により第１の階調表示用電圧Ｖ0 のレベルにまで急峻に立ち上げることができる（図６（ｂ）参照）。なお、ＤＡ変換回路３６における階調表示用電圧の選択動作は従来のもの（図２２参照）と同様にデジタル表示データに応じて決定されるので、詳細な説明は省略する。
【０１４６】
Ｐｈａｓｅ０での充電が終了し、選択された画素の画素容量が第１の階調表示用電圧Ｖ0 のレベルに達した後、図５に示すＰｈａｓｅ１に移る。ここでは、９つのアナログスイッチ回路１０２、１１０〜１１７を導通させ、他のアナログスイッチ回路は非導通の状態にする。この時のバッファ回路ブロック４１’の状態を模式化したものが図７（ａ）である。
【０１４７】
ここで、階調表示用電圧Ｖ0 の出力が選択されている画素（走査信号によりＴＦＴがオンしている画素）の画素容量は、Ｐｈａｓｅ０を通じて既に所望の電圧レベル（Ｖ0 ）に達しており、該画素容量への新たな充電は不要である。ただ、この画素のＴＦＴは１水平同期期間オン状態のため、その電圧レベル（Ｖ0 ）を維持する必要があるが、バッファ回路１２６を介さない高出力インピーダンス状態でも電圧レベルの安定はとれるので、アナログスイッチ回路１１７を導通させ、基準電圧発生回路３８から取り出した階調表示用電圧Ｖ0 をそのままＤＡ変換回路３６側に出力させる。
【０１４８】
一方、他の７つの入力端子（図４参照）ＩＴ1 〜ＩＴ7 からＤＡ変換回路３６内へは、上記バッファ回路１２６を介して、次に高いレベルの第２の階調表示用電圧Ｖ1 が出力される。この第１の階調表示用電圧Ｖ1 は、デジタル表示データＤＲ・ＤＧ・ＤＢに応じてＤＡ変換回路３６により階調表示用電圧Ｖ0 を除くＶ1 〜Ｖ7 のいずれか１つの出力が選択されている画素全て（走査信号によりＴＦＴがオンしている画素）に出力され、これら複数の画素の、ソース信号ラインの配線容量を含む画素容量を、低出力インピーダンスなバッファ回路１２６を用いて先のＶ0 レベルからＶ1 レベルへ充電することにより、急峻に第２の階調表示用電圧Ｖ1 のレベルに立ち上げる（図７（ｂ）参照）。
【０１４９】
Ｐｈａｓｅ１での充電が終了し、選択された画素の画素容量が第２の階調表示用電圧Ｖ1 のレベルに達した後、図５に示すＰｈａｓｅ２に移る。ここでは９つのアナログスイッチ回路１０３、１１１〜１１８を導通させ、他のアナログスイッチ回路は非導通の状態にする。
【０１５０】
ここで、階調表示用電圧Ｖ1 の出力が選択されている画素（走査信号によりＴＦＴがオンしている画素）の画素容量は、Ｐｈａｓｅ１を通じて既に所望の電圧レベル（Ｖ1 ）に達しており、該画素容量への新たな充電は不要である。よって、その電圧レベル（Ｖ1 ）を維持するだけで良く、バッファ回路１２６を介さない高出力インピーダンス状態でも電圧レベルの安定はとれるので、アナログスイッチ回路１１８を導通させ、基準電圧発生回路３８から取り出した階調表示用電圧Ｖ1 をそのままＤＡ変換回路３６側に出力させる。また、第１の階調表示用電圧Ｖ0 も同様に、アナログスイッチ回路１１７を介してそのままＤＡ変換回路３６側に出力される。
【０１５１】
一方、他の６つの入力端子（図４参照）ＩＴ2 〜ＩＴ7 からＤＡ変換回路３６内へは、上記バッファ回路１２６を介して、次に高いレベルの第３の階調表示用電圧Ｖ2 が出力される。第３の階調表示用電圧Ｖ2 は、デジタル表示データに応じてＤＡ変換回路３６により階調表示用電圧Ｖ0 ・Ｖ1 を除くＶ2 〜Ｖ7 のいずれか１つの出力が選択されている画素全て（走査信号によりＴＦＴがオンしている画素）に出力され、これら複数の画素の、ソース信号ラインの配線容量を含む画素容量を、低出力インピーダンスなバッファ回路を用いて先のＶ1 レベルからＶ2 レベルに充電することで、急峻に第３の階調表示用電圧Ｖ2 のレベルに立ち上げる。
【０１５２】
Ｐｈａｓｅ２での充電が終了し、選択された画素の画素容量が第３の階調表示用電圧Ｖ2 のレベルに達した後、図５に示すＰｈａｓｅ３〜Ｐｈａｓｅ７へと同様の動作を続ける。例えば、Ｐｈａｓｅ３では９つのアナログスイッチ回路１０４、１１２〜１１９のみを導通させることで、第４の階調表示用電圧Ｖ3 のみをバッファ回路１２６を介してＤＡ変換回路３６側に出力する一方、第１〜第３の階調表示用電圧Ｖ0 〜Ｖ2 をバッファ回路１２６を介さずにそのまま出力する。
【０１５３】
次いで、Ｐｈａｓｅ４では９つのアナログスイッチ回路１０５、１１３〜１２０のみを導通させることで、第５の階調表示用電圧Ｖ4 のみをバッファ回路１２６を介してＤＡ変換回路３６側に出力する一方、第１〜第４の階調表示用電圧Ｖ0 〜Ｖ3 をバッファ回路１２６を介さずにそのまま出力する。また、Ｐｈａｓｅ５では９つのアナログスイッチ回路１０６、１１４〜１２１のみを導通させることで、第６の階調表示用電圧Ｖ5 のみをバッファ回路１２６を介してＤＡ変換回路３６側に出力する一方、第１〜第５の階調表示用電圧Ｖ0 〜Ｖ4 をバッファ回路１２６を介さずにそのまま出力する。さらに、Ｐｈａｓｅ６では９つのアナログスイッチ回路１０７、１１５〜１２２のみを導通させることで、第７の階調表示用電圧Ｖ6 のみをバッファ回路１２６を介してＤＡ変換回路３６側に出力する一方、第１〜第６の階調表示用電圧Ｖ0 〜Ｖ5 をバッファ回路１２６を介さずにそのまま出力する。
【０１５４】
このようにして、バッファ回路１２６を介して出力される階調表示用電圧のレベルを段階的にＶ0 からＶ6 へと立ち上げていき、Ｐｈａｓｅ７では、９つのアナログスイッチ回路１０８、１１６〜１２３のみを導通させることで、最もハイレベルな第８の階調表示用電圧Ｖ7 のみをバッファ回路１２６を介してＤＡ変換回路３６側に出力する一方、第１〜第７の階調表示用電圧Ｖ0 〜Ｖ6 をバッファ回路１２６を介さずにそのまま出力する（図８（ａ）など参照）。
【０１５５】
これにより、第８の階調表示用電圧Ｖ7 の出力が選択されている画素（走査信号によりＴＦＴがオンしている画素）の画素容量を、Ｖ6 レベルからＶ7 レベルに急峻に立ち上げる（図８（ｂ）参照）。この時、階調表示用電圧Ｖ0 〜Ｖ6 を選択している画素ではすでに定常状態に達しており、画素容量への新たな充電は不要である。よって、各画素はそれぞれに書き込まれるべき電圧レベル（Ｖ0 〜Ｖ6 の電圧）を各々維持するだけで良く、高インピーダンス状態でも電圧レベルの安定はとれるので、７つのアナログスイッチ回路１１７〜１２３を導通させ、基準電圧発生回路３８から取り出した階調表示用電圧Ｖ0 〜Ｖ6 を各々そのまま出力させている。
【０１５６】
第８の階調表示用電圧Ｖ7 の出力が選択されている液晶パネルの画素（走査信号によりＴＦＴがオンしている画素）の画素容量（ソース信号ラインの配線容量も含む）への充電が終了し、その電圧レベルがＶ7 の定常状態に達すると、Ｐｈａｓｅ８に移る。
【０１５７】
Ｐｈａｓｅ８の状態は、階調表示用電圧の供給による全画素容量への充電が終了し、その電圧レベルが階調表示用電圧Ｖ0 〜Ｖ7 のいずれかのレベルで定常状態に達しているものであり（図９（ｂ）参照）、この時の回路の状態を示したものが図９（ａ）である。Ｐｈａｓｅ８では、アナログスイッチ回路１１７〜１２５を導通させ、他のアナログスイッチ回路を非導通状態にする。
【０１５８】
これにより、バッファ回路１２６の入出力は基準電圧発生回路３８及びＤＡ変換回路３６から切り離される。この結果、基準電圧発生回路３８から取り出された電圧（階調表示用電圧）Ｖ0 〜Ｖ7 が、バッファ回路１２６を介することなく直接、ＤＡ変換回路３６側に出力されることになる。
【０１５９】
アナログスイッチ回路１２５を導通させることでバッファ回路１２６の入力端子を接地させるのは、例えばバッファ回路１２６の入力段がｎＭＯＳトランジスタの場合に、該トランジスタをオフさせてバッファ回路１２６の消費電力を低減し、かつ発振等を防止させるためであり、場合によっては電源電圧等他の電位に固定しても良い。
【０１６０】
尚、図４で示す回路ブロックが受け持つ８階調（階調表示用電圧Ｖ0 〜Ｖ7 に対応する階調）全てが定常状態になるまでの時間、すなわち図５に示すＰｈａｓｅ０〜Ｐｈａｓｅ８までの時間Ｔは、１走査時間（図１８参照）以内であれば良い。例えば、図４に示す回路ブロックは、所定のゲート信号ラインＧ1 が選択されている間（そこに入力される走査信号がハイレベルの間）に、ＤＡ変換回路３６への出力電圧レベルをＶ0 からＶ7 へ段階的に立ち上げていき、該ゲート信号ラインＧ1 が非選択になる前（走査信号がロウレベルになる前）に、８階調に対応した階調表示用電圧Ｖ0 〜Ｖ7 全てが定常状態になるような動作（Ｐｈａｓｅ８での動作に相当）を行う。これにより、上記走査信号（ハイレベル）がゲートに入力されるＴＦＴを持つ画素容量は各階調表示に必要な所定の電圧を充電し終え、続いて、該走査信号がロウレベルとなるとそのＴＦＴはオフ状態になり、ハイレベルの走査信号が再びゲート信号ラインＧ1 に入力されるまで、その電圧を保持する（図１８参照）。
【０１６１】
次いで、上記ゲート信号ラインＧ1 に隣接したゲート信号ラインＧ2 へ入力される走査信号がハイレベルとなり、新たな画素容量が充電対象として選択される。このため、図４に示す回路ブロックは、再度、段階的に電圧を立ち上げていくことになる。以後、ゲート信号ラインＧ３〜Ｇｎも同様の動作である。
【０１６２】
尚、ここでの説明は８階調に対応する階調表示用電圧Ｖ0 〜Ｖ7 の出力動作のみに限定しておこなっているが、すでに説明したように、図４は、６４階調表示を行うための８つの回路ブロック（図３参照）の一つのみを示したものである。また、本実施の形態の一変形例として、階調表示用電圧Ｖ0 〜Ｖ63に対応した６４階調を１つの回路ブロックとみなし、ここにバッファ回路１２６を一つのみ設ける構成とすることもできる。この場合でも上記説明の要領で、６４種類の階調表示用電圧Ｖ0 〜Ｖ63を順次バッファ回路１２６を介してＤＡ変換回路３６側に出力すればよい。すなわち、特に回路ブロック数や、各回路ブロック内の階調数等は限定されるものではない。
【０１６３】
また、本実施の形態では、一つの回路ブロックが担当する階調表示用電圧Ｖ0 〜Ｖ7 を、その電圧レベルの小さいものから大きいものへと段階的にＤＡ変換回路３６側に出力する例で説明を行ったが、特にこの出力方式に限定されるものではない。
【０１６４】
すなわち、本発明では、液晶パネルの画素容量やソース信号ラインの配線容量（さらにはソースドライバＩＣを搭載しているＴＣＰの配線容量等の付随する容量も含む）の大きな充電もしくは放電電流が必要な時のみ、低出力インピーダンスなバッファ回路を介して階調表示用電圧を出力して急峻な立ち上げ、または立ち下げ動作を実現し、一方、定常状態で大きな電流が不要、つまり高出力インピーダンス状態で良い時は、基準電圧発生回路から取り出した階調表示用電圧をバッファ回路を介することなく直接出力するという、出力状態の切り換えにその主眼を有する。
【０１６５】
従って、バッファ回路を介してＤＡ変換回路３６側に出力される階調表示用電圧のレベルを段階的に立ち下げても良いし、また、段階的な立ち上げと立ち下げとを交互に行っても良いし、さらには、バッファ回路に入力される階調表示用電圧のレベルを段階的に切り換えるものでなくても良い。ただ、本実施の形態で説明した、段階的に電圧レベルを立ち上げる方式（階段状に電圧レベルを立ち上げる方式）が、充電時間、充電電流が少なくて済み低消費電力化につながることや、動作制御も簡単になるためより望ましい。
【０１６６】
また、図５のタイミングチャートでは、Ｐｈａｓｅ０からＰｈａｓｅ８へと、次々と間を開けることなくアナログスイッチ回路１０１〜１２５を切り換えていく事例を示したが、これらアナログスイッチ回路の切り換え時に、全アナログスイッチ回路１０１〜１２５を非導通にする非導通状態を設けても勿論良い。非動通状態を設ければ、アナログスイッチ回路１０１〜１２５のオン／オフ切り換えタイミングのバラツキ等が原因となって、アナログスイッチ回路間に貫通電流が流れることが防止され、さらなる低消費電力化につながる。
【０１６７】
また、バッファ回路は一般に消費電流が比較的大きいが、その低消費電力化を図るために、図１０に示すバッファ回路（バッファ手段）１２７をバッファ回路１２６（図４参照）として使用することもできる。以下に詳細に説明するが、該バッファ回路１２７は、ボルテージフォロワ回路２１と制御部２２とで構成されており、動作の必要が無い時には、その動作を止めるとともに消費電流も止める機能が設けられている。
【０１６８】
ボルテージフォロワ回路２１は、ＮチャンネルＭＯＳ（以下、ＮＭＯＳと記載する）トランジスタ２３・２４と、ＰチャンネルＭＯＳ（以下、ＰＭＯＳと記載する）トランジスタ２５・２６とを備えている。ＮＭＯＳトランジスタ２３・２４は、差動対を構成している。一方、ＰＭＯＳトランジスタ２５・２６は、カレントミラー回路（能動負荷回路）を構成している。
【０１６９】
ＮＭＯＳトランジスタ２３のゲートは同相入力端子として入力側端子に接続されている。ＮＭＯＳトランジスタ２３・２４のソースは互いに接続されており、制御部２２の後述するＮＭＯＳトランジスタ２８のドレインと接続されている。また、ＮＭＯＳトランジスタ２４のゲート（逆相入力端子）とドレインとは互いに接続され、出力側端子に接続されている。
【０１７０】
また、ＮＭＯＳトランジスタ２３のドレインは、ＰＭＯＳトランジスタ２５のドレインと接続されており、ＰＭＯＳトランジスタ２５のソースは電源Ｖｄに接続されている。一方、ＮＭＯＳトランジスタ２４のドレインは、ＰＭＯＳトランジスタ２６のドレインと接続されており、ＰＭＯＳトランジスタ２６のソースは電源Ｖｄに接続されている。
【０１７１】
一方、制御部２２は、動作点を決めるバイアス電圧設定部２７と、動作電流を流すＮＭＯＳトランジスタ２８と、動作電流のＯＮ／ＯＦＦを行うスイッチング素子としてのＮＭＯＳトランジスタ２９とで構成されている。
【０１７２】
バイアス電圧設定部２７は、ＮＭＯＳトランジスタ２７ａ・２７ｂで構成されている。ＮＭＯＳトランジスタ２７ａのゲートには、制御信号Ｐが入力される。ＮＭＯＳトランジスタ２７ａのソースは、ＮＭＯＳトランジスタ２７ｂのゲートおよびドレインと、ＮＭＯＳトランジスタ２８のゲートとに接続されている。これにより、ＮＭＯＳトランジスタ２８のゲートにはバイアス電圧がかかることになる。また、ＮＭＯＳトランジスタ２７ａのドレインは、図示しない電源と接続されている。ＮＭＯＳトランジスタ２７ｂのソースは、基準電位に接続されているか、または接地されている。
【０１７３】
一方、ＮＭＯＳトランジスタ２８のソースは、ＮＭＯＳトランジスタ２９のドレインと接続されており、ＮＭＯＳトランジスタ２９のソースは、接地されている。ＮＭＯＳトランジスタ２９のゲートには、先の制御信号Ｐが入力されるようになっている。
【０１７４】
上記構成のバッファ回路１２７において、回路の動作が必要な時には、制御信号ＰをＨｉｇｈレベル（図１０ではＶｄレベル）に設定し、回路の動作停止時には、制御信号ＰをＬｏｗレベル（図１０では接地レベル）に落とす。制御信号ＰをＬｏｗレベルにした場合、差動増幅回路の動作点を決めるＮＭＯＳトランジスタ２７ｂと、ＮＭＯＳトランジスタ２９とがＯＦＦとなるため、ボルテージフォロワ回路２１からの電流を引き込むＮＭＯＳトランジスタ２８に電流が流れなくなる。これにより、ボルテージフォロワ回路２１の動作が停止するので、ボルテージフォロワ回路２１における消費電流を完全にカットすることができる。
【０１７５】
以上のように、バッファ回路１２７は、回路不使用時には制御信号Ｐにより出力をハイインピーダンスにすると共に、差動増幅回路であるボルテージフォロワ回路２１内の動作電流をカットする構成である。これにより、回路不使用時に無駄に電力が消費されるのを確実に防止することができ、回路の低消費電力化を大幅に図ることができる。
【０１７６】
すなわち、バイアス電圧設定部２７は定電流回路として機能し、かつ差動増幅回路（ボルテージフォロワ回路２１）の動作点を決めるものであり、ＮＭＯＳトランジスタ２７ａに入力される制御信号ＰがＬｏｗレベルとなるとバイアス電圧設定部２７に電流が流れなくなくと同時にＮＭＯＳトランジスタ２９がオフ状態となる。よって、このバッファ回路１２７を流れる電流は全て遮断されることになる。
【０１７７】
これにより、携帯用の階調表示装置（例えば、液晶表示装置やプラズマディスプレイ装置など）において、電源がオンしていても表示を行わない場合や、電源がオンした直後などで回路が定常状態に達していない場合などには、制御信号ＰをＬｏｗレベルにしておき、不要な消費電力を削減することができる。また、階調表示装置を用いてＴＶ映像を受信し表示する場合、垂直同期信号や水平同期信号の帰線時間帯のような画面表示に不要なタイミングではバッファ回路１２７の動作を止める等、こまめに消費電力を削減することができる。
【０１７８】
なお、上記制御信号Ｐは、ソースドライバＩＣの入力端子を介して、直接、バッファ回路１２７の制御端子に入力しても良いし、アナログスイッチ制御回路部（図１参照）４０を介して出力しても良い。ただし、この場合には、該アナログスイッチ制御回路部４０にコントローラ９４から入力される信号として、切り換え制御信号ＳＷに加え、上記制御信号Ｐを追加する必要はある。また、上記バッファ回路１２７を備えた回路ブロック（図４に示すバッファ回路ブロック４１’に相当）が複数個存在する場合には、上記制御信号Ｐを全バッファ回路１２７間で共通化して使用しても良いし、一方、回路ブロック毎に異なる制御信号Ｐを用い、複数のバッファ回路１２７の動作を独立に制御してもよい。
【０１７９】
バッファ回路１２７を備えた複数の回路ブロックを有し、各回路ブロック毎に異なる制御信号Ｐを用いる構成とすれば、各バッファ回路１２７を使用されるタイミングでのみ動作させることができ、こまめな消費電力の削減が実現可能となる。例えば、表示画面全体に同じ背景を表示する場合や、背景画面に他の画面をはめ込んで表示する場合等では、背景部は同じ階調表示用電圧が使用されるので、背景部を表示するタイミングでは該当する回路ブロック内のバッファ回路１２７のみ動作させ、他の回路ブロックのバッファ回路１２７は動作を止めてよい。
【０１８０】
〔実施の形態２〕
本発明の他の実施の形態について、図面に基づいて説明すれば以下の通りである。なお、説明の便宜上、実施の形態１と同一の構成には同一の部材番号を付し、その説明を省略する。
【０１８１】
図１１および図１２に示すように、本実施の形態のソースドライバ（階調表示用電圧発生装置）９７は、図４に示すバッファ回路１２６を含んだバッファ回路ブロック４１’に代えて、抵抗分割回路（電圧発生手段）４４を含んだ低インピーダンス基準電圧発生ブロック４２’を設けた構成となっている。また、一つのみ図示しているが、低インピーダンス基準電圧発生ブロック４２’も、上記バッファ回路ブロック４１’と同様に、基準電圧発生回路３８をなす各抵抗Ｒ0 〜Ｒ7 （図３参照）に対応して一つずつ設けられている。そして、これら８つの低インピーダンス基準電圧発生ブロック４２’を含んで、図１１に示す低インピーダンス基準電圧発生回路部４２が構成される。
【０１８２】
つまり、低インピーダンス基準電圧発生回路部４２内には計８つの抵抗分割回路４４（一つのみ図示）が含まれており、基準電圧発生回路３８と同様に互いに直列接続されている。そして、これら抵抗分割回路４４によって、６４種類のアナログ電圧（階調表示用電圧Ｖ0 〜Ｖ63  （図３参照））を生成する。そして、これら８つの抵抗分割回路４４と基準電圧発生回路３８とを合わせて、一つの基準電圧発生ユニットと称する場合もある。
【０１８３】
なお、以下に詳細に説明するが、基準電圧発生回路３８と低インピーダンス基準電圧発生回路部４２とはともに、複数の参照電圧ＶＲから複数種の階調表示用電圧を生成するものであり、切り換え制御信号ＳＷの入力を受けてアナログスイッチ制御回路部（制御手段Ａとして機能する）４０が生成する制御信号に基づき、両者が同時に併用されたり、また片方のみが使用される場合もある。以下、基準電圧発生回路３８の抵抗Ｒ7 に対応して設けられた抵抗分割回路４４につき、詳細に説明する。
【０１８４】
上記の抵抗分割回路４４はそれぞれ、基準電圧発生回路３８をなす各抵抗Ｒ0 〜Ｒ7 （図３参照）と同様に複数の（８本の）抵抗素子Ｒ’71〜Ｒ’78が順に直列に接続されてなる構成である。また、これら複数の抵抗素子Ｒ’71〜Ｒ’78は、基準電圧発生回路３８の対応する回路ブロック（抵抗Ｒ7 ：基準電圧発生ブロック）をなす８本の抵抗素子Ｒ71〜Ｒ78と同一の抵抗比を有し、かつそれぞれの抵抗値を低くして構成されている。
【０１８５】
つまり、抵抗分割回路４４をなす８本の抵抗素子Ｒ’71〜Ｒ’78それぞれの抵抗値を順に、Ｒ’７１、Ｒ’７２、…、Ｒ’７８とし、一方、基準電圧発生回路３８の一ブロックをなす８本の抵抗素子Ｒ71〜Ｒ78それぞれの抵抗値を順に、Ｒ７１、Ｒ７２、…、Ｒ７８とした場合、
Ｒ’７１：Ｒ’７２：…：Ｒ’７８＝Ｒ７１：Ｒ７２：…：Ｒ７８
の関係が成り立つとともに、Ｒ’７１〜Ｒ’７８の合計が、Ｒ７１〜Ｒ７８の合計より小さくなっている。したがって、図１２に示すように、該抵抗分割回路４４からは、基準電圧発生回路３８の抵抗Ｒ7 から取り出される階調表示用電圧Ｖ0 〜Ｖ7 と同レベルの電圧Ｖ0 〜Ｖ7 を、より低出力インピーダンスな条件で取り出すことができる。
【０１８６】
なお、詳細な説明は省略するが、例えば、基準電圧発生回路３８をなす抵抗Ｒ0 〜Ｒ6 と、これに対応して設けられる抵抗分割回路４４（図示せず）とは、上記抵抗Ｒ7 と対応する抵抗分割回路４４との関係と同様に設計されて、残りの階調表示用電圧Ｖ63〜Ｖ8 をより低出力インピーダンスな条件で出力可能となっている。
【０１８７】
また、上記の低インピーダンス基準電圧発生ブロック４２’内には、上記実施の形態１と同様に、スイッチング手段をなすアナログスイッチ回路１０１〜１２５、並びにアナログスイッチ回路１２８が配されており、アナログスイッチ制御回路部４０が生成する制御信号に基づき、それぞれのオン／オフタイミングが制御される。この結果、アナログ電圧（階調表示用電圧）Ｖ0 〜Ｖ7 それぞれをＤＡ変換回路３６側に出力する際に、該電圧が基準電圧発生回路３８から出力されるのか、または、抵抗分割回路４４から出力されるのかが選択可能となる。つまり、アナログスイッチ制御回路部４０と、低インピーダンス基準電圧発生回路部４２とで、電圧源切り換え制御部４３が構成されている。
【０１８８】
なお、一つの低インピーダンス基準電圧発生ブロック４２’における２５個の上記アナログスイッチ回路１０１〜１２５の接続状態は、上記実施の形態で説明したものとほぼ同様（図４参照）であるが、１）８個のアナログスイッチ回路１１７、１１８、〜１２４の一方の端子がそれぞれ、基準電圧発生回路３８の出力端子ＯＴ0 、ＯＴ1 、〜ＯＴ7 にのみ接続されている点、２）８個のアナログスイッチ回路１０１、１０２、〜１０８の一端が、順に、抵抗分割回路４４をなす抵抗素子Ｒ’78の一端、抵抗素子Ｒ’78・Ｒ’77間、抵抗素子Ｒ’77・Ｒ’76間、抵抗素子Ｒ’76・Ｒ’75間、抵抗素子Ｒ’75・Ｒ’74間、抵抗素子Ｒ’74・Ｒ’73間、抵抗素子Ｒ’73・Ｒ’72間、抵抗素子Ｒ’72・Ｒ’71間、に接続され、また、これらの他端が、アナログスイッチ回路１０９〜１１６の一端も接続されている共通の配線上に接続されている点で異なる。
【０１８９】
上記アナログスイッチ回路１０１〜１２４の動作は、先に述べた図５のタイミングチャートと同じであり、このようなスイッチング動作を行うことで、既に説明した図６〜図９に示すものと同等の階調表示用電圧出力動作を実現することができる。なお、上記実施の形態１でバッファ回路１２６を介して行われた電圧出力動作は、本実施の形態では抵抗分割回路４４を介して行われる電圧出力動作（ともに、基準電圧発生回路３８からの出力と比較して、低インピーダンス出力動作）と読み替えればよい。
【０１９０】
また、アナログスイッチ回路１２５は図５のタイミングとはロウレベルとハイレベルは反転するだけで動作や効果は先の実施の形態１と同様であるので、ここでの詳細な説明は省略する。
【０１９１】
そして、並列に接続された基準電圧発生回路３８をなす抵抗Ｒ7 と、抵抗分割回路４４との間に、アナログスイッチ回路１２８を配置することで、階調表示用電圧の発生が不要の場合、このアナログスイッチ回路１２８を非導通状態にし、さらなる低消費電力化を図ることができる。これは先の実施の形態１にも適用可能なものである。
【０１９２】
携帯用液晶表示装置は一般的に小画面のものが多いため、ソース信号ラインの配線容量や画素容量が比較的小さい。よって、実施の形態１で説明したバッファ回路ほどの低出力インピーダンス化が不要の場合、この第２の実施の形態は特に有効である。この構成は、抵抗のみの簡単な構成で実現でき、レイアウト面積で有利であると共に、画面サイズにもよるがバッファ回路と比較して無効電流を少なくできる可能性もある。また、同じプロセスで製造されるため、基準電圧発生回路３８をなす対応する抵抗と、抵抗分割回路４４との抵抗比のバラツキは少なく、両者を切り換え使用しても出力電圧の偏差は少なくなり良好な画質を得ることができる。
【０１９３】
〔実施の形態３〕
本発明のさらに他の実施の形態について、図面に基づいて説明すれば以下の通りである。なお、説明の便宜上、実施の形態１と同一の構成には同一の部材番号を付し、その説明を省略する。
【０１９４】
本実施の形態にかかるソースドライバ（階調表示用電圧発生装置）は、上記実施の形態１にかかるソースドライバ９２（図１参照）において、基準電圧発生回路３８とは異なる電圧レベルの基準電圧を生成可能な他の基準電圧発生回路をさらに備えてなる点に一つの特徴を有する。
【０１９５】
液晶表示装置（階調表示装置）は一般に、フリッカ防止などの目的で、液晶駆動電圧を正極性とする（正極性駆動）タイミングと負極性とする（負極性駆動）タイミングとを周期的に切り替える交流駆動が行われる。本ソースドライバは、液晶駆動電圧を正極性と負極性との間で切り替えた際に異なるγ補正特性となる液晶表示素子（液晶パネル）にも採用可能なように、複数の基準電圧発生回路（負極性駆動用および正極性駆動用）を設けている。以下、実施の形態１にかかるソースドライバ９２との構成上の相違が見られる基準電圧発生回路周辺の構成についてのみ、図面を参照して詳細に説明を行う。
【０１９６】
図２７に示すように、実施の形態１と同様、本実施の形態にかかるソースドライバでも、基準電圧発生回路３８が抵抗Ｒ0 、Ｒ1 、…、Ｒ6 、Ｒ7 からなる８つのブロック（基準電圧発生ブロック）により構成されており、各ブロックにて生成される各々８種類のアナログ電圧が対応する一つのバッファ回路ブロック４１ａ’（構成については後述する）に入力されるようになっている。すなわち、バッファ回路ブロック４１ａ’は、基準電圧発生回路３８をなすブロック数（基準電圧発生ブロックの数）に応じて８つ設けられて、バッファ回路部４１を構成している。なお、基準電圧発生回路３８の詳細については、実施の形態１で記載した通りである。
【０１９７】
また、本実施の形態にて設けられた新たな基準電圧発生回路（基準電圧発生手段）３８Ａは、８つの抵抗Ｒ’10、Ｒ’11、…、Ｒ’16、Ｒ’17（基準電圧発生ブロック）が直列に接続されてなり、さらに抵抗Ｒ’10、Ｒ’11、…、Ｒ’16、Ｒ’17はそれぞれ８つの抵抗素子が直列に接続されてなる。例えば、抵抗Ｒ’17は、８つの抵抗素子Ｒ’171 〜Ｒ’178 にて構成されている（図２８参照）。
【０１９８】
そして、基準電圧発生回路３８Ａでも、各抵抗Ｒ’10、Ｒ’11、…、Ｒ’16、Ｒ’17にて生成される各々８種類のアナログ電圧が、対応する一つのバッファ回路ブロック４１ａ’に入力されるようになっている。また、基準電圧発生回路３８をなす抵抗Ｒ0 、Ｒ1 、…、Ｒ6 、Ｒ7 と、基準電圧発生回路３８Ａをなす抵抗Ｒ’10、Ｒ’11、…、Ｒ’16、Ｒ’17とはこの順に対応をなし、対応をなす一対の抵抗にて生成されたアナログ電圧は同一のバッファ回路ブロック４１ａ’へ入力されるようになっている。
【０１９９】
以下、図２８などに基づき、本実施の形態におけるバッファ回路ブロック４１ａ’の構成を説明する。なお、図２７に示す各バッファ回路ブロック４１ａ’は基本的に同一の構成を有しているので、上記抵抗Ｒ7 ・Ｒ’17が対応するもののみにつき説明を行う。
【０２００】
本実施の形態にかかるソースドライバＩＣでは、バッファ回路ブロック４１’（図４参照）内に、基準電圧発生回路３８または３８Ａを選択使用するためのセレクタ手段（切換手段）２００が設けられてバッファ回路ブロック４１ａ’が構成される。
【０２０１】
上記セレクタ手段２００は、アナログスイッチ回路２０１、２０２…２０８と、アナログスイッチ回路２１１、２１２…２１８とを含んでなる。そして、基準電圧発生回路３８の出力端子ＯＴ0 、ＯＴ1 、…、ＯＴ7 はそれぞれ、対応する一つのアナログスイッチ回路２０８、２０７、…、２０１を介して、他の一つのアナログスイッチ回路１０１、１０２、…、１０８（実施の形態１にて説明済）の一端（入力）に接続されている。一方、基準電圧発生回路３８Ａの出力端子ＯＴ000 、ＯＴ001 、…、ＯＴ007 はそれぞれ、対応する一つのアナログスイッチ回路２１８、２１７、…、２１１を介して、上記アナログスイッチ回路２０８、２０７、…、２０１の各出力と接続され、さらに上記アナログスイッチ回路１０１、１０２、…、１０８の一端（入力）に接続されている。
【０２０２】
また、不要時には、基準電圧発生回路３８および３８Ａを流れる電流をカットするアナログスイッチ回路３０２、３０１が設けられている。なお、アナログスイッチ回路３０２・３０１はそれぞれ、例えば、参照電圧Ｖ’64またはＶ’0 の入力端近傍に一つずつ、つまり基準電圧発生回路３８・３８Ａ全体で一つずつ設ければよい。
【０２０３】
本実施の形態では、基準電圧発生回路３８・３８Ａに入力される複数の参照電圧の一部（最も電圧レベルの高い参照電圧Ｖ’64および最も電圧レベルの低い参照電圧Ｖ’0 ）のみを使用して階調表示用のアナログ電圧を生成するようになっており、例えば、液晶パネル用ソースドライバ（液晶表示素子用階調表示素子）とする場合に、交流駆動によるγ補正に際しても微調整用の参照電圧（中間電圧）を用いずに対応可能となっている。以下、基準電圧発生回路３８が正極性駆動時のγ補正用に、また基準電圧発生回路３８Ａが負極性駆動時のγ補正用に使用されると仮定してより詳細な説明を行う。
【０２０４】
すでに説明したように、上記の基準電圧発生回路３８では、抵抗Ｒ0 、Ｒ1 、…、Ｒ6 、Ｒ7 の抵抗値を全て同一とし、各抵抗Ｒ0 、Ｒ1 、…、Ｒ6 、Ｒ7 の両端に入力された電圧を抵抗素子により８等分して出力していた。一方、基準電圧発生回路３８Ａでは、抵抗Ｒ’10、Ｒ’11、…、Ｒ’16、Ｒ’17間の抵抗比が、上記抵抗Ｒ0 、Ｒ1 、…、Ｒ6 、Ｒ7 間の抵抗比と異なるように構成されている。すなわち、基準電圧発生回路３８Ａでは、抵抗Ｒ’10、Ｒ’11、…、Ｒ’16、Ｒ’17間の少なくとも一部で、入力された参照電圧Ｖ’64・Ｖ’0 の不均等分割が行われる。よって、基準電圧発生回路３８が生成するアナログ電圧（階調表示用電圧）と、基準電圧発生回路３８Ａが生成するアナログ電圧とは、種類数（６４階調表示に応じた６４種類）は同じものの、少なくとも一部に電圧レベルが異なるものが含まれる。
【０２０５】
そして、アナログスイッチ回路３０２、２０１〜２０８を連動して開閉（オン・オフ）させ、一方、アナログスイッチ回路３０１、２１１〜２１８を連動して開閉させる。ここでは、アナログスイッチ回路３０２、２０１〜２０８は正極性駆動時にＯＮし、負極性駆動時および不用時にＯＦＦするように、一方、アナログスイッチ回路３０１、２１１〜２１８は負極性駆動時にＯＮし、正極性駆動時および不用時にＯＦＦするように制御される。また、セレクタ手段２００内に設けられた上記アナログスイッチ回路や、上記アナログスイッチ回路３０１・３０２のオンオフはいずれも、アナログスイッチ制御回路部４０（制御手段Ａ・Ｂとして機能）からの制御信号により制御される。なお、アナログスイッチ回路１０１〜１２４のオン・オフ制御により、基準電圧発生回路３８Ａから出力される階調表示用の電圧を、バッファ回路１２６を介してまたは介さずにＤＡ変換回路３６に入力する方法については、基本的に基準電圧発生回路３８の場合と同様であり説明は省略する（実施の形態１参照）。
【０２０６】
例えば、図２６（ａ）に示す正極性駆動時でのγ補正特性と、図２６（ｃ）に示す負極性駆動時でのγ補正特性との双方を実現するためには、従来行われているように、極性反転の際に、デジタル表示データを反転させ、かつ液晶パネル（図示せず）への出力電圧（階調表示用の電圧）をそれぞれのγ補正特性に応じて変更すればよい。そして、本実施の形態では、負極性駆動時と正極性駆動時とでの液晶パネルへの出力電圧の変更を、基準電圧発生回路３８・３８Ａを切り換え使用することで実現している。
【０２０７】
例えば、基準電圧発生回路３８を使用して図２６（ａ）に示すγ補正特性が得られる場合に、図２６（ｃ）に示すγ補正を実現するためには、階調表示用電圧Ｖ8 の電位を下げ、かつ階調表示用電圧Ｖ56の電位を上げる必要がある。そのため、階調表示用電圧Ｖ8 の出力用の抵抗Ｒ6 （同一の抵抗素子８本で構成）の抵抗値を基準として、この抵抗Ｒ6 に対応する基準電圧発生回路３８Ａ内の抵抗Ｒ’16（同一の抵抗素子８本で構成）の抵抗値を大きくし、かつ階調表示用電圧Ｖ56の出力用の抵抗Ｒ0 （同一の抵抗素子８本で構成）の抵抗値を基準として、この抵抗Ｒ0 に対応する基準電圧発生回路３８Ａ内の抵抗Ｒ’10（同一の抵抗素子８本で構成）の抵抗値を小さく設計すればよい。換言すれば、抵抗Ｒ1 （同一の抵抗素子８本で構成）の抵抗値を基準として、これに対応する基準電圧発生回路３８Ａ内の抵抗Ｒ’11（同一の抵抗素子８本で構成）の抵抗値を大きくし、かつ、抵抗Ｒ7 （同一の抵抗素子８本で構成）の抵抗値を基準として、これに対応する基準電圧発生回路３８Ａ内の抵抗Ｒ’17（同一の抵抗素子８本で構成）の抵抗値を小さく設計すればよい。
【０２０８】
正極性駆動と負極性駆動との切替、すなわち一定期間毎の液晶駆動の極性反転は、従来の液晶表示素子の駆動と同様に行えばよく、詳細な説明は省略するが、例えば、数垂直同期期間毎（１垂直同期期間毎も含む）の垂直同期期間単位で、また駆動方式によっては、数水平同期期間毎（１水平同期期間毎も含む）の水平同期期間単位でも行われる。
【０２０９】
また、液晶駆動の極性反転に際し液晶表示素子の対向電極への印加電圧も切り換えられることや、デジタル表示データの反転法に関しては、従来公知の方法が採用可能であり、詳細な説明は省略する。
【０２１０】
以上のように、本実施の形態のソースドライバＩＣ（階調表示用電圧発生装置）のように、複数の基準電圧発生回路を備えた構成では、２つの参照電圧Ｖ’64・Ｖ’0 を共通に利用して、互いに異なる階調表示用の電圧を出力可能となっている。つまり、正極性駆動時と負極性駆動時とでγ補正特性が異なる液晶表示素子へ対応する場合でも、中間レベルの参照電圧（図３に示したＶ’8 、Ｖ’16、…、Ｖ’56（中間電圧）に相当）の入力を全てなくすことが可能となり、また、仮に使用する場合でもその一部のみを入力すればよい。よって、ソースドライバＩＣに設けるパッド数を低減可能となりチップ面積の増大が防止される。また、上記中間レベルの参照電圧にのる飛込みノイズにより、液晶表示素子の表示品位が劣化する虞も低減可能となる。加えて、液晶駆動電源（図２参照）と各ソースドライバＩＣとの間の配線数も低減されて、液晶表示装置のより一層の小型化が可能となり、かつ液晶表示装置のシステム設計も容易となる。
【０２１１】
また、アナログ回路として差動増幅回路等で構成されるバッファ回路間では、製造条件のバラツキ等により入力段でオフセットバラツキが発生するが、実施の形態１の場合と同様に、液晶表示素子には、バッファ回路を介しての充電がなされた後に、高インピーダンス出力ではあるが基準電圧発生回路３８・３８Ａからバッファ回路を介さずに所定の電圧が供給されるようになっている。これにより、各バッファ回路での出力偏差は解消され、表示ムラのない表示が可能となる。また、入力段のオフセットバラツキに対する問題が低減されることで、バッファ回路の設計が容易となる。
【０２１２】
〔実施の形態４〕
本発明のさらに他の実施の形態について、図面に基づいて説明すれば以下の通りである。なお、説明の便宜上、実施の形態１〜３と同一の構成には同一の部材番号を付し、その説明を省略する。
【０２１３】
本実施の形態にかかるソースドライバＩＣ（階調表示用電圧発生装置）は、実施の形態２で説明した基準電圧発生ユニットを複数個備えてなり、これら基準電圧発生ユニットが生成する上記複数種の階調表示用の電圧が、基準電圧発生ユニット毎に異なっている構成である。
【０２１４】
より具体的には、本実施の形態にかかるソースドライバＩＣは、図２９に示すように２つの基準電圧発生ユニットを備えてなり、一方の基準電圧発生ユニットは、基準電圧発生回路３８と８つの抵抗分割回路（電圧発生手段）Ｒ’0 〜Ｒ’7 の集合体とから、また、他方の基準電圧発生ユニットは、基準電圧発生回路（基準電圧発生手段）３８Ｂと８つの抵抗分割回路（電圧発生手段）Ｒ’000 〜Ｒ’700 の集合体とから構成されている。ここで、基準電圧発生回路３８Ｂは、基準電圧発生回路３８と同様に、８つの抵抗Ｒ000 〜Ｒ700 （各々同一の抵抗素子８本で構成）を直列に接続してなる抵抗分割手段である。
【０２１５】
また、これら２つの基準電圧発生ユニットはそれぞれ、上記実施の形態２と同様に、各々８階調分の電圧出力を担当する８ブロックが集合して構成される。つまり、一方の基準電圧発生ユニットは、８つの抵抗分割回路Ｒ’0 〜Ｒ’7 （各々同一の抵抗素子８本で構成）のいずれか一つを含んだ低インピーダンス基準電圧発生ブロック４２”と、基準電圧発生回路３８をなす８つの抵抗Ｒ0 〜Ｒ7 （各々同一の抵抗素子８本で構成）のいずれか一つとを含んだブロック単位を８つ含んでなる。また、他方の基準電圧発生ユニットは、８つの抵抗分割回路Ｒ’000 〜Ｒ’700 （各々同一の抵抗素子８本で構成）のいずれか一つを含んだ低インピーダンス基準電圧発生ブロック４２ａ”と、基準電圧発生回路３８Ｂをなす抵抗Ｒ000 〜Ｒ700 のいずれか一つとを含んだブロック単位を８つ含んでなる。
【０２１６】
すでに実施の形態２で説明した通り、一方の基準電圧発生ユニットの一ブロックをなす抵抗分割回路Ｒ’7 と抵抗Ｒ7 とは８種類の階調表示用電圧Ｖ0 〜Ｖ7 をそれぞれ独立に生成可能となっている。同様に、抵抗分割回路Ｒ’6 と抵抗Ｒ6 とは８種類の階調表示用電圧Ｖ8 〜Ｖ15を、Ｒ’5 とＲ5 とは８種類の階調表示用電圧Ｖ16〜Ｖ23を、Ｒ’4 とＲ4 とは８種類の階調表示用電圧Ｖ24〜Ｖ31を、Ｒ’3 とＲ3 とは８種類の階調表示用電圧Ｖ32〜Ｖ39を、Ｒ’2 とＲ2 とは８種類の階調表示用電圧Ｖ40〜Ｖ47を、Ｒ’1 とＲ1 とは８種類の階調表示用電圧Ｖ48〜Ｖ55を、Ｒ’0 とＲ0 とは８種類の階調表示用電圧Ｖ56〜Ｖ63を、それぞれ独立に生成可能となっている。また、基準電圧発生回路３８側と抵抗分割回路Ｒ’0 〜Ｒ’7 側とのいずれの電圧出力を採用するかの切り換え、並びにいずれの基準電圧発生ユニット側の電圧出力を採用するのかの切り換えは、各ブロックに設けられたセレクタ手段（切換手段）５００がアナログスイッチ制御回路部４０の制御信号を受けて実行する。
【０２１７】
なお、図３０を用いた要部構成の記載でも改めて説明するが、抵抗分割回路Ｒ’7 は、上記実施の形態２における抵抗分割回路４４（図１２参照）と同一のものであり、階調表示用電圧Ｖ0 〜Ｖ7 出力の際の出力インピーダンスは、抵抗Ｒ7 と比較して小さくなっている。同様に、他の７つの抵抗分割回路Ｒ’6 、Ｒ’5 、Ｒ’4 、Ｒ’3 、Ｒ’2 、Ｒ’1 、Ｒ’0 はそれぞれ順に、抵抗Ｒ6 、Ｒ5 、Ｒ4 、Ｒ3 、Ｒ2 、Ｒ1 、Ｒ0 より低出力インピーダンスとなっている。
【０２１８】
他方の基準電圧発生ユニットの一ブロックをなす抵抗分割回路Ｒ’700 と抵抗Ｒ700 とは、上記抵抗分割回路Ｒ’700 と抵抗Ｒ700 との関係と同様、８種類の電圧をそれぞれ独立に生成可能となっている。同様に、抵抗分割回路Ｒ’600 ・抵抗Ｒ600 、Ｒ’500 ・Ｒ500 、Ｒ’400 ・Ｒ400 、Ｒ’300 ・Ｒ300 、Ｒ’200 ・Ｒ200 、Ｒ’100 ・Ｒ100 、Ｒ’000 ・Ｒ000 はそれぞれ、互いに異なる８種類の電圧を生成可能となっている。よって、他方の基準電圧発生ユニットも合計６４種類の電圧を生成可能であるが、以下に図３０を用いて説明するように、これら２つの基準電圧発生ユニットが生成する６４種類の電圧の少なくとも一部はそのレベルが異なっている。
【０２１９】
上記他方の基準電圧発生ユニットでは、８つの抵抗分割回路Ｒ’700 、Ｒ’600 、Ｒ’500 、Ｒ’400 、Ｒ’300 、Ｒ’200 、Ｒ’100 、Ｒ’000 はそれぞれ順に、抵抗Ｒ700 、Ｒ600 、Ｒ500 、Ｒ400 、Ｒ300 、Ｒ200 、Ｒ100 、Ｒ000 より低出力インピーダンスとなっている。また、基準電圧発生回路３８Ｂ側と抵抗分割回路Ｒ’000 〜Ｒ’700 側とのいずれの電圧出力を採用するかの切り換えは、各ブロックに設けられたセレクタ手段３００がアナログスイッチ制御回路部４０の制御信号を受けて実行する。そして、セレクタ手段３００により選択された電圧出力は、次いでセレクタ手段５００により、ＤＡ変換回路３６側へ出力されるか否かが決定される。
【０２２０】
なお、一方の基準電圧発生ユニットにおいて、８つの低インピーダンス基準電圧発生ブロック４２”とアナログスイッチ回路１２５（Ａ）・１２８（Ａ）とからなる構成は低インピーダンス基準電圧発生回路部４２（図１１も参照）に相当する。また、他方の基準電圧発生ユニットにおいて８つの低インピーダンス基準電圧発生ブロック４２ａ”とアナログスイッチ回路１２５（Ｂ）・１２８（Ｂ）とからなる構成は低インピーダンス基準電圧発生回路部４２ａに相当する。
【０２２１】
以下、特に図３０を参照して要部構成につき説明するが、各基準電圧発生ユニットをなす８ブロックの基本構成は実質的に同一であるため、各々１ブロック分のみ図示して説明する。なお、図２９に示したセレクタ手段３００は、図３０に示すアナログスイッチ回路１３０・１０１（Ｂ）〜１０８（Ｂ）により構成されており、図２９に示したセレクタ手段５００は、図３０に示すアナログスイッチ回路１４０・１４１・１０１〜１２４により構成されている。また、図２９に示した抵抗分割回路Ｒ’7 、Ｒ’700 は順に、図３０に示す抵抗分割回路４４、４４Ｂと同一のものである。
【０２２２】
基準電圧発生回路３８Ｂの一ブロックをなす抵抗Ｒ700 と一つの抵抗分割回路４４Ｂとの関係は、基本的には、抵抗Ｒ7 と一つの抵抗分割回路４４との関係と同様になっている。つまり、抵抗分割回路４４Ｂをなす８本の抵抗素子Ｒ’710 〜Ｒ’780 それぞれの抵抗値を順に、Ｒ’７１０、Ｒ’７２０、…、Ｒ’７８０とし、一方、基準電圧発生回路３８Ｂの一ブロックをなす８本の抵抗素子Ｒ710 〜Ｒ780 それぞれの抵抗値を順に、Ｒ７１０、Ｒ７２０、…、Ｒ７８０とした場合、
Ｒ’710 ：Ｒ’720 ：…：Ｒ’780 ＝Ｒ710 ：Ｒ720 ：…：Ｒ780
の関係が成り立つとともに、Ｒ’７１０〜Ｒ’７８０の合計が、Ｒ７１０〜Ｒ７８０の合計より小さくなっている。したがって、図３０に示すように、該抵抗分割回路４４Ｂからは、基準電圧発生回路３８Ｂの抵抗Ｒ700 から取り出される階調表示用電圧Ｖ000 〜Ｖ007 と同レベルの電圧Ｖ000 〜Ｖ007 を、より低出力インピーダンスな条件で取り出すことができる。
【０２２３】
また、本実施の形態では、上記２つの基準電圧発生ユニットが生成する複数種の階調表示用の電圧は、基準電圧発生ユニット毎に少なくとも一部が異なっている。具体的には、例えば、共通の入力端子ＩＴ0 を介してＤＡ変換回路３６に出力される階調表示用電圧Ｖ000 と、階調表示用電圧Ｖ0 とが異なっている。なお、各基準電圧発生ユニットが生成可能な階調表示用の電圧の電圧レベルの決定は、上記実施の形態３でも説明したように、液晶表示パネルの正極性駆動時または負極性駆動時で所望されるγ補正特性に応じて決定すればよく、所望されるγ補正特性に応じて基準電圧発生回路３８・３８Ｂ、各抵抗分割回路４４・４４Ｂの抵抗値を設定すればよい。
【０２２４】
例えば、基準電圧発生回路３８と８つの抵抗分割回路４４（つまり図２９に示す抵抗分割回路Ｒ’0 〜Ｒ’7 ）とからなる基準電圧発生ユニットを正極性駆動時用のユニットとし、他方の基準電圧発生ユニットを負極性駆動時用のユニットとしてアナログスイッチの切り換え動作を説明する。
【０２２５】
負極性駆動時では、負極性駆動時用の基準電圧発生ユニットのみに電圧を印加するため、アナログスイッチ回路１２５（Ｂ）・１２８（Ｂ）がオンされ、アナログスイッチ回路１２５（Ａ）・１２８（Ａ）がオフされる。加えて、アナログスイッチ回路１４０・１４１はいずれもオフされる。また、各低インピーダンス基準電圧発生ブロック４２ａ”内のアナログスイッチ回路１０１（Ｂ）〜１０８（Ｂ）・１３０が活性化され（オンされ）、アナログスイッチ回路１０１〜１２４のオン・オフ動作と連関してオン・オフされる。
【０２２６】
なお、負極性駆動時におけるアナログスイッチ回路１０１〜１２４のオン・オフ動作は、実施の形態２で述べた通りであり、説明は省略する。また、アナログスイッチ回路１０１（Ｂ）〜１０８（Ｂ）は対応する（電気的に接続された）アナログスイッチ回路１０１〜１０８がオンするときのみオンするように、またアナログスイッチ回路１３０は対応するアナログスイッチ回路１１７〜１２４がオンするときのみオンするように動作制御されて、抵抗Ｒ700 または抵抗分割回路４４Ｂのいずれか一方からの電圧出力が行われる。
【０２２７】
一方、正極性駆動時には、正極性駆動時用の基準電圧発生ユニットのみに電圧を印加するため、アナログスイッチ回路１２５（Ｂ）・１２８（Ｂ）がオフされ、アナログスイッチ回路１２５（Ａ）・１２８（Ａ）がオンされる。加えて、アナログスイッチ回路１０１（Ｂ）〜１０８（Ｂ）・１３０はいずれもオフされる。また、各低インピーダンス基準電圧発生ブロック４２”内のアナログスイッチ回路１４０・１４１が活性化され（オンされ）、アナログスイッチ回路１０１〜１２４のオン・オフ動作と連関してオン・オフされる。
【０２２８】
なお、正極性駆動時におけるアナログスイッチ回路１０１〜１２４のオン・オフ動作は、実施の形態２で述べた通りであり、説明は省略する。また、各アナログスイッチ回路１４０は対応する（電気的に接続された）アナログスイッチ回路１１７〜１２４がオンするときのみオンするように、アナログスイッチ回路１４１は対応するアナログスイッチ回路１０１〜１０８がオンするときのみオンするように動作制御されて、抵抗Ｒ7 または抵抗分割回路４４のいずれか一方からの電圧出力が行われる。なお、正・負極性駆動時における各アナログスイッチ回路の動作制御は、アナログスイッチ制御回路部４０（制御手段Ａ・Ｂとして機能）からの制御信号にて行われる。
【０２２９】
なお、アナログスイッチ回路１２８（Ａ）・１２５（Ａ）は、低インピーダンス基準電圧発生回路部４２の貫通電流を無くす目的で設置されており、図２９・３０に示すように低インピーダンス基準電圧発生回路部４２内に一つずつ設けてもよいし、上記実施の形態２で示したように低インピーダンス基準電圧発生ブロック４２’毎に一つずつ設けてもよい（図１２参照）。また、低インピーダンス基準電圧発生回路部４２ａの貫通電流を無くす目的で設置されるアナログスイッチ回路１２８（Ｂ）・１２５（Ｂ）に関しても、ブロック単位毎に一つずつ設けることもできる。さらにまた、上記実施の形態２において、アナログスイッチ回路１２５・１２８（図１１・１２参照）を、８つのブロック全体（低インピーダンス基準電圧発生回路部４２）に一つずつ設ける構成とすることもできる。
【０２３０】
以上のように、本実施の形態にかかるソースドライバＩＣでは、複数の基準電圧発生ユニットを備えることで、例えば、正極性駆動時と負極性駆動時とで異なるγ補正特性が要求される液晶表示素子用の階調表示用電圧発生装置として好適に利用される。また、各基準電圧発生ユニット内では、必要に応じて、階調表示用の電圧の低インピーダンス出力／高インピーダンス出力を切り換え可能となっている。
【０２３１】
しかも、低インピーダンス出力／高インピーダンス出力の切り換えを、バッファ回路を用いずに、抵抗分割回路とアナログスイッチ回路とのみで実現している。抵抗分割回路をなす抵抗は、製造や抵抗比の一定化が比較的容易であり、またアナログスイッチ回路はレイアウト面積が比較的少なくてすむ。すなわち、回路点数が比較的多く、構成するトランジスタも比較的大きく、さらに動作電流等で消費電流も比較的大きくなりがちなバッファ回路を使用しないので、レイアウト面積を非常に小さくでき、ソースドライバＩＣのチップ面積の縮小にも貢献できる。
【０２３２】
尚、ここでは８ブロックに分けた例で説明したが、他の任意のブロック分けでもよい。また、時分割駆動の方法は、上記実施の形態２で説明した通りである。さらに、液晶表示素子の交流駆動として、負極性駆動時と正極性駆動時とで、図２９に示す参照電圧Ｖ’64・Ｖ’0 の入力端を入れ替える方法も、本発明に適用可能である。
【０２３３】
また、実施の形態３で形成される基準電圧発生回路、または実施の形態４で形成される基準電圧発生ユニットを、正極性駆動用及び負極性駆動用を双方もしくはいずれかを複数個有していて、切り替えて使用しても良い。これにより、特性の異なる液晶パネルヘも１種類のソースドライバＩＣで対応可能となり、より一層コスト低減がなされる。
【０２３４】
【発明の効果】
本発明に係る階調表示用電圧発生装置は、以上のように、複数種の階調表示用の電圧を生成する基準電圧発生手段と、階調表示用の電圧から、表示データに応じた電圧を選択して階調表示素子に出力する選択手段とを備え、基準電圧発生手段と選択手段との間には、低出力インピーダンスな１つのバッファ手段と、基準電圧発生手段、バッファ手段、並びに選択手段の接続状態を切り換えることにより、階調表示用の電圧それぞれを基準電圧発生手段から選択手段に出力する際に、バッファ手段を介するか否かを選択可能とするスイッチング手段とが設けられており、上記基準電圧発生手段の出力段には、各階調表示用の電圧を別々に出力するために、該階調表示用の電圧の種類数と同数の出力端子が設けられており、さらに、スイッチング手段の切り換え動作を制御する制御手段Ａを含んでなる構成である。
【０２３５】
上記の構成によれば、階調表示動作の状態に応じて、上記選択手段への階調表示用の電圧の急速な供給、または、低消費電力な供給を選択可能な階調表示用電圧発生装置を提供することが可能となるという効果を奏する。
【０２３６】
本発明に係る階調表示用電圧発生装置は、上記の構成において、制御手段Ａは、バッファ手段の入力が基準電圧発生手段の出力端子それぞれに時分割で接続されるようにスイッチング手段の切り換え動作を制御するものであってもよい。
【０２３７】
上記の構成によれば、各出力端子毎にバッファ手段を設ける必要などがなくなり、比較的消費電力の大きなバッファ手段の設置数を低減することができるという効果を加えて奏する。
【０２３８】
また、動作制御のし易さなどの理由により、上記の構成において、上記バッファ手段の入力に時分割で接続される上記出力端子を、電圧レベルの低い階調表示用の電圧を出力するものから、順次電圧レベルのより高い階調表示用の電圧を出力するものへと切り換える、または、電圧レベルの高い階調表示用の電圧を出力するものから、順次電圧レベルのより低い階調表示用の電圧を出力するものへと切り換える動作を行ってもよい。
【０２３９】
本発明に係る階調表示用電圧発生装置は、上記の構成において、上記制御手段Ａは、上記バッファ手段の出力が上記入力端子の１つ以上と同時に接続されるように上記スイッチング手段を切り換えて、この入力端子に上記階調表示用の電圧のいずれか一つを供給し、次いで、上記バッファ手段の出力に接続された上記入力端子の電位が、供給されている階調表示用の電圧の電圧レベルに到達すると、この入力端子をバッファ手段の出力から切り離し、階調表示用の電圧をバッファ手段を介さず供給するように上記スイッチング手段を切り換える動作を行ってもよい。
【０２４０】
上記の構成によれば、充電が完了した定常状態を、低消費電力かつ安定に維持することが可能となるという効果を加えて奏する。
【０２４１】
本発明に係る階調表示用電圧はまた、上記の構成において、異なる種類の階調表示用の電圧を生成する複数個の基準電圧発生手段と、使用する基準電圧発生手段を切り換える切換手段と、切換手段の切り換え動作を制御する制御手段Ｂとを含んでなる構成であってもよい。
【０２４２】
上記の構成によれば、正極性駆動時と負極性駆動時とでγ補正特性が異なる液晶表示素子などに対しても、画素容量への充電時間の短縮と低消費電力性の両立を損なうことなく実現可能となるという効果を加えて奏する。
【０２４３】
また、本発明に係る階調表示用電圧発生装置において、基準電圧発生手段は基準電圧発生ブロックが複数個集合して構成されており、さらに、バッファ手段が基準電圧発生ブロック毎に設けられていることがより好ましい。
【０２４４】
上記の構成によれば、基準電圧発生ブロック毎に設けられたバッファ手段を使用されるタイミングでのみ動作させることができ、画素容量への充電時間の短縮を図りつつ、より一層の低消費電力化を実現可能となるという効果を加えて奏する。
【０２４５】
さらに、基準電圧発生手段は２種の参照電圧から上記複数種の階調表示用の電圧を生成することがより好ましく、この構成によれば、階調表示用電圧発生装置の回路構成をより簡素化可能となるという効果を加えて奏する。
【０２４６】
本発明に係る階調表示用電圧発生装置は、以上のように、複数種の階調表示用の電圧を生成する基準電圧発生手段と、階調表示用の電圧から、表示データに応じた電圧を選択して階調表示素子に出力する選択手段とを備え、上記複数種の階調表示用の電圧を生成し、かつ低出力インピーダンスな電圧発生手段と、複数種の階調表示用の電圧それぞれを、基準電圧発生手段から選択手段に出力するか、または、低出力インピーダンスな電圧発生手段から選択手段に出力するかを切り換えるスイッチング手段と、該スイッチング手段の切り換え動作を制御する制御手段Ａと、を含んでなる構成である。
【０２４７】
上記の構成によれば、階調表示動作の状態に応じて、上記選択手段への階調表示用の電圧の急速な供給、または、低消費電力な供給を選択可能な階調表示用電圧発生装置を提供することが可能となるという効果を奏する。
【０２４８】
本発明に係る階調表示用電圧発生装置はまた、上記の構成において、上記低出力インピーダンスな電圧発生手段から選択手段に出力する上記階調表示用の電圧の種類を、時分割で切り換える動作を行っても良い。
【０２４９】
さらには、低出力インピーダンスな電圧発生手段から選択手段に出力する上記階調表示用の電圧の種類を、電圧レベルの低いものから、順次電圧レベルのより高いものへと切り換える、または、電圧レベルの高いものから、順次電圧レベルのより低いものへと切り換える動作を行ってもよい。
【０２５０】
本発明に係る階調表示用電圧発生装置は、上記の構成において、上記制御手段Ａは、上記低出力インピーダンスな電圧発生手段が上記入力端子の１つ以上と同時に接続されるように上記スイッチング手段を切り換えて、この入力端子に上記階調表示用の電圧のいずれか一つを供給し、次いで、上記低出力インピーダンスな電圧発生手段に接続された上記入力端子の電位が、供給されている階調表示用の電圧の電圧レベルに到達すると、この入力端子を低出力インピーダンスな電圧発生手段から切り離し、階調表示用の電圧を上記基準電圧発生手段から供給するように上記スイッチング手段を切り換える動作を行ってもよい。
【０２５１】
上記の構成によれば、充電が完了した定常状態を低消費電力かつ、安定に維持することが可能となるという効果を加えて奏する。
【０２５２】
本発明に係る階調表示用電圧発生装置はまた、上記の構成において、異なる種類の階調表示用の電圧を生成する複数個の基準電圧発生ユニットと、使用する基準電圧発生ユニットを切り換える切換手段と、切換手段の切り換え動作を制御する制御手段Ｂとを含んでなる構成であってもよい。
【０２５３】
上記の構成によれば、正極性駆動時と負極性駆動時とでγ補正特性が異なる液晶表示素子などに対しても、画素容量への充電時間の短縮と低消費電力性との両立を損なうことなく実現可能な階調表示用電圧発生装置を提供することができるという効果を加えて奏する。
【０２５４】
本発明に係る階調表示用電圧発生装置はまた、上記の構成において、基準電圧発生手段は基準電圧発生ブロックが複数個集合して構成されており、さらに、低出力インピーダンスな電圧発生手段が基準電圧発生ブロック毎に設けられている構成であることがより好ましい。
【０２５５】
上記の構成によれば、基準電圧発生ブロック毎に設けられた低出力インピーダンスな電圧発生手段を使用されるタイミングでのみ動作させることができ、画素容量への充電時間の短縮を図りつつ、より一層の低消費電力化を実現可能となるという効果を加えて奏する。
【０２５６】
本発明に係る階調表示用電圧発生手段はまた、上記の構成において、基準電圧発生ユニットは、２種の参照電圧から複数種の階調表示用の電圧を生成することがより好ましく、この構成によれば、階調表示用電圧発生装置の回路構成をより簡素化可能となるという効果を加えて奏する。
【０２５７】
本発明にかかる階調表示装置は、以上のように、上記いずれかの構成の階調表示用電圧発生装置と、上記階調表示用電圧発生装置から階調表示用の電圧が供給されて階調表示を行う階調表示素子とを含んでなる構成である。
【０２５８】
上記の構成によれば、階調表示素子上に、表示データに応じた階調表示を高速かつ低消費電力で行うことができる階調表示装置を提供可能となるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る階調表示用電圧発生装置であるソースドライバの概略構成を示すブロック図である。
【図２】図１に示すソースドライバを備えてなるＴＦＴ方式の液晶表示装置の構成を示す概略図である。
【図３】図１に示すソースドライバ内に設けられた基準電圧発生回路の概略の構成を示す説明図である。
【図４】図１に示すソースドライバの要部の回路構成を示す説明図である。
【図５】図５に示すアナログスイッチ制御回路部が生成する制御信号の、供給タイミングを示すタイミングチャートである。
【図６】（ａ）・（ｂ）は、図４に示す回路構成における、階調表示用の電圧の供給状態の一例を説明する図である。
【図７】（ａ）・（ｂ）は、図４に示す回路構成における、階調表示用の電圧の供給状態の他の例を説明する図である。
【図８】（ａ）・（ｂ）は、図４に示す回路構成における、階調表示用の電圧の供給状態のさらに他の例を説明する図である。
【図９】（ａ）・（ｂ）は、図４に示す回路構成における、階調表示用の電圧の供給状態のさらに他の例を説明する図である。
【図１０】図１に示すソースドライバが備えるバッファ回路の概略構成を示す回路図である。
【図１１】本発明の他の実施の形態に係る階調表示用電圧発生装置であるソースドライバの概略構成を示すブロック図である。
【図１２】図１１に示すソースドライバの要部の回路構成を示す説明図である。
【図１３】従来の液晶表示装置の概略の構成を示すブロック図である。
【図１４】図１３に示す液晶表示装置の備える液晶パネルの概略構成を示す回路図である。
【図１５】上記液晶表示装置における液晶駆動波形の一例を示す説明図である。
【図１６】上記液晶表示装置における液晶駆動波形の他の例を示す説明図である。
【図１７】従来のソースドライバの概略構成を示すブロック図である。
【図１８】図１３に示す液晶表示装置の備える液晶パネルに供給される各種信号同士の関係を示す説明図である。
【図１９】（ａ）・（ｂ）は、図１３に示す液晶表示装置の備える液晶パネルに供給される各種信号同士の関係の要部を示す説明図である。
【図２０】上記ソースドライバが備える基準電圧発生回路の概略の構成を示す説明図である。
【図２１】図２０に示す基準電圧発生回路が備える抵抗分割回路を構成する抵抗の詳細な構成を示す回路図である。
【図２２】上記ソースドライバが備える上記基準電圧発生回路と、ＤＡ変換回路と、出力回路との概略の構成を示す説明図である。
【図２３】従来の他の液晶表示装置の概略構成を示す説明図である。
【図２４】従来のさらに他の液晶表示装置の概略構成を示す説明図である。
【図２５】従来のさらに他の液晶表示装置の概略構成を示す説明図である。
【図２６】（ａ）〜（ｃ）は、液晶表示装置に備えられた液晶パネルのγ補正特性の例を示すグラフである。
【図２７】本発明のさらに他の実施の形態に係るソースドライバ（階調表示用電圧発生装置）の要部の回路構成を示す説明図である。
【図２８】図２７に示す回路構成の一部の詳細を示す説明図である。
【図２９】本発明のさらに他の実施の形態に係るソースドライバ（階調表示用電圧発生装置）の要部の回路構成を示す説明図である。
【図３０】図２９に示す回路構成の一部の詳細を示す説明図である。
【符号の説明】
３８              基準電圧発生回路（基準電圧発生手段）
３８Ａ・Ｂ        基準電圧発生回路（基準電圧発生手段）
４０              アナログスイッチ制御回路部（制御手段Ａ・Ｂ）
４４              抵抗分割回路（電圧発生手段）
４４Ｂ            抵抗分割回路（電圧発生手段）
９１              液晶パネル（階調表示素子）
９２              ソースドライバ（階調表示用電圧発生装置）
９７              ソースドライバ（階調表示用電圧発生装置）
１０１〜１２５    アナログスイッチ回路（スイッチング手段）
１２６            バッファ回路（バッファ手段）
１２８            アナログスイッチ回路（スイッチング手段）
２００            セレクタ手段（切換手段）
５００            セレクタ手段（切換手段）
ＤＲ              デジタル表示データ（表示データ）
ＤＧ              デジタル表示データ（表示データ）
ＤＢ              デジタル表示データ（表示データ）
ＩＴ0 〜ＩＴ7     入力端子
ＯＴ0 〜ＯＴ7     出力端子
Ｒ0 〜Ｒ7         抵抗（基準電圧発生ブロック）
Ｒ’10  〜Ｒ’17  抵抗（基準電圧発生ブロック）
Ｖ0 〜Ｖ63        階調表示用電圧（階調表示用の電圧）
Ｖ’0 〜Ｖ’64    参照電圧
【図１】
0003779166.tif 000002
【図２】
0003779166.tif 000003
【図３】
0003779166.tif 000004
【図４】
0003779166.tif 000005
【図５】
0003779166.tif 000006
【図６】
0003779166.tif 000007
【図７】
0003779166.tif 000008
【図８】
0003779166.tif 000009
【図９】
0003779166.tif 000010
【図１０】
0003779166.tif 000011
【図１１】
0003779166.tif 000012
【図１２】
0003779166.tif 000013
【図１３】
0003779166.tif 000014
【図１４】
0003779166.tif 000015
【図１５】
0003779166.tif 000016
【図１６】
0003779166.tif 000017
【図１７】
0003779166.tif 000018
【図１８】
0003779166.tif 000019
【図１９】
0003779166.tif 000020
【図２０】
0003779166.tif 000021
【図２１】
0003779166.tif 000022
【図２２】
0003779166.tif 000023
【図２３】
0003779166.tif 000024
【図２４】
0003779166.tif 000025
【図２５】
0003779166.tif 000026
【図２６】
0003779166.tif 000027
【図２７】
0003779166.tif 000028
【図２８】
0003779166.tif 000029
【図２９】
0003779166.tif 000030
【図３０】
0003779166.tif 000031