(57)【特許請求の範囲】
【請求項１】
第１主電極、第２主電極、第１制御電極および第２制御電極をそれぞれ有するｎ個（ｎはｎ≧２を満たす整数）の単一電子トランジスタ、第１総合主電極、第２総合主電極、第１総合制御電極および第２総合制御電極を具えており、
各前記第１主電極を前記第１総合主電極に接続し、
各前記第２主電極を前記第２総合主電極に接続し、
各前記第１制御電極を前記第１総合制御電極に接続し、
各前記第２制御電極を前記第２総合制御電極に接続した多電子デバイスであって、前記単一電子トランジスタは、
第１および第２接合端を有する第１微小トンネル接合と、第３および第４接合端を有する第２微小トンネル接合と、第１容量と、第２容量とを具えていて、
前記第１および第４接合端をそれぞれ前記第１および第２主電極に接続し、
前記第２および第３接合端の接続点を中央導電層とし、
該中央導電層と前記第１制御電極との間を前記第１容量で結合し、
前記中央導電層と前記第２制御電極との間を前記第２容量で結合してあることを特徴とする多電子デバイス。
【請求項２】
請求項１に記載の多電子デバイスにおいて、
前記第１および第２微小トンネル接合の各々を、シリコン細線の一部に設けたくびれ部分で構成していること
を特徴とする多電子デバイス。
【請求項３】
請求項２に記載の多電子デバイスにおいて、
前記シリコン細線を絶縁層の上に設けてあること
を特徴とする多電子デバイス。
【請求項４】
請求項１に記載の多電子デバイスを２個具えた論理回路であって、該論理回路は、入力端子、出力端子、第１電源端子、第２電源端子、接地端子および負荷容量を具えており、
第１の前記多電子デバイスの第１総合制御電極と第２の前記多電子デバイスの第１総合制御電極とを前記入力端子に接続し、
前記第１の多電子デバイスの第１総合主電極と前記第２の多電子デバイスの第２総合主電極とを前記出力端子に接続し、
前記第１の多電子デバイスの第２総合主電極を前記第１電源端子に接続し、
前記第２の多電子デバイスの第１総合主電極を前記第２電源端子に接続し、
前記第１の多電子デバイスの第２総合制御電極と前記第２の多電子デバイスの第２総合制御電極とを前記接地端子に接続し、
前記出力端子と前記接地端子との間を前記負荷容量で結合してあること
を特徴とする論理回路。
【請求項５】
請求項４に記載の論理回路において、
前記ｎを｜ｘ−ｙ｜（ｘおよびｙは整数）とすること
を特徴とする論理回路（但し、前記ｘは、前記出力端子から出力される論理信号が高レベル状態のときに前記負荷容量に蓄積される電子数、および前記ｙは、前記論理信号が低レベル状態のときに前記負荷容量に蓄積される電子数である）。
【請求項６】
絶縁層の上にシリコン層を形成する第１工程と、
前記シリコン層の上に酸化膜を形成する第２工程と、
前記酸化膜をパターニングして、互いに離間する複数本の酸化膜細線と、これら酸化膜細線の各々の両端に個別に接続する２本の酸化膜幅広線とを具えた予備マスクパタンを作製する第３工程と、
前記予備マスクパタンをパターニングして、前記酸化膜細線の各々の互いに離間する第１および第２領域の膜厚を減少させたマスクパタンを作製する第４工程と、
前記マスクパタンを用いて前記シリコン層のエッチングを行い、前記酸化膜細線のパタンおよび前記酸化膜幅広線のパタンを前記シリコン層に転写してそれぞれシリコン細線およびシリコン幅広線を形成するとともに、前記第１および第２領域に対応した前記シリコン細線の部分にエッチング選択比を利用してくびれ部分を形成する第５工程と
を含むことを特徴とする多電子デバイスの製造方法。
【請求項７】
請求項６に記載の多電子デバイスの製造方法において、
前記エッチング選択比を２〜４の範囲の値とすること
を特徴とする多電子デバイスの製造方法。
【請求項８】
請求項６に記載の多電子デバイスの製造方法において、
前記第５工程に続けて、前記シリコン細線の表層部分を酸化して前記くびれ部分をさらに細めるための酸化工程を含むこと
を特徴とする多電子デバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、微小トンネル接合を有した多電子デバイスの構造と、その製造方法とに関する。
【０００２】
【従来の技術】
従来の単一電子デバイスは、例えば文献１「日本学術振興会  極限構造電子物性第１５１委員会  第３８回研究会資料、１９９６年６月２０日〜２１日、ｐｐ．１７−２０」に開示されている。単一電子デバイスは、従来のＭＯＳ型トランジスタに比べると極めて消費電力が小さい。また、従来に比べて高集積化が可能となる。近年、微小トンネル接合を利用した単一電子デバイスへの関心が高まりつつある。その理由は、上述した利点が注目されているとともに、最近の微細加工技術の飛躍的な進歩により、単一電子デバイスの特性を支配するクーロンブロッケイド現象が実験的に多数観測されるようになってきたからである。さらに、単一電子デバイスを利用した単一電子メモリの室温動作も報告されており、単一電子デバイスに対する期待はますます大きくなる傾向にある。
【０００３】
【発明が解決しようとする課題】
ところで、単一電子デバイスで集積回路を構成する場合の問題点が上記文献１に指摘されている。文献１によれば、単一電子デバイスの基本形である単一電子トランジスタ（Single Electron tunneling Transistor：ＳＥＴ）を用いて従来のＣＭＯＳ型論理回路を構成することができる。しかしながら、単一電子デバイスの動作は確率過程に従うので、同じ規格のＳＥＴでありながら動作速度にばらつきがある。従って、動作不良を生じさせる要因を潜在的に有しているといえる。上記文献１のシミュレーション結果によれば、１０10個の単電子インバータ回路を有する集積回路が１０年間誤動作を起こさないクロック周波数は、出力負荷容量ＣＬに依存する。例えば、有効稼働率を１％とすると、負荷容量ＣＬが１０００ａＦ（アトファラド）以下のとき、クロック周波数が１００ｋＨｚであってもエラーが発生する。このように、動作速度を比較的遅めに設定しなければならない。従って、単一電子デバイスを集積回路に利用するには、従来のＣＭＯＳ論理回路を構成するトランジスタを、単にＳＥＴに置き換えるだけでは不十分である。
【０００４】
上述した動作速度のばらつきを小さくするには、負荷容量ＣＬを大きくして、１ビットを表す電子の個数を増やした多電子論理を組むと良い。例えば、上述の例であれば、負荷容量ＣＬを１０００ａＦ以上にすると、１０ＭＨｚ近くのクロック周波数まで動作が可能になる。しかしながら、多電子論理の場合は、負荷容量に蓄積される電子の個数が多く、この電子数に相当する回数のトンネル事象が起こらなければ信号が伝達されない。このため、平均立ち上がり時間や平均立ち下がり時間が、１個の電子による論理（単電子論理）よりも遅くなってしまうという問題がある。
【０００５】
以上説明したように、ＳＥＴを用いてＣＭＯＳ型論理回路を構成する場合、単電子論理よりも多電子論理の方が動作が安定する。その一方では、多電子論理にした場合は、単電子論理に比べて平均立ち上がり（立ち下がり）時間が遅くなるという問題がある。
【０００６】
従って、従来より、立ち上がり（立ち下がり）時間が１電子論理と同程度の多電子デバイスの出現が望まれている。
【０００７】
【課題を解決するための手段】
そこで、この発明の多電子デバイスによれば、第１主電極、第２主電極、第１制御電極および第２制御電極をそれぞれ有するｎ個（ｎはｎ≧２を満たす整数）の単一電子トランジスタ、第１総合主電極、第２総合主電極、第１総合制御電極および第２総合制御電極を具えており、各前記第１主電極を前記第１総合主電極に接続し、各前記第２主電極を前記第２総合主電極に接続し、各前記第１制御電極を前記第１総合制御電極に接続し、各前記第２制御電極を前記第２総合制御電極に接続している。そして、前記単一電子トランジスタは、第１および第２接合端を有する第１微小トンネル接合と、第３および第４接合端を有する第２微小トンネル接合と、第１容量と、第２容量とを具えていて、前記第１および第４接合端をそれぞれ前記第１および第２主電極に接続し、前記第２および第３接合端の接続点を中央導電層とし、この中央導電層と前記第１制御電極との間を前記第１容量で結合し、前記中央導電層と前記第２制御電極との間を前記第２容量で結合してある。
【０００８】
従って、この発明の多電子デバイスでは、複数の単一電子トランジスタの各々が電気的に並列に接続されている。各単一電子トランジスタの中央導電層（ドットとも称する。）には、基本的に１個の電子しか蓄積されない。つまり、第１微小トンネル接合、中央導電層および第２微小トンネル接合で構成されるトンネリングパスが１つしかないので、ドットから電子が抜けないと次の電子がこのトンネリングパスを通過することができない。この発明の多電子デバイスは、複数のトンネリングパスを具えているので、電子がトンネリングパスをトンネリングする現象すなわちトンネル事象が生じる回数が多くなる。すなわち、本デバイスによれば、あるトンネル事象の発生から、これに続く次のトンネル事象の発生までに要する時間が短くなる。このように、複数の単電子デバイスを組み合わせて多電子デバイスを構成しているので、動作速度のばらつきが小さく、しかも、動作が高速になる。
【０００９】
この発明の単一電子デバイスにおいて、好ましくは、前記第１および第２微小トンネル接合の各々を、シリコン（Ｓｉ）細線の一部に設けたくびれ部分で構成しているのが良い。例えば、くびれ部分の幅が最狭部で５ｎｍ程度となるように形成すると、このくびれ部分で電子のエネルギ準位が量子化されるためにトンネル障壁として作用するようになる。このような構成の微小トンネル接合は、例えば文献２「電子通信情報学会技術報告ＥＤＤ−９５−３０，ｐ．２９」に開示されている。このような２つのくびれ部分で囲まれた領域が上述の中央導電層となる。尚、材料としてシリコンを用いているので製造時に酸化膜（ＳｉＯ2 膜）を有効利用することができる。
【００１０】
また、この発明の実施に当り、前記シリコン細線を絶縁層の上に設けてあるのが好適である。このように、ＳＯＩ（Silicon on Insulator）を用いているので微小領域の画成が容易であり、結晶欠陥も少なく抑えることができる。
【００１１】
次に、この発明の論理回路によれば、上述の多電子デバイスを２個具えた論理回路であって、この論理回路は、入力端子、出力端子、第１電源端子、第２電源端子、接地端子および負荷容量を具えている。そして、第１の前記多電子デバイスの第１総合制御電極と第２の前記多電子デバイスの第１総合制御電極とを前記入力端子に接続し、前記第１の多電子デバイスの第１総合主電極と前記第２の多電子デバイスの第２総合主電極とを前記出力端子に接続し、前記第１の多電子デバイスの第２総合主電極を前記第１電源端子に接続し、前記第２の多電子デバイスの第１総合主電極を前記第２電源端子に接続し、前記第１の多電子デバイスの第２総合制御電極と前記第２の多電子デバイスの第２総合制御電極とを前記接地端子に接続し、前記出力端子と前記接地端子との間を前記負荷容量で結合してある。
【００１２】
このように、上述した多電子デバイスを用いて論理回路を構成しているので動作が高速になる。従って、出力端子から出力される論理信号が、低レベル状態から高レベル状態に移行するのに要する時間すなわち平均立ち上がり時間、およびこの論理信号が、高レベル状態から低レベル状態に移行するのに要する時間すなわち平均立ち下がり時間を、従来に比べてそれぞれ小さくできる。
【００１３】
この発明の論理回路において、好ましくは、前記ｎを｜ｘ−ｙ｜（ｘおよびｙは整数）とするのが良い。但し、前記ｘは、前記出力端子から出力される論理信号が高レベル状態のときに前記負荷容量に蓄積される電子数、および前記ｙは、前記論理信号が低レベル状態のときに前記負荷容量に蓄積される電子数である。ここでは、出力端子から出力される出力電圧が正のときに負荷容量に蓄積される電子数を正の整数で表し、出力端子から出力される出力電圧が負のときに負荷容量に蓄積される電子数を負の整数で表している。
【００１４】
先ず、単一電子トランジスタの個数ｎ、すなわちトンネリングパスの数ｎが多いほど、電子がトンネリングしやすくなる。このように、個数ｎが増加すれば論理回路の動作に関与するトンネル事象（「順方向のトンネル事象」と称する。）が増加する。従って、論理回路の動作速度が高速化される。一方、電子は、上述した順方向のトンネル事象により、トンネリングパスを通常の向きに通過するだけではない。つまり、電子が逆向きにトンネリングパスを通過する確率もゼロではない（このトンネル事象を、「逆方向のトンネル事象」と称する。）。そして、この逆方向のトンネル事象も個数ｎの増加に伴い増加する。この逆方向のトンネル事象の発生確率が増加すると、負荷容量に蓄積される電荷が所望の値よりも小さくなってしまうので、出力の安定性が悪くなる。よって、順方向のトンネル事象が起こる確率および逆方向のトンネル事象が起こる確率を最適化するために個数ｎを調節する必要がある。
【００１５】
ここでは、個数ｎを、以下のように定めている。例えば、出力電圧が高レベル状態のときの出力電圧をＶｈｏとする。このとき、負荷容量をＣＬとすると、負荷容量に蓄積される電子数ｘはＣＬ・Ｖｈｏ／ｅで表すことができる。但し、記号ｅは電子の電荷１．６０２×１０-19 （Ｃ）を表している。また、出力電圧が低レベル状態のときの出力電圧をＶｌｏとする。このとき、負荷容量ＣＬに蓄積される電子数ｙはＣＬ・Ｖｌｏ／ｅで表すことができる。従って、このような出力電圧の差｜ＣＬ・Ｖｈｏ／ｅ−ＣＬ・Ｖｌｏ／ｅ｜を論理回路で発生させるためには、少なくとも負荷容量に蓄積される電子数が｜ｘ−ｙ｜とならなければならない。よって、上述した第１および第２の多電子デバイスが、この個数｜ｘ−ｙ｜に等しい数ｎだけのトンネリングパス、すなわち単一電子トランジスタをそれぞれ具えるように構成する。
【００１６】
次に、多電子デバイスを作製するに当っては、以下の第１〜第５工程を行う。先ず、第１工程では、絶縁層の上にシリコン層を形成する。絶縁層としては例えば酸化シリコン（ＳｉＯ2 ）膜を用いるのが好適である。次に、第２工程では、前記シリコン層の上に酸化膜を形成する。この酸化膜は、例えばシリコン層の熱酸化を行うことにより形成した酸化シリコン層とするのが良い。
【００１７】
次に、第３工程では、前記酸化膜をパターニングして、互いに離間する複数本の酸化膜細線と、これら酸化膜細線の各々の両端に個別に接続する２本の酸化膜幅広線とを具えた予備マスクパタンを作製する。各酸化膜細線は、所定幅の帯状となるように酸化膜をパターニングして形成する。また、この酸化膜のパターニングによって、所定幅の帯状体であって各酸化膜細線の端部と連続的に接続する酸化膜幅広線を形成する。
【００１８】
第４工程では、前記予備マスクパタンをパターニングして、前記酸化膜細線の各々の互いに離間する第１および第２領域の膜厚を減少させたマスクパタンを作製する。すなわち、各酸化膜細線の第１および第２領域の表層部を所要量だけ除去する。尚、各除去部分が所定間隔をもって離間するようにパターニングする。
【００１９】
そして、第５工程では、前記マスクパタンを用いて前記シリコン層のエッチングを行い、前記酸化膜細線のパタンおよび前記酸化膜幅広線のパタンを前記シリコン層に転写してそれぞれシリコン細線およびシリコン幅広線を形成する。それと同時に、前記第１および第２領域に対応した前記シリコン細線の部分にエッチング選択比を利用してくびれ部分を形成する。このようにエッチングを行うので、第４工程で膜厚を変えてないマスクパタン部分の下側のシリコン層は、酸化膜細線に適合した幅に形成できる。一方、膜厚を減少させたマスクパタン部分の下側のシリコン層では、その幅が他の部分に比べて小さくなるように形成することができる。尚、前記エッチング選択比を２〜４の範囲の値とするのが好適である。
【００２０】
このように、この製造方法によれば、膜厚が一部薄くされたマスクパタンをマスクとして用いかつ所定の選択比のエッチング手段でシリコン層をエッチングする。マスクパタンにおける膜厚が薄くされた部分ではエッチング選択比が不十分となるので、その薄い部分の下側のシリコン層部分は横方向からもエッチングされるようになる。このため、シリコン層のエッチングが終了すると、マスクパタンにおける膜厚が薄くされた部分下のシリコン層部分は他より幅細の部分（くびれ部分）になる。上述したように、このくびれ部分はトンネル障壁として利用される。
【００２１】
尚、上述した第３および第４工程におけるパターニングでは、電子線リソグラフィ技術を用いるのが好適である。このように、この発明では一部の膜厚が薄くされかつ帯状のマスクパタンの形成までを電子線リソグラフィを利用して行う。そして、その後上述の所定のエッチングでくびれ部分が得られる。電子線リソグラフィ技術では上述したような細いくびれ部分を形成するためのレジストパタンを当初から形成することは困難であるが、この方法によればくびれ部分の形成を良好に行うことができる。
【００２２】
この発明の実施に当り、前記第５工程に続けて、前記シリコン細線の表層部分を酸化して前記くびれ部分をさらに細めるための酸化工程を含むのが好適である。このようにシリコン層に対してその表層部を所定量酸化することにより、くびれ部分のさらなる細線化が図れる。
【００２３】
以上説明したように、この発明の製造方法によれば、室温動作を可能とする程度に素子容量の小さな多電子デバイスの実現が期待できる。
【００２４】
【発明の実施の形態】
以下、図を参照して、この発明の単一電子デバイスの構造およびその製造方法の実施の形態につき説明する。尚、図は、この発明が理解できる程度に各構成成分の形状、寸法および配置関係を概略的に示してあるに過ぎない。また、以下に説明する実施の形態例は単なる好適例に過ぎないため、この発明はこれら実施の形態例にのみ限定されるものではない。また、各図において同様な構成成分については同一の番号を付して示しその重複する説明を省略することもある。そして、以下に説明する膜厚、温度、時間、寸法、露光量などの数値的条件や使用材料はこの発明の範囲内の一例に過ぎない。
【００２５】
［多電子デバイスの構成の説明］
多電子デバイスの構成につき図１〜図４を参照して説明する。図１は、多電子デバイスの構成およびその電気的接続関係を示すブロック図（回路図）である。図２は、単一電子トランジスタの構成およびその電気的接続関係を示す回路図である。図３は、多電子デバイスの要部の平面的構造を示す平面図である。図４は、図３のＪ−Ｊ線位置に沿う切り口の断面を示す図である。尚、断面の一部のハッチングを省略してある。
【００２６】
先ず、この実施の形態の多電子デバイス１０の構成および電気的接続関係につき説明する。この構成例の多電子デバイス１０は、４個の単一電子トランジスタＳＥＴ１、ＳＥＴ２、ＳＥＴ３およびＳＥＴ４を具えている。単一電子トランジスタＳＥＴ１は、第１主電極１２ａ、第２主電極１４ａ、第１制御電極１６ａおよび第２制御電極１８ａを有している（図１）。単一電子トランジスタＳＥＴ２は、第１主電極１２ｂ、第２主電極１４ｂ、第１制御電極１６ｂおよび第２制御電極１８ｂを有している。単一電子トランジスタＳＥＴ３は、第１主電極１２ｃ、第２主電極１４ｃ、第１制御電極１６ｃおよび第２制御電極１８ｃを有している。単一電子トランジスタＳＥＴ４は、第１主電極１２ｄ、第２主電極１４ｄ、第１制御電極１６ｄおよび第２制御電極１８ｄを有している。また、多電子デバイス１０は、第１総合主電極２０、第２総合主電極２２、第１総合制御電極２４および第２総合制御電極２６を具えている。
【００２７】
そして、各第１主電極１２ａ〜１２ｄを第１総合主電極２０に接続し、各第２主電極１４ａ〜１４ｄを第２総合主電極２２に接続し、各第１制御電極１６ａ〜１６ｄを第１総合制御電極２４に接続し、各第２制御電極１８ａ〜１８ｄを第２総合制御電極２６に接続して、多電子デバイス１０を構成している。
【００２８】
上述した単一電子トランジスタＳＥＴ１〜ＳＥＴ４は、いずれも同じ構成である。ここでは、単一電子トランジスタＳＥＴ１を例として、その構成につき説明する。
【００２９】
単一電子トランジスタＳＥＴ１は、第１微小トンネル接合２８と、第２微小トンネル接合３０と、第１容量としてのゲート容量３２と、第２容量としてのバックゲート容量３４とを具えている（図２）。図２には、第１および第２微小トンネル接合２８および３０を模式的に示してある。第１微小トンネル接合２８は、第１および第２接合端３６および３８を有している。これら第１および第２接合端３６および３８間の領域がトンネル障壁として機能する。同様に、第２微小トンネル接合３０は、第３および第４接合端４０および４２を有している。
【００３０】
そして、第１および第４接合端３６および４２をそれぞれ第１および第２主電極１２ａおよび１４ａに接続してある。また、第２および第３接合端３８および４０の接続点４４を中央導電層４４としている。この中央導電層４４は、デバイス動作時にドット（量子井戸ポテンシャルが形成される。）として機能する領域である。また、この中央導電層４４と第１制御電極１６ａとの間をゲート容量３２で結合してある。つまり、ゲート容量３２の一端を中央導電層４４に接続し、ゲート容量３２の他端を第１制御電極１６ａに接続してある。同様にして、中央導電層４４と第２制御電極１８ａとの間をバックゲート容量３４で結合してある。
【００３１】
この多電子デバイス１０を動作させるには、第１総合制御電極２４にゲート電圧Ｖｇ（可変電圧）を印加し、第２総合制御電極２６にバックゲート電圧Ｖｂ（固定電圧）を印加する（図１）。そして、第１主電極２０および第２主電極２２間に電位差を与えて、各微小トンネル接合を通過して第１主電極２０および第２主電極２２間に流れる電流信号Ｉを得る。この電流信号Ｉの電流値は、ゲート電圧Ｖｇの大きさに依存して変化する。
【００３２】
次に、この実施の形態の多電子デバイスの構造につき説明する。この構造例の多電子デバイスは、４つのデバイス構造部すなわち第１構造部４６ａ、第２構造部４６ｂ、第３構造部４６ｃおよび第４構造部４６ｄを具えている（図３）。これら第１、第２、第３および第４構造部４６ａ、４６ｂ、４６ｃおよび４６ｄは、同一方向に直線的に延在するシリコン細線で形成される。また、この構造例の多電子デバイスは、２つの電極部すなわち第１電極部４８ａおよび第２電極部４８ｂを具えている。これら第１および第２電極部４８ａおよび４８ｂは、第１、第２、第３および第４構造部４６ａ、４６ｂ、４６ｃおよび４６ｄよりも幅広のシリコン線であって、その長手方向が各シリコン細線の長手方向に直交するように配置されている。そして、第１、第２、第３および第４構造部４６ａ、４６ｂ、４６ｃおよび４６ｄの一端が第１電極部４８ａにそれぞれ接続する。また、第１、第２、第３および第４構造部４６ａ、４６ｂ、４６ｃおよび４６ｄの他端が第２電極部４８ｂにそれぞれ接続する。これら第１、第２、第３および第４構造部４６ａ、４６ｂ、４６ｃおよび４６ｄと、第１および第２電極部４８ａおよび４８ｂとは、連続的な一体構造となるように形成される。
【００３３】
また、これら第１、第２、第３および第４構造部４６ａ、４６ｂ、４６ｃおよび４６ｄと、第１および第２電極部４８ａおよび４８ｂとは、絶縁層（ＳｉＯ2 層）５０の上に設けたシリコン（Ｓｉ）膜体５２で形成してある。このシリコン膜体５２の膜厚を、例えば、３０ｎｍ程度とする。
【００３４】
この構造例では、これら第１、第２、第３および第４構造部４６ａ、４６ｂ、４６ｃおよび４６ｄの各々の構成および形状を同じにしてある。従って、先ず、第１構造部４６ａを採り挙げてその構造を詳細に説明し、次に、第２、第３および第４構造部４６ｂ、４６ｃおよび４６ｄについて簡単に説明する。
【００３５】
上述したように、第１構造部４６ａはシリコン細線で構成される。このシリコン細線４６ａは、直線的に延在する帯状のシリコン膜体である。このシリコン細線４６ａの一方の端部５４ａに第１電極部４８ａが接続されている。また、このシリコン細線４６ａの他方の端部５６ａに第２電極部４８ｂが接続されている。第１および第２電極部４８ａおよび４８ｂは、第１構造部４６ａと同じ膜厚のシリコン膜体である。そして、その平面的な形状が、シリコン細線４６ａよりも大きい幅を有した四角形状のシリコン線となっている。これら第１および第２電極部４８ａおよび４８ｂは、上述した第１および第２総合主電極２０および２２として利用される。
【００３６】
上述した第１構造部４６ａの互いに離間した２つの領域に、くびれ部分５８ａおよび６０ａをそれぞれ形成してある。これらくびれ部分５８ａおよび６０ａの領域では、シリコン細線の幅が他の部分に比べて小さい。これらくびれ部分５８ａおよび６０ａにおけるシリコン細線４６ａの平面形状は、その長手方向に平行に延在する互いに対向した２辺がそれぞれ内側に湾曲状に変形した凹部形状となっている。この構造例では、これらくびれ部分５８ａおよび６０ａの最狭部におけるシリコン細線４６ａの幅Ｗ１を５ｎｍに設計してある。このようにシリコン細線４６ａを細めた領域５８ａおよび６０ａでは、電子のエネルギ準位が量子化されてトンネル障壁として作用する。これらくびれ部分５８ａおよび６０ａの領域が、上述した第１および第２微小トンネル接合２８および３０に相当する。そして、このくびれ部分５８ａの端部６２および６４すなわちシリコン細線４６ａの第１の湾曲開始位置および湾曲終了位置が、それぞれ上述した第１および第２接合端３６および３８に相当する。また、このくびれ部分６０ａの端部６６および６８すなわちシリコン細線４６ａの第２の湾曲開始位置および湾曲終了位置が、それぞれ上述した第３および第４接合端４０および４２に相当する。
【００３７】
上述した２つのくびれ部分５８ａおよび６０ａは、シリコン細線４６ａの中央部分７０ａに関して対称な位置にそれぞれ配置されている。これらくびれ部分５８ａおよび６０ａ間の中央部分７０ａは、シリコン細線４６ａの本来の幅を有する平面的に四角形状の領域となっている。この中央部分７０ａの両端に、くびれ部分５８ａの端部６４と、くびれ部分６０ａの端部６６とが、それぞれ接続されている。この中央部分７０ａが上述の中央導電層４４として利用される。
【００３８】
同様にして、第２構造部４６ｂにくびれ部分５８ｂおよび６０ｂをそれぞれ形成してある。また、第３構造部４６ｃにくびれ部分５８ｃおよび６０ｃをそれぞれ形成してある。あるいは、また、第４構造部４６ｄにくびれ部分５８ｄおよび６０ｄをそれぞれ形成してある。これらくびれ部分５８ｂ、５８ｃおよび５８ｄが第１微小トンネル接合にそれぞれ相当し、これらくびれ部分６０ｂ、６０ｃおよび６０ｄが第２微小トンネル接合にそれぞれ相当する。また、くびれ部分５８ｂおよび６０ｂ間の中央部分７０ｂと、くびれ部分５８ｃおよび６０ｃ間の中央部分７０ｃと、くびれ部分５８ｄおよび６０ｄ間の中央部分７０ｄとがそれぞれ中央導電層として利用される。
【００３９】
図４を参照して、この構造例の断面構造につき説明する。上述した第１、第２、第３および第４構造部４６ａ、４６ｂ、４６ｃおよび４６ｄと、第１および第２電極部４８ａおよび４８ｂとが形成されたシリコン膜体５２は、下地７２の上に設けられている。この下地７２は、シリコン基板７４と、この上面に形成された実質的に平坦な上面を有する絶縁層５０とでもって構成してある。このように、ＳＯＩ技術を用いて形成しているので、微細加工がしやすいとともに結晶欠陥が小さく抑えられる。
【００４０】
尚、図３には、図２のゲート容量３２およびバックゲート容量３４に相当する構成を省略して示してあるが、これら容量は例えば図５に示すように形成すればよい。図５は、図３のＫ−Ｋ線位置に沿う切り口に対応する断面を示す図である。この構造例では、シリコン膜体５２の表面を酸化シリコン膜７６で被覆してある。そして、図３の中央部分７０ｄに対応するシリコン膜体５２の上側に、酸化シリコン膜７６を介在させて金属膜７８を設けてある。従って、この金属膜７８とシリコン膜体５２との間に設けられた酸化シリコン膜７６がキャパシタとなって機能する。このキャパシタがゲート容量３２に相当する。また、金属膜７８が第１制御電極１６ｄに相当する（図１）。このゲート容量３２の容量値は、金属膜７８の面積や酸化シリコン膜７６の膜厚を変えることにより、適当に設定できる。
【００４１】
また、金属膜７８の上側まで達する膜厚の層間絶縁膜８０を、ウエハの全面に形成してある。そして、シリコン膜体５２が設けられていない層間絶縁膜８０、絶縁層５０およびシリコン基板７４の領域に、シリコン基板７４の表層部にまで達する深さのコンタクトホール８２を形成してある。このコンタクトホール８２の内側に導電体物質を埋め込んで縦方向配線（プラグ）８４を形成している。そして、このプラグ８４の層間絶縁膜８０から導出されている部分に金属膜８６の下面側を接触させて設けてある。従って、シリコン膜体５２およびシリコン基板７４の間の絶縁層５０がキャパシタとして機能する。このキャパシタがバックゲート容量３４に相当する。また、金属膜８６が第２制御電極１８ｄに相当する。このバックゲート容量３４の容量値は、シリコン膜体５２の中央部分７０ｄのサイズや絶縁層５０の膜厚を変えることにより、適当に設定できる。
【００４２】
尚、金属膜７８および８６やプラグ８４は、例えば、アルミニウム（Ａｌ）、多結晶シリコン、タングステン（Ｗ）等で形成することができる。また、層間絶縁膜８０は、例えば、酸化シリコン（ＳｉＯ2 ）で形成することができる。
【００４３】
上述した第１、第２、第３および第４構造部４６ａ、４６ｂ、４６ｃおよび４６ｄの各々は、以上説明したゲート容量３２およびバックゲート容量３４の構成を有している。従って、これら第１、第２、第３および第４構造部４６ａ、４６ｂ、４６ｃおよび４６ｄは、図１の単一電子トランジスタＳＥＴ１、ＳＥＴ２、ＳＥＴ３およびＳＥＴ４にそれぞれ相当する。
【００４４】
以上説明した多電子デバイスの構成は、上述した例に限定されるものではない。例えば、微小トンネル接合２８および３０として、シリコン細線に形成したくびれ部分を用いるのではなく、金属膜、絶縁膜および金属膜からなる３層構造のトンネル接合を用いてもよい。この場合は、例えば、金属膜の部分はアルミニウムを用いて形成し、トンネル障壁が形成される絶縁膜の部分はアルミナを用いて形成する（例えば文献３「Appl.Phys.Lett.,68,p.275(1996)」参照）。
【００４５】
また、図１および図３に示した多電子デバイスの構成例は、４個の単一電子トランジスタを具えた例であるが、単一電子トランジスタの個数は４個に限定されず、２個以上であればこの発明の目的に適う。尚、多電子デバイスを論理回路に応用した場合であって、その多電子デバイスを構成する単一電子トランジスタの好適な個数については、［論理回路の説明］の項で説明する。
【００４６】
［多電子デバイスの製造方法の説明］
次に、上述した多電子デバイスを製造する方法につき図６〜図１４を参照して説明する。図６および図７は、製造工程中の試料をトンネル接合面に垂直な面で切った断面図により示した工程図である。図８〜図１３は、試料を上方から見た平面図により示した工程図である。図１４は、エッチング特性図である。
【００４７】
先ず、シリコン基板７４上に絶縁層５０を形成し、この絶縁層５０の上にシリコン層５２ｘを形成して３層構造のシリコンウエハ８８を得る（図６（Ａ））。この絶縁層５０の膜厚を約１００ｎｍとし、表層部であるシリコン層５２ｘの膜厚を約４０ｎｍとする。このようなシリコンウエハ８８は、例えばＳＩＭＯＸ（separation by implanted oxgen ）技術により形成することができる。また、シリコン層５２ｘは、シリコンウエハ８８の上層として厚いシリコン層を一旦形成し、このシリコン層を熱酸化と、ふっ酸による酸化膜剥離とを繰り返すことにより所望の膜厚に調節する。
【００４８】
次に、シリコン層５２ｘの上に約３０ｎｍの厚さの酸化膜９０を形成する（図６（Ｂ））。この工程では、シリコン層５２ｘの熱酸化を行って酸化膜（酸化シリコン層）９０を形成する。
【００４９】
次に、酸化膜９０をパターニングして、互いに離間する複数本の酸化膜細線９８ａ〜９８ｄと、これら酸化膜細線の各々の両端に個別に接続する２本の酸化膜幅広線１００ａおよび１００ｂとを具えた予備マスクパタン９０ａを作製する（図９）。そのため、先ず、酸化膜９０の上に電子ビーム露光用のレジスト９２を形成する（図６（Ｃ））。この場合、レジスト９２がネガ型かポジ型かにはこだわらない。但し、電子線の照射面積を少なくする意味では、この工程でネガ型のものを用いるのが好ましい。この実施の形態では、酸化膜９０の上にＳＡＬ６０１（シプレー社製のレジストの商品名）を０．１μｍの膜厚になるようにスピンコート法によって塗布する。そして、塗布したものを１２０℃の温度で２分間のベーキングを行ってレジスト９２を形成する。次に、レジスト９２を形成したシリコンウエハ８８を電子線露光装置内に導入する。
【００５０】
電子ビーム露光工程および現像工程につき図６（Ｄ）および図８を参照して説明する。図６（Ｄ）は図８のＪ−Ｊ線位置に沿う切り口の断面に相当している。この電子ビーム露光工程とその後の現像工程とによって図８に示すように第１レジストパタン９２ａを形成する。このため、レジスト９２に電子ビーム露光によって目的とするパタン形状の潜像を形成する。このときの露光条件は例えば露光量（電子のドーズ量）を２０μＣ／ｃｍ2 とする。露光後は、先ず、ウエハに対して１０５℃の温度で２分間のベークを行う。次いで、このウエハをＮＭＤＷ（東京応化工業（株）製の現像液の商品名）中に約１０分間浸漬させて現像を行って第１レジストパタン９２ａを得る（図８）。
【００５１】
この第１レジストパタン９２ａについて説明する。この第１レジストパタン９２ａは、互いに離間した位置に直線的に延在する４本のレジスト細線９４ａ、９４ｂ、９４ｃおよび９４ｄと、これらレジスト細線９４ａ〜９４ｄの各々の両端に個別に連続して接続する２本のレジスト幅広線９６ａおよび９６ｂとから成っている。これらレジスト細線９４ａ〜９４ｄは、全体的に矩形の帯状体となっており、この例では、それぞれの幅Ｗ２を３０ｎｍとし、長さＹ１を１２５ｎｍとする。尚、隣り合ったレジスト細線の間は、ちょうど各レジスト細線の幅Ｗ２に相当する程度の距離だけそれぞれ離間させてある。また、この例では、レジスト幅広線９６ａおよび９６ｂは矩形の帯状体であって、その長手方向がレジスト細線９４ａ〜９４ｄの長手方向と直交するように配置されている。そのレジスト幅広線９６ａおよび９６ｂの幅に相当する長さＹ２を７５ｎｍとする。このレジスト幅広線９６ａおよび９６ｂは電極端子を形成するためのものである。
【００５２】
次に、この第１レジストパタン９２ａをマスクとして、例えばＣＦ4 ガス、ＣＨＦ3 ガスおよびＨｅガスの混合ガスを用いた反応性イオンエッチングにより酸化膜９０をエッチングする。この結果、第１レジストパタン９２ａと同様の形状の酸化膜パタン９０ａが形成される。この酸化膜パタン９０ａを予備マスクパタン９０ａとする。以上説明した一連の工程によって、４本のレジスト細線９４ａ〜９４ｄと２本のレジスト幅広線９６ａおよび９６ｂとが転写された酸化膜の予備マスクパタン９０ａを得る（図６（Ｄ））。その後Ｏ2 プラズマ雰囲気で第１レジストパタン９２ａを除去しておく（図７（Ａ）および図９）。図７（Ａ）は図９のＪ−Ｊ線位置に沿う切り口の断面に相当している。
【００５３】
図９に予備マスクパタン９０ａの平面的形状を示す。図示の通り、レジスト細線９４ａ、９４ｂ、９４ｃおよび９４ｄが酸化膜９０に転写されて、それぞれ酸化膜細線９８ａ、９８ｂ、９８ｃおよび９８ｄが形成されている。また、レジスト幅広線９６ａおよび９６ｂが酸化膜９０に転写されて、それぞれ酸化膜幅広線１００ａおよび１００ｂが形成されている。
【００５４】
次に、予備マスクパタン９０ａをパターニングして、酸化膜細線９８ａ〜９８ｄの各々の、互いに離間する第１および第２領域の膜厚を減少させたマスクパタンを形成する（図１１）。すなわち、酸化膜の予備マスクパタン９０ａの酸化膜細線９８ａ〜９８ｃの領域部分の一部分を表面から所定量だけ除去する。
【００５５】
この工程では、先ず、再び電子ビーム露光用のレジストをこの試料上に形成する。この電子ビーム露光工程および現像工程につき図７（Ｂ）および図１０を参照して説明する。図７（Ｂ）は図１０のＪ−Ｊ線位置に沿う切り口の断面に相当している。この電子ビーム露光工程とその後の現像工程とによって図１０に示す第２レジストパタン１０２を形成する。この場合は、２つの開口部すなわち第１開口部１０４ａおよび第２開口部１０４ｂを有した第２レジストパタン１０２を形成するので、露光面積を低減させるためにポジ型の電子ビーム露光用レジストを用いるのが良い。ここでは、例えば、レジストとしてＺＥＰ５２０（日本ゼオン社製のポジ型レジストの商品名）を塗布する。そして、塗布したレジストに電子ビーム露光によって目的とするパタン形状の潜像を形成する。この露光工程では、予備マスクパタン９０ａの酸化膜細線９８ａの第１領域１０６ａおよび第２領域１０８ａに対応するレジストの領域と、予備マスクパタン９０ａの酸化膜細線９８ｂの第１領域１０６ｂおよび第２領域１０８ｂに対応するレジストの領域と、予備マスクパタン９０ａの酸化膜細線９８ｃの第１領域１０６ｃおよび第２領域１０８ｃに対応するレジストの領域と、予備マスクパタン９０ａの酸化膜細線９８ｄの第１領域１０６ｄおよび第２領域１０８ｄに対応するレジストの領域とを露光する。露光後、ウエハを例えば酢酸ノルマルヘキシル中に約８分間浸漬させて現像を行う。このようにして露光した部分のレジストを除去し、開口部１０４ａおよび１０４ｂを有した第２レジストパタン１０２を得る（図１０および図７（Ｂ））。
【００５６】
この第２レジストパタン１０２について説明する。この例では、上述した各第１領域１０６ａ〜１０６ｄは、各酸化膜細線９８ａ〜９８ｄの長手方向における同じ位置にあって、同じ長さＹ３を有した矩形形状の領域として画成されている。従って、これら酸化膜細線９８ａ〜９８ｄの第１領域１０６ａ〜１０６ｄは、各酸化膜細線９８ａ〜９８ｄの長手方向に直交する方向に沿って配列される。この形成例では、この第２レジストパタン１０２をエッチングマスクとして用いて予備マスクパタン９０ａをエッチングする。そして、このエッチング工程は、予備マスクパタン９０ａすなわち酸化シリコンを選択的に除去できるエッチングを用いるので、第１開口部１０４ａからシリコン層５２ｘが露出しても良い。よって、これらすべての第１領域１０６ａ〜１０６ｄを含む矩形形状の帯状領域を画成して、この帯状領域内のレジストを除去することによって第１開口部１０４ａを形成している。すなわち、この第１開口部１０４ａの平面的な形状は、各酸化膜細線９８ａ〜９８ｄの長手方向に直交する方向に延在する帯状パタンとなっている。
【００５７】
同様にして、上述した各第２領域１０８ａ〜１０８ｄは、各酸化膜細線９８ａ〜９８ｄの長手方向における同一位置であって、各第１領域１０６ａ〜１０６ｄからそれぞれ離間した位置にあり、同じ長さＹ３をそれぞれ有した矩形形状の領域として画成されている。従って、これら酸化膜細線９８ａ〜９８ｄの第２領域１０８ａ〜１０８ｄは、各酸化膜細線９８ａ〜９８ｄの長手方向に直交する方向に沿って配列される。上述した理由から、ここでは、これらすべての第２領域１０８ａ〜１０８ｄを含む矩形形状の帯状領域を画成して、この帯状領域内のレジストを除去することによって第２開口部１０４ｂを形成している。すなわち、この第２開口部１０４ｂの平面的な形状は、各酸化膜細線９８ａ〜９８ｄの長手方向に直交する方向に延在する帯状パタンとなっている。
【００５８】
ここでは、長さＹ３（帯状領域の幅）を３０ｎｍに設計してある。この幅は、トンネル障壁の長さを規定する寸法となる。また、第１および第２開口部１０４ａおよび１０４ｂ間はこれと同じ距離Ｙ３だけ離して形成してある。尚、第１および第２開口部１０４ａおよび１０４ｂは、各酸化膜細線９８ａ〜９８ｄの中央部分に関して対称な位置に配置されるように、形成するのが好ましい。
【００５９】
次に、この第２レジストパタン１０２をマスクとして用いて、第１開口部１０４ａおよび第２開口部１０４ｂ内の予備マスクパタン９０ａのエッチングを行う。この際のエッチング条件は酸化膜の予備マスクパタン９０ａを形成したときのエッチングと同様の条件で差しつかえないが、予備マスクパタン９０ａがある程度の膜厚で残存するように行う。ここでは開口部１０４ａおよび１０４ｂ内の予備マスクパタン９０ａの膜厚が他の部分の半分程度となるように約１５ｎｍだけエッチングする。そして、Ｏ2 プラズマ雰囲気で第２レジストパタン１０２を除去する。この一連の工程により、予備マスクパタン９０ａの酸化膜細線９８ａ、９８ｂ、９８ｃおよび９８ｄの第１領域１０６ａ、１０６ｂ、１０６ｃおよび１０６ｄと第２領域１０８ａ、１０８ｂ、１０８ｃおよび１０８ｄとに、膜厚が薄い部分１１０ａ、１１０ｂ、１１０ｃおよび１１０ｄと、膜厚が薄い部分１１２ａ、１１２ｂ、１１２ｃおよび１１２ｄとをそれぞれ有したマスクパタン９０ｂが得られる（図１１および図７（Ｃ））。
【００６０】
次に、マスクパタン９０ｂを用いてシリコン層５２ｘのエッチングを行う。以下、このエッチング工程につき図７（Ｄ）、図１２および図１４を参照して説明する。
【００６１】
このエッチング工程は、マスクパタン９０ｂの膜厚が薄い部分１１０ａ〜１１０ｄの下に位置するシリコン層５２ｘの部分が、エッチング後において所定幅Ｗ２未満の所定幅Ｗ３になり、かつ、それ以外のシリコン層５２ｘの部分では所定幅Ｗ２の帯状となるような選択比のエッチング条件により行う。このエッチングを例えばＣｌ2 ガスおよびＨｅガスの混合ガス（以下、Ｃｌ2 ／Ｈｅ混合ガスと称する。）を用いた反応性イオンエッチングで行う。しかも、シリコンと酸化シリコンとのエッチング選択比が２〜４となるように、より好ましくは２．５程度となるように混合ガス流量比、ＲＦパワーおよび圧力を決めた条件でエッチングを行う。例えば、Ｃｌ2 ガスとＨｅガスとのガス流量をそれぞれ３０ｓｃｃｍおよび５０ｓｃｃｍとし、ＲＦパワーを１００Ｗとし、圧力を５Ｐａとした条件のエッチングを行う。
【００６２】
このエッチング工程により、マスクパタン９０ｂの酸化膜細線９８ａ〜９８ｄのパタンと、酸化膜幅広部１００ａおよび１００ｂのパタンとをシリコン層５２ｘに転写する。そして、それぞれシリコン細線１１４ａ〜１１４ｄと、シリコン幅広線１１６ａおよび１１６ｂとを形成する（図１２）。また、同時に、マスクパタン９０ｂの膜厚が薄い部分１１０ａ〜１１０ｄの下側に位置するシリコン細線１１４ａ〜１１４ｄに、くびれ部分１１８ａ〜１１８ｄをそれぞれ形成する。あるいは、また、マスクパタン９０ｂの膜厚が薄い部分１１２ａ〜１１２ｄの下側に位置するシリコン細線１１４ａ〜１１４ｄに、くびれ部分１２０ａ〜１２０ｄをそれぞれ形成する。
【００６３】
上述したように、マスクパタン９０ｂの膜厚が３０ｎｍの部分では、マスクパタン９０ｂの横寸法と同じ幅Ｗ２の帯状パタンがシリコン層５２ｘに転写される。一方、マスクパタン９０ｂの膜厚が薄い部分１１０ａ〜１１０ｄおよび１１２ａ〜１１２ｄでは、選択比が不十分なために側面側からもシリコン層５２ｘがエッチングされる。よって、この膜厚が薄い部分１１０ａ〜１１０ｄおよび１１２ａ〜１１２ｄの下に位置するシリコン層５２ｘは、マスクパタン９０ｂの横寸法の半分程度の寸法（１５ｎｍ程度の幅Ｗ３）にエッチングされる。そして、この膜厚が薄い部分１１０ａ〜１１０ｄおよび１１２ａ〜１１２ｄの下に位置する残存シリコン層５２ｙの部分が、くびれ部分１１８ａ〜１１８ｄおよび１２０ａ〜１２０ｄとしてそれぞれ形成される。このように、この方法によれば、酸化膜細線９８ａ〜９８ｄと酸化膜幅広線１００ａおよび１００ｂとをシリコン層５２ａに転写して、シリコン細線１１４ａ〜１１４ｄとシリコン幅広線１１６ａおよび１１６ｂとを形成するとともに、酸化膜細線９８ａ〜９８ｄの膜厚が薄い部分１１０ａ〜１１０ｄおよび１１２ａ〜１１２ｄに対応したシリコン層５２ｘの位置に、エッチング選択比を利用してくびれ部分１１８ａ〜１１８ｄおよび１２０ａ〜１２０ｄを形成する。
【００６４】
次に、エッチング選択比を２〜４の値とする利点につき、図１４を参照して詳細に説明する。図１４は、選択比と仕上がり寸法との関係を示すグラフである。グラフの横軸には選択比を０から６の範囲で１ごとに目盛って示してある。また、グラフの縦軸には仕上がり寸法ＷX を０からＷ0 の範囲で示してあり、Ｗ0 ／２のところに目盛りを付して示してある。
【００６５】
ここでは、上述したように、シリコン酸化膜（マスクパタン９０ｂ）をエッチングマスクとして用いてシリコン層５２ｘを細線状にエッチング加工する場合であって、かつ、そのエッチング手段としてＣｌ2 ／Ｈｅ混合ガスを用いた反応性イオンエッチングを行う場合につき説明する。この場合、エッチングマスクの膜厚ｔと、シリコン細線の仕上がり寸法ＷX と、選択比との間には、図１４のような関係がある。
【００６６】
すなわち、マスクの膜厚ｔを３０ｎｍとした場合の特性（曲線ａ）およびマスクの膜厚ｔを１５ｎｍとした場合の特性（曲線ｂ）のいずれであっても、エッチング選択比が増加する（曲線ａでは選択比が約１より大きい場合、および曲線ｂでは選択比が約２より大きい場合）とシリコン細線の細りは少なくなり、設計寸法Ｗ0 に近くなる。しかし、エッチング選択比が大き過ぎる（曲線ａでは選択比が約４より大きい場合、および曲線ｂでは選択比が約５より大きい場合）条件になると、試料に堆積する成分の影響で形成されるシリコン細線は太くなる傾向を示す。また、エッチングマスクの膜厚が薄くなると特性は図中の右方向にシフトすると考えて良い（曲線ａおよび曲線ｂの対比から明らかである。）。
【００６７】
この製造方法のエッチング工程では、膜厚を薄くしたマスクパタン９０ｂの部分の下に位置する残存シリコン層５２ｙの幅を、マスクパタン９０ｂの幅Ｗ２未満の新たな所定幅Ｗ３、ここではマスクパタンの幅Ｗ２の半分程度、としたい。そのためには、図１４中のｔ＝１５ｎｍの特性（曲線ｂ）におけるＷ0 ／２に当るエッチング選択比（おおよそ２．５）を使用するのが好ましいことが分かる。また、エッチング選択比を２．５とした場合であっても、マスクパタン９０ｂの膜厚ｔが３０ｎｍの特性（曲線ａ）をみると、残存シリコン層５２ｙは設計寸法Ｗ0 通りに仕上がることが分かる。
【００６８】
また、膜厚ｔを減じたマスクパタン９０ｂ部分１１０ａ〜１１０ｄおよび１１２ａ〜１１２ｄの下に位置するシリコン層５２ｘの幅を、マスクパタン９０ｂの幅Ｗ２未満に減じることが可能な傾向は、エッチング選択比が２〜４のエッチング条件であっても見られる。従って、作製するくびれ部分１１８ａ〜１１８ｄおよび１２０ａ〜１２０ｄの寸法Ｗ３をいくつにするかに応じて、この２〜４のエッチング選択比の範囲から選択比を選ぶと、所望の幅のくびれ部分１１８ａ〜１１８ｄおよび１２０ａ〜１２０ｄを形成することができる。
【００６９】
以上説明したようにして、くびれ部分１１８ａ〜１１８ｄおよび１２０ａ〜１２０ｄを有したシリコン細線１１４ａ〜１１４ｄが得られたら、その試料をＯ2 雰囲気で熱酸化する。この熱酸化工程により、残存シリコン層５２ｙの表層部に熱酸化膜１２２を形成する（図７（Ｅ）および図１３）。つまり、この熱酸化によって、表面が熱酸化膜１２２で侵食されたシリコン層５２を得る。熱酸化膜１２２はシリコン層５２の表面を被覆するように形成される。従って、熱酸化膜１２２を形成したシリコン細線１１４ａ〜１１４ｄのくびれ部分１１８ａ〜１１８ｄおよび１２０ａ〜１２０ｄがさらに細められる。このように、熱酸化を行うことにより、電子のエネルギ準位が量子化されるような幅Ｗ１のくびれ部分５８ａ〜５８ｄおよび６０ａ〜６０ｄを有したシリコン細線４６ａ〜４６ｄが得られる（図１３）。また、シリコン幅広線１１６ａおよび１１６ｂは、それぞれ熱酸化膜１２２で被覆されたシリコン幅広線４８ａおよび４８ｂに変わる。この例では、シリコン細線４６ａ〜４６ｄのくびれ部分５８ａ〜５８ｄおよび６０ａ〜６０ｄの各々の最狭部における幅Ｗ１が、それぞれ５ｎｍ程度となるように熱酸化膜１２２を形成している。
【００７０】
尚、ここでは熱酸化処理によりシリコン細線１１４ａ〜１１４ｄのさらなる細線化を図っているが、上述した２回目のエッチング処理が済んだ時点でくびれ部分１１８ａ〜１１８ｄ、１２０ａ〜１２０ｄがトンネル障壁として作用する所望の幅（太さ）になっていた場合には、上述の熱酸化処理は実施しなくても良い。
【００７１】
以上説明したように、この発明の製造方法によれば、部分的に膜厚の異なる酸化膜をマスクとしてシリコン層のエッチングを行うので、トンネル障壁として作用するくびれ部分５８ａ〜５８ｃおよび６０ａ〜６０ｄを有したシリコン細線４６ａ〜４６ｄを容易に形成することができる。
【００７２】
また、各トンネル接合のトンネル抵抗および容量は、くびれ部分５８ａ〜５８ｄの幅を適切な値に設定することにより最適化できる。このためには、マスクパタン９０ｂを形成するために用いた第２レジストパタン１０２の第１および第２開口部１０４ａおよび１０４ｂの幅Ｙ３を変えることで対応できる。
【００７３】
［論理回路の説明］
次に、多電子デバイスを論理回路に利用する例につき説明する。図１５は、論理回路の構成例を示す回路図である。この構成例の論理回路１２４は、上述した２個の多電子デバイス１０すなわち第１の多電子デバイス１０ａおよび第２の多電子デバイス１０ｂを具えている。そして、この論理回路１２４は、入力端子１２６、出力端子１２８、第１電源端子１３０、第２電源端子１３２、接地端子１３４および負荷容量１３６を具えている。尚、この例では、各多電子デバイス１０ａおよび１０ｂが、それぞれ２つの単一電子トランジスタを具えている。この論理回路１２４はインバータ回路として動作する。
【００７４】
各構成要素間の電気的接続関係につき説明する。先ず、第１の多電子デバイス１０ａの第１総合制御電極２４ａと第２の多電子デバイス１０ｂの第１総合制御電極２４ｂとを入力端子１２６に接続している。また、第１の多電子デバイス１０ａの第１総合主電極２０ａと第２の多電子デバイス１０ｂの第２総合主電極２２ｂとを出力端子１２８に接続する。また、第１の多電子デバイス１０ａの第２総合主電極２２ａを第１電源端子１３０に接続し、第２の多電子デバイス１０ｂの第１総合主電極２０ｂを第２電源端子１３２に接続する。さらに、第１の多電子デバイス１０ａの第２総合制御電極２６ａと第２の多電子デバイス１０ｂの第２総合制御電極２６ｂとを接地端子１３４に接続する。そして、出力端子１２８と接地端子１３４との間を負荷容量１３６で結合する。尚、この負荷容量１３６は、例えば、図５を参照して説明したバックゲート容量３４と同様に構成することができる。
【００７５】
次に、この論理回路１２４の動作特性につき説明する。動作特性は、モンテカルロ法（例えば文献４「Extended Abstracts of the 1994 International Conference on Solid State Devices and Materials,1994,pp.328-330」参照）によって計算して得ている。この計算によって得たインバータ特性の結果（入力波形と出力波形との関係）を、図１６〜図２０に示す。尚、各多電子デバイス１０ａおよび１０ｂを構成する単一電子トランジスタの個数（記号ｎで表す。）を、それぞれ１個（図１６）、４個（図１７）、８個（図１８）、１２個（図１９）および１６個（図２０）にした場合について、それぞれインバータ特性を計算している。
【００７６】
尚、計算を行うに当り、各単一電子トランジスタの、第１微小トンネル接合２８の容量値Ｃ１を１ａＦとし、第２微小トンネル接合３０の容量値Ｃ２を２ａＦとし、ゲート容量３２の容量値Ｃｇを８ａＦとし、バックゲート容量３４の容量値Ｃｂを０．１ａＦとする。また、負荷容量１３６の容量値ＣＬを１３７ａＦとし、第１電源端子１３０に印加される電圧値Ｖｄを６．６７ｍＶとし、第２電源端子１３２に印加される電圧値−Ｖｄを−６．６７ｍＶとする。さらに、入力端子１２６に入力される入力信号は２値信号であって、その電圧値Ｖｉｎは、高レベル状態のときに３．５ｍＶとなり、低レベル状態のときに−３．５ｍＶとなる矩形波である。また、この入力信号の周期を２０ｎｓ（ナノセック）とする。
【００７７】
図１６〜図２０の各グラフには、入力信号の波形（破線ｂ）と、この入力信号に応答して出力端子１２８から出力される出力信号の波形（実線ａ）とが共に示されている。各グラフの横軸には、ｎｓ単位で０ｎｓから３０ｎｓまでの時間を、１ｎｓごとに目盛って示してある。また、各グラフの縦軸には、Ｖ単位で−０．００８Ｖから０．００８Ｖまでの電圧を、０．５ｍＶごとに目盛って示してある。各グラフにおいて、入力信号は、０ｎｓの時間に高レベル状態となるタイミングで示されている。
【００７８】
図１６〜図２０から明らかなように、単一電子トランジスタの個数ｎの増加に従い、出力信号（実線ａ）の立ち上がり時間および立ち下がり時間が短くなってゆく。例えば、各グラフにおいて、１０ｎｓの時間のときに入力信号が高レベル状態から低レベル状態へ移行する。この入力信号の変化に応答して、出力信号が低レベル状態から高レベル状態に移行するのに、どの程度の時間（立ち上がり時間）を要するかということを調べる。すなわち、従来回路に相当するｎ＝１の場合には立ち上がり時間が４ｎｓ程度であるが（図１６）、これに対して、ｎ＝４では１．５ｎｓ（図１７）、ｎ＝８では１．２ｎｓ（図１８）、ｎ＝１２では１．０ｎｓ（図１９）、ｎ＝１６では０．９ｎｓ（図２０）と変化する。よって、単一電子トランジスタの個数ｎが増加すると、立ち上がり時間が減少することが分かる。同様にして、単一電子トランジスタの個数ｎが増加すると、立ち下がり時間（出力信号が高レベル状態から低レベル状態に移行するのに要する時間）も減少することが、図１６〜図２０から明らかである。
【００７９】
このように、単一電子トランジスタの個数ｎの増加に従って、立ち上がり時間および立ち下がり時間が減少する。その理由は、単一電子トランジスタの個数ｎの増加、すなわちトンネリングパスの増加のために、１つのトンネリング事象から、これに続く次のトンネリング事象までの時間が短くなるためである。
【００８０】
一方、単一電子トランジスタの個数ｎが増加すると、出力波形に多数のノイズ成分が含まれてしまうことが分かる。すなわち、ノイジー（ｎｏｉｓｙ）となる。この現象は、単一電子トランジスタの個数ｎが増加すると、逆方向のトンネリング事象も多くなるためである。すなわち、各単一電子トランジスタでは、通常とは逆の方向にトンネル電流が流れる現象も全く起こらない訳ではなく、ある程度の大きさの確率をもって発生する。つまり、各単一電子トランジスタにおいて、ある有限の確率をもってこのような逆方向のトンネリング事象が発生するので、単一電子トランジスタの個数ｎが大きくなると、この逆方向のトンネリング事象の効果も無視できなくなるのである。そして、逆方向のトンネリング事象が多く発生するようになると、負荷容量１３６に蓄積される電荷が所望の値よりも小さくなってしまう。このため、出力信号の安定性が悪くなりノイズが発生する。従って、単一電子トランジスタの個数ｎを際限なく増やすのではなく、最適な特性が得られる適当な個数ｎの値を設定する必要がある。
【００８１】
そこで、負荷容量１３６に蓄積される電荷が、この場合の最適値である３ｅ以上または−３ｅ以下となる確率を計算する。図２１に、その計算結果をグラフにして示す。グラフの横軸は、単一電子トランジスタの個数ｎを表し、０から２０までの範囲を１ごとに目盛って示してある。また、グラフの縦軸は、負荷容量に蓄積される電荷が３ｅ以上または−３ｅ以下となる時間の割合（記号τで表す。）を表し、０から１までの範囲を０．０５ごとに目盛って示してある。
【００８２】
図２１に示すように、ｎ＝１のときにτ＝０．４３、ｎ＝２のときにτ＝０．６５、ｎ＝４のときにτ＝０．７５、ｎ＝６のときにτ＝０．７６、ｎ＝８のときにτ＝０．７９、ｎ＝１０のときにτ＝０．７５、ｎ＝１２のときにτ＝０．８０、ｎ＝１４のときにτ＝０．７４、およびｎ＝１６のときにτ＝０．７７となる。図２１には、グラフ中のこれら各点を実線ａで結んで、その変化の傾向を示してある。この計算結果によれば、個数ｎが増加するに従い割合τも増加してゆくが、ｎ＝６程度のところでその増加傾向は小さくなり、ｎ＝６以降では飽和傾向を示す。つまり、ｎ＝６個以上にしても割合τの増加が顕著に現れなくなる。一方、上述したように、単一電子トランジスタの個数ｎが大きいほどノイズ成分が多くなるので、ｎ＝６のときに最適な特性が得られることが予想できる。
【００８３】
個数ｎを６に設定すると好適である理由につき説明する。この回路では、入力信号に対する出力信号の応答を速くするには、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとを一致させる必要がある。そして、この例では、負荷容量１３６の容量値ＣＬを１３７ａＦに設定している。従って、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとが一致するには、動作時に負荷容量１３６に蓄積される電子数がＣＬ・Ｖｏｕｔ／ｅの式より、入力信号が低レベル状態のときに３、および入力信号が高レベル状態のときに−３となる必要がある。但し、記号ｅは電子の電荷である。尚、負荷容量１３６に３個または−３個の電子が蓄積されるということは、負荷容量１３６に蓄積される電荷が３ｅまたは−３ｅであることを意味する。すなわち、この論理回路１２４では、３個の電子または−３個の電子が負荷容量１３６に蓄積されることによって、論理が表現される。つまり、この回路では、論理を表現するために少なくとも６個の電子が動作に関与しなければならない。従って、出力端子１２８から出力される出力信号（論理信号）が高レベル状態のときに負荷容量１３６に蓄積される電子数ｘが３であり、出力信号が低レベル状態のときに負荷容量１３６に蓄積される電子数ｙが−３であるとき、単一電子トランジスタの個数ｎを｜ｘ−ｙ｜＝６とするのが好適である。
【００８４】
【発明の効果】
この発明の多電子デバイスによれば、第１主電極、第２主電極、第１制御電極および第２制御電極をそれぞれ有するｎ個の単一電子トランジスタ、第１総合主電極、第２総合主電極、第１総合制御電極および第２総合制御電極を具えており、各第１主電極を第１総合主電極に接続し、各第２主電極を第２総合主電極に接続し、各第１制御電極を第１総合制御電極に接続し、各第２制御電極を第２総合制御電極に接続している。そして、単一電子トランジスタは、第１および第２接合端を有する第１微小トンネル接合と、第３および第４接合端を有する第２微小トンネル接合と、第１容量と、第２容量とを具えていて、第１および第４接合端をそれぞれ第１および第２主電極に接続し、第２および第３接合端の接続点を中央導電層とし、この中央導電層と第１制御電極との間を第１容量で結合し、中央導電層と第２制御電極との間を第２容量で結合してある。
【００８５】
従って、この発明の多電子デバイスでは、複数の単一電子トランジスタの各々が電気的に並列に接続されている。各単一電子トランジスタの中央導電層（ドットとも称する。）には、基本的に１個の電子しか蓄積されない。つまり、第１微小トンネル接合、中央導電層および第２微小トンネル接合で構成されるトンネリングパスが１つしかないので、ドットから電子が抜けないと次の電子がこのトンネリングパスを通過することができない。この発明の多電子デバイスは、複数のトンネリングパスを具えているので、電子がトンネリングパスをトンネリングする現象すなわちトンネル事象が生じる回数が多くなる。すなわち、本デバイスによれば、あるトンネル事象の発生から、これに続く次のトンネル事象の発生までに要する時間が短くなる。このように、複数の単電子デバイスを組み合わせて多電子デバイスを構成しているので、動作速度のばらつきが小さく、しかも、動作が高速になる。
【００８６】
また、この発明の論理回路によれば、上述の多電子デバイスを２個具えた論理回路であって、この論理回路は、入力端子、出力端子、第１電源端子、第２電源端子、接地端子および負荷容量を具えている。そして、第１の多電子デバイスの第１総合制御電極と第２の多電子デバイスの第１総合制御電極とを入力端子に接続し、第１の多電子デバイスの第１総合主電極と第２の多電子デバイスの第２総合主電極とを出力端子に接続し、第１の多電子デバイスの第２総合主電極を第１電源端子に接続し、第２の多電子デバイスの第１総合主電極を第２電源端子に接続し、第１の多電子デバイスの第２総合制御電極と第２の多電子デバイスの第２総合制御電極とを接地端子に接続し、出力端子と接地端子との間を負荷容量で結合してある。
【００８７】
このように、上述した多電子デバイスを用いて論理回路を構成しているので動作が高速になる。従って、出力端子から出力される論理信号が、低レベル状態から高レベル状態に移行するのに要する時間すなわち平均立ち上がり時間、およびこの論理信号が、高レベル状態から低レベル状態に移行するのに要する時間すなわち平均立ち下がり時間を、従来に比べてそれぞれ小さくできる。
【００８８】
また、この発明の多電子デバイスの製造方法によれば、膜厚が一部薄くされたマスクパタンをマスクとして用いかつ所定の選択比のエッチング手段でシリコン層をエッチングする。マスクパタンにおける膜厚が薄くされた部分ではエッチング選択比が不十分となるので、その薄い部分の下側のシリコン層部分は横方向からもエッチングされるようになる。このため、シリコン層のエッチングが終了すると、マスクパタンにおける膜厚が薄くされた部分下のシリコン層部分は他より幅細の部分（くびれ部分）になる。このくびれ部分がトンネル障壁として利用される。
【００８９】
そして、この製造方法の第３および第４工程におけるパターニングでは、電子線リソグラフィ技術を用いるのが好適である。このように、この発明では一部の膜厚が薄くされかつ帯状のマスクパタンの形成までを電子線リソグラフィを利用して行う。そして、その後上述の所定のエッチングでくびれ部分が得られる。電子線リソグラフィ技術では上述したような細いくびれ部分を形成するためのレジストパタンを当初から形成することは困難であるが、この方法によればくびれ部分の形成を良好に行うことができる。従って、この発明の製造方法によれば、室温動作を可能とする程度に素子容量の小さな多電子デバイスの実現が期待できる。
【図面の簡単な説明】
【図１】多電子デバイスの構成を示す図である。
【図２】単一電子トランジスタの構成を示す図である。
【図３】多電子デバイスの平面構造を示す図である。
【図４】多電子デバイスの断面構造を示す図である。
【図５】容量の形成例を示す図である。
【図６】製造方法の工程図（その１）である。
【図７】製造方法の工程図（その２）である。
【図８】製造方法の工程図（その３）である。
【図９】製造方法の工程図（その４）である。
【図１０】製造方法の工程図（その５）である。
【図１１】製造方法の工程図（その６）である。
【図１２】製造方法の工程図（その７）である。
【図１３】製造方法の工程図（その８）である。
【図１４】選択比と仕上がり寸法との関係を示す図である。
【図１５】論理回路の構成例を示す図である。
【図１６】インバータ特性を示す図である。
【図１７】図１６に続く、インバータ特性を示す図である。
【図１８】図１７に続く、インバータ特性を示す図である。
【図１９】図１８に続く、インバータ特性を示す図である。
【図２０】図１９に続く、インバータ特性を示す図である。
【図２１】負荷容量の電荷が３ｅ以上または−３ｅ以下となる時間の割合を示す図である。
【符号の説明】
１０：多電子デバイス
１２ａ〜１２ｄ：第１主電極
１４ａ〜１４ｄ：第２主電極
１６ａ〜１６ｄ：第１制御電極
１８ａ〜１８ｄ：第２制御電極
２０：第１総合主電極    ２２：第２総合主電極
２４：第１総合制御電極  ２６：第２総合制御電極
２８：第１微小トンネル接合
３０：第２微小トンネル接合
３２：ゲート容量        ３４：バックゲート容量
３６：第１接合端        ３８：第２接合端
４０：第３接合端        ４２：第４接合端
４４：中央導電層
４６ａ：第１構造部      ４６ｂ：第２構造部
４６ｃ：第３構造部      ４６ｄ：第４構造部
４８ａ：第１電極部      ４８ｂ：第２電極部
５０：絶縁層            ５２：シリコン膜体
５４ａ〜５４ｄ、５６ａ〜５６ｄ：端部
５８ａ〜５８ｄ、６０ａ〜６０ｄ：くびれ部分
６２、６４、６６、６８：端部
７０ａ〜７０ｄ：中央部分
７２：下地              ７４：シリコン基板
７６：酸化シリコン膜    ７８、８６：金属膜
８０：層間絶縁膜        ８２：コンタクトホール
８４：プラグ            ５２ｘ：シリコン層
８８：シリコンウエハ    ９０：酸化膜
９２：レジスト        ９２ａ：第１レジストパタン
９０ａ：予備マスクパタン
５２ｙ：残存シリコン層  １２２：熱酸化膜
９４ａ〜９４ｄ：レジスト細線
９６ａ、９６ｂ：レジスト幅広線
９８ａ〜９８ｄ：酸化膜細線
１００ａ、１００ｂ：酸化膜幅広線
１０２：第２レジストパタン
１０４ａ：第１開口部    １０４ｂ：第２開口部
１０６ａ〜１０６ｄ：第１領域
１０８ａ〜１０８ｄ：第２領域
１１０ａ〜１１０ｄ、１１２ａ〜１１２ｄ：膜厚が薄い部分
９０ｂ：マスクパタン
１１４ａ〜１１４ｄ：シリコン細線
１１６ａ、１１６ｂ：シリコン幅広線
１１８ａ〜１１８ｄ、１２０ａ〜１２０ｄ：くびれ部分
１０ａ：第１の多電子デバイス
１０ｂ：第２の多電子デバイス
２０ａ、２０ｂ：第１総合主電極
２２ａ、２２ｂ：第２総合主電極
２４ａ、２４ｂ：第１総合制御電極
２６ａ、２６ｂ：第２総合制御電極
１２４：論理回路
１２６：入力端子        １２８：出力端子
１３０：第１電源端子    １３２：第２電源端子
１３４：接地端子        １３６：負荷容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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