(57)【要約】基板の上に形成された第１の導電型の半導体層と、前記半導体層より上方に延びる第１の導電型の化合物半導体により形成された複数の半導体ナノワイヤと、前記半導体層と前記半導体ナノワイヤとの接続部分の前記半導体ナノワイヤの周囲に形成されたゲート電極と、を有することを特徴とする半導体装置である。
2019175921.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に形成された第１の導電型の半導体層と、
前記半導体層より上方に延びる第１の導電型の化合物半導体により形成された複数の半導体ナノワイヤと、
前記半導体層と前記半導体ナノワイヤとの接続部分の前記半導体ナノワイヤの周囲に形成されたゲート電極と、
を有することを特徴とする半導体装置。
【請求項２】
前記半導体層の上、及び、前記半導体ナノワイヤの周囲には、絶縁膜が形成されており、
前記ゲート電極は、前記絶縁膜の上に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
ソース電極またはドレイン電極のうちの一方は、前記半導体層の上に形成されており、他方は、前記半導体ナノワイヤの上端に接続されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート電極は、各々の前記半導体ナノワイヤごとに設けられていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
複数の前記半導体ナノワイヤは、直径が異なることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記半導体層は、第１の導電型のＧａＡｓにより形成されており、
前記半導体ナノワイヤは、第１の導電型のＩｎＡｓを含むものにより形成されていることを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
半導体ナノワイヤは、３０本以上であることを特徴とする請求項１から６のいずれかに記載の半導体装置。
【請求項８】
化合物半導体により形成された基板の上に、半導体層、絶縁膜を順に積層して形成する工程と、
前記絶縁膜に開口部を形成し、前記開口部における前記半導体層の上に、複数の触媒層を形成する工程と、
半導体ナノワイヤに含まれる化合物半導体のうちの一方の元素を含むガスと、他方の元素を含むガスとを供給することにより、前記触媒層が形成されている領域に化合物半導体を成長させて、複数の半導体ナノワイヤを形成する工程と、
前記半導体層と前記半導体ナノワイヤとの接続部分の前記半導体ナノワイヤの周囲に、ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記半導体ナノワイヤの側面の周囲に絶縁膜を形成する工程を有し、
前記半導体ナノワイヤの周囲の前記ゲート電極は、前記絶縁膜を介して形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記半導体層の上に、ソース電極またはドレイン電極のうちの一方を形成する工程と、
前記半導体ナノワイヤの上端に、前記ソース電極または前記ドレイン電極のうちの他方を形成する工程と、
を有することを特徴とする請求項８または９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体材料により形成されたトランジスタは、コンピュータ等の他、様々な電子装置に用いられている。このようなトランジスタとしては、例えば、ＣＭＯＳ（Complementary metal-oxide-semiconductor）トランジスタがあり、小型化や高性能化のため、微細化がなされてきた。【０００３】
一方、近年、新しい概念で動作するトランジスタとして、確率共鳴現象を動作原理としたトランジスタがある。このトランジスタは、これまでにない省電力のコンピュータや高感度のセンシングを実現する可能性を有している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２１２５５１号公報
【非特許文献】
【０００５】
【非特許文献１】Katsuhiko Nishiguchi and Akira Fujiwara, "Detecting signals buried in noise via nanowire transistors using stochastic resonance", Appl. Phys. Lett. 101, 193108 (2012); doi: 10.1063/1.4766946
【非特許文献２】Seiya Kasai and Tetsuya Asai, "Stochastic Resonance in Schottky Wrap Gate-controlled GaAs Nanowire Field-Effect Transistors and Their Networks", Applied Physics Express 1 (2008) 083001
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、確率共鳴現象を動作原理としたトランジスタにおいては、ソース等を複数に分岐し、分岐の数を多くすることにより、性能を向上させることが行われているが、分岐の数が多くなると、広い面積が必要となり、大型化してしまう。【０００７】
このため、半導体装置である確率共鳴現象を動作原理としたトランジスタにおいて、性能が高く、小型なものが求められている。
【課題を解決するための手段】
【０００８】
本実施の形態の一観点によれば、基板の上に形成された第１の導電型の半導体層と、前記半導体層より上方に延びる第１の導電型の化合物半導体により形成された複数の半導体ナノワイヤと、前記半導体層と前記半導体ナノワイヤとの接続部分の前記半導体ナノワイヤの周囲に形成されたゲート電極と、を有することを特徴とする。
【発明の効果】
【０００９】
開示の半導体装置によれば、高い性能の確率共鳴現象を動作原理としたトランジスタを小型にすることができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態における半導体装置の構造図
【図２】第１の実施の形態の半導体装置の半導体ナノワイヤの本数と相関係数との相関図
【図３】第１の実施の形態における半導体装置の製造方法の工程図（１）
【図４】第１の実施の形態における半導体装置の製造方法の工程図（２）
【図５】第１の実施の形態における半導体装置の製造方法の工程図（３）
【図６】第１の実施の形態における半導体装置の製造方法の工程図（４）
【図７】第１の実施の形態における半導体装置の製造方法の工程図（５）
【図８】第１の実施の形態における半導体装置の変形例の構造図
【図９】第２の実施の形態における半導体装置の構造図
【図１０】第３の実施の形態における撮像装置の構成図
【図１１】第３の実施の形態における撮像装置の受信機の構成図
【図１２】第４の実施の形態における演算装置の回路図
【図１３】第４の実施の形態における演算装置のトランジスタの等価回路図
【図１４】第４の実施の形態における演算装置のシナプスデバイスの回路図
【発明を実施するための形態】
【００１１】
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１２】
〔第１の実施の形態〕
（半導体装置）
第１の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、確率共鳴現象を動作原理としたトランジスタであり、確率共鳴トランジスタとも呼ばれる場合がある。
【００１３】
図１に示すように、本実施の形態における半導体装置は、半絶縁性基板１０の上に、半導体層２０が形成されており、半導体層２０の上には、半絶縁性基板１０の基板面に対し略垂直方向に、即ち、上方に延びる複数の半導体ナノワイヤ３０が形成されている。半導体層２０の上の半導体ナノワイヤ３０が形成されている領域の周囲には、絶縁膜４０が形成されており、絶縁膜４０の上、及び、半導体層２０と半導体ナノワイヤ３０との接続部分の近傍の半導体ナノワイヤ３０の周囲には、ゲート電極５１が形成されている。尚、本実施の形態は、半導体ナノワイヤ３０の側面には絶縁膜が形成されており、半導体層２０と半導体ナノワイヤ３０との接続部分の近傍の半導体ナノワイヤ３０の周囲に、ゲート電極５１は、絶縁膜を介して形成されているものであってもよい。また、半導体層２０の上の絶縁膜４０が形成されている領域とは異なる領域には、ドレイン電極５３が形成されており、各々の半導体ナノワイヤ３０の上端には、ソース電極５２が形成されている。
【００１４】
半絶縁性基板１０は、不純物元素のドープされていない半導体基板であるＧａＡｓ結晶基板により形成されている。半導体層２０は、膜厚が２００ｎｍのｎ−ＧａＡｓ膜により形成されており、半導体ナノワイヤ３０は、化合物半導体であるｎ−ＩｎＡｓナノワイヤにより形成されている。半導体ナノワイヤ３０の直径は約５０ｎｍであり、長さは０．５μｍ〜０．７μｍである。図１に示す構造の半導体装置においては、半導体層２０の上には、１０本の半導体ナノワイヤ３０が形成されている。尚、半導体層２０、及び、半導体ナノワイヤ３０には、ｎ型となる不純物元素としてＳがドープされている。
【００１５】
絶縁膜４０は、膜厚が５０ｎｍのＳｉＮ膜により形成されており、ゲート電極５１、ソース電極５２、ドレイン電極５３は、Ａｕ／Ｐｉ／Ｔｉが順に積層された金属積層膜により形成されている。
【００１６】
本実施の形態における半導体装置は、ドレイン電極５３から各々のゲート電極５１までの半導体領域は、一つの半導体層２０により形成されており、各々のゲート電極５１から各々のソース電極５２までの半導体領域は、半導体ナノワイヤ３０により形成されている。従って、各々のゲート電極５１が形成されている領域には、半導体層２０の表面より略垂直に延びる半導体ナノワイヤ３０が各々形成されており、半導体領域が分岐されて形成されている。図１に示される構造の半導体装置においては、１０本の半導体ナノワイヤ３０が形成されており、半導体領域が１０本に分岐されており、各々の半導体ナノワイヤ３０の上端には、ソース電極５２が各々形成されている。尚、本実施の形態における半導体装置においては、ゲート電極５１は一体として形成されている。
【００１７】
本実施の形態における半導体装置は、ゲート電極５１には、ゲートしきい値電圧よりも低い電圧のパルスと、ノイズ成分とが入力しており、パルスとノイズ成分との和がゲートしきい値電圧を超えた場合に、ゲート電極５１とソース電極５２の間に電流が流れる。
【００１８】
従って、本実施における半導体装置は、半導体層２０より分岐した半導体ナノワイヤ３０が複数形成されているため、性能の高い確率共鳴現象を動作原理としたトランジスタである。また、本実施における半導体装置は、半導体ナノワイヤ３０が半絶縁性基板１０の基板面に対し略垂直方向に延びており、狭い領域に形成することが可能であり、プレーナー型の半導体装置よりも小型にすることができる。
【００１９】
よって、性能の高い確率共鳴現象を動作原理としたトランジスタを小型にすることができる。
【００２０】
図２は、本実施の形態における半導体装置における半導体ナノワイヤ３０の本数と相関係数Ｃの関係を示す。相関係数Ｃは、どの程度元の情報を復元することができるかを示す指標となるものであり、相関係数が高いと元の信号の復元率が高い。
【００２１】
具体的には、半導体ナノワイヤ３０が１本の場合には相関係数Ｃは０．１２４、半導体ナノワイヤ３０が２本の場合には相関係数Ｃは０．１８１、半導体ナノワイヤ３０が８本の場合には相関係数Ｃは０．４０６である。また、半導体ナノワイヤ３０が２０本の場合には相関係数Ｃは０．５３７、半導体ナノワイヤ３０が４０本の場合には相関係数Ｃは０．６６７、半導体ナノワイヤ３０が６０本の場合には相関係数Ｃは０．７３９である。半導体ナノワイヤ３０が８０本の場合には相関係数Ｃは０．７８４、半導体ナノワイヤ３０が１００本の場合には相関係数Ｃは０．８１７である。
【００２２】
一般的には、相関係数Ｃは、０．６以上が好ましいとされており、更には、０．７以上が好ましいとされている。図２に基づくならば、半導体ナノワイヤ３０が２０本の場合と４０本の場合の相関係数Ｃの平均は０．６０２、半導体ナノワイヤ３０が４０本の場合と６０本の場合の相関係数Ｃの平均は０．７０３である。これらのことより、半導体ナノワイヤ３０の本数は、３０本以上が好ましく、更には、５０本以上であることが好ましい。
【００２３】
（半導体装置の動作）
本実施の形態における半導体装置は、以下の駆動方法により、確率共鳴現象を動作原理としたトランジスタとして動作させることができる。最初に、ドレイン電極５３に印加されるドレイン電圧Ｖｄを調整して、電流Ｉｓのゲート電圧Ｖｇ依存性が急峻になるようにしておく。この条件で、ノイズ源として高周波を入力しスウィングをかける。これにより、Ｖｇに対するＩｓの特性は、ヒステリシスをもった特性となる。このヒステリシス特性は、双安定ポテンシャルと同じ機能を有するため、この状態でゲート電極５１を入力端子として、閾値レベル以下の信号を供給することで、本実施の形態における半導体装置は、確率共鳴素子として動作させることができる。
【００２４】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図３〜図７に基づき説明する。
【００２５】
最初に、図３（ａ）に示すように、半絶縁性基板１０の上に半導体層２０を形成し、半導体層２０の上に絶縁膜４１を形成する。半絶縁性基板１０には、不純物元素のドープされていない半絶縁性（ＳＩ：semi-insulating）−ＧａＡｓ（１１１）Ｂ基板が用いられている。半導体層２０は、ＭＯＣＶＤ（metal organic chemical vapor deposition）により、膜厚が２００ｎｍのｎ＋−ＧａＡｓ膜を形成する。半導体層２０には、不純物元素としてＳｉが５×１０１８ｃｍ−３の濃度でドープされている。半導体層２０であるｎ−ＧａＡｓ膜を成膜する際には、Ｇａの原料ガスとしてＴＭＧａ（トリメチルガリウム）、Ａｓの原料ガスとしてＡｓＨ３（アルシン）、不純物元素となるＳの原料ガスとしてＨ２Ｓ（硫化水素）が供給される。絶縁膜４１は、プラズマＣＶＤ（Chemical Vapor Deposition）により膜厚が約５０ｎｍのＳｉＮ膜を成膜することにより形成する。
【００２６】
次に、図３（ｂ）に示すように、半導体ナノワイヤ３０が形成される領域の絶縁膜４１に開口部を形成し、開口部において露出した半導体層２０の上に、触媒層６０を形成する。具体的には、絶縁膜４１の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、半導体ナノワイヤ３０が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域の絶縁膜４１をＲＩＥ（Reactive Ion Etching）等により除去し、絶縁膜４１に開口部を形成して、半導体層２０の表面を露出させる。この後、ＥＢ（electron beam）蒸着等によりＡｕ膜を成膜した後、有機溶剤に浸漬させることにより、レジストパターンの上に形成されたＡｕ膜をレジストパターンとともにリフトオフにより除去する。これにより、半導体ナノワイヤ３０が形成される領域となる半導体層２０の表面に残存するＡｕにより触媒層６０が形成される。このようにして形成される触媒層６０は、半導体ナノワイヤの成長触媒となるものであり、直径は２０ｎｍ〜１００ｎｍ、例えば、５０ｎｍである。
【００２７】
次に、図４（ａ）に示すように、ＭＯＣＶＤにより半導体ナノワイヤ３０を形成する。具体的には、４００℃〜５００℃の成長温度で、トリメチインジウム（ＴＭＩｎ）、ＡｓＨ３等を供給することにより、触媒層６０が形成されている領域においてｎ−ＩｎＡｓが結晶成長し、半導体ナノワイヤ３０となるｎ−ＩｎＡｓナノワイヤが形成される。半導体ナノワイヤ３０は、半導体層２０の上にナノワイヤ長が０．５μｍ〜０．７μｍとなるまで成長させることにより形成する。半導体ナノワイヤ３０となるｎ−ＩｎＡｓナノワイヤを形成する際には、併せてＨ２Ｓを供給することにより、不純物元素となるＳをドープする。
【００２８】
次に、図４（ｂ）に示すように、半導体ナノワイヤ３０が形成されている領域とは異なる領域において、半導体層２０の上にドレイン電極５３を形成する。具体的には、触媒層６０、半導体ナノワイヤ３０、絶縁膜４１の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ドレイン電極５３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域の絶縁膜４１をＲＩＥ等により除去することにより、絶縁膜４１に開口部を形成し、半導体層２０の表面を露出させる。この後、真空蒸着により、Ａｕ／Ｐｔ／Ｔｉを順に積層して金属積層膜を成膜し、有機溶剤に浸漬させることにより、レジストパターンの上の金属積層膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する金属積層膜によりドレイン電極５３が形成される。尚、Ａｕ／Ｐｔ／Ｔｉが順に積層された金属積層膜は、良好な密着性とオーミック性とを兼ね備えた膜である。
【００２９】
次に、図５（ａ）に示すように、半導体ナノワイヤ３０の側面、触媒層６０の表面、絶縁膜４１の表面の上に絶縁膜４２を成膜し、更に、絶縁膜４２の上に金属膜５１ａを成膜する。具体的には、絶縁膜４２は、酸化アルミニウム（ＡｌＯ）膜を原子層堆積（ＡＬＤ：Atomic Layer Deposition）法により成膜することにより形成する。また、金属膜５１ａは、金属積層膜であり、真空蒸着により、Ａｕ／Ｐｔ／Ｔｉを順に積層することにより形成する。これにより、半導体ナノワイヤ３０の側面の周囲等には、絶縁膜４２、金属膜５１ａが積層して形成される。尚、絶縁膜４２及び金属膜５１ａを形成する際には、ドレイン電極５３が形成されている領域には、絶縁膜４２及び金属膜５１ａが形成されないように、メタルマスク等により覆った状態で成膜してもよい。
【００３０】
次に、図５（ｂ）に示すように、ゲート電極５１が形成される領域及びドレイン電極５３の上にレジストパターン７０を形成し、レジストパターン７０の形成されていない領域の金属膜５１ａを除去することにより、ゲート電極５１を形成する。具体的には、金属膜５１ａ及びドレイン電極５３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、レジストパターン７０を形成する。このレジストパターン７０は、ゲート電極５１が形成される領域及びドレイン電極５３の上を覆っており、半導体ナノワイヤ３０の側面の周囲には、半導体層２０の近傍の領域を除き形成されてはいない。この後、Ａｒ等のイオンエッチングにより、レジストパターン７０が形成されていない半導体ナノワイヤ３０の側面の周囲の金属膜５１ａを除去する。これにより、残存する金属膜５１ａにより、絶縁膜４２を介した絶縁膜４１の上、半導体層２０と半導体ナノワイヤ３０との接続部分の近傍にゲート電極５１が形成される。
【００３１】
次に、図６（ａ）に示すように、有機溶剤等によりレジストパターン７０を除去する。
【００３２】
次に、図６（ｂ）に示すように、絶縁体により形成された樹脂層７１により全体を多い、この後、樹脂層７１をエッチバックすることにより、半導体ナノワイヤ３０の上端を露出させる。具体的には、スピンコーターによりＢＣＢ等を塗布した後、加熱し熱硬化させることにより、樹脂層７１を形成する。これにより、半導体ナノワイヤ３０、ゲート電極５１、絶縁膜４２の全体が樹脂層７１により覆われる。この後、樹脂層７１、絶縁膜４２の一部及び触媒層６０をエッチバックにより除去し、半導体ナノワイヤ３０の上端３０ａを露出させる。このエッチバックは、ドライエッチングにより行う。
【００３３】
次に、図７（ａ）に示すように、露出している半導体ナノワイヤ３０の上端３０ａの上に、ソース電極５２を形成する。具体的には、樹脂層７１及び半導体ナノワイヤ３０の上端３０ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ｐ側電極３２が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、真空蒸着により、Ａｕ／Ｐｔ／Ｔｉを順に積層して金属積層膜を成膜し、有機溶剤に浸漬させることにより、レジストパターンの上の金属積層膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する金属積層膜によりソース電極５２が形成される。本実施の形態においては、ソース電極５２は、半導体ナノワイヤ３０ごとに形成される。
【００３４】
次に、図７（ｂ）に示すように、樹脂層７１をウェットエッチング等により除去することにより、ゲート電極５１及びドレイン電極５３を露出させる。このように樹脂層７１を除去することにより、半導体ナノワイヤ３０の周囲には樹脂層７１が存在していないため、寄生容量を低減することができ、周波数特性が向上する。
【００３５】
尚、本実施の形態においては、図１に示される半導体装置における絶縁膜４０は、上記における絶縁膜４１と、絶縁膜４１の上に形成された絶縁膜４２とにより形成される。また、本実施の形態における半導体装置は、図８に示されるように、複数の半導体ナノワイヤ３０の上端に形成されるソース電極５２は、一体に形成されているものであってもよい。
【００３６】
〔第２の実施の形態〕
次に、第２の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図９に示されるように、各々の半導体ナノワイヤ３０の各々に対応してゲート電極１５１が設けられている構造のものであり、各々のゲート電極１５１は分離して形成されている。このように、ゲート電極１５１を分離して形成することにより、分岐している各々の半導体ナノワイヤ３０に対応して制御することができる。
【００３７】
また、本実施の形態は、各々の半導体ナノワイヤ３０の太さを変えて形成してもよい。例えば、半導体ナノワイヤ３０の直径を２０ｎｍ、３０ｎｍ、５０ｎｍ、１００ｎｍとなるように形成してもよい。
【００３８】
半導体ナノワイヤ３０の直径は、半導体ナノワイヤを形成する際の絶縁膜４０の開口部の直径や触媒層６０の大きさにより調整することができる。このように、半導体ナノワイヤ３０の直径を変えることにより、絶縁膜−半導体ナノワイヤの界面で生じるキャリア濃度を変えることができ、これにより、ゲート閾値電圧をシフトさせることができる。このようなゲート閾値電圧のシフトは、分岐チャネルのお互いの応答を非同期にすることに相当し、所望の確率共鳴トランジスタとして機能させることが可能となる。また、本実施の形態のように、ゲート電極１５１を各々の半導体ナノワイヤ３０に対応して分離することにより、ゲート電圧を独立に変化させることができるため、ノイズ入力自体をずらすことも可能である。
【００３９】
各々のゲート閾値電圧の特性をシフトさせる方法は、これに限定されるものではなく、例えば、絶縁膜４２の膜厚を各々の半導体ナノワイヤ３０に対して変えた構造のものであってもよい。
【００４０】
尚、上記以外の内容については、第１の実施の形態と同様である。
【００４１】
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、第１または第２の実施の形態における半導体装置が用いられている撮像装置である。
【００４２】
図１０に示すように、本実施の形態における撮像装置２００は、撮像素子２０１、受信機２０２、及び出力回路２０３を備える。
【００４３】
撮像素子２０１は、例えばＣＭＯＳイメージセンサやＣＣＤ（Charge Coupled Device）であって、平面内に行列状に配列されたＮ×Ｎ個（Ｎは自然数）の画素２０１ａを有する。各々の画素２０１ａは、光を受光してその強度に応じた画素信号Ｓｉ,ｊ（ｔ）（１≦ｉ，ｊ≦Ｎ）を出力する。
【００４４】
また、受信機２０２は、撮像素子２０１から画素信号Ｓｉ,ｊ（ｔ）を受信し、それを増幅してなる出力信号Ｔｉ,ｊ（ｔ）（１≦ｉ，ｊ≦Ｎ）を後段の出力回路２０３に出力する。出力回路２０３は、受信機２０２から受信した出力信号Ｔｉ,ｊ（ｔ）を所定のフォーマットに変換して不図示のディスプレイに出力する。
【００４５】
図１１は、受信機２０２の回路図である。図１１に示すように、受信機２０２には、複数の画素２０１ａの各々に対応した複数のトランジスタＴＲを有している。このトランジスタＴＲは、第１または第２の実施の形態における半導体装置である。
【００４６】
各々のトランジスタＴＲのゲート電極は、対応する画素２０１ａに繋がる信号線２０５に接続されており、その信号線２０５を介し画素信号Ｓｉ,ｊ（ｔ）を受信する。また、各々のトランジスタＴＲには、４本の半導体ナノワイヤ３０に対応した素子部ＥＵ１〜ＥＵ４が設けられている。
【００４７】
各素子部ＥＵ１〜ＥＵ４は、画素信号Ｓｉ,ｊ（ｔ）を増幅してソース電流Ｒ１（ｔ）〜Ｒ４（ｔ）を出力する。これらのソース電流Ｒ１（ｔ）〜Ｒ４（ｔ）は足し合わされてソース電流ＲΣ（ｔ）となり、そのソース電流ＲΣ（ｔ）が出力信号Ｔｉ,ｊ（ｔ）として出力される。
【００４８】
各々のトランジスタＴＲは、確率共鳴現象を動作原理としたトランジスタであるため、画素信号Ｓｉ,ｊ（ｔ）が微弱であってもＳ／Ｎ比が高い出力信号Ｔｉ,ｊ（ｔ）を出力することができ、ディスプレイに鮮明な画像を表示することができる。即ち、画素信号Ｓｉ,ｊ（ｔ）における画素を形成するためのシグナルとなる信号がノイズに埋もれている場合であっても、ディスプレイに鮮明な画像を表示することができる。
【００４９】
尚、上記においては、４本の半導体ナノワイヤ３０を有するトランジスタＴＲを１つの画素２０１ａに割り当てた場合について説明したが、本実施の形態はこれに限定されるものではない。例えば、各々のトランジスタＴＲにおける半導体ナノワイヤ３０の本数を２本とし、２個のトランジスタＴＲを１つの画素２０１ａに割り当ててもよい。
【００５０】
〔第４の実施の形態〕
次に、第４の実施の形態について説明する。本実施の形態は、第１または第２の実施の形態における半導体装置が用いられている演算装置である。本実施の形態における演算装置について、図１２に基づき説明する。
【００５１】
この演算装置３００は、ニューラルネットワークであって、入力端子ＩＮ１〜ＩＮ４、トランジスタＴＲ、及びシナプスデバイス３０１の各々を複数有する。
【００５２】
トランジスタＴＲは、第１または第２の実施の形態における半導体装置であり、入力端子ＩＮ１〜ＩＮ４の各々に対応して設けられており、これらの入力端子ＩＮ１〜ＩＮ４から入力された入力電圧を増幅してスパイク電圧を出力するニューロン回路として機能する。
【００５３】
シナプスデバイス３０１は、シナプス前ニューロンに対応するトランジスタＴＲから出力されたスパイク電圧Ｖｐｒｅと、シナプス後ニューロンに対応するトランジスタＴＲから出力されたスパイク電圧Ｖｐｏｓｔとに基づいて、シナプス後電流ＩＰＣＳを出力する。
【００５４】
図１３は、トランジスタＴＲの等価回路図である。トランジスタＴＲは、確率共鳴現象を動作原理としたトランジスタであって、４本の半導体ナノワイヤ３０に対応した素子部ＥＵ１〜ＥＵ４が設けられている。
【００５５】
これらの素子部ＥＵ１〜ＥＵ４の各々のゲート電極には、入力端子ＩＮ１〜ＩＮ４の各々から入力された入力電圧が、信号電圧Ｓ（ｔ）として印加される。素子部ＥＵ１〜ＥＵ４の各々からは信号電圧Ｓ（ｔ）を増幅してなるソース電流Ｒ１（ｔ）〜Ｒ４（ｔ）が出力され、これらのソース電流Ｒ１（ｔ）〜Ｒ４（ｔ）を足し合わせてなるソース電流ＲΣ（ｔ）がトランジスタＴＲから出力される。
【００５６】
図１４は、シナプスデバイス３０１の回路図である。図１４に示されるように、シナプスデバイス３０１は、メモリスタ３０２、キャパシタＣ、及びトランジスタＭ１、Ｍ２を有している。
【００５７】
このような回路構成では、シナプス後ニューロンに対応するトランジスタＴＲが発火しておらず、スパイク電圧Ｖｐｏｓｔがローレベルの場合には、トランジスタＭ２がオフ状態となり、メモリスタ３０２を介してキャパシタＣが充放電される。
【００５８】
よって、この場合にスパイク電圧Ｖｐｒｅがハイレベルになっても、その後にスパイク電圧Ｖｐｒｅがローレベルになることでメモリスタ３０２を流れる電荷の総量がキャンセルされ、スパイク前後でメモリスタ３０２のコンダクタンスは変化しない。
【００５９】
一方、キャパシタＣが充電された状態でスパイク電圧Ｖｐｏｓｔがハイレベルになると、トランジスタＭ２を介してキャパシタＣが放電される。よって、この状態でスパイク電圧Ｖｐｒｅがローレベルになってもメモリスタ３０２を介して放電される電荷は殆どなく、スパイクの前後でメモリスタ３０２のコンダクタンスが変化することになる。
【００６０】
これにより、スパイクのタイミングによってメモリスタ３０２のコンダクタンスが変化し、そのコンダクタンスによってシナプス後電流ＩＰＣＳを変えることができる。
【００６１】
従って、本実施の形態においては、図１２に示されるニューラルネットワークにおいて設けられたトランジスタＴＲが確率共鳴現象を動作原理としたトランジスタとして機能する。よって、入力端子ＩＮ１〜ＩＮ４から入力される入力電圧が微弱であっても、Ｓ／Ｎ比が向上した十分な大きさのスパイク電圧Ｖｐｒｅ、Ｖｐｏｓｔを発生させることができる。
【００６２】
尚、上記においては、４本の半導体ナノワイヤ３０を有するトランジスタＴＲを４つ用いたニューラルネットワークを例示したが、これに限定されるものではなく、シナプスデバイス３０１やトランジスタＴＲをさらに増やし、大規模化したものであってもよい。
【００６３】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【符号の説明】
【００６４】
１０        半絶縁性基板
２０        半導体層
３０        半導体ナノワイヤ
４０        絶縁膜
４１        絶縁膜
４２        絶縁膜
５１        ゲート電極
５２        ソース電極
５３        ドレイン電極
６０        触媒層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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