(57)【特許請求の範囲】
【請求項１】
タイミングクロックで駆動され、画素を順次走査して所定の処理を行った処理信号を出力する画素処理部から出力された上記処理信号に対応した画素のうち欠陥画素を検出する欠陥画素検出回路において、
上記画素処理部の走査順序に応じて順番づけられた欠陥画素位置情報を予め保持した複数の保持部と、
当該複数の保持部のいずれかを選択し、該選択した保持部に保持された上記欠陥画素位置情報を出力する選択部と、
上記画素処理部を駆動させるタイミングクロックに同期した画素クロックを計数した画素クロック計数値と上記選択部から出力された上記欠陥画素位置情報とが一致した場合に、上記画素処理部から出力された処理信号に対応した画素が欠陥画素であることを示す欠陥画素検出信号を出力する比較部と、
上記比較部から出力された上記欠陥画素検出信号を計数した欠陥画素計数値に基づいて選択信号を上記選択部に出力するカウンタ部とを備え、
上記選択部は、上記カウンタ部が出力する上記選択信号に応じた順番の欠陥画素位置情報を保持した上記保持部を選択することを特徴とする欠陥画素検出回路。
【請求項２】
上記比較部は、複数の比較器でなり、当該複数の比較器で上記画素クロック計数値と上記選択部から出力された上記欠陥画素位置情報との比較を分担して行うように構成されたことを特徴とする請求項１に記載の欠陥画素検出回路。
【請求項３】
上記選択部は、複数の選択器でなり、当該複数の選択器は互いに等しい保持部を選択し、該選択した保持部に保持された上記欠陥画素位置情報を複数に分割して出力するように構成されたことを特徴とする請求項１ないし請求項２のいずれかに記載の欠陥画素検出回路。
【請求項４】
上記複数の保持部と上記選択部とで構成された複数の第１の選択部と、
当該複数の第１の選択部のいずれかを選択し、該選択した第１の選択部から出力された上記欠陥画素位置情報を出力する第２の選択部と
を備え、
上記比較部は、上記画素クロック計数値と上記第２の選択部から出力された上記欠陥画素位置情報とが一致した場合に上記欠陥画素検出信号を出力するように構成されたことを特徴とする請求項１ないし請求項３のいずれかに記載の欠陥画素検出回路。
【請求項５】
所定の初期値を有する選択部選択信号を上記比較部から出力された上記欠陥画素検出信号を計数した欠陥画素計数値に基づいて更新する第２のカウンタ部を備え、
上記第２の選択部は、上記第２のカウンタ部の選択部選択信号に基づいて上記複数の第１の選択部のいずれかを選択するように構成されたことを特徴とする請求項４に記載の欠陥画素検出回路。
【請求項６】
上記欠陥画素位置情報を複数記憶し、当該記憶した欠陥画素位置情報を転送する記憶部を備え、
上記複数の保持部は、上記記憶部から転送された上記欠陥画素情報を保持して構成されたことを特徴とする請求項１ないし請求項５のいずれかに記載の欠陥画素検出回路。
【請求項７】
上記複数の保持部は、上記記憶部に記憶された欠陥画素位置情報の数より少ない数でなり、上記記憶部から転送された上記欠陥画素位置情報を順次保持するように構成され、
上記記憶部は、上記比較部から出力された上記欠陥画素検出信号を計数した欠陥画素計数値に基づいて、上記記憶した欠陥画素位置情報を上記保持部に順次転送するように構成されたことを特徴とする請求項６に記載の欠陥画素検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、画素を順次走査して所定の処理を行った処理信号を出力する画素処理部、例えば、画素を順次走査して各画素の光に応じた電気信号を出力する撮像素子等、から出力された上記処理信号に対応した画素のうち欠陥画素を検出する欠陥画素検出回路に関するものである。
【０００２】
【従来の技術】
撮像素子の様な光を電気信号に変換する素子は、その素子上に数十万から数百万程度の画素を有している。その画素中には白つぶれや黒つぶれなどの欠陥画素を生じてしまう。これらの欠陥画素はないことが望ましいが、歩留まりのコスト面や技術的困難さからある程度の数を見越して製造されている。従って、欠陥画素を補正し目立たなくするような処理が必要となる。この処理方法には欠陥画素の前画素のデータでその欠陥画素のデータを置換する等の方策がある。そのためには、欠陥画素の位置情報を撮像素子の読み出し位置と照らし合わせて同定することが必要となる。
【０００３】
このための装置として、従来、例えば、特開昭６３−８６９７１号に示された装置がある。図９は、従来の欠陥画素検出可能な撮像装置の回路を示す回路図である。図９において、１００は欠陥アドレスを記憶可能なＥＥＰＲＯＭを内臓したマイクロコンピュータ、１０１はＢＵＳインターフェース回路、１０２は撮像素子ドライブ回路、１０３は撮像素子であるＣＣＤ、１０４は出力信号処理回路、１０５はサンプルホールド回路、１０６はタイミングクロック発生回路、１０７、１０８、１０９は転送画素を計数するカウンタ、１１０から１１５はシフトレジスタ、１１６から１１８はコンパレータ、１１９は転送数を計数するカウンタである。
【０００４】
マイクロコンピュータ１００には予め欠陥の存在する水平ライン番地、ブロック番地、セル番地が記憶されており、電源投入後、ＢＵＳインターフェース回路１０１を通じてシフトレジスタ１１０から１１５にロードする。この際、シフトレジスタ１１３から１１５にＣＣＤの画面上先に走査されるアドレスを、シフトレジスタ１１０から１１２にその次の欠陥アドレスをストアするようにカウンタ１１９で転送数を計数しながら転送する。その後、ＣＣＤ１０３からの映像信号に同期してカウンタ１０７から１０９により画素数を計数する。ＣＣＤ１０３の走査位置が欠陥画素のアドレスすなわち、１１３から１１５にストアされたアドレスになると、コンパレータ１１６から１１８の出力がすべてＨｉになる。この信号によりサンプルホールド回路１０５からサンプルホールドパルス１２０が出力されなくなる。従って、出力信号処理回路１０４にはＣＣＤ１０３の欠陥画素の一つ前の信号がそのまま続けて入力され、欠陥画素はその一つ前の画素で置換されることとなる。また、コンパレータ１１６から１１８からの一致信号によりシフトレジスタ１１０から１１２の欠陥アドレスがシフトレジスタ１１３から１１５にシフト（巡回）されることによって、再び前記動作を繰り返す。このようにして、欠陥画素位置の同定とその情報に基づいての欠陥画素処理を行っている。
【０００５】
【発明が解決しようとする課題】
【０００６】
しかし、従来の装置では、欠陥画素が連続して存在するときにはシフトレジスタの巡回動作を極めて高速に行わなければ次の欠陥画素の同定が困難であるという問題点があった。
【０００７】
この発明は上記のような問題点を解消するためになされたもので、回路規模を減少させるとともに、高速かつ安価で汎用性の高い欠陥画素検出回路を提供することを目的とする。
【課題を解決するための手段】
この発明に係る欠陥画素検出回路は、タイミングクロックで駆動され、画素を順次走査して所定の処理を行った処理信号を出力する画素処理部から出力された上記処理信号に対応した画素のうち欠陥画素を検出するものであって、上記画素処理部の走査順序に応じて順番づけられた欠陥画素位置情報を予め保持した複数の保持部と、当該複数の保持部のいずれかを選択し、該選択した保持部に保持された上記欠陥画素位置情報を出力する選択部と、上記画素処理部を駆動させるタイミングクロックに同期した画素クロックを計数した画素クロック計数値と上記選択部から出力された上記欠陥画素位置情報とが一致した場合に、上記画素処理部から出力された処理信号に対応した画素が欠陥画素であることを示す欠陥画素検出信号を出力する比較部と、上記比較部から出力された上記欠陥画素検出信号を計数した欠陥画素計数値に基づいて選択信号を上記選択部に出力するカウンタ部とを備え、上記選択部は、上記カウンタ部が出力する上記選択信号に応じた順番の欠陥画素位置情報を保持した上記保持部を選択するように構成されたものである。
【０００９】
また、次の発明に係る欠陥画素検出回路は、上記比較部は、複数の比較器でなり、当該複数の比較器で上記画素クロック計数値と上記選択部から出力された上記欠陥画素位置情報との比較を分担して行うように構成されたものである。
【００１０】
また、次の発明に係る欠陥画素検出回路は、上記選択部は、複数の選択器でなり、当該複数の選択器は互いに等しい保持部を選択し、該選択した保持部に保持された上記欠陥画素位置情報を複数に分割して出力するように構成されたものである。
【００１１】
また、次の発明に係る欠陥画素検出回路は、上記複数の保持部と上記選択部とで構成された複数の第１の選択部と、当該複数の第１の選択部のいずれかを選択し、該選択した第１の選択部から出力された上記欠陥画素位置情報を出力する第２の選択部とを備え、上記比較部は、上記画素クロック計数値と上記第２の選択部から出力された上記欠陥画素位置情報とが一致した場合に上記欠陥画素検出信号を出力するように構成されたものである。
【００１２】
また、次の発明に係る欠陥画素検出回路は、所定の初期値を有する選択部選択信号を上記比較部から出力された上記欠陥画素検出信号を計数した欠陥画素計数値に基づいて更新する第２のカウンタ部を備え、上記第２の選択部は、上記第２のカウンタ部の選択部選択信号に基づいて上記複数の第１の選択部のいずれかを選択するように構成されたものである。
【００１３】
また、次の発明に係る欠陥画素検出回路は、上記欠陥画素位置情報を複数記憶し、当該記憶した欠陥画素位置情報を転送する記憶部を備え、上記複数の保持部は、上記記憶部から転送された上記欠陥画素情報を保持して構成されたものである。
【００１４】
また、次の発明に係る欠陥画素検出回路は、上記複数の保持部は、上記記憶部に記憶された欠陥画素位置情報の数より少ない数でなり、上記記憶部から転送された上記欠陥画素位置情報を順次保持するように構成され、上記記憶部は、上記比較部から出力された上記欠陥画素検出信号を計数した欠陥画素計数値に基づいて、上記記憶した欠陥画素位置情報を上記保持部に順次転送するように構成されたものである。
【００１５】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１による欠陥画素検出回路を図に従って説明する。図１は欠陥画素検出回路の一例を示す概略構成図である。図１において、１はタイミングクロックで駆動され、画素を順次走査して所定の処理を行った処理信号を出力する画素処理部であり、ここでは１画素ずつ走査しながら画素を読み取り、画像を撮像するＣＣＤなどの撮像素子である。２は上記画素処理部から出力された処理信号であり、ここでは撮像素子１から出力された撮像信号である。
【００１６】
３は上記撮像素子１を駆動させるタイミングクロックを発生するとともに、上記タイミングクロックに同期した画素クロック４を発生するタイミング発生部である。５は上記画素クロック４を計数し、その画素クロック計数値を出力する画素カウンタである。６−１、６−２、６−３．．．６−Ｎは上記撮像素子１の走査順序に応じた欠陥画素位置情報を予め保持し、並列に配置された複数の保持部であり、ここではＮ個のレジスタである。７は上記レジスタ６−１〜６−Ｎのいずれか一つのレジスタを選択し、該選択したレジスタに保持された上記欠陥画素位置情報を出力する選択部であるセレクタである。
【００１７】
８は上記画素カウンタ５で計数された画素クロック計数値と上記セレクタ７から出力された上記欠陥画素位置情報とを比較し、一致した場合に、上記撮像素子１から出力された撮像信号２に対応した画素が欠陥画素であることを示す欠陥画素検出信号を出力する比較部であり、ここでは、上記画素クロック計数値と上記欠陥画素位置情報とを比較し、一致しない場合に比較信号“Ｌ”を出力し、一致した場合に上記欠陥画素検出信号として比較信号“Ｈ”を出力するコンパレータである。９は上記コンパレータ８の比較信号である。
【００１８】
１０は所定の初期値を有する選択信号１１を上記比較部であるコンパレータ８から出力された上記欠陥画素検出信号を計数した欠陥画素計数値に基づいて更新するカウンタ部であり、ここでは、上記コンパレータ８の比較信号“Ｈ”９を計数して、初期値０の選択信号１１を１ずつ更新するカウンタであり、少なくとも欠陥画素数分のビット幅を有する。また、上記カウンタ１０と上記セレクタ７とを接続し、上記セレクタ７は、上記カウンタ１０の選択信号１１に基づいて上記複数のレジスタのいずれかを選択するように構成されている。
【００１９】
なお、欠陥画素処理は比較信号９と撮像信号２を利用して行うが、前述したように前画素データとの置換を行う等の公知技術を用いれば良いためここでは説明を省略する。
【００２０】
次に、より詳細な構成と動作について説明する。ここでは、撮像素子１は２０４８画素×２０４８画素の二次元ＣＣＤを用いる。欠陥画素位置情報は１画面の絶対位置を示すデータである。従って、一つの欠陥画素位置情報あたり総画素数分の２２ビット幅のデータである。これを図２を用いて説明する。図２は撮像素子１の１画面を模式的に示したものである。矢示する水平、垂直方向へ画素の読み出しが順次行われる。左上の先頭画素を絶対位置０とすると、最後に読み出される画素は右下の４１９４４３０３番目の画素である。図中黒丸は欠陥画素を示しており、それぞれ３０００、６１２００、２０４８０００、４０００００００番目の画素が欠陥画素である。この値を欠陥画素位置情報としてそれぞれ順にレジスタ６−１、６−２、６−３．．６−Ｎに保持させておく。
【００２１】
次に、タイミング発生部２が撮像素子１を駆動するためのタイミングクロックを発生すると、上記撮像素子１は光の強弱に応じた撮像信号２を出力する。また、これと同時に上記タイミング発生部２が上記タイミングクロックに同期した画素クロック４を発生すると、画素カウンタ５は上記出力された画素クロック４を計数する。上記画素カウンタ５は全画素を計数可能であるように２２ビットのカウンタであって、画素クロック４により１ずつインクリメントすることで、その計数結果は１画面の絶対位置を示すこととなる。
【００２２】
他方、セレクタ７は選択信号１１が“０”のときレジスタ６−１を、“１”のときレジスタ６−２を、以下順次選択信号が“（Ｎ−１）”の時レジスタ６−Ｎを選択するように構成しておく。従って、初期状態（リセット解除後）ではカウンタ１０の有する選択信号１１の値が“０”であるために、上記セレクタ７はレジスタ６−１を選択し、該選択したレジスタ６−１に保持された欠陥画素位置情報３０００が出力される。
【００２３】
すると、コンパレータ８は上記２２ビットの画素カウンタ５から出力された画素クロック計数値と上記セレクタ７から出力された２２ビットの欠陥画素位置情報とを比較し、比較信号９を出力する。
【００２４】
上記コンパレータ８は、上記画素カウンタ５の計数値と上記セレクタ７に選択されたレジスタの値とが一致しないときは、比較信号９として“Ｌ”を出力する。また、上記撮像素子１の読み出しが進み、上記画素カウンタ５の画素クロック計数値が３０００となると、レジスタ６−１に保持された欠陥画素位置情報と一致するので、上記コンパレータ８は比較信号９として“Ｈ”、すなわち、上記撮像素子１から出力された撮像信号２に対応した画素が欠陥画素であることを示す欠陥画素検出信号を出力する。
【００２５】
このように、上記画素カウンタで計数されている画素クロックと上記撮像素子１を駆動させるタイミングクロックは同期しているため、上記レジスタ６−１に保持された欠陥画素位置情報と画素クロック計数値とが一致し、上記コンパレータ８が比較信号“Ｈ”９を出力したときに、上記撮像素子１から出力された撮像信号２に対応する画素が欠陥画素であると検出することができる。
【００２６】
次に、カウンタ１０はこの比較信号“Ｈ”９を検知し、選択信号１１を１だけインクリメントし、選択信号１１として“１”を出力する。上記セレクタ７はこの選択信号１１の“１”の値に従って、レジスタ６−２を選択しその値６１２００を出力する。上記コンパレータ８は、次にこの６１２００と上記画素カウンタ５の計数値とを比較し一致すると比較信号“Ｈ”９を出力する。すると、上記カウンタ１０は再び選択信号１１を１だけインクリメントし、選択信号１１として“２”を出力する。そして、この選択信号１１に応じて上記セレクタ７はレジスタ６−３を選択し、レジスタ６−３の値２０４８０００を出力する。
【００２７】
このように順次上記コンパレータ８の比較結果に従って選択するレジスタを切り替えることで、最後のレジスタ６−Ｎの値４０００００００までの欠陥画素位置を同定し検出をおこなう。次の画面の読み出し走査の場合には図示しない１画面に一回の例えば、垂直同期信号で画素カウンタ５およびカウンタ１０をリセットすることで、各々のカウンタは初期値に戻り、上記に示した動作を繰り返すことで欠陥画素位置の検出が可能となる。
【００２８】
以上のように、本実施の形態によれば、撮像素子の走査順序に応じた欠陥画素位置情報を予め保持した複数のレジスタを並列に配置し、当該複数のレジスタのいずれかを選択し、該選択したレジスタに保持された欠陥画素位置情報と上記撮像素子を駆動させるタイミングクロックに同期した画素クロックの計数値とを比較して欠陥画素を検出するように構成したことにより、瞬時に次の欠陥画素位置情報に切り替えることが可能であり、簡易かつ小規模な回路構成で欠陥画素検出回路を得られる効果がある。
【００２９】
また、コンパレータから出力された比較信号“Ｈ”を計数して、初期値０の選択信号を１ずつ更新するカウンタを備え、当該選択信号に基づいて上記複数のレジスタのいずれかを選択するように構成したことにより、走査順序に応じた欠陥画素位置の順に上記レジスタを選択することが可能であり、簡易かつ小規模な回路構成で、効率良く欠陥画素を検出可能な欠陥画素検出回路を得られる効果がある。
【００３０】
なお、本実施の形態では、撮像素子は２０４８画素×２０４８画素を有するものとしたが、画素数は任意の数でよく、それに応じて画素カウンタのビット数を変更すればよい。また、欠陥画素数も任意であり、レジスタ数やセレクタの入力数を変更すればよい。
【００３１】
また、本実施の形態では、画素処理部は、撮像素子なる入力デバイスであったが、液晶やプラズマディスプレイ等の表示デバイスの欠陥画素検出にも適応可能であり、本実施の形態と同様の効果を得ることができる。
【００３２】
実施の形態２．
以上の実施の形態１は、欠陥画素位置情報を予めレジスタ６−１〜６−Ｎに保持させておく場合であるが、次に、メモリに記憶された欠陥画素位置情報をレジスタ６−１〜６−Ｎに保持させる場合の実施の形態２を説明する。
【００３３】
図３は実施の形態２における欠陥画素検出回路を示す概略構成図であり、図中、図１と同一符号は同一又は相当部分を示し説明を省略する。１２は欠陥画素位置情報を複数記憶し、当該記憶した欠陥画素位置情報をレジスタ６−１〜６−Ｎに転送するＥＰＲＯＭなどのメモリである。
【００３４】
動作について説明する。はじめに電源が投入されると、メモリ１２より欠陥画素位置情報がレジスタ６−１〜６−Ｎに転送される。レジスタ６−１には１画面中の最初の欠陥画素位置を示す欠陥画素位置情報３０００を、レジスタ６−２にはレジスタ６−１の次の欠陥画素位置の欠陥画素位置情報６１２００を保持するように転送する。レジスタ６−３以降も同様であり、レジスタ６−Ｎには１画面中の最後の欠陥画素位置情報４０００００００が保持されるように転送を行う。この転送が終了した時点でタイミング発生部により撮像素子１及び画素カウンタ５へそれぞれに必要な信号が出力され、撮像動作が開始される。以下の動作は実施の形態１と同様である。
【００３５】
以上のように、本実施の形態によれば、欠陥画素位置情報をメモリに記憶しておき、電源投入時にレジスタへ転送する構成としたことにより、撮像素子の製造時のばらつきに対してその撮像素子に対応するように欠陥画素位置情報を有することができ、汎用性の高い欠陥画素位置検出回路が得られる効果がある。
【００３６】
なお、本実施の形態では、用いるメモリをＲＯＭであるとしたが、フラッシュメモリを用いてもよい。例えば、ある画素はすべての撮像素子で共通の欠陥画素であり、他の画素がその撮像素子固有の欠陥画素である場合には、ＥＰＲＯＭやＥＥＰＲＯＭではすべての内容を書き換えなければならないが、フラッシュメモリではブロック単位での書き換えが可能であるため、共通の欠陥画素位置情報は書き換えず、個別の欠陥画素位置情報のみを書き換えることが可能である。従って、さらに汎用性の高い欠陥位置検出回路が得ることができる。また、製造時には欠陥画素でなかったものが、経時変化等により欠陥画素となった場合にもその画素を追加することができ、自由度の高い欠陥位置検出回路が得られる効果がある。
【００３７】
また、本実施の形態では、撮像素子は２０４８画素×２０４８画素を有するものとしたが、画素数は任意の数でよく、それに応じて画素カウンタのビット数を変更すればよい。また、欠陥画素数も任意であり、レジスタ数やセレクタの入力数を変更すればよい。
【００３８】
また、本実施の形態では、画素処理部は、撮像素子なる入力デバイスであったが、液晶やプラズマディスプレイ等の表示デバイスの欠陥画素検出にも適応可能である。
【００３９】
実施の形態３．
以上実施の形態は、比較部として一つのコンパレータを用いる場合であるが、次に、比較部が複数のコンパレータでなり、当該複数のコンパレータで画素クロック計数値と欠陥画素位置情報との比較を分担して行う場合の実施の形態３を説明する。
【００４０】
図４は実施の形態３における欠陥画素検出回路を示す概略構成図であり、図中、図１と同一符号は同一又は相当部分を示し説明を省略する。本実施の形態において、比較部は、複数の比較器でなり、当該複数の比較器で上記画素クロック計数値と上記欠陥画素位置情報との比較を分担して行うように構成されている。１３は上記比較器に相当するコンパレータであり、セレクタ７から出力された欠陥画素位置情報の上位ビット値１５ａと画素カウンタ５から出力された画素クロック計数値とを比較する。１４は上記比較器に相当するコンパレータであり、セレクタ７から出力された欠陥画素位置情報の下位ビット値１５ｂと画素カウンタ５から出力された画素クロック計数値とを比較する。１６はＡＮＤゲートである。
【００４１】
前述の実施の形態１と同様、撮像素子１を２０４８画素×２０４８画素とすると、レジスタ６−１〜６−Ｎは２２ビットであり、従って、セレクタ７から出力された欠陥画素位置情報の上位ビット値１５ａ及び下位ビット値１５ｂはそれぞれ１１ビットである。また、コンパレータ１３、１４は１１ビットどうしの比較を行う。
【００４２】
動作について説明する。初期状態では、セレクタ７はレジスタ６−１を選択し、欠陥画素位置情報の３０００が出力される。そして、上記欠陥画素位置情報の３０００の上位１１ビットである上位ビット値１５ａがコンパレータ１３に入力され、上記欠陥画素位置情報の３０００の下位１１ビットである下位ビット値１５ｂがコンパレータ１４に入力される。上記コンパレータ１３は画素カウンタ５から出力された画素クロック計数値と上記上位ビット値１５ａとを比較し、それらの値が一致した場合には“Ｈ”を出力し、一致しない場合には“Ｌ”を出力する。また、コンパレータ１４も同様に上記画素カウンタ５から出力された画素クロック計数値と上記欠陥画素位置情報の下位ビット値１５ｂとを比較し、一致した場合には“Ｈ”を出力し、一致しない場合には“Ｌ”を出力する。すると、上記コンパレータ１３及び１４の出力はＡＮＤゲート１６に入力され、共に“Ｈ”になった場合に欠陥画素位置の同定ができたことになる。次に、カウンタ１０は、上記ＡＮＤゲート１６の出力を検知し、選択信号１１をインクリメントする。そして上記セレクタ７はこの選択信号１１に従って選択するレジスタを順次切り替えていく。
【００４３】
以上のように、本実施の形態によれば、複数のコンパレータで画素クロック計数値と欠陥画素位置情報との比較を分担して行うにしたことにより、一つのコンパレータの動作がより高速になり、高速な欠陥画素検出回路が可能になるという効果がある。
【００４４】
なお、本実施の形態では、コンパレータを２つ用いたが、３つ以上のコンパレータでもよく、その場合にはレジスタ及び画素カウンタの出力線をさらに分割し、また、ＡＮＤゲートをコンパレータ数に応じた入力信号線の物とすればよい。
【００４５】
また、実施の形態２で示したように、レジスタ６−１．．６−Ｎの前段にメモリを設けてもよく、その際には電源投入時にメモリから前記レジスタに欠陥画素位置情報を転送する。また、用いるメモリはフラッシュメモリでもよい。
【００４６】
また、本実施の形態では、撮像素子は２０４８画素×２０４８画素を有するものとしたが、画素数は任意の数でよく、それに応じて画素カウンタのビット数を変更すればよい。また、欠陥画素数も任意であり、レジスタ数やセレクタの入力数を変更すればよい。
【００４７】
また、本実施の形態では、画素処理部は、撮像素子なる入力デバイスであったが、液晶やプラズマディスプレイ等の表示デバイスの欠陥画素検出にも適応可能である。
【００４８】
実施の形態４．
以上の実施の形態は、選択部として一つのセレクタを用いる場合であるが、次に、選択部が複数のセレクタでなり、当該複数のセレクタが選択した保持部に保持された上記欠陥画素位置情報を複数に分割して出力する場合の実施の形態４を説明する。
【００４９】
図５は実施の形態４における欠陥画素検出回路を示す概略構成図であり、図中、図１と同一符号は同一又は相当部分を示し説明を省略する。本実施の形態において、選択部は、複数の選択器でなり、当該複数の選択器は互いに等しい保持部を選択し、該選択した保持部に保持された上記欠陥画素位置情報を複数に分割して出力するように構成されている。
【００５０】
１７及び１８は上記選択器に相当し、上記レジスタ６−１〜６−Ｎから互いに等しい一つのレジスタを選択し、該選択した保持部に保持された上記欠陥画素位置情報を複数に分割して出力するセレクタである。上記セレクタ１７にはレジスタ６−１の上位ビット６−１Ｕが、上記セレクタ１８には下位ビット６−１Ｄが接続されている。レジスタ６−２からレジスタ６−Ｎまでも同様にそれぞれの上位ビットがセレクタ１７に、下位ビットがセレクタ１８に接続されている。セレクタ１７とセレクタ１８の選択結果である１７Ｑと１８Ｑは、ビット結合後コンパレータ８に入力される。また、上記カウンタ１０から出力される選択信号１１が上記セレクタ１７及びセレクタ１８に入力されるように接続してある。
【００５１】
動作について説明する。実施の形態１と同様、撮像素子１を２０４８画素×２０４８画素とすると、初期状態では、カウンタ１０から出力される選択信号１１は“０”であるため、実施の形態１と同様に、セレクタ１７はレジスタ６−１を選択する。これによりセレクタ１７には上記レジスタ６−１の値の上位１１ビットである６−１Ｕが入力され、当該セレクタ１７から選択結果１７Ｑとして上記上位１１ビットの６−１Ｕが出力される。また、セレクタ１８も同様にカウンタ１０の計数値に従ってレジスタ６−１を選択し、当該セレクタ１８から上記レジスタ６−１の値の下位１１ビットの６−１Ｄが出力される。
【００５２】
すると、コンパレータ８は、上記セレクタ１７及びセレクタ１８によってそれぞれ選択され、上下ビットに分割されて出力された上記レジスタ６−１に保持された欠陥画素位置情報と上記画素カウンタ５から出力された画素クロック計数値とを比較し、比較信号９を出力する。この後、この比較信号９に基づいてカウンタ１０が選択信号１１をインクリメントし、当該更新された選択信号１１に従って順次レジスタを選択・切り替える動作は実施の形態１と同様である。また、レジスタ６−２〜６−Ｎの値についても、レジスタ６−１の値と同様に、上記セレクタ１７及びセレクタ１８によってそれぞれ上下ビットに分割されて選択され、コンパレータ８に入力される。
【００５３】
以上のように、本実施の形態によれば、欠陥画素位置情報を複数のビットに分割し、各々の出力を分割したセレクタによって選択するようにしたことにより、一つのセレクタの回路規模が小さくなることで、高速動作が可能となり、結果、全体の動作がより高速な欠陥位置検出回路を得られるという効果がある。
【００５４】
なお、実施の形態２で示したように、レジスタ６−１．．６−Ｎの前段にメモリを設けてもよく、その際には電源投入時にメモリから前記レジスタに欠陥画素位置情報を転送する。また、用いるメモリはフラッシュメモリでもよい。
【００５５】
また、本実施の形態では、撮像素子は２０４８画素×２０４８画素を有するものとしたが、画素数は任意の数でよく、それに応じて画素カウンタのビット数を変更すればよい。また、欠陥画素数も任意であり、レジスタ数やセレクタの入力数を変更すればよい。
【００５６】
また、本実施の形態では、画素処理部は、撮像素子なる入力デバイスであったが、液晶やプラズマディスプレイ等の表示デバイスの欠陥画素検出にも適応可能であり、本実施の形態と同様の効果を得ることができる。
【００５７】
また、本実施の形態では、セレクタを２つ用いたが、３つ以上のセレクタでもよく、その場合にはレジスタの値を分割して出力する出力線をさらに分割すればよい。
【００５８】
実施の形態５．
以上の実施の形態は、選択部としてのセレクタと複数の保持部としての複数のレジスタとで構成された第１の選択部を一つ用いる場合であるが、次に、上記第１の選択部を複数用いる場合の実施の形態５を説明する。
【００５９】
図６は実施の形態５における欠陥画素検出回路を示す概略構成図であり、図中、図１と同一符号は同一又は相当部分を示し説明を省略する。本実施の形態においては、複数の保持部と選択部とで構成された第１の選択部を複数備え、さらに、当該複数の第１の選択部のいずれかを選択し、該選択した第１の選択部から出力された上記欠陥画素位置情報を出力する第２の選択部を備え、上記比較部は、画素クロック計数値と上記第２の選択部から出力された上記欠陥画素位置情報とが一致した場合に欠陥画素検出信号を出力するように構成されている。
【００６０】
１９−１、１９−２、．．１９−ｍ、１９−ｍ＋１、．．１９−Ｎは、それぞれ上記複数の保持部に相当するレジスタであり、総数はＮ、ｍ＝Ｎ／２なる関係を満たし、Ｎは欠陥画素数と等しい。２１、２２は、それぞれ上記選択部に相当するセレクタであり、セレクタ２１はレジスタ１９−１〜１９−ｍまでのレジスタが並列に接続され、それらからいずれか一つのレジスタを選択し、そのレジスタに保持された欠陥画素位置情報２１Ｑを出力する。また、セレクタ２２はレジスタ１９−ｍ＋１〜１９−Ｎのレジスタが並列に接続されて、それらからいずれか一つのレジスタを選択し、そのレジスタに保持された欠陥画素位置情報２２Ｑを出力する。ここでは、上記レジスタ１９−１〜１９−ｍとセレクタ２１とで一つの第１の選択部を構成し、上記レジスタ１９−ｍ＋１〜１９−Ｎとセレクタ２２とで一つの第１の選択部を構成している。
【００６１】
２３は、上記第２の選択部に相当するセレクタであり、上記セレクタ２１または上記セレクタ２２のいずれかを選択し、当該選択したセレクタから出力された欠陥画素位置情報を出力する。また、ここではコンパレータ８は、上記比較部に相当し、画素カウンタ８から出力された画素クロック計数値と上記セレクタ２３から出力された欠陥画素位置情報とが一致した場合に欠陥画素検出信号として比較信号“Ｈ”９を出力するように構成されている。
【００６２】
２０は所定の初期値を有する選択信号および選択部選択信号を上記比較部であるコンパレータ８から出力された上記欠陥画素検出信号を計数した欠陥画素計数値に基づいて更新するカウンタ部と第２のカウンタ部とを兼ねたカウンタである。ここでは、上記コンパレータ８の比較信号“Ｈ”９を計数して、初期値０の選択信号１１を１ずつ更新するとともに、初期値０の選択部選択信号である桁上がり（キャリー）信号２４を１ずつ更新するｍビットのカウンタであり、上記選択信号１１と、桁上がり（キャリー）信号２４を出力する。
【００６３】
また、上記カウンタ２０と上記セレクタ２１、上記カウンタ２０と上記セレクタ２２をそれぞれ接続し、上記セレクタ２１およびセレクタ２２は、上記カウンタ２０の選択信号１１に基づいて上記複数のレジスタのいずれかを選択するように構成されている。また、上記カウンタ２０と上記セレクタ２３を接続し、上記セレクタ２３は、上記カウンタ２０の選択部選択信号である桁上がり（キャリー）信号２４に基づいて、上記桁上がり（キャリー）信号２４が“０”の時はセレクタ２１から出力された欠陥画素位置情報２１Ｑを、“１”の時はセレクタ２２から出力された欠陥画素位置情報２２Ｑを選択するように構成されている。
【００６４】
次に動作について説明する。実施の形態１と同様、撮像素子１を２０４８画素×２０４８画素とすると、初期状態では、カウンタ２０から出力される選択信号１１は“０”であるため、実施の形態１と同様に、セレクタ２１はレジスタ１９−１を選択し、当該レジスタ１９−１に保持された欠陥画素位置情報２１Ｑを出力する。また、同様に、セレクタ２２はレジスタ１９−ｍ＋１を選択し、当該レジスタ１９−ｍ＋１に保持された欠陥画素位置情報２２Ｑを出力する。
【００６５】
またこのとき、上記カウンタ２０の桁上がり（キャリー）信号２４は“０”である。従って、セレクタ２３は上記セレクタ２１を選択し、当該セレクタ２１から出力された欠陥画素位置情報２１Ｑをコンパレータ８へ出力する。すると、コンパレータ８は画素カウンタ５から出力された画素クロック計数値と上記セレクタ２３から出力された欠陥画素位置情報とを比較し、一致すると欠陥画素検出信号として比較信号“Ｈ”９を出力する。上記カウンタ２０はこの比較信号“Ｈ”９に基づいて選択信号１１をインクリメントし、当該更新された選択信号１１に従って上記セレクタ２１およびセレクタ２２が順次レジスタを選択・切り替える動作は前述の実施の形態と同様である。
【００６６】
その後、上記カウンタ２０が選択信号１１をインクリメントすることにより、レジスタ１９−ｍまでの切替を終えると、上記カウンタ２０の桁上がり（キャリー）信号２４は“１”になる。従って、セレクタ２３は上記セレクタ２２を選択し、当該セレクタ２２から出力された欠陥画素位置情報２２Ｑをコンパレータ８へ出力する。このため、レジスタ１９−ｍ＋１から１９−Ｎに保持された欠陥画素位置の検出を行うことができる。
【００６７】
以上のように、本実施の形態によれば、欠陥画素位置情報を保持する複数のレジスタと当該レジスタのいずれかを選択するセレクタとで構成される第１の選択部を複数備え、さらに、上記第１の選択部のいずれかを選択し、該選択した第１の選択部から出力された上記欠陥画素位置情報を出力する第２の選択部を備えた構成としたことにより、欠陥画素数が増加したときでも従来の構成を変更することなく、その増加数に応じた上記第１の選択部を追加するだけで、欠陥位置の検出が可能となり、柔軟性の高い欠陥画素検出回路を得られるという効果がある。
【００６８】
また、コンパレータから出力された比較信号“Ｈ”を計数して、初期値０の選択部選択信号である桁上がり（キャリー）信号を１ずつ更新するカウンタを備え、上記第２の選択部は、上記桁上がり（キャリー）信号に基づいて上記複数の第１の選択部のいずれかを選択するように構成したことにより、上記第１の選択部を追加した場合でも、走査順序に応じた欠陥画素位置の順に上記レジスタを選択することが可能であり、効率良く欠陥画素を検出可能な欠陥画素検出回路を得られる効果がある。
【００６９】
なお、実施の形態２で示したように、レジスタ１９−１．．１９−Ｎの前段にメモリを設けてもよく、その際には電源投入時にメモリから前記レジスタに欠陥画素位置情報を転送する。また、用いるメモリはフラッシュメモリでもよい。
【００７０】
また、本実施の形態では、撮像素子は２０４８画素×２０４８画素を有するものとしたが、画素数は任意の数でよく、それに応じて画素カウンタのビット数を変更すればよい。また、欠陥画素数も任意であり、レジスタ数やセレクタの入力数を変更すればよい。
【００７１】
また、本実施の形態では、画素処理部は、撮像素子なる入力デバイスであったが、液晶やプラズマディスプレイ等の表示デバイスの欠陥画素検出にも適応可能であり、本実施の形態と同様の効果を得ることができる。
【００７２】
また、本実施の形態では、第１の選択部を２つ用いたが、３つ以上でもよい。
【００７３】
実施の形態６．
以上の実施の形態は、欠陥画素位置情報を保持するレジスタ数を全欠陥画素数と同数備える場合であるが、次に、上記欠陥画素位置情報を保持するレジスタ数を全欠陥画素数より少なく有する場合の実施の形態６を説明する。
【００７４】
図７は実施の形態６における欠陥画素検出回路を示す概略構成図であり、図中、図１と同一符号は同一又は相当部分を示し説明を省略する。２５は、欠陥画素位置情報を複数記憶し、当該記憶した欠陥画素位置情報をレジスタに転送するＥＰＲＯＭなどのメモリであり、記憶部に相当する。ここでは、欠陥画素数Ｎ分のデータを記憶し、コンパレータ８から出力された欠陥画素検出信号である比較信号“Ｈ”９を計数した欠陥画素計数値に基づいて、レジスタに順次転送するように構成されている。
【００７５】
２６−１、２６−２．．２６−４はＮ＞４（＝レジスタ数）の関係がある保持部に相当する４つのレジスタであり、上記メモリ２５から転送された上記欠陥画素位置情報を順次保持するように構成されている。２７は上記４つのレジスタからいずれか一つを選択する選択部に相当するセレクタである。２８は初期値０の選択信号１１を上記コンパレータ８の比較信号“Ｈ”９を計数した欠陥画素計数値に基づいて更新する２ビットのカウンタであり、選択信号１１を出力するとともに、メモリ２５の読み出し制御信号として桁上がり（キャリー）信号２９を出力する。
【００７６】
次に動作について説明する。電源が投入されると、レジスタ２６−１から２６−４にメモリ２５から欠陥画素位置情報が転送される。この際、転送される欠陥画素位置情報は撮像素子１の最初から４番目までであり、レジスタ２６−１には一画面の初めの欠陥画素位置情報が保持されレジスタ２６−４には４番目の欠陥画素位置情報が保持される。初期状態ではカウンタ２８の選択信号１１は“０”であり、セレクタ２７はレジスタ２６−１を選択し、当該レジスタ２６−１に保持された一画面の初めの欠陥画素位置情報が出力される。
【００７７】
コンパレータ８は、画素カウンタ５から出力された画素クロック計数値と上記セレクタ２７から出力された欠陥画素位置情報とを比較し、両者が一致する場合に比較信号“Ｈ”９を出力する。すると、この比較信号“Ｈ”９に基づいて、上記カウンタ２８が選択信号１１をインクリメントし、上記セレクタ２７は選択するレジスタを順次切り替えていく。そして、上記セレクタ２７がレジスタ２６−４を選択し、当該レジスタ２６−４に保持された４番目の欠陥画素位置情報の検出が終了すると、カウンタ２８は２ビットのカウンタであるため、メモリ２５の読み出し制御信号である桁上がり（キャリー）信号２９を出力する。
【００７８】
上記メモリ２５は桁上がり（キャリー）信号２９が出力されると、再びレジスタ２６−１から２６−４に欠陥画素位置情報の転送を開始する。ここで転送されるデータは５番目から８番目までの欠陥画素位置情報である。このとき、カウンタ２８は２ビットのカウンタであるため、その計数値１２は“０”となっており、これに応じて上記選択信号１１も“０”となる。したがって、セレクタ２７はレジスタ２６−１に保持された５番目の欠陥画素位置情報を選択し出力する。以下、一画面分の欠陥画素の検出を終了するまで上記動作を繰り返す。
【００７９】
以上のように、本実施の形態によれば、欠陥画素位置情報を保持するレジスタ数を全欠陥画素数より少なく有し、コンパレータから出力された上記欠陥画素検出信号である比較信号“Ｈ”を計数した欠陥画素計数値に基づいて、メモリから上記レジスタに上記欠陥画素位置情報を順次転送する構成としたことにより、レジスタの数を減らすことができ、回路規模の少ない低コストの欠陥画素検出回路を得られるという効果がある。
【００８０】
なお、本実施の形態では、欠陥画素位置情報を保持するレジスタを４つとしたが、この数に制限はなく、全欠陥画素数よりも少なければいくつでもよい。また、カウンタ２８のビット数もレジスタ数を少なくとも計数できればよい。さらに、用いるメモリはフラッシュメモリでもよい。
また、本実施の形態では、撮像素子は２０４８画素×２０４８画素を有するものとしたが、画素数は任意の数でよく、それに応じて画素カウンタのビット数を変更すればよい。また、欠陥画素数も任意であり、レジスタ数やセレクタの入力数を変更すればよい。
【００８１】
また、本実施の形態では、画素処理部は、撮像素子なる入力デバイスであったが、液晶やプラズマディスプレイ等の表示デバイスの欠陥画素検出にも適応可能であり、本実施の形態と同様の効果を得ることができる。
【００８２】
実施の形態７．
以上の実施の形態６は、欠陥画素位置情報を保持するレジスタ数を全欠陥画素数より少なく有する場合であるが、次に、上記欠陥画素位置情報を保持するレジスタ数を一つとした場合の実施の形態７を説明する。
【００８３】
図８は実施の形態７における欠陥画素検出回路を示す概略構成図であり、図中、図１と同一符号は同一又は相当部分を示し説明を省略する。３０は、欠陥画素位置情報を複数記憶し、当該記憶した欠陥画素位置情報をレジスタに転送するＥＰＲＯＭなどのメモリであり、記憶部に相当する。ここでは、欠陥画素数Ｎ分のデータを記憶し、コンパレータ８から出力された欠陥画素検出信号である比較信号“Ｈ”９を計数した欠陥画素計数値に基づいて、レジスタに順次転送するように構成されている。また、メモリ３０は、０番地に１番目の欠陥画素位置情報を、１番地に２番目の欠陥画素位置情報をというように、Ｎ−１番地はＮ番目の欠陥画素位置情報を収納しておく。
【００８４】
３１はメモリ３０から転送された上記欠陥画素位置情報を順次保持する保持部に相当するレジスタである。３２はコンパレータ８から出力された欠陥画素検出信号である比較信号“Ｈ”９を計数し、その欠陥画素計数値３３を出力するカウンタである。なお、上記欠陥画素計数値３３はメモリ３０のアドレス線に入力されている。
【００８５】
次に動作について説明する。電源投入直後のカウンタ３２から出力される欠陥画素計数値３３は“０”である。従って、メモリ３０は０番地に収納された１番目の欠陥画素位置情報をレジスタ３１に転送する。すると、当該レジスタ３１は、上記転送された欠陥画素位置情報を保持し、コンパレータ８に出力する。コンパレータ８はこのレジスタ３１から出力された欠陥画素位置情報と画素カウンタ５から出力された画素クロック計数値とを比較し、一致する場合に欠陥画素検出信号として比較信号“Ｈ”９を出力する。カウンタ３２はこの比較信号“Ｈ”９を計数し、欠陥画素計数値３３“１”を出力する。従って、メモリ３０は１番地に収納された２番目の欠陥画素位置情報を出力する。以下、全欠陥画素の検出が終了するまで上記動作を繰り返すことにより、欠陥画素位置の同定が可能である。
【００８６】
以上のように、本実施の形態によれば、コンパレータから出力された欠陥画素検出信号を計数した欠陥画素計数値をメモリのアドレス線に入力し、上記コンパレータの欠陥画素検出信号に応じて上記メモリから順次欠陥画素位置情報をレジスタに転送すようにしたことにより、回路がより簡素化でき、より規模の小さな欠陥画素検出回路を得られるという効果がある。
【００８７】
なお、本実施の形態では、メモリに収納される欠陥画素位置情報をＮ−１番地にはＮ番目のデータであるとしたが、カウンタ３２の計数の方式に合わせて収納すればよい。また、用いるメモリはフラッシュメモリでもよい。
【００８８】
また、本実施の形態では、画素処理部は、撮像素子なる入力デバイスであったが、液晶やプラズマディスプレイ等の表示デバイスの欠陥画素検出にも適応可能であり、本実施の形態と同様の効果を得ることができる。
【００８９】
【発明の効果】
以上のように、この発明の欠陥画素検出回路によれば、タイミングクロックで駆動され、画素を順次走査して所定の処理を行った処理信号を出力する画素処理部から出力された上記処理信号に対応した画素のうち欠陥画素を検出する欠陥画素検出回路において、上記画素処理部の走査順序に応じて順番づけられた欠陥画素位置情報を予め保持した複数の保持部と、当該複数の保持部のいずれかを選択し、該選択した保持部に保持された上記欠陥画素位置情報を出力する選択部と、上記画素処理部を駆動させるタイミングクロックに同期した画素クロックを計数した画素クロック計数値と上記選択部から出力された上記欠陥画素位置情報とが一致した場合に、上記画素処理部から出力された処理信号に対応した画素が欠陥画素であることを示す欠陥画素検出信号を出力する比較部と、上記比較部から出力された上記欠陥画素検出信号を計数した欠陥画素計数値に基づいて選択信号を上記選択部に出力するカウンタ部とを備え、上記選択部は、上記カウンタ部が出力する上記選択信号に応じた順番の欠陥画素位置情報を保持した上記保持部を選択するように構成したことにより、走査順序に応じた欠陥画素位置の順に上記保持部を選択することが可能であり、瞬時に次の欠陥画素位置情報に切り替えることが可能であり、簡易かつ小規模な回路構成で、効率良く欠陥画素を検出可能な欠陥画素検出回路を得られる効果がある。
【００９１】
また、次の発明の欠陥画素検出回路によれば、上記比較部は、複数の比較器でなり、当該複数の比較器で上記画素クロック計数値と上記選択部から出力された上記欠陥画素位置情報との比較を分担して行うように構成されたことにより、高速な欠陥画素検出回路が可能になるという効果がある。
【００９２】
また、次の発明の欠陥画素検出回路によれば、上記選択部は、複数の選択器でなり、当該複数の選択器は互いに等しい保持部を選択し、該選択した保持部に保持された上記欠陥画素位置情報を複数に分割して出力するように構成されたことにより、高速な欠陥画素検出回路が可能になるという効果がある。
【００９３】
また、次の発明の欠陥画素検出回路によれば、上記複数の保持部と上記選択部とで構成された複数の第１の選択部と、当該複数の第１の選択部のいずれかを選択し、該選択した第１の選択部から出力された上記欠陥画素位置情報を出力する第２の選択部とを備え、上記比較部は、上記画素クロック計数値と上記第２の選択部から出力された上記欠陥画素位置情報とが一致した場合に上記欠陥画素検出信号を出力するように構成されたことにより、欠陥画素数が増加したときでも従来の構成を変更することなく、その増加数に応じた上記第１の選択部を追加するだけで、欠陥画素位置の検出が可能となり、柔軟性の高い欠陥画素検出回路を得られるという効果がある。
【００９４】
また、次の発明の欠陥画素検出回路によれば、所定の初期値を有する選択部選択信号を上記比較部から出力された上記欠陥画素検出信号を計数した欠陥画素計数値に基づいて更新する第２のカウンタ部を備え、上記第２の選択部は、上記第２のカウンタ部の選択部選択信号に基づいて上記複数の第１の選択部のいずれかを選択するように構成されたことにより、上記第１の選択部を追加した場合でも、走査順序に応じた欠陥画素位置の順に上記保持部を選択することが可能であり、効率良く欠陥画素を検出可能な欠陥画素検出回路を得られる効果がある。
【００９５】
また、次の発明の欠陥画素検出回路によれば、上記欠陥画素位置情報を複数記憶し、当該記憶した欠陥画素位置情報を転送する記憶部を備え、上記複数の保持部は、上記記憶部から転送された上記欠陥画素情報を保持して構成されたことにより、上記画素処理部の製造時のばらつきに対してその画素処理部に対応するように欠陥画素位置情報を上記保持部に保持させることができ、汎用性の高い欠陥画素位置検出回路が得られる効果がある。
【００９６】
また、次の発明の欠陥画素検出回路によれば、上記複数の保持部は、上記記憶部に記憶された欠陥画素位置情報の数より少ない数でなり、上記記憶部から転送された上記欠陥画素位置情報を順次保持するように構成され、上記記憶部は、上記比較部から出力された上記欠陥画素検出信号を計数した欠陥画素計数値に基づいて、上記記憶した欠陥画素位置情報を上記保持部に順次転送するように構成されたことにより、上記保持部の数を減らすことができ、回路規模の少ない低コストの欠陥画素検出回路を得られるという効果がある。
【図面の簡単な説明】
【図１】  実施の形態１の欠陥画素検出回路の構成を示す構成図である。
【図２】  撮像素子の画素と欠陥画素を説明する模式図である。
【図３】  実施の形態２の欠陥画素検出回路の構成を示す構成図である。
【図４】  実施の形態３の欠陥画素検出回路の構成を示す構成図である。
【図５】  実施の形態４の欠陥画素検出回路の構成を示す構成図である。
【図６】  実施の形態５の欠陥画素検出回路の構成を示す構成図である。
【図７】  実施の形態６の欠陥画素検出回路の構成を示す構成図である。
【図８】  実施の形態７の欠陥画素検出回路の構成を示す構成図である。
【図９】  従来の欠陥画素検出可能な撮像装置の回路を示す回路図である。
【符号の説明】
１  撮像素子、  ２  撮像信号、  ３  タイミング発生部、
４  画素クロック、  ５  画素カウンタ
６−１、６−２、６−３．．６−Ｎ  レジスタ、  ７、１７、１８  セレクタ
８  コンパレータ、  ９  比較信号、  １０  カウンタ、  １１  選択信号
１２  メモリ、  １３、１４  コンパレータ、  １５ａ  上位ビット値
１５ｂ  下位ビット値、  １６  ＡＮＤゲート
１７Ｑ、１８Ｑ  選択結果、  ６−１Ｕ  上位ビット
６−１Ｄ  下位ビット
１９−１、１９−２．．１９−ｍ、１９−ｍ＋１．．２５−Ｎ  レジスタ
２０  カウンタ、  ２１、２２、２３  セレクタ
２１Ｑ、２２Ｑ  欠陥画素位置情報、  ２４  桁上がり（キャリー）信号
２５  メモリ、  ２６−１、２６−２．．２６−４  レジスタ
２７  セレクタ、  ２８  カウンタ、  ２９  桁上がり（キャリー）信号
３０  メモリ、  ３１  レジスタ、  ３２  カウンタ
３３  欠陥画素計数値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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