(57)【特許請求の範囲】
【請求項１】
直列に連結された多数個の単位遅延器で構成され、クロックを入力とする遅延ラインと、
前記遅延ラインに連結され、前記各単位遅延器の出力の位相と前記クロックの位相とを各々比較する位相比較部と、
前記遅延ラインに連結され、制御ビットに応答して前記各単位遅延器の出力のうち何れか一つを選択して出力するスイッチング部と、
前記位相比較部に連結され、前記制御ビットを発生するポインタと、
前記位相比較部と前記ポインタとに連結され、前記位相比較部の出力と前記制御ビットとが同一であってアップ命令が印加される時に前記ポインタが初期化されるように制御し、前記ポインタが初期化され前記ダウン命令が印加される時、前記位相比較部の出力が前記ポインタにローディングされるように制御する制御部と、を具備することを特徴とするプログラマブル遅延ライン。
【請求項２】
前記ポインタが初期化されると前記制御ビットの最初のビットは活性化され、残りのビットは全て非活性化されることを特徴とする請求項１に記載のプログラマブル遅延ライン。
【請求項３】
前記位相比較部は、前記各単位遅延器の出力の位相と前記クロックの位相とを各々比較して両者が同一位相の場合に出力を活性化させる多数個の位相比較器を有することを特徴とする請求項１に記載のプログラマブル遅延ライン。
【請求項４】
前記スイッチング部は、一端が前記各単位遅延器の出力端に接続され、他端が出力ノードに共通に接続され、前記該当制御ビットにより制御される多数個のスイッチング素子を有することを特徴とする請求項１に記載のプログラマブル遅延ライン。
【請求項５】
前記制御部は、
前記位相比較部の各出力と前記制御ビットとを各々比較して全て同一であれば出力を活性化させる第１比較部と、
前記制御ビットの最初のビットと論理”ハイ”とを比較して同一であれば出力を活性化させる第２比較部と、
前記第１及び第２比較部の出力と前記アップ命令及びダウン命令に応答して前記ポインタを制御する命令デコーダと、を有することを特徴とする請求項１に記載のプログラマブル遅延ライン。
【請求項６】
前記命令デコーダは、前記第１及び第２比較部の出力が全て非活性化され、前記アップ命令が入力されると前記ポインタをシフトアップさせることを特徴とする請求項５に記載のプログラマブル遅延ライン。
【請求項７】
前記命令デコーダは、前記第１比較部の出力が活性化され、前記第２比較部の出力が非活性化され、前記アップ命令が入力されると前記ポインタを初期化させることを特徴とする請求項５に記載のプログラマブル遅延ライン。
【請求項８】
前記命令デコーダは、前記アップ命令及び前記ダウン命令が共に入力されない時は、前記ポインタを停止させることを特徴とする請求項５に記載のプログラマブル遅延ライン。
【請求項９】
前記命令デコーダは、前記第１及び第２比較部の出力が共に非活性化され、前記ダウン命令が入力されると前記ポインタをシフトダウンさせることを特徴とする請求項５に記載のプログラマブル遅延ライン。
【請求項１０】
前記命令デコーダは、前記第１比較器の出力が非活性化され、前記第２比較器の出力が活性化され、前記ダウン命令が入力されると、前記位相比較部の出力を前記ポインタにローディングさせることを特徴とする請求項５に記載のプログラマブル遅延ライン。
【請求項１１】
前記命令デコーダは、前記アップ命令及び前記ダウン命令が共に入力されると前記ポインタをリセットさせることを特徴とする請求項５に記載のプログラマブル遅延ライン。
【請求項１２】
直列に連結された多数個の単位遅延器で構成され、クロックを入力とする遅延ラインと、
前記各単位遅延器の出力の位相と前記クロックの位相とを各々比較する位相比較部と、
制御ビットに応答して前記各単位遅延器の出力のうち何れか１つを選択して出力するスイッチング部と、
前記制御ビットを発生するポインタと、
前記制御ビットと前記位相比較部の出力とを各々比較する第１比較部と、
前記制御ビットの最初のビットと論理”ハイ”とを比較する第２比較部と、
前記第１及び第２比較部の出力と前記アップ命令及びダウン命令とに応答して前記ポインタを制御する命令デコーダと、を具備し、
前記命令デコーダは、前記第１比較部の出力が活性化され、前記第２比較部の出力が非活性化され、前記アップ命令が入力されると、前記ポインタを初期化させると共に、前記第１比較器の出力が非活性化され、前記第２比較器の出力が活性化され、前記ダウン命令が入力されると、前記位相比較部の出力を前記ポインタにローディングさせることを特徴とするプログラマブル遅延ライン。
【請求項１３】
前記位相比較部は、前記各単位遅延器の出力の位相と前記クロックの位相とを各々比較して両者が同一位相の場合に出力を活性化させる多数個の位相比較器を有することを特徴とする請求項１２に記載のプログラマブル遅延ライン。
【請求項１４】
前記スイッチング部は、一端が前記各単位遅延器の出力端に接続され、他端が出力ノードに共通に接続され、前記該当制御ビットにより制御される多数個のスイッチング素子を有することを特徴とする請求項１２に記載のプログラマブル遅延ライン。
【請求項１５】
前記第１比較部の出力は、前記各制御ビットと前記位相比較部の各出力とが各々同一であれば活性化されることを特徴とする請求項１２に記載のプログラマブル遅延ライン。
【請求項１６】
前記第２比較部の出力は、前記制御ビットの最初のビットが論理”ハイ”である場合に活性化されることを特徴とする請求項１２に記載のプログラマブル遅延ライン。
【請求項１７】
前記命令デコーダは、前記第１及び第２比較部の出力が共に非活性化され、前記アップ命令が入力されると、前記ポインタをシフトアップさせることを特徴とする請求項１２に記載のプログラマブル遅延ライン。
【請求項１８】
前記命令デコーダは、前記アップ命令及び前記ダウン命令が共に入力されない時は、前記ポインタを停止させることを特徴とする請求項１２に記載のプログラマブル遅延ライン。
【請求項１９】
前記命令デコーダは、前記第１及び第２比較部の出力が共に非活性化され、前記ダウン命令が入力されると、前記ポインタをシフトダウンさせることを特徴とする請求項１２に記載のプログラマブル遅延ライン。
【請求項２０】
前記命令デコーダは、前記アップ命令及び前記ダウン命令が共に入力されると、前記ポインタをリセットさせることを特徴とする請求項１２に記載のプログラマブル遅延ライン。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にプログラマブル遅延ライン(Programmable Delay Line)に関する。
【０００２】
【従来の技術】
SDRAMにおいて、クロックに同期して入力される読出し命令に応じて出力データが出力されるまでの時間は、通常、［CAS待ち時間(CL)］×［クロック周期(tCK)］＋［アクセス時間(tAC)］である。CAS待ち時間は、クロック周期の整数倍又はその1/2の整数倍である。
【０００３】
ところが、応用システムが大規模化するのに伴って、SDRAMの出力データの遅延時間を多様に調節することが要求されている。即ち、CAS待ち時間がクロック周期の整数倍又はその1/2の整数倍ではないファインチューニング(Fine Tuning）が必要である。具体的には、１つのDRAMコントローラと多数個のSDRAMよりなるシステムにおいて、それぞれのSDRAMから読出される出力データは、同一時刻にDRAMコントローラに到達することが望ましい。従って、出力データが同一時刻にDRAMコントローラに到達させるには、出力データの遅延時間が多様に調節されるべきであり、通常プログラマブル遅延ラインが使われる。
【０００４】
プログラマブル遅延ラインでは、一般的にコース(Coarse)プログラマブル遅延とファイン(Fine)プログラマブル遅延とが別個に制御される。コースプログラマブル遅延は、遅延値が入力クロックの周期(以下、tCKともいう）の整数倍又は(1/2)tCKの整数倍であることを意味し、ファインプログラマブル遅延は、遅延値がtCKの整数倍又は(1/2)tCKの整数倍以内であることを意味する。
【０００５】
しかし、コースプログラマブル遅延とファインプログラマブル遅延とが別個に制御される場合、既定のコース遅延においてファイン遅延を調節しようとする時、ファイン遅延の値がtCK又は(1/2)tCK以上となる場合が発生し得る。また、動作電圧、温度、工程変化(Process Variation)により、ファイン遅延がtCK又は(1/2)tCKに到達するタブ(Tab）の位置が変化する。
【０００６】
上記の問題点を解決するための方法として、tCK又は(1/2)tCKを感知する方法が、［IEICE Tr.Electron,Vol.E79-C,No.6,June1996,"Digital Delay Locked Loop and....",Y.Okajima,et.al.］に開示されているが、この方法は、tCK又は(1/2)tCKの感知速度が遅いという欠点がある。
【０００７】
【発明が解決しようとする課題】
本発明は、上記の背景に鑑みてなされたのものであり、その目的は、例えば、動作電圧、温度、工程変化等に拘らず、入力クロックの周期又は半周期を正確かつ高速に感知するためのプログラマブル遅延ラインを提供することにある。
【０００８】
【課題を解決するための手段】
前記目的を達成するための本発明に係る半導体メモリ装置のプログラマブル遅延ラインは、遅延ライン、位相比較部、スイッチング部、ポインタ及び制御部を具備する。
【０００９】
前記遅延ラインは、直列に連結された多数個の単位遅延器で構成され、クロックを入力とする。前記位相比較部は、前記遅延ラインに連結され、前記各単位遅延器の出力の位相と前記クロックの位相とを各々比較する。前記スイッチング部は、前記遅延ラインに連結され、制御ビットに応答して前記各単位遅延器の出力のうち何れか１つを選択して出力する。前記ポインタは、前記位相比較部に連結され、前記制御ビットを発生する。前記制御部は、前記位相比較部と前記ポインタとに連結され、前記位相比較部の出力と前記前記制御ビットとが同一で前記アップ命令が印加される時に前記ポインタが初期化されるように制御し、前記ポインタが初期化され前記ダウン命令が印加される時に前記位相比較部の出力が前記ポインタにローディングされるように制御する。
【００１０】
前記ポインタが初期化されると、前記制御ビットの最初のビットは活性化され、残りのビットは全て非活性化される。前記制御部は、第1比較部、第2比較部、及び命令デコーダを有する。前記第1比較部は、位相比較部の各出力と前記制御ビットとを各々比較して全て同一であれば出力を活性化させる。前記第2比較部は、前記制御ビットの最初のビットと論理"ハイ"とを比較して同一であれば出力を活性化させる。前記命令デコーダは、前記第1及び第2比較部の出力と前記アップ命令及びダウン命令とに応答して前記ポインタを制御する。
【００１１】
【発明の実施の形態】
以下、添付図面に基づいて本発明の好適な実施の形態を説明する。
【００１２】
図1に示すように、本発明の好適な実施の形態に係るプログラマブル遅延ラインは、遅延ライン101、位相比較部103及びスイッチング部105で構成される同期式遅延ラインと、ポインタ107と、制御部109とを具備する。
【００１３】
遅延ライン101は、直列に連結された多数個の単位遅延器で構成されており、クロックPCLKinを入力する。このクロックPCLKinは、半導体メモリ装置の内部で生成される内部クロックである。位相比較部103は、遅延ライン101に連結されており、各単位遅延器の出力D1乃至Dnの位相とクロックPCLKinの位相とを各々比較して、クロックPCLKinの周期又は半周期を感知する。スイッチング部105は、遅延ライン101に連結されており、制御ビットP1乃至Pnに応答して遅延ライン101の各単位遅延器の出力D1乃至Dnのうち何れか一つを選択して出力信号PCLKoutとして出力する。
【００１４】
ポインタ107は、位相比較部103に連結されており、制御部109が発生するポインタ制御信号S0、S1及びWSに応答して制御ビットP1乃至Pnを発生する。
【００１５】
制御部109は、位相比較部103とポインタ107に連結されており、位相比較部103の出力F1乃至Fnとポインタ107の出力である制御ビットP1乃至Pnとが同一の時にアップ命令(UP）が印加されると、ポインタ107を初期化するように制御する。ポインタ107が初期化されると、制御ビットP1乃至Pnのうち最初のビットP1が論理"ハイ"となり、残りのビットP2乃至Pnが全て論理"ロー"となる。また、制御部109は、ポインタ107が初期化され、ダウン命令(DOWN）が印加されると、位相比較部103の出力F1乃至Fnがポインタ107にローディングされるように制御する。
【００１６】
具体的には、制御部109は、第1比較部109a、第2比較部109b及び命令デコーダ109cで構成される。第1比較部109aは、位相比較部103の各出力F1乃至Fnと制御ビットP1乃至Pnとを各々比較して、全て同一であれば出力(QWD)を活性化させる。第2比較部109bは、制御ビットP1乃至Pnのうち最初のビットP1と論理"ハイ"(VDD)とを比較して、両者が同一であれば出力(QWU)を活性化させる。命令デコーダ109cは、第1及び第2比較部109a及び109Bの出力QWD及びQWU、アップ命令UP並びにダウン命令DOWNに応答して、ポインタ107を制御するポインタ制御信号S0、S1及びWSを発生する。
【００１７】
これにより、ポインタ107は、第1比較部109aの出力QWDが活性化され、アップ命令UPが印加されると初期化される。即ち、アップ命令UPを印加し続けると、ポインタ107はアップ動作を続け、位相比較部103の出力F1乃至Fnとポインタ107の出力である制御ビットP1乃至Pnが同一になった状態で更にアップ命令UPが印加されると、ポインタ107は初期化される。
【００１８】
また、ポインタ107は、第2比較部109bの出力QWUが活性化され、ダウン命令DOWNが印加されると位相比較部103の出力F1乃至Fnをローディングする。即ち、ダウン命令DOWNを印加し続けると、ポインタ107はダウン動作を続け、制御ビットP1乃至Pnが初期化状態と同一になった状態で更にダウン命令DOWNが印加されると、ポインタ107は、位相比較部の出力F1乃至Fnを受取る。
【００１９】
以下、プログラマブル遅延ラインの各要素の構成及び動作を詳しく説明する。
【００２０】
図2は、図1に示す遅延ライン及び位相比較部の動作を示すタイミング図である。図2に示すように、クロックPCLKinが遅延ライン101に入力されると、遅延ライン101の各単位遅延器は、所定の時間だけ順次に遅延された出力D1乃至Dnを出力する。なお、図2には、一例として出力D1乃至D7が示されている。例えば、図2に示すように、クロックPCLKinの位相と出力D7の位相とが同一である場合、位相比較部103の出力F1乃至Fnのうち出力F7のみが論理"ハイ"に活性化される。即ち、出力F7の位置（タイミング）がクロックPCLKinの１周期の遅延位置を示す。
【００２１】
図3は、図1に示す遅延ライン101、位相比較部103、スイッチング部105の第1の構成例を示す図である。この第1の構成例では、クロックの周期tCKを感知する。
【００２２】
図3に示す構成例において、遅延ライン101は、クロックPCLKinを入力とし、直列に連結された多数個の単位遅延器1011乃至101nを含む。単位遅延器1011乃至101nは、様々な論理ゲートで構成することができるが、この構成例では、直列に連結された２つのインバータI1及びI2で構成されている。
【００２３】
位相比較部103は、各単位遅延器の出力D1乃至Dnの位相とクロックPCLKinの位相とを各々比較して、同一位相であれば出力F1乃至Fnのうち該当する出力を活性化させる多数個の位相比較器1031乃至103nを含む。各位相比較器1031乃至103nは、様様な論理ゲートで構成することができるが、この構成例では、インバータI3乃至I9と、伝送ゲートT1及びT2と、NANDゲートND1及びND2で構成されている。
【００２４】
スイッチング部105は、一端が各単位遅延器の出力端に接続され、他端が出力信号PCLKoutが出力されるノードNに共通に接続され、ポインタ107の出力である制御ビットP1乃至Pnにより制御される多数個の伝送ゲート1051乃至105nを含む。
【００２５】
各位相比較器1031乃至103nは、クロックPCLKinの周期tCKを感知するために、クロックPCLKinが論理"ハイ"に遷移する時、各単位遅延器の出力D1乃至Dnを取り込む。この際、サンプリングされた各単位遅延器の出力D1乃至Dnは、クロックPCLKinが論理"ロー"に遷移される時にインバータI6に入力される。そして、インバータI6の出力が論理"ロー"の場合に、位相比較器1031乃至103nの出力F1乃至Fnは論理"ハイ"となる。また、ある出力Fi（i=1乃至n）が論理"ハイ"となると、以降の位相比較器の出力Fi+1,Fi+2,....が全て論理"ロー"となるように、各位相比較器のインバータI8の出力端は、次段の位相比較器のNANDゲートND2の入力端に連結されている。
【００２６】
従って、図2に示すように、クロックPCLKinの位相と各単位遅延器の出力D1乃至Dnのうち何れか一つの位相が同一である場合、位相比較部の出力F1乃至Fnのうち該当する出力のみが論理"ハイ"に活性化される。即ち、出力F1乃至Fnのうち論理"ハイ"となる出力の位置（タイミング）がクロックPCLKinの１周期に相当する遅延位置を示す。
【００２７】
図4は、図1に示す遅延ライン101、位相比較部103、スイッチング部105の第2の構成例を示す図である。この第2の構成例では、クロックPCLKinの半周期(1/2)tCKを感知する。
【００２８】
図4に示す構成例では、位相比較器1031乃至103nは、クロックPCLKinが50：50のデューティーサイクル(Duty Cycle)を有する場合にクロックPCLKinの半周期(1/2)tCKを感知する。従って、図４に示す構成例は、クロックPCLKinが論理"ロー"に遷移する時に各単位遅延器の出力D1乃至Dnを取り込むように構成されている点で図3に示す構成例と異なる。
【００２９】
図5は、図1に示す第1比較部109aの回路図である。図5に示す例では、第1比較部109aは、排他的ORゲートXOR51乃至XOR5n、NMOSトランジスタN51乃至N5n及び抵抗Rで構成されているが、必要に応じて他の様々な論理ゲートで構成することもできる。
【００３０】
排他的ORゲートXOR51乃至XOR5nは、ポインタ107の出力である各制御ビットP1乃至Pnと位相比較部103の各出力F1乃至Fnを各々比較して、同一あれば論理"ロー"を出力する。NMOSトランジスタN51乃至N5nは、ドレインが出力ノードNに共通に接続され、ソースが接地VSSされ、各ゲートに排他的ORゲートXOR51乃至XOR5nの出力のうち該当する出力が各々印加される。抵抗Rの一端は、出力ノードNに接続され、他端は電源供給電圧VDDに接続され、出力ノードNから出力信号QWDが出力される。
【００３１】
従って、各制御ビットP1乃至Pnと位相比較部の各出力F1乃至Fnが全て同一であれば、NMOSトランジスタN51乃至N5nが全てターンオフされて、出力信号QWDは論理"ハイ"となる。また、各制御ビットP1乃至Pnと位相比較部の各出力F1乃至Fnのうち少なくとも１つが同一でなければ、NMOSトランジスタN51乃至N5nのうち少なくとも１つがターンオンされて出力信号QWDは論理"ロー"となる。
【００３２】
図6は、図1に示す第2比較部109bの回路図である。図6に示す構成例では、第2比較部109bは、排他的ORゲートXOR61とインバータI61とで構成されている。ただし、第2比較部109bは、他の様々な論理ゲートで構成することができる。
【００３３】
排他的ORゲートXOR61は、制御ビットP1乃至Pnのうち最初のビットP1と、論理"ハイ"、即ち電源供給電圧VDDとを入力として両者を比較し、インバータI61は排他的ORゲートXOR61の出力を反転させて出力信号QWUを発生する。従って、制御ビットの最初のビットP1が論理"ハイ"である場合は、出力信号QWUが論理"ハイ"となる。
【００３４】
図7は、図1に示す命令デコーダ109cの回路図である。図7に示す構成例では、命令デコーダ109cは、第1、第2及び第3ポインタ制御信号発生部71、72及び73、制御信号発生部74、リセット信号発生部75並びにプルダウンNMOSトランジスタN71を含む。
【００３５】
第1ポインタ制御信号発生部71は、インバータI711とNANDゲートND711とで構成され、アップ命令UPの反転信号と制御信号SPUBとの論理積を反転して、ポインタ107(図1)を制御するための第1ポインタ制御信号S0を発生する。第2ポインタ制御信号発生部72は、インバータI721とNANDゲートND721とで構成され、ダウン命令DOWNの反転信号と制御信号SPUBとの論理積を反転して、第2ポインタ制御信号S1を発生する。第3ポインタ制御信号発生部73は、インバータI731及びI732と伝送ゲートTM731とで構成され、制御信号SPUが論理"ハイ"である場合に第2比較部の出力QWUを第3ポインタ制御信号WSとして伝達する。
【００３６】
制御信号発生部74は、アップ命令UP、ダウン命令DOWN、第1比較部109aの出力QWD及び第2比較部109bの出力QWU、並びに、これらの反転信号UPB、DOWNB、QWDB及びQWUBを入力として、制御信号SPU及びこの反転信号SPUBを発生する。
【００３７】
制御信号発生部74は、信号UP、QWD、DOWNB及びQWUBを入力とするNORゲートNR741と、信号UPB、QWDB、DOWN及びQWUを入力とするNORゲートNR742と、NORゲートNR741及び742の各出力を入力として制御信号SPUの反転信号SPUBを発生するNORゲートNR743と、NORゲートNR743の出力を反転させて制御信号SPUを発生するインバータI741とで構成される。
【００３８】
リセット信号発生部75は、アップ命令UP及びダウン命令DOWNを入力とするNANDゲートND751と、NANDゲートND751の出力を反転させてリセット信号RESETを発生するインバータI751とで構成される。プルダウンNMOSトランジスタN71は、リセット信号RESETに応答して第3ポインタ制御信号WSを論理"ロー"にプルダウンする。
【００３９】
第1、第2及び第3ポインタ制御信号発生部71、72及び73、制御信号発生部74、並びにリセット信号発生部75は、必要に応じて他の多様な論理ゲートで構成することができる。
【００４０】
表１は、命令デコーダ109cの動作を示す真理表である。
【００４１】
【表１】
0003846765.tif 000002
【００４２】
表１において、Xはドントケア(Don't Care)を意味する。
【００４３】
図8は、図1に示すポインタ107の回路図である。同図を参照して、命令デコーダ109cの出力、即ち、第1、第2及び第3ポインタ制御信号S0、S1、WSによるポインタ107の動作を説明する。
【００４４】
図8に示す構成例では、ポインタ107は、マルチプレクサ811乃至81n、Dフリップフロップ821乃至82n、伝送ゲート831乃至83n、841乃至84nで構成されている。但し、ポインタ107は、必要に応じて他の論理ゲートで構成することができる。
【００４５】
各マルチプレクサ811乃至81nは、第1及び第2ポインタ制御信号S0及びS1により制御される4：1マルチプレクサであって、第1入力端I1は、その出力端に接続されているDフリップフロップの出力端に接続され、第2入力端I2は、前段のマルチプレクサの出力端に接続されているDフリップフロップの出力端に接続され、第3入力端I3は、後段のマルチプレクサの出力端に接続されているDフリップフロップの出力端に接続され、第4入力端I4は、伝送ゲート83i及び84i（iは1乃至n）からなるセレクタの出力端に接続される。
【００４６】
伝送ゲート831乃至83nは、第3ポインタ制御信号WSが論理"ハイ"(1)の時にターンオンされて、位相比較部103の出力F1乃至Fnを各々出力端に接続されているマルチプレクサの第4入力端I4に伝達する。伝送ゲート841乃至84nは、第3ポインタ制御信号WSが論理"ロー"(0)の時にターンオンされて、1,0,0,...を各々出力端に接続されているマルチプレクサの第4入力端I4に伝達する。
【００４７】
従って、(S0、S1、WS)が(1、0、X)の場合は、各マルチプレクサ811乃至81nは、各々の出力端に接続されているDフリップフロップの出力端から出力される信号を各々取り込んで出力する。これにより、ポインタ107の出力の制御ビットP1乃至Pnがシフトアップ(Shift Down)される。
【００４８】
また、(S0、S1、WS)が(1、1、0)の場合は、各マルチプレクサ811乃至81nは、ターンオンされる伝送ゲート841乃至84nを通して伝達される信号1,0,0,...を各々取り込んで出力する。これにより、ポインタ107の出力P1乃至Pnは、1,0,0,...にラップダウン(Wrap-Down)、即ち初期化される。
【００４９】
また、(S0、S1、WS)が(0、0、X)の場合は、各マルチプレクサ811乃至81nは、その出力端に接続されているDフリップフロップの出力端から出力される信号を各々取り込んで出力する。これにより、ポインタ107の出力P1乃至Pnの出力は、保持(Hold)される。
【００５０】
また、(S0、S1、WS)が(0、1、X)の場合は、各マルチプレクサ811乃至81nは、後段のマルチプレクサの出力端に接続されているDフリップフロップの出力端から出力される信号を各々受取って出力する。これにより、ポインタ107の出力P1乃至Pnは、シフトダウン(Shift Down)される。
【００５１】
また、(S0、S1、WS)が(1、1、1)の場合は、各マルチプレクサ811乃至81nは、ターンオンされるゲート831乃至83nを通して伝達される信号、即ち位相比較部103の出力F1乃至Fnを各々取り込んで出力する。これにより、ポインタ107の出力P1乃至Pnは、位相比較部103の出力F1乃至Fnでラップアップ(Wrap-Up)される。即ち、位相比較部の出力F1乃至Fnがポインタ107にローディングされる。
【００５２】
また、(S0、S1、WS)が(1、1、0)の場合は、各マルチプレクサ811乃至81nは、ターンオンされる伝送ゲート841乃至84nを通して伝達される信号1,0,0,...を各々取り込んで出力する。これにより、ポインタ107の出力P1乃至Pnは、1,0,0,...にリセット、即ち初期化される。
【００５３】
従って、制御ビットP1乃至Pnは、外部から印加されるアップ命令UP及びダウン命令DOWNにより自由に変更、即ちプログラムされ、制御ビットP1乃至Pnに応答して、図3及び図4に示す各単位遅延器の出力D1乃至Dnのうち何れか1つが選択されて出力信号PCLKoutとして出力される。
【００５４】
以上、本発明を特定の実施の形態を挙げて説明したが、本発明は、この特定の実施の形態に限定されるものではなく、本発明の技術的思想の範囲内で様々な変形が可能である。
【００５５】
【発明の効果】
本発明に係るプログラマブル遅延ラインによれば、例えば、動作電圧、温度及び工程変化等に応じて単位遅延器の単位遅延値が変化した場合であっても、位相比較部により正確かつ高速に入力クロックの周期又は半周期を感知することができる。
【００５６】
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係るプログラマブル遅延ラインのブロック図である。
【図２】図1に示す遅延ライン及び位相比較部の動作を示すタイミング図である。
【図３】図１に示す遅延ライン、位相比較部及びスイッチング部の第１の構成例（クロックの周期tCKを感知）を示す回路図である。
【図４】図１に示す遅延ライン、位相比較部及びスイッチング部の第２の構成例（クロックPCLKinの半周期(1/2)tCKを感知）を示す回路図である。
【図５】図１に示す第1比較部の回路図である。
【図６】図１に示す第2比較部の回路図である。
【図７】図１に示す命令デコーダの回路図である。
【図８】図１に示すポインタの回路図である。
【符号の説明】
101  プログラマブル遅延ライン
103  位相比較部
105  スイッチング部
107  ポインタ
109  制御部
【図１】
0003846765.tif 000003
【図２】
0003846765.tif 000004
【図３】
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【図４】
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【図５】
0003846765.tif 000007
【図６】
0003846765.tif 000008
【図７】
0003846765.tif 000009
【図８】
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