(57)【特許請求の範囲】
【請求項１】
デバイスの最適配列およびこれらデバイス間の効率的な配線のスキームを決定する物理的設計ステップと、
前記物理的設計ステップで設計された平面幾何形状に加工された溝の内部および外部に金属被膜を形成し前記溝の外部にある前記金属被膜を化学的機械研磨（ＣＭＰ）によって研磨することにより前記溝の内部に前記配線を形成するステップと、
を含む、半導体集積回路または電子パッケージの製造方法であって、
前記物理的設計ステップにおいて、ディッシングの影響が許容できる最大幅ｗmaxより幅広の線幅ｗを有する配線を、少なくとも分割後の配線幅ｗ／ｎがｗｍａｘより小さいｎ個の、相互間および外側の間隔がレイアウト・ルールに従ったストライプ状配線に分割するステップを含むことを特徴とする方法。
【請求項２】
前記配線は銅配線である請求項１に記載の方法。
【請求項３】
前記物理的設計ステップにおいて、一配線層に属する第１配線と他の配線層に属する第２配線とにオーバラップが存在する場所のみに前記第１配線と前記第２配線とを接続するバイア（６）を挿入するよう設計する、請求項１または２に記載の方法。
【請求項４】
前記物理的設計ステップにおける最上層配線の属する最上配線層の設計において、Ｃ４パッド領域（８）を含めるよう設計する、請求項１ないし３のいずれか一項に記載の方法。
【請求項５】
前記最上配線層の設計において、前記配線と前記Ｃ４パッド領域（８）とがオーバラップするのを妨げる前記Ｃ４パッド領域周辺のブロッケージを画定するよう設計する、請求項４に記載の方法。
【請求項６】
前記最上配線層の設計において、前記配線が電力線である場合に、前記配線はチップの一縁部から他の縁部まで分割され、前記Ｃ４パッド領域（８）が配置されていない所では前記配線がストライプ状に分割され、前記Ｃ４パッド領域が配置されている所では前記Ｃ４パッド領域によって前記配線が分割されるよう設計する、請求項４に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に超小形電子回路製造技術に関し、より詳細には超小形電子集積回路の物理的設計に関する。さらに詳細には、化学的機械研磨（ＣＭＰ）による平面化プロセスの際の銅などの軟質金属のくぼみなどの欠損（ディッシング）の回避方法に関する。
【０００２】
【従来の技術】
半導体集積回路およびプリント回路電子パッケージは、一般に導体、絶縁体および他の材料のいくつかの層からなる構造であり、物理的設計またはレイアウトで画定されるパターンを転写する製造プロセスによって水平次元で構造化されている。レイアウトは、いくつかの層内の１組の平面幾何形状からなる。これらの物理的設計またはレイアウトは、通常、このような回路またはパッケージによく見られる繰り返し構造を利用した階層型データ構造の２次元形状からなるコンピュータ・データとして表される。次いで、デザイン・ファイルが、パターン・ジェネレータ・ファイルに変換され、それを使ってマスクと呼ばれるパターンが製作される。
【０００３】
いくつかのケースにおいて、製造プロセスの処置は、物理的材料に転写される設計パターンの影響を受ける。例えば、設計の局所的パターン密度、すなわち、材料が上に付着された（あるいは除去された）面積の割合は、フィーチャの形状および寸法に影響を及ぼし、そのローカリティ・エクステントは個々の製造プロセスに依存する。局所的パターン密度の影響を受ける恐れのある特殊なプロセスは、化学的機械（いわゆる「ケメック（chemeck）」）研磨（ＣＭＰ）である。ＣＭＰは、半導体基板の平面化に使用される。平面化は、半導体デバイスを形成するのに使用する層の数が増加するに従ってますます重要になってきつつある。平坦でない基板では、フォトレジスト層のパターン化における難点、被膜付着時に被膜にボイドが形成されること、およびエッチング・プロセスの際に層の除去が不完全で層の残存部分が残されることを含めて、多くの問題が生じる。
【０００４】
しかし、ＣＭＰは、幅広の金属領域を研磨する際、くぼみなどの欠損、いわゆる「ディッシング」が生じるという欠点がある。特に銅を使用する場合は、この影響により、基板の表面が平坦でなくなり、上述の難点を招く。
【０００５】
図１は、ディッシングの起こった場合の２つの状況を示す。ディッシングは、比較的細い幅の配線（Ａ）内ではある程度無視することができるが、太い幅の配線（Ｂ）では金属抵抗と製造性が大きな影響を受ける。
【０００６】
ディッシングを回避する、いくつかの方法が知られており、それらのあるものは、余分なプロセス・ステップを使用している。
【０００７】
クローニン（Cronin）らの米国特許出願第５５３９２４０号には、広いトレンチの基部から垂直に上方に延びるサブミニマム・シリコン・ピラーを製作しそのピラーを酸化することが記載されている。基板が共形のＣＶＤ酸化物で覆われている場合、ピラーはトレンチの上に単一の深い凹みが形成されるのを防止する。その代わりに、比較的浅い一連の凹みが形成される。したがって、結果として得られる表面はより平面化しやすくなる。
【０００８】
ヤング（Jang）らの米国特許出願第５７２１１７２号は、自己整合研磨停止層ハード・マスキング法で、平面化されたアパチャ充填層を形成し、それによってディッシングを回避する方法を提案している。一方、ドーン（Doan）らの米国特許出願第５６１８３８１号は、ディッシングの度合を最小限に抑えた二相選択的ＣＭＰプロセスを開示している。
【０００９】
しかしながら、すでに上述したように、これらの方法は、所要時間を増加させ、設計の正確さと歩留りの低下を招く、追加のプロセス・ステップを必要とする。
【００１０】
ディッシングを減少させることの可能な他の最新技術は、追加のプロセス・ステップを回避するが、物理的設計の後にマスク作成のためのデータ準備ステップを含むものである。すなわち、ラヴィン（Lavin）らの米国特許出願第５６７１１５２号では、ネガティブ充填形状を有するタイルまたは単位セルの形状を貫通する孔を作成する方法（いわゆる「チージング（cheesing）」）を開示している。次いで、単位セルのサイズより広い金属領域を、隣接する単位セルで覆って、規則正しく分布するタイル構造を得る。しかしながら、この提案は、タイル化された配線の抵抗が、ネガティブ充填形状が導入される場所の金属の喪失によって約１２％増加するという欠点を有する。さらに、タイル化される領域の決定、およびレイアウト・データへの単位セルの導入は非常に複雑であり、所要時間を大幅に増加させる。形状の数が約１０００倍に増加するので、結果として得られるデータの扱いも非常に複雑になる（例えば、ＤＲＣ検査）。交互のタイル化パターンは、形状の数を削減することができるが、大したほどではなく、残念なことにより高い配線抵抗を伴う。それに加えて、タイル化はバイア挿入後に適用され、したがって、ＤＲＣのグラウンド・ルール（基本寸法）に適合すると保証できない。
【００１１】
【発明が解決しようとする課題】
したがって、本発明の一目的は、ＣＭＰプロセスに付随するディッシングの問題を解決する、半導体集積回路または電子パッケージを設計する効果的な方法を提供することである。
【００１２】
本発明の他の目的は、データの複雑さを著しく増大させずにこのような方法を提供することである。
【００１３】
本発明の他の目的は、配線抵抗を悪化させず、逆に結果として得られる値を最初から示すことである。
【００１４】
【課題を解決するための手段】
本発明は、設計の当初から、広い配線領域をストライプ状配線に分割する、すなわち、金属配線領域を分割するステップがすでに物理的設計に含まれている技術を記載する。したがって、幅広の線の分割は、機能要素の構築および配置ステップ、ならびに金属層内でのそれらの配線ステップの一部分を形成する。
【００１５】
【発明の実施の形態】
広い配線領域をどう分割するか、異なる金属層間の相互接続をどう扱うか、タイル化されたＣ４（Controlled Collapse Chip Connection）を接続するのに何が必要か、および、非常に広いが分割されている配線を用いて分割されていない配線と同じほどグリッド両端間の電圧を低く保つために電力グリッドをどう設計するかを、以下に述べる。
【００１６】
周知であり、また図１から分かるように、ディッシングが配線抵抗に影響を与え始める、線幅のしきい値ｗ1が存在する。最小線幅はレイアウトのグラウンド・ルールとして定義されるｗ0である。幅ｗ≦ｗ1を有する細い線は、製造プロセスの許容誤差による近傍の配線との短絡を避けるために最小の間隔ｓ0を有していなければならない。すなわち、幅ｗ＞ｗ1の線は間隔ｓ≧ｓ1でなくてはならず、幅ｗ＞ｗ2の線は間隔ｓ≧ｓ2でなければならない、などである。線は最大幅ｗmaxをとることができ、その場合は間隔は少なくともｓmaxでなければならないと仮定する。ただし、ｗ0＜ｗ1＜ｗ2＜...＜ｗmax、かつｓ0＜ｓ1＜...＜ｓmaxである。
【００１７】
すなわち、ディッシング回避のための最初のステップとして下記の規則を満たさなければならない。
規則１：ｗmaxより小さい幅の配線に対し、増大した金属間隔に対するレイアウト・ルールが実現可能なように配線の分離間隔を定義する。
【００１８】
比較的幅広の配線は下記の規則に従って個々のストライプ状配線に分割しなければならない。
規則２：ｗmaxより幅広の配線領域を、相互間および外側に増大した金属間隔ルールに従う間隔を有する個々のストライプ状配線に分割する。
【００１９】
例えば、ラスト・メタル（last metal）電力線は通常、電圧降下をある限界よりも低く保つために、非常に幅が広く、ｗmaxをはるかに超える。１つの可能な解決法は、配線領域を、それぞれの幅が少なくともｗ／ｎでｗmaxよりも小さいｎ＝［ｗ／ｗmax］個のストライプ状配線に分割し、外側に適切な間隔ｓmaxを、かつ相互間に同じ幅のギャップを設けることであろう。
【００２０】
ストライプ状に分割された配線の抵抗は、追加領域が費やされた場合、分割されていない配線と同じに保たれるはずである。配線性のためにこの追加のブロッケージが受け入れ不可能な場合、ストライプ状に分割された配線の抵抗は、ラヴィンらの米国特許出願第５６７１１５２号に定義されている、元来のタイル化法の１２％と比較して１２．６％増加するはずである。このような抵抗の増加は、配線が完成した後に抵抗を悪化させるものの、始めから予測できるものである。
【００２１】
配線領域を分割することによって、このストライプ状配線の数は、約ｓｑｒｔ（ｍ）／４倍にしか増加しない。ただし、ｍはチージングを行うと仮定したときに使用する形状の数である。最上層の配線層あるいはその１つ下層の配線層の場合を考えると、一部の信号配線ならびに電力配線をストライプ状配線に分割する必要がある。図２には、最上配線層のある配線領域４が４本のストライプ状配線２に分割される例を示してある。１つの配線領域が４つのストライプ状配線に分割される結果、部材数が４倍に増加するだけで、部材数増加の影響は通常は無視できる。
【００２２】
各配線層には、水平方向（図２のＬＭ−１）あるいは垂直方向（図２のＬＭ−２）とそれ自体の好ましい配線方向がある。配線がその方向を変える場合、通常ある層からその上または下の層へのバイアが配置される。
【００２３】
分割されていない配線領域の場合は、上下層２つの配線領域が互いにオーバラップしている所にバイアの配列が配置され、複数のバイアがオーバラップ領域に適合する。タイル化された配線を適用する従来技術の場合では、従来の技術によるペグまたはピラーがすでに挿入されている所ではバイアの配置を避ける必要があり、あるいはバイアがすでに存在している所にはペグまたはピラーを配置すべきでない。前者の場合、バイアの欠損により、上下２層間の配線抵抗はさらに増大し、後者の場合、ペグまたはピラーを全くあるいは充分な数だけ配置できない事態が発生し、このような場合にディッシングが起こる。
【００２４】
増大した配線間隔ルールに合致したストライプ状配線は、規則正しいバイアの配列を示している。したがって、バイアを別々に処理することはもはや必要ではない。ストライプ状に分割された配線はオーバラップが実際に存在している所にだけバイアが挿入される。図２では、ストライプ状に分割された配線すなわちＬＭ−２の４つのストライプ状配線２の累積幅が下の金属ＬＭ−１のそれよりずっと広く、バイアの配列６が、例えば、２×４＝８個のオーバラップ領域に挿入される。現況技術によるタイル化プロセスでは、ペグまたはピラーが配置される場所は非決定的であり複数回実行する場合には予測不可能なタイル化構造を生じる可能性があり、このような場所に配置される幾つかのバイアは除去することが必要である。しかし、本発明においてはバイアが挿入される領域は明確であり、よって、本発明におけるバイア挿入は抵抗を増大させず、ディッシングを回避する。
【００２５】
本発明はまた、Ｃ４パッド領域に形成される金属パターンが、例えば、現況技術によるタイル化要件に適合するように特に設計されるときにも使用することができる。図２は、このようなタイル化要件に適合するよう設計された金属パターンを含む見取図であり、Ｃ４パッド領域に参照番号８が付けてある。本発明の分割されたストライプ状配線２がＣ４領域内でペグまたはピラーの長方形パターンとオーバラップするのを避けるためのブロッケージを最上配線層に画定する。このブロッケージによりストライプ状配線２をブロッケージ内に配置することはできなくなる。図２において破線で示す（いわゆるドーナツ形状の）領域は境界であり、ストライプ状配線２が入ることができる領域、および下の金属層（ＬＭ−１）からのバイアがＣ４パッド領域８の中央領域に配置できる領域を示す。Ｃ４パッド領域内でのペグの形状および配置は、外部、たとえば最上配線層のＣ４コンタクト・パッド上に置かれたＣ４リード・ボール（lead ball）からの充分な接続が達成されるように設計される。すなわち、ペグの配置は抵抗を増大させることになるが、その配置が、Ｃ４パッド領域の周辺部とコンタクト・パッドの中央部との間を流れる電流の流れを妨げないよう、ペグは長く引き延ばして配置されている。Ｃ４パッド領域の外側の配線領域では、ストライプ状配線がペグと同方向に引き延ばし配置され、ディッシングを回避しながら配線の抵抗を最小に保つ。
【００２６】
上述の通り、最上配線層では非常に幅広の電力配線が、電圧降下を最小に保つために必要である。Ｃ４パッド領域の形成領域がチップ領域全体に分散している接続では、これらの幅広の電力線はチップ領域全体を横切って走り、交互にＶDDとＧＮＤを印加する。これらの長い配線は図２に示すように１つのチップ縁部から他のチップ縁部に渡って分割され、Ｃ４パッド領域がない所ではストライプ状配線になっており、ペグまたはピラーが既にこのＣ４パッド領域用に設計されている所ではＣ４パッド領域で配線が分断されている。
【００２７】
本明細書に記載の本発明は、特に銅配線技術につきもののディッシングの問題を解決するものであるが、他のすべての軟質金属配線にも適用される。これは、配線、異層配線間のバイア、および周囲へのＣ４接続を備えている。開発プロセスの所要時間、データの複雑さ、配線の抵抗を悪化させ、最後に、といっても重要さが低いわけではないが、設計の正確さを保証できないポスト・プロセスを確立するのではなく、この方法は、以下のことを行う。
〇  以前と同じ所要時間を保つことができる、
〇  データの複雑さを著しく増大させない、
〇  後で配線抵抗を悪化させず、結果として生じる値を最初から示す、
〇  設計の正確さを保証する。
【００２８】
加えて、特別なバイアの取り扱いは必要でなく、Ｃ４パッド領域内のペグまたはピラー上への配線形状のオーバラップは、ブロッケージ画定によって回避されている。このようにして、Ｃ４コンタクト・パッド内のペグまたはピラーが充分に小さくないことによる、ペグまたはピラーの欠損あるいはグラウンド・ルール違反が回避される。
【００２９】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３０】
（１）デバイスの最適配列およびこれらデバイス間の効率的な配線のスキームを決定する物理的設計ステップと、
前記物理的設計ステップで設計された平面幾何形状に加工された溝の内部および外部に金属被膜を形成し前記溝の外部にある前記金属被膜を化学的機械研磨（ＣＭＰ）によって研磨することにより前記溝の内部に前記配線を形成するステップと、
を含む、半導体集積回路または電子パッケージの製造方法であって、
前記物理的設計ステップにおいて、ディッシングの影響が許容できる最大幅ｗmaxより幅広の線幅ｗを有する配線を、少なくとも分割後の配線幅ｗ／ｎがｗｍａｘより小さいｎ個の、相互間および外側の間隔がレイアウト・ルールに従ったストライプ状配線に分割するステップを含むことを特徴とする方法。
（２）前記配線は銅配線である（１）に記載の方法。
（３）前記物理的設計ステップにおいて、一配線層に属する第１配線と他の配線層に属する第２配線とにオーバラップが存在する場所のみに前記第１配線と前記第２配線とを接続するバイア（６）を挿入するよう設計する、（１）または（２）に記載の方法。
（４）前記物理的設計ステップにおける最上層配線の属する最上配線層の設計において、Ｃ４パッド領域（８）を含めるよう設計する、（１）ないし（３）のいずれか一項に記載の方法。
（５）前記最上配線層の設計において、前記配線と前記Ｃ４パッド領域（８）とがオーバラップするのを妨げる前記Ｃ４パッド領域周辺のブロッケージを画定するよう設計する、（４）に記載の方法。
（６）前記最上配線層の設計において、前記配線が電力線である場合に、前記配線はチップの一縁部から他の縁部まで分割され、前記Ｃ４パッド領域（８）が配置されていない所では前記配線がストライプ状に分割され、前記Ｃ４パッド領域が配置されている所では前記Ｃ４パッド領域によって前記配線が分割されるよう設計する、（４）に記載の方法。
【図面の簡単な説明】
【図１】  ディッシングの起こる２つの状況を示す図である。
【図２】  本発明による分割された配線を示す図である。
【符号の説明】
２  ストライプ状配線
４  配線
６  バイア
８  パッド開口部
【図１】
0003782904.tif 000002
【図２】
0003782904.tif 000003