(57)【特許請求の範囲】
【請求項１】
複数個のゲートイネーブル信号の選択的な活性化に応答して電流駆動能力が調整され、出力信号を受けて出力端に出力する出力ドライバー、基準電圧を受けて出力イネーブル信号の活性化中に複数の電流駆動能力制御信号に応答して前記ゲートイネーブル信号を選択的に前記基準電圧レベルに活性化させる基準電圧分配器、及び前記出力端の負荷量を感知して前記出力ドライバーの電流駆動能力を制御するための前記複数の電流駆動能力制御信号を発生する電流制御回路を具備する半導体メモリ装置の基準電圧レギュレータにおいて、
前記基準電圧を発生して前記基準電圧分配器に供給する基準電圧発生器と、
前記基準電圧の降下を補償するために、前記出力イネーブル信号に応答して、所定の時間の間、前記基準電圧発生器の出力端に電流を供給する基準電圧補償器と、を具備すると共に、
前記基準電圧補償器は、
前記基準電圧発生器の出力端に供給される電流を調整するために、前記出力イネーブル信号の他、前記電流駆動能力制御信号によって制御されることを特徴とする基準電圧レギュレータ。
【請求項２】
前記基準電圧補償器は、
前記出力イネーブル信号の活性化に応答して、前記所定の時間の間、パルス信号を発生する自動パルス発生器と、
前記自動パルス発生器の出力信号に応答して前記基準電圧発生器の出力端に電流を供給する電流供給手段と、を具備することを特徴とする請求項１に記載の基準電圧レギュレータ。
【請求項３】
前記自動パルス発生器は、
前記出力イネーブル信号を遅延させると共に反転させる反転遅延器と、
前記出力イネーブル信号及び前記反転遅延器の出力信号の論理積を演算しその結果を反転させて前記パルス信号を発生する反転論理積手段と、を具備することを特徴とする請求項２に記載の基準電圧レギュレータ。
【請求項４】
前記電流供給手段は、
ソースに電源電圧が印加され、ゲートに前記自動パルス発生器の出力信号が印加され、ドレインが前記基準電圧発生器の出力端に接続されたＰＭＯＳトランジスタを具備することを特徴とする請求項２に記載の基準電圧レギュレータ。
【請求項５】
複数個のゲートイネーブル信号の選択的な活性化に応答して電流駆動能力が調整され、出力信号を受けて出力端に出力する出力ドライバー、基準電圧を受けて出力イネーブル信号の活性化中に複数の電流駆動能力制御信号に応答して前記ゲートイネーブル信号を選択的に前記基準電圧レベルに活性化させる基準電圧分配器、及び前記出力端の負荷量を感知して前記出力ドライバーの電流駆動能力を制御するための前記複数の電流駆動能力制御信号を発生する電流制御回路を具備する半導体メモリ装置の基準電圧レギュレータにおいて、
前記基準電圧を発生して前記基準電圧分配器に供給する基準電圧発生器と、
前記基準電圧の降下を補償するために、前記出力イネーブル信号に応答して、所定の時間の間、前記基準電圧発生器の出力端に電流を供給する基準電圧補償器と、を具備し、
前記基準電圧補償器は、
各々、前記複数の電流駆動能力制御信号のうち対応する電流駆動能力制御信号が活性化されている間に、前記出力イネーブル信号の活性化に応答して、前記所定の時間の間、パルスを発生する複数個の自動パルス発生器と、
各々、対応する自動パルス発生器の出力信号に応答して前記基準電圧発生器の出力端に電流を供給する複数個の電流供給手段と、を具備することを特徴とする基準電圧レギュレータ。
【請求項６】
前記の各自動パルス発生器は、
前記出力イネーブル信号を遅延させると共に反転させる反転遅延器と、
前記対応する電流駆動能力制御信号、前記出力イネーブル信号、及び前記反転遅延器の出力信号の論理積を演算しその結果を反転させて前記パルス信号を発生する反転論理積手段と、を具備することを特徴とする請求項５に記載の基準電圧レギュレータ。
【請求項７】
前記の各電流供給手段は、
ソースに電源電圧が印加され、ゲートに前記対応する自動パルス発生器の出力信号が印加され、ドレインが前記基準電圧発生器の出力端に接続されたＰＭＯＳトランジスタを具備することを特徴とする請求項５に記載の基準電圧レギュレータ。
【請求項８】
複数個のゲートイネーブル信号の選択的な活性化に応答して電流駆動能力が調整され、出力信号を受けて出力端に出力する出力ドライバーと、基準電圧を受けて出力イネーブル信号の活性化中に複数の電流駆動能力制御信号に応答して前記ゲートイネーブル信号を選択的に前記基準電圧レベルに活性化させる基準電圧分配器と、前記出力端の負荷量を感知して前記出力ドライバーの電流駆動能力を制御するための前記複数の電流駆動能力制御信号を発生する電流制御回路と、前記基準電圧を発生して前記基準電圧分配器に供給する基準電圧発生器と、前記基準電圧の降下を補償するために、前記出力イネーブル信号に応答して、所定の時間の間、前記基準電圧発生器の出力端に電流を供給する基準電圧補償器と、を具備する半導体メモリ装置において、
前記基準電圧補償器は、
前記基準電圧発生器の出力端に供給される電流を調整させるために、前記出力イネーブル信号の他、前記電流駆動能力制御信号によって制御されることを特徴とする半導体メモリ装置。
【請求項９】
前記基準電圧補償器は、
前記出力イネーブル信号の活性化に応答して、前記所定の時間の間、パルス信号を発生する自動パルス発生器と、
前記自動パルス発生器の出力信号に応答して前記基準電圧発生器の出力端に電流を供給する電流供給手段と、を具備することを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記自動パルス発生器は、
前記出力イネーブル信号を遅延させると共に反転させる反転遅延器と、
前記出力イネーブル信号及び前記反転遅延器の出力信号の論理積を演算しその結果を反転させて前記パルス信号を発生する反転論理積手段と、を具備することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記電流供給手段は、
ソースに電源電圧が印加され、ゲートに前記自動パルス発生器の出力信号が印加され、ドレインが前記基準電圧発生器の出力端に接続されたＰＭＯＳトランジスタを具備することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１２】
複数個のゲートイネーブル信号の選択的な活性化に応答して電流駆動能力が調整され、出力信号を受けて出力端に出力する出力ドライバーと、
基準電圧を受けて出力イネーブル信号の活性化中に複数の電流駆動能力制御信号に応答して前記ゲートイネーブル信号を選択的に前記基準電圧レベルに活性化させる基準電圧分配器と、
前記出力端の負荷量を感知して前記出力ドライバーの電流駆動能力を制御するための前記複数の電流駆動能力制御信号を発生する電流制御回路と、
前記基準電圧を発生して前記基準電圧分配器に供給する基準電圧発生器と、
前記基準電圧の降下を補償するために、前記出力イネーブル信号に応答して、所定の時間の間、前記基準電圧発生器の出力端に電流を供給する基準電圧補償器と、を具備すると共に、
前記基準電圧補償器は、
各々、前記複数の電流駆動能力制御信号のうち対応する電流駆動能力制御信号が活性化されている間に、前記出力イネーブル信号の活性化に応答して、前記所定の時間の間、パルスを発生する複数個の自動パルス発生器と、
各々、対応する自動パルス発生器の出力信号に応答して前記基準電圧発生器の出力端に電流を供給する複数個の電流供給手段と、を具備することを特徴とする半導体メモリ装置。
【請求項１３】
前記の各自動パルス発生器は、
前記出力イネーブル信号を遅延させると共に反転させる反転遅延器と、
前記対応する電流駆動能力制御信号、前記出力イネーブル信号、及び前記反転遅延器の出力信号の論理積を演算しその結果を反転させて前記パルス信号を発生する反転論理積手段と、を具備することを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記の各電流供給手段は、
ソースに電源電圧が印加され、ゲートに前記対応する自動パルス発生器の出力信号が印加され、ドレインが前記基準電圧発生器の出力端に接続されたＰＭＯＳトランジスタを具備することを特徴とする請求項１２に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、基準電圧の降下を短時間内に補償できる基準電圧レギュレータ及びこれを具備するラムバス（Ｒａｍｂｕｓ）ＤＲＡＭに関する。
【０００２】
【従来の技術】
現在、半導体メモリ装置の高集積化、低電力化及び高速化が進んでいる。すなわち、低消費電力でありながら、より多量のデータをより高速に処理できる半導体メモリ装置が望まれている。そこで、半導体メモリ装置の高速動作のために、システムクロック信号に同期して動作するシンクロナスＤＲＡＭが開発されている。また、近年、動作周波数のさらなる高周波化の要求に応えて、クロック信号の立ち上がりエッジ及び立ち下がりエッジ毎にそれらのエッジに同期してデータが入出力されるＤＤＲ（Ｄｕａｌ Ｄａｔａ Ｒａｔｅ）シンクロナスＤＲＡＭ及びラムバスＤＲＡＭが開発されている。
【０００３】
特に、ラムバスＤＲＡＭは８００ＭＨｚ以上の高速動作が可能である。従って、ラムバスＤＲＡＭでは、出力ドライバーの微細な制御が極めて重要である。また、ラムバスＤＲＡＭでは、メモリセルアレイから多量のデータが同時に読み出されるために電力消耗が大きい。したがって、ラムバスＤＲＡＭの出力ドライバーは、電力消耗を低減するために、出力端、すなわち、出力パッドの負荷量に応じて電流駆動能力が調整される構造をもつ。
【０００４】
図１は、ラムバスＤＲＡＭでの従来の出力ドライバー制御スキームを示すブロック図である。
【０００５】
図１を参照すれば、基準電圧レギュレータ１３が基準電圧Ｖｇａｔｅを発生させて基準電圧分配器１２に供給する。基準電圧分配器１２は、出力イネーブル信号Ｖｇｅｎの活性化中に電流駆動能力制御信号Ｉｃｔｌ＜６：０＞に応答して出力信号、すなわち、ゲートイネーブル信号Ｅｎｖｇ＜６：０＞を選択的に基準電圧Ｖｇａｔｅレベルに活性化させる。出力ドライバー１１は、ゲートイネーブル信号Ｅｎｖｇ＜６：０＞の選択的な活性化に応答して電流駆動能力が調整され、出力信号ｑ、ｑｌを受けて出力パッド１５に出力する。電流駆動能力制御信号Ｉｃｔｌ＜６：０＞は、出力パッド１５の負荷量を感知して出力ドライバー１１の電流駆動能力を制御するために電流制御回路１４で発生される信号である。
【０００６】
ところで、ラムバスＤＲＡＭでは、ゲートイネーブル信号Ｅｎｖｇ＜６：０＞が多数個の出力ドライバーに対して共通に印加されるため、ゲートイネーブル信号Ｅｎｖｇ＜６：０＞を伝えるラインの長さが極めて長く、これにより当該ラインの負荷が極めて大きくなる。したがって、ゲートイネーブル信号Ｅｎｖｇ＜６：０＞を伝えるラインを基準電圧Ｖｇａｔｅレベルに活性化させるときに多量の電荷が消耗され、これにより基準電圧レギュレータ１３の出力電圧、すなわち、基準電圧Ｖｇａｔｅが降下する。この結果、ゲートイネーブル信号Ｅｎｖｇ＜６：０＞を伝えるラインを基準電圧Ｖｇａｔｅレベルに安定化させるために長時間を要し、これによりラムバスＤＲＡＭの出力動作の速度が低下したり誤動作が生じたりする。
【０００７】
一方、基準電圧Ｖｇａｔｅの降下を短時間内に回復させるためには、基準電圧レギュレータ１３の容量を大きくする必要があるが、この場合、基準電圧レギュレータ１３そのものの電力消耗が極めて大きくなり、その結果、ラムバスＤＲＡＭの電力消耗が増えてしまう。
【０００８】
【発明が解決しようとする課題】
そこで、本発明の目的は、容量を大きくすることなく基準電圧の降下を短時間で補償することができる基準電圧レギュレータを提供することである。
【０００９】
本発明の他の目的は、基準電圧の降下が原因となって出力動作の速度が低下したり誤動作が生じたりすることを防止することのできるラムバスＤＲＡＭを提供することである。
【００１０】
【課題を解決するための手段】
前記目的を達成するために、本発明により、複数個のゲートイネーブル信号の選択的な活性化に応答して電流駆動能力が調整され、出力信号を受けて出力端に出力する出力ドライバー、基準電圧を受けて出力イネーブル信号の活性化中に複数個の電流駆動能力制御信号に応答して前記ゲートイネーブル信号を選択的に前記基準電圧レベルに活性化させる基準電圧分配器、及び前記出力端の負荷量を感知して前記出力ドライバーの電流駆動能力を制御するための前記電流駆動能力制御信号を発生する電流制御回路を具備する半導体メモリ装置の基準電圧レギュレータにおいて、前記基準電圧を発生して前記基準電圧分配器に供給する基準電圧発生器と、前記基準電圧の降下を補償するために、前記出力イネーブル信号に応答して、所定の時間の間、前記基準電圧発生器の出力端に電流を供給する基準電圧補償器とを具備することを特徴とする基準電圧レギュレータが提供される。
【００１１】
好ましくは、前記基準電圧補償器は、前記出力イネーブル信号の活性化に応答して、前記所定の時間の間、パルス信号を発生する自動パルス発生器、及び前記自動パルス発生器の出力信号に応答して前記基準電圧発生器の出力端に電流を供給する電流供給手段を具備する。
【００１２】
さらに、好ましくは、前記基準電圧補償器は、各々、前記複数の電流駆動能力制御信号のうち対応する電流駆動能力制御信号が活性化されている間に、前記出力イネーブル信号の活性化に応答して、前記所定の時間の間、パルスを発生する複数個の自動パルス発生器と、各々対応する自動パルス発生器の出力信号に応答して前記基準電圧発生器の出力端に電流を供給する複数個の電流供給手段とを具備する。
【００１３】
前記他の目的を達成するために、本発明により、複数個のゲートイネーブル信号の選択的な活性化に応答して、電流駆動能力が調整され、出力信号を受けて出力端に出力する出力ドライバーと、基準電圧を受けて出力イネーブル信号の活性化中に複数個の電流駆動能力制御信号に応答して前記ゲートイネーブル信号を選択的に前記基準電圧レベルに活性化させる基準電圧分配器と、前記出力端の負荷量を感知して前記出力ドライバーの電流駆動能力を制御するための前記複数の電流駆動能力制御信号を発生する電流制御回路と、前記基準電圧を発生して前記基準電圧分配器に供給する基準電圧発生器と、前記基準電圧の降下を補償するために、前記出力イネーブル信号に応答して、所定の時間の間、前記基準電圧発生器の出力端に電流を供給する基準電圧補償器とを具備することを特徴とする半導体メモリ装置が提供される。
【００１４】
好ましくは、前記基準電圧補償器は、前記出力イネーブル信号の活性化に応答して、前記所定の時間の間、パルス信号を発生する自動パルス発生器と、前記自動パルス発生器の出力信号に応答して前記基準電圧発生器の出力端に電流を供給する電流供給手段とを具備する。
【００１５】
さらに、好ましくは、前記基準電圧補償器は、各々、前記複数の電流駆動能力制御信号のうち対応する電流駆動能力制御信号が活性化されている間に、前記出力イネーブル信号の活性化に応答して、前記所定の時間の間、パルスを発生する複数個の自動パルス発生器と、各々、対応する自動パルス発生器の出力信号に応答して前記基準電圧発生器の出力端に電流を供給する複数個の電流供給手段とを具備する。
【００１６】
したがって、本発明の基準電圧レギュレータによれば、前記基準電圧補償器を具備することにより、前記基準電圧発生器の容量を大きくすることなく前記基準電圧の降下を短時間で補償することができる。
【００１７】
さらに、本発明のラムバスＤＲＡＭでは、前記基準電圧補償器により前記基準電圧の降下を短時間で補償することができるので、前記ゲートイネーブル信号が迅速に前記基準電圧レベルに安定化される。その結果、出力動作の速度が低下したり誤動作が生じたりすることを防止できる。
【００１８】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するために、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照されたい。
【００１９】
以下、添付した図面に基づき、本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。図中、同一の構成要素には同一の参照符号が付されている。
【００２０】
図２に示すように、本発明の望ましい実施形態によるラムバスＤＲＡＭは、出力ドライバー２１、基準電圧分配器２２、基準電圧レギュレータ２３、及び電流制御回路２４を具備する。
【００２１】
出力ドライバー２１は、複数個のゲートイネーブル信号Ｅｎｖｇ＜６：０＞の選択的な活性化に応答して電流駆動能力が調整され、出力信号ｑ，ｑｌを受けて出力端２５、すなわち、出力パッドに出力する。出力信号ｑ，ｑｌは、メモリセルアレイ（図示せず）から読み出されたデータが出力マルチプレクサ（図示せず）でマルチプレックスされて出力される信号であり、出力信号ｑと出力信号ｑｌとの間には所定の遅延がある。
【００２２】
基準電圧分配器２２は、基準電圧Ｖｇａｔｅを受けて出力イネーブル信号Ｖｇｅｎの活性化中に複数個の電流駆動能力制御信号Ｉｃｔｌ＜６：０＞に応答してゲートイネーブル信号Ｅｎｖｇ＜６：０＞を選択的に基準電圧Ｖｇａｔｅレベルに活性化させる。電流制御回路２４は、出力端２５の負荷量を感知して、出力ドライバー２１の電流駆動能力を制御するための電流駆動能力制御信号Ｉｃｔｌ＜６：０＞を発生させる。
【００２３】
基準電圧レギュレータ２３は、基準電圧発生器２３ａ及び基準電圧補償器２３ｂを含む。基準電圧発生器２３ａは、製造工程、電源電圧、温度に無関係に一定の基準電圧Ｖｇａｔｅを発生して基準電圧分配器２２に供給する。基準電圧Ｖｇａｔｅは、出力ドライバー２１が常時飽和領域で動作できるようにするための電圧であって、約１．４Ｖである。
【００２４】
一方、前述のように、ラムバスＤＲＡＭでは、ゲートイネーブル信号Ｅｎｖｇ＜６：０＞が多数個の出力ドライバーに共通に印加されるため、ゲートイネーブル信号Ｅｎｖｇ＜６：０＞を伝えるラインの長さが極めて長い。また、図３に示されたように、ゲートイネーブル信号Ｅｎｖｇ＜６：０＞を伝えるラインには、プルダウン回路３１〜４１の第１のＮＭＯＳトランジスタＮ１，Ｎ３，．．．Ｎ２１のカップリング量を調節してゲートイネーブル信号Ｅｎｖｇ＜６：０＞を安定的に維持するために、カップリングキャパシタＣ０〜Ｃ６が接続される。
【００２５】
したがって、ゲートイネーブル信号Ｅｎｖｇ＜６：０＞を伝えるラインの負荷が極めて大きく、これによりゲートイネーブル信号Ｅｎｖｇ＜６：０＞を伝えるラインを基準電圧Ｖｇａｔｅレベルに活性化させる際に多くの電荷が消耗される。これにより基準電圧Ｖｇａｔｅの降下が生じ、その結果、ゲートイネーブル信号Ｅｎｖｇ＜６：０＞を伝えるラインを基準電圧Ｖｇａｔｅレベルに安定化させるために長時間を要する。
【００２６】
したがって、本発明の望ましい実施形態によるラムバスＤＲＡＭの基準電圧レギュレータ２３は、基準電圧Ｖｇａｔｅを発生する基準電圧発生器２３ａだけでなく、基準電圧Ｖｇａｔｅの降下を補償するために、出力イネーブル信号Ｖｇｅｎに応答して、所定の時間の間、前記基準電圧発生器２３ａの出力端Ｎに電流を供給する基準電圧補償器２３ｂを具備する。
【００２７】
以下、本発明の構成及び動作への理解を助けるために、各要素の構成及び動作について説明する。
【００２８】
図３は、図２の出力ドライバー２１の回路図である。図３に示すように、出力ドライバー２１は、出力端２５と接地電圧ＶＳＳとの間に並列接続された複数個のプルダウン回路３１〜４１を含む。
【００２９】
プルダウン回路３１〜４１は、各々、出力端２５と接地電圧ＶＳＳとの間に直列接続される２個のＮＭＯＳトランジスタ、すなわち、第１ＮＭＯＳトランジスタＮ１，Ｎ３，．．．，Ｎ２１及び第２ＮＭＯＳトランジスタＮ２，Ｎ４，．．．，Ｎ２２で構成される。プルダウン回路３１〜４１は、電流駆動能力が相異なるように設計される。第１ＮＭＯＳトランジスタのゲートにはゲートイネーブル信号Ｅｎｖｇ＜６：０＞のうちいずれか一つが印加され、第２ＮＭＯＳトランジスタのゲートには出力信号ｑ，ｑｌのうちいずれか一つが印加される。
【００３０】
また、プルダウン回路３１〜４１の第１ＮＭＯＳトランジスタＮ１，Ｎ３，．．．，Ｎ２１のカップリング量を調節して前記ゲートイネーブル信号Ｅｎｖｇ＜６：０＞を安定的に維持させるため、ゲートイネーブル信号Ｅｎｖｇ＜６：０＞を伝えるラインにカップリングキャパシタＣ０〜Ｃ６が接続されている。
【００３１】
したがって、出力ドライバー２１では、ゲートイネーブル信号Ｅｎｖｇ＜６：０＞の選択的な活性化に応答してプルダウン回路３１〜４１が選択的に動作される。すなわち、出力ドライバー２１は、ゲートイネーブル信号Ｅｎｖｇ＜６：０＞の選択的な活性化によって電流駆動能力が調整される。
【００３２】
図４は、図２の基準電圧分配器２２の回路図である。図４に示すように、基準電圧分配器２２は、複数個のＮＡＮＤゲートＮＤ３０〜ＮＤ３６及び前記基準電圧Ｖｇａｔｅを電源電圧として使用する複数個のインバータＩ３０〜Ｉ３６を具備する。
【００３３】
ＮＡＮＤゲートＮＤ３０〜ＮＤ３６は、各々電流駆動能力制御信号Ｉｃｔｌ＜６：０＞のうち対応する電流駆動能力制御信号及び出力イネーブル信号Ｖｇｅｎを受けてＮＡＮＤ演算を行なう。インバータＩ３０〜Ｉ３６は各々対応するＮＡＮＤゲートの出力が論理"ロー"の状態の時にゲートイネーブル信号Ｅｎｖｇ＜６：０＞のうち対応するゲートイネーブル信号を基準電圧Ｖｇａｔｅレベルに活性化させる。
【００３４】
具体的に、例えば、出力イネーブル信号Ｖｇｅｎが論理"ハイ"に活性化中に電流駆動能力制御信号Ｉｃｔｌ３のみが論理"ハイ"であり、残りの電流駆動能力制御信号がいずれも論理"ロー"の場合、ＮＡＮＤゲートＮＤ３３の出力のみが論理"ロー"となる。これにより、インバータＩ３３の出力、すなわち、ゲートイネーブル信号Ｅｎｖｇ３のみが基準電圧Ｖｇａｔｅレベルに活性化され、残りのゲートイネーブル信号は論理"ロー"に非活性化される。これにより、図３のプルダウン回路３１〜４１のうちプルダウン回路３４、３８のみが動作することになる。
【００３５】
図５は、図２の電流制御回路２４の回路図である。図５に示すように、電流制御回路２４は、第１及び第２伝送部５１及び５３、抵抗Ｒ１及びＲ２で構成される電圧分配器、比較器５５、電流制御カウンター／レジスター５７を具備する。
【００３６】
第１伝送部５１は、所定の制御信号Ｃに応答して第１パッド５９の電圧ＶＯＨを伝送し、第２伝送部５３は、所定の制御信号Ｃに応答して第２パッド２５の電圧ＶＯＬを伝送する。第２パッド２５は、図２及び図３の出力端２５に該当する。抵抗Ｒ１、Ｒ２で構成される電圧分配器は、第１伝送部５１の出力と第２伝送部５３の出力との間の電圧を分配して分配電圧Ｖｃｍｐを出力する。比較器５５は、分配電圧Ｖｃｍｐと基準電圧Ｖｒｅｆとを比較する。電流制御カウンター／レジスター５７は、比較器５５の出力に応答して出力ドライバー２１の電流駆動能力を制御するための電流駆動能力制御信号Ｉｃｔｌ＜６：０＞を発生する。
【００３７】
図６は、図２の基準電圧補償器２３ｂの第１構成例を示す回路図である。図６に示すように、第１構成例による基準電圧補償器は、自動パルス発生器６０及び電流供給手段Ｐ４０を具備する。
【００３８】
自動パルス発生器６０は、出力イネーブル信号Ｖｇｅｎの活性化に応答して、所定の時間の間、論理"ロー"のパルス信号ＰＳを発生する。電流供給手段Ｐ４０は、自動パルス発生器６０の出力信号ＰＳに応答して図２の基準電圧発生器２３ａの出力端Ｎに電流を供給する。
【００３９】
自動パルス発生器６０は、出力イネーブル信号Ｖｇｅｎを遅延させ、かつ反転させる反転遅延器６１、及び出力イネーブル信号Ｖｇｅｎと反転遅延器６１の出力信号との論理積を演算し、その結果を反転させて論理"ロー"のパルス信号ＰＳを発生する反転論理積手段ＮＤ４０を含んでなる。ここで、反転遅延器６１は、直列接続された奇数個のインバータＩ４０〜Ｉ４４で構成され、反転論理積手段ＮＤ４０は、ＮＡＮＤゲートで構成される。
【００４０】
電流供給手段Ｐ４０は、ソースに電源電圧ＶＤＤが印加され、ゲートに自動パルス発生器６０の出力信号、すなわち、パルス信号ＰＳが印加され、ドレインが基準電圧発生器２３ａの出力端Ｎに接続されるＰＭＯＳトランジスタで構成される。電源電圧ＶＤＤは、例えば、ラムバスＤＲＡＭの外部から印加される外部電源電圧、前記外部電源電圧を受けて内部で発生される内部電源電圧、前記外部電源電圧よりも高い昇圧電圧のうちいずれか一つとすることができる。
【００４１】
したがって、第１構成例による基準電圧補償器は、出力イネーブル信号Ｖｇｅｎが論理"ハイ"に活性化される時に発生されるパルス信号ＰＳのパルス区間中に電流供給手段Ｐ４０を介して基準電圧発生器２３ａの出力端Ｎに一定の電流を供給する。
【００４２】
図７は、図２の基準電圧補償器２３ｂの第２構成例を示す回路図である。図７に示すように、第２構成例による基準電圧補償器は、複数個の自動パルス発生器７０〜７６及び複数個の電流供給手段Ｐ５０〜Ｐ５６を具備する。
【００４３】
自動パルス発生器７０〜７６の各々は、電流駆動能力制御信号Ｉｃｔｌ＜６：０＞のうち対応する電流駆動能力制御信号が活性化されている間に出力イネーブル信号Ｖｇｅｎの活性化に応答して、所定の時間の間、論理"ロー"のパルス信号を発生する。電流供給手段Ｐ５０〜Ｐ５６の各々は、対応する自動パルス発生器の出力信号に応答して基準電圧発生器２３ａの出力端Ｎに電流を供給する。
【００４４】
各々の自動パルス発生器７０〜７６は、出力イネーブル信号Ｖｇｅｎを遅延させると共に反転させる反転遅延器５１、及び電流駆動能力制御信号Ｉｃｔｌ＜６：０＞のうち対応する電流駆動能力制御信号、出力イネーブル信号Ｖｇｅｎ、及び反転遅延器５１の出力信号の論理積を演算し、その結果を反転させてパルス信号を発生する反転論理積手段ＮＤ５０，．．．，ＮＤ５６を含んでなる。図７に示されたように、一つの反転遅延器５１を複数個の自動パルス発生器７０〜７６に共通して使用することができる。ここで、反転遅延器５１は、直列接続された奇数個のインバータＩ５０〜Ｉ５４で構成され、反転論理積手段ＮＤ５０，．．．，ＮＤ５６はＮＡＮＤゲートで構成される。
【００４５】
各々の電流供給手段Ｐ５０〜Ｐ５６は、ソースに電源電圧ＶＤＤが印加され、ゲートに対応する自動パルス発生器の出力信号が印加され、ドレインが基準電圧発生器２３ａの出力端Ｎに接続されるＰＭＯＳトランジスタで構成される。電流供給手段Ｐ５０〜Ｐ５６は、第１構成例の電流供給手段Ｐ４０よりも小さい電流供給能力を有するように構成される。電源電圧ＶＤＤは、例えば、ラムバスＤＲＡＭの外部から印加される外部電源電圧、外部電源電圧を受けて内部で発生される内部電源電圧、前記外部電源電圧よりも高い昇圧電圧のうちいずれか一つとすることができる。
【００４６】
したがって、第２構成例による基準電圧補償器では、電流駆動能力制御信号Ｉｃｔｌ＜６：０＞のうち論理"ハイ"に活性化されるものに対応する自動パルス発生器及び電流供給手段のみが動作することになる。具体的には、例えば、電流駆動能力制御信号Ｉｃｔｌ＜６：０＞のうち電流駆動能力制御信号Ｉｃｔｌ３のみが論理"ハイ"である場合、図４に示されたように、ゲートイネーブル信号Ｅｎｖｇ３のみが基準電圧Ｖｇａｔｅレベルに活性化される。したがって、不要な電流消耗を減らすために、この場合には自動パルス発生器７３のみが動作され、これにより電流供給手段Ｐ５３が自動パルス発生器７３の出力信号に応答して基準電圧発生器２３ａの出力端Ｎに電流を供給することになる。
【００４７】
したがって、第２構成例による基準電圧補償器では、電流駆動能力制御信号Ｉｃｔｌ＜６：０＞により必要な量の電流のみが基準電圧発生器２３ａの出力端Ｎに供給されるので、電流消耗を低減することができる。
【００４８】
以上述べたように、本発明の望ましい実施形態による基準電圧レギュレータによれば、基準電圧補償器２３ｂを具備することにより、基準電圧発生器２３ａの容量を増やすことなく、基準電圧Ｖｇａｔｅの降下を短時間で補償することができる長所がある。
【００４９】
さらに、本発明の望ましい実施形態によるラムバスＤＲＡＭによれば、基準電圧補償器２３ｂにより基準電圧Ｖｇａｔｅの降下を短時間で補償することができるので、ゲートイネーブル信号Ｅｎｖｇ＜６：０＞が迅速に基準電圧Ｖｇａｔｅレベルに安定化される。これにより、出力動作の速度が低下したり誤動作が生じたりすることが防止される。
【００５０】
本発明は、図面に示された実施形態を参考として説明されたが、これは単なる例示的なものに過ぎず、本技術分野の通常の知識を有した者であれば、この実施形態の各種の変形及び均等な他の構成を実施することができる。よって、本発明の保護範囲は、特許請求の範囲に記載された技術的思想に基づいて定められるべきである。
【００５１】
【発明の効果】
本発明によれば、例えば、基準電圧発生器の容量を大きくすることなく基準電圧の降下を短時間で補償することができる。
【００５２】
また、本発明によれば、例えば、基準電圧の低下に起因する動作速度の低下や誤動作を防止することができる。
【図面の簡単な説明】
【図１】従来のラムバスＤＲＡＭにおける出力ドライバー制御スキームを示すブロック図である。
【図２】本発明の望ましい実施形態によるラムバスＤＲＡＭの出力ドライバー制御スキームを示すブロック図である。
【図３】図２の出力ドライバーの回路図である。
【図４】図２の基準電圧分配器の回路図である。
【図５】図２の電流制御回路の回路図である。
【図６】図２の基準電圧補償器の第１構成例を示す回路図である。
【図７】図２の基準電圧補償器の第２構成例を示す回路図である。
【符号の説明】
２３  基準電圧レギュレータ
２５  出力端
Ｖｇａｔｅ  基準電圧
Ｎ  基準電圧発生器の出力端
Ｖｇｅｎ  出力イネーブル信号
Ｅｎｖｇ＜６：０＞  ゲートイネーブル信号
Ｉｃｔｌ＜６：０＞  電流駆動能力制御信号
ｑ、ｑｌ  出力信号
【図１】
0003793002.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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