(57)【特許請求の範囲】
【請求項１】
電子回路の電流消費を低減する方法であって、
該電子回路は、該電子回路を試験する第１の試験モジュールおよび第２の試験モジュールを少なくとも有しており、該第１の試験モジュールおよび該第２の試験モジュールのそれぞれは、少なくとも１つの復号器と少なくとも１つの試験機能ブロックとを有しており、
該方法は、
該第１の試験モジュールの該復号器を用いて、該電子回路の少なくとも１つの線および該電子回路の接続からなる群から選択された第１の素子に該第１の試験モジュールを接続することと、
該第２の試験モジュールの該復号器を用いて、該電子回路の少なくとも１つの線および該電子回路の接続からなる群から選択された第２の素子に該第２の試験モジュールを接続することと、
該第１の試験モジュールおよび該第２の試験モジュールのそれぞれに印加される試験制御信号を生成することであって、該試験制御信号は、該電子回路の動作モードにおいてスイッチング電流が該第１の試験モジュールおよび該第２の試験モジュールにおいて防止されるように、該電子回路の該第１の素子から該第１の試験モジュールを少なくとも部分的に分離するように用いられ、かつ、該電子回路の該第２の素子から該第２の試験モジュールを少なくとも部分的に分離するように用いられる、ことと
を包含する、方法。
【請求項２】
前記電子回路の試験モードにおいて前記試験制御信号を活性化することと、
該電子回路の前記動作モードにおいて該試験制御信号を不活性化することと
を包含する、請求項１に記載の方法。
【請求項３】
試験モードを決定するために、モード信号復号器を用いて、供給された複数のモード信号を復号化することと、
該複数のモード信号から前記試験制御信号を生成することと
を包含する、請求項１に記載の方法。
【請求項４】
前記複数のモード信号の所定の組み合わせにより、前記試験制御信号を生成することを包含する、請求項３に記載の方法。
【請求項５】
ＪＥＤＥＣ規格によって排除されるビットの組み合わせを前記所定の組み合わせとして用いることと、
モード設定アドレスのビット７およびビット８からなる「１１」と該モード設定アドレスのビット７およびビット８からなる「１０」とからなる群から選択されたビットの組み合わせから該所定の組み合わせを取得することと
を包含する、請求項４に記載の方法。
【請求項６】
前記試験制御信号を形成する出力信号を有するフリップフロップを提供することと、
制御パルスを用いて、該フリップフロップに前記所定の組み合わせを格納することと
を包含する、請求項５に記載の方法。
【請求項７】
試験モードにおいて前記電子回路を試験するように前記第１の試験モジュールの前記試験機能ブロックを構成することと、
前記動作モードにおいて、前記第１の素子から該第１の試験モジュールの該試験機能ブロックを分離することと
を包含する、請求項１に記載の方法。
【請求項８】
前記電子回路に対する刺激信号を生成するように前記第１の試験モジュールの前記試験機能ブロックを構成することを包含する、請求項７に記載の方法。
【請求項９】
電子回路の電流消費を低減する装置であって、
該装置は、
少なくとも第１の試験モジュールおよび第２の試験モジュールと、
第１のデバイスと、
第２のデバイスと、
第３のデバイスと
を備え、
該第１の試験モジュールおよび該第２の試験モジュールは、該電子回路を試験するためのものであり、該第１の試験モジュールおよび該第２の試験モジュールのそれぞれは、少なくとも１つの復号器と少なくとも１つの試験機能ブロックとを有しており、該第１の試験モジュールの該復号器は、該電子回路の少なくとも１つの線および該電子回路の接続からなる群から選択された第１の素子に該第１の試験モジュールを接続し、該第２の試験モジュールの該復号器は、該電子回路の少なくとも１つの線および該電子回路の接続からなる群から選択された第２の素子に該第２の試験モジュールを接続し、
該第１のデバイスは、該第１の素子から該第１の試験モジュールを分離し、
該第２のデバイスは、該第２の素子から該第２の試験モジュールを分離し、
該第３のデバイスは、該第１のデバイスおよび該第２のデバイスのそれぞれに印加される試験制御信号を生成することにより、該第１のデバイスに該第１の素子から該第１の試験モジュールを分離させ、かつ、該第２のデバイスに該第２の素子から該第２の試験モジュールを分離させる、装置。
【請求項１０】
前記第１のデバイスおよび前記第２のデバイスのそれぞれは、スイッチオフされ得るゲートを含む、請求項９に記載の装置。
【請求項１１】
前記ゲートは、インバータおよび伝送ゲートからなる群から選択される、請求項１０に記載の装置。
【請求項１２】
前記第１のデバイスは、前記第１の試験モジュールの前記機能ブロックと前記第１の素子との間に接続されており、前記第２のデバイスは、前記第２の試験モジュールの前記機能ブロックと前記第２の素子との間に接続されている、請求項９に記載の装置。
【請求項１３】
前記第３のデバイスは、供給されたアドレス試験制御信号を用いて、前記試験制御信号を生成するように設計された制御信号復号器を含む、請求項９に記載の装置。
【請求項１４】
前記第１の試験モジュールと前記第２の試験モジュールと前記第１のデバイスと前記第２のデバイスと前記第３のデバイスとは、集積回路上に実装されている、請求項９に記載の装置。
【請求項１５】
前記第１の試験モジュールと前記第２の試験モジュールと前記第１のデバイスと前記第２のデバイスと前記第３のデバイスとは、ダイナミックメモリデバイス上に実装されている、請求項９に記載の装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子回路の電流消費を低減する方法およびデバイスに関する。
【０００２】
【従来の技術】
今日、複雑な電子回路は、通常、試験回路を有する。このような試験回路は、ほぼすべての集積回路上に提供されるようになっている。例えば、ダイナミックメモリデバイス（ＤＲＡＭ）は、例えば、論理回路およびメモリ回路等の、メモリデバイス上に含まれる回路の機能性を点検するための試験回路を有する。このような試験回路は、電子回路の特定の試験モードで活性化され、回路ノードを刺激する。さらなる回路ノードにおいて、その後、刺激（Ｓｔｉｍｕｌａｔｉｏｎ）によって取得された出力信号が試験される。
【０００３】
ダイナミックメモリデバイスは、通常、特定の製作工程の後に試験される。その際、通常、ダイナミックメモリデバイスの各集積化工程の後に試験が行なわれる。例えば、いわゆるウェハレベルで、ダイナミックメモリデバイスに用いるウェハを製造した後、ハウジングに組み込みされた後、およびメモリモジュール上にマウントした後に試験される。これらの試験の枠内で、全くの機能試験だけが実施されるのではなく、例えば、メモリデバイスの機能の温度依存性といったパラメータウィンドも決定される。さらに、これらの試験によって確認された欠陥のある回路部分は、冗長回路素子と置き換えられる。最終的に、ダイナミックメモリデバイスの電気的パラメータ試験による変化がさらにヒューズによって補償され得る。
【０００４】
特に、この広範な試験が原因で、部分的にかなり複雑な試験回路が必要とされる。この試験回路は、通常、後から、例えば、パーソナルコンピュータまたは携帯電話等、完成した装置において電子回路を使用する際には、もはや必要とされない。従って、集積回路上に存在する試験回路に基づく費用を低く抑えるために、電子回路によっても通常の動作（動作モード）で利用される端子および線が試験動作または試験モードで利用される。
【０００５】
多くの場合、例えば、集積回路の特定のパッドが試験信号用の試験モードで用いられる。これに対して、他の信号用、それどころか電圧供給のために、これらのパッドが動作モードで提供される。換言すると、試験回路は、通常、少なくとも部分的に、電子回路の動作モードでも同様に用いられる電子回路の端子、特にパッドおよび／または線と接続される。これによって、通常の動作で電子回路に負荷をかけ、特に、容量性負荷を形成する。その結果、電子回路の電流消費は増大する。
【０００６】
試験回路によって形成された容量性負荷は、例えば、ＪＥＤＥＣ（ｊｏｉｎｔＥｌｅｃｔｒｏｎｉｃ  Ｄｅｖｉｃｅｓ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）によってＩＤＤ２Ｎと規定される電流消費を用いて決定され得る。この電流消費を測定するために、ダイナミックメモリデバイスは、いわゆるバンクアイドル（Ｂａｎｋ−Ｉｄｌｅ）状態、すなわち、メモリの静止状態に置き換えられる。コマンド端子およびアドレス指定において、信号状態の変化を伴う入力信号が存在する。メモリデバイス上のアドレス線が、一連の試験回路と接続されることによって、バンクアイドル状態にもかかわらず、入力信号を用いない場合、および試験回路を用いない場合よりも高い電流ＩＤＤ２Ｎが、少なくとも部分的に活性化された試験回路を通って流れる。
【０００７】
通常の動作モードで試験回路が活性化することを回避するために、電子回路のモードは、これまで、特定のモードのレジスタセットを用いて符号化されてきた。これによって、試験回路の少なくともいくつかのモジュールは、通常の動作モードで不活性化される。しかしながら、符号化するためには、例えば、メモリデバイスのアドレスバスと直接的に接続される符号器が必要とされる。従って、試験回路は、アドレスバスの測定可能な容量性負荷、およびこれによって上昇した電流ＩＤＤ２Ｎと接続される。
【０００８】
図３において、例えば、従来技術から公知の、電子回路のバス１８に接続される、電子回路用の試験回路１０が図示される。試験回路１０とアドレスバス１８との間は、サブバス１６を介して接続される。なぜなら、電子回路のモードを復号化するために若干のアドレスビットのみが必要とされるからである。
【０００９】
サブバス１６には、試験回路１０の試験モード符号器１２が接続され、この試験モード符号器は、バス１８を介して伝送される試験制御信号を用いて、電子回路のモードを連続的に復号化する。復号化されたモードにおいて、試験モード符号器１２は、いわゆる試験モード制御信号１４を、試験回路１０のさらなる（図示されない）モジュールに転送する。この試験モード制御信号１４に依存して、電子回路を試験するためのモジュールは、活性化され得る。しかしながら、電子回路の通常の動作状態で、試験モード符号器１２によって電流消費は増大する。
【００１０】
図４において、試験回路１０の構成がより詳細に示される。サブバス１６には、試験回路１０の機能ブロック２０のインバータ２２が接続される。インバータ２２には、さらなるインバータ２４およびスイッチオフが可能なインバータが下流接続される。スイッチオフが可能なインバータは、試験モード制御信号１４（図３を参照）を用いてスイッチオフされ得る。これによって、さらなる試験回路の機能ブロック２６がアドレスバス１８から電気的に分離される。サブバス１６、従って第１のインバータ２２の入力容量は、アドレスバス１８の負荷である。このアドレスバスは、これに下流接続されたさらなるゲートを駆動するために、対応して寸法調整されなければならないので、このアドレスバスの入力容量は、通常、かなり大きい。このゲートに、電子回路の通常の動作状態で、比較的大きい電流が流れる。しかしながら、重要な試験回路の機能ブロック２６をアドレスバス１８から電気的に分離するにもかかわらず、例えば、そのような試験回路を有しない電子回路と比較して、電流消費は、依然として高い。
【００１１】
【特許文献１】
独国特許第４１０７１７２号明細書
【００１２】
【非特許文献１】
ＪＥＤＥＣ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｓｓｏｃｉａｔｉｏｎ：Ｄｏｕｂｌｅ  Ｄａｔａ  ｒａｔｅ（ＤＤＲ）ＳＤＲＡＭＳｐｅｃｉｆｉｃａｔｉｏｎ．ＪＥＤＥＣ  Ｓｔａｎｄａｒｄ  Ｎｏ．７９，Ａｒｌｉｎｇｔｏｎ，Ｊｕｎｉ  ２０００，ｐ．１−１０
【００１３】
【非特許文献２】
Ｔｉｅｔｚｅ，Ｕ、Ｓｃｈｅｎｋ著、Ｈａｌｂｌｅｉｔｅｒｓｃｈａｌｔｕｎｇｓｔｅｃｈｎｉｃｋ．８，Ｂｅｒｌｉｎ：１９８６，ｐ．２１５
【００１４】
【発明が解決しようとする課題】
従って、本発明は、電子回路を試験する試験モジュールに起因する電子回路の動作時の電流消費を低減する方法およびデバイスを提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明は、電子回路の電流消費を低減する方法であって、上記電子回路は、少なくとも２つの試験モジュール（３０）を有し、上記２つの試験モジュールは、電子回路を試験するために提供され、該少なくとも２つの試験モジュールのそれぞれは少なくとも１つの復号器および少なくとも１つの試験機能ブロックを有し、
上記試験モジュールは、上記復号器を介して、上記電子回路（３８）の少なくとも１つの線（４０）および／または１つの端子と、それぞれ接続され、グローバルな試験制御信号（３４）が生成され、上記グローバルな試験制御信号を用いて、上記少なくとも２つの試験モジュール（３０）は、上記電子回路の動作モードで、少なくとも部分的に、上記線（４０）または上記端子から電気的に分離され、少なくとも２つの上記試験モジュールにおいてスイッチング電流が回避され、これにより、上記目的が達成される。
【００１６】
上記試験制御信号（３４）は、上記電子回路の試験モードで活性化され、動作モードで不活性化されることを特徴とする。
【００１７】
復号器（５０、５２、５５、５８、６０、７４、７６、７８）は、供給されたモード信号（４２、４４、４６、４８）を復号化し、試験モードを決定し、そこから上記試験制御信号（３４）を生成することを特徴とする。
【００１８】
上記試験制御信号（３４）は、上記モード信号の所与の組合せによって生成されることを特徴とする。
【００１９】
上記所与の組合せは、モード設定アドレスのビット７および８の、ＪＥＤＥＣ仕様に含まれないビットの組合せ「１１」または「１０」であることを特徴とする。
【００２０】
上記所与の組合せは、制御パルス（４８）によってフリップフロップ（５８、６０）に格納され、上記フリップフロップの出力信号は、試験制御信号（３４）であることを特徴とする。
【００２１】
試験モードで上記電子回路を試験する、少なくとも１つの上記試験モジュール（３０）の、少なくとも１つの試験機能ブロック（３６）は、特に、電子回路用の刺激信号を生成し、動作モードで、少なくとも１つの線（３８、４０）または少なくとも１つの端子から電気的に分離されることを特徴とする。
【００２２】
本発明は、電子回路の電流消費を低減するデバイスであって、上記電子回路は、少なくとも２つの試験モジュール（３０）を有し、上記２つの試験モジュールは、電子回路を試験するために提供され、少なくとも１つの復号器および少なくとも１つの試験機能ブロックをそれぞれ有し、上記試験モジュールのそれぞれは、上記復号器を介して、上記電子回路（３８）の少なくとも１つの線（４０）および／または１つの端子に接続され、少なくとも１つの上記線（３８、４０）および／または少なくとも１つの上記端子から上記試験モジュール（３０）を電気的に分離する第１の手段（３２）が提供され、上記第１の手段（３２）は、少なくとも１つの試験制御信号（３４）によって駆動され、上記試験制御信号は、第２の手段（５０、５２、５５、５８、６０、７４、７６、７８）によって生成され、これにより上記目的が達成される。
【００２３】
上記第１の手段（３２）は、スイッチオフ可能なゲート、特にインバータまたは伝送ゲートを備えることを特徴とする。
【００２４】
上記第１の手段（３２）は、上記試験モジュール（３０）の少なくとも１つの機能ブロック（３６）と、少なくとも１つの上記線（３８、４０）および／または少なくとも１つの上記端子と接続されることを特徴とする。
【００２５】
上記第２の手段（５０、５２、５５、５８、６０、７４、７６、７８）は、復号器を備え、上記復号器は、上記試験制御信号（３４）を生成するために、供給されたアドレス試験制御信号（４４、４６）を用いて形成されることを特徴とする。
【００２６】
上記デバイスは、集積回路上、特に、ダイナミックメモリデバイス上でインプリメントされることを特徴とする。
【００２７】
この課題は、請求項１による特徴を有する電子回路の電流消費を低減する方法、および請求項８による特徴を有する、対応するデバイスによって解決される。本発明の好適な実施形態は、従属請求項から明らかになる。
【００２８】
本発明の重要な点は、試験するために提供された回路部分を、電子回路の線および／または端子に結合するために利用される試験制御信号の生成である。これによって、電子回路の「通常の」動作モードで（不活性化された試験制御信号の場合）電流消費が低減され、冒頭で述べられた、従来技術から公知の方法および回路技術の場合よりも少なくなる。試験制御信号は、例えば、集積回路上で、試験するために提供されたすべての回路部分を結合するためにグローバルに利用され得る。これらの回路部分は、例えば、復号器、または試験回路の機能ブロック全体であり得る。不活性化された試験制御信号の場合、すなわち、通常の動作状態で、これらの回路部分は、電子回路の線および／または端子から電気的に分離される。電気的分離によって、電子回路、特に、上述の線および／または端子用の、試験するために提供された回路部分の容量性負荷は実質的に低減される。特に、試験するために提供された回路（試験回路、試験モジュール）におけるスイッチング電流は低減される。一方で、容量性負荷の低減が原因で、通常の動作状態で、例えば、試験モジュールにもかかわらず、非常にわずかな電流のみが流れ、他方、試験モジュールは、電気的に分離された状態で、すなわち通常の動作状態で、不活性であり、従って、試験モジュールにおけるスイッチング電流は実質的に低減される。
【００２９】
電子回路の試験モードで、試験制御信号が活性化される。換言すると、試験制御信号が活性化される場合、試験するために提供された回路部分は、電子回路の線および／または端子に結合される。これによって、試験モジュールは、電子回路を試験するために、少なくとも部分的に、電子回路の線および／または端子と接続される。これに対して、これらの回路部分は、試験制御信号が不活性化される場合、電気的に分離される。電子回路の動作モードで、試験モジュールを、少なくとも部分的に電気的に分離するために、さらに、試験制御信号が不活性化される。
【００３０】
試験制御信号は、復号器によって生成され得る。この復号器は、供給されたモード信号から試験モードを決定し、モード信号を復号化することによって試験制御信号を生成する。この復号器は、１度提供されるだけでよく、電流節約型回路技術で形成され得る。試験制御信号の生成を「集中化」することによって、回路部分が節約され得、電流消費もまた低下する。
【００３１】
好適には、試験制御信号は、モード信号の所定の組合せによって生成される。モード信号を用いて、電子回路の種々のモードが設定される。これらのモードは、例えば、種々の試験モードおよび動作モードであり得る。
【００３２】
特に好適な実施形態において、所定の組合せは、ＪＥＤＥＣ仕様に含まれない、モード設定アドレスのビット７および８のビットの組合せ「１１」または「１０」である。ＪＥＤＥＣ仕様において、モード設定アドレスの種々のビットの組合せがすでに与えられている。しかしながら、これは、ビット７および８のビットの組合せ「１１」および「１０」には当てはまらない。従って、これらは、ＪＥＤＥＣ仕様によって、まだ割当てられていないビットの組合せが、理想的にも、試験制御信号を生成するために用いられ得る。
【００３３】
本方法の、現在、好適な実施形態において、所与の組合せは、制御パルスによって、フリップフロップに格納される。このフリップフロップの出力信号は試験制御信号である。フリップフロップにおいて、決定された組合せは、通常、試験モードが明示的に、すなわち、特にこのために提供された信号によって終了されるまで格納された状態でとどまる。
【００３４】
大抵の電子回路の場合、電子回路の試験モードの個々の部分を電気的に分離することのみが必要とされる。なぜなら、これらの部分のみが、電子回路の、少なくとも１つの線および／または端子と接続されるからである。従って、好適な実施形態において、少なくとも１つの試験モジュールの、少なくとも１つの試験機能ブロックが、動作モードで、少なくとも１つの線、または少なくとも１つの端子から電気的に分離される。試験機能ブロックは、試験モードで、基本的に、電子回路を試験するために利用される。この試験機能ブロックは、特に、電子回路用の刺激信号を生成する。
【００３５】
本発明は、さらに、少なくとも１つの試験モジュールを有する、電子回路の電流消費を低減するデバイスに関する。この試験モジュールは、電子回路を試験するために提供され、少なくとも、電子回路の１つの線および／または１つの端子と接続される。少なくとも１つの試験モジュールの、少なくとも１つの機能ブロックを、少なくとも１つの線および／または少なくとも１つの端子から電気的に分離するために、第１の手段が提供される。第１の手段は、第２の手段によって生成される、少なくとも１つの試験制御信号によって駆動される。
【００３６】
好適には、第１の手段は、スイッチオフ可能なゲート、特に、インバータまたは伝送ゲートを含む。このような素子は、単純に構成され、例えば、集積回路において、わずかなシリコン領域を必要とする。従って、このような素子は、特に電気的分離素子として用いるために適切である。
【００３７】
現在好適な実施形態において、第１の手段は、試験モジュールの少なくとも１つの機能ブロックと、少なくとも１つの線および／または少なくとも１つの端子との間に接続される。この第１の手段は、いわは、試験モジュールの機能ブロックを、電子回路の素子から切り離す。ここで、切り離すとは、特に、電気的分離と理解される。重要なのは、電気的分離によって電子回路の容量性負荷が低減され、スイッチオフされた状態で、次に続くゲートのスイッチング電流が回避される。従って、第１の手段は、好適には、最も大きい容量性負荷を生成する、少なくとも１つの線および／または少なくとも１つの端子から試験モードの部分を電気的に分離する。
【００３８】
第２の手段は、供給されたアドレス信号を用いて試験制御信号を生成するために形成された復号器を含み得る。復号器は、いわば、供給されたアドレス信号から、試験モードに対応する、特定のビットの組合せをフィルタリングする。簡単に言うと、復号器は、試験モードを決定し、試験制御信号を生成するために利用される。
【００３９】
好適には、デバイスは、集積回路上、特に、ダイナミックメモリデバイス上でインプリメントされる。
【００４０】
【発明の実施の形態】
本発明は、以下において、図面の図を用いて、詳細に説明される。
【００４１】
図３および図４を参照すると、参照符号が用いられている。以下において、等価な、特に機能的に等価な素子には同じ参照符号が用いられる。
【００４２】
図１において、電子回路（図示せず）のバス４０にサブバス３８を介して接続された試験モジュール３０が図示される。試験モジュール３０は、電子回路用の試験信号を生成するために利用される。典型的には、試験モジュール３０は、論理回路であり、試験パターンを形成するために形成される。この試験パターンを用いて、ダイナミックメモリデバイス、特に２５６ＭＢｉｔ−ＤＲＡＭの論理素子もまた試験され得る。
【００４３】
サブバス３８は、試験制御信号３４を用いてスイッチオフされ得るインバータ３２に供給される。正確には、個々のインバータ３２として図示されるインバータは、サブバス３８の複数の試験制御信号の線に対応する複数のインバータである。サブバス３８における信号線ごとに、スイッチオフ可能なインバータ３２が提供され、このインバータに、試験信号３４がそれぞれ供給される。スイッチオフ可能なインバータ３２の出力は、試験モジュール３０の機能ブロック３６と接続される。この試験モジュールは、試験モジュール制御信号４１を生成するために利用される。試験モジュール制御信号４１を用いて、試験モジュール３０のさらなる機能ブロック（図示されず）、およびダイナミックメモリデバイスの回路素子が駆動される。
【００４４】
スイッチオフ可能なインバータ３２によって、機能ブロック３６はサブバス３８から、従って、バス４０から電気的な分離が可能である。その結果、スイッチオフ可能なインバータ３２の入力容量は、サブバス３８の負荷である。これは、複合的機能ブロック３６の入力容量全体よりも、はるかに小さい容量である。さらに、機能ブロック３６において、スイッチング電流は生じない。これによって、試験モードでも、メモリデバイスの通常の動作モードでも、スイッチオフ可能なインバータ３２を用いずに機能ブロック３２に流れるよりも少ない電流が、サブバス３８を介してインバータ３２に流れる。このようなスイッチオフ可能なインバータ３２を用いて、ダイナミックメモリデバイス上で、すべての試験モジュールがチップ全体にわたって回路素子から電気的に分離される。この回路素子は、ダイナミックメモリデバイスの通常の動作モードでも利用される。この電気的分離によって、試験制御信号によって制御され、試験機能に提供された回路部分に基づいて、容量性負荷は通常の動作モードで低減される。
【００４５】
試験制御信号３４は、ダイナミックメモリデバイス上でグローバルに存在する。この信号は、ダイナミックメモリデバイス上に存在する、スイッチオフ可能な各インバータ３２に供給され、インバータは、メモリデバイスの通常の動作状態で機能ブロックを回路素子の試験モジュールから電気的に分離するために利用される。
【００４６】
図２において、試験制御信号３４を生成する回路が図示される。試験制御信号３４は、基本的に、メモリデバイスのアドレスバス４２からの２つのアドレスビットから導出される。アドレスビットは、アドレスビットＳＡ（７）４４およびアドレスビットＳＡ（８）４６である。回路は、ＳＡ（７）４４およびＳＡ（８）４６の両方のビットの組合せ「１０」から試験制御信号３４を復号化する。
【００４７】
これらの２つのアドレスビット４４および４６は、伝送ゲート５０またはトライステートインバータ５２にそれぞれ供給される。伝送ゲート５０またはトリステートインバータ５２は、いわゆるＭＲＳ（モードレジスタセット）パルス４８（モードレジスタ設定プラスとも呼ばれる）によって駆動される。ＭＲＳパルスが活性化されると、伝送ゲート５０およびトリステートインバータ５２はイネーブルされる。これによって、ＮＡＮＤゲート７６の３つの入力のうちの２つに、アドレスビット４４およびインバータ信号４６がつながれる。反転された信号４６は、第２の反転工程５５によって再度反転され、信号４４と一緒にＮＡＮＤゲート７４の入力につながれる。ＮＡＮＤゲート７４の出力信号は、ＡＮＤゲート７８を用いて、例えば、ＣＨＩＰＲＤＹ等のパワーアップシーケンスからの信号６６と結合される。この信号は、まず、論理値０であり、パワーアップシーケンスを通過した後、論理値１になる。これは、出力信号ＧＴＭＥ３４を論理値０に初期化するために利用される。ＡＮＤゲート７８から出力される信号を、ＮＡＮＤゲート７６の３つの入力のうちの１つと結合することによって、Ｒ＝１の場合、（例えば、初期化の際に）信号Ｓがグランドに設定される。ＮＡＮＤゲート７６および７８から結果として生じる信号ＲおよびＳは、セットリセットフリップフロップに伝導される。このセットリセットフリップフロップは、互いに接続されたＮＡＮＤゲート５８および６０によって形成される。
【００４８】
ＭＲＳパルスが存在しない場合、伝送ゲート５０およびトリステートインバータ５２は閉じられる。その代わりに、伝送ゲート５３および５４が開かれる。これらの伝送ゲートの入力は、静的に低レベルにある。これは、信号ＳおよびＲを論理値１にする。出力３４は、その後、予め規定された状態で保持される。
【００４９】
ＮＡＮＤゲート７４および７６は、復号器として利用され、以下の表による信号ＳおよびＲをＳＡ（７、８）のビットの組合せを生成する。信号Ｓが論理値０である場合、試験制御信号ＧＴＭＥ３４は活性化される（論理値１）。これに対して、信号Ｒが論理値０になる場合、ＧＴＭＥ３４は論理値０となる。ＳおよびＲの両方が論理値１にセットされると、ＧＴＭＥのこれまでの状態が保持される。その結果、下記のＧＴＭＥのプログラミング表は、ＳＡ（７、８）の機能として生じる。試験制御信号３４は、ＳＡ（７、８）＝（１、０）によって活性化される（論理値１）およびＳＡ（７、８）＝（１、１）によって元の値に戻される（論理値０）。
【００５０】
アドレスの組合せＳＡ（７、８）＝（１、１）は、ＪＥＤＥＣによって通常動作時には排除されるので、理想的にも、試験制御信号の活性化および不活性化のために適切である。
【００５１】
【表１】
0003782768.tif 000002
【００５２】
活性化された試験制御信号３４によって、ダイナミックメモリデバイス上に含まれる全てのスイッチオフ可能なインバータあるいは伝送ゲートまたはトリステートインバータが全て活性化される。これらは、試験制御信号３４によって制御される。これによって、ダイナミックメモリデバイス上の試験モジュールのすべての機能ブロックは、ダイナミックメモリデバイス上の線および／または端子に接続される。次に、メモリデバイスは試験される。
【００５３】
以下の表を用いて、メモリデバイス上で、グローバル試験モードエネーブル（ＧＴＭＥ）信号とも呼ばれる、試験制御信号３４の活性化および不活性化が図示される。
【００５４】
【表２】
0003782768.tif 000003
【００５５】
典型的な動作の場合、試験制御信号３４の活性化が行なわれる。この試験制御信号（３４）は、最初、論理値「０」であり、ＭＲＳパルス４８と、２つのアドレスビット４４および４６のビットの組合せ「１０」によって形成される試験モードに対応するコードとを用いて、ダイナミックメモリデバイス上でパワーアップシーケンスが終了した後に活性化される。ＭＲＳパルス４８が終了した後、試験制御信号３４は、まず、安定して活性化された状態で保持される。ＳＡ（７、８）＝（１、１）でのモードレジスタ設定は再び元の値に戻されるか、または不活性化される。
【００５６】
試験制御信号（３４）の不活性化は、以下の目的のために用いられ得る：
１．新しい試験モードのセットが回避される。
【００５７】
２．チップは、試験制御信号（３４）の不活性化の前に、試験状態にセットされ得る。この試験状態は、試験制御信号の不活性化の後も保持される。これは、試験モードを用いずに達成される（例えば、改変された内部電圧値等の）条件のもとで、電気的に分離された試験回路を用いて、実際的な電流測定（例えば、ＩＤＤ２Ｎ）を可能にする。
【００５８】
【発明の効果】
本発明によって、電子回路を試験する試験モジュールに起因する電子回路の動作時の電流消費を低減する方法およびデバイスを提供することが可能となる。
【図面の簡単な説明】
【図１】図１は、電子回路の電流消費を低減するための、本発明によるデバイスの実施例を示す図である。
【図２】図２は、試験モードを、電子回路の線から電気的に分離するための試験制御信号を生成する手段の第１の実施例を示す図である。
【図３】図３は、従来技術から開示された試験回路が電子回路のバスに接続することを示す図である。
【図４】図４は、従来技術にて開示された、試験モードの機能ブロックを電子回路のバスから電気的に分離することを示す図である。
【符号の説明】
１０  試験モジュール
１２  試験モード復号器
１４  試験モード制御信号
１６  サブバス
１８  アドレスバス
２０  機能ブロック
２２  インバータ
２４  インバータ
２６  試験回路機能ブロック
２８  スイッチオフ可能なインバータ
３０  試験モジュール
３２  スイッチオフ可能なインバータ
３４  試験制御信号
３６  機能ブロック
３８  サブバス
４０  バス
４１  試験モード制御信号
４２  アドレスバス
４４  アドレスビット  ＳＡ（７）
４６  アドレスビット  ＳＡ（８）
４８  ＭＲＳパルス
５０  伝送ゲート
５２  スイッチオフ可能なインバータ
５４  伝送ゲート
５５  インバータ
５８  ＮＡＮＤゲート
６０  ＮＡＮＤゲート
６６  パワーアップシーケンスからの信号
７４  ＮＡＮＤゲート
７６  ＮＡＮＤゲート
７８  ＡＮＤゲート
【図１】
0003782768.tif 000004
【図２】
0003782768.tif 000005
【図３】
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【図４】
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