(57)【特許請求の範囲】
【請求項１】
ソース、ドレーン、フローティングゲート、そしてコントロールゲートを持つ電気的に消去及びプログラムできるメモリセルと、前記メモリセルを覆う導電層とを具備したセルアレーと；
前記メモリセル中のアドレシングされる前記コントロールゲートに第１電圧を供給する手段と；
前記アドレシングされたメモリセルの前記コントロールゲートが前記第１電圧に充分に充電された後、前記導電層に第２電圧を供給する手段及び；
前記導電層に前記第２電圧が印加される場合には、前記コントロールゲートに前記第１電圧が印加されるのを遮断して前記コントロールゲートの電圧として前記第２電圧を乗圧させるための手段を含む電気的に消去及びプログラムできるフラッシュメモリ装置。
【請求項２】
前記第１電圧は、前記アドレシングされたメモリセルのプログラム時に印加される電圧レベルである電気的に消去及びプログラムできる請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記第２電圧は、前記第１電圧と同一レベルである電気的に消去及びプログラムできる請求項２に記載のフラッシュメモリ装置。
【請求項４】
ソース、ドレーン、フローティングゲート、そしてコントロールゲートを持つ電気的に消去及びプログラムできるメモリセルと、前記メモリセルを覆う導電層を具備したセルアレーと；
前記メモリセル中のアドレシングされるコントロールゲートに第１電圧を供給する手段と；
前記第１電圧が前記アドレシングされたセルのコントロールゲートに充分に充電された後、前記コントロールゲートをフローティングさせるための手段と；
前記第１電圧が前記アドレシングされたセルのコントロールゲートに充分に充電された後、前記導電層に第２電圧を供給する手段を含む電気的に消去及びプログラムできるフラッシュメモリ装置。
【請求項５】
前記第１電圧は、前記アドレシングされたメモリセルのプログラム時に印加される電圧レベルの電気的に消去及びプログラムできる請求項４に記載のフラッシュメモリ装置。
【請求項６】
ソース、ドレーン、フローティングゲート、そしてコントロールゲートを持つ電気的に消去及びプログラムできるメモリセルと、前記メモリセルを覆う導電層を具備したセルアレーと；
外部からのアドレス信号に応答して制御信号を発生する手段と；
プログラム動作の間に前記メモリセル中の前記アドレス信号によってアドレシングされるコントロールゲートに供給するための第１電圧を発生する手段と；
前記制御信号に応答して前記第１電圧を前記アドレシングされたセルのコントロールゲートに伝達するための手段と；
前記第１電圧が前記アドレシングされたセルのコントロールゲートが充分に充電された後、前記導電層に第２電圧を印加する手段を含む電気的に消去及びプログラムできるフラッシュメモリ装置。
【請求項７】
前記第１電圧は、前記アドレシングされたメモリセルのプログラム時に印加される電圧レベルの電気的に消去及びプログラムできる請求項６に記載のフラッシュメモリ装置。
【請求項８】
前記第２電圧は、前記第１電圧と同一のレベルとされている電気的に消去及びプログラムできる請求項７に記載のフラッシュメモリ装置。
【請求項９】
前記制御信号の電圧レベルは、前記第１電圧と同一のレベルとされている電気的に消去及びプログラムできる請求項６に記載のフラッシュメモリ装置。
【請求項１０】
前記制御信号の電圧レベルは、前記第１電圧より高いレベルとされている電気的に消去及びプログラムできる請求項６に記載のフラッシュメモリ装置。
【請求項１１】
前記制御信号の電圧レベルは、前記アドレシングされたセルのコントロールゲートが前記第１電圧に充分に充電されるまで前記第１電圧より高くされ、その後に前記第１電圧より低くされる電気的に消去及びプログラムできる請求項６に記載のフラッシュメモリ装置。
【請求項１２】
電気的に消去及びプログラムできる不揮発性半導体メモリ装置において、
複数の行ラインと；
複数の列ラインと；
ソース、ドレーン、フローティングゲート、そしてコントロールゲートを持つ電気的に消去及びプログラムできるメモリセルと、前記メモリセルを覆う導電層を具備した少なくとも２つのアレーブロックと；
アドレス信号に応答して制御信号を発生する手段と；
１つ又はその以上のメモリセルをプログラムするためのプログラムサイクル間に第１駆動信号と第２駆動信号を発生するが、前記第１駆動信号各々は、前記アドレス信号によりアドレシングされた前記メモリブロック中１つのメモリブロック内の前記メモリセルに関連した行ラインを駆動し、前記第２駆動信号は、前記選択されたブロック内の前記導電層に関連した行ラインを駆動する手段と；
前記制御信号に応答し、前記選択されたメモリブロックに関連した前記行ラインに前記第１及び第２駆動信号を伝達するための手段とを有していて、
前記第２駆動信号は、前記１駆動信号が生成され所定時間が経過した後発生されることを特徴とする不揮発性半導体メモリ装置。
【請求項１３】
前記制御信号の電圧レベルは、前記メモリセルに関連した行ライン中、前記アドレス信号によって選択された行ラインのための駆動信号の電圧レベルと同一とされていることを特徴とする請求項１２に記載の不揮発性半導体メモリ装置。
【請求項１４】
前記制御信号の電圧レベルは、前記メモリセルに関連された行ライン中前記アドレス信号によって選択された行ラインのための駆動信号の電圧レベルより高いことを特徴とする請求項１２に記載の不揮発性半導体メモリ装置。
【請求項１５】
前記制御信号の電圧レベルは、前記選択された行ラインが該当する駆動信号の電圧レベルに充分に充電されるまで前記メモリセルに関連された行ライン中の前記アドレス信号によって選択された行ラインのための駆動信号の電圧レベルより高くされ、その後に前記選択された行ラインのための駆動信号の電圧レベルよりも低められるのを特徴とする請求項１２に記載の不揮発性半導体メモリ装置。
【請求項１６】
電気的に消去及びプログラムできる不揮発性半導体メモリ装置において、
複数の行ラインと；
複数の列ラインと；
ソース、ドレーン、フローティングゲート、そしてコントロールゲートを持つ電気的に消去及びプログラムできるメモリセルと、前記メモリセルを覆う導電層を具備した少なくとも２つのアレーブロックと；
アドレス信号に応答して第１制御信号と第２制御信号を発生するための手段と；
１つ又はその以上のメモリセルをプログラムするためのプログラムサイクル間に第１駆動信号と第２駆動信号を発生するが、前記第１駆動信号各々前記アドレス信号によって選択された前記メモリブロック中１つのメモリブロック内のメモリセルに関連された行ラインを駆動し、前記第２駆動信号は前記選択されたブロック内の前記導電層に関連された行ラインを駆動する手段と；
前記第１制御信号に応答して前記選択されたメモリブロック内の前記メモリセルに関連された前記行ラインに前記第１駆動信号を伝達するための手段と；
前記第２制御信号に応答して前記選択されたメモリブロック内の前記導電層に関連された行ラインに前記第２駆動信号を伝達するための手段を含むが、前記第２駆動信号は前記第１駆動信号が生成され所定時間が経過した後、発生されることを特徴とする不揮発性半導体メモリ装置。
【請求項１７】
前記制御手段は、前記第１制御信号が生成され所定時間が経過した後、前記第２制御信号を発生することを特徴とする請求項１６に記載の不揮発性半導体メモリ装置。
【請求項１８】
前記制御手段は、前記第２制御信号が発生される前に前記第１制御信号の発生を中止することを特徴とする請求項１６に記載の不揮発性半導体メモリ装置。
【請求項１９】
前記第１制御信号の電圧レベルは、前記メモリセルに関連された行ライン中の前記アドレス信号によって選択された行ラインのための駆動信号の電圧レベルより高くされ、その後所定時間が経過した後、０ボルトに設定されることを特徴とする請求項１６に記載の不揮発性半導体メモリ装置。
【請求項２０】
前記第２制御信号の電圧レベルは、前記選択されたメモリブロックに該当する導電層に関連された行ラインのための駆動信号が印加される場合には、前記メモリセルに関連された行ライン中の前記アドレス信号によって選択された行ラインのための駆動信号の電圧レベルより高くされることを特徴とする請求項１６に記載の不揮発性半導体メモリ装置。
【請求項２１】
複数のワードラインと；ソース、ドレーン、フローティングゲート、そしてコントロールゲートを持つ電気的に消去及びプログラムできるメモリセルと、前記メモリセルを覆う導電層を具備したメモリセルアレーと；プログラム動作の間に前記セルアレーのワードライン及びブースタプレートに各々該当するプログラム電圧及びパス電圧を伝達するための伝達トランジスターと；前記伝達トランジスターを活性化させるため、アドレス信号に応答して前記プログラム電圧と同一としたり、それよりも高い電圧を発生するブロックデコーダを含む電気的に消去及びプログラムできる不揮発性半導体メモリ装置のプログラム方法において、
前記伝達トランジスターに前記ブロックデコーダからの前記電圧を印加する第１段階と；
前記ワードライン中、前記アドレス信号によって選択されたワードラインに前記プログラム電圧を供給し、他のワードラインに前記パス電圧を供給する第２段階と；
前記ブースタプレートに前記プログラム電圧を供給する第３段階とを含むことを特徴とする不揮発性半導体メモリ装置のプログラム方法。
【請求項２２】
複数のワードラインと；ソース、ドレーン、フローティングゲート、そしてコントロールゲートを持つ電気的に消去及びプログラムできるメモリセルと、前記メモリセルを覆うブースタプレートを具備したメモリセルアレーと；プログラム動作の間、前記セルアレーのワードラインに各々該当するプログラム電圧及びパス電圧を伝達するための第１伝達トランジスターと；プログラム動作の間に前記セルアレーのブースタプレートに前記プログラム電圧と同一の電圧レベルのブースタプレート電圧を伝達するための第２伝達トランジスターと；前記第１伝達トランジスターを活性化させるためアドレス信号に応答して前記プログラム電圧より高い第１ゲート電圧を発生し、前記ゲート電圧が発生され所定時間が経過した後、前記第２伝達トランジスターを活性化させるため前記第１ゲート電圧と同一のレベルの第２ゲート電圧を発生させるが、前記第２ゲート電圧が発生される前に前記第１ゲート電圧が接地電位に遷移させるブロックデコーダを含む電気的に消去及びプログラムできる不揮発性半導体メモリ装置のプログラム方法において、
前記第１伝達トランジスターに前記第１ゲート電圧を印加する第１段階と；
前記ワードライン中、前記アドレス信号によって選択されるワードラインに前記プログラム電圧を供給し、他のワードラインに前記パス電圧を供給する第２段階と；
前記第２伝達トランジスターに前記第２ゲート電圧を印加する第３段階と；
前記ブースタプレートに前記プログラム電圧を供給する第４段階とを含むのを特徴とする不揮発性半導体メモリ装置のプログラム方法。
【請求項２３】
複数のワードラインと；ソース、ドレーン、フローティグゲート、そしてコントロールゲートを持つ電気的に消去及びプログラムできるメモリセルと、前記メモリセルを覆うブースタプレートを具備したメモリセルアレーと；プログラム動作の間に前記セルアレーのワードライン及びブースタプレートに各々該当するプログラム電圧及びパス電圧を伝達するための伝達トランジスターと；前記伝達トランジスターを活性化させるため、アドレス信号に応答して前記プログラム電圧と同一としたり、それよりも高い電圧を発生するブロックデコーダを含む電気的に消去及びプログラムできる不揮発性半導体メモリ装置のプログラム方法において、
前記アドレス信号によってデコーディングされるメモリセルに関連されたワードラインに前記プログラム電圧を供給する段階と；
前記プログラム電圧が前記ワードラインに充分に充電された後、前記ブースタプレートに前記プログラム電圧を印加して、前記コントロールゲートに前記プログラム電圧が印加されるのを防止して、前記コントロールゲートの電圧を乗圧するようにする段階を含むことを特徴とする不揮発性半導体メモリ装置のプログラム方法。
【請求項２４】
複数のワードラインと；ソース、ドレーンフローティングゲート、そしてコントロールゲートを持つ電気的に消去及びプログラムできるメモリセルと、前記メモリセルを覆うブースタプレートを具備したメモリセルアレーと；プログラム動作の間に前記セルアレーのワードラインに各々該当するプログラム電圧及びパス電圧を伝達するための第１伝達トランジスターと；プログラム動作の間に前記セルアレーのブースタプレートに前記プログラム電圧と同一の電圧レベルのブースタプレート電圧を伝達するための第２伝達トランジスターと；前記第１及び第２伝達トランジスターを活性化させるためのブロックデコーダを含む電気的に消去及びプログラムできる不揮発性メモリ装置のプログラム方法において、
前記アドレス信号によってデコーディングされるメモリセルに関連されたワードラインにプログラム電圧を供給する段階と；
前記プログラム電圧が前記ワードラインに充分に充電された後、前記ワードラインをフローティングさせる段階と；
前記ブースタプレートに前記プログラム電圧を印加する段階を含むのを特徴とする不揮発性半導体メモリ装置のプログラム方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するもので、より詳しくはプレートセル構造を持つナンド型フラッシュメモリ装置（NAND type flash memory device）に関するものである。
【０００２】
【従来の技術】
ナンド（ＮＡＮＤ）型不揮発性半導体メモリは、メモリセルにデータを貯蔵したり貯蔵されたセルデータを消去するため電源電圧より高い高電圧レベルのプログラム電圧と消去電圧を使する。このため、MOSトランジスター（MOS metal oxide semiconductor transistor）の信頼性及びメモリセルのディスターバンス(disturbance)のような問題点が常在していた。従ってプログラム及び消去動作時に要求される高い電圧レベルを低下するための努力が続けられてきた。そのような努力の結果として、ブースタプレート(booster plate)セル構造が開発された。これと関連した参考文献は１９９６年に開かれたSymposium of VLSI Tech. Digestで「A Novel Booster Plate Technology in High Density NAND Flash Memories for Voltage Scaling-down and Zero Program Disturbance」という文献を挙げることができる。
【０００３】
ここで、図１（Ａ）には、通常的なナンド型フラッシュメモリセルの等価回路図であり、図１（Ｂ）はプレートセル構造を持つナンド型フラッシュメモリセルの等価回路図である。図２は、プレートセル構造を持つナンド型フラッシュメモリセルの一例を示す斜視図である。
【０００４】
図１（Ｂ）に図示されるように、プレートセルは３つのポリシリコン膜(poly siliconlayers)から構成され、各ポリシリコン膜は、酸化膜(oxide)のような層間絶縁膜(interlayer insulator)を間においてチャンネル領域上にフローティングゲート(floating  gate)、コントロールゲート(control gate)、そしてブースタプレート(booster plate)の順に形成されている。ブースタプレートは、図１（Ｂ）に図示されたように、フローティングゲートとコントロールゲートを完全に覆っている。又、ブースタプレートは、図２に図示されるように、ビットライン方向に(in the bit line direction)一つのストリング(string)２つのストリング選択トランジスター(string selsction transistors)間に直列に多数のメモリセルが連結された一つのユニット(unit)及びワードライン方向に(in the word
line direction)ワードライン全体を覆っている。
【０００５】
上述の構造のブースタプレートを使用することによって、プログラム動作時メモリセルのディスターバンスが解決できるだけではなくプログラム動作時に要求される高い電圧レベルを低めることができる。これによって、ブースタプレートを使用しない既存のナンド型フラッシュメモリの問題点、すなわちトランジスターの信頼性及びセル不安全性が解決できる。図１（Ａ）及び図１（Ｂ）を参照してブースタプレートに関連したワードラインブスティング概念を以下に概略的に説明する。
【０００６】
図１（Ａ）に図示されるように、ブースタプレートのないメモリセルでプログラム動作時ワードラインに印加される電圧Vpgmによってフローティングゲートに誘導される電圧Vfgは、式（１）のように表現される。
【０００７】
【数１】
0003821579.tif 000002
【０００８】
電圧VfgがＦ−Ｎトンネルリング(Fowler-Nordheim tunneling)が発生される臨界値以上にブスティングされる場合、ゲート酸化膜を通してチャンネル領域でフローティングゲートに電子がトンネルリングしてフローティングゲートに蓄積され、その結果メモリセルのスレショルド電圧(threshold voltage)が増加される。即ち、選択されたメモリセルがプログラムされることになる。この時、ワードラインに印加された電圧Vpgm対フローティングゲートにかかる電圧Vfgの比を通常的にプログラム時のカップリング比(coupling ratio)(以下、vc)と称する。従って、ブースタプレートのないメモリセルのカップリング比(vc)は｛Cb/(Cb+Cd+2Cf)｝になる。
【０００９】
一方、図１（Ｂ）に図示されたように、ブースタプレ−トを持つメモリセルの場合、ブースタプレートがフローティングゲートを覆っているため、図１（Ａ）のメモリセルと異なり、ワードラインによるカップリング以外にもブースタプレートによるカップリングキャパシターCa, Cc,そしてCpが存在する。これを数学式で表現する場合、ブースタプレートとワードラインに一定電圧が印加されると、先ワードラインによるフローティングゲートのカップリング比(vw)は｛Cb/(Cb+2Cc+Cd+2Cf)｝であり、ブースタプレートによるフローティングゲートのカップリング比（vp）は｛2Cc/(Cb+2Cc+Cd+2Cf)｝である。従って、ワードラインとブースタプレートに同じ電圧を印加する場合ブースタプレートを持つメモリセルのプログラム時カップリング比（vc(p)）は、式（２）のように表現される。
【００１０】
【数２】
0003821579.tif 000003
【００１１】
式（１）と式（２）から分かるように、ブースタプレートを持つメモリセルのカップリング比は、ブースタプレートのない場合より大きい。言い換えれば、プレートセル構造の場合、ワードラインに印加されたプログラム電圧Vpgmのレベルをプレートのない場合より低くしても、同一のプログラム効果を得ることができる。又、既存のページユニットにプログラムするナンド型フラッシュメモリで、プログラム動作時同一ページ内の非選択メモリセルがプログラムされるのを防止するためプログラム禁止動作(program inhibit operation)が遂行される。そのうち、代表的なものが自己昇圧（セルフブースティング(self-boosting)）原理を利用したものである。
【００１２】
一方、プレートセル構造で選択されたメモリセルに連結されたワードラインのセルフブスティング動作が遂行される時、ブースタプレートは、図１（Ｂ）のキャパシターCpを通してチャンネル電圧を上昇させる役割も実行するため、ナンド型フラッシュメモリ装置のプログラム禁止特性が勝る。即ち、ブースタプレートのないメモリセルの場合、プログラム禁止されたストリングのチャンネル電圧を上昇させる役割はワードラインによってだけ実行される反面、プレートセル構造の場合、ブースタプレートとソース／ドレーン間に生成されるキャパシターCpを通してブースタプレートに印加される電圧がプログラム禁止されたメモリセルのチャンネル電圧をプレートのないそれよりもっと高く上昇させるため、結果的にフローティングゲートとチャンネル間にかかる電圧は減少される。従って、プログラム禁止状態が充分に維持されるため消去状態のメモリセルがソフトプログラムされるプログラムディスターバンス現象を減らすことができる。
【００１３】
図３は従来技術によるプログラム動作時に、伝達トランジスターを制御するための電圧と選択されたワードラインと非選択されたワードラインの電圧レベルを示す波形図である。
【００１４】
図３を参照すると、記号Vpassは非選択されたワードラインに印加される電圧を表し、記号Vpgmは選択されたワードラインとブースタプレートに印加される電圧を表し、記号Vpgm-wlは図４に図示されたスイッチ回路の伝達トランジスターを制御するための電圧を表す。
【００１５】
プログラム動作時選択されたワードライン及びブースタプレートに印加される電圧Vpgmが関連する伝達トランジスターを通して充分に伝達されるので、伝達トランジスターのゲートに印加される電圧Vpgm-wlは少なくとも電圧Vpgmと関連する伝達トランジスターの各スレショルド電圧Vthを加えた電圧Vpgm+Vthと同じか、それよりも高める必要がある。
【００１６】
従来技術によって、選択する一つ又はその以上のメモリセルをプログラムするため図３のタイミング図によってプログラム時の電圧を印加する場合、次のような問題点が発生していた。
【００１７】
第１に、プログラム電圧を低めるためのブースタプレートを使用することによってプログラム動作時キャパシターンス値が大きいブースタプレートを充／放電するに要する時間が長くなるだけではなく、消耗する電流の量もなお増加する。即ち、ブースタプレートは構造上、一つのワードラインの割に２０倍程度の容量成分を持っているため、ブースタプレートをプログラム電圧レベルまで充分に充電させるためには時間を要し、消耗される電流量も増加する。これに加えて、ブースタプレートに対した充電が成る間に発生される高いピーク電流によってチップの誤動作を誘発する場合がある。
【００１８】
第２に、ブースタプレートは、隣接した多数のセルストリングを完全に覆っているため、ブースタプレートに高電圧が印加される場合、セルストリングの間の漏洩（リーク）電流によって、チップの誤動作が誘発される。又、ブースタプレートに反復的に印加される高電圧によってブースタプレートとフローティングゲート間に誘電体の信頼性に問題点が生じる場合には、プログラム動作が遂行できない場合もあるし、プログラムされたセルが反対に弱消去(soft-erase)されるといった、深刻な現象が発生する場合もある。一方、このような問題点を減少させるためブースタプレートに印加される電圧を低めると、選択ワードラインに印加されるプログラム電圧を増加しなければならないので、結果的にブースタプレートを使用する効果が減少してしまうことになっていた。
【００１９】
【発明が解決しようとする課題】
従って、本発明の目的はプログラム動作時ブースタプレートに印加される電圧を低めるためのプレートセル構造を持つ電気的に消去及びプログラムできるナンド型フラッシュメモリ装置を提供するのである。
【００２０】
本発明の他の目的はプレートセル構造を持つ低電力ナンド型フラッシュメモリ装置を提供するのである。
【００２１】
【課題を解決するための手段】
上述のような目的を達成するための本発明の１特徴によると、ソース、ドレーン、フローティングゲート、そしてコントロールゲートを持つ電気的に消去及びプログラムできるメモリセルと、メモリセルを覆う導電層を具備したセルアレーと；メモリセル中アドレシングされるもののコントロールゲートに第１電圧を供給する手段と；アドレシングされたメモリセルのコントロールゲートが第１電圧に充分に充電された後、導電層に第２電圧を供給する手段及び；導電層に上記第２電圧が印加される時、コントロールゲートに第１電圧が印加されるのを遮断してコントロールゲートの電圧が第２電圧によって乗圧させるための手段を含む。
【００２２】
この実施例において、第１電圧はアドレシングされたメモリセルのプログラム時印加される電圧レベルである。
【００２３】
この実施例において、第２電圧は第１電圧と同一のレベルである。本発明の他の特徴によると、ソース、ドレーン、フローテフィングゲート、そしてコントロールゲートを持つ電気的に消去及びプログラムできるメモリセルと、メモリセルを覆う導電層を具備したセルアレーと；メモリセル中アドレシングされるそのもののコントロールゲートに第１電圧を供給する手段と；第１電圧がアドレシングされたセルのコントロールゲートに充分に充電された後、コントロールゲートをフローティングさせるための手段及び；第１電圧がアドレシングされたセルのコントロールゲートに充分に充電された後、導電層に第２電圧を供給する手段を含む。
【００２４】
この実施例において第１電圧はアドレシングされたメモリセルのプログラム時印加される電圧レベルである。
【００２５】
本発明の他の特徴によると、ソース、ドレーン、フローテフィングゲート、そしてコントロールゲートを持つ電気的に消去及びプログラムできるメモリセルと、メモリセルを覆う導電層を具備したセルアレーと；外部からのアドレス信号に応答して制御信号を発生する手段と；プログラム動作の間にメモリセル中、アドレス信号によってアドレシングされるもののコントロールゲートに供給するための第１電圧を発生する手段と；制御信号に応答して第１電圧をアドレシングされたセルのコントロールゲートに伝達するための手段及び；第１電圧がアドレシングされたセルのコントロールゲートに充分に充電された後、導電層に第２電圧を印加する手段を含む。
【００２６】
この実施例において、第１電圧はアドレシングされたメモリセルのプログラム時印加される電圧レベルである。
【００２７】
この実施例において、第２電圧は第１電圧と同一レベルである。
【００２８】
この実施例において、制御信号の電圧レベルは第１電圧と同一レベルである。
【００２９】
この実施例において、制御信号の電圧レベルは第１電圧より高いレベルである。
【００３０】
この実施例において、制御信号の電圧レベルはアドレシングされたセルのコントロールゲートは第１電圧に充分に充電されるまで第１電圧より高いし、それから第１電圧より低い。
【００３１】
本発明の他の特徴によると、電気的に消去及びプログラムできる不揮発性半導体メモリ装置において、複数の行ラインと；複数の列ラインと；ソース、ドレーン、フローティングゲート、そしてコントロールゲートを持つ電気的に消去及びプログラムできるメモリセルとメモリセルを覆う導電層を具備した少なくとも２つのアレーブロックと；アドレス信号に応答して制御信号を発生する手段と；１つ又はその以上のメモリセルをプログラムするためのプログラムサイクル間に第１駆動信号と第２駆動信号を発生しているが、第１駆動信号各々はアドレス信号によってアドレシングされたメモリブロック中、一つのメモリブロック内のメモリセルに関連された行ラインを駆動し、第２駆動信号は選択されたブロック内の導電層に関連された行ラインを駆動する手段及び；制御信号に応答して選択されたメモリブロックに関連された行ラインとして第１及び第２駆動信号を伝達するための手段を含んでいるが、第２駆動信号は第１駆動信号が生成され、所定時間が経過した後、発生されるのを特徴とする。
【００３２】
この実施例において、制御信号の電圧レベルはメモリセルに関連された行ライン中、アドレス信号によって選択された行ラインのための駆動信号の電圧レベルより高いのを特徴とする。
【００３３】
この実施例において、制御信号の電圧レベルはメモリセルに関連された行ライン中、アドレス信号によって選択された行ラインのための駆動信号の電圧レベルより高いのを特徴とする。
【００３４】
この実施例において、制御信号の電圧レベルは選択された行ラインが該当する駆動信号の電圧レベルに充分に充電されるまでメモリセルに関連された行ライン中、アドレス信号によって選択された行ラインのための駆動信号の電圧レベルより高いし、それから選択された行ラインのための駆動信号の電圧レベルより低めるのを特徴とする。
【００３５】
本発明の他の特徴によると、電気的に消去及びプログラムできる不揮発性半導体メモリ装置において、複数の行ラインと；複数の列ラインと；ソース、フローティングゲートそしてコントロールゲートを持つ電気的に消去及びプログラムできるメモリセルと、メモリセルを覆う導電層を具備した少なくとも２つのアレーブロックと；アドレス信号に応答して第１制御信号と第２制御信号を発生するための手段と；１つ又はその以上のメモリセルをプログラムするためのプログラムするためのプログラムサイクル間に第１駆動信号と第２駆動信号を発生するが、第１駆動信号各々はアドレス信号によって選択されたメモリブロック中、１つのメモリブロック内のメモリセルに関連された行ラインを駆動し、第２駆動信号は選択されたブロック内の導電層に関連された行ラインを駆動する手段と；第１制御信号に応答して選択されたメモリブロック内のメモリセルに関連された行ラインに第１駆動信号を伝達するための手段及び；第２制御信号に応答して選択されたメモリブロック内の導電層に関連された行ラインに第２駆動信号を伝達するための手段を含んでいるが、第２駆動信号が生成され所定時間が経過した後、発生されるのを特徴とする。
【００３６】
この実施例において、制御手段は第１制御が生成され所定時間が経過した後、第２制御信号を発生するのを特徴とする。
【００３７】
この実施例において、制御手段は第２制御が発生される前に第１制御信号の発生を中止するのを特徴とする。
【００３８】
この実施例において、第１制御信号の電圧レベルはメモリセルに関連された行ライン中、アドレス信号によって選択された行ラインのため駆動信号の電圧レベルより高いし、それから所定時間が経過した後、０ボルトに設定されるのを特徴とする。
【００３９】
この実施例において、第２制御信号の電圧レベルは選択されたメモリブロックに該当する導電層に関連された行ラインのための駆動信号が印加される時メモリセルに関連された行ライン中、アドレス信号によって選択された行ラインのための駆動信号の電圧レベルより高めるのを特徴とする。
【００４０】
本発明は他の特徴によると、複数のワードラインと；ソース、ドレーン、フローティングゲート、そしてコントロールゲートを持つ電気的に消去及びプログラムできるメモリセルと、メモリセルを覆う導電層を具備したメモリセルアレーと；プログラム動作の間にセルアレーのワードライン及びブースタプレートに各々該当するプログラム電圧及びパス電圧を伝達するための伝達トランジスターと；伝達トランジスターを活性化させるため、アドレス信号に応答してプログラム電圧と同一したり、それより高い電圧を発生するブロックデコーダを含む電気的に消去及びプログラムできる不揮発性半導体メモリ装置のプログラム方法において、伝達トランジスターにブロックデコーダからの電圧を印加する第１段階と；ワードライン中アドレス信号によって選択されたワードラインにプログラム電圧を供給し、他のワードラインにパス電圧を供給する第２段階及び；ブースタプレートにプログラム電圧する第３段階を含むのを特徴とする。
【００４１】
本発明の他の特徴によると、複数のワードラインと；ソース、ドレーン、フローティングゲート、そしてコントロールゲートを持つ電気的に消去及びプログラムできるメモリセルと、メモリセルを覆うブースタプレートを具備したメモリセルアレーと；プログラム動作の間にセルアレーのワードラインに各々該当するプログラム電圧及びパス電圧を伝達するための第１伝達トランジスターと；プログラム動作の間にセルアレーのブースタプレートにプログラム電圧と同一の電圧レベルのブースタプレート電圧を伝達するための第２伝達トランジスターと；第１伝達トランジスターを活性化させるためアドレス信号に応答してプログラム電圧より高い第１ゲート電圧を発生し、ゲート電圧が発生され、所定時間が経過した後、第２トランジスターを活性化させるため第１ゲート電圧と同一のレベルの第２ゲート電圧を発生するが、第２ゲート電圧が発生される前に第１ゲート電圧が接地電位に遷移させるブロックデコーダを含む電気的に消去及びプログラムできる不揮発性半導体メモリ装置のプログラム方法において、第１伝達トランジスターに第１ゲート電圧を印加する第１段階と；ワードライン中アドレス信号によって選択されるワードラインにプログラム電圧を供給し、他のワードラインにパス電圧を供給する第２段階と；第２伝達トランジスターに第２ゲート電圧を印加する第３段階及び；ブースタプレートにプログラム電圧を供給する第４段階を含むのを特徴とする。
【００４２】
本発明の他の特徴によると、複数のワードラインと；ソース、ドレーン、フローティングゲート、そしてコントロールゲートを持つ電気的に消去及びプログラムできるメモリセルと、メモリセルを覆うブースタプレートを具備したメモリセルアレーと；プログラム動作の間にセルアレーのワードライン及びブースタプレートに各々該当するプログラム電圧及びパス電圧を伝達するための伝達トランジスターと；伝達トランジスターを活性化させるため、アドレス信号に応答してプログラム電圧と同一したりそれより高い電圧を発生するブロックデコーダを含む電気的に消去及びプログラムできる不揮発性半導体メモリ装置のプログラム方法において、アドレス信号によってデコーディングされるメモリセルに関連されたワードラインにプログラム電圧を供給する段階と；プログラム電圧がワードラインに充分に充電された後、ブースタプレートにプログラム電圧を印加して、コントロールゲートにプログラム電圧が印加されるのを防止し、コントロールゲートの電圧が印加されるようにする段階を含むのを特徴とする。
【００４３】
本発明の他の特徴によると、複数のワードラインと；ソース、ドレー、フローティングゲートそしてコントロールゲートを持つ電気的に消去及びプログラムできるメモリセルと、メモリセルを覆うブースタプレートを具備したメモリセルアレーと；プログラム動作の間にセルアレーのワードラインに各々該当するプログラム電圧及びパス電圧を伝達するための第１伝達トランジスターと；プログラム動作の間にセルアレーのブースタプレートにプログラム電圧と同一の電圧レベルのブースタプレート電圧を伝達するための第２伝達トランジスターと；第１及び第２伝達トランジスターを活性化させるためのブロックデコーダを含む電気的に消去及びプログラムできる不揮発性半導体メモリ装置のプログラム方法において、アドレス信号によってデコーディングされるメモリセルに関連されたワードラインにプログラム電圧を供給する段階と；プログラム電圧がワードラインに充分に充電された後、ワードラインをフローティングさせる段階及び；ブースタプレートにプログラム電圧を印加する段階を含むのを特徴とする。
【００４４】
このような装置及び方法によって、ワードライン電圧とブースタプレート電圧が印加される時点を異にするように制御するによって、ブースタプレートとワードライン間のキャパシターを通してワードライン電圧をセルフブスティングさせることができる。
【００４５】
【発明の実施の形態】
以下、本発明を実施例をもって詳細に説明する。
【００４６】
【実施例】
（第１実施例）
図４は本発明の好ましい実施例によるプレートセルを持つナンド型フラッシュメモリ装置の一部分を示すブロック図である。
【００４７】
一般的に、半導体メモリ装置は、メモリセルのアレー領域とアレー領域の行及び列を選択するための周辺回路を具備するようになる。もし、アレー領域が複数のアレーブロックに分離される場合、それによって該当する周辺回路なおそれに各々該当されるように分離されることはこの分野の通常的な知識を持っている者に自名である。以下に説明するようなアレー領域は、複数のアレーブロック中１つのアレーブロック及びこれに関連された周辺回路だけを図示したものである。
【００４８】
図４に図示されたように、プレートセル構造を持つナンド型フラッシュメモリ装置はアレーブロック(an array block)100、ブロックデコーダー(a block decoder)110、セクションデコーダー(a section decoder)120、スイッチ回路(a switch circuit)130、ページバッファ(a page buffer)140、そしてポンプ回路(pump circuits)150及び160を含む。
【００４９】
行ライン方向にストリング選択ライン(stiring selection line)SSL、複数のワードラインWLO~WL15、そしてグラウンド(ground selection line)GSLと列方向にビットラインBLO~BLnは交差するように配列されている。アレーブロック100は、ビットラインBLO~BLnに各々対応する複数のストリング(string-n)を具備し、ストリング(string-n）各々はドレーンが該当するビットラインを通してページバッファ140に接続されたストリング選択トランジスター(string selection transistor)SSTとソースが接地されたグラウンド選択トランジスター(ground selsction transistor)GST間に直列に接続された複数のメモリセルトランジスターMO~M15を含む。メモリセルトランジスターMi（ここでｉ＝０〜１５）はフローティングゲートとコントロールゲートを具備したnチャンネルMOSトランジスターになされ、トランジスターMO~M15の各コントロールゲートが対応するワードラインWLO~WL15に接続されている。
【００５０】
続いて、ストリング選択トランジスターSSTのゲートはストリング選択ラインSSLに接続され、グラウンド選択トランジスターGSTのゲートはグラウンド選択ラインGSLに接続される。そして、ブースタプレート102はストリング(string)になされたアレーブロック100を覆う完全に覆うように、図２に図示されたように、ワードラインWLO~WL15上に形成されている。ワードラインWLO~WL15、ストリング及びグラウンド選択ラインSSL及びGSL、そしてブースタプレート102はブロックデコーダ110によって制御されるスイッチ回路130を通してセクションデコーダ120に連結される。スイチング回路130は複数のNMOSトランジスターTj（ここで、ｊ＝０〜１８を含み、トランジスターTjはブースタプレート102、ワードラインWLO~WL15、そして選択ラインSSL及びGSLとセクションデコーダ120に接続された選択ラインSbp, SO~S15, Sssl及びSgsl間に各々形成される電流通路とブロックデコーダ110に接続されるゲートを持つ。
【００５１】
図５は、発明によるワードラインセルフブスティング動作を説明するためのブースタプレートを持つメモリセル及びこれに関連された伝達トランジスターを示す回路図である。
【００５２】
本発明によるプログラム動作時において、従来と違う点は伝達トランジスターのゲートに印加される電圧が選択されたワードラインに供給される電圧と同一となったり、それより高いというのとブースタプレートと選択されたワードラインの電圧供給時点(point of voltage supply)が異なった仕方で制御されるのである。その結果、ブースタプレートに供給される電圧が従来よりも低く、かつ従来と同一プログラム効果を得ることができることになる。
【００５３】
図５を参照すると、記号Vbpはブースタプレートに印加される電圧を示し、記号Vwlは選択されたワードラインWL1及び伝達トランジスターT0及びT1のゲートに印加される電圧を示す。まず、選択されたワードラインWL1に関連された伝達トランジスターT1のドレーンに電圧Vwlが印加され、伝達トランジスターT0及びT1のゲートにワードラインに印加される電圧と同一電圧Vwlが印加される。そして一定時間が経過した後、選択されたワードラインWL1は電圧Vwl-Vthのレベルまで充分に充電される。ここで、記号Vthは伝達トランジスターT1のスレショルド電圧(threshold  voltage)を示す。
【００５４】
その次、選択されたワードラインWL1に電圧Vwlが印加され、一定時間（例えば、２μＳ）が経過した時点から、電圧Vbpがブースタプレートに印加され、ブースタプレートは電圧Vbpによって充電される。この時、図５に図示されたように、ブースタプレートとワードラインWL1間のキャパシターCaを通してワードラインの電圧は初期に充電された電圧Vwl-Vth以上に印加される。電圧Vw1'がワードラインに印加された電圧Vw1より高めると、伝達トランジスターT1のドレーンとソースが変わる。その結果、伝達トランジスターT1のゲートとソース間の電圧差Vgsはそのもののスレショルド電圧Vthより小さくなるため、トランジスターT1はターンオフされる。従って、電圧Vw1'は乗圧されたレベルに維持される。
【００５５】
上述の一連の電圧供給段階を通してフローティングゲートに誘導される電圧Vfgは前者の過程で、ワードラインに充電された電圧Vw1'によって、フローティングゲートに誘導される電圧Vfg1と後者の過程でプレートに印加される電圧Vbpによってフローティングゲートに誘導される電圧Vfg2に分かれ、電圧Vfg1及びVfg2は下記した式（３）のように表現される。
【００５６】
【数３】
0003821579.tif 000004
【００５７】
従って、最終的にプログラム動作時フローティングゲートに誘導される電圧は式（４）のように表現される。
【００５８】
【数４】
0003821579.tif 000005
【００５９】
上述のような電圧供給段階によってプログラムが遂行される時、ブースタプレートとワドラインに同一電圧が印加される場合、プレートセルのカップリング比vc'(plate)は、式（５）のように表現される。
【００６０】
【数５】
0003821579.tif 000006
【００６１】
上述の式（１）に表現された従来のカップリング比vcと式（５）に表現された本発明によるカップリング比vc'をよく見ると、本発明によるカップリング比vc'が従来のそのものと割に大きいというのが分かる。典型的なブースタプレートのキャパシターンス値を計算する場合、本発明によるカップリング比は1.08で、従来カップリング比vcは0.67である。これを他の側面で解説する場合は次のようになる。
【００６２】
アレーブロックの選択されるメモリセルをプログラムする場合、選択されたメモリセルに該当するワードラインに印加される電圧が従来と同一の電圧に印加されるようにするため、本発明によってブースタプレートに印加される電圧は、従来のプレート電圧より低い。言い換えれば、本発明のカップリング比は従来のカップリング比より大きいのでブースタプレートに印加される電圧が従来の電圧より低くてもフローティングゲートに誘導される電圧は従来と同一の電圧となる。従って、低いプレート電圧がブースタプレートに印加されても従来と同一のプログラム効果を得ることができる。例えば、ワードライン電圧とプレート電圧が同一の電圧に印加されても、従来のプレート電圧が１６ボルトに印加される場合と同一のプログラム効果を得ることができる。図６は従来技術によってワードラインとプレートに各々１６ボルト、１８ボルト、そして２０ボルトを印加する時と同一のプログラム効果を得ることができる本発明でのワードライン及びプレート電圧を示すグラフである。図６に図示されたように、従来技術によるプログラム動作時に、ワードラインとプレート電圧を１６ボルトに印加する場合同一のプログラム効果を得るための本発明のワードラインとプレート電圧Aは１０ボルトであるのが分かる。
【００６３】
図７は本発明の第１実施例によるブロックデコーダの詳細回路を示す回路図である。
【００６４】
図７を参照すると、第１実施例にブロックデコーダ110は説明されたようにセルアレー領域が少なくとも２つ以上のアレーブロックに分けられる場合、アドレスの組合によって選択された１つで、そして選択されたブロックデコーダは選択されたアレーブロックに関連された伝達トランジスターを制御するための電圧Vxを発生する。記号nPGMsはプログラム動作を知らせる信号として活性化される状態がローレベルの信号であり、記号Opsは一定周期を持つ発振信号であり、記号nBiはアドレスの組合によって選択されたブロックであるのを知らせる信号として活性化される状態はローレベルである。ブロックデコーダ110はインバータ２、ナンドゲート4、ディプレシュン (depletion)MOSトランジスター6及び8、そしてスイッチポンプ回路111を含む。
【００６５】
ナンドゲート4は１入力ユニットでインバータ2を通してブロック選択信号nBiが印加され、他入力段差で発振信号Opsが印加される。ブロック選択信号nBiがローレベルに活性化され、発振信号Opsが一定周期に発振する時、ナンドゲート４は発振信号によって反転された発振信号(inverted oscillation signal)を出力する。スイッチポンプ回路111はナンドゲート4の出力によって図示していない高電圧ポンプ回路からの電圧Vpgmを順次的にポンピングしてブロックデコーダ110の出力ユニット1に電圧Vpgmを供給する。
【００６６】
回路111はMOSキャパシター10、NMOSトランジスター12及び14、そしてディプレシュンMOSトランジスター16を含む。MOSキャパシター 10はソースとドレーンがナンドゲート4の出力段差にそれぞれ接続されているし、NMOSトランジスター12はそのもののゲートとドレーンがMOS キャパシター10のゲートに接続され、そのもののソースが出力ユニット1に接続されている。そして、MOSトランジスター16とNMOSトランジスター14は出力ユニット1に各々接続されるゲートと電圧Vpgmが印加される入力ユニット3とNMOSトランジスター12のゲート間に直列に形成される電流通路を持つ。
【００６７】
ナンドゲート4からハイレベルの反転されたパルス信号がMOSキャパシター10に印加されると、キャパシター10のポンピングによってNMOSトランジスター12のゲート及びドレーン電圧がキャパシター10によってポンピングされた電圧にチャージされ、その結果トランジスター12は活性化される。続いて、キャパシター10によって活性化されたトランジスター12のドレーンにチャージされた電圧はそのもののチャンネルを通して出力ユニット1に伝達される。そして、出力ユニット1に供給された電圧によってNMOSトランジスター14がターンオフされるので、電圧Vpgm中出力ユニットの電圧に該当する電圧がNMOSトランジスターゲートに伝達される。再び、ナンドゲート4からハイレベルの反転されたパルス信号がMOSキャパシター10に印加されると、キャパシター10のポンピング動作によって又トランジスター12のゲート及びドレーンの電圧が上昇する。この時、トランジスターのゲート及びドレーンの電圧はキャパシターによる電圧が以前ポンピング動作による電圧に加えられた電圧レベルである。続いて、説明のようなポンピング動作が反復されるによって出力ユニット1が電圧Vpgmのレベルにポンピングされる。ここで、トランジスターを通して伝達される電圧がそのもののスレショルド電圧ほど降圧されるのは、この分野の通常的な知識を持っている者に自明であろう。
【００６８】
MOSトランジスター6及び8はインバータ2とブロックデコーダ110の出力ユニット1間に電流通路が直列に形成され、信号nPGMsと電源電圧VDDが各々印加されるゲートを持つ。信号nPGMsが印加されるトランジスター6はプログラム動作の間即ち、信号nPGMsがローレベルに活性化される時ターンオフされる。そして、トランジスター6は信号nPGMsがハイレベルに非活性化される時ターンオフされ、その結果電圧Vpgmにチャージされた出力ユニット1を放電する。トランジスター中電流通路に記載された記号Nはそのもののスレショルド電圧が約0.1ボルト程度のトランジスターであるのを示す記号である。
【００６９】
図８は図４のセクションを示す回路図である。図８に図示されたセクションデコーダは図４の複数のワードライン中１つのワードラインに該当するセクションデコーダだけを図示した。余りワードラインのそのものは図８のそのものと同一の構成を持つ。
【００７０】
図８を参照すると、記号nTiはアドレスデコーディングによって発生された信号としてワードライン中の１つが選択された時ローレベルに活性化される。記号nREADsは特出動作を知らせる信号として特出動作の間ローレベルに活性化される信号で、そしてプログラム動作の間ハイレベルに非活性化される。記号nPGMs及びOpsは図７のそのものと同一の信号である。
【００７１】
再び図８を参照すると、セクションデコーダ120はアドレスデコーディングによって発生した信号nTiによって選択され、プログラム動作の間選択されたワードラインに電圧Vpgmを供給するための第１駆動回路122と、非選択されたワードラインに電圧Vpassを供給するための第２駆動回路124と、プログラム動作が完了された後選択されたワードラインにチャージされた電圧Vpgmと非選択されたワードラインにチャージされた電圧Vpassを放電させるための放電回路126を含む。これに加えて、セクションデコーダ120は本発明によるプログラム動作とは関連されていない特出動作時に必要な回路128を含んでいるが、ここではそれに関する説明は省略する。
【００７２】
第１駆動回路122はノアゲート25、ナンドゲート28及38、MOSキャパシター40、ディプレシュンMOSトランジスター42、そしてスイッチポンプ回路121を含む。ノアゲート122は１入力ユニットで信号nPGMsが印加され、他入力ユニットで信号nTiが印加され、プログラム動作時ゲート25の出力はハイレベルである。ナンドゲート28はゲート26の出力ユニットに接続される１入力ユニットと発振信号Opsが印加される他入力ユニットを持ち、出力ユニットがスイッチポンプ回路121に接続されている。ゲート25の出力がハイレベルの場合には、ナンドゲート28は反転された発振信号を出力し、その結果スイッチポンプ回路121が活性化される。反面、ゲート25の出力がローレベルの時、ナンドゲート２８は発振信号Ｏｐｓが発振しても、ハイレベルに維持されるためスイッチポンプ回路121が非活性化される。
【００７３】
スイッチポンプ回路121は、図７のそのものと同一の機能を遂行するためのものとして、プログラム動作時選択されたワードラインに電圧Vpgmを供給するためのものである。スイッチポンプ回路121は、MOSキャパシターと３つのNMOSトランジスター32、 34そして36を含む。MOSキャパシター 30は、ソース及びドレーンがナンドゲート28の出力ユニットに共通に接続され、NMOSトランジスター32は、ゲートとドレーンがキャパシター30のゲートに共通に接続され、ソースが接続点31に連結されている。NMOSトランジスター34は、電圧Vpgmが印加される入力ユニット33とMOSトランジスター32のゲート間に電流通路を形成し、そのゲートが接続点31に連結されている。そして、NMOSトランジスター36は、入力ユニット33と行ライン選択ラインSi間に電流通路が形成され、そのゲートが接続点31に連結されている。ナンドゲート28から周期的に発振する発振信号が印加されると、図７で説明されたように、MOSキャパシター 30のポンピング動作によってNMOSトランジスター32及び34を通して接続点31の電圧は電圧Vpgmが選択された行ラインSiに供給されることがてきる電圧レベルにポンピングされ、トランジスター36を通して電圧Vpgmが供給される。詳細な動作は図７のスイッチポンプ回路と類似するためここでそのものに関する説明は省略する。
【００７４】
ナンドゲート38は、パルス信号Opsが印加される１入力ユニットとノアゲート25の出力ユニットに接続される他入力ユニットを持つ。MOSキャパシター 40のソースとドレーンがナンドゲート38の出力ユニットに共通に接続され、そのゲートは、接続点31に接続されている。ナンドゲート38及びMOSキャパシター 40は、スイッチポンプ回路121と共に接続点31のレベルをより早く電圧Vpgmのレベルにポンピングするためのものである。そして、ディプレシュンMOSトランジスター42は、ノアゲート26の出力ユニットと接続点31間に電流通路が形成され、そのゲートには、信号nTiが印加される。
【００７５】
非選択のワードラインに電圧Vpassを供給するための第２駆動回路124は、第１駆動回路122と同一の構成を持つ。従って、説明の重複を避けるためそのものに関する説明はここで省略する。ただ、ナンドゲート38及びMOSキャパシター 40は、第１駆動回路122にだけ提供されている。選択されるワードラインに該当する行選択ラインが接続されたセクションデコーダ120内の第１及び第２駆動回路122及び124は、プログラム動作時１つだけ動作されるように第１駆動回路122にレベルの信号nTiが印加され、第２駆動回路124にハイレベルの信号nTibが印加される。このため、プログラム動作時ローレベルの信号nTiが印加される第１駆動回路122だけ動作するように選択されたワードラインにプログラム電圧Vpgmを供給するようにされる。また、非選択されたワードラインに該当するセクションデコーダ内の第１及び第２駆動回路122及び124中第２駆動回路124だけが動作するように、パス電圧Vpassが供給される。
【００７６】
放電回路126は、１入力ユニットに信号nPGMsが印加され、他入力ユニットに信号nREADsが印加されるナンドゲート64と、ナンドゲート64の出力ユニットに接続されたインバータ66と、行選択ラインSiと接地間に電流通路が直列に形成され、ゲートが電源電圧ユニットとインバータ66の出力ユニットに各々接続されるディプレションMOSトランジスター60と、NMOSトランジスター62とを含む。
【００７７】
図９は第１実施例によるセクションデコーダ内のブースタプレート駆動回路を示す回路図である。
【００７８】
図９を参照すると、本発明によるブースタプレート駆動回路170は、遅延部68と、プレート電圧駆動部132と、放電部134とを含む。ここで、プレート電圧駆動部132は、図８の第１駆動回路122と同一の構成を持つ。従って、説明の重複を避けるためそれに関する詳細な説明は省略する。遅延部68は、プログラムを知らせる信号nPGMsを一定時間遅延させる出力を与えるためのものであり、この遅延時間は好ましい実施例では約２μＳに設定されている。プログラム動作が始まると、信号nPGMsはローレベルに活性化される。しかし、遅延部68によってプレート電圧駆動部132のノアゲート70の出力はローレベルである。たとえ発振信号Opsが一定の周期に発振してもプレート電圧駆動部132は２μＳ間ポンピング動作を実行しない。従って、プログラム動作が始まって、２μＳの時間が経過した後遅延部132が活性化され、説明のようなポンピング動作を通して図４のブースタプレート102に電圧Vpgmを供給する。そして、プログラム動作が完了した後、放電回路134内のナンドゲート88の出力は、ハイレベルへと駆動されるのでプレート選択ラインSbpと接地間に電流通路を形成するNMOSトランジスター90がターンオフされて、プレート選択ラインSbpにチャージされた電圧を放電する。
【００７９】
図１０は、本発明の第１実施例によるプログラム動作時に選択されたワードラインと、非選択されたワードラインと、ブースタプレートとに、各々印加される電圧レベルを示すタイミング図である。本発明の第１実施例によるプログラム動作は図４又は図１０を参照して以下説明される。
【００８０】
図１０を参照すると、プログラムレベル設定区間Aで入力されるアドレスの組合によって選択された図８のセクションデコーダ120は、選択されたワードラインに電圧Vpgmを印加し非選択されたワードラインに該当するセクションデコーダを通してそのものに電圧Vpassを印加する。その次、一定時間（本発明の好ましい実施例の場合２μＳ）が経過した後、図９のプレート駆動回路170は選択されたワードラインに印加された電圧Vpgmと同一のレベルの電圧をブースタプレート102に印加する。最後にプログラム設定区間で設定された電圧を利用して、選択されたメモリセルのプログラム動作がプログラム区間Bで遂行される。より詳細に本発明によるプログラム動作を説明すると次のように説明される。
【００８１】
まず、プログラム動作が始まると、プログラムを知らせる信号nPGMsがローレベルに活性化され、入力されるアドレスの組合によってデコーディングされたローレベルの信号nTiが発生される。これと同時にプログラム動作時必要な電圧Vpgm及びVpassが図４のチャージポンプ回路150及び160から各々発生され、信号nTiによって選択された行選択ライン（例えば、S0）には図８のセクションデコーダ120によって電圧Vpgmが供給され、他の行選択ラインS1~S15には電圧Vpassが各々供給される。
【００８２】
そして、図７のブロックデコーダ110は、入力されるアドレスによってデコーディングされた選択ブロックであるのを知らせるローレベルの信号nBiと、レベルの信号nPGMsと、発振信号Opsに応答して、スイッチ回路131内の伝達トランジスターTjのゲートに、選択されたワードラインに供給された電圧と同一の電圧Vpgmを供給する。従って、ワードラインWL0~WL15とストリング及びグラウンド選択ラインSSL及びGSLブースタプレート102は、ブロックデコーダ110によってターンオフされた伝達トランジスターTjを通して該当する行選択ラインSss1, S0~S15及びSgs1プレートラインSbpに各々接続される。続いて、セクションデコーダ120から供給された電圧Vpgmが伝達トランジスターT2を通して選択されたワードラインWL0に伝達されるため、選択されたワードラインは電圧Vpgm-Vthへと充電される。
【００８３】
一定時間が経過した後図９のプレート駆動回路170を通してブースタプレート102に電圧Vpgmが印加されると、選択されたワードラインWL0の電圧は、ブースタプレート102とワードラインWLO間のキャパシターCaのカップリング比によって自動的に昇圧（セルフブスティング）される。従って、図１０に図示されるように、選択されたワードラインは、初期にチャージされた電圧Vpgm-Vthより高い電圧に自動的に昇圧され、選択されたメモリセルは、式（４）によって導かれるフローティングゲートの電圧Vfgによってチャンネルからフローティングゲートに電荷がトンネルリングされる。このため、選択されたメモリセルのスレシュルド電圧が高められる。即ち、選択されたメモリセルはプログラムされることになるのである。
【００８４】
（第２実施例）
本発明の第２実施例によるプレートセルを持つフラッシュメモリ装置は、第１実施例と同一の方法によってプログラムが遂行される。ただ、選択されたワードラインの自己昇圧効果を高めるため、スイッチング回路130を制御するためのブロックデコーダ110の出力電圧レベルを段階的に制御するようにしている。即ち、セクションデコーダ120から選択されたワードラインに電圧Vpgmが充分に伝達されるようにするため、電圧Vpgmが選択されたワードラインに印加される間ブロックデコーダ110は電圧Vpgmより高い電圧Vpgm+Vaを出力し、一定時間が経過した後ブロックデコーダ110はプレートに印加される電圧より高く、選択されたワードラインに印加される電圧より低いレベルの電圧Vbを出力する。電圧Vbは０ボルトより大きく、また１１ボルト（Ｖ）よりは低いレベルである。これを実現するためのブロックデコーダ110の回路図が図１１に図示されている。そして、本発明の第２実施例によるセクションデコーダ120及びプレート駆動回路170は、第１実施例による図８及び図９ののものと同一である。従って、説明の重複を避けるためその説明については省略する。
【００８５】
図１１を参照すると、第２実施例によるブロックデコーダ110は、プログラム動作が始まると電圧Vpgmより高い電圧Vpgm+Vaへと伝達トランジスターTjを制御し、一定時間が経過した後電圧Vpgm+Vbより低い電圧Vbに伝達トランジスターTjを制御する。電圧Vbは０ボルトより大きく、電圧Vpgm（例えば、11ボルト）より低い電圧とされていて、好ましい第２実施例の場合では７ボルトであるものとして説明する。
【００８６】
図１１に図示されたように、第１駆動部113は、プログラムを知らせる信号nPGMsと、アドレスのデコーディングによって選択されたブロックであるのを知らせる信号nBiと、発振信号Opsとに応答して図７のブロックデコーダ110と同一の動作によるポンピングよって、その出力Vxを電圧Vpgm+Vbへと駆動する。第１駆動部113は図７のブロックデコーダ110と同一の構成を持つ。従って、説明の重複を避けるため第１駆動部113に関する説明はここでは省略する。そして、図７に図示された構成要素と同一の機能を持つ構成要素に対しては、同一の参照番号を付している。
【００８７】
第２駆動部115は、信号nPGMsに応答して一定時間が経過した後、入力電圧Vxを電圧Vbに駆動するため、遅延部20、インバータ22、そしてトランジスター24を含む。遅延部20は、プログラムを知らせる信号nPGMsを一定時間遅延させるためのものであり、第１駆動部113のナンドゲート18の１入力ユニットに遅延部20の出力nPGMs-Dが印加されるため、信号がローレベルに活性化されてもナンドゲート18の入力レベルは一定時間間ハイレベルに維持される。これによって、一定時間間発振信号Opsによって図７のものと同一のポンピング動作が遂行され、その結果出力電圧Vxは電圧Vpgm+Vaに駆動される。その後は、遅延部20から出力される信号nPGMs-Dがローレベルになるため、第１駆動部113は非活性化され、インバータ22を通してハイレベルnPGMs-Dの信号が印加されるトランジスター24、はターンオフされる。従って、トランジスター24を通してブロックデコーダ110の出力Vxは電圧Vbに駆動される。
【００８８】
図１２は第２実施例によるプログラム動作時に、ワードラインと、ブースタプレートと、伝達トランジスターとに印加される電圧レベルを示すタイミングである。
【００８９】
図１２に図示されたように、伝達トランジスターのゲートTjに印加される電圧Vxは、初期に１３ボルトに印加され、選択されたワードラインに対応する行選択ラインに電圧(Vpgm=11)が供給され、そして非選択されたワードラインに電圧（Vpgm=5ボルト）が供給される。その結果、対応する伝達トランジスターTjを通して選択されたワードラインは電圧Vpgmがチャージされ、非選択されたワードラインは電圧Vpassが印加される。このような状態で一定時間（２μS）が経過された後電圧Vxは０ボルトより大きいがプログラム電圧（11ボルト）より低い電圧（Vb=7ボルト）に設定される。選択されたワードラインには、１１ボルトに印加されて非選択されたワードラインには、５ボルトが印加された状態で伝達トランジスターのゲート電圧が７ボルトに設定されるため、選択されたワードラインに該当する伝達トランジスターTjのソースとドレーンが変わり、その結果ターンオフされる。即ち、選択されたワードラインはフローティングされる。以後、図９のプレート駆動回路170からの電圧Vpgmが対応する伝達トランジスター（例えば、T0）を通してブースタプレート102に供給されるにことよって第１実施例で説明したようにブースタプレート102と選択されたワードライン（例えば、WL0）間のキャパシターCaのカップリングによってワードライン電圧が１７ボルトに自己昇圧される。これによって、選択されたメモリセルのフローティングゲートに誘導される電圧Vfgは、上述の式（４）によってF-Nトンネルリングが発生できるレベルに設定されてプログラムが遂行される。
【００９０】
（第３実施例）
図１３は、本発明の第３実施例によるプレートセル構造を備えたフラッシュメモリ装置を示すブロック図である。図１３に図示されたアレー領域100、セクションデコーダ120、そして、ページバッファ140は、図４のものと同一であるから、説明の重複を避けるため、図１３では説明を省略する。
【００９１】
再び図１３を参照すると、スイッチング回路130は、電圧Vxによって制御される伝達トランジスターT1'~T18'と電圧Vpによって制御される伝達トランジスターT0'を含む。電圧Vp及びVxは、ブロックデコーダ110の出力である。伝達トランジスターT1'~T18'は、ストリング選択ラインSSL、ワードラインWL0~WL15、そしてグラウンド選択ラインGSLを対応する行選択ラインSssl、S0~S15、そしてSgslと接続させるためのものであり、伝達トランジスターT0'はブースタプレート102とプレートラインSbpとを接続させるためのものである。
【００９２】
プログラム動作が始まる時には、ブロックデコーダ110は電圧Vx=Vpgm=Va（例えば、13ボルト）を伝達トランジスターT1'~T18'のゲートに印加する。従って、トランジスターT1'~T18'が活性化されることによって選択されたワードラインにセクションデコーダ120から電圧Vpgmが印加され、他のワードラインに電圧Vpassが印加される。一定時間(２μS)が経過した後、ブロックデコーダ110によって電圧Vxは０ボルトに再設定され、これに制御される伝達トランジスターT1'~T18'は全部ターンオフされることによってすべてのラインはフローティングされる。その次に、選択されたワードラインに印加された電圧と同一の電圧Vpgmが、プレートラインSbpに印加された時点で、伝達トランジスターT0'のゲートに印加される電圧Vpはブロックデコーダ110によって電圧Vxと同一の電圧（13ボルト）とされる。
【００９３】
図１４は、第３実施例によるブロックデコーダの駆動回路を示す回路図である。第３実施例による図１４の回路180は、第２実施例による図１１のものと同一の構成を持つ。従って、説明の重複をさけるため、図１４Ａのそのものに関する説明はここでは省略する。ただ、トランジスター24のドレーンが接地されているので、遅延部20による遅延時間以後、電圧Vxは０ボルトに設定されるのが図１１のものと違う点である。図１１の構成要素と同一の機能を持つ構成要素に対して同一の参照番号を付している。図１５は、第３実施例によるブースタプレートに関連する伝達トランジスターT0'を制御するための回路である。図１５を参照すると、電圧Vpを発生する回路190は、プログラム動作が始まる時電圧Vpgmを０ボルトとして出力し、一定時間が経過した後電圧Vpgmより高い電圧Vpgm+Vaを出力する。デコーダー180は、インバータ96及びNMOSトランジスター98になされ、図１３の伝達トランジスターT0'のゲートを接地させるための第１駆動部182とインバータ2及び94、遅延部92、ナンドゲート95、ディプレションMOSトランジスター6及び8、 そしてスイッチポンプ回路184になされ伝達トランジスターT0'のゲートに電圧Vpgmより高い電圧Vpgm+Vaを供給するための第２駆動部186を含む。図１４の構成要素と同一の機能を持つ第２駆動部184の構成要素に対して同一の参照番号を付している。
【００９４】
NMOSトランジスター98は、出力ユニット91と接地間に形成される伝流通路をインバータ96を通してプログラムを知らせる信号nPGMsが印加されるゲートを持つ。信号nPGMsがローレベルに活性化されると、トランジスター98がターンオフされるため電圧Vpの出力のための出力ユニット91は、接地される。ナンドゲート95は、１入力ユニットにインバータ2を通してアドレスのディッコーディングによって選択されたブロックであるのを知らせる信号nBiが印加され、他の入力ユニットに発振信号Opsが印加され、又他の入力ユニットには、遅延部92とインバータ94とを通して信号nPGMsが印加される。プログラム動作が始まるとアドレスの組合による信号nBiと信号nPGMsはローレベルへと活性化される。
【００９５】
従って、プログラムの開始以前に設定されたローレベルの信号nPGMsがナンドゲート95の１入力ユニットに印加されるので、ナンドゲート95に発振信号Opsが印加されて、プログラム動作が始まって
もその出力は一定時間間ハイレベルに維持される。これによって、スイッチングポンプ回路184は非活性化される。一定時間が経過した後遅延部92及びインバータ94を通してナンドゲート95の入力ユニットがローレベルからハイレベルに駆動されることによってナンドゲート95は反転された発振信号を出力し、その結果スイッチポンプ回路184は活性化され、そして、ポンピング動作を実行して、電圧Vpgmより高い電圧Vpgm+Vaを出力ユニット91にポンピングする。ここで、スイッチポンピング回路184及びディプレショントランジスター6及び8は、図７のそのものと同一の構成を持ち、同一の方法によってポンピング動作が実行されるので、図１５に関する説明は省略する。
【００９６】
図１６は、本発明の第３実施例によるプログラム動作時ワードラインと、ブースタプレートと、伝達トランジスターとに印加される電圧レベルを示すタイミング図である。第３実施例によるプログラム動作は参照図面図１３、図１４、そして図１５によって以下に説明される。
【００９７】
まず、プログラム動作が始まるとプログラムを知らせる信号nPGMsがローレベルに活性化され、入力されるアドレスの組合によってデコーディングされたローレベルの信号nTiが発生する。これと同時にプログラム動作時必要な電圧が図４のチャージポンプ回路150及び160から各々発生され、信号nTiによって選択された行選択ラインは図８のセクションデコーダー120によって電圧Vpgmが供給され、非選択された行ラインには、電圧Vpassが供給される。
【００９８】
そして、図１４のブロックデコーダー110の駆動回路180は、入力されるアドレスによってデコーディングされた選択ブロックであるのを知らせるローレベルの信号nBiと、ローレベルの信号sPGMnと、発振信号Opsとに応答して、図１３のスイッチ回路130内の伝達トランジスターT1'~T18'のゲートに、選択されたワードラインに供給された電圧Vpgmよりも高い電圧Vpgm+Va（好ましい実施例で13ボルト）を供給する。従って、ストリング選択ラインSSL、ワードラインWL0~WL15、そしてグラウンド選択ラインGSLはブロックデコーダー110によってターンオフされた伝達トランジスターT1'~T18'を通して該当する行選択ラインSssl、S0~S15そしてSgslに各々接続される。従って、選択されたワードラインWL0は、電圧Vpgmが印加され、他のワードラインWL1~WL15は電圧Vpassが印加される。この時、一定時間(2μS)が経過した後伝達トランジスターT1'~T18'のゲートに印加される電圧Vxが０ボルトに低下することでワードラインはフローティングとされる。
【００９９】
その次に、ブースタプレートに該当する電圧、即ち、電圧Vpassが印加される時、図１５の駆動回路190から電圧Vpgmよりも高い電圧Vpgm+VaがプレートラインSbpに関連した伝達トランジスターT0'のゲートに印加される場合には、図９のプレート駆動回路170からの電圧Vpassが伝達トランジスターT0'を通してブースタプレート102に印加される。これによって、選択されたワードラインWL0はブースタプレート102と選択ワードラインWL0間のキャパシターCaのカップリング比によって１７ボルトの電圧レベルに自己昇圧される。このため、選択されたワードラインWL0は初期にチャージされた電圧Vpgmより高い電圧（例えば、17ボルト）にブスティングされることによって、選択されたメモリセルは式（４）によって誘導されるフローティングゲートの電圧Vfgによってチャンネルからフローティングゲートに電荷がトンネルリングされる。従って、選択されたメモリセルがプログラムされることになる。
【０１００】
加えて、電圧Vxによって制御される伝達トランジスターT1'~T18'にワードラインに該当する電圧が供給され、一定時間が経過した後ターンオフされるため、ブースタプレート102と非選択されたワードライン間のキャパシターによる自己昇圧よりに非選択されたワードラインも初期にチャージされた電圧（5ボルト）よりも高い電圧（12ボルト）にブスティングされる。このように、非選択されたワードラインをフローティング状態に維持して、それを高い電圧にブスティングさせることによって従来の場合では、プログラム動作の間に非選択されたワードラインに電圧Vpassを印加する際に消耗される電力を減らすことができる。
【０１０１】
本発明の第１，第２、第３実施例を用いて次のような効果を得ることができる。従来の場合プログラム電圧を減らすためのブースタプレートを使用するによってプログラム動作時キャパシターンス値が大きいブースタプレートを充／放電するに所要される時間が長くなり、また消耗する電流の量が増加した。しかし、本発明による第１又は第３実施例と共に先、選択されたワードラインに電圧Vpgmを印加し一定時間が経過した後プレート電圧を供給するによって、ブースタプレートとワードライン間のキャパシターを通してワードライン電圧をプログラム時、要求される電圧レベルに自己昇圧させることができる。こういうわけで、ブースタプレートに印加される電圧を低めることができ、その結果ブースタプレートに印加される電圧の高い場合に発生された従来の問題点が解決できる。
【０１０２】
又、第３実施例に場合、プレート用伝達トランジスターとストリング用伝達トランジスター分離制御されるようにスイッチ回路130を提供した。そして、選択されたワードラインと非選択されたワードラインに各々電圧Vpgmと電圧Vpassを印加し一定時間が経過した後、ストリング用伝達トランジスターをターンオフさせてワードラインをさせる。以後、プレート電圧を印加する時、プレート用伝達トランジスターを制御するための駆動回路190から発生された高い電圧（例えば、13ボルト）をブステフィングプレート102に印加する。これによって、第１及び第２実施例と同じようにワードライン電圧がプログラム時要求される電圧レベルに自己昇圧されると共に非選択されたワードラインがより高い電圧にブスティングされる。こういうわけで、従来の場合非選択されたワードラインに電圧Vpassを供給するによって消耗された電力を減らすことができる。
【０１０３】
【発明の効果】
プログラム動作時プレートに印加される電圧レベルを低めるため、ワードライン電圧とプレート電圧を印加する時点を別に制御することによって達成でき、その結果従来問題点を解決するのと同時にプログラム時に消耗される電力を減らすことができる。
【図面の簡単な説明】
【図１】（Ａ）は、通常的なナンド型フラッシュメモリセルの等価回路図であり、（Ｂ）は、プレート構造を持つナンド型フラッシュメモリセルの等価回路図。
【図２】プレート構造を持つナンド型フラッシュメモリセルの模型を示す斜視図。
【図３】従来技術によるプログラム動作時印加される電圧のレベルを示す波形図。
【図４】本発明の好ましい第１実施例によるナンド型フラッシュメモリ装置の一部分を示すブロック図。
【図５】本発明によるワードラインブスディング動作を説明するためのブースタプレートを持つメモリセルとこれに関連した伝達トランジスターとカップリングキャパシターを示す回路図。
【図６】従来及び本発明によるプレート電圧とワードライン電圧のレベルを比較するための図表。
【図７】本発明の第１実施例によるブロックデコーダーの詳細回路を示す回路図。
【図８】図４のセクションデコーダーを示す回路図。
【図９】第１実施例によるブースタプレート駆動回路を示す回路図。
【図１０】本発明の第１実施例によるプログラム動作時選択されたワードラインと非選択されたワードラインとブースタプレートに各々印加される電圧レベルを示すタイミング図。
【図１１】第２実施例によるブロックデコーダーを示す回路図。
【図１２】第２実施例によるプログラム動作時ワードラインとブースタプレートと伝達トランジスターに印加される電圧レベルを示すタイミング図。
【図１３】本発明の第３実施例によるプレートセル構造を持つフラッシュメモリ装置の一部分を示すブロック図。
【図１４】第３実施例によるブロックデコーダーの駆動回路を示す回路図。
【図１５】第３実施例によるブロックデコーダーの駆動回路を示す回路図。
【図１６】本発明の第３実施例によるプログラム動作時ワードラインとブースタプレートと伝達トランジスターに印加される電圧レベルを示すタイミング図、
【符号の説明】
１００…アレーブロック
１１０…ブロックデコーダー
１２０…セクションデコーダー
１３０…スイッチ回路
１４０…ページバッファ
１５０、１６０…スイッチポンプ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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