(57)【特許請求の範囲】
【請求項１】
周辺装置に接続可能であり、該周辺装置を含むデータ転送動作を制御する制御回路と、
前記制御回路に接続され、前記データ転送動作を開始するように該制御回路を指示しかつ該データ転送動作が完了した表示を該制御回路から受信するデータ処理回路と、
前記データ処理回路に接続され、クロック実行可能信号が実行可能状態にある場合には正常の実行速度で動作し、該クロック実行可能信号が使用禁止状態にある場合には該データ処理回路へのクロック信号の供給を阻止するように該データ処理回路へのクロック信号の供給を選択的に制御するクロック実行可能信号を発生し、該クロック実行可能信号の使用禁止状態が該データ処理回路のステップモード動作を許容する、テストインタフェース回路とを備え、
前記制御回路は、前記テストインタフェース回路に更に接続され、かつカウンタ出力を有している計数回路を有している同期化回路を含み、
前記計数回路は、前記クロック実行可能信号が前記使用禁止状態であって、周辺装置アクセスと周辺装置応答が完了したことを示すＤＯＮＥ信号の受信との間の期間中にクロック信号をカウントアップし、前記計数回路は、該計数出力がゼロになるまで前記クロック実行可能信号が前記実行可能状態にある場合にクロック信号をカウントダウンし、
前記同期化回路は、前記計数回路出力がゼロでない間に前記データ処理回路への周辺装置ＤＯＮＥ信号に対応している完了の表示を保留し、それにより前記ステップモードにおける前記完了の表示は、前記データ処理回路が応答すべき周辺装置に対してノーマルモードにおけるクロック信号の数に等しい該ステップモードにおけるクロック信号の数を経験するまで保留されることを特徴とするデータ処理装置。
【請求項２】
前記周辺装置は、周期的リフレッシュサイクルを必要とするメモリであり、
前記制御回路は、メモリ装置のメモリアクセスを実行するメモリ制御回路を含み、かつ
前記装置は、前記制御回路が前記ＤＯＮＥ信号を発生しかつ前記クロック実行可能信号が前記使用禁止状態にある間に前記メモリ装置にメモリリフレッシュサイクルを供給するメモリリフレッシュ回路を更に含む請求項１に記載の装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般に、周辺装置をアクセスする方法に関し、具体的には、周辺アクセス装置の、独立して計時された構成要素の間を同期化する同期化機能を有する周辺装置アクセス法に関する。
【０００２】
【従来の技術】
従来のデータ処理システムのデータ処理装置は、システム内の外部周辺装置メモリ、例えば、メモリをアクセスすることがしばしばある。ＤＲＡＭ（ダイナミックＲＡＭ）などの外部記憶装置により、記憶サイクルは、実行完了に対し１クロックサイクルより多くのサイクルを、しばしば必要とし、このような記憶サイクルは、好適には中断されてはならない。これは、データ処理システムがエミュレーションモードにおいて操作されている場合などのいくつかの状況において問題を提起する。例えば、記憶サイクルが、断続的エミュレーションステップロックにより進行してはならないが、それにもかかわらず、その操作中にデータ処理装置をステップ操作するステップクロックを使用することが有利である場合である。しかし、記憶サイクルが正常なシステムクロックにより実行されている間、データ処理装置がステップクロックにより断続的にステップされているならば、同期化の問題が、データ処理装置と外部記憶装置とのインタフェースにおいて発生する。
【０００３】
【課題を解決しようとする手段】
従って、上記のような例の同期化問題を補償出来るデータ処理装置を提供することが望ましい。
本発明によるデータ処理装置は、周辺装置のアクセスを実行する、周辺装置へ接続可能な制御回路と、周辺装置アクセスを要求する前記制御回路へ接続したデータ処理回路とを有する。制御回路は、周辺装置アクセスを完了した後、制御回路をデータ処理回路と同期化させる同期化回路を有する。
【０００４】
【実施例】
図１は、データ処理回路１３とメモリ制御回路１５とを有するデータ処理装置１１を備えたデータ処理システムを示す。メモリ制御回路１５は、データ処理回路１３と外部記憶装置１７との間のインタフェースとして働く。メモリアクセスを始動するために、データ処理回路１３は、ＧＯコマンドをメモリ制御回路１５へ送る。所望メモリ位置のアドレスは、データ処理回路１３からアドレス回線とデータ回線とを有する母線１９を経てメモリ制御回路１５へ伝達される。メモリ制御回路１５は、データ処理回路１３からＧＯコマンドに応答して、メモリアクセス、すなわちメモリサイクルを正常に行う。メモリアクセスは、メモリ制御回路１５を外部記憶装置１７へ接続している母線２１を経て達成される。母線２１は、アドレス、データおよび制御の各回線を有する。メモリ制御回路１５がメモリアクセスを完了すると、実行可能信号ＲＤＹがメモリ制御回路１５からデータ処理回路１３へ送られ、メモリサイクルが完了したことを示す。外部記憶装置１７は、例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）であってもよい。
【０００５】
データ周辺装置１１は、例えば、試験制御装置（示されていない）により外部で制御可能であるテストインタフェース２３も備えている。テストインタフェース２３は、母線２４を経てメモリ制御回路１５と通じており、外部制御装置に応答して、データ処理装置１１において使用されるクロック使用可能信号ＣＬＫＥＮを生成する。データ処理回路１３は、ＣＬＫ  ＥＮが高い場合正常に刻時され、ＣＬＫ  ＥＮが低い場合停止される。このクロックは信号を使用可能にし、システムクロックは、リセット信号とともに、メモリ制御回路１５へも入力される。
図２は、図１のメモリ制御回路１５をさらに詳細に示している。メモリ制御回路１５は、メモリアクセスを実行するメモリインタフェース２７と、メモリインタフェース２７の動作をデータ処理回路１３と同期化させる同期化回路２９と、メモリインタフェース２７とデータ処理回路１３とが同期化されている間、リフレッシュサイクルを外部制御装置へ送る補助リフレッシュ制御装置３１とを有する。同期化回路２９は、データ処理回路１３から、リセット／クロック実行可能（ＣＬＫ  ＥＮ）入力、正常なシステムクロック入力ＣＬＫ、およびＧＯコマンドを受信する。同期化回路２９は、また、実行可能信号ＲＤＹをデータ処理回路１３へ送る。メモリインタフェース２７は、母線１９を経てデータ処理回路１３へ接続し、母線２１を経て外部制御装置１７へ接続している。メモリインタフェース２７は、また、制御信号母線３３を経て同期化回路２９と通じている。同期化回路２９からの制御回線３４は、補助リフレッシュ制御装置３１へ入力される。補助リフレッシュ制御装置３１は、母線３５と２１とを経て外部記憶装置１７へ接続し、母線２４を経てテストインタフェース２３へ接続している。
【０００６】
ここで図３に関し、同期化回路２９の一つの模範的実施態様が、さらに詳細に示されている。図３の実施態様において、ＣＬＫ  ＥＮが低い場合、アップ／ダウン計数回路３７が、メモリアクセスの間、正常システムクロックＣＬＫの各クロックパルスにより上へカウントし、これにより、データ処理回路１３が使用禁止になった後、メモリアクセスを完了するために必要な正常なシステムクロックパルスの数を記録する。計数回路３７が非ゼロ出力を有し、かつＣＬＫ  ＥＮが高い場合、計数回路３７はＣＬＫの各パルスとともに減少する。これにより、計数回路３７は、データ処理回路１３が使用禁止になったメモリアクセスを完了するために必要とされるＣＬＫパルスの数に等しい数のＣＬＫを、データ処理回路１３が何時受信したかを決定することが出来る。
データ処理回路１３がＣＬＫ  ＥＮにより使用禁止になったメモリアクセスを完了するに必要とされるＣＬＫパルスの数に等しい数のＣＬＫにより、データ処理回路１３が刻時されてしまうまで、新しいＧＯコマンドを、ＡＮＤゲート４７を経てメモリインタフェース２７へ送ることが出来る。この時点に到達すると、データ処理回路１３の機械状態は、データ処理回路１３が正常なシステムクロックにより刻時されたメモリアクセスの終了時点にあったと同じ状態である。この状態に達するまで、同期化回路２９は、メモリ制御回路１５が実行可能信号ＲＤＹをデータ処理回路１３へ送るのを防止する。その後、データ処理回路１３の機械状態は、メモリ制御回路１５の機械状態へ適切に同期化され、これにより、同期化回路２９は、メモリ制御回路１５が実行可能信号をデータ処理回路１３へ送ることが出来るようにする。
【０００７】
再び図１に関し、各入力回線３９が論理ゼロへクリアされるように、リセット信号が図３の計数回路３７をリセットする。
図３のメモリインタフェース２７は、それに関するＳＴＡＲＴ入力に応答してメモリアクセスを始める。メモリインタフェース２７のＤＯＮＥ出力は、メモリアクセスが進行しているが、あるいは、高く保持されている間、低く駆動される。  動作のステップモードにおいて、図１のデータ処理回路１３は、ＣＬＫ  ＥＮ回線により段階的に刻時される。ステップモードが始動すると、計数回路３７は、その出力３９がすべてゼロであるようにリセットされる。ＮＯＲゲート４９は計数回路３７の出力３９へ接続しており、このようにして、出力３９におけるすべてのゼロ計数回路出力は、ＮＯＲゲート４９の出力を高く駆動する。ＮＯＲゲート４９の出力は、ＡＮＤゲート４７の入力、ＡＮＤゲート４５の入力、およびインバータ５１の入力へ接続している。インバータ５１の出力は、ＡＮＤゲート５３の入力へ接続している。計数回路３７の出力３９がすべてゼロにリセットされると、ＮＯＲゲート４９の発生した高い出力は、ＡＮＤゲート４５におけるＤＯＮ信号とＡＮＤゲート４７におけるＧＯコマンドとを修飾し、ＡＮＤゲート５３とインバータ５１とにより、計数回路３７へダウンカウント入力を使用禁止する。メモリインタフェース２７のＤＯＮＥ出力は、メモリアクセスを行っている間を除いて、高く維持されるので、ＤＯＮＥ出力は、ＤＯＮＥが低い場合にメモリアクセスが行われている間を除いて、インバータ５７とＡＮＤゲート５５とにより、計数回路３７へのダウンカウント入力を使用禁止する。ＣＬＫ  ＥＮ信号は、出力がＡＮＤゲート５５の入力へ接続しているインバータ５２へ入力される。このようにして、計数回路３７がリセットされると、メモリアクセスサイクルが、ＣＬＫ  ＥＮが低い状態（すなわち、ＣＬＫがデータ処理回路１３において使用禁止状態で）で始まるまで、カウントは行われない。ＡＮＤゲート４５において修飾された、高いＤＯＮＥ出力は、ＲＤＹを高く駆動し、メモリ制御回路１５がメモリアクセスのために使用出来ることを示す。
【０００８】
図４に関し、ＣＬＫ  ＥＮが低くなる直前に、ＧＯコマンドがデータ処理回路１３により送り出されると、ＧＯコマンドはＡＮＤゲート４７を経てメモリインタフェース２７のＳＴＡＲＴ入力へ送られる。ＧＯコマンドがメモリインタフェース２７のＳＴＡＲＴ入力において受信されると、メモリアクセスサイクルが始まり、メモリインタフェース２７のＤＯＮＥ出力は低く駆動される。ＤＯＮＥとＣＬＫ  ＥＮとが低い状態で、ＣＬＫはＡＮＤゲート５５において修飾され、これにより、計数回路の出力３９は、ＣＬＫに応答してカウントアップする。低いＤＯＮＥ信号は、ＡＮＤゲート４５を経て実行可能信号ＲＤＹを低く駆動する。ＤＯＮＥは、メモリアクセスが完了するまで、メモリアクセスの始まりから低く保持される。このようにして、計数回路３７は、ＤＯＮＥとＣＬＫ  ＥＮとが低い状態において発生する各クロックサイクルをカウントアップし、これにより、ＣＬＫがデータ処理回路１３において使用禁止状態の間、メモリアクセスにおいて発生するクロックサイクルの数を算出する。図４の実施例において、三つのクロックサイクルがメモリアクセス中に発生する。図４の“カウンタ３７”線の上へ指向した各パルスは、計数回路３７のアップ入力へ送られた正常なシステムクロックＣＬＫのクロックパルスに応答した計数回路出力３９への増加分を表す。このようにして、ＤＯＮＥがメモリアクセスサイクルの終了時点で高く駆動されると、計数回路３７の出力３９は、すべてゼロのその始動状態から３倍に増加している。出力３９はその時点ですべてゼロの状態から増加されているので、ＮＯＲゲート４９の出力は、計数回路３７の最初の増加分に応答して低く駆動される。
【０００９】
ＮＯＲゲート４９の出力が低くなると、ＤＯＮＥ信号とＧＯコマンドとは、ＡＮＤゲート４５と４７とにおいてそれぞれ修飾されず、インバータ５１の出力は高くなる。ＤＯＮＥ信号がＡＮＤゲート４５において修飾されないので、実行可能信号ＲＤＹは、ＤＯＮＥ信号がメモリアクセスサイクルの終了時点で高く駆動された後でも、低く維持されている。ＤＯＮＥ信号が高くなると、計数回路３７がさらに増加することは、インバータ５７とＡＮＤゲート５５とにより禁止される。ＤＯＮＥ信号が再び高くなると、インバータ５１の出力はすでに高く、計数回路３７のＤＯＷＮ入力はカウントダウン、すなわち減少するように駆動され、計数回路は出力する。計数回路３７の減少（図４において下方へ指向したパルスにより示されている）は、その出力が再びすべてゼロの状態に達するまで続き、そうすると、ＮＯＲゲート４９の出力は高く修飾されて、ＡＮＤゲート４５と４７とにおいてＤＯＮＥ信号とＧＯコマンドをそれぞれ修飾し、計数回路３７のＤＯＷＮカウント入力をインバータ５１とＡＮＤゲート５３とにより使用禁止する。ＤＯＮＥ信号が高い状態で、実行可能信号ＲＤＹは高くなり、これにより、メモリアクセスは完了したことをデータ処理回路１３へ示す。
【００１０】
上述のように、ＤＯＮＥ信号が低くなった後、ＣＬＫのさらに三つのパルスが、図４の実施例におけるメモリアクセスを完了するために必要である。従って、ＤＯＮＥ信号が高く駆動されて、計数回路３７のアップ入力からＣＬＫを除去する前に、計数回路３７が三つへカウントアップする。メモリアクセスサイクルは実際にはすでに完了しているが、データ処理回路１３が、メモリサイクルを通してＣＬＫにより刻時されたメモリサイクルの終了時点における機械状態に達するまで、実行可能信号ＲＤＹは、データ処理回路１３へ送り出されない。データ処理回路１３の所望のクロックパターンは、ＤＯＮＥ信号により制御され、不規則であることもある。しかし、データ処理回路１３は、連続した各ＣＬＫパルスにより減少する。データ処理回路１３の数がＧＯコマンドから受信したＣＬＫパルスは、メモリアクセスを完了するに必要なＣＬＫパルスの数に等しく、かつＣＬＫ  ＥＮが低い場合、データ処理回路１３は所望の機械状態に到達し、計数回路３７の出力３９はゼロへ再び減少し、これにより、実行可能信号ＲＤＹは上述のように高くなる。
与えられたメモリアクセスの終了とデータ処理回路１３の刻時の再割り込みとの間の時間量は、不規則で確定出来るものではない。従って、外部記憶装置１７がダイナミック記憶装置などのＤＲＡＭである場合、補助リフレッシュ制御装置３１は有用である。補助リフレッシュ制御装置３１は、ＤＯＮＥへ接続した入力とインバータ５２の出力へ接続したもう一つの入力とを有するＡＮＤゲート３６の出力へ接続した入力を有する。ＤＯＮＥが高く、ＣＬＫ  ＥＮが低く、外部記憶装置１７をリフレッシュしておくためにメモリサイクルを母線３５と２１とを経て送る間、補助リフレッシュ制御装置３１は動作状態にある。ＣＬＫ  ＥＮを再び高く駆動することが望まれる場合には、ＣＬＫ  ＥＮが再び高くなければならず、従って、新しいリフレッシュが、現在のリフレッシュが完了した後に開始する必要はないことを補助リフレッシュ制御装置３１へ示すＥＮＤ信号を、テストインタフェース２３は、母線２４を経て送る。その後、現在のリフレッシュが完了すると、補助リフレッシュ制御装置３１は、ＣＬＫ  ＥＮが再び高く駆動されることをテストインタフェース２３へ示すＯＫ信号を母線２４を経ておくる。
【００１１】
図５は、本発明のもう一つの模範的実施態様を示す。図１〜３の構造に類似している、図５の構造は、同様な引用数字で示されている。図５の実施態様において、メモリインタフェース２７は、メモリインタフェース２７により行われるリアルタイム・メモリアクセスの実行を制御する正常システムクロック（またはリアルタイムクロック）ＣＬＫにより駆動されるリアルタイム状態機械回路５９を備えている。この状態機械回路５９は状態機械を有しており、この機械は、正常システムクロックＣＬＫの次のパルスの間の初期状態を想定することによりＳＴＡＲＴ入力の活性化に応答し、その後、ＣＬＫの各連続したクロックパルスの連続した状態を進行する。この連続した状態は、メモリインタフェース２７のメモリアクセス動作を制御する。
図５の実施態様において、同期化回路２９は規準化タイム状態機械回路６１を有し、回路６１は、リアルタイム状態機械回路５９の状態機械と機能的には同じであり、かつ同じように動作する状態機械を有する。しかし、規準化タイム状態機械回路６１は、ＣＬＫよりむしろ規準化タイムクロックＳＣＬＫにより駆動される。ＳＣＬＫは、入力がＣＬＫとＣＬＫ  ＥＮであるＡＮＤゲート６２により発生する。従って、ＳＣＬＫは、データ処理回路１３を駆動するために使用されるクロックシーケンスを表す。規準化タイム状態機械回路６１のＳＴＡＲＴ入力が活性化されると、その状態機械はＳＣＬＫの次のパルスの初期状態を想定し、ＳＣＬＫの各連続したパルスによりシーケンスの各状態を進行する。図１のリセット信号は、リアルタイム状態機械回路５９と規準化タイム状態機械回路６１との各リセット入力へ接続しており、これにより、両方の状態機械は、リセット状態へ選択的に駆動される。
【００１２】
再びリアルタイム状態機械回路５９に関し、そのＤＯＮＥはメモリアクセス中に低く駆動されるが、さもなければ、高く維持される。比較回路６３は、回路５９における各リアルタイム状態機械の状態と、母線６５と６７を経て回路６１における規準化タイム状態機械とをモニターする。状態機械の状態が同じであるならば、比較回路６３のＭＡＴＣＨ出力は高く駆動されるが、さもなければ、低く維持される。
比較回路６３のＭＡＴＣＨ出力が高く駆動されるように、リセット信号は回路５９と６１における状態機械をリセット状態に駆動する。比較回路６３のＭＡＴＣＨ出力が高い状態において、ＣＬＫ  ＥＮとＧＯコマンドとは、それぞれＡＮＤゲート４５と４７とにおいて修飾される。ＣＬＫ  ＥＮが高い状態において、実行可能信号ＲＤＹは高く駆動され、メモリ制御回路１５がメモリアクセスのために使用可能であることを示す。
ここで図６に関し、ここでＳＣＬＫシーケンスにより駆動されているデータ処理回路１３が、ＳＣＬＫのクロックパルス６９が送られている間、ＧＯコマンドを送るならば、リアルタイム状態機械回路５９のＳＴＡＲＴ入力は、活性化される。ＳＴＡＲＴ入力の活性化に応答して、ＤＯＮＥの出力は低く駆動されて、メモリアクセスサイクルが進行中であることを示す。ＤＯＮＥ出力が低くなると、実行可能信号ＲＤＹはＡＮＤゲート４５により低く駆動される。ＳＴＡＲＴ入力の活性化に続いてＣＬＫの次のクロックパルスが送られている間、リアルタイム状態機械は、リセット状態Ｒからメモリアクセスを制御している状態シーケンスの初期の状態Ａへ駆動される。リアルタイム状態機械が状態Ａを想定すると、比較回路６３のＭＡＴＣＨ出力は低くなり、これにより、ＡＮＤゲート４７においてそれ以上のＧＯコマンドを使用禁止し、ＡＮＤゲート４５のＤＯＮＥ入力を修飾しない。
【００１３】
図６の実施例において、リアルタイム状態機械は、正常システムクロックＣＬＫの三つの連続パルスの発生にそれぞれ基づいて、状態Ａから状態Ｂへ、状態Ｂから状態Ｃへ、および、状態Ｃから状態Ｄへ進行する。メモリインタフェース２７によるメモリアクセスは、リアルタイム状態機械のこのＡ−Ｂ−Ｃ−Ｄの状態進行により制御される。メモリアクセスが完了すると、リアルタイム状態機械は状態Ｄにあり、ＳＴＡＲＴ入力またはそのリセット入力のいずれかが活性化するまで、引き続いて状態Ｄにある。ＳＴＡＲＴ入力が活性化されると、リアルタイム状態機械回路は、ほかのメモリアクセスサイクルを開始するために、終わりの状態Ｄから始めの状態Ａへ駆動されて戻る。リセット入力が活性化されると、リアルタイム状態機械は、終わりの状態Ｄからリセット状態Ｒへ移行する。
メモリサイクルが完了すると、リアルタイム状態機械回路５９のＤＯＮＥ出力は、高く駆動される。しかし、比較回路６３のＭＡＴＣＨ出力が低いように、規準化タイム状態機械が終わりの状態Ｄにある間、規準化タイム状態機械はまだリセット状態Ｒにあるので、実行可能信号ＲＤＹは低い状態のままである。
規準化タイム状態機械回路６１のＳＴＡＲＴ入力も、ＳＣＬＫのクロックパルス６９の間にデータ処理回路１３からのＧＯコマンドに応答して、活性化され、これにより、規準化タイム状態機械は、次のＳＣＬＫパルスの間、リセット状態Ｒから始めの状態Ａへ移行する。その後、次の三つの連続ＳＣＬＫパルスにより、規準化タイム状態機械は、状態Ａから状態Ｂへ、状態Ｂから状態Ｃへ、および、状態Ｃから状態Ｄへ移行する。規準化タイム状態機械が状態Ｄに到達すると、比較回路６３のＭＡＴＣＨ出力は高く駆動され、これにより、実行可能信号ＲＤＹをＡＮＤゲート４５によって高く駆動する。リアルタイム状態機械の場合のように、規準化タイム状態機械は、そのＳＴＡＲＴ入力またはそのリセット入力のいずれかが活性化するまで、そのまま状態Ｄにある。
【００１４】
図６の実施例に示されたメモリアクセスサイクルは、完了するために正常システムクロックＣＬＫの四つのパルスを必要とし、リアルタイム状態機械を状態Ｄに維持する。ＧＯコマンドの後に四つのＳＣＬＫパルスが発生すると、規準化タイム状態機械は状態Ｄに達する。このようにして、実行可能信号ＲＤＹは活性状態になるが、これは、ＳＣＬＫシーケンスにより刻時されているデータ処理回路１３が、正常システムクロックＣＬＫにより刻時されているならば、回路１３がメモリアクセスサイクルの終了時点にあった機械状態に到達する場合に限られる。
データ処理回路１３は、ＣＬＫ  ＥＮが低い状態で始まることにより単一クロックサイクルによってステップ操作され、これにより、そのＣＬＫパルスが完了すると、ＣＬＫ  ＥＮを再び低くすることが、分かるであろう。ＣＬＫは、ステップ操作の実行に使用するために、テストインタフェース２３へ送り戻される。図７〜１４は、本発明を使用しているほかのデータ処理システムを示す。図７〜１４は、図１〜６に関し上述した機能に相当し、従って、図１〜６の対応する引用数字により示されている。
【００１５】
図７のデータ処理システムは、データ処理回路１３とメモリ制御回路７３とを有するデータ処理装置７１を備える。メモリ制御回路７３は、データ処理回路１３と外部記憶装置１７との間のインタフェースとして働く。データ処理回路１３は、メモリアクセスを始動するために、ＧＯコマンドをメモリ制御回路７３へ送る。所望メモリ位置のアドレスは、データ処理回路１３からアドレス回線とデータ回線とを有する母線１９を経てメモリ制御回路１５へ伝達される。メモリ制御回路７３は、データ処理回路１３からＧＯコマンドに応答して、メモリアクセス、すなわちメモリサイクルを正常に行う。メモリアクセスは、メモリ制御回路７３を外部記憶装置１７へ接続している母線２１を経て達成される。母線２１は、アドレス、データおよび制御の各回線を有する。
データ処理装置７１は、例えば、試験制御装置により外部で制御可能であるテストインタフェース２３も備えている。テストインタフェース２３は、外部制御装置に応答して、データ処理装置７１において使用される使用可能低停止信号を生成する。停止信号は、正常システムクロックＣＬＫとメモリ制御回路７３により生成された同期化信号と共にＡＮＤゲート７５へ入力される。ＰＣＬＫとして表示されたＡＮＤゲート７５の出力は、データ処理回路１３を刻時するために使用される。このようにして、データ処理回路１３のクロック信号ＰＣＬＫは、インタフェース２３からの停止信号を低く駆動することにより使用禁止になる。ＣＬＫ，ＰＣＬＫ，および停止信号は、リセット信号と共にメモリ制御回路７３へも入力される。母線２４は、メモリ制御回路とテストインタフェースとの間に接続されている。
【００１６】
図８は、図７のメモリ制御回路７３をさらに詳細に示している。メモリ制御回路７３は、メモリアクセスを実行するメモリインタフェース７９と、メモリインタフェース７９の動作をデータ処理回路１３と同期化させる同期化回路７７と、メモリインタフェース７９とデータ処理回路１３とが同期化されている間、リフレッシュサイクルを外部記憶装置へ送る補助リフレッシュ制御装置３１とを有する。同期化回路７７は、同期化信号を図７のＡＮＤゲート７５へも送る。メモリインタフェース７９はＣＬＫ入力を受信し、母線１９を経てデータ処理回路１３へ接続し、母線２１を経て外部記憶装置１７へ接続している。メモリインタフェース７９は、制御信号母線８１を経て同期化回路７７へも通じている。同期化回路７７からの一つの制御回路３４は、補助リフレッシュ制御装置３１へ入力される。補助リフレッシュ制御装置３１は、母線３５と２１とを経て外部記憶装置１７へ、および、母線２４を経てテストインタフェース２３へ接続している。
ここで図９に関し、同期化回路７７の一つの模範的実施態様が、さらに詳細に示されている。図９の実施態様において、メモリインタフェース７９は、メモリインタフェース７９により行われたメモリアクセスの実行を制御するための正常なシステムＣＬＫにより駆動される状態機械回路８３を備えている。状態機械回路８３は状態機械を有しており、この機械は、次のＣＬＫパルスが送られている間、初期の状態を想定することにより、ＳＴＡＲＴ入力の起動に応答し、その後、終わりの状態になるまで、一連の状態を各連続したＣＬＫパルスにより進行する。この状態のシーケンスは、メモリインタフェース７９のメモリアクセス動作を制御する。
【００１７】
図９の同期化回路７７は、母線８５と８７とを経て状態機械回路８３へ接続したデータ入力を有するラッチ回路９１も備えている。回路８３の状態機械の各状態は、それに関連した識別コードを有しており、このコードは、母線８５と８７とを経てラッチ回路９１の入力へ送られる。回路９１におけるラッチはＰＣＬＫにより刻時され、ラッチ回路の出力は母線９５を経て比較回路９３へ入力される。比較回路９３のほかの出力は、母線８９を経て、状態機械の現在の状態に関連した識別コードを受信する。比較回路９３へのこのコードが同じであるか、あるいは、低く維持されている場合、比較回路９３のＭＡＴＣＨ出力は、高く駆動される。
比較回路９３のＭＡＴＣＨ出力は、ＯＲゲート９９の一つの入力へ接続しており、その出力はラッチ回路９７のセット入力を駆動する。リセット回線は、ＯＲゲート９９のほかの入力へ接続している。ラッチ回路９７は、ＯＲゲート１０６の出力へ接続したクリア入力を有する。ＧＯコマンド回線は、インバータ１０４を経てＯＲゲート１０６の一つの入力へ接続し、ＯＲゲート１０６のほかの入力は、停止信号により駆動される。ラッチ回路９７は、同期信号を定義する出力１０１を有する。ＧＯコマンド回線と停止信号は、ＡＮＤゲート１０３へ入力され、その出力は状態機械回路８３のＳＴＡＲＴ入力を駆動する。
【００１８】
図１０に関し、ＰＣＬＫにより駆動されているデータ処理回路１３が、ＰＣＬＫのクロックパルス１００１の生成中に、ＧＯコマンドを送り出すならば、状態機械回路８３のＳＴＡＲＴ入力は、活性化される。図１０の実施例において、ＰＣＬＫのクロックパルス１００１の生成中に、ＧＯコマンドが送り出された後、停止信号は低く駆動されて、ＰＣＬＫ（図７のＡＮＤゲート７５による）を使用禁止にし、これにより、データ処理回路１３の動作を停止する。停止信号は、ＡＮＤゲート１０３により状態機械回路８３のＳＴＡＲＴ入力を低く駆動する。メモリアクセスは、ＳＴＡＲＴ入力を高く駆動するＧＯコマンドによりすでに始動しているが、状態機械回路８３は、ＳＴＡＲＴ入力のその後に続く低レベルから、処理装置の停止が、ＧＯコマンドにより始動されたメモリアクセスの完了前に起きたことを検出する。
図１０のタイミング図の初めにおいて、最新のメモリアクセスが完了しており、状態機械はまだ終了状態Ｄにある。従って、状態Ｄの識別コードが、比較回路９３の入力母線８９に存在しており、このコードは、ラッチ回路９１により、ＰＣＬＫパルス１００３の下降縁においてラッチされ、再びパルス１００１の下降縁においてもラッチされる。状態Ｄのコードが比較回路９３の両方の入力に存在している状態で、そのＭＡＴＣＨ出力が高く駆動される。言うまでもないが、同期化信号は、ＯＲゲート１０８によりラッチ回路９７へ送られたリセット信号から高く駆動され、ラッチ回路９７がＯＲゲート１０６からクリアされるまで、高い状態が続く。ＧＯコマンドが活性状態にあって、停止信号が低くなっている場合（すなわち、停止信号がメモリアクセスの間低くなっている）にのみ、ＯＲゲート１０６は動作して、ラッチ回路９７をクリアし、同期信号を低く駆動する。ＳＴＡＲＴ入力の活性化に続くＣＬＫの次のパルスの間、状態機械は状態Ｄから、メモリアクセスを制御する状態シーケンスの初めの状態Ａへ駆動される。状態機械が状態Ａを想定すると、比較回路９３のＭＡＴＣＨ出力は低く駆動される。
【００１９】
図１０の実施例において、ＣＬＫの次の三つの連続パルスがそれぞれ発生すると、状態機械は、状態Ａから状態Ｂへ、状態Ｂから状態Ｃへ、および状態Ｃから状態Ｄへ進行する。メモリアクセスのメモリインタフェース７９は、状態機械のこのＡ−Ｂ−Ｃ−Ｄの進行により制御される。例えば、状態Ａは、ＤＲＡＭ行サイクルを発生し、状態ＢからＤは、ＤＲＡＭ列サイクルを発生する。状態機械が終了状態Ｄを想定するＣＬＫサイクルの間に、現在のメモリアクセスが完了する。状態機械は、次のメモリアクセスが始まるまで、正常に状態Ｄのままである。状態機械が図１０の状態Ｄに到達すると、比較回路９３への入力は同じであり、ＭＡＴＣＨ出力を高く駆動する。これはセットラッチ回路９７をセットし、これにより同期化信号を高く駆動する。同期化信号が高い状態で、図７のＡＮＤゲート７５への停止信号が、再使用可能なＰＣＬＫへ修飾される。しかし、停止信号は低いままであり、これにより、ＰＣＬＫを使用禁止状態に維持する。
停止信号が高くなると、データ処理回路１３が動作を再開するように、ＰＣＬＫが使用可能になる。さらに、停止信号が高くなると、状態機械回路８３のＳＴＡＲＴ入力は、図９のＡＮＤゲート１０３により再び活性化され、再始動シーケンスを始める。前記状態機械回路は、停止信号がメモリアクセスサイクルの始動後であるが完了後に発生していることを早期に検出しているので、再始動シーケンスが必要であることを知っている。そのＳＴＡＲＴ入力の再活性化後の最初のＣＬＫパルスの間、再始動シーケンスは、状態Ａへ駆動されている状態機械から始まり、その後、次の三つの連続ＣＬＫパルスがそれぞれ発生すると、状態Ｂ，Ｃ，及びＤへ駆動される。
【００２０】
図１０に示されているように、ＰＣＬＫは適切な時点で使用可能になり、停止信号が活性化されなかったかのように、データ処理回路１３をメモリインタフェース７９と同期化する。このようにして、例えば、ほかの所望のメモリアクセスを開始することが出来るように、データ処理回路１３とメモリアクセス７９との間の正常な強調が再開される。
図１１は、図９の同期化回路７７の動作のほか実施例を示す。図１１のタイミング図は、終了している状態Ｄの状態機械から始まり、前のメモリアクセスサイクルはすでに完了している。ＰＣＬＫのパルス１１０１の間、ＧＯコマンドはデータ処理回路１３により送られる。従って、メモリアクセスサイクルは、システムクロックＣＬＫの次のパルスの間に始まる。詳しく言えば、状態機械回路８３の状態機械は、終了状態Ｄから初めの状態Ａへ移行し、メモリアクセスサイクルを始める。Ａの識別コードは、ＰＣＬＫの次の下降縁で、ラッチ回路９１においてラッチされる。ＣＬＫの次の連続パルスの間、状態機械は状態ＡからＢへ移行し、Ｂの識別コードは、ＰＣＬＫの次の下降縁で、ラッチ回路９１においてラッチされる。その後、停止信号は低く駆動されて活性化して、ＰＣＬＫを使用不能にし、ラッチ回路９７をリセットし、これにより、同期化信号を低く駆動する。次の連続ＰＣＬＫパルスの間に、状態機械は状態Ｂから状態Ｃへ移行し、これにより、比較回路９３の入力の間に不調和を発生し、そのＭＡＴＣＨ出力を低くする。次のＣＬＫパルスの間、状態機械は状態ＣからＤへ移行する。メモリアクセスサイクルは、このＣＬＫサイクルの間に完了する。
【００２１】
停止信号が再び高くなると、状態機械回路８３のＳＴＡＲＴ入力は、活性化されて、再始動シーケンスを始める。次の連続ＣＬＫパルスの間に、状態機械は状態Ｂへ移行し、これにより、比較回路９３のＭＡＴＣＨ出力は高くなる。これはラッチ回路９７をセットし、同期化信号を高く駆動する。同期化信号と停止信号とが高い状態で、ＣＬＫはＡＮＤゲート７５において修飾され、従って、データ処理回路１３のＰＣＬＫ信号は再使用可能になる。図１１に示されているように、ＰＣＬＫは、データ処理回路１３が停止されなかったかのように、メモリアクセスサイクルに関して再使用可能になり、データ処理回路１３とメモリインタフェース７９との間の正常な強調を再開する。
図１の補助リフレッシュ制御装置３１は、ＡＮＤゲート９６の出力に駆動される入力回線３４を有する。ＡＮＤゲート９６の一つの入力は、ＤＯＮＥへ接続し、ＡＮＤゲート９６のほかの入力は、ＮＡＮＤゲート９４により駆動され、その入力は同期化回路とＯＲゲート１０６の出力とへ接続している。補助リフレッシュ制御装置３１は動作状態にあって、（１）停止信号がメモリアクセスの間低いか、または、同期化回路が低く、かつ、（２）ＤＯＮＥが高い場合は常に、リフレッシュサイクルを行う。
【００２２】
データ処理回路１３が、図７の停止信号が低い状態で始動することにより、単一のクロックサイクルによってステップ操作され、その後、一つのＰＣＬＫパルスが発生するまで、停止信号が高く駆動され、ＰＣＬＫパルスが完了すると、再び停止信号が低く駆動されることが理解されるであろう。ＰＣＬＫは、ステップ動作に使用するために、図７のメモリインタフェース２３へ送り返される。
図９〜１１を考察するに、処理装置がメモリアクセスサイクルの実行中に停止したにもかかわらず、最初始動したメモリアクセスサイクルは完了しているので、状態機械の状態が実際にメモリアクセスを行わないことを除いて、状態機械の状態のいくつかか、または、すべてを正常な状態と同一であるダミー状態にすることは、再始動シーケンス中、望ましいことである。例えば、ダミー状態により、メモリへのいくつかのストローブ信号が活性化することはない。ダミー状態は、各正常状態と同一の識別コードを母線８５に有する。本発明が使用される適用環境に依存して、再始動シーケンスのいくつか、または、すべての状態の正常な状態の代わりに実行することが出来る。
前述のＤＲＡＭの行および列サイクル実施例に再び関して、ＤＲＡＭは、ＰＡＧＥ  ＭＯＤＥとして広く知られているものにおいて、一般にアクセスされ、同一ＤＲＡＭ行における多くの列の位置は、各新しい列サイクルの前に新しい行アドレス（および、関連行サイクル）を設ける必要もなくアクセスされる。模範的シーケンスは次の通りである：
A B1 C1 D1 B2 C2 D2 B3 C3 D3 B4 C4 D4 ・・・
上記シーケンスにおいて、状態Ａにより、選択された行のサイクルが発生し、状態ＢｎからＤｎ（ｎ＝１，２，３・・・）により、選択された行の列ｎの列サイクルが発生する。このようにして、上記シーケンスは、選択された行の列１〜４をアクセスする。
【００２３】
例えば、上記状態Ｂ２の間に（すなわち、列サイクル２の状態Ｂの間に）、図１１に示された停止が発生するならば、列２のアクセスは停止後に完了し、再始動シーケンスとそれに続く状態は次の通りである。
A B2 C2 D2 B3 C3 D3 B4 C4 D4 ・・・
列２のアクセスサイクルはすでに完了しているので、再始動シーケンスの状態Ｂ２，Ｃ２，およびＤ２は、上述のようにダミー状態である。しかし、状態Ａは好適に正常状態（すなわち、ダミー状態ではない）であり、従って、ＰＡＧＥ  ＭＯＤＥアクセスは、ダミー状態Ｄ２が実行された後、さらにほかの列サイクルにより継続される。
次のシーケンスにおいて、状態Ａ（新しい）により、行サイクルが、状態Ａと異なる行について発生する。すなわち、
A B1 C1 D1 B2 C2 D2 A(新）B1 C1 D1 ・・・
例えば、上記状態Ｂ２の間に、図１１に示された停止が発生するならば、再始動シーケンスとそれに続く状態は次の通りである。
A B2 C2 D2  A(新）B1 C1 D1 ・・・
この実施例において、状態Ａにより選択された行の列２に関するメモリサイクルはすでに完了しているので、状態Ａ，Ｂ２，Ｃ２，およびＤ２はダミー状態である。あるいは、状態Ａは正常状態であり、状態Ｂ２，Ｃ２，およびＤ２はダミー状態である。
【００２４】
図１と７に示されたデータ処理システムを再び考察すると、外部記憶装置１７がメモリ制御回路の正常なメモリサイクル内でデータ処理装置に応答することが出来ないならば、記憶装置は、待ち状態メモリ制御回路へ挿入することが出来る。各待ち状態により、メモリインタフェースの状態機械は、待ち状態が活性状態にあるクロックサイクルの間、その現在の状態において機能停止する。メモリインタフェースに関して適切に同期化してデータ処理回路を再始動するために、同期化回路は、これらの待ち状態に対し的確に動作しなければならない。
図１２は、待ち状態の前述の使用を受け入れるために、図５の同期化回路２９内に備えられる模範的回路を示す。図１２の回路は、示されているように、図５の同期化回路２９へ接続されることは、図１２と次の説明から明らかであろう。図１２は、アップ／ダウン計数回路１３９を示しており、この回路は、ＡＮＤゲート１４１の動作により、待ち状態が活性状態にある間、各ＣＬＫサイクル毎に一度カウントアップする。計数回路１３９は、ＳＣＬＫが状態復号論理１３１によりＡＮＤゲート１４５において修飾されると、ＳＣＬＫに応答してカウントダウンする。計数回路１３９のカウント出力１３７は、そのアップとダウンの入力が同時にパルス化されるならば、そのまま変わらない。状態復号論理１３１は、規準化タイム状態機械回路６１において規準化タイム状態機械の状態を復号し、その状態が待ち状態により多数回実行されるならば、状態復号論理１３１の出力はＡＮＤゲート１３３の一つの入力を高く駆動し、ＡＮＤゲート１４５の一つの入力も高く駆動する。カウント出力１３７が非ゼロであるならば、ＡＮＤゲート１３３のそのほかの入力もＯＲゲート１３５により高く駆動され、これにより、待ち状態はＡＮＤゲート１３３を経て規準化タイム状態機械へ送られる。次に、規準化タイム状態機械の現在の状態は、その状態がＡＮＤゲート１４５によりＳＣＬＫに関し駆動する限り長く実行され、カウント出力１３７をゼロへ減少する。
【００２５】
図１３は、図９の同期化回路７７内に組み入れられ、待ち状態の前述の使用を受け入れることが出来る模範的回路を示す。図１３の回路は、示されているように、図９の同期化回路７７へ接続されることは、図１３と次の説明から明らかであろう。
図１３は図１２と同様に動作し、類似の構成要素は、図１２に示されているように付番されている。図１３において、ＡＮＤゲート１３３の出力は、母線１９２１からの待ち状態入力と共に、マルチプレクサ１４７へ入力される。マルチプレクサ１４７は、回線１４５により状態機械回路８３から出力された制御信号に応答して、その入力の一つを状態機械回路８３へ接続する。状態機械回路８３が正常状態を実行しているならば、回線１４５の制御信号は、待ち状態信号を母線２１から選択する。状態機械回路８３がダミー状態を実行しているならば、回線１４５の制御信号は、ＡＮＤゲート１３３の出力を選択する。図１３において、計数回路１３９は、ＰＣＬＫが状態復号論理１３１によりＡＮＤゲート１４５において修飾されると、ＰＣＬＫへ応答して（図７〜１１）、カウントダウンする。
【００２６】
本発明は、周辺装置としてのメモリに関し説明されているが、本発明はすべてのタイプの周辺装置と共に使用され、そのメモリアクセスは処理装置の停止により中断されるものではないことは、明らかである。
本発明の模範的実施態様が説明されているが、この説明は本発明の範囲を限定するものではなく、多様に実施態様において実施することが出来る。
【００２７】
以上の記載に関連して、以下の各項を開示する。
１．  データ処理装置において：
周辺装置へ接続可能にしてリアルタイムで動作可能であり、周辺装置の周辺アクセスをリアルタイムの期間において始動しかつ完了する制御回路と；
前記制御回路へ接続し、リアルタイムに関連して拡張された規準化タイムで動作可能であり、リアルタイム周辺装置アクセスを開始するよう前記制御回路へ命令し、リアルタイム周辺装置アクセスが完了した表示を前記制御回路から受信するデータ処理回路と；
リアルタイム周辺装置アクセスが完了した後、前記制御回路を前記データ処理回路に同期化する同期化回路を有する前記制御回路、規準化タイムの期間が前記リアルタイムの期間に対応して完了するまで、前記同期化回路が完了の表示を保留するように動作する前記同期化回路とを含んでいることを特徴とする前記装置。
２．  第１項に記載の装置において、前記同期化回路がカウンタ出力を備えた計数回路を有し、前記計数回路がリアルタイムの経過に応答して前記カウント出力を増加し、かつ規準化タイムの経過に応答して前記カウント出力を減少するように動作することを特徴とする前記装置。
３．  第１項に記載の装置において、前記同期化回路が規準化タイムで動作可能でありかつ規準化タイムの経過を測定する第一状態機械回路を有し、前記制御回路が規準化タイムで動作可能でありかつリアルタイム周辺装置アクセスの実行を制御する第二状態機械回路を有することを特徴とする前記装置。
４．  第３項に記載の装置において、前記第一と第二の状態機械回路が相互に同一である各状態機械を有していることを特徴とする前記装置。
５．  第４項に記載の装置において、前記同期化回路が前記状態機械の各状態を比較する比較回路を有することを特徴とする前記装置。
６．  第３項に記載の装置において、前記第一状態機械回路が規準化タイムを定義する第一クロックにより駆動され、前記第一状態機械回路がリアルタイムを定義する第二クロックにより駆動され、前記第二クロックが前記第一クロックより速いクロック速度で動作することを特徴とする前記装置。
７．  第１項に記載の装置において、前記制御回路が記憶装置のリアルタイム・メモリアクセスを行うメモリ制御回路を有することを特徴とする前記装置。
８．  第７項に記載の装置において、リアルタイム・メモリアクセスの完了と完了表示の伝達との間でメモリ・リフレッシュ・サイクルを記憶装置へ送るメモリ・リフレッシュ回路を有していることを特徴とする前記装置。
９．  第１項に記載の装置において、前記データ処理回路が規準化タイムとリアルタイムの時間で動作することを選択的に可能にする回路を有することを特徴とする前記装置。
１０．  データ処理装置において：
記憶装置へ接続可能にして最初のクロックにより駆動され、記憶装置のメモリアクセスを時間期間の間、始動しかつ完了するメモリ制御回路と；
前記メモリ制御回路へ接続しかつ第二クロックに応答して選択的に動作可能であり、前記メモリ制御回路へメモリアクセスを開始することを命令しかつ前記メモリ制御回路からメモリアクセスが完了したことの表示を受信するデータ処理回路と；
メモリアクセスの完了後前記メモリ制御回路を前記データ処理回路と同期化する同期化回路を有する前記メモリ制御回路、メモリアクセスの開始以来発生した前記第二クロックのサイクル数が前記時間期間の間に発生した前記第一クロックの数と等しくなるまで、前記完了の表示を保留するように動作する前記同期化回路とを含んでいることを特徴とする前記装置。
１１．  第１０項に記載の装置において、前記同期化回路がカウント出力を備えた計数回路を有し、前記計数回路が前記第一クロックにより駆動されて前記カウント出力を増加し、これにより前記第一クロックの動作を記録し、かつ前記計数回路が前記第二クロックにより駆動されて前記カウント出力を減少し、これにより前記第二クロックの動作を記録することを特徴とする前記装置。
１２．  第１０項に記載の装置において、前記第二クロックが機械状態の所望のシーケンスにより前記データ処理回路をステップ操作するエミュレーション・ステップ・クロックであることを特徴とする前記装置。
１３．  第１２項に記載の装置において、前記ステップクロックが前記第一クロックに関連して不規則に発生することを特徴とする前記装置。
１４．  周辺装置の周辺アクセスを行う方法において：
リアルタイムで動作可能であり、リアルタイム期間の間において周辺装置のアクセスを始動しかつ完了する制御回路を形成し；
リアルタイムに関連して拡張された規準化タイムで動作可能であるデータ処理回路を形成し；
前記データ処理回路を使用して、前記制御回路にリアルタイム周辺アクセスを始動することを命令し；
前記制御回路を使用して、メモリアクセスの完了後、前記データ処理回路へリアルタイム周辺アクセスが完了したことを提示し；
リアルタイム周辺アクセスが完了した後、前記制御回路を前記データ処理回路と同期化し、前記リアルタイムの期間に対応する規準化期間がリアルタイム周辺アクセスの始動以来経過するまで、完了表示を保留する段階を有し；
これらを諸段階を含んでいることを特徴とする前記方法。
１５．  第１４項に記載の方法において、前記同期化段階がメモリアクセス中のリアルタイムの経過を測定し、メモリアクセス後の規準化タイムの経過を測定し、測定された規準化タイムの経過を測定されたリアルタイムの経過と相互関係づける段階を有することを特徴とする前記方法。
１６．  データ処理装置において：
記憶装置へ接続可能であり、記憶装置のメモリアクセスを行うメモリ制御回路、一連の機械状態により進行することが動作可能である前記メモリ制御回路と；
前記メモリ制御回路へ接続し、前記メモリ制御回路にメモリアクセスを行うことを命令し、前記メモリ制御回路がメモリアクセス中に送るデータを処理するデータ処理回路、一連の機械状態により進行することが動作可能である前記データ処理回路と；
メモリアクセスの実行を停止することなくメモリアクセスの実行中に、前記データ処理回路がその動作を停止することを選択的に可能にするエミュレーション回路、前記データ処理回路の動作続行を始動することが選択的に動作可能である前記エミュレーション回路と；
前記データ処理回路の前記停止後に動作し、前記停止が発生しなかったかのように、前記データ処理回路を前記メモリ制御回路と同期化する同期化回路を有する前記メモリ制御回路、そのほかを既知の機械状態に維持し、前記データ処理回路と前記メモリ制御回路のいずれもが、前記データ処理回路の動作の前記停止を除いて次に想定した機械状態にあるまで、前記データ処理回路と前記メモリ制御回路との一つをその機械状態シーケンスにより進行せしめることが動作可能である前記同期化回路とを含んでいることを特徴とする前記装置。
１７．  第１６項に記載の装置において、前記同期化回路が前記メモリ制御回路の現在の機械状態を示す情報を選択的にラッチするラッチ回路を有することを特徴とする前記装置。
１８．  第１７項に記載の装置において、前記同期化回路が、前記メモリ制御回路の現在の機械状態を表示する前記ラッチされた情報に応答し、かつ、与えられた時点における前記メモリ制御回路の機械状態が前記ラッチされた情報により示された機械状態と同一であるか、ないかを決定する回路を有することを特徴とする前記装置。
１９．  第１６項に記載の装置において、メモリアクセス中に外部源により前記メモリ制御回路へ送られた待ち状態を受け入れる回路を有することを特徴とする前記装置。
２０．  第１９項に記載の装置において、待ち状態を受け入れる前記回路が、待ち状態が前記データ処理回路の動作が停止した後メモリアクセスの実行中に活性状態である時間の長さを測定し、かつ前記データ処理回路の動作の続行が始動された後前記時間の長さも記録する回路を有することを特徴とする前記装置。
【図面の簡単な説明】
【図１】本発明によるデータ処理システムの構成図である。
【図２】図１のメモリ制御回路の構成図である。
【図３】図２の同期化回路の一つの実施態様を示している。
【図４】図３の回路の動作を示すタイミング図である。
【図５】図２の同期化回路のほかの実施態様を示す。
【図６】図５の回路の動作を示すタイミング図である。
【図７】本発明によるほかのデータ処理システムのほかの構成図である。
【図８】図７のメモリ制御回路の構成図である。
【図９】図８の同期化回路の詳細図である。
【図１０】図９の動作を示すタイミング図である。
【図１１】図９の動作を示すタイミング図である。
【図１２】図５の回路と組み合わせられて、待ち状態を受け入れることが出来る同期化回路を形成するほかの回路を示す。
【図１３】図９の回路と組み合わせられて、待ち状態を受け入れることが出来る同期化回路を形成するほかの回路を示す。
【符号の説明】
１１  データ処理装置
１３  データ処理回路
１７  外部記憶装置
２９  同期化回路
３１  補助リフレッシュ制御装置
３７  計数回路
４７  ＡＮＤゲート
４９  ＮＯＲゲート
５１  インバータ
５９  リアルタイム状態機械回路
６１  規準化タイム状態機械回路
【図１】
0003778371.tif 000002
【図２】
0003778371.tif 000003
【図３】
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【図４】
0003778371.tif 000005
【図５】
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【図６】
0003778371.tif 000007
【図７】
0003778371.tif 000008
【図８】
0003778371.tif 000009
【図９】
0003778371.tif 000010
【図１０】
0003778371.tif 000011
【図１１】
0003778371.tif 000012
【図１２】
0003778371.tif 000013
【図１３】
0003778371.tif 000014