(57)【特許請求の範囲】
【請求項１】
フルカラーモードよりもモノクロモードのほうが処理速度が速い画像処理装置であって、
画像処理装置内でフルカラーモードとモノクロモードとで回路構成が異なる部分が、書き換え可能なデバイスで構成され、フルカラーモードとモノクロモードに応じてデバイスの回路構成が書き換えられ、
モノクロモードでの回路構成部分が、タイミング調整のために挿入するラッチの間隔を、フルカラーモードでの回路構成部分においてタイミング調整のために挿入するラッチの間隔より密にして上記デバイスに書き込まれることにより、フルカラーモードでの回路構成部分より速い画素クロックで処理を行う画像処理装置。
【請求項２】
画像処理装置内でフルカラーモードとモノクロモードとで回路構成が異なる部分が、画像データを濃度データに変換する濃度変換以後の処理を行う回路であることを特徴とする請求項１に記載された画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像データの処理に関する。
【０００２】
【従来の技術】
カラー画像処理装置において、フルカラーモードであるかモノクロモードであるかに応じて処理速度が異なるものがある。モノクロモードにおいては、フルカラーモードより画素クロックを速くして、単位時間あたりのコピー数を増加させる。このため、フルカラーモードとモノクロモードの両方の回路が備えられ、両者ともモノクロモードの処理速度に対応できるような速度対応をしている。
【０００３】
【発明が解決しようとする課題】
しかし、従来の画像処理装置では、フルカラーとモノクロの両モードの回路を用意しなければならないため、フルカラーモードとモノクロモードの両方の回路を独自の部品で構成しており、また、両者とも速い方の処理速度に合わせて設計されている。このため、フルカラーモードも、モノクロモードに合わせて組み合わせ回路中にラッチ回路を多く挿入していた。このように２つのモードの回路を備えるため、コストが高くなる。
【０００４】
本発明の目的は、簡素な構成の画像処理装置を提供することである。
【０００５】
【課題を解決するための手段】
本発明に係る画像処理装置は、フルカラーモードよりもモノクロモードのほうが処理速度が速い画像処理装置であって、画像処理装置内でフルカラーモードとモノクロモードとで回路構成が異なる部分が、書き換え可能なデバイスで構成され、フルカラーモードとモノクロモードに応じてデバイスの回路構成が書き換えられる。ここで、モノクロモードでの回路構成部分が、タイミング調整のために挿入するラッチの間隔を、フルカラーモードでの回路構成部分においてタイミング調整のために挿入するラッチの間隔より密にして上記デバイスに書き込まれることにより、フルカラーモードでの回路構成部分より速い画素クロックで処理を行う。
たとえば、画像処理装置において、選択された画素クロックに応じてデバイス内のラッチ段数を変化させる。処理速度の速いモノクロモードにおいては、組み合わせ回路中のラッチ回路の間隔を密にする。すなわち、クロックが速いときほどデバイス内の組み合わせ回路の中にラッチ回路を細かく挿入する。
たとえば、画像処理装置内でフルカラーモードとモノクロモードとで回路構成が異なる部分が、画像データを濃度データに変換する濃度変換以後の処理を行う回路である。
【０００６】
【発明の実施の形態】
以下、添付の図面を参照して本発明の実施の形態を説明する。なお、図面において、同じ参照記号は同一または同等のものを示す。
図１は、フルカラーモードにおけるカラー画像処理回路の全体構成を示す。このカラー画像処理部において、点線で囲った部分が、部品実装状態で回路内容を何度も書き換え可能なデバイスで構成される。このデバイスは、たとえばフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）という部品である。ＲＯＭ３２には、ＦＰＧＡのための処理回路のアルゴリズム情報が記憶されている。このＦＰＧＡに対して、ＣＰＵ３０がＲＯＭ３２よりプログラミングすることで動作モードに応じた回路を書きこむ。これにより、複数の機能が比較的小さなゲート規模で達成できる。なお，動作モードは、たとえば操作パネル３４により設定できる。
本実施形態では、フルカラーモードでは、ＦＰＧＡに濃度変換部２２、マスキング演算部２４、下色除去・墨加刷部２６、ＭＴＦ補正部２８の処理回路が書きこまれる。フルカラーモード時は、処理速度が遅く、画素クロックの周期は６ｔである。
【０００７】
３色のラインセンサからなるカラーＣＣＤセンサ１０の赤、緑、青の出力信号は、それぞれ、ＡＤ変換部１２によりディジタル信号に変換される。得られた赤（Ｒ）、緑（Ｇ）、青（Ｂ）のディジタルデータは、シェーディング補正部１４において補正された後で、変倍移動部１６に入力される。変倍移動部１６で変倍処理と移動処理がなされたデータＲ４，Ｇ４，Ｂ４は、ＨＶＣ変換部１８と領域判別部２０に出力される。ＨＶＣ変換部１８は、Ｒ４，Ｇ４，Ｂ４データをＨＶＣデータに変換し、彩度信号Ｗを下色除去・墨加刷(ＵＣＲ／ＢＰ)処理部２６に送り、また、入力データをＲ５，Ｇ５，Ｂ５データとして濃度変換部２２に送る。濃度変換部２２はＲ５，Ｇ５，Ｂ５データを濃度データＤＲ，ＤＧ，ＤＢに変換し、マスキング演算部２４は、行列演算により濃度データＤＲ，ＤＧ，ＤＢをシアン（Ｃ０）、マゼンタ（Ｍ０）、イエロー（Ｙ０）の印字色データに変換する。さらに、下色除去・墨加刷処理部２６は、Ｃ０，Ｍ０，Ｙ０データについて彩度データＷにより下色除去／墨加刷処理を行い、ＶＩＤＥＯ１データを出力する。また、領域判別部２０は入力データを基に各種の領域を判別する。ＭＴＦ補正部２８は、領域判別部２０の判別結果に応じて、ＶＩＤＥＯ１データを補正して、エッジ補正などを施してプリンタに出力する。なお、ＣＰＵ３０は、上述のカラー画像処理回路を制御する。
【０００８】
図２は、モノカラーモード時のカラー画像処理部の全体を示す。図１と同様であるが、ＦＰＧＡに書きこまれる回路内容が異なる。モノカラーモード時は、ＦＰＧＡに濃度変換部（明度）２２'とＭＴＦ補正部２８'の処理回路を書きこむ。モノクロモード時は、処理速度が速いため、画素クロックの周期は４ｔであり、フルカラーモードよりも処理速度が速い。
ＨＶＣ変換部２０は、Ｒ４，Ｇ４，Ｂ４データをＲ５，Ｇ５，Ｂ５データとして濃度変換部２２'に送る。濃度変換部２２'はＲ５，Ｇ５，Ｂ５データを濃度データＤＶに変換する。また、領域判別部２０は入力データを基に各種の領域を判別する。ＭＴＦ補正部２８'は、領域判別部２０の判別結果に応じて、ＤＶデータを補正して、プリンタに出力する。
【０００９】
図３は、フルカラーモード時のマスキング演算部２４の一部を表わす。ここでは、以下の演算
ＤＲ＊ＤＲＶ＋ＤＧ＊ＤＧＶ＋ＤＢ＊ＤＢＶ
を行う。まず濃度変換部２２で反射データから濃度データに変換された濃度データＤＲ，ＤＧ，ＤＢがそれぞれラッチ回路２４０でラッチされる。次に、ラッチされた濃度データＤＲ，ＤＧ，ＤＢと、係数ＤＲＶ，ＤＧＶ，ＤＢＶが乗算器２４２で乗算される。乗算結果は加算器２４４で加算されて、ラッチ回路２４６でラッチされた後で、次段へ出力される。ここで、乗算器２４２と加算器２４４を挟んで、多数のラッチ（具体的にはフリップフロップ）が配置される。これらは画素クロックの正エッジにて動作する。ここで、乗算器２４２と加算器２４４を経由するパスをパスＡとする。
【００１０】
図４は、モノクロモード時の濃度変換部２２'における明度データ発生部を表わす。濃度変換の演算式は以下のとおりである。
Ｖ＝ＤＲ＊ＤＲＶ１＋ＤＧ＊ＤＧＶ１＋ＤＢ＊ＤＢＶ１
濃度変換部２２'は、反射データから濃度データに変換したＤＲ、ＤＧ、ＤＢから明度Ｖを生成し、ＭＴＦ演算部２８'に送る。まず、データＤＲ，ＤＧ，ＤＢがそれぞれラッチ回路２２０でラッチされる。次に、ラッチされた濃度データＤＲ，ＤＧ，ＤＢと、ＤＲＶ１，ＤＧＶ１，ＤＢＶ１が乗算器２２２で乗算され、それぞれラッチ回路２２４にラッチされる。次に、乗算結果は加算器２２６で加算されて、ラッチ回路２２８でラッチされた後で、次段へ出力される。ここで、乗算器２２２を挟んで、ラッチ２２０、２２４が配置され、また、加算器２２６を挟んで、多数のラッチ２２４、２２８が配置される。これらは画素クロックの正エッジにて動作する。（なお、図３、図４ともに、係数はＣＰＵ３０にてセットされる。）ここで、乗算器２２２を経由するパスをパスＢとし、加算器２２６を経由するパスをパスＣとする。
【００１１】
図５に示すタイミング図は、図３と図４に示したパスの遅延時間を示す。ｔを単位時間とすると、フルカラーモード時は、処理速度が遅いため、画素クロック(ＣＬＫ（ｃｏｌｏｒ))の周期は６ｔである。モノクロモード時は、処理速度が速いため、画素クロックの周期（ＣＬＫ（ｍｏｎｏ））は４ｔである。つまり、モノクロモードでは、処理速度をフルカラーモードの１.５倍となるように設定している。モノクロモードにおいて濃度変換部２２'における乗算器２２２のパス（パスＢ）の遅延時間は２ｔであり、フルカラーモードにおいてマスキング演算部２４における乗算器２４２と加算器２４４の２つのパス（パスＡ）の遅延時間は４ｔである。
【００１２】
この図からわかるように、モノクロモード時では、乗算器２２２と加算器２２６の間のフリップフロップ２２４がないと、乗算器と加算器の遅延時間は４ｔとなり、画素クロック周期と同一になる。つまり、加算器の後段のフリップフロップがデータを受信できないことになる。一方フルカラーモード時では、ＣＬＫ周期が６ｔであるため、乗算器と加算器の間にラッチ回路を挿入する必要はない。このように、ＦＰＧＡに書きこまれる回路において、処理速度に応じて組み合わせ回路（乗算器、加算器など）の間に挿入するラッチ回路の間隔が決定される。
【００１３】
画像処理回路を実現するデバイスにおいて、書き換え可能なデバイスを用いたので、フルカラーモード／モノクロモードを時分割で実現でき、回路規模の増大を抑えている。また、モノクロモード回路より回路規模の大きいフルカラーモード回路において、モノクロモードより遅い処理速度にするので、ラッチ回路の冗長挿入を避けることができ、回路規模の増大を抑えることができる。
【００１４】
なお、スタンバイ時など、長期使用されないときは、いったんＦＰＧＡの内容をイレースしておく。すなわち、待機中は、ＦＰＧＡの中身を真っ白にする。
なお、上述の実施形態では、画像処理部の中の濃度変換部２２からＭＴＦ補正部２８までを書き換えの対象として説明した。しかし、画像処理部の中のそれ以外の部分を対象としてもよい。
【００１５】
【発明の効果】
画像処理回路を実現するデバイスを書き換え可能なデバイスとしたことで、フルカラー／モノカラーモードを時分割で実現でき、回路規模の増大を抑える。
また、モノクロモードより回路規模の大きいフルカラーモード回路において、モノクロモードの処理速度に適応させないことで、ラッチ回路の冗長挿入を避けることができ、回路規模の増大を抑えることができる。
画像処理装置において、消費電力が削減される。
【図面の簡単な説明】
【図１】  フルカラーモード時のカラー画像処理装置の全体構成のブロック図
【図２】  モノカラーモード時のカラー画像処理装置の全体構成のブロック図
【図３】  フルカラーモード時のマスキング演算部の一部を表わす図
【図４】  モノクロモード時の濃度変換部における明度データ発生部のブロック図
【図５】  図３と図４に示したパスの遅延時間を示すタイミング図
【符号の説明】
２２〜２８  フルカラーモードでの回路構成部分、    ２２'〜２８'  フルカラーモードでの回路構成部分、    ３０  ＣＰＵ、    ３２  ＲＯＭ、    ２２０、２２４、２２８、２４０、２４６  ラッチ。
【図１】
0003812251.tif 000002
【図２】
0003812251.tif 000003
【図３】
0003812251.tif 000004
【図４】
0003812251.tif 000005
【図５】
0003812251.tif 000006