(57)【特許請求の範囲】
【請求項１】
NiSi相を持つシリサイド層を、半導体基板に形成されたソース、ドレイン領域上に形成する際に、前記ソース、ドレイン領域と前記半導体基板との接合面の深さが、前記シリサイド層の下面から20nm乃至60nmとなるように形成し、前記NiSi相を持つ前記シリサイド層形成後の製造工程を、前記接合面の前記シリサイド層の下面からの深さに対応して、以下の式
Ｔｃ＝ａ×Ｄｊ＋ｂ
ここで、Ｔｃ は、熱処理の臨界温度[℃]、Ｄｊ は、NiSi下面からの接合
位置深さ[nm]、
ａ＝ 6.11  (20＜ Ｄｊ≦ 26)
＝ 1.60  (26 ＜ Ｄｊ≦ 60)
ｂ＝ 291  (20 ＜ Ｄｊ≦  26)
＝ 408  (26 ＜ Ｄｊ≦  60)
を満たす臨界温度Ｔｃを超えない温度で行うことを特徴する半導体装置の製造方法。
【請求項２】
前記NiSi相を持つ前記シリサイド層形成後、前記シリサイド層を覆うように、シリコン窒化膜を堆積することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記シリコン窒化膜上にさらに絶縁膜を堆積し、前記絶縁膜を前記シリコン窒化膜と選択的にRIE法によりエッチング除去し、前記ソース、ドレイン領域に通じる開口を前記絶縁膜および前記シリコン窒化膜に形成することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記NiSi相を持つ前記シリサイド層上に絶縁膜を形成し、前記NiSi相を持つ前記シリサイド層に達する開口を前記絶縁膜に形成し、Cuをメッキ法により前記開口の内部に充填し電極を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
Cuの充填に先立ち、前記開口の内部をNF3含むプラズマに暴露して、引き続き大気に晒すことなく、前記開口の底部を含む前記開口の内壁にバリアメタルをスパッタ法により形成することを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法、特にシリサイド化されたソース、ドレイン電極を有する高速微細電界効果型トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
高速高機能の半導体装置を実現するため、これに用いられる個々の半導体素子の微細化、及びその大規模集積化に対する要求は時を追って増大している。しかし、これらの半導体素子の主要な構成要素であるMOSFET（電界効果型トランジスタ）の微細化を考えた場合、これには様々な困難が伴う。
【０００３】
例えば、MOSFETのチャネル長 (即ちゲート電極の長さ) の縮小に伴いしきい値電圧が低下する (短チャネル効果)。このため、半導体回路の設計時に意図したしきい値電圧と異なった素子が形成されると、設計の意図とは異なる素子動作を引き起こし回路全体の機能を損なう。さらにゲート電極の加工寸法に、しきい値電圧が依存するため、わずかな加工ずれでも、目途の特性を有する素子を得ることが不可能となり、多数の均一な素子を必要とする半導体回路、例えば、Dynamic Random Access Memory (DRAM) の製造には、極めて不都合となる。
【０００４】
この様な短チャネル効果は、MOSFETのソース及びドレイン電極部分での電界の歪みが、チャネル長の縮小に伴い、チャネル部分中央付近にまで影響を与えることに起因している。この影響は、ソース及びドレインを形成するｐｎ接合の接合位置を半導体表面に近づける、(即ちｐｎ接合を“浅くする”) ことで回避出来る。しかし、単に、ｐｎ接合を浅くすると、これにより構成されているソース、ドレイン電極の抵抗が増大し、素子を伝わる信号の高速伝達を阻害する。
【０００５】
この問題に対処し、ソース、ドレイン電極の低抵抗化を図るために、ソース、ドレインの上部を一部、金属と化合 (シリサイド化) させることが行われる。シリサイドを行うための金属種としては、Co, Ti, Ni のような元素が使用されている。このうち、細線形状にしたときに電気抵抗の上昇（細線効果）がみられず、微細化LSIに対応可能なシリサイド化用の金属種はCoとNiである。しかし、シリサイド形成時、或いはその後の熱処理に伴い、これらの金属原子がソース、ドレイン領域を形成するシリコン中を急速に拡散し、浅い接合を形成した場合、接合部分にまで到達してしまう。このため、接合のリークをもたらす。
【０００６】
実際、Coの場合、低抵抗相のCoSi2を形成するため、800℃、30秒の急速熱処理が必要になるが、このCo原子の拡散は極めて高速で、この熱処理を行っただけで150nmの深さにまで達してしまうほどである。図１８に、接合深さを変えたn+/p 接合上に、CoSi2を35nm形成したときの接合リークの値を、シリサイドを施さなかった接合の参照データと共に示す。シリサイド膜よりずっと深い、接合深さ150nm付近で、すでに接合リークが発生していることがわかる。これはCo原子が基板中に拡散した結果である。
【０００７】
また、Niの場合は、Coに比べて成膜温度が低くてシリコンの消費量は少ないので、リーク電流に関しては優位にある。シリサイド層としてNiを用いた場合に更に接合リーク電流を抑制するために、シリコン基板とニッケルシリサイド層との間に、イリジウム中間層を設ける技術が知られている（例えば、特許文献１参照）。この特許文献１に記載の技術は、イリジウム中間層を設けることによって、NiSiがNiSi2に相転移する温度を高くし、これにより、シリサイドを形成するためのアニーリング温度を８５０℃で行ってもシリサイド層を低抵抗のNiSiとして、接合リーク電流を抑制するものである。
【０００８】
上述したように、金属原子の高速な拡散は、金属とシリコンが接した面では不可避的に進行する。シリコン基板の深くに侵入した金属原子により、シリコン禁止帯中にリーク電流の生成を媒介する準位が形成される。当然ソース、ドレイン接合部分に準位が形成されれば、ここにリーク電流が発生してしまう。
【０００９】
ソース、ドレイン接合を通じて電流が漏れ出すと、素子の動作が損なわれ、DRAMなどの記憶素子では、書き込まれた情報が失われてしまい、半導体装置の本来の機能が喪失する。
【００１０】
この様な問題に対処するため、従来、ソース、ドレイン電極を形成しようとする半導体基板表面部分に選択的に半導体物質を追加形成し（例えばシリコンを成長させ）、この領域の表面をもともとの半導体表面 (即ちチャネルの形成される面) より上方に移動させ、この追加形成された表面を通じてソース、ドレインのｐｎ接合の形成、および、シリサイド層の形成を行うことで、接合の位置は本来の半導体表面 (即ちチャネルの形成される面) に対しては浅く、しかし、このように新たに形成された表面からは深く、従って、ソース、ドレインを形成する電極部分の厚み（拡散層の厚み）は確保するという手法 (Elevated source drain method) が用いられて来た。こうした選択シリコン成長は、エピタキシャル成長技法を用いて達成することが出来る。ただし、この手法に於いて、最終的に形成されるべきソース、ドレインのｐｎ接合の接合位置は、本来の半導体表面 (即ちチャネルの形成される面)、或いは、これより若干下方に極めて精度よく調整されなければならない。なぜならば、接合部分がこの表面 (チャネル面) の上方に位置した場合、このMOSFETの電流駆動力は著しく低下する。また、接合部分がこの表面より大きく下方に形成されると、短チャネル効果が起こってしまうからである。
【００１１】
ところが、このエピタキシャル成長技法は選択成長を行う表面状態に非常に敏感である。例えば、成膜されるシリコンの膜厚は、その下方にある基板表面の荒さや結晶構造によって変わって来る。また、その膜質 (欠陥の有無)も表面の形状により異なって来る可能性がある。例えば、成長直前の基板表面の自然酸化膜や、ゲート電極加工時に導入されるダメージなどによって、ソース、ドレイン領域上に成膜されるシリコン層の厚さ、およびその膜質は素子ごとに異なって来る場合がある。このように追加形成されるシリコン膜厚が不均一であると、ｐｎ接合の接合部分を本来の半導体基板表面 (即ちチャネルの形成される面) 付近に形成することが極めて困難となる。なぜなら、ソース、ドレインを形成するべき不純物は、追加形成されたシリコン表面より導入されるため、接合はこの表面から一定の位置に形成される。
【００１２】
ところが、これに対し、膜厚が不均一であると、本来の半導体表面 (即ちチャネルの形成される面) の追加形成されたシリコン表面よりの相対位置は不定となる。従って、接合面を形成すべき位置も不定となってしまうからである。また、このように追加形成されるシリコン膜質が不均一である場合も、ｐｎ接合の接合部分を半導体基板表面 (チャネルの形成される面)下の目途の位置に精度よく符合させることは困難となる。膜質 (即ち結晶欠陥の有無) により、この中の不純物拡散の速度が変調を受ける(Transient enhanced diffusion)。このため、接合をチャネル面に形成すべく所定の不純物の熱拡散を行っても、素子毎に予期せぬ拡散が行われ、均一な接合深さが得られないからである。全く同様のことが、シリサイド化に伴う金属原子の拡散に対しても当てはまる。膜厚、膜質が不均一であると、せっかくソース、ドレインを追加形成しても、膜厚の薄いところ、膜質の悪いところから金属原子が突出的に拡散し容易に接合面に達してしまう。その結果、接合リークが発生してしまう。
【００１３】
また、結晶中の金属の拡散はそれ自体極めて急速である。従って、追加形成するシリコン層は極めて厚くしなければならない。しかし、上記のような理由から、140nmにも及ぶ極めて厚い選択シリコン成長を、均一に行うことは殆ど不可能である。また、この140nmという厚さは、ほぼゲート電極の高さと等しく、ゲート、ソース、ドレインを一挙にシリサイド化する際（サリサイド工程）、ゲートとソース、ドレインの電気的絶縁を保つことが難しくなるという欠点も生じてくる。
【００１４】
その上、選択シリコン成長膜はゲート電極に隣接した領域でその膜厚が薄くなる。このため、金属を堆積した層から、接合面への最短距離はこの部分で決してしまい、選択シリコン成長膜をいくら厚くしても、接合リーク電流を抑制する機能は限られてしまうことになる。
【００１５】
【特許文献１】
特開２００２−３６７９２９号
【００１６】
【発明が解決しようとする課題】
上述したように、素子の微細化に伴い、ソース、ドレインの接合位置を浅く保ちつつ、且つ、ソース、ドレインの電気抵抗を低く抑えるために、これをシリサイド化することが必要になるが、シリサイドを形成する金属原子の高速拡散と、これが引き起こす接合リークを低く抑えるということが困難になってくる。
【００１７】
しかし、この困難を解消すべくElevated Source Drain構造を実現するに当たっては、選択シリコン成長層をゲート電極の高さに匹敵するほど厚く形成しなければならず、均一で均質な成膜が極めて困難である。
【００１８】
本発明は、上記事情を考慮してなされたものであって、浅いソース、ドレイン接合位置を保ちつつ、シリサイド化され、且つ、接合リーク電流が低く抑えられた半導体装置およびその製造方法を提供することを目的とする。
【００１９】
【課題を解決しようとする手段】
本発明の第１の態様による半導体装置の製造方法は、NiSi相を持つシリサイド層を、半導体基板に形成されたソース、ドレイン領域上に形成する際に、ソース、ドレイン領域と半導体基板との接合面の深さが、シリサイド層の下面から20nm乃至60nmとなるように形成し、NiSi相を持つシリサイド層形成後の製造工程を、接合面のシリサイド層の下面からの深さに対応して、以下の式
0003840198.tif 000002
を満たす臨界温度Ｔｃを超えない温度で行うことを特徴とする。
【００２０】
なお、NiSi相を持つシリサイド層形成後、シリサイド層を覆うように、シリコン窒化膜を堆積するように構成しても良い。
【００２１】
なお、シリコン窒化膜上にさらに絶縁膜を堆積し、絶縁膜をシリコン窒化膜と選択的にRIE法によりエッチング除去し、ソース、ドレイン領域に通じる開口を絶縁膜およびシリコン窒化膜に形成するように構成しても良い。
【００２２】
なお、NiSi相を持つシリサイド層上に絶縁膜を形成し、NiSi相を持つシリサイド層に達する開口を絶縁膜に形成し、Cuをメッキ法により開口の内部に充填し電極を形成するように構成しても良い。
【００２３】
なお、Cuの充填に先立ち、開口の内部をNF3含むプラズマに暴露して、引き続き大気に晒すことなく、開口の底部を含む開口の内壁にバリアメタルをスパッタ法により形成しても良い。
【００２４】
また、本発明の第２の態様による半導体装置は、シリコン半導体基板上に形成されたゲート電極と、ゲート電極の両側のシリコン半導体基板に形成されたソース、ドレイン領域と、ソース、ドレイン領域とシリコン半導体基板との接合面までの深さが20nm乃至60nmであるように少なくともソース、ドレイン領域上に形成されたNiSi層と、を有し、接合面でのNi原子の濃度が1 x1014cm-3以下である半導体素子を備えたことを特徴とする。
【００２５】
なお、ソース、ドレイン領域中にNi原子が存在し、NiSi層の下面から10nmの深さのシリコン半導体基板中に、Ni原子を、5 x1018cm-3以上3 x1021cm-3以下の濃度で含有することが好ましい。
【００２６】
なお、NiSi層を覆うように形成され、光学的屈折率が1.89以下のシリコン窒化膜をさらに備えるように構成しても良い。
【００２７】
なお、NiSi層上に形成された絶縁膜と、絶縁膜内に設けられたNiSi層と電気的に接続するCuを含む金属物質からなる電極とを備えるように構成しても良い。
【００２８】
なお、半導体素子が複数個、シリコン半導体基板に形成され、これらの半導体素子は、シリコン半導体基板に形成された素子分離絶縁膜によって分離されていることが好ましい。
【００２９】
なお、複数の半導体素子は、論理回路を構成するn型MOSFET及びp型MOSFETであっても良い。
【００３０】
【発明の実施の形態】
本発明の実施形態を以下、図面を参照して説明する。
【００３１】
まず、本発明の実施形態を説明する前に、本発明に至った経緯を説明する。
【００３２】
一般に、SiとNiの金属化合反応（シリサイド化反応）は、CoSi2の形成温度である800℃よりも低温の450℃で行うことができる。この際、低電気抵抗相であるNiSiという相が形成される。NiSi相は、さらに高温の熱処理を施すと、750℃前後で電気抵抗の高いNiSi2という最終相へ転移していく。従って、金属原子の拡散を抑制するためには、低温で形成できるNiSiを利用するのが望ましい。
【００３３】
しかしながら、我々は、相転移反応を起こすはるか以前に、このNiSi相は熱的に極めて不安定な挙動を示すことを発見した。実際図２に、接合深さを変えたn+/p 接合上に、NiSiを30nm形成したときの接合リークの値を、シリサイドを施さなかった接合の参照データと共に示す。なお、図２においてシリサイドを施した方は、低抵抗相のNiSiを形成した後、このシリサイド層と金属配線との電気的接合を得るために500℃、90minの熱処理のみを行っている。この図２からシリサイド膜よりずっと深い、接合深さ140nm付近で、すでに接合リークが発生していることがわかる。これはNi原子が基板中に拡散した結果である。すなわち、NiSi2への相転移温度である750℃よりもはるかに低い、500℃, 90minという熱処理を行っただけでも、Ni原子がシリコン基板奥深くに拡散侵入し、これがリークの原因になる。
【００３４】
そこで、我々は、さらに、このようなNiSiの熱的不安定性がどのような温度で顕著に進行するかを詳細に調べた結果、熱的不安定性の発現には、ある臨界的な温度が存在し、この温度を超えたときに、NiSiの性質が急速に変化することを新たに発見した。換言すれば、NiSi形成後の熱処理温度をこの臨界温度以下に制限することで、Ni起因の接合リーク発生を効果的に回避できることを見出した。
【００３５】
以下、これを、図を参照して詳しく説明する。
【００３６】
まず、我々は、NiSiの熱的安定性の限界点を明確化するために、シリコン基板に様々な深さのｐｎ接合を形成した試料を用意し、これらの試料上にNiを堆積した後、450℃の窒素雰囲気中でRTA (Rapid Thermal Annealing)処理を行い、NiSiを30nmの厚さに形成した。その後、これらの試料に400℃、450℃、500℃の温度の熱処理を、10minから90minにわたって加え、発生する接合リーク電流密度を、様々な接合深さで観測した。熱処理の昇降温度率は100℃/minに設定した。また、Backside SIMS法（試料の裏面から表面に向けて研磨し、裏面からSIMS分析を行う手法であって、表面のNiSiからのノッキング（knocking）を抑制しシリコン基板中の正確なNi濃度が求められる）を用いて、夫々の試料のSi基板中に含まれるNiの濃度（左縦軸目盛り）の深さ分布を求めた。
【００３７】
図１に、夫々の熱処理条件に対して、観測された接合リーク電流密度（白丸で表示）を、pn接合深さの関数として示す。また、これに付随して、Backside SIMS法を用いて求めた、夫々の試料のシリコン基板中に含まれるNiの濃度（黒丸で表示）の深さ分布を、対応する形で合わせて示す。なお、接合リーク電流密度は右縦軸目盛りで、シリコン基板中に含まれるNiの濃度は左縦軸目盛りで表している。
【００３８】
この図２から分かるように、接合リーク電流密度の接合深さ分布とNiの濃度の深さ分布は、極めて良く整合し、リーク電流発生の起源が、Si基板中に侵入したNiによるものであることは、疑う余地がない。
【００３９】
400℃では、熱処理時間を増加させても、これに伴いリーク電流が新たに発生することはない。接合面がNiSiの下面から20 nm 以上隔たっていればNiによるリーク電流は全く発生せず、リーク電流レベルはNiSiを形成しない場合と同じになる。即ち、接合深さがNiSi下面から20 nm以内の場合に発生する接合リーク電流は、NiSiの形成に伴い不可避的に進行するNiの基板への浸潤によるものであり、これが、NiSiのｐｎ接合の浅接合化の本質的限界である。
【００４０】
逆に、Niの浸潤をこれ以下に抑制するためには、Niとシリコン基板の直接のシリサイド化反応を薄い酸化膜のようなバリア層で阻害しなければならないことになる。しかしながら、バリア層の存在によりNiSiとシリコン基板の接触抵抗が上昇してしまう。また、このようにシリコン基板中に浸潤したNi原子はシリコン禁止帯中に準位を形成し、この準位がNiSiとシリコン基板のショットキー（Schottky）障壁を、量子力学的トンネル過程を経て往来する電子の伝導を容易にする。言い換えれば、ここに示した程度に、目途とする接合にリークを発生させない範囲の低温で、Niをシリコン基板中に自由に浸潤させることで、シリコン基板との良好な接触抵抗を実現できることになる。
【００４１】
450℃では、熱処理時間が30minから90minへ増加するに従って、次第に基板の深いところでリーク電流が新たに発生し始める。即ち、Ni原子がNiSi相から遊離し始め、シリコン基板中に拡散を開始する。
【００４２】
500℃では、熱処理時間とともに、顕著に、新たな接合リーク電流が基板の奥深くで発生するようになる。熱処理時間が10minから90minへ増加するに従って、リーク電流の深さプロファイルは基板の奥に向かって移動する。即ち、Ni原子がシリコン基板中を高速に拡散する。さらに、極めて特異なことに、これら10minから90minまでの拡散挙動から、熱処理時間0分のリーク電流の深さプロファイルを外挿計算しても、400℃で観測されたリーク電流の深さプロファイルに一致しない。熱処理時間が0分であるにもかかわらず、400℃で観測されるリーク電流の深さを超えた、シリコン基板の深い所で、すでにリーク電流が発生していることになる。このことは、熱処理の極めて初期に、Ni原子がほぼ瞬間的にシリコン基板へ突出(Burst)することを意味している。
【００４３】
以上、すべての熱処理温度、時間において、NiSiのNiSi2への相転移は確認されなかった。即ち、上記のNiの挙動はNiSiに固有の性質であることを明記しておく。
【００４４】
次に、上に示したNiのSi中での特異な挙動について、さらに詳しく説明を加える。
【００４５】
図３に、リーク電流密度が1x10-7A/cm2を示す接合深さの２乗を450℃、及び、500℃での熱処理時間の関数として示す。図３から分かるように、どちらの熱処理温度でも、接合深さの２乗は熱処理時間と線形の関係にあり、観測されたリーク源（Ni)の移動が拡散方程式に従うものであることが明らかである。さらに、これらのデータ点の傾きが、所謂、拡散係数に相当することは言うまでもない。この結果、リーク源としてのNiの500℃での拡散係数は、62nm2/minであり、その活性化エネルギーは、2.03eVであることが判明した。これらの値は、すでに文献として公開されている値、(2.9x106nm/min, 0.47eV, ; K.Graff, Metal Impurites in Silicon-Device Fabrication, Springer, 1995)と大きく異なるものであることを付記しておく。これは、Niが幾つかの集合体となって拡散するという特異な挙動を示唆するものと思われる。
【００４６】
図３から分かるもう一つの顕著な特徴は、上記の線形関係が処理時間を0minとしたときに互いに交わらないことである。即ち、500℃でのリーク源としてのNiは、時間に寄らない、ある一定の距離だけ、シリサイド形成反応によるNiの不可避的浸潤深さを超えて、すでにシリコン基板中に余分に浸潤していることになる。これが、上に説明した熱処理によるNiの初期バースト（突出）である。
【００４７】
図４に、熱処理時間0minに外挿した場合のNiの初期浸潤深さ（即ち、シリサイド形成反応によるNiの不可避的浸潤深さと、その後の熱処理でのNiの初期バースト量の和）を熱処理温度の関数として示す。深さには、NiSiの膜厚30nmが含まれることに注意されたい。450℃までは、Niのシリコン基板中への浸潤はシリサイド形成反応によるものが主であるのに対して、500℃では、これに熱処理でのNiの初期バーストが加わって、Niの初期浸潤深さが急速に大きくなることが分かる。これは、Niが幾つかの集合体となって拡散するという特異な挙動を示す以前に、短期間、Ni原子が、単体で、上記の文献値に近い超高速の拡散を行うことを示唆するものと思われる。
【００４８】
以上、説明したように、我々は、Niのシリコン基板中での挙動は、初期浸潤現象とその後の正則な拡散現象によって構成されていることを発見した。拡散係数の活性化エネルギーが2.03eVと大きいことと、Niの初期バーストが500℃の近傍で急増することが相乗作用して、Niのシリコン基板中への侵入深さはある温度を境として、極めて急速に増加することがわかる。言い換えれば、Niのシリコン基板中への侵入を阻止するためには、NiSi形成後の熱処理温度を450℃近傍のある臨界温度以下に制限することが必要不可欠となる。
【００４９】
実際、NiSi下面から50nm隔たった位置に接合面を形成した場合に、Niのシリコン基板中への浸潤、及び、拡散によるリークを発生させないために許される熱処理時間すなわち許容熱処理時間を、熱処理温度の関数として、図５に示す。この許容熱処理時間は、リーク電流密度が1.0x10-7A/cm2 に達するときの熱処理時間である。この図５から熱処理温度が480℃を超えた場合、いかなる熱処理も加えることが許されないことが分かる。このように、NiSiの熱的不安定性に起因したリークの発生には、ある臨界的な温度が存在し、この温度を超えたときに、NiSiは熱的に不安定となり、多量のNiが接合面に達し、リーク電流が急速に増加する。一方、熱処理温度を低下させると、許容される熱処理時間は急速に増加し、熱処理温度が400℃では、半導体製造工程上、実質的に、ほぼ問題無い熱処理時間を確保できることになる。即ち、熱処理温度を臨界温度以下に保つことで、リーク電流の発生を効果的に抑制することが可能となる。
【００５０】
以上、NiSiの下面から50nm隔たった位置に接合面を形成した場合に説明したことは、その他の接合位置を有する素子製造に対しても同様に当てはまることは言うまでもない。図６には、熱処理の臨界温度を、NiSiの下面からの接合位置深さの関数として、NiSiによる浅接合化の限界である20nmから接合深さ60nmにわたる範囲で、図示した。これらの臨界温度は以下の近似式（１）で精度良く表現できる。
0003840198.tif 000003
【００５１】
以上、詳しく説明したように、我々は、NiSiの熱的不安定性を詳細に調査していく過程で、Niのシリコン基板中での挙動が、初期浸潤現象とその後の正則な拡散現象によって構成されているという特異な現象を発見した。また、これに付随してNiのシリコン基板中への侵入深さはある温度を境として、極めて急速に増加する事を見出した。言い換えれば、Ni起因の接合リーク発生を回避するためには、NiSi形成後の熱処理温度をある臨界温度以下に制限することが必要不可欠となる。我々は、この臨界温度を、NiSi層下面からの接合位置深さの関数として、NiSiによる浅接合化の限界である20nmから接合深さ60nmにわたる範囲で明確化することに成功した。
【００５２】
従って、NiSi層上に、NiSi層下面から計ったMOSFETのソース、ドレインの接合深さに対応して、図６或いは近似式（１）に規定する臨界温度を超えない温度で、絶縁層を形成する事で、Niの接合面への到達を抑止し、リークの発生を阻止できる。
【００５３】
また、上記絶縁層形成後にこの絶縁層を貫き、NiSi層に達する金属配線を形成するにあたっては、Al或いはCuを用いてこれを形成することで、図６或いは近似式（１）に規定する臨界温度以下の低温で、良好な電気的接触を実現できる。
【００５４】
当然、Niの接合面への到達を抑止され、リークの発生は阻止できる。
【００５５】
このようにして、浅いソース、ドレイン接合位置を保ちつつ、ソース、ドレイン上がシリサイド化され、且つ、接合リークが低く抑えられた、超高速微細半導体装置の製造が可能となる。
【００５６】
（実施形態）
以下、本発明の一実施形態による半導体装置を、図８乃至図１６を参照して説明する。図８乃至図１６は、本実施形態による半導体装置の製造工程断面図である。本実施形態による半導体装置は、Ni原子のシリコン半導体基板への拡散を抑制し、自己整合的にNiSi層をソース、ドレイン、ゲート電極上に具備したサリサイド型MOSFET構造であって、簡略な製造工程に製造される。
【００５７】
まず、図８に示すように、シリコン半導体基板１０の表面に、リソグラフィ工程、RIE(Reactive Ion Etching)工程、等により基板表面に浅い溝を形成した後、CVD(chemical  vapor  deposition)法により絶縁膜を堆積し、更に、CMP(chemical  mechanical  polishing)法による平坦化することによって、素子分離領域１２を形成する。
【００５８】
次に、図９に示すように、基板１０の主面上に、ゲート絶縁膜１４を、例えば、熱酸化法などの、公知の技術の効果的な方法を用いて、例えば、5nm形成する。続いて、ゲート電極材料、例えば、ポリシリコンからなる層１６を、例えば、CVD法などの方法を用いて、例えば、200nm堆積し、この後、リソグラフィ法により例えばフォトレジストからなるレジストパターン（図示せず）を形成し、RIE工程等により、このレジストパターンをマスクとしてゲート絶縁膜１４、ゲート電極１６をパターニングする。
【００５９】
次に、図１０に示すように、ゲート電極１６をマスクとして、基板１０と逆の導電性を有する不純物をイオン注入することによってゲート電極１６の左右に、ソース、ドレインエクステンション領域となる、基板１０と逆の導電性を有した浅い拡散層２２を形成する。続いて、例えば、CVD法により、例えばシリコン窒化膜２４を20nm堆積する。その後、RIE工程等の異方性エッチングを行い、ゲート電極１６の側部に、シリコン窒化膜を選択的に残存させ、ゲート側壁２０を形成する。そして、ゲート電極１６、ゲート側壁２０をマスクとして、シリコン基板１０と逆の導電性を有する不純物をイオン注入することにより、ゲート電極１６の左右に、ソース、ドレイン領域となる、シリコン基板１０と逆の導電性を有した拡散層２２を形成する。さらに、これに急速昇降温熱処理を施すことで、不純物を活性化しておく。拡散層２２は、シリコン基板１０表面より、例えば80nmの深さまで形成される。
【００６０】
次に、図１１に示すように、例えばスパッタ法などを用いて、例えば12nmの膜厚で、Ni層２４を全面に堆積する。必要に応じてこの上にさらに、キャップ層となる金属物質、例えばTiまたはTiNのような物質を堆積形成しても良い。
【００６１】
次いで、図１２に示すように、この半導体基板を、例えば450℃, 30sec間窒素中で急速熱処理し、Ni層２４と直接接しているシリコンとの間でシリサイド化反応を選択的に進行させる。NiSiからなるシリサイド層２６が、ソース上、ゲート上、およびドレイン上に形成される。この時、NiSi層２６の膜厚は28nm乃至30nmとなる。従って、ソース、ドレイン拡散層２２の接合面は、NiSi層２６の下面から50nm程度の深さに位置することとなる。また、この熱処理ではNiSi2相は形成されない。
【００６２】
また、Niとシリコン基板１０が直接接触しているため、図１に示すように、400℃の熱処理に対応して、NiSi層２６の下面から20nm程度の領域にNi原子が浸潤し、さらに、同図の示すようにNiSi層２６の下面から10nmでは、Niの濃度が5x1018cm-3となる。これによりNiSi層２６とソース、ドレイン領域２２との良好な電気的接触が図られることになる。Niの浸潤をさらに抑制するためには、Niとシリコン基板１０の反応を阻害するしかなく、上記電気的接触を犠牲にせざるを得ない。従って、Niは上記したようにシリコン基板１０中にある程度浸潤していることが好ましい。しかしながら、良好な電気的接触を得るために、NiSi層２６の下面から10nmの位置でのNiの濃度が、単に上記の値より高ければ良いと言うものではないことは明らかである。NiSi層２６の下面から10nmの位置でのNiの濃度が極端に高くなることは、Niの基板への拡散が生じていることを意味する。図１に重ねて示す通り、この後、もし500℃の熱処理を加えた場合、NiSi層２６の下面から50nm程度の深さ（即ち接合深さ80nm)でリークが発生してしまうことになる。このときの、NiSi層２６の下面から10nmでのNiの濃度は3x1021cm-3となる。従って、リークの抑制された接合が実現されている限り、NiSi層２６の下面から10nmの位置でのNiの濃度は、3x1021cm-3以下に制限されていることが必要条件である。
【００６３】
その後、図１２に示すように、ゲート側壁２０、素子分離領域１２上の未反応のNiは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。
【００６４】
次に、図１３に示すように、NiSi層２６を覆うようにシリコン窒化層２８を、例えば20nmの厚さで、基板の表面に一様に堆積させる。この時、シリコン窒化層２８の成膜温度は、先に説明した通り、MOSFETのソース、ドレイン領域２２の接合深さに対応して、図６或いは近似式（１）に規定する臨界温度を超えない温度で、形成しなければならない。本実施形態の場合、ソース、ドレイン拡散層２２の接合面は、NiSi層２６の下面から50nm程度の深さに位置しているので、臨界温度は480℃となる。このシリコン窒化層２８は、その後の層間絶縁膜（図示せず）の形成、これを貫くコンタクトホール形成時に、バリア層、エッチングストップ層、即ち、ライナー層として機能することになる。このようなライナー層を素子分離領域１２を含む基板の表面に一様に設けることで、コンタクトホールの形成は必ずしもソースおよびドレイン上のNiSi領域２６と精密に位置整合せずに行うことができる(Boarderless Contactの形成）。このため、素子製造工程を簡略化でき、製造コストの低減化が図れることになる。
【００６５】
このような低温でのシリコン窒化膜２８の一様な堆積は、Si2Cl6とNH3を供給ガスとした化学気層成長法(CVD, Chemical Vapor Deposition)、或いは、SiH2Cl4とNH3を用いた原子層堆積法(ALD, Atomic Layer Deposition)によって実現できる。この時、成膜温度と形成されるシリコン窒化膜の屈折率には強い相関関係があることを、我々は見出した。図７には、上記２つの手法にかかるシリコン窒化膜の屈折率を成膜温度の関数として示す。成膜手法にあまり依存せず、成膜温度を480℃以下に低温化すると、シリコン窒化膜２８の屈折率は1.89以下に低下していくことが見て取れる。従って、臨界温度以下で成膜されたライナー層となるシリコン窒化膜２８は、当然、1.89以下の屈折率を有することとなる。なお、屈折率の測定は、光学干渉計（エリプソメトリ）を用いて計測することができる。
【００６６】
これ以外に、プラズマ支援化学気層成長法(PACVD, Plasma Assisted Chemical Vapor Deposition)によっても、低温でのシリコン窒化膜を行える。しかし、上述したCVD法、ALD法に比して、その堆積一様性が劣り、ライナー層としてはあまり適当ではない。ただし、この場合でも、成膜されるシリコン窒化膜の屈折率は1.89以下になることは付言しておく。
【００６７】
このように、臨界温度を超えない低温で、ライナー層となるシリコン窒化膜２８を形成することで、NiSi層２６からのシリコン基板１０へのNiの侵入を抑止し、従って、接合リーク電流の発生を阻止できることは言うまでもない。
【００６８】
次に、図１４に示すように、ライナー層となるシリコン窒化膜２８上に層間絶縁膜となるシリコン酸化膜３０を堆積する。この時、シリコン酸化層３０の成膜温度は、先に説明した通り、MOSFETのソース、ドレイン領域２２の接合深さに対応して、図６或いは近似式（１）に規定する臨界温度を超えない温度、即ち480℃未満で、形成しなければならない。この層間絶縁膜となるシリコン酸化膜３０は、その後、この上に金属配線を形成する必要があるために、成膜後、その表面が、なるべく下地の凹凸を反映せず、平坦なものとなることが望ましい。
【００６９】
このような、低温で、表面平坦性を示すシリコン酸化膜は、例えば、400℃でO3, Si(OC2H5)4 (TEOS) ガスを供給することで実現することが可能である。
【００７０】
また、SOG  (Spin  on  Glass）や珪素化合物RnSi(OH)4-n（ R:有機分子及び添加材)のような流動性を示すシリコン酸化膜の材料物質を含む材質を、例えばスピンナーを用いて回転塗布し、この後、例えば窒素雰囲気中で、例えば300℃、30分で熱処理することで、シリコン酸化膜の材料物質以外の成分を除去し、シリコン酸化層３０を形成してもよい。
【００７１】
続いて、図１４に示すように、公知の手法、例えば、リソグラフィ法、RIE法等を用いて、シリコン酸化層３０をパターニングし、ソースおよびドレイン上のNiSi領域２６に通じるコンタクトホール３２を形成する。この時、RIEは２段階に分けて行うのが好ましい。まず、シリコン窒化膜に対して選択性のある酸化膜エッチングを行い、ライナー層となるシリコン窒化膜２８をRIEのエッチングストッパーとして利用する。引き続き、コンタクトホール３２の底部に残存する薄いシリコン窒化膜２８を短時間のエッチング処理にて除去する。エッチングが短時間で完了できるので、下地のNiSi領域２６に対するプラズマダメージ等を軽減でき、コンタクトホール３２の底部が一部、素子分離領域１２に重なった場合でもこの重なった部分での、コンタクトホール３２の素子分離領域１２内への突貫を防ぐことが可能となる。
【００７２】
次に、コンタクトホール３２の底部に露出したNiSi層２６の上部を、例えば、NF3含むプラズマに短時間暴露して、この表面を洗浄し、引き続き大気に晒すことなく、低圧に保ったまま、図１５に示すように半導体基板の全面にバリア性を持つ金属物質、例えばTaからなるバリア層（バリアメタル）３４を例えば5nmの厚さで、例えばスパッタ法により形成する。NiSi層２６の上部は大気に晒すことがないので、大気中の酸素とNiSi領域２６の上部が反応することがなく、このため、薄い酸素を含む絶縁層が形成されることがない。従って、Taからなるバリア層３４はNiSiと良好な電気的接触を保つことができる。本実施形態と異なり、仮に薄い酸素を含む絶縁層が形成された場合、通常NiSi層２６との良好な電気的接触を得るためには、500℃前後の熱処理が必要となる。しかし、本実施形態のような手法を用いれば、熱処理を行わなくても、電気的接触を良好に確保できる。
【００７３】
さらに、この半導体基板をCu2SO4を含む水溶液中に浸し、基板１０に負の電位を印加し、コンタクトホール３２を充填するように、Cuを半導体基板全面にメッキ形成する。この後、層間絶縁膜となるシリコン酸化膜３０の上面に形成されたCuを、CMPのような公知の手法を用いて除去することにより、コンタクトホール３２内にCuからなるソースおよびドレイン電極３６が形成される。メッキ法は室温で行える。従って、臨界温度を超えない低温で、コンタクトホール３２への金属物質の充填を完了することで、NiSi層２６からのシリコン基板１０へのNiの侵入を抑止し、従って、接合リーク電流の発生を阻止できることは言うまでもない。
【００７４】
また、コンタクトホール３２への金属物質の充填は、上記以外にも、Taの代わりにTiを用い、またCuメッキ法以外に、CuをふくむAlを例えば400℃に昇温した条件でスパッタすることで、Alの基板表面での流動性を誘起し、コンタクトホール３２に流し込むように形成することもできる（Al-リフロー法）。
【００７５】
次に、図１６に示すように、層間絶縁膜であるシリコン酸化膜３８を堆積し、これにリソグラフィ法、RIE法等の公知の手法を用いて、シリコン酸化膜３８内に配線物質を埋め込むべき溝４０を形成する。さらに、図１５で説明した手法を繰り返し、この溝４０の中に、例えばＴａからなるバリア層４２およびCuからなる電極４４を形成する(ダマシン法）。続いて、配線物質４４の上部を覆うように、さらに絶縁物質、例えばシリコン酸化膜４６を堆積する。これらすべての工程は、臨界温度を超えない低温で遂行する。当然、NiSi層２６からのシリコン基板１０へのNiの侵入を抑止し、従って、接合リーク電流の発生は阻止される。
【００７６】
さらに、必要ならば、臨界温度を超えない低温で、多層の配線を構築し、また実装工程などを経て、半導体装置を完成させる。
【００７７】
このようにして、非常に浅いソース、ドレイン拡散層２２を備えながら、ゲート、ソース、ドレイン上がシリサイド化され、しかも、金属原子の拡散が抑制されているため接合リーク電流が極めて低く抑えられ、シリサイド層２６とソース、ドレイン領域２２のコンタクト抵抗が低減された高駆動力MOSFET素子が完成する。
【００７８】
以上詳述したように、NiSi層上に、MOSFETのソース、ドレインのNiSi下面よりの接合深さに対応して、所定の臨界温度を超えない温度で、絶縁層を形成する事で、Niの接合面への到達を抑止し、リーク電流の発生を阻止できる。
【００７９】
より具体的には、特に、NiSi層上に、MOSFETのソース、ドレインのNiSi層の下面よりの接合深さに対応して、図６或いは近似式（１）に規定する臨界温度を超えない温度で、シリコン窒化層を、バリア層、エッチングストップ層、即ち、ライナー層として形成することで、Niの接合面への到達を抑止し、リークの発生を阻止できる。
【００８０】
同時に、このようなライナー層を、素子分離領域を含む基板の表面に一様に設けることで、コンタクトホールの形成は必ずしもソース、ドレイン上NiSi領域と精密に位置整合せずに行うことができる(Boarderless Contact形成）。このため、素子製造工程を簡略化でき、製造コストの低減化が図れることになる。
【００８１】
また、NiとSi基板を直接接触させつつNiSiを形成しているため、NiSi層下面から10nmには、５x101８cm-3の濃度のNiが浸潤し、NiSi層とソース、ドレイン領域との良好な電気的接触が図られる。
【００８２】
加えて、特に、NiSi層上に、MOSFETのソース、ドレインのNiSi層下面よりの接合深さに対応して、図６或いは近似式（１）に規定する臨界温度を超えない温度で、表面平坦性を示すシリコン酸化膜を形成する事で、Niの接合面への到達を抑止し、リークの発生を阻止できる。
【００８３】
同時に、このような表面平坦性を示すシリコン酸化膜用いることで平坦化工程を簡略化することができ、製造コストの低減化が図れることになる。
【００８４】
さらに、コンタクト底部に露出したNiSi層の上部を、プラズマに短時間暴露して、この表面を洗浄し、引き続き大気に晒すことなく、低圧に保ったまま、半導体基板の全面にバリア性を持つ金属物質を形成することにより、大気中の酸素とNiSi領域上部が反応し、薄い酸素を含む絶縁層が形成されることがない。従って、バリア性を持つ金属物質はNiSiと500℃前後の熱処理が無くても良好な電気的接触を保つことができる。従って、NiSi層からのシリコン基板へのNiの侵入を抑止し、接合リーク電流の発生を阻止できる。
【００８５】
その上、コンタクトホールを充填するように、Cuをメッキ形成することにより、臨界温度を超えない低温で、コンタクトホールへの金属物質の充填を完了でき、NiSi層からのシリコン基板へのNiの侵入を抑止し、従って、接合リーク電流の発生を阻止できる。
【００８６】
以上説明したように、本実施形態によれば、浅いソース、ドレイン接合位置を保ちつつ、シリサイド化され、且つ、接合リーク電流が低く抑えられ、しかも、ソース、ドレイン高さはゲート電極よりも低く保たれた半導体装置およびその製造方法を得ることができる。
【００８７】
上記の実施形態は、単一のMOSFETを用いて説明してきたが、上記手法が複数の素子に対しても同様に適応可能であること、また、半導体装置の一部を形成する素子群に対して選択的に適応すること、或いは、異なる導電性のMOSFETにたいしても、応用できることはいうまでもない。また、複数の接合深さを有するMOSFETを対象とするときは、臨界温度を規定すべきNiSi層の下面からの接合深さは、リーク電流を発生させたくない最も浅い接合深さに対応することは明らかであろう。
【００８８】
また、上記実施形態のMOSFETを例えば図１７に示すような論理回路５０を構成するn型MOSFET５２、５３とp型MOSFET５４、５５に用いることができる。この論理回路５０はＮＡＮＤ回路であって、２個直列にされたn型MOSFET５２、５３と、２個並列にされたp型MOSFET５４、５５から成る。図１７において、２入力Ａ，Ｂが同時に「１」レベルとなると、２個直列のn型MOSFET５２、５３が同時にＯＮし、出力Ｘには「０」レベルが得られる。２入力Ａ，Ｂのうちいずれか一方が「０」レベルであると、２個並列のp型MOSFET５４、５５のいずれか一方がＯＮし、出力Ｘには「１」レベルが出力される。また、２入力Ａ，Ｂが同時に「０」レベルであると、２個並列のp型MOSFET５４、５５が同時にＯＮし、出力Ｘには「１」レベルが得られる。
【００８９】
【発明の効果】
以上、述べたように、本発明によれば、浅いソース、ドレイン接合位置を保ちつつ、シリサイド化することが可能であり、且つ、接合リーク電流を低く抑えることができる。
【図面の簡単な説明】
【図１】種々の熱処理条件に対して、夫々の試料の観測された接合リーク電流密度およびシリコン基板中に含まれるNiの濃度の深さ分布を、pn接合深さの関数として示す図。
【図２】接合深さを変えたn+/p 接合上に、NiSiを30nm形成したときの接合リークの値を、シリサイドを施さなかった接合の参照データと共に接合深さの関数として示した図。
【図３】リーク電流密度が1x10-7A/cm2を示す接合深さの２乗を450℃および500℃での熱処理時間の関数として示した図。
【図４】熱処理時間0minに外挿した場合のNiの初期浸潤深さを熱処理温度の関数として示した図。
【図５】  NiSi層の下面から50nm隔たった位置に接合面を形成した場合に、Niのシリコン基板中への浸潤および拡散によるリーク電流を発生させないために許される熱処理時間を、熱処理温度の関数として示した図。
【図６】リーク電流を発生させないために許される熱処理の臨界温度を、NiSi層の下面からの接合位置深さの関数として、NiSiによる浅接合化の限界である20nmから接合深さ60nmにわたる範囲で示した図。
【図７】化学気層成長法および原子層堆積法によって形成されたシリコン窒化膜の屈折率を成膜温度の関数として示した図。
【図８】実施形態による半導体装置の製造工程を示す工程断面図。
【図９】実施形態による半導体装置の製造工程を示す工程断面図。
【図１０】実施形態による半導体装置の製造工程を示す工程断面図。
【図１１】実施形態による半導体装置の製造工程を示す工程断面図。
【図１２】実施形態による半導体装置の製造工程を示す工程断面図。
【図１３】実施形態による半導体装置の製造工程を示す工程断面図。
【図１４】実施形態による半導体装置の製造工程を示す工程断面図。
【図１５】実施形態による半導体装置の製造工程を示す工程断面図。
【図１６】実施形態による半導体装置の製造工程を示す工程断面図。
【図１７】実施形態による半導体装置の構成を示すブロック図。
【図１８】接合深さを変えたn+/p 接合上に、CoSi2シリサイドを35nm形成したときの接合リークの値を、シリサイドを施さなかった接合の参照データと共に接合深さの関数として示した図。
【符号の説明】
１０  シリコン半導体基板
１２  素子分離領域
１４  ゲート絶縁膜
１６  ゲート電極
１８  ソースおよびドレインのエクステンション領域
２０  ゲート側壁
２２  ソースおよびドレイン領域
２４  Ni層
２６  NiSi層（シリサイド層）
２８  シリコン窒化膜（ライナー層）
３０  シリコン酸化膜（層間絶縁膜）
３２  コンタクトホール
３４  バリア層
３６  電極
３８  シリコン酸化膜（層間絶縁膜）
４０  溝
４２  バリア層
４４  電極
４６  シリコン酸化膜
５０  ＮＡＮＤ回路
【図１】
0003840198.tif 000004
【図２】
0003840198.tif 000005
【図３】
0003840198.tif 000006
【図４】
0003840198.tif 000007
【図５】
0003840198.tif 000008
【図６】
0003840198.tif 000009
【図７】
0003840198.tif 000010
【図８】
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【図９】
0003840198.tif 000012
【図１０】
0003840198.tif 000013
【図１１】
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【図１２】
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【図１３】
0003840198.tif 000016
【図１４】
0003840198.tif 000017
【図１５】
0003840198.tif 000018
【図１６】
0003840198.tif 000019
【図１７】
0003840198.tif 000020
【図１８】
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