(57)【特許請求の範囲】
【請求項１】
（ａ）シリコン半導体基板上のＮＭＯＳ及びＰＭＯＳトランジスタ形成領域に、ｐウェル及びｎウェル、ゲート絶縁膜及びゲート電極をそれぞれ形成する工程、
（ｂ）前記ＮＭＯＳ及びＰＭＯＳトランジスタ形成領域に、該ゲート電極をマスクとしてそれぞれｎ型不純物及びＢＦ2+をイオン注入し、熱処理を行ってソース／ドレイン領域をそれぞれ形成する工程、
（ｃ）前記シリコン半導体基板全面に前記ゲート電極を貫通してボロンイオン又はＢＦ2+を、その注入ピーク深さがゲート電極の下半分からソース／ドレイン領域の深さの上半分の範囲内となるとともにソース／ドレイン領域とウェルとの境界直下になるようにイオン注入し、熱処理を行って、前記ゲート電極直下のチャネル領域に深さ方向の幅が一定の帯状のボロンイオン又はＢＦ2+高濃度領域を、前記深さ方向の幅の一部又は全部で該チャネル領域と重複するように形成する工程をこの順序で含み、
工程（ａ）のｎウェル形成の直前又は直後に、ｎウェル形成のためのマスクを利用して、ＰＭＯＳトランジスタのゲート電極直下のチャネル領域に、工程（ｃ）で注入されるボロンイオン又はＢＦ2+の濃度を上回る量のｎ型不純物を導入することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製法方法に関し、より詳細には、閾値電圧が良好に制御された半導体装置及びその製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
従来から、同一半導体基板上にＮＭＯＳトランジスタとＰＭＯＳトランジスタとを混載したＣＭＯＳトランジスタにより、低消費電力性に優れたＬＳＩを実現している。
【０００３】
しかし、近年のＣＭＯＳトランジスタの微細化、高集積化により、ＣＭＯＳトランジスタを構成するトランジスタのゲート長が短くなるにつれて閾値電圧が低下する短チャネル効果が問題となっている。また、特に、ＮＭＯＳトランジスタにおいては、図１０の白丸で示したように、チャネルドープ法によってｐ型不純物であるボロンをチャネル領域に導入することにより、チャネル長が短くなるにつれて閾値電圧が一旦上昇するという逆短チャネル効果が発生することが問題となっている。
【０００４】
通常、ＮＭＯＳトランジスタを形成する場合には、あらかじめチャネル領域に閾値電圧を調整するために、ｐ型不純物としてボロンイオンを導入しており、その後、ゲート電極等を形成し、ＬＤＤ領域やソース／ドレイン領域形成のために、１×１０14〜１×１０15ｃｍ-2程度のｎ型不純物を半導体基板にイオン注入し、さらにその後に不純物を活性化するために熱処理を行う。
【０００５】
しかし、ＬＤＤ領域やソース／ドレイン領域の形成のためのイオン注入によって半導体基板の結晶構造が破壊され、多量の点欠陥が生成され、このような点欠陥が存在すると、熱処理した際に、チャネル領域に存在するボロンイオンが点欠陥と対をなして、いわゆる増速拡散とよばれる著しい拡散が起こり、チャネル領域の両端部でボロン濃度が極端に高くなる（ボロンイオンのパイルアップ）。
【０００６】
したがって、ＮＭＯＳトランジスタにおいて、チャネル長が短いほどチャネル領域のボロン濃度が高くなりやすく、設計した値よりも閾値電圧が急激に上昇する（C. S. Rafferty et al. “Explanation of Reverse Short Channel Effect by Defect Gradients”、ＩＥＤＭ９３、ｐ３１１〜３１４、参照）。
【０００７】
このようなＮＭＯＳトランジスタにおける逆短チャネル効果が顕著となると、わずかなゲート長の変動によって閾値電圧が大きく変動し、閾値電圧の制御性が悪くなる。
【０００８】
そこで、逆短チャネル効果を抑制したＣＭＯＳトランジスタの製法方法が、例えば、特開平８−１８０４７号公報及び特開平８−７８６８２号公報等に提案されている。
【０００９】
これらの方法によれば、図１４に示したように、ＮＭＯＳ及びＰＭＯＳトランジスタ形成領域２７、２８において、ソース／ドレイン領域３１、３２形成のための不純物のイオン注入及び活性化アニールを行った後に、ＮＭＯＳトランジスタ形成領域２７において、ゲート電極３３を貫通する注入エネルギーにより、ボロンイオンをチャネル領域に導入する（図１４中、２９参照）。これにより、ソース／ドレイン領域３１、３２形成のためのイオン注入時に生じた点欠陥を低減させることができ、増速拡散が防止される。
【００１０】
しかし、このようなチャネル領域へのボロンイオンの注入を、ＮＭＯＳ及びＰＭＯＳトランジスタ形成領域２７、２８の双方に対して行うと、ＰＭＯＳトランジスタ形成領域２８に注入されたボロンイオンに起因して、ＰＭＯＳトランジスタの閾値電圧が低下し、さらにパンチスルー耐圧も低下するのみならず、ソース／ドレイン領域３２下に新たな接合が形成されることとなり、基板電位を適正に保つことができなくなるという問題が生じる。
【００１１】
このような問題を回避するために、図１５に示したように、ＰＭＯＳトランジスタ形成領域２８をレジストマスク３０により被覆した後、ＮＭＯＳトランジスタ形成領域２７のチャネル領域にのみ、ボロンイオンを注入する（図１５中、２９参照）場合には、ＰＭＯＳトランジスタ形成領域２８を被覆するためのフォトリソグラフィ工程が増加するという問題が生じる。
【００１２】
本発明は上記課題に鑑みなされたものであって、ＣＭＯＳトランジスタにおいて、フォトリソグラフィ工程を追加することなく、さらにボロンイオンの増速拡散を防止して、ＮＭＯＳトランジスタの逆短チャネル効果を抑制し、同時にＰＭＯＳトランジスタの閾値を所望の値に制御するとともにパンチスルー耐圧の劣化を防止して、ＰＭＯＳトランジスタ特性を適正に維持することができる半導体装置及びその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明によれば、（ａ）シリコン半導体基板上のＮＭＯＳ及びＰＭＯＳトランジスタ形成領域に、ｐウェル及びｎウェル、ゲート絶縁膜及びゲート電極をそれぞれ形成する工程、
（ｂ）前記ＮＭＯＳ及びＰＭＯＳトランジスタ形成領域に、該ゲート電極をマスクとしてそれぞれｎ型不純物及びＢＦ2+をイオン注入し、熱処理を行ってソース／ドレイン領域をそれぞれ形成する工程、
（ｃ）前記シリコン半導体基板全面に前記ゲート電極を貫通してボロンイオン又はＢＦ2+を、その注入ピーク深さがゲート電極の下半分からソース／ドレイン領域の深さの上半分の範囲内となるとともにソース／ドレイン領域とウェルとの境界直下になるようにイオン注入し、熱処理を行って、前記ゲート電極直下のチャネル領域に深さ方向の幅が一定の帯状のボロンイオン又はＢＦ2+高濃度領域を、前記深さ方向の幅の一部又は全部で該チャネル領域と重複するように形成する工程をこの順序で含み、
工程（ａ）のｎウェル形成の直前又は直後に、ｎウェル形成のためのマスクを利用して、ＰＭＯＳトランジスタのゲート電極直下のチャネル領域に、工程（ｃ）で注入されるボロンイオン又はＢＦ2+の濃度を上回る量のｎ型不純物を導入することを特徴とする半導体装置の製造方法が提供される。
【００１５】
【発明の実施の形態】
本発明の半導体装置は、半導体基板表面に形成されたｐウェルとｎウェルとの上に、ＮＭＯＳトランジスタとＰＭＯＳトランジスタがそれぞれ形成されて構成されるＣＭＯＳトランジスタである。
【００１６】
本発明の半導体装置に使用される半導体基板は、シリコン、ゲルマニウム等の元素半導体基板、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体等からなる基板、ＳＯＩ基板又は多層ＳＯＩ基板等の種々の基板を用いることができる。なかでもシリコン基板が好ましい。また、半導体基板は、その表面にトランジスタ、キャパシタ等の半導体素子や回路；配線層；ＬＯＣＯＳ膜、トレンチ素子分離膜、ＳＴＩ（Shallow Trench Isolation）膜等の素子分離領域；絶縁膜等が組み合わせられて形成されていてもよい。
【００１７】
ｐウェルとｎウェルとは、少なくとも１つずつ半導体基板表面に形成されていてばよく、これらのウェルの不純物濃度は、特に限定されるものではないが、例えば、１０17〜１０18ｃｍ-3程度である。
【００１８】
ｐウェルとｎウェルとの上には、それぞれＮＭＯＳトランジスタとＰＭＯＳトランジスタが形成されている。これらのトランジスタは、ゲート絶縁膜、ゲート電極、チャネル領域及びソース／ドレイン領域を有している。ここでのゲート絶縁膜、ゲート電極、ソース／ドレイン領域は、通常ＣＭＯＳトランジスタに用いられるようなＮＭＯＳトランジスタやＰＭＯＳトランジスタを構成することができるものであれば、その材料、膜厚、形状及び大きさ、不純物濃度等は特に限定されない。例えば、ゲート絶縁膜は、シリコン酸化膜により形成されていることが適当であり、膜厚は１〜１０ｎｍ程度が挙げられる。ゲート電極は、ポリシリコンにより形成されていることが適当であり、膜厚は７０〜５００ｎｍ程度が挙げられる。ソース／ドレイン領域は、不純物濃度が、例えば、１０18〜１０20ｃｍ-3程度が挙げられる。なお、ゲート電極の側壁には、絶縁膜によりサイドウォールスペーサが形成されていてもよい。また、ソース／ドレイン領域は、チャネル領域側にＬＤＤ領域を備えていてもよい。
【００１９】
チャネル領域には、ＮＭＯＳ及びＰＭＯＳトランジスタの何れにおいても、ｐウェルにおけるｐ型不純物よりも高濃度にｐ型不純物が含有された領域、つまりｐ型高濃度不純物領域が、一定の深さ方向の幅を有する帯状に配置している。ここで、チャネル領域とは、通常トランジスタがオンする場合に反転する領域のみならず、一般にチャネル注入で閾値電圧が制御できる範囲の領域をも包含する。例えば、チャネル領域の幅は、ゲート絶縁膜下の半導体基板表面から３０ｎｍ程度の範囲が挙げられる。
【００２０】
ｐ型高濃度不純物領域は、得ようとするＣＭＯＳの特性、サイズ等により異なるが、少なくとも２０ｎｍ程度の幅でチャネル領域に配置していることが好ましい。ただし、ｐ型高濃度不純物領域の深さ方向の全幅がこれ以上の場合には、その深さ方向の全領域においてチャネル領域とオーバーラップしていてもよいが、ｐ型高濃度不純物領域の一部がゲート絶縁膜やゲート電極内に及んでいてもよい。ｐ型高濃度不純物領域の深さ方向の全幅は、５０〜１００ｎｍ程度が適当である。ｐ型高濃度不純物領域に含有されるｐ型不純物濃度は、得ようとするＮＭＯＳトランジスタの動作電圧、閾値等によって適宜調整することができ、例えば、１０17〜１０18ｃｍ-3程度が挙げられる。ここで、ｐ型高濃度不純物領域は、ｐ型不純物の注入ピーク一を中心にして全注入量の５０％程度のイオンを含む幅を意味する。例えば、ガウス分布関数によると、ピーク一から片側ΔＲｐの０．６７５倍の範囲内に全イオンの５０％が存在することとなる。ΔＲｐは不純物の注入エネルギー等によって変動するので、例えば、ボロンでは、４０ｋｅＶのときΔＲｐ＝４０ｎｍ、幅は５４ｎｍであり、７０ｋｅＶのときΔＲｐ＝６０ｎｍ、幅は８１ｎｍである。
【００２１】
なお、ＰＭＯＳトランジスタのチャネル領域においては、ｐ型高濃度不純物領域が、ＮＭＯＳトランジスタのチャネル領域と同様に配置していたとしても、ｎ型不純物がｐ型不純物濃度を上回る量で含有されており、結果として、ｎ型の導電型を示す。ここでのｎ型不純物は、ｐ型高濃度不純物領域におけるｐ型不純物により相殺された後の濃度として、１０17〜１０18ｃｍ-3程度が挙げられる。
【００２２】
また、ｐ型高濃度不純物領域は、ＮＭＯＳ及びＰＭＯＳトランジスタのチャネル領域のみならず、ソース／ドレイン領域とウェルとの境界を含む領域に、それぞれ配置していてもよい。また、ＬＤＤ領域が形成されている場合には、ＬＤＤ領域内の一部に又はＬＤＤ領域とウェルとの境界を含む領域に、それぞれ配置していてもよい。
【００２３】
本発明の半導体装置の製造方法においては、まず、工程（ａ）において、半導体基板上のＮＭＯＳ及びＰＭＯＳトランジスタ形成領域に、ｐウェル及びｎウェル、ゲート絶縁膜及びゲート電極をそれぞれ形成する。ｐウェル及びｎウェルは、公知の方法、例えば、フォトリソグラフィ及びエッチング工程により、各領域上に開口を有するレジストマスクを形成し、このレジストマスクを用いてｐ型又はｎ型の不純物をそれぞれイオン注入することにより形成することができる。また、ゲート絶縁膜及びゲート電極は、当該分野で公知の方法により成膜し、パターニングすることにより形成することができる。
【００２４】
なお、特にＰＭＯＳトランジスタ形成領域には、ｎウェルを形成するためのｎ型不純物をイオン注入した後又はその前に、ｎウェルを形成するために使用するレジストマスクを利用して、半導体基板表面に、ｐ型高濃度不純物領域に導入されるｐ型不純物濃度を上回る量のｎ型不純物を導入しておくことが好ましい。この場合のイオン注入は、例えば、得ようとするＣＭＯＳの特性、動作電圧、サイズ、ｐ型高濃度不純物領域の不純物濃度等により適宜調整することができ、例えば、砒素イオンを、１〜５×１０13ｃｍ-2程度のドーズ、１２０ｋｅＶ程度の加速エネルギーが挙げられる。
【００２５】
また、ＬＤＤ領域を形成する場合には、ゲート電極を形成した後、工程（ｂ）の前に、ゲート電極をマスクとして用いてｐ型又はｎ型の不純物をイオン注入することにより、ＬＤＤ領域を形成し、その後、ゲート電極を含む半導体基板上全面に絶縁膜を形成し、エッチバックすることにより、ゲート電極の側壁にサイドウォールスペーサを形成することが好ましい。ＬＤＤ領域形成のイオン注入は、例えば、砒素イオンを５〜２０ｋｅＶ程度の加速エネルギー、１×１０14〜１０15ｃｍ-2程度のドーズ又はＢＦ2+を５〜２０ｋｅＶ程度の加速エネルギー、１×１０14〜１０15ｃｍ-2程度のドーズで行うことができる。
【００２６】
次いで、工程（ｂ）において、ＮＭＯＳ及びＰＭＯＳトランジスタ形成領域に、ゲート電極（あるいはゲート電極とサイドウォールスペーサ）をマスクとしてｎ型又はｐ型不純物をイオン注入し、熱処理を行ってソース／ドレイン領域をそれぞれ形成する。ここでのイオン注入の条件は特に限定されるものではなく、例えば、砒素イオンを３０〜５０ｋｅＶ程度の加速エネルギー、５×１０14〜５×１０15ｃｍ-2程度のドーズ又はＢＦ2+を１０〜５０ｋｅＶ程度の加速エネルギー、５×１０14〜５×１０15ｃｍ-2程度のドーズが挙げられる。熱処理は、ランプアニール、炉アニール、ＲＴＡ法等の種々の方法によって行うことができる。例えば、ランプアニールにより、１０００〜１１００℃程度の温度範囲、５〜２０秒間程度が挙げられる。
【００２７】
工程（ｃ）において、半導体基板全面にゲート電極を貫通してｐ型不純物をイオン注入し、熱処理を行って、ゲート電極直下のチャネル領域に深さ方向の幅が一定の帯状のｐ型高濃度不純物領域を、その一部又は全部が配置するように形成する。ここでのイオン注入は、ゲート電極の膜厚、ソース／ドレイン領域の深さ、イオン種等により適宜調整することができ、例えば、イオン注入の注入ピーク深さが、ゲート電極の下半分からソース／ドレイン領域の深さの上半分の範囲内になるように設定することができ、ゲート絶縁膜とチャネル領域表面との境界付近になるように設定することが好ましく、さらに、ソース／ドレイン領域とウェルとの境界付近になるように設定することが好ましく、ソース／ドレイン領域とウェルとの境界直下になるように設定することがより好ましい。具体的には、ボロンイオン又はＢＦ2+を、５０〜９０ｋｅＶ程度の加速エネルギー、１×１０12〜１０13ｃｍ-2程度のドーズでイオン注入することが挙げられる。また、別の観点から、上記ゲート絶縁膜及びゲート電極の膜厚、ソース／ドレイン領域の不純物濃度等を考慮して、イオン注入の注入ピーク深さが、１００〜３００ｎｍ程度に設定することができる。また、熱処理は、上記と同様の方法により行うことができる。このようなイオン注入及び熱処理を行うことにより、最終的に、ｐ型高濃度不純物領域が、その一部又は全部をチャネル領域に配置することができる。
【００２８】
本発明の半導体装置の製造方法では、上記一連の工程の後、さらに、層間絶縁膜の形成、コンタクトホールの形成、配線層の形成、半導体基板表面又は得られた半導体基板表面の洗浄等の半導体プロセスにおける工程を任意に組み合わせることにより、本発明の半導体装置を完成させることができる。
【００２９】
以下に本発明の半導体装置及びその製造方法を、図面に基づいて詳しく説明する。
【００３０】
この実施の形態における半導体装置であるＣＭＯＳトランジスタ３７は、図１に示したように、素子分離絶縁膜１を有するシリコン基板４上に形成されたＮＭＯＳトランジスタ２とＰＭＯＳトランジスタ３とから構成される。
【００３１】
ＮＭＯＳトランジスタ２は、シリコン基板４表面に形成されたｐウェル５上にゲート絶縁膜９を介してゲート電極１０が形成されており、ゲート電極１０の側壁にはサイドウォールスペーサ１３が形成されている。また、チャネル領域７に隣接して、サイドウォールスペーサ１３直下には、ＬＤＤ領域１１が形成されており、ＬＤＤ領域１１に隣接してソース／ドレイン領域１４が形成されている。また、チャネル領域７には、深さ方向に一定の幅（例えば、８０ｎｍ程度）を有し、１０17〜１０18ｃｍ-3程度のボロンイオンを含む帯状のｐ型高濃度不純物領域１６が形成されている。
【００３２】
なお、図２に示したように、ｐ型高濃度不純物領域１６は、その一部がチャネル領域７に配置しているのであれば、ゲート絶縁膜９やゲート電極１０内に配置していてもよい。
【００３３】
また、ＮＭＯＳトランジスタ２の閾値電圧は、ｐ型高濃度不純物領域１６の不純物濃度を調整することにより制御することができる。
【００３４】
ＰＭＯＳトランジスタ３は、シリコン基板４表面に形成されたｎウェル６上に、ＮＭＯＳトランジスタ２と同様に、ゲート絶縁膜９、ゲート電極１０、サイドウォールスペーサ１３が形成されており、チャネル領域８に隣接して、ＬＤＤ領域１２、ソース／ドレイン領域１５が形成されている。また、チャネル領域８には、ＮＭＯＳトランジスタ２と同様に、ｐ型高濃度不純物領域１６が形成されている。
【００３５】
なお、ＰＭＯＳトランジスタ３のチャネル領域８は、砒素イオンが１０17〜１０18ｃｍ-3程度の濃度で導入されているため、ｐ型高濃度不純物１６の導電型は相殺されている。また、ＰＭＯＳトランジスタ３のソース／ドレイン領域１５では、ｐ型高濃度不純物領域１６は、ソース／ドレイン領域１５の直下に位置するため、ＰＭＯＳトランジスタ３のパンチスルー耐圧劣化を防止し、ソース／ドレイン領域１５の下に新たな接合が形成されることはないので、基板電位を適正に保つことができる。
【００３６】
このような半導体装置は、以下の方法により形成することができる。
【００３７】
まず、図３（ａ）に示したように、ｐ型シリコン基板４に素子分離絶縁膜１を形成し、ＮＭＯＳトランジスタ形成領域１７とＰＭＯＳトランジスタ形成領域１８とに分離する。次いで、シリコン基板４全面に注入保護膜としてシリコン酸化膜１９を形成する。
【００３８】
その後、図３（ｂ）に示したように、ＰＭＯＳトランジスタ形成領域１８を被覆するレジストマスク２０を形成し、ＮＭＯＳトランジスタ形成領域１７にｐ型不純物としてボロンイオンを注入してｐウェル５を形成する。
【００３９】
同様に、図４（ｃ）に示したように、ＰＭＯＳトランジスタ形成領域１８にｎ型不純物としてリンイオンを注入してｎウェル６を形成する。
【００４０】
次いで、砒素イオンを１０13ｃｍ-2程度のドーズで注入してチャネル領域８を形成する。
【００４１】
続いて、シリコン酸化膜１９をウェットエッチングした後、図４（ｄ）に示したように、シリコン基板４全面に膜厚３．４ｎｍ程度のゲート絶縁膜９及び膜厚１５０ｎｍ程度のポリシリコン膜２２を形成する。
【００４２】
次いで、図５（ｅ）に示したように、ゲート絶縁膜９及びポリシリコン膜２２をパターニングしてゲート電極１０を形成する。
【００４３】
その後、図５（ｆ）に示したように、ＰＭＯＳトランジスタ形成領域１８を被覆するレジストマスク２３を形成し、ＮＭＯＳトランジスタ形成領域１７にｎ型不純物として砒素イオンを、１０ｋｅＶの加速エネルギー、５×１０14ｃｍ-2で注入して、ＬＤＤ領域１１をシリコン基板４表面に形成する。
【００４４】
続いて、図６（ｇ）に示したように、ＮＭＯＳトランジスタ形成領域１７を被覆するレジストマスク２４を形成し、ＰＭＯＳトランジスタ形成領域１８にｐ型不純物としてＢＦ2+を、１０ｋｅＶの加速エネルギー、１．２×１０14ｃｍ-2で注入して、ＬＤＤ領域１２をシリコン基板４表面に形成する。
【００４５】
次いで、シリコン基板４全面にシリコン窒化膜を形成し、エッチバックすることにより、図６（ｈ）に示したように、ゲート電極１０の側壁にサイドウォールスペーサ１３を形成する。
【００４６】
その後、図７（ｉ）に示したように、ＰＭＯＳトランジスタ形成領域１８を被覆するレジストマスク２５を形成し、ＮＭＯＳトランジスタ形成領域１７にｎ型不純物として砒素イオンを、５０ｋｅＶの加速エネルギー、３×１０15ｃｍ-2のドーズで注入して、ソース／ドレイン領域１４をシリコン基板４表面に形成する。
【００４７】
同様に、図７（ｊ）に示したように、ＮＭＯＳトランジスタ形成領域１７を被覆するレジストマスク２６を形成し、ＰＭＯＳトランジスタ形成領域１８にｐ型不純物としてＢＦ2+を、３０ｋｅＶの加速エネルギー、２×１０15ｃｍ-2で注入して、ソース／ドレイン領域１５をシリコン基板４表面に形成する。なお、この段階では、ソース／ドレイン領域１４、１５は電気的にまだ不活性であり、その周辺には多数の点欠陥が存在する。
【００４８】
次に、例えば１０５０℃で１０秒間のランプ加熱により、活性化アニールを行う。これにより、ソース／ドレイン領域１４、１５が活性化されるとともに、点欠陥が消滅する。
【００４９】
続いて、図８（ｋ）に示したように、ボロンイオンを、７０ｋｅＶの加速エネルギー、１０12〜１０13ｃｍ-2程度のドーズで、ゲート電極を貫通させてシリコン基板４全表面にイオン注入し、ｐ型高濃度不純物領域１６を形成する。このとき、ゲート電極１０が形成された領域でのイオン注入のピーク深さは、ゲート電極１０下方からソース／ドレイン領域１４、１５の深さの半分の範囲内にくるように設定し、ｐ型高濃度不純物領域１６の深さ方向の全部又は一部がチャネル領域７、８内に配置するように設定する。なお、ソース／ドレイン領域１４、１５でのイオン注入のピーク深さは、ソース／ドレイン領域１４、１５直下にくるように設定する。つまり、イオン注入のピーク深さはゲート電極の厚さとソース／ドレイン領域の深さに応じて調整する。
【００５０】
その後、上記と同様に、再度活性化アニールを行い、ｐ型高濃度不純物領域１６を活性化させる。このとき、１回目の熱処理で点欠陥はすでに消滅しているので、ボロンイオンの増速拡散が起こることはない。
【００５１】
上記のような半導体装置の製造方法で作成したＣＭＯＳトランジスタにおけるＮＭＯＳトランジスタでは、図９に示したように、ゲート電極１０が形成された領域での深さ方向のボロンイオンの分布は、従来法で見られるような基板表面でのボロン濃度の急激な上昇が見られず、増速拡散が発生していないことを示す。
【００５２】
また、このようなＮＭＯＳトランジスタの閾値電圧変動量（逆チャネル効果の度合い）を図１０に示す。このようなＮＭＯＳトランジスタにおいては、増速拡散が発生していないので、従来法のようにチャネル長が短い場合でも、閾値上昇が見られず、逆短チャネル効果が十分に抑制されていることが分かる。
【００５３】
さらに、上記のような半導体装置の製造方法で作成したＣＭＯＳトランジスタにおけるＰＭＯＳトランジスタにおけるパンチスルー耐圧のゲート依存性を、図１１に示す。なお、ここでのパンチスルー耐圧とは、ゲート電圧が０Ｖ（Ｖｇｓ＝Ｖｂｓ＝Ｖｓ＝０Ｖ）で１μＡのドレイン電流Ｉｄが流れるときのドレイン電圧で定義される。この実施例では、電源電圧として１．８Ｖを使用している。
【００５４】
図１１によれば、このようなＰＭＯＳトランジスタでは従来法と比較しても、耐圧の劣化が見られない。
【００５５】
また、このようなＰＭＯＳトランジスタの閾値電圧の基板バイアス電圧依存性を、図１２に示す。ここでの基板バイアス電圧依存性とは、基板電圧を変動させたときの３極管閾値電圧の変動量で定義され、Ｖｄｓ＝０．０５Ｖ、Ｖｓ＝０Ｖ、Ｖｂｓを変動させてＧｍＭａｘ時のＶｇ−Ｉｄ曲線の接線の外挿で閾値電圧を読み取った。
【００５６】
図１２によれば、このようなＰＭＯＳトランジスタでは、従来法と比較しても、差異はみられない。
【００５７】
上記のような半導体装置の製造方法で作成したＣＭＯＳトランジスタにおけるＮＭＯＳ及びＰＭＯＳトランジスタにおける接合ダイオード特性を、図１３に示す。ここでの接合ダイオード特性とは、ＰＮ接合において逆バイアスを印加した場合のＩ−Ｖ特性であり、動作電圧（１．８Ｖ）時の電流量（漏れ電流量）の上限と真性破壊電圧に上限を設けている。基板電位Ｖｂｓ＝０Ｖに固定、ソース／ドレイン領域に０〜１０Ｖの逆バイアスを印加してＩ−Ｖ曲線を得た。
【００５８】
図１３によれば、いずれのトランジスタにおいても適正な耐圧が得られている。従来法のように、ＰＭＯＳトランジスタ領域をマスクすることなくＮＭＯＳトランジスタの閾値制御用のボロンイオンを、ゲート電極を貫いて全面注入しても、注入ピーク深さを調整することにより、ＰＭＯＳトランジスタで適正な特性を得ることができる。
【００５９】
【発明の効果】
本発明によれば、ＮＭＯＳ及びＰＭＯＳトランジスタのチャネル領域に、深さ方向の幅が一定の帯状のｐ型高濃度不純物領域が配置しており、かつ、前記ＰＭＯＳトランジスタのチャネル領域に、前記ｐ型高濃度不純物領域のｐ型不純物濃度を上回る量のｎ型不純物が存在するため、フォトリソグラフィ工程を最小限にとどめながら、ＮＭＯＳトランジスタの逆短チャネル効果による閾値のシフトを防止することができるとともに、ＰＭＯＳトランジスタにおいては、良好なパンチスルー耐圧を維持することができる。
【００６０】
また、ＮＭＯＳトランジスタのソース／ドレイン領域とｐウェルとの境界を含む領域及びＰＭＯＳトランジスタのソース／ドレイン領域とｎウェルとの境界を含む領域に、それぞれｐ型高濃度不純物領域が配置する場合には、特にＰＭＯＳトランジスタにおいてソース／ドレイン領域下に新たな接合が形成されることなく、ウェル電位を適切に制御することが可能となる。
【００６１】
さらに、本発明によれば、ソース／ドレイン領域形成のためのイオン注入をした後、活性化のための熱処理を行い、その後、半導体基板上全面に、ゲート電極を貫通してｐ型不純物をイオン注入して熱処理を行うため、ＮＭＯＳトランジスタにおける増速拡散による逆短チャネル効果による閾値のシフトを、フォトリソグラフィ工程を追加することなく簡便な方法によって、有効に防止することができる。よって、製造コストの削減及びＣＭＯＳトランジスタの特性の劣化を防止して歩留まりの向上を実現することができる。
【００６２】
特に、工程（ｃ）でのイオン注入における注入ピーク深さが、ゲート電極の下半分からソース／ドレイン領域の深さの上半分の範囲内となるとともに、ソース／ドレイン領域とウェルとの境界直下になるように設定する場合には、ＰＭＯＳトランジスタにおいて新たなＰＮ接合の形成を回避することができ、容易にウェル電位を適切に制御することが可能となるとともに、パンチスルー耐圧の劣化を回避することができる。
【００６３】
また、工程（ａ）のｎウェル形成の直前又は直後に、半導体基板表面に、ｐ型高濃度不純物領域に導入されるｐ型不純物濃度を上回る量のｎ型不純物を導入する場合には、高濃度のｐ型不純物を確実に相殺することができ、ＰＭＯＳトランジスタの閾値電圧を容易に制御することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の要部の概略断面図である。
【図２】本発明の別の半導体装置の要部の概略断面図である。
【図３】本発明の半導体装置の製造方法を説明するための要部の概略断面工程図である。
【図４】本発明の半導体装置の製造方法を説明するための要部の概略断面工程図である。
【図５】本発明の半導体装置の製造方法を説明するための要部の概略断面工程図である。
【図６】本発明の半導体装置の製造方法を説明するための要部の概略断面工程図である。
【図７】本発明の半導体装置の製造方法を説明するための要部の概略断面工程図である。
【図８】本発明の半導体装置の製造方法を説明するための要部の概略断面工程図である。
【図９】本発明の半導体装置におけるＮＭＯＳトランジスタのゲート電極部分のボロンイオンの深さ方向の分布をシュミレーションした図である。
【図１０】本発明の半導体装置におけるＮＭＯＳトランジスタの閾値電圧の変動を示す特性図である。
【図１１】本発明の半導体装置におけるＰＭＯＳトランジスタのパンチスルー耐圧のゲート長依存性を示す特性図である。
【図１２】本発明の半導体装置におけるＰＭＯＳトランジスタの閾値電圧の基板バイアス電圧依存性を示す特性図である。
【図１３】本発明の半導体装置におけるＮＭＯＳ及びＰＭＯＳトランジスタの接合ダイオード特性を示す図である。
【図１４】従来のＣＭＯＳトランジスタの製造方法を説明するためのＣＭＯＳトランジスタの概略断面図である。
【図１５】従来のＣＭＯＳトランジスタの構成を示す要部の概略断面図である。
【符号の説明】
１  素子分離絶縁膜
２  ＮＭＯＳトランジスタ
３  ＰＭＯＳトランジスタ
４  シリコン基板
５  ｐウェル
６  ｎウェル
７、８  チャネル領域
９  ゲート絶縁膜
１０  ゲート電極
１１、１２  ＬＤＤ領域
１３  サイドウォールスペーサ
１４、１５  ソース／ドレイン領域
１６  ｐ型高濃度不純物領域
１７  ＮＭＯＳトランジスタ形成領域
１８  ＰＭＯＳトランジスタ形成領域
１９  シリコン酸化膜
２０、２１、２３、２４、２５、２６  レジストマスク
２２  ポリシリコン膜
３７  ＣＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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