(57)【特許請求の範囲】
【請求項１】
Ｓｉ単結晶基板上に形成されたトランジスタのゲート電極部分が、前記Ｓｉ単結晶基板側からみた順でキャリア注入阻止層，配向した酸化物薄膜及び配向した強誘電体薄膜の積層構造である強誘電体記憶素子の製造方法であって、
前記Ｓｉ単結晶基板上に前記酸化物薄膜を形成する工程と、
当該工程後に、前記Ｓｉ単結晶基板を７００〔℃〕以上８００〔℃〕以下の酸化性雰囲気中で加熱処理して前記Ｓｉ単結晶基板と前記酸化物薄膜との界面に前記キャリア注入阻止層のみを形成する工程と、
当該工程後に、前記酸化物薄膜上に前記強誘電体薄膜を形成する工程と、を含むことを特徴とする強誘電体記憶素子の製造方法。
【請求項２】
Ｓｉ単結晶基板上に形成されたトランジスタのゲート電極部分が、前記Ｓｉ単結晶基板側からみた順でキャリア注入阻止層，配向した酸化物薄膜及び配向した強誘電体薄膜の積層構造である強誘電体記憶素子の製造方法であって、
前記Ｓｉ単結晶基板上に前記酸化物薄膜及び前記強誘電体薄膜をこの順に形成する工程と、
当該工程後に、前記Ｓｉ単結晶基板を６５０〔℃〕以上８００〔℃〕以下の酸化性雰囲気中で加熱処理して前記Ｓｉ単結晶基板と前記酸化物薄膜との界面に前記キャリア注入阻止層のみを形成する工程と、を含むことを特徴とする強誘電体記憶素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体記憶素子の製造方法に関し、特に、トランジスタのゲート電極部分に、配向した酸化物薄膜及び配向した強誘電体薄膜を用いてソース−ドレイン間電流を直接制御することのできる不揮発性メモリの製造方法に関する。
【０００２】
【従来の技術】
半導体記憶素子には、電源を投入している間のみ情報を記憶しておくことができる揮発性メモリと、電源を断たれた状態においても情報を記憶しておくことのできる不揮発性メモリとがある。揮発性メモリとしては、ＤＲＡＭ（Dynamic Random Access Memory），ＳＲＡＭ（Static Random Access Memory ）があり、不揮発性メモリとしては、マスクＲＯＭ（Mask Read Only Memory ），ＰＲＯＭ（Programmable Read Only Memory ），ＥＰＲＯＭ（Erasable Programmable Read Only Memory），ＥＥＰＲＯＭ（Electrically Erasable And Programmable Read Only Memory ）等がある。
【０００３】
これらの不揮発性メモリの中でもＥＰＲＯＭ，ＥＥＰＲＯＭは、ＲＡＭのように記憶内容を書き換えることができるＲＯＭであって、コントロールゲートとチャネルとの間にフローティングゲートをもつＭＯＳ−ＦＥＴ（ＭＯＳ型電界効果トランジスタ）構造をとるものが一般的である。しかしながら、これらのフローティングゲート型のＭＯＳ−ＦＥＴは、書き込み又は消去動作には、ｍｓｅｃ．オーダーの時間と１０7 Ｖ／ｃｍオーダーの高電界を必要とするため、通常のＤＲＡＭのように同一サイクルでの書き込み、或いは消去動作を実現することができず、また、電圧の高い電源も必要としている。
【０００４】
これらの不揮発性メモリに対して、最近開発が進められているＦＲＡＭ（Ferroelectric Random Access Memory）は、低電圧駆動であり、且つ、書き換え回数の点においてより優れており、次世代のメモリとして期待されている。しかしながら、このＦＲＡＭは、その多くはＤＲＡＭのキャパシタを強誘電体キャパシタに置き換えた構造をしており（特開平２−１１３４９６号公報記載）、書き込み，消去，読み出し動作いずれもが強誘電体の分極反転を伴うため、強誘電体の疲労が激しく、また、いずれの動作もキャパシタの充放電を伴うため、その動作時間は１００ｎｓｅｃ．程度を要している。さらに、トランジスタとキャパシタとを別々に設ける必要があり、面積縮小化に不利であった。
【０００５】
これを回避するために、特開平６−９７４５２号公報に記載のような、トランジスタのゲート電極部分において、配向した酸化物薄膜及び配向した強誘電体薄膜を積層した構造を持つ半導体記憶素子が提案されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記特開平６−９７４５２号公報に記載の半導体記憶素子においては、高速、且つ、強誘電体の疲労が少なく、面積縮小化に適した不揮発性メモリを提供する一方、トランジスタのゲート特性において、再現性、安定性の上で問題があった。
【０００７】
そこで、この発明は上記従来の未解決の課題に着目してなされたものであり、高速、且つ、強誘電体の疲労が少なく、面積縮小化に適し、特に、ゲート特性において、耐圧、信頼性、安定性に優れた不揮発性メモリの製造方法を提供することを目的としている。
【０００８】
【課題を解決するための手段】
ここで、前記半導体記憶素子における再現性，安定性等のゲート特性における問題点は、これらを研究した結果、ゲート絶縁膜として用いられる配向した酸化物薄膜の耐圧、すなわち、絶縁強度が低いこと、或いは、界面順位が大きいこと等の影響により生じ、ゲート絶縁膜の耐圧を向上させることにより解決できることを見い出し、以下のような発明を完成させた。
【００１２】
上記目的を達成するために、本発明の請求項１に係る強誘電体記憶素子の製造方法は、Ｓｉ単結晶基板上に形成されたトランジスタのゲート電極部分が、前記Ｓｉ単結晶基板側からみた順でキャリア注入阻止層，配向した酸化物薄膜及び配向した強誘電体薄膜の積層構造である強誘電体記憶素子の製造方法であって、前記Ｓｉ単結晶基板上に前記酸化物薄膜を形成する工程と、当該工程後に、前記Ｓｉ単結晶基板を７００〔℃〕以上８００〔℃〕以下の酸化性雰囲気中で加熱処理して前記Ｓｉ単結晶基板と前記酸化物薄膜との界面に前記キャリア注入阻止層のみを形成する工程と、当該工程後に、前記酸化物薄膜上に前記強誘電体薄膜を形成する工程と、を含むことを特徴としている。
【００１４】
また、請求項２に係る強誘電体記憶素子の製造方法は、Ｓｉ単結晶基板上に形成されたトランジスタのゲート電極部分が、前記Ｓｉ単結晶基板側からみた順でキャリア注入阻止層，配向した酸化物薄膜及び配向した強誘電体薄膜の積層構造である強誘電体記憶素子の製造方法であって、前記Ｓｉ単結晶基板上に前記酸化物薄膜及び前記強誘電体薄膜をこの順に形成する工程と、当該工程後に、前記Ｓｉ単結晶基板を６５０〔℃〕以上８００〔℃〕以下の酸化性雰囲気中で加熱処理して前記Ｓｉ単結晶基板と前記酸化物薄膜との界面に前記キャリア注入阻止層のみを形成する工程と、を含むことを特徴としている。
【００１５】
ここで、配向した酸化物薄膜とは、酸化物常誘電体結晶の特定の結晶軸が半導体単結晶基板面に対し強く垂直に並んだ酸化物薄膜のことであり、例えば、ＣｅＯ2 ，ＺｒＯ2 ，ＹＳＺ（酸化イットリウム安定化酸化ジルコニウム），Ｙ2 Ｏ3 ，ＳｒＴｉＯ3 ，酸化セリウム安定化酸化ジルコニウム，又はこれら酸化膜の２種以上を積層させたものが用いられる。そして、これら配向した酸化物薄膜は、例えば、真空蒸着法，スパッタリング法，レーザアブレーション法等によって形成される。
【００１６】
また、配向した強誘電体薄膜とは、強誘電体結晶の特定の結晶軸が半導体単結晶基板面に対し強く垂直に並んだ強誘電体薄膜のことであり、特に分極を最も強く起こす結晶軸が基板面に対して強く垂直に並ぶことが好ましく、この強誘電体薄膜としては、例えば、ＰｂＴｉＯ3 ，ＰＺＴ（ＰｂＺｒX Ｔｉ(1-X) Ｏ3 ），ＰＬＺＴ（Ｐｂ(1-Y) ＬａY ＺｒX Ｔｉ(1-X) Ｏ3 ），ＢａＴｉＯ3 ，Ｂｉ4 Ｔｉ3 Ｏ12が用いられる。そして、これらの強誘電体薄膜は、例えば、有機金属ＣＶＤ（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition ）法，スパッタリング法，レーザアブレーション法等によって形成される。
【００１７】
これら配向した酸化物薄膜，配向した強誘電体薄膜の結晶の配列は、高速電子線回折，Ｘ線回折等によって確認することができる。
また、配向した酸化物薄膜と、配向した強誘電体薄膜との組み合わせとしては、例えば、ＣｅＯ2 とＰｂＴｉＯ3 ，ＣｅＯ2 とＰＺＴ，ＣｅＯ2 とＰＬＺＴ，ＹＳＺとＰｂＴｉＯ3 ，ＹＳＺとＰＺＴ，ＹＳＺとＰＬＺＴ，酸化セリウム安定化酸化ジルコニウムとＰｂＴｉＯ3 ，酸化セリウム安定化酸化ジルコニウムとＰＺＴ，酸化セリウム安定化酸化ジルコニウムとＰＬＺＴ等がある。
【００１８】
また、半導体単結晶基板としては、例えば、Ｓｉの単結晶基板が用いられ、これは酸化物薄膜及び強誘電体薄膜を配向させるために必要であって、例えば、強誘電体薄膜としてＰｂＴｉＯ3 薄膜の分極をより安定に発生させるためには、（１００）面又は（１１１）面に配向したものが好ましい。
また、絶縁強度は、キャパシタ構造のサンプルに徐々に電圧をかけてゆき、絶縁破壊が起きたときの電界強度〔単位ＭＶ／ｃｍ〕を表したものである。
【００１９】
また、キャリア注入阻止層とは、半導体単結晶基板から配向した強誘電体薄膜にキャリアが注入されることを防止するための絶縁膜であって、例えば、Ｓｉ酸化膜，Ｓｉ酸化膜と配向した酸化膜の混合体等からなる。
また、酸化性雰囲気としては、例えば、酸素，オゾン，亜酸化チッソ等の酸化性ガス雰囲気，又はこれらのガスの２種以上を混合したガス，又はこれらのガスと例えば窒素，アルゴン等の不活性ガスとの混合ガスをいう。
【００２０】
そして、これら酸化雰囲気中での加熱処理条件としては、例えば、大気圧ないし減圧雰囲気のもとで、６００℃〜８００℃で２分から１時間行うのが好ましい。
【００２１】
【実施例】
以下、本発明の実施の形態を実施例を伴って説明する。
まず、本発明の第１の実施例について説明する。この第１の実施例は、酸化物薄膜としてＣｅＯ2 薄膜を用い、強誘電体としてＰｂＴｉＯ3 を用いたものである。
【００２２】
半導体単結晶基板として例えば、抵抗率２Ωｃｍのｎ型Ｓｉ（１００）単結晶基板を用い、この基板を５×１０-9Ｔｏｒｒの真空中において、室温に保持した上で、ＣｅＯ2 タブレットにＫｒＦエキシマレーザビームを照射し、膜厚約２００オングストロームのＣｅＯ2 薄膜をＳｉ基板上にレーザアブレーション法により成膜する。
【００２３】
その結果、ＲＨＥＥＤ（高速反射電子回折法）によって、このＣｅＯ2 薄膜の表面観察を行うことによって、（１１０）配向の薄膜が成長していることが確認できた。
次に、このＣｅＯ2 ／Ｓｉ（１００）基板を１気圧、５００℃の乾燥酸素雰囲気（酸化性雰囲気）中で２０分間加熱する。
【００２４】
そして、このサンプルを用いて、耐電圧（絶縁強度）特性を測定する。その結果、乾燥酸素雰囲気中で加熱処理を行ったものは、５ＭＶ／ｃｍの耐電圧が得られた。これに対し、加熱処理を行わなかったものは、２ＭＶ／ｃｍの耐電圧しか得られなかった。
次に、このＣｅＯ2 ／Ｓｉ（１００）基板上に、ＭＯＣＶＤ法によりＰｂＴｉＯ3 薄膜を成膜する。これは、Ｐｂ（Ｃ2 Ｈ5 ）4 ，Ｔｉ〔ｉ−ＯＣ3 Ｈ7 〕4 を材料とし、それぞれ、０℃，３０℃の温度に保ち、それぞれ、７，４．５ｃｃ／ｍｉｎ．のキャリアＮ2 ガスで材料を運び、３０ｃｃ／ｍｉｎ．のＯ2 と共に、基板温度５４０℃のＣｅＯ2 ／Ｓｉ（１００）基板に吹きつけ、ＰｂＴｉＯ3 薄膜を成膜する。このときの雰囲気圧力は、約１Ｔｏｒｒである。
【００２５】
この結果、膜厚が約１０００オングストロームのＰｂＴｉＯ3 薄膜が成膜された。この薄膜に対してＸ線回折装置を用いて分析を行ったところ、ＰｂＴｉＯ3 （１００），（００１）面に強く配向していることが確認できた。
なお、このとき、ＣｅＯ2 薄膜の成膜時に、Ｓｉ（１００）単結晶基板を室温に保持した状態で、レーザアブレーション法により成膜したので、Ｓｉ（１００）単結晶基板上にＳｉＯ2 膜等の酸化物膜が形成されることはなく、同様に、ＰｂＴｉＯ3 ／ＣｅＯ2 ／Ｓｉ（１００）基板に対して、５００℃程度の温度で加熱処理を行っているから、加熱処理によってＳｉ単結晶基板とＣｅＯ2 薄膜との間にＳｉＯ2 薄膜等の酸化物膜は形成されず、加熱処理により単結晶基板上の積層構造は変化しなかった。
【００２６】
次に本発明の第２の実施例について説明する。この第２の実施例は、酸化物薄膜としてＣｅＯ2 薄膜を用い、強誘電体としてＰｂＴｉＯ3 を用いたものである。
半導体単結晶基板として、上記第１の実施例と同様に抵抗率２Ωｃｍのｎ型Ｓｉ（１００）単結晶基板を用いる。そして、この基板を１×１０-6Ｔｏｒｒの真空中において、約９００℃に加熱した上で、ＣｅＯ2 タブレットを電子ビーム加熱し、膜厚約２００オングストロームのＣｅＯ2 薄膜をＳｉ基板上に真空蒸着により成膜する。
【００２７】
その結果、ＲＨＥＥＤによって、このＣｅＯ2 薄膜の表面観察を行ったところいくつかのドットパターンを観測することができ、（１１０）配向の薄膜が成長していることが確認できた。
次に、このＣｅＯ2 ／Ｓｉ（１００）基板を１気圧、７００℃の乾燥酸素雰囲気中で２０分間加熱する。
【００２８】
その結果、Ｓｉ基板とＣｅＯ2 薄膜との界面に約４０オングストロームのＳｉＯ2 からなるキャリア注入阻止層が形成された。
次に、この状態で、ＣｅＯ2 薄膜表面にアルミニウム電極を真空蒸着法により形成する。
この結果、この電極を用いて容量−電圧（Ｃ−Ｖ）特性を測定したところ、図１に示すような極めて良好なＣ−Ｖ特性が得られた。図１からわかるように、キャリア注入阻止層を形成する加熱処理を行わない場合に比べて、界面順位が１０13／ｃｍ2 ・ｅＶオーダーから１０11／ｃｍ2 ・ｅＶオーダーに改善されたことが確認された。この界面順位は、ゲート下部界面の結晶性の乱れを電気的に評価する手法であって、Ｃ−Ｖ特性の傾斜から見積もることができ、１０11／ｃｍ2 ・ｅＶオーダー以下の値であれば、良好な界面であるとみなすことができる。表１に各加熱処理条件での界面順位密度を示す。
【００２９】
次に、上記のＣｅＯ2 薄膜表面にアルミニウム電極を真空蒸着法により形成したサンプルと同様のサンプルを用いて耐電圧特性を測定する。
その結果、表１に示すような結果が得られた。表１からわかるように、加熱処理、すなわち、酸化操作を行ったものは、１０ＭＶ／ｃｍ程度の耐圧、すなわち、絶縁強度が得られたのに対し、加熱処理を行わなかったものは、３〜３．５ＭＶ／ｃｍの耐圧しか得られなかった。
【００３０】
【表１】
0003813206.tif 000002
【００３１】
次に、ＣｅＯ2 ／ＳｉＯ2 ／Ｓｉ（１００）基板上に、ＭＯＣＶＤ法により、ＰｂＴｉＯ3 薄膜を成膜する。これは、Ｐｂ（Ｃ2 Ｈ5 ）4 ，Ｔｉ〔ｉ−ＯＣ3 Ｈ7 〕4 を材料とし、それぞれ０℃，３０℃の温度に保ち、それぞれ７，４．５ｃｃ／ｍｉｎ．のキャリアＮ2 ガスで材料を運び、３０ｃｃ／ｍｉｎ．のＯ2 と共に基板温度５４０℃のＣｅＯ2 ／ＳｉＯ2 ／Ｓｉ（１００）基板に吹きつけ、ＰｂＴｉＯ3 薄膜を成膜する。このときの、雰囲気圧力は、約１Ｔｏｒｒである。
【００３２】
この結果、膜厚が約１０００オングストロームのＰｂＴｉＯ3 薄膜が成膜された。この薄膜に対してＸ線回折装置を用いて分析を行ったところ、ＰｂＴｉＯ3 （１００），（００１）面に強く配向していることが確認できた。
次に、上記のサンプル表面にアルミニウム電極を真空蒸着によって形成し、容量−電圧（Ｃ−Ｖ）特性を測定する。
【００３３】
この結果、図２に示すような掃引方向によるヒステリシス特性を示し（メモリウィンドウ）、記憶動作を確認することができた。ここで、一旦、−３Ｖ〜＋３Ｖまでバイアス電圧を掃引した後、メモリウィンドウ中央部における容量を測定し、その時間変化を観察した。これによって、このサンプルの記憶保持時間を測定することができる。そして、加熱処理を行わなかったものは、約２７時間で容量が２０パーセント以上低下したのに対し、上記のように加熱処理を実施したものは、１カ月経過しても容量の低下は観察されなかった。
【００３４】
次に、図３に示すように、Ｓｉ単結晶基板上の、ソース，ドレイン間に上記ＰｂＴｉＯ3 ／ＣｅＯ2 ／ＳｉＯ2 を形成し、ソース−ドレイン間電流のオン・オフをＰｂＴｉＯ3 自発分極を用いて制御してみたところ、その現象を確認することができ、不揮発性メモリとして作用させることができることを確認することができた。
【００３５】
なお、図中、１はＳｉ単結晶基板，２はソース，３はドレイン，４はキャリア注入阻止層としてのＳｉＯ2 薄膜，５は酸化物薄膜としてのＣｅＯ2 ，６は強誘電体薄膜としてのＰｂＴｉＯ3 ，７はアルミニウム電極である。
次に、本発明の第３の実施例について説明する。この第３の実施例は、酸化物薄膜としてＹＳＺ薄膜を用い、強誘電体としてＰｂＴｉＯ3 を用いたものである。
【００３６】
まず、基板として抵抗率２Ωｃｍのｎ型Ｓｉ（１００）単結晶基板を用い、この基板を１×１０-5Ｔｏｒｒの真空中において、約９００℃に加熱した上で、ＹＳＺタブレットを電子ビーム加熱し、膜厚約２００オングストロームのＹＳＺ薄膜をＳｉ基板上に真空蒸着により成膜する。
その結果、このＹＳＺ薄膜に対してＲＨＥＥＤにより表面観察を行ったところ、ストリークパターンを観測することができ、（１００）配向のエピタキシャル膜が成長していることが確認できた。
【００３７】
次に、このＹＳＺ／Ｓｉ（１００）基板を１気圧、７００℃の乾燥酸素雰囲気中で１０分間加熱する。
この結果、Ｓｉ基板とＹＳＺ薄膜との界面に約６０オングストロームのＳｉＯ2 からなるキャリア注入阻止層が形成された。
次に、この状態で、ＹＳＺ薄膜表面にアルミニウム電極を真空蒸着法により形成する。
【００３８】
この結果、このアルミニウム電極を用いて耐電圧特性を測定したところ、加熱処理を行ったものは、８ＭＶ／ｃｍの耐圧が得られたのに対し、加熱処理を行わなかったものは、３ＭＶ／ｃｍの耐圧しか得られなかった。
次に、ＹＳＺ／ＳｉＯ2 ／Ｓｉ（１００）基板上にＭＯＣＶＤ法により、ＰｂＴｉＯ3 薄膜を成膜する。これは、上記第２実施例と同様に、Ｐｂ（Ｃ2 Ｈ5 ）4 ，Ｔｉ〔ｉ−ＯＣ3 Ｈ7 〕4 を材料とし、それぞれ０℃，３０℃の温度に保ち、それぞれ７，４．５ｃｃ／ｍｉｎ．のキャリアＮ2 ガスで材料を運び、３０ｃｃ／ｍｉｎ．のＯ2 と共に基板温度５４０℃のＹＳＺ／ＳｉＯ2 ／Ｓｉ（１００）基板に吹きつけ、ＰｂＴｉＯ3 薄膜を成膜する。このときの、雰囲気圧力は、約１Ｔｏｒｒである。
【００３９】
この結果、膜厚が約１０００オングストロームのＰｂＴｉＯ3 薄膜を成膜された。この薄膜に対してＸ線回折装置を用いて分析を行ったところ、ＰｂＴｉＯ3 （１００），（００１）面に強く配向していることが確認できた。
次に、本発明の第４の実施例について説明する。この第４の実施例は、酸化物薄膜としてＣｅＯ2 を用い、強誘電体としてＰＺＴを用いたものである。
【００４０】
まず、上記第２実施例と同様にして、ＣｅＯ2 ／ＳｉＯ2 ／Ｓｉ（１００）基板を形成する。そして、形成した基板上にＭＯＣＶＤ法によりＰＺＴ薄膜を成膜する。これは、Ｐｂ（Ｃ2 Ｈ5 ）4 ，Ｚｒ〔ｔ−ＯＣ4 Ｈ9 〕4 ，Ｔｉ〔ｉ−ＯＣ3 Ｈ7 〕4 を材料とし、それぞれ、０℃，３０℃，３０℃の温度に保ち、それぞれ７，５，４．５ｃｃ／ｍｉｎ．のキャリアＮ2 ガスで材料を運び、３０ｃｃ／ｍｉｎ．のＯ2 と共に基板温度５４０℃の基板ＣｅＯ2 ／ＳｉＯ2 ／Ｓｉ（１００）基板に吹きつけ、ＰＺＴ薄膜を成膜する。このときの、雰囲気圧力は、約１Ｔｏｒｒである。
【００４１】
この結果、膜厚が約１０００オングストロームのＰＺＴ薄膜が成膜された。この薄膜に対してＸ線回折装置を用いて分析を行ったところ、ＰＺＴ（１００），（００１）面に強く配向していることが確認できた。
次に、このサンプル表面にアルミニウム電極を真空蒸着にて形成し、容量−電圧（Ｃ−Ｖ）特性を測定する。
【００４２】
その結果、上記第２の実施例と同様の掃引方向によるヒステリシス特性を示し（メモリウィンドウ），記憶動作を確認することができた。
次に、本発明の第５の実施例について説明する。
この第５の実施例は、上記第２の実施例と同様に、酸化物薄膜としてＣｅＯ2 、強誘電体としてＰｂＴｉＯ3 を用い、半導体単結晶基板上に強誘電体薄膜を形成した後、加熱処理を行ってキャリア注入阻止層を形成するようにしたものである。
【００４３】
上記第２の実施例と同様に半導体単結晶基板として、例えば抵抗率２Ωｃｍのｎ型Ｓｉ（１００）単結晶基板を用い、この基板を１×１０-6Ｔｏｒｒの真空中において、約９００℃に加熱した上で、ＣｅＯ2 タブレットを電子ビーム加熱し、膜厚約２００オングストロームの酸化物薄膜としてのＣｅＯ2 薄膜をＳｉ基板上に真空蒸着により成膜する。
【００４４】
その結果、ＲＨＥＥＤによって、このＣｅＯ2 薄膜の表面観察を行ったところ、いくつかのドットパターンを観測することができ、（１１０）配向の薄膜が成長していることが確認できた。
次に、このＣｅＯ2 ／Ｓｉ（１００）基板上に、ＭＯＣＶＤ法により、ＰｂＴｉＯ3 薄膜を成膜する。これは、上記第２の実施例と同様に、Ｐｂ（Ｃ2 Ｈ5 ）4 ，Ｔｉ〔ｉ−ＯＣ3 Ｈ7 〕4 を材料とし、それぞれ０℃，３０℃の温度に保ち、それぞれ７，４．５ｃｃ／ｍｉｎ．のキャリアＮ2 ガスで材料を運び、３０ｃｃ／ｍｉｎ．のＯ2 と共に基板温度５４０℃の基板ＣｅＯ2 ／Ｓｉ（１００）基板に吹きつけ、ＰｂＴｉＯ3 薄膜を成膜する。このときの、雰囲気圧力は、約１Ｔｏｒｒである。
【００４５】
この結果、膜厚が約１０００オングストロームのある。ＰｂＴｉＯ3 薄膜が成膜された。この薄膜に対してＸ線回折装置を用いて分析を行ったところ、ＰｂＴｉＯ3 （１００），（００１）面に強く配向していることが確認できた。
次に、このＣｅＯ2 ／Ｓｉ（１００）基板を１気圧，６５０℃の乾燥酸素雰囲気中で３０分間加熱する。
【００４６】
その結果、Ｓｉ基板とＣｅＯ2 薄膜との界面に約４０オングストロームのＳｉＯ2 からなるキャリア注入阻止層が形成された。
次に、上記のサンプル表面にアルミニウム電極を真空蒸着法により形成する。
この結果、容量−電圧（Ｃ−Ｖ）特性を測定したところ、上記第２の実施例と同様に、掃引方向によるヒステリシス特性を示し（メモリウィンドウ）、記憶動作を確認することができた。
【００４７】
また、上記第２の実施例と同様に、メモリウィンドウ中央部における容量を測定しその時間変化を観察することによって、このサンプルの記憶保持時間を測定した。その結果、加熱処理を行わなかったものは、約２７時間で容量が２０パーセント以上低下したのに対し、上記のように加熱処理を行ったものは、１０日経過しても容量の低下は観察されなかった。
【００４８】
したがって、上記第１〜第５の実施例に示すように、酸化物薄膜又は、酸化物薄膜とキャリア注入阻止層との積層膜の絶縁強度が向上することから、トランジスタのゲート特性において、安定性、再現性を向上させることができ、安定に動作するＭＦＩＳ構造を実現することができる。特に、強誘電体薄膜と半導体単結晶基板との間のゲート絶縁膜の耐電圧特性としては、４ＭＶ／ｃｍ程度の電界で絶縁破壊が起きないことが要求され、８ＭＶ／ｃｍ以上の電界で絶縁破壊が生じないことが望ましいが、上記第１実施例では、５ＭＶ／ｃｍ程度の絶縁強度、また、上記第２〜第５の実施例では、８〜１０ＭＶ／ｃｍ程度の絶縁強度を有しているから、これら要求を充分満足することができる。
【００４９】
よって、現在研究が進められているＦＲＡＭに比較して、読み出し動作では自発分極の反転を伴わないため、強誘電体の膜疲労が極めて少なく、また、トランジスタ以外の領域にキャパシタを設ける必要がないため、面積縮小化に適した不揮発性メモリを提供することができる。
なお、キャリア注入阻止層と、配向した酸化物薄膜との積層膜について、その耐圧と、各耐圧における記憶保持時間との対応を測定してみたところ、耐圧が１〜３．５ＭＶ／ｃｍ程度である場合には、記憶保持時間は約３０時間以内であったが、耐圧が４ＭＶ／ｃｍ程度以上である場合にはその記憶保持時間は約１カ月以上であることが確認された。
【００５０】
また、従来困難とされてきた界面の制御を、耐圧の高い配向した酸化膜を用いることにより、単結晶基板から強誘電体へのキャリア注入を阻止し、安定したＭＦＩＳ構造を実現することができる。
また、本発明による製造方法を用いることによって、耐圧の高い配向した酸化膜が得られるほか、界面順位密度を低減し、ゲート特性を向上させることもできる。なお、界面順位密度としては、１０12個／ｅＶ・ｃｍ2 以下となることが要求され、１０11個／ｅＶ・ｃｍ2 オーダーないしそれ以下になることが好ましい。
【００５１】
また、耐圧特性の向上に伴ってリーク電流特性の向上が図られ、また、可動イオンの削減も図ることができる。なお、リーク電流特性としては、１ＭＶ／ｃｍの電界印加時にリーク電流が１０-6Ａ／ｃｍ2 以下であることが要求され、１０-8Ａ／ｃｍ2 以下であることが好ましい。
さらに、８００℃以下の酸化性雰囲気中での加熱処理によって、酸化物薄膜又は酸化物薄膜及びキャリア注入阻止層の電界強度が向上するから、高温での加熱処理に伴う強誘電体記憶素子への悪影響を軽減することができる。
【００５２】
なお、上記第１の実施例では、ＣｅＯ2 薄膜からなる酸化物薄膜を成膜した後、加熱処理を行うようにした場合について説明したが、例えば、強誘電体薄膜の成膜処理と同時に加熱処理を行ってもよく、また、酸化物薄膜及び強誘電体薄膜を成膜後に加熱処理を行った場合でも同様の効果を得ることができる。
また、上記第２〜第５の実施例においては、酸化物薄膜としてＣｅＯ2 或いはＹＳＺを用い、強誘電体としてＰｂＴｉＯ3 或いはＰＺＴを用いた場合について説明したが、これに限らず、上述した配向した酸化物薄膜と配向した強誘電体薄膜との組み合わせに示すように、例えば、ＣｅＯ2 とＰＬＺＴ，ＹＳＺとＰｂＴｉＯ3 ，ＹＳＺとＰＺＴ，ＹＳＺとＰＬＺＴ，酸化セリウム安定化酸化ジルコニウムとＰｂＴｉＯ3 ，酸化セリウム安定化酸化ジルコニウムとＰＺＴ，酸化セリウム安定化酸化ジルコニウムとＰＬＺＴ等に基づいて適用することができる。
【００５３】
また、上記第４の実施例においては、単結晶基板上に酸化物薄膜及び強誘電体薄膜を形成した後、加熱処理を行ってキャリア注入阻止層を形成する場合について説明したが、強誘電体薄膜の成膜処理と同時に、加熱処理を行ってキャリア注入阻止層を形成することも可能であり、上記第４の実施例と同様の特性を有する強誘電体記憶素子を得ることができる。
【００５４】
また、上記各実施例においては、酸化性雰囲気として酸素を適用した場合について説明したが、これに限らず、オゾン，亜酸化チッソ等の酸化性ガス雰囲気，又はこれらのガスの２種以上を混合したガス，又はこれらのガスと例えば窒素，アルゴン等の不活性ガスとの混合ガスを適用することも可能である。
【００５５】
【発明の効果】
以上説明したように、本発明による強誘電体記憶素子の製造方法によれば、酸化物薄膜形成後、或いは、酸化物薄膜及び強誘電体薄膜を形成した後に、加熱処理によってＳｉ単結晶基板と酸化物薄膜との間にキャリア注入阻止層のみを形成する工程を設けることによって、酸化薄膜とキャリア注入阻止層との積層膜の絶縁強度を４ＭＶ／ｃｍ以上とすることができる。よって、再現性，安定性のよいゲート特性を提供することができ、耐圧、信頼性、安定性に優れた強誘電体記憶素子を提供することができる。また、加熱処理は、この加熱処理を酸化物薄膜を形成した後に行う場合には、７００〔℃〕以上８００〔℃〕以下、また、酸化物薄膜及び強誘電体薄膜を形成した後に行う場合には、６５０〔℃〕以上８００〔℃〕以下の酸化性雰囲気で行うことにより、高温での加熱処理に伴う強誘電体記憶素子への悪影響を軽減することができる。
【図面の簡単な説明】
【図１】第２の実施例において、Ｓｉ（１００）基板上にＣｅＯ2 を真空蒸着し、さらに、加熱処理したものにアルミニウム電極を蒸着し、容量−電圧（Ｃ−Ｖ）特性を測定した測定結果を示す図である。
【図２】第２の実施例において、Ｓｉ（１００）基板上にＣｅＯ2 を真空蒸着して加熱処理し、さらに、ＰｂＴｉＯ2 薄膜をＭＯＣＶＤ法により成膜したものに、アルミニウム電極を蒸着し、容量−電圧（Ｃ−Ｖ）特性を測定した測定結果を示す図である。
【図３】第２の実施例において、Ｓｉ単結晶基板上に、ＰｂＴｉＯ3 ／ＣｅＯ2 ／ＳｉＯ2 ／Ｓｉ（１００）構造を持つゲートと、ソース及びドレインを形成したＦＥＴの一例である。
【符号の説明】
１  Ｓｉ単結晶基板
２  ソース
３  ドレイン
４  キャリア注入阻止層（Ｓｉ酸化物薄膜）
５  酸化物薄膜
６  強誘電体薄膜
７  アルミニウム電極
【図１】
0003813206.tif 000003
【図２】
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【図３】
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