(57)【特許請求の範囲】
【請求項１】
素子が集積された半導体基板と、
前記半導体基板を貫通する貫通孔内に形成された接続プラグと、
前記接続プラグとバンプ形成領域との間に設けられ、選択的に切断されることにより前記接続プラグとバンプとの電気的な接続と分離を行うヒューズ部とを有する複数個の半導体チップを備え、
前記接続プラグは、前記半導体基板における貫通孔の側壁に形成された第１の絶縁膜と、前記貫通孔内に埋め込み形成され、前記第１の絶縁膜によって前記半導体基板と電気的に分離された導電性の貫通プラグとを含んで構成され、
前記ヒューズ部は、前記半導体基板上に形成された第２の絶縁膜と、この第２の絶縁膜上の前記接続プラグに対応する位置に形成され、前記バンプが形成されるパッドと、前記第２の絶縁膜中に形成されるヒューズと、前記パッドと前記貫通プラグとを前記ヒューズを介在して電気的に接続する配線とを含んで構成され、
前記各半導体チップの前記接続プラグを前記バンプを介在して接続することにより、積層して実装したことを特徴とするマルチチップ半導体装置。
【請求項２】
前記ヒューズ部の選択的な切断によって、前記各半導体チップのチップアドレスの割り振りを指定することを特徴とする請求項１に記載のマルチチップ半導体装置。
【請求項３】
前記各半導体チップはそれぞれ、不揮発性のメモリチップであることを特徴とする請求項１または２に記載のマルチチップ半導体装置。
【請求項４】
前記積層して実装した複数個の不揮発性のメモリチップはそれぞれ、リダンダンシー用のメモリセルブロックを共用することを特徴とする請求項３に記載のマルチチップ半導体装置。
【請求項５】
それぞれ半導体基板を貫通する貫通孔内に設けられた接続プラグと、この接続プラグとバンプ形成領域との間に介在され、選択的に切断されることによりアドレスの割り振りを指定するヒューズ部とを備え、互いに実質的に同一構造の複数個の半導体メモリチップと、
前記各半導体メモリチップの前記接続プラグを、実質的に同じパターンで接続するバンプと、
前記複数個の半導体メモリチップを積層した状態で封止するカード状のパッケージと、
前記カード状のパッケージに設けられ、前記接続プラグ、前記ヒューズ部及び前記バンプをそれぞれ介して前記各半導体メモリチップとの信号の授受を行うための端子とを具備し、
前記接続プラグは、前記半導体基板における貫通孔の側壁に形成された第１の絶縁膜と、前記貫通孔内に埋め込み形成され、前記第１の絶縁膜によって前記半導体基板と電気的に分離された導電性の貫通プラグとを含んで構成され、
前記ヒューズ部は、前記半導体基板上に形成された第２の絶縁膜と、この第２の絶縁膜上の前記接続プラグに対応する位置に形成され、前記バンプが形成されるパッドと、前記第２の絶縁膜中に形成されるヒューズと、前記パッドと前記貫通プラグとを前記ヒューズを介在して電気的に接続する配線とを含んで構成される
ことを特徴とするメモリカード。
【請求項６】
前記ヒューズ部の選択的な切断によって、前記各半導体メモリチップのチップアドレスの割り振りを指定することを特徴とする請求項５に記載のメモリカード。
【請求項７】
前記積層して実装した複数個の半導体メモリチップはそれぞれ、リダンダンシー用のメモリセルブロックを共用することを特徴とする請求項５または６に記載のメモリカード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、マルチチップ半導体装置及びメモリカードに関し、特に複数個の半導体メモリチップ、若しくは半導体メモリとロジック回路とを混載した半導体チップを積層した状態で搭載したマルチチップ構成の半導体装置及びメモリカードに関する。
【０００２】
【従来の技術】
デジタルカメラのフィルム媒体や、携帯用パーソナルコンピュータ用のメモリとして、メモリカードが広く普及している。このメモリカードとして、例えば、不揮発性メモリであるＮＡＮＤ型Ｅ２ＰＲＯＭを搭載したＳＳＦＤＣ（Solid-State Floppy Disk Card）、別称スマートメディア（Smart Media）が知られている。現在は、６４ＭビットのＮＡＮＤ型Ｅ２ＰＲＯＭが１個または２個搭載された大容量の記憶カードが市販されている。しかし、昨今、マルチメディア等の新たな市場が開拓され、ますます大容量の記憶素子の需要が発生しており、更なる大容量化を実現することが望まれている。
【０００３】
大きな記憶容量のメモリ装置を実現する技術の１つとして、チップスループラグと呼ばれる、半導体基板を貫通する貫通孔内に設けた接続プラグを有する半導体チップを形成し、複数個の半導体チップを積層して搭載したマルチチップ半導体装置が知られている。積層した複数個の半導体チップには、上記チップスループラグを介して実装基板から種々の制御信号やデータを供給し、あるいはデータを読み出す。しかし、この技術には、まだ解決すべき課題がいくつかある。
【０００４】
例えば、従来の平面ボード実装においては、４個の同一のメモリ半導体チップを用いてメモリ装置を構成する場合には、４つのチップ制御信号（チップイネーブルバー）をそれぞれ分ければ良い。しかし、実装面積を削減するために、半導体チップを積層する場合には、チップ制御信号をそれぞれチップ内部で分離する必要がある。これは、４種類のチップを製造することを意味し、製造コストを考えると得策ではない。
【０００５】
そこで、この発明に先立って、本出願人は特願平１０−３１３８８０号で、半導体基板中に素子が集積された半導体チップを複数個搭載したマルチチップ半導体装置において、半導体基板を貫通する貫通孔内に接続プラグを形成した実質的に同一構造の複数個の半導体チップを積層し、前記各半導体チップの接続プラグをバンプを介して選択的に接続してなり、前記プラグの接続パターンに応じて、前記各半導体チップ内に設けたオプション回路を選択することを特徴とするマルチチップ半導体装置を提案している。
【０００６】
このような構成のマルチチップ半導体装置によれば、複数個のチップ内部にそれぞれオプション回路を設け、プラグの接続時に用いるバンプを各チップ毎に選択的に形成することで、同一構成のチップでもチップ制御信号をチップ個別に与えることが可能になる。
【０００７】
しかしながら、この方法を用いた場合には、バンプを選択的にプラグに接続しなければならず、半田メッキ法でバンプを形成するような場合には、チップ毎にマスクを形成する必要がある。また、転写バンプ方式のように、チップ一括でバンプ形成を行う場合には、チップの積層段数毎にバンプの設置位置を変更しなければならず、バンプ形成時にマスクの交換が必要となったり、あるいは各積層段毎にそれぞれ装置を設けるかする必要がある。ウェハ上でメッキを行ってバンプを形成する場合のように、ウェハ一括でバンプ形成する場合にも、各積層段毎にバンプ位置の異なる形成をしなければならず、各層の互換性を取れない。
【０００８】
このように、先願の技術は、同一構成のチップを積層してもチップ制御信号を個別に与えることができ、製造コストを低減できるものの、生産効率の向上と製造コストの更なる削減という点ではまだ改善の余地がある。
【０００９】
【発明が解決しようとする課題】
上記のように従来のマルチチップ半導体装置及びメモリカードは、同一構成のチップを積層してもチップ制御信号を個別に与えることができ、製造コストを低減できるものの、生産効率の向上と製造コストの更なる削減という点ではまだ改善の余地があった。
【００１０】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、生産効率の向上と製造コストの更なる低減が図れるマルチチップ半導体装置及びメモリカードを提供することにある。
【００１１】
【課題を解決するための手段】
この発明の一態様に係るマルチチップ半導体装置は、素子が集積された半導体基板と、前記半導体基板を貫通する貫通孔内に形成された接続プラグと、前記接続プラグとバンプ形成領域との間に設けられ、選択的に切断されることにより前記接続プラグとバンプとの電気的な接続と分離を行うヒューズ部とを有する複数個の半導体チップを備え、前記各半導体チップの接続プラグをバンプを介在して接続することにより、積層して実装している。
【００１２】
また、上記マルチチップ半導体装置において、下記（ａ）〜（ｅ）のような特徴を備えている。
【００１３】
（ａ）前記接続プラグは、前記半導体基板における貫通孔の側壁に形成された第１の絶縁膜と、前記貫通孔内に埋め込み形成され、前記第１の絶縁膜によって前記半導体基板と電気的に分離された導電性の貫通プラグとを含んで構成され、前記ヒューズ部は、前記半導体基板上に形成された第２の絶縁膜と、この第２の絶縁膜上の前記接続プラグに対応する位置に形成され、バンプが形成されるパッドと、前記第２の絶縁膜中に形成されるヒューズと、前記パッドと前記貫通プラグとを前記ヒューズを介在して電気的に接続する配線とを含んで構成される。
【００１４】
（ｂ）前記ヒューズ部の選択的な切断によって、前記各半導体チップのチップアドレスの割り振りを指定できる。
【００１５】
（ｃ）前記各半導体チップはそれぞれ、不揮発性のメモリチップである。
【００１６】
（ｄ）前記積層して実装した複数個の不揮発性のメモリチップはそれぞれ、リダンダンシー用のメモリセルブロックを共用できる。
【００１７】
（ｅ）前記積層して実装した複数個の不揮発性のメモリチップでメモリアドレスの割り当てを融通しあい、複数個の不揮発性のメモリチップでメモリアドレスの割り当てを行うことができる。
【００１８】
この発明の一態様に係るメモリカードは、それぞれ半導体基板を貫通する貫通孔内に設けられた接続プラグと、この接続プラグとバンプ形成領域との間に介在され、選択的に切断されることによりアドレスの割り振りを指定するヒューズ部とを備え、互いに実質的に同一構造の複数個の半導体メモリチップと、前記各半導体メモリチップの前記接続プラグを、実質的に同じパターンで接続するバンプと、前記複数個の半導体メモリチップを積層した状態で封止するカード状のパッケージと、前記カード状のパッケージに設けられ、前記接続プラグ、前記ヒューズ部及び前記バンプをそれぞれ介して前記各半導体メモリチップとの信号の授受を行うための端子とを具備する。
【００１９】
また、上記マルチチップ半導体装置において、下記（ｆ）〜（ｉ）のような特徴を備えている。
【００２０】
（ｆ）前記接続プラグは、前記半導体基板における貫通孔の側壁に形成された第１の絶縁膜と、前記貫通孔内に埋め込み形成され、前記第１の絶縁膜によって前記半導体基板と電気的に分離された導電性の貫通プラグとを含んで構成され、前記ヒューズ部は、前記半導体基板上に形成された第２の絶縁膜と、この第２の絶縁膜上の前記接続プラグに対応する位置に形成され、バンプが形成されるパッドと、前記第２の絶縁膜中に形成されるヒューズと、前記パッドと前記貫通プラグとを前記ヒューズを介在して電気的に接続する配線部とを含んで構成される。
【００２１】
（ｇ）前記ヒューズ部の選択的な切断によって、前記各半導体メモリチップのチップアドレスの割り振りを指定できる。
【００２２】
（ｈ）前記積層して実装した複数個の半導体メモリチップはそれぞれ、リダンダンシー用のメモリセルブロックを共用できる。
【００２３】
（ｉ）前記積層して実装した複数個の半導体メモリチップでメモリアドレスの割り当てを融通しあい、複数個の半導体メモリチップでメモリアドレスの割り当てを行うことができる。
【００２４】
上記のような構成のマルチチップ半導体装置によれば、同一のプロセスで同じ構造の半導体チップを作成し、良品検査を行った半導体チップの中から各積層段数に相当するチップの認識信号に対応するヒューズカットを行うことで、各チップのチップアドレスの識別が可能となる。よって、各積層段毎に異なる半導体チップを作成する場合に比べ、生産効率が高まり、製造コストの低減が可能となる。
【００２５】
しかも、バンプを選択的に接続プラグ上に形成する必要がないので、各積層段のチップ毎にマスクを形成したり、チップの積層段数毎にバンプの設置位置を変更する必要がない。よって、マスクの交換は不要であり、各積層段毎にそれぞれ装置を設ける必要もない。この結果、この発明の前提となった本出願人による特願平１０−２１３８８０号に開示した技術を改良でき、生産効率の向上と製造コストの更なる削減が可能となる。
【００２６】
また、半導体チップがメモリチップの場合には、必ずしも全ビット（全ブロック）動作を行わないチップでも、動作可能なメモリ量に合わせて選択的にヒューズカットし、積層する各半導体チップ間でチップアドレスの割り当てを行うことで、積層後の総記憶容量を規定することが可能なために、歩留まりを向上できる。
【００２７】
特に、不揮発性のメモリチップのように、使用用途に小型化が要求される装置においては効果が高く、好適である。
【００２８】
上記のような構成のメモリカードによれば、上述したマルチチップ半導体装置の利点を全て備えたメモリカードを形成できる。
【００２９】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
この発明は、前述した本出願人による特願平１０−２１３８８０号に開示した技術を前提とし、これに改良を加えたものである。
【００３０】
［第１の実施の形態］
図１乃至図４はそれぞれ、この発明の第１の実施の形態に係るマルチチップ半導体装置及びメモリカードについて説明するためのもので、図１はＳＳＦＤＣ（メモリカード）のカード状パッケージを透視して内部構造を概略的に示す斜視図、図２は上記図１に示したＳＳＦＤＣ中の各半導体メモリチップを選択的に接続するためのヒューズカット後の接続パターンを模式的に示す断面図、図３は上記図１及び図２に示した各半導体メモリチップの接続プラグ及びヒューズ部を拡大して示す断面図、図４は上記図３に示したヒューズ部に関係する上記図１及び図２に示した各半導体メモリチップ中の一部の具体的な回路構成を示す回路図である。
【００３１】
図１に示す如く、このＳＳＦＤＣ  １１には、４個の半導体メモリチップ、例えばＮＡＮＤ型Ｅ２ＰＲＯＭチップ１２−１〜１２−４を積層した状態で搭載している。各チップ１２−１〜１２−４はそれぞれ同一構造である。１３−１〜１３−４はそれぞれ、ＳＳＦＤＣ  １１の表面端子の一部を示しており、ＮＡＮＤ型Ｅ２ＰＲＯＭの電源電圧、制御信号、アドレス及び入力データ等がこれらの表面端子１３−１〜１３−４を介して各ＮＡＮＤ型Ｅ２ＰＲＯＭチップ１２−１〜１２−４内に入力され、また、出力データ等がＳＳＦＤＣ  １１の外部に出力されるようになっている。
【００３２】
図２に示すように、各チップ１２−１〜１２−４にはそれぞれ、チップスループラグ（接続プラグ）１４−１〜１４−７が形成されており、各チップ１２−１〜１２−４の対応する位置のチップスループラグ１４−１〜１４−７が、隣接するチップ間においてそれぞれ半田バンプ１８−１〜１８−７を介在して電気的に共通接続されている。すなわち、半田バンプ１８−１〜１８−７は、各チップ１２−１〜１２−４間で同一のパターンになっている。
【００３３】
また、上記ＳＳＦＤＣ  １１の表面端子１３−１〜１３−４に接続される端子（一部）１３ａ〜１３ｅにはそれぞれ、接地電圧Ｖｓｓ、第１のチップ選択信号／ＣＥ１、第２のチップ選択信号／ＣＥ２、第３のチップ選択信号／ＣＥ３及び第４のチップ選択信号／ＣＥ４が供給されている。
【００３４】
上記各チップ１２−１〜１２−４にはそれぞれ、図３に示すように、接続プラグＣＰとヒューズ部ＦＰが形成されている。接続プラグＣＰは、チップ（半導体基板）１２における貫通孔の側壁に形成された絶縁膜１４Ａと、この貫通孔内に埋め込み形成され、上記絶縁膜１４Ａによって半導体基板１２と電気的に分離された導電性の貫通プラグ（チップスループラグ）１４Ｂとで構成されている。
【００３５】
上記ヒューズ部ＦＰは、上記接続プラグＣＰと半田バンプ１８との間の絶縁膜１５中に設けられており、このヒューズ部ＦＰは半田バンプ１８が形成されるパッド１６、ヒューズ２０、上記パッド１６と上記チップスループラグ１４とを上記ヒューズ２０を介して電気的に接続する配線１７等で形成されている。そして、上記ヒューズ２０を切断するか否かに応じて、チップスループラグ１４と半田バンプ１８との電気的な接続を行うか否か、換言すれば、積層されたチップのうち、下層に位置するチップから上層に位置するチップに信号を伝達するか否かが制御される。
【００３６】
図２では、このヒューズカットによりチップスループラグ１４と半田バンプ１８との電気的な接続が遮断された部分のチップスループラグに×印を付けて模式的に示している。すなわち、チップ１２−４では／ＣＥ１〜／ＣＥ３、信号端子Ａ、Ｂ、Ｃに対応する位置のヒューズ２０が切断されており、チップ１２−３では／ＣＥ１、／ＣＥ２、信号端子Ｂ、Ｃに対応するヒューズ２０が切断されており、チップ１２−２では／ＣＥ１、信号端子Ｃに対応する位置のヒューズ２０が切断されている。
【００３７】
これにより、半導体チップ１２−１には、信号Ａ，Ｂ，Ｃとして接地電圧Ｖｓｓ、チップ選択信号として／ＣＥ１，／ＣＥ２，／ＣＥ３，／ＣＥ４が供給される。半導体チップ１２−２には、信号Ａ，Ｂとして接地電圧Ｖｓｓ、チップ選択信号として／ＣＥ２，／ＣＥ３，／ＣＥ４が供給される。また、半導体チップ１２−３には、信号Ａとして接地電圧Ｖｓｓ、チップ選択信号として／ＣＥ３，／ＣＥ４が供給される。更に、半導体チップ１２−４には、信号Ａ，Ｂ，Ｃはいずれも供給されず、チップ選択信号として／ＣＥ４が供給される。
【００３８】
図４に示す回路は、信号Ａ，Ｂ，Ｃ，／ＣＥ１，／ＣＥ２，／ＣＥ３，／ＣＥ４によって、半導体メモリチップ１２−１〜１２−４のいずれが選択されたかを検知し、選択されたチップを活性化するオプション回路である。図４において、Ｖｃｃは電源電圧、Ｖｓｓは接地電圧、２０−１〜２０−３はヒューズ（図３のヒューズ２０に対応する）、２１−１〜２１−３は抵抗、２２−１〜２２−１５はインバータ回路、２３−１〜２３−４は３入力ナンド回路、２４−１〜２４−４は２入力ナンド回路、２５は４入力ノア回路をそれぞれ示している。
【００３９】
信号Ａ，Ｂ，Ｃが供給されるパッド１６−１，１６−２，１６−３（図２のチップスループラグ１４−１，１４−２，１４−３上に位置するパッド１６に対応する）と接地点Ｖｓｓ間にはそれぞれ、ヒューズ２０−１，２０−２，２０−３が設けられている。ヒューズを切断しない場合には接地電圧Ｖｓｓが印加され、切断した場合にはオープン状態である。上記各パッド１６−１，１６−２，１６−３と電源電圧Ｖｃｃ間にはそれぞれ、高抵抗値の抵抗２１−１，２１−２，２１−３が接続されている。また、上記各パッド１６−１，１６−２，１６−３にはそれぞれ、インバータ回路２２−１，２２−２，２２−３の入力端が接続され、これらインバータ回路２２−１，２２−２，２２−３の出力端はナンド回路２３−１の入力端に接続される。上記各パッド１６−１，１６−２にはそれぞれ、インバータ回路２２−４，２２−５の入力端が接続され、これらインバータ回路２２−４，２２−５の出力端と上記パッド１６−３とがナンド回路２３−２の入力端に接続される。上記パッド１６−１にはインバータ回路２２−６の入力端が接続され、このインバータ回路２２−６の出力端と上記パッド１６−２，１６−３とがナンド回路２３−３の入力端に接続される。更に、上記パッド１６−１，１６−２，１６−３は、ナンド回路２３−４の入力端に接続される。
【００４０】
上記ナンド回路２３−１の出力端にはインバータ回路２２−７の入力端が接続され、このインバータ回路２２−７の出力端がナンド回路２４−１の一方の入力端に接続される。上記ナンド回路２４−１の他方の入力端には、チップ選択信号／ＣＥ１が入力されるパッド１６−４が接続される。また、上記ナンド回路２３−２の出力端にはインバータ回路２２−８の入力端が接続され、このインバータ回路２２−８の出力端がナンド回路２４−２の一方の入力端に接続される。上記ナンド回路２４−２の他方の入力端には、チップ選択信号／ＣＥ２が入力されるパッド１６−５が接続される。同様に、上記ナンド回路２３−３の出力端にはインバータ回路２２−９の入力端が接続され、このインバータ回路２２−９の出力端がナンド回路２４−３の一方の入力端に接続される。上記ナンド回路２４−３の他方の入力端には、チップ選択信号／ＣＥ３が入力されるパッド１６−６が接続される。更に、上記ナンド回路２３−４の出力端にはインバータ回路２２−１０の入力端が接続され、このインバータ回路２２−１０の出力端がナンド回路２４−４の一方の入力端に接続される。上記ナンド回路２４−４の他方の入力端には、チップ選択信号／ＣＥ４が入力されるパッド１６−７が接続される。
【００４１】
上記各ナンド回路２４−１〜２４−４の出力端には、インバータ回路２２−１１〜２２−１４の入力端が接続され、これらインバータ回路２２−１１〜２２−１４の出力端はそれぞれノア回路２５の入力端に接続される。そして、このノア回路２５の出力端にインバータ回路２２−１５の入力端が接続され、このインバータ回路２２−１５の出力端からチップ選択信号／ＣＥを得るようになっている。
【００４２】
ここで、上記インバータ回路２２−１１の論理出力は／Ａ・／Ｂ・／Ｃ・／ＣＥ１、上記インバータ回路２２−１２の論理出力は／Ａ・／Ｂ・Ｃ・／ＣＥ２、上記インバータ回路２２−１３の論理出力は／Ａ・Ｂ・Ｃ・／ＣＥ３、上記インバータ回路２２−１４の論理出力はＡ・Ｂ・Ｃ・／ＣＥ４である。
【００４３】
なお、上記抵抗２１−１〜２１−３としては、チャネル幅Ｗが小さく、チャネル長Ｌが長いＭＯＳトランジスタを用いると良い。あるいは複数個のＭＯＳトランジスタの電流通路を直列接続して構成すると良い。その理由は、半田バンプ１８−１〜１８−３を介して接地する際に、電源電圧Ｖｃｃから接地電圧Ｖｓｓへ定常的に流れる貫通電流を低減できるからである。そこで、例えば上記抵抗２１−１〜２１−３として、それぞれ電流通路を直列接続した５個のＰチャネル型ＭＯＳトランジスタを用い、そのゲートを接地して用いる。
【００４４】
図４の回路に従えば、ヒューズ２０−１，２０−２，２０−３が切断されておらず信号Ａ，Ｂ，Ｃが全て接地電圧Ｖｓｓのチップ、すなわち図２のチップ１２−１は第１のチップ選択信号／ＣＥ１で制御されて活性化される。また、ヒューズ２０−１，２０−２が切断されておらず信号Ａ，Ｂが共に接地電圧Ｖｓｓ、且つヒューズ２０−３が切断されて信号Ｃが電源電圧Ｖｃｃのチップ、すなわち図２のチップ１２−２は第２のチップ選択信号／ＣＥ２で制御されて活性化される。ヒューズ２０−１が切断されておらず信号Ａが接地電位Ｖｓｓ、且つヒューズ２０−２，２０−３が切断されて信号Ｂ，Ｃが共に電源電圧Ｖｃｃのチップ、すなわち図２のチップ１２−３は第３のチップ選択信号／ＣＥ３で制御されて活性化される。更に、ヒューズ２０−１，２０−２，２０−３が切断されて信号Ａ，Ｂ，Ｃが全て電源電圧Ｖｃｃのチップ、すなわち図２のチップ１２−４は第４のチップ選択信号／ＣＥ４で制御されて活性化される。このようすを下表１に纏めて示す。
【００４５】
【表１】
0003779524.tif 000002
【００４６】
表１において、Ｖｓｓ（０）はヒューズ２０−１〜２０−３が切断されておらず、対応するパッド１６−１〜１６−３のいずれかが接地されている場合を示しており、Ｖｃｃ（１）はヒューズ２０−１〜２０−３が切断され、パッド１６−１〜１６−３のいずれかが高抵抗値の抵抗２１−１〜２１−３を介して電源電圧Ｖｃｃでバイアスされている状態を示している。ヒューズ２０−１〜２０−３を全て切断した時には、これらのパッドは抵抗２１−１〜２１−３を介して電源電圧Ｖｃｃでバイアスされる。よって、ヒューズ部を切断するか否かに応じて信号Ａ，Ｂ，Ｃのレベルを設定でき、ヒューズ部を切断するか否かに応じて半導体メモリチップ１２−１〜１２−４を自由に選択できる。
【００４７】
なお、積層する半導体メモリチップの数をｎとするとき、チップスループラグは少なくとも（ｎ−１）個設ければｎ個の半導体メモリチップ間のチップアドレスの割り振りを行うことができる。
【００４８】
上記のような構成によれば、同一構造の複数個の半導体メモリチップを積層してカード状のパッケージに搭載するので、異なる構造の半導体メモリチップを複数種類製造する必要がなく、全ての半導体メモリチップに対して同じテストを行うことができ、積層する順番も考慮する必要がないので、製造コストを低減できる。
【００４９】
また、バンプを選択的にプラグに接続する必要がなく、積層する半導体メモリチップに設けたヒューズ部を切断するか否かに応じて、複数個の半導体メモリチップ間のチップアドレスの割り振りを指定できる。半田メッキ法でバンプを形成する場合に、チップ毎にマスクを形成する必要がない。また、転写バンプ方式のように、チップ一括でバンプ形成を行う場合に、バンプ形成時にマスクの交換が必要となり、各積層段毎にそれぞれ装置を設ける必要もない。ウェハ上でメッキを行ってバンプを形成する場合のように、ウェハ一括でバンプ形成する場合にも、各積層段毎にバンプ位置の異なる形成をする必要がない。この結果、生産効率の向上と製造コストの更なる削減が図れる。
【００５０】
更に、複数個の半導体メモリチップを積層して搭載するので、カードの平面面積が小さく、且つ半田バンプ等の金属バンプを介在して複数個の半導体メモリチップを積層するので厚さが薄いメモリカードが得られる。
【００５１】
［第２の実施の形態］
この第２の実施の形態は、積層した複数個の半導体メモリチップ全体でリダンダンシーを行うものである。このようなマルチチップ半導体装置及びメモリカードのリダンダンシー技術について、図５乃至図９により説明する。
【００５２】
まず、形成した半導体メモリチップの評価を行い、不良セルまたは不良ブロックが存在する場合にはリダンダンシーヒューズ等をヒューズカットしてスペアセルやスペアブロックに置換し、記憶容量を同一にする。そして、上記第１の実施の形態で説明したように、各チップ１２−１〜１２−４の積層段数に応じてチップスループラグと半田バンプとの間に介在されたヒューズを選択的に切断し、積層段数に応じた接続パターンにする。その後、図５に示すように、同一構成の半導体メモリチップ１２−１〜１２−４を半田バンプ８−１，８−２，…を介在して実装基板１９上に積層して実装する。
【００５３】
この場合には、通常は図６に示すように、記憶容量の割り当ては、各チップ１２−１〜１２−４間で全て同等であり、積層したチップ１２−１〜１２−４がリダンダンシー後に例えば２５６Ｍビットの容量を持つものならば、積層後に１Ｇビットの記憶容量のメモリとなり、各々のチップ１２−１〜１２−４は２５％ずつの記憶容量である。
【００５４】
本実施の形態においては、チップ評価とヒューズカットを行って不良セルや不良ブロックの救済を行う際、４個のチップ１２−１〜１２−４間でメモリアドレスの割り当てを融通しあい、デバイス全体として１Ｇビットのメモリとして用いることができるようにメモリアドレスの割り当てを行う。
【００５５】
すなわち、図７に示すように、例えばチップ１２−１の動作可能な記憶容量が、３００Ｍビットである場合には、その全てを動作させるように、ヒューズカット等の手法で回路修正を行い、全てにアドレスを割り当てる。これによって、チップ１２−１の記憶容量は、１Ｇビットのうちのほぼ３０％となる。また、チップ１２−２の動作可能な記憶容量が２１２Ｍビットとなっていた場合には、１Ｇビットのうちの約２０％が利用可能である。
【００５６】
チップ１２−３，１２−４も同様にする（図７では２５６Ｍビットの場合を示す）ことで、単一のチップでは不良が多すぎて本来不良品として破棄せざるを得ないチップ１２−２を利用できる。また、複数個のチップ間でリダンダンシー用のメモリセルブロックを共用できるので、リダンダンシー用のメモリセルブロックが少なくても済み、これらを積極的に利用することにより、４個のチップを用いて１Ｇビット以上の大容量のメモリを実現することができる。
【００５７】
次に、上記４個のチップ１２−１〜１２−４全体でリダンダンシーを行う例について、図８及び図９により詳しく説明する。図８に示すように、各チップ１２には、メモリセルアレイＭＣＡとローデコーダＲＤとが設けられており、メモリセルアレイＭＣＡはｍ個のメモリセルブロックＢＡ１〜ＢＡｍで構成され、これら各メモリセルブロックＢＡ１〜ＢＡｍに対応して、ローデコーダ部ＲＤ１〜ＲＤｍが設けられている。各ローデコーダ部ＲＤ１〜ＲＤｍには、リダンダンシー用のヒューズが設けられており、アドレスバスＡＢを介して入力されたローアドレスが不良アドレスと一致しているときには、ヒューズカットにより回路修正を行い、対応するメモリセルブロックを非選択にし、リダンダンシー用のメモリブロックに置き換えて選択するようになっている。
【００５８】
図９に示すような構成において、チップ１２−１のメモリセルブロックＢＡ４〜ＢＡｍが不良であった場合、通常のリダンダンシー技術では不良が多すぎて救済できず、このチップ１２−１は不良品として破棄せざるを得ない。しかし、本実施の形態では、他のチップ１２−１〜１２−３のリダンダンシーブロックを含む全てのブロックのアドレスＢＢ１〜ＢＢｍ、ＢＣ１〜ＢＣｍ、ＢＤ１〜ＢＤｍを上記不良ブロックＢＡ４〜ＢＡｍのアドレスとして割り当て、アドレスＢＡ１〜ＢＡ３、ＢＢ１〜ＢＢｍ、ＢＣ１〜ＢＣｍ及びＢＤ１〜ＢＤｍをそれぞれ１〜（３＋ｍ＋ｍ＋ｍ）ブロックの記憶容量のマルチチップ半導体装置あるいはメモリカードとして救済が可能になる。
【００５９】
動作可能な記憶容量の少ない、本来不良品として破棄されるようなチップでも利用することが可能なため、歩留まりの向上を図ることができる。
【００６０】
なお、上述した第２実施の形態では、４個の半導体メモリチップを積層する場合を例にとって説明したが、積層するチップの数が多い場合には、この考え方をメモリセルブロックからチップに拡張してリダンダンシーを行うこともできる。すなわち、スペアのチップを積層しておき、不良が発生したチップをスペアのチップに置き換えて用いるようにしても良い。特に、半導体メモリの大容量化に伴ってテスト時間の長大化が問題となってきており、各チップを全てのテストが終了してから実装するのではなく、一部のテスト終了後に実装し、そのまま出荷する。あるいは実装後に更にテストを行い、チップに不良があったときには、この不良チップをアクセス禁止とし、上記スペアチップを活性化する。そのまま出荷した場合には、ユーザが不良チップに代えてスペアチップを選択できるようにすれば良い。
【００６１】
上記チップアドレスの切り替えには、例えばチップが搭載される実装基板上の配線を切り替える、積層されるチップの最上層にスペアチップを設け、このスペアチップ内に設けたヒューズを切断するか否かに応じてチップアドレスを切り替える、あるいはチップアドレスピンから入力されるチップアドレスを外部入力等により切り替えるなどの方法が考えられる。
【００６２】
［第３の実施の形態］
次に、この発明の第３の実施の形態に係るマルチチップ半導体装置及びメモリカードについて図１０乃至図１２により説明する。上記第１及び第２の実施の形態では、ヒューズを切断するか否かに応じてチップ積層段数を指定する場合について説明したが、この第３の実施の形態では、チップアドレスが積層段数に応じて順次加算されるようにし、このチップアドレスを認識して、半導体メモリチップ自身が自己のチップ積層段数を認識するようにしている。
【００６３】
図１０に示すように、各半導体メモリチップ１２のチップスループラグ１４に入力されたチップアドレスＡＩ０〜ＡＩ４は、このチップ１２の内部に形成された積層段数認識回路で加算され半田バンプ１８から次段へのチップアドレスＡＯ０〜ＡＯ４として出力されるようになっている。
【００６４】
入力されたチップアドレスＡＩ０〜ＡＩ４と、出力されるチップアドレスＡＯ０〜ＡＯ４との関係は、二進数表記で、
ＡＯ０＝ＡＩ０＋１
ＡＯ１＝ＡＩ１＋ＡＩ０
ＡＯ２＝ＡＩ２＋ＡＩ１
ＡＯ３＝ＡＩ３＋ＡＩ２
ＡＯ４＝ＡＩ４＋ＡＩ３
としておくことで、積層段数が増える毎に、出力されるチップアドレスＡＯ０〜ＡＯ４が変化するため、この信号をチップ１２内に取り込んで積層段数認識回路で認識する。これによって、ヒューズカットを用いることなくチップ自身の積層段数を自己認識することが可能となる。
【００６５】
なお、上記図１０に示したチップ１２には、他の信号用のバンプとプラグが形成されているが、説明を簡単にするために省略している。
【００６６】
図１１及び図１２はそれぞれ、上述したようなチップアドレスの加算動作を実現するための具体的な回路構成について説明するためのもので、図１１は、Ｅ２ＰＲＯＭの概略構成を示すブロック図、図１２は上記図１１に示した回路における入出力コントロール回路の構成例を示す回路図である。
【００６７】
このＥ２ＰＲＯＭは、メモリセルアレイ３０、センスアンプ３１、データレジスタ３２、カラムデコーダ３３、カラムアドレスバッファ３４、ローデコーダ３５、ローアドレスバッファ３６、制御回路３７、コマンドレジスタ３８、アドレスレジスタ３９、ステータスレジスタ４０、高電圧発生回路４１、動作ロジックコントロール回路４２、入出力コントロール回路４３、及びデバイスのレディ／ビジー状態を指示するレジスタ４４等を備えている。
【００６８】
上記メモリセルアレイ３０は、複数個のブロックに分割されており、各ブロック中にメモリセルがマトリックス配列されている。メモリセルアレイ３０中のメモリセルの行はローデコーダ３５によって選択され、メモリセルの列はカラムデコーダ３３によって指定される。上記ローデコーダ３５とカラムデコーダ３３とによって選択されたメモリセルのデータは、センスアンプ３１に供給されてセンス及び増幅され、データレジスタ３２に供給されてラッチされ、データレジスタ３２から入出力コントロール回路４３を介して読み出される。
【００６９】
一方、上記入出力コントロール回路４３に入力された書き込みデータは、データレジスタ３２に供給されてラッチされる。このデータレジスタ３２にラッチされたデータは、センスアンプ３１を介して上記ローデコーダ３５とカラムデコーダ３３とで選択されたメモリセルに書き込まれる。
【００７０】
アドレス信号は、アドレスレジスタ３９を介してローアドレスバッファ３６とカラムアドレスバッファ３４に供給される。そして、ローアドレスバッファ３６に供給されたローアドレスがローデコーダ３５に供給されてデコードされ、カラムアドレスバッファ３４に供給されたカラムアドレスがカラムデコーダ３３によってデコードされる。
【００７１】
上記動作ロジックコントロール回路４２には、各種のコントロール信号（チップ制御信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、ライトプロテクト信号／ＷＰ等）が入力され、制御回路３７及び入出力コントロール回路４３にそれぞれ制御信号を供給する。
【００７２】
上記入出力コントロール回路４３には、入出力ピンＩ／Ｏ１〜Ｉ／Ｏｍから、アドレス信号、データ及びコマンドなどが入力され、アドレス信号はアドレスレジスタ３９に、データがデータレジスタ３２に、コマンドがコマンドレジスタ３８にそれぞれ供給される。また、この入出力コントロール回路４３には、チップアドレスピンからチップアドレスが供給され、このチップアドレスを認識して、半導体メモリチップ自身が自己のチップ積層段数を認識するようになっている。そして、このチップアドレスを加算した信号が、次段（上段）に積層されたチップのアドレスピンへ供給される。
【００７３】
上記コマンドレジスタ３８に供給されたコマンドは制御回路３７に供給され、この制御回路３７によってセンスアンプ３１、データレジスタ３２、カラムデコーダ３３、ローデコーダ３５、ステータスレジスタ４０、高電圧発生回路４１及びデバイスのレディ／ビジー状態を指示するレジスタ４４等が制御される。
【００７４】
上記ステータスレジスタ４０は、上記制御回路３７から供給された信号に基づいて入出力コントロール回路４３を制御する。
【００７５】
上記高電圧発生回路４１は、電源電圧をレベルシフト（昇圧）して上記ローデコーダ３５、メモリセルアレイ３０及びセンスアンプ３１等に書き込み用の高電圧を供給する。
【００７６】
更に、上記レジスタ４４は、制御回路３７の出力信号に基づいて、当該チップのレディ／ビジー状態を指示するためのもので、このレジスタ４４にラッチされているデータに基づいてトランジスタ４５をオン／オフ制御することにより、信号Ｒ／（／Ｂ）を出力するようになっている。
【００７７】
図１２は、上記図１１に示した回路における入出力コントロール回路４３の構成例を示している。この回路４３は、従来と同様に回路構成された入出力制御回路５１、積層段数認識回路５２及び一致検出回路５３から構成されている。上記積層段数認識回路５２は、例えば積算回路で構成されており、チップアドレスピンから入力されたチップアドレスＡＩ０〜ＡＩ４を上述したように加算してチップアドレスＡＯ０〜ＡＯ４を生成し、積層段数認識回路５２に供給すると共に、次段のチップアドレスピンへ供給する。
【００７８】
そして、上記一致検出回路５３でＩ／Ｏピンから入力されるチップアドレスと、上記積層段数認識回路５２で生成したチップアドレスの一致が検出されると、この一致検出回路５３の出力信号が動作ロジックコントロール回路４２または制御回路３７に供給され、当該チップが動作可能となる。
【００７９】
すなわち、例えば一致検出回路５３の出力信号で動作ロジックコントロール回路４２を制御する場合には、一致検出回路５３でチップアドレスの一致が検出されないと、動作ロジックコントロール回路４２への各種のコントロール信号の取り込みが禁止され、当該チップは動作しない。そして、一致検出回路５３でチップアドレス一致が検出されると、動作ロジックコントロール回路４２への各種のコントロール信号の取り込みが行われ、これらのコントロール信号に応じた動作が行われる。
【００８０】
一方、一致検出回路５３の出力信号で制御回路３７を制御する場合には、一致検出回路５３でチップアドレスの一致が検出されないと、この制御回路３７によるセンスアンプ３１、データレジスタ３２、カラムデコーダ３３、ローデコーダ３５、ステータスレジスタ４０、高電圧発生回路４１及びデバイスのレディ／ビジー状態を指示するレジスタ４４等の動作が停止され、当該チップは実質的に動作しない。そして、一致検出回路５３でチップアドレス一致が検出されると、この制御回路３７によるセンスアンプ３１、データレジスタ３２、カラムデコーダ３３、ローデコーダ３５、ステータスレジスタ４０、高電圧発生回路４１及びレジスタ４４等の動作が制御され通常動作が行われる。
【００８１】
このような構成によれば、積層段数の認識にヒューズカットを用いる必要がいので、同一構成の複数のチップを積層していけば良く、積層段毎にチップを仕分けする必要もなく、ヒューズカット工程と仕分けの工程が不要となる。これによって、製造工程を短縮し、生産効率の向上と製造コストの更なる削減が可能となる。
【００８２】
なお、この発明は上述した第１乃至第３の実施の形態に限定されるものではなく、要旨を逸脱しない範囲で種々変形あるいは変更して実施することが可能である。例えば上記第１及び第２の実施の形態で用いたヒューズとしては、単なるヒューズではなく、アンチヒューズやエレクトリックアンチヒューズ等のいずれを用いても良いことはいうまでもない。また、上記第３の実施の形態では、入力されるチップアドレスと出力されるチップアドレスとの関係が二進数加算の場合を例にとって説明したが、必ずしも加算方法をとる必要はなく、積層段数毎に出力の異なる信号が得られる回路をチップ内に設ければ良い。
【００８３】
【発明の効果】
以上説明したように、この発明によれば、生産効率の向上と製造コストの低減が図れるマルチチップ半導体装置及びメモリカードが得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係るマルチチップ半導体装置及びメモリカードについて説明するためのもので、ＳＳＦＤＣ（メモリカード）のカード状パッケージを透視して内部構造を概略的に示す斜視図。
【図２】この発明の第１の実施の形態に係るマルチチップ半導体装置及びメモリカードについて説明するためのもので、図１に示したＳＳＦＤＣ中の各半導体メモリチップを選択的に接続するためのヒューズカット後の接続パターンを模式的に示す断面図。
【図３】この発明の第１の実施の形態に係るマルチチップ半導体装置及びメモリカードについて説明するためのもので、図１及び図２に示した各半導体メモリチップの接続プラグ及びヒューズ部を拡大して示す断面図。
【図４】この発明の第１の実施の形態に係るマルチチップ半導体装置及びメモリカードについて説明するためのもので、図３に示したヒューズ部に関係する上記図１及び図２に示した各半導体メモリチップ中の一部の具体的な回路構成を示す回路図。
【図５】この発明の第２の実施の形態に係るマルチチップ半導体装置及びメモリカードについて説明するためのもので、複数個の半導体メモリチップを積層した状態を示す側面図。
【図６】４個の半導体メモリチップ間で記憶容量の割り当てが同じ場合の例を示す模式図。
【図７】４個の半導体メモリチップ間で記憶容量の割り当てが異なる場合の例を示す模式図。
【図８】複数個のチップ間でリダンダンシーを行う例について詳しく説明するためのもので、チップのメモリセル部近傍の要部を抽出して示すブロック図。
【図９】複数個のチップ間でリダンダンシーを行う例について詳しく説明するためのもので、４個のチップを積層する場合を模式的に示すブロック図。
【図１０】この発明の第３の実施の形態に係るマルチチップ半導体装置及びメモリカードについて説明するためのもので、第３の実施の形態の概念について説明するための模式図。
【図１１】この発明の第３の実施の形態に係るマルチチップ半導体装置及びメモリカードについて説明するためのもので、チップアドレスの加算動作を実現するための具体的な回路構成を示しており、積層される各Ｅ２ＰＲＯＭの要部を抽出して概略構成を示すブロック図。
【図１２】図１１に示した回路における入出力コントロール回路の具体的な構成例を示すブロック図。
【符号の説明】
１１…ＳＳＦＤＣ
１２、１２−１〜１２−４…ＮＡＮＤ型Ｅ２ＰＲＯＭチップ（半導体チップ、半導体メモリチップ）
１３−１〜１３−４，１３ａ〜１３ｅ…表面端子
１４Ａ，１４−１〜１４−７…チップスループラグ
１４Ｂ…絶縁膜（第１の絶縁膜）
１５…絶縁膜（第２の絶縁膜）
１６，１６−１〜１６−７…パッド
１７…配線
１８，１８−１〜１８−７…半田バンプ
１９…実装基板
２０，２０−１〜２０−３…ヒューズ
２１−１〜２１−３…抵抗
２２−１〜２２−１５…インバータ回路
２３−１〜２３−４…３入力ナンド回路
２４−１〜２４−４…２入力ナンド回路
２５…４入力ノア回路
３０…メモリセルアレイ
３１…センスアンプ
３２…データレジスタ
３３…カラムデコーダ
３４…カラムアドレスバッファ
３５…ローアドレスデコーダ
３６…ローアドレスバッファ
３７…制御回路
３８…コマンドレジスタ
３９…アドレスレジスタ
４０…ステータスレジスタ
４１…高電圧発生回路
４２…動作ロジックコントロール回路
４３…入出力コントロール回路
４４…レジスタ
４５…トランジスタ
５１…入出力制御回路
５２…積層段数認識回路
５３…一致検出回路
ＣＰ…接続プラグ
ＦＰ…ヒューズ部
【図１】
0003779524.tif 000003
【図２】
0003779524.tif 000004
【図３】
0003779524.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
0003779524.tif 000009
【図８】
0003779524.tif 000010
【図９】
0003779524.tif 000011
【図１０】
0003779524.tif 000012
【図１１】
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【図１２】
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