(57)【特許請求の範囲】
【請求項１】
３以上のバンクに分割されたメモリセルアレイをもち、少なくともワードライン電圧に昇圧電圧を使用する半導体メモリ装置において、
昇圧電圧を発生する、バンク数よりも少数の複数の昇圧電圧発生器と、
これら複数の昇圧電圧発生器の制御信号をバンク選択信号に応じて発生する制御回路と、を備え、
バンク選択に応じて前記複数の昇圧電圧発生器を順次使用するようにしてあり、
前記制御回路は、
所定の前記バンク選択信号に応じて連続パルスを発生するマルチパルス発生回路と、
ノーマル動作では各前記バンク選択信号に応じてカウントを行い、リフレッシュ動作では前記マルチパルス発生回路の出力に応じてカウントを行うカウンタと、
該カウンタの出力をデコードして前記複数の昇圧電圧発生器に与える前記制御信号を順次発生する複数のパルス発生回路と、を備えることを特徴とする半導体メモリ装置。
【請求項２】
制御回路のカウンタは、ノーマル動作でバンク選択信号をＯＲ演算した加算信号に応じてカウントを行う請求項１記載の半導体メモリ装置。
【請求項３】
制御回路は、カウンタの最終出力に従って該カウンタをリセットさせるパルス発生回路をさらに有する請求項１又は請求項２記載の半導体メモリ装置。
【請求項４】
多数のバンクに分割されたメモリセルアレイをもち、少なくともワードライン電圧に昇圧電圧を使用する半導体メモリ装置において、
昇圧電圧を発生する、バンク数よりも少数とした２個の昇圧電圧発生器と、これら昇圧電圧発生器の制御信号をバンク選択信号に応じて発生する制御回路と、を備え、バンク選択に応じて前記昇圧電圧発生器を交替使用するようにしてあり、
前記制御回路は、所定の前記バンク選択信号に応じて連続パルスを発生するマルチパルス発生回路と、ノーマル動作では各前記バンク選択信号に応じてトリガし、リフレッシュ動作では前記マルチパルス発生回路の出力に応じトリガして前記制御信号を発生するフリップフロップと、を用いて構成されていることを特徴とする半導体メモリ装置。
【請求項５】
制御回路のフリップフロップは、ノーマル動作でバンク選択信号をＯＲ演算した加算信号に応じてトリガする請求項４記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に、メモリ装置内蔵の昇圧電圧発生器に関する。
【０００２】
【従来の技術】
半導体メモリ装置内において、ワードラインへ伝達されるワードライン電圧、或いは共有センスアンプ構造で分離ゲートへ伝送される分離ゲート制御信号には、メモリ装置内のその他の動作電源電圧より高い昇圧電圧を使用する。その昇圧電圧の供給のため半導体メモリ装置では、内部的に昇圧電圧発生器を搭載している。この昇圧電圧発生器は、メインポンプ(main pump) とアクティブキッカー (active kicker)とからなるものが一般的で、スタンバイ状態でメインポンプのみ動作し、アクティブ状態でメインポンプ及びアクティブキッカーの両方が動作して大容量の電荷を供給するようにしている。
【０００３】
最近のバンク構造とされてバンク動作を遂行する半導体メモリ装置では、昇圧電圧発生器の構成が重要になってきている。なぜならば、昇圧電圧発生器は大型のキャパシタを内部に含んでいるため、昇圧電圧発生器の個数と位置がチップサイズに大きく影響するからである。通常のメモリ装置において、バンク動作を考慮しない場合には、同時にエネープルされるワードラインに供給される昇圧電圧を十分に供給し、その他の昇圧電圧を供給する回路に堪え得る昇圧電圧発生器が別途に必要となる。
【０００４】
図１は、従来からあるアレイブロック(ARRAY BLOCK) 及び昇圧電圧発生器(VOLTAGE PUMPING CIRCUIT) の配置図である。ローアドレス信号ＲＡが与えられると、各アレイブロックでそのローアドレス信号に対応するワードラインが同時にエネーブルされ、そしてそのエネーブルされたワードラインに昇圧電圧レベルのワードライン電圧を供給するために各昇圧電圧発生器が動作する。この場合、アクティブ動作時にすべての昇圧電圧発生器が動作することになるので、かなりの電力が消費される。
【０００５】
同期メモリのようにバンク動作を遂行する半導体メモリ装置では、ローアドレス信号のバンク選択情報によりアクティブされるバンクが設定されるので、各バンクに１ずつの昇圧電圧発生器を割り当てて該当バンクを担当させている。これに従って、活性化されないバンクにも該バンクに昇圧電圧を供給するための昇圧電圧発生器を備えなければならない。その結果、このような半導体メモリ装置では多数の昇圧電圧発生器を備えなければならず、チップサイズが大きくなる。
【０００６】
【発明が解決しようとする課題】
上記従来技術に鑑みて本発明の目的は、昇圧電圧発生器を適切に配置してチップサイズを減少させ、また、消費電流を抑制し得る半導体メモリ装置を提供することにある。
【０００７】
【課題を解決擦るための手段】
この目的のために本発明は、２以上のバンクに分割されたメモリセルアレイをもち、少なくともワードライン電圧に昇圧電圧を使用する半導体メモリ装置において、昇圧電圧を発生する昇圧電圧発生器を所定数備え、これら昇圧電圧発生器を２以上のバンク選択信号によりそれぞれ制御することを特徴とする。
【０００８】
或いは、３以上のバンクに分割されたメモリセルアレイをもち、少なくともワードライン電圧に昇圧電圧を使用する半導体メモリ装置において、昇圧電圧を発生する、バンク数よりも少数の複数の昇圧電圧発生器と、これら複数の昇圧電圧発生器の制御信号をバンク選択信号に応じて発生する制御回路と、を備え、バンク選択に応じて前記複数の昇圧電圧発生器を順次使用するようにしてあり、前記制御回路は、所定の前記バンク選択信号に応じて連続パルスを発生するマルチパルス発生回路と、ノーマル動作では各前記バンク選択信号に応じてカウントを行い、リフレッシュ動作では前記マルチパルス発生回路の出力に応じてカウントを行うカウンタと、該カウンタの出力をデコードして前記複数の昇圧電圧発生器に与える前記制御信号を順次発生する複数のパルス発生回路と、を備えることを特徴とする。
これによれば、昇圧電圧発生器を２つだけ備える簡素構成も可能で、たとえば、制御回路は、所定のバンク選択信号に応じて連続パルスを発生するマルチパルス発生回路と、ノーマル動作では各バンク選択信号に応じてトリガし、リフレッシュ動作では前記マルチパルス発生回路の出力に応じトリガして制御信号を発生するフリップフロップと、を用いて構成することができる。
【０００９】
また、本発明によれば、２以上のバンクに分割されたメモリセルアレイをもち、少なくともワードライン電圧に昇圧電圧を使用する半導体メモリ装置において、全バンクに接続されて昇圧電圧を発生する１つの昇圧電圧発生器と、バンク選択信号に応じて前記昇圧電圧発生器の制御パルスを発生するパルス発生回路と、を備えることを特徴とする。
【００１０】
【発明の実施の形態】
図２は、本発明に係るバンクと昇圧電圧発生器の構成を示した第１実施形態のブロック図である。同図を参照すれば、メモリセルアレイはｎ個の多数のバンク１０〜１３に分割されており、このバンク１０〜１３に対しそれぞれ１ずつｎ個の昇圧電圧発生器１４〜１７が別個に設けられている。バンク１０〜１３を構成するワードラインと昇圧電圧発生器１４〜１７は、各バンク選択信号ＲＡ−０〜ＲＡ−（ｎ−１）にそれぞれ応答してエネーブル動作及び昇圧動作を遂行し、活性化されたバンクのワードラインに昇圧レベルのワードライン電圧が伝達される。
【００１１】
各バンクに昇圧電圧発生器が１ずつ割り当てられてそれぞれ別のバンク選択信号により制御されており、いずれかのバンクが選択されれば当該バンクに接続された昇圧電圧発生器のみが昇圧動作を遂行する。従って、従来に比べ消費電力が大幅に削減される。この図２の例は、ローアドレスストローブ信号が２度活性化される際に同じバンクが活性化されるショートローアドレスストローブサイクル（short row address strobe cycle: ｔＲＲＤ）では、昇圧電圧発生器の電圧昇圧動作とプリチャージ動作で行われる１周期が保障されない場合が発生するので、同一バンクに印加されるローアドレスストローブサイクルの１周期が長い場合にのみ使用可能である。
【００１２】
図３は、本発明に係るバンクと昇圧電圧発生器の構成を示した第２実施形態のブロック図である。同図においてメモリセルアレイは、図２同様、ｎ個の多数のバンク２１〜２４に分割されている。そして、このバンク２１〜２４に対し、そのバンク数よりも少数とした所定数ｍ個の昇圧電圧発生器２５〜２７が配置され、制御回路３０による制御信号Ａ０〜Ａ（ｍ−１）で制御される。制御回路３０は、リフレッシュ信号ＰＲＦＨ及びローアドレス信号ＲＡ−０〜ＲＡ−（ｎ−１）に従い制御信号Ａ０〜Ａ（ｍ−１）を発生する。
【００１３】
この図３の構成では、バンク数よりも少数としたｍ個の昇圧電圧発生器をバンクアクティブ時順次に動作させることにより、ｔＲＲＤサイクル下での昇圧電圧発生器動作を保障する。例えば、ｔＲＲＤサイクルが２０ナノ秒、昇圧電圧発生器の動作周期が４０ナノ秒とすれば、２個の昇圧電圧発生器を交替動作させることで各バンクのアクティブ時に無理なく昇圧電圧発生器は動作し得る。即ちもし、ｔＲＲＤサイクルが短いか昇圧電圧発生器の動作周期が長ければ、その動作周期をｔＲＲＤサイクルで割った値より大きい最小限の整数個ほどの昇圧電圧発生器を用意し、これら昇圧電圧発生器を順次に作動させることで適応可能である。これによれば、バンク数の多い構造のメモリ装置で昇圧電圧発生器数を大幅に減らして必要な昇圧電圧を供給できるので効率的であり、チップサイズを減少させることが可能となる。
【００１４】
図４は制御回路３０の回路例、図５はその動作タイミング図である。図４によれば、ローアドレス信号がＯＲ演算されて加算信号Ｐｓｕｍとしてｍ−ビットカウンタ３２へ入力され、これに従いｍ個のパルス発生回路３４〜３７から制御信号Ａ０〜Ａ（ｍ−１）が出力される。ｍ−ビットカウンタ３２は、最終出力に従ってパルス発生回路３３によりリセットされる。これにより、少なくとも２個以上の昇圧電圧発生器を適切に制御することができる。また、ノーマル動作同様のリフレッシュ動作でｎ回の昇圧動作を実現するために、ｎ−パルス発生器回路３１（マルチパルス発生回路）が備えられている。このｎ−パルス発生器回路３１の出力は、リフレッシュ信号ＰＲＦＨによりオンオフ制御される伝送ゲートを経由してｍ−ビットカウンタ３２に入力される。
【００１５】
図６は制御回路３０の他の回路例、図７はその動作タイミング図である。図６に示す回路は、ｍ＝２個の昇圧電圧発生器を使用する場合に可能な簡素形回路の例である。Ｄフリップフロップ４３を使用して信号Ｐｓｕｍのポジティブエッジ(positive edge) に同期してトリガする制御信号Ａ０，Ａ１を発生し、これにより昇圧電圧発生器を交互動作させる。すなわち、昇圧電圧発生器２５が昇圧動作を遂行するとき昇圧電圧発生器２６はプリチャージ動作を行い、昇圧電圧発生器２５がプリチャージ動作のときに昇圧電圧発生器２６は昇圧動作を遂行する。ノーマル動作同様のリフレッシュ動作でｎ回の昇圧動作を実行するためにｎ−パルス発生回路４０〜４２が用意され、その出力はリフレッシュ信号ＰＲＦＨに従ってカウンタ４３に入力される。
【００１６】
図８は、本発明に係るバンクと昇圧電圧発生器の構成を示した第３実施形態のブロック図、図９はその動作タイミング図である。
【００１７】
これらを参照すれば、ｎ個のバンク４６〜４９に対し昇圧電圧発生器４５の１つとされ、これをパルス発生回路４４による制御信号Ａで制御する構成である。パルス発生回路４４は、ローアドレス信号ＲＡ−０〜ＲＡ−（ｎ−１）をＯＲ演算した信号Ｐｓｕｍに従って制御信号Ａを発生する。この構成によれば、ｔＲＲＤサイクルの周期でバンク選択信号が入力されると、これらの組合せから一連のパルス形態の信号Ｐｓｕｍと制御信号Ａが発生し、昇圧電圧発生器の昇圧動作が制御される。従って、ｔＲＲＤ周期内で昇圧動作とプリチャージ動作の１周期が保障される場合には、多数のバンク構成をもつメモリ装置において、１バンクに堪える１つの昇圧電圧発生器をもって昇圧電圧レベルを保障できる。但し、ｔＲＲＤサイクルが短いのであれば、上記ｍ個の昇圧電圧発生器を順次に駆動させる方法を選択すべきである。
【００１８】
【発明の効果】
本発明に従によれば、昇圧電圧発生器の数を抑えた効率的な昇圧動作を実現することができ、消費電力抑制や高集積化に有利である。
【図面の簡単な説明】
【図１】従来におけるアレイブロックと昇圧電圧発生器の配置図。
【図２】本発明に係るバンクと昇圧電圧発生器の構成を示す第１実施形態の配置図。
【図３】本発明に係るバンクと昇圧電圧発生器の構成を示す第２実施形態の配置図。
【図４】図３の制御回路３０の一例を示した回路図。
【図５】図４の回路による動作タイミングを示した信号波形図。
【図６】図３の制御回路３０の他の例を示した回路図。
【図７】図６の回路による動作タイミングを示した信号波形図。
【図８】本発明に係るバンクと昇圧電圧発生器の構成を示す第３実施形態の配置図。
【図９】図８の構成による動作タイミングを示した信号波形図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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