(57)【特許請求の範囲】
【請求項１】
基板の表面に形成され、パターン付けされたアンチ−ヒューズ誘電層を含む相互接続構造を形成するための方法であって、該方法は、
（ａ）シングルまたはデュアルダマシンプロセスにより、上面を基板の表面に露出するように形成された電気的導電性構造の第１のレベルを有する基板の表面にアンチ−ヒューズ誘電層を形成するステップと、
（ｂ）前記アンチ−ヒューズ誘電層の上にレベル間誘電層を形成するステップと、
（ｃ）前記レベル間誘電層を貫通させて複数のバイアを形成し、かつ前記電気的導電性構造の第１のレベルを被覆する前記アンチ−ヒューズ誘電層の一部を露出するステップと、
（ｄ）少なくとも１つの前記バイアと前記レベル間誘電層の一部とを露出させて前記レベル間誘電層の上に配線レベル・マスクを形成するステップと、
（ｅ）前記露出したレベル間誘電層の露出した深さ方向の一部を前記配線レベル・マスクをマスクとして使用して除去してその後に電気的導電性構造の第２のレベルを続けて形成する領域を形成させるように、前記露出された複数のバイアから前記アンチ−ヒューズ誘電層の露出した一部をエッチングするステップと、
（ｆ）前記配線レベル・マスクを除去するステップと、
（ｇ）前記領域を含む前記複数のバイアを導電性材料で充填して、前記電気的導電性構造の第２のレベルを形成するステップとを含む
相互接続構造の形成方法。
【請求項２】
前記ステップ（ａ）は、ＣＶＤ、プラズマＣＶＤ、スパッタリング、蒸着からなる群から選択される堆積プロセスを含む
請求項１に記載の相互接続構造の形成方法。
【請求項３】
前記アンチ−ヒューズ誘電層は、２ｎｍ〜２００ｎｍの膜厚である
請求項１に記載の相互接続構造の形成方法。
【請求項４】
前記アンチ−ヒューズ誘電層は、５ｎｍ〜１０ｎｍの膜厚である
請求項３に記載の相互接続構造の形成方法。
【請求項５】
前記アンチ−ヒューズ誘電層は、ＳｉＯ2、Ｓｉ3Ｎ4、Ｓｉオキシニトリド、アモルファスＳｉ、アモルファスＣ、及びこれらの水素含有誘電体、カーボン、ゲルマニウム、セレニウム、ＧａＡｓ、ＳｉＣ、ＡｌＰ、ＩｎＳｂ及びＣｄＳｅよりなる群から選ばれる化合物半導体及びセラミックス誘電体よりなる群から選択される誘電性材料である、
請求項１に記載の相互接続構造の形成方法。
【請求項６】
前記ステップ（ｂ）は、堆積プロセスを含み、堆積プロセスに続いて平坦化プロセスを含んでいてもよい
請求項１に記載の相互接続の形成方法。
【請求項７】
前記堆積プロセスは、ケミカル・ベーパ・デポジッション（ＣＶＤ）、プラズマＣＶＤ、スパッタリング、メッキ、蒸着からなる群から選択される
請求項６に記載の相互接続構造の形成方法。
【請求項８】
前記の平坦化プロセスは、化学−機械的研磨（ＣＭＰ）、またはグラインディングを含む
請求項６に記載の相互接続構造の形成方法。
【請求項９】
前記レベル間誘電層は、０．１〜２．０μｍの膜厚である
請求項１に記載の相互接続構造の方法。
【請求項１０】
前記ステップ（ｃ）は、リソグラフィおよびエッチングを含む
請求項１に記載の相互接続構造の形成方法。
【請求項１１】
前記ステップ（ｅ）は、反応性イオン・エッチング、またはイオン・ビーム・エッチング、またはプラズマ・エッチングを含む
請求項１に記載の相互接続構造の形成方法。
【請求項１２】
前記ステップ（ｇ）は、堆積プロセスを含む
請求項１に記載の相互接続構造の形成方法。
【請求項１３】
前記堆積プロセスは、ケミカル・ベーパ・デポジッション（ＣＶＤ）、プラズマＣＶＤ、スパッタリング、メッキ、蒸着からなる群から選択される
請求項１２に記載の相互接続構造の形成方法。
【請求項１４】
前記ステップ（ｇ）の後に平坦化ステップを含む
請求項１に記載の相互接続構造の形成方法。
【請求項１５】
前記ステップ（ｆ）と、前記ステップ（ｇ）との間に、バリヤ層を前記バイアおよび前記空間に形成するステップを含む
請求項１に記載の相互接続構造の形成方法。
【請求項１６】
前記バイアは、スロット・バイア、または積重ねバイア、またはスタンダード・バイア、またはこれらのいかなる組み合わせとされる
請求項１に記載の相互接続構造の形成方法。
【請求項１７】
さらに、前記ステップ（ｇ）で与えられた前記充填された構造の上にさらに追加の相互接続レベルを形成するステップを含む
請求項１に記載の相互接続構造の形成方法。
【請求項１８】
さらに、前記ステップ（ａ）〜（ｇ）を繰り返し、マルチレベル相互接続構造を与えるステップを含み、それぞれ隣接するレベルの間には、該レベルに形成されるパターン付けされたアンチ−ヒューズ材料を含む
請求項１に記載の相互接続構造の形成方法。
【請求項１９】
さらに、前記ステップ（ｇ）で与えられた前記構造の上に第２のレベル間誘電層を形成するステップと、前記第２のレベル間誘電層のレベルにテーパ付きの開口を形成し、前記充填された導電性のバイアと開口とを露出させるステップと、前記テーパ付きの開口に第２の導電性材料を形成するステップと、前記第２の導電性材料を反応性イオンエッチングするステップとを含む
請求項１に記載の相互接続構造の形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、相互接続構造に関し、より詳細にはアンチ−ヒューズ誘電性材料がバイアおよび配線の形成に先立って構造内に形成される、アンチ−ヒューズ構造といった相互接続構造に関する。
【０００２】
【従来の技術】
積層回路（ＩＣｓ）の製造は、典型的にはパターン付けされ、デバイスの間に相互接続を与えるメタライゼーション層の形成を含んでいる。いくつかのＩＣ相互接続は、ヒューズ性またはアンチ−ヒューズ性のいずれかにおいて制御することができる。制御されないヒューズは、メタライゼーション層の間、またはメタライゼーション層の内部における低抵抗のリンクに使用され、切断することにより制御することができる。すなわち、ヒューズは、充分い高い電流をヒューズにわたり流すことにより切断されて非導電性となる。
【０００３】
アンチ−ヒューズ(anti-fuse)動作は、これとは対照的、すなわちアンチ−ヒューズを形成するために使用される制御されない構造では、本質的に高い抵抗を有しており、かつ制御下における該構造が、比較的低い抵抗を有するものである。制御可能に電流を印加することにより、アンチ−ヒューズ材料を通した電気抵抗は、メタライゼーション・レベルの間、またはメタライゼーション・レベル内部において著しく低下して導電性リンクを与える。典型的な従来のアンチ−ヒューズ材料としては、シリコン、アモルファス・カーボン、カーボン、ゲルマニウム、セレニウム、ＧａＡｓ、ＳｉＣ、ＡｌＰ、ＩｎＳｂ、ＣｄＴｅといった化合物半導体、およびＡｌ２Ｏ３といったセラミックスを挙げることができる。
【０００４】
従来のアンチ−ヒューズ構造の１つを図１に示す。特に、図１に示す構造は、Ｓｉウエハといった基板１２を含んでいる。酸化物層１４は、基板上に重ねられており、ケミカル・ベーパ・デポジッション(Chemical Vapor Deposition)といった種々の周知の堆積プロセスにより形成することができる。金属層１６は、その後酸化物層上に蒸着、またはスパッタリングといった従来の堆積プロセスを使用して形成される。第２の酸化物層１８は、金属層上に形成されており、バイア２０は、従来のリソグラフィおよび反応性イオン・エッチング（ＲＩＥ）を使用して、第２の酸化物層に形成されている。上述したアンチ−ヒューズ材料は、その後バイア内に形成されて、アンチ−ヒューズ構造２２を形成する。第２の金属層２４は、その後この構造の上に形成される。
【０００５】
図１のアンチ−ヒューズ構造の制御は、金属層の間に４−１０Ｖの電圧を印加することにより達成される。制御前には、このアンチ−ヒューズ構造は、典型的には、１μｍ径のバイアについて、１ＧΩの抵抗を有している。制御されたアンチ−ヒューズは、金属層との間において約２０−１００Ωの抵抗の導電経路を形成する。
【０００６】
アンチ−ヒューズ構造は、制御されていない要素に対してはより低い電流および電力を許容することに加え、標準的なヒューズ構造よりもかなり高い制御された相互接続密度を許容する。従来のアンチ−ヒューズ構造についての主要な課題は、精密なリソグラフ・マスキング・レベルがアンチ−ヒューズ構造を製造するために必要とされることにある。上述したような精密なリソグラフ・マスキング・レベルを使用することは、オーバーオール・プロセスに付加的なコストを加えるばかりではなく、オーバーオール・プロセスを複雑にしてしまうことになる。
【０００７】
従来技術のアンチ−ヒューズ構造の上述した不都合に鑑み、アンチ−ヒューズ構造を、精密なリソグラフ・マスキング・レベルを使用することなく製造することができる、新奇、かつ改善された方法を開発することが引き続き必要とされている。
【０００８】
ともに譲受され、１９９９年１２月２２日に出願された米国特許出願Ｎｏ．０９／４６９，３７４号は、精密なマスキング・レベルを使用しないで相互接続構造を形成する１つの方法を開示している。‘３７４出願においては、レベル間誘電層（ＩＬＤ）が内部に電気的導電性構造の第１のレベルを含む基板の上に形成され、その後少なくとも１つがスロット・バイアとされる複数のバイアを、ＩＬＤ層に形成して電気的導電性構造の第１のレベルを露出させる。次いで、コンフォーマル・アンチ−ヒューズ材料をＩＬＤ上に形成し、アンチ−ヒューズ材料をパターニングして電気的導電性構造の第２のレベルを形成するための空間を形成する。エッチングを施してアンチ−ヒューズ材料を空間から除去し、空いた空間が、その後導電性材料により充填されている。
【０００９】
‘３７４出願に開示された１つの方法とは別の、より少ないプロセス・ステップを使用すると考えられる方法は、引き続いて検討されている。本発明は、‘３７４出願に開示された方法に対する別の方法を開示するものであり、かつこの別の方法は、アンチ−ヒューズ材料がＩＬＤの堆積に先立って基板の表面上に形成されるので、‘３７４出願の改良を与えるものである。このようにすることは、‘３７４出願において標準的なコンタクトを発生させるために必要とされる余分なプロセス・ステップを排除するために、コンタクト自体に対して衝撃および／または影響を大きく低減させることができる。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、アンチ−ヒューズ材料を精密なリソグラフィー・マスキング・レベルを使用することなく構造内に形成する相互接続構造を製造する方法を提供することにある。
【００１１】
本発明の別の目的は、相互接続構造のレベル間誘電層内における複数のバイアの形成に先だって、基板の表面上にアンチ−ヒューズ材料を形成する方法を提供することにある。
【００１２】
本発明の目的はさらに、耐熱性コーティングをアンチ−ヒューズ材料として使用する方法を提供することにある。
【００１３】
本発明のさらなる目的は、既存技術の方法よりも簡単で、コンタクトへの衝撃を著しく低減して標準的なコンタクトを生成することを可能とする方法を提供することにある。
【００１４】
【課題を解決するための手段】
上述した目的および効果並びにそれ以外の目的および効果は、下記方法を採用する本発明において達成され、この方法は、
（ａ）電気的導電性構造の第１のレベルを含む基板の表面にアンチ−ヒューズ誘電層を形成するステップと、
（ｂ）前記アンチ−ヒューズ誘電層の上にレベル間誘電層を形成するステップと、
（ｃ）前記レベル間誘電層に複数のバイアを形成し、かつ前記電気的導電性構造の第１のレベルを被覆する前記アンチ−ヒューズ誘電層の一部を露出するステップと、
（ｄ）少なくとも１つの前記バイアと前記レベル間誘電層の一部とを露出させて前記レベル間誘電層の上に配線レベル・マスクを形成するステップと、
（ｅ）前記露出したレベル間誘電層の露出した一部を除去してその後に電気的導電性構造の第２のレベル続けて形成する空間を形成させるように、前記露出された複数のバイアから前記アンチ−ヒューズ誘電層の露出した一部をエッチングするステップと、
（ｆ）前記配線レベル・マスクをストリッピングするステップと、
（ｇ）前記空間を含んだ前記複数のバイアを導電性材料で充填して、前記電気的導電性構造の第２のレベルを形成するステップとを含む。
【００１５】
随意に、平坦化ステップを充填ステップ（ｇ）に続いて施すこともできる。さらには、当業界において良く知られている従来のプロセス・ステップを使用することにより、ステップ（ａ）〜（ｇ）において与えられる構造から、マルチレベル相互接続構造を形成することもできる。加えて、本発明の１つの実施の形態においては、プロセス・ステップ（ａ）〜（ｇ）をいかなる回数でも繰り返し、上側に形成され、パターン付けされたアンチ−ヒューズ誘電層を含むそれぞれ連続した相互接続レベルを含む相互接続構造を与えることもできる。
【００１６】
本発明の別の実施の形態においては、最上部の配線レベルが、パターン付けされた導電性領域を含み、より下側の金属領域へのコンタクトをテーパ付コンタクトとするように、金属反応性イオン・エッチングをマルチレベル相互接続構造の製造に使用することもできる。
【００１７】
本発明において形成されるバイアとしては、隣接するコンタクト・バイアとの重ね合わせの許容性を向上させる拡大されたコンタクト・バイアから形成されるスロット・バイア、コンタクトがそれ以前のバイアまたは配線レベルからわずかに傾斜されて形成される積重ねバイア（stacked via）、コンタクトがそれ以前のバイアまたは配線レベルの上に形成されるスタンダード・バイア、またはこれらのいかなる組み合わせを挙げることができる。
【００１８】
本発明はまた、電気的導電性構造の第１のレベルへの開口を含むパターン付けされたアンチ−ヒューズ材料が基板の表面に形成された相互接続構造を提供する。特に、本発明の相互接続構造は、
電気的導電性構造の第１のレベルを含む基板と、
前記基板上に形成され、前記電気的導電性構造の第１のレベルの少なくとも１つへの開口を含むパターン付けされたアンチ−ヒューズ誘電層と、
前記パターン付けされたアンチ−ヒューズ誘電層上に形成され、少なくとも１つが前記開口の上側にバイア空間が形成される複数のバイアを含むパターン付けされたレベル間誘電層材料と、
前記バイアおよびバイア空間内に形成された電気的導電性構造の第２のレベルと
を含んでいる。
【００１９】
【発明の実施の形態】
以下に、アンチ−ヒューズ材料を含む相互接続構造の製造およびアンチ−ヒューズ材料を含む相互接続構造を提供する本発明を、本明細書に添付する図面を参照してより詳細に説明する。添付する図面においては、同様の、および対応する要素を記述するために同様の参照符号を使用していることに留意されたい。
【００２０】
まず、図２〜図７を参照すると、図２〜図７は、本発明において使用される基本的なプロセス・ステップを示す。本発明の図示されるこの構造は、形成することができる基本的な相互接続構造の例示である。異なった２つの導電性レベルの間の接続が必要な別の構造もまた、本発明においては含まれる。本発明を使用することができる別の構造の例示的な実施の形態としては、導電性構造の第１のレベルがパターン付けされたシリコン基板を挙げることができるが、これに限定されるものではない。
【００２１】
図２は、基板５０に形成された電気的導電性構造５２の第１のレベルを含む本発明における初期構造を示す。本発明の１つの実施の形態においては、導電性構造は、基板上に形成される。基板５０は、相互接続構造のレベル間誘電層の１つとされる。基板、またはレベル間誘電層は、従来のいかなる有機、または無機の誘電性材料から構成することができる。好適な有機誘電性材料としては、ポリイミド、ポリアミド、パラリエン（ｐａｒａｌｙｅｎｅ）、ポリメチルメタクリレート、および他の同様の誘電性材料を挙げることができるが、これらに限定されるものではない。無機誘電性材料を使用する場合には、無機誘電性材料としては、ＳｉＯ２、Ｓｉ３Ｎ４、ダイアモンド、ダイアモンド状カーボン、フッ素化され、ドープされた酸化物、または別の類似の材料から構成することができる。
【００２２】
電気的導電性構造の第１のレベルは、ケミカル・ベーパ・デポジッション（ＣＶＤ）、プラズマＣＶＤ、スパッタリング、メッキ、蒸着、および同様の堆積プロセスといった従来の堆積プロセスを使用して基板の表面上に形成することができる。その後堆積された金属層は、従来のリソグラフィおよびエッチング（反応性イオン・エッチング（ＲＩＥ）によりパターニングすることができる。これとは別に、電気的導電性構造の第１のレベルが基板の一部に形成される場合には、従来のシングル、またはデュアル食刻プロセスを使用してもよい。
【００２３】
基板内に電気的導電性構造の第１のレベルを形成するために使用される好適な材料としては、従来のいかなる導電性材料でも挙げることができ、アルミニウム（Ａｌ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、およびこれらの合金、混合物、錯体を挙げることができるが、これらに限定されるわけではない。
【００２４】
次いで、図３に示されるようにアンチ−ヒューズ誘電層５４は、電気的導電性構造の第１のレベルを含む基板５０上に形成される。アンチ−ヒューズ誘電層は、従来のいかなる堆積プロセスを使用しても形成することができる。好適な堆積プロセスとしては、ＣＶＤ、プラズマＣＶＤ、スパッタリング、蒸着、および他の同様な堆積プロセスを挙げることができるが、これらに限定されるものではない。アンチ−ヒューズ誘電層の膜厚は、アンチ−ヒューズ誘電層の誘電ブレークダウン特性に依存して選択される。アンチ−ヒューズ誘電層の典型的な膜厚範囲は、約２ｎｍ〜約２００ｎｍとすることができ、約５ｎｍ〜約１０ｎｍとすることが好ましい。
【００２５】
用語“アンチ−ヒューズ誘電層”とは、本発明においては、本明細書における従来の技術の欄において説明した能力、すなわちアンチ−ヒューズとして機能するいかなる薄膜誘電性材料のことをいう。本発明において使用することができる好適なアンチ−ヒューズ材料としては、ＳｉＯ２、Ｓｉ３Ｎ４、Ｓｉオキシニトリド、アモルファス（非結晶）Ｓｉ、アモルファスＣ、Ｈ−含有誘電体、カーボン、ゲルマニウム、セレニウム、ＧａＡｓ、ＳｉＣ、ＡｌＰ、ＩｎＳｂ、ＣｄＳｅといった化合物半導体、セラミックス、および他の同様なアンチ−ヒューズ材料を挙げることができるが、これらのものに限定されるものではない。本発明はまた、シリコンオキシニトリドといった耐熱性コーティングを可能性のあるアンチ−ヒューズ誘電性材料として使用することも含むものである。これらのアンチ−ヒューズ材料のうちでも、シリコンオキシニトリドは、特に本発明において好ましい。
【００２６】
図４に示す本発明の次のステップにしたがい、レベル間誘電層５６の材料が、当業者に良く知られている従来の堆積プロセスを使用してアンチ−ヒューズ誘電層５４上に形成される。堆積プロセスとしては、ＣＶＤ、プラズマＣＶＤ、スパッタリング、メッキ、蒸着、および他の同様な堆積プロセスを挙げることができる。随意に、化学−機械的研磨（ＣＭＰ）、またはグラインディングといった平坦化プロセスを、レベル間誘電層の材料の堆積に続いて施すこともできる。
【００２７】
レベル間誘電性材料５６は、基板に含ませることができる誘電性材料と同じか、または異なった誘電性材料から構成することができる。レベル間誘電性材料層５６の膜厚は、食刻された配線およびバイアの形成に適合するように選択することができる。しかしながら典型的には、レベル間誘電層５６の膜厚は、約０．１μｍ〜約２．０μｍとされる。
【００２８】
レベル間誘電層５６の材料の堆積に続いて、少なくとも１つのバイア５８をレベル間誘電層５６に形成し、電気的導電性構造５２の第１のレベルを被覆するアンチ−ヒューズ誘電層５４の部分を露出させる。本発明において形成されるこれらのバイアとしては、積重ねバイア、スタンダード・バイア、スロット・バイア、またはこれらのいかなる組み合わせを挙げることができる。図４には、スタンダード・バイアを含む構造を示す。
【００２９】
積重ねバイアの場合には、それに続く相互接続バイア・レベルは、中間配線レベル無しに積重ねバイアへと直接接続される。スロット・バイアの場合には、バイア・パターン自体が延長されていて、バイアのレベル内で相互接続を与えるようにすることもできる。スタンダード・バイアの場合には、バイアは、下側の配線レベルと上側の配線レベルとの間を相互接続する。
【００３０】
本発明においては、これらのバイアは、従来のリソグラフィおよびＲＩＥといったエッチングを使用して形成される。当業者に知られているように、リソグラフィ・プロセスは、フォトレジストの塗布と、フォトレジストのパターニングと、このパターンの現像を含んでいる。フォトレジストは、その後、当業者に良く知られている従来のストリッピング・プロセスを使用して構造から除去される。
【００３１】
パターン付けされた配線レベル・マスク６０は、少なくとも１つのバイアと、露出したバイアを中心とするレベル間誘電層の一部とを残して、当業界において良く知られた従来のプロセスを使用して構造上に形成される。図５には、本発明の上述したステップを示す。本発明において使用される配線レベル・マスクとしては、当業界において良く知られている、いかなるマスク材料でも挙げることができる。配線レベル・マスクと、配線レベル・マスクを形成するプロセスとは、当業者によく知られているので、本発明においてはその詳細な説明を行わない。
【００３２】
露出されたバイアの少なくとも１つの底部におけるアンチ−ヒューズ材料は、その後従来のドライ・エッチング・プロセスを使用して除去される。図６に本発明における上述したステップを示す。アンチ−ヒューズ材料を、露出されたバイアの底部から除去するために使用することができる好適なドライ・エッチング・プロセスとしては、反応性イオン・エッチング（ＲＩＥ）、プラズマ・エッチング、またはイオン・ビーム・エッチングを挙げることができるが、これらに限定されるものではない。また、このエッチング・ステップの間に露出されたレベル間誘電性材料層の一部が除去され、電気的導電性構造の第２のレベル、すなわち配線を形成することができる空間６２が与えられる。
【００３３】
配線レベル・マスク６０は、その後、当業者に良く知られた従来のストリッピング・プロセスを使用して除去され、空間６２を含むバイアは、その後、ＣＶＤ、プラズマＣＶＤ、スパッタリング、および他の同様のプロセスといった従来の堆積プロセスを使用して好適な導電性材料６４により充填される。バイアおよび空間を導電性材料により充填した後、この構造は、従来の平坦化プロセス、すなわち化学−機械的研磨（ＣＭＰ）を使用して平坦化することもできる。
【００３４】
バイアおよびレベル間誘電層の空間を充填するために使用される導電性材料としては、導電性構造の第１のレベルを形成するに使用した、上述のいかなる材料を挙げることができる。本発明の充填ステップは、図７に示すように、構造内に形成された空間内の導電性構造の第２のレベルを形成する。
【００３５】
随意に、当業者によく知られた、例えばＣＶＤ、スパッタリング、蒸着といった従来の堆積プロセスを使用する上述した充填プロセスに先だって、ＴｉＮ、またはＴａといった従来のバリア材料を含む導電性バリア層をバイア内および空間内に形成することもできる。この随意に行う実施の形態については、本発明においては図示していない。
【００３６】
図８に示されるように、マルチレベル相互接続構造を形成することができる。マルチレベル構造は、第２のレベル間誘電性層６６と、導電するように充填されたバイア６８と、電気的導電性構造７０の他、図７に示した構造を含む。バイア６８は、積重ねバイア、スロット・バイア、スタンダード・バイア、またはこれらのいかなる組み合わせとされていてもよい。図８には、上述した３タイプのバイアすべてが示されている。
【００３７】
マルチレベル相互接続構造は、当業者によく知られたプロセスを使用して形成することができる。例えば、第２のレベル間誘電層は、レベル間誘電層５６を形成する際に、上述した堆積プロセスのうちの１つを使用して形成することができ、バイアは、リソグラフィおよびエッチングにより形成することができ、バイアは、バイアおよび空間を充填する際に先に利用した、いかなる堆積プロセスを使用しても充填することができる。
【００３８】
これとは別に、本発明のプロセス・ステップは、いかなる回数でも繰り返すことができ、それぞれ連続するレベルがその上に形成されたパターン付けされたアンチ−ヒューズ材料を含んでいてもよい。
【００３９】
図９は、本発明のプロセス・ステップおよび金属ＲＩＥプロセスを使用して形成することができる別の構造を示した図である。特に、図９に示した構造は、まず本発明のステップ（ａ）〜（ｇ）を施し、その後レベル間誘電層５６の第１のレベルの上に第２のレベル間誘電層６６を形成することにより形成される。第２のレベル間誘電層は、第１のレベル間誘電層と、同一か、または異なった誘電性材料から構成することができる。図９においては、両方のレベル間誘電層は、同一の誘電性材料から形成されるものとしている。第２のレベル間誘電層におけるテーパの付けられた開口を形成することが可能なエッチング・プロセスが、その後に使用される。上述した導電性材料がテーパ付きの開口を与え、導電性金属は、パターン付けされて図９に示す構造を与える。参照符号７２は、テーパが付けられた開口を通して形成された下側の金属構造にコンタクトする、パターン付けされた導電性金属領域を示している。
【００４０】
図１０は、本発明において形成することができる別の構造を示す。特に、図１０は、第１の金属構造５２を含む基板５０と、この基板５０の上に形成されたパターン付けされたアンチ−ヒューズ誘電層５４と、このパターン付けされたアンチ−ヒューズ誘電層５４上に形成されたパターン付けされたレベル間誘電層５６とを含んでいる。パターン付けされたレベル間誘電層は、スロット・バイア５９と、バイア５８と、空間６２とを含み、このスロット・バイアと、スロットと、空間とが、導電性金属６４により充填されているのが示されている。
【００４１】
図１０に示した構造は、レベル間誘電層６６と、導電性金属領域７２とを除き、図２〜図７に示したと同一のプロセス・ステップを使用して製造することができる。この構造は、２つのパターン付けされたマスク・レベルと、１つのバイア・マスク・レベルとを使用して、相互接続と、アンチ−ヒューズ機能とを与える。図１０に示した構造は、スロット・バイア５６と、スタンダード・バイア５８とを組み合わせて使用している。
【００４２】
本発明を好適な実施の形態に関連して特に図示し、説明を行ってきたが、当業者によれば形態および細部における上述した、および他の変更は、本発明の趣旨および範囲を逸脱することなく行うことができることは理解されよう。したがって、本発明は、説明し、かつ例示した正確な形態に限定されるものではなく、請求項の趣旨および範囲とされる。
【図面の簡単な説明】
【図１】  従来技術のアンチ−ヒューズ構造の断面図。
【図２】  本発明において使用する種々のプロセス・ステップを示した断面図。
【図３】  本発明において使用する種々のプロセス・ステップを示した断面図。
【図４】  本発明において使用する種々のプロセス・ステップを示した断面図。
【図５】  本発明において使用する種々のプロセス・ステップを示した断面図。
【図６】  本発明において使用する種々のプロセス・ステップを示した断面図。
【図７】  本発明において使用する種々のプロセス・ステップを示した断面図。
【図８】  本発明のプロセスを使用して形成されるマルチレベル相互接続構造を示した断面図。
【図９】  本発明のプロセスおよび金属ＲＩＥプロセス・ステップを使用して形成される、別の相互接続構造を示した断面図。
【図１０】  本発明において形成される２つの配線と、スロット・バイア・デュアル食刻構造とを示した断面図。
【符号の説明】
５０…基板
５２…電気的導電性構造
５４…アンチ−ヒューズ誘電層
５６…レベル間誘電層
５８…バイア
５９…スロット・バイア
６０…配線レベル・マスク
６２…空間
６４…導電性材料
６６…レベル間誘電層
６８…充填されたバイア
７０…電気的導電性構造
７２…パターン付けされた導電性金属領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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