(57)【特許請求の範囲】
【請求項１】
複数の電圧降下素子を直列に接続して構成され、基準電圧を分圧してこれらの電圧降下素子の各接続点にそれぞれ異なる電圧に分圧された複数の分圧基準電圧を出力する分圧手段と、前記複数の分圧基準電圧毎に設けられ、それぞれの分圧基準電圧と変換対象の入力電圧とを比較して比較結果を出力する複数の電圧比較手段と、前記複数の電圧比較手段の比較結果が与えられ、前記入力電圧に対応するディジタル値をこれらの比較結果の組み合わせに応じて符号化して出力する符号化手段とを備えたアナログ／ディジタル変換器において、
前記各電圧比較手段を、与えられた前記分圧基準電圧が規定電圧になるように所定の電圧だけシフトして出力する第１のシフト回路と、前記入力電圧を前記第１のシフト回路における所定の電圧と同じ電圧だけシフトして出力する第２のシフト回路と、前記第１及び第２のシフト回路から与えられた電圧を比較して前記比較結果を出力する比較回路とで構成すると共に、
前記比較回路は、
第１及び第２のノードに印加される電圧によってそれぞれ導通状態が制御される第１及び第２のトランジスタと、
与えられた電源電圧から所定の電流を前記第１及び第２のトランジスタに供給する定電流部と、
前記第１及び第２のトランジスタと共通電位との間にそれぞれ接続され、該第１及び第２のトランジスタに流れる電流を同一値に制御するためにそれぞれの制御電極が該第１のトランジスタとの接続箇所に共通接続されるとともに、該第２のトランジスタとの接続箇所に前記比較結果を出力する第３及び第４のトランジスタとを有し、
前記第１のシフト回路は、
前記電源電圧と前記第１のノードとの間に接続され、制御電極に与えられた前記分圧基準電圧を該電源電圧の１／２以下の前記規定電圧になるように所定の電圧だけ低下させて該第１のノードに印加する第５のトランジスタと、
前記第１のノードと前記共通電位との間に接続され、前記第５のトランジスタに必要な電流を流すための第１の電流制御部とを有し、
前記第２のシフト回路は、
前記電源電圧と前記第２のノードとの間に接続され、制御電極に与えられた前記入力電圧を前記所定の電圧だけ低下させて該第２のノードに印加する第６のトランジスタと、
前記第２のノードと前記共通電位との間に接続され、前記第６のトランジスタに必要な電流を流すための第２の電流制御部とを有することを特徴とするアナログ／ディジタル変換器。
【請求項２】
前記第１及び第２の電流制御部は、抵抗器または一定の電流を流す定電流部で構成したことを特徴とする請求項１記載のアナログ／ディジタル変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ電圧をディジタル値に変換するアナログ／ディジタル変換器（以下、「Ａ／Ｄ変換器」という）、特に並列比較型Ａ／Ｄ変換器の比較回路に関するものである。
【０００２】
【従来の技術】
図２（ａ），（ｂ）は、従来のＡ／Ｄ変換器の構成図であり、同図（ａ）はこのＡ／Ｄ変換器の全体構成を、同図（ｂ）は同図（ａ）中の差動増幅器１０ｉの構成を示す図である。
このＡ／Ｄ変換器は、並列比較型のＡ／Ｄ変換器であり、変換対象となる入力電圧ＶＩが与えられる入力端子１、及び基準電圧ＲＥＦが与えられる基準端子２を有している。接地電圧ＧＮＤと基準端子２の間には、同一の抵抗値Ｒを有するＮ個の抵抗器３１，３２，…，３Ｎが直列に接続されている。
このＡ／Ｄ変換器は、入力電圧ＶＩと複数の分圧基準電圧ＤＲＥＦｉ（但し、ｉ＝１〜Ｎ−１）を同時に比較するために、Ｎ−１個の差動増幅器１０１，１０２，…，１０N-1 を有している。各差動増幅器１０ｉは、−入力端子及び＋入力端子を備えており、＋入力端子の電圧が−入力端子の電圧よりも高くなると、出力端子にレベル“Ｈ”の比較結果の信号を出力するものである。差動増幅器１０ｉの−入力端子は、抵抗器３ｉと抵抗器３i+1 の接続点が接続され、＋入力端子が入力端子１に接続されている。
【０００３】
各差動増幅器１０ｉの出力側は、エンコーダ４の入力側に接続されており、このエンコーダ４によって、これらの差動増幅器１０ｉの比較結果の信号の組み合わせに応じて，入力電圧ＶＩに対応するディジタル値ＤＯが生成され、出力端子５に２進数で出力されるようになっている。
各差動増幅器１０ｉは同一の構成となっており、図２（ｂ）に示すように、＋入力端子に対応する端子１１と、−入力端子に対応する端子１２を有している。端子１１はＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１３のゲートに接続され、端子１２はＰＭＯＳ１４のゲートに接続されている。ＰＭＯＳ１３，１４のドレインは、定電流回路１５を介して電源電圧ＶＤＤに接続されている。
【０００４】
ＰＭＯＳ１３のソースはＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１６のドレインに接続され、このＮＭＯＳ１６のソースが接地電圧ＧＮＤに接続されている。同様に、ＰＭＯＳ１４のソースはＮＭＯＳ１７のドレインに接続され、このＮＭＯＳ１７のソースが接地電圧ＧＮＤに接続されている。また、ＮＭＯＳ１６のドレイン及びゲートと，ＮＭＯＳ１７のゲートとが接続されており、これらのＮＭＯＳ１６，１７によってカレントミラー回路が構成されている。そして、ＮＭＯＳ１７のドレインが端子１８に接続され、この端子１８から比較結果の信号が出力されるようになっている。
【０００５】
このようなＡ／Ｄ変換器において、基準端子２に変換の基準となる基準電圧ＲＥＦが与えられると、この基準電圧ＲＥＦは、Ｎ個の抵抗器３１〜３Ｎで分圧され、（１／Ｎ）ＲＥＦ，（２／Ｎ）ＲＥＦ，…，｛（Ｎ−１）／Ｎ｝ＲＥＦの、Ｎ−１個の分圧基準電圧ＤＲＥＦ１〜ＤＲＥＦN-1 が生成される。これらの分圧基準電圧ＤＲＥＦ１〜ＤＲＥＦN-1 は、それぞれ差動増幅器１０１〜１０N-1 の−入力端子に印加される。また、入力端子１に与えられた変換の対象となる入力電圧ＶＩは、各差動増幅器１０１〜１０N-1 の＋入力端子に共通に印加される。印加された入力電圧ＶＩが、（ｊ／Ｎ）ＲＥＦ（但し、ｊ＝１〜Ｎ−１）よりも高く、かつ｛（ｊ＋１）／Ｎ｝ＲＥＦよりも低い場合、差動増幅器１０１〜１０ｊの出力信号は“Ｈ”となり、差動増幅器１０j+1 〜１０N-1 の出力信号は“Ｌ”となる。そして、これらの差動増幅器１０１〜１０N-1 の出力信号はエンコーダ４によって符号化され、ｊを２進数で表したディジタル値ＤＯが出力端子５から出力される。
このＡ／Ｄ変換器は、並列に設けられた複数の差動増幅器１０１〜１０N-1 を有し、複数の異なる分圧基準電圧ＤＲＥＦ１〜ＤＲＥＦN-1 で、入力電圧ＶＩを同時に比較するように構成されているので、高速度でＡ／Ｄ変換を行うことができるようになっている。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来の並列比較型のＡ／Ｄ変換器では、次のような課題があった。
即ち、各差動増幅器１０ｉは、定電流回路１５を介して電源電圧ＶＤＤから電源電流が供給される入力部のＰＭＯＳ１３，１４を有しており、このＰＭＯＳ１３のゲートに分圧基準電圧ＤＲＥＦｉが印加されるようになっている。このため、ゲートに印加される分圧基準電圧ＤＲＥＦｉが高いと、定電流回路１５から供給される電流が低下して所定の電流を供給することができなくなり、応答速度が低下する。
【０００７】
図３は、図２（ｂ）の差動増幅器１０ｉにおいて、端子１２に印加される分圧基準電圧と応答時間の関係の一例を、電源電圧ＶＤＤが５Ｖの場合と２．７Ｖの場合について示す図である。
図３に示すように、分圧基準電圧ＤＲＥＦｉが電源電圧ＶＤＤの１／２を越えると、応答時間が急激に増加することが分かる。従来、一般的に電源電圧ＶＤＤとして５Ｖが用いられていたので、基準電圧ＲＥＦを２．５Ｖ程度に設定すれば分圧基準電圧ＤＲＥＦｉはすべてＶＤＤ／２以下となるので、すべての差動増幅器１０ｉを応答速度の速い領域で動作させることができ、応答時間の増加を回避することが可能であった。しかし、電源の低電圧化によって、例えば２．７Ｖの電源電圧ＶＤＤが用いられると、応答速度の遅い領域で動作する差動増幅器１０ｉが発生し、全体としての応答時間が増加して所定の変換速度を達成できないという課題があった。
【０００８】
また、所定の変換速度を確保するために基準電圧ＲＥＦを低下させると、雑音等の影響により、所定の変換精度が得られないという課題があった。
本発明は、前記従来技術が持っていた課題を解決し、低い電源電圧ＶＤＤでも所定の変換速度と変換精度とが得られるＡ／Ｄ変換器を提供するものである。
【０００９】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明は、複数の電圧降下素子を直列に接続して構成され、基準電圧を分圧してこれらの電圧降下素子の各接続点にそれぞれ異なる電圧に分圧された複数の分圧基準電圧を出力する分圧手段と、前記複数の分圧基準電圧毎に設けられ、それぞれの分圧基準電圧と変換対象の入力電圧とを比較して比較結果を出力する複数の電圧比較手段と、前記複数の電圧比較手段の比較結果が与えられ、前記入力電圧に対応するディジタル値をこれらの比較結果の組み合わせに応じて符号化して出力する符号化手段とを備えたＡ／Ｄ変換器において、前記各電圧比較手段を次のように構成している。
即ち、各電圧比較手段は、与えられた前記分圧基準電圧が規定電圧になるように所定の電圧だけシフトして出力する第１のシフト回路と、前記入力電圧を前記第１のシフト回路における所定の電圧と同じ電圧だけシフトして出力する第２のシフト回路と、前記第１及び第２のシフト回路から与えられた電圧を比較して前記比較結果を出力する比較回路とで構成されている。
【００１０】
更に、各電圧比較手段における比較回路を、第１及び第２のノードに印加される電圧によってそれぞれ導通状態が制御される第１及び第２のトランジスタと、与えられた電源電圧から所定の電流を前記第１及び第２のトランジスタに供給する定電流部と、前記第１及び第２のトランジスタと共通電位との間にそれぞれ接続され、該第１及び第２のトランジスタに流れる電流を同一値に制御するためにそれぞれの制御電極が該第１のトランジスタとの接続箇所に共通接続されるとともに、該第２のトランジスタとの接続箇所に前記比較結果を出力する第３及び第４のトランジスタとを有する構成としている。
また、第１のシフト回路を、前記電源電圧と前記第１のノードとの間に接続され、制御電極に与えられた前記分圧基準電圧を該電源電圧の１／２以下の前記規定電圧になるように所定の電圧だけ低下させて該第１のノードに印加する第５のトランジスタと、前記第１のノードと前記共通電位との間に接続され、前記第５のトランジスタに必要な電流を流すための第１の電流制御部とで構成している。更に、第２のシフト回路を、前記電源電圧と前記第２のノードとの間に接続され、制御電極に与えられた前記入力電圧を前記所定の電圧だけ低下させて該第２のノードに印加する第６のトランジスタと、前記第２のノードと前記共通電位との間に接続され、前記第６のトランジスタに必要な電流を流すための第２の電流制御部とで構成している。
【００１１】
第１の発明によれば、以上のようにＡ／Ｄ変換器を構成したので、次のような作用が行われる。
分圧手段でそれぞれ異なる電圧に分圧された分圧基準電圧と入力電圧とが、それぞれ電圧比較手段に与えられる。各電圧比較手段では、第１のシフト回路において、分圧基準電圧が基準電圧となるように所定の電圧だけシフトされる。一方、第２のシフト回路において、入力電圧が第１のシフト回路と同じ所定の電圧だけシフトされる。第１及び第２のシフト回路の出力電圧は、比較回路で比較されて比較結果の信号が符号化手段に与えられる。符号化手段において、各電圧比較手段の比較結果の信号が符号化され、入力電圧に対応するディジタル値が出力される。
また、電圧比較手段では、次のような作用が行われる。
第５のトランジスタと第１の電流制御部で構成される第１のシフト回路において、分圧基準電圧は電源電圧の１／２以下の規定電圧になるように所定の電圧だけ低下され、第１のノードに印加される。また、第６のトランジスタと第２の電流制御部で構成される第２のシフト回路において、入力電圧が第１のシフト回路と同じ所定の電圧だけ低下され、第２のノードに印加される。第１及び第２のノードの電圧は、定電流回路を介して所定の電流が供給される第１及び第２のトランジスタによって、差動的に増幅される。第１及び第２のトランジスタを流れる電流は、第３及び第４のトランジスタによって同一値になるように制御され、第２と第４のトランジスタの接続箇所に比較結果が出力される。
【００１２】
第２の発明は、第１の発明の第１及び第２の電流制御部を、抵抗器または一定の電流を流す定電流部で構成している。
【００１３】
【発明の実施の形態】
第１の実施形態
図１（ａ），（ｂ）は、本発明の第１の実施形態を示すＡ／Ｄ変換器の構成図であり、図２（ａ），（ｂ）中の要素と共通の要素には共通の符号が付されている。図１（ａ）はＡ／Ｄ変換器の全体構成を、同図（ｂ）は同図（ａ）中の差動増幅器２０ｉの構成を示す図である。
このＡ／Ｄ変換器は、図２（ａ）と同様の並列比較型のＡ／Ｄ変換器であり、変換対象となる入力電圧ＶＩ（例えば、ＶＩ＝０〜２．５Ｖ）が与えられる入力端子１、及び基準電圧ＲＥＦ（例えば、ＲＥＦ＝２．５Ｖ）が与えられる基準端子２を有している。共通電位（例えば、接地電圧）ＧＮＤと基準端子２との間には、同一の抵抗値Ｒを有するＮ個の電圧降下素子（例えば、抵抗器）３１，３２，…，３Ｎを直列に接続して構成された分圧手段が設けられている。
【００１４】
このＡ／Ｄ変換器は、入力電圧ＶＩを異なる分圧基準電圧ＤＲＥＦｉ（但し、ｉ＝１〜Ｎ−１）によって同時に比較するために、Ｎ−１個の電圧比較手段（例えば、差動増幅器）２０１，２０２，…，２０N-1 を有している。各差動増幅器２０ｉは、−入力端子及び＋入力端子を備えており、＋入力端子の電圧が−入力端子の電圧よりも高くなると、出力端子にレベル“Ｈ”の信号を出力するものである。差動増幅器２０ｉの−入力端子は、抵抗器３ｉと抵抗器３i+1 の接続点に接続され、＋入力端子が入力端子１に接続されている。
各差動増幅器２０ｉの出力側は、符号化手段（例えば、エンコーダ）４の入力側に接続されており、このエンコーダ４によって、これらの差動増幅器２０ｉの比較結果の信号の組み合わせに応じて、入力電圧ＶＩに対応するディジタル値ＤＯが生成され、出力端子５に２進数で出力されるようになっている。
【００１５】
各差動増幅器２０ｉは同一の構成となっており、図１（ｂ）に示すように、＋入力端子に対応する端子２１と、−入力端子に対応する端子２２を有している。端子２１は、ＮＭＯＳ２３ａ及び電流制御部（例えば、抵抗器）２３ｂで構成されるシフト回路（例えば、シフト部）２３における、ＮＭＯＳ２３ａのゲートに接続されている。ＮＭＯＳ２３ａのドレインは電源電圧ＶＤＤ（例えば、ＶＤＤ＝２．７Ｖ）に接続され、ソースはノードＮ１に接続されている、ノードＮ１は、抵抗器２３ｂを介して接地電圧ＧＮＤに接続されている。
【００１６】
また、端子２２は、ＮＭＯＳ２４ａ及び電流制御部（例えば、抵抗器）２４ｂで構成されるシフト回路（例えば、シフト部）２４における、ＮＭＯＳ２４ａのゲートに接続されている。ＮＭＯＳ２４ａのドレインは電源電圧ＶＤＤに接続され、ソースはノードＮ２に接続されている、ノードＮ２は、抵抗器２４ｂを介して接地電圧ＧＮＤに接続されている。
シフト部２４は、端子２２に印加される分圧基準電圧ＤＲＥＦｉを、ＮＭＯＳ２４ａのゲート−ソース間電圧ＶＧＳｉだけ低下させて、規定電圧ＶＴ（例えば、１．２Ｖ）にシフトしてノードＮ２に出力する機能を有している。また、シフト部２３は、端子２１に印加される入力電圧ＶＩを、シフト部２４と等しいゲート−ソース間電圧ＶＧＳｉだけ低下させて、そのシフトした電圧をノードＮ１に出力する機能を有している。
【００１７】
更に、ノードＮ１，Ｎ２には、図２（ｂ）と同様の構成の比較回路１０Ａが接続されている。即ち、ノードＮ１には、ＰＭＯＳ１３のゲートが接続され、ノードＮ２は、ＰＭＯＳ１４のゲートに接続されている。ＰＭＯＳ１３，１４のドレインは、定電流部１５を介して電源電圧ＶＤＤに接続されている。ＰＭＯＳ１３のソースはＮＭＯＳ１６のドレインに接続され、このＮＭＯＳ１６のソースが接地電圧ＧＮＤに接続されている。同様に、ＰＭＯＳ１４のソースはＮＭＯＳ１７のドレインに接続され、このＮＭＯＳ１７のソースが接地電圧ＧＮＤに接続されている。
また、ＮＭＯＳ１６のドレイン及びゲートと，ＮＭＯＳ１７のゲートとが接続されており、これらのＮＭＯＳ１６，１７によって、ＰＭＯＳ１３，１４に同一の電流を流すためのカレントミラー回路が構成されている。そして、ＮＭＯＳ１７のドレインが端子１８に接続され、この端子１８から比較結果の信号が出力され、エンコーダ４に与えられるようになっている。
【００１８】
このようなＡ／Ｄ変換器における概略の変換動作は、図２（ａ）の従来のＡ／Ｄ変換器の動作と同様である。
即ち、基準端子２に変換の基準となる基準電圧ＲＥＦが与えられると、この基準電圧ＲＥＦは、同一の抵抗値Ｒを有するＮ個の抵抗器３１〜３Ｎで分圧され、（１／Ｎ）ＲＥＦ，（２／Ｎ）ＲＥＦ，…，｛（Ｎ−１）／Ｎ｝ＲＥＦの、Ｎ−１個の分圧基準電圧ＤＲＥＦ１〜ＤＲＥＦN-1 が生成される。これらの分圧基準電圧ＤＲＥＦ１〜ＤＲＥＦN-1 は、それぞれ差動増幅器２０１〜２０N-1 の−入力端子に印加される。また、入力端子１に与えられた変換の対象となる入力電圧ＶＩは、各差動増幅器２０１〜２０N-1 の＋入力端子に共通に印加される。
ここで、入力電圧ＶＩが、（ｊ／Ｎ）ＲＥＦ（但し、ｊ＝１〜Ｎ−１）よりも高く、かつ｛（ｊ＋１）／Ｎ｝ＲＥＦよりも低い場合、差動増幅器２０１〜２０ｊの出力信号は“Ｈ”となり、差動増幅器２０j+1 〜２０N-1 の出力信号は“Ｌ”となる。そして、これらの差動増幅器２０１〜２０N-1 の比較結果の信号はエンコーダ４によって符号化され、ｊを２進数で表したディジタル値ＤＯが出力端子５から出力される。
【００１９】
一方、各差動増幅器２０ｉでは、次のような動作が行われる。
端子２２に与えられた分圧基準電圧ＤＲＥＦｉは、ＮＭＯＳ２４のゲ−ト−ソース間電圧ＶＧＳｉによって規定電圧ＶＴまで低下され、ノードＮ２に印加される。また、端子２１に与えられた入力電圧ＶＩは、ＮＭＯＳ２３によって、同一のゲ−ト−ソース間電圧ＶＧＳｉだけ低下させられてノードＮ１に印加される。これによって、ノードＮ１の電圧はＶＩ−ＶＧＳｉとなり、ノードＮ２の電圧は（ｉ／Ｎ）ＲＥＦ−ＶＧＳｉとなる。このとき、ノードＮ２の電圧は、電源電圧ＶＤＤの１／２よりも低い規定電圧ＶＴ（即ち、１．２Ｖ）となるように、抵抗器２３ｂ，２４ｂによってゲ−ト−ソース間電圧ＶＧＳｉが設定されている。
これらのノードＮ１，Ｎ２の電圧は、比較回路１０Ａの入力信号電圧として与えられる。比較回路１０Ａにおいて、定電流部１５を介して電源電圧ＶＤＤから所定の電流が供給されるＰＭＯＳ１３，１４によって、ノードＮ１，Ｎ２の電圧が差動増幅される。ＰＭＯＳ１３，１４のソースは、カレントミラー回路を構成するように接続されたＮＭＯＳ１６、１７を介して、それぞれ接地電圧ＧＮＤに接続されているので、このＮＭＯＳ１７のドレインから、差動増幅による比較結果の信号が端子１８に出力される。
【００２０】
図４は、図１（ｂ）の差動増幅器２０ｉにおいて、端子２２に印加される分圧基準電圧と応答時間の関係の一例を、電源電圧ＶＤＤが２．７Ｖの場合について示す図である。図４には、差動増幅器２０ｉの特性を実線で、従来の差動増幅器１０ｉの特性を破線で、それぞれ示している。
図４に示すように、分圧基準電圧ＤＲＥＦｉが電源電圧ＶＤＤの１／２を越えても、ノードＮ２から比較回路１０Ａに与えられる入力信号電圧は、電源電圧ＶＤＤの１／２以下となるように設定されているので、差動増幅器２０ｉの応答時間は、ほぼ一定の時間（例えば、５ｎｓ）に保たれ、増加することはない。
【００２１】
以上のように、この第１の実施形態のＡ／Ｄ変換器は、複数の分圧基準電圧ＤＲＥＦｉで、入力電圧ＶＩを同時に比較するために並列に設けられた複数の差動増幅器２０１〜２０N-1 を有している。
そして、これらの各差動増幅器２０ｉは、分圧基準電圧ＤＲＥＦｉが電源電圧ＶＤＤの１／２以下の規定電圧ＶＴとなるように、この分圧基準電圧ＤＲＥＦｉと入力電圧ＶＩを同じ電圧だけ低下させるためのシフト部２３，２４を有している。そして、所定の電圧（即ち、ゲート−ソース間電圧ＶＧＳｉ）だけ低下させた２つの電圧を、比較回路１０Ａで比較するようにしている。このため、各差動増幅器２０ｉにおいてほぼ同一の応答速度が得られ、所定の変換速度を達成することができるという利点がある。
しかも、電源電圧ＶＤＤ（即ち、２．７Ｖ）とほぼ等しい基準電圧ＲＥＦ（即ち、２．５Ｖ）を用いることができるので、変換速度及び変換精度を低下させずに、低電源電圧化が可能であるという利点がある。
【００２２】
第２の実施形態
図５は、本発明の第２の実施形態を示す差動増幅器の構成図である。
この差動増幅器３０ｉは、図１（ａ）中の差動増幅器２０ｉに代えて用いられるものであり、電源の極性を逆にするとともに、これに伴ってＭＯＳトランジスタを逆の極性のものに代えている。更に、シフト部３３，３４中の電流制御部として、定電流部３３ｂ，３４ｂを用いている。
即ち、この差動増幅器３０ｉは、＋入力端子に対応する端子３１と、−入力端子に対応する端子３２を有している。端子３１は、ＰＭＯＳ３３ａ及び定電流御部３３ｂで構成されるシフト部３３における、ＰＭＯＳ３３ａのゲートに接続されている。ＰＭＯＳ３３ａのソースは接地電圧ＧＮＤに接続され、ドレインはノードＮ３に接続されている、ノードＮ３は、定電流部３３ｂを介して電源電圧ＶＤＤ（例えば、２．７Ｖ）に接続されている。
【００２３】
また、端子３２は、ＰＮＭＯＳ３４ａ及び定電流部３４ｂで構成されるシフト部３４における、ＰＭＯＳ３４ａのゲートに接続されている。ＰＭＯＳ３４ａのソースは接地電圧ＧＮＤに接続され、ドレインはノードＮ４に接続されている。更に、ノードＮ３，Ｎ４には、比較回路３５が接続されている。即ち、ノードＮ３には、ＮＭＯＳ３５ａのゲートが接続され、ノードＮ４は、ＮＭＯＳ３５ｂのゲートに接続されている。ＮＭＯＳ３５ａ，３５ｂのソースは、定電流部３５ｃを介して接地電圧ＧＮＤに接続されている。ＮＭＯＳ３５ａのドレインはＰＭＯＳ３５ｄのソースに接続され、このＰＭＯＳ３５ｄのドレインが電源電圧ＶＤＤに接続されている。同様に、ＮＭＯＳ３５ｂのドレインはＰＭＯＳ３５ｅのドソースに接続され、このＰＭＯＳ３５ｅのドレインが電源電圧ＶＤＤに接続されている。
また、ＰＭＯＳ３５ｄのソース及びゲートと，ＰＭＯＳ３５ｅのゲートとが接続されており、これらのＰＭＯＳ３５ｄ，３５ｅによって、ＮＭＯＳ３５ａ，３５ｂに同一の電流を流すためのカレントミラー回路が構成されている。そして、ＮＭＯＳ３５ｂのドレインが端子３６に接続され、この端子３６から比較結果の信号が出力され、エンコーダ４に与えられるようになっている。
【００２４】
この差動増幅器３０ｉでは、シフト部３４において、分圧基準電圧ＤＲＥＦｉが、ＰＭＯＳ３４ａのゲート−ドレイン間電圧ＶＧＤｉだけ上昇して、規定電圧ＶＴとなるようにシフトされてノードＮ４に出力される。一方、シフト部３３において、入力電圧ＶＩが、ＰＭＯＳ３３ａのゲート−ドレイン間電圧ＶＧＤｉだけシフトされてノードＮ３に出力される。そして、ノードＮ３，Ｎ４の電圧が比較回路３５において比較され、その比較結果の信号が端子３６をとおしてエンコーダ４に与えられる。
以上のように、この第２の実施形態の差動増幅器３０ｉは、第１の実施形態における差動増幅器２０ｉと極性が逆になっているが、同様の動作を行い同様の利点を有する。
【００２５】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｅ）のようなものがある。
（ａ）  複数の抵抗器３１〜３Ｎは、同一の抵抗値Ｒを有しているが、抵抗値の異なる抵抗器を組み合わせることにより、非直線的なディジタル値ＤＯに変換することもできる。
（ｂ）  図１（ａ）の差動増幅器２０ｉ、及び図５の差動増幅器３０ｉは、ＭＯＳトランジスタを用いて構成しているが、バイポーラトランジスタを用いて構成しても良い。
【００２６】
（ｃ）  図１（ｂ）の差動増幅器２０ｉでは、各差動増幅器２０ｉ毎に、シフト部２３，２４におけるゲート−ソース間電圧ＶＧＳｉを調整するために、抵抗器２３ｂ，２４ｂの抵抗値を変えるようにしているが、ＮＭＯＳ２３ａ，２４ａのゲート幅やゲート長等のディメンジョンを変えることによって、ゲート−ソース間電圧ＶＧＳｉを調整するようにしても良い。
（ｄ）  比較回路１０Ａの構成は、図１（ｂ）の回路に限定されず、シフト部２３，２４によってシフトされた分圧基準電圧ＤＲＥＦｉと入力電圧ＶＩとを比較し、その比較結果の信号を出力するものであれば、どのような回路でも適用可能である。
（ｅ）  図１（ｂ）中の抵抗器２３ｂ，２４ｂに代えて、一定の電流を流す定電流部を用い、これらの定電流部の定数を変えることによって、各シフト部２３，２４のゲート−ソース間電圧ＶＧＳｉを調整するようにしても良い。
【００２７】
【発明の効果】
以上詳細に説明したように、本発明によれば、異なる分圧基準電圧毎に、その分圧基準電圧が規定電圧になるように所定の電圧だけシフトする第１のシフト回路、入力電圧を所定の電圧だけシフトする第２のシフト回路、及びこれらの第１及び第２のシフト回路でシフトされた電圧を比較する比較回路で構成される複数の電圧比較手段と、これらの複数の電圧比較手段の比較結果を符号化する符号化手段とを有している。これにより、各電圧比較手段でほぼ同一の応答速度を得ることができ、Ａ／Ｄ変換の速度を向上することができるという効果がある。しかも、分圧基準電圧をシフトして比較するので、高い基準電圧を用いることができ、変換精度を低下させずに、低電源電圧化が可能になるという効果がある。
更に、制御電極の電圧を電源電圧の１／２以下の規定電圧まで低下させるトランジスタ、及びこのトランジスタに必要な電流を流すための抵抗器または定電流部で構成される電流制御部を有する第１及び第２のシフト回路と、第１及び第２のシフト回路の出力電圧を比較する差動増幅型の比較回路とを有している。これにより、比較回路を応答速度の速い動作領域で動作させることが容易になるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＡ／Ｄ変換器の構成図である。
【図２】従来のＡ／Ｄ変換器の構成図である。
【図３】図２（ｂ）の差動増幅器１０ｉの分圧基準電圧と応答時間の関係を示す図である。
【図４】図１（ｂ）の差動増幅器２０ｉの分圧基準電圧と応答時間の関係を示す図である。
【図５】本発明の第２の実施形態を示す差動増幅器３０ｉの構成図である。
【符号の説明】
１                              入力端子
２                              基準端子
３１〜３Ｎ，２３ｂ，２４ｂ      抵抗器
４                              エンコーダ
５                              出力端子
２０ｉ，３０ｉ                  差動増幅器
１０Ａ，３５                    比較回路
１３，１４                      ＰＭＯＳ
１５                            定電流部
１６，１７，２３ａ，２４ａ      ＮＭＯＳ
２３，２４，３３，３４          シフト部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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