(57)【特許請求の範囲】
【請求項１】
第１のクロック信号及び第２のクロック信号を受けて、第１のクロック信号の位相が第２のクロック信号の位相よりも所定の値以上遅れている場合に、第１のクロック信号と第２のクロック信号との位相差に応じて第１の位相差信号を活性化すると共に、第１のクロック信号の位相が第２のクロック信号の位相よりも所定の値以上進んでいる場合に、該位相差に応じて第２の位相差信号を活性化する第１の回路と、
第１のクロック信号及び第２のクロック信号を受けて、第１のクロック信号のエッジが第２のクロック信号のエッジよりも遅れている場合に、第１のクロック信号と第２のクロック信号との位相差に関わらず第１のパルス信号を一定の期間活性化すると共に、第１のクロック信号のエッジが第２のクロック信号のエッジよりも進んでいる場合に、第１のクロック信号と第２のクロック信号との位相差に関わらず第２のパルス信号を一定の期間活性化する第２の回路と、
前記第１の回路から出力される第１の位相差信号と前記第２の回路から出力される第１のパルス信号とを合成する第３の回路と、
前記第１の回路から出力される第２の位相差信号と前記第２の回路から出力される第２のパルス信号とを合成する第４の回路と、
を具備する半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路であって、
前記第２の回路は、エッジ検出回路とパルス発生回路とを含み、
前記エッジ検出回路は、前記第１のクロック信号のエッジが前記第２のクロック信号のエッジよりも遅れている場合に、第１のエッジ検出信号を活性化すると共に、第１のクロック信号のエッジが第２のクロック信号のエッジよりも進んでいる場合に、第２のエッジ検出信号を活性化し、
前記パルス発生回路は、前記第１のエッジ検出信号及び前記第２のエッジ検出信号の活性状態を一定の期間維持することにより、前記第１のパルス信号及び前記第２のパルス信号として出力することを特徴とする半導体集積回路。
【請求項３】
請求項１又は２記載の半導体集積回路であって、
前記第３の回路が、前記第１の回路から出力される第１の位相差信号と前記第２の回路から出力される第１のパルス信号との論理和を求めるＯＲ回路を含み、前記第４の回路が、前記第１の回路から出力される第２の位相差信号と前記第２の回路から出力される第２のパルス信号との論理和を求めるＯＲ回路を含むことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つのクロック信号の位相差を検出する位相比較回路を含む半導体集積回路に関し、特に、ＰＬＬ（フェーズロックドループ）又はＤＬＬ（ディレイロックドループ）用の位相比較回路を含む半導体集積回路に関する。
【背景技術】
【０００２】
例えば、記録データを再生する再生回路や伝送データを受信する受信回路においては、入力データに同期したクロック信号を発生するために、電圧制御発振器と位相比較回路とを組み合わせたＰＬＬ（フェーズロックドループ）や、電圧制御遅延素子と位相比較回路とを組み合わせたＤＬＬ（ディレイロックドループ）が用いられている。
【０００３】
図１に、従来の位相比較回路を用いたＰＬＬ回路の構成を示す。このＰＬＬ回路は、参照クロック信号ＲＥＦの位相とクロック信号ＣＬＫの位相とを比較して、位相差に応じたＵＰ信号及びＤＯＷＮ信号を出力する位相比較回路１と、位相比較回路１から出力されるＵＰ信号及びＤＯＷＮ信号に従って出力電流ＩＰＤＩを供給するチャージポンプ回路５と、ローパス特性を有し、チャージポンプ回路５の出力電流ＩＰＤＩを制御電圧ＶＣＴＬに変換するループフィルタ６と、制御電圧ＶＣＴＬによって制御される周波数で発振してクロック信号ＣＬＫを出力するＶＣＯ（電圧制御発振器）７とを含んでいる。
【０００４】
図２に、図１に示す位相比較回路の構成を示す。図２に示すように、位相比較回路１は、２つのフリップフロップ１１及び１２と、ＡＮＤ回路１３とを含んでいる。
【０００５】
これらのフリップフロップ１１及び１２のデータ入力端子Ｄには、ハイレベルの信号"１"が供給されている。フリップフロップ１１は、クロック入力端子ＣＫに供給されている参照クロック信号ＲＥＦの立ち上がりに同期してハイレベルのＵＰ信号を出力し、フリップフロップ１２は、クロック入力端子ＣＫに供給されているクロック信号ＣＬＫの立ち上がりに同期してハイレベルのＤＯＷＮ信号を出力する。
【０００６】
ＡＮＤ回路１３は、ＵＰ信号とＤＯＷＮ信号の両方がハイレベルとなったときに、フリップフロップ１１及び１２のクリア端子ＣＬＲにハイレベルの信号を供給する。これにより、フリップフロップ１１及び１２がクリアされて、ＵＰ信号とＤＯＷＮ信号の両方がローレベルとなる。
【０００７】
その結果、クロック信号ＣＬＫの位相が参照クロック信号ＲＥＦの位相よりも遅れている場合には、位相比較回路１は、参照クロック信号ＲＥＦの立ち上がりからクロック信号ＣＬＫの立ち上がりまでの間、ハイレベルのＵＰ信号を出力する。一方、クロック信号ＣＬＫの位相が参照クロック信号ＲＥＦの位相よりも進んでいる場合には、位相比較回路１は、クロック信号ＣＬＫの立ち上がりから参照クロック信号ＲＥＦの立ち上がりまでの間、ハイレベルのＤＯＷＮ信号を出力する。
【０００８】
しかしながら、位相比較回路１が出力可能なＵＰ信号及びＤＯＷＮ信号の最小パルス幅は、使用する製造技術によって決まり、クロック信号ＣＬＫと参照クロック信号ＲＥＦとの位相差の絶対値がその最小パルス幅以下の場合には、ＵＰ信号もＤＯＷＮ信号も出力されない不感帯が存在する。図３に、位相比較回路に不感帯が存在する場合における２つのクロック信号の位相差とチャージポンプ回路の出力電流との関係を示す。
【０００９】
ところで、位相比較回路１の不感帯をなくすために、ＡＮＤ回路１３の遅延時間を大きくすることが考えられる。そのようにすれば、クロック信号ＣＬＫと参照クロック信号ＲＥＦとの位相差が小さい場合に、ＵＰ信号とＤＯＷＮ信号の両方についてパルスが出力され、チャージポンプ回路５は、それらのパルス幅の差に基づいて出力電流ＩＰＤＩを供給することができる。ただし、チャージポンプ回路５の動作においては、次に述べるような問題が生じる。
【００１０】
図４に、図１に示すチャージポンプ回路の構成を示す。図４に示すように、チャージポンプ回路５は、ＵＰ信号を反転するインバータ５１と、反転されたＵＰ信号に基づいて電流を供給するＰチャネルトランジスタＱ１と、ＤＯＷＮ信号に基づいて電流を供給するＮチャネルトランジスタＱ２と、定電流源５２及び５３とを含んでいる。ここで、定電流源５２及び５３は、通常、ある程度以上の電圧が印加されないと、定電流源として動作しなくなる。定電流源５２及び５３が定電流源として動作しなくなれば、トランジスタＱ１及びＱ２において、正しく電流の差し引きを行うことができない。
【００１１】
即ち、トランジスタＱ１が電源電位ＶＤＤ付近で動作する場合には、トランジスタＱ１に接続されている定電流源５２に印加される電圧が小さくなるため、トランジスタＱ１がオン状態のときに流れる電流は定常値よりも小さくなる。同様に、トランジスタＱ２が電源電位ＶＳＳ付近で動作する場合には、トランジスタＱ２に接続されている定電流源５３に印加される電圧が小さくなるため、トランジスタＱ２がオン状態のときに流れる電流は定常値よりも小さくなる。このように定電流源５２及び５３が正常に動作しない場合には、図５に示すように、クロック信号ＣＬＫと参照クロック信号ＲＥＦとの位相差がゼロとなる位置において、チャージポンプ回路５の出力電流ＩＰＤＩがゼロにならなくなる。
【００１２】
上記のように、位相比較回路の特性に不感帯が存在する場合や、位相比較回路の特性に不感帯が存在しなくてもチャージポンプ回路の定電流源が正常に動作しない場合には、クロック信号ＣＬＫのジッタが大きくなったり、参照クロック信号ＲＥＦに対してクロック信号ＣＬＫの位相にオフセットが生じるという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
そこで、上記の点に鑑み、本発明の目的は、ＰＬＬ又はＤＬＬ用の位相比較回路を含む半導体集積回路において、位相比較回路の不感帯をなくすと共にチャージポンプ回路の出力電流のオフセットを防ぐことにより、ＰＬＬ又はＤＬＬ全体のロック精度を改善することである。
【課題を解決するための手段】
【００１４】
以上の課題を解決するため、本発明に係る半導体集積回路は、第１のクロック信号及び第２のクロック信号を受けて、第１のクロック信号の位相が第２のクロック信号の位相よりも所定の値以上遅れている場合に、第１のクロック信号と第２のクロック信号との位相差に応じて第１の位相差信号を活性化すると共に、第１のクロック信号の位相が第２のクロック信号の位相よりも所定の値以上進んでいる場合に、該位相差に応じて第２の位相差信号を活性化する第１の回路と、第１のクロック信号及び第２のクロック信号を受けて、第１のクロック信号のエッジが第２のクロック信号のエッジよりも遅れている場合に、第１のクロック信号と第２のクロック信号との位相差に関わらず第１のパルス信号を一定の期間活性化すると共に、第１のクロック信号のエッジが第２のクロック信号のエッジよりも進んでいる場合に、第１のクロック信号と第２のクロック信号との位相差に関わらず第２のパルス信号を一定の期間活性化する第２の回路と、第１の回路から出力される第１の位相差信号と第２の回路から出力される第１のパルス信号とを合成する第３の回路と、第１の回路から出力される第２の位相差信号と第２の回路から出力される第２のパルス信号とを合成する第４の回路とを具備する。
【発明の効果】
【００１５】
本発明によれば、第１のクロック信号と第２のクロック信号との位相差の検出において不感帯を有する第１の回路と、第１のクロック信号のエッジと第２のクロック信号のエッジの先後を判断する第２の回路とを組み合わせることにより、位相比較回路の不感帯をなくすと共にチャージポンプ回路の出力電流のオフセットを防ぐことができる。
【発明を実施するための最良の形態】
【００１６】
本発明の利点及び特徴は、以下の詳細な説明と図面とを関連させて考察すれば明らかになる。これらの図面において、同じ参照番号は同じ構成要素を指している。
【００１７】
図６は、本発明の第１の実施形態に係る半導体集積回路に含まれている位相比較回路を用いたＰＬＬ回路のブロック図である。
図６に示すように、このＰＬＬ回路は、参照クロック信号ＲＥＦの位相とクロック信号ＣＬＫの位相とを比較して、位相差に応じたＵＰ信号及びＤＯＷＮ信号を出力する位相比較回路１０と、位相比較回路１０から出力されるＵＰ信号及びＤＯＷＮ信号に従って出力電流ＩＰＤＩを供給するチャージポンプ回路５と、ローパス特性を有し、チャージポンプ回路５から供給される出力電流ＩＰＤＩを制御電圧ＶＣＴＬに変換するループフィルタ６と、制御電圧ＶＣＴＬによって制御される周波数で発振してクロック信号ＣＬＫを出力するＶＣＯ（電圧制御発振器）７とを含んでいる。
【００１８】
ここで、位相比較回路１０は、参照クロック信号ＲＥＦの位相とクロック信号ＣＬＫの位相とを比較して、位相差に応じた位相差信号ＵＰ０及びＤＯＷＮ０を出力する位相比較回路１と、クロック信号ＣＬＫの立ち上がりエッジが参照クロック信号ＲＥＦの立ち上がりエッジよりも遅い場合にパルス信号ＵＰ１を出力し、クロック信号ＣＬＫの立ち上がりエッジが参照クロック信号ＲＥＦの立ち上がりエッジよりも早い場合にパルス信号ＤＯＷＮ１を出力する調停回路２と、位相差信号ＵＰ０とパルス信号ＵＰ１とを合成して出力する合成回路３と、位相差信号ＤＯＷＮ０とパルス信号ＤＯＷＮ１とを合成して出力する合成回路４とを含んでいる。
【００１９】
位相比較回路１は、図２に示すものと同様である。クロック信号ＣＬＫの位相が参照クロック信号ＲＥＦの位相よりも遅れている場合には、位相比較回路１は、参照クロック信号ＲＥＦが立ち上がってからクロック信号ＣＬＫが立ち上がるまでの間、ハイレベルのＵＰ信号を出力する。一方、クロック信号ＣＬＫの位相が参照クロック信号ＲＥＦの位相よりも進んでいる場合には、位相比較回路１は、クロック信号ＣＬＫが立ち上がってから参照クロック信号ＲＥＦが立ち上がるまでの間、ハイレベルのＤＯＷＮ信号を出力する。
【００２０】
位相比較回路１において、クロック信号ＣＬＫと参照クロック信号ＲＥＦとの位相差の絶対値が製造技術によって決まる最小パルス幅以下の場合には、ＵＰ０信号もＤＯＷＮ０信号も出力されない不感帯が存在する（図３参照）。しかしながら、クロック信号ＣＬＫと参照クロック信号ＲＥＦとの位相差がゼロである場合には、ＵＰ信号もＤＯＷＮ信号も出力されないので、チャージポンプ回路５の出力電流ＩＰＤＩがゼロとなってオフセットを生じない。なお、チャージポンプ回路５の構成は、図４に示すものと同様である。
【００２１】
図７に、図６に示す調停回路の構成を示す。図７に示すように、調停回路２は、エッジ検出回路８と、パルス発生回路９とによって構成されている。エッジ検出回路８は、ＮＡＮＤ回路８１及び８２と、ＰチャネルトランジスタＱ３及びＮチャネルトランジスタＱ４とによって構成される第１のインバータと、ＰチャネルトランジスタＱ５及びＮチャネルトランジスタＱ６とによって構成される第２のインバータとを含んでいる。また、パルス発生回路９は、インバータ９１〜９６と、ＡＮＤ回路９７及び９８とを含んでいる。
【００２２】
図８Ａに示すように、参照クロック信号ＲＥＦの立ち上がりエッジがクロック信号ＣＬＫの立ち上がりエッジよりも進んでいる場合について説明する。参照クロック信号ＲＥＦがハイレベルになると、ＮＡＮＤ回路８１の出力はローレベルとなる。次に、クロック信号ＣＬＫがハイレベルとなった時点で、第１のインバータの出力がハイレベルとなる。一方、ＮＡＮＤ回路８１の出力は、ハイレベルを維持する。これにより、パルス発生回路９において、インバータ９１〜９３の遅延時間に相当するパルス幅を有するパルス信号ＵＰ１が、ＡＮＤ回路９７から出力される。
【００２３】
図８Ｂに示すように、クロック信号ＣＬＫの立ち上がりエッジが参照クロック信号ＲＥＦの立ち上がりエッジよりも進んでいる場合について説明する。クロック信号ＣＬＫがハイレベルになると、ＮＡＮＤ回路８２の出力はローレベルとなる。次に、参照クロック信号ＲＥＦがハイレベルとなった時点で、第２のインバータの出力がハイレベルとなる。一方、ＮＡＮＤ回路８２の出力はハイレベルを維持する。これにより、パルス発生回路９において、インバータ９４〜９６の遅延時間に相当するパルス幅を有するパルス信号ＤＯＷＮ１が、ＡＮＤ回路９８から出力される。
【００２４】
図９に、図７に示す調停回路を用いた場合の２つのクロック信号の位相差とチャージポンプ回路の出力電流との関係を示す。図７に示す調停回路は、参照クロック信号ＲＥＦとクロック信号ＣＬＫの順序のみに応じて、一定のパルス幅を有するパルス信号を出力する。従って、これらのパルス信号をチャージポンプ回路に入力すると、チャージポンプ回路は、クロック信号ＣＬＫと参照クロック信号ＲＥＦとの位相差が負のときには正の一定電流を出力し、位相差が正のときには負の一定電流を出力する。
【００２５】
再び図６を参照すると、位相比較回路１０においては、位相比較回路１から出力される位相差信号ＵＰ０及びＤＯＷＮ０と、調停回路２から出力されるパルス信号ＵＰ１及びＤＯＷＮ１とを、合成回路３及び４によってそれぞれ合成することにより、ＵＰ信号及びＤＯＷＮ信号を生成する。合成回路３及び４としては、例えば、ＯＲ回路を用いることができる。
【００２６】
図１０Ａ〜１０Ｄに、図６に示す位相比較回路１０における各信号の波形を示す。
図１０Ａ及び１０Ｂは、参照クロック信号ＲＥＦの位相がクロック信号ＣＬＫの位相よりも進んでいる場合における各信号の波形を示している。図１０Ａにおいては、位相差の絶対値Δｔが大きく、ＵＰ信号がハイレベルとなる期間は、位相差信号ＵＰ０によって決定される。図１０Ｂにおいては、位相差の絶対値Δｔが小さく、ＵＰ信号がハイレベルとなる期間は、パルス信号ＵＰ１によって決定される。
【００２７】
図１０Ｃ及び１０Ｄは、クロック信号ＣＬＫの位相が参照クロック信号ＲＥＦの位相よりも進んでいる場合における各信号の波形を示している。図１０Ｃにおいては、位相差の絶対値Δｔが小さく、ＤＯＷＮ信号がハイレベルとなる期間は、パルス信号ＤＯＷＮ１によって決定される。図１０Ｄにおいては、位相差の絶対値Δｔが大きく、ＤＯＷＮ信号がハイレベルとなる期間は、位相差信号ＤＯＷＮ０によって決定される。
【００２８】
このようにして生成されたＵＰ信号及びＤＯＷＮ信号を用いてチャージポンプ回路５を駆動すると、２つのクロック信号の位相差とチャージポンプ回路の出力電流との関係は、図３に示す特性と図９に示す特性とを足し合わせた特性となる。図１１に、図６に示すＰＬＬ回路における２つのクロック信号の位相差とチャージポンプ回路の出力電流との関係を示す。位相比較回路１の不感帯の外側においては、２つのクロック信号の位相差に応じてチャージポンプ回路の出力電流が変化し、不感帯の内側においては、調停回路２の特性により、位相差が正か負かによってチャージポンプ回路の出力電流の極性が変化する。
【００２９】
本実施形態においては、位相比較回路１０によってチャージポンプ回路５を駆動することにより、チャージポンプ回路５の出力電流がゼロになる不感帯が存在せず、クロック信号ＣＬＫの位相と参照クロック信号ＲＥＦの位相とが一致した場合における出力電流のオフセットも生じない。従って、チャージポンプ回路５から供給される出力電流ＩＰＤＩをループフィルタ６によって制御電圧ＶＣＴＬに変換し、この制御電圧ＶＣＴＬを用いてＶＣＯ７を制御することにより、位相比較回路の不感帯によるジッタや、クロック信号ＣＬＫと参照クロック信号ＲＥＦとの間の位相オフセットを低減したＰＬＬを実現できる。
【００３０】
次に、本発明の第２の実施形態について説明する。
図１２は、本発明の第２の実施形態に係る半導体集積回路に含まれている位相比較回路を用いたＤＬＬ回路のブロック図である。このＤＬＬ回路は、図６に示すＶＣＯ７を、可変遅延回路２０に置き換えたものである。
【００３１】
可変遅延回路２０は、参照クロック信号ＲＥＦを入力し、ループフィルタ６から出力される制御電圧ＶＣＴＬによって制御される遅延時間で参照クロック信号ＲＥＦを遅延させ、遅延した参照クロック信号ＲＥＦをクロック信号ＣＬＫとして出力する。また、可変遅延回路２０は、遅延時間が制御電圧によって制御される複数の遅延素子を含むように構成しても良い。その場合には、それらの遅延素子から多相クロック信号を出力することができる。多相クロック信号は、例えば、高速シリアル伝送データをデコードするために用いられる。
【００３２】
本実施形態においては、位相比較回路１０によってチャージポンプ回路５を駆動することにより、チャージポンプ回路５の出力電流がゼロになる不感帯が存在せず、クロック信号ＣＬＫの位相と参照クロック信号ＲＥＦの位相が一致した場合における出力電流のオフセットも生じない。従って、チャージポンプ回路５から供給される出力電流ＩＰＤＩをループフィルタ６によって制御電圧ＶＣＴＬに変換し、この制御電圧ＶＣＴＬを用いて可変遅延回路２０を制御することにより、位相比較回路の不感帯によるジッタや、クロック信号ＣＬＫと参照クロック信号ＲＥＦとの間の位相オフセットを低減したＤＬＬを実現できる。
【００３３】
以上説明したように、本発明によれば、ＰＬＬ又はＤＬＬ用の位相比較回路を含む半導体集積回路において、位相比較回路の不感帯をなくすと共にチャージポンプ回路の出力電流のオフセットを防ぐことができる。これにより、クロック信号のジッタやオフセットを低減し、ＰＬＬ又はＤＬＬ全体のロック精度を改善することが可能である。
【００３４】
本発明は実施形態に基づいて説明されたが、本発明は上述の実施形態に限定されることなく、特許請求の範囲に記載される範囲内で、自由に変形・変更可能である。
【産業上の利用可能性】
【００３５】
本発明は、入力データに同期したクロック信号を発生するＰＬＬ又はＤＬＬにおいて利用することができる。
【図面の簡単な説明】
【００３６】
【図１】従来の位相比較回路を用いたＰＬＬ回路の構成を示すブロック図である。
【図２】図１に示す位相比較回路の構成を示す回路図である。
【図３】位相比較回路に不感帯が存在する場合における２つのクロック信号の位相差とチャージポンプ回路の出力電流との関係を示す図である。
【図４】図１に示すチャージポンプ回路の構成を示す回路図である。
【図５】定電流源が正常に動作しない場合における２つのクロック信号の位相差とチャージポンプ回路の出力電流との関係を示す図である。
【図６】本発明の第１の実施形態に係る半導体集積回路に含まれている位相比較回路を用いたＰＬＬ回路のブロック図である。
【図７】図６に示す調停回路の構成を示す回路図である。
【図８】図７に示す調停回路における入出力信号の波形を示すタイミングチャートである。
【図９】図７に示す調停回路を用いた場合の２つのクロック信号の位相差とチャージポンプ回路の出力電流との関係を示す図である。
【図１０】図６に示す位相比較回路における各信号の波形を示すタイミングチャートである。
【図１１】図６に示すＰＬＬ回路における２つのクロック信号の位相差とチャージポンプ回路の出力電流との関係を示す図である。
【図１２】本発明の第２の実施形態に係る半導体集積回路に含まれている位相比較回路を用いたＤＬＬ回路のブロック図である。
【符号の説明】
【００３７】
１、１０  位相比較回路
２  調停回路
３、４  合成回路
５  チャージポンプ回路
６  ループフィルタ
７  ＶＣＯ
８  エッジ検出回路
９  パルス発生回路
１１、１２  フリップフロップ
１３、９７、９８  ＡＮＤ回路
２０  可変遅延回路
５１、９１〜９６  インバータ
５２、５３  定電流源
８１、８２  ＮＡＮＤ回路
Ｑ１、Ｑ３、Ｑ５  Ｐチャネルトランジスタ
Ｑ２、Ｑ４、Ｑ６  Ｎチャネルトランジスタ
【図１】
0003779713.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
0003779713.tif 000013
【図１０Ｃ】
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【図１０Ｄ】
0003779713.tif 000015
【図１１】
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【図１２】
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