(57)【要約】  本発明は電界効果トランジスタにショットキーバリアダイオードを内蔵させた炭化珪素半導体装置に関し、第１および第２の半導体領域を厚さ方向に貫通し、その底面が半導体層内に達する第１のトレンチと、第２の半導体領域を厚さ方向に貫通し、その底面が半導体層内に達する第２のトレンチと、ゲート絶縁膜を介して第１のトレンチ内に埋め込まれたゲート電極と、第２のトレンチ内に埋め込まれたショットキーバリアダイオード電極と、第１のトレンチのトレンチ側壁に接する第１の低抵抗層と、第２のトレンチのトレンチ側壁に接する第２の低抵抗層と、を備え、第２の低抵抗層の不純物濃度は、半導体層の不純物濃度よりも高く、第１の低抵抗層の不純物濃度よりも低い。
2020188686.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタにショットキーバリアダイオードを内蔵させた炭化珪素半導体装置であって、
第１導電型の半導体層と、
前記半導体層の上層部に設けられた第１導電型の第１の半導体領域と、
前記第１の半導体領域の底面に接して設けられた第２導電型の第２の半導体領域と、
前記第１の半導体領域および前記第２の半導体領域を厚さ方向に貫通するように設けられ、その底面が前記半導体層内に達する第１のトレンチと、
前記第１のトレンチの内面を覆うゲート絶縁膜７を介して前記第１のトレンチ内に埋め込まれたゲート電極と、
前記第１の半導体領域の上方にコンタクト部を有する層間絶縁膜と、
前記第１のトレンチの延在方向とは垂直な方向における少なくとも一方のトレンチ側壁に接するように前記半導体層内に設けられた第１導電型の第１の低抵抗層と、
前記第２の半導体領域を厚さ方向に貫通するように設けられ、その底面が前記半導体層内に達する第２のトレンチと、
前記第２のトレンチ内に埋め込まれたショットキーバリアダイオード電極と、
前記第２のトレンチの延在方向に平行な方向とは垂直な方向における少なくとも一方のトレンチ側壁に接するように前記半導体層内に設けられた第１導電型の第２の低抵抗層と、
前記層間絶縁膜上を覆うと共に、前記コンタクト内に埋め込まれた第１の主電極と、
前記半導体層の前記第１の主電極が設けられた側とは反対の主面側に設けられた第２の主電極と、を備え、
前記第２の低抵抗層の不純物濃度は、
前記半導体層の不純物濃度よりも高く、前記第１の低抵抗層の不純物濃度よりも低い、炭化珪素半導体装置。
【請求項２】
前記第１および第２の低抵抗層の少なくとも一方は、
前記第１および第２のトレンチの底部よりも深い位置に達するように設けられる、請求項１記載の炭化珪素半導体装置。
【請求項３】
前記第１および第２の低抵抗層の少なくとも一方は、
前記第１および第２のトレンチの底部よりも浅い位置に達するように設けられる、請求項１記載の炭化珪素半導体装置。
【請求項４】
前記第１および第２の低抵抗層の少なくとも一方は、
前記第１および第２のトレンチの底部を併せて覆うように設けられる、請求項１記載の炭化珪素半導体装置。
【請求項５】
前記第１および第２の低抵抗層の少なくとも一方の側面に接するように設けられ、前記第１および第２の低抵抗層よりも第１導電型の不純物濃度が高い第３の低抵抗層をさらに備える、請求項１記載の炭化珪素半導体装置。
【請求項６】
前記第１および第２のトレンチの底部の少なくとも一部にそれぞれ接するように設けられた第２導電型の保護層をさらに備える、請求項１記載の炭化珪素半導体装置。
【請求項７】
前記第１のトレンチの前記第１の低抵抗層が設けられた側とは反対側のトレンチ側壁および前記第２のトレンチの前記第２の低抵抗層が設けられた側とは反対側のトレンチ側壁にそれぞれ接するように設けられた第２導電型の接続層を備え、
前記接続層は、
前記保護層に接続されると共に、前記第２の半導体領域に接続される、請求項６記載の炭化珪素半導体装置。
【請求項８】
前記第１のトレンチおよび前記第２のトレンチは並列して配置され、
前記第１のトレンチの前記トレンチ側壁に接するように設けられた前記接続層と、
前記第２のトレンチの前記トレンチ側壁に接するように設けられた前記接続層とは、対向して配置される、請求項７記載の炭化珪素半導体装置。
【請求項９】
前記第１および第２の低抵抗層は、
それぞれの前記第１および第２のトレンチと接する側とは反対側の側面において、互いに接するように配置される、請求項１記載の炭化珪素半導体装置。
【請求項１０】
電界効果トランジスタにショットキーバリアダイオードを内蔵させた炭化珪素半導体装置であって、
第１導電型の半導体層と、
前記半導体層の上層部に設けられた第１導電型の第１の半導体領域と、
少なくとも一部が前記第１の半導体領域の底面に接して設けられると共に、少なくとも一部が前記半導体層の上層部に設けられる第２導電型の第２の半導体領域と、
前記第１および第２の半導体領域を厚さ方向に貫通するように複数並列して設けられ、その底面が前記半導体層内に達するトレンチと、
前記トレンチの内面を覆うゲート絶縁膜７を介して前記トレンチ内に埋め込まれたゲート電極と、
前記第１の半導体領域の上方にコンタクト部を有する層間絶縁膜と、
前記トレンチの延在方向とは垂直な方向における少なくとも一方のトレンチ側壁に接するように前記半導体層内に設けられた第１導電型の第１の低抵抗層と、
隣り合う前記トレンチ間の前記半導体層上に設けられたショットキーバリアダイオード電極と、
隣り合う前記トレンチ間の前記半導体層の上層部に設けられ、前記ショットキーバリアダイオード電極と接する第１導電型の第２の低抵抗層と、
前記層間絶縁膜上を覆うと共に、前記コンタクト内に埋め込まれた第１の主電極と、
前記半導体層の前記第１の主電極が設けられた側とは反対の主面側に設けられた第２の主電極と、を備え、
前記半導体層の上層部に設けられる前記第２の半導体領域は、隣り合う前記トレンチ間に設けられて前記第２の低抵抗層を間に挟み、
前記第２の低抵抗層の不純物濃度は、
前記半導体層の不純物濃度よりも高く、前記第１の低抵抗層の不純物濃度よりも低い、炭化珪素半導体装置。
【請求項１１】
前記第１の低抵抗層は、
前記トレンチの底部よりも深い位置に達するように設けられ、
前記第２の低抵抗層は、
前記第２の半導体領域の底部よりも深い位置に達するように設けられる、請求項１０記載の炭化珪素半導体装置。
【請求項１２】
前記第１の低抵抗層は、
前記トレンチの底部よりも深い位置に達するように設けられ、
前記第２の低抵抗層は、
前記第２の半導体領域の底部よりも浅い位置に達するように設けられる、請求項１０記載の炭化珪素半導体装置。
【請求項１３】
前記第１の低抵抗層は、
前記トレンチの底部よりも深い位置に達するように設けられ、
前記第２の低抵抗層は、
前記トレンチの底部よりも深い位置に達するように設けられる、請求項１０記載の炭化珪素半導体装置。
【請求項１４】
前記第１の低抵抗層の側面に接すると共に、前記第２の半導体領域の底面に接して、隣り合う前記トレンチ間に渡るように設けられた、第１導電型の第４の低抵抗層をさらに備え、
前記第４の低抵抗層は、
前記第２の低抵抗層と同じ不純物濃度を有する、請求項１０記載の炭化珪素半導体装置。
【請求項１５】
請求項１から請求項１４のいずれか１項に記載の炭化珪素半導体装置を有し、
入力される電力を変換して出力する主変換回路と、
前記炭化珪素半導体装置を駆動する駆動信号を前記炭化珪素半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、を備えた電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置に関し、特に、トレンチゲートを有する炭化珪素半導体装置に関する。
【背景技術】
【０００２】
電力用スイッチング素子として使用されるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等のユニポーラ型の半導体装置に、ユニポーラ型の還流ダイオードとしてショットキーバリアダイオード（ＳＢＤ：Schottky barrier diode）を内蔵させた構成が知られている。【０００３】
この構成は、ゲート電極を備えるＭＯＳＦＥＴセルとショットキー電極を備えるＳＢＤセルを並列に配置することで実現されるが、一般的な構成の１つとして、半導体チップ内の所定の領域にショットキー電極を設け、当該領域をショットキーバリアダイオードとして動作させる構成がある。【０００４】
これにより、個別のダイオードを半導体チップに外付けして使用する場合に比べてコストを低減できる。その他、炭化珪素（ＳｉＣ）を母材として用いたＭＯＳＦＥＴでは、ショットキーバリアダイオードを内蔵させることにより寄生ｐｎダイオードによるバイポーラ動作を抑制できることもメリットの１つとなる。すなわち、炭化珪素半導体装置では、寄生ｐｎダイオードのバイポーラ動作によるキャリアの再結合エネルギーに起因して、結晶欠陥が拡張する現象があり、スイッチング素子としての信頼性が損なわれることがあるからである。【０００５】
トレンチゲート型ＭＯＳＦＥＴにショットキーバリアダイオードを内蔵させる場合、例えば特許文献１のように、一部のゲート電極をショットキー電極に置き換え、ソース電極と接続させる構成がある。これによりトレンチ間距離を小さく保つことができるため、トレンチ底部に印加される電界を低く保ちつつ、内蔵したＳＢＤ領域から高いショットキー電流を得ることができる。【０００６】
また、トレンチゲート型ＭＯＳＦＥＴ等のトレンチ内にゲート電極を設ける半導体装置では、トレンチ側壁部にチャネルが形成されるので、装置表面にゲート電極を設けるプレーナ型ＭＯＳＦＥＴに比べてチャネル幅密度を向上でき、オン抵抗を低減できるメリットがある。しかし、半導体装置がオフ状態において高い電圧が印加された際に、トレンチ底部において電界集中が発生することが問題となっている。特に、トレンチゲート型の炭化珪素半導体装置では、ＳｉＣが高い絶縁破壊強度を有するため、ドリフト層内でのアバランシェ破壊よりも先に、トレンチ底部の電界集中に起因したゲート絶縁膜破壊が生じやすく、トレンチ底部での電界集中が問題となりやすい。【０００７】
トレンチ底部での電界集中を緩和するため、トレンチ内にドリフト層とは異なる導電型の保護層を設けることが提案されている。例えば特許文献２のように、トレンチ下部におけるドリフト層にトレンチ底面保護層を設けることで、トレンチ底部での電界集中を緩和することができる。なおトレンチの間隔、すなわち保護層間の距離が広くなる程、電界緩和の効果は低くなり、トレンチ底部のゲート絶縁膜および保護層底部へ印加される電界強度が高まり、ゲート絶縁膜の信頼性および耐圧の低下をもたらす。そのため、一般的にはトレンチゲート型炭化珪素半導体装置のトレンチ間距離を小さく保つことが重要となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−２７８０６７号公報
【特許文献２】特開２００６−２１０３９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１および特許文献２のトレンチゲート型ＭＯＳＦＥＴのように、ＭＯＳＦＥＴ領域の間にＳＢＤ領域を形成する場合、ＳＢＤ電流はトレンチゲート間を通ることとなる。この際、電界緩和のためにトレンチゲート間をなるべく狭く設計すると、電流経路が狭窄し、ＳＢＤのユニポーラ電流を十分に流すことができず、寄生ｐｎダイオードによるバイポーラ動作を抑制する効果が十分に得られない場合がある。【００１０】
そこで、トレンチとトレンチの間の領域の不純物濃度を高くすることで、ＭＯＳＦＥＴやＳＢＤのユニポーラ電流を増大させることができるが、その引き換えとしてゲートトレンチ内のゲート酸化膜における電界、ＳＢＤとＳｉＣ領域との界面におけるＳｉＣ電界も増大し、ＭＯＳＦＥＴのオフ時のリーク電流が増大したり、長期信頼性を低下させたりする一因となりかねない。【００１１】
ゲート酸化膜厚を厚くすることで、ＭＯＳＦＥＴのオン抵抗とリーク電流のトレードオフ関係が生じるものの、ゲート酸化膜にかかる電界は緩和することは可能であるが、ＳＢＤとＳｉＣ領域との界面におけるＳｉＣ電界は、膜厚の制御などによってコントロールできないため、電界緩和が困難である。ｐｎ接合部分を除けば、ＭＯＳＦＥＴのオフ時には、ＳＢＤとＳｉＣ領域との界面近傍で電界が最も高くなり、耐圧不良の要因となる。【００１２】
本発明は上記のような問題を解決するためになされたものであり、ＭＯＳＦＥＴのオン抵抗とリーク電流のトレードオフを改善し、かつ、ＳＢＤのユニポーラ電流を増大させてバイポーラ動作を抑制できる炭化珪素半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る炭化珪素半導体装置は、電界効果トランジスタにショットキーバリアダイオードを内蔵させた炭化珪素半導体装置であって、第１導電型の半導体層と、前記半導体層の上層部に設けられた第１導電型の第１の半導体領域と、前記第１の半導体領域の底面に接して設けられた第２導電型の第２の半導体領域と、前記第１の半導体領域および前記第２の半導体領域を厚さ方向に貫通するように設けられ、その底面が前記半導体層内に達する第１のトレンチと、前記第１のトレンチの内面を覆うゲート絶縁膜７を介して前記第１のトレンチ内に埋め込まれたゲート電極と、前記第１の半導体領域の上方にコンタクト部を有する層間絶縁膜と、前記第１のトレンチの延在方向とは垂直な方向における少なくとも一方のトレンチ側壁に接するように前記半導体層内に設けられた第１導電型の第１の低抵抗層と、前記第２の半導体領域を厚さ方向に貫通するように設けられ、その底面が前記半導体層内に達する第２のトレンチと、前記第２のトレンチ内に埋め込まれたショットキーバリアダイオード電極と、前記第２のトレンチの延在方向に平行な方向とは垂直な方向における少なくとも一方のトレンチ側壁に接するように前記半導体層内に設けられた第１導電型の第２の低抵抗層と、前記層間絶縁膜上を覆うと共に、前記コンタクト内に埋め込まれた第１の主電極と、前記半導体層の前記第１の主電極が設けられた側とは反対の主面側に設けられた第２の主電極と、を備え、前記第２の低抵抗層の不純物濃度は、前記半導体層の不純物濃度よりも高く、前記第１の低抵抗層の不純物濃度よりも低い。
【発明の効果】
【００１４】
本発明に係る炭化珪素半導体装置によれば、電界効果トランジスタのオン抵抗を低く抑えると共にリーク電流を抑制し、内蔵するショットキーバリアダイオードのユニポーラ電流密度の向上を図ることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明に係る実施の形態１の炭化珪素半導体装置の構成を示す部分断面図である。
【図２】本発明に係る実施の形態１の炭化珪素半導体装置の製造方法を示す部分断面図である。
【図３】本発明に係る実施の形態１の炭化珪素半導体装置の製造方法を示す部分断面図である。
【図４】本発明に係る実施の形態１の炭化珪素半導体装置の製造方法を示す部分断面図である。
【図５】本発明に係る実施の形態１の炭化珪素半導体装置の製造方法を示す部分断面図である。
【図６】本発明に係る実施の形態１の炭化珪素半導体装置の製造方法を示す部分断面図である。
【図７】本発明に係る実施の形態１の炭化珪素半導体装置の製造方法を示す部分断面図である。
【図８】本発明に係る実施の形態１の炭化珪素半導体装置の製造方法を示す部分断面図である。
【図９】本発明に係る実施の形態１の炭化珪素半導体装置の変形例１の構成を示す部分断面図である。
【図１０】本発明に係る実施の形態１の炭化珪素半導体装置の変形例２の構成を示す部分断面図である。
【図１１】本発明に係る実施の形態１の炭化珪素半導体装置の変形例３の構成を示す部分断面図である。
【図１２】本発明に係る実施の形態１の炭化珪素半導体装置の変形例４の構成を示す部分断面図である。
【図１３】本発明に係る実施の形態１の炭化珪素半導体装置の変形例５の構成を示す部分断面図である。
【図１４】本発明に係る実施の形態１の炭化珪素半導体装置の変形例６の構成を示す部分断面図である。
【図１５】本発明に係る実施の形態１の炭化珪素半導体装置の変形例７の構成を示す部分断面図である。
【図１６】ＭＯＳＦＥＴ電流およびＳＢＤ電流が減少する領域を模式的に表した平面図である。
【図１７】本発明に係る実施の形態２の炭化珪素半導体装置の構成を示す部分断面図である。
【図１８】本発明に係る実施の形態２の炭化珪素半導体装置の変形例１の構成を示す部分断面図である。
【図１９】本発明に係る実施の形態３の炭化珪素半導体装置の構成を示す部分断面図である。
【図２０】本発明に係る実施の形態４の炭化珪素半導体装置の構成を示す部分断面図である。
【図２１】本発明に係る実施の形態４の炭化珪素半導体装置の変形例１の構成を示す部分断面図である。
【図２２】本発明に係る実施の形態４の炭化珪素半導体装置の変形例２の構成を示す部分断面図である。
【図２３】本発明に係る実施の形態４の炭化珪素半導体装置の変形例３の構成を示す部分断面図である。
【図２４】本発明に係る実施の形態４の炭化珪素半導体装置の変形例４の構成を示す部分断面図である。
【図２５】本発明に係る実施の形態５の電力変換システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１６】
＜実施の形態１＞
＜装置構成＞
図１は、本発明に係る実施の形態１の炭化珪素半導体装置１００の構成を示す部分断面図である。なお、以下の説明において、「不純物濃度」とは各不純物領域における不純物の濃度の最高値を示すものとする。また、図面は模式的に示されたものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されたものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
【００１７】
また、以下の説明では、「上」、「下」、「側」、「底」、「表」および「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
【００１８】
また、以下の説明では、不純物の導電型に関して、ｎ型を「第１導電型」、ｐ型を「第２導電型」として一般的に定義するが、その逆の定義でも構わない。
【００１９】
図１に示すように炭化珪素半導体装置１００は、第１導電型の炭化珪素半導体基板（ＳｉＣ基板）１の一方の主面（第１の主面）上に設けられた第１導電型のドリフト層２（半導体層）と、ドリフト層２上に設けられた第２導電型のボディ領域５（第２の半導体領域）と、ボディ領域５上に設けられた第１導電型のソース領域３（第１の半導体領域）を有している。
【００２０】
そして、ソース領域３の最表面からソース領域３およびボディ領域５を厚み方向に貫通してドリフト層２内に達するゲートトレンチ６（第１のトレンチ）が設けられている。ドリフト層２は、ＳｉＣ基板１をエピタキシャル成長させて形成された第１導電型の不純物濃度がＳｉＣ基板１よりも低い半導体層である。
【００２１】
ゲートトレンチ６の内面（底面および側面）にはゲート絶縁膜７が設けられ、ゲート絶縁膜７で囲まれたゲートトレンチ６内にはゲート電極８が埋め込まれている。そして、ゲートトレンチ６の側面に接するように第１導電型の低抵抗層１６（第１の低抵抗層）が設けられている。低抵抗層１６は、深さ方向（Ｙ方向）の一方の端部がボディ領域５の下面に接し、他方の端部が、ゲートトレンチ６の底面と同程度か、底面を超える程度の深さに位置するように設けられている。
【００２２】
ゲートトレンチ６上とその近傍を覆うように層間絶縁膜１２が設けられ、層間絶縁膜１２の外方のソース領域３上にはソースコンタクト電極４が設けられており、ソースコンタクト電極４上にはソース電極９（第１の主電極）が接続されている。ソースコンタクト電極４は、ニッケル（Ｎｉ）またはチタン（Ｔｉ）等の金属とソース領域３の珪素とのシリサイドで構成され、ソース領域３とオーミックコンタクトを形成する。
【００２３】
また、ＳｉＣ基板１のソース電極９側とは反対側の他方の主面（第２の主面）上にはドレイン電極１１（第２の主電極）が設けられている。
【００２４】
トレンチゲート型ＭＯＳＦＥＴは以上のように構成され、トレンチゲート型ＭＯＳＦＥＴ（電界効果トランジスタ）が形成される領域をＭＯＳＦＥＴ領域１９と呼称する。
【００２５】
なお、図１には図示していないが、ある断面視においては、ボディ領域５とオーミックコンタクトを形成するために、ボディ領域５よりも第２導電型の不純物濃度が高いウェルコンタクト領域を、ボディ領域５とソース領域３にそれぞれに接するように形成しても良い。
【００２６】
ＭＯＳＦＥＴ領域１９の隣にはＳＢＤ領域２０が形成されている。ＳＢＤ領域２０においては、ソース領域３の最表面からソース領域３およびボディ領域５を厚み方向に貫通してドリフト層２内に達するＳＢＤトレンチ２５（第２のトレンチ）が設けられているが、ＳＢＤトレンチ２５内にはゲート絶縁膜７およびゲート電極８の代わりにショットキー電極１０（ショットキーバリアダイオード電極）が埋め込まれている。
【００２７】
ＳＢＤトレンチ２５上とその近傍のソース領域３上にはソース電極９が接している。そして、ＳＢＤトレンチ２５ゲートトレンチ６の側面に接するように第１導電型の低抵抗層１７（第２の低抵抗層）が設けられている。なお、低抵抗層１７の第１導電型の不純物濃度は、低抵抗層１６の不純物濃度よりも低い。低抵抗層１７は、深さ方向（Ｙ方向）の一方の端部がボディ領域５の下面に接し、他方の端部が、ＳＢＤトレンチ２５の底面と同程度か、底面を超える程度の深さに位置するように設けられている。
【００２８】
ゲートトレンチ６およびＳＢＤトレンチ２５は、平面視では、例えばストライプ状をなし、ＳｉＣ基板１上に交互に複数配列される。なお、ゲートトレンチ６に埋め込まれたゲート電極８は、図示されないゲート配線に接続される。
【００２９】
次に、各半導体層および不純物領域の不純物濃度について説明する。ドリフト層２の第１導電型の不純物濃度は１．０×１０１４以上１．０×１０１７ｃｍ−３以下であり、炭化珪素半導体装置の耐圧等に基づいて設定する。ボディ領域５の第２導電型の不純物濃度は、１．０×１０１４以上１．０×１０１８ｃｍ−３以下とする。ソース領域３の第１導電型の不純物濃度は１以上．０×１０１８以上１．０×１０２１ｃｍ−３以下である。図１には示していないが、ボディ領域５とソース電極３とをオーミック接続するためにウェルコンタクト領域を設ける場合には、第２導電型の不純物濃度は、１．０×１０１８以上１．０×１０２１ｃｍ−３以下とする。これは、ソース電極９とのコンタクト抵抗を低減するためであり、ボディ領域５よりも高濃度の不純物濃度とする。
【００３０】
低抵抗層１６の第１導電型の不純物濃度は、ドリフト層２の第１導電型の不純物濃度よりも高く、例えば１．０×１０１６以上１．０×１０１９ｃｍ−３以下とする。一方、低抵抗層１７の第１導電型の不純物濃度は、ドリフト層２の第１導電型の不純物濃度よりも高く、低抵抗層１６の第１導電型の不純物濃度よりも小さく設定され、例えば１．０×１０１６ｃｍ−３より大きく、１．０×１０１９ｃｍ−３より小さい範囲に設定される。なお、より現実的には、低抵抗層１６の不純物濃度と低抵抗層１７の不純物濃度との濃度差は、１桁以内に設定され、例えば、ドリフト層２の第１導電型の不純物濃度が１．０×１０１５以上１．０×１０１６ｃｍ−３以下であれば、低抵抗層１７の不純物濃度は２．０×１０１６以上１．０×１０１７ｃｍ−３以下、低抵抗層１６の不純物濃度は４．０×１０１６以上１．０×１０１８ｃｍ−３以下とする。
【００３１】
＜動作＞
次に、炭化珪素半導体装置１００の動作について簡単に説明する。図１において、ＭＯＳＦＥＴ領域１９ではゲート電極８に閾値電圧以上の電圧が印加されている場合、ボディ領域５において、導電型が反転し、すなわち、第１導電型のチャネルがゲートトレンチ６の側面に沿って形成される。そうすると、ソース電極９からドレイン電極１１までの間に同一導電型の電流経路が形成されるため、ソース電極９とドレイン電極１１との間に電流が流れることとなる。このようにゲート電極８に閾値電圧以上の電圧が印加されることで、炭化珪素半導体装置１００がオン状態となる。
【００３２】
ゲート電極８に閾値電圧未満の電圧が印加されている場合、ボディ領域５にはチャネルが形成されないため、オン状態の場合のような電流経路が形成されない。そのため、ドレイン電極１１とソース電極９との間に電圧を印加したとしても、ドレイン電極１１からソース電極９へと電流がほとんど流れない。このようにゲート電極８の電圧が閾値電圧未満の状態が、炭化珪素半導体装置１００のオフ状態となる。このように、炭化珪素半導体装置１００は、ゲート電極８に印加する電圧を制御することで、オン状態とオフ状態とが切り換わり動作する。
【００３３】
一方、炭化珪素半導体装置１００のオフ状態において、ＳＢＤ領域２０のショットキーバリアダイオードに順方向電圧が印加された場合、ショットキー電極１０とドレイン電極１１との間にユニポーラ電流が流れ始める。このとき、順方向電圧を上げていくと、しばらくはユニポーラ電流が増加するが、ソース電極９とドレイン電極１１との間の電位差がある値以上に達すると、ボディ領域５とドレイン電極１１との間に、ボディ領域５とドリフト層２との間のｐｎ接合に起因したバイポーラ電流が流れ始める。バイポーラ電流が流れ始める直前に流すことができるユニポーラ電流を最大ユニポーラ電流と呼称する。この最大ユニポーラ電流の大小は、ボディ領域５とドリフト層２との間のｐｎ接合およびドリフト層２に生じる電位差によって影響される。
【００３４】
例えば、低抵抗層１７の第１導電型の不純物濃度を低く設定した場合、ＳＢＤトレンチ２５とゲートトレンチ６との間の抵抗が増大するため、それほど大きなユニポーラ電流を流していなくともバイポーラ電流が流れてしまう。その結果、ＭＯＳＦＥＴにＳＢＤを内蔵しても、バイポーラ電流抑制効果が十分に得られない場合がある。そこで、低抵抗層１７の第１導電型の不純物濃度を高く設定すると、オフ状態で高いドレイン電圧が印加されている際にＳＢＤトレンチ２５近傍の低抵抗層１７における電界が高くなり、リーク電流が大きくなる可能性がある。
【００３５】
これはＭＯＳＦＥＴ領域１９においても同様であり、低抵抗層１６の不純物濃度を低く設定した場合、ＭＯＳＦＥＴのオン抵抗が増大してしまう。反対に低抵抗層１６の不純物濃度を高く設定した場合、ゲートトレンチ６の底部の角部に印加される電界が高くなってしまい、ゲート絶縁膜７の信頼性を低下させる可能性がある。
【００３６】
ＭＯＳＦＥＴ領域１９の場合、ゲート絶縁膜７を厚くすることで、ゲートトレンチ６の底部の角部における局所的な高電界をある程度緩和することができるが、ＳＢＤ領域２０には酸化膜が存在しないため、同手法が使えない。すなわち、ＳＢＤ領域２０は、ＭＯＳＦＥＴ領域１９よりも、オフ時のリーク電流を抑制することが困難であると言える。
【００３７】
これに対し、本実施の形態１においては、ＳＢＤトレンチ２５に隣接するように形成された低抵抗層１７の第１導電型の不純物濃度は、ゲートトレンチ６に隣接するように形成された低抵抗層１６の第１導電型の不純物濃度とは独立に、かつ小さく設定することで、ＭＯＳＦＥＴ領域１９のオン抵抗を低減しつつ、ＳＢＤ領域２０のリーク電流を低減することができる。また既述の通り、ＭＯＳＦＥＴのゲート絶縁膜７にかかる電界はゲート絶縁膜７の厚みを変えることで制御可能であるが、ＳＢＤ近傍に印加される電界はＳＢＤ領域２０周辺の不純物濃度が主因となり決定されるので、低抵抗層１７の第１導電型の不純物濃度と、ドリフト層２の第１導電型の不純物濃度を、上述した値に設定することで、ＳＢＤ近傍に印加される電界を調整する。
【００３８】
＜製造方法＞
以下、製造工程を順に示す断面図である図２〜図８を用いて、炭化珪素半導体装置１００の製造方法について説明する。
【００３９】
まず、図２に示す工程において、第１導電型の炭化珪素基板１上に、炭化珪素で構成される第１導電型のドリフト層２を形成する。より具体的には、炭化珪素基板１上にエピタキシャル成長法を用いてドリフト層２を形成する。この場合、ドリフト層２の第１導電型不純物濃度は、上述したドリフト層２の第１導電型不純物濃度である１．０×１０１４以上１．０×１０１７ｃｍ−３以下に対応するよう形成する。
【００４０】
次に、図２に示すように、ドリフト層２の上層部に、ソース領域３およびボディ領域５をそれぞれイオン注入によって形成する。このイオン注入は、第１導電型領域を形成する場合にはドナーとして、例えばＮ（窒素）またはＰ（リン）等のイオンを注入し、第２導電型領域を形成する場合にはアクセプタとして例えばＡｌ（アルミニウム）またはＢ（ホウ素）等のイオンを注入する。なお、ソース領域３の第１導電型の不純物濃度は１．０×１０１８以上１．０×１０２１ｃｍ−３以下、ボディ領域５の第２導電型の不純物濃度は、１．０×１０１４以上１．０×１０１８ｃｍ−３以下とする。
【００４１】
また、各領域を形成する順序は前後しても良く、全てまたは一部の領域についてイオン注入に代えてエピタキシャル成長によって形成することとしても良い。なお、図示していないが、マスクを用いた選択的なイオン注入などにより、ボディ領域５よりも第２導電型の不純物濃度が高いウェルコンタクト領域を、ボディ領域５の表面付近に形成しても良い。
【００４２】
次に、図３に示す工程において、ソース領域３上に設けたマスク３１を介して、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）を行い、ソース領域３の表面からボディ領域５を貫通しドリフト層２内に達するゲートトレンチ６およびＳＢＤトレンチ２５を形成する。
【００４３】
次に、図４に示す工程において、ソース領域３上に設けたマスク３２を介して選択的なイオン注入を行う。すなわち、ゲートトレンチ６とその近傍が開口部となったマスク３２をソース領域３上に形成した後、ゲートトレンチ６の内壁に対して一定の傾斜角となるように斜め方向からのイオン注入を行うことで、ゲートトレンチ６の右側に第１導電型の低抵抗層１６を形成する。
【００４４】
図４の場合、図に対して左上から右下にイオン注入され、ゲートトレンチ６の右側に低抵抗層１６が形成される。なお、図４とは反対に、図に対して右上から左下にイオン注入することで、ゲートトレンチ６の左側にも低抵抗層１６を形成することができる。このように、ゲートトレンチ６の左側および右側のどちら側にも低抵抗層１６を形成することができるが、一方の側のみに、低抵抗層１６を形成し、他方の側には低抵抗層１６を形成しないとの選択も可能である。
【００４５】
次に、マスク３２を除去した後、ＳＢＤトレンチ２５とその近傍が開口部となったマスク３３をソース領域３上に形成した後、ＳＢＤトレンチ２５の内壁に対して一定の傾斜角となるように斜め方向からのイオン注入を行うことで、ＳＢＤトレンチ２５の右側に第１導電型の低抵抗層１７を形成する。
【００４６】
図５の場合、図に対して左上から右下にイオン注入され、ＳＢＤトレンチ２５の右側に低抵抗層１７が形成される。なお、図５とは反対に、図に対して右上から左下にイオン注入することで、ＳＢＤトレンチ２５の左側にも低抵抗層１７を形成することができる。このイオン注入では、低抵抗層１７の第１導電型の不純物濃度が低抵抗層１６の不純物濃度よりも小さくなるように、注入ドーズ量を決定する。このように、ＳＢＤトレンチ２５の左側および右側のどちら側にも低抵抗層１７を形成することができるが、一方の側のみに、低抵抗層１７を形成し、他方の側には低抵抗層１７を形成しないとの選択も可能である。
【００４７】
その後、ドリフト層２に注入した不純物を電気的に活性化させるための熱処理を行う。この熱処理は、アルゴンまたは窒素等の不活性ガス雰囲気、若しくは、真空中で、１５００℃以上２２００℃の温度で、０．５分以上６０分の時間で行うことが望ましい。また、この熱処理時では、ドリフト層２の表面を炭素で構成される膜で覆った状態で行っても良い。それにより、熱処理時における熱処理装置内の残留水分および残留酸素との反応によるエッチングでドリフト層２の表面が荒れることを抑止できる。
【００４８】
次に、図６に示す工程において、ゲートトレンチ６およびＳＢＤトレンチ２５の内面およびソース領域３上を覆うように酸化珪素膜等でゲート絶縁膜７を形成し、ゲート絶縁膜７で覆われたゲートトレンチ６およびＳＢＤトレンチ２５を埋め込むようにゲート電極８を形成する。なお、ゲート電極８は、例えば、ポリシリコン等の導電体をソース領域３上全体に形成した後、ソース領域３上の導電体を選択的に除去することで、ゲートトレンチ６およびＳＢＤトレンチ２５の内部に残すことで形成する。
【００４９】
次に、図７に示す工程において、ゲート電極８上およびソース領域３上全体に酸化珪素膜等で層間絶縁膜１２を形成した後、レジストマスク等を用いた選択的なエッチング等により層間絶縁膜１２を部分的に開口してソースコンタクト部を形成する。この際、レジストマスク等に覆われない部分ではゲート絶縁膜７も除去される。また、ゲート絶縁膜７は層間絶縁膜１２と同じ材質の膜であるので、レジストマスク等に覆われている部分では、層間絶縁膜１２と一体化する。
【００５０】
その後、開口部の底部に露出するソース領域３および図示されないウェルコンタクト領域と接するように、ソースコンタクト電極４を形成する。ソースコンタクト電極４の形成方法としては、ソースコンタクト部となる開口部内を含むソース領域３の全面に、Ｎｉを主成分とする金属膜を成膜し、６００以上１１００℃の熱処理により金属膜を炭化珪素と反応させてソースコンタクト電極４となるシリサイド膜を形成し、その後、層間絶縁膜１２上に残留した未反応の金属膜を、硝酸、硫酸または塩酸あるいは、これらと過酸化水素水との混合液などを用いたウエットエッチングにより除去することで得ることができる。なお、層間絶縁膜１２上に残留した金属膜を除去した後に、再度熱処理を行っても良い。この場合は、先の熱処理よりも高温で行うことで、よりコンタクト抵抗の低いオーミック接触が形成される。
【００５１】
次に、図８に示す工程において、レジストマスク等を用いた選択的なエッチング等により、ＳＢＤトレンチ２５上の層間絶縁膜１２を除去し、さらにＳＢＤトレンチ２５内のゲート電極８とゲート絶縁膜７を除去する。この際、層間絶縁膜１２およびゲート絶縁膜７の除去には、酸性溶液によるウエットエッチングを使用し、ゲート電極８の除去には、アルカリ性溶液によるウエットエッチングを使用すれば良い。
【００５２】
その後、ＳＢＤトレンチ２５内にＴｉ、Ｍｏ（モリブデン）、Ｎｉなどをスパッタリング法などで埋め込むことでショットキー電極１０を形成する。そして、ショットキー電極１０、ソース領域３の表面およびソースコンタクト電極４の表面に接するようにソース電極９を形成し、炭化珪素基板１の裏面にドレイン電極１１を形成することで、図１に示す炭化珪素半導体装置１００を得る。
【００５３】
なお、図５を用いて説明した工程後、ＳＢＤトレンチ２５はマスクで覆い、ゲートトレンチ６内の内面にゲート絶縁膜７を形成し、ゲートトレンチ６を埋め込むようにゲート電極８を形成する。そして、次に、ゲートトレンチ６をマスクで覆い、ＳＢＤトレンチ２５内にショットキー電極１０を埋め込むようにしても良い。
【００５４】
＜効果＞
本実施の形態１の炭化珪素半導体装置１００は、以下のような効果を奏する。図１においては、ゲートトレンチ６に接する高濃度な低抵抗層１６により、ゲートトレンチ６周辺の抵抗を低減するが、ＳＢＤトレンチ２５に接する低抵抗層１７は低抵抗層１６に比べて不純物濃度が低いため、ショットキー界面近傍の電界を低減する。その結果、ショットキー界面に由来したリーク電流が低減し、高い信頼性を得ることができる。さらに、ゲートトレンチ６の周辺は高濃度な低抵抗層１６が形成されていることと、ＳＢＤトレンチ２５周辺には低濃度ながら低抵抗層１７が形成されていることから、内蔵したＳＢＤに対し順方向電圧を印加した際に流れるユニポーラ電流が増大し、寄生ボディダイオードがオンし難くなり、高いバイポーラ電流抑制効果を得ることができる。さらに、ショットキー電極１０がトレンチ型であるため、ＳＢＤ面積を広げる際に、図１の平面方向（Ｘ方向）の寸法を広くする必要がない。その結果、同じユニポーラ電流を流すために必要なチップ面積を小さくすることができ、チップコストを安くすることができる。
【００５５】
なお、図１においては、低抵抗層１６および低抵抗層１７が、ゲートトレンチ６およびＳＢＤトレンチ２５の底部よりも深い位置にまで達するように形成した例を示している。この場合はＭＯＳＦＥＴのオン抵抗の低減効果およびＳＢＤのユニポーラ電流の改善効果が高くなる。
【００５６】
＜変形例１＞
図９は、実施の形態１の変形例１の炭化珪素半導体装置１００Ａの構成を示す部分断面図である。図９に示すように、炭化珪素半導体装置１００Ａにおいては、低抵抗層１６および低抵抗層１７が、ゲートトレンチ６およびＳＢＤトレンチ２５の底部よりも浅い位置に達するように形成されている。
【００５７】
このような構成を採ることで、低抵抗層１６および低抵抗層１７の不純物濃度を炭化珪素半導体装置１００と同じとすると、炭化珪素半導体装置１００に比べてＭＯＳＦＥＴのオン抵抗の低減効果およびＳＢＤのユニポーラ電流の改善効果は小さくなるが、その代わりに、ゲートトレンチ６およびＳＢＤトレンチ２５の底部および角部にかかる電界を緩和することができる。この結果、酸化膜の信頼性の向上とＳＢＤのリーク電流の低減効果が得られる。
【００５８】
＜変形例２＞
図１０は、実施の形態１の変形例２の炭化珪素半導体装置１００Ｂの構成を示す部分断面図である。図１０に示すように、炭化珪素半導体装置１００Ｂにおいては、低抵抗層１６はゲートトレンチ６の底部よりも深い位置まで達するように形成し、低抵抗層１７は、ＳＢＤトレンチ２５の底部よりも浅い位置までしか達しないように形成されている。このような構成を採ることで、ＭＯＳＦＥＴのオン抵抗の低減効果と、ＳＢＤのリーク電流の低減効果を得ることができる。
【００５９】
また、逆に低抵抗層１６は、ゲートトレンチ６の底部よりも浅い位置までしか達しないように形成し、低抵抗層１７は、ＳＢＤトレンチ２５の底部よりも深い位置まで達するように形成しても良い。このような構成を採ることで、酸化膜の信頼性の向上と、ＳＢＤのユニポーラ電流の改善効果を得ることができる。
【００６０】
＜変形例３＞
図１１は、実施の形態１の変形例３の炭化珪素半導体装置１００Ｃの構成を示す部分断面図である。図１１に示すように、炭化珪素半導体装置１００Ｃにおいては、低抵抗層１６がゲートトレンチ６の側面だけでなく、底部にも接するように形成されている。低抵抗層１６をイオン注入で形成する場合、注入時の傾斜角度によってはゲートトレンチ６の底部にもある程度不純物が注入されることとなる。
【００６１】
このような構成を採ることで、ＭＯＳＦＥＴ領域１９を流れる電流がゲートトレンチ６の底部に接する低抵抗層１６に流れることで、平面方向（Ｘ方向）に電流拡散しやすくなり、オン抵抗が低減される効果を有する。
【００６２】
なお、図１１では低抵抗層１６がゲートトレンチ６の底部にも接するように形成される例を示したが、低抵抗層１７がＳＢＤトレンチ２５の底部にも接するように形成されていても良い。
【００６３】
このような構成を採ることで、ＳＢＤ領域２０を流れるユニポーラ電流がＳＢＤトレンチ２５の底部に接する低抵抗層１７に流れることで、平面方向（Ｘ方向）に電流拡散しやすくなり、バイポーラ電流の抑制効果が向上する。
【００６４】
なお、低抵抗層１６がゲートトレンチ６の底部にも接し、低抵抗層１７がＳＢＤトレンチ２５の底部にも接するように形成されていても良い。このような構成を採ることで、ＭＯＳＦＥＴ領域１９においてはオン抵抗が低減され、ＳＢＤ領域２０においてはバイポーラ電流の抑制効果が向上する。
【００６５】
＜変形例４＞
図１２は、実施の形態１の変形例４の炭化珪素半導体装置１００Ｄの構成を示す部分断面図である。図１２に示すように、炭化珪素半導体装置１００Ｄにおいては、ゲートトレンチ６およびＳＢＤトレンチ２５の底部に接するように、第２導電型の保護層１３を形成しても良い。
【００６６】
このような構成を採ることで、ゲートトレンチ６およびＳＢＤトレンチ２５の底部周辺にかかる電界を緩和する効果が得られる。なお、保護層１３はゲートトレンチ６のみ、または、ＳＢＤトレンチ２５のみに設けても良い。
【００６７】
保護層１３は、イオン注入により形成することができ、第２導電型の不純物濃度は、１×１０１４以上１×１０２０ｃｍ−３以下とする。
【００６８】
＜変形例５＞
図１３は、実施の形態１の変形例５の炭化珪素半導体装置１００Ｅの構成を示す部分断面図である。図１３に示すように、炭化珪素半導体装置１００Ｅにおいては、ゲートトレンチ６の一方の側面に、低抵抗層１６の代わりに、ボディ領域５と保護層１３とを電気的に接続するための接続層１４を形成し、ＳＢＤトレンチ２５の一方の側面に、低抵抗層１７の代わりに、ボディ領域５と保護層１３とを電気的に接続するための第２導電型の接続層１４を形成しても良い。
【００６９】
接続層１４は、イオン注入により形成することができ、第２導電型の不純物濃度は、１×１０１４以上１×１０２０ｃｍ−３以下とする。
【００７０】
また、低抵抗層１６および低抵抗層１７の全てを置き換えるのではなく、低抵抗層１６および低抵抗層１７の一部を接続層１４と置き換えるような形としても良い。
【００７１】
このような構成を採ることで、保護層１３が接続層１４を介してボディ領域５に電気的に接続されるので、ターンオン時またはターンオフ時に、ソース領域３またはウェルコンタクト領域（図示せず）を介して、保護層１３から電荷を抜き取ったり、保護層１３に戻したりすることができ、電荷の経路長が短くなり、電位上昇が抑制され、その結果としてゲート絶縁膜７の信頼性が向上する。
【００７２】
＜変形例６＞
図１４は、実施の形態１の変形例６の炭化珪素半導体装置１００Ｆの構成を示す部分断面図である。図１３に示した炭化珪素半導体装置１００Ｅにおいては、ゲートトレンチ６の底部全体およびＳＢＤトレンチ２５の底部全体に保護層１３が接する構成としたが、図１４に示す炭化珪素半導体装置１００Ｆでは、保護層１３が接続層１４が形成された側の底部に接するように形成され、低抵抗層１６および低抵抗層１７が形成された側の底部には、保護層１３が接していない。このような構成を採ることで、ゲートトレンチ６およびＳＢＤトレンチ２５の底部の第２導電型の不純物領域が減り、第１導電型の不純物領域が増えるので、ＭＯＳＦＥＴおよびＳＢＤのユニポーラ電流が平面方向（Ｘ方向）に拡散しやすくなり、オン抵抗の低減およびバイポーラ電流の抑制効果を高めることができる。
【００７３】
＜変形例７＞
図１５は、実施の形態１の変形例７の炭化珪素半導体装置１００Ｇの構成を示す部分断面図である。図１３に示した炭化珪素半導体装置１００Ｅにおいては、断面視において接続層１４が、ゲートトレンチ６およびＳＢＤトレンチ２５の右側に配置された構成を示したが、図１５に示す炭化珪素半導体装置１００Ｆでは、ゲートトレンチ６とＳＢＤトレンチ２５の向かい合う側の側面に接続層１４を配置しても良い。
【００７４】
このような構成を採ることで、接続層１４が形成された側のＭＯＳＦＥＴ領域１９およびＳＢＤ領域２０においては、それぞれ接続層１４が高抵抗層となるので、ＭＯＳＦＥＴ電流およびＳＢＤ電流が減少するが、接続層１４が形成されていない側のＭＯＳＦＥＴ領域１９およびＳＢＤ領域２０においては、ＭＯＳＦＥＴ電流およびＳＢＤ電流が減少しない。
【００７５】
図１６は、ＭＯＳＦＥＴ電流およびＳＢＤ電流が減少する領域を模式的に表した平面図であり、ストライプ状のゲートトレンチ６とＳＢＤトレンチ２５とが交互に複数配置された状態を示している。
【００７６】
図１６において、破線で囲った領域が、ＭＯＳＦＥＴ電流およびＳＢＤ電流が減少する電流減少領域を示しており、接続層１４が向かい合った領域は、ＭＯＳＦＥＴ電流およびＳＢＤ電流が減少する領域であるが、接続層１４が形成されていない側のＭＯＳＦＥＴ領域１９およびＳＢＤ領域２０においては電流減少領域は存在していない。このため、電流減少領域の面積を最小限に抑えることができ、ＭＯＳＦＥＴ電流およびＳＢＤ電流の減少を抑制でき、オン抵抗の増加を抑制できる。
【００７７】
＜実施の形態２＞
図１７は、本発明に係る実施の形態２の炭化珪素半導体装置２００の構成を示す部分断面図である。なお、図１７においては、図１を用いて説明した炭化珪素半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００７８】
図１７に示す炭化珪素半導体装置２００においては、ＳＢＤトレンチ２５に接するように形成された低抵抗層１７と、低抵抗層１７の外側に設けられ、低抵抗層１７の側面に接する第１導電型の低抵抗層１８（第３の低抵抗層）を有している点で、実施の形態１の炭化珪素半導体装置１００とは異なっている。低抵抗層１８の不純物濃度は、低抵抗層１７の不純物濃度よりも大きく設定され、例えば、２．０×１０１６以上２．０×１０１９ｃｍ−３以下とする。
【００７９】
低抵抗層１７および低抵抗層１８をイオン注入により形成する場合、まず、高い注入エネルギーで斜め方向からのイオン注入により低抵抗層１８を形成した後、それよりも低い注入エネルギーで斜め方向からのイオン注入により低抵抗層１７を形成してレトログレードプロファイルとする方法が一例として挙げられる。ＳＢＤトレンチ２５の近くにおいては不純物濃度が小さく、ＳＢＤトレンチ２５よりも少し離れた領域では不純物濃度が大きい構成が得られる。
【００８０】
この構成であれば、ＳＢＤを流れるユニポーラ電流が横方向に拡散しやすくなり、バイポーラ電流抑制効果を高めることができる。また、ＳＢＤトレンチ２５近くの不純物濃度が小さいことから、ＭＯＳＦＥＴのターンオフ時のリーク電流を小さく抑えることができる。
【００８１】
なお、図１７においては、ＳＢＤトレンチ２５に低抵抗層１８を設けた例を示したが、同様に、ゲートトレンチ６に接する低抵抗層１６の外側に設けられ、低抵抗層１６の側面に接する低抵抗層１８（第３の低抵抗層）を設けても良い。この場合も、低抵抗層１６の不純物濃度よりも、低抵抗層１８の不純物濃度が大きく設定され、例えば、２．０×１０１６以上２．０×１０１９ｃｍ−３以下とする。このような構成を採ることで、ＭＯＳＦＥＴのオン電流を高めつつ、ゲート絶縁膜７にかかる電界を緩和する効果が得られる。
【００８２】
＜変形例１＞
図１８は、実施の形態２の変形例１の炭化珪素半導体装置２００Ａの構成を示す部分断面図である。図１８に示す炭化珪素半導体装置２００Ａは、低抵抗層１６に接する低抵抗層１８を形成し、また、低抵抗層１７の側面に接する第１導電型の低抵抗層１８１（第３の低抵抗層）を形成している。この場合も、低抵抗層１８の不純物濃度は低抵抗層１６の不純物濃度よりも大きくし、低抵抗層１８１の不純物濃度は低抵抗層１７よりも大きく設定する。このような構成を採ることで、ＭＯＳＦＥＴのオン電流を高めつつ、ゲート絶縁膜７にかかる電界を緩和し、また、バイポーラ電流抑制効果を高めることができる。また、ＭＯＳＦＥＴのターンオフ時のリーク電流を小さく抑えることができる。
【００８３】
＜実施の形態３＞
図１９は、本発明に係る実施の形態３の炭化珪素半導体装置３００の構成を示す部分断面図である。なお、図１９においては、図１を用いて説明した炭化珪素半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００８４】
図１９に示す炭化珪素半導体装置３００においては、ＭＯＳＦＥＴ領域１９およびＳＢＤ領域２０との境界部において低抵抗層１６と低抵抗層１７とが接するように形成されている点で、実施の形態１の炭化珪素半導体装置１００とは異なっている。
【００８５】
このような構成を採ることで、ＭＯＳＦＥＴ電流およびＳＢＤのユニポーラ電流が横方向に拡散しやすくなり、オン抵抗の低減およびバイポーラ電流の抑制効果を高めることができる。なお、低抵抗層１６と低抵抗層１７は、実施の形態１および実施の形態２と同様に、一定の傾斜角を持たせた斜め方向からのイオン注入によって形成する。
【００８６】
＜実施の形態４＞
図２０は、本発明に係る実施の形態４の炭化珪素半導体装置４００の構成を示す部分断面図である。なお、図２０においては、図１９を用いて説明した炭化珪素半導体装置３００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００８７】
図２０に示す炭化珪素半導体装置４００においては、トレンチ型のＳＢＤの代わりに、隣接するゲートトレンチ６の間（ゲートトレンチ間）のドリフト層２の表面にショットキー電極１０を設け、その下のドリフト層２の上層部には低抵抗層１７を形成して、ショットキー電極１０に接する構成となっている。
【００８８】
低抵抗層１７は、ゲートトレンチ６をエッチング等により形成する前に、イオン注入などの方法により形成される。この場合も、ゲートトレンチ６を含むＭＯＳＦＥＴ領域１９の間に、ＳＢＤ電極１０を含むＳＢＤ領域２０が形成され、ＳＢＤ領域２０は、ＭＯＳＦＥＴ領域１９と同様にストライブ状の領域となる。
【００８９】
なお、ＳＢＤ領域２０においては、ソース領域３は設けず、ドリフト層２の上層部にはボディ領域５が低抵抗層１７を挟むように設けられている。また、低抵抗層１７はボディ領域５よりも深く、かつゲートトレンチ６よりも浅くなるように形成されており、ゲートトレンチ６の側面にも接している。低抵抗層１６は、深さ方向（Ｙ方向）の一方の端部がボディ領域５の下面に接し、他方の端部が、ゲートトレンチ６の底面と同程度か、底面を超える程度の深さに位置するように設けられている。なお、低抵抗層１７は、低抵抗層１６間にも延在するように設けられているが、低抵抗層１７の深さは、低抵抗層１６よりも浅くなるように設けられている。
【００９０】
本実施の形態４の炭化珪素半導体装置４００においては、ＳＢＤ電極１０がドリフト層２の表面に形成されるため、ＭＯＳＦＥＴのオフ時にＳＢＤ電極の周辺に印加される電界が緩和される。
【００９１】
また、低抵抗層１７をボディ領域５よりも深くなるように形成することで、ボディ領域５の底部周辺のドリフト層２では平面方向（Ｘ方向）に電流拡散しやすくなり、バイポーラ電流の抑制効果が向上する。
【００９２】
＜変形例１＞
図２１は、実施の形態４の変形例１の炭化珪素半導体装置４００Ａの構成を示す部分断面図である。図２１に示す炭化珪素半導体装置４００Ａは、ＳＢＤ領域２０内には低抵抗層１６を設けていない構成となっており、低抵抗層１７の一部は、両側のゲートトレンチ６の側面に接する構成となっている。
【００９３】
ＳＢＤ領域２０内に低抵抗層１６を形成しない場合は、ＳＢＤ電極１０近傍に印加される電界を小さくし、リーク電流を小さくすることができる。これは、ボディ領域５からドリフト層２に向かって空乏層が拡がりやすくなるためである。
【００９４】
＜変形例２＞
図２２は、実施の形態４の変形例２の炭化珪素半導体装置４００Ｂの構成を示す部分断面図である。図２２に示す炭化珪素半導体装置４００Ｂにおいては、低抵抗層１７と同じ不純物濃度を有する第１導電型の低抵抗層２１（第４の低抵抗層）が、低抵抗層１６の側面に接すると共に、ＭＯＳＦＥＴ領域１９内のボディ領域５の底面に接してゲートトレンチ間に形成されている。この構成であれば、低抵抗層１７を形成する際に、ＭＯＳＦＥＴ領域１９にも及ぶようにマスクレスで注入することができ、マスクの作製工程が不要となり、プロセスコストを低減できる。低抵抗層２１を形成することによってＭＯＳＦＥＴのオン抵抗は低減されるが、同時にゲート酸化膜の電界を高める可能性があるので、低抵抗層２１の不純物濃度は、ゲート酸化膜の電界が許容範囲となるように、適切な濃度に調整することが望ましい。例えば１×１０１５以上１×１０１９ｃｍ−３以下などに設定する。
【００９５】
＜変形例３＞
図２３は、実施の形態４の変形例３の炭化珪素半導体装置４００Ｃの構成を示す部分断面図である。図２３に示す炭化珪素半導体装置４００Ｃにおいては、低抵抗層１７がボディ領域５よりも浅くなるように形成されている。このような構成を採ることで、ＳＢＤが流せる最大ユニポーラ電流は小さくなるが、ＳＢＤ電極１０の周辺およびボディ領域５の角部に印加される電界を小さくできる。
【００９６】
＜変形例４＞
図２４は、実施の形態４の変形例４の炭化珪素半導体装置４００Ｄの構成を示す部分断面図である。図２４に示す炭化珪素半導体装置４００Ｄにおいては、低抵抗層１７がゲートトレンチ６よりも深い位置まで達するように形成されている。このような構成を採ることで、ＳＢＤが流せる最大ユニポーラ電流を大きくすることができる。
【００９７】
＜実施の形態５＞
本実施の形態は、上述した実施の形態１〜４に係る炭化珪素半導体装置を電力変換装置に適用したものである。実施の形態１〜４に係る炭化珪素半導体装置は、特定の電力変換装置に限定されるものではないが、以下、実施の形態５として、三相のインバータに適用した場合について説明する。
【００９８】
図２５は、実施の形態５に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。
【００９９】
図２５に示す電力変換システムは、電源１０００、電力変換装置２０００および負荷３０００で構成される。電源１０００は、直流電源であり、電力変換装置２０００に直流電力を供給する。電源１０００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路およびＡＣ／ＤＣコンバータで構成することとしても良い。また、電源１０００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしても良い。
【０１００】
電力変換装置２０００は、電源１０００と負荷３０００の間に接続された三相のインバータであり、電源１０００から供給された直流電力を交流電力に変換し、負荷３０００に交流電力を供給する。電力変換装置２０００は、図２５に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。
【０１０１】
負荷３００は、電力変換装置２０００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３０００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、若しくは、空調機器向けの電動機として用いられる。
【０１０２】
以下、電力変換装置２０００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１０００から供給される直流電力を交流電力に変換し、負荷３０００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態に係る主変換回路２０１は、２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードで構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態１〜４およびそれぞれの変形例のいずれかに係る炭化珪素半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３０００に接続される。
【０１０３】
駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧未満の電圧信号（オフ信号）となる。
【０１０４】
制御回路２０３は、負荷３０００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３０００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
【０１０５】
本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子として実施の形態１〜４に係る炭化珪素半導体装置を適用するため、低損失、かつ、高速スイッチングの信頼性を高めた電力変換装置を実現することができる。
【０１０６】
本実施の形態では、２レベルの三相インバータに実施の形態１〜４に係る炭化珪素半導体装置を適用する例を説明したが、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが、３レベルまたはマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに適用することも可能である。
【０１０７】
また、実施の形態１〜４に係る炭化珪素半導体装置を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機、レーザー加工機、または誘導加熱調理器、非接触給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
【０１０８】
この発明は詳細に説明されたが、上記した説明は、全ての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【０１０９】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【国際調査報告】
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