(57)【特許請求の範囲】
【請求項１】
基板上に電極が設けられ、この電極上に圧電薄膜が設けられる電子部品であって、
前記圧電薄膜が、前記電極に所要のバイアス電位を印加した状態で成膜されて、表面粗さ（Ｒａ）が１０ｎｍ以下である、ことを特徴とする電子部品。
【請求項２】
基板と、前記基板に形成されている、少なくとも１層以上の圧電薄膜を有する薄膜部の上下面を少なくとも一対の上部電極および下部電極を対向させて挟む構造の振動部と、を有する共振子を設けた電子部品において、
前記圧電薄膜が、前記下部電極に所要のバイアス電位を印加した状態で成膜されて、表面粗さ（Ｒａ）が１０ｎｍ以下である、ことを特徴とする電子部品。
【請求項３】
請求項２に記載の電子部品において、
前記基板は、開口部または凹部を有し、前記開口部または凹部上に前記振動部が形成されている、ことを特徴とする電子部品。
【請求項４】
請求項１ないし３のいずれかに記載の電子部品において、
前記圧電薄膜が、ＺｎＯおよびＡｌＮから選択された１種を主成分とする、ことを特徴とする電子部品。
【請求項５】
請求項１または２に記載の電子部品において、
前記バイアス電位が、＋５０Ｖ〜＋３００Ｖである、ことを特徴とする電子部品。
【請求項６】
請求項１ないし５のいずれかに記載の電子部品の複数を圧電薄膜共振子として備え、それらの電子部品における電極同士をフィルタ回路の構成に接続してなる、ことを特徴とするフィルタ。
【請求項７】
請求項１ないし５のいずれかに記載の電子部品の複数をラダー構成にした、ことを特徴とするフィルタ。
【請求項８】
請求項６または７に記載のフィルタを用いて構成されている、ことを特徴とするデュプレクサ。
【請求項９】
請求項１ないし５のいずれかに記載の電子部品の１つないしは複数を圧電薄膜共振子として備え、それらの電子部品を電子通信動作に使用する、ことを特徴とする電子通信機器。
【請求項１０】
基板上に電極を設けるプロセスと、前記電極に所要のバイアス電位を印加した状態で該電極上に圧電薄膜を設けるプロセスと、を有することを特徴とする電子部品の製造方法。
【請求項１１】
基板上に下部電極と共に該下部電極の周囲を取り囲む形態でかつ該下部電極と電気的導通がされるようにダミー電極を設けるプロセスと、前記電極に所要のバイアス電位を印加した状態で電極上に圧電薄膜を設けるプロセスと、前記圧電薄膜における外周部分と共に前記ダミー電極を除去するプロセスと、前記圧電薄膜を間にして一部が前記下部電極の一部と共に上下に対向する一対の励振用電極部分を構成するように当該圧電薄膜上に上部電極を設けるプロセスとを有することを特徴とする電子部品の製造方法。
【請求項１２】
基板上に絶縁薄膜を形成するプロセスと、前記絶縁薄膜上に下部電極と共に該下部電極の周囲を取り囲む形態でかつ該下部電極と電気的導通がされるようにダミー電極を設けるプロセスと、前記電極に所要のバイアス電位を印加した状態で該絶縁薄膜上と電極上とに圧電薄膜を設けるプロセスと、前記圧電薄膜における外周部分と共に前記ダミー電極を除去するプロセスと、前記圧電薄膜を間にして一部が前記下部電極の一部と共に上下に対向する一対の励振用電極部分を構成するように当該圧電薄膜上に上部電極を設けるプロセスとを有することを特徴とする電子部品の製造方法。
【請求項１３】
請求項１０ないし１２のいずれかに記載の電子部品の製造方法において、
前記バイアス電位が、＋５０Ｖ〜＋３００Ｖである、ことを特徴とする電子部品の製造方法。
【請求項１４】
請求項１０ないし１３のいずれかに記載の電子部品の製造方法において、
前記圧電薄膜を、ＺｎＯおよびＡｌＮから選択された１種を主成分として形成する、ことを特徴とする電子部品の製造方法。
【請求項１５】
請求項１０ないし１４のいずれかに記載の電子部品の製造方法において、
前記圧電薄膜を、イオンまたはプラズマを用いて成膜する、ことを特徴とする電子部品の製造方法。
【請求項１６】
請求項１０ないし１５のいずれかに記載の電子部品の製造方法において、
前記圧電薄膜を、ＣＶＤ法、スパッタ法のいずれかで成膜する、ことを特徴とする電子部品の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、圧電薄膜共振子などの圧電薄膜を搭載した電子部品、その製造方法、それを用いたフィルタおよびデュプレクサならびに電子通信機器に関する。
【０００２】
【従来の技術】
圧電基板の厚み縦振動を利用した圧電共振子の共振周波数は、圧電基板の厚さに反比例し、超高周波領域では、圧電基板を極めて薄く加工する必要がある。しかし、圧電基板自体の厚さを薄くするのは、その機械的強度や取り扱い上の制限などから、基本モードでは数１００ＭＨｚが実用上の高周波限界とされてきた。このような問題を解決するため、従来から以下に述べるような高周波特性を伸ばせるようにした圧電薄膜共振子が提案されている。
【０００３】
図１０に示す圧電薄膜共振子においては、微細加工法によりＳｉ基板９０を部分的にエッチングすることにより、Ｓｉ基板９０の一部に数μｍ以下の厚さの薄膜支持部９１を形成し、その上に一対の励振用電極９２、９３を有するＺｎＯ圧電薄膜９４を設けたものである（例えば、特許文献１参照。）。図１０に示す圧電薄膜共振子の場合では、薄膜支持部９１は微細加工技術を用いて薄くすることができ、また、ＺｎＯ圧電薄膜９４もスパッタリングなどにより薄く形成することができるから、数１００ＭＨｚないし数１０００ＭＨｚまで高周波特性を伸ばすことができる。しかし、図１０に示す圧電薄膜共振子の場合、ＺｎＯ圧電薄膜９４とＳｉ基板９０のヤング率の温度係数が共に負の符号であるために、共振周波数の温度特性が低下する。
【０００４】
このような共振周波数の温度特性の低下に対する問題に対処した圧電薄膜共振子を図１１に示す。この圧電薄膜共振子においては、Ｓｉ基板１００の表面に熱酸化などでＳｉＯ2薄膜を形成し、Ｓｉ基板１００を部分的にエッチングすることによりＳｉＯ2薄膜で薄膜支持部１０１を形成し、その上に励振用電極１０２、１０３を両面に有するＺｎＯ圧電薄膜１０４を設けている。図１１に示す圧電薄膜共振子の場合、薄膜支持部１０１のヤング率の温度係数は、ＺｎＯ圧電薄膜１０４のそれと異なり、正の温度係数を有するため、ＺｎＯ圧電薄膜１０４の膜厚とＳｉＯ2薄膜からなる薄膜支持部１０１の膜厚との比率をある適当な値に設定することにより、共振周波数の温度特性を安定にすることができる（例えば、特許文献２参照。）。しかし、図１１に示す圧電薄膜共振子の場合、基本厚み縦振動の振動節点に関して、ＺｎＯ圧電薄膜１０４が対称の位置からずれてしまうために、３次や５次といった奇数次の高調波の他に偶数次の高調波がスプリアスとなる。
【０００５】
このような図１１の圧電薄膜共振子の問題に対処する圧電薄膜共振子を図１２に示す。図１２の圧電薄膜共振子においては、基板２００上に電極２０１、２０２間のＺｎＯ圧電薄膜２０３に対して上下対称にＳｉＯ2薄膜２０４、２０５を形成することにより、ＺｎＯ圧電薄膜２０３の中央部分に振動節点が位置するように形成して３次や５次といった奇数次の高調波の他に偶数次の高調波がスプリアスとならないようにしている（例えば、特許文献３参照。）。
【０００６】
【特許文献１】
特開２００１−１６８６７４号（第３頁、図３）
【特許文献２】
特開昭５８−１２１８１７号（全頁、全図）
【特許文献３】
特開昭５８−１３７３１７号（全頁、全図）
【０００７】
【発明が解決しようとする課題】
ところで、図１０ないし図１２の圧電薄膜共振子のいずれもは、図１３で示すように、Ｓｉ基板３０１（図１０ないし図１２のＳｉ基板９０、１００、２００）上の薄膜支持部３０２（図１０ないし図１２の薄膜支持部９１、１０１、２０４）上に下部電極３０３（図１０ないし図１２の下部電極９２、１０２、２０１）がパターニングされ、そのパターニングされている下部電極３０３上にＺｎＯ圧電薄膜（図１０ないし図１２の圧電薄膜９４、１０４、２０３）を形成している。そのため、スパッタリングなどでＺｎＯ圧電薄膜を成膜する場合、下部電極３０３が、孤立パターンであって電位的にフローティング状態となっていて、電位的に不安定となっている。そのため、電位的に不安定な下部電極３０３上に形成したＺｎＯ圧電薄膜の表面粗さ（Ｒａ）が１０ｎｍよりも大きくなり、この膜を使って作製した共振子の電気機械結合係数が１．５％となり、その圧電性が粗悪であるという課題がある。
【０００８】
したがって、本発明は、このような課題を解決するためになされたものであって、圧電性の良好な圧電薄膜を有する圧電薄膜共振子などの電子部品を提供することを目的としている。
【０００９】
【課題を解決するための手段】
本発明は、基板上に電極を設けるプロセスと、前記電極に所要のバイアス電位を印加した状態で該電極上に圧電薄膜を設けるプロセスとを有することを特徴とする。本発明によれば、圧電薄膜の形成時において、電極が、電位的にフローティング状態とならず安定している。そのため、電位的に安定な電極上に形成した圧電薄膜の表面粗さを小さくし、また、基板法線に対するＺｎＯ圧電薄膜のＣ軸の傾きを小さくする。このため、圧電性が良好となり、共振子の電気機械結合係数及び品質係数を共に大きくすることができる。
【００１０】
【発明の実施の形態】
以下、本発明の詳細を図面に示す実施の形態に基づいて説明する。本実施形態では、圧電薄膜を搭載したすべての電子部品例えばＳＡＷフィルタ、デュプレクサなどの電子部品に適用することができるが、その電子部品の一例として圧電薄膜共振子に適用して説明することにする。この圧電薄膜共振子は、例えば厚み縦振動のｎ次モードを利用しているが、それ以外のモード例えば厚みすべり振動のｎ次モードを利用しているものにも適用できる。図１（ａ）（ｂ）に、本発明の実施形態に係る圧電薄膜共振子の断面を示す。図１（ａ）は、側面断面、図１（ｂ）は平面を示す。図１（ａ）は、図１（ｂ）の（１）−（１）線に沿う断面図である。図例の圧電薄膜共振子は、基板１０、薄膜支持部１２、下部電極１４、圧電薄膜１６および上部電極１８から構成されている。基板１０は、空洞２０を有している。基板１０は、この空洞２０により開口部または凹部を有するものとなる。この基板１０に対してその空洞２０により形成された表面側開口を覆う状態で絶縁薄膜としての薄膜支持部１２が設けられている。圧電薄膜１６は、両側から下部電極１４と上部電極１８とで挟み込まれた積層体の形態で薄膜支持部１２上に設けられている。下部電極１４と上部電極１８それぞれの一部は、圧電薄膜１６を介して上下に対向されて励振用電極部分とされている。このような構造を有する圧電薄膜共振子の材料として、基板１０はＳｉで構成されている。薄膜支持部は、ＳｉＯ2で、また、圧電薄膜１６は、ＺｎＯを主成分として構成されている。ＳｉＯ2とＺｎＯとでは、弾性定数の温度係数の符号が異なることにより、それらの膜厚比率を適宜に設定することにより基本モードにおける共振周波数の温度係数を小さくし、共振周波数の温度特性を安定にすることができる。この場合、ＳｉＯ2の温度係数は、約＋１００ｐｐｍ／℃、ＺｎＯのそれは、約−７０ｐｐｍ／℃である。したがって、薄膜支持部１２と圧電薄膜１６の材料は、このような温度係数を有するものであれば、ＳｉＯ2やＺｎＯに限定されるものではない。例えば、圧電薄膜１６としてはＡｌＮやその他を主成分とするものでもよい。なお、基板１０の材料はＳｉに限定されるものではなく、水晶やガラスやその他でもよい。また、下部電極１４と上部電極１８についても、導電性を有する金属であれば何でもよいが、好ましくはＡｌ、Ａｕ、Ｐｔ、Ｎｂ、Ｍｏ、Ｔａ、Ｗ、Ｎｉ、Ｃｕ、Ａｇなどがある。
【００１１】
そして、本実施形態では、圧電薄膜１６が下部電極１４を電位的にフローティング状態とせず、所要のバイアス電位が印加されている状態で成膜されていることにより、下部電極１４を電位的にフローティング状態として成膜された従来の圧電薄膜１６よりも、優れた電気機械結合係数（ｋ2）と品質係数（Ｑ）とを有していることに特徴を有する。
【００１２】
本実施形態の圧電薄膜共振子においては、その１つの具体例として、基板１０はＳｉを材料とし、それに対する空洞２０は所要のエッチング技術例えば異方性エッチングや反応性イオンエッチングなどにより形成されている。また、薄膜支持部はＳｉＯ2で、圧電薄膜１６は、ＺｎＯで、それぞれ構成されている。下部電極１４と上部電極１８は所要の成膜技術例えばリフトオフ蒸着法等で構成されている。そして、圧電薄膜１６は、下部電極１４を＋５０Ｖ〜３００Ｖ程度のバイアス電位を印加した状態で所要の成膜技術例えば反応性スパッタリングにより成膜されている。なお、本発明は、これら成膜技術に何ら限定されるものではなく、下部電極１４にバイアスを印加した状態で圧電薄膜を成膜する際に、成膜する粒子がイオン化する方法であれば良い。上記のような成膜方法としては、反応性スパッタリング以外に、プラズマＣＶＤ法、ＲＦスパッタリング、ＤＣスパッタリング、ＥＣＲスパッタリングなどの成膜方法がある。
【００１３】
このような構造を有する本実施形態の圧電薄膜共振子のインピーダンス特性および位相特性を、図２（ａ）で示すとともに、従来の圧電薄膜共振子のインピーダンス特性および位相特性を図２（ｂ）に示し、両者を比較する。なお、図２（ａ）および図２（ｂ）において、横軸は、周波数ｆ（Ｈｚ）、左縦軸はインピーダンス｜Ｚ｜（Ω）、右縦軸は位相Ｚ（°）を示し、図中のＡは、インピーダンス特性線、Ｂは、位相特性線を示す。また、図２（ａ）のインピーダンス特性および位相特性は、電極に＋９０Ｖのバイアス電位を印加した状態で圧電薄膜１６を成膜したものであり、図２（ｂ）のそれは、バイアス電位を印加せずに成膜したものである。図２（ａ）と図２（ｂ）とを比較して明らかであるように、本実施形態の圧電薄膜は、表面粗さ（Ｒａ）５．７ｎｍ、基板法線に対するＣ軸の傾き０．２°以下を有し、この圧電薄膜を使った共振子は、最大位相角８６°、共振抵抗７０Ω、品質係数１３００、主振動の電気機械係数２．６％であるのに対して、従来の圧電薄膜は、表面粗さ（Ｒａ）１０．３ｎｍ、基板法線に対するＣ軸の傾き１°以上であり、この圧電薄膜を使った共振子は、最大位相角７３°、共振抵抗２１０Ω、品質係数８００、主振動の電気機械結合係数１．５％である。
【００１４】
なお、本実施形態では、表面粗さ（Ｒａ）５．７ｎｍの例を挙げているが、これに限定されるものではなく、本発明者の実験によると、表面粗さ（Ｒａ）１０．３ｎｍでは特性が良くなかったから、表面粗さ（Ｒａ）が１０ｎｍ以下であると良好な特性が得られた。
【００１５】
以上のことから、本実施形態の圧電薄膜共振子は、従来のそれよりも共振特性が優れている。なお、図２（ａ）は一例であり、下部電極１４の正のバイアス電位＋５０Ｖ〜＋３００Ｖの範囲で印加することにより圧電共振子の電気機械結合係数２．６〜９％で、かつ、品質係数２００〜２０００の範囲で得られ、下部電極１４に対するどのバイアス電位の印加においても、従来の圧電薄膜共振子よりも優れた共振特性となっている。
【００１６】
正のバイアス電位ではＺｎＯはＣ軸配向性が良好になってくる。この場合、そのバイアス電位が＋３００Ｖを超えると、圧電薄膜１６が引張性応力となり、膜破裂が発生するおそれがある。また、バイアス電位が、＋５０Ｖ未満では不十分であり、表面粗さ（Ｒａ）が９〜１０ｎｍの圧電薄膜が形成された。一方、バイアス電位が、＋９０Ｖ〜＋２００Ｖでは、安定して優れた共振特性が得られた。したがって、共振特性および膜破裂という両面から正のバイアス電位は前記したように＋５０Ｖ〜＋３００Ｖの範囲で印加することが好ましく、より好ましくは＋９０Ｖ〜＋２００Ｖの範囲である。
【００１７】
図３ないし図６を参照して図１で示される圧電薄膜共振子の製造方法を説明する。
【００１８】
まず、図３（ａ）（ｂ）を参照して第１プロセスを説明する。図３（ａ）は、側面断面、図３（ｂ）は平面を示す。図３（ａ）は図３（ｂ）の（３）−（３）線に沿う断面図である。
【００１９】
第１プロセスにおいては、まず、平面視正方形で所要の厚みのある板状とされたＳｉ（シリコン）からなる基板１０を用意する。この基板１０の表面を熱酸化する。これによって、ＳｉＯ2からなる絶縁薄膜である薄膜支持部１２を形成する。この場合、薄膜支持部１２は、基板１０の表面に対してスパッタリングＣＶＤ法で堆積して形成してもよい。そして、基板１０に対してその裏面側から即面視形状が台形の空洞２０を形成する。２０ａは、基板１０の表面側における空洞２０の外形線を示す。このような空洞２０の形成法は、公知の手法で形成することができる。本発明はその公知の手法のいずれにも限定されない。エッチング技術で空洞２０を形成する場合、ウェットエッチング、ドライエッチングのいずれでも可能である。ドライエッチングには、プラズマ、イオンビーム、イオンミリングがあるが、プラズマエッチングとスパッタリング効果を併用した方式（反応性スパッタエッチング、反応性イオンエッチング）は異方性エッチングが可能となる。また、エッチングモードとしては、異方性エッチングが好ましい。
【００２０】
次いで、薄膜支持部１２上にリフトオフ蒸着法などで、Ａｌ，Ａｕ，Ｐｔ，Ｎｂ，Ｍｏ，Ｔａ，Ｗ，Ｎｉ，Ｃｕ，Ａｇなどを材料とする電極２２を形成する。この電極２２は、下部電極１４とその周辺のダミー電極２４とで構成されている。下部電極１４は、薄膜支持部１２の左端中央部位にある平面視ほぼ正方形の入出力電極１４ａとこの入出力電極１４ａから図中右方向に向けて平面視ほぼ細長に引き出された引き出し電極１４ｂとよりなり、この引き出し電極１４ｂの右端部分は、下部励振用電極部分を構成する。ダミー電極２４は、下部電極１４の全周囲を取り囲むようにして薄膜支持部１２の全周縁に設けられているとともに、下部電極１４における入出力電極１４ａに導通接続されている。
【００２１】
次に、図４（ａ）（ｂ）を参照して第２プロセスを説明する。図４（ａ）は、側面断面、図４（ｂ）は平面を示す。図４（ａ）は、図４（ｂ）の（４）−（４）線に沿う断面図である。
【００２２】
第２プロセスにおいては、反応性スパッタリングにより、ＺｎＯを主成分とする圧電薄膜１６を成膜する。この圧電薄膜１６の成膜時において、ダミー電極２４に対して不図示の電位印加手段により＋９０Ｖのバイアス電位を印加しておく。この正のバイアス電位の印加により下部電極１４は電位的にフローティング状態にならなくて済み、圧電薄膜１６は、基板１０に対して良好なＣ軸配向となり、かつ、圧電極性が＋極性または−極性に整列された状態となり、従来のように＋極性と−極性とが混在するようなことがなくなる。
【００２３】
そもそも、反応性スパッタリング、プラズマＣＶＤ法、ＲＦスパッタリング、ＤＣスパッタリング、ＥＣＲスパッタリングなどの成膜する粒子がイオン化する成膜方法では、成膜時にバイアスを印加することは必須ではないが、バイアスを印加しながら成膜すると配向性の良い膜が得られることは知られていた。しかしながら、圧電共振子の圧電薄膜１６の成膜において、バイアスを印加しながら成膜するために、基板１０にバイアスを印加しても、下部電極１４は電位的にフローティング状態となり、バイアスを印加することが出来ない。つまり、圧電共振子として重要な下部電極上の圧電薄膜を、バイアスを印加しながら成膜することができない。そこで、ダミー電極２４を形成すると、下部電極１４にもバイアスを印加することが出来、配向性の良い圧電薄膜１６を形成することが出来る。
【００２４】
その結果、本実施形態の圧電薄膜１６は、その表面粗さが表面粗さ（Ｒａ）で、従来の１０ｎｍより粗いものに比べて５．７ｎｍとなって良くなる。また、その圧電性も従来の電気機械結合係数：１．５％、品質係数：８００と比較して、電気機械結合係数：２．６％、品質係数１３００に向上する。
【００２５】
次に、図５（ａ）（ｂ）を参照して第３プロセスを説明する。図５（ａ）は、側面断面、図５（ｂ）は平面を示す。図５（ａ）は、図５（ｂ）の（５）−（５）線に沿う断面図である。
【００２６】
第３プロセスにおいては、反応性イオンエッチング、ウェットエッチングにより、圧電薄膜１６の外周縁とダミー電極２４とを除去するとともに、下部電極１４における入出力電極１４ａを露出させる。
【００２７】
次に、図６（ａ）（ｂ）を参照して第４プロセスを説明する。図６（ａ）は、側面断面、図６（ｂ）は平面を示す。図６（ａ）は、図６（ｂ）の（６）−（６）線に沿う断面図である。
【００２８】
第４プロセスにおいては、リフトオフ蒸着法などで上部電極１８を形成する。この上部電極１８は、圧電薄膜１６の右端中央部位にある平面視ほぼ正方形の入出力電極１８ａとこの入出力電極１８ａから図中左方向に向けて平面視ほぼ細長に引き出された引き出し電極１８ｂよりなり、この引き出し電極１８ｂの左端部分は、上部励振用電極部分を構成する。
【００２９】
以上のようにして図１で示される本実施形態の圧電薄膜共振子を製造することができる。
【００３０】
なお、本実施の形態の圧電薄膜共振子は、図７（ａ）で示すようなπ型ラダーフィルタ、図７（ｂ）で示すようなＴ型フィルタ、図７（ｃ）で示すようなＬ型フィルタに組み込んで使用することができる。このようなフィルタの場合、安定したフィルタ特性のものとなる。なお、このような各フィルタは、上述した圧電薄膜共振子を基板上に複数設け、これら基板上の各圧電薄膜共振子どうしをそれぞれの電極を図７の配線形態に接続することで、その動作特性を安定させられたフィルタを完成することができる。
【００３１】
なお、本実施の形態の圧電薄膜共振子は、図８で示すようなアンテナ入出力ＡＮＴに対して送信側と受信側に切り替える構成としたデュプレクサ５０にも適用することができる。
【００３２】
なお、本実施の形態の圧電薄膜共振子あるいは図７（ａ）〜（ｃ）で示されるフィルタを、携帯電話や無線ＬＡＮやその他、あらゆる各種電子通信機器に搭載することで、当該電子通信機器の電子通信動作に使用する場合、その動作特性を安定させることができる。
【００３３】
なお、本発明に係る電子部品の一例としての圧電薄膜共振子６０は、図９に示すように、基板６１の上面に所望形状の凹部６２を形成し、この凹部６２上に薄膜支持部６３、下部電極６４、圧電薄膜６５、上部電極６６をそれぞれ順に成膜した構成としてもよい。この場合、凹部６２は基板６１を上下に貫通するものでなく、有底状の凹み形状となっており、薄膜支持部６２に覆われた凹部６２が空洞部となっている。
【００３４】
【発明の効果】
以上説明したように、本発明によれば、基板上に電極を設けるプロセスと、前記電極に所要のバイアス電位を印加した状態で該電極上に圧電薄膜を設けるプロセスとを有するから、電極が、電位的にフローティング状態とならず安定している。そのため、電位的に安定な電極上に形成した圧電薄膜の表面粗さを小さくし、また、電気機械結合係数を大きく、品質係数を大きくすることができ、圧電性の良好な圧電薄膜を有する電子部品を製造することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る圧電薄膜共振子に係り、図１（ａ）は、図１（ｂ）の（１）−（１）線断面図、図１（ｂ）は平面図
【図２】（ａ）本実施形態の圧電薄膜共振子のインピーダンス特性および位相特性を示す図、（ｂ）従来の圧電薄膜共振子のインピーダンス特性および位相特性を示す図
【図３】本実施形態の圧電薄膜共振子の製造方法における第１プロセスを示し、図３（ａ）は、図３（ｂ）の（３）−（３）線断面図、図３（ｂ）は平面図
【図４】本実施形態の圧電薄膜共振子の製造方法における第２プロセスを示し、図４（ａ）は、図４（ｂ）の（４）−（４）線断面図、図４（ｂ）は平面図
【図５】本実施形態の圧電薄膜共振子の製造方法における第３プロセスを示し、図５（ａ）は、図５（ｂ）の（５）−（５）線断面図、図５（ｂ）は平面図
【図６】本実施形態の圧電薄膜共振子の製造方法における第４プロセスを示し、図６（ａ）は、図６（ｂ）の（６）−（６）線断面図、図６（ｂ）は平面図
【図７】本実施形態の圧電薄膜共振子を用いたフィルタの回路図
【図８】本実施形態の圧電薄膜共振子を用いたデュプレクサの回路図
【図９】本発明に係る別実施形態の圧電薄膜共振子を示す側面断面図
【図１０】従来の圧電薄膜共振子の側面断面図
【図１１】他の従来の圧電薄膜共振子の側面断面図
【図１２】さらに他の従来の圧電薄膜共振子の側面断面図
【図１３】さらに他の従来の圧電薄膜共振子の側面断面図
【符号の説明】
１０  基板
１２  薄膜支持部
１４  下部電極
１６  圧電薄膜
１８  上部電極
２０  空洞
２２  電極
２４  ダミー電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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