(57)【特許請求の範囲】
【請求項１】
基板上にマトリクス状に配置された複数の行配線及び列配線を介して駆動される画像形成素子と、該複数の列配線に輝度データに対応するパルス幅の電圧パルスを印加する列配線駆動部と、該複数の行配線を順次選択し走査する行配線駆動部とを備える表示装置であって、前記行配線の抵抗と選択された前記行配線に流れる電流によって生じる電圧降下量を、
前記複数の列配線をその総数よりも少数のブロックに分けて、列配線ブロック単位にて算出する電圧降下量算出手段を有し、
前記電圧降下量に基づいて前記輝度データを補正することを特徴とする表示装置。
【請求項２】
基板上にマトリクス状に配置された複数の行配線及び列配線を介して駆動される画像形成素子と、該複数の列配線に輝度データに対応するパルス幅の電圧パルスを印加する列配線駆動部と、該複数の行配線を順次選択し走査する行配線駆動部とを備える表示装置であって、前記行配線の抵抗と選択された前記行配線に流れる電流によって生じる電圧降下量を、前記複数の列配線をその総数よりも少数のブロックに分けて、列配線ブロック単位にて算出する電圧降下量算出手段と、
前記電圧降下量より補正値データを算出する手段と、
該補正値データにより前記列配線駆動部の出力電圧を可変とする手段とを備えることを特徴とする表示装置。
【請求項３】
前記電圧降下量算出手段は、１水平走査期間を複数の期間に分割し、分割した各期間毎に電圧降下量を算出する請求項１または２記載の表示装置。
【請求項４】
前記列配線駆動部は各列配線毎に出力回路を備え、各出力回路がそれぞれ異なる出力電位を有する複数の電圧供給部のいずれか一つを選択し、その選択された電圧供給部の電位により該列配線に印加される電圧パルスの波高値が決定されることを特徴とする請求項２に記載の表示装置。
【請求項５】
前記画像形成素子が表面伝導型電子放出素子であることを特徴とする請求項１〜４のいずれか１つに記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はマトリクス配線された複数の電子放出素子やＥＬ素子等の画像形成素子を備えた表示装置及びその駆動方法に関するものであり、特に、冷陰極電子放出素子とその電子線照射を受けて発光する蛍光面からなる表示パネルとを用いて、テレビジョン信号やコンピュータなどからの表示信号を受信し、画像表示させるテレビジョン受信機やディスプレイ装置等の表示装置において、前記表示パネルのマトリクス配線などが有する電気抵抗分に起因する冷陰極素子駆動量の減少分を補償し駆動するための、信号処理部に適するものである。
【０００２】
【従来の技術】
従来の表示装置としては、例えば、特開平８−２４８９２０号公報において、電子放出素子への電気的な接続配線などの電気抵抗分に起因する素子駆動電圧の減少によって生じる輝度低下を補償するような補正を行う場合について、統計演算によりその補正量を算出し、電子線要求値と補正値を合成する構成が開示されている。
【０００３】
その特開平８−２４８９２０号公報中の第１実施例として説明されている表示装置の構成図を図１７に示す。詳細な説明は該公報に書かれているので省略するが、図１７に示されるように補正を行うために、各列配線毎に備えられる乗算器２０８にて輝度データとメモリ手段２０７からの補正データを乗算し、変調信号発生器２０９に補正後データを転送する構成が提案されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の構成においては、各列配線毎の乗算器や補正データを出力するためのメモリ手段、及びメモリ手段にアドレス信号を与えるための合算器など大規模なハードウエアが必要であった。
【０００５】
本発明は、電気的接続配線等の電気抵抗分による素子駆動電圧の減少に起因する輝度低下を補償するような補正が、従来例に係る表示装置よりも少ないハードウエアで実現出来る表示装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の表示装置は、基板上にマトリクス状に配置された複数の行配線及び列配線を介して駆動される画像形成素子と、該複数の列配線に輝度データに対応するパルス幅の電圧パルスを印加する列配線駆動部と、該複数の行配線を順次選択し走査する行配線駆動部とを備える表示装置であって、前記行配線の抵抗と選択された前記行配線に流れる電流によって生じる電圧降下量を、
前記複数の列配線をその総数よりも少数のブロックに分けて、列配線ブロック単位にて算出する電圧降下量算出手段を有し、
前記電圧降下量に基づいて前記輝度データを補正することを特徴とする。
【０００７】
本発明の第２の表示装置は、基板上にマトリクス状に配置された複数の行配線及び列配線を介して駆動される画像形成素子と、該複数の列配線に輝度データに対応するパルス幅の電圧パルスを印加する列配線駆動部と、該複数の行配線を順次選択し走査する行配線駆動部とを備える表示装置であって、前記行配線の抵抗と選択された前記行配線に流れる電流によって生じる電圧降下量を、
前記複数の列配線をその総数よりも少数のブロックに分けて、列配線ブロック単位にて算出する電圧降下量算出手段と、
前記電圧降下量より補正値データを算出する手段と、
該補正値データにより前記列配線駆動部の出力電圧を可変とする手段とを備えることを特徴とする。
本発明の第３の表示装置は、前記電圧降下量算出手段は、１水平走査期間を複数の期間に分割し、分割した各期間毎に電圧降下量を算出する。
【０００８】
本発明の第４の表示装置は、前記列配線駆動部は各列配線毎に出力回路を備え、各出力回路がそれぞれ異なる出力電位を有する複数の電圧供給部のいずれか一つを選択し、その選択された電圧供給部の電位により該列配線に印加される電圧パルスの波高値が決定される。
本発明の第５の表示装置は、前記画像形成素子が表面伝導型電子放出素子である。
【００１０】
【発明の実施の形態】
［第１の実施形態］
図１は本発明の第１の実施形態に係る表示装置を示す構成図である。この図において、表示パネル部１０７は、電子放出素子である表面伝導型電子放出素子（以下ＳＣＥと略記する）を（ｍ×ｎ）マトリクス状に配線したマルチ電子源と、その電子源から電子線照射を受け発光する受光面としての蛍光面とを備えて構成されている。不図示ではあるが、放出された電子線を加速するための高電圧バイアスが該蛍光面に印加される。表示パネル部１０７の製法については、特開平８−２４８９２０号公報において詳細に記述されているので、ここではその説明を省略する。
【００１１】
特開平８−２４８９２０号公報にて詳細に記述されているように、ＳＣＥを用いた表示パネルの発光輝度階調制御方法は、いくつか考えられるが、本実施形態においては、列配線駆動部１０５が、入力される輝度データ即ち電子線放出量要求値データに比例したパルス幅を有する電圧パルスを列配線に印加し、行配線駆動部１０６が、発光させるラインに選択電圧パルスを印加し、順次選択する行を走査していくことにより、画像表示を行うことを前提とする場合を例として、以下の説明を行うものとする。このようなＳＣＥのＯＮ時間が電子線放出量要求値データに比例する方式においては、表示パネルの蛍光面が電子照射を受ける時間は、電子線放出量要求値データに比例するために、結果として発光輝度も電子線放出量要求値データにほぼ比例する。
【００１２】
簡単な一例として、図３で示すように、本実施形態に係る表示パネル部１０７は、４本の列配線と２本の行配線で８個のＳＣＥ１１〜１４，２１〜２４をマトリクス配線してあり、階調数２ビットで表示する場合を考える。図５は図３における各部の動作タイミングを示したタイムチャートである。
【００１３】
図１における列配線駆動部１０５は、図３においては、Ｘシフトレジスタ１０５Ａと、各列配線毎に備えられるパルス幅変調器１０５Ｂと、列配線駆動出力部１０５Ｃとからなる。
【００１４】
Ｘシフトレジスタ１０５Ａの入力データ信号は、輝度データであり、マトリクス配線された各ＳＣＥの電子線放出量要求値である。この信号は、図５のＤＡＴＡ信号として示されているように、行毎に点順次に送られてくる。この場合、２×４マトリクス素子なので、１水平期間に１行分４個の各ＳＣＥの電子線放出量要求値を転送する。１フレームは３水平期間からなり、２水平期間をデータ転送のために備え、１水平期間をブランク期間として設けている。
【００１５】
Ｘシフトレジスタ１０５Ａは、２ビットレジスタが４段直列に接続されており、入力データをタイミング発生部１０４から送られてくるＣＬＫ（クロック）信号により順次読み込む。また水平期間毎に発生するＬＤ信号によりＸシフトレジスタ１０５Ａに読み込んだデータは、パルス幅変調器ｐｗｍ１０５Ｂに転送される。パルス幅変調器１０５Ｂは転送されたデータに比例したパルス幅を有する電圧信号を発生する。例えばパルス幅変調器１０５Ｂは、データラッチ手段と、カウンタ手段及びフリップフロップ手段から構成され、ＨＤ信号でフリップフロップがセットされるとともに、カウンタがスタートし、ラッチが保持するデータ数のカウント終了トリガでフリップフロップがリセットされ、このフリップフロップの出力がパルス幅信号として利用される。列配線駆動出力部１０５Ｃはパルス幅変調器１０５Ｂの出力電圧信号を所望の振幅レベルになるように増幅して列配線に印加する。この例において、各ＳＣＥの選択電位はＶｆであり、列配線駆動出力部１０５Ｃは接地レベルからＶｆ／２の電位差を有する電圧信号を発生する。図５のＸ１〜Ｘ４電圧出力信号に電子線放出量要求値がそれぞれ１１Ｂ，１０Ｂ，０１Ｂ，００Ｂ（Ｂは２進数であることを示す）のときの波形を示す。
【００１６】
図１における行配線駆動部１０６は、図３においては表示パネル部１０７の左右に備えられた二つのＹシフトレジスタ１０６Ａと、各行配線の両側に備えられる行配線駆動出力部１０６Ｂとからなる。
【００１７】
Ｙシフトレジスタ１０６Ａは、タイミング発生部１０４からのＶＤ信号をＨＤ信号によりシフトし、列配線駆動出力部１０５Ｃが、１行目の出力電圧パルスを発生する水平期間に同期して、ほぼ１水平期間幅の電圧パルスを１行目の行配線駆動出力部１０６Ｂに出力する。同様に、Ｙシフトレジスタ１０６Ａは、列配線駆動出力部１０５Ｃが、２行目のデータに相当する出力電圧パルスを発生するタイミングに同期して、電圧パルスを２行目の行配線駆動出力部１０６Ｂに出力するというように、順次走査のためのタイミングパルスの生成が行われている。
【００１８】
行配線駆動出力部１０６Ｂは、Ｙシフトレジスタ１０６Ａからの出力電圧パルス信号を所望の振幅レベルになるように増幅して行配線に印加する。この場合は−Ｖｆ／２からＶｆ／２の電位差を有する電圧信号を発生する。図５はＹ１電圧出力信号及びＹ２電圧出力信号としてその例を示している。
【００１９】
図３及び図５は動作を分かり易くするために素子（ｅｍｉｔｔｅｒ）数が非常に少ない例について示しているが、素子数が増えても基本的には同様の構成で実現することができる。
【００２０】
図１において、入力端子１００は、表示すべき画像について外部からの画像信号入力を受けるための入力部である。図示していないが、制限された伝送帯域にて画像信号を伝えるために、入力画像信号が原信号より圧縮された形態で入力される場合においては、入力端子１００は、圧縮信号を伸長して原信号に復調するデコード手段を含む。
【００２１】
画像信号処理部１０１においては、まず入力端子１００からの画像信号を表示パネル部１０７の素子数・画素構成に適合するようにサンプリングする。具体的には入力端子１００からの画像信号の１フレーム期間中の有効走査線数が表示パネル部１０７の行ライン数に適合するように（必要ならば）走査線変換を行う。また、列配線数と同数の輝度データを入力信号の水平有効表示期間からサンプリングする。また、表示パネル部１０７の蛍光面が、例えば赤・緑・青の３原色を用いている場合は、その色配列に適合するように輝度データを配列する。各画像サンプルの量子化ビット数は、表示パネル部１０７で表現できる階調数に応じて決定する。画像信号は、ＣＲＴを用いた表示装置を前提にしていることが多いため、ＣＲＴの持つγ（ガンマ）特性を考慮して、γ補正が施されていることが多い。このため、前述のように、発光輝度が電子線放出量要求値データにほぼ比例する表示パネルを対象にする場合は、この予め施されているγ補正をキャンセルする所謂逆γ補正も画像信号処理部１０１内にて行う。
【００２２】
補正量算出部１０８及び加算手段１０３は、表示パネル部１０７内の素子への電気的な接続配線などの電気抵抗分に起因する素子駆動電圧の減少に伴う輝度低下を補償する補正を行うために備えられたものであり、補正量算出部１０８にて算出した補正量を加算手段１０３にて画像信号処理部１０１からの出力信号に加算することにより、補正輝度データを生成する。
【００２３】
図４に表した例を用いて、接続配線の電気抵抗に起因する素子駆動電圧低下量の計算例を示す。１行目の行配線が選択されているとき、表示パネル部１０７に配設されている素子１１〜１４に、駆動電流ｉ１〜ｉ４がそれぞれ対応する列配線ドライバＸ１〜Ｘ４から流れる。
【００２４】
行配線上の各素子接続部間電気抵抗をｒとし、図示のとおり、行配線の両側を同電位で選択している場合、ｋ番目（ｋは自然数１〜４）の素子電流は、行配線接続端（図４にＡ，Ｂ，Ｃ，Ｄで示す）から両側のＹ１ドライバまでの抵抗値比により、ＩＬ（ｋ）とＩＲ（ｋ）とに分流され、
ＩＬ（１）＝（４／５）＊ｉ１，ＩＲ（１）＝（１／５）＊ｉ１
ＩＬ（２）＝（３／５）＊ｉ２，ＩＲ（２）＝（２／５）＊ｉ２
ＩＬ（３）＝（２／５）＊ｉ３，ＩＲ（３）＝（３／５）＊ｉ３
ＩＬ（４）＝（１／５）＊ｉ４，ＩＲ（４）＝（４／５）＊ｉ４
である。すなわち行配線上の各Ａ，Ｂ，Ｃ，Ｄ点における発生電位差ΔＶＡ〜ΔＶＤは以下の（式１）に示される。
【００２５】
【数１】
0003793073.tif 000002
上記（式１）にて求めた行配線上に発生する電位差分だけ、素子に印加される駆動電圧が減少し、輝度低下が発生する訳である。
【００２６】
以上、行配線の両側に行配線駆動部が配置されている場合について述べたが、行配線駆動部が行配線の片側にのみ配置された場合でも同様に計算することができる。
【００２７】
特開平８−２４８９２０号公報に開示されている通り、素子印加電圧（Ｖｆ）と素子駆動電流（Ｉｆ）・放出電流（Ｉｅ）の関係は既知の特性を有しており、印加電圧（Ｖｆ）を決めれば素子駆動電流（Ｉｆ）の値を知ることができる。
【００２８】
また、表示パネル部１０７の行配線の電気抵抗値も固定の既知の値を持つ。すなわち１行の全素子に同時に（同じパルス幅にて）駆動電圧が印加される場合は、前述の（式１）により、駆動電圧の減少分（以下電圧降下量と呼ぶ）を求めることができ、それに起因する輝度減少分補償のための輝度データに加算すべき補正値データを算出することが出来る。
【００２９】
しかしながら、実際の駆動状態においては、１行の素子が同時に同じパルス幅で駆動されることは少なく、それぞれ異なる輝度データに応じたパルス幅で各素子は駆動される。このような場合においては、輝度データに応じて発生する電圧降下量も変化する。
【００３０】
例えば図４に示す例で考えると、２ビットの輝度データによる４通りのパルス幅を取り得る。この場合は、１水平走査期間（但し、画像信号に対応しない期間を除く）を期間Ｉ，ＩＩ，ＩＩＩに分割し、各分割期間毎に前記（式１）により、発生する電圧降下量を求めることにより対応することが出来る。このためには、輝度データをモニタして、期間Ｉ，ＩＩ，ＩＩＩ毎にどの素子が駆動されるかを検出すればよい。
【００３１】
具体的には、輝度データとパルス幅は比例関係にあるから、
・期間Ｉに駆動される素子はその輝度データが０１Ｂ以上のもの
・期間ＩＩに駆動される素子はその輝度データが１０Ｂ以上のもの
・期間ＩＩＩに駆動される素子はその輝度データが１１Ｂ以上のもの
という基準値（近似階調レベル）と輝度データの大きさを比較するコンパレータ手段である比較部を備えることにより、図６（１）に示すような期間Ｉ，ＩＩ，ＩＩＩ毎のＯＮ／ＯＦＦテーブルを取得し、このテーブルより期間毎に（式１）により電圧降下量を計算し、その和を取ることで電圧降下量の合計を求めることができる。
【００３２】
以上、図３に示す１行の素子数が４個であって、表示階調２ビットの時の補正値算出方法について説明した。この場合、図６（２）に示すように４点×３期間の１２回の電圧降下量演算を行った。
【００３３】
原理的には素子数が増えた場合や、表示階調数が増えた場合においても、同様の方法にて補正値を算出することはできる。但し（１行の素子数）×（階調数−１）回の演算を１水平期間内に行わなければならないため、表示パネル部１０７の画素数が大きい場合や、表示階調数が大きい場合は、演算能力不足のため対応できない場合もある。
【００３４】
本実施形態においては、表示パネル部１０７の画素数が大きい場合や、表示階調数が大きい場合における補正値算出方法についても述べる。
本実施形態においては、下記二つの近似により演算回数を減らす。
（近似１）隣接する複数の列配線を一つのブロックとして捕らえ、ブロック単位で補正演算を行う。
（近似２）補正演算に用いる階調数（即ち、近似階調レベル）を実際の表示階調数より減らす。
【００３５】
図７は図１に示す第１の実施形態の補正量算出部周辺の詳細を示す構成図である。図８は図７における各部の動作タイミングを示すタイムチャートである。これらの図を用いて近似演算例を説明する。
【００３６】
水平ｌ（２≦ｌ≦ｍ）ライン目の輝度データが、比較部１１４〜１１６に、図７には不図示であるが図１に示した画像信号処理部１０１から入力される。画像信号処理部１０１の処理後の信号が、１Ｈライン（水平１ライン）メモリ１０２に入力される。１Ｈラインメモリ１０２は遅延回路として動作し、１ライン前の（ｌ−１）ラインのデータが加算手段１０３に出力される。
【００３７】
比較部１１４〜１１６は、図２に示すように、規格化された入力信号レベルの０．２５、０．５、０．７５に閾値設定された近似階調レベルＶｒｅｆ１〜３（１１０，１１１，１１２）と入力輝度データの大きさとを比較し、近似階調レベルより輝度データが大きいときに、Ｈｉ（ハイ）レベルの出力を各比較部１１４〜１１６毎に備えられた積算部１１８〜１２０に出力する。図面上では分かりやすいように、比較部としてアナログコンパレータのように電圧源を用いた基準レベルや、コンパレータを書いているが、本例においては、デジタルコンパレータを使用しているのは言うまでもない。
【００３８】
積算部１１８〜１２０は、ＡＮＤゲート１１８Ａ〜１２０Ａ、カウンタ１１８Ｂ〜１２０Ｂ及び累計値レジスタ１１８Ｃ〜１２０Ｃから成る。ＡＮＤゲート１１８Ａ〜１２０Ａは、比較部１１４〜１１６の出力とＣＬＫ信号Ｔ７０２を入力し、その論理和信号をカウンタ１１８Ｂ〜１２０Ｂに出力する。
【００３９】
カウンタ１１８Ｂ〜１２０Ｂは、ＳＴ信号Ｔ７０３の立ち上りエッジからＲＳＴ信号Ｔ７０４の立ち上りエッジ期間までのＡＮＤゲート１１８Ａ〜１２０Ａからの出力パルス数を計数する。本例においては、図２に示す期間分割及び図８に示す動作タイミングのように、時間軸方向に期間Ｉ〜ＩＶの４期間に分割するため、ＳＴ信号Ｔ７０３の立ち上りエッジは各分割期間の始まりのタイミングに設定され、ＲＳＴ信号Ｔ７０４の立ち上りエッジは各分割期間の終わりのタイミングに設定される。これら図８に示すタイミング信号は図１に示すタイミング発生部１０４により生成される。
【００４０】
このカウンタ１１８Ｂ〜１２０Ｂの計数値は、各分割期間の終わりのタイミングに設定されたＬＤ信号Ｔ７０４にて累計値レジスタ１１８Ｃ〜１２０Ｃに保存される。図８において、ＲＳＴ信号とＬＤ信号は、Ｔ７０４として同タイミングで示されているが、当然ＬＤ信号がＲＳＴ信号より早く、計数値が累計値レジスタ１１８Ｃ〜１２０Ｃに転送された後、カウンタ１１８Ｂ〜１２０Ｂはリセットされるのは言うまでもない。累計値レジスタ１１８Ｃ〜１２０Ｃに保存された計数値は、次のＬＤ信号の立ち上りエッジが来る前までにＣＰＵ１０８Ａからのメモリアクセス信号により累計値テーブルメモリ１０９に転送される。
【００４１】
図１における補正量算出部１０８は、図７に示すようにＣＰＵ１０８Ａ、補正値レジスタ１０８Ｂ〜Ｅ、バッファ１０８Ｆ及びタイマ１０８Ｇから成る。ＣＰＵ１０８Ａは、不図示であるがその動作を規定するプログラムが格納されるＲＯＭ手段を備え、そのプログラムにより動作する。補正値演算に係るプログラムのフローチャートを図９に示す。ＣＰＵ１０８Ａに入力されるＨＤ信号Ｔ７０１の割込み動作（ステップＳ１）により、補正値演算は、水平周期単位で輝度データ信号と同期して行われる。
【００４２】
ＨＤ割込みイベントが発生すると、ＣＰＵ１０８Ａは、補正値演算処理ルーチンに飛ぶ。そのルーチンにてＣＰＵ１０８Ａは、まずタイマ１０８Ｇをセットする（ステップＳ２）。タイマ１０８Ｇは、１水平期間内に数回ＣＰＵ１０８Ａにタイマ割込みを発生させるために動作する。このタイマ割込みが発生すると、ＣＰＵ１０８ＡはステップＳ１０のタイマ割込みルーチンに飛び、累計値レジスタ１〜３（１１８Ｃ〜１２０Ｃ）に格納されているデータを累計値テーブルメモリ１０９の所定のアドレスに転送（タイマ割込み回数によりアドレスを計算する）し（ステップＳ１１）、終了後は元のルーチンに戻る。累計値テーブルメモリ１０９のデータ例を図１０に示す。
【００４３】
次に、ステップＳ３で、ＣＰＵ１０８Ａは補正値レジスタ１０８Ｂ〜Ｅに前の水平周期に演算した補正値データを図８におけるＴ７０５のタイミングで書き込む。バッファ１０８Ｆはこの書込み期間のみ有効となる。この書込みは輝度データの水平帰線期間中に終了する。
【００４４】
補正値レジスタ１０８Ｂ〜Ｅは、図８において、Ｔ７０６〜７０９にて示されるＯＥＩ〜ＯＥＩＶ信号（Ｈｉの期間レジスタの出力を有効にする信号）により、期間Ｉ〜ＩＶに追従して該補正値レジスタ１０８Ｂ〜Ｅの出力が切り替わり、その切り替わりに応じた補正値データが加算手段１０３に出力される。
【００４５】
その後、ステップＳ４で、ＣＰＵ１０８Ａは累計値テーブルメモリ１０９からデータを読み出し、ステップＳ５では、図１１に示すような近似モデルにて補正値演算を行う。
【００４６】
（近似１）表示パネル部１０７の総列配線数を複数ブロック単位（この場合は４ブロック）に束ね、ブロック内各列配線を流れる駆動電流の総和をブロック電流（図１１におけるｉ１〜ｉ４に相当）として扱う。行配線上の素子間抵抗値もブロック毎に定める代表点間の抵抗値で考える。
（近似２）輝度データに応じた列配線駆動パルス幅を以下の条件でパルス１，２，３の３パルスで置き換える。
【００４７】
・Ｖｒｅｆ１未満の輝度データ→パルス幅０
・Ｖｒｅｆ１以上Ｖｒｅｆ２未満の輝度データ→パルス幅１／４：（パルス１）
・Ｖｒｅｆ２以上Ｖｒｅｆ３未満の輝度データ→パルス幅２／４：（パルス２）
・Ｖｒｅｆ３以上の輝度データ→パルス幅３／４：（パルス３）
【００４８】
近似１，２により、パルス１〜３毎の各ブロック電流は以下のように求められる。ここで、ｉは１素子分の駆動電流値である。
ｉ１（パルス１）＝ＮＡ１×（ｉ／４），
ｉ１（パルス２）＝ＮＡ２×（ｉ／４），
ｉ１（パルス３）＝ＮＡ３×（ｉ／４），
ｉ２（パルス１）＝ＮＢ１×（ｉ／４），
ｉ２（パルス２）＝ＮＢ２×（ｉ／４），
ｉ２（パルス３）＝ＮＢ３×（ｉ／４），
ｉ３（パルス１）＝ＮＣ１×（ｉ／４），
ｉ３（パルス２）＝ＮＣ２×（ｉ／４），
ｉ３（パルス３）＝ＮＣ３×（ｉ／４），
ｉ４（パルス１）＝ＮＤ１×（ｉ／４），
ｉ４（パルス２）＝ＮＤ２×（ｉ／４），
ｉ４（パルス３）＝ＮＤ３×（ｉ／４）
ここで、ＮＡ１〜ＮＡ３、ＮＢ１〜ＮＢ３、ＮＣ１〜ＮＣ３、ＮＤ１〜ＮＤ３は、４つの各ブロックにおいて、パルス１〜３の輝度データを有する列配線数である。
【００４９】
図１１に示す近似モデルは、前述した図４と同じであるから、上記のように、パルス１〜３毎の各ブロック電流ｉ１〜ｉ４が求められれば、（式１）によりブロック間の電圧降下量を求めることができる。特開平８−２４８９２０号公報に開示されている通り、素子印加電圧（Ｖｆ）と素子駆動電流（Ｉｆ）・放出電流（Ｉｅ）の関係は既知の特性を有しており、電圧降下量から放出電子量の低下分が求められ、その低下分を補正するための補正値は演算して得ることが出来る。
【００５０】
このようにして得られた補正値データは、ＣＰＵ１０８Ａの周辺に配置される不図示のメモリに保管され、次のＨＤ割込み処理時に補正値レジスタＩ〜ＩＶに転送される。
【００５１】
補正値データは、加算手段１０３により、（ｌ−１）ラインの輝度データに加算され、補正輝度データとして、列配線駆動部１０５へ転送される。従って、１水平走査期間において、列配線駆動部１０５から出力される駆動パルスは、例えば図１に示した表示パネル１０７の両側に行配線駆動部１０６を有する構成においては、同一の輝度データに対しては、電圧降下量の大きい表示パネル１０７の中央部の列配線に出力される電圧パルスのパルス幅が端部に比べて長くなる。また、行配線駆動部１０６が表示パネル１０７の片側のみに配置されている構成においては、行配線駆動部１０６から離れて配置されている列配線に印加される駆動パルスのパルス幅が長くなる。
【００５２】
説明を簡単にするために、列配線ブロックを４個、階調パルスを３種に近似した例にて補正演算方法を述べたが、もちろんこれに限定されることなく、ブロック数や階調パルス種の数は任意に増減することが出来る。
【００５３】
また、図７に示した例においては、列配線のブロック数と同数の補正値レジスタ１０８Ｂ〜Ｅを備え、同一ブロックの列配線補正は同一値で行う例について説明したが、ブロック毎に求めた補正値データを用いて直線補間により、各列配線に対する補正値データを求めることができる。即ち、電圧降下量及びそれから算出される補正値データは、前述した方法に従って列配線ブロック毎に計算し、ブロック内の各列配線に対しては、ブロック毎の計算値から直線補間された補正値データを用いて、補正輝度データを生成することができる。
【００５４】
さらに、各期間毎に得られた補正値データに対しても、同様に直線補間により期間内の任意の期間に対する補正値データを得ることができる。
【００５５】
つまり、計算量の多い電圧降下量の計算は、列配線及び水平走査期間各々に対してブロック化して行い、計算量の少ない直線補間により、全列配線における任意の輝度データに対して補正値データを得ることができる。
【００５６】
このような補正値データの補間を行う補間手段を備えることにより、より精度の高い輝度の補正を行うことが可能になるのは言うまでもない。
【００５７】
この例は（近似１）のブロック分割を均等に行った場合で説明したが、もちろんこれに限定されるものではなく、例えば表示パネル部１０７の中心部と周辺部で束ねるブロックの大きさを変えることも出来る。
【００５８】
［第２の実施形態］
図１４は本発明の第２の実施形態に用いる列配線１列分の列配線駆動部を示す構成図である。不図示ではあるが、実際には列配線駆動部が各列配線毎に備えられる。
【００５９】
この実施形態においては、Ｘシフトレジスタ２００に入力されるデータのビット幅は１０ビットで考える。１０ビット幅というのは、輝度データ８ビットと補正値データ２ビットで考えているからである。Ｘシフトレジスタ２００は１０ビット幅×列配線数の深さを持つ。この実施形態に係るパルス幅変調器２０１は、第１の実施形態で説明したパルス幅変調器１０５Ｂと同機能のものであり、この場合、輝度データ８ビットの入力を受け、輝度データに応じて０〜２５５階調に相当するパルス幅のトリガ信号をＳＷ（スイッチ）手段２０３に出力する。
【００６０】
補正値データ２ビットは、デコーダ２０２に入力され、不図示の電源給電部から入力される４種類の電圧（Ｖ１〜Ｖ４）のうちの１種を補正値データにより決定し出力する。その決定は、例えば図１５に示す表のように行われる。ＳＷ手段２０３は、列配線に印加する電圧をデコーダ２０２の出力電圧とするか、あるいは接地レベルの電圧とするかをパルス幅変調器２０１からのトリガ信号により切り替えるスイッチ手段であり、輝度データに応じたパルス幅の期間中、デコーダ２０２の出力電圧を列配線に印加する。
【００６１】
図１２は本発明の第２の実施形態における補正量算出部の構成を示し、図１３はその動作タイミングを示す。
本実施形態において、補正値を演算し補正値レジスタＩ〜ＩＶに書き込むまでは、第１の実施形態とほぼ同じ動作である。第１の実施形態では、加算手段１０３により、輝度データと補正値データの加算処理を行い出力していたが、この第２の実施形態においては、別々の信号線にてＸシフトレジスタ２００に出力する。図１４に示す出力段構成の例においては、輝度データ８ビット、補正値データ２ビットであるが、もちろんこれに限定されるものではない。第１の実施形態との相違は第２の実施形態においては、補正は出力部のデコーダ２０２を補正値データにより切り替えることで、電子放出素子に印加される駆動電圧を変化させて補正を実現するという点である。
【００６２】
この実施形態においても、補正値レジスタの数を補正値演算のために近似したブロック数よりも増やすことは可能である。増やしたレジスタには、ブロック毎に求めた補正値データを用いて、直線補間により書き込むべき値を求めて、それを保持させればよい。
【００６３】
［第３の実施形態］
図１６は本発明の第３の実施形態に係る表示装置を示す構成図である。
本実施形態において、正値を演算し補正値レジスタＩ〜ＩＶに書き込むまでは、第１の実施形態とほぼ同じ動作である。第１の実施形態との相違点は、配線駆動部への補正値の与え方である。
【００６４】
列配線駆動部３０１はほぼ第１の実施形態の構成と同じであるが、列配線駆動出力部２０５Ｃの機能が異なる。第１の実施形態においては、パルス幅変調器１０５Ｂの出力電圧信号を所望の振幅レベルになるように増幅して列配線に印加するように動作していたが、本実施形態においては、列配線に印加する振幅レベルが外部から供給される電圧値になるように動作する。
【００６５】
図１６で示す例においては、補正値演算のための近似ブロックＩ〜ＩＶ毎に可変電源３０２Ａ〜３０２Ｄを備え、可変電源３０２Ａ〜３０２Ｄで決定される電圧振幅を有するパルスを列配線に印加する。
【００６６】
可変電源３０２Ａ〜３０２Ｄの出力電圧は、補正量算出部１０８からの信号により制御される。例えば、可変電源３０２Ａ〜３０２Ｄはデジタル−アナログコンバータ手段（以下ＤＡ手段と呼ぶ）で構成することができる。この場合は、図７における補正値レジスタに書き込まれた補正値データを帰線期間中にＤＡ手段に転送し、有効期間中は、補正値データで決まる電圧を出力するように動作すればよい。
【００６７】
この実施形態においても、補正値レジスタの数を補正値演算のために近似したブロック数よりも増やすことは可能である。増やしたレジスタには、ブロック毎に求めた補正値データを用いて、直線補間により書き込むべき値を求めた結果を保持させればよく、可変電源３０２Ｘを同様に増設すればよい。
【００６８】
【発明の効果】
以上説明したように本発明によれば、電子放出素子やＥＬ素子等の画像形成素子への電気的な接続配線などの電気抵抗分に起因する素子駆動電圧の減少に伴う輝度低下を補償することができ、それによって、表示画面全体にわたって均一で良好な画像表示を行うことができる。
【００６９】
さらに、該補正を行うに当たり、表示パネルの画素数や表示階調数が大きい場合にも、２種類の近似中の少なくともいずれか一つを導入することにより、従来よりも少ないハードウエアで該補正を実現することができ、製品コストを低減することができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態に係る表示装置を示す構成図である。
【図２】  本発明の第１の実施形態におけるエリア分割・期間分割の例を示す図である。
【図３】  本発明の第１の実施形態に係る表示装置における列配線駆動部・行配線駆動部の構成・動作を分かりやすく説明するための構成図を示す。
【図４】  図３における行配線上に発生する電圧降下量の計算例を示す説明用図である。
【図５】  図３における各部の動作タイミングを示すタイムチャートである。
【図６】  （１）は図３及び図５におけるテーブルメモリ取得例を示す表であり、（２）は図３の例でパルス幅変調されたときの電圧降下量の計算例を示す表である。
【図７】  本発明の第１の実施形態に係る表示装置における補正量算出部の詳細な例を示す構成図である。
【図８】  図７における各部の動作タイミングを示すタイムチャートである。
【図９】  図７内におけるＣＰＵに係るフローチャートを示す図である。
【図１０】  図７における累計値テーブルメモリの内容例を示す図である。
【図１１】  本発明の第１の実施形態で用いた近似モデルの例を示す図である。
【図１２】  本発明の第２の実施形態に係る表示装置を示す構成図である。
【図１３】  図１２における各部の動作タイミングを示すタイムチャートである。
【図１４】  本発明の第２の実施形態における列配線駆動部の１列分の構成を示す図である。
【図１５】  図１４内のデコーダの出力テーブルを示す表である。
【図１６】  本発明の第３の実施形態に係る表示装置を示す構成図である。
【図１７】  従来例として引用した特開平８−２４８９２０号公報に第１実施例として記載された表示装置を示す構成図である。
【符号の説明】
１１〜１４及び２１〜２４：素子（電子放出素子）、１００：入力端子（入力部）、１０１：画像信号処理部、１０２：ラインメモリ、１０３：加算手段、１０４：タイミング発生部、１０５：列配線駆動部、１０５Ａ：Ｘシフトレジスタ、１０５Ｂ：パルス幅変調器、１０５Ｃ：列配線駆動出力部、１０６：行配線駆動部、１０６Ａ：Ｙシフトレジスタ、１０６Ｂ：行配線駆動出力部、１０７：表示パネル部、１０８：補正量算出部、１０８Ａ：ＣＰＵ、１０８Ｂ〜Ｅ：補正値レジスタ、１０８Ｆ：バッファ、１０８Ｇ：タイマ、１０９：テーブルメモリ、１１０〜１１２：基準レベル、１１４〜１１６：比較部、１１８〜１２０：積算部、１１８Ａ〜１２０Ａ：ＡＮＤゲート、１１８Ｂ〜１２０Ｂ：カウンタ、１１８Ｃ〜１２０Ｃ：累計値レジスタ、２００：Ｘシフトレジスタ、２０１：パルス幅変調器、２０２：デコーダ、２０３：ＳＷ手段、３０２Ａ〜３０２Ｄ：可変電源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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