(57)【特許請求の範囲】
【請求項１】
ゲート絶縁膜上にゲート電極材料としてポリシリコン膜を形成する工程と、前記ポリシリコン膜のゲート加工前に、nMOS形成領域においてポリシリコン膜にｎ型不純物を導入する工程と、前記ｎ型不純物がポリシリコン膜中で拡散して活性化するようにゲートアニールを行う工程と、前記ポリシリコン膜をパターニングして、ゲートパターンを形成する工程と、次いで、pMOS形成領域におけるポリシリコン膜にｐ型不純物を導入する工程と、前記ｐ型不純物を活性化するためのゲートアニールを行なう工程とを含む、CMOS型半導体装置の製造方法であって、
前記nMOS形成領域においてポリシリコン膜にｎ型不純物を導入する前に、前記ポリシリコン膜にＧｅを導入して前記ポリシリコン膜のポリシリコンをプリアモルファス化する、CMOS型半導体装置の製造方法。
【請求項２】
請求項１記載のCMOS型半導体装置の製造方法において、ポリシリコンをプリアモルファス化するのではなく、ポリシリコンに代えてアモルファスシリコンをゲート電極材料として用いる、CMOS型半導体装置の製造方法。
【請求項３】
ゲート絶縁膜上にゲート電極材料としてポリシリコン膜を形成する工程と、前記ポリシリコン膜のゲート加工前に、nMOS形成領域においてポリシリコン膜にｎ型不純物を導入する工程と、前記ｎ型不純物がポリシリコン膜中で拡散して活性化するように第一のゲートアニールを行う工程と、その後、ゲート加工前に、pMOS形成領域においてポリシリコン膜にｐ型不純物を導入する工程と、前記第一のゲートアニールよりも高温かつ短時間の第二のゲートアニールを行う工程とを含む、CMOS型半導体装置の製造方法であって、
前記nMOS形成領域においてポリシリコン膜にｎ型不純物を導入する前に、前記ポリシリコン膜にＧｅを導入して前記ポリシリコン膜のポリシリコンをプリアモルファス化する、CMOS型半導体装置の製造方法。
【請求項４】
ゲート絶縁膜上にゲート電極材料としてポリシリコン膜を形成する工程と、前記ポリシリコン膜のゲート加工前に、nMOS形成領域においてポリシリコン膜にｎ型不純物を導入する工程と、前記ｎ型不純物がポリシリコン膜中で拡散して活性化するように第一のゲートアニールを行う工程と、その後、ゲート加工前に、pMOS形成領域においてポリシリコン膜にｐ型不純物を導入する工程と、前記第一のゲートアニールよりも高温かつ短時間の第二のゲートアニールを行う工程とを含む、CMOS型半導体装置の製造方法であって、
前記pMOS形成領域においてポリシリコン膜にｐ型不純物を導入する前に、前記ポリシリコン膜にＧｅを導入して前記ポリシリコン膜のポリシリコンをプリアモルファス化する、CMOS型半導体装置の製造方法。
【請求項５】
ゲート絶縁膜上にゲート電極材料としてポリシリコン膜を形成する工程と、前記ポリシリコン膜のゲート加工前に、nMOS形成領域においてポリシリコン膜にｎ型不純物を導入する工程と、前記ｎ型不純物がポリシリコン膜中で拡散して活性化するように第一のゲートアニールを行う工程と、その後、ゲート加工前に、pMOS形成領域においてポリシリコン膜にｐ型不純物を導入する工程と、前記第一のゲートアニールよりも高温かつ短時間の第二のゲートアニールを行う工程とを含む、CMOS型半導体装置の製造方法であって、
前記nMOS形成領域においてポリシリコン膜にｎ型不純物を導入する前に、前記ポリシリコン膜にＧｅを導入して前記ポリシリコン膜のポリシリコンをプリアモルファス化し、かつ、前記pMOS形成領域においてポリシリコン膜にｐ型不純物を導入する前に、前記ポリシリコン膜にＧｅを導入して前記ポリシリコン膜のポリシリコンをプリアモルファス化する、CMOS型半導体装置の製造方法。
【請求項６】
請求項３〜５のいずれか１項記載のCMOS型半導体装置の製造方法において、ポリシリコンをプリアモルファス化するのではなく、ポリシリコンに代えてアモルファスシリコンをゲート電極材料として用いる、CMOS型半導体装置の製造方法。
【請求項７】
ソース・ドレインを形成した後の活性化のための熱処理は前記第二のゲートアニールと同じかそれ以下の熱量で行われる、請求項３〜６のいずれか１項記載のCMOS型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、より詳細には、ポリシリコンゲート電極へ導入された不純物が十分に活性化されそしてゲート絶縁膜の実効膜厚が薄いCMOS型半導体装置を製造するための方法に関する。
【０００２】
【従来の技術】
CMOSトランジスタの微細化に伴い、ソース領域とドレイン領域との間の接合をより浅くすることが要求されている。浅い接合を得るためには、低エネルギーでイオン注入するとともに、活性化のためのアニールを、従来よりも低温かつ短時間で行うことが要求される。ゲート電極としてポリシリコンを用いる場合において、アニールを低温かつ短時間で行うと、ポリシリコンゲート電極中にイオン注入された不純物の活性化が十分になされない。このため、ゲート電極が空乏化することによってゲート絶縁膜の実効膜厚が厚くなり、結果として、CMOSトランジスタの性能が落ちるといった問題がある。この問題を解消するために、特許文献１には、ゲート電極形状への加工前に、ゲート電極形成材料に不純物を予め導入するプレドーピング法を用いたCMOSトランジスタの製造方法が開示されている。この特許文献によると、ゲート酸化膜上にポリシリコン膜を形成し、ｐ型ゲート電極を形成するポリシリコン膜の領域（pMOS形成領域）に硼素（Ｂ）イオンを注入し、ｎ型ゲート電極を形成するポリシリコン膜の領域（nMOS形成領域）に燐（Ｐ）イオンを注入して、その後、これらの領域で同時に活性化アニールした後にゲート電極形状への加工を行っている。活性化のためのアニールは、具体的には、約８５０℃で３０分間、窒素雰囲気下に行われている。しかしながら、このような長時間のアニールを行った場合には、プレドーピングされたホウ素がゲート電極からゲート酸化膜を越えて基板側に抜ける、いわゆる「ボロン抜け」という現象が生じ、このボロン抜けはトランジスタの性能を低下させてしまう。このように、プレドーピングされた材料の活性化のためには十分な熱量を加えてアニールを行うことが望まれ、一方、熱量を加えすぎると、ボロン抜けが生じてしまう。活性化の向上とボロン抜けの間にはトレードオフ関係があり、マージンが狭いプロセスとなり、製造上難しい。
【０００３】
また、CMOSトタンジスタの微細化のためにゲート電極のゲート幅を狭くすることが要求されている。ゲート幅が狭くなると、ゲート形状のラフネスがトランジスタ特性のばらつきに影響を及ぼすようになる。また、プレドーピングを行うとゲート形状のラフネスが大きくなることも知られており、このラフネスの増加はｎ型ゲート電極側で特に顕著である（例えば、非特許文献１参照）。
【０００４】
【特許文献１】
特開平６−３１０６６６号公報（特許請求の範囲および［００２２］）
【非特許文献１】
「Requirement  for Dry Process of 100nm node CMOS Integration」;S.Suga          tani 等（Dry Process International Symp.2002 pp.255-262）
【０００５】
【発明が解決しようとする課題】
したがって、本発明の目的は、CMOS型半導体装置の製造方法において、ポリシリコンゲート電極に不純物を導入するプレドーピング法を用い、マージンの広いプロセスで不純物の十分な活性化を行なうことでゲート絶縁膜の実効膜厚を薄くするとともに、安定した性能を発揮することができるCMOS型半導体装置の製造方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明は上記課題を解決するものであり、本発明の第一の態様によると、ゲート絶縁膜上にゲート電極材料としてポリシリコン膜を形成する工程と、前記ポリシリコン膜のゲート加工前に、nMOS形成領域においてポリシリコン膜にｎ型不純物を導入する工程と、前記不純物がポリシリコン膜中で拡散して活性化するように熱処理を行う工程と、pMOS形成領域におけるポリシリコン膜に不純物を導入する前に、前記ポリシリコンをパターニングして、ゲートパターンを形成する工程とを含むことを特徴とするCMOS型半導体装置の製造方法が提供される。
【０００７】
このようなCMOS型半導体装置の製造方法では、nMOS形成領域においてのみゲート電極形成材料のプレドーピングを行うので、pMOS形成領域における不純物の抜けを考慮する必要がなく、不純物の十分な活性化のための熱処理を行うことができる。結果として、ゲート絶縁膜の実効膜厚を薄くすることができるとともに、ゲート電極のラフネスを抑制して安定した性能の半導体装置を製造することができる。
【０００８】
本発明の第二の態様によると、ゲート絶縁膜上にゲート電極材料としてポリシリコン膜を形成する工程と、前記ポリシリコン膜のゲート加工前に、nMOS形成領域においてポリシリコン膜にｎ型不純物を導入する工程と、前記不純物がポリシリコン膜中で拡散して活性化するように第一の熱処理を行う工程と、その後、ゲート加工前に、pMOS形成領域においてポリシリコン膜にｐ型不純物を導入する工程と、前記第一の熱処理よりも高温かつ短時間の第二の熱処理を行う工程とを含むことを特徴とするCMOS型半導体装置の製造方法が提供される。
【０００９】
このようなCMOS型半導体装置の製造方法では、nMOS形成領域においてゲート電極形成材料のプレドーピングを行い、そして不純物の十分な活性化のための第一の熱処理を行った後に、pMOS領域でのゲート電極形成材料のプレドーピングを行う。このため、pMOS形成領域における不純物の抜けを考慮する必要がなく、上記の第一の態様と同様の効果を得ることができる。
さらに、pMOS形成領域におけるゲート電極形成材料への不純物導入および第二の熱処理を行なうことでpMOS領域での活性化がなされ、しかも第二の熱処理は第一の熱処理よりも高温かつ短時間で行うので、pMOS領域で問題となるｐ型不純物抜けを抑制でき、全体として優れた性能のCMOS型半導体装置を得ることができる。
【００１０】
【発明の実施の形態】
本発明の１つの特徴は、ゲート絶縁膜上のポリシリコン膜のpMOS形成領域においては不純物を導入していない状態で、nMOS形成領域においてのみポリシリコン膜にｎ型不純物を導入しそして熱処理（ゲートアニール）を行うことである。このため、pMOS形成領域におけるp型不純物の抜けを考慮する必要がなく、nMOS形成領域に適した条件でゲートアニールを行うことができる。
【００１１】
また、その後、pMOS形成領域側にp型不純物を導入しそしてゲートアニールを行ってよく、その場合には、nMOS形成領域側では既に十分な活性化が達成されるようにゲートアニールを行った後であるから、pMOS形成領域側に適した条件でゲートアニールを行うことができる。このように、nMOS形成領域でのゲートアニールおよびpMOS形成領域でのゲートアニールをそれぞれ独立に調整して、最適な条件で行うことができる。
【００１２】
上述のとおり、nMOS形成領域においてのみポリシリコン膜にｎ型不純物を導入しそしてゲートアニール（第一のゲートアニール）を行う。こうすることで、pMOS形成領域での不純物ぬけを考慮するという制約がなくなり、マージンの広いプロセスとすることができる。したがって、ｎMOS形成領域では不純物が十分に拡散し活性化するような条件でゲートアニールを行うことができる。十分な不純物の活性化により、ゲート電極の空乏化は抑制され、結果としてゲート絶縁膜の実効膜厚の増加を抑制することができる。また、十分なゲートアニールにより、不純物を十分に拡散することができ、ｎ型ゲート電極で特に問題となるゲート加工時に生じうるラフネス（加工形状の劣化）の問題が解消されて、安定した性能の半導体装置となる。このようなnMOS形成領域でのゲートアニールの方法は、導入された不純物を十分に拡散し、活性化することができるかぎり特に限定されず、炉でアニールしてもよいし、または、瞬間熱アニール装置（RTA)でアニールしてもよい。nMOS形成領域でのゲートアニールは炉でアニールすることで、確実に不純物をポリシリコン中に拡散させることができるので好ましい。nMOS形成領域でのゲートアニールは、限定するわけではないが、一般には、８５０〜１０５０℃で３秒〜２０分で行うことができる。
【００１３】
一方、pMOS形成領域においても、ゲート電極のプレドーピングを行う場合には、上記のとおりのnMOS形成領域での不純物の導入および第一のゲートアニールを行った後に、次にpMOS領域にp型の不純物を導入し、不純物抜けが起きないような条件で第二のゲートアニールを行う。この場合において、pMOS形成領域における第二のゲートアニールは不純物抜けを防止するためにnMOS領域における第一のゲートアニールよりも高温かつ短時間で行われる。pMOS形成領域での第二のゲートアニールは、限定するわけではないが、１０００℃以上の高温で０秒〜数秒（例えば、１０秒）で行うことができる。このようなゲートアニールには瞬間熱アニール装置（RTA)を好適に用いることができる。
【００１４】
ポリシリコン膜中に不純物を導入するときには、ポリシリコン膜およびゲート絶縁膜を超えて基板側に不純物が抜けないように、基板の厚さを考慮しながら、十分な不純物を注入できる条件を決定する必要がある。一方、CMOS型半導体装置の微細化に伴い、基板の厚さは薄くすることが求められている。したがって、十分な量の不純物をポリシリコン膜に浅く注入することが好ましい。図１は、ゲルマニウム（Ge)を種々の条件で事前注入したシリコン膜中に不純物として燐イオンを注入した場合の注入深さと不純物濃度の関係を示しており、図２は、シリコン膜中に不純物としてホウ素イオンを注入した場合の注入深さと不純物濃度の関係を示している。なお、ゲルマニウムの注入条件は、１．Ge注入しないポリシリコン膜、２．ポリシリコン膜にGeを５keVで１×１０15／ｃｍ２で注入、３．ポリシリコン膜にGeを１０keVで１×１０15／ｃｍ２で注入、４．ポリシリコン膜にGeを２０keVで１×１０15／ｃｍ２で注入、５．アモルファスシリコン、である。図１および２から、ゲルマニウム（Ge)を事前に注入して、ポリシリコンをプリアモルファス化した場合には、注入深さにおけるテールを抑えることができることがわかり、そのことはシリコン膜がアモルファスシリコンである場合に最も顕著である。このように、ポリシリコンをプリアモルファス化することによって、ある厚さのポリシリコン膜（ゲート電極）に対しては、より多量の不純物を注入することが可能になり、また、ある量の不純物に対しては、ポリシリコン膜（ゲート電極）の厚さを薄くすることができるので有利である。特に、ゲート電極はアモルファスシリコンからなる場合には、浅い注入が可能である。このように、ゲート電極材料として、ポリシリコンに代えて、アモルファスシリコンを用いることもできる。
【００１５】
ゲートアニール、第一のゲートアニールまたは第二のゲートアニールを行うときに、ポリシリコン膜の表面が剥き出しの場合には、ポリシリコン膜中に導入された不純物が表面から外方拡散してしまう可能性がある。そこで、ゲートアニールを酸素雰囲気下で行い、ポリシリコン膜の表面に酸化膜を形成して外方拡散を防止することが好ましい。また、注入層（アモルファス層）やポリシリコン（アモルファスシリコンを含む）が結晶成長しない６００℃以下の温度で予め酸化膜を形成して外方拡散を防止することがより好ましい。というのは、ポリシリコンの結晶成長は不純物の活性化を阻害することになるからである。
【００１６】
ゲート電極形状へのゲート加工においては、一般に、微細なパターンを形成するためにハードマスクによる加工が用いられる。ハードマスクとしてはSiO2膜を用いることができるが、CVDなどにより十分な厚さのハードマスクを形成しようとする場合、ポリシリコン膜が６００℃程度以上の高温にさらされることがある。このような場合には、上述のように、不純物の活性化を阻害することがあるので、ハードマスクの形成は、ゲートアニールを行った後に行うことが望ましい。
【００１７】
ゲート絶縁膜は、特に限定されず、酸化膜または酸窒化膜を用いることができるが、pMOSゲート電極での不純物抜けを防止しようとする場合には、酸窒化膜を使用することが好適である。しかし、酸窒化膜は、移動度が劣化して半導体装置の性能が劣化していくことがある。このため、pMOSゲート電極にプレドーピングを行わない場合には、pMOSゲート電極の不純物抜けに対してマージンが広くなるので、上記の懸念のない酸化膜を用いることができる。
【００１８】
CMOS型半導体装置は、ゲート加工後に、nMOS形成領域およびpMOS形成領域のエクステンション領域にそれぞれ不純物を注入し、ゲート電極の側壁に酸化膜スペーサーを形成し、さらに、ｎMOS形成領域およびpMOS形成領域のソース・ドレイン領域に不純物を注入し、その後、活性化アニールを行い、最後にシリサイド層を形成するなど、従来から公知の工程を用いて製造できる。
但し、ソース・ドレインを形成した後の活性化アニールなどの活性化アニールはゲート電極からの不純物抜けが生じないような条件で行うことが望ましい。上記の活性化アニールはpMOSゲート電極に対する第二のゲートアニールと同じであるかまたはそれ以下の熱量でアニールを行えば、不純物抜けが防止できる。例えば、第二のゲートアニールと同一またはそれ以下の温度でかつ同一またはそれ以下の時間で活性化アニールを行うことができる。
【００１９】
以下において、本発明を実施例に基づいて図面を参照しながら説明する。
【００２０】
【実施例】
実施例１：nMOS領域にのみプレドーピングを行うCMOS型半導体装置の製造
図３(a)〜(f)は本発明によって製造される実施例１のCMOS型半導体装置の製造工程フローを示している。
予めシャロートレンチアイソレーション（Shallow Trench Isolation)（STI）によって素子分離してｎMOS領域２とpMOS領域３を形成してあるシリコン基板１上にゲート絶縁膜４を1.5nmの厚さで形成し、そしてゲート電極を形成するためのポリシリコン膜５を120nmの厚さで堆積する（図３（a)）。
つぎに、nMOS領域２において、ポリシリコン膜５に不純物が導入されるようにマスク６をして、Geを20keVで１×１０15/ｃｍ２のドース量で導入してポリシリコン膜５のプリアモルファス化を行う。それから、燐（P）イオンを10keVで１×１０15/ｃｍ２のドース量で導入する（図３(b)）。
つぎに、マスク６を除去した後に瞬間サーマルアニール装置（RTA）において900℃で30秒間、酸素雰囲気でゲートアニールを行い、これによって、ｎMOS領域２における活性化が行われる。つぎに、ゲート加工用のハードマスク７としてCVD酸化膜（TEOS）を580℃で30nm堆積する（図３(c)）。
ハードマスク７をゲート電極形状にパターニングした後、nMOS領域２とpMOS領域３を同時にゲート加工する（図３(d)）。
その後、nMOSのエクステンション領域２１にｐ型不純物としてインジウム（In）イオンを60keVで１×１０13／ｃｍ２で４方向から２５°で４回注入して、ｎ型不純物としてヒ素(As)イオンを1keVで１×１０15/ｃｍ２のドース量で注入し、pMOSのエクステンション領域２２にｎ型不純物としてヒ素（As)イオンを65keVで１×１０13／ｃｍ２で４方向から２５°で４回注入して、ｐ型不純物としてホウ素(B)イオンを0.5keVで１×１０15/ｃｍ２のドース量で注入し、その後、CVD酸化膜を580℃で100nm堆積してエッチバックにより酸化膜スペーサー８を形成する。さらに、nMOSのソース・ドレイン領域２３に燐(P)イオンを10keVで４×１０15/ｃｍ２のドース量で注入して、pMOSのソース・ドレイン領域２４にホウ素(B)イオンを5keVで４×１０15/ｃｍ２のドース量で注入して、さらにｐ型ゲート電極にｐ型不純物としてホウ素(B)イオンを10keVで１×１０15/ｃｍ２のドース量で注入する。活性化アニールを1050℃で0秒（スパイクアニール）、窒素雰囲気で行う（図３(e)）。
その後、表面の酸化膜を除去してゲート電極表面およびソース・ドレイン領域表面を露出させた後に、スパッタリングによりコバルト膜を形成し、サリサイドプロセスによりCoSiシリサイド層９を20nm形成してCMOS型半導体装置１０を得る（図３(f)）。
【００２１】
実施例２：nMOS領域およびpMOS領域にプレドーピングを行うCMOS型半導体装置の製造
図４(a)〜(g)は本発明によって製造される実施例２のCMOS型半導体装置の製造工程フローを示している。
予めシャロートレンチアイソレーション（STI）によって素子分離してｎMOS領域２とpMOS領域３を形成してあるシリコン基板１上にゲート絶縁膜４を1.5nmの厚さで形成し、そしてゲート電極を形成するためのポリシリコン膜５を120nmの厚さで堆積する（図４（a)）。
つぎに、nMOS領域２において、ポリシリコン膜５に不純物が導入されるようにマスク６をして、Geを20keVで１×１０15ｃｍ２のドース量で導入してプリアモルファス化する。それから、燐(p)イオンを10keVで１×１０15/ｃｍ２のドース量で導入する（図４(b)）。
つぎに、マスク６を除去した後に瞬間サーマルアニール装置（RTA）において900℃で30秒間、酸素雰囲気でゲートアニールを行い、これによって、ｎMOS領域２における活性化が行われる。次にpMOS領域に不純物が導入されるようにマスク６をして、Geを20keVで1×１０15/ｃｍ２のドース量で導入してプリアモルファス化を行う。つぎに、ホウ素（B)イオンを5keVで1×１０15/ｃｍ２のドース量で導入する（図４(c)）。
マスク６を除去したのちに瞬間サーマルアニール装置（RTA）で、1050℃で0秒（スパイクアニール）、窒素雰囲気でゲートアニールを行い、これによって、ｐMOS領域３の活性化を行う。つぎに、ゲート加工用のハードマスク７としてCVD酸化膜（TEOS）を580℃で30nm堆積する（図４(d)）。
ハードマスク７をゲート電極形状にパターニングした後、nMOS領域２とpMOS領域３を同時にゲート加工する（図４(e)）。
その後、nMOSのエクステンション領域２１にｐ型不純物としてインジウム（In)イオンを60keVで１×１０13／ｃｍ２で４方向から２５°で４回注入して、ｎ型不純物としてヒ素(As)イオンを1keVで１×１０15/ｃｍ２のドース量で注入し、pMOSのエクステンション領域２２にｎ型不純物としてヒ素（As)イオンを65keVで１×１０13／ｃｍ２で４方向から２５°で４回注入し、ｐ型不純物としてホウ素（B)イオンを0.5keVで１×１０15/ｃｍ２のドース量で注入し、その後、CVD酸化膜を580℃で100nm堆積してエッチバックにより酸化膜スペーサー８を形成する。さらに、nMOSのソース・ドレイン領域２３に燐（P)イオンを10keVで４×１０15/ｃｍ２のドース量で注入して、pMOSのソース・ドレイン領域２４にホウ素（B)イオンを5keVで４×１０15/ｃｍ２のドース量で注入する。それから、活性化アニールを1050℃で0秒（スパイクアニール）、窒素雰囲気で行う（図４(f)）。
その後、スパッタリングによりコバルト膜を形成し、サリサイドプロセスによりCoSiシリサイド層９を20nm形成してCMOS型半導体装置１０を得る（図４(g)）。
【００２２】
本発明は、以上説明したとおりであるが、その特徴を種々の態様ととも付記すれば、次のとおりである。
（付記１）ゲート絶縁膜上にゲート電極材料としてポリシリコン膜を形成する工程と、前記ポリシリコン膜のゲート加工前に、nMOS形成領域においてポリシリコン膜にｎ型不純物を導入する工程と、前記不純物がポリシリコン膜中で拡散して活性化するように熱処理を行う工程と、pMOS形成領域におけるポリシリコン膜に不純物を導入する前に、前記ポリシリコンをパターニングして、ゲートパターンを形成する工程とを含むことを特徴とするCMOS型半導体装置の製造方法。
（付記２）前記ゲート絶縁膜は酸化膜である、付記１記載のCMOS型半導体装置の製造方法。
（付記３）前記熱処理は炉アニールである、付記１または２記載のCMOS型半導体装置の製造方法。
（付記４）前記熱処理を酸素雰囲気で行い、前記ポリシリコン膜の表面上に酸化膜を形成させる、付記１〜３のいずれか１項記載のCMOS型半導体装置の製造方法。
（付記５）前記ポリシリコン膜に前記不純物を導入した後、熱処理を行う前に前記ポリシリコン膜の表面上に酸化膜を６００℃以下の温度で成長させる、付記１〜３のいずれか１項記載のCMOS型半導体装置の製造方法。
（付記６）前記熱処理の後に、ゲート加工用のハードマスクを形成する、付記１〜５のいずれか１項記載のCMOS型半導体装置の製造方法。
（付記７）前記nMOS形成領域においてポリシリコン膜にｎ型不純物を導入する前に、前記ポリシリコン膜にＧｅを導入して前記ポリシリコン膜のポリシリコンをプリアモルファス化する、付記１〜６のいずれか１項記載のCMOS型半導体装置の製造方法。
（付記８）付記１〜６のいずれか１項記載のCMOS型半導体装置の製造方法において、ポリシリコンに代えてアモルファスシリコンをゲート電極材料として用いる、CMOS型半導体装置の製造方法。
（付記９）ゲート絶縁膜上にゲート電極材料としてポリシリコン膜を形成する工程と、前記ポリシリコン膜のゲート加工前に、nMOS形成領域においてポリシリコン膜にｎ型不純物を導入する工程と、前記不純物がポリシリコン膜中で拡散して活性化するように第一の熱処理を行う工程と、その後、ゲート加工前に、pMOS形成領域においてポリシリコン膜にｐ型不純物を導入する工程と、前記第一の熱処理よりも高温かつ短時間の第二の熱処理を行う工程とを含むことを特徴とする、CMOS型半導体装置の製造方法。
（付記１０）前記ゲート絶縁膜は酸窒化膜である、付記９記載のCMOS型半導体装置の製造方法。
（付記１１）前記第一の熱処理は炉アニールである、付記９または１０記載のCMOS型半導体装置の製造方法。
（付記１２）前記第二の熱処理は１０００℃以上の高温で１０秒以内の短時間のアニールである、付記９〜１１のいずれか１項記載のCMOS型半導体装置の製造方法。
（付記１３）前記第一の熱処理および第二の熱処理を酸素雰囲気で行い、前記ポリシリコン膜の表面上に酸化膜を形成させる、付記９〜１２のいずれか１項記載のCMOS型半導体装置の製造方法。
（付記１４）前記ポリシリコン膜に前記ｎ型不純物またはｐ型不純物を導入した後、前記第一熱処理または第二の熱処理を行う前に、前記ポリシリコン膜の表面上に酸化膜を６００℃以下の温度で成長させる、付記９〜１２のいずれか１項記載のCMOS型半導体装置の製造方法。
（付記１５）前記第二の熱処理の後に、ゲート加工用のハードマスクを形成する、付記９〜１４のいずれか１項記載のCMOS型半導体装置の製造方法。
（付記１６）前記nMOS形成領域においてポリシリコン膜にｎ型不純物を導入する前に、前記ポリシリコン膜にＧｅを導入して前記ポリシリコン膜のポリシリコンをプリアモルファス化する、付記９〜１５のいずれか１項記載のCMOS型半導体装置の製造方法。
（付記１７）前記pMOS形成領域においてポリシリコン膜にｐ型不純物を導入する前に、前記ポリシリコン膜にＧｅを導入して前記ポリシリコン膜のポリシリコンをプリアモルファス化する、付記９〜１６のいずれか１項記載のCMOS型半導体装置の製造方法。
（付記１８）付記９〜１５のいずれか１項記載のCMOS型半導体装置の製造方法において、ポリシリコンに代えてアモルファスシリコンをゲート電極材料として用いる、CMOS型半導体装置の製造方法。
（付記１９）ソース・ドレインを形成した後の活性化のための熱処理は前記第二の熱処理と同じかそれ以下の熱量で行われる、付記９〜１８のいずれか１項記載のCMOS型半導体装置の製造方法。
【００２３】
【発明の効果】
本発明のCMOS半導体の製造方法によると、ゲート絶縁膜の実効膜厚を薄くすることができるとともに、安定した性能の半導体装置を製造することができる。
【図面の簡単な説明】
【図１】不純物として燐イオンをシリコン膜中に注入した場合の深さと濃度の関係を示す。
【図２】不純物としてホウ素イオンをシリコン膜中に注入した場合の深さと濃度の関係を示す。
【図３】本発明によって製造される実施例のCMOS型半導体装置の製造工程フローを示す。
【図４】本発明によって製造される別の実施例のCMOS型半導体装置の製造工程フローを示す。
【符号の説明】
１…シリコン基板
２…ｎMOS形成領域
３…pMOS形成領域
４…ゲート絶縁膜
５…ポリシリコン膜
６…マスク
７…ハードマスク
８…酸化膜スペーサー
９…シリサイド層
１０…CMOS型半導体装置
【図１】
0003744895.tif 000002
【図２】
0003744895.tif 000003
【図３】
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【図４】
0003744895.tif 000005