(57)【特許請求の範囲】
【請求項１】
一方のチップ層（Ｌｎ）内の回路の一方の部分と、別のチップ層（Ｌｎ＋ｘ）内の前記回路の別の部分との間の誘導による所定の信号伝送のために、結合インダクタンス（Ｍ）が設けられており、前記別のチップ層（Ｌｎ＋ｘ）内に、受信装置（Ｅ）が設けられており、前記一方のチップ層（Ｌｎ）内に、送信装置（Ｓ）が設けられており、前記受信装置（Ｅ）及び前記送信装置（Ｓ）は、前記結合インダクタンス（Ｍ）を介して相互に結合されており、前記結合インダクタンス（Ｍ）は、横方向に構成された送信コイル(SPＳ)及び横方向に構成された受信コイル(SPＥ)によって構成されており、前記送信コイル(SPＳ)は、前記一方のチップ層（Ｌｎ）の一構成部分を構成し、前記受信コイル(SPＥ)は、前記別のチップ層（Ｌｎ＋ｘ）の一構成部分を構成していることを特徴とする垂直方向に集積された回路の各チップ層間の誘導による信号伝送用装置。
【請求項２】
送信装置（Ｓ）は、信号遅延ユニット(I2,I3)及び送信コイル(SPＳ)を有している請求項１記載の装置。
【請求項３】
受信装置(Ｅ´）は、後置接続された保持素子と共に比較器として構成されていて、該比較器の各入力側には、各受信コイル（SPＥ)が接続されている請求項１記載の装置。
【請求項４】
受信装置(E´´)は、ヒステリシス特性を有する比較器として構成されており、当該受信装置の各入力側には、受信コイル（SPＥ)が接続されている請求項１記載の装置。
【請求項５】
一方のチップ層（Ｌｎ）は、付加的に、横方向に構成された別の送信コイル（SP´Ｓ)を有しており、別のチップ層（Ｌｎ＋ｘ）は、横方向に構成された別の送信コイル(SP´Ｅ)を有しており、前記送信コイル(SPＳ)から前記受信コイル(SPＥ)に伝送される通常の信号に対して付加的に、前記別の送信コイル(SPＳ´)から前記別の受信コイル(SPＥ´)に、前記通常の信号に対して相補的な信号が伝送され、前記通常の信号も前記相補的な信号も受信装置（Ｅ）内で差分が、乃至、区分的に評価される請求項１〜４までの何れか１項記載の装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、垂直方向に集積された回路の各チップ層間の誘導による信号伝送用装置に関する。
【０００２】
【従来の技術】
集積回路は、昨今では、プレーナ技術で製造されるのが主流である。しかし、個別半導体チップ上に達成できる回路パターンの複雑度は、その寸法及び製造の際に用いられるプロセス技術によって制約されている。
【０００３】
集積化効率を高めるために、昨今では、半導体チップの複数の層を垂直方向に集積化する、即ち、上下に重畳して電気接続することが行われ始めている。垂直方向に集積化された回路（以下、短縮略語としてＶＩＣと呼ぶ）の場合、夫々３次元の回路構造は、相互に独立して処理加工して製造された各個別チップ層（一般に、接着張り合わせ用の層で結合されている）の積層体から構成されている。垂直方向の接続部の電気的特性を良好にして、接続密度を高くするために、組立ての前に、各個別チップ層を相応の厚みになるように「薄膜化」、即ち、エッチング又はスライス研磨してもよい。ＳＯＩ技術（Silicon on Insulator)の場合、埋め込み酸化物が、薄膜板の「薄膜」用のエッチングストップとして提供される。慣用技術のシリコン技術の場合、基板は、チップ層内に含まれるMOSFETのフィールド酸化膜に至るまで薄膜化することができ、又は、チップ層の下側に数μm厚の基板層を設けてもよい。
【０００４】
刊行物 Williams R., Marsh O., "Future WSI technology: stacked monolithic WSI", IEEE Transactions on CHMT, Vol. 16, No.7, pp.610-614 から、例えば、垂直方向に集積化された回路の各チップ層間の電気的信号伝送用の装置構成が公知である。その際、例えば、高い接続密度で、垂直方向の信号接続部の電気特性を良好にするためには、比較的薄いチップ層の厚みを約10μmにし、微細な金属接続部の直径を約1μmにする必要がある。しかし、この場合に、各チップ層相互の調整及びチップ表面の平坦度に極端に高い要求が課せられるという著しい欠点がある。
【０００５】
そのため、比較的初期の時代には、例えば、刊行物 Val C., Leroy M., "The 3D interconnection -applications for mass memories and microprocessors", Proc. 24th Symp. on ISHM, 1991, pp.62-68 に提案されているように、側面部を介してチップ層からチップ層への接続を行う装置構成が公知であるが、垂直方向の接続部を任意に配置できなかったり、上述のVICの場合よりもサイズが大きくなってしまうという欠点がある。
【０００６】
【発明が解決しようとする課題】
本発明の課題は、各チップ層の相互調整(位置合わせ:整合)及び夫々のチップ層の表面の平坦度に極端に高い必要条件を課さないにも拘らず、一方のチップ層の内部から隣接チップ層の内部に直接、確実に垂直方向に信号接続路を形成することができて、任意に配置することができる多数の信号接続路を構成することができる、垂直方向に集積化された回路の各チップ層間の信号伝送用装置を提供することにある。
【０００７】
【課題を解決するための手段】
この課題は、本発明によると、垂直方向に集積された回路の各チップ層間の誘導による信号伝送用装置において、一方のチップ層Ｌｎ内の回路の一方の部分と別のチップ層Ｌｎ＋ｘ内の回路の別の部分との間の誘導による所定の信号伝送のために結合インダクタンスＭが設けられており、別のチップ層Ｌｎ＋ｘ内に、受信装置Ｅが設けられており、一方のチップ層Ｌｎ内に、送信装置Ｓが設けられており、受信装置Ｅ及び送信装置Ｓは、結合インダクタンスＭを介して相互に結合されており、結合インダクタンスＭは、横方向に構成された送信コイルSPＳ及び横方向に構成された受信コイルSPＥによって構成されており、送信コイルSPＳは、一方のチップ層Ｌｎの一構成部分を構成し、受信コイルSPＥは、別のチップ層Ｌｎ＋ｘの一構成部分を構成しているように構成したことにより解決される。
【０００８】
【発明の実施の形態】
図１には、ＶＩＣの多数のチップ層を代表して３つのチップ層が示されており、その際、チップ層Ｌｎには、送信装置Ｓが設けられており、チップ層Ｌｎ＋ｘには、受信装置Ｅが設けられている。この際、３つのチップ層は、夫々給電電圧ＶＤＤおよびＶＳＳが印加されている。送信装置Ｓは、入力側１を有しており、この入力側には、電圧Ｕ１が印加されており、２つの出力側２および２´を有しており、該各出力側間には、電圧Ｕ２が印加されている。両出力側２および２´は、チップ層Ｌｎ内の送信コイルSPsの各入力側と接続されており、送信コイルSPＳを介してコイル電流ＩＬが流れる。チップ層Ｌｎ＋ｘ内にある受信装置Ｅは、２つの入力側３及び３´（該各入力側には、電圧Ｕ３が印加されている）を有していて、受信コイルSPＥの各入力側と接続されている。更に、受信装置Ｅは、出力側４を有しており、該出力側には、電圧Ｕ４が印加されている。両コイルSPＳ及びSPＥは、結合インダクタンスＭを介して相互に誘導的に結合されており、それにより、チップ層Ｌｎからチップ層Ｌｎ＋ｘへの信号伝送が行われる。
【０００９】
その際、送信装置がチップ層Ｌｎ又は別のチップ層Ｌｎ＋ｘ内にあるのかどうか、受信装置Ｅがチップ層Ｌｎ又はチップ層Ｌｎ＋ｘ内にあるのかどうかは、本発明にとってはどうでもいいことである。
【００１０】
図１には、隣接チップ層内の両コイルSPＥ及びSPＳが示されているが、必ずしも、隣接チップ層内に、このように構成する必要はなく、従って、そのことは、チップ層の符号Ｌｎ＋ｘによって示されている。しかし、両コイルの結合度は、両コイルの間隔が増大するにつれて低減するが、例えば、両コイル間に、場合によっては、チップ層を設け、当該両コイル間に位置している高透磁率領域によって両コイルの結合度を大きくすることもできる。
【００１１】
更に、図１には、チップ層Ｌｎ内に、選択により設けられる別の送信コイルSPＳ´が示されており、チップ層Ｌｎ＋ｘ内に、別の受信コイルSPＥ´が破線で示されており、別の送信コイルと送信装置Ｓとの接続、並びに、別の受信コイルと受信装置Ｅとの接続は、同様に破線で示されている。送信コイルSPＳ及びSPＳ´によって、相互に相補的な信号が送信され、コイルSPＥ及びSPＥ´によって受信され、相応の受信ユニット内で差分が評価される。この際、コイルに障害ノイズが結合された場合、この障害ノイズは、各受信コイルに極めて均等に作用し、即ち、各同相成分間の差分を比較評価することによって、障害ノイズ量をほぼ完全に抑圧することができる。
【００１２】
図２には、４つの時間ダイアグラムが示されており、その際、第１の時間ダイアグラムには、方形波電圧Ｕ１が示されており、第２の時間ダイアグラムには、コイル電流ＩＬが示されており、第３の時間ダイアグラムには、受信装置Ｅでの入力電圧Ｕ３が示されており、第４の時間ダイアグラムには、方形波出力電圧Ｕ４が示されており、その際、出力電圧Ｕ４は、一般に、所定の時間シフトによって、方形波入力電圧Ｕ１の定数分だけ異なっている。その際、コイル電流ＩＬは、電圧Ｕ１の上昇縁で強く降下し、それに続いて、その最小値からほぼ指数関数的にゼロになるまで上昇し、電圧Ｕ１の負の側縁によってコイル電流ＩＬが急俊に上昇し、同様に、続いて、ほぼ指数関数的に値ゼロになるまで戻る。その際、電圧Ｕ３は、微分商-dIＬ/dtに比例し、ほぼ電圧Ｕ１の上昇側縁の時点で、短時間、正方向に上昇し、電圧Ｕ１の負の側縁毎に、電圧Ｕ３での負のパルスが生じる。電圧Ｕ４は、電圧Ｕ３の正パルスの時点で電圧Ｕ４の最大値に切り替えられ、電圧Ｕ３の負のパルスによって電圧Ｕ４の最小値に切り替えられる。
【００１３】
図３には、３つのインバータI1…I3及び送信コイルSPＳから構成されている送信装置Ｓの一実施例が示されている。その際、入力側１は、インバータI1を介してインバータI2の入力側と接続されている。情報伝送のために、送信コイルは、相応の極性の、短い電流パルス（急峻な上昇側縁となだらかな降下経過特性を有している）の各信号側縁毎に導通する。この作用は、図３に示された送信装置Ｓによって、直列接続されたインバータI2及びI3による走行時間効果の結果達成される。
【００１４】
図１の結合インダクタンスＭは、信号伝送されるべき各チップ層の金属化面内で上下方向に配設した各スパイラル状部によって形成される。その際、夫々のコイルは、渦巻状部（金属膜）によって、一つ又は複数の面内に形成することができる。寄生容量の最小化のために、複数面の構成の際、夫々の配線面内に各金属路をずらして配設するようにされる。インダクタンスは、寄生容量及びコイルの内部抵抗と共に、寄生ＬＣＲ振動回路を形成する。送／受信コイルの内部抵抗は、ＬＣＲ振動回路が非周期的な特性を有しているように選定しなければならない。
【００１５】
図４は、送信装置Ｓの一実施例を示し、その際、３つのｐチャンネル電界効果トランジスタＴ１…Ｔ３及び３つのｎチャンネルトランジスタＴ４…Ｔ６が設けられており、その際、トランジスタＴ１及びＴ４は、第１のインバータI1を構成し、トランジスタＴ２及びＴ５は、第２のインバータI2を構成し、トランジスタＴ３及びＴ６は、インバータI3を構成している。各インバータ段は、夫々給電電圧ＶＤＤ及びＶＳＳが印加されている。図３に示されている送信コイルSPSは、図４において、橋絡接続されたπ形回路の形式の等価回路によって等価的に示されている。その際、等価回路図は、インダクタンスＬ及び該インダクタンスに対して直列接続された抵抗Ｒを有しており、この抵抗Ｒは、寄生容量Ｃ２によって橋絡されており、その際、直列回路の両端は、寄生容量Ｃ１及びＣ３を介して接地電位ＶＳＳと接続されている。トランジスタＴ１及びＴ４とトランジスタＴ３及びＴ６とから構成されたインバータI1及びI3によって、送信コイルが制御される。入力側１に加えられる送信入力信号の側縁の急峻性及びインバータI1の回路定数選定によって、コイル電流ＩＬの電流パルスの上昇側縁の急峻性が制御される。電流パルスの下降側縁、従って、その持続期間も、インバータI2及びI3を介して調整される。コイルは、常に、極めて短時間しか、電流ＩＬによって導通されないので、送信部は、静的（スタティック）であって何等電力を消費しない。
【００１６】
この際、送信装置Ｓ内のトランジスタＴ１…Ｔ６のチャンネル幅は、例えば、100μm,2.5μm,100μm,40μm,1μm,40μmの順序の大きさであり、トランジスタＴ１…Ｔ６のチャンネルの長さは、夫々0.5μmの大きさである。
【００１７】
図５には、受信装置Ｅの第１の実施例Ｅ´の原理回路図が示されている。その際、受信装置Ｅ´は、中間タップを有する受信コイルSPMＥを有しており、その際、中間タップは、基準電位Vｒｅｆと接続されている。基準電位と接続されていない、コイルSPMＥの第１の部分の端子は、増幅器AMPの非反転入力側と接続されており、基準電位と接続された、コイルSPMＥの第２の部分の端子は、差動増幅器AMPの反転入力側と接続されており、該差動増幅器AMPの出力側は、インバータI4を介して、インバータI5の入力側及びインバータI6の出力側と接続されている。その際、インバータI5及びI6は、相互に逆向きに並列接続されていて、保持素子を構成しており、その際、インバータI5の出力側及びインバータI6の入力側は、受信装置Ｅ´の出力側４と接続されている。
【００１８】
図６には、５つのｐチャンネルトランジスタＴ６´…Ｔ１０´及び中間タップを有するコイルSPMＥの等価回路図が示されている。トランジスタＴ１´及びＴ６´並びにトランジスタＴ２´及びＴ７´は、夫々差動増幅器AMPの分岐部を構成しており、その際、トランジスタＴ１´及びＴ２´の夫々一つの端子は、給電電圧VDDと接続されており、トランジスタＴ６´及びＴ７´の端子は、給電電圧VSSと接続されている。トランジスタＴ１´及びＴ２´の各ゲート端子は、両トランジスタＴ１´及びＴ６´の接続点と接続されている。コイルSPMＥの等価回路図は、コイルの各部分に対して、夫々、インダクタンスＬと該インダクタンスに対して直列に接続されたコイルの直列抵抗分Ｒとから構成されており、その際、両インダクタンス及び両内部抵抗分は、寄生容量Ｃ２によって橋絡接続されている。橋絡接続された直列接続体の両端は、差動増幅器の各入力側と接続されており、この差動増幅器の各入力側は、トランジスタＴ６´及びＴ７´のゲート端子に相応しており、コイルSPMＥの等価回路図の寄生容量Ｃ１及びＣ３を介して接地電位VSSと接続されている。トランジスタＴ３´及びＴ８´は、インバータI4を構成しており、トランジスタＴ５´及びＴ１０´は、インバータI5´を構成しており、トランジスタＴ４´及びＴ９´は、インバータI6を構成している。
【００１９】
この際、トランジスタＴ１´…Ｔ１０´のチャンネル幅は、例えば、6μm,6μm,7.5μm,2.5μm,7.5μm,5μm,5μm,3μm,1μm,3μmの順序で選定することができる。トランジスタＴ１´…Ｔ１０´のチャンネルの長さは、例えば、夫々0.5μmに選定することができる。
【００２０】
送信パルスの受信の際、両部分コイル内に相互に反対方向に誘起される電圧は、差動増幅器段を介して増幅される。トランジスタＴ３´及びＴ８´から成るインバータI4は、信号の別の増幅及び差動増幅段AMPの減結合、及び、インバータI5及びI6から構成された保持素子に使用される。その際、増幅されたパルスは、保持素子によって、静的CMOSレベルに切替られる。
【００２１】
図７には、受信装置Ｅの別の実施例Ｅ´´の原理回路図が示されており、その際、基準電位Vｒｅｆと接続されたコイルSPＥの、基準電圧と接続されていない方の一方の端子は、差動増幅器AMP´の反転入力側と接続されている。この際、差動増幅器AMP´の非反転入力側は、抵抗Ｒ１を介して基準電位Vｒｅｆ及びコイルの一方の端子と接続されており、抵抗Ｒ２は、差動増幅器AMP´の出力側から非反転入力側へのフィードバック接続部を構成しており、この構成は、差動増幅器AMP´のヒステリシス特性に作用する正帰還に相応する。差動増幅器AMP´の出力側は、インバータI7を介して受信装置Ｅ´´の出力側に接続されている。
【００２２】
図８には、図７の受信装置Ｅ´´の回路が詳細に示されており、該回路には、２つのｐチャンネルトランジスタＴ１´´及びＴ２´´並びに、ｎチャンネルトランジスタＴ３´´…Ｔ６´´及び中間タップを有するコイルSPMＥ用の等価回路(図５乃至図６に詳細に記載されている）が設けられている。トランジスタＴ１´´及びＴ４´´並びにトランジスタＴ２´´及びＴ６´´は、夫々対になって直列に接続されており、給電電圧VDD及びVSS間に接続されており、その際、トランジスタＴ１´´及びＴ２´´の各ゲート端子は、両トランジスタＴ１´´及びＴ４´´間の接続点に接続されている。トランジスタＴ１´´及びＴ４´´間の接続点は、トランジスタＴ３´´及びＴ５´´の直列回路を介して給電電圧VSSに接続されており、その際、トランジスタＴ３´´のゲート端子は、トランジスタＴ２´´及びＴ６´´間の接続点（同時に出力側を示す）に接続されており、その際、トランジスタＴ４´´及びＴ５´´の各ゲート端子は、コイルSPMＥの一方の端に接続されており、トランジスタＴ６´´のゲート端子は、コイルSPMＥの他方の端に接続されている。伝送される電圧パルスの、静的信号への変換は、ここでは、比較回路内のヒステリシス特性によって行われる。トランジスタＴ４´´，Ｔ５´´及びＴ６´´は、静的作動状態において、原理的に電流源として接続されている。トランジスタＴ１´´及びＴ２´´は、所定電流レベルを形成している。ヒステリシス特性は、トランジスタＴ５によって形成された電流源の、出力信号に依存するオンオフ切換によって形成され、その際、出力側が低レベルの場合、トランジスタＴ３は遮断され、従って、トランジスタＴ２に対して鏡対称の電流は、トランジスタＴ６´´が直線領域内で小さなドレイン-ソース電圧で作動されるように小さい。そうすることによって、出力側４の出力レベルを、小さいままにしておくことができる。相応のようにして、出力側４も高レベルのままにしておくことができる。信号パルスが伝送されると、受信コイルSPMＥ内に生じる電圧パルスは、受信装置内の作動過程を開始する。
【００２３】
両受信装置Ｅ´及びＥ´´内の基準電位Vｒｅｆは、例えば、約１ボルトの直流電圧で形成することができ、例えば、カレントミラーによって構成することができる。
【００２４】
この回路構成では、結合インダクタンスが５nHに至るまで、200MHz以上の周波数で確実に機能することがシミュレーションによって検証されている。
【００２５】
【発明の効果】
送／受信装置を、結合インダクタンスが比較的大きく変動しても許容することができるように構成することができ、そうすることによって、各チップ層の各表面が波打っていたり、各チップ層間の接着張り合わせ用の層が均一でなかったりして、コイルの間隔が変動して結合インダクタンスが変動した場合でも、信号伝送が確実に機能するようにすることができる。送／受信装置及び結合インダクタンスを相応に選定した場合、相互に直接隣接していない各チップ層間でも比較的確実に信号伝送することができるようになる。誘導により信号伝送を行うので、送信信号を、種々異なった各チップ層での種々異なった受信装置によって評価することができるようになり、それにより、例えば、クロックパルス又はバス信号の分配が容易になる。各チップ層が、場合によっては、横方向にずれたとしても、適切な装置構成によって、そのようなずれに対して許容し得るようにコイルを構成することができる。アダプタ式の構造の使用により、送／受信装置を用いて、各個別チップ層を直接、接触しないで検査することができる。無接触での信号伝送の際、各チップ層間の電気的接続部の製造・形成のために、特別に革新的でコスト高な処理ステップを用いないで済む。
【００２６】
更に、誘導による信号伝送により、ＩＣプロセス技術で慣用されている殆ど全ての材料を介して情報を転送することができるようになり、それにより、垂直方向のコンタクトの製造・形成を著しく簡単にすることができる。それとは異なり、ＶＩＣの各チップ層間の電気的な信号伝送用の装置の場合、伝送される信号が導電性の半導体基板によって絶縁性を保持しつつ案内される必要があるという問題点がある。そのために、誘導性の信号伝送の場合は、処理の際、導電性基板を使用できるので特に有利である。
【図面の簡単な説明】
【図１】  本発明の装置の垂直方向に集積化された回路の複数チップ層を示す図である。
【図２】  図１の装置の説明に供するための各時間ダイアグラムを示す図である。
【図３】  本発明の装置の送信装置のブロック回路図を示す図である。
【図４】  図３の送信装置の詳細回路図を示す図である。
【図５】  本発明の装置の受信装置の第１の実施例の原理回路図を示す図である。
【図６】  図５の機能方式による受信装置の詳細回路図を示す図である。
【図７】  本発明の装置の受信装置の第２の実施例の原理回路図を示す図である。
【図８】  図７の機能方式による受信装置の詳細回路図を示す図である。
【符号の説明】
１，３  入力側、  ２，４  出力側、  Ｌn  チップ層、  Ｌｎ＋ｘ  別のチップ層、  Ｅ，Ｅ´，Ｅ´´  受信装置、  Ｓ  送信装置、  SPＥ,SPMＥ  受信コイル、  SPＳ  送信コイル、  ＶＳＳ，ＶＤＤ  給電装置、  Ｍ  結合インダクタンス、  I1,I2,I3  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
0003793265.tif 000006
【図６】
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【図７】
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【図８】
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