(57)【特許請求の範囲】
【請求項１】
制御電圧を受けて出力信号を出力する電圧制御発振手段と、周期的に変化する入力信号を上記出力信号の周波数に従ってデジタル・データに変換するアナログ・デジタル変換手段と、
上記デジタル・データを記憶する記憶手段と、
上記入力信号の位相に対して上記出力信号の位相をどの程度シフトさせるかを示す位相シフト量を設定するための設定手段と、
上記デジタル・データを用いて上記出力信号の位相を上記位相シフト量だけシフトさせたときに得られるはずの上記デジタル・データの計算値を算出し、該計算値に対応する上記アナログ・デジタル変換手段からの上記デジタル・データの実測値を上記計算値と一致させる方向に上記制御電圧を制御する演算制御手段とを具える位相シフト発振回路。
【請求項２】
制御電圧を受けて出力信号を出力する電圧制御発振手段と、周期的に変化する入力信号を上記出力信号の周波数に従ってデジタル・データに変換するアナログ・デジタル変換手段と、
上記デジタル・データを記憶する記憶手段と、
上記入力信号の位相に対して上記出力信号の位相をどの程度シフトさせるかを示す位相シフト量を設定するための設定手段と、
上記デジタル・データを用いて上記出力信号の位相を上記位相シフト量だけシフトさせたときに得られるはずの上記デジタル・データの計算値を算出し、該計算値を用いて上記入力信号の任意の基準点の計算値を算出し、上記アナログ・デジタル変換手段からの上記デジタル・データの実測値を用いて上記基準点の上記計算値に対応する上記基準点の実測値を算出し、上記基準点の上記計算値及び対応する上記実測値を一致させる方向に上記制御電圧を制御する演算制御手段とを具える位相シフト発振回路。
【請求項３】
上記演算制御手段は、複数の上記デジタル・データの中から任意のデジタル・データについてのみ上記計算値を算出することを特徴とする請求項１又は２記載の位相シフト発振回路。
【請求項４】
上記演算制御手段は、所定時間だけ上記制御電圧を変化させて上記電圧制御発振手段の上記出力信号の周波数を変化させることにより、上記出力信号の位相をシフトさせることを特徴とする請求項１乃至３のいずれかに記載の位相シフト発振回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は発振回路に関し、特に周期的に変化する入力信号と位相ロックさせた出力信号を生成できるだけでなく、一旦ロックした出力信号の位相を任意にシフトさせることもできる発振回路に関する。
【０００２】
【従来の技術】
発振回路は、例えば、外部から任意の入力信号を受けて、これと位相の同期した信号を生成するために使用することがある。例えば、デジタル・テレビジョン信号を受けたときに、その垂直同期信号等の同期信号と位相ロックした内部クロック信号を生成するといった場合などである。こうした任意の入力信号に位相ロックした信号を生成する回路としては、位相ロック・ループ（ＰＬＬ）を用いた発振回路が良く知られている。
【０００３】
図５は、一般的なＰＬＬ発振回路の１例のブロック図である。電圧制御発振回路（ＶＣＯ）１８は、ＬＰＦ（ローパス・フィルタ）１６から制御電圧受け、これに応じて出力信号の周波数が変化する発振回路である。電圧制御発振回路（ＶＣＯ）１８の出力信号は、分周回路１２で分周比Ｎで分周された後、入力信号と位相が比較される。位相比較回路１４は、これらの位相差に応じた周波数成分を持つ信号を出力する。ＬＰＦ１６は、位相比較回路１４の出力信号の高周波数成分をカットし、入力信号と出力信号を分周した信号の位相差に応じた制御信号を生成する。ＬＰＦ１６が出力する制御信号によって、出力信号を分周した信号が入力信号と同じ周波数及び位相となるように、ＶＣＯ１８の出力信号Ｓｏの周波数Ｆｏが制御される。分周回路１２には、分周比Ｎを任意に設定可能なプログラム・カウンタを利用することが多く、分周比Ｎを例えばＣＰＵ（中央演算装置、図示せず）などで制御して変更する。これにより出力信号の周波数Ｆｏは、入力信号の周波数のＮ倍の周波数となる。
【０００４】
【発明が解決しようとする課題】
ところで、出力信号の位相を一旦ロックした後に所定量だけシフトさせ、再度位相ロックさせたいという要請も多い。例えば、デジタルのＮＴＳＣコンポジット・カラービデオ信号をＹ／Ｃ分離する場合、色分離フィルタにより色信号を分離し、コンポジット・カラービデオ信号から色信号を減算することにより輝度信号を得るようにしている。こうした色分離フイルタにおける色信号分離処理では、信号遅延が発生する。また、テレビジョン放送局では、複数の映像ソースをケーブル（信号線）などで編集スタジオまで送信するといったことも行われ、これら複数の信号線間でも信号遅延が発生する。そこで、こうした複数の信号間の位相の調整が必要になる。
【０００５】
こうした問題を解決するための１つの方法としては、複数の信号線の夫々に可変遅延回路を設け、これらの間の位相を調整する方法が用いられている。例えば、特公平７−１１２１４６号公報には、複数段の遅延素子を用いて遅延量を可変できる可変遅延回路が開示されている。しかし、こうした複数段の遅延素子を用いた可変遅延回路は比較的高価なものとなってしまう。
【０００６】
出力信号がパルス信号などであれば、フリップ・フロップなどを使うことで、ある基準信号の位相に対してパルス信号の位相を遅延させることは比較的容易である。しかし、この場合、同期式であれば、１クロックより短い位相シフト量は実現できず、非同期式であっても、任意の位相シフト量を実現することはできない。
【０００７】
そこで本発明は、比較的安価な回路構成により基準信号に対して位相を任意の量だけシフトさせた信号を生成することができる位相シフト発振回路を提供しようとするものである。このとき、特に位相のシフト量を１クロックよりも短い量とすることも可能なことを特徴としている。
【０００８】
【課題を解決する為の手段】
本発明による位相シフト発振回路は、電圧制御発振手段に加える制御電圧を巧みに制御することにより、その出力信号の位相を任意にシフトさせることを可能にする。アナログ・デジタル変換手段は、周期的に変化する入力信号を出力信号の周波数に従ってデジタル・データに変換する。このデジタル・データは、ＲＡＭなどの記憶手段に記憶される。設定手段は、例えば、表示装置、数字キー、矢印キーなどの操作パネルで構成され、ユーザーが入力信号の位相に対して出力信号の位相をどの程度シフトさせるかを示す位相シフト量を設定するために使用される。演算制御手段は、デジタル・データを用いて出力信号の位相を位相シフト量だけシフトさせたときに得られるはずのデジタル・データの計算値を算出し、この計算値に対応するアナログ・デジタル変換手段からのデジタル・データの実測値を計算値と一致させる方向に制御電圧を制御する。これにより出力信号は、ユーザーが設定する位相シフト量に従ってその位相がシフトする。
【０００９】
また、演算制御手段は、先に記憶手段に記憶したデジタル・データを用いて出力信号の位相を位相シフト量だけシフトさせたときに得られるはずのデジタル・データの計算値を算出し、この計算値を用いて入力信号の任意の基準点の計算値を算出してよい。基準点の計算値は、複数のデジタル・データを用いることで算出できる。そして、アナログ・デジタル変換手段からのデジタル・データの実測値を用いて基準点の計算値に対応する基準点の実測値を算出し、基準点の計算値及び対応する実測値を一致させる方向に制御電圧を制御するようにしても良い。
【００１０】
演算制御手段は、位相がシフトしつつある遷移状態にあるときに生成されるデジタル・データを除く他の全てのデジタル・データに関して、実測値と計算値の比較を行い、出力信号の位相がユーザーが設定した状態に維持されるよう制御し続けても良い。しかし、これでは計算の負荷が大きくなるとともに、必ずしも逐次比較を行わなくとも十分な精度が得られる場合が多い。そこで、複数のデジタル・データの中から任意のデジタル・データについてのみ計算値を算出するようにしても良い。この任意のデジタル・データは、例えば、出力信号の１周期中につき１個（又は１組）としても良い。演算制御手段による位相のシフトは、より具体的には、所定時間だけ制御電圧を変化させて電圧制御発振手段の出力信号の周波数を変化させることにより行われる。
【００１１】
【発明の実施の形態】
以下、本発明の好適な実施の形態を図面を参照しながら説明する。このとき、先の従来例と対応する要素には、同じ符号を付して説明する。尚、以下に述べる実施形態は、本発明の好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの態様に限定されるものではない。
【００１２】
図１は、本発明による位相シフト発振回路の実施形態の一例を示すブロック図である。アナログ・デジタル変換回路（ＡＤＣ）２０は、入力信号Ｓｉを受けるとともに出力信号Ｓｏをクロック（ＣＬＫ）入力端子に受け、出力信号Ｓｏの周波数Ｆｏに従って入力信号Ｓｉをデジタル・データに変換する。このとき入力信号は例えばデジタル・テレビジョン信号であり、出力信号は例えば内部クロック信号である。ＡＤＣ２０が出力するデジタル・データはメモリ２２に一旦記憶され、ＣＰＵ（中央演算処理装置）２４での後述する演算に使用される。メモリ２２は、例えば、ＲＡＭ（ランダム・アクセス・メモリ）やキャッシュ・メモリなどである。また、必要に応じてハードディスク（磁気ディスク装置）などの不揮発性メモリも使用される。デジタル・アナログ変換回路（ＤＡＣ）２６は、ＣＰＵ２４での演算結果を受け、電圧制御発振回路（ＶＣＯ）１８の出力信号Ｓｏの周波数Ｆｏを制御する制御電圧を出力する。これらＣＰＵ２４とＤＡＣ２６は、演算制御手段を構成する。操作パネル２８は、表示装置、数値入力キー、カーソル・キーなどで構成される設定手段である。ユーザーは、操作パネル２８を用いることで、所望の位相シフト量を設定することができる。
【００１３】
アドレス・カウンタ３０は、出力信号Ｓｏをクロック（ＣＬＫ）入力端子受けてカウントし、ＡＤＣ２０からのデジタル・データを記憶するメモリ２２のアドレスを指定する。このとき、ＣＰＵ２４は、メモリ２２の任意の所定数のアドレス（例として、ここでは１５０アドレス）を１セット(１組）として扱う。もし２つのセットにデジタル・データを記憶したときに、後述する位相シフトが実施されていなければ、各セットの対応するアドレスには、周期的に変化する入力信号の位相の対応する点のデジタル・データが記憶される。即ち、一方のセットの１００番目のアドレスに記憶されたデジタル・データと、他方のセットの１００番目のアドレスに記憶されたものは、入力信号の同位相の点をデジタル・データにＡＤ変換したものである。逆に言えば、ＣＰＵ２４は、入力信号の周期に応じてこうした関係になるような所定数をアドレスの１セットとして設定する。こうした処理は、デジタル・オシロスコープ等において周知であり、周期的に変化する入力信号中の対応する波形部分を表示画面上に繰り返し表示するために使用されている。
【００１４】
ＶＣＯ１８の出力信号Ｓｏの位相は、通常、ユーザーが設定した入力信号の特徴点に位相をロックするように制御される。入力信号の特徴点とは、テレビジョン信号の場合では、例えば垂直同期信号である。しかし、本発明による位相シフト発振回路では、一度入力信号の特徴点に位相ロックした出力信号の位相を、更に随時任意の量だけ位相シフトさせることができる。
【００１５】
出力信号Ｓｏの位相シフトは、ＶＣＯ１８に供給する制御電圧をＣＰＵ２４が演算により求めた所定時間だけ変化させ、出力信号Ｓｏの周波数を変化させることにより行われる。図２は、出力信号Ｓｏの位相シフト方法の説明図である。ここでは、ＡＤＣ２０が出力信号ＳｏをＣＬＫとして受けたときのタイミング・チャートを位相シフトが行われる部分に関して描いている。このとき、図２Ａは位相シフトを行った場合を示し、図２Ｂは位相シフトを行わない場合を示す。この例では、ＣＰＵ２４が時間ＷだけＤＡＣ２６が出力する制御電圧を低下させることで、ＶＣＯ１８の出力信号Ｓｏの周波数Ｆｏを時間Ｗだけ低下させ、これによって出力信号Ｓｏの位相をΔΦだけ遅らせている。その逆に、出力信号Ｓｏの周波数を所定時間高くすることで、出力信号Ｓｏの位相を進めることもできる。
【００１６】
図３は、入力信号Ｓｉと位相シフトの位置関係を説明する概観図である。入力信号は、時点Ｔｏ及びＴｅの期間を１周期として周期的に繰り返される信号である。このとき開始点となる時点Ｔｏは、例えば、ユーザーが設定する入力信号の特徴点である。
【００１７】
ここで、開始点Ｔｏから任意の時点（この例では、ＡＤＣ２０が１００クロック受けた時点）ｔ１における入力信号Ｓｉと出力信号Ｓｏの位相関係について考える。図４は、図３における時点ｔ１付近を部分拡大した図である。ユーザーが設定した入力信号の特徴点に出力信号の位相をロックした状態（これを状態Ａと呼ぶ）においては、ＡＤＣ２０は出力信号Ｓｏの周波数に従いＣＬＫ−Ａで示すクロックで入力信号Ｓｉをデジタル・データにＡＤ（アナログ・デジタル）変換する。出力信号Ｓｏの周期は、制御電圧によって定まる既知の値であり、この例では２０ｎｓと想定している。このとき、時点ｔ１においては、時点Ｔｏから数えて例えば１００番目のクロックＣＬＫ−Ａで入力信号Ｓｉがデジタル・データに変換される。即ち、図４中、入力信号Ｓｉの１００Ａに示す点がデジタル・データに変換され、メモリ２２の任意のアドレス・セットの１００番目のアドレスに記憶される。同様に、クロックＣＬＫ−Ａに従って、点１００Ａの前後にある９９Ａ、１０１Ａ及び１０２Ａの点がデジタル・データに変換され、メモリ２２の対応するアドレスに記憶される。もしユーザーが出力信号Ｓｏの位相をシフトさせる設定をしなければ、この動作が時点Ｔｏ及びＴｅで定まる期間を１周期として繰り返し実施され、メモリ２２の各アドレス・セットの対応するアドレスには、入力信号Ｓｉの同位相関係にあるデジタル・データが記憶される。なお、図４中の入力信号の点「１００Ａ」は、各アドレス・セットの１００番目にクロックＣＬＫ−Ａに従ってデジタル・データに変換される、ということを意味する。後述するクロックＣＬＫ−Ｂについても同様である。
【００１８】
ここで、もしユーザーが出力信号Ｓｏの位相をシフトさせるべく、操作パネル２８を通して位相シフト量ΔΦを設定した場合は次のようになる。図４は、特に出力信号Ｓｏの位相をΔΦ（この例では１６ｎｓ）だけ遅らせる設定をした例を示す。この場合、計算上、クロックＣＬＫ−Ａに対して位相差ΔΦ（この例では１６ｎｓ）だけ遅れたクロックＣＬＫ−Ｂに従って、ＡＤＣ２０は入力信号Ｓｉをデジタル・データにＡＤ変換するはずである。よって、例えば、クロックＣＬＫ−Ｂに従ってＡＤ変換されメモリ２２の任意のアドレス・セットの１００番目のアドレスに記憶されたデジタル・データ（入力信号Ｓｉの点１００Ｂに対応）は、クロックＣＬＫ−Ａに従ってＡＤ変換されメモリ２２の他のアドレス・セットの１００番目のアドレスに記憶されたデジタル・データ（同、１００Ａに対応）に比較して、入力信号ＳｉのΔΦだけ位相が遅れた点をＡＤ変換したデジタル・データになるはずである。
【００１９】
このとき、入力信号Ｓｉの点１００Ｂに対応して得られるはずのデジタル・データの計算上の値（計算値）は、次のようにして算出できる。即ち、図４の例を参照すると、既に入力信号Ｓｉの点１００Ａと点１０１Ａのデジタル・データは既知であるので、これらのデジタル・データ及び既知のクロック周期から線形補間を用いることにより、実用上問題のない程度の精度で点１００Ｂに対応するデジタル・データの計算値を求めることができる。つまり、この例で言えば、点１００Ａと点１０１Ａを結ぶ線上の２０（クロック周期）分の１６（位相シフト量）の位置に点１００Ｂがあると計算する。同様に、ＣＬＫ−Ｂに従ってＡＤ変換した場合に得られるはずの他のデジタル・データの計算値も求めることができる。そして、計算上得られるはずのデジタル・データの計算値が、ＡＤＣ２０から実際に得られる方向に出力信号Ｓｏの位相を変化させるべく、ＣＰＵ２４はＤＡＣ２６を通してＶＣＯ１８に供給する制御電圧を、図２に関して説明したように、一時的に変化させる制御を行う。
【００２０】
さて、上述のように演算によって制御電圧を制御したとしても、実際にＡＤＣ２０から得られるデジタル・データの実測値は、計算値とは多少の差があるかもしれない。また、出力信号Ｓｏの位相を一旦シフトさせた後も、その位相差を維持し続ける必要がある。そこで、ＣＰＵ２４は、位相をΔΦだけシフトした出力信号Ｓｏに従ってＡＤＣ２０でＡＤ変換して実際に得られるデジタル・データの実測値と、先のデジタル・データの計算値とを常に比較し、複数のデジタル・データそれぞれの実測値と計算値の差分が最小となるように、ＤＡＣ２６を通してＶＣＯ１８に供給する制御電圧を常に制御し続ける。ただし、図２に示す周波数可変制御を行っている時間Ｗにおいては、即ち、位相がシフトしつつある遷移状態においては、実測値と計算値の比較は行わず、位相シフトが完了してから行う。なお、実測値と計算値の差分は、入力信号波形が各周期で完全に同一である場合には、理想的にはゼロとなることもあり得る。しかし、通常、入力信号波形は各周期で完全には同一ではなく、また、計算値には直線補間による近似的な値を用いているので、複数の実測値と計算値の差分を最小とする制御電圧の制御が行われる。
【００２１】
上述のようにデジタル・データの実測値と計算値の比較は、位相がシフトしつつある遷移状態にあるときを除き、全てのデジタル・データに関して行ってもよい。しかし、任意のデジタル・データについてのみ選択的に実施しても良い。例えば、アドレスの１セットが１５０アドレスである場合に、各セットの１００番目のデジタル・データのみ実測値と計算値の比較をしても良い。
【００２２】
入力信号Ｓｉの点９９Ｂ及び点１００Ｂの計算値から、更に任意の基準点の計算値を線形補間を用いて算出し、この計算値と基準点の実測値を比較することにより、出力信号Ｓｏの位相が適切にシフトしているかどうか判断し、これに応じて制御電圧を制御するようにしても良い。これも上述と同様に、例えば、アドレスの１セットが１５０アドレスである場合に、実測により得られた点１００Ａ及び点１０１Ａから算出した基準点の実測値と、点９９Ｂと点１００Ｂの計算値から算出した基準点の計算値とを比較するのみで、全てのデジタル・データに関して比較を行わなくとも良い。
【００２３】
基準点とは、例えば、入力信号がユーザーが設定した基準レベルＬと交差する点である。また、入力信号が例えばテレビジョン信号の同期信号の場合には、その上端及び下端のレベルを実測し、その中間値を計算することにより基準点の実測値としても良い。また、入力信号が正弦波であれば、複数の周期に渡ってその上下のピーク値を測定し、中間値を計算することにより基準点の実測値としても良い。
【００２４】
これらの実測値の算出には、位相をシフトする前、上述の例に従えば、クロックＣＬＫ−Ａに従ってＡＤＣ２０から得た実測によるデジタル・データを用いて求めるのが簡便で良い。即ち、比較に使用する実測値及び計算値には、複数のデジタル・データの実測値及び複数のデジタル・データの計算値から計算により求めた値を用いても良い。しかし、場合によっては、実測値を、別途新たなクロックを設けて入力信号Ｓｉをサンプリングすることにより測定して求めても良い。
【００２５】
以上、本発明の好適実施例を説明したが、本発明は、上述の実施例のみに限定されるものではなく、本発明の要旨から逸脱することなく、種々の変形及び修正を加え得ることは当業者には明らかである。例えば、上述の説明では、計算値の算出に線形補間を用いたが、入力信号の種類によって計算が容易な場合には２次以上の補間を用いても良い。
【００２６】
上述のように、本発明による位相シフト発振回路によれば、入力信号に対して一旦ロックした位相を更に任意に位相をシフトさせた信号を出力することができる。しかも、出力信号の位相シフトは、ＶＣＯの制御電圧を制御することによって行っているので、１クロックの幅に制限を受けるといったこともなく、ＶＣＯに制御電圧を供給するＤＡＣの分解能（ビット幅）に応じた任意の量だけ位相をシフトさせることが可能である。
【図面の簡単な説明】
【図１】本発明による位相シフト発振回路の実施形態の一例を示すブロック図である。
【図２】本発明において行われる出力信号の位相シフトを説明する図である。
【図３】入力信号と位相シフトの位置関係を説明する概観図である。
【図４】図３における時点ｔ１付近を部分拡大した図である。
【図５】一般的なＰＬＬ発振回路の１例のブロック図である。
【符号の説明】
１８  電圧制御発振手段
２０  アナログ・デジタル変換手段
２２  記憶手段
２４、２６  演算制御手段
２８  設定手段（操作パネル）
３０  アドレス・カウンタ
ＣＬＫ−Ａ  位相シフト前のクロック
ＣＬＫ−Ｂ  位相シフト後のクロック
ΔΦ  位相シフト量
Ｓｉ  入力信号
Ｓｏ  出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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