(57)【特許請求の範囲】
【請求項１】
活性領域が形成された半導体基板を準備する段階、パンチスルー防止のためのドーピング領域をソース／ドレーンが形成される前記活性領域内部に形成し、スレショルド調節のためのドーピング領域をチャンネルが形成される前記活性領域内部に形成するために、各々選択的イオン注入を実施する段階及び前記活性領域の前記チャンネルが形成される領域上にゲート酸化膜及びゲート電極を形成する段階を順に行うことを含み、
前記選択的イオン注入を実施する段階は、
前記活性領域上にソース／ドレーンが形成される領域がオープンされた第１イオン注入マスクパターンを形成する段階と、
前記第１イオン注入マスクパターンがオープンされた活性領域内部にパンチスルー防止のためのドーピング領域を形成するために、第１イオン注入を遂行する段階と、
チャンネルが形成される領域がオープンされた第２イオン注入マスクパターンを形成するために、前記第１イオン注入マスクパターンがオープンされた部位に第２イオン注入マスクパターンを形成し、前記第１イオン注入マスクパターンを除去する段階と、
前記第２イオン注入マスクパターンがオープンされた活性領域内部にスレショルド電圧調節のためのドーピング領域を形成するために第２イオン注入を遂行する段階とを順に行うことを含んでいることを特徴とする半導体装置製造方法。
【請求項２】
第１イオン注入マスクパターンを形成する段階は、
前記活性領域にバッファ酸化層を形成する段階と、
互いにエッチング互いにエッチング選択比を持つ第１エッチング停止層及び第２エッチング停止層を次第に形成する段階と、
前記第２エッチング停止層とエッチング選択比を持つ第１イオン注入マスク層を形成する段階と、
ゲートマスク及びエッチング工程で前記第１イオン注入マスク層をパターニングすることを特徴とする請求項１に記載の半導体装置製造方法。
【請求項３】
前記ゲート酸化膜及びゲート電極を形成する段階後に、前記活性領域上にソース／ドレーン形成のための第３イオン注入を遂行する段階を含んで行われる請求項１あるいは請求項２に記載の半導体装置製造方法。
【請求項４】
前記第１イオン注入を遂行する段階は活性領域内にソース／ドレーン形成のための第３イオン注入を遂行する段階を含むことを特徴する請求項１あるいは請求項２に記載の半導体装置製造方法。
【請求項５】
前記第１イオン注入マスクパターン形成のためのエッチングする時、パターンの側壁プロファイルが８０゜ないし９０゜の間の傾斜を持つようにエッチングを遂行することを特徴とする請求項１あるいは請求項２に記載の半導体装置製造方法。
【請求項６】
前記ゲート酸化膜及びゲート電極を形成する段階は、前記第２イオン注入マスクパターンがオープンされた部位の前記活性領域が露出されるように前記第１エッチング停止層及び第２エッチング停止層をエッチング段階と、前記露出された活性領域にゲート酸化膜形成のための酸化を実施する段階、前記第２イオン注入マスクパターンがオープンされた部位にゲート電極を形成するために、全面にゲート電極層を形成し、エッチングする段階とを順に行うことを含んでいることを特徴とする請求項２に記載の半導体装置製造方法。
【請求項７】
前記第１エッチング停止層及び第２エッチング停止層は各々シリコン窒化膜及びシリコン酸化膜であることを特徴とする請求項６に記載の半導体装置製造方法。
【請求項８】
前記第１イオン注入マスク層及び第２イオン注入マスク層は各々シリコン窒化膜及びシリコン酸化膜であることを特徴とする請求項７に記載の半導体装置製造方法。
【請求項９】
前記ゲート酸化膜形成のための酸化前に露出された活性領域の半導体基板を洗浄する段階を含んで、第２イオン注入マスクパターンのオープンされた部位の幅をより広くすることを特徴とする請求項８に記載の半導体装置製造方法。
【請求項１０】
活性領域が形成された半導体基板を準備する段階、
パンチスルー防止のためのドーピング領域とスレショルド電圧調節のためのドーピング領域をチャンネルが形成される前記活性領域内部に形成するために各々選択的イオン注入を実施する段階及び前記活性領域の前記チャンネルが形成される領域上にゲート酸化膜及びゲート電極を形成する段階を順に行うことを含み、
前記選択的イオン注入を実施する段階は、
前記活性領域上にバッファー酸化層を形成する段階、
互いにエッチング選択比を持つ第１エッチング停止層及び第２エッチング停止層を次第に形成する段階、
前記第２エッチング停止層とエッチング選択比を持つ犠牲膜を形成する段階、
ゲートマスク及びエッチング工程で前記犠牲膜をパターニングして犠牲膜パターンを形成する段階、
前記犠牲膜パターンがオープンされた地域にイオン注入マスクパターンを形成するために全面にイオン注入マスク層を形成してエッチングした後、前記犠牲膜パターンを除去する段階及び前記イオン注入マスクパターンがオープンされた地域の前記活性領域内部にパンチスルー防止及びスレショルド電圧調節のための各々のドーピング領域を形成するための第１イオン注入及び第２イオン注入を遂行する段階を順に行うことを含んでいることを特徴とする半導体装置製造方法。
【請求項１１】
前記ゲート酸化膜及びゲート電極を形成する段階後に、前記活性領域上にソース／ドレーン形成のための第３イオン注入を遂行する段階をさらに含んで行われる請求項１０に記載の半導体装置製造方法。
【請求項１２】
前記ゲート酸化膜及びゲート電極を形成する段階後に、前記犠牲膜パターンによりオープン地域の前記活性領域内にソース／ドレーン形成のための第３イオン注入を遂行する段階を含むことを特徴とする請求項１０に記載の半導体装置製造方法。
【請求項１３】
前記ゲート酸化膜及びゲート電極を形成する段階は、前記イオン注入マスクパターンがオープンされた部位の前記活性領域が露出されるように前記第１エッチング停止層及び第２エッチング停止層をエッチング段階と、前記露出された活性領域にゲート酸化膜形成のための酸化を実施する段階と、前記イオン注入マスクパターンがオープンされた部位にゲート電極を形成するために全面にゲート電極層を形成し、エッチングする段階とを含んで行われることを特徴とする請求項１０に記載の半導体装置製造方法。
【請求項１４】
前記第１エッチング停止層及び第２エッチング停止層は各々シリコン窒化膜及びシリコン酸化膜であることを特徴とする請求項１３に記載の半導体装置製造方法。
【請求項１５】
前記犠牲膜及びイオン注入マスク層は各々シリコン窒化膜及びシリコン酸化膜であることを特徴とする請求項１４に記載の半導体装置製造方法。
【請求項１６】
前記ゲート酸化膜形成のための酸化前に、前記露出された活性領域の半導体基板を洗浄する段階をより含んで、前記イオン注入マスクパターンのオープンされた部位の幅をより広げることを特徴とする請求項１５に記載の半導体装置製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置製造方法に関するものであり、特に２５６Ｍｂｉｔ以上の高集積ＤＲＡＭからのトランジスター特性を改善するための方法に関するものである。
【０００２】
【従来の技術】
半導体装置がますます高集積化されるにより、デザインルール（ＤｅｓｉｇｎＲｕｌｅ）はさらに減少しているが、トランジスターの大きさに対したデザインルールはディバイスの特性を左右するので、慎重に決定しなければならない。特に、セルアレイのトランジスターはデバイスが高集積化されるにより、集積図が１世代当４倍ずつ増加するので、トランジスターの大きさ（ゲート長さ）はそれに従って小さくなり、これによりサブスレショルド（ｓｕｂｔｈｒｅｓｈｏｌｄ）漏洩電流とスレショルド電圧の変化等、ショートチャンネル効果（ｓｈｏｒｔ  ｃｈａｎｎｅｌ  ｅｆｆｅｃｔ）が発生されるので、これに対したマージンが必要がある。
【０００３】
サブミクロン（ｓｕｂーｍｉｃｒｏｎ）トランジスターではショートチャンネル効果を克服しようと、トランジスターのスレショルド電圧を調節するためのイオン注入を実施してトランジスターのチャンネル領域のドーピング濃度を増加させている。しかし、チャンネル領域のドーピング濃度が増加すればするほど、トランジスター降伏電圧（ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）マージンは減少し、ゲート長さに対したスレショルド電圧変化も増加するようになる。図１はこのようなスレショルド電圧調節のためのドーピング領域１００を示している。図１を参照すると、素子分離１１が行われた基板の活性領域はチャンネル部位にスレショルド電圧調節のためのドーピング領域１００を持っていることは公知であるし、このようなスレショルド電圧調節のためのドーピング領域１００はゲート酸化膜１２，ゲート電極１３，及びソース／ドレーン接合領域１４からなるトランジスターを形成する前、イオン注入により形成される。すなわち、基板全面にイオン注入を遂行することにより形成される。
【０００４】
一方、図２はショートチャンネル効果を改善するために、すなわち、パンチスルー（ｐｕｎｃｈｔｈｒｏｕｇｈ）抑制のために、ソース／ドレーン接合領域１４を囲まれるドーピング領域２００を形成した状態の従来技術を示している。図２で図１と同一な図面符号は同一な要素として、説明が重ねないようにその説明は省略する。
【０００５】
以上で説明したように、従来には高集積ディバイスのトランジスターで発生されるショートチャンネル効果を減少させるために、スレショルド電圧調節のためのドーピング領域及びパンチスルー抑制のためのドーピング領域を形成しているが、パンチスルー抑制のためのドーピング領域はトランジスター形成後に形成されるので、すなわち、ゲート酸化膜形成後にイオン注入により形成されるので、ゲート酸化膜に対した信頼性が低下されるという問題点がある。
【０００６】
【発明が解決しようとする課題】
本発明の目的はショートチャンネル効果を減少させることと同時にゲート酸化膜の信頼性に対した問題を発生させないことにより、トランジスターの特性を改善させる半導体装置製造方法を提供することである。
【０００７】
【課題を解決するための手段】
上記の目的を達成するための本発明の半導体装置製造方法は活性領域が形成された半導体基板を準備する段階、パンチスルー防止のためのドーピング領域をソース／ドレーンが形成される活性領域内部に形成し、スレショルド調節のためのドーピング領域をチャンネルが形成される活性領域内部に形成するために、各々選択的イオン注入を実施する段階及び活性領域のチャンネルが形成される領域上にゲート酸化膜及びゲート電極を形成する段階を含む。
【０００８】
この方法の好ましい実施の形態において、選択的イオン注入を実施する段階は、活性領域上にソース／ドレーンが形成される領域がオープンされた第１イオン注入マスクパターンを形成する段階、第１イオン注入マスクパターンがオープンされた活性領域内部にパンチスルー防止のためのドーピング領域を形成するために、第１イオン注入を遂行する段階、チャンネルが形成される領域がオープンされた第２イオン注入マスクパターンを形成するために、第１イオン注入マスクパターンがオープンされた部位に第２イオン注入マスクパターンを形成し、第１イオン注入マスクパターンを除去する段階及び第２イオン注入マスクパターンがオープンされた活性領域内部にスレショルド電圧調節のためのドーピング領域を形成するために第２イオン注入を遂行する段階を含んで行われることを特徴とする。
【０００９】
この方法の好ましい実施の形態において、選択的イオン注入を実施する段階は、活性領域上にバッファー酸化層を形成する段階、互いにエッチング選択比を持つ第１エッチング停止層及び第２エッチング停止層を次第に形成する段階、第２エッチング停止層とエッチング選択比を持つ第１イオン注入マスク層を形成する段階、ゲートマスク及びエッチング工程で第１イオン注入マスク層をパターニングして、第１イオン注入マスクパターンを形成する段階、第１イオン注入マスクパターンがオープンされた地域の活性領域内部にパンチスルー防止のためのドーピング領域を形成するために、第１イオン注入を遂行する段階、第１イオン注入マスクパターンがオープンされた地域に第２イオン注入マスクパターンを形成するために、全面に第２イオン注入マスク層を形成してエッチングした後、第１イオン注入マスクパターンを除去する段階、第２イオン注入マスクパターンがオープンされた活性領域内部にスレショルド電圧調節のためのドーピング領域を形成するために、第２イオン注入を遂行する段階を含んで行われることを特徴とする。
【００１０】
又、目的を達成するための本発明の半導体装置製造方法は活性領域が形成された半導体基板を準備する段階、パンチスルー防止のためのドーピング領域とスレショルド電圧調節のためのドーピング領域をチャンネルが形成される活性領域内部に形成するために各々選択的イオン注入を実施する段階及び活性領域のチャンネルが形成される領域上にゲート酸化膜及びゲート電極を形成する段階を含んで行われることを特徴とする。
【００１１】
この方法の好ましい実施の形態において、選択的イオン注入を実施する段階は、チャンネル領域の活性領域がオープンされたイオン注入マスクパターンを形成する段階、活性領域内部のチャンネル領域にスレショルド電圧調節のためのドーピング領域を形成するために第１イオン注入を実施する段階及び活性領域内部のチャンネル領域下部にパンチスルー防止するためのドーピング領域を形成するために第２イオン注入を実施する段階を含んで行われることを特徴とする。
【００１２】
この方法の好ましい実施の形態において、選択的イオン注入を実施する段階は、活性領域上にバッファー酸化層を形成する段階、互いにエッチング選択比を持つ第１エッチング停止層及び第２エッチング停止層を次第に形成する段階、第２エッチング停止層とエッチング選択比を持つ犠牲膜を形成する段階、ゲートマスク及びエッチング工程で犠牲膜をパターニングして犠牲膜パターンを形成する段階、犠牲膜パターンがオープンされた地域にイオン注入マスクパターンを形成するために全面にイオン注入マスク層を形成してエッチングした後、犠牲膜パターンを除去する段階及びイオン注入マスクパターンがオープンされた地域の活性領域内部にパンチスルー防止及びスレショルド電圧調節のための各々のドーピング領域を形成するための第１イオン注入及び第２イオン注入を遂行する段階を含んで行われることを特徴とする。
【００１３】
図３から図９は本発明の一実施の形態によるｎ−チャンネルモストランジスターの製造工程図として、これを参照して本発明の構成及び動作をもっと具体的に説明する。
【００１４】
まず、図３はウェル（ｗｅｌｌ）が形成されたシリコン基板３０１に素子あるいはセル間の分離のための素子分離絶縁膜３０２を形成した状態として、素子分離絶縁膜３０２は局部酸化（ＬＯＣＯＳ）工程あるいは薄いトレンチ素子分離（ＳＴＩ：ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）工程を遂行して形成する。
【００１５】
続いて、図４に図示されたように、酸化工程による基板の活性領域上にバッファー酸化膜３０３を成長させた後、全面に大抵１００オングストローム〜３００オングストローム厚さの第１シリコン窒化膜（Ｓｉ3Ｎ4、３０４）と大抵１００オングストローム〜３００オングストローム厚さの第１シリコン酸化膜（ＳｉＯ2、３０５）を次第に形成する。ここで、第１シリコン窒化膜３０４と第１シリコン酸化膜３０５は互いにエッチング選択比を持つ物質として、互いにエッチング選択比だけを持つと、この以外のその他の物質を使用しても差し支えない。但し、以後のエッチング工程で素子分離絶縁膜（主に、酸化膜）のリセス（ｒｅｃｅｓｓ）されることを防止するために素子分離絶縁膜上に形成される物質は素子分離絶縁膜とエッチング選択比を持つ物質とする。通常的に素子分離絶縁膜は酸化膜であるので、本実施の形態で適用されている第１シリコン窒化膜３０４はこれを満足するようになる。
【００１６】
続いて、図５に図示されたように、第１シリコン酸化膜３０５上にこの第１シリコン酸化膜３０５とエッチング選択比を持つ第２シリコン窒化膜３０６を形成し、ゲートマスク及びエッチング工程を通じて第２シリコン窒化膜３０６をパターニングすることにより、ゲートパターンが形成される部位に第２シリコン窒化膜３０６パターンを形成する。第２シリコン窒化膜３０６のエッチングする時、第１シリコン酸化膜３０５をエッチング停止層（ｅｔｃｈ  ｓｔｏｐ  ｌａｙｅｒ）として使う。続いて、ｐ型不純物ＢＦ2あるいはＢをイオン注入３０７してパンチスルー（ｐｕｎｃｈｔｈｒｏｕｇｈ）抑制のためのドーピング領域３０８を形成する。パンチスルー抑制のためのドーピング領域３０８が形成される基板内部の深さは以後に形成されるトランジスターのソース／ドレーン領域を十分に囲まれるようにイオン注入エネルギーにより調節する。ここで、第２シリコン窒化膜３０６パターン形成のためのエッチングする時、第２シリコン窒化膜３０６パターンの側壁プロファイルが８０゜〜９０゜間の傾斜を持つようにして、ショートチャンネルによるパンチスルーマージンを改善することができる。
【００１７】
続いて、図６に図示されたように、図５の構造の全面を覆うために第２シリコン窒化膜３０６とエッチング選択比を持つ第２シリコン酸化膜３０９を増着した後、エッチバックあるいは化学的機械的に錬磨により第２シリコン酸化膜３０９をエッチングして第２シリコン窒化膜３０６パターンがオープンされた部位に第２シリコン窒化膜３０９が満たされるようにする。
【００１８】
続いて、図７に図示されたように、第２シリコン窒化膜３０６を燐酸溶液でウェトエッチングして除いた後、これにより露出される第１シリコン酸化膜３０５をエッチングし、ｐ型不純物ＢＦ2あるいはＢをイオン注入３１０してスレショルド電圧調節のためのドーピング領域３１１を形成する。
【００１９】
続いて、図８に図示されたように、第２シリコン酸化膜３０９がオープンされた部位の第１シリコン窒化膜３０４及びバッファー酸化膜３０３をエッチングしてゲート形成部位のシリコン基板３０１を露出させた後、露出された活性領域の基板上にゲート酸化膜３１２を成長させ、第２シリコン酸化膜３０９がオープンされた部位にゲート導電膜３１３を満たす。この時、ゲート酸化膜３１２を形成する前に洗浄工程を遂行するようになると、第２シリコン酸化膜３０９によりオープンされた領域をより広くオープンさせるにより、トランジスターのソース／ドレーンとゲートのオバーラップマージンが増加するようになる。
【００２０】
続いて、図９とように、第２シリコン酸化膜３０９，第１シリコン酸化膜３０５及び第１シリコン窒化膜３０４を除去し、ｎ型不純物をイオン注入３１４してトランジスターのソース／ドレーン接合領域３１５を形成する。
【００２１】
本発明の一実施の形態によるトランジスター製造工程で、トランジスターの後続動作具現が主目的である場合にはソース／ドレーンのポケットイオン注入工程を省略し、すなわち、パンチスルー防止のためのドーピング領域は形成しないで、スレショルド電圧調節のためのドーピング領域だけを形成して寄生接合キャパシタンスを減少させることができるし、ソース／ドレーンイオン注入は図９からではなく、図５の状態で実施することができる。
【００２２】
又、本発明の一実施の形態で、ソース／ドレーンのポケットイオン注入工程（図５の３０７）を省略した状態に工程を進行するが、ゲート形成部位が局部的にオープンされた状態で（図７）スレショルド電圧調節のためのイオン注入工程及びパンチスルー防止のためのイオン注入工程を互いにイオン注入エネルギーを別にして、連続的に実施して図１０と同じようなドーピングプロファイルを持つトランジスターを形成することができる。図１０で図面符号”３１１”はスレショルド電圧調節のためにチャンネル領域に形成されたドーピング領域を示し、図面符号”４００”はパンチスルー防止のためのチャンネル領域よりもっと深いチャンネル領域下部に形成されたドーピング領域を各々示す。その他の前で説明された同一図面符号は同一な要素を示したことで説明が重ねないように省略する。
【００２３】
以上で、説明したように、本発明はスレショルド電圧調節のためのイオン注入とパンチスルー防止のためのイオン注入をトランジスター形成前にイオン注入バリアを形成した状態で実施するので（選択的イオン注入）、ゲート酸化膜の信頼性を阻害しないでショートチャンネル効果を防止してトランジスターの特性を改善するようになる。
【００２４】
【発明の効果】
本発明は高集積化されていくディバイスのトランジスターで発生されるショートチャンネル効果を防止し、ディバイスの特性を改善すると共に、スレショルド電圧調節のためのイオン注入とパンチスルー防止のためのイオン注入がトランジスターが形成する前に遂行され、トランジスターのゲート酸化膜がイオン注入により損傷を受けないようにして、ゲート酸化膜の信頼性を向上させる効果がある。
【図面の簡単な説明】
【図１】  従来のモス（ＭＯＳ）トランジスターの製造工程断面図である。
【図２】  従来のモス（ＭＯＳ）トランジスターの別の製造工程断面図である。
【図３】  本発明の一実施の形態によるｎ−チャンネルモストランジスターの製造工程断面図である。
【図４】  本発明の一実施の形態によるｎ−チャンネルモストランジスターの製造工程断面図である。
【図５】  本発明の一実施の形態によるｎ−チャンネルモストランジスターの製造工程断面図である。
【図６】  本発明の一実施の形態によるｎ−チャンネルモストランジスターの製造工程断面図である。
【図７】  本発明の一実施の形態によるｎ−チャンネルモストランジスターの製造工程断面図である。
【図８】  本発明の一実施の形態によるｎ−チャンネルモストランジスターの製造工程断面図である。
【図９】  本発明の一実施の形態によるｎ−チャンネルモストランジスターの製造工程断面図である。
【図１０】  本発明の他の実施の形態によるドーピングプロファイルを示した断面図である。
【符号の説明】
３０１：シリコン基板
３０２：素子分離絶縁膜
３０３：バッファー酸化膜
３０４：第１シリコン窒化膜
３０５：第１シリコン酸化膜
３０６：第２シリコン窒化膜
３０８：パンチスルー抑制のためのドーピング領域
３０９：第２シリコン酸化膜
３１１：スレショルド電圧調節のためのドーピング領域
３１２：ゲート酸化膜
３１３：ゲート導電膜
３１４：ソース／ドレーンイオン注入
３１５：ソース／ドレーン接合領域
【図１】
0003744694.tif 000002
【図２】
0003744694.tif 000003
【図３】
0003744694.tif 000004
【図４】
0003744694.tif 000005
【図５】
0003744694.tif 000006
【図６】
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【図７】
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【図８】
0003744694.tif 000009
【図９】
0003744694.tif 000010
【図１０】
0003744694.tif 000011