(57)【特許請求の範囲】
【請求項１】
上部表面を有する基板と、
上部部分と、下部部分と、前記基板の上部表面を通って前記基板内に形成された側壁とを有するトレンチと、
前記トレンチの下部部分を使用して形成された信号記憶ノードと、
前記トレンチの上部部分を使用して形成された信号転送デバイスであって、
前記信号転送デバイスは、
前記信号記憶ノードに結合され、前記トレンチの側壁から前記基板内に延びる第１の拡散領域と、
前記基板の上部表面に隣接し、前記トレンチの側壁に隣接して前記基板内に形成された第２の拡散領域と、
前記第１の拡散領域と前記第２の拡散領域の間の前記トレンチの側壁に沿って延びる前記基板内のチャネル領域と、
前記第１の拡散領域から前記第２の拡散領域に延びる前記トレンチの側壁に沿って形成されたゲート絶縁体と、
前記トレンチを充填し、上部表面を有するゲート導体と、
前記ゲート導体上に形成され、前記トレンチの側壁に整合された側壁を有するワード線導体と
を含む、ダイナミック・ランダム・アクセス・メモリ・デバイス。
【請求項２】
前記ゲート導体の上部表面が前記基板の上部表面より上に延び、前記ワード線導体が前記基板の上部表面の上に形成される、請求項１に記載のダイナミック・ランダム・アクセス・メモリ・デバイス。
【請求項３】
前記デバイスが４Ｆ２未満またはそれと等しい前記基板の上部表面の面積を占め、Ｆが最小フィーチャ・サイズである、請求項１に記載のダイナミック・ランダム・アクセス・メモリ・デバイス。
【請求項４】
前記ワード線導体が１オーム／スクエアの抵抗を有する、請求項１に記載のダイナミック・ランダム・アクセス・メモリ・デバイス。
【請求項５】
前記ワード線導体が金属を含む、請求項１に記載のダイナミック・ランダム・アクセス・メモリ・デバイス。
【請求項６】
前記ワード線導体がタングステンである、請求項５に記載のダイナミック・ランダム・アクセス・メモリ・デバイス。
【請求項７】
垂直ダイナミック・ランダム・アクセス・メモリ・デバイスを製造するプロセスにおいて、
（ａ）上部表面を有する基板を設けるステップと、
（ｂ）前記基板内にデバイス・トレンチをエッチングするステップであって、前記デバイス・トレンチが側壁と、下部部分と、上部部分とを有するステップと、
（ｃ）前記デバイス・トレンチの下部部分内に信号記憶ノードを形成するステップであって、前記信号記憶ノードが信号ノード導体を有するステップと、
（ｄ）前記デバイス・トレンチの上部部分内に信号転送デバイスを形成するステップであって、前記信号転送デバイスが、前記記憶ノード導体に結合され、前記デバイス・トレンチの側壁から前記基板内に延びる第１の拡散領域と、前記基板の上部表面に隣接し、前記デバイス・トレンチの側壁に隣接して前記基板内に形成されたビット線拡散領域と、前記第１の拡散領域から前記ビット線拡散領域までの前記基板内に延びるチャネル領域と、前記記憶ノード導体より上で前記基板に隣接する前記デバイス・トレンチの側壁をコーティングするゲート絶縁体と、前記デバイス・トレンチを充填するゲート導体とを有するステップと、
（ｅ）前記ビット線拡散領域にビット線導体を結合するステップと、
（ｆ）前記ゲート導体上に形成されたワード線導体を前記デバイス・トレンチの側壁に自己整合させるステップとを含むプロセス。
【請求項８】
ステップ（ｂ）の前に前記基板の上部表面上に窒化物層を付着するステップをさらに含み、ステップ（ｂ）が前記窒化物層を通って前記基板内に前記デバイス・トレンチをエッチングすることを含み、ステップ（ｄ）が前記基板の上部表面より上のレベルまで前記デバイス・トレンチを充填することにより前記ゲート導体を形成することを含み、ステップ（ｆ）が窒化物に対して選択的に前記ゲート導体内にワード線トレンチをエッチングし、前記ワード線トレンチ内に前記ワード線導体を付着することを含む、請求項７に記載のダイナミック・ランダム・アクセス・メモリ・デバイスを製造するプロセス。
【請求項９】
前記窒化物層上に酸化物層を形成するステップをさらに含み、ステップ（ｂ）が前記酸化物層と前記窒化物層を通って前記基板内に前記デバイス・トレンチをエッチングすることを含む、請求項７に記載のダイナミック・ランダム・アクセス・メモリ・デバイスを製造するプロセス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般にダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）デバイスに関し、より詳細には記憶トレンチに自己整合したワード線を有する垂直ＤＲＡＭデバイスに関する。
【０００２】
【従来の技術】
半導体業界では、記憶密度と性能を高めたいという希望が増進し続けている。このような目標は、より小さい寸法および動作電圧に応じてダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）デバイスをスケーリングすることによって達成される場合が多い。
【０００３】
垂直ＤＲＡＭデバイスでは、信号記憶ノードと信号転送デバイスの両方を形成するためにトレンチを使用する。垂直ＤＲＡＭデバイスは記憶密度を高めるために提案されたものである。というのは、このようなデバイスは垂直信号転送デバイス・チャネルの長さを最小フィーチャ・サイズから切り離すからである。このような構成により、それに比例して記憶密度が低下することなしに、チャネル長を長くすることができる。その場合、チャネル長は、チャネル・ドーピングを低減し、接合部漏れを最小限にし、保持時間を増加するために、ゲート酸化物の厚さならびに接合部の深さに対して適切にスケーリングすることができる。
【０００４】
図１は、基板１０１（通常はＰ−シリコン）内に形成された垂直ＤＲＡＭデバイスまたはセル１００の部分断面図を示している。ＤＲＡＭセル１００は、側壁１２２を有するトレンチ（ＤＴまたは深いトレンチ）を使用して形成されている。ＤＲＡＭセル１００は、記憶ノード導体１０４（通常はＮ＋ポリシリコン）とカラー酸化物１０６とを含む信号記憶ノード（部分的に示す）１０２を含む。ＤＲＡＭセル１００の信号転送デバイスは、第１の拡散領域１０８と、第２の拡散領域１１０（通常はＮ＋シリコン）と、チャネル領域１１２と、ゲート絶縁体１１４と、ゲート導体１１６（通常はＮ＋ポリシリコン）とを含む。
【０００５】
ゲート導体１１６はワード線１１８に結合されている。ワード線１１８は、Ｎ＋ポリシリコン下部層１１８Ａと、ＷＳｉx中間層１１８Ｂと、窒化物キャップ層１１８Ｃとを含む。第２の拡散領域１１０は窒化物層１２０によって覆われている。記憶ノード導体１０４はトレンチトップ酸化物（ＴＴＯ）１２３によって覆われている。浅いトレンチ分離（ＳＴＩ）領域１２８はＤＲＡＭデバイス１００の分離を行うために形成されている。
【０００６】
ＤＲＡＭセル１００のトレンチ側壁１２２は、隣接するＤＲＡＭセルのトレンチの側壁１２４から距離Ｗの位置にある。Ｆが最小フィーチャ・サイズである場合に基板１０１の５Ｆ2の表面積を占めるＤＲＡＭセル１００の場合、隣接するトレンチ側壁間の距離Ｗは２Ｆになる可能性がある。トレンチ間距離Ｗが２Ｆである場合、ワード線１１８は０．５Ｆの距離だけトレンチの側壁１２２を越えてオーバラップすることができる。ＤＴとワード線バイアスが制御下にあるときに整合不良という最悪の場合でも、この構成により、ワード線１１８がゲート導体１１６に十分オーバラップすることができる。ウェハ上のＤＲＡＭセル密度は、トレンチ間間隔Ｗを縮小することによって増加することができる。トレンチ間間隔Ｗが２Ｆ以下に低下すると、ワード線導体がトレンチ・エッジにオーバラップしない確率は高くなる。というのは、整合許容差が一定のままである間にトレンチに対するワード線の設計オーバラップが０．５Ｆ以下に低下するからである。
【０００７】
図１のＤＲＡＭセル１００は、トレンチ側壁１２２に完全にオーバラップしないワード線１１８を有する。この不完全なオーバラップにより、ワード線１１８を形成するために使用するエッチは、ゲート導体オーバエッチ１０５が示すように、下にあるゲート導体１１６に食い込むことになる。オーバエッチ１０５の結果、ゲート絶縁体１１４に損害を与え、ゲート導体１１６が第２の拡散領域１１０にオーバラップできなくなる可能性がある。
【０００８】
【発明が解決しようとする課題】
従来のＤＲＡＭデバイスの欠点を克服するために、新しい垂直ＤＲＡＭデバイスを提供する。本発明の一目的は、トレンチの側壁に自己整合したワード線導体を有する垂直ＤＲＡＭデバイスを提供することにある。関連の目的は、このような垂直ＤＲＡＭデバイスを製造するプロセスを提供することにある。また、他の目的は、それぞれがそれぞれのワード線を有し、それぞれがそれぞれのトレンチを使用して形成され、それぞれのトレンチ間の距離がそれぞれのワード線間の距離に等しい、１対の垂直ＤＲＡＭデバイスを提供することにある。さらに他の目的は、基板の表面上に位置決めされたワード線を有する垂直ＤＲＡＭデバイスを提供することにある。
【０００９】
【課題を解決するための手段】
上記その他の目的を達成するため、また、その目的を考慮して、本発明は基板内に形成されたダイナミック・ランダム・アクセス・メモリ・デバイスを提供する。この基板は、上部表面を有し、基板内に形成された側壁を有するトレンチを有する。信号記憶ノードはトレンチの下部部分を使用して形成され、信号転送デバイスはトレンチの上部部分を使用して形成される。信号転送デバイスは、信号記憶ノードに結合され、トレンチの側壁から基板内に延びる第１の拡散領域と、基板の上部表面に隣接し、トレンチの側壁に隣接して基板内に形成された第２の拡散領域と、第１の拡散領域と第２の拡散領域の間のトレンチの側壁に沿って延びるチャネル領域と、第１の拡散領域から第２の拡散領域に延びるトレンチの側壁に沿って形成されたゲート絶縁体と、トレンチを充填し、上部表面を有するゲート導体と、ゲート導体の上部表面に隣接する下部とトレンチの側壁に整合した側面とを有するワード線とを含む。
【００１０】
本発明は、添付図面と関連して以下の詳細な説明を読むことにより最もよく理解される。慣例により、図面の様々な特徴は一定の縮尺になっていないことを強調しておく。これに対して、様々な特徴の寸法は明瞭にするため任意で拡大または縮小されている。添付図面には以下の図が含まれている。
【００１１】
【発明の実施の形態】
次に図面を参照すると、同様の参照番号は図面全体にわたって同様の要素を指し示し、本発明による垂直ＤＲＡＭデバイスを製造する例示的なプロセスについて図２ないし図２０に関連して説明する。図２は、当業者にとって既知の通り、深いトレンチの処理後のウェハの部分断面図である。窒化物層２２６は、たとえば、深いトレンチの処理前に、Ｐ−シリコンなどの基板２０１上に形成されている。例示的な実施形態では、薄い熱酸化物（図示せず）は窒化物層２２６を形成する前に基板２０１の表面上に形成することができる。この薄い熱酸化物は基板２０１内の欠陥を低減することができる。例示的な実施形態では、深いトレンチにエッチングを施す前に、ハード・エッチ・マスクとして機能するように窒化物層２２６の上に酸化物層（図示せず）を形成することができる。
【００１２】
各垂直ＤＲＡＭデバイス２００、２３０は、側壁２２２、２２３を有するトレンチ（ＤＴまたは深いトレンチ）を使用して基板２０１内に形成される。ＤＲＡＭセル２００は、記憶ノード導体２０４とカラー酸化物２０６とを含む信号記憶ノード（部分的に示す）２０２を含む。ＤＲＡＭセル２００の信号転送デバイスは、第１の拡散領域２０８と、チャネル領域２１２と、ゲート絶縁体２１４と、ゲート導体２１６（通常はポリシリコン）とを含む。
【００１３】
記憶ノード導体２０４は、トレンチトップ酸化物（ＴＴＯ）２２４によってゲート導体２１６から分離されている。本発明の例示的な実施形態では、トレンチトップ酸化物２２４は、ゲート絶縁体２１４の厚さより大きい厚さを有する。ＴＴＯ２２４は、この例示的な実施形態ではＮ＋ポリシリコンからなる記憶ノード導体２０４上の方がこの実施形態ではＰ−シリコンである基板２０１上より厚く成長する酸化物層の熱成長によってより厚く形成することができる。あるいは、ＴＴＯ２２４は、高密度プラズマ（ＨＤＰ）二酸化珪素付着によって形成することができる。次に、ゲート導体２１６が付着され、パッド窒化物層２２６の表面まで平坦化されている。例示的な実施形態では、ゲート導体２１６は重ドープ・ポリシリコンを含む。
【００１４】
図３は、例示的なレイアウトによる、図２に示すＤＲＡＭデバイス２００のアレイの上面図である。ウェハは、ＤＲＡＭデバイス２００が形成されたアレイ領域と、サポート回路が形成されたサポート領域の両方を含むことができる。図４は、図２に対応する処理の一段階におけるサポート回路の部分断面図である。
【００１５】
図５に示すように、隣接デバイス２００、２３０間を分離するために浅いトレンチ分離（ＳＴＩ）領域２２８が形成されている。図５に示す例示的な実施形態では、ＳＴＩ領域２２８は、隣接デバイス２００、２３０の第１の拡散領域２０８間を十分に分離するため、まずウェハにパターン形成し、次に第１の拡散領域２０８より下のレベルまでＳＴＩトレンチにエッチングを施すことによって形成される。次に、ＳＴＩ領域２２８を形成するために使用する酸化物が付着され、パッド窒化物２２６の表面まで平坦化される。例示的な実施形態では、高密度プラズマ（ＨＤＰ）酸化物付着を使用して、高アスペクト比のＳＴＩトレンチを充填する。
【００１６】
図６は、例示的なレイアウトによる、図５に示すＤＲＡＭデバイスのアレイの上面図である。破線はＳＴＩ領域２２８によって遮断された深いトレンチの境界２３６を示している。図７は、図５に対応する処理の一段階におけるサポート回路の部分断面図であり、ＳＴＩ領域２２８もウェハのサポート領域内に形成されていることを示す図である。
【００１７】
図８に示すように、能動エリア領域を画定するために、サポート領域内のパッド窒化物層２２６にパターン形成され、基板２０１までエッチングが施されている。次に、露光した基板２０１上に犠牲酸化物２８０が成長している。次に、ウェル注入（矢印２７０によって表す）が実施される。
【００１８】
図９に示すように、犠牲酸化物２８０が除去され、ゲート絶縁体層２８２が形成される。次に、ゲート導体２８４を形成するために、ポリシリコンの層が付着され、窒化物パッド層２２６の表面まで研摩される。この研摩ステップは、サポート領域処理中に形成された過剰ポリシリコンおよび酸化物をアレイ領域から除去するものである。次に、ゲート導体２８４のドーピングを確立するために、ゲート導体注入（矢印２７２によって表す）がゲート導体２８４内に実施される。
【００１９】
次に、図１０に示すように、ウェハ上にフォトレジスト２３８が付着され、パターン形成される。フォトレジスト２３８のパターンのアライメントにかかわらずワード線（後で形成される）が深いトレンチに整合されることを示すために、この例示的な実施形態のフォトレジスト２３８は故意に深いトレンチに整合していない。図１１は、図１０に示すＤＲＡＭデバイスの上面図である。図１２は、図１０に対応する処理の一段階におけるサポート回路の部分断面図である。
【００２０】
図１３に示すように、パッド窒化物層２２６、ポリシリコン・ゲート導体２１６、フォトレジスト２３８に対して選択的に、ＳＴＩ領域２２８内の露光した酸化物にエッチングが施される。本発明の例示的な実施形態では、リアクティブ・イオン・エッチング（ＲＩＥ）を使用して、露光した酸化物にエッチングを施す。また、本発明の例示的な実施形態では、距離Ｄが示すように、エッチングを施した酸化物の下部２３９は基板２０１の上部表面より上にある。この構成は、ゲート導体２１６と基板２０１との間の短絡を回避するのに役立つものである。
【００２１】
酸化物エッチの結果、有害な結果なしで少量のゲート導体２１６が除去されることが可能である。ワード線基板間２０１の短絡は、基板２０１の表面より下のレベルまでゲート導体２１６にエッチングを施した場合に発生する可能性がある。ワード線基板間２０１の短絡は、ワード線導体を付着する前に基板２０１の露光した側壁上にスペーサ（図示せず）を追加することによって回避することができる。
【００２２】
図１４に示すように、次にフォトレジスト２３８が剥離され、酸化物ＳＴＩ領域２２８とパッド窒化物層２２６に対して選択的に、露光したポリシリコン・ゲート導体２１６に等方性エッチングが施される。このエッチは、ＳＴＩ領域２２８内に形成した開口部とゲート導体２１６内に形成した開口部との結合（union）を含む、ワード線導体用のダマシン・チャネルを形成するものである。図１４に示す例示的な実施形態では、シリコン基板２０１の上部表面より上のレベルまでポリシリコン・ゲート導体２１６にエッチングを施す。例示的な実施形態では、図１４に示すように、ポリシリコン・ゲート導体２１６の等方性エッチの結果、ポリシリコン・ゲート導体２１６の上部表面２１７がゲート絶縁体２１４に向かってわずかに高くなるように、上部表面２１７がテーパされる可能性がある。このテーパは、エッチによって引き起こされる損傷からゲート絶縁体２１４を保護するのに役立つものである。
【００２３】
図１５は、図１４に対応する処理の一段階におけるサポート回路の部分断面図である。図１５に示すように、図１４に関連して説明した等方性エッチは、ゲート導体配線用のチャネル２９２を形成するためにゲート導体２８４を凹ませるものである。
【００２４】
図１６に示すように、次にワード線導体２１８、２３２が付着され、平坦化されて、パッド窒化物層２２６の表面より下に凹んでいる。図１７は、ワード線２１８、２３２を付着した後の図１６に示すデバイスの上面図である。図１７は、ワード線マスク・フォトレジスト２３８の整合不良にかかわらず、ＤＲＡＭデバイス２００のワード線導体２１８が深いトレンチの側壁２２２に整合し、ＤＲＡＭデバイス２３０のワード線導体２３２が側壁２４６に整合していることを示している（図１０を参照）。深いトレンチの側壁２２２に整合し、基板２０１の上部表面より上にワード線導体２１８を位置決めすると、ワード線導体２１８と基板２０１との間の短絡を防止するための保護スペーサの必要性を解消することにより、処理上の利点が得られる。
【００２５】
図１６に示す例示的な実施形態では、ワード線導体２１８はタングステン・シリサイドを含む。ワード線導体２１８の材料はタングステン・シリサイドに限定されず、むしろ、当業者にとって既知の通り、他の導電材料を使用することができる。他の例示的な実施形態では、たとえば、ワード線導体２１８はタングステンを含む。ワード線導体２１８の付着前に、ある導電材料（図示せず）を任意選択で付着してチャネル領域２１２の内部にライナを形成することができる。この導電ライナは、たとえば窒化タングステンからなる場合もあり、ワード線導体２１８が後続の高温処理ステップ中に隣接材料と反応するのを防止することができる。
【００２６】
例示的な実施形態では、ワード線導体２１８を付着する前に、トレンチの側壁２２２と一致する絶縁スペーサ（図示せず）を形成することができる。このスペーサは、ワード線導体２１８と基板２０１との間の短絡に対する保護を増強することができる。この場合、ワード線導体２１８は、トレンチの側壁２２２との整合から所定の距離の位置になるだろう。
【００２７】
他の例示的な実施形態（図示せず）では、ＳＴＩ領域２２８を通るエッチと、ゲート導体２１６を通るエッチは、基板２０１の上部表面の付近またはそれより下の深さまで延びている。その場合、基板２０１への短絡は、ワード線導体２１８を付着する前に絶縁体を付着することによって防止することができる。この実施形態を使用すると、ワード線導体２１８の厚さを増加してワード線導体の抵抗を低減することができる。
【００２８】
図１６に示すように、ＤＲＡＭセル２００のトレンチの側壁２２２は隣接するＤＲＡＭセル２３０のトレンチの側壁２４６から距離Ｗの位置にある。ＤＲＡＭセル２００に対応するワード線導体２１８は側壁２１９を有し、隣接するＤＲＡＭセル２３０のワード線導体２３２は側壁２３３を有する。この例示的な実施形態では、ワード線導体２１８、２３２の側壁２１９、２３３はそれぞれ、それぞれのトレンチの側壁２２２、２４６に整合し、距離Ｗの位置にある。他の例示的な実施形態（図示せず）では、ワード線導体２１８、２３２のうちの一方だけがそのそれぞれのトレンチの側壁２２２、２４６に整合した側壁２１９、２３３を有する。他の例示的な実施形態（図示せず）では、ワード線導体２１８、２３２のうちの１つまたは複数がそれぞれのトレンチの側壁２２２、２４６から所定の厚さ分の間隔にある。
【００２９】
ワード線導体２１８が付着された後、たとえば化学的気相付着（ＣＶＤ）によってワード線導体２１８の上に酸化物層２４０が付着される。次に、酸化物層２４０はパッド窒化物層２２６の上部表面まで平坦化される。
【００３０】
図１８は、図１６に対応する処理の一段階におけるサポート回路の部分断面図である。図１８に示すように、ワード線導体２１８、２３２がアレイ領域内に形成される間にゲート導体配線２９０がサポート領域内に形成される。
【００３１】
図１９に示すように、次にＳＴＩ領域２２８と酸化物層２４０の酸化物に応じて選択的にパッド窒化物層２２６が除去される。次に、スクリーン酸化物層（図示せず）が成長し、アレイ領域ｐウェル注入（図示せず）が実施される。次に、第２の拡散領域（ビット線拡散）２１０を形成するためにＮ＋ドーパントが注入される。
【００３２】
図２０は、図１９に対応する処理の一段階におけるサポート回路の部分断面図である。次に、拡散領域２８８（図２０）を形成するために、サポート領域内でソースおよびドレイン注入を実施することができる。次に、ワード線導体２１８、２３２（図２０）の側壁２１９、２３３上と、サポート・ゲート（図２０）の側壁上に酸化物スペーサ２４２が形成される。次に、ポリシリコンなどのビット線導体２４４が付着され、平坦化される。タングステン・スタッド２８６を後で形成するための準備としてサポート領域からビット線導体２４４を除去することができ、あるいは、アレイ領域内にポリシリコン・ビット線導体２４４を使用する代わりに全体的にタングステン・スタッド２８６を使用することができる。
【００３３】
本発明による製造のプロセスは、ワード線抵抗を低減したことにより性能が改善されたＤＲＡＭデバイスを提供するものである。ワード線ドライバから最も離れたワード線ゲートのＲＣ遅延は、より近いワード線ゲートよりゆっくり上昇する。ワード線の抵抗を低減することにより、ワード線ドライバによって検出されるＲＣ時定数は低減される。この利点により、ワード線電圧はより迅速に上昇することができ、その結果、ワード線に沿った立上り時間のスキューを低減することにより性能が改善される。本発明による製造のプロセスによりワード線エッチングの許容差に対する感度が低減される。というのは、ワード線はトレンチ内に形成され、ゲート導体を通るトレンチ・エッチはゲート絶縁体に対して選択的なものであるからである。これにより、必要に応じてより厚く、したがって、抵抗の低いワード線が可能になる。
【００３４】
また、本発明は、減法エッチ・プロセスによって形成されたワード線に関連する欠点のない金属ワード線の使用を可能にする。ワード線スタックにパターン形成するための減法エッチに続いて、その減法エッチによって引き起こされる損傷を回復するために側壁酸化物の形成がしばしば行われる。側壁酸化物と金属との反応性に関連する問題を回避するために、しばしば非金属ワード線を使用する。
【００３５】
対照的に、本発明によるワード線はＳＴＩ領域内およびゲート導体内にエッチングされたチャネル内に形成される。したがって、そのワード線は減法エッチによってパターン形成されないので、金属ワード線を使用することができる。金属ワード線により、ワード線の抵抗をさらに低減することができる。本発明の例示的な実施形態のワード線は１オーム／スクエア未満の抵抗を有する（この場合、スクエア（square）とは、電流の方向のワード線の断面距離を電流に対して垂直の距離で割ったものである）。
【００３６】
ワード線の抵抗とキャパシタンスを同時に低減するためにも金属ワード線を使用することができる。金属ワード線の抵抗を低減すると、ワード線は依然として所望の抵抗を達成しながらより小さい側壁面積を有することができる。側壁面積が小さくなると、たとえば、ワード線とビット線スタッドとの間のワード線キャパシタンスが低減される。
【００３７】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３８】
（１）上部表面を有する基板と、
上部部分と、下部部分と、前記基板の上部表面を通って前記基板内に形成された側壁とを有するトレンチと、
前記トレンチの下部部分を使用して形成された信号記憶ノードと、
前記トレンチの上部部分を使用して形成された信号転送デバイスであって、
前記信号記憶ノードに結合され、前記トレンチの側壁から前記基板内に延びる第１の拡散領域と、
前記基板の上部表面に隣接し、前記トレンチの側壁に隣接して前記基板内に形成された第２の拡散領域と、
前記第１の拡散領域と前記第２の拡散領域の間の前記トレンチの側壁に沿って延びる前記基板内のチャネル領域と、
前記第１の拡散領域から前記第２の拡散領域に延びる前記トレンチの側壁に沿って形成されたゲート絶縁体と、
前記トレンチを充填し、上部表面を有するゲート導体とを含む信号転送デバイスと、
前記ゲート導体上に形成され、前記トレンチの側壁に整合した側壁を有するワード線導体とを含む、ダイナミック・ランダム・アクセス・メモリ・デバイス。
（２）前記ゲート導体の上部表面が前記基板の上部表面より上に延び、前記ワード線導体が前記基板の上部表面の上に形成される、上記（１）に記載のダイナミック・ランダム・アクセス・メモリ・デバイス。
（３）前記デバイスが４Ｆ2未満またはそれと等しい前記基板の上部表面の面積を占め、Ｆが最小フィーチャ・サイズである、上記（１）に記載のダイナミック・ランダム・アクセス・メモリ・デバイス。
（４）前記ワード線導体が１オーム／スクエアの抵抗を有する、上記（１）に記載のダイナミック・ランダム・アクセス・メモリ・デバイス。
（５）前記ワード線導体が金属を含む、上記（１）に記載のダイナミック・ランダム・アクセス・メモリ・デバイス。
（６）前記ワード線導体がタングステンからなる、上記（５）に記載のダイナミック・ランダム・アクセス・メモリ・デバイス。
（７）上部表面を有する基板と、
前記基板の上部表面を通って前記基板内に形成され、上部部分と、下部部分と、側壁とを有する第１のトレンチと、
前記第１のトレンチから距離Ｗの位置に前記基板の上部表面を通って前記基板内に形成され、上部部分と、下部部分と、側壁とを有する第２のトレンチと、
前記基板の上部表面に隣接し、前記第１および第２のトレンチ間にあるビット線拡散領域と、
第１のメモリ・セルであって、
前記第１のトレンチの下部部分内に形成された第１の記憶ノード導体を有する第１の信号記憶ノードと、
前記第１のトレンチの上部部分内に形成された第１の信号転送デバイスであって、前記第１の記憶ノード導体に結合され、前記第１のトレンチの側壁から前記基板内に延びる第１の拡散領域と、前記第１のトレンチの側壁に沿って形成された第１のゲート絶縁体と、前記第１の記憶ノード導体をコーティングする第１のトレンチトップ酸化物と、前記第１のゲート絶縁体および前記第１のトレンチトップ酸化物に隣接し、前記第１のトレンチを充填する第１のゲート導体とを有する第１の信号転送デバイスと、
前記第１のゲート導体に結合され、前記第１のトレンチの側壁に整合する側壁を有する第１のワード線導体とを含む、第１のメモリ・セルと、
第２のメモリ・セルであって、
前記第２のトレンチの下部部分内に形成された第２の記憶ノード導体を有する第２の信号記憶ノードと、
前記第２のトレンチの上部部分内に形成された第２の信号転送デバイスであって、前記第２の記憶ノード導体に結合され、前記第１のトレンチの側壁から前記基板内に延びる第２の拡散領域と、前記第２のトレンチの側壁に沿って形成された第２のゲート絶縁体と、前記第２の記憶ノード導体をコーティングする第２のトレンチトップ酸化物と、前記第２のゲート絶縁体および前記第２のトレンチトップ酸化物に隣接し、前記第２のトレンチを充填する第２のゲート導体とを有する第２の信号転送デバイスと、
前記第２のゲート導体に結合され、側壁を有する第２のワード線導体とを含む、第２のメモリ・セルとを含む、ダイナミック・ランダム・アクセス・メモリ・デバイス。
（８）前記第２のワード線導体の側壁が前記第１のワード線導体の側壁から距離Ｗの位置に位置する、上記（７）に記載のダイナミック・ランダム・アクセス・メモリ・デバイス。
（９）前記第２のワード線導体の側壁が前記第２のトレンチの側壁に整合する、上記（７）に記載のダイナミック・ランダム・アクセス・メモリ・デバイス。
（１０）前記第１および第２のワード線導体が前記基板の上部表面の上に形成される、上記（７）に記載のダイナミック・ランダム・アクセス・メモリ・デバイス。
（１１）Ｗが２Ｆ未満であり、Ｆが最小フィーチャ・サイズである、上記（７）に記載のダイナミック・ランダム・アクセス・メモリ・デバイス。
（１２）Ｗが１Ｆと等しい、上記（１１）に記載のダイナミック・ランダム・アクセス・メモリ・デバイス。
（１３）前記第１および第２のメモリ・セルのそれぞれが４Ｆ2未満またはそれと等しい前記基板の上部表面の面積を占め、Ｆが最小フィーチャ・サイズである、上記（７）に記載のダイナミック・ランダム・アクセス・メモリ・デバイス。
（１４）前記ワード線導体が金属を含む、上記（７）に記載のダイナミック・ランダム・アクセス・メモリ・デバイス。
（１５）前記ワード線導体がタングステンからなる、上記（１４）に記載のダイナミック・ランダム・アクセス・メモリ・デバイス。
（１６）垂直ダイナミック・ランダム・アクセス・メモリ・デバイスを製造するプロセスにおいて、
（ａ）上部表面を有する基板を設けるステップと、
（ｂ）前記基板内にデバイス・トレンチをエッチングするステップであって、前記デバイス・トレンチが側壁と、下部部分と、上部部分とを有するステップと、
（ｃ）前記デバイス・トレンチの下部部分内に信号記憶ノードを形成するステップであって、前記信号記憶ノードが信号ノード導体を有するステップと、
（ｄ）前記デバイス・トレンチの上部部分内に信号転送デバイスを形成するステップであって、前記信号転送デバイスが、前記記憶ノード導体に結合され、前記デバイス・トレンチの側壁から前記基板内に延びる第１の拡散領域と、前記基板の上部表面に隣接し、前記デバイス・トレンチの側壁に隣接して前記基板内に形成されたビット線拡散領域と、前記第１の拡散領域から前記ビット線拡散領域までの前記基板内に延びるチャネル領域と、前記記憶ノード導体より上で前記基板に隣接する前記デバイス・トレンチの側壁をコーティングするゲート絶縁体と、前記デバイス・トレンチを充填するゲート導体とを有するステップと、
（ｅ）前記ビット線拡散領域にビット線導体を結合するステップと、
（ｆ）前記ゲート導体上に形成されたワード線導体を前記デバイス・トレンチの側壁に自己整合させるステップとを含むプロセス。
（１７）ステップ（ｂ）の前に前記基板の上部表面上に窒化物層を付着するステップをさらに含み、ステップ（ｂ）が前記窒化物層を通って前記基板内に前記デバイス・トレンチをエッチングすることを含み、ステップ（ｄ）が前記基板の上部表面より上のレベルまで前記デバイス・トレンチを充填することにより前記ゲート導体を形成することを含み、ステップ（ｆ）が窒化物に対して選択的に前記ゲート導体内にワード線トレンチをエッチングし、前記ワード線トレンチ内に前記ワード線導体を付着することを含む、上記（１６）に記載のダイナミック・ランダム・アクセス・メモリ・デバイスを製造するプロセス。
（１８）前記窒化物層上に酸化物層を形成するステップをさらに含み、ステップ（ｂ）が前記酸化物層と前記窒化物層を通って前記基板内に前記デバイス・トレンチをエッチングすることを含む、上記（１７）に記載のダイナミック・ランダム・アクセス・メモリ・デバイスを製造するプロセス。
（１９）垂直ダイナミック・ランダム・アクセス・メモリ・デバイスを製造するプロセスにおいて、
（ａ）上部表面を有する基板を設けるステップと、
（ｂ）前記基板の上部表面上に窒化物層を付着するステップと、
（ｃ）前記基板内にデバイス・トレンチをエッチングするステップであって、前記デバイス・トレンチが側壁と、下部部分と、上部部分とを有するステップと、
（ｄ）前記デバイス・トレンチの下部部分内に信号記憶ノードを形成するステップであって、前記信号記憶ノードが記憶ノード導体を有するステップと、
（ｅ）前記記憶ノード導体をトレンチトップ絶縁体でコーティングするステップと、
（ｆ）前記デバイス・トレンチの上部部分内に信号転送デバイスを形成するステップであって、前記信号転送デバイスが、前記記憶ノード導体に結合され、前記デバイス・トレンチの側壁から前記基板内に延びる第１の拡散領域と、前記基板の上部表面に隣接し、前記デバイス・トレンチの側壁に隣接して前記基板内に形成されたビット線拡散領域と、前記第１の拡散領域から前記ビット線拡散領域までの前記基板内に延びるチャネル領域と、前記記憶ノード導体より上の前記デバイス・トレンチの側壁をコーティングするゲート絶縁体と、前記基板の上部表面より上のレベルまで前記デバイス・トレンチを充填するゲート導体とを有するステップと、
（ｇ）フォトレジストを付着するステップと、
（ｈ）前記フォトレジストにパターン形成して前記ゲート導体を露光するステップと、
（ｉ）窒化物に対して選択的に前記ゲート導体にエッチングを施し、前記デバイス・トレンチの側壁に整合するワード線トレンチを形成するステップと、
（ｊ）前記フォトレジストが前記デバイス・トレンチの側壁に整合してパターン形成されているかどうかにかかわらず、前記デバイス・トレンチの側壁に整合する側壁を有するワード線導体を前記ワード線トレンチ内に付着するステップとを含むプロセス。
（２０）前記窒化物層上に酸化物層を形成するステップをさらに含み、ステップ（ｃ）が前記酸化物層と前記窒化物層を通って前記基板内に前記デバイス・トレンチをエッチングすることを含む、上記（１９）に記載のダイナミック・ランダム・アクセス・メモリ・デバイスを製造するプロセス。
【図面の簡単な説明】
【図１】トレンチ側壁に完全にオーバラップしないワード線を有するＤＲＡＭセルの部分断面図である。
【図２】本発明の例示的な実施形態によるＤＲＡＭセルの製造プロセスを示し、より詳細には、当業者にとって既知の通り、深いトレンチの処理後に複数のＤＲＡＭセルを有するウェハの部分断面図である。
【図３】本発明の例示的な実施形態によるＤＲＡＭセルの製造プロセスを示し、例示的なレイアウトによる、図２に示すＤＲＡＭセルのアレイの上面図である。
【図４】本発明の例示的な実施形態によるＤＲＡＭセルの製造プロセスを示し、図２に対応する処理の一段階におけるサポート回路の部分断面図である。
【図５】本発明の例示的な実施形態によるＤＲＡＭセルの製造プロセスを示す。
【図６】本発明の例示的な実施形態によるＤＲＡＭセルの製造プロセスを示し、例示的なレイアウトによる、図５に示すＤＲＡＭデバイスのアレイの上面図である。
【図７】本発明の例示的な実施形態によるＤＲＡＭセルの製造プロセスを示し、図５に対応する処理の一段階におけるサポート回路の部分断面図であり、浅いトレンチ分離（ＳＴＩ）領域もウェハのサポート領域内に形成されていることを示す図である。
【図８】本発明の例示的な実施形態によるＤＲＡＭセルの製造プロセスを示し、サポート領域内のパッド窒化物層（パッド窒化物層は、能動エリア領域を画定するためにパターン形成され、基板までエッチングが施されている）と、露光した基板上に成長させた犠牲酸化物と、ウェル注入の実施とを示す図である。
【図９】本発明の例示的な実施形態によるＤＲＡＭセルの製造プロセスを示し、犠牲酸化物を除去し、酸化物ゲート絶縁体層を形成し、ゲート導体を形成するためにポリシリコンの層を付着して窒化物パッド層の表面まで研摩し、ゲート導体のドーピングを確立するためにゲート導体注入をゲート導体内に実施した後の図８のサポート回路を示す図である。
【図１０】本発明の例示的な実施形態によるＤＲＡＭセルの製造プロセスを示し、フォトレジストを付着しパターン形成するステップを示す図である。
【図１１】本発明の例示的な実施形態によるＤＲＡＭセルの製造プロセスを示し、図１０に示すＤＲＡＭデバイスの上面図である。
【図１２】本発明の例示的な実施形態によるＤＲＡＭセルの製造プロセスを示し、図１０に対応する処理の一段階におけるサポート回路の部分断面図である。
【図１３】本発明の例示的な実施形態によるＤＲＡＭセルの製造プロセスを示し、パッド窒化物層、ポリシリコン・ゲート導体、フォトレジストに対して選択的に、ＳＴＩ領域内の露光した酸化物にエッチングを施すステップ後のアレイ領域の部分断面図である。
【図１４】本発明の例示的な実施形態によるＤＲＡＭセルの製造プロセスを示し、フォトレジストを剥離し、酸化物ＳＴＩ領域とパッド窒化物層に対して選択的に、露光したポリシリコン・ゲート導体に等方性エッチングを施すステップ後のアレイ領域の部分断面図である。
【図１５】本発明の例示的な実施形態によるＤＲＡＭセルの製造プロセスを示し、図１４に対応する処理の一段階におけるサポート回路の部分断面図である。
【図１６】本発明の例示的な実施形態によるＤＲＡＭセルの製造プロセスを示し、ワード線を付着し、平坦化し、パッド窒化物層の表面より下に凹ませた後のアレイ領域の部分断面図である。
【図１７】本発明の例示的な実施形態によるＤＲＡＭセルの製造プロセスを示し、ワード線を付着した後の図１６に示すデバイスの上面図である。
【図１８】本発明の例示的な実施形態によるＤＲＡＭセルの製造プロセスを示し、図１６に対応する処理の一段階におけるサポート回路の部分断面図である。
【図１９】本発明の例示的な実施形態によるＤＲＡＭセルの製造プロセスを示し、ＳＴＩ領域と酸化物層の酸化物に対して選択的に、パッド窒化物層を除去し、スクリーン酸化物層を成長させ、アレイ領域ｐウェル注入を実施し、第２の拡散領域を形成するためにＮ＋ドーパントを注入した後のアレイ領域の部分断面図である。
【図２０】本発明の例示的な実施形態によるＤＲＡＭセルの製造プロセスを示し、図１９に対応する処理の一段階におけるサポート回路の部分断面図である。
【符号の説明】
２０１  基板
２２８  浅いトレンチ分離（ＳＴＩ）領域
２４０  酸化物層
２４２  酸化物スペーサ
２８２  ゲート絶縁体層
２８４  ゲート導体
２８６  タングステン・スタッド
２８８  拡散領域
２９０  ゲート導体配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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