(57)【特許請求の範囲】
【請求項１】
トランジスタとキャパシタを同一半導体基板に形成する方法であって、
前記半導体基板に絶縁性の素子分離膜及び犠牲酸化膜を形成してトランジスタ形成領域及びキャパシタ形成領域を画定する工程と、
前記トランジスタ形成領域及びキャパシタ形成領域が画定された前記半導体基板の全面に保護膜を形成する工程と、
前記半導体基板の全面に形成された保護膜に関して、前記キャパシタ形成領域の保護膜を除去することにより、前記トランジスタ形成領域が保護膜で覆われた状態とする工程と、
前記トランジスタ形成領域が保護膜で覆われた状態の前記半導体基板のキャパシタ形成領域から犠牲酸化膜を除去する工程と、
前記キャパシタ形成領域から犠牲酸化膜が除去された前記半導体基板の全面に絶縁性の膜を形成する工程と、
前記半導体基板の全面に形成された絶縁性の膜に関して、前記トランジスタ形成領域の絶縁性の膜を除去することにより、前記キャパシタ形成領域に誘電体用の絶縁性の膜を残す工程と、
前記キャパシタ形成領域に誘電体用の絶縁性の膜が残された前記半導体基板のトランジスタ形成領域から前記保護膜を除去する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板の全面に形成された保護膜に関して前記キャパシタ形成領域の保護膜を除去する際に、
前記トランジスタ形成領域に第１のマスク部材を形成し、その後、前記第１のマスク部材をマスクにして前記キャパシタ形成領域の保護膜を除去し、
前記半導体基板の全面に形成された絶縁性の膜に関し、前記トランジスタ形成領域の絶縁性の膜を除去する際に、
前記キャパシタ形成領域に第２のマスク部材を形成し、その後、前記第２のマスク部材をマスクにして前記トランジスタ形成領域の絶縁性の膜を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板の全面に形成された絶縁性の膜に関して前記トランジスタ形成領域の絶縁性の膜を除去する際に、
前記絶縁性の膜に対するエッチング速度が前記保護膜に対するエッチング速度よりも高い第１のエッチング材料を用いて、前記絶縁性の膜をエッチングして除去することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記トランジスタ形成領域が保護膜で覆われた状態の前記半導体基板のキャパシタ形成領域から犠牲酸化膜を除去する際に、
前記トランジスタ形成領域に第３のマスク部材を形成し、その後、前記第３のマスク部材をマスクにして前記犠牲酸化膜を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記キャパシタ形成領域に誘電体用の絶縁性の膜が残された前記半導体基板のトランジスタ形成領域から前記保護膜を除去する際に、
前記保護膜に対するエッチング速度が前記犠牲酸化膜に対するエッチング速度よりも高い第２のエッチング材料を用いて、前記トランジスタ形成領域の保護膜をエッチングして除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、トランジスタと、キャパシタを同一半導体基板上に搭載した半導体ＩＣ等に適用して好適な半導体装置の製造方法に関するものである。詳しくは、トランジスタとキャパシタを同一半導体基板に形成する際に、半導体基板のトランジスタ形成領域に保護膜を覆った後、このトランジスタ形成領域を含むキャパシタ形成領域に絶縁性の膜を形成することによって、この絶縁性の膜を加工する際のトランジスタ形成領域への加工ダメージを上記の保護膜によって阻止できるようにしたものである。
【０００２】
【従来の技術】
近年、電子製品の高性能化、多様化はますます進展しつつある。これに伴って、ＭＯＳ(Metal Oxide Semiconductor)型電界効果トランジスタ等と、ＭＩＳ（Metal Insulator Semiconductor structure）型キャパシタを同一半導体基板上に搭載した半導体装置の需要が高まりつつある。
【０００３】
図６及び図７は従来例に係る半導体装置９０の製造方法（その１、２）を示す工程図である。この半導体装置９０は、ＭＯＳ型電界効果トランジスタとＭＩＳ型キャパシタを同一半導体基板に搭載した半導体ＩＣである。
【０００４】
まず、図６Ａに示すように、Ｐ型シリコンからなる半導体基板９１にフィールド酸化膜９２を形成する。このフィールド酸化膜９２の形成は、ＬＯＣＯＳ（local oxidation of silicon）法によって行う。次に、この半導体基板９１を熱酸化して、犠牲酸化膜９３を形成する。そして、この半導体基板９１にリンイオンを選択的に注入して、ＭＩＳ型キャパシタの下部電極となるＮ型拡散層９４を形成する。
【０００５】
次に、図６Ｂに示すように、ＭＩＳ型キャパシタを形成する領域（以下で、キャパシタ形成領域ともいう）に開口部を有するレジスト・パターン９５を半導体基板９１上に形成する。そして、このレジスト・パターン９５をマスクにして、キャパシタ形成領域の犠牲酸化膜をエッチングして除去する。
【０００６】
このとき使用する薬液は、フッ酸水溶液である。犠牲酸化膜（シリコン酸化膜）と半導体基板（シングルシリコン）９１は、このフッ酸水溶液に対して極めて良好なエッチングの選択比を示す。それゆえ、下地のシリコン基板９１にダメージを与えることなく、犠牲酸化膜のみを容易に除去できる。
【０００７】
次に、図６Ｃに示すように、キャパシタ形成領域を露出した半導体基板９１上にシリコン窒化膜９６を形成する。そして、図７Ａに示すように、キャパシタ形成領域を覆うレジスト・パターン９７をシリコン窒化膜９６上に形成する。
【０００８】
次に、このレジスト・パターン９７をマスクにして、シリコン窒化膜９６にＲＩＥ（Reactive Ion Etching）を施す。これにより、レジスト・パターン９７から露出したシリコン窒化膜を完全に除去する。使用するエッチングガスは、ＣＦ4−Ａｒの混合ガスである。
【０００９】
このとき、ＭＯＳ型電界効果トランジスタを形成する領域（以下で、トランジスタ形成領域ともいう）９８の犠牲酸化膜９３はエッチングされて膜減りするようになされる。これは、ＲＩＥでは、シリコン窒化膜と犠牲酸化膜（シリコン酸化膜）との間でエッチングの選択比が取れないためである。
【００１０】
次に、レジスト・パターン９７をアッシングして除去する。そして、半導体基板９１をフッ酸水溶液でエッチングし、トランジスタ形成領域９８上に残された犠牲酸化膜９３等を除去する。
【００１１】
次に、図７Ｂに示すように、半導体基板９１を熱酸化して、トランジスタ形成領域にゲート酸化膜９９を形成する。さらに、この半導体基板９１上にリンをドープしたポリシリコン膜８９と、タングステンシリサイド膜８８を順次形成する。その後、このタングステンシリサイド膜８８上に電極形成用のレジスト・パターン８７を形成する。
【００１２】
このレジスト・パターン８７をマスクにして、タングステンシリサイド膜８８、ポリシリコン膜８９をドライエッチングする。これにより、図７Ｃに示すＭＩＳ型キャパシタの上部電極８６と、ＭＯＳ型電界効果トランジスタの電極８５を形成できる。
【００１３】
その後、これらの上部電極８６及び電極８５の側壁にサイドウォール８４を形成する。そして、トランジスタ形成領域にヒ素イオンを選択的に注入して、ソース拡散層８３Ａ及びドレイン拡散層８３Ｂを形成する。
【００１４】
次に、この半導体基板９１上に層間絶縁膜（図示せず）を形成し、上部電極８６と電極８５上にコンタクトホール（図示せず）を形成する。このコンタクトホールにプラグ電極（図示せず）を形成し、さらに、プラグ電極と接続する上部配線（図示せず）を層間絶縁膜上に形成して、半導体装置９０を完成する。
【００１５】
【発明が解決しようとする課題】
ところで、上述した半導体装置９０の製造方法によれば、シリコン窒化膜と犠牲酸化膜（シリコン酸化膜）との間でエッチングの選択比が取れないために、図７Ａにおいて、トランジスタ形成領域９８のシリコン窒化膜をＲＩＥ法で除去する際に、下地の犠牲酸化膜９３もエッチングしてしまい、膜減りさせていた。
【００１６】
このため、シリコン窒化膜を過度にオーバエッチングした場合には、当該シリコン窒化膜に続いて犠牲酸化膜９３も除去してしまい、半導体基板９１を露出させてしまうおそれがあった。
【００１７】
半導体基板９１が露出すると、その表面はエッチングガスによってダメージを受けてしまい、特性の安定したＭＯＳ型電界効果トランジスタを形成できないという問題があった。
【００１８】
また、上述した問題を回避するために、シリコン窒化膜へのエッチングを抑制した場合には、トランジスタ形成領域９８にシリコン窒化膜（以下で、絶縁性の膜ともいう）又はその残査等が残ってしまい、良質なゲート酸化膜を形成できないおそれがあった。
ゲート酸化膜の品質が低下すると、ＭＯＳ型電界効果トランジスタの特性や、信頼性が悪化してしまうおそれがあった。
【００１９】
そこで、この発明はこのような問題を解決したものであって、絶縁性の膜を加工する際にトランジスタ形成領域への加工ダメージを阻止できるようにすると共に、特性の安定したトランジスタとキャパシタを同一半導体基板に信頼性高く形成できるようにした半導体装置の製造方法の提供を目的とする。
【００２０】
【課題を解決するための手段】
上述した課題は、トランジスタとキャパシタを同一半導体基板に形成する方法であって、半導体基板に絶縁性の素子分離膜及び犠牲酸化膜を形成してトランジスタ形成領域及びキャパシタ形成領域を画定する工程と、トランジスタ形成領域及びキャパシタ形成領域が画定された半導体基板の全面に保護膜を形成する工程と、半導体基板の全面に形成された保護膜に関して、キャパシタ形成領域の保護膜を除去することにより、トランジスタ形成領域が保護膜で覆われた状態とする工程と、トランジスタ形成領域が保護膜で覆われた状態の半導体基板のキャパシタ形成領域から犠牲酸化膜を除去する工程と、キャパシタ形成領域から犠牲酸化膜が除去された半導体基板の全面に絶縁性の膜を形成する工程と、半導体基板の全面に形成された絶縁性の膜に関して、トランジスタ形成領域の絶縁性の膜を除去することにより、キャパシタ形成領域に誘電体用の絶縁性の膜を残す工程と、キャパシタ形成領域に誘電体用の絶縁性の膜が残された半導体基板のトランジスタ形成領域から保護膜を除去する工程とを有することを特徴とする半導体装置の製造方法によって解決される。
【００２１】
本発明に係る半導体装置の製造方法によれば、トランジスタ形成領域を保護膜で保護した状態で、キャパシタの誘電体用に絶縁性の膜をエッチング法等により加工することができ、その際に、当該トランジスタ形成領域への加工ダメージを阻止できる。
【００２２】
例えば、半導体基板の全面に保護膜を覆い、該保護膜からキャパシタ形成領域を露出させた後、この半導体基板に絶縁性の膜を形成し、この絶縁性の膜上にキャパシタ形成領域を覆うマスク部材を設け、その後、このマスク部材から露出した絶縁性の膜をエッチングして除去することによって、トランジスタ形成領域へのエッチングダメージを阻止できる。
【００２３】
また、絶縁性の膜に対するエッチング速度が保護膜に対するエッチング速度よりも高い特定のエッチング材料を用いて、絶縁性の膜をエッチングすることによって、当該絶縁性の膜のみを容易に除去することができる。
【００２４】
【発明の実施の形態】
以下図面を参照しながら、この発明の実施形態に係る半導体装置の製造方法について説明する。図１は本発明に係る半導体装置１００の構成例を示す断面図である。
【００２５】
この実施形態では、トランジスタとキャパシタを同一半導体基板に形成する際に、半導体基板のトランジスタ形成領域に保護膜を覆い、このトランジスタ形成領域を含むキャパシタ形成領域に絶縁性の膜を形成し、この絶縁性の膜を加工する際に、トランジスタ形成領域への加工ダメージを保護膜によって阻止できるようにすると共に、特性の安定したトランジスタとキャパシタを同一半導体基板に信頼性高く形成できるようにしたものである。
【００２６】
はじめに、この半導体装置１００の構成について説明する。図１に示す半導体装置１００は、ＭＯＳ型電界効果トランジスタ（以下で、トランジスタともいう）３０と、ＭＩＳ型キャパシタ（以下で、キャパシタともいう）５０とを同一半導体基板に混載した半導体ＩＣである。
【００２７】
図１に示すように、この半導体装置１００は半導体基板１を有している。この半導体基板１は、例えば、Ｐ型のシリコンウェハである。この半導体基板１には、ｎ型の拡散層（以下で、ｎ＋拡散層ともいう）８と、このｎ＋拡散層８を素子分離するフィールド酸化膜２が設けられている。フィールド酸化膜２の厚さは、３００ｎｍ程度である。
【００２８】
また、ｎ＋拡散層８上には、絶縁性の膜の一例となるシリコン窒化膜（Ｓｉ3Ｎ4）１１が設けられている。このシリコン窒化膜１１は、キャパシタ５０の誘電体として機能するものである。図１において、シリコン窒化膜１１の膜厚は、例えば、３０ｎｍ程度である。
【００２９】
さらに、このシリコン窒化膜１１上には、導電性を有するためにリン等が添加されたポリシリコン膜（以下で、リンドープドポリシリコン膜ともいう）１４が設けられている。このリンドープドポリシリコン膜１４の膜厚は、例えば、１００ｎｍ程度である。
【００３０】
また、このリンドープドポリシリコン膜１４上には、タングステンシリサイド膜１５が設けられている。このタングステンシリサイド（ＷＳｉX）膜１５の膜厚は、例えば、１００ｎｍ程度である。
【００３１】
フィールド酸化膜２によってｎ＋拡散層８と素子分離された半導体基板１の他の領域には、Ｎ型のソース拡散層１８Ａとドレイン拡散層１８Ｂが設けられている。また、このソース拡散層１８Ａとドレイン拡散層１８Ｂ間の半導体基板１上には、ゲート酸化膜１３が設けられている。このゲート酸化膜１３の膜厚は、例えば、７．５ｎｍ程度である。
さらに、このゲート酸化膜１３上には、リンドープドポリシリコン膜１４とタングステンシリサイド膜１５が積層されている。
【００３２】
半導体装置１００では、上述したｎ＋拡散層８と、シリコン窒化膜１１と、リンドープドポリシリコン１４及びタングステンシリサイド膜１５等によってキャパシタ５０を構成するようになされている。
【００３３】
また、ソース拡散層１８Ａ及びドレイン拡散層１８Ｂと、ゲート酸化膜１３と、リンドープドポリシリコン膜１４及びタングステンシリサイド膜１５等によってトランジスタ３０を構成するようになされている。
【００３４】
次に、本発明の実施形態に係る半導体装置１００の製造方法について説明する。図２〜図５は半導体装置１００の製造方法（その１〜４）を示す工程図である。ここでは、図１に示した半導体装置１００の製造方法を、図２〜図５の工程図にしたがって説明する。
【００３５】
まず、図２Ａに示すような半導体基板１を用意する。次に、この半導体基板１を熱酸化して、５０ｎｍ程度のシリコン酸化膜（図示せず）を形成する。そして、ＬＯＣＯＳ（local oxidation of silicon）法によって、この半導体基板１にフィールド酸化膜２を形成する。
【００３６】
このフィールド酸化膜２によって、上述したキャパシタ５０（図１参照）を形成する領域（キャパシタ形成領域）４９と、トランジスタ３０（図１参照）を形成する領域（トランジスタ形成領域）２９が半導体基板１に画定される。
【００３７】
フィールド酸化膜２を形成した後、半導体基板１に残されたマスク用のシリコン窒化膜（図示せず）を、ウエットエッチングして除去する。ウエットエッチングに使用する薬液（エッチャント）は、例えば、８０℃程度に加熱したリン酸水溶液等である。次に、マスク用のシリコン窒化膜下に形成されていた５０ｎｍ程度のシリコン酸化膜もウエットエッチングして除去する。使用するエッチャントは、フッ酸水溶液である。
【００３８】
その後、この半導体基板１を熱酸化（パイロジェニック酸化）して、フィールド酸化膜２以外の領域に下地膜の一例となる犠牲酸化膜３を形成する。この犠牲酸化膜３は、４０ｎｍ程度のシリコン酸化膜である。
【００３９】
次に、図２Ｂに示すように、この犠牲酸化膜３を形成した半導体基板１上の全面に保護膜の一例となるポリシリコン膜４を形成する。トランジスタ形成領域２９はこのポリシリコン膜４で覆われる。ポリシリコン膜４の形成は、例えば、減圧ＣＶＤ（Chemical Vapor deposition）法によって行う。形成後のポリシリコン膜４の膜厚は、１００ｎｍ程度である。
【００４０】
次に、図２Ｃに示すように、キャパシタ形成領域４９を開口するようにして、ポリシリコン膜４上に第１のレジスト・パターン５を形成する。このレジスト・パターンの形成は、フォトリソグラフィによって行う。
【００４１】
そして、このレジスト・パターン５をマスクにして、キャパシタ形成領域４９にあるポリシリコン膜をドライエッチングして除去する。このときのエッチング条件は、例えば、ガスＣｌ2／ＨＢｒ＝１５／３５ｓｃｃｍ、圧力０．４ｍＰａ、出力１１５０ＭＨｚＷ／１０ｋＨｚＷである。
【００４２】
上述のエッチング条件では、ポリシリコン膜と犠牲酸化膜（シリコン酸化膜）３との間に高選択比が得られるので、犠牲酸化膜３をほとんど膜減りさせずにポリシリコン膜を選択的に除去できる。
【００４３】
次に、レジスト・パターン５をアッシングして除去する。そして、図３Ａに示すように、キャパシタの下部電極を形成する領域を開口するようにして、半導体基板１上に第２のレジスト・パターン６を形成する。
【００４４】
そして、このレジスト・パターン６をマスクにして、半導体基板１にリン等のＮ型不純物イオンを注入する。これにより、キャパシタの下部電極として機能するｎ＋拡散層８を半導体基板１に形成できる。このときのイオン注入エネルギーは、例えば、７０ｋｅＶ程度である。また、リンイオンの注入量（ドーズ量）は、７．０Ｅ１５ｃｍ-2程度である。
【００４５】
ｎ＋拡散層８を形成した後、レジスト・パターン６をアッシングして除去する。そして、図３Ｂに示すように、キャパシタ形成領域４９に開口部を有する第３のレジスト・パターン９を半導体基板１上に形成する。
【００４６】
次に、このレジスト・パターン９をマスクにして、キャパシタ形成領域４９に設けられていた犠牲酸化膜３をウエットエッチングして除去する。犠牲酸化膜３の下方に形成したｎ＋拡散層８にエッチングダメージを与えないために、十分に希釈したフッ酸水溶液（例えば、５％vol）をエッチャントに使用する。
【００４７】
キャパシタ形成領域４９の犠牲酸化膜３を除去した後、図３Ｃに示すように、半導体基板の全面に絶縁性の膜の一例となるシリコン窒化膜１１を形成する。このシリコン窒化膜１１の形成は、例えば、減圧ＣＶＤ法によって行う。形成後のシリコン窒化膜１１の膜厚は、例えば、３０ｎｍ程度である。
【００４８】
次に、図４Ａに示すように、キャパシタ形成領域を覆うマスク部材の一例となる第４のレジスト・パターン１２をシリコン窒化膜１１上に形成する。そして、このレジスト・パターン１２から露出したシリコン窒化膜を、第１のエッチング材料の一例となるＣＦ4−Ａｒ混合ガスでドライエッチング（ＲＩＥ法）する。このときのエッチング条件は、例えば、ガスＣＦ4／Ａｒ＝２５／４５０ｓｃｃｍ、圧力３０７Ｐａ、出力１５０Ｗである。
【００４９】
このＣＦ4−Ａｒ混合ガスを使用したＲＩＥでは、シリコン窒化膜１１とポリシリコン膜４とは十分にエッチングの選択比が得られる。即ち、ＣＦ4−Ａｒ混合ガスによるシリコン窒化膜１１のエッチング速度は、ポリシリコン膜４のエッチング速度よりも高い。これにより、ポリシリコン膜４をほとんど膜減りさせることなく、シリコン窒化膜１１のみを高選択的に除去することができる。
【００５０】
従って、ポリシリコン膜４で覆われたトランジスタ形成領域２９の犠牲酸化膜３と半導体基板面はＣＦ4−Ａｒ混合ガスに晒されずに済む。従来方式と比べて、シリコン窒化膜を除去する際に、十分な除去マージンを確保できる。
【００５１】
キャパシタ用のシリコン窒化膜１１をトランジスタ形成領域２９から完全に除去した後、レジストパターン１２をマスクにしてポリシリコン膜４をドライエッチング（ＲＩＥ法）する。このとき使用するエッチングガスは、第２のエッチング材料の一例となるＣｌ2−ＨＢｒの混合ガスである。エッチング条件は、例えば、ガスＣｌ2／ＨＢｒ＝１５／３５ｓｃｃｍ、圧力０．４ｍＰａ、出力１１５０ＭＨｚＷ／１０ｋＨｚＷである。
【００５２】
このＣｌ2−ＨＢｒ混合ガスを使用したＲＩＥでは、ポリシリコン膜４と犠牲酸化膜（シリコン酸化膜）３は十分にエッチングの選択比が得られる。即ち、Ｃｌ2−ＨＢｒ混合ガスによるポリシリコン膜４のエッチング速度は、犠牲酸化膜３のエッチング速度よりも高い。
【００５３】
これにより、図４Ｂに示すように、犠牲酸化膜３及びフィールド酸化膜（シリコン酸化膜）２をほとんど膜減りさせることなく、ポリシリコン膜のみを高選択的に除去することができる。
【００５４】
その後、レジスト・パターン１２をアッシングして除去する。そして、トランジスタ形成領域２９に残された犠牲酸化膜３を、十分に希釈したフッ酸水溶液等でウエットエッチングして除去する。
【００５５】
次に、半導体基板１を熱酸化して、トランジスタ形成領域２９の半導体基板面にゲート酸化膜を形成する。図４Ｃにおいて、ゲート酸化膜１３の膜厚は７．５ｎｍ程度である。
【００５６】
そして、ゲート酸化膜１３を形成した半導体基板１の全面にリンドープドポリシリコン膜１４を形成する。このリンドープドポリシリコン膜１４の形成は、例えば、ＣＶＤによって行う。形成後のリンドープドポリシリコン膜１４の厚みは、１００ｎｍ程度である。
【００５７】
さらに、このリンドープドポリシリコン膜１４上にタングステンシリサイド膜１５を形成する。このタングステンシリサイド膜１４の形成も、ＣＶＤによって行う。形成後のタングステンシリサイド膜１５の厚みは、１００ｎｍ程度である。
【００５８】
次に、トランジスタ形成領域２９及びキャパシタ形成領域４９上に電極形成用の第５のレジスト・パターン１６を形成する。そして、このレジスト・パターン１５をマスクにして、タングステンシリサイド膜１５及びリンドープドポリシリコン膜１４をエッチングして除去する。これにより、図５Ａに示すトランジスタ用の電極２４と、キャパシタ用の上部電極２５を形成できる。
【００５９】
その後、半導体基板１の全面にシリコン酸化膜（図示せず）を形成する。このシリコン酸化膜の形成は、ＣＶＤによって行う。そして、このシリコン酸化膜に等方性エッチングを施して、電極２４及び上部電極２５の側壁にサイドウォールを形成する。
【００６０】
次に、トランジスタ形成領域２９にヒ素等の不純物イオンを選択的に注入し、ソース拡散層１８Ａ及びドレイン拡散層１８Ｂを形成する。このときのイオン注入エネルギーは、３５ｋｅＶ程度、注入量は５．０Ｅ１５ｃｍ-2程度である。
【００６１】
そして、図４Ｂに示すように、半導体基板１上に層間絶縁膜１９を形成する。この層間絶縁膜１９は、例えばＢＰＳＧ（Boron Phosphorous Silicate Glass）膜である。この層間絶縁膜１９は、Ｏ3−ＴＥＯＳ（tetra ethyl ortho silicate）常圧ＣＶＤ方によってシリコン酸化膜（ＳｉＯX）を形成し、このシリコン酸化膜にホウ素とリンをドープして形成するようになされる。
【００６２】
層間絶縁膜１９を形成した後、当該層間絶縁膜１９をリフロー処理して平坦化する。そして、電極２４及び上部電極２５上にコンタクトホールを形成する。このコンタクトホールに、Ｔｉ／ＴｉＮ密着層とＷ膜等からなる積層構造のプラグ電極２２を形成する。さらに、このプラグ電極２２上にＴｉＮバリアメタル／Ａｌ−Ｃｕ／ＴｉＮ反射防止膜等からなる上層配線を形成し、図１に示した半導体装置１００を完成する。
【００６３】
このように、本発明に係る半導体装置１００の製造方法によれば、トランジスタ３０とキャパシタ５０を同一半導体基板１に形成する際に、半導体基板１のトランジスタ形成領域２９にポリシリコン膜４を覆い、このトランジスタ形成領域２９を含むキャパシタ形成領域４９にシリコン窒化膜１１を形成するようになされる。
【００６４】
従って、トランジスタ形成領域２９をポリシリコン膜４で保護した状態で、シリコン窒化膜１１をエッチングして除去することができ、その際に、当該領域２９へのエッチングダメージを阻止できる。
これにより、特性の安定したトランジスタ３０とキャパシタ５０を同一半導体基板１に信頼性高く、かつ再現性良く形成できる。
【００６５】
尚、この実施形態では、保護膜の一例としてポリシリコン膜の場合について説明したが、これに限られることはない。特定のエッチング材料に対して、絶縁性の膜と選択比がとれる任意の膜を保護膜として使用できる。
【００６６】
【発明の効果】
本発明に係る半導体装置の製造方法によれば、トランジスタとキャパシタを同一半導体基板に形成する際に、半導体基板の全面に形成された保護膜に関して、キャパシタ形成領域の保護膜を除去することにより、トランジスタ形成領域が保護膜で覆われた状態となされる。
【００６７】
この構成によって、トランジスタ形成領域を保護膜で保護した状態で、キャパシタ形成領域で誘電体用に絶縁性の膜をエッチング法等により加工することができ、その際に、当該トランジスタ形成領域への加工ダメージを阻止できる。
従って、特性の安定したトランジスタとキャパシタを同一半導体基板に信頼性高く、かつ再現性良く形成できる。
【００６８】
この発明は、ＭＯＳ型電界効果トランジスタと、ＭＩＳ型キャパシタを同一半導体基板上に搭載した半導体集積回路（ＩＣ）等に適用して極めて好適である。
【図面の簡単な説明】
【図１】本発明に係る半導体装置１００の構成例を示す断面図である。
【図２】Ａ〜Ｃは半導体装置１００の製造方法（その１）を示す工程図である。
【図３】Ａ〜Ｃは半導体装置１００の製造方法（その２）を示す工程図である。
【図４】Ａ〜Ｃは半導体装置１００の製造方法（その３）を示す工程図である。
【図５】Ａ及びＢは半導体装置１００の製造方法（その４）を示す工程図である。
【図６】Ａ〜Ｃは従来例に係る半導体装置９０の製造方法（その１）を示す工程図である。
【図７】Ａ〜Ｃは半導体装置９０の製造方法（その２）を示す工程図である。
【符号の説明】
１・・・半導体基板、３・・・犠牲酸化膜（下地膜）、４・・・ポリシリコン膜（保護膜）、１２・・・レジスト・パターン（マスク部材）、２９・・・トランジスタ形成領域、３０・・・ＭＯＳ型電界効果トランジスタ（トランジスタ）、４９・・・キャパシタ形成領域、５０・・・ＭＩＳ型キャパシタ（キャパシタ）、１００・・・半導体装置
【図１】
0003778065.tif 000002
【図２】
0003778065.tif 000003
【図３】
0003778065.tif 000004
【図４】
0003778065.tif 000005
【図５】
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【図６】
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【図７】
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