(57)【特許請求の範囲】
【請求項１】
開口部を有する基板と、
この基板の上部面に設けられる多数のパッドと、
前記基板の下部面に取着される上部面を有する半導体チップと、
前記基板の開口部を通じて接続される前記半導体チップの前記上部面に配列される多数のボンディングパッドと、
前記基板の開口部を通じて前記パッドの少なくとも一つのパッドと前記ボンディングパッドの少なくとも一つのボンディングパッドを電気的に接続するための内部連結手段と、
前記ボンディングパッドと前記内部連結手段を保護するために前記基板の開口部に充填される充填物と、
前記ボンディングパッドの少なくとも一つのボンディングパッドと前記ボンディングパッドの少なくとも他の一つのボンディングパッドとを電気的に連結するように前記基板上に形成される補助配線構造とを有し、
この補助配線構造で連結される前記複数のボンディングパッドは、半導体チップの複数の回路領域に内部電源を供給する内部電源ラインに接続された複数のボンディングパッドであり、この複数のボンディングパッドを前記補助配線構造で連結することにより、半導体チップ内部電源が半導体チップの複数の回路領域に一定に供給されるようにすることを特徴とするボールグリッドアレイパッケージ。
【請求項２】
前記補助配線構造により接続される前記少なくとも一つのボンディングパッドと前記少なくとも他の一つのボンディングパッドは内部電圧変換器パッドであることを特徴とする請求項１に記載のボールグリッドアレイパッケージ。
【請求項３】
前記補助配線構造により接続される前記少なくとも一つのボンディングパッドと前記少なくとも他の一つのボンディングパッドはワードライン駆動電圧パッドであることを特徴とする請求項１に記載のボールグリッドアレイパッケージ。
【請求項４】
前記補助配線構造により接続される前記少なくとも一つのボンディングパッドと前記少なくとも他の一つのボンディングパッドはバックバイアス電圧パッドであることを特徴とする請求項１に記載のボールグリッドアレイパッケージ。
【請求項５】
前記補助配線構造により接続される前記少なくとも一つのボンディングパッドと前記少なくとも他の一つのボンディングパッドはビットライン駆動電圧パッドであることを特徴とする請求項１に記載のボールグリッドアレイパッケージ。
【請求項６】
前記補助配線構造はビームリード(beamlead)を使用して形成されることを特徴とする請求項１に記載のボールグリッドアレイパッケージ。
【請求項７】
前記多数のボンディングパッドは、
多数の第１ボンディングパッドを具備する第１グループと、
多数の第２ボンディングパッドを具備する第２グループとを具備し、
前記第１グループはBGAパッケージでソルダボールに接続され、前記第２グループは前記補助配線構造に接続されることを特徴とする請求項１に記載のボールグリッドアレイパッケージ。
【請求項８】
前記第２グループのボンディングパッドは内部電圧変換器パッドであることを特徴とする請求項７に記載のボールグリッドアレイパッケージ。
【請求項９】
前記第２グループのボンディングパッドはワードライン駆動電圧パッドであることを特徴とする請求項７に記載のボールグリッドアレイパッケージ。
【請求項１０】
前記第２グループのボンディングパッドはバックバイアス電圧パッドであることを特徴とする請求項７に記載のボールグリッドアレイパッケージ。
【請求項１１】
前記第２グループのボンディングパッドはビットライン駆動電圧パッドであることを特徴とする請求項７に記載のボールグリッドアレイパッケージ。
【請求項１２】
半導体チップの内部配線構造の抵抗値が前記補助配線構造の抵抗値より大きいことを特徴とする請求項１に記載のボールグリッドアレイパッケージ。
【請求項１３】
ボールグリッドアレイパッケージにおいて、
半導体チップ上のボンディングパッドの少なくとも一つのボンディングパッドと前記ボンディングパッドの少なくとも他の一つのボンディングパッドとを電気的に連結するように補助配線構造を有し、この補助配線構造で連結される前記複数のボンディングパッドは、半導体チップの複数の回路領域に内部電源を供給する内部電源ラインに接続された複数のボンディングパッドであり、この複数のボンディングパッドを前記補助配線構造で連結することにより、半導体チップ内部電源が半導体チップの複数の回路領域に一定に供給されるようにするもので、前記補助配線構造としては、
前記半導体チップの内部に第１補助配線構造が設けられるとともに、前記半導体チップ上に取着され内部連結手段を有する基板上に第２補助配線構造が設けられ、
前記第１補助配線構造の抵抗値が前記第２補助配線構造の抵抗値より大きいことを特徴とするボールグリッドアレイパッケージ。
【請求項１４】
前記内部電源は内部電圧変換器電源であることを特徴とする請求項１３に記載のボールグリッドアレイパッケージ。
【請求項１５】
前記内部電源はワードライン駆動電源であることを特徴とする請求項１３に記載のボールグリッドアレイパッケージ。
【請求項１６】
前記内部電源はビットライン駆動電源であることを特徴とする請求項１３に記載のボールグリッドアレイパッケージ。
【請求項１７】
前記内部電源はバックバイアス電源であることを特徴とする請求項１３に記載のボールグリッドアレイパッケージ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はチップスケールのボールグリッドアレイ(Ball Grid Array;以下'BGA'という)パッケージに係り、特にBGAパッケージの印刷回路基板(printed circuit board;以下'PCB'という)に補助的な配線を形成してチップ内部電源を一定に供給するBGAパッケージに関する。
【０００２】
【従来の技術】
半導体集積回路素子の集積度が増加するにつれて入出力ピン数が増加しながら半導体素子の小型化が要求されている。このような要求に応じて開発された半導体パッケージの一つがBGAパッケージである。
【０００３】
BGAパッケージはリードフレームを用いたプラスチックパッケージに比べて主基板に実装される時の実装面積が大幅に縮小され、電気的特性に優れた長所がある。
【０００４】
BGAパッケージがプラスチックパッケージと違う点は、半導体チップと主基板との電気的接続をリードフレームの代りに回路配線及びソルダボールのような外部接続端子が形成された回路基板とするという点である。
【０００５】
半導体チップが取着される回路基板の反対面に外部接続端子が自由に形成され、BGAパッケージはプラスチックパッケージに比べて実装面積がはるかに減る。
【０００６】
図１は従来のチップ内部の電源ラインの配線方法を示す。図１を参照すれば、半導体チップ１０はメモリチップとして内部電源ライン１６、ボンディングパッド１５及びバンク１１，１２，１３及び１４を具備する。前記内部電源ライン１６はそれぞれのバンク１１，１２，１３及び１４に内部電源、すなわちワードライン駆動電圧Vpp、ビットライン駆動電圧Vbl、基板などのバックバイアス電圧Vbbを供給する。
【０００７】
半導体装置が高集積化されていくと、メモリセルまたは周辺回路に使用されるトランジスタのサイズは小さくなるが、各トランジスタで消耗される電流は減少しないので電圧を供給するラインの幅は相対的に増加する。
【０００８】
例えば、ワードラインを駆動する電圧（Vpp：以下“Vpp”という）レベルはイネーブルされるワードラインの位置によって違い、ワードラインを駆動する電圧(Vpp)のディップ(dip)がチップのあらゆる部分で同一でないので、従来はVppレベル差をなくすためにVpp電圧を供給するラインの幅を大きくして抵抗Rを減少させて使用する。しかし電圧を供給するラインの幅が増加すれば、チップのサイズも増加して生産コストを増大させる問題点がある。
【０００９】
一方、電圧を供給するラインの幅が小さくなればチップのサイズも減るが、領域A/Bと領域C/Dの内部電源のレベルが変わってチップの動作に悪影響を与える問題点がある。
【００１０】
図２は従来のボールグリッドアレイパッケージの平面図である。図２を参照すれば、BGAパッケージは複数のボンディングパッド１５を配列した半導体チップ１０、前記ボンディングパッド１５が外部に露出されるように形成された開口部２９と前記ボンディングパッド１５が配列された半導体チップ１０と接着される下部面及び多数の基板パッド２２を有する基板２０を具備する。ボンディングパッド１５と基板パッド２２間は内部連結手段２１で接続される。
【００１１】
【発明が解決しようとする課題】
しかし、上記のBGAパッケージでは、電圧を供給するラインの幅が小さくなって領域A/Bと領域C/Dの内部電源のレベルが変わってチップの動作に悪影響を与える問題をBGAパッケージ上で補償できない問題点があった。
【００１２】
従って本発明は、チップの内部電源を一定に供給するBGAパッケージを提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明のBGAパッケージは、BGAパッケージの印刷回路基板(PCB)の補助ルーチング構造を使用して一定の内部電源を供給する。前記BGAパッケージは開口部を有する基板、この基板の上部面に設けられる多数のパッド、前記基板の下部面に取着され多数のボンディングパッドを具備する半導体チップ、前記基板の開口部を通じて少なくとも一つの前記パッドと前記多数のボンディングパッドの少なくとも一つを接続するための内部連結手段と、前記ボンディングパッド及び前記内部連結手段を保護するために前記開口部に充填される充填物質を具備する。
【００１４】
前記ボンディングパッドの少なくとも一つは前記基板の補助ルーチング構造をを通じて前記ボンディングパッドの少なくとも他の一つと電気的に連結される。
【００１５】
望ましくは前記少なくとも一つのボンディングパッドと前記少なくとも他の一つのボンディングパッドはIVC，Vpp，Vbb，Vblパッドの一つである。
【００１６】
本発明の他の形態のBGAパッケージは、ボンディングパッドをチップの内部電源に共通に連結させるための前記チップ内部の第１ルーチング構造と、前記ボンディングパッドが接続されたPCBの第２ルーチング構造とを備える。前記第１ルーチング構造の抵抗値は前記補助ルーチング構造の抵抗値より大きい。
【００１７】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって本発明を詳細に説明する。各図面において、同一参照符号は同一部分を示す。
【００１８】
一般にメモリが大容量化及び高集積化されるにつれて製品の信頼性及び広い電圧領域でチップ特性の低下なしに交流電源と直流電源のパラメータを満足させるために外部電源に関係なく一定の電圧を供給する内部電圧変換装置(internal voltage converter;以下'IVC'という)が使われる。
【００１９】
IVCを具備するメモリ装置は、低い電圧領域でメモリ装置の動作による消耗電流により発生する内部動作電圧の低下によって動作速度の低下及び低電圧マージン減少などの特性が低下する場合が生じる。
【００２０】
本発明に係るBGAパッケージは補助的な配線を通じて半導体装置の外部から供給される外部電源から作られた内部電源、すなわち、IVCによる電圧IVC、ワードライン駆動電圧Vpp、ビットライン駆動電圧Vbl及び基板などのバックバイアス電圧Vbbなどを一定に維持するものである。
【００２１】
図３は、本発明の一実施形態に係る半導体メモリチップ（以下単に半導体メモリという）３０の内部電源の配線方法を示す。図３を参照すれば、前記半導体チップ３０は多数のバンク（または領域）３１，３２，３３及び３４、前記それぞれのバンク３１，３２，３３及び３４に内部電源IVC，Vpp，VblまたはVbbを供給するために一定の幅を有するライン３６A及び３６B及びボンディングパッド３５，３７A，３７B，３９A及び３９Bを備える。
【００２２】
バンク３２に内部電源IVC，Vpp，VblまたはVbbを供給するためのライン３６Aとバンク３１に内部電源IVC，Vpp，VblまたはVbbを供給するライン３６Aは互いに連結される場合もあり、分離される場合もある。
【００２３】
同様に、バンク３３に内部電源IVC，Vpp，VblまたはVbbを供給するライン３６Bとバンク３４に内部電源IVC，Vpp，VblまたはVbbを供給するライン３６Bは互いに連結される場合もあり、分離される場合もある。
【００２４】
また、内部電源はライン３６Aまたは３６B中の一つを通じて前記バンク３１，３２，３３及び３４中のいずれか一つに供給される。
【００２５】
前記バンク３１，３２，３３及び３４の各々はデータを貯蔵するメモリセル及び前記メモリセルのデータを入出力するための周辺回路(図示せず)を含む。
【００２６】
一般に前記ボンディングパッド３５，３７A，３７B，３９A及び３９Bは半導体チップ１０の中央部分に一列で配置され、前記半導体チップ１０に内部電源または所定の信号を入出力する手段である。
【００２７】
前記ライン３６Aまたは３６Bの所定の部分に本発明の一実施形態に係るボンディングパッド３７A，３７B，３９A及び３９Bが連結される。ボンディングパッド３７A及び３７Bはバンク３２及び３１に内部電源IVC，Vpp，Vbl，Vbbを供給するためのものであり、ボンディングパッド３９A及び３９Bはバンク３３及び３４に内部電源を供給するためのものである。
【００２８】
ここでライン３６Aまたは３６Bが内部電源ラインである場合が説明されたが、ライン３６Aまたは３６Bが所定の信号を伝達する信号ラインである場合もある。前記ボンディングパッド３７A及び３９Aの各々は後述するBGAパッケージによって前記ボンディングパッド３７B及び３９Bと電気的に接続される。
【００２９】
図４は本発明の一実施形態に係るボールグリッドアレイパッケージの平面図である。図４を参照すれば、図４は前記図３の半導体チップ３０上に開口部４９を有する半導体チップサイズの基板４０を結合させたものを示す。
【００３０】
前記半導体チップ３０は非導電性の接着手段、例えば接着剤や接着テープによって前記基板４０の下部面と接着される。
【００３１】
半導体チップ３０上の多数のボンディングパッド３５(以下'第１グループボンディングパッド'という)は前記基板４０の開口部４９を通じて前記基板４０の上部面に装着された多数のパッド４２と内部連結手段４１を通じて電気的に接続される。内部連結手段４１にはワイヤボンディングまたはビームリードが使われる。
【００３２】
多数のパッド４２は外部装置(図示せず)と電気的および機械的に接続されるための外部接続端子(図示せず)を具備し、外部接続端子はソルダボールが使われ、その他の通常の外部接続端子も使われうる。
【００３３】
半導体チップ３０上の他のボンディングパッド３７A，３７B，３９A及び３９B(以下'第２グループボンディングパッド'という)は基板４０の補助ルーチング構造４３，４５を通じて互いに電気的に連結されるが、外部接続端子は具備しない。ボンディングパッド３７Aと３７Bは補助ルーチング構造４５を通じて電気的に接続され、ボンディングパッド３９Aと３９Bは補助ルーチング構造４３を通じて電気的に接続される。ワイヤボンディングまたはビームリードまたは他の同様な構造が基板４０の補助ルーチング構造４３，４５として使われうる。
【００３４】
またボンディングパッド３５，３７A，３７B，３９A，３９Bと内部連結手段４１、および基板４０の補助ルーチング構造４３，４５を外部環境から保護するために開口部４９および基板４０上の所定部分は非導電性の物質で充填またはカプセル化される。
【００３５】
BGAパッケージの基板４０は単一基板または多層基板でありうる。図４は単一基板の場合が示されている。
【００３６】
従って本発明に係る第１グループボンディングパッド３５はソルダボールに接続され、第２グループボンディングパッド３７A及び３７Bまたは３９A及び３９Bは基板４０の補助ルーチング構造４５，４３に接続される。
【００３７】
内部電源IVC，Vpp，VblまたはVbbは第２グループボンディングパッド３７A及び３７Bまたは３９A及び３９Bを通じて同時に入力されるので、半導体チップ３０の内部で電力を消耗する周辺装置の位置に係る内部電源のディップの影響はかなり減少する。
【００３８】
図５は、本発明に係るチップ内部の内部電源と基板の配線の連結関係を具体的に示す。以下では説明の便宜のために内部電源IVC，Vpp，Vbl，VbbのうちVppを例として説明する。
【００３９】
図５を参照すれば、Vpp発生器５０１，５０３，５０５及び５０７が各バンク３１，３２，３３，３４別に１つずつあると仮定すれば、それぞれのVppのレベルは各バンク３１，３２，３３，３４によって違う。
【００４０】
各バンクのVppのレベル差をなくすためにチップ内部のVpp発生器５０１，５０３，５０５，５０７間に内部ルーチング構造(Rint)が連結されている。内部ルーチング構造の幅はチップ面積のために十分に増加させられないために抵抗が大きい。
【００４１】
大きい抵抗のためにVpp発生器５０１，５０３，５０５，５０７で生じた電圧Vppレベルが一定に維持されるのに長時間がかかる。従って本発明の一実施形態に係るBGAパッケージではBGAパッケージの基板４０に補助ルーチング構造(Raux)４３，４５を形成して電圧差が生じる場合に短時間内にVpp電圧レベルを一定に維持させる。
【００４２】
この場合にVpp発生器５０１，５０３，５０５，５０７間の内部ルーチング構造の抵抗が補助ルーチング構造４３，４５の抵抗より大きいことが望ましい。
【００４３】
したがって、ボンディングパッド３７A，３７B，３９A，３９Bと補助ルーチング構造４３，４５を通じて内部電源IVC，Vpp，VBlまたはVbbを一定にすることができる。
【００４４】
本発明に係るBGAパッケージは、電源ライン３６Aまたは３６Bの幅を減少させうるので半導体チップの大きさを増加させずに半導体チップ内の電源電圧のレベルを安定的に維持させうる。したがって半導体チップサイズの減少は１ウェハ当りネットダイ(net die)数を増加させて半導体チップの生産コストを減少させる。
【００４５】
以上、一実施形態を参考にして本発明が説明されたが、これは例示的なものにすぎず、本技術分野の通常の知識を有する者であればこれより多様な変形及び均等な他の実施形態が可能である。したがって、本発明の技術的保護範囲は特許請求の範囲の技術的思想により決まる。
【００４６】
【発明の効果】
以上のように本発明に係るBGAパッケージによれば、BGAパッケージの印刷回路基板上の補助ルーチング構造を通じてチップ内部電源を一定に供給する。従ってチップのサイズを増加させずに、チップの高集積化及び超高速化を実現できる長所がある。
【図面の簡単な説明】
【図１】従来のチップ内部の電源ラインの配線方法を示す平面図である。
【図２】従来のボールグリッドアレイパッケージの平面図である。
【図３】本発明の一実施形態に係るチップ内部の内部電源の配線方法を示す平面図である。
【図４】本発明の一実施形態に係るボールグリッドアレイパッケージの平面図である。
【図５】チップ内部の内部電源と基板の配線の連結関係を具体的に示す図である。
【符号の説明】
３０  半導体メモリチップ
３５  ボンディングパッド
３７A，３７B，３９A及び３９B  ボンディングパッド
４０  基板
４１  内部連結手段
４２  パッド
４３，４５  補助ルーチング構造
４９  開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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