(57)【特許請求の範囲】
【請求項１】
ウェハ上で複数の入力端子の配列と前記入力端子より狭ピッチの複数の出力端子の配列とが隣り合う複数のチップ領域に対向させ信号の授受を担う回路基材であって、
前記回路基材において前記チップ領域それぞれに対応して設けられた対向接続領域と、
前記対向接続領域それぞれに関し、前記チップ領域における前記入力端子全部かつ互いに隣り合う箇所を除いた前記出力端子に対応する位置まで伸び、前記回路基材と前記ウェハを接近させることで前記チップ領域の各端子に接触させる複数の電気的接続部材とを具備し、
前記対向接続領域の一つにおける前記電気的接続部材と前記対向接続領域の別の一つにおける前記電気的接続部材とは、接触すべき前記出力端子の互いに隣り合う箇所を補完し合う配置関係にあることを特徴とするプローブカード。
【請求項２】
ウェハ上で複数の入力端子の配列と前記入力端子より狭ピッチの複数の出力端子の配列とが隣り合う複数のチップ領域に対向させ信号の授受を担うプローブカードの各チップ領域へのソートに関し、
前記プローブカードは前記チップ領域各々に対応してそれぞれ周縁に電気的接続部材が配列する対向接続領域を有し、前記電気的接続部材は前記対向接続領域それぞれに関し、前記チップ領域における前記入力端子全部かつ互いに隣り合う箇所を除いた前記出力端子に対応する位置まで伸び、前記対向接続領域の一つにおける前記電気的接続部材と前記対向接続領域の別の一つにおける前記電気的接続部材とは、接触すべき前記出力端子の互いに隣り合う箇所を補完し合う配置関係にあって、
前記チップ領域における各端子全てに対し前記電気的接続部材の接触が満足されるまでそれぞれ異なる前記対向接続領域を各チップ領域へ接近、接続させるように移動制御されること、
を特徴とするプローブカードを用いたチップ領域ソート方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ウェハ状態におけるＬＳＩチップのパッドに探針を機械的に接触させて電気的特性を測定するプローブカード及びそれを用いたチップ領域ソート方法に関する。
【０００２】
【従来の技術】
プローブカードは、ＬＳＩ製造の組立工程前におけるウェハ状態での試験に用いられるものである。プローブカードは、被測定ＬＳＩチップ領域のボンディングパッドそれぞれに対応して接触させる探針を有する。この探針からＬＳＩチップに試験信号または試験パターンを入力する。
【０００３】
プローブカードは、テスタに接続されテストシステムを構築する一部となる。テスタは、プローブカードを介し、ＬＳＩからの出力値を期待値と比較してＬＳＩの機能の良否を判定したり、入出力信号、電源部分の電圧、電流などのアナログ値等の測定をする。このようなウェハプロービング試験を経て良品として選別されたＬＳＩが組立工程へと回される。
【０００４】
近年、ウェハの大口径化が進み、ウェハあたりのチップ取得数も多くなる傾向にある。これに伴い、上記のようなウェハプロービング試験に費やされる時間が増大し、高効率化が望まれている。
【０００５】
そこで、可能な限り複数個のチップを同時に試験できるように、複数個取りのプローブカードが使用されるようになってきた。特にセンターパッド方式のＬＳＩチップや、パッド数が比較的少ないタイプのＬＳＩチップに対して複数個取りのプローブカードが使用される。
【０００６】
【発明が解決しようとする課題】
ＬＳＩチップの多様化は著しく、データの入出力数は多くなっている。これに伴いチップ１個あたりのパッド数は増大し、チップ周囲に狭いピッチで配列されるものも少なくない。こうなると、プローブカードの各探針を全パッド（あるいはバンプ）それぞれに当てることが困難になってくる。
【０００７】
プローブカードの各探針について伸長元を多層にする工夫は一般に知られている技術である。これにより、例えば接触領域（パッド、バンプ等）の配列ピッチが探針線材径（母材径）より小さい場合でも各探針の接触は可能になる。
【０００８】
しかしながら、接触領域（パッド、バンプ等）のさらなる狭ピッチ化が進む場合、上記技術だけでは信頼性の懸念は解消され難い。測定対象の各接触領域全てに探針を当てる構成は、測定における探針各々の圧力差、位置ずれが許容できない状態になり易く、隣接間ショートなどの危険性をいっそう増大させる。
【０００９】
本発明は上記のような事情を考慮してなされたもので、測定対象となる接触領域（パッド、バンプ等）が狭ピッチの場合に探針配列の密集を軽減しつつ、高信頼性を維持しやすいプローブカード及びそれを用いたチップ領域ソート方法を提供しようとするものである。
【００１０】
【課題を解決するための手段】
本発明に係るプローブカードは、ウェハ上で複数の入力端子の配列と前記入力端子より狭ピッチの複数の出力端子の配列とが隣り合う複数のチップ領域に対向させ信号の授受を担う回路基材であって、前記回路基材において前記チップ領域それぞれに対応して設けられた対向接続領域と、前記対向接続領域それぞれに関し、前記チップ領域における前記入力端子全部かつ互いに隣り合う箇所を除いた前記出力端子に対応する位置まで伸び、前記回路基材と前記ウェハを接近させることで前記チップ領域の各端子に接触させる複数の電気的接続部材とを具備し、前記対向接続領域の一つにおける前記電気的接続部材と前記対向接続領域の別の一つにおける前記電気的接続部材とは、接触すべき前記出力端子の互いに隣り合う箇所を補完し合う配置関係にあることを特徴とする。
【００１１】
上記本発明に係るプローブカードによれば、複数の入力端子の配列と入力端子より狭ピッチの複数の出力端子の配列とが隣り合っている複数のチップ領域が測定対象となる。チップ領域一つに配された狭ピッチの出力端子について複数回に分けた測定とする。接続を分担すれば、狭ピッチで隣り合う端子への接続をその時点では間引くことができる。これにより、出力端子が著しく狭ピッチの配列である場合にも、より安定した電気的接続部材の接続が可能になる。
【００１２】
本発明に係るプローブカードを用いたチップ領域ソート方法は、ウェハ上で複数の入力端子の配列と前記入力端子より狭ピッチの複数の出力端子の配列とが隣り合う複数のチップ領域に対向させ信号の授受を担うプローブカードの各チップ領域へのソートに関し、前記プローブカードは前記チップ領域各々に対応してそれぞれ周縁に電気的接続部材が配列する対向接続領域を有し、前記電気的接続部材は前記対向接続領域それぞれに関し、前記チップ領域における前記入力端子全部かつ互いに隣り合う箇所を除いた前記出力端子に対応する位置まで伸び、前記対向接続領域の一つにおける前記電気的接続部材と前記対向接続領域の別の一つにおける前記電気的接続部材とは、接触すべき前記出力端子の互いに隣り合う箇所を補完し合う配置関係にあって、前記チップ領域における各端子全てに対し前記電気的接続部材の接触が満足されるまでそれぞれ異なる前記対向接続領域を各チップ領域へ接近、接続させるように移動制御されること、を特徴とする。
【００１３】
上記本発明に係るプローブカードを用いたチップ領域ソート方法によれば、プローブカードはチップ領域各々に対応してそれぞれ周縁に電気的接続部材が配列する対向接続領域を有する。しかも、電気的接続部材は、対向接続領域それぞれに関し、チップ領域における入力端子全部かつ互いに隣り合う箇所を除いた出力端子に対応する位置まで伸び、対向接続領域の一つにおける電気的接続部材と対向接続領域の別の一つにおける電気的接続部材とは、接触すべき出力端子の互いに隣り合う箇所を補完し合う配置関係にある。これにより、各対向接続領域で設けられる電気的接続部材で役割が分担され、各対向接続領域のチップ領域への対向、接近（接続）によって、一つのチップ領域における端子部全てと電気的接続部材の接触が満足されるようにする。これにより、チップ領域における狭ピッチの出力端子それぞれに対し、電気的接続部材の当る確度を高める。
【００１４】
【発明の実施の形態】
図１（ａ），（ｂ）は、それぞれ本発明の第１実施形態に係るプローブカードの要部構成を示しており、（ａ）は上面からの概観図、（ｂ）は横からの任意の断面を示す概略図である。
【００１５】
プローブカードを構成する回路基材１０は、ウェハＷＦ上の複数のチップ領域ＣＨＩＰに対向させて信号の授受を担うものである。回路基材１０は、例えば図示しないテストヘッドに繋がるプローバに装着される。ウェハＷＦ及びチップ領域ＣＨＩＰは破線で示されている。
【００１６】
チップ領域ＣＨＩＰには外部端子、ここではバンプ電極ＢＭＰが設けられている。このチップ領域ＣＨＩＰは、例えば入力端子の配列ＤＩＮと、出力端子の配列ＤＯＵＴが区分されており、入力端子の配列ＤＩＮに比べ出力端子の配列ＤＯＵＴ側が狭ピッチのバンプ配列となっている。
【００１７】
回路基材１０には開口部１１が設けられている。この開口部１１にはチップ領域ＣＨＩＰに応じた対向接続領域１１１，１１２が設けられている。これら対向接続領域１１１，１１２それぞれに関し、開口部１１の周縁部からチップ領域ＣＨＩＰにおける所定の外部端子（ここではバンプ電極ＢＭＰ）の位置まで伸びる探針１０１，１０２が設けられている。図１（ｂ）に示すように、探針１０１，１０２の伸長元は多層（ここでは２層）になる部分を有する。これら探針１０１，１０２は、回路基材１０とウェハＷＦを接近させることで測定対象のチップ領域ＣＨＩＰにおける所定のバンプ電極ＢＭＰに接触させる構成となっている。
【００１８】
この実施形態において、対向接続領域１１１における探針１０１と対向接続領域１１２における探針１０２は、バンプ電極ＢＭＰが狭ピッチで配列された出力端子の配列ＤＯＵＴに対応する領域において、配置が異なっている。図１（ａ）に示すように探針１０１と１０２は、チップ領域ＣＨＩＰの出力端子の配列ＤＯＵＴに対応する領域で、互いに隣り合うバンプ電極ＢＭＰを除いて対応するように配設されている。
【００１９】
すなわち、探針１０１と探針１０２とは、出力端子側のバンプ電極ＢＭＰ群に対応する領域に関し、隣り合う接触を補完し合う配置関係にある。なお、比較的狭ピッチとならない入力端子の配列ＤＩＮ側のバンプ電極ＢＭＰ群については、測定時は常に全バンプ探針が接触される。すなわち、探針１０１と１０２において、入力端子の配列ＤＩＮ側に対応する領域については同じ配列である。
【００２０】
これにより、一つのチップ領域ＣＨＩＰについて、対向接続領域１１１及び１１２をそれぞれ対向、接近させることで、チップ領域ＣＨＩＰにおけるバンプ電極ＢＭＰ群全てについて探針の接触、電気的特性試験が満足される。すなわち、非常に狭ピッチで、測定を分けても支障のない出力系のバンプ配列の探針接触について適用されたものである。
【００２１】
上記実施形態の構成によれば、測定箇所を対向接続領域１１１における探針１０１と対向接続領域１１２における探針１０２とで分担する。これにより、接触すべき端子部が著しく狭ピッチの配列である場合に有効である。
【００２２】
すなわち、本発明によれば、狭ピッチの端子配列に全て１対１で対応させるような探針のレイアウトを必ずしも必要としない技術が提供できるといえる。この結果、プローブカードは、測定において探針各々の圧力差、位置ずれが許容できない状態には極めてなり難く、かつ、隣接間ショートなどの危険性を回避しやすい構成を実現することができる。
【００２３】
図２は、図１の構成のプローブカードを用いたチップ領域ソート方法の一例を示す概略図である。ウェハＷＦのチップ領域ＣＨＩＰ毎に配された図示しない複数の端子部に対し測定対象とする接続を分担しつつソートする。
【００２４】
すなわち、チップ領域ＣＨＩＰ一つにおける図示しない端子部全てに対し探針（１０１，１０２）の接触が満足されるまでそれぞれ異なる対向接続領域１１１，１１２を各チップ領域ＣＨＩＰへ接近、接続させるように移動制御する。
【００２５】
図２において、各チップ領域ＣＨＩＰは、方向Ｒでは対向接続領域１１２→１１１の順により、方向Ｌでは対向接続領域１１１→１１２の測定順により、各チップ領域ＣＨＩＰの端子部に対し全ての探針（１０１，１０２）の接触が順次満足される。
【００２６】
上記実施形態のプローブカードを用いたチップ領域ソート方法によれば、測定の分担化により測定対象とする接続に余裕を持たせることができる。すなわち、幾つかの対向接続領域（ここでは１１１，１１２の二つ）の対向、接近（接続）によって、各チップ領域における端子部全てについて、確度の高い探針の接触が実現される。
【００２７】
なお、上記対向接続領域１１１，１１２のセットは複数設けてもよい。これにより、同時側定数の向上が望める。また、対向接続領域１１１，１１２のレイアウトは他にも考えられる。また、上記実施形態では対向接続領域１１１，１１２を一つの開口部１１内に設けたプローブカードの構成を示したが、対向接続領域１１１，１１２それぞれを別々の開口部で構成するプローブカードであってもよい。
【００２８】
図３は、本発明の第２実施形態に係るプローブカードの要部構成を示す概観図である。上記第１実施形態の構成に比べて対向接続領域それぞれを別々の開口部で構成している。
【００２９】
この実施形態では、プローブカードを構成する回路基材３０に設けられた対向接続領域３１１，３１２とし、それぞれ上記第１実施形態の対向接続領域１１１，１１２と同様の関係にあるものとした。対向接続領域３１１，３１２それぞれに関し、その周縁部からチップ領域ＣＨＩＰにおける所定の外部端子（ここではバンプ電極ＢＭＰ）の位置まで伸びる探針３０１，３０２が設けられている。探針３０１，３０２の伸長元は図示しないが単層でも多層でもよく、様々考えられる。
【００３０】
その他、測定対象のチップ領域ＣＨＩＰの端子配列については上記第１実施形態と同様に構成される。これら探針３０１，３０２は、回路基材３０とウェハＷＦを対向、接近させることで測定対象のチップ領域ＣＨＩＰにおける所定のバンプ電極ＢＭＰに接触させる構成となっている。
【００３１】
この実施形態においても、対向接続領域３１１における探針３０１と対向接続領域３１２における探針３０２は、バンプ電極ＢＭＰが狭ピッチで配列されている出力端子の配列ＤＯＵＴに対応する領域において、異なった配置を有する。探針３０１と３０２は、チップ領域ＣＨＩＰの出力端子の配列ＤＯＵＴに対応する領域で、互いに隣り合うバンプ電極ＢＭＰを除いて対応するように配設されている。
【００３２】
すなわち、探針３０１と探針３０２とは、出力端子側のバンプ電極ＢＭＰ群に対応する領域に関し、隣り合う接触を補完し合う配置関係にある。なお、入力端子の配列ＤＩＮ側のバンプ電極ＢＭＰ群については、測定時は常に全バンプ探針が接触される。すなわち、探針３０１と３０２において、入力端子の配列ＤＩＮ側に対応する領域については同じ配列である。
【００３３】
これにより、一つのチップ領域ＣＨＩＰについて、対向接続領域３１１及び３１２をそれぞれ対向、接近させることで、チップ領域ＣＨＩＰにおけるバンプ電極ＢＭＰ群全てについて探針の接触、測定が満足される。
【００３４】
上記実施形態の構成によれば、測定箇所を対向接続領域３１１における探針３０１と対向接続領域３１２における探針３０２とで分担する。これにより、接触すべき端子部が著しく狭ピッチの配列である場合に有効である。すなわち、狭ピッチの端子配列に全て１対１で対応させるような探針のレイアウトを必ずしも必要としない技術が提供できるといえる。この結果、プローブカードは、測定において探針各々の圧力差、位置ずれが許容できないような状態には極めてなり難く、かつ、隣接間ショートなどの危険性を回避しやすい構成を実現することができる。
【００３５】
図４は、図３の構成のプローブカードを用いたチップ領域ソート方法の一例を示す概略図である。ウェハＷＦのチップ領域ＣＨＩＰ毎に配された図示しない複数の端子部に対し測定対象とする接続を分担しつつソートする。
【００３６】
すなわち、チップ領域ＣＨＩＰ一つにおける図示しない端子部全てに対し探針（３０１，３０２）の接触が満足されるまでそれぞれ異なる対向接続領域３１１，３１２を各チップ領域ＣＨＩＰへ接近、接続させるように移動制御する。
【００３７】
図４において、各チップ領域ＣＨＩＰは、方向Ｒ、Ｌ共に対向接続領域３１１，３１２のどちらか一方を用いて先に１列分が順次測定され、折り返しソートする際に、他方の対向接続領域（３１１，３１２いずれか）を用いて１列分が重複するように順次測定される。これにより、各チップ領域ＣＨＩＰの端子部において全ての探針（３０１，３０２）の接触が満足される。
【００３８】
なお、上記対向接続領域３１１，３１２のセットは複数設けてもよい。これにより、同時側定数の向上が望める。また、対向接続領域３１１，３１２のレイアウトは他にも考えられる。特に回路基材における個々の開口部で対向接続領域を構成する場合、本発明の特徴である探針の間引き構造によってレイアウトの自由度が得られる。
【００３９】
図５（ａ）〜（ｄ）は、それぞれ同時側定数の向上を目的としたプローブカードに関し、ウェハのチップ領域への回路基材における対向接続領域の構成例を示した概略図である。各々対向接続領域には図示しない探針配列が設けられる。
【００４０】
図５（ａ）において、対向接続領域Ａ１とＡ２は、図示しない探針配列が、ある特定領域において、チップ領域で接触すべき隣り合う端子部に対応する箇所を補完し合う配置関係にある。上記特定領域とは、対応するチップ領域で接触すべき端子部が狭ピッチである領域が挙げられる。また、検査測定の分担に伴ない、接触を間引いても検査測定に支障ないことが重要である。
【００４１】
ウェハの各チップ領域に対する検査測定は、同じ探針配列の対向接続領域が並ぶ方向でチップ領域２つ分重複させながら順次ソートされ、達成される。さらに同時測定数を増やしたければ対向接続領域Ａ１とＡ２のセットを増やせばよい。その際、各対向接続領域のレイアウトは限定されるものではない。
【００４２】
図５（ｂ）において、対向接続領域Ｂ１とＢ２は、図示しない探針配列が、ある特定領域において、チップ領域で接触すべき隣り合う端子部に対応する箇所を補完し合う配置関係にある。上記特定領域とは、対応するチップ領域で接触すべき端子部が狭ピッチである領域が挙げられる。また、検査測定の分担に伴ない、接触を間引いても検査測定に支障ないことが重要である。
【００４３】
ウェハの各チップ領域に対する検査測定は、同じ探針配列の対向接続領域が並ぶ方向でチップ領域２つ分重複させながら順次ソートされ、達成される。さらに同時測定数を増やしたければ対向接続領域Ｂ１とＢ２のセットを増やせばよい。その際、各対向接続領域のレイアウトは限定されるものではない。
【００４４】
図５（ｃ）において、対向接続領域Ｃ１とＣ２は、図示しない探針配列が、ある特定領域において、チップ領域で接触すべき隣り合う端子部に対応する箇所を補完し合う配置関係にある。上記特定領域とは、対応するチップ領域で接触すべき端子部が狭ピッチである領域が挙げられる。また、検査測定の分担に伴ない、接触を間引いても検査測定に支障ないことが重要である。
【００４５】
ウェハの各チップ領域に対する検査測定は、同じ探針配列の対向接続領域が並ぶ方向でチップ領域２つ分重複させながら順次ソートされ、達成される。さらに同時測定数を増やしたければ対向接続領域Ｃ１とＣ２のセットを増やせばよい。その際、各対向接続領域のレイアウトは限定されない。
【００４６】
図５（ｄ）は、図５（ｃ）の変形例である。同時側定数の向上を目的とした構成で探針の配列に困難性がある場合の構成である。対向接続領域Ｃ１とＣ２のセットをチップ領域１つ分離間させてもう１セット設ける。このようにすれば、探針の配線引き回しに余裕が得られる。このような構成のソートにおいても２重に測定されないよう制御する。前記図５（ａ）や図５（ｂ）の対向接続領域のセットもこのような工夫が容易に考えられる。
【００４７】
さらに、上記各実施形態によれば、一つのチップ領域に対し二つの対向接続領域で電気的測定を分担する構成を示したが、これに限らない。一つのチップ領域に対し二つ以上の多数の対向接続領域で電気的測定を分担する構成を実現してもよい。これにより、個々の対向接続領域における探針配列の精度に関するマージンを大きくすることができる。この結果、プローブカードは、測定において探針各々の圧力差、位置ずれが許容できない状態には極めてなり難く、また隣接間ショートなどの危険性を軽減することができる。
【００４８】
以上のような各実施形態におけるプローブカード及びチップ領域のソート方法によれば、プローブカードは探針の密集は許容できる程度に抑えられ、かつ、なるべく多くの同時測定数を確保することも可能となる。また、探針の配列ピッチの縮小化、伸長元の多層化が抑えられるので、メンテナンスも容易になり高信頼性を維持しやすい多数個取りのプローブカードの構成が実現できる。また、ソートにおいて２重に測定されない制御はもちろんのこと、多数個取りにより、ウェハプロービング試験に費やされる時間がより減少し、高効率化が達成できる。
【００４９】
【発明の効果】
以上説明したように本発明によれば、プローブカードは、対向させるチップ領域一つに配された複数の端子部に対し測定対象とする接続を分担するようにしたので、探針配列の精度、信頼性への配慮に伴う構成、その負担を軽減することができる。
【００５０】
そして、多数個取りの構成を実現すれば、ウェハの大口径化に対してもウェハプロービング試験時間の減少、信頼性を伴った高効率化に寄与する。この結果、修理、メンテナンスも容易で高信頼性を維持しやすい高効率の多数個取りのプローブカード及びを用いたチップ領域ソート方法を提供することができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は、それぞれ本発明の第１実施形態に係るプローブカードの要部構成を示しており、（ａ）は上面からの概観図、（ｂ）は横からの任意の断面を示す概略図である。
【図２】図１の構成のプローブカードを用いたチップ領域ソート方法の一例を示す概略図である。
【図３】本発明の第２実施形態に係るプローブカードの要部構成を示す概観図である。
【図４】図３の構成のプローブカードを用いたチップ領域ソート方法の一例を示す概略図である。
【図５】（ａ）〜（ｄ）は、それぞれ同時側定数の向上を目的としたプローブカードに関し、ウェハのチップ領域への回路基材における対向接続領域の構成例を示した概略図である。
【符号の説明】
１０，３０…回路基材（プローブカード）
１１…開口部
１１１，１１２，３１１，３１２，Ａ１，Ａ２，Ｂ１，Ｂ２，Ｃ１，Ｃ２…対向接続領域、
１０１，１０２，３０１，３０２…探針
ＢＭＰ…バンプ電極
ＷＦ…ウェハ
ＣＨＩＰ…チップ領域
ＤＩＮ…入力端子の配列
ＤＯＵＴ…出力端子の配列
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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