(57)【特許請求の範囲】
【請求項１】
少なくとも輝度の異なる二つのサブフィールドを含む複数のサブフィールドにより一フレームを構成するプラズマディスプレイ装置において、
前記複数のサブフィールドの各々は壁電荷を調整するリセット期間を有し、
前記リセット期間に印加されるパルスは、全面書込パルスを含む第１リセットパルスと、第２リセットパルスとを含み、
前記複数のサブフィールドのうちの高輝度側の少なくとも最も高輝度なサブフィールドのリセット期間では、前記第１リセットパルスと前記第２リセットパルスとを印加し、
前記複数のサブフィールドのうちの低輝度側のサブフィールドのリセット期間では、前記第１リセットパルスを印加し前記第２リセットパルスを印加しないように構成したことを特徴とするプラズマディスプレイ装置。
【請求項２】
前記第２リセットパルスは余剰点灯防止のための補助パルスを含んで構成されることを特徴とする請求項１に記載のプラズマディスプレイ装置。
【請求項３】
少なくとも輝度の異なる二つのサブフィールドを含む複数のサブフィールドにより一フレームを構成するプラズマディスプレイ装置において、
前記複数のサブフィールドのうちの低輝度側のサブフィールドでは高輝度側の少なくとも最も高輝度なサブフィールドに比べて、アドレス期間内のパルス幅が短くされてなることを特徴とするプラズマディスプレイ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プラズマディスプレイ装置に関し、特に多階調表示のプラズマディスプレイ装置に関する。
昨今、通信用などの特殊な用途を除き、あらゆる電子装置の中で真空管を使用しているのは表示装置（ＣＲＴ：cathode ray tube）だけになった。ＣＲＴの欠点は、電子銃の収納筒が後ろに大きく突き出しているため、奥行きが大きいということである。また、ヒータを必要とするため、電力消費が大きいということである。
【０００２】
液晶ディスプレイ装置は、薄型でしかも電力消費も少なく、ＣＲＴに置き代わるものとして期待されているが、置き換えは遅々として進んでいない。その大きな理由は、製造歩留まりの悪さからくる価格の高さである。
プラズマディスプレイ装置（略称：ＰＤＰ）もまた、薄型で電力消費が少ないという特長を持つが、さらに、液晶ディスプレイ装置に比べて歩留まりがよいという有利な長所も持っている。液晶ディスプレイ装置、とりわけ高精細表示のものは、ＴＦＴ（thin film transistor）と呼ばれる能動的なスイッチング素子を画素単位に作り込むため、半導体集積回路並みの複雑な製造プロセスを必要とし、それが歩留まり悪化の要因になっていたが、ＰＤＰの構造（詳細は後述）はきわめて単純で、ほぼ印刷主体のプロセスだけで済むからである。
【０００３】
しかしながら、プラズマディスプレイの基本原理は、ガス放電による点灯と非点灯の２階調表示であるため、そのままでは近時の多階調表示要求（注）に応えることができない。注：ここで言う多階調表示はモノクロであってもカラーであってもよい。
【０００４】
【従来の技術】
多階調化に対応した従来のプラズマディスプレイ装置としては、「３電極・面放電・ＡＣ型」と呼ばれる構造と「サブフィールド方式」と呼ばれる駆動方式とを組み合わせたものが知られている（例えば、特開平７−１６０２１８号公報）。
（１）ＰＤＰのセル構造
ＰＤＰの基本的なセル構造は、電極が放電セルに露出している直流型と、絶縁層で覆われている交流型の二つのタイプがある。輝度の点で、現在の主流は後者の交流型（ＡＣ型）である。さらに、交流型ＰＤＰも、２枚の基板のそれぞれに陽極と陰極を設けた２電極型と、一方の基板に陽極と陰極を設けるとともに他方の基板に第三の電極（いわゆるアドレス電極；Ａ電極と略すこともある）を設けた３電極型に分かれるが、特にカラーＰＤＰでは、蛍光体の劣化を防止できるメリットから、３電極型が用いられる。なお、交流型ＰＤＰの陽極及び陰極の“陽／陰”は印加電圧の極性で決まり、駆動方法によっては極性反転もあるから、慣行に従い、パネルの座標軸（Ｘ、Ｙ）を付けてＸ電極及びＹ電極と呼ぶことにする。
【０００５】
図６は３電極型ＰＤＰの２画素分（ｊ行目のｉ列目とｉ＋１行目の画素）の断面構造図である。１、２はガラス基板、３i-1 、３i 、３i+1 、３i+2 はＡ電極、４j はＸ電極、５j はＹ電極、６j 、７j は透明電極、８i-1 、８i 、８i+1 、８i+2 は蛍光体、９は絶縁膜、１０、１１は誘電体層、１２は隔壁である。隔壁１２に仕切られた空間にガスが封入され、この図ではｉ列目の放電空間１３とｉ＋１列目の放電空間１４を画成している。放電空間１３、１４とＸ電極４j 及びＹ電極５j の交差部分が、それぞれｊ行目のｉ列目の画素とｉ＋１行目の画素になる。なお、画素をセルということもある。
（２）サブフィールド方式
サブフィールド方式は、１フレームまたは１フィールドをｋ個（例えば２５６階調の場合はｋ＝８；以下、便宜上この数値で説明する）のサブフィールドに分割し、各サブフィールドの維持放電期間を１：２：４：８：１６：３２：６４：１２８の比率に設定するとともに、これらのサブフィールドを組み合わせて多階調表示を実現するというものである。
【０００６】
図７はサブフィールド方式のフレーム構造概念図であり、１フレームは８個のサブフィールドＳＦ1 〜ＳＦ8 と若干の中断期間（いわゆる帰線期間に相当するもの）で構成されている。各サブフィールドは三つの期間、すなわち「リセット期間」、「アドレス期間」及び「維持放電期間」からなり、最初の二つの期間の長さは同一であるが、維持放電期間ｔ1 〜ｔ8 は、上記比率のとおり異なっている。なお、Ｌ1 、Ｌ2 、……、Ｌn は行番号（水平走査線の番号）である。また、各サブフィールドのアドレス期間内の太斜線は、Ｌ1 、Ｌ2 、……、Ｌn を線順次で選択している様子を模式的に表している。
【０００７】
図８は１サブフィールド期間におけるアドレス電極、Ｘ電極及びＹ電極の駆動波形図である。なお、以下の説明で使用する電圧値は便宜値であり、これに限定されない。リセット期間では、まず、すべてのＹ電極に０Ｖを与えながら、放電に必要な充分な電位差を与えるために、アドレス電極に＋１１０Ｖ程度の正パルス２０を与えた状態で、Ｘ電極に＋３３０Ｖ程度の正パルス２１（全面書き込みパルスとも言う）を与える。これにより、すべてのセルで放電が生じる。次に、アドレス電極とＸ電極に０Ｖを与えて再びすべてのセルで放電を生じさせると、この放電は、電極間の電位差がゼロのため、壁電荷が形成されずに自己中和して終息し、いわゆる自己消去放電が行われる。自己消去放電後の四つのパルス２２〜２６は、上記公報に記載されたものであり、いわゆる余剰点灯防止のための対策パルスである。すなわち、正常なセルは、自己消去放電までの過程により、壁電荷を完全（または多少残ってもミス表示の原因にならない程度）に中和することができるが、製造上の要因等によって希に発生する異常セル（自己消去が不十分なセルや自己消去が全く起こらないセル）は、アドレス放電をさせなくても維持放電期間で不本意に発光し、表示品質を損なう余剰点灯セルになってしまう。そこで、上記公報に記載のものでは、自己消去放電後にアドレス電極に＋１１０Ｖ程度の正パルス２２を与えた状態で、すべてのＹ電極に＋１８０Ｖ程度の正パルス２３を与え、その後、アドレス電極に０Ｖを与えた状態で、すべてのＹ電極に−１５０〜−１６０Ｖ程度の負パルス２４を与え、その後、すべてのＹ電極に＋１８０Ｖ程度まで緩やかに立ち上がる消去パルス２５（以下、全面消去パルスと区別するために“余点消去パルス”と言う）を与えるとともにアドレス電極に余点消去パルス２６と同じ幅の＋１１０Ｖ程度の正パルス２６を与えている。
【０００８】
正パルス２２、２３に応答して放電するセルは、Ｙ電極側に対してＸ電極側に相対的に“負”の電荷が残留し、しかもその残留量が維持放電可能なレベルに達してしまったセルである。また、負パルス２４に応答して放電するセルは、Ｙ電極側に対してＸ電極側に相対的に“正”の電荷が残留し、しかもその残留量が維持放電可能なレベルに達してしまったセルである。これら異常セルの残留壁電荷は、最終的に余点パルス２５によって大部分消去される。少量残った壁電荷は正電荷であり、次のアドレス期間におけるパルスと逆極性になるため、不本意な放電を生じにくく、余剰点灯を防止できる。
【０００９】
次のアドレス期間では、Ｘ電極に＋５０Ｖ程度の正電圧２７を与えながら、Ｙ電極に線順次で−１５０〜−１６０Ｖ程度の負パルス２８（以下「スキャンパルス」）を印加し、且つ、アドレス電極に選択的に＋６０Ｖ程度の正パルス２９（以下「アドレスパルス」）を印加する。なお、スキャンパルスを印加しないＹ電極には−５０〜−６０Ｖ程度の負電圧を印加しておいてもよい。アドレスパルス２９を印加したアドレス電極とスキャンパルス２８を印加したＹ電極との間には、放電に必要な充分な電位差（２１０〜２２０Ｖ程度）があるため、両電極間に放電（アドレス放電）が生じる。一方、Ｘ電極とＹ電極の間のスキャンパルス部分の電位差は２００〜２１０Ｖ程度で、アドレス電極との間よりも１０Ｖ程度低く、この電位差だけでは自主放電が生じないが、アドレス放電を引き金（トリガ）にしてＸ電極とＹ電極の間でも放電が生じるため、その交点に位置する誘電体層に壁電荷が形成される。
【００１０】
最後の維持放電期間（サスティン期間とも言う）では、アドレス電極に＋１１０Ｖ程度の正パルス３０’を与え続けながらＸ電極とＹ電極に＋１８０Ｖ程度の正パルス３０（サスティンパルス）を交互に印加し、壁電荷を利用して、Ｘ、Ｙ電極間に放電（維持放電）を発生させる。サスティンパルス３０の周期はすべてのサブフィールドにおいて同じである。したがって、各サブフィールドにおけるサスティンパルス３０の数は、１ｎ個：２ｎ個：４ｎ個：………：６４ｎ個：１２８ｎ個の比関係となり、表示階調に応じてサブフィールドを選択し又は組み合わせることにより、２k 階調、すなわち“０”から“２５６”（上記比率の場合）までの多階調表示を実現できるのである。但し“ｎ”はサスティンパルス３０の周波数（以下「サスティン周波数」）によって決まる整数である。
（３）  パネルの構成とそのパネルを含むＰＤＰの全体構成
図９はＰＤＰのパネル平面図である。図示のパネル３１は、便宜的に６４０×４８０の解像度を持つモノクロパネルを例にしている。すなわち、アドレス電極は画面の列毎にＡ1 からＡ640 まで、Ｙ電極とＹ電極は画面の行毎にそれぞれＹ1 からＹ480 までとＸ1 からＸ480 まで設けられている。アドレス電極に並行する二重線は障壁であり、アドレス電極とＹ電極及びＸ電極との交差点を含む、二つの障壁に囲まれた領域（破線参照）が一つのセルになる。
【００１１】
図１０は、交流型ＰＤＰ及びその駆動装置の構成図である。３１は図９で示したパネル、３２はアドレスドライバ、３３はＹスキャンドライバ、３４はＹ共通ドライバ、３５はＸ共通ドライバ、３６は制御回路である。
制御回路３６は、表示データ制御部３６ａやパネル駆動制御部３６ｂなどを含み、表示データ制御部３６ａは、外部から与えられた表示データ（ＤＡＴＡ）をフレームメモリ３６ｃに一時的に記憶するとともに、このフレームメモリ３６ｃ内のデータに対して所定の信号操作とタイミング処理を施してアドレスドライバ３２に出力する。パネル駆動制御部３６ｂは、スキャンドライバ制御部３６ｄや共通ドライバ制御部３６ｅなどを含み、外部から与えられた垂直同期信号（ＶSYNC）及び水平同期信号（ＨSYNC）に基づいて各種タイミング信号を発生し、表示データ制御部３６ａ、Ｙスキャンドライバ３３、Ｙ共通ドライバ３４及びＸ共通ドライバ３５などに供給する。
【００１２】
アドレスドライバ３２は、表示選択用高電圧電源Ｖａを用いてアドレスパルスを発生し、このアドレスパルスをパネル３１のアドレス電極（Ａ1 、Ａ2 、……、Ａ640 ）に選択的に印加するもの、また、Ｙスキャンドライバ３３は、表示維持用高電圧電源Ｖｓを用いてスキャンパルスを発生し、このスキャンパルスをパネル３１のＹ電極（Ｙ1 、Ｙ2 、Ｙ3 、……、Ｙ480 ）に線順次で印加するものであり、これらのアドレスパルス及びスキャンパルスは、１サブフィールド中の「アドレス期間」において発生する。
【００１３】
Ｙ共通ドライバ３４は、表示維持用高電圧電源Ｖｓを用いてサスティンパルスを発生し、１サブフィールド中の「維持放電期間」において、このサスティンパルスをパネル３１のすべてのＹ電極に同時に印加し、Ｘ共通ドライバ３５は、同じく表示維持用高電圧電源Ｖｓを用いてサスティンパルス及び全面書込みパルスを発生し、１サブフィールド中の「リセット期間」において、この全面書込みパルスをパネル３０のすべてのＸ電極に同時に印加するとともに、１サブフィールド中の「維持放電期間」において、このサスティンパルスを同Ｘ電極に同時に印加するものである。
【００１４】
【発明が解決しようとする課題】
かかる従来のプラズマディスプレイ装置の不都合な点は、表示行の大幅な増大要求（例えば、４８０行→７６８行）に応じることができないことである。
今、妥当な値で、１サスティン時間を６μｓ、１フレームあたりの全サスティン数を５１０サイクル、１アドレス時間を３μｓとし、１フレームの時間を１６．６ｍｓ（１／６０フィールド）とすると、１フレーム内の全サスティン期間の割当時間は６μｓ×５１０サイクル＝３．０６ｍｓとなるから、１フレーム内の全リセット期間と全アドレス期間の割当時間は１６．６ｍｓ−３．０６ｍｓ＝１３．５４ｍｓとなる。この時間（１３．５４ｍｓ）内で、８回（但し、図７のサブフィールド構成の場合）のリセット期間とアドレス期間を無事に終わらせなければならない。すなわち、１回のリセット期間とアドレス期間を１３．５４ｍｓ÷８≒１．７ｍｓで終わらせなければならない。
【００１５】
表示行に関係するのはアドレス期間である。例えば、４８０行の場合は１サブフィールドあたり３μｓ×４８０行≒１．５ｍｓである。したがって、１回のリセット期間の割当時間は１．７ｍｓ−１．５ｍｓ≒２００μｓとなり、この時間は妥当な値であるから、４８０本程度の表示行の場合は何ら支障ない。
しかしながら、例えば、７６８本に増加した場合は、１回あたりのアドレス期間が３μｓ×７６８行≒２．３ｍｓとなってしまい、１回のリセット期間とアドレス期間の割当時間を超過してしまうから、正常な表示を行うことができない。
【００１６】
なお、７６８本の表示行はパソコンのＸＧＡ規格に相当し、近時のＣＲＴ方式の表示装置のほとんどがサポートしている規格である。また、ハイビジョン等のようにＸＧＡ以上の表示行を要求するものもある。したがって、これらの置き換えを狙うためにも、是非ともクリアしておかなければならない技術課題である。
そこで、本発明は、サブフィールド長を実質的に短縮し、その短縮分を利用して表示行数の増大要求に対応することを目的とする。
【００１７】
【課題を解決するための手段】
請求項１に係る発明は、少なくとも輝度の異なる二つのサブフィールドを含む複数のサブフィールドにより一フレームを構成するプラズマディスプレイ装置において、前記複数のサブフィールドの各々は壁電荷を調整するリセット期間を有し、前記リセット期間に印加されるパルスは、全面書込パルスを含む第１リセットパルスと、第２リセットパルスとを含み、前記複数のサブフィールドのうちの高輝度側の少なくとも最も高輝度なサブフィールドのリセット期間では、前記第１リセットパルスと前記第２リセットパルスとを印加し、前記複数のサブフィールドのうちの低輝度側のサブフィールドのリセット期間では、前記第１リセットパルスを印加し前記第２リセットパルスを印加しないように構成したことを特徴とする。
【００１８】
請求項２に係る発明は、請求項１において、前記第２リセットパルスは余剰点灯防止のための補助パルスを含んで構成されることを特徴とする。
【００１９】
請求項３に係る発明は、少なくとも輝度の異なる二つのサブフィールドを含む複数のサブフィールドにより一フレームを構成するプラズマディスプレイ装置において、前記複数のサブフィールドのうちの低輝度側のサブフィールドでは高輝度側の少なくとも最も高輝度なサブフィールドに比べて、アドレス期間内のパルス幅が短くされてなることを特徴とする。
【００２０】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて説明する。なお、以下の説明においては、便宜的に、図６のセル構造と図９のパネルレイアウト（６４０列×４８０行）を有し、図１０のシステム構成で用いられるプラズマディスプレイ装置を例にする。
【００２１】
図１は本発明に係るプラズマディスプレイ装置の第１実施例を示す、各電極の駆動波形図である。図１において、代表的に示す二つのサブフィールド（Ａ番目のサブフィールドとＢ番目のサブフィールド）は、図示の都合上、連続して描かれているが、これに特段の意味はない。図示の意図は、二つのサブフィールドＡ、Ｂの維持放電パルス３０Ａ、３０Ｂの数の違いにある。なお、図中の各パルスの符号は図８の符号に対応し、且つ符号末尾のアルファベット（Ａ、Ｂ）はサブフィールド番号に対応している。
【００２２】
Ｂ番目のサブフィールドの維持パルス３０Ｂの数は、Ａ番目のサブフィールドの維持パルスの数よりも少ない。これは、Ｂ番目のサブフィールドに図７のサブフィールドＳＦ1 〜ＳＦ8 のうちの時間（ｔ1 〜ｔ8 ）の短いものを割当てるとともに、Ａ番目のサブフィールドに時間の長いものを割当てたからであり、要するに、Ｂ番目のサブフィールドの輝度がＡ番目のサブフィールドの輝度よりも低いことを意味している。
【００２３】
ここで、高輝度と低輝度の二つのサブフィールドＡ、Ｂのリセット期間及びアドレス期間の動作は、冒頭の従来例の場合、まったく同じであった。しかしながら、本願発明者等の検討によれば、低輝度のサブフィールドにおいては、高輝度の場合ほどシビアな動作管理を必要としないことが判明した。すなわち、従来例の場合は、最も高い輝度のサブフィールドに適合したリセット期間及びアドレス期間を設定し、このリセット期間及びアドレス期間を他の輝度のサブフィールドにも適用していたのであるが、上記“適合”したリセット期間及びアドレス期間は、アドレスミスや余剰点灯の防止に最適なものであって、これらのミス点灯や余剰点灯は、高輝度のものほど発生頻度が高くなる傾向にあるから、たとえ、高輝度のサブフィールドに適合したものであっったとしても、低輝度のサブフィールドにはオーバスペックとなっていたからである。
【００２４】
そこで、本実施例は、輝度に応じてリセット期間及びアドレス期間の長さまたは両期間の一方の長さを変更、詳細には低輝度になるほど短縮方向に変更して、低輝度側のオーバスペックを回避し、以て１フィールド内の各サブフィールドの長さを短縮することにより、その短縮分を利用して表示行の増大要求（例えば、４８０本から７６８本へ）に余裕を持って応えることのできる有益な技術を提供するというものである。
【００２５】
図２は、比較のために示す高輝度サブフィールドの駆動波形図であり、図１のＡ番目のサブフィールドに対応するものである。図において、Ｔ1 〜Ｔ4 はリセット期間、Ｔ5 はアドレス期間、Ｔ6 は維持放電期間である。図示の維持放電パルス３０Ａの数は極端に多くはないが、これは図示の都合上であり、実際には最大輝度に対応した数である。アドレスミスや余剰点灯の防止には、上述のとおり、最も高い輝度のサブフィールドに適合したリセット期間及びアドレス期間にしなければならないからである。図示の全面書き込みパルス２０Ａや余点消去パルス２３Ａ〜２５Ａなどは、最高輝度のサブフィールドに適合した電圧及びパルス幅に設定されている。また、パルス間隔も同様に最高輝度のサブフィールドに適合した値に設定されている。したがって、図２の駆動波形は、従来の駆動波形（図８）に対応する。
【００２６】
これに対して、図３の駆動波形は、低輝度のサブフィールドのものであり、本実施例に特有の駆動波形、すなわち、図１のＢ番目のサブフィールドに対応する駆動波形である。図２と対比すると、低輝度であるから維持放電パルス３０Ｂの数が少ないのは言うまでもないが、リセット期間からＴ4 が削除されている点、及びリセット期間のＴ3 が短くなっている点に特徴的な差異がある。リセット期間のＴ4は余剰点灯防止用の五つの補助パルス（図１のパルス２２〜２６参照）の発生期間である。低輝度サブフィールドの場合、これらの補助パルスをなくしても表示品質上の影響はほとんどない。仮に余剰点灯セルが生じても、低輝度であるがゆえに視認されにくいからである。また、Ｔ3は全面書き込みパルス２１Ｂによる放電電荷の中和期間である。この中和期間の長さは、直前のサブフィールドの維持放電パルスの数が多いほど、すなわち直前のサブフィールドの輝度が高いほど長めにしなければならない。直前の維持放電期間で蓄積された壁電荷の量が多いため、次サブフィールドの全面書き込みパルス２１Ｂによる放電電荷の量も多くなるからである。
【００２７】
ここで、実際の値を当てはめて、図２と図３を対比する。妥当なところで、図２のＴ1 （中断期間）を５０μｓ、Ｔ2 を１０μｓ、Ｔ3を５０μｓ、Ｔ4 を７０μｓとする。なお、その他の値は、冒頭の「発明が解決しようとする課題」で使用した値と同じとする。一方、図３の場合は、Ｔ1とＴ5 は図２と同じであるが、Ｔ4 が無い（−７０μｓ）ことにより、サブフィールド全体で少なくとも７０μｓの短縮効果を得ている。さらに、低輝度では多少のアドレスミスが発生しても目立たないから、アドレス期間のアドレスパルス２９Ｂのパルス幅も短縮することができる。例えば、高輝度の場合のパルス幅３μｓを２．５μｓに短縮すれば、１パルスあたり−０．５μｓ短縮できる。したがって、Ｔ5全体では−０．５μｓ×行数となるから、例えば、４８０行とすれば−２４０μｓもの短縮となり、リセット期間の−９０μｓと合算して１サブフィールドあたり−３３０μｓもの短縮効果を得ることができる。
【００２８】
ちなみに、アドレスパルスを短縮できる理由は、▲１▼低輝度のサブフィールドでは多少の表示ミスがあっても低輝度ゆえに目立たない、▲２▼直前のサブフィールドの維持放電パルスが少ない場合は、直前のサブフィールドの全面書き込みパルスの放電によるプライミング効果が残存しており、この残存効果に自サブフィールドの全面書き込みパルスの放電によるプライミング効果が加わるため、短いアドレスパルスであっても支障のない書き込みアドレス放電が可能になる、ことによる。
【００２９】
または、直前のサブフィールドの維持放電の回数、すなわち輝度に応じて全面書き込みを行う前の中断期間の長さを制御してもよい。
図４はその駆動波形図であり、添え字に“−１”を付したパルスは直前のサブフィールドのものである。この図において、直前のサブフィールドの維持パルス３０Ｂ-1は１個であるので、この維持放電パルス３０Ｂ-1による壁電荷は十分に形成されていない。このため、中断期間（Ｔ1 ）をゼロにして全面書き込みパルス２２Ｂを直ちに発生させても、不都合を生じるほどの強放電を生じることはない。または、図５に示すように、中断期間（Ｔ1 ）をゼロにせず、短くするだけでも相応の効果が得られる。
【００３０】
【発明の効果】
本発明によれば、サブフィールド長を実質的に短縮でき、その短縮分を利用して表示行数の増大要求に対応することができる。
【図面の簡単な説明】
【図１】一実施例の高輝度と低輝度の二つのサブフィールドの駆動波形図である。
【図２】一実施例の高輝度サブフィールドの駆動波形図である。
【図３】一実施例の低輝度サブフィールドの駆動波形図（リセット及びアドレス期間の制御）である。
【図４】一実施例の低輝度サブフィールドの駆動波形図（中断期間の制御）である。
【図５】一実施例の低輝度サブフィールドの駆動波形図（全面書き込みパルスの幅を制御）である。
【図６】プラズマディスプレイパネルの画素構造図である。
【図７】サブフィールド方式のフレーム構造図である。
【図８】従来の駆動波形図である。
【図９】プラズマディスプレイパネルのレイアウト図である。
【図１０】プラズマディスプレイ装置のシステム構成図である。
【符号の説明】
３０、３０Ａ、３０Ｂ：維持放電パルス
ＳＦ1 〜ＳＦ8 ：サブフィールド
Ｔ1 〜Ｔ4 ：リセット期間
Ｔ5 ：アドレス期間
Ｔ6 ：維持放電期間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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