(57)【特許請求の範囲】
【請求項１】
アクティブマトリックスディスプレイのＩ（Ｉは正の整数）個の偶数電極とＪ（Ｊは正の整数）個の奇数電極を駆動するための節電回路であって、
各偶数電圧ドライバが、対応する偶数電極に結合されることからなる、Ｉ個の偶数電圧ドライバと、
各奇数電圧ドライバが、対応する奇数電極に結合されることからなる、Ｊ個の奇数電圧ドライバと、
各偶数スイッチが、対応する偶数電極を第１のリザーバラインに結合することからなる、Ｉ個の偶数スイッチと、
各奇数スイッチが、対応する奇数電極を第２のリザーバラインに結合することからなる、Ｊ個の奇数スイッチと、
偶数結合ラインが偶数結合信号をアサートしたときに、前記Ｉ個の偶数スイッチが、前記Ｉ個の偶数電極を前記第１のリザーバラインに電気的に接続するように、及び、前記偶数結合ラインが前記偶数結合信号を非アサートしたときに、前記Ｉ個の偶数スイッチが、前記Ｉ個の偶数電極を前記第１のリザーバラインから電気的に分離するように、前記Ｉ個の偶数スイッチを制御するための偶数結合ラインと、
奇数結合ラインが奇数結合信号をアサートしたときに、前記Ｊ個の奇数スイッチが、前記Ｊ個の奇数電極を前記第２のリザーバラインに電気的に接続するように、及び、前記奇数結合ラインが前記奇数結合信号を非アサートしたときに、前記Ｊ個の奇数スイッチが、前記Ｊ個の奇数電極を前記第２のリザーバラインから電気的に分離するように、前記Ｊ個の奇数スイッチを制御するための奇数結合ラインと、
中和信号がアサートされたときに、前記Ｉ個の偶数電極と前記Ｊ個の奇数電極とが共に電気的に結合されるように、及び、前記中和信号が非アサートされたときに、前記Ｉ個の偶数電極と前記Ｊ個の奇数電極とが互いから電気的に分離されるように、前記Ｉ個の偶数電極と前記Ｊ個の奇数電極を前記中和信号の制御下で結合するニュートラライザスイッチを備える節電回路。
【請求項２】
中間電圧レベルに対して正の電圧レベルで電荷を蓄積するための正極性蓄積要素と、
中間電圧レベルに対して負の電圧レベルで電荷を蓄積するための負極性蓄積要素と、
ストレートモードとクロスモードを備えるマトリックススイッチ
をさらに備え、
前記マトリックススイッチは、ストレートモードでは、前記第１のリザーバラインを前記正極性蓄積要素に電気的に接続し、前記第２のリザーバラインを前記負極性蓄積要素に電気的に接続し、クロスモードでは、前記第１のリザーバラインを前記負極性蓄積要素に電気的に接続し、前記第２のリザーバラインを前記正極性蓄積要素に電気的に接続する
ことからなる、請求項１の節電回路。
【請求項３】
前記偶数結合ラインと奇数結合ラインが同じラインから構成される、請求項２の節電回路。
【請求項４】
前記正極性蓄積要素がコンデンサの一方の側からなり、前記負極性蓄積要素が該コンデンサの他方の側からなる、請求項２の節電回路。
【請求項５】
中間電圧レベルに対して第１の正電圧レベルで電荷を蓄積するための第１の正極性蓄積要素と、
中間電圧レベルに対して第２の正電圧レベルで電荷を蓄積するための第２の正極性蓄積要素と、
中間電圧レベルに対して第１の負電圧レベルで電荷を蓄積するための第１の負極性蓄積要素と、
中間電圧レベルに対して第２の負電圧レベルで電荷を蓄積するための第２の負極性蓄積要素と、
ストレートモードとクロスモードを備えるマトリックススイッチネットワーク
をさらに備え、
前記第１の正電圧レベルは、前記第２の正電圧レベルよりも高く、前記第１の負電圧レベルは、前記第２の負電圧レベルよりも低く（より負の度合いが大きい電圧レベルである）、
前記マトリックススイッチネットワークは、ストレートモードでは、第１の行駆動期間において、前記第１のリザーバラインを前記第１の正極性蓄積要素に、及び、前記第２のリザーバラインを前記第１の負極性蓄積要素に電気的に接続し、前記第１の行駆動期間に続く第２の行駆動期間において、前記第１のリザーバラインを前記第２の正極性蓄積要素に、及び、前記第２のリザーバラインを前記第２の負極性蓄積要素に電気的に接続し、
前記マトリックススイッチネットワークは、クロスモードでは、第１の行駆動期間において、前記第１のリザーバラインを前記第１の負極性蓄積要素に、及び、前記第２のリザーバラインを前記第１の正極性蓄積要素に電気的に接続し、前記第１の行駆動期間に続く第２の行駆動期間において、前記第１のリザーバラインを前記第２の負極性蓄積要素に、及び、前記第２のリザーバラインを前記第２の正極性蓄積要素に電気的に接続する
ことからなる、請求項１の節電回路。
【請求項６】
前記第１の正極性蓄積要素が第１のコンデンサからなり、前記第２の正極性蓄積要素が第２のコンデンサからなり、前記第１の負極性蓄積要素が第３のコンデンサからなり、前記第２の負極性蓄積要素が第４のコンデンサからなる、請求項５の節電回路。
【請求項７】
前記第１の正極性蓄積要素が第１のコンデンサの第１の側からなり、前記第１の負極性蓄積要素が前記第１のコンデンサの第２の側からなり、前記第２の正極性蓄積要素が第２のコンデンサの第１の側からなり、前記第２の負極性蓄積要素が前記第２のコンデンサの第２の側からなる、請求項５の節電回路。
【請求項８】
中間電圧レベルに対して第１の正電圧レベルで電荷を蓄積するための第１の正極性蓄積要素と、
前記中間電圧レベルに対して第２の正電圧レベルで電荷を蓄積するための第２の正極性蓄積要素と、
前記中間電圧レベルに対して第３の正電圧レベルで電荷を蓄積するための第３の正極性蓄積要素と、
前記中間電圧レベルに対して第１の負電圧レベルで電荷を蓄積するための第１の負極性蓄積要素と、
前記中間電圧レベルに対して第２の負電圧レベルで電荷を蓄積するための第２の負極性蓄積要素と、
前記中間電圧レベルに対して第３の負電圧レベルで電荷を蓄積するための第３の負極性蓄積要素と、
ストレートモードとクロスモードを備えるマトリックススイッチネットワーク
をさらに備え、
前記第２の正電圧レベルは、前記第１の正電圧レベルよりも低く、前記第３の正電圧レベルは、前記第２の正電圧レベルよりも低く、前記第２の負電圧レベルは、前記第１の負電圧レベルよりも高く（より負の度合いが小さい電圧レベルである）、前記第３の負電圧レベルは、前記第２の負電圧レベルよりも高く（より負の度合いが小さい電圧レベルである）、
前記マトリックススイッチネットワークは、ストレートモードでは、第１の行駆動期間において、前記第１のリザーバラインを前記第１の正極性蓄積要素に、及び、前記第２のリザーバラインを前記第１の負極性蓄積要素に電気的に接続し、前記第１の行駆動期間に続く第２の行駆動期間において、前記第１のリザーバラインを前記第２の正極性蓄積要素に、及び、前記第２のリザーバラインを前記第２の負極性蓄積要素に電気的に接続し、前記第２の行駆動期間に続く第３の行駆動期間において、前記第１のリザーバラインを前記第３の正極性蓄積要素に、及び、前記第２のリザーバラインを前記第３の負極性蓄積要素に電気的に接続し、
前記マトリックススイッチネットワークは、クロスモードでは、第１の行駆動期間において、前記第１のリザーバラインを前記第１の負極性蓄積要素に、及び、前記第２のリザーバラインを前記第１の正極性蓄積要素に電気的に接続し、前記第１の行駆動期間に続く第２の行駆動期間において、前記第１のリザーバラインを前記第２の負極性蓄積要素に、及び、前記第２のリザーバラインを前記第２の正極性蓄積要素に電気的に接続し、前記第２の行駆動期間に続く第３の行駆動期間において、前記第１のリザーバラインを前記第３の負極性蓄積要素に、及び、前記第２のリザーバラインを前記第３の正極性蓄積要素に電気的に接続する
ことからなる、請求項１の節電回路。
【請求項９】
アクティブマトリックスディスプレイのＩ（Ｉは正の整数）個の偶数電極とＪ（Ｊは正の整数）個の奇数電極を駆動するための節電回路であって、
各偶数電圧ドライバが、偶数ピクセルデータを受け取るよう構成され、対応する偶数電極に結合されることからなる、Ｉ個の偶数電圧ドライバと、
各奇数電圧ドライバが、奇数ピクセルデータを受け取るよう構成され、対応する奇数電極に結合されることからなる、Ｊ個の奇数電圧ドライバと、
各偶数スイッチが、対応する偶数電極を第１のリザーバラインに結合することからなる、Ｉ個の偶数スイッチと、
各奇数スイッチが、対応する奇数電極を第２のリザーバラインに結合することからなる、Ｊ個の奇数スイッチと、
前記偶数ピクセルデータに応じて前記Ｉ個の偶数電極を前記第１のリザーバラインに個別に接続することができるように前記Ｉ個の偶数スイッチを個別に制御するために、前記偶数ピクセルデータを受け取るように構成されたＩ個の偶数決定回路と、
前記奇数ピクセルデータに応じて前記Ｊ個の奇数電極を前記第２のリザーバラインに個別に接続することができるように前記Ｊ個の奇数スイッチを個別に制御するために、前記奇数ピクセルデータを受け取るように構成されたＪ個の奇数決定回路と、
中和信号がアサートされたときに、前記第１のリザーバラインと第２のリザーバラインが電気的に結合されるように、前記第１のリザーバラインを前記第２のリザーバラインに前記中和信号の制御下で結合し、前記中和信号が非アサートされたときに、前記第１のリザーバラインと第２のリザーバラインが互いから電気的に分離されるように、前記第１のリザーバラインを前記第２のリザーバラインから前記中和信号の制御下で切り離すためのニュートラライザスイッチと、
中間電圧レベルに対して正電圧レベルで電荷を蓄積するための正極性蓄積要素と、
前記中間電圧レベルに対して負電圧レベルで電荷を蓄積するための負極性蓄積要素と、
ストレートモードとクロスモードを備えるマトリックススイッチ
を備え、
前記マトリックススイッチは、ストレートモードでは、前記第１のリザーバラインを前記正極性蓄積要素に、及び、前記第２のリザーバラインを前記負極性蓄積要素に電気的に接続し、クロスモードでは、前記第１のリザーバラインを前記負極性蓄積要素に、及び、前記第２のリザーバラインを前記正極性蓄積要素に電気的に接続する
ことからなる、節電回路。
【請求項１０】
前記Ｉ個の偶数決定回路が、正極性蓄積要素及び負極性蓄積要素に関連する蓄積データを受け取るようにさらに構成され、また、前記偶数ピクセルデータ及び前記蓄積データに応じて前記Ｉ個の偶数電極を前記第１のリザーバラインに個別に接続することができ、
前記Ｊ個の奇数決定回路が、前記蓄積データを受け取るようにさらに構成され、また、前記奇数ピクセルデータ及び前記蓄積データに応じて前記Ｊ個の奇数電極を前記第２のリザーバラインに個別に接続することができる
ことからなる、請求項９の節電回路。
【請求項１１】
行反転方式で、かつ、共通電極である背面ノードに、列電極に印加される電圧とは位相がずれた電圧を印加する方式でアクティブマトリックスディスプレイを駆動するための節電回路であって、
前記背面ノードと、
高電圧源と
高イネーブル信号がアサートされたときに、前記高電圧源を前記背面ノードに電気的に接続するための、及び、高イネーブル信号が非アサートされたときに、前記高電圧源を前記背面ノードから電気的に分離するための、高イネーブルスイッチと、
低電圧源と、
低イネーブル信号がアサートされたときに、前記低電圧源を前記背面ノードに電気的に接続するための、及び、低イネーブル信号が非アサートされたときに、前記低電圧源を前記背面ノードから電気的に分離するための、低イネーブルスイッチと、
第１の蓄積要素と、
第１の蓄積信号がアサートされたときに、前記第１の蓄積要素を前記背面ノードに電気的に接続するための、及び、第１の蓄積信号が非アサートされたときに、前記第１の蓄積要素を前記背面ノードから電気的に分離するための、第１の蓄積スイッチと、
第２の蓄積要素と、
第２の蓄積信号がアサートされたときに、前記第２の蓄積要素を前記背面ノードに電気的に接続するための、及び、第２の蓄積信号が非アサートされたときに、前記第２の蓄積要素を前記背面ノードから電気的に分離するための、第２の蓄積スイッチ
を備え、
前記高イネーブル信号をアサートした後に当該信号を非アサートし、次に、前記第１の蓄積信号をアサートした後に当該信号を非アサートし、次に、前記第２の蓄積信号をアサートした後に当該信号を非アサートし、最後に、前記低イネーブル信号をアサートすることによって、または、前記低イネーブル信号をアサートした後に当該信号を非アサートし、次に、前記第２の蓄積信号をアサートした後に当該信号を非アサートし、次に、前記第１の蓄積信号をアサートした後に当該信号を非アサートし、最後に、前記高イネーブル信号をアサートすることによって、前記背面ノードの電圧の高から低へのまたは低から高への変化を受動的かつ段階的に行うように構成される、節電回路。
【請求項１２】
アクティブマトリックスディスプレイのセルに結合された電極を駆動するための節電方法であって、
第１の組の電極を、中間電圧レベルに対して第１の正電圧レベルに、及び、第２の組の電極を、前記中間電圧レベルに対して第１の負電圧レベルに駆動するステップと、
前記第１の組の電極を第１のリザーバラインに、及び、前記第２の組の電極を第２のリザーバラインに電気的に接続するステップと、
前記第１のリザーバラインを第１の蓄積デバイスに、及び、前記第２のリザーバラインを第２の蓄積デバイスに電気的に接続するステップと、
前記第１のリザーバラインを前記第１の蓄積デバイスから、及び、前記第２のリザーバラインを前記第２の蓄積デバイスから電気的に切り離すステップと、
前記第１のリザーバラインを前記第２のリザーバラインに電気的に接続するステップと、
前記第１のリザーバラインを前記第２のリザーバラインから電気的に切り離すステップと、
前記第１のリザーバラインを前記第２の蓄積デバイスに、及び、前記第２のリザーバラインを前記第１の蓄積デバイスに電気的に接続するステップと、
前記第１のリザーバラインを前記第２の蓄積デバイスから、及び、前記第２のリザーバラインを前記第１の蓄積デバイスから電気的に切り離すステップと、
前記第１の組の電極を前記第１のリザーバラインから、及び、前記第２の組の電極を前記第２のリザーバラインから電気的に切り離すステップ
を含む方法。
【請求項１３】
第１の組の電極を中間電圧レベルに対して第２の負電圧レベルに、及び、第２の組の電極を中間電圧レベルに対して第２の正電圧レベルに駆動するステップと、
前記第１の組の電極を前記第１のリザーバラインに、及び、前記第２の組の電極を前記第２のリザーバラインに電気的に結合するステップと、
前記第１のリザーバラインを前記第２の蓄積デバイスに、及び、前記第２のリザーバラインを前記第１の蓄積デバイスに電気的に接続するステップと、
前記第１のリザーバラインを前記第２の蓄積デバイスから、及び、前記第２のリザーバラインを前記第１の蓄積デバイスから電気的に切り離すステップと、
前記第１のリザーバラインを前記第２のリザーバラインに電気的に接続するステップと、
前記第１のリザーバラインを前記第２のリザーバラインから電気的に切り離すステップと、
前記第１のリザーバラインを前記第１の蓄積デバイスに、及び、前記第２のリザーバラインを前記第２の蓄積デバイスに電気的に接続するステップと、
前記第１のリザーバラインを前記第１の蓄積デバイスから、及び、前記第２のリザーバラインを前記第２の蓄積デバイスから電気的に切り離すステップと、
前記第１の組の電極を前記第１のリザーバラインから、及び、前記第２の組の電極を前記第２のリザーバラインから電気的に切り離すステップ
をさらに含む、請求項１２の方法。
【請求項１４】
前記第１の組の電極が偶数列電極からなり、前記第２の組の電極が奇数列電極からなる、請求項１３の方法。
【請求項１５】
前記第１の蓄積デバイスが、前記中間電圧レベルに対して正の電圧レベルで電荷を保持し、前記第２の蓄積デバイスが、前記中間電圧レベルに対して負の電圧レベルで電荷を保持する、請求項１４の方法。
【請求項１６】
前記第１の蓄積デバイスまたは前記第２の蓄積デバイスのいずれかのキャパシタンスが、前記第１または第２の組の電極のいずれかのキャパシタンスよりも大きいことからなる、請求項１２の方法。
【請求項１７】
前記正電圧レベルが、前記中間電圧レベルと、表示動作中に前記電極上に駆動される最大電圧（最大の正電圧）レベルとの間のおよそ中間であり、前記負電圧レベルが、前記中間電圧レベルと、表示動作中に前記電極上に駆動される最低電圧（最大の負電圧）レベルとの間のおよそ中間である、請求項１５の方法。
【請求項１８】
平均して、前記電極によって必要とされる電力の半分より多くの電力が前記第１及び第２の蓄積デバイスによって受動的に供給され、平均して、前記電極によって必要とされる電力の半分より少ない電力が、電圧駆動回路によって能動的に供給される、請求項１３の方法。
【請求項１９】
前記第１及び第２の蓄積デバイスの各々が、複数の個別に選択可能なコンデンサからなる、請求項１３の方法。
【発明の詳細な説明】
【０００１】
【発明の背景】
（技術分野）
本発明は、電子回路に関連する。より詳しくは、本発明は、アクティブマトリックス（薄膜トランジスタ）液晶ディスプレイを駆動するための電子回路に関連する。
【従来の技術】
【特許文献１】
米国特許第4,652,872号明細書
【特許文献２】
米国特許第4,864,182号明細書
【特許文献３】
米国特許第4,888,523号明細書
【特許文献４】
米国特許第6,049,321号明細書
【特許文献５】
米国特許第6,169,532号明細書
【特許文献６】
米国特許第5,528,256号明細書
【特許文献７】
特開平04-355789号公報
（関連技術の説明）
アクティブマトリックス（薄膜トランジスタ）液晶ディスプレイ（LCD）技術の種々の面における近年の進歩と共に、アクティブマトリックスディスプレイのここ数年における普及には目を見張るものがある。アクティブマトリックスディスプレイは、今日では、ノートブックコンピュータを含む、非常に広範な電子製品で使用されており、アクティブマトリックスディスプレイのカラーバージョンも今では珍しいものではない。
【０００２】
アクティブマトリックスディスプレイでは、行及び列電極がマトリックスを形成し、各行及び列電極の交差部が表示セルとなっている。表示セルは、典型的には、１つのトランジスタすなわちスイッチから構成される。モノクロディスプレイでは、各表示セルは、単一のグレースケールピクセル（画素）すなわちディスプレイのドットに対応する。カラーディスプレイの場合は、互いに近接する３つの表示セル（典型的には、１つの赤、１つの緑、及び１つの青）のグループが、ディスプレイの単一のカラーピクセルまたはドットに対応する。例えば、カラーのVGAディスプレイは、カラーピクセルについて４８０の行と６４０の列の解像度を有する。各カラーピクセルについて３つのセルが必要であるので、４８０の行電極と共に６４０×３＝１，９２０の列電極が典型的には存在する。本質的に、より高い解像度のディスプレイは、より多くの行及び列電極を必要とし、今日のディスプレイは、ますます高い解像度を有するようになってきている。
【０００３】
アクティブマトリックスディスプレイは、最初の行電極に選択電圧を印加してこの最初の行のセルのゲートを活性化し、次に、すべての列電極に適切なアナログ表示電圧を同時に加えて第１の行の各セルを所望のレベルまで充電することによって動作する。次に、選択電圧を２番目の行電極に印加して第２の行のセルのゲートを活性化し、次に、すべての列電極に適切なアナログ表示電圧を同時に加えてその２番目の行の各セルを所望のレベルまで充電する。そして、ディスプレイマトリックスの残りの行について同様に繰り返す。
【０００４】
列ドライバ（または、ソースドライバ）は、アクティブマトリックスディスプレイの設計において非常に重要な回路である。列ドライバは、ディジタルディスプレイデータ、制御及びタイミング信号をディスプレイコントローラチップから受けとり、そのディジタルディスプレイデータをアナログディスプレイ電圧に変換して、アナログディスプレイ電圧をディスプレイの列電極上に駆動する。アナログディスプレイ電圧は、ディスプレイの特定のピクセルで表示される色の濃淡を変化させる。
【０００５】
列ドライバは、一般的には集積回路チップ上に形成される。例えば、１つの集積回路チップに１９２の列ドライバを設けることができるとすると、カラーのVGAディスプレイは、ディスプレイの１，９２０の列電極を駆動するために、１０個のかかる集積回路を必要とすることになる。これらの列ドライバチップによって消費される電力は、一般に大きなものであり、典型的には、ノートブック（ラップトップ型の）コンピュータに電力を供給するバッテリにおいて重大な電力消耗を引き起こす。この電力消耗のために、充電されたバッテリからノートブックコンピュータに電力を供給することができる時間が低減される、という問題がある。
【０００６】
LCD技術によって画像を表示することができる。なぜなら、液晶材料の光学特性は、それの両端にかかる電圧に対して感度が良いからである。しかし、ある時間にわたって、LCDセルの両端にほぼ一定の電圧を定常的に印加すると、そのセル内の材料の特質及び特徴が劣化してしまう。従って、一般的には、セルの両端に印加する電圧の極性を交互に変える（交番させる）技術を使用してLCDを駆動する。「交番極性」のこれらの電圧は、（非ゼロとすることが可能な）予め決めた中間電圧より高いかまたは低い電圧とすることができる。
【０００７】
極性が交番する電圧を印加するという上述の技術を用いる従来の構成では、極性が変化するときには常に大きな電圧遷移が生じることになる。かかる大きな電圧遷移によって、一般的に列ドライバ回路によって供給される電力のかなりの部分が使用されてしまうことになる。
（表示反転）
交番極性の電圧を印加する上述の技術を実施することが可能な反転方式がいくつかある。第１の、そして、おそらく最も単純な反転方式は、「表示反転（display inversion）」と呼ぶことができる。表示反転では、ディスプレイ内のすべてのセルが、第１の表示サイクルの間、（中間電圧を基準として）正の電圧に駆動され、次に、すべてのセルが、第２の表示サイクルの間、（中間電圧を基準として）負の電圧に駆動され、そして、第１及び第２の表示サイクル間で交番しながらこの動作が続行される。
【０００８】
この表示反転方式の１つの欠点は、LCDが２つの異なる画像を交互に表示する場合があるということである。この２つの画像の交互表示は、ディスプレイのフリッカとして見る者には認識される。
（行反転）
第２の反転方式は「行反転」、または、「ライン反転」と呼ぶことができる。行反転では、列ドライバによって印加される駆動電圧は、ディスプレイの連続する行間で極性が交互に変わる。従って、第１の行のピクセルは正の電圧に駆動され、隣接する第２の行のピクセルは負の電圧に駆動され、以下同様に（正と負の電圧を交互に繰り返して）駆動される。
【０００９】
さらに、次の表示サイクルで、第１の行が負の電圧に駆動され、第２の行は正の電圧に駆動され、以下同様に駆動される。従って、行反転方式では、交番する表示サイクル間での反転もまた生じる。
【００１０】
行反転方式の欠点は、連続する行駆動期間中、一般的に、列ドライバが、正及び負の駆動電圧を交互に変えなければならないということである。このように正及び負の駆動電圧を交互に変えることによって、列ドライバによる電力消費量が大きくなる。（行駆動期間ごとに交番させるのとは対照的に、表示反転方式では、列ドライバは、表示サイクルごとに正及び負の電圧を交番させる必要があるだけである）。
（ピクセル反転）
第３の反転方式は「ピクセル反転」または「ドット反転」と呼ぶことができる。ピクセル反転では、隣接する列ドライバによって印加される駆動電圧が交互に変わる。従って、行駆動期間中、第１の列が正の電圧に駆動され、（第１の列に隣接する）第２の列は負の電圧に駆動され、（第２の列に隣接する）第３の列は、正の電圧に駆動され、以下同様に駆動される。
【００１１】
さらに、次の行に対する行駆動期間中は、第１の列は負の電圧に駆動され、第２の列は正の電圧に駆動され、第３の列は負の電圧に駆動され、以下同様に駆動される。従って、ピクセル反転方式では、交互に配置された行間での反転もまた起こる。さらに、ピクセル反転方式では、交番する表示サイクル間での反転もまた生じる。
【００１２】
一般的に、ピクセル反転方式には、行反転方式に関して上述したのと同じ欠点がある。これは、ピクセル反転方式に行反転が含まれるからであり、このため、ピクセル反転方式でも、列ドライバが行駆動期間中に極性を交番させるときに、かなりの電力消耗が起こる。
（背面スイッチング）
アクティブマトリックスディスプレイの液晶材料の特性により、ディスプレイの性能を最適化するためには、一般的に、列ドライバは、中間電圧を基準として±６ボルトの範囲にわたって電圧を駆動する必要がある。この電圧範囲では、一般的に、微小寸法プロセスで製造された集積回路を使用することができない。なぜなら、一般的に、それらのプロセスは、５ボルト以下の動作のみをサポートしているからである。チップの製造効率は、より大きな寸法のプロセスでは悪くなる。しかしながら、より大きな寸法のプロセスを使用することを回避するために、背面（バックプレーン）スイッチング（back plane switching）と呼ばれる技術を使用することができる。
【００１３】
背面スイッチング技術は、一般的には行反転とともに使用される。背面スイッチングでは、バイアス電圧が、アクティブマトリックスディスプレイの背面上に駆動される。背面のバイアス電圧は、列ドライバによって印加される電圧とは位相がずれている交番電流（ＡＣ）波形で駆動される。そのため、列ドライバが正の極性の電圧を出力するときは、背面のバイアス電圧は、負の極性の電圧に駆動される。逆の場合も同様である。
【００１４】
背面スイッチング技術には、多くの電力が、行反転方式における連続する行駆動期間中に、背面のバイアス電圧の極性を切り換えることに使用される、という更なる欠点がある。
（米国特許第5,528,256号：Erhart他）
米国特許第5,528,256号（Erhart他）には、マルチプレクサを使用して、各行駆動期間の一部の期間、各列を共通ノードに選択的に結合する列ドライバ集積回路が開示されている。各行駆動期間の残りの期間では、マルチプレクサは、電圧ドライバをLCDピクセルアレイの列に選択的に結合する。さらに、Erhart他は、共通ノードを外部の記憶用コンデンサに結合するオプションについても開示している。しかしErhart他によって開示された回路は、いたずらに複雑であり、そのうえさらに、列ドライバ回路を従来通り単純に実施した場合に比べて、電力の節約は平均して約５０％以下に制限される。
【００１５】
【発明の要約】
上述の問題及び欠点は、本願発明によって解決される。スイッチとコンデンサを効率良く使用して、列ドライバ回路によって能動的に駆動することなく、列電極の電圧レベルを受動的に変化させる。これにより、列電極上に極性が交番する電圧を駆動するために列ドライバ回路によって必要とされる電力が大幅に低減される。こうして、ピクセル反転方式及び行反転方式のいずれにおいても電力が大幅に節約される。種々の実施態様では、列ドライバ回路を従来通り単純に実施した場合に比べて、電力の節約は平均で５０％を超える。他の態様では、背面スイッチング方式において列ドライバ回路によって使用される電力が同様に低減される。
【００１６】
【好適な実施態様の説明】
図１Ａは、本発明の第１の実施態様の回路図である。この実施態様は、R0からR(M-1)までラベル付けしたＭ個の行ラインに取り付けられたＭ個の行ドライバ１０２、C0からC(N-1)までラベル付けしたＮ個の列ラインに取り付けられたN/2個の偶数列ドライバ１０４及びN/2個の奇数列ドライバ１０５、それぞれが、トランジスタ１０６及びキャパシタンス（静電容量）１０８からなるＭ×Ｎ個の表示セル、Ｎ個の列ラインキャパシタンス１１０、及び、N−１個の中和トランジスタ（neutralizer transistor）１１２を制御するニュートラライザイネーブルラインを含む。Ｎ個の列ラインキャパシタンス１１０は、この回路に確固たる目的をもって導入したものではなく、むしろ、かかる列ラインには、一般的にキャパシタンスが存在するものであるということを示すためのものであるということに留意されたい。
【００１７】
図１Ａの回路は、アクティブマトリックスディスプレイのピクセル反転を実施するために使用することができ、従来のピクセル反転を実施した場合に比べて電力を節約することができる。上述したように、ピクセル反転では、近傍の列ドライバによって印加される駆動電圧が交番変化する。従って、行駆動期間中、第１の列は正の電圧に駆動され、（第１の列に隣接する）第２の列は負の電圧に駆動され、（第２の列に隣接する）第３の列は正の電圧に駆動され、以下、同様である。さらに、次の行の行駆動期間中は、第１の列は負の電圧に駆動され、第２の列は正の電圧に駆動され、第３の列は負の電圧に駆動され、以下、同様である。
【００１８】
図１Ｂは、図１Ａの回路の動作に関連するフローチャートである。第１の行駆動期間中、第１のステップ１５２で、偶数列のドライバ１０４が、偶数列ラインを中間電圧に対して相対的に正の電圧に駆動し、奇数列のドライバ１０５が、奇数列ラインを中間電圧に対して相対的に負の電圧に駆動する。これらの相対的に正及び負の電圧の大きさは、表示されるグラフィック画像内の関連するピクセルの輝度によって決まる。第２のステップ１５４で、ニュートラライザイネーブル信号をアサートして、Ｎ−１個のトランジスタ１１２をオンにする。これらのトランジスタ１１２は、オンになると、Ｎ個の列レインを電気的にすべて短絡して、Ｎ個の列ライン上の電圧をＮ個の列ライン上の平均電圧に収束させるスイッチとして動作する。
【００１９】
同様に、（第１の行駆動期間にすぐに続く）第２の行駆動期間中、第３のステップ１５６で、奇数列のドライバ１０５が、奇数列ラインを中間電圧に対して相対的に正の電圧に駆動し、偶数列のドライバ１０４が、偶数列ラインを中間電圧に対して相対的に負の電圧に駆動する。この場合も、これらの相対的に正及び負の電圧の大きさは、表示されるグラフィック画像内の関連するピクセルの輝度によって決まる。第４のステップ１５８で、ニュートラライザイネーブル信号をアサートして、Ｎ−１個のトランジスタ１１２をオンにする。これらのトランジスタ１１２は、オンになると、Ｎ個の列ラインを電気的にすべて短絡して、Ｎ個の列ライン上の電圧をＮ個の列ライン上の平均電圧に収束させるスイッチとして動作する。
【００２０】
第４のステップ１５８に続いて、（第２の行駆動期間のすぐ後の）第３の行駆動期間では、プロセスはループバックして、第１のステップ１５２を（第３の行を対象として）実行し、以下、同様に処理がなされる。
【００２１】
図１Ｃは、図１Ａの回路の動作例を示すタイミング図である。詳しくは、図１Ｃは、１例として取り出した偶数列ライン上の電圧を時間の関数として示す図である。
【００２２】
第１のステップ１５２が開始するとき、この偶数列ライン上の電圧は、ほぼ中間電圧にある。この特定の例では、この中間電圧は０ボルトとして示している。第１のステップ１５２が進行すると、例示の偶数列ライン上の電圧は、中間電圧に対して相対的に正の電圧に能動的に駆動される。この相対的に正の電圧の大きさは、選択された行及び例示の偶数列に対応するピクセルの輝度によって決まる。第１のステップ１５２の残りの期間、この相対的に正の電圧が保持される。
【００２３】
第２のステップ１５４の間、ニュートラライザイネーブル信号をアサートし、これによって、例示の偶数列ライン上の電圧が、この列ラインの平均電圧まで受動的に低下する。典型的には、この平均電圧は、ほぼ中間電圧である。
【００２４】
第３のステップ１５６の間、例示の偶数列ライン上の電圧は、中間電圧に対して相対的に負の電圧に能動的に駆動される。この相対的に負の電圧の大きさは、次に選択された行及び例示の偶数列に対応するピクセルの輝度によって決まる。第３のステップ１５６の残りの期間、この相対的に負の電圧が保持される。
【００２５】
第４のステップ１５８の間、ニュートラライザイネーブル信号をアサートし、これによって、例示の偶数列ライン上の電圧が、この列ラインの平均電圧まで受動的に上昇する。典型的には、この平均電圧は、ほぼ中間電圧である。以下同様に繰り返される。
【００２６】
図１Ｃに示すように、従来の場合に対して約５０％のエネルギー節約が実現される。なぜなら、第１のステップと第３のステップの間の極性の変化の約５０％が、第２のステップ及び第４のステップの間に受動的に行われるからである。この約５０％のエネルギー節約は、列ドライバ回路のシリコンチップ上に過度のスペースを必要としない、効率よく設計された回路で達成される。
【００２７】
図２Ａは、本発明の第２の実施態様の回路図である。この実施態様は、C0からC(N-1)までラベル付けしたＮ個の列ラインに取り付けられたN/2個の偶数列ドライバ１０４及びN/2個の奇数列ドライバ１０５、N/2個の偶数結合トランジスタ２１４を制御する偶数結合信号を伝送するライン、N/2個の奇数結合トランジスタ２１５を制御する奇数結合信号を伝送するライン、第１のリザーバ（reservoir）ライン２１６、奇数リザーバライン２１７、正極性コンデンサ２２０、負極性コンデンサ２２１、一対の「ストレート（straight）」トランジスタ２３０、１対の「クロス（cross）」トランジスタ２４０、及び、「中和（neutralize）」トランジスタ２３５を制御する「中和」信号を含む。図２Ａには、Ｍ個の行ドライバ１０２やＭ×Ｎ個の表示セルのような液晶ディスプレイにおける回路のほとんどが示されていない。この場合も、Ｎ個の列ラインキャパシタンス１１０は、この回路に確固たる目的をもって導入したものではなく、むしろ、かかる列ラインには、一般的にキャパシタンスが存在するものであるということを示すためのものであるということに留意されたい。
【００２８】
図２Ａの回路は、アクティブマトリックスディスプレイのピクセル反転を実施するために使用することができ、従来のピクセル反転を実施した場合に比べて電力を節約することができる。上述したように、ピクセル反転では、近傍の列ドライバによって印加される駆動電圧が交番変化する。従って、行駆動期間中、第１の列は正の電圧に駆動され、（第１の列に隣接する）第２の列は負の電圧に駆動され、（第２の列に隣接する）第３の列は正の電圧に駆動され、以下、同様である。さらに、次の行の行駆動期間中は、第１の列は負の電圧に駆動され、第２の列は正の電圧に駆動され、第３の列は負の電圧に駆動され、以下、同様である。
【００２９】
図２Ｂは、図２Ａの回路の動作に関連するフローチャートである。第１の行ド駆動期間中、第１のステップ２５２で、偶数列のドライバ１０４が、偶数列ラインを中間電圧に対して相対的に正の電圧に駆動し、奇数列のドライバ１０５が、奇数列ラインを中間電圧に対して相対的に負の電圧に駆動する。これらの相対的に正及び負の電圧の大きさは、表示されるグラフィック画像内の関連するピクセルの輝度によって決まる。第２のステップ２５３で、偶数結合信号をアサートして、偶数列を偶数リザーバライン２１６に電気的に結合し、奇数結合信号をアサートして、奇数列ラインを奇数リザーバライン２１７に電気的に結合する。第３のステップ２５４で、ストレート信号をアサートして、２つのストレートトランジスタ２３０をオンにする。これによって、偶数リザーバライン２１６を正極性コンデンサ２２０に結合し、奇数リザーバライン２１７を負極性コンデンサ２２１に結合する。ストレート信号はある期間にわたってアサートされた後、非アサートされる。ストレート信号の非アサートによって、偶数リザーバライン２１６及び奇数リザーバライン２１７が、正極性コンデンサ２２０及び負極性コンデンサ２２１からそれぞれ切り離される。第４のステップ２５６で、中和信号をアサートし、次に非アサートする。中和信号がアサートされると、中和トランジスタ２３５がオンになり、これによって、偶数リザーバライン２１６と奇数リザーバライン２１７とが電気的に結合される。第５のステップ２５８で、クロス信号をアサートして、２つのクロストランジスタ２４０をオンにする。これによって、偶数リザーバライン２１６が負極性コンデンサ２２１に結合され、奇数リザーバライン２１７が正極性コンデンサ２２０に結合される。クロス信号は、ある期間にわたってアサートされた後、非アサートされる。第６のステップ２５９で、偶数結合信号を非アサートして、偶数列ラインを偶数リザーバライン２１６から切り離し、奇数結合信号を非アサートして、奇数列ラインを奇数リザーバライン２１７から切り離す。
【００３０】
同様に、（第１の行駆動期間にすぐに続く）第２の行駆動期間中、第７のステップ２６２で、奇数列のドライバ１０５が、奇数列ラインを中間電圧に対して相対的に正の電圧に駆動し、偶数列のドライバ１０４が、偶数列ラインを中間電圧に対して相対的に負の電圧に駆動する。これらの相対的に正及び負の電圧の大きさは、表示されるグラフィック画像内の関連するピクセルの輝度によって決まる。第８のステップ２６３で、偶数結合信号をアサートして、偶数列を偶数リザーバライン２１６に電気的に結合し、奇数結合信号をアサートして、奇数列ラインを奇数リザーバライン２１７に電気的に結合する。第９のステップ２６４で、クロス信号をアサートして、２つのクロストランジスタ２４０をオンにする。これによって、偶数リザーバライン２１６を負極性コンデンサ２２１に結合し、奇数リザーバライン２１７を正極性コンデンサ２２０に結合する。クロス信号はある期間にわたってアサートされた後、非アサートされる。クロス信号の非アサートによって、偶数リザーバライン２１６及び奇数リザーバライン２１７が、負極性コンデンサ２２１及び正極性コンデンサ２２０からそれぞれ切り離される。第１０のステップ２６６で、中和信号をアサートし、次に非アサートする。中和信号がアサートされると、中和トランジスタ２３５がオンになり、これによって、偶数リザーバライン２１６と奇数リザーバライン２１７とが電気的に結合される。第１１のステップ２６８で、ストレート信号をアサートして、２つのストレートトランジスタ２３０をオンにする。これによって、偶数リザーバライン２１６が正極性コンデンサ２２０に結合され、奇数リザーバライン２１７が負極性コンデンサ２２１に結合される。ストレート信号は、ある期間にわたってアサートされた後、非アサートされる。最後に、第１２のステップ２６９で、偶数結合信号を非アサートして、偶数列ラインを偶数リザーバライン２１６から切り離し、奇数結合信号を非アサートして、奇数列ラインを奇数リザーバライン２１７から切り離す。
【００３１】
第１２のステップ２６９に続いて、（第２の行駆動期間のすぐ後の）第３の行駆動期間では、プロセスはループバックして、第１のステップ２５２を（第３の行を対象として）実行し、以下、同様に処理がなされる。
【００３２】
図２Ｃは、図２Ａの回路の動作例を示すタイミング図である。詳しくは、図２Ｃは、１例として取り出した偶数列ライン上の電圧を時間の関数として示す図である。
【００３３】
第１のステップ２５２が、第１の行駆動期間の最初で開始するとき、例示の偶数列ライン上の電圧は、中間電圧（この特定の例では０ボルト）と最大の正電圧（この特定の例ではV0で示す）との間のほぼ中間点（この特定の例ではV0／２で示す）にある。第１のステップ２５２が進行すると、例示の偶数列ライン上の電圧は、中間電圧に対して相対的に正の電圧に能動的に駆動される。この相対的に正の電圧の大きさは、選択された行及び例示の偶数列に対応するピクセルの輝度によって決まる。この相対的に正の電圧は、V0／２より小さいかまたは大きいものとすることができ、図では、V0／２より大きい。第１のステップ２５２の残りの期間、この相対的に正の電圧が保持される。
【００３４】
第１のステップ２５２と第３のステップ２５４の間で、第２のステップ２５３が起こる。第２のステップ２５３の間、例示の偶数列が偶数リザーバライン２１６に接続される。
【００３５】
第３のステップ２５４の間、ストレート信号をアサートし、これによって、例示の偶数列ライン上の電圧が、正極性コンデンサ２２０の正の電圧に近い正電圧に受動的に変化する。正極性コンデンサ２２０の正電圧は、約V0／２である。なぜなら、これが、一般的には、列ドライバによって駆動される平均の正極性電圧であるからである。
【００３６】
第４のステップ２５６の間、中和信号がアサートされ、その後、非アサートされる。中和信号がアサートされている間、例示の偶数列上の電圧は、V0／２近くから中間電圧（この特定の例では０ボルト）近くまで受動的に降下する。
【００３７】
第５のステップ２５８の間、クロス信号がアサートされ、その後、非アサートされる。クロス信号がアサートされている間、例示の偶数列ライン上の電圧は、中間電圧近くから−V0／２近辺まで受動的に降下する。この降下が起こるのは、−V0／２が、一般的に、列ドライバによって駆動される平均の負極性電圧であるため、負極性コンデンサ２２１の負電圧が約−V0／２であるからである。
【００３８】
次に、第６のステップ２５９の間、例示の偶数列ラインが、偶数リザーバライン２１６から切り離される。
【００３９】
第６のステップ２５９の後、図２Ｂのプロセスは、第７のステップ２６２と共に第２の行駆動期間に進む。第７のステップ２６２の間、例示の偶数列ライン上の電圧は、中間電圧に対して相対的に負の電圧に能動的に駆動される。この相対的に負電圧の大きさは、次に選択される行及び例示の偶数列に対応するピクセルの輝度によって決まる。この相対的に負の電圧は、−V0／２より小さいかまたは大きいものとすることができ、図では、−V0／２より小さい。第７のステップ２６２の残りの期間、この相対的に負の電圧が保持される。
【００４０】
第７のステップ２６２と第９のステップ２６４の間で、第８のステップ２６３が起こる。第８のステップ２６３の間、例示の偶数列は偶数リザーバライン２１６に結合される。
【００４１】
第９のステップ２６４の間、クロス信号をアサートして、これによって、例示の偶数列ライン上の電圧が、負極性コンデンサ２２１の負電圧に近い負電圧まで受動的に変化する。負極性コンデンサ２２１の負電圧は、約−V0／２である。なぜなら、これが、一般的に、列ドライバによって駆動される平均の負極性電圧であるからである。
【００４２】
第１０のステップ２６６の間、中和信号がアサートされ、その後、非アサートされる。中和信号がアサートされている間、例示の偶数列上の電圧は、−V0／２近くから中間電圧（この特定の例では０ボルト）近くまで受動的に上昇する。
【００４３】
第１１のステップ２６８の間、ストレート信号がアサートされ、その後、非アサートされる。ストレート信号がアサートされている間、例示の偶数列ライン上の電圧は、中間電圧近くからV0／２近くまで受動的に上昇する。この上昇が起こるのは、V0／２が、一般的に、列ドライバによって駆動される平均の正極性電圧であるため、正極性コンデンサ２２０の正電圧が約V0／２であるからである。
【００４４】
最後に、第１２のステップ２６９の間、例示の偶数列ラインが、偶数リザーバライン２１６から切り離される。
【００４５】
第１２のステップ２６９の後、プロセスは、第３の行駆動期間のためにループバックして、第１のステップ２５２を続行する。
【００４６】
図１Ｃに示すように、従来の場合に対して約７５％のエネルギー節約が達成される。なぜなら、第１のステップと第３のステップとの間の極性の変化の約７５％が、第２のステップと第４のステップ中に受動的に実現されるからである。この約７５％のエネルギー節約は、列ドライバ回路のシリコンチップ上に過剰の空間を必要としない、効率よく設計された回路によって実現される。
【００４７】
図２Ｄは、図２Ａで利用されるマトリックススイッチ２９０の回路図である。マトリックススイッチ２９０は、ストレートトランジスタ２３０の組、及び、クロストランジスタ２４０の組からなる。マトリックススイッチ２９０は、次の実施態様における構成要素として使用される。
【００４８】
図２Ｅは、図２Ａの回路の「中和」部分を実施するための代替実施態様の回路図である。この代替実施態様では、中和トランジスタ２３５は、Ｎ−１個のトランジスタ２７２で置き換えられている。中和信号がアサートされると、これらのＮ−１個のトランジスタ２７２は、（偶数及び奇数）列のラインを電気的に共に結合する。
【００４９】
図２Ｆは、図２Ａの回路の「中和」部分を実施するための第２の代替実施態様の回路図であり、中和トランジスタ２３５が、Ｎ個のトランジスタ２７４とアースに接続されたコンデンサ２７６へのライン２７５で置き換えられている。中和信号がアサートされると、これらのＮ個のトランジスタ２７４は、（偶数及び奇数）列のラインをライン２７５に電気的に結合する。
【００５０】
図２Ｇは、図２Ａの回路の「ストレート」及び「クロス」部分を実施するための代替実施態様の回路図である。この代替実施態様は、（ストレートトランジスタ２３０とクロストランジスタ２４０からなる）マトリックススイッチ２９０と、偶数リザーバライン２１６及び奇数リザーバライン２１７を置き換えている。この代替実施態様は、それらを、正極性のリザーバライン２７８、負極性のリザーバライン２８０、ストレート信号ライン２８１、N/2個のストレート−偶数トランジスタ２８２、N/2個のストレート−奇数トランジスタ２８４、クロス信号ライン２８５、N/2個のクロス−偶数トランジスタ２８６、及びN/2個のクロス−奇数トランジスタ２８８で置き換えている。正極性のリザーバライン２７８は、正極性のコンデンサ２２０に接続され、負極性のリザーバライン２８０は、負極性のコンデンサ２２１に接続される。
【００５１】
ストレート信号がストレート信号ライン２８１上でアサートされると、ストレート−偶数トランジスタ２８２は、偶数列ラインを正極性のリザーバライン２７８に接続し、ストレート−奇数トランジスタ２８４は、奇数列ラインを負極性のリザーバライン２８０に接続する。一方、クロス信号がクロス信号ライン２８５上でアサートされると、クロス−偶数トランジスタ２８６が、偶数列ラインを負極性のリザーバライン２８０に接続し、クロス−奇数トランジスタ２８８が、奇数列ラインを正極性のリザーバライン２７８に接続する。
【００５２】
図２Ｇの代替実施態様を、回路の中和部分についての上記３つの実施態様の任意のものと共に使用することができる。図２Ｇは、図２Ｅの中和部分の実施態様を組み込んだものとして示されている。しかし、図２Ｇの実施態様は、また、図２Ｆの中和部分の実施態様でも、図２Ａの中和部分の実施態様でも動作する。
【００５３】
図３Ａは、本発明の第３の実施態様の回路図である。この実施態様は、図２Ａの単一の正極性コンデンサ２２０、単一の負極性コンデンサ２２１、及び、単一のマトリックススイッチ２９０を、複数の正極性コンデンサ２２０、複数の負極性コンデンサ２２１、及び複数のマトリックススイッチ２９０からなるスイッチマトリックス及びコンデンサネットワーク３９０で置き換えている。図３Ａに示す特定の例では、スイッチマトリックス及びコンデンサネットワーク３９０には、３つの部分（Ａ、Ｂ、及びＣ）があるが、本発明では、２つ、４つ、５つ等の任意の数を使用できることも考慮されている。
【００５４】
図３Ａに示す特定の例では、第１の正極性コンデンサ２２０Ａ上の正の電圧は、約V0／２であり、第２の正極性コンデンサ２２０Ｂ上の正の電圧は、第１の正極性コンデンサ２２０Ａの電圧より幾分小さい。そして、第３の正極性コンデンサ２２０Ｃ上の正の電圧は、第２の正極性コンデンサ２２０Ｂの電圧より幾分小さい。同様に、第１の負極性コンデンサ２２１Ａ上の負の電圧は、約−V0／２であり、第２の負極性コンデンサ２２１Ｂ上の負の電圧は、第１の負極性コンデンサ２２１Ａの電圧より幾分小さいく、第３の負極性コンデンサ２２１Ｃ上の負の電圧は、第２の負極性コンデンサ２２１Ｂの電圧より幾分小さい。
【００５５】
図３Ｂは、図３Ａの回路の動作に関連するフローチャートである。図３Ｂのフローチャートは、第３、第５、第９及び第１１のステップ２５４、２５８、２６４、及び２６８が、第１，第２、第３及び第４のプロセス３５４、３５８、３６４及び３６８によってそれぞれ置き換えられていることを除けば、図２Ｂのフローチャートに似ている。
【００５６】
図３Ｃには、図３Ｂのフローチャートの第１のプロセス３５４と第２のプロセス３５８をそれぞれ詳しく記述した、２つのフローチャートが含まれている。
【００５７】
第１のプロセス３５４において、第１のステップ３５４Ａで、第１のマトリックススイッチ２９０Ａに対するストレート信号がアサートされ、その後、非アサートされる。第２のステップ３５４Ｂでは、第２のマトリックススイッチ２９０Ｂに対するストレート信号がアサートされ、その後、非アサートされる。第３のステップ３５４Ｃでは、第３のマトリックススイッチ２９０Ｃに対するストレート信号がアサートされ、その後、非アサートされる。
【００５８】
第２のプロセス３５８において、第１のステップ３５８Ｃで、第３のマトリックススイッチ２９０Ｃに対するクロス信号がアサートされ、その後、非アサートされる。第２のステップ３５８Ｂでは、第２のマトリックススイッチ２９０Ｂに対するクロス信号がアサートされ、その後、非アサートされる。第３のステップ３５８Ａでは、第１のマトリックススイッチ２９０Ａに対するクロス信号がアサートされ、その後、非アサートされる。
【００５９】
図３Dには、図３Ｂのフローチャートの第３のプロセス３６４と第４のプロセス３６８をそれぞれ詳しく記述した２つのフローチャートが含まれている。
【００６０】
第３のプロセス３６４において、第１のステップ３６４Ａで、第１のマトリックススイッチ２９０Ａに対するクロス信号がアサートされ、その後、非アサートされる。第２のステップ３６４Ｂで、第２のマトリックススイッチ２９０Ｂに対するクロス信号がアサートされ、その後、非アサートされる。第３のステップ３６４Ｃでは、第３のマトリックススイッチ２９０Ｃに対するクロス信号がアサートされ、その後、非アサートされる。
【００６１】
第４のプロセス３６８において、第１のステップ３６８Ｃでは、第３のマトリックススイッチ２９０Ｃに対するストレート信号がアサートされ、その後、非アサートされる。第２のステップ３６８Ｂで、第２のマトリックススイッチ２９０Ｂに対するストレート信号がアサートされ、その後、非アサートされる。第３のステップ３６８Ａで、第１のマトリックススイッチ２９０Ａに対するストレート信号がアサートされ、その後、非アサートされる。
【００６２】
図３Ｅは、図３Ａの回路の動作例を示すタイミング図である。図３Ｅのタイミング図は、ステップ２５４、２５８、２６４及び２６８による受動的な電圧変化が、ステップ３５４Ａ〜Ｃ、３５８Ｃ〜Ａ、３６４Ａ〜Ｃ、及び３６８Ｃ〜Ａによる受動的な電圧変化でそれぞれ置き換えられているということを除いて、図２Ｃのタイミング図と似ている。さらに、ステップ３５６及び３６６による受動的な電圧変化は、ステップ２５６及び２６６による受動的電圧変化よりも小さい。
【００６３】
図３Ｅのタイミング図によって示される、図３Ａの回路の他の利点は、さらに効率的な蓄電制御が実現され、これによって、電力使用量がさらに低減されることになるということである。
【００６４】
図４Ａは、本発明の第４の実施態様の回路図である。図４Ａの回路は、正極性コンデンサ２２０と負極性コンデンサ２２１とが１つのみのコンデンサ４０２で置き換えられているということを除いて、図２Ａの回路と似ている。
【００６５】
図４Ｂは、図４Ａの単一コンデンサ４０２を詳しく示す回路図である。図４Ｂは、各々の静電容量が２Ｃで、各々が仮想アース（virtual ground）に接続された、２つのコンデンサからなるとみなすことができる、静電容量Ｃを有する単一のコンデンサ４０２を示している。かかる単一コンデンサ４０２を使用することにより、外部コンデンサの数を半減させ、かつ、電力低減性能を改善する。
【００６６】
図５は、本発明の第５の実施態様の回路図である。図５の回路は、複数の正極性コンデンサ２２０と複数の負極性コンデンサ２２１が、複数の単一コンデンサ４０２で置き換えられているということを除いて、図３Ａの回路と似ている。かかる複数の単一コンデンサ４０２を使用することにより、外部コンデンサの数を半減させ、かつ、電力低減性能を改善する。
【００６７】
図６は、本発明の第６の実施態様の回路図である。図６の回路は、図２Ａに示す回路にＮ個の決定回路（decision circuit）６０２を付加したものである。Ｎ個の決定回路６０２の各々は、特定の列用のピクセルデータを受け取り、その特定の列を対応する（偶数または奇数）リザーバライン（２１６または２１７）に接続するために、以前受け取ったピクセルデータを使用して、（偶数または奇数）中和信号（２１４または２１５）をアサートするか否か、及び、いつアサートすべきかを決定する。図６の回路は、スイッチマトリックス及びコンデンサネットワーク３９０と共に示されているが、図２Ａまたは図２Ｇに示したように、単一の正極性コンデンサ２２０及び単一の負極性コンデンサ２２１と共に使用することもできるということに留意されたい。以前受け取ったピクセルデータを利用することにより、電荷蓄積をさらに効率よく実行することができる。
【００６８】
図７は、本発明の第７の実施態様の回路図である。図７の回路は、それが、ピクセルデータを受け取るだけでなく、コンデンサデータまたは指定値も受け取る別の決定回路７０２を備えているということを除けば、図６の回路と似ている。コンデンサデータには、コンデンサネットワーク内の１つまたは複数のコンデンサの電圧レベルを含めることができる。この追加情報を利用することによって、電荷蓄積をさらにまた効率よく実行することができる。
【００６９】
図８は、本発明の第８の実施態様の回路図である。図８の回路は、ライン反転と背面スイッチングを使用するシステムに適用できる。図８の回路は、高電圧源Vhigh、低電圧源Vlow、高イネーブルトランジスタ８０２、低イネーブルトランジスタ８０４、ｎ個のコンデンサＣ１〜Ｃn ８０６、ｎ個の可能化（enabling）トランジスタＥ１〜Ｅn ８０８、及び背面ノードを備える。コンデンサＣ１の電圧はVhighより低く、コンデンサＣ２の電圧はコンデンサＣ１の電圧より低く、コンデンサＣ３の電圧はコンデンサＣ２の電圧より低く、以下、Vlowより高いコンデンサＣnの電圧まで同様である。
【００７０】
背面ノード上の電圧が、VhighからVlowに切り換えられるときは、背面ノードをVhighから切り離すために、高イネーブル信号がまず非アサートされて、高イネーブルトランジスタ８０２をオフにする。次に、トランジスタＥ１がオンになり、背面ノードをコンデンサＣ１に接続し、これによって、背面ノードの電圧が、コンデンサＣ１の電圧まで受動的に降下される。次に、トランジスタＥ１がオフになり、トランジスタＥ２がオンになる。次にトランジスタＥ２がオフになり、トランジスタＥ３がオンになる。以下、最後に低イネーブルトランジスタ８０４がオンになって、背面ノードをVlowに接続するまで同様である。背面ノード上の電圧がVlowからVhighに切り換えられるときも同様であるが、動作がこれとは逆である。
このようにして、電圧変化の大部分を受動的に行うことができ、スイッチングのための電荷のほとんどが再利用される。
【００７１】
上記説明は、好適な実施態様の動作を例示するためのものであり、本発明の範囲を限定することを意図したものではない。本発明の範囲は、特許請求の範囲によってのみ限定される。上記説明から、当業者には多くの変更態様が明らかであろうが、それらの態様もまた、本発明の思想及び範囲に含まれるものである。
【図面の簡単な説明】
【図１Ａ】  本発明の第１の実施態様の回路図である。
【図１Ｂ】  図１Ａの回路の動作に関連するフローチャートである。
【図１Ｃ】  図１Ａの回路の動作例を示すタイミング図である。
【図２Ａ】  本発明の第２の実施態様の回路図である。
【図２Ｂ】  図２Ａの回路の動作に関連するフローチャートである。
【図２Ｃ】  図２Ａの回路の動作例を示すタイミング図である。
【図２Ｄ】  図２Ａに使用されるマトリックススイッチの回路図である。
【図２Ｅ】  図２Ａの回路の「中和」部分を実施するための代替実施態様の回路図である。
【図２Ｆ】  図２Ａの回路の「中和」部分を実施するための第２の代替実施態様の回路図である。
【図２Ｇ】  図２Ａの回路の「ストレート」部分と「クロス」部分を実施するための代替実施態様の回路図である。
【図３Ａ】  本発明の第３の実施態様の回路図である。
【図３Ｂ】  図３Ａの回路の動作に関連するフローチャートである。
【図３Ｃ】  図３Ｂのフローチャートの第１のプロセス３５４と第２のプロセス３５８を、それぞれさらに詳しく記述した２つのフローチャートである。
【図３Ｄ】  図３Ｂのフローチャートの第３のプロセス３６４と第４のプロセス３６８を、それぞれさらに詳しく記述した２つのフローチャートである。
【図３Ｅ】  図３Ａの回路の動作例を示すタイミング図である。
【図４Ａ】  本発明の第４の実施態様の回路図である。
【図４Ｂ】  図４Ａのコンデンサ４０２をさらに詳しく示す回路図である。
【図５】  本発明の第５の実施態様の回路図である。
【図６】  本発明の第６の実施態様の回路図である。
【図７】  本発明の第７の実施態様の回路図である。
【図８】  本発明の第８の実施態様の回路図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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