(57)【特許請求の範囲】
【請求項１】
入力映像信号に対応した画像表示を行うプラズマディスプレイ装置であって、
水平方向に伸張しかつ交互に形成されている複数の第１行電極及び第２行電極と、放電ガスが封入された放電空間と、前記放電空間を介して前記第１行電極及び第２行電極と対向しかつ垂直方向に伸張して形成された複数の列電極とを備え、前記第１行電極及び第２行電極と前記列電極との各交叉部に画素に対応した放電セルが形成されておりかつ前記第１行電極及び第２行電極による行電極間の全てが画面の表示ラインに対応づけされてなるプラズマディスプレイパネルと、
電源電位を電源ラインに印加する電流路と、前記電源ラインに接続されている一端を有するコンデンサと、前記コンデンサに蓄積されている電荷を選択的に放電せしめてこれを前記電源ラインに供給する第１スイッチング電流路と、前記列電極上に蓄積された電荷を選択的に前記電源ラインを介して前記コンデンサに充電せしめる第２スイッチング電流路と、からなる電源回路と、
前記入力映像信号に応じて前記電源ラインと前記列電極とを所定期間だけ接続することにより前記入力映像信号に対応した画素データパルスを発生せしめてこれを前記列電極上に印加する画素データパルス発生回路と、を備え、
前記電流路は、アノードに前記電源電位が供給され且つカソードが前記電源ラインに接続されているダイオードからなり、
前記第１スイッチング電流路は、一端が前記ダイオードのアノードに接続され他端が前記コンデンサの他端に接続されている第１スイッチング素子からなり、
前記第２スイッチング電流路は、前記コンデンサの他端にその一端が接続され他端が接地電位に設定されている第２スイッチング素子からなることを特徴とするプラズマディスプレイ装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、プラズマディスプレイ装置に関する。
【０００２】
【従来の技術】
近年、表示装置の大画面化にともなって薄型のものが要求され、各種の薄型表示デバイスが実用化されている。交流放電型のプラズマディスプレイパネルは、この薄型表示デバイスの１つとして着目されている。
図１は、かかるプラズマディスプレイパネルと、これを駆動する駆動回路とからなるプラズマディスプレイ装置の概略構成を示す図である。
【０００３】
図１において、プラズマディスプレイパネルとしてのＰＤＰ２００は、データ電極としてのｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列されている夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。これら行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnは、一対の行電極Ｘ及びＹにて画面の１行分に対応した表示ラインを担っている。すなわち、ＰＤＰ２００の表示ライン数は、図１に示されるが如く表示ラインＬ１〜Ｌｎなるｎ本である。尚、列電極Ｄと、行電極Ｘ及びＹとは、放電空間を挟んで互いに対向して配置された２つのガラス基板に夫々形成されている。そして、図１に示されるように、表示ラインＬと列電極Ｄとの交叉部に、図１に示されるが如く、各画素に対応した放電セルＧ11〜Ｇnmが形成される構造となっている。
【０００４】
この際、各放電セルは、放電現象を利用して発光を行うものである為、"発光"及び"非発光"の２つの状態しかもたない。つまり、最低輝度(非発光状態)と、最高輝度(発光状態)の２階調分の輝度しか表現出来ないのである。そこで、駆動回路１００は、このようなＰＤＰ２００に対して、入力された映像信号に対応した中間調の輝度表示を実現させるべく、サブフィールド法を用いた階調駆動を実施する。 サブフィールド法では、入力された映像信号を各画素毎に対応した例えばｎビットの画素データに変換し、このｎビットの各ビット桁に対応させて１フィールドをｎ個のサブフィールドに分割する。
【０００５】
図２は、１サブフィールド内において、駆動回路１００が上記ＰＤＰ２００の行電極対及び列電極に印加する各種駆動パルスの印加タイミングを示す図である。
図２に示されるように、先ず、駆動回路１００は、正極性のリセットパルスＲＰXを行電極Ｘ1〜Ｘn、負極性のリセットパルスＲＰYを行電極Ｙ1〜Ｙnに印加する。これらリセットパルスＲＰx及びＲＰYの印加に応じて、ＰＤＰ２００の全ての放電セルがリセット放電され、各放電セル内には一様に所定量の壁電荷が形成される。その直後に、駆動回路１００は、消去パルスＥＰをＰＤＰ２００の行電極Ｘ1〜Ｘnに一斉に印加する。これにより、全ての放電セルには消去放電が生起され、上記壁電荷が消滅する(一斉リセット行程Ｒc)。かかる一斉リセット行程Ｒcにより、ＰＤＰ２００における全ての放電セルは、"非発光セル"の状態に初期化される。次に、駆動回路１００は、入力された映像信号に対応した１行分毎の画素データパルス群ＤＰ1〜ＤＰnを順次、列電極Ｄ1-mに印加して行くと共に、各画素データパルス群ＤＰの印加タイミングにて走査パルスＳＰを発生し、これを行電極Ｙ1〜Ｙnへと順次印加して行く(画素データ書込行程Ｗc)。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電(選択書込放電)が生じて壁電荷が形成される。これにより、上記一斉リセット行程Ｒcにおいて"非発光セル"の状態に初期化された放電セルは、"発光セル"に推移する。一方、走査パルスＳＰが印加されたものの、低電圧の画素データパルスが印加された放電セルには上記選択書込放電は生起されず、上記一斉リセット行程Ｒcにて初期化された状態、つまり"非発光セル"の状態が保持される。次に、駆動回路１００は、図２に示されるように、維持パルスＩＰX及びＩＰYを交互に、かつ繰り返し行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnに印加する(発光維持行程Ｉｃ)。尚、１サブフィールド内において維持パルスＩＰX及びＩＰYを印加する回数は、各サブフィールドの重み付けに応じて設定されている。ここで、壁電荷が存在している放電セル、つまり"発光セル"のみが、上記維持パルスＩＰX及びＩＰYが印加される度に放電(維持放電)を起こす。すなわち、上記画素データ書込行程Ｗｃにおいて"発光セル"に設定された放電セルのみが、各サブフィールドの重み付けに対応した回数分だけ発光を伴う維持放電を繰り返して、その発光状態を維持するのである。
【０００６】
駆動回路１００は、以上の如き動作を各サブフィールド毎に実施し、各サブフィールドで生起させた上記維持放電の回数の合計(１フィールドでの)により、映像信号に対応した中間調の輝度を表現するのである。
この際、図１に示されるＰＤＰ２００の電極構成によると、各表示ライン間、例えば表示ラインＬ１の行電極Ｙ1と、表示ラインＬ２の行電極Ｘ2との間でも維持パルスＩＰX及びＩＰYによる電位差が生じる。よって、かかる表示ライン間において、画素データには関与しない誤った放電が生起される可能性が出てくる。従って、この誤った放電を防止するために、図１に示されるが如き表示ライン間ピッチＬＰを十分大きくとる必要があり、表示ライン間ピッチＬＰを狭めることによる高精細化が困難であった。
【０００７】
更に、現時点においてプラズマディスプレイパネルは、ＣＲＴ、又は液晶ディスプレイ等に比べて消費電力が高いので、低消費電力化が望まれている。
【０００８】
【発明が解決しようとする課題】
本発明は、かかる問題を解決すべく為されたものであり、低消費電力、高精細表示が可能なプラズマディスプレイ装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１記載によるプラズマディスプレイ装置は、入力映像信号に対応した画像表示を行うプラズマディスプレイ装置であって、水平方向に伸張しかつ交互に形成されている複数の第１行電極及び第２行電極と、放電ガスが封入された放電空間と、前記放電空間を介して前記第１行電極及び第２行電極と対向しかつ垂直方向に伸張して形成された複数の列電極とを備え、前記第１行電極及び第２行電極と前記列電極との各交叉部に画素に対応した放電セルが形成されておりかつ前記第１行電極及び第２行電極による行電極間の全てが画面の表示ラインに対応づけされてなるプラズマディスプレイパネルと、電源電位を電源ラインに印加する電流路と、前記電源ラインに接続されている一端を有するコンデンサと、前記コンデンサに蓄積されている電荷を選択的に放電せしめてこれを前記電源ラインに供給する第１スイッチング電流路と、前記列電極上に蓄積された電荷を選択的に前記電源ラインを介して前記コンデンサに充電せしめる第２スイッチング電流路と、からなる電源回路と、前記入力映像信号に応じて前記電源ラインと前記列電極とを所定期間だけ接続することにより前記入力映像信号に対応した画素データパルスを発生せしめてこれを前記列電極上に印加する画素データパルス発生回路と、を備え、前記電流路は、アノードに前記電源電位が供給され且つカソードが前記電源ラインに接続されているダイオードからなり、前記第１スイッチング電流路は、一端が前記ダイオードのアノードに接続され他端が前記コンデンサの他端に接続されている第１スイッチング素子からなり、前記第２スイッチング電流路は、前記コンデンサの他端にその一端が接続され他端が接地電位に設定されている第２スイッチング素子からなる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を図を参照しつつ説明する。
図３は、本発明によるプラズマディスプレイ装置の概略構成を示す図である。
図３において、プラズマディスプレイパネルとしてのＰＤＰ１０は、ｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列されている夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。ＰＤＰ１０は、これら行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnにて、(２ｎ−１)本の表示ラインＬ１〜Ｌ(２ｎ−１)を備える。
【００１１】
図４は、かかるＰＤＰ１０の電極構造を示す図である。
尚、図４においては、ＰＤＰ１０中における列電極Ｄ1〜Ｄ6と、行電極Ｘ1〜Ｘ5び行電極Ｙ1〜Ｙ5との交叉部を抜粋して示すものである。
図４において、表示ラインを担う行電極Ｘ及び行電極Ｙは、前面ガラス基板(図示せぬ)の内面に交互に形成されている。これら行電極Ｘ及びＹは誘電体層にて被覆されている。この誘電体層と背面ガラス基板(図示せぬ)との間には放電ガスとしての混合希ガスが封入されている放電空間(図示せぬ)が形成されている。そして、この背面ガラス基板の内面、すなわち上記前面ガラス基板と対向する面に、各列電極Ｄが図４に示されるが如く上記行電極Ｘ及びＹと交叉する方向に伸長して形成されている。この際、行電極Ｘ及びＹ(あるいは、行電極Ｙ及びＸ)と、列電極Ｄとの交叉部、つまり図４中の破線にて囲まれる領域中の上記放電空間を含む部分に、画素に対応した放電セルが形成される。更に、ＰＤＰ１０には、各放電セルから発せられた放電光が互いに漏れ込まないように、図４に示されるが如き井桁状のリブＬＢが設けられている。
【００１２】
駆動制御回路５０は、入力された映像信号中の同期信号に応じて、ＰＤＰ１０をサブフィールド法に基づいて発光駆動する為の各種タイミング信号を発生し、行電極駆動回路３０に供給する。更に、駆動制御回路５０は、入力された映像信号をＰＤＰ１０の１画面［(２ｎ−１)行×ｍ列］を担う各画素に対応した画素データに変換し、この画素データを各表示ライン毎にｍ個の画素データビットＤＢ1〜ＤＢmとしてグループ化する。そして、奇数フィールド時には、奇数表示ラインＬ１、Ｌ３、Ｌ５、・・・・、Ｌ(２ｎ−１)各々に対応した画素データビットＤＢ1〜ＤＢmを、各奇数表示ライン毎に順次、列電極駆動回路２０に供給して行く。一方、偶数フィールド時には、偶数表示ラインＬ２、Ｌ４、Ｌ６、・・・・、Ｌ(２ｎ−２)各々に対応した画素データビットＤＢ1〜ＤＢmを、各偶数表示ライン毎に順次、列電極駆動回路２０に供給して行く。又、駆動制御回路５０は、各表示ライン毎の画素データビットＤＢの供給タイミングに同期して、夫々が所定のシーケンスに従って変化するスイッチング信号ＳＷ１〜ＳＷ４を生成し、これらを列電極駆動回路２０に供給する。
【００１３】
列電極駆動回路２０は、これらスイッチング信号ＳＷ１〜ＳＷ４に応じて、上記画素データビットＤＢ1〜ＤＢm各々の論理レベルに対応した電圧を有するｍ個の画素データパルスを発生し、これらを同時にＰＤＰ１０の列電極Ｄ1〜Ｄmに印加する。
図５は、かかる列電極駆動回路２０の内部構成を示す図である。
【００１４】
図５に示されるように、列電極駆動回路２０は、電源回路２１及び画素データパルス発生回路２２から構成される。
電源回路２１におけるコンデンサＣ１は、その一端がＰＤＰ１０の接地電位としてのＰＤＰ接地電位Ｖｓに接地されている。スイッチング素子Ｓ１は、上記駆動制御回路５０から論理レベル"０"のスイッチング信号ＳＷ１が供給されている間はオフ状態にある。一方、かかるスイッチング信号ＳＷ１の論理レベルが"１"である場合にはオン状態となって、上記コンデンサＣ１の他端に生じた電位をコイルＬ１及びダイオードＤＤ１を介して電源ライン２上に印加する。これによりコンデンサＣ１は放電を開始し、その放電により生じた電位が電源ライン２上に印加される。スイッチング素子Ｓ２は、上記駆動制御回路５０から論理レベル"０"のスイッチング信号ＳＷ２が供給されている間はオフ状態である一方、かかるスイッチング信号ＳＷ２の論理レベルが"１"である場合にはオン状態となって上記電源ライン２上の電位をコイルＬ２及びダイオードＤＤ２を介して上記コンデンサＣ１の他端に印加する。この際、コンデンサＣ１は、上記電源ライン２上の電位によって充電される。スイッチング素子Ｓ３は、上記駆動制御回路５０から論理レベル"０"のスイッチング信号ＳＷ３が供給されている間はオフ状態である一方、かかるスイッチング信号ＳＷ３の論理レベルが"１"である場合にはオン状態となって直流電源Ｂ１による電源電位Ｖaを電源ライン２上に印加する。尚、この直流電源Ｂ１の負側端子は、上記ＰＤＰ接地電位Ｖｓにて接地されている。スイッチング素子Ｓ４は、上記駆動制御回路５０から論理レベル"０"のスイッチング信号ＳＷ４が供給されている間はオフ状態である一方、かかるスイッチング信号ＳＷ４の論理レベルが"１"である場合にはオン状態となって上記電源ライン２をＰＤＰ接地電位Ｖｓに接地する。
【００１５】
画素データパルス発生回路２２には、駆動制御回路５０から供給された１行分(ｍ個)の画素データビットＤＢ1〜ＤＢmの各々に応じて、夫々独立してオン・オフ制御されるスイッチング素子ＳＷＺ1〜ＳＷＺm、及びＳＷＺ1O〜ＳＷＺmOが設けられている。スイッチング素子ＳＷＺ1〜ＳＷＺmの各々は、夫々に供給された画素データビットＤＢが論理レベル"１"である場合に限りオン状態となって、上記電源ライン２上に生じている電位をＰＤＰ１０の列電極Ｄ1〜Ｄmに印加する。上記スイッチング素子ＳＷＺ1O〜ＳＷＺmO各々は、夫々、画素データビットＤＢが論理レベル"０"である場合に限りオン状態となって、列電極上の電位をＰＤＰ接地電位Ｖｓに接地する。
【００１６】
図６は、上記列電極駆動回路２０の内部動作波形を示す図である。
先ず、駆動制御回路５０は、論理レベル"０"のスイッチング信号ＳＷ２〜ＳＷ４、並びに論理レベル"１"のスイッチング信号ＳＷ１を電源回路２１に供給する(駆動行程Ｇ１)。これにより、スイッチング素子Ｓ１〜Ｓ４の内、スイッチング素子Ｓ１のみがオン状態となり、コンデンサＣ１に蓄えられていた電荷が放電される。よって、この間、画素データビットＤＢが論理レベル"１"であると、スイッチング素子ＳＷＺiがオン状態となり、コイルＬ１，ダイオードＤＤ１、スイッチング素子Ｓ１及びスイッチング素子ＳＷＺiを介して電流が列電極Ｄiに流れ込む。そして、かかる電流によりＰＤＰ１０の負荷容量Ｃ0が充電される。このとき、コイルＬ１及び負荷容量Ｃ0で決まる時定数により列電極Ｄiの電位は図６に示すように徐々に上昇する。
【００１７】
駆動制御回路５０は、上記コイルＬ１及び負荷容量による共振周期の半周期が経過した時点で、スイッチング信号ＳＷ３のみを論理レベル"１"に切り換える(駆動行程Ｇ２)。これにより、スイッチング素子Ｓ３がオン状態となり、上記直流電源Ｂ１による電源電位Ｖａが電源ライン２上に印加され、列電極Ｄiの電位が図６に示されるように電源電位Ｖａに固定される。
【００１８】
次に、駆動制御回路５０は、スイッチング信号ＳＷ１を論理レベル"０"に切り換える(駆動行程Ｇ３)。これにより、スイッチング素子Ｓ１がオフ状態となり、コイルＬ１及び負荷容量Ｃ0による共振動作が停止する。
次に、駆動制御回路５０は、スイッチング信号ＳＷ２を論理レベル"１"、スイッチング信号ＳＷ３を論理レベル"０"に各々切り換える(駆動行程Ｇ４)。これにより、負荷容量Ｃ0に蓄えられていた電荷が放電される。よって、スイッチング素子ＳＷＺi、コイルＬ２、ダイオードＤＤ２及びスイッチング素子Ｓ２を介して電流がコンデンサＣ１に流れ、コンデンサＣ１が充電される。このとき、コイルＬ２及び負荷容量Ｃ0で決まる時定数により列電極Ｄiの電位は、図６に示されるように徐々に低下する。
【００１９】
ここで、コイルＬ１及び負荷容量による共振周期の半周期が経過した時点で、駆動制御回路５０は、スイッチング素子Ｓ４を所定の短期間だけオン状態にせしめるべき短パルスの論理レベル"１"のスイッチング信号ＳＷ４を電源回路２１に供給する(駆動行程Ｇ５)。これにより、電源ライン２は、上記短期間だけＰＤＰ接地電位Ｖｓに接地される。この間、スイッチング素子ＳＷＺi、電源ライン２を介してＰＤＰ１０からスイッチング素子Ｓ４に電流が流れ込んでくる。
【００２０】
駆動制御回路５０は、上記駆動行程Ｇ１〜Ｇ５からなる一連の動作を繰り返し実行されるべく、図６に示されるが如きシーケンスを有するスイッチング信号ＳＷ１〜ＳＷ４を繰り返し列電極駆動回路２０に供給するのである。この間、画素データビットＤＢが論理レベル"１"であると、図６に示されるように、電源ライン２上に生成された電源電位Ｖａが列電極Ｄに印加され、これが高電圧の画素データパルスとなる。一方、画素データビットＤＢが論理レベル"０"であると、スイッチング素子ＳＷＺiOがオン状態となるので、列電極ＤはＰＤＰ接地電位Ｖｓに接地され、これが低電圧の画素データパルスとなる。
【００２１】
以上の如く、列電極駆動回路２０においては、先ず、コイルＬ１、ダイオードＤＤ１、及びスイッチング素子Ｓ１からなる第１スイッチング電流路により、コンデンサＣ１に蓄積されている電荷を選択的に放電せしめて、画素データパルスの立ち上がりエッジ部を生成する。次に、直流電源Ｂ１及びスイッチング素子Ｓ３からなる第２スイッチング電流路により、上記電源ライン２上に電源電位を印加することにより、画素データパルスとしてのパルス電圧Ｖaを発生する。次に、コイルＬ２、ダイオードＤＤ２、及びスイッチング素子Ｓ２からなる第３スイッチング電流路により、列電極に存在する負荷容量Ｃ0に蓄積された電荷を選択的に電源ライン２を介してコンデンサＣ１に充電せしめて回収することにより、画素データパルスの立ち下がりエッジ部を生成する。そして、最後に、第４スイッチング電流路としてのスイッチング素子Ｓ４によって、上記電源ライン２を所定の短期間だけ強制的に接地することにより、画素データパルスとしての最低電位を決定するのである。
【００２２】
このように、列電極駆動回路２０では、コンデンサ及びコイルからなる共振回路を用いた共振を利用した動作により、画素データパルスを発生する構成としている。よって、画素データパルスの波高値よりも低い電圧値を有する直流電源でこの画素データパルスを発生することが出来るようになるので、消費電力が低減される。
【００３７】
尚、上記実施例においては、列電極駆動回路２０の電源回路２１として共振回路を用いた例を示したが、この共振回路に代えてポンプアップ回路を採用しても良い。
【００３８】
図７は、電源回路としてポンプアップ回路を採用した列電極駆動回路２０'の内部構成を示す図である。図７に示されるように、列電極駆動回路２０'は、電源回路２１'及び画素データパルス発生回路２２'から構成される。電源回路２１'において、直流電源Ｂ２の正側端子はダイオードＤ１０を介して電源ライン２に接続され、その負側端子はＰＤＰ接地電位Ｖｓに接地されている。スイッチング素子Ｓ１１の一端は直流電源Ｂ２の正側端子に接続され、他端はコンデンサＣ１０の一端に接続されている。スイッチング素子Ｓ１２の一端はコンデンサＣ１０の一端に接続され、他端はＰＤＰ接地電位Ｖｓに接地されている。コンデンサＣ１０の他端は電源ライン２に接続されている。
【００３９】
スイッチング素子Ｓ１１は、上記駆動制御回路５０から論理レベル“０”のスイッチング信号ＳＷ１１が供給されている間はオフ状態である。スイッチング素子Ｓ１２は、上記駆動制御回路５０から論理レベル“１”のスイッチング信号ＳＷ１２が供給されている間はオン状態である。そして、スイッチング素子Ｓ１１がオフ状態でかつスイッチング素子Ｓ１２がオン状態の場合、直流電源Ｂ２による電源電位Ｖｄ／２がダイオードＤ１０を介して電源ライン２上に印加され、コンデンサＣ１０の一端がＰＤＰ接地電位Ｖｓに接地される。
【００４０】
スイッチング信号ＳＷ１１の論理レベルが"１"でかつスイッチング信号ＳＷ１２の論理レベルが"０"である場合には、スイッチング素子Ｓ１１がオン状態でかつスイッチング素子Ｓ１２がオフ状態となり、コンデンサＣ１０の他端に生じた電位を電源ライン２上に印加する。これによりコンデンサＣ１０は放電を開始し、その放電により生じた電位Ｖｄ／２と電源電位Ｖｄ／２とを加算した電位Ｖｄが電源ライン２上に印加される。
【００４１】
画素データパルス発生回路２２'には、駆動制御回路５０から供給された１行分（ｍ個）の画素データビットＤＢ1〜ＤＢmの各々に応じて、夫々独立してオン・オフ制御されるスイッチング素子ＳＷＤ1〜ＳＷＤm、及びＳＷＤ10〜ＳＷＤm0が設けられている。また、ダイオードＤＤ11〜ＤＤm1が夫々スイッチング素子ＳＷＤ1〜ＳＷＤmに並列接続され、ダイオードＤＤ12〜ＤＤm2が夫々スイッチング素子ＳＷＤ10〜ＳＷＤm0に並列接続されている。スイッチング素子ＳＷＤ1〜ＳＷＤmの各々は、夫々に供給された画素データビットＤＢの論理レベルが"１"である場合に限りオン状態となって、上記電源ライン２上に生じている電位をＰＤＰ１０の列電極Ｄ1〜Ｄmに印加する。スイッチング素子ＳＷＤ10〜ＳＷＤm0の各々は、夫々に供給された画素データビットＤＢの論理レベルが"０"である場合に限りオン状態となって、列電極Ｄ1〜Ｄmの電位をＰＤＰ接地電位Ｖｓに接地する。
【００４２】
図８は、図７に示す列電極駆動回路２０'の内部動作波形を示す図である。先ず、駆動制御回路５０から、論理レベル"０"のスイッチング信号ＳＷ１１及び論理レベル"１"のスイッチング信号ＳＷ１２が供給される(駆動工程Ｇ１０)。これにより、スイッチング素子Ｓ１１がオフ状態、スイッチング素子Ｓ１２がオン状態となり、電源ライン２上の電位は電源電位Ｖｄ／２となる。
【００４３】
この間、画素データビットＤＢが論理レベル"０"であると、スイッチング素子ＳＷＤiがオフ状態、スイッチング素子ＳＷＤi0がオン状態となり、列電極Ｄiの電位はＰＤＰ接地電位Ｖｓとなる。
また、画素データビットＤＢの論理レベルが"１"であると、スイッチング素子ＳＷＤiがオン状態、スイッチング素子ＳＷＤi0がオフ状態となり、直流電源Ｂ２からダイオードＤ１０、スイッチング素子ＳＷＤiを介して電流が列電極Ｄiに流れ込む。そして、かかる電流によりＰＤＰ１０の負荷容量Ｃ0が充電され、列電極Ｄiの電位は、電源電位Ｖｄ／２に上昇する(駆動工程Ｇ１１)。
【００４４】
次に、画素データビットＤＢの論理レベルが"１"に切り替わった時から所定期間経過した時点で、スイッチング信号ＳＷ１１の論理レベルを"１"、スイッチング信号ＳＷ１２の論理レベルを"０"に夫々切り替える(駆動工程Ｇ１２)。これにより電源電位Ｖｄ／２とコンデンサＣ１０の電位Ｖｄ／２とを加算した電位Ｖｄが電源ライン２上に印加され、コンデンサＣ１０は放電を開始し、スイッチング素子Ｓ１１、コンデンサＣ１０、スイッチング素子ＳＷＤiを介して電流が列電極Ｄiに流れ込む。そして、かかる電流によりＰＤＰ１０の負荷容量Ｃ0が充電され、列電極Ｄiの電位は電源電位Ｖｄ／２からコンデンサＣ１０の放電により生じた電位Ｖｄ／２分だけ上昇して電位Ｖｄとなる。
【００４５】
次に、スイッチング信号ＳＷ１１の論理レベルが"１"に切り替わった時から所定期間経過した時点で、スイッチング信号ＳＷ１１の論理レベルを"０"、スイッチング信号ＳＷ１２の論理レベルを"１"に夫々切り替える(駆動工程Ｇ１３)。これにより、負荷容量Ｃ0に蓄えられていた電荷が放電される。よって、スイッチング素子ＳＷＤi、コンデンサＣ１０、スイッチング素子Ｓ１２を介して電流が流れ、コンデンサＣ１０が充電される。このとき、列電極Ｄiの電位及び電源ライン２上の電位はＶｄから電位Ｖｄ／２分だけ減少して電位Ｖｄ／２（電源電位）となる。
【００４６】
次に、スイッチング信号ＳＷ１１の論理レベルが"０"に切り替わった時から所定期間経過した時点で、画素データビットＤＢの論理レベルが"０"になると、スイッチング素子ＳＷＤiがオフ状態、スイッチング素子ＳＷＤi0がオン状態となる(駆動工程Ｇ１４)。これにより、負荷容量Ｃ0に蓄えられていた電荷が放電される。よって、スイッチング素子ＳＷＤi0を介して電流が流れ、列電極Ｄiの電位は、ＰＤＰ接地電位Ｖｓに接地される。
【００４７】
駆動制御回路５０は、上記駆動工程Ｇ１０〜Ｇ１４からなる一連の動作を繰り返し実行すべく、図８に示されるが如きシーケンスを有するスイッチング信号ＳＷ１１及びＳＷ１２を繰り返し列電極駆動回路２０'に供給する。この間、画素データビットＤＢの論理レベルが"１"であると、図８に示されるように、電源ライン２上に生じた電位Ｖｄ／２、Ｖｄが列電極Ｄに印加され、これが高電圧の画素データパルスとなる。一方、画素データビットＤＢの論理レベルが"０"であると、スイッチング素子ＳＷＤi0がオン状態となるので、列電極Ｄは、ＰＤＰ接地電位Ｖｓに接地され、これが低電圧の画素データパルスとなる。
【００４８】
以上の如く、列電極駆動回路２０'においては、直流電源Ｂ２及びダイオードＤ１０からなる電流路により、電源ライン２上に電源電位Ｖｄ／２を印加する。そして、スイッチング素子Ｓ１１からなる第１スイッチング電流路により、電荷が蓄積されたコンデンサＣ１０の電位Ｖｄ／２と電源電位Ｖｄ／２とを選択的に加算して得た電位Ｖｄを電源ライン２上に印加する。又、スイッチング素子Ｓ１２からなる第２スイッチング電流路により、負荷容量Ｃ0に蓄えられていた電荷を選択的に電源ラインを介してコンデンサＣ１０に充電せしめて回収する。
【００４９】
従って、図７に示されるが如きポンプアップ回路を採用した列電極駆動回路２０'によれば、図８に示されるように、画素データパルスの出力波形の立ち上がり部及び立ち下がり部が段階的になるので、消費電力が低減される。
【００５０】
【発明の効果】
以上の如く、本発明によるプラズマディスプレイ装置においては、一対の行電極Ｘ及びＹを、奇数表示ラインに対する駆動、並びに偶数表示ラインに対する駆動の各々に共有使用している。従って、行電極対の数よりも画面の表示ライン数を増やすことが出来るので、高精細化表示が可能となる。更に、本発明においては、共振回路を用いた共振を利用することにより所定のパルス電圧値を有する画素データパルスを発生し、これを行電極に印加するようにしている。よって、画素データパルスの波高値よりも低い電圧の直流電源にて、この画素データパルスを発生させることが出来るので消費電力が低減される。
【図面の簡単な説明】
【図１】  従来のプラズマディスプレイ装置の概略構成を示す図である。
【図２】  従来のプラズマディスプレイ装置において、プラズマディスプレイパネルの列電極及び行電極に印加される各種駆動パルスの印加タイミングを示す図である。
【図３】  本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【図４】  本発明のプラズマディスプレイ装置におけるＰＤＰ１０の電極構造の一部を示す図である。
【図５】  列電極駆動回路２０の内部構成を示す図である。
【図６】  列電極駆動回路２０の内部動作波形を示す図である。
【図７】  列電極駆動回路２０'の内部構成を示す図である。
【図８】  列電極駆動回路２０'の内部動作波形を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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