(57)【特許請求の範囲】
【請求項１】
コラムコーディング信号（ＲＥＣＯＬ）を出力するコラムコーディング制御手段と、
ブロック復旧制御信号（ＲＢ）を出力するブロック復旧制御手段と、
前記コラムコーディング制御手段からのコラムコーディング信号（ＲＥＣＯＬ）及び前記復旧制御手段からのブロック復旧制御信号（ＲＢ）がそれぞれ印加され、メインセンスアンプディスエーブル信号（ＭＳＡＤＩＳ）、入出力復旧制御信号（ＲＩＯ）、入出力イネーブル信号（ＩＯＥＮ）及び復旧センスアンプイネーブル信号（ＲＳＡＥＮ）をそれぞれ出力する複数の入出力復旧制御手段と、
センスアンプイネーブル信号（ＳＡＥＮ）により制御され、データバスからデータを受けて増幅させて出力し、前記入出力復旧制御手段からのメインセンスアンプディスエーブル信号（ＭＳＡＤＩＳ）の入力でディスエーブル状態になる複数のメインセンスアンプ手段と、
前記入出力復旧制御手段からの入出力復旧制御信号（ＲＩＯ）及び復旧センスアンプイネーブル信号（ＲＳＡＥＮ）並びに前記センスアンプイネーブル信号（ＳＡＥＮ）により制御されて、データバスからデータを受けて増幅させて出力する復旧センスアンプ手段と、
前記入出力復旧制御手段からの入出力イネーブル信号（ＩＯＥＮ）により制御され、前記メインセンスアンプ手段からの出力データ及び前記復旧センスアンプ手段からの出力データを選択的に出力する複数のマルチプレクサと、を備えて構成され、
復旧すべきメモリセルが存在する場合には、前記メインセンスアンプディスエーブル信号により前記メインセンスアンプ手段がディスエーブルされ、前記復旧センスアンプイネーブル信号により前記復旧センスアンプ手段がイネーブルされることを特徴とする復旧制御回路。
【請求項２】
前記入出力復旧制御手段からの複数の入出力復旧制御信号（ＲＩＯ）を入力して入出力復旧制御合成信号（ＲＩＯＳ）を生成し、該入出力復旧制御合成信号（ＲＩＯＳ）を前記入出力復旧制御信号（ＲＩＯ）に代えて、前記復旧センスアンプ手段に出力する入出力復旧制御信号合成部（８０）を備えることを特徴とする請求項１記載の復旧制御回路。
【請求項３】
前記入出力復旧制御手段からの複数の復旧センスアンプイネーブル信号（ＲＳＡＥＮ）を入力して復旧センスアンプイネーブル合成信号（ＲＳＡＥＮＳ）を生成し、該復旧センスアンプイネーブル合成信号（ＲＳＡＥＮＳ）を前記復旧センスアンプイネーブル信号（ＲＳＡＥＮ）に代えて、前記復旧センスアンプ手段に出力する復旧センスアンプイネーブル信号合成部（９０）を備えることを特徴とする請求項１又は請求項２に記載の復旧制御回路。
【請求項４】
前記復旧センスアンプ部（５０）は、
前記復旧センスアンプイネーブル合成信号（ＲＳＡＥＮＳ）及び前記センスアンプイネーブル信号（ＳＡＥＮ）がそれぞれ印加されるＮＡＮＤゲート（ＮＤ１２１）と、
該ＮＡＮＤゲート（ＮＤ１２１）の出力を反転するインバータ（ＩＮＶ１２１）と、
ゲート端子に前記入出力復旧制御合成信号（ＲＩＯＳ）が印加され、ソース端子に外部電圧（ＶＣＣ）が印加され、ドレイン端子が前記ＮＡＮＤゲート（ＮＤ１２１）の出力端に接続されたＰＭＯＳトランジスタ（ＰＭ１２１）と、
ゲート端子に前記インバータ（ＩＮＶ１２１）の出力端が接続され、ソース端子が接地された２つのＮＭＯＳトランジスタ（ＮＭ１２１，ＮＭ１２２）と、
前記２つのＮＭＯＳトランジスタ（ＮＭ１２１，ＮＭ１２２）のドレイン端子が接続し、該ＮＭＯＳトランジスタ（ＮＭ１２１，ＮＭ１２２）により制御され、データバスからデータを受けて増幅する２つの復旧センスアンプ（ＲＳＡ１２１，ＲＳＡ１２２）と、
から構成されたことを特徴とする請求項３記載の復旧制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、復旧制御回路（Repair control circuit）に係るもので、詳しくは、ヒューズ数を減らして、ヒューズカッティング時間及び半導体チップのサイズを減らし得る復旧制御回路に関するものである。
【０００２】
【従来の技術】
従来、復旧制御回路においては、図７に示したように、ブロック復旧制御信号ＲＢを出力するブロック復旧制御部１と、コラムコーディング信号ＲＥＣＯＬを出力するコラムコーディング制御部２と、前記コラムコーディング信号ＲＥＣＯＬが入力すると、入出力イネーブル信号ＩＯＥＮを出力する入出力復旧制御部３と、メインセンスアンプディスエーブル信号ＭＳＡＤＩＳ０〜ＭＳＡＤＩＳ３をそれぞれ出力するメインセンスアンプ制御部４−１〜４−４と、センスアンプイネーブル信号ＳＡＥＮにより制御され、データバスから受けたデータを増幅して、センスアンプ出力データＤＯ０，ＤＯ１を出力し、前記メインセンスアンプディスエーブル信号ＭＳＡＤＩＳ０〜ＭＳＡＤＩＳ３の入力でディスエーブル状態となるメインセンスアンプ部５−１〜５−４と、前記ブロック復旧制御信号ＲＢ及びセンスアンプイネーブル信号ＳＡＥＮにより制御され、データバスから受けたデータを増幅して、復旧センスアンプ出力データＲＤＯ０，ＲＤＯ１を出力する復旧センスアンプ部６と、前記メインセンスアンプ部５−１〜５−４から入力したセンスアンプ出力データＤＯ０，ＤＯ１と復旧センスアンプ部６から入力した復旧センスアンプ出力データＲＤＯ０，ＲＤＯ１とを選択的に出力するマルチプレクサ７−１〜７−４と、を備えて構成されていた。
【０００３】
前記入出力復旧制御部３は、図８に示したように、コラムコーディング信号ＲＥＣＯＬをカッティングする複数の入出力ヒューズＩＯＦ２１〜ＩＯＦ２４と、接地電圧ＶＳＳと入出力ヒューズＩＯＦ２１〜ＩＯＦ２４間にそれぞれ接続され、接地電圧ＶＳＳをカッティングする複数の接地電圧ヒューズＶＳＦ２１〜ＶＳＦ２４と、を備えて構成されていた。
【０００４】
前記メインセンスアンプ制御部４−１は、図９に示したように、外部電圧ＶＣＣと接地電圧ＶＳＳ間に直列接続された抵抗Ｒ３１及びメインセンスアンプヒューズＭＦ３１と、前記抵抗Ｒ３１とメインセンスアンプヒューズＭＦ３１との接続点に入力端が接続され、メインセンスアンプディスエーブル信号ＭＳＡＤＩＳ０を出力するインバータＩＮＶ３１と、ドレイン端子及びソース端子に外部電圧ＶＣＣがそれぞれ印加され、ゲート端子が前記抵抗Ｒ３１とメインセンスアンプヒューズＭＦ３１との接続点に共通接続されたＰＭＯＳトランジスタＰＭ３１と、ソース端子に外部電圧ＶＣＣが印加され、ゲート端子に前記インバータＩＮＶ３１の出力が印加され、ドレイン端子が前記抵抗Ｒ３１とメインセンスアンプヒューズＭＦ３１との接続点に共通接続されたＰＭＯＳトランジスタＰＭ３２と、を備えて構成されていた。メインセンスアンプ制御部４−２〜４−４の構成もメインセンスアンプ制御部４−１の構成と同様である。
【０００５】
前記メインセンスアンプ部５−１は、図１０に示したように、メインセンスアンプディスエーブル信号ＭＳＡＤＩＳ０及びセンスアンプイネーブル信号ＳＡＥＮが印加されるＮＡＮＤゲートＮＤ４１と、該ＮＡＮＤゲートＮＤ４１の出力を反転するインバータＩＮＶ４１と、ゲート端子に前記インバータＩＮＶ４１の出力がそれぞれ印加され、ソース端子が接地電圧ＶＳＳにそれぞれ接続された各ＮＭＯＳトランジスタＮＭ４１，ＮＭ４２と、それらのＮＭＯＳトランジスタＮＭ４１，ＮＭ４２のドレイン端子が接続して、各ＮＭＯＳトランジスタＮＭ４１，ＮＭ４２により制御され、データバスからの各データＤＩ０，ＤＩＢ０，ＤＩ１，ＤＩＢ１を受けてそれぞれ増幅し、センスアンプ出力データＤＯ０，ＤＯ１をそれぞれ出力する各メインセンスアンプＭＳＡ４１，ＭＳＡ４２と、を備えて構成されていた。メインセンスアンプ部５−２〜５−４の構成もメインセンスアンプ部５−１の構成と同様である。
【０００６】
前記復旧センスアンプ部６は、図１１に示したように、ブロック復旧制御信号ＲＢ及びセンスアンプイネーブル信号ＳＡＥＮがそれぞれ印加されるＮＡＮＤゲートＮＤ５１と、該ＮＡＮＤゲートＮＤ５１の出力を反転させるインバータＩＮＶ５１と、ゲート端子に前記インバータＩＮＶ５１の出力がそれぞれ印加され、ソース端子が接地電圧ＶＳＳにそれぞれ接続された各ＮＭＯＳトランジスタＮＭ５１，ＮＭ５２と、それらＮＭＯＳトランジスタＮＭ５１，ＮＭ５２のドレイン端子が接続して、各ＮＭＯＳトランジスタＮＭ５１，ＮＭ５２により制御され、データバスからの各データＲＤＩ０，ＲＤＩＢ０，ＲＤＩ１，ＲＤＩＢ１を受けてそれぞれ増幅し、復旧センスアンプ出力データＲＤＯ０、ＲＤＯ１をそれぞれ出力する各復旧センスアンプＲＳＡ５１，ＲＳＡ５２と、を備えて構成されていた。
【０００７】
前記マルチプレクサ７−１は、図１２に示したように、入出力イネーブル信号ＩＯＥＮ０を反転する各インバータＩＮＶ６１，ＩＮＶ６２と、前記入出力イネーブル信号ＩＯＥＮ０及び該入出力イネーブル信号の反転信号／ＩＯＥＮ０により制御され、メインセンスアンプ部５−１からのメインセンスアンプ出力データＤＯ０，ＤＯ１及び復旧センスアンプ部６からの復旧センスアンプ出力データＲＤＯ０，ＲＤＯ１を受けて、出力データＤＯＵＴ０，ＤＯＵＴ１として選択的に出力する伝送ゲートＴＧ６１〜ＴＧ６４と、を備えて構成されていた。マルチプレクサ７−２〜７−４の構成もマルチプレクサ７−１の構成と同様であり、出力データＤＯＵＴ２，ＤＯＵＴ３〜ＤＯＵＴ６，ＤＯＵＴ７をそれぞれ出力する。
【０００８】
以下、このように構成された従来の復旧制御回路の動作を、図面を用いて説明する。
尚、８ビット分のメモリセルのデータを復旧する場合の動作について説明する。
先ず、復旧されるメモリセルのブロックヒューズをカッティングして、出力を“ロー”レベルにし、ブロックコーディングにした場合には、ブロック復旧制御部１は、図１３（Ａ）に示したような、“ハイ”レベルにイネーブルされたブロック復旧制御信号ＲＢを出力する。
【０００９】
このとき、入出力復旧制御部３は、復旧されるメモリセルの接地電圧ヒューズＶＳＦ２１〜ＶＳＦ２４をカッティングして、図１３（Ｂ）に示したような、復旧されるメモリセルのコラム信号のための“ハイ”レベルの復旧コラム信号ＲＥＣＯＬを入力することにより、図１３（Ｃ）に示したような、“ハイ”レベルの入出力イネーブル信号ＩＯＥＮ０〜ＩＯＥＮ３を出力する。復旧されるメモリセルがない場合は、入出力ヒューズＩＯＦ２１〜ＩＯＦ２４がカッティングされて、“ロー”レベルの入出力イネーブル信号ＩＯＥＮ０〜ＩＯＥＮ３が出力される。
【００１０】
復旧されるメモリセルに接続するメインセンスアンプ部５−１〜５−４と隣接するメインセンスアンプ制御部４−１〜４−４は、メインセンスアンプヒューズＭＦ３１をカッティングして、図１３（Ｅ）に示したように、メインセンスアンプディスエーブル信号ＭＳＡＤＩＳ０〜ＭＳＡＤＩＳ３を“ロー”レベルにさせるため、メインセンスアンプ部５の各メインセンスアンプＭＳＡ４１，ＭＳＡ４２はディスエーブルされる。即ち、復旧されるメモリセルがある場合は、メインセンスアンプ制御部４−１〜４−４から出力されるメインセンスアンプディスエーブル信号ＭＳＡＤＩＳ０〜ＭＳＡＤＩＳ３は“ロー”レベルになり、メインセンスアンプ部５−１〜５−４内のＮＭＯＳトランジスタＮＭ４１，ＮＭ４２がオフし、各メインセンスアンプＭＳＡ４１，ＭＳＡ４２がディスエーブルされる。
【００１１】
一方、復旧センスアンプ部６の各復旧センスアンプＲＳＡ５１，ＲＳＡ５２は、復旧ブロック制御信号ＲＢ及び図１３（Ｄ）に示したような、センスアンプイネーブル信号ＳＡＥＮによりイネーブルされる。
従って、復旧されるメモリセルがある場合は、入出力復旧制御部３から出力された入出力イネーブル信号ＩＯＥＮ０〜ＩＯＥＮ３が“ハイ”レベルになって、前記メインセンスアンプ部５−１〜５−４内の各メインセンスアンプＭＳＡ４１，ＭＳＡ４２のセンスアンプ出力データＤＯ０，ＤＯ１を伝送するマルチプレクサ７−１〜７−４の各伝送ゲートＴＧ６１，ＴＧ６３がオフされるため、それらメインセンスアンプＭＳＡ４１，ＭＳＡ４２からのセンスアンプ出力データＤＯ０，ＤＯ１は出力されない。従って、前記復旧センスアンプ部６内の各復旧センスアンプＲＳＡ５１，ＲＳＡ５２の復旧センスアンプ出力データＲＤＯ０，ＲＤＯ１を伝送するマルチプレクサ７の各伝送ゲートＴＧ６２，ＴＧ６４がオンして、図１３（Ｆ）に示したような、各復旧センスアンプＲＳＡ５１，ＲＳＡ５２の復旧センスアンプ出力データＤＯ０，ＤＯ１が、図１３（Ｇ）に示したような、出力データＤＯＵＴ０，ＤＯＵＴ１〜ＤＯＵＴ６，ＤＯＵＴ７としてそれぞれ出力される。
【００１２】
【発明が解決しようとする課題】
然るに、このような従来の復旧制御回路において、復旧された出力データを出力するとき、復旧センスアンプ部６を動作させようとすると、復旧センスアンプ部６とメインセンスアンプ部５−１〜５−４とが一緒に動作して、半導体チップ全体に流れる駆動電流が増加するので、この増加する駆動電流を減らすために、各メインセンスアンプ部５−１〜５−４内のメインセンスアンプＭＳＡ４１，ＭＳＡ４２をディスエーブルさせるメインセンスアンプヒューズＭＦ３１を全てのメインセンスアンプ部５−１〜５−４毎に配設している。さらに、入出力復旧制御部３で、入出力ヒューズＩＯＦ２１〜ＩＯＦ２４又は接地電圧ヒューズＶＳＦ２１〜ＶＳＦ２４をカッティングして、入出力イネーブル信号ＩＯＥＮ０〜ＩＯＥＮ３をマルチプレクサ７−１〜７−４に選択的に出力している。
【００１３】
このため、ヒューズの数が増加し、半導体チップのサイズも増加して、復旧時間も増加するという不都合な点があった。
そこで、本発明は、このような従来の課題に鑑みてなされたもので、ヒューズカッティング時間及び半導体チップのサイズを減らし得る復旧制御回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
このような目的を達成するため、本発明の請求項１に記載の復旧制御回路は、コラムコーディング信号（ＲＥＣＯＬ）を出力するコラムコーディング制御手段と、ブロック復旧制御信号（ＲＢ）を出力するブロック復旧制御手段と、前記コラムコーディング制御手段からのコラムコーディング信号（ＲＥＣＯＬ）及び前記復旧制御手段からのブロック復旧制御信号（ＲＢ）がそれぞれ印加され、メインセンスアンプディスエーブル信号（ＭＳＡＤＩＳ）、入出力復旧制御信号（ＲＩＯ）、入出力イネーブル信号（ＩＯＥＮ）及び復旧センスアンプイネーブル信号（ＲＳＡＥＮ）をそれぞれ出力する複数の入出力復旧制御手段と、センスアンプイネーブル信号（ＳＡＥＮ）により制御され、データバスからデータを受けて増幅させて出力し、前記入出力復旧制御手段からのメインセンスアンプディスエーブル信号（ＭＳＡＤＩＳ）の入力でディスエーブル状態になる複数のメインセンスアンプ手段と、前記入出力復旧制御手段からの入出力復旧制御信号（ＲＩＯ）及び復旧センスアンプイネーブル信号（ＲＳＡＥＮ）並びに前記センスアンプイネーブル信号（ＳＡＥＮ）により制御されて、データバスからデータを受けて増幅させて出力する復旧センスアンプ手段と、前記入出力復旧制御手段からの入出力イネーブル信号（ＩＯＥＮ）により制御され、前記メインセンスアンプ手段からの出力データ及び前記復旧センスアンプ手段からの出力データを選択的に出力する複数のマルチプレクサと、を備えて構成され、復旧すべきメモリセルが存在する場合には、前記メインセンスアンプディスエーブル信号により前記メインセンスアンプ手段がディスエーブルされ、前記復旧センスアンプイネーブル信号により前記復旧センスアンプ手段がイネーブルされる。
【００１５】
請求項２に記載の発明では、前記入出力復旧制御手段からの複数の入出力復旧制御信号（ＲＩＯ）を入力して入出力復旧制御合成信号（ＲＩＯＳ）を生成し、該入出力復旧制御合成信号（ＲＩＯＳ）を前記入出力復旧制御信号（ＲＩＯ）に代えて、前記復旧センスアンプ手段に出力する入出力復旧制御信号合成部（８０）を備える。
【００１６】
請求項３に記載の発明では、前記入出力復旧制御手段からの複数の復旧センスアンプイネーブル信号（ＲＳＡＥＮ）を入力して復旧センスアンプイネーブル合成信号（ＲＳＡＥＮＳ）を生成し、該復旧センスアンプイネーブル合成信号（ＲＳＡＥＮＳ）を前記復旧センスアンプイネーブル信号（ＲＳＡＥＮ）に代えて、前記復旧センスアンプ手段に出力する復旧センスアンプイネーブル信号合成部（９０）を備える。
【００１７】
請求項４に記載の発明では、前記復旧センスアンプ部（５０）は、前記復旧センスアンプイネーブル合成信号（ＲＳＡＥＮＳ）及び前記センスアンプイネーブル信号（ＳＡＥＮ）がそれぞれ印加されるＮＡＮＤゲート（ＮＤ１２１）と、該ＮＡＮＤゲート（ＮＤ１２１）の出力を反転するインバータ（ＩＮＶ１２１）と、ゲート端子に前記入出力復旧制御合成信号（ＲＩＯＳ）が印加され、ソース端子に外部電圧（ＶＣＣ）が印加され、ドレイン端子が前記ＮＡＮＤゲート（ＮＤ１２１）の出力端に接続されたＰＭＯＳトランジスタ（ＰＭ１２１）と、ゲート端子に前記インバータ（ＩＮＶ１２１）の出力端が接続され、ソース端子が接地された２つのＮＭＯＳトランジスタ（ＮＭ１２１，ＮＭ１２２）と、前記２つのＮＭＯＳトランジスタ（ＮＭ１２１，ＮＭ１２２）のドレイン端子が接続し、該ＮＭＯＳトランジスタ（ＮＭ１２１，ＮＭ１２２）により制御され、データバスからデータを受けて増幅する２つの復旧センスアンプ（ＲＳＡ１２１，ＲＳＡ１２２）と、から構成される。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態に対し、図面を用いて説明する。
本発明に係る復旧制御回路の実施形態は、図１に示したように、コラムコーディング信号ＲＥＣＯＬを出力するコラムコーディング制御手段としてのコラムコーディング制御部１０と、ブロック復旧制御信号ＲＢを出力するブロック復旧制御手段としてのブロック復旧制御部２０と、前記コラムコーディング制御部１０からのコラムコーディング信号ＲＥＣＯＬ及び前記ブロック復旧制御部２０からのブロック復旧信号ＲＢがそれぞれ印加され、メインセンスアンプディスエーブル信号ＭＳＡＤＩＳ、入出力復旧制御信号ＲＩＯ、入出力イネーブル信号ＩＯＥＮ及び復旧センスアンプイネーブル信号ＲＳＡＥＮをそれぞれ出力する複数の入出力復旧制御手段としての入出力復旧制御部３０−１〜３０−４と、センスアンプイネーブル信号ＳＡＥＮにより制御され、データバスからデータを受けて増幅させて出力し、前記入出力復旧制御部３０−１〜３０−４からのメインセンスアンプディスエーブル信号ＭＳＡＤＩＳの入力でディスエーブル状態になる複数のメインセンスアンプ手段としてのメインセンスアンプ部４０−１〜４０−４と、前記入出力復旧制御部３０−１〜３０−４からの入出力復旧制御信号ＲＩＯを合成して、入出力復旧制御合成信号ＲＩＯＳを出力する入出力復旧制御信号合成部８０と、前記入出力復旧制御部３０−１〜３０−４からの復旧センスアンプイネーブル信号ＲＳＡＥＮを合成して、復旧センスアンプイネーブル合成信号ＲＳＡＥＮＳを出力する復旧センスアンプイネーブル信号合成部９０と、前記入出力復旧制御信号合成部８０からの入出力復旧制御合成信号ＲＩＯＳ及び復旧センスアンプイネーブル信号合成部９０からの復旧センスアンプイネーブル合成信号ＲＳＡＥＮＳと、前記センスアンプイネーブル信号ＳＡＥＮとにより制御されて、データバスからデータを受けて増幅させて出力させる復旧センスアンプ部５０と、前記入出力復旧制御部３０−１〜３０−４からの入出力イネーブル信号ＩＯＥＮ０〜ＩＯＥＮ３により制御され、前記メインセンスアンプ部４０−１〜４０−４からの出力データ及び復旧センスアンプ部５０からの出力データを選択的に出力するマルチプレクサ７０と、を備えて構成されている。
【００１９】
前記入出力復旧制御部３０−１は、図２に示したように、ソース端子に外部電圧ＶＣＣが印加するＰＭＯＳトランジスタＰＭ９１と、該ＰＭＯＳトランジスタＰＭ９１のドレイン端子に入力端が接続され、ゲート端子に出力端が接続されたインバータＩＮＶ９１と、ソース端子及びドレイン端子が外部電圧ＶＣＣに共通接続され、ゲート端子が前記インバータＩＮＶ９１の入力端に接続されたＰＭＯＳトランジスタＰＭ９２と、外部電圧ＶＣＣと接地電圧ＶＳＳ間に直列接続された抵抗Ｒ９１及び入出力ヒューズＩＯＦと、一方の入力端が抵抗Ｒ９１と入出力ヒューズＩＯＦとの接続点に接続し、他方の入力端に前記ブロック復旧制御信号ＲＢが印加されるＮＡＮＤゲートＮＤ９１と、該ＮＡＮＤゲートＮＤ９１の出力を順次反転させる各インバータＩＮＶ９２，ＩＮＶ９３と、前記ＮＡＮＤゲートＮＤ９１の出力を反転するインバータＩＮＶ９５と、一方の入力端がＮＡＮＤゲートＮＤ９１の一方の入力端に接続し、他方の入力端にコラムコーディング信号ＲＥＣＯＬが印加されるＮＡＮＤゲートＮＤ９２と、該ＮＡＮＤゲートＮＤ９２の出力を反転せさるインバータＩＮＶ９４と、前記ＮＡＮＤゲートＮＤ９１の出力を反転させるインバータＩＮＶ９５と、前記ＮＡＮＤゲートＮＤ９２及び前記インバータＩＮＶ９４の出力により制御され、前記インバータＩＮＶ９５の出力を伝送する伝送ゲートＴＧ９１と、を備えて構成されている。ここで、ＮＡＮＤゲートＮＤ９１，ＮＤ９２の一方の入力端は、入出力復旧制御信号ＲＩＯの出力端に接続している。入出力復旧制御部３０−２〜３０−４の構成も入出力復旧制御部３０−１の構成と同様である。
【００２０】
前記復旧入出力制御部８０は、図３に示したように、前記入出力復旧制御部３０−１，３０−２から出力される入出力復旧制御信号ＲＩＯ０と入出力復旧制御信号ＲＩＯ１、及び前記入出力復旧制御部３０−３，３０−４から出力される入出力復旧制御信号ＲＩＯ２と入出力復旧制御信号ＲＩＯ３とをそれぞれ否定論理和演算する各ＮＯＲゲートＮＯＲ１０１、ＮＯＲ１０２と、それらＮＯＲゲートＮＯＲ１０１，ＮＯＲ１０２の出力を否定論理積演算して入出力復旧制御合成信号ＲＩＯＳを出力するＮＡＮＤゲートＮＤ１０１と、を備えて構成されている。
【００２１】
前記復旧センスアンプ制御部９０は、図４に示したように、前記入出力復旧制御部３０−１，３０−２から出力される復旧センスアンプイネーブル信号ＲＳＡＥＮ０と復旧センスアンプイネーブル信号ＲＳＡＥＮ１、及び前記入出力復旧制御部３０−３，３０−４から出力される復旧センスアンプイネーブル信号ＲＳＡＥＮ２と復旧センスアンプイネーブル信号ＲＳＡＥＮ３とをそれぞれ否定論理和演算する各ＮＯＲゲートＮＯＲ１１１，ＮＯＲ１１２と、それらＮＯＲゲートＮＯＲ１１１，ＮＯＲ１１２の出力を否定論理積演算して復旧センスアンプイネーブル合成信号ＲＳＡＥＮＳを出力するＮＡＮＤゲートＮＤ１１１と、を備えて構成されている。
【００２２】
前記復旧センスアンプ部５０は、図５に示したように、復旧センスアンプイネーブル信号合成部９０から出力される復旧センスアンプイネーブル合成信号ＲＳＡＥＮＳ及びセンスアンプイネーブル信号ＳＡＥＮがそれぞれ印加されるＮＡＮＤゲートＮＤ１２１と、該ＮＡＮＤゲートＮＤ１２１の出力を反転させるインバータＩＮＶ１２１と、ゲート端子に前記復旧入出力制御部８０から出力される入出力復旧制御合成信号ＲＩＯＳが印加され、ソース端子に外部電圧ＶＣＣが印加され、ドレイン端子が前記ＮＡＮＤゲートＮＤ１２１の出力端に接続されたＰＭＯＳトランジスタＰＭ１２１と、ゲート端子に該ＰＭＯＳトランジスタＰＭ１２１の出力が前記インバータＩＮＶ１２１を経て印加され、ソース端子が接地電圧ＶＳＳに接続された各ＮＭＯＳトランジスタＮＭ１２１，ＮＭ１２２と、それらＮＭＯＳトランジスタＮＭ１２１，ＮＭ１２２のドレイン端子が接続し、各ＮＭＯＳトランジスタＮＭ１２１，１２２により制御され、データバスからの各データＲＤＩ０，ＲＤＩＢ０，ＲＤＩ１，ＲＤＩＢ１を受けてそれぞれ増幅させる各復旧センスアンプＲＳＡ１２１，ＲＳＡ１２２と、を備えて構成されている。
【００２３】
尚、メインセンスアンプ部４０−１〜４０−４の構成は、図１０に示した構成と同様であり、マルチプレクサ７０−１〜７０−４の構成は、図１２に示した構成と同様である。
以下、このように構成された本実施形態の復旧制御回路の動作を、図面を用いて説明する。
【００２４】
尚、８ビット分のメモリセルのデータを復旧する場合の動作について説明する。
まず、ブロック復旧制御部２０は、復旧されるメモリセルのブロックヒューズをカッティングして、図６（Ａ）に示したような、“ハイ”レベルにイネーブルされるブロック復旧制御信号ＲＢを出力する。
【００２５】
このとき、図６（Ｂ）に示したようなコラムコーディング信号ＲＥＣＯＬが、コラムコーディング制御部１０から入出力復旧制御部３０−１〜３０−４に出力される。
その後、前記入出力復旧制御部３０−１〜３０−４は、復旧されるメモリセルの入出力ヒューズＩＯＦをカッティングして、抵抗Ｒ９１、ＰＭＯＳトランジスタＰＭ９１，ＰＭ９２により、“ハイ”レベルの入出力復旧制御信号ＲＩＯ０〜ＲＩＯ３を生成する。該入出力復旧制御信号ＲＩＯ及びブロック復旧制御信号ＲＢは、ＮＡＮＤゲートＮＤ９１で否定論理積演算され、各インバータＩＮＶ９２，ＩＮＶ９３により順次反転されて、図６（Ｄ）に示したような、“ロー”レベルのメインセンスアンプディスエーブル信号ＭＳＡＤＩＳ０〜ＭＳＡＤＩＳ３が出力される。
【００２６】
また、前記コラムコーディング信号ＲＥＣＯＬ及び入出力復旧制御信号ＲＩＯ０〜ＲＩＯ３は、ＮＡＮＤゲートＮＤ９２で否定論理積演算され、インバータＩＮＶ９４で反転されて、図６（Ｃ）に示したような、“ハイ”レベルの入出力イネーブル信号ＩＯＥＮ０〜ＩＯＥＮ３を出力する。
さらに、前記ＮＡＮＤゲートＮＤ９２の出力及び該出力がインバータＩＮＶ９４で反転された出力により制御される伝送ゲートＴＧ９１は、前記ＮＡＮＤゲートＮＤ９１の出力がインバータＩＮＶ９５で反転された出力を伝送して、“ハイ”レベルの復旧センスアンプイネーブル信号ＲＳＡＥＮ０〜ＲＳＡＥＮ３を出力する。
【００２７】
その後、前記メインセンスアンプディスエーブル信号ＭＳＡＤＩＳ０〜ＭＳＡＤＩＳ３が、メインセンスアンプ部４０−１〜４０−４に印加されて、各メインセンスアンプ部４０−１〜４０−４はディスエーブルされる。
前記復旧センスアンプイネーブル信号ＲＳＡＥＮ０〜ＲＳＡＥＮ３は、復旧センスアンプイネーブル信号合成部９０に入力される。復旧センスアンプイネーブル信号ＲＳＡＥＮ０，ＲＳＡＥＮ１は、ＮＯＲゲート１１１で否定論理和演算され、復旧センスアンプイネーブル信号ＲＳＡＥＮ２，ＲＳＡＥＮ３は、ＮＯＲゲート１１２で否定論理和演算される。ＮＯＲゲート１１１，１１２からの各出力はＮＡＮＤゲートＮＤ１１１で否定論理積演算されて、図６（Ｅ）に示したような、“ハイ”レベルの復旧センスアンプイネーブル合成信号ＲＳＡＥＮＳが復旧センスアンプ部５０に出力される。
【００２８】
一方、入出力復旧制御信号ＲＩＯ０〜ＲＩＯ３は、入出力復旧制御信号合成部８０に入力される。入出力復旧制御信号ＲＩＯ０，ＲＩＯ１は、ＮＯＲゲートＮＯＲ１０１で否定論理和演算され、入出力復旧制御信号ＲＩＯ２，ＲＩＯ３は、ＮＯＲゲートＮＯＲ１０２で否定論理和演算される。ＮＯＲゲート１０１，１０２からの各出力はＮＡＮＤゲートＮＡＮＤ１０１で否定論理積演算されて、“ハイ”レベルの入出力復旧制御合成信号ＲＩＯＳが復旧センスアンプ部５０に出力される。
【００２９】
復旧センスアンプ部５０には、図６（Ｆ）に示したようなセンスアンプイネーブル信号ＳＡＥＮが印加されて、各復旧センスアンプＲＳＡ１２１，ＲＳＡ１２２がイネーブルされることにより、復旧される各入出力データＲＤＩ０，ＲＤＩＢ０，ＲＤＩ１，ＲＤＩＢ１をそれぞれ増幅して、図６（Ｇ）に示すような、復旧センスアンプ出力データＲＤＯ０，ＲＤＯ１をマルチプレクサ７０−１〜７０−４にそれぞれ出力する。
【００３０】
次いで、図６（Ｇ）に示した復旧センスアンプ出力データＲＤＯ０，ＲＤＯ１がマルチプレクサ７０−１〜７０−４に入力すると、該マルチプレクサ７０−１〜７０−４の各伝送ゲートは、前記入出力復旧制御部３０−１〜３０−４から出力された入出力イネーブル信号ＩＯＥＮにより制御され、復旧センスアンプ出力データＲＤＯ０，ＲＤＯ１を選択して伝送し、図６（Ｈ）に示したような、出力データＤＯＵＴ０，ＤＯＵＴ１を出力する。
【００３１】
このように、本実施形態の復旧制御回路によれば、従来の回路構成に比べて、メインセンスアンプ部４０−１〜４０−４をディスエーブルさせるときに使用するヒューズ数を低減できるため、ヒューズカッティング時間及び半導体チップのサイズを低減し得る。
また、復旧センスアンプ部５０では、入出力復旧制御合成信号ＲＩＯＳにより制御される素子としてＰＭＯＳトランジスタＰＭ１２１を用い、該ＰＭＯＳトランジスタＰＭ１２１でインバータＩＮＶ１２１に入力する信号を制御するため、インバータＩＮＶ１２１の出力信号を完全に反転させることができる。これにより、ＮＭＯＳトランジスタＮＭ１２１，ＮＭ１２２及び復旧センスアンプＲＳＡ１２１，ＲＳＡ１２２を正確に動作させることができるため、復旧センスアンプ部５０の誤動作を防止して、復旧動作を迅速に行い得る。
【００３２】
【発明の効果】
以上説明したように、本発明によれば、従来の回路構成と比べて、メインセンスアンプをディスエーブルさせるときに使用するヒューズ数を低減できるため、ヒューズカッティング時間及び半導体チップのサイズを低減し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係る復旧制御回路の一実施形態のブロック図である。
【図２】図１の入出力復旧制御部の回路図である。
【図３】図１の入出力復旧制御信号合成部の回路図である。
【図４】図１の復旧センスアンプイネーブル信号合成部の回路図である。
【図５】図１の復旧センスアンプ部の回路図である。
【図６】図１の各動作信号タイミングの信号波形図である。
【図７】従来の復旧制御回路のブロック図である。
【図８】図７の入出力復旧制御部の回路図である。
【図９】図７のメインセンスアンプ制御部の回路図である。
【図１０】図７のメインセンスアンプ部の回路図である。
【図１１】図７の復旧センスアンプ部の回路図である。
【図１２】図７のマルチプレクサの回路図である。
【図１３】図７の動作信号タイミングの信号波形図である。
【符号の説明】
１０    コラムコーディング制御部
２０    ブロック復旧制御部
３０−１〜３０−４    入出力復旧制御部
４０−１〜４０−４    メインセンスアンプ部
５０    復旧センスアンプ部
７０−１〜７０−４    マルチプレクサ
８０    入出力復旧制御信号合成部
９０    復旧センスアンプイネーブル信号合成部
ＰＭ９１，ＰＭ９２，ＰＭ１２１    ＰＭＯＳトランジスタ
ＮＭ１２１，ＮＭ１２２    ＮＭＯＳトランジスタ
ＩＮＶ９１〜ＩＮＶ９５，ＩＮＶ１２１    インバータ
Ｒ９１    抵抗
ＩＯＦ    入出力ヒューズ
ＮＤ９１，ＮＤ９２，ＮＤ１０１，ＮＤ１１１，ＮＤ１２１    ＮＡＮＤゲート
ＮＯＲ１０１，ＮＯＲ１０２，ＮＯＲ１１１，ＮＯＲ１２１    ＮＯＲゲート
ＴＧ９１    伝送ゲート
ＲＳＡ１２１，ＲＳＡ１２２    復旧センスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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