(57)【特許請求の範囲】
【請求項１】
ゲートアレイデバイス又はＡＳＩＣからなる半導体装置の製造方法であって、半導体基板上に形成された複数の半導体素子を覆う層間絶縁膜の途中までかつ前記半導体素子の所定領域上に開口部を形成する工程と、
ユーザ仕様に応じて、接続が必要な開口部に開口を有し、接続が不要な開口部を覆うマスクを用いて、前記接続が不要な開口部にはコンタクトホールを形成せず、かつ前記接続が必要な開口部下部に残存する前記層間絶縁膜を除去することでコンタクトホールを形成すると共に前記接続が必要な開口部上部を包含する埋め込み配線層形成用開口部を形成するデュアルダマシン工程と、
前記接続が不要な開口部、前記コンタクトホール及び前記埋め込み配線層形成用開口部を少なくとも埋め込むように導電層を前記層間絶縁膜上に形成する工程と、
前記層間絶縁膜上の導電層を除去することで、前記接続が必要な開口部に対応する前記コンタクトホール及び前記埋め込み配線層形成用開口部に前記半導体素子と接続するコンタクトプラグと埋め込み配線層を、前記接続が不要な開口部に前記半導体素子と接続しない導電層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記導電層が、前記層間絶縁膜上、前記コンタクトホールの壁面及び前記埋め込み配線層形成用開口部壁面に形成された第１導電層と、その上に形成された第２導電層の積層体からなり、前記第１導電層が、Ｃｏ、Ｔｉ、Ｔａ、Ｗ又はＰｄからなる薄膜とＭｏ、Ｔａ、Ｔｉ、Ｗ又はＺｒの窒化物又は窒素酸化物からなる薄膜の２層からなる請求項１に記載の製造方法。
【請求項３】
前記導電層が、前記層間絶縁膜上、前記コンタクトホールの壁面及び前記埋め込み配線層形成用開口部壁面に形成された第１導電層と、その上に形成された第２導電層の積層体からなり、前記第２導電層が、ＣＶＤ法又はメッキ法により形成されるＣｕ又はその合金からなる層である請求項１に記載の製造方法。
【請求項４】
前記第２導電層が、ＣｕとＺｒ、Ｃｒ、Ｓｎ又はＢｅとの合金からなる層である請求項３に記載の製造方法。
【請求項５】
前記層間絶縁膜上の導電層が、化学機械研磨法により除去される請求項１に記載の製造方法。
【請求項６】
前記層間絶縁膜上の導電層の除去後の前記層間絶縁膜と前記埋め込み配線層とからなる平面が、実質的に平坦である請求項１に記載の製造方法。
【請求項７】
ゲートアレイデバイス又はＡＳＩＣからなる半導体装置の製造方法であって、半導体基板上に形成された複数の半導体素子を覆う層間絶縁膜の途中までかつ前記半導体素子の所定領域上に開口部を形成する工程と、
ユーザ仕様に応じて、接続が必要な開口部に開口を有し、接続が不要な開口部を覆うマスクを用いて、前記接続が不要な開口部にはコンタクトホールを形成せず、かつ前記接続が必要な開口部下部に残存する前記層間絶縁膜を除去することでコンタクトホールを形成すると共に前記接続が必要な開口部上部を包含する埋め込み配線層形成用開口部を形成するデュアルダマシン工程と、
前記層間絶縁膜上、前記接続が不要な開口部の壁面、前記コンタクトホールの壁面及び前記埋め込み配線層形成用開口部の壁面に第１導電層を形成する工程と、
前記層間絶縁膜上、前記接続が不要な開口部の壁面、前記コンタクトホールの壁面及び前記埋め込み配線層形成用開口部の壁面の前記第１導電層を覆うように第２導電層を形成する工程と、
前記層間絶縁膜上、前記配線層形成用開口部及び前記接続が不要な開口部の上部の第２導電層を除去することで、前記接続が必要な開口部に対応する前記コンタクトホールに前記半導体素子と接続するコンタクトプラグを、前記接続が不要な開口部に前記半導体素子と接続しない導電層を形成する工程と、
前記埋め込み配線層形成用開口部及び前記接続が不要な開口部の上部を少なくとも埋め込むように第３導電層を前記層間絶縁膜上に形成する工程と、
前記層間絶縁膜上の前記第３導電層を除去することで、前記接続が必要な開口部に対応する前記埋め込み配線層形成用開口部に埋め込み配線層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記第２導電層がＷからなる層であり、その除去がドライエッチングによるエッチバックにより行われる請求項７に記載の製造方法。
【請求項９】
前記第３導電層が、Ａｌからなる層又はＡｌ／ＴｉＮ／Ｔｉからなる積層体である請求項７に記載の製造方法。
【請求項１０】
前記層間絶縁膜が、前記層間絶縁膜の途中までかつ前記半導体素子の所定領域上に開口部を形成する際に、エッチングストッパーとしての役割を果たす膜を備える請求項１に記載の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関する。更に詳しくは、本発明は、半導体装置が製品化されるまでの期間（以下、ＴＡＴと称する）の短縮が要求されるゲートアレイデバイスやＡＳＩＣ等の半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ゲートアレイデバイスやＡＳＩＣは、半導体基板上に複数のトランジスタを形成したマスターチップを作成しておき、必要なトランジスタを配線接続することでユーザーの所望する仕様となる半導体装置である。
【０００３】
このような半導体装置に対して、近年ＴＡＴを短縮する要求が高くなっている。その一方で、ユーザーの仕様が高機能になるに従って、半導体装置もサブミクロンプロセスを使用した微細化が進み、更に３〜６層の配線層を備えるといった多層配線化が進んでおり、これらはＴＡＴを長くする要因となっている。
【０００４】
微細化及び多層配線化に対応し、高い接続信頼性を維持しながら、ＴＡＴを短縮する方法が提案されている。例えば、特開平６−２３６８７５号公報には、次の方法が記載されている。
【０００５】
まず、図６（ａ）に示すように、予め複数のコンタクトホールを開口し、これらのコンタクトホールの大部分を導電層２２２で埋め込んだ後、残りのコンタクトホールを絶縁膜２２３で埋め込む。次に、図６（ｂ）に示すように、ユーザーの仕様決定後に、導電層２２２が埋め込まれたコンタクトホールの内、必要な箇所のみの絶縁膜２２３をフォトリソグラフィー工程及びエッチング工程により除去して、配線層２１７を形成する方法である。なお、図中、２０１は素子分離領域、２０２はゲート絶縁膜、２０３はゲート電極、２０４及び２０５は低濃度不純物領域、２０７及び２０８は高濃度不純物領域、２１１は層間絶縁膜を意味する。
【０００６】
この方法では、コンタクトホール内に導電層を埋め込んでおくことにより、微細化（即ち、コンタクトホールのアスペクト比が大きくなること）に伴って発生しやすくなるコンタクト抵抗の増加や接続の信頼性の低下を防止している。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記方法では、ユーザーの仕様決定後に、必要な個所のコンタクトホール上の絶縁膜の除去と、メタル配線の形成をそれぞれ行うことが必要となる。そのため、フォトリソグラフィー工程及びエッチング工程を２回ずつ行う必要が生じる。従って、ＴＡＴが長くなるという問題がある。
【０００８】
更に、メタル配線形成後、その上に配線層を多層形成する場合、メタル配線による段差が存在するため、メタル配線とその上の配線層間の上面が平坦な層間絶縁膜の形成する工程が複雑になるという問題もある。なお、メタル配線により形成される段差は、そこに流れる電流密度に依存するが、通常０．５μｍ程度の高さとなり、多層配線化の妨げとなっている。
【０００９】
従って、今後、半導体装置の微細化及び多層配線化が進むにつれ、
（ａ）コンタクトホール内に導電層を埋め込むことにより、高い接続信頼性を保持する。
（ｂ）メタル配線による段差をできるだけ小さくすることで平坦性を向上させ、その上に形成される配線層の形成を容易にする。
（ｃ）ＴＡＴを短縮する。
という要求はますます強くなると考えられる。
【００１０】
【課題を解決するための手段】
上記課題を鑑み、本発明の発明者は、ＴＡＴを長くすることなく、コンタクトホール内に導電層を埋め込み、配線層による段差も小さくすることができる半導体装置の製造方法を見出し本発明に至った。
【００１１】
かくして、本発明によれば、ゲートアレイデバイス又はＡＳＩＣからなる半導体装置の製造方法であって、半導体基板上に形成された複数の半導体素子を覆う層間絶縁膜の途中までかつ前記半導体素子の所定領域上に開口部を形成する工程と、
ユーザ仕様に応じて、接続が必要な開口部に開口を有し、接続が不要な開口部を覆うマスクを用いて、前記接続が不要な開口部にはコンタクトホールを形成せず、かつ前記接続が必要な開口部下部に残存する前記層間絶縁膜を除去することでコンタクトホールを形成すると共に前記接続が必要な開口部上部を包含する埋め込み配線層形成用開口部を形成するデュアルダマシン工程と、
前記接続が不要な開口部、前記コンタクトホール及び前記埋め込み配線層形成用開口部を少なくとも埋め込むように導電層を前記層間絶縁膜上に形成する工程と、
前記層間絶縁膜上の導電層を除去することで、前記接続が必要な開口部に対応する前記コンタクトホール及び前記埋め込み配線層形成用開口部に前記半導体素子と接続するコンタクトプラグと埋め込み配線層を、前記接続が不要な開口部に前記半導体素子と接続しない導電層を形成する工程とを含むことを特徴とする半導体装置の製造方法が提供される。
更に、本発明によれば、ゲートアレイデバイス又はＡＳＩＣからなる半導体装置の製造方法であって、半導体基板上に形成された複数の半導体素子を覆う層間絶縁膜の途中までかつ前記半導体素子の所定領域上に開口部を形成する工程と、
ユーザ仕様に応じて、接続が必要な開口部に開口を有し、接続が不要な開口部を覆うマスクを用いて、前記接続が不要な開口部にはコンタクトホールを形成せず、かつ前記接続が必要な開口部下部に残存する前記層間絶縁膜を除去することでコンタクトホールを形成すると共に前記接続が必要な開口部上部を包含する埋め込み配線層形成用開口部を形成するデュアルダマシン工程と、
前記層間絶縁膜上、前記接続が不要な開口部の壁面、前記コンタクトホールの壁面及び前記埋め込み配線層形成用開口部の壁面に第１導電層を形成する工程と、
前記層間絶縁膜上、前記接続が不要な開口部の壁面、前記コンタクトホールの壁面及び前記埋め込み配線層形成用開口部の壁面の前記第１導電層を覆うように第２導電層を形成する工程と、
前記層間絶縁膜上、前記配線層形成用開口部及び前記接続が不要な開口部の上部の第２導電層を除去することで、前記接続が必要な開口部に対応する前記コンタクトホールに前記半導体素子と接続するコンタクトプラグを、前記接続が不要な開口部に前記半導体素子と接続しない導電層を形成する工程と、
前記埋め込み配線層形成用開口部及び前記接続が不要な開口部の上部を少なくとも埋め込むように第３導電層を前記層間絶縁膜上に形成する工程と、
前記層間絶縁膜上の前記第３導電層を除去することで、前記接続が必要な開口部に対応する前記埋め込み配線層形成用開口部に埋め込み配線層を形成する工程とを含むことを特徴とする半導体装置の製造方法が提供される。
【００１２】
【発明の実施の形態】
以下、実施の形態により本発明を更に具体的に説明するが、本発明はこれらに限定されるものではない。
【００１３】
実施の形態１
図１（ａ）〜（ｃ）、図２（ｄ）〜（ｆ）及び図３（ｇ）〜（ｉ）に基づいて本発明を説明する。これら図は、同一基板上に４個の半導体素子としてのトランジスターが形成された例を示しており、左側の２個のトランジスターがＮ型ＭＯＳトランジスター（以下、ＮＭＯＳと称する）を、右側の２個がＰ型ＭＯＳトランジスター（以下、ＰＭＯＳと称する）をそれぞれ意味している。なお、この実施の形態では、半導体素子がトランジスタである例を示しているが、トランジスタに限定されず、抵抗素子や容量素子等も半導体素子に含まれる。
【００１４】
まず、図１（ａ）に示すように、半導体基板の表面層に形成された厚さ約０．２〜０．６μｍ（例えば、約０．４μｍ）のＳｉＯ2膜１からなる素子分離領域間の半導体基板上に厚さ約０．００５〜０．０２μｍ（例えば、約０．０１μｍ）のゲート絶縁膜２を形成する。ゲート絶縁膜としては、シリコン酸化膜、シリコン窒化膜又はそれらの積層体が挙げられる。ゲート絶縁膜２上にゲート電極形成用の導体膜を厚さ約０．１〜０．３μｍ（例えば、約０．２μｍ）堆積させた後、導体膜をフォトリソグラフィー工程及びエッチング工程に付すことでゲート電極３を形成する。ゲート電極形成用の導体膜としては、高濃度に不純物を拡散したポリシリコン膜やポリサイド膜等が挙げられる。
【００１５】
次に、図１（ｂ）に示すように、フォトリソグラフィー工程により所定領域をフォトマスクで覆った後、ゲート電極３とフォトマスクを介して、半導体基板に不純物をイオン注入することにより、Ｎ-型不純物拡散層４とＰ-型不純物拡散層５を形成する。更に、公知の方法でＳｉＯ2膜やＳｉ3Ｎ4膜からなるサイドウォールスペーサー６をゲート電極３の側壁に形成する。次いで、フォトリソグラフィー工程により所定領域をフォトマスクで覆った後、ゲート電極３、サイドウォールスペーサー６とフォトマスクを介して、半導体基板に不純物をイオン注入することにより、Ｎ+型不純物拡散層７とＰ+型不純物拡散層８を形成する。この後、注入された不純物を活性化するために、約７００〜８５０℃、約３０〜６０分間（例えば、約８００℃、６０分間）アニール処理を行うことが好ましい。これら工程によりトランジスタを形成することができる。
【００１６】
次に、トランジスタを覆うように層間絶縁膜が形成される。層間絶縁膜の上面は平坦化されていることが好ましい。層間絶縁膜としては、例えば、ボロンやリン等の不純物を含むか含まないＳｉＯ2膜をＣＶＤ法により堆積した後、約８５０〜９００℃でリフローすることにより平坦化した膜や、不純物を含むか含まないＳｉＯ2膜をＣＶＤ法により堆積した後、化学機械研磨（ＣＭＰ）法で平坦化した膜等が挙げられる。ＣＭＰ法の条件例としては、下記条件が挙げられる。但し、下記条件は単なる例示であって、層間絶縁膜、研磨布及び研磨剤の種類に応じて適宜変更される条件である。
研磨布圧力    ：１ｐｓｉ
研磨布回転数  ：２８ｒｐｍ
ウェハー圧力  ：７ｐｓｉ
ウェハー回転数：３２ｒｐｍ
研磨剤        ：シリカ系
なお、以下で説明するように、層間絶縁膜は途中まで開口部を形成するが、この形成を容易にするために、層間絶縁膜中に該膜と異なる材料からなる膜を挟むことが好ましい。そのような膜として、Ｓｉ3Ｎ4膜やＳｉＯＮ膜等が挙げられる。
【００１７】
具体的には、図１（ｃ）に示すように、層間絶縁膜として、全面に厚さ約０．１〜０．２μｍからなるＳｉＯ2膜９、厚さ約０．０１〜０．０２μｍからなるＳｉ3Ｎ4膜やＳｉＯＮ膜１０、厚さ約０．９〜１．１μｍからなるＳｉＯ2１１をこの順でＣＶＤ法により形成する。
【００１８】
次に、半導体基板上に形成された複数の半導体素子を覆う層間絶縁膜の途中まで開口部を形成する。この開口部は、半導体素子の電気的な導通が必要な所定領域上に形成される。具体的には、図２（ｄ）に示すように、フォトリソグラフィー工程及びエッチング工程により、Ｎ+型不純物拡散層７とＰ+型不純物拡散層８上のＳｉＯ2膜１１に開口部を形成する。なお、開口部の底部には、ＳｉＯ2膜９及びＳｉ3Ｎ4膜やＳｉＯＮ膜１０が存在し、半導体基板は露出していない。即ち、Ｓｉ3Ｎ4膜やＳｉＯＮ膜１０はエッチングストッパーとしての役割を果たしている。
【００１９】
ここで開口部は以下の工程でコンタクトホールを構成するものであるが、この開口部のレイアウトは、ユーザー個々の仕様を満足するようなものである必要はなく、不特定多数のユーザーの仕様を満足しうるように、将来接続する可能性のあるコンタクトホールを包含するようにレイアウトすることができる。なお、図２（ｄ）中、２４はフォトマスクを意味している。
【００２０】
次に、図２（ｅ）に示すように、フォトマスク２４を除去することにより、底部で半導体基板が露出していない、コンタクトホール形成用の開口部を備えたマスターチップを形成することができる。このマスターチップは、以降の工程を経ることで、個々のユーザーに対応した仕様に形成することができる。
【００２１】
次に、所定の開口部下部に残存する層間絶縁膜を除去することでコンタクトホールを形成すると共に開口部の表面層に埋め込み配線層形成用開口部を形成する。この工程はデュアルダマシン工程と通常称される。
【００２２】
具体的には、まず、図２（ｆ）に示すように、ユーザーの仕様が決定した後、その仕様にあわせた配線パターンを反映するフォトマスク２４を形成する。このフォトマスク２４は、ユーザー仕様に基づき接続が必要な開口部１２と１４に開口を有し、接続が不要な開口部１３と１５を覆っている。
【００２３】
この後、図３（ｇ）に示すように、フォトマスク２４を用いて、開口部下部に残存するＳｉＯ2膜９及びＳｉ3Ｎ4膜やＳｉＯＮ膜１０を除去することで、コンタクトホールを形成することができる。更に、コンタクトホールの形成と同時に、ＳｉＯ2膜１１の表面層に埋め込み配線層形成用開口部を所定深さ（埋め込み配線層が形成しうる深さ）で形成することができる。所定深さとは、所望する配線層の電流密度により異なるが、通常約０．４〜０．８μｍである。
【００２４】
コンタクトホール及び配線層形成用開口部は、例えば、反応性イオンエッチングのような異方性のエッチング法により形成することが好ましい。具体的には、反応性イオンエッチングは、ＣＦ4、ＣＨＦ3、Ａｒ等のエッチングガスを使用し、圧力を例えば、約２５０Ｔｏｒｒ、ＰＦパワーを例えば、約４０Ｗの条件下で行うことができる。
【００２５】
次に、コンタクトホール及び埋め込み配線層形成用開口部を少なくとも埋め込むように導電層を層間絶縁膜上に形成する。この導電層は、一層であってもよいが、複数層からなっていてもよい。
【００２６】
具体的には、図３（ｈ）に示すように、スパッター法により第１導電層１６を約１０〜５０ｎｍの厚さで形成した後、ＣＶＤ法又はメッキ法により第２導電層１７を約０．８〜１μｍの厚さで形成することができる。ここで、第１導電層としては、Ｃｏ、Ｔｉ、Ｔａ、Ｗ又はＰｄからなる薄膜とＭｏ、Ｔａ、Ｔｉ、Ｗ又はＺｒの窒化物又は窒素酸化物からなる薄膜の２層を使用することが好ましい。一方、第２導電層としては、Ｃｕ又はその合金からなる層を使用することが好ましい。Ｃｕ合金としては、ＣｕとＺｒ、Ｃｒ、Ｓｎ又はＢｅとの合金が挙げられる。Ｃｕ合金中の他の金属の濃度は、約０．２〜０．６重量％であることが好ましい。
【００２７】
次に、層間絶縁膜上の導電層を除去することで、コンタクトプラグと埋め込み配線層を形成する。具体的には、図３（ｉ）に示すように、例えば、ＣＭＰ法で、ＳｉＯ2膜１１上に存在する第１導電層１６と第２導電層１７を、ＳｉＯ2膜１１の上面が露出するまで研磨することにより、コンタクトプラグと埋め込み配線層を形成することができる。
【００２８】
ＣＭＰ法の条件例としては、下記条件が挙げられる。但し、下記条件は単なる例示であって、層間絶縁膜、研磨布及び研磨剤の種類に応じて適宜変更される条件である。
研磨布圧力    ：１〜１．５ｐｓｉ
研磨布回転数  ：３０〜３５ｒｐｍ
ウェハー圧力  ：１〜１．５ｐｓｉ
ウェハー回転数：３０〜３５ｒｐｍ
研磨剤        ：ＮＨ4ＯＨベースシリカ系
上記工程によりユーザー仕様に基づいた半導体装置を製造することができる。本実施の形態では、メタル配線（コンタクトプラグと埋め込み配線層を含む概念）１８と２０はユーザー仕様に基づきトランジスタに接続された有効な配線であり、メタル配線１９及び２１は接続されていない無効な配線である。得られた半導体装置は、コンタクトホール内には導電層が埋め込まれているので、高い接続信頼性を有している。また、配線層は層間絶縁膜に埋め込まれて形成されているので、層間絶縁膜の上面で、実質的な段差は形成されない。そのため、更にこの半導体装置上への配線層の形成が容易となる。
【００２９】
実施の形態２
図４（ａ）と（ｂ）及び図５（ｃ）と（ｄ）に基づいて本発明を説明する。
【００３０】
実施の形態１の図３（ｇ）まで同様の工程を繰り返す。
【００３１】
次に、図３（ｈ）と同様に、スパッター法により第１導電層１０１を約１０〜５０ｎｍの厚さで形成した後、ＣＶＤ法又はメッキ法により第２導電層１０２を約０．５〜０．６μｍの厚さで形成する（図４（ａ）参照）。ここで、第２導電層としては、Ｗを使用することが好ましい。
【００３２】
次に、図４（ｂ）に示すように、例えば、反応性イオンエッチングのような異方性のエッチング法により第２導電層１０２をエッチバックする。具体的には、反応性イオンエッチングは、エッチングガスとしてＳＦ6（流量１１０ｓｃｃｍ）、Ａｒ（流量９０ｓｃｃｍ）及びＨｅ（流量１０ｓｃｃｍ）を使用し、圧力を例えば、約２６５ｍＴｏｒｒ、ＰＦパワーを例えば、約３００Ｗの条件下で行うことができる。このエッチバックにより、配線層形成用開口部の底部に存在する第１導電層１０１が露出すると共にコンタクトプラグが形成される。
【００３３】
更に、ＳｉＯ2膜１１の上面が露出するまで第１導電層１０１を、例えば、反応性イオンエッチングのような異方性のエッチング法によりエッチバックする。
【００３４】
エッチバックの条件例としては、ＣＦ4、ＢＣｌ3、Ｃｌ2、Ａｒ等のエッチングガスを使用し、圧力を例えば約２Ｐａ、ＲＦパワーを例えば約４０Ｗで行うことができる。但し、前記条件は単なる例示であって、層間絶縁膜、第１導電層及びエッチングガスの種類に応じて適宜変更される条件である。
【００３５】
上記エッチバックでは、第１導電膜の厚さの１．５倍程度の厚さを除去することが好ましい。
【００３６】
次に、図５（ｃ）に示すように、ＣＶＤ法やスパッタ法により第３導電層１０３を形成する。第３導電層としては、Ａｌからなる層又は上からＡｌ／ＴｉＮ／Ｔｉからなる積層体が挙げられる。第３導電層の厚さは、Ａｌからなる層の場合は約０．６〜１．５μｍ（例えば、約１μｍ）、Ａｌ／ＴｉＮ／Ｔｉからなる積層体の場合は約０．６〜１．５μｍ／約５〜２５ｎｍ／約５〜２５ｎｍ（例えば、約１μｍ／約１５ｎｍ／約１５ｎｍ）である。
【００３７】
次に、ＳｉＯ2膜１１の上面が露出するまで第３導電層１０３を、例えば、反応性イオンエッチングのような異方性のエッチング法によりエッチバックすることで埋め込み配線層を形成する（図５（ｄ）参照）。
【００３８】
エッチバックの条件例としては、下記条件が挙げられる。但し、下記条件は単なる例示であって、層間絶縁膜、第３導電層及びエッチングガスの種類に応じて適宜変更される条件である。
ＡｒとＣＨ4の混合ガス：２００ｓｃｃｍ
ＢＣｌ3              ：４０ｓｃｃｍ
Ｃｌ2                ：１６０ｓｃｃｍ
ＲＦパワー            ：４０〜６０Ｗ
圧力                  ：１〜２Ｐａ
上記工程によりユーザー仕様に基づいた半導体装置を製造することができる。本実施の形態では、メタル配線１０４と１０６はユーザー仕様に基づきトランジスタに接続された有効な配線であり、メタル配線１０５及び１０７は接続されていない無効な配線である。
【００３９】
【発明の効果】
本発明の製造方法では、配線層がユーザーの仕様決定後に各１回のフォトリソグラフィー工程及びエッチング工程で形成できるので、ＴＡＴを短縮することができる。また、コンタクトホール内に導電層が埋め込まれているため、高い接続信頼性を確保することができる。更に、配線層が層間絶縁膜に埋め込まれて形成されるので、配線層による段差が実質的に形成されていないことから、この配線層上に段差による影響のない多層配線層を形成することが容易となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の概略工程断面図である。
【図２】本発明の半導体装置の製造方法の概略工程断面図である。
【図３】本発明の半導体装置の製造方法の概略工程断面図である。
【図４】本発明の半導体装置の製造方法の概略工程断面図である。
【図５】本発明の半導体装置の製造方法の概略工程断面図である。
【図６】従来の半導体装置の製造方法の概略工程断面図である。
【符号の説明】
１、９、１１  ＳｉＯ2膜
２、２０２  ゲート絶縁膜
３、２０３  ゲート電極
４  Ｎ-型不純物拡散層
５  Ｐ-型不純物拡散層
６  サイドウォールスペーサー
７  Ｎ+型不純物拡散層
８  Ｐ+型不純物拡散層
１０  Ｓｉ3Ｎ4膜やＳｉＯＮ膜
１２、１３、１４、１５  開口部
１６、１０１  第１導電層
１７、１０２  第２導電層
２４  フォトマスク
１８、１９、２０、２１、１０４、１０５、１０６、１０７  メタル配線
１０３  第３導電層
２０１  素子分離領域
２０４、２０５  低濃度不純物領域
２０７、２０８  高濃度不純物領域
２１１  層間絶縁膜
２１７  配線層
２２２  導電層
２２３  絶縁層
【図１】
0003821624.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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