(57)【特許請求の範囲】
【請求項１】
搭載された半導体チップと電気的に接続された外部電極が列状に配置された半導体装置において、
前記外部電極が、共通外部電極と個別外部電極とからなり、前記共通外部電極の列方向の間隔が、前記個別外部電極の列方向の間隔よりも広いことを特徴とする半導体装置。
【請求項２】
前記共通外部電極の間隔が、前記個別外部電極の間隔の整数倍となっていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体チップがメモリチップであることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
半導体チップと電気的に接続されている複数の外部電極が等間隔に配置された外部電極の列が行方向に複数配置された半導体装置において、
前記外部電極が、共通外部電極と個別外部電極とからなり、前記共通外部電極の行方向の外部電極の数が、前記個別外部電極の行方向の外部電極の数よりも少ないことを特徴とする半導体装置。
【請求項５】
前記半導体チップがメモリチップであることを特徴とする請求項４に記載の半導体装置。
【請求項６】
搭載された半導体チップと電気的に接続された外部電極が列状に配置された半導体装置を基板に複数実装し、前記外部電極と前記基板の接続電極とを電気的に接続した半導体モジュールにおいて、
前記外部電極が、共通外部電極と個別外部電極とからなり、前記共通外部電極の列方向の間隔が、前記個別外部電極の列方向の間隔よりも広くなっており、前記外部電極と対応する基板の接続電極間の実装面に配線が形成されていることを特徴とする半導体モジュール。
【請求項７】
前記共通接続電極の間隔が、前記個別接続電極の間隔の整数倍となっていることを特徴とする請求項６に記載の半導体モジュール。
【請求項８】
前記半導体装置が半導体記憶装置であることを特徴とする請求項６又は請求項７に記載の半導体モジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及び半導体モジュールに関し、特に複数の半導体装置を並列に接続してモジュール実装する場合に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭに代表される半導体記憶装置は、コンピュータ等に用いられているが、マルチメディアデータ等の大容量データの処理等の必要性から更に大容量化することが求められている。コンピュータでは、複数の半導体装置を基板に実装したメモリモジュールとして用いられており、一定寸法のモジュール基板により多くの半導体記憶装置を搭載するためには、半導体記憶装置の小型化が望ましい。また、近年では各種家電製品にも半導体記憶装置が搭載されており、家電製品の小型化のためには、半導体記憶装置もより小型化が必要となっている。
【０００３】
更に、前述したメモリモジュールでは、複数の半導体記憶装置が基板に実装されたメモリモジュールとして提供されることによって、複数の半導体装置を一体化してより大容量とし、加えて複数の半導体記憶装置を搭載することによって、モジュールのデータバス幅を各半導体記憶装置のメモリのビット幅×搭載数に拡張することができるので、より高速のデータ転送が可能となる。
【０００４】
半導体装置の小型化では、搭載する半導体チップサイズと同等乃至わずかに大きなＣＳＰ（Chip Size Package）型の封止構造の半導体装置が用いられており、このようなＣＳＰ型の半導体装置では、封止構造の小型化によって外部電極も小型化及び狭ピッチ化されている。こうしたＣＳＰについては、例えば工業調査会刊行「ＣＳＰ技術のすべて」に記載されている。
【０００５】
こうした半導体装置の小型化、外部電極の小型化及び狭ピッチ化では、部品としての互換性を保つために、半導体装置の外形寸法及び外部電極の配置について、ＥＩＡＪ，ＪＥＤＥＣ等のパッケージの外形標準化機関にて検討されて標準化され、各社の同種半導体装置はこの規格に従って設計され、外形寸法及び外部電極の配置が同様の寸法・配置となっている。
【０００６】
【発明が解決しようとする課題】
本発明者等は、ＪＥＤＥＣ標準のＣＳＰ型６０ピンのＤＤＲ（Double Data Rate）−ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）半導体装置を複数実装したメモリモジュールの設計を行なったが、半導体装置の外部電極が狭ピッチ化されたために、この外部電極と接続するため基板に設けられる接続電極の間隔も狭くなり、このため基板の実装面の接続電極間に配線を通すことが困難になっている。
【０００７】
メモリモジュールでは、夫々の半導体記憶装置に対して共通に接続されるアドレス信号或いは制御信号等の各半導体装置に共通する配線（以下、共通配線という）については並列に接続してモジュールの外部端子に接続し、データ信号或いは入出力信号等の各半導体装置に個別の配線（以下、個別配線という）については夫々個別に外部端子９に接続する。この共通配線に接続される共通外部電極と、夫々の半導体装置に対して個別に接続されるデータ信号或いは入出力信号等の個別配線に接続される個別外部電極とがある。共通配線では複数の半導体記憶装置を並列に接続してモジュールの外部端子に接続され、個別配線では夫々の半導体記憶装置からモジュールの外部端子に夫々接続されている。
【０００８】
例えば前記の半導体装置では、図１に示すように、半導体装置１の底面に狭ピッチ化され等間隔に配置された接続電極２の列が４列設けられている。このため、この半導体装置を複数並列に接続する基板では、図２に示すように、基板３の実装面に設けられた半導体装置搭載領域４に、半導体装置１の外部電極２に対応する接続電極５を形成するが、４列に配置された接続電極５を並列に接続するためには、接続電極５の間に３本の配線６を通す必要がある。そこで、配線数Ｎが３の場合の接続電極５と配線６との関係を図３に示す。配線幅Ｌｗ、配線間の間隙Ｌｇから配線領域の幅Ｄは最低でも０．７ｍｍ程度必要となり、この配線領域の幅Ｄを確保するためには、接続電極の直径Ｌｄ、接続電極のピッチＰとすると、Ｐ＝１．２ｍｍ程度が必要となり、前記の半導体装置を実装した場合には現状では実装面に配線を通すことができない。
【０００９】
実装面に配線を形成することができない場合には、基板内層にこれらの配線を形成する必要があり、層数の増加によって基板のコストが上昇する。加えて、基板内層に配線を形成すると、図４に示すように、半導体装置搭載領域４の各接続電極５から引き出した信号配線６をビアホール７を使って内層の配線８（破線図示）を使って外部端子９と接続する必要があり、このため接続信号数×（搭載チップ数＋１）のビアホール７が必要となる。通常、ビアホール７の部分では基板の全層にわたって配線が不能となるため、ビアホール７の増加によって基板配線の自由度が著しく限定され、層数を増やしても全ての信号を接続できない場合もある。この問題を回避するためには、ベリードビア或いはブラインドビア等の全層にわたらないビアを用いることも考えられるが、一般に基板コストが上昇し、信頼性も低下する可能性がある。
【００１０】
しかしながら、図５に示すように、配線を通すために半導体装置１の外部電極２の間隔を拡げたのでは、破線図示のようにパッケージの外形寸法を大きくせざるを得ず、半導体チップサイズに対してパッケージサイズが過大となる。この点は、搭載される半導体チップが世代ごとにシュリンク化される点を考慮すると、将来的には更に大きな問題となる。
【００１１】
本発明の目的は、パッケージサイズを増大させずに、実装面への基板配線を可能とする技術を提供することにある。
【００１２】
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００１３】
【問題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
【００１４】
搭載された半導体チップと電気的に接続された外部電極が列状に配置された半導体装置において、前記外部電極の列方向の間隔を不等ピッチとする。
【００１５】
また、半導体チップと電気的に接続されている複数の外部電極が等間隔に配置された外部電極の列が行方向に複数配置された半導体装置において、前記外部電極の各列の外部電極の数を異ならせる。
【００１６】
また、搭載された半導体チップと電気的に接続された外部電極が列状に配置された半導体装置を基板に複数実装し、前記外部電極と前記基板の接続電極とを電気的に接続した半導体モジュールにおいて、前記半導体装置の外部電極の列方向の間隔を不等ピッチとし、前記外部電極と対応する基板の接続電極間の実装面に配線を形成する。
【００１７】
上述した手段によれば、前記接続電極の間隔が広い部分にて、基板実装面に各半導体装置を並列に接続する共通配線を通すことが可能となる。
【００１８】
以下、本発明の実施の形態を説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１９】
【発明の実施の形態】
（実施の形態１）
図６は、本発明の一実施の形態である半導体装置の外部電極の配置を示す底面図であり、図７は図６中のａ−ａ線に沿った縦断面図であり、図８はこの半導体装置を複数実装したモジュールを示す平面図である。本実施の形態の半導体装置はＤＤＲ−ＳＤＲＡＭの半導体記憶装置であり、ＣＳＰ型の封止構造となっている。
【００２０】
この半導体装置では、ベース１０に半導体チップ１１を固定し、半導体チップ１１のパッドとベース１０の配線とがバンプ１２によって電気的に接続され、ベース１０と半導体チップ１１との間隙には樹脂等のアンダーフィル１３が充填されている。搭載された半導体チップ１１と電気的に接続されたベース１０の配線は、ベース１０の底面にアレイ状に形成された外部電極２に接続されており、外部電極２は、列状に配置され、列方向の間隔が不等ピッチとなっている。
【００２１】
ＤＲＡＭを複数実装するメモリモジュールでは、アドレス信号或いは制御信号等の各半導体装置に共通する共通配線６ａについては並列に接続してモジュールの外部端子９に接続し、データ信号或いは入出力信号等の各半導体装置に個別の個別配線６ｂについては夫々個別に外部端子９に接続する。本実施の形態では、共通配線６ａと接続する共通外部電極２ａの間隔が、個別配線６ｂと接続する個別外部電極２ｂの間隔よりも広くなっており、この広くなった共通外部電極２ａに対応させて基板３に設けられた共通接続電極５ａ間の実装面に共通配線６ａが形成されている。
【００２２】
また、本実施の形態では共通外部電極２ａの間隔が、個別外部電極２ｂの間隔の整数倍となっている。このため等ピッチを前提とした従来の試験装置等を用いたテスティング等の処理を行なうことが可能である。
【００２３】
また、マザーボード等との接続のために設けられるモジュールの外部端子９は、基板３の長辺端部に並設されたエッジコネクタとなっており、搭載される半導体装置１は、モジュール基板３の短辺に沿って半導体装置１の長辺を配置し、モジュール基板３の長辺方向に横並びに配置されている。このため図９に示す、個別外部電極２ｂの間隔を拡げ、個別接続電極５ｂの間隔も拡げた場合との比較では、基板３の個別接続電極５ｂから外部端子９までの配線長を短くすることができる。このためデータ信号或いは入出力信号等の配線に高速性を要求されるＤＤＲ等の方式では、特に有利となる。
【００２４】
図１０には、２５６Ｍビットの４８ピンＤＤＲ−ＳＤＲＡＭ型半導体装置に本発明を適用した例を示し、図１１にはこの半導体装置を実装したメモリモジュールの例を示す。半導体チップ１１に対して、共通外部電極２ａ及び個別外部電極２ｂは、ベース１０の内部配線１４によって、対応する半導体チップ１１のパッドと接続されている。なお、図中の１１ａは次世代の同等チップのチップサイズの予定値を、１１ｂは次々世代の同等チップのチップサイズの予想値を示している。
【００２５】
（実施の形態２）
図１２は、本発明の他の実施の形態である半導体装置の外部電極の配置を示す底面図である。本実施の形態の半導体装置はＤＤＲ−ＳＤＲＡＭの半導体記憶装置であり、ＣＳＰ型の封止構造となっている。
【００２６】
この半導体装置では、外部電極２ａ，２ｂの配置を除いた構成は前述した実施の形態の場合と同様である。本実施の形態では、等間隔に配置された外部電極２ａ，２ｂの列が行方向に複数配置されており、共通外部電極２ａの行方向の数が、個別外部電極２ｂの行方向の数よりも少なくなっている。即ち、共通外部電極２ａは２列に形成し、個別外部電極２ｂは４列に形成してある。このため、共通外部電極２ａ間を通る共通配線の数は１本となり、基板の実装面に共通配線を形成することが可能となる。
【００２７】
また、本実施の形態では、共通外部電極２ａの間隔を個別外部電極２ｂの間隔と同一としたままで、基板の実装面に共通配線を形成することが可能となる。
【００２８】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００２９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００３０】
（１）本発明によれば、モジュールの実装面に共通配線を形成することができるという効果がある。
【００３１】
（２）本発明によれば、上記効果（１）により、モジュール基板の配線層数の増加を防止することが可能となるという効果がある。
【００３２】
（３）本発明によれば、上記効果（２）により、ビアホール数の増加を防止することができるという効果がある。
【００３３】
（４）本発明によれば、上記効果（１）（２）により、基板コストの上昇を回避し、信頼性の低下を防止することができるという効果がある。
【００３４】
（５）本発明によれば、パッケージサイズ増大を防止することができるという効果がある。
【図面の簡単な説明】
【図１】従来の半導体装置を示す底面図である。
【図２】従来のモジュール基板を示す要部平面図である。
【図３】接続電極の間隔と配線との関係を説明する図である。
【図４】従来のモジュール基板を示す平面図である。
【図５】従来の半導体装置を示す底面図である。
【図６】本発明の一実施の形態である半導体装置を示す底面図である。
【図７】図６中のａ−ａ線に沿った縦断面図である。
【図８】本発明の一実施の形態である半導体モジュールを示す平面図である。
【図９】従来の半導体モジュールを示す平面図である。
【図１０】本発明の一実施の形態である半導体装置を示す底面図である。
【図１１】本発明の一実施の形態である半導体モジュールを示す平面図である。
【図１２】本発明の他の実施の形態である半導体装置を示す底面図である。
【符号の説明】
１…半導体装置、２ａ…共通外部電極、２ｂ…個別外部電極、３…基板、４…半導体チップ搭載領域、５ａ…共通接続電極、５ｂ…個別接続電極、６ａ…共通配線、６ｂ…個別配線、７…ビアホール、８…配線（内層）、９…外部端子、１０…ベース、１１…半導体チップ、１２…バンプ、１３…アンダーフィル、１４…内部配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003813768.tif 000011
【図１１】
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【図１２】
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