(57)【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）に実装される装置（ＩＣＩＤ）であって、それが実装された集積回路を識別する識別番号（ＩＤ）を発生するもので、
その装置が、
前記ＩＣ内に形成された複数の識別セルであって、前記ＩＣの製造時に前記識別セルの内部に生じる、前記識別セルの動作特性におけるランダムなパラメータの変動の実質的な関数である値を有する出力を生成する識別セルと、
前記複数の識別セルの出力を監視し、そして、それに応じて前記ＩＤを発生する測定手段を有するが、
前記ＩＤもまた前記識別セル内に生じる前記識別セルの動作特性におけるランダムなパラメータの変動の実質的な関数である装置。
【請求項２】
前記複数の識別セルのそれぞれの出力に応じて前記測定手段が前記ＩＤの値を確定することを特徴とする前記請求項１に記載の装置。
【請求項３】
前記識別セルのそれぞれが少なくとも一つのトランジスタを有し、
各セルの出力がそのトランジスタの動作特性の関数であり、その関数が順次前記ＩＣの前記ランダムなパラメータの変動の関数となることを特徴とする前記請求項２に記載の装置。
【請求項４】
前記識別セルのそれぞれが前記ＩＣの製造時に前記識別セルの内部に生じる、前記識別セルの動作特性におけるランダムなパラメータの変動に起因して動作特性に差を有する二つのトランジスタを有し、前記セルの前記出力が前記動作特性の差の関数であることを特徴とする前記請求項２に記載の装置。
【請求項５】
前記トランジスタが金属酸化物半導体フィールド効果トランジスタ（ＭＯＳＦＥＴ）であることを特徴とする前記請求項４に記載の装置。
【請求項６】
更に、前記ＩＣ内に形成された複数のタイプ識別セルであって、それぞれのタイプ識別セルが前記ランダムなパラメータの変動とは実質的に無関係である出力を有するものを有し、
前記測定手段が、また、前記複数のタイプ識別セルのそれぞれの出力を監視し、そして、また、前記複数の前記タイプ識別セルの前記出力に応じて前記ＩＤを発生することを特徴とする前記請求項２に記載の装置。
【請求項７】
前記測定手段によって発生された前記ＩＤが、前記複数の識別セルの監視されている出力のパターンを反映した第１のフィールドと、前記複数のタイプ識別セルの監視されている出力のパターンを反映した第２のフィールドを有することを特徴とする前記請求項６に記載の装置。
【請求項８】
前記測定手段が、
前記識別セルの出力の大きさを逐次比較し、各ビットが前記識別セルの出力の比較結果を示す一連のビットを発生する手段と、
該一連のビットに応じて前記ＩＤを発生する手段を有することを特徴とする前記請求項１に記載の装置。
【請求項９】
前記識別セルのそれぞれの出力が、前記ランダムなパラメータの変動の関数である二つの出力信号を有し、前記測定手段が前記識別セルのそれぞれの二つの出力信号の差の関数である前記ＩＤを生成することを特徴とする前記請求項１に記載の装置。
【請求項１０】
前記測定手段が、
前記識別セルのうちの連続するものの出力信号の間の前記差を比較する手段であって、各ビットが前記比較の個々の結果を示す一連のビットを発生するものと、
該一連のビットに応じて前記ＩＤを発生する手段を有することを特徴とする前記請求項９に記載の装置。
【請求項１１】
集積回路（ＩＣ）に識別番号（ＩＤ）を提供する方法であって、その方法が、
複数の識別セルであって、前記ＩＣの製造時に前記識別セルの内部に生じる、識別セルの動作特性におけるランダムなパラメータの変動の実質的な関数である値を有する出力を生成する識別セルを前記ＩＣ内に形成する工程と、
前記複数の識別セルの出力に応じて前記ＩＣ内において前記ＩＤを発生する工程を有するが、
前記ＩＤが前記ＩＣの製造時に前記識別セルの内部に生じる、前記識別セルの動作特性におけるランダムなパラメータの変動の実質的な関数である方法。
【請求項１２】
前記複数の識別セルのそれぞれの出力に応じて前記ＩＤの値が確定されることを特徴とする前記請求項１１に記載の方法。
【請求項１３】
前記識別セルのそれぞれが少なくとも一つのトランジスタを有し、
前記出力が、そのトランジスタの動作特性の関数であり、その関数が順次前記ＩＣの前記ランダムなパラメータの変動の関数となることを特徴とする前記請求項１２に記載の方法。
【請求項１４】
前記識別セルのそれぞれが前記ＩＣの製造時に前記識別セルの内部に生じる、前記識別セルの動作特性におけるランダムな変動に起因して動作特性に差を有する二つのトランジスタを有し、前記出力が前記トランジスタの前記動作特性の前記差の関数であることを特徴とする前記請求項１２に記載の方法。
【請求項１５】
前記トランジスタが金属酸化物半導体フィールド効果トランジスタ（ＭＯＳＦＥＴ）であることを特徴とする前記請求項１４に記載の方法。
【請求項１６】
集積回路（ＩＣ）に識別番号（ＩＤ）を提供する方法であって、その方法が、
複数の識別セルを前記ＩＣ内に形成する工程であって、それぞれの前記識別セルが前記ＩＣの製造時に生じる、前記識別セルの動作特性におけるランダムなパラメータの変動の実質的な関数である出力を有するものを形成する工程と、
複数のタイプ識別セルであって、それぞれのタイプ識別セルが前記識別セルの動作特性におけるランダムなパラメータの変動とは実質的に無関係である出力を有するものを前記ＩＣ内に形成する工程と、
前記複数の識別セルと前記複数のタイプ識別セルの出力の組み合わせに応じて前記ＩＣ内において前記ＩＤを発生する工程を有するが、前記ＩＤの値が前記複数の識別セルと前記複数のタイプ識別セルの出力の組み合わせに応じて確定され、前記値のうちの一方が前記ＩＣ内の識別セルの動作特性におけるランダムなパラメータの変動の実質的な関数であり、その他方が識別セルの動作特性におけるランダムなパラメータの変動とは無関係であることを特徴とする方法。
【請求項１７】
前記発生されたＩＤが、前記複数の識別セルの出力のパターンを反映した第１のフィールドと、前記複数のタイプ識別セルの出力のパターンを反映した第２のフィールドを有することを特徴とする前記請求項１６に記載の方法。
【請求項１８】
出力に応じて前記ＩＣ内において前記ＩＤを発生する工程が、
前記識別セルの対の監視されている出力を比較するサブ工程と、
各ビットが前記比較の個々の結果を示す一連のビットを発生するサブ工程と、
前記一連のビットに応じて前記ＩＤを発生するサブ工程を有することを特徴とする前記請求項１１に記載の方法。
【請求項１９】
前記識別セルのそれぞれが、前記ＩＣの製造時に前記識別セルの内部に生じる、識別セルの動作特性におけるランダムなパラメータの変動の関数である二つの出力信号を生成し、前記識別セルの前記出力が前記二つの出力信号の差を有することを特徴とする前記請求項１１に記載の方法。
【請求項２０】
監視されている出力に応じて前記ＩＤを発生する工程が、
前記識別セルの対の出力信号の間の比較を行うサブ工程と、
各ビットが前記比較の個々の結果を示す一連のビットを発生するサブ工程と、
前記一連のビットに応じて前記ＩＤを発生するサブ工程を有することを特徴とする前記請求項１９に記載の方法。
【請求項２１】
半導体デバイスに識別番号（ＩＤ）を提供する方法であって、
前記半導体デバイスの製造時に前記半導体デバイス内に生じる、識別セルの動作特性におけるランダムなパラメータ変動の実質的な関数である各信号を出力する識別回路を前記半導体デバイス内に形成する工程と、
前記各信号に応じて、前記半導体デバイスの製造時に前記半導体デバイス内に生じる、前記識別セルの動作特性におけるランダムなパラメータ変動の実質的な関数である前記ＩＤを前記半導体デバイス内において発生する工程とからなることを特徴とする方法。
【請求項２２】
前記半導体デバイスが集積回路を構成することを特徴とする前記請求項２１に記載の方法。
【請求項２３】
半導体デバイスに識別番号（ＩＤ）を提供する方法であって、
前記半導体デバイスの製造時に前記半導体デバイス内に生じる、識別セルの動作特性におけるランダムなパラメータ変動の実質的な関数である各信号を出力する識別回路を前記半導体デバイス内に形成する工程と、
前記識別セルの動作特性におけるランダムなパラメータ変動の影響を実質的に受けないタイプコードを出力するタイプコード回路を前記半導体デバイス内に形成する工程と、
前記識別信号回路と前記タイプコード回路の各出力に応じて前記半導体デバイス内において前記ＩＤを発生する工程とからなることを特徴とする方法。
【請求項２４】
前記半導体デバイスが集積回路を構成することを特徴とする前記請求項２３に記載の方法。
【請求項２５】
集積回路を製造並びに識別する方法であって、
前記集積回路を複数の集積回路の一つとして製造する工程であり、それぞれの集積回路が複数の識別セルを有し、前記複数の識別セルのそれぞれが前記集積回路の製造時に特定の集積回路内に生じる、前記識別セルの動作特性におけるランダムなパラメータ変動の実質的な関数である出力を有するものと、
前記複数の集積回路のそれぞれに対して各集積回路内において識別番号（ＩＤ）を発生する工程であり、前記ＩＤにより前記集積回路が識別されると共に、前記複数の集積回路のうちの他の集積回路から前記集積回路を区別し、各ＩＤが各集積回路内に生じる、前記識別セルの動作特性におけるランダムなパラメータ変動の実質的な関数であるものとからなることを特徴とする方法。
【請求項２６】
前記複数の集積回路のそれぞれに対する各ＩＤが記録されることを特徴とする前記請求項２５に記載の方法。
【請求項２７】
前記各ＩＤがデータベース内に記録されることを特徴とする前記請求項２６に記載の方法。
【請求項２８】
前記集積回路に対して固有のＩＤを提供して、前記固有のＩＤを集積回路の追跡のために用いることを特徴とする前記請求項２５に記載の方法。
【請求項２９】
前記複数の識別セルの数が識別されるべき集積回路の総数に基づいて決められることを特徴とする前記請求項２５に記載の方法。
【請求項３０】
前記識別セルの数が前記集積回路を製造するために使用される製造方法のドリフトの量に基づいて決定される特徴とする前記請求項２９に記載の方法。
【請求項３１】
前記集積回路をシステムの識別に用いることを特徴とする前記請求項２５に記載の方法。
【請求項３２】
それぞれが出力を有する複数のタイプ識別セルを集積回路が有し、前記ランダムなパラメータの変動とは実質的に無関係であるタイプコードであって前記タイプ識別セルの出力によって提供されるものを前記ＩＤに付加する工程を有しており、更に、前記ＩＤの発生後に、そのタイプコードが所定の値と比較されて、そのタイプコードがその所定の値と同じでない場合には前記集積回路の欠陥が検出されるようにしたことを特徴とする前記請求項２５に記載の方法。
【請求項３３】
発生された前記ＩＤがメモリに記憶されることを特徴とする前記請求項２５に記載の方法。
【請求項３４】
半導体デバイスを識別する方法であって、
半導体デバイス内の識別回路が、前記半導体デバイスの製造時に前記半導体デバイス内に生じる、識別回路の動作特性におけるランダムなパラメータ変動の実質的な関数である出力を提供し、その出力に基づいて前記半導体デバイス内において前記半導体デバイスに対する識別番号（ＩＤ）を発生する工程であって、該半導体デバイスに対するＩＤが前記半導体デバイス内に生じる、前記識別回路の動作特性におけるランダムなパラメータ変動の実質的な関数であるものと、
前記発生されたＩＤに基づいて前記半導体デバイスを識別する工程とからなる方法。
【請求項３５】
前記発生されたＩＤがデータベース内に記録されることを特徴とする前記請求項３４に記載の方法。
【請求項３６】
前記半導体デバイスに対して固有のＩＤを提供し、該固有のＩＤを前記半導体デバイスの追跡のために用いることを特徴とする前記請求項３４に記載の方法。
【請求項３７】
前記識別回路がＩＤを発生するために前記識別回路に制御信号を入力することを特徴とする前記請求項３４に記載の方法。
【請求項３８】
前記識別回路が複数の出力を有し、前記識別回路の該出力の数が識別されるべき半導体デバイスの総数に基づいて決められることを特徴とする前記請求項３４に記載の方法。
【請求項３９】
前記識別回路の出力の数が前記半導体デバイスを製造するために使用される製造方法のドリフトの量に基づいて決定されることを特徴とする前記請求項３８に記載の方法。
【請求項４０】
前記半導体デバイスをシステムの識別に用いることを特徴とする前記請求項３４に記載の方法。
【請求項４１】
前記ＩＤに前記ランダムなパラメータの変動とは実質的に無関係であるタイプコードを付加する工程を有しており、更に、前記ＩＤの発生後に、そのタイプコードが所定の値と比較されて、そのタイプコードがその所定の値と同じでない場合には前記識別回路の欠陥が検出されるようにしたことを特徴とする前記請求項３４に記載の方法。
【請求項４２】
発生された前記ＩＤがメモリに記憶されることを特徴とする前記請求項３４に記載の方法。
【請求項４３】
前記半導体デバイスが集積回路を構成することを特徴とする前記請求項３４に記載の方法。
【請求項４４】
複数の識別セルを有する半導体デバイスであり、各識別セルが、前記半導体デバイスの製造時に前記半導体デバイス内に生じる、前記識別セルの動作特性におけるランダムなパラメータ変動の実質的な関数である出力を有するものを具備するシステムを作動する方法であって、
前記複数の識別セルの各出力に応じて、前記半導体デバイス内に生じる、前記識別セルの動作特性におけるランダムなパラメータ変動の実質的な関数である識別番号（ＩＤ）を前記半導体デバイス内において発生する工程と、
該ＩＤを用いて前記システムを作動する工程とからなることを特徴とする方法。
【請求項４５】
前記半導体デバイスが集積回路を構成することを特徴とする前記請求項４４に記載の方法。
【請求項４６】
複数の識別セルを有する集積回路であって、前記複数の識別セルの各々が前記集積回路の製造時に前記集積回路内に生じる、前記識別セルの動作特性におけるランダムなパラメータ変動の実質的な関数である出力を有するものを追跡する方法であって、
前記集積回路の製造後に、前記集積回路を識別するための第１の識別番号（ＩＤ）を第１の時点で前記集積回路内において発生する工程であって、前記第１のＩＤが前記集積回路内に生じる、前記識別セルの動作特性におけるランダムなパラメータ変動の実質的な関数であるものと、
前記第１の時点で発生された前記集積回路に対する前記第１のＩＤを識別レコードに記憶する工程と、
前記第１の時点の後の第２の時点で、第２の識別番号（ＩＤ）を前記集積回路内において発生する工程と、
前記第２の時点で発生された前記第２のＩＤを前記識別レコードに記録された第１のＩＤと比較する工程と、
前記第１と第２のＩＤの比較結果に基づいて、集積回路を識別する工程とからなる方法。
【請求項４７】
前記第１のＩＤがデータベース内に記録されることを特徴とする前記請求項４６に記載の方法。
【請求項４８】
前記集積回路に対して固有の第１と第２のＩＤを提供し、前記固有の第１と第２のＩＤを前記集積回路の追跡のために用いることを特徴とする前記請求項４６に記載の方法。
【請求項４９】
前記複数の識別セルの数が識別されるべき集積回路の総数に基づいて決められることを特徴とする前記請求項４６に記載の方法。
【請求項５０】
前記複数の識別セルの数が前記集積回路を製造するために使用される製造方法のドリフトの量に基づいて決定されることを特徴とする前記請求項４９に記載の方法。
【請求項５１】
前記集積回路をシステムの識別に用いることを特徴とする前記請求項４６に記載の方法。
【請求項５２】
前記ＩＤに前記ランダムなパラメータの変動とは実質的に無関係であるタイプコードを付加する工程を更に有しており、次いで、前記ＩＤの発生後に、そのタイプコードが所定の値と比較されて、そのタイプコードがその所定の値と同じでない場合には前記集積回路の欠陥が検出されるようにしたことを特徴とする前記請求項４６に記載の方法。
【請求項５３】
発生された前記ＩＤがメモリに記録されることを特徴とする前記請求項４６に記載の方法。
【請求項５４】
識別番号（ＩＤ）に基づいてシステムを識別する方法であって、
前記システムに用いられている半導体デバイス内の複数の識別セルが、前記半導体デバイスの製造時に前記半導体デバイス内に生じる、前記識別セルの動作特性におけるランダムなパラメータ変動の実質的な関数である前記識別セルの出力に基づいて前記ＩＤを前記半導体デバイス内において発生する工程であって、前記ＩＤが前記半導体デバイス内に生じる、前記識別セルの動作特性におけるランダムなパラメータ変動の実質的な関数であるものと、
前記ＩＤに基づいて前記システムを識別する工程とからなる方法。
【請求項５５】
前記発生されたＩＤがデータベース内に記録されることを特徴とする前記請求項５４に記載の方法。
【請求項５６】
前記半導体デバイスに対して固有のＩＤを提供し、該固有のＩＤを前記システムの追跡のために用いることを特徴とする前記請求項５４に記載の方法。
【請求項５７】
前記複数の識別セルの数が識別されるべきシステムの総数に基づいて決められることを特徴とする前記請求項５４に記載の方法。
【請求項５８】
前記複数の識別セルの数が前記半導体デバイスを製造するために使用される製造方法のドリフトの量に基づいて決定されることを特徴とする前記請求項５４に記載の方法。
【請求項５９】
前記半導体デバイスをシステムの識別に用いることを特徴とする前記請求項５４に記載の方法。
【請求項６０】
更に、前記ＩＤに前記ランダムなパラメータの変動とは実質的に無関係であるタイプコードを付加する工程を有しており、次いで、前記ＩＤの発生後に、そのタイプコードが所定の値と比較されて、そのタイプコードがその所定の値と同じでない場合には前記半導体デバイスの欠陥が検出されるようにしたことを特徴とする前記請求項５４に記載の方法。
【請求項６１】
発生された前記ＩＤがメモリに記録されることを特徴とする前記請求項５４に記載の方法。
【請求項６２】
前記半導体デバイスが集積回路を構成することを特徴とする前記請求項５４に記載の方法。
【発明の詳細な説明】
【０００１】
発明の背景
発明の属する分野
本発明は、一般的には集積回路（ＩＣ）を固有に識別するためのシステムに関するが、特には、チップからチップ毎、又は、デバイスからデバイス毎のランダムに生じるパラメータ変動に基づいて、それが実装されるＩＣチップに対する固有の出力識別子を生成する、ＩＣにも埋め込み可能なデバイスに関する。
【０００２】
関連技術の説明
集積回路は、すべての集積回路チップを同様に構成して、それによって製造コストを低減し品質を改善することを目的としてバッチ処理によって製造される。しかし、例えば、製造源を追跡したり、又は、集積回路を利用するシステムを識別するために、それぞれの集積回路を他のすべてのものから区別することができれば有用である。個別に識別可能な集積回路は、取引を有効にするためや、メッセージを転送するためや、税関を通じて商品を追跡するためや、使用料の計算を確実にするためや、盗まれた品物を発見するためや、ソフトウェアを有効にするためや、その他の多くの用途に使用されることができる。
【０００３】
チップの種類又はタイプを識別する信号を生成する回路をチップ内に装備することが知られている。「識別パターンを有する半導体デバイスを製造する方法」と題する１９９１年９月２４日にＫａｇａｗａ他に発行された米国特許第５，０５１，３７４号は、マスクプログラムされたリードオンリーメモリ（ＲＯＭ）のタイプを識別するための技術を説明している。異なるタイプのＲＯＭでも、区別の付かない可視構造を有することがあるが、この特許に記載された特別な処理工程はＲＯＭ上に可視パターンを生成してその種類を識別する。「集積回路用の署名コード化」と題する１９７９年４月１７日にＬａｃｈｅｒに発行された米国特許第４，１５０，３３１号は、スティミュレートされた時にタイプ特定識別子を回路の各ピンに加える埋め込みシステムを記載している。「スキャンデザインシステムとスキャン測定技術に用いられるチップ識別方法」と題する１９９２年１月７日にＧｅｅｒ他に発行された米国特許第５，０７９，７２５号は、スキャンテストチェインにタイプ特定識別子を組み込むための方法を記載している。これらの識別方法は、製造される構成部品又は組み立て時に配置される構成部品のタイプを示すために有効ではあるが、しかし、それらは個々のチップを互いに区別するものではない。
【０００４】
個々のチップを固有に識別可能にするために、製造時に個々のチップをそれぞれカスタマイズすることも知られている。そのようなカスタマイズは、主に、チップの製造時にそのダイに固有のパターンを刻印するか、又は、製造後に、例えば、電子信号又はレーザー信号を用いてその回路をいくつかの点で変更することによって実施される。「ダイ識別子とダイ識別方法」と題する１９９７年６月２４日にＪｅｒｎｉｇａｎに発行された米国特許第５，６４２，３０７号はチップ上の不揮発性のプログラム可能なリードオンリーメモリ（ＰＲＯＭ）を有している。チップ製造後に、ＰＲＯＭは日付やロット番号やウェハー番号やウェハーポジション、更に、他の有用な製造データを記憶するようにプログラムされる。「半導体に処理情報とテスト情報を提供するための方法と装置」と題する１９８３年１２月６日にＪｏｒｄａｎに発行された米国特許第４，４１９，７４７号は、既存のプログラマブルメモリアレイの延長部に同様の情報を記憶する。通常ではない電圧の組み合わせが入力ピンに加えられチップによってそれが検出されたときに、その情報は読み戻されてデバイスの通常の機能を上書きすることができる。
【０００５】
「ＦＥＴキャパシターを用いて回路ダイ上の識別情報をコード化する回路」と題する１９９１年１０月８日にＡｋｙｌａｓ他に発行された米国特許第５，０５６，０６１号は、チップ動作のある相がある種の識別可能な方法で永久変更される程度に、それぞれ個々のチップのキャパシター構造を破壊するために高電圧信号を用いることを開示している。「集積回路識別装置と方法」と題する１９９６年９月３日にＷｅｎｇ他に発行された米国特許第５，５５３，０２２号は、ＭＯＳＦＥＴのゲート酸化物に対して同様の破壊を行う。この両方の場合において、酸化物は永久に変質してしまい、そして、このことは、確実に実行するためには注意深い回路設計と処理特性を要求する。「不法コピーや不正使用から集積回路を防衛する方法と装置」と題する１９８８年８月２３日にＯｚｄｅｍｉｒ他に発行された米国特許第４，７６６，５１６号は、レザービーム又は合焦イオンビームによって半導体ダイを電子的に変更することを教示している。そのような処理方法はそれぞれのチップにＩＤを付与するためには有効であるが、それぞれの個々のチップをカスタマイズするために必要な追加の処理工程がチップ製造方法に更なる時間とコストを加えてしまう。
【０００６】
他の技術は、結果的に集積回路ダイの電子的に検出可能な変更をもたらすものではない。むしろ、それらは、機械により、又は、顕微鏡を用いた人によって光学的に確認すべく、物理的にダイ表面の不使用部分にパターンを刻印している。「チップ識別機構」と題する１９９４年９月２７日にＬｅｅに発行された米国特許第５，３５０，７１５号は、ドットパターンをウェハーのそれぞれのダイ側の電気的に不活性な領域に塗布することを教示している。このことは、全ウェハーに対して行われる追加のマスク工程によって実施される。「レザー記述チップ識別方法」と題する１９８５年４月１６日にＳｈｉｌｓ他に発行された米国特許第４，５１０，６７３号は、チップ表面に識別パターンを生成するためにＸ−Ｙ軸上で制御可能なレザービームを使用することを記載している。
【０００７】
そのような方法はそれぞれのチップに固有の識別子を提供できるけれども、それらは半導体製造方法に特別な処理工程を必要とし、それがその製造方法に対してコストと時間をかけてしまう。必要なのは、追加の製造工程又は装置を全く必要としない確実で且つ容易に個々の集積回路を識別し且つ確認する方法である。
【０００８】
発明の要約
本発明の第１の側面に関して、集積回路識別（ＩＤＩＣ）回路は、たとえそのＩＣＩＤ回路が同じマスクを使用してすべてのチップ上に製造されたものであるとしても、それが含まれるチップのそれぞれに対して固有の識別番号又はレコード（ＩＤ）を生成する。ＩＣＩＤ回路は、一組の回路セルを有し、チップ製造時に必然的に生じるランダムなパラメータ変動の関数であるそれらのセルの出力測定に基づいてその出力ＩＤを生成する。セルの数が十分大きい場合、何百万のチップのそれぞれには、それぞれのチップをカスタマイズする必要なく、固有の識別ＩＤが付与される。
【０００９】
本発明の他の側面に関して、各セルがアレイに構成され、ＩＣＩＤ回路が、また、順番にそのアレイのそれぞれのセルを選択し、その素子の出力を測定し、そして、アレイのすべてのセルの測定された出力パターンに基づいてチップＩＤを生成する回路を有する。アレイの素子数が十分に大きい場合、一個のＩＣチップのＩＣＩＤ回路に対して測定されたアレイ素子特性のパターンは、高い確率で固有のものである。その識別パターンは、同じＩＣＩＤ回路が他の何百万のＩＣチップに組み込まれていた場合であっても、他のいかなるＩＣのＩＣＩＤ回路のそれとは異なっている。そのように、ＩＣＩＤ回路によって生成された出力データの値は、それが組み込まれているチップに対する固有の「指紋」として作用し、簡単にアクセスされるチップ固有のＩＤとして利用され得る。
【００１０】
本発明の別の側面に関して、その好適な実施の形態において、アレイの各素子は、互いに接続されたソースとゲートを有する適切な対の金属酸化物半導体フィールド効果トランジスタ（ＭＯＳＦＥＴ）である。それぞれのＭＯＳＦＥＴ対の計測可能な出力は、それらのドレイン電流の間の差異を表すが、それはチップ製造時必然的に生じる変動に非常に影響されやすいものである。
【００１１】
本発明のＩＣＩＤ回路は、チップ製造中又は製造後にコスト及び時間を消費する追加の処理工程を用いてそれぞれの個々のチップをカスタマイズする必要なく、何百万のチップのそれぞれがそれ自身を固有に且つ確実に識別することを可能にする手段を提供する。
【００１２】
この明細書の結論部分は、特に、本発明の主題を特に指摘し、明らかに権利主張している。しかし、当該業界において通常の知識を有する者は、同じ参照符号が同じ部材を指し示している添付の各図面を参照して、以下の説明を読むことによって、本発明の機構と操作法の双方を、更にその効果と目的と共に、最も良く理解する。
【００１３】
好適な実施の形態の説明
本発明は、他の回路４２と共に集積回路（ＩＣ）チップ４０に組み込むことができる、図１に図示されたような集積回路識別（ＩＣＩＤ）回路３８に関する。制御入力３６を介して届く制御及びタイミングデータに応答して、ＩＣＩＤ３８はＩＣの出力端子ＩＤにＩＣチップ４０を一意的に識別する出力データシーケンス（ＩＤ）を発生する。ＩＣチップ４０を製造した後に、製造者は識別レコード４４にＩＣＩＤ回路３８の出力ＩＤを記憶することができる。その後、制御入力３６がＩＣＩＤ３８に固有のＩＤを生成するように信号を送った場合でＩＣＩＤ３８によって付けられた固有のＩＤによってそのチップが見つけられたときにはいつでもどこでもその特定のチップ４０は識別され得る。
【００１４】
それぞれのチップを一意的に識別するＩＤを記憶して読み出すために、多数のＩＣチップのそれぞれに不揮発性のメモリを提供することは知られている。しかし、そのような先行技術のチップＩＤ（識別）システムは、ＩＣ製造中又は製造後に追加の処理工程を用いて、個別のＩＤがそれぞれ個々のＩＣに書き込まれることを必要とする。それぞれのＩＣに対する追加のカスタマイズ工程は、ＩＣの製造プロセスに時間とコストをかけてしまう。ＩＣＩＤ３８は、他方、その出力ＩＤがそれぞれのチップに対して固有であることを確実にするために、いかなる意味でもそれが実装されたそれぞれのチップに対してカスタマイズされる必要はない。たとえ、同じＩＣＩＤ３８が何百万のＩＣチップに実装されることができる場合であっても、いずれか二つのチップのＩＣＩＤ回路が同じ出力ＩＤ番号を発生する可能性は低い。したがって、このＩＣＩＤ回路は、個々のＩＣに対していかなるカスタマイズをもする必要がないので、先行技術のチップ識別システムに対する改善である。
【００１５】
ＩＣＩＤ３８は、チップからチップ毎及び回路素子から回路素子毎において必然的に変動する一組の回路パラメータの測定からその出力ＩＤを導き出すことによって、このすばらしいことを成し遂げる。必然的でランダムなパラメータ変動にしたがって、二つのＩＣは全く同じものにはならない。例えば、たとえ、同じマスクを使用して、同じ処理によって同じＩＣダイの隣接する領域に二つのトランジスタを形成することができたとしても、どんなにしても、それらを同一のトランジスタに作ることは不可能である。二つのトランジスタを同じように作ることはできない。なぜならば、それらのディメンションがフォトマスクを通過する光子のランダムな蓄積とそれらのドーピングレベルの結果であり、分布が熱拡散とイオン注入に起因するドーピング原子のランダムな分布の結果だからである。設計者は、トランジスタと他のＩＣ回路素子の動作に対するそのようなランダムなパラメータ変動の効果を長い間認識しており、ＩＣを設計するときにはそれらを考慮に入れていた。優れたＩＣの設計は、たとえ、ＩＣを構成するトランジスタや他の回路素子が素子から素子毎に及びチップからチップ毎に動作特性のランダムな変動を示している場合でも、ＩＣのすべてのコピーが予想されるように動作することを確実にするものである。
【００１６】
そのようなランダムなパラメータ変動はＩＣ設計者が解決しなければならない一つの問題ではあったが、本発明のＩＣＩＤ３８は、それらをうまく利用している。本発明の好適実施の形態においては、それぞれのＩＣＩＤ３８は同じように設計されたセルのアレイを有する。それぞれのセルは、好ましくは、セルを構成しているトランジスタの動作特性に影響を及ぼすランダムなパラメーター変動によってその差が影響を受ける一対の電流を発生する単純なトランジスタ回路である。ＩＣＩＤ３８は、そのアレイの個々のセルの二つの出力電流の差を測定して、すべてのセルの測定をその特定の測定の組み合わせに対して固有の一つの出力ＩＤにコード化する。アレイが十分に大きい場合、いずれか一つのＩＣチップに実装されたＩＣＩＤ３８のセルアレイが何百万という他のＩＣチップのいずれかに実装されたＩＣＩＤ回路と同じ測定の組み合わせを生成する可能性は非常に低い。したがって、そのような方法で発生されたＩＤは、それぞれのチップに対する固有のＩＤとして使用され得る。
【００１７】
ＩＣＩＤ３８は、個々のチップのＩＤを固有のものにするために、チップ製造中又は製造後にそれぞれのチップにいかなるカスタムな変更を加える必要もないという点で、従来のチップ識別システムと比べて有利である。チップＩＤの取得とロギングは、ＩＣテスタがチップロジックをテストするときに、そのＩＣテスタによって簡単且つ速やかに行われる。
【００１８】
ＩＣＩＤアーキテクチュア
図２は、図１のＩＣＩＤ回路３８をより詳細なブロック図形式で図示している。ＩＣＩＤ回路３８は、セルの行列であるアレイ４６を有する。選択されたときにはアレイ４６のそれぞれのセルは、アレイ出力ラインＡＯＨとＡＯＬに一対の出力電流ＩＨとＩＬを生成する。電流ＩＨとＩＬは選択されたセル内で同じトランジスタによって生成され、そして、ほとんど同じである。ランダムなパラメーター変動に起因したトランジスタ間の差異に基づいて、電流ＩＨとＩＬは全く整合してはいない。電流ＩＨとＩＬの間の差はセルからセル毎において変動する。
【００１９】
スティミュラス回路４８は、制御入力３６に応答して行選択データ（ＲＯＷ）と列選択データ（ＣＯＬ）をアレイ４６に供給し、そのセルのそれぞれを順次個別に選択してスティミュレートする。それがあるセルを選択したとき、スティミュラス回路４８はタイミング信号（ＴＩＭＩＮＧ）を測定回路５０に送り、それに被選択セルの電流ＩＨとＩＬの差を何時測定するのかを知らせる。本発明の好適な実施の形態においては、各セルはＰチャネルの金属酸化物シリコンフィールド効果トランジスタ（ＭＯＳＦＥＴ）を有する。スティミュラス回路４８は、また、識別セルアレイ４６のＰチャネルＭＯＳＦＥＴの直下のＮウェル層に対するバイアスを制御するためにＮウェルバイアス制御ラインＷＥＬＬを生成する。ＩＣＩＤの稼働時には、Ｎウェル層は正の供給電圧でバイアスオンとなり、識別アレイが動作することを可能にする。ＩＣＩＤの非稼働時には、Ｎウェル層は負の供給電圧にバイアスされると共に、識別セルアレイ４６に接続する他のすべての信号ラインにもそのバイアスが掛かる。このことは、ＩＣＩＤ回路の不使用時には、識別セルにかかる電気的なストレスを取り除き、ドリフトからセルを保護することのために役立つ。
【００２０】
測定回路５０は、スティミュラス回路４８からのタイミングストローブＴＩＭＩＮＧによってシーケンスされて、それぞれのセルのＩＨとＩＬの間の電流差を測定し、そして、以下に詳述するように、アレイ４６のすべてのセルに対しての測定された電流差の特定のパターンに基づいた値を有するシリアルな出力ＩＤを生成する。
【００２１】
セルアレイ
図３は、図２のアレイ４６をより詳細なブロック図形式で図示し、そして、図４は、アレイ４６の代表的なセル６２を略図形式で図示している。簡略化のために、図３はアレイを３行６列の一組の行列セル６２を有するものとして示しているが、アレイ４６に含まれるべきセル６２の数は、少なからず、一意的に識別されるべきＩＣの数の関数である。下記のように、図２のＩＣＩＤ３８が数百万のＩＣにおいて採用されるべきである場合、必要なＩＤソルージョンを提供するためには、より大きなアレイ（例えば１６×１６）が必要である。
【００２２】
図４は、それぞれのセル６２が、図２のスティミュラス回路４８からの行選択データＲＯＷの一つのビット線６０に共にゲートを接続させ、更に、スティミュラス回路４８からの列選択データＣＯＬの一つのビット線５８に共にソースを接続させた実質的に同じである一対のＰチャネルＭＯＳＦＥＴ６６と６８を有することを示している。一対の出力ワイヤＡＯＨとＡＯＬは、アレイ４６のすべてのセルに接続している。それぞれの所定のセル行のすべてのＭＯＳＦＥＴ６６のドレインは、ＡＯＨに接続しており、また、すべてのＭＯＳＦＥＴ６８のドレインはＡＯＬに接続している。図２のスティミュラス回路４８は、その列選択線５８をハイに引き上げる一方その行選択データビット線６０をアナログバイアス電圧にすることによって、特定のセル６２を選択してそれをスティミュレートする。このことは、行と列の選択ビットライン電圧が二つのＭＯＳＦＥＴを動作飽和領域にドライブするように調節された状態で、セルのＭＯＳＦＥＴ６６と６８の双方をオンにする。選択されたセル６２の二つのＭＯＳＦＥＴがオンになったとき、それらはそれらのドレインに電流を流し、そして、それらのドレイン電流はアレイ出力ラインＡＯＨとＡＯＬに現れる。ＡＯＨとＡＯＬラインは、測定回路５０内の負荷によってターミネートされ、選択された行以外の非選択セルが導通しないことを確実にするために十分に低い電圧でバイアスがかけられている。
【００２３】
選択されたセル内のＭＯＳＦＥＴの対６６と６８が本当に同じものであったとしたら、それらは同じドレイン電流をＡＯＨとＡＯＬに生成する。しかし、たとえ、ＭＯＳＦＥＴ６６と６８を同じように製造したとしても、ランダムなパラメータの変動が確実に両ＭＯＳＦＥＴを若干異なるようにするので、それらのドレイン電流ＩＨとＩＬは若干不整合となる。この不整合の量が二つのトランジスタの間のパラメータ変動の量を反映する。
【００２４】
図５は、ゲート電圧を変化したときの、不整合の閾値電圧を有する二つのＭＯＳＦＥＴのドレイン電流をプロットしたものである。ＭＯＳＦＥＴ生成電流７２は閾値７６でオンとなるが、一方、ＭＯＳＦＥＴ生成電流７４は閾値７８でオンとなり、不整合閾値電圧８０となる。ＭＯＳＦＥＴは非線形デバイスであるので、デバイス間のドレイン電流の差が電圧と共に増加するすることが予想される。しかし、図２の測定回路５０内の同一の非線形負荷によって、デバイス間の閾値差がほとんど一定の差の出力電圧を生成することが予想される。
【００２５】
各ＭＯＳＦＥＴは、また、閾値と共に導電率においても異なり、導電率における変動は図５のグラフにおいて傾斜の差として現れる。導電率の違いはマスク特性の決められたパターン変動の関数であるので、アレイに低電流でバイアスをかけて、マスクに依存するものではない閾値変動が支配的になるようにすることは重要である。
【００２６】
図６は、基板９２上に形成されたゲート８６とソース８８とドレイン９０を有する代表的なＭＯＳＦＥＴ８４を略式の断面図で図示している。ＭＯＳＦＥＴの閾値電圧は、チャネルの幅と長さ及びゲート導体のドーピングの弱関数であり、ゲート酸化物の下の基板の半導体チャネル材料に埋め込まれたドーパント原子９４のランダムな配置の強関数である。トランジスタが適正に構成された場合、それらのドーパント原子は本来のところに定着され、並はずれた高電界や高温度に曝されない限り、移動することはない。このことは、閾値電圧が、それぞれのトランジスタチャネルのドーパント原子９４の位置と数の変動に応じてデバイスからデバイス毎に亘って変動するけれども、個々のＭＯＳＦＥＴの閾値電圧が次第に定着する傾向があることを意味する。
【００２７】
ＭＯＳＦＥＴ閾値不整合
図４に図示された方法でＭＯＳＦＥＴの対を互いに接続すると、二つのＭＯＳＦＥＴ６６と６８が規格的に同じであるとき、それらの閾値電圧の不整合が、主に、それらのドレイン電流の最大値の約１％であるそれらのドレイン電流の差異を生み出す。そのドレイン電流の不整合は、閾値電圧の不整合を推測するために、ＭＯＳＦＥＴの相互コンダクタンスゲインによって、区分けされるが、それはガウス統計分布にしたがう。図７は、二つのガウス分布を図示しているが、この明細書に参考に組み入れた、Ｔｏｍｏｈｉｓａ  Ｍｉｚｕｎｏ他による「ＭＯＳＦＥＴのチャネルドーパント数の統計的変動に基づく閾値電圧変動の実験研究」（電子デバイスについてのＩＥＥＥ会報、４１巻１１号第２２１６−２２２１頁、１９９４年１１月刊）と題する論文からのデータに基づいて、狭分布１０４は０．５ミクロンの有効なチャネル長であり、広分布１０２は０．３ミクロンの有効なチャネル長である。この論文は、この変動がデバイスの隣接する対の間の距離とは無関係であり相関性がないことを示している。より短いチャネル処理のための不整合の増大は、ランダムなパラメータ変動を増大し、したがって、ＩＣＩＤ回路によって提供される識別性の強さも増大する。これも参考に組み入れた、Ｘｉｎｇｈａｉ  Ｔａｎｇ他による「ランダムなドーパントの配置に起因する固有のＭＯＳＦＥＴパラメータ変動」と題する論文（超大規模スケール集積（ＶＬＳＩ）システムについてのＩＥＥＥ会報、５巻４号第３６９−３７６頁、１９９７年１２月刊）も参照する。
【００２８】
複数の識別セルを通過するシーケンシング
図８は、共通の行選択ビット線６０と共通の出力ラインＡＯＨとＡＯＬを共有する図３のアレイ４６の単一行の各セル６２を示しているが、それぞれは図２のスティミュラス回路４８内に実装された一組のソース選択スイッチ１０８のうちの一つを介して正の電源レイル１０６に個別に接続されている。アレイ出力ラインＡＯＨとＡＯＬは、図２の測定回路５０の入力インピーダンスを表す出力負荷抵抗１１０の差異のある対に接続される。ＭＯＳＦＥＴの各対の閾値電圧の不整合は、ＩＨとＩＬの間の電流不整合を引き起こし、それによって、負荷抵抗１１０の両端の電圧差ＶＸを大きくする。ＭＯＳＦＥＴと負荷デバイスの相互コンダクタンスが同じである場合には、この回路はゲイン１を有する。しかし、１０ミリボルトの閾値不整合は、結果的に１０ミリボルトの異なる出力電圧となる。一方、負荷抵抗における不整合は、その異なる電圧ＶＸに一定のオフセット電圧を加えることとなる。それぞれのセルの上位のＭＯＳＦＥＴは、下位のＭＯＳＦＥＴに対して１８０度配向されており、異なる幾何学的中心を有する。これらの二つの効果は、デバイス間にランダムな不整合電圧を超えてしまうかもしれないオフセット電圧を生成する。しかし、アレイのすべての対は、同じ配向性と異なる幾何学的中心を有し、このことがすべてのカーブに対してＤＣオフセットとして作動しすぎて、これはステップ変更のみが観察される場合には現れない。
【００２９】
図９は、図８の５つのセル６２のそれぞれが連続的に選択されたときのＩＨとＩＬの間の差に起因する抵抗１１０にかかるドレイン電圧差ＶＸを時間の関数としてプロットしている。負荷の不整合は全体のカーブを上下に移行するけれども、各ステップ間の移動は影響を及ぼさないようにし続ける傾向がある。したがって、図２の測定回路５０が出力ＩＤの値を直接的に出力電圧レベルそれ自体に基づくよりもむしろ連続的に選択されるセルに対する被測定電圧間の移行パターンに基づいているときに、より再現可能な出力ＩＤが結果として生じる。
【００３０】
測定回路
図１０は、図２の測定回路５０をより詳細なブロック図形式で図示している。図１１は、ＩＣＩＤ回路５０の部分を、略図形式でアレイ４６とスティミュラス回路４８の関連部分と共に図示している。図１０と１１に関連して、負荷回路１１４は、図２のセルアレイ４６からの電流ＩＨとＩＬを自動ゼロ比較器１２０によって感知されるセル出力電圧ＶＸに変換する。自動ゼロ比較器１２０は、最も直近に選択されたアレイセルによって生成された出力電圧ＶＸの値を、以前に選択されたアレイセルのＶＸ電圧出力の値と比較して、二つの連続するＶＸ電圧のうちのいずれが高いかを示すバイナリー出力信号（ＢＩＴ）を生成する。
【００３１】
ＩＣＩＤ回路が適正に動作しているとき、エラー検出回路１１８は、すべての識別ピリオドの一部の期間中においてそれぞれのエラー出力ＥＲＲにおいて論理１に先行して論理０を生成する。一つの識別ピリオド内には８つのクロックサイクルが存在する。これらクロックサイクルのうちの４クロックサイクル中において、出力セレクタ１２２の出力ＩＤは第１のエラー出力ＥＲＲからのゼロと１によって、そしてその後、２サイクル分だけ遅延されて第２のエラー出力ＥＲＲからのゼロと１によって引き続きドライブされる。それ以外の４つのサイクルにおいては、出力ＩＤは自動ゼロ比較器１２０の繰り返されるＢＩＴ出力によってドライブされる。普通の状況の下では、一つの識別子対する出力ＩＤシーケンスは、「０、１、０、１、ＢＩＴ、ＢＩＴ、ＢＩＴ、ＢＩＴ」である。エラー検出回路がエラーを検出すると、「０、１、０、１」の出力プレアンブルがかわって、その識別が当てにならないことを示す。
【００３２】
負荷回路及びエラー検出回路
図１１は、ＩＣＩＤ測定回路５０の各種回路素子を図示した回路図である。図１１は、また、識別アレイセル６２の一例と共に、行選択ビットラインアナログ電圧レベルを発生する図２のスティミュラス回路４８の一部を図示している。
【００３３】
スティミュラス回路４８内において、それぞれの行選択ライン６０は、ダイオード選択バイアスＭＯＳＦＥＴ１２８を介してスイッチ１２６に連結されているが、そのスイッチは正のレイル又は電流源１２４のいずれか一方に前記ラインを連結させる。スイッチ１２６は、行が選択されたときには、電流源１２４に接続される。電流源１２４からの電流は、ＭＯＳＦＥＴ１２８を流れて、それをオンにし、行選択ライン６０にアナログの低電圧を生成する。行が選択されていないときには、スイッチ１２６は行選択ライン６０を正のレイルに接続して非選択行のすべてのトランジスタをオフにする。ＭＯＳＦＥＴ１２８は、各セル６２のＭＯＳＦＥＴと同じように適切に作られており、電流源１２４から実質的に同じ電流がアレイ出力ＡＯＨとＡＯＬを通過して負荷回路１１４に流れる。
【００３４】
負荷回路１１４において、ＩＨとＩＬ電流は両マッチング負荷デバイス１３６内でターミネートされる。その負荷デバイス１３６は、各セル６２のＭＯＳＦＥＴと同じようにＰチャネルＭＯＳＦＥＴの直列と並列の組み合わせを有する。同数のＭＯＳＦＥＴを直列と並列に接続したＭＯＳＦＥＴの正方アレイは、単独のＭＯＳＦＥＴと実質的に同じＤＣ動作を有する。しかし、そのようなアレイはより小さな統計的な変動を有し、負荷デバイス１３６において直列−並列複合体として図示された４つのＭＯＳＦＥＴが単一のＭＯＳＦＥＴのように動作し、そして、複合ＭＯＳＦＥＴの対が整合性を改善しながら、単独のＭＯＳＦＥＴの対のように動作するようにする。
【００３５】
各ＰチャネルＭＯＳＦＥＴは、それらが相互コンダクタンスと電流の間にセルのＭＯＳＦＥＴと実質的に同じ関係を有しており、その結果同じ非線形性となるので、負荷デバイスとして使用される。このことは、セル内の電圧不整合が負荷において及びアレイ出力ラインＡＯＨとＡＯＬの間において実質的に同じに現れて、その不整合が電流から無関係であることを意味している。出力電圧は、したがって、バイアス変動又はシステムに連結された共通のモードノイズに対し比較的に耐性を有する。信号ステップの相関的なサイズ、そして、結果的な識別シーケンスは、段々とより一定になる。
【００３６】
各負荷デバイス１３６は、アナログ負荷バイアス電圧１３０からのソースフォロアとして作動する。負荷をバイアスする電圧がダイオード接続ＭＯＳＦＥＴ１３２を流れる電流１３４から発生する。電流１３４は電流１２４の８倍である。したがって、バイアスライン１３０の電圧は、行選択ライン６０の電圧に比べて低いし、必ずアレイ出力ラインＡＯＨとＡＯＬの電圧が選択されたセル６２のＭＯＳＦＥＴを飽和状態に維持する程度に確実に十分低くなるようにするために十分に低い。直列に接続された多くのトランジスタが存在するけれども、適切な動作のために回路にバイアスを加えるのに必要な微少飽和電圧を越えた電圧閾値は一つにすぎない。結果的に、動作電流とクロック周波数の適切な減少に伴い、ＩＣＩＤ回路は、ＭＯＳＦＥＴの電圧閾値をわずかに越えた極めて低い電圧で動作される。他の回路トポロジーが開発されて大電源によって改善された性能を提供することがあるかもしれないが、この回路トポロジーは広範囲の電源に亘って適度に動作する。更に、デバイスにかかる電圧は、ゲート酸化物のホットキャリア劣化のような電気的ストレスを最小にし、更に、識別セルアレイの安定性を保護する。
【００３７】
負荷トランジスタ１３６からのドレインのうちの二つは、エラー検出ライン１１６へ電流を分流する。分流された電流は、ＮチャネルＭＯＳＦＥＴ電流ミラー１４４のドレインとつながっているが、そのミラーはダイオード接続ＮチャネルＭＯＳＦＥＴ１４２を通して電流源１４０が出力する電流をミラーリングする。電流ミラーＭＯＳＦＥＴ１４４が負荷デバイス１３６から引き出されたエラー検出ライン１１６よりも多くの電流を生成する場合には、そのラインはローに低下する。このことはバッファ１４６にエラー出力ＥＲＲに対してロー論理レベルを生成させる。負荷デバイス電流が電流ミラー１４４が生成するよりもより大きな場合には、エラー検出ライン１１６はハイに引き上げられて、直ちにアレイ出力ラインＡＯＨとＡＯＬの電圧を修正する。
【００３８】
電流源１４０は、一連の比較電流を生成するために、タイミング信号ＴＩＭＩＮＧによって制御される。識別サイクルのほとんどの間、この電流はハイ値に設定され、エラー検出ライン１１６とエラー出力ＥＲＲがローに維持される原因となる。８クロック長の識別ピリオドのうちから一クロックピリオドの間、比較電流１４０はアレイ出力ライン電流にとっての上側の閾値レベルを設定する値に下げられる。欠陥のためにＡＯＨとＡＯＬがあまりにも引き上げられすぎると、エラー検出ライン１１６のうちの一つがハイに引き上げられて、エラー出力ＥＲＲのうちの一つに基づいてその欠陥を示す。そうではないときは、エラー出力はこのピリオド中はローのままに維持される。後続のクロックピリオド中、電流１４０はアレイ出力ライン電流のための下側の閾値にまで更に引き下げられる。通常の状況の下では、このことは両方のエラー検出ライン１１６を共にハイに引き上げさせる。しかし、アレイの欠陥はＡＯＨか又はＡＯＬのいずれかを引き上げるのにあまりにも弱すぎることがあり、エラー検出ライン１１６の一方又は双方が誤ってローのままとなる。このように、ＩＨとＩＬ電流が適切な範囲内にある場合、エラー出力ＥＲＲのそれぞれに対して論理１に先立って論理０となる。
【００３９】
複数の行又は列が選択されるアレイの欠陥、又は、識別トランジスタのうちの一つを法外に大きくしてしまうアレイの欠陥は、したがって、エラー出力ＥＲＲのうちの１つに対して二つの論理１を生じさせる。行も列も選択されない場合、又は、ＭＯＳＦＥＴ又は相互接続デバイスに開路がある場合、二つの論理０となる。欠陥はアドレスシーケンサ内でのデコーディングエラー又は論理エラーから生じることもある。エラーソースが何であっても、それらのほとんどは検出され、正しいパルスシーケンスに対してエラー出力ラインＥＲＲを観察することによって摘出される。したがって、ＩＣＩＤ回路の小さなサイズのためにそのいずれかの欠陥に少しでも遭遇する機会はほとんどない、たぶん百万分の１００部程度であるけれども、エラー検出回路１１８はＩＣＩＤ回路の信頼性を増大する。
【００４０】
自動ゼロ比較器
図１２は図１０の自動ゼロ比較器１２０の適切な実装例を図示している。比較器１２０は、アレイ出力ラインＡＯＨとＡＯＬのアレイ出力電圧ＶＸを増幅するための二つの制限利得増幅器１７４と１８２、及び、アナログ差をビット線ＢＩＴ上でのバイナリー出力に変換するためのストローブ比較器１８８を有する。比較器１８８は、図２のスティミュラス回路４８からのタイミング制御信号（ＳＡＭＰ）によってストローブされる。増幅器１７４と１８２は約５の電圧利得を有し、比較的広帯域幅をそれらに与えそれらをプロセス変動に対して非反応にする。増幅器１７４と１８２は、共通の重心を持つ幾何学的アレイにされた大きなトランジスタによって適切に構成され、電圧のオフセットを最小にし、更に、電源ノイズレジェクションを最大にする。最初の増幅器１７４は、カップリングコンデンサ１７６を介して増幅器１８２に連結される。スティミュラス回路４８からのゼロ制御信号ＺＥＲＯによって制御されるスイッチ１８０はそれらのコンデンサを自動的にゼロにする。
【００４１】
自動ゼロ比較器１２０は、連続的に選択される識別セルによって生成される二つの連続するＶＸの値の間の電圧差の変動の大きさを測定する。増幅器１７４は、ＶＸを増幅して反転しカップリングコンデンサ１７６のフロントエンドをドライブする。コンデンサ１７６の出力は、増幅器１８２の入力であるディファレンシャルラインの対１７８をドライブする。識別ピリオドの自動ゼロ部分の間、スイッチ１８０は閉じており、第２の増幅ステージ１８２の出力をその反転入力へ戻すべく接続する。このことは、結果として、ディファレンシャルラインの対１７８を、強制的にほとんど第２の増幅器１８２の残留入力オフセットである小さな電圧差にして、増幅器１７４の電圧とは無関係にする。電圧はコンデンサ１７６の両端に印加されて、第１の増幅器１７４によって増幅されたアレイ出力電圧ＶＸと同じとなる。スイッチ１８０はその後開かれて、ノード１７８における電圧は小さいままとなる。続いて、第２の識別セルが選択される。このことは、アレイ出力ラインＡＯＨとＡＯＬに新たな電圧ＶＸを生成するが、それは第１の増幅器１７４によって増幅されてコンデンサ１７６の入力側の電圧を変更する。コンデンサ出力１７８がスイッチによって遮断されているので、それらはその入力側の電圧変動に自由に従い、ライン１７８の電圧差をそれらの以前に充電されていた値から第１の増幅器１７４の利得によって増大されたＶＸの変動に比例する新たな値に変更する。この変更は、更に、第２ステージの増幅器１８２の利得によって増幅されて、ストローブ比較器１８４の入力に対して大きく増幅された電圧変動を生み出す。
【００４２】
ライン１８４上で電圧ステップが落ち着いた後で、比較器１８８は比較器タイミングストローブＳＡＭＰによってストローブされる。このことは、その比較器に比較器出力線ＢＩＴにおいて正又は負の電圧変動を論理１又は０に決定させる。追加のスイッチや制御信号が、その性能を強化するために、自動ゼロ比較回路に追加されることもある。特に、一つの識別セルから次のセルへの切り替え時には入力において大きな電圧グリッチが生じるかもしれないし、切り替えられたクランプはそれらの大きな電圧グリッチの後で比較器の安定に寄与するかもしれない。
【００４３】
スティミュラス回路
図１４は図２のスティミュラス回路４８をより詳細なブロック図形式で図示している。スティミュラス回路４８は、連続的に識別アレイ４６のセルを選択してスティミュレートするために適切な行（ＲＯＷ）と列（ＣＯＬ）の選択を供給することによって、そして、測定回路５０を制御するためにタイミングストローブＴＩＭＩＮＧを発生することによって入力データ及び制御信号３６に応答する。スティミュラス回路４８は、出力バイナリーアドレスを提供するための従来式のシーケンサ２０２と、それらのアドレスをデコードしてセルアレイに供給される行と列の選択を生成する一対のデコーダ２０６と２０８を有する。スティミュラス回路は、また、Ｎウェルバイアス制御信号ＷＥＬＬを提供する。
【００４４】
図１５は、図１４のシーケンサ２０２の適切な実装例を図示している。この実装例では、行列アドレスが図１のＩＣ４０の内部又は外部に存在する回路によってＩＣＩＤ回路の外部で発生される。これらのアドレスは、制御入力３６の入力ＩＮＰＵＴを介して、シリアルにシフトレジスタ２１６にシフトされる。アドレスがレジスタ２１６にシフトされたとき、それはラッチ２１８に書き込まれ、そして、それは図１４のデコーダ２０６と２０８を介してセルアレイをアドレス指定するために使用される。シーケンサ２０２は、タイミングストローブデコーダ２２２へ入力として加えられるバイナリーカウントを生成するために因数８によって制御入力３６のクロックラインＣＬＯＣＫを周波数分割するためのクロックデバイダ２２０を有する。デコーダ２２２は、シフトレジスタ２１６とアドレスラッチ２１８のためのタイミングストローブＴＩＭＩＮＧを生成し、更に、図２の測定回路５０のイベントタイミングを制御するために必要なタイミングストローブＴＩＭＩＮＧも生成する。制御入力３６のイネーブルラインＥＮＡＢＬＥは、クロックデバイダ２２０とストローブデコーダ２２２が測定プロセスを開始できるようにするためにハイにドライブされる。コントローラーがＩＣの外部に存在するときは、シーケンサ２０２への制御入力３６は、従来のアドレスカウンタとクロックによってドライブされた従来のＪＴＡＧバスによって適切に提供される。
【００４５】
回路タイミング
図１６は、図２と図１０と図１１と図１５に図示されたＩＣＩＤ回路の各種信号のタイミングを図示している。一番上の波形は、入力クロック制御信号ＣＬＯＣＫの周期的な挙動を図示している。すべての活動は、このクロックの立ち上がり縁で適切にゲートオフされるが、しかし反対側の縁又は両方の縁も使用されることもある。入力データＩＮＰＵＴは、シフトレジスタ２１６に取り入れられて８クロック毎に一度アドレスラッチ２１８にパラレルロードされる。アドレスラッチ２１８は入力ＩＮＰＵＴにアドレスの最初のビットが現れた後に、８クロックの倍数でストローブされる。この８クロックの「識別ピリオド」は、図３のアレイ４６がより多くのアドレスビットを必要としているときには、もっと長くしても良い。
【００４６】
ラッチされたアドレスのうちの４ビットは、１６個の列選択ライン５８のうちの一つにデコードされる。ラッチされたアドレスのうちのその他の４ビットは、１６個の行選択ライン６０のうちの一つにデコードされる。列選択ライン５８は正にアサートされるが、一方、行選択ライン６０は負にアサートされる。アドレス移行の合間においては、すべての列選択ライン５８はローに予め帯電され、すべての行選択ライン６０はハイに予め帯電される。このことは識別セルアレイ４６の識別セルをすべて選択解除する。同じ予備帯電の合間においては、非接続アレイ出力ラインＡＯＨとＡＯＬはハイに予め帯電されている。行と列のラインがアサートされると、識別セルのうちの一つが選択され、そして、アレイ出力ラインＡＯＨとＡＯＬは電圧差を反映する値に変化する。その電圧変動は測定回路の自動ゼロ比較器によって測定されて比較ビット出力ＢＩＴを生成する。アレイ出力差ＡＯＨとＡＯＬは、通常、負荷電流波形の第１のセグメント２３４の最中に図示されたようなミッドレンジの負荷電流を生成する。しかし、第２のセグメント２３６の下の線によって示されるように選択されるべき識別セルが生じないか、若しくは、セグメント２３６の上の線によって示されるように選択されるべき識別セルが二つ生じてしまう欠陥が生じることがある。このことは、負荷セル１１４の少なくとも一方のサイドに流れる電流を異常に低くさせるか又は高くさせる。この電流は、領域２３８によって示されている通常の範囲の電流と共に、エラー比較電流１４０と負荷セル内で比較される。
【００４７】
波形１４０で図示されたエラー比較電流に関して、比較電流１４０がエラー出力ＥＲＲに対して一つのパルスを生成するために予想される最小電流以下に減少したときには、選択されたサイクルの最後のクロックピリオドまで通常のセルがゼロエラー出力を生成するものと予想する。しかし、過度の電流が両方の比較の間ハイにパルスするエラー出力ＥＲＲを引き起こしてしまい、そして、不十分な電流は全くパルスを生じさせないことになる。これらのエラーはすべて論理的に組み合わされて単一の論理信号となるが、しかし、この場合、四つのエラー信号のすべては、出力セレクタ１２２によって個別にＩＣＩＤ回路出力ストリームＩＤに多重送信される。このことは、エラー出力ＥＲＲの対のうちの一方からの信号を、出力ストリームに多重送信する前に２クロックピリオド分だけその信号を遅延することによって行われるが、同時に他のラインからの信号を直接出力ストリームにも多重送信する。シリアルビットストリームを試験することによって、シリアル出力ストリームの有効性が判定される。このことは、出力ストリームの識別部分がチェックサム又は他の確認データパターンによって確認されることができないときに、重要である。
【００４８】
タイプ識別
ＩＣＩＤ３８は、それが実装されているＩＣを固有に識別するだけではなく、同じフォトマスクを共有している他のＩＣと共通している、そのタイプや製造源などのようなＩＣのアスペクトを示す「タイプコード」を有する出力ＩＤを提供するようにも調整され得る。このように、ＩＣＩＤ３８の出力ＩＤは、それが実装されているＩＣに特有の値を有する一つのフィールドと、同様のＩＣのすべてに共通する値を有する他のフィールドを有する。図３のアレイ４６の「ランダムな識別」セル６２のうちのいくつかのそれぞれを図１７に図示されたものと同様の「タイプ識別」セル２４２に置き換えるか、又は、追加のタイプ識別セルをそのアレイに付加することによって、タイプコードが設定される。図１７のタイプ識別セル２４２は、タイプ識別セルが実質的にその大きさにおいて異なるアッパーとロワーのＭＯＳＦＥＴ２４４と２４６を有し、それぞれのタイプ識別セルにおいて一つのＭＯＳＦＥＴが、ランダムなパラメータの変動にもかかわらず、他のＭＯＳＦＥＴに比べて必ず強いようにすることを除いて、構造と作動において図４のランダム識別セル６２と大略同じである。アッパーＭＯＳＦＥＴ２４４がロワーＭＯＳＦＥＴ２４６に比べて大きい場合の図１７に図示されたような「論理１」タイプ識別セル２４２は、必ず、そのロワードレインラインに比べてそのアッパードレイン出力ラインにより大きなドレイン電流を生成し、そして、選択されたときには、「正」の出力電圧ＶＸを必ず生成する。反対に、より小さなアッパーＭＯＳＦＥＴとより大きなロワーＭＯＳＦＥＴを有する「論理０」タイプ識別セルは、負の出力電圧ＶＸを生成する。一連の論理１タイプ識別セルと論理０タイプ識別セルが適切な順序でアドレスされたときに、それらはＩＣのタイプを識別するために使用される出力ＩＤに１と０の予測可能なシーケンスを生成する。このタイプ識別シーケンスにおけるいかなる誤りもＩＣＩＤアレイにおける欠陥の示唆を提供する。
【００４９】
識別レコード
アレイセルがアドレス指定される順序は、ＩＣＩＤ回路３８が生成するＩＤの性質と値に影響を及ぼす。４種類のＩＤが記載されているが、他の多くの種類も容易に想定され、本発明はここに記載されているものに限定されるものではない。最も単純なＩＤは、すべてのアレイアドレスを通して逐次順番にカウントし、そして、比較結果をバイナリビットとして保存することによって発生されるバイナリＩＤである。アドレスカウントは、０、１、２、−−−、Ｎ−１、Ｎのように続行し、再び０に折り返す。測定回路からのシリアル出力ビットＩＤは、直接２５６個のバイナリビット識別レコードを構成する。
【００５０】
この単純なシーケンスは、より調整されたタイプ識別セルに多少改善され得る。論理１タイプ識別セルから論理０タイプ識別セルへの連続は、自動ゼロ比較器から決定論的な「０」ビットを必ず生成する。０タイプ識別セルから１タイプ識別セルへの連続は、決定論的な「１」ビットを必ず生成する。しかし、二つの０タイプ識別セル又は二つの１タイプ識別セルの間の連続は、個々のパートの識別には役立つがタイプ識別には役立たない非決定論的な「不整合」な移行を生成する。従って、タイプ識別セルの行に関するアレイは、交互に次のような順序でアドレス指定される。すなわち、０、Ｍ、０、Ｍ＋１、０、Ｍ＋２、−−−であり、ここでタイプ識別セルはＭ、Ｍ＋１などである。このことは、出力ＩＤを構成するビットシーケンスの第１の部分が、タイプ識別を表している予想される一連のビットを有することを意味している。
【００５１】
図１８は、ＩＣＩＤセルアドレスを測定されたセルパラメータ値の昇順に並べ代えた「並び替えされた値」のＩＤを示している。最大の負のパラメータ値を有するセルのアドレスは、表項目０となる。次に大きな負のパラメータを有するセルのアドレスは表項目１になる。処理の最後において、Ｎ個のセルを有するＩＣＩＤ回路は、Ｎ整数項目の表を生み出すが、それぞれの整数はアレイアドレスを表している。
【００５２】
図１８は、それぞれがセルロケーションと関連するパラメータ値を一覧表にした二つの表を示している。第１の表２５４は、単純な８個のセルのＩＣＩＤにおいてみられるセルパラメータ値を図示している。これらのセルパラメータ値の単純なバイナリーＩＤは、それぞれのセルのパラメータ値と後続のセルのパラメータ値との比較の結果、００１１０１１１となる。第２の表２５６は、パラメータ値の昇順に各セルを並び替えた結果を示している。セルパラメータ値が順番であり、そして、並び替えられた順にアレイをアドレスすることは、もしその値がすべて固有のものであったならば、一連のものを生成する。しかし、図示されたアレイは、同じ値を持つ二つのセルを有し、これら二つのセルを比較した結果は不確定となり、そして、比較器の出力１か又は０のいずれかである。
【００５３】
実際のパラメータ値は並べ替え処理に対し必ずしも直接的には可視的ではない。しかし、並べ替えのために実際に必要なものすべては、各値を比較することができることであるし、その比較は自動ゼロ比較器１２０によって実行される。ＩＣのハードウェアとして実装されているか、又は、外部のテスタ又は比較器上で稼働するソフトウェアとしての従来の並べ替えアルゴリズムは、並べ替えを実行するために使用され得る。一連の並べ替えされたアドレスは、単純なバイナリＩＤに比べてより多くの情報を搬送する。図示されている単純化されたアレイに対するバイナリＩＤは、２の８乗、すなわち、２５６個の可能な値を取ることができるが、一方、並び替えられたＩＤは８の階乗、すなわち、４０３２０個の可能な値を取ることができる。双方のＩＤのレコードは、異なる制御シーケンスと異なるアルゴリズムを単に使用することによって、ほとんど同じＩＣＩＤ回路から取り出すことができる。
【００５４】
並び替えられた値ＩＤはそのまま使用することも可能であるが、しかし、「信頼」値のより短いサブセットが構成されることも可能である。これらの一連の信頼値がＩＣＩＤ回路に提供されたとき、それは一連の移行と比較器出力のより多くの繰り返しを生成する傾向となる。このシーケンスは、ＩＣＩＤ回路に照会して決定論的な回答を受け取るために使用されることも可能である。
【００５５】
バイナリＩＤ分析
ノイズとドリフトに起因して、以前に選択されたセルにたまたまほとんど整合しているセルの出力は、その二つのセルが連続的にアドレス指定されるときには、１か０のいずれかにランダムに決定することができる。このことは、繰り返すことが不可能でそれが発生されるたびに若干異なるＩＤビットのいくつかを作り出す。しかし、ＩＤが十分長い場合、残りの不変ビットは、いずれかの他のＩＣによって生成されたＩＤが多くのビットを共通に有していることがありそうではないので、それを発生したＩＣを識別するためにまだ役立つ。
【００５６】
図１９は、バイナリーＩＤに関して、閾値不整合のドリフトの関数としてビットが値を変化する割合（ビットエラーレート）を示している。クリーンでモダンなＣＭＯＳプロセスは、電圧閾値の不整合の標準偏差の１０％以下のドリフトを有するが、ビットエラーレートは電圧閾値の不整合の標準偏差の１００％に相当するドリフトに対してたった２５％である。ビットエラーレートは、いかなるドリフトの量に対しても０よりも大きいが、しかし、適度なドリフトに対しては小さいままである。ビット変化の端数、すなわち、ビットエラーレートはｐと呼ばれている。ｐ（２６２）のグラフは、ドリフトが無限大に近づくと、０．５に漸近的に近づく。二つのバイナリーＩＤは、それらの間の絶対的なノルム（ａｂｓｏｌｕｔｅ  ｎｏｒｍ）を計算することによって比較される。この絶対的なノルムは、二つのＩＤの間での異なるビット数のカウントとして定義される。二つのＩＤが同じであったら、それらは０の絶対的なノルムを有する。すべてのビットが異なる場合、すなわち、一のＩＤが他のＩＤの正反対である場合その絶対的なノルムはＮ、すなわち、ＩＤのビット数と同じになる。異なるアレイから発生された二つの異なるＩＤの間の絶対的なノルムは、平均値Ｎ／２を有する。その値の度数分布表は、Ｎ／２を中心とし、OＮ／２の標準偏差を有するガウスカーブに従う。２５６ビットのバイナリーＩＤが一兆の異なるＩＤを含むファイルと比較された場合、７３を下回る絶対的なノルムを有する差と言うものがほとんどなく、１８３を越える絶対的なノルムを有するものもほとんどなく、１２０と１３６の間に最も多くの差が集中して１２８の平均的な絶対的なノルムを有するものと思われる。
【００５７】
バイナリＩＤが、多分ランダムノイズ又は移動イオン汚染若しくはトランジスタチャネル内の電荷の再配分に起因する後続するドリフトを伴って、ＩＣＩＤ回路から取り出されたとき、そのＩＤは段々と変化することがある。ビット取り出し処理はこのような変化に対して耐性がある。２５％のランダムドリフト（元のガウス曲線の大きさの２５％を有する別の非相関ガウス曲線）がバイナリ識別レコードを生成するために使用されたランダムな値に加えられた場合、結果はランダムに値を変化するビットうちの約７．８％となる。そのビットエラーレートはそれぞれのビットに対して統計的には無関係である。所定のアレイサイズとビットエラーレートに対する平均的な絶対的なノルムは、Ｎ’Ｐである。２５６個の値と２５％のドリフトとｐ＝０．０７８を有する例に関して、平均的な絶対的なノルムは、約２０である。一兆のドリフトサンプルに関しては、５６を越える絶対的なノルムを有する部分がほとんど存在しないこととなる。
【００５８】
図２０は、一つのバイナリＩＤを一兆の２５６ビットのＩＤのデータベースに比較することに由来する予想確率を示している。縦方向の対数目盛は、極めて小さい確率を拡大するために使用されている。その本来の識別から２５％ドリフトされた構成要素からＩＤが取られている場合、それは、５６を下回る絶対的なノルムを有するその本来のＩＤとほとんど整合するが、その値を超える可能性が一兆のうちの一以下である。絶対的なノルムは、きっと約２０であり、整合曲線２６４に示されるような確率分布に従う。異なるＩＣＩＤ回路に関するデータベースにおいて他のすべてのＩＤと比較されたときに、別の分布が不整合曲線２６６に従って構成される。異なるＩＤに対する絶対的なノルムが７３を下回り、平均的な絶対的ノルムが約１２８になることは一兆のうちの一を下回る可能性しかない。
【００５９】
誤って正となる割合と誤って負となる割合は数学的にはゼロではないが、アレイが十分に大きいときには測定不可能なほど小さくて、指紋識別や他の法的に認められた識別形式よりも確実に良好である。ＩＣＩＤ回路は、百万のパートのデータベースから一つのパートを識別するように実際に応用されることも可能である。百万のパートのＩＤが、試験日やロット番号やウェハー番号やウェハーポジションやプロセスパラメータや試験速度のような他の識別情報や別の有用な情報と共に取り出される。この情報はコンピュータデータベース内に格納されることが可能である。以下、百万のパートを使用した場合に、それらのパートのうちの一つが識別される必要があるものとする。ＩＤはチップ上の識別回路から取り出される。ドリフトのために、このＩＤは、データベース内の本来のＩＤとはおそらく同じものではない。しかし、それがデータベース内ですべてのＩＤと比較された場合には、結果は、９９９，９９９の絶対的なノルムとなり、それはおそらく９０を越え、そして、ほとんど確実に７３を越えるものである。また、ドリフトが２５％を下回る場合には、単一の絶対的なノルムも存在するが、それは４４を下回り、ほとんど確実に５３を下回るものである。試験において閾値を６４に設定して、データベース内で正しいＩＤを簡単に識別することができる。実際、ドリフトは、その閾値を越える可能性が一兆のうちの一を越え、そして、選択された構成部分が過度のドリフトのために誤ってデータベース内に存在しなくなる以前に、３７％程度に高くなることがある。現代の半導体はこれをはるかに下回るようにドリフトを処理している。
【００６０】
６４を下回る絶対的なノルムを有するパートがデータベース内に存在しない場合には、それが記録されていなかったか、識別回路が故障したか、又は、その構成部分がある他の製造者によって製造された偽造品である。これらの可能性はすべて、以後の調査によって区別されることができ、そして、すべては半導体製造者にとって重要である。２５６個のセルのアレイが、ここに図示された例示のＩＣＩＤに採用された。しかし、最大のドリフトがより少ない場合、若しくは、少数のチップが識別される場合、又は、識別に対する信頼性があまり高くなくてもよい場合、より少数のセルアレイが使用される。例えば、１０％の最大ドリフトで百万のうちの一の割合でエラーが認められる場合、６４個程度の少数のセルが適切な識別を提供する。１，０００兆のうちの一のエラーレート（１０−１５）と２４０％のドリフトの場合、４０９６個のセルが必要とされることがある。いずれかの制限されたドリフトに対して、条件を満たすエラーレートは十分な数のセルによって達成される。
【００６１】
別のセルアレイ
上記の検討は、セルアレイが０．５ミクロン又はそれ以下のライン幅のＮウェルＣＭＯＳ処理で実装されることを想定していたが、セルトランジスタは、Ｎチャネル若しくはＰチャネルのいずれかのＭＯＳＦＥＴでもよいし、ある状況においてはより長いチャネル処理が使用されることもある。ＣＭＯＳ処理がＮウェル方法である場合、ＰチャネルＭＯＳＦＥＴが選択されてアレイ全体が基板とその中の電子ノイズから分離されたＮウェル内に配置できるようにする。Ｐウェル方法は同じ理由でＮチャネルＭＯＳＦＥＴを使用する。本発明の好適実施の形態は、共通のソース及びゲート接続をして出力信号をドレインから引き出すＭＯＳＦＥＴの対を採用しているが、共通のゲート及びドレインでトランジスタ同士を接続して、それによって、ソースから電圧差信号を引き出すことも可能である。好適実施の形態のアレイセルは一対のＭＯＳＦＥＴの電圧閾値の不整合を利用しているが、長さや幅や酸化物の厚さ若しくはいずれか他のパラメータ変動の不整合が本発明の別の実施の形態で使用され得る。デバイスの各対は好適実施の形態に使用されているが、単独のデバイスも、周囲の状況がそれを許せば、その応用例において使用され得る。抵抗の不整合又はＶＢＥ不整合も純粋なバイポーラ法と共に使用され得る。ランダムなパラメータ変動からの識別は、ランダムではあるが繰り返し可能なパラメータの不整合と共にデバイスを生成するいずれか他の半導体プロセスにも応用され得る。
【００６２】
デバイスアレイが正方形に図示されているけれども、同じように有効なＩＣＩＤ回路は、いかなる形状又はサイズの長方形のアレイとしても構成することができる。統計の有効性を向上するために、ＩＤが発生されるときにアドレス指定されない一組の「ダミーセル」をアレイのエッジに有することは役に立つ。しかし、アレイのエッジに沿ったそのようなダミーセルは無視されることがある。行選択トランジスタがアレイ出力ラインＡＯＨとＡＯＬを非選択ドレインから分離するために追加されることも可能である。適当なアドレス指定によって、このことは行のセルの間のドレイン出力ラインの合併を可能にし、よりコンパクトなアレイを可能にする。
【００６３】
別の操作
ＩＣＩＤ回路は、シフトレジスタによるよりも、例えば、入力ラインからよりもむしろ内部でアドレスを発生するカウンタによって、アドレス指定され得る。外部クロックも、また、フリーランニング発振器に置き換えられることができる。イネーブル入力は、パワーオンリセットセルと置き換えられる。そのような別途の設計は単一の出力ラインを有し、相互接続カウントが電源や同期よりももっと重要である場合に適切である。
【００６４】
ＩＤが計算されるとき、それは非不揮発性にすることも可能なオンチップのランダムアクセスメモリ（ＲＡＭ）に一連の値としてチップ自体に記憶される場合もあり得る。そのＲＡＭは、マイクロプロセッサオンボードキャッシュの一部であってもよいし、更に、そのマイクロプロセッサによって実行されるソフトウェアを利用するようなものでもよい。この装置は使用時にそのＩＤに対して高速アクセスを可能にし、更に、非常にノイジーな環境では繰り返しＩＤを発生することを要求されることがあるかもしれない。しかし、そのことはＲＡＭに追加のチップ面積を要求する。
【図面の簡単な説明】
【図１】  本発明の識別回路（ＩＣＩＤ）をその内部に組み込んだ集積回路をブロック図形式で図示している。
【図２】  図１のＩＣＩＤ回路をより詳細なブロック図形式で図示している。
【図３】  図２の識別セルのアレイをより詳細なブロック図形式で図示している。
【図４】  図３の代表的な識別セルを図示している略図である。
【図５】  規格上同じである二つのＰチャネルＭＯＳＦＥＴにみられるドレイン電流の通常の不整合を示すグラフである。
【図６】  ＭＯＳＦＥＴの電圧閾値における一定のバルク電荷の効果を示したＭＯＳＦＥＴの断面図である。
【図７】  二つの異なるＭＯＳプロセスのための閾値電圧の不整合の統計分布を示したグラフである。
【図８】  一対の出力ラインと一対の負荷抵抗に接続された五つの個別選択可能な識別セルを図示した略図である。
【図９】  連続的に選択された図８の五つの識別セルから生成された電圧差出力のグラフである。
【図１０】  図２の測定回路をより詳細なブロック図形式で図示している。
【図１１】  図１０の測定回路の負荷部と誤り検出部を略図形式で図示している。
【図１２】  図１０の自動ゼロ比較器を略図形式で図示している。
【図１３】  図１２の自動ゼロ比較器内での信号の挙動を図示するタイミング図である。
【図１４】  図２のスティミュラス回路をより詳細なブロック図形式で図示している。
【図１５】  図１４のアドレスシーケンサ及びタイミングストローブ発振器を略図形式で図示している。
【図１６】  図２のＩＣＩＤ回路の各波形を示したタイミング図である。
【図１７】  タイプ識別セルを略図形式で図示している。
【図１８】  並び替え識別レコードの形成を示した一対の表である。
【図１９】  閾値ドリフトの関数としてのビットエラーの確率をプロットしたものである。
【図２０】  一兆のサンプルに関して、２５％の閾値ドリフトに起因する絶対的なノルム（ａｂｓｏｌｕｔｅ  ｎｏｒｍ）の統計的分布をプロットしたものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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