(57)【特許請求の範囲】
【請求項１】
シリコン基板の予定の素子形成領域に半導体素子を形成する工程と、
前記シリコン基板の前記素子形成領域の外側に位置し予定の取り出し電極となる部分にトレンチ溝を形成する工程と、
前記トレンチ溝の少なくとも側面および底面に酸化膜を形成した後、前記トレンチ溝の底面の前記酸化膜を除去する工程と、
前記トレンチ溝に埋め込まれた導電性金属よりなる取り出し電極を形成する工程と、
前記半導体素子の電極と前記取り出し電極とを電気的に接続する工程と、
前記シリコン基板表面を絶縁性樹脂で被覆する工程と、
前記シリコン基板を裏面より除去して前記取り出し電極の裏面を露出する工程と、
前記絶縁性樹脂をダイシングして個別の半導体素子に分離する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン基板の裏面に露出された前記素子形成領域および前記取り出し電極に接続電極を形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記導電性金属は金あるいは銅のメッキで形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記半導体素子の電極と前記取り出し電極とはボンデイングワイヤーで接続されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記シリコン基板は裏面より研削により除去されることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特にシリコン基板に設けた半導体素子を形成し且つシリコン基板に設けた取り出し電極を用いて半導体素子の組み立てを行う半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来の半導体装置の組立工程においては、ウェハからダイシングして分離した半導体チップをリードフレームに固着し、金型と樹脂注入によるトランスファーモールドによって半導体チップを封止し、リードフレームを切断して個々の半導体装置毎に分離する、という工程が行われている。この手法によって得れらる半導体装置は、図１１に示したように、半導体チップ１の周囲を樹脂層２で被覆し、該樹脂層２の側部から外部接続用のリード端子３を導出した構造になる（例えば特開平０５−１２９４７３号）。
【０００３】
この構造は、樹脂層２の外側にリード端子３が突出すること、リードフレームの加工精度の問題や金型との位置あわせ精度の問題により、外形寸法とその実装面積の縮小化には限界が見えていた。
【０００４】
近年、外形寸法を半導体チップサイズと同等あるいは近似した寸法にまで縮小する事が可能な、ウェハスケールＣＳＰ（チップサイズパッケージ）が注目され始めている。これは、図１２（Ａ）を参照して、半導体ウェハ１１に各種拡散などの前処理を施して多数の半導体チップ１２を形成し、図１２（Ｂ）に示したように半導体ウェハ１１の上部を樹脂層１３で被覆すると共に樹脂層１３表面に外部接続用の電極１４を導出し、その後半導体ウェハ１１のダイシングラインに沿って半導体チップ１１を分割して、図１２（Ｃ）に示したような完成品としたものである。樹脂層１３は半導体チップ１２の表面（裏面を被覆する場合もある）を被覆するだけであり、半導体チップ１２の側壁にはシリコン基板が露出する。電極１４は樹脂層１３下部に形成された集積回路網と電気的に接続されており、実装基板上に形成した導電パターンに対して電極１４を対向接着することによりこの半導体装置の実装が実現する。
【０００５】
斯かる半導体装置は、装置のパッケージサイズが半導体チップのチップサイズと同等であり、実装基板に対しても対向接着で済むので、実装占有面積を大幅に減らすことが出来る利点を有する。また、後工程に拘わるコストを大幅に減じることが出来る利点を有するものである。（例えば、特開平９−６４０４９号）
そこで、チップサイズが１ｍｍ角に満たない程度のチップでは図１３（Ａ）（Ｂ）（Ｃ）に示すように実装されている。
【０００６】
図中、２１はセラミックやガラスエポキシ等からなる絶縁基板であり、それらが１枚あるいは数枚重ね合わされて、板厚が２５０〜３５０μｍと製造工程における機械的強度を維持し得る厚みと、長辺×短辺が１．０ｍｍ×０．８ｍｍ程度の矩形形状を有している。
【０００７】
絶縁基板２１の表面には、タングステン等の金属ペーストの印刷と、電解メッキ法による前記金属ペースト上への金メッキによって導電パターンを形成し、アイランド部２２と電極部２３ａ、２３ｂとを形成している。アイランド部２２の上には、Ａｇペーストなどの導電性接着剤２４によって半導体チップ２５が固着されている。
【０００８】
半導体チップ２５の表面にはアルミ電極パッド２６が形成され、電極パッド２６と電極部２３ａ、２３ｂとが、ボンディングワイヤ２７によって電気接続される。電極パッド２６側に１ｓｔボンド、電極部２３側に２ｎｄボンドが打たれる。バイポーラトランジスタで有れば、電極部２３ａ、２３ｂはエミッタとベースに対応し、パワーＭＯＳＦＥＴで有れば、ソースとゲートに対応する。
【０００９】
前記絶縁基板２１の裏面側には、同じく金メッキ層によって第１の外部接続電極２８と第２の外部接続電極２９ａ、２９ｂが形成される。絶縁基板２１にはこれを貫通する、円形の第１のビアホール３０と第２のビアホール３１ａ、３１ｂが形成され、各ビアホール３０、３１ａ、３１ｂの内部はタングステンなどの導電材料によって埋設される。素材としては、電気的導電性と熱伝導性に優れた素材で埋設する。該ビアホール３０、３１ａ、３１ｂによって、アイランド部２２と第１の外部接続電極２８とを、電極部２３ａ、２３ｂと第２の外部接続電極２９ａ、２９ｂとを、各々電気接続する。第１の外部接続電極２８が例えばコレクタ電極となり、第２の外部接続電極２９ａ、２９ｂが例えばベース、エミッタ電極となる。
【００１０】
絶縁基板２１の上方は、半導体チップ２５とボンディングワイヤ２７とを封止する樹脂層３２で被覆される。樹脂層３２は絶縁基板２１と共にパッケージ外形を構成する。パッケージの周囲４側面は樹脂層３２と絶縁基板２１の切断面で形成され、パッケージの上面は平坦化した樹脂層３２の表面、パッケージの下面は絶縁基板２１の裏面側で形成される。
【００１１】
【発明が解決しようとする課題】
しかしながら図１３で示した実装構造においていろいろな問題点がある。第１に、セラミックやガラスエポキシ等の高価な基板材料を用い、更にタングステン等の高価な金属ペーストを用いているので、ローコストの実装構造とは言えない。第２に、両面の電極等を接続するために、絶縁基板を貫通するビアホールが不可欠であり、この加工精度も０．１５mm程度が限界であるので、更なる小型化の障害となっている。第３にこのビアホール内を金属ペーストで充填するため作業性が極めて悪く、コスト高の原因となる。第４に半導体チップを形成する前工程と絶縁基板を用いて半導体チップを組み立てる後工程に区分されており、リードタイムが長く、製造コストも高くなる等々の多くの問題点が発生している。
【００１２】
【課題を解決するための手段】
本発明は上述した種々の問題点に鑑みてなされたものであり、シリコン基板の予定の素子形成領域に半導体素子を形成する工程と、前記シリコン基板の前記素子形成領域の外側に位置し予定の取り出し電極となる部分にトレンチ溝を形成する工程と、前記トレンチ溝の少なくとも側面および底面に酸化膜を形成した後、前記トレンチ溝の底面の前記酸化膜を除去する工程と、前記トレンチ溝に埋め込まれた導電性金属よりなる取り出し電極を形成する工程と、前記半導体素子の電極と前記取り出し電極とを電気的に接続する工程と、前記シリコン基板表面を絶縁性樹脂で被覆する工程と、前記シリコン基板を裏面より除去して前記取り出し電極の裏面を露出する工程と、前記絶縁性樹脂をダイシングして個別の半導体素子に分離する工程とから構成されることに特徴を有する。
【００１３】
【発明の実施の形態】
図１から図１０を参照して本発明の半導体装置の製造方法を詳述する。
【００１４】
本発明は、シリコン基板の予定の素子形成領域に半導体素子を形成する工程と、前記シリコン基板の前記素子形成領域の外側に位置し予定の取り出し電極となる部分にトレンチ溝を形成する工程と、前記トレンチ溝の少なくとも側面および底面に酸化膜を形成した後、前記トレンチ溝の底面の前記酸化膜を除去する工程と、前記トレンチ溝に埋め込まれた導電性金属よりなる取り出し電極を形成する工程と、前記半導体素子の電極と前記取り出し電極とを電気的に接続する工程と、前記シリコン基板表面を絶縁性樹脂で被覆する工程と、前記シリコン基板を裏面より除去して前記取り出し電極の裏面を露出する工程と、前記シリコン基板の裏面に露出された前記素子形成領域および前記取り出し電極に接続電極を形成する工程と、前記絶縁性樹脂をダイシングして個別の半導体素子に分離する工程から構成されている。
【００１５】
本発明の第１の工程は、図１に示す如く、シリコン基板４０の予定の素子形成領域４１に半導体素子４１０を形成することにある。
【００１６】
本工程では、約４００μｍの厚みのシリコン基板４０を準備し、シリコン基板４０の素子形成領域４１に既知の選択拡散法を用いてベース領域４１１、エミッタ領域４１２およびベース領域４１１を囲むようにアニュラーリング領域４１３を形成する。シリコン基板４０はＮ＋型シリコン基板にＮ−型エピタキシャル層を積層したものを用い、Ｐ型のベース領域４１１とＮ＋型のエミッタ領域４１２およびＮ＋型のアニュラーリング領域４１３を形成する。ここでは、ＮＰＮ型プレーナトランジスタを例に挙げたが、ＰＮＰ型プレーナトランジスタ、ＭＯＳＦＥＴ等の半導体素子４１０を形成しても良い。
【００１７】
本発明の第２の工程は、図２に示す如く、シリコン基板４０の素子形成領域４１の外側に位置し予定の取り出し電極４４となる部分にトレンチ溝４２を形成することにある。
【００１８】
本工程では、素子形成領域４１の外側に位置し予定の取り出し電極４４となる部分を露出して他の部分をホトレジスト層で被覆し、シリコン基板４０表面を選択的にドライエッチングして約１００μｍの深さのトレンチ４２を形成する。予定の取り出し電極４４はボンディングワイヤーが固着できるように一辺２００μｍの正方形状にトレンチ溝４２が形成される。なお、半導体素子４１０は酸化膜（図示しない）で被覆されて保護されている。
【００１９】
本発明の第３の工程は、図３および図４に示す如く、トレンチ溝４２の少なくとも側面および底面に酸化膜４３を形成した後、トレンチ溝４２の底面の酸化膜４３を除去することにある。
【００２０】
本工程では、シリコン基板４０表面には減圧ＣＶＤ法で全面に約５０００Åから１００００Åの厚い酸化膜４３が形成される（図２）。従って、酸化膜４３はシリコン基板４１表面、トレンチ溝４２の側面および底面に形成される。続いてこの酸化膜４３を異方性ドライエッチングしてシリコン基板４０表面およびトレンチ溝４２底面の酸化膜４３を選択的に除去する（図３）。これによりトレンチ溝４２の側面に酸化膜４３が残る。
【００２１】
本発明の第４の工程は、図５に示す如く、トレンチ溝４２に埋め込まれた導電性金属よりなる取り出し電極４４を形成することにある。
【００２２】
本工程では、銅または金等の導電性金属を電気メッキして、少なくともトレンチ溝４２を埋める。導電性金属のメッキ膜はトレンチ溝４２を含めてシリコン基板４０に形成された後、ホトエッチングによりトレンチ溝４２の導電性金属のメッキ膜を残してエッチング除去される。
【００２３】
本発明の第５の工程は、図６に示す如く、半導体素子４１０の電極４５と取り出し電極４４とを電気的に接続することにある。
【００２４】
本工程では、半導体素子４１０の電極パッド４５と取り出し電極４４とをボールボンディングにより各々ボンディングワイヤ４６で接続する。
【００２５】
半導体素子４１０の表面には前述した第１の工程でアルミ電極パッド４５が形成されており、電極パッド４５と取り出し電極４４とが、ボンディングワイヤ４６によって電気接続される。電極パッド４５側に１ｓｔボンド、取り出し電極４４側に２ｎｄボンドが打たれる。バイポーラトランジスタで有れば、取り出し電極４４はそれぞれエミッタとベースに対応し、パワーＭＯＳＦＥＴで有れば、ソースとゲートに対応する。
【００２６】
本発明の第６の工程は、図７に示す如く、半導体素子４１０を含みシリコン基板４０表面を絶縁性樹脂４７で被覆することにある。
【００２７】
本工程では、シリコン基板４０の上方に移送したディスペンサ（図示せず）から所定量のエポキシ系液体樹脂を滴下（ポッティング）し、すべての半導体素子４１０を共通の樹脂層４７で被覆する。前記液体樹脂として例えばＣＶ５７６ＡＮ（松下電工製）を用いた。滴下した液体樹脂は比較的粘性が高く、表面張力を有しているので、その表面が湾曲する。樹脂層４７の湾曲した表面を平坦面に加工するには、樹脂が硬化する前に平坦な成形部材を押圧して平坦面に加工する手法と、滴下した樹脂層４７を１００〜２００度、数時間の熱処理（キュア）にて硬化させた後に、湾曲面を例えばダイシングブレードで研削することによって平坦面に加工する手法とが考えられる。
【００２８】
本発明の第７の工程は、図８に示す如く、シリコン基板４０を裏面より除去して取り出し電極４４の裏面を露出することにある。
【００２９】
本工程は本発明の特徴とするものであり、シリコン基板４０を裏面より研削する。シリコン基板４０は約４００μｍの厚み有するので、大部分をバックグラインドにより機械的に研削し、残りの１０〜２０μｍをスピンエッチングにより化学的に除去して、約１００μｍの厚みまで研削される。シリコン基板４０の表面は樹脂層４７で被覆されているので、樹脂層４７の持つ機械的強度でシリコン基板４０が割れることはない。この結果、取り出し電極４４の裏面が樹脂層４７の裏面側に露出される。このとき酸化膜４３は取り出し電極４４の電気的絶縁材として働いている。
【００３０】
本発明の第８の工程は、図９に示す如く、シリコン基板４０の裏面に露出された素子形成領域４１および取り出し電極４４に接続電極４８を形成することにある。
【００３１】
本工程では、シリコン基板４０の露出された裏面にシリコン酸化膜あるいはシリコン窒化膜、ＰＩＸ、ＳＯＧ等の保護膜４８をＣＶＤ法あるいはスピンオンにより形成し、シリコン基板４０の裏面全面を覆う。続いて素子形成領域４１および取り出し電極４４上に選択エッチングによりコンタクト孔を設け、金等の導電性金属をスパッター等で付着した後に所望の形状にエッチングして接続電極４９を形成する。接続電極４９ａは素子形成領域４１とオーミック接触しコレクタ電極として働き、接続電極４９ｂはエミッタおよびベース電極として働く。
【００３２】
本発明の最終工程は、図１０に示す如く、絶縁性樹脂４７をダイシングして個別の半導体素子４１０に分離することにある。
【００３３】
本工程では、半導体素子４１０毎に樹脂層４７とシリコン基板４０を切断して各々の半導体素子４１０に分離する。切断にはダイシング装置を用い、点線で示すダイシングライン５０に沿って樹脂層４７とシリコン基板４０とをダイシングブレード５１で同時に切断することにより、半導体素子４１０毎に分割した半導体装置を形成する。ダイシング工程においてはシリコン基板４０の裏面側にブルーシート（たとえば、商品名：ＵＶシート、リンテック株式会社製）を貼り付け、前記ダイシングブレードがブルーシートの表面に到達するような切削深さで切断する。
【００３４】
【発明の効果】
以上に説明したように、本発明によれば、リードフレームを用いた半導体装置よりも更に小型化できるパッケージ構造を提供できる利点を有する。このとき、リード端子が突出しない構造であるので、実装したときの占有面積を低減し、高密度実装を実現できる。
【００３５】
また、半導体素子を形成するシリコン基板に直接取り出し電極を形成するので、
従来のようにセラミック基板を用いる必要もなく、且つ半導体素子を他のマウント部材に固着することも不要となり大幅にコストを削減できる。
【００３６】
更に、シリコン基板は既存の設備で加工ができ、新たな設備が不要である。シリコン基板も前工程で処理できるので、後工程がなくなり、リードタイムを大幅に短縮できる。
【００３７】
更に、ビアホールが不要となるので、スルーホール工程を全面的に排除でき、大幅な工程短縮ができる。
【図面の簡単な説明】
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための断面図である。
【図７】本発明を説明するための断面図である。
【図８】本発明を説明するための断面図である。
【図９】本発明を説明するための断面図である。
【図１０】本発明を説明するための平面図である。
【図１１】従来例を説明するための断面図である。
【図１２】従来例を説明するための図である。
【図１３】他の従来例を説明するための図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003744772.tif 000011
【図１１】
0003744772.tif 000012
【図１２】
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【図１３】
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