(57)【特許請求の範囲】
【請求項１】
Ｓｉ基板の第１の導電型を有する結晶領域の所定の表層領域に形成された第１の導電型と逆の導電型を有する第１の不純物拡散層と、該結晶領域の他の所定の表層領域に形成された第１の導電型と同じ導電型を有する第２の不純物拡散層と、該第１の不純物拡散層に接続するように形成される第１の配線層と、該第２の不純物拡散層に接続するように形成される第２の配線層とを有する構成において、
該第１と第２の配線層に接続される該Ｓｉ基板の該第１と第２の不純物拡散層はともに表面がエッチングされており、かつ、該第１と第２の不純物拡散層の表層部にはＧｅが添加されており、Ｇｅの濃度分布は該表面においてほぼ最も高く、深さ方向に対して連続的に減少する半導体装置。
【請求項２】
該第１および第２の配線層が接続される該第１および第２の不純物拡散層の表面が凹型にエッチングされた請求項１に記載の半導体装置。
【請求項３】
該第１および第２の配線層の該第１および第２の不純物拡散層に接続する側の第１層が、Ｇｅ単層膜である請求項１もしくは２に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体基板上に形成された不純物拡散層と配線層との接触抵抗を低減した半導体製造装置に関する。
【０００２】
【従来の技術】
半導体装置の集積化には、デバイスパターンの微細化を伴う。これに従い、半導体基板上に形成される不純物拡散層とそれに接続される配線層の接触面積も微細化が余儀なくされている。接触面積の微細化は、接触抵抗の増大を招き、デバイスへの負担となる。そこで、新たな接触抵抗を低減化する対策が必要となってきた。
【０００３】
一般に、不純物拡散層と配線層との接触抵抗率値ρc 及び接触抵抗値ＲC は、以下の２式で与えられている。
【０００４】
【数１】
ρc ∝ｅｘｐ｛４π（εc ・ｍ* ）1/2 ・ΦB ／（（ＮD ）1/2 ・ｑ・ｈ）｝
【０００５】
【数２】
ＲC ＝ ρc ／ＡC
上記式において、ΦB は配線材料である金属と不純物拡散層を形成する半導体間のショットキー障壁の高さ、ＮD はキャリア濃度、ｍ* はキャリアの有効質量、εc は半導体の比誘電率、ｈはプランク定数、ＡC は接触面積である。
【０００６】
上記２式より、接触抵抗値ＲC を下げる為には、１）接触面積ＡC を拡げる、２）ショットキー障壁高さΦB を低減する、２）キャリア濃度ＮD を増大する等の対策が考えられる。
【０００７】
接触面積ＡC は微細化が進む中、むしろ減少する方向にある。また、Ｓｉ基板へ固溶する不純物濃度に限界があること、加えて微細化に伴う不純物拡散層のシャロー化、プロセスの低温化がさらに不純物の固溶限界を減少させていること等を考慮すると、キャリア濃度ＮD を増大することもあまり期待できない。
【０００８】
ショットキー障壁高さΦB を低減させる方法としては、配線材料にΦB の小さい金属材料を選択することが考えられる。しかし、一般に金属の場合、ｎ型の半導体に対するショットキー障壁の小さい材料は、ｐ型の半導体に対して逆に高いショットキー障壁を有する傾向がある。この性質は、次式で示される金属と半導体の関係に起因するものである。
【０００９】
【数３】
Ｅｇ ≒ ΦBn ＋ ΦBp
上式において、Ｅｇは半導体のバンドギャップ、ΦBnはｎ型半導体に対するショットキー障壁の値、ΦBpはｐ型半導体に対するショットキー障壁の値を示す。
【００１０】
配線層はＳｉを含む不純物拡散層と接続されている為、上記式のＥｇは、Ｓｉのバンドギャップ１．１２ｅＶにほぼ近い値となる。例えば、配線材料にΦBnが０．２ｅＶと小さい値を示すＰｔを選択すると、Ｅｇは１．０５ｅＶ、ΦBpは０．８５ｅＶとなる。またＴｉを選択すると、Ｅｇは１．１０ｅＶ、ΦBnは、０．５０ｅＶ、ΦBpは０．６０ｅＶとなる（E.H.Rhoderick, Metal Semiconductor Contacts ,Oxford Press,London, 1980）。
【００１１】
多くの場合、デバイス上にはｐ型、ｎ型どちらの不純物拡散層も存在する。それぞれの導電型に対してΦB を小さい値にしようとすれば、それぞれの導電型で異なる配線材料を選択する必要があった。しかし、工程の効率化の観点から、両方の導電型に対応できるひとつの材料の選択が望まれる。
【００１２】
Ｇｅのバンドギャップは、０．６７ｅＶであり、Ｓｉに比較してその値はかなり小さい。よって、配線材料と不純物拡散層の接続面に半導体であるＧｅを挟むことによって、ΦBn、ΦBpを共に小さくすることができる。即ち、Ｇｅの使用は、どちらの導電型に対しても、その接触抵抗を下げることを可能にする。
【００１３】
これまでに半導体層と配線層の接触部分にＧｅを用いたものとしては、不純物拡散層の上にスパッタリングや、ＣＶＤ法（気相成長法）を用いてＧｅの単層膜を形成する方法があった。しかし、Ｓｉ膜上へのＧｅの単層膜の堆積は、格子定数のミスマッチから、その界面に電流リークの要因となる欠陥部を発生することがある。
【００１４】
そこで、Ｇｅ単体ではなく、ＳｉＧｅ層としてその組成を段階的、連続的に調整して用いることも検討されている。Ｓｉ／Ｇｅの組成を調整するには、ＣＶＤ法、スパッタ法を用いても可能ではあるが、イオン注入方法を用いるとより容易に、深さ方向に連続してＧｅ／Ｓｉ比が変化するＳｉＧｅ層を形成することができる。
【００１５】
イオン注入方法を用いる場合は、不純物拡散Ｓｉ層に対し、Ｇｅイオンを注入して表面層にＳｉＧｅ層を形成する。マスクを用いて選択的に注入層を形成できること、ドーズ量、イオン加速電圧等を調整することで制御性よくイオン注入深さを調整できることなどのメリットも合わせ持つ。
【００１６】
【発明が解決しようとする課題】
Ｇｅをイオン注入した不純物拡散Ｓｉ層の表面には、ＳｉＧｅ層が形成される。配線との接触抵抗を低減しようとすれば接触面におけるＧｅの濃度をできるだけあげることが望ましい。Ｓｉに対するＧｅの比率をあげる程、バンドギャップが低減し、ΦB 値を小さくできるからである。
【００１７】
しかし、イオン注入法で形成されたＧｅのイオン注入層は、イオン加速電圧やドーズ量の条件の違いで深さ方向の濃度分布は変化するものの、いずれの条件においても表面より深い位置に高濃度ピークを持つガウス型に近い濃度分布を示す。また、条件によっては、不純物拡散層表面でのＧｅ濃度がかなり低くなることもある。
【００１８】
本発明の目的は、配線層に接続される不純物拡散層の表面に確実に高濃度Ｇｅ層が形成された半導体装置を提供することである。
【００１９】
【課題を解決するための手段】
本発明の１観点によれば、Ｓｉ基板の第１の導電型を有する結晶領域の所定の表層領域に形成された第１の導電型と逆の導電型を有する第１の不純物拡散層と、該結晶領域の他の所定の表層領域に形成された第１の導電型と同じ導電型を有する第２の不純物拡散層と、該第１の不純物拡散層に接続するように形成される第１の配線層と、該第２の不純物拡散層に接続するように形成される第２の配線層とを有する構成において、該第１と第２の配線層に接続される該Ｓｉ基板の該第１と第２の不純物拡散層はともに表面がエッチングされており、かつ、該第１と第２の不純物拡散層の表層部にはＧｅが添加されており、Ｇｅの濃度分布は該表面においてほぼ最も高く、深さ方向に対して連続的に減少する半導体装置が提供される。
【００２０】
【作用】
イオン注入されたＧｅは、深さ方向にガウス型に近い濃度分布を有するので、適切な位置までエッチングすることで表面により高濃度のＧｅ層を表出することができる。Ｓｉ結晶領域にＧｅが注入されている場合は、Ｇｅ／Ｓｉ比率が高い程ＳｉＧｅのバンドギャップを小さくでき、ΦB も下げることができる。また、エッチングにより接続面の形状を凹型とし、側面部分によって実効的に接触面積を拡げることもできる。これらは、いずれも不純物拡散層と配線層の接触抵抗を低くする。
【００２１】
又、不純物のイオン注入前に行うＧｅイオン注入は、注入領域を非晶質化する。不純物のイオン注入は、この非晶質層に対して行う為、チャネリングが抑制され、不純物拡散層を浅く形成できる。
【００２２】
配線層の第１層にＧｅの単層膜を用いた場合は、さらに不純物拡散層と配線層の接触抵抗を低くすることができる。
【００２３】
【実施例】
以下、図面を参照して本発明の実施例について説明する。始めに第１の実施例について、その形成方法をＣＭＯＳ半導体装置の、特にｎチャンネル部分を取り出して説明する。
【００２４】
まず、Ｂが約３×１０15ａｔｏｍｓ／ｃｍ3 添加されたｐ型の面方位（１００）のＳｉ基板１を準備する。図２（Ａ）に示すように、熱酸化により基板表面に約３０ｎｍ程度のＳｉＯ2 膜２を形成した後、Ｂイオンのイオン注入を行う。この時のイオン注入条件は、ＳｉＯ2 膜２の層を貫いてイオン注入層３'を形成できる条件、例えばイオン加速電圧３０ＫｅＶ、ドーズ量１．５×１０13ｉｏｎｓ／ｃｍ2 の条件を用いる。
【００２５】
この後、例えば１１５０℃、２４０分の熱処理を行い、イオン注入層を活性化するとともに、注入したＢを深く拡散（ドライブイン）させる。この拡散層は、図２（Ｂ）に示すｐ型ウェル３を形成する。尚、ＳｉＯ2膜２は、ｐ型ウェルと図中に記載されていないｎ型ウェル形成時のイオン注入マスクとして利用される。
【００２６】
次に、最初のＳｉＯ2 膜２をエッチングし、基板を再度熱酸化して新たな約１５ｎｍのＳｉＯ2 膜２ａを形成する。ＳｉＯ2 膜２ａの上にＣＶＤ法（気相成長法）で１４０ｎｍ程度の厚みのＳｉＮx 膜を形成する。ＳｉＮx 膜上全面にレジスト膜を形成し、露光、現像を経てレジストマスク５を形成する。このレジストマスク５をエッチングマスクとしてＳｉＮx 膜をエッチングし、ＳｉＮx 膜パターン４を形成する。
【００２７】
図２（Ｂ）に示すように、ＳｉＮx膜パターン４およびレジストマスク５をイオン注入マスクとしてＢイオンを注入し、チャンネルストップ領域形成用のイオン注入層６を形成する。例えば、イオン加速電圧１００ＫｅＶ、ドーズ量１．５×１０13ｉｏｎｓ／ｃｍ2 の条件を用いる。この後、レジストマスクは除去する。
【００２８】
次に、ＳｉＮx膜パターン４をマスクとして、熱酸化を行い、図２（Ｃ）に示すような厚さ約４００ｎｍのフィールド酸化膜７を形成する。この熱酸化工程でイオン注入層６は活性化し、フィールド酸化膜の下に高濃度ｐ型のチャンネルストップ領域８を形成する。この後ＳｉＮx 膜パターン４はエッチング除去する。
【００２９】
図２（Ｃ）に示すように、フィールド酸化膜７をイオン注入マスクとしてＢのイオン注入を行い、イオン注入層９を形成する。この時のイオン注入条件は、薄いＳｉＯ2 膜２ａは通過するが、厚いフィールド酸化膜７を越えることができない条件を選択する。例えば、イオン加速電圧１５ＫｅＶ、ドーズ量１．５×１０12ｉｏｎｓ／ｃｍ2 といった条件である。このイオン注入層９は、しきい値電圧制御として機能することとなる。
【００３０】
次にゲート電極の形成を行う。基板全面にスパッタリングにより多結晶Ｓｉ膜とＷＳｉ膜の２層膜を例えばそれぞれ１５０ｎｍづつ積層する。このような多結晶Ｓｉ膜上に金属シリサイドを形成した２層膜の構成は、ポリサイド構造と呼ばれる。レジスト膜をＷＳｉ膜上全面に形成し、露光、現像によりレジストマスクパターンを得る。
【００３１】
このレジストマスクをエッチングマスクとして、Ｃｌ2 、Ｏ2 、Ｈｅの混合ガス又は、ＨＢｒ、ＳＦ6 の混合ガスを用いて、ポリサイド層およびＳｉＯ2 膜２ａをドライエッチングする。不要になったレジストを除去すると、図３（Ｄ）で示すゲート電極１１が得られる。
【００３２】
次に、図３（Ｅ）に示すように、フィールド酸化膜７とゲート電極１１をイオン注入マスクとしてＰイオンをイオン注入し、極浅い領域にイオン注入層１２を形成する。例えばこの時のイオン注入条件としては、イオン加速電圧８０ＫｅＶ、ドーズ量４．０×１０13ｉｏｎｓ／ｃｍ2 、注入角度４５度を用いる。このイオン注入層１２は、ＬＤＤ（Lightly doped drain ）領域を形成する。
【００３３】
続いて、全面にＴＥＯＳ（テトラエトキシシラン）を用いたＣＶＤ法にて厚み約２００ｎｍのＳｉＯ2 膜を形成する。ＲＩＥ（reactive ion etching） を用いて、このＳｉＯ2膜をエッチングし、図３（Ｆ）に示すようにゲート電極１１の側壁のみにＳｉＯ2 領域１３を形成する。このＳｉＯ2 領域１３は、一般にサイドスペーサもしくは、サイドウォールオキサイド等と呼ばれている。
【００３４】
次にＧｅをイオン注入する工程について説明する。従来、不純物拡散層と配線層の接触抵抗を低減する目的で形成されたＧｅ層、もしくはＳｉＧｅ層の形成は、不純物拡散層の形成後に行われていた。本実施例においては、以下に説明するように、不純物拡散層の形成工程である不純物のイオン注入工程前にＧｅのイオン注入を行う。
【００３５】
図４（Ｇ）に示すように、フィールド酸化膜７、ゲート電極１１さらにその両壁に形成されたサイドスペーサ１３をマスクとしてＧｅイオンのイオン注入を行い、注入層２１を形成する。イオン注入条件は、この工程の後に行う不純物のイオン注入によって得られる不純物分布深さよりＧｅの分布範囲が浅くなるように設定する。例えばイオン加速電圧３０〜１５０ＫｅＶ、ドーズ量５．０×１０13〜５．０×１０15ｉｏｎｓ／ｃｍ2 好ましくはイオン加速電圧３０〜８０ＫｅＶ、ドーズ量１．０〜５．０×１０14ｉｏｎｓ／ｃｍ2 さらに好ましくはイオン加速電圧３０ＫｅＶ、ドーズ量２．０×１０14の条件を選択する。
【００３６】
続いて、図４（Ｈ）に示すように導電性を付与するイオンであるＰイオンをイオン注入し、イオン注入層２２を形成する。この時のイオン注入条件として、例えばイオン加速電圧２０ＫｅＶ、ドーズ量５．０×１０15ｉｏｎｓ／ｃｍ2 、４５°のイオン注入条件を用いれば、イオン注入直後において約０．１２μｍの深さの不純物分布を得る。
【００３７】
この後、ＲＴＡ（rapid thermal annealing ）装置を用い、基板をＮ2 雰囲気で１０秒で８００〜１０００℃まで昇温し、この温度を１０秒保持する条件でアニールを行う。イオン注入層２２の不純物が活性化されるとともに、注入層が再結晶化され、図４（Ｉ）に示す不純物拡散層２３が形成される。
【００３８】
本実施例で行ったように、不純物のイオン注入前に行うＧｅのイオン注入は、単に不純物拡散層の表面領域にＧｅの混入層を形成する為ばかりでなく、次に説明するような不純物拡散層（接合）のシャロー化の効果をもたらす。
【００３９】
図６に、不純物拡散層の深さ方向における不純物分布を示す。横軸が深さ、縦軸が導電性を付与する不純物濃度を示す。デバイスが高集積化していく中で、不純物拡散層いわゆる接合のシャロー化が要求されている背景から、不純物分布幅はできるだけ浅いことが望まれている。本実施例に相当する不純物イオン注入前にＧｅのイオン注入を行った場合の不純物イオン注入直後の不純物濃度分布を実線で示す。Ｇｅのイオン注入を行わずに、結晶基板に直接不純物イオンを注入した場合の不純物濃度分布を破線で示す。Ｇｅのイオン注入を予め行うことにより、不純物濃度分布幅はかなり浅くなる。
【００４０】
不純物イオンを結晶基板に直接イオン注入すると、注入イオンが基板原子と大きな衝突をすることなく基板結晶格子の隙間を通り基板に深く進入するチャネリングが発生する。しかし、不純物イオン注入前に行う原子量１６以上のＧｅのイオン注入は、基板表面を非晶質化することができる。非晶質層には、規則的な結晶格子が存在しない為、この非晶質層にイオン注入される不純物のチャネリングは抑制されることになる。このように、本実施例ではＧｅイオン注入がＰのチャネリングを抑制し、図６で示すような浅い接合を形成しうる。
【００４１】
続けて、不純物拡散層形成後の工程について説明する。図４（Ｉ）に示すように、常圧ＣＶＤを用い、膜厚約１００ｎｍのＰＳＧ膜（フォスフォシリケートガラス）と、膜厚約６００ｎｍのＢＰＳＧ膜（ボロンフォスフォシリケートガラス）の２層膜を有する層間絶縁膜２４を全面に形成する。
【００４２】
この後、レジスト膜を層間絶縁膜２４上に形成し、露光、現像によりレジストマスクを形成する。このレジストマスクをエッチングマスクとし、エッチングをすることにより、層間絶縁膜２４に不純物拡散層と配線層の接続を行う為のコンタクトホールを形成する。レジスト膜は、この時点もしくはこの後に続く不純物拡散層のエッチング工程の後に除去する。
【００４３】
さらに、図５（Ｊ）に示すように、このコンタクトホールを形成した層間絶縁膜２４をマスクとして、露出している不純物拡散層の表面をＧｅの高濃度領域が表出するようにエッチングする。エッチング条件は、例えば平行平板形のリアクティブイオンエッチング装置を用い、トレンチエッチングが可能な条件、例えばＨＢｒが１０〜１５ｓｃｃｍ、好ましくは１２ｓｃｃｍ、Ｃｌ2 が２５〜３０ｓｃｃｍ、好ましくは２７ｓｃｃｍの混合ガスを用い、圧力が１００〜１５０ｍｔｏｒｒ好ましくは１２５ｍｔｏｒｒ、ＲＦ出力３００〜５００Ｗ、好ましくは４００Ｗで行う。
【００４４】
図７は、不純物拡散層表面のエッチング工程前後における、深さ方向のＧｅの濃度分布を示したものである。図７（Ａ）は、エッチング直前におけるＧｅの濃度分布を示す。基板表面よりＤｃの深さに最も高い濃度Ｃmax を持つガウス型に近い濃度分布を有する。
【００４５】
エッチングする深さは、このＧｅ濃度が最も高くなる深さＤｃとするのが最も好ましい。エッチング深さのコントロールは、例えばドライエッチングの場合、Ｇｅの発光スペクトルをモニターし、最も発光強度の上がったポイントでエッチングを終了すればよい。また、予めＧｅの不純物分布、エッチング速度を測定して、エッチング時間を管理することでも対処できる。
【００４６】
このように不純物拡散層の表面を理想的な深さＤｃまでエッチングすると、図７（Ｂ）に示すように、不純物拡散層の表面にＧｅ濃度の最も高い領域を持ってくることができる。後述するように、このエッチング工程はｎチャンネルと同時にｐチャンネルについても行うことができる。両チャンネルともに、不純物拡散層の表面にＧｅ濃度の最も高い領域を持ってくることができる。
【００４７】
さらに、図５（Ｊ）に示すようにエッチングされた不純物拡散層の表面部分は、凹型になっている。この形状により実効的に接触面積を拡げることができ、より接触抵抗を下げることができる。
【００４８】
この後、図５（Ｋ）に示すように、スパッタリングでＴｉＮもしくは、ＷＳｉ膜等のいわゆるバリアメタル層３１を約５０ｎｍ程度形成する。続いて、例えばＡｌ−Ｓｉ−Ｃｕ３組成よりなるＡｌ合金層３２をスパッタリングで約８００ｎｍ程度形成する。
【００４９】
基板全面にレジスト膜を形成し、露光、現像により電極／配線パターンを有するレジストマスクを形成する。このレジストマスクをエッチングマスクとして、バリアメタル層３１とＡｌ合金層３２をエッチングする。不要となったレジストを除去し、図４（Ｌ）に示すように所望の配線を形成する。さらに、基板全面にプラズマＣＶＤを用いて、１００〜５００ｎｍ好ましくは１５０ｎｍの膜厚を有するＰＳＧ膜と５００〜１５００ｎｍ好ましくは１０００ｎｍの膜厚を有するＳｉＮx 膜からなる連続膜のパッシベーション膜３３を形成する。
【００５０】
基板全面にレジスト膜を形成し、露光、現像によりボンディングパッド、スクライブライン等に対応する開口を有するレジストマスクを形成する。このレジストマスクをエッチングマスクとして、パッシベーション膜をエッチングし、配線引出しの為のボンディングパッド等の為の窓開けを行う。尚、図面中この窓開けは省略してある。
【００５１】
最後に、水素雰囲気中で４００℃、３０分程基板をアニールし、各種工程でのダメージにより、ゲート酸化膜中に発生した電荷を中和する。上記実施例では、ＣＭＯＳトランジスタのｎチャネル部分の形成工程のみを説明したが、ＣＭＯＳ作製工程の中では、もちろんｐチャネルも形成する。両チャンネルを有するＣＭＯＳ半導体装置の断面図を図１に示した。Ｓｉ結晶基板１上のｐ型ウェル３上に上述したプロセスで形成されたｎチャンネル、ｎ型ウェル４１上にｐチャンネルがそれぞれ形成される。ｐチャンネルを形成する場合は、ｎチャンネル領域等の工程に不要な部分をレジストマスクで覆いイオン注入等を行う。導電性付与イオンとしては例えばＢ、ＢＦ2 を選択して注入する。Ｇｅのイオン注入、および不純物拡散層のエッチング等の工程は、両チャンネルとも共通なので、同時に行うことができる。
【００５２】
次に、第２の実施例の形成方法について説明する。第２の実施例は、不純物拡散層の表面エッチングの工程が第１の実施例と異なるものである。不純物拡散層のアニール工程までは、第１の実施例と共通する。不純物拡散層形成後の工程について図８を参照にして以下に説明する。
【００５３】
図８（Ａ）に示すように、第１の実施例と同様な工程を経て、ｐ型ウェル層３、フィールド酸化膜７、チャンネルストップ領域８、ゲート電極１１、不純物拡散層２３等を形成した基板全面に、ＳｉＯ2 膜をＣＶＤあるいは、スパッタリングで形成する。さらにレジスト膜を全面に形成し、露光、現像工程を経てレジストマスクを形成する。このレジストマスクをエッチングマスクとしてこのＳｉＯ2 膜をドライエッチングする。ウェットエッチングであってもよい。
【００５４】
こうして、不純物拡散層以外の部分、特にゲート電極上にＳｉＯ2 膜のエッチングマスク５１を形成する。尚、エッチングマスクの材料はＳｉＮx 膜等でもよい。
【００５５】
次に、図８（Ｂ）に示すように、基板全面にＣｌ2、Ｏ2、ＳＦ6、ＨＢｒ等の混合ガスを用いてドライエッチングを行う。エッチングマスクによる被覆がされていない不純物拡散層表面全域がエッチングされる。第１の実施例と同様に、Ｇｅ濃度がほぼ最も高い深さまでエッチングする。
【００５６】
図８（Ｃ）に示すように、基板全面に層間絶縁膜２４を形成する。エッチングマスク５１は、層間絶縁膜と同種の材料である為、特にエッチング除去する必要はない。この後に続く、コンタクトホール、配線層、パッシベーション膜等の形成工程は、第１の実施例と同じ工程条件を用いる。勿論、第１の実施例で層間絶縁膜にコンタクトホールを形成後に行う不純物拡散層のエッチングは、すでに上記工程で行っているので省略される。図９に最終工程を経たＣＭＯＳ半導体装置のｎチャンネル部分の断面図を示した。
【００５７】
このように、第２の実施例では、不純物拡散層をエッチングする際、比較的広い領域をエッチングすることになるので、トレンチエッチング条件に限定されず、等方性のエッチング条件を用いることができる。よって、ウェットエッチングを行うことも可能である。
【００５８】
尚、図８（Ｂ）に示すように、不純物拡散層表面全体をエッチングする場合は、配線層の接続部も平坦なものとなるが、不純物拡散層と配線の接続部分のみが開口しているエッチングマスクを用いれば、第１の実施例と同様に接続部に凹型のエッチング形状を形成でき、接触面積を拡げることもできる。
【００５９】
また、上記エッチングは、不純物のイオン注入直後に行うものであってもよい。この場合は、エッチング終了後にイオン注入層のアニールを行うこととする。第３の実施例について説明する。図１０にそのＣＭＯＳ半導体装置のｎチャンネル部の断面構造図を示す。バリアメタル層３１の下層に、配線層の第１層として、Ｇｅ単層膜６１を有する。形成方法は、前述した第１の実施例の作成方法に準じるが、バリアメタル形成工程の前に、スパッタリングもしくは、ＣＶＤにより数１０から数１００ÅのＧｅの単層薄膜を形成する工程がこれに加わる。この実施例においては不純物拡散層と配線層の接続部分に確実にバンドギャプの小さいＧｅの層を形成できる。
【００６０】
第４の実施例について図１１を用いて説明する。図１１に示すように、図１にすでに示したＣＭＯＳ半導体装置のｎチャンネル部、ｐチャンネル部の両側には、フィールド酸化膜をはさみ各ウェルと配線層とを接続するいわゆるウェルコンタクトが形成されている（図中αで示す部分）。このウェルコンタクト部分も実施例１に示したソース、ドレイン部分と配線層との接続部分と同様な方法で低抵抗な接続部を形成することができる。
【００６１】
例えば、各ウェルの表面層部分に、Ｇｅを注入する。この後、各ウェルと同じ導電型の不純物のイオンドーピングを行い、さらにアニール処理を行う。こうしてウェル表面層に周囲のウェル濃度より高濃度の不純物拡散層７１を形成する。この後、ウェルの表面部分をエッチングし、表面にＧｅの高濃度領域を表出させる。配線層は、コンタクトホールを介して高濃度Ｇｅの表面層に接続される。
【００６２】
ウェルコンタクトの作製は、第１の実施例であるソース、ドレイン部分と並行して行われ、同時に形成できるものは、同時に形成される。よって、イオン注入条件、不純物材料、配線材料等の具体的作製条件は、実施例１の条件と同じものを用いてよい。
【００６３】
以上４つの実施例について説明したが、各配線形成工程において、高温スパッタ法を用いたＡｌのリフローや、ＣＶＤ法によるＷ膜の作成等平坦化工程を組み合わせてもよい。尚、本発明は上記した実施例に制限されるものではない。例えば、種々の材料の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００６４】
【発明の効果】
本発明によれば、Ｓｉ基板中の不純物拡散層と配線層の接触面に、Ｇｅ／Ｓｉ比率の高い即ちΦBn、ΦBpを小さくできる。また、その接触面を凹型とし、実効的に接触面積を拡げることができる。これらの効果により不純物拡散層と配線層の接触抵抗を下げることもできる。
【００６５】
また、同時にＧｅのイオン注入層は、不純物イオン注入時におこるチャネリングを抑制し、不純物拡散層の深さを浅くすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例によるＣＭＯＳ半導体装置を示す断面図である。
【図２】本発明の第１の実施例によるＣＭＯＳ半導体装置の作成工程を示す断面図である。
【図３】本発明の第１の実施例によるＣＭＯＳ半導体装置の作成工程を示す断面図である。
【図４】本発明の第１の実施例によるＣＭＯＳ半導体装置の作成工程を示す断面図である。
【図５】本発明の第１の実施例によるＣＭＯＳ半導体装置の作成工程を示す断面図である。
【図６】不純物拡散層における不純物の深さ方向の濃度分布を示すグラフである。
【図７】不純物拡散層におけるＧｅの深さ方向の濃度分布を示すグラフである。
【図８】第２の実施例によるＣＭＯＳ半導体装置の作成工程を示す断面図である。
【図９】第２の実施例によるＣＭＯＳ半導体装置を示す断面図である。
【図１０】第３の実施例によるＣＭＯＳ半導体装置を示す断面図である。
【図１１】第４の実施例によるＣＭＯＳ半導体装置を示す断面図である。
【符号の説明】
１・・・Ｓｉ基板、２、２ａ・・・ＳｉＯ2 膜、３'・・・イオン注入層、３・・・ｐ型ウェル、４・・・ＳｉＮx 膜パターン、５・・・レジストマスク、６・・・イオン注入層、７・・・フィールド酸化膜、８・・・チャンネルストップ領域、９・・・イオン注入層、１１・・・ゲート電極、１２・・・イオン注入層、１３・・・サイドスペーサ、２１・・・イオン注入層、２２・・・イオン注入層、２３・・・拡散層、２４・・・層間絶縁膜、３１・・・バリアメタル、３２・・・Ａｌ合金、３３・・・パッシベーション膜、４１・・・ｎ型ウェル、５１・・・エッチングマスク、６１・・・Ｇｅ膜、７１・・・不純物拡散層、α・・・ウェルコンタクト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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