(57)【特許請求の範囲】
【請求項１】
半導体層に形成された素子分離領域と、前記素子分離領域上に形成された容量素子とを含み、
前記容量素子は、
前記素子分離領域上に配置された第１キャパシタ導電層と、
前記第１キャパシタ導電層の一側面に沿って形成された、サイドウォール状の第２キャパシタ導電層と、を含み、
前記第２キャパシタ導電層は、前記第１キャパシタ導電層に対して第１キャパシタ絶縁層を介して配置される、半導体装置。
【請求項２】
請求項１において、
前記第１キャパシタ絶縁層は、前記第１キャパシタ導電層と前記第２キャパシタ導電層の間に形成されている、半導体装置。
【請求項３】
請求項１または２において、
前記第２キャパシタ導電層は、前記素子分離領域に対して第２キャパシタ絶縁層を介して配置される、半導体装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記第１キャパシタ導電層は、前記素子分離領域上に第３キャパシタ絶縁層を介して配置される、半導体装置。
【請求項５】
請求項３または４において、
前記第１キャパシタ絶縁層および前記第２キャパシタ絶縁層は、第１酸化シリコン層、窒化シリコン層、および第２酸化シリコン層の積層体からなる、半導体装置。
【請求項６】
請求項１ないし５のいずれかにおいて、
前記第２キャパシタ導電層は、埋め込み絶縁層で覆われている、半導体装置。
【請求項７】
請求項１ないし６のいずれかにおいて、
前記容量素子を複数含み、
前記複数の容量素子をそれぞれ構成する前記第１キャパシタ導電層および前記第２キャパシタ導電層は、第１方向に配列し、かつ、その各々が第２方向に延びる、半導体装置。
【請求項８】
請求項１ないし７のいずれかにおいて、
さらに、前記容量素子と接続する第１および第２コンタクト部を含み、
前記第１コンタクト部は、第１コンタクト導電層、およびパッド状の第２コンタクト導電層を含み、
前記第１コンタクト導電層は、前記第２キャパシタ導電層と連続し、
前記第１コンタクト部および前記容量素子は、前記第２キャパシタ導電層と前記第１コンタクト導電層とを介して電気的に接続され、
前記第２コンタクト導電層は、前記第１コンタクト導電層上に該第１コンタクト導電層と接続して配置され、かつ、前記容量素子と電気的に接続され、
前記第２コンタクト部は、第４コンタクト導電層を含み、
前記第４コンタクト導電層は、前記第１キャパシタ導電層と接続する、半導体装置。
【請求項９】
請求項８において、
１つの前記容量素子は、互いに対向する２つの前記第２キャパシタ導電層を含み、
１つの前記第２キャパシタ導電層と、前記第１コンタクト導電層の一方の端部とが接続され、
別の前記第２キャパシタ導電層と、前記第１コンタクト導電層の他方の端部とが接続されている、半導体装置。
【請求項１０】
請求項８または９において、
前記第１コンタクト導電層は、前記半導体層に向かって凹である凹部を構成し、該凹部には絶縁層が埋め込まれている、半導体装置。
【請求項１１】
請求項８ないし１０のいずれかにおいて、
前記第４コンタクト導電層は、前記第１キャパシタ導電層上に形成されている、半導体装置。
【請求項１２】
請求項１１において、
前記第２コンタクト部を構成する前記第４コンタクト導電層は、前記第１コンタクト部を構成する前記第２コンタクト導電層と同じ材質からなる、半導体装置。
【請求項１３】
請求項１ないし１２のいずれかにおいて、
さらに、不揮発性半導体記憶装置が複数の行および列に格子状に配列されたメモリセルアレイを有し、
前記不揮発性半導体記憶装置は、
前記半導体層上に第１ゲート絶縁層を介して形成されたワードゲートと、
前記半導体層に形成された、ソース領域またはドレイン領域を構成する不純物層と、
前記ワードゲートの一方の側面および他方の側面に沿ってそれぞれ形成された、サイドウォール状の第１および第２コントロールゲートと、を含み、
前記第１コントロールゲートは、前記半導体層に対して第２ゲート絶縁層を介して、かつ、前記ワードゲートに対して第２サイド絶縁層を介して配置され、
前記第２コントロールゲートは、前記半導体層に対して第２ゲート絶縁層を介して、かつ、前記ワードゲートに対して第２サイド絶縁層を介して配置され、
前記不揮発性半導体記憶装置を構成する前記第１および第２コントロールゲートは、前記第２キャパシタ導電層と同じ形状を有し、かつ同じ材質からなる、半導体装置。
【請求項１４】
請求項１３において、
前記不揮発性半導体記憶装置を構成する前記ワードゲートは、前記第１キャパシタ導電層と同じ材質からなる、半導体装置。
【請求項１５】
請求項１３または１４において、
前記第２キャパシタ導電層は、前記素子分離領域に対して第２キャパシタ絶縁層を介して配置され、
前記不揮発性半導体記憶装置を構成する前記第２ゲート絶縁層および前記第２サイド絶縁層は、前記容量素子を構成する前記第１キャパシタ絶縁層および前記第２キャパシタ絶縁層と同じ材質からなる、半導体装置。
【請求項１６】
請求項１３ないし１５のいずれかにおいて、
さらに、前記容量素子と接続する第１および第２コンタクト部と、前記不揮発性半導体記憶装置を構成する前記ワードゲートに接続されるワード線とを含み、
前記第１コンタクト部は、第１コンタクト導電層、およびパッド状の第２コンタクト導電層を含み、
前記第１コンタクト導電層は、前記第２キャパシタ導電層と連続し、
前記第１コンタクト部および前記容量素子は、前記第２キャパシタ導電層と前記第１コンタクト導電層とを介して電気的に接続され、
前記第２コンタクト導電層は、前記第１コンタクト導電層上に該第１コンタクト導電層と接続して配置され、かつ、前記容量素子と電気的に接続され、
前記第２コンタクト部は、第４コンタクト導電層を含み、
前記第４コンタクト導電層は、前記第１キャパシタ導電層と接続し、
前記ワード線は、前記第２コンタクト導電層と同じ材質からなる、半導体装置。
【請求項１７】
請求項１６において、
さらに、前記容量素子と接続する第２コンタクト部を含み、
前記第２コンタクト部は、第４コンタクト導電層を含み、
前記第４コンタクト導電層は、前記第１キャパシタ導電層と接続し、
前記ワード線は、前記第４コンタクト導電層と同じ材質からなる、半導体装置。
【請求項１８】
請求項１６または１７において、
前記第１コンタクト部はさらに、第３コンタクト導電層を含み、
前記第１コンタクト導電層は、第１サイド絶縁層を介して前記第３コンタクト導電層の内側に配置され、
前記不揮発性半導体記憶装置を構成する前記ワードゲートは、前記第３コンタクト導電層と同じ材質からなる、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、容量素子を含む新規な半導体装置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
不揮発性半導体記憶装置のひとつのタイプとして、チャネルとゲートとの間のゲート絶縁層が酸化シリコン層と窒化シリコン層との積層体からなり、前記窒化シリコン層に電荷がトラップされるMONOS（Metal  Oxide  Nitride  Oxide  Substrate）型がある。
【０００３】
MONOS型の不揮発性半導体記憶装置として、図１７に示すデバイスが知られている（文献：Ｙ．Hayashi，et  al  ，2000  Symposium  on  VLSI  Technology  Digest  of  Technical  Papers  ｐ．１２２−ｐ．１２３）。
【０００４】
このMONOS型のメモリセル１００は、半導体基板１０上に第１ゲート絶縁層１２を介してワードゲート１４が形成されている。そして、ワードゲート１４の両サイドには、それぞれサイドウォール状の第１コントロールゲート２０および第２コントロールゲート３０が配置されている。第１コントロールゲート２０の底部と半導体基板１０との間には、第２ゲート絶縁層２２が存在し、第１コントロールゲート２０の側面とワードゲート１４との間には絶縁層２４が存在する。同様に、第２コントロールゲート３０の底部と半導体基板１０との間には、第２ゲート絶縁層３２が存在し、第２コントロールゲート３０の側面とワードゲート１４との間には絶縁層３４が存在する。そして、隣り合うメモリセルの、対向するコントロールゲート２０とコントロールゲート３０との間の半導体基板１０には、ソース領域またはドレイン領域を構成する不純物層１６，１８が形成されている。
【０００５】
このように、ひとつのメモリセル１００は、ワードゲート１４の側面に２つのMONOS型メモリ素子を有する。そして、これらの２つのMONOS型メモリ素子は独立に制御でき、したがって、メモリセル１００は、２ビットの情報を記憶することができる。
【０００６】
このMONOS型のメモリセルの動作は、以下のようにして行われる。メモリセル１００の一方のコントロールゲートは、他方のコントロールゲートをオーバーライド電圧にバイアスすることで、書き込みおよび読み出しをそれぞれ独立に選択することができる。
【０００７】
書き込み（プログラム）については、図１７に示すＣＧ［ｉ＋１］の左側の第２ゲート絶縁層（ＯＮＯ膜）３２に電子を注入する場合を用いて説明する。この場合、ビット線（不純物層）１８（Ｄ［ｉ＋１］）は、４〜５Ｖのドレイン電圧にバイアスされている。コントロールゲート３０（ＣＧ［ｉ＋１］）は、ホットエレクトロンをコントロールゲート３０（ＣＧ［ｉ＋１］）の左側の第２ゲート絶縁層３２に注入させるために、５〜７Ｖにバイアスされる。ワードゲート１４（Ｇｗ［ｉ］およびＧｗ［ｉ＋１］）に接続されるワード線は、書き込み電流を所定値（〜１０μＡ）に限定するために、ワードゲートのしきい値より少し高い電圧にバイアスされる。コントロールゲート２０（ＣＧ［ｉ］）は、オーバーライド電圧にバイアスされる。このオーバーライド電圧によって、記憶状態に関係なく、コントロールゲート２０（ＣＧ［ｉ］）の下のチャネルを導通させることができる。左側のビット線１６（Ｄ［ｉ］）は、グランド電位にバイアスされる。そして、他の選択されないメモリセルのコントロールゲートおよび不純物層は、グランド電位に設定される。
【０００８】
消去では、蓄積された電荷（電子）は、ホットホールの注入によってうち消される。ホットホールは、ビット不純物層１８の表面でＢ−Ｂトンネリングによって発生させることができる。このとき、コントロールゲートの電圧Ｖｃｇは負電圧（−５〜−６Ｖ）に、ビット不純物層の電圧は５〜６Ｖにバイアスされる。
【０００９】
この文献では、上述したMONOS型のメモリセルによれば、ひとつのメモリセル内に独立に制御可能な２つのプログラミングサイトを有し、３Ｆ2のビット密度（bit  density）を達成できることが記載されている。
【００１０】
ところで、半導体記憶装置の微細化に伴い、例えば、半導体記憶装置の周辺回路部のアナログＩＣに含まれる容量素子の面積の縮小化が求められている。
【００１１】
本発明の目的は、面積の縮小化が達成可能な容量素子を含む半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明の半導体装置は、
半導体層に形成された素子分離領域と、前記素子分離領域上に形成された容量素子とを含み、
前記容量素子は、
前記素子分離領域上に配置された第１キャパシタ導電層と、
前記第１キャパシタ導電層の一側面に沿って形成された、サイドウォール状の第２キャパシタ導電層と、を含み、
前記第２キャパシタ導電層は、前記第１キャパシタ導電層に対して第１キャパシタ絶縁層を介して配置される。
【００１３】
ここで、サイドウォール状とは、この前記第２キャパシタ導電層を前記素子分離領域の表面と平行な方向で切断した場合の断面の面積が、前記素子分離領域の表面からの距離が大きくなるにつれて、小さくなる形状をいう。
【００１４】
本発明の半導体装置によれば、前記容量素子に要する面積の縮小化を図りつつ、所定の容量を確保することができる。
【００１５】
本発明の半導体装置は、以下の各種態様をとりうる。
【００１６】
（Ａ）前記第１キャパシタ絶縁層を、前記第１キャパシタ導電層と前記第２キャパシタ導電層の間に形成させることができる。
【００１７】
（Ｂ）前記第２キャパシタ導電層を、前記素子分離領域に対して第２キャパシタ絶縁層を介して配置させることができる。
【００１８】
（Ｃ）前記第１キャパシタ導電層を、前記素子分離領域上に第３キャパシタ絶縁層を介して配置させることができる。
【００１９】
（Ｄ）前記第１キャパシタ絶縁層および前記第２キャパシタ絶縁層は、第１酸化シリコン層、窒化シリコン層、および第２酸化シリコン層の積層体からなることができる。
【００２０】
（Ｅ）前記第２キャパシタ導電層を、埋め込み絶縁層で覆うことができる。
【００２１】
（Ｆ）前記容量素子を複数含み、前記複数の容量素子をそれぞれ構成する前記第１キャパシタ導電層および前記第２キャパシタ導電層は、第１方向に配列し、かつ、その各々が第２方向に延びることができる。
【００２２】
（Ｆ）さらに、前記容量素子と接続する第１コンタクト部を含むことができる。
【００２３】
この場合、１つの前記容量素子は、２つの前記第２キャパシタ導電層を含み、前記第１コンタクト部を、前記２つの前記第２キャパシタ導電層に接続させることができる。
【００２４】
また、この場合、前記第１コンタクト部は、第１コンタクト導電層、およびパッド状の第２コンタクト導電層を含み、前記第２コンタクト導電層は、前記第１コンタクト導電層上に配置されていることができる。
【００２５】
この場合、前記第１コンタクト導電層は凹部を構成し、該凹部に絶縁層を埋め込むことができる。
【００２６】
また、この場合、前記第１コンタクト部はさらに、第３コンタクト導電層を含み、前記第１コンタクト導電層は、第１サイド絶縁層を介して前記第３コンタクト導電層の内側に配置されていることができる。
【００２７】
（Ｇ）さらに、前記容量素子と接続する第２コンタクト部を含み、前記第２コンタクト部は、第４コンタクト導電層および第５コンタクト導電層を含み、前記第４コンタクト
導電層は、前記第１キャパシタ導電層と接続し、前記第５コンタクト導電層は、前記第２キャパシタ導電層と接続することができる。
【００２８】
この場合、前記第４コンタクト導電層を、前記第１キャパシタ導電層上に形成させることができる。
【００２９】
また、この場合、前記第２コンタクト部を構成する前記第４コンタクト導電層を、前記第１コンタクト部を構成する前記第２コンタクト導電層と同じ材質から形成することができる。
【００３０】
さらに、この場合、１つの前記容量素子は、２つの前記第２キャパシタ導電層を含み、かつ、前記第１および前記第２コンタクト部に接続され、前記２つの前記第２キャパシタ導電層はそれぞれ、前記第１コンタクト部に含まれる前記第１コンタクト導電層、ならびに前記第２コンタクト部に含まれる前記第５コンタクト導電層に接続されてループ状の形状を構成することができる。
【００３１】
（Ｈ）前記半導体層にはさらに、ドープト層からなるコンタクト領域が形成され、前記コンタクト領域を、前記素子分離領域の周囲に形成することができる。
【００３２】
この場合、前記コンタクト領域を、基準電源電圧に接続させることができる。
【００３３】
（Ｉ）さらに、不揮発性半導体記憶装置が複数の行および列に格子状に配列されたメモリセルアレイを有し、
前記不揮発性半導体記憶装置は、
前記半導体層上に第１ゲート絶縁層を介して形成されたワードゲートと、
前記半導体層に形成された、ソース領域またはドレイン領域を構成する不純物層と、
前記ワードゲートの一方の側面および他方の側面に沿ってそれぞれ形成された、サイドウォール状の第１および第２コントロールゲートと、を含み、
前記第１コントロールゲートは、前記半導体層に対して第２ゲート絶縁層を介して、かつ、前記ワードゲートに対して第２サイド絶縁層を介して配置され、
前記第２コントロールゲートは、前記半導体層に対して第２ゲート絶縁層を介して、かつ、前記ワードゲートに対して第２サイド絶縁層を介して配置されていることができる。
【００３４】
この場合、以下の態様（ａ）〜（ｅ）をとりうる。
【００３５】
（ａ）前記不揮発性半導体記憶装置を構成する前記第１および第２コントロールゲートは、前記第２キャパシタ導電層と同じ形状を有し、かつ同じ材質からなることができる。
【００３６】
（ｂ）前記不揮発性半導体記憶装置を構成する前記ワードゲートは、前記第１キャパシタ導電層と同じ材質からなることができる。
【００３７】
（ｃ）前記不揮発性半導体記憶装置を構成する前記第２ゲート絶縁層および前記第２サイド絶縁層は、前記容量素子を構成する前記第１キャパシタ絶縁層および前記第２キャパシタ絶縁層と同じ材質からなることができる。
【００３８】
（ｄ）さらに、前記不揮発性半導体記憶装置を構成する前記ワードゲートに接続されるワード線を含み、前記ワード線は、前記第１コンタクト部を構成する第２コンタクト導電層と同じ材質からなることができる。
【００３９】
この場合、前記ワード線は、前記第２コンタクト部を構成する第４コンタクト導電層と同じ材質からなることができる。
【００４０】
（ｅ）前記不揮発性半導体記憶装置を構成する前記ワードゲートは、前記第１コンタクト部を構成する第３コンタクト導電層と同じ材質からなることができる。
【００４１】
【発明の実施の形態】
図１は、本発明の実施の形態の半導体装置のレイアウトを模式的に示す平面図である。図２は、本発明の実施の形態の半導体装置を構成するメモリセルアレイ１０００のレイアウトを模式的に示す平面図である。図３は、図１のＡ−Ａ線における断面およびＢ−Ｂ線における断面を模式的に示す断面図である。
【００４２】
（デバイスの構造）
まず、図１を参照しながら、本実施の形態の半導体装置のレイアウトについて説明する。本実施の形態の半導体装置は、図１に示すように、前述した公知の不揮発性半導体記憶装置（メモリセル）１０２が複数の行および列に格子状に配列されて構成されるメモリセルアレイ１０００と、容量素子１００を含む周辺回路部２０００とを含む。メモリセルアレイ１０００は、図２に示すように、複数のブロック（図２ではＢ１，Ｂ２）に分割されている。周辺回路部２０００は、素子分離領域３００上に形成された容量素子１００を含む。この周辺回路部２０００は、例えばアナログ回路であり、例えばメモリセルアレイ１０００の周辺領域に形成することができる。
【００４３】
次に、本実施の形態の半導体装置を構成する容量素子１００について説明する。なお、本実施の形態の半導体装置においては、図１に示すように、周辺回路部２０００において、容量素子１００が素子分離領域３００上に複数形成されている例を示す。本実施の形態の半導体装置においては、図１に示すように、周辺回路部２０００において容量素子１００が複数形成されている例を示す。また、図３に示すように、半導体基板１０にはウエル１１が形成されており、容量素子１００は、このウエル１１に形成された素子分離領域３００上に形成されている。
【００４４】
ウエル１１には、図１に示すように、ドープト層からなるリング状のコンタクト領域１１７が形成されている。コンタクト領域１１７は基準電源電圧（グランド電位）に接続されている。また、コンタクト領域１１７は、ウエル１１がＰ型ウエルの場合Ｐ+型に形成され、ウエル１１がＮ型ウエルの場合Ｎ+型に形成される。
【００４５】
容量素子１００は、図３に示すように、第１キャパシタ導電層１１４と、第１キャパシタ導電層１１４の側面に沿って形成された第１キャパシタ絶縁層１２４と、第１キャパシタ導電層１１４に対して第１キャパシタ絶縁層１２４を介して配置された第２キャパシタ導電層１１６とを含む。
【００４６】
第１キャパシタ導電層１１４は、素子分離領域３００上に第３キャパシタ絶縁層１１２を介して配置されている。この第１キャパシタ導電層１１４は、第２キャパシタ導電層１１６とともに、図１に示すように、行方向（Ｘ方向；第１方向）に配列し、かつ、その各々が列方向（Ｙ方向；第２方向）に延びている。この第１キャパシタ導電層１１４は、例えばポリシリコン等の導電層から形成することができる。この第１キャパシタ導電層１１４の上には、第４コンタクト導電層１５０が形成されている。この第４コンタクト導電層１５０は、後述する第２コンタクト部２０１の一部を構成する。
【００４７】
第２キャパシタ導電層１１６は、図３に示すように、サイドウォール状の形状を有し、素子分離領域３００に対して第２キャパシタ絶縁層１１０を介して、かつ、第１キャパシタ導電層１１４に対して第１キャパシタ絶縁層１２４を介して配置されている。ここで、サイドウォール状の形状とは、この第２キャパシタ導電層１１６を半導体基板１０の表面と平行な方向で切断した場合の断面の面積が、素子分離領域３００の表面からの距離が大きくなるにつれて、小さくなる形状をいう。
【００４８】
第１キャパシタ絶縁層１２４は、第１キャパシタ導電層１１４の側面に沿って形成されている。この第１キャパシタ絶縁層１２４は、第１キャパシタ導電層１１４と第２キャパシタ導電層１１６の間に形成されている。
【００４９】
第２キャパシタ導電層１１６は、埋め込み絶縁層７０で覆われており、かつ、図１に示すように、第１コンタクト導電層２３２と連続している。この第１コンタクト導電層２３２は、後述する第１コンタクト部２００の一部を構成する。ここで、第２キャパシタ導電層１１６の断面積および長さを所定の値に形成することにより、容量値を所定の値に設定することができる。
【００５０】
本実施の形態の半導体装置においては、複数の容量素子１００をそれぞれ構成する第２キャパシタ導電層１１６は、図１に示すように、行方向（Ｘ方向）に配列し、かつ、その各々が列方向（Ｙ方向）に延びている。また、この第２キャパシタ導電層１１６は、メモリセル１０２を構成する第１および第２コントロールゲート２０，３０（後述する）と同様の形状を有する。
【００５１】
第２キャパシタ導電層１１６は、素子分離領域３００上に第２キャパシタ絶縁層１１０を介して配置されている。
【００５２】
第２キャパシタ絶縁層１１０および第１キャパシタ絶縁層１２４は連続しており、かつ、同じ材料からなる。この第１キャパシタ絶縁層１２４および第２キャパシタ絶縁層１１０は、第１酸化シリコン層、窒化シリコン層、および第２酸化シリコン層の積層体から形成することができる。
【００５３】
容量素子１００は、第１コンタクト部２００および第２コンタクト部２０１と電気的に接続される。すなわち、図１に示すように、容量素子１００を構成する第２キャパシタ導電層１１６が、第１コンタクト部２００を構成する第１コンタクト導電層２３２と連続していることにより、容量素子１００と第１コンタクト部２００とが電気的に接続されている。また、容量素子１００を構成する第１キャパシタ導電層１１４上に、第２コンタクト部２０１を構成する第４コンタクト導電層１５０が形成されていることにより、容量素子１００と第２コンタクト部２０１とが電気的に接続されている。
【００５４】
具体的には、本実施の形態の半導体装置においては、１つの容量素子１００は２つの第２キャパシタ導電層１１６を含み、かつ第１および第２コンタクト部２００，２０１に接続されている。すなわち、図１に示すように、１つの容量素子１００に含まれる２つの第２キャパシタ導電層１１６がそれぞれ、第１コンタクト部２００を構成する第１コンタクト導電層２３２、および第２コンタクト部２０１を構成する第５コンタクト導電層１３２に接続されて、ループ状の形状を構成している。
【００５５】
第１コンタクト部２００は、第１コンタクト導電層２３２、およびパッド状の第２コンタクト導電層２５０を含む。前述したように、第１コンタクト導電層２３２は、図１に示すように、容量素子１００を構成する第２キャパシタ導電層１１６と連続している。この場合、この第１コンタクト導電層２３２は、第２キャパシタ導電層１１６と同じ材質から形成することができる。
【００５６】
第２コンタクト導電層２５０は、第１コンタクト導電層２３２上に配置されている。第１コンタクト導電層２３２は凹部７４を構成し、凹部７４には絶縁層７０が埋め込まれている。
【００５７】
本実施の形態の半導体装置においては、第１コンタクト部２００はさらに、第３コンタクト導電層２１４を含む。第３コンタクト導電層２１４は、素子分離領域３００上に第１コンタクト絶縁層２１２を介して形成されている。また、第１コンタクト導電層２３２は、第１サイド絶縁層２２４を介して、第３コンタクト導電層２１４の内側に配置されている。この第３コンタクト導電層２１４は、容量素子１００を構成する第１キャパシタ導電層１１４と同じ材質からなり、かつ同じ工程で形成することができる。この場合、図１に示すように第３コンタクト導電層２１４は、容量素子１００を構成する第１キャパシタ導電層１１４と分離されている。
【００５８】
また、容量素子１００においては、図１に示すように、第１キャパシタ導電層１１４と第２コンタクト部２０１とが電気的に接続される。第２コンタクト部２０１は、第４コンタクト導電層１５０および第５コンタクト導電層１３２を含む。具体的には、第２コンタクト部２０１を構成する第４コンタクト導電層１５０を介して、第１キャパシタ導電層１１４と第２コンタクト部２０１とが接続されている。第４コンタクト導電層１５０は、第１コンタクト部２００を構成する第２コンタクト導電層２５０と同じ材質からなり、かつ同一の製造工程にて形成することができる。また、第５コンタクト導電層１３２は、図１に示すように、容量素子１００を構成する第２キャパシタ導電層１１６と連続している。この場合、この第５コンタクト導電層１３２は、第２キャパシタ導電層１１６と同じ材質から形成することができる。
【００５９】
さらに、容量素子１００が形成された半導体基板１０上には、層間絶縁層７２が形成されている。そして、周辺回路部２０００において、層間絶縁層７２には、コンタクトＣ１８０，Ｃ２８０が形成されている。コンタクトＣ２８０は、図３に示すように、第１コンタクト部２００の一部を構成し、第２コンタクト導電層２５０に到達するコンタクトホール２８４と、第２コンタクト導電層２５０に接続し、コンタクトホール２８４内にタングステンまたはアルミニウムを充填することにより形成された導電層２８２とからなる。コンタクトＣ２８０の上には、配線層２８０が形成されている。この配線層２８０は、層間絶縁層７２上に形成され、かつ、導電層２８２に接続している。また、コンタクトＣ１８０は、図３に示すように、第２コンタクト部２０１の一部を構成し、コンタクトＣ２８０と同様の構造を有する。すなわち、コンタクトＣ１８０を構成するコンタクトホール１８４および導電層１８２はそれぞれ、コンタクトＣ２８０を構成するコンタクトホール２８４および導電層２８２と同様の構造を有する。コンタクトホール１８４は、第４コンタクト導電層１５０に到達するように形成され、導電層１８２は、第４コンタクト導電層１５０に接続している。コンタクトＣ１８０の上には、配線層１８１が形成されている。
【００６０】
続いて、本実施の形態の半導体装置のメモリセルアレイ１０００を構成するメモリセル１０２のレイアウトについて説明する。
【００６１】
図２においては、第１のブロックＢ１と、これに隣接する第２のブロックＢ２とが示されている。第１のブロックＢ１と第２のブロックＢ２とは素子分離領域３００によって分離されている。各ブロックＢ１，Ｂ２においては、行方向（Ｘ方向）に延びる複数のワード線５０（ＷＬ）と、列方向（Ｙ方向）に延びる複数のビット線６０（ＢＬ）とが設けられている。ワード線５０は、Ｘ方向に配列された複数のワードゲート１４に接続され、ビット線６０は不純物層１６，１８によって構成されている。本実施の形態の半導体装置では、ワード線５０は、第１コンタクト部２００を構成する第２コンタクト導電層２５０、ならびに第２コンタクト部２０１を構成する第４コンタクト導電層１５０と同じ材質から形成することができる。
【００６２】
第１および第２コントロールゲート２０，３０は、それぞれ、ワードゲート１４のＹ方向の側面に沿って伸びる連続した導電層４０から構成されている。本実施の形態の半導体装置では、各不純物層１６，１８を囲むように、第１，第２コントロールゲート２０，３０を構成する導電層４０が形成されている。すなわち、１組の第１，第２コントロールゲート２０，３０の一方の端部はＸ方向に延びる導電層によって連続している。また、１組の第１，第２コントロールゲート２０，３０の他方の端部は、１つの共通コンタクト部２０２に接続されている。したがって、各第１，第２コントロールゲート２０，３０は、メモリセルのコントロールゲートの機能と、Ｙ方向に配列された各コントロールゲートを接続する配線としての機能を有する。
【００６３】
また、この共通コンタクト部２０２は、図１に示すように、不純物層１６，１８の端部に隣接して設けられている。さらに、この共通コンタクト部２０２は、不純物層１６，１８に対して、不純物層１６，１８の一方の側の端部と他方の側の端部とにおいて交互に設けられている。この共通コンタクト部２０２は、第１，第２コントロールゲート２０，３０に電圧を印加させるために設置されている。
【００６４】
単一のメモリセル１０２は、１つのワードゲート１４と、このワードゲート１４の両側にある第１，第２コントロールゲート２０，３０と、半導体基板１０内において、これらのコントロールゲート２０，３０の外側に位置する部分に形成された不純物層１６，１８とを有する。そして、不純物層１６，１８は、それぞれ隣り合うメモリセル１０２によって共有される。
【００６５】
Ｙ方向に隣接するブロックＢ１およびＢ２において、不純物層１６は、共通コンタクト部２０２を有さない側において、半導体基板１０内に形成されたコンタクト用不純物層４００によって接続されている。このコンタクト用不純物層４００上には、ビット線６０とのコンタクト３５０が形成されている。同様に、Ｙ方向に隣接する不純物層１８は、共通コンタクト部２０２を有さない側において、図示しないコンタクト用不純物層によって接続されている。
【００６６】
次に、図１〜図３を参照しながら、メモリセル１０２の平面構造および断面構造について説明する。
【００６７】
メモリセル１０２は、半導体基板１０の主面上に第１ゲート絶縁層１２を介して形成されたワードゲート１４と、半導体基板１０内に形成された、ソース領域またはドレイン領域を構成する不純物層１６，１８と、ワードゲート１４の両側に沿ってそれぞれ形成された、サイドウォール状の第１および第２のコントロールゲート２０，３０とを有する。また、不純物層１６，１８上には、シリサイド層９２が形成されている。本実施の形態の半導体装置では、ワードゲート１４は、容量素子１００を構成する第１キャパシタ導電層１１４、ならびに第１コンタクト部２００を構成する第３コンタクト導電層２１４と同じ材質から形成することができる。
【００６８】
本実施の形態の半導体装置では、半導体基板１０は、特に限定されないが、たとえばＮ型の第１ウエルと、この第１ウエル内に形成されたＰ型の第２ウエルとを有することができる。第１ウエルは、第２ウエルを半導体基板１０の他の領域から電気的に分離する機能を有する。
【００６９】
第１コントロールゲート２０は、半導体基板１０に対して第２ゲート絶縁層２２を介して配置され、かつ、ワードゲート１４の一方の側面に対して第２サイド絶縁層２４を介して配置されている。同様に、第２コントロールゲート３０は、半導体基板１０に対して第２ゲート絶縁層３２を介して配置され、かつ、ワードゲート１４の他方の側面に対して第２サイド絶縁層３４を介して配置されている。この第１，第２コントロールゲート２０，３０は、容量素子１００を構成する第２キャパシタ導電層１１６と同じ形状を有し、かつ同じ材質から構成される。
【００７０】
第２ゲート絶縁層２２，３２および第２サイド絶縁層２４，３４は、第１キャパシタ導電層１１４の側面に形成された第１キャパシタ絶縁層１２４、ならびに第２キャパシタ導電層１１６の底面に形成された第２キャパシタ絶縁層１１０と同じ材質から形成することができる。すなわち、本実施の形態の半導体装置においては、第２ゲート絶縁層２２，３２および第２サイド絶縁層２４，３４は、ＯＮＯ膜、具体的には、半導体基板１０側から、第１酸化シリコン層、窒化シリコン層および第２酸化シリコン層が順次積層された層から構成することができる。
【００７１】
第２ゲート絶縁層２２，３２は、電荷の蓄積領域として機能する。そして、第１酸化シリコン層は、主としてキャリア（たとえば電子）が通過するトンネル膜として機能し、窒化シリコン層は、主としてキャリアをトラップする電荷蓄積層として機能する。さらに、ワードゲート１４の両側に形成された第２サイド絶縁層２４，３４は、ワードゲート１４と、第１，第２コントロールゲート２０，３０とをそれぞれ電気的に分離する機能を有する。そのため、第２サイド絶縁層２４，３４はかかる機能を有していれば、その構造は特に限定されない。
【００７２】
本実施の形態の半導体装置では、第２サイド絶縁層２４，３４と第２ゲート絶縁層２２，３２とは、同じ成膜工程で形成され、同じ層構造を有する。さらに、第２サイド絶縁層２４，３４は、その上端が半導体基板１０に対して第１，第２コントロールゲート２０，３０より上に位置するように形成されている。そして、隣り合うメモリセル１０２において、隣接する第１コントロールゲート２０と第２コントロールゲート３０との間には、埋め込み絶縁層７０が形成されている。本実施の形態の半導体装置においては、第１，第２コントロールゲート２０，３０は埋め込み絶縁層７０によって埋め込まれている。この埋め込み絶縁層７０は、少なくとも第１，第２コントロールゲート２０，３０が露出しないようにこれを覆っている。具体的には、埋め込み絶縁層７０は、第２サイド絶縁層２４，３４の上端より上に突出する状態で形成されている。埋め込み絶縁層７０をこのように形成することで、第１，第２コントロールゲート２０，３０と、ワードゲート１４およびワード線５０との電気的分離をより確実に行うことができる。
【００７３】
共通コンタクト部２０２は、第１，第２コントロールゲート２０，３０に電圧を印加させるために設置されている。
【００７４】
メモリセルアレイ１０００において、メモリセル１０２が形成された半導体基板１０上には、周辺回路部２０００と同様に、層間絶縁層７２が形成されている。
【００７５】
本実施の形態にかかる半導体装置によれば、素子分離領域３００上に形成された容量素子１００を含み、この容量素子１００が、サイドウォール状の第２キャパシタ導電層１１６を含むことにより、容量素子に要する面積の縮小化を図りつつ、所定の容量を確保することができる。特に、本実施の形態にかかる半導体装置においては、図１に示すように、１つの容量素子１００が２つの第２キャパシタ導電層１１６を含み、かつ、第１および第２コンタクト部２００，２０１に接続され、この２つの第２キャパシタ導電層１１６がそれぞれ、第１コンタクト部２００を構成する第１コンタクト導電層１１６と、第２コンタクト部２０１を構成する第５コンタクト導電層１３２とに接続されてループ状の形状を構成することにより、面積のさらなる縮小化を達成でき、かつ所定の容量を確保することができる。
【００７６】
（半導体装置の製造方法）
次に、図４〜図１２を参照しながら、本実施の形態の半導体装置の製造方法について説明する。図４、図５、および図７〜図１２の断面図は、図１のＡ−Ａ線およびＢ−Ｂ線における断面に対応する。また、図６の平面図は、図１と同様の部分における平面に対応する。さらに、図４〜図１２において、図１〜図３で示す部分と実質的に同じ部分には同じ符号を付し、重複する記載は省略する。
【００７７】
（１）図１および図４に示すように、まず、周辺回路部２０００が形成される領域（以下、「周辺回路部の形成領域」という）２０００ａにおいて、半導体基板１０の所定領域に、ＬＯＣＯＳ法あるいはトレンチアイソレーション法などによって素子分離領域３００を形成する。ついで、ウエル、たとえば深いＮ型の第１ウエル（図示せず）および第１ウエルより浅いＰ型の第２ウエル（図示せず）を形成する。ついで、ビット線６０のコンタクト３５０（図２参照）を形成するためのコンタクト用不純物層４００（図２参照）を、図１に示すメモリセルアレイ１０００が形成される領域（以下、「メモリセルアレイの形成領域」という）１０００ａにおいて、半導体基板１０に形成する。
【００７８】
ついで、半導体基板１０上に、第１絶縁層１２０、ドープトポリシリコンからなる第１導電層１４０、および後のＣＭＰ工程におけるストッパ層Ｓ１００を形成する。ストッパ層Ｓ１００としては、たとえば窒化シリコン層などを用いることができる。
【００７９】
（２）ついで、図５に示すように、公知のリソグラフィーおよびエッチングによって、第１絶縁層１２０、第１導電層１４０およびストッパ層Ｓ１００をパターニングする。この工程により、第１絶縁層１２０ａおよびゲート層１４０ａが形成される。このゲート層１４０ａから、後の工程において、容量素子１００を構成する第１キャパシタ導電層１１４、第１コンタクト部２００を構成する第３コンタクト導電層２１４、ならびにメモリセル１０２を構成するワードゲート１４が形成される。
【００８０】
このパターニングにおいては、図６に示すように、周辺回路部の形成領域２０００ａにて、第１絶縁層１２０ａ、ゲート層１４０ａおよびストッパ層Ｓ１００の積層体は、開口部２６０を除いて半導体基板１０上に全面的に形成される。開口部２６０は、後の工程において、第１キャパシタ絶縁層１２４および第２キャパシタ絶縁層１１０が形成される領域にほぼ対応しており、さらに、この開口部２６０の縁部に沿って、第２キャパシタ導電層１１６が形成される。また、前記パターニングにおいては、メモリセルアレイの形成領域１０００ａにて、第１絶縁層１２０ａ、ゲート層１４０ａおよびストッパ層Ｓ１００の積層体は、開口部１６０，１８０を除いて、半導体基板１０上に全面的に形成される。開口部１６０，１８０は、後のイオン注入によって不純物層１６，１８が形成される領域にほぼ対応している。そして、後の工程で、開口部１６０，１８０の縁部に沿って第２サイド絶縁層２４，３４と第１，第２コントロールゲート２０，３０とが形成される。
【００８１】
（３）図７に示すように、第１絶縁層１２０ａ、ゲート層１４０ａおよびストッパ層Ｓ１００の積層体が形成された半導体基板１０上に、ＯＮＯ膜（誘電体層）２２０を全面的に形成する。ＯＮＯ膜２２０は、第１酸化シリコン層、窒化シリコン層および第２酸化シリコン層を順次堆積させることで形成される。第１酸化シリコン層は、たとえば熱酸化法、ＣＶＤ法を用いて成膜することができる。窒化シリコン層は、たとえばアンモニア雰囲気においてアニール処理した後、ＣＶＤ法などによって成膜することができる。第２酸化シリコン層は、ＣＶＤ法、たとえば高温酸化法を用いて成膜することができる。これらの各層を成膜した後アニール処理を行い、各層を緻密化することが好ましい。
【００８２】
これらの第１酸化シリコン層、窒化シリコン層および第２酸化シリコン層からなるＯＮＯ膜２２０に対して、後の工程でパターニングすることにより、図３に示すように、周辺回路部２０００において、容量素子１００を構成する第２キャパシタ絶縁層１１０および第１キャパシタ絶縁層１２４が形成されるとともに、第１コンタクト部２００を構成する第２コンタクト絶縁層２１０および第１サイド絶縁層２２４が形成される。さらに、このＯＮＯ膜２２０は、メモリセルアレイの形成領域１０００において、メモリセル１０２を構成する第１，第２コントロールゲート２０，３０のための第２ゲート絶縁層２２，３２および第２サイド絶縁層２４，３４を構成する。
【００８３】
（４）つづいて、図８に示すように、ドープトポリシリコン層（第２導電層）２３０を、ＯＮＯ膜２２０上に全面的に形成する。ドープトポリシリコン層２３０に対して、後の工程でパターニングすることにより、容量素子１００を構成する第２キャパシタ導電層１１６、第１コンタクト部２００を構成する第１コンタクト導電層２３２（図３参照）、ならびに第１，第２コントロールゲート２０，３０を構成する導電層４０（図２参照）が形成される。
【００８４】
ついで、第１コンタクト部２００が形成される領域（以下、「第１コンタクト部の形成領域」という）２００ａに、レジスト層Ｒ１００を形成する。本実施の形態では、このレジスト層Ｒ１００は、図８に示すように、第１コンタクト部２００が形成される領域にほぼ対応した位置に設けられている。このレジスト層Ｒ１００は、後の工程において第１コンタクト導電層２３２が形成される領域上に少なくとも形成される。
【００８５】
（５）図９に示すように、ドープトポリシリコン層２３０（図８参照）を異方性エッチングによって全面的にエッチングすることにより、第１コンタクト部の形成領域２００ａにコンタクト導電層２３０ａを形成するとともに、メモリセルアレイの形成領域１０００ａにおいて、第１，第２コントロールゲート２０，３０を形成する。すなわち、この工程によって、周辺回路部の形成領域２０００ａにおいて、露出した開口部２６０（図８参照）の側面に沿って、図３に示すように、第１キャパシタ絶縁層１２４を介在させた状態で、第２キャパシタ絶縁層１１０上に、サイドウォール状の第２キャパシタ導電層１１６が形成される。そして、これと同時に、レジスト層Ｒ１００でマスクされた部分には、第２キャパシタ導電層１１６と連続する、第１コンタクト部２００を形成するためのコンタクト導電層２３０ａが形成される。さらに、この工程においては、第２キャパシタ導電層１１６が形成されるとともに、第２キャパシタ導電層１１６と連続する第５コンタクト導電層１３２が形成される。この第５コンタクト導電層１３２は、後述する工程において形成される第２コンタクト部２０１（図３参照）の一部を構成する。
【００８６】
加えて、第２キャパシタ導電層１１６が形成されるとともに、メモリセルアレイの形成領域１０００ａにおいて、露出した開口部１６０，１８０（図８参照）の側面に沿って、第２サイド絶縁層２４，３４を介在させた状態で、ＯＮＯ膜２２０上に、サイドウォール状の第１，第２コントロールゲート２０，３０が形成される。ついで、レジスト層Ｒ１００は、溶解あるいはアッシングなどの公知の方法で除去される。
【００８７】
つづいて、後の工程でコンタクト領域１１７（図１参照）を形成するために、フォトリソグラフィ工程によって、ストッパ層Ｓ１００およびＯＮＯ膜２２０の所定の領域をエッチングにより除去した後、さらに、このストッパ層Ｓ１００が除去された部分に形成されている第１導電層１４０ａを除去して、コンタクト領域１１７を形成するための領域（図示せず）を形成する。
【００８８】
（７）さらに、図１０に示すように、不純物、たとえばＮ型不純物を全面的にイオン注入することにより、メモリセルアレイの形成領域１０００ａにおいて、半導体基板１０内の所定領域に、ソース領域またはドレイン領域を構成する不純物層１６，１８を形成する。また、周辺回路部の形成領域２０００ａにおいて、前述したコンタクト領域１１７を形成するための領域（図１参照）に、不純物、たとえばＰ型不純物をイオン注入することにより、コンタクト領域１１７を形成する。このコンタクト領域１１７は、図１に示すように、半導体基板１０のうち容量素子１００を囲む領域（図１参照）に形成される。
【００８９】
さらに、不純物層１６，１８の露出面に、公知の方法により、チタン，コバルトなどのシリサイド層９２を形成する。
【００９０】
ついで、酸化シリコン、窒化酸化シリコンなどの絶縁層（第２絶縁層）７０を全面的に形成する。絶縁層７０は、ストッパ層Ｓ１００を覆い、かつ第１，第２コントロールゲート２０，３０の間やコンタクト導電層２３０ａの隙間、ならびに隣接する第２キャパシタ導電層１１６の間を埋め込むように形成される。
【００９１】
（７）図１１に示すように、ＣＭＰ法を用いて、絶縁層７０をストッパ層Ｓ１００が露出するまで研磨し、絶縁層７０を平坦化する。この工程により、第１コンタクト部の形成領域２００ａ内に、第１コンタクト導電層２３２が形成される。また、ゲート層１４０ａおよびストッパ層Ｓ１００の側面に形成されたＯＮＯ膜２２０は、第１，第２コントロールゲート２０，３０より上に突出する状態で残される。
【００９２】
この工程によって、第１，第２コントロールゲート２０，３０ならびに第２キャパシタ導電層１１６は埋め込み絶縁層７０によって完全に覆われる。また、図１１に示すように、第１コンタクト部の形成領域２００ａにおいて、第１コンタクト導電層２３２の上面が露出した状態となる。さらに、第１コンタクト導電層２３２から構成される凹部７４は、埋め込み絶縁層７０で埋め込まれた状態となる。
【００９３】
（８）次いで、ゲート層１４０ａ上に形成されたストッパ層Ｓ１００を除去した後、第３導電層（図示せず）を全面に形成し、続いて図１２に示すように、レジスト層Ｒ２００を形成した後、前記第３導電層をパターニングすることにより、メモリセルアレイの形成領域１０００ａにおいて、ゲート層１４０ａ（図１１参照）上にワード線５０を形成するとともに、周辺回路部の形成領域２０００ａにおいて、第１コンタクト導電層２３２上に第２コンタクト導電層２５０を形成する。同様に、第１キャパシタ導電層１１４上に第４コンタクト導電層１５０を形成する。上記工程によって、第２キャパシタ導電層１１６の側面に第１キャパシタ絶縁層１２４が、第１コンタクト導電層２３２の側面に第１サイド絶縁層２２４が、第１および第２コントロールゲート２０，３０の側面に第２サイド絶縁層２４，３４がそれぞれ形成される。同時に、第２キャパシタ導電層１１６の底面に第２キャパシタ絶縁層１１０が、第１コンタクト導電層２３２の底面に第２コンタクト絶縁層２１０が、第１および第２コントロールゲート２０，３０の底面に第２ゲート絶縁層２２，３２がそれぞれ形成される。第１キャパシタ絶縁層１２４、第１サイド絶縁層２２４、第２サイド絶縁層２４，３４、第２キャパシタ絶縁層１１０、第２コンタクト絶縁層２１０、および第２ゲート絶縁層２２，３２はいずれも、ＯＮＯ膜２２０から形成されたものである。すなわち、これらの層は、第１酸化シリコン層、窒化シリコン層、および第２酸化シリコン層の積層体からなる。
【００９４】
また、前記第３導電層としては、ドープトポリシリコン層、金属層、シリサイドなどの合金層、あるいはこれらのうちの２層以上を積層した層を用いることができる。さらに、レジスト層Ｒ２００をマスクとして、周辺回路部の形成領域２０００ａにおいて、第２キャパシタ導電層１１６間に存在するゲート層１４０ａを除去するとともに、メモリセルアレイの形成領域１０００ａにおいて、ゲート層１４０ａをパターニングすることにより、アレイ状に配列したワードゲート１４を形成する。また、上記工程により、第１キャパシタ導電層１１４の底面に第３キャパシタ絶縁層１１２が、第３コンタクト導電層２１４の底面に第１コンタクト絶縁層２１２が、ワードゲート１４の底面に第１ゲート絶縁層１２がそれぞれ形成される。第３キャパシタ絶縁層１１２、第１コンタクト絶縁層２１２、および第１ゲート絶縁層１２はいずれも第１絶縁層１２０から形成されたものである。
【００９５】
さらに、必要に応じて、Ｐ型不純物を半導体基板１０に全面的にドープする。これにより、Ｙ方向におけるワードゲート１４の相互間の領域にＰ型不純物層（素子分離用不純物層）１５（図１参照）が形成される。この素子分離用不純物層１５は、不揮発性半導体記憶装置の導電型と逆の導電型からなる。このＰ型不純物層１５によって、メモリセル１０２相互の素子分離がより確実に行われる。
【００９６】
（９）ついで、層間絶縁層を積層した後、公知の方法でコンタクトホールを形成し、コンタクトホール内に導電層を形成した後、該導電層と電気的に接続される配線層を形成することができる。たとえば、図３に示すように、層間絶縁層７２にコンタクトホール１８４，２８４を形成した後、導電層１８２，２８２をそれぞれコンタクトホール１８４，２８４に埋め込むことにより、コンタクトＣ１８０，Ｃ２８０を形成した後、このコンタクトＣ１８０，Ｃ２８０と接続される配線層１８１，２８０を形成する。これにより、第１コンタクト部２００および第２コンタクト部２０１を形成する。
【００９７】
以上の工程により、図１〜図３に示すように、本実施の形態の半導体装置を製造することができる。以上の工程により得られた半導体装置は、容量素子１００、第１コンタクト部２００、および第２コンタクト部２０１を含む周辺回路部２０００と、メモリセル１０２を含むメモリセルアレイ１０００とを含む。
【００９８】
前述した本実施の形態の製造方法によれば、サイドウォール状の第２キャパシタ導電層１１６を含む容量素子１００を形成することができる。この第２キャパシタ導電層１１６が、第１キャパシタ導電層１１４の側面に沿って形成されていることにより、面積の縮小化を図りつつ、所定の容量を有する容量素子を得ることができる。
【００９９】
また、本実施の形態の製造方法によれば、サイドウォール状の第２キャパシタ導電層１１６を、サイドウォール状の第１，第２コントロールゲート２０，３０とともに形成できるので、容量素子を形成するための工程が別途必要でなくなるため、工程数の短縮を図ることができる。
【０１００】
さらに、本実施の形態の製造方法によれば、容量素子１００に接続される第１コンタクト部２００において、第１コンタクト導電層２３２上に第２コンタクト導電層２５０が設置され、この第２コンタクト導電層２５０上に導電層２８２が設置されている。この構成によれば、この導電層２８２を形成する際におけるアライメント余裕を確保することができる。
【０１０１】
（一変形例）
次に、本実施の形態の半導体装置の一変形例について説明する。図１３は、本実施の形態の半導体装置の一変形例を示す平面図であり、図１４は、図１３のＡ−Ａ線における断面およびＢ−Ｂ線における断面を模式的に示す図である。
【０１０２】
図１３および図１４に示す半導体装置は、図１〜図３に示す本実施の形態の半導体装置と同様に、メモリセルアレイ１０００および周辺回路部２０００を含む。
【０１０３】
メモリセルアレイ１０００は、図１〜図３に示す本実施の形態の半導体装置と同様の構成を有する。また、周辺回路部２０００は、容量素子１０３と、この容量素子１０３に接続される第１および第２コンタクト部３４０，３４１とを含む。容量素子１０３は、図１〜図３に示す半導体装置と同様に、サイドウォール状の第２キャパシタ導電層１１６を有する。なお、図１３および図１４に示すメモリセルアレイ１０００および周辺回路部２０００において、図１〜図３に示す半導体装置と同様の構成を有する部分については、同一の符号を付し、詳しい説明は省略する。
【０１０４】
第１コンタクト部３４０を構成する第２コンタクト導電層２５１は、第１コンタクト部２００（図１〜図３参照）を構成する第２コンタクト導電層１５０と同様に、第１コンタクト導電層２３２上に形成されている。また、第２コンタクト部３４１を構成する第４コンタクト導電層１５２は、第２コンタクト部２０１を構成する第４コンタクト導電層１５０（図１〜図３参照）と同様に、第１キャパシタ導電層１１９上に形成されている。
【０１０５】
一方、図１３および図１４に示す変形例では、周辺回路部２０００において、各容量素子１０３上に形成された第４コンタクト導電層１５２が連続している点で、図１〜図３に示す半導体装置と異なる構成を有する。すなわち、図１〜図３に示す半導体装置においては、容量素子１０３毎に第４コンタクト導電層１５０が分割されているのに対し、図１３および図１４に示す変形例においては、各容量素子１０３上に形成された第４コンタクト導電層１５２が連続している。
【０１０６】
また、図１３および図１４に示す変形例においては、各第１コンタクト部３４０を構成する第２コンタクト導電層２５１が連続しているのに対し、図１〜図３に示す半導体装置においては、第１コンタクト部３４０毎に第２コンタクト導電層２５０が分割されている。この点において、図１３および図１４に示す変形例は、図１〜図３に示す半導体装置と異なる構成を有する。
【０１０７】
さらに、図１３および図１４に示す変形例において、容量素子１０３を構成する第１キャパシタ導電層１１９の幅およびピッチは、メモリセル１０２を構成するワードゲート１４の幅およびピッチとほぼ等しくなるように形成することができる。すなわち、この場合、容量素子１０３を構成する第１キャパシタ導電層１１９は、メモリセル１０２を構成するワードゲート１４を形成する際のレイアウト設計を利用して形成することができる。
【０１０８】
図１３および図１４に示す半導体装置は、前述した本実施の形態の半導体装置の製造方法（図５〜図１２参照）とほぼ同様の方法を用いて製造することができる。ただし、図１３および図１４に示す半導体装置を得るためには、図１２に示す工程に相当する工程において、第２コンタクト導電層２５１および第４コンタクト導電層１５２が連続するようにパターニングする。
【０１０９】
（他の一変形例）
次に、本実施の形態の半導体装置の他の一変形例について説明する。図１５は、本実施の形態の半導体装置の一変形例を示す平面図であり、図１６は、図１５に示す本実施の形態の半導体装置の一変形例を製造する工程において、図６に示す本実施の形態の半導体装置の製造工程に対応する平面図である。
【０１１０】
図１５に示す半導体装置は、図１〜図３に示す本実施の形態の半導体装置と同様に、メモリセルアレイ１０００および周辺回路部２０００を含む。なお、メモリセルアレイ１０００は図１〜図３に示す本実施の形態の半導体装置と同様の構成を有するため、図１５には周辺回路部２０００についてのみ示す。また、周辺回路部２０００は、図１〜図３に示す本実施の形態の半導体装置と同様に、容量素子１０１と、容量素子１０１に接続される第１および第２コンタクト部２４０，２４１とを含む。第１コンタクト部２４０の構成は、第１コンタクト部２００（図１〜図３参照）の構成と同様である。また、第２コンタクト部２４１においては、図１〜図３に示す半導体装置において、第２コンタクト部２０１を構成する第４コンタクト導電層１５０が第１キャパシタ導電層１１４と接続されているのと同様に、第４コンタクト導電層１５１と第１キャパシタ導電層１１５とが接続されている。
【０１１１】
一方、図１５に示す半導体装置においては、容量素子１０１の形状が、図１〜図３に示す半導体装置に含まれる容量素子１００の形状と異なる。図１５に示すように、容量素子１０１は、任意の形状および大きさに形成することが可能である。
【０１１２】
容量素子１０１を構成する第２キャパシタ導電層１１８は、図１〜図３に示す半導体装置の容量素子１００を構成する第２キャパシタ導電層１１６と同様に、サイドウォール状の形状を有する。また、１つの容量素子１０１は２つの第２キャパシタ導電層１１８を含み、この第２キャパシタ導電層１１８が、第１コンタクト部２４０を構成する第１コンタクト導電層２３２と、ならびに第２コンタクト部２４１を構成する第５コンタクト導電層１３２とに接続されてループ状の形状を構成している。また、第２キャパシタ導電層１１８は、メモリセル１０２を構成する第１および第２コントロールゲート２０，３０と同様の断面形状となるように形成することができる。ここで、第２キャパシタ導電層１１８の断面積および長さを所定の値に形成することにより、容量値を所定の値に設定することができる。
【０１１３】
図１５に示す形状の容量素子１０１を得るためには、図６に示す本実施の形態の半導体装置の製造工程において、図１６に示すような開口部３６０を形成する。その他の工程については、前述した本実施の形態の半導体装置の製造方法と同様の方法を用いることにより、容量素子１０１を形成することができる。
【０１１４】
以上、本発明の一実施の形態について述べたが、本発明はこれに限定されず、本発明の発明の要旨の範囲内で種々の態様をとりうる。たとえば、上記実施の形態では、半導体層としてバルク状の半導体基板を用いたが、ＳＯＩ基板の半導体層を用いてもよい。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体装置のレイアウトを模式的に示す平面図である。
【図２】本発明の実施の形態の半導体装置を構成する半導体集積回路装置の要部を模式的に示す平面図である。
【図３】図１のＡ−Ａ線における断面およびＢ−Ｂ線における断面を模式的に示す図である。
【図４】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図５】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図６】図５に示す半導体装置の製造方法の一工程を示す平面図である。
【図７】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図８】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図９】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１０】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１１】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１２】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１３】本実施の形態の半導体装置の一変形例を示す平面図である。
【図１４】図１３のＡ−Ａ線における断面およびＢ−Ｂ線における断面を模式的に示す図である。
【図１５】本実施の形態の半導体装置の他の一変形例を示す平面図である。
【図１６】図１５に示す本実施の形態の半導体装置の一変形例の製造する工程において、図６に示す本実施の形態の半導体装置の製造工程に対応する平面図である。
【図１７】公知のMONOS型メモリセルを示す断面図である。
【符号の説明】
１０  半導体基板
１１  ウエル
１２  第１ゲート絶縁層
１４  ワードゲート
１６，１８  不純物層
２０  第１コントロールゲート
２２，３２  第２ゲート絶縁層
２４，３４  第２サイド絶縁層
３０  第２コントロールゲート
４０  導電層
５０  ワード線
６０  ビット線
７０  埋め込み絶縁層（第２絶縁層）
７２  層間絶縁層
７４  凹部
９２  シリサイド層
１００，１０１，１０３  容量素子
１００ａ  容量素子の形成領域
１０２  不揮発性半導体記憶装置（メモリセル）
１１０  第２キャパシタ絶縁層
１１２  第３キャパシタ絶縁層
１１４，１１５，１１９  第１キャパシタ導電層
１１６，１１８  第２キャパシタ導電層
１１７  コンタクト領域
１２０，１２０ａ  第１絶縁層
１２４  第１キャパシタ絶縁層
１３２  第５コンタクト導電層
１４０，１４０ａ  ゲート層（第１導電層）
１５０，１５１，１５２  第４コンタクト導電層
１６０，１８０，２６０，３６０  開口部
１８１  配線層
１８２  導電層
１８４  コンタクトホール
２００，２４０，３４０  第１コンタクト部
２０１，２４１，３４１  第２コンタクト部
２００ａ  第１コンタクト部の形成領域
２０２  共通コンタクト部
２１０  第２コンタクト絶縁層
２１２  第１コンタクト絶縁層
２１４，３１４  第３コンタクト導電層
２２０  ＯＮＯ膜（誘電体層）
２２４  第１サイド絶縁層
２３０  ドープドポリシリコン層（第２導電層）
２３０ａ  コンタクト導電層
２３２  第１コンタクト導電層
２５０，２５１  第２コンタクト導電層
２８０  配線層
２８２  導電層
２８４  コンタクトホール
３００  素子分離領域
３５０  コンタクト
４００  コンタクト用不純物層
Ｃ１８０，Ｃ１８１，Ｃ１８２，Ｃ２８０，Ｃ２８１，Ｃ２８２  コンタクト
Ｓ１００  ストッパ層
Ｒ１００、Ｒ２００  レジスト層
１０００  メモリセルアレイ
１０００ａ  メモリセルアレイの形成領域
２０００  周辺回路部
２０００ａ  周辺回路部の形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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