(57)【特許請求の範囲】
【請求項１】
アナログ回路とディジタル回路とが混在する半導体集積回路を試験する半導体集積回路試験装置であって、
前記半導体集積回路内に設けられた前記アナログ回路を試験するための複数のアナログ測定系と、
前記半導体集積回路内に設けられた前記ディジタル回路を試験するためのディジタル測定系と、
前記複数のアナログ測定系の動作を個別に制御する制御手段と
を備え、前記制御手段は、前記ディジタル測定系から出力される制御パターンをデコードするデコード回路を含んで構成され、当該デコード回路でデコードした信号を前記アナログ測定系各々に供給することを特徴とする半導体集積回路試験装置。
【請求項２】
前記デコード回路は、前記ディジタル測定系から出力される制御パターンに応じて、前記複数のアナログ測定系の動作が同一となるよう制御することを特徴とする請求項１記載の半導体集積回路試験装置。
【請求項３】
前記ディジタル測定系は、前記半導体集積回路内に設けられた前記アナログ回路及び前記ディジタル回路に与える試験パターンを含むマイクロ・コードを記憶するパターン記憶回路と、
前記パターン記憶回路から読み出したマイクロ・コードに応じて、前記半導体集積回路内に設けられた前記ディジタル回路に与える試験パターンを発生し、又は、前記アナログ測定系の少なくとも１つを制御する制御パターンを発生するパターン発生器と
を備えることを特徴とする請求項１記載の半導体集積回路試験装置。
【請求項４】
前記アナログ測定系は、前記ディジタル測定系の試験により前記半導体集積回路から出力されるディジタル的な応答信号に同期して試験を行うことを特徴とする請求項１から請求項３の何れか一項に記載の半導体集積回路試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路試験装置に係り、特にアナログ回路とディジタル回路とが混在する半導体集積回路の試験を行う半導体集積回路試験装置に関する。
【０００２】
【従来の技術】
半導体集積回路試験装置（いわゆるＩＣテスタ）は被試験対象としての半導体集積回路に試験パターンを印加したときに得られる信号と予め定められた期待値とを比較して、パス・フェイルを判定することにより半導体集積回路の良・不良を試験している。近年の半導体集積回路は主として高機能化及び小型化の要請からハイブリット化されることが多く、アナログ回路とディジタル回路とが混在するものも開発されている。
【０００３】
図３は、アナログ回路とディジタル回路とが混在する半導体集積回路の試験を行う従来の半導体集積回路試験装置の構成を示すブロック図である。図３に示した従来の半導体集積回路試験装置は、制御用処理装置５０、１つのディジタル測定系６０、及び３つのアナログ測定系７０ａ〜７０ｃから構成される。制御用処理装置５０とディジタル測定系６０及びアナログ測定系７０ａ〜７０ｃとは、制御用バスＢを介して接続されている。尚、アナログ測定系７０ａ〜７０ｃのように、複数のアナログ測定系を設けるのは、被試験対象としての半導体集積回路内に複数に区分することのできるアナログ回路が設けられているからである。
【０００４】
制御用処理装置５０は、ディジタル測定系６０及びアナログ測定系７０ａ〜７０ｃに対して制御用バスＢを介して試験条件を設定するとともに、試験用パターンの転送、試験開始のトリガ信号の発生、並びにディジタル測定系６０及びアナログ測定系７０ａ〜７０ｃからの試験結果を取り込む制御を行う。
【０００５】
ディジタル測定系６０は、パターン記憶回路６１とパターン発生器６２とを含んで構成される。パターン記憶回路６１は制御用処理装置５０から制御用バスＢを介して転送される試験用パターン（この試験用パターンはプログラミングされたマイクロ・コードである）を記憶する。パターン発生器６２は、パターン記憶回路６１に記憶されたマイクロ・コードを読み出し、マイクロ・コードに含まれる命令を実行しつつ、被試験対象としての半導体集積回路にディジタル・パターンを印加する。
【０００６】
上記マイクロ・コードには、ディジタル測定系６０の制御命令以外に、アナログ測定系７０ａ〜７０ｃ用の制御命令も含まれており、パターン発生器６２がアナログ測定系７０ａ〜７０ｃ用の制御命令を実行した場合には、アナログ測定系制御信号Ｓ５０及び割り込み信号Ｓ５１を発生する。パターン発生器６２が発生したアナログ測定系制御信号Ｓ５０及び割り込み信号Ｓ５１は、アナログ測定系７０ａ〜７０ｃに入力される。
【０００７】
アナログ測定系７０ａ〜７０ｃは、互いに同様の構成であり、演算プロセッサ（ディジタル・シグナル・プロセッサ）７１、記憶回路７２、記憶回路７３、Ａ／Ｄ変換器７４、及びＤ／Ａ変換器７５を含んで構成される。尚、アナログ測定系７０ａ〜７０ｃの内部構成は同様であるため、以下ではアナログ測定系７０ａについて説明する。
【０００８】
演算プロセッサ７１は、制御用バスＢを介して制御用処理装置５０と接続されている。また、演算プロセッサ７１は、パターン発生器６２とも接続されており、パターン発生器６２から出力されるアナログ測定系制御信号Ｓ５０及び割り込み信号Ｓ５１が入力される。更に、信号線７５ａが接続されており、被試験対象の半導体集積回路から出力されるディジタル的な応答信号が入力される構成となっている。尚、アナログ測定系７０ｂ内の演算プロセッサ７１は信号線７５ｂを介して、アナログ測定系７０ｃ内の演算プロセッサ７１は信号線７５ｃを介して、それぞれ被試験対象の半導体集積回路から出力されるディジタル的な応答信号が入力される。
【０００９】
以上の接続がなされた演算プロセッサ７１は、制御用処理装置５０によって試験条件が設定され、パターン発生器６２から出力される割り込み信号Ｓ５１に基づいてアナログ測定系制御信号Ｓ５０の内容を解読し、その内容に応じた処理を実行する。ディジタル測定系６０内に設けられたパターン発生器６２から出力される割り込み信号Ｓ５１により、上記の処理を行うのはディジタル測定系６０とアナログ測定系７０ａとの間の同期をとり、更には、複数に区分された半導体集積回路内のアナログ回路の同時測定をアナログ測定系７０ａ〜７０ｃで行うためである。
【００１０】
記憶回路７２，７３は演算プロセッサ７１のアドレス空間上に配置されており、記憶回路７２はＡ／Ｄ変換器７４から出力されるディジタル信号を記憶し、記憶回路７３は演算プロセッサ７１から出力されるディジタル信号を記憶する。Ａ／Ｄ変換器７４は半導体集積回路内に設けられた１つのアナログ回路に接続され、このアナログ回路から出力されるアナログ信号をディジタル信号に変換する。また、Ｄ／Ａ変換器７５は、Ａ／Ｄ変換器７４が接続されたアナログ回路と同じ区分のアナログ回路に接続され、記憶回路７３に記憶されているディジタル信号をアナログ信号に変換して出力する。
【００１１】
上記構成において、制御用処理装置５０から、試験開始のトリガ信号が出力されると、パターン発生器６２はパターン記憶回路６１から逐次マイクロ・コードを読み出し、マイクロ・コードに書かれた命令を実行しながら、被試験対象の半導体集積回路にディジタル・パターンを印加する。また、マイクロ・コードに含まれるアナログ測定系７０ａ〜７０ｃ用の制御命令を実行し、アナログ測定系７０ａ〜７０ｃ全てに対して、アナログ測定系制御信号Ｓ５０及び割り込み信号５１を発生する。
【００１２】
アナログ測定系７０ａ〜７０ｃ内の各演算プロセッサ７１は、割り込み信号Ｓ５１が入力されると、アナログ測定系制御信号Ｓ５０の内容を解読し、その内容に応じた処理を実行する。この２つの信号によりアナログ測定系７０ａ〜７０ｃは、ディジタル測定系６０、アナログ測定系間の同期、さらに複数の試験試料の同時測定が可能となる。
【００１３】
アナログ測定系７０ａ〜７０ｃの制御を行うためのマイクロ・コードには、例えば、試験試料からのディジタル的な応答を、信号線７５ａ〜７５ｃを介して取り込む命令、アナログ測定系７０ａ〜７０ｃに用意されているＡ／Ｄ変換器７４に変換開始を指示する命令、Ｄ／Ａ変換器７５に電圧を発生させる命令等が用意されている。
【００１４】
例えば、被試験対象としての半導体集積回路からのディジタル的な応答を取り込む命令の場合、アナログ測定系７０ａ〜７０ｃに配置された演算プロセッサ７１は、被試験対象としての半導体集積回路からのディジタル的な応答を、信号線７５ａ〜７５ｃを介して取り込み、取り込んだディジタル的な応答により、Ｄ／Ａ変換器７５の出力電圧を変化させるようなリアルタイムな処理を行うことができる。
【００１５】
【発明が解決しようとする課題】
ところで、一般的にアナログ測定系の測定時間はディジタル測定系の試験に比べて長くなる。ディジタル測定系では、数ナノ秒程度の短パルスを順次被試験対象としての半導体集積回路に印加して試験することができる。しかしながら、アナログ測定系では、Ａ／Ｄ変換器７４及びＤ／Ａ変換器７５の応答時間が遅いため、単位時間に被試験対象としての半導体集積回路に与えることができる試験パターンの数が制限され、必然的に試験時間が長くなってしまう。
【００１６】
また、図３に示した従来の半導体集積回路試験装置は、装置構成上、パターン発生器６２からアナログ測定系７０ａ〜７０ｃに対して同一のアナログ測定系制御信号Ｓ５０及び割り込み信号Ｓ５１を与えることしかできない。従って、アナログ測定系７０ａ〜７０ｃは同時に同一の試験項目を試験することしかできない。これに対し、被試験対象としての半導体集積回路内部に設けられる複数のアナログ回路は、異なる動作を同時に行うことが可能なように設計されていることが多く、必要となる試験項目も相違することがある。
【００１７】
従って、複数のアナログ測定系を備える半導体集積回路試験装置を用いて、複数のアナログ回路が設けられた半導体集積回路を試験する場合において、全てのアナログ測定系に対して同時に同一の動作をさせて試験を行うのでは、試験効率が悪く、試験時間の長時間化を招いて、試験に要するコストを上昇させる原因になっていた。
【００１８】
本発明は上記事情に鑑みてなされたものであり、アナログ回路とディジタル回路とが混在する半導体集積回路を短時間で効率良く試験することができ、その結果として試験に要するコストを低減することができる半導体集積回路試験装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体集積回路試験装置は、アナログ回路とディジタル回路とが混在する半導体集積回路を試験する半導体集積回路試験装置であって、前記半導体集積回路内に設けられた前記アナログ回路を試験するための複数のアナログ測定系（４０ａ〜４０ｃ）と、前記半導体集積回路内に設けられた前記ディジタル回路を試験するためのディジタル測定系（２０）と、前記複数のアナログ測定系（４０ａ〜４０ｃ）の動作を個別に制御する制御手段（３０）とを備え、前記制御手段（３０）が、前記ディジタル測定系（２０）から出力される制御パターンをデコードするデコード回路を含んで構成され、当該デコード回路でデコードした信号を前記アナログ測定系（４０ａ〜４０ｃ）各々に供給することを特徴としている。
この発明によれば、制御手段の制御により、アナログ測定系を個別に制御することにより、半導体集積回路内のアナログ回路に対して異なる試験を同時に行うことができるため、アナログ回路とディジタル回路とが混在する半導体集積回路を短時間で効率良く試験することができ、その結果として試験に要するコストを低減することができる。
また、本発明の半導体集積回路試験装置は、前記デコード回路が、前記ディジタル測定系（２０）から出力される制御パターン（Ｓ１）に応じて、前記複数のアナログ測定系（４０ａ〜４０ｃ）の動作が同一となるよう制御することを特徴としている。
また、本発明の半導体集積回路試験装置は、前記ディジタル測定系（２０）が、前記半導体集積回路内に設けられた前記アナログ回路及び前記ディジタル回路に与える試験パターンを含むマイクロ・コードを記憶するパターン記憶回路（２２）と、前記パターン記憶回路（２２）から読み出したマイクロ・コードに応じて、前記半導体集積回路内に設けられた前記ディジタル回路に与える試験パターンを発生し、又は、前記アナログ測定系（４０ａ〜４０ｃ）の少なくとも１つを制御する制御パターン（Ｓ１）を発生するパターン発生器（２４）とを備えることを特徴としている。
また、本発明の半導体集積回路試験装置は、前記アナログ測定系（４０ａ〜４０ｃ）が、前記ディジタル測定系（２０）の試験により前記半導体集積回路から出力されるディジタル的な応答信号に同期して試験を行うことを特徴としている。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態による半導体集積回路試験装置及び方法について詳細に説明する。図１は、本発明の一実施形態による半導体集積回路試験装置の構成を示すブロック図である。図１に示したように、本実施形態による半導体集積回路試験装置は、制御用処理装置１０、１つのディジタル測定系２０、パターンデコード回路３０、及び３つのアナログ測定系４０ａ〜４０ｃから構成される。制御用処理装置１０とディジタル測定系２０、パターンデコード回路３０、及びアナログ測定系４０ａ〜４０ｃとは、制御用バスＢを介して接続されている。尚、アナログ測定系４０ａ〜４０ｃのように、複数のアナログ測定系を設けるのは、被試験対象としての半導体集積回路内に複数に区分することのできるアナログ回路が設けられているからである。また、アナログ測定系４０ａ〜４０ｃの数は３つに制限される訳ではなく、任意の数だけ設けることができる。
【００２１】
制御用処理装置１０は、ディジタル測定系２０、パターンデコード回路３０、及びアナログ測定系４０ａ〜４０ｃに対して制御用バスＢを介して試験条件を設定するとともに、試験用パターンの転送、試験開始のトリガ信号の発生、並びにディジタル測定系２０及びアナログ測定系４０ａ〜４０ｃからの試験結果を取り込む制御を行う。
【００２２】
ディジタル測定系２０は、パターン記憶回路２２とパターン発生器２４とを含んで構成される。パターン記憶回路２２は制御用処理装置１０から制御用バスＢを介して転送される試験用パターン（この試験用パターンはプログラミングされたマイクロ・コードである）及びアナログ測定系４０ａ〜４０ｃを制御するための外部制御用マイクロ・コードを記憶する。
【００２３】
パターン発生器２４は、パターン記憶回路２２に記憶されたマイクロ・コード又は外部制御用のマイクロ・コードを読み出し、マイクロ・コードに含まれる命令を実行しつつ、被試験対象としての半導体集積回路にディジタル・パターンを印加する。また、パターン発生器２４は、外部制御用マイクロ・コードを読み出した場合には、アナログ測定系４０ａ〜４０ｃを制御するための外部制御用マイクロ・コードＳ１をパターンデコード回路３０に出力する。尚、外部制御用マイクロコードＳ１は、本発明にいう制御パターンに相当する。
【００２４】
パターンデコード回路３０は、パターン発生器２４から出力される外部制御用マイクロコードＳ１をデコードし、そのデコード結果に応じてアナログ測定系制御信号Ｓ１０〜Ｓ１２の少なくとも１つ、及び、割り込み信号Ｓ２０〜Ｓ２２の少なくとも１つを出力する。アナログ測定系制御信号Ｓ１０及び割り込み信号Ｓ２０は、アナログ測定系４０ａに入力され、アナログ測定系制御信号Ｓ１１及び割り込み信号Ｓ２１は、アナログ測定系４０ｂに入力され、アナログ測定系制御信号Ｓ１２及び割り込み信号Ｓ２２は、アナログ測定系４０ｃに入力される。ここで、パターンデコード回路３０のデコード結果の具体例について説明する。
【００２５】
図２は、パターンデコード回路３０のデコード結果の具体例を示す図表である。図２に示すように、外部制御用マイクロ・コードは４ビットの外部制御アドレスからなり、アナログ測定系制御信号Ｓ１０〜Ｓ１２及び割り込み信号Ｓ２０〜Ｓ２２は８ビットの外部制御実行命令から構成されている。
【００２６】
外部制御アドレスには、アナログ測定系４０ａ〜４０ｃがそれぞれ異なるアドレスとして割り付けられており、アナログ測定系４０ａ〜４０ｃの動作を規定するための外部制御実行命令には、各外部制御アドレスそれぞれに対して、アナログ測定系制御信号Ｓ１０〜Ｓ１２の発生、各アナログ測定系４０ａ〜４０ｃに設けられている演算プロセッサに対する割込み信号Ｓ２０〜Ｓ２２の発生等の実行命令が割り付けられている。
【００２７】
パターンデコード回路３０は、外部制御用マイクロ・コードＳ１のデコード結果に応じて、アナログ測定系制御信号Ｓ１０〜Ｓ１２及び割り込み信号Ｓ２０〜Ｓ２２をアナログ測定系４０ａ〜４０ｃに個別に出力することにより、アナログ測定系４０ａ〜４０ｃを個別に制御する。また、図２に示したように、パターンデコード回路３０は、外部制御アドレスとして「１００１」が入力された場合には、アナログ測定系４０ａ〜４０ｃに対してアナログ測定系制御信号Ｓ１０〜Ｓ１２及び割り込み信号Ｓ２０〜Ｓ２２を出力して、アナログ測定系４０ａ〜４０ｃの動作が同一となるように制御することもできる。これにより、従来の半導体集積回路試験装置との互換性を保つことが可能となる。
【００２８】
アナログ測定系４０ａ〜４０ｃは、互いに同様の構成であり、演算プロセッサ（ディジタル・シグナル・プロセッサ）４１、記憶回路４２、記憶回路４３、Ａ／Ｄ変換器４４、及びＤ／Ａ変換器４５を含んで構成される。尚、アナログ測定系４０ａ〜４０ｃの内部構成は同様であるため、以下ではアナログ測定系４０ａについて説明する。
【００２９】
演算プロセッサ４１は、制御用バスＢを介して制御用処理装置１０と接続されている。また、アナログ測定系４０ａ内の演算プロセッサ４１は、パターンデコード回路３０に接続されており、パターンデコード回路３０から出力されるアナログ測定系制御信号Ｓ１０及び割り込み信号Ｓ１１が入力される。更に、信号線３５ａが接続されており、被試験対象の半導体集積回路から出力されるディジタル的な応答信号が入力される構成となっている。尚、アナログ測定系４０ｂ内の演算プロセッサ４１は信号線３５ｂを介して、アナログ測定系４０ｃ内の演算プロセッサ４１は信号線３５ｃを介して、それぞれ被試験対象の半導体集積回路から出力されるディジタル的な応答信号が入力される。
【００３０】
以上の接続がなされた演算プロセッサ４１は、制御用処理装置１０によって試験条件が設定され、パターン発生器２４から出力される割り込み信号Ｓ２０に基づいてアナログ測定系制御信号Ｓ１０の内容を解読し、その内容に応じた処理を実行する。以上のように、パターン発生器２４から出力される外部制御用マイクロ・コードＳ１をパターンデコード回路３０でデコードして得られる割り込み信号Ｓ２０によって、上記の処理を行うのはディジタル測定系２０とアナログ測定系４０ａとの間の同期をとるためである。
【００３１】
記憶回路４２，４３は演算プロセッサ４１のアドレス空間上に配置されており、記憶回路４２はＡ／Ｄ変換器４４から出力されるディジタル信号を記憶し、記憶回路４３は演算プロセッサ４１から出力されるディジタル信号を記憶する。Ａ／Ｄ変換器４４は半導体集積回路内に設けられた１つのアナログ回路に接続され、このアナログ回路から出力されるアナログ信号をディジタル信号に変換する。また、Ｄ／Ａ変換器４５は、Ａ／Ｄ変換器４４が接続されたアナログ回路と同じ区分のアナログ回路に接続され、記憶回路４３に記憶されているディジタル信号をアナログ信号に変換して出力する。
【００３２】
上記構成において、制御用処理装置１０から、試験開始のトリガ信号が出力されると、パターン発生器２４はパターン記憶回路２２から逐次マイクロ・コードを読み出し、マイクロ・コードに書かれた命令を実行しながら、被試験対象の半導体集積回路にディジタル・パターンを印加する。また、パターン発生器２４は、上記の処理を行うとともに、パターン記憶回路２２の同一アドレスに記憶された外部制御用マイクロ・コードＳ１をパターンデコード回路３０に出力する。
【００３３】
パターンデコード回路３０はパターン発生器２４から出力された外部制御用マイクロ・コードＳ１をデコードし、そのデコードの結果に応じて制御すべきアナログ測定系を決定するとともに、決定したアナログ測定系に対してアナログ測定系制御信号Ｓ１０〜Ｓ１２の少なくとも１つ及び割り込み信号Ｓ２０〜Ｓ２２の少なくとも１つを出力する。
【００３４】
例えば、外部制御用マイクロ・コードの制御用アドレスが'０００１'、外部制御実効命令が'００００００１０'であった場合、パターンデコード回路３０は、アナログ測定系４０ａ内の演算専用プロセッサ４１に対して割込み信号Ｓ２０を出力する。アナログ測定系４０ａ内の演算専用プロセッサ４１は、この命令により、例えば被試験対象としての半導体集積回路からのディジタル的な応答を、信号線３５ａを介して取り込む等の処理を行う。
【００３５】
この時、他のアナログ測定系４０ｂ、４０ｃに対しては、パターンデコード回路３０から割り込み信号Ｓ２１，Ｓ２２がそれぞれ出力されないため、アナログ測定系４０ａだけが、パターン発生器２４の動作、つまりディジタル測定系２０の動作に同期して、動作することができる。このように、本実施形態では、各アナログ測定系４０ａ〜４０ｃを個別にディジタル測定系２０の動作に同期して動作させることができるため、アナログ測定系４０ａ〜４０ｃに対して同時に異なる動作を行わせることができるため、被試験対象としての半導体集積回路内に設けられたアナログ回路を異なる動作の下で測定することができる。
【００３６】
また、外部制御用マイクロ・コードＳ１をアナログ測定系４０ａ〜４０ｃに対してアナログ測定系制御信号Ｓ１０〜Ｓ１２と各アナログ測定系４０ａ〜４０ｃに配置された演算専用プロセッサ４１に対して割込み信号Ｓ２０〜Ｓ２２を出力することにより、各アナログ測定系４０ａ〜４０ｃに対して同時に同一の動作を行わせることもできる。
【００３７】
以上、本発明の一実施形態による半導体集積回路試験装置及び方法について説明したが、本発明は上記実施形態に制限されず本発明の範囲内で自由に変更することができる。
【００３８】
【発明の効果】
以上説明したように、本発明によれば、制御手段の制御により、アナログ測定系を個別に制御することにより、半導体集積回路内のアナログ回路に対して異なる試験を同時に行うことができるため、アナログ回路とディジタル回路とが混在する半導体集積回路を短時間で効率良く試験することができ、その結果として試験に要するコストを低減することができるという効果がある。
【図面の簡単な説明】
【図１】  本発明の一実施形態による半導体集積回路試験装置の構成を示すブロック図である。
【図２】  パターンデコード回路３０のデコード結果の具体例を示す図表である。
【図３】  アナログ回路とディジタル回路とが混在する半導体集積回路の試験を行う従来の半導体集積回路試験装置の構成を示すブロック図である。
【符号の説明】
２０              ディジタル測定系
２２              パターン記憶回路
２４              パターン発生器
３０              パターンデコード回路（制御手段、デコード回路）
４０ａ〜４０ｃ    アナログ測定系
Ｓ１              外部制御用マイクロ・コード（制御パターン）
【図１】
0003778050.tif 000002
【図２】
0003778050.tif 000003
【図３】
0003778050.tif 000004