(57)【特許請求の範囲】
【請求項１】
半導体基板上の画素領域に複数の画素がマトリックス状に形成され、各前記画素が反射電極、スイッチング素子及び保持容量を備えた液晶パネル用基板において、
前記反射電極の下方の半導体基板表面に、前記スイッチング素子のドレイン領域及び前記保持容量の第１の電極となり、前記半導体基板と異なる導電型の不純物導入層が形成され、当該不純物導入層の上方に絶縁膜を介して前記保持容量の第２の電極となる導電層が形成され、前記導電層は、前記画素領域において所定方向に沿って複数の画素に渡って連続して形成された前記半導体基板と同一の導電型の不純物導入層からなる基板電位供給線から電位が印加されることを特徴とする液晶パネル用基板。
【請求項２】
前記スイッチング素子は、ウェル領域となる前記半導体基板に形成され、
前記基板電位供給線は、当該ウェル領域となる半導体基板に電位を供給することを特徴とする請求項１に記載の液晶パネル用基板。
【請求項３】
前記基板電位供給線は、同一画素行の各画素のスイッチング素子の制御端子が共通に接続された走査線と交差する方向に沿って配設されていることを特徴とする請求項１に記載の液晶パネル用基板。
【請求項４】
請求項１または２に記載の液晶パネル用基板と、対向電極を有する入射側の透明基板とが適当な間隔をおいて配置されるとともに、前記液晶パネル用基板と前記透明基板との間隙内に液晶が封入されていることを特徴とする液晶パネル。
【請求項５】
請求項４に記載の液晶パネルを表示部として備えていることを特徴とする電子機器。
【請求項６】
光源と、前記光源からの光を変調する請求項４に記載の構成の液晶パネルと、該液晶パネルにより変調された光を集光し投写する投写レンズとを備えていることを特徴とする投写型表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶パネルさらには反射型液晶パネルに関し、特に半導体基板上に形成された絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥＴという）によって画素電極をスイッチングするアクティブマトリックス型液晶パネルに利用して好適な技術に関する。
【０００２】
【従来の技術】
従来、投写型表示装置のライトバルブに用いられる透過型アクティブマトリックス液晶パネルとしては、ガラス基板上にアモルファスシリコン又はポリシリコンを用いたＴＦＴアレーを形成した構造の液晶パネルが実用化されている。
【０００３】
【発明が解決しようとする課題】
前記ＴＦＴを用いたアクティブマトリックス液晶パネルはデバイスサイズが比較的大きいため、例えばこれをライトバルブとして組み込んだプロジェクタのような投写型表示装置にあっては、装置全体が大型化してしまうという不具合がある。また、透過型液晶パネルの場合は、各画素に設けられたＴＦＴの領域が光を透過させる画素の透過領域とならないため、パネルの解像度がＸＧＡ，ＳＸＧＡと上がるにつれ、開口率が小さくなるという致命的な欠陥を有している。
【０００４】
そこで、透過型アクティブマトリックス液晶パネルに比べてサイズが小さい液晶パネルとして、半導体基板上に形成されたＭＯＳＦＥＴアレーで反射電極となる画素電極をスイッチングするようにした反射型アクティブマトリックス液晶パネルが提案されている。
【０００５】
しかしながら半導体を基板とする液晶パネルにおいては、デバイスサイズの縮小と共にパネル解像度の増加に応じて各画素のサイズも小さくなるため、画素電極のみでは液晶の駆動に必要な電圧を保持するのに充分な容量（１００ｆＦ程度が必要）が得られないという欠点がある。そこで、本発明者は、ゲート絶縁膜を誘電体とする保持容量を各画素に作り込む方法を検討した。
【０００６】
しかし、保持容量の一方の電極は定電位に固定されることが望ましいが、そのような定電位を各保持容量に供給するための配線（以下、容量線と称する）のレイアウトおよびコンタクトホールの形成位置の確保が極めて困難であることを見い出した。
【０００７】
図１０および図１１に、本発明に先立って本発明者が検討した半導体を基板とする反射型液晶パネルにおける保持容量の構造およびこの保持容量の一方の電極に定電位を供給するための容量線のレイアウト方法の例を示す。図１０において、４ａはスイッチング用ＭＯＳＦＥＴのゲート電極、９はスイッチング用ＭＯＳＦＥＴに画素に印加すべき信号を供給するデータ線、１２はアルミニウム等からなる反射電極、６は保持容量の一方の電極となる導電層である。
【０００８】
図１０の例では、反射電極１２が接続されるドレイン領域としての拡散層５ｂを広く形成して保持容量の他方の電極となし、その上にゲート絶縁膜３を介して保持容量の一方の電極としての導電層６を例えばゲート電極と同一のポリシリコン層等によって形成する。そして、前記保持容量の一方の電極としての導電層６に定電位を与える方法として、図１１に示すように、前記導電層６と同一のポリシリコン層からなる容量線１６で隣接する画素の保持容量の電極としての導電層に接続し、画素領域の外側において前記容量線１６を接地電位のような定電位を供給する配線に接続するというものである。
【０００９】
しかしながら、図１０および図１１に示すような方式にあっては、各画素の保持容量電極としての導電層の間に容量線が形成されるため、絶縁膜表面の凹凸が大きくなり反射電極の平坦化が困難になるという不都合がある。また、容量線１６とデータ線９とが交差するためデータ線の寄生容量が増加するとともに、容量線１６とデータ線９との間のカップリング容量を介して保持容量にノイズが入り電位が安定しなくなるという問題点がある。
【００１０】
この発明の目的は、半導体を基板とする反射型液晶パネルにおいて、保持容量の一方の電極に定電位を供給するための半導体基板上層の配線を不要にし歩留まりの向上を可能にする技術を提供することにある。
【００１１】
この発明の他の目的は、半導体を基板とする反射型液晶パネルにおいて、反射電極の平坦化を容易にする技術を提供することにある。
【００１２】
この発明の他の目的は、保持容量に印加される電圧を安定化させることができる技術を提供することにある。
【００１３】
この発明の他の目的は、プロセスの工程数を増加させることなく必要な保持容量が得られるようにした技術を提供することにある。
【００１４】
【課題を解決するための手段】
この発明は、上記目的を達成するために、半導体基板上の画素領域に複数の画素がマトリックス状に形成され、各前記画素が反射電極、スイッチング素子及び保持容量を備えた液晶パネル用基板において、前記反射電極の下方の半導体基板表面に、前記スイッチング素子のドレイン領域及び前記保持容量の第１の電極となり、前記半導体基板と異なる導電型の不純物導入層が形成され、当該不純物導入層の上方に絶縁膜を介して前記保持容量の第２の電極となる導電層が形成され、前記導電層は、前記画素領域において所定方向に沿って複数の画素に渡って連続して形成された前記半導体基板と同一の導電型の不純物導入層からなる基板電位供給線から電位が印加されることを特徴とする。
【００１５】
前記した手段によれば、保持容量の一方の電極に基板電位供給線を介して電位が印加されることにより、保持容量の一方の電極に電位を供給するための容量線が不要となり、画素の構造が簡単になって歩留まりが向上するとともに、絶縁膜表面の凹凸が小さくなり反射電極の平坦化が容易となる。また、各画素電極に印加される信号を供給するデータ線と交差する容量線を形成する必要がなくなり、データ線の寄生容量を減らすことができるとともに、保持容量へのノイズを低減して電位を安定化させることができる。
【００１６】
さらに、前記基板電位供給線は、同一画素行の各画素のスイッチング素子の制御端子が共通に電気的に接続された走査線と交差する方向に沿って配設するのが望ましい。
【００１７】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００１８】
図１は本発明を適用した反射型液晶パネルの反射電極側基板の第１の実施例の平面レイアウトを、また、図４（ａ）は図１におけるＡ−Ａ線に沿った断面の１画素分を、図４（ｂ）は図１におけるＢ−Ｂ線に沿った断面をそれぞれ示す。
【００１９】
図１において、４および９は、互いに交差するように形成されたゲート線（走査線）およびデータ線、１２は反射電極となる画素電極、４ａは画素電極１２をスイッチングするスイッチング素子（ＭＯＳＦＥＴ）のゲート電極、５ｂはＭＯＳＦＥＴのドレイン領域、１３はドレイン領域５ｂと前記画素電極１２とを接続するためのコンタクトホール、６は保持容量の一方の電極となる導電層である。
【００２０】
この実施例では、前記ドレイン領域５ｂを導電層６に対応して拡張させることにより保持容量の他方の電極としてのドレイン拡張部５ｂ’が設けられている。
【００２１】
また、この実施例では、半導体基板の表面に、前記データ線方向に基板電位供給線７が各画素列ごとに設けられ、この基板電位供給線７に前記導電層６の一端がそれぞれ接続されている。この基板電位供給線となる不純物層は基板と同一導電型であり、基板電位を安定化させるために基板電位を供給するものである。前記基板電位供給線７は画素領域の外側において定電位（例えば画素領域の基板がＰ型の場合は基板電位供給線となる不純物領域はＰ型であり、接地電位又はＶSSの低電位電源線に接続される。画素領域の基板がＮ型の場合は基板電位供給線となる不純物領域はＮ型であり、ＶDDの高電位電源線に接続される。なお、基板がＰ型の場合はスイッチング素子はＮチャンネルＭＯＳＦＥＴ、Ｎ型の場合はＰチャンネルＭＯＳＦＥＴとなる。）を与える給電層に電気的に接続されており、前記導電層６に前記基板電位供給線７を介して定電位が印加され、保持容量の一方の電極の電位が固定されるように構成されている。
【００２２】
図２および図３は、本発明の他の実施例を示す。このうち、図２は各画素の保持容量の一方の電極となる導電層６に定電位を与える前記基板電位供給線７’を画素マトリックスに対して斜め方向に沿って配設したもの、図３は基板電位供給線７”をゲート線４の配設方向と同一の方向に沿って配設したものである。これらの基板電位供給線７’，７”も図１の実施例の基板電位供給線７と同様に、画素領域の外側において定電位を与える給電層に電気的に接続され、前記導電層６に前記基板電位供給線７を介して定電位が印加され、保持容量の一方の電極の電位が固定されるように構成されている。
【００２３】
図１〜図３の実施例のうち、図１および図２の実施例においては、同時にオンされないＭＯＳＦＥＴに接続された保持容量の電極同士が共通の基板電位供給線に接続されているため、隣接する画素電極に印加される電圧によって影響を受けず、画質が向上するという利点がある。すなわち、図３の実施例のように、基板電位供給線７”がゲート線４と平行に配設され、同一行の画素の保持容量の電極同士が共通の基板電位供給線７”に接続されていると、同一のゲート線に接続されたスイッチングＭＯＳＦＥＴは同時にオンされるので、隣接する画素電極に印加された電圧が７”を介して隣の画素の保持容量に伝わり、画素電極に印加される電圧が影響を受けるおそれがある。これに対し、図１や図２の実施例ように画素列方向や斜め方向に沿って配設された基板電位供給線７，７’に保持容量の電極としての導電層６が接続されていると、基板電位供給線を共通にする画素のスイッチングＭＯＳＦＥＴが同時にオンされることがないので、隣接する画素の電極に印加される電圧の影響を受けにくくなる。
【００２４】
前記実施例では、スイッチングＭＯＳＦＥＴをＮチャネル型ＭＯＳＦＥＴで構成したものを示したが、１つの画素にＰチャネル型ＭＯＳＦＥＴとＮチャネル型ＭＯＳＦＥＴとを形成した相補型ＭＯＳＦＥＴ（いわゆるＣＭＯＳ）とすることもできる。その場合、隣接する画素の同じ導電型のスイッチングＭＯＳＦＥＴの基板電位供給線が前記基板電位供給線７と同一の方向に連続するように形成すると良い。
【００２５】
なお、以上の実施例においては、導電層６を基板電位供給線７、７’に接続したが、これに限定されるものではなく、ＭＯＳＦＥＴのドレイン領域５ｂを導電層６に接続し、ドレイン領域５ｂと離間して基板電位供給領域７を導電層６と絶縁膜３’を介して対向するように形成し、導電層６−絶縁膜３−基板電位供給線７とで保持容量を構成してもよい。
【００２６】
次に、図１〜図３におけるＡ−Ａ線に沿った断面の１画素分を示す４（ａ）を用いて画素電極をスイッチングするＭＯＳＦＥＴおよび保持容量の構造を説明する。
【００２７】
図４（ａ）において、１は単結晶シリコンのようなＰ型半導体基板（Ｎ型半導体基板（Ｎ--）でもよい）、２はこの半導体基板１の表面に形成された素子分離用のフィールド酸化膜（いわゆるＬＯＣＯＳ）である。このフィールド酸化膜２は、選択熱酸化によって５０００〜７０００オングストロームのような厚さに形成される。
前記フィールド酸化膜２には一画素ごとに開口部が形成され、この開口部の内側の基板表面にゲート酸化膜（絶縁膜）３が形成され、このゲート絶縁膜３の上にポリシリコンあるいはメタルシリサイド等からなるゲート電極４ａが形成され、このゲート電極４ａの両側の基板表面には高不純物濃度のＮ型不純物導入層からなるソース、ドレイン領域５ａ，５ｂが形成され、ＭＯＳＦＥＴが構成されている。そして、この実施例では前記ソース、ドレイン領域５ａ，５ｂのうちドレイン領域５ｂが基板表面に沿って画素領域の内側に拡張され、この拡張部５ｂ’の上方にゲート絶縁膜３と同時に形成された絶縁膜３’を介して、保持容量の一方の電極となる導電層６が形成されている。
【００２８】
この導電層６は、特に限定されるものでないが、前記ゲート電極４ａが形成され、基板表面に不純物領域５ａ，５ｂ，５ｂ’７が形成された後にポリシリコンあるいはメタルシリサイドから形成される。前記ゲート電極４ａは、図１〜Ｂ図３に示すように、半導体基板の一方向（画素行方向）に配設されている走査線４から突出するように形成されている。
【００２９】
また、前記導電層６の一部に対応して基板表面に高不純物濃度のＰ型不純物導入層からなる基板電位供給線（領域）７が形成され、前記導電層６の一端はこの基板電位供給領域７に対応して前記絶縁膜３’に形成された開口部３ａにて基板電位供給領域７に接続されている。前記半導体基板１上には、画素領域の外側において、図４（ｂ）に示すように、定電位（Ｐ型基板電位供給領域の場合は接地電位又はＶSS、Ｎ型基板電位供給領域の場合は回路の中で最も高い電源電圧ＶDD）を与える給電層１９が電気的に接続されており、前記導電層６には前記基板電位供給領域７を介して前記給電層１９から与えられた定電位が印加され、電位が固定されるように構成されている。前記給電層１９は、前記データ線９と同一のアルミニウム層等により形成される。
【００３０】
前記絶縁膜３，３’は熱酸化によって前記開口部の内側半導体基板表面に４００〜８００オングストロームのような厚さに形成される。前記ゲート電極４ａおよび導電層６は、ポリシリコン層を１０００〜２０００オングストロームのような厚さに形成しその上にＭＯあるいはＷのような高融点金属のシリサイド層を１０００〜３０００オングストロームのような厚さに形成した構造とされている。前記ソース領域５ａは、前記ゲート電極４ａをマスクとして基板表面にＮ型不純物をイオン打ち込みで注入することで自己整合的に形成される。
【００３１】
また、前記Ｎ型ドレイン領域５ｂおよびＰ型基板電位供給領域７は、この実施例では、専用のイオン打ちみと熱処理によるドーピング処理で、それぞれゲート電極を形成する前にイオン注入法で形成される。ソース、ドレイン領域５ａ，５ｂの好ましい不純物濃度は１×１０20／ｃｍ3 、Ｐ型基板電位供給領域７の好ましい不純物濃度は１×１０18〜１０20／ｃｍ3 である。なお、前記Ｎ型ドレイン領域５ｂおよびＰ型基板電位供給領域７は、画素領域の外側に形成される後述の周辺回路を構成するＭＯＳＦＥＴのソース、ドレイン領域となる不純物導入層と同時に形成するようにしても良い。
【００３２】
前記ゲート電極４ａおよび導電層６からフィールド酸化膜２上にかけては第１の層間絶縁膜８が形成され、この絶縁膜８上にはアルミニウムを主体とするメタル層からなるデータ線９が、図２に示すように、前記走査線４と交差する方向に形成され、データ線９は絶縁膜８に形成されたコンタクトホール１０にてソース領域５ａに電気的に接続されている。
【００３３】
前記絶縁膜８は、例えばＨＴＯ膜（高温ＣＶＤ法により形成される酸化シリコン膜）を１０００オングストローム程度堆積した上に、ＢＰＳＧ膜（ボロンおよびリンを含むシリケートガラス膜）を８０００〜１００００オングストロームのような厚さに堆積して形成される。前記データ線９を構成するメタル層は、例えば下層からＴｉ／ＴｉＮ／Ａｌ／ＴｉＮの４層構造とされる。各層は、下層のＴｉが１００〜６００オングストローム、ＴｉＮが１０００オングストローム程度、Ａｌが４０００〜１００００オングストローム、上層のＴｉＮが３００〜６００オングストロームのような厚さとされる。
【００３４】
前記データ線７から層間絶縁膜８上にかけては第２の層間絶縁膜１１が形成されている。この第２層間絶縁膜１１は、例えばＴＥＯＳ（テトラエチルオルソシリケート）を材料としプラズマＣＶＤ法により形成される酸化シリコン膜（以下、ＴＥＯＳ膜と称する）を３０００〜６０００オングストローム程度堆積した上に、ＳＯＧ膜（スピン・オン・ガラス膜）を堆積し、それをエッチバックで削ってからさらにその上に第２のＴＥＯＳ膜を２０００〜５０００オングストローム程度の厚さに堆積して形成される。
【００３５】
この実施例においては、前記第２層間絶縁膜１１の上に図２に示されているように、ほぼ１画素に対応した矩形状の反射電極としての画素電極１２が形成されている。そして、前記第２層間絶縁膜１１、第１層間絶縁膜８およびゲート絶縁膜２を貫通するコンタクトホール１３が設けられており、このコンタクトホール１３にて前記画素電極１２が前記ドレイン領域５ｂに電気的に接続されている。前記画素電極１２は、特に限定されないが、例えば低温スパッタ法によりアルミニウム層を３００〜５０００オンダストロームのような厚さに形成し、パターニングによって一辺が１５〜２０μｍ程度の正方形のような形状とされる。また、前記画素電極１２の上には、パシベーション膜が形成されその上に配向膜が全面的に形成され、ラビング処理される。
【００３６】
この実施例においては、各画素の保持容量の一方の電極となる導電層６間を接続する容量線を設ける必要がないので、画素の構造が簡単となり歩留まりが向上するとともに、絶縁膜１１の表面の凹凸が小さくなり平坦な反射電極１２を形成し易くなる。また、データ線と交差する容量線がないためデータ線に不要な寄生容量が付いて、ドライバの負荷が増大したりカップリング容量を介して保持容量にノイズが入ったりしにくくなる。さらに、前記保持容量の誘電体を構成する絶縁膜３’はＭＯＳＦＥＴのゲート電極とチャネル領域との間に設けられるゲート絶縁膜３と同時に形成される絶縁膜を、また前記保持容量の一方の電極を構成する導電層６はＭＯＳＦＥＴのゲート電極４ａと同時に形成される導電層を、それぞれ用いるようにしたので、プロセスの工程数を増加させることなく保持容量を構成することができ、プロセスを簡略化することが可能となる。
【００３７】
なお、前記コンタクトホール１３内にはタングステン等の高融点金属からなる柱状の接続プラグを充填し、この接続プラグを介して前記画素電極１２を前記ドレイン領域５ｂに接続するようにしても良い。この場合、前記画素電極１２は、特に限定されないが、接続プラグを構成するタングステン等をＣＶＤ法により被着した後、タングステンと第２層間絶縁膜１１をＣＭＰ（化学的機械研磨）法で削って平坦化してから、アルミニウム層を被着して形成しても良いし、ＣＭＰ法で第２層間絶縁膜を平坦化してから、コンタクトホール１３を開口し、その中にタングステンを充填した後、画素電極１２を構成するアルミニウム層を形成するようにしても良い。
【００３８】
また、前記実施例では、画素スイッチング用ＭＯＳＦＥＴをＮチャネル型とし、保持容量の一方の電極となる半導体領域（５ｂ’）をＮ型不純物導入層とした場合について説明したが、半導体基板１をＮ型とし、画素スイッチング用ＭＯＳＦＥＴをＰチャネル型とし、保持容量の一方の電極となる半導体領域（５ｂ’）をＰ型不純物導入層とすることも可能である。
【００３９】
また、前記実施例では、画素スイッチング用ＭＯＳＦＥＴを半導体基板表面に形成したものについて説明したが、半導体基板の表面に基板と異なる導電型のウェル領域を形成し、このウェル領域の表面に画素スイッチング用ＭＯＳＦＥＴを形成するようにしたものにも適用することができる。その場合、ＭＯＳＦＥＴのウェル領域は、保持容量の一方の電極に定電位を与える前記ウェル領域や周辺回路を構成するＭＯＳＦＥＴのウェル領域とは分離されたウェル領域とされるのが良い。
【００４０】
なお、本発明の基板電位供給（領域）とは、基板にウェルが形成され、そのウェル領域内に画素の素子が形成される場合は、ウェル領域となる基板に基板電位を供給する配線（領域）として機能する。
【００４１】
さらに、画素スイッチング用のＭＯＳＦＥＴのゲート電極４ａには、１５Ｖのような大きな電圧が印加されるのに対し、周辺回路は５Ｖのような小さな電圧で駆動されるため、周辺回路を構成するＦＥＴのゲート絶縁膜を画素スイッチング用ＦＥＴのゲート絶縁膜よりも薄く形成してＦＥＴの特性を向上させ周辺回路の動作速度を高めるという技術が考えられる。このような技術を適用した場合、ゲート絶縁膜の耐圧から、周辺回路を構成するＦＥＴのゲート絶縁膜の厚みを画素スイッチング用ＦＥＴのゲート絶縁膜の厚みの約３分の１〜５分の１（例えば８０〜２００オングストローム）にすることができる。
【００４２】
ところで、第１の実施例においては、保持容量の電極間に印加される電圧は、図７に示すように、データ線に印加される画像信号電圧Ｖｄと画像信号の中心電位Ｖｃとの差の約５Ｖ（図６の液晶パネルの対向基板３８に設けられる共通電極３７に印加されるＬＣコモン電位ＬＣ−ＣＯＭはＶｃより△Ｖだけシフトされているが、実際に画素電極に印加される電圧も△ＶシフトしたＶｄ−△Ｖとなる）にすぎない。そこで、第１の実施例においては、保持容量の一方の電極６を構成するポリシリコンあるいはメタルシリサイド層直下の絶縁膜３を、画素スイッチング用ＦＥＴのゲート絶縁膜でなく周辺回路を構成するＦＥＴのゲート絶縁膜と同時に形成することで、前記実施例に比べて保持容量の絶縁膜厚を３分の１〜５分の１にすることができ、これによって容量値を３〜５倍にすることもできる。
【００４３】
なお、図７のＶG は画素スイッチング用ＦＥＴのゲート電極４ａにゲート線４を介して供給されるゲート信号である。
【００４４】
また、前記保持容量の一方の電極となる導電層６を、画素スイッチング用ＦＥＴのゲート電極を構成するポリシリコンあるいはメタルシリサイド層でなく、周辺回路を構成するＭＯＳＦＥＴのゲート電極を構成するポリシリコンあるいはメタルシリサイド層で構成するようにしても良い。
【００４５】
また、特に限定されるものでないが、この実施例の周辺回路を構成するＭＯＳＦＥＴのソース・ドレイン領域は自己整合技術で形成しても良い。さらに、いずれのＭＯＳＦＥＴのソース・ドレイン領域もＬＤＤ（ライトリー・ドープト・ドレイン）構造とするようにしても良い。なお、画素スイッチング用ＦＥＴは大きな電圧で駆動されること、リーク電流を防止しなければならないことを考慮して、オフセット（ゲート電極とソース・ドレイン領域間に距離を持たせた構造）とするとよい。
【００４６】
図５は前記実施例を適用した液晶パネル用基板（反射電極側基板）の全体の平面レイアウト構成を示す。
【００４７】
図５に示されているように、この実施例においては、基板の周縁部に設けられている周辺回路に光が入射するのを防止する遮光膜２６が設けられている。周辺回路は、前記画素電極がマトリックス状に配置された画素領域２０の周辺に設けられ、前記データ線８に画像データに応じた画像信号を供給するデータ線駆動回路３１やゲート線４を順番に走査するゲート線駆動回路３２、パッド領域３３を介して外部から入力される画像データを取り込む入力回路３４、これらの回路を制御するタイミング制御回路３５等の回路であり、これらの回路は画素電極スイッチング用ＭＯＳＦＥＴと同一工程で形成されるＭＯＳＦＥＴを能動素子もしくはスイッチング素子とし、これに抵抗や容量などの負荷素子を組み合わせることで構成される。
【００４８】
この実施例においては、前記遮光膜２６は、図１に示されている画素電極１２と同一工程で形成されるアルミニウム層で構成され、電源電圧や画像信号の中心電位あるいはＬＣコモン電位等の所定電位が印加されるように構成されている。遮光膜２６に所定の電位を印加することでフローティングや他の電位である場合に比べて反射を少なくすることができる。
【００４９】
図６は前記液晶パネル用基板を適用した反射型液晶パネル３０の断面構成を示す。図６に示すように、液晶パネル３０は、半導体基板１の裏面にガラスもしくはセラミック等からなる支持基板３６が接着剤により接着されている。これとともに、その表面側には、ＬＣコモン電位が印加される透明導電膜（ＩＴＯ）からなる対向電極３７を有する入射側のガラス基板３８が適当な間隔をおいて配置され、周囲をシール材３９で封止された間隙内に周知のＴＮ（Twisted Nematic）型液晶または電圧無印加状態で液晶分子がほぼ垂直配向されたＳＨ（SuperHomeotropic）型液晶４０などが充填されて液晶パネルとして構成されている。なお、外部から信号を入力したり、パッド領域３３は前記シール材３９の外側に来るようにシール材を設ける位置が設定されている。
【００５０】
周辺回路上の遮光膜２６は、液晶４０を介在して対向電極３７と対向されるように構成されている。そして、遮光膜２６にＬＣコモン電位を印加すれば、対向電極３７にはＬＣコモン電位が印加されるので、その間に介在する液晶には直流電圧が印加されなくなる。よってＴＮ型液晶であれば常に液晶分子がほぼ９０°ねじれたままとなり、ＳＨ型液晶であれば常に垂直配向された状態に液晶分子が保たれる。
【００５１】
この実施例においては、半導体基板からなる前記液晶パネル基板３０は、その裏面にガラスもしくはセラミック等からなる支持基板３６が接着剤により接合されているため、その強度が著しく高められる。その結果、液晶パネル基板３０に支持基板３６を接合させてから対向基板との貼り合わせを行うようにすると、パネル全体にわたってギャップが均一になるという利点がある。
【００５２】
図８は、本発明の液晶パネルを用いた電子機器の一例であり、本発明の反射型液晶パネルをライトバルブとして用いたプロジェクタ（投写型表示装置）の要部を平面的に見た概略構成図である。この図８は、光学要素１３０の中心を通るＸＺ平面における断面図である。本例のプロジェクタは、システム光軸LＬ沿って配置した光源部１１０、インテグレータレンズ１２０、偏光変換素子１３０から概略構成される偏光照明装置１００、偏光照明装置１００から出射されたＳ偏光光束をＳ偏光光束反射面２０１により反射させる偏光ビームスプリッタ２００、偏光ピームスプリッタ２００のＳ偏光反射面２０１から反射された光のうち、青色光（Ｂ）の成分を分離するダイクロイックミラー４１２、分離された青色光（Ｂ）を青色光を変調する反射型液晶ライトバルブ３００Ｂ、青色光が分離された後の光束のうち赤色光（Ｒ）の成分を反射させて分離するダイクロイックミラー４１３、分離された赤色光（Ｒ）を変調する反射型液晶ライトバルブ３００Ｒ、ダイクロイックミラー４１３を透過する残りの緑色光（Ｇ）を変調する反射型液晶ライトバルブ３００Ｇ、３つの反射型液晶ライトバルブ３００Ｒ、３００Ｇ、３００Ｂにて変調された光をダイクロイックミラー４１２，４１３，偏光ビームスプリッタ２００にて合成し、この合成光をスクリーン６００に投写する投写レンズからなる投写光学系５００から構成されている。前記３つの反射型液晶ライトバルブ３００Ｒ、３００Ｇ、３００Ｂには、それぞれ前述の液晶パネルが用いられている。
【００５３】
光源部１１０から出射されたランダムな偏光光束は、インテグレータレンズ１２０により複数の中間光束に分割された後、第２のインテグレータレンズを光入射側に有する偏光変換素子１３０により偏光方向がほぼ揃った一種類の偏光光束（Ｓ偏光光束）に変換されてから偏光ビームスプリッタ２００に至るようになっている。偏光変換素子１３０から出射されたＳ偏光光束は、偏光ビームスプリッタ２００のＳ偏光光束反射面２０１によって反射され、反射された光束のうち、青色光（Ｂ）の光束がダイクロイックミラー４１２の青色光反射層にて反射され、反射型液晶ライトバルブ３００Ｂによって変調される。また、ダイクロイックミラー４１１の青色光反射層を透過した光束のうち、赤色光（Ｒ）の光束はダイクロイックミラー４１３の赤色光反射層にて反射され、反射型液晶ライトバルブ３００Ｒによって変調される。
【００５４】
一方、ダイクロイックミラー４１３の赤色光反射層を透過した緑色光（Ｇ）の光束は反射型液晶ライトバルブ３００Ｇによって変調される。このようにして、それぞれの反射型液晶ライトバルブ３００Ｒ、３００Ｇ、３００Ｂによって変調反射型液晶ライトバルブ３００Ｒ、３００Ｇ、３００Ｂとなる反射型液晶パネルは、ＴＮ型液晶（液晶分子の長軸が電圧無印加時にパネル基板に略並行に配向された液晶）またはＳＨ型液晶（液晶分子の長軸が電圧無印加時にパネル基板に略垂直に配向された液晶）を採用している。
【００５５】
ＴＮ型液晶を採用した場合には、画素の反射電極と、対向する基板の共通電極との間に挟持された液晶層への印加電圧が液晶のしきい値電圧以下の画素（ＯＦＦ画素）では、入射した色光は液晶層により楕円偏光され、反射電極により反射され、液晶層を介して、入射した色光の偏光軸とほぼ９０度ずれた偏光軸成分の多い楕円偏光に近い状態の光として反射・出射される。一方、液晶層に電圧印加された画素（ＯＮ画素）では、入射した色光のまま反射電極に至り、反射されて、入射時と同一の偏光軸のまま反射・出射される。反射電極に印加された電圧に応じてＴＮ型液晶の液晶分子の配列角度が変化するので、入射光に対する反射光の偏光軸の角度は、画素のトランジスタを介して反射電極に印加する電圧に応じて可変される。
【００５６】
また、ＳＨ型液晶を採用した場合には、液晶層の印加電圧が液晶のしきい値電圧以下の画素（ＯＦＦ画素）では、入射した色光のまま反射電極に至り、反射されて、入射時と同一偏光軸のまま反射・出射される。一方、液晶層に電圧印加された画素（ＯＮ画素）では、入射した色光は液晶層にて楕円偏光され、反射電極により反射され、液晶層を介して、入射光の偏光軸に対して偏光軸がほぼ９０度ずれた偏光軸成分の多い楕円偏光として反射・出射する。ＴＮ型液晶の場合と同様に、反射電極に印加された電圧に応じてＴＮ型液晶の液晶分子の配列角度が変化するので、入射光に対する反射光の偏光軸の角度は、画素のトランジスタを介して反射電極に印加する電圧に応じて可変される。
【００５７】
これらの液晶パネルの画素から反射された色光のうち、Ｓ偏光成分はＳ偏光を反射する偏光ビームスプリッタ２００を透過せず、一方、Ｐ偏光成分は透過する。この偏光ビームスプリッタ２００を透過した光により画像が形成される。従って、投写される画像は、ＴＮ型液晶を液晶パネルに用いた場合はＯＦＦ画素の反射光が投写光学系５００に至りＯＮ画素の反射光はレンズに至らないのでノーマリーホワイト表示となり、ＳＨ液晶を用いた場合はＯＦＦ画素の反射光は投写光学系に至らずＯＮ画素の反射光が投写光学系５００に至るのでノーマリーブラック表示となる。
【００５８】
反射型液晶パネルは、ガラス基板にＴＦＴアレーを形成したアクティブマトリックス型液晶パネルに比べ、半導体技術を利用して画素が形成されるので画素数をより多く形成でき、且つパネルサイズも小さくできるので、高精細な画像を投写できると共に、プロジェクタを小型化できる。
【００５９】
図６にて説明したように、液晶パネルの周辺回路部は遮光膜で覆われ、対向基板の対向する位置に形成される対向電極と共に同じ電圧（例えばＬＣコモン電位。同じ電位であればこれと異なる電位でも構わない。但し、画素部の対向電極と異なる電位となるので、この場合画素部の対向電極とは分離された周辺対向電極となる。）が印加されるので、両者間に介在する液晶にはほぼＯＶが印加され、液晶はＯＦＦ状態と同じになる。従って、ＴＮ型液晶の液晶パネルでは、ノーマリホワイト表示に合わせて画像領域の周辺が全て白表示にでき、ＳＨ型液晶の液晶パネルでは、ノーマリブラック表示に合わせて画像領域の周辺が全て黒表示にできる。
【００６０】
前記実施例に従うと、反射型液晶パネル１１１〜１１３の各画素電極に印加された電圧が充分に保持されるとともに、画素電極の反射率が非常に高いため鮮明な映像が得られる。
【００６１】
図９は、それぞれ本発明の反射型液晶パネルを使った電子機器の例を示す外観図である。
【００６２】
図９（ａ）は携帯電話を示す斜視図である。１０００は携帯電話本体を示し、そのうちの１００１は本発明の反射型液晶パネルを用いた液晶表示部である。
【００６３】
図９（ｂ）は、腕時計型電子機器を示す図である。１１００は時計本体を示す斜視図である。１１０１は本発明の反射型液晶パネルを用いた液晶表示部である。この液晶パネルは、従来の時計表示部に比べて高精細の画素を有するので、テレビ画像表示も可能とすることができ、腕時計型テレビを実現できる。
【００６４】
図９（ｃ）は、ワープロ、パソコン等の携帯型情報処理装置を示す図である。１２００は情報処理装置を示し、１２０２はキーボード等の入力部、１２０６は本発明の反射型液晶パネルを用いた表示部、１２０４は情報処理装置本体を示す。各々の電子機器は電池により駆動される電子機器であるので、光源ランプを持たない反射型液晶パネルを使えば、電池寿命を延ばすことが出来る。また、本発明のように、周辺回路をパネル基板に内蔵できるので、部品点数が大幅に減り、より軽量化・小型化できる。
【００６５】
【発明の効果】
以上説明したように、この発明は、反射電極となる画素電極の下方の半導体基板表面に比較的不純物濃度の高い半導体領域を形成し、この半導体領域の上方に絶縁膜を介して保持容量の第１の電極となる導電層が形成され、前記半導体領域または前記導電層は半導体基板の表面に形成されたこれと同一導電型の高濃度半導体領域を介して半導体基板に電気的に接続させるとともに、前記半導体基板には画素領域の外側において定電位を与える給電層に電気的に接続させて電位を固定するようにしたので、画素電極下に保持容量を形成することにより、比較的小さな面積で大きな容量を得ることができ、これによって、素子の縮小化が可能となるとともに、保持容量の一方の電極に基板電位供給線を介して電位が印加されることにより、保持容量の一方の電極に電位を供給するための容量線が不要となるので、画素の構造が簡単となり歩留まりが向上するとともに、絶縁膜表面の凹凸が小さくなり反射電極の平坦化が容易となるという効果がある。
【００６６】
また、各画素電極に印加される信号を供給するデータ線と交差する容量線がないため、データ線の寄生容量を減らしてドライバの負荷を軽減することができるとともに、保持容量にノイズが入りにくくなって保持容量の電位が安定するという効果がある。
【００６７】
さらに、前記保持容量の誘電体を構成する絶縁膜はＭＯＳＦＥＴのゲート電極とチャネル領域との間に設けられるゲート絶縁膜と同時に形成される絶縁膜を用いるようにしたので、プロセスの工程数を増加させることなく、前記構成の保持容量を有する液晶パネル用基板を製造することができるという効果がある。
【００６８】
さらに、前記基板電位供給線は、同一画素行の各画素のスイッチング素子の制御端子が共通に電気的に接続された走査線と交差する方向に沿って配設するようにしたので、基板電位供給線を共通にする画素のスイッチングＭＯＳＦＥＴが同時にオンされることがないので、隣接する画素の電極に印加される電圧の影響を受けにくくなり、画質が向上するという効果がある。
【図面の簡単な説明】
【図１】本発明を適用した反射型液晶パネルの反射電極側基板の画素領域の第１の実施例の平面レイアウト図。
【図２】本発明を適用した反射型液晶パネルの反射電極側基板の画素領域の第２の実施例の平面レイアウト図。
【図３】本発明を適用した反射型液晶パネルの反射電極側基板の画素領域の第３の実施例の平面レイアウト図。
【図４】本発明を適用した反射型液晶パネルの反射電極側基板の実施例の画素領域の構造およびウェル領域への給電部の構造を示す断面図。
【図５】実施例の液晶パネルの反射電極側基板のレイアウト構成例を示す平面図。
【図６】実施例の液晶パネル用基板を適用した反射型液晶パネルの一例を示す断面図。
【図７】本発明を適用した反射型液晶パネルの画素電極スイッチング用ＦＥＴのゲート駆動波形およびデータ線駆動波形例を示す波形図。
【図８】実施例の反射型液晶パネルをライトバルブとして応用した投写型表示装置の一例としてビデオプロジェクタの概略構成図である。
【図９】（ａ），（ｂ），（ｃ）は、それぞれ本発明の反射型液晶パネルを使った電子機器の例を示す外観図である。
【図１０】本発明に先立って検討した反射型液晶パネルの反射電極側基板の画素領域の構成例を示す断面図。
【図１１】本発明に先立って検討した反射型液晶パネルの反射電極側基板の画素領域の構成例の平面レイアウト図。
【符号の説明】
１  半導体基板
２  フィールド酸化膜
３  ゲート絶縁膜
３’保持容量の誘電体となる絶縁膜
４  ゲート線
４ａ  ゲート電極
５ａ，５ｂ  ソース・ドレイン領域
６  保持容量の電極（導電層）
７  基板電位供給線（領域）
８  第１層間絶縁膜
９  データ線
１０  コンタクトホール
１１  第２層間絶縁膜
１２  反射電極（画素電極）
１３  コンタクトホール
１７  給電部コンタクト領域
１９  給電層
２０  画素領域
２６  遮光膜
３０  液晶パネル
３１  データ線駆動回路
３２  ゲート線駆動回路
３３  パッド領域
３４  入力回路
３５  タイミング制御回路
３６  支持基板
３７  対向電極
３８  入射側のガラス基板
３９  シール材
４０  液晶
１１０  光源部
２００  偏光ビームスプリッタ
３００  ライトバルブ（反射型液晶パネル）
４１２，４１３  ダイクロイックミラー
５００  投写光学系
６００  スクリーン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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