(57)【特許請求の範囲】
【請求項１】
Ａ／Ｄ変換器に供給するサンプリングクロック信号に基づいて、該サンプリングクロック信号に対し位相が連続的に変化する信号をアナログ信号として生成し、該アナログ信号を前記サンプリングクロック信号に基づいてサンプリングしてＡ／Ｄ変換し、該Ａ／Ｄ変換により生成されたデジタル信号を評価することを特徴とするＡ／Ｄ変換器の試験方法。
【請求項２】
Ａ／Ｄ変換器に供給するサンプリングクロック信号に基づいて、該サンプリングクロック信号のＤＣレベル若しくは振幅を連続的に変化させた信号をアナログ信号として生成し、該アナログ信号を前記サンプリングクロック信号に基づいてサンプリングしてＡ／Ｄ変換し、該Ａ／Ｄ変換により生成されたデジタル信号を評価することを特徴とするＡ／Ｄ変換器の試験方法。
【請求項３】
Ａ／Ｄ変換器に供給するアナログ信号に基づいて、該アナログ信号に対し位相が連続的に変化する信号をサンプリングクロック信号として生成し、前記アナログ信号を該サンプリングクロック信号に基づいてサンプリングしてＡ／Ｄ変換し、該Ａ／Ｄ変換により生成されたデジタル信号を評価することを特徴とするＡ／Ｄ変換器の試験方法。
【請求項４】
Ａ／Ｄ変換器に供給するアナログ信号に基づいて、該アナログ信号のＤＣレベル若しくは振幅を連続的に変化させた信号をサンプリングクロック信号として生成し、該アナログ信号を前記サンプリングクロック信号に基づいてサンプリングしてＡ／Ｄ変換し、該Ａ／Ｄ変換により生成されたデジタル信号を評価することを特徴とするＡ／Ｄ変換器の試験方法。
【請求項５】
Ａ／Ｄ変換器に供給するサンプリングクロック信号に基づいてアナログ信号を生成して該Ａ／Ｄ変換器に入力し、該アナログ信号を前記サンプリングクロック信号に基づいてサンプリングしてＡ／Ｄ変換するとき、該Ａ／Ｄ変換器に供給する比較基準電圧を連続的に変化させ、該Ａ／Ｄ変換により生成されたデジタル信号を評価することを特徴とするＡ／Ｄ変換器の試験方法。
【請求項６】
前記アナログ信号は、前記Ａ／Ｄ変換器に供給されるサンプリングクロックと同一周波数としたことを特徴とする請求項１乃至５のいずれかに記載のＡ／Ｄ変換器の試験方法。
【請求項７】
前記アナログ信号は、前記Ａ／Ｄ変換器に供給されるサンプリングクロックの１／２の周波数としたことを特徴とする請求項１乃至５のいずれかに記載のＡ／Ｄ変換器の試験方法。
【請求項８】
Ａ／Ｄ変換により生成されたデジタル信号を、ｎ回に１回の割合で評価することを特徴とする請求項１乃至７のいずれかに記載のＡ／Ｄ変換器の試験方法。
【請求項９】
Ａ／Ｄ変換器に供給するサンプリングクロック信号に基づいて、該サンプリングクロック信号に対し位相が連続的に変化する信号をアナログ信号として生成するアナログ信号生成回路と、
前記アナログ信号を前記サンプリングクロック信号に基づいてサンプリングしてＡ／Ｄ変換するＡ／Ｄ変換器と
を備えたことを特徴とする半導体装置。
【請求項１０】
Ａ／Ｄ変換器に供給するサンプリングクロック信号に基づいて、該サンプリングクロック信号のＤＣレベル若しくは振幅を連続的に変化させた信号をアナログ信号として生成するアナログ信号生成回路と、
前記アナログ信号を前記サンプリングクロック信号に基づいてサンプリングしてＡ／Ｄ変換するＡ／Ｄ変換器と
を備えたことを特徴とする半導体装置。
【請求項１１】
Ａ／Ｄ変換器に供給するアナログ信号に基づいて、該アナログ信号に対し位相が連続的に変化する信号をサンプリングクロック信号として生成するクロック信号生成回路と、
前記アナログ信号を前記サンプリングクロック信号に基づいてサンプリングしてＡ／Ｄ変換するＡ／Ｄ変換器と
を備えたことを特徴とする半導体装置。
【請求項１２】
Ａ／Ｄ変換器に供給するアナログ信号に基づいて、該アナログ信号のＤＣレベル若しくは振幅を連続的に変化させた信号をサンプリングクロック信号として生成するクロック信号生成回路と、
前記アナログ信号を前記サンプリングクロック信号に基づいてサンプリングしてＡ／Ｄ変換するＡ／Ｄ変換器と
を備えたことを特徴とする半導体装置。
【請求項１３】
Ａ／Ｄ変換器に供給するサンプリングクロック信号に基づいて、アナログ信号を生成するアナログ信号生成回路と、
Ａ／Ｄ変換器に供給する比較基準電圧を連続的に変化させる比較基準電圧生成回路と、
前記アナログ信号を前記サンプリングクロック信号及び比較基準電圧に基づいてサンプリングしてＡ／Ｄ変換するＡ／Ｄ変換器と
を備えたことを特徴とする半導体装置。
【請求項１４】
前記アナログ信号は、分周器でサンプリングクロック信号の１／２の周波数に分周することを特徴とする請求項９乃至１３のいずれかに記載の半導体装置。
【請求項１５】
前記Ａ／Ｄ変換器のデジタル出力信号をｎ回に一回の割合で出力するインターリーブ回路を備えたことを特徴とする請求項９乃至１３のいずれかに記載の半導体装置。
【請求項１６】
前記Ａ／Ｄ変換器のデジタル出力信号の変化に単調性が存在するか否かを判定する出力判定回路と、
前記出力判定回路の出力信号に基づいて、前記アナログ信号生成回路と、クロック信号生成回路と、比較基準電圧生成回路のいずれかの出力信号を単調変化させる制御信号を生成する制御信号生成回路と
を備えたことを特徴とする請求項９乃至１５のいずれかに記載の半導体装置。
【請求項１７】
前記出力判定回路は、マグニチュードコンパレータで構成したことを特徴とする請求項１６記載の半導体装置。
【請求項１８】
前記出力判定回路は、連続するデジタル出力信号の排他的論理和信号を生成する論理回路で構成したことを特徴とする請求項１６記載の半導体装置。
【請求項１９】
外部から供給される原クロック信号に基づいて、該原クロック信号より高周波数の内部クロック信号を生成し、該内部クロック信号を前記サンプリングクロック信号若しくはアナログ信号として出力するＰＬＬ回路を備えたことを特徴とする請求項９乃至１５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、高速で動作するＡ／Ｄ変換器の動作試験に関するものである。
変換速度が１０ＭＳ／ｓ（Mega  Sample/sec）を超える高速Ａ／Ｄ変換器は、画像処理をはじめとし、最近ではハードディスク装置のデータ読み取り装置、あるいはＱＰＳＫ（Quadrature Phase Shift Keying ）、ＱＰＭ（Quadrature Amplitude Modulation ）による高速データ通信の分野まで応用範囲が拡大されている。このような分野では、１００ＭＳ／ｓを超えるような超高速変換が要求され、同時に１０-10 を超えるエラーレートが要求されている。従って、高速動作するＡ／Ｄ変換器の動作試験を確実に行うことが必要となっている。
【０００２】
【従来の技術】
Ａ／Ｄ変換器の動作試験は、被測定デバイスとしてＡ／Ｄ変換器を試験装置に接続することにより行われる。すなわち、試験装置からＡ／Ｄ変換器にクロック信号とアナログ入力信号とが入力され、Ａ／Ｄ変換器は入力されたクロック信号に基づいてアナログ入力信号をサンプリングし、サンプリングしたアナログ値をデジタル信号に変換して、試験装置に出力する。試験装置は、Ａ／Ｄ変換器から出力されたデジタル信号を評価することにより、被測定デバイスが正常に動作して、仕様を十分に満足するか否かを判定する。
【０００３】
【発明が解決しようとする課題】
近年のＡ／Ｄ変換器の高速化にともない、試験装置からＡ／Ｄ変換器に入力すべきクロック信号及びアナログ入力信号の高周波数化が必要となっている。
【０００４】
動作試験においては、試験装置からＡ／Ｄ変換器に供給するクロック信号は、通常使用時の２〜３倍の周波数が必要であり、アナログ入力信号はクロック信号の１／４以上の周波数で入力することが必要となっている。
【０００５】
試験装置は、上記のような高周波数のクロック信号をＡ／Ｄ変換器に供給することはできるが、このようなクロック信号に対応する高周波数のアナログ信号を生成して出力することが困難となっている。
【０００６】
また、Ａ／Ｄ変換器から高速サイクルで出力されるデジタル信号を試験装置で取り込んで評価することも困難となっている。
従って、現状の試験装置では高速Ａ／Ｄ変換器の動作試験を十分に行うことができないという問題点がある。
【０００７】
この発明の目的は、高速Ａ／Ｄ変換器の動作試験を十分に行い得る試験方法及び半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
請求項１では、Ａ／Ｄ変換器に供給するサンプリングクロック信号に基づいて、該サンプリングクロック信号に対し位相が連続的に変化する信号をアナログ信号として生成し、該アナログ信号を前記サンプリングクロック信号に基づいてサンプリングしてＡ／Ｄ変換し、該Ａ／Ｄ変換により生成されたデジタル信号を評価する。
【０００９】
請求項２では、Ａ／Ｄ変換器に供給するサンプリングクロック信号に基づいて、該サンプリングクロック信号のＤＣレベル若しくは振幅を連続的に変化させた信号をアナログ信号として生成し、該アナログ信号を前記サンプリングクロック信号に基づいてサンプリングしてＡ／Ｄ変換し、該Ａ／Ｄ変換により生成されたデジタル信号を評価する。
【００１０】
請求項３では、Ａ／Ｄ変換器に供給するアナログ信号に基づいて、該アナログ信号に対し位相が連続的に変化する信号をサンプリングクロック信号として生成し、前記アナログ信号を該サンプリングクロック信号に基づいてサンプリングしてＡ／Ｄ変換し、該Ａ／Ｄ変換により生成されたデジタル信号を評価する。
【００１１】
請求項４では、Ａ／Ｄ変換器に供給するアナログ信号に基づいて、該アナログ信号のＤＣレベル若しくは振幅を連続的に変化させた信号をサンプリングクロック信号として生成し、該アナログ信号を前記サンプリングクロック信号に基づいてサンプリングしてＡ／Ｄ変換し、該Ａ／Ｄ変換により生成されたデジタル信号を評価する。
【００１２】
請求項５では、Ａ／Ｄ変換器に供給するサンプリングクロック信号に基づいてアナログ信号を生成して該Ａ／Ｄ変換器に入力し、該アナログ信号を前記サンプリングクロック信号に基づいてサンプリングしてＡ／Ｄ変換するとき、該Ａ／Ｄ変換器に供給する比較基準電圧を連続的に変化させ、該Ａ／Ｄ変換により生成されたデジタル信号を評価する。
【００１３】
請求項６では、前記アナログ信号は、前記Ａ／Ｄ変換器に供給されるサンプリングクロックと同一周波数とした。
請求項７では、前記アナログ信号は、前記Ａ／Ｄ変換器に供給されるサンプリングクロックの１／２の周波数とした。
【００１４】
請求項８では、Ａ／Ｄ変換により生成されたデジタル信号を、ｎ回に１回の割合で評価する。
請求項９では、Ａ／Ｄ変換器に供給するサンプリングクロック信号に基づいて、該サンプリングクロック信号に対し位相が連続的に変化する信号をアナログ信号として生成するアナログ信号生成回路と、前記アナログ信号を前記サンプリングクロック信号に基づいてサンプリングしてＡ／Ｄ変換するＡ／Ｄ変換器とを半導体装置に備えた。
【００１５】
請求項１０では、Ａ／Ｄ変換器に供給するサンプリングクロック信号に基づいて、該サンプリングクロック信号のＤＣレベル若しくは振幅を連続的に変化させた信号をアナログ信号として生成するアナログ信号生成回路と、前記アナログ信号を前記サンプリングクロック信号に基づいてサンプリングしてＡ／Ｄ変換するＡ／Ｄ変換器とを半導体装置に備えた。
【００１６】
請求項１１では、Ａ／Ｄ変換器に供給するアナログ信号に基づいて、該アナログ信号に対し位相が連続的に変化する信号をサンプリングクロック信号として生成するクロック信号生成回路と、前記アナログ信号を前記サンプリングクロック信号に基づいてサンプリングしてＡ／Ｄ変換するＡ／Ｄ変換器とを半導体装置に備えた。
【００１７】
請求項１２では、Ａ／Ｄ変換器に供給するアナログ信号に基づいて、該アナログ信号のＤＣレベル若しくは振幅を連続的に変化させた信号をサンプリングクロック信号として生成するクロック信号生成回路と、前記アナログ信号を前記サンプリングクロック信号に基づいてサンプリングしてＡ／Ｄ変換するＡ／Ｄ変換器とを半導体装置に備えた。
【００１８】
請求項１３では、Ａ／Ｄ変換器に供給するサンプリングクロック信号に基づいて、アナログ信号を生成するアナログ信号生成回路と、Ａ／Ｄ変換器に供給する比較基準電圧を連続的に変化させる比較基準電圧生成回路と、前記アナログ信号を前記サンプリングクロック信号及び比較基準電圧に基づいてサンプリングしてＡ／Ｄ変換するＡ／Ｄ変換器とを半導体装置に備えた。
【００１９】
請求項１４では、前記アナログ信号は、分周器でサンプリングクロック信号の１／２の周波数に分周する。
請求項１５では、前記Ａ／Ｄ変換器のデジタル出力信号をｎ回に一回の割合で出力するインターリーブ回路を半導体装置に備えた。
【００２０】
請求項１６では、前記Ａ／Ｄ変換器のデジタル出力信号の変化に単調性が存在するか否かを判定する出力判定回路と、前記出力判定回路の出力信号に基づいて、前記アナログ信号生成回路と、クロック信号生成回路と、比較基準電圧生成回路のいずれかの出力信号を単調変化させる制御信号を生成する制御信号生成回路とを半導体装置に備えた。
【００２１】
請求項１７では、前記出力判定回路は、マグニチュードコンパレータで構成した。
請求項１８では、前記出力判定回路は、連続するデジタル出力信号の排他的論理和信号を生成する論理回路で構成した。
【００２２】
請求項１９では、外部から供給される原クロック信号に基づいて、該原クロック信号より高周波数の内部クロック信号を生成し、該内部クロック信号を前記サンプリングクロック信号若しくはアナログ信号として出力するＰＬＬ回路を備えた。
【００２３】
【発明の実施の形態】
（第一の実施の形態）
図２は、この発明を具体化した第一の実施の形態を示す。試験装置１は、高速Ａ／Ｄ変換器を備えた半導体装置２に、原クロック信号ＣＬＫと、制御信号ＣＮＴＬを出力する。前記原クロック信号ＣＬＫは、従来と同様な試験装置１で十分に生成し得る５０ＭＨｚ程度の信号であり、前記制御信号ＣＮＴＬは試験装置１内の時定数回路等により電圧レベルが徐々に変化するアナログ信号として生成される。
【００２４】
前記原クロック信号ＣＬＫは、半導体装置２内のＰＬＬ回路３に入力される。前記ＰＬＬ回路３は、原クロック信号ＣＬＫに基づいて例えば２００ＭＨｚの内部クロック信号ＣＫを生成して、アナログ信号生成回路４ａ、Ａ／Ｄ変換器５、インターリーブ回路６及びその他内部回路に出力する。
【００２５】
前記アナログ信号生成回路４ａには、前記制御信号ＣＮＴＬが入力される。そして、アナログ信号生成回路４ａは動作試験時にのみ内部クロック信号ＣＫ及び制御信号ＣＮＴＬに基づいて、内部クロック信号ＣＫと同一周波数で位相の異なるアナログ信号Ａｉｎを生成して、前記Ａ／Ｄ変換器５に出力する。
【００２６】
前記内部クロック信号ＣＫは、ＰＬＬ回路から矩形波のパルス信号として出力されるが、実際には寄生容量等の作用により正弦波状の信号としてアナログ信号生成回路４及びＡ／Ｄ変換器５に入力され、アナログ信号生成回路４ａから出力されるアナログ信号Ａｉｎは内部クロック信号ＣＫの位相を遅らせた信号となる。
【００２７】
前記アナログ信号生成回路４ａの具体的構成を図３に示す。前記内部クロック信号ＣＫはインバータ回路７ａに入力され、そのインバータ回路７ａの出力信号はＮチャネルＭＯＳトランジスタ８を介してインバータ回路７ｂに入力される。
【００２８】
前記トランジスタ８のゲートには、前記制御信号ＣＮＴＬが入力され、前記インバータ回路７ｂの入力端子は容量９を介してグランドＧＮＤに接続される。そして、インバータ回路７ｂから前記アナログ信号Ａｉｎが出力される。
【００２９】
このように構成されたアナログ信号生成回路４ａでは、制御信号ＣＮＴＬの電圧レベルが変化すると、トランジスタ８のオン抵抗が変化することにより、トランジスタ８と容量９との時定数が変化する。すると、制御信号ＣＮＴＬの変化に基づいて、内部クロック信号ＣＫとアナログ信号Ａｉｎとの位相差が変化する。
【００３０】
前記アナログ信号Ａｉｎは、前記Ａ／Ｄ変換器５に入力される。Ａ／Ｄ変換器５は、動作試験時には内部クロック信号ＣＫをサンプリングクロックとして動作して、アナログ信号生成回路４ａから出力されたアナログ信号Ａｉｎをサンプリングし、サンプリングしたアナログ値をデジタル信号に変換して、インターリーブ回路６に出力する。
【００３１】
なお、Ａ／Ｄ変換器５は動作試験時以外には、他のアナログ信号をＡ／Ｄ変換して、内部回路あるいは外部回路に出力する。
前記インターリーブ回路６は、動作試験時にのみ動作して、Ａ／Ｄ変換器５から出力されるデジタル信号をｎ回に１回の割合で前記試験装置１に出力する。
【００３２】
上記のような半導体装置２のＡ／Ｄ変換器５の動作試験を行う場合には、試験装置１から半導体装置２に原クロック信号ＣＬＫと制御信号ＣＮＴＬを供給する。
【００３３】
すると、ＰＬＬ回路３からＡ／Ｄ変換器５に入力される内部クロック信号ＣＫと、アナログ信号生成回路４ａからＡ／Ｄ変換器５に入力されるアナログ信号Ａｉｎとの位相は、時間の経過とともにずれていく。
【００３４】
図４に示すように、内部クロック信号ＣＫによるＡ／Ｄ変換器５のサンプリングタイミングＳＴに対し、アナログ信号Ａｉｎの位相がずれて、アナログ信号Ａｉｎ１から同Ａｉｎ２まで緩やかにずれると、サンプリングされるアナログレベルはＡ／Ｄ変換器５の比較基準電圧ＶRH〜ＶRLの範囲で緩やかに変化していく。
【００３５】
この結果、Ａ／Ｄ変換器５にサンプリングされるアナログ値は基準電圧ＶRH〜ＶRLの範囲で順次変化することになり、そのアナログ値がデジタル信号に変換されて、インターリーブ回路６を介して試験装置１に出力される。
【００３６】
試験装置１では、インターリーブ回路６から出力されるデジタル信号のデジタル値が順次変化するか否かを検出することにより、Ａ／Ｄ変換器５が正常に動作しているか否かを判定する。
【００３７】
上記のような半導体装置２では、以下に示す作用効果を得ることができる。
（１）試験装置１からアナログ信号を半導体装置２に供給する必要がないので、試験装置１の動作速度に関わらず、半導体装置２に搭載された高速Ａ／Ｄ変換器５の動作試験を確実に行うことができる。
（２）試験装置１から供給される原クロック信号ＣＬＫに基づいて、半導体装置２内で高周波数の内部クロック信号ＣＫが生成され、その内部クロック信号ＣＫに基づいてアナログ信号生成回路４により、内部クロック信号ＣＫと同一周波数の高周波アナログ信号Ａｉｎを容易に生成することができる。
（３）アナログ信号生成回路４ａにより、内部クロック信号ＣＫの位相を順次ずらしてアナログ信号Ａｉｎを生成し、そのアナログ信号ＡｉｎをＡ／Ｄ変換器５に入力して、内部クロック信号ＣＫでサンプリングすることによりサンプリングするアナログ値を細かく変化させることができる。従って、そのアナログ値をＡ／Ｄ変換したデジタル信号を評価することにより、Ａ／Ｄ変換器５の動作試験を確実に行うことができる。
（４）高速で動作するＡ／Ｄ変換器５のデジタル出力信号は、インターリーブ回路６を介して試験装置１に出力されるので、Ａ／Ｄ変換器５に比して動作速度の遅い試験装置１でも、Ａ／Ｄ変換器５のデジタル出力信号を確実に取り込んで評価することができる。
【００３８】
なお、アナログ信号Ａｉｎを内部クロック信号ＣＫの１／２の周波数とする場合には、内部クロック信号ＣＫを分周器で２分周してアナログ信号生成回路４ａに入力すればよい。
【００３９】
また、前記ＰＬＬ回路３を試験装置１に設けて、内部クロック信号ＣＫを試験装置１からアナログ信号生成回路４ａに供給する構成としてもよい。
この実施の形態では、内部クロック信号ＣＫをＡ／Ｄ変換器５のサンプリングクロックとし、アナログ信号生成回路４ａの出力信号をアナログ信号としたが、内部クロック信号ＣＫをＡ／Ｄ変換器５にアナログ信号として入力し、アナログ信号生成回路４ａの出力信号をサンプリングクロックとしてＡ／Ｄ変換器５に入力してもよい。この場合には、アナログ信号生成回路４ａがクロック信号生成回路として動作する。
（第二の実施の形態）
図５は、第二の実施の形態を示す。この実施の形態は、前記第一の実施の形態の半導体装置２に搭載されたアナログ信号生成回路４ａに換えて、図５に示すアナログ信号生成回路４ｂを搭載するものである。
【００４０】
前記内部クロック信号ＣＫは、インバータ回路１０に入力され、そのインバータ回路１０の出力信号は容量１１を介してアナログ信号Ａｉｎとして出力される。
【００４１】
前記容量１１の出力側端子はＰチャネルＭＯＳトランジスタ１２を介して電源ＶDDに接続されるとともに、電流源１３を介してグランドＧＮＤに接続される。前記トランジスタ１２のゲートには前記制御信号ＣＮＴＬが入力される。
【００４２】
上記のようなアナログ信号生成回路４ｂでは、内部クロック信号ＣＫの入力に基づいて、内部クロック信号ＣＫと同一周波数のアナログ信号Ａｉｎが出力される。
【００４３】
この時、制御信号ＣＮＴＬの電圧レベルが上昇すると、トランジスタ１２のドレイン電流が減少するため、アナログ信号ＡｉｎのＤＣレベルが低下し、制御信号ＣＮＴＬの電圧レベルが低下すると、トランジスタ１２のドレイン電流が増大するため、アナログ信号ＡｉｎのＤＣレベルが上昇する。
【００４４】
上記のようなアナログ信号生成回路４ｂを備えた半導体装置２のＡ／Ｄ変換器５の動作試験を行う場合には、試験装置１から半導体装置２に原クロック信号ＣＬＫと制御信号ＣＮＴＬを供給する。制御信号ＣＮＴＬは、前記第一の実施の形態と同様に時間の経過とともにその電圧レベルが変化する信号である。
【００４５】
図６に示すように、アナログ信号生成回路４ｂからＡ／Ｄ変換器５に入力されるアナログ信号ＡｉｎのＤＣレベルは、時間の経過とともに変化する。
そして、内部クロック信号ＣＫによるＡ／Ｄ変換器５のサンプリングタイミングＳＴに対し、アナログ信号ＡｉｎのＤＣレベルがずれて、アナログ信号Ａｉｎ３から同Ａｉｎ４まで緩やかにずれると、サンプリングされるアナログレベルはＡ／Ｄ変換器５の基準電圧ＶRH〜ＶRLの範囲で緩やかに変化していく。
【００４６】
この結果、Ａ／Ｄ変換器５にサンプリングされるアナログ値は基準電圧ＶRH〜ＶRLの範囲で順次変化することになり、そのアナログ値がデジタル信号に変換されて、インターリーブ回路６を介して試験装置１に出力される。
【００４７】
試験装置１では、インターリーブ回路６から出力されるデジタル信号のデジタル値が順次変化するか否かを検出することにより、Ａ／Ｄ変換器５が正常に動作しているか否かを判定する。
【００４８】
上記のような半導体装置２では、前記第一の実施の形態で得られた（１）（２）（４）の作用効果に加えて、以下に示す作用効果を得ることができる。
○アナログ信号生成回路４ｂにより、内部クロック信号ＣＫのＤＣレベルを順次ずらしてアナログ信号Ａｉｎを生成し、そのアナログ信号ＡｉｎをＡ／Ｄ変換器５に入力して、内部クロック信号ＣＫでサンプリングすることにより、サンプリングするアナログ値を細かく変化させることができる。従って、そのアナログ値をＡ／Ｄ変換したデジタル信号を評価することにより、Ａ／Ｄ変換器５の動作試験を確実に行うことができる。
【００４９】
なお、前記第二の実施の形態では、アナログ信号のＤＣレベルを変化させたが、アナログ信号の振幅を変化させても、サンプリングするアナログ値を細かく変化させることができる。
【００５０】
また、アナログ信号のＤＣレベルを一定とし、サンプリングクロックのＤＣレベルあるいは振幅を変化させても、同様な作用効果を得ることができる。
また、前記第一の実施の形態と同様に、アナログ信号生成回路４ｂの出力信号をＡ／Ｄ変換器５にクロック信号ＣＬＫとして入力し、内部クロック信号ＣＫをＡ／Ｄ変換器５にアナログ信号として入力する構成とすることもできる。
（第三の実施の形態）
図７は、第三の実施の形態を示す。この実施の形態は、Ａ／Ｄ変換器５に入力されるアナログ信号Ａｉｎを、内部クロック信号ＣＫの位相やＤＣレベルを変化させて生成するものではなく、Ａ／Ｄ変換器５の比較基準電圧を変化させるものである。
【００５１】
図７に示すように、試験装置１から出力される制御信号ＣＮＴＬは、比較基準電圧生成回路１４に入力される。比較基準電圧生成回路１４は、制御信号ＣＮＴＬに基づいて、Ａ／Ｄ変換器５に供給する比較基準電圧を、図８に示すＶRH1 ，ＶRL1 〜ＶRH2 ，ＶRL2 の範囲で緩やかに変化させるものである。
【００５２】
Ａ／Ｄ変換器５には、ＰＬＬ回路３から出力される内部クロック信号ＣＫがサンプリング信号として入力されるとともに、アナログ信号Ａｉｎとして入力される。
【００５３】
このような比較基準電圧生成回路１４を備えた半導体装置２のＡ／Ｄ変換器５の動作試験を行う場合には、試験装置１から半導体装置２に原クロック信号ＣＬＫと制御信号ＣＮＴＬを供給する。
【００５４】
図８に示すように、比較基準電圧生成回路１４からＡ／Ｄ変換器５に供給される比較基準電圧は、時間の経過とともにＶRH1 ，ＶRL1 〜ＶRH2 ，ＶRL2 の範囲で変化する。
【００５５】
そして、内部クロック信号ＣＫによるＡ／Ｄ変換器５のサンプリングタイミングＳＴに対し、比較基準電圧が緩やかにずれると、サンプリングされるアナログレベルに対し、比較基準電圧が緩やかに変化していく。
【００５６】
この結果、Ａ／Ｄ変換器５にサンプリングされるアナログ値に対し、比較基準電圧がＶRH1 ，ＶRL1 〜ＶRH2 ，ＶRL2 の範囲で順次変化することになり、そのアナログ値がデジタル信号に変換されて、インターリーブ回路６を介して試験装置１に出力される。
【００５７】
試験装置１では、インターリーブ回路６から出力されるデジタル信号のデジタル値が順次変化するか否かを検出することにより、Ａ／Ｄ変換器５が正常に動作しているか否かを判定する。
【００５８】
上記のような半導体装置２では、前記第一の実施の形態で得られた（１）（２）（４）の作用効果に加えて、以下に示す作用効果を得ることができる。
○比較基準電圧生成回路１４により、比較基準電圧を順次ずらしてＡ／Ｄ変換器５に入力し、その比較基準電圧とアナログ信号Ａｉｎをサンプリングしたアナログ値とを比較することにより、サンプリングするアナログ値に対し、比較基準電圧を細かく変化させることができる。従って、そのアナログ値をＡ／Ｄ変換したデジタル信号を評価することにより、Ａ／Ｄ変換器５の動作試験を確実に行うことができる。
（第四の実施の形態）
図９及び図１０は、第四の実施の形態を示す。この実施の形態は、前記第一の実施の形態に出力判定回路１５及び制御信号生成回路１６を付加して、Ａ／Ｄ変換器５の動作を自己診断する自己診断回路を備えたものである。
【００５９】
アナログ信号生成回路４ａは、制御信号ＣＮＴＬに基づいて内部クロック信号ＣＫの位相を遅延させて、アナログ信号ＡｉｎとしてＡ／Ｄ変換器５に出力する。
【００６０】
インターリーブ回路６の出力信号は、出力判定回路１５に入力される。前記出力判定回路１５は、マグニチュードコンパレータで構成され、インターリーブ回路６から入力されるデジタル信号を順次比較して、例えば後から入力されたデジタル値の方が大きい場合、すなわちデジタル信号が単調増加する場合にＬレベルを出力し、後から入力されたデジタル値の方が小さい場合、すなわちデジタル信号が単調増加しない場合にＨレベルを出力する。
【００６１】
前記出力判定回路１５の出力信号は、制御信号生成回路１６に入力される。前記制御信号生成回路１６の具体的構成を、図１０に従って説明する。
入力信号ＩＮは、インバータ回路１７に入力され、そのインバータ回路１７の出力信号は抵抗１８を介して前記制御信号ＣＮＴＬとして前記アナログ信号生成回路４ａに出力される。また、抵抗１８の出力側端子は容量１９を介してグランドＧＮＤに接続される。抵抗１８及び容量１９で設定される時定数は、インターリーブ回路６の出力信号周波数に対し、十分に大きく設定される。
【００６２】
このような制御信号生成回路１６では、入力信号ＩＮがＬレベルとなると、制御信号ＣＮＴＬの電圧レベルを徐々に上昇させ、入力信号ＩＮがＨレベルとなると、制御信号ＣＮＴＬの電圧レベルを徐々に低下させる。
【００６３】
上記のように構成された自己診断回路では、内部クロック信号ＣＫをアナログ信号生成回路４ａ、Ａ／Ｄ変換器５及びインターリーブ回路６に供給してＡ／Ｄ変換器５の動作試験を開始したとき、インターリーブ回路６から出力されるデジタル信号のデジタル値が大きくなると、制御信号生成回路１６から出力される制御信号ＣＮＴＬの電圧レベルが上昇する。
【００６４】
すると、アナログ信号Ａｉｎの位相が進み、サンプリングされるアナログ値が大きくなって、Ａ／Ｄ変換器５から出力されるデジタル信号のデジタル値が大きくなる。
【００６５】
すると、出力判定回路１５の出力信号がＬレベルに維持されて、出力判定回路１５のインバータ回路１７の出力信号がＨレベルに維持され、制御信号生成回路１６から出力される制御信号ＣＮＴＬの電圧レベルがさらに上昇する。
【００６６】
このような動作により、アナログ信号生成回路４ａ、Ａ／Ｄ変換器５、インターリーブ回路６、出力判定回路１５及び制御信号生成回路１６とから正帰還ループが形成され、Ａ／Ｄ変換器５の単調性に異常がなければ、Ａ／Ｄ変換器５から出力されるデジタル信号は最大値まで上昇する。
【００６７】
また、Ａ／Ｄ変換器５の単調性に異常が存在すれば、誤動作した時点で正帰還ループの動作が停止して、制御信号ＣＮＴＬの電圧レベルの上昇が停止するので、Ａ／Ｄ変換器５から出力されるデジタル信号は最大値に到達することなく、その上昇が停止する。
【００６８】
従って、動作試験の開始後、所定時間を経た後にＡ／Ｄ変換器５から出力されるデジタル信号の最大値まで上昇しているか否かを確認することにより、当該Ａ／Ｄ変換器５が正常か否かを検出可能となる。
【００６９】
また、上記のような高速Ａ／Ｄ変換器５は、アナログ信号Ａｉｎを一旦グレーコードのデジタル信号に変換し、次いでグレーコードのデジタル信号をバイナリーコードのデジタル信号に変換して出力する構成している。グレーコードの性質上、デジタル値が「１」ずつ変化する場合には、いずれか１ビットのみ変化する。
【００７０】
この性質を利用して、グレーコードの連続するサイクルのデジタル信号において、前後のサイクルの各ビット毎の出力信号のＥＯＲ論理をとることにより、Ａ／Ｄ変換器５の出力信号の単調性を、前記マグニチュードコンパレータより簡単な構成で判定することができる。
【００７１】
また、この実施の形態では、第二の実施の形態のアナログ信号生成回路４ｂ、あるいは第三の実施の形態の比較基準電圧生成回路を使用して、正帰還ループを構成することもできる。
【００７２】
【発明の効果】
以上詳述したように、この発明は高速Ａ／Ｄ変換器の動作試験を十分に行い得る試験方法及び半導体装置を提供することができる。
【図面の簡単な説明】
【図１】  第一の実施の形態を示すブロック図である。
【図２】  アナログ信号生成回路を示す回路図である。
【図３】  位相を変化させたアナログ信号によるサンプリング動作を示す説明図である。
【図４】  第二の実施の形態のアナログ信号生成回路を示す回路図である。
【図５】  ＤＣレベルを変化させたアナログ信号によるサンプリング動作を示す説明図である。
【図６】  第三の実施の形態を示すブロック図である。
【図７】  比較基準電圧を変化させた場合のサンプリング動作を示す説明図である。
【図８】  第四の実施の形態を示すブロック図である。
【図９】  制御信号生成回路を示す回路図である。
【符号の説明】
４ａ，４ｂ      アナログ信号生成回路
５        Ａ／Ｄ変換回路
ＣＫ      内部クロック信号（サンプリングクロック信号）
Ａｉｎ    アナログ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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