(57)【特許請求の範囲】
【請求項１】
複数ラインからなる入力画像データを２値化する画像処理装置であって、
複数ビットの乱数を発生する発生手段と、
前記発生手段で発生した乱数のうちの予め定められた複数のビット位置の値と当該ビット位置に対応した積算係数とに基づく値を、前記入力画像データを構成する第１のラインの画素値に加算する第１の加算手段と、
前記第１の加算手段における加算と並列して、前記発生手段で発生した乱数のうちの予め定められた複数のビット位置の値と当該ビット位置に対応した積算係数とに基づく値を、前記入力画像データを構成する第２のラインの画素値に加算する第２の加算手段と、
前記第１の加算手段で値が加算された画素値を２値化する第１の２値化手段と、
前記第２の加算手段で値が加算された画素値を２値化する第２の２値化手段とを有し、
前記第１の加算手段において画素値に加算される値が基づく複数のビット位置と当該ビット位置に対応した積算係数との組み合わせは、前記第２の加算手段において画素値に加算される値が基づく複数のビット位置と当該ビット位置に対応した積算係数との組み合わせとは異なることを特徴とする画像処理装置。
【請求項２】
前記第２の２値化手段における２値化処理は、前記第１の２値化手段における２値化処理より遅延して行われることを特徴する請求項１に記載の画像処理装置。
【請求項３】
前記第１の２値化手段及び前記第２の２値化手段は、誤差値が加算された各画素値を２値化処理し、
前記第２の２値化手段は、対象となる画素に加算することになる誤差値の全てを前記第１の２値化手段が出力した後に、前記対象となる画素の２値化処理を行うことを特徴とする請求項２に記載の画像処理装置。
【請求項４】
前記第１の加算手段及び前記第２の加算手段が画素値に加算するための値は、前記発生手段で発生した乱数のうち予め定められた複数のビット位置の値及び当該ビット位置に対応した係数を積和計算して得られた値を、１画素飛ばしに正負反転したものであることを特徴とする請求項１乃至３のいずれか１項に記載の画像処理装置。
【請求項５】
前記第１の加算手段及び前記第２の加算手段が値を加算する画素は、当該画素が奇数ラインを構成する場合と偶数ラインを構成する場合とで１画素ずつずれていることを特徴とする請求項１乃至４のいずれか１項に記載の画像処理装置。
【請求項６】
複数ラインからなる入力画像データを２値化する画像処理装置の制御方法であって、
複数ビットの乱数を発生する発生工程と、
前記発生工程で発生した乱数のうちの予め定められた複数のビット位置の値と当該ビット位置に対応した積算係数とに基づく値を、前記入力画像データを構成する第１のラインの画素値に加算する第１の加算工程と、
前記第１の加算工程における加算と並列して、前記発生工程で発生した乱数のうちの予め定められた複数のビット位置の値と当該ビット位置に対応した積算係数とに基づく値を、前記入力画像データを構成する第２のラインの画素値に加算する第２の加算工程と、
前記第１の加算工程で値が加算された画素値を２値化する第１の２値化工程と、
前記第２の加算工程で値が加算された画素値を２値化する第２の２値化工程とを有し、
前記第１の加算工程において画素値に加算される値が基づく複数のビット位置と当該ビット位置に対応した積算係数との組み合わせは、前記第２の加算工程において画素値に加算される値が基づく複数のビット位置と当該ビット位置に対応した積算係数との組み合わせとは異なることを特徴とする画像処理装置の制御方法。
【請求項７】
前記第２の２値化工程における２値化処理は、前記第１の２値化工程における２値化処理より遅延して行われることを特徴する請求項６に記載の画像処理装置の制御方法。
【請求項８】
前記第１の２値化工程及び前記第２の２値化工程は、誤差値が加算された各画素値を２値化処理し、
前記第２の２値化工程は、対象となる画素に加算することになる誤差値の全てを前記第１の２値化工程が出力した後に、前記対象となる画素の２値化処理を行うことを特徴とする請求項７に記載の画像処理装置の制御方法。
【請求項９】
前記第１の加算工程及び前記第２の加算工程が画素値に加算するための値は、前記発生工程で発生した乱数のうち予め定められた複数のビット位置の値及び当該ビット位置に対応した係数を積和計算して得られた値を、１画素飛ばしに正負反転したものであることを特徴とする請求項６乃至８のいずれか１項に記載の画像処理装置の制御方法。
【請求項１０】
前記第１の加算工程及び前記第２の加算工程が値を加算する画素は、当該画素が奇数ラインを構成する場合と偶数ラインを構成する場合とで１画素ずつずれていることを特徴とする請求項６乃至９のいずれか１項に記載の画像処理装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は画像処理装置及びその制御方法、詳しくは入力画像データから出力画像データを形成する画像処理装置及びその制御方法に関するものである。
【０００２】
【従来の技術】
一般に、複写機等では、スキャナなどで読み取った多値の画像データを、一個のレーザなどの現像露光手段に適した階調変換（例えば誤差拡散処理等）して中間調を表現している。
【０００３】
１ライン毎の画像処理の概略を、誤差拡散処理に適用した場合を説明する。図２はこの処理のための、本願発明者等が検討した画像形成装置のブロック構成を示している。
【０００４】
画像読み取り部はＣＣＤセンサ２０２、アナログ信号処理部２０３等より構成され、レンズ２０１を介しＣＣＤセンサ２０２に結像された原稿画像が、ＣＣＤセンサ２０２によりＲ（Ｒｅｄ）、Ｇ（Ｇｒｅｅｎ）、Ｂ（Ｂｌｕｅ）のアナログ電気信号に変換される。変換された画像情報は、アナログ信号処理部２０３に入力され、Ｒ，Ｇ，Ｂの各色毎にサンプル＆ホールド、ダークレベルの補正等が実施された後にＡ／Ｄ変換される。その後、デジタル化されたフルカラー信号（各ＲＧＢ毎に８ビットのデータ）は、画像処理部２０４に入力される。
【０００５】
画像処理部２０４では、シェーディング補正、色補正、γ補正等の読み取り系で必要な補正処理や、スムージング処理、エッジ強調、その他の処理、加工等が行われ、プリンタ部２０５に出力される。
【０００６】
プリンタ部２０５は、図示してはいないが、レーザ等からなる露光制御部、画像形成部、転写紙の搬送制御部等により構成され、入力された画像信号により転写紙上に画像を記録する。
【０００７】
また、ＣＰＵ回路部２１０は、ＣＰＵ２０６、ＲＯＭ２０７、ＲＡＭ２０８等により構成され、画像読み取り部２０９、画像処理部２０４、プリンタ部２０５等を制御し、本装置のシーケンスを統括的に制御する。
【０００８】
図３は画像処理部２０４の構成ブロック図を示している。
【０００９】
アナログ信号処理部２０３より出力されるデジタル画像信号は、シェーディング補正部３０１に供給される。シェーディング補正部３０１では、原稿を読み取るセンサのバラツキおよび、原稿照明用ランプの配光特性の補正を行う。補正演算された画像信号は、輝度信号ＲＧＢから濃度データＹＭＣに変換するため、階調変換処理部３０２に供給される。
【００１０】
濃度データに変換された画像信号はカラー／モノクロ変換部３０３に入力され、モノクロデータとして出力される。そして、カラー／モノクロ変換部３０３から出力されたデータは階調変換処理部３０４に供給されて擬似中間調表現として誤差拡散処理が行われる。
【００１１】
図４は階調変換処理部３０４の構成ブロック図、図５は誤差集配部における誤差の集配マトリックスの一例である。
【００１２】
乱数・誤差加算部４０１は、カラー／モノクロ変換部３０３から出力される画像濃度データ（ＷＢ−ＯＲＧ）、乱数発生部４０３から出力されるＲＡＮＤ３２（６ビット）、乱数発生部４０３から出力されるＲＮ（２ビット）、誤差集配部４０７から出力されるＶ−ｅｒｒｏｒ（８ビット）の各信号を入力し、各信号の和演算を行い、その結果を出力する。ここで出力される上位６ビットの信号をｂｕｆｈ、下位５ビットの信号をｂｕｆｌとする。
【００１３】
乱数・誤差加算部４０１は、入力された注目画素の値（８ビット＝０〜２５５）に対して、その注目画素の位置に累積した、それまでの誤差値（誤差集配部４０７からの信号）を足し込む。そして、更に、乱数発生部４０３から供給されてきた６ビットで示される乱数（−３１〜＋３１、実際には−３２まで発生できるか、ここでは−３１を下限にしている）を加算する。そして、ＲＮ信号２ビットに応じて、演算結果に対して更に演算を施す。ここで、乱数発生部４０３から出力信号ＲＮ（２ビット）の意味は、次の通りである。
【００１４】
ＲＮ＝００Ｂ（Ｂは２進数を示す）の場合には−６を加算（６を減算）、
ＲＮ＝０１Ｂもしくは１０Ｂの場合には−１０を加算、
ＲＮ＝１１Ｂの場合には０を加算（変化無）する。
【００１５】
乱数発生部４０１は、上記の処理を
こうして、乱数・加算部４０１での演算結果の１１ビット中、下位５ビットは比較部４０２にｂｕｆｌとして供給され、上位６ビットは加算部４０４にｂｕｆｈとして供給されることになる。ここで、上位６ビットは、注目画素のおおざっぱな濃度を示しており、下位５ビットは細かな濃度を示していることになる。
【００１６】
比較部４０２は入力されたｂｕｆｌの値（符号付きで−１５〜＋１５の値とした）と乱数発生部４０３から供給されてきたデータＲＡＮＤ１６（４ビット＝０〜１５の値）との比較を行ない、ｂｕｆｌ＞ＲＡＮＤ１６のときに、上位５ビットに対して“１”を加算させるべく、ＢＬ信号を“１”になる。一方、ｂｕｆｌ≦ＲＡＮＤ１６の場合には、ＢＬ＝“０”である。
【００１７】
加算部４０４は、乱数・誤差加算部４０１から供給されてきた上位６ビット（ここでは−１６〜＋１６の範囲に設定した）に、ＢＬ信号（１か０のいずれか）を加算し、その結果を２値化＆エラーリミット部４０５に出力する。
【００１８】
２値化＆エラーリミット部４０５は、加算部４０４、注目画素位置の生のデータ（８ビット）、及び、図示しないカウンタからの値に応じて２値信号ｅｄ−ｏｕｔ信号を生成し、出力する。
【００１９】
ここで、２値化＆エラーリミット部４０５は、処理対象が１ライン目及び最初の２列に限っては、加算部４０４及びカラー／モノクロ変換部３０３からの信号が如何なる値であっても、その出力ｅｄ−ｏｕｔを“０”にする。１ライン目かどうか、及び最初の２列かどうかは最初の水平同期信号があったかどうか、更には画素クロックを計数するカウンタがあれば容易に判定できる。また、それ以外の状況にカラー／モノクロ変換部３０３からの信号が“２５５”である場合には、加算部４０４からの信号に拘わらずｅｄ−ｏｕｔを“１”にする。そして、それ以外の場合には、加算部４０４からの信号ｐｌｕｓに応じてｅｄ−ｏｕｔを決定する。
【００２０】
具体的には、ｐｌｕｓが１〜１７の場合には、ｅｄｏｕｔ信号を“１”にし、−１６〜０の場合にはｅｄ−ｏｕｔを“０”にする。いずれの場合にも、発生する誤差（エラー）は上記処理の場合はマイナスの符号を持つことになるので、２値化するときに発生した誤差（−１６の場合には−１５に丸め込んで、−１５〜０の誤差を生成する。発生した誤差は、ＦＩＦＯメモリ４０６に格納すると共に、誤差集配部４０７に供給する。
【００２１】
画素集配部４０７には、２つ分の画素をラッチするラッチが設けられており、図５に示す如く、このラッチからの信号と直前のラインの複数の画素位置を参照して、注目画素の次画素に集配する画素を演算している。
【００２２】
なお、乱数発生部４０３は、直前の画素位置におけるｂｕｆｈからの値と注目画素位置における濃度値に従って乱数ＲＡＮＤ３２、ＲＡＮＤ１６及びＲＮを生成する。例えば、濃度値が高い部分と低い部分とでは、発生する乱数のレンジを広くしたり、狭くしたりする。
【００２３】
このようにして注目画素に対して周辺画素の誤差分を補正し、２値化することができる。そして、上記ｅｄ−ｏｕｔ信号が画像処理部２０４から出力され、プリンタ部２０５に入力され画像形成を行う。
【００２４】
【発明が解決しようとする課題】
さて、上記のようにして画像処理を行なうと、適度な乱数による影響を受け、良好な画像を再現することができることが確かめられている。
【００２５】
しかしながら、上記処理は、１個の現像露光手段を用いていたため、露光手段の露光速度速度に依存した速度以上の速度は望めない。
【００２６】
昨今では、より高速な画像形成に適用することが望まれており、上記構成にした場合には自ずとその限界があることがわかる。そこで、複数の露光手段を使うことが考えられるが、複数の信号を並列処理で、上記階調変換処理しなければならない。つまり、マルチビームレーザ素子を使う時には、信号処理のリアルタイム性が制御上重要であり、上記処理回路をそのまま複数並べるのでは高価になる問題点が残る。特に、誤差拡散処理を乱数を用いて実行するとき、用いる乱数生成回路としては、多数のシフトレジスタを用いる必要があり、それを複数用いることは、回路サイズの増大を招き、また、互いに異なる乱数生成回路を用いると、相互の相関関係が分からなくなる問題がある。
【００２７】
【課題を解決するための手段】
本発明はかかる問題点に鑑み成されたものであり、一度に複数ラインの処理を行なうに当たり、その回路規模を少なくして乱数による２値化処理を行なうことが可能な画像処理装置及びその制御方法を提供しようとするものである。
【００２８】
この課題を解決するため、本発明の画像処理装置は以下に示す構成を備える。すなわち、
複数ラインからなる入力画像データを２値化する画像処理装置であって、
複数ビットの乱数を発生する発生手段と、
前記発生手段で発生した乱数のうちの予め定められた複数のビット位置の値と当該ビット位置に対応した積算係数とに基づく値を、前記入力画像データを構成する第１のラインの画素値に加算する第１の加算手段と、
前記第１の加算手段における加算と並列して、前記発生手段で発生した乱数のうちの予め定められた複数のビット位置の値と当該ビット位置に対応した積算係数とに基づく値を、前記入力画像データを構成する第２のラインの画素値に加算する第２の加算手段と、
前記第１の加算手段で値が加算された画素値を２値化する第１の２値化手段と、
前記第２の加算手段で値が加算された画素値を２値化する第２の２値化手段とを有し、
前記第１の加算手段において画素値に加算される値が基づく複数のビット位置と当該ビット位置に対応した積算係数との組み合わせは、前記第２の加算手段において画素値に加算される値が基づく複数のビット位置と当該ビット位置に対応した積算係数との組み合わせとは異なることを特徴とする。
【００２９】
【発明の実施の形態】
以下、添付図面に従って本発明に係る実施形態を詳細に説明する。
【００３０】
なお、実施形態における装置では、基本的な構成は図１及び図２に示す通りであるものとする。但し、カラー／モノクロ変換部３０３から複数のデータが出力され、それらの複数のデータを処理できるように階調変換処理部３０４の構成を替えた。そのため、他の部分での信号処理の概略は、説明が重複するので、その説明を省略する。
【００３１】
図１に実施形態における階調変換処理部の詳細なブロック図を示す。
【００３２】
同図に示した階調変換処理部における乱数加算部８０１は、ｎ本のラインの画像データ（Ｖｉｄｅｏ信号−０〜Ｖｉｄｅｏ信号−n-1：ｍビット、（Ｍ−１）レベル）を入力し、各々に乱数が加算して、ＶＲ−０〜ＶＲ−n-1を出力する。
【００３３】
この乱数加算部８０１の構成を示すのが図６である。同図において、５０１，５０２，５０４はフリップフロップ、５０３，５０６−０〜５０６−n-1は排他的論理和回路（ＸＯＲ回路）、５０９−０〜５０９−n-1は乗算器、５１０−０〜５０１−n-1はＡＮＤ回路、５０５は符号データ生成部、５０８は乱数生成部、５０７−０〜５０７−n-1は符号決定部、５１１−０〜５１１−n-1は加算器、５１２はインバータである。
【００３４】
まず、主走査方向（Ｘ方向）毎に信号を発生するＨｓｙｎｃとＶｉｄｅｏクロック（Ｖｉｄｅｏ  ＣＫ）がフリップフロップ５０１，５０２へそれぞれ入力され、図８に示す様に、排他的論理和５０３の出力ｓｉｇ１とその反転出力ｓｉｇ１’のタイミングで信号を発生する。ｓｉｇ１は偶数ラインで発生する信号、ｓｉｇ１’は奇数ラインで発生する信号を現している。図８のｓｉｇ１とｓｉｇ１’は、図７に示した“＋，−，−，＋，−，…”の部分で発生する信号に対応している。本実施形態ではこの出力タイミングにより、２次元的に千鳥状に信号を生成する構成となっている。ｓｉｇ１は、フリップフロップ５０４を介して２分周され、符号データ生成部５０５と乱数生成部５０８へタイミング信号として、図８のｓｉｇ２のタイミングで入力される。これは、図７の○で囲んだ左側の部分で信号を発生することを意味している。つまり、偶数ラインでは、３画素を飛ばして乱数信号を発生する。そして、奇数ラインは、偶数ラインより１画素ずれた位置から３画素飛ばしで乱数信号を発生することを意味している。従って、乱数発生部５０８では、フリップフロップ５０４の信号に同期して、３画素飛ばしに各ラインに対して独立の０から３１の乱数を生成する。また、乱数発生部５０８から出力された乱数値は、乗算器５０９−０〜５０９−n-1で符号決定部５０７−０〜５０７-n-1からの信号と演算が行われる。
【００３５】
符号データ生成部５０５の信号値は、排他的論理和回路５０６−０〜５０６−n-1に供給され、フリップフロップ５０４からの信号と論理演算された後、符号決定部５０７−０〜５０７−n-1へ入力される。この符号決定部５０７−０〜５０７−n-1では、排他的論理和回路５０６−０〜５０６−n-1からの信号が“１”のときは、“−１”を出力し、“０”のときには“１”を出力する構成となっている。
【００３６】
以上述べた構成により、乱数加算部８０１では、符号決定部５０７−０〜５０７−n-1と乱数生成部５０８からの出力信号を５０９−０〜５０９−n-1で演算して、偶数ラインはｓｉｇ１との論理和、奇数ラインはｓｉｇ１’との論理和をとることにより、図７に示したような、偶数ラインと奇数ラインとで１画素ずらした１画素飛ばしの千鳥状に乱数値を正負もしくは負正の組で発生させることができる。
【００３７】
アンド回路５１０−０〜５１０−n-1では、文字信号が入力されない時のみ（その論理レベルがｌｏｗのときのみ）、換言すれば文字以外の階調性の画像データの場合に、乗算器５０９−０〜５０９−n-1から得られる乱数値を５０３からの信号を出力する。乗算器５１１−０〜５１１−n-1は、入力されたＶｉｄｅｏ信号−０〜Ｖｉｄｅｏ信号−n-1に対してアンド回路５１０−０〜５１０-n-1からの値を加算し、それをＶＲ＿０〜ＶＲ＿ｎ−１として出力する。
【００３８】
なお、注目している画像データが文字や線画である場合には、加算器５１１−０〜５１１−n-1は加算する値が“０”になるので、結果的に何も処理しないで、出力することになる。また、文字線画か、階調画像かの判定であるが、例えば適当な画素ブロック内の画素値を参照し、その内部に極端に濃度の低い画素と濃い画素のみ、或いはいずれか一方しか存在しない場合には文字線画として判定すれば良い。この技術そのものは、公知であるので、ここでのこれ以上の説明は省略する。
【００３９】
乱数発生部５０８は、図９に示すようなｍ系列のシフトレジスタ符号系列発生器を用いている。これは、構成するシフトレジスタの段数をＮとすると２Ｎ−１を周期とする擬似乱数を簡単なハードウェアで容易に発生できる。本構成では、Ａ３原稿を４００ｄｐｉで処理をしても周期性が現れないようにするために２５段の１ｂｉｔシフトレジスタにより構成した。
【００４０】
本乱数発生器は、初期化でｐ[ii]：（０≦ii≦２５）のレジスタに“０”を書込み、ｐ[１２]のレジスタのみに“１”を設定する。そして、乱数値を出力する前に、毎回
ｐ[０]＝((ｐ[２５]^ｐ[２４]^ｐ[２３]^ｐ[２２])＆１）
の演算を行い、例えば
乱数−０＝ｐ[１７]*１６+ｐ[１８]*８+ｐ[１９]*４+ｐ[２０]*２+ｐ[２１]
乱数−１＝ｐ[４]*１６+ｐ[５]*８+ｐ[６]*４+ｐ[７]*２+ｐ[８]
：
のように、２６個のレジスタの出力から所望とする５つの出力を選択して（但し、同じ順序にはしない）、乱数−０から乱数−n-1までのｎ個の各ラインに対して独立の０〜３１の乱数値を出力する構成としている。
【００４１】
図１に戻り説明を続ける。乱数加算部８０１から出力された信号ＶＲ−０〜ＶＲ−n-1は、各々ディレイ回路８０８−０〜８０８−n-1を経由して、エラー出力部−０〜エラー出力部−n-1に供給される（エラー出力部−１〜エラー出力部−n-1は、エラー出力部−０と同様の構成である）。ディレイ回路は、注目画素に対する周辺画素の誤差拡散部の加算処理を遂行するために、上位ラインのエラー出力部からのエラー（誤差）出力に同期するためにために遅延する（例えば、上位ライン：０ラインならば、その下位ラインは１ラインとなり、上位ラインで発生したエラー（誤差）が下位のラインのエラ−出力部に供給する）。尚、ＦＩＦＯ８０７に記憶されているエラーデータは０ラインに対する上位ラインのデータとなる。
【００４２】
本実施形態においては、ディレイ回路８０８−０は、ＦＩＦＯ８０７から出力されるエラー出力−n-1’がエラー出力部−０へ入力されるタイミングよりもＶｉｄｅｏ  ｃｌｋの４クロック分遅れて、０ラインの乱数加算部の出力がエラー出力部−０に入力されるように構成されており、ディレイ回路８０８−１〜８０８−n-1は、各々のラインの乱数加算部からの出力がＶｉｄｅｏ  ｃｌｋの５クロック分遅れて、各々のラインのエラー出力部に入力されるように、構成されている。
【００４３】
そして、エラー出力部−０〜エラー出力部−n-1に入力されたＶＲ信号に対して、その周辺の画素の誤差値と直前の２画素分の誤差値が所定の演算によって注目画素ＶＲデータに足しこまれる。
【００４４】
図１０は注目画素位置に足し込むための誤差配分マトリックスを示し、図１１は誤差加算部８０２−０の構成を示している。他のエラー出力部も同様の構成をしている。
【００４５】
２値化８０６−０とＦＩＦＯ８０７とカラーの補正信号を用いて濃度補正され、誤差加算部８０２−１〜８０２−n-1（各々、エラー出力部−０〜エラー出力部−n-1に存在。図示せず）では、各々、２値化８０６−１〜８０６−n-1（各々、エラー出力部−０〜エラー出力部−n-1に存在。図示せず）と、上位ラインからのエラー出力を用いて、濃度補正される。
【００４６】
図１１において、７０６，７１２，７１３，７１４，７１５，７１６，７２１，７２６はラッチ回路、７０７，７０８，７０９，７１０，７１１，７２２，７２３は乗算器、７１７，７１８，７１９，７２０，７２４，７２５，７０２，７０５は加算器および減算器、７０１は定数の“２５５”を加算する定数加算器、７０３，７０４は演算器である。
【００４７】
まず、ＦＩＦＯ８０７と２値化回路８０６からの信号をラッチ７０６および７２１へ入力して集積誤差を求めた後、加算器７０１からの信号値を減算器７０２で減算処理を行う。この加算器７０１からの信号は、負の値をなくすために、入力Ｖｉｄｅｏ信号に“＋２５５”の演算を行っている。つまり、これにより、Ｖｉｄｅｏ信号の振幅は、０から５１０の間になる。ところで、集積誤差を求める乗算器７０７，７０８，７０９，７１０，７１１での演算は、図１０に示した０，３，４，３，１」の係数を用いている。つまり、図示のマトリックス全体の合計値は“１７”になるので、例えば注目画素の直前ラインの同位相の画素位置の集積度合は“４”であるので、その位置で発生した誤差値に４／１７を乗算することになる。同様に、乗算器７２２，７２３では、図示の如く「４，２」の係数を用いているので、それぞれの画素位置で発生した誤差に対して４／１７、２／１７を乗算することになる。以上の結果、結果的に加算器７２５では、注目画素位置に累積した誤差の合計を算出した結果が演算されることになる。この値は、減算器７０２に供給されることになる。
【００４８】
減算器７０２から出力された信号は、演算器７０３で定数１７で割る演算が行われ、その結果（商：０〜３０）を上位５ビットｂｕｆＨとして出力する。また、定数１７で割った余り０〜１６を出力するため、演算する以前の値（減算器７０２からの出力）から、先に求めた上位５ビットに“１７”を乗算した結果を減じる。この減算する値を算出しているのが乗算器７０４と減算器７０５である。
【００４９】
本構成の特徴は、演算部７０３に於て入力データを予め１７で割ると、商ｂｕｆＨが０〜３０になる為、加算部８０５で“ｂｕｆＨ−１５”の演算をした結果が、絶対値で１５（Ｌ（１６）レベル）になり、２５５（（Ｍ−１）レベル割る１５（（Ｌ−１）レベル）＝１７の演算で求められる１７の値に誤差拡散係数の総和をあわせてある。このような構成にすることにより、集積誤差を求める演算部での割り算が省略できるだけでなく、演算部７０３で入力信号のビット数を減らすことにより、図１に示したＦＩＦＯ８０７のメモリ量を減らすことが可能となる。もちろん、Ｖｉｄｅｏ信号の濃度が保存されるのはいうまでもない。
【００５０】
尚、図示はしていないが、誤差加算部８０２−０へ文字信号が入力された場合、図１０に示したような誤差拡散係数を切り換えるような構成となっている。つまり、本実施形態では、文字信号が入力された場合は、誤差拡散係数がほぼどれも同じ値になっており、係数の総和が１７になっていることを特徴とする。
【００５１】
図１に戻り説明を続ける。エラー出力部−０において（エラー出力部−１〜エラー出力部−n-1についても同様）、誤差加算部８０２−０から出力された下位５ビットの信号ｂｕｆＬ−０は、比較器８０３−０に入力され、比較部データ発生部８０４からの信号（０〜１６）と比較される。もし、ｂｕｆＬ−０の信号値の方が、比較データ発生部８０４からの信号より大きい場合は、比較器８０３−０から“１”のＢＬ信号を発生させ、逆に、小さい場合は、“０”のＢＬ信号を発生する構成となっている。尚、比較データ発生部８０４のハード構成は、図９に示したものと同様である為、ここでは説明を省略する。
【００５２】
加算部８０５−０では、誤差加算部８０２−０の上位５ビットのｂｕｆＨ信号と比較器８０３−０のＢＬ信号が加算され、さらに定数１５で減算した結果を、２値化部８０６−０へ出力する。ここで、定数１５を減じたのは、誤差加算部８０２で定数２５５を加算した為であり、２５５／１７＝１５演算によって得られた定数１５を引いている。また、２５５／１７の１７という値は、誤差加算部８０２−０の内部の図１１の演算部７０３で用いている“÷１７”から得られたものである。２値化部８０６−０では、しきい値０より、大きいか小さいかのみの判断を行っている。例えば、もし、しきい値０より、入力データが大きい場合は“１”を出力して、発生する量子化誤差４ビットをメモリによりそのまま保持する。この時の量子化誤差は“入力データ−１５”で演算される。また、しきい値０より、入力データが小さい場合は、０を出力し、同様に発生する量子化誤差４ビットをメモリにそのまま保持する構成となっている。この時の量子化誤差は、“入力データ−０”で演算される。この構成での注目する点は、ビットを減らして演算した誤差値をそのままメモリに保持し、階調変換部の多値信号を扱う冒頭部分の誤差加算部８０２−０に集積誤差演算をした補正信号値をフィードバックさせることである。
【００５３】
以上説明してきたような処理を行った信号値は、Ｖｉｄｅｏ信号として画像処理部から出力され、プリンタ部から出力される構成となっている。プリンタ部には、入力した２値データの個数分のレーザ発光素子及びその駆動回路を備えれば良いので、ここでの説明は省略する。
【００５４】
＜第２の実施形態＞
次に、図９の乱数発生部の回路で生成する異なった乱数の組み合わせの例について説明する。
【００５５】
生成する乱数をＳＨ１，ＳＨ２，…ＳＨＮとする。
【００５６】
いま、
ＳＨ１＝ｐ[１７]*１６+ｐ[１８]*８+ｐ[１９]*４+ｐ[２０]*２+ｐ[２１]
とすると、ＳＨ１以外の乱数も、上記ｐ[１７]〜ｐ[２１]より生成する
具体的には、ｐ[１７]〜ｐ[２１]に集積される係数の組み合わせが、お互いに異なるよう構成する。例えば、２個の乱数が必要な２ライン処理の場合には、
ＳＨ２＝ｐ[１７]+ｐ[１８]*２+ｐ[１９]*８+ｐ[２０]*４+ｐ[２１]*１６
のようにすればよい。その場合、Ｎは係数の個数の順列組み合わせで決まる最大値となる。
【００５７】
＜第３の実施形態＞
次に、乱数部のシフトレジスタの出力の異なったビット位置のデータで生成する乱数の組み合わせの例について説明する。
【００５８】
生成する乱数を、ＳＨ１，ＳＨ２，…ＳＨＮとする。
【００５９】
いま、
ＳＨ１＝ｐ[１７]*１６+ｐ[１８]*８+ｐ[１９]*４+ｐ[２０]*２+ｐ[２１]
とすると、ＳＨ１以外の乱数は、上記ｐ[１７]〜ｐ[２１]以外の組み合わせで生成する。具体的には、
ＳＨ２＝ｐ[１２]+ｐ[１３]*２+ｐ[１４]*８+ｐ[１５]*４+ｐ[１６]*１６
ＳＨ３＝ｐ[１１]+ｐ[９]*２+ｐ[７]*８+ｐ[６]*４+ｐ[５]*１６
のようにすればよい。
【００６０】
以上説明したように本実施形態によれば、複数の画像信号をリアルタイムで同時に１個の乱数生成回路を用い、２ライン同時に前記乱数生成回路で生成した乱数を用いた誤差拡散処理を実施できるようにしたもので、コストを下げ、また、回路構成を簡単にする効果が生じる。また乱数同士の相関も、必要に応じて選ぶことのできる効果がある。
【００６１】
なお、実施形態では上記の如く複写機に適用した場合を説明したが、ホストコンピュータとイメージスキャナとプリンタで構成されるシステムに適用しても良い。
【００６２】
【発明の効果】
以上説明したように本発明によれば、一度に複数ラインの処理を行なうに当たり、その回路規模を少なくして乱数による２値化処理を行なうことが可能になる。
【００６３】
【図面の簡単な説明】
【図１】実施形態における階調変換処理部のブロック構成図である。
【図２】画像処理装置の全体ブロック構成図である。
【図３】図２における画像処理部のブロック構成図である。
【図４】１ライン単位の階調画像処理部のブロック構成図である。
【図５】図４における誤差集配部４０７における誤差集配用の係数分布を示す図である。
【図６】図１における乱数加算部８０１のブロック構成図である。
【図７】図６における乱数生成部５０８の乱数発生タイミングを示す図である。
【図８】図６における主要信号のタイミングチャートを示す図である。
【図９】図６における乱数生成部のブロック構成図である。
【図１０】図１における誤差集配部４０７における誤差集配用の係数分布を示す図である。
【図１１】図１における誤差加算部８０２のブロック構成図である。
【符号の説明】
８０１  乱数加算部
８０２  誤差加算部
８０３  比較器
８０４  比較データ発生部
８０５  加算部
８０６  ２値化器
８０７  ＦＩＦＯ
【図１】
0003774523.tif 000002
【図２】
0003774523.tif 000003
【図３】
0003774523.tif 000004
【図４】
0003774523.tif 000005
【図５】
0003774523.tif 000006
【図６】
0003774523.tif 000007
【図７】
0003774523.tif 000008
【図８】
0003774523.tif 000009
【図９】
0003774523.tif 000010
【図１０】
0003774523.tif 000011
【図１１】
0003774523.tif 000012