(57)【特許請求の範囲】
【請求項１】
第一導電型半導体層の表面層に形成された第二導電型チャネル領域と、そのチャネル領域の表面層に形成された第一導電型ソース領域とを有するセル構造の複数個を備えたものにおいて、前記セル構造の複数個のチャネル領域が全て連結され、かつ半導体チップのセル構造を並べた部分の最外周部の角部と辺部のうちの辺部に、セル構造のチャネル領域の外側の辺が半導体チップの辺と平行である外周セル構造を複数備え、全ての外周セル構造が内側のセル構造より面積が広いことを特徴とするＭＯＳ型半導体装置。
【請求項２】
外周セル構造が、セル構造のチップの中央に近い部分にのみ第一導電型ソース領域を有することを特徴とする請求項１に記載のＭＯＳ型半導体装置。
【請求項３】
半導体チップのセル構造を並べた部分の最外周部の角部に、チャネル領域の外側の辺が半導体チップの角に向かう円弧状である外角セル構造を設けたことを特徴とする請求項１または２に記載のＭＯＳ型半導体装置。
【請求項４】
半導体チップのセル構造を並べた部分の最外周部の角部に、セル構造のチャネル領域の外側の辺が半導体チップの角に向かう円弧を模した折れ線状である外角セル構造を設けたことを特徴とする請求項１または２に記載のＭＯＳ型半導体装置。
【請求項５】
角部の外角セル構造が、辺部の外周セル構造より面積が広いことを特徴とする請求項３または４に記載のＭＯＳ型半導体装置。
【請求項６】
第二導電型チャネル領域の表面層の一部にチャネル領域より不純物濃度が高く、拡散深さの浅い第二導電型の浅ベース領域を有することを特徴とする請求項１〜５のいずれかに記載のＭＯＳ型半導体装置。
【請求項７】
浅ベース領域の下方に第二導電型の領域としてチャネル領域のみを有することを特徴とする請求項６に記載のＭＯＳ型半導体装置。
【請求項８】
第一導電型半導体層の表面近傍に該第一導電型半導体層より低抵抗率の第一導電型半導体領域を備えたことを特徴とする請求項１に記載のＭＯＳ型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板の表面層に分散して金属−酸化膜−半導体（ＭＯＳ）構造のゲートを持つ複数のソース領域が設けられるＭＯＳ型電界効果トランジスタ（以下ＭＯＳＦＥＴと記す）、絶縁ゲートバイポーラトランジスタなどのＭＯＳ型半導体装置に関する。
【０００２】
【従来の技術】
スイッチング回路において、オン抵抗の低さやスイッチング速度の速さからＭＯＳ型半導体装置が多用されている。図４（ａ）〜（ｃ）はＭＯＳ型半導体装置の一つである従来のＭＯＳＦＥＴの例を示し、（ａ）が平面図、（ｂ）が（ａ）のＣ−Ｃ線断面図、（ｃ）が（ａ）のＤ−Ｄ線断面図である。すなわち、ｎ型半導体層１の表面層に複数のｐ+ ウェル領域２とその周囲のｐチャネル領域３が方形に形成され、さらにその表面層にｎ+ ソース領域４が形成されている。そして、例えば多結晶シリコンからなるゲート電極５がｐチャネル領域３のｎ+ ソース領域４とｎ型層１の露出面とに挟まれた部分の上にゲート酸化膜６を介して設けられている。ｐ+ ウェル領域２及びｎ+ ソース領域４に共通に接触して、Ａｌ−Ｓｉ合金からなるソース電極８が設けられ、ホウ素燐シリカガラス（ＢＰＳＧ）からなる層間絶縁膜７によって絶縁されて、ゲート電極５の上に延長されている。図示していないが、ｎ型半導体層１の裏面側にＡｌ−Ｓｉ合金からなるドレイン電極が設けられている。図のようなｐチャネル領域３の上下にｎ+ ソース領域４、ソース電極８などを持った単位の構造をセル構造と呼ぶことにする。図４（ａ）に方形のセル構造を描き、説明も方形としているが、実際の半導体装置においては、角部が直角或いはそれ以下の角度をもつことは少なく、通常、多少丸みを持ったアール形状とするか、角を少し削った八角形にすることが多い。ここでは、また以降でも、二組の平行線からなる四つの主辺をもち、それらの延長が直角に近い角度で交わるものを方形と呼ぶ。実際のＭＯＳＦＥＴにおいては、このようなセル構造が多数並置されている。なお、ｎ型層１は、ｎ型半導体基板自体でも、ｐ型或いはｎ型半導体基板上にエピタキシャル法等により積層された半導体層でもよい。
【０００３】
【発明が解決しようとする課題】
近年、スイッチング回路において、そのスイッチングデバイスであるＭＯＳＦＥＴはスナバ回路の省略等の回路の簡略化、装置の小型化等により、発生したサージ電圧を受けやすくなってきている。このことは、ＭＯＳＦＥＴにとって破壊の原因につながり、その破壊耐量（アバランシェ耐量）の向上が求められてきている。このようなＭＯＳＦＥＴのアバランシェ耐量を向上させるため、ｐ+ ウェル領域２の拡散深さを深くすることが行われる。しかし、ｐ+ ウェル領域２の拡散深さを深くすると、オン抵抗などの他の特性に影響がでてしまう。図５は、９００Ｖ、５Ａ級の素子におけるｐ+ ウェル領域２の拡散深さとアバランシェ耐量（実線）およびオン抵抗（破線）の関係を示す。横軸がｐ+ ウェル領域２の拡散深さ、たて軸がアバランシェ耐量およびオン抵抗である。ｐ+ ウェル領域２を深くすると、アバランシェ耐量は向上するが、オン抵抗も増大してしまうことがわかる。従って、アバランシェ耐量の向上と他の特性との両立を図るためには、製造プロセス条件等の決定のための実験を行わなければならず、時間がかかってしまう。その上、各特性との両立を図るため、アバランシェ耐量の向上も制限されてしまう等の問題点があった。
【０００４】
以上の問題に鑑み、本発明の目的は、他の特性を犠牲にすることなく、アバランシェ耐量を向上させたＭＯＳ型半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
上記の目的を達成するために、本発明は、第一導電型半導体層の表面層に形成された第二導電型チャネル領域と、そのチャネル領域の表面層に形成された第一導電型ソース領域とを有するセル構造の複数個を備えたものにおいて、前記セル構造の複数個のチャネル領域が全て連結され、かつ半導体チップのセル構造を並べた部分の最外周部の角部と辺部のうちの辺部に、セル構造のチャネル領域の外側の辺が半導体チップの辺と平行である外周セル構造を複数備え、全ての外周セル構造が内側のセル構造より面積が広いものとする。
【０００６】
更に、外周セル構造が、セル構造のチップの中央に近い部分にのみ第一導電型ソース領域を有することとする。
また、半導体チップのセル構造を並べた部分の最外周部の角部に、チャネル領域の外側の辺が半導体チップの角に向かう円弧状もしくは円弧を模した折れ線状である外角セル構造を設けることが有効である。そして、角部の外角セル構造が、辺部の外周セル構造より面積が広いことが有効である。
【０００７】
【０００８】
そして、第二導電型チャネル領域の表面層の一部にチャネル領域より不純物濃度が高く、拡散深さの浅い第二導電型の浅ベース領域を有することとする。浅ベース領域の下方に第二導電型の領域としてチャネル領域のみを有することとしてもよい。また、第一導電型半導体層の表面近傍に該第一導電型半導体層より低抵抗率の第一導電型半導体領域を備えたことが有効である。
【０００９】
図６（ａ）および（ｂ）に、それぞれ従来のＭＯＳＦＥＴと本発明の実施例のＭＯＳＦＥＴでのアバランシェ電流の流れ方を示す。図６（ａ）の従来の方形のセル構造の配置では、セル構造のチャネル領域３の角部での間隔が辺の間隔より広い。ｐチャネル領域３の角部では、ｐｎ接合の曲率が大きいため耐圧が低く、アバランシェ降伏によるアバランシェ電流Ｉ1 が、図６（ａ）に示すように、四つの角部に囲まれた領域から四つの角部に集中するためアバランシェ耐量が低下する。これに対し、図６（ｂ）に示すように、チャネル領域の辺同士を連結すれば、チャネル領域の角は無くなり、アバランシェ電流が角に集中することが無く、アバランシェ電流Ｉ2 は対向する直線状の二辺に流れるので耐量が増すことになる。この結果、図７のＭＯＳＦＥＴのセル構造内の寄生バイポーラトランジスタを示す断面図において、ｎ+ ソース領域４の直下のｐチャネル領域３の抵抗Ｒb を流れるアバランシェ電流が減少し、ｎ型層１、ｐチャネル領域３及びｎ+ ソース領域４からなる寄生バイポーラトランジスタの誤点弧を起こりにくくし、ＭＯＳＦＥＴの破壊を防ぐ。しかもｐｎ接合の曲率が小さくなり、耐圧も大きくなる。
【００１０】
また、半導体チップのセル構造を並べた部分の最外周部のセル構造を、チャネル領域の外側の辺が半導体チップの辺とほぼ平行にすれば、ｐｎ接合が直線に近く形成され、電界集中を生じ難くなる。また、外周セル構造のチップ中央側部分にのみ第一導電型ソース領域を設ければ、外側部分には第一導電型ソース領域が形成されていないので、大きなアバランシェ電流が流れても、寄生トランジスタ が動作することがなく、アバランシェ耐量が向上する。さらに、外周セル構造の面積を、内側のセル構造より広くすれば、アバランシェエネルギの吸収力が大きくなり、アバランシェ耐量が向上する。
【００１１】
半導体チップのセル構造を並べた部分の最外周部の角部に、チャネル領域の外側の辺が半導体チップの角に向かう円弧状または円弧を模した折れ線状である外角セル構造を設ければ、ｐｎ接合の曲率を小さくでき、電界集中が避けられる。また、外角セル構造の面積を他の外周セル構造より広くすれば、アバランシェエネルギの吸収力を増すことができる。
【００１２】
更に、第二導電型チャネル領域の表面層の一部にチャネル領域より不純物濃度が高く、拡散深さの浅い第二導電型の浅ベース領域を形成すれば、チャネル領域の伝導率が増大し、寄生トランジスタのベース抵抗が減少し、寄生トランジスタが動作しにくくなるので、アバランシェ耐量の向上に寄与する。特に、浅ベース領域の下方に第二導電型の領域としてチャネル領域のみで第二導電型ウェル領域がなくても、アバランシェ耐量の顕著な向上が見られる。
【００１３】
【発明の実施の形態】
図１及び図２（ａ）、（ｂ）は、本発明の第一の実施例のＭＯＳＦＥＴを示し、図１が上部構造を除いた平面図、図２（ａ）が図１のＡ−Ａ線断面図、図２（ｂ）が図１のＢ−Ｂ線断面図で、図４と共通の部分には同一の符号が付されている。
【００１４】
図１において、ｎ型半導体層１の表面層に、中にｎ+ ソース領域４とｐ+ ウェル領域２を持つ長方形のｐチャネル領域３が、長方形の短辺を連結して配置されている。連結した境界を図では一点鎖線で示している。この図では、ｐチャネル領域３が長方形であるが、正方形でも良い。なお、ｐチャネル領域３やｎ+ ソース領域４等の角部は実際は直角でなく、多少丸みがあり、例えば、半径１．５〜２μｍのアール形状となっている。抵抗率４５Ωｃｍ厚さ１００μｍのｎ型層１の表面層にｐチャネル領域３と、その内部にｐチャネル領域３より拡散深さの深いｐ+ ウェル領域２、表面層にｎ+ ソース領域４が形成されている。ｎ+ ソース領域４とｎ型層１の表面露出部とに挟まれたｐチャネル領域３の表面にはゲート酸化膜６を介して多結晶シリコンからなるゲート電極５が設けられている。ｎ+ ソース領域４とｐ+ ウェル領域２の表面に共通に接触してソース電極８が設けられ、層間絶縁膜７を介してゲート電極５の上に延長されている。図示していないが、ｎ型層１の裏面側にはｎ+ サブストレートを介してドレイン電極が設けられている。図１、図２の第一の実施例のＭＯＳＦＥＴの動作は次のように行われる。ゲート電極５に或る値以上の正の電圧が印加されると、ゲート電極５の直下のｐチャネル領域３の表面近傍に反転層を生じ、ｎ+ ソース領域４とｎ型層１との間が導通する。そして、ｎ型層１の裏面側に設けられたドレイン電極とソース電極８との間に電圧が印加されていれば、電流が流れる。従って、電流が流れるために、ｎ型層１の表面露出部も、ある程度の面積が必要である。
【００１５】
図２（ｂ）において、二つのｐチャネル領域３の連結した様子が良くわかる。この断面では、ｐチャネル領域３の表面層にｎ+ ソース領域は無い。ｐチャネル領域３が連結した部分の表面上には、ゲート酸化膜６を介して多結晶シリコンの細いゲート電極５があり、図の紙面に垂直な方向にある隣接する二つのセル構造の広いゲート電極５をつないでいる。ゲート電極５とソース電極８とは層間絶縁膜７で絶縁されている。
【００１６】
再び図１に戻るが、図において、ｐチャネル領域３は格子状に形成されていて、従来のＭＯＳＦＥＴのようにｐチャネル領域３の外側凸状になって突き出た角が無いので、通常、空乏層の曲率が小さいため最も降伏の起きやすいセル構造の角部での耐圧低下や、角部へのアバランシェ電流の集中が起きず、アバランシェ耐量が向上する。セル構造で囲まれた部分は広く、アバランシェ電流も大きいが、対向するｐｎ接合はほぼ直線で、大きなアバランシェ電流に耐えられる。また、図２（ａ）の二つのセル構造の辺部分の間の断面においては、ゲート電極５の下のｎ型層１が広くあるので、ＭＯＳＦＥＴの導通時の電流の通路が広く、オン抵抗を低く抑えられる。
【００１７】
図１において、左辺及び下辺は、ＭＯＳＦＥＴのチップ１２の端である。半導体チップ１２のセル構造が並べられた部分の最外周部には、セル構造のチャネル領域の外側の辺が半導体チップ１２の辺と平行である外周セル構造１９及びチャネル領域の外側の辺が半導体チップ１２の角に向かう円弧状である外角セル構造２０が設けられている。このようにすると、最外周のｐｎ接合の曲率が小さくなるので、電界集中が生じ難くなり、アバランシェ耐量が向上する。また、外周セル構造１９及び外角セル構造２０が、セルのチップ中央に近い側の部分にのみ第一導電型ソース領域を有している。このようにすると、次の理由で、アバランシェ耐量が向上するのである。すなわち、アバランシェ降伏は通常最外周のｐｎ接合から先ず始まるが、この部分にｎ+ ソース領域が形成されていないので、大きなアバランシェ電流が流れても、寄生トランジスタが動作することがなく、アバランシェ耐量が向上する。しかも、外周セル構造１９および外角セル構造２０が、内側の方形セル構造より面積が広いため、アバランシェエネルギの吸収力も大きくなり、アバランシェ耐量が向上する。外周セル構造１９付近の点線は、多結晶シリコンリング１８の境界である。外角セル構造２０のｐチャネル領域の外側の辺は、必ずしも半導体チップの角に向かう円弧である必要はなく、円弧を模した折れ線状であっても電界集中は回避できる。
【００１８】
図３にＭＯＳＦＥＴのチップ１２の端部の断面図を示す。ｎ型層１の裏面側にはｎ+ サブストレートを介してドレイン電極１３が設けられている。セル構造を並べた最外周部のｐ+ ウェル領域２の上に厚いフィールド酸化膜１４を介してゲートリード取り出しのための多結晶シリコンリング１８が設けられ、チップ１２の最外縁の表面層にｐ周辺領域１６とその上に周辺電極１７が設けられている。
【００１９】
各部のパラメータは次のとおりである。ｎ型層１：不純物濃度１×１０13〜３×１０16ｃｍ-3、厚さ５〜１５０μｍ、ｐ+ ウェル領域２：ホウ素イオンのドーズ量５×１０14〜２×１０15ｃｍ-2、拡散深さ５〜１０μｍ、ｐチャネル領域３：ホウ素イオンのドーズ量３×１０13〜５×１０14ｃｍ-2、拡散深さ２〜４μｍ、ｎ+ ソース領域４：砒素イオンのドーズ量４×１０15〜５×１０15ｃｍ-2、拡散深さ０．２〜０．３μｍ、ゲート電極５：多結晶シリコン厚さ５００〜１０００ｎｍ、ゲート酸化膜６：厚さ２５〜１２０ｎｍ、層間絶縁膜７：ＢＰＳＧ厚さ０．６〜１．１μｍ、ソース電極８：Ａｌ−Ｓｉ厚さ３〜５μｍ、フィールド酸化膜１４：厚さ５００〜１１００ｎｍ、パッシベーション膜１５：ＳｉＮ厚さ８００ｎｍ、図１の多結晶シリコンのゲート電極５の幅Ｌ１：６〜４０μｍ、ゲート電極５間の距離Ｌ２：６〜２０μｍ、ｎ+ ソース領域４の長さＬ３：１２〜２００μｍ、細いゲート電極５の幅Ｌ４：２〜６μｍ。なお、ｐベース領域については、(1)ｐチャネル領域３とｐ+ ウェル領域２、(2)ｐチャネル領域３とｐ浅ベース領域１１、(3)ｐチャネル領域３、ｐ+ ウェル領域２とｐ+ 浅ベース領域１１の三通りの構造を用いることができる。
【００２０】
図１、２のＭＯＳＦＥＴは概ね次のような製造工程により製造される。まず、ｎ+ サブストレート上にｎ型半導体層１を積層したエピタキシャルウェハを用意し、表面から選択的にアクセプタ形成型不純物を導入してｐウェル領域２を形成する。次に熱酸化によりゲート酸化膜６を形成しその上に減圧ＣＶＤ法により、多結晶シリコン膜を堆積する。その多結晶シリコン膜にフォトエッチング技術を用いてゲート電極５のパターン形成をし、そのゲート電極５の端を利用して不純物のイオン注入および熱拡散により、ｐチャネル領域３とｎ+ ソース領域４とを自己整合的に形成する。ゲート電極５の上にＢＰＳＧの層間絶縁膜７をＣＶＤ法により堆積し、ｐ+ ウェル領域２およびｎ+ ソース領域４上の窓明けを行い、Ａｌ−Ｓｉ合金からなるソース電極８を設ける。ソース電極８上に窒化膜のパッシベーション膜１５を更に積層する。最後にｎ+ サブストレートの裏面にＡｌ−Ｓｉ合金からなるドレイン電極１３を形成する。又、図１において、ゲート電極５及び多結晶シリコンリング１８の多結晶シリコンが上に堆積される部分をハッチングで示した。ｎ型層１上のゲート電極５を結ぶ細いゲート電極５があるが、その下では、不純物の横方向拡散によりｐチャネル領域３が連結している。不純物の横方向拡散によって、ｐチャネル領域３が連結するような細いゲート電極５でも、沢山あればゲート電極内を流れる電流に対する抵抗を下げ、ゲートバイアスの均一化に極めて有効である。このように、第一の実施例のＭＯＳＦＥＴはセル構造を形成するためのマスクを変更するだけで、従来のＭＯＳＦＥＴの製造工程に何ら余分な工程を付加することなく製造できる。
【００２１】
図８は、図１、図２のＭＯＳＦＥＴと、図４に示した従来のＭＯＳＦＥＴのアバランシェ耐量の温度特性を示し、線２１で示す本発明の実施例のＭＯＳＦＥＴのアバランシェ耐量は、線２２で示す従来のＭＯＳＦＥＴのアバランシェ耐量に比し、２５℃において約１．６倍、１２５℃において約４．７倍になっている。
図９及び図１１（ａ）、（ｂ）は、本発明の第二の実施例のＭＯＳＦＥＴを示す。図９が上部構造を除いた平面図、図１１（ａ）が図９のＥ−Ｅ線断面図、図１１（ｂ）が図９のＦ−Ｆ線断面図で、他の図と共通の部分には同一の符号が付されている。図９のこの実施例では、図１に示した第一の実施例の変形例で、長方形のセル構造が、短辺で連結しているだけでなく、連結している部分の側方から別のセル構造が連結しているものである。その別のセル構造にもｐチャネル領域３の内側にｎ+ ソース領域４、その更に内側にｐ+ ウェル領域２が見られる。これらたて横に連結したｐチャネル領域３に囲まれて、方形にｎ型層１の露出表面が見えている。図１１（ａ）の断面図は、図２（ａ）の断面図とほぼ同じである。すなわち、ｎ型半導体層１の表面層に深いｐ+ ウェル領域２を持ったｐチャネル領域３が形成され、その表面層にｎ+ ソース領域４が形成されている。ｎ+ ソース領域４とｎ型半導体層１とに挟まれたｐチャネル領域３の表面上にゲート酸化膜６を介してゲート電極５が設けられ、ｎ+ ソース領域４とｐ+ ウェル領域の表面に共通に接触するソース電極８が設けられている。図９のＧ−Ｇ線に沿った断面もほぼ図１１（ａ）と同様になることは容易に察せられる。図９のＦ−Ｆ線に沿った断面では、図１１（ｂ）のように二つのｐチャネル領域３が連結している。すなわち、ｎ型層１の表面層でｐチャネル領域３が連結し、その上部にゲート酸化膜６を介して細いゲート電極５が設けられている。このようにして、セル構造のｐチャネル領域３を連結して、セル構造の角での耐圧低下を防ぎ、またアバランシェ耐量の低下を防いでいる。この連結部でのゲート電極５の幅Ｌ８は、２〜６μｍである。図１１（ａ）の断面図では、二つのセル構造間の距離は十分大きく、ゲート電極５の下において、広いｎ型層１の露出部があり、ＭＯＳＦＥＴの導通時にもオン抵抗が低く抑えられる。この部分でのゲート電極５の幅Ｌ５は、１６〜１９０μｍであり、ゲート電極５間の距離Ｌ６は、６〜２０μｍ、ｎ+ ソース領域４の長さＬ７は、１２〜２００μｍである。なお、この例においても、図９に示したように半導体チップのセル構造が並べられた部分の最外周部の外周セル構造１９は、ｐチャネル領域３の外側の辺が半導体チップの辺と平行であり、セル構造の内側部分にのみｎ+ ソース領域４を有し、内側の方形セル構造より面積が広くなっている。そして、外角セル構造２０は、ｐチャネル領域３の外側の辺が半導体チップの角に向かう円弧状であり、他の外周セル構造１９より面積が広い。これらは、上記の例と同様にアバランシェ耐量の向上に寄与している。
【００２２】
図９の第二の実施例の構造では、図１の第一の実施例のＭＯＳＦＥＴより、ｐチャネル領域３およびｎ+ ソース領域４の面積が広いので、オン抵抗を低減できる。なお、第二の実施例のＭＯＳＦＥＴもセル構造を形成するためのマスクを変更するだけで、従来のＭＯＳＦＥＴの製造工程に何ら余分な工程を付加することなく製造できる。
【００２３】
図１０は、本発明の第三の実施例のＭＯＳＦＥＴを示し、図１０が上部構造を除いた平面図で、他の図と共通の部分には同一の符号が付されている。この実施例は、図９の第二の実施例の変形例である。セル構造がたて横に連結されているのは同じであるが、セル構造内のｎ+ ソース領域４が、角環状に形成されている点が異なっている。従って、図１０のＨ−Ｈ線における断面は、図１１（ａ）の断面図とほぼ同じになる。但し、図１０のＩ−Ｉ線における断面は、図１１（ｂ）の断面図と違って、図１２のようになる。すなわち、細いゲート電極５の下の二つのｐチャネル領域３の連結部にもｎ+ ソース領域４がある。この実施例の構造では、図９の第二の実施例のＭＯＳＦＥＴより、ｎ+ ソース領域４の面積が広いので、オン抵抗を更に低減できる。
【００２４】
図１３は、本発明の第四の実施例のＭＯＳＦＥＴのセル構造の断面図で、他の図と共通の部分には同一の符号が付されている。この場合は、図１のｐチャネル領域３の表面層の一部にｐチャネル領域３より不純物濃度が高く、拡散深さの浅いｐ浅ベース領域１１が、例えばホウ素のドーズ量１×１０15〜３×１０15ｃｍ-2、拡散深さ０．５〜１μｍのイオン注入および拡散熱処理により形成されている。これにより、チャネル抵抗を低下させることによって、寄生トランジスタの動作が抑制され、アバランシェ耐量が向上する。
【００２５】
図１４は、本発明の第五の実施例のＭＯＳＦＥＴのセル構造の断面図で、他の図と共通の部分には同一の符号が付されている。この場合は、ｐチャネル領域３の表面層の一部にｐチャネル領域３より不純物濃度が高く、拡散深さの浅いｐ浅ベース領域１１が形成されている点は、図１２の第四の実施例と同じであるが、ｐ+ ウェル領域は形成されていない。セル構造の配置を改良している上、ｐ浅ベース領域１１を形成することにより、チャネル抵抗を低下させることによって、寄生トランジスタの動作が抑制され、アバランシェ耐量が十分向上するので、ｐ+ ウェル領域２を形成しなくても、実用に耐えるアバランシェ耐量が得られ、しかも以前に述べたオン抵抗が増大する問題を解決できる。特に拡散深さの深いｐ+ ウェル領域２の形成が省略できれば、時間的にもコスト上でもメリットが大きい。
【００２６】
図１５は、本発明の第六の実施例のＭＯＳＦＥＴを示す断面図である。この実施例は第一乃至第五実施例の変形例であり、図１３に対応する図である。この実施例で第一乃至第五実施例と異なる点は、ｎ型半導体層（便宜上（ｎ- ）とする）１より低抵抗率のｎ型半導体領域（ｎ+ ソース領域４より高抵抗率）３１を形成したことである。このｎ型半導体領域３１のパラメータはリン（Ｐ）イオンのドーズ量５×１０12cm-2、拡散深さ２〜４μｍである。このｎ型半導体領域３１により、従来技術よりドーピング濃度を上げることができ、この低抵抗率化しただけその面積を小さくすることによりゲート・ドレイン間容量を小さくし、スイッチング速度を速くすることもできる。この第六実施例は、前記第一乃至第五実施例の全てにおいて適用できる。
【００２７】
以上、ＭＯＳＦＥＴの実施例について説明してきたが、本発明はＭＯＳ構造のゲートをもつ絶縁ゲートバイポーラトランジスタやＭＣＴ（ＭＯＳ制御サイリスタ）等のＭＯＳ型半導体装置にも適用でき、同様に画期的な効果を得られるものである。
【００２８】
【発明の効果】
以上説明したように、本発明によれば、セル構造のチャネル同士を連結することで、チャネル領域の角部へのアバランシェ電流の集中がなくなり、セル構造が並べられた部分の外周部の外周セル構造、外角セル構造のｐｎ接合を曲率の小さいものにし、面積を広くして、アバランシェ耐量を向上させることができる。更にチャネル領域内に高不純物濃度の浅ベース領域を設け、チャネル抵抗を減じて、アバランシェ耐量を向上させることができる。
【図面の簡単な説明】
【図１】  本発明の第一の実施例のＭＯＳＦＥＴの上部構造を除いた平面図
【図２】（ａ）は第一の実施例のＭＯＳＦＥＴの図１のＡ−Ａ線断面図、（ｂ）は図１のＢ−Ｂ線断面図
【図３】  図１のＭＯＳＦＥＴの周辺部の断面図
【図４】  従来のＭＯＳＦＥＴを示し、（ａ）は上部構造を除いての平面図、（ｂ）は（ａ）のＣ−Ｃ線断面図、（ｃ）は（ａ）のＤ−Ｄ線断面図
【図５】  ＭＯＳＦＥＴのｐウェル領域の拡散深さに対するアバランシェ耐量およびオン抵抗の関係線図
【図６】  アバランシェ電流を示し、（ａ）は従来のＭＯＳＦＥＴでの平面図、（ｂ）は本発明の実施例のＭＯＳＦＥＴでの平面図
【図７】  ＭＯＳＦＥＴの表面付近に生ずる寄生バイポーラトランジスタを示す断面図
【図８】  本発明の実施例のＭＯＳＦＥＴと従来のＭＯＳＦＥＴとのアバランシェ耐量の温度特性線図
【図９】  本発明の第二の実施例のＭＯＳＦＥＴの上部構造を除いた平面図
【図１０】  本発明の第三の実施例のＭＯＳＦＥＴの上部構造を除いた平面図
【図１１】（ａ）は図９の本発明の第二の実施例のＭＯＳＦＥＴのＥ−Ｅ線断面図、（ｂ）はＦ−Ｆ線断面図
【図１２】  図１０の第三の実施例のＭＯＳＦＥＴのＩ−Ｉ線断面図
【図１３】  本発明の第四の実施例のＭＯＳＦＥＴの要部断面図
【図１４】  本発明の第五の実施例のＭＯＳＦＥＴの要部断面図
【図１５】  本発明の第六の実施例のＭＯＳＦＥＴの要部断面図
【符号の説明】
１                  ｎ型層
２                  ｐ+ ウェル領域
３                  ｐチャネル領域
４                  ｎ+ ソース領域
５                  ゲート電極
６                  ゲート酸化膜
７                  層間絶縁膜
８                  ソース電極
１１                  ｐ+ 浅ベース領域
１２                  チップ
１３                  ドレイン電極
１４                  フィールド酸化膜
１５                  パッシベーション膜
１６                  ｐ周辺領域
１７                  周辺電極
１８                  多結晶シリコンリング
１９                  外周セル構造
２０                  外角セル構造
３１                  ｎ型半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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