(57)【特許請求の範囲】
【請求項１】
（イ）  単結晶シリコンの領域と、
（ロ）  前記単結晶シリコンの上に配置された多結晶シリコンまたは絶縁体の上のシリコン（ＳＯＩ）の１つの層と、
（ハ）  多結晶シリコンまたはＳＯＩの前記層の１つの中に配置されたラッチ回路と、
（ニ）  単結晶シリコンの前記領域の中に配置され、かつ前記ラッチの状態に応答してオンまたはオフにされるパス・トランジスタと、
を有する、ラッチにより制御されるパス・トランジスタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）およびそれと同等の装置と共に有効に用いることができる、３次元的に構成されたラッチおよびパス・トランジスタに関する。さらに詳細にいえば、本発明は、高稠密度フィールド再構成可能プログラマブル・ゲート・アレイ・アーキテクチャを得るために、３次元的に構成されたラッチおよびパス・トランジスタに関する。
【０００２】
【発明が解決しようとする課題】
先行技術によるフィールド・プログラマブル・ゲート・アレイは、通常、２つの形式に分けられる。第１の形式のＦＰＧＡは、パス素子としてアンチ・ヒューズを用いる。この場合には、通常は分離されていてそれらの間が開放回路になっている２本の金属導線が、予め定められたようにプログラムされる時、それらの間の金属導線または相互接続線により、短絡回路が形成される。このような回路は一度だけプログラム可能であり、そして最初のプログラミングの後、再構成することはできない。
【０００３】
第２の形式のＦＰＧＡは、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）に基づく素子とパス・トランジスタとを用いる。このパス・トランジスタは、ＳＲＡＭまたはラッチにより制御される。ＳＲＡＭに対するプログラミングが金属導線を相互に短絡回路化することを命令する時、このパス・トランジスタがオンになる。この形式のＦＰＧＡは再構成可能である。それは、ＳＲＡＭを再度プログラミングすることにより、金属導線の間の短絡回路を除去し、そして反対の状態にすることができるからである。このことにより、パス・トランジスタをオフにし、そして金属導線の間に開放回路を得ることができる。
【０００４】
前記で説明された第２の形式のＦＰＧＡは、設計された機能を適切に得ることができるが、一方において、ＳＲＡＭとパス装置との両方が常にバルク・シリコンの中に製造される。したがって、ＦＰＧＡは２次元的であり、したがって、与えられた領域に対し、アレイの中に組み込むことができる素子の稠密度に一定の制限がある。
【０００５】
【課題を解決するための手段】
本発明に従い、先行技術について前記で説明された不適切な点を最小限にすることができ、そして高稠密度フィールド・アーキテクチャに対するラッチとパス・トランジスタとを組合わせて得ることができる。
【０００６】
概略をいえば、ポリシリコンまたは絶縁体の上のシリコン（ＳＯＩ）の層を有するバルク・シリコンを備えることにより、前記装置を達成することができる。金属導線の間に良好な短絡回路の経路を得るために、および高速なスイッチング速度を得るために、非常に小さな抵抗値を有しなければならないパス・トランジスタが、ポリシリコンに比べて非常に小さな抵抗率のバルク・シリコンの中に製造される。パス・トランジスタだけがこのバルク・シリコンの中に製造されるので、寸法を大きくしてもなお小さな抵抗値を得ることができる。ラッチのみがポリシリコンまたはＳＯＩの層の中に製造され、そしてパス・トランジスタの上に配置されるから、チップの上で使用される面積領域は、すべての回路がバルク・シリコンの中に製造される先行技術において要求される面積領域に同じか、またはさらに小さいことができる。ポリシリコンの抵抗率はバルク・シリコンの抵抗率よりも大きいであろうけれども、ラッチはこのような高い抵抗率の条件の下で適切に動作することができる。それは、高速動作が着目している環境の中では重要でないからである。
【０００７】
パス・トランジスタによる抵抗値の非常に小さな経路により、高速の応答時間が可能であり、そしてラッチを３次元的に集積化することにより空間を節約することができ、したがって、速度の利点と稠密度の利点との両方を得ることができる。
【０００８】
【発明の実施の形態】
入力端子と、基準端子すなわちアース端子とを備えた、標準形ラッチ回路が図に示されている。１対の直列接続された回路が、入力端子とアース端子との間に並列に接続される。これらの直列接続された回路のおのおのは、Ｐチヤンネル・トランジスタ３、７と、Ｎチヤンネル・トランジスタ５、９とを有する。これらの直列接続された回路のおのおののトランジスタのゲートは相互に接続され、そして他の直列接続された回路のＰチヤンネル・トランジスタおよびＮチヤンネル・トランジスタの接続点に接続される。Ｐチヤンネル・トランジスタ３とＮチヤンネル・トランジスタ５の接続点は、Ｎチヤンネル・パス・トランジスタ１１のゲートに接続される。Ｎチヤンネル・パス・トランジスタ１１は、金属導線１３と金属導線１５との間に接続される。
【０００９】
動作の際には、ラッチ１の状態に応じて、パス・トランジスタ１１はオン状態またはオフ状態になるであろう。ラッチ１がパス・トランジスタ１１のゲートに高レベル信号を送る時、このトランジスタはオン状態になり、そして金属導線１３と金属導線１５の間は短絡回路になる。ラッチ１がパス・トランジスタ１１のゲートに低レベル信号を送る時、このトランジスタはオフ状態になり、そして金属導線１３と金属導線１５の間は開放回路になる。このラッチの入力である端子２０に適切な信号を供給することにより、ラッチ１の状態を変更することができる。例えば、もし入力端子２０に論理レベル「１」が加えられるならば、ラッチ１の端子２１は論理レベル「０」にプログラムされ、その結果、パス・トランジスタ１１はオフ状態に保持される。けれども、もし入力端子２０に一時的に論理レベル「０」が加えられるならば、論理レベル「１」が端子２１にプログラムされ、その結果、パス・トランジスタ１１はオン状態になることができるであろう。
【００１０】
図に示された回路の製造は、バルク・シリコンまたは単結晶シリコン１７と、その上にポリシリコンの層またはＳＯＩ１９を備えた、一定の領域をまず用意することにより開始される。パス・トランジスタ１１はバルク・シリコン１７の中に製造される。パス・トランジスタ１１のソース端子およびドレイン端子は、金属導線１３および金属導線１５に接続される。これらの金属導線はバルク・シリコン１７の上に配置されることができ、および露出して配置されるまたはポリシリコンの層１９の下に配置されることができ、またはポリシリコンの層１９の上に金属導線１３および金属導線１５を配置することができる。パス・トランジスタ１１のゲートはバルク・シリコン１７の表面の上に金属層として配置することができる、またはポリシリコン・ゲートとバルク・シリコンとの間に配置された絶縁体層（図示されていない）を備えたポリシリコンの層１９の一部分であることができる。ラッチ１はポリシリコンの層１９の中に製造され、そして、もしトランジスタ１１のゲートが金属の層であるならば、トランジスタ１１のゲートへの貫通孔またはメタライゼーションにより、またはもしトランジスタ１１のゲートがポリシリコン層の一部分であるならば、そのポリシリコン層の中のゲートへの相互接続により、トランジスタ１１のゲートへの接続が行われる。この好ましい実施例では、パス・トランジスタ１１は１対の金属導線１３および金属導線１５の間に接続されるとして示されているが、周期的にまたは永久的に、相互に接続されるおよび接続されない任意の２点に対し、この接続を行うことができることを理解すべきである。特に、高速でかつ低抵抗値の相互接続が要求される時、任意の２点に対して接続を行うことができることを理解すべきである。
【００１１】
３次元的なラッチおよびバルク・シリコン・パス・トランジスタが得られることが分かるであろう。この場合、ラッチおよびパス・トランジスタは稠密に集積されたアレイとして製造することができる。それは、パス・トランジスタはラッチのすぐ下に配置することができ、したがって、付加されるチップ領域を占有しないからである。さらに、パス・トランジスタがバルク・シリコンの中に製造されるので、パス・トランジスタは高品質および低抵抗値のままである。
【００１２】
本発明が好ましい特定の実施例について説明されたが、多くの変更実施例および修正実施例の可能であることは、当業者には容易に理解されるであろう。したがって、本発明は、このような変更実施例および修正実施例をすべて包含するものと理解しなければならない。
【００１３】
以上の説明に関して更に以下の項を開示する。
（１）（イ）  単結晶シリコンの領域と、
（ロ）  前記単結晶シリコンの上に配置された多結晶シリコンまたは絶縁体の上のシリコン（ＳＯＩ）の１つの層と、
（ハ）  多結晶シリコンまたはＳＯＩの前記層の１つの中に配置されたラッチ回路と、
（ニ）  単結晶シリコンの前記領域の中に配置され、かつ前記ラッチの状態に応答してオンまたはオフにされるパス・トランジスタと、
を有する、ラッチにより制御されるパス・トランジスタ回路。
（２）  第１項記載の回路において、前記パス・トランジスタが１対の金属導線または導電線路の間に接続される、前記回路。
（３）  第１項記載の回路において、前記パス・トランジスタがゲート電極を有し、かつ前記ゲート電極が前記ラッチの状態に応答する、前記回路。
（４）  第２項記載の回路において、前記パス・トランジスタがゲート電極を有し、かつ前記ゲート電極が前記ラッチの状態に応答する、前記回路。
（５）  第１項記載の回路において、前記ラッチ回路が前記パス・トランジスタのすぐ上に物理的に配置される、前記回路。
（６）  第２項記載の回路において、前記ラッチ回路が前記パス・トランジスタのすぐ上に物理的に配置される、前記回路。
（７）  第３項記載の回路において、前記ラッチ回路が前記パス・トランジスタのすぐ上に物理的に配置される、前記回路。
（８）  第４項記載の回路において、前記ラッチ回路が前記パス・トランジスタのすぐ上に物理的に配置される、前記回路。
（９）  第３項記載の回路において、前記ラッチが前記パス・トランジスタの前記ゲートに接続される、前記回路。
（１０）  第４項記載の回路において、前記ラッチが前記パス・トランジスタの前記ゲートに接続される、前記回路。
（１１）  第７項記載の回路において、前記ラッチが前記パス・トランジスタの前記ゲートに接続される、前記回路。
（１２）  第８項記載の回路において、前記ラッチが前記パス・トランジスタの前記ゲートに接続される、前記回路。
（１３）  第１項記載の回路において、前記ラッチ回路が前記ラッチの状態を変更するための入力を有する、前記回路。
（１４）  第４項記載の回路において、前記ラッチ回路が前記ラッチの状態を変更するための入力を有する、前記回路。
（１５）  第８項記載の回路において、前記ラッチ回路が前記ラッチの状態を変更するための入力を有する、前記回路。
（１６）  第１２項記載の回路において、前記ラッチ回路が前記ラッチの状態を変更するための入力を有する、前記回路。
【００１４】
（１７）  高稠密度フィールド再構成可能アーキテクチャに対する３次元的ラッチおよびバルク・シリコン・パス・トランジスタが、ポリシリコンまたは絶縁体の上のシリコン（ＳＯＩ）の層と共にバルク・シリコンを用いて得られる。金属導線の間に良好な短絡回路の経路を得るために、および高速スイッチング速度を得るために、極めて低い抵抗値を有しなければならないパス・トランジスタが、バルク・シリコンの中に製造される。バルク・シリコンは、ポリシリコンに比べて、抵抗率を非常に低く作成することができる。このパス・トランジスタだけがバルク・シリコンの中に配置されるので、寸法を大きくすることにより、さらに低い抵抗値を得ることができる。ラッチだけがポリシリコンまたはＳＯＩの層の中に製造され、そしてパス・トランジスタの上に配置されるので、使用されるチップ領域の大きさが、すべての回路がバルク・シリコンの中に配置される先行技術において要求されるチップ領域の大きさに等しいまたはそれ以下であることができる。ポリシリコンの中での抵抗率はバルク・シリコンの中の抵抗率よりも高いであろうが、ラッチはこのような高い抵抗率の条件の下で適切に動作することができる。それは、その高速動作が着目している環境の中で重要ではないからである。パス・トランジスタの非常に低い抵抗値の経路により、再構成動作に対しポリシリコンの中で得ることができるよりも高速の応答時間が可能である。
【図面の簡単な説明】
【図１】本発明による高稠密度フィールド再構成可能アーキテクチャに対する３次元的に集積化されたラッチおよびバルク・シリコン・パス・トランジスタの回路図。
【符号の説明】
１  ラッチ回路
１１  パス・トランジスタ
１７  単結晶シリコン
１９  多結晶シリコンまたはＳＯＩ
【図１】
0003845468.tif 000002