(57)【特許請求の範囲】
【請求項１】
データ記憶用のキャパシタとこのキャパシタを選択するための第１のトランジスタとを有するメモリセルと、
比較電位を生成するためのダミーキャパシタとこのダミーキャパシタを選択するための第２のトランジスタとを有するダミーセルと、
上記メモリセル中の上記第１のトランジスタを駆動するワード線と、
上記ダミーセル中の上記第２のトランジスタを駆動するダミーワード線と、
上記メモリセルにおけるキャパシタが上記第１のトランジスタを介して接続される第１のビット線と、
この第１のビット線と差動対をなし、上記ダミーセルにおけるダミーキャパシタが上記第２のトランジスタを介して接続される第２のビット線と、
上記第１，第２のビット線間の電位差を増幅するセンスアンプと、
上記メモリセル中のキャパシタが接続されるプレート線と、
上記ダミーセル中のダミーキャパシタが接続されるダミープレート線とを具備し、
チップ選択信号が選択状態にされてから、上記ワード線の選択動作を制御する信号が選択状態にされるまでの期間であって、上記センスアンプの動作前に、上記ワード線と上記ダミーワード線を選択し、且つ上記プレート線とダミープレート線を駆動し、上記メモリセルの記憶データを上記第１のビット線に読み出すとともに、上記ダミーセルにおけるダミーキャパシタを上記第２のトランジスタを介して上記第２のビット線に接続して上記比較電位を上記第２のビット線に与え、
上記ワード線の選択動作を制御する信号が選択状態にされた時に、上記プレート線の駆動を停止し、
上記第１，第２のビット線の電位が変化し、上記プレート線の駆動を停止した後に、上記ワード線と上記ダミーワード線を一旦非選択状態にし、
上記メモリセル中のキャパシタを上記第１のビット線から切り離した状態で上記センスアンプを動作させた後、上記ワード線の選択動作を制御する信号が非選択にされた後に、再び上記ワード線を選択状態にし、上記ダミーワード線の非選択状態を維持して読み出した内容を再書き込みする
ことを特徴とする半導体記憶装置。
【請求項２】
データ記憶用のキャパシタとこのキャパシタを選択するための第１のトランジスタとを有するメモリセルと、比較電位を生成するためのダミーキャパシタとこのダミーキャパシタを選択するための第２のトランジスタとを有するダミーセルと、上記メモリセル中の上記第１のトランジスタを駆動するワード線と、上記ダミーセル中の上記第２のトランジスタを駆動するダミーワード線と、上記メモリセルにおけるキャパシタが上記第１のトランジスタを介して接続される第１のビット線と、この第１のビット線と差動対をなし、上記ダミーセルにおけるダミーキャパシタが上記第２のトランジスタを介して接続される第２のビット線と、上記第１，第２のビット線間の電位差を増幅するセンスアンプと、上記メモリセル中のキャパシタが接続されるプレート線と、上記ダミーセル中のダミーキャパシタが接続されるダミープレート線とを備えた半導体記憶装置のデータ読み出し方法であって、
チップ選択信号を遅延して、上記センスアンプを制御する第１の信号、及び上記ワード線とダミーワード線の選択動作を制御する第２，第３の信号を生成する第１のステップと、
上記チップ選択信号が選択状態にされてから、上記第２の信号が選択状態にされるまでの期間であって、上記センスアンプの動作前に、上記ワード線とダミーワード線を選択し、且つ上記プレート線と上記ダミープレート線を駆動し、上記メモリセルの記憶データを上記第１のビット線に読み出すとともに、上記第２のビット線に上記第２のトランジスタを介してダミーキャパシタを接続して比較電位を与える第２のステップと、
上記第２の信号の選択状態に応答して、上記プレート線の駆動を停止する第３のステップと、
上記第１，第２のビット線の電位が変化し、上記プレート線の駆動を停止した後に、第２，第３の信号に応答して上記ワード線とダミーワード線を一旦非選択状態にする第４のステップと、
上記第２の信号が選択状態にされてから所定の時間経過後に、上記第１の信号に応答して上記センスアンプを動作させることによりセンスする第５のステップと、
上記センスアンプにより上記第１のビット線と上記第２のビット線の間の電位差を増幅する第６のステップと、
上記センスアンプによって、上記第１のビット線と上記第２のビット線との電位差が増幅され、上記第２の信号が非選択にされた後に、上記第３の信号により上記ダミーワード線の非選択を維持しつつ、上記第２の信号に応答して上記プレート線を再び駆動し、上記ワード線を再び選択状態にして読み出した内容を再書き込みする第７のステップと
を具備することを特徴とする半導体記憶装置のデータ読み出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルのキャパシタに蓄積された電荷を読み出す半導体記憶装置及びそのデータ読み出し方法に関し、特にダイナミックランダムアクセスメモリ（ＤＲＡＭ）や強誘電体メモリに関する。
【０００２】
【従来の技術】
図９は、メモリセルのキャパシタに蓄積された電荷を読み出す半導体記憶装置の一例として、強誘電体メモリの基本となる回路構成を示している。図９において、１０，１１はメモリセルの強誘電体キャパシタ、１２，１３はダミーセルの強誘電体キャパシタ、１４，１５はメモリセルの選択トランジスタ、１６，１７はダミーセルの選択トランジスタ、１８はセンスおよび再書き込み用アンプ（センスアンプ）、１９はワード線ｉ、２０はワード線（ｉ＋１）、２１はダミーワード線ａ、２２はダミーワード線ｂ、２３はプレート線ｉ、２４はプレート線（ｉ＋１）、２５はダミープレート線ａ、２６はダミープレート線ｂ、２７，２８はビット線対で、ビット線２７と／ビット線（“／”はバーを意味する）２８は差動対をなしている。また、３００，３０１はカラムを選択するトランジスタ、３０２はカラム選択線、３０３，３０４は共通読み出しデータ線と／データ線である。
【０００３】
上記のような構成において、強誘電体の電界及び分極の向き（両者は一致する）は、プレート線からビット線方向を正の向きと定める。強誘電体メモリは、データを記憶している強誘電体キャパシタの分極の向きに応じてビット線のレベルに高低の差が生ずる。具体的な読み出し動作は、図１０のタイミングチャートに示すように、ビット線を予め０（Ｖ）にプリチャージしておき、選択するセルに接続されているワード線を選択した状態でプレート線を選択する。そして、ビット線対２７，２８の電位が変化した後でセンスおよび再書き込み用アンプ１８を活性化し、上記強誘電体キャパシタの分極の向きに応じてビット線対２７，２８の一方をハイレベルに、他方をロウレベルにする。この際、図９の回路では、ｉ行目のワード線１９を選択したときにはダミーワード線２１を、（ｉ＋１）行目のワード線２０を選択したときにはダミーワード線２２をそれぞれ選択するようになっている。
【０００４】
ここで、電源電圧を３（Ｖ）と仮定し、選択されたプレート線とダミープレート線の電位が最大３（Ｖ）になると仮定する。また、選択されたワード線とダミーワード線の電位の最大値は、ビット線と／ビット線の高電位がキャパシタに伝達されるように、セル選択トランジスタとダミーセル選択トランジスタによるしきい値電圧落ちを補償する電圧（例えば４．５（Ｖ））に昇圧されているものとする。
【０００５】
選択されたメモリセルにおけるキャパシタの分極の向きが上向き（プレート線側からビット線側）のときには、分極と電界の方向が同じため分極反転しない。この場合にはセルが放出する電荷量は少ないため、ビット線のレベルは低い。これに対し、分極の向きが下向き（ビット線側からプレート線側）のときには、分極と電界の方向が反対のため分極反転する。この場合にはセルが放出する電荷量が多いため、ビット線のレベルは高い。よって、ダミーセルの強誘電体キャパシタ１２，１３の面積を、分極反転する時としない時のビット線レベルの中間レベルが発生するように設定すれば、センスおよび再書き込み用アンプ１８により、ビット線対のレベル差をセンスできる。
【０００６】
図１０に示したような、プレートを高レベルに上げた状態でビット線のレベルをセンスする方式を後の説明の都合上“プレートパルス中センス方式”と名づける。このようなデータの読み出し動作については、米国特許４，８７３，６６４に開示されている。この特許には、上記中間電位を発生するためにダミーセルの強誘電体キャパシタ１２あるいは１３の面積を、メモリセル中の強誘電体キャパシタ１０，１１の面積の２倍に設定することが記載されている。なお、ダミーセルは、常に分極反転領域で動作しないように、すなわち、分極の向きが常に上向き（プレート線からビット線方向）になるようにダミーキャパシタをバイアスする必要がある。
【０００７】
次に、上記従来回路の持つ問題点を明確にするために、センスすべきビット線レベルを強誘電体キャパシタのヒステリシス特性を用いて図形解法する。図１１（ａ）の電位関係から図１１（ｂ）の電位関係への変化の過程で、ビット線には電荷の出入りがないのでビット線の電荷量は保存される。すなわち、
＋ＣB ×０−Ｐ（０）Ａ＝＋ＣB ＶB −Ｐ（３−ＶB ）Ａ…（１）
と表せる。ここで、Ａは強誘電体キャパシタの面積、ＣB はビット線の寄生容量である。（１）式でビット線電位ＶB を強誘電体に印加される電圧Ｖ1 に変えると、
３−ＶB ＝Ｖ1 …（２）
であるので、
Ｐ（Ｖ1 ）−Ｐ（０）＝ＣB （３−Ｖ1 ）／Ａ…（３）
を得る。（３）式を用いれば、下向きの分極から分極反転する場合（高レベル側のセル）、上向きの分極から分極反転しない場合（低レベル側のセル）、及びダミーセルによる場合のそれぞれの電圧Ｖ1 が図１２に示すように求められる。それぞれのビット線電位も
ＶB ＝３−Ｖ1 …（４）
から図１２のように求められる。
【０００８】
セルのヒステリシス特性において、Ｐ（Ｖ1 ）Ａの電圧Ｖに対する傾きは、セルの静電容量に比例する。選択されたカラム３０２に属するビット線２７と／ビット線２８の情報はそれぞれカラムを選択するトランジスタ３００と３０１を介して共通読み出しデータ線３０３と／データ線３０４に送られる。
【０００９】
一般に、センスアンプは、図１３に示すようなＰＭＯＳトランジスタ２１７〜２１９とＮＭＯＳトランジスタ２２０〜２２３とを含むフリップフロップで構成されている。ＰＭＯＳトランジスタ２１７とＮＭＯＳトランジスタ２２３は、フリップフロップの電源スイッチで、トランジスタ２１７のゲート２０６が“０”レベル、トランジスタ２２３のゲート２０３が“１”レベルのとき当該フリップフロップが活性化し、センス動作を開始する。この際、通常はフリップフロップ内のＰＭＯＳトランジスタとＮＭＯＳトランジスタとを介して電源１から接地点２へ流れる貫通電流を少なくするために、電源スイッチとしてのトランジスタ２１７と２２３が導通するタイミングをずらしている。共通読み出しデータ線を電源電圧にプリチャージする場合は、データ線３０３あるいは／データ線３０４のスイッチングの速度は高レベルから低レベルに移行する速度で決まる。従って、ビット線を駆動するセンスアンプはＮＭＯＳトランジスタ側から駆動している。
【００１０】
図１２から分かるように、ダミーキャパシタの静電容量は、低レベル側のセルのセルキャパシタの静電容量の約２倍になることが分かる。例えば、センス動作開始前の低レベル側のビット線電位が１．０Ｖでダミーセル側の／ビット線電位が１．１Ｖとすると、上記センスアンプにおける／ビット線２８の電位を下げるＮＭＯＳトランジスタ２２１のゲート（ビット線２７）の電位は、ビット線２７の電位を下げるＮＭＯＳトランジスタ２２０のゲート（／ビット線２８）の電位よりも僅かに低いので、電位を下げるトランジスタ２２０の電流駆動能力はトランジスタ２２１より高い。しかも、センスアンプから見た／ビット線２８の静電容量は、これに付随するダミーキャパシタの静電容量が大きいことに起因して、ビット線２７の静電容量よりも大きいので、ビット線２７の方が／ビット線２８よりも速く電位が低くなる。すなわち、ビット線２７と／ビット線２８の電位差は広がる。この直後にＰＭＯＳトランジスタ２１７を導通する。／ビット線２８の電位を上げるＰＭＯＳトランジスタ２１９のゲート電位は、ビット線２７の電位を上げるＰＭＯＳトランジスタ２１８のゲート電位よりも低いので、電位を上げるトランジスタ２１９の電流駆動能力はトランジスタ２１８よりも高い。一方、センスアンプから見た／ビット線２８の静電容量はビット線２７の静電容量よりも大きいので、ビット線２７の方が／ビット線２８よりも速く電位が上がりやすくなる。トランジスタ２１９とトランジスタ２１８の電流駆動能力の差が、／ビット線２８の静電容量とビット線２７の静電容量の差よりも小さいと、ビット線２７の方が／ビット線２８よりも速く電位が上昇して誤動作する可能性がある。
【００１１】
高レベル側のセルのセルキャパシタは、分極の続きの軌跡を描くので、ダミーキャパシタの静電容量との大小は一概には言えない。図１２では、高レベル側のセルの静電容量は、ダミーキャパシタの静電容量より極めて大きくなっているが、セルの特性やビット線の寄生容量の大きさによってセルの静電容量は大きく変化する。
【００１２】
例えば、センス動作開始前の高レベル側のビット線電位が１．２Ｖでダミーセル側の／ビット線２８の電位が１．１Ｖとする。図１２のように、高レベル側のセルの静電容量がダミーセル側の静電容量よりも大きく、センスアンプをＮＭＯＳトランジスタから駆動した場合は、これまで説明したのと同様にビット線２７と／ビット線２８の電位差は広がる。引き続き、ＰＭＯＳトランジスタを駆動すると、この場合の軌跡は図中の破線で示されるようになり、センスアンプから見たビット線２７の静電容量は、／ビット線２８よりも小さいので、ビット線２７の方が／ビット線２８よりも速く電位が上昇して正しく読み出すことができる。
【００１３】
逆に、高レベル側のセルの静電容量が、ダミーセル側の静電容量よりも小さい場合は、センスアンプをＮＭＯＳトランジスタ側から駆動した際に、これまで説明したのと同様に、ビット線２７と／ビット線２８の電位差は小さくなり、やがて逆転する可能性がある。
【００１４】
上記のように、センス前のビット線、／ビット線の電位差以外に静電容量のアンバランスがセンス感度に影響を与え、正しくデータが読み出せない場合が生ずる。
【００１５】
また、特開平１−１５８，６９１やＩｎｔｅｇｒａｔｅｄ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ，Ｖｏｌ．４，ｐｐ１３４−１４４には、選択したプレート電位を一旦３（Ｖ）に上げた後に、プレート電位を下げてからセンスする方式が開示されている。図１４はその様子をタイミングチャートで示したものである。分極反転動作は、実際にはドメイン（分域）内の分極の向きが実際に逆向きに変化する現象と非分極反転の現象（これは電子分極やイオン分極に起因する比較的線形性の分極と考えられる）が重なり合っていると考えられる。この方式では、上記非分極反転がばらついてもプレート電位を０（Ｖ）に戻すことによりキャンセルできるので、センスすべきビット線のばらつきを低減することができる。従って、信頼性試験で、この非分極反転領域が変動しても、やはりその影響を最小化できる長所を持つ。今後、このセンス方式を“プレートパルス後センス方式”と呼ぶことにする。
【００１６】
次に、上記プレートパルス後センス方式について解析する。まず、プレートパルス後センス方式におけるビット線電位を図形で求める。図１５（ａ），（ｂ），（ｃ）はそれぞれ、この方式における強誘電体キャパシタの電荷やビット線容量の電荷の推移を示している。（ａ）図から（ｂ）図の状態への変化は、プレートパルス中センス方式と全く同じで（ｂ）図から（ｃ）図への変化においてもビット線には電荷の出入りがない。従って、図１５（ａ）と図１５（ｃ）のビット線の電荷量は保存される。よって、下式（５）が成り立つ。
＋ＣB ×０−Ｐ（０）Ａ＝＋ＣB Ｖ2 −Ｐ（−Ｖ2 ）Ａ…（５）
ここで、Ｖ2 はプレート線が０（Ｖ）に戻ったときのビット線電位を表す。（５）式を整理すると、
Ｐ（−Ｖ2 ）−Ｐ（０）＝ＣB Ｖ2 ／Ａ…（６）
となる。Ｖ2 は図１６を用いれば図形上から求められる。
【００１７】
図１５から明らかなように、プレートパルス後センス方式でも、高レベルと低レベルのときのセルの静電容量が大きく異なる。従って、どのようにダミーセルの静電容量を選んでもセンス時のビット線と／ビット線の容量がアンバランスになる。特に、プレートパルス後センス方式では、プレートパルス中センス方式よりもビット線と／ビット線の電位が低くなる。従って、センスアンプをＮＭＯＳトランジスタ側から駆動してもセンスアンプ動作が開始した直後はＮＭＯＳトランジスタは導通しない。従って、ＰＭＯＳトランジスタが駆動されて初めてビット線と／ビット線に差がつく。例えば、ダミーセルの静電容量がビット線と／ビット線の静電容量の中間にある場合を考える。この場合は、プレートパルス中センス方式と同様に考えると、ビット線と／ビット線の静電容量のアンバランスにより高レベルと低レベルいずれもビット線と／ビット線の電位差は小さくなり、ついには逆転する可能性が生ずる。
【００１８】
【発明が解決しようとする課題】
上記のように従来の半導体記憶装置は、ビット線対の静電容量のアンバランスにより、データの誤読み出しが起こる可能性があるという問題があった。
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、ビット線対の静電容量のアンバランスに起因する誤動作を回避できる半導体記憶装置及びそのデータ読み出し方法を提供することにある。
【００１９】
【課題を解決するための手段】
この発明の一態様に係る半導体記憶装置は、データ記憶用のキャパシタとこのキャパシタを選択するための第１のトランジスタとを有するメモリセルと、比較電位を生成するためのダミーキャパシタとこのダミーキャパシタを選択するための第２のトランジスタとを有するダミーセルと、上記メモリセル中の上記第１のトランジスタを駆動するワード線と、上記ダミーセル中の上記第２のトランジスタを駆動するダミーワード線と、上記メモリセルにおけるキャパシタが上記第１のトランジスタを介して接続される第１のビット線と、この第１のビット線と差動対をなし、上記ダミーセルにおけるダミーキャパシタが上記第２のトランジスタを介して接続される第２のビット線と、上記第１，第２のビット線間の電位差を増幅するセンスアンプと、上記メモリセル中のキャパシタが接続されるプレート線と、上記ダミーセル中のダミーキャパシタが接続されるダミープレート線とを具備し、チップ選択信号が選択状態にされてから、上記ワード線の選択動作を制御する信号が選択状態にされるまでの期間であって、上記センスアンプの動作前に、上記ワード線と上記ダミーワード線を選択し、且つ上記プレート線とダミープレート線を駆動し、上記メモリセルの記憶データを上記第１のビット線に読み出すとともに、上記ダミーセルにおけるダミーキャパシタを上記第２のトランジスタを介して上記第２のビット線に接続して上記比較電位を上記第２のビット線に与え、上記ワード線の選択動作を制御する信号が選択状態にされた時に、上記プレート線の駆動を停止し、上記第１，第２のビット線の電位が変化し、上記プレート線の駆動を停止した後に、上記ワード線と上記ダミーワード線を一旦非選択状態にし、上記メモリセル中のキャパシタを上記第１のビット線から切り離した状態で上記センスアンプを動作させた後、上記ワード線の選択動作を制御する信号が非選択にされた後に、再び上記ワード線を選択状態にし、上記ダミーワード線の非選択状態を維持して読み出した内容を再書き込みする。
【００２０】
また、この発明の一態様に係る半導体記憶装置のデータ読み出し方法は、データ記憶用のキャパシタとこのキャパシタを選択するための第１のトランジスタとを有するメモリセルと、比較電位を生成するためのダミーキャパシタとこのダミーキャパシタを選択するための第２のトランジスタとを有するダミーセルと、上記メモリセル中の上記第１のトランジスタを駆動するワード線と、上記ダミーセル中の上記第２のトランジスタを駆動するダミーワード線と、上記メモリセルにおけるキャパシタが上記第１のトランジスタを介して接続される第１のビット線と、この第１のビット線と差動対をなし、上記ダミーセルにおけるダミーキャパシタが上記第２のトランジスタを介して接続される第２のビット線と、上記第１，第２のビット線間の電位差を増幅するセンスアンプと、上記メモリセル中のキャパシタが接続されるプレート線と、上記ダミーセル中のダミーキャパシタが接続されるダミープレート線とを備えた半導体記憶装置のデータ読み出し方法であって、チップ選択信号を遅延して、上記センスアンプを制御する第１の信号、及び上記ワード線とダミーワード線の選択動作を制御する第２，第３の信号を生成する第１のステップと、上記チップ選択信号が選択状態にされてから、上記第２の信号が選択状態にされるまでの期間であって、上記センスアンプの動作前に、上記ワード線とダミーワード線を選択し、且つ上記プレート線と上記ダミープレート線を駆動し、上記メモリセルの記憶データを上記第１のビット線に読み出すとともに、上記第２のビット線に上記第２のトランジスタを介してダミーキャパシタを接続して比較電位を与える第２のステップと、上記第２の信号の選択状態に応答して、上記プレート線の駆動を停止する第３のステップと、上記第１，第２のビット線の電位が変化し、上記プレート線の駆動を停止した後に、第２，第３の信号に応答して上記ワード線とダミーワード線を一旦非選択状態にする第４のステップと、上記第２の信号が選択状態にされてから所定の時間経過後に、上記第１の信号に応答して上記センスアンプを動作させることによりセンスする第５のステップと、上記センスアンプにより上記第１のビット線と上記第２のビット線の間の電位差を増幅する第６のステップと、上記センスアンプによって、上記第１のビット線と上記第２のビット線との電位差が増幅され、上記第２の信号が非選択にされた後に、上記第３の信号により上記ダミーワード線の非選択を維持しつつ、上記第２の信号に応答して上記プレート線を再び駆動し、上記ワード線を再び選択状態にして読み出した内容を再書き込みする第７のステップとを具備する。
【００３３】
上記のような構成によれば、第１のビット線と第２のビット線にそれぞれ付随する寄生容量を実質的に等しくした状態でセンス動作を行うので、第１のビット線と第２のビット線間に充分大きな電位差が生成されていれば、センスアンプの動作時にビット線対の電位が誤った方向に変化することはない。よって、ビット線対の静電容量のアンバランスに起因する誤動作を回避できる。
【００３５】
また、センスアンプでセンス動作を行う前に選択したワード線を一旦非選択状態にし、その後センスアンプをセンス動作させるので、第１のビット線と第２のビット線に付随する寄生容量は実質的に等しく、ビット線対の静電容量はセンス動作に影響を与えない。
【００３６】
更に、第１のビット線と第２のビット線にそれぞれ付随する寄生容量を実質的に等しくした状態でセンス動作を行うので、第１のビット線と第２のビット線間に充分大きな電位差が生成されていれば、センスアンプの動作時にビット線対の電位が誤った方向に変化することはない。よって、ビット線対の静電容量のアンバランスに起因する誤動作を回避できる。
【００３８】
しかも、ワード線とプレート線を選択した後に、ワード線を非選択にして強誘電体キャパシタをビット線から切り離した状態でセンスアンプを動作させるので、この段階でビット線に付随する静電容量はセルのパターン配置によって決定され、静電容量の対称性を容易に改善できる。従って、センスアンプを動作させる前のビット線電位を比較電位と比較することにより正しくセンスできる。
【００３９】
センス動作を行った後、第１のビット線と第２のビット線に大きな電位差が出てきたところで、再びワード線を選択し直すので、読み出した内容を再書き込みできる。
【００４０】
また、ワード線及びダミーワード線とプレート線及びダミープレート線を選択した後に、ワード線とダミーワード線を非選択にしてメモリセルとダミーセルを第１，第２のビット線対から切り離した状態でセンスアンプを動作させる。この段階で第１，第２のビット線対に付随する静電容量はセルのパターン配置によって決定されるので、静電容量の対称性を容易に改善できる。従って、センスアンプを動作させる前の第１のビット線電位はダミーセルによって発生した中間レベルと比較することにより正しくセンスできる。
【００４２】
プレート線を非選択状態にしたうえで、センス動作を行うプレートパルス後センス方式を採用しているので、セルキャパシタの非分極反転の影響が低減されて、ばらつきの少ない電位差を第１のビット線と第２のビット線間に生成させることができる。
【００４５】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
図１は、本発明によるプレートパルス中センス方式の強誘電体メモリにおける基本回路を示している。この図１では、チップが選択され、センスアンプがセンスを終了するまでの動作に関係する部分に着目して示している。
【００４６】
チップ選択信号／ＣＥは、インバータ２１１の入力端（節点２００）に入力される。このインバータ２１１の出力端（節点２０１）には、遅延回路２１２の入力端及びプレート線デコーダ回路２１０の第１の入力端が接続される。上記遅延回路２１２の出力端（節点２０２）には、遅延回路２１３の入力端及びナンドゲート２１５の一方の入力端が接続される。上記遅延回路２１３の出力端（節点２０３）には、遅延回路２１４の入力端及びインバータ２１６の入力端が接続される。また、上記遅延回路２１４の出力端（節点２０４）には上記ナンドゲート２１５の他方の入力端が接続され、このナンドゲート２１５の出力端（節点２０５）がナンドゲート２２４の一つの入力端に接続される。上記ナンドゲート２２４の他の入力端にはアドレス信号Ａ０（／Ａ０）〜Ａｍ（／Ａｍ）が入力される。このナンドゲート２２４の出力端（節点２２６）にはインバータ２２５の入力端が接続され、このインバータ２２５の出力端にはワード線７３及びプレート線デコーダ回路２１０の第２の入力端が接続される。このプレート線デコーダ回路２１０の出力端は、プレート線７５に接続されている。上記ナンドゲート２２４とインバータ回路２２５は、アドレス信号Ａ０（／Ａ０）〜Ａｍ（／Ａｍ）と信号／ＷＬＣＫをデコードしてワード線７３を駆動するワード線デコーダ回路７６として働く。
【００４７】
ＰＭＯＳトランジスタ２１７，２１８，２１９とＮＭＯＳトランジスタ２２０，２２１，２２３は、ビット線７２と／ビット線２０７の電位差をセンスするためのセンスアンプを構成している。センスアンプのうち、ＰＭＯＳトランジスタ２１８，２１９とＮＭＯＳトランジスタ２２０，２２１は、フリップフロップ回路を構成している。このフリップフロップ回路は、ゲートが上記インバータ２１６の出力端（節点２０６）に接続されたＰＭＯＳトランジスタ２１７とゲートが上記遅延回路２１３の出力端（節点２０３）に接続されたＮＭＯＳトランジスタ２２３とによって動作が制御される。そして、節点２０６が“０”レベル、節点２０３が“１”レベルになるとＰＭＯＳトランジスタ２１７とＮＭＯＳトランジスタ２２３が導通して、上記フリップフロップ回路が活性化し、ビット線７２と／ビット線２０７の電位差を増幅する。
【００４８】
メモリセルの選択トランジスタ６３のドレインはビット線７２に接続され、ゲートはワード線７３に接続される。この選択トランジスタ６３のソース（節点６８）とプレート線７５との間には強誘電体キャパシタ６１が接続されている。
【００４９】
図２は、上記図１に示した回路におけるプレート線デコーダ回路２１０の構成例を示している。このデコーダ回路２１０は、ワード線デコーダ回路７６、すなわち図１に示した回路におけるナンドゲート２２４とインバータ回路２２５のパターン占有面積を小さくするための回路である。図２に示すように、プレート線デコーダ回路２１０は、ＰＭＯＳトランジスタ６４，７９、ＮＭＯＳトランジスタ６５，６６及びインバータ７７，７８を含んで構成され、ワード線デコーダ回路７６の出力信号（ワード線７３の電位）とプレートクロックとで制御される。ＰＭＯＳトランジスタ６４のソースは電源１に接続され、ゲートにはプレートクロックが供給される。ＮＭＯＳトランジスタ６５のドレインは上記ＰＭＯＳトランジスタのドレイン（節点６９）に接続され、ゲートには上記プレートクロックが供給される。ＮＭＯＳトランジスタ６６のドレインは上記ＮＭＯＳトランジスタ６５のソース（節点７０）に接続され、ゲートはワード線７３に接続され、ソースは接地点２に接続される。ＰＭＯＳトランジスタ７９のソースは電源１に接続され、ドレインは節点６９に接続され、ゲートはインバータ７８の出力端に接続される。インバータ７７の入力端は節点６９に接続され、出力端はビット線７２に接続されたメモリセルのプレート線７５−１に接続される。また、インバータ７８の入力端は節点６９に接続され、出力端は／ビット線２０７に接続されたセルのプレート線７５−２に接続される。
【００５０】
上記プレート線デコーダ回路２１０は、ワード線デコーダ回路７６の出力信号（ワード線７３の電位）とプレートクロックとがともに“１”レベルのときのみ節点６９が“０”レベルとなってインバータ７７，７８によりプレート線７５−１，７５−２が選択されて駆動される。プレートクロックが“１”レベルのままでワード線デコーダ回路７６の出力が一旦“０”レベルになっても節点６９は“０”レベルに留まるので、プレート線７５−１，７５−２は“１”レベルを維持する。非選択のプレート線デコーダ回路２１０は、プレートクロックが“０”レベルのとき節点６９が“１”レベルにプリチャージされる。この後、ワード線７３は“０”レベルのままであるので、節点６９の“１”レベルは放電されず、この状態を維持する。但し、長時間この状態を続けると、接合漏れ電流などにより節点６９の電位が低下する恐れがある。そこでトランジスタ７９とインバータ７８とによってラッチ回路を構成し、節点６９の“１”レベルを保持し、電位の低下を防止するようにしている。
【００５１】
次に、上記のような構成において図３のタイミングチャートにより動作を説明する。チップ選択信号／ＣＥが非選択状態、すなわち“１”レベルのときには、インバータ２１１の出力により節点２０１，２０２，２０３は“０”レベルである。上記遅延回路２１４（遅延時間Ｔ３）は、入力信号を反転した遅延信号を出力するように構成されており、節点２０４は“１”レベルになる。よって、ナンドゲート２１５から出力される信号／ＷＬＣＫは“１”レベルとなり、ワード線７３とプレート線７５（７５−１，７５−２）の駆動制御は行われず、ナンドゲート２２４の出力はアドレス信号Ａ０（／Ａ０）〜Ａｍ（／Ａｍ）によって決定される。チップが非選択の状態では、全てのアドレス信号の出力は“０”レベルなので、ワード線７３も“０”レベルである。この際、節点２０１の電位、すなわちプレートクロックは“０”レベルであるので、プレート線デコーダ回路２１０によるプレート線７５の駆動制御も行われない。また、節点２０６は“１”レベル、節点２０３は“０”レベルであるのでセンスアンプは非活性状態である。
【００５２】
一方、チップ選択信号／ＣＥが選択状態の“０”レベルになると、インバータ２１１の出力により節点２０１（プレートクロック）が“１”レベルになる。この時、アドレス信号Ａ０（／Ａ０）〜Ａｍ（／Ａｍ）が入力されているので、選択されたワード線７３はほぼ同時に選択される。従って、プレート線デコーダ回路２１０によって選択されたプレート線７５も選択される。遅延回路２１２は、プレート線７５のＲＣ遅延に対応する遅延時間Ｔ１の遅延素子で、プレート線７５のプレート線デコーダ回路２１０から一番遅いところが“１”レベルになる頃に節点２０２も“１”レベルになる。節点２０４は遅延回路２１３（遅延時間Ｔ２）と遅延回路２１４（遅延時間Ｔ３）とによる遅延時間によって依然として“１”レベルを維持するので、節点２０５（信号／ＷＬＣＫ）は“０”レベルに反転する。これにより、ナンドゲート２２４の出力は“１”レベルとなり、選択されていたワード線７３は非選択になる。この際、プレート線デコーダ回路２１０に入力されるプレートクロックは“１”レベルであり、プレート線７５は“１”レベルのままである。遅延回路２１３は、ワード線の遅延に対応する遅延時間Ｔ２の遅延素子で、ワード線７３のワード線デコーダ回路７６から一番遅いところが“０”レベルになる頃に節点２０３が“１”レベルになる。これによりセンスアンプが活性化され、ビット線７２と／ビット線２０７の電位差が増幅される。遅延回路２１４（遅延時間Ｔ３）は、センスアンプがセンス動作を行うのに必要な時間を確保するための遅延素子で、センス動作が終了した時点で節点２０４が“０”レベルになり、節点２１５（信号／ＷＬＣＫ）が“１”レベルに戻る。従って、ワード線７３も非選択状態が解除され、“１”レベルに戻る。
【００５３】
なお、図１ではダミーセル、ダミーワード線及びダミープレート線等については省略したが、基本的には図９に示した従来の回路と同様に構成されており、ダミーワード線とダミープレート線はそれぞれ、ワード線及びプレート線と同様に駆動される。このようにして図３のタイミングチャートに示したような動作が実現する。
【００５４】
上述したように、本発明の第１の実施の形態では、ワード線（及びダミーワード線）とプレート線（及びダミープレート線）を選択した後にこのワード線（ダミーワード線）を一旦非選択状態にして強誘電体キャパシタをビット線から切り離した状態でセンスアンプを動作させる。この段階でビット線に付随する静電容量はセルのパターン配置によって決定されるので、静電容量の対称性を容易に改善できる。従って、センスアンプを動作させる前のビット線電位をダミーセルによって発生した中間レベルと比較することにより正しくセンスできる。このように正しくセンスしてビット線と／ビット線に大きな電位差が出てきたところで、再びワード線（ダミーワード線）を選択し直し、読み出した内容を再書き込みすれば良い。但し、図３の破線で示すように、ダミーワード線は必ずしも再び選択する必要はない。
【００５５】
上記のような構成並びにアクセス方法によれば、メモリセルとダミーセルの静電容量にアンバランスがあってもビット線と／ビット線に充分大きな電位差が生成されていればビット線と／ビット線の電位が誤った方向に変化することはない。よって、ビット線対の静電容量のアンバランスに起因する誤動作を回避できる。
【００５６】
なお、ダミーセル内のセルキャパシタは強誘電体キャパシタである必要はなく、ＳｉＯ2 のような常誘電体を用いたキャパシタであっても構わない。
［第２の実施の形態］
図４は、本発明によるプレートパルス後センス方式の強誘電体メモリにおける基本回路を示している。この図４では、図１と同様に、チップが選択され、センスアンプがセンスを終了するまでの動作に関係する部分に着目して示している。
【００５７】
チップ選択信号／ＣＥは、インバータ２６１の入力端（節点２００）に入力される。このインバータ２６１の出力端（節点２５０）には、ナンドゲート２６２，２６６の一方の入力端が接続される。上記ナンドゲート２６２の他方の入力端には、ナンドゲート２６３の出力端（節点２６２）が接続され、出力端（節点２５１）にはこのナンドゲート２６３の一方の入力端及びインバータ２６４の入力端が接続される。上記インバータ２６４の出力端（節点２５２）には、ナンドゲート２６５の一方の入力端及びインバータ２７３の入力端が接続される。上記ナンドゲート２６５の出力端（節点２８０）にはナンドゲート２６７の一方の入力端が接続され、このナンドゲート２６７の出力端（節点２６５）には上記ナンドゲート２６６の他方の入力端が接続される。ナンドゲート２６６の出力端（節点２５３）には、ナンドゲート２６７の他方の入力端及びインバータ２６８の入力端が接続される。このインバータ２６８の出力端には、遅延回路２１３の入力端及びナンドゲート２６９の一方の入力端が接続される。上記遅延回路２１３の出力端（節点２０３）には、遅延回路２１４の入力端及びインバータ２１６の入力端が接続される。また、上記遅延回路２１４の出力端（節点２５６）には上記ナンドゲート２６９の他方の入力端が接続され、このナンドゲート２６９の出力端（節点２５９）がナンドゲート２２４の一つの入力端に接続される。上記ナンドゲート２２４の他の入力端にはアドレス信号Ａ０（／Ａ０）〜Ａｍ（／Ａｍ）が入力される。このナンドゲート２２４の出力端（節点２２６）にはインバータ２２５の入力端が接続され、このインバータ２２５の出力端にはワード線７３及びナンドゲート２７１の一方の入力端が接続される。上記ナンドゲート２２４とインバータ回路２２５は、アドレス信号Ａ０（／Ａ０）〜Ａｍ（／Ａｍ）と信号／ＷＬＣＫをデコードしてワード線７３を駆動するワード線デコーダ回路７６として働く。
【００５８】
また、上記チップ選択信号／ＣＥは、インバータ２７６の入力端（節点２００）に供給される。上記インバータ２７０の出力端（節点２５７）と上記インバータ２７６の出力端（節点２７７）はそれぞれ、ナンドゲート２７２の入力端に接続される。このナンドゲート２７２の出力端（節点２７８）は、インバータ２７９の入力端に接続され、このナンドゲート２７９の出力端（節点２５９）が遅延回路２１２の入力端及び上記ナンドゲート２７１の他方の入力端に接続される。上記遅延回路２１２の出力端（節点２６０）には、インバータ２７３，２７４の入力端が接続される。上記インバータ２７３の出力端は上記ナンドゲート２６５の他方の入力端に接続され、上記インバータ２７４の出力端は上記ナンドゲート２６３の他方の入力端に接続される。
【００５９】
ＰＭＯＳトランジスタ２１７，２１８，２１９とＮＭＯＳトランジスタ２２０，２２１，２２３は、ビット線７２と／ビット線２０７の電位差をセンスするためのセンスアンプを構成している。ＰＭＯＳトランジスタ２１８，２１９とＮＭＯＳトランジスタ２２０，２２１は、フリップフロップ回路を構成している。このフリップフロップ回路は、ゲートが上記インバータ２１６の出力端（節点２０６）に接続されたＰＭＯＳトランジスタ２１７とゲートが上記遅延回路２１３の出力端（節点２０３）に接続されたＮＭＯＳトランジスタ２２３とによって動作が制御される。そして、節点２０６が“０”レベル、節点２０３が“１”レベルになるとＰＭＯＳトランジスタ２１７とＮＭＯＳトランジスタ２２３が導通して、上記フリップフロップ回路が活性化し、ビット線７２と／ビット線２０７の電位差を増幅する。
【００６０】
更に、上記ナンドゲート２７１の出力端（節点２６０）の出力端はインバータ２７５の入力端に接続され、このインバータ２７５の出力端がプレート線７５に接続される。メモリセルの選択トランジスタ６３のドレインはビット線７２に接続され、ゲートはワード線７３に接続される。この選択トランジスタ６３のソース（節点６８）とプレート線７５との間には強誘電体キャパシタ６１が接続されている。
【００６１】
次に、上記のような構成において図５のタイミングチャートにより動作を説明する。チップ選択信号／ＣＥが非選択状態で“１”レベルのときには、インバータ２６１により節点２５０が“０”レベルになるので、節点２５１と２５３は“１”レベルになる。また、インバータ２６４と２６８により、節点２５２と２５４はともに“０”レベルになる。このとき、節点２０３も“０”レベルになるが、節点２５６は遅延回路２１４（遅延時間Ｔ３）が入力信号の反転信号を出力するので“１”レベルになる。節点２０６はインバータ２１６により“１”レベルになるので、ＰＭＯＳトランジスタ２１７とＮＭＯＳトランジスタ２２３が非導通となってセンスアンプは非活性状態である。ナンドゲート２６９により節点２５９（信号／ＷＬＣＫ）には“１”レベルが出力される。
【００６２】
また、チップ選択信号／ＣＥが“１”レベルのときには、上記インバータ２７６により節点２７７は“０”レベルになるので、ナンドゲート２７２とインバータ２７９により、節点２５９（プレートクロック）は“０”レベルになる。全てのアドレス信号Ａ０（／Ａ０）〜Ａｍ（／Ａｍ）は“０”レベルであるので、全てのワード線７３も“０”レベル、ナンドゲート２７１とインバータ２７５とによって全てのプレート線７５も“０”レベルになる。節点２６０は、遅延回路２１２（遅延時間Ｔ１）により“０”レベルで、インバータ２７４と２７３の出力はともに“１”レベルになる。これによって、節点２８０はナンドゲート２６５により“１”レベルになる。
【００６３】
一方、チップ選択信号／ＣＥが選択状態の“０”レベルになると、節点２５０は“１”レベルになるが、節点２５１はナンドゲート２６２と２６３とで構成されるフリップフロップ回路により“１”レベルの状態を記憶したままである。従って、節点２５７も“１”レベルのままである。上記チップ選択信号／ＣＥの“０”レベルによって、節点２７７は“０”レベルから“１”レベルに反転するので、節点２５９（プレートクロック）は“１”レベルになる。アドレス信号Ａ０（／Ａ０）〜Ａｍ（／Ａｍ）はナンドゲート２２４に入力されているので、選択されたワード線７３はほぼ同時に“１”レベルに立ち上がる。従って、ナンドゲート２７１とインバータ２７５とにより、上記選択されたワード線７３に対応するプレート線７５も選択される。遅延回路２１２（遅延時間Ｔ１）はプレート線７５のＲＣ遅延に対応する遅延素子で、プレート線７５のプレート線デコーダ回路（ナンドゲート２７１とインバータ２７５）から一番遅いところが“１”レベルになる頃に節点２６０も“１”レベルになる。これによって、インバータ２７４と２７３からともに“０”レベルが出力される。節点２５０は“１”レベルであるので、ナンドゲート２６３の出力は“１”レベルに、節点２５１は“０”レベルに変わる。よって、インバータ２６４と２７０とにより節点２５７は“０”レベルに変わる。この結果、ナンドゲート２７２とインバータ２７９とにより、節点２５９（プレートクロック）は“０”レベルに変わる。更に、ナンドゲート２７１とインバータ２７５によりプレート線は“０”レベルに変わる。遅延回路２１２はプレート線７５のＲＣ遅延に対応した遅延時間Ｔ１の遅延素子であり、プレート線７５のプレート線デコーダ回路から一番遅いところが“０”レベルになる頃に節点２６０も“０”レベルになる。これによって、インバータ２７３の出力が“１”レベルになり、インバータ２７４の出力も“１”レベルなので、ナンドゲート２６５により節点２８０は“０”レベルとなる。節点２５０は“１”レベルで、節点２８０は“０”レベルなので、ナンドゲート２６６により節点２５３は“０”レベル、インバータ２６８により節点２５４は“１”レベルになる。節点２５６は、遅延回路２１３（遅延時間Ｔ２）と２１４（遅延時間Ｔ３）によって、依然として“１”レベルを維持するので、節点２５９（信号／ＷＬＣＫ）は“０”レベルに変わる。これにより選択されていたワード線７３も非選択になる。この時、ナンドゲート２７１とインバータ２７５によりプレート線７５は“０”レベルのままである。遅延回路２１３はワード線７３の遅延に対応した遅延時間Ｔ２を有する遅延素子で、ワード線７３のワード線デコーダ回路から一番遅いところが“０”レベルになる頃に節点２０３は“１”レベルになる。これによりセンスアンプが活性化され、ビット線７２と／ビット線２０７の電位差がセンスされる。遅延回路２１４（遅延時間Ｔ３）はセンスアンプがセンス動作を行うのに必要な時間を確保するための遅延素子で、センス動作が終了した時点で節点２５６が“０”レベルになり、節点２５９（信号／ＷＬＣＫ）が“１”レベルに戻る。従って、ワード線７３も非選択状態が解除され、“１”レベルに戻る。但し、この時、図５の破線で示すようにダミーワード線は必ずしも再び選択する必要はない。また、プレート線は実線で示すように“０”レベルでも良いし、破線で示すように“１”レベルでも良い。このようにして図５のタイミングチャートに示したような動作が実現する。
【００６４】
この第２の実施の形態では、選択したワード線と選択したダミーワード線の両方を一旦非選択にした状態でセンスアンプを活性化してセンスするようにしている。これによって、前述した第１の実施の形態と同様に、ビット線対の静電容量のアンバランスに起因する誤動作を回避できる。
【００６５】
［第３の実施の形態］
上述した強誘電体メモリに対する考え方はＤＲＡＭにも容易に適用できる。図６は、ＤＲＡＭの基本的な回路構成を抽出して示している。図６において、８０，８１はメモリセルのキャパシタ、８２，８３はダミーセルのキャパシタ、８４，８５はメモリセルの選択トランジスタ、８６，８７はダミーセルの選択トランジスタ、８８はセンスおよび再書き込み用アンプ（センスアンプ）、８９はワード線ｉ、９０はワード線（ｉ＋１）、９１はダミーワード線ａ、９２はダミーワード線ｂ、３はプレート線、９７，９８はビット線と／ビット線である。この第３の実施の形態では、ビット線９７と／ビット線９８の抵抗成分を問題としているので、これらを抵抗の記号で表している。また、３００，３０１はカラムを選択するトランジスタ、３０２はカラム選択線、３０３，３０４は共通読み出しデータ線と／データ線である。
【００６６】
ここで、プレート線３は強誘電体メモリとは異なり、全てのメモリセルと全てのダミーセルに共通で、０．５Ｖｃｃの一定電位に設定されているものとする。また、ビット線９７及び／ビット線９８とダミーセルの節点１０１及び節点１０２も０．５Ｖｃｃにプリチャージされているものとする。そして、ワード線８９とダミーワード線９１を選択する場合を例に取って説明する。
【００６７】
ＤＲＡＭでは、セル面積を最小化するために、ビット線をアルミニウムに比べて抵抗の高い材料（例えばタングステンやポリシリコン）で配線することが多い。ここで、ｉ＝０番目のメモリセルがセンスアンプ８８の近くで、ダミーセルから遠い位置に配置されていたとする。すなわち、センスアンプ８８から見てキャパシタ８０は近くに、ダミーキャパシタ８２は遠くに配置されている。センスアンプ８８とキャパシタ間の配線抵抗の大きさを考えると、キャパシタ８０はキャパシタ８２よりもより駆動しやすい。ここで節点９９に高レベルが記憶されていたとする。ワード線８９を立ち上げると、ビット線９７の電位は／ビット線９８側より高くなる。通常、ＤＲＡＭのセンスアンプ８８はフリップフロップ回路で構成され、ＮＭＯＳトランジスタ側から駆動する。従って、駆動しやすいキャパシタ８０はキャパシタ８２よりも早めに低レベルに動き、誤動作する可能性がある。
【００６８】
そこで、ＤＲＡＭの場合も強誘電体メモリの場合と同様に、ビット線９７と／ビット線９８のＲＣ遅延を等しくする、換言すればビット線の寄生容量を等しくすれば良い。すなわち、例えばセンス動作を行う前にワード線８９とダミーワード線９１を一旦非選択状態としてからセンスし、再びワード線８９を選択すれば良いことが容易に分かる。ワード線８９とダミーワード線８６を一旦非選択状態にすることによって、メモリセルとダミーセルから読み出した電荷をビット線９７と／ビット線９８に閉じこめることができ、静電容量のアンバランスがセンス動作に影響を与えないようにできる。これによって、ビット線対の静電容量のアンバランスに起因する誤動作を回避できる。
【００６９】
［実施の形態４］
強誘電体メモリにおいてもＤＲＡＭのようにプレート電位を０．５Ｖｃｃに固定して書き込みと読み出しをすることが可能である。このような場合でもやはりセンスアンプの動作中にビット線と／ビット線の静電容量にアンバランスがあると誤動作する可能性がある。従って、プレート電位を固定する場合でも上述した対策が有効である。
【００７０】
次に、強誘電体メモリを例にして実際の測定値を用いて本発明による効果を具体的に説明する。但し、この場合、電源電圧は３（Ｖ）ではなく５（Ｖ）と仮定する。
【００７１】
良く知られているように、強誘電体薄膜を分極した状態で高温でベークすると、そのヒステリシス特性が歪み、強誘電体メモリが劣化する。図７及び図８はそれぞれ、一定の分極状態で１５０℃の高温で１０００時間ベークしたときのヒステリシス特性を示している。ここでは、図面の複雑化を防ぐために単位は省略している。横軸は電圧を表し、１目盛りは１（Ｖ）に相当する。縦軸は分極を表し、１目盛りは１０（μＣ／ｃｍ2 ）に相当する。通常のように、水平軸の右方向と垂直軸の上方向を正の方向と考えれば、下向き（ビット線側からプレート線側）の分極の状態で１５０℃の高温で１０００時間ベークしたときのヒステリシス特性を表す。また、水平軸の左方向と垂直軸の下方向を正の方向と考えれば、上向き（プレート線側からビット線側）の分極の状態で１５０℃の高温で１０００時間ベークしたときのヒステリシス特性を表す。
【００７２】
図７は、ベークしたときと同じ分極を読み出す場合のセルの動作点を示している。ＤＰＰはプレートパルス中センス方式（Ｄｕｒｉｎｇ  Ｐｌａｔｅ  Ｐｕｌｓｅ  Ｓｅｎｓｉｎｇ）を、ＡＰＰはプレートパルス後センス方式（ＡｆｔｅｒＰｌａｔｅ  Ｐｕｌｓｅ  Ｓｅｎｓｉｎｇ）をそれぞれ表している。動作点の求め方は、図１２と図１６に従って求めれば良い。ここで、強誘電体キャパシタの面積Ａ＝５．２６（μｍ2 ）、ビット線の浮遊容量ＣB ＝１．５（ｐＦ）と仮定した。
【００７３】
図８は、ベークしたときと反対の分極を読み出す場合のセルの動作点を示す。この読み出し方は通常インプリント読み出しと呼ばれる。図１２と図１６に従えば、図７と同様に動作点は容易に求められる。
【００７４】
動作点が求められたので、セル自身の持つ静電容量のアンバランスについて考える。プレートパルス後センス方式の方が静電容量のアンバランスが顕著なので、この方式に限って考察する。ダミーセルの静電容量は、両者の中間に設定したとする。プレートパルス後センス方式では、図からも分かるようにビット線電位が低くＮＭＯＳトランジスタのしきい値電圧よりも通常低い。そのため、ビット線のセンスはＰＭＯＳトランジスタがオンしてビット線と／ビット線が共に上昇するところでセンスする。図７から、ベークしたときと同じ分極を読み出す場合は、高レベル（ＶBH）側の方が低レベル（ＶBL）側よりも明らかにセルの静電容量が大きい。従って、静電容量の少ないダミーセル側のビット線が上昇し、誤動作する可能性が出てくる。逆に図８から、ベークしたときと反対の分極を読み出す場合は、高レベル（ＶBH）側の方が低レベル（ＶBL）側より明らかにセルの静電容量が小さい。この時は、高レベル側と低レベル側共に読み出しは有利になる。極端な場合は、高レベル側と低レベル側が逆転しても読み出せる可能性さえ出てくる。
【００７５】
以上のように、従来技術では、ベークした状態と同じ分極を読み出す場合に極めて不利になり、信頼性が極端に低下していた。しかし、本発明によれば、上述したような問題が払拭されるので、これまでと比べてはるかに信頼性の高い強誘電体デバイスを実現することが可能になる。
【００７６】
【発明の効果】
以上説明したように、この発明によれば、ビット線の静電容量のアンバランスに起因する誤動作を回避できる半導体記憶装置及びそのデータ読み出し方法が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体記憶装置について説明するためのもので、プレートパルス中センス方式の強誘電体メモリにおいて、チップが選択され、センスアンプがセンスを終了するまでの動作に関係する部分に着目して示す図。
【図２】図１に示した回路におけるプレート線デコーダ回路の構成例を示す図。
【図３】図１に示した回路の動作について説明するためのもので、プレートパルス中センス方式のタイミングチャート。
【図４】本発明の第２の実施の形態に係る半導体記憶装置について説明するためのもので、プレートパルス後センス方式の強誘電体メモリにおいて、チップが選択され、センスアンプがセンスを終了するまでの動作に関係する部分に着目して示す図。
【図５】図４に示した回路の動作について説明するためのもので、プレートパルス後センス方式のタイミングチャート。
【図６】本発明の第３の実施の形態に係る半導体記憶装置について説明するためのもので、ＤＲＡＭにおける基本的な回路構成を抽出して示す図。
【図７】一定の分極状態で１５０℃の高温で１０００時間ベークしたときのヒステリシス特性について説明するためのもので、ベークしたときと同じ分極を読み出す場合のセルの動作点を示す図。
【図８】一定の分極状態で１５０℃の高温で１０００時間ベークしたときのヒステリシス特性について説明するためのもので、ベークしたときと反対の分極を読み出す場合のセルの動作点を示す図。
【図９】従来の半導体記憶装置について説明するためのもので、強誘電体メモリの基本回路構成を示す図。
【図１０】図９に示した回路の動作を説明するためのもので、プレートパルス中センス方式のタイミングチャート。
【図１１】プレートパルス中センス方式の場合のビット線電位、ビット線の浮遊容量、及び強誘電体キャパシタの電荷の変化について説明するための図。
【図１２】プレート中パルス方式のビット線電位の解法について説明するための図。
【図１３】従来のセンスアンプを示す回路図。
【図１４】プレートパルス後センス方式のタイミングチャート。
【図１５】プレートパルス中センス方式とプレートパルス後センス方式のビット線電位、ビット線の浮遊容量、及び強誘電体キャパシタの電荷の変化について説明するための図。
【図１６】プレートパルス後センス方式のビット線電位の解法について説明するための図。
【符号の説明】
６１…強誘電体キャパシタ、６３…選択トランジスタ、７２…ビット線、７３…ワード線、７５…プレート線、２０７…／ビット線、２１０…プレート線デコーダ回路、２１１，２１６，２２５…インバータ、２１２，２１３，２１４…遅延回路、２１５，２２４…ナンドゲート、２１７，２１８，２１９…ＰＭＯＳトランジスタ、２２０，２２１，２２３…ＮＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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