(57)【要約】  交流電圧を整流する整流回路からの整流電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタをスイッチングする集積回路であって、所定のタイミングで前記整流電圧に応じた電圧をサンプリングして保持するサンプルホールド回路と、前記サンプルホールド回路に保持された電圧に基づいて、前記インダクタ電流を制限するためのリミット値を示すリミット電圧を出力する出力回路と、前記インダクタ電流に応じた電圧及び前記リミット電圧に基づいて、前記インダクタ電流の電流値が前記リミット値より大きくなると、前記トランジスタをオフする第１信号を出力する第１信号出力回路と、を備える。
2020255702.tif 000002
【特許請求の範囲】
【請求項１】
交流電圧を整流する整流回路からの整流電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタをスイッチングする集積回路であって、
所定のタイミングで前記整流電圧に応じた電圧をサンプリングして保持するサンプルホールド回路と、
前記サンプルホールド回路に保持された電圧に基づいて、前記インダクタ電流を制限するためのリミット値を示すリミット電圧を出力する出力回路と、
前記インダクタ電流に応じた電圧及び前記リミット電圧に基づいて、前記インダクタ電流の電流値が前記リミット値より大きくなると、前記トランジスタをオフする第１信号を出力する第１信号出力回路と、
を備えることを特徴とする集積回路。
【請求項２】
請求項１に記載の集積回路であって、
前記サンプルホールド回路は、前記インダクタ電流に応じた電圧を、前記整流電圧に応じた電圧としてサンプリングして保持すること、
を特徴とする集積回路。
【請求項３】
請求項１または請求項２に記載の集積回路であって、
前記所定のタイミングは、前記トランジスタをオフするタイミングであることを特徴とする集積回路。
【請求項４】
請求項１〜３の何れか一項に記載の集積回路であって、
前記第１信号が出力されると、前記サンプルホールド回路が前記整流電圧に応じた電圧をサンプリングすることを阻止するサンプリング阻止回路を更に含むこと、
を特徴とする集積回路。
【請求項５】
請求項１〜４の何れか一項に記載の集積回路であって、
前記出力回路は、
前記サンプルホールド回路に保持された電圧に基づいて、前記インダクタ電流を制限するための第１電圧を生成する電圧生成回路と、
前記インダクタ電流を所定の電流値で制限するための第２電圧と、前記第１電圧とのうち、前記リミット値が大きくなる電圧を、前記リミット電圧として選択する選択回路と、
を含むことを特徴とする集積回路。
【請求項６】
請求項５に記載の集積回路であって、
前記電圧生成回路は、
前記サンプルホールド回路がサンプリングした際の前記インダクタ電流の所定倍の電流値を示す前記第１電圧を、前記サンプルホールド回路に保持された電圧に基づいて生成すること、
を特徴とする集積回路。
【請求項７】
請求項６に記載の集積回路であって、
前記電圧生成回路は、
前記サンプルホールド回路に保持された電圧を、所定の抵抗比に基づいて増幅し、前記第１電圧として出力する増幅回路であること、
を特徴とする集積回路。
【請求項８】
請求項１〜７の何れか一項に記載の集積回路であって、
前記トランジスタに流れる電流が過電流となると、前記トランジスタをオフする第２信号を出力する第２信号出力回路をさらに備えることを特徴とする集積回路。
【請求項９】
所定の交流電圧から出力電圧を生成する電源回路であって、
前記所定の交流電圧を整流する整流回路と、
前記整流回路からの整流電圧が印加されるインダクタと、
前記インダクタに流れるインダクタ電流と、前記出力電圧と、に基づいて前記インダクタ電流を制御するトランジスタを駆動する集積回路と、
を含み、
前記集積回路は、
所定のタイミングで前記整流電圧に応じた電圧をサンプリングして保持するサンプルホールド回路と、
前記サンプルホールド回路に保持された電圧に基づいて、前記インダクタ電流を制限するためのリミット値を示すリミット電圧を出力する出力回路と、
前記インダクタ電流に応じた電圧及び前記リミット電圧に基づいて、前記インダクタ電流の電流値が前記リミット値より大きくなると、前記トランジスタをオフする第１信号を出力する第１信号出力回路と、
を備えることを特徴とする電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路及び電源回路に関する。
【背景技術】
【０００２】
一般的な力率改善回路には、インダクタ電流が過電流を示す所定値を超えた際に、トランジスタをオフし、トランジスタを過電流から保護する過電流保護回路が設けられる（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１１１４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、力率改善回路に入力される交流電圧が急激に大きくなると、それに伴いインダクタ電流も増加する。この際、インダクタ電流は、過電流を示す所定値より小さいが、サージ電圧をトランジスタに発生させる程度に大きくなることがある。このようなサージ電圧は、過電流保護回路で防ぐことができないため、トランジスタの特性を劣化させることがある。【０００５】
本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、インダクタ電流を制御するトランジスタを適切に保護することができる集積回路を提供することにある。
【課題を解決するための手段】
【０００６】
前述した課題を解決する本発明の第１の態様は、交流電圧を整流する整流回路からの整流電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタをスイッチングする集積回路であって、所定のタイミングで前記整流電圧に応じた電圧をサンプリングして保持するサンプルホールド回路と、前記サンプルホールド回路に保持された電圧に基づいて、前記インダクタ電流を制限するためのリミット値を示すリミット電圧を出力する出力回路と、前記インダクタ電流に応じた電圧及び前記リミット電圧に基づいて、前記インダクタ電流の電流値が前記リミット値より大きくなると、前記トランジスタをオフする第１信号を出力する第１信号出力回路と、を備える。【０００７】
本発明の第２の態様は、所定の交流電圧から出力電圧を生成する電源回路であって、前記所定の交流電圧を整流する整流回路と、前記整流回路からの整流電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流と、前記出力電圧と、に基づいて前記インダクタ電流を制御するトランジスタを駆動する集積回路と、を含み、前記集積回路は、所定のタイミングで前記整流電圧に応じた電圧をサンプリングして保持するサンプルホールド回路と、前記サンプルホールド回路に保持された電圧に基づいて、前記インダクタ電流を制限するためのリミット値を示すリミット電圧を出力する出力回路と、前記インダクタ電流に応じた電圧及び前記リミット電圧に基づいて、前記インダクタ電流の電流値が前記リミット値より大きくなると、前記トランジスタをオフする第１信号を出力する第１信号出力回路と、を備える。
【発明の効果】
【０００８】
本発明によれば、インダクタ電流を制御するトランジスタを適切に保護することができる集積回路を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】ＡＣ−ＤＣコンバータ１０の一例を示す図である。
【図２】力率改善ＩＣ２５の一例を示す図である。
【図３】サージ防止回路７９の一例を示す図である。
【図４】力率改善ＩＣ２５の動作を説明するための図である。
【図５】ＡＣ−ＤＣコンバータ１０の動作を説明するための図である。
【図６】交流電圧Ｖａｃが急変した際のＡＣ−ＤＣコンバータ１０の主要な波形を示す図である。
【図７】交流電圧Ｖａｃが急変した際のＡＣ−ＤＣコンバータ１０の主要な波形を示す図である。
【図８】ＡＣ−ＤＣコンバータ１５の一例を示す図である。
【図９】力率改善ＩＣ３１０の一例を示す図である。
【図１０】サージ防止回路４００の一例を示す図である。
【発明を実施するための形態】
【００１０】
関連出願の相互参照
この出願は、２０１９年６月２１日に出願された日本特許出願、特願２０１９−１１５１０４に基づく優先権を主張し、その内容を援用する。
【００１１】
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１２】
＝＝＝＝＝本実施形態＝＝＝＝＝
図１は、本発明の一実施形態であるＡＣ−ＤＣコンバータ１０の構成を示す図である。ＡＣ−ＤＣコンバータ１０は、商用電源の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成する昇圧チョッパー型の電源回路である。
【００１３】
負荷１１は、例えば、ＤＣ−ＤＣコンバータや直流電圧で動作する電子機器である。
【００１４】
＜＜＜ＡＣ−ＤＣコンバータ１０の概要＞＞＞
ＡＣ−ＤＣコンバータ１０は、全波整流回路２０、コンデンサ２１，２４，３４Ａ，３４Ｂ、トランス２２、ダイオード２３、力率改善ＩＣ２５、ＮＭＯＳトランジスタ２６、及び抵抗３０〜３３を含んで構成される。
【００１５】
全波整流回路２０は、印加される所定の交流電圧Ｖａｃを全波整流した整流電圧Ｖｒｅｃを、コンデンサ２１と、トランス２２の主コイルＬ１とに印加する。ここで、交流電圧Ｖａｃは、例えば、１００〜２４０Ｖ、周波数が５０〜６０Ｈｚの電圧である。
【００１６】
コンデンサ２１は、整流電圧Ｖｒｅｃを平滑化する素子であり、トランス２２は、主コイルＬ１と、主コイルＬ１に磁気的に結合された補助コイルＬ２とを有する。ここで、本実施形態では、補助コイルＬ２に生じる電圧が、主コイルＬ１に生じる電圧とは極性が逆になるよう、補助コイルＬ２は巻かれている。そして、端子ＺＣＤには、補助コイルＬ２で発生する電圧Ｖｚｃｄが印加される。
【００１７】
主コイルＬ１は、「インダクタ」に相当し、主コイルＬ１に流れる電流は、「インダクタ電流ＩＬ」である。なお、整流電圧Ｖｒｅｃは、主コイルＬ１に直接印加されているが、例えば、抵抗（不図示）等の素子を解して主コイルＬ１に印加されても良い。
【００１８】
また、主コイルＬ１は、ダイオード２３、コンデンサ２４、及びＮＭＯＳトランジスタ２６とともに昇圧チョッパー回路を構成する。このため、コンデンサ２４の充電電圧が直流の出力電圧Ｖｏｕｔとなる。なお、出力電圧Ｖｏｕｔは、例えば、４００Ｖである。
【００１９】
力率改善ＩＣ２５は、ＡＣ−ＤＣコンバータ１０の力率を改善しつつ、出力電圧Ｖｏｕｔのレベルが目的レベル（例えば、４００Ｖ）となるよう、ＮＭＯＳトランジスタ２６のスイッチングを制御する集積回路である。具体的には、力率改善ＩＣ２５は、主コイルＬ１に流れるインダクタ電流ＩＬ、及び出力電圧Ｖｏｕｔに基づいて、ＮＭＯＳトランジスタ２６を駆動する。
【００２０】
力率改善ＩＣ２５の詳細については後述するが、力率改善ＩＣ２５には、端子ＣＳ，ＦＢ，ＺＣＤ，ＣＯＭＰ，ＯＵＴが設けられている。なお、力率改善ＩＣ２５には、上述した５つの端子ＣＳ，ＦＢ，ＺＣＤ，ＣＯＭＰ，ＯＵＴ以外にも端子が設けられているが、ここでは便宜上省略されている。
【００２１】
ＮＭＯＳトランジスタ２６は、ＡＣ−ＤＣコンバータ１０の負荷１１への電力を制御するためのトランジスタである。なお、本実施形態では、ＮＭＯＳトランジスタ２６は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタであることとしたがこれに限られない。ＮＭＯＳトランジスタ２６は、電力を制御できるトランジスタであれば、例えば、バイポーラトランジスタであっても良い。また、ＮＭＯＳトランジスタ２６のゲート電極は、端子ＯＵＴからの信号により駆動されるように接続されている。
【００２２】
抵抗３０，３１は、出力電圧Ｖｏｕｔを分圧する分圧回路を構成し、ＮＭＯＳトランジスタ２６をスイッチングする際に用いられる帰還電圧Ｖｆｂを生成する。なお、抵抗３０，３１が接続されるノードに生成される帰還電圧Ｖｆｂは、端子ＦＢに印加される。
【００２３】
抵抗３２は、インダクタ電流ＩＬを検出するための抵抗であり、一端は、ＮＭＯＳトランジスタ２６のソース電極に接続され、他端は、端子ＣＳに接続されている。なお、本実施形態では、端子ＣＳに入力される、インダクタ電流ＩＬに応じた電圧を電圧Ｖｃｓとする。
【００２４】
電圧Ｖｃｓは、例えば、接地されたＮＭＯＳトランジスタ２６のソース電極を基準（０Ｖ）として、抵抗３２に発生する電圧を反転増幅する反転増幅回路（不図示）から端子ＣＳに印加される電圧である。この場合には、インダクタ電流ＩＬの増加に応じて、端子ＣＳに印加される電圧Ｖｃｓが大きくなる。また、このような正負の反転は、力率改善ＩＣ２５の内部で実施してもよい。例えば、力率改善ＩＣ２５の内部の電源と端子ＣＳ間に分圧抵抗（不図示）を挿入することで、端子ＣＳの電圧Ｖｃｓを正電圧にレベルシフトして用いてもよい。
【００２５】
そして、本実施形態の電圧Ｖｃｓは、例えば、式（１）で表される。
【００２６】
Ｖｃｓ＝Ａ×ＩＬ・・・（１）
なお、式（１）の“Ａ”は、所定の係数であり、抵抗３２の抵抗値や増幅率に基づいて定まる所定値である。
【００２７】
抵抗３３及びコンデンサ３４Ａ，３４Ｂは、詳細は後述するが、フィードバック制御される力率改善ＩＣ２５の位相補償用の素子である。端子ＣＯＭＰと、接地との間に、抵抗３３及びコンデンサ３４Ａが直列に設けられ、これらに対し並列にコンデンサ３４Ｂが設けられている。
【００２８】
＜＜＜力率改善ＩＣ２５の構成＞＞＞
図２は、力率改善ＩＣ２５の構成の一例を示す図である。力率改善ＩＣ２５は、駆動信号生成回路５０、駆動回路５１、及びコンパレータ５２を含んで構成される。なお、図２において、便宜上、図１と異なる位置に端子を描いているが、夫々の端子に接続される配線、素子等は、図１及び図２で同じである。
【００２９】
＜＜駆動信号生成回路５０＞＞
駆動信号生成回路５０は、インダクタ電流ＩＬに応じた電圧Ｖｃｓと、帰還電圧Ｖｆｂとに基づいて、ＮＭＯＳトランジスタ２６をオンオフする駆動信号Ｖｑ１を生成する回路である。駆動信号生成回路５０は、ゼロ電流検出回路７０、遅延回路７１、パルス回路７２、ターンオンタイマ回路７３、ＯＲ回路７４，７８，８０、誤差増幅回路７５、発振回路７６、コンパレータ７７、サージ防止回路７９、及びＳＲフリップフロップ８１を含んで構成される。
【００３０】
ゼロ電流検出回路７０は、端子ＺＣＤの電圧Ｖｚｃｄに基づいて、インダクタ電流ＩＬの電流値が、ほぼゼロを示す“電流値Ｉａ”（以下、便宜上、「ほぼゼロ」を単にゼロと称する。）であるかを検出する回路である。なお、本実施形態のゼロ電流検出回路７０は、インダクタ電流ＩＬの電流値が、“ゼロ”である“電流値Ｉａ”であることを検出すると、ハイレベル（以下、“Ｈ”レベル）の信号Ｖｚを出力する。また、ゼロ電流検出回路７０は、インダクタ電流ＩＬが“電流値Ｉａ”となる際の補助コイルＬ２の所定電圧と、電圧Ｖｚｃｄとを比較するコンパレータ（不図示）を含んで構成される。
【００３１】
遅延回路７１は、ゼロ電流検出回路７０から“Ｈ”レベルの信号Ｖｚが出力されると、所定時間だけ遅延させて出力する。
【００３２】
パルス回路７２は、遅延回路７１から“Ｈ”レベルの信号Ｖｚが出力されると、Ｈレベルのパルス信号Ｖｐ１を出力する。
【００３３】
ターンオンタイマ回路７３は、力率改善ＩＣ２５の起動時や、交流電圧Ｖａｃが遮断され、パルス信号Ｖｐ１が出力されない場合に、ＮＭＯＳトランジスタ２６をオンするためのパルス信号Ｖｐ２を出力する。具体的には、パルス信号Ｖｐ１が所定期間出力されない場合、“Ｈ”レベルのパルス信号Ｖｐ２を所定周期毎に出力する。
【００３４】
ＯＲ回路７４は、パルス信号Ｖｐ１，Ｖｐ２の論理和を演算して出力する。このため、本実施形態では、ＯＲ回路７４からは、パルス信号Ｖｐ１または、パルス信号Ｖｐ２が、信号Ｖｐ３として出力される。
【００３５】
誤差増幅回路７５は、端子ＦＢに印加される帰還電圧Ｖｆｂと、所定の基準電圧Ｖｒｅｆ０との誤差を増幅する回路である。なお、基準電圧Ｖｒｅｆ０は、目的レベルの出力電圧Ｖｏｕｔに応じて定められる電圧である。また、誤差増幅回路７５の出力と接地との間には、端子ＣＯＭＰを介して、位相補償用の抵抗３３及びコンデンサ３４Ａ，３４Ｂが接続されている。ここで、誤差増幅回路７５の出力と端子ＣＯＭＰとが接続されたノードの電圧を、電圧Ｖｅとする。
【００３６】
発振回路７６は、ＯＲ回路７４からの“Ｈ”レベルの信号Ｖｐ３が入力する毎に、振幅が徐々に大きくなるランプ波Ｖｒを出力する。
【００３７】
コンパレータ７７は、電圧Ｖｅとランプ波Ｖｒとの大小を比較して、比較結果として信号Ｖｃ１を出力する。ここでは、電圧Ｖｅがコンパレータ７７の反転入力端子に印加され、ランプ波Ｖｒがコンパレータ７７の非反転入力端子に印加されている。このため、ランプ波Ｖｒのレベルが電圧Ｖｅのレベルより低い場合、信号Ｖｃ１はローレベル（以下、“Ｌ”レベルとする。）となり、ランプ波Ｖｒのレベルが電圧Ｖｅのレベルより高くなると信号Ｖｃ１は“Ｈ”レベルとなる。
【００３８】
ＯＲ回路７８は、信号Ｖｃ１と、過電流が発生したこと示す“Ｈ”レベルの信号Ｖｏｃ（後述）と、の論理和を演算して出力する。このため、信号Ｖｃ１または信号Ｖｏｃが“Ｈ”レベルのとなると、ＯＲ回路７８からは、“Ｈ”レベルの信号Ｖｐ４が出力される。
【００３９】
サージ防止回路７９は、例えば、交流電圧Ｖａｃが急激に上昇した際に、インダクタ電流ＩＬの増加に伴うサージ電圧が、ＮＭＯＳトランジスタ２６に発生することを抑制するための回路である。サージ防止回路７９は、インダクタ電流ＩＬに応じた電圧Ｖｃｓが、過去のインダクタ電流ＩＬに基づいて定まるリミット電圧Ｖｌｉｍｔより大きい場合、ＮＭＯＳトランジスタ２６をオフすべく、“Ｈ”レベルの信号Ｖｐ５を出力する。なお、サージ防止回路７９の詳細については後述する。
【００４０】
ＯＲ回路８０は、ＯＲ回路７８からの信号Ｖｐ４と、サージ防止回路７９からの信号Ｖｐ５との論理和を演算して出力する。このため、信号Ｖｐ４または信号Ｖｐ５が、“Ｈ”レベルとなると、信号Ｖｐ６も“Ｈ”レベルとなる。
【００４１】
ＳＲフリップフロップ８１のＳ入力には、信号Ｖｐ３が入力され、Ｒ入力には、信号Ｖｐ６が入力される。このため、ＳＲフリップフロップ８１のＱ出力である駆動信号Ｖｑ１は、信号Ｖｐ３が“Ｈ”レベルになると“Ｈ”レベルとなる。一方、信号Ｖｐ６が“Ｈ”レベルになると、駆動信号Ｖｑ１は、“Ｌ”レベルになる。
【００４２】
＜＜駆動回路５１＞＞
駆動回路５１は、駆動信号Ｖｑ１に基づいてＮＭＯＳトランジスタ２６を駆動するバッファ回路である。具体的には、駆動回路５１は、入力される信号と同じ論理レベルの信号Ｖｄｒで、ゲート容量等の大きいＮＭＯＳトランジスタ２６を駆動する。また、駆動回路５１は、“Ｈ”レベルの駆動信号Ｖｑ１に基づいて、ＮＭＯＳトランジスタ２６をオンし、“Ｌ”レベルの駆動信号Ｖｑ１に基づいて、ＮＭＯＳトランジスタ２６をオフする。
【００４３】
＜＜コンパレータ５２＞＞
コンパレータ５２は、電圧Ｖｃｓと、基準電圧Ｖｒｅｆ１とを比較することにより、インダクタ電流ＩＬが過電流の状態となることを防ぐための過電流保護回路である。なお「過電流」とは、インダクタ電流ＩＬが、“電流値Ｉｂ”（例えば、主コイルＬ１やＮＭＯＳトランジスタ２６に許容される電流値の９０％の電流値）となる状態をいう。
【００４４】
このため、本実施形態では、インダクタ電流ＩＬが“電流値Ｉｂ”を超えると、電圧Ｖｃｓが基準電圧Ｖｒｅｆ１より大きくなるよう、電圧Ｖｒｅｆ１のレベルが定められている。なお、コンパレータ５２は、インダクタ電流ＩＬが過電流状態となり、電圧Ｖｃｓが基準電圧Ｖｒｅｆ１より大きくなると、電圧Ｖｏｃを“Ｈ”レベルに変化させる。この結果、駆動信号Ｖｑ１は“Ｌ”レベルになるため、ＮＭＯＳトランジスタ２６はオフされる。なお、コンパレータ５２は、「第２信号出力回路」に相当し、“Ｈ”レベルの電圧Ｖｏｃは、「第２信号」に相当する。
【００４５】
＜＜＜サージ防止回路７９＞＞＞
図３は、サージ防止回路７９の一例を示す図である。サージ防止回路７９は、ＮＭＯＳトランジスタ２６がオフする毎に、インダクタ電流ＩＬに応じた電圧Ｖｃｓをサンプリングし、サンプリング結果に基づいて、次のサンプリング周期のインダクタ電流ＩＬを制限する“リミット値Ｌｉｍ”を設定する。そして、サージ防止回路７９は、インダクタ電流ＩＬが、リミット値Ｌｉｍより大きくなると、ＮＭＯＳトランジスタ２６をオフすべく、“Ｈ”レベルの信号Ｖｐ５を出力する。
【００４６】
ところで、本実施形態では、上述したように、インダクタ電流ＩＬと、電圧Ｖｃｓとの間には、式（１）の関係がある。
【００４７】
Ｖｃｓ＝Ａ×ＩＬ・・・（１）
このため、詳細は後述するが、サージ防止回路７９は、インダクタ電流ＩＬに応じた電圧Ｖｃｓと、“リミット値Ｌｉｍ”を示す“リミット電圧Ｖｌｉｍｉｔ”との比較結果に応じて、インダクタ電流ＩＬがリミット値Ｌｉｍを超えているか否かを検出する。
【００４８】
サージ防止回路７９は、エッジ検出回路１００、サンプリング阻止回路１０１、サンプルホールド回路１０２、増幅回路１０３、選択回路１０４、及びコンパレータ１０５を含んで構成される。
【００４９】
＜＜エッジ検出回路１００＞＞
エッジ検出回路１００は、ＮＭＯＳトランジスタ２６がオフするタイミングで、インダクタ電流ＩＬに応じた電圧Ｖｃｓをサンプリングするためのパルス信号Ｖｓ１を出力する。具体的には、エッジ検出回路１００は、駆動信号Ｖｑ１の立下りエッジを検出し、“Ｈ”レベルのパルス信号Ｖｓ１を出力する。
【００５０】
＜＜サンプリング阻止回路１０１＞＞
サンプリング阻止回路１０１は、インダクタ電流ＩＬがリミット値Ｌｉｍより大きくなると、つまり、電圧Ｖｃｓがリミット電圧Ｖｌｉｍｉｔより大きくなると、サンプルホールド回路１０２（後述）が、電圧Ｖｃｓをサンプリングすることを阻止する回路である。
【００５１】
なお、詳細は後述するが、本実施形態では、ＮＭＯＳトランジスタ２６がオフとなる毎に、サンプリングで取得されたインダクタ電流ＩＬの例えば１．１倍のリミット値Ｌｉｍが設定される。これにより、インダクタ電流ＩＬが、リミット値Ｌｉｍを超えた場合には、更にリミット値Ｌｉｍが大きくなることを防ぐことができる。
【００５２】
サンプリング阻止回路１０１は、Ｄフリップフロップ１２０、インバータ１２１、及びＡＮＤ回路１２２を含んで構成される。
【００５３】
Ｄフリップフロップ１２０のＤ入力には、インダクタ電流ＩＬがリミット値Ｌｉｍより大きいか否かを判定するコンパレータ１０５（後述）の比較結果である信号Ｖｐ５が入力される。なお、コンパレータ１０５は、インダクタ電流ＩＬが、リミット値Ｌｉｍより大きいと、“Ｈ”レベルの信号Ｖｐ５を出力し、インダクタ電流ＩＬが、リミット値Ｌｉｍより小さいと、“Ｌ”レベルの信号Ｖｐ５を出力する。
【００５４】
このため、ＤフリップフロップのＣＫ入力に、パルス信号Ｖｓ１が入力されるタイミングで、インダクタ電流ＩＬが、リミット値Ｌｉｍより小さいと、Ｄフリップフロップ１２０のＱ出力は、“Ｌ”レベルとなる。
【００５５】
この結果、インバータ１２１の出力は、“Ｈ”レベルとなるため、ＡＮＤ回路１２２は、“Ｈ”レベルのパルス信号Ｖｓ１を通過させる。したがって、インダクタ電流ＩＬが、リミット値Ｌｉｍより小さい場合、電圧Ｖｃｓをサンプリングさせるためのパルス信号Ｖｓ２が、サンプルホールド回路１０２に出力されることになる。
【００５６】
一方、ＤフリップフロップのＣＫ入力にパルス信号Ｖｓ１が入力されるタイミングで、インダクタ電流ＩＬが、リミット値Ｌｉｍより大きいと、Ｄフリップフロップ１２０のＱ出力は、“Ｈ”レベルとなる。
【００５７】
この結果、インバータ１２１の出力は、“Ｌ”レベルとなるため、ＡＮＤ回路１２２からは常に“Ｌ”レベルの信号Ｖｓ２が出力される。したがって、インダクタ電流ＩＬが、リミット値Ｌｉｍより大きい場合、電圧Ｖｃｓをサンプリングさせるためのパルス信号Ｖｓ２は、サンプルホールド回路１０２に出力されることはない。
【００５８】
＜＜サンプルホールド回路１０２＞＞
サンプルホールド回路１０２は、ＮＭＯＳトランジスタ２６がオフとなる際のインダクタ電流ＩＬをサンプリングし、保持する。具体的には、サンプルホールド回路１０２は、サンプリングを実行させるための“Ｈ”レベルのパルス信号Ｖｓ２が入力されると、電圧Ｖｃｓをサンプリングし、保持する。
【００５９】
サンプルホールド回路１０２は、ＮＭＯＳトランジスタ１３０、及びコンデンサ１３１を含んで構成される。なお、ＮＭＯＳトランジスタ１３０は、“Ｈ”レベルのパルス信号Ｖｓ２が入力される期間のみオンするため、この期間における電圧Ｖｃｓが、コンデンサ１３１の電圧Ｖｓ３として保持される。
【００６０】
＜＜増幅回路１０３＞＞
増幅回路１０３は、サンプリングされた電圧Ｖｃｓに基づいて、リミット電圧Ｖｌｉｍｉｔを設定するための電圧Ｖｄ１を生成する回路である。具体的には、増幅回路１０３では、オペアンプ１４０が、コンデンサ１３１の電圧Ｖｓ３を、抵抗１４１，１４２の抵抗比に応じた倍率で増幅して出力する。増幅回路１０３から出力される電圧Ｖｄ１は、式（２）で表される。
【００６１】
Ｖｄ１＝（１＋（Ｒ２／Ｒ１））×Ｖｓ３・・・（２）
ここでは、抵抗１４１の抵抗値を“Ｒ２”とし、抵抗１４２の抵抗値を“Ｒ１”としている。また、詳細は後述するが、電圧Ｖｄ１は、後述する電圧Ｖｍｉｎより大きい場合、リミット電圧Ｖｌｉｍｉｔとなる。そして、電圧Ｖｓ３は、インダクタ電流ＩＬに応じた電圧Ｖｃｓである。
【００６２】
このため、“Ｒ２／Ｒ１”の値を選択してリミット電圧Ｖｌｉｍｉｔを調整することにより、リミット値Ｌｉｍを、サンプリングされたインダクタ電流ＩＬの所定倍Ｘ（例えば、１．１倍）とすることができる。なお、増幅回路１０３は、「電圧生成回路」に相当し、電圧Ｖｄ１は、「第１電圧」に相当する。
【００６３】
＜＜選択回路１０４＞＞
選択回路１０４は、増幅回路１０３で生成される電圧Ｖｄ１と、インダクタ電流ＩＬが所定の“電流値Ｉｃ”となる際の電圧Ｖｃｓのレベルを示す電圧Ｖｒｅｆ２と、を比較し、リミット値Ｌｉｍが大きくなる電圧を、リミット電圧Ｖｌｉｍｉｔとして出力する回路である。
【００６４】
例えば、交流電圧Ｖａｃの位相角が０°±３０°の範囲で、交流電圧Ｖａｃの振幅が小さいと、整流電圧Ｖｒｅｃのレベルも低くなる。この結果、このような範囲でサンプリングされたインダクタ電流ＩＬに基づいて、リミット値Ｌｉｍが設定されると、サージ電圧が発生する可能性が低いにも関わらずインダクタ電流ＩＬが制限されてしまうことがある。
【００６５】
そこで、選択回路１０４は、電圧Ｖｄ１に対するインダクタ電流ＩＬが所定値Ｉｃより小さいと、所定値Ｉｃをリミット値Ｌｉｍとし、電圧Ｖｄ１に対するインダクタ電流ＩＬが所定値Ｉｃより大きくなると、電圧Ｖｄ１に基づく値をリミット値Ｌｉｍとしている。なお、“電流値Ｉｃ”は、例えば、位相角が９０°の際のインダクタ電流ＩＬの３０％となる値である。
【００６６】
選択回路１０４は、コンパレータ１５０、ＮＭＯＳトランジスタ１５１，１５３、及びインバータ１５２を含んで構成される。
【００６７】
コンパレータ１５０は、サンプリングされたインダクタ電流ＩＬの所定倍Ｘ（例えば、１．１倍）を示す電圧Ｖｄ１と、“電流値Ｉｃ”を示す電圧Ｖｒｅｆ２とを比較する。
【００６８】
そして、電圧Ｖｄ１が電圧Ｖｒｅｆ２より小さい場合、コンパレータ１５０は、“Ｈ”レベルの信号を出力する。この結果、ＮＭＯＳ１５１はオンされ、ＮＭＯＳ１５３はオフされるため、電圧Ｖｒｅｆ２がリミット電圧Ｖｌｉｍｉｔとして、コンパレータ１０５に出力される。
【００６９】
一方、電圧Ｖｄ１が電圧Ｖｒｅｆ２より大きい場合、コンパレータ１５０は、“Ｌ”レベルの信号を出力する。この結果、ＮＭＯＳ１５１はオフされ、ＮＭＯＳ１５３はオンされるため、電圧Ｖｄ１がリミット電圧Ｖｌｉｍｉｔとして、コンパレータ１０５に出力される。なお、電圧Ｖｒｅｆ２は、「第２電圧」に相当する。
【００７０】
＜＜コンパレータ１０５＞＞
コンパレータ１０５は、インダクタ電流ＩＬに応じた電圧Ｖｃｓが、リミット値Ｌｉｍを示すリミット電圧Ｖｌｉｍｉｔより大きいと、“Ｈ”レベルの信号Ｖｐ５を出力し、電圧Ｖｃｓが、リミット電圧Ｖｌｉｍｉｔより小さいと、“Ｌ”レベルの信号Ｖｐ５を出力する。
【００７１】
なお、“Ｈ”レベルの信号Ｖｐ５が出力されると、図２のＯＲ回路８０の出力も“Ｈ”レベルとなる。この結果、ＳＲフリップフロップ８１のＱ出力である駆動信号Ｖｑ１は“Ｌ”レベルになるため、ＮＭＯＳトランジスタ２６はオフされる。したがって、本実施形態では、インダクタ電流ＩＬは、リミット値Ｌｉｍを超えて流れることはない。
【００７２】
なお、増幅回路１０３及び選択回路１０４は、「出力回路」に相当し、コンパレータ１０５は、「第１信号出力回路」に相当し、“Ｈ”レベルの信号Ｖｐ５は、「第１信号」に相当する。
【００７３】
＝＝＝＝力率改善ＩＣ２５の動作＝＝＝＝
＜＜＜所定の交流電圧Ｖａｃが入力されている場合＞＞＞
図４を参照しつつ、ＡＣ−ＤＣコンバータ１０が所定の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成し、一定の負荷に電力を供給している際の力率改善ＩＣ２５の動作を説明する。なお、ここでは、交流電圧Ｖａｃに急激な上昇や過電流は発生していないこととする。このため、図２のサージ防止回路７９及びコンパレータ５２は、ともに“Ｌ”レベルの信号を出力している。
【００７４】
まず、時刻ｔ０にインダクタ電流ＩＬが減少し、ほぼゼロの“電流値Ｉａ”になると、ゼロ電流検出回路７０は、インダクタ電流ＩＬの電流値が“ゼロ”であることを検出し、“Ｈ”レベルの信号Ｖｚを出力する。
【００７５】
また、時刻ｔ０から遅延回路７１の遅延時間だけ経過した時刻ｔ１になると、パルス回路７２は、パルス信号Ｖｐ１を出力する。この結果、ＯＲ回路７４から、“Ｈ”レベルのパルス信号Ｖｐ３が出力されることになる。
【００７６】
そして、パルス信号Ｖｐ３が出力されると、ＳＲフリップフロップ８１は、“Ｈ”レベルの駆動信号Ｖｑ１を出力するため、信号Ｖｄｒも“Ｈ”レベルとなる。この結果、ＮＭＯＳトランジスタ２６はオンし、インダクタ電流ＩＬは増加する。
【００７７】
また、“Ｈ”レベルのパルス信号Ｖｐ３が出力されると、発振回路７６からのランプ波Ｖｒの振幅が増加する。そして、時刻ｔ２に、ランプ波Ｖｒの振幅レベルが電圧Ｖｅのレベルより高くなると、コンパレータ７７は、信号Ｖｃ１を“Ｈ”レベルに変化させる。この結果、ＳＲフリップフロップ８１はリセットされ、信号Ｖｄｒは“Ｌ”レベルとなる。
【００７８】
そして、信号ＶｄｒがＬレベルとなると、ＮＭＯＳトランジスタ２６はオフするため、インダクタ電流ＩＬは徐々に減少する。また、時刻ｔ３にインダクタ電流ＩＬが減少し、ほぼゼロの“電流値Ｉａ”になると、時刻ｔ０の動作が繰り返される。
【００７９】
ここで、ＡＣ−ＤＣコンバータ１０が所定の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成し、一定の負荷に電力を供給している際、帰還電圧Ｖｆｂは一定となる。この結果、誤差増幅回路７５から出力される電圧Ｖｅも一定になるため、ＮＭＯＳトランジスタ２６がオンする期間（例えば、時刻ｔ１〜ｔ２までの期間）も一定となる。
【００８０】
また、ＮＭＯＳトランジスタ２６がオンする際に、交流電圧Ｖａｃを整流した整流電圧Ｖｒｅｃのレベルが高くなると、インダクタ電流ＩＬの電流値も大きくなる。この結果、図５に示すように、インダクタ電流ＩＬのピークの波形は、電圧Ｖｒｅｃの波形と相似形となり、力率が改善される。
【００８１】
＜＜＜交流電圧Ｖａｃが急変した場合＞＞＞
交流電圧Ｖａｃが急変し上昇すると、整流電圧Ｖｒｅｃもそれに伴い急増する。この結果、インダクタ電流ＩＬが増加するため、ＮＭＯＳトランジスタ２６がオフの際に、ＮＭＯＳトランジスタ２６にサージ電圧が発生することがある。
【００８２】
ここでは、図６、図７を参照しつつ、このような現象が発生した際に、力率改善ＩＣ２５がサージ電圧を抑制する際の動作を、図３のサージ防止回路７９を中心に説明する。なお、ここでは、図６の時刻ｔ１３に交流電圧Ｖａｃが急変し、図７の時刻ｔ１６に交流電圧Ｖａｃの急変が収まったこととする。
【００８３】
まず、時刻ｔ１０において、ＮＭＯＳトランジスタ２６をオフすべく、駆動信号Ｖｑ１が“Ｌ”レベルとなると、サージ防止回路７９のエッジ検出回路１００は、電圧Ｖｃｓをサンプリングするための“Ｈ”レベルのパルス信号Ｖｓ１を出力する。
【００８４】
なお、このタイミングでは、インダクタ電流ＩＬは、リミット値Ｌｉｍより小さいため、コンパレータ１０５の信号Ｖｐ５は、“Ｌ”レベルである。このため、サンプリング阻止回路１０１は、インダクタ電流ＩＬのサンプリングを阻止することなく、パルス信号Ｖｓ１を、パルス信号Ｖｓ２としてサンプルホールド回路１０２に出力する。
【００８５】
サンプルホールド回路１０２は、時刻ｔ１０におけるインダクタ電流ＩＬを示す電圧Ｖｃｓを、電圧Ｖｓ３として保持する。ただし、この時刻ｔ１０における電圧Ｖｓ３の“所定倍Ｘ”の電圧Ｖｄ１は、電圧Ｖｒｅｆ２より低いため、リミット電圧Ｖｌｉｍｉｔとして、“電圧Ｖｒｅｆ２”が出力される。
【００８６】
そして、ＮＭＯＳトランジスタ２６がオフとなった後、時刻ｔ１１に、インダクタ電流ＩＬが、ほぼゼロの“電流値Ｉａ”（例えば、図４で説明）となると、駆動信号Ｖｑ１は“Ｈ”レベルとなり、ＮＭＯＳトランジスタ２６はオンされる。この結果、インダクタ電流ＩＬは増加する。なお、図６、図７では、インダクタ電流ＩＬが、ほぼゼロとなる“電流値Ｉａ”は、便宜上省略している。
【００８７】
そして、時刻ｔ１２に、図４の時刻ｔ２と同様に、ランプ波Ｖｒが電圧Ｖｅより大きくなると、駆動信号Ｖｑ１は“Ｌ”レベルとなり、再びＮＭＯＳトランジスタ２６はオフされる。この結果、サンプルホールド回路１０２は、時刻ｔ１２におけるインダクタ電流ＩＬを示す電圧Ｖｃｓを、電圧Ｖｓ３として保持する。
【００８８】
ここで、時刻ｔ１２における電圧Ｖｓ３の“所定倍Ｘ”の電圧Ｖｄ１は、電圧Ｖｒｅｆ２より高いため、リミット電圧Ｖｌｉｍｉｔとして、“電圧Ｖｄ１”が出力される。以降、ＮＭＯＳトランジスタ２６をオフすべく、駆動信号Ｖｑ１が“Ｌ”レベルとなる毎に、時刻ｔ１２における動作が、繰り返される。したがって、インダクタ電流ＩＬを制限するリミット値Ｌｉｍは、インダクタ電流ＩＬの増加に応じて、段階的に増加することになる。
【００８９】
時刻ｔ１３に交流電圧Ｖａｃが急変して上昇すると、整流電圧Ｖｒｅｃのレベルも高くなる。そして、インダクタ電流ＩＬが増加し、リミット値Ｌｉｍより大きくなると、コンパレータ１０５は、“Ｈ”レベルの信号Ｖｐ５を出力する。この結果、図２のＳＲフリップフロップ８１は、時刻ｔ１４に、Ｑ出力である駆動信号Ｖｑ１を“Ｌ”レベルに変化させるため、ＮＭＯＳトランジスタ２６はオフする。
【００９０】
また、時刻ｔ１４に駆動信号Ｖｑ１が“Ｌ”レベルになると、“Ｈ”レベルの信号Ｖｐ５がＤフリップフロップ１２０に保持されるため、Ｄフリップフロップ１２０のＱ出力は、“Ｈ”レベルになる。したがって、時刻ｔ１４以降、サンプリング阻止回路１０１は、サンプルホールド回路１０２が、電圧Ｖｃｓをサンプリングすることを阻止する。この結果、リミット値Ｌｉｍは、時刻ｔ１４における値が保持される。
【００９１】
そして、時刻ｔ１５以降、インダクタ電流ＩＬがゼロとなると、ＮＭＯＳトランジスタ２６はオンし、インダクタ電流ＩＬが、時刻ｔ１４のリミット値Ｌｉｍとなると、ＮＭＯＳトランジスタ２６がオフする動作が繰り返される。
【００９２】
図７の時刻ｔ１６になると、交流電圧Ｖａｃの急変が収まり、所定の交流電圧Ｖａｃの波形となる。この結果、インダクタ電流ＩＬは、リミット値Ｌｉｍより小さくなり、力率改善ＩＣ２５の各回路は、例えば、図４で説明した通常の動作を行うことになる。
【００９３】
そして、時刻ｔ１７では、ランプ波Ｖｒが電圧Ｖｅより高くなり、駆動信号Ｖｑ１が“Ｌ”レベルとなり、ＮＭＯＳトランジスタ２６はオフされる。
【００９４】
また、時刻ｔ１７においては、電圧Ｖｃｓは、リミット電圧Ｖｌｉｍｉｔより低いため、コンパレータ１０５の信号Ｖｐ５は“Ｌ”レベルが出力されている。したがって、Ｄフリップフロップ１２０のＱ出力は、“Ｌ”レベルに変化する。
【００９５】
時刻ｔ１８以降、サンプルホールド回路１０２は、ＮＭＯＳトランジスタ２６がオフされる毎に、電圧Ｖｃｓをサンプリングし、リミット電圧Ｖｌｉｍｉｔを更新する。なお、時刻ｔ１９において、電圧Ｖｄ１が、電圧Ｖｒｅｆ２より低くなるまで、電圧Ｖｄ１が、リミット電圧Ｖｌｉｍｉｔとして出力され続ける。
【００９６】
そして、時刻ｔ１９に、電圧Ｖｄ１が、電圧Ｖｒｅｆ２より低くなると、電圧Ｖｒｅｆ２がリミット電圧Ｖｌｉｍｉｔとして出力される。これにより、位相角が０°に近く、インダクタ電流ＩＬが小さくなる領域であっても、リミット値Ｌｉｍが低くなりすぎることはない。この結果、インダクタ電流ＩＬが小さい領域であっても、サージ防止回路７９を安定して動作させることができる。
【００９７】
＝＝＝その他の実施例＝＝＝
図８は、ＡＣ−ＤＣコンバータ１５の一例を示す図である。ＡＣ−ＤＣコンバータ１５は、全波整流回路２０、コンデンサ２１，２４，３４Ａ，３４Ｂ、トランス２２、ダイオード２３、力率改善ＩＣ３１０、ＮＭＯＳトランジスタ２６、及び抵抗３０〜３３，３００，３０１を含んで構成される。
【００９８】
以下、ＡＣ−ＤＣコンバータ１５と、図１のＡＣ−ＤＣコンバータ１０とでは、同じ符号が付されたブロックは同じである。このため、ここでは、抵抗３００，３０１と、力率改善ＩＣ３１０について説明する。
【００９９】
抵抗３００，３０１は、整流電圧Ｖｒｅｃと相似形の電圧を生成すべく、整流電圧Ｖｒｅｃを分圧する分圧回路である。なお、抵抗３００，３０１で分圧される電圧を、電圧Ｖｉｎとする。
【０１００】
力率改善ＩＣ３１０は、力率改善ＩＣ２５と同様に、ＮＭＯＳトランジスタ２６をスイッチングする集積回路であり、力率改善ＩＣ２５の５つの端子に加え、電圧Ｖｉｎが印加される端子ＩＮを有する。
【０１０１】
＜＜力率改善ＩＣ３１０＞＞
図９は、力率改善ＩＣ３１０の一例を示す図である。力率改善ＩＣ３１０は、図２の力率改善ＩＣ２５の駆動信号生成回路５０の代わりに、駆動信号生成回路５３をもちいている。そして、駆動信号生成回路５３において、サージ防止回路７９の代わりに、サージ防止回路４００を用いている。このため、ここでは、サージ防止回路４００について説明する。
【０１０２】
＜＜サージ防止回路４００＞＞
サージ防止回路４００では、サージ防止回路７９のサンプルホールド回路１０２の代わりに、サンプルホールド回路５００が用いられ、増幅回路１０３の代わりに、増幅回路５１０が用いられている。
【０１０３】
サンプルホールド回路５００は、電圧Ｖｉｎを、信号Ｖｓ２に基づいてサンプリングする回路であり、ＮＭＯＳトランジスタ５０１と、コンデンサ５０２を含んで構成される。
【０１０４】
増幅回路５１０は、サンプルホールド回路５００で保持された電圧Ｖｉｎに基づいて、リミット値Ｌｉｍを示す電圧Ｖｄ１を生成する回路であり、オペアンプ５２０、抵抗５２１，５２２を含んで構成される。
【０１０５】
ここで、インダクタ電流ＩＬは、ＩＬ＝（Ｔｏｎ×Ｖｒｅｃ）／Ｌであるため、インダクタ電流ＩＬと、整流電圧Ｖｒｅｃに応じた電圧Ｖｉｎとは相似形となる。なお、“Ｔｏｎ”は、ＮＭＯＳトランジスタ２６のオン時間であり、“Ｌ”は、主コイルＬ１のインダクタンス値である。
【０１０６】
このため、上述した増幅回路１０３と同様に、増幅回路５１０は、電圧Ｖｉｎに基づいて、リミット値Ｌｉｍを示す電圧Ｖｄ１を生成することができる。この結果、サージ防止回路４００を用いる場合であっても、ＮＭＯＳトランジスタ２６に発生するサージ電圧を防止できる。
【０１０７】
＝＝＝まとめ＝＝＝
以上、本実施形態のＡＣ−ＤＣコンバータ１０，１５について説明した。例えば、力率改善ＩＣ２５では、過去にサンプリングされた電圧Ｖｃｓに基づいて、インダクタ電流ＩＬを制限するリミット値Ｌｉｍが生成される。このため、リミット値Ｌｉｍをインダクタ電流ＩＬに応じて変化させることができ、サージ電圧がＮＭＯＳトランジスタ２６に発生することを防ぐことができる。この結果、ＮＭＯＳトランジスタ２６は適切に保護される。
【０１０８】
また、図８に示すように、整流電圧Ｖｒｅｃを分圧した電圧Ｖｉｎをサンプリングする力率改善ＩＣ３１０を用いても、サージ電圧は防止できる。ただし、図１に力率改善ＩＣ２５では、整流抵抗Ｖｒｅｃを抵抗３００，３０１で分圧する必要がない。このため、力率改善ＩＣ２５は、より消費電力を低減することができる。
【０１０９】
また、サンプルホールド回路１０２は、例えば、ＮＭＯＳトランジスタ２６がオフされる際のタイミングで、インダクタ電流ＩＬに応じた電圧Ｖｃｓをサンプリングする。つまり、サンプルホールド回路１０２は、インダクタ電流ＩＬのピーク値（つまり、最大値）を示す電圧Ｖｃｓを取得する。本実施形態では、インダクタ電流ＩＬのピーク値に基づいてリミット値Ｌｉｍが生成されるため、適切にサージ電圧を防止できる。
【０１１０】
また、インダクタ電流ＩＬがリミット値Ｌｉｍとなると、サンプリング阻止回路１０１は、サンプルホールド回路１０２が、電圧Ｖｃｓをサンプリングすることを阻止する。この結果、リミット値Ｌｉｍは維持され、リミット値Ｌｉｍ以上、大きなインダクタ電流ＩＬが流れることはない。したがって、ＮＭＯＳトランジスタ２６は適切に保護される。
【０１１１】
また、一般に、インダクタ電流ＩＬは、位相角が０°付近では非常に小さくなるため、このようなインダクタ電流ＩＬに応じた電圧Ｖｃｓに基づいてリミット値Ｌｉｍを生成すると、サージ電圧が発生しない状態でも、インダクタ電流ＩＬが制限されてしまうことがある。しかしながら、本実施形態では、リミット値Ｌｉｍは、所定の“電流値Ｉｃ”より小さくなることはない。したがって、例えば、サージ防止回路７９は、交流電圧Ｖａｃの位相角の範囲に関わらず、適切にサージ電圧の発生を抑制できる。
【０１１２】
また、リミット値Ｌｉｍは、サンプリングされた電圧Ｖｃｓに基づいて生成されるため、サンプリングされた電圧Ｖｃｓが大きくなると、リミット値Ｌｉｍも大きくなる。
【０１１３】
また、リミット値Ｌｉｍは、抵抗１４１，１４２の抵抗比に基づいて調整できる。したがって、主コイルＬ１のインダクタンス値、駆動信号Ｖｑ１の周期、ＮＭＯＳトランジスタ２６のオン時間等に応じて、適切なリミット値Ｌｉｍを設定できる。
【０１１４】
また、力率改善ＩＣ２５は、インダクタ電流ＩＬが過電流となると、ＮＭＯＳトランジスタ２６をオフするコンパレータ５２を含んでいる。このため、ＮＭＯＳトランジスタ２６が過電流により破壊されることを防止できる。
【０１１５】
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
【符号の説明】
【０１１６】
１０，１５  ＡＣ−ＤＣコンバータ
２０  全波整流回路
２１，２４，３４Ａ，３４Ｂ，１３１，５０２  コンデンサ
２２  トランス
２３  ダイオード
２５,３１０  力率改善ＩＣ
２６，１３０，１５１，１５３，５０１  ＮＭＯＳトランジスタ
３０〜３３，１４１，１４２，３００，３０１，５２１，５２２  抵抗
５０，５３  駆動信号生成回路
５１  駆動回路
５２，７７，１０５，１５０  コンパレータ
７０  ゼロ電流検出回路
７１  遅延回路
７２  パルス回路
７３  ターンオンタイマ回路
７４，７８，８０  ＯＲ回路
７５  誤差増幅回路
７６  発振回路
７９，４００  サージ防止回路
８１  ＳＲフリップフロップ
１００  エッジ検出回路
１０１  サンプリング阻止回路
１０２，５００  サンプルホールド回路
１０３，５１０  増幅回路
１０４  選択回路
１２０  Ｄフリップフロップ
１２１，１５２  インバータ
１２２  ＡＮＤ回路
１４０，５２０  オペアンプ
【図１】
2020255702.tif 000003
【図２】
2020255702.tif 000004
【図３】
2020255702.tif 000005
【図４】
2020255702.tif 000006
【図５】
2020255702.tif 000007
【図６】
2020255702.tif 000008
【図７】
2020255702.tif 000009
【図８】
2020255702.tif 000010
【図９】
2020255702.tif 000011
【図１０】
2020255702.tif 000012
【国際調査報告】
2020255702.tif 000013
2020255702.tif 000014
2020255702.tif 000015
2020255702.tif 000016