(57)【特許請求の範囲】
【請求項１】
ｐ型半導体基板にＣＭＯＳトランジスタと入出力保護ダイオードが形成された半導体装置において、
前記ｐ型半導体基板の不純物濃度が５×１０１５ｃｍ-３以上から３×１０１６ｃｍ-３以下であり、
前記ｐ型半導体基板に形成された前記ｐ型半導体基板の不純物濃度より大きな不純物濃度を有するｐ型ウェル領域内に、前記ＣＭＯＳトランジスタにおけるＮチャンネルＭＯＳトランジスタと、ｐ＋型拡散層からなるベースとｎ＋型拡散層からなるエミッタを持つＰＮ接合ダイオードである前記入出力保護ダイオードとが形成され、
前記ｐ型半導体基板に形成されたｎ型ウェル領域内に、前記ＣＭＯＳトランジスタにおけるＰチャンネルＭＯＳトランジスタが形成されたことを特徴とする半導体装置。
【請求項２】
ｐ型半導体基板上にｐ型エピタキシャル層が形成され、前記ｐ型エピタキシャル層にＣＭＯＳトランジスタと入出力保護ダイオードが形成された半導体装置において、
前記ｐ型半導体基板の不純物濃度が５×１０１５ｃｍ-３以上から３×１０１６ｃｍ-３以下であり、
前記ｐ型エピタキシャル層の不純物濃度が１×１０１４ｃｍ-３以上から５×１０１５ｃｍ-３以下であり、
前記ｐ型エピタキシャル層に形成された前記ｐ型エピタキシャル層の不純物濃度より大きな不純物濃度を有するｐ型ウェル領域内に、前記ＣＭＯＳトランジスタにおけるＮチャンネルＭＯＳトランジスタと、ｐ＋型拡散層からなるベースとｎ＋型拡散層からなるエミッタを持つＰＮ接合ダイオードである前記入出力保護ダイオードとが形成され、
前記ｐ型エピタキシャル層に形成されたｎ型ウェル領域内に、前記ＣＭＯＳトランジスタにおけるＰチャンネルＭＯＳトランジスタが形成されたことを特徴とする半導体装置。
【請求項３】
前記入出力保護ダイオードのベースとエミッタが、ＬＯＣＯＳによって分離され、等間隔に交互に配置されてなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記入出力保護ダイオードの周囲を、前記ｐ型ウェル領域の不純物濃度より大きい不純物濃度を有する高濃度ｐ型領域で取り囲み、前記高濃度ｐ型領域を電極を介して接地したことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ラッチアップを防止した半導体装置に関するもので、特に半導体基板内に形成した入出力保護ダイオードによって、同じ基板内の別位置に形成したＣＭＯＳトランジスタのラッチアップを防止した半導体装置に関するものである。
【０００２】
【従来の技術】
ＣＭＯＳトランジスタを形成したＩＣチップにおいては、ＣＭＯＳトランジスタが原理的にｎｐｎとｐｎｐの寄生バイポーラトランジスタを内蔵した構造となっていため、電源電圧変動や静電気放電（ElectroStatic Discharge、ＥＳＤ）などのサージが印加された場合にはラッチアップが起き易い。このため、ラッチアップの防止策が必要である。
【０００３】
ＣＭＯＳトランジスタのラッチアップを防止策としては、従来から、ｐ型ウェル領域とｎ型ウェル領域を酸化膜で分離する酸化膜分離法と、ＣＭＯＳトランジスタにおけるｐ型ウェル領域とｎ型ウェル領域の間にガードリングを設ける方法が知られている。酸化膜分離法は、ウェルを酸化膜で分離することから、原理的にラッチアップは起きない。また、ガードリング法は、サージによって発生したラッチアップのトリガーとなる電流を吸収することで、ラッチアップを防止する。
【０００４】
また、ＣＭＯＳトランジスタ自身のラッチアップ耐量を上げる方法として、ｐ型半導体基板の不純物濃度を５×１０17ｃｍ-3〜１×１０19ｃｍ-3に上げて、基板抵抗を下げる方法がある。この基板抵抗を下げる方法は、ｐ型の基板が寄生ｎｐｎトランジスタのベースに対応するため、寄生ｎｐｎトランジスタのベース抵抗を下げる作用を持っている。従って、トランジスタのベース抵抗を下げることで、この寄生ｎｐｎトランジスタのラッチアップを発生するトリガー電流を上げ、ＣＭＯＳトランジスタ自身のラッチアップ耐量を上げている。このようにしてラッチアップ耐量を上げたＣＭＯＳトランジスタを、サージに対する保護素子として利用する方法が知られている。
【０００５】
【発明が解決しようとする課題】
前記した酸化膜分離法とガードリング法によるラッチアップ防止策は、ＩＣチップの大部分を占めるＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタの分離間隔が拡大するため、チップサイズが大きくなり、ウェハコストが増大するという問題がある。また、酸化膜分離法を用いれば、原理的にラッチアップは起きない構造にすることができるが、高価なＳＯＩ（Silicon On Insulator）ウェハが必要となる。
【０００６】
一方、不純物濃度を上げて基板抵抗を下げたｐ型半導体基板にＣＭＯＳトランジスタを形成し、そのＣＭＯＳトランジスタをサージに対する保護素子として利用する方法は、サージに対する十分な耐量が得られていない。基板抵抗を下げたＣＭＯＳトランジスタでも、原理的に内部に寄生トランジスタを内蔵しており、サージに対する入出力保護素子として使えるのは、せいぜい人体モデル（１．５ｋΩ，１００ｐＦ，±２ｋＶ）やマシンモデル（０Ω，２００ｐＦ，±２００Ｖ）に代表される比較的弱いサージに対してのみである。従って、例えば自動車のＥＣＵ（Electric Control Unit）に要求されるような強いＥＳＤサージ（１５０Ω，１５０ｐＦ，±２５ｋＶ）に対しては、耐量が不十分である。このため、自動車のＥＣＵに使用される半導体装置は、ＩＣチップにキャパシタやツェナーダイオードといった保護素子がさらに外付けされて用いられてきた。しかしながら、このような外部保護素子を用いると、製造コストが大幅にアップしてしまうといった問題がある。
【０００７】
そこで本発明の目的は、素子自体で十分なサージ耐量が得られ、且つＣＭＯＳトランジスタのラッチアップを防止した半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
請求項１に記載の発明は、ｐ型半導体基板にＣＭＯＳトランジスタと入出力保護ダイオードが形成された半導体装置において、前記ｐ型半導体基板の不純物濃度が５×１０15ｃｍ-3以上から３×１０16ｃｍ-3以下であり、前記ｐ型半導体基板に形成された前記ｐ型半導体基板の不純物濃度より大きな不純物濃度を有するｐ型ウェル領域内に、前記ＣＭＯＳトランジスタにおけるＮチャンネルＭＯＳトランジスタと、ｐ＋型拡散層からなるベースとｎ＋型拡散層からなるエミッタを持つＰＮ接合ダイオードである前記入出力保護ダイオードとが形成され、前記ｐ型半導体基板に形成されたｎ型ウェル領域内に、前記ＣＭＯＳトランジスタにおけるＰチャンネルＭＯＳトランジスタが形成されたことを特徴としている。尚、請求項３に記載のように、前記入出力保護ダイオードのベースとエミッタは、ＬＯＣＯＳによって分離され、等間隔に交互に配置されてなる構成とすることができる。
【０００９】
本発明では、寄生トランジスタをつくらないダイオードを入出力保護素子として用いることで、サージに対する耐量の高い保護素子とすることができる。さらに、本発明では、ｐ型半導体基板の不純物濃度を、５×１０15ｃｍ-3以上から３×１０16ｃｍ-3以下に設定している。これによって、正・負のいずれのサージに対しても、ラッチアップのトリガーとなるサージで発生した電子またはホールのＣＭＯＳトランジスタへの伝達を抑制することができる。従って、ＣＭＯＳトランジスタのラッチアップを防止することができる。また、本発明では、ＣＭＯＳトランジスタと入出力保護素子として用いられる入出力保護ダイオードが、同じｐ型半導体基板の基板内に形成され、外部保護素子を省略、もしくは低サージ耐量の素子に代えることが可能となり、周辺部品のコストを抑えることができる。
【００１０】
請求項２に記載の発明は、ｐ型半導体基板上にｐ型エピタキシャル層が形成され、前記ｐ型エピタキシャル層にＣＭＯＳトランジスタと入出力保護ダイオードが形成された半導体装置において、前記ｐ型半導体基板の不純物濃度が５×１０15ｃｍ-3以上から３×１０16ｃｍ-3以下であり、前記ｐ型エピタキシャル層の不純物濃度が１×１０14ｃｍ-3以上から５×１０15ｃｍ-3以下であり、前記ｐ型エピタキシャル層に形成された前記ｐ型エピタキシャル層の不純物濃度より大きな不純物濃度を有するｐ型ウェル領域内に、前記ＣＭＯＳトランジスタにおけるＮチャンネルＭＯＳトランジスタと、ｐ＋型拡散層からなるベースとｎ＋型拡散層からなるエミッタを持つＰＮ接合ダイオードである前記入出力保護ダイオードとが形成され、前記ｐ型エピタキシャル層に形成されたｎ型ウェル領域内に、前記ＣＭＯＳトランジスタにおけるＰチャンネルＭＯＳトランジスタが形成されたことを特徴としている。尚、請求項３に記載のように、前記入出力保護ダイオードのベースとエミッタは、ＬＯＣＯＳによって分離され、等間隔に交互に配置されてなる構成とすることができる。
【００１１】
これによれば、請求項１の発明と同様に、ｐ型半導体基板の不純物濃度を、５×１０15ｃｍ-3以上から３×１０16ｃｍ-3以下に設定することで、正・負のいずれのサージに対しても電子またはホールのＣＭＯＳトランジスタへの伝達を抑制し、ラッチアップを防止することができる。一方、本発明においては、１×１０14ｃｍ-3以上から５×１０15ｃｍ-3以下のｐ型半導体基板より不純物濃度が低いｐ型エピタキシャル層にＣＭＯＳトランジスタと入出力保護ダイオードが形成される。このため、請求項１の発明に較べて、ｐ型ウェル及びそこに形成されるＣＭＯＳトランジスタにおけるＮチャンネルＭＯＳトランジスタと入出力保護ダイオードの形成設計の自由度が大きい。
【００１２】
請求項４に記載の発明は、前記入出力保護ダイオードの周囲を、前記ｐ型ウェル領域の不純物濃度より大きい不純物濃度を有する高濃度ｐ型領域で取り囲み、前記高濃度ｐ型領域を電極を介して接地したことを特徴としている。
【００１３】
これによれば、正・負のいずれのサージに対しても、サージで発生しｐ型半導体基板もしくはｐ型エピタキシャル層で吸収しきれなかった電子を、接地した高濃度ｐ型領域で吸収することができる。従って、ラッチアップのトリガーとなる電子のＣＭＯＳトランジスタへの伝達を抑制することができ、ＣＭＯＳトランジスタのラッチアップを防止することができる。
【００１４】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の実施の形態を、図１，２に基づいて説明する。
【００１５】
図１は、本発明の第１の実施形態における半導体装置の平面模式図であり、図２は、図１におけるＡ−Ａ’線に沿った拡大断面模式図である。
【００１６】
図１，２に示す本発明の半導体装置１００にあっては、ｐ型半導体（シリコン、Ｓｉ）基板１において、図中の一点鎖線で囲った範囲に、ＣＭＯＳトランジスタ１１０と入出力保護ダイオード１２０が形成されている。ｐ型Ｓｉ基板１の厚さは約４００μｍであり、ｐ型Ｓｉ基板１の不純物濃度は、後述するシミュレーション結果より、５×１０15ｃｍ-3以上から３×１０16ｃｍ-3以下の範囲に設定される。
【００１７】
ＣＭＯＳトランジスタ１１０は、ｐ型Ｓｉ基板１内に形成されたｎ型ウェル領域３内に、ＬＯＣＯＳ１２によって分離されたＰチャンネルＭＯＳトランジスタ１１１が形成され、ｐ型Ｓｉ基板１内に形成されたｐ型ウェル領域４内に、ＬＯＣＯＳ１２によって分離されたＮチャンネルＭＯＳトランジスタ１１２が形成されている。ｎ型ウェル領域３は、例えば、深さ５μｍで不純物濃度が５．０×１０16ｃｍ-3に設定され、ｐ型ウェル領域４は、深さ６μｍで不純物濃度は１．０×１０17ｃｍ-3に設定されている。尚、図１においては、簡単化のためにＬＯＣＯＳ１２の図示を省略してある。
【００１８】
ＰチャンネルＭＯＳトランジスタ１１１とＮチャンネルＭＯＳトランジスタ１１２の構造については、導電型が異なるのみでありその他の構成については同様であるため、以下、ＰチャンネルＭＯＳトランジスタ１１１の構造について説明する。ｎ型ウェル領域３上には、ゲート酸化膜（図示を省略）を介してゲート電極９が形成されている。また、ゲート電極９の両側にはｐ+ 型拡散層からなるソース３１とドレイン３２が形成されており、これらソース３１とドレイン３２間をチャネル領域としている。尚、図示を省略したが、ゲート電極９、ソース３１、ドレイン３２の上部にはシリサイド膜が形成され、これにより、サリサイド構造を有するＰチャンネルＭＯＳトランジスタ１１１が構成されている。
【００１９】
同様にして、ｐ型ウェル領域４にはＮチャンネルＭＯＳトランジスタ１１２が形成され、ゲート電極の両側に形成されたｎ+ 型拡散層からなるソース４１とドレイン４２間がチャネル領域となっている。ｎ型ウェル領域３とｐ型ウェル領域４には、各々、ｎ型ウェル領域３の電位をとるためのｎ+ 型拡散層４３とｐ型ウェル領域４の電位をとるためのｐ+ 型拡散層３３が形成されている。
【００２０】
ＰチャンネルＭＯＳトランジスタ１１１のソース３１とドレイン３２の２個のｐ+ 型拡散層、およびｐ型ウェル領域４の電位をとるためのｐ+ 型拡散層３３は、例えば、深さ０．３μｍで不純物濃度が２．０×１０18ｃｍ-3に設定され、ＮチャンネルＭＯＳトランジスタ１１２のソース４１とドレイン４２の２個のｎ+ 型拡散層、およびｎ型ウェル領域３の電位をとるためのｎ+ 型拡散層４３は、例えば、深さ０．３μｍで不純物濃度は１．０×１０20ｃｍ-3に設定されている。
【００２１】
ｐ型Ｓｉ基板１上には、ＢＰＳＧ膜、ＴＥＯＳ膜等からなる層間絶縁膜１１が形成されている。ソースとドレイン及びウェル領域の電位をとるためのｐ+ 型拡散層３１，３２，３３とｎ+ 型拡散層４１，４２，４３には、層間絶縁膜１１に形成したコンタクトホールを介して、Ａｌ等からなる配線の導電パターン１０が、コンタクト８で接続されている。尚、図１においては、簡単化のために層間絶縁膜１１と導電パターン１０の図示を省略してある。
【００２２】
一方、入出力保護ダイオード１２０は、ｐ型Ｓｉ基板１内に形成されたｐ型ウェル領域４内に形成され、ｐ+ 型拡散層からなる２個のベース５１，５２とｎ+ 型拡散層からなる２個のエミッタ６１，６２が、ＬＯＣＯＳ１２によって分離され、等間隔に交互に配置された構造を持つＰＮ接合ダイオードである。２個のエミッタ６１，６２のｎ+ 型拡散層は、例えば、深さ２μｍで不純物濃度が１．０×１０20ｃｍ-3に設定され、２個のベース５１，５２のｐ+ 型拡散層は、例えば、深さ３μｍで不純物濃度は２．０×１０18ｃｍ-3に設定されている。また、２個のベース５１，５２同士および２個のエミッタ６１，６２同士は、上層電極（図示を省略）によって接続される。
【００２３】
ＰＮ接合ダイオードは寄生トランジスタをつくらないが、図１に示したベース５１，５２とエミッタ６１，６２が等間隔に交互に配置された構造を持つ入出力保護ダイオード１２０は、サージに対する耐量の高い保護素子とすることができる。図１に示した入出力保護ダイオード１２０は、ベース５１，５２とエミッタ６１，６２が等間隔に配置されているため、並列接続されている各ＰＮ接合の一箇所にサージ電流が偏ることなく、サージ電流が均等に流れる。従って、この様に均等に形成されたＰＮ接合を、複数個並列接続することで必要なサージ電流耐量を持つダイオードにすることができ、複数個直列接続することで必要なサージ電圧耐量を持つダイオードにすることができる。
【００２４】
図１に示した入出力保護ダイオード１２０とＣＭＯＳトランジスタ１１０の間の最短距離Ｓは、配線の取り回し等を考慮して、４０μｍ以上となるように設定される。
【００２５】
図１に示した半導体装置の製造方法を説明する。最初に、所定の不純物濃度を有するｐ型Ｓｉ基板１を用意する。ｐ型Ｓｉ基板１として、例えば、不純物としてボロン（Ｂ）を含有しており、濃度が１．０×１０16ｃｍ-3のものを用いることができる。次に、ＮチャンネルＭＯＳトランジスタ１１２と入出力保護ダイオード１２０の形成領域に、１×１０13ｃｍ-2の条件でボロン（Ｂ）をイオン注入して、ｐ型ウェル領域４を形成する。また、同様にして、ＰチャンネルＭＯＳトランジスタ１１１の形成領域に１×１０13ｃｍ-2の条件でリン（Ｐ）をイオン注入して、ｎ型ウェル領域３を形成する。
【００２６】
次に、所定の開口部を有するＬＯＣＯＳ１２を形成する。ＬＯＣＯＳ１２の形成は、通常用いられている以下の手順で行なう。最初に、ｐ型Ｓｉ基板１上の全面に熱酸化時のマスクとなる窒化シリコン（ＳｉＮ）膜を積層し、所定の開口部を形成したレジストをマスクにしてＳｉＮ膜をエッチングし、ＬＯＣＯＳ形成部に対応する部分を開口させる。ついで、ＳｉＮ膜の開口部に露出したＳｉ表面を熱酸化させてＬＯＣＯＳ１２を形成し、最後にＳｉＮ膜を除去する。ＬＯＣＯＳ１２の厚さは、約０．６μｍである。ＣＭＯＳトランジスタ１１０の形成位置では、ＬＯＣＯＳ１２を形成した後、さらに酸化シリコン（ＳｉＯ）膜からなるゲート酸化膜（図示を省略）とポリシリコン膜からなるゲート電極９を、通常用いられる方法で形成する。
【００２７】
次に、ＣＭＯＳトランジスタ１１０および入出力保護ダイオード１２０のエミッタ６１，６２に対応したＬＯＣＯＳ１２の開口部をレジストにより覆った後、ＬＯＣＯＳ１２を実質的なマスクとして、ベースに対応した開口部から２×１０14ｃｍ-2の条件でボロンをイオン注入する。その後、１０００℃以上で数時間熱処理して、ベース５１，５２となるｐ+ 型拡散層を形成する。レジストを除去した後、同様にして、ＣＭＯＳトランジスタ１１０および入出力保護ダイオード１２０のベース５１，５２に対応したＬＯＣＯＳ１２の開口部をレジストにより覆った後、ＬＯＣＯＳ１２のエミッタに対応した開口部から４×１０16ｃｍ-2の条件でリンをイオン注入する。その後、１０００℃以上で１時間程度熱処理して、エミッタ６１，６２となるｎ+ 型拡散層を形成する。ＣＭＯＳトランジスタ１１０のソースとドレイン、及びウェル領域の電位をとるためのｐ+ 型拡散層３１，３２，３３とｎ+ 型拡散層４１，４２，４３も、同様にして形成することができる。また、入出力保護ダイオード１２０のｐ+ 型拡散層５１，５２とＣＭＯＳトランジスタ１１０のｐ+ 型拡散層３１，３２，３３の不純物濃度と拡散深さを同じに設計すれば、これらを同時に形成することもできる。入出力保護ダイオード１２０のｎ+ 型拡散層６１，６２とＣＭＯＳトランジスタ１１０のｎ+ 型拡散層４１，４２，４３についても同様である。
【００２８】
次に、層間絶縁膜１１としてＢＰＳＧ膜を全面に積層し、ｐ+ 型拡散層３１，３２，３３，５１，５２とｎ+ 型拡散層４１，４２，４３，６１，６２に接続するための開口部を形成する。ＢＰＳＧ膜１１の厚さは、約０．６μｍである。次に、Ａｌ膜を全面に約１μｍの厚さで積層した後、所定形状にパターニングして、電極１０を形成する。
【００２９】
以上で、図１，２に示した半導体装置１００が形成される。尚、電極１０の形成後、上層の層間絶縁膜や電極および保護膜が形成され、パッドを開口して半導体装置１００が完成されるが、一般的に知られた工程であり、その説明を省略する。
【００３０】
図３に、図１，２に示した半導体装置１００の入出力保護ダイオード１２０に自動車のＥＣＵに要求される±２５ｋＶのサージが入力された際、ＣＭＯＳトランジスタ１１０のラッチアップの発生確率について、ｐ型Ｓｉ基板１の不純物濃度依存性をシミュレートした結果を示す。シミュレーションは、図１の半導体装置１００において、入出力保護ダイオード１２０とＣＭＯＳトランジスタ１１０の間隔Ｓを１００μｍに設定し、ＣＭＯＳトランジスタ１１０の構造を１μｍ設計ルールで最小にレイアウトして行った。
【００３１】
図３のシミュレーション結果によれば、ｐ型Ｓｉ基板１の不純物濃度が５×１０15ｃｍ-3以上から３×１０16ｃｍ-3以下の領域において、２５ｋＶの正・負のいずれのサージに対してもラッチアップの発生確率を下げることができる。
【００３２】
入出力保護ダイオード１２０のエミッタ６１，６２に＋２５ｋＶの正サージが印加されると、ＰＮ接合が逆バイアスされてアバランシェが起き、ホールと電子が発生する。入出力保護ダイオード１２０のエミッタ６１，６２に−２５ｋＶの負サージが印加されると、ＰＮ接合は順方向にバイアスされるため、電子が大量に発生する。これらサージによって発生したホールと電子が基板１を経由してＣＭＯＳトランジスタ１１０に伝播すると、ホールの場合はＮチャンネルＭＯＳトランジスタ１１２の領域に形成される寄生ｎｐｎトランジスタのベース電流、電子の場合は、同じくPチャンネルＭＯＳトランジスタ１１１の領域に形成される寄生ｐｎｐトランジスタのベース電流となり、サージの程度が大きければ、ＣＭＯＳトランジスタ１１０のラッチアップを引き起こす。
【００３３】
ｐ型Ｓｉ基板１の不純物濃度が高いほど基板内にはホールが多く存在することになる。負サージで大量に発生する電子は、基板内にホールが多く存在すると再結合し易く、基板内部を拡散しにくくなる。従って、ｐ型Ｓｉ基板１の不純物濃度が高いほど、負のサージに対してラッチアップが起きにくくなる。図３の−２５ｋＶのサージに対するシミュレーション結果より、不純物濃度が５×１０15ｃｍ-3以上であれば、ラッチアップの発生確率は急激に低下する。
【００３４】
一方、正サージで発生するホールによる正ノイズ（電位）は、ｐ型Ｓｉ基板１の不純物濃度が高いほど基板を伝播し易い。従って、ｐ型Ｓｉ基板１の不純物濃度が高いほど、正のサージに対してラッチアップが起き易くなる。図３の＋２５ｋＶのサージに対するシミュレーション結果より、不純物濃度が３×１０16ｃｍ-3より大きい場合、ラッチアップの発生確率は１となる。
【００３５】
以上の結果より、ｐ型Ｓｉ基板１の不純物濃度が５×１０15ｃｍ-3以上から３×１０16ｃｍ-3以下の領域において、ラッチアップのトリガーとなるサージで発生した電子またはホールの伝達を抑制することができ、ＣＭＯＳトランジスタ１１０のラッチアップを防止することができる。尚、図１の半導体装置１００において、入出力保護ダイオード１２０とＣＭＯＳトランジスタ１１０の間隔Ｓを４０μｍに設定しても、図３とほぼ同じシミュレーション結果が得られる。
【００３６】
図１，２に示した半導体装置１００は、ＣＭＯＳトランジスタ１１０と入出力保護ダイオード１２０を、不純物濃度が５×１０15ｃｍ-3以上から３×１０16ｃｍ-3以下のｐ型Ｓｉ基板１内に直接形成した。ＣＭＯＳトランジスタ１１０と入出力保護ダイオード１２０は、図４に示すように、ｐ型Ｓｉ基板１にｐ型エピタキシャル層２を形成し、ｐ型エピタキシャル層２内に形成しても良い。図４に示す半導体装置２００においては、ｐ型Ｓｉ基板１の不純物濃度を５×１０15ｃｍ-3以上から３×１０16ｃｍ-3以下とし、ｐ型エピタキシャル層２の不純物濃度を１×１０14ｃｍ-3以上から５×１０15ｃｍ-3以下とする。ｐ型エピタキシャル層２の厚さは、１０〜２０μｍ程度である。図４に示す半導体装置２００は、最初にｐ型Ｓｉ基板１に所定の不純物濃度のｐ型エピタキシャル層２をエピタキシャル成長し、その後は、図１，２の半導体装置１００で説明したのと同様の工程によって製造することができる。
【００３７】
ｐ型エピタキシャル層２の厚さはｐ型Ｓｉ基板１の厚さに比較して一桁以上小さいため、サージで発生する電子及びホールは主としてｐ型Ｓｉ基板１を伝播し、ｐ型エピタキシャル層２の影響はほとんどない。従って、ｐ型Ｓｉ基板１の不純物濃度を５×１０15ｃｍ-3以上から３×１０16ｃｍ-3以下に設定すれば、前記と同様にサージで発生した電子またはホールの伝達を抑制することができ、ＣＭＯＳトランジスタ１１０のラッチアップを防止することができる。
【００３８】
一方、図４の半導体装置２００においては、ｐ型エピタキシャル層２の不純物濃度を、１×１０14ｃｍ-3以上から５×１０15ｃｍ-3以下の範囲に設定している。このｐ型エピタキシャル層２の不純物濃度は、ｐ型Ｓｉ基板１の不純物濃度より低いため、ｐ型ウェル４とｐ+ 型拡散層３３，５１，５２の不純物濃度をより広い範囲で設定できる。従って、図４の半導体装置２００は、図１，２の半導体装置１００に較べて、ｐ型ウェル４及びそこに形成されるＣＭＯＳトランジスタ１１０におけるＮチャンネルＭＯＳトランジスタ１１２と入出力保護ダイオード１２０の形成設計の自由度が大きい。
【００３９】
以上説明したラッチアップ防止の効果に加えて、本発明ではＣＭＯＳトランジスタ１１０と入出力保護素子として用いられる入出力保護ダイオード１２０が、同じｐ型半導体基板１の基板内に形成され、外部保護素子が使用されていていない。このため、製造コストも削減することができる。
【００４０】
（第２の実施形態）
第１の実施形態は、ｐ型Ｓｉ基板の不純物濃度を最適にして、サージで発生した電子またはホールの伝達を抑制し、ＣＭＯＳトランジスタのラッチアップを防止するものであった。第２の実施形態では、ｐ型Ｓｉ基板の不純物濃度に加えて、入出力保護ダイオードの周囲を高濃度ｐ型領域で取り囲み、電極を介して接地した構造に関する。以下、本実施形態について図に基づいて説明する。
【００４１】
図５，６に、本実施形態における半導体装置３００を示す。図５は本実施形態の半導体装置３００の平面模式図であり、図６は、図５におけるＡ−Ａ’線に沿った拡大断面模式図である。尚、第１の実施形態と同様の部分については同一の符号をつけその説明を省略する。
【００４２】
図５，６に示す本実施形態の半導体装置３００では、図１，２に示す半導体装置１００と較べ、入出力保護ダイオード１２０の周囲を取り囲む、高濃度ｐ型領域７が追加された構造となっている。高濃度ｐ型領域７は、コンタクト７１と電極７０を介して接地されている。高濃度ｐ型領域７の不純物濃度は、ｐ型ウェル領域４の不純物濃度より大きい不純物濃度を有し、例えば、不純物濃度は１．０×１０19ｃｍ-3で、最短幅１０μｍ、深さ１０μｍに設定される。
【００４３】
図５，６に示す半導体装置３００の製造方法は、ｐ型Ｓｉ基板１にｐ型ウェル領域４とｎ型ウェル領域３を形成した後、所定部分に１×１０13ｃｍ-2の条件でボロン（Ｂ）をイオン注入して、高濃度ｐ型領域７を形成する。その後は、図１，２の半導体装置１００で説明したのと同様の工程によって製造することができる。
【００４４】
本実施形態においては、入出力保護ダイオード１２０を接地された高濃度ｐ型領域７で取り囲んでいるので、サージで発生しｐ型半導体基板１で吸収しきれなかった電子を、高濃度ｐ型領域７のホールと結合させ吸収することができる。従って、ラッチアップのトリガーとなる電子のＣＭＯＳトランジスタ１１０への伝達を抑制することができ、ＣＭＯＳトランジスタ１１０のラッチアップを防止することができる。
【００４５】
高濃度ｐ型領域７は、図４に示したｐ型エピタキシャル層２を形成した半導体装置２００に追加しても有効である。尚、この場合の高濃度ｐ型領域７の深さは、図７に示した半導体装置４００のように、ｐ型エピタキシャル層２の厚さより深くして、ｐ型半導体基板１に到達させると効果的である。
【００４６】
以上述べたように、本案によれば、外部保護素子を用いることなしに、低コストで十分なサージ耐量が得られ、且つＣＭＯＳトランジスタのラッチアップを防止した半導体装置を実現することができ、ＩＣ設計技術向上に寄与するところ大である。
【図面の簡単な説明】
【図１】本発明における第１の実施形態における半導体装置の構造を示す平面模式図である。
【図２】本発明における第１の実施形態における半導体装置の構造を示す拡大断面模式図である。
【図３】本発明における半導体装置のｐ型Ｓｉ基板不純物濃度に対するラッチアップ発生確率のシミュレーション結果である。
【図４】本発明における第１の実施形態における半導体装置の構造を示す拡大断面模式図である。
【図５】本発明における第２の実施形態における半導体装置の構造を示す平面模式図である。
【図６】本発明における第２の実施形態における半導体装置の構造を示す拡大断面模式図である。
【図７】本発明における第２の実施形態における半導体装置の構造を示す拡大断面模式図である。
【符号の説明】
１００，２００，３００，４００  半導体装置
１１０  ＣＭＯＳトランジスタ
１１１  ＰチャンネルＭＯＳトランジスタ
１１２  ＮチャンネルＭＯＳトランジスタ
１２０  入出力保護ダイオード
１  ｐ型半導体（Ｓｉ）基板
２  ｐ型エピタキシャル層
３  ｎ型ウェル
４  ｐ型ウェル
５１，５２  ベース
６１，６２  エミッタ
７  高濃度ｐ型領域
８，７１  コンタクト
９  ゲート電極（ポリシリコン）
１０，７０  導電パターン（Ａｌ）
１１  層間絶縁膜（ＢＰＳＧ）
１２  ＬＯＣＯＳ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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