(57)【特許請求の範囲】
【請求項１】
行線と、
この行線により選択的に駆動され、その閾値電圧を４種類に区別することにより１つのメモリセルに２ビット分のデータを記憶し、電流通路の一端に電源電圧が供給されるＮチャネルトランジスタで構成されたメモリセルと、
このメモリセルの電流通路の他端に接続される列線と、
この列線に接続され前記列線を放電する第1の放電手段と、
前記行線に接続され、前記４種類の閾値電圧のうち最も高い第１の閾値電圧に設定された前記メモリセルと同等な構成をした第１のダミーセルと、
この第１のダミーセルに接続される第１のダミー列線と、
前記行線に接続され、前記４種類の閾値電圧のうち２番目に高い第２の閾値電圧に設定された前記メモリセルと同等な構成をした第２のダミーセルと、
この第２のダミーセルに接続される第２のダミー列線と、
前記行線に接続され、前記４種類の閾値電圧のうち３番目に高い第３の閾値電圧に設定された前記メモリセルと同等な構成をした第３のダミーセルと、
この第３のダミーセルに接続される第３のダミー列線と、
前記行線に接続され、前記４種類の閾値電圧のうち最も低い第４の閾値電圧に設定された前記メモリセルと同等な構成をした第４のダミーセルと、
この第４のダミーセルに接続される第４のダミー列線と、
前記第１乃至第４のダミー列線にそれぞれ接続され、前記第１乃至第４のダミー列線を放電する第２の放電手段と、
一端が前記列線に接続され、他端が前記第１及び第２のダミー列線に接続され、前記列線の電位と前記第１及び第２のダミー列線との電位を比較して対応したデータを出力する第１のデータ検知回路と、
一端が前記列線に接続され、他端が前記第２及び第３のダミー列線に接続され、前記列線の電位と前記第２及び第３のダミー列線との電位を比較して対応したデータを出力する第２のデータ検知回路と、
一端が前記列線に接続され、他端が前記第３及び第４のダミー列線に接続され、前記列線の電位と前記第３及び第４のダミー列線との電位を比較して対応したデータを出力する第３のデータ検知回路と、
前記第１、第２、第３のデータ検知回路の出力端に接続され、前記第１、第２、第３のデータ検知回路の出力信号から前記メモリセルに記憶されている２ビット分のデータを出力する論理回路と
を具備したことを特徴とする半導体記憶装置。
【請求項２】
行線と、
この行線により選択的に駆動され、その閾値電圧を４種類に区別することにより１つのメモリセルに２ビット分のデータを記憶し、電流通路の一端に電源電圧が供給されるNチャネルトランジスタで構成されたメモリセルと、
このメモリセルの電流通路の他端に接続される列線と、
前記行線に接続され、前記４種類の閾値電圧のうち最も高い第１の閾値電圧に設定された前記メモリセルと同等な構成をした第１のダミーセルと、
この第１のダミーセルに接続される第１のダミー列線と、
前記行線に接続され、前記４種類の閾値電圧のうち２番目に高い第２の閾値電圧に設定された前記メモリセルと同等な構成をした第２のダミーセルと、
この第２のダミーセルに接続されると共に前記第１のダミー列線に接続される第２のダミー列線と、
前記行線に接続され、前記４種類の閾値電圧のうち２番目に高い第２の閾値電圧に設定された前記メモリセルと同等な構成をした第３のダミーセルと、
この第３のダミーセルに接続される第３のダミー列線と、
前記行線に接続され、前記４種類の閾値電圧のうち３番目に高い第３の閾値電圧に設定された前記メモリセルと同等な構成をした第４のダミーセルと、
この第４のダミーセルに接続されると共に前記第３のダミー列線に接続される第４のダミー列線と、
前記行線に接続され、前記４種類の閾値電圧のうち３番目に高い第３の閾値電圧に設定された前記メモリセルと同等な構成をした第５のダミーセルと、
この第５のダミーセルに接続される第５のダミー列線と、
前記行線に接続され、前記４種類の閾値電圧のうち最も低い第４の閾値電圧に設定された前記メモリセルと同等な構成をした第６のダミーセルと、
この第６のダミーセルに接続されると共に前記第５のダミー列線に接続される第６のダミー列線と、
一端が前記列線に接続され、他端が前記接続された第１のダミー列線と第２のダミー列線とに接続され、前記列線の電位と前記接続された第１及び第２のダミー列線との電位を比較して対応したデータを出力する第１のデータ検知回路と、
一端が前記列線に接続され、他端が前記接続された第３のダミー列線と第４のダミー列線とに接続され、前記列線の電位を前記接続された第３及び第４のダミー列線との電位を比較して対応したデータを出力する第２のデータ検知回路と、
一端が前記列線に接続され、他端が前記接続された第５のダミー列線と第６のダミー列線とに接続され、前記列線の電位と前記接続された第５及び第６のダミー列線との電位を比較して対応したデータを出力する第３のデータ検知回路と、
前記第１、第２、第３のデータ検知回路の出力端に接続され、前記第１、第２、第３のデータ検知回路の出力信号から前記メモリセルに記憶されている２ビット分のデータを出力する論理回路と
を具備したことを特徴とする半導体記憶装置。
【請求項３】
行線と、
この行線により選択的に駆動され、その閾値電圧を４種類に区別することにより１つのメモリセルに２ビット分のデータを記憶し、電流通路の一端に電源電圧が供給されるＮチャネルトランジスタで構成されたメモリセルと、
このメモリセルの電流通路の他端に接続される列線と、
この列線に接続され、所定の期間前記列線を放電するための放電手段と、
前記列線に接続され、放電終了後選択された前記メモリセルによって充電された前記列線の電位を検出するセンスアンプと、
このセンスアンプの出力端に接続され、前記メモリセルに記憶されている２ビット分のデータを出力する論理回路と
を具備したことを特徴とする半導体記憶装置。
【請求項４】
閾値電圧を区別することにより複数ビット分のデータを記憶し、電流通路を有するNチャネルトランジスタで構成されたメモリセルと、
前記メモリセルの電流通路の一端に電圧を供給する電圧供給手段と、
前記メモリセルの電流通路の他端に接続され、前記メモリセルに記憶されたデータを検出するデータ検出手段と、
前記メモリセルの電流通路の他端に接続された放電手段と
を具備することを特徴とする半導体記憶装置。
【請求項５】
マトリックス状に配列され、それぞれ閾値電圧を区別することにより複数ビット分のデータを記憶し、同じ行に配置されたメモリセルは行線の１つに共通に接続され、同じ列に配置されたメモリセルは列線の１つに共通に接続された電流通路を有するNチャネルトランジスタで構成される複数のメモリセルと、
アドレス信号に応答して前記行線を選択する行選択手段と、
アドレス信号に応答して前記列線を選択する列選択手段と、
前記メモリセルの電流通路の一端に電圧を供給する電圧供給手段と、
前記列線を通して、前記メモリセルの電流通路の他端に接続され、前記メモリセルに記憶されたデータを検出するデータ検出手段と、
前記列線を通して、前記メモリセルの電流通路の他端に接続される放電手段と
を具備することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は１つのトランジスタからなる１つのメモリセルに複数ビット分のデータを記憶する半導体記憶装置に関する。
【０００２】
【従来の技術】
一般的なデータ読み出し専用半導体記憶装置いわゆるＲＯＭでは、１つのメモリセルを１つのトランジスタによって構成している。各メモリセルのデータを予め設定するには、そのトランジスタの閾値電圧（Ｖth）として低レベルあるいは高レベルのいずれか一方を選択するか、あるいはメモリセルとなるトランジスタのドレインを列線に接続するか否かによって行なっている。
【０００３】
上記Ｖthのレベルの高低によってデータを設定した場合、そのデータを読み出すには、各メモリセル用のトランジスタのゲートが接続されている行線に所定電位を与えればよい。このときＶthの高いトランジスタはオフし、Ｖthの低いトランジスタはオンするため、これにより‘１’あるいは‘０’のデータが読み出される。一方、トランジスタのドレインを列線に接続するか否かによってデータを設定した場合、そのデータを読み出すには、上記と同様に行線に所定電位を与えればよい。
【０００４】
すなわち行線に所定電位を与えると、トランジスタは導通し、ドレインが列線に接続されていれば、このメモリセル用トランジスタを通して列線は放電され、またドレインが列線に接続されていなければ、メモリセル用トランジスタが導通しても列線は放電されない。この様にメモリセル用トランジスタのドレインが列線に接続されているか否かにより、列線は放電状態にあるか否かの２つの電位を持ちこれにより“１”あるいは“０”のデータが読み出される。
【０００５】
上記いずれかの方法によってデータを設定しても、１つのメモリセルには１ビット分のデータしか記憶させることができないために、従来では記憶容量を増加させようとするとこれに伴ってチップサイズが大型化してしまうという欠点があった。
【０００６】
そこで、１つのメモリセルに２ビット分のデータを記憶させることによって、チップサイズの縮少化が実現できる半導体記憶装置が提案されている。図２７は、このような１つのメモリセルに２ビット分のデータを記憶する従来の半導体記憶装置である。
【０００７】
図２７において、１は列アドレス信号ａ0 、／ａ0 、ａ1 、／ａ1 …をデコードする列デコーダ、２、２、…２は列デコーダ１のデコード出力により駆動される列選択用の絶縁ゲート型電界効果（以下ＭＯＳと略称する）トランジスタ、３、３、…３は列線、４は最下位ビットの信号Ａ0 、／Ａ0 を除く行アドレス信号Ａ1 、／Ａ1 、Ａ2 、／Ａ2 …をデコードする行デコーダ、５、５、…５は行線、６、６、…６は各行線５によって選択的に駆動されるメモリセルとなるＭＯＳトランジスタ、７は上記各列線３を充電するための負荷用のＭＯＳトランジスタ、Ｐは列選択用のＭＯＳトランジスタ２の共通接続点であり、上記トランジスタ２、６としてＮチャネルのエンハンスメント型のものか、またトランジスタ７としてＮチャネルのデプレッション型あるいはＰチャネルのエンハンスメント型のものがそれぞれ用いられる。
【０００８】
また上記メモリセルとなる各トランジスタ６の閾値電圧Ｖthは、そこに記憶すべき２ビット分のデータＤ０、Ｄ１に応じて例えば図２８に示すようにＶth１〜Ｖth４（Ｖth４＜Ｖth３＜Ｖth２＜Ｖth１）の４種類の閾値電圧のうちの１つに予め設定される。
【０００９】
図２９は前記列線３の電位を検出して、前記メモリセルに記憶されたデータを出力するための回路の構成を示すものである。図において端部１１は前記列選択用のトランジスタ２の共通接続点Ｐに接続される。
【００１０】
１２はその閾値電圧Ｖthが前記４種類のうちの１つＶth４に設定され、そのゲートに電源電圧＋Ｅが与えられていて常にオン状態にあるメモリセル６と同等のエンハンスメント型ＭＯＳトランジスタ１５、前記列選択用のＭＯＳトランジスタ２と同じ寸法に設定され、そのゲートに＋Ｅが与えられて常にオン状態にあるエンハンスメント型ＭＯＳトランジスタ１６および前記負荷用のＭＯＳトランジスタ７と同じ寸法に設定されたデプレッション型ＭＯＳトランジスタ１７からなり、前記列線３がＶth４なる閾値電圧を持つメモリセル用のトランジスタ６を介して放電され、その放電が完了した時の列線３の電位に等しい電位Ｖ1 を発生する電位発生回路である。
【００１１】
１３、１４は上記電位発生回路１２と同様に、前記列線３がＶth３あるいはＶth２なる閾値電圧を持つメモリセル用のトランジスタ６を介してそれぞれ放電され、その放電が完了した時の列線３の電位に等しい電位Ｖ2 、Ｖ3 それぞれを発生する電位発生回路であり、この一方の電位発生回路１３では前記ＭＯＳトランジスタ１５の代りにその閾値電圧Ｖth３に設定されているエンハンスメント型ＭＯＳトランジスタ１８が用いられ、また他方の電位発生回路１４ではその閾値電圧がＶth２に設定されているエンハンスメント型ＭＯＳトランジスタ１９が用いられている。なおＶ1 〜Ｖ3 にはＶ1 ＜Ｖ2 ＜Ｖ3 なる関係が成立する。
【００１２】
２０、２１、２２はそれぞれ２個のエンハンスメント型ＭＯＳトランジスタ２３、２４、デプレッション型ＭＯＳトランジスタ２５、２６からなる電圧比較回路である。このうち１つの電圧比較回路２０は上記端子１１に与えられる前記接続点Ｐの電位Ｖｐと前記電位発生回路１２の出力電位Ｖ1 とを比較し、ＶｐがＶ1 よりも低いかあるいは等しいときにその出力信号ａを‘１’レベルとし、ＶｐがＶ1 よりも高いときには‘０’レベルとするようになっている。またもう１つの電位比較回路２１は接続点Ｐの電位Ｖｐと前記電位発生回路１３の出力電位Ｖ2 とを比較し、ＶｐがＶ2 よりも低いかあるいは等しいときにその出力信号ｂを‘１’レベルとし、ＶｐがＶ2 よりも高いときには‘０’レベルとするようになっている。さらに残るもう１つの電圧比較回路２２は接続点Ｐの電位Ｖｐと前記電位発生回路１４の出力電位Ｖ3 とを比較し、ＶｐがＶ3 よりも低いかあるいは等しいときにその出力信号ｃを‘１’レベルとし、ＶｐがＶ3 よりも高いときには‘０’レベルとするようになっている。
【００１３】
２７、２８、２９はそれぞれＮＯＲ論理回路、３０は反転回路であり、上記電圧比較回路２２の出力信号ｃは前記行アドレス信号の最下位ビット信号Ａ0 とともにＮＯＲ論理回路２７に、上記電圧比較回路２１の出力信号ｂは上記反転回路３０を介して行アドレス信号／Ａ0 とともにＮＯＲ論理回路２８にそれぞれ入力され、さらに両ＮＯＲ論理回路２７、２８の出力信号は上記電圧比較回路２０の出力信号ａとともにＮＯＲ論理回路２９に入力される。
【００１４】
３１は出力バッファ回路であり、上記ＮＯＲ論理回路２９の出力信号を検出し、‘１’レベルあるいは‘０’レベルのデータを出力するようになっている。またチップ選択信号ＣＳは、データを出力バッファ回路から出力するか否かを制御する。
【００１５】
なお上記各トランジスタは図２７と同様にすべてＮチャネルであるとする。
【００１６】
次に上記のように構成された回路の動作を説明する。まず行アドレス信号が入力すると行デコーダ４により行線５のうちただ１つが選択されて‘１’レベルになり、また列アドレス信号が入力すると列デコーダ１によってトランジスタ２のうちただ１つが選択駆動される。すると選択されたそれぞれ１つの列線３と行線５との交点に位置するメモリセル用のトランジスタ６が駆動され、このトランジスタ６を介してその列線３の充放電制御が行なわれる。このとき、トランジスタ６の閾値電圧が予めＶth４に設定されていれば、充放電を完了した時点ではその列線３の電位はＶ1 になる。この列線３の電位Ｖ1 は各電圧比較回路２０、２１、２２においてＶ1 、Ｖ2 、Ｖ3 とそれぞれ比較され、その結果、信号ａ、ｂ、ｃはすべて‘１’レベルになる。このときＮＯＲ論理回路２９には‘１’レベルの信号ａが入力されているため、ＮＯＲ論理回路２７、２８の出力信号にかかわりなくＮＯＲ論理回路２９の出力信号は‘０’レベルになる。このとき出力バッファ回路３１においてチップ選択信号ＣＳが成立していれば、‘０’レベル信号がデータとして出力される。すなわちアドレス信号Ａ0 が“０”であっても“１”であってもＮＯＲ論理回路２９の出力信号は‘０’レベルになり、このとき出力バッファ回路３１からは‘０’レベル信号がデータとして出力される。
【００１７】
すなわち、この場合図２８に示す２ビット分のデータＤ０、Ｄ１（Ｄ０＝Ｄ１＝‘０’）が１つのメモリセルから読み出されたことになる。
【００１８】
また、前記選択されたそれぞれ１つの列線３と行線５との交点に位置するメモリセル用のトランジスタ６の閾値電圧が予めＶth３に設定されていれば、充放電を完了した時点ではその列線３の電位はＶ2 になる。このとき電圧比較回路２０の出力信号ａのみが‘０’レベル、他の２つの電圧比較回路２１、２２の出力信号ｂ、ｃはともに‘１’レベルとなる。このとき行アドレス信号がＡ0 ＝‘１’、／Ａ0 ＝‘０’ならばＮＯＲ論理回路２８の出力信号は反転回路３０の出力信号が“０”のため‘１’レベルとなり、これに続くＮＯＲ論理回路２９の出力信号は‘０’レベルになる。したがって出力バッファ回路３１においてチップ選択信号ＣＳが成立していれば、‘０’レベル信号がデータとして出力される。
【００１９】
一方、行アドレス信号がＡ0 ＝‘０’、／Ａ0 ＝‘１’の場合、ＮＯＲ論理回路２７、２８の出力信号はともに‘０’レベルになり、一方、信号ａも“０”のため、これに続くＮＯＲ論理回路２９の出力信号は‘１’レベルになる。したがってこの場合、出力バッファ回路３１からは‘１’レベル信号がデータとして出力される。
【００２０】
すなわち、この場合には前記Ｉ表に示す２ビット分のデータＤ０、Ｄ１（Ｄ０＝‘０’、Ｄ１＝‘１’）がアドレス信号Ａ0 の“１”、“０”に対応して１つのメモリセルから読み出されたことになる。
【００２１】
またメモリセル用トランジスタの閾値電圧が予めＶth２、Ｖth１にそれぞれ設定されていれば、前記充放電を完了した時点における列線３の電位はＶ3 あるいはＶ4 になる。列線３の電位がＶ3 になったとき、電圧比較回路２０、２１の出力信号ａ、ｂはともに‘０’レベル、もう１つの電圧比較回路２２の出力信号ｃは‘１’レベルとなり、このとき行アドレス信号がＡ0 ＝‘１’、／Ａ0 ＝‘０’、またはＡ0 ＝‘０’、／Ａ0 ＝‘１’いずれの場合でもＮＯＲ論理回路２９の出力信号は‘１’レベルとなる。すなわちこの場合には図２８に示す２ビット分のデータＤ０、Ｄ１（Ｄ０＝Ｄ１＝‘１’）が１つのメモリセルから読み出されたことになる。一方、列線の電位がＶ4 になったときには図２８に示す２ビット分のデータＤ０、Ｄ１（Ｄ０＝‘１’、Ｄ１＝‘０’）が１つのメモリセルから読み出される。
【００２２】
すなわち、信号ａ、ｂ、ｃはともに“０”レベルとなり、アドレス信号Ａ0 ＝“１”、／Ａ0 ＝“０”の時、ＮＯＲ論理回路２７の出力は“０”、又回転回路３０の出力は“１”となっているため、ＮＯＲ論理回路２８の出力も“０”、よってＮＯＲ論理回路２９のすべての入力信号は“０”となるため、ＮＯＲ論理回路２９の出力信号は“１”レベルとなる。
【００２３】
一方、アドレス信号Ａ0 ＝“０”、／Ａ0 ＝“１”ならば、ＮＯＲ論理回路２７のすべての入力が“０”であるための出力は“１”レベルになり、ＮＯＲ論理回路２９はその入力の１つが“１”レベルとなったため、出力は“０”レベルとなる。したがってアドレス信号Ａ0 ＝“１”の時は、出力バッファ回路から“１”レベルが、アドレス信号Ａ0 ＝“０”の時は出力バッファ回路から“０”レベルがデータとして出力される。つまり列線電位がＶ4 ならば、図２８に示す２ビット分のデータＤ０、Ｄ１（Ｄ０＝“１”、Ｄ１＝“０”）が１つのメモリセルから読み出せる。
【００２４】
このように上記回路によれば、１つのメモリセルに２つのアドレスの２ビット分のデータを記憶させるようにしたので、チップサイズを増大することなくメモリセル部分に２倍の量のデータを記憶させることができる。言い換えれば従来と同じ記憶容量とするならばチップサイズを大幅に縮少化することができる。
【００２５】
上記回路では列線３の充放電完了時における電位を、メモリセル用トランジスタ６の閾値電圧を４種類に区別することによって設定していたが、これは図３０に示すようメモリセル用トランジスタ６のチャネル幅Ｗを４種類に区別することにより、あるいは図３１に示すようにチャネル長Ｌを４種類に区別することによって設定するようにしている。トランジスタ６のチャネル幅Ｗによって電位を設定する場合、Ｗ4 ＜Ｗ3 ＜Ｗ2 ＜Ｗ1 なる関係があれば充放電完了時における列線３の電位すなわち前記接続点Ｐの電位Ｖｐの大小関係は、Ｖｐ1 ＜Ｖｐ2 ＜Ｖｐ3 ＜Ｖｐ4 となる。Ｖｐ1 〜Ｖｐ4 はそれぞれ、チャネル幅Ｗ1 〜Ｗ4 のトランジスタによる列線の充放電完了時の電位である。またトランジスタ６のチャネル長Ｌによって電位を設定する場合、Ｌ1 ＜Ｌ2 ＜Ｌ3 ＜Ｌ4 なる関係があれば充放電完了時における上記電位Ｖｐの大小関係は、Ｖｐ1 ＜Ｖｐ2 ＜Ｖｐ3 ＜Ｖｐ4 となる。Ｖｐ1 〜Ｖｐ4 はそれぞれ、チャネル長Ｌ1 〜Ｌ4 のトランジスタによる列線の充放電完了時の電位である。なお、トランジスタ６のチャネル幅Ｗまたはチャネル長Ｌを区別することによって列線３の電位を設定する場合には、前記各電位発生回路１２、１３、１４内のトランジスタ１５、１８、１９は各チャネル幅をＷ1 、Ｗ2 、Ｗ3 に設定するかあるいは各チャネル長ＬをＬ1 、Ｌ2 、Ｌ3 にそれぞれ設定する必要があり、前記いずれの方法でも従来にくらべメモリセルサイズは小さくなる。充放電完了時における列線３の電位をトランジスタ６の閾値電圧を区別することによって４種類に設定する場合にはメモリセルサイズを最小にすることができるという利点を有するが、閾値電圧を４種類に区別するために製造時すなわちデータ書き込み時における工程数が従来よりも少なくとも三工程増加することになる。しかしながらトランジスタ６のチャネル幅Ｗまたはチャネル長Ｌを区別することによってこれを行なえば工程数は増加しない。
【００２６】
【発明が解決しようとする課題】
トランジスタのチャネル幅を変えることによってデータを記憶するようにする場合は、工程数が増えないと言う利点はある。しかし、このチャネル幅を決める工程は製造工程の初期の段階にあるので、ユーザーからの注文を受け納入するまでの期間が長くかかるという欠点がある。また、チャネル長を変えるようにする場合は、ゲート電極形成時にデータを記憶することになるので、チャネル幅を変えるようにする場合よりも、納期は短くなるが閾値電圧を変えてデータを記憶する場合よりもやはり納期が長くかかってしまう。
【００２７】
すなわち、閾値電圧を変えるようにしてデータを記憶する場合は、メモリセルのゲート電極形成後に、ゲート電極を通してイオンインプランテーションによってチャネル領域に不純物を導入するため、チャネル幅やチャネル長を変える場合に比べて納期を短くできると言う利点を有する。しかし、閾値電圧を変えてデータを記憶するために複数枚のマスクが必要であるとともに、データに応じてこれらマスクを替えてドーズ量の異なるイオンインプランテーションを行う必要があるため、製造工程が増加する欠点を有している。
【００２８】
この発明は上記課題を解決するものであり、その目的とするところは、製造工程の増加を防止できるとともに納期を短縮して、１つのメモリセルに複数ビット分のデータを記憶することが可能であり、さらに、記憶された複数ビット分のデータを精度良く読み出すことが可能な半導体記憶装置を提供しようとするものである。
【００２９】
【課題を解決するための手段】
この発明の半導体記憶装置の第１の態様は、行線と、この行線により選択的に駆動され、その閾値電圧を４種類に区別することにより１つのメモリセルに２ビット分のデータを記憶し、電流通路の一端に電源電圧が供給されるＮチャネルトランジスタで構成されたメモリセルと、このメモリセルの電流通路の他端に接続される列線と、この列線に接続され前記列線を放電する第1の放電手段と、前記行線に接続され、前記４種類の閾値電圧のうち最も高い第１の閾値電圧に設定された前記メモリセルと同等な構成をした第１のダミーセルと、この第１のダミーセルに接続される第１のダミー列線と、前記行線に接続され、前記４種類の閾値電圧のうち２番目に高い第２の閾値電圧に設定された前記メモリセルと同等な構成をした第２のダミーセルと、この第２のダミーセルに接続される第２のダミー列線と、前記行線に接続され、前記４種類の閾値電圧のうち３番目に高い第３の閾値電圧に設定された前記メモリセルと同等な構成をした第３のダミーセルと、この第３のダミーセルに接続される第３のダミー列線と、前記行線に接続され、前記４種類の閾値電圧のうち最も低い第４の閾値電圧に設定された前記メモリセルと同等な構成をした第４のダミーセルと、この第４のダミーセルに接続される第４のダミー列線と、前記第１乃至第４のダミー列線にそれぞれ接続され、前記第１乃至第４のダミー列線を放電する第２の放電手段と、一端が前記列線に接続され、他端が前記第１及び第２のダミー列線に接続され、前記列線の電位と前記第１及び第２のダミー列線との電位を比較して対応したデータを出力する第１のデータ検知回路と、一端が前記列線に接続され、他端が前記第２及び第３のダミー列線に接続され、前記列線の電位と前記第２及び第３のダミー列線との電位を比較して対応したデータを出力する第２のデータ検知回路と、一端が前記列線に接続され、他端が前記第３及び第４のダミー列線に接続され、前記列線の電位と前記第３及び第４のダミー列線との電位を比較して対応したデータを出力する第３のデータ検知回路と、前記第１、第２、第３のデータ検知回路の出力端に接続され、前記第１、第２、第３のデータ検知回路の出力信号から前記メモリセルに記憶されている２ビット分のデータを出力する論理回路とを具備している。
【００３０】
また、この発明の半導体記憶装置の第２の態様は、行線と、この行線により選択的に駆動され、その閾値電圧を４種類に区別することにより１つのメモリセルに２ビット分のデータを記憶し、電流通路の一端に電源電圧が供給されるNチャネルトランジスタで構成されたメモリセルと、このメモリセルの電流通路の他端に接続される列線と、前記行線に接続され、前記４種類の閾値電圧のうち最も高い第１の閾値電圧に設定された前記メモリセルと同等な構成をした第１のダミーセルと、この第１のダミーセルに接続される第１のダミー列線と、前記行線に接続され、前記４種類の閾値電圧のうち２番目に高い第２の閾値電圧に設定された前記メモリセルと同等な構成をした第２のダミーセルと、この第２のダミーセルに接続されると共に前記第１のダミー列線に接続される第２のダミー列線と、前記行線に接続され、前記４種類の閾値電圧のうち２番目に高い第２の閾値電圧に設定された前記メモリセルと同等な構成をした第３のダミーセルと、この第３のダミーセルに接続される第３のダミー列線と、前記行線に接続され、前記４種類の閾値電圧のうち３番目に高い第３の閾値電圧に設定された前記メモリセルと同等な構成をした第４のダミーセルと、この第４のダミーセルに接続されると共に前記第３のダミー列線に接続される第４のダミー列線と、前記行線に接続され、前記４種類の閾値電圧のうち３番目に高い第３の閾値電圧に設定された前記メモリセルと同等な構成をした第５のダミーセルと、この第５のダミーセルに接続される第５のダミー列線と、前記行線に接続され、前記４種類の閾値電圧のうち最も低い第４の閾値電圧に設定された前記メモリセルと同等な構成をした第６のダミーセルと、この第６のダミーセルに接続されると共に前記第５のダミー列線に接続される第６のダミー列線と、一端が前記列線に接続され、他端が前記接続された第１のダミー列線と第２のダミー列線とに接続され、前記列線の電位と前記接続された第１及び第２のダミー列線との電位を比較して対応したデータを出力する第１のデータ検知回路と、一端が前記列線に接続され、他端が前記接続された第３のダミー列線と第４のダミー列線とに接続され、前記列線の電位を前記接続された第３及び第４のダミー列線との電位を比較して対応したデータを出力する第２のデータ検知回路と、一端が前記列線に接続され、他端が前記接続された第５のダミー列線と第６のダミー列線とに接続され、前記列線の電位と前記接続された第５及び第６のダミー列線との電位を比較して対応したデータを出力する第３のデータ検知回路と、前記第１、第２、第３のデータ検知回路の出力端に接続され、前記第１、第２、第３のデータ検知回路の出力信号から前記メモリセルに記憶されている２ビット分のデータを出力する論理回路とを具備している。
【００３１】
さらに、この発明の半導体記憶装置の第３の態様は、行線と、この行線により選択的に駆動され、その閾値電圧を４種類に区別することにより１つのメモリセルに２ビット分のデータを記憶し、電流通路の一端に電源電圧が供給されるＮチャネルトランジスタで構成されたメモリセルと、このメモリセルの電流通路の他端に接続される列線と、この列線に接続され、所定の期間前記列線を放電するための放電手段と、前記列線に接続され、放電終了後選択された前記メモリセルによって充電された前記列線の電位を検出するセンスアンプと、このセンスアンプの出力端に接続され、前記メモリセルに記憶されている２ビット分のデータを出力する論理回路とを具備している。
【００３２】
また、この発明の半導体記憶装置の第４の態様は、閾値電圧を区別することにより複数ビット分のデータを記憶し、電流通路を有するNチャネルトランジスタで構成されたメモリセルと、前記メモリセルの電流通路の一端に電圧を供給する電圧供給手段と、前記メモリセルの電流通路の他端に接続され、前記メモリセルに記憶されたデータを検出するデータ検出手段と、前記メモリセルの電流通路の他端に接続された放電手段とを具備している。
【００３３】
さらに、この発明の半導体記憶装置の第５の態様は、マトリックス状に配列され、それぞれ閾値電圧を区別することにより複数ビット分のデータを記憶し、同じ行に配置されたメモリセルは行線の１つに共通に接続され、同じ列に配置されたメモリセルは列線の１つに共通に接続された電流通路を有するNチャネルトランジスタで構成される複数のメモリセルと、アドレス信号に応答して前記行線を選択する行選択手段と、アドレス信号に応答して前記列線を選択する列選択手段と、前記メモリセルの電流通路の一端に電圧を供給する電圧供給手段と、前記列線を通して、前記メモリセルの電流通路の他端に接続され、前記メモリセルに記憶されたデータを検出するデータ検出手段と、前記列線を通して、前記メモリセルの電流通路の他端に接続される放電手段とを具備している。
【００３４】
【作用】
すなわち、この発明において、閾値電圧を４種類に区別することにより、１つのメモリセルに記憶した２ビット分のデータを読み出すには、１つのメモリセルを選択するとともに、４種類の閾値電圧が設定された第１乃至第４のダミーセルを選択し、メモリセルに接続された列線の電位と第１乃至第４のダミーセルが接続された第１乃至第４のダミー列線の電位とを第１乃至第３のデータ検知回路によって比較する。これら第１乃至第３のデータ検知回路から出力されるデータを論理回路によって符号化することにより、２ビット分のデータを読み出すことができる。
【００３５】
さらに、４種類の閾値電圧のうち１番目に高い第１の閾値電圧が設定された第１のダミーセルが接続された第１のダミー列線と２番目に高い第２の閾値電圧が設定された第２のダミーセルが接続された第２のダミー列線とを接続し、２番目に高い第２の閾値電圧が設定された第３のダミーセルが接続された第３のダミー列線と３番目に高い第３の閾値電圧が設定された第４のダミーセルが接続された第４のダミー列線とを接続し、３番目に高い第３の閾値電圧が設定された第５のダミーセルが接続された第５のダミー列線と４番目に高い第４の閾値電圧が設定された第６のダミーセルが接続された第６のダミー列線とを接続することにより、４つの閾値電圧のそれぞれ中間の３つの比較電圧を容易に生成することができる。これら３つの比較電圧とメモリセルに接続された列線の電位とを第１乃至第３のデータ検知回路によってそれぞれ比較し、これら第１乃至第３のデータ検知回路から出力されるデータを論理回路によって符号化することにより、２ビット分のデータを読み出すことができる。
【００３６】
【実施例】
以下、この発明の実施例について図面を参照して説明する。
【００３７】
図１は、この発明のメモリセルの第１の実施例を示すものであり、メモリセルへのデータの書込み方法を示す。図１（ａ）はメモリセルＭＣを構成する１つのトランジスタを示す平面図であり、図１（ｂ）は、図１（ａ）の１ｂ−１ｂ線に沿った断面図である。図１（ａ）において、Ｇはトランジスタのゲート、Ｓはソース、Ｄはドレインを示している。図１（ｂ）は、メモリセルにデータが書込まれる前のメモリセルの状態を示すものであり、基板５１の表面領域にはフィールド絶縁膜５２、５３が形成され、これらフィールド絶縁膜５２、５３の相互間にはゲート絶縁膜５４が形成されている。これらフィールド絶縁膜５２、５３及びゲート絶縁膜５４の上には前記ゲートＧが形成されている。前記フィールド絶縁膜５２、５３の下には、不純物５５が導入され、前記基板５１内のチャネル領域ＣＨには不純物５６が導入され、所定の閾値電圧に設定されている。
【００３８】
前記閾値電圧の設定は、例えばこのメモリセルがＮチャネルトランジスタで構成される場合、周辺回路のＮチャネルエンハンスメント型トランジスタの閾値電圧を決定するとき、そのチャネル領域に行うイオンインプランテーションを共用すればよい。この発明はゲート電極形成後にゲート電極を通してイオンインプランテーションによってチャネル領域に不純物を導入し、この不純物導入によって実質的なチャネル幅を変えるようにしているため、不純物導入の製造工程が一つ増えるだけで、納期を短縮することができる。
【００３９】
この発明では図２乃至図５に示す４種類の状態によって２ビット分のデータを記憶する。すなわち、この発明は開口部の面積が相違するガラスマスクを使用して、メモリセルのチャネル領域に導入する不純物の領域及び量を設定する。
【００４０】
図２（ａ）において、６１はマスクを示す。このマスク６１において、６２はチップ上に塗布されたレジストであり、開口部６３は、図示せぬガラスマスクを通して露光され、レジスト６２が除去された部分である。この開口部６３は、チャネル領域ＣＨの全領域に対応した面積を有している。このマスク６１を使用し、ゲートＧを通してチャネル領域ＣＨに不純物を導入する。図２（ｂ）は図２（ａ）の断面図であり、チャネル領域ＣＨの全体に不純物６４を導入した状態を示している。この導入する不純物の量をメモリセルが選択されたときにオンしない閾値電圧となるように決めることにより、このようなメモリセルは選択されてもオンしない。このため、このメモリセルはチャネル幅が０のメモリセル、すなわち、チャネルが形成されていないメモリセルと等価であると考えることができる。
【００４１】
図３（ａ）は、チャネル領域の一部をレジスト６２で覆うようにし、チャネル領域ＣＨの一部に不純物６４が導入されないようにしている。図４（ａ）も、チャネル領域の一部をレジスト６２で覆うようにして、チャネル領域ＣＨの一部に不純物が導入されないようにしている。しかし、図４に示す構成の場合、図３の場合よりもレジスト６２で覆われているチャネル領域の幅が広いため、実質的なチャネル幅は図４の方が図３よりも広くなっている。このため、図４に示すメモリセルは、図３に示すメモリセルよりも選択されたときに流れる電流が多い。
【００４２】
図５はメモリセルの全面をレジスト６２で覆い、メモリセルのチャネル領域ＣＨに不純物６４が導入されないようにしている。このため、図５の状態のメモリセルは、最初に設定された閾値電圧のままであるので、選択されたとき最も多くの電流を流すことができる。すなわち、この実施例において、実質的なチャネル幅は、図２＜図３＜図４＜図５の関係を持つことになる。
【００４３】
従来の場合にも説明したが、選択されたときにメモリセルに流れる電流が４種類に区別できれば良い。したがって、図２（ｂ）に示すようにチャネル領域の全面に不純物６４が導入されたメモリセルにおいては、選択されたときにオフせずオンのままでもよいが、選択されたときにオフ状態になるようにした方が、残りの３種類のメモリセルに流れる電流値のお互いの差を大きくできるため、データを読み出すときのマージンが大きくなるという利点がある。
【００４４】
上記実施例は、初期の段階でのメモリセルの閾値電圧は低く、ゲート電極形成後にデータを書込むとき、イオンインプランテーションによって閾値電圧を高く設定しているが、初期の段階でのメモリセルの閾値電圧を最も高く設定し、ゲート電極形成後に不純物を導入して閾値電圧を低くなるようにしてもよい。イオンインプランテーションによってメモリセルの閾値電圧を高く設定するには、例えば不純物としてボロンを導入すれば良く、メモリセルの閾値電圧を低下するには、リンや砒素を導入すれば良い。
【００４５】
上記実施例によれば、ゲート電極形成後にデータを書込んでいるため、メモリセルにデータを書込む直前までの構成を予め作っておくことにより、ユーザーよりの注文があってから納入するまでの期間を短縮することができる。しかも、メモリセルに対するデータの書込みは、開口部６３の面積が相違する一つのガラスマスクを使用して不純物をチャネル領域に導入するだけでよいため、製造工程が一工程増加するだけですむ利点を有している。
【００４６】
図６は、この発明のメモリセルの第２の実施例を示すものであり、図１乃至図５に示す第１の実施例と同一部分には同一符号を付す。前記第１の実施例ではメモリセルを構成するトランジスタの実質的なチャネル幅を変えるようにしているが、第２の実施例は閾値電圧を変えることにより、実質的なチャネル長を変えるようにしている。
【００４７】
この実施例は、図６乃至図９に示す４種類の状態によって２ビット分のデータを記憶する。図６（ａ）において、マスク６１には、チャネル領域ＣＨの全領域に対応した面積を有する開口部６３が形成されている。このマスク６１を使用し、ゲートＧを通してチャネル領域ＣＨの全体に不純物を導入する。図６（ｂ）は図６（ａ）の断面図を示すものであり、チャネル領域ＣＨの全体に不純物６４が導入されている。この実施例の場合、不純物の量をメモリセルが選択されたときにオンするような閾値電圧となるように決める必要がある。
【００４８】
図７は、チャネル領域のソースＳ側の一部をレジスト６２で覆い、チャネル領域のソースＳ側の一部に不純物が導入されないようにしている。仮に、不純物６４の量をメモリセルが選択されたときにオフするような量にした場合、この図７に示す場合でもメモリセルはオフするので、正しくデータを読み出すことができない。
【００４９】
図８は、チャネル領域ＣＨのドレインＤ側の一部をレジストで覆うようにして、チャネル領域のドレイン側の一部に不純物が導入されないようにしている。図７の場合は、ソース側をレジストで覆いドレイン側に不純物を導入しているので、基板バイアス効果の相違により、図８の場合よりもその閾値電圧が高くなるため、実質的なチャネル長は図７の方が図８よりも広くなっている。このため、図８に示すメモリセルは、図７に示すメモリセルよりも選択されたときに流れる電流が多い。勿論、第１の実施例のように、図７のレジストで覆われている領域をドレイン側に延ばすようにし、実質的なチャネル長を変えるように図８に換えて用いるようにしてもよい。
【００５０】
図９はメモリセルの全面をレジスト６２で覆い、メモリセルＭＣのチャネル領域ＣＨに不純物６４が導入されないようにしている。このため、図９に示す状態のメモリセルは、最初に設定された閾値電圧のままであるので、選択されたとき最も多くの電流を流すことができる。すなわち、この実施例において、閾値電圧の大きさが図６＞図７＞図８＞図９の関係を持つため、実質的なチャネル長は、図６＞図７＞図８＞図９の関係を持つことになる。
【００５１】
ところで、図６に示すように、チャネル領域ＣＨの全面に不純物６４が導入されたメモリセルは、選択されたときにオフ状態になるようにした方が、残りの３種類のメモリセルに流れる電流値のお互いの差を大きくできるため、データを読み出すときのマージンが大きくなるという利点がある。したがって、チャネル領域の全面に不純物を導入するメモリセルのみ、図１０に示すようにガラスマスクを作製して、不純物を導入して選択されたときにオフになるようにしてもよい。
【００５２】
この例の場合も、初期段階でのメモリセルの閾値電圧は低く、ゲート電極形成後、データを書込むときイオンインプランテーションによって閾値電圧を高く設定しているが、初期段階でのメモリセルの閾値電圧を最も高く設定し、ゲート電極形成後に、不純物を導入する際、閾値電圧が低くなるような不純物を設定するようにしてもよい。
【００５３】
上記メモリセルの第２の実施例によれば、４種類の閾値電圧を区別できるため、メモリセルのドレインを電源電圧に接続し、そのソースの電圧を測定するようにしても４種類のどのメモリセルが選択されたかを検出することができる。これらメモリセルの閾値電圧の関係は、図６＞図７＞図８＞図９となっているため、ソースに出力される電圧の関係は、図６＜図７＜図８＜図９となる。
【００５４】
図１１乃至図１５は、メモリセルの第３の実施例を示すものであり、第１、第２の実施例と同一部分には同一符号を付す。この実施例に示すメモリセルは、１つのメモリセルに２つのトランジスタを含み、各メモリセル内の２つのトランジスタの閾値電圧はデータに応じてそれぞれ設定されている。
【００５５】
図１１（ａ）は平面図、図１１（ｂ）は図１１（ａ）の１１ｂ−１１ｂ線に沿った断面図である。すなわち、図１１（ｂ）において、ゲート絶縁膜５４はチャネル幅方向に沿って第１、第２の領域５４ａ、５４ｂを有し、第１の領域５４ａの膜厚は、第２の領域５４ｂの膜厚より薄く設定されている。このゲート絶縁膜５４の上にはゲートＧが形成されている。したがって、メモリセルＭＣは前記第１、第２の領域５４ａ、５４ｂに対応してゲート絶縁膜の厚みが相違する第１、第２のトランジスタＴ１、Ｔ２を含んでいる。
【００５６】
図１２は、同図（ａ）に示すように、チャネル領域ＣＨの全領域に対応した面積を有する開口部６３が形成されたマスク６１を使用し、ゲートＧを通してチャネル領域ＣＨ全体に不純物を導入する。図１２（ｂ）は同図（ａ）の断面図を示すものであり、チャネル領域ＣＨの全面に不純物６４が導入されている。この不純物６４の量はメモリセルが選択されたとき、第１、第２のトランジスタＴ１、Ｔ２が共にオフするような閾値電圧となるような値である。
【００５７】
図１３は、チャネル領域ＣＨの一部をレジスト６２で覆うようにし、第２のトランジスタＴ２のチャネル領域ＣＨに不純物６４が導入されないようにしている。したがって、不純物６４が導入された第１のトランジスタＴ１の閾値電圧は、第２のトランジスタＴ２より高くなり、メモリセルＭＣが選択された場合、第１のトランジスタＴ１はオフとなり、第２のトランジスタＴ２はオンとなる。
【００５８】
図１４も、チャネル領域ＣＨの一部をレジスト６２で覆うようにして、第１のトランジスタＴ１のチャネル領域に不純物６４が導入されないようにしている。したがって、不純物６４が導入された第２のトランジスタＴ２の閾値電圧は、第１のトランジスタＴ１より高くなり、メモリセルＭＣが選択された場合、第１のトランジスタＴ１はオンとなり、第２のトランジスタＴ２はオフとなる。図１４に示す構成の場合、実質的なチャネル幅は図１３の場合よりも広くなっている。このため、図１４に示すメモリセルは、図１３に示すメモリセルよりも選択されたときに流れる電流が多い。なぜなら、トランジスタＴ１の方が、トランジスタＴ２よりもゲート絶縁膜が薄いため、チャネル領域ＣＨの不純物の量が同じであれば、トランジスタＴ１の閾値電圧の方がトランジスタＴ２の閾値電圧よりも低いためである。このため、トランジスタＴ１とＴ２のチャネル長とチャネル幅が等しい場合、図１４に示すメモリセルの方が図１３に示すメモリセルより多くの電流が流れる。
【００５９】
図１５はメモリセルの全面をレジスト６２で覆い、第１、第２のトランジスタＴ１、Ｔ２のチャネル領域に不純物６４が導入されないようにしている。このため、このメモリセルは、最初に設定された閾値電圧のままであるので、選択されたとき、第１、第２のトランジスタＴ１、Ｔ２が共にオンとなり、最も多くの電流を流すことができる。すなわち、この実施例において、メモリセルが選択された場合に流れる電流の量は、図１２＜図１３＜図１４＜図１５の関係を持つことになる。
【００６０】
なお、上記の説明では１つのメモリセルに２ビット分のデータを記憶するようにした場合を説明したがこれは１つのメモリセルに３ビット分あるいは４ビット分のデータを記憶するようにしても良く、例えば３ビット分のデータを記憶する場合は、メモリセルのチャネル幅を８種類に区別してやれば良い。
【００６１】
次に、上記メモリセルに記憶された複数ビットのデータを読み出すための好適な回路について説明する。勿論、図２７、図２８、図２９で説明したような従来のデータ検出回路を用いて上記メモリセルからデータを読み出すようにしてもよいことは言うまでもない。
【００６２】
図１６、図１７は、図６乃至図１０に示したメモリセルからデータを読み出すのに好適な読出し回路の第１の実施例を示すものである。なお、図１６、図１７に示す回路は、従来の方法によって閾値電圧を設定したメモリセルからデータを読み出す場合にも適用可能である。
【００６３】
図１６において、複数のメモリセルＭＣはＮチャネルトランジスタによって構成され、マトリクス状に配置されている。これらメモリセルＭＣの各ゲートは行線（以下、ワード線と称す）ＷＬ１、ＷＬ２…ＷＬｎにそれぞれ接続され、各ソースは列線（以下、ビット線と称す）ＢＬ１、ＢＬ２…ＢＬｎにそれぞれ接続され、各ドレインは例えば５Ｖの電源電圧ＶＣにそれぞれ接続されている。前記ワード線ＷＬ１、ＷＬ２…ＷＬｎは行デコーダ７１に接続され、図示せぬアドレス信号に応じて、この行デコーダ７１により１つのワード線が選択される。また、前記ビット線ＢＬ１、ＢＬ２…ＢＬｎはＮチャネルトランジスタ７２1 、７２2 …７２ｎの各ドレインに接続されている。これらトランジスタ７２1 、７２2 …７２ｎの各ゲートは列デコーダ７３に接続され、アドレス信号に応じて、この列デコーダ７３及びトランジスタ７２1 、７２2 …７２ｎにより１つのビット線が選択される。これらトランジスタ７２1 、７２2 …７２ｎの各ソースはＮチャネルトランジスタ７４のドレインに接続されている。このトランジスタ７４のソースは基準電位Ｖｓ、例えば接地電位に接続され、ゲートには信号φが供給されている。前記トランジスタ７２1 、７２2 …７２ｎを通して出力されるビット線の電位ＶＢは、図１７に示すセンスアンプＳＡ１、ＳＡ２、ＳＡ３に供給される。これらセンスアンプＳＡ１、ＳＡ２、ＳＡ３は後述するようにそれぞれ異なる閾値電圧が設定されており、これら閾値電圧を使用してビット線の電位ＶＢが検出される。
【００６４】
図１７において、センスアンプＳＡ１、ＳＡ２、ＳＡ３の出力端からは出力信号Ｓ１〜Ｓ３がそれぞれ出力される。これら出力信号Ｓ１〜Ｓ３は、インバータ回路８０、８１、８４及びナンド回路８２、８３、８５からなる論理回路８６に供給される。前記センスアンプＳＡ１の出力信号Ｓ１はナンド回路８２、８３に供給され、センスアンプＳＡ２の出力信号Ｓ２はインバータ回路８０及びナンド回路８２に供給される。センスアンプＳＡ３の出力信号Ｓ３はインバータ回路８１に供給される。前記インバータ回路８０の出力信号は前記ナンド回路８３に供給され、このナンド回路８３の出力信号とインバータ回路８１の出力信号はナンド回路８５に供給される。前記ナンド回路８２の出力信号はインバータ回路８４に供給される。このインバータ回路８４の出力端とナンド回路８５の出力端とから選択されたメモリセルに記憶されている２ビット分のデータＤ１とＤ２がそれぞれ出力される。
【００６５】
図１８（ａ）は前記センスアンプＳＡ１を示すものである。このセンスアンプＳＡ１は電源電圧ＶＣと基準電位Ｖｓとの間に直列に接続された閾値電圧が例えば０ＶのＮチャネルエンハンスメント型トランジスタ１００と、このトランジスタ１００の負荷となるＰチャネルエンハンスメント型トランジスタ１０１と、これらトランジスタ１００と１０１との接続点に入力端が接続されるインバータ回路Ｉ１とから構成されている。前記トランジスタ１００のゲートには選択されたビット線の電位ＶＢが供給される。
【００６６】
図１８（ｂ）は前記センスアンプＳＡ２を示すものである。このセンスアンプＳＡ２は電源電圧ＶＣと基準電圧Ｖｓとの間に直列に接続された閾値電圧が例えば２ＶのＮチャネルエンハンスメンス型トランジスタ１０２と、このトランジスタ１０２の負荷となるＰチャネルエンハンスメント型トランジスタ１０３と、これらトランジスタ１０２と１０３との接続点に入力端が接続されるインバータ回路Ｉ２とから構成されている。前記トランジスタ１０２のゲートには選択されたビット線の電位ＶＢが供給される。
【００６７】
図１８（ｃ）は前記センスアンプＳＡ３を示すものである。このセンスアンプＳＡ３は電源電圧ＶＣと基準電位Ｖｓとの間に直列に接続された閾値電圧が例えば３．５ＶのＮチャネルエンハンスメント型トランジスタ１０４と、このトランジスタ１０４の負荷となるＰチャネルエンハンスメント型トランジスタ１０５と、このトランジスタ１０４と１０５との接続点に入力端が接続されるインバータ回路Ｉ３とから構成されている。前記トランジスタ１０４のゲートにはビット線の電位ＶＢが供給されている。
【００６８】
上記構成において、メモリセルからデータを読み出す場合の動作について説明する。
【００６９】
ワード線ＷＬ１、ＷＬ２…ＷＬｎのいずれか１つ、及びビット線ＢＬ１、ＢＬ２…ＢＬｎのいずれか１つが選択されると、所定期間信号φが“１”レベルとなりトランジスタ７４がオンし、選択されたビット線の電位ＶＢは基準電位Ｖｓに放電される。この後、このトランジスタ７４はオフするため電流経路がなくなり、ビット線の電位は選択されたメモリセルの閾値電圧に対応した値に充電される。なお、この放電用のトランジスタ７４は各ビット線毎に設けるようにしても良い。また、初期状態で全てのワード線を０Ｖすなわち基準電位にしておき、新たにワード線が選択される前に基準電位に放電するようにすれば読み出し速度の高速化を図ることができる。
【００７０】
図１６において、１つのメモリセルＭＣについて考えた場合、メモリセルＭＣのドレインは５Ｖの電源電圧ＶＣに接続され、ゲートはワード線ＷＬ１に接続され、ソースはビット線ＢＬ１に接続されている。メモリセルＭＣが非選択の時は、ワード線が０Ｖであるため、メモリセルはオフ状態となる。メモリセルＭＣが選択される際、行デコーダ７１からワード線ＷＬ１に電源電圧ＶＣが供給される。この時、メモリセルのソースすなわちビット線ＢＬ１から電流の流出がないとすれば、ビット線ＢＬ１の電位はそのゲート電圧すなわち電源電圧ＶＣからメモリセルＭＣの閾値電圧を引いた値になる。ここで、４種類の閾値電圧をＶth１、Ｖth２、Ｖth３、Ｖth４とすると、選択されたメモリセルの閾値電圧に対応してビット線ＢＬ１の電位は、ＶＣ−Ｖth１、ＶＣ−Ｖth２、ＶＣ−Ｖth３、ＶＣ−Ｖth４の４種類の電圧の内の一つの値を取ることになる。
【００７１】
簡単化のため、各メモリセルは図１９に示すように６Ｖ、３．５Ｖ、２Ｖ、０Ｖのいずれか一つの閾値電圧を持つものとする。さらに、図１９に示すように、２ビット分のデータ（０、０）がメモリセルの閾値電圧６Ｖに対応し、（０、１）、（１、０）、（１、１）がそれぞれメモリセルの閾値電圧の３．５Ｖ、２Ｖ、０Ｖに対応するものとする。メモリセルが選択されると、選択されたメモリセルのゲートがＶＣ（５Ｖ）にされるため、ビット線ＢＬに電流流出経路がないとすると、図１９に示すように、ビット線ＢＬの電位は選択されたメモリセルの閾値電圧が６Ｖの時は０Ｖに、３．５Ｖの時は１．５Ｖに、２Ｖの時は３Ｖに、０Ｖの時は５Ｖになる。このビット線の電位を検知して、選択されたメモリセルがどの閾値電圧にあるかを判断し、記憶されている２ビット分のデータを出力する。このビット線の電位ＶＢは前記センスアンプＳＡ１、ＳＡ２、ＳＡ３により検出される。
【００７２】
すなわち、図１８（ａ）に示す前記センスアンプＳＡ１は、トランジスタ１００の閾値電圧が０Ｖに設定されているため、ビット線の電位ＶＢが０Ｖである場合、トランジスタ１００はオフであり、トランジスタ１００と１０１との接続点はトランジスタ１０１によりＶＣに充電される。したがって、インバータ回路Ｉ１の出力信号Ｓ１は“０”レベルになる。ビット線の電位ＶＢが１．５Ｖである場合、トランジスタ１００がオンするため、トランジスタ１００と１０１との接続点の電位はトランジスタ１００により基準電位Ｖｓに放電され、インバータ回路Ｉ１の出力信号Ｓ１は“１”レベルになる。ビット線の電位ＶＢが３Ｖ及び５Ｖの時も同様に、トランジスタ１００がオンするため、トランジスタ１００と１０１との接続点の電位はトランジスタ１００により基準電位Ｖｓに放電され、インバータ回路Ｉ１の出力信号Ｓ１は“１”レベルになる。
【００７３】
図１８（ｂ）に示す前記センスアンプＳＡ２は、トランジスタ１０２の閾値電圧が２Ｖに設定されているため、ビット線の電圧ＶＢが０Ｖあるいは１．５Ｖの時、トランジスタ１０２はオフであり、トランジスタ１０２と１０３との接続点がトランジスタ１０３によりＶＣに充電される。したがって、インバータ回路Ｉ２の出力信号Ｓ２は“０”レベルになる。ビット線の電位ＶＢが３Ｖあるいは５Ｖの時は、トランジスタ１０２がオンするため、トランジスタ１０２と１０３との接続点の電位がトランジスタ１０２により基準電位Ｖｓに放電され、インバータ回路Ｉ２の出力信号Ｓ２は“１”レベルになる。
【００７４】
図１８（ｃ）に示す前記センスアンプＳＡ３は、トランジスタ１０４の閾値電圧が３．５Ｖに設定されているため、ビット線の電位ＶＢが０Ｖあるいは１．５Ｖあるいは３Ｖの時、トランジスタ１０４はオフであり、トランジスタ１０４と１０５との接続点がトランジスタ１０５によりＶＣに充電される。したがって、インバータ回路Ｉ３の出力信号Ｓ３は“０”レベルになる。ビット線の電位ＶＢが５Ｖの時は、トランジスタ１０４がオンするため、トランジスタ１０４と１０５との接続点の電位はトランジスタ１０４により基準電位Ｖｓに放電され、インバータ回路Ｉ３の出力信号Ｓ３は“１”レベルになる。
【００７５】
上記センスアンプＳＡ１、ＳＡ２、ＳＡ３の出力信号Ｓ１、Ｓ２、Ｓ３は、論理回路８６に供給され、この論理回路８６のインバータ回路８４の出力端とナンド回路８５の出力端とから選択されたメモリセルに記憶されている２ビット分のデータＤ１とＤ２がそれぞれ出力される。例えばセンスアンプＳＡ１〜ＳＡ３の出力信号Ｓ１〜Ｓ３がともに“０”レベルである場合、ナンド回路８２、８３及びインバータ回路８１の出力がともに“１”レベルとなるため、これらの出力信号が供給されるインバータ回路８４及びナンド回路８５の出力信号が共に“０”レベルとなり、メモリセルに記憶されているデータとしてＤ１＝“０”、Ｄ２＝“０”が得られる。
【００７６】
（０、１）のデータが記憶されている閾値電圧が３．５Ｖのメモリセルが選ばれたとき、選択されたビット線の電位ＶＢは１．５Ｖになり、センスアンプＳＡ１〜ＳＡ３からは、Ｓ１＝“１”、Ｓ２＝“０”、Ｓ３＝“０”の信号が出力される。このためナンド回路８２の出力信号は“１”レベルとなり、２つの入力信号が共に“１”レベルとなるナンド回路８３の出力信号は“０”レベルとなる。ナンド回路８２から出力される“１”レベルの信号はインバータ回路８４で反転され“０”レベルの信号として出力される。ナンド回路８３の出力信号は“０”レベルであるからこの信号とインバータ回路８１によって“１”レベルに反転された信号が供給されるナンド回路８５の出力信号は“１”レベルとなる。すなわちインバータ回路８４の出力信号としてＤ１＝“０”が得られ、ナンド回路８５の出力信号としてＤ２＝“１”が得られる。
【００７７】
（１、０）のデータが記憶されている閾値電圧が２Ｖのメモリセルが選ばれたとき、選択されたビット線の電位ＶＢは３Ｖになり、センスアンプＳＡ１〜ＳＡ３からは、Ｓ１＝“１”、Ｓ２＝“１”、Ｓ３＝“０”の信号がそれぞれ出力される。このため、信号Ｓ１、Ｓ２が供給されるナンド回路８２の出力信号は“０”レベルとなる。また、前記信号Ｓ１、及び“１”レベルの信号Ｓ２がインバータ回路８０で反転され、“０”レベル信号として供給されるナンド回路８３の出力信号は“１”レベルとなる。ナンド回路８２からの“０”レベルの出力信号はインバータ回路８４で反転され“１”レベルデータとして出力される。さらに、前記“０”レベルの信号Ｓ３はインバータ回路８１で反転され、“１”レベル信号としてナンド回路８５の一方入力端に供給され、このナンド回路８５の他方入力には前記ナンド回路８３から出力される“１”レベル信号が供給される。したがって、ナンド回路８５の出力信号は“０”レベルとなる。すなわち、インバータ回路８４の出力信号としてＤ１＝“１”が得られ、ナンド回路８５の出力信号としてＤ２＝“０”が得られる。
【００７８】
次に、（１、１）のデータが記憶されている閾値電圧が０Ｖのメモリセルが選ばれたとき、選択されたビット線の電位ＶＢは５Ｖになり、センスアンプＳＡ１〜ＳＡ３からは、Ｓ１＝“１”、Ｓ２＝“１”、Ｓ３＝“１”の信号がそれぞれ出力される。このため、信号Ｓ１、Ｓ２が供給されるナンド回路８２の出力信号は“０”レベルとなる。また、信号Ｓ１、及びインバータ回路８０で反転された“０”レベルの信号が供給されるナンド回路８３の出力信号は“１”レベルとなる。前記ナンド回路８２から出力される“０”レベルの信号はインバータ回路８４で反転され“１”データとして出力される。さらに、前記ナンド回路８３から出力される“１”レベルの信号、及びインバータ回路８１で反転されて“０”レベルとされた信号Ｓ３が供給されるナンド回路８５の出力信号は“１”レベルとなる。すなわち、インバータ回路８４の出力信号としてＤ１＝“１”が得られ、ナンド回路８５の出力信号としてＤ２＝“１”が得られる。
【００７９】
このようにして、メモリセルに記憶された４種類の閾値電圧に対応して２ビット分のデータを出力することができる。この２ビット分のデータＤ１、Ｄ２は同一アドレスに対応する２ビットのデータとして出力しても良いし、従来例で示したように異なるアドレスに対応したそれぞれ１ビットづつのデータとして出力しても良い。１つのメモリセルに連続したアドレスの２つのデータを記憶しておけば、連続したアドレスのデータを続けて読み出す場合、メモリセルからデータを読み出し、１番目のアドレスのデータ、２番目のアドレスのデータを順次出力している間に、３番目と４番目のアドレスに対応するメモリセルからデータを読み出すことができるため、連続したアドレスのデータを読み出すときに見かけ上の読み出し速度を速くできるという利点がある。
【００８０】
また、連続した４つのアドレスに対応した２つのメモリセルから同時にデータを読み出すようにして、連続した４つのアドレスのデータを出力している間に次の２つのメモリセルからデータを読み出せば更に高速動作が可能になる。
【００８１】
なお、メモリセルに使用するトランジスタの閾値電圧とセンスアンプに使用するトランジスタの閾値電圧とが異なる場合には、データを検出するためのセンスアンプに特別な閾値電圧を持つトランジスタを使用するため、これらのトランジスタを作るために製造工程が増加する。しかし、メモリセルにデータを書込むための工程直前まで予め作り待っていることができるため、ユーザーから注文があってから納入するまでの期間に変わりはない。
【００８２】
図２０、図２１は、読出し回路の第２の実施例を示すものであり、第１の実施例と同一部分には同一符号を付す。
【００８３】
この実施例では差動型センスアンプを用い、この差動型センスアンプの比較用の電位としてメモリセルと同等の閾値電圧を有するトランジスタを用いている。このため、データ検出のために特別な閾値電圧を持つトランジスタを使用する必要がない。
【００８４】
すなわち、図２０において、メモリセルＭＣの閾値電圧はＶth１、Ｖth２、Ｖth３、Ｖth４の４種類に区別され、Ｖth１＞Ｖth２＞Ｖth３＞Ｖth４の大小関係にあるとする。例えば図６乃至図９に示す実施例と対応させた場合、図６がＶth１に、図７がＶth２に、図８がＶth３に、図９がＶth４に対応する。
【００８５】
各ワード線ＷＬ１、ＷＬ２〜ＷＬｎには直交してリファレンス用ビット線（以下、リファレンスビット線と称す）ＲＢＬ１〜ＲＢＬ４が配置されている。これらリファレンスビット線ＲＢＬ１〜ＲＢＬ４には、それぞれリファレンスセル群ＲＣ１〜ＲＣ４が接続されている。リファレンスセル群ＲＣ１〜ＲＣ４はメモリセルＭＣからデータを読み出すときの比較電圧を発生するものであり、メモリセルと等価なリファレンスセルＲＣによって構成されている。
【００８６】
すなわち、リファレンスビット線ＲＢＬ１には閾値電圧Ｖth１を持つメモリセルと等価なリファレンスセルを構成するトランジスタのソースが接続され、リファレンスビット線ＲＢＬ２には閾値電圧Ｖth２を持つメモリセルと等価なリファレンスセルを構成するトランジスタのソースが接続されている。さらに、リファレンスビット線ＲＢＬ３には閾値電圧Ｖth３を持つメモリセルと等価なリファレンスセルを構成するトランジスタのソースが接続され、リファレンスビット線ＲＢＬ４には閾値電圧Ｖth４を持つメモリセルと等価なリファレンスセルを構成するトランジスタのソースが接続されている。リファレンスセル群ＲＣ１〜ＲＣ４を構成する各トランジスタのゲートはそれぞれ前記ワード線ＷＬ１、ＷＬ２〜ＷＬｎに接続されている。
【００８７】
前記各リファレンスビット線ＲＢＬ１〜ＲＢＬ４には、前記トランジスタ７２1 、７２2 〜７２ｎと等価なトランジスタ１１５がそれぞれ接続され、これらトランジスタ１１５のゲートには電源電圧ＶＣが供給されている。１つのワード線が選択された場合、このワード線に接続されたリファレンスセル群ＲＣ１〜ＲＣ４を構成するトランジスタからリファレンス電圧ＶＲ１、ＶＲ２、ＶＲ３、ＶＲ４が出力され、これらリファレンス電圧ＶＲ１〜ＶＲ４はトランジスタ１１５を介して図２１に示すセンスアンプＳＡ１、ＳＡ２、ＳＡ３に供給される。
【００８８】
図２１において、ビット線の電位ＶＢが供給される入力端と基準電位Ｖｓの相互間にはＮチャネルエンハンスメント型トランジスタ１１０、１１１が直列接続されている。トランジスタ１１０はメモリセルに対する一種の負荷を構成している。このトランジスタ１１０は、ゲートにこのトランジスタの閾値電圧よりわずかに高い電圧が供給され、五極管領域で動作するようにしているため、ビット線Ｌ１には、選択されたメモリセルの閾値電圧の差にほぼ比例した電圧が出力される。なお、このトランジスタ１１０、１１１に代えて、図１６に示すようにパルス信号で駆動される放電用のトランジスタ７４を用いるようにしても良い。この場合、前記リファレンスビット線も放電用のトランジスタ７４で放電するようにしても良い。
【００８９】
前記トランジスタ１１１のゲートにはチップイネーブル信号ＣＥが供給され、この半導体記憶装置が待機状態にあるときはチップイネーブル信号ＣＥによりオフにされ、消費電流を低減するように動作する。前記トランジスタ１１０のゲートに供給される信号は、電源電圧ＶＣと基準電位Ｖｓとの間に直列に接続された負荷回路１１４及びＮチャネルエンハンスメント型トランジスタ１１２、１１３によって生成され、負荷回路１１４とトランジスタ１１２のドレインとゲートとの接続点から出力される。
【００９０】
図２２は負荷回路１１４の例を示すものである。図２２（ａ）に示すようにソースとゲートとが接続され、ドレインが電源電圧ＶＣに接続されたＮチャネルデプレッション型のトランジスタや、図２２（ｂ）に示すようにゲートが基準電位Ｖｓに接続され、ドレインが電源電圧ＶＣに接続されたＰチャネルエンハンスメント型のトランジスタが用いられる。
【００９１】
前記トランジスタ１１３のゲートにはチップイネーブル信号ＣＥが供給され、上記トランジスタ１１１と同様、この半導体記憶装置が待機状態にあるときチップイネーブル信号ＣＥによりオフ状態とされ、消費電流を低減するように動作する。
【００９２】
一方、図２０に示す前記各リファレンスビット線ＲＢＬ１〜ＲＢＬ４は、メモリセルのビット線に接続される前記トランジスタ１１０、１１１と等価なトランジスタ１１６、１１７を介して基準電位Ｖｓに接続されるとともに、センスアンプＳＡ１、ＳＡ２、ＳＡ３に接続される。
【００９３】
センスアンプＳＡ１、ＳＡ２、ＳＡ３は差動型のセンスアンプであり、各センスアンプＳＡ１〜ＳＡ３はそれぞれ４つのＰチャネルトランジスタＰ１〜Ｐ４、Ｐ５〜Ｐ８、Ｐ９〜Ｐ１２とそれぞれ２つのＮチャネルトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５及びＮ６によって構成されている。また、各センスアンプＳＡ１〜ＳＡ３において、一方入力端及び他方入力端はそれぞれ２つのＰチャネルトランジスタで構成されている。各センスアンプＳＡ１、ＳＡ２、ＳＡ３のそれぞれ一方入力端を構成するトランジスタＰ１、Ｐ２、トランジスタＰ５、Ｐ６、トランジスタＰ９、Ｐ１０のゲートはビット線Ｌ１に接続されている。センスアンプＳＡ１の他方入力端を構成するトランジスタＰ３、Ｐ４はそれぞれリファレンスビット線ＲＢＬ１、ＲＢＬ２に接続される。センスアンプＳＡ２の他方入力端を構成するトランジスタＰ７、Ｐ８はそれぞれリファレンスビット線ＲＢＬ２、ＲＢＬ３に接続される。センスアンプＳＡ３の他方入力端を構成するトランジスタＰ１１、Ｐ１２はそれぞれリファレンスビット線ＲＢＬ３、ＲＢＬ４に接続される。尚、例えばビット線Ｌ１に接続されるトランジスタＰ１、Ｐ２は二つのトランジスタに分けず、一つのトランジスタで作っても良い。
【００９４】
上記のように閾値電圧がＶth１＞Ｖth２＞Ｖth３＞Ｖth４の関係にあるため、それぞれのリファレンスビット線の電位は、ＶＲ１＜ＶＲ２＜ＶＲ３＜ＶＲ４の関係となる。電位ＶＲ１は閾値電圧Ｖth１のメモリセルを選択したときのビット線の電位に等しく、電位ＶＲ２は閾値電圧Ｖth２のメモリセルを選択したときのビット線の電位に等しく、電位ＶＲ３は閾値電圧Ｖth３のメモリセルを選択したときのビット線の電位に等しく、さらに、電位ＶＲ４は閾値電圧Ｖth４のメモリセルを選択したときのビット線の電位に等しい。一般的には各センスアンプを構成するＰチャネルトランジスタＰ１〜Ｐ１２はそれぞれ寸法が等しく設定され、ＮチャネルトランジスタＮ１〜Ｎ６もそれぞれ寸法が等しく設定されるが、検出したいビット線の電位に応じて、１つのセンスアンプの中のトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４あるいはトランジスタＮ１、Ｎ２の寸法は任意に設定して良いことは言うまでもない。希望する読み出し速度に応じてこれらのトランジスタの寸法、あるいはそれぞれのリファレンスビット線に接続されるトランジスタ１１６の寸法は、使用される製造工程により最適の値に調整されて良いことはいうまでもない。以下ではトランジスタＰ１〜Ｐ１２の寸法は等しいものとして説明する。
【００９５】
センスアンプＳＡ１、ＳＡ２、ＳＡ３の出力端はそれぞれインバータ回路Ｉ１１、Ｉ１２、Ｉ１３の入力端に接続され、これらインバータ回路Ｉ１１、Ｉ１２、Ｉ１３からは信号Ｓ１、Ｓ２、Ｓ３がそれぞれ出力される。これら信号Ｓ１、Ｓ２、Ｓ３は図１７に示す信号Ｓ１、Ｓ２、Ｓ３と同等の信号であり、図１７に示す論理回路８６と同様の回路を用いてデータＤ１、Ｄ２が生成される。この実施例の場合も、第１の実施例と同様に、最も閾値電圧の高いメモリセルには（０、０）のデータが記憶され、以下閾値電圧が低くなる順に（０、１）、（１、０）、（１、１）のデータが各メモリセルに記憶されている。
【００９６】
上記構成において、動作について説明する。閾値電圧がＶth１のメモリセルＭＣが選択されたとき、ビット線Ｌ１の電位ＶＢは最も低くリファレンス電圧ＶＲ１とほぼ同じ電圧となる。このため、センスアンプＳＡ１の一方入力端であるビット線Ｌ１に接続されるトランジスタＰ１、Ｐ２のゲート電位はＶＲ１となり、他方入力端であるリファレンスビット線ＲＢＬ１、ＲＢＬ２に接続されるトランジスタＰ３、Ｐ４のゲート電位はそれぞれＶＲ１、ＶＲ２となっている。したがって、トランジスタＰ１、Ｐ２、Ｐ３のゲート電位よりもトランジスタＰ４のゲート電位の方が高いため、トランジスタＰ４に流れる電流は、トランジスタＰ１、Ｐ２、Ｐ３にそれぞれ流れる電流よりも小さい。よって、センスアンプＳＡ１のトランジスタＰ１とＰ２とに流れる電流の和は、トランジスタＰ３とＰ４とに流れる電流の和よりも大きいため、これらトランジスタＰ１、Ｐ２が接続されるセンスアンプＳＡ１の出力信号は“１”レベルになる。よって、この出力信号が供給されるインバータ回路Ｉ１１の出力信号Ｓ１は“０”レベルになる。
【００９７】
同様に、センスアンプＳＡ２において一方入力端であるビット線Ｌ１に接続されるトランジスタＰ５、Ｐ６のゲート電位はＶＲ１となり、他方入力端であるリファレンスビット線ＲＢＬ２、ＲＢＬ３に接続されるトランジスタＰ７、Ｐ８のゲート電位はそれぞれＶＲ２、ＶＲ３となっている。このため、トランジスタＰ５、Ｐ６のゲート電位よりもトランジスタＰ７、Ｐ８のゲート電位の方が高いため、トランジスタＰ７、Ｐ８にそれぞれ流れる電流は、トランジスタＰ５、Ｐ６にそれぞれ流れる電流よりも小さい。よって、センスアンプＳＡ２のトランジスタＰ５とＰ６とに流れる電流の和は、トランジスタＰ７とＰ８とに流れる電流の和よりも大きいため、これらトランジスタＰ５、Ｐ６が接続されるセンスアンプＳＡ２の出力端は“１”レベルになる。したがって、このセンスアンプＳＡ２の出力信号が供給されるインバータ回路Ｉ１２の出力信号Ｓ２は“０”レベルになる。
【００９８】
センスアンプＳＡ３においても、一方入力端であるビット線Ｌ１に接続されるトランジスタＰ９、Ｐ１０のゲート電位はＶＲ１となり、他方入力端であるリファレンスビット線ＲＢＬ３、ＲＢＬ４に接続されるトランジスタＰ１１、Ｐ１２のゲート電位はそれぞれＶＲ３、ＶＲ４となっている。このため、トランジスタＰ９、Ｐ１０のゲート電位よりもトランジスタＰ１１、Ｐ１２のゲート電位の方が高いため、トランジスタＰ１１、Ｐ１２それぞれに流れる電流は、トランジスタＰ９、Ｐ１０それぞれに流れる電流よりも小さい。よって、センスアンプＳＡ３のトランジスタＰ９とＰ１０とに流れる電流の和は、トランジスタＰ１１とＰ１２とに流れる電流の和よりも大きいため、これらトランジスタＰ９、Ｐ１０が接続されるセンスアンプＳＡ３の出力端は“１”レベルになる。したがって、このセンスアンプＳＡ３の出力信号が供給されるインバータ回路Ｉ１３の出力信号Ｓ３は“０”レベルになる。
【００９９】
このように、閾値電圧の最も高いメモリセルが選択されたとき、インバータ回路Ｉ１１〜Ｉ１３の出力信号Ｓ１〜Ｓ３はともに“０”レベルとなるため、図１６、図１７に示す実施例と同様、（０、０）のデータが読み出せたことになる。
【０１００】
次に、閾値電圧がＶth２のメモリセルが選択されたとき、ビット線Ｌ１の電圧ＶＢはＶＲ２とほぼ同じ電位となる。センスアンプＳＡ１において、一方入力端であるビット線Ｌ１に接続されるトランジスタＰ１、Ｐ２のゲート電位はＶＲ２となり、他方入力端であるリファレンスビット線ＲＢＬ１、ＲＢＬ２に接続されるトランジスタＰ３、Ｐ４のゲート電位はそれぞれＶＲ１、ＶＲ２となっている。したがって、トランジスタＰ１、Ｐ２、Ｐ４のゲート電位よりもトランジスタＰ３のゲート電位の方が低いため、トランジスタＰ３に流れる電流は、トランジスタＰ１、Ｐ２、Ｐ４のそれぞれに流れる電流よりも大きい。よって、センスアンプＳＡ１のトランジスタＰ１とＰ２とに流れる電流の和は、トランジスタＰ３とＰ４とに流れる電流の和よりも小さくなるため、これらトランジスタＰ１、Ｐ２が接続されるセンスアンプＳＡ１の出力端は“０”レベルになる。したがって、このセンスアンプＳＡ１の出力信号が供給されるインバータ回路Ｉ１１の出力信号Ｓ１は“１”レベルになる。
【０１０１】
センスアンプＳＡ２において、一方入力端であるビット線Ｌ１に接続されるトランジスタＰ５、Ｐ６のゲートの電圧はＶＲ２となり、他方入力端であるリファレンスビット線ＲＢＬ２、ＲＢＬ３に接続されるトランジスタＰ７、Ｐ８のゲート電位はそれぞれＶＲ２、ＶＲ３となっている。このため、トランジスタＰ５、Ｐ６、Ｐ７のゲート電位よりもトランジスタＰ８のゲート電位の方が高いため、トランジスタＰ８に流れる電流は、ゲート電位がそれぞれＶＲ２であるトランジスタＰ５、Ｐ６、Ｐ７それぞれに流れる電流よりも小さい。したがって、センスアンプＳＡ２のトランジスタＰ５とＰ６とに流れる電流の和は、トランジスタＰ７とＰ８とに流れる電流の和よりも大きいため、これらトランジスタＰ５、Ｐ６が接続されるセンスアンプＳＡ２の出力端は“１”レベルになる。よって、このセンスアンプＳＡ２の出力信号が供給されるインバータ回路Ｉ１２の出力信号Ｓ２は“０”レベルになる。
【０１０２】
センスアンプＳＡ３においても、一方入力端であるビット線Ｌ１に接続されるトランジスタＰ９、Ｐ１０のゲート電位はＶＲ２となり、他方入力端であるリファレンスビット線ＲＢＬ３、ＲＢＬ４に接続されるトランジスタＰ１１、Ｐ１２のゲート電位はそれぞれＶＲ３、ＶＲ４となっている。このため、トランジスタＰ９、Ｐ１０のゲート電位よりもトランジスタＰ１１、Ｐ１２のゲート電位の方が高いため、トランジスタＰ１１、Ｐ１２それぞれに流れる電流は、トランジスタＰ９、Ｐ１０それぞれに流れる電流よりも小さい。したがって、センスアンプＳＡ３のトランジスタＰ９とＰ１０とに流れる電流の和は、トランジスタＰ１１とＰ１２とに流れる電流の和よりも大きいため、これらトランジスタＰ９、Ｐ１０が接続されるセンスアンプＳＡ３の出力端は“１”レベルになる。よって、このセンスアンプＳＡ３の出力信号が供給されるインバータ回路Ｉ１３の出力信号Ｓ３は“０”レベルになる。
【０１０３】
このように、インバータ回路Ｉ１１〜Ｉ１３の出力信号は、Ｓ１＝“１”レベル、Ｓ２＝Ｓ３＝“０”レベルとなるため、図１６、図１７に示す実施例と同様、（０、１）のデータが読み出せたことになる。
【０１０４】
次に、閾値電圧がＶth３のメモリセルが選択されたとき、ビット線Ｌ１の電位ＶＢはＶＲ３とほぼ同じ電位となる。センスアンプＳＡ１において一方入力端であるビット線Ｌ１に接続されるトランジスタＰ１、Ｐ２のゲートの電圧はＶＲ３となり、他方入力端であるリファレンスビット線ＲＢＬ１、ＲＢＬ２に接続されるトランジスタＰ３、Ｐ４のゲート電位はそれぞれＶＲ１、ＶＲ２となっている。このため、トランジスタＰ１、Ｐ２のゲート電位よりもトランジスタＰ３、Ｐ４のゲート電圧の方が低いため、トランジスタＰ３、Ｐ４それぞれに流れる電流は、トランジスタＰ１、Ｐ２それぞれに流れる電流よりも大きい。したがって、センスアンプＳＡ１のトランジスタＰ１とＰ２とに流れる電流の和は、トランジスタＰ３とＰ４とに流れる電流の和よりも小さくなるため、これらトランジスタＰ１、Ｐ２が接続されるセンスアンプＳＡ１の出力端は“０”レベルになる。よって、このセンスアンプＳＡ１の出力信号が供給されるインバータ回路Ｉ１１の出力信号Ｓ１は“１”レベルになる。
【０１０５】
センスアンプＳＡ２において、一方入力端であるビット線Ｌ１に接続されるトランジスタＰ５、Ｐ６のゲート電位はＶＲ３となり、他方入力端であるリファレンスビット線ＲＢＬ２、ＲＢＬ３に接続されるトランジスタＰ７、Ｐ８のゲート電位はそれぞれＶＲ２、ＶＲ３となっている。このため、トランジスタＰ５、Ｐ６、Ｐ８のゲート電圧よりもトランジスタＰ７のゲート電位の方が低いため、トランジスタＰ７に流れる電流は、ゲート電圧がそれぞれＶＲ３であるトランジスタＰ５、Ｐ６、Ｐ８それぞれに流れる電流よりも大きい。したがって、センスアンプＳＡ２のトランジスタＰ５とＰ６とに流れる電流の和は、トランジスタＰ７とＰ８とに流れる電流の和よりも小さいため、これらトランジスタＰ５、Ｐ６が接続されるセンスアンプＳＡ２の出力端は“０”レベルになる。よって、このセンスアンプＳＡ２の出力信号が供給されるインバータ回路Ｉ１２の出力信号Ｓ２は“１”レベルになる。
【０１０６】
センスアンプＳＡ３においても、一方入力端であるビット線Ｌ１が接続されるトランジスタＰ９、Ｐ１０のゲート電位はＶＲ３となり、他方入力端であるリファレンスビット線ＲＢＬ３、ＲＢＬ４に接続されるトランジスタＰ１１、Ｐ１２のゲート電位はそれぞれＶＲ３、ＶＲ４となっている。このため、トランジスタＰ９、Ｐ１０、Ｐ１１のゲート電位よりもトランジスタＰ１２のゲート電位の方が高いため、トランジスタＰ１２に流れる電流は、トランジスタＰ９、Ｐ１０、Ｐ１１それぞれに流れる電流よりも小さい。したがって、センスアンプＳＡ３のトランジスタＰ９とＰ１０とに流れる電流の和は、トランジスタＰ１１とＰ１２とに流れる電流の和よりも大きいため、これらトランジスタＰ９、Ｐ１０が接続されるセンスアンプＳＡ３の出力端は“１”レベルになる。よって、このセンスアンプＳＡ３の出力信号が供給されるインバータ回路Ｉ１３の出力信号Ｓ３は  “０”レベルになる。
【０１０７】
このように、インバータ回路Ｉ１１〜Ｉ１３の出力信号は、Ｓ１＝Ｓ２＝“１”レベル、Ｓ３＝“０”レベルとなるため、図１６、図１７に示す実施例と同様、（１、０）のデータが読み出せたことになる。
【０１０８】
次に、閾値電圧がＶth４のメモリセルが選択されたとき、ビット線Ｌ１の電位ＶＢはＶＲ４とほぼ同じ電位となる。センスアンプＳＡ１において一方入力端であるビット線Ｌ１に接続されるトランジスタＰ１、Ｐ２のゲート電位はＶＲ４となり、他方入力端であるリファレンスビット線ＲＢＬ１、ＲＢＬ２に接続されるトランジスタＰ３、Ｐ４のゲート電位はそれぞれＶＲ１、ＶＲ２となっている。このため、トランジスタＰ１、Ｐ２のゲート電位よりもトランジスタＰ３、Ｐ４のゲート電位の方が低いため、トランジスタＰ３、Ｐ４それぞれに流れる電流は、トランジスタＰ１、Ｐ２それぞれに流れる電流よりも大きい。したがって、センスアンプＳＡ１のトランジスタＰ１とＰ２とに流れる電流の和は、トランジスタＰ３とＰ４とに流れる電流の和よりも小さくなるため、これらトランジスタＰ１、Ｐ２が接続されるセンスアンプＳＡ１の出力端は“０”レベルになる。よって、このセンスアンプＳＡ１の出力信号が供給されるインバータ回路Ｉ１１の出力信号Ｓ１は“１”レベルになる。
【０１０９】
センスアンプＳＡ２においても、一方入力端であるビット線Ｌ１に接続されるトランジスタＰ５、Ｐ６のゲート電位はＶＲ４となり、他方入力端であるリファレンスビット線ＲＢＬ２、ＲＢＬ３に接続されるトランジスタＰ７、Ｐ８のゲート電位はそれぞれＶＲ２、ＶＲ３となっている。このため、トランジスタＰ５、Ｐ６のゲート電位よりもトランジスタＰ７、Ｐ８のゲート電位の方が低いため、トランジスタＰ７、Ｐ８それぞれに流れる電流は、ゲート電位がそれぞれＶＲ４であるトランジスタＰ５、Ｐ６それぞれに流れる電流よりも大きい。したがって、センスアンプＳＡ２の一方入力端であるトランジスタＰ５とＰ６とに流れる電流の和は、他方入力端であるトランジスタＰ７とＰ８とに流れる電流の和よりも小さいため、このＰ５、Ｐ６が接続されるセンスアンプＳＡ２の出力端は“０”レベルになる。よって、このセンスアンプＳＡ２の出力信号が供給されるインバータ回路Ｉ１２の出力信号Ｓ２は“１”レベルになる。
【０１１０】
センスアンプＳＡ３においても、一方入力端であるビット線Ｌ１に接続されるトランジスタＰ９、Ｐ１０のゲート電位はＶＲ４となり、他方入力端であるリファレンスビット線ＲＢＬ３、ＲＢＬ４に接続されるトランジスタＰ１１、Ｐ１２のゲート電位はそれぞれＶＲ３、ＶＲ４となっている。このため、トランジスタＰ９、Ｐ１０、Ｐ１２のゲート電位よりもトランジスタＰ１１のゲート電位の方が低いため、ゲート電位がＶＲ３のトランジスタＰ１１に流れる電流は、ゲート電位がそれぞれＶＲ４のトランジスタＰ９、Ｐ１０、Ｐ１２それぞれに流れる電流よりも大きい。したがって、センスアンプＳＡ３のトランジスタＰ９とＰ１０とに流れる電流の和は、トランジスタＰ１１とＰ１２とに流れる電流の和よりも小さいため、これらトランジスタＰ９、Ｐ１０が接続されるセンスアンプＳＡ３の出力端は“０”レベルになる。よって、このセンスアンプＳＡ３の出力信号が供給されるインバータ回路Ｉ１３の出力信号Ｓ３は“１”レベルになる。
【０１１１】
このように、インバータ回路Ｉ１１〜Ｉ１３の出力信号は、Ｓ１＝Ｓ２＝Ｓ３＝“１”レベルとなるため、図１６、図１７に示す実施例と同様、（１、１）のデータが読み出せたことになる。
【０１１２】
図２０、図２１に示す実施例は、４種類の閾値電圧で区別される４種類のメモリセルそれぞれと等価な４種類のリファレンスセルを用いることによって、効率よくメモリセルに記憶されているデータを検出できる。なお、この実施例では差動型センスアンプとしてカレントミラー型のものを用いたが、これはどのようなものでも良いことは言うまでもない。すなわち、ビット線Ｌ１に接続される二つのトランジスタに流れる電流の和と異なるリファレンスビット線に接続される二つのトランジスタに流れる電流の和とを比較できるようなものであれば、どのようなものでも良い。
【０１１３】
図２３、図２４は読出し回路の第３の実施例を示すものであり、図２０、図２１に示す第２の実施例と同一部分には同一符号を付す。第３の実施例において第２の実施例と異なるのは、差動型センスアンプの他方入力端となるリファレンス電位の発生方法である。第３の実施例は、閾値電圧がＶth２のリファレンスセルが接続されたリファレンスビット線と、閾値電圧がＶth３のリファレンスセルが接続されたリファレンスビット線はそれぞれ２本ずつ設けられている。すなわち、図２３において、６本のリファレンスビット線ＲＢＬ１、ＲＢＬ２１、ＲＢＬ２２、ＲＢＬ３１、ＲＢＬ３２、ＲＢＬ４のうち、リファレンスビット線ＲＢＬ１には閾値電圧がＶth１のリファレンスセルからなるリファレンスセル群ＲＣ１が接続され、リファレンスビット線ＲＢＬ２１、２２には閾値電圧がＶth２のリファレンスセルからなるリファレンスセル群ＲＣ２１、ＲＣ２２が接続されている。また、リファレンスビット線ＲＢＬ３１、３２には閾値電圧がＶth３のリファレンスセルからなるリファレンスセル群ＲＣ３１、ＲＣ３２が接続され、リファレンスビット線ＲＢＬ４には閾値電圧がＶth４のリファレンスセルからなるリファレンスセル群ＲＣ４が接続されている。
【０１１４】
閾値電圧がＶth１のリファレンスセルが接続されているリファレンスビット線ＲＢＬ１と、閾値電圧がＶth２のリファレンスセルが接続されているリファレンスビット線ＲＢＬ２１とが接続されて、新たにリファレンスビット線ＶＲ１１を構成し、リファレンス電位ＶＲ１１を出力する。このリファレンス電位ＶＲ１１は、閾値電圧がＶth１のメモリセルが選択されたときのビット線の電位ＶＲ１よりも高く、閾値電圧がＶth２のメモリセルが選択されたときのビット線の電位ＶＲ２よりも低い電位に設定されている。すなわち、閾値電圧がＶth１のリファレンスセルが接続されているリファレンスビット線と、閾値電圧がＶth２のリファレンスセルが接続されているリファレンスビット線とを接続するようにしたため、リファレンス電位ＶＲ１１としてビット線の電位ＶＲ１とＶＲ２との間の電圧が得られたためである。
【０１１５】
同様に、閾値電圧がＶth２のリファレンスセルが接続されているもう１つのリファレンスビット線ＲＢＬ２２と、閾値電圧がＶth３のリファレンスセルが接続されているリファレンスビット線ＲＢＬ３１とが接続されて、新たにリファレンスビット線ＶＲ２１を構成し、リファレンス電位ＶＲ２１を出力する。このリファレンス電位ＶＲ２１は、閾値電圧がＶth２のメモリセルが選択されたときのビット線の電位ＶＲ２よりも高く、閾値電圧がＶth３のメモリセルが選択されたときのビット線の電位ＶＲ３よりも低い電位に設定されている。
【０１１６】
さらに、閾値電圧がＶth３のリファレンスセルが接続されているもう１つのリファレンスビット線ＲＢＬ３２と、閾値電圧がＶth４のリファレンスセルが接続されているリファレンスビット線ＲＢＬ４とが接続されて、新たにリファレンスビット線ＶＲ３１を構成し、リファレンス電位ＶＲ３１を出力する。このリファレンス電位ＶＲ３１は、閾値電圧がＶth３のメモリセルが選択されたときのビット線の電位ＶＲ３よりも高く、閾値電圧がＶth４のメモリセルが選択されたときのビット線の電位ＶＲ４よりも低い電位に設定されている。すなわち、ビット線に出力される４種類の電位とリファレンス電位との間の大小関係は、ＶＲ１＜ＶＲ１１＜ＶＲ２＜ＶＲ２１＜ＶＲ３＜ＶＲ３１＜ＶＲ４となる。
【０１１７】
差動型センスアンプＳＡ１、ＳＡ２、ＳＡ３はそれぞれＰチャネルトランジスタＰ２１、Ｐ２２、ＰチャネルトランジスタＰ２３、Ｐ２４、ＰチャネルトランジスタＰ２５、Ｐ２６、及びそれぞれＮチャネルトランジスタＮ２１、Ｎ２２、ＮチャネルトランジスタＮ２３、Ｎ２４、ＮチャネルトランジスタＮ２５、Ｎ２６によって構成されている。これらセンスアンプＳＡ１、ＳＡ２、ＳＡ３の各一方入力端を構成するＰチャネルトランジスタＰ２１、Ｐ２３、Ｐ２５のゲートはそれぞれビット線Ｌ１に接続され、各他方入力端を構成するＰチャネルトランジスタＰ２２、Ｐ２４、Ｐ２６のゲートはそれぞれリファレンスビット線ＶＲ１１、ＶＲ２１、ＶＲ３１に接続されている。
【０１１８】
上記構成において、動作について説明する。
【０１１９】
閾値電圧の最も高いメモリセルが選択されるとビット線Ｌ１の電位ＶＢはＶＲ１となり、このＶＲ１はＶＲ１１、ＶＲ２１、ＶＲ３１それぞれよりも低いため、センスアンプＳＡ１、ＳＡ２、ＳＡ３の各出力端からは“１”レベルの信号が出力される。これら出力信号はそれぞれインバータ回路Ｉ１１、Ｉ１２、Ｉ１３に供給され、これらインバータ回路Ｉ１１、Ｉ１２、Ｉ１３の出力信号Ｓ１、Ｓ２、Ｓ３はともに、読出し回路の第１の実施例、第２の実施例と同様に“０”レベルとなる。
【０１２０】
また、ビット線Ｌ１の電位ＶＢがＶＲ２のとき、センスアンプＳＡ１の他方入力端であるリファレンス電位ＶＲ１１はＶＲ２よりも低いため、センスアンプＳＡ１の出力信号のみが“０”レベルとなり、インバータ回路Ｉ１１の出力信号Ｓ１は“１”レベルとなる。このとき、インバータ回路Ｉ１２、Ｉ１３の出力信号Ｓ１はともに“０”レベルである。
【０１２１】
さらに、ビット線Ｌ１の電位ＶＢがＶＲ３のとき、センスアンプＳＡ１、ＳＡ２のそれぞれ他方入力端であるリファレンス電位ＶＲ１１、ＶＲ２１はＶＲ３よりも低い。このため、センスアンプＳＡ１、ＳＡ２の出力信号はともに“０”レベルとなり、インバータ回路Ｉ１１、Ｉ１２の出力信号Ｓ１、Ｓ２はともに“１”レベルになる。このようにＳ１＝Ｓ２＝“１”レベル、Ｓ３＝“０”レベルの信号が出力され、正しくデータが読み出される。
【０１２２】
また、ビット線Ｌ１の電位ＶＢがＶＲ４のとき、センスアンプＳＡ１、ＳＡ２、ＳＡ３のそれぞれ他方入力端であるリファレンス電位ＶＲ１１、ＶＲ２１、ＶＲ３１はＶＲ４よりも低い。このため、センスアンプＳＡ１、ＳＡ２、ＳＡ３の出力信号はともに“０”レベルになり、インバータ回路Ｉ１１、Ｉ１２、Ｉ１３の出力信号Ｓ１、Ｓ２、Ｓ３はともに“１”レベルになる。このようにＳ１＝Ｓ２＝Ｓ３＝“１”レベルの信号が出力され、正しくデータが読み出される。
【０１２３】
この実施例においては、Ｖth１の閾値電圧を持つリファレンスセルが接続されたリファレンスビット線ＲＢＬ１と、Ｖth２の閾値電圧を持つリファレンスセルが接続されたリファレンスビット線ＲＢＬ２１とを接続してセンスアンプＳＡ１の他方入力端であるリファレンス電位ＶＲ１１を生成している。このため、リファレンス電位として確実にＶth１とＶth２との間の電位に対応した電位を作ることができる。同様に、Ｖth２の閾値電圧を持つリファレンスセルが接続されたリファレンスビット線ＲＢＬ２２と、Ｖth３の閾値電圧を持つリファレンスセルが接続されたリファレンスビット線ＲＢＬ３１とを接続してセンスアンプＳＡ２の他方入力端であるリファレンス電位ＶＲ２１を生成している。このため、リファレンス電位として確実にＶth２とＶth３との間の電位に対応した電位を作ることができる。さらに、Ｖth３の閾値電圧を持つリファレンスセルが接続されたリファレンスビット線ＲＢＬ３２と、Ｖth４の閾値電圧を持つリファレンスセルが接続されたリファレンスビット線ＲＢＬ４とを接続してセンスアンプＳＡ３の他方入力端であるリファレンス電位ＶＲ３１を生成している。このため、リファレンス電位として確実にＶth３とＶth４との間の電位に対応した電位を作ることができる。
【０１２４】
この実施例においても最適な読み出しマージンを得るために、各リファレンスビット線に接続されるそれぞれのトランジスタ１１６はそれぞれ任意に最適の寸法となるように微妙に調整されることは言うまでもない。
【０１２５】
図２５、図２６は読出し回路の第４の実施例を示すものである。この実施例はメモリセル、及びリファレンスセルに流れる電流の方向を、図２３、図２４に示す第３の実施例と逆にしたものであり、第３の実施例と同一部分には同一符号を付す。
【０１２６】
図２５において、メモリセルＭＣの各ドレインはビット線ＢＬ１、ＢＬ２〜ＢＬｎに接続され、リファレンスセルＲＣの各ドレインはリファレンスビット線ＲＢＬ１、ＲＢＬ２１、ＲＢＬ２２、ＲＢＬ３１、ＲＢＬ３２、ＲＢＬ４にそれぞれ接続されている。メモリセルＭＣ及びリファレンスセルＲＣの各ソースは基準電位Ｖｓに接続されている。
【０１２７】
図２６において、図２４に示すＮチャネルトランジスタ１１０、１１１、１１２、１１３、１１６、１１７は、Ｐチャネルトランジスタ１２０、１２１、１２２、１２３、１２６、１２７によって構成されている。直列接続されたトランジスタ１２０、１２１のうち、トランジスタ１２１のソースは電源電圧ＶＣに接続され、ゲートには反転されたチップイネーブル信号／ＣＥが供給されている。トランジスタ１２０のドレインはビット線Ｌ１に接続され、ゲートは負荷回路１２４の一端に接続されている。また、直列接続されたトランジスタ１２２、１２３のうち、トランジスタ１２３のソースは電源電圧ＶＣに接続され、ゲートには反転されたチップイネーブル信号／ＣＥが供給されている。トランジスタ１２２のドレイン及びゲートは負荷回路１２４の一端に接続され、この負荷回路１２４の他端は基準電位Ｖｓに接続されている。この負荷回路１２４として、ゲートを基準電位に接続したＮチャネルデプレション型のトランジスタを用いることができる。
【０１２８】
さらに、直列接続されたトランジスタ１２６、１２７のうちトランジスタ１２７の各ソースは電源電圧ＶＣに接続され、各ゲートには反転されたチップイネーブル信号／ＣＥが供給されている。トランジスタ１２６の各ゲートは前記負荷回路１２４の一端に接続され、各ドレインは対応するリファレンスビット線ＲＢＬ１、ＲＢＬ２１、ＲＢＬ２２、ＲＢＬ３１、ＲＢＬ３２、ＲＢＬ４にそれぞれ接続されている。さらに、インバータ回路Ｉ１１、Ｉ１２、Ｉ１３の出力端にはそれぞれインバータ回路Ｉ２１、Ｉ２２、Ｉ２３が接続され、これらインバータ回路Ｉ２１、Ｉ２２、Ｉ２３の出力端から信号Ｓ１、Ｓ２、Ｓ３がそれぞれ出力される。
【０１２９】
上記構成において、メモリセルＭＣ及びリファレンスセルＲＣに流れる電流の方向が図２３、図２４に示す第３の実施例と逆であるため、センスアンプＳＡ１、ＳＡ２、ＳＡ３の出力レベルが第３の実施例と逆となるが、インバータ回路Ｉ１１〜Ｉ１３、Ｉ２１〜Ｉ２３を通すことにより、第３の実施例と同様の結果を得ることができる。
【０１３０】
すなわち、閾値電圧の最も高いメモリセルが選択されるとビット線Ｌ１の電位ＶＢはＶＲ１となり、このＶＲ１はＶＲ１１、ＶＲ２１、ＶＲ３１それぞれよりも高いため、センスアンプＳＡ１、ＳＡ２、ＳＡ３の各出力端からは“０”レベルの信号が出力される。これら出力信号はそれぞれインバータ回路Ｉ１１〜Ｉ１３、Ｉ２１〜Ｉ２３に供給され、これらインバータ回路Ｉ２１、Ｉ２２、Ｉ２３の出力信号Ｓ１、Ｓ２、Ｓ３はともに、読出し回路の第１の実施例、第２の実施例と同様に“０”レベルとなる。
【０１３１】
また、ビット線Ｌ１の電位ＶＢがＶＲ２のとき、センスアンプＳＡ１の他方入力端であるリファレンス電位ＶＲ１１はＶＲ２よりも高いため、センスアンプＳＡ１の出力信号のみが“１”レベルとなり、インバータ回路Ｉ２１の出力信号Ｓ１は“１”レベルとなる。このとき、インバータ回路Ｉ２２、Ｉ２３の出力信号Ｓ２及びＳ３はともに“０”レベルである。
【０１３２】
さらに、ビット線Ｌ１の電位ＶＢがＶＲ３のとき、センスアンプＳＡ１、ＳＡ２のそれぞれ他方入力端であるリファレンス電位ＶＲ１１、ＶＲ２１はＶＲ３よりも高い。このため、センスアンプＳＡ１、ＳＡ２の出力信号はともに“１”レベルとなり、インバータ回路Ｉ２１、Ｉ２２の出力信号Ｓ１、Ｓ２はともに“１”レベルになる。このようにＳ１＝Ｓ２＝“１”レベル、Ｓ３＝“０”レベルの信号が出力され、正しくデータが読み出される。
【０１３３】
また、ビット線Ｌ１の電位ＶＢがＶＲ４のとき、センスアンプＳＡ１、ＳＡ２、ＳＡ３のそれぞれ他方入力端であるリファレンス電位ＶＲ１１、ＶＲ２１、ＶＲ３１はＶＲ４よりも高い。このため、センスアンプＳＡ１、ＳＡ２、ＳＡ３の出力信号はともに“１”レベルになり、インバータ回路Ｉ２１、Ｉ２２、Ｉ２３の出力信号Ｓ１、Ｓ２、Ｓ３はともに“１”レベルになる。このようにＳ１＝Ｓ２＝Ｓ３＝“１”レベルの信号が出力され、正しくデータが読み出される。
【０１３４】
なお、図２６において、センスアンプＳＡ１、ＳＡ２、ＳＡ３の出力端にはインバータ回路Ｉ１１〜Ｉ１３、Ｉ２１〜Ｉ２３を接続したが、これらインバータ回路を省略しても正しくデータを読み出すことができる。
【０１３５】
また、図２０、図２１に示した実施例においても、図２５、図２６に示した実施例と同様に、メモリセル及びリファレンスセルを基準電位Ｖｓに接続した構成とすることができる。これを以下に説明する。
【０１３６】
メモリセルＭＣの各ドレインはビット線ＢＬ１、ＢＬ２〜ＢＬｎに接続され、リファレンスセルＲＣの各ドレインはリファレンスビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３、ＲＢＬ４にそれぞれ接続される。メモリセルＭＣ及びリファレンスセルＲＣの各ソースは基準電位Ｖｓに接続される。
【０１３７】
図２１に示したＮチャネルトランジスタ１１０、１１１、１１２、１１３、１１６、１１７は図２６の場合と同様に、Ｐチャネルトランジスタに換えれば良い。これら直列接続されたトランジスタの一端は図２６の場合と同様に基準電位Ｖｓに換えて、電源電圧ＶＣに接続され、チップイネーブル信号ＣＥに換えて反転されたチップイネーブル信号／ＣＥが供給される。これら直列接続されたトランジスタ１１０、１１１、トランジスタ１１６、１１７の他端は同様にビット線Ｌ１及びリファレンスビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬ３、ＲＢＬ４に接続される。負荷回路の他端は基準電位Ｖｓに接続される。すなわち、図２６で示したトランジスタ１２２、１２３及び負荷回路１２４と同じ構成の回路を用いれば良い。さらに、図２６の場合と同様に、インバータ回路Ｉ１１、Ｉ１２、Ｉ１３の出力端にはそれぞれインバータ回路が接続され、これらインバータ回路の出力端から信号Ｓ１、Ｓ２、Ｓ３がそれぞれ出力される。
【０１３８】
上記構成において、メモリセルＭＣ及びリファレンスセルＲＣに流れる電流の方向が図２０、図２１に示す第２の実施例と逆であるため、センスアンプＳＡ１、ＳＡ２、ＳＡ３の出力の論理レベルが第２の実施例と逆となるが、インバータ回路を通すことにより、第２の実施例と同様の結果を得ることができる。
【０１３９】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【０１４０】
【発明の効果】
以上説明したようにこの発明によれば、チャネル領域に導入する不純物の導入領域を記憶するデータに応じて変え、メモリセルの実質的なチャネル幅を変えたりチャネル長を変え、またチャネル長を変えることによってその閾値電圧をも変えることができるため、１つのメモリセルに複数ビットのデータを記憶することができるものである。しかも、メモリセルのゲート電極形成後、１つのガラスマスクを利用して複数のメモリセルに複数ビットのデータを書込むことができるため、ゲート電極形成後、製造工程の増加を抑えてより短期間に、且つコストの増加もなくユーザーに製品を提供することができる。
【０１４１】
また、メモリセルの閾値電圧を区別するようにして複数ビット分のデータを記憶し、このメモリセルのドレインを電源電圧に接続しソースに接続されたビット線の電位を検出して記憶されたデータを検出している。このため、メモリセルの閾値電圧の差を確実にビット線の電位の差として出力できるため、マージン良くメモリセルに記憶されたデータを検出することができる。
【０１４２】
さらに、メモリセルと等価な構成のリファレンスセルを用いて比較電圧を生成しているため、容易に正確な比較電圧を生成することができるものである。また、閾値電圧の異なるリファレンスセルが接続れさたリファレンスビット線を接続しているため、メモリセルから出力される電圧の中間の電圧を正確に生成することができる。しかも、この生成された中間の電圧をセンスアンプの比較電圧とすることにより、センスアンプの構成を簡単化することができる。
【図面の簡単な説明】
【図１】この発明に係わるメモリセルの第１の実施例を示すものであり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）の１ｂ−１ｂ線に沿った断面図。
【図２】図１に示すメモリセルに対するデータの書き込みを説明するものであり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）の２ｂ−２ｂ線に沿った断面図。
【図３】図１に示すメモリセルに対するデータの書き込みを説明するものであり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）の３ｂ−３ｂ線に沿った断面図。
【図４】図１に示すメモリセルに対するデータの書き込みを説明するものであり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）の４ｂ−４ｂ線に沿った断面図。
【図５】図１に示すメモリセルに対するデータの書き込みを説明するものであり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）の５ｂ−５ｂ線に沿った断面図。
【図６】この発明に係わるメモリセルの第２の実施例を示すものであり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）の６ｂ−６ｂ線に沿った断面図。
【図７】図６に示すメモリセルに対するデータの書き込みを説明するものであり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）の７ｂ−７ｂ線に沿った断面図。
【図８】図６に示すメモリセルに対するデータの書き込みを説明するものであり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）の８ｂ−８ｂ線に沿った断面図。
【図９】図６に示すメモリセルに対するデータの書き込みを説明するものであり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）の９ｂ−９ｂ線に沿った断面図。
【図１０】図６に示すメモリセルに対するデータの書き込みを説明するものであり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）の１０ｂ−１０ｂ線に沿った断面図。
【図１１】この発明に係わるメモリセルの第３の実施例を示すものであり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）の１１ｂ−１１ｂ線に沿った断面図。
【図１２】図１１に示すメモリセルに対するデータの書き込みを説明するものであり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）の１２ｂ−１２ｂ線に沿った断面図。
【図１３】図１１に示すメモリセルに対するデータの書き込みを説明するものであり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）の１３ｂ−１３ｂ線に沿った断面図。
【図１４】図１１に示すメモリセルに対するデータの書き込みを説明するものであり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）の１４ｂ−１４ｂ線に沿った断面図。
【図１５】図１１に示すメモリセルに対するデータの書き込みを説明するものであり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）の１５ｂ−１５ｂ線に沿った断面図。
【図１６】この発明のメモリセルに適用されるデータの読出し回路の第１の実施例を示すものであり、一部を示す回路図。
【図１７】図１６に示す読出し回路の他の部分を示す回路図。
【図１８】図１８（ａ）（ｂ）（ｃ）はそれぞれ図１７に示すセンスアンプの構成を示す回路図。
【図１９】図１６、図１７に示す読出し回路の動作を説明するために示す図。
【図２０】この発明のメモリセルに適用されるデータの読出し回路の第２の実施例を示すものであり、一部を示す回路図。
【図２１】図２０に示す読出し回路の他の部分を示す回路図。
【図２２】図２２（ａ）（ｂ）はそれぞれ図２１に示す負荷回路の構成を示す回路図。
【図２３】この発明のメモリセルに適用されるデータの読出し回路の第３の実施例を示すものであり、一部を示す回路図。
【図２４】図２３に示す読出し回路の他の部分を示す回路図。
【図２５】この発明のメモリセルに適用されるデータの読出し回路の第４の実施例を示すものであり、一部を示す回路図。
【図２６】図２５に示す読出し回路の他の部分を示す回路図。
【図２７】従来のメモリセルに適用されるデータの読出し回路を示すものであり、一部を示す回路図。
【図２８】従来のメモリセルに記憶されるデータと閾値電圧の関係を示す図。
【図２９】図２７に示す読出し回路の他の部分を示す回路図。
【図３０】従来のメモリセルの一例を示す平面図。
【図３１】従来のメモリセルの他の例を示す平面図。
【符号の説明】
５１…基板、５４、５４ａ、５４ｂ…ゲート絶縁膜、ＣＨ…チャネル領域、Ｓ…ソース、Ｄ…ドレイン、５６…不純物、６１…ガラスマスク、６２…レジスト、６３…開口部、６４…不純物、Ｔ１、Ｔ２…第１、第２のトランジスタ、ＭＣ…メモリセル、７１…行デコーダ、７２1 、７２2 〜７２ｎ、７４…トランジスタ、７３…列デコーダ、ＷＬ１、ＷＬ２〜ＷＬｎ…ワード線、ＢＬ１、ＢＬ２〜ＢＬｎ…ビット線、ＶＣ…電源電圧、ＶＢ…ビット線の電位、ＳＡ１、ＳＡ２〜ＳＡｎ…センスアンプ、８６…論理回路、Ｄ１、Ｄ２…データ、ＲＢＬ１〜ＲＢＬ４…リファレンスビット線（ダミー列線）、ＲＣ…リファレンスセル（ダミーセル）、ＲＣ１〜ＲＣ４…リファレンスセル群。
【図１】
0003774437.tif 000002
【図２】
0003774437.tif 000003
【図３】
0003774437.tif 000004
【図４】
0003774437.tif 000005
【図５】
0003774437.tif 000006
【図６】
0003774437.tif 000007
【図７】
0003774437.tif 000008
【図８】
0003774437.tif 000009
【図９】
0003774437.tif 000010
【図１０】
0003774437.tif 000011
【図１１】
0003774437.tif 000012
【図１２】
0003774437.tif 000013
【図１３】
0003774437.tif 000014
【図１４】
0003774437.tif 000015
【図１５】
0003774437.tif 000016
【図１６】
0003774437.tif 000017
【図１７】
0003774437.tif 000018
【図１８】
0003774437.tif 000019
【図１９】
0003774437.tif 000020
【図２０】
0003774437.tif 000021
【図２１】
0003774437.tif 000022
【図２２】
0003774437.tif 000023
【図２３】
0003774437.tif 000024
【図２４】
0003774437.tif 000025
【図２５】
0003774437.tif 000026
【図２６】
0003774437.tif 000027
【図２７】
0003774437.tif 000028
【図２８】
0003774437.tif 000029
【図２９】
0003774437.tif 000030
【図３０】
0003774437.tif 000031
【図３１】
0003774437.tif 000032