(57)【特許請求の範囲】
【請求項１】
ＳＯＩ基板の表面半導体層上にゲート絶縁膜を介して形成された複数の第１ゲート電極および複数の第２ゲート電極と、該第１ゲート電極の両側の表面半導体層に形成された第１導電型ソース／ドレイン領域を有する第１導電型ＭＯＳトランジスタと、前記第２ゲート電極の両側の表面半導体層に形成された第２導電型ソース／ドレイン領域を有する第２導電型ＭＯＳトランジスタとから構成されるＣＭＯＳトランジスタを備えたＳＲＡＭであって、
前記第１導電型ＭＯＳトランジスタが、第１導電型ソース領域および第１導電型ドレイン領域の間に第２導電型ボディ領域を有し、
さらに、複数の前記第１導電型ＭＯＳトランジスタの第２導電型ボディ領域に隣接し、かつ隣接する複数の第１導電型ＭＯＳトランジスタの前記第１ゲート電極間に形成された共通の１つの第２導電型引出拡散層と、前記第１導電型のソース領域上又はドレイン領域上から第２導電型引出拡散層上にわたって形成されたシリサイド層とを備え、前記シリサイド層を介して前記第１導電型のソース領域又はドレイン領域に接地電位が与えられることを特徴とするＳＲＡＭ。
【請求項２】
シリサイド層が、ＴｉＳｉ2、ＣｏＳｉ2、ＷＳｉ2、ＰｔＳｉ、ＭｏＳｉ2、Ｐｄ2Ｓｉ又はＴａＳｉ2である請求項１に記載のＳＲＡＭ。
【請求項３】
第２導電型引出拡散層がｐ型不純物拡散層である請求項１又は２に記載のＳＲＡＭ。
【請求項４】
ＳＯＩ基板の表面半導体層上にゲート絶縁膜を介して形成された複数の第１ゲート電極および複数の第２ゲート電極と、該第１ゲート電極の両側の表面半導体層に形成された第１導電型ソース／ドレイン領域を有する第１導電型ＭＯＳトランジスタと、前記第２ゲート電極の両側の表面半導体層に形成された第２導電型ソース／ドレイン領域を有する第２導電型ＭＯＳトランジスタとから構成されるＣＭＯＳトランジスタを備えた請求項１〜３のいずれか１つに記載のＳＲＡＭを製造するＳＲＡＭの製造方法であって、
（ａ）ＳＯＩ基板上にゲート絶縁膜を介して複数の第１ゲート電極および複数の第２ゲート電極を形成し、
（ｂ）第２導電型引出拡散層の形成領域及び第２導電型ＭＯＳトランジスタ形成領域に開口を有するレジストマスクを形成し、該マスクを用いて第２導電型不純物をイオン注入して第２導電型ソース／ドレイン領域を形成すると共に、隣接する複数の第１導電型ＭＯＳトランジスタ形成領域の第１ゲート電極形成領域間に共通し、第２導電型ボディ領域に隣接する１つの第２導電型引出拡散層を形成し、
（ｃ）前記第１導電型ＭＯＳトランジスタ形成領域に、第１導電型不純物をイオン注入して第１導電型ソース／ドレイン領域を形成し、
（ｄ）さらに、前記第１導電型のソース領域上又はドレイン領域上から前記第２導電型引出拡散層上にわたってシリサイド層を形成することからなるＳＲＡＭの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳細には、ＳＯＩ（Silicon On Insulator）基板上に形成された半導体装置及びその製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
従来から使用されている基本的なＣＭＯＳ（Complementary Metal Oxide Semiconductor）・ＳＲＡＭ（スタティク・ランダム・アクセス・メモリ：Static Random Access Memory）セルは、図１に示すように、２個の負荷用ＰＭＯＳトランジスタ１００、１０１及び２個の駆動用ＮＭＯＳトランジスタ１０２、１０３からなるフリップフロップ回路と２個の転送用ＮＭＯＳトランジスタ１０４、１０５とからなる。
【０００３】
このようなＣＭＯＳ・ＳＲＡＭセルは、図８（ａ）及び（ｂ）に示すように構成されている。つまり、シリコン基板１１２内にｐウェル領域１１３とｎウェル領域１１４とが、素子分離酸化膜１１７を介して形成されており、ｐウェル領域１１３内の素子領域にＮＭＯＳトランジスタ１１５が、ｎウェル領域内の素子領域にＰＭＯＳトランジスタ１１６がそれぞれ形成されている。ｐウェル領域１１３とｎウェル領域１１４との表面には、それぞれ、ｐ+拡散層１１８及びｎ+拡散層１１９が形成されている。ｐ+拡散層１１８を介してｐウェル領域１１３に対してGnd電位が印加され、ｎ+拡散層１１９を介してｎウェル領域１１４に対してVdd電位が印加され、これにより、ｐウェル領域１１３とｎウェル領域１１４との間のｐｎ接合を逆バイアス状態とし、素子分離が実現される。
このようなＣＭＯＳ・ＳＲＡＭは、α線によるソフトエラーの発生が問題となり、高信頼性デバイスを実現するための課題となっている。
【０００４】
つまり、ＣＭＯＳ・ＳＲＡＭが形成されているＬＳＩチップは、通常、樹脂によって封止されて用いられるが、この封止材料である樹脂中に含まれる放射性元素から放出されるα線や宇宙線を起因として発生する中性子が、ＬＳＩチップに入射されることがある。これらのα線や中性子は、図８（ｂ）に示したように、電離作用によってシリコン基板１１２内で電子・正孔対１２０を発生させる。これらの電子及び正孔は、それぞれ＋電位及び−電位に引かれてシリコン基板１１２内を移動する。例えば、ＮＭＯＳトランジスタの場合は、＋電位にバイアスされたドレイン領域に電子が引き寄せられる。このように、ＳＲＡＭセルのデータ保持ノードにα線によって生成された電子又は正孔対が侵入すると、ノード電位が反転し、データの書き換わりなどの誤動作が生じることとなる。
【０００５】
これに対して、ＳＯＩ・ＣＭＯＳ技術が提案されている。ＳＯＩ・ＣＭＯＳセル回路では、図９に示すように、上述のバルクＣＭＯＳ・ＳＲＡＭセル回路のように、ｎ+拡散層とｐ+拡散層との分離のために用いるウェルを形成する必要がなく、ＭＯＳトランジスタや拡散層等は、絶縁膜１２１上に形成され、この絶縁膜１２１により各素子は基板から完全に分離されることになる。そのため、α線によりバルク基板内で発生した電子・正孔対１２０は素子へ影響を及ぼすことがなく、データの書き換わりは生じにくい。
【０００６】
また、特開平７−１５３８５４号公報には、互いに隣接する負荷ＰＭＯＳトランジスタと駆動ＮＭＯＳトランジスタとのソース／ドレイン領域が直接ＰＮ接合を形成するように構成されたＳＯＩ・ＳＲＡＭセルが提案されており、このＰＮ接合により、ウェル素子分離やコンタクト（図８（ａ）の１１０ｄ、１１０ｇに相当）が不要で、セル面積を縮小することができることが記載されている。
【０００７】
ＳＯＩ基板上に作製されるトランジスタは、その構造から完全空乏型と部分空乏型という二種類に分類される。つまり、ＳＯＩのチャネル部のシリコン層に導入する不純物の濃度によって、空乏層の幅の最大値（最大空乏層幅）が決定され、チャネル部のシリコン層の厚さよりも最大空乏層幅の方が大きいトランジスタは完全空乏型ＳＯＩトランジスタと呼ばれ、チャネル部のシリコン層の厚さよりも最大空乏層幅の方が小さいトランジスタは部分空乏型ＳＯＩトランジスタと呼ばれている。
【０００８】
ＳＯＩ基板上に作製されるトランジスタは、ドレイン−基板間の寄生容量（接合容量）を低減できるとともに、特に、シリコン層の厚さを５０ｎｍ程度以下に薄膜化した完全空乏型ＳＯＩトランジスタの場合は、短チャネル効果（ゲート長の減少に伴うしきい値の低下、サブスレッショルド係数の増加）を抑制でき、基板浮遊効果が発生しにくくなる。このため、一般にボディ部の接続が必要な部分空乏型トランジスタに比べ、ボディコンタクトが不要で、レイアウト面積をより縮小でき、微細ルールでの先端デバイスほど完全空乏型ＳＯＩトランジスタのメリットが大きい。
【０００９】
しかし、さらにメモリセルの縮小化、低電圧化が進むと、メモリセルに供給できる電流が減少するため、ソフトエラー耐性を確保するのが厳しくなる。特に、基板表面の浅い領域で電子・正孔対を発生させる低エネルギーのα線の入射に対しては、ＳＯＩ構造によっても、一般の１／１０００レベルの超高信頼性の要求を満足させるに不充分であり、これは、より薄膜のボディ領域を有する完全空乏型ＳＯＩ構造でも同様である。
【００１０】
ＳＯＩ構造では、ＳＯＩ基板のシリコン層は電気的にフローティング状態になっているため、このシリコン層に形成されるＭＯＳトランジスタには寄生バイポーラトランジスタが生じる。例えば、ＮＭＯＳトランジスタは、ｐ型のチャネル領域とｎ型ソース／ドレイン領域とによって、ｎｐｎ型の寄生バイポーラトランジスタが生じている。
【００１１】
例えば、図１０に示したように、データを保持しているときにα線によってチャネル領域に電子・正孔対１２０が発生した場合には、ｎｐｎ型の寄生バイポーラトランジスタでは、電子がドレインに引き抜かれる。ところが正孔はチャネル領域に蓄積した状態になる。このチャネル領域はｎｐｎ型の寄生バイポーラトランジスタのベースに相当する。このため、蓄積した正孔によってベースのポテンシャルが上昇して、ｎｐｎ型の寄生バイポーラトランジスタが動作する。この結果、ＮＭＯＳトランジスタが導通状態になって、データ保持ノードの電位が低下し、保持されていたデータが反転する。
本発明は上記課題に鑑みなされたものであり、より優れたソフトエラー耐性を有するＳＯＩ基板を用いた高信頼性のＣＭＯＳ・ＳＲＡＭセルを備える半導体装置及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明によれば、ＳＯＩ基板の表面半導体層上にゲート絶縁膜を介して形成された複数の第１ゲート電極および複数の第２ゲート電極と、該第１ゲート電極の両側の表面半導体層に形成された第１導電型ソース／ドレイン領域を有する第１導電型ＭＯＳトランジスタと、前記第２ゲート電極の両側の表面半導体層に形成された第２導電型ソース／ドレイン領域を有する第２導電型ＭＯＳトランジスタとから構成されるＣＭＯＳトランジスタを備えたＳＲＡＭであって、前記第１導電型ＭＯＳトランジスタが、第１導電型ソース領域および第１導電型ドレイン領域の間に第２導電型ボディ領域を有し、さらに、複数の前記第１導電型ＭＯＳトランジスタの第２導電型ボディ領域に隣接し、かつ隣接する複数の第１導電型ＭＯＳトランジスタの前記第１ゲート電極間に形成された共通の１つの第２導電型引出拡散層と、前記第１導電型のソース領域上又はドレイン領域上から第２導電型引出拡散層上にわたって形成されたシリサイド層とを備え、前記シリサイド層を介して前記第１導電型のソース領域又はドレイン領域に接地電位が与えられるＳＲＡＭが提供される。
【００１４】
さらに、本発明によれば、ＳＯＩ基板の表面半導体層上にゲート絶縁膜を介して形成された複数の第１ゲート電極および複数の第２ゲート電極と、該第１ゲート電極の両側の表面半導体層に形成された第１導電型ソース／ドレイン領域を有する第１導電型ＭＯＳトランジスタと、前記第２ゲート電極の両側の表面半導体層に形成された第２導電型ソース／ドレイン領域を有する第２導電型ＭＯＳトランジスタとから構成されるＣＭＯＳトランジスタを備えた請求項１〜３のいずれか１つに記載のＳＲＡＭを製造するＳＲＡＭの製造方法であって、
（ａ）ＳＯＩ基板上にゲート絶縁膜を介して複数の第１ゲート電極および複数の第２ゲート電極を形成し、
（ｂ）第２導電型引出拡散層の形成領域及び第２導電型ＭＯＳトランジスタ形成領域に開口を有するレジストマスクを形成し、該マスクを用いて第２導電型不純物をイオン注入して第２導電型ソース／ドレイン領域を形成すると共に、隣接する複数の第１導電型ＭＯＳトランジスタ形成領域の第１ゲート電極形成領域間に共通し、第２導電型ボディ領域に隣接する１つの第２導電型引出拡散層を形成し、
（ｃ）前記第１導電型ＭＯＳトランジスタ形成領域に、第１導電型不純物をイオン注入して第１導電型ソース／ドレイン領域を形成し、
（ｄ）さらに、前記第１導電型のソース領域上又はドレイン領域上から前記第２導電型引出拡散層上にわたってシリサイド層を形成することからなるＳＲＡＭの製造方法が提供される。
【００１５】
【発明の実施の形態】
本発明の半導体装置は、ＳＯＩ基板上に形成されたゲート絶縁膜、ゲート電極及び第１導電型のソース／ドレイン領域とから構成され、さらに、第２導電型引出拡散層が形成されている。
ＳＯＩ基板としては、例えば、張り合わせＳＯＩ（ＢＥＳＯＩ）基板、ＳＩＭＯＸ（Separation by Implantation of Oxygen）型基板等として用いられるものが使用され、通常、支持基板上に埋め込み絶縁膜、その上に表面半導体層が形成されて構成されている。
【００１６】
支持基板としては、例えば、シリコン、ゲルマニウム等の元素半導体基板、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体基板等、種々の基板を用いることができる。なかでも単結晶シリコン基板が特に好ましい。半導体基板の場合には比較的低抵抗（例えば２０Ωｃｍ程度以下、好ましくは１０Ωｃｍ程度）であるものが好ましい。
埋め込み絶縁膜としては、例えば、ＳｉＯ2膜、ＳｉＮ膜等が挙げられ、なかでもＳｉＯ2膜が好ましい。この膜厚は、得ようとする半導体装置の特性、得られた半導体装置を使用する際の印加電圧の高さ等を考慮して、適宜調整することができるが、例えば５０〜１０００ｎｍ程度が挙げられる。
【００１７】
半導体層は、トランジスタを形成するための活性層として機能する半導体薄膜であり、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体等の薄膜により形成することができる。なかでもシリコン薄膜が好ましく、このシリコン薄膜は単結晶であることが好ましい。半導体層の膜厚は得ようとする半導体装置の構成から考慮して、適宜調整することができ、例えば３０〜１０００ｎｍ程度が挙げられ、特に、３０〜１００ｎｍ程度が、完全空乏化の半導体装置を得るために好ましい。
ゲート絶縁膜及びゲート電極は、通常ＭＯＳトランジスタ等の半導体装置と同様の材料及び同様の方法によって形成されるものであれば、特に限定されるものではない。
【００１８】
第１導電型のソース／ドレイン領域とは、通常ＭＯＳトランジスタ等の半導体装置として形成されるソース／ドレイン領域と同様の方法によって形成されるものであれば、その大きさ、不純物濃度及び接合深さ等は特に限定されるものではない。例えば、表面半導体層と同様の接合深さを有するものが好ましく、不純物濃度は、１×１０21ｃｍ-3程度が適当である。なお、ここで、第１導電型とは、Ｎ型又はＰ型のいずれかを意味し、Ｎ型の場合にはボロン又はＢＦ2、Ｐ型の場合には砒素又はリン等が挙げられる。また、ソース／ドレイン領域は、ＬＤＤ構造、ＤＤＤ構造であってもよい。
【００１９】
本発明の半導体装置においては、第１導電型ソース／ドレイン領域の双方又は一方に接して第２導電型の引出拡散層が形成されている。ここでの引出拡散層とは、活性領域（チャネル領域）における正孔又は電子、好ましくは正孔を引き出すための拡散層を意味する。第２導電型とは、ソース／ドレイン領域がＮ型の場合にはＰ型を意味し、ソース／ドレイン領域がＰ型の場合にはＮ型を意味する。なかでも、チャネル領域での蓄積が問題となる正孔を引き出して除去するために、ソース／ドレイン領域がＮ型で、引出拡散層がＰ型であることが好ましい。引出拡散層の大きさは特に限定されず、チャネル領域内で発生した正孔を引き出すために十分な大きさであることが必要である。また、引出拡散層の形成位置は、特に限定されないが、従来は素子分離領域として形成されていた領域に形成することにより、セル面積の増大を招くことはない。
【００２０】
引出拡散層の不純物濃度は、特に限定されるものではなく、ソース／ドレイン領域と同程度の濃度が挙げられる。引出拡散層は、ソース／ドレイン領域の一方に接するように１つの領域としてのみ形成されていてもよいし、一方のソース／ドレイン領域の両端に２つ以上接するように形成されていてもよい。
【００２１】
第２導電型の引出拡散層は、第１導電型のソース領域上又はドレイン領域上からその上面にわたってシリサイド層で被覆されていることが好ましい。シリサイド層としては、ＴｉＳｉ2、ＣｏＳｉ2、ＷＳｉ2、ＰｔＳｉ、ＭｏＳｉ2、Ｐｄ2Ｓｉ、ＴａＳｉ2等が挙げられる。シリサイド層の膜厚は、特に限定されるものではないが、例えば、５〜１００ｎｍ程度が挙げられる。なお、シリサイド層は、少なくとも引出拡散層の一部を被覆していればよく、全部を被覆していることが好ましい。また、シリサイド層は、ソース領域上又はドレイン領域上の全領域及びゲート電極上に形成されていてもよい。
【００２２】
シリサイド層が形成されている場合には、シリサイド層には接地電位、電源電位あるいは任意の電位が与えられていることが好ましい。シリサイド層に接地電位等を与える方法としては、シリサイド層に接続される配線を、当該分野で公知の導電膜により形成する方法が挙げられる。これにより、例えば、半導体装置のチャネル領域に蓄積した正孔又は電子（好ましくは正孔）が、引出拡散層上のシリサイド層を通して引き出され、除去することができる。
【００２３】
また、第２導電型の引出拡散層は、さらに、上記第１導電型のソース／ドレイン領域とは別の第１導電型不純物拡散層と隣接していてもよい。この第１導電型不純物拡散層は、第２導電型の引出拡散層に隣接する位置に、この目的のためのみに形成される領域でもよい。この場合の第１導電型の不純物濃度は、例えば、１×１０21ｃｍ-3程度が適当である。また、別の半導体装置（又は素子）等を構成する第１導電型の不純物拡散層を利用するものであってもよい。例えば、上記第１導電型のソース／ドレイン領域とは異なる半導体装置（又は素子）のソース／ドレイン領域として形成されるものであってもよい。つまり、２つの半導体装置（又は素子）の間で、各半導体装置（又は素子）のソース／ドレイン領域に接するように第２導電型の引出拡散層が形成されていてもよい。また、第２導電型の引出拡散層は、さらに別の２つ以上の第１導電型不純物拡散層と隣接してもよい。つまり、第２導電型の引出拡散層の周囲に、複数の半導体装置（又は素子）が、各半導体装置（又は素子）のソース／ドレイン領域を第２導電型の引出拡散層に接するように形成されていてもよい（例えば、図７等参照）。この場合、第１導電型不純物拡散層には、接地電位又は任意の電位が与えられていることが好ましく、接地電位であることがより好ましい。接地電位等を与える方法としては、第１導電型不純物拡散層に接続される配線を形成する方法が挙げられる。これにより、上述したように、半導体装置のチャネル領域に蓄積した正孔又は電子（好ましくは正孔）が、引出拡散層から第１導電型不純物拡散層を通して引き出され、除去することができる。
【００２４】
第２導電型の引出拡散層が第１導電型不純物拡散層に接続されている場合には、これらの領域上にシリサイド層が形成されていなくてもよいが、少なくとも、上述したように、第１導電型のソース領域上又はドレイン領域上から第２導電型の引出拡散層の一部又は全部の上にわたっては、シリサイド層が形成されていることが好ましい。
【００２５】
本発明の半導体装置は、特にＮＭＯＳ又はＰＭＯＳトランジスタを含むものであれば、いずれのトランジスタにも使用することができ、さらに、ＤＲＡＭ、ＳＲＡＭ、不揮発性ＲＡＭ、連想メモリ（ＣＡＭ）、論理付メモリ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フリップフロップ回路、シフトレジスタあるいは一般に当該分野で使用される種々の論理回路等に適用することができる。
【００２６】
本発明の半導体装置は、ＰＭＯＳ又はＮＭＯＳを単独で形成する場合には、第１導電型のソース／ドレイン領域の形成のためのイオン注入の前又は後に、ソース／ドレイン領域に隣接する位置であって、第２導電型引出拡散層の形成領域にのみ開口を有するマスクを用いて、第２導電型の不純物をイオン注入することにより、容易に形成することができる。
また、同一ＳＯＩ基板上にＣＭＯＳを形成する場合には、まず、工程（ａ）において、当該分野で公知の方法により、ゲート絶縁膜を介してゲート電極を形成する。
【００２７】
次いで、工程（ｂ）において、第２導電型引出拡散層の形成領域及び第２導電型ＭＯＳトランジスタ形成領域に開口を有するレジストマスクを形成し、マスクを用いて第２導電型不純物をイオン注入して、第２導電型ＭＯＳトランジスタ形成領域に第２導電型ソース／ドレイン領域と、第２導電型引出拡散層とを形成する。つまり、第２導電型引出拡散層は、追加マスクを形成することなく、第２導電型ＭＯＳトランジスタのソース／ドレイン領域の形成のために行うイオン注入を利用することができるために、第２導電型引出拡散層を形成するためのさらなる工程は必要としない。
【００２８】
さらに、工程（ｃ）において、第１導電型ＭＯＳトランジスタ形成領域に、第１導電型不純物をイオン注入して第１導電型ソース／ドレイン領域を形成する。第１導電型ソース／ドレイン領域は、公知の方法、例えば、第２導電型ＭＯＳトランジスタ形成領域と第２導電型引出し拡散層の形成領域とを被覆するマスクを形成し、このマスクを用いて、第１導電型不純物をイオン注入することにより形成することができる。なお、この工程（ｃ）は、工程（ｂ）の前に行ってもよい。
【００２９】
また、これらの工程の後、第１導電型のソース領域上又はドレイン領域上から第２導電型引出拡散層上にわたって、シリサイド層を形成することが好ましい。シリサイド層は、例えば、Ｔｉ、Ｃｏ、Ｗ、Ｐｔ、Ｍｏ、Ｐｄ、Ｔａ等の金属膜を、膜厚５〜１００ｎｍ程度で、スパッタ法、真空蒸着法、ＥＢ法等により形成し、３００〜１０００℃程度の温度範囲で、ランプアニール、炉アニール、ＲＴＡ等の方法により熱処理した後、未反応の金属膜を、例えば酸又はアルカリ溶液をエッチャントとして用いたウェットエッチングにより除去することにより、形成することができる。
【００３０】
なお、第２導電型引出拡散層に隣接する第１導電型不純物拡散層は、上記工程（ｃ）において、例えば、第１導電型不純物拡散層に開口を有するマスクを用いて、上記のようなイオン注入と同時に形成することができる。
また、本発明においては、上記工程の後、通常半導体プロセスで行われる層間絶縁膜、コンタクトホール、配線層、保護膜の形成等を行ってもよいし、さらに、イオン注入、サイドウォールスペーサの形成、熱処理等の工程を追加して行ってもよい。
以下に、本発明の半導体装置及びその製造方法の実施の形態について、図面を用いて説明する。
【００３１】
本発明の半導体装置であるＣＭＯＳ・ＳＲＡＭセルは、図１に示すように、２個の負荷用ＰＭＯＳトランジスタ１００、１０１と、２個の駆動用ＮＭＯＳトランジスタ１０２、１０３からなるフリップフロップ回路と２個の転送用ＮＭＯＳトランジスタ１０４、１０５とで構成されている。
つまり、２つの負荷用ＰＭＯＳトランジスタのソース端子は、電源（Vdd）線に接続されており、ドレイン端子は、駆動用ＮＭＯＳトランジスタのドレイン端子に、それぞれ接続されており、ゲート端子は、駆動用ＮＭＯＳトランジスタのゲート端子に、それぞれ接続されている。また、２つの駆動用ＮＭＯＳトランジスタのソース端子は、接地（Gnd）線に接続されている。このように、２つの負荷用ＰＭＯＳトランジスタと２つの駆動用ＮＭＯＳトランジスタとにより、２組のＣＭＯＳインバータを構成している。これらの２組のＣＭＯＳインバータは、それぞれ一方の入力端子と他方の出力端子とが互いに接続されており、いわゆるフリップフロップを構成している。
【００３２】
また、２つの転送用ＮＭＯＳトランジスタは、一方のソース／ドレイン端子が２組のＣＭＯＳインバータの出力端子にそれぞれ接続され、他方のソース／ドレイン端子は２つのビット線Ｂ又はＢＢにそれぞれ接続されており、転送用ＮＭＯＳトランジスタのゲート端子は、いずれもワード線ＷＬに接続されている。なお、ビット線ＢＢには、ビット線Ｂに入力される信号の反転信号が入力される。
【００３３】
このような構成のＣＭＯＳ・ＳＲＡＭセルでは、ワード線ＷＬの電位がHighの時には、２つの転送用ＮＭＯＳトランジスタがオンとなり、ビット線Ｂ及びＢＢを介して伝達されてきた相補信号により、フリップフロップ回路にデータを書き込まれ又はフリップフロップ回路からデータを読み出される。一方、ワード線ＷＬの電位がLowの時には、２つの転送用ＮＭＯＳトランジスタがオフとなり、フリップフロップ回路は直前に書き込まれたデータが保持される。
【００３４】
実施の形態１
この実施の形態におけるＣＭＯＳ・ＳＲＡＭは、図２に示したように、ＳＯＩ基板の素子領域上に、ゲート電極２、３、４が形成され、素子領域上にコンタクト孔５ａ〜５ｆが形成され、ゲート電極２、３上にコンタクト孔５ｇ、５ｈが形成されて構成されている。なお、図２では、ゲート電極２、３、４より上の配線のレイアウトは省略している。また、素子領域とは、ＭＯＳトランジスタのソース及びドレインとチャネル領域とが形成される領域を意味する。
【００３５】
ゲート電極２と、ソース及びドレインであるｐ+拡散層６及び７は、ＰＭＯＳトランジスタ１００を構成しており、ゲート電極２と、ソース及びドレインであるｎ+拡散層８及び９は、ＮＭＯＳトランジスタ１０２を構成している。また、ゲート電極３と、ソース及びドレインであるｐ+拡散層６及び１０は、ＰＭＯＳトランジスタ１０１を構成しており、ゲート電極３と、ソース及びドレインであるｎ+拡散層８及び１１は、ＮＭＯＳトランジスタ１０３を構成している。さらに、ゲート電極４と、ソース及びドレインであるｎ+拡散層９及び１２は、ＮＭＯＳトランジスタ１０４を構成しており、ゲート電極４と、ソース及びドレインであるｎ+拡散層１１及び１３は、ＮＭＯＳトランジスタ１０５を構成している。なお、ＮＭＯＳトランジスタ１０４及び１０５は、それぞれのソース及びドレインを特定せず使用される。
【００３６】
コンタクト孔５ａは、金属配線（図示せず）を介して電源（Vdd）線に接続され、コンタクト孔５ｂは、金属配線（図示せず）を介して接地（Gnd）線に接続される。すなわち、ｐ+拡散層６は、電源線に接続されてVdd電位が与えられ、ｎ+拡散層８は、接地配線に接続されてGnd電位が与えられる。
ｐ+拡散層７及びｎ+拡散層９は隣接して一つの拡散層を構成するように配置しており、この拡散層は、コンタクト孔５ｃ、５ｄに接続される金属配線（図示せず）を介してゲート電極３に接続されている。また、ｐ+拡散層１０及びｎ+拡散層１１は隣接して一つの拡散層を構成するように配置しており、この拡散層は、コンタクト孔５ｅ及び５ｆに接続される金属配線（図示せず）を介してゲート電極２に接続されている。
また、コンタクト孔５ｇ及び５ｈは金属配線（図示せず）を介してビット線Ｂ及びＢＢにそれぞれ接続され、ゲート電極４は、ワード線ＷＬを構成する。
【００３７】
このＳＯＩ・ＣＭＯＳは、図３に示すように、ｐ型シリコン基板１７上に埋込酸化膜１８、表面シリコン層がこの順に積層されたＳＯＩ基板上に形成されており、それぞれのＭＯＳトランジスタが、埋め込み酸化膜１８によって基板１７と電気的に分離されており、ＰＭＯＳトランジスタのｐ+拡散層７とＮＭＯＳトランジスタのｎ+拡散層９とは直接接触しているため、タイプの異なるＭＯＳトランジスタを電気的に分離するためのウェルが不要である。
【００３８】
さらに、駆動用ＮＭＯＳトランジスタのｐ型ボディ領域１４からの引出ｐ+拡散層１５が、ソースであるｎ+拡散層８に隣接して形成され、ｎ+拡散層９とゲート電極２との上面及び引出ｐ+拡散層１５からｎ+拡散層８にわたる上面が、低抵抗化のためのサリサイド層１６で覆われ、引出ｐ+拡散層１５とｎ+拡散層８とが電気的に直接接続されている。このため、α線によってボディ中に発生した正孔の引き抜きを確実に行うことができる。
【００３９】
なお、引出ｐ+拡散層１５はゲート電極２及び３の間のスペース領域に配置させるので、セル面積を増加させることなく追加でき、ＳＲＡＭチップサイズを増加させることはない。また、引出ｐ+拡散層１５は、ＰＭＯＳトランジスタのソース及びドレインのためのｐ+拡散層６、７、１０の形成工程と同時に行うことができるため、工程を増やすことなく、低コストで高信頼性のＳＲＡＭセルを得ることができる。
【００４０】
このＣＭＯＳ・ＳＲＡＭにより、従来のＳＯＩ・ＳＲＡＭセルではデバイスのソフトエラー率が３０ＦＩＴ（failures in time）であったのに対して、０．８ＦＩＴ程度に軽減することができる。
このＣＭＯＳ・ＳＲＡＭは、以下のように製造することができる。
【００４１】
まず、シリコン基板１７上に、埋め込み絶縁膜１８及び表面シリコン層を形成し、ＬＯＣＯＳ酸化法で素子分領域を形成する。なお、この際の表面シリコン層の膜厚は、完全空乏化を実現できる膜厚、例えば、膜厚５０ｎｍ程度とする。その後、公知の方法により、ＮＭＯＳ及びＰＭＯＳトランジスタのチャネル注入を行い、ゲート絶縁膜を介して、ゲート電極２を形成し、ＬＤＤ領域形成のための注入工程を行った後、ゲート電極２の側壁にサイドウォールスペーサを形成する。
【００４２】
次いで、ＰＭＯＳトランジスタ領域を被覆するレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてｎ型不純物をイオン注入し、その後、図４（ａ）に示したように、引出ｐ+拡散層１５を形成する領域及びＰＭＯＳトランジスタ領域に開口を有し、ＮＭＯＳトランジスタ領域を被覆するレジストパターン１９を形成し、このレジストパターン１９をマスクとして、ｐ型の不純物、例えば、ＢＦ2+を、３０ｋｅＶ、３〜５×１０15ｃｍ-2のドーズでイオン注入する。
【００４３】
続いて、図４（ｂ）に示すように、活性化アニールを行うことにより、ｐ+拡散層６、７、ｎ+拡散層８、９及びは引出ｐ+拡散層１５を形成する。
その後、ゲート電極２、ｐ+拡散層６、７、ｎ+拡散層８、９及びは引出ｐ+拡散層１５上に、公知の方法により、サリサイド層１６を形成し、層間絶縁膜、コンタクトホール、配線層、保護膜等を順次形成し、半導体記憶装置の前半プロセスを完了する。
このような半導体記憶装置の製造方法では、特別な工程を一切追加することなく引出ｐ+拡散層１５を形成することができる。
【００４４】
実施の形態２
この実施の形態のＣＭＯＳ・ＳＲＡＭセルは、図５に示したように、駆動用ＮＭＯＳトランジスタのボディ領域の引出ｐ+拡散層１５が、駆動用ＮＭＯＳトランジスタが隣接する両サイドに形成されている。
これにより、正孔の引き抜き効率を２倍に向上させることができ、よりソフトエラー耐性の高いＳＲＡＭセルを得ることができる。
【００４５】
実施の形態３
この実施の形態のＣＭＯＳ・ＳＲＡＭセルは、図６に示したように、駆動用ＮＭＯＳトランジスタのボディ領域に加え、転送用ＮＭＯＳトランジスタのボディ領域にも引出ｐ+拡散層１５を接続している。つまり、転送用ＮＭＯＳトランジスタは双方向で使われ、ソース／ドレインが固定されないため、転送用ＮＭＯＳトランジスタのボディ領域の引出ｐ+拡散層１５は、いずれかのソース／ドレイン領域につなげるのではなく、Gnd端子につながるｎ＋拡散層８に直接接続している。
【００４６】
これにより、駆動用ＮＭＯＳトランジスタの誤動作を防ぐと共に、転送用ＮＭＯＳトランジスタの誤動作も防ぐことができ、よりソフトエラー耐性の高いＳＲＡＭセルを得ることができる。
なお、このような構成では、転送用ＮＭＯＳトランジスタにバックゲート電圧がかかることになり、しきい値が高くなって転送用ＮＭＯＳトランジスタのドライブ能力が低下することもあるが、得ようとする半導体記憶装置に要求されるソフトエラー耐性と動作スピードとの兼ね合いで適用することが可能となる。
【００４７】
実施の形態４
この実施の形態のＣＭＯＳ・ＳＲＡＭセルは、図７に示したように、実施の形態２及び３の特長を同時に採用した例である。
これにより、両者のメリットが同時に得られ、非常にソフトエラー耐性の高いＳＲＡＭセルを得ることができる。
【００４８】
【発明の効果】
本発明によれば、ソース／ドレイン領域に接して引出拡散層を設けることにより、ソフトエラーにより発生し、チャネル領域に蓄積した正孔／電子を有効に引出し、除去することが可能となる。しかも、特別な領域に形成する必要がなく、従来は素子分離領域として用いていた領域に配置させることができるため、セル面積を増大させることなく、信頼性の高い半導体装置を得ることが可能となる。しかも、引出拡散層を形成するための工程は、従来の製造プロセスのうちのイオン注入をそのまま利用することができるため、高信頼性のデバイスを、製造工程を追加することなく、簡便かつ確実に製造することが可能となり、ひいては製造コストの低下を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の等価回路を示す図である。
【図２】本発明の半導体記憶装置の実施の形態を示す要部の概略平面図である。
【図３】図２におけるＡ−Ａ’線断面図である。
【図４】図２の半導体記憶装置を製造する方法を説明するための要部の概略断面図である。
【図５】本発明の半導体記憶装置の別の実施の形態を示す要部の概略平面図である。
【図６】本発明の半導体記憶装置のさらに別の実施の形態を示す要部の概略平面図である。
【図７】本発明の半導体記憶装置のさらに別の実施の形態を示す要部の概略平面図である。
【図８】従来の半導体記憶装置の平面図及び断面図である。
【図９】従来のＳＯＩ基板に形成された半導体記憶装置の断面図である。
【図１０】従来のＳＯＩ基板に形成された半導体記憶装置の問題を説明するための断面図である。
【符号の説明】
２、３、４  ゲート電極
５ａ〜５ｆ  コンタクト孔
６、７、１０  ｐ+拡散層
８、９、１１  ｎ+拡散層
１４  ボディ領域
１５  引出ｐ+拡散層
１６  サリサイド層
１７  シリコン基板
１８  埋込酸化膜
１９  レジストパターン
１００、１０１  負荷用ＰＭＯＳトランジスタ
１０２、１０３  駆動用ＮＭＯＳトランジスタ
１０４、１０５  転送用ＮＭＯＳトランジスタ
Ｂ、ＢＢ  ビット線
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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