(57)【特許請求の範囲】
【請求項１】
カラー画像を表示する液晶表示装置であって、
複数のデータ信号線と、
前記複数のデータ信号線と交差する複数の走査信号線と、
前記複数のデータ信号線と前記複数の走査信号線との交差点にそれぞれに対応しマトリクス状に配置された複数の画素形成手段と、
前記複数の走査信号線を１水平走査期間毎に交番かつ順次に選択するための走査信号を前記複数の走査信号線に印加する行電極駆動回路と、
前記カラー画像を表示するためのデータ信号を出力し前記データ信号線に印加する列電極駆動回路とを備え、
前記各画素形成手段は、
対応する交差点を通過する走査信号線である対応走査信号線によってオンおよびオフされるスイッチング素子と、
対応する交差点を通過するデータ信号線である対応データ信号線に前記スイッチング素子を介して接続される画素電極と、
前記複数の画素形成手段に共通的に設けられ、前記画素電極との間に所定容量が形成されるように配置された対向電極と、
前記複数の画素形成手段に共通的に設けられ、前記画素電極と前記対向電極との間に挟持される液晶層とを含み、
前記複数の画素形成手段からなるマトリクスにおいて、各行は列数に等しい個数だけ直線状に配置された画素形成手段から構成され、かつ、各列は行数に等しい個数だけ直線状に配置された同一色の画素形成手段から構成され、
前記マトリクスにおいて上下に隣接するいずれの２行の間にも、前記複数の走査信号線のいずれか１つの走査信号線が配設され、
同一走査信号線によってオンおよびオフされるスイッチング素子に接続される画素電極である同時選択画素電極は、前記マトリクスにおいて当該同一走査信号線を挟んで上下に隣接する２行に分散的に、かつ、３個の画素電極についての「上、下、上」または「下、上、下」という系列を単位として上下位置につき水平方向に周期性を有するように配置され、
前記３個の画素電極は、前記カラー画像の表示のための３原色に対応し、
前記列電極駆動回路は、前記各画素電極の電圧の極性が前記同時選択画素電極につき同一であって水平走査期間毎に切り換わるように、前記データ信号を前記複数のデータ信号線に印加する出力手段を含むことを特徴とする液晶表示装置。
【請求項２】
カラー画像を表示する液晶表示装置であって、
複数のデータ信号線と、
前記複数のデータ信号線と交差する複数の走査信号線と、
前記複数のデータ信号線と前記複数の走査信号線との交差点にそれぞれに対応しマトリクス状に配置された複数の画素形成手段と、
前記複数の走査信号線を１水平走査期間毎に交番かつ順次に選択するための走査信号を前記複数の走査信号線に印加する行電極駆動回路と、
前記カラー画像を表示するためのデータ信号を出力し前記データ信号線に印加する列電極駆動回路とを備え、
前記各画素形成手段は、
対応する交差点を通過する走査信号線である対応走査信号線によってオンおよびオフされるスイッチング素子と、
対応する交差点を通過するデータ信号線である対応データ信号線に前記スイッチング素子を介して接続される画素電極と、
前記複数の画素形成手段に共通的に設けられ、前記画素電極との間に所定容量が形成されるように配置された対向電極と、
前記複数の画素形成手段に共通的に設けられ、前記画素電極と前記対向電極との間に挟持される液晶層とを含み、
前記複数の画素形成手段からなるマトリクスにおいて、各行は列数に等しい個数だけ直線状に配置された画素形成手段から構成され、かつ、各列は行数に等しい個数だけ直線状に配置された同一色の画素形成手段から構成され、
前記マトリクスにおいて上下に隣接するいずれの２行の間にも、前記複数の走査信号線のいずれか１つの走査信号線が配設され、
同一走査信号線によってオンおよびオフされるスイッチング素子に接続される画素電極である同時選択画素電極は、前記マトリクスにおいて当該同一走査信号線を挟んで上下に隣接する２行に分散的に、かつ、１２個の画素電極についての「上、下、上、下、上、下、下、上、下、上、下、上」または「下、上、下、上、下、上、上、下、上、下、上、下」という系列を単位として上下位置につき水平方向に周期性を有するように配置され、
前記１２個の画素電極は、前記カラー画像の表示のための３原色に対応する３個の画素電極を１組とする４組の画素電極からなり、
前記列電極駆動回路は、前記各画素電極の電圧の極性が前記同時選択画素電極につき同一であって水平走査期間毎に切り換わるように、前記データ信号を前記複数のデータ信号線に印加する出力手段を含むことを特徴とする液晶表示装置。
【請求項３】
前記列電極駆動回路は、前記同時選択画素電極のうち前記マトリクスにおいて前記同一走査信号線を挟んで上下に隣接する２行の上側行に配置される画素電極を含む画素形成手段の前記対応データ信号線への前記データ信号の印加を選択的に１水平走査期間だけ遅延させる遅延手段を備えることを特徴とする、請求項１または２に記載の液晶表示装置。
【請求項４】
複数のデータ信号線と、当該複数のデータ信号線と交差する複数の走査信号線と、当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれに対応してマトリクス状に配置された複数の画素形成手段とを備える液晶パネルに対し、当該液晶パネルにカラー画像を表示するためのデータ信号を供給する、液晶表示装置用の列電極駆動回路であって、
前記データ信号を出力し前記データ信号線に印加する出力手段と、
前記複数のデータ信号線のうち所定のデータ信号線への前記データ信号の印加を選択的に１水平走査期間だけ遅延させる遅延手段とを備え、
前記各画素形成手段は、
対応する交差点を通過する走査信号線である対応走査信号線によってオンおよびオフされるスイッチング素子と、
対応する交差点を通過するデータ信号線である対応データ信号線に前記スイッチング素子を介して接続される画素電極と、
前記複数の画素形成手段に共通的に設けられ、前記画素電極との間に所定容量が形成されるように配置された対向電極と、
前記複数の画素形成手段に共通的に設けられ、前記画素電極と前記対向電極との間に挟持される液晶層とを含み、
前記複数の画素形成手段からなるマトリクスにおいて、各行は列数に等しい個数だけ直線状に配置された画素形成手段から構成され、かつ、各列は行数に等しい個数だけ直線状に配置された同一色の画素形成手段から構成され、
前記マトリクスにおいて上下に隣接するいずれの２行の間にも、前記複数の走査信号線のいずれか１つの走査信号線が配設され、
同一走査信号線によってオンおよびオフされるスイッチング素子に接続される画素電極である同時選択画素電極は、前記マトリクスにおいて当該同一走査信号線を挟んで上下に隣接する２行に分散的に、かつ、３個の画素電極についての「上、下、上」または「下、上、下」という系列を単位として上下位置につき水平方向に周期性を有するように配置され、
前記３個の画素電極は、前記カラー画像の表示のための３原色に対応し、
前記出力手段は、前記各画素電極の電圧の極性が前記同時選択画素電極につき同一であって水平走査期間毎に切り換わるように、前記データ信号を前記複数のデータ信号線に印加し、
前記遅延手段は、前記同時選択画素電極のうち前記マトリクスにおいて前記同一走査信号線を挟んで上下に隣接する２行の上側行に配置される画素電極を含む画素形成手段の前記対応データ信号線への前記データ信号の印加を選択的に１水平走査期間だけ遅延させることを特徴とする、液晶表示装置用の列電極駆動回路。
【請求項５】
複数のデータ信号線と、当該複数のデータ信号線と交差する複数の走査信号線と、当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれに対応してマトリクス状に配置された複数の画素形成手段とを備える液晶パネルに対し、当該液晶パネルにカラー画像を表示するためのデータ信号を供給する、液晶表示装置用の列電極駆動回路であって、
前記データ信号を出力し前記データ信号線に印加する出力手段と、
前記複数のデータ信号線のうち所定のデータ信号線への前記データ信号の印加を選択的に１水平走査期間だけ遅延させる遅延手段とを備え、
前記各画素形成手段は、
対応する交差点を通過する走査信号線である対応走査信号線によってオンおよびオフされるスイッチング素子と、
対応する交差点を通過するデータ信号線である対応データ信号線に前記スイッチング素子を介して接続される画素電極と、
前記複数の画素形成手段に共通的に設けられ、前記画素電極との間に所定容量が形成されるように配置された対向電極と、
前記複数の画素形成手段に共通的に設けられ、前記画素電極と前記対向電極との間に挟持される液晶層とを含み、
前記複数の画素形成手段からなるマトリクスにおいて、各行は列数に等しい個数だけ直線状に配置された画素形成手段から構成され、かつ、各列は行数に等しい個数だけ直線状に配置された同一色の画素形成手段から構成され、
前記マトリクスにおいて上下に隣接するいずれの２行の間にも、前記複数の走査信号線のいずれか１つの走査信号線が配設され、
同一走査信号線によってオンおよびオフされるスイッチング素子に接続される画素電極である同時選択画素電極は、前記マトリクスにおいて当該同一走査信号線を挟んで上下に隣接する２行に分散的に、かつ、１２個の画素電極についての「上、下、上、下、上、下、下、上、下、上、下、上」または「下、上、下、上、下、上、上、下、上、下、上、下」という系列を単位として上下位置につき水平方向に周期性を有するように配置され、
前記１２個の画素電極は、前記カラー画像の表示のための３原色に対応する３個の画素電極を１組とする４組の画素電極からなり、
前記出力手段は、前記各画素電極の電圧の極性が前記同時選択画素電極につき同一であって水平走査期間毎に切り換わるように、前記データ信号を前記複数のデータ信号線に印加し、
前記遅延手段は、前記同時選択画素電極のうち前記マトリクスにおいて前記同一走査信号線を挟んで上下に隣接する２行の上側行に配置される画素電極を含む画素形成手段の前記対応データ信号線への前記データ信号の印加を選択的に１水平走査期間だけ遅延させることを特徴とする、液晶表示装置用の列電極駆動回路。
【請求項６】
前記液晶パネルに表示すべき画像を表す画像データを１ライン分ずつ１水平走査期間だけ順次保持し、保持されている１ライン分の当該画像データを示す内部画像信号を出力する保持手段を備え、
前記出力手段は、前記各画素電極の電圧の極性が前記同時選択画素電極につき同一であって水平走査期間毎に切り換わるように、前記内部画像信号に基づき前記データ信号を出力し、
前記遅延手段は、前記保持手段と前記出力手段との間に挿入され、前記同時選択画素電極のうち前記マトリクスにおいて前記同一走査信号線を挟んで上下に隣接する２行の上側行に配置される画素電極を含む画素形成手段に対応する前記データ信号線に印加すべき前記データ信号を前記出力手段から出力するための前記内部画像信号を選択的に１水平走査期間だけ遅延させることを特徴とする、請求項４または５に記載の液晶表示装置用の列電極駆動回路。
【請求項７】
複数のデータ信号線と、当該複数のデータ信号線と交差する複数の走査信号線と、当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれに対応してマトリクス状に配置された複数の画素形成手段とを備える液晶パネルを、カラー画像データに基づき駆動する駆動方法であって、
前記複数の走査信号線を１水平走査期間毎に交番かつ順次に選択するための走査信号を前記複数の走査信号線に印加する走査側駆動ステップと、
前記カラー画像データの表す画像を表示するためのデータ信号を前記データ信号線に印加するデータ側駆動ステップと、
前記複数のデータ信号線のうち所定のデータ信号線への前記データ信号の印加を選択的に１水平走査期間だけ遅延させる選択遅延ステップとを備え、
前記各画素形成手段は、
対応する交差点を通過する走査信号線である対応走査信号線によってオンおよびオフされるスイッチング素子と、
対応する交差点を通過するデータ信号線である対応データ信号線に前記スイッチング素子を介して接続される画素電極と、
前記複数の画素形成手段に共通的に設けられ、前記画素電極との間に所定容量が形成されるように配置された対向電極と、
前記複数の画素形成手段に共通的に設けられ、前記画素電極と前記対向電極との間に挟持される液晶層とを含み、
前記複数の画素形成手段からなるマトリクスにおいて、各行は列数に等しい個数だけ直線状に配置された画素形成手段から構成され、かつ、各列は行数に等しい個数だけ直線状に配置された同一色の画素形成手段から構成され、
前記マトリクスにおいて上下に隣接するいずれの２行の間にも、前記複数の走査信号線のいずれか１つの走査信号線が配設され、
同一走査信号線によってオンおよびオフされるスイッチング素子に接続される画素電極である同時選択画素電極は、前記マトリクスにおいて当該同一走査信号線を挟んで上下に隣接する２行に分散的に、かつ、３個の画素電極についての「上、下、上」または「下、上、下」という系列を単位として上下位置につき水平方向に周期性を有するように配置され、
前記３個の画素電極は、前記カラー画像の表示のための３原色に対応し、
前記データ側駆動ステップでは、前記各画素電極の電圧の極性が前記同時選択画素電極につき同一であって水平走査期間毎に切り換わるように、前記データ信号を前記複数のデータ信号線に印加し、
前記選択遅延ステップでは、前記同時選択画素電極のうち前記マトリクスにおいて前記同一走査信号線を挟んで上下に隣接する２行の上側行に配置される画素電極を含む画素形成手段の前記対応データ信号線への前記データ信号の印加を選択的に１水平走査期間だけ遅延させることを特徴とする駆動方法。
【請求項８】
複数のデータ信号線と、当該複数のデータ信号線と交差する複数の走査信号線と、当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれに対応してマトリクス状に配置された複数の画素形成手段とを備える液晶パネルを、カラー画像データに基づき駆動する駆動方法であって、
前記複数の走査信号線を１水平走査期間毎に交番かつ順次に選択するための走査信号を前記複数の走査信号線に印加する走査側駆動ステップと、
前記カラー画像データの表す画像を表示するためのデータ信号を前記データ信号線に印加するデータ側駆動ステップと、
前記複数のデータ信号線のうち所定のデータ信号線への前記データ信号の印加を選択的に１水平走査期間だけ遅延させる選択遅延ステップとを備え、
前記各画素形成手段は、
対応する交差点を通過する走査信号線である対応走査信号線によってオンおよびオフされるスイッチング素子と、
対応する交差点を通過するデータ信号線である対応データ信号線に前記スイッチング素子を介して接続される画素電極と、
前記複数の画素形成手段に共通的に設けられ、前記画素電極との間に所定容量が形成されるように配置された対向電極と、
前記複数の画素形成手段に共通的に設けられ、前記画素電極と前記対向電極との間に挟持される液晶層とを含み、
前記複数の画素形成手段からなるマトリクスにおいて、各行は列数に等しい個数だけ直線状に配置された画素形成手段から構成され、かつ、各列は行数に等しい個数だけ直線状に配置された同一色の画素形成手段から構成され、
前記マトリクスにおいて上下に隣接するいずれの２行の間にも、前記複数の走査信号線のいずれか１つの走査信号線が配設され、
同一走査信号線によってオンおよびオフされるスイッチング素子に接続される画素電極である同時選択画素電極は、前記マトリクスにおいて当該同一走査信号線を挟んで上下に隣接する２行に分散的に、かつ、１２個の画素電極についての「上、下、上、下、上、下、下、上、下、上、下、上」または「下、上、下、上、下、上、上、下、上、下、上、下」という系列を単位として上下位置につき水平方向に周期性を有するように配置され、
前記１２個の画素電極は、前記カラー画像の表示のための３原色に対応する３個の画素電極を１組とする４組の画素電極からなり、
前記データ側駆動ステップでは、前記各画素電極の電圧の極性が前記同時選択画素電極につき同一であって水平走査期間毎に切り換わるように、前記データ信号を前記複数のデータ信号線に印加し、
前記選択遅延ステップでは、前記同時選択画素電極のうち前記マトリクスにおいて前記同一走査信号線を挟んで上下に隣接する２行の上側行に配置される画素電極を含む画素形成手段の前記対応データ信号線への前記データ信号の印加を選択的に１水平走査期間だけ遅延させることを特徴とする駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同一走査線に対応する画素電極を同一直線上に配置するのではなく上下にずらして配置した構造（いわゆる「千鳥構造」）を採用することでドット反転駆動を擬似的に実現するアクティブマトリクス型の液晶表示装置に関する。
【０００２】
【従来の技術】
従来のアクティブマトリクス型の液晶パネルは、液晶層を挟む２枚の透明基板のうちの一方の基板上に、複数のデータ線（「データ信号線」または「列電極」ともいう）と当該複数のデータ信号線に交差する複数の走査信号線（「行電極」ともいう）とを形成し、各交差点に対応して形成される画素電極をマトリクス状に配置した構成となっている。そして、各画素電極は、それに対応する交差点を通過するデータ線にスイッチング素子としてのＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を介して接続され、そのＴＦＴのゲート端子は、その交差点を通過する走査信号線に接続されている。そして他方の透明基板には、上記複数の画素電極に共通の対向電極が形成されている。このような構成の液晶パネルを使用する液晶表示装置は、その液晶パネルに画像を表示させるための駆動回路として、上記複数の走査信号線を交番かつ順次に選択するための走査信号を上記複数の走査信号線に印加する行電極駆動回路（「走査線駆動回路」または「走査ドライバー」とも呼ばれる）と、上記液晶パネルにおける各画素形成部にデータを書き込むために上記複数のデータ線にデータ信号を印加する列電極駆動回路（「信号線駆動回路」または「データドライバー」とも呼ばれる）とを備えている。このような構成において、各画素電極と対向電極との間に当該画素電極に対応する画素の値に相当する電圧を印加し、その電圧印加に応じて液晶層の透過率を変化させることにより、上記液晶パネルに画像が表示される。このとき、液晶層を構成する液晶材料の劣化を防止するために、液晶パネルは交流駆動される。すなわち、各画素電極と対向電極との間に印加される電圧の正負の極性が例えば１フレーム毎に反転するように、列電極駆動回路が上記データ信号を出力する。
【０００３】
一般にアクティブ型の液晶パネルにおいては、画素毎に設けられたＴＦＴ等のスイッチング素子の特性が十分でないために、列電極駆動回路から出力されるデータ信号（対向電極の電位を基準とする印加電圧）の正負が対称であっても、液晶層の透過率は正負のデータ電圧に対して完全に対称とはならない。このため、１フレーム毎に液晶への印加電圧の正負極性を反転させる駆動方式（１フレーム反転駆動方式）では、液晶パネルよる表示においてフリッカが発生する。
【０００４】
このようなフリッカに対する対策として、１水平走査線毎に印加電圧の正負極性を反転させつつ１フレーム毎にも正負極性を反転させる駆動方式（以下「１Ｈ反転駆動方式」という）が知られている。また、画素を形成する液晶層への印加電圧の正負極性を１走査信号線毎かつ１データ線毎に反転させつつ１フレーム毎にも反転させる駆動方式（以下「ドット反転駆動方式」という）も知られている。このドット反転駆動方式を１Ｈ反転駆動方式と比較すると、フリッカの抑制効果については明らかにドット反転駆動方式の方が優れている。また、１Ｈ反転駆動方式では、画面に動きが生じる場合これを目で追う動作をすると、画面上において横すじが観察者によって知覚されるという問題もある。
【０００５】
このように表示品位の観点からは、１Ｈ反転駆動方式よりもドット反転駆動方式の方が有利である。しかし、１Ｈ反転駆動方式は、１水平走査期間毎に対向電極（共通電極）の電位を変化させることによって、列電極駆動回路を実現するＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）の耐圧を低く抑えることができるという利点を有している。これに対しドット反転駆動方式では、同一の水平走査線上（画素マトリクスにおける同一行）における或る画素電極に正の電圧が印加されると同時に他の或る画素には負の電圧が印加されるので、列電極駆動回路ＩＣの耐圧を高くする必要がある。
【０００６】
そこで、１Ｈ反転駆動に対応した構成の列電極駆動回路ＩＣの使用によってそのＩＣの耐圧を低く抑えつつドット反転駆動を擬似的に実現するために、図１９（ａ）（ｂ）に示すような千鳥構造の液晶パネルが提案されている。すなわち、画素電極がマトリクス状に配置される液晶パネルにおいて、同一の走査信号線にＴＦＴ（スイッチング素子）を介して接続される画素電極を、画素マトリクスにおける同一行に配置するのではなく、上下にずらして、隣接する２行に分散的に配置する、という構造が知られている。
【０００７】
例えば特開平４−３０９９２６号公報には、表示画素を液晶セルとスイッチング素子と当該画素を複数個互いにマトリックスアレイ状に配列し、各列及び各行の表示画素間をそれぞれ複数の信号線及び走査線が互いにほぼ直交するように交叉されて接続して構成される液晶表示装置であって、上記同一の走査線によって駆動される画素が上記信号線の少なくとも１画素毎に上下にずれている事を特徴とする液晶表示装置が開示されている。そして同公報には、この液晶表示装置の作用につき「駆動素子の接続画素が信号線毎に一走査線分ずれている事により、通常の走査線毎に極性を反転するフリッカレス駆動を行うだけで、画素毎に反転している様に知覚され、縦すじ、横すじが目立たなくなる。」と記載されている。
【０００８】
【発明が解決しようとする課題】
しかし、上記のような千鳥構造により擬似的にドット反転駆動（以下「擬似ドット反転駆動」という）を実現したとしても、なお表示品位につき問題が残っている。すなわち、擬似ドット反転駆動方式を採用した上記従来の液晶表示装置において、例えばウィンドウズ（登録商標）の終了画面等で使用される、図２４（ａ）に示すような「チェッカーバック」と呼ばれる市松模様を表示すると、縦方向に延びる縞状の模様（以下「縦シャドー」という）が画面に現れる。また、この縦シャドーは、擬似ドット反転駆動方式ではなく本来のドット反転駆動方式（以下「真正ドット反転駆動方式」という）を採用した場合においても発生する。そこで以下では、擬似ドット反転駆動方式を採用した場合と真正ドット反転駆動方式を採用した場合の双方につき、この縦シャドーの発生機構について説明する。
【０００９】
図１９（ｃ）に示すように、液晶パネルにおける各画素形成部は、２本のデータ線ＬｓｓとＬｓｎに挟まれており、ゲート端子が走査信号線Ｌｇに接続されたＴＦＴと、そのＴＦＴを介してデータ線Ｌｓｓに接続された画素電極Ｅｐと、各画素形成部に共通的に形成された対向電極Ｅｃとから構成される。そして、それら２本のデータ線のうち当該画素形成部（詳しくは画素電極Ｅｐと対向電極Ｅｃとによって形成される画素容量Ｃｐ）にデータを書き込むためのデータ線（以下「対応データ線」という）Ｌｓｓと当該画素形成部の画素電極Ｅｐとの間に寄生容量（以下「Ｃｓｄ（自）」という）が存在すると共に、それら２本のデータ線のうちの他方のデータ線（以下「隣接データ線」という）Ｌｓｎと当該画素形成部の画素電極Ｅｐとの間にも寄生容量（以下「Ｃｓｄ（他）」という）が存在する。このため各画素の値は、当該画素を形成する画素形成部にデータを書き込んだ後（ＴＦＴがオフの状態）において、Ｃｓｄ（自）を介して対応データ線Ｌｓｓの信号変化の影響を受けると共に、Ｃｓｄ（他）を介して隣接データ線Ｌｓｎの信号変化の影響を受ける。以下では、これら対応データ線Ｌｓｓおよび隣接データ線Ｌｓｎの信号変化による影響によって縦シャドーが発生するものとして説明する。なお、Ｃｓｄ（自）とＣｓｄ（自）はほぼ等しいので、以下ではＣｓｄ（自）＝Ｃｓｄ（自）として説明する。
＜擬似ドット反転駆動方式の場合＞
まず、図１９（ａ）〜（ｃ）に示すような千鳥構造のアクティブマトリクス型液晶パネルにおいて、擬似ドット反転駆動方式で「チェッカーバック」を表示する場合を考える。ここで、図１９（ａ）は、このような液晶パネルの構成を模式的に示し、図１９（ｂ）は、図１９（ａ）に示す液晶パネルにおける２×２画素に相当する部分８１０の等価回路を示し、図１９（ｃ）は、このような液晶パネルにおける１画素に相当する部分の等価回路を寄生容量を含めて示している。
【００１０】
この場合、或るフレーム（期間）Ｆ１では図２０（ａ）に示すような正負極性で「チェッカーバック」が表示され、次のフレームＦ２では図２０（ｂ）に示すような正負極性で「チェッカーバック」が表示される。ここでは、説明の便宜上、有効な水平走査線数を５とし、データ線数を６とする（ただし、千鳥構造の場合には、走査信号線数は６であって表示上有効な水平走査線数よりも１だけ多い）。また、図２０（ａ）（ｂ）において、クロスハッチングの付されている画素形成部は黒の表示を、クロスハッチングの付されていない画素形成部は白の表示をそれぞれ示しており、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の隣接３画素を表示単位として白と黒とが水平および垂直方向に交互に表示されるものとする。なお、Ｒ１、Ｇ１、Ｂ１、Ｒ２、Ｇ２、Ｂ２は、６本のデータ線にそれぞれ印加されるデータ信号を表すが、そのデータ線によってデータの書き込まれる画素形成部の列（以下、便宜上「画素列」ともいう）をも表すものとする（縦シャドー発生の説明に関する以上の前提は、以下においても同様）。
【００１１】
この場合、データ信号Ｇ１、Ｂ１，Ｒ２は、対向電極Ｅｃの電位を基準とすると、それぞれ図２０（ｃ）（ｄ）（ｅ）に示すように変化する。この図２０（ｃ）〜（ｅ）において、“＋Ｖ１”および“−Ｖ１”は、各画素形成部を構成する液晶層部分（以下「画素液晶」という）のうち白を表示すべき画素液晶に印加する正極性および負極性の電圧をそれぞれ示し、“＋Ｖ２”および“−Ｖ２”は、黒を表示すべき画素液晶に印加する正極性および負極性の電圧をそれぞれ示している（以下においても同様）。また、前述のように“Ｆ１”，“Ｆ２”は、連続する２つのフレームを表し、“Ｓ１”〜“Ｓ６”は、図２０（ａ）（ｂ）に示す走査信号ＳＳ１〜ＳＳ６がそれぞれアクティブとなる期間すなわち１フレーム内における水平走査期間を表す。
【００１２】
いま、Ｇ１列１行目の画素形成部（以下、便宜上「画素」とも呼ぶ。以下においても同様。）に注目すると、この注目画素の対応データ線Ｌｓｓの信号はＧ１で、隣接データ線Ｌｓｎの信号はＢ１となる（図１９（ｃ）、図２０（ａ）参照）。この注目画素には、フレームＦ１における水平走査期間Ｓ１においてデータ（−Ｖ２）が書き込まれる。この注目画素の値（書き込まれた値）に対する両データ線Ｌｓｓ，Ｌｓｎの信号変化による影響の仕方（影響の方向、程度）は、この書き込み時点における対応データ線Ｌｓｓの信号値および隣接データ線Ｌｓｎの信号値をそれぞれ基準とする両データ線の信号変化量によって決まる。そこで、以下では、図２０（ｃ）〜（ｅ）を参照し、この書き込み時点における対応データ線の信号Ｇ１の値（−Ｖ２）および隣接データ線の信号Ｂ１の値（−Ｖ１）をそれぞれ基準として、両データ線の信号変化量を求める。
【００１３】
注目画素への書込期間であるフレームＦ１の水平走査期間Ｓ１では、当然、対応データ線（信号Ｇ１）および隣接データ線（信号Ｂ１）の信号変化量は共に０である。これに対し、水平走査期間がＳ１からＳ２へと移ると、信号Ｇ１は−Ｖ２から＋Ｖ１へと変化し、信号Ｂ１は−Ｖ１から＋Ｖ２へと変化するので、対応データ線および隣接データ線の信号変化量は、共に＋（Ｖ１＋Ｖ２）となる。また、次の水平走査期間Ｓ３では、信号Ｇ１＝−Ｖ２、信号Ｂ１＝−Ｖ１というように、注目画素への書込時点の信号値に等しくなるので、対応データ線および隣接データ線の信号変化量は、共に０となる。さらに次の水平走査期間Ｓ４では、信号Ｇ１＝＋Ｖ１、信号Ｂ１＝＋Ｖ２となり、注目画素への書込時点の信号値（Ｂ１＝−Ｖ２、Ｂ１＝−Ｖ１）を基準とする対応データ線および隣接データ線の信号変化量は、共に＋（Ｖ１＋Ｖ２）となる。同様にして、対応データ線および隣接データ線の信号変化量は、フレームＦ１では、水平走査期間Ｓ５において共に０となり、水平走査期間Ｓ６において共に＋（Ｖ１＋Ｖ２）となる。
【００１４】
フレームの切り替わり後すなわちフレームＦ２の水平走査期間Ｓ１には、注目画素のデータが書き換えられるので、フレームＦ２の期間についてはＧ１列の５行目の画素（フレームＦ２において最後にデータの書き換えられる画素）を注目画素とし、この新たな注目画素の値に対する対応データ線および隣接データ線の信号変化による影響を考える。この場合、この注目画素（Ｇ１列の５行目の画素）の書き込み時点（フレームＦ１の水平走査期間Ｓ５）における対応データ線の信号Ｇ１の値（−Ｖ２）および隣接データ線の信号Ｂ１の値（−Ｖ１）をそれぞれ基準として、両データ線の信号変化量を上記と同様にして求めると、次のようになる。すなわち、図２０（ｃ）（ｄ）より、フレームＦ２では、水平走査期間Ｓ１において対応データ線（信号Ｇ１）の信号変化量は＋２Ｖ２であって隣接データ線（信号Ｂ１）の信号変化量は＋２Ｖ１であり、水平走査期間Ｓ２において対応データ線の信号変化量は＋（Ｖ２−Ｖ１）であって隣接データ線の信号変化量は−（Ｖ２−Ｖ１）であり、水平走査期間Ｓ３において対応データ線の信号変化量は＋Ｖ２であって隣接データ線の信号変化量は＋Ｖ１であり、水平走査期間Ｓ４において対応データ線の信号変化量は＋（Ｖ２−Ｖ１）であって隣接データ線の信号変化量は−（Ｖ２−Ｖ１）であり、水平走査期間Ｓ５において対応データ線の信号変化量は＋Ｖ２であって隣接データ線の信号変化量は＋Ｖ１であり、水平走査期間Ｓ６において対応データ線の信号変化量は＋（Ｖ２−Ｖ１）であって隣接データ線の信号変化量は−（Ｖ２−Ｖ１）である。
【００１５】
以上のようにして、Ｇ１列の画素に注目した場合、対応データ線および隣接データ線の信号変化量は、注目画素の書込時点のそれぞれのデータ線の信号値を基準とすると（ただしフレームＦ１とＦ２とで注目画素が異なる）、図２１（ａ）に示すようになる（一部省略あり）。
【００１６】
次に、「チェッカーバック」における白の表示単位と黒の表示単位との境界部に位置するＢ１列の画素（１行目および５行目）に注目すると、これらの注目画素の対応データ線Ｌｓｓの信号はＢ１で、隣接データ線Ｌｓｎの信号はＲ２となる。この場合、図２０（ｄ）（ｅ）を参照し、上記と同様にして、これらの注目画素の書込時点の対応データ線および隣接データ線の信号値をそれぞれ基準とする両データ線の信号変化量を求めると、図２１（ｂ）に示すようになる。
【００１７】
Ｇ１列の画素に注目した場合、図２１（ａ）に示すようにフレームＦ１（フレームの切り替わり前）では、対応データ線および隣接データ線の信号変化量は共に正値であるので、注目画素（Ｇ１列１行目）は、その値（−Ｖ２）が増大する方向に影響を受ける。一方、Ｂ１列の画素に注目した場合、図２１（ｂ）に示すようにフレームＦ１（フレームの切り替わり前）では、対応データ線および隣接データ線の信号変化量は共に負値であるので、注目画素（Ｂ１列１行目）は、その値（＋Ｖ２）が減少する方向に影響を受ける。このようにＧ１列とＢ１列とでは、注目画素の値の正負の違い（−Ｖ２と＋Ｖ２）に対応して信号変化量の正負が異なるが（＋（Ｖ１＋Ｖ２）と−（Ｖ１＋Ｖ２））、それらの絶対値は等しいので、表示上の影響は同じと考えられる。
【００１８】
これに対し、フレームＦ２（フレームの切り替わり後）では、図２１（ａ）に示す信号変化量と図２１（ｂ）に示す信号変化量とを比較すればわかるように、Ｇ１列の注目画素（５行目）とＢ１列の注目画素（５行目）とでは、対応データ線および隣接データ線の信号変化による影響の仕方が異なる。すなわち、フレームの切り替わり後は、Ｇ１列の注目画素とＢ１列の注目画素とは、共に、それらの値（−Ｖ２と＋Ｖ２）の絶対値が概ね減少する方向に影響を受けるが、Ｖ２がＶ１よりも十分に大きいことを考慮すれば、Ｂ１列の画素の受ける影響の程度は、Ｇ１列の画素の受ける影響の程度よりも大きい。なお、Ｒ１列の画素の受ける影響は、Ｇ１列の画素の受ける影響と実質的に同等である。したがって、対応データ線および隣接データの信号変化から受ける影響の大きいＢ１列のような「チェッカーバック」の境界部に、縦シャドーが現れることになる。
＜真正ドット反転駆動方式の場合＞
次に、千鳥構造ではない標準的な構造のアクティブマトリクス型液晶パネルにおいて、真正ドット反転駆動方式で「チェッカーバック」を表示する場合を考える。この場合、或るフレームＦ１では、図２２（ａ）に示すような正負極性で「チェッカーバック」が表示され、次のフレームＦ２では、図２２（ｂ）に示すような正負極性で「チェッカーバック」が表示される。なお、ここでは、液晶パネルが千鳥構造ではないため、有効な水平走査線数と走査信号線数は同数であって共に５である。
【００１９】
この場合、データ信号Ｇ１、Ｂ１，Ｒ２は、対向電極Ｅｃの電位を基準とすると、それぞれ図２２（ｃ）〜（ｅ）に示すように変化する。この図２２（ｃ）〜（ｅ）において、Ｓ１〜Ｓ５は、図２２（ａ）（ｂ）に示す走査信号ＳＳ１〜ＳＳ５がそれぞれアクティブとなる期間すなわち１フレーム内における水平走査期間を表す。以下、２２（ｃ）〜（ｅ）を参照し、注目すべき画素の値に対する対応データ線および隣接データ線の信号変化による影響を考える。
【００２０】
まず、上記の擬似ドット反転駆動方式の場合と同様、Ｇ１列の画素の値に対する対応データ線および隣接データ線の信号変化による影響を考える。そのために、Ｇ１列１行目の画素に注目し、この注目画素の書き込み時点（フレームＦ１の水平走査期間Ｓ１）における対応データ線の信号Ｇ１の値（−Ｖ２）および隣接データ線の信号Ｂ１の値（＋Ｖ２）をそれぞれ基準として、フレームＦ１での両データ線の信号変化量を求める。次に、Ｇ１列５行目の画素に注目し、この注目画素の書き込み時点（フレームＦ１の水平走査期間Ｓ５）における対応データ線の信号Ｇ１の値（−Ｖ２）および隣接データ線の信号Ｂ１の値（＋Ｖ２）をそれぞれ基準として、フレームＦ２での両データ線の信号変化量を求める。図２３（ａ）は、このようにして求めたフレームＦ１およびＦ２での両データ線の信号変化量を示している（一部省略あり）。
【００２１】
次に、上記の擬似ドット反転駆動方式の場合と同様、「チェッカーバック」における白の表示単位と黒の表示単位との境界部に位置するＢ１列の画素の値に対する対応データ線および隣接データ線の信号変化による影響を考える。そのために、まずＢ１列１行目の画素に注目し、この注目画素の書き込み時点（フレームＦ１の水平走査期間Ｓ１）における対応データ線の信号Ｂ１の値（＋Ｖ２）および隣接データ線の信号Ｒ２の値（−Ｖ１）をそれぞれ基準として、フレームＦ１での両データ線の信号変化量を求める。次に、Ｂ１列５行目の画素に注目し、この注目画素の書き込み時点（フレームＦ１の水平走査期間Ｓ５）における対応データ線の信号Ｂ１の値（＋Ｖ２）および隣接データ線の信号Ｒ２の値（−Ｖ１）をそれぞれ基準として、フレームＦ２での両データ線の信号変化量を求める。図２３（ｂ）は、このようにして求めたフレームＦ１およびＦ２での両データ線の信号変化量を示している（一部省略あり）。
【００２２】
Ｇ１列の画素に注目した場合、図２３（ａ）に示すように、フレームＦ１およびＦ２（フレームの切り替わり前および切り替わり後）の双方において、対応データ線の信号Ｇ１と隣接データ線の信号Ｂ１とは「相補的」に変化する。すなわち、注目画素へのデータ書込時点におけるそれぞれのデータ線の信号値を基準とすると、両データ線の信号値（電圧値）は、一方が増加すると他方が減少する関係にあり、かつ変化量の絶対値が同じである。このため、２つの寄生容量Ｃｓｄ（自）とＣｓｄ（他）を介しての注目画素値への両データ線による影響は相殺される。したがって、結果的に、両データ線の信号変化は、Ｇ１列の注目画素の値に影響を与えないことになる。
【００２３】
一方、Ｂ１列の画素に注目した場合も、図２３（ｂ）に示すように、フレームＦ１（フレームの切り替わり前）では、対応データ線の信号Ｂ１と隣接データ線の信号Ｒ２とは相補的に変化する。しかし、フレームＦ２（フレームの切り替わり後）では、両データ線の信号Ｂ１とＲ２の変化は相補的ではない。したがって、両データ線の信号変化が、寄生容量Ｃｓｄ（自）とＣｓｄ（他）をそれぞれ介してＢ１列の注目画素の値に影響を与えることになる。
【００２４】
このようにして、Ｇ１列の画素の値は本来の値のままであるのに対して（Ｒ１列の画素値も同様）、「チェッカーバック」の境界部に位置するＢ１列の画素の値は、本来の値から変化する。これにより、液晶パネルの画面に縦シャドーが現れることになる。
＜発明の目的＞
以上のように、ドット反転駆動方式を採用した場合には、真正のドット反転駆動方式を採用したとしても、「チェックーバック」を表示すると縦シャドーが現れる。すなわち、擬似ドット反転駆動方式か真正ドット反転駆動方式かを問わず、ドット反転駆動方式を採用した場合において、「チェッカーバック」は、縦シャドーの発生のように表示上問題となる事象を生じさせるパターン、いわゆる「キラーパターン」となる。このようなキラーパターンの存在しない駆動方式が理想的ではあるが、現実には、そのような駆動方式に基づく液晶パネルや液晶表示装置の実現は困難である。なお、擬似ドット反転駆動方式と真正ドット反転駆動方式とを駆動回路の実現上の観点から比較した場合、既述のように、駆動回路用ＩＣの耐圧を低く抑えられるという点で擬似ドット反転駆動方式が有利である。
【００２５】
そこで本発明は、千鳥構造によって擬似的にドット反転駆動を実現しつつ、「チェッカーバック」等のキラーパターンを表示した場合に縦シャドーの発生をできるだけ抑制できる液晶表示装置を提供することを目的とする。
【００２６】
【課題を解決するための手段および発明の効果】
第１の発明は、カラー画像を表示する液晶表示装置であって、
複数のデータ信号線と、
前記複数のデータ信号線と交差する複数の走査信号線と、
前記複数のデータ信号線と前記複数の走査信号線との交差点にそれぞれに対応しマトリクス状に配置された複数の画素形成手段と、
前記複数の走査信号線を１水平走査期間毎に交番かつ順次に選択するための走査信号を前記複数の走査信号線に印加する行電極駆動回路と、
前記カラー画像を表示するためのデータ信号を出力し前記データ信号線に印加する列電極駆動回路とを備え、
前記各画素形成手段は、
対応する交差点を通過する走査信号線である対応走査信号線によってオンおよびオフされるスイッチング素子と、
対応する交差点を通過するデータ信号線である対応データ信号線に前記スイッチング素子を介して接続される画素電極と、
前記複数の画素形成手段に共通的に設けられ、前記画素電極との間に所定容量が形成されるように配置された対向電極と、
前記複数の画素形成手段に共通的に設けられ、前記画素電極と前記対向電極との間に挟持される液晶層とを含み、
前記複数の画素形成手段からなるマトリクスにおいて、各行は列数に等しい個数だけ直線状に配置された画素形成手段から構成され、かつ、各列は行数に等しい個数だけ直線状に配置された同一色の画素形成手段から構成され、
前記マトリクスにおいて上下に隣接するいずれの２行の間にも、前記複数の走査信号線のいずれか１つの走査信号線が配設され、
同一走査信号線によってオンおよびオフされるスイッチング素子に接続される画素電極である同時選択画素電極は、前記マトリクスにおいて当該同一走査信号線を挟んで上下に隣接する２行に分散的に、かつ、３個の画素電極についての「上、下、上」１または「下、上、下」という系列を単位として上下位置につき水平方向に周期性を有するように配置され、
前記３個の画素電極は、前記カラー画像の表示のための３原色に対応し、
前記列電極駆動回路は、前記各画素電極の電圧の極性が前記同時選択画素電極につき同一であって水平走査期間毎に切り換わるように、前記データ信号を前記複数のデータ信号線に印加する出力手段を含むことを特徴とする。
【００２７】
このような第１の発明によれば、同時選択画素電極が隣接２行に分散的に配置されているため、行間での交流駆動（１Ｈ反転駆動用の列電極駆動回路による駆動）により擬似的にドット反転駆動を実現できると共に、同時選択画素電極が３個の画素電極についての「上、下、上」または「下、上、下」という系列を単位として上下位置につき水平方向に周期性を有するように配置されているため、「チェッカーバック」（市松模様）の表示において縦シャドーの発生を抑えることができる。
【００２８】
第２の発明は、カラー画像を表示する液晶表示装置であって、
複数のデータ信号線と、
前記複数のデータ信号線と交差する複数の走査信号線と、
前記複数のデータ信号線と前記複数の走査信号線との交差点にそれぞれに対応しマトリクス状に配置された複数の画素形成手段と、
前記複数の走査信号線を１水平走査期間毎に交番かつ順次に選択するための走査信号を前記複数の走査信号線に印加する行電極駆動回路と、
前記カラー画像を表示するためのデータ信号を出力し前記データ信号線に印加する列電極駆動回路とを備え、
前記各画素形成手段は、
対応する交差点を通過する走査信号線である対応走査信号線によってオンおよびオフされるスイッチング素子と、
対応する交差点を通過するデータ信号線である対応データ信号線に前記スイッチング素子を介して接続される画素電極と、
前記複数の画素形成手段に共通的に設けられ、前記画素電極との間に所定容量が形成されるように配置された対向電極と、
前記複数の画素形成手段に共通的に設けられ、前記画素電極と前記対向電極との間に挟持される液晶層とを含み、
前記複数の画素形成手段からなるマトリクスにおいて、各行は列数に等しい個数だけ直線状に配置された画素形成手段から構成され、かつ、各列は行数に等しい個数だけ直線状に配置された同一色の画素形成手段から構成され、
前記マトリクスにおいて上下に隣接するいずれの２行の間にも、前記複数の走査信号線のいずれか１つの走査信号線が配設され、
同一走査信号線によってオンおよびオフされるスイッチング素子に接続される画素電極である同時選択画素電極は、前記マトリクスにおいて当該同一走査信号線を挟んで上下に隣接する２行に分散的に、かつ、１２個の画素電極についての「上、下、上、下、上、下、下、上、下、上、下、上」または「下、上、下、上、下、上、上、下、上、下、上、下」という系列を単位として上下位置につき水平方向に周期性を有するように配置され、
前記１２個の画素電極は、前記カラー画像の表示のための３原色に対応する３個の画素電極を１組とする４組の画素電極からなり、
前記列電極駆動回路は、前記各画素電極の電圧の極性が前記同時選択画素電極につき同一であって水平走査期間毎に切り換わるように、前記データ信号を前記複数のデータ信号線に印加する出力手段を含むことを特徴とする。
【００２９】
このような第２の発明によれば、同時選択画素電極が隣接２行に分散的に配置されているため、１Ｈ反転駆動用の列電極駆動回路により擬似的にドット反転駆動を実現できると共に、同時選択画素電極が１２個の画素電極についての「上、下、上、下、上、下、下、上、下、上、下、上」または「下、上、下、上、下、上、上、下、上、下、上、下」という系列を単位として上下位置につき水平方向に周期性を有するように配置されているため、「チェッカーバック」（市松模様）の表示および「横ストライプバック」（水平方向のストライプ模様）の表示の双方において縦シャドーの発生を抑えることができる。
【００３０】
第３の発明は、第１または第２の発明において、
前記列電極駆動回路は、前記同時選択画素電極のうち前記マトリクスにおいて前記同一走査信号線を挟んで上下に隣接する２行の上側行に配置される画素電極を含む画素形成手段の前記対応データ信号線への前記データ信号の印加を選択的に１水平走査期間だけ遅延させる遅延手段を備えることを特徴とする。
【００３１】
このような第３の発明によれば、遅延手段による選択的遅延により、データ信号は同時選択画素電極の隣接２行への分散的配置（変形的な千鳥構造）に応じたタイミングでデータ信号線に印加されるので、千鳥構造ではない標準的な構造の液晶パネルと同様の良好な画像を表示することができる。
【００３２】
第４の発明は、複数のデータ信号線と、当該複数のデータ信号線と交差する複数の走査信号線と、当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれに対応してマトリクス状に配置された複数の画素形成手段とを備える液晶パネルに対し、当該液晶パネルにカラー画像を表示するためのデータ信号を供給する、液晶表示装置用の列電極駆動回路であって、
前記データ信号を出力し前記データ信号線に印加する出力手段と、
前記複数のデータ信号線のうち所定のデータ信号線への前記データ信号の印加を選択的に１水平走査期間だけ遅延させる遅延手段とを備え、
前記各画素形成手段は、
対応する交差点を通過する走査信号線である対応走査信号線によってオンおよびオフされるスイッチング素子と、
対応する交差点を通過するデータ信号線である対応データ信号線に前記スイッチング素子を介して接続される画素電極と、
前記複数の画素形成手段に共通的に設けられ、前記画素電極との間に所定容量が形成されるように配置された対向電極と、
前記複数の画素形成手段に共通的に設けられ、前記画素電極と前記対向電極との間に挟持される液晶層とを含み、
前記複数の画素形成手段からなるマトリクスにおいて、各行は列数に等しい個数だけ直線状に配置された画素形成手段から構成され、かつ、各列は行数に等しい個数だけ直線状に配置された同一色の画素形成手段から構成され、
前記マトリクスにおいて上下に隣接するいずれの２行の間にも、前記複数の走査信号線のいずれか１つの走査信号線が配設され、
同一走査信号線によってオンおよびオフされるスイッチング素子に接続される画素電極である同時選択画素電極は、前記マトリクスにおいて当該同一走査信号線を挟んで上下に隣接する２行に分散的に、かつ、３個の画素電極についての「上、下、上」または「下、上、下」という系列を単位として上下位置につき水平方向に周期性を有するように配置され、
前記３個の画素電極は、前記カラー画像の表示のための３原色に対応し、
前記出力手段は、前記各画素電極の電圧の極性が前記同時選択画素電極につき同一であって水平走査期間毎に切り換わるように、前記データ信号を前記複数のデータ信号線に印加し、
前記遅延手段は、前記同時選択画素電極のうち前記マトリクスにおいて前記同一走査信号線を挟んで上下に隣接する２行の上側行に配置される画素電極を含む画素形成手段の前記対応データ信号線への前記データ信号の印加を選択的に１水平走査期間だけ遅延させることを特徴とする。
第５の発明は、複数のデータ信号線と、当該複数のデータ信号線と交差する複数の走査信号線と、当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれに対応してマトリクス状に配置された複数の画素形成手段とを備える液晶パネルに対し、当該液晶パネルにカラー画像を表示するためのデータ信号を供給する、液晶表示装置用の列電極駆動回路であって、
前記データ信号を出力し前記データ信号線に印加する出力手段と、
前記複数のデータ信号線のうち所定のデータ信号線への前記データ信号の印加を選択的に１水平走査期間だけ遅延させる遅延手段とを備え、
前記各画素形成手段は、
対応する交差点を通過する走査信号線である対応走査信号線によってオンおよびオフされるスイッチング素子と、
対応する交差点を通過するデータ信号線である対応データ信号線に前記スイッチング素子を介して接続される画素電極と、
前記複数の画素形成手段に共通的に設けられ、前記画素電極との間に所定容量が形成されるように配置された対向電極と、
前記複数の画素形成手段に共通的に設けられ、前記画素電極と前記対向電極との間に挟持される液晶層とを含み、
前記複数の画素形成手段からなるマトリクスにおいて、各行は列数に等しい個数だけ直線状に配置された画素形成手段から構成され、かつ、各列は行数に等しい個数だけ直線状に配置された同一色の画素形成手段から構成され、
前記マトリクスにおいて上下に隣接するいずれの２行の間にも、前記複数の走査信号線のいずれか１つの走査信号線が配設され、
同一走査信号線によってオンおよびオフされるスイッチング素子に接続される画素電極である同時選択画素電極は、前記マトリクスにおいて当該同一走査信号線を挟んで上下に隣接する２行に分散的に、かつ、１２個の画素電極についての「上、下、上、下、上、下、下、上、下、上、下、上」または「下、上、下、上、下、上、上、下、上、下、上、下」という系列を単位として上下位置につき水平方向に周期性を有するように配置され、
前記１２個の画素電極は、前記カラー画像の表示のための３原色に対応する３個の画素電極を１組とする４組の画素電極からなり、
前記出力手段は、前記各画素電極の電圧の極性が前記同時選択画素電極につき同一であって水平走査期間毎に切り換わるように、前記データ信号を前記複数のデータ信号線に印加し、
前記遅延手段は、前記同時選択画素電極のうち前記マトリクスにおいて前記同一走査信号線を挟んで上下に隣接する２行の上側行に配置される画素電極を含む画素形成手段の前記対応データ信号線への前記データ信号の印加を選択的に１水平走査期間だけ遅延させることを特徴とする。
【００３３】
このような第４または第５の発明によれば、遅延手段による選択的遅延により、データ信号は液晶パネルにおける同時選択画素電極の隣接２行への分散的配置に応じたタイミングでデータ信号線に印加されるので、千鳥構造の液晶パネルにおいて、千鳥構造ではない標準的な構造の液晶パネルと同様の良好な画像を表示することができる。
【００３４】
第６の発明は、第４または第５の発明において、
前記液晶パネルに表示すべき画像を表す画像データを１ライン分ずつ１水平走査期間だけ順次保持し、保持されている１ライン分の当該画像データを示す内部画像信号を出力する保持手段を備え、
前記出力手段は、前記各画素電極の電圧の極性が前記同時選択画素電極につき同一であって水平走査期間毎に切り換わるように、前記内部画像信号に基づき前記データ信号を出力し、
前記遅延手段は、前記保持手段と前記出力手段との間に挿入され、前記同時選択画素電極のうち前記マトリクスにおいて前記同一走査信号線を挟んで上下に隣接する２行の上側行に配置される画素電極を含む画素形成手段に対応する前記データ信号線に印加すべき前記データ信号を前記出力手段から出力するための前記内部画像信号を選択的に１水平走査期間だけ遅延させることを特徴とする。
【００３５】
第７の発明は、複数のデータ信号線と、当該複数のデータ信号線と交差する複数の走査信号線と、当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれに対応してマトリクス状に配置された複数の画素形成手段とを備える液晶パネルを、カラー画像データに基づき駆動する駆動方法であって、
前記複数の走査信号線を１水平走査期間毎に交番かつ順次に選択するための走査信号を前記複数の走査信号線に印加する走査側駆動ステップと、
前記カラー画像データの表す画像を表示するためのデータ信号を前記データ信号線に印加するデータ側駆動ステップと、
前記複数のデータ信号線のうち所定のデータ信号線への前記データ信号の印加を選択的に１水平走査期間だけ遅延させる選択遅延ステップとを備え、
前記各画素形成手段は、
対応する交差点を通過する走査信号線である対応走査信号線によってオンおよびオフされるスイッチング素子と、
対応する交差点を通過するデータ信号線である対応データ信号線に前記スイッチング素子を介して接続される画素電極と、
前記複数の画素形成手段に共通的に設けられ、前記画素電極との間に所定容量が形成されるように配置された対向電極と、
前記複数の画素形成手段に共通的に設けられ、前記画素電極と前記対向電極との間に挟持される液晶層とを含み、
前記複数の画素形成手段からなるマトリクスにおいて、各行は列数に等しい個数だけ直線状に配置された画素形成手段から構成され、かつ、各列は行数に等しい個数だけ直線状に配置された同一色の画素形成手段から構成され、
前記マトリクスにおいて上下に隣接するいずれの２行の間にも、前記複数の走査信号線のいずれか１つの走査信号線が配設され、
同一走査信号線によってオンおよびオフされるスイッチング素子に接続される画素電極である同時選択画素電極は、前記マトリクスにおいて当該同一走査信号線を挟んで上下に隣接する２行に分散的に、かつ、３個の画素電極についての「上、下、上」または「下、上、下」という系列を単位として上下位置につき水平方向に周期性を有するように配置され、
前記３個の画素電極は、前記カラー画像の表示のための３原色に対応し、
前記データ側駆動ステップでは、前記各画素電極の電圧の極性が前記同時選択画素電極につき同一であって水平走査期間毎に切り換わるように、前記データ信号を前記複数のデータ信号線に印加し、
前記選択遅延ステップでは、前記同時選択画素電極のうち前記マトリクスにおいて前記同一走査信号線を挟んで上下に隣接する２行の上側行に配置される画素電極を含む画素形成手段の前記対応データ信号線への前記データ信号の印加を選択的に１水平走査期間だけ遅延させることを特徴とする。
【００３６】
第８の発明は、複数のデータ信号線と、当該複数のデータ信号線と交差する複数の走査信号線と、当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれに対応してマトリクス状に配置された複数の画素形成手段とを備える液晶パネルを、カラー画像データに基づき駆動する駆動方法であって、
前記複数の走査信号線を１水平走査期間毎に交番かつ順次に選択するための走査信号を前記複数の走査信号線に印加する走査側駆動ステップと、
前記カラー画像データの表す画像を表示するためのデータ信号を前記データ信号線に印加するデータ側駆動ステップと、
前記複数のデータ信号線のうち所定のデータ信号線への前記データ信号の印加を選択的に１水平走査期間だけ遅延させる選択遅延ステップとを備え、
前記各画素形成手段は、
対応する交差点を通過する走査信号線である対応走査信号線によってオンおよびオフされるスイッチング素子と、
対応する交差点を通過するデータ信号線である対応データ信号線に前記スイッチング素子を介して接続される画素電極と、
前記複数の画素形成手段に共通的に設けられ、前記画素電極との間に所定容量が形成されるように配置された対向電極と、
前記複数の画素形成手段に共通的に設けられ、前記画素電極と前記対向電極との間に挟持される液晶層とを含み、
前記複数の画素形成手段からなるマトリクスにおいて、各行は列数に等しい個数だけ直線状に配置された画素形成手段から構成され、かつ、各列は行数に等しい個数だけ直線状に配置された同一色の画素形成手段から構成され、
前記マトリクスにおいて上下に隣接するいずれの２行の間にも、前記複数の走査信号線のいずれか１つの走査信号線が配設され、
同一走査信号線によってオンおよびオフされるスイッチング素子に接続される画素電極である同時選択画素電極は、前記マトリクスにおいて当該同一走査信号線を挟んで上下に隣接する２行に分散的に、かつ、１２個の画素電極についての「上、下、上、下、上、下、下、上、下、上、下、上」または「下、上、下、上、下、上、上、下、上、下、上、下」という系列を単位として上下位置につき水平方向に周期性を有するように配置され、
前記１２個の画素電極は、前記カラー画像の表示のための３原色に対応する３個の画素電極を１組とする４組の画素電極からなり、
前記データ側駆動ステップでは、前記各画素電極の電圧の極性が前記同時選択画素電極につき同一であって水平走査期間毎に切り換わるように、前記データ信号を前記複数のデータ信号線に印加し、
前記選択遅延ステップでは、前記同時選択画素電極のうち前記マトリクスにおいて前記同一走査信号線を挟んで上下に隣接する２行の上側行に配置される画素電極を含む画素形成手段の前記対応データ信号線への前記データ信号の印加を選択的に１水平走査期間だけ遅延させることを特徴とする。
【００３７】
【発明の実施の形態】
以下、本発明の実施形態について添付図面を参照して説明する。
＜１．第１の実施形態＞
＜１．１  全体の構成および動作＞
図１（ａ）は、本発明の第１の実施形態に係る液晶表示装置の構成を示すブロック図である。この液晶表示装置は、カラー画像を表示するために使用される液晶表示装置であって、表示制御回路（通常「液晶コントローラ」と呼ばれる）２００と、列電極駆動回路３００と、行電極駆動回路４００と、アクティブマトリクス型の液晶パネル５００とを備えている。
【００３８】
この液晶表示装置における表示部としての液晶パネル５００は、外部のコンピュータにおけるＣＰＵ等から受け取る画像データＤｖの表す画像における水平走査線にそれぞれが対応する複数本の走査信号線（行電極）と、それら複数本の走査信号線のそれぞれと交差する複数本のデータ線（列電極）と、それら複数本の走査信号線と複数本のデータ線との交差点にそれぞれ対応して設けられた複数の画素形成部とを含む。各画素形成部の構成は、基本的には従来のアクティブマトリクス型液晶パネルにおける構成と同様である（詳細は後述）。
【００３９】
本実施形態では、液晶パネル５００に表示すべき画像を表す（狭義の）画像データおよび表示動作のタイミング等を決めるデータ（例えば表示用クロックの周波数を示すデータ）（以下「表示制御データ」という）は、外部のコンピュータにおけるＣＰＵ等から表示制御回路２００に送られる（以下、外部から送られるこれらのデータＤｖを「広義の画像データ」という）。すなわち、外部のＣＰＵ等は、広義の画像データＤｖを構成する（狭義の）画像データおよび表示制御データを、アドレス信号ＡＤｗを表示制御回路２００に供給して、表示制御回路２００内の後述の表示メモリおよびレジスタにそれぞれ書き込む。
【００４０】
表示制御回路２００は、レジスタに書き込まれた表示制御データに基づき、表示用のクロック信号ＣＫや、水平同期信号ＨＳＹ、垂直同期信号ＶＳＹ等を生成する。また、表示制御回路２００は、外部のＣＰＵ等によって表示メモリに書き込まれた（狭義の）画像データを表示メモリから読み出して、３種類のデジタル画像信号Ｄｒ，Ｄｇ，Ｄｂとして出力する。ここで、デジタル画像信号Ｄｒは、表示すべき画像の赤色成分を表す画像信号（以下「赤色画像信号」という）であり、デジタル画像信号Ｄｇは、表示すべき画像の緑色成分を表す画像信号（以下「緑色画像信号」という）であり、デジタル画像信号Ｄｂは、表示すべき画像の青色成分を表す画像信号（以下「青色画像信号」という）である。このようにして、表示制御回路２００によって生成される信号のうち、クロック信号ＣＫは列電極駆動回路３００に、水平同期信号ＨＳＹおよび垂直同期信号ＶＳＹは列電極駆動回路３００および行電極駆動回路４００に、デジタル画像信号Ｄｒ，Ｄｇ，Ｄｂは列電極駆動回路３００に、それぞれ供給される。なお、画像表示の階調数を例えば６４とした場合、３種類のデジタル画像信号Ｄｒ，Ｄｇ，Ｄｂのそれぞれのビット数は６ビットであるので、表示制御回路２００から列電極駆動回路３００にデジタル画像信号Ｄｒ，Ｄｇ，Ｄｂを供給するための信号線として、６×３＝１８本の信号線が配線されることになる。
【００４１】
列電極駆動回路３００には、上記のようにして、液晶パネル５００に表示すべき画像を表すデータが画素単位でシリアルにデジタル画像信号Ｄｒ，Ｄｇ，Ｄｂとして供給されると共に、タイミングを示す信号としてクロック信号ＣＫ、水平同期信号ＨＳＹおよび垂直同期信号ＶＳＹが供給される。列電極駆動回路３００は、これらのデジタル画像信号Ｄｒ，Ｄｇ，Ｄｂとクロック信号ＣＫと水平同期信号ＨＳＹと垂直同期信号ＶＳＹとに基づき、液晶パネル５００を駆動するための画像信号（以下「データ信号」という）を生成し、これを液晶パネル５００の各データ線に印加する。
【００４２】
行電極駆動回路４００は、水平同期信号ＨＳＹおよび垂直同期信号ＶＳＹに基づき、液晶パネル５００における走査信号線を１水平走査期間ずつ交番かつ順次に選択するために各走査信号線に印加すべき走査信号（ＳＳ１，ＳＳ２，……）を生成し、全走査信号線のそれぞれを順に選択するためのアクティブな走査信号の各走査信号線への印加を１垂直走査期間を周期として繰り返す。
【００４３】
液晶パネル５００は、上記のようにして、データ線には列電極駆動回路３００によってデジタル画像信号Ｄｒ，Ｄｇ，Ｄｂに基づくデータ信号が印加され、走査信号線には行電極駆動回路４００によって走査信号が印加される。これにより液晶パネル５００は、外部のＣＰＵ等から受け取った画像データＤｖの表すカラー画像を表示する。
＜１．２  表示制御回路＞
図１（ｂ）は、上記の液晶表示装置における表示制御回路２００の構成を示すブロック図である。この表示制御回路２００は、入力制御回路２０と表示メモリ２１とレジスタ２２とタイミング発生回路２３とメモリ制御回路２４とを備えている。
【００４４】
この表示制御回路２００が外部のＣＰＵ等から受け取る広義の画像データＤｖを示す信号（以下、この信号も符号“Ｄｖ”で表すものとする）およびアドレス信号ＡＤｗは、入力制御回路２０に入力される。入力制御回路２０は、アドレス信号ＡＤｗに基づき、広義の画像データＤｖを、３種類のカラー画像データＲ，Ｇ，Ｂと表示制御データＤｃとに振り分ける。そして、カラー画像データＲ，Ｇ，Ｂを表す信号（以下、これらの信号も符号“Ｒ”，“Ｇ”，“Ｂ”で表すものとする）をアドレス信号ＡＤｗに基づくアドレス信号ＡＤと共に表示メモリ２１に供給することで３種類の画像データＲ，Ｇ，Ｂを表示メモリ２１に書き込むと共に、表示制御データＤｃをレジスタ２２に書き込む。ここで、３種類の画像データＲ，Ｇ，Ｂは、画像データＤｖの表す画像の赤色成分、緑色成分、青色成分をそれぞれ表すデータである。表示制御データＤｃは、クロック信号ＣＫの周波数や画像データＤｖの表す画像を表示するための水平走査期間および垂直走査期間を指定するタイミング情報を含んでいる。
【００４５】
タイミング発生回路（以下「ＴＧ」と略記する）２３は、レジスタ２２の保持する上記表示制御データに基づき、クロック信号ＣＫ、水平同期信号ＨＳＹおよび垂直同期信号ＶＳＹを生成する。また、ＴＧ２３は、表示メモリ２１およびメモリ制御回路２４をクロック信号ＣＫに同期させて動作させるためのタイミング信号を生成する。
【００４６】
メモリ制御回路２４は、外部から入力されて入力制御回路２０を介して表示メモリ２１に格納された画像データＲ，Ｇ，Ｂのうち、液晶パネル５００に表示すべき画像を表すデータを読み出すためのアドレス信号ＡＤｒと、表示メモリ２１の動作を制御するための信号とを生成する。これらのアドレス信号ＡＤｒおよび制御信号は表示メモリ２１に与えられ、これにより、液晶パネル５００に表示すべき画像の赤色成分、緑色成分、青色成分を表すデータがそれぞれ赤色画像信号Ｄｒ、緑色画像信号Ｄｇ、青色画像信号Ｄｂとして表示メモリ２１から読み出され、表示制御回路２００から出力される。これら３種類のデジタル画像信号Ｄｒ，Ｄｇ，Ｄｂは、既述のように列電極駆動回路３００に供給される。
＜１．３  液晶パネル＞
図２（ａ）は、本実施形態に係る液晶表示装置における液晶パネル５００の構成を示す模式図であり、図２（ｂ）は、この液晶パネル５００の一部（４画素に相当する部分）５１０の等価回路を示す回路図である。これらの図において、Ｒｊ，Ｇｊ，Ｂｊ（ｊ＝１，２，３，…）は、データ線にそれぞれ印加されるデータ信号を表すが、そのデータ線によってデータの書き込まれる画素の列（画素形成部の列）をも表すものとする。また、ＳＳ１，ＳＳ２，ＳＳ３，…は、走査信号線Ｌｇにそれぞれ印加される走査信号を表すものとする。
【００４７】
この液晶パネル５００は、列電極駆動回路３００の複数の出力端子にそれぞれ接続される複数のデータ線Ｌｓと、行電極駆動回路４００の複数の出力端子にそれぞれ接続される複数の走査信号線Ｌｇとを備え、当該複数のデータ線Ｌｓと当該複数の走査信号線Ｌｇとは、各データ線Ｌｓと各走査信号線Ｌｇとが交差するように格子状に配設されている。そして既述のように、当該複数のデータ線Ｌｓと当該複数の走査信号線Ｌｇとの交差点に対応して複数の画素形成部Ｐｘがそれぞれ設けられている。各画素形成部Ｐｘは、図２（ｂ）に示すように、従来と同様（図１９（ｃ））、対応する交差点を通過するデータ線である対応データ線Ｌｓにソース端子が接続されたＴＦＴ１０と、そのＴＦＴ１０のドレイン端子に接続された画素電極Ｅｐと、上記複数の画素形成部Ｐｘに共通的に設けられた対向電極Ｅｃと、上記複数の画素形成部Ｐｘに共通的に設けられ画素電極Ｅｐと対向電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極Ｅｐと対向電極Ｅｃとそれらの間に挟持された液晶層とにより画素容量Ｃｐが形成され、その画素形成手段を挟む２本のデータ線Ｌｓのうちの一方のデータ線である対応データ線と画素電極Ｅｐとの間には寄生容量Ｃｓｄ（自）が形成されると共に、他方のデータ線である隣接データ線との画素電極Ｅｐとの間には寄生容量Ｃｓｄ（他）が形成される（図１９（ｃ）参照）。なお、従来と同様Ｃｓｄ（自）＝Ｃｓｄ（自）とする。
【００４８】
上記のような画素形成部Ｐｘは、マトリクス状に配置されて画素形成マトリクスを構成する。これに伴い、各画素形成部Ｐｘに含まれる画素電極Ｅｐは画素電極マトリクスを構成し、この画素電極マトリクスにおいて、垂直方向に延びる画素電極列とデータ線Ｌｓとは水平方向に交互に配置され、水平方向に延びる画素電極行と走査信号線Ｌｇとは垂直方向に交互に配置される。ところで、画素形成部の主要部である画素電極は、液晶パネル５００に表示される画像の画素と１対１に対応し同一視できる。そこで、以下では、説明の便宜上、画素形成部Ｐｘと画素をも同一視するものとする。したがって、「画素マトリクス」という表現を、「画素形成マトリクス」または「画素電極マトリクス」を意味するものとして使用する。なお、この液晶パネル５００では、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の画素からなる水平方向に隣接する３画素が表示単位となっている。
【００４９】
本実施形態では、同一の走査信号線ＬｇによってオンおよびオフされるＴＦＴに接続される画素電極Ｅｐは、画素マトリクスにおける同一の画素行に全て配置されるのではなく、隣接する２つの画素行に分散的に配置される。すなわち、画素マトリクスにおける同一画素行の各画素電極に接続されるＴＦＴ１０のゲート端子は、同一の走査信号線に全て接続されるのではなく、その画素行を挟む２本の走査信号線に分散的に接続される。この点で、本実施形態における液晶パネルの構造は千鳥構造の一種と言える。しかし、本実施形態における液晶パネルでは、図２（ａ）に示すように、同一走査信号線Ｌｇによってオン・オフされるＴＦＴ１０に接続される画素電極Ｅｐが、上下に隣接する２つの画素行に分散的に、かつ、３個の画素電極についての「下、上、下」という系列を単位として上下位置につき水平方向に周期性を有するように配置される。すなわち、例えば走査信号ＳＳ２が印加される走査信号線（上から２番目の走査信号線）に注目し、この走査信号線によってオン・オフされるＴＦＴ１０に接続される各画素電極Ｅｐが１番目の画素行（以下「上行」という）と２番目の画素行（以下「下行」という）とのいずれに配置されているかを図の左から順（Ｒ１列、Ｇ１列、Ｂ１列…という順）に見ていくと、下行、上行、下行、下行、上行、下行、……となっている。このように本実施形態における液晶パネルは、同一走査信号線によってオン・オフされるＴＦＴに接続される画素電極が隣接２画素行に交互に配置される従来の千鳥構造（図１９（ａ）（ｂ））と相違し、同一走査信号線によってオン・オフされるＴＦＴ１０に接続される画素電極Ｅｐがその走査信号線を挟む上下の２画素行のいずれに配置されるかという配置位置につき、３画素列を周期とする周期性を有している。以下では、本実施形態における上記マトリクス構造を「３列周期の変形千鳥構造」といい、従来の千鳥構造を「標準千鳥構造」という。なお、図２（ａ）に示した例では、同一走査信号線によってオン・オフされるＴＦＴ１０に接続される各画素電極Ｅｐが配置される上下位置は、「下、上、下」を１周期とする周期性を有しているが、「上、下、上」を１周期とする周期性を有するように構成されていてもよい。
【００５０】
図２（ａ）において、各画素形成部Ｐｘに付されている“＋”は、当該画素形成部Ｐｘを構成する画素液晶（もしくは画素電極）に正の電圧が印加されることを意味し、“−”は、当該画素形成部Ｐｘを構成する画素液晶（もしくは画素電極）に負の電圧が印加されることを意味し、これら各画素形成部Ｐｘに付された“＋”と“−”により、画素マトリクスにおける極性パターンが示される。このようにして図２（ａ）において示されている極性パターンは、上記３列周期の変形千鳥構造の液晶パネル５００を１Ｈ反転駆動用の列電極駆動回路により駆動したときの或るフレームでの極性パターンとなっている。
＜１．４  列電極駆動回路＞
上記のように本実施形態では、液晶パネル５００における同一走査信号線にゲート端子が接続されるＴＦＴすなわち同一走査信号線によってオン・オフされるＴＦＴに接続される画素電極（以下「同時選択画素電極」という）の全てが同一の画素行に配置されず、隣接する２つの画素行に分散的に配置される。このため、このような同時選択画素電極の分散配置に応じて、列電極駆動回路３００から各画素値に対応するデータ信号Ｒｊ，Ｇｊ，Ｂｊ（ｊ＝１，２，３，…）が出力されるようにしなければならない。そこで、本実施形態における列電極駆動回路３００は、このような同時選択画素電極の分散配置に対応すべく、図２（ａ）に示す３列周期の変形千鳥構造に応じたタイミングで各データ信号を出力し各データ信号線に印加するように図３に示す如く構成されている。
【００５１】
図３は、このような列電極駆動回路３００の構成を示すブロック図である。この列電極駆動回路３００は、例えばシフトレジストで構成され直列／並列変換手段として機能するラインメモリ４０と、１ライン分の画像データを１水平走査期間だけ保持する保持手段としてのラッチ回路４１と、入力される信号を１水平走査期間だけ遅延させる遅延手段としてのラッチ回路４２と、入力される信号に基づき液晶パネル５００のデータ線Ｌｓに印加すべきデータ信号を生成する出力回路４５と、水平同期信号ＨＳＹに基づきラッチ回路４１および４２にそれぞれ入力すべき第１および第２ゲート信号ＨＳＹ１，ＨＳＹ２を生成するゲート信号生成回路４７とを備えている。ここで、第１および第２ゲート信号ＨＳＹ１，ＨＳＹ２は、共に、水平同期信号ＨＳＹと同一のパルス周期を有する信号であって、図４（ａ）（ｂ）に示すように、第１ゲート信号ＨＳＹ１は、第２ゲート信号ＨＳＹ２を水平走査期間に比べて十分に短い所定時間だけ遅延させた信号である。なお、保持手段としてのラッチ回路４１は、第１ゲート信号ＨＳＹ１がＨレベル（ハイレベル）のときに入力信号値を取り込んで出力し、第１ゲート信号ＨＳＹ１がＬレベル（ローレベル）になると、Ｌレベルとなる直前の入力信号値を保持するとともにその値を出力する。また、遅延手段としてのラッチ回路４２は、第２ゲート信号ＨＳＹ２がＨレベルのときに入力信号値を取り込んで出力し、第２ゲート信号ＨＳＹ２がＬレベルになると、Ｌレベルとなる直前の入力信号値を保持すると共にその値を出力する。
【００５２】
ラインメモリ４０には、クロック信号ＣＫに同期して、図４（ｃ）〜（ｅ）に示すようなデジタル画像信号Ｄｒ，Ｄｇ，Ｄｂが画素単位でシリアルに入力される（図４において“ｒｉｊ”，“ｇｉｊ”，“ｂｉｊ”は、ｉ番目のラインにおけるｊ番目の赤色成分画素、緑色成分画素および青色成分画素を表す画素データをそれぞれ示すものとする）。ラインメモリ４０は、１水平ライン分の画素データを記憶する機能を有しており、クロック信号ＣＫに基づき、これらのデジタル画像信号Ｄｒ，Ｄｇ，Ｄｂを順次取り込んで、第１内部画像信号ｒｊ，ｇｊ，ｂｊ（ｊ＝１，２，３，…）として並列に出力する。これらの第１内部画像信号ｒｊ，ｇｊ，ｂｊは、保持手段としてのラッチ回路４１に入力される。
【００５３】
ラッチ回路４１は、図４（ａ）に示す第１ゲート信号ＨＳＹ１に基づき、第１内部画像信号ｒｊ，ｇｊ，ｂｊの値を取り込んで１水平走査期間だけ保持し、図４（ｆ）〜（ｈ）に示すような第２内部画像信号Ｄｒｊ，Ｄｇｊ，Ｄｂｊ（ｊ＝１，２，３，…）を出力する。これらの第２内部画像信号Ｄｒｊ，Ｄｇｊ，Ｄｂｊは、直接にまたは遅延手段としてのラッチ回路４２を介して、第３内部画像信号ｄｒｊ，ｄｇｊ，ｄｂｊ（ｊ＝１，２，３，…）として出力回路４５に入力される。
【００５４】
このとき、保持手段としてのラッチ回路４１から出力される第２内部画像信号Ｄｒｊ，Ｄｇｊ，Ｄｂｊのうち、Ｇ１列、Ｇ２列、Ｇ３列、…に対応する内部画像信号は、遅延手段としてのラッチ回路４２を介して出力回路４５に入力され、他の内部画像信号は直接に出力回路４５に入力される。ラッチ回路４２は、図４（ｂ）に示す第２ゲート信号ＨＳＹ２に基づき、Ｇ１列、Ｇ２列、Ｇ３列、…に対応する第２内部画像信号Ｄｇ１，Ｄｇ２，Ｄｇ３，…を１水平走査期間だけ遅延させて出力する。これにより、同時選択画素電極のうちその同時選択画素電極が分散的に配置される隣接２画素行の上側行に配置される画素電極を含む画素形成手段に対応するデータ線に印加すべきデータ信号が、１水平走査期間だけ遅延することになる。すなわち、液晶パネル５００において各画素形成部Ｐｘ（画素電極）を挟む上下の走査信号線Ｌｇのうち下側の走査信号線にゲート端子が接続されているＴＦＴ１０を含む画素形成部（図２（ａ）参照）の画素値に相当する第２内部画像信号Ｄｇ１，Ｄｇ２，Ｄｇ３，…のみが、１水平走査期間だけ遅延した後に第３内部画像信号ｄｇ１，ｄｇ２，ｄｇ３，…として出力回路４５に入力される（図４（ｊ））。
【００５５】
出力回路４５は、このような第３内部画像信号ｄｒｊ，ｄｇｊ，ｄｂｊ（ｊ＝１，２，３，…）に基づき、液晶パネル５００の各データ線Ｌｓに印加すべきデータ信号Ｒｊ，Ｇｊ，Ｂｊ（ｊ＝１，２，３，…）を生成する。このとき、出力回路４５は、データ信号Ｒｊ，Ｇｊ，Ｂｊの正負極性すなわち液晶パネル５００への印加電圧の正負極性を、水平同期信号ＨＳＹに相当する第１ゲート信号ＨＳＹ１に基づき１水平走査期間毎に反転させ、かつ、垂直同期信号ＶＳＹに基づき１フレーム期間毎にも反転させる。
＜１．５  チェッカーバックの表示＞
次に、図２４（ａ）に示すような「チェッカーバック」を表示する場合の上記本実施形態に係る液晶表示装置の動作を説明する。この場合、或るフレームＦ１では図５（ａ）に示すような正負極性で「チェッカーバック」が表示され、次のフレームＦ２では図５（ｂ）に示すような正負極性で「チェッカーバック」が表示される。なお図５（ａ）（ｂ）において、クロスハッチングの付されている画素形成部（画素）は黒を、クロスハッチングの付されていない画素形成部は白をそれぞれ表示しているものとし、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の隣接３画素を表示単位として白と黒とが水平および垂直方向に交互に表示されるものとする。
【００５６】
この場合、列電極駆動回路３００における出力回路４５に入力される第３内部画像信号ｄｒ１，ｄｇ１，ｄｂ１は、図６（ｃ）〜（ｅ）に示すようになる。この図６（ｃ）〜（ｅ）において、クロスハッチングの付された矩形部分は、黒を表示するための画素データを表し、クロスハッチングの付されていない矩形部分は、白を表示するための画素データを表している。出力回路４５は、このような第３内部画像信号ｄｒ１，ｄｇ１，ｄｂ１と垂直同期信号ＶＳＹ（図６（ａ））および水平同期信号に相当する第１ゲート信号ＨＳＹ１（図６（ｂ））に基づき、図６（ｆ）〜（ｈ）に示すようなデータ信号Ｒ１，Ｇ１，Ｂ１を出力する。図６（ｆ）〜（ｈ）において、“＋Ｖ１”および“−Ｖ１”は、各画素を構成する液晶層部分である画素液晶のうち白を表示する画素液晶に印加すべき正極性および負極性の電圧をそれぞれ示し、“＋Ｖ２”および“−Ｖ２”は、黒を表示する画素液晶に印加すべき正極性および負極性の電圧をそれぞれ示している（以下においても同様）。
【００５７】
図６（ｆ）〜（ｈ）からわかるように、本実施形態では、列電極駆動回路３００は、１Ｈ反転駆動方式により液晶パネル５００を駆動しているが、図５に示すように、液晶パネルが３列周期の変形千鳥構造であるため、正負極性のパターンは、「＋，−，＋」と「−，＋，−」のいずれか一方を１周期として水平方向に周期性を有している。このようにして本実施形態では、３列周期の変形千鳥構造に基づき擬似ドット反転駆動が実現されている。
【００５８】
次に、上記のように「チェッカーバック」を表示した場合おける縦シャドーの発生の有無について検討する。以下では、検討の便宜のために、有効な水平走査線数を５とし、データ線数を６として（ただし、走査信号線数は６であって有効な水平走査線数よりも１だけ多い）、６×５画素からなる３列周期の変形千鳥構造の液晶パネルを想定する。このような液晶パネルで「チェッカーバック」を表示すると、或るフレームＦ１では図７（ａ）に示すような正負極性で「チェッカーバック」が表示され、次のフレームＦ２では図７（ｂ）に示すような正負極性で「チェッカーバック」が表示される。
【００５９】
この場合、データ信号Ｇ１、Ｂ１，Ｒ２は、対向電極Ｅｃの電位を基準とすると、それぞれ図７（ｃ）（ｄ）（ｅ）に示すように変化する。この図７（ｃ）〜（ｅ）において、“Ｓ１”〜“Ｓ６”は、図７（ａ）（ｂ）に示す走査信号ＳＳ１〜ＳＳ６がそれぞれアクティブとなる期間すなわち１フレーム内における水平走査期間を表す。なお、図７（ａ）（ｂ）に示すような変形千鳥構造を採用した場合、データ信号Ｒ１，Ｂ１，Ｒ２，Ｂ２の示す画素データは水平走査期間Ｓ１では有効なものではなく、データ信号Ｇ１，Ｇ２の示す画素データは水平走査期間Ｓ６では有効なものではないが、検討の便宜上、各データ信号の示す画素データは、これらの期間Ｓ１，Ｓ６でも有効なものであるとして説明を進める（以下においても同様）。
【００６０】
いま、Ｇ１列１行目の画素形成部（便宜上「画素」と呼ぶ。以下においても同様。）に注目すると、この注目画素の対応データ線Ｌｓｓの信号はＧ１で、隣接データ線Ｌｓｎの信号はＢ１となる（図１９（ｃ）、図７（ａ）（ｂ）参照）。この注目画素には、フレームＦ１における水平走査期間Ｓ１においてデータ（−Ｖ２）が書き込まれる。この注目画素の値（書き込まれた値）に対する両データ線Ｌｓｓ，Ｌｓｎの信号変化による影響の仕方（影響の方向、程度）は、この書き込み時点における対応データ線Ｌｓｓの信号値および隣接データ線Ｌｓｎの信号値をそれぞれ基準とする両データ線の信号変化量によって決まる。そこで、図７（ｃ）〜（ｅ）を参照し、この書き込み時点における対応データ線の信号Ｇ１の値（−Ｖ２）および隣接データ線の信号Ｂ１の値（−Ｖ１）をそれぞれ基準として、フレームＦ１での両データ線の信号変化量を求める。次に、Ｇ１列５行目の画素に注目し、この注目画素の書き込み時点（フレームＦ１の水平走査期間Ｓ５）における対応データ線の信号Ｇ１の値（−Ｖ２）および隣接データ線の信号Ｂ１の値（−Ｖ１）をそれぞれ基準として、フレームＦ２（フレーム切り替わり後）での両データ線の信号変化量を求める。図８（ａ）は、このようにして求めたフレームＦ１およびＦ２での両データ線の信号変化量を示している（一部省略あり）。
【００６１】
次に、「チェッカーバック」における白の表示単位と黒の表示単位との境界部に位置するＢ１列の画素の値に対する対応データ線および隣接データ線の信号変化による影響を考える。そのために、まずＢ１列１行目の画素に注目し、この注目画素の書き込み時点（フレームＦ１の水平走査期間Ｓ２）における対応データ線の信号Ｂ１の値（＋Ｖ２）および隣接データ線の信号Ｒ２の値（＋Ｖ１）をそれぞれ基準として、フレームＦ１での両データ線の信号変化量を求める。次に、Ｂ１列５行目の画素に注目し、この注目画素の書き込み時点（フレームＦ１の水平走査期間Ｓ６）における対応データ線の信号Ｂ１の値（＋Ｖ２）および隣接データ線の信号Ｒ２の値（＋Ｖ１）をそれぞれ基準として、フレームＦ２での両データ線の信号変化量を求める。図８（ｂ）は、このようにして求めたフレームＦ１およびＦ２での両データ線の信号変化量を示している（一部省略あり）。
【００６２】
図８（ａ）（ｂ）に示すようにフレームＦ１（フレームの切り替わり前）では、Ｇ１列の画素に注目した場合、注目画素（Ｇ１列１行目）は、その値（−Ｖ２）が増大する方向に影響を受け、Ｂ１列の画素に注目した場合、注目画素（Ｂ１列１行目）は、その値（＋Ｖ２）が減少する方向に影響を受ける。このようにＧ１列とＢ１列とでは、注目画素の値の正負の違い（−Ｖ２と＋Ｖ２）に対応して信号変化量の正負が異なるが（＋（Ｖ１＋Ｖ２）と−（Ｖ１＋Ｖ２））、それらの絶対値は等しいので、表示上の影響は同じと考えられる。また、フレームＦ２（フレームの切り替わり後）においても、図８の（ａ）と（ｂ）を比較すればわかるように、Ｇ１列の注目画素（５行目）とＢ１列の注目画素（５行目）の値の正負の違い（−Ｖ２と＋Ｖ２）に対応して信号変化量の正負が異なるが（＋２Ｖ２と−２Ｖ２、＋２Ｖ１と−２Ｖ１、＋（Ｖ２−Ｖ１）と−（Ｖ２−Ｖ１））、それらの絶対値は等しいので、表示上の影響は同じと考えられる。また、Ｇ１列５行目の画素に注目した場合におけるフレームＦ２の水平走査期間Ｓ２やＳ４や、Ｂ１列５行目の画素に注目した場合におけるフレームＦ２の水平走査期間Ｓ１やＳ３等では、対応データ線と隣接データ線の信号は「相補的」に変化するので、注目画素値への両データ線による影響は相殺される。なお、Ｒ１列の画素の受ける影響は、Ｇ１列の画素の受ける影響と実質的に同等である。したがって、本実施形態によれば、「チェッカーバック」を表示した場合における縦シャドーを発生を抑えることができる。
＜１．６  効果＞
以上説明したように上記実施形態によれば、「チェッカーバック」を表示した場合において、各画素の値に対する対応データ線および隣接データ線の信号変化の影響は、その画素の位置によって変わることがないので、縦シャドーの発生が抑えられる。しかも、列電極駆動回路３００として１Ｈ反転駆動方式による駆動回路を使用しつつ擬似的にドット反転駆動が実現されるので、列電極駆動回路３００を実現するためのＩＣの耐圧が低く抑えられる。また、列電極駆動回路３００は、３列周期の変形千鳥構造に応じて内部で画像信号を遅延させているので（図３、図４（ｉ）〜（ｋ）参照）、列電極駆動回路３００に通常の形式でデジタル画像信号Ｄｒ，Ｄｇ，Ｄｂを入力しつつ、３列周期の変形千鳥構造の液晶パネル５００に、千鳥構造ではない標準的な構造の液晶パネルと同様の良好な画像を表示することができる。
＜２．第２の実施形態＞
上記のように第１の実施形態によれば、「チェッカーバック」を表示した場合における縦シャドーの発生を抑制することができる。しかし、図２４（ｂ）に示すような「横ストライプバック」と呼ばれる水平方向のストライプ模様を表示すると、縦シャドーが現れる。本発明の第２の実施形態に係る液晶表示装置は、このような「横ストライプバック」を表示する場合においても縦シャドーの発生を抑制すべく構成された液晶表示装置である。以下では、この第２の実施形態について説明する前に、まず、基礎検討として、３列周期の変形千鳥構造および標準千鳥構造（従来の千鳥構造）の液晶パネルにおいて「横ストライプバック」を表示した場合における縦シャドーの発生につき検討する。なお、以下に述べる第２の実施形態における構成要素のうち第１の実施形態における構成要素と同一のものについては、同一の参照符号を付して詳しい説明を省略する。
＜２．１  基礎検討＞
＜２．１．１  ３列周期の変形千鳥構造の場合＞
以下においても、検討の便宜のために、有効な水平走査線数を５とし、データ線数を６として（走査信号線数は６）、６×５画素からなる３列周期の変形千鳥構造の液晶パネルを想定する。このような液晶パネルで擬似ドット反転駆動方式により「横ストライプバック」を表示すると、或るフレームＦ１では図９（ａ）に示すような正負極性で「横ストライプバック」が表示され、次のフレームＦ２では図９（ｂ）に示すような正負極性で「横ストライプバック」が表示される。
【００６３】
この場合、データ信号Ｇ１、Ｂ１，Ｒ２は、対向電極Ｅｃの電位を基準とすると、それぞれ図９（ｃ）（ｄ）（ｅ）に示すように変化する。以下、この図９（ｃ）（ｄ）（ｅ）を参照して、各画素値に対する対応データ線および隣接データ線の信号変化による影響を考える。
【００６４】
まず、Ｇ１列の画素の値に対する対応データ線および隣接データ線の信号変化による影響を考える。そのために、Ｇ１列１行目の画素に注目するものとし、この注目画素の書き込み時点（フレームＦ１の水平走査期間Ｓ１）における対応データ線の信号Ｇ１の値（−Ｖ２）および隣接データ線の信号Ｂ１の値（−Ｖ１）をそれぞれ基準として、フレームＦ１での両データ線の信号変化量を求める。次に、Ｇ１列５行目の画素に注目し、この注目画素の書き込み時点（フレームＦ１の水平走査期間Ｓ５）における対応データ線の信号Ｇ１の値（−Ｖ２）および隣接データ線の信号Ｂ１の値（−Ｖ１）をそれぞれ基準として、フレームＦ２（フレーム切り替わり後）での両データ線の信号変化量を求める。図１０（ａ）は、このようにして求めたフレームＦ１およびＦ２での両データ線の信号変化量を示している（一部省略あり）。
【００６５】
次に、Ｂ１列の画素の値に対する対応データ線および隣接データ線の信号変化による影響を考える。そのために、まずＢ１列１行目の画素に注目し、この注目画素の書き込み時点（フレームＦ１の水平走査期間Ｓ２）における対応データ線の信号Ｂ１の値（＋Ｖ２）および隣接データ線の信号Ｒ２の値（＋Ｖ２）をそれぞれ基準として、フレームＦ１での両データ線の信号変化量を求める。次に、Ｂ１列５行目の画素に注目し、この注目画素の書き込み時点（フレームＦ１の水平走査期間Ｓ６）における対応データ線の信号Ｂ１の値（＋Ｖ２）および隣接データ線の信号Ｒ２の値（＋Ｖ２）をそれぞれ基準として、フレームＦ２（フレーム切り替わり後）での両データ線の信号変化量を求める。図１０（ｂ）は、このようにして求めたフレームＦ１およびＦ２での両データ線の信号変化量を示している（一部省略あり）。
【００６６】
図１０の（ａ）と（ｂ）を比較すればわかるように、フレームＦ１（フレームの切り替わり前）では、Ｇ１列の注目画素（１行目）とＢ１列の注目画素（１行目）の値の正負の違い（−Ｖ２と＋Ｖ２）に対応して信号変化量の正負が異なるが（＋（Ｖ１＋Ｖ２）と−（Ｖ１＋Ｖ２））、それらの絶対値は等しい。このため、Ｇ１列の画素とＢ１列の画素とでは、表示上の影響は同じと考えられる。これに対し、フレームＦ２（フレームの切り替わり後）では、Ｇ１列の注目画素（５行目）とＢ１列の注目画素（５行目）とでは、Ｖ２がＶ１よりも十分に大きいことを考慮すれば、対応データ線および隣接データ線の信号変化による影響の仕方が異なることがわかる。したがって、対応データ線および隣接データの信号変化から受ける影響の大きいＢ１列において、縦シャドーが現れることになる。
＜２．１．２  標準千鳥構造の場合＞
次に、有効な水平走査線数を５とし、データ線数を６として（走査信号線数は６）、６×５画素からなる標準千鳥構造（従来の千鳥構造）の液晶パネルを想定する。このような液晶パネルで擬似ドット反転駆動方式により「横ストライプバック」を表示すると、或るフレームＦ１では図１１（ａ）に示すような正負極性で「横ストライプバック」が表示され、次のフレームＦ２では図１１（ｂ）に示すような正負極性で「横ストライプバック」が表示される。
【００６７】
この場合、データ信号Ｇ１、Ｂ１，Ｒ２は、対向電極Ｅｃの電位を基準とすると、それぞれ図１１（ｃ）（ｄ）（ｅ）に示すように変化する。以下、この図１１（ｃ）（ｄ）（ｅ）を参照して、各画素値に対する対応データ線および隣接データ線の信号変化による影響を考える。
【００６８】
まず、Ｇ１列の画素の値に対する対応データ線および隣接データ線の信号変化による影響を考える。そのために、Ｇ１列１行目の画素に注目するものとし、この注目画素の書き込み時点（フレームＦ１の水平走査期間Ｓ１）における対応データ線の信号Ｇ１の値（−Ｖ２）および隣接データ線の信号Ｂ１の値（−Ｖ１）をそれぞれ基準として、フレームＦ１での両データ線の信号変化量を求める。次に、Ｇ１列５行目の画素に注目し、この注目画素の書き込み時点（フレームＦ１の水平走査期間Ｓ５）における対応データ線の信号Ｇ１の値（−Ｖ２）および隣接データ線の信号Ｂ１の値（−Ｖ１）をそれぞれ基準として、フレームＦ２（フレーム切り替わり後）での両データ線の信号変化量を求める。図１２（ａ）は、このようにして求めたフレームＦ１およびＦ２での両データ線の信号変化量を示している（一部省略あり）。
【００６９】
次に、Ｂ１列の画素の値に対する対応データ線および隣接データ線の信号変化による影響を考える。そのために、まずＢ１列１行目の画素に注目し、この注目画素の書き込み時点（フレームＦ１の水平走査期間Ｓ２）における対応データ線の信号Ｂ１の値（＋Ｖ２）および隣接データ線の信号Ｒ２の値（＋Ｖ１）をそれぞれ基準として、フレームＦ１での両データ線の信号変化量を求める。次に、Ｂ１列５行目の画素に注目し、この注目画素の書き込み時点（フレームＦ１の水平走査期間Ｓ６）における対応データ線の信号Ｂ１の値（＋Ｖ２）および隣接データ線の信号Ｒ２の値（＋Ｖ１）をそれぞれ基準として、フレームＦ２（フレーム切り替わり後）での両データ線の信号変化量を求める。図１２（ｂ）は、このようにして求めたフレームＦ１およびＦ２での両データ線の信号変化量を示している（一部省略あり）。
【００７０】
図１２の（ａ）と（ｂ）を比較すればわかるように、フレームＦ１（フレームの切り替わり前）では、Ｇ１列の注目画素（１行目）とＢ１列の注目画素（１行目）の値の正負の違い（−Ｖ２と＋Ｖ２）に対応して信号変化量の正負が異なるが（＋（Ｖ１＋Ｖ２）と−（Ｖ１＋Ｖ２））、それらの絶対値は等しい。このため、Ｇ１列の画素とＢ１列の画素とでは、表示上の影響は同じと考えられる。また、フレームＦ２（フレームの切り替わり後）においても、Ｇ１列の注目画素（５行目）とＢ１列の注目画素（５行目）の値の正負の違い（−Ｖ２と＋Ｖ２）に対応して信号変化量の正負が異なるが（＋２Ｖ２と−２Ｖ２、＋２Ｖ１と−２Ｖ１）、それらの絶対値は等しいので、表示上の影響は同じと考えられる。さらに、Ｇ１列５行目の画素に注目した場合におけるフレームＦ２の水平走査期間Ｓ２やＳ４や、Ｂ１列５行目の画素に注目した場合におけるフレームＦ２の水平走査期間Ｓ１やＳ３等では、対応データ線と隣接データ線の信号は「相補的」に変化するので、注目画素値への両データ線による影響は相殺される。なお、Ｒ１列の画素の受ける影響は、Ｇ１列の画素の受ける影響と実質的に同等である。したがって、標準千鳥構造の場合には、「横ストライプバック」を表示しても縦シャドーが発生しない。
＜２．２  液晶パネルの構成＞
既述のように、「チェッカーバック」を表示する場合には、液晶パネルが３列周期の変形千鳥構造であれば縦シャドーの発生が抑えられるが、標準千鳥構造であれば縦シャドーが発生する。一方、上記基礎検討より、「横ストライプバック」を表示する場合には、液晶パネルが３列周期の変形千鳥構造であれば縦シャドーが発生するが、標準千鳥構造であれば縦シャドーの発生が抑えられる。液晶パネルの構造とキラーパターンとしての「チェッカーバック」および「横ストライプバック」の表示とのこのような関係を整理すると、図１３（ａ）〜（ｄ）に示すようになる。ここで、図１３（ａ）、（ｂ）、（ｃ）、（ｄ）は、それぞれ、３列周期の変形千鳥構造の液晶パネルで「チェッカーバック」を表示した場合、３列周期の変形千鳥構造の液晶パネルで「横ストライプバック」を表示した場合、標準千鳥構造の液晶パネルで「チェッカーバック」を表示した場合、標準千鳥構造の液晶パネルで「横ストライプバック」を表示した場合における縦シャドーの発生の有無を示しており、これらの図において、“○”は、その直下に描かれている画素列において縦シャドーが発生しないことを示し、“×”は、その直下に描かれている画素列において縦シャドーが発生することを示している。図１３（ａ）（ｂ）に示すように、液晶パネルにおいて３列周期の変形千鳥構造を採用した場合には、「チェッカーバック」の表示における縦シャドーの発生は抑制されるが、「横ストライプバック」の表示において１２画素列に対して４画素列の割合（３画素列に対して１画素列の割合）で縦シャドーが発生する。一方、図１３（ｃ）（ｄ）に示すように、標準千鳥構造を採用した場合には、「横ストライプバック」の表示における縦シャドーの発生は抑制されるが、「チェッカーバック」の表示において１２画素列に対して４画素列の割合（３画素列に対して１画素列の割合）で縦シャドーが発生する。
【００７１】
そこで本実施形態では、「チェッカーバック」の表示および「横ストライプバック」の表示の双方において縦シャドーの発生を抑制すべく、３列周期の変形千鳥構造の特長と標準千鳥構造の特長とを併せ持った千鳥構造、すなわち図１４に示すような構造を採用している。このような構造の液晶パネルでは、第１の実施形態と同様（図２）、画素電極列とデータ線Ｌｓとは水平方向に交互に配置され、画素電極行と走査信号線Ｌｇとは垂直方向に交互に配置され、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の画素形成部Ｐｘによって形成される水平方向に隣接する３画素が表示単位となっている。そして、同一の走査信号線Ｌｇによってオン・オフされるＴＦＴ１０に接続される画素電極は、隣接する２つの画素行に分散的に配置される。したがって、この液晶パネルの構造も千鳥構造の一種と言える。
【００７２】
しかし、この液晶パネルは、同一走査信号線Ｌｇによってオン・オフされるＴＦＴ１０に接続される画素電極Ｅｐが、上下に隣接する２つの画素行に分散的に、かつ、１２個の画素電極についての「下、上、下、上、下、上、上、下、上、下、上、下」という系列を単位として上下位置につき水平方向に周期性を有するように配置される（以下、このような構造を「１２列周期の変形千鳥構造」という）。この点で、この液晶パネルの構造は、第１の実施形態における液晶パネルの構造（図２（ａ））すなわち３列周期の変形千鳥構造とは相違する。なお、図１４に示した例では、同一走査信号線によってオン・オフされるＴＦＴ１０に接続される各画素電極Ｅｐが配置される上下位置（隣接２画素行のうち上行と下行のいずれに配置されるか）は、「下、上、下、上、下、上、上、下、上、下、上、下」を１周期とする周期性を有しているが、「上」と「下」とを入れ替えて「上、下、上、下、上、下、下、上、下、上、下、上」を１周期とする周期性を有するように構成されていてもよい。
【００７３】
上記１２列周期の変形千鳥構造の液晶パネルを１Ｈ反転駆動用の列電極駆動回路により駆動すると、或るフレームでは図１４（ａ）に示すような極性パターンとなって、次のフレームでは図１４（ｂ）に示すような極性パターンとなり、ドット反転駆動が擬似的に実現される。ここで、図１４（ａ）（ｂ）において、各画素形成部Ｐｘに付されている“＋”は、当該画素形成部Ｐｘを構成する画素液晶（もしくは画素電極）に正の電圧が印加されることを意味し、“−”は、当該画素形成部Ｐｘを構成する画素液晶（もしくは画素電極）に負の電圧が印加されることを意味する。
【００７４】
上記１２列周期の変形千鳥構造の液晶パネルにおいて「チェッカーバック」を表示した場合の縦シャドーの発生は、前述の図１３（ａ）（ｃ）より、図１５（ａ）に示すようになる。また、上記１２列周期の変形千鳥構造の液晶パネルにおいて「横ストライプバック」を表示した場合の縦シャドーの発生は、前述の図１３（ｂ）（ｄ）より、図１５（ｂ）に示すようになる。ここで、“○”は、その直下に描かれている画素列において縦シャドーが発生しないことを示し、“×”は、その直下に描かれている画素列において縦シャドーが発生することを示している。これら図１５（ａ）（ｂ）より、上記１２列周期の変形千鳥構造によれば、「チェッカーバック」と「横ストライプバック」とのいずれの表示においても、縦シャドーの発生は１２画素列に対して２画素列の割合（６画素列に対して１画素列の割合）となり、標準千鳥構造の液晶パネルにおいて「チェッカーバック」を表示した場合（図１３（ｃ））や、３列周期の変形千鳥構造の液晶パネルにおいて「横ストライプバック」を表示した場合（図１３（ｂ））に比べて、縦シャドーの発生が大幅に抑制される。
＜２．３  列電極駆動回路＞
図１６は、本実施形態における列電極駆動回路、すなわち上記１２列周期の変形千鳥構造の液晶パネルを駆動するための列電極駆動回路の構成を示すブロック図である。この列電極駆動回路は、上記１２列周期の変形千鳥構造に応じたタイミング、すなわち同時選択画素電極の隣接２画素行への図１４に示すような分散配置に応じたタイミングで、各画素値に対応するデータ信号Ｒｊ，Ｇｊ，Ｂｊ（ｊ＝１，２，３，…）が出力されるように、下記のように構成されている。なお以下において、この列電極駆動回路のうち第１の実施形態における列電極駆動回路３００と同一の部分には同一の参照符号を付して詳しい説明を省略する。
【００７５】
本実施形態における列電極駆動回路では、保持手段としてのラッチ回路４１から出力される第２内部画像信号Ｄｒｊ，Ｄｇｊ，Ｄｂｊ（ｊ＝１，２，３，…）を選択的に１水平走査期間だけ遅延させる遅延手段としてのラッチ回路の挿入位置が異なる。この本実施形態における遅延手段としてのラッチ回路には、これを第１の実施形態における遅延手段としてのラッチ回路４２と区別するために、参照符号“４３”が付されている。本実施形態では、保持手段としてのラッチ回路４１から出力される第２内部画像信号Ｄｒｊ，Ｄｇｊ，Ｄｂｊのうち、Ｇ１列、Ｒ２列、Ｂ２列、Ｒ３列、Ｂ３列、Ｇ４列、Ｇ５列、……に対応する第２内部画像信号Ｄｇ１、Ｄｒ２、Ｄｂ２、Ｄｒ３、Ｄｂ３、Ｄｇ４、Ｄｇ５、……は、遅延手段としてのラッチ回路４３を介して出力回路４５に入力され、他の第２内部画像信号は直接に出力回路４５に入力される。ラッチ回路４３は、図４（ｂ）に示す第２ゲート信号ＨＳＹ２に基づき、Ｇ１列、Ｒ２列、Ｂ２列、Ｒ３列、Ｂ３列、Ｇ４列、Ｇ５列、……に対応する第２内部画像信号Ｄｇ１、Ｄｒ２、Ｄｂ２、Ｄｒ３、Ｄｂ３、Ｄｇ４、Ｄｇ５、……を１水平走査期間だけ遅延させて出力する。これにより、図１４に示す液晶パネルにおいて各画素形成部Ｐｘ（画素電極）を挟む上下の走査信号線Ｌｇのうち下側の走査信号線にゲート端子が接続されているＴＦＴ１０を含む画素形成部の画素値に相当する第２内部画像信号Ｄｇ１、Ｄｒ２、Ｄｂ２、Ｄｒ３、Ｄｂ３、Ｄｇ４、Ｄｇ５、……のみが、１水平走査期間だけ遅延した後に第３内部画像信号ｄｇ１、ｄｒ２、ｄｂ２、ｄｒ３、ｄｂ３、ｄｇ４、ｄｇ５、……として出力回路４５に入力される。
【００７６】
このように構成された列電極駆動回路によれば、１２列周期の変形千鳥構造に応じて列電極駆動回路内部で画像信号を遅延させることができる。
＜２．４  効果＞
以上説明したように上記実施形態によれば、「チェッカーバック」を表示した場合および「横ストライプバック」を表示した場合において、縦シャドーの発生は、完全には解消されないが、３列周期の変形千鳥構造の液晶パネルにおいて「横ストライプバック」を表示した場合（図１３（ｂ））や、標準千鳥構造の液晶パネルにおいて「チェッカーバック」を表示した場合（図１３（ｃ））に比べ、大幅に抑制される（図１５（ａ）（ｂ））。また、列電極駆動回路としては１Ｈ反転駆動方式による駆動回路を使用しつつ擬似的にドット反転駆動が実現されるので、列電極駆動回路を実現するためのＩＣの耐圧が低く抑えられる。さらに、列電極駆動回路は、１２列周期の変形千鳥構造に応じてラッチ回路４３により内部で画像信号を遅延させているので（図１６参照）、列電極駆動回路に通常の形式でデジタル画像信号Ｄｒ，Ｄｇ，Ｄｂを入力しつつ、１２列周期の変形千鳥構造の液晶パネルに、千鳥構造ではない標準的な構造の液晶パネルと同様の良好な画像を表示することができる。
＜３．変形例＞
既述のように、液晶パネルにおいて千鳥構造を採用した場合には、同時選択画素電極が隣接２画素行に分散的に配置されるので、列電極駆動回路は、その千鳥構造に応じたタイミングでデータ信号を出力しなければならない。このために、上記第１の実施形態における列電極駆動回路は、３列周期の変形千鳥構造に応じて内部画像信号を選択的に遅延させるための手段としてラッチ回路４２を備え（図３）、上記第２の実施形態における列電極駆動回路は、１２列周期の変形千鳥構造に応じて内部画像信号を選択的に遅延させるための手段としてラッチ回路４３を備えている（図１６）。しかし、このように列電極駆動回路内で画像信号のタイミングを調整する代わりに、表示すべき画像の画素データを変形千鳥構造に応じた順序でデジタル画像信号Ｄｒ，Ｄｇ，Ｄｂとして列電極駆動回路に供給するようにしてもよい。例えば、図２（ａ）に示すように３列周期の変形千鳥構造の液晶パネルを使用する場合には、表示すべき画像の画素データが図１７（ｂ）〜（ｄ）に示すような順序で表示制御回路から列電極駆動回路へデジタル画像信号Ｄｒ，Ｄｇ，Ｄｂとして供給されるようにすればよい。このためには、図１７（ｂ）〜（ｄ）に示すような順序で表示制御回路から各画素データがデジタル画像信号Ｄｒ，Ｄｇ，Ｄｂとして出力されるように、液晶表示装置外部から表示制御回路内の表示メモリへの画像データの書き込み、および／または、外部から表示メモリに書き込まれた画像データの読み出しを制御すればよい。なお、図１７において“ｒｉｊ”，“ｇｉｊ”，“ｂｉｊ”は、ｉ番目のラインにおけるｊ番目の赤色成分画素、緑色成分画素および青色成分画素を表す画素データをそれぞれ示すものとする。
【００７７】
このような構成の表示制御回路を使用すれば、列電極駆動回路内で液晶パネルにおける千鳥構造に応じて画像信号のタイミングを調整する必要はない。したがって、例えば図１８に示すような従来の１Ｈ反転駆動用の列電極駆動回路が使用されることになる。図１８において、第１の実施形態における列電極駆動回路３００（図３）と同一部分には同一の参照符号が付されている。この図１８に示す列電極駆動回路では、水平同期信号ＨＳＹ（図１７（ａ））に基づきラッチ回路４１によって１水平走査期間だけ保持される第２内部画像信号Ｄｒｊ，Ｄｇｊ，Ｄｂｊ（ｊ＝１，２，３，…）は、図１７（ｅ）〜（ｊ）に示すように、３列周期の変形千鳥構造に対応したタイミングとなっているので、遅延手段を介すことなく直接に出力回路４５に入力される。
【００７８】
このように、上記のような表示制御回路を使用すれば、列電極駆動回路内で液晶パネルにおける千鳥構造に応じて画像信号のタイミングを調整する必要はないので、従来の１Ｈ反転駆動用の列電極駆動回路により、千鳥構造ではない標準的な構造の液晶パネルと同様の良好な画像を表示することができる。
【００７９】
【発明の効果】
第１の発明によれば、１Ｈ反転駆動用の列電極駆動回路により擬似的にドット反転駆動が実現されるので、列電極駆動回路を実現するためのＩＣの耐圧を低く抑えることができると共に、「チェッカーバック」（市松模様）の表示において縦シャドーの発生を抑えることができる。
【００８０】
第２の発明によれば、１Ｈ反転駆動用の列電極駆動回路により擬似的にドット反転駆動が実現されるので、列電極駆動回路を実現するためのＩＣの耐圧を低く抑えることができると共に、「チェッカーバック」（市松模様）の表示および「横ストライプバック」（水平方向のストライプ模様）の表示の双方において縦シャドーの発生を抑えることができる。
【００８１】
第３の発明によれば、データ信号は同時選択画素電極の隣接２行への分散的配置に応じたタイミングでデータ信号線に印加されるので、千鳥構造ではない標準的な構造の液晶パネルと同様の良好な画像を表示することができる。
【００８２】
第４の発明によれば、データ信号は液晶パネルにおける同時選択画素電極の隣接２行への分散的配置に応じたタイミングでデータ信号線に印加されるので、千鳥構造の液晶パネルにおいて、千鳥構造ではない標準的な構造の液晶パネルと同様の良好な画像を表示することができる。
【００８３】
第５の発明によれば、第４の発明と同様の効果を奏する。
【００８４】
第６の発明によれば、列電極駆動回路を実現するためのＩＣの耐圧を低く抑えつつ擬似的にドット反転駆動を実現できると共に、「チェッカーバック」の表示において縦シャドーの発生を抑えることができる。また、データ信号は３列周期の変形千鳥構造に応じたタイミングでデータ信号線に印加されるので、千鳥構造ではない標準的な構造の液晶パネルと同様の良好な画像を表示することができる。
【００８５】
第７の発明によれば、列電極駆動回路を実現するためのＩＣの耐圧を低く抑えつつ擬似的にドット反転駆動を実現できると共に、「チェッカーバック」の表示および「横ストライプバック」の表示の双方において縦シャドーの発生を抑えることができる。また、データ信号は１２列周期の変形千鳥構造に応じたタイミングでデータ信号線に印加されるので、千鳥構造ではない標準的な構造の液晶パネルと同様の良好な画像を表示することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る液晶表示装置の構成を示すブロック図である。
【図２】第１の実施形態における液晶表示パネルの構成を示す模式図（ａ）および等価回路図（ｂ）である。
【図３】第１の実施形態における列電極駆動回路の構成を示すブロック図である。
【図４】第１の実施形態における列電極駆動回路の動作を示すタイミングチャートである。
【図５】第１の実施形態において「チェッカーバック」を表示した場合における液晶パネルにおける極性パターンを示す模式図である。
【図６】第１の実施形態において「チェッカーバック」を表示した場合の動作を示すタイミングチャート（ａ）〜（ｅ）および信号波形図（ｆ）〜（ｈ）である。
【図７】第１の実施形態において「チェッカーバック」を表示した場合における縦シャドーの発生の有無を検討するための液晶パネル構成図（ａ）（ｂ）および信号波形図（ｃ）〜（ｅ）である。
【図８】第１の実施形態において「チェッカーバック」を表示した場合における注目画素の対応データ線および隣接データ線の信号変化量を示す図である。
【図９】３列周期の変形千鳥構造に基づく擬似ドット反転駆動方式により「横ストライプバック」を表示した場合における縦シャドーの発生を検討するための液晶パネル構成図（ａ）（ｂ）および信号波形図（ｃ）〜（ｅ）である。
【図１０】３列周期の変形千鳥構造に基づく擬似ドット反転駆動方式により「横ストライプバック」を表示した場合における注目画素の対応データ線および隣接データ線の信号変化量を示す図である。
【図１１】標準千鳥構造に基づく擬似ドット反転駆動方式により「横ストライプバック」を表示した場合における縦シャドーの発生を検討するための液晶パネル構成図（ａ）（ｂ）および信号波形図（ｃ）〜（ｅ）である。
【図１２】標準千鳥構造に基づく擬似ドット反転駆動方式により「横ストライプバック」を表示した場合における注目画素の対応データ線および隣接データ線の信号変化量を示す図である。
【図１３】液晶パネルの構成とキラーパターンとしての「チェッカーバック」および「横ストライプバック」の表示との関係を示す図である。
【図１４】本発明の第２の実施形態に係る液晶表示装置における液晶パネルの構成を示す模式図である。
【図１５】第２の実施形態において「チェッカーバック」を表示した場合と「横ストライプバック」を表示した場合における縦シャドーの発生の有無を示す図である。
【図１６】第２の実施形態における列電極駆動回路の構成を示すブロック図である。
【図１７】第１の実施形態の変形例における表示制御回路の動作を示すタイミングチャートである。
【図１８】上記変形例における列電極駆動回路の構成を示すブロック図である。
【図１９】従来の千鳥構造による擬似ドット反転駆動用の液晶パネルの構成を示す模式図（ａ）および等価回路図（ｂ）（ｃ）である。
【図２０】従来の千鳥構造に基づく擬似ドット反転駆動方式により「チェッカーバック」を表示した場合における縦シャドーの発生を説明するための液晶パネル構成図（ａ）（ｂ）および信号波形図（ｃ）（ｄ）（ｅ）である。
【図２１】従来の千鳥構造に基づく擬似ドット反転駆動方式により「チェッカーバック」を表示した場合における注目画素の対応データ線および隣接データ線の信号変化量を示す図である。
【図２２】従来の真正ドット反転駆動方式により「チェッカーバック」を表示した場合における縦シャドーの発生を説明するための液晶パネル構成図（ａ）（ｂ）および信号波形図（ｃ）（ｄ）（ｅ）である。
【図２３】従来の真正ドット反転駆動方式により「チェッカーバック」を表示した場合における注目画素の対応データ線および隣接データ線の信号変化量を示す図である。
【図２４】縦シャドーの発生する表示パターン（キラーパターン）である「チェッカーバック」および「横ストライプバック」を示す図である。
【符号の説明】
１０      …ＴＦＴ（薄膜トランジスタ）
４０      …ラインメモリ（シフトレジスタ）
４１      …ラッチ回路（保持手段）
４２，４３…ラッチ回路（遅延手段）
４５      …出力回路
２００    …表示制御回路
３００    …列電極駆動回路
４００    …行電極駆動回路
５００    …液晶パネル
５１      …表示メモリ
５４      …メモリ制御回路
ＣＫ      …クロック信号
ＨＳＹ    …水平同期信号
ＶＳＹ    …垂直同期信号
Ｄｒ，Ｄｇ，Ｄｂ…デジタル画像信号
Ｒ１〜Ｒ５…赤色成分のデータ信号
Ｇ１〜Ｇ５…緑色成分のデータ信号
Ｂ１〜Ｂ５…青色成分のデータ信号
ＳＳ１〜ＳＳ６…走査信号
Ｌｓ      …データ信号線（列電極）
Ｌｇ      …走査信号線（行電極）
Ｐｘ      …画素形成部（画素）
Ｃｐ      …画素容量
Ｅｐ      …画素電極
Ｅｃ      …対向電極
Ｓ１〜Ｓ６    …走査期間
Ｆ１，Ｆ２    …フレーム（垂直走査期間）
＋Ｖ１，−Ｖ１…「白」表示のための液晶への印加電圧
＋Ｖ２，−Ｖ２…「黒」表示のための液晶への印加電圧
【図１】
0003821701.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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