(57)【特許請求の範囲】
【請求項１】
少なくともセルアクセストランジスタの少なくとも１本の隣接するアレーワード線（１１）に少なくとも部分的にオーバレイし、セルアクセストランジスタの隣接したトレンチ内に延長するリンでドープされた多結晶シリコンから成る記憶ノードプレート（１２１）を有し、前記セルアクセストランジスタは記憶ノード接合（１９）およびアクセスノード接合（１８）の両方を有する改良されたスタックド−トレンチ型ダイナミックランダムアクセスメモリセルであって、
このメモリセルは、テーパの付いたトレンチ（４１）と、テーパの付いたトレンチ（４１）の側壁をカバーする誘電材ライナー（９１）とを備え、前記テーパの付いたトレンチの側壁および底はＮ型不純物のヒ素またはアンチモンでドープされ、前記側壁および底のドープされた領域は前記記憶ノード接合と電気的に接続し、前記誘電材ライナーが記憶ノードプレートからセルアクセストランジスタのチャネル領域へのリンの拡散に対するバリヤーとして作用し、セルアクセストランジスタの記憶ノードプレートおよび記憶ノード接合間の電気的接触が誘電材ライナーで被覆されていない前記テーパの付いたトレンチの底で行われ、前記テーパの付いたトレンチが隣接したフィールド酸化膜領域（１２）および前記セルアクセストランジスタのゲートの縁のゲート側壁用スペーサ（３２）の両方に自己整列されることを特徴とする前記メモリセル。
【請求項２】
前記誘電材ライナー（９１）が二酸化ケイ素である請求項１記載の改良されたスタックド−トレンチ型ダイナミックランダムアクセスメモリセル。
【請求項３】
前記誘電材ライナー（９１）が窒化ケイ素である請求項１記載の改良されたスタックド−トレンチ型ダイナミックランダムアクセスメモリセル。
【請求項４】
スタックド−トレンチ型セルが、
記憶ノード接合（１９）およびアクセスノード接合（１８）の両方を有するセルアクセストランジスタと、
前記セルアクセストランジスタに隣接するテーパの付いたトレンチ（４１）であって、前記テーパの付いたトレンチの側壁および底がＮ型不純物のヒ素またはアンチモンでドープされ、ドープされた領域が前記記憶ノード接合と電気的に接続され、前記テーパの付いたトレンチが隣接したフィールド酸化膜領域（１２）および前記セルアクセストランジスタのゲートの縁のゲート側壁用スペーサ（３２）の両方に自己整列されることと、
少なくともセルアクセストランジスタの少なくとも１本の隣接するアレーワード線（１１）に少なくとも部分的にオーバレイし、テーパの付いたトレンチ（４１）内に延長するリンでドープされた多結晶シリコンからなる記憶
ノードプレート（１２１）と、
テーパの付いたトレンチの側壁をカバーする誘電材ライナー（９１）であって、この誘電材ライナーは、記憶ノードプレートからセルアクセストランジスタのチャネル領域へのリンの拡散に対するバリヤーとして作用し、セルアクセストランジスタの記憶ノードプレートおよび記憶ノード接合間の電気的接触が誘電材ライナーで被覆されていないテーパの付いたトレンチの底で行われることとを備えたダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレー内の改良されたスタックド−トレンチ型セル。
【請求項５】
前記誘電材ライナー（９１）が二酸化ケイ素である請求項４記載のダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレー内の改良されたスタックド−トレンチ型セル。
【請求項６】
前記誘電材ライナー（９１）が窒化ケイ素である請求項４記載のダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレー内の改良されたスタックド−トレンチ型セル。
【発明の詳細な説明】
【０００１】
本発明は半導体技術に関し、スタックド−トレンチ型ダイナミックランダムアクセスメモリセルおよびダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレー内のスタックド−トレンチ型セルに関するもので、さらに詳しくはダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルにおいて使用されるキャパシタの設計および製造に関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリのメモリセルは２つの主要な構成要素、電界効果型トランジスタおよびキャパシタから構成される。慣用の平面キャパシタを利用するＤＲＡＭセルにおいては、チップ表面積は電界効果型トランジスタ（ＦＥＴ）よりも平面キャパシタの方が大きい。ワード線は一般に第１のドープされた多結晶シリコン（以後、「ポリシリコン」または「ポリ」と称する）層でエッチングされる。シリコン基板のドープされた領域は下側の（記憶ノード）キャパシタプレートとして機能するが、他方、第２のドープされたポリシリコン層は一般に上側のキャパシタプレート（セルプレート）として機能する。平面キャパシタは一般に１メガビットレベルまでのＤＲＡＭチップにおいて使用するのに十分であることが証明されているが、より進歩したＤＲＡＭ世代では使用できないと考えられている。メモリチップの構成密度が増加するにつれて、セルキャパシタサイズの縮小が幾つかの問題をもたらした。第１に、通常のバックグラウンド放射のα線粒子成分は下側のキャパシタプレートとして機能するシリコン基板に正孔電子対を生成しうる。この現象は影響を受けたセルキャパシタ内に貯えられた電荷を急速に散逸させ、「ソフト」エラーを生じさせるであろう。第２に、センスアンプ差動信号が減少する。このことはノイズ感度を低下させ、適当な信号選択性を有するカラムのセンスアンプを設計することをより困難にしている。第３に、セルキャパシタサイズが減少するにつれて、セルのリフレッシュ時間が一般に短縮され、その結果、オーバヘッドをリフレッシュするためにはより頻繁な中断が要求される。したがって、ＤＲＡＭ設計者の困難な目的は生産率を減少する、または製造プロセスにおけるマスキングおよび蒸着の回数を著しく増加するようなプロセスに頼ることなく、セルサイズが縮小したときにセルキャパシタンスを増加または少なくとも維持させることである。
【０００３】
高密度のＤＲＡＭメモリ用としての平面キャパシタの使用に伴う問題の結果として、４メガビットＤＲＡＭのすべての製造業者は非平面キャパシタに基づいたセル設計を利用している。現在、２つの基本的な非平面キャパシタ設計すなわちトレンチキャパシタおよびスタックキャパシタが使用されている。両方のタイプの非平面キャパシタは典型的に平面キャパシタよりもその製造におけるマスキング，蒸着およびエッチング工程の回数を相当多く必要とする。
【０００４】
平面キャパシタでは電荷が水平に貯えられるのに対して、トレンチキャパシタにおいては主として垂直に貯えられる。トレンチキャパシタは基板上にエッチングされるトレンチに作られるため、平面キャパシタに似た初期のトレンチキャパシタは特にソフトエラーを生じやすかった。さらに、トレンチ設計に固有の幾つかの他の問題がある。問題の１つは隣接したトレンチ間の寄生トランジスタ効果により生じるトレンチ−トレンチ電荷漏れである。別の問題はトレンチエッチグそれ自体、または密接に接触し異なる膨張率を有する異なった物質の熱サイクルにより生じた基板結晶構造の欠陥に関連したキャパシタ漏れである。さらに別の問題は製造プロセス中においてトレンチの完全なクリーニングは困難であるということであり、トレンチを完全に洗浄できないと一般に不良品のセルが得られる。
【０００５】
一方、スタックキャパシタ設計はトレンチ設計よりも幾分信頼性があり、製造しやすいことが証明されている。典型的なスタックキャパシタの下側および上側のプレートは共に個々の導電層から形成されているため、スタックキャパシタは一般に平面またはトレンチキャパシタよりもかなりソフトエラーを発生しにくい。ワード線およびある設計においてはさらにディジット線を容量性層の下に配置すること、並びに下側の層を埋設接触で基板と接触させることによって、キャパシタの垂直部分が全電荷を貯える容量に有意に寄与するスタックキャパシタ設計を製造した製造業者もいた。スタックキャパシタは一般にセルの全領域（セルのアクセスＦＥＴを含む）だけでなく隣接したフィールド酸化膜領域もまたカバーするため、キャパシタンスは平面型セルから得られるもの以上に相当高められる。
【０００６】
スタック型セルキャパシタは４メガビット世代では最も製造可能な設計であることが証明されているが、トレンチ型のものはアレーのトポグラフィーに影響を与えることなくキャパシタンスを増大させるためにより深くすることができるという事実があるため、一般に将来の世代に適したものであると考えられている。しかしながら、新しい技術の継続的な開発は将来のＤＲＡＭ世代の設計を確実に予想することを不可能なものにしている。例えば、初期のトレンチ設計の特徴であった、キャパシタ漏れに関連した結晶上の欠陥および高いソフトエラー率の問題はトレンチを誘電体でライニングし、記憶ノードプレートに蒸着導電層を使用することによって解決された。その上、スタックキャパシタ技術の進歩は６４メガビット世代に関わる設計が行なわれることを期待させるものである。例えば、記憶ノードプレートの表面積を大幅に増加する複雑な三次元構造体が製造された。しかしながら、一般にこのような構造体は複雑な加工および多重フォトマスクを必要とする。
【０００７】
スタックキャパシタの電極またはプレートは典型的には、導電的にドープされた多結晶シリコン（以後「ポリシリコン」とも称する）の個々の層でパターニングされる。ＤＲＡＭキャパシタの底プレートに導電的にドープされたポリシリコン層を使用することに関連した１つの問題は、記憶ノードプレートと基板との接触がセルアクセストランジスタと相当離れた所で行なわれないと、ポリシリコン記憶ノードプレートのドーパント不純物がセルアクセストランジスタのチャネルに拡散する傾向になり、その結果しきい電圧が低下し、そしてゲートがアクティブでない時トランジスタを流れる電流が多くなる。
【０００８】
【発明が解決しようとする課題】
キャパシタプレート面積をさらに増加させるためにスタック型およびトレンチ型設計の両方の面を組み込む新しいキャパシタ設計がＤＲＡＭ産業において最近かなり注目を浴びている。スタックキャパシタと同様に、新しいキャパシタは両方のキャパシタプレートに蒸着導電層を利用する。しかしながら、スタックド−トレンチ型（ｓｔａｃｋｅｄ−ｔｒｅｎｃｈ）キャパシタにおいては、記憶ノードプレートはワード線をカバーする他に、基板のトレンチにライニングを施す。スタックド−トレンチ型キャパシタを製造するための最も空間的に効率のいい方法はトレンチをエッチングして隣接したフィールド酸化膜領域およびアクセストランジスタゲートスペーサの垂直な縁の両方に自己整列されることである。キャパシタがリンでドープされた多結晶シリコン記憶ノードキャパシタプレートを有する場合、このような構造体は特に記憶ノードプレートから隣接したアクセストランジスタのチャネル領域へのリンの外方拡散を受けやすく、その結果アクセストランジスタのしきい値電圧が低下し、リーク電流が多くなる。
【０００９】
この問題のために提案された解決法の１つは記憶ノードプレートに専用のドーパントとしてヒ素を使用することである。しかしながら、ポリ層にヒ素をドープすることはリンの場合よりもかなり困難である。別の提案された解決法はトレンチをリン拡散に対して効果的なバリヤーである物質例えば窒化チタンでライニングすることである。しかしながら、ウエハの高温加工は窒化チタン蒸着で終了しなければならないであろう。このことは明確な欠点である。
【００１０】
リンを用いての記憶ノードプレートのドーピングを可能にし、さらに記憶ノードプレートからチャネル領域へのリン拡散の問題を解決する、新規なスタックド−トレンチ型セル設計が必要とされる。
本発明の目的は下側のキャパシタプレートからアクセストランジスタチャネル領域へのリンドーパント原子の拡散を防止するため、スタックド−トレンチ型ＤＲＡＭセルのトレンチの側壁において薄い誘電スペーサを使用する、改良されたスタックド−トレンチ型ダイナミックランダムアクセスメモリセルおよびダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレー内のスタックド−トレンチ型セルを提供することにある。
【００１１】
【課題を解決するための手段および作用】
本発明によれば、スタックド−トレンチ型ＤＲＡＭセルの記憶ノードキャパシタプレートからそのセルのアクセストランジスタチャネル領域へのリン拡散の問題が解決される。
【００１２】
外方拡散の問題はテーパの付いたトレンチの側壁にヒ素またはアンチモンをドーピングしこのようにドープされた側壁上に誘電体ライニングを施し、そしてテーパ付きトレンチの底からヒ素またはアンチモンでドープされた側壁を通してアクセストランジスタと電気的接触を行なうことにより解決される。記憶ノードキャパシタプレートのリンはこのようにしてアクセストランジスタチャネルから遠ざけられて、その拡散はアクセストランジスタの性能特性に影響を与えなくなる。
【００１３】
【発明の実施の形態】
図１に言及すると、セルキャパシタの製造段階の初期における、スタックド−トレンチ型設計のセルキャパシタを製造することにより仕上がるダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレーの一部分が図示されている。４本のワード線１１Ａ，１１Ｂ，１１Ｃおよび１１Ｄがこの断面図に図示されている。図示されたアレー部分において、ワード線１１Ａおよび１１Ｄがフィールド酸化膜領域１２Ａおよび１２Ｂをそれぞれ横断する。他方、ワード線１１Ａおよび１１Ｂが活性領域を横断する。各ワード線は二酸化ケイ素で被覆されたシリサイド化第１ポリシリコン層１３でパターニングされており、その結果各ワード線はシート抵抗を減少するべく耐熱金属シリサイド層１４、および二酸化ケイ素絶縁層１５で被覆される。この段階までのウエハ加工の間、ホウ素を垂直に注入することによりパンチスルー防止（ａｎｔｉ−ｐｕｎｃｈｔｈｒｏｕｇｈ）領域１６が形成され、そのホウ素が注入された領域はワード線の垂直な縁に整列され、第１の二酸化ケイ素スペーサ層１７がアレー表面上に整合的に（ｃｏｎｆｏｒｍａｌｌｙ）蒸着され、わずかにドープされたアクセスノード接合領域１８および記憶ノード接合領域１９Ａおよび１９Ｂがリンを垂直に注入することにより形成され、そのリンが注入された領域は第１のスペーサ層１７の垂直部分に整列される。このようにしてワード線１１Ｂはアクセスノード接合１８および記憶ノード接合１９Ａと組合せた第１のアクセストランジスタを形成し、他方ワード線１１Ｃはアクセスノード接合１８および記憶ノード接合１９Ｂと組合せた第２のアクセストランジスタを形成する。
【００１４】
図２に言及すると、高温での操作工程によりパンチスルー防止領域１６およびわずかにドープされた接合領域１８，１９Ａおよび１９Ｂにそれぞれ注入されたホウ素およびリン原子がゲート１１Ｂおよび１１Ｃの縁の下で制御された方法で拡散し始めた。次に、第２の二酸化ケイ素スペーサ層２１は整合的に蒸着され、その後、スペーサ層１７および２１はさらに高温の工程で高密度化された。アレーは次に、記憶ノード接触フォトレジストマスク２２でマスキングされる。
【００１５】
図３に言及すると、異方性酸化膜エッチングにより、記憶ノード接触領域３１において二酸化ケイ素スペーサ層１７および２１の水平部分が除去され、そしてワード線１１Ｂおよび１１Ｃの側壁に誘電スペーサ３２Ａおよび３２Ｂがそれぞれ形成された。
【００１６】
図４に言及すると、記憶ノード接触フォトレジストマスク２２が除去され、そして異方性シリコンエッチングが行われて記憶ノード接触領域３１において基板にテーパの付いたトレンチ４１Ａおよび４１Ｂが形成された。トレンチ４１Ａがフィールド酸化膜領域１２Ａおよびスペーサ３２Ａに整列され、他方トレンチ４１Ｂがフィールド酸化膜領域１２Ｂおよびスペーサ３２Ｂに整列されることに留意されたい。
【００１７】
図５に言及すると、Ｎ型不純物は限定されないが、例えばヒ素またはアンチモンを使用する斜め注入（ａｎｇｌｅｄ  ｉｍｐｌａｎｔ）が行なわれ、各テーパ付きトレンチ４１の底および側壁にドープされた。
【００１８】
図６に言及すると、通常のスタックド−トレンチ型アレーの下側のキャパシタプレートの製造はアレーの表面上に第２ポリシリコン層６１を整合的に蒸着し、各テーパトレンチ４１を完全にライニングすることにより開始される。第２ポリシリコン層６１にリンをドーピングした後、アレーは記憶ノードプレートフォトレジストマスク６２でマスキングされる。
【００１９】
図７に言及すると、アレーにポリシリコンエッチングが施され、個々の記憶ノードプレート７１が形成された。このエッチングの後、フォトレジストマスク６２がはく離される。
【００２０】
図８に言及すると、キャパシタ誘電層８１がアレー表面上に整合的に蒸着され、その後、第３ポリシリコン層（セルプレート層）８２が整合的に蒸着される。この時点で、記憶キャパシタが完全に形成される。後に、アクセスノード接合１８との接触が行なわれる。この通常のスタックド−トレンチ型セル設計は、大量にドープされた記憶ノードプレートからアクセストランジスタチャネルへのリン拡散を、チャネルがプレートにきわめて近接しているため特に受けやすい。このような拡散はトランジスタの性能に悪影響を与え、例えばしきい電圧が低下し、漏れ電流が多くなる。
【００２１】
図９〜１１には本発明の目的である改良されたプロセスが図示されている。改良されたプロセスのアレー加工は図５を通じて加工されたような通常のアレーについての加工と同じである。図５に記載された加工の直後、図９が行なわれる。
【００２２】
図９に言及すると、二酸化ケイ素ライナー層９１の整合的蒸着後の図５のアレーが示される。窒化ケイ素ライナー層を二酸化ケイ素ライナー層９１の代りに使用することができる。
【００２３】
図１０に言及すると、アレーに異方性二酸化ケイ素エッチングが施され、テーパトレンチ４１の側壁に二酸化ケイ素ライニングが形成された。異方性二酸化ケイ素エッチングにより、テーパトレンチ４１の底からライナー層９１の部分が除去されることに留意されたい。
【００２４】
図１１に言及すると、第２ポリシリコン層（記憶ノード層）１１１がアレー表面上に整合的に蒸着され、それにより各テーパトレンチ４１が完全にライニングされる。第２ポリシリコン層１１１にリンをドーピングした後、アレーは記憶ノードプレートフォトレジストマスク１１２でマスキングされる。
【００２５】
図１２に言及すると、アレーに等方性ポリシリコンエッチングが施され、個々の記憶ノードプレート１２１が形成された。このエッチングの後、フォトレジストマスク１１２がはく離される。
【００２６】
図１３に言及すると、キャパシタ誘電層１３１がアレー表面上に整合的に蒸着され、その後、第３ポリシリコン層（セルプレート層）１３２が整合的に蒸着される。
【００２７】
図１３の最終のキャパシタ構造体から、外方拡散の問題が記憶ノードプレート１２１からアクセストランジスタチャネルへのリンの拡散経路（ｐｈｏｓｐｈｏｒｕｓ  ｄｉｆｆｕｓｉｖｉｔｙ  ｐａｔｈ）を延長することにより解決されることは明白であろう。
【００２８】
スタックド−トレンチ型ＤＲＡＭアレーを製造するための改良された方法の１態様のみを本明細書で開示したが、本発明の精神に反することなくこれに変形および変更を加えることができることは半導体製造技術の当業者には明白であろう。
【００２９】
【発明の効果】
以上説明したように、本発明によればアクセストランジスタチャネル領域へのリン拡散の問題を解決する改良されたスタックド−トレンチ型ＤＲＡＭセルが提供される。
【図面の簡単な説明】
【図１】活性領域およびフィールド酸化膜領域が形成され、ワード線が二酸化ケイ素で被覆されたシリサイド化第１ポリシリコン層でパターニングされ、ホウ素が注入されたパンチスルー領域がワード線の垂直な縁に整列され、第１の二酸化ケイ素スペーサ層がアレー表面上に整合的に蒸着され、そしてわずかにドープされた接合領域がリンを注入することにより形成され、第１のスペーサ層の垂直部分に整列される製造段階におけるＤＲＡＭアレーの断面図。
【図２】高温での操作工程、第２の二酸化ケイ素スペーサ層の蒸着，酸化膜の高密度化工程および記憶ノード接触フォトレジストマスクの形成後の図１のＤＲＡＭアレーの断面図。
【図３】酸化膜エッチングにより二酸化ケイ素スペーサ層が記憶ノード接触領域の水平面から除去され、そして記憶ノード接触領域においてワード線の側壁に誘電スペーサが形成された後の図２のＤＲＡＭアレーの断面図。
【図４】異方性シリコンエッチングによりシリコン酸化膜が除去され、基板にトレンチが形成された後の図３のＤＲＡＭアレーの断面図。
【図５】ヒ素のアングル注入後の図４のＤＲＡＭアレーの断面図。
【図６】アレーを完成することを目的とする一連の通常の工程（すなわち、記憶ノードプレート層の整合的蒸着およびフォトレジストを用いたそれのマスキング）の初期が図示される図５のＤＲＡＭアレーの断面図。
【図７】記憶ノードプレート層のエッチングおよびフォトレジストのはく離後の図６のＤＲＡＭアレーの断面図。
【図８】容量性誘電層の蒸着およびセルプレート層の蒸着後の図７のＤＲＡＭアレーの断面図。
【図９】本発明に従ってアレーを完成することを目的とする一連の工程の初期が図示され、そのうち最初の工程が誘電体ライニング層の蒸着である図５のＤＲＡＭアレーの断面図。
【図１０】第３の二酸化ケイ素スペーサ層の異方性エッチング後の図９のＤＲＡＭアレーの断面図。
【図１１】記憶ノードプレート層の整合的な蒸着およびフォトレジストを用いたそれのマスキング後の図１０のＤＲＡＭアレーの断面図。
【図１２】記憶ノードプレート層のエッチングおよびフォトレジストのはく離後の図１１のＤＲＡＭアレーの断面図。
【図１３】容量性誘電層の整合的蒸着およびセルプレート層の蒸着後の図１１のＤＲＡＭアレーの断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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