(57)【特許請求の範囲】
【請求項１】
メモリセルアレイとの間で同時に受け渡されるパラレルデータと、入出力パッドを介して外部との間で受け渡されるシリアルデータとの間の変換を行う変換手段を備えた半導体記憶装置において、
前記変換手段は、隣接するメモリセルアレイ間で共有され、前記パラレルデータを構成する各データを保持する複数の保持手段を具備し、
前記複数の保持手段は、前記メモリセルアレイから読み出された前記パラレルデータをシフトして前記シリアルデータを順次出力する第１のシフト動作と、前記入出力パッドを通じて供給される前記シリアルデータを順次取り込みながら前記第１のシフト動作におけるシフト方向と同一方向にシフトして前記パラレルデータに変換する第２のシフト動作とを同一のシフトレジスタを共用して時分割で行うよう構成され、
前記複数の保持手段のうち、前記パラレルデータを構成する各データの中で外部へ最初に出力されるデータを保持する保持手段を前記入出力パッドに最も近接して配置したことを特徴とする半導体記憶装置。
【請求項２】
前記複数の保持手段はそれぞれ第１段〜第ｎ段のフリップフロップを含み、前記入出力パッドに対し、各保持手段の第１段目のフリップフロップが１まとめ、第２段目のフリップフロップが１まとめ、・・・、第ｎ段目のフリップフロップが１まとめにして配置されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記変換手段による変換動作を制御するための制御信号を、前記複数の保持手段の配置に沿って、前記入出力パッドに最も近接して配置された保持手段側から供給することを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記変換手段は、前記複数の保持手段に保持されているデータを所定周期のクロック信号に従ってシフトさせることで前記パラレルデータと前記シリアルデータの間の変換を行っており、
前記クロック信号が前記保持手段の各々に順次供給されてゆく方向と、前記保持手段に保持されているデータがシフトされる方向が逆であることを特徴とする請求項１〜３の何れかの項記載の半導体記憶装置。
【請求項５】
前記変換手段は、前記隣接するメモリセルアレイのうち前記パラレルデータの受け渡しを行うメモリセルアレイを選択する選択手段を有し、
前記隣接するメモリセルアレイのうち、前記選択手段で何れかのメモリセルアレイだけを選択させることを特徴とする請求項１〜４の何れかの項記載の半導体記憶装置。
【請求項６】
請求項１〜５の何れかの項記載の半導体記憶装置が封止されているパッケージは、前記入出力パッドがパッケージの中央部分に集められて配置されたものであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、高速動作を実現するために、内部ではメモリセルとの間でデータをパラレルに受け渡しながら、デバイスの外部との間ではデータをシリアルにやり取りする半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、マイクロプロセッサ等の飛躍的な性能向上とあいまって、半導体記憶装置にも大容量でしかも高速動作の可能な素子であることが求められている。大容量化が容易な半導体記憶装置としては例えばＤＲＡＭ（Dynamic Random Access Memory）が挙げられる。ＤＲＡＭはメモリセル内のキャパシタを充放電させてデータの読み書きを行っているため、数百ＭＨｚにも上る高速なクロック信号に従って動作するマイクロプロセッサやシステムバスの速度にＤＲＡＭ内部の動作を追従させることはできない。このため最近のＤＲＡＭでは、メモリセルアレイ全体を互いに独立した記憶単位である複数のバンクに分割し、これらバンクを並列に動作させながら異なるバンクに順次アクセスする構成としている。こうすることで、ＤＲＡＭの外部から見たときに、マイクロプロセッサの動作速度に匹敵するデータレイトで動いているように見せかけながら、ＤＲＡＭ内部のデータレイトを外部のデータレイトよりも下げることが可能となる。
【０００３】
この他にも、ＤＲＡＭ内部ではメモリセルアレイとの間でパラレルにデータの読み出し・書き込みを行いつつ、ＤＲＡＭの外部との間でデータを受け渡す場合にはデータをシリアルに授受するようにして、ＤＲＡＭ内部のデータレイトを外部のデータレイトよりも下げる工夫も凝らされている。これは、メモリセルアレイ内でデータを選択するようにすると、ビット間のタイミング調整が行いずらくなることにも起因している。このため、ＤＲＡＭからデータ読み出しを行う場合は、複数のビットで構成されるパラレルデータをメモリセルアレイから同時に読み出し、これをシリアルデータにして順次外部へ出力するようにしている。
【０００４】
例えば、内部で使用される８ビットのパラレルデータをＤＲＡＭ外部との間で１ビットずつシリアルに受け渡すことで、ＤＲＡＭ内部のデータレイトをＤＲＡＭ外部に比べて１／８に低減させることが可能となる。したがって、こうした構成のＤＲＡＭでは、外部との間で授受されるシリアルデータと内部で処理するパラレルデータとの間を互いに変換するために、シリアル→パラレルの変換回路およびパラレル→シリアルの変換回路が設けられている。なお、これ以後、シリアル→パラレルの変換をシリパラ変換と略記するとともにパラレル→シリアルの変換をパラシリ変換と略記することがある。
【０００５】
ここで、図１３はいま述べたような半導体記憶装置の概略構成を示したブロック図である。同図では、説明の都合上、４個のメモリセルアレイ１−１〜１−４が含まれた１２８Ｍ（メガ）ビットの容量を持った半導体記憶装置の構成と、８個のメモリセルアレイ１−１〜１−８が含まれた２５６Ｍビットの容量を持った半導体記憶装置の構成を重ね合わせて示してある。したがって、１２８Ｍビットの半導体記憶装置ではメモリセルアレイ１−５〜１−８及びシリパラ／パラシリ変換回路３−５〜３−８（後述）が存在していない。なお、１２８Ｍビットの構成が従来から用いられているものであって、２５６Ｍビットの構成は１２８Ｍビットのものをそのまま容量だけ増やしたときに想定される構成である。
【０００６】
図中、インタフェースロジック２は、図示した半導体記憶装置と外部との間でデータ転送を行うための入出力（Ｉ／Ｏ）インタフェース回路のほか、一般的なＤＲＡＭが備えている昇圧回路，リダンダンシ用のヒューズ，基板電位発生回路などを含んでいる。また、上述したシリパラ変換回路およびパラシリ変換回路に対応するものとして、各メモリセルアレイ１−１〜１−８とインタフェースロジック２の間に同一構成をしたシリパラ／パラシリ変換回路３−１〜３−８をそれぞれ設けている。例えば、シリパラ／パラシリ変換回路３−１は、対応するメモリセルアレイ１−１に対してパラレルデータで読み出し・書き込みを行うとともに、インタフェースロジック２を介して外部との間でシリアルデータの受け渡しを行う。
【０００７】
すなわち、シリパラ／パラシリ変換回路３−１は、メモリセルアレイ１−１から順次読み出されるパラレルデータをシリアルデータに変換してインタフェースロジック２へ出力する機能と、インタフェースロジック２から供給されるシリアルデータをパラレルデータに変換してメモリセルアレイ１−１へ同時に書き込む機能を持っている。ちなみに、このようなシリパラ／パラシリ変換回路を備えた半導体記憶装置としては、表示画像のデータを保持するビデオＲＡＭ，ＦＩＦＯ（First In First Out）機能を持った画像処理用のメモリであるフィールドメモリ，キャッシュメモリ等が挙げられる。
【０００８】
ここで、図１４は、図１３に示したシリパラ／パラシリ変換回路３−５，３−１と、図１３に示したインタフェースロジック２内にある入出力インタフェース回路５−１との間の接続関係を示したものである。ここでは、データの流れを中心に示してあり、シリパラ／パラシリ変換回路の具体的な構成は図示していない。図中、ＤＱ０シリアル〜ＤＱ７シリアルは、入出力インタフェース回路５−１を介して半導体記憶装置と外部との間で同時に入出力される８ビットのデータの組である。なお、後述する本発明の実施形態で示すように、図１４に示したＤＱ０シリアル〜ＤＱ７シリアルは読み出し用，書き込み用が別々になっているが、煩雑になることから、同図では読み出し用，書き込み用をまとめて１つの信号線で表現してある。
【０００９】
また、ＤＱ０パラレル〜ＤＱ３パラレルは、図１３に示したメモリセルアレイ１−５との間で同時に入出力される８ビット×４組のデータである。同様に、ＤＱ４パラレル〜ＤＱ７パラレルは、図１３に示したメモリセルアレイ１−１との間で同時に入出力される８ビット×４組のデータである。次に、符号４−０〜４−７は何れもクロック信号ＣＬＯＣＫに同期してシフト動作を行うシフトレジスタであって、いずれも同一の構成をしている。また、データロード信号ＬＯＡＤはこれらシフトレジスタにデータをロードするタイミングを指示するための信号である。なお、クロック信号ＣＬＯＣＫ及びデータロード信号ＬＯＡＤは上記シフトレジスタの各段に供給されるが、煩雑になるためこれらの接続関係は図示していない。また、図１４ではＤＱ０シリアル〜ＤＱ７シリアルが、それぞれに対応するシフトレジスタのビット０と接続されているように描いてあるが、これは、メモリセルアレイに対する読み出し・書き込みの何れの場合にも０ビット目が最初に処理されるので、各シフトレジスタからビット０のデータが最初に出力され、あるいは、各シフトレジスタに対してビット０のデータが最初に与えられることを示したものである。
【００１０】
シフトレジスタ４−０〜４−７はＩ／Ｏパッド（ＤＱ０〜ＤＱ７）毎に配置されている。そして、メモリセルアレイから読み出しを行う場合、各シフトレジスタはデータロード信号ＬＯＡＤが有効化された時点で８ビットのパラレルデータをロードし、その後はクロック信号ＣＬＯＣＫに同期してパラレルデータを１ビットずつシフトしてゆき、８ビット分のシリアルデータをビット０からビット７まで入出力インタフェース回路５−１に送出する。一方、メモリセルアレイに対して書き込みを行う場合、各シフトレジスタには入出力インタフェース回路５−１からシリアルデータがビット０からビット７まで順に供給されるので、各シフトレジスタはクロック信号ＣＬＯＣＫに同期して入力されるシリアルデータを取り込んで最終的に８ビットのパラレルデータを出力する。また、入出力インタフェース回路５−１は半導体記憶装置中で最も高速動作の要求される部分であって、上記各シフトレジスタと外部との間のシリアルデータの受け渡しを制御する。
【００１１】
【発明が解決しようとする課題】
以上述べたように、従来の半導体記憶装置では、インタフェースロジック２（図１３）を取り囲むようにシリパラ／パラシリ変換回路を配置しており、メモリセルアレイの個数に相当する台数のシリパラ／パラシリ変換回路を必要としている。したがって、例えば図１３に破線で示した１２８ＭビットのＤＲＡＭを２５６ＭビットのＤＲＡＭに大容量化したとすると、メモリセルアレイの個数が４個から８個に倍増し、それに比例してシリパラ／パラシリ変換回路の個数も増大してしまう。その結果、シリパラ／パラシリ変換回路の増加分だけ占有面積が大きくなり、当然ながらチップ全体の面積も大きくなってしまう。また、シリパラ／パラシリ回路を動作させるためのクロックの負荷容量等も増えてしまうため、消費電流が増大してしまうことになる。
【００１２】
こうした問題に加えて、従来のようなシリパラ／パラシリ変換回路の構成には、半導体記憶装置のアクセスタイムに直接影響するような重大な欠点を抱えている。そこで図１５を参照してこの点について説明する。この図１５は、図１３に示した半導体記憶装置におけるメモリセルアレイとＩ／Ｏパッドとの間の接続関係をさらに詳しく示したものであって、図１３及び図１４に示したものと同じ構成要素については同一の符号を付してある。図示したように、インタフェースロジック２の内部には図１４に示した入出力インタフェース回路５−１とこれと同一構成の入出力インタフェース回路５−２が設けられており、その何れもがチップの中央付近に配置されている。
【００１３】
各入出力インタフェース回路には、８ピン分のＩ／Ｏパッド，各Ｉ／Ｏパッドに対応する入出力バッファ，上半分にあるメモリセルアレイ（例えばメモリ１−５）からのデータと下半分にあるメモリセルアレイからのデータ（例えばメモリセルアレイ１−７）の何れかを選択するための回路等が含まれている。なお、入出力インタフェース回路５−１に示されているＤＱ０〜ＤＱ７は図１４に示したＤＱ０〜ＤＱ７のシリアルデータないしは対応するＩ／Ｏパッドを表現している。入出力インタフェース回路５−２に示されている符号ＤＱ８〜ＤＱ１５も同様である。また、インタフェースロジック２よりも上半分のメモリセルアレイに着目すると、ＤＱ０〜ＤＱ３，ＤＱ４〜ＤＱ７は上述したようにそれぞれメモリセルアレイ１−５，１−１に接続され、また、ＤＱ８〜ＤＱ１１，ＤＱ１２〜ＤＱ１５のＩ／Ｏパッドはそれぞれメモリセルアレイ１−２，１−６に接続される。インタフェースロジック２よりも下半分のメモリセルアレイも同様である。
【００１４】
ここで、半導体記憶装置が図１３に破線で示した１２８Ｍビットの構成であることを想定するならばそれほど問題が生じることはない。この場合には、メモリセルアレイ１−５〜１−８と対応するシリパラ／パラシリ変換回路が存在しておらず、例えばシリパラ／パラシリ変換回路３−１は入出力インタフェース回路５−１内のＩ／Ｏパッド（ＤＱ０〜ＤＱ７）に近接している。このため、Ｉ／Ｏパッドが異なっても、シリパラ／パラシリ変換回路と入出力インタフェース回路の間の配線長にそれほど顕著な差異がないため、これらＩ／Ｏパッド間における遅延時間のばらつきはそれ程問題とはならない。
【００１５】
ところが、半導体記憶装置を大容量化して例えば２５６Ｍビットの構成にすると問題が顕在化してくる。すなわち、ＤＱ４，ＤＱ５等のＩ／Ｏパッドはシリパラ／パラシリ変換回路３−１に近接しているため配線遅延が小さいのに対して、ＤＱ０〜ＤＱ３やＤＱ６〜ＤＱ７のＩ／Ｏパッドはシリパラ／パラシリ変換回路３−５から遠く離れているため、それだけＤＱ４，ＤＱ５よりも配線遅延が大きくなる。このように、シリパラ／パラシリ変換回路からＩ／Ｏパッドまでの距離がＩ／Ｏピン毎にばらつくと、本来同時に入出力されるべきデータのタイミングが不揃いになってしまい、半導体記憶装置を高速化するためには大きな妨げとなる。
【００１６】
以上のように、メモリセルアレイの個数を増やして大容量化を図ると、どうしてもチップが図１３に示したインタフェースロジック２の長辺方向に延びてしまって、上述したような問題が生じる。こうした問題は、Ｉ／Ｏパッドがチップの中央近傍に配置されていることに起因するため、容量の増加に併せてＩ／Ｏパッドをメモリセルアレイに近接した位置へ移動させ、例えば図１５に示すＤＱ０〜ＤＱ７のＩ／Ｏパッドをメモリセルアレイ１−５，１−１に沿って均等に配置するようにすれば解決されるようにも思われる。しかしながら、最近のパッケージはチップの大きさに見合ったサイズを持つＣＳＰ（チップ・サイズ・パッケージ）が主流になってきている。このため、以下に述べる理由から、Ｉ／Ｏパッドの個数が変更されていないにも拘わらず、Ｉ／Ｏパッドの配置を安易に変えることはできない。
【００１７】
図１６は、ＣＳＰの一種であるＢＧＡ（ボール・グリッド・アレイ）の底面図を示しており、メモリセルアレイを４個備えた従来の半導体記憶装置を実装するためのものである。ＢＧＡはパッケージにボールバンプをマトリックス状に配置したものであって、パッケージの中央付近にＩ／Ｏパッドが集中的に並べられている。すなわち、図中、白丸（○）で囲まれた部分がボールバンプであって、これらボールバンプに比べて小さな四角（□）がパッドである。パッドやこれに対応するボールバンプの白丸の中には、図中の左側から右側に向かって「ＤＱＡ７〜ＤＱＡ０，ＤＱＢ０〜ＤＱＢ７」が記載されており、これらが図１５のＤＱ０〜ＤＱ７，ＤＱ８〜ＤＱ１５にそれぞれ対応している。記憶容量が倍になってメモリセルアレイが８個になってもパッドやボールの位置は図１６に示したものと変わりないが、チップサイズは同じというわけには行かないため、図中の左辺，右辺がそれぞれ左方向，右方向に延びた形状になる。
【００１８】
その際、ボールの位置を固定しているのは、チップサイズに合わせてボールを移動させてしまうとリードフレームへの配線が困難となることが一つの理由である。したがって、必然的にボールの位置はチップの中央部分に固めて配置されることになる。また他の理由として、記憶容量を大きくしたからといってボールの配置を大きく変えてしまうと、従来のボール配置を前提にして設計されたプリント基板を流用することができなくなって、プリント基板の設計を最初からやり直す必要が生じるといった問題が出てくる。こうしたこともあって、半導体記憶装置の世代が変わっても、なるべく前の世代を踏襲したボール配置にしておく必要があり、そうすることが市場ニーズにも合致することになる。
【００１９】
このほか、従来の半導体記憶装置の構成には以下のような問題もある。すなわち、図１４に示したように、シフトレジスタ４−０〜４−７がＩ／Ｏパッド（ＤＱ０〜ＤＱ７）に対応して配置されているのと、データロード信号ＬＯＡＤを供給する配線が図中の右端から左端まで走っているため、データロード信号ＬＯＡＤをシフトレジスタ４−０〜４−７へ分配したときに伝達スキューが生じる。このために、半導体記憶装置の動作周波数が制限されてしまうことになる。また、クロック信号をデータロード信号ＬＯＡＤと同様に配線して各シフトレジスタへ分配すると、シフトレジスタ間でクロック位相にばらつきが生じてアクセスに影響を与えてしまう。
【００２０】
そこで、図１４ではクロック信号ＣＬＯＣＫをシリパラ／パラシリ変換回路３−５，３−１の中間付近から左右に走らせて各シフトレジスタへ分配するようにしている。こうすることで、データロード信号ＬＯＡＤと同様な配線とした場合に比べれば見かけ上の長さを半分にできるが、各シフトレジスタへクロックが同時刻に伝達されないことに変わりはない。したがって、この場合もＩ／Ｏ間でスキューが生じて動作マージンが減少してしまい、半導体記憶装置自体の動作周波数を制限する一因となる。
【００２１】
また、図１４のような配線にすると、クロック信号のスキューとデータロード信号のスキューの間にズレが生じてしまって高速動作の妨げになってしまう。そこで、データロード信号をクロック信号と同様に引き回すことも考えられるが、配線スペース等の制約もあって全ての信号を図中のクロック信号のように引き回すことは実際には非常に困難である。以上のように、クロック信号やロード信号の配線をどのように引き回すかが重要であって、Ｉ／Ｏ間でこれら信号のスキューを如何に小さくするかが高速動作を実現する上での課題である。
【００２２】
本発明は上記の点に鑑みてなされたものであり、その目的は、大容量化しても、シリパラ／パラシリ変換回路等の周辺回路によるチップ面積の増大や消費電流の増加を抑えることができ、しかも、クロック信号などのスキューがＩ／Ｏ毎にばらつかず、タイミングの設定が容易で高速動作の可能な半導体記憶装置を提供することにある。
【００２３】
【課題を解決するための手段】
以上の課題を解決するために、請求項１記載の発明は、メモリセルアレイとの間で同時に受け渡されるパラレルデータと、入出力パッドを介して外部との間で受け渡されるシリアルデータとの間の変換を行う変換手段を備えた半導体記憶装置において、前記変換手段は、隣接するメモリセルアレイ間で共有され、前記パラレルデータを構成する各データを保持する複数の保持手段を具備し、前記複数の保持手段は、前記メモリセルアレイから読み出された前記パラレルデータをシフトして前記シリアルデータを順次出力する第１のシフト動作と、前記入出力パッドを通じて供給される前記シリアルデータを順次取り込みながら前記第１のシフト動作におけるシフト方向と同一方向にシフトして前記パラレルデータに変換する第２のシフト動作とを同一のシフトレジスタを共用して時分割で行うよう構成され、前記複数の保持手段のうち、前記パラレルデータを構成する各データの中で外部へ最初に出力されるデータを保持する保持手段を前記入出力パッドに最も近接して配置したことを特徴としている。
また、請求項２記載の発明は、請求項１記載の発明において、前記複数の保持手段はそれぞれ第１段〜第ｎ段のフリップフロップを含み、前記入出力パッドに対し、各保持手段の第１段目のフリップフロップが１まとめ、第２段目のフリップフロップが１まとめ、・・・、第ｎ段目のフリップフロップが１まとめにして配置されていることを特徴とする。
また、請求項３記載の発明は、請求項１又は２記載の発明において、前記変換手段による変換動作を制御するための制御信号を、前記複数の保持手段の配置に沿って、前記入出力パッドに最も近接して配置された保持手段側から供給することを特徴としている。
【００２４】
また、請求項４記載の発明は、請求項１〜３の何れかの項記載の発明において、前記変換手段は、前記複数の保持手段に保持されているデータを所定周期のクロック信号に従ってシフトさせることで前記パラレルデータと前記シリアルデータの間の変換を行っており、前記クロック信号が前記保持手段の各々に順次供給されてゆく方向と、前記保持手段に保持されているデータがシフトされる方向が逆であることを特徴としている。
また、請求項５記載の発明は、請求項１〜４の何れかの項記載の発明において、前記変換手段は、前記隣接するメモリセルアレイのうち前記パラレルデータの受け渡しを行うメモリセルアレイを選択する選択手段を有し、前記隣接するメモリセルアレイのうち、前記選択手段で選択された何れかのメモリセルアレイだけを活性化させることを特徴としている。
【００２５】
また、請求項６記載の発明は、請求項１〜５の何れかの項記載の半導体記憶装置が封止されているパッケージは、前記入出力パッドがパッケージの中央部分に集められて配置されたものであることを特徴としている。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について説明する。
〔第１実施形態〕
図１は、本実施形態による半導体記憶装置の概略構成を示したブロック図であって、図１３に示した構成要素と同じものについては同一の符号を付けてある。従来技術の説明から分かるように、図１では８個のメモリセルアレイを備えた２５６Ｍの半導体記憶装置の構成例である。本実施形態では、２個のメモリセルアレイに対して１つだけシリパラ／パラシリ変換回路を設けるように構成しており、各シリパラ／パラシリ変換回路が両隣に配置された２個のメモリセルアレイで共用される。すなわち、シリパラ／パラシリ変換回路８−１はメモリセルアレイ１−１，１−５で共用され、同様に、シリパラ／パラシリ変換回路８−２はメモリセルアレイ１−２，１−６で共用され、シリパラ／パラシリ変換回路８−３はメモリセルアレイ１−３，１−７で共用され、シリパラ／パラシリ変換回路８−４はメモリセルアレイ１−４，１−８で共用される。
【００２７】
ここで、シリパラ／パラシリ変換回路を図１のように配置した場合に、各シリパラ／パラシリ変換回路として図１４に示した従来構成のものを流用すると次のような問題が生じる。いま例えば、図１４に示したシフトレジスタ４−０〜４−７全体を反時計回りに９０度回転させてメモリセルアレイ１−１，１−５の間に配置して、これら両メモリセルアレイでシリパラ／パラシリ変換回路を共有させることを想定する。ちなみにこの場合、入出力インタフェース回路５−１はインタフェースロジック２の内部に配置されるほか、クロック信号ＣＬＯＣＫやデータロード信号ＬＯＡＤもインタフェースロジック２から供給されるため、これら信号はシフトレジスタ４−０からシフトレジスタ４−７の方向に供給されることになる。
【００２８】
そうすると、シフトレジスタ４−０（即ち、ＤＱ０）がインタフェースロジック２に最も近くなり、シフトレジスタ４−７（即ち、ＤＱ７）がインタフェースロジック２から最も遠くなる。したがって、０ビット目のデータがＤＱ０シリアル〜ＤＱ７シリアルとして各シフトレジスタから同時に出力されたにも拘わらず、ＤＱ０シリアルのデータが最も早く入出力インタフェース回路５−１に伝達され、ＤＱ７シリアルのデータが最も遅れて伝達されることになってしまう。しかも、ＤＱ０パラレルの７ビット目とＤＱ７パラレルの０ビット目の間には４〜５ミリ程度の距離があるため、配線遅延が無視できないものとなる。このため、シリアルデータがインタフェースロジック２に伝達されるまでのタイミングがＩ／Ｏ毎にばらついてしまい、従来のシリパラ／パラシリ変換回路と同様に、Ｉ／Ｏ間でスキューが生じることによる動作周波数の制限が問題となってしまう。
【００２９】
このため、本実施形態では、電気的な接続自体には変更を加えることなく、シリパラ／パラシリ変換回路の配置と信号線の引き回しを工夫することで、上述した問題を解決している。その結果、従来構成では実現できなかったシリパラ／パラシリ変換回路の共有化を実用可能なものとし、アクセス時間等の諸特性の改善を図っている。図２は本実施形態によるシリパラ／パラシリ変換回路の概略構成を示す図であって、図１に示したシリパラ／パラシリ変換回路８−１に関連する構成を例示してある。また、図２では図１４に示したものと同じ信号については同一の信号名を付してあり、図１４と同様にデータの流れを中心に図示している。さらに、シリパラ／パラシリ変換回路は２つのメモリセルアレイで共有されているため、図示したシリパラ／パラシリ変換回路８−１は両隣に配置されているメモリセルアレイ１−５，１−１との間でデータの受け渡しを行うが、同図ではメモリセルアレイ１−５についてのみ示してある。
【００３０】
図２において、“０ビット目のデータ”〜“３ビット目のデータ”は時系列的に処理される順番に従ってそれぞれ“０”〜“３”の番号を付与している。つまり、メモリセルアレイからの読み出し又はメモリセルアレイへの書き込みは、まず０ビット目のデータが処理され、引き続いて１ビット目のデータ，２ビット目のデータ，３ビット目のデータが順に処理される。また、図から明らかなように例えば“０ビット目のデータ”はメモリセルアレイとの間で同時に受け渡される８ビットのパラレルデータである。
【００３１】
そして本実施形態では、シリパラ／パラシリ変換回路から入出力インタフェース回路５−１に対して同時に受け渡されるデータとして、時系列的に最初に出力されるものからまとめて出力されるような配置にしてある。つまり、メモリセルアレイとの間で同時に受け渡される８ビットのパラレルデータのうち、外部との間で最初に受け渡される「０ビット目」のシリアルデータ（図中の“０ビット目のデータ”）が入出力インタフェース回路５−１（インタフェースロジック２）に最も近い位置となるように配置している点に特徴がある。というのも、半導体記憶装置に対して読み出し要求を行った場合のアクセスタイムは「０ビット目」のデータを如何に早く出力するかで決まるので、この「０ビット目」のデータが最短時間で出力されるようにシリパラ／パラシリ変換回路と入出力インタフェース回路５−１との間を近接配置してある。
【００３２】
このほか、図２において、符号ＲＤＱ０〜ＲＤＱ７は図１に示したメモリセルアレイ１−５から同時に読み出されるパラレルデータであって、それぞれがＤＱ０〜ＤＱ７のＩ／Ｏパッドに対応している。同様に、データＷＤＱ０〜ＷＤＱ７はメモリセルアレイ１−５に対して同時に書き込まれるデータであって、それぞれがＤＱ０〜ＤＱ７のＩ／Ｏパッドに対応している。また、図２ではメモリセルアレイから同時に読み出される８ビットのパラレルデータのうちの０ビット目〜３ビット目だけを示してある。なお、４ビット目〜７ビット目のデータに関しては図１に示したメモリセルアレイ１−７側からシリパラ／パラシリ変換回路８−３を通じてインタフェースロジック２に出力されることになる。
【００３３】
次に、フリップフロップ（以下、「ＦＦ」と略記する）群１２−０〜１２−３はそれぞれ８ビットで構成される０ビット目のデータ〜３ビット目のデータを保持するものであって、クロック信号ＣＬＯＣＫに同期して前段のＦＦ群からの出力を取り込むとともに、データロード信号ＬＯＡＤに従ってそれぞれ０ビット目のデータ〜３ビット目のデータがこれらＦＦ群に対して同時に設定される。なお、実際にはクロック信号ＣＬＯＣＫ及びデータロード信号ＬＯＡＤが個々のＦＦ群を構成している８個のＦＦに供給されているが、煩雑になるためこれらの配線に関しては図示は省略してある。
【００３４】
先に触れたように、０ビット目のデータを保持するＦＦ群１２−０を入出力インタフェース回路５−１に対して一番近い位置に配置し、このＦＦ群１２−０の保持データをデータＲＤＱ０〜ＲＤＱ７として入出力インタフェース回路５−１に出力する。また、上述した処理順に１ビット目のデータ〜３ビット目のデータを保持するＦＦ群１２−１〜１２−３を入出力インタフェース回路５−１に対して近い位置から遠い位置に向かって順に配置してある。そして、データＷＤＱ０〜ＷＤＱ７をＦＦ１２−３に入力する。さらに、データＲＤＱ０が保持されるＦＦを入出力インタフェース回路５−１に最も近接させて配置してあり、データＲＤＱ１〜ＲＤＱ７がそれぞれ保持されるＦＦを入出力インタフェース回路５−１に対して近い位置から遠い位置へ順次配置している。
【００３５】
また、データＲＤＱ０〜ＲＤＱ７及びＷＤＱ０〜ＷＤＱ７のうち例えばデータＲＤＱ０及びＷＤＱ０に着目すると、これらデータＲＤＱ０，ＷＤＱ０は、ＦＦ１２−００，１２−１０，１２−２０，１２−３０が順に接続されてなる１個のシフトレジスタに接続されている。これはデータＲＤＱ１〜ＲＤＱ７，ＷＤＱ１〜ＷＤＱ７についても同様である。そして、ＦＦ群１２−０〜１２−１にそれぞれ保持されている８ビットのデータは、クロック信号ＣＬＯＣＫを供給することによってＦＦ群１２−３からＦＦ群１２−０に向かって順次シフトされてゆく。
【００３６】
したがって、メモリセルアレイからの読み出しの場合は、まずデータロード信号ＬＯＡＤによってＦＦ群１２−０〜１２−３に対して３２ビット分のデータが同時にロードされ、その後にクロック信号ＣＬＯＣＫが供給されると、最初に出力しなければならない０ビット目のデータがまずデータＲＤＱ０〜ＲＤＱ７として入出力インタフェース回路５−１に出力される。以後は、クロック信号ＣＬＯＣＫに同期してシフト動作が行われて、順次１ビット目のデータ，２ビット目のデータ，３ビット目のデータがＦＦ群１２−０から入出力インタフェース回路５−１へ出力されてゆく。
【００３７】
一方、メモリセルアレイに対する書き込みの場合は、まず０ビット目のパラレルデータがデータＷＤＱ０〜ＷＤＱ７として与えられてクロック信号ＣＬＯＣＫが供給されるので、ＦＦ群１２−３が与えられたデータＷＤＱ０〜ＷＤＱ７を取り込む。これ以後は、１ビット目のパラレルデータ〜３ビット目のパラレルデータがクロック信号ＣＬＯＣＫとともに順次与えられ、その都度、ＦＦ群１２−３からＦＦ群１２−０に向かってシフト動作が行われるとともにデータＷＤＱ０〜ＤＱ７に与えられたデータがＦＦ群１２−３へ取り込まれてゆく。そして、３２ビット分の書き込みデータの全てがＦＦ群１２−０〜１２−３に設定された時点で、これらデータが図示しないメモリセルアレイへ同時に書き込まれる。
【００３８】
ここで、図３は本実施形態による半導体記憶装置の構成を図１よりもさらに詳しく示したものであって、図１に示したものと同じ構成要素については同一の符号を付してある。図中、バンクＢａ０〜Ｂａ３１は高速動作を実現するためのメモリバンクであって、シリパラ／パラシリ変換回路を共有している２つのメモリセルアレイを単位として３２バンクを割り当てている。また、回路ブロック１５−１〜１５−４は、上述したシリパラ／パラシリ変換回路（「Ｓ−Ｐ」）のほか、センスアンプ（図示省略）がメモリセルアレイから読み出したデータを増幅するためのデータアンプ（「ＤＡ」），メモリセルアレイにデータを書き込む際に使用される書き込みアンプ（図中の「ＷＡ」）等が含まれている。
【００３９】
また、１６個ある白抜きの四角（□）は何れもデータ入出力用のボンディングパッドであって、それぞれ図１５に示したＤＱ０〜ＤＱ１５に対応している。また、符号１７−１〜１７−８はメモリセルアレイ１−１〜１−８に対応した行デコーダであり、回路ブロック１８−１〜１８−２には行プリデコーダ（「 Row pre dec．」），リダンダンシ回路（「Row red． 」），バンク及び列のプリデコーダ（「Col pre dec 」）等が設けられており、列をメインデコードする列デコーダは上記センスアンプが配置された領域にある。
【００４０】
そして、図３では図２に示したシリパラ／パラシリ変換回路が例えば回路ブロック１５−１内部に配置され、行デコーダ１７−５及び行デコーダ１７−１で挟まれた回路ブロック１５−１の領域から、その直近に配置されている入出力インタフェース回路５−１（図中のＤＱ０〜ＤＱ７）まで図２に示したＲＤＱ０〜７の配線がされている。このように、図１５に示したＤＱ０〜ＤＱ７の配線の引き回しに比べて、シリパラ／パラシリ変換回路と入出力インタフェース回路５−１との間の配線長のばらつきがＩ／Ｏ間で小さくなっているのが見て取れる。
【００４１】
次に、図４は本実施形態によるシリパラ／パラシリ変換回路の詳細な構成を示したものであって、シリパラ変換回路とパラシリ変換回路を互いに独立させた構成を採用している。シリパラ変換回路とパラシリ変換回路で回路の一部を共有させることも可能であるが、こうした形態については第２実施形態で説明している。なお、同図では図２のようにＦＦ群とＦＦ群との間の接続関係をビット毎に詳しく図示してはおらず、ＦＦ群間で同時にシフトされる８ビットのデータをまとめて示してある。また、図中に示したＳＥＬＲ，ＲＤＱ０〜７，ＲＣＬＫ，ＬＯＡＤ，ＷＥＢ，ＷＤＱ０〜７，ＷＣＬＫ，Ｌａｔｃｈ，ＷＥＡ（詳細は後述）の各信号は、何れも図１に示したインタフェースロジック２から供給される。
【００４２】
図４に示したシリパラ／パラシリ変換回路は、隣接するメモリセルアレイＡ，Ｂで共有されており、これらメモリセルアレイＡ，Ｂは例えば図１に示したメモリセルアレイ１−１，１−５にそれぞれ対応している。ちなみに、前掲した図２ではメモリセルアレイＢについてのみデータの流れを示していたことになる。メモリセルアレイＡ，Ｂの各々において、データＤＱ０〜７＜０＞〜ＤＱ０〜７＜３＞はそれぞれ図２に示した０ビット目のデータ〜３ビット目のデータに対応している。つまり、「ＲＤＱ０〜７」や「ＷＤＱ０〜７」の表記は８本のデータ線があることを示している。図２にも示したように、これらメモリセルアレイＡ，Ｂでは、０ビット目に該当するＤＱ０〜７＜０＞のブロックが図の下側つまり図示しないシ入出力インタフェース回路側に配置されており、ＤＱ０〜７＜１＞，ＤＱ０〜７＜２＞，ＤＱ０〜７＜３＞の各ブロックとなるにつれて入出力インタフェース回路から離れた位置に配置されている。
【００４３】
次に、メモリセルアレイＡ，Ｂから読み出されるパラレルデータをシリアルデータに変換するためのパラシリ変換回路について説明する。パラシリ変換回路は、マルチプレクサ（以下「ＭＵＸ」と略記する）群２０−０〜２０−３及びＦＦ群２１−０〜２１−３で構成されている。ＭＵＸ群２０−０〜２０−３の各々は、データＤＱ０〜７に対応して８個のマルチプレクサで構成されており、ＳＥＬ端子に入力される信号の論理レベルに応じてＡ端子，Ｂ端子に接続されている信号のうちの何れかを選択してＱ端子に出力する。ここでは、ＳＥＬ端子に入力される選択信号ＳＥＬＲが“Ｈ”レベルの場合にＡ端子を選択し、同信号が“Ｌ”レベルの場合にＢ端子を選択するものとする。つまり、ＭＵＸ群２０−０〜２０−３は、ＳＥＬＲ信号に従って、メモリセルアレイＡからのデータＤＱ０〜７＜０＞〜ＤＱ０〜７＜３＞とメモリセルアレイＢからのデータＤＱ０〜７＜０＞〜ＤＱ０〜７＜３＞を切り替えてＦＦ群２１−０〜２１−３にそれぞれ出力する。
【００４４】
一方、ＦＦ群２１−０〜２１−３は、ＭＵＸ群２０−０〜２０−３と同じく、データＤＱ０〜７に対応して８個のＦＦから成っており、図２のところで説明したように８組のシフトレジスタを構成している。また、これらＦＦ群２１−０〜２１−３はロード機能付きのフリップフロップであって、Ｌｏａｄ端子が“Ｌ”レベルであるときにはＤ１端子に入力されているデータをＣＬＫ端子に入力されるクロック信号ＲＣＬＫの立ち上がりで取り込んでＱ端子から出力し、Ｌｏａｄ端子が“Ｈ”レベルであるときにはＤ２端子に入力されているデータをクロック信号ＲＣＬＫの立ち上がりで取り込んでＱ端子から出力する。
【００４５】
また、ＦＦ群２１−０〜２１−３において、Ｄ２端子にはそれぞれＭＵＸ群２０−０〜２０−３のＱ端子から出力されるデータが供給されるほか、Ｌｏａｄ端子にはデータロード信号Ｌｏａｄが共通に入力され、ＣＬＫ端子にはデータ読み出し用のクロックである上述のクロック信号ＲＣＬＫが共通に入力される。また、これらＦＦ群のうち、ＦＦ群２１−０〜２１−２のＤ１端子にはＦＦ群２１−１〜２１−３のＱ端子から出力されるデータが供給され、ＦＦ群２１−３のＤ１端子は電源に接続される。そして、ＦＦ群２１−０のＱ端子出力は、データＲＤＱ０〜７として図１に示したインタフェースロジック２を経由してデバイス外部に出力される。
【００４６】
以上のように、パラシリ変換回路では、メモリセルアレイから同時に出力される３２ビットのパラレルデータをＦＦ群２１−０〜２１−３に取り込んでおいて、これらＦＦ群で構成される８組のシフトレジスタ上で１段ずつシフト動作させながら、８ビットひとまとまりのデータをデータＲＤＱ０〜７としてシリアルに取り出している。
【００４７】
次に、入力されたシリアルデータをパラレルデータに変換してメモリセルアレイＡ，Ｂへ書き込むためのシリパラ変換回路について説明する。このシリパラ変換回路は、ＤＦＦ群２２−０〜２２−３，Ｄラッチ群２３−０〜２３−３，書き込みアンプ群２４−０〜２４−３及び２５−０〜２５−３で構成されている。パラシリ変換回路のところで説明したように、これらＤＦＦ群２２−０〜２２−３，Ｄラッチ群２３−０〜２３−３，書き込みアンプ群２４−０〜２４−３及び２５−０〜２５−３は、データＤＱ０〜７に対応してそれぞれ８個ずつ設けられている。ＤＦＦ群２２−０〜２２−３は、データ書き込み用のクロックであるクロック信号ＷＣＬＫに従って、Ｄ端子に入力されるデータをクロックの立ち上がりで取り込んでＱ端子から出力するＤタイプのフリップフロップである。このうち、ＤＦＦ群２２−０〜２２−２のＤ端子にはＤＦＦ群２２−１〜２２−３のＱ端子から出力されるデータが供給され、ＤＦＦ群２２−３のＤ端子には書き込みデータであるデータＷＤＱ０〜７が入力される。これらＤＦＦ群２２−０〜２２−３も上述したＦＦ群２１−０〜２１−３と同様に８組のシフトレジスタを構成している。
【００４８】
パラシリ変換回路では、ＦＦ群２１−３からＦＦ群２１−０に向かってメモリセルアレイからの読み出しデータを順送りして、入出力インタフェース回路に最も近いＦＦ群から読み出しデータとしてデータＲＤＱ０〜７を取り出していた。一方、シリパラ変換回路では入出力インタフェース回路から最も遠い位置にあるＦＦ群に対してデータＷＤＱ０〜７が供給される。これは、メモリセルアレイに対する書き込みの場合にも０ビット目のパラレルデータから順に供給されるためであって、０ビット目のパラレルデータをＤＦＦ群２２−３へまず取り込み、これをＤＦＦ群２２−０に向かって順次シフトさせてやることで、０ビット目〜３ビット目のパラレルデータがこの順でＤＦＦ群２２−０〜２２−３に保持されるようにしている。つまり、図４ではデータの書き込みよりもデータの読み出し（アクセスタイム）を優先させた構成となっている。
【００４９】
次に、Ｄラッチ群２３−０〜２３−３は、ＥＮ端子へ共通に入力されるラッチ信号Ｌａｔｃｈが“Ｈ”レベルの間に、ＤＦＦ群２２−０〜２２−３のＱ端子から出力されるデータをそれぞれＤ端子から取り込んで自身のＱ端子から出力する。次に、書き込みアンプ群２４−０〜２４−３は、メモリセルアレイＡへの書き込みを行う場合に“Ｈ”レベルとなる信号ＷＥＡがＥＮ端子に入力されており、このＥＮ端子が“Ｈ”レベルとなったときに、Ｄラッチ群２３−０〜２３−３の出力をそれぞれバッファリングしてメモリセルアレイＡに出力する。同様に、書き込みアンプ群２５−０〜２５−３は、メモリセルアレイＢに対する書き込みを行う場合に“Ｈ”レベルとなる信号ＷＥＢがＥＮ端子に入力されており、このＥＮ端子が“Ｈ”レベルとなったときに、Ｄラッチ群２３−０〜２３−３の出力をそれぞれバッファリングしてメモリセルアレイＢに出力する。
【００５０】
以上のように、シリパラ変換回路はシリアルに入力されるデータＷＤＱ０〜７をＦＦ群２２−０〜２２−３で構成されるシフトレジスタに取り込みながらシフト動作を並行して実施し、３２ビット分のデータをシフトレジスタに取り込んだところで、ラッチ信号Ｌａｔｃｈでシフトレジスタの保持するデータをラッチ群２３−０〜２３−３に転送し、これらラッチ群上のパラレルデータをメモリセルアレイＡ，Ｂの何れかに対して同時に書き込むようにしている。
【００５１】
なお、図４に示した構成では、クロック信号ＲＣＬＫ，ＷＣＬＫが供給される方向（図中、下から上に向かう方向）とデータがシフトされる方向（図中、上から下に向かう方向）が正反対になっているため、シフトレジスタの動作上は好ましい構成となっている。すなわち、データのセットアップ時間・ホールド時間のマージンの観点からするならば、シフトレジスタの各段が前段のデータを取り込んでこの取り込みデータを後段へ供給したのちに、シフトレジスタ各段に入力される前段のデータを変化させることが望ましい。この点、図示した回路構成によれば、下側に配置されたＦＦ群ほどクロック信号が早い時間に供給されて前段のデータを取り込むようになっている。その一方で、上側に配置されたＦＦ群ほどクロック信号が遅い時間に供給されてその出力データが変化するので、正に上記のようになっている。
【００５２】
ここで、図４に示したパラシリ変換回路およびシリパラ変換回路を構成する各部について具体的な回路構成例を示しておく。図５はＭＵＸ群２０−０〜２０−３の構成例であって、符号５０はインバータ，符号５１及び５２はトランスファゲートである。これらトランスファゲートはｎ型のＭＯＳＦＥＴ（金属酸化物半導体・電界効果トランジスタ）と白丸（○）が付けられたｐ型のＭＯＳＦＥＴの対で構成される一般的なものであって、これ以後に出現するトランスファゲートも同様である。図示した構成では、ＳＥＬ端子が“Ｈ”レベルになっていれば、トランスファゲート５１によってＡ端子とＱ端子が接続され、ＳＥＬ端子が“Ｌ”レベルになっていればトランスファゲート５２によってＢ端子とＱ端子が接続される。
【００５３】
次に、図６はロード機能付きのＦＦ群２１−０〜２１−３の構成例であって、符号５５〜６０はインバータ，符号６１〜６６はトランスファゲートである。このうち、インバータ５７，５８及びトランスファゲート６４はデータ保持部６７を構成し、インバータ５９，６０及びトランスファゲート６６はデータ保持部６８を構成している。図示した構成によれば、Ｌｏａｄ端子が“Ｈ”レベルの場合には、トランスファゲート６１，６２のうちの前者だけが開いてＤ２端子に入力されるデータ（ロードデータ）がトランスファゲート６３に伝達される。一方、Ｌｏａｄ端子が“Ｌ”レベルの場合には、後者のトランスファゲート６２だけが開いてＤ１端子に入力されるデータ（シフトデータ）がトランスファゲート６３に伝達される。
【００５４】
また、ＣＬＫ端子に入力されるクロックが“Ｌ”レベルになると、トランスファゲート６４が閉じてインバータ５８の出力とインバータ５７の入力との間が遮断されるとともに、トランスファゲート６３が開くことで、Ｌｏａｄ端子の論理レベルに応じて選択されたＤ１端子，Ｄ２端子の何れかに与えれているデータがデータ保持部６７に伝達される。また、このときにはトランスファゲート６５が閉じるので、データ保持部６７に保持されているデータがデータ保持部６８側に取り込まれるのを阻止するとともに、トランスファゲート６６が開いてデータ保持部６８がデータを保持するようになってその保持データをＱ端子に出力する。以上のように、ＣＬＫ端子に入力されるクロックの立ち下がりから次の立ち上がりまでは、Ｌｏａｄ端子の論理レベルに従って選択されたデータがデータ保持部６７に取り込まれるようになる。
【００５５】
一方、ＣＬＫ端子に入力されるクロックが“Ｈ”レベルになると、トランスファゲート６３が閉じてＤ１端子又はＤ２端子の何れかのデータがデータ保持部６７に伝達されるのを阻止するようになるとともに、トランスファゲート６４が開いてデータ保持部６７がクロックの立ち上がり時点で取り込んだデータを保持し続ける。またこのとき、トランスファゲート６６が閉じてインバータ６０の出力とインバータ５９の入力との間が遮断されるとともに、トランスファゲート６５が開くことで、データ保持部６７の保持データがデータ保持部６８側に伝達されるため、Ｑ端子から出力されるデータも変化する。以上のように、クロックの立ち上がりから次の立ち下がりまでは、クロックの立ち上がりでデータ保持部６７に取り込まれていたデータがデータ保持部６８およびＱ端子に伝達される。
【００５６】
次に、図７はＤＦＦ群２２−０〜２２−３の構成例であって、図６に示したものと同じ構成要素については同一の符号を付してある。図７に示したＤＦＦは図６に示したロード機能付きＦＦの構成例からインバータ５５及びトランスファゲート６１，６２を削除して、Ｄ端子を直接トランスファゲート６３に入力したものである。このため、前掲した図６ではＤ１端子に入力されるデータとＤ２端子に入力されるデータの何れかが選択されてデータ保持部６７に伝達されたのに対して、図７に示すＤＦＦではＤ端子に入力されたデータがクロック信号ＣＬＫが“Ｌ”レベルの期間中は、そのままデータ保持部６７に伝達される点のみが相違している。
【００５７】
次に、図８はＤラッチ群２３−０〜２３−３の構成例であって、符号７０〜７３はインバータ，符号７４〜７５はトランスファゲートである。ここで、インバータ７１，７２及びトランスファゲート７５はデータ保持部７６を構成している。図示した構成によると、ＥＮ端子に入力される信号が“Ｈ”レベルであれば、トランスファゲート７４が開いてＤ端子に入力されるデータがデータ保持部７６に伝達され、インバータ７１，７３を通じてＤ端子に入力されたデータそのものがＱ端子に出力される。またこのとき、トランスファゲート７５が閉じてインバータ７２の出力がインバータ７１の入力に伝達されるのを阻止する。一方、ＥＮ端子に入力される信号が“Ｌ”レベルであれば、トランスファゲート７４が閉じてトランスファゲート７５が開くので、データ保持部７６がデータを保持しつづけるようになる。
【００５８】
次に、図９は書き込みアンプ群２４−０〜２４−３及び２５−０〜２５−３の構成例であって、符号８０〜８１はインバータ，符号８２〜８３はｐ型のＭＯＳＦＥＴ，符号８４〜８５はｎ型のＭＯＳＦＥＴである。図示した構成によれば、ＥＮ端子に入力される信号が“Ｈ”レベルであればＭＯＳＦＥＴ８５がオンするほか、インバータ８０の出力が“Ｌ”レベルとなるのでＭＯＳＦＥＴ８２もオンする。このため、「入力」のデータが「出力」としてそのまま出される。すなわち、入力データが“Ｈ”レベルとなってインバータ８１の出力が“Ｌ”レベルとなれば、ＭＯＳＦＥＴ８３がオン，ＭＯＳＦＥＴ８４がオフとなって、出力が電源に接続される。一方、入力データが“Ｌ”レベルとなれば、ＭＯＳＦＥＴ８３がオフ，ＭＯＳＦＥＴ８４がオンとなって出力が接地に接続される。このほか、ＥＮ端子に入力される信号が“Ｌ”レベルとなってインバータ８０の出力が“Ｈ”レベルとなれば、ＭＯＳＦＥＴ８２，８５が何れもオフとなるため、入力データに依らずに出力がハイインピーダンス状態となる。
【００５９】
次に、上記構成による半導体記憶装置の動作を説明する。ここで、図１０はメモリセルアレイからパラレルデータを読み出す場合の概略動作を示したタイミングチャートである。ここでは図４のメモリセルアレイＡからデータを読み出す場合について説明を行う。なお、この場合はメモリセルアレイからの読み出しであるため、信号ＷＥＡ，信号ＷＥＢ，ラッチ信号Ｌａｔｃｈは何れも“Ｌ”レベルのままであり、クロック信号ＷＣＬＫにもクロックは入力されない。
【００６０】
さて、バンク及び行の活性化要求とこれに引き続く読み出し要求が、メモリセルアレイＡ上の特定のメモリセル群を指定したアドレス信号とともに与えられると、複数のバンクのうち、アドレス信号で指定された特定のバンクが活性化される。また、アドレス信号で指定されたメモリセルアレイ上の行に対応するワード線が活性化され、アドレス信号で指定された列に対応するビット線上に読み出されたメモリセルのデータがセンスアンプ，カラムスイッチ，データアンプ等を通じて読み出される。ここまでは従来の半導体記憶装置と同様であって、これら一連の動作によって、図４に示したメモリセルアレイＡに存在しているＤＱ０〜７＜０＞〜ＤＱ０〜７＜３＞の各ブロックから合計３２ビット分のデータが出力されるようになる。
【００６１】
一方、メモリセルアレイＡに対するデータ読み出し要求があると、実際の読み出しに先だって図４の信号ＳＥＬＲが予め“Ｈ”レベルに設定される。これにより、ＭＵＸ群２０−０〜２０−３はメモリセルアレイＡからのデータＤＱ０〜７＜０＞〜ＤＱ０〜７＜３＞を選択して、その各々をＦＦ群２１−０〜２１−３のＤ２端子に供給する。そして、時刻ｔ１でメモリセルアレイＡから読み出されたデータが出始めるものと想定する。なお、図１０においては読み出されたデータＤＱ０〜７＜０＞〜ＤＱ０〜７＜３＞がそれぞれ８ビットのデータ「ｄａｔａ０」〜「ｄａｔａ３」であるものとしている。
【００６２】
次に、データロード信号ＬＯＡＤにパルスが入力されて時刻ｔ２で“Ｈ”レベルとなると、ＦＦ群２１−０〜２１−３はそれぞれＤ２端子に入力されているデータ「ｄａｔａ０」〜「ｄａｔａ３」の取り込みを開始する。この後、時刻ｔ３でクロック信号ＲＣＬＫが立ち上がると、ＦＦ群２１−０〜２１−３はＤ２端子から取り込んだデータ「ｄａｔａ０」〜「ｄａｔａ３」をＱ端子から出力するようになる。この結果、ＦＦ群２１−０からは０ビット目のパラレルデータである「ｄａｔａ０」がデータＲＤＱ０〜７として出力され、入出力インタフェース回路５−１回路を経て、これらデータＲＤＱ０〜７の各々に対応するＩ／Ｏパッドからデバイス外部に出力される。
【００６３】
この後、時刻ｔ４でデータロード信号ＬＯＡＤが“Ｌ”レベルに切り替わると、ＦＦ群２１−０〜２１−３はＤ１端子側を選択するようになる。その後に時刻ｔ５でクロック信号ＲＣＬＫが立ち下がると、ＦＦ群２１−０〜２１−３はＤ１端子に入力されているデータの取り込みを開始する。すなわち、ＦＦ群２１−０〜２１−２はＦＦ群２１−１〜２１−３から出力されているデータ「ｄａｔａ１」〜「ｄａｔａ３」を取り込むようになる。なお、ＦＦ群２１−３のＤ１端子は電源に接続されているので固定値（１６進数で“ＦＦ”）が取り込まれ、これがＦＦ群２１−２〜２２−０に順次シフトされてゆくが、本実施形態の動作には直接関係しないためこれに関する説明は以後省略する。
【００６４】
次に、時刻ｔ６でクロック信号ＲＣＬＫが立ち上がると、ＦＦ群２１−０〜２１−２は取り込んでいたデータ「ｄａｔａ１」〜「ｄａｔａ３」をそれぞれ出力するようになる。この結果、データ「ｄａｔａ０」の場合と同様に、データＲＤＱ０〜７としてデータ「ｄａｔａ１」がデバイス外部へ出力されることになる。以後同様にして、ＦＦ群２１−０，２１−１は時刻ｔ７でＤ１端子に入力されるデータ「ｄａｔａ２」，「ｄａｔａ３」の取り込みを開始し、時刻ｔ８で取り込んだデータを出力するため、データＲＤＱ０〜７として「ｄａｔａ２」がデバイス外部へ出力される。次いで、ＦＦ群２１−０は時刻ｔ９でＤ１端子に入力されるデータ「ｄａｔａ３」の取り込みを開始し、時刻ｔ１０で取り込んだデータをデータＲＤＱ０〜７として出力し、これがデバイス外部に出力される。こうして、８ビット×４サイクル分のシリアルなデータ読み出しが完了する。
【００６５】
そして、いまメモリセルアレイＡが図１に示したメモリセルアレイ１−１であるとすれば、メモリセルアレイ１−３及びシリパラ／パラシリ変換回路８−３においても上述した動作が行われ、最終的に８ビット×８サイクルのデータがデバイス外部へ読み出される。また、メモリセルアレイ１−２，１−４，１−６，１−８でもいま述べたのと同様な処理が行われる。
なお、上述の説明ではメモリセルアレイＡからの読み出しデータを対象としていたが、メモリセルアレイＢからの読み出しデータを対象としてパラシリ変換を行う場合も、以下の点を除いてメモリセルアレイＡの場合と同じである。すなわち、この場合は選択信号ＳＥＬＲが予め“Ｌ”レベルに設定されて、ＭＵＸ群２０−０〜２０−３がメモリセルアレイＢからのデータＤＱ０〜７＜０＞〜ＤＱ０〜７＜３＞をそれぞれ選択してＦＦ群２１−０〜２１−３のＤ２端子に供給する。そしてこれ以後の動作はメモリセルアレイＡの場合と同じである。
【００６６】
次に、図１１はメモリセルアレイに対してデータを書き込む場合の概略動作を示したタイミングチャートである。ここでも、メモリセルアレイＡに対してデータを書き込む場合について説明する。なお、この場合はメモリセルアレイに対する書き込みであるため、データロード信号ＬＯＡＤは“Ｌ”レベルのままであり、クロック信号ＲＣＬＫにもクロックは入力されない。また、書き込みデータとしては、読み出しの場合と同様のデータ「ｄａｔａ０」〜「ｄａｔａ３」がメモリセルアレイＡ上のブロックＤＱ０〜７＜０＞〜ＤＱ０〜７＜３＞にそれぞれ書き込まれるものとする。
【００６７】
まず、読み出しのところで説明したのと同様にして、バンク及び行の活性化要求とこれに引き続く書き込み要求がアドレス信号とともに与えられると、指定されたバンク及びワード線が活性化されて指定された列に対応するビット線への書き込みが可能な状態となる。ここまでは従来の半導体記憶装置と同様である。このほか、メモリセルアレイＡに対する書き込み要求があると、実際の書き込みに先だって信号ＷＥＡが“Ｈ”レベルに設定され、一方で信号ＷＥＢが“Ｌ”レベルに設定される。これによって、書き込みアンプ群２５−０〜２５−３がディセーブル状態となってその出力がハイインピーダンス状態となる。一方、書き込みアンプ群２４−０〜２４−３はイネーブル状態となるため、ＦＦ群２３−０〜２３−３からメモリセルアレイＡの各ブロックＤＱ０〜７＜０＞〜ＤＱ０〜７＜３＞に対して出力可能な状態となる。
【００６８】
その後、外部から半導体記憶装置に対して書き込みデータを順次与えてゆくと、図１に示したインタフェースロジック２を介して、時刻ｔ２１でデータＷＤＱ０〜７に書き込みデータ「ｄａｔａ０」が供給されるようになる。このデータはＦＦ群２２−３のＤ端子に入力されてデータの取り込みが始まる。その後、時刻ｔ２２でクロック信号ＷＣＬＫが立ち上がると、シフトレジスタ上でシフト動作が行われる結果、ＦＦ群２２−３がデータの取り込みを完了させてデータ「ｄａｔａ０」を出力するようになり、このデータはＦＦ群２２−２のＤ端子にも入力される。次に、時刻ｔ２３になるとデータＷＤＱ０〜７上のデータがデータ「ｄａｔａ１」に切り替わって、時刻ｔ２４でクロック信号ＷＣＬＫが立ち上がると、ＦＦ群２２−２はＦＦ２２群−３から出力されていたデータ「ｄａｔａ０」を取り込んで出力するようになり、このデータはＦＦ群２２−１のＤ端子にも入力される。一方、ＦＦ群２２−３はＷＤＱ０〜７上のデータ「ｄａｔａ１」を取り込んで出力するようになる。
【００６９】
これ以後も同様のシフト動作が行われる。すなわち、時刻ｔ２５でＷＤＱ０〜７がデータ「ｄａｔａ２」に切り替わり、時刻ｔ２６でクロック信号ＷＣＬＫが立ち上ると、ＦＦ群２２−１はＦＦ群２２−２から出力されていたデータ「ｄａｔａ０」を取り込んで出力するようになり、このデータがＦＦ群２２−０のＤ端子にも入力される。また、ＦＦ群２２−２はＦＦ群２２−３から出力されていたデータ「ｄａｔａ１」を取り込んで出力し、ＦＦ群２２−３はＷＤＱ０〜７から入力されたデータ「ｄａｔａ２」を取り込んで出力するようになる。次いで、時刻ｔ２７でＷＤＱ０〜７がデータ「ｄａｔａ３」に切り替わり、その後の時刻ｔ２８でクロック信号ＷＣＬＫが立ち上がると、ＦＦ群２２−０〜２２−２はそれぞれはＦＦ群２２−１〜２２−３から出力されていたデータ「ｄａｔａ０」〜「ｄａｔａ２」を出力し、ＦＦ群２２−３はＷＤＱ０〜７から入力されていた「ｄａｔａ３」を出力するようになる。
【００７０】
以上のように、クロック信号ＷＣＬＫに同期して、データ「ｄａｔａ０」〜「ｄａｔａ３」が順次ＦＦ群２２−３に取り込まれ、同時に、ＦＦ群２２−０〜２２−３で構成されるシフトレジスタがシフト動作を行ってゆく。その結果、時刻ｔ２８には８ビット×４サイクル分のデータ全てがＦＦ群２２−０〜２２−３に取り込まれる。この後、時刻ｔ２９になってラッチ信号Ｌａｔｃｈにパルスが入って同信号が“Ｈ”レベルとなると、Ｄラッチ群２３−０〜２３−３はＦＦ群２２−０〜２２−３から出力されているデータ「ｄａｔａ０」〜「ｄａｔａ３」を取り込んで各々のＱ端子から出力する。その結果、これらデータは書き込みアンプ群２４−０〜２４−３を通じてメモリセルアレイＡの各ブロックＤＱ０〜７＜０＞〜ＤＱ０〜７＜３＞に書き込まれる。
【００７１】
なお、上述の説明ではメモリセルアレイＡに対する書き込みを対象としていたが、メモリセルアレイＢに対する書き込みの際に行われるシリパラ変換に関しても以下の点を除いてメモリセルアレイＡの場合と同じである。すなわち、この場合は、実際の書き込みに先だって信号ＷＥＡが“Ｌ”レベルに設定されるとともに信号ＷＥＢが“Ｈ”レベルに設定される結果、書き込みアンプ群２４−０〜２４−３がディセーブル状態となってその出力がハイインピーダンス状態となり、また、書き込みアンプ群２５−０〜２５−３がイネーブル状態となる。このため、メモリセルアレイＡについて説明したのと同様の動作によって、データ「ｄａｔａ０」〜「ｄａｔａ３」が全てＤラッチ群２２−０〜２２−３に取り込まれてから、書き込みアンプ群２５−０〜２５−３を通じてメモリセルアレイＢの各ブロックＤＱ０〜７＜０＞〜ＤＱ０〜７＜３＞に書き込まれる。
【００７２】
〔第２実施形態〕
先に述べたように、本実施形態ではシリパラ変換回路とパラシリ変換回路で一部の回路を共有させているが、機能そのものは第１実施形態と同じであるため、図１，図２，図１０，図１１を参照して説明した動作についても第１実施形態と全く同様である。本実施形態は、シリパラ／パラシリ変換回路の細部にわたる構成とその動作のみが第１実施形態のものと異なっている。さて、図１２は本実施形態によるシリパラ／パラシリ変換回路の詳細な構成を示しており、図４に示したものと同じ構成要素については同一の符号を付してある。
【００７３】
本実施形態では、図４に存在していたＤＦＦ群２２−０〜２２−３を省略しており、これらが果たしていた機能をＦＦ群２１−０〜２１−３を利用して実現している。そのために、図４ではＦＦ群２１−３のＤ１端子が電源に接続されていたところ、本実施形態では書き込みデータの入力されるＷＤＱ０〜７に接続するようにしている。また、ＤＦＦ群２２−０〜２２−３が削除されたことに伴い、Ｄラッチ群２３−０〜２３−３のＤ端子にはＦＦ群２１−０〜２１−３のＱ端子出力を接続している。このほか、図４に示したクロック信号ＲＣＬＫ，ＷＣＬＫにそれぞれ入力されるクロックが何れも図１０に示したクロック信号ＲＷＣＬＫに与えられる。なお、メモリセルアレイに対する読み出し動作と書き込み動作が全く同時に行われることはないので、パラシリ変換回路を構成するシフトレジスタとシリパラ変換回路を構成するシフトレジスタを共用して、パラシリ変換動作とシリパラ変換動作を時分割で行うようにしても問題はない。
【００７４】
次に、上記構成による半導体記憶装置の動作について第１実施形態との相違点を中心に説明する。最初に、メモリセルアレイから読み出されるパラレルデータに対するパラシリ変換処理について前掲した図１０を参照して説明するが、この場合の動作は第１実施形態と同じである。すなわち、第１実施形態と同様にメモリセルアレイＡからの読み出しを想定すると、時刻ｔ１でメモリセルアレイＡから同時に出力されたデータＤＱ０〜７＜０＞〜ＤＱ０〜７＜３＞は、時刻ｔ２におけるデータロード信号ＬＯＡＤの立ち上りで選択されるようになる。その後、時刻ｔ３でクロック信号ＲＷＣＬＫ（図１０のＲＣＬＫに相当）が立ち上がると、選択されていたデータ「ｄａｔａ０」〜「ｄａｔａ３」がそれぞれＦＦ群２１−０〜２１−３にロードされ、その結果、データＲＤＱ０〜７としてまずデータ「ｄａｔａ０」が得られる。これ以降は、クロックＲＷＣＬＫの立ち上がりに同期してシフト動作が行われてゆき、時刻ｔ６，ｔ８，ｔ１０でそれぞれデータ「ｄａｔａ１」，「ｄａｔａ２」，「ｄａｔａ３」がデータＲＤＱ０〜７に得られる。
【００７５】
次に、メモリセルアレイに対する書き込みの際に行われるシリパラ変換動作について前掲した図１１を参照して説明する。なお、同図に示したＤＦＦ群２２−０〜２２−３はＦＦ群２１−０〜２１−３と読み替える必要がある。ここでも、第１実施形態と同様にメモリセルアレイＡに対してデータを書き込む場合を想定する。まず、メモリセルアレイに対して書き込みを行う場合にははデータロード信号ＬＯＡＤが“Ｌ”レベルに維持されるため、ＦＦ群２１−０〜２１−３はＤ１端子，Ｄ２端子の内のＤ１端子側を選択している。そして、時刻ｔ２１でデータ「ｄａｔａ０」がＷＤＱ０〜７として与えられると、ＦＦ群２１−３はこのデータの取り込みを開始させて、その後に時刻ｔ２２でクロック信号ＲＷＣＬＫ（図１１のＷＣＬＫに相当）が立ち上がってシフト動作が行われると、ＦＦ群２１−３はこのデータを取り込むとともにＦＦ群２１−２のＤ１端子に供給する。次に、時刻ｔ２３でＷＤＱ０〜７にデータ「ｄａｔａ１」が与えられ、時刻ｔ２４でシフト動作がなされるとＦＦ群２１−２，２１−３はそれぞれデータ「ｄａｔａ０」，「ｄａｔａ１」を出力するようになる。
【００７６】
これ以後も同様であって、時刻ｔ２５でＷＤＱ０〜７にデータ「ｄａｔａ２」が与えられ、時刻ｔ２６におけるシフト動作の結果としてＦＦ群２１−１〜２１−３はそれぞれデータ「ｄａｔａ０」〜「ｄａｔａ２」を出力する。次いで、時刻ｔ２７でＷＤＱ０〜７にデータ「ｄａｔａ３」が与えられ、時刻ｔ２８におけるシフト動作の結果としてＦＦ群２１−０〜２１−３はそれぞれデータ「ｄａｔａ０」〜「ｄａｔａ３」を出力するようになる。こうして、シリアルに入力された８ビット×４サイクル分のデータがＦＦ群２１−０〜２１−３上に揃うと、時刻ｔ２９でラッチ信号Ｌａｔｃｈを“Ｈ”レベルにして、ＦＦ群２１−０〜２１−３に保持されているデータをそれぞれＤラッチ群２３−０〜２３−３に転送する。この結果、これらＤラッチ群に転送された３２ビットのデータが書き込みアンプ群２４−０〜２４−３を経てメモリセルアレイＡ上の各ブロックＤＱ０〜７＜０＞〜ＤＱ０〜７＜３＞に書き込まれる。
【００７７】
以上のように、本実施形態では、シリパラ変換回路とパラシリ変換回路の一部を共用しているため、第１実施形態（図４）に比べて、１個のシリパラ／パラシリ変換回路当たり３２個ものＤＦＦを削減することができる。このため、シリパラ／パラシリ変換回路の規模が小さくなり、第１実施形態よりもさらにチップ面積の縮小および消費電流の削減を図ることが可能となる。
【００７８】
なお、上記各実施形態では、シリパラ／パラシリ変換回路の両側に配置されたメモリセルアレイＡ，Ｂが何れも０ビット目〜３ビット目のデータを出力する構成としたが、例えば、メモリセルアレイＡからは０ビット目〜３ビット目のデータを出力し、メモリセルアレイＢからは４ビット目〜７ビット目のデータを出力するように構成しても良い。もっとも、そうした構成にするとメモリセルアレイＡ，Ｂの双方を活性化させることになるので、それに要する消費電流を考慮すると、上述した第１実施形態や第２実施形態のように或る時点では片側のメモリセルアレイだけを活性化させる構成の方がより好ましい。
【００７９】
以上詳述したように、本発明の各実施形態では、最初に出力すべき０ビット目のデータを保持するためのＦＦ群をＩ／Ｏパッドに最も近い位置へ全Ｉ／Ｏ（ＤＱ０〜ＤＱ７）について集中して配置している。このため、アクセスタイムに最も影響するクリティカルな０ビット目のデータを最小限の遅延で出力することができる。また、全てのＩ／Ｏに関するＦＦ群や信号線を集中して配置，配線するようにして、Ｉ／Ｏ毎に配線長がばらつかないように工夫している。このため、配線遅延による差異がＩ／Ｏ間で無くなってタイミングのばらつきを非常に小さくすることができ、Ｉ／Ｏ間のスキュー差を最小限にとどめることが可能となる。具体的には、動作マージンとして０．２〜０．３ｎｓ程度の改善を見込むことができる。
【００８０】
また、シリパラ／パラシリ変換回路を動作させるためのクロック信号，データロード信号，ラッチ信号などの全ての制御信号をＩ／Ｏパッド（チップ中央付近）に近い方から遠い方（チップ周縁部）に向かって同一方向に走らせるようにしている。このため、例えばクロック信号の到達が遅いところではデータロード信号の到達も同じように遅れることになって、クロック信号とデータロード信号の間のスキューずれによってマージンが悪化することを回避することができる。具体的には、クロック信号とデータロード信号の間のスキュー差を０．１ｎｓ以下にまで抑えることが可能となる。また、例えばクロック信号とデータロード信号を同一方向に走らせているので、これら制御信号を無理なく配線することができ、配線の引き回しが容易になる。
【００８１】
また、シリパラ／パラシリ変換回路をこれに隣接する左右のメモリセルアレイで共用するように構成している。このため、従来構成に比べてシリパラ／パラシリ変換回路の数を半減させることができ、その分、素子数が削減されてチップ面積を小さくできるとともに、削減されたシリパラ／パラシリ変換回路に必要となるはずの消費電流分を低減させることが可能となる。
【００８２】
【発明の効果】
以上説明したように、本発明では、メモリセルアレイとの間で受け渡されるパラレルデータと外部との間で受け渡されるシリアルデータの間の変換を行うための変換手段が、隣接するメモリセルアレイ間で共有されている。このため、従来に比べて変換手段の台数を半減させることができ、その分、素子数が削減されてチップ面積を小さくできるとともに、削減された変換手段の分だけ消費電流分も低減させることが可能となる。
また、本発明では、パラレルデータを構成する各データが保持される複数の保持手段のうち、半導体記憶装置の外部へ最初に出力されるデータを保持する保持手段を入出力パッドに最も近接して配置するようにしている。このため、最もクリティカルなデータを最小限の遅延で出力可能となり、アクセスタイムの短縮による性能向上が実現される。
さらに、本発明では、パラレルデータからシリアルデータへの変換動作とシリアルデータからパラレルデータへの変換動作を同一のシフトレジスタを共用して時分割で行うようにしている。このため、前者の変換動作と後者の変換動作を別個のシフトレジスタで構成した場合に比べて回路規模を小さくすることができ、チップ面積が縮小できるとともに消費電流も削減できる。
【００８３】
また、請求項２記載の発明では、外部との間で同時に受け渡されるデータを保持する保持手段が入出力パッド全てについてまとめて配置されている。これにより、変換手段と各入出力パッドとの間の配線長をＩ／Ｏ間で揃えることができ、入出力パッド間で配線遅延による差異が無くなる。このため、Ｉ／Ｏ間のスキュー差を最小限にとどめることが可能となり、半導体記憶装置全体の動作の高速化を図ることができる。また、大容量化によってチップサイズを大きくしたときに、入出力パッドの位置を変更しなくともＩ／Ｏ間で配線長が不揃いにならないため、高速動作に支障を来すおそれがない。また、半導体記憶装置の世代が変わっても入出力端子の配置の互換性を保てるため、ＢＧＡなどのＣＳＰにも容易に適用できるほか、従来の入出力端子の配置を想定して設計されたプリント基板等を流用できるため、プリント基板を最初から設計し直すといった無駄もなくなる。また、請求項３記載の発明では、クロック信号やデータロード信号といった変換動作のための制御信号を、入出力パッドに最も近接配置された保持手段側から保持手段の配置に沿うように供給している。このため、制御信号が変換手段内の各部へ供給されるタイミングを制御信号間で揃えることができるため、制御信号間のスキューずれによってマージンが悪化することがなくなる。また、複数本の制御信号を同一方向に走らせることになるため、これら制御信号を無理なく配線でき、配線の引き回しが容易になる。
【００８４】
また、請求項４記載の発明では、複数の保持手段が保持するデータをクロック信号に従ってシフトさせることで変換動作を実現しており、その際、クロック信号が各保持手段に順次供給される方向とデータのシフト方向を逆にしている。このため、保持データがシフトされてゆく過程において、各段が前段のデータを取り込んでから前段のデータが変化するようになり、データのセットアップ時間・ホールド時間のマージンに余裕ができ、タイミング設計が容易になる。
また、請求項５記載の発明では、隣接するメモリセルアレイのうち、パラレルデータの受け渡しを行う何れかのメモリセルアレイを選択して、当該メモリセルアレイだけを活性化させている。このため、隣接するメモリセルアレイの全てを活性化させる構成に比べて消費電流を低減させることが可能となる。
【図面の簡単な説明】
【図１】  本発明の各実施形態による半導体記憶装置の概略構成を示すブロック図である。
【図２】  本発明の各実施形態によるシリパラ／パラシリ変換回路の概略構成を示すブロック図である。
【図３】  本発明の各実施形態による半導体記憶装置の詳細な構成を示すブロック図である。
【図４】  本発明の第１実施形態によるシリパラ／パラシリ変換回路の詳細な構成を示すブロック図である。
【図５】  本発明の各実施形態におけるマルチプレクサの構成例を示す回路図である。
【図６】  本発明の各実施形態におけるロード機能付きフリップフロップの構成例を示す回路図である。
【図７】  本発明の各実施形態におけるＤフリップフロップの構成例を示す回路図である。
【図８】  本発明の各実施形態におけるＤラッチの構成例を示す回路図である。
【図９】  本発明の各実施形態における書き込みアンプの構成例を示す回路図である。
【図１０】  本発明の各実施形態においてメモリセルアレイからパラレルデータを読み出す場合の概略動作を示すタイミングチャートである。
【図１１】  本発明の各実施形態においてメモリセルアレイに対してデータを書き込む場合の概略動作を示すタイミングチャートである。
【図１２】  本発明の第２実施形態によるシリパラ／パラシリ変換回路の詳細な構成を示すブロック図である。
【図１３】  従来の技術による半導体記憶装置の概略構成を示すブロック図である。
【図１４】  図１３に示したシリパラ／パラシリ変換回路とインタフェースロジック内に設けられた入出力インタフェース回路の間の接続関係を示すブロック図である。
【図１５】  図１３に示した半導体記憶装置におけるメモリセルアレイとＩ／Ｏパッドとの間の接続関係の詳細を示すブロック図である。
【図１６】  ＣＳＰの一種であるＢＧＡの底面図である。
【符号の説明】
１−１〜１−８  メモリセルアレイ
２  インタフェースロジック
５−１，５−２  入出力インタフェース回路
８−１〜８−４  シリパラ／パラシリ変換回路
１２−０〜１２−３  シフトレジスタ
２０−０〜２０−３  マルチプレクサ群
２１−０〜２１−３  フリップフロップ群
２２−０〜２２−３  Ｄフリップフロップ群
２３−０〜２３−３  Ｄラッチ群
２４−０〜２４−３，２５−０〜２５−３  書き込みアンプ群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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