(57)【特許請求の範囲】
【請求項１】
複数個のメモリセルと、
前記メモリセルに入力するデータを伝送するライトドライバと、
センス増幅器制御信号に応答して前記メモリセルから伝送されるデータを増幅して出力するセンス増幅器と、
外部からのデータ入力信号をバッファして出力するデータ入力バッファと、
外部からのアドレス入力信号をバッファして出力するアドレス入力バッファと、
１又は２サイクル後のライト動作の実行時に前記アドレス入力バッファからのライトアドレスを１又は２サイクルだけ遅延させて出力するライトアドレス保持手段と、
前記アドレス入力バッファからのリードアドレスと前記ライトアドレス保持手段からの１サイクル又は２サイクルだけ遅延されたライトアドレスとを選択的に出力する選択手段と、
前記アドレス入力バッファからのリードアドレスと前記ライトアドレス保持手段からの１サイクル又は２サイクル遅延されたライトアドレスとを比較しその結果が同一であれば第１及び第２比較信号を発生する比較手段と、
前記１サイクル後のライト動作の実行時は、前記第１比較信号を入力してバイパス０制御信号を発生し、前記２サイクル後のライト動作の実行時は、前記第１及び第２比較信号を入力してバイパス０、バイパス１、バイパス２、及びバイパス１２制御信号を発生するバイパス制御信号発生手段と、
前記１サイクル後のライト動作の実行時は、第１、第２制御信号を発生し、前記２サイクル後のライト動作の実行時は、第１、第２、第３制御信号を発生する制御信号発生手段と、
前記第１制御信号に応答して前記１又は２サイクルだけ遅延して入力されるデータ入力信号を伝送して第１、第２、第３信号を発生し、前記第２制御信号に応答して前記第２信号をラッチし、前記第３制御信号に応答して前記第３信号をラッチして前記ライトドライバに伝送するデータ入力保持手段と、
前記バイパス０制御信号に応答して前記第１信号を出力し、前記バイパス１及び１２制御信号に応答して前記第２信号を出力し、前記バイパス２及び１２制御信号に応答して前記第３信号を出力するデータ出力選択手段と、
１又は２サイクル後のライトバイパス動作の実行時にデータ出力バッファ制御信号に応答して前記データ出力選択手段からのデータをラッチして外部に出力するデータ出力バッファと、
前記センス増幅器及び前記データ出力バッファを制御するための制御信号を発生するセンス増幅器及びデータ出力バッファ制御信号発生手段と、  を具備することを特徴とする半導体メモリ装置。
【請求項２】
前記制御信号発生手段は、前記１サイクル後のライト動作の実行時は、ライト命令から１サイクル後にクロック信号と同期して前記第１制御信号を発生し、１サイクル前にライト命令があれば第２制御信号を発生し、前記２サイクル後のライト動作の実行時は、ライト命令から２サイクル後に前記クロック信号と同期して前記第１制御信号を発生し、リード命令前１又は２サイクル前にリード命令があれば前記第２制御信号を発生し、リード命令前１及び２サイクル前に共にライト命令があれば前記第３制御信号を発生することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記データ入力保持手段は、
前記第１制御信号に応答して前記データ入力バッファからのデータ入力信号を伝送する第１伝送手段と、
前記第１伝送手段の出力信号をラッチして前記第１信号を発生する第１ラッチと、
前記反転された第１制御信号に応答して前記第１信号を伝送する第２伝送手段と、
前記第２伝送手段の出力信号をラッチして前記第２信号を発生する第２ラッチと、
前記第１制御信号に応答して前記第２信号を伝送する第３伝送手段と、
前記第３伝送手段の出力信号をラッチする第３ラッチと、
前記反転された第１制御信号に応答して前記第３ラッチの出力信号を伝送する第４伝送手段と、
前記第４伝送手段の出力信号をラッチして第３信号を発生する第４ラッチと、
前記第２制御信号に応答して前記第２信号を伝送する第５伝送手段と、
前記第３制御信号に応答して前記第３信号を伝送する第６伝送手段と、
前記第５又は第６伝送手段からの信号をラッチする第５ラッチと、
を具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記データ出力バッファは、
前記データ出力バッファ制御信号に応答して前記センス増幅器出力信号を第１出力データ対に出力するデータ出力バッファイネーブル手段と、
前記データ出力バッファイネーブル手段から出力される第１出力データ対を反転しラッチして第２出力データ対に出力する反転及びラッチ手段と、
前記反転及びラッチ手段の出力信号を反転して最終データ出力信号対を発生するデータ出力手段と、
を具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記データ出力選択手段は、
前記バイパス１制御信号に応答して前記第２信号を伝送する第７伝送手段と、
前記バイパス２制御信号に応答して前記第３信号を伝送する第８伝送手段と、
前記第７及び第８伝送手段の出力信号をラッチする第６ラッチと、
前記バイパス１２制御信号に応答して前記第６ラッチにラッチされ反転された信号を前記データ出力バッファの第２出力データ対に伝送する第９伝送手段と、
前記バイパス０制御信号の反転された信号と前記クロック信号との論理和の反転に相当する信号に応答して前記第１信号を反転した信号を前記データ出力バッファの第２出力データ対に伝送する第１０伝送手段と、
を具備することを特徴とする請求項１又は請求項４に記載の半導体メモリ装置。
【請求項６】
前記センス増幅器及びデータ出力バッファ制御信号発生手段は、
前記データ出力バッファの第１出力データ対からの信号の論理和の反転を演算する第１反転論理和手段と、
センス増幅器イネーブル信号及び前記第１反転論理和手段の出力信号に応答して”ロー”レベルの信号を伝送し、前記第１反転論理和手段の出力信号又は前記センス増幅器イネーブル信号に応答して”ハイ”レベルの信号を伝送するセンス増幅器イネーブル手段と、
前記センス増幅器イネーブル手段の出力信号を反転する反転手段と、
前記バイパス０とバイパス１２制御信号との論理和の反転を演算する第２反転論理和手段と、
前記反転手段と第２反転論理和手段の出力信号との論理積により前記センス増幅器を制御するセンス増幅器制御信号発生手段と、
前記センス増幅器制御信号の反転により前記データ出力バッファを制御するデータ出力バッファ制御信号発生手段と、
を具備することを特徴とする請求項１又は請求項４に記載の半導体メモリ装置。
【請求項７】
複数個のメモリセルと、
前記メモリセルにデータを伝送するライトドライバと、
センス増幅器制御信号に応答して前記メモリセルから伝送されるデータを増幅して出力するセンス増幅器と、
外部からのデータ入力信号をバッファして出力するデータ入力バッファと、
外部からのアドレス入力信号をバッファして出力するアドレス入力バッファと、
データ出力バッファ制御信号に応答して前記センス増幅器から出力されるデータをバッファして出力するデータ出力バッファと、
を具備する半導体メモリ装置において、
１サイクル後のライト動作の実行時に前記アドレス入力バッファから出力されるライトアドレスを１サイクルだけ遅延させて出力し、リード命令入力時に入力されるリードアドレスと前記ライトアドレスを比較しその結果が同一であればバイパス１及びバイパス１２制御信号を発生し、２サイクル後のライト動作の実行時に前記アドレス入力バッファから出力されるライトアドレスを２サイクルだけ遅延させて出力し、リード命令入力時に入力されるリードアドレスと前記１又は２サイクル前のライトアドレスとを比較しその結果が同一であればバイパス０、バイパス１、バイパス２、及びバイパス１２制御信号を発生するバイパス制御信号発生手段と、
前記１サイクル後のライト動作の実行時に前記データ入力バッファから入力されるデータ入力信号を第１制御信号に応答して第１、第２、及び第３信号に発生し、第２制御信号に応答して前記第２信号を前記ライトドライバに出力し、前記バイパス1及びバイパス１２制御信号に応答して前記第２信号を前記データ出力バッファに出力し、前記２サイクル後のライト動作の実行時に前記データ入力バッファから入力されるデータ入力信号を前記第１制御信号に応答して前記第１、第２，及び第３信号として発生し、前記第２又は第３制御信号に応答して前記第２又は３信号を前記ライトドライバに出力し、前記バイパス０制御信号に応答して前記第１信号を前記データ出力バッファに出力し、前記バイパス１及びバイパス１２制御信号に応答して前記第２信号を前記データ出力バッファに出力し、前記バイパス２及びバイパス１２制御信号に応答して前記第３信号を前記データ出力バッファに出力するバイパス制御手段と、
を具備することを特徴とする半導体メモリ装置。
【請求項８】
前記バイパス制御信号発生手段は、
前記１又は２サイクル後のライト時に前記アドレス入力バッファからのライトアドレスを１又は２サイクルだけ遅延させて出力するライトアドレス保持手段と、
前記アドレス入力バッファからのリードアドレスと前記ライトアドレス保持手段からの１又は２サイクルだけ遅延されたライトアドレスを選択的に出力する選択手段と、
前記アドレス入力バッファからのリードアドレスと前記ライトアドレス保持手段からの１又は２サイクルだけ遅延されたライトアドレスとを比較しその結果同一であれば第１及び第２比較信号を発生する比較手段と、
前記１サイクル後のライト動作の実行時は前記第１比較信号を入力してバイパス０制御信号を発生し、前記２サイクル後のライト動作の実行時は前記第１、第２比較信号を入力してバイパス０、バイパス１、バイパス２、及びバイパス１２制御信号を発生するバイパス制御信号発生手段と、
を具備することを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記バイパス制御手段は、
前記１サイクル後のライト動作の実行時は前記第１及び第２制御信号を発生し、前記２サイクル後のライト動作の実行時は前記第１、第２、第３制御信号を発生する制御信号発生手段と、
前記第１制御信号に応答して前記第１又は第２サイクルだけ遅延されて入力されるデータ入力信号を伝送して第１、２、３信号を発生し、前記第２制御信号に応答して前記第２信号をラッチし、前記第３制御信号に応答して前記第３信号をラッチして前記ライトドライバに伝送するデータ入力保持手段と、
前記バイパス０制御信号に応答して前記第１信号を出力し、前記バイパス１及び１２制御信号に応答して前記第２信号を出力し、前記バイパス２及び１２制御信号に応答して前記第３信号を出力するデータ出力選択手段と、
前記センス増幅器及び前記データ出力バッファを制御するための制御信号を発生するセンス増幅器及びデータ出力バッファ制御信号発生手段と、
を具備することを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１０】
前記制御信号発生手段は、前記１サイクル後のライト動作の実行時は、ライト命令から１サイクル後にクロック信号と同期して前記第１制御信号を発生し、１サイクル前にライト命令があれば前記第２制御信号を発生し、前記２サイクル後のライト動作の実行時は、ライト命令から２サイクル後に前記クロック信号と同期して前記第１制御信号を発生し、リード命令の１又は２サイクル前にリード命令があれば前記第２制御信号を発生し、リード命令の１及び２サイクル前に共にライト命令があれば前記第３制御信号を発生することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記データ入力保持手段は、
前記第１制御信号に応答して前記データ入力バッファからのデータ入力信号を伝送する第１伝送手段と、
前記第１伝送手段の出力信号をラッチして前記第１信号を発生する第１ラッチと、
前記反転された第１制御信号に応答して前記第１信号を伝送する第２伝送手段と、
前記第２伝送手段の出力信号をラッチして前記第２信号を発生する第２ラッチと、
前記第１制御信号に応答して前記第２信号を伝送する第３伝送手段と、
前記第３伝送手段の出力信号をラッチする第３ラッチと、
前記反転された第１制御信号に応答して前記第３ラッチの出力信号を伝送する第４伝送手段と、
前記第４伝送手段の出力信号をラッチして第３信号を発生する第４ラッチと、
前記第２制御信号に応答して前記第２信号を伝送する第５伝送手段と、
前記第３制御信号に応答して前記第３信号を伝送する第６伝送手段と、
前記第５又は第６伝送手段からの信号をラッチする第５ラッチと、
を具備することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１２】
前記データ出力バッファは、
前記データ出力バッファ制御信号に応答して前記センス増幅器出力信号を第１出力データ対に出力するデータ出力バッファイネーブル手段と、
前記データ出力バッファイネーブル手段から出力される第１出力データ対を反転しラッチして第２出力データ対に出力する反転及びラッチ手段と、
前記反転及びラッチ手段の出力信号を反転して最終データ出力信号対を発生するデータ出力手段と、
を具備することを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１３】
前記データ出力選択手段は、
前記バイパス１制御信号に応答して前記第２信号を伝送する第７伝送手段と、
前記バイパス２制御信号に応答して前記第３信号を伝送する第８伝送手段と、
前記第７及び第８伝送手段の出力信号をラッチする第６ラッチと、
前記バイパス１２制御信号に応答して前記第６ラッチにラッチされ反転された信号を前記データ出力バッファの第２出力データ対に伝送する第９伝送手段と、
前記バイパス０制御信号の反転された信号と前記クロック信号との論理和の反転に相当する信号に応答して前記第１信号を反転した信号を前記データ出力バッファの第２出力データ対に伝送する第１０伝送手段と、
を具備することを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１４】
前記センス増幅器及びデータ出力バッファ制御信号発生手段は、
前記データ出力バッファの第１出力データ対からの信号の論理和の反転を演算する第１反転論理和手段と、
センス増幅器制御信号及び前記第１反転論理和手段の出力信号に応答して”ロー”レベルの信号を伝送し、前記第１反転論理和手段の出力信号又は前記センス増幅器制御信号に応答して”ハイ”レベルの信号を伝送するセンス増幅器イネーブル手段と、
前記センス増幅器イネーブル手段の出力信号を反転する反転手段と、
前記バイパス０及びバイパス１２制御信号の論理和の反転を演算する第２反転論理和手段と、
前記反転手段及び第２反転論理和手段の出力信号の論理積を演算して前記センス増幅器制御信号を発生するセンス増幅器制御信号発生手段と、
前記センス増幅器制御信号を反転して前記データ出力バッファ制御信号を発生するデータ出力バッファ制御信号発生手段と、
を具備することを特徴とする請求項９又は１２に記載の半導体メモリ装置。
【請求項１５】
複数個のメモリセルと、
前記メモリセルにデータを伝送するライトドライバと、
センス増幅器制御信号に応答して前記メモリセルから伝送されるデータを増幅して出力するセンス増幅器と、
外部からのデータ入力信号をバッファして出力するアドレス入力バッファと、
データ出力バッファ制御信号に応答して前記センス増幅器から出力されるデータをバッファして出力するデータ出力バッファと、
を具備する半導体メモリ装置のデータ処理方法において、
１サイクル後のライト動作の実行時に前記アドレス入力バッファから出力されるライトアドレスを１サイクルだけ遅延させて出力し、リード命令入力時に入力されるリードアドレスと前記ライトアドレスとを比較しその結果同一であればバイパス１及びバイパス１２制御信号を発生し、２サイクル後のライト動作時に前記アドレス入力バッファから出力されるライトアドレスを２サイクルだけ遅延させて出力し、リード命令入力時に入力されるリードアドレスと前記１又は２サイクル前のライトアドレスを比較しその結果同一であればバイパス０、バイパス１、バイパス２、及びバイパス１２制御信号を発生する段階と、
前記１サイクル後のライト動作の実行時に前記データ入力バッファから入力されるデータ入力信号を第１制御信号に応答して第１、第２、第３信号に発生し、第２制御信号に応答して前記第２信号を前記ライトドライバに出力し、前記バイパス１及びバイパス１２制御信号に応答して前記第２信号を前記データ出力バッファに出力し、前記２サイクル後のライト動作の実行時に前記データ入力バッファから入力されるデータ入力信号を前記第１制御信号に応答して前記第１、第２、第３信号として発生し、前記第２又は第３制御信号に応答して前記第２又は第３信号を前記ライトドライバに出力し、前記バイパス０制御信号に応答して前記第１信号を前記データ出力バッファに出力し、前記バイパス１及びバイパス１２制御信号に応答して前記第２信号を前記データ出力バッファに出力し、前記バイパス２及びバイパス１２制御信号に応答して前記第３信号を前記データ出力バッファに出力する段階と、
を具備することを特徴とする半導体メモリ装置のデータ処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、より詳しくは、１又は２サイクル後のライト動作を実行する機能を有し、ライト後のリード動作の実行時にライトアドレスとリードアドレスが同一である場合に入力データをバイパスすることができる半導体メモリ装置及びその装置のデータ処理方法に関する。
【０００２】
【従来の技術】
従来、１又は２サイクル後のライト動作を実行することができる半導体メモリ装置では、ライト動作の実行時に外部から入力されるライトアドレスを装置内部で１又は２サイクルだけ遅延させてアドレスデコーダーに入力してワードライン及びビットラインを選択し、ライトアドレス入力から１サイクル又は２サイクルだけ遅延されて外部から入力されるデータ入力信号をライトドライバに伝送して１又は２サイクル後のライト動作を行う。即ち、１又は２サイクル後のライト動作とは、半導体メモリ装置がライトアドレスを入力し、該ライトアドレスの入力から１又は２サイクルだけ遅延して外部からのライトデータを入力してライト動作を行うことをいう。
【０００３】
【発明が解決しようとする課題】
ところが、従来の半導体メモリ装置は、１又は２サイクル後のライト機能を有するが、多様なバイパス機能は有しない。具体的には、従来の半導体メモリ装置は、リード命令の２サイクル前にライト命令があるか、リード命令の１又は２サイクル前にライト命令がある場合に、ライトデータをメモリセルに書込まずにデータ出力バッファを通じて外部に出力するバイパス機能を具備している。しかし、その詳細回路構成は公開されていない。また、従来の半導体メモリ装置は、ライト命令後に直ぐにリード命令があり、そのライトアドレスとリードアドレスとが同一である場合のバイパス機能は有しない。
【０００４】
本発明の目的は、例えば、多様なバイパス機能を有し１サイクル又は２サイクル後のライト動作を実行することができる半導体メモリ装置及びその装置のデータ処理方法を提供することにある。
【０００５】
【課題を解決するための手段】
前記目的を達成するため本発明に係る半導体メモリ装置は、複数個のメモリセル、それらメモリセルに入力されるデータを伝送するライトドライバ、センス増幅器制御信号に応答してそれらメモりセルから伝送されたデータを増幅して出力するセンス増幅器、外部からのデータ入力信号をバッファして出力するデータ入力バッファ、外部からのアドレス入力信号をバッファして出力するアドレス入力バッファ、１又は２サイクル後のライト時に前記アドレス入力バッファからのライトアドレスを１又は２サイクルだけ遅延させて出力するライトアドレス保持手段、前記アドレス入力バッファからのリードアドレスと前記ライトアドレス保持手段からの１サイクル又は２サイクルだけ遅延されたライトアドレスを選択的に出力する選択手段、前記アドレス入力バッファからのリードアドレスと前記ライトアドレス保持手段からの１サイクル又は２サイクルだけ遅延されたライトアドレスを比較して、同一であれば第１、第２比較信号を発生する比較手段、前記１サイクル後のライト動作の実行時は前記第１比較信号を入力してバイパス１、バイパス１２の制御信号を発生し、前記２サイクル後のライト動作の実行時は前記第１、第２比較信号を入力してバイパス０、バイパス１、バイパス２及びバイパス１２制御信号を発生するバイパス制御信号発生手段、前記１サイクル後のライト動作の実行時は第１、第２制御信号を発生し、前記２サイクル後のライト動作の実行時は第１、第２、第３制御信号を発生する制御信号発生手段、前記第１制御信号に応答して前記１又は２サイクルだけ遅延されて入力されるデータ入力信号を伝送して第１、第２、第３信号を発生し、前記第２制御信号に応答して前記第２信号をラッチし、前記第３制御信号に応答して前記第３信号をラッチして前記ライトドライバに伝送するデータ入力保持手段、前記バイパス０制御信号に応答して前記第１信号を出力し、前記バイパス１及び１２制御信号に応答して前記第２信号を出力し、前記バイパス２及び１２制御信号に応答して前記第３信号を出力するデータ出力選択手段、１又は２サイクル後のライトバイパス動作の実行時にデータ出力バッファ制御信号に応答して前記データ出力選択手段からのデータをラッチして外部に出力するデータ出力バッファ、及び前記センス増幅器ディスエーブル信号と前記データ出力バッファを制御する制御信号を発生するセンス増幅器及びデータ出力バッファ制御信号発生手段を具備することを特徴とする。
【０００６】
前記他の目的を達成するための本発明に係る半導体メモリ装置のデータ処理方法は、複数個のメモリセルと、それらメモリセルにデータを伝送するライトドライバと、センス増幅器制御信号に応答してそれら複数個のメモリセルから伝送されるデータを増幅して出力するセンス増幅器と、外部からのデータ入力信号をバッファして出力するアドレス入力バッファと、データ出力バッファ制御信号に応答して前記センス増幅器から出力されるデータをバッファして出力するデータ出力バッファとを具備する半導体メモリ装置のデータ処理方法において、１サイクル後のライト動作の実行時に前記アドレス入力バッファから出力されるライトアドレスを１サイクルだけ遅延させて出力し、リード命令入力時に入力されるリードアドレスと前記ライトアドレスを比較しその結果同一であればバイパス１及びバイパス１２制御信号を発生し、２サイクル後のライト動作時に前記アドレス入力バッファから出力されるライトアドレスを２サイクルだけ遅延させて出力し、リード命令入力時に入力されるリードアドレスと前記１又は２サイクル前のライトアドレスを比較しその結果同一であればバイパス０、バイパス１、バイパス２、及びバイパス１２制御信号を発生する段階と、前記１サイクル後のライト動作の実行時に前記データ入力バッファから入力されるデータ入力信号を第１制御信号に応答して第１、第２、第３信号に発生し、第２制御信号に応答して前記第２信号を前記ライトドライバに出力し、前記バイパス１及びバイパス１２制御信号に応答して前記第２信号を前記データ出力バッファに出力し、前記２サイクル後のライト動作の実行時に前記データ入力バッファから入力されるデータ入力信号を前記第１制御信号に応答して前記第１、第２、第３信号に発生し、前記第２又は第３制御信号に応答して前記第２又は第３信号を前記ライトドライバに出力し、前記バイパス０制御信号に応答して前記第１信号を前記データ出力バッファに出力し、前記バイパス１及びバイパス１２制御信号に応答して前記第２信号を前記データ出力バッファに出力し、前記バイパス２及びバイパス１２制御信号に応答して前記第３信号を前記データ出力バッファに出力する段階とを具備することを特徴とする。
【０００７】
【発明の実施の形態】
以下、図面を参照しながら本発明の好適な実施の形態について説明する。
【０００８】
図１は、本発明の好適な実施の形態に係る半導体メモリ装置の構成を示すブロック図である。この半導体メモリ装置は、メモリセル10-1、10-2、...10-n、プリチャージ及び等化回路12-1,12-2,...120n、行アドレスデコーダー14、列選択スイッチ16-1,16-2,...16-n、列アドレスデコーダー18、ライトドライバ20、センス増幅器22、データ出力バッファ24、データ入力バッファ26、アドレス入力バッファ28、マルチプレクサ30、レジスタ32、比較回路34、バイパス合算器36,38、バイパス制御信号発生回路40、データ入力レジスタ制御回路42、データ入力レジスタ44、伝送ゲート46,48、及びラッチ50から構成される。
【０００９】
以下、この半導体メモリ装置の各部の機能を説明する。
【００１０】
メモリセル10-1,10-2,...10-nは、ワードライン選択信号WL1,WL2,...,WLnと列選択信号Y1,Y2,...,Ynに応答して選択されて、ビットライン対BL1,BL1B、BL2,BL2B、...、BLn,BLnBのデータを入力するか（ライト）、ビットライン対にデータを出力する（リード）。プリチャージ及び等化回路12-1,12-2,...12-nは、リード動作時にビットライン対をプリチャージし等化する。
【００１１】
行アドレスデコーダー14は、行アドレスXをデコーディングしてワードライン選択信号を発生する。列選択スイッチ16-1,16-2,...16-nは、列選択信号に応答してビットライン対とデータライン対DL,DLBと間のデータ伝送を制御する。列アドレスデコーダー18は、列アドレスＹをデコーディングして列選択信号を発生する。ライトドライバ20は、入力されるデータをデータライン対に伝送する。
【００１２】
センス増幅器22は、データライン対に伝送されるデータを増幅して出力する。データ出力バッファ24は、データをバッファして出力データDOUTを発生する。データ入力バッファ26は、外部から入力されるデータDINをバッファする。アドレス入力バッファ28は、クロック信号XCKに同期して生成される信号KINAに応答して外部から入力されるアドレスXAiをバッファしてリードアドレスRA及びライトアドレスWAを出力する。
【００１３】
レジスタ32は、信号KINA、Pweに応答してアドレス入力バッファ28の出力信号WAをラッチし、これを１サイクルだけ遅延させて信号WA1を発生し、信号Pweに応答して信号WA1を更に１サイクルだけ遅延させて信号WA2を発生する。即ち、信号WA1は、信号KINA、Pweに応答して１サイクル分パイプラインされた信号であり、信号WA2は、信号Pweに応答して２サイクルパイプラインされた信号である。そして、信号Pweはライト時のライトイネーブル信号とクロック信号により発生される。
【００１４】
これにより、１サイクル後のライト時は信号WA1がマルチプレクサ30に出力され、２サイクル後のライト時は信号WA2がマルチプレクサ30に出力される。マルチプレクサ30は、信号Prdに応答してリードアドレスRAを出力し、信号Pweに応答してレジスタ32から出力されるライトアドレスを出力する。信号Prdは、リード時のリードイネーブル信号とクロック信号により生成される。
【００１５】
比較回路34は、信号WA1とリードアドレスを比較して、両者が同一であれば信号SCHR1を発生し、信号WA2とリードアドレスを比較して、両者が同一であれば信号SCHR2を発生する。バイパス合算器36は、リード信号SRDと信号SCHR1を合算して信号SBP0を発生する。バイパス合算器38は、リード信号SRDと信号SCHR2を合算して信号SBP1を発生する。バイパス制御信号発生回路40は、ライトイネーブル信号に応答してバイパス制御信号BPO,BP1,BP2,BP12を発生するが、１サイクル後のライト動作の実行時は、バイパス１信号BP1を発生し、２サイクル後の動作の実行時は該当するバイパス制御信号を発生する。即ち、バイパス制御信号発生回路40は、バイパス０動作の実行時はBP0を発生し、バイパス１動作の実行時はBP1,BP12を発生し、バイパス２動作の実行時はBP2,BP12を発生する。
【００１６】
データ入力レジスタ制御回路42は、ライトイネーブル信号WEを入力して制御信号PDIN,PDIN1,PDIN2を発生する。データ入力レジスタ制御回路42は、１サイクル後のライト動作を実行するために、ライト命令の１サイクル後のクロック信号と同期して信号PDINを発生し、ライト命令の１サイクル後にリード命令があれば信号PDIN1を発生する。また、データ入力レジスタ制御回路42は、２サイクル後のライト動作を行うために、ライト命令の２サイクル後のクロック信号と同期して信号PDINを発生し、ライト命令の１サイクル後或いは２サイクル後にリード命令があれば信号PDIN１を発生し、１サイクル前と２サイクル前に共にライト命令があれば信号PDIN2を発生する。
【００１７】
データ入力レジスタ44は、信号PDINに応答してデータ入力信号DINを伝送しラッチして信号DR0,DR1,DR2をデータ出力マルチプレクサ52に出力する。伝送ゲート46は信号PDIN1に応答して信号DR1を伝送する。伝送ゲート48は信号PDIN2に応答して信号DR2を伝送する。ラッチ50は伝送ゲート46,48の出力信号をラッチしてライトドライバ20に出力する。
【００１８】
データ出力マルチプレクサ52は、バイパス制御信号BP0,BP1,BP2,BP12に応答して信号DR0,DR1,DR2の中の１つをデータ出力バッファ24に出力する。
【００１９】
図１の構成で、レジスタ32、比較回路34、バイパス加算器36,38及びバイパス制御信号発生回路40は、バイパス制御信号を発生するための回路構成であり、データ入力レジスタ制御回路42、データ入力レジスタ44,伝送ゲート46,48、ラッチ50及びデータ出力マルチプレクサ52は、直接的にバイパス動作を制御する回路構成である。
【００２０】
図２は、本発明の好適な実施の形態に係る半導体メモリ装置のデータ入力レジスタ44の回路図である。このデータ入力レジスタ44は、インバーター62,66,70,80、伝送ゲート60,64,68,78及びラッチ72,74,76,82から構成されている。
【００２１】
伝送ゲート60,68は、"ロー"レベルの信号PDINに応答して、データ入力信号DIN、信号DR1をそれぞれ伝送する。ラッチ72,76は、伝送ゲート60,68を通じて伝送される信号をそれぞれラッチする。伝送ゲート64,78は、"ハイ"レベルの信号PDINに応答して、信号DRO、ラッチ76にラッチされた信号をそれぞれ伝送する。ラッチ74,82は、伝送ゲート64,78を通じて伝送される信号をそれぞれラッチする。
【００２２】
図２に示す回路では、信号PDINが"ロー"レベルの期間に、データ入力信号DIN、ラッチ74に保持されたデータが伝送ゲート60,68にそれぞれ伝送され、"ハイ"レベルの期間に、ラッチ72,76に保持されたデータが信号DR1,DR2として出力される。即ち、図２に示す回路は、バイパス０、バイパス１、バイパス２機能の実行時に、信号DR0,DR1,DR2の中の１つをデータ出力マルチプレクサ52に出力する。
【００２３】
バイパス０機能は、ライト命令後に同一のアドレスのリード命令がある場合の機能、バイパス１機能は、ライト、リード、リード命令が順に実行され、ライトアドレスと最後のリードアドレスが同一の場合の機能、バイパス２機能は、ライト、ライト、リード命令が順に実行され、始めのライトアドレスとリードアドレスが同一の場合の機能をいう。
【００２４】
伝送ゲート46は、信号PDINに応答して信号DR1を伝送し、伝送ゲート48は信号PDIN2に応答して信号DR2を伝送する。そして、ラッチ50は、伝送ゲート46,48の出力信号をラッチしてライトドライバ20に出力する。即ち、データ入力レジスタ44の出力信号DR1,DR2を入力する伝送ゲート46,48とラッチ50は、１又は２サイクル後のライト動作を実行する回路である。
【００２５】
図３は、本発明の好適な実施の形態に係る半導体メモリ装置のデータ出力バッファ24の回路図である。このデータ出力バッファ24は、PMOSトランジスタ90,92,94,108,110,114,116、NMOSトランジスタ96,98,100,102,112,118、インバーター104,106,120,122,124,126,134,138、NORゲート128,130、及びNANDゲート132,136から構成されている。
【００２６】
PMOSトランジスタ90,92,94及びNMOSトランジスタ96,98,100,102から構成されたイネーブル回路は、ライト動作の実行時は、イネーブル信号KDPRECBが"ハイ"レベルであるためPMOSトランジスタ90がオフされ、NMOSトランジスタ100,102がオンされてデータライン対DTA,DTABを"ロー"レベルにしてデータ信号DTA、DTABを維持する。一方、リード動作の実行時は、イネーブル信号KDPRECBが"ロー"レベルであるためPMOSトランジスタ90がオンされ、NMOSトランジスタ100,102がオフされてセンス増幅器出力信号SAS,SASBがそれぞれデータライン対DTA,DTABに伝送される。
【００２７】
インバーター104,106、PMOSトランジスタ108,110,114,116、NMOSトランジスタ112,118、及びラッチ120,122から構成された回路は、ライト動作の実行時はデータライン対DTA,DTABのデータの全てが"ロー"レベルであるためPMOSトランジスタ110,116及びNMOSトランジスタ112,118の全てがオフされて、データライン対DTBB,DTBにはラッチ120,122にラッチされたデータが維持される。一方、リード動作の遂行時は、データライン対DTA,DTABに伝送されたデータをそれぞれ反転してデータライン対DTAA,DTBに伝送する。
【００２８】
インバーター124,126及びNORゲート128,130から構成された回路は、クロックXCKと同期して信号KDATAによりデータライン対DTBB,DTBに伝送されたデータをそれぞれ反転してデータライン対DTC,DTCBに出力する。即ち、この回路は、信号KDATAが"ロー"レベルから"ハイ"レベルに遷移するとき、データライン上(DTBB,DTB)に伝送されたデータをそれぞれ反転してデータライン対DTC,DTCBに伝送する。
【００２９】
NANDゲート132,136及びインバーター134,138から構成される回路は、出力イネーブル信号OEに応答してデータライン対DTC,DTCBに伝送された信号をデータ出力信号DOU,DODとしてそれぞれ出力する。
【００３０】
図３に示すデータ出力バッファ24は、本発明の好適な実施の形態に係る半導体メモリ装置における１又は２サイクル後のライトバイパス動作を可能にする回路構成である。
【００３１】
図４は、本発明の好適な実施の形態に係る半導体メモリ装置のデータ出力マルチプレクサ52の回路図である。このデータ出力マルチプレクサ52、インバーター140,144,148,150,152,156,160,162,166、伝送ゲート142,146,154,164、及びNORゲート158から構成される。
【００３２】
伝送ゲート142,146は、バイパス制御信号BP1,BP2にそれぞれ応答して信号DR1,DR2をそれぞれ伝送する。ラッチ148,150は、伝送ゲート142,146の出力信号をラッチする。伝送ゲート154は、バイパス制御信号BP12に応答して、ラッチを構成するインバーター150の出力信号を伝送する。インバーター156は、バイパス制御信号BP0を反転する。NORゲート158は、インバーター156の出力信号及び信号KDATAの論理和を反転して信号KBYP0として出力する。即ち、信号KBYP0は、バイパス制御信号BP0がイネーブルされ、信号KDATAが"ロー"レベルである場合に"ハイ"レベル、即ちイネーブルになる。
【００３３】
インバーター160は、信号DR0を反転する。伝送ゲート164は、信号KBYPOに応答してインバーター160の出力信号をデータラインDTBに伝送し、インバーター166は、データラインDTBに伝送された信号を反転データラインDTBBに伝送する。
【００３４】
図５は、本発明の好適な実施の形態に係る半導体メモリ装置のセンス増幅器イネーブル信号SAEN及びデータ出力バッファイネーブル信号KDPRECBを発生する回路の回路図である。この回路は、NORゲート170,184、NANDゲート182,190、PMOSトランジスタ172,174,176、NMOSトランジスタ178,180、及びインバーター186,188,192,194から構成されている。
【００３５】
リード命令があればセンス増幅器をイネーブルするためイネーブル信号SAENPが発生する。NORゲート170は、データライン対DTA,DTABからの信号の論理和の反転を演算する。即ち、 NORゲート170は、データライン対DTA,DTABのデータの全てが"ロー"レベルであれば"ハイ"レベルの信号を発生する。
【００３６】
NMOSトランジスタ178,180は、"ハイ"レベルのイネーブル信号SAENPとNORゲート170の出力信号に応答してオンしてPMOSトランジスタ178のドレインを"ロー"レベルにする。この時、センス増幅器22及びデータ出力バッファ24をイネーブルするための信号を発生する動作となる。
【００３７】
この時、NANDゲート182は、"ロー"レベルの信号と"ハイ"レベルの信号の論理積を反転して"ハイ"レベルの信号を発生する。NORゲート184及びインバーター186,188は、信号SBP0,SBP12に応答してこれら信号の全てが"ロー"レベルであれば"ハイ"レベルの信号を発生し、１つでも"ハイ"レベルであれば"ロー"レベルの信号を発生する。即ち、この構成は、バイパス動作の実行時にセンス増幅器22及びデータ出力バッファ24の動作をディスエーブルするためにある。
【００３８】
NANDゲート190及びインバーター192は、NANDゲート182の出力信号とインバーター188の出力信号との論理積を演算し、２つの信号が共に"ハイ"レベルであれば"ハイ"レベルのセンス増幅器イネーブル信号SAENを発生し、１つでも"ロー"レベルであれば、"ロー"レベルの信号を発生する。即ち、NANDゲート182及びインバーター188の出力信号の全てが"ハイ"レベルであれば"ハイ"レベルのセンス増幅器イネーブル信号SAENを発生し、"ロー"レベルのデータ出力バッファイネーブル信号KDPRECBを発生してセンス増幅器22及びデータ出力バッファ24の動作をイネーブルする。そして、バイパス機能のためインバーター188の出力信号が"ロー"レベルであればNANDゲート190は、"ロー"レベルのセンス増幅器イネーブル信号SAENと"ハイ"レベルのデータ出力バッファイネーブル信号KDPRECBを発生してセンス増幅器22の動作をディスエーブルする。
【００３９】
以下、本発明の好適な実施の形態に係る半導体メモリ装置のデータ処理方法を図６のタイミング図を参照して説明する。
【００４０】
１サイクル後のライトバイパス動作は、ライト命令後にリード命令が発生し、そのリードアドレスと１サイクル前のライトアドレスが同一である場合に実行される動作をいう。バイパス動作の実行時は、センス増幅器22の動作はディスエーブルされる。
【００４１】
１番目のサイクルでライト命令が入力されると、アドレス入力バッファ28は、ライトアドレスA1をバッファして出力する。レジスタ32は、ライトアドレスA1をラッチする。２番目のサイクルでリード命令が入力されると、アドレス入力バッファ28は、リードアドレスA1をバッファして出力する。この場合、レジスタ32の出力信号WA1で示されるライトアドレスとリードアドレスとが同一であるので、比較回路34は信号SCHR1を発生する。
【００４２】
バイパス加算器36は、信号SRDに応答して信号SCHR1を加算してバイパス信号SBP0を発生する。バイパス制御信号発生回路40は、１サイクル後のライト動作の実行時は、バイパス信号SBP0を入力してバイパス１信号BP1,BP12を発生する。
【００４３】
データ入力バッファ26は、１番目のサイクルの"ロー"レベルの期間に入力されるデータ入力信号DINをデータ入力レジスタ44に出力する。データ入力レジスタ44は信号PDINに応答して信号DR1を発生する。データ出力マルチプレクサ52は、バイパス１信号BP1,BP12に応答して信号DR1をデータ出力バッファ24のラッチに出力する。データ出力バッファ24は、ラッチにラッチされた信号を信号KDATA,OEに応答してデータ出力信号DOUTとして出力する。
【００４４】
即ち、１サイクル後にライトバイパス動作を実行する時は、バイパス制御信号発生回路40がライト後のリード命令時にライトアドレスと同一のリードアドレスが入力されると、バイパス１信号を発生し、信号PDINはライト命令の１サイクル後にクロック信号と同期してイネーブルされ、信号PDIN1は、ライト命令の１サイクル後にリード命令があればイネーブルされる。
【００４５】
また、１サイクル後にライト動作を実行する時は、レジスタ32はアドレス入力バッファ28の出力信号を１サイクル分だけ遅延させてマルチプレクサ30に出力し、データ入力レジスタ44はデータ入力バッファ26から１サイクル分だけ遅延して入力されるデータ入力信号DINを信号PDINに応答して信号DR1として出力する。伝送ゲート46は、信号PDIN1に応答して信号DR1をラッチ50にラッチする。ラッチ50はラッチした信号をライトドライバ20に出力する。このようにして１サイクル後にライト命令が実行される。
【００４６】
図７は、本発明の好適な実施の形態に係る半導体メモリ装置の２サイクル後のライトバイパス動作を説明する動作タイミング図である。
【００４７】
２サイクル後のライトバイパス動作は、リードアドレスが１サイクル前のライトアドレスと同一であるか、リードアドレスが２サイクル前のライトアドレスと同一である場合に実行される動作をいう。バイパス動作の実行時にセンス増幅器22の動作がディスエーブルされる。
【００４８】
まず、バイパス０動作の実行について説明する。
【００４９】
１番目のサイクルでライト命令が入力されると、"ハイ"レベルのクロック信号XCKに応答してライトアドレスA0がアドレス入力バッファ28に入力される。アドレス入力バッファ28は、バッファされたライトアドレスA0をレジスタ32に出力する。レジスタ32は、信号Pweに応答してアドレスバッファ28の出力信号をラッチして信号WA1を発生する。
【００５０】
２番目のサイクルでリード命令が入力されると、"ハイ"レベルのクロック信号XCKに応答してライトアドレスと同一のリードアドレスA0が入力される。すると、比較回路34は、レジスタ32の出力信号WA1のアドレスA0と入力されるリードアドレスA0を比較して信号SCHR1を発生する。この信号SCHR1は、バイパスを進行するために発生する信号である。
【００５１】
バイパス加算器36は、信号SCHR1をリード信号SRDと加算して、リード命令があるときに"ハイ"レベルの信号SBP0を発生する。バイパス制御信号発生回路40は、信号SBP0を入力してバイパス0信号BP0を発生する。このときは、データ入力信号DINをライトドライバ20に伝送せず、データ出力マルチプレクサ52とデータ出力バッファ24を通じて外部に出力すべきである。従って、この動作を行うためにライト命令からサイクル後に"ロー"レベルの制御信号PDINに応答してデータ入力信号DINが信号DR0に出力される。
【００５２】
この信号DR0は、データ出力マルチプレクサ52に出力され、データ出力マルチプレクサ52は、バイパス0信号BP0及び信号KDATAに応答して図４に示した伝送ゲート164を通じて、信号DR0を図３に示したラッチ120,122に伝達する。図７には、この信号が信号DLAT-R0で示されている。ラッチに伝送されたデータは信号KDATAと出力イネーブル信号OEに応答して出力信号R0を発生する。
【００５３】
次に、バイパス１動作の実行について説明する。
【００５４】
４番目のサイクルでライト命令が入力されると、"ハイ"レベルのクロック信号XCKに応答してライトアドレスA1がアドレス入力バッファ28に入力される。アドレス入力バッファ28は、バッファされたライトアドレスA1をレジスタ32に出力する。レジスタ32は、信号Pweに応答してアドレスバッファ28の出力信号をラッチして信号WA1を発生する。
【００５５】
そして、５番目のサイクルでリード命令が入力されると、"ハイ"レベルのクロック信号XCKに応答してリードアドレスA2が入力される。すると、比較回路34は、レジスタ32の出力信号WA1のアドレスA0と入力されたリードアドレスA2とを比較し、その結果、両者が同一ではないので信号SCHR1を発生させない。
【００５６】
そして、６番目のサイクルでリード命令が入力されると、"ハイ"レベルのクロック信号XCKに応答してリードアドレスA1が入力され、このときライトアドレスA1のデータD1が入力される。比較回路34は、レジスタ32の出力信号WA1のアドレスA1とリードアドレスA1を比較し、その結果、両者が同一であるので信号SCHR1を発生する。
【００５７】
バイパス加算器36は、信号SRDに応答して信号SBP0を発生する。バイパス加算器36は信号SCHR1の全てのビットが同一であることを示す信号の場合に信号SBP0を発生する。
【００５８】
バイパス制御信号発生回路40は、制御信号WCがバイパス１であることを示すと、バイパス１信号BP1,BP12を発生する。制御信号WCは、バイパス0とバイパス１動作を区別するために生成される信号であって、リード命令前にライト命令があればバイパス制御信号発生回路40がバイパス0信号BP0を発生するようにし、リード命令前にリード命令があればバイパス制御信号発生回路40がバイパス１信号BP1,BP12を発生するようにする。
【００５９】
データ入力バッファ26は、データD1をバッファしてデータ入力レジスタ44に出力する。データ入力レジスタ44は、信号PDINに応答して信号DR0,DR1,DR2を発生する。データ出力マルチプレクサ52は、信号DR1を伝送して図３に示したデータ出力バッファ24のラッチ120,122にラッチさせる。データ出力バッファ24は信号KDATA,OEに応答してデータ出力信号R1を発生する。
【００６０】
次に、バイパス２動作の実行について説明する。
【００６１】
３番目のサイクルでライト命令が入力されると、"ハイ"レベルのクロック信号XCKに応答してライトアドレスA2がアドレス入力バッファ28に入力される。アドレス入力バッファ28は、バッファされたライトアドレスA2をレジスタ32に出力する。レジスタ32は、信号Pweに応答してアドレス入力バッファ28に出力信号をラッチする。
【００６２】
そして、４番目のサイクルでライト命令が入力されると、"ハイ"レベルのクロック信号XCKに応答してライトアドレスA1が入力される。すると、レジスタ32は信号Pweに応答してアドレス入力バッファ28の出力信号をラッチする。このサイクルの"ロー"レベルでライトアドレスA2のデータD2がデータ入力バッファ26に入力される。
【００６３】
５番目のサイクルでリード命令が入力されると、"ハイ"レベルのクロック信号XCKに応答してリードアドレスA1が入力される。すると、レジスタ32は信号Pweに応答して出力信号WA1,WA2でライトアドレスA1，A2を発生する。比較回路34は、信号WA1,WA2とリードアドレスA2を比較し、その結果、信号WA2とリードアドレスA2とが同一であるので信号SCHR2を発生する。
【００６４】
バイパス加算器38は信号SRDに応答して信号SBP1を発生する。バイパス制御信号発生回路40は、信号SBP1を入力してバイパス２信号BP2,BP12を発生する。データ入力レジスタ44は、データ入力バッファ26からライトデータD2を入力して信号DR0,DR1,DR2を発生する。データ出力マルチプレクサ52は、バイパス２制御信号BP2,BP12に応答して信号DR2をデータ出力バッファ24にラッチさせる。データ出力バッファ24は、信号KDATA、OEに応答してデータ出力信号R2を発生する。
【００６５】
即ち、２サイクル後のライトバイパス動作を実行する時にバイパス０動作を実行するためにバイパス制御信号発生回路40は信号BP0を発生し、バイパス１動作を行うために信号BP1,BP12を発生し、バイパス２動作を行うために信号BP2,BP12を発生する。バイパス12制御信号は、バイパス１制御信号或いはバイパス２制御信号が発生する時に一緒に発生する信号である。
【００６６】
そして、２サイクル後のライト機能を実行するとき、レジスタ32は、アドレス入力バッファ28の出力信号を２サイクル分だけ遅延させてマルチプレクサ30に出力し、データ入力レジスタ44は、データ入力バッファ26から２サイクル分だけ遅延して入力されるデータ入力信号DINを信号PDINに応答して信号DR0,DR1,DR2として出力する。伝送ゲート48は、信号PDIN2に応答して信号DR2をラッチ50にラッチする。ラッチ50はラッチされた信号をライトドライバ20に出力する。このようにして２サイクル後のライト動作が実行される。
【００６７】
上述した本発明の好適な実施の形態に係る半導体メモリ装置及びその装置のデータ処理方法では、バイト単位でデータが処理される。
【００６８】
従って、本発明の好適な実施の形態に係る半導体メモリ装置及びその装置のデータ処理方法によれば、１、２サイクル後のライト動作、１サイクル後のライトバイパス１動作、及び２サイクル後のライトバイパス0,1,2動作を実行することができる。
【００６９】
特に、本発明の好適な実施の形態に係る半導体メモリ装置及びその装置のデータ処理方法は、２サイクル後のライトバイパス動作であって、新規なバイパス０及びバイパス１又はその２機能中の１つを追加したものである。
【００７０】
【発明の効果】
本発明に係る半導体メモリ装置及びその装置のデータ処理方法によれば、１サイクル後のライト機能及び２サイクル後のライト機能を有し、これらの機能により、ライト後のリード命令を実行するときにリードアドレスが１サイクル又は２サイクル前のライトアドレスと同一の場合において多様なバイパスライト機能を実行することができる。
【００７１】
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係る半導体メモリ装置の構成を示すブロック図である。
【図２】図１に示す装置のデータ入力レジスタの構成を示す回路図である。
【図３】図１に示す装置のデータ出力バッファの構成を示す回路図である。
【図４】図１に示す装置のデータ出力バッファの構成を示す回路図である。
【図５】図１に示すセンス増幅器及びデータ出力バッファをイネーブルする信号を発生する回路の回路図である。
【図６】図１に示す装置における１サイクル後のライトバイパス動作を説明するための動作タイミング図である。
【図７】図１に示す装置の２サイクル後のライトバイパス動作を説明するための動作タイミング図である。
【符号の説明】
12-1,12-2,...12-n：プリーチャージ及び等化回路
16-1,16-2,...16-n：列選択スイッチ
14：行アドレスデコーダー
18：列アドレスデコーダー
20：ライトドライバ
22：センス増幅器
24：データ出力バッファ
26：データ入力バッファ
28：アドレス入力バッファ
30：マルチプレクサ
32：レジスタ
34：比較回路
36,38：バイパス合算器
40：バイパス制御信号発生回路
42：データ入力レジスタ制御回路
44：データ入力レジスタ
46：伝送ゲート
48：伝送ゲート
50：ラッチ
52：データ出力マルチプレクサ
26
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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