(57)【特許請求の範囲】
【請求項１】
（ｉ）第１導電型半導体基板上に、第１酸化膜を形成し、
（ii）前記第１酸化膜上に互いに平行な帯状の複数本の開口を有するマスクパターンを形成し、
（iii）前記マクスパターンを用いて前記第１酸化膜及び前記半導体基板をエッチングして、前記半導体基板に深さ１０〜４０ｎｍの複数本のトレンチを形成し、
（iv）前記マスクパターンを用いて、前記半導体基板内に第２導電型イオンを注入してビット線を形成し、
（ｖ）前記マスクパターン及び前記第１酸化膜を除去し、
（vi）前記半導体基板を熱酸化して、ビット線上での不純物の増速酸化を利用して前記トレンチ内の前記半導体基板上と前記トレンチ間の前記半導体基板表面のチャネル領域上とに膜厚の異なる酸化膜を形成することにより前記半導体基板を平坦化し、
（vii）前記酸化膜を介して、前記トレンチに直交する複数のゲート電極を形成することからなる半導体装置の製造方法。
【請求項２】
工程（iii）の前又は後あるいは工程（iv）の後に、前記マスクパターンを用いて、前記半導体基板内に第１導電型イオンの斜め注入を行う請求項１に記載の半導体装置の製造方法。
【請求項３】
工程（iv）のイオン注入を前記半導体基板の法線方向から行う請求項１に記載の半導体装置の製造方法。
【請求項４】
さらに、所定の前記チャネル領域に、ＲＯＭデータの書き込みを行う請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳細には、フラットセル構造を用いた高密度のマスクＲＯＭ部を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来から、マスクＲＯＭのメモリセル方式として、直列接続されたセルトランジスタに対し、エンハンスメント型のトランジスタとデプレッション型のトランジスタを選択することによりＲＯＭデータを書き込むＮＡＮＤ型ＲＯＭと、並列接続されたセルトランジスタに対し、選択的に閾値電圧を電源電圧以上に設定することによりＲＯＭデータを書き込むＮＯＲ型ＲＯＭがある。
近年、ＮＯＲ型ＲＯＭは、いわゆるフラットセル構造又はプレーナセル構造と呼ばれる高集積化に優れた高密度ＮＯＲ型ＲＯＭが主流となっている。
【０００３】
高密度ＮＯＲ型ＲＯＭは、例えば、図４（ａ）に示したように、半導体基板１１上に形成されたレジストパターン１３をマスクとして用いて、Ａｓ+をイオン注入してビット線１５を形成し、レジストパターン１３及び酸化膜１２を除去した後、図４（ｂ）に示したように、ゲート酸化膜１５を形成し、その上にビット線１５に直交するようにワード線１６を形成することにより形成される。
しかし、このような高密度ＮＯＲ型ＲＯＭをさらに高集積化する場合には、微細加工技術よりも、セルトランジスタのショートチャネル効果による微細化の制限の方が重大な問題となっている。
【０００４】
そこで、特開平４−２５０７０号公報や特開平５−６７７４６号公報には、高密度ＮＯＲ型ＲＯＭにおいて、基板にトレンチを形成して深さ方向にチャネル長を確保することにより、ショートチャネル効果を抑制しつつ、高集積化を図る方法が提案されている。
例えば、特開平４−２５０７０号公報には、図５（ａ）に示したように、シリコン基板２１上に、膜厚０．３５μｍのリンがドープされたポリシリコン膜２２を形成し、次に、図５（ｂ）に示したように、ビット線を形成する領域上を被覆するレジストパターン２３を形成し、このレジストパターン２３をマスクとして用いて、ポリシリコン膜２２及びシリコン基板２１を０．３μｍの深さでエッチングしてトレンチ２４を形成する。レジストパターン２３を除去した後、図５（ｃ）に示したように、熱酸化により、ゲート酸化膜２５を形成すると同時に、ポリシリコン膜２２からシリコン基板２１にリンを拡散させて拡散層２６ｓ、２６ｄを形成する。続いて、図５（ｄ）に示したように、得られたシリコン基板２１上に、ポリシリコンからなるワード線２７を形成する。
【０００５】
また、特開平５−６７７４６号公報における半導体装置は、図６に示したように、半導体基板３１に互いに平行に複数本トレンチ３２が形成されており、トレンチ３２間の基板表面にビット線３３が、トレンチ３２内表面にはゲート酸化膜３４が形成されている。また、ビット線３３に直交するように、半導体基板３１上には、互いに平行に複数本ワード線３５が形成されており、ワード線３５の下のトレンチ３２内には、ワード線３５と接触（導通）する低抵抗ポリシリコン膜３６が埋め込まれている。
【０００６】
この半導体装置は、例えば、▲１▼半導体基板３１にトレンチ３２を形成し、▲２▼トレンチ３２内にゲート酸化膜３４を形成し、▲３▼しきい値電圧を制御するためのイオン注入を行い、さらに、ＲＯＭ書き込み用のイオン注入を行い、▲４▼半導体基板３１上にポリシリコン膜を堆積し、エッチバックすることによりトレンチ３２内にポリシリコン膜を埋め込み、▲５▼ポリシリコン膜に不純物を注入して低抵抗ポリシリコン膜３６を形成し、さらにビット線３３を形成し、▲６▼半導体基板３１上に導電膜を堆積し、パターニングしてビット線３３に直交するワード線３５を形成するとともに、ワード線３５下以外のトレンチ３２内の低抵抗ポリシリコン膜３６を除去することにより形成される。
【０００７】
【発明が解決しようとする課題】
上記のように、半導体基板にトレンチを形成することによりショートチャネル効果を抑制する方法では、いずれもチャネル長を長くするため、トレンチを深くする必要がある。
しかし、特開平４−２５０７０号公報に記載のフラットセル構造の半導体装置の場合、ポリシリコン膜２２の膜厚が０．３５μｍ程度で、シリコン基板２１のトレンチ２４深さが０．３μｍ程度であり、合計０．６５μｍ程度の段差が生じ、後工程でのワード線２７の加工を困難にする。
この結果、ワード線２７の延設方向の縮小化を図るどころか、むしろ加工限界からトレンチ２４の間隔を大きくしなければならないので、メモリセルの高密度化ができない。
【０００８】
また、ゲート酸化膜２５の形成時、拡散層２６ｓ、２６ｄの上では増速酸化が起こるため、ゲート酸化膜２５が厚膜化（２５ａ）し、横方向に張り出してオーバーハング状になる。よって、ワード線２７のエッチング加工時にエッチング残りが発生しやすく、歩留まりの低下を招く。
さらに、セルトランジスタのチャネル領域がシリコン基板２１をエッチングした部分に形成されているので、エッチングダメージを受けているという問題がある。
【０００９】
また、周辺回路部は、レジストマスクを使用することによりシリコン基板２１のエッチングは防止できるが、フォトリソグラフィ工程が増加するという問題もある。一方、レジストマスクを使用しない場合には、フォトリソグラフィ工程の増加を防止することができるが、周辺回路部もシリコン基板２１がエッチングされるので、段差が生じ、ゲート電極の加工が困難になるという問題がある。
さらに、ワード線２７に単層のポリシリコン膜２２を使用しているため、抵抗が高く、高速化が困難である。一方、低抵抗のタングステンシリサイド膜とポリシリコン膜からなるポリサイド膜を用いた場合には、抵抗の低減は図れるが、さらにワード線２７の加工を困難にするという問題がある。
【００１０】
また、特開平５−６７７４６号公報においては、トレンチ３２内に低抵抗ポリシリコン膜３６を埋め込むための、ポリシリコン膜の堆積及びエッチバックの工程が増加するという問題がある。一方、このポリシリコン膜を周辺回路部で利用しようとすると、周辺回路部におけるポリシリコン膜が、エッチバックの際にエッチング除去されないようにするため、マスクする必要が生じ、フォトリソグラフィ工程が増加するという問題がある。
さらに、ＲＯＭデータを書き込む工程を、ワード線３５の形成前に行うため、それ以降の工程が多く、納期が長くなるという問題がある。一方、ＲＯＭデータの書き込み工程を後工程で行うとすれば、チャネル領域はトレンチ３２底部と深い位置にあるため、高エネルギーによる注入が必要となり、横方向への不純物拡散をもたらし、微細化が制限されるという問題もある。
【００１１】
本発明は、上記課題に鑑みなされたものであり、フラットセル構造を用いた高密度のマスクＲＯＭ部を有する半導体装置において、ショートチャネル効果を抑制しつつ、基板段差をなくすか又は最小限にとどめることにより、ワード線の加工を容易にし、信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明によれば、（ｉ）第１導電型半導体基板上に、第１酸化膜を形成し、
（ii）前記第１酸化膜上に互いに平行な帯状の複数本の開口を有するマスクパターンを形成し、
（iii）前記マクスパターンを用いて前記第１酸化膜及び前記半導体基板をエッチングして、前記半導体基板に深さ１０〜４０ｎｍの複数本のトレンチを形成し、
（iv）前記マスクパターンを用いて、前記半導体基板内に第２導電型イオンを注入してビット線を形成し、
（ｖ）前記マスクパターン及び前記第１酸化膜を除去し、
（vi）前記半導体基板を熱酸化して、ビット線上での不純物の増速酸化を利用して前記トレンチ内の前記半導体基板上と前記トレンチ間の前記半導体基板表面のチャネル領域上とに膜厚の異なる酸化膜を形成することにより前記半導体基板を平坦化し、
（vii）前記酸化膜を介して、前記トレンチに直交する複数のゲート電極を形成することからなる半導体装置の製造方法が提供される。
【００１４】
【発明の実施の形態】
本発明の半導体装置は、主として、第１導電型半導体基板表面に互いに平行に形成された複数のトレンチと、該トレンチ間であって前記半導体基板表面に形成されたチャネル領域と、前記トレンチ底面に形成された第２導電型ビット線と、前記チャネル領域及びビット線上に酸化膜を介して、ビット線と直交するように互いに平行に形成された複数のゲート電極とから構成される、いわゆる高密度マスクＲＯＭである。この半導体装置は、高密度マスクＲＯＭのみからなるものであってもよいし、半導体装置の一部にこのようなマスクＲＯＭを有するものであってもよい。
【００１５】
この発明に使用される半導体基板は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、シリコン、ゲルマニウム等の半導体、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体等が挙げられる。なかでもシリコン基板が好ましい。この半導体基板は、基板自体が第１導電型の不純物を含有していてもよいし、基板表面に、部分的に第１導電型の不純物が導入されて不純物拡散層（ウェル）が形成されたものであってもよい。この場合の不純物濃度は、例えば、１０14〜１０16／ｃｍ3程度が挙げられる。
【００１６】
半導体基板に形成されたトレンチは、複数本、互いに平行に形成されたものである。そのサイズ等は特に限定されるものではないが、例えば、トレンチ幅は、後述するビット線の幅に対応するものであるため、ビット線の幅を考慮して、０．１〜０．５μｍ程度、隣接するトレンチ間の間隔は、後述するチャネル領域の幅、つまチャネル長に対応するものであるため、チャネル長を考慮して、０．１〜０．５μｍ程度、トレンチ深さは、後述する酸化膜の膜厚に対応するものであるため、酸化膜の膜厚を考慮して、１０〜４０ｎｍ程度が挙げられる。
【００１７】
チャネル領域は、トレンチ間であって、半導体基板表面に形成される。なお、チャネル領域は、半導体基板と同じ導電型の不純物により所望の閾値に設定されている。この場合の不純物濃度は、例えば、１０17／ｃｍ3程度が挙げられる。また、チャネル領域の両端には、第１導電型不純物が導入されていてもよい。この場合の不純物濃度は、例えば、１０18／ｃｍ3程度が挙げられる。このように、チャネル領域両端に第１導電型不純物が導入されることにより、ショートチャネル効果を抑制することができる。
ビット線は、半導体基板に形成されたトレンチ底面に第２導電型の不純物領域として形成されている。なお、ビット線は、トレンチの形状にもよるが、トレンチの側面に及んでいてもよい。この場合の不純物濃度は、例えば、１０20／ｃｍ3程度が挙げられる。
【００１８】
ゲート電極は、チャネル領域及びビット線上に酸化膜を介して、ビット線と直交するように互いに平行に複数本、形成されている。ゲート電極は、通常電極として使用される導電膜であれば、どのようなもので形成されていてもよく、例えば、ポリシリコン膜；アルミニウム、銅、金、銀、ニッケル等の金属；タンタル、チタン、タングステン等の高融点金属；高融点金属とポリシリコンとからなるシリサイド；ポリサイド等が挙げられる。ゲート電極の膜厚は、例えば、０．１〜０．３μｍ程度が挙げられる。
【００１９】
また、酸化膜は、チャネル領域からビット線上に及んで一体的に形成されているが、チャネル領域上に存在する部分はゲート酸化膜として機能し、ビット線上に存在する部分は半導体基板とゲート電極とを電気的に分離するとともに、トレンチに埋設されて半導体基板表面を平坦化するために機能する。酸化膜の膜厚は、チャネル領域上のゲート酸化膜としては、例えば、５〜２０ｎｍ程度、ビット線上では、例えば２５〜１００ｎｍ程度が挙げられる。この膜厚の範囲のなかでも、チャネル領域上に存在する酸化膜とビット線上に存在する酸化膜との表面段差は小さい方が好ましい。その段差は、例えば、チャネル領域上に存在する酸化膜の膜厚とビット線上に存在する酸化膜の膜厚との差の１／２以下、具体的には、１０〜４０ｎｍ程度であることが好ましい。
【００２０】
なお、本発明の半導体装置は、所望のチャネル領域において、不純物濃度が制御されることにより、マスクＲＯＭデータが書き込まれている。この場合の不純物濃度は、例えば、書き込みが行われていないチャネル領域の不純物濃度よりも１０2オーダ程度不純物濃度が高く又は低く設定することにより２値のデータとして書き込まれていてもよいし、１０2オーダ程度の不純物濃度の範囲内で、３値又はそれ以上のデータとして書き込まれていてもよい。
【００２１】
また、本発明の半導体装置の製造方法においては、まず、工程（ｉ）において、第１導電型半導体基板上に、第１酸化膜を形成する。この場合の第１酸化膜は、半導体基板の表面を保護するために形成されるものであり、例えば、数１０ｎｍ程度の膜厚で、熱酸化、ＣＶＤ法等により形成することができる。
【００２２】
工程（ii）において、互いに平行な帯状の複数本の開口を有するマスクパターンを形成する。このマスクパターンは、例えば、膜厚０.５〜１．５μｍ程度のレジスト膜を用いて、フォトリソグラフィ及びエッチング工程により形成することができる。なお、マスクパターンは、互いに平行な帯状の複数本のビット線を形成する領域に開口を有する１枚のマスクパターンとして形成してもよいし、ビット線を形成する領域を被覆しないように、帯状の複数のマスクパターンを互いに平行に並べたものとして形成してもよい。
【００２３】
工程（iii）において、得られたマクスパターンを用いて、半導体基板にトレンチを形成する。トレンチは、公知の方法、例えば、ＲＩＥ法、等方性プラズマエッチング又はそれらの組み合わせ等のドライエッチング法等により形成することができる。
【００２４】
工程（iv）において、さらに同じマスクパターンを用いて、第２導電型イオンを注入してビット線を形成する。例えば、砒素イオンの場合には、注入エネルギー１０〜８０ｋｅＶ程度、ドーズ１×１０15〜５×１０15／ｃｍ2程度が挙げられ、リンイオンの場合には、注入エネルギー１０〜５０ｋｅＶ程度、ドーズ１×１０15〜３×１０15／ｃｍ2程度が挙げられる。なお、この際のイオン注入は、ショートチャネル効果を抑制するために、半導体基板の法線方向から行うことが好ましい。
【００２５】
工程（ｖ）において、マスクパターン及び第１酸化膜を除去する。これらの除去は、公知の方法、例えば、ふっ酸等を用いたウェットエッチング法等により行うことができる。
【００２６】
工程（vi）において、半導体基板上に酸化膜を形成する。ここでの酸化膜は、熱酸化法により形成することが好ましく、例えば、酸素雰囲気中又は大気中、８００〜９５０℃程度の温度で、１０分〜３時間程度処理することにより形成することができる。この熱酸化による酸化膜は、上記したように、チャネル領域上ではほぼ均一の膜厚で形成することができ、ビット線上では、増速酸化が起こるためチャネル領域上に形成される膜厚よりも３〜５倍程度厚膜で形成されることとなる。よって、先の工程で形成したトレンチの深さに応じて、適切な酸化条件を選択することにより、半導体基板にトレンチが形成されていても、半導体基板表面の段差を緩和させるか又は半導体表面をほぼ平坦にすることができる。例えば、先の工程で１５〜２０ｎｍ程度の深さのトレンチを形成した場合、チャネル領域上でゲート酸化膜を１０ｎｍ程度形成する条件で熱酸化を行うと、トレンチ内のビット線上では５０ｎｍの酸化膜が形成される。この際、ビット線上では、熱酸化により形成された酸化膜の１／２程度、半導体基板自体が酸化膜に変換するため、トレンチの底部が（５０−１０）／２＝２０ｎｍ程度、酸化膜によって上昇することとなる。よって、チャネル領域からビット線上にかけて膜厚の異なる酸化膜が形成され、結果的に半導体基板表面をほぼ平坦にすることができる。なお、この工程の後、半導体基板の表面の段差は、酸化膜によってほぼ解消されることが好ましいが、チャネル領域上に存在する酸化膜とビット線上に存在する酸化膜との表面段差が、チャネル領域上に存在する酸化膜の膜厚とビット線上に存在する酸化膜の膜厚との差の１／２以下であればよい。
【００２７】
工程（vii）において、上記の酸化膜を介して、トレンチに直交する複数のゲート電極を形成する。ここでのゲート電極は、公知の方法、例えば、ゲート電極材料を半導体基板上全面に形成し、フォトリソグラフィ及びエッチング工程を用いてパターニングすることにより形成することができる。
なお、本発明においては、これらの工程の後、半導体装置を完成させる工程、例えば、セルの素子分離注入、周辺トランジスタのソース／ドレイン注入、層間膜形成、コンタクトホール形成、メタル配線形成、保護膜形成等を適宜行うことが好ましい。
【００２８】
また、これらの工程の前、中、後、好ましくは、メタル配線形成の前に、所望のチャネル領域に、ＲＯＭデータの書き込みを行う。ＲＯＭデータの書き込みは、例えば、ＮＭＯＳの場合には、レジストマスクを利用して、所望のチャネル領域に、Ｂ+イオンを１２０〜１８０ｋｅＶの注入エネルギー、１０13〜１０14／ｃｍ2台のドーズでイオン注入することにより行うことができる。
【００２９】
さらに、本発明の半導体装置の製造方法においては、工程（iii）の前又は後あるいは工程（iv）の後に、工程（ii）で形成し、工程（iii）及び（iv）で用いるマスクパターンと同じマスクパターンを用いて、第１導電型イオンの注入、いわゆるハロー注入又はポケット注入を行うことが好ましい。このイオン注入により、チャネル領域両端に第１導電型のイオンを導入することができ、ショートチャネル効果を抑制することができる。この場合のイオン注入は、半導体基板の法線方向から１５〜４５°程度傾斜させた斜め方向から、回転又はステップ注入にて行うことが好ましく、例えば、ボロンイオンの場合には、注入エネルギー２０〜６０ｋｅＶ程度、ドーズ１×１０12〜１×１０14／ｃｍ2程度が挙げられる。
【００３０】
なお、ハロー注入を工程（iii）の前に行う場合には、ハロー注入によって不純物が注入された領域のうちビット線を形成する領域の上の領域は、工程（iii）によりトレンチを形成するために除去されるが、工程（iv）において、ビット線を形成するためのイオン注入は、上記と同程度のドーズで行うことができる。
【００３１】
【発明の実施の形態】
以下に本発明の半導体装置及びその製造方法を図面に基づいて詳述する。なお、これらの実施例によってこの発明は限定を受けるものではない。
実施の形態１
図１（ａ）にこの実施の形態における半導体装置の平面図を、図１（ｂ）及び（ｃ）にそれぞれ図１（ａ）のＡ−Ａ’線及びＢ−Ｂ’線断面図を示す。
【００３２】
このメモリセルは、ＮＯＲ型のメモリセルであり、シリコン基板１表面に互いに平行に形成された複数のトレンチが形成され、これらトレンチ間であって
シリコン基板表面にチャネル領域が形成されている。また、トレンチ底面にはビット線５が形成され、チャネル領域及びビット線５上に酸化膜６を介して、ビット線５と直交するように互いに平行に形成された複数のゲート電極７が形成されて構成されている。
上記の半導体装置は、以下の製造方法により形成することができる。
【００３３】
まず、図２（ａ）に示したように、周辺回路部のウェル（図示せず）を形成し、さらに素子分離膜（図示せず）が形成され、酸化膜２を介してトランジスタのＶｔｈを合わせるためのチャネル注入が行われた第１導電型のシリコン基板１上に、所望の形状のレジストパターン３を形成する。
次いで、図２（ｂ）に示したように、レジストパターン３をマスクとして用いて、酸化膜２をエッチング除去し、さらにシリコン基板１をエッチングする。ここでのシリコン基板１のエッチング深さは、後工程におけるゲート酸化工程で酸化膜が埋まる程度の深さ、例えば、２０ｎｍ程度とする。
【００３４】
次に、図２（ｃ）に示したように、レジストパターン３をマスクとして用いて、セルトランジスタのショートチャネル効果抑制（パンチスルー防止）のために、シリコン基板１と同一導電型のイオン４をイオン注入（ハロー注入）する。この際の注入条件は、Ｂ+イオンを、レジスト下のチャネルとなる領域に入るように基板の法線方向から１５〜３０°傾斜させた回転又はステップ注入で、注入エネルギー２０〜６０ｋｅＶ、ドーズ１×１０12〜１×１０14ｃｍ-2とする。
【００３５】
続いて、図２（ｄ）に示したように、レジストパターン３をマスクとして用いて、ソース／ドレイン領域としても機能するビット線５形成のために、第２導電型のイオン注入を行い、シリコン基板１にビット線５を形成する。この際のイオン注入は、砒素イオン（Ａｓ+）を、基板の法線方向から、注入エネルギー１５〜４０ｋｅＶ、１０15ｃｍ-2台のドーズで行う。
【００３６】
次に、レジストパターン３及び酸化膜２を除去した後、図２（ｅ）に示したように、熱酸化により、シリコン基板１上に膜厚５〜２０ｎｍ程度のゲート酸化膜６を形成する。この際、ビット線５上は増速酸化により、２５〜１００ｎｍ程度の厚い酸化膜６ａが形成される。この熱酸化により、シリコン基板１をエッチングした際の段差がほぼ平坦化される。続いて、得られたシリコン基板１上に、膜厚１００ｎｍ程度の膜厚の下層Ｎ+ポリシリコン膜と膜厚１００ｎｍ程度の上層タングステンシリサイド膜とからなるポリサイド膜を形成し、このポリサイド膜を、ビット線５に直交するようにパターニングすることにより、複数の平行なゲート電極７を形成する。
【００３７】
次に、セルの素子分離注入、周辺回路部のトランジスタのソース／ドレイン注入、層間膜形成、コンタクトホール形成、メタル配線形成、保護膜形成等を経て、半導体装置の前半工程（ウェハー工程）を完了する。
なお、マスクＲＯＭのＲＯＭデータ書き込み工程はメタル形成の前等で適宜行なう。このデータ書き込み注入は、例えば、ＮＭＯＳであれば、Ｂ+イオンを、注入エネルギー１２０〜１８０ｋｅＶ、１０13〜１０14ｃｍ-2台のドーズで行う。
【００３８】
最後に、後半工程（アセンブリ工程）を経て、半導体装置を完成させる。
この実施の形態１では、エッチングされたシリコン基板１の側面からハロー注入により不純物が多く導入されるため、セルトランジスタのパンチスルー防止の効果が大きく、セルトランジスタ特性が安定する。よって、セルの縮小化に有利である。
【００３９】
実施の形態２
実施の形態１と同様に、酸化膜２及びレジストパターン３が形成されたシリコン基板１を用いる。図３（ａ）に示したように、レジストパターン３をマスクとして用いて、セルトランジスタのショートチャネル効果抑制（パンチスルー防止）のために、このシリコン基板１に、シリコン基板１と同一導電型のイオン４をイオン注入（ハロー注入）する。この際の注入条件は、Ｂ+イオンを、レジスト下のチャネルとなる領域に入るように基板の法線方向から１５〜３０°傾斜させた回転又はステップ注入で、注入エネルギー２０〜６０ｋｅＶ、ドーズ１×１０12〜１×１０14ｃｍ-2とする。
【００４０】
続いて、図３（ｂ）に示したように、レジストパターン３をマスクとして用いて、実施の形態１と同様に、酸化膜２をエッチング除去し、さらにシリコン基板１をエッチングする。
その後、レジストパターン３をマスクとして用いて、ソース／ドレイン領域としても機能するビット線５形成のために、第２導電型のイオン注入を行い、シリコン基板１にビット線５を形成する。この際のイオン注入は、砒素イオン（Ａｓ+）を、基板の法線方向から、注入エネルギー１５〜４０ｋｅＶ、１０15ｃｍ-2台のドーズで行う。
以降、実施の形態１と同様にして半導体装置を完成させる。
【００４１】
この実施の形態２では、実施の形態１において、ハロー注入で不純物が注入される領域が、その後にエッチング除去されるため、ビット線のリーク低減や接合容量の低減に有効となる。よって、この実施の形態２の製造方法では、デバイス性能としてより厳しい特性を要求される半導体装置に特に有利である。
【００４２】
【発明の効果】
本発明の半導体装置によれば、高密度のＮＯＲ型等のＲＯＭメモリセルにおいて、ショートチャネル効果を抑制しつつ、基板の段差が低減されているため、メモリセルのより縮小化を実現し、大容量ＲＯＭの創出やチップサイズの縮小によるコストが低減された半導体装置を得ることができる。また、本発明の半導体装置においては、チャネル領域をエッチングにさらさないためにチャネル領域のエッチングダメージを回避した信頼性の高い半導体装置を得ることができる。
【００４３】
さらに、本発明の半導体装置の製造方法によれば、酸化膜を形成することにより、トレンチの段差を緩和することができるため、ワード線の延設方向において、加工限界の間隔を使用でき、さらに、ビット線側の縮小と合わせて、より一層メモリセルの縮小化、高密度化を実現することができる。
また、酸化膜により段差が緩和されているため、ワード線をパターニングする際においてもエッチング残りの問題が解消され、歩留まりの安定化を図ることができる。
【００４４】
さらに、チャネル領域自体は半導体基板表面のエッチングされていない領域に配置させることができるため、エッチングダメージの影響は小さく、信頼性の高い半導体装置を形成することができる。
また、本発明においては、基板にトレンチを形成する場合のマスクパターンをビット線の形成及びハロー注入にも使用することができるため、工程数の増加を抑制しながら、より高性能の半導体装置を製造することができ、製造工程の簡素化による製造コストの削減を実現することができる。
【００４５】
さらに、本発明においては、マスクＲＯＭのデータの書き込み工程後の工程を短くすることができるので、半導体装置の短納期化を図ることができるとともに、比較的低いエネルギーでのイオン注入によりマスクＲＯＭのデータの書き込みを行うことができるため、横方向への不純物の広がりを抑制することができ、より微細化を図ることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施例の要部を示す（ａ）概略平面図、（ｂ）Ａ−Ａ’線断面図、（ｃ）Ｂ−Ｂ’断面図である。
【図２】本発明の半導体装置の製造方法の一実施例を示す概略断面工程図である。
【図３】本発明の半導体装置の製造方法の別の実施例を示す概略断面工程図である。
【図４】従来の半導体装置の製造方法を説明するための概略断面工程図である。
【図５】従来の別の半導体装置の製造方法を説明するための概略断面工程図である。
【図６】従来のさらに別の半導体装置を示す要部の概略斜視図である。
【符号の説明】
１  シリコン基板（半導体基板）
２  第１酸化膜
３  レジストパターン
４  Ｂ+イオン（ハロー注入）
５  ビット線（ソース／ドレイン領域）
６  酸化膜
７  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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