(57)【特許請求の範囲】
【請求項１】
列状に配線させたビット線にＮＡＮＤ構造をなす複数のＮＡＮＤ列が接続され、行列状に配置されたメモリトランジスタが前記ＮＡＮＤ列とワード線に接続された半導体記憶装置であって、
複数の冗長ＮＡＮＤ列が接続される少なくとも１本の冗長ビット線と、
前記ＮＡＮＤ列に連なるメモリトランジスタに不良が存在する不良ＮＡＮＤ列であり、不良アドレスと同一アドレスの不列ＮＡＮＤ列を選択する場合には、当該不良ＮＡＮＤ列が接続された不良ビット線を前記冗長ビットに置き換え、当該置き換え情報とカラムの選択信号により当該不良ＮＡＮＤ列を同一ワード線が延在する方向にある前記冗長ＮＡＮＤ列に置き換える救済手段と
を有する半導体記憶装置。
【請求項２】
前記救済手段は、不良メモリトランジスタが存在する不良ＮＡＮＤ列のアドレスを記録する不良アドレス記録手段と、
前記不良アドレスと同一アドレスの不良ＮＡＮＤ列を選択する場合には、当該不良ＮＡＮＤ列が接続された不良ビット線を前記冗長ビット線に置き換え、前記不良ビット線に接続された前記不良アドレスと異なる他のアドレスのＮＡＮＤ列を選択する場合には、前記不良ビット線の置き換えを行わない選択的ビット線置き換え手段と
を有する請求項１記載の半導体記憶装置。
【請求項３】
前記不良アドレス記録手段は、不揮発性の記憶素子により構成されている
請求項２記載の半導体記憶装置。
【請求項４】
メモリアレイ部と、前記不良アドレス記録手段とが個別に集積化されている
請求項２記載の半導体記憶装置。
【請求項５】
前記不良アドレスの記録は、出荷試験時に行われる
請求項２記載の半導体記憶装置。
【請求項６】
前記半導体記憶装置は、繰り返し書き換え可能で、前記不良アドレスの記録は、各繰り返し書き換え毎に行われる
請求項２記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特に不良箇所を救済するための冗長系回路の改善に関するものである。
【０００２】
【従来の技術】
従来、ＥＰＲＯＭ、フラッシュメモリ等の半導体不揮発性記憶装置においては、メモリチップ内に少数の不良ビット（メモリトランジスタ）が存在する場合、当該メモリチップの救済は、ビット線を単位として行うのが一般的である。
つまり、不良メモリトランジスタの存在する不良ビット線を冗長ビット線に置き換えることにより、不良チップの救済を行う。
【０００３】
しかし、主ビット線に複数の副ビット線が接続する構造の半導体不揮発性記憶装置（たとえばＤＩＮＯＲ型、ＡＮＤ型）、またはビット線に複数のＮＡＮＤ列が接続する構造の半導体不揮発性記憶装置（たとえばＮＡＮＤ型）においては、従来のビット線を単位として冗長を行う方法は効率的ではなく、より効率的な冗長方式が可能である。
【０００４】
図４（ａ）、図４（ｂ）、図４（ｃ）は、それぞれＤＩＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型フラッシュメモリにおける、メモリアレイ構造を示す図である。
【０００５】
図４（ａ）のＤＩＮＯＲ型フラッシュメモリは、便宜上、１本の主ビット線に接続された副ビット線１本に４個のメモリトランジスタが接続された場合のメモリアレイを示す図である。
図４（ａ）において、ＭＢＬは主ビット線、ＳＢＬは副ビット線であり、主ビット線ＭＢＬおよび副ビット線ＳＢＬは、選択ゲート線ＳＬにより制御される選択トランジスタＳＴ1 を介して作動的に接続される。
副ビット線ＳＢＬは、４本のワード線ＷＬ1 〜ＷＬ4 と交差し、各交差位置には４個のメモリトランジスタＭＴ1 〜ＭＴ4 が配置されている。
【０００６】
図４（ｂ）のＮＡＮＤ型フラッシュメモリは、便宜上、１本のビット線に接続されたＮＡＮＤ型１本に４個のメモリトランジスタが接続された場合のメモリアレイを示す図である。
図４（ｂ）において、ＢＬはビット線であり、ビット線ＢＬに２個の選択トランジスタＳＴ1 ，ＳＴ2 、および４個のメモリトランジスタＭＴ1 〜ＭＴ4 が直列接続されたＮＡＮＤ列が接続される。
選択トランジスタＳＴ1 ，ＳＴ2 はそれぞれ選択ゲート線ＳＬ1 ，ＳＬ2 により制御され、またメモリトランジスタＭＴ1 〜ＭＴ4 はワード線ＷＬ1 〜ＷＬ4 により制御される。
【０００７】
図４（ｃ）のＡＮＤ型フラッシュメモリは、便宜上、１本の主ビット線に接続された副ビット線１本に４個のメモリトランジスタが接続された場合のメモリアレイを示す図である。
図４（ｃ）において、ＭＢＬは主ビット線、ＳＢＬは副ビット線であり、ＳＳＬは副ソース線であり、主ビット線ＭＢＬおよび副ビット線ＳＢＬは選択ゲート線ＳＬ1 により制御される選択トランジスタＳＴ1 を介して作動的に接続され、また副ソース線ＳＳＬは選択ゲート線ＳＬ2 により制御される選択トランジスタＳＴ2 を介して接地電位ＶＳＳに作動的に接続される。
副ビット線ＳＢＬと副ソース線ＳＳＬに挟まれて、４個のメモリトランジスタＭＴ1 〜ＭＴ4 が配置され、それぞれワード線ＷＬ1 〜ＷＬ4 により制御される。
【０００８】
図４に示すような、主ビット線に複数の副ビット線が接続する構造の半導体不揮発性記憶装置（たとえばＤＩＮＯＲ型、ＡＮＤ型）、またはビット線に複数のＮＡＮＤ列が接続する構造の半導体不揮発性記憶装置（たとえばＮＡＮＤ型）においては、従来のビット線（主ビット線）を単位として冗長を行う方法は効率的ではない。
【０００９】
図５は、たとえばＤＩＮＯＲ型構造の半導体不揮発性記憶装置において、従来の主ビット線を単位として冗長を行う場合の冗長効率の例を説明するための図である。
【００１０】
図５において、１はメモリアレイで、正規メモリアレイ１ａと冗長メモリアレイ１ｂにより構成される。
なお図５においては、便宜上、正規メモリアレイ１ａには３本の正規主ビット線Ｂ1 〜Ｂ3 が、また冗長メモリアレイ１ｂには２本の冗長主ビット線ｂ1 〜ｂ2 が配線されている例が図示されている。
おのおの正規主ビット線Ｂ1 〜Ｂ3 、および冗長主ビット線ｂ1 〜ｂ2 は、それぞれが３本の副ビット線に接続され、各副ビット線毎に１個の選択トランジスタ（図中□）と４個のメモリトランジスタ（図中〇）から構成されるメモリ列（以下、副ビット線ブロック）が接続されている。
つまり、正規メモリアレイ１ａは正規副ビット線ブロックＳ11〜Ｓ33から構成され、また、冗長メモリアレイ１ｂは冗長副ビット線ブロックｓ11〜ｓ22から構成される。
ＳＬ1 〜ＳＬ3 は選択トランジスタを制御する選択ゲート線であり、ＷＬ11〜ＷＬ34はメモリトランジスタを制御するワード線である。
【００１１】
図５の例においては、正規副ビット線ブロックＳ12、Ｓ32、Ｓ23内の１個のメモリトランジスタ（図中●）に不良が存在する。
この場合、２本の正規主ビット線Ｂ2 、Ｂ3 が不良主ビット線となり、当該不良主ビット線を冗長主ビット線ｂ1 、ｂ2 に置き換えることにより救済する。
【００１２】
【発明が解決しようとする課題】
ところで、従来の主ビット線を単位として冗長を行う場合、以下のような問題がある。
【００１３】
たとえば図５の例においては、不良主ビット線Ｂ2 に接続された正規副ビット線ブロックで、Ｓ12、Ｓ32は不良であるがＳ22は正常である。
また、不良主ビット線Ｂ3 に接続された正規副ビット線ブロックで、Ｓ23は不良であるがＳ13、Ｓ33は正常である。
【００１４】
つまり、冗長を主ビット線を単位として行うことにより、本来正常である副ビット線ブロックまで置き換えてしまうことになり、その結果冗長効率が悪くなり、特に、不良メモリトランジスタの多いメモリチップにおいて、冗長効率の悪化が顕著となる。
【００１５】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、効率的な冗長を行うことができる半導体不揮発性記憶装置を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明は、主ビット線が複数の副ビット線に分割されたビット線階層構造を有し、行列状に配置されたメモリトランジスタが前記副ビット線およびワード線に接続された半導体記憶装置であって、複数の冗長副ビット線に選択的に接続される少なくとも１本の冗長主ビット線と、前記副ビット線に接続されたメモリトランジスタに不良が存在する不良副ビット線である場合に、当該不良副ビット線を同一ワード線が延在する方向にある前記冗長副ビット線に置き換える救済手段とを有する。
【００１７】
また、前記半導体記憶装置における前記救済手段は、不良メモリトランジスタが存在する不良副ビット線のアドレスを記録する不良アドレス記録手段と、前記不良アドレスと同一アドレスの不良副ビット線を選択する場合には、当該不良副ビット線が接続された不良主ビット線を前記冗長主ビット線に置き換え、前記不良主ビット線に接続された前記不良アドレスと異なる他のアドレスの副ビット線を選択する場合には、前記不良主ビット線の置き換えを行わない選択的主ビット線置き換え手段とを有する。
【００１８】
また、本発明は、列状に配線させたビット線にＮＡＮＤ構造をなす複数のＮＡＮＤ列が接続され、行列状に配置されたメモリトランジスタが前記ＮＡＮＤ列とワード線に接続された半導体記憶装置であって、複数の冗長ＮＡＮＤ列が接続される少なくとも１本の冗長ビット線と、前記ＮＡＮＤ列に連なるメモリトランジスタに不良が存在する不良ＮＡＮＤ列であり、不良アドレスと同一アドレスの不列ＮＡＮＤ列を選択する場合には、当該不良ＮＡＮＤ列が接続された不良ビット線を前記冗長ビットに置き換え、当該置き換え情報とカラムの選択信号により当該不良ＮＡＮＤ列を同一ワード線が延在する方向にある前記冗長ＮＡＮＤ列に置き換える救済手段とを有する。
【００１９】
また、前記半導体記憶装置における前記救済手段は、不良メモリトランジスタが存在する不良ＮＡＮＤ列のアドレスを記録する不良アドレス記録手段と、前記不良アドレスと同一アドレスの不良ＮＡＮＤ列を選択する場合には、当該不良ＮＡＮＤ列が接続された不良ビット線を前記冗長ビット線に置き換え、前記不良ビット線に接続された前記不良アドレスと異なる他のアドレスのＮＡＮＤ列を選択する場合には、前記不良ビット線の置き換えを行わない選択的ビット線置き換え手段とを有する。
【００２０】
また、本発明の半導体記憶装置における各前記不良アドレス記録手段は、不揮発性の記憶素子により構成されている。
また、メモリアレイ部と、前記不良アドレス記録手段とが個別に集積化されている。
さらに、前記不良アドレスの記録は、出荷試験時に行われる。
さらにまた、前記半導体記憶装置は、繰り返し書き換え可能で、前記不良アドレスの記録は、各繰り返し書き換え毎に行われる。
【００２１】
本発明の半導体記憶装置によれば、不良のメモリトランジスタが存在するメモリチップの救済が、主ビット線を単位としてではなく、副ビット線を単位として行われる。したがって、冗長効率が高い装置を実現できる。
【００２２】
具体的には、不良副ビット線のアドレスが不良アドレス記録手段に記録され、不良アドレスの同一アドレスの不良副ビット線が選択される場合のみ、選択的主ビット線置き換え手段により不良主ビット線が冗長主ビット線に置き換えられる。
【００２３】
また、本発明の半導体記憶装置によれば、不良のメモリトランジスタが存在するメモリチップの救済が、ビット線を単位としてではなく、ＮＡＮＤ列を単位として行われる。したがって、冗長効率が高い装置を実現できる。
【００２４】
具体的には、不良ＮＡＮＤ列のアドレスが不良アドレス記録手段に記録され、不良アドレスと同一アドレスの不良ＮＡＮＤ列が選択される場合のみ、選択的主ビット線置き換え手段により不良ビット線が冗長ビット線に置き換えられる。
【００２５】
また、不良アドレスの記録は、不揮発性の記憶素子により構成されるレジスタや、本発明に係る半導体記憶装置以外の別個に集積化された他の半導体記憶装置に記録をすることにより可能である。
【００２６】
また、不良アドレスの記録を、前記半導体不揮発性記憶装置の出荷試験に行うことにより、メモリチップの製品出荷時に不良チップの救済が可能である。
【００２７】
また、繰り返し書き換え可能なフラッシュメモリ等においては、不良アドレスの記録を各繰り返し書き換え毎に行うことにより、繰り返し書き換え毎の不良に対して、救済が可能である。
【００２８】
【発明の実施の形態】
図１は、本発明に係る半導体不揮発性記憶装置、たとえば主ビット線が接続手段を介して複数の副ビット線に接続されるＤＩＮＯＲ型フラッシュメモリ等の第１の実施形態を示す図である。
【００２９】
図１において、１はメモリアレイであり、正規メモリアレイ１ａと冗長メモリアレイ１ｂにより構成されている。
正規メモリアレイ１ａにはｍ本の正規主ビット線Ｂ1 〜Ｂm が、冗長メモリアレイ１ｂにはｋ本の冗長主ビット線ｂ1 〜ｂk がそれぞれ配線されている。
また、おのおの正規主ビット線Ｂ1 〜Ｂm 、および冗長主ビット線ｂ1 〜ｂk は、それぞれがｎ本の副ビット線に接続され、各副ビット線毎に１個の選択トランジスタ（図中□）とｊ個のメモリトランジスタ（図中〇）から構成されるメモリ列（以下、副ビット線ブロック）が接続されている。
つまり、正規メモリアレイ１ａは正規副ビット線ブロックＳ11〜Ｓnmから構成され、また、冗長メモリアレイ１ｂは冗長副ビット線ブロックｓ11〜ｓnkから構成されている。
ＳＬ1 〜ＳＬn は選択トランジスタを制御する選択ゲート線であり、ＷＬ11〜ＷＬnjはメモリトランジスタを制御するワード線である。
【００３０】
２はメインローデコーダであり、Ｘ入力の上位Ｘ1 〜Ｘa をデコードして、選択ゲート線ＳＬ1 〜ＳＬn の出力電圧、および副ビット線ブロック選択信号ｘ1 〜ｘn を発生する。
３はサブローデコーダであり、Ｘ入力の下位Ｘ1 〜Ｘb をデコードして、選択副ビット線ブロックにおけるワード線電圧Ｖ1 〜Ｖj を発生する。
４はローカルデコーダであり、各ワード線ＷＬ11〜ＷＬnjに対応した伝達回路Ｔ11〜Ｔnjから構成され、副ビット線ブロック選択信号ｘ1 〜ｘn によりブロック単位で選択される。
それぞれの伝達回路Ｔ11〜Ｔnjは、これら伝達回路Ｔ11〜Ｔnjが副ビット線ブロック選択信号により選択された場合には、ワード線電圧Ｖ1 〜Ｖj を対応するワード線に出力し、また、伝達回路Ｔ11〜Ｔnjが副ビット線ブロック選択信号により選択されない場合には、動作に応じた適当な電圧値（たとえば接地電圧ＧＮＤ）を対応するワード線に出力する。
【００３１】
５はカラムデコーダであり、Ｙ入力Ｙ1 〜Ｙc をデコードして、正規主ビット線Ｂ1 〜Ｂm に対応した正規カラム選択信号Ｒ1 〜Ｒm を発生する。
６はカラム選択部であり、正規カラム選択部６ａと冗長カラム選択部６ｂにより構成される。
正規カラム選択部６ａはｍ本の正規主ビット線Ｂ1 〜Ｂm の１本を選択する。また、冗長カラム選択部１ｂはｋ本の冗長主ビット線ｂ1 〜ｂk の１本を選択する。
【００３２】
７は不良アドレス記録部であり、不揮発性の記憶素子により構成されるレジスタの集合であって、正規副ビット線ブロックＳ11〜Ｓnmにおいて、不良ビット（メモリトランジスタ）の存在するブロックのアドレスを記録するためのものである。
不良副ビット線ブロックのアドレスは、ワード線方向のアドレス毎に記録され、ｉ（ｉ≦ｎ）個のＸ（ワード線方向）アドレスのそれぞれに対して、ｋ個のＹ（ビット線）アドレスが記録される。
すなわち、不良副ビット線ブロックのアドレスは、同一ワード線が延在する方向にある冗長副ビット線ブロックに対応するレジスタに記録される。
図中、Ｘar-1〜Ｘar-iは前記不良Ｘアドレスレジスタを、Ｙar-11 〜Ｙar-ik は前記不良Ｙアドレスレジスタを示している。
【００３３】
７ａは書き込み回路で、不良アドレス記録部７に、Ｘ（ワード線方向）アドレスＸar、およびＹ（ビット線）アドレスＹarで表される選択アドレスを、不良アドレスとして記録する。
８1 〜８i はＸアドレス一致判定回路であって、それぞれｉ個の不良ＸアドレスレジスタＸar-1〜Ｘar-iに対応して設けられており、記録された不良Ｘアドレスが、現在選択されているＸアドレスＸarと一致する場合に、不良Ｙアドレス読み出し信号φ1 〜φi を出力する。
不良Ｙアドレス読み出し信号φ1 〜φi が出力されると、対応する不良ＹアドレスレジスタＹar-11 〜Ｙar-ik の内容が調査され、不良Ｙアドレスが記録されている場合に、当該不良Ｙアドレスを出力する。
【００３４】
９1 〜９k はＹアドレス一致判定回路であって、それぞれｋ個の不良ＹアドレスレジスタＹar-1〜Ｙar-iに対応して設けられたレジスタに不良Ｙアドレスが記録されており、現在選択されているＸアドレスＹarと一致する場合に、冗長カラム選択信号ｒ1 〜ｒk を出力する。
【００３５】
ＮＯＲ１はｋ入力ノア回路で、各入力端子がＹアドレス一致判定回路９1 〜９k の出力端子にそれぞれ接続され、ｋ個の冗長カラム選択信号ｒ1 〜ｒk の否定的論理積をとる。
ＡＮＤ１〜ＡＮＤｍは２入力アンド回路で、各一方の入力端子はカラムデコーダ５の正規カラム選択信号Ｒ1 〜Ｒm の出力ラインに接続され、各他方の入力端子はノア回路ＮＯＲ１の出力端子に共通に接続され、両信号の論理積をとる。
【００３６】
次に、上記構成による動作を説明する。
ローアドレスＸ入力のうち上位Ｘ1 〜Ｘa がメインローデコーダ２に入力されてデコードされ、メインローデコーダ２で選択ゲート線ＳＬ1 〜ＳＬn の出力電圧、および副ビット線ブロック選択信号ｘ1 〜ｘn が発生され、出力電圧は所定の選択ゲート線に供給され、副ビット線ブロック選択信号ｘ1 〜ｘn はローカルデコーダ４に出力される。
また、ローアドレスＸ入力のうち下位Ｘ1 〜Ｘb がサブローデコーダ３に入力されてデコードされ、選択副ビット線ブロックにおけるワード線電圧Ｖ1 〜Ｖj が発生される。
ローカルデコーダ４では、各ワード線ＷＬ11〜ＷＬnjに対応した伝達回路Ｔ11〜Ｔnjが、副ビット線ブロック選択信号ｘ1 〜ｘn によりブロック単位で選択される。そして、選択された伝達回路を介してワード線電圧Ｖ1 〜Ｖj が対応するワード線に出力される。
一方、伝達回路Ｔ11〜Ｔnjが副ビット線ブロック選択信号により選択されない場合には、たとえば接地電圧ＧＮＤが対応するワード線に出力される。
【００３７】
また、カラムデコーダ５において、カラムアドレスＹ入力Ｙ1 〜Ｙc がデコードされ、正規主ビット線Ｂ1 〜Ｂm に対応した正規カラム選択信号Ｒ1 〜Ｒm あ発生され、アンド回路ＡＮＤ1 〜ＡＮＤm に出力される。
【００３８】
ここで、正規副ビット線ブロックＳ11〜Ｓnmにおいて、不良ビット（メモリトランジスタ）が存在する場合、書き込み回路７ａにより不良アドレス記録部７に、Ｘ（ワード線方向）アドレスＸar、およびＹ（ビット線）アドレスＹarで表される選択アドレスが、不良アドレスとして記録される。
そして、記録された不良Ｘアドレスが、現在選択されているＸアドレスＸarと一致する場合に、Ｘアドレス一致判定回路８1 〜８i により不良Ｙアドレス読み出し信号φ1 〜φi が出力される。
不良Ｙアドレス読み出し信号φ1 〜φi が出力されると、対応する不良ＹアドレスレジスタＹar-11 〜Ｙar-ik の内容が調査され、不良Ｙアドレスが記録されている場合に、当該不良ＹアドレスがＹアドレス一致判定回路９1 〜９k に出力され、不良アドレスは対応するレジスタに記録される。
【００３９】
Ｙアドレス一致判定回路９1 〜９k では、レジスタに記録された不良Ｙアドレスが、現在選択されているＹアドレスＹarと一致する場合に、冗長カラム選択信号ｒ1 〜ｒk がハイレベルで出力され、一致しない場合ローレベルで出力される。
冗長カラム選択信号ｒ1 〜ｒk はノア回路ＮＯＲ１に入力され、冗長カラム選択信号ｒ1 〜ｒk のいずれかがハイレベルの場合に、ノア回路ＮＯＲ１の出力がローレベルとなり、冗長カラム選択信号ｒ1 〜ｒk のすべてがローレベルの場合に、ノア回路ＮＯＲ１の出力がハイレベルとなる。
【００４０】
ノア回路ＮＯＲ１の出力がローレベルの場合、アンド回路ＡＮＤ1 〜ＡＮＤm は不活性化され、出力される正規カラム選択信号Ｒ1 ’〜Ｒm ’はすべてローレベルとなる。
すなわち、選択された不良副ビット線ブロックが接続された不良主ビット線が、切り離されて冗長主ビット線に置き換えられる。
また、ノア回路ＮＯＲ１の出力がハイレベルの場合、アンド回路ＡＮＤ1 〜ＡＮＤm は活性化され、出力される正規カラム選択信号Ｒ1 ’〜Ｒm ’により正規の主ビット線が選択される。
【００４１】
図２は、図１の本発明に係る半導体不揮発性記憶装置において、冗長効率の例を説明するための図である。
【００４２】
図２の例におけるメモリアレイの構成、および不良メモリトランジスタの個数、配置は、既に説明した図５の従来の冗長効率の例を示す図と、全く同様である。
すなわち、図２の例においても、正規副ビット線ブロックＳ12、Ｓ32、Ｓ23の内の１個のメモリトランジスタ（図中●）に不良が存在する。
この場合、２本の正規主ビット線Ｂ2 、Ｂ3 が不良主ビット線となるが、当該不良主ビット線を１本の冗長主ビット線ｂ1 に置き換えることにより、当該不良の救済が可能である。
【００４３】
これは、図５に示すように従来の主ビット線を単位として冗長を行う場合、２本の不良主ビット線Ｂ2 、Ｂ3 を２本の冗長主ビット線ｂ1 、ｂ2 に置き換えるのと比較すると、大幅な冗長効率の向上となる。
【００４４】
図３は、本発明に係る半導体不揮発性記憶装置、たとえば主ビット線が接続手段を介して複数の副ビット線に作動的に接続されるＤＩＮＯＲ型フラッシュメモリ等の第２の実施形態を示す図である。
【００４５】
図３の実施形態が図１の実施形態と異なる点は、不良アドレスの記録が、不揮発性の記憶素子により構成されるレジスタではなく、本発明に係る半導体不揮発性記憶装置以外の別個に集積化された他の半導体不揮発性記憶装置に行われる点にある。
【００４６】
不良アドレスの記録を、本実施形態に係る半導体不揮発性記憶装置以外の他の半導体不揮発性記憶装置に行うことにより、メモリアレイ内に多数の不良メモリトランジスタが存在する場合においても、不良副ビット線ブロックのアドレスの記録が容易となり、好適である。
すなわち、多数の不良アドレスの記録が必要な場合であっても、不良アドレス記録部の占有面積を小さくできる利点がある。
【００４７】
図３において、１０は不良アドレスを記録するための、他の半導体不揮発性記憶装置のメモリアレイである。
メモリアレイ１０は、ｎ個のワード線ブロックに対応して配線されたｎ本のワード線ｗ1 〜ｗn と、ｋ本の冗長主ビット線とｃ個のＹ入力に対応して配線された（ｋ・ｃ）本のビット線ｂ11〜ｂkcにより、メモリアレイが構成されている。また、おのおのワード線とビット線との各格子位置には、電気的にプグラム可能なメモリセル（図中〇）、たとえばＥＥＰＲＯＭ等が配置される。
各メモリセルは、ｃ個のＹ入力に対応して、ｃ個のメモリセルからなるメモリ列（以下Ｙアドレス列）を構成する。
つまり、メモリアレイ１０はＹアドレス列ｓ11〜ｓnkから構成される。
したがって、不良副ビット線ブロックのアドレスは、ワード線方向のアドレス毎に記録され、ｎ個のＸ（ワード線方向）アドレスのそれぞれに対して、ｋ個のＹ（ビット線）アドレスが記録される。
すなわち、不良副ビット線ブロックのアドレスは、同一ワード線が延在する方向にある冗長副ビット線ブロックに対応するＹアドレス列に、記録される。
【００４８】
１０ａはローデコーダＡであり、Ｘ入力の上位Ｘ1 〜Ｘa をデコードして、ワート線ｗ1 〜ｗn に、動作に応じた適当な電圧値を出力する。
１０ｂはカラムデコーダＡであり、Ｙ入力Ｙ1 〜Ｙd をデコードして、前記ｋ個のＹ（ビット線）アドレスを選択する信号を発生する。
１０ｃはカラム選択部であり、現在選択されているＸアドレスＸar、およびＹアドレスＹarで表された選択アドレスを、不良アドレスとしてメモリアレイ１０に記録するための書き込み回路の機能の他に、当該選択アドレスに一致する不良アドレスが当該メモリアレイに記録されている場合に、冗長カラム選択信号ｒ1 〜ｒk をハイレベルで出力する。
【００４９】
また、冗長カラム選択信号ｒ1 〜ｒk はノア回路ＮＯＲ１に入力され、冗長カラム選択信号ｒ1 〜ｒk のいずれかがハイレベルの場合に、ノア回路ＮＯＲ１の出力をローレベルとし、冗長カラム選択信号ｒ1 〜ｒk のすべてがローレベルの場合に、ノア回路ＮＯＲ１の出力をハイレベルとする。
ノア回路ＮＯＲ１の出力がローレベルの場合、アンド回路ＡＮＤ1 〜ＡＮＤm は不活性化され、出力される正規カラム選択信号Ｒ1 ’〜Ｒm ’はすべてローレベルとなる。
すなわち、選択された不良副ビット線ブロックが接続された不良主ビット線が、切り離されて冗長主ビット線に置き換えられる。
また、ノア回路ＮＯＲ１の出力がハイレベルの場合、アンド回路ＡＮＤ1 〜ＡＮＤm は活性化され、出力される正規カラム選択信号Ｒ1 ’〜Ｒm ’により正規の主ビット線が選択される。
【００５０】
以上説明したように、本実施形態によれば、主ビット線に複数の副ビット線が接続される構造の半導体不揮発性記憶装置（たとえばＤＩＮＯＲ型フラッシュメモリ等）において、不良のメモリトランジスタが存在するメモリチップの救済を、主ビット線を単位として冗長を行うのではなく、副ビット線を単位として冗長を行うことにより、冗長効率が高い冗長を行うことが可能となる。
【００５１】
また、本実施形態においては、ＤＩＮＯＲ型フラッシュメモリ等を例に具体的に説明してあるが、本発明が、ビット線に複数のＮＡＮＤ列が接続される構造の半導体不揮発性記憶装置（たとえばＮＡＮＤ型フラッシュメモリ等）において、不良のメモリトランジスタが存在するメモリチップの救済を、ビット線を単位として冗長を行うのではなく、ＮＡＮＤ列を単位として冗長を行う方法に適用できることは、説明するまでもないことである。
さらに、本発明が、メモリチップの製品出荷時に不良チップの救済を行う場合だけでなく、繰り返し書き換え可能なフラッシュメモリ等において、繰り返し書き換え毎の不良に対して、不良チップの救済を行う場合に適用できることも、説明するまでもないことである。
さらにまた、本実施形態では、不揮発性の半導体記憶装置を例に説明したが、本発明は不揮発性の記憶装置以外の半導体記憶装置に適用できることはいうまでもない。
【００５２】
【発明の効果】
以上説明したように、本発明によれば、効率的な冗長を行うことのできる半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体不揮発性記憶装置の第１の実施形態を示す図である。
【図２】図１の半導体不揮発性記憶装置において、冗長効率の例を説明するための図である。
【図３】本発明に係る半導体不揮発性記憶装置の第２の実施形態を示す図である。
【図４】ＤＩＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型フラッシュメモリにおける、メモリアレイ構造を示す図である。
【図５】図４のＤＩＮＯＲ型フラッシュメモリにおいて、従来の主ビット線を単位として冗長を行う場合の、冗長効率の例を説明するための図である。
【符号の説明】
ＳＬ1 〜ＳＬn …選択ゲート線、Ｗ11〜Ｗnj…ワード線、Ｂ1 〜Ｂm …正規ビット線、ｂ1 〜ｂk …冗長ビット線、Ｘ1 〜Ｘa , Ｘ1 〜Ｘb …Ｘ入力、Ｙ1 〜Ｙc , Ｙ1 〜Ｙd …Ｙ入力、Ｖ1 〜Ｖj …選択ブロックワード線電圧、ｘ1 〜ｘn …副ブット線ブロック選択信号、Ｔ11〜Ｔnj…ワード線電圧伝達回路、Ｓ11〜Ｓnm…正規副ブット線ブロック、ｓ11〜ｓnk…冗長副ビット線ブロック、Ｘar…選択Ｘアドレス、Ｙar…選択Ｙアドレス、Ｘar-1〜Ｘar-i…不良Ｘアドレスレジスタ、Ｙar-11 〜Ｙar-ik 不良Ｙアドレスレジスタ、φ1 〜φi …不良Ｙアドレス読み出し信号、Ｒ1 〜Ｒm …正規カラム選択信号、ｒ1 〜ｒk …冗長カラム選択信号、ＮＯＲ１…ノア回路、ＡＮＤ1 〜ＡＮＤm …アンド回路、ＳＴ1 〜ＳＴ2 …選択トランジスタ、ＭＴ1 〜ＭＴ4 …メモリトランジスタ、１…メモリアレイ、１ａ…正規メモリアレイ、１ｂ…冗長メモリアレイ、２…メインローデコーダ、３…サブローデコーダ、４…ローカルローデコーダ、５…カラムデコーダ、６…カラム選択部、６ａ…正規カラム選択部、６ｂ…冗長カラム選択部、７…不良アドレス記録部（レジスタ）、７ａ…書き込み回路、８1 〜８i …Ｘアドレス一致判定回路、９1 〜９k …Ｙアドレス一致判定回路、１０…不良アドレス記録部（メモリアレイ）、１０ａ…ローデコーダＡ、１０ｂ…カラムデコーダＡ、１０ｃ…カラム選択部Ａ。
【図１】
0003845889.tif 000002
【図２】
0003845889.tif 000003
【図３】
0003845889.tif 000004
【図４】
0003845889.tif 000005
【図５】
0003845889.tif 000006