(57)【特許請求の範囲】
【請求項１】
２重ゲート構造を有する複数のメモリセルと、前記複数のメモリセルのコントロールゲートが接続される複数のワード線と、前記複数のメモリセルのドレインが接続される複数のビット線と、前記複数のメモリセルのソースが接続される複数のソース線と、内部にワード線駆動部を有すると共に読み出し及び書き込み動作時に前記複数のワード線に選択的に正電圧を供給するローデコーダと、前記ローデコーダに与える電圧を発生する電圧発生回路とを備えた不揮発性半導体記憶装置において、
前記電圧発生回路は、
前記ローデコーダのワード線駆動部の電源電圧を、電源電圧よりも高い電位に昇圧する昇圧回路と、
前記昇圧回路の昇圧及び昇圧停止動作を制御する第１の制御手段と、
読み出し動作時に前記昇圧回路の昇圧電位と前記電源電圧との電位差が所定値以上になると前記昇圧回路の出力と前記電源電圧の電源線との間を導通させて前記昇圧回路の出力電位を制限する第１の電圧制限手段と、
前記第１の電圧制限手段の動作及び非動作を制御する第２の制御手段と、
前記第１の電圧制限手段が前記第２の制御手段により非動作状態とされる書き込み動作時に、前記昇圧回路の昇圧電位と接地電位との電位差が所定値以上になると前記昇圧回路の出力と接地線との間を導通させて前記昇圧回路の出力電位を前記第１の電圧制限手段で制限する電位とは異なる電位である所定電位で制限する第２の電圧制限手段と、
読み出し、書き込み及び消去の各動作モードに応じて、前記第１及び第２の制御手段の動作を制御する信号を発生する第３の制御手段と
を備えたことを特徴とする電圧発生回路を備えた不揮発性半導体記憶装置。
【請求項２】
第１の電源の電圧、及び、書き換え動作時に前記第１の電源の電圧よりも高電圧とされる第２の電源の電圧を受け、前記第１の電源及び前記第２の電源の何れか一方を選択して前記昇圧回路の電源電圧として与える選択手段を備え、
前記第３の制御手段は、前記選択手段の動作をも制御する
ことを特徴とする請求項１記載の電圧発生回路を備えた不揮発性半導体記憶装置。
【請求項３】
前記第１の電圧制限手段は、
前記昇圧回路が電源電圧よりも高い電位を発生する場合にはその発生電位を制限し、前記昇圧回路が昇圧動作を停止する場合には昇圧回路用電源よりも低い電位を発生する回路である
ことを特徴とする請求項１又は請求項２記載の電圧発生回路を備えた不揮発性半導体記憶装置。
【請求項４】
前記第１の電圧制限手段は、
昇圧回路用電源と前記昇圧回路の出力との間に配置されたＮチャネルトランジスタより成る
ことを特徴とする請求項１、請求項２又は請求項３記載の電圧発生回路を備えた不揮発性半導体記憶装置。
【請求項５】
前記第２の電圧制限手段における制限電圧は、前記第１の電圧制限手段における制限電圧よりも高い
ことを特徴とする請求項１、請求項２又は請求項３記載の電圧発生回路を備えた不揮発性半導体記憶装置。
【請求項６】
前記第２の制御手段は、
前記Ｎチャネルトランジスタのゲート電圧を制御する回路から成る
ことを特徴とする請求項４記載の電圧発生回路を備えた不揮発性半導体記憶装置。
【請求項７】
前記第２の電圧制限手段は、
前記昇圧回路の出力側と接地との間に配置されたツェナーダイオードから成る
ことを特徴とする請求項１又は請求項２記載の電圧発生回路を備えた不揮発性半導体記憶装置。
【請求項８】
前記第１の制御手段は、
前記昇圧回路への昇圧用クロックの供給を停止する回路から成る
ことを特徴とする請求項１又は請求項２記載の電圧発生回路を備えた不揮発性半導体記憶装置。
【請求項９】
第３の制御手段は、
前記メモリセルからのデータの読み出し時には、前記昇圧回路及び前記第１の電圧制限手段を動作させるように、前記第１及び第２の制御手段を制御する
ことを特徴とする請求項１又は請求項２記載の電圧発生回路を備えた不揮発性半導体記憶装置。
【請求項１０】
第３の制御手段は、
前記メモリセルへのデータの書き込み時には、前記昇圧回路を動作させると共に前記第１の電圧制限手段の動作を停止させるように、前記第１及び第２の制御手段を制御する
ことを特徴とする請求項１又は請求項２記載の電圧発生回路を備えた不揮発性半導体記憶装置。
【請求項１１】
第３の制御手段は、
前記メモリセルのデータの消去時には、前記昇圧回路の動作を停止させると共に前記第１の電圧制限手段を動作させるように、前記第１及び第２の制御手段を制御する
ことを特徴とする請求項３記載の電圧発生回路を備えた不揮発性半導体記憶装置。
【請求項１２】
２重ゲート構造を有する複数のメモリセルと、前記複数のメモリセルのコントロールゲートが接続された複数のワード線と、前記複数のメモリセルのドレインが接続された複数のビット線と、前記複数のメモリセルのソースが接続される複数のソース線と、内部にワード線駆動部を有すると共に読み出し及び書き込み動作時に前記複数のワード線に選択的に正電圧を供給するローデコーダと、前記ローデコーダに与える電圧を発生する電圧発生回路とを備えた不揮発性半導体記憶装置において、
前記電圧発生回路は、
前記ローデコーダのワード線駆動部の電源を、電源電圧よりも高い電位に昇圧する昇圧回路と、
前記昇圧回路の昇圧及び昇圧停止動作を制御する第１の制御手段と、
前記昇圧回路に印可して昇圧動作を行わせる昇圧クロックを発生する昇圧クロック発生手段と、
読み出し動作時には半導体記憶装置の読み出し動作を制御する信号として外部より与えられるチップイネーブル信号を選択し、書き込み動作時には内部で発生する前記昇圧クロック発生手段の昇圧クロックを選択して、前記昇圧回路に与える選択手段と、
前記チップイネーブル信号に基づく前記昇圧回路の動作時に、前記昇圧回路の昇圧電位と前記電源電圧との電位差が所定値以上になると前記昇圧回路の出力と前記電源電圧の電源線との間を導通させて前記昇圧回路の出力電位を制限する第１の電圧制限手段と、
前記第１の電圧制限手段の動作及び非動作を制御する第２の制御手段と、
前記第１の電圧制限手段が前記第２の制御手段により非動作状態とされるとき、前記昇圧クロック発生手段の昇圧クロックを前記昇圧回路に与えるよう前記選択手段を制限する第３の制御手段と、
前記昇圧クロック発生手段の昇圧クロックに基づく前記昇圧回路の動作時に、前記昇圧回路の昇圧電位と接地電位との電位差が所定値以上になると前記昇圧回路の出力と接地線との間を導通させて前記昇圧回路の出力電位を前記第１の電圧制限手段で制限する電位とは異なる電位である所定電位で制限する第２の電圧制限手段と、
読み出し、書き込み及び消去の各動作モードに応じて、前記選択手段、前記第１、第２及び第３の制御手段の動作を制御する信号を発生する第４の制御手段と
を備えたことを特徴とする電圧発生回路を備えた不揮発性半導体記憶装置。
【請求項１３】
第１の電源の電圧、及び、書き換え動作時に前記第１の電源の電圧よりも高電圧とされる第２の電源の電圧を受け、前記第１の電源及び前記第２の電源の何れか一方を選択して前記昇圧回路の電源電圧として与える他の選択手段を備え、
前記第４の制御手段は、前記他の選択手段の動作をも制御する信号をも発生する
ことを特徴とする請求項１２記載の電圧発生回路を備えた不揮発性半導体記憶装置。
【請求項１４】
前記第１の電圧制限手段は、
前記昇圧回路が電源電圧よりも高い電位を発生する場合にはその発生電位を制限し、前記昇圧回路が昇圧動作を停止する場合には昇圧回路用電源よりも低い電位を発生する回路である
ことを特徴とする請求項１２又は請求項１３記載の電圧発生回路を備えた不揮発性半導体記憶装置。
【請求項１５】
前記第１の電圧制限手段は、
昇圧回路用電源と前記昇圧回路の出力との間に配置されたＮチャネルトランジスタより成る
ことを特徴とする請求項１２、請求項１３又は請求項１４記載の電圧発生回路を備えた不揮発性半導体記憶装置。
【請求項１６】
前記第２の電圧制限手段における制限電圧は、前記第１の電圧制限手段における制限電圧よりも高い
ことを特徴とする請求項１２、請求項１３又は請求項１４記載の電圧発生回路を備えた不揮発性半導体記憶装置。
【請求項１７】
前記第２の制御手段は、
前記Ｎチャネルトランジスタのゲート電圧を制御する回路から成る
ことを特徴とする請求項１５記載の電圧発生回路を備えた不揮発性半導体記憶装置。
【請求項１８】
前記第２の電圧制限手段は、
前記昇圧回路の出力側と接地との間に配置されたツェナーダイオードから成る
ことを特徴とする請求項１２又は請求項１３記載の電圧発生回路を備えた不揮発性半導体記憶装置。
【請求項１９】
前記第１の制御手段は、
前記昇圧回路への昇圧用クロックの供給を停止する回路から成る
ことを特徴とする請求項１２又は請求項１３記載の電圧発生回路を備えた不揮発性半導体記憶装置。
【請求項２０】
第４の制御手段は、
前記メモリセルからのデータの読み出し時には、前記チップイネーブル信号に基いて前記昇圧回路の昇圧動作を行わせると共に前記第１の電圧制限手段を動作させるように、前記選択手段並びに前記第１及び第２の制御手段を制御する
ことを特徴とする請求項１２又は請求項１３記載の電圧発生回路を備えた不揮発性半導体記憶装置。
【請求項２１】
第４の制御手段は、
前記メモリセルへのデータの書き込み時には、前記昇圧クロック発生手段の昇圧クロックに基いて前記昇圧回路の昇圧動作を行わせると共に前記第１の電圧制限手段の動作を停止させるように、前記第１、第２及び第３の制御手段を制御する
ことを特徴とする請求項１２又は請求項１３記載の電圧発生回路を備えた不揮発性半導体記憶装置。
【請求項２２】
第４の制御手段は、
前記メモリセルのデータの消去時には、前記昇圧回路の動作を停止させると共に前記第１の電圧制限手段を動作させるように、前記第１及び第２の制御手段を制御する
ことを特徴とする請求項１４記載の電圧発生回路を備えた不揮発性半導体記憶装置。
【請求項２３】
２重ゲート構造を有する複数のメモリセルと、
前記複数のメモリセルのコントロールゲートが接続される複数のワード線と、
前記複数のメモリセルのドレインが接続される複数のビット線と、
前記複数のメモリセルのソースが接続される複数のソース線と、
内部にワード線駆動部を有すると共に、読み出し及び書き込み動作時に前記複数のワード線に選択的に正電圧を供給するローデコーダと、
前記ローデコーダに与える電圧を発生する電圧発生回路とを備え、
前記電圧発生回路は、
第１の電源の電圧、及び、書き換え動作時に前記第１の電源の電圧よりも高電圧とされる第２の電源の電圧の何れか一方を選択する選択手段と、
前記ローデコーダのワード線駆動部の電源を、電源電圧よりも高い電位に昇圧する昇圧回路と、
前記昇圧回路の昇圧電位を制限する第１の電圧制限手段と、
前記第１の電圧制限手段が前記第２の制御手段により非動作状態とされるときに前記昇圧回路の昇圧電位を制限する第２の電圧制限手段と
を備えた不揮発性半導体記憶装置において、
前記メモリセルからのデータの読み出し動作時に、前記第１の電源の電圧を選択して前記昇圧回路に与え、その昇圧動作を行わせると共に、前記第１の電圧制限手段により前記昇昇圧回路の昇圧出力電位を制限し、
前記メモリセルへのデータの書き込み動作時に、前記第２の電源を選択し前記昇圧回路に与え、その昇圧動作を行わせると共に、前記第１の電圧制限手段の動作を停止させて、前記第２の電圧制限手段により前記昇圧回路の昇圧出力電位を制限し、
前記メモリセルのデータの消去動作時に、前記第２の電源を選択して前記昇圧回路に与えると共に、前記昇圧回路の昇圧動作を停止させる
ことを特徴とする電圧発生回路を備えた不揮発性半導体記憶装置の電圧発生制御方法。
【請求項２４】
前記書き込み動作時には、前記第２の電圧制限手段により、前記昇圧回路の昇圧出力電位を、前記第１の電圧制限手段が前記読み出し動作時に前記昇圧回路の昇圧出力電位を制限する電位よりも高い電位に制限する
ことを特徴とする請求項２３記載の電圧発生回路を備えた不揮発性半導体記憶装置の電圧発生制御方法。
【請求項２５】
２重ゲート構造を有する複数のメモリセルと、
前記複数のメモリセルのコントロールゲートが接続される複数のワード線と、
前記複数のメモリセルのドレインが接続される複数のビット線と、
前記複数のメモリセルのソースが接続される複数のソース線と、
内部にワード線駆動部を有すると共に、読み出し及び書き込み動作時に前記複数のワード線に選択的に正電圧を供給するローデコーダと、
前記ローデコーダに与える電圧を発生する電圧発生回路とを備え、
前記電圧発生回路は、
第１の電源の電圧、及び、書き換え動作時に前記第１の電源の電圧よりも高電圧とされる第２の電源の電圧の何れか一方を選択する選択手段と、
前記ローデコーダのワード線駆動部の電源を、電源電圧よりも高い電位に昇圧する昇圧回路と、
前記昇圧回路に印可して昇圧動作を行わせる昇圧クロックを発生する昇圧クロック発生手段と、
前記昇圧回路の昇圧電位を制限する第１の電圧制限手段と、
前記第１の電圧制限手段が前記第２の制御手段により非動作状態とされるときに前記昇圧回路の昇圧電位を制限する第２の電圧制限手段と
を備えた不揮発性半導体記憶装置において、
前記メモリセルからのデータの読み出し動作時に、前記第１の電源の電圧を選択して前記昇圧回路に動作電源として与える一方、半導体記憶装置の動作を制御するチップイネーブル信号を前記昇圧回路へ昇圧クロックとして与えて、前記昇圧回路の昇圧動作を行わせると共に、前記第１の電圧制限手段により前記昇圧回路の昇圧出力電位を制限し、
前記メモリセルへのデータの書き込み動作時に、前記第２の電源を選択して前記昇圧回路に動作電源として与える一方、前記昇圧クロック発生手段の昇圧クロックを前記昇圧回路へ与えて、前記昇圧回路の昇圧動作を行わせると共に、前記第１の電圧制限手段の動作を停止させて、前記第２の電圧制限手段により前記昇圧回路の昇圧出力電位を制限し、
前記メモリセルのデータの消去動作時に、前記第２の電源を選択して前記昇圧回路に与えると共に、前記昇圧回路の昇圧動作を停止させる
ことを特徴とする電圧発生回路を備えた不揮発性半導体記憶装置の電圧発生制御方法。
【請求項２６】
前記書き込み動作時には、前記第２の電圧制限手段により、前記昇圧回路の昇圧出力電位を、前記第１の電圧制限手段が前記読み出し動作時に前記昇圧回路の昇圧出力電位を制限する電位よりも高い電位に制限する
ことを特徴とする請求項２５記載の電圧発生回路を備えた不揮発性半導体記憶装置の電圧発生制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源電圧よりも高い電位を発生する電圧発生回路を備えた不揮発性半導体記憶装置、及び、その不揮発性半導体記憶装置の電圧発生制御方法に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置は、電源を切っても記憶情報を保持できることから情報システムや通信システムへの応用が広がっている。なかでも、フラッシュＥＥＰＲＯＭはチップ全体又はブロック単位での消去を行うことにより、メモリセルサイズを小さくして低コストを実現したものであり、急速に需要が拡大している。
【０００３】
図１９は従来のフラッシュＥＥＰＲＯＭメモリセルの概略断面図を示すものである。図１９において、メモリセルは、一導電型の半導体基板１９０の表面に形成される反対導電型の高濃度不純物領域であるドレイン領域１９１及びソース領域１９２と、このドレイン領域１９１とソース領域１９２との間に形成されるチャネル領域１９３上にゲート絶縁膜１９４を介して形成されるフローティングゲート１９５と、このフローティングゲート１９５上に層間絶縁膜１９６を介して形成されるコントロールゲート１９７とにより構成されている。
【０００４】
このような構造を有する不揮発性メモリセルにおいては、フローティングゲート１９５に蓄積される電荷に応じてメモリセルのしきい値が変化する。フローティングゲート１９５への電子の注入及び引き抜きは以下のようにして行われる。
【０００５】
フローティングゲート１９５へ電子を注入する動作を書き込みと呼び、フローティングゲート１９５へ電子が注入されることにより、メモリセルのしきい値は高くなる。フローティングゲート１９５から電子を引き抜く動作は消去と呼ばれ、フローティングゲート１９５から電子が引き抜かれることにより、メモリセルのしきい値は低くなる。
【０００６】
書き込み動作においては、ソース領域１９２は接地電位とされ、ドレイン領域１９１には約５ｖ、コントロールゲート１９７には約９ｖの高電圧が印加される。この電圧条件下においては、ドレイン領域１９１近傍に高電界が発生し、ソース領域１９２からドレイン領域１９１へ流れる電子が励起され、ホットエレクトロンとなる。このホットエレクトロンは、コントロールゲート１９７に印加された高電圧により生成される高電界により加速され、ゲート絶縁膜１９４による電位障壁を飛び超えて、フローティングゲート１９５に注入される。
【０００７】
フローティングゲート１９５へ電子が注入された状態では、メモリセルのしきい値が高くなり、メモリセルの特性は図２０に示す書き込み状態となる。
【０００８】
消去動作においては、ドレイン領域１９１をフローティング、コントロールゲート１９７を接地電位とし、ソース領域１９２に約１２ｖの電圧を印加する。この電圧条件下においては、フローティングゲート１９５とソース領域１９２との間のゲート絶縁膜１９４に高電界が印加され、ファウラーノルドハイム型トンネル電流が流れ、フローティングゲート１９５に蓄積された電子がソース領域１９２に引き抜かれる。
【０００９】
フローティングゲート１９５から電子が引き抜かれた状態では、メモリセルのしきい値は低くなり、メモリセルの特性は図２０に示す消去状態となる。
【００１０】
メモリセルに記憶されたデータの読み出し動作においては、選択されたメモリセルのコントロールゲート１９７に電源電圧ＶＣＣの選択電位が与えられ、ソース領域１９２は接地電位とされ、ドレイン領域１９１には約１ｖの電位が与えられる。
【００１１】
この電圧条件下においては、選択されたメモリセルが書き込み状態の場合には、メモリセルのソース領域１９２とドレイン領域１９１とは非導通となる。一方、選択されたメモリセルが消去状態の場合には、メモリセルのソース領域１９とドレイン領域１９１とは導通となる。メモリセルに接続されるセンスアンプは、選択されたメモリセルのソース領域１９２とドレイン領域１９１との間に流れる電流を検出し、この電流を『Ｌ』又は『Ｈ』の論理電圧レベルに変換した値を出力する。
【００１２】
図２１は、従来のフラッシュＥＥＰＲＯＭの構成を示している。Ｍｏｏ〜Ｍｎｍは２重ゲート構造を有するメモリセルであって、ワード線ＷＬ（０）〜ＷＬ（ｎ）と、ビット線ＢＬ（０）〜ＢＬ（ｍ）の各々の交点に配置されている。各メモリセルは、同一ビット列において、ドレイン及びソースが向かい合うメモリセルに対して対向するように配置され、対向するメモリセルのドレイン及びソースは拡散層を共有するよう構成される。同一行のメモリセルの制御ゲートは共通に接続され、対応するワード線ＷＬ（０）〜ＷＬ（ｎ）に接続される。また、同一列のメモリセルのドレインは共通に接続され、対応するビット線ＢＬ（０）〜ＢＬ（ｍ）に接続される。同一行のメモリセルのソースは共通に接続され、ソース線ＳＬ（０）〜ＳＬ（ｋ）を介してソーススイッチ２１０に接続されている。ローデコーダ２は、ローアドレスＲａ（０：ｉ）を受け取り、ワード線ＷＬ（０）〜ＷＬ（ｎ）の何れか一本を選択する。カラムデコーダ３は、カラムアドレスＣａ（０：ｊ）を受け取り、カラムスイッチ５に選択信号を与える。カラムスイッチ５は、カラムデコーダ３からの選択信号を受け、ビット線ＢＬ（０）〜ＢＬ（ｍ）を選択的にデータバスＤＢに接続する。データバスＤＢは読み出し／書き込み回路８に接続されており、この読み出し／書き込み回路８を介してデータ入出力ピンＤｉｏに対してデータを入出力する。
【００１３】
２１１は電源回路であり、各動作モードに対応した電圧を生成し、その生成電圧ＶＰＲ、ＶＰＳをローデコーダ２及びソーススイッチ２１０に与えている。図２２に電源回路２１１のブロック図を示している。
【００１４】
図２２において、２２０は昇圧回路、２２１及び２２２は降圧回路、２２３及び２２４は選択回路であり、読み出し動作においては電圧発生回路２２０と降圧回路２２１及び２２２の動作は停止しており、選択回路２２３及び２２４は電源電位ＶＣＣを選択し、ローデコーダ２及びソーススイッチ２１に与えている。書き込み動作においては、昇圧回路２２０は電源電位ＶＣＣから１２ｖ程度の高電圧を発生する。降圧回路２２１は昇圧回路２２０の出力である１２ｖから９ｖの生成し、降圧回路２２２は降圧回路２２１の出力である９ｖから７ｖを生成している。選択回路２２３は、書き込み動作時には降圧回路２２１の出力を選択して、メモリセルのゲート電圧に必要となる９ｖをローデコーダ２に与える。書き込みベリファイ動作時には、降圧回路２２２の出力を選択して、メモリセルのゲート電圧に必要となる７ｖをローデコーダ２に与える。選択回路２２４は、書き込み及び書き込みベリファイ動作時には接地電位をソーススイッチ７に与えている。
【００１５】
消去動作時においては、選択回路２２３は電源電位ＶＣＣを選択してローデコーダ２に与え、選択回路２２４は昇圧回路２２０の出力を選択して、メモリセルのソースに１２ｖを与える。
【００１６】
【発明が解決しようとする課題】
このように、従来の電圧発生回路を備えた不揮発性半導体記憶装置においては、書き込み及び消去動作に必要となる１２ｖ程度の正電位の高電圧の発生させるための昇圧回路、降圧回路及び選択回路を備えており、複雑な回路を用い、回路規模も増大していた。
【００１７】
半導体微細化技術の進展に伴う動作電圧の低下の下でも、高速な読み出し動作を実現するためには、読み出し動作においても＋２〜３ｖのＶＣＣ電圧から４〜５ｖ程度の正電圧を発生する必要が生じている。更には、メモリセルサイズ縮小のために、消去動作においてワード線に−８ｖ程度の負電圧、ソース線に５ｖ程度の正電圧を印加するゲート負電圧消去を採用する場合には、消去動作でのローデコーダ内トランジスタに印加される最大電圧をブレークダウン電圧以下とするために、ローデコーダに与える電源電位をＶＣＣよりも低下させる必要が生じる。このため、動作モードに応じて多くの種類の電圧が必要となり、複数の電圧発生生成手段を備えなくてはならなくなり、このため、回路が一層複雑になると共に、回路規模も増大し、コストアップの要因となる。
【００１８】
本発明の目的は、複数の電位を発生し得る簡易な電圧発生回路を提供すると共に、この電圧発生回路を持つ安価な不揮発性半導体記憶装置、及びその電圧発生制御方法を提供することにある。
【００１９】
【課題を解決するための手段】
以上の目的を達成するため、請求項１記載の発明の電圧発生回路を備えた不揮発性半導体記憶装置は、２重ゲート構造を有する複数のメモリセルと、前記複数のメモリセルのコントロールゲートが接続される複数のワード線と、前記複数のメモリセルのドレインが接続される複数のビット線と、前記複数のメモリセルのソースが接続される複数のソース線と、内部にワード線駆動部を有すると共に読み出し及び書き込み動作時に前記複数のワード線に選択的に正電圧を供給するローデコーダと、前記ローデコーダに与える電圧を発生する電圧発生回路とを備えた不揮発性半導体記憶装置において、前記電圧発生回路は、前記ローデコーダのワード線駆動部の電源電圧を、電源電圧よりも高い電位に昇圧する昇圧回路と、前記昇圧回路の昇圧及び昇圧停止動作を制御する第１の制御手段と、読み出し動作時に前記昇圧回路の昇圧電位と前記電源電圧との電位差が所定値以上になると前記昇圧回路の出力と前記電源電圧の電源線との間を導通させて前記昇圧回路の出力電位を制限する第１の電圧制限手段と、前記第１の電圧制限手段の動作及び非動作を制御する第２の制御手段と、前記第１の電圧制限手段が前記第２の制御手段により非動作状態とされる書き込み動作時に、前記昇圧回路の昇圧電位と接地電位との電位差が所定値以上になると前記昇圧回路の出力と接地線との間を導通させて前記昇圧回路の出力電位を前記第１の電圧制限手段で制限する電位とは異なる電位である所定電位で制限する第２の電圧制限手段と、読み出し、書き込み及び消去の各動作モードに応じて、前記第１及び第２の制御手段の動作を制御する信号を発生する第３の制御手段とを備えたことを特徴とする。
【００２０】
請求項２記載の発明は、前記請求項１記載の電圧発生回路を備えた不揮発性半導体記憶装置において、第１の電源の電圧、及び、書き換え動作時に前記第１の電源の電圧よりも高電圧とされる第２の電源の電圧を受け、前記第１の電源及び前記第２の電源の何れか一方を選択して前記昇圧回路の電源電圧として与える選択手段を備え、前記第３の制御手段は、前記選択手段の動作をも制御することを特徴とする。
【００２１】
請求項３記載の発明は、前記請求項１又は請求項２記載の電圧発生回路を備えた不揮発性半導体記憶装置において、前記第１の電圧制限手段は、前記昇圧回路が電源電圧よりも高い電位を発生する場合にはその発生電位を制限し、前記昇圧回路が昇圧動作を停止する場合には昇圧回路用電源よりも低い電位を発生する回路であることを特徴とする。
【００２２】
請求項４記載の発明は、前記請求項１、請求項２又は請求項３記載の電圧発生回路を備えた不揮発性半導体記憶装置において、前記第１の電圧制限手段は、昇圧回路用電源と前記昇圧回路の出力との間に配置されたＮチャネルトランジスタより成ることを特徴とする。
【００２３】
請求項５記載の発明は、前記請求項１、請求項２又は請求項３記載の電圧発生回路を備えた不揮発性半導体記憶装置において、前記第２の電圧制限手段における制限電圧は、前記第１の電圧制限手段における制限電圧よりも高いことを特徴とする。
【００２４】
請求項６記載の発明は、前記請求項４記載の電圧発生回路を備えた不揮発性半導体記憶装置において、前記第２の制御手段は、前記Ｎチャネルトランジスタのゲート電圧を制御する回路から成ることを特徴とする。
【００２５】
請求項７記載の発明は、前記請求項１又は請求項２記載の電圧発生回路を備えた不揮発性半導体記憶装置において、前記第２の電圧制限手段は、前記昇圧回路の出力側と接地との間に配置されたツェナーダイオードから成ることを特徴とする。
【００２６】
請求項８記載の発明は、前記請求項１又は請求項２記載の電圧発生回路を備えた不揮発性半導体記憶装置において、前記第１の制御手段は、前記昇圧回路への昇圧用クロックの供給を停止する回路から成ることを特徴とする。
【００２７】
請求項９記載の発明は、前記請求項１又は請求項２記載の電圧発生回路を備えた不揮発性半導体記憶装置において、第３の制御手段は、前記メモリセルからのデータの読み出し時には、前記昇圧回路及び前記第１の電圧制限手段を動作させるように、前記第１及び第２の制御手段を制御することを特徴とする。
【００２８】
請求項１０記載の発明は、前記請求項１又は請求項２記載の電圧発生回路を備えた不揮発性半導体記憶装置において、第３の制御手段は、前記メモリセルへのデータの書き込み時には、前記昇圧回路を動作させると共に前記第１の電圧制限手段の動作を停止させるように、前記第１及び第２の制御手段を制御することを特徴とする。
【００２９】
請求項１１記載の発明は、前記請求項３記載の電圧発生回路を備えた不揮発性半導体記憶装置において、第３の制御手段は、前記メモリセルのデータの消去時には、前記昇圧回路の動作を停止させると共に前記第１の電圧制限手段を動作させるように、前記第１及び第２の制御手段を制御することを特徴とする。
【００３０】
請求項１２記載の発明の電圧発生回路を備えた不揮発性半導体記憶装置は、２重ゲート構造を有する複数のメモリセルと、前記複数のメモリセルのコントロールゲートが接続された複数のワード線と、前記複数のメモリセルのドレインが接続された複数のビット線と、前記複数のメモリセルのソースが接続される複数のソース線と、内部にワード線駆動部を有すると共に読み出し及び書き込み動作時に前記複数のワード線に選択的に正電圧を供給するローデコーダと、前記ローデコーダに与える電圧を発生する電圧発生回路とを備えた不揮発性半導体記憶装置において、前記電圧発生回路は、前記ローデコーダのワード線駆動部の電源を、電源電圧よりも高い電位に昇圧する昇圧回路と、前記昇圧回路の昇圧及び昇圧停止動作を制御する第１の制御手段と、前記昇圧回路に印可して昇圧動作を行わせる昇圧クロックを発生する昇圧クロック発生手段と、読み出し動作時には半導体記憶装置の読み出し動作を制御する信号として外部より与えられるチップイネーブル信号を選択し、書き込み動作時には内部で発生する前記昇圧クロック発生手段の昇圧クロックを選択して、前記昇圧回路に与える選択手段と、前記チップイネーブル信号に基づく前記昇圧回路の動作時に、前記昇圧回路の昇圧電位と前記電源電圧との電位差が所定値以上になると前記昇圧回路の出力と前記電源電圧の電源線との間を導通させて前記昇圧回路の出力電位を制限する第１の電圧制限手段と、前記第１の電圧制限手段の動作及び非動作を制御する第２の制御手段と、前記第１の電圧制限手段が前記第２の制御手段により非動作状態とされるとき、前記昇圧クロック発生手段の昇圧クロックを前記昇圧回路に与えるよう前記選択手段を制限する第３の制御手段と、前記昇圧クロック発生手段の昇圧クロックに基づく前記昇圧回路の動作時に、前記昇圧回路の昇圧電位と接地電位との電位差が所定値以上になると前記昇圧回路の出力と接地線との間を導通させて前記昇圧回路の出力電位を前記第１の電圧制限手段で制限する電位とは異なる電位である所定電位で制限する第２の電圧制限手段と、読み出し、書き込み及び消去の各動作モードに応じて、前記選択手段、前記第１、第２及び第３の制御手段の動作を制御する信号を発生する第４の制御手段とを備えたことを特徴とする。
【００３１】
請求項１３記載の発明は、前記請求項１２記載の電圧発生回路を備えた不揮発性半導体記憶装置において、第１の電源の電圧、及び、書き換え動作時に前記第１の電源の電圧よりも高電圧とされる第２の電源の電圧を受け、前記第１の電源及び前記第２の電源の何れか一方を選択して前記昇圧回路の電源電圧として与える他の選択手段を備え、前記第４の制御手段は、前記他の選択手段の動作をも制御する信号をも発生することを特徴とする。
【００３２】
請求項１４記載の発明は、前記請求項１２又は請求項１３記載の電圧発生回路を備えた不揮発性半導体記憶装置において、前記第１の電圧制限手段は、前記昇圧回路が電源電圧よりも高い電位を発生する場合にはその発生電位を制限し、前記昇圧回路が昇圧動作を停止する場合には昇圧回路用電源よりも低い電位を発生する回路であることを特徴とする。
【００３３】
請求項１５記載の発明は、前記請求項１２、請求項１３又は請求項１４記載の電圧発生回路を備えた不揮発性半導体記憶装置において、前記第１の電圧制限手段は、昇圧回路用電源と前記昇圧回路の出力との間に配置されたＮチャネルトランジスタより成ることを特徴とする。
【００３４】
請求項１６記載の発明は、前記請求項１２、請求項１３又は請求項１４記載の電圧発生回路を備えた不揮発性半導体記憶装置において、前記第２の電圧制限手段における制限電圧は、前記第１の電圧制限手段における制限電圧よりも高いことを特徴とする。
【００３５】
請求項１７記載の発明は、前記請求項１５記載の電圧発生回路を備えた不揮発性半導体記憶装置において、前記第２の制御手段は、前記Ｎチャネルトランジスタのゲート電圧を制御する回路から成ることを特徴とする。
【００３６】
請求項１８記載の発明は、前記請求項１２又は請求項１３記載の電圧発生回路を備えた不揮発性半導体記憶装置において、前記第２の電圧制限手段は、前記昇圧回路の出力側と接地との間に配置されたツェナーダイオードから成ることを特徴とする。
【００３７】
請求項１９記載の発明は、前記請求項１２又は請求項１３記載の電圧発生回路を備えた不揮発性半導体記憶装置において、前記第１の制御手段は、前記昇圧回路への昇圧用クロックの供給を停止する回路から成ることを特徴とする。
【００３８】
請求項２０記載の発明は、前記請求項１２又は請求項１３記載の電圧発生回路を備えた不揮発性半導体記憶装置において、第４の制御手段は、前記メモリセルからのデータの読み出し時には、前記チップイネーブル信号に基いて前記昇圧回路の昇圧動作を行わせると共に前記第１の電圧制限手段を動作させるように、前記選択手段並びに前記第１及び第２の制御手段を制御することを特徴とする。
【００３９】
請求項２１記載の発明は、前記請求項１２又は請求項１３記載の電圧発生回路を備えた不揮発性半導体記憶装置において、第４の制御手段は、前記メモリセルへのデータの書き込み時には、前記昇圧クロック発生手段の昇圧クロックに基いて前記昇圧回路の昇圧動作を行わせると共に前記第１の電圧制限手段の動作を停止させるように、前記第１、第２及び第３の制御手段を制御することを特徴とする。
【００４０】
請求項２２記載の発明は、前記請求項１４記載の電圧発生回路を備えた不揮発性半導体記憶装置において、第４の制御手段は、前記メモリセルのデータの消去時には、前記昇圧回路の動作を停止させると共に前記第１の電圧制限手段を動作させるように、前記第１及び第２の制御手段を制御することを特徴とする。
【００４１】
請求項２３記載の発明の電圧発生回路を備えた不揮発性半導体記憶装置の電圧発生制御方法は、２重ゲート構造を有する複数のメモリセルと、前記複数のメモリセルのコントロールゲートが接続される複数のワード線と、前記複数のメモリセルのドレインが接続される複数のビット線と、前記複数のメモリセルのソースが接続される複数のソース線と、内部にワード線駆動部を有すると共に、読み出し及び書き込み動作時に前記複数のワード線に選択的に正電圧を供給するローデコーダと、前記ローデコーダに与える電圧を発生する電圧発生回路とを備え、前記電圧発生回路は、第１の電源の電圧、及び、書き換え動作時に前記第１の電源の電圧よりも高電圧とされる第２の電源の電圧の何れか一方を選択する選択手段と、前記ローデコーダのワード線駆動部の電源を、電源電圧よりも高い電位に昇圧する昇圧回路と、前記昇圧回路の昇圧電位を制限する第１の電圧制限手段と、前記第１の電圧制限手段が前記第２の制御手段により非動作状態とされるときに前記昇圧回路の昇圧電位を制限する第２の電圧制限手段とを備えた不揮発性半導体記憶装置において、前記メモリセルからのデータの読み出し動作時に、前記第１の電源の電圧を選択して前記昇圧回路に与え、その昇圧動作を行わせると共に、前記第１の電圧制限手段により前記昇昇圧回路の昇圧出力電位を制限し、前記メモリセルへのデータの書き込み動作時に、前記第２の電源を選択し前記昇圧回路に与え、その昇圧動作を行わせると共に、前記第１の電圧制限手段の動作を停止させて、前記第２の電圧制限手段により前記昇圧回路の昇圧出力電位を制限し、前記メモリセルのデータの消去動作時に、前記第２の電源を選択して前記昇圧回路に与えると共に、前記昇圧回路の昇圧動作を停止させることを特徴とする。
【００４２】
請求項２４記載の発明は、前記請求項２３記載の電圧発生回路を備えた不揮発性半導体記憶装置の電圧発生制御方法において、前記書き込み動作時には、前記第２の電圧制限手段により、前記昇圧回路の昇圧出力電位を、前記第１の電圧制限手段が前記読み出し動作時に前記昇圧回路の昇圧出力電位を制限する電位よりも高い電位に制限することを特徴とする。
【００４３】
請求項２５記載の発明の電圧発生回路を備えた不揮発性半導体記憶装置の電圧発生制御方法は、２重ゲート構造を有する複数のメモリセルと、前記複数のメモリセルのコントロールゲートが接続される複数のワード線と、前記複数のメモリセルのドレインが接続される複数のビット線と、前記複数のメモリセルのソースが接続される複数のソース線と、内部にワード線駆動部を有すると共に、読み出し及び書き込み動作時に前記複数のワード線に選択的に正電圧を供給するローデコーダと、前記ローデコーダに与える電圧を発生する電圧発生回路とを備え、前記電圧発生回路は、第１の電源の電圧、及び、書き換え動作時に前記第１の電源の電圧よりも高電圧とされる第２の電源の電圧の何れか一方を選択する選択手段と、前記ローデコーダのワード線駆動部の電源を、電源電圧よりも高い電位に昇圧する昇圧回路と、前記昇圧回路に印可して昇圧動作を行わせる昇圧クロックを発生する昇圧クロック発生手段と、前記昇圧回路の昇圧電位を制限する第１の電圧制限手段と、前記第１の電圧制限手段が前記第２の制御手段により非動作状態とされるときに前記昇圧回路の昇圧電位を制限する第２の電圧制限手段とを備えた不揮発性半導体記憶装置において、前記メモリセルからのデータの読み出し動作時に、前記第１の電源の電圧を選択して前記昇圧回路に動作電源として与える一方、半導体記憶装置の動作を制御するチップイネーブル信号を前記昇圧回路へ昇圧クロックとして与えて、前記昇圧回路の昇圧動作を行わせると共に、前記第１の電圧制限手段により前記昇圧回路の昇圧出力電位を制限し、前記メモリセルへのデータの書き込み動作時に、前記第２の電源を選択して前記昇圧回路に動作電源として与える一方、前記昇圧クロック発生手段の昇圧クロックを前記昇圧回路へ与えて、前記昇圧回路の昇圧動作を行わせると共に、前記第１の電圧制限手段の動作を停止させて、前記第２の電圧制限手段により前記昇圧回路の昇圧出力電位を制限し、前記メモリセルのデータの消去動作時に、前記第２の電源を選択して前記昇圧回路に与えると共に、前記昇圧回路の昇圧動作を停止させることを特徴とする。
【００４４】
請求項２６記載の発明は、前記請求項２５記載の電圧発生回路を備えた不揮発性半導体記憶装置の電圧発生制御方法において、前記書き込み動作時には、前記第２の電圧制限手段により、前記昇圧回路の昇圧出力電位を、前記第１の電圧制限手段が前記読み出し動作時に前記昇圧回路の昇圧出力電位を制限する電位よりも高い電位に制限することを特徴とする。
【００４５】
前記構成とすることにより、本発明では、電圧発生回路において、昇圧回路及び第１及び第２の電圧制限手段とを用いて、複数の電圧を発生させることができるので、簡易な電圧発生回路を提供できると共に、この電圧発生回路を備えた安価な不揮発性半導体記憶装置を提供することができる。
【００４６】
また、データの読み出し動作時には、使用する電圧源の電圧よりも高い電圧を発生して、高電圧で読み出し動作が可能である。しかも、読み出し動作を活性化するチップイネーブル信号により、ローデコーダが動作するタイミングでのみ昇圧動作を行い得るので、低消費電力化が可能である。
【００４７】
更に、書き込み動作時には、別途設ける発振回路等の昇圧クロック発生手段を用いて、昇圧回路で昇圧動作を行わせることができるので、書き込み動作に必要となるメモリセルのコントロールゲート電圧を高速に発生することを可能にできる。
【００４８】
加えて、メモリセルのコントロールゲートに負電圧を用いた消去動作時には、前記読み出し及び書き込み動作に用いる昇圧回路と同一の回路でローデコーダに必要となる電源電圧よりも低い電位を発生することができるので、トランジスタの必要耐圧を下げることが可能になり、レイアウトサイズが小さくなる。
【００４９】
【発明の実施の形態】
以下、本発明の実施の形態の不揮発性半導体記憶装置を説明する。
【００５０】
図１は、正電圧発生回路を搭載したフラッシュＥＥＰＲＯＭの一実施の形態の構成を示す。同図においては、データ入出力ビット幅が８ビットの場合についての例を示している。同図を基に、先ず、本実施の形態のフラッシュＥＥＰＲＯＭの構成及び動作の概要について説明する。
【００５１】
本フラッシュＥＥＰＲＯＭは、２つの外部電源端子ＶＣＣ及びＶＰＰを備えている。これは、携帯機器や情報機器においては、システムの低消費電力化を図るために、使用する電源の低電圧化が進んできており、従来から、一般的に用いられていた５ｖ電源を３ｖ電源へ下げる取組が進んでいるが、システムに用いる部品の全てが３ｖでの動作を実現できてはいないため、３ｖ電源と５ｖ電源の両方を用いてシステムを構成するのが現実である。従って、本フラッシュＥＥＰＲＯＭにおいては、低消費電力化のために、外部電源端子ＶＣＣ及びＶＰＰを共に３ｖのような低電圧で動作させて読み出し動作を行い、頻度の少ない書き換え動作及び消去動作においては、動作電流よりも書き換え時間の高速化が要求される関係から、外部電源端子ＶＣＣを３ｖ、他の外部電源端子ＶＰＰを５ｖのような電圧で動作させて、高電圧で高速に書き換え動作を行う。また、消去動作においては、コントロールゲートを負電位、ソース電位を正電位とするファウラーノルドハイム型トンネル電流を用いた、フローティングゲートからソースへ電荷を引き抜く動作とすることにより、メモリセルのソース拡散領域に印加される電圧を低く抑え、拡散領域を小さくして、メモリセルサイズの縮小を図る。本実施の形態では、以下に詳細に説明するように、正電圧発生回路を設け、この正電圧発生回路により、メモリセルのコントロールゲートへ与える電位を、読み出し動作においては外部電源電圧ＶＣＣよりも高い電位とし、書き込み動作及び書き込みベリファイ動作においては外部電源電圧ＶＰＰよりも高い電位とし、消去動作においては外部電源電圧ＶＣＣよりも低い電位とする正電圧を発生させる。
【００５２】
図１に示すフラッシュＥＥＰＲＯＭは、データを記憶するためのメモリセルアレイ１を備えており、このメモリセルアレイ１は図２に例示されるように、２重ゲート構造のメモリセルトランジスタ（以下、メモリセルと言う）Ｍ（０，０）〜Ｍ（ｎ，ｍ）が、ワード線ＷＬ（０）〜ＷＬ（ｎ）とビット線ＢＬ（０）〜ＢＬ（ｍ）との交点に、格子状に配置されている。同一行のメモリセルのコントロールゲートは、対応するワード線ＷＬ（０）〜ＷＬ（ｎ）に各々共通に接続され、同一列のメモリセルのドレインはビット線ＢＬ（０）〜ＢＬ（ｍ）に各々共通に接続されている。また、メモリセルアレイ１の同一の列に配置される２個１組となるメモリセルの対向するソースは共通ソース拡散で形成されており、対応するソース線ＳＬ（０）〜ＳＬ（ｊ）に各々共通接続されている。
【００５３】
ローデコーダ２、ソーススイッチ９及び消去回路４は、フラッシュＥＥＰＲＯＭの動作モードに応じてメモリセルアレイ１のワード線ＷＬ（０）〜ＷＬ（ｎ）及びソース線ＳＬ（０）〜ＳＬ（ｊ）に対して必要となる電位を供給する。
【００５４】
メモリセルアレイ１のビット線ＢＬ（０）〜ＢＬ（ｍ）は各々カラムスイッチ５に接続され、更に指定される８本がこのカラムスイッチ５を介して選択的にデータバスＤＢ（０）〜ＤＢ（７）に接続される。カラムスイッチ５にはカラムデコーダ３から選択信号が供給される。また、カラムデコーダ３にはカラムアドレスＣＡが供給され、このカラムアドレスＣＡをデコードして、対応するビット線の選択信号を出力する。カラムデコーダ３からのビット線選択信号により、８本のビット線とデータバスＤＢ（０：７）とを選択的に接続する。
【００５５】
データバスＤＢ（０：７）は、読み出し／書き込み回路６に接続されており、この読み出し／書き込み回路６は、データバスＤＢ（０：７）の各々に対応して８個の書込み回路及び読み出し回路を備えている。読み出し／書き込み回路６の８個の書込み回路は、フラッシュＥＥＰＲＯＭの書き込みモードにおいて、対応するデータ入出力端子Ｄｉｏ（０：７）からＩ／Ｏバッファ７を介して入力される書き込みデータを基に所定の書き込み信号を形成し、データバスＤＢ（０：７）を介してメモリセルアレイ１の選択された８本のビット線に書込電位を与えることにより、選択された８個のメモリセルにデータを書き込む。このとき、選択された８本のビット線に与えられる書き込み信号は、書き込みを行うビット線に対しては＋５ｖ、即ち電源電圧ＶＰＰとされ、書き込みを行わないビット線に対しては接地電位とされる。
【００５６】
一方、読み出し／書き込み回路６の８個の読み出し回路は、フラッシュＥＥＰＲＯＭの読み出しモードにおいて、メモリセルアレイ１の選択された８個のメモリセルから８本のビット線及びデータバスＤＢ（０：７）を介して出力された読み出し信号を増幅し、Ｉ／Ｏバッファ７を介してデータ入出力端子Ｄｉｏ（０：７）に出力する。このとき、読み出し回路は、メモリセルアレイ１の選択された８本のビット線に対して＋１ｖのような電圧を与える。
【００５７】
本実施の形態のフラッシュＥＥＰＲＯＭは、更に、上記各種の動作モードに応じて各種回路ブロックの動作を制御するための制御信号を発生する制御回路１０を備え、この制御回路（請求項１及び請求項１２の第３の制御手段）１０は、外部端子ＮＣＥ、ＮＯＥ、ＮＷＥ及びＮＥを介して供給されるモード制御信号を基に、動作モードに応じて内部制御信号を発生する。
【００５８】
以下に、本願発明のメモリセルアレイ１の具体的動作を説明する。
【００５９】
読み出しモード、書き込みモード、及び書き込みベリファイモードにおけるメモリセルアレイ１のワード線ＷＬ（０）〜ＷＬ（ｎ）電位は、ローデコーダ２により制御されており、ローデコーダ２にはローアドレスＲＡが供給され、外部電源電圧ＶＣＣ及びＶＰＰを基に内部電源ＶＰＯとしてＶＰ１、ＶＰ２、ＶＰ３又はＶＰ４の電位を形成する正電圧発生回路１１からの電源が供給される。また、消去モードにおけるメモリセルアレイ１のワード線ＷＬ（０）〜ＷＬ（ｎ）電位は消去回路４により制御されており、消去回路４には外部電源電圧ＶＰＰを基に内部電源電圧ＮＶＰを形成する負電圧発生回路１２からの電源が供給される。
【００６０】
尚、特に限定されないが、外部電源電圧ＶＣＣは＋３ｖ、外部電源電圧ＶＰＰは読み出しモードのおいては＋３ｖ、書き込み及び消去モードにおいては＋５ｖ、内部電源電圧ＶＰ１は＋５ｖ、ＶＰ４は＋２ｖのような比較的絶対値の小さな正電位とされ、電源電圧ＶＰ２は＋９ｖ、ＶＰ３は＋７ｖのような比較的絶対電位の大きな正電位とされ、内部電源電圧ＮＶＰは−８ｖのような比較的絶対電位の大きな負電位とされる。
【００６１】
図３、図４、図５及び図６に、図２に示すメモリセルアレイ１の読み出しモード、書き込みモード、書き込みベリファイモード及び消去モードにおける電圧関係を示す。図３、図４及び図５の読み出しモード、書き込みモード及び書き込みベリファイモードにおいて、選択されるワード線はＷＬ（０）としている。
【００６２】
メモリセルアレイ１が読み出しモードとされるとき、ローデコーダ２により、ローアドレスＲＡのデコード結果として、選択されたワード線に外部電源電圧ＶＣＣを基に正電圧発生回路１１により形成されるＶＰ１電位、即ち＋５ｖが出力され、他の非選択のワード線の電位は接地電位とされる。消去回路４は制御回路１０により発生される制御信号ＥＲＡＳＥにより制御され、全てのワード線ＷＬ（０）〜ＷＬ（ｎ）に対してオープンとされる。また、ソーススイッチ９は制御信号ＥＲＡＳＥにより制御され、全てのソース線ＳＬ（０）〜ＳＬ（ｊ）を接地電位とする。消去回路４は同様に制御信号ＥＲＡＳＥにより制御され、全てのソース線ＳＬ（０）〜ＳＬ（ｊ）に対してオープンとされる。
【００６３】
メモリセルアレイ１が書き込みモードとされるとき、ローデコーダ２によるローアドレスＲＡのデコード結果として、選択されたワード線に外部電源電圧ＶＰＰを基に正電圧発生回路１１により形成されるＶＰ２、即ち＋９ｖの電位が出力され、他の非選択のワード線の電位は接地電位とされる。また、消去回路４は制御回路１０により発生される制御信号ＥＲＡＳＥにより制御され、全てのワード線ＷＬ（０）〜ＷＬ（ｎ）に対してオープンとされる。また、ソーススイッチ９は制御信号ＥＲＡＳＥにより制御され、全てのソース線ＳＬ（０）〜ＳＬ（ｊ）を接地電位とする。消去回路４は同様に制御信号ＥＲＡＳＥにより制御され、全てのソース線ＳＬ（０）〜ＳＬ（ｊ）に対してオープンとされる。カラムデコーダ３によるカラムアドレスＣＡのデコード結果を受けてカラムスイッチ５により選択されるビット線には、書き込みを行うビット線に対しては＋５ｖのＶＰＰ電源電圧が与えられ、書き込みを行わないビット線には接地電位が与えられる。
【００６４】
メモリセルアレイ１が書き込みベリファイモードとされるとき、ローデコーダ２によるローアドレスＲＡのデコード結果として、選択されたワード線に外部電源電圧ＶＰＰを基に正電圧発生回路１１により形成されるＶＰ３、即ち＋７ｖの電位が出力され、他の非選択のワード線の電位は接地電位とされる。また、消去回路４は制御回路１０により発生される制御信号ＥＲＡＳＥにより制御され、全てのワード線ＷＬ（０）〜ＷＬ（ｎ）に対してオープンとされる。また、ソーススイッチ９は制御信号ＥＲＡＳＥにより制御され、全てのソース線ＳＬ（０）〜ＳＬ（ｊ）を接地電位とする。消去回路４は同様に制御信号ＥＲＡＳＥにより制御され、全てのソース線ＳＬ（０）〜ＳＬ（ｊ）に対してオープンとされる。カラムデコーダ３によるカラムアドレスＣＡのデコード結果を受けてカラムスイッチ５により選択されるビット線には、書き込みを行うビットに対しては＋５ｖのＶＰＰ電源電圧が与えられ、書き込みを行わないビット線には接地電位が与えられる。
【００６５】
メモリセルアレイ１が消去モードとされるとき、制御回路１０により発生される制御信号ＥＲＡＳＥを受けて、ローデコーダ２の出力はＷＬ（０）〜ＷＬ（ｎ）に対してオープンとされる。同様に、ソーススイッチ９の出力は全てのソース線ＳＬ（０）〜ＳＬ（ｊ）に対してオープンとする。カラムデコーダ４及びカラムスイッチ５は全てのビット線を非選択としており、全てのビット線はオープンとされる。消去回路４は全てのワード線ＷＬ（０）〜ＷＬ（ｎ）に対して外部電源電圧ＶＰＰを基に負電圧発生回路１２により形成されるＮＶＰ、即ち−８ｖを与えると共に、全てのソース線ＳＬ（０）〜ＳＬ（ｊ）に対して外部電源電圧ＶＰＰ、即ち５ｖを与える。
【００６６】
本実施の形態においては、消去動作において、全てのメモリセルを一括消去としているが、指定されたメモリセルをブロック単位で消去するブロック消去においては、アドレス信号を受けて、消去するブロックを指定し、部分的に消去する動作を実現すればよい。
【００６７】
図３ないし図６に示す各モードでの電圧条件を実現するためのローデコーダ２、ソーススイッチ９及び消去回路４の具体的回路例を図７及び図８に示す。
【００６８】
図７にロウデコーダ２及びソーススイッチ９の具体的回路例を示している。ロウデコーダ２は、図７に示す回路をワード線ＷＬ（０）〜ＷＬ（ｎ）の本数と同数備えた構成となっており、ローアドレスＲＡを受け、メモリセルトランジスタのコントロールゲートに接続されるワード線ＷＬ（０）〜ＷＬ（ｎ）を駆動する信号を出力する。７０は、ローアドレスＲＡが入力され、このアドレス信号の組み合わせの中の一つをデコードした信号を出力するデコード回路であり、外部電源電圧ＶＣＣの電源で動作する。ＰチャネルトランジスタＴＰ１及びＴＰ２、ＮチャネルトランジスタＴＮ１及びＴＮ２とインバータ７１によりレベルシフト回路７５を構成しており、デコード回路７０の出力信号である外部電源電圧ＶＣＣの振幅レベルを、ローデコーダ２の出力部に用いられる内部電源電圧ＶＰＯのレベルに変換し、ＰチャネルトランジスタＴＰ３及びＮチャネルトランジスタＴＮ３で構成されるワード線駆動バッファ（ワード線駆動部）７６に供給する。ＴＤＰはＰチャネルデプレッショントランジスタであり、消去動作時でのワード線への負電圧印加を可能とするために、ワード線駆動バッファを構成するＰチャネルトランジスタＴＰ３とＮチャネルトランジスタＴＮ３の間に挿入している。
【００６９】
読み出しモード、書き込みモード、書き込みベリファイモードでの動作時においては、ＰチャネルデプレッショントランジスタＴＤＰは導通状態となるようゲート電位ＶＰＤは接地電位とされる。消去動作時には消去回路４からのワード線への負電圧印加を可能とするため、ゲート電位ＶＰＤには外部電源電圧ＶＰＰ、即ち５ｖを印加し、遮断状態とする。
【００７０】
ソーススイッチ９はＮチャネルトランジスタＴＮ４で構成されており、ＥＲＡＳＥ信号をインバータ７２で反転した信号により制御され、消去動作時には消去回路４からのソース線への外部ＶＰＰ電源電圧（５ｖ）の印加を可能とするため遮断状態とし、消去以外の動作においてはソース線を接地するよう導通状態とする。
【００７１】
読み出し動作においては、正電圧発生回路１１により発生される内部電源電圧ＶＰＯは、外部電源電ＶＣＣを基に発生されるＶＰ１電位、即ち５ｖとされており、図７に示す回路構成例によれば、読み出し動作においては図３に示すように、指定されたワード線のみをＶＰ１電位とし、その他の非選択ワード線電位を接地電位とすることができる。
【００７２】
書き込み及び書き込みベリファイ動作においては、読み出しと同様の動作を行い、ローデコーダ２の出力部に与えられる内部電源電圧ＶＰＯをＶＰ２、即ち９ｖ及びＶＰ３、即ち７ｖとすることにより、選択されたワード線のみ９ｖ又は７ｖとし、非選択のワード線を接地電位とすると共に、ソース線を接地電位とすることができる。
【００７３】
図８に消去回路４の具体的回路例を示す。消去回路４はワード線ＷＬ（０）〜ＷＬ（ｎ）に接続されたトライステートバッファ８０（０）〜８０（ｎ）及びソース線ＳＬ（０）〜ＳＬ（ｊ）に接続されたトライステートバッファ８１（０）〜８１（ｊ）を消去信号ＥＲＡＳＥにより制御する構成であり、トライステートバッファ８０（０）〜８０（ｎ）の入力には負電圧発生回路１２の出力電位であるＮＶＰが接続され，トライステートバッファ８１（０）〜８１（ｊ）の入力には外部電源電圧ＶＰＰが接続されている。
【００７４】
図８に示す回路構成例によれば、読み出し及び書き込み動作においては、消去信号ＥＲＡＳＥが『Ｌ』電位であり、トライステートバッファ８０（０）〜８０（ｎ）及び８１（０）〜８１（ｊ）は全てオープン出力状態とされ、ワード線ＷＬ（０）〜ＷＬ（ｎ）及びソース線ＳＬ（０）〜ＳＬ（ｊ）を全てオープンとしている。
【００７５】
消去動作においては、消去信号ＥＲＡＳＥが『Ｈ』電位とされることにより、トライステートバッファ８０及び８１が動作状態となり、ワード線ＷＬ（０）〜ＷＬ（ｎ）に対して負電圧発生回路１２の出力電位であるＮＶＰ（−８ｖ）を、ソース線ＳＬ（０）〜ＳＬ（ｊ）に対して消去回路４に与えられる外部電源電圧ＶＰＰ（５ｖ）を供給する。
【００７６】
このように、図７及び図８に示すローデコーダ２、ソーススイッチ９、及び消去回路４によって、図３、図４、図５及び図６に示す読み出し、書き込み、書き込みベリファイ、及び消去動作での、メモリアレイのワード線及びソース線電位を設定することができる。
【００７７】
以上述べてきたように、読み出し動作時における低電圧動作の実現及び、メモリセルサイズ縮小のための負電圧を用いた消去方式を採用することにより、各動作モードにおける発生電位の種類が大幅に増えることになる。
【００７８】
ここで、消去動作におけるローデコーダ２に与えるＶＰＯについて説明する。消去動作においてはワード線ＷＬ（０）〜ＷＬ（ｎ）には−８ｖが消去回路４から与えられる。従って、図７に示すロデコーダ２のワード線駆動バッファ７６を構成するＰチャネルトランジスタＴＰ３及びＰチャネルデプレッショントランジスタＴＤＰの必要耐圧を極力下げるためにＶＰＯを２ｖ程度としている。これによって必要耐圧を１０ｖとすることができる。
【００７９】
図９は図３〜図６に示した各種動作モードに必要となる電圧のうち、消去動作における負電圧ＮＶＰを除く正電圧を発生するための正電圧発生回路（本願発明の電圧発生回路）１１のブロック構成を示す。
【００８０】
同図において、９０はクロックＣＬＫを受けて昇圧を行うブートストラップ方式の昇圧回路であり、具体回路例を図１０に示している。昇圧回路９０は相補型の回路構成となっており、ポンピング容量Ｃ１、Ｃ２には、各々、ＮＡＮＤゲート１００及びインバータ１０２を介した昇圧用クロックＣＬＫと、ＮＡＮＤゲート１００、インバータ１０１及びインバータ１０３を介した昇圧用クロックＣＬＫの反転信号が与えられる。クロックＣＬＫの立上がりを受けて容量Ｃ１によりポンピングアップされた電荷はトランジスタＴ１を介して昇圧出力端子ＶＰＸへ出力される。このとき、トランジスタＴ１のゲート電圧はトランジスタＴ９及び容量Ｃ３を介してポンピングアップされ、容量Ｃ１によりポンピングアップされた電荷を効率良く昇圧出力端子ＶＰＸに伝えている。トランジスタＴ５はトランジスタＴ１のゲート電圧を充分高く設定するために用いられる。このとき、容量Ｃ２が接続されたノードＢはトランジスタＴ４により電源電圧ＶＰＳの電位とされていると共に、トランジスタＴ１２が導通状態にあり、トランジスタＴ２を遮断状態としている。クロックＣＬＫの立下がりにおいては、容量Ｃ２によりポンピングアップされた電荷はトランジスタＴ２を介して昇圧出力端子ＶＰＸへ出力される。このとき、トランジスタＴ２のゲート電圧はトランジスタＴ１０及び容量Ｃ４を介してポンピングアップされ、容量Ｃ２によりポンピングアップされた電荷を効率良く昇圧出力端子ＶＰＸに伝えている。トランジスタＴ６はトランジスタＴ２のゲート電圧を充分高く設定するために用いられる。このとき、容量Ｃ１が接続されたノードＡはトランジスタＴ３により電源電圧ＶＰＳの電位とされていると共に、トランジスタＴ１１が導通状態にあり、トランジスタＴ１を遮断状態としている。トランジスタＴ７及びＴ８は、電源投入時にノードＡ及びＢを昇圧出力端子ＶＰＸに設定するためのものである。図１０に示した相補型のブートストラップ方式の昇圧回路９０により効率の良い昇圧を実現している。
【００８１】
１００及び１０４は昇圧用クロックを制御するためのＮＡＮＤゲート及びインバータであり、消去動作時にはＥＲＡＳＥ信号により、前記ＮＡＮＤゲート１００からのクロックＣＬＫの昇圧回路９０への供給を停止する。以上の構成により、前記昇圧回路９０の昇圧又は昇圧停止動作を制御する第１の制御手段２５０を構成する。
【００８２】
図９において、９１は昇圧回路９０の電源電圧ＶＰＳを切り換える電源切り換え回路であり、具体回路例を図１１に示している。この電源切り換え回路（請求項２の選択手段及び請求項１３の他の選択手段）９１は、昇圧用電源選択信号ＰＣＮＴ、及びこの昇圧用電源選択信号ＰＣＮＴをインバータ１１０により反転した信号によってＰチャンネルトランジスタ１１３及び１１４を用いて外部電源電圧ＶＣＣ又はＶＰＰの何れか一方を選択して昇圧回路用の電源電圧ＶＰＳを出力している。１１１及び１１２は外部電源電圧ＶＣＣの信号レベルである昇圧用電源選択信号ＰＣＮＴ及びこの昇圧用電源選択信号ＰＣＮＴをインバータ１１０により反転した信号を、各々、外部電源電圧ＶＰＰの信号レベルに変換するレベルシフト回路である。
【００８３】
図９における９２はクロック切り換え回路であり、具体回路例を図１２に示している。クロック切り換え回路９２は発振回路（昇圧クロック発生手段）１２０を備えており、昇圧回路９０が昇圧動作を行う場合に、書き込み及び書き込みベリファイ動作を示す制御信号ＰＧＭにより、チップイネーブル信号（第１の昇圧クロック）ＮＣＥ及び前記発振回路１２０の出力（第２の昇圧クロック）の何れか一方を選択回路（請求項１２の選択回路）１２１で選択して、前記昇圧回路９０のクロックＣＬＫとして与える。この選択回路１２１は、書き込み及び書き込みベリファイ動作時には、前記制御信号ＰＧＭを受けて、発振回路１２０の出力を選択し、昇圧（ポンピング）用クロックＣＬＫとして前記昇圧回路９０に出力する一方、読み出し及び消去ベリファイ動作においては、チップイネーブル信号ＮＣＥを選択し、ポンピング用クロックＣＬＫとして昇圧回路９０に出力する。この選択回路１２１は一般的な回路であるので、その詳細な説明は省略する。
【００８４】
前記制御信号ＰＧＭの選択回路１２１への出力により、書き込み及び書き込みベリファイ動作時（即ち、後述するＮチャネルトランジスタＴＬｉｍの遮断時）に、発振回路１２０の出力を昇圧回路９０に与えるよう選択回路１２１を制御する第３の制御手段（請求項１２の第３の制御手段）２５２を構成する。
【００８５】
フラッシュＥＥＰＲＯＭはチップイネーブル信号ＮＣＥを基に各種動作を行い、チップイネーブル信号ＮＣＥが”Ｌ”レベルとなることにより、各回路が活性化され各種動作が開始される。図１３にクロック切り換え回路９２の動作波形を示す。読み出し及び消去ベリファイ動作においては、アドレス信号Ａｄｄと共にチップイネーブル信号ＮＣＥが”Ｌ”レベルとされ、任意のアドレスのデータを読み出す。この動作において、チップイネーブル信号ＮＣＥをポンピング用クロックＣＬＫとして昇圧回路９０へ与えることにより、昇圧回路９０内の容量をポンピングアップする。このような動作とすることにより、ローデコーダ２が任意のワード線を選択するために必要な動作電流のみを供給する。チップイネーブル信号ＮＣＥの立上がり及び立下がりエッジのみでポンピング動作が行われるので、チップイネーブル信号ＮＣＥの”Ｌ”レベル期間が長く活性化状態が長い場合や、”Ｈ”レベルでの非活性化状態においては昇圧回路９０のポンピング動作は行われない。このような回路構成とすることにより、特に低消費電力化が要望される読み出し動作において、昇圧回路９０の動作電流を低減している。
【００８６】
書き込み及び書き込みベリファイ動作においては、発振回路１２０の出力信号により昇圧回路９０のポンピング動作を行っている。これは、読み出し又は消去動作にひき続いて書き込み及び書き込みベリファイ動作が行われる場合に、読み出し又は消去動作での内部電源電圧ＶＰ１（＋５ｖ）及びＶＰ４（＋２ｖ）から書き込み及び書き込みベリファイ動作に必要となるＶＰ２（＋９ｖ）及びＶＰ３（＋７ｖ）に昇圧出力電圧を上げるためには、昇圧回路９０のポンピング動作を複数回繰り返す必要があるためである。このような場合においても、発振回路の出力を用いて昇圧回路９０を動作させることにより、書き込み及び書き込みベリファイ動作において必要となる高電圧を短期間に発生することが可能となっている。
【００８７】
また、図９において、ＴＬｉｍは昇圧回路９０の昇圧出力ＶＰＸをリミットするためのＮチャネルトランジスタ（第１の電圧制限手段）であり、リミット制御信号ＣＬＩＭにより導通又は遮断が制御される。９３は外部電源電圧ＶＣＣの信号レベルであるリミット制御信号ＣＬＩＭを昇圧回路９０の出力電圧ＶＰＸの信号レベルに変換するレベルシフト回路である。リミット制御信号ＣＬＩＭを用いた制御によりＮチャネルトランジスタＴＬｉｍが導通状態にある場合には、昇圧回路９０の出力電圧ＶＰＸは、昇圧回路用電源電圧ＶＰＳに対してＮチャネルトランジスタＴＬｉｍのしきい値電圧Ｖｔ以上になると、昇圧回路９０の出力電圧ＶＰＳの点に対して電流が流れることになる。従って、昇圧回路９０の出力電圧ＶＰＸは、昇圧回路用電源電圧ＶＰＳにＮチャネルトランジスタＴＬｉｍのしきい値電圧Ｖｔを加えた電位でリミットされることになる。
【００８８】
一方、リミット制御信号ＣＬＩＭを用いた制御によりトランジスタＴＬｉｍが遮断状態にある場合には、昇圧回路９０の出力電圧ＶＰＸのトランジスタＴＬｉｍによるリミット動作は停止される。この場合、昇圧回路９０の出力電圧ＶＰＸはツェナーダイオード（第２の電圧制限手段）ＺＤ１によりリミットされる。ツェナーダイオードＺＤ１の耐圧は、書き込み動作に必要される＋９ｖに設定されている。即ち、前記ツェナーダイオードＺＤ１は、前記ＮチャネルトランジスタＴＬｉｍが昇圧回路９０の昇圧出力電位を制限する電位（＋５ｖ）よりも高い電位（＋９ｖ）に、前記昇圧回路９０の昇圧出力電位を制限する。
【００８９】
前記リミット制御信号ＣＬＩＭ及びレベルシフト回路ＬＳにより、前記Ｎチャネルトランジスタ（第１の電圧制限手段）ＴＬｉｍのゲート電圧を制御して、このＮチャネルトランジスタＴＬｉｍの動作及び非動作を制御する第２の制御手段２５１を構成する。
【００９０】
９４は書き込みベリファイ電圧設定回路であり、書き込み動作においてツェナーダイオードＺＤ１で設定される昇圧回路９０の出力電圧ＶＰＸである＋９ｖから書き込みベリファイ動作時に必要とされる＋７ｖを設定するためのものであり、具体的回路例を図１４に示す。書き込みベリファイ動作においては、昇圧回路９０の出力電圧ＶＰＸはツェナーダイオードＺＤ１により＋９ｖに設定されており、この電圧をＰチャネルトランジスタ１４３及びＮチャネルトランジスタ１４２で分割した＋７ｖの電位が差動アンプ１４０の＋入力端子に接続されている。差動アンプ１４０の−入力端子には差動アンプの出力ＶＰＯが接続されており、この出力ＶＰＯは全て−入力端子に帰還され、差動アンプ１４０は利得”１”のアンプとしての動作を行うことになる。従って、差動アンプ１４０の出力ＶＰＯには、昇圧回路９０の出力電圧ＶＰＸをＰチャネルトランジスタ１４３及びＮチャネルトランジスタ１４２で分割した＋７ｖの電位が出力されることになる。書き込みベリファイ以外の各動作（読み出し、書き込み、消去及び消去ベリファイ動作）時には、書き込みベリファイ動作状態を示す制御信号ＰＶＦＹ信号により、Ｐチャネルトランジスタ１４３及びＮチャネルトランジスタ１４２は遮断状態とされ、差動アンプ１４０の動作は停止されると共に、Ｐチャネルトランジスタ１４４が導通状態に設定される。従って、読み出し、書き込み、消去及び消去ベリファイ動作においては、昇圧回路９０の出力電圧ＶＰＸがそのままベリファイ電圧設定回路９４の出力ＶＰＯとして出力される。このような回路構成とすることにより、特に低消費電力が要望される読み出し動作においては、Ｐチャネルトランジスタ１４３、Ｎチャネルトランジスタ１４２及び差動アンプ１４０の動作は停止されており、動作電流の低減を図っている。
【００９１】
これまで述べてきたような正電圧発生回路１１とすることにより、その入出力特性は各動作モードにおいて図１５に示すようになる。図１５は、各動作モードにおける電源切り換え回路９１の出力である昇圧回路９０の昇圧動作電源ＶＰＳに対する正電圧発生回路１１の出力ＶＰＯの値を示している。直線（ｂ）はＶＰＯ＝ＶＰＳとなる傾き”１”の直線を示している。（ｃ）は読み出し及び消去ベリファイ動作での正電圧発生回路１１の出力ＶＰＯの値を示すものであり、昇圧動作電源ＶＰＳとしては電源切り換え回路９１により外部電源電圧ＶＣＣが選択されており、ＮチャネルトランジスタＴＬｉｍにより昇圧回路９０の出力電圧ＶＰＸがリミットされ、ＶＣＣ＝３ｖ時にＶＰＯ＝５ｖとなるような特性となる。（ｅ）は書き込み動作での正電圧発生回路１１の出力ＶＰＯの値を示すものであり、昇圧動作電源ＶＰＳとしては電源切り換え回路９１により外部電源電圧ＶＰＰが選択されており、ツェナーダイオードＺＤ１により昇圧回路９０の出力電圧ＶＰＸがリミットされ、ＶＰＰ＝５ｖ時にＶＰＯ＝９ｖとなるような特性となる。（ｄ）は書き込みベリファイ動作での正電圧発生回路１１の出力ＶＰＯの値を示すものであり、書き込み動作時と同一となる昇圧回路９０の出力電圧ＶＰＸを書き込みベリファイ電圧設定回路９４により電圧設定し、ＶＰＰ＝５ｖ時にＶＰＯ＝７ｖとなるような特性となる。（ａ）は消去動作での正電圧発生回路１１の出力ＶＰＯの値を示すものであり、昇圧回路９０の動作が停止されることにより、昇圧回路９０の出力電圧ＶＰＸは昇圧動作電源ＶＰＳからＮチャネルトランジスタＴＬｉｍのしきい値電圧分下がった電圧となり、ＶＰＰ＝５ｖ時にＶＰＯ＝２ｖとなるような特性となる。
【００９２】
図１６は、本発明における正電圧発生回路１１を備えたフラッシュＥＥＰＲＯＭの書き換えフローにおける正電圧発生回路１１の制御方式を示している。書き換えフローにおいては、先ず、消去に先だった全てのメモリセルに対する”０”データ書き込み（Ａｌｌ”０”書き込み）を行い、全てのメモリセルのしきい値を高い値に揃える。”０”データ書き込み動作においては、電源切り換え回路９１により昇圧回路用電源ＶＰＳを外部電源電圧ＶＰＰ（５ｖ）とし、クロック切り換え回路９２により昇圧用クロックＣＬＫを発振回路１２０の出力とする。また、ＮチャネルトランジスタＴＬｉｍを遮断状態とし、昇圧回路９０の出力電位をツェナーダイオードＺＤ１によりリミットする。更には、書き込みベリファイ電圧設定回路９４の動作を停止し、昇圧回路９０の出力ＶＰＸを正電圧発生回路１１の出力ＶＰＯとすることにより、９ｖの電圧出力を生成する。
【００９３】
メモリセルに対する”０”データ書き込み動作を行った後には、書き込みベリファイ動作により、”０”データが正しく書き込まれていることを確認する。書き込みベリファイ動作においては、書き込み動作と同様の制御により昇圧回路９０を動作させ、昇圧回路９０の出力として９ｖの電圧出力を生成する。同時に、書き込みベリファイ電圧設定回路９４を動作状態とし、昇圧回路９０の出力ＶＰＺ（８．５ｖ）を基に７ｖを生成して正電圧発生回路１１の出力電圧ＶＰＯを得る。
【００９４】
全てのメモリセルに対する”０”データの書き込みが完了した後に、消去動作を行い、メモリセルのしきい値を低い値に設定する。消去動作においては、電源切り換え回路９１により昇圧回路用電源ＶＰＳを外部電源電圧ＶＰＰ（５ｖ）とし、昇圧回路９０の動作を停止する。また、ＮチャネルトランジスタＴＬｉｍを導通状態とし、昇圧回路９０の出力電圧ＶＰＸとして昇圧回路用電源ＶＰＳ（５ｖ）からＮチャネルトランジスタＴＬｉｍのしきい値分降下した電圧（２ｖ）を得る。また、書き込みベリファイ電圧設定回路９４の動作を停止し、昇圧回路９０の出力電圧ＶＰＺを正電圧発生回路１１の出力ＶＰＯとすることにより、＋２ｖの電圧出力を生成する。
【００９５】
消去動作を行った後には、消去ベリファイ動作により、消去動作が正しく行われたことを確認する。消去ベリファイ動作においては、電源切り換え回路９１により昇圧回路用電源を外部電源電圧ＶＣＣ（＋３ｖ）とし、クロック切り換え回路９２により昇圧用クロックをチップイネーブル信号ＮＣＥとする。また、ＮチャネルトランジスタＴＬｉｍを導通状態とし、昇圧回路９０の出力電位ＶＰＸをＮチャネルトランジスタＴＬｉｍのしきい値によりリミットする。更には、書き込みベリファイ電圧設定回路９４の動作を停止し、昇圧回路９０の出力ＶＰＸを正電圧発生回路１１の出力ＶＰＯとすることにより、＋５ｖの電圧出力を生成する。
【００９６】
消去動作が完了した後には、任意データの書き込み及び書き込みベフィファイを行う。任意データの書き込み及び書き込みベフィファイ動作においては、正電圧発生回路１１は”０”データの書き込み及び書き込みベフィファイ動作時と同様の動作を行う。
【００９７】
任意データの書き込みが完了した後に、任意データの読み出しを行い、書き換え動作が正常に行われたことを確認する。読み出し動作においては、正電圧発生回路１１は消去ベリファイ動作時と同様の動作を行う。
【００９８】
正常な読み出し動作が確認された時点で書き換えフローを終了する。一方、前述の書き込みベリファイ、消去ベリファイ及び読み出し動作において正常な動作を確認できない場合には、書き換え異常としてフロー終了する。
【００９９】
図１６に示した書き換えフローでの各動作モードにおける外部電源電圧ＶＣＣ、ＶＰＰ及び正昇圧発生回路１１の出力ＶＰＯを図１７に示すと共に、図１８に外部制御信号と正昇圧発生回路１１の出力ＶＰＯの波形を示す。
【０１００】
【発明の効果】
以上の構成により、本発明では、電圧発生回路において、昇圧回路及び第１及び第２の電圧制限手段とを用いて、ワード線に負電圧を用いるゲート負電圧消去を含む各種動作モードに応じて必要となる複数種類の電圧を発生させることができるので、簡易な電圧発生回路を提供できると共に、この電圧発生回路を備えた安価な不揮発性半導体記憶装置を提供することができる。
【０１０１】
また、データの読み出し動作時には、使用する外部電圧電圧よりも高い電圧を発生して、高電圧で読み出し動作が可能である。しかも、読み出し動作を活性化するチップイネーブル信号により、ローデコーダが動作するタイミングでのみ昇圧動作を行い得るので、回路動作によって消費する電流のみを昇圧回路で供給でき、低消費電力化が可能である。
【０１０２】
更に、書き込み動作時には、別途設ける発振回路等の昇圧クロック発生手段を用いて、昇圧回路で昇圧動作を行わせることができるので、書き込み動作に必要となるメモリセルのコントロールゲート電圧を高速に発生することを可能にできる。
【０１０３】
加えて、メモリセルのコントロールゲートに負電圧を用いた消去動作時には、前記読み出し及び書き込み動作に用いる昇圧回路と同一の回路でローデコーダに必要となる外部電源電圧よりも低い内部電圧を発生することができるので、トランジスタの必要耐圧を下げることが可能になり、レイアウトサイズを小さくすることができ、安価な半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態の不揮発性半導体記憶装置の構成を示す図である。
【図２】  図１におけるメモリアレイの構成例を示す図である。
【図３】  本発明の半導体記憶装置の読み出し動作におけるメモリアレイの電圧関係を示す図である。
【図４】  本発明の半導体記憶装置の書き込み動作におけるメモリアレイの電圧関係を示す図である。
【図５】  本発明の半導体記憶装置の書き込みベリファイ動作におけるメモリアレイの電圧関係を示す図である。
【図６】  本発明の半導体記憶装置の消去動作におけるメモリアレイの電圧関係を示す図である。
【図７】  ローデコーダ及びソーススイッチの回路例を示す図である。
【図８】  消去回路の回路例を示す図である。
【図９】  本発明の実施の形態の正昇圧発生回路の構成を示す図である。
【図１０】  本発明の正昇圧発生回路における昇圧回路の回路例を示す図である。
【図１１】  本発明の正昇圧発生回路における電源切り換え回路の回路例を示す図である。
【図１２】  本発明の正昇圧発生回路におけるクロック切り換え回路の回路例を示す図である。
【図１３】  図１２に示すクロック切り換え回路のタイミング図である。
【図１４】  本発明の正昇圧発生回路における書き込みベリファイ電圧設定回路の回路例を示す図である
【図１５】  本発明の正昇圧発生回路の入出力電圧特性を示す図である。
【図１６】  本発明の不揮発性半導体記憶装置における書き換えフローを示す図図である。
【図１７】  図１６の書き換えフローにおける外部印加電源電圧及び正昇圧発生回路出力電圧を示す図である。
【図１８】  図１６に示す書き換えフローにおける正昇圧発生回路出力電圧波形を示す図である。
【図１９】  従来のメモリセルの断面図である。
【図２０】  従来のメモリセルの書き込み及び消去特性を示す図である。
【図２１】  従来の半導体記憶装置の構成を示す図である。
【図２２】  従来の電圧発生回路を示す図である。
【符号の説明】
１                        メモリセルアレイ
Ｍ(0,0)〜Ｍ(n,m)          メモリセル
ＷＬ(0)〜ＷＬ(n)          ワード線
ＢＬ(0)〜ＢＬ(n)          ビット線
ＳＬ(0)〜ＳＬ(j)          ソース線
２                        ローデコーダ
４                        消去回路
９                        ソーススイッチ
１０                      制御回路（請求項１の第３の制御回路及び
請求項１２の第４の制御回路）
１１                      正電圧発生回路（電圧発生回路）
２２                      電圧発生回路
７０                      デコード回路
７６                      ワード線駆動バッファ（ワード線駆動部）
９０                      昇圧回路
９１                      電源切り換え回路（請求項２の選択手段及び
請求項１３の他の選択手段）
９２                      クロック切り換え回路
ＮＣＥ                    チップイネーブル信号（第１の昇圧クロック）
９３                      レベルシフタ
ＴＬｉｍ                  Ｎチャネルトランジスタ（第１の電圧制限手段）
ＺＤ１                    ツェナーダイオード（第２の電圧制限手段）
９４                      書き込みベリファイ電圧設定回路
１００                    ＮＡＮＤゲート
１１１、１１２            レベルシフタ
１２０                    発振回路（昇圧クロック発生手段）
１２１                    選択回路
２５０                    第１の制御手段
２５１                    第２の制御手段
２５２                    請求項１２の第３の制御手段
【図１】
0003775927.tif 000002
【図２】
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【図３】
0003775927.tif 000004
【図４】
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【図５】
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【図６】
0003775927.tif 000007
【図７】
0003775927.tif 000008
【図８】
0003775927.tif 000009
【図９】
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【図１０】
0003775927.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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