(57)【特許請求の範囲】
【請求項１】
半導体集積回路に備えられる電圧昇圧回路において、
電源電圧が印加された後、スタートアップ信号ＶＣＣＨが出力されてから動作する第１の発振回路によって駆動されるメインポンプ回路と、
該メインポンプ回路の出力に対応して昇圧電圧を伝送出力する伝送手段と、
第１の発振回路が動作を開始する前に動作する第２の発振回路によって駆動され、伝送手段の形成されたウェルにバイアスを供給するウェルバイアス供給回路と、を備え、
前記電源電圧が印加された後、前記スタートアップ信号ＶＣＣＨが出力されるときには、前記伝送手段の形成されたウェルに十分なバイアスが供給されていることを特徴とする電圧昇圧回路。
【請求項２】
伝送手段がＰチャネル電界効果トランジスタで構成される請求項１記載の電圧昇圧回路。
【請求項３】
電源電圧が印加された後、スタートアップ信号ＶＣＣＨが出力されてから動作する発振回路によって駆動されるポンプ回路と、このポンプ回路の出力を伝送して昇圧電圧を発生する伝送トランジスタと、を備えた電圧昇圧回路において、
伝送トランジスタをＰチャネル電界効果トランジスタで形成し、
そして、昇圧電圧発生に際し前記発振回路が動作を開始する前に動作する第２の発振回路と、
該第２の発振回路により駆動され、伝送トランジスタのウェルにバイアスを供給するウェルバイアス供給回路と、を備え、
前記電源電圧が印加された後、前記スタートアップ信号ＶＣＣＨが出力されるときには、前記伝送トランジスタのウェルに十分なバイアスが供給されているようにしたことを特徴とする電圧昇圧回路。
【請求項４】
伝送トランジスタのウェルに供給されるバイアスを所定レベルにクランプするクランプ回路を更に設けた請求項３記載の電圧昇圧回路。
【請求項５】
第２の発振回路の出力を受ける第１インバータと、
第１インバータの出力を各一方の電極に受け、互いに並列接続された第１、第２キャパシタと、
第１インバータの出力を受ける第２インバータと、
第２インバータの出力を各一方の電極に受け、互いに並列接続された第３、第４キャパシタと、
第１キャパシタの他方の電極に対し電圧を供給する第１トランジスタと、
第３キャパシタの他方の電極に対し電圧を供給する第２トランジスタと、
第１キャパシタの他方の電極にチャージされる電圧を第３キャパシタの他方の電極に伝送する第１ダイオード形トランジスタと、
第３キャパシタの他方の電極にチャージされる電圧を伝送トランジスタのウェルに伝送する第２ダイオード形トランジスタと、
第４キャパシタの他方の電極に対し電圧を供給する第３トランジスタと、
第２キャパシタの他方の電極に対し電圧を供給する第４トランジスタと、
第４キャパシタの他方の電極にチャージされる電圧を第２キャパシタの他方の電極に伝送する第３ダイオード形トランジスタと、
第２キャパシタの他方の電極にチャージされる電圧を伝送トランジスタのウェルに伝送する第４ダイオード形トランジスタと、からウェルバイアス供給回路を構成した請求項３又は請求項４記載の電圧昇圧回路。
【請求項６】
昇圧電圧を出力する昇圧ノードと、
電源電圧が印加された後、スタートアップ信号ＶＣＣＨが出力されてから動作する昇圧電圧用発振回路と、
昇圧電圧用発振回路の出力に応答して二重のポンピングノードに対しポンピングを行って昇圧電圧を発生するメインポンプ回路と、
ポンピングノードにそれぞれ接続されたＰチャネル電界効果トランジスタで構成され、交互に昇圧ノードへ電圧を伝送する第１、第２伝送トランジスタと、
メインポンプ回路からの信号に応答して第１、第２伝送トランジスタを制御する制御回路と、
昇圧電圧の発生に際し昇圧電圧用発振回路が動作を開始する前に動作するウェルバイアス用発振回路と、
ウェルバイアス用発振回路の出力に応答して第１、第２伝送トランジスタの各ウェルにバイアスを供給するウェルバイアス供給回路と、を備え、
前記電源電圧が印加された後、前記スタートアップ信号ＶＣＣＨが出力されるときには、前記第１、第２伝送トランジスタの各ウェルに十分なバイアスが供給されていることを特徴とする電圧昇圧回路。
【請求項７】
メインポンプ回路は、
昇圧電圧用発振回路の出力信号を直接的に一方の入力とすると共に第１遅延回路を介して他方の入力とするＮＯＲゲートと、
該ＮＯＲゲートの出力を直接的に一方の入力とすると共に第２遅延回路を介して他方の入力とする第１ＮＡＮＤゲートと、
該第１ＮＡＮＤゲートの出力を受ける第１インバータと、
第２遅延回路の出力を受ける第１増幅回路と、
該第１増幅回路の出力を一方の電極に受け、第１伝送トランジスタに他方の電極が接続された第１ポンピングキャパシタと、
昇圧電圧用発振回路の出力信号を直接的に一方の入力とすると共に第１遅延回路を介して他方の入力とする第２ＮＡＮＤゲートと、
該第２ＮＡＮＤゲートの出力を反転させて直接的に一方の入力とすると共に第３遅延回路を介して他方の入力とする第３ＮＡＮＤゲートと、
該第３ＮＡＮＤゲートの出力を受ける第２インバータと、
第３遅延回路の出力を受ける第２増幅回路と、
該第２増幅回路の出力を一方の電極に受け、第２伝送トランジスタに他方の電極が接続された第２ポンピングキャパシタと、を備えてなる請求項６記載の電圧昇圧回路。
【請求項８】
ウェルバイアス供給回路は、
ウェルバイアス用発振回路の出力を受ける第１インバータと、
第１インバータの出力を各一方の電極に受け、互いに並列接続された第１、第２キャパシタと、
第１インバータの出力を受ける第２インバータと、
第２インバータの出力を一方の電極に受け、互いに並列接続された第３、第４キャパシタと、
第１キャパシタの他方の電極に対し電圧を供給する第１トランジスタと、
第３キャパシタの他方の電極に対し電圧を供給する第２トランジスタと、
第１キャパシタの他方の電極にチャージされる電圧を第３キャパシタの他方の電極に伝送する第１ダイオード形トランジスタと、
第３キャパシタの他方の電極にチャージされる電圧を各伝送トランジスタのウェルに伝送する第２ダイオード形トランジスタと、
第４キャパシタの他方の電極に対し電圧を供給する第３トランジスタと、
第２キャパシタの他方の電極に対し電圧を供給する第４トランジスタと、
第４トランジスタの他方の電極にチャージされる電圧を第２キャパシタの他方の電極に伝送する第３ダイオード形トランジスタと、
第２キャパシタの他方の電極にチャージされる電圧を各伝送トランジスタのウェルに伝送する第４ダイオード形トランジスタと、を備えてなる請求項６又は請求項７記載の電圧昇圧回路。
【請求項９】
各伝送トランジスタのウェルを初期化し、またウェルにかかる電圧を特定のレベルでクランプするクランプ回路を更に備える請求項６から８のいずれか１項に記載の電圧昇圧回路。
【請求項１０】
電源電圧を昇圧して発生される昇圧電圧を伝送トランジスタを通じて出力する電圧昇圧回路において、
電源電圧が印加された後、スタートアップ信号ＶＣＣＨが出力されてから動作する第１の発振回路と、
この第１の発振回路により駆動されて昇圧電圧を発生するメインポンプ回路と、
第１の発振回路が動作開始する前に動作する第２の発振回路と、
この第２の発振回路により駆動されてバイアスを発生するウェルバイアス供給回路と、を備え、
電源電圧が印加された後、前記スタートアップ信号ＶＣＣＨが出力されるときには、前記伝送トランジスタのウェルに十分なバイアスが供給されていることを特徴とする電圧昇圧回路。
【請求項１１】
ウェルバイアス供給回路の出力を所定レベルにクランプするクランプ回路を更に備えた請求項１０記載の電圧昇圧回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体集積回路に関し、特に、半導体メモリ装置に備えられ、電源電圧（Ｖｃｃ）を所定のレベルに昇圧して昇圧電圧（Ｖｐｐ）として出力する電圧昇圧回路〔昇圧回路、昇圧電圧発生回路、Ｖｐｐ発生回路、ブートストラップ（BOOTSTRAP ）回路等の名称もあるが、ここでは『電圧昇圧回路』とする〕に関するものである。
【０００２】
【従来の技術】
ダイナミックＲＡＭ等の半導体メモリ装置におけるデータの伝達は有効な電圧の移送と言える。一般的に、ＣＭＯＳ構成の半導体メモリ装置において、ＭＯＳトランジスタのチャネル領域を通じて伝送される過程で、ＭＯＳトランジスタのしきい値ほどの電圧降下が必然的に起こり得る。したがって、その電圧降下により電圧は影響を受け損失が発生し得るので、データ読出／書込の誤動作に対する無視できない要因となる。そこで、その解決策として電圧のレベルを予め引き上げる方法が提示され、そのための電圧昇圧回路が使用され始めている。
【０００３】
このような電圧昇圧回路の従来例として、本願出願人により１９９１年１１月７日付で出願された韓国特許出願第９１−１９７４０号「電圧昇圧回路」、「1992 Symposium on VLSI Circuits Digest of Technical Papers」第６４〜６５頁の論文「A 35ns 64Mb DRAM Using  On-Chip Boosted Power Supply」、米国特許第４，７０４，７０６号等に開示された技術がある。
【０００４】
図６に、この分野ではすでによく知られた上記のような電圧昇圧回路の要部を概略的に示す。従来の電圧昇圧回路は、昇圧電圧Ｖｐｐを伝送する伝送トランジスタ（ＮＭＯＳＦＥＴ）１８と、これに接続された昇圧ノード１６と、を有しており、そして、昇圧ノード１６をポンピングするためのポンピングキャパシタ１４と、ポンピングキャパシタ１４に電圧を供給するドライバ１０、１２と、これらを駆動する発振回路（OSCILLATING  CIRCUIT）と、を用いて構成される。また、伝送トランジスタ１８のゲートは接続ノード８に接続され、このノード８は昇圧ノード１６と同様、ポンピングキャパシタ６、ドライバ２、４によりポンピングされる。さらに、図示を省略しているが、接続ノード８及び昇圧ノード１６をプリチャージするプリチャージ回路も備えられている。この回路の動作を次に説明する。
【０００５】
メモリ装置のパワーアップ（電源ＯＮ）により、あるいは、アクティブサイクルにおける内部回路の動作で昇圧電圧Ｖｐｐが正常レベルより低くなることにより、発振回路が動作する。この発振回路の発振動作による信号をドライバ１０、１２が増幅して印加し、ポンピングキャパシタ１４により昇圧ノード１６がおよそ２Ｖｃｃ程度のレベルに昇圧される。このポンピング動作はドライバ２、４及びポンピングキャパシタ６でも同様に行われるので、接続ノード８の電圧レベルも２Ｖｃｃ程度に昇圧される。したがって、昇圧ノード１６にチャージされた電圧は、伝送トランジスタ１８のチャネルを通じて昇圧電圧Ｖｐｐとして出力される。このような方式によると、電源電圧Ｖｃｃを電圧源として使用する発振回路による駆動で、結果的に２Ｖｃｃ−ＶＴ（ＶＴは伝送トランジスタ１８のしきい電圧）の昇圧電圧Ｖｐｐを得られる。
【０００６】
図６のような電圧昇圧回路では、接続ノード８及び昇圧ノード１６は電源電圧Ｖｃｃレベルに予めプリチャージされる。したがって、電源電圧Ｖｃｃのレベルが十分に高いときは（例えば外部印加電圧のレベルが３．３Ｖとすれば３．０Ｖ以上）、昇圧電圧Ｖｐｐのレベルも通常の所定レベルである約Ｖｃｃ＋１．５Ｖ以上のレベルを得られる。この場合には伝送トランジスタ１８によるＶＴ程度の電圧損失は問題とならない。しかしながら、電源電圧Ｖｃｃのレベルが低くなると（例えば３．０Ｖ以下）、２Ｖｃｃ−ＶＴレベルで発生される昇圧電圧Ｖｐｐに占めるＶＴの割合が相対的に大きくなってくる。したがって、低電源電圧の下では十分なレベルの昇圧電圧Ｖｐｐを得ることが難しくなる。これを解決するためにはＶＴの値を下げることが考えられるが、ＶＴの値は、よく知られているように、パンチスルーへの対応でスケーリングに限界があるためにどうしても下限がある。このように、図６に示すような電圧昇圧回路では、特に、今後の集積度増加に伴って電源が低電源電圧化される傾向を考えると、適切に対応しきれずに電圧昇圧回路としての信頼性が低下することが予想でき、改善の余地がある。
【０００７】
【発明が解決しようとする課題】
したがって本発明の目的は、特に低電源電圧の下でも信頼性の高い電圧昇圧回路を提供することにある。また、本発明の他の目的は、低電源電圧の下でも高レベルの昇圧電圧を出力できる電圧昇圧回路を提供することにある。さらに、本発明のまた他の目的は、伝送トランジスタによる電圧降下を排除可能で高レベルの昇圧電圧を出力できる電圧昇圧回路を提供することにある。
【０００８】
【課題を解決するための手段】
このような目的を達成するために本発明による電圧昇圧回路は、昇圧電圧を伝送して出力する伝送手段である伝送トランジスタに対し、そのウェル（バルク）に、昇圧電圧発生が発生される前に予め所定レベルのバイアスを印加することを特徴とする。
【０００９】
そのための電圧昇圧回路の具体的構成は、伝送トランジスタとしてＰチャネル電界効果トランジスタを用い、そして、電源電圧が印加されて所定のレベルまで上昇してから動作する昇圧電圧を発生する発振回路及びポンプ回路に加えて、昇圧電圧発生に際し前記発振回路が動作を開始する前に動作する第２の発振回路と、該第２の発振回路により駆動され、伝送トランジスタのウェルにバイアスを供給するウェルバイアス供給回路と、を備えるようにする。
【００１０】
このような構成により、ウェルバイアス供給回路によって供給されるバイアスが昇圧電圧のポンピング前に予め伝送トランジスタのウェルに与えられ、伝送トランジスタによる電圧降下を排除することができる。
【００１１】
【実施例】
以下、添付の図面を参照して本発明の好適な実施例を詳細に説明する。以下の説明では、伝送トランジスタ、ウェルバイアス供給回路、Ｖｐｐメインポンプ回路等の特定詳細が本発明のより全般的な理解のために提供される。しかしながら、本発明はこれら特定詳細でなくとも、その他各種の実施形態によって実施可能であることは、この分野で通常の知識を有する者には明らかである。
【００１２】
ここで、『ウェルバイアス供給回路』は、所定の素子あるいは回路が形成される基板の該当ウェル〔あるいはバルク（bulk）〕に所望のバイアスを供給する回路を意味する。また、『Ｖｐｐメインポンプ回路』は、電圧昇圧回路において実質的に昇圧電圧Ｖｐｐをポンピングする少なくともポンピングキャパシタを含む回路を示す。そして、『電圧昇圧回路』は電圧昇圧動作に関わるすべての回路を包括した回路を意味する。
【００１３】
図１は、本発明による電圧昇圧回路の実施例を概略的に示す機能ブロック図である。この例の電圧昇圧回路は、メモリ装置のパワーアップ時、あるいは、昇圧電圧Ｖｐｐが所定のレベルより低くなったときに、予め設定された周期を有するクロックを発振出力する昇圧電圧用発振回路２０と、この昇圧電圧用発振回路２０の出力信号を受けてポンピングを行い昇圧電圧Ｖｐｐを発生するＶｐｐメインポンプ回路２２と、このＶｐｐメインポンプ回路２２の出力電圧を交互に伝送するＰＭＯＳＦＥＴからなる伝送トランジスタ２８、３０と、Ｖｐｐメインポンプ回路２２の出力信号に対応して伝送トランジスタ２８、３０の導通／非導通を制御するＣＶＳＬ（Cascade Voltage  Switching Logic）回路２４、２６と、伝送トランジスタ２８、３０のウェルにバイアスを供給するウェルバイアス供給回路３２と、メモリ装置のパワーアップ時又は昇圧電圧Ｖｐｐが所定レベルより降下するときに予め設定された周期を有するクロックを発振出力してウェルバイアス供給回路３２に与えるウェルバイアス用発振回路３４と、伝送トランジスタ２８、３０の各ドレイン端子が共通に接続されて昇圧電圧Ｖｐｐを出力する昇圧ノード３６と、を備えてなっている。
【００１４】
この電圧昇圧回路は、伝送トランジスタ２８、３０としてＰチャネル電界効果トランジスタであるＰＭＯＳＦＥＴを用いている点、そして伝送トランジスタ２８、３０の各ウェルに所定のバイアスを供給するウェルバイアス供給回路３２を備えている点に主な特徴がある。伝送トランジスタ２８、３０として他の形態のトランジスタを用いることも可能ではあるが、特にＰＭＯＳＦＥＴとすることで後述のような利点が得られるので好ましい。したがって、本例ではＰＭＯＳＦＥＴについて主に説明する。
【００１５】
昇圧電圧用発振回路２０及びウェルバイアス用発振回路３４は、この分野ですでによく知られた回路で実施可能であり、例えば、本願出願人により１９９１年１２月１８日付けで出願された韓国特許出願第９１−２３３４３号「複数個の動作電圧に対応するリフレッシュタイマー」に開示されている発振器を用いて実施し得る。また、Ｖｐｐメインポンプ回路２２も、この分野ですでによく知られた回路構成で実施可能である。ただし、その構成において、ＣＶＳＬ回路２４、２６を制御するための論理を考慮しなければならない。ＣＶＳＬ回路２４自体は、他の回路構成、例えばインバータ等を利用したものでも十分実施可能である。
【００１６】
この電圧昇圧回路で考慮すべき重要点として、より安定的で信頼性の高い昇圧動作を行うため、昇圧電圧ポンピング動作の前に、伝送トランジスタ２８、３０のウェルへウェルバイアス用発振回路３４及びウェルバイアス供給回路３２から予め設定されたバイアスを供給するように構成するという点がある。したがって、ウェルバイアス用発振回路３４が昇圧電圧用発振回路２０より先に発振動作を遂行するように、ウェルバイアス用発振回路３４は電源電圧Ｖｃｃで、昇圧電圧用発振回路２０はスタートアップ信号ＶＣＣＨで動作するように構成する。このスタートアップ信号ＶＣＣＨは、電源電圧Ｖｃｃが所定の電圧レベルまで上昇したときにエネーブルされる信号で、これについては上述の韓国特許出願第９１−２３３４３号に開示されているので詳細説明は省略する。
【００１７】
図１の電圧昇圧回路の動作について次に説明する。まず、メモリ装置のパワーアップにより電源電圧Ｖｃｃが供給されるとウェルバイアス用発振回路３４が動作し、これに応答してウェルバイアス供給回路３２が駆動される。その結果、ウェルバイアス供給回路３２により伝送トランジスタ２８、３０のウェル電圧が生じる。この伝送トランジスタ２８、３０に対するウェル電圧印加により、後述のようにして電圧昇圧回路が安定動作する。次いで信号ＶＣＣＨがエネーブルされると、昇圧電圧用発振回路２０が動作してＶｐｐメインポンプ回路２２が駆動される。つまり、Ｖｐｐメインポンプ回路２２でポンピングにより所定のレベルまで上昇した昇圧電圧Ｖｐｐが発生される。発生した昇圧電圧Ｖｐｐは、ＣＶＳＬ回路２４、２６の制御に応じて導通／非導通となる伝送トランジスタ２８、３０のチャネルを介して昇圧ノード３６に伝送される。すなわち、伝送トランジスタ２８、３０の導通動作を交互に行う、いわゆる二重昇圧（double boost）方式で昇圧効率を向上させている。そして、Ｖｐｐメインポンプ回路２２から出力された昇圧電圧Ｖｐｐは電圧降下することなく昇圧ノード３６に伝送される。これは、ウェルにバイアスのかけられたＰＭＯＳトランジスタのデバイス特性による（詳細後述）。
【００１８】
昇圧ノード３６にチャージされた昇圧電圧Ｖｐｐはメモリ装置の内部回路に供給される。そして、昇圧電圧Ｖｐｐのレベルが所定のレベルより低くなる場合はこれを検出器（図示略）が検出し、再度上記のような一連の動作を繰り返すことで一定の昇圧電圧Ｖｐｐが供給される。
【００１９】
図２に、図１の電圧昇圧回路の具体例を示す。同図の構成は図１に示すブロック構成に従って実施したものであるが、ポンピングノード８２、８４をプリチャージするプリチャージ回路８０と、クランプ回路１４０を更に備えている。
【００２０】
昇圧電圧用発振回路２０及びウェルバイアス用発振回路３４は、すでによく知られた構成なので詳細な説明は省略する。この昇圧電圧用発振回路２０は出力信号ＶＰＰＯＳＣ、ウェルバイアス用発振回路３４は出力信号ＷＥＬＬＯＳＣを発振出力する。
【００２１】
Ｖｐｐメインポンプ回路２２は、昇圧電圧用発振回路２０の出力信号ＶＰＰＯＳＣを直接的に一方の入力とすると共に遅延回路４２、４４を介した後に他方の入力とするＮＯＲゲート４６と、ＮＯＲゲート４６の出力信号を直接的に一方の入力とすると共に遅延回路４８、５０を介した後に他方の入力とするＮＡＮＤゲート５６と、ＮＡＮＤゲート５６の出力端子に入力端子が接続されたインバータ５８と、遅延回路５０の出力端子に入力端子が接続された増幅回路５２、５４と、増幅回路５４の出力端子に一方の電極が接続されたポンピングキャパシタ６０と、出力信号ＶＰＰＯＳＣを直接的に一方の入力とすると共に遅延回路４２、４４を化した後に他方の入力とするＮＡＮＤゲート６２と、インバータ６４を介したＮＡＮＤゲート６２の出力信号を直接的に一方の入力とすると共に遅延回路６６、６８を介した後に他方の入力とするＮＡＮＤゲート７４と、ＮＡＮＤゲート７４の出力端子に入力端子が接続されたインバータ７６と、遅延回路６８の出力端子に入力端子が接続された増幅回路７０、７２と、増幅回路７２の出力端子に一方の電極が接続されたポンピングキャパシタ７８と、から構成される。
【００２２】
プリチャージ回路８０は、例えば本願出願人により１９９２年６月２６日付けで出願された韓国特許出願第９２−１１２４２号「半導体メモリの昇圧装置」に開示されているプリチャージ回路等のすでによく知られた構成で実施できる。この回路により、ポンピングノード８２、８４は電源電圧Ｖｃｃレベルにプリチャージされる。
【００２３】
ＣＶＳＬ回路２４、２６は、この分野でよく知られたラッチ形態の同様の構成をもっており、それぞれ伝送トランジスタ２８、３０を制御する。
【００２４】
ウェルバイアス供給回路３２は、ウェルバイアス用発振回路３４の出力信号ＷＥＬＬＯＳＣを入力とするインバータ８６と、インバータ８６の出力信号を各一方の電極に受ける並列接続された２つのキャパシタ９０、１０４と、インバータ８６の出力端子に直列接続されたインバータ８８と、インバータ８８の出力信号を各一方の電極に受ける並列接続された２つのキャパシタ９２、１０２と、キャパシタ９０の他方の電極につながれたノードに電圧を供給するトランジスタ９４と、キャパシタ９２の他方の電極につながれたノードに電圧を供給するトランジスタ９８と、キャパシタ９０の他方の電極に入力端子が接続され、該電極にチャージされる電圧をキャパシタ９２の他方の電極に伝送するダイオード形トランジスタ９６と、キャパシタ９２の他方の電極にチャージされる電圧をウェルノード１１４に伝送するダイオード形トランジスタ１００と、キャパシタ１０２の他方の電極につながれたノードに電圧を供給するトランジスタ１０６と、キャパシタ１０４の他方の電極につながれたノードに電圧を供給するトランジスタ１１０と、キャパシタ１０２の他方の電極に入力端子が接続され、該電極にチャージされる電圧をキャパシタ１０４の他方の電極に伝送するダイオード形トランジスタ１０８と、キャパシタ１０４の他方の電極にチャージされる電圧をウェルノード１１４に伝送するダイオード形トランジスタ１１２と、から構成される。
【００２５】
ウェルノード１１４に対しては、プリチャージ又は初期化（initialization）のため、さらにはウェルノード１１４にかかる電圧がＶｃｃ＋４ＶＴＨを越えないようにクランプするためにクランプ回路１４０が設けられる。このクランプ回路１４０は４つのクランプ用トランジスタ１４２、１４４、１４６、１４８から構成され、これらトランジスタによりクランプレベルがＶｃｃ＋４ＶＴＨに定められる。ただし、これは設計思想に応じて適宜変更可能である。このクランプ回路１４０によりウェルバイアスの過上昇を防止し、素子の損傷を防ぐ。
【００２６】
尚、図２では省略しているが、昇圧ノード３６に初期化又はプリチャージのための別途の手段を設けるとなおよい。
【００２７】
図３は、本発明のより容易な理解のために示すものであって、図２の伝送トランジスタ２８、３０のウェルにバイアスを供給するための構成を断面図で示している。その構成を次に説明する。
【００２８】
Ｐ形基板（substrate ）１５０にＮ形ウェル１５２が形成され、このＮ形ウェル１５２に不純物層としてＰ+ 層１５４、１５６とＮ+ 層１５８とが形成されている。またＮ形ウェル１５２の両側にはフィールド酸化膜１６０がそれぞれ形成されている。そして、Ｐ+ 層１５４とＰ+ 層１５６との間に伝送トランジスタ２８（又は３０）のチャネルとなる領域が形成され、このチャネル上に酸化膜１６４を介してゲート電極１６２が形成される。このような構成において、Ｎ形ウェル１５２は、例えばＮ形基板に形成したＰ形ウェル内にＮ形ウェルを形成しても実施可能である。
【００２９】
形成されたＰ+ 層１５４はポンピングノード８２（又は８４）と接続され、Ｐ+ 層１５６は昇圧ノード３６と接続される。そして、Ｎ+ 層１５８は電圧ＷＥＬＬ＜ＶＰＰＷ＞を供給するウェルノード１１４と接続され、ゲート電極１６２はＣＶＳＬ回路２４（又は２６）のトランジスタ１２６とトランジスタ１１８との接続ノード（又はトランジスタ１３２とトランジスタ１２８との接続ノード）と接続される。
【００３０】
ここで、伝送トランジスタ２８、３０の各ウェル領域に対しバイアスを供給する理由について説明する。ＣＭＯＳ技術の微細化により、寄生バイポーラ（parasitic  bipolar）を原因としたラッチアップ現象が問題となっていることはこの分野においてよく知られている。したがって、寄生バイポーラトランジスタの電流増幅率を低め、さらに基板抵抗及びウェル抵抗を低めるのがラッチアップ耐性を高めるには効果的である。図２の回路構成において、伝送トランジスタ２８、３０はＰＭＯＳトランジスタで形成されているので、昇圧電圧Ｖｐｐのポンピング動作に際して、図３に示すＰ+ 層１５４とＮ形ウェル１５２との間、そしてＰ+ 層１５６とＮ形ウェル１５２との間に順方向バイアスがかかるおそれがある。そのようになった場合、図２の回路が正常動作しにくいということは容易に予想できる。そこで、これを前もって防ぐために、昇圧電圧Ｖｐｐのポンピング動作前に伝送トランジスタ２８、３０のウェルに予めバイアスを供給するようにしたものである。
【００３１】
図４に、図２の回路における各信号のタイミングを波形図で示す。この図４のタイミング図に基づいて図２の回路の動作特性を説明する。
【００３２】
まず、メモリ装置がパワーアップされて電源電圧Ｖｃｃが印加されると（信号ＶＣＣＨの論理“ハイ”エネーブル前）、昇圧電圧Ｖｐｐのレベルが低いとき（例えばＶｃｃ−ＶＴ以下のレベル）にこれを検出するＶＰＰ検出器（図示略）の出力信号φＤＥＴが、論理“ロウ”から論理“ハイ”にエネーブルされる（矢示ｔ１）。これによりウェルバイアス用発振回路３４が動作し、出力信号ＷＥＬＬＯＳＣが出力される（矢示ｔ２）。この出力信号ＷＥＬＬＯＳＣによりウェルバイアス供給回路３２が動作して伝送トランジスタ２８、３０にウェルバイアスＷＥＬＬ＜ＶＰＰＷ＞を供給する（矢示ｔ３）。このときのウェルバイアス供給回路３２の動作は、提供される出力信号ＷＥＬＬＯＳＣのトグル（toggle）に従う二重ポンピングを行うことになる。これによりウェルバイアス供給回路３２の出力は、３Ｖｃｃ−３ＶＴＨ（ＶＴＨはＮＭＯＳトランジスタのしきい電圧）の電圧レベルとなる。さらにこのとき、ウェルバイアス供給回路３２の出力がＶｃｃ＋４ＶＴＨの電圧レベルより高くなろうとすると、クランプ回路１４０によりウェルノード１１４の電圧レベルがクランプされる。
【００３３】
図４に矢示ｔ３で示すウェルバイアスＷＥＬＬ＜ＶＰＰＷ＞のエネーブルにより、Ｖｐｐメインポンプ回路２２のポンピング動作前に予め伝送トランジスタ２８、３０のウェルにバイアスが供給される。
【００３４】
続いて、電源電圧Ｖｃｃが所定のレベルまで上昇するとエネーブルされる信号ＶＣＣＨが電源電圧Ｖｃｃの印加に遅れて論理“ハイ”にエネーブルされると（矢示ｔ４）、このときには信号φＤＥＴがまだ論理“ハイ”にエネーブルされているので昇圧電圧用発振回路２０が動作して出力信号ＶＰＰＯＳＣが発生される（矢示ｔ６）。そして信号ＶＰＰＯＳＣが発振出力されると、Ｖｐｐメインポンプ回路２２で昇圧電圧Ｖｐｐのポンピング動作が遂行される。
【００３５】
すなわち、信号ＶＣＣＯＳＣが論理“ハイ”となると、ＮＡＮＤゲート６２及びインバータチェーン６４、６６、６８、７０、７２を経てポンピングキャパシタ７８でポンピングが行われる。それにより、プリチャージ回路８０によって電源電圧Ｖｃｃレベルにプリチャージされているポンピングノード８４が２Ｖｃｃレベルにポンピングされる（矢示ｔ７）。このポンピングノード８４の２Ｖｃｃレベルは、ＣＶＳＬ回路２６の出力信号がポンピングノード８４と反対の位相で論理“ロウ”（基準電位）にエネーブルされるとき（矢示ｔ８）に伝送トランジスタ３０のチャネルを経て伝送され、昇圧ノード３６に現れる昇圧電圧Ｖｐｐを２Ｖｃｃレベルへ引き上げる（矢示ｔ９）。また、信号ＶＰＰＯＳＣが論理“ロウ”となると、ＮＯＲゲート４６及びインバータチェーン４８、５０、５２、５４を経てポンピングキャパシタ６０でポンピングが行われる。それにより、プリチャージ回路８０によって電源電圧Ｖｃｃレベルにプリチャージされているポンピングノード８２が２Ｖｃｃレベルにポンピングされる。このポンピングノード８２の２Ｖｃｃレベルは、ＣＶＳＬ回路２４の出力信号がポンピングノード８２とは反対の位相で論理“ロウ”（基準電位）にエネーブルされるときに伝送トランジスタ２８のチャネルを経て伝送され、昇圧ノード３６を２Ｖｃｃレベルとする。このような過程を繰り返し、信号ＶＰＰＯＳＣのトグルに対応してポンピングキャパシタ６０、７８によるポンピングが行われて所望の昇圧電圧Ｖｐｐが得られる。
【００３６】
以上の昇圧電圧Ｖｐｐのポンピングに際して、伝送トランジスタ２８、３０のウェルには、ウェルバイアス供給回路３２によってウェルバイアスがすでに供給されているので、ラッチアップ等の誤動作を生じることなく正常な昇圧動作を遂行できる。尚、上記の説明では、パワーアップ時の動作過程に対してのみ述べているが、メモリ装置内部回路の動作による電源電圧Ｖｃｃのレベル低下の際にも同様の動作を遂行することで昇圧が行われることは容易に理解できよう。
【００３７】
図５に、上記実施例のシミュレーション結果をグラフにして示す。電源電圧Ｖｃｃが０Ｖから１．８Ｖに立上がるとき、電源電圧Ｖｃｃの約１．６Ｖで、ウェルバイアス供給回路３２の出力電圧ＷＥＬＬ＜ＶＰＰＷ＞は３．６Ｖ以上になる。また、信号ＶＣＣＨは、電源電圧Ｖｃｃが安定するレベル、すなわちほぼ１．８Ｖに至ったときにエネーブルされる。そして、この信号ＶＣＣＨを受けて昇圧電圧用発振回路２０が動作してポンピングノード８２、８４が２Ｖｃｃレベルとなると、伝送トランジスタ２８、３０により昇圧ノード３６の昇圧電圧Ｖｐｐが３．３Ｖの電圧レベルとなる。この図５の電圧波形からも分かるように、この実施例の回路によれば、低電源電圧でも安定した昇圧電圧Ｖｐｐを得られる。
【００３８】
図２の回路図、図４のタイミング図は、図１のブロック図に沿って実施可能な回路の最適なものの一例であり、この分野で通常の知識を有する者ならば、そのような回路構成に限らずとも本発明の技術思想を実施可能であることは容易に理解できよう。
【００３９】
【発明の効果】
以上述べてきたように本発明による電圧昇圧回路は、伝送トランジスタを特にＰチャネル電界効果トランジスタとし、該トランジスタのウェルにウェルバイアスを供給するようにしたことで、伝送トランジスタによる電圧降下をなくしてより高い昇圧電圧Ｖｐｐを出力することができ、低電源電圧における信頼性が向上する。したがって、半導体チップの更なる高集積化、低消費電力化に大きく寄与するものである。
【図面の簡単な説明】
【図１】本発明による電圧昇圧回路の一例を示すブロック図。
【図２】図１の実施例の具体的回路例を示す回路図。
【図３】ウェルバイアスを受ける伝送トランジスタ２８、３０の要部断面図。
【図４】図２の回路における各信号のタイミング図。
【図５】図２の回路のシミュレーション結果を示す、電圧を縦軸、時間を横軸にとったグラフ。
【図６】従来技術による電圧昇圧回路の構成を示す概略回路図。
【符号の説明】
２０  昇圧電圧用発振回路
２２  Ｖｐｐメインポンプ回路
２４、２６  ＣＶＳＬ回路
２８、３０  伝送トランジスタ
３２  ウェルバイアス供給回路
３４  ウェルバイアス用発振回路
３６  昇圧ノード
Ｖｐｐ  昇圧電圧
Ｖｃｃ  電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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