(57)【特許請求の範囲】
【請求項１】
インバータで駆動されるブラシレスＤＣモータであって、
このインバータは複数個のコンデンサを直列接続した回路と、４組の半導体スイッチを２相ブリッジ接続した回路とを並列接続して形成され、前記コンデンサの直列接続回路の中間電位点と、前記２相ブリッジ接続回路のそれぞれの交流出力点とからブラシレスＤＣモータに給電し、前記半導体スイッチそれぞれは１２０°導通形のスイッチングパターンに基づいてオン・オフさせるブラシレスＤＣモータの制御方法において、
前記１２０°導通形のスイッチングパターンは、
前記コンデンサの直列接続回路の中間電位点の値と、前記２相ブリッジ接続回路のそれぞれの交流出力点から一次遅れフィルタを介したそれぞれ値とを、該一次遅れフィルタそれぞれの出力点と前記中間電位点とに３個の抵抗それぞれの一端を接続し、且つこれらの抵抗の他端を並列接続してなる中性点の値に対する論理比較演算を行い、それぞれの演算結果から生成されたことを特徴とするブラシレスＤＣモータの制御方法。
【請求項２】
インバータで駆動されるブラシレスＤＣモータであって、
このインバータは複数個のコンデンサを直列接続した回路と、４組の半導体スイッチを２相ブリッジ接続した回路とを並列接続して形成され、前記コンデンサの直列接続回路の中間電位点と、前記２相ブリッジ接続回路のそれぞれの交流出力点とからブラシレスＤＣモータに給電し、前記半導体スイッチそれぞれは１２０°導通形のスイッチングパターンに基づいてオン・オフさせるブラシレスＤＣモータの制御方法において、
前記１２０°導通形のスイッチングパターンは、
前記２相ブリッジ接続回路のそれぞれの交流出力点から一次遅れフィルタを介したそれぞれ値を、前記コンデンサの直列接続回路の中間電位点の値に対する論理比較演算を行い、それぞれの演算結果に対して所定の移相量をシフトさせた値に基づいて生成されたことを特徴とするブラシレスＤＣモータの制御方法。
【請求項３】
請求項２に記載のブラシレスＤＣモータの制御方法において、
前記１２０°導通形のスイッチングパターンを生成する際の前記移相量は、
前記２相ブリッジ接続回路のそれぞれの交流出力点から一次遅れフィルタを介したそれぞれ値の位相差に基づいて設定されたことを特徴とするブラシレスＤＣモータの制御方法。
【請求項４】
請求項２に記載のブラシレスＤＣモータの制御方法において、
前記１２０°導通形のスイッチングパターンを生成する際の前記移相量は、
前記ブラシレスＤＣモータの速度指令値に基づいて設定されたことを特徴とするブラシレスＤＣモータの制御方法。
【請求項５】
インバータで駆動されるブラシレスＤＣモータであって、
このインバータは複数個のコンデンサを直列接続した回路と、４組の半導体スイッチを２相ブリッジ接続した回路とを並列接続して形成され、前記コンデンサの直列接続回路の中間電位点と、前記２相ブリッジ接続回路のそれぞれの交流出力点とからブラシレスＤＣモータに給電し、前記半導体スイッチそれぞれは１２０°導通形のスイッチングパターンに基づいてオン・オフさせるブラシレスＤＣモータの制御方法において、
前記１２０°導通形のスイッチングパターンは、
前記２相ブリッジ接続回路のそれぞれの交流出力点から一次遅れフィルタを介したそれぞれ値間の複数種類の算術演算を行い、さらにこれらの算術演算結果を前記コンデンサの直列接続回路の中間電位点の値に対する論理比較演算を行い、それぞれの論理演算結果から生成されたことを特徴とするブラシレスＤＣモータの制御方法。
【請求項６】
インバータで駆動されるブラシレスＤＣモータであって、
このインバータは複数個のコンデンサを直列接続した回路と、４組の半導体スイッチを２相ブリッジ接続した回路とを並列接続して形成され、前記コンデンサの直列接続回路の中間電位点と、前記２相ブリッジ接続回路のそれぞれの交流出力点とからブラシレスＤＣモータに給電し、前記半導体スイッチそれぞれは１２０°導通形のスイッチングパターンに基づいてオン・オフさせるブラシレスＤＣモータの制御方法において、
前記１２０°導通形のスイッチングパターンは、
前記２相ブリッジ接続回路のそれぞれの交流出力点から一次遅れフィルタを介したそれぞれ値の算術演算を行い、この算術演算結果と、前記いずれか一方の一次遅れフィルタを介した値と、前記他方の一次遅れフィルタを介した値の極性反転値とを、前記コンデンサの直列接続回路の中間電位点の値に対する論理比較演算を行い、それぞれの論理演算結果に対して所定の移相量をシフトさせた値に基づいて生成されたことを特徴とするブラシレスＤＣモータの制御方法。
【請求項７】
請求項１乃至請求項６のいずれかに記載のブラシレスＤＣモータの制御方法において、
前記１２０°導通形のスイッチングパターンであって、且つ、前記２相ブリッジ接続回路の一方のアームの上アームの半導体スイッチと他方のアームの下アームの半導体スイッチとを同時にオンさせる期間中には、
当該するそれぞれの半導体スイッチのオンとオフの比率をほぼ３対１でチョッピングさせることを特徴とするブラシレスＤＣモータの制御方法。
【請求項８】
請求項１乃至請求項６のいずれかに記載のブラシレスＤＣモータの制御方法において、
前記１２０°導通形のスイッチングパターンであって、且つ、前記２相ブリッジ接続回路の一方のアームの上アームの半導体スイッチと他方のアームの下アームの半導体スイッチとを同時にオンさせる期間中には、
前記ブラシレスＤＣモータの当該する相電流が所定の値になるように、当該するそれぞれの半導体スイッチをチョッピングさせることを特徴とするブラシレスＤＣモータの制御方法。
【請求項９】
請求項１乃至請求項６のいずれかに記載のブラシレスＤＣモータの制御方法において、
前記１２０°導通形のスイッチングパターンであって、且つ、前記２相ブリッジ接続回路の一方のアームの上アームの半導体スイッチと他方のアームの下アームの半導体スイッチとを同時にオンさせる期間中には、
当該するそれぞれの半導体スイッチのオンとオフの比率をほぼ３対１でチョッピングさせつつ、それぞれの半導体スイッチのオン期間およびオフ期間には所定の位相差を有することを特徴とするブラシレスＤＣモータの制御方法。
【請求項１０】
請求項１乃至請求項６のいずれかに記載のブラシレスＤＣモータの制御方法において、
前記１２０°導通形のスイッチングパターンであって、且つ、前記２相ブリッジ接続回路の一方のアームの上アームの半導体スイッチと他方のアームの下アームの半導体スイッチとを同時にオンさせる期間中には、
当該するそれぞれの半導体スイッチのオンとオフの比率をほぼ３対１でチョッピングさせつつ、前記期間の時間経過に伴ってこの時の前記チョッピングのオン期間をより短くしていくことを特徴とするブラシレスＤＣモータの制御方法。
【請求項１１】
請求項８に記載のブラシレスＤＣモータの制御方法において、
前記チョッピング期間中には、
該チョッピング動作によりオフさせているそれぞれの半導体スイッチと同一アームの対向する半導体スイッチそれぞれを、前記ブラシレスＤＣモータの当該する相電流に基づく値によりオン又はオフさせることを特徴とするブラシレスＤＣモータの制御方法。
【請求項１２】
請求項７乃至請求項１０のいずれかに記載のブラシレスＤＣモータの制御方法において、
前記チョッピング期間中には、
該チョッピング動作によりオフさせているそれぞれの半導体スイッチと同一アームの対向する半導体スイッチそれぞれを、オンさせることを特徴とするブラシレスＤＣモータの制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、インバータで駆動されるブラシレスＤＣモータの制御方法に関する。
【０００２】
【従来の技術】
図２４は、この種のブラシレスＤＣモータの制御方法の従来例を説明する回路構成図であり、１は整流電源などの直流電源、２は直流電源１の出力電圧平滑用の電解コンデンサ、３は自己消弧形素子としてのトランジスタとダイオードとを逆並列接続してなる半導体スイッチ６組（符号３ａ〜３ｆ）を３相ブリッジ接続して形成されるインバータ主回路、４はインバータ主回路３から給電されるブラシレスＤＣモータを示す。
【０００３】
図２４に示した回路構成において、図示しない制御回路ではブラシレスＤＣモータ４に付加された磁極センサからの磁極位置信号と速度指令値とに基づいて、インバータ主回路３を構成する半導体スイッチ３ａ〜３ｆそれぞれのトランジスタをオン・オフさせることより、ブラシレスＤＣモータ４に所望の回転数と出力トルクとを与えることができる。
【０００４】
【発明が解決しようとする課題】
近年、インバータを構成する半導体スイッチとその駆動回路とを一体化したモジュール、いわゆるインテリジェント・パワー・モジュール（以下、単にＩＰＭと称する）が採用されつつあるが、その際にＩＰＭを小型化，低価格化するために、該ＩＰＭに内蔵するパワー半導体素子数を可能な限り少なくすることが要望されている。
この発明の目的は、従来に比してパワー半導体素子数をより少なくできるブラシレスＤＣモータの制御方法を提供することにある。
【０００５】
【課題を解決するための手段】
インバータで駆動されるブラシレスＤＣモータであって、
このインバータは複数個のコンデンサを直列接続した回路と、４組の半導体スイッチを２相ブリッジ接続した回路とを並列接続して形成され、前記コンデンサの直列接続回路の中間電位点と、前記２相ブリッジ接続回路のそれぞれの交流出力点とからブラシレスＤＣモータに給電し、前記半導体スイッチそれぞれは１２０°導通形のスイッチングパターンに基づいてオン・オフさせるブラシレスＤＣモータの制御方法において、次のように構成するものとする。
【０００６】
第１の発明は前記の制御方法において、前記１２０°導通形のスイッチングパターンは、前記コンデンサの直列接続回路の中間電位点の値と、前記２相ブリッジ接続回路のそれぞれの交流出力点から一次遅れフィルタを介したそれぞれ値とを、該一次遅れフィルタそれぞれの出力点と前記中間電位点とに３個の抵抗それぞれの一端を接続し、且つこれらの抵抗の他端を並列接続してなる中性点の値に対する論理比較演算を行い、それぞれの演算結果から生成されたことを特徴とする。
【０００７】
第２の発明は前記の制御方法において、前記１２０°導通形のスイッチングパターンは、前記２相ブリッジ接続回路のそれぞれの交流出力点から一次遅れフィルタを介したそれぞれ値を、前記コンデンサの直列接続回路の中間電位点の値に対する論理比較演算を行い、それぞれの演算結果に対して所定の移相量をシフトさせた値に基づいて生成されたことを特徴とする。
【０００８】
第３の発明は前記第２の発明において、前記１２０°導通形のスイッチングパターンを生成する際の前記移相量は、前記２相ブリッジ接続回路のそれぞれの交流出力点から一次遅れフィルタを介したそれぞれ値の位相差に基づいて設定されたことを特徴とする。
【０００９】
第４の発明は前記第２の発明において、前記１２０°導通形のスイッチングパターンを生成する際の前記移相量は、前記ブラシレスＤＣモータの速度指令値に基づいて設定されたことを特徴とする。
【００１０】
第５の発明は前記の制御方法において、前記１２０°導通形のスイッチングパターンは、前記２相ブリッジ接続回路のそれぞれの交流出力点から一次遅れフィルタを介したそれぞれ値間の複数種類の算術演算を行い、さらにこれらの算術演算結果を前記コンデンサの直列接続回路の中間電位点の値に対する論理比較演算を行い、それぞれの論理演算結果から生成されたことを特徴とする。
【００１１】
第６の発明は前記の制御方法において、前記１２０°導通形のスイッチングパターンは、前記２相ブリッジ接続回路のそれぞれの交流出力点から一次遅れフィルタを介したそれぞれ値の算術演算を行い、この算術演算結果と、前記いずれか一方の一次遅れフィルタを介した値と、前記他方の一次遅れフィルタを介した値の極性反転値とを、前記コンデンサの直列接続回路の中間電位点の値に対する論理比較演算を行い、それぞれの論理演算結果に対して所定の移相量をシフトさせた値に基づいて生成されたことを特徴とする。
【００１２】
第７の発明は前記第１〜第６のいずれかの発明において、前記１２０°導通形のスイッチングパターンであって、且つ、前記２相ブリッジ接続回路の一方のアームの上アームの半導体スイッチと他方のアームの下アームの半導体スイッチとを同時にオンさせる期間中には、当該するそれぞれの半導体スイッチのオンとオフの比率をほぼ３対１でチョッピングさせることを特徴とする。
【００１３】
第８の発明は前記第１〜第６のいずれかの発明において、前記１２０°導通形のスイッチングパターンであって、且つ、前記２相ブリッジ接続回路の一方のアームの上アームの半導体スイッチと他方のアームの下アームの半導体スイッチとを同時にオンさせる期間中には、前記ブラシレスＤＣモータの当該する相電流が所定の値になるように、当該するそれぞれの半導体スイッチをチョッピングさせることを特徴とする。
【００１４】
第９の発明は前記第１〜第６のいずれかの発明において、前記１２０°導通形のスイッチングパターンであって、且つ、前記２相ブリッジ接続回路の一方のアームの上アームの半導体スイッチと他方のアームの下アームの半導体スイッチとを同時にオンさせる期間中には、当該するそれぞれの半導体スイッチのオンとオフの比率をほぼ３対１でチョッピングさせつつ、それぞれの半導体スイッチのオン期間およびオフ期間には所定の位相差を有することを特徴とする。
【００１５】
第１０の発明は前記第１〜第６のいずれかの発明において、前記１２０°導通形のスイッチングパターンであって、且つ、前記２相ブリッジ接続回路の一方のアームの上アームの半導体スイッチと他方のアームの下アームの半導体スイッチとを同時にオンさせる期間中には、当該するそれぞれの半導体スイッチのオンとオフの比率をほぼ３対１でチョッピングさせつつ、前記期間の時間経過に伴ってこの時の前記チョッピングのオン期間をより短くしていくことを特徴とする。
【００１６】
第１１の発明は前記第８の発明において、前記チョッピング期間中には、該チョッピング動作によりオフさせているそれぞれの半導体スイッチと同一アームの対向する半導体スイッチそれぞれを、前記ブラシレスＤＣモータの当該する相電流に基づく値によりオン又はオフさせることを特徴とする。
【００１７】
第１２の発明は前記第７〜第１０の発明において、前記チョッピング期間中には、該チョッピング動作によりオフさせているそれぞれの半導体スイッチと同一アームの対向する半導体スイッチそれぞれを、オンさせることを特徴とする。
【００１８】
この発明によれば、インバータを構成するパワー半導体素子数をより少なくできる。
【００１９】
また、前記第２〜第７の発明の制御方法を用いることにより磁極センサが不要とし、また、前記第８〜第１３の発明の制御方法を用いることによりブラシレスＤＣモータのトルク脈動を少なくすることができる。
【００２０】
【発明の実施の形態】
図１は、この発明のブラシレスＤＣモータの制御方法の第１の実施の形態を示す回路構成図であり、このインバータは直流電源１と、直流電源１の出力電圧平滑用の電解コンデンサ５，６と、自己消弧形素子としてのトランジスタとダイオードとを逆並列接続してなる半導体スイッチ４組（符号７ａ〜７ｄ）を２相ブリッジ接続して形成されるインバータ主回路７と、磁極センサ８からの磁極位置信号が入力され、例えば、論理積素子を利用した周知の技術により半導体スイッチ７ａ〜７ｄへの１２０°導通形のスイッチングパターンを生成する制御回路１１〜１５のいずれかとから構成され、図示の例では等容量の２個の電解コンデンサ５，６を直列接続している。また、電解コンデンサ５，６の接続点と、インバータ主回路７のそれぞれのアームの交流出力点とからブラシレスＤＣモータ４に給電している。
【００２１】
図１に示す如く、ブラシレスＤＣモータ４の端子Ｕと電解コンデンサ５，６の接続点とが接続され、ブラシレスＤＣモータ４の端子Ｖと半導体スイッチ７ａ，７ｃの接続点とが接続され、ブラシレスＤＣモータ４の端子Ｗと半導体スイッチ７ｂ，７ｄの接続点とが接続された場合のインバータ主回路７と制御回路１１の動作を、この発明の第１の実施の形態回路に対する第１の実施例として、図２，図３に示す波形図を参照しつつ、以下に記載する。
【００２２】
図２において、（イ）はブラシレスＤＣモータ４のそれぞれの誘起電圧（ｖU ，ｖV ，ｖW ）を示し、（ロ）はブラシレスＤＣモータ４に付加された磁極センサ８からのそれぞれの磁極位置信号（Ｐ1 ，Ｐ2 ，Ｐ3 ）と前記誘起電圧との位相関係を示し、（ハ）は半導体スイッチ７ａ〜７ｄのオン・オフと前記磁極位置信号と誘起電圧との位相関係を示している。但し、説明の都合上、前記Ｐ1 〜Ｐ3 は通常の磁極位置検出位置に対して９０°位相を遅らせている。
【００２３】
図１に示した制御回路１１により、図２に示す時刻Ｔ1 〜Ｔ2 間は半導体スイッチ７ｃをオンさせることによりブラシレスＤＣモータ４の端子Ｕ→端子Ｖの方向に電流が流れ、時刻Ｔ2 〜Ｔ3 間は半導体スイッチ７ｄをオンさせることによりブラシレスＤＣモータ４の端子Ｕ→端子Ｗの方向に電流が流れ、時刻Ｔ3 〜Ｔ4 間は半導体スイッチ７ａ，７ｄをオンさせることによりブラシレスＤＣモータ４の端子Ｖ→端子Ｗの方向に電流が流れ、時刻Ｔ4 〜Ｔ5 間は半導体スイッチ７ａをオンさせることによりブラシレスＤＣモータ４の端子Ｖ→端子Ｕの方向に電流が流れ、時刻Ｔ5 〜Ｔ6 間は半導体スイッチ７ｂをオンさせることによりブラシレスＤＣモータ４の端子Ｗ→端子Ｕの方向に電流が流れ、時刻Ｔ6 〜Ｔ7 間は半導体スイッチ７ｂ，７ｃをオンさせることによりブラシレスＤＣモータ４の端子Ｗ→端子Ｖの方向に電流が流れ、時刻Ｔ7 〜Ｔ8 間は半導体スイッチ７ｃをオンさせることによりブラシレスＤＣモータ４の端子Ｕ→端子Ｖの方向に電流が流れ、時刻Ｔ8 〜Ｔ9 間は半導体スイッチ７ｄをオンさせることによりブラシレスＤＣモータ４の端子Ｕ→端子Ｗの方向に電流が流れる。
【００２４】
すなわち、図１に示した制御回路１１により、図２に示す時刻Ｔ1 〜Ｔ7 間に電流が端子Ｕ→端子Ｖ、端子Ｕ→端子Ｗ、端子Ｖ→端子Ｗ、端子Ｖ→端子Ｕ、端子Ｗ→端子Ｕ、端子Ｗ→端子Ｖと遷移し、時刻Ｔ7 以後も、この１２０°導通形のスイッチングパターンによる遷移を繰り返すことで、ブラシレスＤＣモータ４が回転し続けることができる。
【００２５】
図１に示した主回路構成で、ブラシレスＤＣモータ４の電流が上述の如く遷移したときのブラシレスＤＣモータ４の電流値の変化を、図３に示す波形図を参照しつつ、以下に説明する。
【００２６】
図３において、（イ）は半導体スイッチ７ａ〜７ｄのオン・オフを示し、（ロ）はブラシレスＤＣモータ４に流れる電流（ｉU ，ｉV ，ｉW ）と半導体スイッチ７ａ〜７ｄのオン・オフとの位相関係を示している。なお、図３に示した時刻Ｔ1 〜Ｔ9 は、図２に示した時刻Ｔ1 〜Ｔ9 と同一タイミングにしている。
【００２７】
図１に示した制御回路１１により、図３に示す時刻Ｔ1 〜Ｔ2 間はｉU →ｉV に流れ、時刻Ｔ2 〜Ｔ3 間はｉU →ｉW に流れ、時刻Ｔ3 〜Ｔ4 間はｉV →ｉW に流れ、時刻Ｔ4 〜Ｔ5 間はｉV →ｉU に流れ、時刻Ｔ5 〜Ｔ6 間はｉW →ｉU に流れ、時刻Ｔ6 〜Ｔ7 間はｉW →ｉV に流れ、時刻Ｔ7 〜Ｔ8 間はｉU →ｉV に流れ、時刻Ｔ8 〜Ｔ9 間はｉU →ｉW に流れる。
【００２８】
その際、図１に示す主回路構成において、制御回路１１により図３に示す如く半導体スイッチ７ａ〜７ｄをオン・オフさせると、時刻Ｔ3 〜Ｔ4 間または時刻Ｔ6 〜Ｔ7 間の電流ｉW ，ｉV の振幅は、時刻Ｔ1 〜Ｔ3 間，時刻Ｔ4 〜Ｔ6 間，時刻Ｔ7 〜Ｔ9 間の電流ｉU ，ｉV ，ｉW の振幅のほぼ２倍になる。
【００２９】
図４は、この発明のブラシレスＤＣモータの制御方法の第２の実施の形態を示す回路構成図であり、図１に示した第１の実施の形態回路と同一機能を有するものには同一符号を付してその説明を省略する。
【００３０】
すなわち図４に示した回路構成では、図１に示した第１の実施の形態回路における磁極センサ８が省略され、また、制御回路１１〜１５に代えて、図示の端子Ｕ，Ｖ，Ｗの電圧ＶA ，ＶB ，ＶC が入力され、後述の如く半導体スイッチ７ａ〜７ｄへの１２０°導通形スイッチングパターンを生成する制御回路２１〜２８のいずれかを備えている。
【００３１】
図４に示す如く、ブラシレスＤＣモータ４の端子Ｕと電解コンデンサ５，６の接続点とが接続され、ブラシレスＤＣモータ４の端子Ｖと半導体スイッチ７ａ，７ｃの接続点とが接続され、ブラシレスＤＣモータ４の端子Ｗと半導体スイッチ７ｂ，７ｄの接続点とが接続された場合のインバータ主回路７と制御回路２１の動作を、この発明の第２の実施の形態回路に対する第１の実施例として、図５に示す制御回路２１の部分詳細回路構成図と、図６に示す波形図とを参照しつつ、以下に記載する。
【００３２】
すなわち図５において、制御回路２１に備える磁極位置信号演算回路は一次遅れフィルタ２１ａ，２１ｂと、３個の抵抗からなる抵抗回路２１ｃと、コンパレータ２１ｄ〜２１ｆとから構成され、この磁極位置信号演算回路は図４に示すブラシレスＤＣモータ４の端子Ｕ，Ｖ，Ｗの電圧ＶA ，ＶB ，ＶC から図２（ロ）に示す磁極位置信号Ｐ1 ，Ｐ2 ，Ｐ3 と等価な信号Ｃ1 ，Ｃ2 ，Ｃ3 を生成する動作を行い、その結果、図４に示す第２の実施の形態回路では図１に示す第１の実施の形態回路における磁極位置センサ８を不要にすることができる。
【００３３】
図６において、（イ）は端子Ｖの電圧ＶB の波形を示し、（ロ）は端子Ｗの電圧ＶC の波形を示し、（ハ）は端子Ｕの電圧ＶA 、一次遅れフィルタ２１ａの出力の電圧ＶB ’、一次遅れフィルタ２１ｂの出力の電圧ＶC ’、抵抗回路２１ｃで得られる中性点の電圧ＶN ’それぞれの波形とその位相関係を示している。
【００３４】
ここで、一次遅れフィルタ２１ａ，２１ｂの時定数を十分大きく、且つ出力ゲインを持たせることにより、図６（イ）〜（ハ）に示す如く電圧ＶB の基本波成分に対して電圧ＶB ’は９０°遅れの位相で所定の振幅を持たせることができ、同様に、電圧ＶC の基本波成分に対して電圧ＶC ’は９０°遅れの位相で所定の振幅を持たせることができ、また、電圧ＶN ’は電圧ＶB ’に対して３０°遅れ、電圧ＶC ’に対して３０°進みの位相で所定の振幅を持たせることができる。
【００３５】
従って、コンパレータ２１ｄは図６（ハ）に示す電圧ＶA と電圧ＶN ’とから図６（ニ）の信号Ｃ1 を得ることができ、コンパレータ２１ｅは図６（ハ）に示す電圧ＶB ’と電圧ＶN ’とから図６（ニ）の信号Ｃ2 を得ることができ、コンパレータ２１ｆは図６（ハ）に示す電圧ＶC ’と電圧ＶN ’とから図６（ニ）の信号Ｃ3 を得ることができる。
【００３６】
また、制御回路２１では図６（ニ）に示す信号Ｃ1 ，Ｃ2 ，Ｃ3 から、例えば、論理積素子を利用した周知の技術により図６（ホ）に示す半導体スイッチ７ａ〜７ｄへの１２０°導通形のスイッチングパターンを生成することができる。
【００３７】
その結果、図４に示した制御回路２１により、図６に示す時刻Ｔ1 〜Ｔ2 間は半導体スイッチ７ｃをオンさせることによりブラシレスＤＣモータ４の端子Ｕ→端子Ｖの方向に電流が流れ、時刻Ｔ2 〜Ｔ3 間は半導体スイッチ７ｄをオンさせることによりブラシレスＤＣモータ４の端子Ｕ→端子Ｗの方向に電流が流れ、時刻Ｔ3 〜Ｔ4 間は半導体スイッチ７ａ，７ｄをオンさせることによりブラシレスＤＣモータ４の端子Ｖ→端子Ｗの方向に電流が流れ、時刻Ｔ4 〜Ｔ5 間は半導体スイッチ７ａをオンさせることによりブラシレスＤＣモータ４の端子Ｖ→端子Ｕの方向に電流が流れ、時刻Ｔ5 〜Ｔ6 間は半導体スイッチ７ｂをオンさせることによりブラシレスＤＣモータ４の端子Ｗ→端子Ｕの方向に電流が流れ、時刻Ｔ6 〜Ｔ7 間は半導体スイッチ７ｂ，７ｃをオンさせることによりブラシレスＤＣモータ４の端子Ｗ→端子Ｖの方向に電流が流れ、時刻Ｔ7 〜Ｔ8 間は半導体スイッチ７ｃをオンさせることによりブラシレスＤＣモータ４の端子Ｕ→端子Ｖの方向に電流が流れ、時刻Ｔ8 〜Ｔ9 間は半導体スイッチ７ｄをオンさせることによりブラシレスＤＣモータ４の端子Ｕ→端子Ｗの方向に電流が流れる。
【００３８】
すなわち、図４に示した制御回路２１により、図６に示す時刻Ｔ1 〜Ｔ7 間に電流が端子Ｕ→端子Ｖ、端子Ｕ→端子Ｗ、端子Ｖ→端子Ｗ、端子Ｖ→端子Ｕ、端子Ｗ→端子Ｕ、端子Ｗ→端子Ｖと遷移し、時刻Ｔ7 以後も、この１２０°導通形のスイッチングパターンによる遷移を繰り返すことで、ブラシレスＤＣモータ４が回転し続けることができる。
【００３９】
この発明の第２の実施の形態回路に対する第２の実施例として、図７に示す制御回路２２の部分詳細回路構成図と、図８に示す波形図とを参照しつつ、以下に記載する。なお図５に示した実施例回路と同一機能を有するものには同一符号を付している。
【００４０】
すなわち図７において、制御回路２２に備える磁極位置信号演算回路は一次遅れフィルタ２１ａ，２１ｂと、コンパレータ２２ａ，２２ｂと、位相シフト回路２２ｃまたは位相シフト回路２２ｄのいずれかとから構成され、この磁極位置信号演算回路は図４に示すブラシレスＤＣモータ４の端子Ｕ，Ｖ，Ｗの電圧ＶA ，ＶB ，ＶC から図２（ロ）に示す磁極位置信号Ｐ1 ，Ｐ2 ，Ｐ3 と等価な信号Ｃ1 ，Ｃ2 ，Ｃ3 を生成する動作を行い、その結果、図４に示す第２の実施の形態回路では図１に示す第１の実施の形態回路における磁極位置センサ８を不要にすることができる。
【００４１】
図８において、（イ）は端子Ｖの電圧ＶB の波形を示し、（ロ）は端子Ｗの電圧ＶC の波形を示し、（ハ）は端子Ｕの電圧ＶA 、一次遅れフィルタ２１ａの出力の電圧ＶB ’、一次遅れフィルタ２１ｂの出力の電圧ＶC ’それぞれの波形とその位相関係を示している。
【００４２】
従って、コンパレータ２２ａは図８（ハ）に示す電圧ＶB ’と電圧ＶA とから図８（ニ）の信号ＣB を得ることができ、コンパレータ２２ｂは図８（ハ）に示す電圧ＶC ’と電圧ＶA とから図８（ホ）の信号ＣC を得ることができる。
【００４３】
次に、図８（ニ）に示す信号ＣB と図８（ホ）に示す信号ＣC とから、図８（ヘ）に示し、図２（ロ）に示す磁極位置信号Ｐ1 ，Ｐ2 ，Ｐ3 と等価な信号Ｃ1 ，Ｃ2 ，Ｃ3 を生成する位相シフト回路２２ｃについて、図９に示す位相シフト回路２２ｃの詳細回路構成図に基づいて説明をする。
【００４４】
図８（ニ），（ホ），（ヘ）の位相関係から明らかなように、信号ＣB ，ＣC から信号Ｃ1 ，Ｃ2 ，Ｃ3 を生成するには、３０°の移相量と９０°の移相量とが必要である。
【００４５】
そこで図９に示した位相シフト回路２２ｃには、排他的論理和素子２２１と、クロック回路２２２と、カウンタ２２３と、信号反転素子２２４と、シフトレジスタ２２５と、乗算器２２６とを備え、排他的論理和素子２２１により３０°のパルスを得て、この３０°のパルスをカウンタ２２３によりクロック回路２２２のクロック数に変換し、３０°位相データ（＝３０°移相量）を得て、信号ＣB の信号反転素子２２４に極性反転値に対してシフトレジスタ２２５とクロック回路２２２とより信号Ｃ1 を得ることができる。なお、図９では図示していないが信号Ｃ2 ，Ｃ3 に対しても３０°位相データを乗算器２２６で３倍にした９０°位相データ（＝９０°移相量）から容易に生成することができる。
【００４６】
また、図１０に示す位相シフト回路２２ｄには、３６０°データ演算器２３１と、除算器２３２，２３３と、信号反転素子２３４と、クロック回路２３５と、シフトレジスタ２３６とを備え、ブラシレスＤＣモータ４の速度指令値から３６０°データ演算器２３１により３６０°位相データを演算し、この３６０°位相データを除算器２３２で１／４にすることにより９０°位相データ（＝９０°移相量）を得、除算器２３３で１／１２にすることにより３０°位相データ（＝３０°移相量）を得ることができる。この３０°位相データを得て、信号ＣB の信号反転素子２３４に極性反転値に対してシフトレジスタ２３６とクロック回路２３５とより信号Ｃ1 を得ることができる。なお、図１０では図示していないが信号Ｃ2 ，Ｃ3 に対しても９０°位相データから容易に生成することができる。
【００４７】
図１１は、この発明の第２の実施の形態回路に対する第３の実施例として、図７に示す制御回路２３の部分詳細回路構成図である。なお図５に示した実施例回路と同一機能を有するものには同一符号を付している。
【００４８】
すなわち図１１において、制御回路２３に備える磁極位置信号演算回路は一次遅れフィルタ２１ａ，２１ｂと、算術演算回路２３ａ〜２３ｃと、コンパレータ２３ｄ〜２３ｆとから構成され、この磁極位置信号演算回路は図４に示すブラシレスＤＣモータ４の端子Ｕ，Ｖ，Ｗの電圧ＶA ，ＶB ，ＶC から図２（ロ）に示す磁極位置信号Ｐ1 ，Ｐ2 ，Ｐ3 と等価な信号Ｃ1 ，Ｃ2 ，Ｃ3 を生成する動作を行い、その結果、図４に示す第２の実施の形態回路では図１に示す第１の実施の形態回路における磁極位置センサ８を不要にすることができる。
【００４９】
ここで、一次遅れフィルタ２１ａの出力電圧ＶB ’＝ｓｉｎθ、一次遅れフィルタ２１ｂの出力電圧ＶC ’＝ｓｉｎ（θ−６０°）とおくと、算術演算回路２３ａでは、式（１）の演算を行っている。
【００５０】
【数１】
−ＶB ’−ＶC ’＝（３）1/2 ×ｓｉｎ（θ−２１０°）    …（１）
また、算術演算回路２３ｂでは、式（２）の演算を行っている。
【００５１】
【数２】
−２ＶB ’＋ＶC ’＝（３）1/2 ×ｓｉｎ（θ−３３０°）  …（２）
また、算術演算回路２３ｃでは、式（３）の演算を行っている。
【００５２】
【数３】
−２ＶC ’＋ＶB ’＝（３）1/2 ×ｓｉｎ（θ−９０°）    …（３）
すなわち、上記式（１）〜式（３）には互いに１２０°の位相差関係にあることから、算術演算回路２３ａ〜２３ｃそれぞれの出力と、端子Ｕの電圧ＶA とをコンパレータ２３ｄ〜２３ｆそれぞれに入力することにより、コンパレータ２３ｄ〜２３ｆそれぞれの出力として信号Ｃ1 ，Ｃ2 ，Ｃ3 を得ることができる。
【００５３】
図１２は、この発明の第２の実施の形態回路に対する第４の実施例として、図７に示す制御回路２４の部分詳細回路構成図である。なお図５に示した実施例回路と同一機能を有するものには同一符号を付している。
【００５４】
すなわち図１２において、制御回路２４に備える磁極位置信号演算回路は一次遅れフィルタ２１ａ，２１ｂと、算術演算回路２４ａと、反転増幅器２４ｂと、コンパレータ２３ｃ〜２３ｅと、９０°位相シフト回路２４ｆ〜２４ｈとから構成され、この磁極位置信号演算回路は図４に示すブラシレスＤＣモータ４の端子Ｕ，Ｖ，Ｗの電圧ＶA ，ＶB ，ＶC から図２（ロ）に示す磁極位置信号Ｐ1 ，Ｐ2 ，Ｐ3 と等価な信号Ｃ1 ，Ｃ2 ，Ｃ3 を生成する動作を行い、その結果、図４に示す第２の実施の形態回路では図１に示す第１の実施の形態回路における磁極位置センサ８を不要にすることができる。
【００５５】
ここで、一次遅れフィルタ２１ａの出力電圧ＶB ’＝ｓｉｎθ、一次遅れフィルタ２１ｂの出力電圧ＶC ’＝ｓｉｎ（θ−６０°）とおくと、算術演算回路２４ａでは、式（４）の演算を行っている。
【００５６】
【数４】
−ＶB ’−ＶC ’＝（３）1/2 ×ｓｉｎ（θ−２１０°）    …（４）
また、反転増幅器２４ｂでは式（５）の演算を行っている。
【００５７】
【数５】
−ＶC ’＝ｓｉｎ（θ−２４０°）                        …（５）
すなわち、上記式（４）と式（５）とＶB ’とには互いに１２０°の位相差関係にあることから、これらの電圧と、端子Ｕの電圧ＶA とをコンパレータ２４ｃ〜２３ｅそれぞれに入力することにより、コンパレータ２３ｃ〜２３ｅそれぞれの出力として信号ＣA ’，ＣB ’，ＣC ’を得ることができる。
【００５８】
しかしながら信号ＣA ’，ＣB ’，ＣC ’と信号Ｃ1 ，Ｃ2 ，Ｃ3 とには互いに９０°の位相関係にあることから、例えば、図１０に示す位相シフト回路２２ｄと同様の回路構成を有する９０°位相シフト回路２４ｆ〜２４ｈを介することにより、信号ＣA ’，ＣB ’，ＣC ’から信号Ｃ1 ，Ｃ2 ，Ｃ3 を生成することができる。
【００５９】
図１３は、この発明の第１の実施の形態回路に対する第２の実施例（制御回路１２に対応）、または第２の実施の形態回路に対する第５の実施例（制御回路２５に対応）を示し、ここでは、第１の実施の形態回路に対する第２の実施例に付いて説明する。
【００６０】
すなわち、図３に示した時刻Ｔ3 〜Ｔ4 間または時刻Ｔ6 〜Ｔ7 間の電流ｉW ，ｉV の振幅を、前記他の期間の振幅とほぼ等しくできる図１に示す制御回路１２の部分詳細回路構成図である。
【００６１】
図１３において、制御回路１２に備える電流抑制回路には排他的論理和素子１２ａと、論理積素子１２ｂ〜１２ｅと、論理和素子１２ｆ，１２ｇと、発振器１２ｈとを備えている。
【００６２】
なお図１３に示す回路構成は、図３に示した時刻Ｔ3 〜Ｔ4 間の電流ｉW ，ｉV の振幅を、前記他の期間の振幅とほぼ等しくするためのものであり、時刻Ｔ6 〜Ｔ7 間のためには、図１３と同様構成の回路が別に必要である。
【００６３】
図１３に示した電流抑制回路の動作を、図１４に示す波形図を参照しつつ、以下に説明する。
図１３，図１４に示した信号Ｘａは図２，図３に示した半導体スイッチ７ａと同じタイミイングでオン・オフし、同様に、信号Ｘｄは図２，図３に示した半導体スイッチ７ｄと同じタイミイングでオン・オフする信号であり、このＸａ，Ｘｄが入力される論理積素子１２ｂの出力はＸａ，Ｘｄが共に論理Ｈレベルのとき、すなわち図１４に示す時刻Ｔ3 〜Ｔ4 間は論理Ｈレベルとなり、また、このＸａ，Ｘｄが入力される排他的論理和素子１２ａの出力は、ＸａとＸｄとが互いに異なった論理レベルのときに間論理Ｈレベル、すなわち図１４に示す時刻Ｔ3 〜Ｔ4 間は論理Ｌレベルとなる。
【００６４】
すなわち、図１４に示す時刻Ｔ3 以前と時刻Ｔ4 以後の区間では、図１４（イ）に示す信号Ｘａ，Ｘｄに対して、論理積素子１２ｃ，１２ｄと論理和素子１２ｆ，１２ｇとを介した電流抑制回路の出力（図１４（ロ）参照）は、このＸａ，Ｘｄと同じタイミングで図１に示した半導体スイッチ７ａ，７ｄをオン・オフさせる。
【００６５】
一方、図１４に示す時刻Ｔ3 〜Ｔ4 間では、発振器１２ｈと論理積素子１２ｄと論理和素子１２ｆ，１２ｇとを介した電流抑制回路の出力は、図１４（ロ）に示す示す如く図１に示した半導体スイッチ７ａ，７ｄをチョッピングさせる。このチョッピング動作のデューティは、発振器１２ｈの出力の論理Ｈレベルと論理Ｌレベルとのデューティに基づく。
【００６６】
従って、発振器１２ｈの繰り返し周波数とそのデューティを最適に選定することにより、図１４（ハ）に示す如く、ブラシレスＤＣモータ４の時刻Ｔ3 〜Ｔ4 間の電流（ｉV ，ｉW ）は、時刻Ｔ3 以前の電流ｉW 、若しくは時刻Ｔ4 以後の電流ｉV とその平均値をほぼ等しくすることができる。
【００６７】
なお、図１３に示した電流抑制回路において、前述の半導体スイッチ７ａ，７ｄのチョッピング動作中で、且つ、半導体スイッチ７ａ，７ｄをオフさせているときに、半導体スイッチ７ｂ，７ｃをオンさせ、発振器１２ｈの出力の論理Ｈレベルと論理Ｌレベルとのデューティをほぼ３：１とすれば、ブラシレスＤＣモータ４の時刻Ｔ3 〜Ｔ4 間の電流（ｉV ，ｉW ）は、時刻Ｔ3 以前の電流ｉW 、若しくは時刻Ｔ4 以後の電流ｉV とその平均値をより等しくすることができる。
【００６８】
図１５は、この発明の第１の実施の形態回路に対する第３の実施例（制御回路１３に対応）、または第２の実施の形態回路に対する第６の実施例（制御回路２６に対応）を示し、ここでは、第１の実施の形態回路に対する第３の実施例に付いて説明する。
【００６９】
すなわち、図３に示した時刻Ｔ3 〜Ｔ4 間または時刻Ｔ6 〜Ｔ7 間の電流ｉW ，ｉV の振幅を、前記他の期間の振幅とほぼ等しくできる図１に示す制御回路１３の部分詳細回路構成図である。
【００７０】
図１５において、制御回路１３に備える電流調整回路には、図１３に示した参照符号１２ａ〜１２ｇと同一機能の排他的論理和素子１３ａ，論理積素子１３ｂ〜１３ｅ，論理和素子１３ｆ，１３ｇの他に、図１３に示した発振器１２ｈに代えて電流監視回路１３ｈを備えている。
【００７１】
なお図１５に示す回路構成は、図３に示した時刻Ｔ3 〜Ｔ4 間の電流ｉW ，ｉV の振幅を、前記他の期間の振幅とほぼ等しくするためのものであり、時刻Ｔ6 〜Ｔ7 間のためには、図１５と同様構成の回路が別に必要である。
【００７２】
図１６は、図１５に示した電流監視回路１３ｈの詳細回路構成図であり、この電流監視回路の動作を、図１７に示す波形図を参照しつつ、以下に説明する。
図１７に示した信号Ｘａは図２，図３に示した半導体スイッチ７ａと同じタイミイングでオン・オフし、同様に、信号Ｘｄは図２，図３に示した半導体スイッチ７ｄと同じタイミイングでオン・オフする信号であり、このＸｄが入力される遅延回路１３２は該Ｘｄの立ち上がり（図１７の時刻Ｔ2 ）によりトリガーされて所定の時間τ（図１７（ハ）参照）を経過すると、保持回路１３１に入力されるブラシレスＤＣモータ４の電流ｉW （図１７（ニ）参照）の値を保持回路１３１が保持し、この保持した値と前記電流ｉW とによりヒステリシスコンパレータ１３３の出力が図１７（ハ）に示す如く論理Ｈレベルと論理Ｌレベルとを繰り返し、その結果、図１７に示す時刻Ｔ3 〜Ｔ4 間は、図１６に示す論理和素子１３ｆ，１３ｇの出力で動作する図１に示した半導体スイッチ７ａ，７ｄはチョッピング動作をし、従って、ブラシレスＤＣモータ４の時刻Ｔ3 〜Ｔ4 間の電流ｉW は、時刻Ｔ3 以前の電流ｉW とその平均値をほぼ等しくすることができる。
【００７３】
なお、図１５に示した電流調整回路において、前述の半導体スイッチ７ａ，７ｄのチョッピング動作中で、且つ、半導体スイッチ７ａ，７ｄをオフさせているときに、半導体スイッチ７ｂ，７ｃをオンさせるか否かをブラシレスＤＣモータ４の電流ｉW の時刻Ｔ3 以前の値に基づいて行い、この電流ｉW が判定値より大きいときにはオンさせないことで、このスイッチングに伴うノイズを抑制することができる。
【００７４】
図１８は、この発明の第１の実施の形態回路に対する第４の実施例（制御回路１４に対応）、または第２の実施の形態回路に対する第７の実施例（制御回路２７に対応）を示し、ここでは、第１の実施の形態回路に対する第４の実施例に付いて説明する。
【００７５】
すなわち、図３に示した時刻Ｔ3 〜Ｔ4 間または時刻Ｔ6 〜Ｔ7 間の電流ｉW ，ｉV の振幅を、前記他の期間の振幅とほぼ等しくできる図１に示す制御回路１４の部分詳細回路構成図である。
【００７６】
図１８において、制御回路１４に備える電流抑制回路には、図１３に示した参照符号１２ａ〜１２ｇと同一機能の排他的論理和素子１４ａ，論理積素子１４ｂ〜１４ｅ，論理和素子１４ｆ〜１４ｇ，発振器１４ｈの他に、論理積素子１４ｊと、発振器１４ｋとを備えている。
【００７７】
なお図１８に示す回路構成は、図３に示した時刻Ｔ3 〜Ｔ4 間の電流ｉW ，ｉV の振幅を、前記他の期間の振幅とほぼ等しくするためのものであり、時刻Ｔ6 〜Ｔ7 間のためには、図１８と同様構成の回路が別に必要である。
【００７８】
図１８に示した電流抑制回路の動作を、図１９に示す波形図を参照しつつ、以下に説明する。
図１８，図１９に示した信号Ｘａは図２，図３に示した半導体スイッチ７ａと同じタイミイングでオン・オフし、同様に、信号Ｘｄは図２，図３に示した半導体スイッチ７ｄと同じタイミイングでオン・オフする信号であり、このＸａ，Ｘｄが入力される論理積素子１４ｂの出力はＸａ，Ｘｄが共に論理Ｈレベルのとき、すなわち図１９に示す時刻Ｔ3 〜Ｔ4 間は論理Ｈレベルとなり、また、このＸａ，Ｘｄが入力される排他的論理和素子１４ａの出力は、ＸａとＸｄとが互いに異なった論理レベルのときに間論理Ｈレベル、すなわち図１９に示す時刻Ｔ3 〜Ｔ4 間は論理Ｌレベルとなる。
【００７９】
すなわち、図１９に示す時刻Ｔ3 以前と時刻Ｔ4 以後の区間では、図１９（イ）に示す信号Ｘａ，Ｘｄに対して、論理積素子１４ｃ，１４ｄと論理和素子１４ｆ，１５ｇとを介した電流抑制回路の出力（図１９（ロ）参照）は、このＸａ，Ｘｄと同じタイミングで図１に示した半導体スイッチ７ａ，７ｄをオン・オフさせる。
【００８０】
一方、図１９に示す時刻Ｔ3 〜Ｔ4 間では、発振器１４ｈと論理積素子１４ｄと発振器１４ｋと論理積素子１４ｊと論理和素子１４ｆ，１４ｇとを介した電流抑制回路の出力は、図１９（ロ）に示す示す如く図１に示した半導体スイッチ７ａ，７ｄそれぞれをチョッピングさせる。このチョッピング動作のデューティは、半導体スイッチ７ａに対しては発振器１４ｈの出力の論理Ｈレベルと論理Ｌレベルとのデューティに基づき、半導体スイッチ７ｄに対しては発振器１４ｋの出力の論理Ｈレベルと論理Ｌレベルとのデューティに基づく。
【００８１】
このとき発振器１４ｈ，発振器１４ｋにおいて、図２０（イ）の波形図に示す如く、それぞれのデューティをほぼ３対１にしつつ、１／４周期の位相差を持たせて動作させることにより、図１９（ハ）および図２０（ロ）の実線に示す如く、ブラシレスＤＣモータ４の時刻Ｔ3 〜Ｔ4 間の電流（ｉV ，ｉW ）は、時刻Ｔ3 以前の電流ｉW 、若しくは時刻Ｔ4 以後の電流ｉV とその平均値をほぼ等しくすることができ、その脈動値も図１３に示した実施例回路（図１４（ハ）および図２０（ロ）の破線参照）に比してより少なくできる。
【００８２】
図２１は、この発明の第１の実施の形態回路に対する第５の実施例（制御回路１５に対応）、または第２の実施の形態回路に対する第８の実施例（制御回路２８に対応）を示し、ここでは、第１の実施の形態回路に対する第５の実施例に付いて説明する。
【００８３】
すなわち、図３に示した時刻Ｔ3 〜Ｔ4 間または時刻Ｔ6 〜Ｔ7 間の電流ｉW ，ｉV の振幅を、前記他の期間の振幅とほぼ等しくできる図１に示す制御回路１５の部分詳細回路構成図である。
【００８４】
図２１において、制御回路１５に備える電流抑制回路には、図１３に示した参照符号１２ａ〜１２ｇと同一機能の排他的論理和素子１５ａ，論理積素子１５ｂ〜１５ｅ，論理和素子１５ｆ，１５ｇの他に、図１３に示した発振器１３ｈに代えて、発振器１５ｈを備えている。
【００８５】
なお図２１に示す回路構成は、図３に示した時刻Ｔ3 〜Ｔ4 間の電流ｉW ，ｉV の振幅を、前記他の期間の振幅とほぼ等しくするためのものであり、時刻Ｔ6 〜Ｔ7 間のためには、図２１と同様構成の回路が別に必要である。
【００８６】
図２２は、図２１に示した発振器１５ｈの詳細回路構成図であり、この発振器と電流抑制回路の動作を、図２３に示す波形図を参照しつつ、以下に説明する。
図２１に示した信号Ｘａは図２，図３に示した半導体スイッチ７ａと同じタイミイングでオン・オフし、同様に、信号Ｘｄは図２，図３に示した半導体スイッチ７ｄと同じタイミイングでオン・オフする信号であり、このＸａ，Ｘｄが入力される論理積素子１５ｂの出力はＸａ，Ｘｄが共に論理Ｈレベルのとき、すなわち図３に示す時刻Ｔ3 〜Ｔ4 間は論理Ｈレベルとなり、また、このＸａ，Ｘｄが入力される排他的論理和素子１５ａの出力は、ＸａとＸｄとが互いに異なった論理レベルのときに間論理Ｈレベル、すなわち図３に示す時刻Ｔ3 〜Ｔ4 間は論理Ｌレベルとなる。
【００８７】
前記時刻Ｔ3 〜Ｔ4 間における発振器１５ｈと論理積素子１５ｄと論理和素子１４ｆ，１４ｇとを介した電流抑制回路の出力は、図２３（ハ）に示す示す如く図１に示した半導体スイッチ７ａをチョッピングさせる。このチョッピング動作のデューティは、発振器１５ｈの出力の論理Ｈレベルと論理Ｌレベルとのデューティに基づく。
【００８８】
ここで、発振器１５ｈには、図２２に示す如く、電圧−周波数変換器１５１と、鋸波発生器１５２と、立上がり検出器１５３と、演算器１５４と、鋸波発生器１５５と、比較回路１５６とを備えている。
【００８９】
電圧−周波数変換器１５１ではブラシレスＤＣモータ４の速度指令値Ｎ* に対応する周波数Ｆ* に変換し、この周波数Ｆ* の６倍（ブラシレスＤＣモータ４の電気角で６０°に相当）で図示の如く右下がりの鋸歯状波電圧を鋸波発生器１５２で発生させる。
【００９０】
このとき、前記鋸歯状波電圧の起動タイミングを論理積素子１５ｂの出力に接続された立上がり検出器１５３により行うようにしている。すなわち、前記時刻Ｔ3 ，Ｔ6 ，・・・に同期させている。
【００９１】
演算器１５４では、前記鋸歯状波電圧Ｖi に基づいて、〔Ｖi ／２＋０．５〕の演算を行い、この演算結果を、図２３（イ）に示す如く、ＶS1として出力し、鋸波発生器１５５では前記周波数６Ｆ* より十分高い周波数ｆC で図示の如く右上がりの鋸歯状波電圧ＶC を発生させている。
【００９２】
また、その電圧振幅を等しくた前記ＶS1とＶC との比較演算を比較回路１５６で行い、図２３（ロ）に示す如く、前記時刻Ｔ3 〜Ｔ4 間では、発振器１５ｈの出力の論理Ｈレベルと論理Ｌレベルとのデューティの区間平均値をほぼ３：１にしつつ、論理Ｈレベルの期間を徐々に短くしている。
【００９３】
その結果、ブラシレスＤＣモータ４の誘起電圧（図２（イ）参照）の変化を考慮した形で、図２３（ニ）の太実線に示す如く時刻Ｔ3 〜Ｔ4 間に電流（ｉV ）が流れ、図２３（ニ）の細実線で示す図１３に示した実施例回路の電流（ｉV ）に比して（特に期間の後半部）、急激な変化を抑制することができる。
【００９４】
【発明の効果】
この発明によれば、インバータを構成するパワー半導体素子数をより少なくでき、ＩＰＭの小型化，低価格化が図れる。また、第８〜第１３の発明の制御方法を用いることによりブラシレスＤＣモータのトルク脈動を少なくすることができ、さらに第１２の発明によれば、前記ＩＰＭから発生するスイッチングノイズを抑制することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態を示す回路構成図
【図２】この発明の第１の実施の形態回路に対する第１の実施例を説明する波形図
【図３】この発明の第１の実施の形態回路に対する第１の実施例を説明する波形図
【図４】この発明の第２の実施の形態を示す回路構成図
【図５】この発明の第２の実施の形態回路に対する第１の実施例を示す回路構成図
【図６】この発明の第２の実施の形態回路に対する第１の実施例を説明する波形図
【図７】この発明の第２の実施の形態回路に対する第２の実施例を示す回路構成図
【図８】この発明の第２の実施の形態回路に対する第２の実施例を説明する波形図
【図９】図７の部分詳細回路構成図
【図１０】図７の部分詳細回路構成図
【図１１】この発明の第２の実施の形態回路に対する第３の実施例を示す回路構成図
【図１２】この発明の第２の実施の形態回路に対する第４の実施例を示す回路構成図
【図１３】この発明の第１の実施の形態回路に対する第２の実施例または第２の実施の形態回路に対する第５の実施例を示す回路構成図
【図１４】図１３の動作を説明する波形図
【図１５】この発明の第１の実施の形態回路に対する第３の実施例または第２の実施の形態回路に対する第６の実施例を示す回路構成図
【図１６】図１５の部分詳細回路構成図
【図１７】図１５，図１６の動作を説明する波形図
【図１８】この発明の第１の実施の形態回路に対する第４の実施例または第２の実施の形態回路に対する第７の実施例を示す回路構成図
【図１９】図１８の動作を説明する波形図
【図２０】図１８の動作を説明する波形図
【図２１】この発明の第１の実施の形態回路に対する第５の実施例または第２の実施の形態回路に対する第８の実施例を示す回路構成図
【図２２】図２１の部分詳細回路構成図
【図２３】図２１，図２２の動作を説明する波形図
【図２４】従来例を示す回路構成図
【符号の説明】
１…直流電源、２…電解コンデンサ、３…インバータ主回路、３ａ〜３ｆ…半導体スイッチ、４…ブラシレスＤＣモータ、５，６…電解コンデンサ、７…インバータ主回路、７ａ〜７ｄ…半導体スイッチ、８…磁極センサ、１１〜１５…制御回路、１２ａ…排他的論理和素子、１２ｂ〜１２ｅ…論理積素子、１２ｆ，１２ｇ…論理和素子、１２ｈ…発振器、１３ａ…排他的論理和素子、１３ｂ〜１３ｅ…論理積素子、１３ｆ，１３ｇ…論理和素子、１３ｈ…電流監視回路、１３１…保持回路、１３２…遅延回路、１３３…ヒステリシスコンパレータ、１４ａ…排他的論理和素子、１４ｂ〜１４ｅ…論理積素子、１４ｆ，１４ｇ…論理和素子、１４ｈ…発振器、１４ｊ…論理積素子、１４ｋ…発振器、１５ａ…排他的論理和素子、１５ｂ〜１５ｅ…論理積素子、１５ｆ，１５ｇ…論理和素子、１５ｈ…発振器、１５１…電圧−周波数変換器、１５２，１５５…鋸波発生器、１５３…立上がり検出器、１５４…演算器、１５６…比較回路、２１〜２８…制御回路、２１ａ，２１ｂ…一次遅れフィルタ、２１ｃ…抵抗回路、２２ｄ〜２１ｆ…コンパレータ、２２ａ，２２ｂ…コンパレータ、２２ｃ，２２ｄ…位相シフト回路、２２１…排他的論理和素子、２２２…クロック回路、２２３…カウンタ、２２４…信号反転素子、２２５…シフトレジスタ、２２６…乗算器、２３１…３６０°データ演算器、２３２，２３３…除算器、２３４…信号反転素子、２３５…クロック回路、２３６…シフトレジスタ、２３ａ〜２３ｃ…算術演算器、２３ｄ〜２３ｆ…コンパレータ、２４ａ…算術演算器、２４ｂ…反転増幅器、２４ｃ〜２４ｅ…コンパレータ、２４ｆ〜２４ｈ…９０°位相シフト回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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