(57)【特許請求の範囲】
【請求項１】
電位がフローティングにされた浮遊ゲートを有しデータが書込まれる第１トランジスタと、前記浮遊ゲートと共通接続された浮遊ゲートを有し前記第１トランジスタに書込まれた前記データを読み出すための第２トランジスタと、前記浮遊ゲートに結合され前記第２トランジスタの前記データの読出し動作を制御するコントロールゲート部とを備えた半導体集積回路装置における前記浮遊ゲートに書込まれた前記データのベリファイを行う方法であって、
（ａ）  前記コントロールゲート部に第１電位が印加されたときに前記第２トランジスタを介して出力される第１データと、前記コントロールゲート部に第２電位が印加されたときに前記第２トランジスタを介して出力される第２データとを比較するステップと、
（ｂ）  前記比較した結果に基づいて、前記データのベリファイを行うステップとを備え、
前記第１電位と前記第２電位は、異なる電位である
半導体集積回路装置のベリファイ方法。
【請求項２】
請求項１記載の半導体集積回路装置のベリファイ方法において、
前記第１電位は、前記データの読み出し時に前記半導体集積回路装置に外部から供給される電位であり、
前記第２電位は、前記第１電位を前記半導体集積回路装置の内部で昇圧させてなる電位である
半導体集積回路装置のベリファイ方法。
【請求項３】
請求項１または２に記載の半導体集積回路装置のベリファイ方法において、
前記（ａ）では、第１ラッチ回路にてラッチされた前記第１データと、第２ラッチ回路にてラッチされた前記第２データとを比較する
半導体集積回路装置のベリファイ方法。
【請求項４】
請求項１から３のいずれか１項に記載の半導体集積回路装置のベリファイ方法において、
前記（ａ）では、前記コントロールゲート部に、トリミングされた前記第２電位が印加される
半導体集積回路装置のベリファイ方法。
【請求項５】
請求項１、３および４のいずれか１項に記載の半導体集積回路装置のベリファイ方法において、
前記（ａ）では、前記第２電位は、前記データの読み出し時に前記半導体集積回路装置に外部から供給される電位以上、前記データのプログラム時に前記半導体集積回路装置に外部から供給される電位を昇圧した昇圧電圧以下の範囲である
半導体集積回路装置のベリファイ方法。
【請求項６】
電位がフローティングにされた浮遊ゲートを有しデータが書込まれる第１トランジスタと、
前記浮遊ゲートと共通接続された浮遊ゲートを有し前記第１トランジスタに書込まれた前記データを読み出すための第２トランジスタと、
前記浮遊ゲートに結合され前記第２トランジスタの前記データの読出し動作を制御するコントロールゲート部とを備えた半導体集積回路装置であって、
前記浮遊ゲートに書込まれた前記データのベリファイ動作は、前記コントロールゲート部に第１電位が印加されたときに前記第２トランジスタを介して出力される第１データと、前記コントロールゲート部に第２電位が印加されたときに前記第２トランジスタを介して出力される第２データとを比較した結果に基づいて行われ、
前記第１電位は、前記半導体集積回路装置に外部から供給された電位であり、
前記第２電位は、前記半導体集積回路装置の内部で発生させた電位である
半導体集積回路装置。
【請求項７】
請求項６記載の半導体集積回路装置において、
更に、
前記第２データをラッチする第２ラッチ回路
を備えた半導体集積回路装置。
【請求項８】
請求項６または７に記載の半導体集積回路装置において、
前記コントロールゲート部には、トリミングされた前記第２電位が印加される
半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、組立て後の非破壊ヒューズモジュールの充分な信頼性評価が可能な半導体集積回路装置のベリファイ方法および半導体集積回路装置に関する。
【０００２】
【従来の技術】
従来、ＲＡＭ（ランダム・アクセス・メモリ）などの半導体メモリあるいはメモリ回路を内蔵した半導体集積回路においては、メモリアレイに含まれる不良ビット（欠陥メモリセル）を救済して歩留りを向上させるため、予備のメモリ列やメモリ行および欠陥アドレスを記憶するアドレス設定回路などからなる冗長回路が設けられている。
【０００３】
かかる冗長回路における欠陥アドレスの設定は、レーザなどにより物理的に破壊することによりプログラム可能なヒューズを用いて行う方法が一般的である。上記のようなレーザによりヒューズを切断して欠陥アドレス情報を記憶して入力アドレスと比較して予備メモリ行または予備メモリ列と置き換える救済方式にあっては、メモリチップをパッケージに封入する前にヒューズを切断しなければならない。そのため、パッケージ封入後に発生した不良を救済することができず、充分な歩留りの向上を達成することができないという不具合があった。
【０００４】
そこで、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）のチップ内に、ＥＥＰＲＯＭ（エレクトリカリ・イレーサブル・プログラマブル・リード・オンリ・メモリ）や、ＥＰＲＯＭ（エレクトリカリ・プログラマブル・リード・オンリ・メモリ）のような不揮発性メモリを設けて、非破壊ヒューズとして欠陥アドレス情報を記憶するようにした技術が提案されている。
【０００５】
かかる救済方式に従うと、チップをパッケージに封入した後であっても、不揮発性メモリに欠陥アドレス情報を書込むことができるため、パッケージ封入後に発生した不良を救済することができ、歩留りを向上させることができる。
【０００６】
上記のように、組立後（パッケージに封入後）における不良ビットの救済を目的としたヒューズを搭載し、歩留りを向上させる技術がある。図７に従来から実用化されている各種のヒューズ方式を示す。
【０００７】
ＤＲＡＭの場合、混載メモリ等のカスタム品に比べて製品仕様の制約（パッケージピン配置等）が厳しく、新たな外部端子の増設は困難である。
そこで、組立て後救済が可能で、チップ内部で昇圧可能な電圧が利用可能なヒューズとして、不揮発性メモリ（ＥＰＲＯＭ）が採用されている場合がある。
【０００８】
図７に示すように、不揮発性メモリは、従来の破壊ヒューズと比べて信頼性に問題があったが、ゲート酸化膜厚が厚い（１３ｎｍ以上、０．８μｍプロセス）プロセスでは、信頼性の問題は無視できる程度であった。
【０００９】
【発明が解決しようとする課題】
しかしながら、ＥＰＲＯＭが用いられている場合、高集積化、低電圧化に伴う、ゲート酸化膜厚の薄膜化（例えば８ｎｍ以下）により、蓄積電荷保持特性の劣化が予想され、信頼性確保が問題となった。
【００１０】
組立て後の非破壊ヒューズモジュールの充分な信頼性評価が可能な半導体集積回路装置のベリファイ方法および半導体集積回路装置が望まれている。
回路面積を大きくすることなく、組立て後の非破壊ヒューズモジュールの充分な信頼性評価が可能な半導体集積回路装置のベリファイ方法および半導体集積回路装置が望まれている。
短い評価時間で組立て後の非破壊ヒューズモジュールの充分な信頼性評価が可能な半導体集積回路装置のベリファイ方法および半導体集積回路装置が望まれている。
特に後述する、標準的なＣＭＯＳ製造プロセスをそのまま使用して製造できるＥＰＲＯＭ（ＣＭＯＳ  Ｐｒｏｃｅｓｓ  Ｃｏｍｐａｔｉｂｌｅ  ｉｅ−Ｆｌａｓｈ（ｉｎｖｅｒｓｅ  ｇａｔｅ  ｅｌｅｃｔｒｏｄｅ  Ｆｌａｓｈ））を救済回路として用いたＤＲＡＭにおいて、組立て後のＥＰＲＯＭの充分な信頼性評価が可能な半導体集積回路装置のベリファイ方法および半導体集積回路装置が望まれている。
【００１１】
本発明の目的は、組立て後の非破壊ヒューズモジュールの充分な信頼性評価が可能な半導体集積回路装置のベリファイ方法および半導体集積回路装置を提供することである。
本発明の他の目的は、回路面積を大きくすることなく、組立て後の非破壊ヒューズモジュールの充分な信頼性評価が可能な半導体集積回路装置のベリファイ方法および半導体集積回路装置を提供することである。
本発明の更に他の目的は、短い評価時間で組立て後の非破壊ヒューズモジュールの充分な信頼性評価が可能な半導体集積回路装置のベリファイ方法および半導体集積回路装置を提供することである。
本発明の更に他の目的は、特に後述する、標準的なＣＭＯＳ製造プロセスをそのまま使用して製造できるＥＰＲＯＭ（ＣＭＯＳ  Ｐｒｏｃｅｓｓ  Ｃｏｍｐａｔｉｂｌｅ  ｉｅ−Ｆｌａｓｈ（ｉｎｖｅｒｓｅ  ｇａｔｅ  ｅｌｅｃｔｒｏｄｅ  Ｆｌａｓｈ））を救済回路として用いたＤＲＡＭにおいて、組立て後のＥＰＲＯＭの充分な信頼性評価が可能な半導体集積回路装置のベリファイ方法および半導体集積回路装置を提供することである。
【００１２】
【課題を解決するための手段】
以下に、［発明の実施の形態］で使用する番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
本発明の半導体集積回路装置のベリファイ方法は、電位がフローティングにされた浮遊ゲート（Ｆｇ０）を有しデータが書込まれる第１トランジスタ（Ｍｅｐ０）と、前記浮遊ゲート（Ｆｇ０）と共通接続された浮遊ゲート（Ｆｇ０）を有し前記第１トランジスタ（Ｍｅｐ０）に書込まれた前記データを読み出すための第２トランジスタ（Ｍｅｒ０）と、前記浮遊ゲート（Ｆｇ０）に結合され前記第２トランジスタ（Ｍｅｒ０）の前記データの読出し動作を制御するコントロールゲート部（Ｍｇ０、２４３）とを備えた半導体集積回路装置における前記浮遊ゲート（Ｆｇ０）に書込まれた前記データのベリファイを行う方法であって、（ａ）  前記コントロールゲート部（Ｍｇ０）に第１電位（ＶＣＬ；通常電源電圧）が印加されたときに前記第２トランジスタ（Ｍｅｒ０）を介して出力される第１データと、前記コントロールゲート部（Ｍｇ０）に第２電位（ＶＰＰ；通常電源昇圧電圧）が印加されたときに前記第２トランジスタ（Ｍｅｒ０）を介して出力される第２データとを比較するステップと、（ｂ）  前記比較した結果に基づいて、前記データのベリファイを行うステップとを備え、前記第１電位（ＶＣＬ；通常電源電圧）と前記第２電位（ＶＰＰ；通常電源昇圧電圧）は、異なる電位である。
【００１４】
本発明の半導体集積回路装置のベリファイ方法において、前記第１電位（ＶＣＬ；通常電源電圧）は、前記データの読み出し時に前記半導体集積回路装置に外部から供給される電位であり、前記第２電位（ＶＰＰ；通常電源昇圧電圧）は、前記第１電位（ＶＣＬ；通常電源電圧）を前記半導体集積回路装置の内部で昇圧させてなる電位である。
【００１５】
本発明の半導体集積回路装置のベリファイ方法において、前記（ａ）では、第１ラッチ回路（２４０）にてラッチされた前記第１データと、第２ラッチ回路（２９０）にてラッチされた前記第２データとを比較する。
【００１６】
本発明の半導体集積回路装置のベリファイ方法において、前記（ａ）では、前記コントロールゲート部（Ｍｇ０）に、トリミングされた前記第２電位（ＶＰＰ）が印加される。
【００１７】
本発明の半導体集積回路装置のベリファイ方法において、前記（ａ）では、前記第２電位（ＶＰＰ；通常昇圧電源電圧）は、前記データの読み出し時に前記半導体集積回路装置に外部から供給される電位（ＶＣＬ；通常電源電圧）以上、前記データのプログラム時に前記半導体集積回路装置に外部から供給される電位（ＶＣＬＨ；高電源電圧）を昇圧した昇圧電圧（ＶＰＰＨ；高電源昇圧電圧）以下の範囲である。
【００１８】
本発明の半導体集積回路装置は、電位がフローティングにされた浮遊ゲート（Ｆｇ０）を有しデータが書込まれる第１トランジスタ（Ｍｅｐ０）と、前記浮遊ゲート（Ｆｇ０）と共通接続された浮遊ゲート（Ｆｇ０）を有し前記第１トランジスタ（Ｍｅｐ０）に書込まれた前記データを読み出すための第２トランジスタ（Ｍｅｒ０）と、前記浮遊ゲート（Ｆｇ０）に結合され前記第２トランジスタ（Ｍｅｒ０）の前記データの読出し動作を制御するコントロールゲート部（Ｍｇ０、２４３）とを備えた半導体集積回路装置であって、前記浮遊ゲート（Ｆｇ０）に書込まれた前記データのベリファイ動作は、前記コントロールゲート部（Ｍｇ０）に第１電位（ＶＣＬ；通常電源電圧）が印加されたときに前記第２トランジスタ（Ｍｅｒ０）を介して出力される第１データと、前記コントロールゲート部（Ｍｇ０）に第２電位（ＶＰＰ；通常電源昇圧電圧）が印加されたときに前記第２トランジスタ（Ｍｅｒ０）を介して出力される第２データとを比較した結果に基づいて行われ、前記第１電位（ＶＣＬ；通常電源電圧）は、前記半導体集積回路装置に外部から供給された電位であり、前記第２電位（ＶＰＰ；通常電源昇圧電圧）は、前記半導体集積回路装置の内部で発生させた電位である。
【００１９】
本発明の半導体集積回路装置において、更に、前記第２データをラッチする第２ラッチ回路（２９０）を備えている。
【００２０】
本発明の半導体集積回路装置において、前記コントロールゲート部（Ｍｇ０）には、トリミングされた前記第２電位（ＶＰＰ）が印加される。
【００２１】
【発明の実施の形態】
以下、添付図面を参照して、本発明の一実施形態を説明する。
【００２２】
本実施形態の特徴は、不揮発性メモリを救済回路として搭載するＤＲＡＭを、効果的にスクリーニングすることにある。
【００２３】
本実施形態を説明する前に、本願発明の発明者が本願発明よりも先に発明し、特願２０００−１９９９００として出願した技術内容について説明する。
【００２４】
図８は、特願２０００−１９９９００の技術の構成を示したものである。
ヒューズ（符号２０Ｂ参照）に加えて、ＤＲＡＭの組立後の不良を救済する目的で、電気的にプログラム可能な不揮発性メモリ（ＮＶＲＡＭ）（符号２０Ａ）が搭載されている。
【００２５】
不揮発性メモリは、従来の配線を切断する形式のヒューズと比べて、単位ビットあたりの面積が大きい。そこで、組立て前の不良はヒューズ２０Ｂ、組立て後の不良は不揮発性メモリ２０Ａで救済することとし、チップ面積の増加を抑制している。
【００２６】
図８に示されている回路ブロックはすべて、単結晶シリコンのような１個の半導体チップ上に形成される。○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドであり、図示されている外部端子の他に外部から供給される電源電圧が印加される電源電圧端子が設けられている。
【００２７】
図８のＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）１０は、クロックに同期して動作する。ＳＤＲＡＭ１０は、メモリセルアレイ１１と、アドレスバッファ１２と、ロウアドレスデコーダ１３と、カラムアドレスデコーダ１４と、センスアンプ回路１５と、コマンドデコーダ１６と、モードレジスタ１７と、制御回路１８と、データ入出力回路１９と、アドレス比較回路２０と、クロック生成回路２１とを備えている。
【００２８】
メモリセルアレイ１１は、複数のメモリセルがマトリクス状に配置され、例えば４つのバンクＢＡＮＫ０〜ＢＡＮＫ３からなる。
アドレスバッファ１２は、外部から入力されるアドレスデータ（以下、アドレスと略す）をマルチプレックス方式で内部に取り込む。
カラムアドレスデコーダ１４は、アドレスバッファ１２により取り込まれた列アドレスをデコードしてメモリアレイ１１内の対応するカラム（ビット線）を選択する。
【００２９】
ロウアドレスデコーダ１３は、アドレスバッファ１２により取り込まれた行アドレスをデコードしてメモリアレイ１１内の対応するワード線を選択する。
センスアンプ回路１５は、データ読み出し時には選択されたビット線の電位を増幅出力し、データ書き込み時には外部からのデータをメモリセルに書き込む。コマンドデコーダ１６は、外部から入力されるチップセレクト信号／ＣＳなどの制御信号を受けてコマンドを解釈する。
【００３０】
モードレジスタ１７には、入力されたコマンドに応じて動作モードが設定される。
制御回路１８は、入力されたコマンドおよびモードレジスタ１７の状態に応じて内部の制御信号を生成する。
データ入出力回路１９は、メモリセルアレイ１１から読み出されたデータを外部に出力したり外部から入力されるデータを取り込んでセンスアンプ回路１５へ渡したりする。
【００３１】
アドレス比較回路２０は、ＥＥＰＲＯＭやＥＰＲＯＭのような不揮発性記憶素子やヒューズを用いて不良アドレス（不良ラインに対応したアドレス情報）を記憶し、該不良アドレスと外部より入力（アクセス）されたアドレスとを比較し、一致した場合に、不良ラインの代わりにメモリアレイ１１内の予備メモリ行（冗長ライン）１１ａもしくは予備のメモリ列（冗長ライン）１１ｂが選択されるようにする。この処理により、機能上不良ラインは、冗長ラインに置換されることになる。
【００３２】
クロック生成回路２１は、外部から供給される一定周波数のクロック信号ＣＬＫおよびクロックが有効であることを示すクロックイネーブル信号ＣＫＥに基づいて内部回路を動作させるクロック信号を生成する。
【００３３】
不良アドレスは、１つではなくメモリアレイ１１の各メモリバンクＢＡＮＫ０〜ＢＡＮＫ３ごとに、予備のメモリ行１１ａもしくは予備メモリ列１１ｂの数に応じて複数個（本実施形態では２個）設定できるように構成される。
【００３４】
コマンドデコーダ１６に外部から入力される制御信号としては、チップを選択状態にするチップセレクト信号／ＣＳの他、行アドレスストロウブ信号／ＲＡＳ（以下、ＲＡＳ信号と称する）、データの書込み動作を指示するライトイネーブル信号／ＷＥなどがある。これらの信号のうち符号の前に、”／”が付されているものは、ロウレベルが有効レベルであることを意味している。
【００３５】
コマンドデコーダ１６は、これらの制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥとアドレス信号の一部をデコードして、入力コマンドを解釈する。かかるコマンド方式は、ＳＤＲＡＭにおいては一般的である。さらに、本実施形態のＳＤＲＡＭにおけるコマンドとしては、読出しを指示するＲＥＡＤコマンド、書込みを指示するＷＲＩＴＥコマンド、モードレジスタ１７への動作モードの設定を指示するＭＲＳコマンドなどがある。
【００３６】
外部により供給されるアドレスは、メモリアレイ１１のバンクを指定するバンクアドレスＢＡ０，ＢＡ１と、バンク内のメモリセルを指定するアドレスＡ０〜Ａ１２がある。
データ入出力回路１９は、外部から供給される制御信号ＤＱＭに基づいて、例えば１６ビットのデータＤＱ０〜ＤＱ１５をマスク（有効）するかしないかを決定するように構成される。
【００３７】
アドレス比較回路２０には、第１不良アドレス設定＆比較回路２０Ａと、第２不良アドレス設定＆比較回路２０Ｂとが設けられている。
第１不良アドレス設定＆比較回路２０Ａは、不良アドレス情報を設定するためのＥＰＲＯＭ（ＮＶＲＡＭ）セルを有するとともに、その設定されたアドレスと入力アドレスを比較し一致したか否かを判定する。
第２不良アドレス設定＆比較回路２０Ｂは、不良アドレス情報を設定するためのヒューズを有している。
【００３８】
パッケージ封入前に検出された不良アドレスは、第２不良アドレス設定＆比較回路２０Ｂに設定される。
パッケージ封入後に検出された不良アドレスは、第１不良アドレス設定＆比較回路２０Ａに設定される。
【００３９】
制御回路１８には、設定された不良アドレスと入力アドレスを比較した結果、一致した場合に予備メモリ行１１ａまたは予備メモリ列１１ｂを選択させる切換制御信号を発生し、アドレスデコーダ１３または１４に供給する回路が設けられている。
【００４０】
ヒューズによる不良アドレスの設定は、レーザ等による切断で行われる。
ＥＰＲＯＭへの不良アドレスへの設定は、テストモード時にアドレスバッファ１２により取り込まれたデータが、第１不良アドレス設定＆比較回路２０ＡへＥＰＲＯＭセルの書込みデータとして入力されることで行われる。
【００４１】
これにより、パッケージ封入後においても不良ビットの救済が可能とされるとともに、ＥＰＲＯＭセルを含む不良アドレス設定回路のみの場合に比べて回路規模が増大するのを抑制することができる。
【００４２】
次に、図９を参照して、第１不良アドレス設定＆比較回路２０Ａの構成例を説明する。第１不良アドレス設定＆比較回路２０Ａは、４つのバンク２０１〜２０４を有している。第１不良アドレス設定＆比較回路２０Ａに、バンク２０１〜２０４が４つあるのは、図８のメモリアレイ１１のバンク数４つ（ＢＡＮＫ０〜３）に対応している。
【００４３】
各バンク２０１〜２０４は、２つのアドレスセット（セット０、セット１）を有している。単一のアドレスセットは、（Ｎ＋１）個のＥＰＲＯＭセルＥＣからなる不揮発性メモリアレイ２１０で構成されている。不揮発性メモリアレイ２１０は、Ｎビットの不良アドレス（フルアドレス）を格納するためのＮ個（Ｎビット分）のＥＰＲＯＭセルＥＣ（アドレスビット）と、そのＮ個のＥＰＲＯＭセルＥＣに格納された情報が有効であることを示す１個（１ビット分）のＥＰＲＯＭセルＥＣ（イネーブルビット）とを有している。
【００４４】
初期状態において、ラッチ２４０には、ゼロのデータ（不揮発性メモリアレイ２１０にプログラムされたわけではないデータ）が格納されている。そのため、上記イネーブルビットは、不揮発性メモリアレイ２１０からラッチ２４０に転送された不良アドレスデータが有効であるか否か、すなわち不揮発性メモリアレイ２１０にプログラムされたものか否かを示し、アドレスがプログラムされた時に同時にプログラムされる。
【００４５】
第１不良アドレス設定＆比較回路２０Ａには、合計４バンク２０１〜２０４で、８セットの不揮発性メモリアレイ２１０が設けられている。
【００４６】
第１不良アドレス設定＆比較回路２０Ａの各バンク２０１〜２０４には、メモリアレイ１１の各バンクＢＡＮＫ０〜３につき、２つの不良アドレス（Ｎｂｉｔ）を設定可能なように、２セットの不揮発性メモリアレイ２１０が設けられている。
【００４７】
各バンク２０１〜２０４には、２セットの不揮発性メモリアレイ２１０のそれぞれに、制御信号を入力する制御回路２２０が設けられている。制御回路２２０には、ＶＰＰ発生回路４０１およびＶＣＬ発生回路４０２から、後述する電位ＶＰＰ、ＶＣＬを選択的に入力する。
【００４８】
制御回路２２０は、後述する図１１の表の各動作（プログラム”０”、プログラム”１”、イレース、リード、スタンバイ）に相当して、不揮発性メモリアレイ２１０（図１０のＥＰＲＯＭセルＥＣ）の各端子に入力されたコマンドをデコードし、ＥＰＲＯＭセルＥＣの制御信号、プログラムデータを与える。
【００４９】
また、各バンク２０１〜２０４には、２セットの不揮発性メモリアレイ２１０のそれぞれに設定されている不良アドレスと、アドレスバッファ１２から供給される入力アドレスとを比較するアドレス比較回路２３０とを有している。
【００５０】
制御回路２２０に、入力端子ｉｎから、プログラムを意図する制御信号が入力され、アドレス端子ａｄｒからデータ（不良アドレスデータ）が入力されると、不揮発性メモリアレイ２１０にデータがプログラムされる。
制御回路２２０に、入力端子ｉｎから、イレースを意図する制御信号が入力されると、不揮発性メモリアレイ２１０のデータは、消去される。
制御回路２２０に、入力端子ｉｎから、リードを意図する制御信号が入力されると、不揮発性メモリアレイ２１０のデータは、ラッチ２４０へ読み出される。制御回路２２０に、入力端子ｉｎから、スタンバイを意図する制御信号が入力されると、不揮発性メモリアレイ２１０は、スタンバイの状態となる。
制御回路２２０に、入力端子ｉｎから、ベリファイを意図する制御信号が入力されると、不揮発性メモリアレイ２１０は、ベリファイの状態となる。
【００５１】
不揮発性メモリアレイ２１０のデータは、アクセスの高速性の目的で、一般的にチップの起動時またはＭＲＳコマンドで、ラッチ２４０に転送される。
【００５２】
上記の制御信号、データの入力は、外部のテスト装置から入力端子ｉｎを経て制御回路２２０に入力されるテストモードコマンドを用いて実行され、制御回路２２０を経て不揮発性メモリアレイ２１０は制御される。
【００５３】
アドレス比較回路２３０は、アドレス比較部２３１と、ミス・ヒット判定部２３２とを有している。アドレス比較部２３１は、ＥＰＲＯＭセル（不揮発性メモリセル）ＥＣのリード動作時にＥＰＲＯＭセルＥＣに格納されている不良アドレスの１ビットと、ＤＲＡＭアクセスアドレスの１ビットを比較し、両者が一致したら、ミス・ヒット判定部２３２にヒット信号を出力する。ミス・ヒット判定部２３２は、イネーブルビットが有効であり、全てのアドレス比較部２３１からヒット信号を入力すると、不揮発性メモリアレイ２１０にプログラムされた救済アドレスと、ＤＲＡＭアクセスアドレスが一致したと判断し、アドレスヒット信号ｈｉｔを出力して、ロールコール回路２３５、制御回路１８を経由してアドレスデコーダへ置換の指示を与え、予備のメモリ行または列を選択し、メモリセルのデータを出力する。
【００５４】
図８の第１不良アドレス設定＆比較回路２０Ａの一連の動作を簡単に説明する。組立て後の検査工程は、外部のテスト装置（図示せず）によるテストパターンを用いる方法により行われる。すなわち、テスト装置は、チップにメモリアレイ１１のアドレスとデータを入力し、メモリアレイ１１の所定のアドレスに所定のデータの書込みを行った後、メモリアレイ１１から読み出したデータと期待値データとを比較し、その比較結果をテスト装置のＦＢＭ（Ｆａｉｌ  Ｂｉｔ  Ｍｅｍｏｒｙ）に書込む。次いで、テスト装置は、ＦＢＭに書込まれたデータに基づいて、ソフトウェアで救済判定を行い、不良アドレスを検出する。
【００５５】
不良アドレスがテスト装置で検出されると、その不良アドレスを不揮発性メモリアレイ２１０にプログラムするためのテストモードを実行する。テスト装置は、アドレスバッファ１２に不良アドレスを入力し、制御信号をコマンドデコーダ１６に入力し、テストモードとし、制御回路１８により、ＥＰＲＯＭセルＥＣへのプログラム動作として制御回路２２０により、不良アドレスを不揮発性メモリアレイ２１０にプログラムしていた。
【００５６】
上記のように、不揮発性メモリアレイ２１０に不良アドレスがプログラムされることにより、救済工程が終了する。
【００５７】
次回から動作するときは、チップの起動時に不揮発性メモリアレイ２１０から不良アドレスがラッチ２４０に読み出され一時的に保存される。
ＳＤＲＡＭ１０が実際に動作するときは、アドレス端子ａｄｒからメモリアレイ１１のアドレス（外部からアクセスされているアドレス）が入力されると、アドレス比較部２３１にて、その外部からアクセスされているアドレスと、ラッチ２４０に読み出されている不良アドレスとの比較が行われる。
【００５８】
アドレス比較部２３１は、その比較の結果、両者が一致したときには、アドレスヒット信号がイネーブルになり、図８の制御回路１８に一致検出信号が供給される。制御回路１８からアドレスデコーダ１３または１４に対して予備メモリ行または予備メモリ列を選択させる切換信号（または置換アドレス）が出力される。
【００５９】
次に、図１０を参照して、不揮発性メモリアレイ２１０を構成するＥＰＲＯＭセルＥＣの構成を説明する。
【００６０】
図１０に示すように、ＥＰＲＯＭセルＥＣは、書込み回路２４１と、読出し回路２４２と、コントロールゲート回路２４３とを備えている。セルトランジスタＭｅｐ０、Ｍｅｐ１、Ｍｇ０、Ｍｇ１、Ｍｅｒ０、Ｍｅｒ１は、高耐圧トランジスタで構成されている。ＰＭＯＳ  Ｍｇ０、Ｍｇ１のソース、ドレインは、共通接続され、制御端子ＣＧに接続されている。セルトランジスタＭｅｐ０、Ｍｅｐ１、Ｍｇ０、Ｍｇ１、Ｍｅｒ０、Ｍｅｒ１のフローティングゲートＦｇ０、Ｆｇ１は、容量結合により、制御端子ＣＧにより制御される。
【００６１】
セルトランジスタＭｅｐ０、Ｍｅｐ１、Ｍｇ０、Ｍｇ１、Ｍｅｒ０、Ｍｅｒ１は、フローティングゲートとコントロールゲートを有するゲート２重構造のＭＯＳＦＥＴではなく、フローティングゲートのみを有する通常のＭＯＳＦＥＴと同一構造でゲート絶縁膜が若干厚い高耐圧のＭＯＳＦＥＴを記憶素子として利用しており、その記憶素子のフローティングゲートＦｇ０、Ｆｇ１に電荷を蓄積するか否かでしきい値を変化させてデータを記憶する構成を備えている。
セルトランジスタＭｅｐ０、Ｍｅｐ１、Ｍｇ０、Ｍｇ１、Ｍｅｒ０、Ｍｅｒ１のゲート構造は、通常のＭＯＳＦＥＴと同一構造である。セルを構成する３個のＭＯＳＦＥＴの各組Ｍｅｐ０、Ｍｅｒ０およびＭｇ０，Ｍｅｐ１、Ｍｅｒ１およびＭｇ１は、基板上の絶縁膜を介してポリシリコンのゲート電極を有し、さらにポリシリコンゲート電極は各組のＭＯＳＦＥＴのゲートが共通接続され、フローティングゲートＦｇ０、Ｆｇ１となる。
【００６２】
図１０において、符号Ｍｅｐ０、Ｍｅｒ０、Ｍｇ０が付されている３個のＭＯＳＦＥＴが１ビットのデータを記憶するセルである。データの信頼性を高めるためにもう１組のＭＯＳＦＥＴ  Ｍｅｐ１、Ｍｅｒ１、Ｍｇ１からなるセルが設けられ、Ｍｅｐ０、Ｍｅｒ０、Ｍｇ０からなるセルと同一のデータが書込まれるように構成されている。すなわち、トランジスタＭｅｒ０、Ｍｅｒ１が直列接続されており、両方のトランジスタＭｅｒ０、Ｍｅｒ１がオンしない限り、接地電位ＶＳＳがトランジスタＴｒ２のノードＮ１に印加されないようになっている。
【００６３】
セルは、コントロールゲートトランジスタＭｇ０、Ｍｇ１と、プログラムトランジスタＭｅｐ０、Ｍｅｐ１と、リードトランジスタＭｅｒ０、Ｍｅｒ１とから構成されている。
【００６４】
各セルを構成する３個のＭＯＳＦＥＴは、それぞれのゲートが互いに結合され、フローティングゲートとして機能するポリシリコンの配線Ｆｇ０、Ｆｇ１が、絶縁膜を介して設けられている。その共通のフローティングゲートＦｇ０、Ｆｇ１が電位的にフローティングにされており、これらの共通フローティングゲートＦｇ０、Ｆｇ１に電荷が蓄積するか否かでＭｅｐ０、Ｍｅｒ０、Ｍｅｐ１、Ｍｅｒ１のしきい値を変化させてデータを記憶するように制御される。
【００６５】
セルを構成する６個のＭＯＳＦＥＴ  Ｍｅｐ０、Ｍｅｒ０、Ｍｇ０、Ｍｅｐ１、Ｍｅｒ１、Ｍｇ１は、他のＭＯＳＦＥＴよりもゲート酸化膜が厚い高耐圧の素子とされている。
【００６６】
コントロールゲートトランジスタＭｇ０、Ｍｇ１はソースおよびドレインが互いに結合されて制御端子ＣＧに接続され、制御端子ＣＧに信号を与えることで、リードトランジスタＭｅｒ０、Ｍｅｒ１のコントロールゲートの機能（２層ゲートを有するＥＰＲＯＭ素子におけるコントロールゲートの機能）を果たしている。２層ゲートを有するＥＰＲＯＭ素子では、コントロールゲートに印加された電圧が、容量結合によりフローティングゲートに印加される。これに対し、リードトランジスタＭｅｒ０、Ｍｅｒ１は、１層ゲート（フローティングゲート）のみを有し、制御端子ＣＧに印加された電圧が別のコントロールゲートトランジスタＭｇ０、Ｍｇ１のＭＯＳ容量を介して、フローティングゲートに印加される。制御端子ＣＧにＶＰＰを印加すると、フローティングゲートに書き込まれたデータにより、リードトランジスタＭｅｒ０、Ｍｅｒ１がＯＮ／ＯＦＦする。
【００６７】
プログラムトランジスタＭｅｐ０、Ｍｅｐ１は、それらのソースが共通に接続されて、高電圧の書込み／消去電圧ＶＰＰが印加されるソース端子ＳＬに接続されている。
プログラムトランジスタＭｅｐ０、Ｍｅｐ１のドレインは、それぞれ通常の（高耐圧ではない）トランジスタＱ０、Ｑ１を介して、書込みデータが印加される書込みデータ端子ＰＲＧに接続されている。
【００６８】
トランジスタＱ０、Ｑ１は、それらのゲートに電源電圧ＶＣＬが印加された定電流素子として機能する。
【００６９】
リードトランジスタＭｅｒ０、Ｍｅｒ１は、チャネルが直列となるように接続されている。リードトランジスタＭｅｒ１のソース端子は、接地電位ＶＳＳ（ＧＮＤ）に接続されている。リードトランジスタＭｅｒ０のドレイン端子（ノードＮ１）は、読出し制御用ＭＯＳＦＥＴ  Ｔｒ２を介して、プリチャージノードＮ２に接続されている。プリチャージノードＮ２と電源電圧端子ＶＣＬとの間には、プリチャージ用ＭＯＳＦＥＴ  Ｔｒ１が接続されている。プリチャージノードＮ２と接地電位ＶＳＳ（ＧＮＤ）との間には、ディスチャージ用ＭＯＳＦＥＴ  Ｔｒ０が接続されている。
【００７０】
プリチャージノードＮ２には、このノードＮ２の電位を判別して論理状態をラッチする一対のインバータからなるラッチ２４０が接続されている。
【００７１】
なお、図１０において示されている各種端子ＳＬ、ＣＧ、ＰＲＧに印加される電圧や、制御信号ＰＳＧ、ＰＵＳ、ＰＵは、制御回路２２０において、入力コマンドや書込みデータなどに基づいて生成される。
【００７２】
次に、図１０、図１１及び図１２を参照して、ＥＰＲＯＭセルＥＣの書込み（プログラム）動作を説明する。ここで、ＶＳＳは接地電位、ＶＣＬは外部から供給される電源電位であり、ＶＰＰはＤＲＡＭ内部で発生される上記電源電位ＶＣＬの昇圧電位である。
【００７３】
書込み動作時には、プログラムされるレベルを確保するため、通常の電源電位（例えば１．８Ｖ）ＶＣＬよりも高い電源電位ＶＣＬＨ、例えば、バーンイン時と同じ位の高電源電位（例えば２．５Ｖ）ＶＣＬＨを外部からの電源電位ＶＣＬとして印加する。書込み動作時には、ＥＰＲＯＭセルＥＣの書込み回路２４１のソース端子ＳＬと制御端子ＣＧに、上記高電源電位ＶＣＬＨを昇圧させてなる、例えば４．２Ｖの高電源昇圧電圧ＶＰＰＨが印加される。書込みデータ端子ＰＲＧには、書込みデータが”０”のときには例えば２．５Ｖの高電源電圧ＶＣＬＨが印加され、書込みデータが”１”のときにはグランド電圧ＶＳＳが印加される。
【００７４】
また、書込み動作時には、読出し回路２４２では、制御信号ＰＳＧ、ＰＵＳ、ＰＵがハイレベルとされることにより、ＭＯＳＦＥＴ  Ｔｒ２とＴｒ０がオン、Ｔｒ１がオフされて、ＭＯＳＦＥＴ  Ｍｅｒ０、Ｍｅｒ１のソース、ドレイン端子は接地電位に固定され、非活性状態となる。
【００７５】
書込みデータ端子ＰＲＧにグランド電圧ＶＳＳが印加されたとき（書込みデータが”１”のとき）は、書込みデータ端子ＰＲＧとソース端子ＳＬとの電位差が相対的に大きくなり電子が加速されて、Ｍｅｐ０、Ｍｅｐ１のソース・ドレイン間に電流が流れて、フローティングゲートＦｇ０、Ｆｇ１にホットキャリアが注入される。これにより、書込みデータが”１”がプログラムされたときには、フローティングゲートＦｇ０、Ｆｇ１の電位は、−ＶＰＰＨ（例えば、−４．２Ｖ）となり、その結果、ＭＯＳＦＥＴ  Ｍｅｐ０、Ｍｅｐ１およびＭｅｒ０、Ｍｅｒ１は、しきい値が高い状態とされる。
また、書込みデータ端子ＰＲＧに高電源電圧ＶＣＬＨが印加されたとき（書込みデータが”０”のとき）は、書込みデータ端子ＰＲＧとソース端子ＳＬとの電位差が相対的に小さくなり電子が十分に加速されることなく、Ｍｅｐ０、Ｍｅｐ１のソース・ドレイン間に電流が十分に流れず、フローティングゲートＦｇ０、Ｆｇ１にホットキャリアは注入されない。
【００７６】
次に、図１３を参照して、ＥＰＲＯＭセルＥＣの消去（イレース）動作を説明する。
【００７７】
消去動作時には、外部からの電源電圧ＶＣＬとして、高電源電圧（例えば２．５Ｖ）ＶＣＬＨが印加される。消去動作時には、書込み回路２４１のソース端子ＳＬに高電源昇圧電圧ＶＰＰＨが印加され、制御端子ＣＧにグランド電圧ＶＳＳが印加され、書込みデータ端子ＰＲＧに高電源電圧ＶＣＬＨが印加される。これにより、ＭＯＳＦＥＴ  Ｍｅｐ０、Ｍｅｐ１のゲート絶縁膜を通して、フローティングゲートＦｇ０、Ｆｇ１に蓄積されていた電子がトンネル現象でソース端子ＳＬ側に引き抜かれる。これによって、ＭＯＳＦＥＴ  Ｍｅｐ０、Ｍｅｐ１およびＭｅｒ０、Ｍｅｒ１は、しきい値が低い状態にされる。
【００７８】
また、消去動作時には、読出し回路２４２では、制御信号ＰＳＧ、ＰＵＳ、ＰＵがハイレベルとされることにより、ＭＯＳＦＥＴ  Ｔｒ２とＴｒ０がオン、Ｔｒ１がオフされて、ＭＯＳＦＥＴ  Ｍｅｒ０、Ｍｅｒ１のソース、ドレイン端子は接地電位に固定され、非活性状態とされる。
【００７９】
次に、図１４を参照して、ＥＰＲＯＭセルＥＣの読出し（リード）動作を説明する。
【００８０】
読出し動作時には、外部からの電源電圧ＶＣＬとして、通常電源電圧（例えば１．８Ｖ）ＶＣＬが印加される。読出し動作時には、書込み回路２４１のソース端子ＳＬおよび書込みデータ端子ＰＲＧに接地電位が印加されるとともに、制御端子ＣＧには、通常電源電圧ＶＣＬが印加される。
【００８１】
また、読出し動作時には、読出し回路２４２では、先ず制御信号ＰＵがロウレベルに変化されてＭＯＳＦＥＴ  Ｔｒ０がオフされた状態で負の制御パルスＰＵＳが印加されてＭＯＳＦＥＴ  Ｔｒ１がオンされてノードＮ２がプリチャージされる。そして、最後に正の制御パルスＰＳＧ（パスゲート）が印加されることにより、ＭＯＳＦＥＴ  Ｔｒ２がオンされる。
【００８２】
読出し動作時において、制御端子ＣＧに通常電源電圧ＶＣＬが印加されたとき、フローティングゲートＦｇ０、Ｆｇ１にホットキャリアが注入されている（書込みデータ”１”がプログラムされている）と、しきい値が高い状態になっているため、ＭＯＳＦＥＴ  Ｍｅｒ０、Ｍｅｒ１に電流が流れない。その結果、ノードＮ２の電位はＶＣＬを保ち、そのＶＣＬのデータがラッチ２４０に出力される。
一方、このとき、フローティングゲートＦｇ０、Ｆｇ１にホットキャリアが注入されていない（書込みデータ”０”がプログラムされている）と、しきい値が低い状態になっているため、ＭＯＳＦＥＴ  Ｍｅｒ０、Ｍｅｒ１に電流が流れる。その結果、ノードＮ２の電位は接地電位まで下がり、その接地電位のデータがラッチ２４０に出力される。
【００８３】
上記のように、書込みデータ”１”がＥＰＲＯＭセルＥＣにプログラムされたとき、フローティングゲートＦｇ０、Ｆｇ１の電位は、−ＶＰＰＨまで下がっている。ところが、フローティングゲートＦｇ０、Ｆｇ１は、配線（ポリシリコン配線）で形成されているために、その電位がリークし、−ＶＰＰＨから０Ｖ近くまで変化してしまうことがあった。このように、しきい値が変動すると、データの信頼性が劣化する。
【００８４】
蓄積電荷保持特性の評価に際して、フローティングゲートＦｇ０、Ｆｇ１のしきい値を読みとる場合には、ＭＯＳＦＥＴ  Ｍｇ０、Ｍｇ１に印加する電位を制御すればよい。すなわち、図１１の最下欄に示すように、制御端子ＣＧの電位は、外部から供給しているため、任意の電圧を与えることにより、精度良く、セルトランジスタのしきい値を読み取ることが可能である。
【００８５】
図８の第１不良アドレス設定＆比較回路２０Ａにおける、ＥＰＲＯＭセルのベリファイ方法は、以下の通りである。制御端子ＣＧに通常電源電位ＶＣＬを印加して、アドレスをスキャンしながらメモリアレイ１１のデータを読出し、期待値データとの比較・判定を行って、ＦＢＭを作成する。次に、制御端子ＣＧに外部から電圧を与えて、アドレスをスキャンしながら同様にＦＢＭを作成する。両者を比較して一致していればＯＫであり、不一致であればＮＧである。即ち、制御端子ＣＧに異なる電位を与えた時にメモリアレイ１１のデータが正しく書き込み／読出しできることによってベリファイを行っていた。
【００８６】
図９および図１０の構成では、テストＰＡＤ（そのウェーハ上にテスト用に特別に設けられたＰＡＤ）からＣＧ端子を制御していた（図１１では外部印加と示す）ため、組立て後のＥＰＲＯＭセルＥＣの信頼性評価は不可能であり、ウェハー状態でのサンプリングによる評価にとどまっていた。
また、上記方法によれば、メモリアレイ１１の情報を読み出すために、制御端子ＣＧに印加する電圧を電源電圧ＶＣＬまたは外部端子から与える電圧値に設定する度に、ライト動作とリード動作とでそれぞれ１回ずつのアドレススキャンを行う必要があり、評価時間が長い。
【００８７】
本実施形態は、上記問題を解決することを目的としている。
本実施形態は、組立て後にＥＰＲＯＭセルＥＣ（非破壊モジュール、不揮発性メモリ）の信頼性評価を充分に実施できるように、チップの外部端子からＣＧ端子の電位を制御することができる半導体集積回路装置を提供することを目的としている。
【００８８】
本実施形態では、テストモードとしてベリファイモードを追加し、フローティングゲートＦｇ０、Ｆｇ１の蓄積電荷保持特性の評価を行えるようにした。その構成として、ロールコール回路においてアドレスヒット信号をデータ入出力回路１９に送るようにするとともに、制御端子ＣＧに電源電位ＶＣＬと昇圧電位ＶＰＰを印加し、各々の電位でＥＰＲＯＭセルＥＣのアドレス内容を読み出すようにしている。その電圧ＶＰＰは、半導体記憶装置の内部で通常電源電圧ＶＣＬを昇圧させてなる、昇圧電圧である。
【００８９】
以下に、第１の実施形態を説明する。なお、本実施形態は、図１０と同じくＣＭＯＳの製造プロセスをそのまま使用できるＥＰＲＯＭセルＥＣを例にとり説明する。
【００９０】
図１０のＥＰＲＯＭセルＥＣのように、ＣＭＯＳの製造プロセスをそのまま使用できる技術が、Ｓｈｏｊｉ  ＳＨＵＫＵＲＩ、Ｋａｚｕｍａｓａ  ＹＡＮＡＧＩＳＡＷＡらによる「ＣＭＯＳ  Ｐｒｏｃｅｓｓ  Ｃｏｍｐａｔｉｂｌｅ  ｉｅ−Ｆｌａｓｈ（ｉｎｖｅｒｓｅ  ｇａｔｅ  ｅｌｅｃｔｒｏｄｅ  Ｆｌａｓｈ）Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  Ｓｙｓｔｅｍ−ｏｎ−ａ  Ｃｈｉｐ」と題する論文に掲載されている（ＩＥＩＣＥ  Ｔｒａｎｓａｃｔｉｏｎ  ｏｎ  Ｅｌｅｃｔｒｏｎｓ  （通信学会英文誌）Ｖｏｌ  Ｅ８４−Ｃ，Ｎｏ６（ｐ７３４）Ｊｕｎｅ  ２００１）。
【００９１】
本実施形態では、ＥＰＲＯＭセルＥＣを例にとって説明するが、本実施形態は、フラッシュメモリにも適用することができる。
【００９２】
次に、図１を参照して、第１の実施形態を説明する。
【００９３】
図２に示すように、制御回路２２０から出力される制御信号によって制御されるＥＰＲＯＭセルＥＣの状態に”ベリファイ”の動作モードが追加されている（図１１参照）。
【００９４】
制御回路２２０には、図２の表の各動作（プログラム”０”、プログラム”１”、イレース、リード、スタンバイ、ベリファイ）に相当して、不揮発性メモリアレイ２１０（図１のＥＰＲＯＭセルＥＣ）の各端子に与える電圧を決定するために、外部のテスト装置から入力したコマンドをデコードするデコーダが設けられている。
【００９５】
図９および図１０の構成では、ベリファイ動作モード時に、テストＰＡＤから制御端子ＣＧに任意の電圧を印加していた。このため、精度良くセルトランジスタのしきい値を測定できるが、組立て後にはＰＡＤを引き出せないため、セルトランジスタのしきい値を測定できない欠点がある。これに対し、本実施形態においては、制御端子ＣＧから通常電源電位（例えば、１．８Ｖ）ＶＣＬよりも高い通常電源昇圧電圧ＶＰＰ（例えば、３．０Ｖ、昇圧電圧）を印加させている。このため、組立て後にもセルトランジスタのしきい値を自動的に測定することが可能となる。
【００９６】
書込みデータ”１”がプログラムされた直後は、フローティングゲートＦｇ０、Ｆｇ１の電位は、−ＶＰＰＨ（例えば、−４．２Ｖ、ここのＶＰＰＨは高電源昇圧電圧を示す）であるが、時間の経過と共にリークが生じて、それらの電位Ｆｇ０、Ｆｇ１は０Ｖに向けて変化する。
図９から図１１のように、リード時に制御端子ＣＧにＶＣＬ（例えば、１．８Ｖ、ここのＶＣＬは通常電源電圧を示す）のみを印加する構成では、フローティングゲートＦｇ０、Ｆｇ１の電位が−ＶＰＰＨ（例えば、−４．２Ｖ、ここのＶＰＰＨは高電源昇圧電圧を示す）から−ＶＣＬ（例えば、−１．８Ｖ、ここのＶＣＬは通常電源電圧を示す）程度にまで変化しないと、即ち、ΔＶ＝２．４Ｖ変化するまでプログラムされたデータが変化したか否かが判断できなかったため、実効的な評価方法ではなかった。
これに対し、本実施形態の図２のように、ベリファイ動作として制御端子ＣＧにＶＰＰ（例えば、３．０Ｖ、ここのＶＰＰは通常電源昇圧電圧を示す）を印加する構成では、フローティングゲートＦｇ０、Ｆｇ１の電位が−ＶＰＰＨ（例えば、−４．２Ｖ、ここのＶＰＰＨは高電源昇圧電圧を示す）から−ＶＰＰ（例えば、−３．０Ｖ、ここのＶＰＰは通常電源昇圧電圧を示す）程度にまで変化した時点で（つまり、−ＶＣＬ程度（例えば、−１．８Ｖ、ここのＶＣＬは通常電源電圧を示す）にまで変化する以前に）、即ち、ΔＶ＝１．２Ｖ変化することで、プログラムされたデータが変化したか否かを判断することができる。
【００９７】
第１の実施形態では、図１、図３、図８、図１０、および図２の構成と、フェイルビットマップ（ＦＢＭ；フェイルビットメモリ）を用いて、パッケージ封入（組立て）後に、ＥＰＲＯＭセルＥＣの充分な信頼性評価を行うことができる。なお、図３は、本実施形態（図１）のミス・ヒット判定部２３２の回路構成を示しているが、図９のミス・ヒット判定部２３２の回路構成も図３と同様である。
【００９８】
図１および図９に示すように、図１では、ベリファイモードが追加されている。ベリファイモード時には、アドレスヒット信号ｈｉｔがアドレスデコーダ１３、１４に出力されないようにアドレスヒット信号ｈｉｔの出力先がＩ／Ｏバッファ１９ａに切り替えられ、アドレスヒットまたはミスヒットの状態が直接Ｉ／Ｏデータとして出力される。
【００９９】
まず、ベリファイモードとしては、制御端子ＣＧに通常電源電圧ＶＣＬを印加して、ＥＰＲＯＭセルＥＣのデータをラッチ２４０に読み出す。
次に、リダンダンシロールコールのテストを行い、全ビット（アドレス）スキャンを行う。この時、外部アクセスアドレスは、図１の端子ａｄｒに入力され、外部アクセスアドレスデータと、通常ラッチ２４０のデータとは、アドレス比較部２３１及びミス・ヒット判定部２３２を用いて比較され、その比較結果は、ロールコール回路２３５を用いて制御回路１８およびＩ／Ｏデータバッファ１９ａを介してＤＱ端子に出力される。そのＤＱ端子からのヒット、ミスヒットを表す出力データに基づいて、フェイルビットマップ（ＦＢＭ）を生成する。このＦＢＭの結果は、ＥＰＲＯＭセルＥＣの使用、不使用を示している。
【０１００】
次に、制御端子ＣＧに通常昇圧電圧ＶＰＰを印加して、ＥＰＲＯＭセルＥＣのデータをラッチ２４０に読み出す。
次に、リダンダンシロールコールのテストを行い、全ビット（アドレス）スキャンを行う。この時、外部アクセスアドレスは、図１の端子ａｄｒに入力され、外部アクセスアドレスデータと、通常ラッチ２４０のデータとは、アドレス比較部２３１及びミス・ヒット判定部２３２を用いて比較され、その比較結果は、ロールコール回路２３５を用いて制御回路１８およびＩ／Ｏデータバッファ１９ａを介してＤＱ端子に出力される。そのＤＱ端子からの出力データに基づいて、フェイルビットマップ（ＦＢＭ）を生成する。このＦＢＭの結果は、通常昇圧電圧ＶＰＰを印加して、ＥＰＲＯＭセルＥＣのデータをラッチ２４０に読み出したときのデータ（ＥＰＲＯＭセルＥＣの使用、不使用）を示している。
【０１０１】
次に、通常電源電圧ＶＣＬでの読み出した結果を示すフェイルビットマップと、通常昇圧電圧ＶＰＰでの読み出した結果を示すフェイルビットマップとを比較し、同一の結果であればＥＰＲＯＭセルＥＣの記憶内容がＯＫであり、異なる結果であればＥＰＲＯＭセルＥＣの記憶内容が変化したことを示しており、その比較の結果に基づいて、ＥＰＲＯＭセルＥＣの信頼性評価を行うことができる。
【０１０２】
第１実施形態では、ＶＣＬ印加の動作とＶＰＰ印加の動作を行う順番を逆に行うことができる。
【０１０３】
第１の実施形態では、組立て後のＥＰＲＯＭセルＥＣの充分な信頼性評価が可能である。
また、第１の実施形態では、アドレススキャンを２回（ＶＰＰ印加とＶＣＬ印加を１回ずつ）行い、データを比較すればよいので、上記先願例に比較して、評価時間が短縮する。
【０１０４】
次に、図４を参照して、第２の実施形態を説明する。
第２の実施形態においても、制御端子ＣＧに通常電源電圧ＶＣＬを印加したときの読出しデータと、制御端子ＣＧに通常昇圧電圧ＶＰＰを印加したときの読出しデータとの比較結果に基づいて、組立て後のＥＰＲＯＭセルＥＣの充分な信頼性評価を行う点は、第１の実施形態と同様である。
【０１０５】
図４に示すように、本実施形態では、図１０の構成に比べて、ベリファイ用ラッチ回路２９０と、ラッチ・データ選択回路２９５を追加する。ラッチ・データ選択回路２９５は、ノードＮ２のデータの出力先を、通常ラッチ（図１０のラッチ２４０と同じ）２４０にするか、ベリファイ用ラッチ回路２９０にするかを選択する。
【０１０６】
ベリファイ動作時には、初めに、通常電源電圧（例えば、１．８Ｖ）ＶＣＬのリード動作（制御端子ＣＧに通常電源電圧ＶＣＬを印加）を行うとともに、ＴＥＳＴＢ端子７５にハイの信号を入力し、ノードＮ２のデータを、通常ラッチ２４０に出力する。
次に、制御端子ＣＧに通常電源昇圧電位（例えば、３．０Ｖ）ＶＰＰを印加し、ＴＥＳＴＢ端子７５にローの信号を入力し、ノードＮ２のデータを、ベリファイ用ラッチ回路２９０に出力する。
【０１０７】
アドレス比較部２３３は、通常ラッチ２４０から出力されたデータと、ベリファイ用ラッチ回路２９０から出力されたデータを比較する。その比較の結果、データの不一致が生じていれば、フローティングゲートＦｇ０、Ｆｇ１の電位のリークが進んでおり、データの信頼性に問題があることが分かる。すなわち、リード時のラッチ結果と、ベリファイ時のラッチ結果の比較がそのままヒット・ミス判定となり、アドレスをスキャンすることなく、短い評価時間でベリファイ動作を行うことができる。
【０１０８】
アドレス比較部２３３において、通常ラッチ２４０から出力されたデータと、ベリファイ用ラッチ回路２９０から出力されたデータを比較した結果、両者が一致していれば、フローティングゲートＦｇ０、Ｆｇ１の電位は、−ＶＰＰＨ（例えば、−４．２Ｖ、ここのＶＰＰＨは高電源昇圧電圧を示す）から−ＶＰＰ（例えば、−３．０Ｖ、ここのＶＰＰは通常電源昇圧電圧を示す）にまでは変化していないことが分かる。この場合、そのＥＰＲＯＭセルＥＣはパスと判定される。
【０１０９】
アドレス比較部２３３の出力データ（通常ラッチ２４０から出力されたデータと、ベリファイ用ラッチ回路２９０から出力されたデータの比較結果を示す）は、ロールコール回路２３５を介してＤＱ端子に出力される。図５に示すように、ロールコール回路２３５は、ベリファイ時に、ロールコールのテストモードを入力することで、ベリファイテストの結果をＤＱ端子に出力することができる。
【０１１０】
また、アドレス比較部２３３は、図９および図１０のアドレス比較部２３１と同様に、不揮発性メモリアレイ２１０に格納された不良アドレスの１ビットと、ＤＲＡＭアクセスアドレスの１ビットとを比較する機能も有している。
【０１１１】
なお、ベリファイ時に制御端子ＣＧに印加する通常電源昇圧電圧ＶＰＰは、ベリファイに際して用いる電位として最適値であるとは限らないが、フローティングゲートＦｇ０、Ｆｇ１の電位が−ＶＰＰＨ（例えば、−４．２Ｖ、ここのＶＰＰＨは高電源昇圧電圧を示す）と−ＶＣＬ（例えば、−１．８Ｖ、ここのＶＣＬは通常電源電圧を示す）の間の中間点（例えば、−３．０Ｖ）を通過したことが検出できるという意味で有効な値である。
ベリファイ時に制御端子ＣＧに与えられる電圧としては、ベリファイ時の電源電圧ＶＣＬを変化させることにより容易に設定できる。例えば、プログラム時の高電源電圧ＶＣＬＨを上記例と同様に２．５Ｖとすれば、フローティングゲートＦｇ０、Ｆｇ１の電位は、−４．２（−ＶＰＰＨ；−（高電源昇圧電圧））Ｖであり、さらにベリファイ時の電源電圧ＶＣＬを上記例の１．８Ｖに代えて２．４Ｖとすれば、制御端子ＣＧに与えられる、その電源電圧（２．４Ｖ）ＶＣＬを内部で昇圧させてなる昇圧電圧ＶＰＰは約４．０Ｖとなり、その差分０．２Ｖの変化量を検出できる。
【０１１２】
また、従来からテストモードで、電位ＶＰＰをトリミング（負荷抵抗をトリミング（ｔｒｉｍｍｉｎｇ）して負荷抵抗を変化させることにより電位ＶＰＰを調整する）できるように制御するテスト信号があるため、それを用いれば、その電位ＶＰＰを若干上下に変化させた値を制御端子ＣＧに印加することができる。すなわち、既に知られているワード線昇圧電圧ＶＰＰのトリミングテストと組み合わせた場合、蓄積電荷保持特性のスクリーニング基準をトリミング電圧範囲でコントロールすることができる。
【０１１３】
制御回路２２０は、図２の表の各動作（プログラム”０”、プログラム”１”、イレース、リード、スタンバイ、ベリファイ）に相当して、不揮発性メモリアレイ２１０（図１のＥＰＲＯＭセルＥＣ）の各端子に与える電圧を決定するために、外部のテスト装置から入力したコマンドをデコードするデコーダが設けられている。
【０１１４】
次に、図４、図５及び図６を参照して、第２実施形態の応用として、ＶＰＰトリミングを使用した本実施形態の動作例を説明する。
【０１１５】
図６の例では、不良アドレスが不揮発性メモリアレイ２１０にプログラム済みの状態を仮定している。
【０１１６】
ベリファイ動作として、まず、図６の▲１▼に示すように、通常のＭＲＳ（例えばリード）コマンドを実行し、通常ラッチ２４０にＥＰＲＯＭセルＥＣのデータを読み出す。
【０１１７】
次に、図６の▲２▼に示すように、”ＶＰＰトリミングのテストモード”を実行する。このコマンドでベリファイリード時の制御端子ＣＧの電圧が設定できる（ＶＰＰ±０．１Ｖ）。つまり、スクリーニングの基準を設定することができる。
【０１１８】
次に、図６の▲３▼に示すように、”ベリファイのテストモード（狭義；上記と異なるという意味で狭義という）”を実行する。ＴＥＳＴＢ信号が活性化され、ベリファイ用ラッチ２９０が選択され、▲２▼で設定された電圧（▲２▼が行われないときには、電位ＶＰＰ）が制御端子ＣＧに印加されて、ＥＰＲＯＭセルＥＣのデータがベリファイ用ラッチ２９０に読み出される。
【０１１９】
次に、図６の▲４▼に示すように、アドレス比較部２３３にて、通常ラッチ２４０と、ベリファイ用ラッチ回路２９０のデータが比較される。その比較の結果、両者が一致すれば、アドレス比較部２３３からの出力信号ＯＵＴは、ローとなり、不一致であれば、出力信号ＯＵＴはハイとなる。図６には図示しないが、図５のミス・ヒット判定部２３２は、アドレス（セット単位）中に一つでもハイの出力信号ＯＵＴを入力すれば、ミス・ヒット判定部２３２の出力信号ｈｉｔｂ（図３参照）は、ハイとなる。
【０１２０】
次に、図６の▲５▼に示すように、”リダンダンシロールコールのテスト”を実行し、ベリファイテストの結果をＤＱ端子に読み出す。ＤＱ端子からハイの信号が出力されると、フローティングゲートＦｇ０、Ｆｇ１の電位の変化が大きく、データの信頼性が悪いことを示している。一方、ＤＱ端子からローの信号が出力されると、通常ラッチ２４０と、ベリファイ用ラッチ回路２９０のデータが一致しており、データの信頼性が良好であることを示している。
次に、図６の▲６▼に示すように、”テストモードの解除”を実行し、ベリファイテストを終了する。
【０１２１】
以上に述べた本実施形態の図４、図５の構成によれば、図６に示すように、十数サイクルの時間（高速）で、ベリファイテストが可能である。
【０１２２】
なお、第２の実施形態によれば、ロールコール回路２３５を用いれば、第１の実施形態と異なり、ＦＢＭを用いることなく、また、全ビット（アドレス）スキャンを行うことなく、速やかに１ビットのＥＰＲＯＭセルＥＣの信頼性評価を行うことができる。これに対し、第１実施形態の図１の構成では、ロールコール回路を用いても全ビットスキャンを行う必要がある。
【０１２３】
以上述べたように、本実施形態は以下の効果を奏することができる。
【０１２４】
（１）既存テストと組合わせることにより、チップ面積の増加を抑制する。
▲１▼ベリファイリード時に用いる電圧は、ワード線昇圧電圧と共有することができる。
▲２▼スクリーニング基準の決定は、昇圧電圧のトリミングテストと共有する。
▲３▼ベリファイチェック時の回路を、冗長救済回路の一部と共有する。
▲４▼ベリファイテストの結果を読み出す回路をリダンダンシロールコールテストと共有する。
（２）上記の（１）より、半導体メモリの信頼性が向上する。
【０１２５】
【発明の効果】
本発明の半導体集積回路装置のベリファイ方法によれば、組立て後の非破壊ヒューズモジュールの充分な信頼性評価が可能である。
【図面の簡単な説明】
【図１】図１は、本発明の半導体集積回路装置の第１の実施形態の構成を示すブロック図である。
【図２】図２は、本発明の半導体集積回路装置の第１の実施形態において、動作に応じて、ＥＰＲＯＭセルＥＣの各端子に印加される電圧を示す表図である。
【図３】図３は、本発明の半導体集積回路装置の第１の実施形態のミス・ヒット判定部の構成を示す回路図である。
【図４】図４は、本発明の半導体集積回路装置の第２の実施形態のＥＰＲＯＭセルＥＣおよびその周辺の構成を示すブロック図である。
【図５】図５は、本発明の半導体集積回路装置の第２の実施形態の第１不良アドレス設定＆比較回路２０Ａの構成例を示すブロック図である。
【図６】図６は、本発明の半導体集積回路装置の第２の実施形態の動作例を示すタイミングチャート図である。
【図７】図７は、従来一般の、破壊ヒューズ、電気的破壊ヒューズ、および非破壊ヒューズの信頼度、組立て後救済等を比較した表図である。
【図８】図８は、特願２０００−１９９９００の技術の構成を示すブロック図である。
【図９】図９は、図８における第１不良アドレス設定＆比較回路２０Ａの構成例を示すブロック図である。
【図１０】図１０は、図９におけるＥＰＲＯＭセルＥＣおよびその周辺の構成例を示すブロック図である。
【図１１】図１１は、動作に応じて、図１０のＥＰＲＯＭセルＥＣの各端子に印加される電圧を示す表図である。
【図１２】図１２は、図１０のＥＰＲＯＭセルＥＣへの書込み（プログラム）動作を示すタイミングチャート図である。
【図１３】図１３は、図１０のＥＰＲＯＭセルＥＣの消去（イレース）動作を示すタイミングチャート図である。
【図１４】図１４は、図１０のＥＰＲＯＭセルＥＣの読出し（リード）動作を示すタイミングチャート図である。
【符号の説明】
１０  ＳＤＲＡＭ
１１  メモリセルアレイ
１１ａ  冗長ライン
１１ｂ  冗長ライン
１２  アドレスバッファ
１３  ロウアドレスデコーダ
１４  カラムアドレスデコーダ
１５  センスアンプ回路
１６  コマンドデコーダ
１７  モードレジスタ
１８  制御回路
１９  データ入出力回路
１９ａ  Ｉ／Ｏバッファ
２０  アドレス比較回路
２０Ａ  不揮発性メモリ（第１不良アドレス設定＆比較回路）
２０Ｂ  ヒューズ（第２不良アドレス設定＆比較回路）
２１  クロック生成回路
７５  ＴＥＳＴＢ端子
２０１  バンク
２０２  バンク
２０３  バンク
２０４  バンク
２１０  不揮発性メモリアレイ
２２０  制御回路
２３０  アドレス比較回路
２３１  アドレス比較部
２３２  ミス・ヒット判定部
２３３  アドレス比較部
２３５  リダンダンシロールコール回路
２４０  ラッチ（通常ラッチ）
２４１  書込み回路
２４２  読出し回路
２４３  コントロールゲート回路
２９０  ベリファイ用ラッチ回路
２９５  ラッチ・データ選択回路
４０１  ＶＰＰ発生回路
４０２  ＶＣＬ発生回路
ｉｎ  入力端子
ａｄｒ  アドレス端子
ＥＣ  ＥＰＲＯＭセル
ｈｉｔ  アドレスヒット信号
Ｍｅｐ０  セルトランジスタ
Ｍｅｐ１  セルトランジスタ
Ｍｇ０  セルトランジスタ
Ｍｇ１  セルトランジスタ
Ｍｅｒ０  セルトランジスタ
Ｍｅｒ１  セルトランジスタ
ＣＧ  制御端子
ＳＬ  ソース端子
ＰＲＧ  書込みデータ端子
Ｆｇ０  フローティングゲート
Ｆｇ１  フローティングゲート
Ｎ１  ノード
Ｎ２  ノード
Ｔｒ１  プリチャージ用ＭＯＳＦＥＴ
Ｔｒ０  ディスチャージ用ＭＯＳＦＥＴ
ＰＳＧ  制御信号
ＰＵＧ  制御信号
ＰＵ  制御信号
Ｑ１  トランジスタ
Ｑ２  トランジスタ
ＶＣＬ  電圧
ＶＣＬＨ  電圧
ＶＳＳ  接地電位
ＶＰＰ  電圧
ＶＰＰＨ  電圧
ＢＡＮＫ０  バンク
ＢＡＮＫ１  バンク
ＢＡＮＫ２  バンク
ＢＡＮＫ３  バンク
ＣＬＫ  クロック信号
ＣＫＥ  クロックイネーブル信号
／ＣＳ  チップセレクト信号
／ＲＡＳ  行アドレスストロウブ信号
／ＷＥ  ライトイネーブル信号
ＢＡ０  バンクアドレス
ＢＡ１  バンクアドレス
Ａ０  アドレス
Ａ１２  アドレス
ＤＱＭ  制御信号
ＤＱ０  データ
ＤＱ１５  データ
【図１】
0003821697.tif 000002
【図２】
0003821697.tif 000003
【図３】
0003821697.tif 000004
【図４】
0003821697.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
0003821697.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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