(57)【特許請求の範囲】
【請求項１】
数Ｖのレベル信号を高レベルの信号に変換・伝達するレベルシフト回路において、
信号レベル変換部に用いられる高耐圧素子のゲート〜ソース間に印加された過大電圧を低減する電圧低減手段として、ゲート〜接地間に、定電流源を挿入するとともに、前記高耐圧素子を駆動する前段のインバータのＰチャルネルＭＯＳトランジスタのドレインと、前記高耐圧素子のゲート間に抵抗を挿入したことを特徴とするレベルシフト回路。
【請求項２】
上記高耐圧素子を駆動する前段のインバータのＰチャルネルＭＯＳトランジスタのドレインと、前記高耐圧素子のゲート間に挿入した抵抗と並列にコンデンサを接続した請求項１記載のレベルシフト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、パワー素子ドライブ用集積回路におけるレベルシフト回路に関するものである。
【０００２】
【従来の技術】
家電・産業用のパワー素子ドライブ用集積回路として、高電圧集積回路(ＨＶＩＣ)が従来のフォトカプラに代わり、広く使用されるようになっている。アプリケーションによっては、ＨＶＩＣ自体にもパワー素子の電源電圧に近い数１００Ｖの電圧が印加されるため、高耐圧のものが不可欠であり、そのため半導体の高電圧プロセスで製作されている。
【０００３】
このＨＶＩＣは、マイコンからの信号で直接駆動されることが多く、そのため、マイコンの低電位の信号(５Ｖ程度)をパワー素子に伝達するには、信号を高電位(数１００Ｖ)に変換するレベルシフト回路を構成している。そのレベルシフト回路には、高耐圧の信号伝達用素子が使用されており、パワー素子の電源電圧以上の耐圧を有している。
【０００４】
この高耐圧素子は主にＭＯＳトランジスタが用いられるが、数１００Ｖの電圧が印加されている動作状態において、過大電流が同高耐圧ＭＯＳトランジスタに流れた場合、素子が過熱して破壊に至ることがある。
【０００５】
この点について、図６に示した従来のＨＶＩＣのレベルシフト回路を用いて詳しく述べる。同回路は、ＨＶＩＣ用電源ＶＣＣ(１)、パワー素子用電源ＨＶ(２)、出力電圧を電源とするオフセット電源ＶＳ(３)、負極をオフセット電源ＶＳ(３)に接続したフローティング電源ＶＢ(４)、高耐圧ＭＯＳトランジスタ(５)、高耐圧ＭＯＳトランジスタ(５)の駆動用インバータ(７)、高耐圧ＭＯＳトランジスタ(５)のドレインを前記ＶＢ(４)の電圧にプルアップするための抵抗(９)、および、高耐圧ＭＯＳトランジスタ(５)のドレインと前記ＶＳ(３)間に挿入されたダイオード(１０)で構成されている。
【０００６】
入力信号により、駆動用インバータ(７)のＰchのＭＯＳトランジスタがオンし、高耐圧ＭＯＳトランジスタ(５)のゲート電圧が持ち上げられると、高耐圧ＭＯＳトランジスタ(５)がオンする。このときのドレイン電流は、フローティング電源ＶＢ(４)からプルアップ抵抗(９)を通じて供給される。そのドレイン電流が十分あれば、高耐圧ＭＯＳトランジスタ(５)のドレイン電位Ｖｄsは後段のインバータ(パワー素子)の閾値を超え、そのパワー素子のゲートに駆動信号が送出される。
【０００７】
オフセット電源ＶＳ(３)が数１００Ｖに昇圧されている場合、オフセット電源ＶＳ(３)と高耐圧ＭＯＳトランジスタ(５)のドレイン間に挿入されているダイオード(１０)がオンし、ドレイン電位Ｖｄsは、ＶＳ―ＶＦ(ダイオード(１０)の順方向電圧)にクランプされる。高耐圧ＭＯＳトランジスタ(５)の電流シンク能力が十分にあれば、ダイオード(１０)を通じ、オフセット電源ＶＳ(３)よりドレイン電流は供給される。
【０００８】
【発明が解決しようとする課題】
高耐圧ＭＯＳトランジスタ(５)の電流シンク能力は、ゲート〜ソース間に印加される電圧Ｖgsに応じ増加するため、数１００Ｖの電圧がドレインからソース間に印加されている状態で、ゲート〜ソース間に、電源Ｖccに近い電圧(１５〜２０Ｖ)が印加されると、高耐圧ＭＯＳトランジスタ(５)に過大な電流が流れ、素子破壊に至る場合があった。
【０００９】
又、高耐圧ＭＯＳトランジスタ(５)のゲート〜ソース間の容量(ゲート容量)はかなり大きいため、この高耐圧ＭＯＳトランジスタ(５)が動作するゲート電圧に達する時間に満たない極めて短い入力信号が入力された場合、その高耐圧ＭＯＳトランジスタ(５)がオンしないという応答速度の低さがあった。
【００１０】
この発明は、高耐圧ＭＯＳトランジスタの素子破壊を防止でき、かつ、応答速度を向上させたレベルシフト回路を提供するものである。
【００１１】
【課題を解決するための手段】
本発明は、数Ｖのレベル信号を高レベルの信号に変換・伝達するレベルシフト回路において、信号レベル変換部に用いられる高耐圧素子のゲート〜ソース間に印加された過大電圧を低減する電圧低減手段として、ゲート〜接地間に、定電流源を挿入するとともに、前記高耐圧素子を駆動する前段のインバータのＰチャルネルＭＯＳトランジスタのドレインと、前記高耐圧素子のゲート間に抵抗を挿入したことを特徴とする。
【００１２】
【発明の実施の形態】
実施形態１
図１に示したＨＶＩＣは、
ＨＶＩＣ用電源ＶＣＣ(１)、パワー素子用電源ＨＶ(２)、出力電圧を電源とするオフセット電源ＶＳ(３)、負極をオフセット電源ＶＳ(３)に接続したフローティング電源ＶＢ(４)、高耐圧ＭＯＳトランジスタ(５)、高耐圧ＭＯＳトランジスタ(５)のゲート〜ソース間に、アノードをソース側にして接続されたツェナーダイオード(６)、高耐圧ＭＯＳトランジスタ(５)の駆動用インバータ(７)、
駆動用インバータ(７)のＮchＭＯＳトランジスタのドレインおよび高耐圧ＭＯＳトランジスタ(５)ゲートの接続点と、駆動用インバータ(７)のＰchＭＯＳトランジスタのドレインとの間に挿入された抵抗(８)、高耐圧ＭＯＳトランジスタ(５)のドレインを前記ＶＢ(４)の電圧にプルアップするための抵抗(９)、および、高耐圧ＭＯＳトランジスタ(５)のドレインと前記ＶＳ(３)間に挿入されたダイオード(１０)で構成されている。
【００１３】
この回路構成において、入力信号により、駆動用インバータ(７)のＰchＭＯＳトランジスタがオンし、高耐圧ＭＯＳトランジスタ(５)のゲート電圧が持ち上げられると、高耐圧ＭＯＳトランジスタ(５)がオンする。このときのドレイン電流は、フローティング電源ＶＢ(４)からプルアップ抵抗(９)を通じて供給される。そのドレイン電流が十分あれば、高耐圧ＭＯＳトランジスタ(５)のドレイン電位Ｖｄsは後段のインバータ(パワー素子)の閾値を超え、そのパワー素子のゲートに駆動信号が送出される。
【００１４】
オフセット電源ＶＳ(３)が数１００Ｖに昇圧されている場合、オフセット電源ＶＳ(３)と高耐圧ＭＯＳトランジスタ(５)のドレイン間に挿入されているダイオード(１０)がオンし、ドレイン電位Ｖｄsは、ＶＳ―ＶＦ(ダイオード(１０)の順方向電圧)にクランプされる。高耐圧ＭＯＳトランジスタ(５)の電流シンク能力が十分にあれば、ダイオード(１０)を通じ、オフセット電源ＶＳ(３)よりドレイン電流は供給される。
【００１５】
ここで、ツェナーダイオード(６)が無かった場合は図６に関して既述したように、ゲート〜ソース間の電圧Ｖgsが大きいと、高耐圧ＭＯＳトランジスタ(５)に過大な電流が流れ、素子破壊に至る場合があった。しかし図１の回路構成によれば、ゲート〜ソース間の電圧Ｖgsは、ツェナーダイオード(６)の降伏電圧(６Ｖ程度)以上には大きくならないので、高耐圧ＭＯＳトランジスタ(５)に過大なドレイン電流が流れることはなく、素子破壊に至らない信頼性の高い製品を実現できる。抵抗(８)はツェナーダイオード(６)に流れる電流を制限するためのものである。
【００１６】
実施形態２
図２に示したＨＶＩＣは、図１におけるツェナーダイオード(６)に代えて、ｎ個直列接続したダイオード(１１)を、カソード側を高耐圧ＭＯＳトランジスタ(５)のソースに接続している。この場合、ゲート〜ソース間電圧Ｖgsは最大でも、ダイオード(１１)の順方向電圧×ｎＶに抑制される。個数ｎの加減により、Ｖgsを随意な値に設定できるため、高耐圧ＭＯＳトランジスタ(５)に過大なドレイン電流が流れることはなく、素子破壊に至らない信頼性の高い製品を実現できる。抵抗(８)はダイオード(１１)に流れる電流を制限するためのものである。
【００１７】
実施形態３
図３に示したＨＶＩＣは、図６において、高耐圧ＭＯＳトランジスタ(５)のソース〜接地間に抵抗(１２)を挿入したものである。既述したように、ゲート〜ソース間に印加される電圧Ｖgsに応じ増加するため、数１００Ｖの電圧がドレインからソース間に印加されている状態で、ゲート〜ソース間に、電源Ｖccに近い電圧(１５〜２０Ｖ)が印加されると、高耐圧ＭＯＳトランジスタ(５)に過大な電流が流れたが、本実施形態のように、高耐圧ＭＯＳトランジスタ(５)のソース〜接地間に抵抗(１２)が挿入されていると、ドレイン電流が増大すれば、抵抗(１２)の両端電圧が増大し、ソース電位が持ち上げられる。ソース電位が持ち上がった分だけ、ゲート〜ソース間電圧Ｖgsが小さくなり、ドレイン電流が抑制され、高耐圧ＭＯＳトランジスタ(５)の素子破壊を防止できる。
【００１８】
実施形態４
図４に示したＨＶＩＣは、図１におけるツェナーダイオード(６)に代えて、温度補償付定電流源(１３)を用いている。この定電流源(１３)のシンク電流により、抵抗(８)の両端電圧が発生し、ゲート〜ソース間電圧Ｖgsが小さくなるため、ドレイン電流が抑制され、高耐圧ＭＯＳトランジスタ(５)の素子破壊を防止できる。
【００１９】
また、定電流源(１３)の電流シンク特性に温度補償機能を持たせたことにより、抵抗(８)の温度特性および高耐圧ＭＯＳトランジスタ(５)のゲート〜ソース間電圧Ｖgsに対するドレイン電流の温度特性を補償することができ、より高精度でドレイン電流を制限できる。
【００２０】
実施形態５
図５に示したＨＶＩＣは、図５における抵抗(８)と並列に、コンデンサ(１４)を接続したものである。高耐圧ＭＯＳトランジスタ(５)のゲート〜ソース間には、破線で示したゲート容量(１５)に示されるように、大きなキャパシタンスが存在する。そのため、非常に短い信号が入力された場合、高耐圧ＭＯＳトランジスタ(５)の動作可能なゲート電位まで持ち上がらず、信号を伝達できなかった。
【００２１】
しかし、本実施形態では、入力信号により、駆動用インバータ(７)のＰchＭＯＳトランジスタがオンした瞬間、高耐圧ＭＯＳトランジスタ(５)のゲート電位Ｖgsは、コンデンサ(１４)が充電されていないため、ほぼ電源ＶＣＣ(１)に近い電位まで持ち上がる。高耐圧ＭＯＳトランジスタ(５)は十分なゲート電位により動作し、信号を伝達することができる。その後、定電流源(１３)のシンク電流により、コンデンサ(１４)が充電され、高耐圧ＭＯＳトランジスタ(５)のゲート電位Ｖgsは所定の電位(ドレイン電流値を制限するためのＶgs)に収束する。本実施形態によれば、高耐圧ＭＯＳトランジスタ(５)の応答速度を向上させ。高精度な製品を実現させる。
【００２２】
【発明の効果】
この発明は、数Ｖのレベル信号を高レベルの信号に変換・伝達するレベルシフト回路において、信号レベル変換部に用いられる高耐圧素子のゲート〜ソース間に印加された過大電圧を低減する電圧低減手段を備えたので、ゲート〜ソース間に過大電圧の印加による素子破壊を防止でき、高い信頼性のレベルシフト回路を実現できる。
【００２３】
又、高耐圧素子のゲートに挿入される抵抗と並列にコンデンサを接続したので、高耐圧ＭＯＳトランジスタが動作するゲート電圧に達する時間に満たない極めて短い入力信号が入力された場合でも、その高耐圧ＭＯＳトランジスタ(５)が確実にオンするようになり、応答速度が改善される。
【図面の簡単な説明】
【図１】  本発明の第１実施形態を示した高電圧集積回路(ＨＶＩＣ)の図
【図２】  本発明の第２実施形態を示した高電圧集積回路(ＨＶＩＣ)の図
【図３】  本発明の第３実施形態を示した高電圧集積回路(ＨＶＩＣ)の図
【図４】  本発明の第４実施形態を示した高電圧集積回路(ＨＶＩＣ)の図
【図５】  本発明の第５実施形態を示した高電圧集積回路(ＨＶＩＣ)の図
【図６】  従来の高電圧集積回路(ＨＶＩＣ)の図
【符号の説明】
１  ＨＶＩＣ用電源ＶＣＣ、２  パワー素子用電源ＨＶ、３  オフセット電源ＶＳ、４  フローティング電源ＶＢ、５  高耐圧ＭＯＳトランジスタ、６  ツェナーダイオード、７  駆動用インバータ、８  抵抗、９  抵抗、１０  ダイオード、１１  ダイオード、１２  抵抗、１３  定電流源、１４  コンデンサ、１５  ゲート容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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