(57)【特許請求の範囲】
【請求項１】
半導体基板上に第１の酸化膜、第１の窒化膜、第２の酸化膜及び第２の窒化膜を順に形成する段階と、
前記第２の窒化膜上に所定形状の第１のマスクを形成する段階と、
前記第１のマスクを利用して前記第２の窒化膜及び第２の酸化膜をエッチングする段階と、
前記第１のマスクを除去する段階と、
結果物構造上に第１のスペーサ膜を形成した後に、前記第１のスペーサ膜の全面をエッチングして、残された前記第２の酸化膜及び第２の窒化膜の側面に第１のスペーサを形成し、前記第１のスペーサをマスクとして前記第１の窒化膜の一部分をエッチングする段階と、
前記第１の窒化膜の一部分をエッチングする段階とは別の、前記第１の酸化膜の一部分をウェットエッチングによって除去する段階と、
前記半導体基板の露出された部分にゲート絶縁膜及びゲート伝導体層を順に形成した後、前記残された第２の窒化膜を化学的機械研磨（ＣＭＰ）のストップレイヤーとして利用して化学的機械研磨を実施してゲート伝導体を形成する段階と、
前記残された第２の窒化膜、第２の酸化膜、第１の窒化膜及び第１のスペーサをウェットエッチングする段階と、
前記ゲート伝導体をマスクとして使用して前記半導体基板の全面にＬＤＤ（Ｌｏｗ  Ｄｏｐｅｄ  Ｄｒａｉｎ）インプラントを実施してＬＤＤ領域を形成する段階と、
前記ＬＤＤ領域を含む前記半導体基板の全面に第２のスペーサ膜を形成した後に、前記第２のスペーサ膜の全面をエッチングして、前記ゲート伝導体の側面に第２のスペーサを形成する段階と、
前記第２のスペーサを含む前記ゲート伝導体をマスクとして使用して前記半導体基板の全面にソース／ドレインインプラントを実施してソース／ドレイン領域を形成する段階と、
前記残された第１の酸化膜を除去する段階と、
前記ゲート伝導体と前記ソース／ドレイン領域にサリサイドを形成する段階を含むことを特徴とする半導体素子のショートチャンネルトランジスタの製造方法。
【請求項２】
前記第１のスペーサ膜は窒化物を利用することを特徴とする請求項１に記載の半導体素子のショートチャンネルトランジスタの製造方法。
【請求項３】
前記第１のスペーサ膜の幅を調節してチャンネルの大きさを調節することを特徴とする請求項１に記載の半導体素子のショートチャンネルトランジスタの製造方法。
【請求項４】
前記第２のスペーサ膜は酸化物を利用することを特徴とする請求項１に記載の半導体素子のショートチャンネルトランジスタの製造方法。
【請求項５】
前記第２のスペーサ膜は窒化物を利用することを特徴とする請求項１に記載の半導体素子のショートチャンネルトランジスタの製造方法。
【請求項６】
前記ゲート伝導体はポリシリコンを利用することを特徴とする請求項１に記載の半導体素子のショートチャンネルトランジスタの製造方法。
【請求項７】
前記ゲート伝導体はメタルを利用することを特徴とする請求項１に記載の半導体素子のショートチャンネルトランジスタの製造方法。
【請求項８】
前記第１の酸化膜の一部分をウェットエッチングによって除去する段階において除去される前記第１の酸化膜の一部分の幅は、それに先立つ段階において除去される前記第１の窒化膜の一部分の幅よりも大きいことを特徴とする請求項１に記載の半導体素子のショートチャンネルトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子のショートチャンネル（Ｓｈｏｒｔ−Ｃｈａｎｎｅｌ）トランジスタの製造方法に関するものであり、特に半導体素子の極微細化に取り組むためにショートチャンネルを有するトランジスタを製造するショートチャンネルトランジスタの製造方法に関するものである。
【０００２】
【従来の技術】
図１は従来技術による半導体素子のトランジスタの製造方法を説明するための断面図である。
【０００３】
図示するように、所定高さのフィールド酸化膜（図示せず）が形成された半導体基板１の上部にバッファーゲート絶縁膜２、ポリシリコン層３ａ及びハードマスク層３ｂを順次積層する。
【０００４】
次いで、ハードマスク層３ｂをゲート電極の形態でパターニングした後、ポリシリコン層３ａ及びバッファーゲート絶縁膜２をハードマスク層３ｂの形態に対応してパターニングして、ゲート（ｇ）を形成する。
【０００５】
その後、公知の方法によってゲート（ｇ）の両側にスペーサ４を形成した後、スペーサ４外側の半導体基板１に不純物を注入してソース領域及びドレイン領域５を形成する。
【０００６】
【発明が解決しようとする課題】
ところが、前記構成を有する従来の半導体素子のトランジスタの製造方法においてはショートチャンネルトランジスタを作製するのが困難であり、またトランジスタのショートチャンネル効果（Ｓｈｏｒｔ  Ｃｈａｎｎｅｌ  Ｅｆｆｅｃｔ）とＤＩＢＬ（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）を克服するために追加的な工程が要求されるという問題があった。
【０００７】
したがって、本発明は前記問題点を解決するためになされたものであり、本発明の目的はスペーサ（Ｓｐａｃｅｒ）を利用して極微細素子に適合した半導体素子のショートチャンネルトランジスタを製造する方法を提供することにある。
【０００８】
また、本発明の他の目的はスペーサを利用することによる低ドープドレイン構造：ＬＤＤ（Ｌｏｗ  Ｄｏｐｅｄ  Ｄｒａｉｎ）注入領域をトランジスタのチャンネル領域からすこし離れるように形成することによって、トランジスタのＳＣＥ（Ｓｈｏｒｔ  Ｃｈａｎｎｅｌ  Ｅｆｆｅｃｔ）とＤＩＢＬ（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）の効果を減らすことができる半導体素子のショートチャンネルトランジスタの製造方法を提供することにある。
【０００９】
また、本発明のまた他の目的は従来の半導体素子のトランジスタの製造方法において、トランジスタのショートチャンネル効果とＤＩＢＬを克服するための追加的な工程を排除することによって製造コストを低減させた半導体素子のショートチャンネルトランジスタの製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するための本発明による半導体素子のショートチャンネルトランジスタの製造方法は、半導体基板上に第１の酸化膜、第１の窒化膜、第２の酸化膜及び第２の窒化膜を順に形成する段階と、前記第２の窒化膜上に所定形状の第１のマスクを形成する段階と、前記第１のマスクを利用して前記第２の窒化膜及び第２の酸化膜をエッチングする段階と、前記第１のマスクを除去する段階と、結果物構造上に第１のスペーサ膜を形成した後に、前記第１のスペーサ膜の全面をエッチングして、残された前記第２の酸化膜及び第２の窒化膜の側面に第１のスペーサを形成し、前記第１のスペーサをマスクとして前記第１の窒化膜の一部分をエッチングする段階と、前記第１の窒化膜の一部分をエッチングする段階とは別の、前記第１の酸化膜の一部分をウェットエッチングによって除去する段階と、前記半導体基板の露出された部分にゲート絶縁膜及びゲート伝導体層を順に形成した後、前記残された第２の窒化膜を化学的機械研磨（ＣＭＰ）のストップレイヤーとして利用して化学的機械研磨を実施してゲート伝導体を形成する段階と、前記残された第２の窒化膜、第２の酸化膜、第１の窒化膜及び第１のスペーサをウェットエッチングする段階と、前記ゲート伝導体をマスクとして使用して前記半導体基板の全面にＬＤＤ（Ｌｏｗ  Ｄｏｐｅｄ  Ｄｒａｉｎ）インプラントを実施してＬＤＤ領域を形成する段階と、前記ＬＤＤ領域を含む前記半導体基板の全面に第２のスペーサ膜を形成した後に、前記第２のスペーサ膜の全面をエッチングして、前記ゲート伝導体の側面に第２のスペーサを形成する段階と、前記第２のスペーサを含む前記ゲート伝導体をマスクとして使用して前記半導体基板の全面にソース／ドレインインプラントを実施してソース／ドレイン領域を形成する段階と、前記残された第１の酸化膜を除去する段階と、前記ゲート伝導体と前記ソース／ドレイン領域にサリサイドを形成する段階を含むことを特徴とする。
【００１１】
前記第１のスペーサ膜は窒化物を利用することが望ましい。
【００１２】
前記第１のスペーサ膜の幅を調節してチャンネルの大きさを調節することが望ましい。
【００１３】
前記第２のスペーサ膜は酸化物または窒化物を利用することが望ましい。
【００１４】
前記ゲート伝導体はポリシリコンまたはメタル（Ｍｅｔａｌ）を利用することが望ましい。
【００１５】
前記第１の酸化膜の一部分をウェットエッチングによって除去する段階において除去される前記第１の酸化膜の一部分の幅は、それに先立つ段階において除去される前記第１の窒化膜の一部分の幅よりも大きいことが望ましい。
以上のような本発明の目的と別の特徴及び長所などは次に参照する本発明の好適な実施例に対する以下の説明から明確になるであろう。
【００１６】
【発明の実施の形態】
以下、本発明の実施例に関して添付図面を参照しながら詳細に説明する。
図２ないし図５は本発明による半導体素子のショートチャンネルトランジスタの製造方法を説明するための断面図である。
【００１７】
図２に示すように、半導体基板１上に第１の酸化膜３、第１の窒化膜５、第２の酸化膜７及び第２の窒化膜８を順に堆積させた後に、前記第２の窒化膜８上に感光膜を利用して所定形状の第１のマスク３０を形成する。
【００１８】
続いて、図３に示すように、前記第１のマスク３０を利用して前記第２の窒化膜８と前記第２の酸化膜７を順にドライエッチングする。図面符号８’は、そのドライエッチング後に残された第２の窒化膜を図示したものであり、図面符号７’は、そのドライエッチング後に残された第２の酸化膜を図示したものである。
【００１９】
次に、前記第１のマスク３０を除去した後に、残された第２の窒化膜８’と第２の酸化膜７’を含んだ基板の全面に第１のスペーサ膜を蒸着し、その第１のスペーサ膜の全面をエッチングして第１のスペーサ９を形成する。この時、前記第１のスペーサ膜の材質としては窒化物を利用する。また、前記第１のスペーサ９を形成するために実施するエッチング工程時に、前記第１の窒化膜５が前記第１のスペーサ膜をマスクとしてエッチングされる。図面符号５’は、そのエッチング工程後に残された第１の窒化膜を図示したものである。また、第１のスペーサ膜の幅を調節してトランジスタのチャンネルの大きさを調節することができる。
【００２０】
この後、ウェットエッチングにより前記第１の酸化膜３をエッチングする。図示している図面符号３’は、ウェットエッチング後に残された第１の酸化膜である。
【００２１】
その次に、図３に示す露出された前記半導体基板１上にゲート絶縁膜１１及びゲート伝導体層を順に蒸着した後、残された第２の窒化膜８’をストップレイヤー（Ｓｔｏｐ  Ｌａｙｅｒ）として利用して化学的機械研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）を行い、ゲート伝導体１３を形成する。ゲート伝導体１３の材料としてはポリシリコン又はメタル（ｍｅｔａｌ）を使用する。
【００２２】
この後、ウェットエッチングを利用して前記第２の窒化膜８’、前記第１のスペーサ９、第２の酸化膜７’、第１の窒化膜５’を順に除去する。
【００２３】
その後、インプラント（ｉｍｐｌａｎｔａｔｉｏｎ）を行って、ＬＤＤ（Ｌｏｗ  Ｄｏｐｅｄ  Ｄｒａｉｎ）注入領域１５を形成する。この後に、結果物構造の全面に第２のスペーサ膜を堆積させた後、前記第２のスペーサ膜の全面をエッチングしてゲート伝導体１３の側面に第２のスペーサ１７を形成する。この時、前記第２のスペーサ膜の材質としては酸化物または窒化物を利用する。
【００２４】
その後に、マスクとして使用される第２のスペーサ１７を含んだゲート伝導体１３に対してソース／ドレインインプラントを実施してソース／ドレイン領域１９を形成した後に、ウェットエッチングにより前記第１の酸化膜３’を除去して図４の構造を形成する。
【００２５】
この後、図５に示すように、前記ゲート伝導体１３とソース／ドレイン１９の領域にサリサイド（Ｓａｌｉｃｉｄｅ）領域２１を形成する。
【００２６】
【発明の効果】
以上で説明したように、本発明の半導体素子のショートチャンネルトランジスタの製造方法によると、スペーサ（Ｓｐａｃｅｒ）を利用して極微細素子に適合したショートチャンネルを有するトランジスタを提供することができる。
【００２７】
また、スペーサを利用することによるＬＤＤ注入領域をトランジスタのチャンネル領域からすこし離れるように形成することによって、トランジスタのＳＣＥ（Ｓｈｏｒｔ  Ｃｈａｎｎｅｌ  Ｅｆｆｅｃｔ）とＤＩＢＬ（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）を減らし、トランジスタの性能を向上させることができる。
【００２８】
また、従来の半導体素子のトランジスタの製造方法において、トランジスタのショートチャンネル効果とＤＩＢＬを克服するための追加的な工程を排除することができるので、製造コストを低減させることができる。
【００２９】
また、サーマルバジェット（ｔｈｅｒｍａｌ  ｂｕｄｇｅｔ）に対する影響を避けて素子の信頼性を向上させることにより、半導体素子の収率を向上させることができる。
【００３０】
上述の実施例は本発明の例示の目的のために開示されたものであり、当業者ならば本発明の思想の範囲内で多様な修正、変更、付加などが可能であり、このような修正、変更などは特許請求の範囲に属するものとして見るべきである。
【図面の簡単な説明】
【図１】従来技術による半導体素子のトランジスタの製造方法を説明するための断面図である
【図２】本発明による半導体素子のショートチャンネルトランジスタの製造方法を説明するための断面図である
【図３】本発明による半導体素子のショートチャンネルトランジスタの製造方法を説明するための断面図である
【図４】本発明による半導体素子のショートチャンネルトランジスタの製造方法を説明するための断面図である。
【図５】本発明による半導体素子のショートチャンネルトランジスタの製造方法を説明するための断面図である
【符号の説明】
１  半導体基板
３、３’  第１の酸化膜
５、５’  第１の窒化膜
７、７’  第２の酸化膜
８、８’  第２の窒化膜
９  第１のスペーサ
１１  ゲート絶縁膜
１３  ゲート伝導体
１５  ＬＤＤ（Ｌｏｗ  Ｄｏｐｅｄ  Ｄｒａｉｎ）注入領域
１７  第２のスペーサ
１９  ソースドレイン領域
２１  サリサイド
３０  第１のマスク（第１の感光膜）
【図１】
0003813577.tif 000002
【図２】
0003813577.tif 000003
【図３】
0003813577.tif 000004
【図４】
0003813577.tif 000005
【図５】
0003813577.tif 000006