(57)【特許請求の範囲】
【請求項１】
ｘ２ｎ（ｎ≧２）ビットのビット構成であることを示すビット構成信号に応答して複数の制御信号を発生する制御部と、
各々前記複数の制御信号の中の１つの制御信号とデータの読出動作時にイネーブルになる読出制御信号とに応答して所定の内部電圧を発生する複数の内部電圧発生部とを具備し、
前記複数の制御信号に応じて前記複数の内部電圧発生部のうち（ｎ−１）個の内部電圧発生部のみ動作し、
前記の各内部電圧発生部は、
前記複数の制御信号の中の１つの制御信号と前記読出制御信号とを入力として、前記１つの制御信号と前記読出制御信号がアクティブの場合に活性化される電流源と、
電源電圧、基準電圧及び前記電流源に連結され、前記電流源がアクティブの時に内部電圧を発生する比較部とを具備する、
ことを特徴とする半導体メモリ装置の内部電圧制御回路。
【請求項２】
前記ビット構成は、ｘ４、ｘ８、ｘ１６及びｘ３２ビットを含むことを特徴とする請求項１に記載の半導体メモリ装置の内部電圧制御回路。
【請求項３】
前記比較部は、
前記電源電圧にソースが連結された第１ＰＭＯＳトランジスタと、
前記電源電圧にソースが連結され、前記第１ＰＭＯＳトランジスタのゲートにゲート及びドレインが連結された第２ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインにドレインが連結され、前記基準電圧にゲートが連結され、前記電流源にソースが連結された第１ＮＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタのドレインにドレインが連結され、前記第１ＮＭＯＳトランジスタのソースにソースが連結された第２ＮＭＯＳトランジスタと、
前記電源電圧にソースが連結され、前記第１ＮＭＯＳトランジスタのドレインにゲートが連結され、前記第２ＮＭＯＳトランジスタのゲートにドレインが連結された第３ＰＭＯＳトランジスタとを具備し、
前記第３ＰＭＯＳトランジスタのドレインに内部電圧を発生することを特徴とする請求項１に記載の半導体メモリ装置の内部電圧制御回路。
【請求項４】
前記電流源は、
ゲートが前記１つの制御信号に連結され、ソースが接地された第３ＮＭＯＳトランジスタと、
前記第３ＮＭＯＳトランジスタのドレインにソースが連結され、前記読出制御信号にゲートが連結され、前記比較部にドレインが連結された第４ＮＭＯＳトランジスタと、
を具備することを特徴とする請求項１に記載の半導体メモリ装置の内部電圧制御回路。
【請求項５】
ｘ２ｎ（ｎ≧２）ビットのビット構成であることを示すビット構成信号に応答して複数の制御信号を発生する制御部と、
各々前記複数の制御信号の中の１つの制御信号とデータの読出動作時にイネーブルになる読出制御信号とに応答して所定の内部電圧を発生する複数の内部電圧発生部とを具備し、
前記複数の制御信号に応じて前記複数の内部電圧発生部のうち（ｎ−１）個の内部電圧発生部のみ動作し、
前記制御部は、
ｘ４ビット構成を示すビット構成信号とｘ８ビット構成を示すビット構成信号とを入力として、両ビット構成信号のうち少なくとも１つが論理ハイである場合に論理ハイとなる１つの制御信号を発生するＮＯＲゲートと、
前記ｘ８ビット構成を示すビット構成信号を入力として、該ビット構成信号と同一レベルの制御信号を発生するバッファと、
を具備することを特徴とする半導体メモリ装置の内部電圧制御回路。
【請求項６】
ビット構成を示す複数のビット構成信号に応答して複数の制御信号を発生する制御部と、
前記制御部に連結されて前記複数の制御信号とデータの読出動作時にイネーブルになる読出制御信号とに応答して所定の内部電圧を発生する複数の内部電圧発生部とを具備し、
前記の各内部電圧発生部は、
前記複数の制御信号と前記読出制御信号とを入力とする電流源と、
基準電圧、電源電圧及び前記電流源に連結された比較部と、
を具備し、前記読出制御信号がアクティブであり、前記複数の制御信号の少なくとも１つの制御信号がアクティブである場合に活性化されて、前記比較部で内部電圧を発生する、
ことを特徴とする半導体メモリ装置の内部電圧制御回路。
【請求項７】
前記比較部は、
前記電源電圧にソースが連結された第１ＰＭＯＳトランジスタと、
前記電源電圧にソースが連結され、前記第１ＰＭＯＳトランジスタのゲートにゲート及びドレインが連結された第２ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインにドレインが連結され、前記基準電圧にゲートが連結され、前記電流源にソースが連結された第１ＮＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタのドレインにドレインが連結され、前記第１ＮＭＯＳトランジスタのソースにソースが連結された第２ＮＭＯＳトランジスタと、
前記電源電圧にソースが連結され、前記第１ＮＭＯＳトランジスタのドレインにゲートが連結され、前記第２ＮＭＯＳトランジスタのゲートにドレインが連結された第３ＰＭＯＳトランジスタと、
を具備し、前記第３ＰＭＯＳトランジスタのドレインに内部電圧を発生することを特徴とする請求項６に記載の半導体メモリ装置の内部電圧制御回路。
【請求項８】
前記電流源は、
前記比較部にドレインが連結され、前記読出制御信号にゲートが連結された第３乃至第４ＮＭＯＳトランジスタと、
前記第３ＮＭＯＳトランジスタのソースにドレインが連結され、前記複数の制御信号の中の１つの制御信号にゲートが連結され、ソースが接地された第５ＮＭＯＳトランジスタと、
前記第４ＮＭＯＳトランジスタのソースにドレインが連結され、前記複数の制御信号の中の他の１つの制御信号にゲートが連結され、ソースが接地された第６ＮＭＯＳトランジスタと、
を具備することを特徴とする請求項６に記載の半導体メモリ装置の内部電圧制御回路。
【請求項９】
ビット構成を示す複数のビット構成信号に応答して複数の制御信号を発生する制御部と、
前記制御部に連結されて前記複数の制御信号とデータの読出動作時にイネーブルになる読出制御信号とに応答して所定の内部電圧を発生する複数の内部電圧発生部とを具備し、
前記の各内部電圧発生部は、
前記読出制御信号を入力とする電流源と、
前記複数の制御信号と電源電圧とを入力とする電圧源と、
基準電圧、前記電源電圧及び前記電流源に連結された比較部と、
を具備し、前記読出制御信号がアクティブであり、前記複数の制御信号の少なくとも１つの制御信号がアクティブである場合に活性化されて、前記電圧源で内部電圧を発生する、
ことを特徴とする半導体メモリ装置の内部電圧制御回路。
【請求項１０】
前記比較部は、
前記電源電圧にソースが連結された第４ＰＭＯＳトランジスタと、
前記電源電圧にソースが連結され、前記第４ＰＭＯＳトランジスタのゲートにゲート及びドレインが連結された第５ＰＭＯＳトランジスタと、
前記第４ＰＭＯＳトランジスタのドレインにドレインが連結され、前記基準電圧にゲートが連結され、前記電流源にソースが連結された第７ＮＭＯＳトランジスタと、
前記第５ＰＭＯＳトランジスタのドレインにドレインが連結され、前記第７ＮＭＯＳトランジスタのソースにソースが連結された第８ＮＭＯＳトランジスタと、
を具備することを特徴とする請求項９に記載の半導体メモリ装置の内部電圧制御回路。
【請求項１１】
前記電圧源は、
前記複数の制御信号のうち１つの制御信号を反転させるインバータと、
前記インバータの出力端にゲートが連結され、前記電源電圧にソースが連結された第４ＰＭＯＳトランジスタと、
前記第４ＰＭＯＳトランジスタのドレインにソースが連結され、前記比較部にゲートが連結された第５ＰＭＯＳトランジスタと、
前記第５ＰＭＯＳトランジスタのゲートにゲートが連結され、前記電源電圧にソースが連結された第６ＰＭＯＳトランジスタと、
前記第６ＰＭＯＳトランジスタのドレインにソースが連結され、前記第５ＰＭＯＳトランジスタのドレインにドレインが連結されて内部電圧を出力する第７ＰＭＯＳトランジスタと、
前記複数の制御信号の中の他の１つの制御信号を反転させて前記第７ＰＭＯＳトランジスタのゲートに出力する他のインバータと、
を具備することを特徴とする請求項９に記載の半導体メモリ装置の内部電圧制御回路。
【請求項１２】
前記電流源は、前記読出制御信号にゲートが連結され、前記比較部にドレインが連結され、ソースが接地された第９ＮＭＯＳトランジスタを具備することを特徴とする請求項９に記載の半導体メモリ装置の内部電圧制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に半導体メモリ装置の出力バッファ部のための内部電圧制御回路及びその制御方法に関する。
【０００２】
【従来の技術】
最近、半導体メモリ装置の集積度の増加と共にデータの出力速度及び帯域幅(band width）が増加している。特に同期式DRAM(Synchronous DRAM)半導体装置の出力モードの一種であるバースト動作が重要になり、これに伴ってデータの保持時間(tOH)とデータの出力時点(tSAC)との間の間隔(gap）が重要な変数となっている。所定のデータの保持時間とデータの出力時点に前記間隔を加えるとサイクルタイム(tCC）となり、前記間隔が増加することによってサイクルタイムが増加する。サイクルタイムが増加すると半導体メモリ装置の帯域幅が減少する。従って、広帯域幅を実現しようとする方向とは反対となる。
【０００３】
データの保持時間とデータの出力時点との間隔は、電源電圧(Vcc）の変化、温度変化、工程変化、出力ピンの間の不一致等により発生し、その中でも電源電圧の変化と温度変化による間隔の増加が著しい。電源電圧の変化による前記間隔の増加を抑制するために出力バッファ用の内部電圧発生部を使用する。出力バッファのみのために用いられる内部電圧発生部は、外部電源電圧の変動、例えば3.0〜3.6ボルトの電圧変動による影響が小さいため、一定のレベルの電流を出力バッファに供給し得る。このような電流の供給能力を制御するために内部電圧制御回路が使われる。
【０００４】
図1は、従来技術に係る半導体メモリ装置の内部電圧制御回路を説明するためのブロック図である。図1には、説明の便宜上、8個の出力バッファ21乃至28と、2個の内部電圧発生部13、15のみを示している。実際には、32個の出力バッファと4個の内部電圧発生部が使われる場合もある。
【０００５】
図1に示すように、半導体メモリ装置11内には、内部電圧制御回路17と、第1乃至第8出力バッファ21乃至28が設けられている。
【０００６】
内部電圧制御回路17は、第1、第2内部電圧発生部13、15を具備する。内部電圧制御回路17は、外部制御信号ENを入力とし、内部電圧IVCを出力する。外部制御信号ENがアクティブ(active)になると、第1、第2内部電圧発生部13、15は各々所定の内部電圧IVCを出力する。
【０００７】
内部電圧IVCは、第1乃至第8出力バッファ21乃至28を動作させるために必要な電圧である。第1乃至第8出力バッファ21乃至28は、内部電圧IVCを供給されてデータ信号D0乃至D7を半導体メモリ装置11の外部に出力する。即ち、第1乃至第8出力バッファ21乃至28からデータDOUT0乃至DOUT7が出力される。
【０００８】
図2は、第1乃至第2内部電圧発生部13、15の各回路を示している。前記第1、第2内部電圧発生部13、15は、その構造が同一であるので、説明の重複を避けるため、ここでは第1内部電圧発生部13について説明する。
【０００９】
図2に示すように、第1内部電圧発生部13は、比較部31と電流源33とにより構成された差動増幅器よりなる。
【００１０】
電流源33は、外部制御信号ENがゲートに印加されるNMOSトランジスタ41より、外部制御信号ENがアクティブ、即ち論理ハイレバルになると、NMOSトランジスタ41がアクティブになる。このとき、比較部31から接地端子GNDに一定の電流が流れるため、NMOSトランジスタ41は電流源の役割をする。
【００１１】
比較部31は、２つのNMOSトランジスタ43、45と、3個のPMOSトランジスタ47、49、51を具備する。NMOSトランジスタ43、45のゲートには、各々基準電圧VREFと前記内部電圧IVCが印加される。NMOSトランジスタ43のゲート電圧は、NMOSトランジスタ45のゲート電圧と比較され、ゲート電圧の高い方が活性化される。即ち、基準電圧VREFが内部電圧IVCより高いとNMOSトランジスタ43が活性化され、逆に、内部電圧IVCが基準電圧VREFより高いとNMOSトランジスタ45が活性化される。
【００１２】
次に、図2に示す第1内部電圧発生部13の全般的な動作を説明する。外部制御信号ENがアクティブになると、NMOSトランジスタ41がアクティブになる。外部制御信号ENは、半導体メモリ装置11の読出動作時に論理ハイ（アクティブ）になる。次いで、基準電圧VREFによりNMOSトランジスタ43が活性化され、これによりノードN1が接地（GND）電圧レベルに降下する。これによりPMOSトランジスタ51がアクティブになり、内部電圧IVCは電源電圧（VCC）レベルまで上昇する。次いで、内部電圧IVCが基準電圧VREFより高くなるとNMOSトランジスタ45が活性化され、NMOSトランジスタ43は非活性化される。NMOSトランジスタ45が活性化されると、ノードN2の電圧レベルが接地端子（GND）の電圧レベルまで降下する。
【００１３】
これによりPMOSトランジスタ47とPMOSトランジスタ49とが同時に活性化されてノードN1の電圧レベルが上昇するため、PMOSトランジスタ51は非活性化される。PMOSトランジスタ51が非活性化されると、内部電圧IVCは電圧レベルが降下することになるのでNMOSトランジスタ45は非活性化される。逆に、NMOSトランジスタ43は再び活性化される。
【００１４】
このようにNMOSトランジスタ43とNMOSトランジスタ45とが交互に活性化されて内部電圧IVCが発生する。外部制御信号ENが活性化されると第2内部電圧発生部15も第1内部電圧発生部13と同一の動作をし、第1内部電圧発生部13が発生する内部電圧と同一レベルの内部電圧を発生する。
【００１５】
前述のように、従来は、外部制御信号ENがアクティブになると第1、第2内部電圧発生部13、15が全て動作して内部電圧IVCを発生させる。仮に第1乃至第8出力バッファ21乃至28のうち第1乃至第4出力バッファ21乃至24のみが使われる場合であっても、第1、第2内部電圧発生部13、15は全て内部電圧を発生するため、第1乃至第4出力バッファ21乃至24に供給される電流は第1乃至第8出力バッファ21乃至28に供給される電流の2倍となる。換言すれば、出力バッファの数が減少すると各出力バッファに供給される電流量は増加し、出力バッファの数が増加すると各出力バッファに供給される電流量は減少する。
【００１６】
従って、内部電圧制御回路が一定の電流を供給できないという問題点が生じる。また、出力バッファの数が少ない場合には１つの内部電圧発生部のみを使用すれば十分であるにも拘らず２つの内部電圧発生部が全て動作するため、電力の消耗も増加する。
【００１７】
【発明が解決しようとする課題】
本発明は、上記の問題点に鑑みてなされたものであり、例えば、出力バッファの数に関係なく略一定の電流を供給する半導体メモリ装置の内部電圧制御回路を提供することを目的とする。
【００１８】
また、本発明は、略一定の電流を供給するための半導体メモリ装置の内部電圧制御方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明の１つの実施の形態に係る半導体メモリ装置の内部電圧制御回路は、制御部と複数の内部電圧発生部とを具備する。前記制御部は、x2n(n≧2)ビットの構成信号に応答して複数の制御信号を発生する。前記の各内部電圧発生部は、前記複数の制御信号の中の１つの制御信号とデータの読出動作時にイネーブル状態になる読出制御信号とに応答して所定の内部電圧を発生する。そして、前記制御信号に応じて(n-1)個の内部電圧発生部のみが動作する。
【００２０】
前記の各内部電圧発生部は、複数の制御信号の中の１つの制御信号と読出制御信号を入力として、１つの制御信号と読出制御信号がアクティブの場合に活性化される電流源と、Vcc、基準電圧及び電流源に連結され、電流源が活性化される時に内部電圧を発生する比較部とを具備する。
【００２１】
本発明の１つの実施の形態に係る半導体メモリ装置の内部電圧制御方法は、外部から入力される制御信号とx2n(n≧2)ビットの構成情報を有するビット構成信号に応答して所定の内部電圧を発生する複数の内部電圧発生部を制御する半導体メモリ装置の内部電圧制御方法において、制御信号が発生する段階と、ビットの構成信号が発生する段階及びビット構成情報の量に応じて、(n-1)個の内部電圧発生部を活性化する段階とを含む。
【００２２】
【発明の実施の形態】
以下、図面を参照しながら本発明の好適な実施の形態を説明する。
【００２３】
図3は、本発明の好適な実施の形態に係る半導体メモリ装置の内部電圧制御回路を説明するためのブロック図である。図3に示すように、半導体メモリ装置101内には、内部電圧制御回路103と、第1乃至第8出力バッファ111乃至118が設けられている。
【００２４】
内部電圧制御回路103は、制御部105と、第1、第2内部電圧発生部107、109を具備する。
【００２５】
制御部105は、x4ビットの構成信号とx8ビットの構成信号を入力として出力信号OUT1、OUT2を発生する。
【００２６】
第1、第2内部電圧発生部107、109は、外部から入力される外部制御信号ENを入力として内部電圧IVCを発生する。外部制御信号ENがアクティブになると、第1、第2内部電圧発生部107、109は、各々所定の内部電圧IVC、例えば2.0ボルトの内部電圧IVCを発生する。内部電圧IVCは、第1乃至第8出力バッファ111乃至118が動作するために必要な電源電圧である。第1乃至第8出力バッファ111乃至118は、内部電圧IVCを供給されてデータ信号D0乃至D7を半導体メモリ装置101の外部に出力する。即ち、第1乃至第8出力バッファ111乃至118からデータDOUT0乃至DOUT7が出力される。
【００２７】
図4は、図3に示す制御部105の回路図である。制御部105は、x4ビットの構成信号（x4）とx8ビットの構成信号（x8）を入力とし、制御信号OUT1、OUT2を発生する。
【００２８】
制御部105はORゲート141を具備する。ORゲート141は、x4ビットの構成信号とx8ビットの構成信号とを入力として制御信号OUT1を発生する。x4ビットの構成信号とx8ビットの構成信号のうち少なくとも何れか１つが論理ハイであれば、制御信号OUT1は論理ハイとなり、x4ビットの構成信号とx8ビットの構成信号が全て論理ローであれば、制御信号OUT1は論理ローとなる。制御信号OUT2はx8ビットの構成信号と同一論理の信号である。
【００２９】
図5は、図3に示す第1、第2内部電圧発生部107、109の回路図である。第1内部電圧発生部107と第2内部電圧発生部109とは、その構成が同一であるので、重複説明を避けるため、ここでは第1内部電圧発生部107に関してのみ説明する。
【００３０】
第1内部電圧発生部107は、比較部151と電流源153とを具備する。比較部151は、第1乃至第3PMOSトランジスタ161、163、165と、第1、第2NMOSトランジスタ171、173とで構成される。第1、第2PMOSトランジスタ161、163のソースには電源電圧（Vcc）が連結されており、第1内部電圧発生部151を動作させるために必要な電力が供給される。
【００３１】
第1、第2PMOSトランジスタ161、163は、そのゲートが第2PMOSトランジスタ163のドレインに連結されており、第2PMOSトランジスタ163のドレインが電源電圧（Vcc）レベルになると、第1、第2PMOSトランジスタ161、163は非活性化され、第2PMOSトランジスタ163のドレインが接地（GND）電圧レベルになると、第1、第2PMOSトランジスタ161、163は活性化されて電源電圧（Vcc）から供給される電流を第1、第2NMOSトランジスタ171、173に伝達する。
【００３２】
第3PMOSトランジスタ165は、そのソースが電源電圧（Vcc）に連結され、そのゲートは第1PMOSトランジスタ161のドレインに連結されている。第3PMOSトランジスタ165は、第1PMOSトランジスタ161のドレイン、即ちノード(N1)が電源電圧(Vcc)レベルであれば非活性化され、ノード(N1)が接地(GND)電圧レベルであれば活性化されて内部電圧IVCを発生する。
【００３３】
第1NMOSトランジスタ171は、そのドレインが第1PMOSトランジスタ161のドレインに連結されており、そのゲートは基準電圧VREFに連結されている。基準電圧VREFは、図3の第1乃至第8出力バッファ111乃至118から出力されるデータの出力が出力ハイ電圧(Voh：Output High Voltage)を満たす値で決定される。従って、第1NMOSトランジスタ171は、基準電圧VREFのレベルに応じて活性化するか否かが決定される。即ち、基準電圧VREFが電源電圧Vccに近づくと第1NMOSトランジスタ171は活性化され、前記基準電圧VREFが前記接地(GND)電圧に近づくと第1NMOSトランジスタ171は非活性化される。
【００３４】
第2NMOSトランジスタ173は、そのドレインが第2PMOSトランジスタ163のドレイン、即ちノードN2に連結されており、そのゲートは第3PMOSトランジスタ165のドレイン、即ち内部電圧IVCに連結され、そのソースは第1NMOSトランジスタ171のソースに連結されている。従って、第2NMOSトランジスタ173は、内部電圧IVCのレベルに応じて活性化するか否かが決定される。即ち、内部電圧IVCが電源電圧Vccに近づくと第2NMOSトランジスタ173は活性化され、内部電圧IVCが接地端(GND)電圧に近づくと第2PMOSトランジスタ173は非活性化される。
【００３５】
電流源153は、第3、第4NMOSトランジスタ181、183よりなる。第3NMOSトランジスタ181は、そのゲートが制御信号OUT1に連結され、そのソースは接地端GNDに連結されている。従って、第3NMOSトランジスタ181は、制御信号OUT1が論理ハイであればアクティブになり、制御信号OUT1が論理ローであれば非活性化される。
【００３６】
第4NMOSトランジスタ183は、そのゲートが外部制御信号ENに連結され、そのドレインが比較部151の第1、第2NMOSトランジスタ171、173のソースに連結され、そのソースは第3NMOSトランジスタ181のドレインに連結されている。従って、第4NMOSトランジスタ183は、外部制御信号ENが論理ハイであれば活性化され、外部制御信号ENが論理ローであれば非活性化される。ここで、外部制御信号ENと制御信号OUT1が共に論理ハイであれば電流源153は活性化され、比較部151から接地端子GNDに流れる電流を一定にする電流源としての機能を果たす。
【００３７】
一方、外部制御信号ENと制御信号OUT1のうち少なくとも何れか１つが論理ローであれば電流源153は非活性化されて電流源としての機能を失う。電流源153が非活性化されると、第1内部電圧発生部107は動作しないので、内部電圧IVCは発生しない。
【００３８】
図3及び図4を参照しながら図5に示す内部電圧発生部の動作を説明する。
【００３９】
まず、x4ビットの構成信号のみが論理ハイの場合に関して説明する。第1乃至第4出力バッファ111乃至114のみが使われる場合にx4ビットの構成信号が論理ハイとなる。この際、x8ビットの構成信号は当然に論理ローである。x4ビットの構成信号が論理ハイになると、制御部105の出力信号のうち制御信号OUT1が論理ハイになり、制御信号OUT2が論理ローになる。従って、第2内部電圧発生部109は動作せず第1内部電圧発生部107のみが動作する。
【００４０】
ここで、外部制御信号ENは、半導体メモリ装置101の読出動作時に論理ハイに活性化される信号であって、図3に示す回路では、説明の便宜上、常に論理ハイになっていると仮定する。仮に、外部制御信号ENが論理ローに非活性化されていると、図3に示す内部電圧制御回路103は全く動作しない。一方、外部制御信号ENと制御信号OUT1が論理ハイであれば電流源153は活性化される。
【００４１】
初期状態では内部電圧IVCは０ボルトであり、基準電圧VREFは電源電圧Vccに近い電圧、例えば2.5ボルトである。従って、第1NMOSトランジスタ171が先に活性化される。これにより、ノードN1が接地(GND)電圧レベルとなって第3PMOSトランジスタ165が活性化され、電源電圧Vccが第3PMOSトランジスタ165を通して伝達されるため、内部電圧IVCは電源電圧(Vcc)レベルまで上昇する。内部電圧IVCが上昇して基準電圧VREFより電圧レベルが高くなると、第2NMOSトランジスタ173が活性化されてノードN2が接地(GND)電圧レベルになる。このとき、第1NMOSトランジスタ171は非活性化される。
【００４２】
ノードN2が接地(GND)電圧レベルになると、第1PMOSトランジスタ161と第2PMOSトランジスタ163が活性化され、これによりノードN1の電圧レベルが電源電圧Vccレベルまで上昇する。これと同時に内部電圧IVCの電圧レベルも降下する。内部電圧IVCが降下して基準電圧VREFより低くなると、第2NMOSトランジスタ173は非活性化され、第1NMOSトランジスタ171は活性化されてノードN1の電圧レベルは再び降下するので第3PMOSトランジスタ165は再び活性化される。これにより、内部電圧IVCは再び上昇する。このように第1、第2NMOSトランジスタ171、173の活性化及び非活性化が繰返されながら内部電圧IVCが発生する。
【００４３】
x8ビットの構成信号が論理ハイに活性化されると、制御信号OUT1、OUT2は共に論理ハイになる。一般に第1乃至第8出力バッファ111乃至118が全て使われる場合にx8ビットの構成信号が活性化される。この際、x4ビットの構成信号は当然に論理ローである。
【００４４】
制御信号OUT1、OUT2が共に論理ハイになると、第1内部電圧発生部107と第2内部電圧発生部109が共に動作するため、内部電圧制御回路103の電流供給能力は第1内部電圧発生部107のみが動作する時に比べて高くなる。従って、8個の出力バッファ111乃至118が使われる場合であっても4個の出力バッファ111乃至114が使われる場合と同様の電流が前記内部電圧制御部103から供給される。
【００４５】
このように、x2n(n≧2)ビットの構成信号に応じて動作する内部電圧発生部の数を(n-1)個に調整することにより、内部電圧制御回路103の電流供給能力が調節され、内部電圧IVCの端子に供給する電流を常に略一定にすることができる。例えば、ビット構成信号がx4であれば1つの内部電圧発生部を動作させて内部電圧IVCを発生させ、ビット構成信号がx8であれば2つの内部電圧発生部を動作させて内部電圧IVCを発生させ、ビット構成信号がx16であれば3つの内部電圧発生部を動作させて内部電圧IVCを発生させ、ビット構成信号がx32であれば4つの内部電圧発生部を動作させて内部電圧IVCを発生させる。
【００４６】
内部電圧IVCの端子に供給される電流が一定であれば、データの保持時間（tOH）とデータの出力時点（tSAC）との間の間隔を狭くし、これによりデータのサイクルタイム（tCC）を短くして高帯域幅の半導体メモリ装置101を実現することができる。
【００４７】
図6は、本発明に係る半導体メモリ装置の内部電圧制御回路の第2の実施の形態を示す回路図である。図6に示すように、この実施の形態に係る半導体メモリ装置101a内には、内部電圧制御回路103aと、第1乃至第8出力バッファ111a乃至118aとが設けられている。
【００４８】
内部電圧制御回路103aは、制御部105aと、第1、2内部電圧発生部107a、109aとを具備する。
【００４９】
制御部105aは、x4ビットの構成信号とx8ビットの構成信号を入力として出力信号OUT1、OUT2を発生する。
【００５０】
第1内部電圧発生部107a及び第2内部電圧発生部109aは、各々外部制御信号ENと制御信号OUT1、OUT2を入力として所定の内部電圧IVC、例えば2.0ボルトの内部電圧IVCを発生する。外部制御信号ENは、半導体メモリ装置101aの読出動作時に論理ハイになる。内部電圧IVCは、第1乃至第8出力バッファ111a乃至118aを動作させるために必要な電圧である。第1乃至第8出力バッファ111a乃至118aは、内部電圧IVCを供給されてデータ信号D0乃至D7を半導体メモリ装置101aの外部に出力する。即ち、第1乃至第8出力バッファ111a乃至118aからデータDOUT0〜DOUT7が出力される。
【００５１】
図7は、図6に示す制御部105aの回路図である。制御部105aは、x4ビットの構成信号(x4)とx8ビットの構成信号(x8)を入力として制御信号OUT1、OUT2を出力する。制御部105aは、ORゲート191を具備する。ORゲート191は、x4ビットの構成信号とx8ビットの構成信号とを入力として制御信号OUT1を出力する。ORゲート191は、x4ビットの構成信号とx8ビットの構成信号のうち少なくとも何れか１つが論理ハイであれば論理ハイになり、両方が論理ローであれば論理ローになる。制御信号OUT2は、x8ビットの構成信号と同一論理の信号である。
【００５２】
図8は、図6に示す第1、第2内部電圧発生部107a、109aの第1実施例を示す回路図である。図８において、第1内部電圧発生部107aと第2内部電圧発生部109aとはその構成が同一であるので、重複説明を避けるために第1内部電圧発生部107aに関してのみ説明する。
【００５３】
第1内部電圧発生部107aは、比較部201と電流源203とで構成される。
【００５４】
比較部201は、第1乃至第3PMOSトランジスタ211、213、215と、第1、第2NMOSトランジスタ221、223とで構成される。第1、第2PMOSトランジスタ211、213のソースには電源電圧Vccが連結されており、第1内部電圧発生部107aを動作させるために必要な電力が供給される。
【００５５】
第1、第2PMOSトランジスタ211、213は、そのゲートが第2PMOSトランジスタ213のドレインに連結されているため、第2PMOSトランジスタ213のドレインが電源電圧Vccレベルになると非活性化され、第2PMOSトランジスタ213のドレインが接地(GND)電圧レベルとなると活性化されて電源電圧Vccを第1、第2NMOSトランジスタ221、223に供給する。
【００５６】
第3PMOSトランジスタ215は、そのソースが電源電圧Vccに連結され、そのゲートが第1PMOSトランジスタ211のドレインに連結されているため、第1PMOSトランジスタ211のドレインが電源電圧Vccレベルであれば非活性化され、第1PMOSトランジスタ211のドレインが接地端子(GND)レベルであれば活性化されて内部電圧IVCを発生する。
【００５７】
第1NMOSトランジスタ221は、そのドレインが第1PMOSトランジスタ211のドレインに連結されており、そのゲートは基準電圧VREFに連結されているため、基準電圧VREFのレベルに応じて活性化するか否かが決定される。即ち、基準電圧VREFが電源電圧Vccに近づくと第1NMOSトランジスタ221は活性化され、基準電圧VREFが接地端子(GND)電圧に近づくと第1NMOSトランジスタ221は非活性化される。基準電圧VREFは、第1乃至第8出力バッファ111a乃至118aから出力されるデータの出力が前述の出力ハイ電圧Vohを満たす値に決定される。
【００５８】
第2NMOSトランジスタ223は、そのドレインが第2PMOSトランジスタ213のドレインに連結されており、そのゲートは第3PMOSトランジスタ215のドレイン、即ち内部電圧IVCに連結されており、そのソースは第1NMOSトランジスタ221のソースに連結されている。従って、第2NMOSトランジスタ223は内部電圧IVCのレベルに応じて活性化するか否かが決定される。即ち、内部電圧IVCが電源電圧Vccに近づくと第2NMOSトランジスタ223は活性化され、内部電圧IVCが接地端(GND)電圧に近づくと第2NMOSトランジスタ223は非活性化される。
【００５９】
電流源203は、第3乃至第6NMOSトランジスタ225、227、229、231で構成される。
【００６０】
第3、第4NMOSトランジスタ225、227は、外部外部制御信号ENにそのゲートが連結されており、比較部201の第1、第2NMOSトランジスタ221、223のソースにそのドレインが連結されている。従って、第3、第4NMOSトランジスタ225、227は外部制御信号ENが論理ハイであれば活性化され、外部制御信号ENが論理ローであれば非活性化される。
【００６１】
第5NMOSトランジスタ229は、制御信号OUT1にそのゲートが連結されており、第3NMOSトランジスタ225のソースにそのドレインが連結されており、そのソースは接地されている。従って、第5NMOSトランジスタ229は制御信号OUT1が論理ハイであれば活性化され、制御信号OUT1が論理ローであれば非活性化される。
【００６２】
第6NMOSトランジスタ231は、制御信号OUT2にそのゲートが連結されており、第4NMOSトランジスタ227のソースにそのドレインが連結されており、そのソースは接地されている。従って、第6NMOSトランジスタ231は、制御信号OUT2が論理ハイであれば活性化され、制御信号OUT2が論理ローであれば非活性化される。ここで、外部制御信号ENが論理ハイの状態で、制御信号OUT1、OUT2のうち少なくとも何れか１つが論理ハイになると、電流源203は活性化されて比較部201から接地端GNDに流れる電流を一定にする電流源として機能する。一方、外部制御信号ENと制御信号OUT1、OUT2が全て論理ハイになると、外部制御信号ENと制御信号OUT1のみが論理ハイになった場合又は外部制御信号ENと制御信号OUT2のみが論理ハイになった場合の2倍の電流が電流源203を通して流れる。
【００６３】
図8に示す第1内部電圧発生部107aの動作を図6及び図7を参照しながら説明する。
【００６４】
まず、x4ビットの構成信号のみが論理ハイの場合に関して説明する。一般に、第1乃至第4出力バッファ111a乃至114aのみが使われる場合に、x4ビットの構成信号は論理ハイになる。この時、x8ビットの構成信号は論理ローである。x4ビットの構成信号が論理ハイになると、制御部105aの出力信号のうち制御信号OUT1のみが論理ハイになる。この場合、第1、第2内部電圧発生部107a、109aが共に動作するが、第1内部電圧発生部107aの動作と第2内部電圧発生部109aの動作とは同一であるため、ここでは重複説明を避けるために第1内部電圧発生部107aに関してのみ説明する。
【００６５】
また、外部制御信号ENは、半導体メモリ装置101aの読出動作時に論理ハイに活性化される信号であるが、図6に示す回路では、説明の便宜上、常に論理ハイであるものと仮定する。外部制御信号ENが論理ローに非活性化されていると、第1、第2内部電圧発生部107a、109aは共に動作しない。ここでは、外部制御信号ENと制御信号OUT1が論理ハイであるため、電流源203の第3NMOSトランジスタ225と第5NMOSトランジスタ229のみが活性化される。
【００６６】
初期状態では内部電圧IVCは０ボルトであり、基準電圧VREFは電源電圧Vccに近い電圧、例えば2.5ボルトである。従って、第1NMOSトランジスタ221が先に活性化されてノードN3が接地(GND)電圧レベルになる。これにより、第3PMOSトランジスタ215が活性化されて電源電圧Vccが第3PMOSトランジスタ215を通して伝達されるため、内部電圧IVCは電源電圧(Vcc)レベルまで上昇する。内部電圧IVCが上昇して基準電圧VREFよりその電圧レベルが高くなると第2NMOSトランジスタ223が活性化されてノードN4が接地(GND)電圧レベルになる。この時、第1NMOSトランジスタ221は非活性化される。
【００６７】
これにより、第3PMOSトランジスタ215のゲートから第1NMOSトランジスタ221を通して接地端GNDに至る経路が遮断されるため、第3PMOSトランジスタ215は非活性化される。また、ノードN4が接地(GND)電圧レベルとなると、第1、第2PMOSトランジスタ211、213は共に活性化されため、ノードN3とノードN4との電圧レベルは電源電圧(Vcc)レベルまで上昇する。
【００６８】
ノードN3の電圧レベルが電源電圧Vccに近づくと第3PMOSトランジスタ215は非活性化される。これにより、内部電圧IVCは電源電圧Vccレベルから徐々に降下し始める。そして、内部電圧IVCの電圧レベルが基準電圧VREFの電圧レベルより低くなると、第2NMOSトランジスタ223は非活性化される。これにより、ノードN4はフローティング(floating)状態になるため、第1、第2PMOSトランジスタ211、213は共に非活性化される。
【００６９】
そして、時間が経過すると、第1NMOSトランジスタ221が活性化されてノードN3の電圧レベルが電源電圧(Vcc)レベルから再び接地(GND)電圧レベルに降下し、これにより第3PMOSトランジスタ215が再び活性化されて内部電圧IVCの電圧レベルを上昇させる。このような動作が繰り返しながら、第1内部電圧発生部107aは、内部電圧IVCを発生する。第2内部電圧発生部109aも、第1内部電圧発生部と同様に動作して内部電圧IVCを発生する。
【００７０】
一方、x8ビットの構成信号が論理ハイにイネーブルされると、制御信号OUT1、OUT2は共に論理ハイになる。一般に、8個の出力バッファが使われる場合に、x8ビットの構成信号が論理ハイになる。この時、x4ビットの構成信号は論理ローである。
【００７１】
制御信号OUT1、OUT2が共に論理ハイになると、第3乃至第6NMOSトランジスタ225、227、229、231が全て活性化される。この場合、電流源203を通して流れる電流の大きさは、第3NMOSトランジスタ225及び第5NMOSトランジスタ229、又は第4NMOSトランジスタ227及び第6NMOSトランジスタ231が活性化される時の2倍になる。電流源203を通して流れる電流が大きくなると、第1内部電圧発生部107aの応答時間(response time）が速くなるだけでなく第1内部電圧発生部107aの電流供給能力が向上する。また、第1内部電圧発生部107aの電流供給能力が向上するのと同時に、第2内部電圧発生部109aの電流供給能力も第1内部電圧発生部107aと同様に向上するので、図6に示す内部電圧制御回路103aの全体的な電流供給能力が向上する。
【００７２】
以上のように、x8ビットの構成信号が論理ハイになる場合、x4ビットの構成信号が論理ハイとなる場合に比べて内部電圧制御回路(図6の103a）の電流供給能力が2倍に向上するため、第1乃至第8出力バッファ111a乃至118aに一定のレベルの電流を供給し得る。すなわち、ビット構成信号（出力バッファの数）が増加すると、内部電圧制御回路(図6の103a）の電流供給能力も向上するため、常に一定のレベルの内部電流が供給される。従って、広帯域幅の半導体メモリ装置101aを実現することができる。一方、ビット構成信号が小さい場合、即ち、使用される出力バッファの数が少ない場合は、第1乃至第2内部電圧発生部107a、109aから供給される電流も小さくなるため電力消耗が減少される。
【００７３】
図9は、図6に示す第1、第2内部電圧発生部107a、109aの第2実施例を示す回路図である。図9において、第1内部電圧発生部107aと第2内部電圧発生部109aはその構成が同一であるので、重複説明を避けるために第1内部電圧発生部107aについて説明する。
【００７４】
第1内部電圧発生部107aは、比較部201a、電流源203a及び電圧源205を具備する。
【００７５】
比較部201aは、第1及び第2PMOSトランジスタ311及び313と、第1及び第2NMOSトランジスタ331及び333とで構成される。
【００７６】
第1、第2PMOSトランジスタ311、313は、電源電圧Vccにそのソースが連結されており、そのゲートが第2PMOSトランジスタ313のドレインに連結されている。従って、第2PMOSトランジスタ313のドレインが前記電源電圧(Vcc)レベルになると第1、第2PMOSトランジスタ311、313は非活性化され、第2PMOSトランジスタ313のドレインが接地(GND)電圧レベルになると第1、第2PMOSトランジスタ311、313は活性化されて電源電圧Vccを各々第1、第2NMOSトランジスタ331、333に供給する。
【００７７】
第1NMOSトランジスタ331は、第1PMOSトランジスタ311のドレインにそのドレインが連結されており、基準電圧VREFにそのゲートが連結されており、基準電圧VREFのレベルに応じて活性化するか否かが決定される。即ち、第1NMOSトランジスタ331は、基準電圧VREFが電源電圧Vccに近づくと活性化され、基準電圧VREFが接地（GND）電圧に近づくと非活性化される。基準電圧VREFは第1乃至第8出力バッファ111a乃至118aから出力されるデータの出力が出力ハイ電圧Vohを満たす値に決定される。
【００７８】
第2NMOSトランジスタ333は、第2PMOSトランジスタ313のドレインにそのドレインが連結されており、内部電圧IVCにそのゲートが連結されており、第1NMOSトランジスタ331のソースにそのソースが連結されている。従って、第2NMOSトランジスタ333は、内部電圧IVCのレベルに応じて活性化するか否かが決定される。即ち、第2NMOSトランジスタ333は、内部電圧IVCが電源電圧Vccに近づくと活性化され、内部電圧IVCが接地端(GND)電圧に近づくと非活性化される。
【００７９】
電圧源205は、第1乃至第2インバータ341、343と、第3乃至第6PMOSトランジスタ315、317、319、321とで構成される。第1インバータ341は、制御信号OUT1を反転させて出力する。第2インバータ343は制御信号OUT2を反転させて出力する。
【００８０】
第3PMOSトランジスタ315は、電源電圧Vccにソースが連結されており、第1インバータ341にそのゲートが連結されている。従って、第3PMOSトランジスタ315は、第1インバータ341の出力が論理ローであれば活性化され、第1インバータ341の出力が論理ハイであれば非活性化される。
【００８１】
第4PMOSトランジスタ317は、第3PMOSトランジスタ315のドレインにそのソースが連結されており、第1PMOSトランジスタ311のドレイン、即ち、ノードN5にそのゲートが連結されており、内部電圧IVCにそのドレインが連結されている。従って、第4PMOSトランジスタ317は、ノードN5が電源電圧Vccレベルになると非活性化され、ノードN5が接地(GND)電圧レベルになると活性化される。
【００８２】
第5PMOSトランジスタ319は、電源電圧Vccにソースが連結されており、ノードN5にゲートが連結されている。従って、第5PMOSトランジスタ319は第4PMOSトランジスタ317のようにノードN5が電源電圧(Vcc)レベルになると非活性化され、ノードN5が接地(GND)電圧レベルになると活性化される。
【００８３】
第6PMOSトランジスタ321は、第5PMOSトランジスタ319のドレインにソースが連結されており、第2インバータ343の出力端にゲートが連結されており、内部電圧IVCにドレインが連結されている。従って、第2インバータ343の出力が論理ハイになると非活性化され、第2インバータ343の出力が論理ローになると活性化される。
【００８４】
電流源203aは、第3NMOSトランジスタ335で構成される。第3NMOSトランジスタ335は、外部制御信号ENにゲートが連結されており、比較部201aの第1、第2NMOSトランジスタ331、333のソースにそのドレインが連結されており、ソースは接地されている。従って、第3NMOSトランジスタ335は、外部制御信号ENが論理ハイであれば活性化され、外部制御信号ENが論理ローであれば非活性化される。第3NMOSトランジスタ335は、活性化されると、比較部201aから接地端GNDに流れる電流の流れを一定にする電流源として機能する。外部制御信号ENは、図6に示す半導体メモリ装置101aの読出動作時にのみ論理ハイになる。
【００８５】
ここで、外部制御信号ENが論理ハイで、ノードN5が接地(GND)電圧レベルの時、制御信号OUT1及び制御信号OUT2のうち少なくとも何れか１つが論理ハイになると電圧源205が活性化されて内部電圧IVCが発生する。一方、制御信号OUT1及び制御信号OUT2が共に論理ハイであれば、制御信号OUT1のみが論理ハイの場合及び制御信号OUT2のみが論理ハイの場合の2倍の電流が電圧源205を通して流れることになり、第1内部電圧発生部107aの電流供給能力が2倍に向上する。
【００８６】
図6を参照しながら図9に示す第1内部電圧発生部107aの動作を説明する。まず、制御信号OUT1のみが論理ハイの場合に関して説明する。この時、制御信号OUT2は論理ローである。制御信号OUT1が論理ハイになると第3PMOSトランジスタ315は活性化される。この状態で外部制御信号ENが論理ハイになると第3NMOSトランジスタ315が活性化される。
【００８７】
初期状態で内部電圧IVCは０ボルトであり、基準電圧VREFは電源電圧Vccに近い電圧、例えば2.5ボルトである。従って、第1NMOSトランジスタ331がまず活性化される。これにより、ノードN5は接地(GND)電圧レベルになり、第4PMOSトランジスタ317及び第5PMOSトランジスタ319は活性化される。一方、第6PMOSトランジスタ321は非活性化されているので、第5PMOSトランジスタ319が活性化されてもこの時点では何ら影響も及ばない。
【００８８】
第3乃至第4PMOSトランジスタ315、317が活性化されると電源電圧Vccが第3、第4PMOSトランジスタ315、317を通して伝達されて内部電圧IVCは電源電圧Vccレベルまで上昇する。
【００８９】
内部電圧IVCの電圧レベルが上昇して基準電圧VREFより高くなると第2NMOSトランジスタ333が活性化されてノードN6が接地(GND)電圧レベルになり、同時に第1NMOSトランジスタ331が非活性化される。これにより、接地端GNDから第1NMOSトランジスタ331を通して第4PMOSトランジスタ317のゲートに至る経路が遮断されて第4PMOSトランジスタ317及び第5PMOSトランジスタ319は非活性化される。
【００９０】
ノードN6が接地(GND)電圧レベルとなると第1、第2PMOSトランジスタ311、313は共に活性化されるのでノードN5とノードN6の電圧レベルは電源電圧Vccレベルまで上昇する。ノードN5が電源電圧Vccレベルに近づくと第4、第5PMOSトランジスタ317、319は共に非活性化されるので内部電圧IVCはフローティング状態になり、電源電圧Vccレベルから徐々に電圧が降下する。そして、内部電圧IVCの電圧レベルが基準電圧VREFの電圧レベルより低くなると、第2NMOSトランジスタ333は非活性化され、第1NMOSトランジスタ331は活性化される。従って、ノードN6もフローティング状態になって第1、第2PMOSトランジスタ311、313が非活性化され、これによりノードN5もフローティング状態になる。第1NMOSトランジスタ331が活性化されるとノードN5の電圧レベルは電源電圧Vccレベルから接地(GND)電圧レベルまで降下し、これにより第4PMOSトランジスタ317と第5PMOSトランジスタ319が再び活性化されて内部電圧IVCの電圧レベルを上昇させる。このような動作が繰り返されながら第1内部電圧発生部107aは内部電圧IVCを発生する。
【００９１】
制御信号OUT1、OUT2が共に論理ハイになると、第3PMOSトランジスタ315及び第6PMOSトランジスタ321が共に活性化される。この場合、電圧源205を通して流れる電流の大きさは、制御信号OUT1のみが論理ハイの場合に電圧源205を通して流れる電流の大きさの2倍に増加する。電圧源205を通して流れる電流が大きくなると、第1内部電圧発生部107aの応答時間が速くなるだけでなく、第1内部電圧発生部107aの電流供給能力が向上する。第1内部電圧発生部107aの電流供給能力が向上する場合、第2内部電圧発生部109aの電流供給能力も第1内部電圧発生部107aと同様に向上するので、第1、第2内部電圧発生部107a、109a（図９参照）を用いる内部電圧制御回路103a（図6参照）の全体的な電流供給能力が向上する。
【００９２】
以上のように、x8ビットの構成信号が論理ハイになる場合、x4ビット構成信号が論理ハイになる場合に比べて、内部電圧制御回路(図6の103a）の電流供給能力が2倍に向上し、第1乃至第8出力バッファ111a乃至118aに一定のレベルの電流が供給され得る。即ち、ビット構成信号（出力バッファの数）が大きい場合には内部電圧の制御回路(図6の103a）の電流供給能力が向上するため、常に一定のレベルの電流が供給され、これにより広帯域幅の半導体メモリ装置101aを実現することができる。また、ビット構成信号（出力バッファの数）が小さい場合、即ち用いられる出力バッファの数が少ない場合には第1乃至第2内部電圧発生部(図9の107a、109a)から供給される電流が小さいため電力消耗が減少する。
【００９３】
図10は、本発明に係る内部電圧制御方法の第1実施例を示す流れ図である。図10は、制御部と内部電圧発生部とを具備する半導体メモリ装置に関する内部電圧制御方法に関するもので、外部制御信号発生段階400と、ビット構成信号の発生段階410と、ビット構成信号の確認段階420と、内部電圧の発生段階430とを含む。
【００９４】
外部制御信号の発生段階400では、半導体メモリ装置の読出動作時に外部制御信号(図3のEN）がイネーブル状態になる。これにより内部電圧発生部が動作待機状態になる。
【００９５】
ビット構成信号の発生段階410では、ビット構成信号(図3のx4又はx8)が発生する。即ち、x4ビットの構成信号とx8ビットの構成信号のうち１つがイネーブル状態になる。
【００９６】
ビット構成信号の確認段階420では、x2n(n≧2)ビットの各ビット構成信号のうちイネーブル状態のビット構成信号がどのビット構成信号であるのかが確認される。例えば、x4ビットのビット構成信号がイネーブル状態であれば(n=2)であり、x8ビットのビット構成信号がイネーブル状態であれば(n=3)である。
【００９７】
内部電圧の発生段階430では、(n-1)個の内部電圧発生部が動作して内部電圧が発生する。例えば、(n=2)であれば1つの内部電圧発生部が動作し、(n=3)であれば2つの内部電圧発生部が動作して内部電圧が発生する。nが大きいほど、即ちビット構成信号が示すビット数が大きいほど、内部電圧発生部の内部電圧供給能力が高くなる。
【００９８】
図11は、本発明に係る内部電圧制御方法の第2実施例を示す流れ図である。図11は、制御部と内部電圧発生部とを具備する半導体メモリ装置に関する内部電圧制御方法に関するもので、外部制御信号の発生段階500と、ビット構成信号の発生段階510と、ビット構成信号の確認段階520と、供給電流量の調節段階530とを含む。
【００９９】
外部制御信号の発生段階500では、半導体メモリ装置の読出動作時に外部制御信号(図6のEN）がイネーブル状態になる。これにより内部電圧発生部が動作待機状態になる。
【０１００】
ビット構成信号の発生段階510では、ビット構成信号(図6のx4またはx8)が発生する。即ち、x4ビットの構成信号とx8ビットの構成信号のうち１つがイネーブル状態になる。
【０１０１】
ビット構成信号の確認段階520では、x2n(n≧2)ビットの各ビット構成信号のうちイネーブル状態のビット構成信号がどのビット構成信号であるのかが確認される。例えば、x4ビットのビット構成信号がイネーブル状態であれば(n=2)であり、x8ビットのビット構成信号がイネーブル状態であれば(n=3)である。
【０１０２】
供給電流量の調節段階530では、nに応じて内部電圧発生部の内部電圧の供給能力が調整される。例えば、(n=2)であれば内部電圧発生部の内部電圧の供給能力が最小になり、(n=3)であれば内部電圧発生部の内部電圧の供給能力がその2倍になる。
【０１０３】
本発明は、上記の実施の形態に限定されず、本発明の技術的思想の範囲内で様々な変形が可能である。
【０１０４】
【発明の効果】
本発明によれば、ビット構成信号が示すビット数が小さいと電流供給能力が低くなり、ビット構成信号が示すビット数が大きいと電流供給能力が高くなるので、常に略一定のレベルの電流が出力バッファに供給される。また、ビット構成信号に応じて電流供給能力が調整されるので電力の消耗が低減される。
【０１０５】
【図面の簡単な説明】
【図１】従来技術に係る半導体メモリ装置の内部電圧制御回路を説明するためのブロック図である。
【図２】図1に示す第1及び第2内部電圧発生部の回路図である。
【図３】本発明に係る半導体メモリ装置の内部電圧制御回路の第1の実施の形態を示すブロック図である。
【図４】図3に示す制御部の回路図である。
【図５】図3に示す第1及び第2内部電圧発生部の回路図である。
【図６】本発明に係る半導体メモリ装置の内部電圧制御回路の第2の実施の形態を示すブロック図である。
【図７】図6に示す制御部の回路図である。
【図８】図6に示す第1及び第2内部電圧発生部の第1実施例を示す回路図である。
【図９】図6に示す第1及び第2内部電圧発生部の第2実施例を示す回路図である。
【図１０】本発明に係る内部電圧制御方法の第1実施例を示す流れ図である。
【図１１】本発明に係る内部電圧制御方法の第2実施例を示す流れ図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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