(57)【特許請求の範囲】
【請求項１】
基準入力クロック信号に関係する出力クロック信号を生成するＰＬＬ回路において、
基準入力クロック信号のパルスと前記出力クロック信号に係るフィードバック信号のパルスとの位相差に関係する信号を出力する位相差検出手段、
前記ＰＬＬ回路がアンロック状態にあるか否かを検出する状態検出手段、
前記位相差検出手段の出力に関係する周波数の信号を発生する発振手段、
前記発振手段の出力を遅延させた信号を前記出力クロック信号として出力する遅延手段、及び
前記遅延手段における遅延時間を制御する遅延時間制御手段、
を有し、
前記遅延時間制御手段は、前記ＰＬＬ回路のアンロック状態期間では、前記基準入力クロック信号のパルスに対する前記フィードバック信号のパルスの位相の進み量が所定値以上であることが継続する時間が長くなるほど、遅延時間を増大させていき、また、基準入力クロック信号のパルスに対する前記フィードバック信号のパルスの位相の遅れ量が所定値以上であることが継続する時間が長くなるほど、遅延時間を減少させていくものとなっていることを特徴とするＰＬＬ回路。
【請求項２】
前記遅延時間制御手段は、前記基準入力クロック信号のパルスに対する前記フィードバック信号のパルスの位相差に関係する計数値を生成するカウンタを含み、前記遅延手段における遅延時間を前記カウンタの計数値に関係させるものである、
ことを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
前記カウンタの計数値に対応する遅延時間で前記発振手段の発振信号の各サイクルを遅延して生成した信号を出力信号とする前記遅延手段、及び
前記発振手段の発振信号の１サイクルの周期をＴ、及び前記発振手段からの発振信号の１サイクルについての前記遅延手段における遅延時間をｄとするときにｄとＴとの比ｄ／Ｔが前記カウンタの同一の計数値に対して一定範囲内となるように前記発振手段の発振信号の周波数と前記遅延手段における前記カウンタの計数値に対応する遅延時間とを整合させる整合手段、
を有していることを特徴とする請求項２記載のＰＬＬ回路。
【請求項４】
前記整合手段は、前記発振手段の発振周波数を調整するバイアス及び前記遅延手段における遅延時間を決める電流の生成のためのトランジスタのバイアスを設定するバイアス設定手段であることを特徴とする請求項３記載のＰＬＬ回路。
【請求項５】
前記整合手段は、前記発振手段の入力電圧レベルと該入力電圧レベル及び任意に調整可能な外部入力電圧とに基づいて遅延手段における遅延時間を決める電流の生成のためのトランジスタのバイアスレベルを調整するレベル調整手段であることを特徴とする請求項３記載のＰＬＬ回路。
【請求項６】
基準入力クロック信号に関係する出力クロック信号を生成するＰＬＬ回路のクロック生成方法において、
基準入力クロック信号のパルスと前記出力クロック信号に係るフィードバック信号のパルスとの位相差に関係する信号を出力する位相差検出ステップ、
前記位相差検出ステップの出力に関係する周波数の信号を発生する発振ステップ、
前記発振ステップの出力を遅延させた信号を前記出力クロック信号として出力する遅延ステップ、及び
前記遅延ステップにおける遅延時間を制御する遅延時間制御ステップ、
を有し、
前記遅延時間制御ステップは、前記ＰＬＬ回路のアンロック状態期間では、前記基準入力クロック信号のパルスに対する前記フィードバック信号のパルスの位相の進み量が所定値以上であることが継続する時間が長くなるほど、遅延時間を増大させていき、また、基準入力クロック信号のパルスに対する前記フィードバック信号のパルスの位相の遅れ量が所定値以上であることが継続する時間が長くなるほど、遅延時間を減少させていくものとなっていることを特徴とするクロック生成方法。
【請求項７】
前記遅延時間制御ステップは、前記基準入力クロック信号のパルスに対する前記フィードバック信号のパルスの位相差に関係する計数値を生成するカウンタを含み、
前記遅延時間ステップは、前記遅延ステップにおける遅延時間を前記カウンタの計数値に関係させるものである、
ことを特徴とする請求項６記載のクロック生成方法。
【請求項８】
前記カウンタの計数値に対応する遅延時間で前記発振ステップの発振信号の各サイクルを遅延して生成した信号を出力信号とする前記遅延ステップ、及び
前記発振ステップの発振信号の１サイクルの周期をＴ、及び前記発振ステップからの発振信号の１サイクルについての前記遅延ステップにおける遅延時間をｄとするときにｄとＴとの比ｄ／Ｔが前記カウンタの同一の計数値に対して一定範囲内となるように前記発振ステップの発振信号の周波数と前記遅延ステップにおける前記カウンタの計数値に対応する遅延時間とを整合させる整合ステップ、
を有していることを特徴とする請求項７記載のクロック生成方法。
【請求項９】
前記整合ステップは、前記発振ステップの発振周波数を調整するバイアス及び前記遅延ステップにおける遅延時間を決める電流の生成のためのトランジスタのバイアスを設定するバイアス設定ステップであることを特徴とする請求項８記載のクロック生成方法。
【請求項１０】
前記整合ステップは、前記発振ステップの入力電圧レベルと該入力電圧レベル及び任意に調整可能な外部入力電圧とに基づいて前記遅延ステップにおける遅延時間を決める電流の生成のためのトランジスタのバイアスレベルを調整するレベル調整ステップであることを特徴とする請求項８記載のクロック生成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ回路及びクロック生成方法に関し、例えば電源立上がり時に発振が始まりロック状態になるまでの時間、又はロック状態から何らかの外因でロックが外れ、それから再びロック状態に復帰するまでの時間（以下、適宜、「ロックアップ期間」と言う。）を短縮できるＰＬＬ回路及びクロック生成方法に関するものである。
【０００２】
【従来の技術】
ＰＬＬ回路は、多くのシステムＬＳＩにおいて例えばデータリカバリ（クロックリカバリ）、クロックデスキューイング（ｃｌｏｃｋ  ｄｅｓｋｅｗｉｎｇ）、クロック発生（ｃｌｏｃｋ  ｇｅｎｅｒａｔｉｏｎ）、及びデータ抽出（ｄａｔａ  ｅｘｔｒａｃｔｉｏｎ）等の種々の目的で使用されている。例えば、ハードディスクドライブでは、ＰＬＬ回路は、データ読込み時のデータリカバリや、クロック発生のために使用されている。ハードディスクドライブでは、ディスク上のデータの各読書きバンドは、同心円状に配置されているので、ディスク上のデータ密度を各バンドで一様化するために、ＰＬＬ回路により生成するクロックの周波数は、データ読書きバンドの位置に関係して、変化しており、ＰＬＬ回路は電源電圧立上がり時又は目標周波数が変化するごとに頻繁にアンロック状態へ遷移する。ＰＬＬ回路のアンロック状態では、磁気ヘッドはアイドリング状態になり、アイドリング期間では、ディスクへのデータの読書きが不能となるので、ロックアップ期間の増大はデータアクセスタイムの増大及びディスクにおける使用不能部分の増大につながる。したがって、ハードディスクドライブにおいてロックアップ期間の減少は必須の課題である。
【０００３】
特開平１０−２６８９６４号公報は、ＶＣＯ（電圧制御発振）から位相差検出器へのフィードバック回路に第１の遅延回路を設けること、及びＶＣＯの出力側に第２の遅延回路を設けることを開示する。該公報のＰＬＬ回路では、基準の入力クロックに対して出力クロックの位相を進ませる場合には、第１の遅延回路の遅延時間を増大させ、また、基準の入力クロックに対して出力クロックの位相を遅らせる場合には、第２の遅延回路の遅延時間を増大させ、これにより、種々の位相の出力クロックを得るに必要な素子数の低減を図っている。
【０００４】
【発明が解決しようとする課題】
特開平１０−２６８９６４号公報のＰＬＬ回路は、遅延手段において調整する遅延時間を入力クロックとフィードバック信号との位相差ではなく、入力クロックと外部の入力データとの位相差に基づいて制御するものであり、入力データが決まれば、ロックアップ期間中及びロック期間の遅延手段における遅延時間は固定されている。すなわち、該ＰＬＬ回路は、遅延手段をフィードバック部に装備するものの、ロックアップ期間中の遅延時間を適宜制御して、ロックアップ期間の短縮を図る機能は存在しない。
【０００５】
本発明の目的は、ロックアップ期間を的確に減少させることのできるＰＬＬ回路及びクロック生成方法を提供することである。
【０００６】
【課題を解決するための手段】
第１の発明のＰＬＬ回路によれば、基準入力クロック信号に関係する出力クロック信号を生成する。該ＰＬＬ回路は、基準入力クロック信号のパルスと出力クロック信号に係るフィードバック信号のパルスとの位相差に関係する信号を出力する位相差検出手段、位相差検出手段の出力に関係する周波数の信号を発生する発振手段、発振手段の出力を遅延させた信号を出力クロック信号として出力する遅延手段、及び遅延手段における遅延時間を制御する遅延時間制御手段、を有している。遅延時間制御手段は、基準入力クロック信号のパルスとフィードバック信号のパルスとの位相差の絶対値が減少する方向へ、遅延手段における遅延時間を適宜、変更するものである。
【０００７】
遅延手段は、遅延時間制御手段からの制御を受けて、発振手段の出力を、例えば該出力のサイクルの周期の数分の一から数十分の一程度の時間単位で、遅延可能となっている。ＰＬＬ回路のアンロック状態のときは、遅延時間制御手段は、基準入力クロック信号のパルスとフィードバック信号のパルスとの位相差の絶対値が減少する方向へ、遅延手段における遅延時間を変更する。ＰＬＬ回路のアンロック状態のときは、後述の図４に示されるように、基準入力クロック信号とフィードバック信号との周波数差は変動するものの、周波数差の０の時点が存在する。基準入力クロック信号のパルスとフィードバック信号のパルスとの位相差の絶対値が減少する方向へ、遅延手段における遅延時間を変更することにより、両信号の周波数差が０又はそれに近い状態の出力クロック信号を作り出すことができ、結果、後述の図８で説明するように、両信号の周波数差の変動が抑制され、ＰＬＬ回路は速やかにロック状態へ移行することができる。
【０００８】
第２の発明のＰＬＬ回路によれば、第１の発明のＰＬＬ回路において、遅延時間制御手段は、位相差検出手段の出力の示す位相差の絶対値が所定値以上となったときに、遅延手段における遅延時間を変更するものである。
【０００９】
位相差検出手段の出力の示す位相差の絶対値が小さいときは、入力クロック信号のパルスとフィードバック信号のパルスとの位相差の絶対値が小さいときであり、ＰＬＬ回路がロックアップ状態に近づいた状態も含まれ、該絶対値の減少する方向への遅延手段における遅延時間の変更は弊害となることがある。したがって、位相差検出手段の出力の示す位相差の絶対値が小さいときは、該絶対値の減少する方向への遅延手段における遅延時間の変更は取り止める。
【００１０】
第３の発明のＰＬＬ回路は、第１又は第２の発明のＰＬＬ回路において、次のものを有している。
・ＰＬＬ回路がアンロック状態にあるか否かを検出する状態検出手段
・ＰＬＬ回路がアンロック状態にあるときのみ遅延時間制御手段における遅延時間の制御を実施する遅延時間制御手段
【００１１】
ロック状態では、位相差検出手段へ入力される基準入力クロック信号及びフィードバック信号の周波数差及び位相差がほとんど零になる。位相差検出手段は、基準入力クロック信号及びフィードバック信号の位相差に関係する出力を生成するので、ロック状態は、例えば位相差検出手段の出力を一定時間、監視することにより検出することができる。
【００１２】
第４の発明のＰＬＬ回路は、第１〜第３のいずれかの発明のＰＬＬ回路において、次のものを有している。
・基準入力クロック信号のパルスに対するフィードバック信号のパルスの位相の進み量の大きいとき程、遅延手段における遅延時間を増大させ、また、基準入力クロック信号のパルスに対するフィードバック信号のパルスの位相の遅れ量の大きいとき程、遅延手段における遅延時間を減少させる遅延時間制御手段
【００１３】
第５の発明のＰＬＬ回路によれば、第１又は第２の発明のＰＬＬ回路において、遅延時間制御手段は、基準入力クロック信号のパルスに対するフィードバック信号のパルスの位相差に関係する計数値を生成するカウンタを含み、遅延手段における遅延時間をカウンタの計数値に関係させるものである。
【００１４】
好ましくは、カウンタは、所定のサンプリング間隔で、位相差検出手段の出力が基準入力クロック信号に対してフィードバック信号の進み状態を示すか遅れ状態を示すかによりカウンタ値をデクレメント又はインクレメントするものである。
【００１５】
第６の発明のＰＬＬ回路は、第５の発明のＰＬＬ回路において、次のものを有している。
・カウンタの計数値に対応する遅延時間で発振手段の発振信号の各サイクルを遅延して生成した信号を出力信号とする遅延手段
・発振手段の発振信号の１サイクルの周期をＴ、及び発振手段からの発振信号の１サイクルについての遅延手段における遅延時間をｄとするときにｄとＴとの比ｄ／Ｔがカウンタの同一の計数値に対して一定範囲内となるように発振手段の発振信号の周波数と遅延手段におけるカウンタの計数値に対応する遅延時間とを整合させる整合手段
【００１６】
電子素子は、温度変化、半導体製造上のばらつき、及び電源電圧の変動等に因り、特性が変化し、これが発振手段の発振信号の周波数や遅延手段における遅延時間の変動原因になる。発振手段の発振信号の周期Ｔに対する遅延手段の遅延時間ｄがカウンタの各計数値に対して整合が取れていない場合、カウンタの計数値が等しくても、温度、製造プロセス、及び電源電圧の変化等のために、ｄ／Ｔが変化することになる。この変化が大き過ぎると、カウンタの係数値を変えたときの位相変化量が大きくばらつくことになり、遅延時間制御手段で正しく遅延制御できなくなる。この弊害を防止するために、整合手段は、ｄ／Ｔがカウンタの同一の計数値に対して一定範囲内（ｄ／Ｔがカウンタの同一の計数値に対して同一のときは当然に該一定範囲内である。）となるように、発振手段の発振信号の周期Ｔと遅延手段におけるカウンタの計数値に対応する遅延時間ｄとを整合させる。
【００１７】
第７の発明のＰＬＬ回路によれば、第６の発明のＰＬＬ回路において、整合手段は、発振手段の発振周波数を調整するバイアス及び遅延手段における遅延時間を決める電流の生成のためのトランジスタのバイアスを設定するバイアス設定手段である。
【００１８】
第８の発明のＰＬＬ回路によれば、第６の発明のＰＬＬ回路において、整合手段は、発振手段の入力電圧レベルと該入力電圧レベル及び任意に調整可能な外部入力電圧とに基づいて遅延手段における遅延時間を決める電流の生成のためのトランジスタのバイアスレベルを調整するレベル調整手段である。
【００１９】
本発明のクロック発生方法によれば、基準入力クロック信号に関係する出力クロック信号を生成するクロック生成方法であって、次のステップを有している。
・基準入力クロック信号のパルスと出力クロック信号に係るフィードバック信号のパルスとの位相差に関係する信号を出力する位相差検出ステップ
・位相差検出ステップの出力に関係する周波数の信号を発生する発振ステップ
・発振ステップの出力を遅延させた信号を出力クロック信号として出力する遅延ステップ
・遅延ステップにおける遅延時間を制御する遅延時間制御ステップ
そして、遅延時間制御ステップは、基準入力クロック信号のパルスとフィードバック信号のパルスとの位相差の絶対値が減少する方向へ、遅延ステップにおける遅延時間を適宜、変更するものである。
【００２０】
所定態様のクロック生成方法によれば、遅延時間制御ステップは、位相差検出ステップの出力の示す位相差の絶対値が所定値以上となったときに、遅延ステップにおける遅延時間を変更するものである。さらに、所定態様のクロック生成方法は、出力クロック信号がアンロック状態にあるか否かを検出する状態検出ステップ、及び  出力クロック信号がアンロック状態にあるときのみ遅延時間制御ステップにおける遅延時間の制御を実施する遅延時間制御ステップ、を有している。さらに、所定態様のクロック生成方法は、基準入力クロック信号のパルスに対するフィードバック信号のパルスの位相の進み量の大きいとき程、遅延ステップにおける遅延時間を増大させ、また、基準入力クロック信号のパルスに対するフィードバック信号のパルスの位相の遅れ量の大きいとき程、遅延ステップにおける遅延時間を減少させる遅延時間制御ステップ、を有している。所定態様のクロック生成方法によれば、遅延時間制御ステップは、基準入力クロック信号のパルスに対するフィードバック信号のパルスの位相差に関係する計数値を生成するカウンタを含み、遅延時間ステップは、遅延ステップにおける遅延時間をカウンタの計数値に関係させるものである。
【００２１】
さらに、所定態様のクロック生成方法は、カウンタの計数値に対応する遅延時間で発振ステップの発振信号の各サイクルを遅延して生成した信号を出力信号とする遅延ステップ、及び発振ステップの発振信号の１サイクルの周期をＴ、及び発振ステップからの発振信号の１サイクルについての遅延ステップにおける遅延時間をｄとするときにｄとＴとの比ｄ／Ｔがカウンタの同一の計数値に対して一定範囲内となるように発振ステップの発振信号の周波数と遅延ステップにおけるカウンタの計数値に対応する遅延時間とを整合させる整合ステップ、を有している。所定態様のクロック生成方法によれば、整合ステップは、発振ステップの発振周波数を調整するバイアス及び遅延ステップにおける遅延時間を決める電流の生成のためのトランジスタのバイアスを設定するバイアス設定ステップであるか、又は、整合ステップは、発振ステップの入力電圧レベルと該入力電圧レベル及び任意に調整可能な外部入力電圧とに基づいて延ステップにおける遅延時間を決める電流の生成のためのトランジスタのバイアスレベルを調整するレベル調整ステップである。
【００２２】
【発明の実施の形態】
以下、発明の実施の形態について図面を参照して説明する。
図１はＰＬＬ回路１０のブロック図である。Ｄ分周器（ＤＩＶ  Ｄ）１４は、基準クロック信号を入力され、周波数を１／Ｄ倍したクロック信号を出力する。パルス発生器（ＰＧ）１５は、Ｄ分周器１４からの信号の周波数に等しい周波数でかつ一定幅のパルスを生成し、それを出力する。同様に、Ｎ分周器（ＤＩＶ  Ｎ）２９は、ＰＬＬ  Ｏｕｔであるフィードバッククロック信号を入力され、周波数を１／Ｎ倍したクロック信号を出力する。パルス発生器（ＰＧ）３０は、Ｎ分周器２９からの信号の周波数に等しい周波数でかつ一定幅のパルスを生成して、それを出力する。位相周波数検出器（ＰＦＤ）１６は、パルス発生器１５，３０からパルスを入力され、後述の図１１において詳説するように、両入力パルスの位相差に関係するパルスを出力する。該出力パルスは、パルス発生器１５，３０から入力パルスの周波数差及び位相差を反映したものとなっている。すなわち、位相周波数検出器１６は、パルス発生器３０からのパルス信号の周波数がパルス発生器１５のパルス信号の周波数に対して高いとき及びパルス発生器３０からのパルス信号の位相がパルス発生器１５のパルス信号の位相に対して進んでいるとき、ダウン信号ラインにダウン信号としてのパルスを出力し、逆のときは、アップ信号ラインにアップ信号としてのパルスを出力する。チャージポンプ（ＣＰ）１９は、位相周波数検出器１６からアップ信号を入力されている期間では、所定電流をループフィルタ（ＬＦ）２０へ供給し、位相周波数検出器１６からダウン信号を入力されている期間では、所定電流をループフィルタ２０から吸引する。ループフィルタ２０は、チャージポンプ１９により充放電を制御される蓄電圧部を備え、該蓄電圧部の出力を電圧制御発振器（ＶＣＯ）２１へ出力する。電圧制御発振器２１は、入力電圧に対応する周波数の信号を発振信号ライン５７へ出力する。可変遅延段２４は可変遅延器（ＶＤ）２５及び遅延バイアス発生器（ＤＢＧ）２６とを備えている。可変遅延器２５は、発振信号ライン５７からの入力信号を、遅延して、出力ライン５８へ出力する。可変遅延器２５における遅延時間は制御可能になっている。出力ライン５８の信号は、ＰＬＬ回路１０の出力（ＰＬＬ  Ｏｕｔ）となるほか、Ｎ分周器（ＤＩＶ  Ｎ）２９の入力ともなる。
【００２３】
遅延選択装置３４は、ローパスフィルタ（ＬＰＦ）３５、比較器（ＣＭＰ）３６、プログラマブルカウンタ（ＰＲＧ  ＣＴＲ）３７、アップダウンカウンタ（Ｕ／Ｄ  ＣＴＲ）３９、及びアンロック検出器（ＵＬＤ）３８を備えている。ローパスフィルタ３５は、位相周波数検出器１６のアップ信号及びダウン信号の低周波数成分のみを通過させる。すなわち、アップ及びダウンのパルスの内、低周波成分を持つ十分に幅の大きなパルスのみ比較器３６へ通されることになる。比較器３６は、ローパスフィルタ３５から入力されるアップ及びダウンのパルスの高さと基準の高さとを対比し、基準の高さ以上のパルスのみをプログラマブルカウンタ３７へ送る。パルス発生器１５，３０の出力パルスの位相差の絶対値が所定値以下となるときは、アップ及びダウンのパルスのパルス幅が基準値以下となるとともに、アップ及びダウンのパルスは十分に立上る前に、立下がることになり、アップ及びダウンのパルスの高さは基準値以下になる。プログラマブルカウンタ３７は、ローパスフィルタ３５及び比較器３６を通過することのできた十分に幅が大きく高さの高いアップ及びダウンのパルスのみをカウントする。このようにプログラマブルカウンタ３７においてカウントされるに至ったアップ及びダウンのパルスを、以下、適宜、「条件をクリアした」アップ及びダウンのパルスとそれぞれ呼ぶことにする。プログラマブルカウンタ３７は、条件をクリアしたアップのパルスが所定数ｍだけ連続入力されると、インクレメントパルスＩＮＣを１個、生成し、また、条件をクリアしたダウンのパルスが所定数ｍだけ連続入力されると、デクレメントパルスＤＥＣを１個だけ生成する。条件をクリアしたアップパルスが所定数ｍだけ連続入力される前に、条件をクリアしたダウンパルスが入力されると、プログラマブルカウンタ３７は計数値を１に戻し、条件をクリアしたダウンパルスをカウントするモードに移る。逆に条件をクリアしたダウンパルスが、ｍだけ連続入力される前に、条件をクリアしたアップパルスが入力されると、プログラマブルカウンタ３７は計数値を１に戻し、条件をクリアしたアップパルスをカウントするモードに移る。なお。ｍは、製造時に調整作業者による遅延調整により適宜、調整可能となっている。アップダウンカウンタ（Ｕ／Ｄ  ＣＴＲ）３９は、プログラマブルカウンタ３７においでインクレメントパルスが生成されると、計数値を１だけ増加させ、デクレメントパルスが生成されると、計数値を１だけ減少させる。アップダウンカウンタ３９の計数値には、上限及び下限があり、計数値が上限又は下限に達すると、それ以上のインクレメント及びデクレメントは不可能になっている。アップダウンカウンタ３９は例えば４ビットカウンタから成り、該４ビットカウンタの計数値の上限及び下限はそれぞれ”１１１１（＝１５）”及び”００００（＝０）”である。アップダウンカウンタ３９の出力は、アップダウンカウンタ３９の各出力ビットに対応する各遅延制御ビットライン５９を介して可変遅延器２５へ送られる。アンロック検出器３８は、パルス発生器１５，３０の出力信号、及び位相周波数検出器１６のアップ信号及びダウン信号の計４個の信号に基づいてＰＬＬ回路１０のアンロック状態及びロック状態を検出する。ＰＬＬ回路１０のロック状態では、（ａ）パルス発生器１５，３０のパルス信号の周波数及び位相は相互に等しくなり、また、（ｂ）位相周波数検出器１６の出力は（ａ）に対応する出力、すなわち所定期間におけるアップパルス及びダウンパルスの幅や高さは非常に小さくかつある一定期間に生成されるアップパルスの合計数とダウンパルスの合計数とがほぼ等しいものとなる。したがって、（ａ）及び／又は（ｂ）を調べることにより、ＰＬＬ回路１０が現在、アンロック状態又はロック状態のどちらにあるかを検出できる。アンロック検出器（ＵＬＤ）３８は、アップダウンカウンタ３９がＰＬＬ回路１０のアンロック状態期間においてのみ作動するように、アップダウンカウンタ３９を制御する。
【００２４】
バイアス制御器（ＢＩＡＳ）４１は、バイアスライン４９を介して電圧制御発振器２１及び遅延バイアス発生器２６のバイアスを調整する。電圧制御発振器２１はバイアスライン４９からのバイアスにより入力電圧に対する発振周波数特性を調整可能になっている。遅延バイアス発生器２６は、バイアスライン４９からのバイアスにより可変遅延器２５への制御電圧を変化させて、これにより、アップダウンカウンタ３９から可変遅延器２５への同一計数値に対して、電圧制御発振器２１から可変遅延器２５への各入力サイクルに対して行う遅延時間を電圧制御発振器２１の１サイクルに対して整合可能になっている。
【００２５】
図２は遅延バイアス発生器２６の詳細図である。なお、ＦＥＴ（電界効果型トランジスタ）において、キャリア（キャリアは、Ｐチャンネル型ＦＥＴではホール、Ｎチャンネル型ＦＥＴでは電子である。）の移動方向へ上流側及び下流側をそれぞれソース及びドレインと定義する。Ｎチャンネル型ＦＥＴ４５及びＰチャンネル型ＦＥＴ４６は、ドレイン同士を相互に接続された直列で接続される。Ｎチャンネル型ＦＥＴ４７及びＰチャンネル型ＦＥＴ４８も、ドレイン同士を相互に接続された直列で接続される。ＦＥＴ４６，４８のゲートはＦＥＴ４５のドレインに共通に接続され、ＦＥＴ４７ではゲートとドレインとは相互に接続されている。ＦＥＴ４５はそのゲートへの電圧（Ｂｉａｓ  Ｉｎ）を可変レベルシフト回路（ＶＬＳ）４４により制御され、ＦＥＴ４６，４７のゲートはそれぞれバイアス出力のｐライン５０及びｎライン５１へ接続され、遅延バイアス発生器２６のバイアス出力（Ｂｉａｓ  Ｏｕｔ）ｐ，ｎをそれぞれ生成する。この遅延バイアス発生器２６では、最初に、ＦＥＴ４５のソース−ドレイン電流がバイアスライン４９の電圧と遅延ステップ入力により決定され、次に、ＦＥＴ４６のゲート−ソース電圧が、ＦＥＴ４５のソース−ドレイン電流とＦＥＴ４６のソース−ドレイン電流とが相互に等しいことから決定される。また、ＦＥＴ４８のゲート−ソース電圧はＦＥＴ４６のゲート−ソース電圧と等しいので、ＦＥＴ４８及びＦＥＴ４７のソース-ドレイン電流も決まり、ＦＥＴ４７のとゲート−ソース電圧も一意に決定される。こうして、バイアス出力ｐライン５０及びバイアス出力ｎライン５１の電圧は所定の関係をもつ。ＰＬＬ回路１０の製造後において、調整作業者は、可変レベルシフト回路４４への入力である遅延ステップを調整することにより、バイアスライン４９を介して可変レベルシフト回路４４へ入力される電圧に対するＦＥＴ４５のバイアス電圧を補正し、その結果としてバイアス出力ｐライン５０及びバイアス出力ｎライン５１の適切な電圧関係を得る。適切な電圧関係については、図３に関連したバイアス出力ｐライン５０及びバイアス出力ｎライン５１の説明の所で、詳述する。
【００２６】
図３は可変遅延器２５を構成する可変遅延ユニット６４の詳細な回路図である。可変遅延器２５は、１個、又は連続して接続された複数個の可変遅延ユニット６４から構成され、可変遅延ユニット６４の連続接続については後述の図５に示される。可変遅延ユニット６４は、遅延段５５ａ，５５ｂの２個の遅延段を装備するが、所望の遅延時間を得るために、遅延段の個数は設計上、選択自在である。各遅延段の構成を説明する便宜上、各遅延段のＦＥＴは、Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉで指示するとともに、Ｄ，Ｅ，Ｆ，Ｇの群の各ＦＥＴは、さらに添え字１〜ｎを付して指示することにする。Ｄ，Ｅ，ＨはＰチャンネル型のＦＥＴから成り、Ｆ，Ｇ，ＩはＮチャンネル型のＦＥＴから成る。Ｄ１，Ｄ２，・・・，Ｄｎは相互に並列接続され、Ｅ１，Ｅ２，・・・，Ｅｎは相互に並列接続され、Ｆ１，Ｆ２，・・・，Ｆｎは相互に並列接続され、Ｇ１，Ｇ２，・・・，Ｇｎは相互に並列接続される。Ｄ，Ｅにおいて、添え字の同一のＦＥＴ同士は、Ｄが電源側、Ｅがアース側となるように、直列接続されている。Ｆ，Ｇにおいて、添え字の同一のＦＥＴ同士は、Ｆがアース側、Ｇが電源側となるように、直列接続されている。Ｈ，Ｉは、ドレイン同士を相互に接続され、ＨのソースはＥ１，Ｅ２，・・・，Ｅｎのドレインに共通に接続され、ＩのソースはＧ１，Ｇ２，・・・，Ｇｎのドレインに共通に接続される。１〜ｎの各ビットに対応する各遅延制御ビットライン５９は、対応のＤ１，Ｄ２，・・・，Ｄｎのゲートへは各インバータ６０を介してそれぞれ接続され、また、対応のＦ１，Ｆ２，・・・，Ｆｎのゲートへは直接、それぞれ接続される。バイアス出力ｐライン５０はＥ１，Ｅ２，・・・，Ｅｎのゲートへ接続され、バイアス出力ｎライン５１はＧ１，Ｇ２，・・・，Ｇｎのゲートへ接続される。Ｄ，Ｅ，Ｆ，Ｇの各系列では、添え番号１〜ｎが大きいもの程、大きいＷ／Ｌ（ただし、Ｗは各ＦＥＴのチャンネル幅Ｗ、Ｌは各ＦＥＴのチャンネル長である。）をもつＦＥＴが採用されているとともに、導通時のドレイン電流は添え番号に対応した重み付けを設定されている。すなわち、ｋｐ’をＤのＦＥＴ系列に共通の定数、ｋｐをＥのＦＥＴ系列に共通の定数、ｋｎ’をＦのＦＥＴ系列に共通の定数、ｋｎをＧのＦＥＴ系列に共通の定数とすると、Ｄ１，Ｄ２，・・・，Ｄｎでは、それぞれＷ／Ｌ＝２0ｋｐ’，Ｗ／Ｌ＝２1ｋｐ’，・・・，Ｗ／Ｌ＝２n-1ｋｐ’と設定され、Ｅ１，Ｅ２，・・・，Ｅｎでは、それぞれＷ／Ｌ＝２0ｋｐ，Ｗ／Ｌ＝２1ｋｐ，・・・，Ｗ／Ｌ＝２n-1ｋｐと設定され、Ｆ１，Ｆ２，・・・，Ｆｎでは、それぞれＷ／Ｌ＝２0ｋｎ’，Ｗ／Ｌ＝２1ｋｎ’，・・・，Ｗ／Ｌ＝２n-1ｋｎ’と設定され、Ｇ１，Ｇ２，・・・，Ｇｎでは、それぞれＷ／Ｌ＝２0ｋｎ，Ｗ／Ｌ＝２1ｋｎ，Ｗ／Ｌ＝２n-1ｋｎと設定される。こうして、Ｅ及びＧの各番号ｉ（ｉは１〜ｎ）のＦＥＴのオン時の通電電流はそれぞれ２i-1ｋｐ，２i-1ｋｎの定数倍となる。つまり、これらの電流はそれぞれα・２i-1ｋｐ，β・２i-1ｋｎと表せる。また、｜  ｜を絶対値を表すものとして、各ｉについて、｜α・２i-1ｋｐ｜＝｜β・２i-1ｋｎ｜が実現できるように、Ｖｂｉａｓ＿ｐ、及びＶｂｉａｓ＿ｎが設定される。インバータ５６ａ，５６ｂは各遅延段の間に介在し、各可変遅延段の出力波形を反転整形して、次段への入力を生成する。各遅延制御ビット（Ｄｅｌａｙ  Ｃｏｎｔｒｏｌ  Ｂｉｔｓ）には、”１”又は”０”がアップダウンカウンタ３９から供給され、”１”の遅延制御ビットｉに対応するＦＥＴ  ＤiとＦiがオンになる。Ｈ，Ｉのオン時の通電電流は、遅延制御ビットの値（以下、適宜、「遅延制御値」と言う。）に比例する。
【００２７】
可変遅延器２５において、可変遅延ユニット６４のＥ，Ｇには、バイアス出力ｐライン５０及びバイアス出力ｎライン５１よりゲート電圧を印加される。遅延制御ビットｉが”１”のとき、Ｄｉ，Ｆｉは導通可能になる。Ｈ，Ｉのゲート電圧は、発振信号ライン５７の信号、すなわち電圧制御発振器２１の発振信号と一致している。Ｈ，Ｉのゲート電圧が”ＬＯＷ（ロー）”の期間では、Ｈが導通状態になり、遅延制御値に対応する電流がインバータ５６ａのゲートに流れ込み、このノードを”ＨＩＧＨ（ハイ）”にする。また、Ｈ，Ｉのゲート電圧の”ＨＩＧＨ”の期間では、Ｉが導通状態になり、遅延制御値に対応する電流がインバータ５６ａのゲートから流れ出し、このノードを”ＬＯＷ”にする。遅延制御値が大きいとき程、Ｈがオンになってからインバータ５６ａの入力電圧がインバータ５６ａを反転させる所定値Ｖ１以上になるまでの時間ｔａ、又はＩがオンになってからインバータ５６ａの入力電圧がインバータ５６ａを反転させる所定値Ｖ２以下になるまでの時間ｔｂは短くなる。インバータ５６ａは、入力信号を反転させつつ、増幅して、次段の遅延段５５ｂのＨ，Ｉのゲートへ伝達する。遅延段５５ｂのＨ，Ｉは、インバータ５６ａからの”ＬＯＷ”又は”ＨＩＧＨ”の入力電圧が可変遅延段５５ｂを反転するレベルに達すると、反転し、遅延制御値により制御された電流をインバータ５６ｂのゲートへ供給し、又はこのゲートから吸引する。こうして、各遅延段がインバータ５６ａ，５６ｂを反転するときに生ずる遅延時間は、遅延制御値の大きいとき程、短くなる。バイアス出力ｐライン５０及びバイアス出力ｎライン５１のバイアスは、前述のα、βの値を調節し、隣り合う遅延制御値に対する遅延の差分値がＶＣＯ２１のクロックサイクルをほぼ２n等分するように決められる。具体的には、製造時に図２のバイアスライン４９のバイアスと遅延ステップ入力及び可変レベルシフト回路４４のレベルシフト量とを調整することにより、調整される。注意すべきは、遅延段５５ａのＨ，Ｉのオン時の供給電流及び吸引電流の値は、次の遅延段５５ｂでは、それぞれＨ，Ｉをオンにするための遅延時間に相当することである。
【００２８】
図４はＰＬＬロックアップ期間における基準入力クロックに対する出力クロックの周波数差及び位相差の収束状況を示すグラフである。図４の特性は、可変遅延器２５を装備しないＰＬＬ回路１０においても得られる一般的な特性として示している。出力クロックの周波数差及び位相差は、振動しつつ、所定の時間すなわち、所定のロックアップ期間で０へ収束する。この振動現象は以下のことから説明される。ＰＬＬの位相周波数検出器は、２個のクロック信号の立上がりエッジ同士又は立下がりエッジ同士の発生時間の時間差を幅とするアップ又はダウンパルスを生成する。例えば、立上がりエッジ同士を比較する場合、基準クロックと出力クロックとが図１１のような関係にあるとき、最初は周波数がほぼ同じであるのにもかかわらず、位相のみが出力クロックの方が進んでいるために、ダウンパルスが生成される。この結果、位相差がなくなる頃には、周波数が小さく（遅く）なり過ぎていて、次のサイクルでは、出力クロックが遅れてしまい、アップパルスが生成される。これに伴い、ＰＬＬの周波数は上がっていくが、周波数が小さくなり過ぎているので、位相はすぐに進められず、再び位相が合う頃には、周波数は大きく（速く）なり過ぎている。このようなサイクルを繰り返すと、周波数差及び位相差は結局図４に示すような収束曲線を描くことになる。ＰＬＬ回路１０は、この問題点を改善し、ロックアップ期間を短縮する機能を備えている。
【００２９】
ＰＬＬ回路１０は、図４のＡ１、Ａ２、又はＡ３のような時点で、ＰＬＬの位相差を瞬間的に”０”にする、又は”０”に近い値にすることによりロックアップ期間を短縮するものである。ＰＬＬの位相周波数検出器１６は比較する２個のクロックのエッジの時間差のみをチェックしているので、瞬間的には２個のクロックの位相差しか検出できない。この位相差が或る程度以上の値であるならば、或る高さ以上で、或る幅以上の条件をクリアしたアップ又はダウンパルスのどちらか一方が連続して或る回数以上、生成される。図４のＡ１．Ａ２．Ａ３で示したエリアは位相差が大きく、この条件を満たすところに相当する。これらのエリアで、ＰＬＬの周波数は変化させずに、位相のみを可変遅延器２５を用いて、瞬間的に基本入力クロックに等しくする、又は近づけるのが本手法の目的となっている。
【００３０】
これにより、図４の周波数差、位相差波形の正及び負のオーバーシュートピークは小さく抑えられ、ロックアップ期間は大きく短縮される。
【００３１】
図５は遅延制御値と遅延時間との関係を調べた実験回路のブロック図である。各可変遅延ユニット６４は、図３でも示したように、遅延段５５ａ，５５ｂ及びインバータ５６ａ，５６ｂ，６０の１組の対を含むものであり、計３０個の可変遅延ユニット６４は直列に接続されている。図において、出力（ｏｕｔ）ｉは、ｉ＋１番目（ただしｉは０〜２９）の可変遅延ユニット６４の入力であり、かつｉ番目（ただしｉは１〜３０）の可変遅延ユニット６４の出力である。バイアス回路６５は、図１の遅延ステップ入力及びバイアス入力４９を持つ遅延バイアス発生器２６に対応しており、各可変遅延ユニット６４へバイアスｐ，ｎを供給する。バイアス回路６５では、整合を取るＶＣＯの発振信号がないので、遅延バイアス発生器の遅延ステップ及びバイアス入力４９をＢｉａｓ  Ｉｎの１個で代用し、手動で制御する。入力バッファ７０には実験用の所定の発振信号が入力される。アップダウンカウンタ７３は、図１のアップダウンカウンタ３９に対応し、入力されるＩＮＣ，ＤＥＣのパルスを計数するとともに、リセット信号により計数値をリセットされる。制御論理回路７４は、選択の指示に応じて、アップダウンカウンタ７３の計数値又は外部入力の一方を各可変遅延ユニット６４へ出力する。イクスクルーシブ−オア（ＥＸ−ＯＲ）ゲート７６は出力３０と出力０との排他的論理和を出力し、ＥＸ−ＯＲゲート７７は出力２０と出力０との排他的論理和を出力し、ＥＸ−ＯＲゲート７８は出力１０と出力０との排他的論理和を出力する。ＥＸ−ＯＲゲート７６，７７，７８は、出力０に入力された信号が反転した時及び反転エッジが遅延によりそれぞれ出力３０，２０，１０に達した時、出力を反転する。したがって、ＥＸ−ＯＲゲート７６，７７，７８に発生するパルスの幅を測定することにより、それぞれ３０個、２０個、及び１０個の可変遅延ユニット６４により信号がどれだけ遅延されたかを検出することができる。出力バッファ８０，８１，８２は、それぞれＥＸ−ＯＲゲート７６，７７，７８の出力を入力され、それぞれ遅延出力（Ｄｅｌａｙ  Ｏｕｔ）３，２，１を生成する。
【００３２】
ＥＸ−ＯＲゲート７６，７７，７８は、出力０に対する出力３０，２０，１０の遅延時間をパルス幅として持つパルス信号を出力し、ＥＸ−ＯＲゲート７６，７７，７８の出力から検出される遅延時間をそれぞれ１／３０，１／２０，１／１０にした値が１個の可変遅延ユニット６４当たりの遅延時間を表わす。図６は図５の実験回路から測定検出された遅延制御値と遅延時間との関係を示すグラフである。遅延時間は、遅延制御値に対して一意であり、遅延制御値の増大に対して単調減少する特性になっている。
【００３３】
図７は可変遅延器２５を装備しない、すなわち電圧制御発振器２１の出力をそのままＮ分周器２９へ送る従来型ＰＬＬ回路におけるロックアップ期間における出力クロックの周波数変動を示している。０から約２５μｓｅｃまではＰＬＬが停止状態からターゲットの２０２ＭＨｚにロックするまでの動きである。このときのロックアップ時間を「周波数ロックアップ時間」と呼ぶことにする。また、４０μｓｅｃ付近で基準入力クロックの位相を１８０°シフトさせ、ロック状態から周波数はそのままで位相のみ１８０°ずれた状態を実現し、この時の周波数の変動やロックアップ時間も示している。この時のロックアップ時間を「位相ロックアップ時間」と呼ぶことにする。図８はプログラマブルカウンタ３７のｍの値は５にセットし、図７と同じ条件で評価したＰＬＬ回路１０におけるロックアップ期間の出力の周波数変動を示している。図９は図８のＰＬＬ回路１０の特性を得たときの遅延制御値の変化を示している。図９の遅延制御値は、４ビットのアップダウンカウンタ３９の出力値で、０から１５までの遅延制御値を示すことができる。周波数及び位相についての目標クロック信号に対するＰＬＬ回路１０の実際の出力クロック信号の差に対応する遅延制御値がアップダウンカウンタ３９において生成され、この遅延制御値がアップダウンカウンタ３９から可変遅延器２５へ送られ、電圧制御発振器２１の出力は、可変遅延器２５において、遅延制御値に対応する遅延時間分、遅延させられる。図７と図８とを対比して分かるように、可変遅延器２５を装備しないＰＬＬ回路に比して、可変遅延器２５を装備するＰＬＬ回路１０では、目標周波数に対する実際の出力周波数の変動のオーバーシュートのピークが抑制され、周波数ロックアップ時間及び位相ロックアップ時間の両方共が短縮される。アンロック検出器３８は、ロック状態になるや、アップダウンカウンタ３９による計数作動を中止させて、可変遅延器２５における遅延時間を、それ以上、変化しないようにホールドする。これにより、一旦、ロックアップが成立した後は、可変遅延器２５による無用な遅延時間制御により安定動作時のＰＬＬのジッタ特性を悪化させることが回避される。
【００３４】
ＰＬＬ回路１０の全体の作用について述べる。位相周波数検出器１６は、周波数及び位相についてパルス発生器１５からのクロック信号に対してパルス発生器３０からクロック信号が遅れているか進んでいるかに応じてアップ又はダウンのパルスを出力する。チャージポンプ１９は、位相周波数検出器１６の出力に応じてループフィルタ２０の蓄電圧部へ電流を供給、又は吸引を行い、電圧制御発振器２１は、ループフィルタ２０の蓄電圧部の電圧に対応する周波数の発振信号を出力する。一方、プログラマブルカウンタ３７は、比較器３６から出力される、条件をクリアしたアップ及びダウンのパルスを計数する。条件をクリアしたアップ又はダウンパルスが連続して来ないときには、”１”にリセットし、連続して来ているときは、来るたびに計数値を１ずつ増やす。そして、計数値がｍに達すると、ＩＮＣ又はＤＥＣパルスを生成する。具体的には、連続してｍ個の条件をクリアしたアップパルスが入力されると、ＩＮＣパルスを１個、生成する。逆に、連続してｍ個の条件をクリアしたダウンパルスが入力されると、ＤＥＣパルスを１個、生成する。アップダウンカウンタ３９はプログラマブルカウンタ３７のＩＮＣ又はＤＥＣ出力パルスを受け取ると、計数値をそれぞれ１だけインクレメント又はデクレメントする。アップダウンカウンタ３９は例えば４ビットカウンタであって、０〜１５の計数値を有し、アップダウンカウンタ３９の計数値としての遅延制御値は、各遅延制御ビットの”１”又は”０”の値として可変遅延器２５へ送られる。可変遅延器２５は、遅延制御値に対応する遅延時間で、電圧制御発振器２１から入力される発振信号の各サイクルを遅らせて、出力ライン５８へ出力する。このＰＬＬ回路１０では、図６で説明したように、アップダウンカウンタ３９の遅延制御値が大きいとき程、電圧制御発振器２１の発振信号の各サイクルについての遅延時間は減少する。このように、条件をクリアしたアップ又はダウンパルスが連続して所定回数ｍ個、繰り返して生成されると、ＰＬＬ回路１０はＰＬＬ出力クロックの位相が、基準入力クロックの位相に対し異常に遅れている又は進んでいる状態であると判断する。そして、ＰＬＬ出力クロックの周波数は変えずに位相のみを瞬間的に進ませる又は遅らせるために、可変遅延器２５の遅延時間を小さく又は大きくする。これにより、ロックアップ期間における周波数及び位相についてのパルス発生器１５のクロック信号に対するパルス発生器３０のクロック信号の無駄な変動やそれによって生じるオーバーシュートが抑制され、ロックアップ期間の短縮が図られる。
【００３５】
図１０は別のＰＬＬ回路９０のブロック図である。ＰＬＬ回路９０において、図１のＰＬＬ回路１０の構成要素と同一の構成要素は、ＰＬＬ回路１０の構成要素の符号と同一の符号で指示して、説明を省略し、ＰＬＬ回路１０との相違点についてのみ説明する。ＰＬＬ回路９０では、ＰＬＬ回路１０のバイアス制御器４１が除去され、代わりに、レベルシフト回路（ＬＳ）９１が、ループフィルタ２０と電圧制御発振器２１との間に介在し、ループフィルタ２０の同一の出力電圧に対して電圧制御発振器２１へ出力する電圧レベルをシフトするとともに、そのシフトした電圧レベルと遅延ステップ入力とから生成されるバイアス電圧を遅延バイアス発生器２６のバイアス出力ｐライン５０及びバイアス出力ｎライン５１の電圧レベルを調整する。レベルシフト回路９１の出力を可変遅延器２５のバイアス生成にも用いることにより電圧制御発振器２１における発振周波数と可変遅延器２５における１サイクル当たりの遅延時間との整合を取り、同一の遅延制御値（遅延制御ビットの値）では、電圧制御発振器２１の発振信号の１サイクルの周期Ｔに対する可変遅延器２５における遅延時間ｄの比ｄ／Ｔが一定の範囲に入る。したがって、発振信号の１サイクルに対する或る遅延制御値に対応する遅延時間の変動は、温度の変動、半導体製造プロセスのばらつき、及び電源電圧変動等に対して抑制することができる。
【図面の簡単な説明】
【図１】ＰＬＬ回路のブロック図である。
【図２】遅延バイアス発生器の詳細図である。
【図３】可変遅延器を複数個で構成している可変遅延ユニットの１個についての詳細な回路図である。
【図４】従来型ＰＬＬ回路のロックアップ期間における基準入力クロックに対する出力クロックの周波数差及び位相差の収束状況を示すグラフである。
【図５】遅延制御値と遅延時間との関係を測定した実験回路のブロック図である。
【図６】図５の実験回路から測定、検出した遅延制御値と遅延時間との関係を示すグラフである。
【図７】可変遅延器を装備しない従来型ＰＬＬ回路におけるロックアップ期間の出力の周波数変動を示すグラフである。
【図８】可変遅延器を装備するＰＬＬ回路におけるロックアップ期間の出力の周波数変動を示す図である。
【図９】図８のＰＬＬ回路の特性を得たときの遅延制御値の変化を示す図である。
【図１０】可変遅延器を装備する別のＰＬＬ回路のブロック図である。
【図１１】位相周波数検出器の入力及び出力の波形関係を示す図である。
【符号の説明】
１０    ＰＬＬ回路
１６    位相周波数検出器（位相差検出手段）
２０    ループフィルタ
２１    電圧制御発振器（発振手段）
２５    可変遅延器（遅延手段）
２６    遅延バイアス発生器
２９    Ｎ分周器
３７    プログラマブルカウンタ（遅延時間制御手段）
３９    アップダウンカウンタ（遅延時間制御手段）
３８    アンロック検出器
４１    バイアス制御器（バイアス設定手段）
９０    ＰＬＬ回路
９１    レベルシフト回路（レベル調整手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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