(57)【特許請求の範囲】
【請求項１】
複数のプロセッサと共通バスにより接続し、必要に応じて前記プロセッサが要求するデータを外部回路から取得して中継するバス制御回路を備えるバス制御システムにおいて、
前記バス制御回路が、
前記プロセッサから要求されたデータを前記外部回路から取得する場合、データ要求をした前記プロセッサへのデータ返送を保留すると共に、前記データに対するデータ要求アクセスを抑止するためのアクセス抑止命令を前記共通バスに送出することにより、全ての前記プロセッサに対して要求された前記データへのデータ要求アクセスを抑止し、要求された前記データを前記外部回路から取得した後に、当該データに前記データ要求アクセスの抑止を解除する指示を付加した返送データを前記共通バスに送出することを特徴とするバス制御システム。
【請求項２】
各前記プロセッサが、
前記バス制御回路から前記共通バスを介して前記アクセス抑止命令を受信した場合、当該アクセス抑止命令のアクセス抑止対象のデータに対するアクセスを抑止し、
前記バス制御回路から前記共通バスを介して前記返送データを受信した場合、当該返送データにおいて指示される前記アクセス抑止の解除を行なうことを特徴とする請求項１に記載のバス制御システム。
【請求項３】
前記バス制御回路が、前記外部回路から取得したデータに当該データを一意に識別する情報を付加した前記返送データを前記共通バスに送出し、
各前記プロセッサが、前記バス制御回路により前記共通バスに送出された前記返送データを受信した場合、当該返送データに含まれる前記外部回路から取得したデータを一意に識別する前記情報を参照することにより、前記外部回路から取得した当該データが、当該プロセッサ自身が要求するデータであるか否かを判定して取得することを特徴とする請求項１又は請求項２に記載のバス制御システム。
【請求項４】
前記データを一意に識別する前記情報を、当該データのアドレスとすることを特徴とする請求項３に記載のバス制御システム。
【請求項５】
各前記プロセッサが、前記バス制御回路により前記共通バスに送出された前記返送データを受信した場合、当該返送データに含まれる前記外部回路から取得したデータが、当該プロセッサが前記バス制御回路に対して要求したデータである場合及び前記アクセス抑止中のデータである場合に、当該プロセッサ自身が要求するデータであると判定して取得することを特徴とする請求項３又は請求項４に記載のバス制御システム。
【請求項６】
前記バス制御回路と前記外部回路との間を、前記共通バス以外のバスにより接続して通信することを特徴とする請求項１から請求項５のいずれか１つに記載のバス制御システム。
【請求項７】
複数のプロセッサと共通バスにより接続し、必要に応じて前記プロセッサが要求するデータを外部回路から取得して中継するバス制御回路において、
前記プロセッサから要求されたデータを前記外部回路から取得する場合、データ要求をした前記プロセッサへのデータ返送を保留すると共に、前記データに対するデータ要求アクセスを抑止するためのアクセス抑止命令を前記共通バスに送出することにより、全ての前記プロセッサに対して要求された前記データへのデータ要求アクセスを抑止する手段と、
前記プロセッサから要求された前記データを前記外部回路から取得した後に、当該データに前記データ要求アクセスの抑止を解除する指示を付加した返送データを前記共通バスに送出する手段を備えることを特徴とするバス制御回路。
【請求項８】
前記外部回路から取得したデータに当該データを一意に識別する情報を付加した前記返送データを前記共通バスに送出する手段を備え、
各前記プロセッサに対して、当該返送データに含まれる前記外部回路から取得したデータを一意に識別する前記情報を参照させ、前記外部回路から取得した当該データが、当該プロセッサ自身が要求するデータであるか否かを判定させて取得させることを特徴とする請求項７に記載のバス制御回路。
【請求項９】
前記データを一意に識別する前記情報を、当該データのアドレスとすることを特徴とする請求項８に記載のバス制御回路。
【請求項１０】
前記外部回路との間を、前記共通バス以外のバスにより接続して通信することを特徴とする請求項７から請求項９のいずれか１つに記載のバス制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、共通バスに接続される複数のプロセッサとの間の通信の制御に関し、特に、プロセッサから要求されたデータの返送処理を効率よく処理するバス制御システムとバス制御回路に関する。
【０００２】
【従来の技術】
従来の階層バス制御では、バス制御回路は、共通バスに接続されるプロセッサからのデータ要求アクセス（データの送信要求）をされたデータを保持しない場合には、データ返送を保留して、その要求されたデータを外部の回路に対し要求することにより取得する処理を行なっている。
【０００３】
ここで、データ返送の保留中に、その保留されたデータに対するデータ要求アクセスが他のプロセッサから送られた場合には、そのプロセッサに対してもデータ返送を保留する。そして、要求されたデータを外部の回路から取得した後に、このデータ要求アクセスを行なった全てのプロセッサに対してデータ返送を行なう。
【０００４】
つまり、要求されたデータが内部のメモリに保持されていない場合の返送処理は、そのプロセッサの要求を保留させる処理、要求されたデータを外部の回路から取得する処理、この取得したデータを要求したプロセッサに対し返送する処理を実行することが必要であった。
【０００５】
【発明が解決しようとする課題】
しかし、上述した従来の技術では、同一アドレス（同一データ）に対するデータ要求アクセスが複数重なった場合に、その同一アドレスのデータのデータ返送を、データ要求アクセスを行なった全てのプロセッサに対して行なうことになり、データ返送をデータ要求アクセスと同じ回数だけ行なうことが必要であった。
【０００６】
同一アドレスに対する各プロセッサからのデータ要求アクセスは、重複する場合も多い。同一のデータを何回も送信することは、効率の悪い処理であり、より効率よく処理することのできるシステムが求められていた。
【０００７】
本発明の目的は、上記従来技術の欠点を解決し、複数のプロセッサに対して保留したデータのデータ返送処理を、１回のデータ返送により処理することのできるバス制御システムとバス制御回路を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため本発明のバス制御システムは、複数のプロセッサと共通バスにより接続し、必要に応じて前記プロセッサが要求するデータを外部回路から取得して中継するバス制御回路を備えるバス制御システムにおいて、前記バス制御回路が、前記プロセッサから要求されたデータを前記外部回路から取得する場合、データ要求をした前記プロセッサへのデータ返送を保留すると共に、前記データに対するデータ要求アクセスを抑止するためのアクセス抑止命令を前記共通バスに送出することにより、全ての前記プロセッサに対して要求された前記データへのデータ要求アクセスを抑止し、要求された前記データを前記外部回路から取得した後に、当該データに前記データ要求アクセスの抑止を解除する指示を付加した返送データを前記共通バスに送出することを特徴とする。
【０００９】
請求項２の本発明のバス制御システムは、各前記プロセッサが、前記バス制御回路から前記共通バスを介して前記アクセス抑止命令を受信した場合、当該アクセス抑止命令のアクセス抑止対象のデータに対するアクセスを抑止し、前記バス制御回路から前記共通バスを介して前記返送データを受信した場合、当該返送データにおいて指示される前記アクセス抑止の解除を行なうことを特徴とする。
【００１０】
請求項３の本発明のバス制御システムは、前記バス制御回路が、前記外部回路から取得したデータに当該データを一意に識別する情報を付加した前記返送データを前記共通バスに送出し、各前記プロセッサが、前記バス制御回路により前記共通バスに送出された前記返送データを受信した場合、当該返送データに含まれる前記外部回路から取得したデータを一意に識別する前記情報を参照することにより、前記外部回路から取得した当該データが、当該プロセッサ自身が要求するデータであるか否かを判定して取得することを特徴とする。
【００１１】
請求項４の本発明のバス制御システムは、前記データを一意に識別する前記情報を、当該データのアドレスとすることを特徴とする。
【００１２】
請求項５の本発明のバス制御システムは、各前記プロセッサが、前記バス制御回路により前記共通バスに送出された前記返送データを受信した場合、当該返送データに含まれる前記外部回路から取得したデータが、当該プロセッサが前記バス制御回路に対して要求したデータである場合及び前記アクセス抑止中のデータである場合に、当該プロセッサ自身が要求するデータであると判定して取得することを特徴とする。
【００１３】
請求項６の本発明のバス制御システムは、前記バス制御回路と前記外部回路との間を、前記共通バス以外のバスにより接続して通信することを特徴とする。
【００１４】
請求項７の本発明のバス制御回路は、前記評価特徴算出ステップは、複数のプロセッサと共通バスにより接続し、必要に応じて前記プロセッサが要求するデータを外部回路から取得して中継するバス制御回路において、前記プロセッサから要求されたデータを前記外部回路から取得する場合、データ要求をした前記プロセッサへのデータ返送を保留すると共に、前記データに対するデータ要求アクセスを抑止するためのアクセス抑止命令を前記共通バスに送出することにより、全ての前記プロセッサに対して要求された前記データへのデータ要求アクセスを抑止する手段と、前記プロセッサから要求された前記データを前記外部回路から取得した後に、当該データに前記データ要求アクセスの抑止を解除する指示を付加した返送データを前記共通バスに送出する手段を備えることを特徴とする。
【００１５】
請求項８の本発明のバス制御回路は、前記外部回路から取得したデータに当該データを一意に識別する情報を付加した前記返送データを前記共通バスに送出する手段を備え、各前記プロセッサに対して、当該返送データに含まれる前記外部回路から取得したデータを一意に識別する前記情報を参照させ、前記外部回路から取得した当該データが、当該プロセッサ自身が要求するデータであるか否かを判定させて取得させることを特徴とする。
【００１６】
請求項９の本発明のバス制御回路は、前記データを一意に識別する前記情報を、当該データのアドレスとすることを特徴とする。
【００１７】
請求項１０の本発明のバス制御回路は、前記外部回路との間を、前記共通バス以外のバスにより接続して通信することを特徴とする。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の第１の実施の形態によるバス制御システムの構成を示すブロック図である。
【００２１】
図１を参照すると、本実施の形態のバス制御システムは、バス制御回路１００と、複数のプロセッサ２０１、２０２…が共通バス３００を介して接続され、データや命令を送受する。例えば、バス制御回路１００は、各プロセッサ２０１、２０２…から、メモリに記録するデータのデータ要求アクセス（データの送信要求）を受け付けてその要求されたデータの返送を行なう。
【００２２】
また、バス制御回路１００は、外部バス４００を介して外部回路５００と接続している。バス制御回路１００は、各プロセッサ２０１、２０２…から要求されたデータを備えない場合には、そのデータを外部バス４００を介して外部回路５００に要求して取得し、取得したデータをプロセッサに返送する。
【００２３】
このように本実施の形態では、バス制御回路１００には、個々のプロセッサ２０１、２０２…と通信するための共通バス３００と、外部回路５００と通信するための外部バス４００とが接続される階層バスの構成を備えている。
【００２４】
外部回路５００は、バス制御回路１００からの要求に応じてデータを送出する機能を備える回路であり、その構成は特に限定する必要はない。
【００２５】
また、バス制御回路１００には、図１に示されるように複数のプロセッサ２０１、２０２…を接続するが、その接続するプロセッサの数は限定する必要はなく何個でもよい。
【００２６】
図１を参照すると、本実施の形態のバス制御回路１００は、データを保持するメモリ１０と、メモリ１０を制御するメモリ制御部２０、データ返送を保留中のプロセッサの情報を格納する情報格納部３０、データ返送を保留中のデータに対する各プロセッサからのデータ要求アクセスを抑止する抑止指示部４０、要求されたデータのデータ返送を行なう応答返却部５０を備えている。
【００２７】
メモリ制御部２０は、各プロセッサ２０１、２０２…からのデータ要求アクセスに対し、メモリ１０の情報を参照して、メモリ１０内におけるプロセッサから要求されたデータである有効データ有無を判定する。
【００２８】
情報格納部３０は、メモリ１０内にデータ返送する有効データが登録されていない場合には、データ返送を保留してそのデータ要求アクセスのアクセス情報を登録する。そして、データ返送に必要な有効データを他のメモリから読み出すため、外部バス４００に対しデータ要求アクセスを転送する。
【００２９】
抑止指示部４０は、情報格納部３０に登録されたデータ返送を保留中のデータ要求アクセスの情報を参照し、保留中の同一アドレスへのデータ要求アクセスを各プロセッサに抑止させる。データ要求アクセスを抑止させる処理は、共通バス３００を介して全プロセッサにアクセス抑止命令を送信することにより行なう。
【００３０】
応答返却部５０は、メモリ１０に有効データが登録されている場合には、そのメモリ１０内の有効データを、要求したプロセッサへ共通バス３００を介してデータ返送を行なう。また、メモリ１０に有効データがなく、外部バス４００を介して外部回路５００に要求して取得した場合にも同様に、その取得した有効データを共通バス３００を介してデータ返送する。
【００３１】
特に、応答返却部５０は、外部バス４００を介して有効データを取得した場合には、情報格納部３０と抑止指示部４０の情報により、共通バス３００に接続されるデータ要求アクセスを抑止している全てのプロセッサに対して、（１回のデータ送信により）同時にデータ返送を行なう。
【００３２】
次に、本実施の形態のバス制御回路１００に動作を説明する。図２、図３は、本実施の形態によるデータ返送制御の処理を説明するフローチャートであり、図２は要求されたデータがメモリ１０内にない場合の動作を示し、図３は要求されたデータがメモリ１０内にある場合の動作を示している。
【００３３】
まず、プロセッサ２０１より、共通バス３００を介してバス制御回路１００に、データ要求アクセスが発行される（ステップ２０１）。すると、メモリ制御部２０は、アクセス情報Ｓ１を取り込み、プロセッサとのデータ返送に必要なデータの一部を保持するメモリ１０に対しアドレス情報Ｓ２を転送することで、データ登録情報Ｓ３を読み出し、有効データが登録されているかを判定する（ステップ２０２）。
【００３４】
ここまでの動作は、要求されたデータがメモリ１０内にある場合（図３）とない場合（図２）の双方で共通の動作であり、ステップ２０１、２０２の動作は、図３のステップ３０１、３０２と共通の動作である。
【００３５】
図３を参照すると、メモリ制御部２０は、もし有効データがメモリ１０に登録されていると判定した場合には（ステップ３０３）、メモリ１０へ有効データの出力要求Ｓ４を行なうと共に、応答返却部５０へ有効データの返送要求Ｓ５を行なう。応答返却部５０は、メモリ制御部２０からの有効データの返送要求Ｓ５により、メモリ１０からのデータＳ６を登録し、共通バス３００を介してプロセッサ２０１へデータを返送する（ステップ３０４）。これにより、データ要求アクセスを行なったプロセッサ２０１は、その要求したデータを取得する（ステップ３０５）。
【００３６】
図２を参照すると、メモリ制御部２０は、もし有効データがメモリ１０に登録されていないと判定した場合には（ステップ２０３）、データ要求アクセスを一度終了Ｓ７させ、プロセッサ２０１へのデータ返送を保留し、情報格納部３０へアクセス情報Ｓ１の登録要求Ｓ８を行なう（ステップ２０４）。
【００３７】
そして、情報格納部３０は、メモリ制御部２０からのアクセス情報Ｓ１の登録要求Ｓ８により、アクセス情報Ｓ１の登録を行なうと共に、他メモリから有効データを読み出すため、プロセッサ２０１のデータ要求アクセスＳ９を外部バス４００に転送し（ステップ２０５）、抑止指示部４０に転送要求Ｓ１０を行なう。
【００３８】
抑止指示部４０は、情報格納部３０からの転送要求Ｓ１０により、情報格納部３０に登録されているデータ返送を保留したアクセスのアクセス情報Ｓ１１を読み出し、共通バス３００に対して、アクセス情報Ｓ１１と同一アドレスのデータ要求アクセスを抑止させるためのアクセス抑止命令Ｓ１２を発行すると共に、同一アドレスに対して、プロセッサからのデータ要求アクセスを抑止していることを示す情報を登録する（ステップ２０６）。
【００３９】
外部バス４００に転送したデータ要求アクセスＳ９に対して、応答返却部５０に返送データＳ１３が転送されると（ステップ２０７）、応答返却部５０は、情報格納部３０に登録されているアクセス情報Ｓ１１と、抑止指示部４０に登録されているアクセス抑止情報Ｓ１４により、保留しているデータ返送の応答が、プロセッサ２０１のデータ要求アクセスであることと共に、同一アドレスに対して他プロセッサからのデータ要求アクセスを抑止していることを判定し、共通バス３００を介してプロセッサ２０１へのデータ返送の応答を行なうと同時に、共通バス３００に接続される他プロセッサに対してもデータ返送を同時に行なう（ステップ２０８）。
【００４０】
そして、各プロセッサ２０１、２０２、…は、バス制御回路１００からのデータ返送を受け付けて、そのデータが自プロセッサが要求する有効データであるかどうかを確認し、もし要求する有効データである場合にはこれを取得する。ここでの、各プロセッサが、自プロセッサが要求する有効データであるかどうかを確認する方法は、図４に示すように確認に用いるデータを返送データのフォーマットに含めることにより行なうことができる。
【００４１】
図４は、本実施の形態によるバス制御回路１００の各プロセッサへの返送データ６０の書式の一例を示す図である。図４の例の返送データ６０の書式を参照すると、返送を保留したデータの返送データであるか否かを示す抑止ビット６１と、この返送データに対してデータ要求アクセスを要求したプロセッサを示すプロセッサ情報エリア６２と、この返送データのアドレスを示すアドレス情報エリア６３を、返送する有効データ６４に付加している。
【００４２】
抑止ビット６１は、この返送データが返送を保留したデータの返送データであるか否かを示し、例えば、抑止ビット６１の値が「１」の場合には、返送を保留したデータの返送データである旨を示し、抑止ビット６１の値が「０」の場合には、返送を保留したデータの返送データではない旨を示す。
【００４３】
そして、各プロセッサは、受信した返送データ６０の抑止ビット６１が「０」の場合には、プロセッサ情報エリア６２に付加されているプロセッサ情報を参照することにより、自プロセッサが要求したデータ要求アクセスであるか否を判定することができ、自プロセッサが要求した返送データである場合にはこれを受け取り、データ要求アクセスを終了する。
【００４４】
また各プロセッサは、受信した返送データ６０の抑止ビット６１が「１」の場合には、同様にして、プロセッサ情報エリア６２に付加されているプロセッサ情報を参照することにより、自プロセッサが要求したデータ要求アクセスあるか否を判定し自プロセッサが要求した返送データである場合にはこれを受け取り、また自プロセッサが要求した返送データではない場合には、更にアドレス情報エリア６３に付加されているアドレス情報を参照し、もし当該アドレスに対してデータ要求アクセスを抑止している場合にはこれを受け取り、データ要求アクセスを終了する。
【００４５】
図５は、バス制御回路１００が、各プロセッサに対して保留中のデータに対するデータ要求アクセスを抑止させるための、アクセス抑止命令の書式の一例である。図５の例のアクセス抑止命令の書式を参照すると、当該データがデータ要求アクセスを抑止させるアクセス抑止命令であるか否かを示すための抑止指示ビット７１と、データ要求を抑止させるアドレスを示すアドレス情報エリア７２を備えている。
【００４６】
プロセッサは、抑止指示ビット７１を参照することにより（例えば「１」であるか否か）、受信したデータがアクセス抑止命令であるか否かを判定し、もしアクセス抑止命令である場合には、アドレス情報エリア７２に示されるアドレスに対するデータ要求アクセスを抑止する。
【００４７】
プロセッサ側においてこのアクセス抑止の解除は、アクセスを抑止しているアドレスのデータの返送をバス制御回路１００から受け付けた場合に解除することとする。つまり、バス制御回路１００からの返送データ６０に、抑止ビット６１がセットされている場合に、その返送データ６０のアドレス情報エリア６３に示されるアドレスするアクセス抑止を解除する。
【００４８】
以上説明したように、本実施の形態のバス制御回路１００は、共通バス３００に接続されるプロセッサからのデータ要求アクセスに対して、すぐにデータ返送を行えるかどうかの判定を行ない、データ返送をすぐに行えないと判定した場合には、そのデータ要求アクセスを一度終了させてプロセッサへのデータ返送を保留する。そして、要求されたデータを外部バス４００を介して外部回路から取得し、その取得したデータに、返送を保留したデータの返送データである旨を示す抑止ビットと、この返送データのアドレスを示すアドレス情報を付加した返送データを共通バス３００に送出して一度に全てのプロセッサに送り、各プロセッサにおいてその返送データのアドレス情報を参照して自プロセッサが要求するデータであるかどうかを判定して取得させることができる。
【００４９】
これにより、最初にデータ要求アクセスを行なったプロセッサや、データ要求アクセスを抑止しているプロセッサの全てに対して、共通バス３００への１回のデータ送出のみより、その要求するデータの送信ができる。
【００５０】
次に、本発明のその他の実施の形態を説明する。
【００５１】
本発明の第１の実施の形態においては、バス制御回路１００から各プロセッサへの返送データとして図４の書式を例に説明したが、図４の書式に限定する必要はなく、例えば、この返送データに対してデータ要求アクセスを要求したプロセッサを示すプロセッサ情報エリア６２は備えなくともよい。
【００５２】
また、図４に示される返送データ６０の書式や、図５に示されるアクセス抑止命令７０の書式においては、アドレス情報エリア６３、７２により、返送するデータやアクセス抑止するデータのアドレスを示しているが、データのアドレスの代わりに当該データを一意に識別する情報（識別子等）を用いてもよい。また、返送データ６０の抑止ビット６１や、アクセス抑止命令７０の抑止指示ビット７１は、前述の実施例のように「０」「１」の１ビットを示す方式に限定する必要はない。
【００５３】
また、図４に示される返送データ６０の書式や、図５に示されるアクセス抑止命令７０の書式においては、抑止ビット６１、プロセッサ情報エリア６２、アドレス情報エリア６３、有効データ６４、抑止指示ビット７１、アドレス情報エリア７２等の記録位置やその順序は、限定する必要はない。
【００５４】
また、図１に示される第１の実施の形態のバス制御回路１００においては、バス制御回路１００にメモリ１０を備える形態であるが、メモリ１０を備えずに、各プロセッサに対して外部バス４００を介して外部回路５００のデータの送信を行なうのみの実施の形態も同様に実施することができる。
【００５５】
また、第１の実施の形態のバス制御回路１００においては、返送データ６０やアクセス抑止命令７０を共通バス３００への１回のデータ送出により、バス制御回路１００に接続される全てのプロセッサ２０１、２０２、…に対して送信する方式であったが、本発明はこれに限定されるものではない。
【００５６】
これは例えば、共通バス３００に接続されるプロセッサ中に、予め返送データ６０等を受け付けない設定のプロセッサがある場合にも同様に実施することができる（つまり、バス制御回路１００へのデータ送信のみを行なうプロセッサや、バス制御回路１００のメモリ１０内のデータのみを要求するプロセッサ等）。
【００５７】
更に例えば、独立した複数本の共通バスをバス制御回路１００に接続し、個々の共通バス毎に返送データ６０やアクセス抑止命令７０を送出する方式も同様にして実施することができる。つまり、複数本の共通バスの内で、外部回路からデータを取得することの必要なデータ要求アクセスの発生した共通バスに対してのみ返送データ６０やアクセス抑止命令７０を送出する制御を行なうのである。
【００５８】
以上好ましい実施の形態及び実施例をあげて本発明を説明したが、本発明は必ずしも上記実施の形態及び実施例に限定されるものではなく、その技術的思想の範囲内において様々に変形して実施することができる。
【００５９】
【発明の効果】
以上説明したように本発明のバス制御システムとバス制御回路によれば、以下のような効果が達成される。
【００６０】
要求されたデータを外部の回路から取得するためにデータ返送を保留している時に、その保留中のデータに対するデータ要求アクセスを複数重複して送られた場合にも、当該データを要求する全てのプロセッサに対するデータ返送を、１回のデータ返送により処理することができる。これにより、データ返送を効率よく処理することができ、バスのトラフィックを軽減することができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態によるバス制御システムの構成を示すブロック図である。
【図２】  本発明の第１の実施の形態によるデータ返送制御の処理を説明するフローチャートである。
【図３】  本発明の第１の実施の形態によるデータ返送制御の処理を説明するフローチャートである。
【図４】  本発明の第１の実施の形態によるバス制御回路の各プロセッサへの返送データの書式の一例を示す図である。
【図５】  本発明の第１の実施の形態によるバス制御回路の各プロセッサへのアクセス抑止命令の書式の一例を示す図である。
【符号の説明】
１００  バス制御回路
１０  メモリ
２０  メモリ制御部
３０  情報格納部
４０  抑止指示部
５０  応答返却部
６０  返送データ
６１  抑止ビット
６２  プロセッサ情報エリア
６３  アドレス情報エリア
６４  有効データ
７０  アクセス抑止命令
７１  抑止指示ビット
７２  アドレス情報エリア
２０１、２０２、…  プロセッサ
３００  共通バス
４００  外部バス
５００  外部回路
【図１】
0003744838.tif 000002
【図２】
0003744838.tif 000003
【図３】
0003744838.tif 000004
【図４】
0003744838.tif 000005
【図５】
0003744838.tif 000006