(57)【特許請求の範囲】
【請求項１】
強誘電体を絶縁膜とした強誘電体キャパシタと該強誘電体キャパシタの一方の電極に接続されたトランジスタとを含む第１及び第２のメモリセルと、上記第１のメモリセルの上記トランジスタに接続された第１のデータ線と、上記第２のメモリセルの上記トランジスタに接続された第２のデータ線と、上記第１及び第２のメモリセルのトランジスタの制御電極に接続されたワード線と、上記第１及び第２のデータ線のそれぞれに対応して設けられた第１及び第２のセンスアンプと、
上記第１のデータ線を第１のプリチャージ電位に接続する第１のプリチャージ回路と、
上記第２のデータ線を前記第１のプリチャージ電位より小さい第２のプリチャージ電位に接続する第２のプリチャージ回路とを具備し、
上記第１及び第２のメモリセルの上記強誘電体キャパシタの他方の電極の電位は上記第１のプリチャージ電位と上記第２のプリチャージ電位との間にあり、
上記ワード線を活性化する時に、上記第１のデータ線は、上記第１のプリチャージ回路により供給された上記第１のプリチャージ電位にプリチャージされており、上記第２のデータ線は、上記第２のプリチャージ回路により供給された上記第２のプリチャージ電位にプリチャージされていることを特徴とする半導体装置。
【請求項２】
強誘電体を絶縁膜とした強誘電体キャパシタと該強誘電体キャパシタの一方の電極に接続されたトランジスタとを含む第１及び第２のメモリセルと、上記第１のメモリセルの上記トランジスタにその一方のデータ線が接続された第１のデータ線対と、上記第２のメモリセルの上記トランジスタにその一方のデータ線が接続された第２のデータ線対と、上記第１及び第２のメモリセルのトランジスタの制御電極に接続されたワード線と、上記第１及び第２のデータ線対のそれぞれに対応して設けられた第１及び第２のセンスアンプと、
上記第１のデータ線対を第１のプリチャージ電位に接続する第１のプリチャージ回路と、
上記第２のデータ線対を前記第１のプリチャージ電位より小さい第２のプリチャージ電位に接続する第２のプリチャージ回路とを具備し、
上記第１及び第２のメモリセルの上記強誘電体キャパシタの他方の電極の電位は上記第１のプリチャージ電位と上記第２のプリチャージ電位との間にあり、
上記ワード線を活性化する時に、上記第１のデータ線対は、上記第１のプリチャージ回路により供給された上記第１のプリチャージ電位にプリチャージされており、上記第２のデータ線対は、上記第２のプリチャージ回路により供給された上記第２のプリチャージ電位にプリチャージされていることを特徴とする半導体装置。
【請求項３】
請求項２において、
上記第１及び第２データ線対に共通に設けられた入力線対と出力線対をさらに具備することを特徴とする半導体装置。
【請求項４】
強誘電体を絶縁膜とした強誘電体キャパシタと該強誘電体キャパシタの一方の電極に接続されたトランジスタとを含む第１及び第２のメモリセルと、上記第１のメモリセルの上記トランジスタにその一方のデータ線が接続された第１のデータ線対と、上記第２のメモリセルの上記トランジスタにその一方のデ−タ線が接続された第２のデータ線対と、上記第１及び第２のメモリセルのトランジスタの制御電極に接続されたワード線と、上記第１及び第２のデータ線対のそれぞれに対応して設けられた第１及び第２のセンスアンプと、
上記第１のデータ線対を第１のプリチャージ電位に接続する第１のプリチャージ回路と、
上記第２のデータ線対を第２のプリチャージ電位に接続する第２のプリチャージ回路とを具備し、
上記第１及び第２のメモリセルの上記強誘電体キャパシタの他方の電極の電位は上記第１のプリチャージ電位と上記第２のプリチャージ電位との間にあるものであって、
上記第１及び第２データ線対に共通に設けられた入力線対と出力線対をさらに具備し、
上記第１及び第２データ線対と上記出力線対との間にそれぞれ設けられた第１及び第２出力ゲートを更に具備し、
上記第２出力ゲートに含まれるＭＯＳトランジスタのしきい値電圧は、上記第１出力ゲートに含まれるＭＯＳトランジスタのしきい値電圧とは異なることを特徴とする半導体装置。
【請求項５】
請求項２乃至４のいずれかにおいて、
上記第１のデータ線対の他方のデータ線及び上記ワード線の両方に接続された第３のメモリセルと、
上記第２のデータ線対の他方のデータ線及び上記ワード線の両方に接続された第４のメモリセルとをさらに具備することを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
上記第１及び第２のメモリセルの上記強誘電体キャパシタの上記他方の電極の電位と上記第１のプリチャージ電位との間の電位差と上記第１及び第２のメモリセルの上記強誘電体キャパシタの上記他方の電極の電位と上記第２のプリチャージ電位との間の電位差は等しいことを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
上記第１のプリチャージ電位は上記第１のメモリセルに情報を書き込む際の“１”情報を示す第１の書込み電位と同じであり、上記第２のプリチャージ電位は第２のメモリセルに情報を書き込む際の“０”情報を示す第２の書込み電位と同じであることを特徴とする半導体装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
上記第１のプリチャージ回路を構成するトランジスタと、上記第２のプリチャージ回路を構成するトランジスタとは、互いに逆の導電形チャネルを有することを特徴とする半導体装置。
【請求項９】
キャパシタと該キャパシタの一方の電極に接続されたトランジスタとを含む第１乃至第４のメモリセルと、上記第１のメモリセルの上記トランジスタにその一方のデータ線が接続された第１のデータ線対と、上記第２のメモリセルの上記トランジスタにその一方のデータ線が接続された第２のデータ線対と、上記第３のメモリセルの上記トランジスタにその一方のデータ線が接続された第３のデータ線対と、上記第４のメモリセルの上記トランジスタにその一方のデータ線が接続された第４のデータ線対と、上記第１乃至第４のメモリセルのトランジスタの制御電極に接続された第１のワード線と、上記第１乃至第４のデータ線対のそれぞれに対応して設けられた第１乃至第４のセンスアンプと、
上記第１及び第３のデータ線対を第１のプリチャージ電位に接続する第１のプリチャージ回路と、
上記第２及び第４のデータ線対を第２のプリチャージ電位に接続する第２のプリチャージ回路と、
上記第１及び第３のデータ線対に共通に設けられた第１の入出力線対と、
上記第２及び第４のデータ線対に共通に設けられた第２の入出力線対とを具備し、
上記第１乃至第４のメモリセルの上記キャパシタの他方の電極の電位は、上記第１のプリチャージ電位と上記第２のプリチャージ電位との間にあることを特徴とする半導体装置。
【請求項１０】
請求項９において、
上記第１乃至第４のメモリセルの上記キャパシタの上記他方の電極の電位と上記第１のプリチャージ電位との間の電位差と上記第１乃至第４のメモリセルの上記キャパシタの上記他方の電極の電位と上記第２のプリチャージ電位との間の電位差は等しいことを特徴とする半導体装置。
【請求項１１】
請求項９又は１０において、
上記第１のデータ線対の他方のデータ線及び上記第１のワード線の両方に接続された第５のメモリセルと、
上記第２のデータ線対の他方のデータ線及び上記第１のワード線の両方に接続された第６のメモリセルと、
上記第３のデータ線対の他方のデータ線及び上記第１のワード線の両方に接続された第７のメモリセルと、
上記第４のデータ線対の他方のデータ線及び上記第１のワード線の両方に接続された第８のメモリセルとをさらに具備することを特徴とする半導体装置。
【請求項１２】
請求項９乃至１１のいずれかにおいて、
上記第１のプリチャージ電位は上記第１のメモリセルに情報を書き込む際の”１”情報を示す第１の書込み電位と同じであり、上記第２のプリチャージ電位は第２のメモリセルに情報を書き込む際の“０”情報を示す第２の書込み電位と同じであることを特徴とする半導体装置。
【請求項１３】
請求項９乃至１２のいずれかにおいて、
上記第１のプリチャージ回路を構成するトランジスタと、上記第２のプリチャージ回路を構成するトランジスタとは、互いに逆の導電型チャネルを有することを特徴とする半導体装置。
【請求項１４】
請求項９乃至１３の何れかにおいて、
キャパシタと該キャパシタの一方の電極に接続されたトランジスタとを含む第９乃至第１２のメモリセルと、
上記第９のメモリセルの上記トランジスタにその一方のデータ線が接続された第５のデータ線対と、
上記第１０のメモリセルの上記トランジスタにその一方のデータ線が接続された第６のデータ線対と、
上記第１１のメモリセルの上記トランジスタにその一方のデータ線が接続された第７のデータ線対と、
上記第１２のメモリセルの上記トランジスタにその一方のデータ線が接続された第８のデータ線対と、
上記第９乃至第１２のメモリセルのトランジスタの制御電極に接続された第２のワード線と、
上記第５乃至第８のデータ線対のそれぞれに対応して設けられた第５乃至第８のセンスアンプと、
上記第５及び第７のデータ線対を上記第１のプリチャージ電位に接続する第３のプリチャージ回路と、
上記第６及び第８のデータ線対を上記第２のプリチャージ電位に接続する第４のプリチャージ回路と、
上記第５及び第７のデータ線対に共通に設けられた第３の入出力線対と、
上記第６及び第８のデータ線対に共通に設けられた第４の入出力線対と、
上記第１のデータ線対を上記第１の入出力線対に接続するとともに上記第５のデータ線対を上記第３の入出力線対に接続するための第１の制御線と、
上記第２のデータ線対を上記第２の入出力線対に接続するとともに上記第６のデータ線対を上記第４の入出力線対に接続するための第２の制御線とをさらに具備し、
上記第１及び第３の入出力線対は上記第１のプリチャージ電圧にプリチャージされ、上記第２及び第４の入出力線対は上記第２のプリチャージ電圧にプリチャージされることを特徴とする半導体装置。
【請求項１５】
請求項９乃至１４のいずれかにおいて、
上記第１乃至第４のデータ線対は、上記第１及び第３のセンスアンプと上記第２及び第４のセンスアンプとの間に配置されることを特徴とする半導体装置。
【請求項１６】
請求項９乃至１５のいずれかにおいて、
前記キャパシタは、その絶縁膜が強誘電体である強誘電体キャパシタであることを特徴とする半導体装置。
【請求項１７】
強誘電体を絶縁膜とした強誘電体キャパシタと、該強誘電体キャパシタの一方の電極に接続されたトランジスタとを含む第１及び第２のメモリセルと、
該第１及び第２のメモリセルにそれぞれ対応して接続された第１及び第２のデータ線と、
上記第１のデータ線を第１のプリチャージ電位に接続する第１のプリチャージ回路と、
上記第２のデータ線を第２のプリチャージ電位に接続する第２のプリチャージ回路と、
上記第１のデータ線に現れた上記第１のメモリセルからの惰報を検知するクロスカップル接続された２つのＰチャンネルＭＯＳトランジスタからなる第１のセンスアンプと、
上記第２のデータ線に現れた上記第２のメモリセルからの惰報を検知するクロスカップル接続された２つのＮチャンネルＭＯＳトランジスタからなる第２のセンスアンプと、
上記第１のセンスアンプを駆動する第１の駆動線と、
上記第２のセンスアンプを駆動する第２の駆動線と、
上記第１及び第２のセンスアンプが非駆動状態となる電位がそれぞれ上記第１及び第２の駆動線に供給されて該供給が中止された後上記第１の駆動線と上記第２の駆動線との間を導通させるスイッチ回路とを具備することを特徴とする半導体装置。
【請求項１８】
請求項１７において、
上記第１及び第２のメモリセルの上記強誘電体キャパシタの他方の電極の電位は上記第１のプリチャージ電位と上記第２のプリチャージ電位との間にあることを特徴とする半導体装置。
【請求項１９】
請求項１７又は１８において、
上記スイッチ回路が上記第１の駆動線と上記第２の駆動線とを導通させて非導通にした後、上記第１の駆動線には上記第１のセンスアンプを駆動するための第３の電位が供給され、上記第２の駆動線には上記第２のセンスアンプを駆動するための第４の電位が供給されることを特徴とする半導体装置。
【請求項２０】
請求項１９において、
上記第１及び第２のセンスアンプが駆動された後、上記スイッチ回路は上記第１の駆動線と上記第２の駆動線との間を導通させることを特徴とする半導体装置。
【請求項２１】
請求項１７乃至２０のいずれかにおいて、
上記スイッチ回路は、ダイオード接続されたＭＯＳトランジスタを含むことを特徴とする半導体装置。
【請求項２２】
請求項１７乃至２１の何れかにおいて、
上記第１のデータ線に現れた上記第１のメモリセルからの情報を検知するクロスカップル接続された２つのＮチャンネルＭＯＳトランジスタからなる第３のセンスアンプと、
上記第２のデータ線に現れた上記第２のメモリセルからの情報を検知するクロスカップル接続された２つのＰチャンネルＭＯＳトランジスタからなる第４のセンスアンプとをさらに具備することを特徴とする半導体装置。
【請求項２３】
強誘電体を絶縁膜とした強誘電体キャパシタと該強誘電体キャパシタの一方の電極に接続されたトランジスタとを含むメモリセルと、該メモリセルの該トランジスタの制御電極に接続されたワード線と、
該メモリセルに接続されたデータ線と、
上記データ線を第１のプリチャージ電位又は上記第１のプリチャージ電位より小さい第２のプリチャージ電位にプリチャージするプリチャージ回路とを具備し、
上記メモリセルの上記強誘電体キャパシタの他方の電極の電位は上記第１のプリチャージ電位と上記第２のプリチャージ電位との間にあり、
上記ワード線を活性化する時に、上記データ線は、上記プリチャージ回路により供給された上記第１のプリチャージ電位又は上記第２のプリチャージ電位にプリチャージされており、
上記プリチャージ回路は、上記第１のプリチャージ電位と上記第２のプリチャージ電位とで交互に上記データ線をプリチャージすることを特徴とする半導体装置。
【請求項２４】
請求項２３において、
上記プリチャージ回路に供給される電位を制御する制御回路を有し、
該制御回路はフリップフロップ回路を含むことを特徴とする半導体装置。
【請求項２５】
強誘電体を絶縁膜とした強誘電体キャパシタと該強誘電体キャパシタの一方の電極に接続されたトランジスタとを含む第１及び第２のメモリセルと、
該第１及び第２のメモリセルのそれぞれの該トランジスタの制御電極に接続されたワード線と、
該第１及び第２のメモリセルのそれぞれに対応して接続された第１及び第２のデータ線と、
上記第１及び第２のデータ線を第１のプリチャージ電位又は上記第１のプリチャージ電位より小さい第２のプリチャージ電位にプリチャージする第１及び第２のプリチャージ回路とを具備し、
上記第１及び第２のメモリセルの上記強誘電体キャパシタの他方の電極の電位は上記第１のプリチャージ電位と上記第２のプリチャージ電位との間にあり、
上記ワード線を活性化する時に、上記第１のデータ線は、上記第１のプリチャージ回路により供給された上記第１のプリチャージ電位又は上記第２のプリチャージ電位にプリチャージされており、上記第２のデータ線は、上記第２のプリチャージ回路により供給された上記第１のプリチャージ電位又は上記第２のプリチャージ電位にプリチャージされており、
上記第１及び第２のプリチャージ回路のそれぞれは上記第１のプリチャージ電位と上記第２のプリチャージ電位とで交互に上記第１及び第２のデータ線をプリチャージし、上記第１のプリチャージ回路が上記第１のデータ線を上記第１のプリチャージ電位にプリチャージする時は上記上記第２のプリチャージ回路は上記第２のデータ線を上記第２のプリチャージ電位にプリチャージし、上記第１のプリチャージ回路が上記第１のデータ線を上記第２のプリチャージ電位にプリチャージする時は上記第２のプリチャージ回路は上記第２のデータ線を上記第１のプリチャージ電位にプリチャージすることを特徴とする半導体装置。
【請求項２６】
請求項２５において、
上記第１及び第２のメモリセルは、上記第１のプリチャージ回路と上記第２のプリチャージ回路との間に配置されることを特徴とする半導体装置。
【請求項２７】
請求項１乃至８又は１６乃至２６のいずれかにおいて、
上記強誘電体は、ＰＺＴであることを特徴とする半導体装置。
【発明の詳細な説明】
技術分野
本発明は、強誘電体記憶装置に関する。特に、強誘電体を絶縁膜としたキャパシタとＭＯＳトランジスタとでメモリセルが構成された強誘電体記憶装置に関する。
背景技術
近年、高速な書き込み動作が可能な不揮発メモリとして、強誘電体キャパシタを用いた強誘電体メモリが注目されている。特に、強誘電体を絶縁膜としたキャパシタとＭＯＳトランジスタとでメモリセルを構成し、プレートと呼ばれるキャパシタの一方の電極に固定電圧を与える方式は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）と同程度の動作速度、面積で不揮発メモリを実現できる可能性がある。そのような強誘電体メモリの従来技術による基本的構成例を、第３６図に示す。同図で、ＭＣは、メモリセルであり、例えばＰＺＴなどの強誘電体を絶縁膜とした強誘電体キャパシタとＮＭＯＳトランジスタで構成される。この強誘電体キャパシタの残留分極により情報を記憶する。強誘電体キャパシタの一方の電極はＮＭＯＳトランジスタに接続され、他方の電極（プレート電極）には電源電圧ＶＣＣの２分の１の電圧（ＶＣＣ／２）が供給されている。ここでは、簡単のためメモリセルＭＣを１個しか示していないが、データ線対Ｄｔ，Ｄｂにそれぞれ複数個が接続され、ワード線Ｗにより選択されてデータ線ＤｔあるいはＤｂと信号の授受を行う。また、この図では簡単のため省略しているが、データ線対Ｄｔ，Ｄｂにはそれぞれダミーセルが設けられる。ＰＣは、プリチャージ回路であり、データ対線Ｄｔ，Ｄｂを接地電圧ＶＳＳにプリチャージする。ＳＡは、センスアンプであり、データ線対Ｄｔ，Ｄｂの電圧を検出し差動増幅する。また、この図では簡単のため省略しているが、センスアンプには外部と信号の授受を行うためのスイッチが設けられている。
この構成の動作を、第３７図に示すタイミング波形を用いて説明する。待機状態では、制御信号ＦＰＣによりプリチャージ用スイッチＰＣがオンしており、データ線対Ｄｔ，Ｄｂは、接地電圧ＶＳＳにプリチャージされている。すなわち、いわゆるＶＳＳプリチャージとなっている。動作の際には、制御信号ＦＰＣによりプリチャージ用スイッチＰＣをオフにする。そこで、ワード線Ｗを選択時のワード線電圧ＶＣＨとすることにより、メモリセルＭＣを選択する。メモリセルＭＣ中のＮＭＯＳトランジスタがオンになり、強誘電体キャパシタにデータ線Ｄｔとプレート電極の電圧差であるＶＣＣ／２の電圧が加わり、残留分極が電荷としてデータ線Ｄｔに読みだされる。それにより、データ線Ｄｔの電圧が変化し、制御信号ＦＳＡによりセンスアンプＳＡを起動して、データ線Ｄの電圧を正帰還増幅して、情報を判別する。第３７図では示していないが、センスアンプＳＡにより判別された情報を外部に出力することにより、読み出し動作が行われる。また、外部から入力された情報に応じてデータ線の電圧を書き込み電圧にすることにより、書き込み動作が行われる。ワード線Ｗを下げて、メモリセルＭＣ中のＮＭＯＳトランジスタをオフにすることにより、メモリセルＭＣへの再書込みが行われる。その後、制御信号ＦＳＡによりセンスアンプＳＡの動作を止め、制御信号ＦＰＣによりプリチャージ用スイッチをオンにして、待機状態に戻す。
この動作での強誘電体キャパシタの動きを、第３８図に示すヒステリシス特性を用いて説明する。同図で、横軸はプレート電極を基準として強誘電体キャパシタに加わる電圧、縦軸は分極を含めて強誘電体キャパシタが保持する電荷量である。待機状態の強誘電体キャパシタに電圧が印加されていない状態で、強誘電体キャパシタは残留分極を保持し、蓄えている情報‘０’，‘１’に応じて第３８図上の点ＰＳ０，ＰＳ１のいずれかの位置をとる。メモリセルＭＣからデータ線Ｄに信号を読みだす際に、データ線Ｄがプレート電極を基準にして−ＶＣＣ／２にプリチャージされているので、データ線容量ＣＤは第３８図上で傾き−ＣＤの負荷直線ＬＬ０，ＬＬ１で表される。この直線とヒステリシス曲線との交点ＰＲ０，ＰＲ１が、強誘電体キャパシタが読出し時にとる点である。一方、書込みはデータ線ＤをＶＳＳ，ＶＣＣのいずれかにして、第３８図上の点ＰＷ０，ＰＷ１とすることにより行われる。
以上に説明したように、強誘電体記憶装置では、強誘電体キャパシタに電圧を印加し、分極反転により電荷をデータ線に発生させる。
なお、本願に関連した技術としては、ＤＲＡＭに関するものであるが、以下の方式が開示されている。
特開昭６２−１８０５９１に、アレーノイズを低減するため、メモリセルアレー中のデータ線対のプリチャージ電圧を二つに分ける方式が開示されている。
また、特開平５−１３５５８０に、再書き込み及びプリチャージに消費する電荷量を低減するため、センスアンプ群間で電荷の授受を行う方式が開示されている。
さらに、特開平４−１８４７８７に、ＶＣＣ／２プリチャージ方式の低消費電力特性を活かしながら低電源電圧でも安定した高速センス動作を可能にするため、メモリセルアレー中のデータ線対のプリチャージ電圧を二つに分け、二つのデータ線対群の間で電荷の授受を行う方式が開示されている。これらと本願との関連性については後述する。
発明の開示
強誘電体記憶装置では、信号電圧をデータ線に発生させるためには強誘電体キャパシタに電圧を印加しなければならないので、プレートを固定電圧にするためには、ＤＲＡＭで広く用いられているデータ線をＶＣＣ／２にプリチャージしておいて信号を読みだす方式、いわゆるＶＣＣ／２プリチャージ方式を用いることができない。それに付随して、ＶＣＣ／２プリチャージ方式のＤＲＡＭに比べ、以下の第１から第３の問題がある。
第１に、アレーノイズが大きい。強誘電体メモリではＶＳＳプリチャージ方式（又はＶＣＣプリチャージ方式）のため、すべてのデータ線で、メモリセルから信号が電荷として読み出される際、電圧がＶＳＳから高くなる方向（ＶＣＣプリチャージ方式では、ＶＣＣから低くなる方向）に変化する。そのため、これらと容量結合している非選択ワード線や基板などに大きなカップリングノイズが生じる。これらのノイズが再度データ線に容量結合し、データ線の電圧が変動する。一方、選択メモリセル内の蓄積ノードの電圧が下がることにより、プレート電圧が強誘電体キャパシタを介して引き下げられる。そのため、メモリセル内の強誘電体キャパシタに加わる電圧が小さくなり、強誘電体の残留分極のうち電荷として読み出される量が小さくなり、Ｓ／Ｎが低下する。また、ＶＳＳプリチャージ方式では、センスアンプによりデータ線対間の電圧を増幅する際、データ線対の一方の電圧がセンスアンプによりＶＣＣへ充電され大きく変化するのに対し、他方のＶＳＳへ放電されて変化する大きさは小さい。このため、データ線対と容量結合しているあらゆるノードに大きなカップリングノイズが生じ、電圧が上昇する。これらのノイズが再度データ線に容量結合し、データ線対間での結合容量の大きさの違いにより、差動のノイズとなり、Ｓ／Ｎが低下する。このノイズに関しては、培風館発行 伊藤清男著「アドバンスト エレクトロニクスI-9 超ＬＳＩメモリ」(1994年)の第３章に、ＤＲＡＭについて詳述されており、同様な議論が強誘電体メモリに関しても成り立つ。さらに、非選択ワード線の電圧がカップリングで持ち上がることにより、ＶＳＳに放電されたデータ線に接続されたメモリセルのＭＯＳトランジスタが導通し、強誘電体キャパシタにＶＳＳが入力されて分極情報が破壊される恐れがある。
第２に、消費電力が大きい。データ線対Ｄｔ，Ｄｂのいずれか一方が、増幅時にＶＳＳからＶＣＣに充電され、プリチャージ時に再度ＶＳＳに放電される。この時消費される電荷量は、データ線容量をＣＤとするとデータ線対毎にＣＤ×ＶＣＣである。ＶＣＣ／２プリチャージ方式では、増幅時にデータ線対の一方がＶＣＣ／２からＶＣＣに充電され他方はＶＣＣ／２からＶＳＳに放電され、プリチャージはデータ線対間のチャージシェアにより行われるので、データ線対毎の消費電荷量はＣＤ×ＶＣＣ／２である。したがって、ＶＣＣ／２プリチャージ方式に比べて、ＶＳＳプリチャージ方式であるためにデータ線の充放電に要する電力が２倍である。
第３に、強誘電体キャパシタの疲労現象及びインプリント現象による特性劣化が大きい。ＶＳＳプリチャージで読み出すとき、‘１’が書込まれていた強誘電体キャパシタの分極方向が反転する。また、‘１’を再書込みするためにＶＣＣを印加するので再度分極方向に反転する。これが繰り返されることにより、疲労減少による特性劣化が起きる。一方、‘０’が書込まれていたキャパシタは、繰り返しＶＳＳを印加することにより、インプリント現象による特性劣化が起こる。すなわち、書込まれているデータに依存して疲労現象もしくはインプリント現象が大きくなる。選択ワード線上の全メモリセルに対して再書込みが行われ、しかも、一般に反転書込み動作よりも読み出し動作の頻度が高いため、同じデータが繰り返し書込まれることが多い。そのため、疲労現象及びインプリント現象が問題となる。
本発明の目的は、以上に述べたような従来の強誘電体記憶装置の問題を解決することにある。
本発明の第１の目的は、強誘電体キャパシタを用いたメモリセルから信号電圧を発生する際に生じるアレーノイズを小さくして、高Ｓ／Ｎ化し安定した動作を実現することにある。
第２の目的は、再書き込み及びプリチャージに消費する電荷量を小さくして、低電力化することにある。
第３の目的は、強誘電体キャパシタの疲労及びインプリントを軽減して、高信頼化することにある。
その他の目的は、後述の実施例の記載から明らかとなろう。
上記目的を達成するため、本発明では、強誘電体を絶縁膜とした強誘電体キャパシタと該強誘電体キャパシタの一方の電極に接続されたトランジスタとを含む第１及び第２のメモリセル(MC1)と、上記第１のメモリセルの上記トランジスタに接続された第１のデータ線(D0t)と、上記第２のメモリセルの上記トランジスタに接続された第２のデータ線(D1t)と、上記第１及び第２のデータ線のそれぞれに対応して設けられた第１及び第２のセンスアンプ(SA0,SA1)とを有する強誘電体記憶装置において、
上記第１のデータ線を第１のプリチャージ電位(Vss)に接続する第１のプリチャージ回路(PC0)と、
上記第２のデータ線を第２のプリチャージ電位(Vcc)に接続する第２のプリチャージ回路(PC1)とをさらに具備し、
上記第１及び第２のメモリセルの上記強誘電体キャパシタの他方の電極の電位(Vcc/2)は上記第１のプリチャージ電位と上記第２のプリチャージ電位との間にあるように設定する。
より望ましくは、上記強誘電体キャパシタの他方の電極の電位と第１のプリチャージ電位との間の電位差と上記強誘電体キャパシタの他方の電極と電位と第２のプリチャージ電位との間の電位差とが等しくなるようにする。すなわち、第１のプリチャージ電位と第２のプリチャージ電位との平均値は、‘１’の書込み電圧と‘０’の書込み電圧との平均値に近い電圧にする。具体的には、上記第１から第３の目的にそれぞれ対応して、以下の第１から第３の手段を用いる。
第１の手段は、上記第１及び第２のメモリセルのトランジスタの制御電極に接続されたワード線を具備することである（第１図、第２図参照）。これにより、第１のデータ線からのノイズと第２のデータ線からのノイズが互いにキャンセルしてワード線へのノイズがキャンセルされ、第１の目的が達成される。
なお、プリチャージ電圧を二つに分ける方式は、ＤＲＡＭでは特開昭６２−１８０５９１あるいは特開平４−１８４７８７に開示されている。ＶｃｃプリチャージやＶｓｓプリチャージが必須の強誘電体記憶装置に、同様な方式を用いれば、ワード線駆動時に強誘電体キャパシタに電圧を印加しなければならないという強誘電体記憶装置に特有の必須条件を満たすことができる。ＤＲＡＭでは、Ｓ／Ｎと消費電力や動作速度などを総合的に考えるとＶＣＣ／２プリチャージ方式が優れていることが常識とされているが、プレートを固定電圧にした強誘電体記憶装置ではＶＣＣ／２プリチャージを利用できないため、このような方式は有力な手段である。
第２の手段では、強誘電体を絶縁膜とした強誘電体キャパシタと、該強誘電体キャパシタの一方の電極に接続されたトランジスタとを含む第１及び第２のメモリセルと、
該第１及び第２のメモリセルにそれぞれ対応して接続された第１及び第２のデータ線(D0tS,D0TSと、
上記第１のデータ線を第１のプリチャージ電位に接続する第１のプリチャージ回路(PC0S)と、
上記第２のデータ線を第２のプリチャージ電位に接続する第２のプリチャージ回路(PC0C)と、
上記第１のデータ線に現れた上記第１のメモリセルからの情報を検知するクロスカップル接続された２つのＰチャンネルＭＯＳトランジスタからなる第１のセンスアンプ(SA0S)と、
上記第２のデータ線に現れた上記第２のメモリセルからの情報を検知するクロスカップル接続された２つのＮチャンネルＭＯＳトランジスタからなる第２のセンスアンプ(SA0C)と、
上記第１のセンスアンプを駆動する第１の駆動線(CSPS)と、
上記第２のセンスアンプを駆動する第２の駆動線(CSNC)と、
上記第１及び第２のセンスアンプが非駆動状態となる電位(Vss,Vcc)がそれぞれ上記第１及び第２の駆動線に供給されて該供給が中止された後上記第１の駆動線と上記第２の駆動線との間を導通させるスイッチ回路(CSD)とを具備することとした（第２０図、第２１図参照）。
これにより、第２の目的が達成される。二つのセンスアンプ群で電荷の授受を行う方式は、ＤＲＡＭでは特開平５−１３５５８０に開示されている。この従来技術では、データ線を増幅した後のセンスアンプ群と、次に増幅を行うセンスアンプ群とで電荷の授受を行う。そのため、ＤＲＡＭのセルフリフレッシュ動作のように一定の順番でセンスアンプ群を活性化していく場合には有効であるが、適用できる動作に制限がある。例えば、同一のセンスアンプ群を２回続けて動作させるような場合には適用できない。それに対して、本手段はプリチャージ電圧が異なるセンスアンプ群の間で電荷の授受を行うので、通常のランダムアクセス動作に適用できる。また、ＤＲＡＭでは、特開平４−１８４７８７に、メモリセルアレー中のデータ線対のプリチャージ電圧を二つに分け、二つのデータ線対群の間で電荷の授受を行う方式が開示されている。同様な方式を強誘電体記憶装置に用いると、ワード線駆動時に強誘電体キャパシタに電圧を印加するという条件を達成できる。ＶＣＣ／２プリチャージを利用できない強誘電体記憶装置では、このような方式は有力な手段である。
第３の手段は、強誘電体を絶縁膜とした強誘電体キャパシタと該強誘電体キャパシタの一方の電極に接続されたトランジスタとを含むメモリセルと、
該メモリセルに接続されたデータ線(D0t)と、
上記データ線を第１又は第２のプリチャージ電位にプリチャージするプリチャージ回路(PC0)とを具備し、
上記メモリセルの上記強誘電体キャパシタの他方の電極の電位(Vcc/2)は上記第１のプリチャージ電位(Vss)と上記第２のプリチャージ電位(Vcc)との間にあり、
上記プリチャージ回路は、上記第１のプリチャージ電位と上記第２のプリチャージ電位とで交互に上記データ線をプリチャージする（第２６図参照）。
これにより、同一のメモリセルに対してＶｓｓプリチャージとＶｃｃプリチャージの２種類が適用される可能性が高くなり、第３の目的が達成される。
さらに、以上の手段を組み合わせた手段により、以上の手段の効果を組み合わせた効果が同時に達成される。
【図面の簡単な説明】
第１図は、第１の実施例の基本的な構成例を示す図である。
第２図は、メモリアレーの構成例を示す図である。
第３図は、第１の実施例の基本的な動作タイミングを示す図である。
第４図は、データの線対のプリチャージ電圧を２対毎に分けた構成例を示す図である。
第５図は、データ線対のプリチャージ電圧を２対毎に分けた動作タイミングを示す図である。
第６図は、プリチャージ回路にＣＭＯＳを用いた構成例を示す図である。
第７図は、プリチャージ回路にＣＭＯＳを用いた構成例の動作タイミングを示す図である。
第８図は、メモリアレーの別な構成例を示す図である。
第９図は、カラムデコーダを複数のメモリアレーで共有する構成例を示す図である。
第１０図は、入出力線対の制御回路の構成例を示す図である。
第１１図は、第９図に示した構成例の読出し動作のタイミング図である。
第１２図は、第９図に示した構成例の書込み動作のタイミング図である。
第１３図は、入力線対と出力線対を分離した構成例を示す図である。
第１４図は、第１３図に示した構成例の読出し動作のタイミング図である。
第１５図は、第１３図に示した構成例の書込み動作のタイミング図である。
第１６図は、センスアンプをメモリセルアレーの両側に配置した構成例を示す図である。
第１７図は、センスアンプをメモリセルアレーの両側に配置した構成例を示す図の続きである。
第１８図は、第１６図と第１７図に示した構成例の読出し動作のタイミング図である。
第１９図は、第１６図と第１７図に示した構成例の書込み動作のタイミング図である。
第２０図は、第２の実施例の基本的な構成例を示す図である。
第２１図は、第２の実施例の基本的な動作タイミングを示す図である。
第２２図は、センスアンプ駆動回路と制御回路の構成例を示す図である。
第２３図は、第２２図に示した構成例の動作タイミングを示す図である。
第２４図は、センスアンプ駆動回路と制御回路の別な構成例を示す図である。
第２５図は、第２４図に示した構成例の動作タイミングを示す図である。
第２６図は、第３の実施例の基本的な構成例を示す図である。
第２７図は、第３の実施例の基本的な動作タイミングを示す図である。
第２８図は、第３の実施例を第１の実施例と組み合わせた構成例を示す図である。
第２９図は、第２８図に示した構成例の動作タイミングを示す図である。
第３０図は、第３の実施例のセンスアンプ駆動回路の構成例を示す図である。
第３１図は、第２８図に示した構成例の動作タイミングを示す図である。
第３２図は、第３の実施例でセンスアンプをメモリセルアレーの両側に配置した構成例を示す図である。
第３３図は、第３の実施例でセンスアンプをメモリセルアレーの両側に配置した構成例を示す図の続きである。
第３４図は、第３２図と第３３図に示した構成例の読出し動作のタイミング図である。
第３５図は、第３２図と第３３図に示した構成例の書込み動作のタイミング図である。
第３６図は、従来の基本的な構成例を示す図である。
第３７図は、従来の基本的な動作タイミングを示す図である。
第３８図は、強誘電体キャパシタのヒステリシス特性を示す図である。
発明を実施するための最良の形態
以下では、上記第１から第３の手段にそれぞれ対応した、以下の第１から第３の実施例を示す。
［第１の実施例］
まず、前述の第１の手段を実現する実施例を説明する。その構成例の要部を、第１図に示す。メモリセルアレー中のデータ線対のプリチャージ電圧を二つに分けたことが特長である。データ線対Ｄ０ｂとＤ０ｔ，Ｄ１ｂとＤ１ｔ，…には、プリチャージ回路ＰＣ０，ＰＣ１，…と、センスアンプＳＡ０，ＳＡ１，…が接続される。プリチャージ回路は３個のＮＭＯＳトランジスタで構成され、ＰＣ０，ＰＣ２には、接地電圧ＶＳＳが供給され、ＰＣ１，ＰＣ３には、電源電圧ＶＣＣが供給される。センスアンプは、ＤＲＡＭのセンスアンプとして広く用いられている回路と同じ構成のＣＭＯＳ回路であり、ＳＡ０，ＳＡ２，…のＮＭＯＳトランジスタのソースは接地電圧ＶＳＳに接続され、ＳＡ１，ＳＡ３，…のＰＭＯＳトランジスタのソースは電源電圧ＶＣＣに接続される。ここでは簡単のため、外部と情報の授受を行う入出力線や入出力ゲートなどは省略している。
ＭＣＡはメモリセルアレーであり、例えば第２図のＭＣＡ１のように構成される。データ線対Ｄ０ｂとＤ０ｔ，Ｄ１ｂとＤ１ｔ，…と、ワード線Ｗ０，Ｗ１，…の所望の交点に、強誘電体キャパシタを用いたメモリセルＭＣ１が多数配置されている。この構成は、ＤＲＡＭで広く用いられているいわゆる２交点配置の折り返し型データ線構成と同じ構成である。メモリセルＭＣ１は、例えばＰＺＴなどの強誘電体を絶縁膜とした強誘電体キャパシタとＮＭＯＳトランジスタで構成される。この強誘電体キャパシタの残留分極により情報を記憶する。強誘電体キャパシタの一方の電極はＮＭＯＳトランジスタに接続され、他方の電極（プレート電極）は複数のメモリセルで共通なノードに接続され、中間電圧ＶＣＣ／２が供給されている。このメモリセルの構成は、ＤＲＡＭで一般に用いられている１トランジスタ１キャパシタ型メモリセルと同様であり、このように１個のＭＯＳトランジスタと１個の強誘電体キャパシタで構成することによりセル面積が小さくできるため、高集積化に適している。なお、このメモリセルアレー構成では、データ線対の一方にしか、信号が読み出されないため、センスアンプで差動増幅を行うために参照信号を発生する機構が必要であるが、この図では簡単のため、省略する。参照信号を発生させる手段は、例えば、特開平２−１１０８９３あるいは特開平６−３０２１９３に開示されている。
この構成例の動作を、第３図に示すタイミング波形を用いて説明する。待機状態では、制御信号ＦＰＣがＶＣＨとなっていることにより、プリチャージ回路ＰＣ０，ＰＣ１，…内のＮＭＯＳトランジスタがオンしており、データ線対Ｄ０ｂとＤ０ｔ，Ｄ２ｂとＤ２ｔ，…はＶＳＳにプリチャージされ、Ｄ１ｂとＤ１ｔ，Ｄ３ｂとＤ３ｔ，…はＶＣＣにプリチャージされている。すなわち、データ線対は１対毎に交互にＶＳＳとＶＣＣにプリチャージされている。動作の際には、制御信号ＦＰＣによりプリチャージ回路をオフにする。そこで、ワード線（第３図ではＷ０）を選択時のワード線電圧ＶＣＨとすることにより、メモリセルＭＣ１を選択する。選択されたメモリセルＭＣ１中のＮＭＯＳトランジスタがオンになり、強誘電体キャパシタにデータ線の電圧とプレートの電圧ＶＣＣ／２の差の電圧が加わり、残留分極が電荷としてデータ線に読みだされる。このとき、データ線対Ｄ０ｂとＤ０ｔ，Ｄ２ｂとＤ２ｔ，…の電圧はＶＳＳから上昇し、Ｄ１ｂとＤ１ｔ，Ｄ３ｂとＤ３ｔ，…の電圧は下降する。そして、センスアンプ駆動線ＣＳＰ０をＶＣＣにすることにより、センスアンプＳＡ０，ＳＡ２，…を起動し、センスアンプ駆動線ＣＳＮ１をＶＳＳにすることにより、センスアンプＳＡ１，ＳＡ３，…を起動して、各データ線対の電圧を差動増幅して、情報を判別する。このときセンスアンプは正帰還増幅を行い、各データ線対の一方がＶＳＳに他方がＶＣＣへ増幅される。ただし、データ線対Ｄ０ｂとＤ０ｔ，Ｄ２ｂとＤ２ｔ，…では、ＶＳＳへ増幅されるデータ線の電圧変化量は小さいのに対し、ＶＣＣへ増幅されるデータ線の電圧変化量は大きい。逆に、Ｄ１ｂとＤ１ｔ，Ｄ３ｂとＤ３ｔ，…では、ＶＳＳへ増幅されるデータ線の電圧変化量は大きいのに対し、ＶＣＣへ増幅されるデータ線の電圧変化量は小さい。このセンスアンプが情報を増幅した状態で、情報を外部へ転送することにより読出し動作が行われる。また、外部から与えられた情報に応じてデータ線の電圧を制御することにより書込み動作が行われる。ワード線Ｗ０の電圧を下げて、メモリセルＭＣ１中のＮＭＯＳトランジスタをオフにすることにより、メモリセルＭＣ１への再書込みが行われる。その後、センスアンプ駆動線ＣＳＰ０をＶＳＳにしＣＳＮ１をＶＣＣにして、センスアンプの動作を止め、制御信号ＦＰＣによりプリチャージ回路をオンにして、待機状態に戻す。なお、強誘電体キャパシタに加わる電圧は、強誘電体を通じて流れるリーク電流等により減衰していく。場合によっては、メモリセルに中間電圧ＶＣＣ／２を印加する動作を行って、強誘電体キャパシタに加わる電圧を０にする。
以上に説明した動作により、前述の第１の問題が以下のように解決される。メモリセルから信号が電荷として読み出される際にデータ線対の電圧は、Ｄ０ｂとＤ０ｔ，Ｄ２ｂとＤ２ｔ，…ではＶＳＳから高くなる方向に変化するのに対し、Ｄ１ｂとＤ１ｔ，Ｄ３ｂとＤ３ｔ，…では逆にＶＣＣから低くなる方向に変化する。すなわち、中間電圧ＶＣＣ／２を中心として対称に変化する。そのため、これらと容量結合している非選択ワード線や基板などでは、Ｄ０ｂとＤ０ｔ，Ｄ２ｂとＤ２ｔ，…からのカップリングとＤ１ｂとＤ１ｔ，Ｄ３ｂとＤ３ｔ，…からのカップリングとが打ち消し合い、カップリングノイズは小さい。一方、選択メモリセル内の蓄積ノードの電圧変化も、中間電圧ＶＣＣ／２を中心にほぼ対称に行われるので、プレートの電圧変化は小さい。そのため、強誘電体キャパシタに加わる電圧が小さくなることはない。また、センスアンプにより増幅する際にデータ線対の電圧は、Ｄ０ｂとＤ０ｔ，Ｄ２ｂとＤ２ｔ，…では一方のデータ線がＶＣＣは充電されて大きく変化するのに対し、Ｄ１ｂとＤ１ｔ，Ｄ３ｂとＤ３ｔ，…では逆に一方のデータ線がＶＳＳへ放電されて大きく変化する。すなわち、この時にも、中間電圧ＶＣＣ／２を中心として対称に変化する。したがって、データ線対と容量結合しているノードのカップリングノイズは小さい。非選択ワード線がカップリングで持ち上がる恐れはない。以上のように、本実施例ではデータ線対の電圧変化が中間電圧ＶＣＣ／２を中心として対称に変化することにより、ＤＲＡＭで広く用いられているＶＣＣ／２プリチャージ方式と同等に、アレーノイズが小さくなる。
以下に、種々の変形例や応用例を示す。
第４図は、データ線対を２対毎に交互にＶＳＳとＶＣＣにプリチャージする構成の例を示している。データ線対Ｄ０ｂとＤ０ｔ，Ｄ１ｂとＤ１ｔ，…には、第１図に示した構成例と同様に、プリチャージ回路ＰＣ０，ＰＣ１，…と、センスアンプＳＡ０，ＳＡ１，…が接続される。プリチャージ回路ＰＣ０，ＰＣ１には、接地電圧ＶＳＳが供給され、ＰＣ２，ＰＣ３には、電源電圧ＶＣＣが供給される。センスアンプＳＡ０，ＳＡ１，…のＮＭＯＳトランジスタのソースは接地電圧ＶＳＳに接続され、ＳＡ２，ＳＡ３，…のＰＭＯＳトランジスタのソースは電源電圧ＶＣＣに接続される。プリチャージ回路とセンスアンプの接続は、それぞれ４個ずつで繰り返される。第１図と同様に、外部と情報の授受を行う入出力線や入出力ゲートなどは省略している。動作タイミングは第５図に示すように、第３図に示した動作タイミングと同様である。ただし、センスアンプ駆動線ＣＳＮ２を第２図のＣＳＮ１のように駆動する。データ線対の電圧は、データ線対を２対毎に交互にＶＳＳとＶＣＣにプリチャージすることにより、アレー全体ではデータ線対の電圧変化が中間電圧ＶＣＣ／２を中心として対称に変化し、アレーノイズが小さくなる。
この構成例では、プリチャージ回路とセンスアンプがそれぞれ、２個ずつで同じノードに接続される。このため、制御線などからＭＯＳトランジスタへの接続を共通に行うことができ、レイアウトが容易である。さらに、４対毎や８対毎にプリチャージ電圧を切り換えるような構成とすることもできる。ただし、従来の構成でカップリングノイズが発生する例えばプレートや非選択ワード線などのノードの抵抗が高い場合、対称に電圧が変化するデータ線の位置が離れるほどノイズが大きくなるので、１対毎や２対毎に細かくプリチャージ電圧を切り換えた方が良い。
第６図は、ＰＭＯＳトランジスタで構成したプリチャージ回路によりデータ線対を電源電圧ＶＣＣにプリチャージする構成例を示している。データ線対Ｄ０ｂとＤ０ｔには、ＮＭＯＳトランジスタで構成されたプリチャージ回路ＰＣＮ０が接続され、ＰＣＮ０には、接地電圧ＶＳＳが供給される。一方、データ線対Ｄ１ｂとＤ１ｔには、ＰＭＯＳトランジスタで構成されたプリチャージ回路ＰＣＰ１が接続され、ＰＣＰ１には、電源電圧ＶＣＣが供給される。データ線対Ｄ０ｂとＤ０ｔに接続されたセンスアンプＳＡ０とＮＭＯＳトランジスタのソースは接地電圧ＶＳＳに接続され、ＳＡ２，ＳＡ３，…のＰＭＯＳトランジスタのソースは電源電圧ＶＣＣに接続される。プリチャージ回路とセンスアンプの構成及び接続は、それぞれ２個ずつで繰り返される。第１図と同様に、外部と情報の授受を行う入出力線や入出力ゲートなどは省略している。動作タイミングは第７図に示すように、第３図に示した動作タイミングと同様である。ただし、プリチャージ回路の制御信号ＦＰＣ０の電圧は接地電圧ＶＳＳから電源電圧ＶＣＣまでであり、ＦＰＣ１はＦＰＣ０の相補信号である。データ線対の電圧は、データ線対毎に交互にＶＳＳとＶＣＣにプリチャージされ、第１図に示した構成と同様にアレーノイズが小さくなる。
ＰＭＯＳトランジスタで構成されたプリチャージ回路で、電源電圧ＶＣＣを供給することにより、ＮＭＯＳトランジスタで構成されたプリチャージ回路を用いる場合に比べ、プリチャージ回路の抵抗が小さくでき、プリチャージの高速化ができサイクル時間を短縮できる。また、プリチャージ回路の制御信号にワード電圧ＶＣＨを用いなくて済むので、チップ内で電源電圧ＶＣＣを昇圧してＶＣＨを供給する場合に、その昇圧回路の供給能力が小さくてよい。
第８図は、メモリセルアレーの別な構成例を示している。このメモリセルアレーＭＣＡ２を、第１図中のメモリセルアレーＭＣＡとして用いることができる。ワード線Ｗ０，Ｗ１，…と、データ線対Ｄ０ｂとＤ０ｔ，Ｄ１ｂとＤ１ｔ，…の交点に、メモリセルＭＣ２が配置されて、メモリセルアレーＭＣＡ２が構成されている。メモリセルＭＣ２は、強誘電体を絶縁膜とした２個の強誘電体キャパシタと２個のＮＭＯＳトランジスタにより構成される。この２個の強誘電体キャパシタの残留分極により、情報を相補的に記憶する。第２図中のメモリセルＭＣ１と同様に、強誘電体キャパシタの一方の電極はＮＭＯＳトランジスタに接続され、他方の電極（プレート電極）は複数のメモリセルで共通なノードに接続され、中間電圧ＶＣＣ／２が供給されている。動作の制御は、第２図のメモリセルアレーＭＣＡ１を用いる場合と同様に第３図に示したように行われる。このメモリセルアレー構成では、データ線対の両方に信号が読み出されるため、参照信号を発生する機構が不要であり、高Ｓ／Ｎな動作が可能である。
第９図は、カラムデコーダを複数のメモリセルアレーで共有する構成例を示している。データ線対のプリチャージ電圧に合わせ、入出力線を２系統にしているのが特長である。同図で、ＭＣＡＬ０とＭＣＡＲ０，ＭＣＡＬ１とＭＣＡＲ１，…はメモリセルアレーであり、例えば第２図のＭＣＡ１のように構成される。メモリセルアレー２個ずつで、間に配置されたセンスアンプ部ＳＡＢ０，ＳＡＢ１，…を共有する。また、複数のメモリセルアレーとセンスアンプ部に共通にカラムデコーダＹＤＥＣが設けられ、メモリセルアレー上をカラム選択線ＹＳが通過している。センスアンプ部ＳＡＢ０，ＳＡＢ１，…はそれぞれ、具体的には以下のように構成される。メモリセルアレーＭＣＡＬ０，ＭＣＡＬ１，…中のデータ線対Ｄ０ｂＬとＤ０ｔＬ，Ｄ１ｂＬとＤ１ｔＬ，…に、シェアードゲートＳＨＬＧ０，ＳＨＬＧ１，…が接続される。また、メモリセルアレーＭＣＡＲ０，ＭＣＡＲ１，…中のデータ線対Ｄ０ｂＲとＤ０ｔＲ，Ｄ１ｂＲとＤ１ｔＲ，…に、シェアードゲートＳＨＲＧ０，ＳＨＲＧ１，…が接続される。シェアードゲートは、左右のデータ線対を選択する役割を果たす。シェアードゲートＳＨＬＧ０とＳＨＲＧ０，ＳＨＬＧ１とＳＨＲＧ１，…の間に、プリチャージ回路ＰＣ０，ＰＣ１，…、センスアンプＳＡ０，ＳＡ１，…、入出力ゲートＩＯＧ０，ＩＯＧ１，…が設けられる。プリチャージ回路ＰＣ０，ＰＣ１，…とセンスアンプＳＡ０，ＳＡ１，…は、それぞれ第１図に示した回路構成である。プリチャージ回路ＰＣ０には、接地電圧ＶＳＳが供給され、ＰＣ１には、電源電圧ＶＣＣが供給される。センスアンプＳＡ０のＮＭＯＳトランジスタのソースは接地電圧ＶＳＳに接続され、ＳＡ１のＰＭＯＳトランジスタのソースは電源電圧ＶＣＣに接続される。入出力ゲートＩＯＧ０は入出力線対ＩＯ０ｂとＩＯ０ｔに接続され、ＩＯＧ１は入出力線対ＩＯ１ｂとＩＯ１ｔに接続される。データ線２対に対応して、カラム選択線ＹＳ０が設けられ、入出力ゲートＩＯＧ０，ＩＯＧ１を制御する。これらのプリチャージ回路とセンスアンプと入出力ゲートの制御信号などとの接続は、それぞれ２個ずつで繰り返される。
入出力線対には、第１０図に示すような制御回路が接続される。入出力線対ＩＯ０ｂとＩＯ０ｔ，ＩＯ１ｂとＩＯ１ｔにはそれぞれ、入出力線プリチャージ回路ＩＯＰＣ０，ＩＯＰＣ１と、書込み回路ＷＤ０，ＷＤ１と、メインアンプＭＡ０，ＭＡ１が接続される。プリチャージ回路ＩＯＰＣ０には、接地電圧ＶＳＳが供給され、ＩＯＰＣ１には、電源電圧ＶＣＣが供給される。
この構成の読出し動作を、第１１図に示すタイミング波形を用いて説明する。同図では、メモリセルアレーＭＣＡＬ０中でワード線Ｗ０を選択し、センスアンプＳＡ０及びＳＡ１で検出した信号を外部へ読みだす場合について示している。待機状態では、制御信号ＦＰＣによりプリチャージ回路ＰＣ０，ＰＣ１，…と入出力線プリチャージ回路ＩＯＰＣ０，ＩＯＰＣ１中のＮＭＯＳトランジスタがオンしている。また、制御信号ＳＨＬ，ＳＨＲの両方がＶＣＨとなっており、シェアードゲートＳＨＬＧ０，ＳＨＬＧ１，…とＳＨＲＧ０，ＳＨＲＧ１，…中のＮＭＯＳトランジスタもオンしている。データ線対Ｄ０ｂＬとＤ０ｔＬ，Ｄ０ｂＲとＤ０ｔＲ及び入出力線対ＩＯ０ｂとＩＯ０ｔはＶＳＳにプリチャージされ、Ｄ１ｂＬとＤ１ｔＬ，Ｄ１ｂＲとＤ１ｔＲ及びＩＯ１ｂとＩＯ１ｔはＶＣＣにプリチャージされている。ここで、制御信号ＳＨＲをＶＳＳにして、シェアードゲートＳＨＲＧ０，ＳＨＲＧ１，…中のＮＭＯＳトランジスタをオフにし、メモリセルアレーＭＣＡＲ０をセンスアンプ部ＳＡＢ０から分離する。また、制御信号ＦＰＣによりプリチャージ回路ＰＣ０，ＰＣ１，…と入出力線プリチャージ回路ＩＯＰＣ０，ＩＯＰＣ１をオフにする。データ線対Ｄ０ｂＬとＤ０ｔＬ，Ｄ１ｂＬとＤ１ｔＬ，…はフローティング状態になる。一方、入出力線対ＩＯ０ｂとＩＯ０ｔ，ＩＯ１ｂとＩＯ１ｔは、ローカルなリードエネーブル信号ＬＲＥｔがＶＣＣになることにより、メインアンプＭＡ０，ＭＡ１の入力部で定まるバイアス電圧となる。そこで、ワード線Ｗ０を選択時のワード線電圧ＶＣＨとすることにより、メモリセルＭＣ１を選択し信号をデータ線対に読みだす。そして、センスアンプ駆動線ＣＳＰ０，ＣＳＮ１により、センスアンプＳＡ０，ＳＡ１，…が動作し、データ線対Ｄ０ｂＬとＤ０ｔＬ，Ｄ１ｂＬとＤ１ｔＬ，…は一方がＶＣＣに他方が電圧ＶＳＳになる。ここでカラムデコーダＹＤＥＣによりカラム選択線ＹＳ０を選択し、入出力ゲートＩＯＧ０をオンにして、センスアンプＳＡ０，ＳＡ１により入出力線対ＩＯ０ｂとＩＯ０ｔ，ＩＯ１ｂとＩＯ１ｔを駆動する。これをメインアンプＭＡ０，ＭＡ１で検出し、メインアンプの出力端子ＤＯ０，ＤＯ１に出力することにより、読出し動作が実現される。なお、ローカルなライトエネーブル信号ＬＷＥｔをＶＳＳに、ＬＷＥｂをＶＣＣにしておくことにより、書き込み回路ＷＤ０，ＷＤ１はハイインピーダンス状態となっている。そして、カラム選択線ＹＳ０を下げる。ワード線Ｗ０を下げることにより、メモリセルＭＣ１への再書込みが行われる。その後、制御信号ＣＳＰ０をＶＳＳに、ＣＳＮ１をＶＣＣに戻してセンスアンプＳＡ０，ＳＡ１，…の動作を止め、制御信号ＦＰＣによりプリチャージ回路ＰＣ０，ＰＣ１，…と入出力線プリチャージ回路ＩＯＰＣ０，ＩＯＰＣ１をオンにする。そして、制御信号ＳＨＲにより、シェアードゲートＳＨＲＧ０中のＮＭＯＳトランジスタをオンにし、メモリセルアレーＭＣＡＲ０をセンスアンプ部ＳＡＢ０に結合させ、待機状態に戻す。
次に、書き込み動作を、第１２図に示すタイミング波形を用いて説明する。同図では、メモリセルアレーＭＣＡＬ０中でワード線Ｗ０を選択し、データ線対Ｄ０ｔＬとＤ０ｂＬ，Ｄ１ｔＬとＤ１ｂＬから信号を書き込む場合について示している。データ線対上の信号をセンスアンプで検出するまでは、第１１図に示した読み出し動作と同一である。ここで、ローカルなライトエネーブル信号ＬＷＥｔをＶＣＣに、ＬＷＥｂをＶＳＳにして、書き込み回路ＷＤ０，ＷＤ１を動作させ、その入力信号ＤＩ０，ＤＩ１に応じて入出力線対ＩＯ０ｂとＩＯ０ｔ，ＩＯ１ｂとＩＯ１ｔを駆動する。このときローカルなリードエネーブル信号ＬＲＥｔをＶＳＳにしてメインアンプＭＡ０，ＭＡ１の動作は止めておく。カラムデコーダＹＤＥＣによりカラム選択線ＹＳ０を選択し、入出力ゲートＩＯＧ０をオンにして、入出力線対ＩＯ０ｂとＩＯ０ｔ，ＩＯ１ｂとＩＯ１ｔをセンスアンプＳＡ０，ＳＡ１を結合させ、書き込む信号に応じた状態にすることにより、書き込み動作が実現される。第１２図では、センスアンプＳＡ０，ＳＡ１が共に反転する場合を示している。そして、カラム選択線ＹＳ０を下げ、ワード線Ｗ０も下げ、待機状態に戻す。
第９図に示した構成では、センスアンプ部を左右のメモリセルアレーで共有することによりセンスアンプ部の占有面積を低減できる。さらに、カラムデコーダを複数のセンスアンプ部で共有することにより、カラムデコーダの占有面積の低減を図っている。このとき、外部から入力されるアドレス信号に応じて所望のセンスアンプ部のみを活性化し、非選択のセンスアンプ部は待機状態のままとするのが望ましい。その場合、カラム選択線により非選択のセンスアンプ部でも入出力ゲートがオンになりセンスアンプと入出力線対が結合される。第９図に示したように、プリチャージ電圧毎に別系統の入出力線対を設けることにより、非選択時に結合される可能性のある入出力線対とデータ線対を同じ電圧にプリチャージしておくことができ、不要な電流が入出力線対に流れることを防止できる。
第１３図は、カラムデコーダを複数のメモリセルアレーで共有する別な構成例を示している。第９図に示した構成例では共通であった入出力線対を、入力線対と出力線対に分離したのが特長である。第９図に示した構成例と同様に、メモリセルアレーＭＣＡＬ０とＭＣＡＲ０，ＭＣＡＬ１とＭＣＡＲ１，…がそれぞれ２個ずつで、間に配置されたセンスアンプ部ＳＡＤＢ０，ＳＡＤＢ１，…を共有し、複数のメモリセルアレーとセンスアンプ部に共通にカラムデコーダＹＤＥＣが設けられる。センスアンプ部ＳＡＤＢ０，ＳＡＤＢ１，…はそれぞれ、具体的には以下のように構成される。シェアードゲートＳＨＬＧ０とＳＨＲＧ０，ＳＨＬＧ１とＳＨＲＧ１，…の間に、プリチャージ回路ＰＣ０，ＰＣ１，…、センスアンプＳＡ０，ＳＡ１，…、読み出しゲートＲＧ０，ＲＧ１，…、書き込みゲートＷＧ０，ＷＧ１，…が設けられる。読み出しゲートＲＧ０，ＲＧ１，…は出力線対ＲＯｂとＲＯｔに接続され、書き込みゲートＷＧ０，ＷＧ１，…は入出線対ＷＩｂとＷＩｔに接続される。読出しゲートＲＧ０内で、制御信号ＬＲＥｂにソースが接続されたＮＭＯＳトランジスタは、デプレッション型である。プリチャージ回路とセンスアンプと制御信号などとの接続は、それぞれ２個ずつで繰り返されるが、読み出しゲートと書き込みゲートの接続はプリチャージ電圧によらず共通である。カラム選択線ＹＳ０，ＹＳ１，…は、データ線１対毎に対応して設けられる。
読出し動作と書込み動作のタイミング図を、それぞれ第１４図と第１５図に示す。メモリセルアレーＭＣＡＬ０中でワード線Ｗ０を選択し、データ線対Ｄ０ｔＬとＤ０ｂＬから信号を読出しあるいは書き込みを行う場合について示している。第１１図と第１２図に示した動作タイミングと比較すると、データ線対上の信号をセンスアンプで検出するまでと、カラム選択線をＶＳＳにしてからは同一であるが、カラム選択線を駆動するタイミングが異なる。IEEE Journal of Solid-State Circuits, vol. 26. no.4. pp. 465-472. April 1991にＤＲＡＭに関して述べられているように、入力線対と出力線対を分離することにより、センスアンプを動作させる前にカラム選択線を駆動するいわゆるダイレクトセンス方式にでき、アクセス時間を短縮できる。データ線対Ｄ０ｔＬとＤ０ｂＬは、ＶＳＳにプリチャージされているが、読出しゲートＲＧ０にデプレッション型のＮＭＯＳトランジスタを用いることにより、センスアンプの増幅前に信号を出力線対に伝達できる。
この構成では、非選択のセンスアンプと入力線対あるいは出力線対が結合されることはなく、入力線対と出力線対はそれぞれ１系統ずつで良い。
第１６図と第１７図は、センスアンプをメモリセルアレーの両側に交互に配置する構成例を示している。センスアンプ部毎にプリチャージ電圧を分けていることが特長である。ＭＣＢ０，ＭＣＢ１，ＭＣＢ２，…はメモリセルアレーであり、例えば第２図のＭＣＡ１のように構成される。メモリセルアレー２個ずつで、間に配置されたセンスアンプ部ＳＡＢ０Ｅ，ＳＡＢ１Ｏ，ＳＡＢ２Ｅ，ＳＡＢ３Ｏ…を共有する一方、各メモリセルアレーの両側に配置されたセンスアンプ部によりセンス動作を行う。また、複数のメモリセルアレーとセンスアンプ部に共通にカラムデコーダＹＤＥＣが設けられ、メモリセルアレー上をカラム選択線ＹＳ（例えばＹＳ０）が通過している。センスアンプ部の接続は２個毎に繰り返される。センスアンプ部ＳＡＢ１Ｏは第１６図に示したように構成され、メモリセルアレーＭＣＢ０とＭＣＢ１中の０番目，２番目，…のデータ線対に接続される。一方、センスアンプ部ＳＡＢ２Ｅは第１７図に示したように構成され、メモリセルアレーＭＣＢ１とＭＣＢ２中の１番目，３番目，…のデータ線対に接続される。ＳＨＬＧ０，ＳＨＲＧ０，ＳＨＬＧ１，ＳＨＲＧ１はシェアードゲートであり、ＩＯＧ０，ＩＯＧ１は入出力ゲートであり、それぞれ第９図に示した回路構成である。また、ＰＣ０，ＰＣ１はプリチャージ回路であり、ＳＡ０，ＳＡ１はセンスアンプであり、それぞれ第１図に示した回路構成である。
読出し動作及び書込み動作は、それぞれ第１８図及び第１９図に示すように行う。ここでは、メモリセルアレーＭＣＢ１中のワード線Ｗ０を選択し、データ線対Ｄ０ｔ１とＤ０ｂ１，Ｄ１ｔ１とＤ１ｂ１から信号を読出しあるいは書き込みを行う場合について示している。制御信号ＳＨＬ１ＯとＳＨＲ２ＥをＶＳＳにして、シェアードゲートＳＨＬＧ０，ＳＨＲＧ１により、メモリセルアレーＭＣＢ０をセンスアンプ部ＳＡＢ１Ｏから、またメモリセルアレーＭＣＢ２をセンスアンプ部ＳＡＢ２Ｅから分離して、第１１図及び第１２図に示した動作と類似の動作を行う。
この構成例のように、センスアンプをメモリセルアレーの両側に交互に配置することにより、センスアンプのレイアウトピッチが倍に緩和される。さらに、メモリセルアレー中のデータ線対のプリチャージ電圧を二つに分けても、プリチャージ電圧の給電線，センスアンプ駆動線，入出力線対がセンスアンプ部毎に一組で良いので、レイアウトが容易である。また、これらの制御回路のレイアウトも容易である。
なお、ここではデータ線一対毎に左右のセンスアンプ部と接続しているが、複数対毎にすることも可能である。
［第２の実施例］
次に、前述の第２の手段を実現する実施例を説明する。その構成例の要部を、第２０図に示す。異なる電圧にプリチャージされたデータ線対間で電荷の授受を行い、センス動作とプリチャージ動作を行うことが特長である。データ線対Ｄ０ｂＳとＤ０ｔＳ，Ｄ１ｂＳとＤ１ｔＳ，…には、プリチャージ回路ＰＣ０Ｓ，ＰＣ１Ｓ，…と、センスアンプＳＡ０Ｓ，ＳＡ１Ｓ，…が接続される。一方、データ線対Ｄ０ｂＣとＤ０ｔＣ，Ｄ１ｂＣとＤ１ｔＣ，…には、プリチャージ回路ＰＣ０Ｃ，ＰＣ１Ｃ，…と、センスアンプＳＡ０Ｃ，ＳＡ１Ｃ，…が接続される。プリチャージ回路とセンスアンプは、第１図に示した回路構成である。プリチャージ回路ＰＣ０Ｓ，ＰＣ１Ｓには、接地電圧ＶＳＳが供給され、ＰＣ０Ｃ，ＰＣ０Ｃには、電源電圧ＶＣＣが供給される。センスアンプＳＡ０Ｓ，ＳＡ１Ｓ，…のＮＭＯＳトランジスタのソースは接地電圧ＶＳＳに接続され、ＳＡ０Ｃ，ＳＡ１Ｃ，…のＰＭＯＳトランジスタのソースは電源電圧ＶＣＣに接続される。ここでは簡単のため、外部と情報の授受を行う入出力線や入出力ゲートなどは省略している。ＭＣＡＳとＭＣＡＣはメモリセルアレーであり、例えば第２図のＭＣＡ１のように構成される。また、ＣＳＤはセンスアンプ駆動回路であり、この中のスイッチによりセンスアンプＳＡ０Ｓ，ＳＡ１Ｓ，…とＳＡ０Ｃ，ＳＡ１Ｃ，…との間で電荷の授受を行う。
この構成例では、メモリセルアレーＭＣＡＳとＭＣＡＣの両者を同時に活性化する。その動作を、第２１図に示すタイミング波形を用いて説明する。待機状態では、制御信号ＦＰＣがＶＣＨとなっていることにより、プリチャージ回路ＰＣ０Ｓ，ＰＣ１Ｓ，…とＰＣ０Ｃ，ＰＣ１Ｃ，…内のＮＭＯＳトランジスタがオンしており、データ線対Ｄ０ｂＳとＤ０ｔＳ，Ｄ１ｂＳとＤ１ｔＳ，…はＶＳＳにプリチャージされ、Ｄ０ｂＣとＤ０ｔＣ，Ｄ１ｂＣとＤ１ｔＣ，…はＶＣＣにプリチャージされている。動作の際には、制御信号ＦＰＣによりプリチャージ回路をオフにする。そこで、ワード線（第２１図ではＷ０）を選択時のワード線電圧ＶＣＨとすることにより、メモリセルを選択し、残留分極を電荷としてデータ線に読みだす。ここで、センスアンプ駆動回路ＣＳＤ内で、制御信号ＦＳによりセンスアンプ駆動線ＣＳＰＳとＣＳＮＣを結合する。これにより、センスアンプＳＡ０Ｓ，ＳＡ１Ｓ，…とＳＡ０Ｃ，ＳＡ１Ｃ，…との間で電荷の授受が行われ、センスアンプ駆動線ＣＳＰＳとＣＳＮＣは、ほぼ中間電圧ＶＣＣ／２となる。このとき、センスアンプは各データ線対の電圧を差動増幅し、初期センス動作が行われる。次に、制御信号ＦＳによりセンスアンプ駆動線ＣＳＰＳとＣＳＮＣを分離した後、制御信号ＦＡＭＰによりＣＳＰＳをＶＣＣに、ＣＳＮＣをＶＳＳにして、センス動作を行い各データ線対の一方がＶＳＳに他方がＶＣＣへ増幅する。このセンスアンプが情報を増幅した状態で、情報を外部へ転送することにより読出し動作が行われる。また、外部から与えられた情報に応じてデータ線Ｄの電圧を制御することにより書込み動作が行われる。ワード線Ｗ０を下げた後、制御信号ＦＡＭＰによりセンスアンプ駆動線ＣＳＰＳとＣＳＮＣをフローティング状態にする。そして再度、制御信号ＦＳによりセンスアンプ駆動線ＣＳＰＳとＣＳＮＣを結合する。これにより、センスアンプＳＡ０Ｓ，ＳＡ１Ｓ，…とＳＡ０Ｃ，ＳＡ１Ｃ，…との間で電荷の授受が行われ、センスアンプ駆動線ＣＳＰＳとＣＳＮＣは、ほぼ中間電圧ＶＣＣ／２となり、データ線対Ｄ０ｂＳとＤ０ｔＳ，Ｄ１ｂＳとＤ１ｔＳ，…の高レベルとデータ線対Ｄ０ｂＣとＤ０ｔＣ，Ｄ１ｂＣとＤ１ｔＣ，…の低レベルもほぼＶＣＣ／２となって、初期プリチャージ動作が行われる。次に、制御信号ＦＳによりセンスアンプ駆動線ＣＳＰＳとＣＳＮＣを分離した後、制御信号ＦＰＣによりＣＳＰＳをＶＳＳに、ＣＳＮＣをＶＣＣにするとともにプリチャージ回路をオンにして、プリチャージ動作を行い待機状態に戻す。
以上に説明した動作により、前述の第２の問題が以下のように解決される。センスアンプ駆動線を電源に結合するセンス動作とプリチャージ動作との前に、電荷再配分による初期センス動作と初期プリチャージ動作を行っている。このときには、電源との電荷の授受を行わない。センス動作とプリチャージ動作のほぼ半分を電荷再配分により行っているため、データ線対毎の消費電荷量はＣＤ×ＶＣＣ／２である。したがって、データ線の充放電に要する電力は、従来の強誘電体記憶装置のＶＳＳプリチャージ方式の約半分であり、ＤＲＡＭのＶＣＣ／２プリチャージ方式と同等になる。
ここでは、初期センスと初期プリチャージの両方にセンスアンプ駆動線間の電荷再配分を用いているが、場合によっては一方だけにすることも可能である。例えば、電荷再配分を初期プリチャージだけに用いた場合、消費電荷量を低減する効果は半分になるが、センス動作の遅延は小さい。
第２２図は、センスアンプ駆動回路と制御回路の具体的な構成例を示している。第１図に示した構成例のセンスアンプ駆動線ＣＳＮ１，ＣＳＰ０に接続して用いられ、本実施例と前述の第１の実施例を組み合わせた動作を行う。第２２図で、ＣＳＤ０はセンスアンプ駆動回路であり、制御信号ＦＳ０，ＦＡＭＰ０，ＦＰＣ０に応じて、センスアンプ駆動線ＣＳＮ１，ＣＳＰ０を駆動する。また、ＣＳＣ０はセンスアンプ駆動回路の制御回路であり、遅延回路Ｄ１，Ｄ２とインバータ、ＮＡＮＤ回路で構成され、制御信号ＦＳＡ，ＦＲ２ｂから制御信号ＦＳ０，ＦＡＭＰ０，ＦＰＣ０を発生する。
この構成例の動作を、第２３図に示すタイミング波形を用いて説明する。まず、プリチャージ期間を示す制御信号ＦＲ２ｂがＶＳＳになることにより、制御信号ＦＰＣ０がＶＳＳとなり、センスアンプ駆動線ＣＳＮ１，ＣＳＰ０はフローティング状態となる。次に、センスアンプの動作期間を示す制御信号ＦＳＡがＶＣＣになることにより、制御信号ＦＳ０がＶＣＣになり、センスアンプ駆動線ＣＳＮ１とＣＳＰ０が結合され、初期センス動作が行われる。遅延回路Ｄ１により定まる時間後に、制御信号ＦＳ０がＶＳＳに戻り、それを受けて制御信号ＦＳＭＰ０がＶＣＣとなり、センス動作が行われる。そして、制御信号ＦＳＡがＶＳＳに戻ることにより、ＦＡＭＰ０がＶＳＳに戻る。制御信号ＦＲ２ｂがＶＣＣになることにより、再び制御信号ＦＳ０がＶＣＣになり、センスアンプ駆動線ＣＳＮ１とＣＳＰ０が結合され、初期プリチャージ動作が行われる。遅延回路Ｄ２により定まる時間後に、制御信号ＦＳ０がＶＳＳに戻り、それを受けて制御信号ＦＰＣ０がＶＣＣとなり、プリチャージ動作が行われ、待機状態に戻る。
以上のように、制御回路ＣＳＣ０内で制御信号ＦＳ０がＶＳＳになったことを受けてＦＡＭＰ０あるいはＦＰＣ０をＶＣＣにすることにより、ＦＳ０とＦＡＭＰ０あるいはＦＰＣ０のオーバーラップを防ぎつつタイミングマージンによる遅延を小さくできる。
このような電荷再配分による初期センスを第１の実施例と組み合わせることにより、アレーノイズを低減する効果がより大きくなる。初期センスでは、ＶＳＳにプリチャージされたデータ線対とＶＣＣにプリチャージされたデータ線対の動作は、完全に同時でありＶＣＣ／２を中心として対称である。そのため、センスアンプの駆動タイミング及びスピードの違いがなく、アレーノイズが打ち消される。
第２４図は、センスアンプ駆動回路と制御回路の別な構成例を示しており、センスアンプ駆動線を結合するスイッチに方向性を持たせたことが特長である。第２２図に示した構成例と同様に、第１図に示した構成例のセンスアンプ駆動線ＣＳＮ１，ＣＳＰ０に接続して用いられる。第２４図で、ＣＳＤ１はセンスアンプ駆動回路であり、制御信号ＦＳＡ，ＦＡＭＰ１，ＦＰＣ１，ＦＳＰに応じて、センスアンプ駆動線ＣＳＮ１，ＣＳＰ０を駆動する。ただし、ＣＳＤ１内でダイオード接続されているトランジスタはしきい値電圧が低くほぼ０のＮＭＯＳトランジスタである。また、ＣＳＣ１はセンスアンプ駆動回路の制御回路であり、遅延回路Ｄ１，Ｄ２とインバータ、ＮＡＮＤ回路で構成され、制御信号ＦＳＡ，ＦＲ２ｂから制御信号ＦＳＡ，ＦＡＭＰ１，ＦＰＣ１，ＦＳＰを発生する。
この構成例の動作を、第２５図に示すタイミング波形を用いて説明する。まず、プリチャージ期間を示す制御信号ＦＲ２ｂがＶＳＳになることにより、制御信号ＦＰＣ０がＶＳＳとなる。次に、センスアンプの動作期間を示す制御信号ＦＳＡがＶＣＣになることにより、制御信号ＦＳＡＭＰがＶＣＣになり、センスアンプ駆動線ＣＳＮ１からＣＳＰ０へ電流が流れ、初期センス動作が行われる。遅延回路Ｄ１により定まる時間後に、制御信号ＦＳＡＭＰがＶＳＳに戻るとともに、制御信号ＦＡＭＰ１がＶＣＣとなり、センス動作が行われる。そして、制御信号ＦＳＡがＶＳＳに戻ることにより、ＦＡＭＰ１がＶＳＳに戻る。制御信号ＦＲ２ｂがＶＣＣになることにより、制御信号ＦＳＰがＶＣＣになり、センスアンプ駆動線ＣＳＰ０からＣＳＮ１へ電流が流れ、初期プリチャージ動作が行われる。遅延回路Ｄ２により定まる時間後に、制御信号ＦＳＰがＶＳＳに戻るとともに、制御信号ＦＰＣ１がＶＣＣとなり、プリチャージ動作が行われ、待機状態に戻る。
センスアンプ駆動線ＣＳＮ１とＣＳＰ０との間のスイッチとして動作するトランジスタと直列に、ダイオード接続のトランジスタを挿入したことにより、ＦＳＡＭＰがＶＣＣのときにはＣＳＰ０からＣＳＮ１へは電流は流れず、ＦＳＰがＶＣＣのときにはＣＳＮ１からＣＳＰ０へは電流が流れない。そのため、ＦＳＡＭＰとＦＡＭＰ１，ＦＳＰとＦＰＣ１のＶＣＣの期間がオーバーラップしても、消費電荷量は増えない。そのため、ＦＳＡＭＰとＦＡＭＰ１，ＦＳＰとＦＰＣ１にタイミングマージンが不要であり、初期センスと初期プリチャージによる動作速度の劣化を最小限にできる。また、センスアンプ駆動回路の制御回路の構成が簡単になる。
［第３の実施例］
次に、前述の第３の手段を実現する実施例を説明する。その構成例の要部を、第２６図に示す。データ線のプリチャージ電圧を動作サイクル毎にＶＣＣとＶＳＳに切り換えることが特長である。データ線対Ｄ０ｂとＤ０ｔ，Ｄ１ｂとＤ１ｔ，…には、プリチャージ回路ＰＣ０，ＰＣ１，…と、センスアンプＳＡ０，ＳＡ１，…が接続される。プリチャージ回路とセンスアンプは、第１図に示した回路構成である。Ｔ型フリップフロップＴＦＦの出力を駆動回路ＶＰＤを介して、プリチャージ回路ＰＣ０，ＰＣ１にプリチャージ電圧ＶＰＣとして供給する。駆動回路ＶＰＤは、例えば複数のＣＭＯＳインバータの直列接続で構成される。ＭＣＡはメモリセルアレーであり、例えば第２図のＭＣＡ１のように構成される。この図では簡単のため、外部と情報の授受を行う入出力線や入出力ゲートなどは省略している。
この構成例の動作を、第２７図に示すタイミング波形を用いて説明する。ここでは、プリチャージ電圧ＶＰＣがＶＳＳとなっていた場合を示している。待機状態では、制御信号ＦＰＣがＶＣＨとなっていることにより、プリチャージ回路ＰＣ０，ＰＣ１，…内のＮＭＯＳトランジスタがオンしており、データ線対Ｄ０ｂとＤ０ｔ，Ｄ１ｂとＤ１ｔ，…はＶＳＳにプリチャージされている。動作の際には、制御信号ＦＰＣによりプリチャージ回路をオフにする。そこで、ワード線（第２７図ではＷ０）を選択時のワード線電圧ＶＣＨとすることにより、メモリセルを選択し、残留分極を電荷としてデータ線に読みだす。次に、センスアンプの動作期間を示す制御信号ＦＳＡにより、Ｔ型フリップフロップＴＦＦの出力を反転させ、プリチャージ電圧ＶＰＣをＶＣＣにする。また、センスアンプ駆動線ＣＳＰをＶＣＣ，ＣＳＮをＶＳＳにして、センスアンプＳＡ０，ＳＡ１，…により各データ線対の電圧を差動増幅する。このセンスアンプが情報を増幅した状態で、外部との信号の授受を行うことにより読出しまたは書込み動作が行われる。ワード線Ｗ０を下げた後、制御信号ＦＰＣによりプリチャージ回路をオンにして、データ線対Ｄ０ｂとＤ０ｔ，Ｄ１ｂとＤ１ｔ，…をＶＣＣにプリチャージする。また、センスアンプ駆動線ＣＳＰをＶＳＳ，ＣＳＮをＶＣＣに戻してセンスアンプの動作を止める。
図には示していないが、次の動作サイクルでは、プリチャージ電圧ＶＰＣがＶＣＣからＶＳＳに切り換わり、ＶＣＣにプリチャージされていたデータ線対が、動作後にはＶＳＳにプリチャージされる。
以上に説明した動作により、前述の第３の問題が以下のように解決される。ワード線を駆動する際のデータ線のプリチャージは、サイクル毎にＶＣＣとＶＳＳに切り換わる。あるワード線に着目した場合にも、確率的にはＶＳＳプリチャージとＶＣＣプリチャージが同じ回数繰り返される。ＶＳＳプリチャージで読み出すときには、‘１’が書込まれていた強誘電体キャパシタの分極方向が反転し、‘１’を再書込みするためＶＣＣを印加することにより再度分極方向が反転する。一方、‘０’が書込まれていたキャパシタは、反転しない。それに対して、ＶＣＣプリチャージで読み出すときには、‘０’が書込まれていた強誘電体キャパシタの分極方向が反転し、‘０’を再書込みするためＶＳＳを印加することにより再度分極方向が反転する。一方、‘１’が書込まれていたキャパシタは、反転しない。通常、ワード線が選択される回数に比べメモリセルが反転書込みされることは少ないので、繰り返し同じ情報がセンスされ再書込みされると考えられる。すなわち、反転動作と非反転動作を繰り返すと考えられる。その結果、強誘電体キャパシタの疲労現象を軽減できる。また、インプリント現象を防止できる。したがって、強誘電体キャパシタの特性劣化を小さくでき、強誘電体記憶装置の信頼性を高められる。
特に、ＰＺＴを強誘電体キャパシタの絶縁膜に用いる場合には、有効である。IEEE International Solid-State Circuit Conference, Digest of Technical Papers, pp. 68-69, Feb. 1995に述べられているように、ＰＺＴは残留分極量が大きいという長所があるが、疲労の影響が大きいという短所を持つ。本方式により、特性劣化が低減できるため、残留分極量が大きいというＰＺＴの長所を活かすことができる。
図では省略しているが、参照電圧を発生するダミーセルに分極反転を用いる場合に、本方式は特に有効である。分極反転を用いるダミーセルは、例えば特開平２−１１０８９３に、分極反転する強誘電体キャパシタと分極反転しない強誘電体キャパシタを用いる方式が開示されている。本方式を適用することにより、ダミーセル内の強誘電体キャパシタも反転と非反転を繰り返すようにでき、特性劣化を低減できる。
第２７図に示した動作では、待機時のセンスアンプ駆動線ＣＳＮをＶＣＣ，ＣＳＰをＶＳＳとすることにより、プリチャージ電圧によらず、センスアンプ駆動線の制御を同じにしている。これにより、センスアンプ駆動線の制御回路の構成が簡単になる。
ここでは、Ｔ型フリップフロップを用いてサイクル毎にプリチャージ電圧を切り換えているが、カウンタを用いて複数のサイクル毎に切り換えることも可能である。また、タイマーを用いて一定の時間毎に切り換えることも可能である。切り換える頻度を小さくすると、強誘電体キャパシタの特性劣化を低減する効果は小さくなるが、プリチャージ電圧の給電線の充放電に要する消費電力を低減できる。
第２８図は、第１の実施例と組み合わせた構成例である。メモリセルアレー中のデータ線対のプリチャージ電圧をＶＳＳとＶＣＣの二つに分けた上に、サイクル毎に切り換えることが特長である。データ線対Ｄ０ｂとＤ０ｔ，Ｄ１ｂとＤ１ｔ，…には、プリチャージ回路ＰＣ０，ＰＣ１，…と、センスアンプＳＡ０，ＳＡ１，…が接続される。プリチャージ回路ＰＣ０，ＰＣ２はプリチャージ電圧ＶＰＣ０に接続され、ＰＣ１，ＰＣ３はＶＰＣ１に接続される。ここでは簡単のため、外部と情報の授受を行う入出力線や入出力ゲートなどは省略している。
この構成例の動作を、第２９図に示すタイミング波形を用いて説明する。ここでは、プリチャージ電圧ＶＰＣ０がＶＳＳ，ＶＰＣ１がＶＣＣとなっていた場合を示している。待機状態では、プリチャージ回路ＰＣ０，ＰＣ１，…により、データ線対Ｄ０ｂとＤ０ｔはＶＳＳ，Ｄ１ｂとＤ１ｔはＶＣＣにプリチャージされている。制御信号ＦＰＣによりプリチャージ回路をオフにし、ワード線（第２９図ではＷ０）を選択時のワード線電圧ＶＣＨとすることにより、メモリセルを選択し、残留分極を電荷としてデータ線に読みだす。また、センスアンプ駆動線ＣＳＰ０をＶＣＣ，ＣＳＮ１をＶＳＳにして、センスアンプＳＡ０，ＳＡ１，…により各データ線対の電圧を差動増幅する。このセンスアンプが情報を増幅した状態で、外部との信号の授受を行うことにより読出しまたは書込み動作が行われる。ここで、プリチャージ電圧ＶＰＣ０をＶＣＣ，ＶＰＣ１をＶＳＳにする。ワード線Ｗ０を下げた後、制御信号ＦＰＣによりプリチャージ回路をオンにして、データ線対Ｄ０ｂとＤ０ｔをＶＣＣに，Ｄ１ｂとＤ１ｔをＶＳＳにプリチャージする。また、センスアンプ駆動線ＣＳＰ１をＶＳＳ，ＣＳＮ０をＶＣＣに戻してセンスアンプの動作を止める。
図には示していないが、次の動作サイクルでは、プリチャージ電圧ＶＰＣ０がＶＣＣからＶＳＳに，ＶＰＣ１がＶＳＳからＶＣＣに切り換わり、動作前にＶＣＣにプリチャージされていたデータ線対が動作後にはＶＳＳに、ＶＳＳにプリチャージされていたデータ線対が動作後にはＶＣＣにプリチャージされる。
この動作により、第１の実施例と第３の実施例の効果を両立できる。すなわち、アレーノイズを低減して高Ｓ／Ｎ化すると共に、強誘電体キャパシタの特性劣化を低減して高信頼化できる。
第３０図は、センスアンプ駆動回路の構成例を示している。第２８図に示した構成例のセンスアンプ駆動線ＣＳＮ０，ＣＳＮ１，ＣＳＰ０，ＣＳＰ１に接続して用いられ、本実施例と前述の第１の実施例及び第２の実施例を組み合わせた動作を行う。第３０図で、ＣＳＤ２がセンスアンプ駆動回路であり、制御信号ＦＳ２，ＦＳ３，ＦＡＭＰ２，ＦＡＭＰ３，ＦＰＣ２，ＦＰＣ３に応じて、センスアンプ駆動線ＣＳＮ０，ＣＳＮ１，ＣＳＰ０，ＣＳＰ１を駆動する。
この構成例の動作を、第３１図に示すタイミング波形を用いて説明する。ここでは第２９図と同様に、プリチャージ電圧ＶＰＣ０がＶＳＳ，ＶＰＣ１がＶＣＣとなっていた場合を示している。まず、制御信号ＦＰＣ２がＶＳＳとなり、センスアンプ駆動線ＣＳＮ１，ＣＳＰ０はフローティング状態となる。次に、制御信号ＦＳ２がＶＣＣになり、センスアンプ駆動線ＣＳＮ１とＣＳＰ０が結合され、初期センス動作が行われる。制御信号ＦＳ０がＶＳＳに戻り、それを受けて制御信号ＦＡＭＰ２がＶＣＣとなり、センスアンプ駆動線ＣＳＮ１がＶＳＳに，ＣＳＰ０がＶＣＣになり、センス動作が行われる。そして、ＦＡＭＰ３がＶＳＳに戻り、制御信号ＦＳ３がＶＣＣになり、センスアンプ駆動線ＣＳＮ０とＣＳＰ１が結合され、初期プリチャージ動作が行われる。制御信号ＦＳ３がＶＳＳに戻り、それを受けて制御信号ＦＰＣ３がＶＣＣとなり、プリチャージ動作が行われる。
このように電荷再配分による初期センスと初期プリチャージを行うことにより、第１の実施例と第３の実施例に加え第２の実施例の効果を同時に得られる。すなわち、アレーノイズを低減して高Ｓ／Ｎ化し、強誘電体キャパシタの特性劣化を低減して高信頼化するとともに、データ線の充放電に要する消費電荷量を低減して低電力化できる。
第３２図と第３３図は、センスアンプをメモリセルアレーの両側に交互に配置する構成例を示している。シェアードゲートによりプリチャージ電圧を切り換えることが特長である。第１の実施例でセンスアンプをメモリセルアレーの両側に交互に配置する構成例である第１６図及び第１７図と比較すると、シェアードゲートにより倍のデータ線対でセンスアンプを共有している点が異なる。ＭＣＢ０，ＭＣＢ１，ＭＣＢ２，…はメモリセルアレーであり、例えば第２図のＭＣＡ１のように構成される。メモリセルアレー２個ずつで、間に配置されたセンスアンプ部ＳＡＣ０Ｅ，ＳＡＣ１Ｏ，ＳＡＣ２Ｅ，ＳＡＣ３Ｏ…を共有する一方、各メモリセルアレーの両側に配置されたセンスアンプ部によりセンス動作を行う。また、複数のメモリセルアレーとセンスアンプ部に共通にカラムデコーダＹＤＥＣが設けられ、メモリセルアレー上をカラム選択線ＹＳ（例えばＹＳ０）が通過している。センスアンプ部の接続は２個毎に繰り返される。センスアンプ部ＳＡＣ１Ｏは第３２図に示したように構成され、センスアンプ部ＳＡＣ２Ｅは第３３図に示したように構成され、いずれもセンスアンプ及びプリチャージ回路がデータ線２対毎に設けられ、シェアードゲートで接続されている。ＳＨＬＧ０Ｏ，ＳＨＬＧ１Ｏ，ＳＨＲＧ０Ｏ，ＳＨＲＧ１Ｏ，ＳＨＬＧ０Ｅ，ＳＨＬＧ１Ｅ，ＳＨＲＧ０Ｅ，ＳＨＲＧ１Ｅはシェアードゲートであり、ＩＯＧ０，ＩＯＧ１は入出力ゲートであり、それぞれ第９図に示した回路構成である。また、ＰＣ０，ＰＣ１はプリチャージ回路であり、ＳＡ０，ＳＡ１はセンスアンプであり、それぞれ第１図に示した回路構成である。プリチャージ回路ＰＣ０にはＶＳＳが，ＰＣ１にはＶＣＣが供給されている。
読出し動作及び書込み動作は、それぞれ第３４図及び第３５図に示すように行う。ここでは、メモリセルアレーＭＣＢ１中のワード線Ｗ０を選択し、ＶＳＳにプリチャージされていたデータ線対Ｄ０ｔ１とＤ０ｂ１，ＶＣＣにプリチャージされていたＤ１ｔ１とＤ１ｂ１から信号を読出しあるいは書き込みを行う場合について示している。待機状態では、データ線対Ｄ０ｔ１とＤ０ｂ１はセンスアンプ部ＳＡＣ１Ｏ内のプリチャージ回路ＰＣ０とセンスアンプＳＡ０に結合されており、データ線対Ｄ１ｔ１とＤ１ｂ１はセンスアンプ部ＳＡＣ２Ｅ内のプリチャージ回路ＰＣ１とセンスアンプＳＡ１に結合されている。まず、制御信号ＳＨＬ１Ｏ０とＳＨＲ２Ｅ０をＶＳＳにして、シェアードゲートＳＨＬＧ０Ｅ，ＳＨＲＧ０Ｅにより、メモリセルアレーＭＣＢ０をセンスアンプ部ＳＡＣ１Ｏから、またメモリセルアレーＭＣＢ２をセンスアンプ部ＳＡＣ２Ｅから分離する。次に、第１８図及び第１９図に示した動作と同様に、センス動作，読みだし若しくは書き込み動作，再書き込み動作を行う。ワード線Ｗ０をＶＳＳに戻した後、制御信号ＳＨＲ１Ｏ０とＳＨＬ２Ｅ１をＶＳＳにして、シェアードゲートＳＨＲＧ０Ｏ，ＳＨＬＧ１Ｅにより、データ線対Ｄ０ｔ１とＤ０ｂ１，Ｄ１ｔ１とＤ１ｂ１をセンスアンプ部から切り離す。そして、センスアンプ駆動線ＣＳＮ１ＯをＶＣＣに，ＣＳＰ２ＥをＶＳＳにしてセンスアンプＳＡ０，ＳＡ１の動作を止める。それから、制御信号ＳＨＲ１Ｏ１とＳＨＬ２Ｅ０をＶＳＳにして、シェアードゲートＳＨＲＧ１Ｏ，ＳＨＬＧ０Ｅにより、データ線対Ｄ０ｔ１とＤｏｂ１，Ｄ１ｔ１とＤ１ｂ１を反対側のセンスアンプ部に結合させ、制御信号ＦＰＣ１Ｏ，ＦＰＣ２ＥをＶＣＣにしてプリチャージを行う。これにより、データ線対Ｄ１ｔ１とＤ０ｂ１はＶＣＣにプリチャージされ、Ｄ１ｔ１とＤ１ｂ１はＶＳＳにプリチャージされる。
図には示していないが、次の動作サイクルでは、シェアードゲートの制御信号を切り換えることにより、動作前にＶＣＣにプリチャージされていたデータ線対が動作後にはＶＳＳに、ＶＳＳにプリチャージされていたデータ線対が動作後にはＶＣＣにプリチャージされる。
この構成例では、第１７図及び第１８図に示した構成例について述べた効果に加え、第３の実施例の高信頼化する効果を両立できる。しかも、データ線対のプリチャージを切り換えても、センスアンプ部のプリチャージ電圧は一定であるので、プリチャージ回路及びセンスアンプの制御は簡単である。また、プリチャージ電圧の給電線の電圧を切り換えなくて良い。
以上、第１から第３の実施例について、様々な構成例と動作タイミングを示しながら説明した。以上に説明した構成だけでなく、本発明はその趣旨を逸脱しない範囲で種々の変形が可能である。例えば、書き込み電圧を電源電圧ＶＣＣと接地電圧ＶＳＳとして説明してきたが、チップ内部で降圧回路などに発生した内部電圧を用いても良い。その場合、外部電圧に依らず、素子耐圧を確保でき高信頼化できる。プリチャージに用いる電圧は、書き込み電圧と一致していなくても良く、メモリセルの選択時に強誘電体キャパシタを分極状態を変化させるような電圧であれば良い。例えば、書き込み電圧に比べてプリチャージ電圧の方が、プレート電圧からの電圧差が大きくなるように設定することもできる。その場合、強誘電体キャパシタの常誘電成分が大きくても、ワード線駆動時に、データ線容量の電荷が強誘電体キャパシタの常誘電成分と電荷再配分されることを補い、強誘電体キャパシタの印加電圧を十分な大きさにすることができる。また、センスアンプ駆動線に加える電圧は、書き込み電圧と一致していなくても良く、データ線電圧を所望の書き込み電圧にするような電圧であれば良い。例えば、センスアンプ駆動線に加える電圧を、プリチャージ電圧からの電圧差が書き込み電圧よりも大きい電圧に一時的にして、データ線の電圧が書き込み電圧近傍になったときに、書き込み電圧にすることもできる。その場合、センスアンプに加わる電圧差を大きくして、センスアンプによる増幅動作を高速化できる。
また、プリチャージ回路やセンスアンプは種々の回路構成が有り得る。例えば、プリチャージ回路から、データ線対をイコライズするトランジスタを除去しても動作可能である。常にＶＣＣプリチャージで動作するセンスアンプは、ＶＣＣプリチャージのＤＲＡＭで用いられていたようなＮＭＯＳセンスアンプにすることもできる。同様に、常にＶＳＳプリチャージで動作するセンスアンプは、ＰＭＯＳトランジスタだけでも構成できる。さらに、メモリセルを強誘電体キャパシタとＰＭＯＳトランジスタで構成することも可能である。
以上述べてきたように本発明により、ＤＲＡＭで広く用いられているＶＣＣ／２プリチャージ方式を利用できないという強誘電体メモリの問題点を解決できる。すなわち、メモリセルアレー内でデータ線毎にプリチャージ電圧を分けておくことにより、アレーノイズを低減して高Ｓ／Ｎ化できる。また、異なる電圧でプリチャージされるデータ線対間の電荷再分配を用いることにより、データ線の充放電に要する消費電荷量を低減して低電力化できる。さらに、データ線対のプリチャージ電圧を動作サイクルに応じて切り換えることにより、強誘電体キャパシタの特性劣化を低減して高信頼化できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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