(57)【特許請求の範囲】
【請求項１】
第１導電型エミッタ層と、
前記第１導電型エミッタ層上に形成され、装置のオン状態において導電変調を起こす第２導電型ベース層と、
前記第２導電型ベース層の表面内に形成された第１導電型ベース層と、
前記第１導電型ベース層を貫通し且つ前記第２導電型ベース層の途中の深さまで到達し、複数の電流通路を規定するように形成された複数のトレンチと、
各電流通路に対面するようにトレンチ内にゲート絶縁膜を介して埋め込み形成されたゲート電極と、
各電流通路内で且つ前記第１導電型ベース層の表面内に形成された第２導電型エミッタ層と、
前記第２導電型エミッタ層及び前記第１導電型ベース層に接続された第１主電極と、
前記第１導電型エミッタ層に接続された第２主電極と、
を具備し、前記ゲート電極に対面する前記電流通路の側面が実質的に｛１００｝面からなり、装置のオン状態において、前記電流通路の前記側面内で且つ前記第２導電型ベース層内に第２導電型キャリアの蓄積層が形成され、前記蓄積層を通して、前記トレンチより下の前記第２導電型ベース層内の領域へ前記第２導電型キャリアが注入されることと、
前記トレンチ及び電流通路を包囲し、且つ前記トレンチと実質的に同じ深さを有するように前記第２導電型ベース層の表面内に形成された第１導電型リング層と、前記ゲート電極に接続され且つ前記第１導電型リング層上に絶縁膜を介して配設されたゲート引出し電極と、前記引出し電極上に配設された金属薄膜からなる低抵抗化電極と、を更に具備することと、
を特徴とする電力用半導体装置。
【請求項２】
前記第１導電型エミッタ層と前記第２導電型ベース層との間に配設された第２導電型バッファ層を更に具備することを特徴とする請求項１に記載の電力用半導体装置。
【請求項３】
前記第２導電型ベース層内に形成された低キャリアライフタイム層を更に具備することを特徴とする請求項１または２に記載の電力用半導体装置。
【請求項４】
各トレンチが、複数のトレンチ部分と、前記トレンチ部分間に位置し且つ表面を絶縁膜により被覆されたダミートレンチ間領域とからなることを特徴とする請求項１乃至３のいずれかに記載の電力用半導体装置。
【請求項５】
前記第２導電型ベース層は、前記第１導電型エミッタ層に並設された第２導電型ショート層を介して前記第２主電極と電気的に接続されることを特徴とする請求項１乃至４のいずれかに記載の電力用半導体装置。
【請求項６】
前記第２導電型ベース層の不純物濃度が２×１０14ｃｍ-3以下であることを特徴とする請求項１乃至５のいずれかに記載の電力用半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は大電力を制御するための電力用半導体装置に関し、特に埋め込み絶縁ゲート構造を有する電力用半導体装置に関する。
【０００２】
【従来の技術】
電力制御用の半導体装置として、埋め込み絶縁ゲート構造を有する装置、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor ）が知られている。図２４は埋め込み絶縁ゲート構造を有する従来の半導体装置（ＩＧＢＴ）を示す断面図である。図２５は図２４図示の半導体装置の製造に用いる半導体基板９２を示す平面図である。半導体基板９２は、｛１００｝面からなる主面と、＜１１０＞方向に沿って形成されたオリエンテーションフラット９３とを有する。
【０００３】
図２４において、高抵抗のｎ型ベース層８１の表面内にはｐ型ベース層８３が形成される。ｐ型ベース層８３及びｎ型ベース層８１内には、ｐ型ベース層８３を貫通し、ｎ型ベース層８１の途中の深さまで達するトレンチ９７が形成される。トレンチ９７の支配的な側壁面は｛１１０｝面からなる。何故なら、半導体基板９２に形成されるトレンチのパターンは、オリエンテーションフラット９３に対して平行または垂直に形成されるからである。
【０００４】
トレンチ９７内にはゲート絶縁膜８６を介してゲート電極８５が埋め込み形成される。ｐ型ベース層８３の表面内にはトレンチ９７の上部に接するように低抵抗のｎ型エミッタ層８４が形成される。
【０００５】
ｐ型ベース層８３及びｎ型エミッタ層８４の両方にコンタクトするようにカソード電極８７が配設される。カソード電極８７はゲート電極８５から絶縁される。一方、ｎ型ベース層８１の裏面上には低抵抗のｐ型エミッタ層８２が形成される。ｐ型エミッタ層８２上にはアノード電極８８が配設される。
【０００６】
このように構成された半導体装置の動作は、以下の通りである。
【０００７】
即ち、ターンオン時には、ゲート電極８５にカソードに対して正の電圧（正バイアス電圧）を印加する。この正バイアス電圧により、トレンチ９７の周囲のｐ型ベース層８３にｎ型チャネルが形成され、ｎ型エミッタ層８４とｎ型ベース層８１とが短絡する。また、この正バイアス電圧により、ｎ型ベース層８１内では、トレンチ９７の周囲に電子が蓄積された蓄積層（図示せず）が形成される。
【０００８】
これにより、上記ｎ型チャネルを介して電子電流Ｊe がｎ型ベース層８１に流れ、この電子電流Ｊe に応じた量の正孔がｐ型エミッタ層８２からｎ型ベース層８１に注入される。この結果、ｎ型ベース層８１にキャリアが蓄積され、ｎ型ベース層８１は導電変調を起し、ｎ型ベース層８１の抵抗が低下する。このようにして、アノード・カソード間に電流が流れる。
【０００９】
一方、ターンオフ時には、ゲート電極８５にカソードに対してゼロまたは負の電圧（負バイアス電圧）を印加する。これにより、上記ｎ型チャネルが消滅し、ｎ型エミッタ層８４からｎ型ベース層８１へ電子が注入されなくなる。この結果、ｎ型ベース層８１は導電変調を起こさなくなり、やがて半導体装置は非導通状態になる。
【００１０】
しかしながら、この種の半導体装置には以下のような問題がある。即ち、電子電流Ｊe の一部である電子電流Ｊacc は上記蓄積層を通るものの、その大部分Ｊb は蓄積層から離れて流れる。この場合、蓄積層から離れた電子は、ｎ型ベース層８１から供給される正孔と、トレンチ間領域９０内で再結合し、消滅する。このように、電子がトレンチ９７直下の領域８９に至る前に、電子と正孔との再結合により消滅すると、領域８９中に蓄積されるキャリアの量は少ないものとなり、導通損失が大きくなる。
【００１１】
【発明が解決しようとする課題】
上述の如く、従来の埋め込み絶縁ゲート構造を有する電力用半導体装置にあっては、トレンチ直下のｎ型ベース層中に蓄積されるキャリアの量が少なく、導通損失が大きくなる。
【００１２】
従って、本発明は、従来よりも導通損失が小さい、埋め込み絶縁ゲート構造を有する電力用半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明のある視点は、電力用半導体装置において、
第１導電型エミッタ層と、
前記第１導電型エミッタ層上に形成され、装置のオン状態において導電変調を起こす第２導電型ベース層と、
前記第２導電型ベース層の表面内に形成された第１導電型ベース層と、
前記第１導電型ベース層を貫通し且つ前記第２導電型ベース層の途中の深さまで到達し、複数の電流通路を規定するように形成された複数のトレンチと、
各電流通路に対面するようにトレンチ内にゲート絶縁膜を介して埋め込み形成されたゲート電極と、
各電流通路内で且つ前記第１導電型ベース層の表面内に形成された第２導電型エミッタ層と、
前記第２導電型エミッタ層及び前記第１導電型ベース層に接続された第１主電極と、
前記第１導電型エミッタ層に接続された第２主電極と、
を具備し、前記ゲート電極に対面する前記電流通路の側面が実質的に｛１００｝面からなり、装置のオン状態において、前記電流通路の前記側面内で且つ前記第２導電型ベース層内に第２導電型キャリアの蓄積層が形成され、前記蓄積層を通して、前記トレンチより下の前記第２導電型ベース層内の領域へ前記第２導電型キャリアが注入されることを特徴とする。
【００１４】
本発明者等の研究によれば、図２４図示の従来の埋め込み絶縁ゲート構造を有する電力用半導体素子において、電子電流の大部分が蓄積層から離れて流れる原因はトレンチにあることが分かった。
【００１５】
即ち、従来のトレンチの側壁面は｛１１０｝面からなり、この場合には蓄積層の抵抗が高くなる。この結果、電子は高抵抗の蓄積層ではなく、トレンチ間領域内の低抵抗の他の部分を移動し、電子と正孔との再結合により消滅する。このため、トレンチ直下のｎ型ベース層中に蓄積されるキャリアの量が少なくなり、導通損失が大きくなる。
【００１６】
これに対して、トレンチの側壁面が｛１００｝面からなる場合は、蓄積層の抵抗は十分に低くなり、ほとんどの電子は蓄積層を移動する。即ち、この知見に基づいた本発明によれば、トレンチの側壁面に沿って形成される蓄積層の抵抗は十分に低くなる。このため、第１主電極側（カソード側）のトレンチ直下の第２導電型ベース層中に蓄積されるキャリアの量が増大し、従来よりも導通損失が低減される。
【００１７】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。なお、以下の実施の形態では第１導電型をｐ型、第２導電型をｎ型とする。
【００１８】
図１は本発明の実施の形態に係る電力用半導体装置の要部を示す断面図である。また、図２は図１図示の電力用半導体装置の製造に用いる半導体基板１４を示す平面図である。半導体基板１４は、｛１００｝面からなる主面と、＜１００＞方向に沿って形成されたオリエンテーションフラット１５とを有する。
【００１９】
図１において、高抵抗のｎ型ベース層１の裏面に低抵抗のｐ型エミッタ層２が形成される。ｎ型ベース層１の表面内にはｐ型ベース層３が形成される。ｎ型ベース層１の不純物濃度は、２×１０14ｃｍ-3以下であることが好ましい。
【００２０】
ｐ型ベース層３及びｎ型ベース層１内には、ｐ型ベース層３を貫通し、ｎ型ベース層１の途中まで達する深さの複数のトレンチ１７が形成される。従って、トレンチ１７の間に、半導体からなるトレンチ間領域１０、即ち電流通路が規定される。トレンチ１７内にはゲート絶縁膜６を介してゲート電極５が埋め込み形成される。
【００２１】
トレンチ１７の表面形状（平面形状）は長方形で、その短辺は長辺に対して十分に小さい。同長辺はオリエンテーションフラット１５に対して平行または直角となるように形成される。従って、同長辺に対応するトレンチ１７及びトレンチ間領域１０の界面は｛１００｝面に沿って広がる。なお、トレンチ１７の表面形状（平面形状）は長方形に限定されるものではない。要はゲート電極５に対面するトレンチ間領域１０の側面において、｛１００｝面が占める割合が十分に高くなるようにすればよい。
【００２２】
ｐ型ベース層３の表面内にはトレンチ１７の上部に接する低抵抗のｎ型エミッタ層４が形成される。ｐ型ベース層３及びｎ型エミッタ層４の両方にコンタクトするようにカソード電極７が配設される。カソード電極７はゲート電極５から絶縁される。一方、ｐ型エミッタ層２にコンタクトするようにアノード電極８が配設される。
【００２３】
このように構成された電力用半導体装置の動作は、以下の通りである。
【００２４】
即ち、ターンオン時には、アノードが正となるように、アノード・カソード間に電圧（順バイアス電圧）を印加した状態で、ゲート電極５にカソードに対して正の電圧（正バイアス電圧）を印加する。この正バイアス電圧により、トレンチ１７の周囲のｐ型ベース層３にｎ型チャネル２１が形成され、ｎ型エミッタ層４とｎ型ベース層１とが短絡する。また、この正バイアス電圧により、ｎ型ベース層１内では、トレンチ１７の周囲に電子が蓄積された蓄積層２２が形成される。
【００２５】
これにより、ｎ型チャネル２１を介して電子電流Ｊe がｎ型ベース層１に流れ、この電子電流Ｊe に応じた量の正孔がｐ型エミッタ層２からｎ型ベース層１に注入される。この結果、ｎ型ベース層１にキャリアが蓄積され、ｎ型ベース層１は導電変調を起し、ｎ型ベース層１の抵抗が低下する。このようにして、アノード・カソード間に電流が流れる。
【００２６】
ここで、図１図示の半導体装置においては、ゲート電極５に対面するトレンチ間領域１０の側面において｛１００｝面が支配的であるため、トレンチ間領域９０の側面において｛１１０｝面が支配的な従来の装置に比べて、蓄積層２２の抵抗が十分に小さくなり、具体的には約３分の２に低減される。このため、蓄積層２２から離れて流れる電子電流Ｊb が十分に低減される。
【００２７】
即ち、図１図示の半導体装置においては、蓄積層２２内を移動する電子の割合が、従来の装置に比べて増加するため、電子は、正孔との再結合により消滅することなく、効率的にトレンチ１７直下の領域９に到達する。このため、領域９中に蓄積されるキャリアの量は従来の装置に比べて大きなものとなり、導通損失が小さくなる。
【００２８】
実験の結果、図１図示の半導体装置の導通状態におけるアノード・カソード間の電圧は、トレンチ間領域の側面において｛１１０｝面が支配的な従来の装置に比べて、約１０％低くなることを確認した。また、電子線を照射してターンオフ時間を調整した場合、図１図示の半導体装置のアノード・カソード間の電圧は、同従来の装置に比べて、約１５％低くなることを確認した。
【００２９】
図１図示の半導体装置のターンオフ時には、ゲート電極５にカソードに対してゼロまたは負の電圧（負バイアス電圧）を印加する。これにより、上記ｎ型チャネルが消滅し、ｎ型エミッタ層４からｎ型ベース層１へ電子が注入されなくなる。この結果、ｎ型ベース層１は導電変調を起こさなくなり、やがて半導体装置は非導通状態になる。
【００３０】
なお、図１図示の半導体装置はＩＧＢＴモードで動作するが、構造上のパラメータを下記の通りに設定することにより、同じ構造でＩＥＧＴ（Injection-Enhanced Gate Transistor）モードで動作させることもできる。
【００３１】
即ち、トレンチ１７のｎ型ベース層１中の部分の深さをＤとし、隣り合うトレンチ１７の間の距離（電流通路の幅）を２Ｗs とし、隣り合うｐ型ベース層３の間の距離（隣り合う電流通路の間の距離）を２Ｗt とした場合に、Ｘ＝（Ｗt ＋Ｄ）／Ｗs なる式で定義されるＸがＸ≧５を満足するように設定する。
【００３２】
図３は本発明の別の実施の形態に係る電力用半導体装置の要部を示す断面図である。なお、以下の図において、図１と同一部分には同一符号を付して詳細な説明を省略する。
【００３３】
この実施の形態の半導体装置が図１図示の半導体装置と異なる点は、ｎ型ベース層１の一部が低抵抗のｎ型アノードショート層１６を介してアノード電極８に接続していることにある。即ち、この実施の形態の半導体装置はアノードショート構造を採用している。
【００３４】
図３図示の半導体装置によれば、ｎ型ベース層１中のアノード側の電子がｎ型アノードショート層１６を介してアノード電極８に排出される。このため、ｎ型ベース層１中のアノード側のキャリアの蓄積量が減り、ターンオフ時間が短縮される。
【００３５】
なお、図４に示すように、低抵抗のｎ型アノードショート層１６をｐ型エミッタ層２を越えてｎ型ベース層１内まで存在するようにしてもよい。ｐ型エミッタ層２とｎ型ベース層１との間にｎ型アノードショート層１６を形成することにより、ｎ型アノードショート層１６内で電子と正孔とが再結合し、電子・正孔対が消滅する割合が増加する。このため、ｐ型エミッタ層２からｎ型ベース層１への正孔の注入を抑え、ｎ型ベース層１中のアノード側のキャリアの蓄積量をより低減することができる。
【００３６】
図４の構造は、例えば、ｎ型ベース層１の裏面内にｎ型アノードショート層１６を拡散形成した後、ｎ型アノードショート層１６の表面内に選択的にｐ型エミッタ層２を拡散形成することにより得られる。
【００３７】
図５は本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す断面図である。
【００３８】
この実施の形態の半導体装置が図１図示の半導体装置と異なる点は、ｎ型ベース層１のアノード側に低キャリアライフタイム層１１を挿設したことにある。
【００３９】
図５図示の半導体装置によれば、低キャリアライフタイム層１１により、ｎ型ベース層１中のアノード側のキャリアの蓄積量が減り、図３及び図４図示の半導体装置と同様、ターンオフ時間が短縮される。
【００４０】
低キャリアライフタイム層１１は、例えば、図６に示すように、アノード側からプロトンＨ+ の正イオンを照射することにより得られる。また、図６では装置構造が完成した後、プロトンＨ+ を照射しているが、装置構造が完成する前にプロトンＨ+ を照射して低キャリアライフタイム層１１を形成してもよい。
【００４１】
図７は本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す断面図である。
【００４２】
この実施の形態の電力用半導体装置が図１図示の半導体装置と異なる点は、カソード電極７が全てのトレンチ間領域１０にコンタクトせず、一部のトレンチ間領域１０に周期的にコンタクトすることにある。より具体的には、カソード電極７とコンタクトし、電流通路として機能するトレンチ間領域１０ａと、絶縁層２５で覆われ、電流通路として機能しないダミートレンチ間領域１０ｂとが交互に配設される。トレンチ間領域１０ａ、１０ｂ内には選択的にｎ型エミッタ層４が形成される。従って、カソード電極７はｐ型ベース層３及びｎ型エミッタ層４の両方にコンタクトする。
【００４３】
図７図示の半導体装置によれば、カソード電極７とコンタクトしないダミートレンチ間領域１０ｂには電流が流れないため、ダミートレンチ間領域１０ｂが実質的にトレンチの一部として機能する。この結果、ｐ型ベース層３の実効的な面積が小さくなり、ｎ型ベース１のカソード側に蓄積された正孔がカソード電極７に排出される際の抵抗が大きくなる。これにより、ｎ型ベース層１のカソード側のキャリアの蓄積層が増加し、導通損失が更に低減される。
【００４４】
また、ＩＥＧＴモードで動作させるには、トレンチ１７のうちｎ型ベース層１中の部分の深さをＤとし、トレンチ間領域１０ａの｛１００｝側面の間の距離（電流通路の幅）を２Ｗs とし、隣り合うトレンチ間領域１０ａの間の距離（隣り合う電流通路の間の距離）を２Ｗt とした場合に、Ｘ＝（Ｗt ＋Ｄ）／Ｗs なる式で定義されるＸがＸ≧５を満足するように設定する。
【００４５】
なお、ｎ型エミッタ層４は、ｐ型ベース層３内で隣り合うトレンチ１７間を横断する複数の領域からなるものであってもよい。また、図８に示すように、ｎ型エミッタ層４を、ダミートレンチ間領域１０ｂに形成せず、トレンチ間領域１０ａにのみ形成しても同様の効果が得られる。
【００４６】
図９は本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す断面図である。
【００４７】
この実施の形態の電力用半導体装置が図１図示の半導体装置と異なる点は、ｎ型ベース層１とｐ型エミッタ層２との間に低抵抗のｎ型バッファ層１９を配設したことにある。
【００４８】
図１０は本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す断面図である。
【００４９】
この実施の形態の電力用半導体装置が図５図示の半導体装置と異なる点は、低キャリアライフタイム層１１とｐ型エミッタ層２との間に低抵抗のｎ型バッファ層１９を配設したことにある。
【００５０】
図１１は本発明の更に別の実施の形態に係る電力用半導体装置（電力用ダイオード）の要部を示す断面図である。
【００５１】
図１１において、高抵抗のｎ型ベース層１の裏面には低抵抗のｐ型エミッタ層２が形成される。ｎ型ベース層１内にはその途中の深さまで達する複数のトレンチ１７が形成される。従って、トレンチ１７の間に、半導体からなるトレンチ間領域１０、即ち電流通路が規定される。ｎ型ベース層１の不純物濃度は、２×１０14ｃｍ-3以下であることが好ましい。
【００５２】
ｎ型ベース層１の表内面には、トレンチ１７に接して低抵抗のｎ型エミッタ層４が形成される。トレンチ１７内にはゲート絶縁膜６を介してゲート電極５が埋め込み形成される。ｎ型エミッタ層４にコンタクトし、且つゲート電極５と絶縁が保たれるようにカソード電極７が配設される。ｐ型エミッタ層２にコンタクトするようにアノード電極８が配設される。
【００５３】
図１１図示の電力用半導体装置も、図１乃至図１０図示の電力用半導体装置と同様に、図２図示の半導体基板を使用して形成される。トレンチ１７の表面形状（平面形状）は長方形で、その短辺は長辺に対して十分に小さい。同長辺はオリエンテーションフラット１５に対して平行または直角となるように形成される。従って、同長辺に対応するトレンチ１７及びトレンチ間領域１０の界面は｛１００｝面に沿って広がる。なお、トレンチ１７の表面形状（平面形状）は長方形に限定されるものではない。要はゲート電極５に対面するトレンチ間領域１０の側面において、｛１００｝面が占める割合が十分に高くなるようにすればよい。
【００５４】
このように構成された電力用半導体装置の動作は、以下の通りである。
【００５５】
即ち、ターンオン時には、アノードが正となるように、アノード・カソード間に電圧（順バイアス電圧）を印加する。ここで、ゲート電極５がカソードと等電位の時には、ｐ型エミッタ層２及びｎ型エミッタ層４から夫々正孔及び電子がｎ型ベース層１に注入される。これにより、ｎ型ベース層１内にキャリアが蓄積されてｎ型ベース層１の抵抗が低下し、半導体装置は導通状態となる。
【００５６】
また、ゲート電極５に正バイアス電圧が印加されると、トレンチ１７の周囲に電子が蓄積された蓄積層２２が形成される。これにより、ｎ型エミッタ層４からｎ型ベース層１への電子注入は実質的に蓄積層２２を通じて行なわれるようになる。一方、ｎ型ベース層１内に蓄積された正孔は、トレンチ１７間の狭い領域を通じてカソードへ排出される。このため、正孔の排出抵抗が大きくなり、ｎ型ベース層１内のトレンチ１７直下の領域中にキャリアが蓄積される。従って、本半導体装置の導通損失がより低くなる。
【００５７】
図１１図示の半導体装置のターンオフ時には、アノード・カソード間にゼロまたは逆バイアス電圧を印加する。これにより、ｐ型エミッタ層２及びｎ型エミッタ層４からｎ型ベース層１へ夫々正孔及び電子が注入されなくなる。この結果、ｎ型ベース層１は導電変調を起こさなくなり、やがて半導体装置は非導通状態になる。
【００５８】
また、アノード・カソード間に順バイアス電圧を印加したままでも、ゲート電極５にカソードに対して負の電圧（負バイアス電圧）を印加することにより、本半導体装置をターンオフすることができる。この場合、トレンチ１７の側壁面からｎ型ベース層１へ伸びる空乏層が互いに接触して、ｎ型エミッタ層４からの電子の注入をピンチオフすることにより、本半導体装置が非導通状態になる。
【００５９】
なお、図１１図示の半導体装置の変更例として、埋め込み構造のゲート電極５をカソード側ではなく、アノード側に配設することができる。また、カソード側及びアノード側の両方にゲート電極５を設けてもよい。この場合、アノード電極８に対してゲート電極５に負バイアス電圧を印加することによって、同様な効果が得られる。
【００６０】
また、図１２に示すように、ｎ型エミッタ層４内にカソード電極７及びｎ型ベース層１に接するように、低抵抗のｐ型ショート層１８を形成してもよい。なお、ｐ型ショート層１８は、ｎ型エミッタ層４内で隣り合うトレンチ１７間を横断する複数の領域からなるものであってもよい。
【００６１】
また、ｎ型ベース層１とｐ型エミッタ層２との間に低抵抗のｎ型バッファ層１９（図９参照）を配設してもよい。
【００６２】
図１３は本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す平面図である。図１４、図１５、図１６及び図１７は、図１３中の夫々XIV −XIV 線、XV−XV線、XVI −XVI 線及びXVII−XVII線に沿った断面図である。
【００６３】
高抵抗のｎ型ベース層３１の裏面に低抵抗のｎ型バッファ層３２を介して低抵抗のｐ型エミッタ層３３が形成される。ｎ型ベース層３１の表面内にはｐ型ベース層３４が拡散形成される。ｎ型ベース層３１の不純物濃度は、２×１０14ｃｍ-3以下であることが好ましい。
【００６４】
ｐ型ベース層３４及びｎ型ベース層３１内には、ｐ型ベース層３４を貫通し、ｎ型ベース層３１の途中まで達する深さの複数のトレンチ３５が形成される。トレンチ３５はストライプ状で微小な間隔をおいて平行に配置される。従って、トレンチ３５の間に、半導体からなるトレンチ間領域４５、即ち電流通路が規定される。トレンチ３５内にはゲート絶縁膜３６を介してゲート電極３７が埋め込み形成される。
【００６５】
トレンチ３５の表面形状（平面形状）は長方形で、その短辺は長辺に対して十分に小さい。同長辺はオリエンテーションフラット１５（図２参照）に対して平行または直角となるように形成される。従って、同長辺に対応するトレンチ３５及びトレンチ間領域４５の界面は｛１００｝面に沿って広がる。なお、トレンチ３５の表面形状（平面形状）は長方形に限定されるものではない。要はゲート電極３７に対面するトレンチ間領域４５の側面において、｛１００｝面が占める割合が十分に高くなるようにすればよい。
【００６６】
ｐ型ベース層３４の表面内には低抵抗のｎ型エミッタ層３８が拡散形成される。また、ｎ型ベース層３１内には、トレンチ３５と同じ深さに低抵抗のｐ型リング層３９が、１グループ（例えば５００〜２０００本の）のトレンチ３５を包囲するように形成される。ｐ型リング層３９の、トレンチ３５の長辺に対して直角な領域上には、厚い絶縁膜４０を介してゲート引出し電極４１が配設される。ゲート引出し電極４１は、トレンチ３５の端部でゲート電極３７とコンタクトする。
【００６７】
ｐ型ベース層３４及びｎ型エミッタ層３８の両方にコンタクトするようにカソード電極４２が配設される。ゲート電極３７とカソード電極４２とは厚い絶縁膜４６により絶縁される。また、ゲート引出し電極４１にコンタクトするように、電極４１上に低抵抗化電極４３が配設される。低抵抗化電極４３は、Ａｌ等の金属の薄膜からなる。カソード電極４２と低抵抗化電極４３とは、異なる領域に配置され、互いに絶縁される。また、ｐ型エミッタ層３３にコンタクトするようにアノード電極４４が配設される。
【００６８】
ｐ型リング層３９は、本半導体装置がオフ状態において、アノード・カソード間に印加される電圧により空乏化しないように、十分高いキャリア濃度を有する。具体的には、ｐ型リング層３９は、１×１０17ｃｍ-3以上の平均キャリア濃度を有することが望ましい。
【００６９】
なお、図１３乃至図１７図示の半導体装置において、ｎ型エミッタ層３８は、トレンチ間領域４５内において、ｐ型ベース層３４の表面内全体に形成されるが、図１図示の半導体装置のように、トレンチ３５の長辺に沿って且つこれに接するように部分的に形成してもよい。この場合、ｐ型ベース層３４は、ｎ型エミッタ層３８間でカソード電極４２とコンタクトする。
【００７０】
図１３乃至図１７図示の半導体装置のオフ状態、即ちカソード電極４２が接地され、ゲート電極３７にしきい値電圧以下の電圧が印加された状態において、アノード電極４４に所定の正電圧が印加されると、ｎ型ベース層３１内のトレンチ３５近傍の電位分布は図１４中に破線で示すようになる。図１４図示の如く、ｐ型リング層３９を形成することにより、トレンチ３５の底部のコーナーにおいても、等電位線は直線的となり、電界集中が緩和される。これにより本半導体装置の耐圧の劣化を防ぐことができる。
【００７１】
図１８は本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す平面図である。図１９及び図２０は、図１８中の夫々XIX −XIX 線及びXX−XX線に沿った断面図である。また、図１８中のXV−XV線及びXVI −XVI 線に沿った断面は、夫々図１５及び図１６図示の断面と実質的に同一となる。なお、以下の図において、図１３乃至図１７と同一部分には同一符号を付して詳細な説明を省略する。
【００７２】
この実施の形態の電力用半導体装置が図１３乃至図１７図示の半導体装置と異なる点は、カソード電極４２が全てのトレンチ間領域４５にコンタクトせず、一部のトレンチ間領域４５に周期的にコンタクトすることにある。より具体的には、カソード電極４２にコンタクトし、電流通路として機能するトレンチ間領域４５ａと、絶縁層４６で覆われ、電流通路として機能しないダミートレンチ間領域４５ｂとが交互に配設される。
【００７３】
図１８乃至図２０図示の半導体装置によれば、カソード電極４２とコンタクトしないダミートレンチ間領域４５ｂには電流が流れないため、ダミートレンチ間領域４５ｂが実質的にトレンチの一部として機能する。この結果、ｐ型ベース層４３の実効的な面積が小さくなり、ｎ型ベース３１のカソード側に蓄積された正孔がカソード電極４２に排出される際の抵抗が大きくなる。これにより、ｎ型ベース層３１のカソード側のキャリアの蓄積層が増加し、導通損失が更に低減される。
【００７４】
図２１は本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す平面図である。図２２は、図２１中のXXII−XXII線に沿った断面図である。
【００７５】
この実施の形態の電力用半導体装置が図１３乃至図１７図示の半導体装置と異なる点は、ｐ型リング層３９を拡散形成した後にトレンチ３５を形成したことにある。このため、ｐ型不純物が横方向に拡散し、トレンチ３５を形成する領域までｐ型リング層３９が広がる。
【００７６】
このような構造の場合、ラッチアップ耐量（ラッチアップ開始電流）を上げるため、ｐ型リング層３９のパターンエッジから横方向拡散距離よりも長い距離Ｌ１だけ離れていないトレンチ間領域４５内には、ｎ型エミッタ層３８を形成しないようにする。
【００７７】
また、ｐ型不純物の横方向拡散を予め考慮し、図２３図示の如く、ｐ型リング層３９のパターンエッジを、トレンチ３５の幅よりも小さい距離Ｌ２だけトレンチ３５の側面より外側に配置してもよい。
【００７８】
図２２及び２３図示の半導体装置のオフ状態において、アノード電極４４に所定の正電圧が印加された際の、ｎ型ベース層３１内のトレンチ３５近傍の電位分布は夫々図２２及び図２３中に破線で示すようになる。
【００７９】
【発明の効果】
本発明に係る電力用半導体装置によれば、トレンチ内に配設されたゲート電極に対面する電流通路の側面の支配的な面方位を｛１００｝面とすることにより、オン状態におけるトレンチ直下のベース層中に蓄積されるキャリアの量を増大させ、従来よりも導通損失を低減させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る電力用半導体装置の要部を示す断面図。
【図２】図１図示の電力用半導体装置の製造に用いる半導体基板を示す平面図。
【図３】本発明の別の実施の形態に係る電力用半導体装置の要部を示す断面図。
【図４】本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す断面図。
【図５】本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す断面図。
【図６】図５図示の電力用半導体装置の低キャリアライフタイム層の形成方法を説明するための図。
【図７】本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す断面図。
【図８】本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す断面図。
【図９】本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す断面図。
【図１０】本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す断面図。
【図１１】本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す断面図。
【図１２】本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す断面図。図５の電力用半導体装置の変形例を示す断面図
【図１３】本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す平面図。
【図１４】図１３中のXIV −XIV 線に沿った断面図。
【図１５】図１３中のXV−XV線に沿った断面図。
【図１６】図１３中のXVI −XVI 線に沿った断面図。
【図１７】図１３中のXVII−XVII線に沿った断面図。
【図１８】本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す平面図。
【図１９】図１８中のXIX −XIX 線に沿った断面図。
【図２０】図１８中のXX−XX線に沿った断面図。
【図２１】本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す平面図。
【図２２】図２１中のXXII−XXII線に沿った断面図。
【図２３】本発明の更に別の実施の形態に係る電力用半導体装置の要部を示す断面図。
【図２４】従来の電力用半導体装置の要部を示す断面図。
【図２５】図２４図示の電力用半導体装置の製造に用いる半導体基板を示す平面図。
【符号の説明】
１、３１…ｎ型ベース層（第２導電型ベース層）
２、３３…ｐ型エミッタ層（第１導電型エミッタ層）
３、３４…ｐ型ベース層（第１導電型ベース層）
４、３８…ｎ型エミッタ層（第２導電型エミッタ層）
５、３７…ゲート電極
６、３６…ゲート絶縁膜
７、４２…カソード電極（第１の主電極）
８、４４…アノード電極（第２の主電極）
１０、４５…トレンチ間領域
１１…低キャリアライフタイム層
１６…ｎ型アノードショート層
１７、３５…トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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