(57)【特許請求の範囲】
【請求項１】
直流電源間に接続された２段以上のＦＥＴと、前記ＦＥＴを電流制御するための前記ＦＥＴに直列に接続されたフォトカプラと、前記フォトカプラを制御する演算増幅器とを備えたことを特徴とするプシュプル型高速高圧電源装置。
【請求項２】
電流制御の基準電圧をフォトボルで生成した請求項１記載のプシュプル型高速高圧電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部コントロールが可能な電源装置に関し、特に、テレビジョン受像機、コンピューターディスプレイ等のＣＲＴ表示装置において使用される電極用電源装置に関する。
【０００２】
【従来の技術】
ＣＲＴ試験装置において、ＣＲＴの各電極に所望の電圧を印加するために、可変電極用電源が準備されている。また、電極間の耐圧試験を行うために、通常以外の電圧を印加しなければならない。たとえば、ヒーター電極とカソード電極間に±２００Ｖ、第２グリッドには、１．５ｋＶの電圧を印加する。
【０００３】
図３に従来の電源回路を示す。Ｃｏｎｔｒｏｌ端子は、外部からのコントロール電圧を印加する。Ｆｅｅｄ−ｂａｃｋ端子には、出力電圧をある比率で分圧した出力検出電圧をバッファーを通して反転して印加する。分圧、及び検出抵抗は抵抗６８、６９である。たとえば、コンデンサ５９によって平滑化された被制御電圧を１．２ｋＶとした場合、出力電圧１ｋＶとすると、コントロール電圧が０〜１０Ｖであれば、出力電圧は１／１００に分圧されて帰還されなければならない。演算増幅器５５は、入力端子５６の電圧が０Ｖになるように動作するので、抵抗５１，５２が同じ抵抗値である場合、コントロール電圧が１０Ｖのときは、Ｆｅｅｄ−ｂａｃｋ端子は−１０Ｖになる。
【０００４】
次に出力部について検討する。フォトボル６３によって発生させられた電圧をツェナーダイオード６２によって安定化し（Ｖ１）、ＦＥＴ６０のゲートに印加している。すなわち、抵抗６１には、安定化された電圧（Ｖ１）から、ＦＥＴ６０のゲート・ソース間の電圧（Ｖ２）を差し引いた電圧が印加されるため、ＦＥＴ６０には常に一定電流が流れ、その電流は抵抗６１の抵抗値をＲとすると、Ｉ＝（Ｖ１−Ｖ２）÷Ｒで与えられる値になる。
【０００５】
この電流を全て負荷側のコンデンサ７２に流すと、出力は最大になり、ＦＥＴ６５を通して−１０Ｖ電源に流すと出力電圧は０Ｖとなる。ＦＥＴ６５に流す電流を制御しているのがフォトカプラ５７である。フォトカプラ５７の受光側の電流は、発光側の電流に依存し、発光側の電流は演算増幅器５５の出力電圧で制御される。たとえば、コントロール電圧を０Ｖに近づけたとき、演算増幅器５５の出力電圧は正側に動き、抵抗５８の両端にかかる電圧が上昇する。それは、フォトカプラ５７の発光側の電流を増加させ、受光側の電流もそれにしたがって増加する。したがって、ＦＥＴ６５を通って−１０Ｖ電源に流れ込む電流が増加し、出力電圧は０Ｖに近づく。
【０００６】
逆にコントロール電圧を＋１０Ｖに近づけると、演算増幅器５５の出力電圧は負側に動き、抵抗５８の両端にかかる電圧が減少する。それは、フオトカプラ５７の発光側の電流を減少させ、受光側の電流もそれにしたがって減少する。したがって、電流Ｉは主に負荷側のコンデンサ５９に流れるようになり、出力電圧は１ｋＶに近づく。
【０００７】
【発明が解決しようとする課題】
図３に示す従来の回路の場合、出力電圧は、ＦＥＴ６０あるいはＦＥＴ６５のドレイン・ソース間耐圧の最大定格以上に上げることはできない。また、正負両電源をコントロールすることはできない。
【０００８】
そこで本発明は、高電圧出力も可能であり、且つ、正負両電源の出力を単一回路で構成できる電源回路を提供することを課題とする。
【０００９】
【発明を解決するための手段】
前記課題を解決するため、本発明のプシュプル型高速高圧電源装置は、直流電源間に接続された２段以上のＦＥＴと、前記ＦＥＴを電流制御するための前記ＦＥＴに直列に接続されたフォトカプラと、前記フォトカプラを制御する演算増幅器とを備えたことを特徴とする。
【００１０】
前記電流制御の基準電圧をフォトボルで生成することができる。
【００１１】
【発明の実施の形態】
図１は、本発明の第１実施例の回路構成である。Ｃｏｎｔｒｏｌ端子には、外部からのコントロール電圧を印加する。Ｆｅｅｄ−ｂａｃｋ端子には、出力電圧をある比率で分圧した出力検出電圧をバッファーを通して反転して印加する。分圧及び検出抵抗は抵抗３３、３４である。たとえば、コンデンサ３２によって平滑化された被制御電圧を２．２ｋＶとした場合、出力電圧２ｋＶとすると、コントロール電圧が０〜１０Ｖであれば、出力電圧は１／２００に分圧されて、帰還されなければならない。演算増幅器５は、入力端子６の電圧が０Ｖになるように動作するので、抵抗１、２が同じ抵抗値である場合、コントロール電圧が１０Ｖのときは、Ｆｅｅｄ−ｂａｃｋ端子は−１０Ｖになる。
【００１２】
次に演算増幅器の出力７について検討してみる。出力７が０Ｖのとき、電源Ｖｃｃ−Ｖｅｅ間に抵抗８、フォトカプラ１４、ダイオード１０、１１、フォトカプラ１５、抵抗１３を通して電流が流れ、フォトカプラ１４、１５の受光側に電流を生じさせる。この電流は、フオトカプラ１４、１５ともにほぼ同じであるので、出力電圧は、出力電圧の半分になり、この例では、１ｋＶ出力になる。
【００１３】
演算増幅器５の出力が最大出力、たとえば１２Ｖになった場合、接続点１６が演算増幅器の最大出力電圧以下の場合（たとえば１０Ｖ）、ダイオード１０がカットオフし、フォトカプラ１４の発光側には電流が流れない。すなわち、受光側にも電流は流れない。一方、フオトカプラ１５の発光側には、接続点７から抵抗１２を通ってグランドに流れる電流と、抵抗１３を通してＶｅｅに流れる電流の合計の電流が流れる。そのため、フォトカプラ１５の受光側にも電流が流れるが、しかし、これは、無制限に流れるものではない。フォトボル２７によって発生させられた電圧をツェナーダイオード２５によって安定化し（Ｖ１）、ＦＥＴ２２のゲートに印加している。すなわち、抵抗２３には、安定化された電圧（Ｖ１）から、ＦＥＴ２２のゲート・ソース間の電圧（Ｖ２）を差し引いた電圧が印加されるため、ＦＥＴ２１、２２、抵抗２３を通ってフォトカプラ１５の受光側に流れる電流は、抵抗２３の抵抗値をＲとすると、Ｉ＝（Ｖ１−Ｖ２）÷Ｒで与えられる値になる。このとき、フォトカプラ１４の受光側には、電流が流れていないので、出力電圧は０Ｖとなる。
【００１４】
演算増幅器５の主力が最小出力、たとえば−１２Ｖになった場合、前述の動作と全く逆の状態になり、出力は２ｋＶとなる。このときの、出力電圧の立ち上がり時間は、整流コンデンサ３７や、そのあとに接続される負荷によるが、たとえば、コンデンサ３７が０．０２μＦのとき、立ち上がり時間２．５ｍｓｅｃ、立ち下がり時間２．４ｍｓｅｃとなり、高速で動作する。
【００１５】
抵抗２８、２９によって分圧された接続点をＦＥＴ１８のゲートに接続し、ＦＥＴ１８をＦＥＴ１９と直列接続している理由は、ＦＥＴ１９にソース・ドレイン間電圧の最大定格以上の電圧がかかる場合、このような接続により、ＦＥＴ１８，１９に印加される電圧を分圧することができ、最大定格以下で使用することができるようにするためである。抵抗２８、２９に同じ抵抗値を用いればＦＥＴ１個に印加される電圧は半分になる。ＦＥＴ１８、１９を用いても、ＦＥＴに印加されている電圧が最大定格を越えている場合は、さらに同様の方法で分圧し、３段以上にすることができる。また、ＦＥＴに印加される電圧がすでに最大定格以下である場合は、抵抗２８、２９、ＦＥＴ１８を省くことができる。
【００１６】
次に被制御電圧について検討する。図１の場合、コンデンサ３２によって平滑化された片電源２．２ｋＶについて説明したが、図２の第２実施例に示すように、プラスマイナスの両電源を被制御電圧とすることができる。その場合、コンデンサ３２Ａ、３２Ｂの中点３８がコモンとなり、抵抗３４のコモン側に接続される。また、図２ではコモンに接続されていたフォトカプラ１５、ツェナーダイオード２５、抵抗３１はマイナス電源に接続される。
【００１７】
【発明の効果】
上述したように、本発明によれば、直流電源間に接続された２段以上のＦＥＴと、前記ＦＥＴを電流制御するための前記ＦＥＴに直列に接続されたフォトカプラと、前記フォトカプラを制御する演算増幅器とを備えたことにより、高速高圧電源を実現できる。また、被制御電圧も正電源、正負両電源、負電源と任意に選択することができる。
【図面の簡単な説明】
【図１】  本発明の第１実施例の回路構成を示す回路図である。
【図２】  本発明の第２実施例の回路構成を示す回路図である。
【図３】  従来例の回路構成を示す回路図である。
【符号の説明】
１，２，３，８，９，１２，１３，２０，２３，２８，２９，３０，３１，３３，３４，３５，３６  抵抗
４，３２，３２Ａ，３２Ｂ，３７  コンデンサ
５  演算増幅器
６  演算増幅器の入力
７  演算増幅器の出力
１０，１１  ダイオード
１４，１５  フォトカプラ
１６，１７  電圧
１８，１９，２１，２２  ＦＥＴ
２４，２５  ツェナーダイオード
２６，２７  フォトボル
３８  中点
５１，５２，５３，５８，６１，６４，６７，６８，６９，７０，７１  抵抗
５４，５９，７２  コンデンサ
５５  演算増幅器
５６  演算増幅器の入力
５７  フォトカプラ
６０，６５  ＦＥＴ
６２  ツェナーダイオード
６３  フォトボル
６６  トランジスタ
【図１】
0003774313.tif 000002
【図２】
0003774313.tif 000003
【図３】
0003774313.tif 000004