(57)【特許請求の範囲】
【請求項１】
データ入出力ライングループを通してデータを入出力するためのメモリセルアレイと、
不良セルアドレスを貯蔵して、この不良セルアドレスと入力アドレスが一致すれば救済セルイネーブル制御信号を発生して、この救済セルイネーブル制御信号に応答してリード時には救済セルリード制御信号を発生し、ライト時には救済セルライト制御信号を発生するための少なくとも一つ以上の救済セル制御手段と、
前記データ入出力ライングループに共通連結された入出力ライングループに連結されてリード時に前記メモリセルアレイから出力されるデータを増幅して出力し、前記救済セルリード制御信号に応答してディスエーブルされるセンス増幅手段と、
前記救済セルライト制御信号に応答して前記入出力ライングループに伝送される入力データを貯蔵し、リード時には前記救済セルリード制御信号に応答して貯蔵されたデータを前記入出力ライングループに伝送するための少なくとも一つ以上の救済セル手段とを備え、
前記救済セル制御手段は、
モード制御信号に応答して外部から印加される前記不良セルアドレスを貯蔵するためのモード設定レジスタと、
前記不良セルアドレスを貯蔵して不良セルアドレス制御信号を発生するための不良セルアドレス制御信号発生手段と、
前記不良セルアドレス制御信号に応答して前記入力アドレスが前記不良セルアドレスであれば前記救済セルイネーブル制御信号を発生するための救済セルイネーブル制御信号発生手段と、
前記救済セルイネーブル制御信号に応答してリード時に前記救済セルリード制御信号を発生し、ライト時に前記救済セルライト制御信号を発生するための救済セルリード及びライト制御手段とを備えたことを特徴とする半導体メモリ装置。
【請求項２】
前記センス増幅手段は、
前記入出力ライングループを構成する入出力ライン対各々の電流差を感知して増幅するための電流増幅手段と、
この電流増幅手段の出力信号を駆動するための駆動手段とを備えたことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記救済セル手段は、
前記救済セルライト制御信号に応答して前記入力データを伝送するための第１スイッチング手段と、
この第１スイッチング手段から印加されるデータを貯蔵するための救済セルと、
前記救済セルリード制御信号に応答して前記救済セルから出力されるデータを伝送するための第２スイッチング手段とを備えたことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記救済セルは、
前記第１スイッチング手段から伝送されるデータを反転するための第１インバータと、
この第１インバータの出力信号を反転して前記第１インバータに伝送するための第２インバータと、
前記第１インバータの出力信号を反転して前記第２スイッチング手段に伝送するための第３インバータとを備えたことを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記第２スイッチング手段は、
前記救済セルリード制御信号に応答して前記救済セルに貯蔵された信号を伝送するための第１ＣＭＯＳ伝送ゲートを備えたことを特徴とする請求項３に記載の半導体メモリ装置。
【請求項６】
前記第１スイッチング手段は、
前記救済セルライト制御信号に応答して前記救済セルにデータを貯蔵するための第２ＣＭＯＳ伝送ゲートを備えたことを特徴とする請求項３に記載の半導体メモリ装置。
【請求項７】
前記不良セルアドレス制御信号発生手段は、
電源電圧に連結された一側を有した第１ヒューズと、
前記電源電圧に連結された一側を有した第２ヒューズと、
前記不良セルアドレスをバッファするための第１バッファと、
前記第１ヒューズの他側に連結されたドレインと前記バッファの出力信号に連結されたゲートと接地電圧に連結されたソースを有した第１スイッチングトランジスタと、
前記第１ヒューズの他側に連結されたソースと第１ノードに連結されたゲートと第２ノードに連結されたドレインを有した第1ＰＭＯＳトランジスタと、
前記第２ヒューズの他側に連結されたソースと前記第２ノードに連結されたゲートと前記第１ノードに連結されたドレインを有した第２ＰＭＯＳトランジスタと、
リセット信号が印加されるゲートと前記第２ノードに連結されたドレインと接地電圧に連結されたソースを有した第１ＮＭＯＳトランジスタと、
この第１ＮＭＯＳトランジスタのドレインに連結されたドレインと前記第１ノードに連結されたゲートと接地電圧に連結されたソースを有した第２ＮＭＯＳトランジスタと、
前記第１ノードに連結されたドレインと前記第２ノードに連結されたゲートと接地電圧に連結されたソースを有した第３ＮＭＯＳトランジスタと、
前記リセット信号が印加されるゲートと前記第１ノードに連結されたドレインと接地電圧に連結されたソースを有した第４ＮＭＯＳトランジスタと、
前記第１ノードの信号をバッファして不良セルアドレス制御信号を出力するための第２バッファとを前記アドレスのビット各々に対して備えたことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項８】
前記救済セルイネーブル制御信号発生手段は、
前記不良セルアドレス制御信号に応答して前記入力アドレスの反転されたアドレスを出力信号として伝送するための第３ＣＭＯＳ伝送ゲート、及び
前記不良セルアドレス制御信号の反転された信号に応答して前記入力アドレスを前記出力信号として伝送するための第４ＣＭＯＳ伝送ゲートを備えた前記アドレスのビット各々に備わった信号発生手段と、
この信号発生手段から出力される信号を論理積することによって前記救済セルイネーブル制御信号を発生するための論理積ゲートとを備えたことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項９】
前記救済セルイネーブル制御信号発生手段は、
前記不良セルアドレス制御信号に応答して前記入力アドレスの反転アドレスを出力するための第１ＮＡＮＤゲート、
前記不良セルアドレス制御信号の反転された信号に応答して前記入力アドレスを出力するための第２ＮＡＮＤゲート、
前記第１及び第２ＮＡＮＤゲートの出力信号を否定論理積して出力信号を発生するための第３ＮＡＮＤゲートを備えた前記アドレスのビット各々に備わった信号発生手段と、
この信号発生手段から出力される信号を論理積することによって前記救済セルイネーブル制御信号を発生するための論理積ゲートとを備えたことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１０】
前記救済セルリード及びライト制御手段は、
リード時に前記救済セルイネーブル制御信号と制御命令を論理積した信号を前記救済セルリード制御信号として発生するための救済セルリード制御信号発生手段と、
前記救済セルイネーブル制御信号と前記制御命令を論理積した信号を入力して所定のパルス幅を有したパルス信号を発生するためのパルス発生手段と、
ライト時に前記パルス発生手段の出力信号を前記救済セルライト制御信号として発生するための救済セルライト制御信号発生手段とを備えたことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１１】
データ入出力ライングループを通してデータを入出力するためのメモリセルアレイと、
不良セルアドレスを貯蔵して、この不良セルアドレスと入力アドレスが一致すれば救済セルイネーブル制御信号を発生して、この救済セルイネーブル制御信号に応答してリード時には救済セルリード制御信号を発生し、ライト時には救済セルライト制御信号を発生するための少なくとも一つ以上の救済セル制御手段と、
前記データ入出力ライングループに共通連結された入出力ライングループに連結されてリード時に前記メモリセルアレイから出力されるデータを増幅して出力し、前記救済セルリード制御信号に応答してディスエーブルされるセンス増幅手段と、
前記救済セルライト制御信号に応答して前記入出力ライングループに伝送される入力データを貯蔵し、リード時には前記救済セルリード制御信号に応答して貯蔵されたデータを前記入出力ライングループに伝送するための少なくとも一つ以上の救済セル手段とを備え、
前記救済セル制御手段は、
モード制御信号に応答して外部から印加される前記不良セルアドレスを貯蔵して不良セルアドレス制御信号として出力するためのモード設定レジスタと、
前記不良セルアドレス制御信号に応答して前記入力アドレスが前記不良セルアドレスであれば前記救済セルイネーブル制御信号を発生するための救済セルイネーブル制御信号発生手段と、
前記救済セルイネーブル制御信号に応答してリード時に前記救済セルリード制御信号を発生し、ライト時に前記救済セルライト制御信号を発生するための救済セルリード及びライト制御手段とを備えたことを特徴とする半導体メモリ装置。
【請求項１２】
前記救済セルイネーブル制御信号発生手段は、
前記不良セルアドレス制御信号に応答して前記入力アドレスの反転されたアドレスを出力信号として伝送するための第３ＣＭＯＳ伝送ゲート、及び
前記不良セルアドレス制御信号の反転された信号に応答して前記入力アドレスを前記出力信号として伝送するための第４ＣＭＯＳ伝送ゲートを備えた前記アドレスのビット各々に備わった信号発生手段と、
この信号発生手段から出力される信号を論理積することによって前記救済セルイネーブル制御信号を発生するための論理積ゲートとを備えたことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記救済セルイネーブル制御信号発生手段は、
前記不良セルアドレス制御信号に応答して前記入力アドレスの反転アドレスを出力するための第１ＮＡＮＤゲート、
前記不良セルアドレス制御信号の反転された信号に応答して前記入力アドレスを出力するための第２ＮＡＮＤゲート、
前記第１及び第２ＮＡＮＤゲートの出力信号を否定論理積して出力信号を発生するための第３ＮＡＮＤゲートを備えた前記アドレスのビット各々に備わった信号発生手段と、
この信号発生手段から出力される信号を論理積することによって前記救済セルイネーブル制御信号を発生するための論理積ゲートとを備えたことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１４】
前記救済セルリード及びライト制御手段は、
リード時に前記救済セルイネーブル制御信号と制御命令を論理積した信号を前記救済セルリード制御信号として発生するための救済セルリード制御信号発生手段と、
前記救済セルイネーブル制御信号と前記制御命令を論理積した信号を入力して所定のパルス幅を有したパルス信号を発生するためのパルス発生手段と、
ライト時に前記パルス発生手段の出力信号を前記救済セルライト制御信号として発生するための救済セルライト制御信号発生手段とを備えたことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１５】
データ入出力ライングループを通してデータを入出力するためのメモリセルアレイと、
不良セルアドレスを貯蔵して、この不良セルアドレスと入力アドレスが一致すれば救済セルイネーブル制御信号を発生して、この救済セルイネーブル制御信号に応答してリード時には救済セルリード制御信号を発生し、ライト時には救済セルライト制御信号を発生するための少なくとも一つ以上の救済セル制御手段と、
リード時に前記データ入出力ライングループを通して伝送されるデータを増幅して前記データ入出力ライングループに共通連結された入出力ライングループに伝送し、前記救済セルリード制御信号に応答してディスエーブルされるセンス増幅手段と、
前記救済セルライト制御信号に応答して前記入出力ライングループに伝送される入力データを貯蔵し、前記救済セルリード制御信号に応答して貯蔵されたデータを前記入出力ライングループに伝送するための少なくとも一つ以上の救済セル手段とを備え、
前記救済セル制御手段は、
モード制御信号に応答して外部から印加される前記不良セルアドレスを貯蔵するためのモード設定レジスタと、
前記不良セルアドレスを貯蔵して不良セルアドレス制御信号を発生するための不良セルアドレス制御信号発生手段と、
前記不良セルアドレス制御信号に応答して前記入力アドレスが前記不良セルアドレスであれば前記救済セルイネーブル制御信号を発生するための救済セルイネーブル制御信号発生手段と、
前記救済セルイネーブル制御信号に応答してリード時に前記救済セルリード制御信号を発生し、ライト時に前記救済セルライト制御信号を発生するための救済セルリード及びライト制御手段とを備えたことを特徴とする半導体メモリ装置。
【請求項１６】
前記センス増幅手段は、
前記データ入出力ライングループを通して伝送されるデータの電圧差を感知して増幅することを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記救済セル手段は、
前記救済セルライト制御信号に応答して前記入力データを伝送するための第１スイッチング手段と、
この第１スイッチング手段から印加されるデータを貯蔵するための救済セルと、
前記救済セルリード制御信号に応答して前記救済セルに貯蔵されたデータを伝送するための第２スイッチング手段とを備えたことを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１８】
前記救済セルは、
前記第１スイッチング手段から伝送されるデータを反転するための第１インバータと、
この第１インバータの出力信号を反転して前記第１インバータに伝送するための第２インバータと、
前記第１インバータの出力信号を反転して前記第２スイッチング手段に伝送するための第３インバータとを備えたことを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記第２スイッチング手段は、
前記救済セルリード制御信号に応答して前記救済セルに貯蔵された信号を伝送するための第１ＣＭＯＳ伝送ゲートを備えたことを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項２０】
前記第１スイッチング手段は、
前記救済セルライト制御信号に応答して前記救済セルにデータを貯蔵するための第２ＣＭＯＳ伝送ゲートを備えたことを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項２１】
前記不良セルアドレス制御信号発生手段は、
電源電圧に連結された一側を有した第１ヒューズと、
前記電源電圧に連結された一側を有した第２ヒューズと、
前記不良セルアドレスをバッファするための第１バッファと、
前記第１ヒューズの他側に連結されたドレインと前記バッファの出力信号に連結されたゲートと接地電圧に連結されたソースを有した第１スイッチングトランジスタと、
前記第１ヒューズの他側に連結されたソースと第１ノードに連結されたゲートと第２ノードに連結されたドレインを有した第１ＰＭＯＳトランジスタと、
前記第２ヒューズの他側に連結されたソースと前記第２ノードに連結されたゲートと前記第１ノードに連結されたドレインを有した第２ＰＭＯＳトランジスタと、
リセット信号が印加されるゲートと前記第２ノードに連結されたドレインと接地電圧に連結されたソースを有した第１ＮＭＯＳトランジスタと、
この第１ＮＭＯＳトランジスタのドレインに連結されたドレインと前記第１ノードに連結されたゲートと接地電圧に連結されたソースを有した第２ＮＭＯＳトランジスタと、
前記第１ノードに連結されたドレインと前記第２ノードに連結されたゲートと接地電圧に連結されたソースを有した第３ＮＭＯＳトランジスタと、
前記リセット信号が印加されるゲートと前記第１ノードに連結されたドレインと接地電圧に連結されたソースを有した第４ＮＭＯＳトランジスタと、
前記第１ノードの信号をバッファして不良セルアドレス制御信号を出力するための第２バッファとを前記アドレスのビット各々に対して備えたことを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項２２】
前記救済セルイネーブル制御信号発生手段は、
前記不良セルアドレス制御信号に応答して前記入力アドレスの反転されたアドレスを出力信号として伝送するための第３ＣＭＯＳ伝送ゲート、
前記不良セルアドレス制御信号の反転された信号に応答して前記入力アドレスを前記出力信号として伝送するための第４ＣＭＯＳ伝送ゲートを備えた前記アドレスのビット各々に備わった信号発生手段と、
この信号発生手段から出力される信号を論理積することによって前記救済セルイネーブル制御信号を発生するための論理積ゲートとを備えたことを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項２３】
前記救済セルイネーブル制御信号発生手段は、
前記不良セルアドレス制御信号に応答して前記入力アドレスの反転アドレスを出力するための第１ＮＡＮＤゲート、
前記不良セルアドレス制御信号の反転された信号に応答して前記入力アドレスを出力するための第２ＮＡＮＤゲート、
前記第１及び第２ＮＡＮＤゲートの出力信号を否定論理積して出力信号を発生するための第３ＮＡＮＤゲートを備えた前記アドレスのビット各々に備わった信号発生手段と、
この信号発生手段から出力される信号を論理積することによって前記救済セルイネーブル制御信号を発生するための論理積ゲートとを備えたことを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項２４】
前記救済セルリード及びライト制御手段は、
リード時に前記救済セルイネーブル制御信号と制御命令を論理積した信号を前記救済セルリード制御信号として発生するための救済セルリード制御信号発生手段と、
前記救済セルイネーブル制御信号と前記制御命令を論理積した信号を入力して所定のパルス幅を有したパルス信号を発生するためのパルス発生手段と、
ライト時に前記パルス発生手段の出力信号を前記救済セルライト制御信号として発生するための救済セルライト制御信号発生手段とを備えたことを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項２５】
データ入出力ライングループを通してデータを入出力するためのメモリセルアレイと、
不良セルアドレスを貯蔵して、この不良セルアドレスと入力アドレスが一致すれば救済セルイネーブル制御信号を発生して、この救済セルイネーブル制御信号に応答してリード時には救済セルリード制御信号を発生し、ライト時には救済セルライト制御信号を発生するための少なくとも一つ以上の救済セル制御手段と、
リード時に前記データ入出力ライングループを通して伝送されるデータを増幅して前記データ入出力ライングループに共通連結された入出力ライングループに伝送し、前記救済セルリード制御信号に応答してディスエーブルされるセンス増幅手段と、
前記救済セルライト制御信号に応答して前記入出力ライングループに伝送される入力データを貯蔵し、前記救済セルリード制御信号に応答して貯蔵されたデータを前記入出力ライングループに伝送するための少なくとも一つ以上の救済セル手段とを備え、
前記救済セル制御手段は、
モード制御信号に応答して外部から印加される前記不良セルアドレスを貯蔵して不良セルアドレス制御信号として出力するためのモード設定レジスタと、
前記不良セルアドレス制御信号に応答して前記入力アドレスが前記不良セルアドレスであれば前記救済セルイネーブル制御信号を発生するための救済セルイネーブル制御信号発生手段と、
前記救済セルイネーブル制御信号に応答してリード時に前記救済セルリード制御信号を発生し、ライト時に前記救済セルライト制御信号を発生するための救済セルリード及びライト制御手段とを備えたことを特徴とする半導体メモリ装置。
【請求項２６】
前記救済セルイネーブル制御信号発生手段は、
前記不良セルアドレス制御信号に応答して前記入力アドレスの反転されたアドレスを出力信号として伝送するための第３ＣＭＯＳ伝送ゲート、
前記不良セルアドレス制御信号の反転された信号に応答して前記入力アドレスを前記出力信号として伝送するための第４ＣＭＯＳ伝送ゲートを備えた前記アドレスのビット各々に備わった信号発生手段と、
この信号発生手段から出力される信号を論理積することによって前記救済セルイネーブル制御信号を発生するための論理積ゲートとを備えたことを特徴とする請求項２５に記載の半導体メモリ装置。
【請求項２７】
前記救済セルイネーブル制御信号発生手段は、
前記不良セルアドレス制御信号に応答して前記入力アドレスの反転アドレスを出力するための第１ＮＡＮＤゲート、
前記不良セルアドレス制御信号の反転された信号に応答して前記入力アドレスを出力するための第２ＮＡＮＤゲート、
前記第１及び第２ＮＡＮＤゲートの出力信号を否定論理積して出力信号を発生するための第３ＮＡＮＤゲートを備えた前記アドレスのビット各々に備わった信号発生手段と、
この信号発生手段から出力される信号を論理積することによって前記救済セルイネーブル制御信号を発生するための論理積ゲートとを備えたことを特徴とする請求項２５に記載の半導体メモリ装置。
【請求項２８】
前記救済セルリード及びライト制御手段は、
リード時に前記救済セルイネーブル制御信号と制御命令を論理積した信号を前記救済セルリード制御信号として発生するための救済セルリード制御信号発生手段と、
前記救済セルイネーブル制御信号と前記制御命令を論理積した信号を入力して所定のパルス幅を有したパルス信号を発生するためのパルス発生手段と、
ライト時に前記パルス発生手段の出力信号を前記救済セルライト制御信号として発生するための救済セルライト制御信号発生手段とを備えたことを特徴とする請求項２５に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、特にパッケージ状態でメモリセルアレイの不良を救済できる半導体メモリ装置及びこの装置の救済方法に関するものである。
【０００２】
【従来の技術】
一般的な半導体メモリ装置のメモリセルアレイは正常なメモリセルアレイとリダンダンシメモリセルアレイで構成されている。
それで、ウェハ状態の半導体メモリ装置をテストして正常なメモリセルアレイのメモリセルに不良が発見されると、これをリダンダンシメモリセルで代えるようになる。
このような方法を遂行し半導体メモリ装置を救済することによって収率が向上する。
【０００３】
しかし、ウェハ状態でリダンダンシ動作によって救済された半導体メモリ装置であってもパッケージ状態でテストを遂行すると、メモリセルアレイに不良メモリセルが発見される。
しかし、パッケージ状態のメモリセルアレイの不良中約８０％以上が１ビットまたは２ビットメモリセルの不良である。したがって、パッケージ状態で１ビットまたは２ビットの不良メモリセルを救済できるならば半導体メモリ装置の収率が相当な水準に向上することになる。
【０００４】
従来のパッケージ状態の半導体メモリ装置の救済方法は、救済セルを、メモリセルアレイブロック間に位置してデータ入出力ライングループを構成するデータ入出力ライン対間に配置した。
【０００５】
【発明が解決しようとする課題】
しかし、メモリセルアレイの容量が増加するのに伴ってメモリセルアレイを構成するメモリセルアレイブロック間の面積が狭くなりつつある。したがって、データ入出力ライン対間に救済セルを配置することはレイアウト面で不利である。
【０００６】
本発明の目的は、パッケージ状態でメモリセルアレイの不良を救済することによって収率を向上させることができ、しかもレイアウト面で有利となる半導体メモリ装置を提供することにある。
本発明の他の目的は、前記目的を達成するための半導体メモリ装置の救済方法を提供することにある。
【０００７】
【課題を解決するための手段】
前記目的を達成するための本発明の半導体メモリ装置の第１形態は、データ入出力ライングループを通してデータを入出力するためのメモリセルアレイと、不良セルアドレスを貯蔵して、この不良セルアドレスと入力アドレスが一致すれば救済セルイネーブル制御信号を発生して、この救済セルイネーブル制御信号に応答してリード時には救済セルリード制御信号を発生し、ライト時には救済セルライト制御信号を発生するための少なくとも一つ以上の救済セル制御手段と、前記データ入出力ライングループに共通連結された入出力ライングループに連結されてリード時に前記メモリセルアレイから出力されるデータを増幅して出力し、前記救済セルリード制御信号に応答してディスエーブルされるセンス増幅手段と、前記救済セルライト制御信号に応答して前記入出力ライングループに伝送される入力データを貯蔵し、リード時には前記救済セルリード制御信号に応答して貯蔵されたデータを前記入出力ライングループに伝送するための少なくとも一つ以上の救済セル手段とを備えたことを特徴とする。
【０００８】
この第１形態の半導体メモリ装置のセンス増幅手段は、前記入出力ライングループを構成する入出力ライン対各々の電流差を感知して増幅するための電流増幅手段と、この電流増幅手段の出力信号を駆動するための駆動手段とを備えたことを特徴とする。
【０００９】
前記目的を達成するための本発明の半導体メモリ装置の第２形態は、データ入出力ライングループを通してデータを入出力するためのメモリセルアレイと、不良セルアドレスを貯蔵して、この不良セルアドレスと入力アドレスが一致すれば救済セルイネーブル制御信号を発生して、この救済セルイネーブル制御信号に応答してリード時には救済セルリード制御信号を発生し、ライト時には救済セルライト制御信号を発生するための少なくとも一つ以上の救済セル制御手段と、リード時に前記データ入出力ライングループを通して伝送されるデータを増幅して前記データ入出力ライングループに共通連結された入出力ライングループに伝送し、前記救済セルリード制御信号に応答してディスエーブルされるセンス増幅手段と、前記救済セルライト制御信号に応答して前記入出力ライングループに伝送される入力データを貯蔵し、前記救済セルリード制御信号に応答して貯蔵されたデータを前記入出力ライングループに伝送するための少なくとも一つ以上の救済セル手段とを備えたことを特徴とする。
【００１０】
この第２形態の半導体メモリ装置のセンス増幅手段は、前記データ入出力ライングループを通して伝送されるデータの電圧差を感知して増幅することを特徴とする。
【００１１】
前記他の目的を達成するための本発明の半導体メモリ装置の救済方法は、データ入出力ライングループを通してデータを入出力するためのメモリセルアレイと、前記データ入出力ライングループに共通連結された入出力ライングループとを備えた半導体メモリ装置の救済方法において、モード制御信号に応答して不良セルアドレスを貯蔵する第１段階と、入力アドレスが前記不良アドレスと一致すれば救済セルイネーブル制御信号を発生する第２段階と、前記救済セルイネーブル制御信号に応答してリード時には前記救済セルリード制御信号を発生し、ライト時には前記救済セルライト制御信号を発生する第３段階と、リード時に前記救済セルリード制御信号に応答して前記救済セル手段に貯蔵されたデータを前記入出力ライングループに出力し、ライト時に前記救済セルライト制御信号に応答して前記救済セル手段として入力データを貯蔵する第４段階とを備えたことを特徴とする。
【００１２】
【発明の実施の形態】
以下、添付した図面を参照して本発明の半導体メモリ装置及びこの装置の救済方法を説明する。
図１は本発明の一実施形態の半導体メモリ装置のブロック図で、メモリセルアレイ１０、行アドレスデコーダ１２、列アドレスデコーダ１４、モード設定レジスタ１６、アドレス入力バッファ１８、ライト増幅器２０−１，２０−２，．．．，２０−８、センス増幅器２２−１，２２−２，．．．，２２−８、ドライバ２４−１，２４−２，．．．，２４−８、出力バッファ２６−１，２６−２，．．．，２６−８、入力バッファ２８−１，２８−２，．．．，２８−８、不良セルアドレス制御信号発生回路３０、救済セルイネーブル制御信号発生回路３２、救済セルリード及びライト制御回路３４、スイッチ３６−１，３６−２，．．．，３６−８，４０−１，４０−２，．．．，４０−８、及び救済セル３８−１，３８−２，．．．，３８−８で構成されている。
【００１３】
図１に示した半導体メモリ装置は一般的な半導体メモリ装置の構成に不良セルアドレス制御信号発生回路３０、救済セルイネーブル制御信号発生回路３２、救済セルリード及びライト制御回路３４、スイッチ３６−１，２６−２，．．．，３６−８，４０−１，４０−２，．．．，４０−８、及び救済セル３８−１，３８−２，．．．，３８−８を追加して構成されている。
【００１４】
また、図１に示した半導体メモリ装置は８個のデータを入出力するための構成を示すものであり、図示しなかったがデータ入力信号ＤＩ１，ＤＩ２，．．．，ＤＩ８とデータ出力信号ＤＯ１，ＤＯ２，．．．，ＤＯ８は共通のデータ入出力ピンを通して入出力される。そして、ＤＩＯＧ１，．．．，ＤＩＯＧ８で示した部分はデータ入出力ライングループを示し、ＩＯＧで示した部分は入出力ライングループを示す。
【００１５】
図１に示したブロック各々の機能を説明すると次のようである。
メモリセルアレイ１０はｍ個のワードライン選択信号ＷＬ１〜ｍ中の一つの信号とｎ個の列選択信号Ｙ１〜ｎ中の一つの信号に応答して８個のデータ入出力ライングループＤＩＯＧ１，．．．，ＤＩＯＧ８中の一つのグループにデータを出力したり、一つのグループからデータを入力する。行アドレスデコーダ１２はバッファされた行アドレスＰＲＡｊをデコーディングしてｍ個のワードライン選択信号ＷＬ１〜ｍを発生する。列アドレスデコーダ１４はバッファされた列アドレスＰＣＡｉをデコーディングしてｎ個の列選択信号Ｙ１〜ｎを発生する。モード設定レジスタ１６は制御信号ＰＭＲＳに応答してアドレス入力ピン(図示せず)から印加される不良アドレスを貯蔵して不良アドレス信号ＭＲＳｋを発生する。アドレス入力バッファ１８はアドレスＡｋを入力してバッファしてバッファされた行アドレスＰＲＡｊ，ＰＲＡｊＢとバッファされた列アドレスＰＣＡｉ，ＰＣＡｉＢを発生する。ライト増幅器２０−１，２０−２，．．．，２０−８は入力バッファ２８−１，２８−２，．．．，２８−８から出力されるデータを増幅して入出力ライングループＩＯＧに出力する。入力バッファ２８−１，２８−２，．．．，２８−８は入力データＤＩ１，ＤＩ２，．．．，ＤＩ８をバッファして出力する。センス増幅器２２−１，２２−２，．．．，２２−８は救済セルリード制御信号ＣＲＥに応答して入出力ライングループＩＯＧの各入出力ライン対の電流差を増幅して出力する。センス増幅器２２−１，２２−２，．．．，２２−８は電流センス増幅器として入出力ライングループＩＯＧの入出力ライン対各々の電流差を増幅する。ドライバ２４−１，２４−２，．．．，２４−８はセンス増幅器２２−１，２２−２，．．．，２２−８から出力されるデータを駆動する。出力バッファ２６−１，２６−２，．．．，２６−８はドライバ２４−１，２４−２，．．．，２４−８から出力されるデータをバッファして出力する。スイッチ３６−１，３６−２，．．．，３６−８は救済セルリード制御信号ＣＲＥに応答して救済セル３８−１，３８−２，．．．，３８−８に貯蔵されたデータを出力する。スイッチ４０−１，４０−２，．．．，４０−８は入力バッファ２８−１，２８−２，．．．，２８−８から出力されたデータを救済セル３８−１，３８−２，．．．，３８−８に伝送する。救済セル３８−１，３８−２，．．．，３８−８はスイッチ４０−１，４０−２，．．．，４０−８から伝送されたデータを貯蔵する。不良セルアドレス制御信号発生回路３０は不良アドレス信号ＭＲＳｋを貯蔵して不良セルアドレス制御信号ＰＣＥｉ，ＰＲＥｊを発生する。救済セルイネーブル制御信号発生回路３２は不良セルアドレス制御信号ＰＣＥｉ，ＰＲＥｊに応答してバッファされたアドレスが不良アドレスであれば救済セルイネーブル制御信号ＰＳを発生する。救済セルリード及びライト制御回路３４は他の制御命令ＣＯＮＴｉとリード命令ＲＥに応答して救済セルイネーブル制御信号ＰＳを救済セルリード制御信号ＣＲＥとして発生し、かつ他の制御命令ＣＯＮＴｉとライト命令ＷＥに応答して救済セルイネーブル制御信号ＰＳを救済セルリード制御信号ＣＷＥとして発生する。
【００１６】
すなわち、本発明の半導体メモリ装置は救済セル３８−１，３８−２，．．．，３８−８がセンス増幅器２２−１，２２−２，．．．，２２−８とドライバ２４−１，２４−２，．．．，２４−８間に配置される。
【００１７】
図２は図１に示した装置の不良セルアドレス制御信号発生回路３０の具体的回路図であり、インバータＩ１，Ｉ２，Ｉ３，Ｉ４、ヒューズＦ１，Ｆ２、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５、及びＰＭＯＳトランジスタＰ１，Ｐ２で各々構成された不良セルアドレス制御信号ＰＣＥ１，．．．，ＰＣＥｉ，ＰＲＥ１，．．．，ＰＲＥｊ発生回路４２−１，．．．，４２−ｉ，４２−(ｉ＋１)，．．．，４２−ｋで構成されている。図２で、ヒューズＦ１の抵抗値がヒューズＦ２の抵抗値より小さく設計されている。
【００１８】
図２に示した不良セルアドレス制御信号ＰＣＥ１発生回路４２−１の動作を説明すると次のようである。
“ロー”レベルの信号ＭＲＳ１が印加されるとヒューズＦ１がカッティングされない。この状態で、“ハイ”レベルのリセット信号ＲＥＳＥＴが印加されるとＮＭＯＳトランジスタＮ２，Ｎ５がオンする。そうすると、ノードｂの電圧がノードｃの電圧より若干高くなる。この状態で、リセット信号ＲＥＳＥＴが“ハイ”レベルから“ロー”レベルに遷移するとＮＭＯＳトランジスタＮ２，Ｎ５がオフして、ＮＭＯＳトランジスタＮ４がＮＭＯＳトランジスタＮ３よりさらに多くオンしてノードｂの電圧レベルは高まって、ノードｃの電圧レベルは低くなるようになる。インバータＩ３，Ｉ４はノードｃの信号をバッファして遅延して“ロー”レベルの不良セルアドレス制御信号ＰＣＥ１を発生する。ノードｃの“ロー”レベルの信号はＰＭＯＳトランジスタＰ１，Ｐ２とＮＭＯＳトランジスタＮ３，Ｎ４によってラッチされて維持される。
【００１９】
“ハイ”レベルの信号ＭＲＳ１が印加されると、ヒューズＦ１がカッティングされる。そうすると、ヒューズＦ１の抵抗値がヒューズＦ２の抵抗値より高まるようになる。この状態で、“ハイ”レベルのリセット信号ＲＥＳＥＴが印加されると、ＮＭＯＳトランジスタＮ２，Ｎ５がオンする。そうすると、ノードｂの電圧がノードｃの電圧より若干低くなるようになる。リセット信号ＲＥＳＥＴが“ハイ”レベルから“ロー”レベルに遷移するとＮＭＯＳトランジスタＮ２，Ｎ５がオフして、ＮＭＯＳトランジスタＮ３がＮＭＯＳトランジスタＮ４よりさらに多くオンしてノードｃの電圧レベルは高まって、ノードｂの電圧レベルは低くなるようになる。インバータＩ３，Ｉ４はノードｃの信号をバッファして遅延して“ハイ”レベルの不良セルアドレス制御信号ＰＣＥ１を発生する。ノードｃの“ハイ”レベルの信号はＰＭＯＳトランジスタＰ１，Ｐ２とＮＭＯＳトランジスタＮ３，Ｎ４によってラッチされて維持される。
【００２０】
上述したように、不良セルアドレス制御信号ＰＣＥ１のレベルを固定することが可能である。
残りの他の回路４２−２．．．，４２−ｉ，４２−(ｉ＋１)，．．．，４２−ｋの各々の動作は上述した回路４２−１の動作と同一である。
すなわち、図２に示した不良セルアドレス制御信号発生回路の各々は信号ＭＲＳｋが“ハイ”レベルであれば“ハイ”レベルの不良セルアドレス制御信号ＰＣＥｉ，ＰＲＥｊを発生し、信号ＭＲＳｋが“ロー”レベルであれば“ロー”レベルの不良セルアドレス制御信号ＰＣＥｉ，ＰＲＥｊを発生する。
【００２１】
図３は図１に示した救済セルイネーブル制御信号発生回路３２の具体的回路図であり、インバータＩ５、及びＣＭＯＳ伝送ゲートＣ１，Ｃ２で各々構成された信号ＰＣＡＲ１，．．．，ＰＣＡＲｉ，ＰＲＡＲ１，．．．，ＰＲＡＲｊ発生回路４４−１，．．．，４４−ｉ，４４−(ｉ＋１)，．．．，４４−ｋ、及びＮＡＮＤゲートＮＡ１とインバータＩ６で構成された論理積ゲート４６で構成されている。
【００２２】
図３に示した信号ＰＣＡＲ１発生回路４４−１の動作を説明すると次のようである。
“ハイ”レベルの不良セルアドレス制御信号ＰＣＥ１に応答してＣＭＯＳ伝送ゲートＣ２がオンしてバッファされた反転列アドレスＰＣＡ１Ｂを信号ＰＣＡＲ１として発生する。“ロー”レベルの不良セルアドレス制御信号ＰＣＥ１に応答してＣＭＯＳ伝送ゲートＣ１がオンしてバッファされた列アドレスＰＣＡ１を信号ＰＣＡＲ１として発生する。
残りの他の回路４４−２．．．，４４−ｉ，４４−(ｉ＋１)，．．．，４４−ｋの動作は回路４４−１の動作と同一である。
ＮＡＮＤゲートＮＡ１とインバータＩ６は信号ＰＣＡＲ１，．．．，ＰＣＡＲｉ，ＰＲＡＲ１，．．．，ＰＲＡＲｊがすべて“ハイ”レベルであれば論理積して“ハイ”レベルの救済セルイネーブル制御信号ＰＳを発生する。
【００２３】
このような具体的回路図からなる本発明の半導体メモリ装置の救済セルイネーブル制御信号発生回路３２の動作を例を挙げて説明すると次のようである。
もしもパッケージ状態で半導体メモリ装置に対するテストを遂行することによって不良セルのアドレスがすべて“０”に判断されると、パッケージ状態でモード設定制御信号ＰＭＲＳを印加することによってモード設定レジスタ１６にすべて“１”であるｋビットのアドレスＡｋを貯蔵する。不良セルアドレス制御信号発生回路３０はモード設定レジスタ１６から出力されるすべて“１”であるｋビットの不良セルのアドレスＭＲＳｋを貯蔵する。
【００２４】
正常動作時にアドレス入力バッファ１８にすべて“０”であるｋビットのアドレスＡｋが印加されると、“ロー”レベルのｉビットのバッファされた列アドレスＰＣＡｉとｊビットのバッファされた行アドレスＰＲＡｉで構成されたｋ(＝ｉ＋ｊ)ビットのバッファされたアドレス、及び“ハイ”レベルのｊビットのバッファされた反転列アドレスＰＣＡｊＢとｊビットのバッファされた反転行アドレスＰＲＡｊＢで構成されたｋ(＝ｉ＋ｊ)ビットのバッファされた反転アドレスを発生する。
【００２５】
そうすると、信号発生回路４４−ｌ〜４４−ｋはすべて“１”であるｋビットの不良セルアドレス制御信号ＰＣＥｉ，ＰＲＥｊに応答して“ハイ”レベルのｋビットのバッファされた反転アドレスを信号ＰＣＡＲ１，．．．，ＰＣＡＲｉ，ＰＲＡＲ１，．．．，ＰＲＡＲｊとして発生し、論理積ゲート４６は信号ＰＣＡＲ１，．．．，ＰＣＡＲｉ，ＰＲＡＲ１，．．．，ＰＲＡＲｊを論理積して“ハイ”レベルの信号ＰＳを発生する。
【００２６】
すなわち、信号ＰＳが“ハイ”レベルの場合に不良セルを救済セルに代えるための動作が遂行される。
【００２７】
図４は図１に示した救済セルイネーブル制御信号発生回路３２の他の具体的回路図であり、ＮＡＮＤゲートＮＡ２，ＮＡ３，ＮＡ４とインバータＩ７で構成された信号ＰＣＡＲ１，．．．，ＰＣＡＲｉ，ＰＲＡＲ１，．．．，ＰＲＡＲｊ発生回路４８−１，．．．，４８−ｉ，４８−(ｉ＋１)，．．．，４８−ｋ、及びＮＡＮＤゲートＮＡ５とインバータＩ８で構成された論理積ゲート５０で構成されている。
【００２８】
図４に示した信号ＰＣＡＲ１発生回路４８−１の動作を説明すると次のようである。
信号ＰＣＥ１が“ハイ”レベルであればバッファされた反転列アドレスＰＣＡ１Ｂを反転して出力し、信号ＰＣＥ１が“ロー”レベルであればバッファされた列アドレスＰＣＡ１Ｂを反転して出力する。ＮＡＮＤゲートＮＡ４はＮＡＮＤゲートＮＡ２，ＮＡ３の出力信号がすべて“ハイ”レベルであれば“ロー”レベルの不良セルアドレス制御信号ＰＣＥ１を発生し、少なくとも一つ以上の出力信号が“ロー”レベルであれば“ハイ”レベルの不良セルアドレス制御信号ＰＣＥ１を発生する。
残りの他の回路４８−２．．．，４８−ｉ，４８−(ｉ＋１)，．．．，４８−ｋの動作は回路４８−１の動作と同一である。
ＮＡＮＤゲートＮＡ５とインバータＩ８は信号ＰＣＡＲ１，．．．，ＰＣＡＲｉ，ＰＲＡＲ１，．．．，ＰＲＡＲｊがすべて“ハイ”レベルであれば論理積して“ハイ”レベルの信号ＰＳを発生する。
すなわち、図４の具体的回路の救済セルイネーブル制御信号発生回路３２も図３に示した回路と同一の動作を遂行する。
【００２９】
図５は図１に示した救済セルリード及びライト制御回路３４の具体的回路図であり、ＮＡＮＤゲートＮＡ６，ＮＡ７，ＮＡ９、インバータＩ９，Ｉ１０，Ｉ１３、及びＮＡＮＤゲートＮＡ８とインバータＩ１１，Ｉ１２で構成されたパルス発生器５２で構成されている。
【００３０】
図５に示した回路の動作を説明すると次のようである。
ＮＡＮＤゲートＮＡ６とインバータＩ９は“ハイ”レベルの救済セルイネーブル制御信号ＰＳが入力される場合にリード命令ＲＥ及びライト命令ＷＥを除外した“ハイ”レベルの他の制御命令ＣＯＮＴｉが印加されると“ハイ”レベルの信号ＰＳＯを発生する。他の制御命令ＣＯＮＴｉというのは半導体メモリ装置の固有のデータ入出力制御信号を言う。
ＮＡＮＤゲートＮＡ７とインバータＩ１０は“ハイ”レベルの信号ＰＳＯが入力される場合に“ハイ”レベルのリード命令ＲＥが発生されると“ハイ”レベルの救済セルリード制御信号ＣＲＥを発生する。
ＮＡＮＤゲートＮＡ８とインバータＩ１１，Ｉ１２で構成されたパルス発生器５２は“ハイ”レベルの信号ＰＳＯを入力して“ハイ”レベルに遷移した後所定時間後に“ロー”レベルに遷移するパルス出力信号を発生する。
ＮＡＮＤゲートＮＡ９とインバータＩ１３は“ハイ”レベルのパルス発生器５２の出力信号と“ハイ”レベルのライト命令ＷＥに応答して“ハイ”レベルの救済セルライト制御信号ＣＷＥを発生する。
【００３１】
図６は図１に示した救済セル３８−１，３８−２，．．．，３８−８の各々の具体的回路図であり、インバータＩ１４，Ｉ１５で構成されたラッチＬＡ、及びインバータＩ１６で構成されている。
【００３２】
図６に示した回路の動作を説明すると次のようである。
インバータＩ１４，Ｉ１５で構成されたラッチＬＡは入力されるデータをラッチする。インバータＩ１６はラッチＬＡにラッチされたデータを反転して出力する。
【００３３】
図７は図１に示したスイッチ３６−１，３６−２，．．．，３６−８の各々の具体的回路図であり、ＣＭＯＳ伝送ゲートＣ３で構成されている。
【００３４】
図７に示した回路の動作を説明すると次のようである。
ＣＭＯＳ伝送ゲートＣ３は“ハイ”レベルの救済セルリード制御信号ＣＲＥに応答してセンス増幅器２２−１〜２２−８から出力されるデータを救済セル３８−１〜３８−８に伝送する。
【００３５】
図８は図１に示したスイッチ４０−１，４０−２，．．．，４０−８の各々の具体例回路図であり、ＣＭＯＳ伝送ゲートＣ４で構成されている。
【００３６】
図８に示した回路の動作を説明すると次のようである。
ＣＭＯＳ伝送ゲートＣ４は“ハイ”レベルの救済セルライト制御信号ＣＷＥに応答して入力バッファ２８−１〜２８−８から出力されるデータを救済セル３８−１〜３８−８に伝送する。
【００３７】
図９は本発明の他の実施形態の半導体メモリ装置のブロック図であり、ドライバ２４−１，２４−２，．．．，２４−８の出力端と入力バッファ２８−１，２８−２，．．．，２８−８の出力端間にスイッチ３６−１，３６−２，．．．，３６−８、救済セル３８−１，３８−２，．．．，３８−８、及びスイッチ４０−１，４０−２，．．．，４０−８が配置されることが図１に示したブロック図の構成と相異なる。
【００３８】
図９に示した半導体メモリ装置の回路ブロックの動作は図１に示した半導体メモリ装置の回路ブロックの動作と同一である。
【００３９】
図１及び図９に示した本発明の半導体メモリ装置のブロック図でセンス増幅器２２−１〜２２−８とドライバ２４−１〜２４−８は電流センス増幅器を構成するものであり、図１では電流センス増幅器を構成するセンス増幅器２２−１〜２２−８と入力バッファ２８−１〜２８−８間に救済セル３８−１〜３８−８を備えることを示し、図９では電流センス増幅器を構成するドライバ２４−１〜２４−８と入力バッファ２８−１〜２８−８間に救済セル３８−１〜３８−８を備えることを示す。
【００４０】
図１及び図９に示した本発明の半導体メモリ装置のブロック図から分かるように、本発明の半導体メモリ装置は電流センス増幅器を構成するセンス増幅器またはドライバの出力端と入力バッファ間に救済セルを備えるように構成される。
【００４１】
図１０は本発明のさらに他の実施形態の半導体メモリ装置のブロック図であり、入出力ライングループＩＯＧと入力バッファ２８−１，２８−２，．．．，２８−８の出力端間にスイッチ３６−１，３６−２，．．．，３６−８、救済セル３８−１，３８−２，．．．，３８−８、及びスイッチ４０−１，４０−２，．．．，４０−８が配置されて、センス増幅器２２−１，２２−２，．．．，２２−８とドライバ２４−１，２４−２，．．．，２４−８の構成が除去されたことが図１に示したブロック図の構成と相異なる。
【００４２】
図１０に示した半導体メモリ装置はメモリセルアレイ１０からデータ入出力ライングループＤＩＯＧ１，．．．，ＤＩＯＧ８にデータが伝送される時メモリセルアレイ１０内部に電圧センス増幅器(図示せず)を備えてデータ入出力ライングループＤＩＯＧ１，．．．，ＤＩＯＧ８に増幅されたデータを伝送するようになる。したがって、この場合はセンス増幅器２２−１，２２−２，．．．，２２−８とドライバ２４−１，２４−２，．．．，２４−８の構成が要らなくなって、救済セルリード制御信号ＣＲＥに応答してメモリセルアレイ１０内部の電圧センス増幅器(図示せず）の動作を制御するようになる。
【００４３】
そして、以上の本発明の半導体メモリ装置はパッケージ状態での不良セルを救済するために救済セル３８−１〜３８−８を入出力ライングループＩＯＧに配置すれば良いのでレイアウト面で有利である。
【００４４】
また、上述した実施形態の半導体メモリ装置は１ビットの不良を救済するための回路構成を示した。しかし、救済セル及びスイッチを並列に追加的に連結して、スイッチに印加される救済セルリード及びライト制御信号を発生するための回路構成を追加的に構成することによって２ビット以上の不良を救済するための半導体メモリ装置を設計できる。
【００４５】
また、上述した実施形態では不良セルアドレス制御信号発生回路３０を備えてモード設定レジスタ１６から出力される信号ＭＲＳｋに応答して不良セルアドレス制御信号ＰＣＥｉ，ＰＣＥｊをプログラムしてラッチして出力するように構成した。しかし、不良セルアドレス制御信号発生回路３０を備えなくてモード設定レジスタ１６で信号ＭＲＳｋをラッチして出力するように構成することもできる。すなわち、この場合には半導体メモリ装置が不良セルアドレス制御信号発生回路３０を備えなくても良いので回路構成が簡単になる。
【００４６】
前記では本発明の望ましい実施形態を参照して説明したが、該技術分野の熟練した当業者は特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができることを理解できる。
【００４７】
【発明の効果】
したがって、本発明の半導体メモリ装置はパッケージ状態の不良セルを救済できることによって収率が向上する。
また、本発明の半導体メモリ装置は入出力ライングループに救済セルを配置することによってレイアウト面で有利となる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体メモリ装置のブロック図である。
【図２】図１に示した装置の不良セルアドレス制御信号発生回路の具体的回路図である。
【図３】図１に示した救済セルイネーブル制御信号発生回路の具体的回路図である。
【図４】図１に示した救済セルイネーブル制御信号発生回路の他の具体的回路図である。
【図５】図１に示した救済セルリード及びライト制御回路の具体的回路図である。
【図６】図１に示した救済セルの具体的回路図である。
【図７】図１に示したスイッチ３６−１，３６−２，．．．，３６−８の具体的回路図である。
【図８】図１に示したスイッチ４０−１，４０−２，．．．，４０−８の具体的回路図である。
【図９】本発明の他の実施形態の半導体メモリ装置のブロック図である。
【図１０】本発明のさらに他の実施形態の半導体メモリ装置のブロック図である。
【符号の説明】
１０  メモリセルアレイ
１２  行アドレスデコーダ
１４  列アドレスデコーダ
１６  モード設定レジスタ
１８  アドレス入力バッファ
２２−１〜２２−８  センス増幅器
２４−１〜２４−８  ドライバ
２６−１〜２６−８  出力バッファ
２８−１〜２８−８  入力バッファ
３０  不良セルアドレス制御信号発生回路
３２  救済セルイネーブル制御信号発生回路
３４  救済セルリード及びライト制御回路
３６−１〜３６−８  スイッチ
３８−１〜３８−８  救済セル
４０−１〜４０−８  スイッチ
ＤＩＯＧ１〜ＤＩＯＧ８  データ入出力ライングループ
ＩＯＧ  入出力ライングループ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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