(57)【特許請求の範囲】
【請求項１】
半導体メモリテスト回路において、
バッテリ・バックアップ信号、カラム・アドレス信号、カス・ビフォア・ラス信号、ライト・イネーブル信号、パワーアップ・バー信号、及びロー・アドレス信号の入力を受け、パラレルテストを開始するためのパラレルテスト信号を出力するパラレルテスト回路部と、
前記パラレルテスト回路部で発生するパラレルテスト信号と、前記バッテリ・バックアップ信号との組み合せにより制御されテスト時間短縮信号を発生するためのテストモード回路部と、
を備え、
前記テスト時間短縮信号がイネーブルされる際、４Ｋリフレッシュ動作の場合にはデバイスのロー・アドレスを表わす最下位１ビットを圧縮させ、８Ｋリフレッシュ動作の場合にはデバイスのロー・アドレスを表わす最下位２ビットを圧縮させることを特徴とする半導体メモリテスト回路。
【請求項２】
前記パラレルテスト回路部は、
入力される信号をバッファリングして高電圧を発生させる高電圧発生器と、
入力されるラス又はカス信号を検出し、ラス・オンリ・リフレッシュ信号を発生させるラス・オンリ・リフレッシュ検出器と、
前記高電圧発生器から出力された高電圧信号と、前記ラス・オンリ・リフレッシュ検出器から出力されたラス・オンリ・リフレッシュ信号とにより、パラレルテスト信号を発生させるパラレルテスト信号発生器と、
を含むことを特徴とする請求項１記載の半導体メモリテスト回路。
【請求項３】
前記テストモード回路部は、
前記パラレルテスト回路部から出力されるパラレルテスト信号、及びバッテリ・バックアップ信号の入力を受け反転論理掛け演算するナンドゲートと、
前記ナンドゲートの出力、及び前記パラレルテスト信号を入力し、２入力が全て“１”の場合にのみ“０”の信号を出力するナンドゲートラッチと、
前記ナンドゲートラッチの出力をバッファリングするバッファと、
を含むことを特徴とする請求項１記載の半導体メモリテスト回路。
【請求項４】
前記テストモード回路のテスト時間短縮信号は、パラレルテスト信号が活性化された状態でバッテリ・バックアップ信号が活性化される場合に、活性化されることを特徴とする請求項１記載の半導体メモリテスト回路。
【請求項５】
前記テストモード回路のテスト時間短縮信号は、バッテリ・バックアップ信号が非活性化された状態でパラレルテスト信号が非活性化される場合に、非活性化されることを特徴とする請求項１記載の半導体メモリテスト回路。
【請求項６】
半導体メモリテスト方法において、
バッテリ・バックアップ信号、カラム・アドレス信号、カス・ビフォア・ラス信号、ライト・イネーブル信号、パワーアップ・バー信号、及びロー・アドレス信号の入力を受け、パラレルテストを開始するためのパラレルテスト信号を出力する段階と、
前記パラレルテスト信号と前記バッテリ・バックアップ信号との組み合せによりテスト時間短縮信号を出力する段階とを含み、
前記テスト時間短縮信号は４Ｋリフレッシュ動作の場合には、４Ｋリフレッシュ動作を行うデバイスのロー・アドレスを表わす最下位１ビットを圧縮させ、８Ｋリフレッシュ動作の場合には、８Ｋリフレッシュ動作を行うデバイスのロー・アドレスを表わす最下位２ビットを圧縮させることを特徴とする半導体メモリテスト方法。
【請求項７】
前記テスト時間短縮信号は、パラレルテスト信号が活性化された状態でバッテリ・バックアップ信号が活性化される場合に、活性化されることを特徴とする請求項６記載の半導体メモリテスト方法。
【請求項８】
前記テスト時間短縮信号は、バッテリバックアップ信号が非活性化された状態でパラレルテスト信号が非活性化される場合に、非活性化されることを特徴とする請求項６記載の半導体メモリテスト方法。
【請求項９】
前記テスト時間短縮信号は、パラレルテスト信号が活性化された状態で１２８μｓ（マイクロ秒）経過後、イネーブルされることを特徴とする請求項６記載の半導体メモリテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリテストに関し、特に半導体メモリテストの際にテスト時間を短縮するための半導体メモリテスト回路及びその方法に関する。
【０００２】
【従来の技術】
一般に、半導体メモリでは、メモリチップを生産してセルの優／不良（Pass／Fail）の可否を判定する際、１つのセル毎に優／不良の可否の判定のためのテストを行うと、高集積化された装置のテスト時間が長くかかるだけではなく、費用の増加をもたらすことになる。従って、テスト時間を短縮するためにパラレルテストを用いる。
【０００３】
前記パラレルテストにおいて、多数のセルに同じデータをライトした後、リードし、この際に排他的オア（ＸＯＲ）論理回路を利用し、同一データが読み取られると「１」で優良判定を下し、１つでも別のデータが読まれると「０」で不良判定を下し、処理することによりテスト時間を短縮する。
【０００４】
３世代（以下、「３ＲＤ」と呼ぶ。）・６４Ｍ・ＥＤＯ・ＤＲＡＭ（Extended Data Out・Dynamic Random Access Memory）は、２Ｍ×３２Bitパラレルテストを行うが、２Ｍ×３２Bit以上にパラレルテストを行おうとすれば、チップ内のリード・ライト・データライン（Read Write Data Line；以下、「ＲＷＤＬｉｎｅ」と呼ぶ。）の増加によるチップの大きさを考慮しなければならない。そのため、３２Bit以上のパラレルテストは６４Ｍ・ＥＤＯ・ＤＲＡＭでは行われない。
【０００５】
ここで、３ＲＤ・６４Ｍ・ＥＤＯ・ＤＲＡＭでのパラレルテストの動作原理を、下記表１を用いて検討してみる。
【０００６】
表１は、標準（以下、「Normal」と呼ぶ。）動作と、３ＲＤ・６４Ｍ・ＥＤＯ・ＤＲＡＭでのパラレルテストの動作を表しているテーブルである。
【０００７】
【表１】
0003774084.tif 000002
【０００８】
表１が示すように、通常２つのＩ／Ｏ（Input／Output）のみを利用してライト／リードを行うパラレルテストとは違い、３ＲＤ・６４Ｍ・ＥＤＯ・ＤＲＡＭは、表１に示すNormal動作と同じＩ／Ｏを使用してパラレルテストを行う。
【０００９】
例えば、３ＲＤ・６４Ｍ・ＥＤＯ・ＤＲＡＭは、２Ｍ×４Bitのパラレルテストの場合には、Normal動作と同様のＩ／Ｏ「０、４、１１、１５」を使用してパラレルテストを行い、２Ｍ×８Bitのパラレルテストの場合には、Ｉ／Ｏ「０、２、４、６、９、１１、１３、１５」を使用してパラレルテストを行い、２Ｍ×１６Bitのパラレルテストの場合には、Ｉ／Ｏ「０〜１５」を使用してパラレルテストを行う。
【００１０】
パラレルテストは、ＷＣＢＲ（／ＷＥ、／ＣＡＳ Before ／ＲＡＳ）リフレッシュによりパラレルテスト信号（以下、「ｐｔ信号」と呼ぶ。）をイネーブルすることにより開始され、カス・ビフォア・ラス（／ＣＡＳ Before ／ＲＡＳ；以下、「ＣＢＲ」と呼ぶ。）リフレッシュ又はラス・オンリ・リフレッシュ（／ＲＡＳ Only Refresh；以下、「ＲＯＲ」と呼ぶ。）によりｐｔ信号をディスエーブルし、無効にすることにより終了する。
【００１１】
ＷＣＢＲモードによりｐｔ信号がイネーブルされると、このｐｔ信号により２Ｍ×３２Bitのセルを駆動するためのアドレスの組み合せがＹ−アドレスバッファから形成される。このアドレスの組み合わせは、各構成（×４／×８／×１６）には関わりなく、４Ｋリフレッシュの場合と８Ｋリフレッシュの場合とによって異なる。
【００１２】
３ＲＤ・６４Ｍ・ＥＤＯ・ＤＲＡＭの４Ｋリフレッシュの場合と８Ｋリフレッシュの場合におけるアドレスの組み合わせと、パラレルテストについて表２を用いて検討する。
【００１３】
表２は、４Ｍ×１６Bit、８Ｍ×８Bit、１６Ｍ×４Bitの各構成で、８Ｋリフレッシュの場合と４Ｋリフレッシュの場合におけるアドレスの組み合わせと、パラレルテストについて示すテーブルである。
【００１４】
まず、８Ｋリフレッシュの場合、８Ｋ＝２13であるから、Ｘ−アドレスはＸ０からＸ１２までである。Ｙ−アドレスはＹ−アドレス中のＹ８、Ｙ９、Ｙ１０、Ｙ１１がｐｔ信号により圧縮されるため、実際にＹ−デコーダを駆動するＹ−アドレスはＹ０からＹ７までである。
【００１５】
ライト動作では、一回の動作で３２個のデータがＲＷＤＬｉｎｅにロードされ、３２個のセルに記録される。
【００１６】
リード動作でも同様に、一回の動作で８Ｍブロックあたり１つのワード・ラインと１つのＹ入力（Y-input；Yi）がイネーブルされ、４つのセルのデータが４ビットライン周辺回路領域（Bit Line Pair）を介して４つのセルにあるデータがグローバル・データベース（Global Database;ＤＢ）ラインにアクセスされ、３２本のＲＷＤＬｉｎｅにロードされる。
【００１７】
３２本のＲＷＤＬｉｎｅにロードされたデータは、各パッドに位置する排他的オア（ＸＯＲ）論理回路により優／不良が決められ、×４、×８、×１６等の各構成に合う入／出力パッド（Ｉ／ＯＰＡＤ）に出力される。
【００１８】
次いで、４Ｋリフレッシュの場合、４Ｋ＝２12であり、Ｘ１２アドレスが既に圧縮されているため、Ｘ−アドレスはＸ０からＸ１１までである。Ｙ−アドレスは、Ｙアドレス中のＹ８、Ｙ９、Ｙ１０、Ｙ１１がｐｔ信号により圧縮されるため、実際にＹ−デコーダを駆動するＹ−アドレスはＹ０からＹ７までである。以後のライト動作、リード動作等は、８Ｋリフレッシュの場合と同様である。
【００１９】
パラレルテストを行うとき、普通×４／×８／×１６等の構成に関係なく、２つのＩ／Ｏパッドを介してライト／リードを行うが、この３ＲＤ・６４Ｍ・ＥＤＯ・ＤＲＡＭは、×４／×８／×１６等の各構成と同一のＩ／Ｏパッドを介してパラレルテストを行う。そして、リード動作において、３２個のデータを１つのＸＯＲ論理で比較せず、それぞれのＩ／Ｏに属する２つのデータをＸＯＲ論理で比較して処理する方式を取るため、それぞれのＩ／Ｏパッドに互いに異なるデータをライトしてテストすることができる。
【００２０】
【表２】
0003774084.tif 000003
【００２１】
すなわち、表２で示し、上述したように動作するパラレルテストは、製品が×３２Bitで動作するようにカラム・アドレスの個数を減らして作ったものであり、カラム・アドレスを２倍以上に活性化させることにより、パラレルテスト速度を２倍以上向上させるものである。
【００２２】
また一方、高集積半導体メモリデバイスの世代が新しくなるのに伴い、セル個数は４倍ずつ増加する。この結果、テスト時間も４倍になり、テスト費用もテスト時間と同様に増加する。例えば、６４ＭＤＲＡＭの場合は１６ＭＤＲＡＭの４倍、４ＭＤＲＡＭの場合は１６倍のテスト時間が所要され、テスト費用も増加する。
【００２３】
今後、１２８Ｍ、２５６Ｍ、１ＧＤＲＡＭが量産される場合、テスト時間とテスト費用はさらに増加するはずである。
【００２４】
特に、ロングサイクル・ディスターバンス・テスト（Long Cycle・Disturbance・Test）において、８Ｋリフレッシュの場合には１サイクルに６４msecが所要されるため、６４msec×８Ｋ Row＝５１２sec（８分３２秒）以上のテスト時間が必要である。
【００２５】
また、ロングサイクル・ディスターバンス・テストにおいて、４Ｋリフレッシュの場合には１サイクルに６４msecが所要されるため、６４msec×４Ｋ Row＝２５６sec（４分１６秒）以上のテスト時間が必要である。即ち、デバイス１個当りテスト時間が４〜８分ほど所要されるため、大量生産時にはテスト時間とテスト費用がさらに増加するはずである。
【００２６】
したがって、上述したこれらに対する問題点に対する改善策が必要となってくる。
【００２７】
【発明が解決しようとする課題】
本発明の課題は、上述した従来のｐｔ信号を利用して新しい機能を提案するものである。つまり、高集積半導体メモリデバイスの世代が新しくなるのに伴い、例えば、セル個数が４倍に増加すれば４倍のテスト時間を必要とし、テスト費用もさらに増加することに対応し、パッケージテストでロング・サイクル・ディスターバンス・テストの際、テスト時間短縮構造（Reduction Scheme）を適用してテスト時間を短縮できるようにした半導体メモリテスト回路、及びその方法を提供することである。
【００２８】
【課題を解決するための手段】
請求項１記載の発明は、半導体メモリテスト回路（例えば、図１に示すような半導体メモリテスト回路１）において、バッテリ・バックアップ（Battery Backup；以下、「ｂｂｕ」と呼ぶ。）信号、カラム・アドレス（Column Address；以下、「ｃａｓ５」と呼ぶ。）信号、カス・ビフォア・ラス（/CAS Before /RAS；以下、「ｃｂｒ」と呼ぶ。）信号、ライト・イネーブル（Write Enable；以下、「ｅｗ」と呼ぶ。）信号、パワーアップ・バー（Power-up Bar；以下、「ｐｗｒｕｐｂ」と呼ぶ。）信号、及びロー・アドレス（Row Address；以下、「ｒａｓ７１」と呼ぶ。）信号の入力を受け、パラレルテストを開始するためのパラレルテスト信号を出力するパラレルテスト回路部（例えば、図１に示すようなパラレルテスト回路部１０）と、前記パラレルテスト回路部で発生するパラレルテスト（pt）信号と、前記バッテリ・バックアップ（bbu）信号の組み合せにより制御されテスト時間短縮（Test Time Reduction；以下、「ｔｔｒｂ」と呼ぶ。）信号を発生するためのテストモード回路部（例えば、図１に示すようなテストモード回路部２０）と、を備え、前記テスト時間短縮（ttrb）信号がイネーブルされる際、４Ｋリフレッシュ動作の場合にはデバイスのロー・アドレスを表わす最下位１ビットを圧縮させ、８Ｋリフレッシュ動作の場合にはデバイスのロー・アドレスを表わす最下位２ビットを圧縮させることを特徴としている。
【００２９】
この請求項１記載の発明によれば、例えば、図１に示すような半導体メモリテスト回路１において、パラレルテスト回路部１において、バッテリ・バックアップ（bbu）信号、カラム・アドレス（cas5）信号、カス・ビフォア・ラス（cbr）信号、ライト・イネーブル（ew）信号、パワーアップ・バー（pwrupb）信号、及びロー・アドレス（ras７１）信号の入力を受け、パラレルテストを開始するためのパラレルテスト信号を出力し、テストモード回路部２０において、前記パラレルテスト回路部１０で発生するパラレルテスト（pt）信号と、前記バッテリ・バックアップ（bbu）信号との組み合せにより制御されテスト時間短縮（ttrb）信号を発生させ、前記テスト時間短縮（ttrb）信号がイネーブルされる際、４Ｋリフレッシュ動作の場合にはデバイスのロー・アドレスを表わす最下位１ビットを圧縮させ、８Ｋリフレッシュ動作の場合にはデバイスのロー・アドレスを表わす最下位２ビットを圧縮させる。
【００３０】
したがって、半導体メモリのデバイス世代が新しくなるにつれ、半導体メモリのセルの個数が４倍ずつ増加するに従い増加するテスト時間とテスト費用を削減するために、ロング・サイクル・ディスタバーンス・テストにおいてテスト時間短縮構造を適用することにより、テスト時間を５０〜７５％ほど短縮することができる。
【００３１】
【発明の実施の形態】
以下、図１〜図５を参照して本発明の実施の形態について詳細に説明する。
まず構成を説明する。
【００３２】
図１は、本実施の形態における半導体メモリテスト回路１の概略的なブロック構成図である。
【００３３】
図１において、半導体メモリテスト回路１は、パラレルテスト回路部１０とテストモード回路部２０によって構成されている。パラレルテスト回路部１０は、バッテリ・バックアップ（ｂｂｕ）信号、カラム・アドレス（ｃａｓ５）信号、カス・ビフォア・ラス（ｃｂｒ）信号、ライト・イネーブル（ｅｗ）信号、パワーアップ・バー（ｐｗｒｕｐｂ）信号、及びロー・アドレス（ｒａｓ７１）信号が入力されると、パラレルテスト（ｐｔ）信号を発生させる。そして、テストモード回路部２０は、前記パラレルテスト回路部１０から出力されたｐｔ信号と、ｂｂｕ信号により、テスト時間短縮（ｔｔｒｂ）信号を発生させる。
【００３４】
次いで、図２は、図１に示した半導体メモリテスト回路１のパラレルテスト回路部１０に対する内部回路図である。
【００３５】
図２において、前記パラレルテスト回路部１０は、高電圧発生器１１、ラス・オンリ・リフレッシュ検出器１２、及びパラレルテスト信号発生器１３によって構成されている。高電圧発生器２０は、入力されるｐｗｒｕｐｂ信号をバッファリングして高電圧信号（以下、「ｐｗｒｕｐ１」と呼ぶ。）を発生させる。ラス・オンリ・リフレッシュ検出器１２は、入力されるｒａｓ７１信号又はｃａｓ５信号を検出してｒｏｒｂ信号を発生させる。そして、パラレルテスト信号発生器１３は、前記高電圧発生器１１から出力されたｐｗｒｕｐ１信号と、前記ラスオンリリフレッシュ検出器１２から出力されたｒｏｒｂ信号により、ｐｔ信号を発生させる。
【００３６】
そして、図３は、図１に示した半導体メモリテスト回路１のテストモード回路部２０に対する内部回路図である。
【００３７】
図３において、前記テストモード回路部２０は、ナンド・ゲートＬ２１、ナンド・ゲート・ラッチ２１、及びバッファ２２によって構成されている。ナンド・ゲートＬ２１は、前記パラレルテスト回路部１０から出力されたｐｔ信号、及びｂｂｕ信号の入力を受け、反転論理掛け演算をする。そして、ナンド・ゲート・ラッチ２１は、前記ナンド・ゲートＬ２１の出力及びｐｔ信号を入力に、２入力が全て「１」のときにのみ「０」の信号を出力し、このナンド・ゲート・ラッチ２１の出力を、バッファ２２がバッファリングし、ｔｔｒｂ信号を出力する。
【００３８】
従来のテストモード回路部は、一定時間が経過するとｐｔ信号が入力され、処理を行っていたが、上述した本実施のテストモード回路部２０は、ＷＣＢＲリフレッシュ後、一定時間が経過するとｐｔ信号が入力され、このｐｔ信号とともにｂｂｕ信号が入力されると、２つの信号の組み合わせにより、ｔｔｒｂ信号を生成し、出力する。正確には、ＷＣＢＲリフレッシュ後、１２８μｓ（マイクロ秒）以上経過すると、ｐｔ信号とｂｂｕ信号が入力され、ｔｔｒｂ信号を生成する。
【００３９】
ｔｔｒｂ信号は、ｐｔ信号がディスエーブルされるとディスエーブルされ、ＣＢＲリフレッシュやＲＯＲの時にもディスエーブルされる。
【００４０】
次に動作を説明する。
図４、図５を参照してパラレルテスト回路部１０と、テストモード回路部２０の動作原理を詳細に説明する。
【００４１】
図４は、図３に示したテストモード回路部２０がイネーブルされ、ＣＢＲリフレッシュによりｐｔ信号がディスエーブルされる際の入出力のタイミングを表すＩ／Ｏタイミングチャートである。
【００４２】
まず、パラレルテスト回路部１０において、ＷＣＢＲリフレッシュにより、一定時間経過後にｔｔｒｂ信号がイネーブルされる過程を、図４を参照して説明する。
【００４３】
図４において、ＷＣＢＲリフレッシュの場合、パラレルテスト回路部１０（図２参照）のパラレルテスト信号発生器１３において、ｃａｓ５信号（図４（ｅ）参照）とｅｗ信号（図４（ｂ）参照）とが、ｒａｓ７１信号（図４（ｄ）参照）より先に“Ｈｉｇｈ”にイネーブルされると、ｃｂｒ信号（図４（ｃ）参照）が“Ｈｉｇｈ”にイネーブルされる。
【００４４】
また、前記ｅｗ信号（図４（ｂ）参照）が“Ｈｉｇｈ”にイネーブルされると、“Ｌｏｗ”状態のｂｂｕ信号（図４（ｓ）参照）がパラレルテスト信号発生器１３のインバータＩ１１を介して反転され、“Ｈｉｇｈ”にイネーブルされる。
【００４５】
そして、上述したように、前記ｂｂｕ信号が前記インバータＩ１１を介して反転されたため“Ｈｉｇｈ”であり、前記ｅｗ信号が“Ｈｉｇｈ”であるため、ナンド・ゲートＬ７の出力は“Ｌｏｗ”となりノア・ゲートＬ８の一端に入力される。また、高電圧発生器１１において、ｐｗｒｕｐｂ信号（図４（ａ）参照）は、高電圧発生器１１のインバータＩ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５、及びナンド・ゲートＬ１を介して“Ｌｏｗ”となり前記ノア・ゲートＬ８の他端に入力される。その結果、前記ノア・ゲートＬ８の出力は“Ｈｉｇｈ”となり、パラレルテスト信号発生器１３のナンド・ゲートＬ９の一端に入力される。
【００４６】
前記ナンド・ゲートＬ９の他端にインバータＩ１２、Ｉ１３、Ｉ１４を介して反転され、“Ｌｏｗ”であるｃｂｒ信号が入力されるため、ナンド・ゲートＬ９の出力であるノード７６（ｘｉ０．ｎｅｔ７６；図４（ｆ）参照）は“Ｌｏｗ”となり、ナンド・ゲートＬ１０に入力される。したがって、ナンド・ゲートＬ１０の出力であるノード８７（ｘｉ０．ｎｅｔ８７；図４（ｇ）参照）は“Ｈｉｇｈ”となる。
【００４７】
その後、前記ｃｂｒ信号（図４（ｃ）参照）が、“Ｈｉｇｈ”にイネーブルされると、前記ノード７６（ｘｉ０．ｎｅｔ７６）は“Ｈｉｇｈ”となり、ナンド・ゲートＬ１０に入力され、“Ｈｉｇｈ”である前記ｃｂｒ信号に入力されるナンドゲートＬ１１の出力ノード１３６（ｘｉ０．ｎｅｔ１３６；図４（ｈ）参照）は“Ｌｏｗ”に変化する。
【００４８】
この際、前記ナンド・ゲートＬ１０の出力であるノード８７（ｘｉ０．ｎｅｔ８７）は“Ｈｉｇｈ”を維持する。
【００４９】
また、前記ナンドゲートＬ１１の出力であるノード１３６（ｘｉ０．ｎｅｔ１３６）が“Ｌｏｗ”であるため、ナンド・ゲートＬ１２の出力であるノード９０（ｘｉ０．ｎｅｔ９０；図４（ｎ）参照）は“Ｈｉｇｈ”となり、前記ラス・オンリ・リフレッシュ検出器１２の出力であるノードｒｏｒｂ（ｘｉ０．ｒｏｒｂ；図４（ｍ）参照）は“Ｈｉｇｈ”を維持する。
【００５０】
前記ナンド・ゲートＬ１２の出力であるノード９０（ｘｉ０．ｎｅｔ９０）の“Ｈｉｇｈ”信号、及び前記ラス・オンリ・リフレッシュ検出器１２の出力であるノードｒｏｒｂ（ｘｉ０．ｒｏｒｂ）の“Ｈｉｇｈ”信号により、ナンド・ゲートＬ１３及びインバータＩ１７を介してノード９９（ｘｉ０．ｎｅｔ９９；図４（ｏ）参照）は、“Ｈｉｇｈ”となる。
【００５１】
前記ナンド・ゲートＬ１１の出力であるノード１３６（ｘｉ０．ｎｅｔ１３６）の“Ｌｏｗ”信号が入力されたナンド・ゲートＬ１４の出力であるノード１４０（ｘｉ０．１４０；図４（ｐ）参照）も“Ｈｉｇｈ”であるから、ナンド・ゲートＬ１５の出力であるノード１２４（ｘｉ０．ｎｅｔ１２４；図４（ｑ）参照）は“Ｌｏｗ”となり、インバータＩ１８を介してｐｔ信号（図４（ｒ）参照）は“Ｌｏｗ”から“Ｈｉｇｈ”にイネーブルされる。
【００５２】
次に、パラレルテスト回路部１０において、ＣＢＲリフレッシュにより、ｐｔ信号がディスエーブルされる過程について、図４を参照して説明する。
【００５３】
この場合は、ｅｗ信号（図４（ｂ）参照）が“Ｌｏｗ”であるため、パラレルテスト信号発生器１３のノード７６（ｘｉ０．ｎｅｔ７６；図４（ｆ）参照）、８７（ｘｉ０．ｎｅｔ８７；図４（ｇ）参照）、１３６（ｘｉ０．ｎｅｔ１３６；図４（ｈ）参照）には変化がない。
【００５４】
したがって、ナンド・ゲートＬ１１の出力であるノード１３６（ｘｉ０．１３６）が“Ｈｉｇｈ”であり、ｃｂｒ信号が“Ｈｉｇｈ”なので、ナンド・ゲートＬ１２の出力であるノード９０（ｘｉ０．ｎｅｔ９０；図４（ｎ）参照）は“Ｌｏｗ”となる。
【００５５】
これに従い、ナンド・ゲートＬ１３、及びインバータＩ１７を介してノード９９（ｘｉ０．ｎｅｔ９９；図４（ｏ）参照）は“Ｌｏｗ”となるので、ｐｔ信号（図４（ｒ）参照）は“Ｈｉｇｈ”から“Ｌｏｗ”にディスエーブルされる。
【００５６】
次いで、図５は、ＲＯＲによりｐｔ信号がディスエーブルされる際の入出力のタイミングを表すＩ／Ｏタイミングチャートである。
【００５７】
まず、パラレルテスト回路部１０において、ＲＯＲにより、ｐｔ信号がディスエーブルされる過程について、図５を参照して説明する。
【００５８】
図５に示すように、パラレルテスト回路部１０のラス・オンリ・リフレッシュ検出器１２（図２参照）において、ｃａｓ５信号（図５（ｅ）参照）が“Ｌｏｗ”で、ｒａｓ７１信号（図５（ｄ）参照）が“Ｈｉｇｈ”から“Ｌｏｗ”になりＲＯＲを終了すると、ノード６３（ｘｉ０．ｎｅｔ６３；図５（ｊ）参照）は“Ｈｉｇｈ”になる。
【００５９】
また、ラス・オンリ・リフレッシュ検出器１２（図２参照）において、ｂｂｕ信号（図５（ｓ）参照）が“Ｈｉｇｈ”で、ノード７２（ｘｉ０．ｎｅｔ７２；図５（ｌ）参照）が“Ｈｉｇｈ”であるから、ナンド・ゲートＬ６を通過すると、ノードｒｏｒｂ（ｘｉ０．ｒｏｒｂ；図５（ｍ）参照）は“Ｌｏｗ”となる。
【００６０】
したがって、パラレルテスト回路部１０のパラレルテスト信号発生器１３（図２参照）において、ノード９９（ｘｉ０．ｎｅｔ９９；図５（ｏ）参照）が“Ｌｏｗ”に、ｐｔ信号（図５（ｒ）参照）は“Ｈｉｇｈ”から“Ｌｏｗ”にディスエーブルされる。
【００６１】
ここで、テストモード回路部２０において、ｐｔ信号によりｔｔｒｂ信号がイネーブルされる過程について、図５、図３を参照して詳しく説明する。
【００６２】
図３に示したように、テストモード回路部２０において、ｔｔｒｂ信号は、ｐｔ信号とｂｂｕ信号とにより制御される。
【００６３】
図５において、ｐｔ信号（図５（ｒ）参照）が“Ｈｉｇｈ”にイネーブルされた後、一定時間経過した後、正確には１２８μｓ経過した後にｂｂｕ信号（図５（ｓ）参照）が“Ｈｉｇｈ”にイネーブルされると、ナンド・ゲートＬ２１の出力は“Ｌｏｗ”となり、ナンド・ゲート・ラッチ２１のナンド・ゲートＬ２２に入力される。
【００６４】
一方、“Ｈｉｇｈ”にイネーブルされたｐｔ信号は、ナンド・ゲート・ラッチ２１のナンド・ゲートＬ２３に入力され、前記ナンド・ゲート・ラッチ２１の出力は“Ｈｉｇｈ”となる。
【００６５】
上述したように、ナンド・ゲート・ラッチ２１から出力された“Ｈｉｇｈ”の信号は、バッファ２２を介してバッファリングされ、ｔｔｒｂ信号（図５（ｔ）参照）は“Ｌｏｗ”にイネーブルされる。
【００６６】
したがって、ｔｔｒｂ信号が“Ｌｏｗ”の場合、４Ｋリフレッシュにおいて、圧縮されたＡＸ１１によりワード・ラインを四つずつ活性化させる。これは、テスト時間を１／２に短縮するものである。また、８Ｋリフレッシュにおいては、圧縮されたＡＸ１１、ＡＸ１２によりワード・ラインを四つずつ活性化させる。これはテスト時間を１／４に短縮するものである。
【００６７】
また、前記ｐｔ信号（図５（ｒ）参照）が“Ｌｏｗ”にディスエーブルされた後、一定時間経過した後、正確には１２８μｓ経過した後にｂｂｕ信号（図５（ｓ）参照）“Ｈｉｇｈ”にイネーブルされると、ナンド・ゲートＬ２１の出力は“Ｈｉｇｈ”となり、ナンド・ゲート・ラッチ２１のナンド・ゲートＬ２２に入力される。
【００６８】
一方、“Ｌｏｗ”にディスエーブルされたｐｔ信号は、ナンド・ゲート・ラッチ２１のナンド・ゲートＬ２３に入力され、前記ナンド・ゲート・ラッチ２１の出力は“Ｌｏｗ”となる。
【００６９】
上述したように、ナンド・ゲート・ラッチ２１から出力された“Ｌｏｗ”の信号は、バッファ２２を介してバッファリングされ、ｔｔｒｂ信号（図５（ｔ）参照）は“Ｈｉｇｈ”にディスエーブルされる。
【００７０】
したがって、ｔｔｒｂ信号は、ＷＣＢＲリフレッシュ以後一定時間、即ち１２８μｓ経過後にイネーブルされ、ＣＢＲリフレッシュやＲＯＲによりディスエーブルされる。
【００７１】
以上のように、本発明の半導体メモリテスト回路１は、半導体メモリのデバイス世代が新しくなるにつれ、半導体メモリのセルの個数が４倍ずつ増加するに従い増加するテスト時間とテスト費用を削減するために、ロング・サイクル・ディスタバーンス・テストにおいてテスト時間短縮構造を適用することにより、テスト時間を５０〜７５％ほど短縮することができる。さらに、このテスト時間短縮構造は、既存のパラレルテスト・タイミングを利用して製品開発に応用することができる。
【００７２】
なお、本実施の形態における本発明の好ましい実施例等は、例示の目的のために開示されたものであるため、本発明の思想と範囲内で多様な修正、変更、付加等が可能のはずであり、このような修正、変更等は上述した特許請求の範囲に属するものと見なすべきである。
【００７３】
【発明の効果】
請求項１〜９記載の発明によれば、本発明の半導体メモリテスト回路１は、半導体メモリのデバイス世代が新しくなるにつれ、半導体メモリのセルの個数が４倍ずつ増加するに従い増加するテスト時間とテスト費用を削減するために、ロング・サイクル・ディスタバーンス・テストにおいてテスト時間短縮構造を適用することにより、テスト時間を５０〜７５％ほど短縮することができる。さらに、このテスト時間短縮構造は、既存のパラレルテスト・タイミングを利用して製品開発に応用することができる。
【図面の簡単な説明】
【図１】本実施の形態における半導体メモリテスト回路１の概略的なブロック構成図である。
【図２】図１に示した半導体メモリテスト回路１のパラレルテスト回路部１０に対する内部回路図である。
【図３】図１に示した半導体メモリテスト回路部１のテストモード回路部２０に対する内部回路図である。
【図４】図３に示したテストモード回路部２０がイネーブルされ、ＣＢＲリフレッシュによりｐｔ信号がディスエーブルされる際の入出力のタイミングを表すＩ／Ｏタイミングチャートである。
【図５】ＲＯＲによりｐｔ信号がディスエーブルされる際の入出力のタイミングを表すＩ／Ｏタイミングチャートである。
【符号の説明】
１０              パラレルテスト回路部
１１              高電圧発生器
１２              ラス・オンリ・リフレッシュ検出器
１３              パラレルテスト信号発生器
２０              テストモード回路部
２１              ナンド・ゲート・ラッチ
６３、６４        ノード
７２、７３、７６  ノード
８７、９０、９９  ノード
１２４、１３６    ノード
１４０            ノード
Ｉ１〜Ｉ１８      インバータ
Ｉ２１〜Ｉ２７    インバータ
Ｌ１、Ｌ２        ナンド・ゲート
Ｌ３              ノア・ゲート
Ｌ４〜Ｌ７        ナンド・ゲート
Ｌ９〜Ｌ１５      ナンド・ゲート
Ｌ８              ノア・ゲート
Ｌ２１〜Ｌ２３    ナンドゲート
ｐｗｒｕｐｂ      パワーアップ・バー信号
ｅｗ              ライト・イネーブル信号
ｃｂｒ            カス・ビフォア・ラス信号
ｒａｓ７１        ロー・アドレス信号
ｃａｓ５          カラム・アドレス信号
ｒｏｒｂ          ラス・オンリ・リフレッシュ信号
ｐｔ              パラレルテスト信号
ｂｂｕ            バッテリ・バックアップ信号
ｔｔｒｂ          テスト時間短縮信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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