(57)【要約】  制御回路は、第１制御信号が第１レベルの場合に、第２制御信号に応じた電圧を静電型トランスデューサの両端間に印加するように、電圧出力回路を制御し、第１制御信号が第２レベルの場合に、電圧出力回路を停止させる、電圧出力回路制御部と、静電型トランスデューサの端子間電圧を第１閾値電圧以下にクランプしたクランプ電圧を出力する、電圧クランプ部と、クランプ電圧が、第２閾値電圧以下になった場合に、第２レベルの第１制御信号を出力し、第２制御信号が、第３閾値電圧より高くなった場合に、第１レベルの第１制御信号を出力する、制御信号出力部と、クランプ電圧が第４閾値電圧以上にならないことが所定回数続いて発生したら、静電型トランスデューサが劣化したことを表す検出信号を出力する、劣化検出部と、を備える。
2021002117.tif 000002
【特許請求の範囲】
【請求項１】
振動、音又は圧力を発生することができ、振動、音又は圧力を検出することができる静電型トランスデューサを制御する、制御回路であって、
第１制御信号が第１レベルの場合に、第２制御信号に応じた電圧を前記静電型トランスデューサの両端間に印加するように、電圧出力回路を制御し、前記第１制御信号が第２レベルの場合に、前記電圧出力回路を停止させる、電圧出力回路制御部と、
前記静電型トランスデューサの端子間電圧を第１閾値電圧以下にクランプしたクランプ電圧を出力する、電圧クランプ部と、
前記クランプ電圧が、第２閾値電圧以下になった場合に、前記第２レベルの前記第１制御信号を出力し、前記第２制御信号が、第３閾値電圧より高くなった場合に、前記第１レベルの前記第１制御信号を出力する、制御信号出力部と、
前記第１制御信号が前記第２レベルの期間に、前記クランプ電圧が前記第２閾値電圧よりも高い第４閾値電圧以上にならないことが所定回数だけ続いて発生したら、前記静電型トランスデューサが劣化したことを表す劣化検出信号を出力する、劣化検出部と、
を備える、
ことを特徴とする、制御回路。
【請求項２】
前記第２制御信号は、
振動、音又は圧力を前記静電型トランスデューサに発生させる場合には、発生させたい任意の波形の信号であり、振動、音又は圧力を前記静電型トランスデューサに検出させる場合には、振幅が前記任意の波形の信号より小さい三角波の信号である、
ことを特徴とする、請求項１に記載の制御回路。
【請求項３】
前記制御信号出力部は、
前記クランプ電圧と前記第２閾値電圧とを比較する第１コンパレータと、
前記第２制御信号と前記第３閾値電圧とを比較する第２コンパレータと、
前記第１コンパレータの出力信号によってセットされ、前記第２コンパレータの出力信号によってリセットされ、前記第１制御信号を出力する第１フリップフロップと、
を含む、
ことを特徴とする、請求項１に記載の制御回路。
【請求項４】
前記制御信号出力部は、
前記第１制御信号が変化してから予め定められた期間内は、前記第１コンパレータの出力信号をマスクするマスク回路を更に含む、
ことを特徴とする、請求項３に記載の制御回路。
【請求項５】
前記劣化検出部は、
前記クランプ電圧と前記第４閾値電圧とを比較する第３コンパレータと、
前記第１制御信号が前記第１レベルから前記第２レベルへ変化したタイミングを表す第１タイミング信号によってセットされ、前記第３コンパレータの出力信号と前記第１制御信号の反転信号との論理和によってリセットされる第２フリップフロップと、
前記第２フリップフロップの非反転出力信号と、前記第１制御信号が前記第２レベルから前記第１レベルへ変化したタイミングを表す第２タイミング信号と、の論理積を出力する第１論理積ゲート回路と、
前記第２フリップフロップの反転出力信号と、前記第２タイミング信号と、の論理積を出力する第２論理積ゲート回路と、
前記第１論理積ゲート回路の出力信号をカウントし、前記第２論理積ゲート回路の出力信号によってクリアされ、前記第１論理積ゲート回路の出力信号を前記所定回数だけカウントしたら、前記劣化検出信号を出力する、カウンタと、
を含む、
ことを特徴とする、請求項３に記載の制御回路。
【請求項６】
前記劣化検出部は、
前記第１制御信号が前記第１レベルから前記第２レベルへ変化したときに、ワンショットの前記第１タイミング信号を出力するワンショット回路を更に含む、
ことを特徴とする、請求項５に記載の制御回路。
【請求項７】
前記電圧クランプ部は、
ドレインが前記静電型トランスデューサの高電位側の端子に接続され、ゲートにバイアス電圧が供給され、ソースから前記クランプ電圧を出力するトランジスタを含む、
ことを特徴とする、請求項１に記載の制御回路。
【請求項８】
前記トランジスタは、
前記第２制御信号が前記第３閾値電圧以下の場合に、ゲートにバイアス電圧が供給され、前記第２制御信号が前記第３閾値電圧より高い場合に、ゲートにバイアス電圧が供給されない、
ことを特徴とする、請求項７に記載の制御回路。
【請求項９】
前記トランジスタは、
前記第２制御信号が前記第３閾値電圧より高い第５閾値電圧以下の場合に、ゲートにバイアス電圧が供給され、前記第２制御信号が前記第５閾値電圧より高い場合に、ゲートにバイアス電圧が供給されない、
ことを特徴とする、請求項７に記載の制御回路。
【請求項１０】
前記クランプ電圧が前記第１閾値電圧より低い第６閾値電圧以下であり、且つ、前記第１制御信号が前記第２レベルの場合に、前記クランプ電圧を出力し、前記クランプ電圧が前記第６閾値電圧より高いか、又は、前記第１制御信号が前記第１レベルの場合に、前記第６閾値電圧を出力する、電圧出力部を更に含む、
ことを特徴とする、請求項１に記載の制御回路。
【請求項１１】
前記電圧出力部は、
前記第１制御信号が前記第１レベルであっても、前記クランプ電圧が、前記第２閾値電圧よりも高い第７閾値電圧以下であり、且つ、前記第２制御信号が前記第３閾値電圧以下である場合に、前記クランプ電圧を出力する、
ことを特徴とする、請求項１０に記載の制御回路。
【請求項１２】
前記静電型トランスデューサは、静電型アクチュエータ又は静電型圧力検出素子である、
ことを特徴とする、請求項１に記載の制御回路。
【請求項１３】
半導体集積回路である、
ことを特徴とする、請求項１に記載の制御回路。
【請求項１４】
請求項１に記載の制御回路と、
前記電圧出力回路と、
を含む、
ことを特徴とする、制御装置。
【請求項１５】
請求項１４に記載の制御装置と、
前記第２制御信号を前記制御回路に出力する、信号出力部と、
前記クランプ電圧の変化に基づいて、前記静電型トランスデューサに印加された振動、音又は圧力を検出する、電圧変化検出部と、
前記劣化検出信号を受信する検出信号受信部と、
を含む、
ことを特徴とする、システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御回路、制御装置及びシステムに関する。
【背景技術】
【０００２】
特許文献１には、振動、音又は圧力を発生することができ、振動、音又は圧力を検出することができる、静電型トランスデューサが記載されている。【０００３】
ところで、静電型トランスデューサは、劣化する場合がある。静電型トランスデューサを制御する制御回路が、静電型トランスデューサの劣化をも検出できることが望まれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１７−１８３８１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、静電型トランスデューサの劣化を検出することができる、制御回路、制御装置及びシステムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様の制御回路は、
振動、音又は圧力を発生することができ、振動、音又は圧力を検出することができる静電型トランスデューサを制御する、制御回路であって、
第１制御信号が第１レベルの場合に、第２制御信号に応じた電圧を前記静電型トランスデューサの両端間に印加するように、電圧出力回路を制御し、前記第１制御信号が第２レベルの場合に、前記電圧出力回路を停止させる、電圧出力回路制御部と、
前記静電型トランスデューサの端子間電圧を第１閾値電圧以下にクランプしたクランプ電圧を出力する、電圧クランプ部と、
前記クランプ電圧が、第２閾値電圧以下になった場合に、前記第２レベルの前記第１制御信号を出力し、前記第２制御信号が、第３閾値電圧より高くなった場合に、前記第１レベルの前記第１制御信号を出力する、制御信号出力部と、
前記第１制御信号が前記第２レベルの期間に、前記クランプ電圧が前記第２閾値電圧よりも高い第４閾値電圧以上にならないことが所定回数だけ続いて発生したら、前記静電型トランスデューサが劣化したことを表す検出信号を出力する、劣化検出部と、
を備える、
ことを特徴とする。【０００７】
前記制御回路において、
前記第２制御信号は、
振動、音又は圧力を前記静電型トランスデューサに発生させる場合には、発生させたい任意の波形の信号であり、振動、音又は圧力を前記静電型トランスデューサに検出させる場合には、振幅が前記任意の波形の信号より小さい三角波の信号である、
ことを特徴とする。【０００８】
前記制御回路において、
前記制御信号出力部は、
前記クランプ電圧と前記第２閾値電圧とを比較する第１コンパレータと、
前記第２制御信号と前記第３閾値電圧とを比較する第２コンパレータと、
前記第１コンパレータの出力信号によってセットされ、前記第２コンパレータの出力信号によってリセットされ、前記第１制御信号を出力する第１フリップフロップと、
を含む、
ことを特徴とする。【０００９】
前記制御回路において、
前記制御信号出力部は、
前記第１制御信号が変化してから予め定められた期間内は、前記第１コンパレータの出力信号をマスクするマスク回路を更に含む、
ことを特徴とする。【００１０】
前記制御回路において、
前記劣化検出部は、
前記クランプ電圧と前記第４閾値電圧とを比較する第３コンパレータと、
前記第１制御信号が前記第１レベルから前記第２レベルへ変化したタイミングを表す第１タイミング信号によってセットされ、前記第３コンパレータの出力信号と前記第１制御信号の反転信号との論理和によってリセットされる第２フリップフロップと、
前記第２フリップフロップの非反転出力信号と、前記第１制御信号が前記第２レベルから前記第１レベルへ変化したタイミングを表す第２タイミング信号と、の論理積を出力する第１論理積ゲート回路と、
前記第２フリップフロップの反転出力信号と、前記第２タイミング信号と、の論理積を出力する第２論理積ゲート回路と、
前記第１論理積ゲート回路の出力信号をカウントし、前記第２論理積ゲート回路の出力信号によってクリアされ、前記第１論理積ゲート回路の出力信号を前記所定回数だけカウントしたら、前記劣化検出信号を出力する、カウンタと、
を含む、
ことを特徴とする。【００１１】
前記制御回路において、
前記劣化検出部は、
前記第１制御信号が前記第１レベルから前記第２レベルへ変化したときに、ワンショットの前記第１タイミング信号を出力するワンショット回路を更に含む、
ことを特徴とする。【００１２】
前記制御回路において、
前記電圧クランプ部は、
ドレインが前記静電型トランスデューサの高電位側の端子に接続され、ゲートにバイアス電圧が供給され、ソースから前記クランプ電圧を出力するトランジスタを含む、
ことを特徴とする。【００１３】
前記制御回路において、
前記トランジスタは、
前記第２制御信号が前記第３閾値電圧以下の場合に、ゲートにバイアス電圧が供給され、前記第２制御信号が前記第３閾値電圧より高い場合に、ゲートにバイアス電圧が供給されない、
ことを特徴とする。【００１４】
前記制御回路において、
前記トランジスタは、
前記第２制御信号が前記第３閾値電圧より高い第５閾値電圧以下の場合に、ゲートにバイアス電圧が供給され、前記第２制御信号が前記第５閾値電圧より高い場合に、ゲートにバイアス電圧が供給されない、
ことを特徴とする。【００１５】
前記制御回路において、
前記クランプ電圧が前記第１閾値電圧より低い第６閾値電圧以下であり、且つ、前記第１制御信号が前記第２レベルの場合に、前記クランプ電圧を出力し、前記クランプ電圧が前記第６閾値電圧より高いか、又は、前記第１制御信号が前記第１レベルの場合に、前記第６閾値電圧を出力する、電圧出力部を更に含む、
ことを特徴とする。【００１６】
前記制御回路において、
前記電圧出力部は、
前記第１制御信号が前記第１レベルであっても、前記クランプ電圧が、前記第２閾値電圧よりも高い第７閾値電圧以下であり、且つ、前記第２制御信号が前記第３閾値電圧以下である場合に、前記クランプ電圧を出力する、
ことを特徴とする。【００１７】
前記制御回路において、
前記静電型トランスデューサは、静電型アクチュエータ又は静電型圧力検出素子である、
ことを特徴とする。【００１８】
前記制御回路において、
半導体集積回路である、
ことを特徴とする。【００１９】
本発明の一態様の制御装置は、
前記制御回路と、
前記電圧出力回路と、
を含む、
ことを特徴とする。【００２０】
本発明の一態様のシステムは、
前記制御装置と、
前記第２制御信号を前記制御回路に出力する、信号出力部と、
前記クランプ電圧の変化に基づいて、前記静電型トランスデューサに印加された振動、音又は圧力を検出する、電圧変化検出部と、
前記検出信号を受信する検出信号受信部と、
を含む、
ことを特徴とする。
【発明の効果】
【００２１】
本発明の一態様の制御回路、制御装置及びシステムは、静電型トランスデューサの劣化を検出することができるという効果を奏する。
【図面の簡単な説明】
【００２２】
【図１】図１は、第１の比較例の制御装置を用いたシステムの構成を示す図である。
【図２】図２は、第１の比較例の検出原理を説明する図である。
【図３】図３は、第１の比較例の検出原理を説明する図である。
【図４】図４は、第２の比較例の制御装置を用いたシステムの構成を示す図である。
【図５】図５は、第２の比較例のシステムの各部の信号の波形を示す図である。
【図６】図６は、第２の比較例のシステムの各部の信号の波形を示す図である。
【図７】図７は、第２の比較例のシステムの各部の信号の波形を示す図である。
【図８】図８は、第２の比較例のシステムの各部の信号の波形を示す図である。
【図９】図９は、第１の実施の形態の制御装置を用いたシステムの構成を示す図である。
【図１０】図１０は、第１の実施の形態のシステムの各部の信号の波形を示す図である。
【図１１】図１１は、第２の実施の形態の制御装置を用いたシステムの構成を示す図である。
【図１２】図１２は、第３の実施の形態の制御装置を用いたシステムの構成を示す図である。
【図１３】図１３は、第４の実施の形態の制御装置を用いたシステムの構成を示す図である。
【図１４】図１４は、第５の実施の形態の制御装置を用いたシステムの構成を示す図である。
【発明を実施するための形態】
【００２３】
以下に、本発明の制御回路、制御装置及びシステムの実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。
【００２４】
＜第１の実施の形態＞
以下、第１の実施の形態について説明するが、第１の実施の形態の理解を容易にするため、先に比較例について説明する。
【００２５】
（第１の比較例）
図１は、第１の比較例の制御装置を用いたシステムの構成を示す図である。システム１００は、制御装置１０２と、マイクロコンピュータ１０３と、直流電源４と、静電型トランスデューサ５と、コンデンサ６と、を含む。
【００２６】
静電型トランスデューサ５は、特許文献１記載の静電型トランスデューサが例示されるが、本開示はこれに限定されない。静電型トランスデューサ５は、静電型アクチュエータ又は静電型圧力検出素子と称してもよい。
【００２７】
静電型トランスデューサ５は、直列接続された抵抗２１及びコンデンサ２２と、コンデンサ２２に並列接続された抵抗２３と、の等価回路で表される。
【００２８】
抵抗２１の抵抗値は、１２０Ω（オーム）から３６０Ω程度が例示されるが、本開示はこれに限定されない。コンデンサ２２の静電容量は、１００ｎＦ（ナノファラド）から３００ｎＦ程度が例示されるが、本開示はこれに限定されない。抵抗２３の抵抗値は、１２ＭΩ（メガオーム）程度が例示されるが、本開示はこれに限定されない。
【００２９】
静電型トランスデューサ５は、高電圧（例えば、４１０Ｖ）が印加されると、コンデンサ２２の両電極間の間隔が変化することで、振動、音又は圧力を発生することができる。
【００３０】
また、静電型トランスデューサ５は、振動、音又は圧力が印加されると、コンデンサ２２の両電極間の間隔が変化することで、振動、音又は圧力を検出することができる。
【００３１】
コンデンサ６は、静電型トランスデューサ５に電気的に並列接続されている。コンデンサ６は、静電型トランスデューサ５に印加される電圧を平滑化する。
【００３２】
図２及び図３は、第１の比較例の検出原理を説明する図である。
【００３３】
スイッチ２０３は、パルス発生回路２０２が発生するパルス信号に応じて、オンオフする。
【００３４】
スイッチ２０３は、パルス信号がハイレベルの場合に、オン状態になる。スイッチ２０３がオン状態になると、直流電源２０１の電圧が、静電型トランスデューサ５に印加され、電荷が、コンデンサ２２にチャージされる。直流電源２０１の電圧は、予め定められた電圧である５Ｖが例示されるが、本開示はこれに限定されない。
【００３５】
スイッチ２０３は、パルス信号がローレベルの場合に、オフ状態になる。スイッチ２０３がオフ状態になると、コンデンサ２２にチャージされた電荷が、抵抗２０５を介して放電される。電圧検出回路２０４は、静電型トランスデューサ５の電圧を検出する。
【００３６】
抵抗２０５の抵抗値は、２ＭΩ程度が例示されるが、本開示はこれに限定されない。
【００３７】
図３を参照すると、タイミングｔ１００からタイミングｔ１０１までの間において、スイッチ２０３がオン状態になると、静電型トランスデューサ５の電圧は、直流電源２０１の電圧と同じになる。
【００３８】
タイミングｔ１０１からタイミングｔ１０２までの間において、スイッチ２０３がオフ状態になると、コンデンサ２２にチャージされた電荷が放電される。従って、静電型トランスデューサ５の電圧は、抵抗２１、コンデンサ２２、抵抗２３、及び、抵抗２０５の時定数に応じて、下降する。
【００３９】
タイミングｔ１０３からタイミングｔ１０４までの間において、スイッチ２０３がオン状態になる。このとき、静電型トランスデューサ５に振動、音又は圧力が印加されると、コンデンサ２２の両電極間の間隔が短くなり、コンデンサ２２の静電容量が大きくなる。つまり、抵抗２１、コンデンサ２２、抵抗２３、及び、抵抗２０５の時定数が、大きくなる。
【００４０】
タイミングｔ１０４からタイミングｔ１０５までの間において、スイッチ２０３がオフ状態になると、コンデンサ２２にチャージされた電荷が放電される。このとき、抵抗２１、コンデンサ２２、抵抗２３、及び、抵抗２０５の時定数が大きくなっている。従って、静電型トランスデューサ５の電圧は、タイミングｔ１０１からタイミングｔ１０２までの間と比べて、緩やかに下降する。これにより、静電型トランスデューサ５は、振動、音又は圧力を検出することができる。
【００４１】
再び図１を参照すると、制御装置１０２は、電圧出力回路７と、制御回路１０８と、を含む。
【００４２】
電圧出力回路７は、フライバック型のコンバータとするが、本開示はこれに限定されない。電圧出力回路７は、フォワード型のコンバータであってもよいし、インバータであってもよい。
【００４３】
制御回路１０８は、マイクロコンピュータ１０３の制御下で、電圧出力回路７を制御する。電圧出力回路７は、制御回路１０８の制御下で、直流電源４の電力を変換して、変換後の電力を静電型トランスデューサ５に印加する。
【００４４】
直流電源４の電圧は、１２Ｖが例示されるが、本開示はこれに限定されない。電圧出力回路７が静電型トランスデューサ５に印加する電圧は、０Ｖから４１０Ｖの間で変化する電圧とするが、本開示はこれに限定されない。電圧出力回路７が静電型トランスデューサ５に印加する電圧の波形は、静電型トランスデューサ５から発生させたい任意の波形である。任意の波形は、正弦波、又は、複数の正弦波を重ね合わせた合成波が例示されるが、本開示はこれに限定されない。
【００４５】
制御回路１０８は、静電型トランスデューサ５に振動、音又は圧力を発生させる場合に、電圧出力回路７を動作させる。
【００４６】
制御回路１０８は、静電型トランスデューサ５に振動、音又は圧力を検出させる場合に、電圧出力回路７を停止させる。
【００４７】
制御回路１０８は、ドライバＩＣ（Integrated  Circuit：半導体集積回路）とするが、本開示はこれに限定されない。
【００４８】
電圧出力回路７は、トランス１１と、ダイオード１２及び１４と、Ｎチャネル型のトランジスタ１３及び１５と、抵抗１６及び１７と、分圧回路１８と、を含む。
【００４９】
分圧回路１８は、静電型トランスデューサ５の電圧Ｓ７を分圧した分圧電圧Ｓ６を、制御回路１０８に出力する。分圧回路１８は、静電型トランスデューサ５の電圧を４１０分の１に分圧することが例示されるが、本開示はこれに限定されない。
【００５０】
比較例では、電圧出力回路７がフライバック型のコンバータであるので、トランス１１の１次巻線１１ａと、２次巻線１１ｂとは、逆極性に巻かれている。
【００５１】
電圧出力回路７は、回生型であり、１次側回路と２次側回路とが対称になっている。電圧出力回路７は、回生型としたが、本開示はこれに限定されない。
【００５２】
電圧出力回路７は、回生型とすることで、静電型トランスデューサ５側の電力を直流電源４側に回生できるので、電力損失を抑制できる。
【００５３】
トランス１１の１次巻線１１ａの一端は、直流電源４の高電位側の端子に、電気的に接続されている。ダイオード１２のアノードは、直流電源４の低電位側の端子に、電気的に接続されている。直流電源４の低電位側の端子は、基準電位に電気的に接続されている。基準電位は、接地電位が例示されるが、本開示はこれに限定されない。
【００５４】
ダイオード１２のカソードは、トランス１１の１次巻線１１ａの他端に、電気的に接続されている。トランジスタ１３のドレイン−ソース経路は、ダイオード１２に、電気的に並列接続されている。トランジスタ１３のゲートには、抵抗１６を介して、第１スイッチング信号Ｓ４が制御回路１０８から入力される。
【００５５】
トランス１１の２次巻線１１ｂの一端は、静電型トランスデューサ５の一端に、電気的に接続されている。ダイオード１４のアノードは、静電型トランスデューサ５の他端に、電気的に接続されている。静電型トランスデューサ５の他端は、基準電位に電気的に接続されている。
【００５６】
ダイオード１４のカソードは、トランス１１の２次巻線１１ｂの他端に、電気的に接続されている。トランジスタ１５のドレイン−ソース経路は、ダイオード１４に、電気的に並列接続されている。トランジスタ１５のゲートには、抵抗１７を介して、第２スイッチング信号Ｓ５が制御回路１０８から入力される。
【００５７】
制御回路１０８は、静電型トランスデューサ５の電圧Ｓ７を上昇させる場合（例えば、０Ｖから４１０Ｖへと正弦波状に上昇させる場合）には、ＰＷＭ（Pulse  Width  Modulation）の第１スイッチング信号Ｓ４をトランジスタ１３のゲートに出力し、トランジスタ１３をスイッチング動作させる。
【００５８】
トランジスタ１３がオン状態の期間に、トランス１１の１次巻線１１ａ側にエネルギーが蓄積される。トランジスタ１３がオフ状態の期間に、トランス１１の２次巻線１１ｂから、エネルギーが放出される。２次巻線１１ｂから放出されたエネルギーは、ダイオード１４で整流され、静電型トランスデューサ５に入力される。
【００５９】
制御回路１０８は、静電型トランスデューサ５の電圧Ｓ７を下降させる場合（例えば、４１０Ｖから０Ｖへと正弦波状に下降させる場合）には、ＰＷＭの第２スイッチング信号Ｓ５をトランジスタ１５のゲートに出力し、トランジスタ１５をスイッチング動作させる。
【００６０】
トランジスタ１５がオン状態の期間に、トランス１１の２次巻線１１ｂ側にエネルギーが蓄積される。トランジスタ１５がオフ状態の期間に、トランス１１の１次巻線１１ａから、エネルギーが放出される。１次巻線１１ａから放出されたエネルギーは、ダイオード１２で整流され、直流電源４に入力される。
【００６１】
制御回路１０８は、電圧出力回路制御部３０と、パルス信号出力部１４０と、電圧クランプ部５０と、を含む。
【００６２】
電圧出力回路制御部３０は、スイッチング信号出力部３１と、エラーアンプ３２と、バッファ３３及び３４と、を含む。
【００６３】
エラーアンプ３２の非反転入力端子には、出力電圧制御信号Ｓ１０２が、マイクロコンピュータ１０３内の出力電圧制御信号出力回路１２２から入力される。出力電圧制御信号Ｓ１０２は、０Ｖから１Ｖの間で変化する電圧とするが、本開示はこれに限定されない。出力電圧制御信号Ｓ１０２の波形は、静電型トランスデューサ５から発生させたい任意の波形である。任意の波形は、正弦波、又は、複数の正弦波を重ね合わせた合成波が例示されるが、本開示はこれに限定されない。電圧出力回路７が静電型トランスデューサ５に印加する電圧Ｓ７は、出力電圧制御信号Ｓ１０２に予め定められたゲインを乗じた電圧となる。
【００６４】
エラーアンプ３２の反転入力端子には、分圧電圧Ｓ６が、分圧回路１８から入力される。
【００６５】
エラーアンプ３２は、出力電圧制御信号Ｓ１０２と分圧電圧Ｓ６との差分に応じた信号を、スイッチング信号出力部３１に出力する。例えば、エラーアンプ３２は、出力電圧制御信号Ｓ１０２と分圧電圧Ｓ６との差分を増幅して、スイッチング信号出力部３１に出力する。
【００６６】
スイッチング信号出力部３１には、検出制御信号Ｓ１０１が、マイクロコンピュータ１０３内の検出制御信号出力回路１２１から入力される。
【００６７】
検出制御信号出力回路１２１は、静電型トランスデューサ５に振動、音又は圧力を出力させる場合には、ローレベル（第１レベル）の検出制御信号Ｓ１０１をスイッチング信号出力部３１に出力する。
【００６８】
検出制御信号出力回路１２１は、静電型トランスデューサ５に振動、音又は圧力を検出させる場合には、ハイレベル（第２レベル）の検出制御信号Ｓ１０１をスイッチング信号出力部３１に出力する。
【００６９】
スイッチング信号出力部３１は、検出制御信号Ｓ１０１がローレベルの場合には、エラーアンプ３２の出力信号に基づき、第１スイッチング信号Ｓ４又は第２スイッチング信号Ｓ５を電圧出力回路７に出力して、電圧出力回路７を動作させる。
【００７０】
スイッチング信号出力部３１は、ＰＷＭの第１スイッチング信号Ｓ４を、バッファ３３及び抵抗１６を介して、トランジスタ１３のゲートに出力する。スイッチング信号出力部３１は、ＰＷＭの第２スイッチング信号Ｓ５を、バッファ３４及び抵抗１７を介して、トランジスタ１５のゲートに出力する。
【００７１】
スイッチング信号出力部３１は、検出制御信号Ｓ１０１がハイレベルの場合には、第１スイッチング信号Ｓ４及び第２スイッチング信号Ｓ５を電圧出力回路７に出力せず、電圧出力回路７を停止させる。
【００７２】
パルス信号出力部１４０は、バッファ１４１を含む。バッファ１４１には、マイクロコンピュータ１０３内のパルス信号発生回路１２３から、パルス信号Ｓ１０３が入力される。パルス信号Ｓ１０３は、ローレベルが０Ｖであり、ハイレベルが５Ｖであるとするが、本開示はこれに限定されない。バッファ１４１は、パルス信号Ｓ１０３を、ダイオード９を介して、静電型トランスデューサ５の一端に出力する。
【００７３】
ダイオード９は、高耐圧型（例えば、４１０Ｖ以上の耐圧）である。静電型トランスデューサ５の電圧がバッファ１４１の出力電圧より高い場合は、ダイオード９はオフ状態となる。これにより、バッファ１４１に高電圧が印加されることを抑制でき、バッファ１４１が保護される。
【００７４】
ダイオード９は、制御回路１０８（ドライバＩＣ）内に設けられてもよい。
【００７５】
電圧クランプ部５０は、直流電源５１と、Ｎチャネル型のトランジスタ５２と、を含む。直流電源５１の低電位側の端子は、基準電位に電気的に接続されている。直流電源５１の高電位側の端子は、トランジスタ５２のゲートに電気的に接続されている。直流電源５１の出力電圧は、８Ｖが例示されるが、本開示はこれに限定されない。
【００７６】
トランジスタ５２は、高耐圧型（例えば、４１０Ｖ以上の耐圧）である。トランジスタ５２のゲート−ソース間の電圧閾値ＶＴＨは、３Ｖが例示される。そして、トランジスタ５２のゲートには、８Ｖのバイアス電圧が印加されている。従って、トランジスタ５２のソース電圧は、最大で５Ｖ（＝８Ｖ−３Ｖ）が例示される。
【００７７】
トランジスタ５２のソース電圧の最大値（例えば、５Ｖ）が、本開示の「第１閾値電圧」に対応する。
【００７８】
トランジスタ５２のソース電圧は、ドレイン電圧が５Ｖ以下の場合は、ドレイン電圧に等しくなる。トランジスタ５２のソース電圧は、ドレイン電圧が５Ｖより高い場合は、５Ｖになる。つまり、トランジスタ５２は、静電型トランスデューサ５の一端の電圧Ｓ７を５Ｖ以下にクランプしたクランプ電圧Ｓ８をマイクロコンピュータ１０３内の電圧変化検出部１２４に出力する。
【００７９】
電圧変化検出部１２４は、図２及び図３で説明した検出原理に基づき、クランプ電圧Ｓ８の変化に基づいて、静電型トランスデューサ５に印加された振動、音又は圧力を検出することができる。例えば、電圧変化検出部１２４は、クランプ電圧Ｓ８が５Ｖから予め定められた電圧まで下降する時間を計測することにより、静電型トランスデューサ５の時定数、即ち静電型トランスデューサ５に印加された振動、音又は圧力を検出することができる。
【００８０】
制御装置１０２は、上記の構成により、１個の静電型トランスデューサ５を制御し、振動、音又は圧力を発生させ、振動、音又は圧力を検出させることができる。
【００８１】
（第２の比較例）
図４は、第２の比較例の制御装置を用いたシステムの構成を示す図である。なお、第１の比較例と同様の構成要素については、同一の符号を付して、説明を省略する。
【００８２】
システム３００は、制御装置３０２と、マイクロコンピュータ３０３と、を含む。制御装置３０２は、制御回路３０８を含む。制御回路３０８は、制御回路１０８（図１参照）と比較して、パルス信号出力部１４０を含んでいない。また、制御回路３０８は、制御回路１０８と比較して、制御信号出力部６０を更に含む。
【００８３】
マイクロコンピュータ３０３は、マイクロコンピュータ１０３（図１参照）と比較して、検出制御信号出力回路１２１、出力電圧制御信号出力回路１２２、及び、パルス信号発生回路１２３を含んでいない。また、マイクロコンピュータ３０３は、マイクロコンピュータ１０３と比較して、出力電圧制御信号出力回路１２５を更に含む。
【００８４】
制御信号出力部６０は、ＲＳ型のフリップフロップ６１と、コンパレータ６２と、直流電源６３と、マスク回路６４と、ＮＡＮＤゲート回路６５と、コンパレータ６６と、直流電源６７と、を含む。
【００８５】
フリップフロップ６１が、本開示の「第１フリップフロップ」に対応する。コンパレータ６６が、本開示の「第１コンパレータ」に対応する。コンパレータ６２が、本開示の「第２コンパレータ」に対応する。
【００８６】
フリップフロップ６１は、ＮＡＮＤゲート回路６５の出力信号がローレベルの場合にセットされ、ハイレベルの検出制御信号Ｓ１を出力する。
【００８７】
フリップフロップ６１は、コンパレータ６２の出力信号がローレベルの場合にリセットされ、ローレベルの検出制御信号Ｓ１を出力する。
【００８８】
検出制御信号Ｓ１が、本開示の「第１制御信号」に対応する。
【００８９】
ＮＡＮＤゲート回路６５は、コンパレータ６６の出力信号がハイレベルであり、且つ、マスク回路６４の出力信号がハイレベルである場合に、ローレベルの信号をフリップフロップ６１の反転セット端子に出力する。ＮＡＮＤゲート回路６５は、その他の場合に、ハイレベルの信号をフリップフロップ６１の反転セット端子に出力する。
【００９０】
コンパレータ６６の反転入力端子には、クランプ電圧Ｓ８が入力される。先に説明した通り、クランプ電圧Ｓ８は、０Ｖから５Ｖの範囲で変化する。
【００９１】
コンパレータ６６の非反転入力端子には、直流電源６７の電圧が入力される。直流電源６７は、第２閾値電圧Ｖｔｈ２を出力する。第２閾値電圧Ｖｔｈ２は、１Ｖが例示されるが、本開示はこれに限定されない。
【００９２】
コンパレータ６６は、クランプ電圧Ｓ８が第２閾値電圧Ｖｔｈ２（例えば、１Ｖ）以下である場合は、ハイレベルの信号をＮＡＮＤゲート回路６５の一方の入力端子に出力する。コンパレータ６６は、クランプ電圧Ｓ８が第２閾値電圧Ｖｔｈ２よりも高い場合は、ローレベルの信号をＮＡＮＤゲート回路６５の一方の入力端子に出力する。
【００９３】
マスク回路６４は、フリップフロップ６１の反転出力信号（検出制御信号Ｓ１の論理反転信号）を、ＮＡＮＤゲート回路６５の他方の入力端子に出力する。但し、マスク回路６４は、フリップフロップ６１の反転出力信号がハイレベルからローレベルに変化してから、予め定められた期間内は、コンパレータ６６がハイレベルを出力したとしても、ＮＡＮＤゲート回路６５の出力をハイレベルに維持する。つまり、マスク回路６４は、コンパレータ６６の出力信号をマスクする。従って、マスク回路６４は、チャタリングを抑制することができる。マスク回路６４は、ワンショット回路が例示されるが、本開示はこれに限定されない。
【００９４】
コンパレータ６２の反転入力端子には、出力電圧制御信号Ｓ２が、マイクロコンピュータ３内の出力電圧制御信号出力回路１２５から入力される。
【００９５】
出力電圧制御信号Ｓ２は、振動、音又は圧力を静電型トランスデューサ５に発生させる場合には、０Ｖから１Ｖの範囲で変化する信号とするが、本開示はこれに限定されない。出力電圧制御信号Ｓ２の波形は、静電型トランスデューサ５から発生させたい任意の波形である。任意の波形は、正弦波、又は、複数の正弦波を重ね合わせた合成波が例示されるが、本開示はこれに限定されない。
【００９６】
また、出力電圧制御信号Ｓ２は、振動、音又は圧力を静電型トランスデューサ５に検出させる場合には、０Ｖから１００ｍＶの範囲で三角波状に変化する信号とするが、本開示はこれに限定されない。
【００９７】
出力電圧制御信号Ｓ２が、本開示の「第２制御信号」に対応する。
【００９８】
コンパレータ６２の非反転入力端子には、直流電源６３の電圧が入力される。直流電源６３は、第３閾値電圧Ｖｔｈ３を出力する。第３閾値電圧Ｖｔｈ３は、３０ｍＶが例示されるが、本開示はこれに限定されない。
【００９９】
コンパレータ６２は、出力電圧制御信号Ｓ２が第３閾値電圧Ｖｔｈ３（例えば、３０ｍＶ）以下である場合は、ハイレベルの信号をフリップフロップ６１の反転リセット端子に出力する。コンパレータ６２は、出力電圧制御信号Ｓ２が第３閾値電圧Ｖｔｈ３よりも高い場合は、ローレベルの信号をフリップフロップ６１の反転リセット端子に出力する。
【０１００】
以上を総合すると、出力電圧制御信号Ｓ２が第３閾値電圧Ｖｔｈ３よりも高くなると、フリップフロップ６１がリセットされるので、制御信号出力部６０は、ローレベルの検出制御信号Ｓ１を出力する。これにより、電圧出力回路制御部３０は、出力電圧制御信号Ｓ２に応じた電圧を静電型トランスデューサ５に印加するように、電圧出力回路７を制御する。
【０１０１】
出力電圧制御信号Ｓ２が第３閾値電圧Ｖｔｈ３よりも高い間は、制御信号出力部６０は、ローレベルの検出制御信号Ｓ１を出力し続ける。これにより、電圧出力回路制御部３０は、出力電圧制御信号Ｓ２に応じた電圧を静電型トランスデューサ５に印加するように、電圧出力回路７を制御し続ける。
【０１０２】
その後、出力電圧制御信号Ｓ２が第３閾値電圧Ｖｔｈ３以下になり、且つ、クランプ電圧Ｓ８が第２閾値電圧Ｖｔｈ２以下になると、フリップフロップ６１がセットされる。従って、制御信号出力部６０は、ハイレベルの検出制御信号Ｓ１を出力する。これにより、電圧出力回路制御部３０は、電圧出力回路７を停止させる。
【０１０３】
図５から図８は、第２の比較例のシステムの各部の信号の波形を示す図である。
【０１０４】
図５は、静電型トランスデューサ５の電圧Ｓ７の波形４０１を示す図である。静電型トランスデューサ５が振動、音又は圧力を検出する期間を、本開示では「検出期間」と称する。タイミングｔ２００からタイミングｔ２０１までは、検出期間４１１であり、タイミングｔ２０２からタイミングｔ２０３までは、検出期間４１３である。
【０１０５】
静電型トランスデューサ５が振動、音又は圧力を発生する期間を、本開示では「発生期間」と称する。タイミングｔ２０１からタイミングｔ２０２までは、発生期間４１２であり、タイミングｔ２０３からタイミングｔ２０４までは、発生期間４１４である。
【０１０６】
発生期間４１２及び４１４では、出力電圧制御信号Ｓ２が、正弦波状に変化する。これに応じて、発生期間４１２及び４１４では、電圧出力回路７は、正弦波状の電圧Ｓ７を、静電型トランスデューサ５に印加する。例えば、発生期間４１２及び４１４では、電圧出力回路７は、０Ｖから４１０Ｖ程度の範囲で変化する正弦波状の電圧Ｓ７を、静電型トランスデューサ５に印加する。
【０１０７】
また、検出期間４１１及び４１３では、出力電圧制御信号Ｓ２は、三角波状に変化する。これに応じて、検出期間４１１及び４１３では、電圧出力回路７は、振幅が正弦波より小さい三角波状の電圧Ｓ７を、静電型トランスデューサ５に印加する。例えば、検出期間４１１及び４１３では、電圧出力回路７は、１Ｖから１０Ｖ程度の範囲で変化する三角波状の電圧Ｓ７を、静電型トランスデューサ５に印加する。
【０１０８】
図５に示すように、検出期間４１３は、発生期間４１２と発生期間４１４との間の谷間部分（低電圧部分）に設けることも可能である。
【０１０９】
図６は、静電型トランスデューサ５の電圧Ｓ７の波形４０１を示す図である。詳しくは、図６は、静電型トランスデューサ５の電圧Ｓ７の波形４０１の、検出期間での拡大図である。
【０１１０】
検出期間の内の、電圧出力回路７が静電型トランスデューサ５に電圧Ｓ７を印加する期間を、本開示では「検出電圧印加期間」と称する。タイミングｔ２１０からタイミングｔ２１１までは、検出電圧印加期間４２１である。
【０１１１】
検出期間の内の、電圧出力回路７が静電型トランスデューサ５に電圧Ｓ７を印加せず、電圧変化検出部１２４がクランプ電圧Ｓ８をセンシングする期間を、本開示では「検出センシング期間」と称する。タイミングｔ２１１からタイミングｔ２１２までは、検出センシング期間４２２である。
【０１１２】
検出電圧印加期間４２１では、電圧出力回路７は、出力電圧制御信号Ｓ２に応じて、一定の第１勾配で上昇し、その後一定の第２勾配で下降する三角波状の電圧Ｓ７を、静電型トランスデューサ５に印加する。第１勾配と第２勾配とは、同じであっても良いし、異なっていても良い。
【０１１３】
電圧出力回路７が静電型トランスデューサ５に印加する三角波状の電圧Ｓ７のピーク値は、例えば、１０Ｖ程度が例示されるが、本開示はこれに限定されない。出力電圧制御信号Ｓ２の三角波状の電圧の周波数、即ち、電圧出力回路７が静電型トランスデューサ５に印加する三角波状の電圧Ｓ７の周波数は、１ｋＨｚ（キロヘルツ）程度が例示されるが、本開示はこれに限定されない。
【０１１４】
なお、出力電圧制御信号Ｓ２の波形は、瞬間的に上昇し、その後一定の勾配で下降する三角波の一種である、のこぎり波状であっても良い。つまり、電圧出力回路７は、のこぎり波状の電圧Ｓ７を静電型トランスデューサ５に印加しても良い。但し、電圧出力回路７が、のこぎり波状の電圧Ｓ７を静電型トランスデューサ５に印加すると、のこぎり波のピーク付近で静電型トランスデューサ５の電圧Ｓ７に大きな変動（オーバーシュート）が発生し、変動が収束するのに時間が掛かる可能性がある。従って、変動が収束する時間を抑制する観点から、出力電圧制御信号Ｓ２の波形は、三角波状であることが、好ましい。つまり、電圧出力回路７は、三角波状の電圧Ｓ７を静電型トランスデューサ５に印加することが、好ましい。
【０１１５】
また、出力電圧制御信号Ｓ２の波形は、正弦波状であっても良い。つまり、電圧出力回路７は、正弦波状の電圧Ｓ７を静電型トランスデューサ５に印加しても良い。但し、電圧出力回路７が正弦波状の電圧Ｓ７を静電型トランスデューサ５に印加すると、コンデンサ２２の静電容量の計算（後述）が複雑になる。従って、コンデンサ２２の静電容量の計算の簡素化の観点から、出力電圧制御信号Ｓ２の波形は、一定の勾配で下降する、三角波状であることが、好ましい。つまり、電圧出力回路７は、三角波状の電圧Ｓ７を静電型トランスデューサ５に印加することが、好ましい。
【０１１６】
図７は、静電型トランスデューサ５の電圧Ｓ７の波形４０１を示す図である。詳しくは、図７は、静電型トランスデューサ５の電圧Ｓ７の波形４０１の、検出センシング期間４２２近傍での拡大図である。
【０１１７】
静電型トランスデューサ５に振動、音又は圧力が印加されると、コンデンサ２２の両電極間の間隔が変化するので、コンデンサ２２の静電容量が変化する。従って、タイミングｔ２１１において、電圧出力回路７が静電型トランスデューサ５に電圧Ｓ７を印加することを終了すると、検出センシング期間４２２において、静電型トランスデューサ５の電圧Ｓ７は、コンデンサ２２の静電容量に応じた電圧になる。なお、検出センシング期間４２２において、静電型トランスデューサ５の電圧Ｓ７は、若干の過渡状態を有して、上昇する。
【０１１８】
検出センシング期間４２２において、コンデンサ２２の静電容量が小さいほど、静電型トランスデューサ５の電圧Ｓ７は低くなり、コンデンサ２２の静電容量が大きいほど、静電型トランスデューサ５の電圧Ｓ７は高くなる。つまり、静電型トランスデューサ５の電圧Ｓ７の波形が波形４０１ａとなる場合、コンデンサ２２の静電容量は、波形４０１ｂ及び４０１ｃの場合よりも小さい。また、静電型トランスデューサ５の電圧Ｓ７の波形が波形４０１ｃとなる場合、コンデンサ２２の静電容量は、波形４０１ａ及び４０１ｂの場合よりも大きい。また、静電型トランスデューサ５の電圧Ｓ７の波形が波形４０１ｂとなる場合、コンデンサ２２の静電容量は、波形４０１ａの場合と波形４０１ｃの場合との間になる。
【０１１９】
図８は、制御回路８の各部の信号の波形を示す図である。詳しくは、図８は、制御回路８の各部の信号の波形の、検出センシング期間４２２近傍での拡大図である。
【０１２０】
図８（ａ）を参照すると、波形５０１は、出力電圧制御信号Ｓ２の波形である。出力電圧制御信号Ｓ２は、一定の第２勾配で下降し、検出センシング期間４２２内でゼロになり、その後、一定の第１勾配で上昇する。
【０１２１】
図８（ｆ）を参照すると、波形５０６は、検出制御信号Ｓ１の波形である。検出電圧印加期間４２１及び４２３において、フリップフロップ６１がリセットされるので、検出制御信号Ｓ１は、ローレベルである。また、検出センシング期間４２２において、フリップフロップ６１がセットされるので、検出制御信号Ｓ１は、ハイレベルである。従って、スイッチング信号出力部３１は、検出電圧印加期間４２１及び４２３において、電圧出力回路７を動作させ、検出センシング期間４２２において、電圧出力回路７を停止させる。
【０１２２】
図８（ｃ）を参照すると、波形５０３は、第２スイッチング信号Ｓ５の波形である。検出電圧印加期間４２１において、検出制御信号Ｓ１がローレベルであるので、スイッチング信号出力部３１は、ＰＷＭの第２スイッチング信号Ｓ５をトランジスタ１５のゲートに出力し、トランジスタ１５をスイッチング動作させる。これにより、電圧出力回路７は、波形４０１で示すように、静電型トランスデューサ５の電圧Ｓ７を下降させる。
【０１２３】
図８（ｂ）を参照すると、波形５０２は、コンデンサ２２の電圧の波形である。波形５０２で表されるコンデンサ２２の電圧は、波形４０１で表される電圧出力回路７の印加電圧（電圧Ｓ７）よりも、高い。コンデンサ２２の電圧と電圧出力回路７の印加電圧との電圧差により、電流が、コンデンサ２２から抵抗２１を経由して電圧出力回路７へ流れる。つまり、コンデンサ２２の電荷が、抵抗２１を経由して、電圧出力回路７へ引き抜かれる。コンデンサ２２から抵抗２１を経由して電圧出力回路７へ流れる電流を、本開示では「引き抜き電流」と称する。
【０１２４】
図８（ｅ）を参照すると、波形５０５は、抵抗２１に流れる電流の波形である。電圧出力回路７からコンデンサ２２へ流れる方向を正とし、コンデンサ２２から電圧出力回路７へ流れる方向を負としている。
【０１２５】
コンデンサ２２の電圧と電圧出力回路７の印加電圧（電圧Ｓ７）との電圧差は、抵抗２１での電圧降下分に等しい。
【０１２６】
コンデンサ２２の静電容量Ｃと、引き抜き電流Ｉと、電圧出力回路７の印加電圧（電圧Ｓ７）Ｖと、の間には、次の式（１）が成り立つ。
Ｉ＝Ｃ×ｄＶ／ｄｔ  ・・・（１）
【０１２７】
第２の比較例では、電圧出力回路７の印加電圧（電圧Ｓ７）の変化率ｄＶ／ｄｔを一定としているので、引き抜き電流Ｉは、一定となる。
【０１２８】
なお、出力電圧制御信号Ｓ２の波形が正弦波状である場合、即ち、電圧出力回路７が正弦波状の電圧Ｓ７を静電型トランスデューサ５に印加する場合、電圧Ｓ７の変化率ｄＶ／ｄｔが一定ではないので、引き抜き電流Ｉも、一定とならない。
【０１２９】
タイミングｔ２１１において、波形４０１で示すように、電圧出力回路７の印加電圧（電圧Ｓ７）が第２閾値電圧Ｖｔｈ２以下になると、フリップフロップ６１がセットされる。従って、波形５０６で示すように、検出制御信号Ｓ１がハイレベルになる。これにより、スイッチング信号出力部３１は、電圧出力回路７を停止させる。つまり、電圧出力回路７は、電圧出力を停止する。
【０１３０】
電圧出力回路７が電圧出力を停止すると、抵抗２１に電流が流れなくなる。これにより、抵抗２１での電圧降下が無くなる。従って、検出センシング期間４２２において、波形４０１で表される静電型トランスデューサ５の電圧Ｓ７は、コンデンサ２２の電圧に略等しくなる。
【０１３１】
電圧変化検出部１２４は、検出センシング期間４２２内（例えば、タイミングｔ２１２）において、静電型トランスデューサ５の電圧Ｓ７（クランプ電圧Ｓ８）をセンシングする。静電型トランスデューサ５の電圧Ｓ７（クランプ電圧Ｓ８）と第２閾値電圧Ｖｔｈ２との電圧差が、抵抗２１での電圧降下分に相当する。電圧変化検出部１２４は、抵抗２１での電圧降下分を抵抗２１の抵抗値で除することにより、引き抜き電流Ｉを計算できる。これにより、式（１）において、引き抜き電流Ｉ、及び、電圧Ｓ７の変化率ｄＶ／ｄｔが、既知となる。従って、電圧変化検出部１２４は、コンデンサ２２の静電容量Ｃを計算できる。これにより、電圧変化検出部１２４は、静電型トランスデューサ５に印加された振動、音又は圧力を検出することができる。
【０１３２】
タイミングｔ２１２において、波形５０１で示すように、出力電圧制御信号Ｓ２が第３閾値電圧Ｖｔｈ３を超えると、フリップフロップ６１がリセットされる。従って、波形５０６で示すように、検出制御信号Ｓ１がローレベルになる。これにより、スイッチング信号出力部３１は、電圧出力回路７を動作させる。つまり、電圧出力回路７は、電圧を出力する。
【０１３３】
一方、検出センシング期間４２２では、電圧出力回路７は電圧出力を停止しているため、電圧出力回路７の電圧は、出力電圧制御信号Ｓ２に応じた電圧とならない。よって、エラーアンプ３２は、制御範囲（ダイナミックレンジ）から外れている。図示していないが、検出センシング期間４２２から検出電圧印加期間４２３への切り替わり時の出力オーバーシュート対策の為、検出センシング期間４２２の間、エラーアンプ３２の出力をローレベルに下げている。これにより、波形４０１に示すように、静電型トランスデューサ５の電圧Ｓ７は、一時低下する。その後、出力電圧制御信号Ｓ２が上昇するとともに、電圧出力回路７は、出力電圧制御信号Ｓ２に応じた電圧を、静電型トランスデューサ５に印加する。波形５０４は、第１スイッチング信号Ｓ４の波形である。これにより、静電型トランスデューサ５の電圧Ｓ７も、上昇する。
【０１３４】
制御回路３０８は、制御回路１０８と同様に、１個の静電型トランスデューサ５を制御し、振動、音又は圧力を発生させ、振動、音又は圧力を検出させることができる。
【０１３５】
また、制御装置１０２では、図２及び図３で検出原理を説明した通り、コンデンサ２２を自然放電させる。従って、コンデンサ２２の放電に時間が掛かる。なお、図２中の抵抗２０５（図１中の分圧回路１８に対応）の抵抗値を小さくすれば、コンデンサ２２の自然放電に掛かる時間を短くすることができる。しかしながら、抵抗２０５は、ピーク時に４１０Ｖの高電圧が印加される。従って、抵抗２０５の抵抗値を小さくすると、抵抗２０５に流れる電流が大きくなる。つまり、抵抗２０５がダメージを受ける可能性がある。従って、抵抗２０５の抵抗値を小さくすることには、限度がある。つまり、コンデンサ２２の自然放電に掛かる時間を短くすることには、限度がある。
【０１３６】
一方、制御装置３０２では、電圧出力回路７が、一定の勾配で減少する電圧Ｓ７を静電型トランスデューサ５に印加し、コンデンサ２２の電圧を強制的に低下させる。つまり、電圧出力回路７は、コンデンサ２２の電荷を強制的に放電する。従って、制御装置３０２は、制御装置１０２と比較して、コンデンサ２２の放電に掛かる時間を短くすることができる。これにより、制御装置３０２は、制御装置１０２と比較して、短い時間で、振動、音又は圧力を検出することが可能である。
【０１３７】
また、システム３００は、システム１００と比較して、検出制御信号出力回路１２１及びパルス信号発生回路１２３を不要にすることができる。これにより、システム３００は、マイクロコンピュータ３０３の回路を抑制できるとともに、マイクロコンピュータ３０３と制御回路３０８との間の配線を抑制することができる。
【０１３８】
（第１の実施の形態）
図９は、第１の実施の形態の制御装置を用いたシステムの構成を示す図である。なお、第１又は第２の比較例と同様の構成要素については、同一の符号を付して、説明を省略する。
【０１３９】
システム１は、制御装置２を含む。制御装置２は、制御回路８を含む。制御回路８は、制御回路３０８と比較して、劣化検出部７０を更に含む。
【０１４０】
本発明者は、静電型トランスデューサ５が劣化すると、抵抗２１又は２３の抵抗値が小さくなることを、見出した。例えば、抵抗２１の抵抗値が小さくなると、抵抗２１での電圧降下が小さくなる。検出電圧印加期間と検出センシング期間での出力電圧とコンデンサ２２の電位差が小さくなる事で、検出センシング期間での抵抗２１での電圧降下分の電圧上昇が小さくなる。又、他方では、抵抗２３の抵抗値が小さくなると、コンデンサ２２の電荷が抵抗２３を介して放電される。従って、静電型トランスデューサ５の劣化後のコンデンサ２２の電圧は、静電型トランスデューサ５の劣化前のコンデンサ２２の電圧と比べて、低くなる。劣化検出部７０は、これらの現象を利用して、静電型トランスデューサ５の劣化を検出することができる。
【０１４１】
劣化検出部７０は、ワンショット回路７１と、直流電源７２と、コンパレータ７３と、ＯＲゲート回路７４と、ＲＳ型のフリップフロップ７５と、ＮＯＴゲート回路（インバータ回路）７６と、ＡＮＤゲート回路７７及び７８と、カウンタ７９と、を含む。
【０１４２】
コンパレータ７３が、本開示の「第３コンパレータ」に対応する。フリップフロップ７５が、本開示の「第２フリップフロップ」に対応する。ＡＮＤゲート回路７７が、本開示の「第１論理積ゲート回路」に対応する。ＡＮＤゲート回路７８が、本開示の「第２論理積ゲート回路」に対応する。
【０１４３】
ワンショット回路７１は、検出制御信号Ｓ１がローレベルからハイレベルに変化したとき（検出センシング期間の開始のタイミング）に、ローレベルのワンショットパルスを、フリップフロップ７５の反転セット端子に出力する。
【０１４４】
ワンショット回路７１の出力信号が、本開示の「第１タイミング信号」に対応する。
【０１４５】
従って、フリップフロップ７５は、検出センシング期間の開始のタイミングで、セットされる。
【０１４６】
直流電源７２は、第２閾値電圧Ｖｔｈ２よりも高い、第４閾値電圧Ｖｔｈ４を出力する。第４閾値電圧Ｖｔｈ４は、１．５Ｖが例示されるが、本開示はこれに限定されない。
【０１４７】
コンパレータ７３の反転入力端子には、クランプ電圧Ｓ８が入力される。コンパレータ７３の非反転入力端子には、第４閾値電圧Ｖｔｈ４（例えば、１．５Ｖ）が入力される。コンパレータ７３は、クランプ電圧Ｓ８が第４閾値電圧Ｖｔｈ４以下の場合には、ハイレベルの信号をＯＲゲート回路７４の一方の入力端子に出力する。コンパレータ７３は、クランプ電圧Ｓ８が第４閾値電圧Ｖｔｈ４より高い場合には、ローレベルの信号をＯＲゲート回路７４の一方の入力端子に出力する。
【０１４８】
ＯＲゲート回路７４の他方の入力端子には、フリップフロップ６１の反転出力信号（検出制御信号Ｓ１の論理反転信号）が入力される。ＯＲゲート回路７４は、コンパレータ７３の出力信号がローレベルであり、且つ、検出制御信号Ｓ１の論理反転信号がローレベルである場合に、ローレベルの信号を、フリップフロップ７５の反転リセット端子に出力する。ＯＲゲート回路７４は、その他の場合に、ハイレベルの信号を、フリップフロップ７５の反転リセット端子に出力する。
【０１４９】
従って、フリップフロップ７５は、検出センシング期間内において、クランプ電圧Ｓ８が第４閾値電圧Ｖｔｈ４より高くなったら、リセットされる。換言すると、フリップフロップ７５は、検出センシング期間内において、クランプ電圧Ｓ８が第４閾値電圧Ｖｔｈ４より高くならなかったら、セット状態を維持する。
【０１５０】
ＮＯＴゲート回路７６は、マスク回路６４の出力信号を論理反転して出力する。つまり、ＮＯＴゲート回路７６は、検出センシング期間が終了し、電圧出力回路７が電圧を静電型トランスデューサ５に印加するタイミングで、ハイレベルの信号を出力する。
【０１５１】
ＮＯＴゲート回路７６の出力信号が、本開示の「第２タイミング信号」に対応する。
【０１５２】
ＡＮＤゲート回路７７の一方の入力端子には、ＮＯＴゲート回路７６の出力信号が入力される。ＡＮＤゲート回路７７の他方の入力端子には、フリップフロップ７５の非反転出力信号が入力される。
【０１５３】
従って、ＡＮＤゲート回路７７は、直前の検出センシング期間内においてクランプ電圧Ｓ８が第４閾値電圧Ｖｔｈ４より高くならなかったら、検出センシング期間の終了のタイミングで、ハイレベルの信号を、カウンタ７９のカウント端子に出力する。
【０１５４】
ＡＮＤゲート回路７８の一方の入力端子には、ＮＯＴゲート回路７６の出力信号が入力される。ＡＮＤゲート回路７８の他方の入力端子には、フリップフロップ７５の反転出力信号が入力される。
【０１５５】
従って、ＡＮＤゲート回路７８は、直前の検出センシング期間内においてクランプ電圧Ｓ８が第４閾値電圧Ｖｔｈ４より高くなったら、検出センシング期間の終了のタイミングで、ハイレベルの信号を、カウンタ７９のリセット（クリア）端子に出力する。
【０１５６】
カウンタ７９は、ＡＮＤゲート回路７７の出力信号がハイレベルになった回数をカウントする。そして、カウンタ７９は、ＡＮＤゲート回路７７の出力信号がハイレベルになった回数が４回になったら、静電型トランスデューサ５が劣化していると判定し、劣化検出信号Ｓ９を、スイッチング信号出力部３１及び劣化検出信号受信部１２６に出力する。
【０１５７】
なお、カウンタ７９は、ＡＮＤゲート回路７８の出力信号がハイレベルになったら、カウントした回数をリセット（クリア）する。
【０１５８】
従って、カウンタ７９は、クランプ電圧Ｓ８が第４閾値電圧Ｖｔｈ４より高くならなかった検出センシング期間が４回続いた場合に限り、静電型トランスデューサ５が劣化していると判定し、劣化検出信号Ｓ９を出力する。一方、例えば、カウンタ７９は、クランプ電圧Ｓ８が第４閾値電圧Ｖｔｈ４より高くならなかった検出センシング期間が３回続いたが、４回目の検出センシング期間においてクランプ電圧Ｓ８が第４閾値電圧Ｖｔｈ４より高くなったら、カウントした回数「３」をリセット（クリア）する。
【０１５９】
なお、第１の実施の形態では、カウンタ７９が、ＡＮＤゲート回路７７の出力信号を４回カウントすることとしたが、本開示はこれに限定されない。カウンタ７９は、ＡＮＤゲート回路７７の出力信号を１回、２回、３回、又は、５回以上カウントすることとしても良い。
【０１６０】
但し、カウンタ７９が少ない数（例えば、１回）をカウントすることとすると、次のメリット及びデメリットがある。メリットは、静電型トランスデューサ５が実際に劣化している場合に、静電型トランスデューサ５に電圧出力回路７から電圧が印加されてしまう時間を短くすることができることである。デメリットは、ノイズ等の影響により、偶発的に、検出センシング期間においてクランプ電圧Ｓ８が第４閾値電圧Ｖｔｈ４より高くならなかった場合に、静電型トランスデューサ５が劣化していると誤判定してしまう可能性があることである。
【０１６１】
一方、カウンタ７９が多い数（例えば、１０回）をカウントすることとすると、次のメリット及びデメリットがある。メリットは、ノイズ等の影響により、偶発的に、検出センシング期間においてクランプ電圧Ｓ８が第４閾値電圧Ｖｔｈ４より高くならなかった場合に、静電型トランスデューサ５が劣化していると誤判定してしまう可能性を、抑制できることである。デメリットは、静電型トランスデューサ５が実際に劣化している場合に、静電型トランスデューサ５に電圧が印加されてしまう時間が長くなることである。
【０１６２】
従って、カウンタ７９がカウントする回数は、上記のメリット及びデメリットを総合的に勘案して決定することが、好ましい。一例として、カウンタ７９がカウントする回数は、３回から５回程度、より好ましくは４回とすることが、例示される。
【０１６３】
マイクロコンピュータ３は、マイクロコンピュータ３０３と比較して、劣化検出信号受信部１２６を更に含む。劣化検出信号受信部１２６は、劣化検出信号Ｓ９を受信したら、警告音を発生させたり、警告灯を点灯させたりしても良い。
【０１６４】
劣化検出信号Ｓ９は、スイッチング信号出力部３１にも入力される。スイッチング信号出力部３１は、劣化検出信号Ｓ９を受信したら、検出制御信号Ｓ１のレベルにかかわらず、電圧出力回路７を停止させることが、好ましい。
【０１６５】
図１０は、第１の実施の形態のシステムの各部の信号の波形を示す図である。図１０において、タイミングｔ１までは、検出電圧印加期間６３１であり、タイミングｔ１からタイミングｔ２までは、検出センシング期間６３２である。タイミングｔ２からタイミングｔ５までは、検出電圧印加期間６３３であり、タイミングｔ５からタイミングｔ６までは、検出センシング期間６３４である。タイミングｔ６からタイミングｔ９までは、検出電圧印加期間６３５であり、タイミングｔ９からタイミングｔ１１までは、検出センシング期間６３６である。タイミングｔ１１からは、検出電圧印加期間６３７である。
【０１６６】
図１０（ａ）を参照すると、波形６０１は、静電型トランスデューサ５の電圧Ｓ７の波形である。検出電圧印加期間６３１において、電圧出力回路７は、一定の第２勾配で低下する電圧Ｓ７を、静電型トランスデューサ５に印加する。
【０１６７】
図１０（ｂ）を参照すると、波形６０２は、フリップフロップ６１の反転出力信号（検出制御信号Ｓ１の論理反転信号）の波形である。検出電圧印加期間６３１において、電圧出力回路７は、電圧Ｓ７を、静電型トランスデューサ５に印加する。つまり、フリップフロップ６１の反転出力信号（波形６０２）は、ハイレベルである。
【０１６８】
図１０（ｅ）を参照すると、波形６０５は、コンパレータ７３の出力電圧の波形である。タイミングｔ０までにおいて、静電型トランスデューサ５の電圧Ｓ７（波形６０１）が第４閾値電圧Ｖｔｈ４より高いので、コンパレータ７３の出力信号（波形６０５）は、ローレベルである。タイミングｔ０において、静電型トランスデューサ５の電圧Ｓ７（波形６０１）が第４閾値電圧Ｖｔｈ４以下になると、コンパレータ７３の出力信号（波形６０５）は、ローレベルからハイレベルに変化する。
【０１６９】
図１０（ｆ）を参照すると、波形６０６は、ＯＲゲート回路７４の出力信号である。検出電圧印加期間６３１において、フリップフロップ６１の反転出力信号（波形６０２）がハイレベルであるので、ＯＲゲート回路７４の出力信号（波形６０６）は、ハイレベルである。
【０１７０】
タイミングｔ１において、検出電圧印加期間６３１が終了し、検出センシング期間６３２が開始する。
【０１７１】
再び図１０（ａ）を参照すると、検出センシング期間６３２において、電圧出力回路７は、電圧を静電型トランスデューサ５に印加しない。従って、静電型トランスデューサ５の電圧Ｓ７（波形６０１）は、コンデンサ２２の電圧になる。静電型トランスデューサ５が劣化していない場合には、コンデンサ２２の電圧は、第４閾値電圧Ｖｔｈ４よりも高くなる。
【０１７２】
再び図１０（ｂ）を参照すると、検出センシング期間６３２において、電圧出力回路７は、電圧を静電型トランスデューサ５に印加しない。つまり、フリップフロップ６１の反転出力信号（波形６０２）は、ローレベルである。
【０１７３】
再び図１０（ｅ）を参照すると、タイミングｔ１において、静電型トランスデューサ５の電圧Ｓ７（波形６０１）が第４閾値電圧Ｖｔｈ４より高くなるので、コンパレータ７３の出力信号（波形６０５）は、ハイレベルからローレベルに変化する。
【０１７４】
再び図１０（ｆ）を参照すると、タイミングｔ１において、フリップフロップ６１の反転出力信号（波形６０２）がハイレベルからローレベルに変化するとともに、コンパレータ７３の出力信号（波形６０５）がハイレベルからローレベルに変化する。従って、ＯＲゲート回路７４の出力信号（波形６０６）は、ハイレベルからローレベルに変化する。
【０１７５】
図１０（ｄ）を参照すると、波形６０４は、ワンショット回路７１の出力信号の波形である。検出センシング期間６３２において、電圧出力回路７は、電圧を静電型トランスデューサ５に印加しない。つまり、タイミングｔ１において、検出制御信号Ｓ１（波形６０２の論理反転信号）が、ローレベルからハイレベルに変化する。従って、ワンショット回路７１の出力信号（波形６０４）は、一定時間（例えば、１００ｎｓ（ナノ秒））ローレベルになる。
【０１７６】
図１０（ｇ）を参照すると、波形６０７は、フリップフロップ７５の非反転出力信号の波形である。タイミングｔ１において、フリップフロップ７５の反転セット端子には、ローレベルの信号（波形６０４）がワンショット回路７１から入力される。但し、フリップフロップ７５の反転リセット端子には、ローレベルの信号（波形６０６）がＯＲゲート回路７４から入力される。従って、フリップフロップ７５の非反転出力信号（波形６０７）は、ローレベルを維持する。
【０１７７】
なお、一般のＲＳ型のフリップフロップでは、セット信号及びリセット信号の両方が同時にアサートされることが禁止されているタイプのものがある。しかしながら、第１の実施の形態では、フリップフロップ７５は、セット信号及びリセット信号の両方が同時にアサートされた場合には、リセットが優先されるタイプのものとする。
【０１７８】
タイミングｔ２において、検出センシング期間６３２が終了し、検出電圧印加期間６３３が開始する。
【０１７９】
再び図１０（ａ）を参照すると、検出電圧印加期間６３３において、電圧出力回路７は、一定の第１勾配で上昇し、その後、一定の第２勾配で低下する電圧Ｓ７（波形６０１）を、静電型トランスデューサ５に印加する。
【０１８０】
再び図１０（ｂ）を参照すると、検出電圧印加期間６３３において、電圧出力回路７は、電圧Ｓ７を、静電型トランスデューサ５に印加する。つまり、フリップフロップ６１の反転出力信号（波形６０２）は、ハイレベルである。
【０１８１】
図１０（ｃ）を参照すると、波形６０３は、ＮＯＴゲート回路７６の出力信号の波形である。検出電圧印加期間６３３において、電圧出力回路７は、電圧Ｓ７を、静電型トランスデューサ５に印加する。つまり、タイミングｔ２において、フリップフロップ６１の反転出力信号（波形６０２）がローレベルからハイレベルに変化し、マスク回路６４の出力信号は、タイミングｔ２からタイミングｔ３までの一定時間（例えば、２μｓ（マイクロ秒））ローレベルになる。従って、ＮＯＴゲート回路７６の出力信号（波形６０３）は、一定時間（例えば、２μｓ）ハイレベルになる。
【０１８２】
図１０（ｈ）を参照すると、波形６０８は、ＡＮＤゲート回路７７の出力信号の波形である。タイミングｔ２において、ＮＯＴゲート回路７６の出力信号（波形６０３）が一定時間（例えば、２μｓ）ハイレベルになるが、フリップフロップ７５の非反転出力信号（波形６０７）はローレベルを維持する。従って、ＡＮＤゲート回路７７の出力信号（波形６０８）は、ローレベルを維持する。
【０１８３】
図１０（ｉ）を参照すると、波形６０９は、ＡＮＤゲート回路７８の出力信号の波形である。タイミングｔ２において、ＮＯＴゲート回路７６の出力信号（波形６０３）が一定時間（例えば、２μｓ）ハイレベルになるとともに、フリップフロップ７５の反転出力信号（波形６０７の論理反転信号）がハイレベルである。従って、ＡＮＤゲート回路７８の出力信号（波形６０９）は、一定時間（例えば、２μｓ）ハイレベルになる。
【０１８４】
従って、タイミングｔ２において、カウンタ７９は、ＡＮＤゲート回路７７の出力信号（波形６０８）がローレベルであるので、カウントを行わない（カウント値をインクリメントしない）。それとともに、カウンタ７９は、ＡＮＤゲート回路７８の出力信号（波形６０９）がハイレベルであるので、カウント値をリセット（クリア）する。従って、カウンタ７９のカウント値は、「０」になる。
【０１８５】
再び図１０（ｅ）を参照すると、タイミングｔ４において、静電型トランスデューサ５の電圧Ｓ７（波形６０１）が第４閾値電圧Ｖｔｈ４以下になると、コンパレータ７３の出力信号（波形６０５）は、ローレベルからハイレベルに変化する。
【０１８６】
タイミングｔ５において、検出電圧印加期間６３３が終了し、検出センシング期間６３４が開始する。
【０１８７】
再び図１０（ａ）を参照すると、検出センシング期間６３４において、電圧出力回路７は、電圧を静電型トランスデューサ５に印加しない。従って、静電型トランスデューサ５の電圧Ｓ７（波形６０１）は、コンデンサ２２の電圧になる。静電型トランスデューサ５が劣化している場合に（又は、ノイズ等の影響により、偶発的に）、コンデンサ２２の電圧は、第４閾値電圧Ｖｔｈ４以下になる。
【０１８８】
再び図１０（ｂ）を参照すると、検出センシング期間６３４において、電圧出力回路７は、電圧を静電型トランスデューサ５に印加しない。つまり、フリップフロップ６１の反転出力信号（波形６０２）は、ローレベルである。
【０１８９】
再び図１０（ｅ）を参照すると、タイミングｔ５において、静電型トランスデューサ５の電圧Ｓ７（波形６０１）が第４閾値電圧Ｖｔｈ４以下であるので、コンパレータ７３の出力信号（波形６０５）は、ハイレベルを維持する。
【０１９０】
再び図１０（ｆ）を参照すると、タイミングｔ５において、フリップフロップ６１の反転出力信号（波形６０２）がローレベルであるものの、コンパレータ７３の出力信号（波形６０５）がハイレベルである。従って、ＯＲゲート回路７４の出力信号（波形６０６）は、ハイレベルを維持する。
【０１９１】
再び図１０（ｄ）を参照すると、検出センシング期間６３２において、電圧出力回路７は、電圧を静電型トランスデューサ５に印加しない。つまり、タイミングｔ５において、検出制御信号Ｓ１（波形６０２の論理反転信号）が、ローレベルからハイレベルに変化する。従って、ワンショット回路７１の出力信号（波形６０４）は、一定時間（例えば、１００ｎｓ）ローレベルになる。
【０１９２】
再び図１０（ｇ）を参照すると、タイミングｔ５において、フリップフロップ７５の反転セット端子には、ローレベルの信号（波形６０４）がワンショット回路７１から入力される。一方、フリップフロップ７５の反転リセット端子には、ハイレベルの信号（波形６０６）がＯＲゲート回路７４から入力される。従って、フリップフロップ７５は、セットされ、フリップフロップ７５の非反転出力信号（波形６０７）は、ローレベルからハイレベルに変化する。
【０１９３】
タイミングｔ６において、検出センシング期間６３４が終了し、検出電圧印加期間６３５が開始する。
【０１９４】
再び図１０（ａ）を参照すると、検出電圧印加期間６３５において、電圧出力回路７は、一定の第１勾配で上昇し、その後、一定の第２勾配で低下する電圧Ｓ７（波形６０１）を、静電型トランスデューサ５に印加する。
【０１９５】
再び図１０（ｂ）を参照すると、検出電圧印加期間６３５において、電圧出力回路７は、電圧Ｓ７を、静電型トランスデューサ５に印加する。つまり、フリップフロップ６１の反転出力信号（波形６０２）は、ハイレベルである。
【０１９６】
再び図１０（ｃ）を参照すると、検出電圧印加期間６３３において、電圧出力回路７は、電圧Ｓ７を、静電型トランスデューサ５に印加する。つまり、タイミングｔ６において、フリップフロップ６１の反転出力信号（波形６０２）がローレベルからハイレベルに変化し、マスク回路６４の出力信号は、タイミングｔ６からタイミングｔ７までの一定時間（例えば、２μｓ）ローレベルになる。従って、ＮＯＴゲート回路７６の出力信号（波形６０３）は、一定時間（例えば、２μｓ）ハイレベルになる。
【０１９７】
再び図１０（ｈ）を参照すると、タイミングｔ６において、ＮＯＴゲート回路７６の出力信号（波形６０３）が一定時間（例えば、２μｓ）ハイレベルになるとともに、フリップフロップ７５の非反転出力信号（波形６０７）がハイレベルである。従って、ＡＮＤゲート回路７７の出力信号（波形６０８）は、一定時間（例えば、２μｓ）ハイレベルになる。
【０１９８】
再び図１０（ｉ）を参照すると、タイミングｔ６において、ＮＯＴゲート回路７６の出力信号（波形６０３）が一定時間（例えば、２μｓ）ハイレベルになるものの、フリップフロップ７５の反転出力信号（波形６０７の論理反転信号）がローレベルである。従って、ＡＮＤゲート回路７８の出力信号（波形６０９）は、ローレベルを維持する。
【０１９９】
従って、タイミングｔ６において、カウンタ７９は、ＡＮＤゲート回路７７の出力信号（波形６０８）がハイレベルであるので、カウントを行う（カウント値をインクリメントする）。また、カウンタ７９は、ＡＮＤゲート回路７８の出力信号（波形６０９）がローレベルであるので、カウント値をリセット（クリア）しない。従って、カウンタ７９のカウント値は、「１」になる。
【０２００】
再び図１０（ｅ）を参照すると、タイミングｔ８において、静電型トランスデューサ５の電圧Ｓ７（波形６０１）が第４閾値電圧Ｖｔｈ４以下になると、コンパレータ７３の出力信号（波形６０５）は、ローレベルからハイレベルに変化する。
【０２０１】
タイミングｔ９において、検出電圧印加期間６３５が終了し、検出センシング期間６３６が開始する。
【０２０２】
再び図１０（ａ）を参照すると、検出センシング期間６３６において、電圧出力回路７は、電圧を静電型トランスデューサ５に印加しない。従って、静電型トランスデューサ５の電圧Ｓ７（波形６０１）は、コンデンサ２２の電圧になる。静電型トランスデューサ５が劣化していない場合には、コンデンサ２２の電圧は、第４閾値電圧Ｖｔｈ４よりも高くなる。
【０２０３】
再び図１０（ｂ）を参照すると、検出センシング期間６３６において、電圧出力回路７は、電圧を静電型トランスデューサ５に印加しない。つまり、フリップフロップ６１の反転出力信号（波形６０２）は、ローレベルである。
【０２０４】
再び図１０（ｄ）を参照すると、検出センシング期間６３６において、電圧出力回路７は、電圧を静電型トランスデューサ５に印加しない。つまり、タイミングｔ９において、検出制御信号Ｓ１（波形６０２の論理反転信号）が、ローレベルからハイレベルに変化する。従って、ワンショット回路７１の出力信号（波形６０４）は、一定時間（例えば、１００ｎｓ）ローレベルになる。
【０２０５】
再び図１０（ｅ）を参照すると、タイミングｔ１０において、静電型トランスデューサ５の電圧Ｓ７（波形６０１）が第４閾値電圧Ｖｔｈ４より高くなるので、コンパレータ７３の出力信号（波形６０５）は、ハイレベルからローレベルに変化する。
【０２０６】
再び図１０（ｆ）を参照すると、タイミングｔ１０において、フリップフロップ６１の反転出力信号（波形６０２）がローレベルであり、コンパレータ７３の出力信号（波形６０５）がハイレベルからローレベルに変化する。従って、ＯＲゲート回路７４の出力信号（波形６０６）は、ハイレベルからローレベルに変化する。
【０２０７】
再び図１０（ｇ）を参照すると、タイミングｔ９において、フリップフロップ７５の反転セット端子には、ローレベルの信号（波形６０４）がワンショット回路７１から入力される。一方、フリップフロップ７５の反転リセット端子には、ハイレベルの信号（波形６０６）がＯＲゲート回路７４から入力される。従って、フリップフロップ７５の非反転出力信号（波形６０７）は、ハイレベルを維持する。次に、タイミングｔ１０において、フリップフロップ７５の反転セット端子には、ハイレベルの信号（波形６０４）がワンショット回路７１から入力される。一方、フリップフロップ７５の反転リセット端子には、ローレベルの信号（波形６０６）がＯＲゲート回路７４から入力される。従って、フリップフロップ７５の非反転出力信号（波形６０７）は、ハイレベルからローレベルに変化する。
【０２０８】
タイミングｔ１１において、検出センシング期間６３６が終了し、検出電圧印加期間６３７が開始する。
【０２０９】
再び図１０（ａ）を参照すると、検出電圧印加期間６３７において、電圧出力回路７は、一定の第１勾配で上昇する電圧Ｓ７（波形６０１）を、静電型トランスデューサ５に印加する。
【０２１０】
再び図１０（ｂ）を参照すると、検出電圧印加期間６３７において、電圧出力回路７は、電圧Ｓ７を、静電型トランスデューサ５に印加する。つまり、フリップフロップ６１の反転出力信号（波形６０２）は、ハイレベルである。
【０２１１】
再び図１０（ｃ）を参照すると、検出電圧印加期間６３７において、電圧出力回路７は、電圧Ｓ７を、静電型トランスデューサ５に印加する。つまり、タイミングｔ１１において、フリップフロップ６１の反転出力信号（波形６０２）がローレベルからハイレベルに変化し、マスク回路６４の出力信号は、タイミングｔ１１からタイミングｔ１２までの一定時間（例えば、２μｓ（マイクロ秒））ローレベルになる。従って、ＮＯＴゲート回路７６の出力信号（波形６０３）は、一定時間（例えば、２μｓ）ハイレベルになる。
【０２１２】
再び図１０（ｈ）を参照すると、タイミングｔ１１において、ＮＯＴゲート回路７６の出力信号（波形６０３）が一定時間（例えば、２μｓ）ハイレベルになるが、フリップフロップ７５の非反転出力信号（波形６０７）はローレベルを維持する。従って、ＡＮＤゲート回路７７の出力信号（波形６０８）は、ローレベルを維持する。
【０２１３】
再び図１０（ｉ）を参照すると、タイミングｔ１１において、ＮＯＴゲート回路７６の出力信号（波形６０３）が一定時間（例えば、２μｓ）ハイレベルになるとともに、フリップフロップ７５の反転出力信号（波形６０７の論理反転信号）がハイレベルである。従って、ＡＮＤゲート回路７８の出力信号（波形６０９）は、一定時間（例えば、２μｓ）ハイレベルになる。
【０２１４】
従って、タイミングｔ１１において、カウンタ７９は、ＡＮＤゲート回路７７の出力信号（波形６０８）がローレベルであるので、カウントを行わない（カウント値をインクリメントしない）。それとともに、カウンタ７９は、ＡＮＤゲート回路７８の出力信号（波形６０９）がハイレベルであるので、カウント値をリセット（クリア）する。従って、カウンタ７９のカウント値は、「０」になる。
【０２１５】
以上を総合すると、検出センシング期間６３２において静電型トランスデューサ５の電圧Ｓ７（コンデンサ２２の電圧）が第４閾値電圧Ｖｔｈ４より高くなる。従って、タイミングｔ２において、カウンタ７９は、カウントを行わず（カウント値をインクリメントせず）、リセット（クリア）を行う。従って、カウンタ７９のカウント値は、「０」になる。
【０２１６】
また、検出センシング期間６３４において静電型トランスデューサ５の電圧Ｓ７（コンデンサ２２の電圧）が第４閾値電圧Ｖｔｈ４より高くならない。従って、タイミングｔ６において、カウンタ７９は、カウントを行い（カウント値をインクリメントし）、リセット（クリア）を行わない。従って、カウンタ７９のカウント値は、「１」になる。
【０２１７】
また、検出センシング期間６３６において静電型トランスデューサ５の電圧Ｓ７（コンデンサ２２の電圧）が第４閾値電圧Ｖｔｈ４より高くなる。従って、タイミングｔ１１において、カウンタ７９は、カウントを行わず（カウント値をインクリメントせず）、リセット（クリア）を行う。従って、カウンタ７９のカウント値は、「０」になる。
【０２１８】
従って、カウンタ７９は、クランプ電圧Ｓ８が第４閾値電圧Ｖｔｈ４より高くならなかった検出センシング期間が４回続いた場合に限り、静電型トランスデューサ５が劣化していると判定し、劣化検出信号Ｓ９を出力する。一方、例えば、カウンタ７９は、クランプ電圧Ｓ８が第４閾値電圧Ｖｔｈ４より高くならなかった検出センシング期間が４回続かなかった場合は、カウント値をリセット（クリア）する。
【０２１９】
（まとめ）
制御回路８は、制御回路３０８と同様に、１個の静電型トランスデューサ５を制御し、振動、音又は圧力を発生させ、振動、音又は圧力を検出させることができる。
【０２２０】
また、制御装置２では、制御装置３０２と同様に、電圧出力回路７が、一定の第２勾配で下降する電圧Ｓ７を静電型トランスデューサ５に印加し、コンデンサ２２の電圧を強制的に低下させる。つまり、電圧出力回路７は、コンデンサ２２の電荷を強制的に放電する。従って、制御装置２は、制御装置１０２と比較して、コンデンサ２２の放電に掛かる時間を短くすることができる。これにより、制御装置２は、制御装置１０２と比較して、短い時間で、振動、音又は圧力を検出することが可能である。
【０２２１】
また、システム１は、システム１００と比較して、検出制御信号出力回路１２１及びパルス信号発生回路１２３を不要にすることができる。これにより、システム１は、マイクロコンピュータ３の回路を抑制できるとともに、マイクロコンピュータ３と制御回路８との間の配線を抑制することができる。
【０２２２】
また、劣化検出部７０は、クランプ電圧Ｓ８が第４閾値電圧Ｖｔｈ４より高くならなかった検出センシング期間が予め定められた回数（例えば、４回）続いた場合に、静電型トランスデューサ５が劣化していると判定し、劣化検出信号Ｓ９を出力する。これにより、制御回路８は、静電型トランスデューサ５の劣化を検出することができる。
【０２２３】
＜第２の実施の形態＞
図１１は、第２の実施の形態の制御装置を用いたシステムの構成を示す図である。なお、第１の実施の形態、又は、第１若しくは第２の比較例と同様の構成要素については、同一の符号を付して、説明を省略する。
【０２２４】
システム１Ａは、制御装置２Ａを含む。制御装置２Ａは、制御回路８Ａを含む。制御回路８Ａは、制御回路８と比較して、電圧出力部８０を更に含む。
【０２２５】
電圧出力部８０は、直流電源８１と、コンパレータ８２と、ＮＡＮＤゲート回路８３と、ＮＯＴゲート回路（インバータ回路）８４と、トランスファーゲート８５及び８６と、を含む。
【０２２６】
直流電源８１は、第６閾値電圧Ｖｔｈ６を出力する。第６閾値電圧Ｖｔｈ６は、第１閾値電圧Ｖｔｈ１（例えば、５Ｖ）よりも低い電圧（例えば、４．５Ｖ）である。
【０２２７】
トランスファーゲート８５の入力端子には、第６閾値電圧Ｖｔｈ６（例えば、４．５Ｖ）が直流電源８１から入力される。トランスファーゲート８６の入力端子には、クランプ電圧Ｓ８が入力される。
【０２２８】
コンパレータ８２の反転入力端子には、クランプ電圧Ｓ８が入力される。コンパレータ８２の非反転入力端子には、第６閾値電圧Ｖｔｈ６（例えば、４．５Ｖ）が入力される。コンパレータ８２は、クランプ電圧Ｓ８が第６閾値電圧Ｖｔｈ６以下の場合には、ハイレベルの信号をＮＡＮＤゲート回路８３の一方の入力端子に出力する。コンパレータ８２は、クランプ電圧Ｓ８が第６閾値電圧Ｖｔｈ６より高い場合には、ローレベルの信号をＮＡＮＤゲート回路８３の一方の入力端子に出力する。
【０２２９】
ＮＡＮＤゲート回路８３の他方の入力端子には、検出制御信号Ｓ１が入力される。ＮＡＮＤゲート回路８３は、コンパレータ８２の出力信号がハイレベルであり、且つ、検出制御信号Ｓ１がハイレベルである場合に、ローレベルの信号を、ＮＯＴゲート回路８４の入力端子及びトランスファーゲート８５の制御端子に出力する。ＮＡＮＤゲート回路８３は、その他の場合に、ハイレベルの信号を、ＮＯＴゲート回路８４の入力端子及びトランスファーゲート８５の制御端子に出力する。
【０２３０】
ＮＯＴゲート回路８４は、ＮＡＮＤゲート回路８３の出力信号を論理反転して、トランスファーゲート８６の制御端子に出力する。
【０２３１】
以上を総合すると、ＮＡＮＤゲート回路８３は、クランプ電圧Ｓ８が第６閾値電圧Ｖｔｈ６（例えば、４．５Ｖ）以下であり、且つ、検出制御信号Ｓ１がハイレベルである場合に、ローレベルの信号を、トランスファーゲート８５の制御端子に出力する。つまり、ＮＡＮＤゲート回路８３は、クランプ電圧Ｓ８が４．５Ｖ以下であり、且つ、電圧出力回路７が停止している場合に、ローレベルの信号を、トランスファーゲート８５の制御端子に出力する。これにより、トランスファーゲート８５は、オフ状態になる。一方、ＮＯＴゲート回路８４は、ハイレベルの信号を、トランスファーゲート８６の制御端子に出力する。これにより、トランスファーゲート８６は、オン状態になる。従って、トランスファーゲート８６は、クランプ電圧Ｓ８を、出力電圧Ｓ１０として、電圧変化検出部１２４に出力する。
【０２３２】
一方、ＮＡＮＤゲート回路８３は、クランプ電圧Ｓ８が第６閾値電圧Ｖｔｈ６（例えば、４．５Ｖ）より高いか、又は、検出制御信号Ｓ１がローレベルである場合に、ハイレベルの信号を、トランスファーゲート８５の制御端子に出力する。つまり、ＮＡＮＤゲート回路８３は、クランプ電圧Ｓ８が４．５Ｖより高いか、又は、電圧出力回路７が動作している場合に、ハイレベルの信号を、トランスファーゲート８５の制御端子に出力する。これにより、トランスファーゲート８５は、オン状態になる。一方、ＮＯＴゲート回路８４は、ローレベルの信号を、トランスファーゲート８６の制御端子に出力する。これにより、トランスファーゲート８６は、オフ状態になる。従って、トランスファーゲート８５は、第６閾値電圧Ｖｔｈ６を、出力電圧Ｓ１０として、電圧変化検出部１２４に出力する。
【０２３３】
例えば、再び図８を参照すると、検出センシング期間４２２において、波形５０６で表される検出制御信号Ｓ１がハイレベルであり、クランプ電圧Ｓ８が第６閾値電圧Ｖｔｈ６以下になるので、ＮＡＮＤゲート回路８３は、ローレベルの信号を出力する。従って、電圧出力部８０は、検出センシング期間３２２において、クランプ電圧Ｓ８を、出力電圧Ｓ１０として、電圧変化検出部１２４に出力する。一方、検出電圧印加期間４２１及び４２３において、波形５０６で表される検出制御信号Ｓ１がローレベルであるので、ＮＡＮＤゲート回路８３は、ハイレベルの信号を出力する。従って、電圧出力部８０は、検出電圧印加期間４２１及び４２３、つまり電圧出力回路７が動作している場合に、第６閾値電圧Ｖｔｈ６（例えば、４．５Ｖ）を、出力電圧Ｓ１０として、電圧変化検出部１２４に出力する。
【０２３４】
従って、電圧出力部８０は、電圧出力回路７が動作している場合は、第６閾値電圧Ｖｔｈ６（例えば、４．５Ｖ）を出力電圧Ｓ１０として出力するので、出力電圧Ｓ１０の不要な変動を抑制できる。これにより、電圧変化検出部１２４は、コンデンサ２２の電圧を安定してセンシングすることができる。
【０２３５】
＜第３の実施の形態＞
図１２は、第３の実施の形態の制御装置を用いたシステムの構成を示す図である。なお、第１若しくは第２の実施の形態、又は、第１若しくは第２の比較例と同様の構成要素については、同一の符号を付して、説明を省略する。
【０２３６】
システム１Ｂは、制御装置２Ｂを含む。制御装置２Ｂは、制御回路８Ｂを含む。制御回路８Ｂは、制御回路８Ａと比較して、電圧出力部８０に代えて、電圧出力部８０Ｂを含む。
【０２３７】
電圧出力部８０Ｂは、電圧出力部８０と比較して、直流電源８７と、コンパレータ８８と、ＮＡＮＤゲート回路８９及び９０と、を更に含む。
【０２３８】
直流電源８７は、第２閾値電圧Ｖｔｈ２（例えば、１Ｖ）よりも高い、第７閾値電圧Ｖｔｈ７を出力する。第７閾値電圧Ｖｔｈ７は、１．５Ｖが例示されるが、本開示はこれに限定されない。
【０２３９】
コンパレータ８８の反転入力端子には、クランプ電圧Ｓ８が入力される。コンパレータ８８の非反転入力端子には、第７閾値電圧Ｖｔｈ７（例えば、１．５Ｖ）が入力される。コンパレータ８８は、クランプ電圧Ｓ８が第７閾値電圧Ｖｔｈ７以下の場合には、ハイレベルの信号をＮＡＮＤゲート回路８９の一方の入力端子に出力する。コンパレータ８８は、クランプ電圧Ｓ８が第７閾値電圧Ｖｔｈ７より高い場合には、ローレベルの信号をＮＡＮＤゲート回路８９の一方の入力端子に出力する。
【０２４０】
ＮＡＮＤゲート回路８９の他方の入力端子には、コンパレータ６２の出力信号が入力される。ＮＡＮＤゲート回路８９は、コンパレータ８８の出力信号がハイレベルであり、且つ、コンパレータ６２の出力信号がハイレベルである場合に、ローレベルの信号を、ＮＡＮＤゲート回路９０の一方の入力端子に出力する。ＮＡＮＤゲート回路８９は、その他の場合に、ハイレベルの信号を、ＮＡＮＤゲート回路９０の一方の入力端子に出力する。
【０２４１】
ＮＡＮＤゲート回路９０の他方の入力端子には、フリップフロップ６１の反転出力信号（検出制御信号Ｓ１の論理反転信号）が入力される。ＮＡＮＤゲート回路９０は、ＮＡＮＤゲート回路８９の出力信号がハイレベルであり、且つ、フリップフロップ６１の反転出力信号がハイレベルである場合に、ローレベルの信号を、ＮＡＮＤゲート回路８３の他方の入力端子に出力する。ＮＡＮＤゲート回路９０は、その他の場合に、ハイレベルの信号を、ＮＡＮＤゲート回路８３の他方の入力端子に出力する。
【０２４２】
以上を総合すると、電圧出力部８０Ｂは、クランプ電圧Ｓ８が第６閾値電圧Ｖｔｈ６（例えば、４．５Ｖ）より高い場合は、他の条件に依らず、第６閾値電圧Ｖｔｈ６を、出力電圧Ｓ１０として、電圧変化検出部１２４に出力する。
【０２４３】
次に、電圧出力部８０Ｂは、クランプ電圧Ｓ８が第６閾値電圧Ｖｔｈ６（例えば、４．５Ｖ）以下の場合は、検出制御信号Ｓ１がハイレベルの場合（電圧出力回路７が停止している場合）に、クランプ電圧Ｓ８を、出力電圧Ｓ１０として、電圧変化検出部１２４に出力する。
【０２４４】
更に、電圧出力部８０Ｂは、クランプ電圧Ｓ８が第６閾値電圧Ｖｔｈ６（例えば、４．５Ｖ）以下であり、且つ、検出制御信号Ｓ１がローレベルの場合（電圧出力回路７が動作している場合）であっても、次の条件下で、クランプ電圧Ｓ８を、出力電圧Ｓ１０として、電圧変化検出部１２４に出力する。即ち、電圧出力部８０Ｂは、クランプ電圧Ｓ８が第７閾値電圧Ｖｔｈ７（例えば、１．５Ｖ）以下であり、且つ、出力電圧制御信号Ｓ２が第３閾値電圧Ｖｔｈ３（例えば、３０ｍＶ）以下である場合に、クランプ電圧Ｓ８を、出力電圧Ｓ１０として、電圧変化検出部１２４に出力する。
【０２４５】
従って、電圧出力部８０Ｂがクランプ電圧Ｓ８を出力電圧Ｓ１０として出力するタイミングは、第２の実施の形態の電圧出力部８０と比較して、早くなる。これにより、電圧変化検出部１２４は、第２の実施の形態と比較して、早いタイミングから、コンデンサ２２の電圧のセンシングを開始することができる。これにより、電圧変化検出部１２４は、出力電圧Ｓ１０をより安定してセンシングすることができる。
【０２４６】
＜第４の実施の形態＞
図１３は、第４の実施の形態の制御装置を用いたシステムの構成を示す図である。なお、第１、第２若しくは第３の実施の形態、又は、第１若しくは第２の比較例と同様の構成要素については、同一の符号を付して、説明を省略する。
【０２４７】
システム１Ｃは、制御装置２Ｃを含む。制御装置２Ｃは、制御回路８Ｃを含む。制御回路８Ｃは、制御回路８Ａと比較して、電圧クランプ部５０に代えて、電圧クランプ部５０Ｃを含む。
【０２４８】
電圧クランプ部５０Ｃは、電圧クランプ部５０と比較して、ＮＯＴゲート回路（インバータ回路）５３と、トランスファーゲート５４及び５５と、を更に含む。
【０２４９】
ＮＯＴゲート回路５３の入力端子には、コンパレータ６２の出力信号が入力される。ＮＯＴゲート回路５３は、コンパレータ６２の出力信号がローレベルである場合に、ハイレベルの信号を、トランスファーゲート５４の制御端子に出力する。トランスファーゲート５５の制御端子には、コンパレータ６２の出力信号が入力される。
【０２５０】
トランスファーゲート５４の入力端子には、基準電位（例えば、接地電位）が入力される。トランスファーゲート５５の入力端子には、例えば、８Ｖが直流電源５１から入力される。
【０２５１】
以上を総合すると、出力電圧制御信号Ｓ２が第３閾値電圧Ｖｔｈ３（例えば、３０ｍＶ）以下である場合に、トランスファーゲート５４がオフ状態になり、トランスファーゲート５５がオン状態になる。これにより、トランジスタ５２のゲートには、バイアス電圧（例えば、８Ｖ）が印加される。従って、トランジスタ５２は、オン状態になり、電圧クランプ部５０Ｃは、クランプ電圧Ｓ８を出力する。
【０２５２】
一方、出力電圧制御信号Ｓ２が第３閾値電圧Ｖｔｈ３より高い場合に、トランスファーゲート５４がオン状態になり、トランスファーゲート５５がオフ状態になる。これにより、トランジスタ５２のゲートには、基準電位が印加されるので、バイアス電圧（例えば、８Ｖ）が印加されない。従って、トランジスタ５２は、オフ状態になり、電圧クランプ部５０Ｃは、クランプ電圧Ｓ８を出力しない。
【０２５３】
従って、トランジスタ５２は、検出センシング期間を含む期間ではオン状態になり、その他の期間（検出センシング期間を含まない期間）ではオフ状態になる。これにより、電圧クランプ部５０Ｃは、トランジスタ５２の消費電力を抑制できる。
【０２５４】
なお、第４の実施の形態と、第３の実施の形態と、を組み合わせても良い。即ち、制御回路８Ｃが、電圧出力部８０に代えて、電圧出力部８０Ｂを含んでも良い。
【０２５５】
＜第５の実施の形態＞
図１４は、第５の実施の形態の制御装置を用いたシステムの構成を示す図である。なお、第１、第２、第３若しくは第４の実施の形態、又は、第１若しくは第２の比較例と同様の構成要素については、同一の符号を付して、説明を省略する。
【０２５６】
システム１Ｄは、制御装置２Ｄを含む。制御装置２Ｄは、制御回路８Ｄを含む。制御回路８Ｄは、制御回路８Ｃと比較して、電圧クランプ部５０Ｃに代えて、電圧クランプ部５０Ｄを含む。
【０２５７】
電圧クランプ部５０Ｄは、電圧クランプ部５０Ｃと比較して、直流電源５６と、コンパレータ５７と、を更に含む。
【０２５８】
直流電源５６は、第５閾値電圧Ｖｔｈ５を出力する。第５閾値電圧Ｖｔｈ５は、第３閾値電圧Ｖｔｈ３（例えば、３０ｍＶ）より若干高い電圧が、例示される。例えば、第５閾値電圧Ｖｔｈ５は、３５ｍＶ程度が例示されるが、本開示はこれに限定されない。
【０２５９】
コンパレータ５７の反転入力端子には、出力電圧制御信号Ｓ２が入力される。コンパレータ５７の非反転入力端子には、第５閾値電圧Ｖｔｈ５（例えば、３５ｍＶ）が入力される。コンパレータ５７は、出力電圧制御信号Ｓ２が第５閾値電圧Ｖｔｈ５以下の場合には、ハイレベルの信号をＮＯＴゲート回路５３の入力端子及びトランスファーゲート５５の制御端子に出力する。コンパレータ５７は、出力電圧制御信号Ｓ２が第５閾値電圧Ｖｔｈ５より高い場合には、ローレベルの信号をＮＯＴゲート回路５３の入力端子及びトランスファーゲート５５の制御端子に出力する。
【０２６０】
以上を総合すると、出力電圧制御信号Ｓ２が第５閾値電圧Ｖｔｈ５（例えば、３５ｍＶ）以下である場合に、トランスファーゲート５４がオフ状態になり、トランスファーゲート５５がオン状態になる。これにより、トランジスタ５２のゲートには、バイアス電圧（例えば、８Ｖ）が印加される。従って、トランジスタ５２は、オン状態になり、電圧クランプ部５０Ｄは、クランプ電圧Ｓ８を出力する。
【０２６１】
一方、出力電圧制御信号Ｓ２が第５閾値電圧Ｖｔｈ５より高い場合に、トランスファーゲート５４がオン状態になり、トランスファーゲート５５がオフ状態になる。これにより、トランジスタ５２のゲートには、基準電位が印加されるので、バイアス電圧（例えば、８Ｖ）が印加されない。従って、トランジスタ５２は、オフ状態になり、電圧クランプ部５０Ｄは、クランプ電圧Ｓ８を出力しない。
【０２６２】
従って、電圧クランプ部５０Ｄがクランプ電圧Ｓ８の出力を開始するタイミングは、第４の実施の形態の電圧クランプ部５０Ｃと比較して、早くなる。また、電圧クランプ部５０Ｄがクランプ電圧Ｓ８の出力を終了するタイミングは、第４の実施の形態の電圧クランプ部５０Ｃと比較して、遅くなる。これにより、電圧クランプ部５０Ｄは、第４の実施の形態と比較して、クランプ電圧Ｓ８を出力する期間を長くすることができる。従って、電圧変化検出部１２４は、出力電圧Ｓ１０をより安定してセンシングすることができる。
【０２６３】
なお、第５の実施の形態と、第３の実施の形態と、を組み合わせても良い。即ち、制御回路８Ｄが、電圧出力部８０に代えて、電圧出力部８０Ｂを含んでも良い。
【０２６４】
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０２６５】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ  システム
２、２Ａ、２Ｂ、２Ｃ、２Ｄ  制御装置
３  マイクロコンピュータ
４、５１、５６、６３、６７、７２、８１、８７  直流電源
５  静電型トランスデューサ
６  コンデンサ
７  電圧出力回路
８、８Ａ、８Ｂ、８Ｃ、８Ｄ  制御回路
３０  電圧出力回路制御部
３１  スイッチング信号出力部
３２  エラーアンプ
３３、３４  バッファ
５０、５０Ｃ、５０Ｄ  電圧クランプ部
５２  トランジスタ
５３、７６、８４  ＮＯＴゲート回路
５４、５５、８５、８６  トランスファーゲート
６０  制御信号出力部
６１、７５  フリップフロップ
５７、６２、６６、７３、８２、８８  コンパレータ
６４  マスク回路
６５、８３、８９、９０  ＮＡＮＤゲート回路
７０  劣化検出部
７１  ワンショット回路
７４  ＯＲゲート回路
７７、７８  ＡＮＤゲート回路
７９  カウンタ
８０、８０Ｂ  電圧出力部
１２４  電圧変化検出部
１２５  出力電圧制御信号出力回路
１２６  劣化検出信号受信部
【図１】
2021002117.tif 000003
【図２】
2021002117.tif 000004
【図３】
2021002117.tif 000005
【図４】
2021002117.tif 000006
【図５】
2021002117.tif 000007
【図６】
2021002117.tif 000008
【図７】
2021002117.tif 000009
【図８】
2021002117.tif 000010
【図９】
2021002117.tif 000011
【図１０】
2021002117.tif 000012
【図１１】
2021002117.tif 000013
【図１２】
2021002117.tif 000014
【図１３】
2021002117.tif 000015
【図１４】
2021002117.tif 000016
【国際調査報告】
2021002117.tif 000017
2021002117.tif 000018
2021002117.tif 000019
2021002117.tif 000020