(57)【特許請求の範囲】
【請求項１】
情報の記憶を電荷の蓄積によりおこなう不揮発性半導体記憶装置であって、
第１の領域及び第２の領域を含む主表面を有する半導体基板と、
前記第１の領域の上に形成されたフローティングゲート及び前記フローティングゲートの上に形成されたコントロールゲートを含む記憶素子と、
前記第２の領域の上に形成されたゲート電極を含み、前記記憶素子を選択作動させる選択ゲートトランジスタと、
前記コントロールゲートと同じ幅であり、かつ前記フローティングゲートと異なるエッチングレートであり、かつ前記コントロールゲート上に位置する第１の膜と、
前記ゲート電極と同じ幅であり、かつ前記第１の膜と同じ材料を含み、かつ前記ゲート電極上に位置する第２の膜と、
を備え、
前記記憶素子は、前記第１の領域に形成された第１のソース／ドレインと、前記フローティングゲート及び前記コントロールゲートを挟むように前記第１のソース／ドレインと間隔をあけて前記第１の領域に形成された第２のソース／ドレインと、を含み、
前記選択ゲートトランジスタは、前記第２の領域に形成された第３のソース／ドレインと、前記ゲート電極を挟むように前記第３のソース／ドレインと間隔をあけて前記第２の領域に形成された第４のソース／ドレインと、を含み、
前記フローティングゲートと前記ゲート電極との間にある前記主表面には、溝部が不可避的に形成され、
前記溝部を覆うように前記主表面に形成され、かつ前記第２のソース／ドレインと前記第３のソース／ドレインとを電気的に接続する不純物領域を備え、
前記不純物領域は前記第１及び前記第４のソース／ドレインより不純物濃度が高い、不揮発性半導体記憶装置。
【請求項２】
請求項１において、
前記第１の膜の厚みは前記第２の膜の厚みより小さい、不揮発性半導体記憶装置。
【請求項３】
請求項１および２のいずれかにおいて、
前記第１及び前記第２の膜は絶縁膜を含む、不揮発性半導体記憶装置。
【請求項４】
請求項３において、
前記第１及び前記第２の膜はシリコン酸化膜を含む、不揮発性半導体記憶装置。
【請求項５】
請求項１〜４のいずれかにおいて、
前記第１の膜の厚みは８０〜２００ｎｍ、前記第２の膜の厚みは２００〜３００ｎｍである、不揮発性半導体記憶装置。
【請求項６】
請求項１〜５のいずれかにおいて、
前記記憶素子及び前記選択ゲートトランジスタは複数個あり、一個の前記選択ゲートトランジスタは、一個の前記記憶素子のみを選択作動させる不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、情報の記憶を電荷の蓄積によりおこなう不揮発性半導体記憶装置及びその製造方法に関するものであり、特に、電界効果トランジスタにより記憶素子を選択作動させる不揮発性半導体記憶装置及びその製造方法に関するものである。
【０００２】
【背景技術】
フローティングゲートとコントロールゲートを備えた記憶素子を有する不揮発性半導体記憶装置として、例えば、フラッシュメモリがある。フラッシュメモリには様々な型があり、電界効果トランジスタにより記憶素子を選択作動させる型がある。このような型のフラッシュメモリは、例えば、特開平６−２７５８４７号公報に開示されている。以下、特開平６−２７５８４７号公報に開示されたフラッシュメモリの製造方法を、図２３〜図３１を用いて説明する。
【０００３】
図２３に示すように、半導体基板２００の主表面の上に、順に、トンネル酸化膜となるシリコン酸化膜２０２、フローティングゲートとなるポリシリコン膜２０４を形成する。図２４に示すように、選択トランジスタ形成領域２３２上のポリシリコン膜２０４を選択的にエッチング除去し、記憶素子形成領域２３４上のポリシリコン膜２０４を残す。このポリシリコン膜２０４を以下、ポリシリコン膜２０４ａという。図２５に示すように、ポリシリコン膜２０４ａの上にＯＮＯ膜２０６、選択トランジスタ形成領域２３２上にゲート酸化膜となるシリコン酸化膜２０８をそれぞれ形成する。そしてＯＮＯ膜２０６及びシリコン酸化膜２０８の上にポリシリコン膜２１０を形成する。
【０００４】
図２６に示すように、ポリシリコン膜２１０の上にレジスト２１２を形成し、レジスト２１２をマスクとしてポリシリコン膜２１０を選択的にエッチング除去し、記憶素子形成領域２３４上のポリシリコン膜２１０を残した状態で、選択トランジスタ形成領域２３２上にゲート電極２１４を形成する。記憶素子形成領域２３４上のポリシリコン膜２１０を以下、ポリシリコン膜２１０ａという。このエッチングにより、ゲート電極２１４と後に形成されるフローティングゲートとの間にある半導体基板２００の主表面２３６の上のシリコン酸化膜２０８が露出する。図２７に示すように、レジスト２１２を除去し、レジスト２１６を記憶素子形成領域２３４及び選択トランジスタ形成領域２３２上に形成する。コントロールゲート形成のためのマスクとなるように、レジスト２１６をパターンニングする。
【０００５】
なお、レジスト２１６は、ゲート電極２１４を覆い、かつその端面２１６ａがポリシリコン膜２０４ａ，２１０ａの上に重ならないようにパターンニングされる。ゲート電極２１４を覆うのは、ゲート電極２１４はコントロールゲート及びフローティングゲートと同じ材料、すなわちポリシリコンで構成されているので、この後のコントロールゲート及びフローティングゲート形成のためのエッチングに際し、ゲート電極２１４がエッチングされるのを防ぐためである。端面２１６ａがポリシリコン膜２０４ａ、２１０ａの上に重ならないようにパターンニングするのは、端面２１６ａがポリシリコン膜２０４ａ，２１０ａの上に重なると、この後のコントロールゲート及びフローティングゲート形成のためにポリシリコン膜２１０ａ、２０４ａをエッチングする際、不必要なポリシリコン膜２１０ａ、２０４ａが半導体基板２００の主表面の上に残るからである。よって、ゲート電極２１４と後に形成されるフローティングゲートとの間にある主表面２３６の上のシリコン酸化膜２０８が露出した状態のままで、レジスト２１６はパターンニングされることになる。
【０００６】
レジスト２１６をマスクとして、まずポリシリコン膜２１０ａを選択的にエッチング除去し、コントロールゲート２１８を形成する。図２８に示すように、レジスト２１６をマスクとして、次にＯＮＯ膜２０６を選択的にエッチング除去する。このエッチングにより、露出しているシリコン酸化膜２０８もエッチングされ、ゲート電極２１４と後に形成されるフローティングゲートとの間にある主表面２３６が露出する。
【０００７】
図２９に示すように、レジスト２１６をマスクとして、さらにポリシリコン膜２０４ａを選択的にエッチング除去し、フローティングゲート２２０を形成する。主表面２３６が露出しているので、このエッチングにより、主表面２３６もエッチングされ、主表面２３６に溝部２２２が不可避的に形成される。レジスト２１６をマスクとして、次に半導体基板２００の主表面にイオン注入し、記憶素子形成領域２３４にソース／ドレイン２２４を形成し、かつ溝部２２２にソース／ドレイン２２４と電気的に接続する不純物領域２２６を形成する。
【０００８】
図３０に示すように、半導体基板２００の主表面にシリコン酸化膜２２８を形成し、ソース／ドレイン２２４を露出させるコンタクトホール２３８をシリコン酸化膜２２８に形成する。図３１に示すように、シリコン酸化膜２２８の上にアルミ配線２３０を形成する。アルミ配線２３０はコンタクトホール２３８内にも形成され、ソース／ドレイン２２４と電気的に接続されている。記憶素子２４２は、コントロールゲート２１８、フローティングゲート２２０及びソース／ドレイン２２４を備えている。選択トランジスタ２４４は、ゲート電極２１４及びソース／ドレイン２４０を備えている。
【０００９】
【発明が解決しようとする課題】
以上説明したように、従来は、コントロールゲート２１８とゲート電極２１４とは、別の工程で作製していた。このためコントロールゲート２１８形成のためのマスクと、ゲート電極２１４形成のためのマスクとのマスク合わせの余裕を考慮する必要があり、コントロールゲート２１８とゲート電極２１４との間の距離を縮小できない理由となっていた。
【００１０】
この発明は、かかる従来の問題を解決するためになされたものであり、コントロールゲートとゲート電極との間の距離を縮小することができる不揮発性半導体記憶装置及びその製造方法を提供することである。
【００１１】
【課題を解決するための手段】
この発明に従う不揮発性半導体記憶装置の製造方法は、第１の領域及び第２の領域を含む主表面を有する半導体基板と、第１の領域の上に形成されたフローティングゲート及びフローティングゲートの上に形成されたコントロールゲートを含む記憶素子と、第２の領域の上に形成されたゲート電極を含み、記憶素子を選択作動させる選択ゲートトランジスタと、を備えた不揮発性半導体記憶装置の製造方法であって、以下の工程を備える。
【００１２】
第１の領域の上にトンネル絶縁膜を形成する工程と、トンネル絶縁膜の上に、フローティングゲートとなる第１の導電体膜を形成する工程と、第１の導電体膜の上に、誘電体膜を形成する工程と、第２の領域の上に、ゲート絶縁膜を形成する工程と、誘電体膜及びゲート絶縁膜の上に、第２の導電体膜を形成する工程と、第２の導電体膜の上に、第１の導電体膜とエッチングレートが異なり、第１の導電体膜を選択的にエッチング除去する際に、マスクとなるマスク膜を形成する工程と、マスク膜及び第２の導電体膜を選択的にエッチング除去し、コントロールゲート及びゲート電極を同時に形成する工程と、を備える。コントロールゲートの上には、マスク膜が残っている。さらに、ゲート電極を覆うように、第１のレジストを形成する工程と、コントロールゲートの上のマスク膜及び第１のレジストをマスクとして第１の導電体膜を選択的にエッチング除去し、フローティングゲートを形成する工程と、を備えている。
【００１３】
この発明に従う不揮発性半導体記憶装置の製造方法は、コントロールゲートとゲート電極とを同時に形成しているので、コントロールゲート形成のためのマスクとゲート電極形成のためのマスクとのマスク合わせの余裕を考慮する必要がない。したがって、コントロールゲートとゲート電極との間の距離を縮小化できる。なぜ、同時に形成できるかというと、コントロールゲートの上にマスク膜があるので、これをマスクとしてフローティングゲートを形成できる。よって、ゲート電極を覆うように、第１のレジストを形成する工程において、第１の領域の第２の導電体膜の上に、第１のレジストを形成する必要がないからである。従来は、この第１のレジストをマスクとして、第２及び第１の導電体膜を選択的にエッチング除去し、コントロールゲート及びフローティングゲートを形成していたのである。
【００１４】
マスク膜を形成する工程からコントロールゲート及びゲート電極を同時に形成する好ましい工程として、マスク膜の上に、第２のレジストを形成する工程と、第２のレジストをマスクとしてマスク膜及び第２の導電体膜を選択的にエッチング除去し、コントロールゲート及びゲート電極を同時に形成する工程と、を含む工程がある。
【００１５】
マスク膜を形成する工程からコントロールゲート及びゲート電極を同時に形成するさらに好ましい工程として、マスク膜の上に、第３のレジストを形成する工程と、第３のレジストをマスクとしてマスク膜を選択的にエッチング除去する工程と、マスク膜をマスクとして第２の導電体膜を選択的にエッチング除去し、コントロールゲート及びゲート電極を同時に形成する工程と、を含む工程がある。
【００１６】
マスク膜は、絶縁膜を含むことが好ましい。また、マスク膜は、シリコン酸化膜を含むことが好ましい。また、マスク膜の厚みは２００〜３００ｎｍであるのが好ましい。
【００１７】
この発明に従う不揮発性半導体記憶装置の製造方法は、記憶素子及び選択ゲートトランジスタは複数個あり、一個の選択ゲートトランジスタは、一個の記憶素子のみを選択作動させる不揮発性半導体記憶装置の製造方法に適用することが好ましい。
【００１８】
この発明に従う不揮発性半導体記憶装置は、情報の記憶を電荷の蓄積によりおこなう不揮発性半導体記憶装置であって、第１の領域及び第２の領域を含む主表面を有する半導体基板と、第１の領域の上に形成されたフローティングゲート及びフローティングゲートの上に形成されたコントロールゲートを含む記憶素子と、第２の領域の上に形成されたゲート電極を含み、記憶素子を選択作動させる選択ゲートトランジスタと、コントロールゲートと同じ幅であり、かつフローティングゲートと異なるエッチングレートであり、かつコントロールゲート上に位置する第１の膜と、ゲート電極と同じ幅であり、かつ第１の膜と同じ材料を含み、かつゲート電極上に位置する第２の膜と、を備える。
【００１９】
この発明に従う不揮発性半導体記憶装置の好ましい態様として、第１の膜の厚みは第２の膜の厚みより小さい。
【００２０】
この発明に従う不揮発性半導体記憶装置の好ましい他の態様として、記憶素子は、第１の領域に形成された第１のソース／ドレインと、フローティングゲート及びコントロールゲートを挟むように第１のソース／ドレインと間隔をあけて第１の領域に形成された第２のソース／ドレインと、を含み、選択ゲートトランジスタは、第２の領域に形成された第３のソース／ドレインと、ゲート電極を挟むように第３のソース／ドレインと間隔をあけて第２の領域に形成された第４のソース／ドレインと、を含み、フローティングゲートとゲート電極との間にある主表面には、溝部が不可避的に形成され、不揮発性半導体記憶装置は、さらに、溝部を覆うように主表面に形成され、かつ第２のソース／ドレインと第３のソース／ドレインとを電気的に接続する不純物領域を備える。
【００２１】
この発明に従う不揮発性半導体記憶装置の好ましいさらに他の態様として、不純物領域は第１及び第４のソース／ドレインより不純物濃度が高い。
【００２２】
この発明に従う不揮発性半導体記憶装置の好ましいさらに他の態様として、第１及び第２の膜は絶縁膜を含む。
【００２３】
この発明に従う不揮発性半導体記憶装置の好ましいさらに他の態様として、第１及び第２の膜はシリコン酸化膜を含む。
【００２４】
この発明に従う不揮発性半導体記憶装置の好ましいさらに他の態様として、第１の膜の厚みは８０〜２００ｎｍ、第２の膜の厚みは２００〜３００ｎｍである。
【００２５】
この発明に従う不揮発性半導体記憶装置の好ましいさらに他の態様として、記憶素子及び選択ゲートトランジスタは複数個あり、一個の選択ゲートトランジスタは、一個の記憶素子のみを選択作動させる。
【００２６】
【発明の実施の形態】
以下説明する、この発明の実施の形態は、記憶素子が複数個あり、記憶素子を選択作動させる複数の選択トランジスタを備え、各選択トランジスタは１個の記憶素子のみを選択作動させる不揮発性半導体記憶装置にこの発明を適用したものである。ただし、この発明はこれに限定されることはなく、例えば、ＮＯＲ型、ＮＡＮＤ型、ＤＩＮＯＲ型のような選択トランジスタで記憶素子を選択作動させる不揮発性半導体記憶装置にもこの発明を適用することができる。
【００２７】
まず、記憶素子が複数個あり、記憶素子を選択作動させる複数の選択トランジスタを備え、各選択トランジスタは１個の記憶素子のみを選択作動させる不揮発性半導体記憶装置について、図３、４及び５を用いて説明する。図３は、このフラッシュメモリのメモリセル４００の概略図である。メモリセル４００は、選択トランジスタ４０１と記憶素子であるメモリトランジスタ４０２を有している。選択トランジスタ４０１は、ゲート４０１Ａを有し、メモリトランジスタ４０２はフローティングゲート４０３とコントロールゲート４０４を有している。選択トランジスタ４０１は、ＮチャネルＭＯＳＦＥＴであり、そのしきい値電圧は約０．７Ｖである。
【００２８】
メモリセル４００をチャネルホットエレクトロンにより、プログラムするには、正のプログラム高電圧Ｖpp、例えば５〜１２Ｖを選択トランジスタ４０１のゲート４０１Ａに、１２Ｖをメモリトランジスタ４０２のコントロールゲート４０４に印加し、同時にメモリトランジスタ４０２のソース４０８を接地電位Ｖssに保持し、選択トランジスタ４０１のドレイン４０６に、正のプログラム用パルスを印加することで達成される。例えば、約５Ｖのプログラム用パルスを、１００マイクロ秒印加する。図４において、メモリトランジスタ４０２のドレイン４０７（選択トランジスタ４０１のソースでもある）は、基板に高濃度ドーピング５１０をすることによって形成される。このドレインのイオン注入は、ドレイン４０７に近いチャネル領域５１１の部分の電界を強化する。これによって電子を加速し、電子が薄いトンネル膜を通過しフローティングゲート４０３へと移動する、電位エネルギー障壁を克服するに十分なほど活発な、高エネルギー電子の分布を生成する（例えばホットエレクトロン注入）。このドレイン４０７を高濃度にドーピングするイオン注入によって、プログラムの速度は一桁増加する。メモリトランジスタ４０２の幅が０．２５〜１．５μｍであるのに比較して、選択トランジスタ４０１の幅は典型的に、１．０〜５．０μｍであるので、選択トランジスタ４０１は、印加されたドレインのパルス電圧の微小部分を使う。
【００２９】
メモリセル４００の消去は、メモリトランジスタ４０２のソース４０８に５Ｖを印加し、その一方で、コントロールゲート４０４を−７Ｖに保持することによって達成される。図４に示すトンネル酸化膜４０５に高電界が生じ、それによりフローティングゲート４０３に集まった電子が電位エネルギー障壁を克服し、トンネル酸化膜４０５を抜けて（例えば、ファウラーノルドハイムトンネルによって）メモリトランジスタ４０２のソース４０８へと移動する。消去中は、ゲート４０１Ａには５〜１２Ｖの電圧が印加され、ドレイン４０６は浮遊状態に保たれている。
【００３０】
メモリトランジスタ４０２のソース４０８は、基板を高濃度にドーピング５１２することにより形成される。この高濃度ドーピングは、ジャンクションの絶縁破壊を増加させ、これによって消去中にフローティングゲートからの電子の移動を著しく加速する。このようにして、消去動作中にメモリトランジスタ４０２はそのしきい値電圧が負となる程度まで消去が進む。このため、メモリトランジスタ４０２はコントロールゲート４０４によってターンオフできない。しかしながら選択トランジスタ４０１は、この過剰消去がセルの作動に影響を与えることを防止する。具体的にいえば、選択トランジスタ４０１はフローティングゲートの状態によってコントロールされることがないので、選択トランジスタ４０１のしきい値電圧は約０．７Ｖに維持される。
【００３１】
上記のプログラム／消去動作以外にも、動作条件は様々に設定できる。例えば、プログラム、消去動作ともファウラーノルドハイムトンネリングによるときには、以下のような条件でもよい。プログラム時には、コントロールゲートを−８Ｖ、ソースを浮遊状態、ドレインを８Ｖ、選択トランジスタのゲートを８Ｖとする。消去時には、コントロールゲートを８Ｖ、ソースを−８Ｖ、ドレインを浮遊状態、選択トランジスタのゲートを８Ｖとする。
【００３２】
図５は、メモリセル４００Ａ−４００Ｄを含むメモリアレイ６００の概略図を示す。それぞれのメモリセルはメモリセル４００と同一である。セル４００Ａ、４００Ｂの選択トランジスタ４０１のドレイン４０６は金属のドレインビットライン６３１に結合されており、セル４００Ａ、４００Ｂのメモリトランジスタ４０２のソース４０８は金属ソースビットライン６３０に結合されている。メモリセル４００Ａとメモリセル４００Ｄの選択トランジスタ４０１のゲート４０１Ａは、ワード線５２０に結合されており、メモリセル４００Ａとメモリセル４００Ｄのコントロールゲート４０４は、コントロールライン５２１に結合されている。
【００３３】
図５において、メモリセル４００、例えばメモリセル４００Ａの読み出しを行うには、ワード線５２０を介してゲート４０１Ａ、コントロールライン５２１を介してコントロールゲート４０４にそれぞれ標準電圧Ｖcc（一般的には５Ｖ）を印加し、それと同時にドレインビットライン６３１につながれた従来のセンスアンプ（図示せず）によってメモリセル４００Ａを流れる読み出し電流を検知することによって達成することができる。もしメモリセル４００Ａが消去された場合（すなわち、フローティングゲート４０３の電荷が０あるいは相対的に正となっている場合）、選択トランジスタ４０１とメモリトランジスタ４０２は両方ともターンオンされ、センスアンプによって検知することのできる電流が、メモリセル４００Ａ中を流れる。もし、メモリセル４００Ａがプログラムされる場合（すなわち、フローティングゲート４０２が相対的に負の電荷を持っている場合）は、メモリトランジスタ４０２のしきい値電圧が供給電圧Ｖccを上回るまで上昇し、それによってメモリセル４００Ａ中に電流が流れるのを防ぐ。
【００３４】
この構成よって、ドレインのビットラインの電圧を受けるセンスアンプは、ソースのビットライン６３０へのフィードバック電圧を発生する。それによって、読み取り作動中のソースのビットライン６３０の電圧を増加させる。このようにして、ドレインのビットライン６３１の電圧降下が減速される。そのため、このメモリセルアレイによれば、従来のメモリセルアレイに比較して、次の論理状態サイクル中に検知が行えるようビットラインが、元の状態に復帰する時間が著しく減少する。
【００３５】
メモリトランジスタ４０２をスケーリングする上で主な制限となるのは、パンチスルーに対する要求である。ドレイン４０７とフローティングゲート４０３の容量接合により、メモリトランジスタ４０２は典型的にドレイン４０７との結合によってターオンする。この容量接合はチャネル長５１１（図４）のスケーラビリティを制限し、それによって５Ｖプログラミング性能に要するプログラミングスピードが向上しないよう制限してしまう。具体的には、ドレイン４０７からフローティングゲート４０３への容量接合は、メモリトランジスタ４０２のパンチスルーに対する許容度を悪化させ、そのためメモリトランジスタ４０２のドレイン電圧を扱う能力を制限してしまう。フリンジング容量、すなわち平行面容量以外の容量、の強い効果によって容量接合の効果はメモリトランジスタ４０２のゲートライン幅には比例しない。従って、このドレイン接合の効果は構造が小さくなるほど支配的になり、アクセスゲートのない従来のＥＥＰＲＯＭやフラッシュメモリにおいては、重大なスケーリング上の制約となる。ところで、プログラミングの速度は、有効チャネル長の逆数に対して指数的に増大する。
【００３６】
このメモリセルは、このスケーリングの問題を、メモリセル４００中に選択トランジスタ４０１を挿入することによって解決している。このメモリセルによれば、プログラムモードにおけるメモリトランジスタ４０２のパンチスルーを除去するので、チャネル長５１１をスケールすることができる。このスケーラビリティによって、チャネル長５１１を短くすることができ、これにより、従来に比較して、メモリセルのプログラミング速度を著しく向上することができる。さらに、ドレイン４０７にドープを施すことにより、メモリセル４００は５Ｖでのプログラム性能を十分に達成することができる。
【００３７】
（第１形態）
図１は、この発明に従う不揮発性半導体記憶装置の製造方法の第１形態により製造された不揮発性半導体記憶装置の部分断面図である。半導体基板の一例であるシリコン基板１０の主表面は、記憶素子の一例であるメモリセル１５が形成された第１の領域１１と選択ゲートトランジスタ１７が形成された第２の領域１３とに分けられている。第１の領域１１の上には、トンネル絶縁膜の一例であるシリコン酸化膜１２、シリコン酸化膜１２の上には、フローティングゲート８８、フローティングゲート８８の上には、誘電体膜の一例であるＯＮＯ膜１６、ＯＮＯ膜１６の上には、コントロールゲート８４が形成されている。コントロールゲート８４の上には、マスク膜の一例であるシリコン酸化膜７６（厚さ８０〜２００ｎｍ）が形成されている。第１の領域１１には、コントロールゲート８４及びフローティングゲート８８を挟むように、間隔をあけてソース／ドレイン９６、９７が形成されている。
【００３８】
第２の領域１３の上には、ゲート絶縁膜の一例であるゲート酸化膜２０、ゲート酸化膜２０の上には、ゲート電極８２が形成されている。ゲート電極８２の上には、シリコン酸化膜７６（厚さ２００〜３００ｎｍ）が形成されている。第２の領域１３には、ゲート電極８２を挟むように、間隔をあけてソース／ドレイン９９、１００が形成されている。
【００３９】
フローティングゲート８８とゲート電極８２との間のシリコン基板１０の主表面には、不可避的に形成された溝部９０がある。溝部９０を覆うように、Ｎ+型領域９４及び９８が形成され、Ｎ+型領域９４とＮ+型領域９８とが、溝部９０で重なるように形成されている。Ｎ+型領域９４は、Ｎ+型領域９８よりシリコン基板１０中に深く形成されている。第１の領域１１側にあるＮ+型領域９４及び９８で、ソース／ドレイン９７が構成されている。第２の領域１３側にあるＮ+型領域９８でソース／ドレイン９９が構成されている。Ｎ+型領域９４及びＮ+型領域９８により構成される不純物領域は、ソース／ドレイン９６、９９、１００より高濃度である。
【００４０】
シリコン基板１０の主表面は、メモリセル１５及び選択ゲートトランジスタ１７を覆うように、シリコン酸化膜４４が形成されている。シリコン酸化膜４４には、ソース／ドレイン９６を露出させるコンタクトホール４６ａ及びソース／ドレイン１００を露出させるコンタクトホール４６ｂが形成されている。シリコン酸化膜４４の上には、アルミ配線４８ａ及び４８ｂが形成されている。アルミ配線４８ａは、コンタクトホール４６ａ内にも形成され、ソース／ドレイン９６と電気的に接続されている。同様に、アルミ配線４８ｂは、コンタクトホール４６ｂ内にも形成され、ソース／ドレイン１００と電気的に接続されている。
【００４１】
図２は、図５の４００Ａの部分における不揮発性半導体記憶装置の平面図であり、図１は、図２をＡ−Ａ線矢印方向から切断した断面図である。縦方向に間隔をあけて、コントロールゲート３７、アルミ配線４８ａ、コントロールゲート８４、溝部９０、ゲート電極８２、アルミ配線４８ｂが形成されている。コントロールゲート８４、ゲート電極８２が、それぞれ図５に示すコントロールゲート４０４、ゲート４０１Ａに対応している。
【００４２】
次に、この発明に従う不揮発性半導体記憶装置の製造方法の第１形態を説明する。図６に示すように、シリコン基板１０の主表面の上に、例えば熱酸化法によって厚さ７〜１０ｎｍのトンネル絶縁膜となるシリコン酸化膜１２を形成する。シリコン酸化膜１２の上に、例えばＣＶＤ法によって、第１の導電体膜の一例である厚さ１００〜２００ｎｍのポリシリコン膜１４を形成する。
【００４３】
図７に示すように、例えばフォトエッチング法により、第２の領域１３の上のポリシリコン膜１４を選択的にエッチング除去する。そして、第１の領域１１の上にあるポリシリコン膜１４を覆うように、ＯＮＯ膜１６を、シリコン基板１０の主表面に形成する。ＯＮＯ膜１６のＯ膜の部分は、例えばＣＶＤ法又は熱酸化法により形成され、Ｎ膜の部分は、例えばＣＶＤ法により形成される。
【００４４】
図８に示すように、シリコン基板１０の主表面の上に、レジスト１８を形成する。そして、第２の領域１３上のレジスト１８を除去する。レジスト１８をマスクとして、第２の領域１３の上のＯＮＯ膜１６、シリコン酸化膜１２をエッチング除去し、シリコン基板１０の主表面を露出させる。図９に示すように、例えば熱酸化法によって、第２の領域１３の上に、厚さ５〜２０ｎｍのゲート酸化膜２０を形成する。
【００４５】
図１０に示すように、シリコン基板１０の主表面全面に、例えばＣＶＤ法を用いて、第２の導電体膜の一例である厚さ２００〜４００ｎｍのポリシリコン膜２４を形成する。なお、第２の導電体膜の他の例として、厚さ８０〜２００ｎｍのポリシリコン膜と、その上に形成された厚さ８０〜２００ｎｍのＷＳｉ2、ＭｏＳｉ2、ＣｏＳｉ2、ＴｉＳｉ2などからなるシリサイドの積層構造がある。ポリシリコン膜２４の上に、例えばＣＶＤ法を用いて厚さ２００〜３００ｎｍのシリコン酸化膜７６を形成する。このシリコン酸化膜７６が、マスク膜の一例である。シリコン酸化膜７６の上に、レジスト８０を形成する。レジスト８０が第２のレジストである。そしてレジスト８０を、コントロールゲート及びゲート電極のパターンにパターニングする。
【００４６】
図１１に示すように、レジスト８０をマスクとして、シリコン酸化膜７６及びポリシリコン膜２４を順に選択的にエッチング除去し、コントロールゲート８４及びゲート電極８２を同時に形成する。そして、レジスト８０を除去する。
【００４７】
図１２に示すように、シリコン基板１０の主表面の上にレジスト８６を形成する。レジスト８６を、ゲート電極８２を覆うパターンにパターニングする。このレジスト８６が第１のレジストである。
【００４８】
図１３に示すように、コントロールゲート８４の上のシリコン酸化膜７６及びレジスト８６をマスクとして、ＯＮＯ膜１６を選択的にエッチング除去し、コントロールゲート８４の下に位置するＯＮＯ膜１６を残す。このＯＮＯ膜１６の選択的エッチング除去により、フローティングゲートとゲート電極との間にあるシリコン基板１０の主表面の上にあるシリコン酸化膜２０もエッチングされ、シリコン基板１０の主表面が露出する。続いて、ポリシリコン膜１４を選択的にエッチング除去し、フローティングゲート８８を形成する。このエッチングにより、シリコン基板１０の主表面の露出部分もエッチングされ、シリコン基板１０に溝部９０が形成される。溝部９０の深さは、１００〜３００ｎｍである。
【００４９】
図１３で示す工程で説明したように、ＯＮＯ膜１６の選択的エッチング除去及びポリシリコン膜１４の選択的エッチング除去に、コントロールゲート８４の上のシリコン酸化膜７６がマスクとして用いられる。このエッチングによりシリコン酸化膜７６も削られる。よって、コントロールゲート８４の上のシリコン酸化膜７６の厚みは、ゲート電極８２の上のシリコン酸化膜７６の厚みより小さい。
【００５０】
図１４に示すように、シリコン基板１０の主表面の上にレジスト９２を形成する。レジスト９２は、ソース／ドレイン９６が形成される第１の領域１１を覆い、かつその端面９２ａがコントロールゲート８４の上に位置するように及びソース／ドレイン１００が形成される第２の領域１３を覆い、かつその端面９２ｂがゲート電極８２と溝部９０との間に位置するようにパターニングされる。
【００５１】
レジスト９２をマスクとして、溝部９０を覆うようにシリコン基板１０の主表面に４０〜１２０ＫｅＶ、１Ｅ１４〜６Ｅ１５／ｃｍ2の条件でリンのイオン注入をする。次に３０〜８０ＫｅＶ、１Ｅ１５〜６Ｅ１５／ｃｍ2の条件でリン又はヒ素のイオン注入をする。イオン注入後、注入されたイオンを熱処理し、Ｎ+型領域９４を形成する。Ｎ+型領域９４の深さは、２００〜６００ｎｍ、不純物濃度は、１Ｅ１８〜１Ｅ２１／ｃｍ3である。Ｎ+型領域９４を形成する熱処理の条件は、雰囲気がＮ2又はＮ2／Ｏ2、温度が９００〜９５０度、時間が３０〜１８０分である。上記したイオン注入及び熱処理により、溝部９０を覆うようにシリコン基板１０の主表面には、Ｎ+型領域９４が形成される。
【００５２】
図１５に示すように、コントロールゲート８４の上のシリコン酸化膜７６及びゲート電極８２の上のシリコン酸化膜７６をマスクとして、シリコン基板１０の主表面に、４０〜１２０ＫｅＶ、５Ｅ１２〜５Ｅ１４／ｃｍ2の条件でリンのイオン注入をする。次に３０〜８０ＫｅＶ、１Ｅ１５〜６Ｅ１５／ｃｍ2の条件でリン又はヒ素のイオン注入をする。これらのイオン注入をし、熱処理することによりソース／ドレイン９６、Ｎ+型領域９８及びソース／ドレイン１００を形成する。Ｎ+型領域９８の深さは、１００〜４００ｎｍ、不純物濃度は、１Ｅ１７〜１Ｅ２１／ｃｍ3である。
【００５３】
図１に示すように、シリコン基板１０の主表面全面に、例えばＣＶＤ法により層間絶縁膜となるシリコン酸化膜４４を形成する。層間絶縁膜としてシリコン酸化膜の代わりに、ＰＳＧ膜、ＳＯＧ膜またはＢＰＳＧ膜を用いてもよい。ＰＳＧ膜、ＳＯＧ膜またはＢＰＳＧ膜を単独に用いた一層構造でもよいし、または、シリコン酸化膜、ＰＳＧ膜、ＳＯＧ膜またはＢＰＳＧ膜を組み合わせた多層構造でもよい。次に、パターニングされたレジストを用いて、シリコン酸化膜４４を選択的にエッチング除去し、ソース／ドレイン９６を露出させるコンタクトホール４６ａ、ソース／ドレイン１００を露出させるコンタクトホール４６ｂを形成する。そして、シリコン酸化膜４４の上に例えばスパッタリング法を用いてアルミニウム膜を形成する。このアルミニウム膜にパターニングを施し、アルミ配線４８ａ、４８ｂを形成する。なお、アルミ配線の代わりに、アルミニウムに銅等を含んだアルミ合金配線でもよい。
【００５４】
この第１形態では、図１１に示すように、コントロールゲート８４とゲート電極８２とを同時に形成しているので、コントロールゲート８４形成のためのマスクとゲート電極８２形成のためのマスクとのマスクあわせの余裕を考慮する必要がない。このため、コントロールゲート８４とゲート電極８２との間の距離を小さくすることができ、不揮発性半導体記憶装置の微細化を図ることができる。
【００５５】
また、溝部９０のＮ+型領域９４及び９８から構成される不純物領域は、図１４で説明したイオン注入及び図１５で説明したイオン注入という２回のイオン注入により形成される。一方、ソース／ドレイン９６、９９及び１００は、図１５で説明したイオン注入で形成され、このイオン注入は、ソース／ドレイン９６、９９及び１００に要求される不純物濃度及び深さの条件で行われる。よって、溝部９０の不純物領域の拡散抵抗を下げつつ、かつソース／ドレイン９６、９９及び１００はそれらの要求される不純物濃度及び深さで形成することができる。また、コントロールゲート８４と溝部９０との間にレジスト９２の端面９２ａが位置していないので、コントロールゲートと溝部との間は、マスク合わせの余裕を考慮する必要がなく、コントロールゲートと溝部との間の距離を短くでき、よって、不揮発性半導体記憶装置の高密度及び高集積化を達成できる。
【００５６】
（第２形態）
この発明に従う不揮発性半導体記憶装置の製造方法の第２形態を説明する。図１６に示すように、第１形態と同じ方法でポリシリコン膜２４を形成するまでの工程を行う。そして、ポリシリコン膜２４の上に、例えばＣＶＤ法を用いて厚さ２００〜３００ｎｍのシリコン酸化膜７７を形成する。このシリコン酸化膜７７が、マスク膜の一例である。シリコン酸化膜７７の上に、レジスト８１を形成し、レジスト８１をパターニングする。このレジスト８１が第３のレジストである。図１７に示すように、まずレジスト８１をマスクとして、シリコン酸化膜７７を選択的にエッチング除去する。図１８に示すように、レジスト８１を除去し、シリコン酸化膜７７をマスクとして、ポリシリコン膜２４を選択的にエッチング除去し、コントロールゲート１０４及びゲート電極１０２を同時に形成する。
【００５７】
図１９に示すように、シリコン基板１０の主表面にレジスト１０６を形成する。そしてゲート電極１０２を覆うパターンにレジスト１０６をパターニングする。このレジストが第１のレジストである。図２０に示すように、コントロールゲート１０４の上のシリコン酸化膜７７及びレジスト１０６をマスクとして、ＯＮＯ膜１６、ポリシリコン膜１４を順に選択的にエッチング除去し、フローティングゲート１１０を形成する。第１形態で説明した同じ理由で、フローティングゲート１１０とゲート電極１０２との間のシリコン基板１０の主表面には不可避的に溝部１０８が形成される。
【００５８】
図２０で示す工程で説明したように、ＯＮＯ膜１６の選択的エッチング除去及びポリシリコン膜１４の選択的エッチング除去に、コントロールゲート１０４の上のシリコン酸化膜７７がマスクとして用いられる。このエッチングによりシリコン酸化膜７７も削られる。よって、コントロールゲート１０４の上のシリコン酸化膜７７の厚みは、ゲート電極１０２の上のシリコン酸化膜７７の厚みより小さい。
【００５９】
図２１に示すように、シリコン基板１０の主表面にレジスト９２を形成する。レジスト９２は、ソース／ドレイン９６が形成される第１の領域１１を覆い、かつその端面９２ａがコントロールゲート１０４の上に位置するように及びソース／ドレイン１００が形成される第２の領域１３を覆い、かつその端面９２ｂがゲート電極１０２と溝部１０８との間に位置するようにパターニングされる。レジスト９２をマスクとして、シリコン基板１０に第１のイオン注入をし、かつ熱処理することにより、溝部１０８を覆うＮ+型領域９４を形成する。イオン注入及び熱処理の条件は第１形態と同じである。
【００６０】
図２２に示すように、コントロールゲート１０４の上のシリコン酸化膜７７及びゲート電極１０２の上のシリコン酸化膜７７をマスクとして、シリコン基板１０の主表面に第２のイオン注入をし、かつ熱処理することにより、ソース／ドレイン９６、１００及び溝部１０８を覆うＮ+型領域９８を形成する。イオン注入の条件は第１形態と同じである。第１の領域１１側にあるＮ+型領域９４及び９８で、ソース／ドレイン９７が構成される。また、第２の領域１３側にあるＮ+型領域９８でソース／ドレイン９９が構成される。以下の工程は第１形態と同じである。
【００６１】
この発明の第２形態は、第１形態と同じ効果を有するほか、さらに次の効果を有する。図１８に示すように、第２形態は、シリコン酸化膜７７をマスクとして、コントロールゲート１０４及びゲート電極１０２を形成している。従って、レジストをマスクとしてコントロールゲート及びゲート電極を形成する場合に比べ、コントロールゲート及びゲート電極の形状を正確にすることができる。
【図面の簡単な説明】
【図１】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態により製造された不揮発性半導体記憶装置の部分断面図である。
【図２】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態により製造された不揮発性半導体記憶装置の部分平面図である。
【図３】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態を適用したフラッシュメモリのメモリセルの概略図である。
【図４】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態を適用したフラッシュメモリのメモリセルの概略断面図である。
【図５】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態を適用したフラッシュメモリのメモリセルアレイの概略断面図である。
【図６】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第１工程を説明するための部分断面図である。
【図７】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第２工程を説明するための部分断面図である。
【図８】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第３工程を説明するための部分断面図である。
【図９】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第４工程を説明するための部分断面図である。
【図１０】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第５工程を説明するための部分断面図である。
【図１１】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第６工程を説明するための部分断面図である。
【図１２】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第７工程を説明するための部分断面図である。
【図１３】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第８工程を説明するための部分断面図である。
【図１４】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第９工程を説明するための部分断面図である。
【図１５】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第１０工程を説明するための部分断面図である。
【図１６】この発明に従う不揮発性半導体記憶装置の製造方法の第２形態の第１工程を説明するための部分断面図である。
【図１７】この発明に従う不揮発性半導体記憶装置の製造方法の第２形態の第２工程を説明するための部分断面図である。
【図１８】この発明に従う不揮発性半導体記憶装置の製造方法の第２形態の第３工程を説明するための部分断面図である。
【図１９】この発明に従う不揮発性半導体記憶装置の製造方法の第２形態の第４工程を説明するための部分断面図である。
【図２０】この発明に従う不揮発性半導体記憶装置の製造方法の第２形態の第５工程を説明するための部分断面図である。
【図２１】この発明に従う不揮発性半導体記憶装置の製造方法の第２形態の第６工程を説明するための部分断面図である。
【図２２】この発明に従う不揮発性半導体記憶装置の製造方法の第２形態の第７工程を説明するための部分断面図である。
【図２３】従来の不揮発性半導体記憶装置の製造方法の一例の第１工程を説明するための部分断面図である。
【図２４】従来の不揮発性半導体記憶装置の製造方法の一例の第２工程を説明するための部分断面図である。
【図２５】従来の不揮発性半導体記憶装置の製造方法の一例の第３工程を説明するための部分断面図である。
【図２６】従来の不揮発性半導体記憶装置の製造方法の一例の第４工程を説明するための部分断面図である。
【図２７】従来の不揮発性半導体記憶装置の製造方法の一例の第５工程を説明するための部分断面図である。
【図２８】従来の不揮発性半導体記憶装置の製造方法の一例の第６工程を説明するための部分断面図である。
【図２９】従来の不揮発性半導体記憶装置の製造方法の一例の第７工程を説明するための部分断面図である。
【図３０】従来の不揮発性半導体記憶装置の製造方法の一例の第８工程を説明するための部分断面図である。
【図３１】従来の不揮発性半導体記憶装置の製造方法の一例の第９工程を説明するための部分断面図である。
【符号の説明】
１０  シリコン基板
１１  第１の領域
１２  トンネル酸化膜
１３  第２の領域
１４、２４  ポリシリコン膜
１５  メモリセル
１６  ＯＮＯ膜
１７  選択ゲートトランジスタ
２０  ゲート酸化膜
３７、８４、１０４  コントロールゲート
８０、８１、８６、１０６  レジスト
８８、１１０  フローティングゲート
９６、９７、９９、１００  ソース／ドレイン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0003821192.tif 000007
【図７】
0003821192.tif 000008
【図８】
0003821192.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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