(57)【要約】  入力端子（５）及び出力端子（１０）の間には、第１及び第２のトランジスタ（ＰＭＯＳ５，ＰＭＯＳ６）が直列接続される。第２のトランジスタ（ＰＭＯＳ６）のバックゲート及びソースの間には、第３のトランジスタ（ＰＭＯＳ１３）が接続される。チャージポンプ回路の動作停止状態にオフされる第３のトランジスタ（ＰＭＯＳ１３）の寄生ダイオード（Ｄ２３）の極性は、第２のトランジスタ（ＰＭＯＳ６）の寄生ダイオード（Ｄ１０）とは逆である。チャージポンプ回路の動作停止状態では、スイッチ駆動回路（２１）が入力電圧（ＶＩＮ）を第３のトランジスタ（ＰＭＯＳ１３）のゲートへ出力するとともに、ディスチャージ素子（７）がオンされて出力端子（１０）を放電する。
2020136821.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧を昇圧した出力電圧を発生するチャージポンプ回路であって、
前記入力電圧が入力される入力端子と、
前記出力電圧を出力する出力端子と、
前記入力端子及び前記出力端子の間に直列に接続され、複数のスイッチ素子をそれぞれ構成する複数の第１のＰ型トランジスタと、
前記チャージポンプ回路の昇圧動作状態において、互いに相補の第１及び第２のクロックの一方のクロックに従って、前記複数の第１のＰ型トランジスタの各々の制御電極に対して基準電圧及び前記出力電圧の一方を選択的に出力して、前記複数のスイッチ素子のオンオフをそれぞれ制御する複数のスイッチ駆動回路と、
前記チャージポンプ回路の動作停止状態においてオンすることで前記出力端子を放電するディスチャージ素子と、
前記複数のスイッチ素子のうちの隣接する２個のスイッチ素子の接続点に接続された第１の端子を有するキャパシタと、
前記第１又は第２のクロックに従って、前記キャパシタの第２の端子に、基準電圧及び前記入力電圧の一方を選択的に出力する電圧選択回路と、
前記複数の第１のＰ型トランジスタのうちの少なくとも１つの第１のＰ型トランジスタにおけるバックゲートと、当該第１のＰ型トランジスタの２個の主電極のうちの前記出力端子側の主電極との間に接続されたバックゲート切断スイッチ素子と、
前記昇圧動作状態に前記バックゲート切断スイッチ素子をオンする一方で、前記動作停止状態に前記バックゲート切断スイッチ素子をオフするバックゲート切断スイッチ駆動回路とを備え、
前記バックゲート切断スイッチ素子を構成する第２のＰ型トランジスタは、
前記第１のＰ型トランジスタのバックゲートと接続される第１の主電極と、
前記第１のＰ型トランジスタの前記出力端子側の主電極と接続された第２の主電極とを  前記第２のＰ型トランジスタにおけるバックゲートは、前記第１の主電極と接続され、
前記複数のスイッチ駆動回路のうちの、前記バックゲート切断スイッチ素子が接続された前記少なくとも第１のＰ型トランジスタに対応する、少なくとも１つの第１のスイッチ駆動回路は、前記出力電圧が低下したときに、前記出力電圧に代えて前記入力電圧を当該第１のＰ型トランジスタにおける制御電極に対して選択的に出力する、チャージポンプ回路。
【請求項２】
前記第１のスイッチ駆動回路は、
電源ノードと前記基準電圧を伝達する基準電圧ノードとの間に接続されて、前記第１又は第２のクロックに応じて、対応するスイッチ素子を構成する前記第１のＰ型トランジスタの制御電極と接続される出力ノードに対して、前記電源ノード及び前記基準電圧ノードの一方を選択的に接続する信号伝達回路と、
前記電源ノードと、前記入力端子及び前記出力端子との間に接続されて、前記チャージポンプ回路の昇圧動作状態には前記出力端子と前記電源ノードとを接続する一方で、前記チャージポンプ回路の動作停止状態には前記入力端子と前記電源ノードとを接続する電圧切換回路とを含み、
前記チャージポンプ回路の動作停止状態において、前記第１のスイッチ駆動回路に入力される前記第１又は第２のクロックは、前記信号伝達回路が前記出力ノードを前記電源ノードと接続する論理レベルに固定される、請求項１記載のチャージポンプ回路。
【請求項３】
前記チャージポンプ回路の前記動作停止状態から前記昇圧動作状態への遷移時において、前記入力端子の前記入力電圧によって前記出力端子を充電するプリチャージ期間が設けられ、
前記プリチャージ期間において、前記ディスチャージ素子はオフされるとともに、前記複数のスイッチ駆動回路の各々は、前記複数のスイッチ素子の各々を構成する前記第２のＰ型トランジスタをオンするために前記基準電圧を出力する、請求項１又は２に記載のチャージポンプ回路。
【請求項４】
前記バックゲート切断スイッチ素子は、前記複数のスイッチ素子のうちの２個以上のスイッチ素子の各々に対して接続され、
各前記バックゲート切断スイッチ素子は、共通の前記バックゲート切断スイッチ駆動回路からの出力電圧が前記第２のＰ型トランジスタの前記制御電極に供給されることによって、前記出力電圧の低下時にオンからオフに変化する、請求項１〜３のいずれか１項に記載のチャージポンプ回路。
【請求項５】
請求項１〜４のいずれか１項に記載されたチャージポンプ回路と、
前記チャージポンプ回路の前記出力電圧を受けて動作する半導体素子とを備える、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャージポンプ回路及び当該チャージポンプ回路を備える半導体装置に関する。
【背景技術】
【０００２】
入力端子の入力電圧を昇圧した出力電圧を出力端子に得る回路として、特開２００３−３３００６号公報（特許文献１）及び特開２００６−６７７６４号公報（特許文献２）等に記載されたチャージポンプ回路が公知である。チャージポンプ回路は、入力端子及び出力端子の間に直列接続された複数のスイッチ素子のオン及びオフがクロック信号に応じて切換えられることによるキャパシタの充放電によって、入力電圧を昇圧した出力電圧を出力端子に発生される。【０００３】
これらのチャージポンプ回路では、動作停止状態において、上記複数のスイッチ素子の寄生ダイオードを介して、入力端子から出力端子へ電流が供給されることにより、出力電圧を０Ｖ（接地電圧）に下げることが困難である。これにより、チャージポンプ回路の出力電圧を電源とする回路群では、電圧が印加されることによってリーク電流が発生する。【０００４】
半導体素子の微細化が進展するとリーク電流が増大するため、上述のチャージポンプ回路での問題は、電子機器の動作停止時における消費電流（言い換えると、待機電力）に大きく影響する。【０００５】
特許文献１では、チャージポンプ回路において、入力電圧の供給を遮断するためのトランジスタ、及び、出力電圧を接地電圧に強制的に固定するためのトランジスタを追加配置して、両トランジスタをリセット信号に応じて動作させる構成が開示される。これにより、チャージポンプ回路の動作停止時に、入力端子から出力端子への電流を遮断し、かつ、出力電圧を接地電圧に固定される。【０００６】
特許文献２には、入力端子及び接続端子間に接続されるスイッチ素子のバックゲートの接続先を切り換える機構を設けるとともに、チャージポンプ回路の動作中と動作停止中との間で寄生ダイオードの極性を反転させることで、動作停止時の消費電流を低減することが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−３３００６号公報
【特許文献２】特開２００６−６７７６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１の構成では、入力電圧の供給を遮断するためのトランジスタを、チャージポンプ回路の動作時には出力端子への供給電流が通過する。このため、チャージポンプ回路の電流能力を確保するためには、上記遮断用に追加されるトランジスタの素子サイズが大きくならざるを得ない。従って、回路の大型化が懸念される。【０００９】
特許文献２では、入力端子及び出力端子間に直列接続される複数のスイッチ素子がＮチャネル型トランジスタで構成されている。このため、チャージポンプ回路の動作停止時には、ゲート電圧の低下に応じてＮチャネル型トランジスタがオフされると、寄生ダイオードの極性を反転させてバックゲートを経由した電流経路を遮断することで、入力端子から出力端子への電流を遮断できる。【００１０】
しかしながら、上記複数のスイッチ素子がＰチャネル型トランジスタで構成された場合には、チャージポンプ回路の動作時に当該Ｐチャネル型トランジスタをオフするためにはゲート電圧を出力電圧レベルとする必要がある一方で、動作停止時には、出力電圧を接地電圧まで低下させると、当該Ｐチャネル型トランジスタをオフできなくなることで、入力端子から出力端子への電流を遮断できなくなることが懸念される。【００１１】
即ち、Ｐチャネル型トランジスタで構成された複数のスイッチ素子に対して、特許文献２を組み合わせると、出力電圧が０Ｖに放電されることにより、複数のスイッチ素子を構成するＰチャネル型トランジスタのゲートに供給される電圧も０Ｖとなるため、各スイッチ素子がオフできくなり、複数のスイッチ素子を介して入力端子から出力端子へと電流が供給されることが懸念される。【００１２】
本発明は、このような課題を解決するためになされたものであって、その主な目的は、動作停止状態において、入力端子から出力端子への電流供給を遮断して出力端子の放電可能なチャージポンプ回路の構成を提供することである。
【課題を解決するための手段】
【００１３】
本発明のある局面では、入力電圧を昇圧した出力電圧を発生するチャージポンプ回路は、入力電圧が入力される入力端子と、出力電圧を出力する出力端子と、複数の第１のＰ型トランジスタと、複数のスイッチ駆動回路と、第１及び第２の端子を有するキャパシタと、電圧選択回路と、バックゲート切断スイッチ素子と、バックゲート切断スイッチ駆動回路と、放電素子とを備える。放電素子は、チャージポンプ回路の動作停止状態においてオンすることで出力端子を放電する。複数の第１のＰ型トランジスタは、入力端子及び出力端子の間に直列に接続され、複数のスイッチ素子をそれぞれ構成する。複数のスイッチ駆動回路は、互いに相補の第１及び第２のクロックの一方のクロックに従って、複数の第１のＰ型トランジスタの各々の制御電極に対して基準電圧及び出力電圧の一方を選択的に出力して、複数のスイッチ素子のオンオフをそれぞれ制御する。キャパシタの第１の端子は、複数のスイッチ素子のうちの隣接する２個のスイッチ素子の接続点に接続される。電圧選択回路は、第１又は第２のクロックに従って、キャパシタの第２の端子に、基準電圧及び入力電圧の一方を選択的に出力する。バックゲート切断スイッチ素子は、複数の第１のＰ型トランジスタのうちの少なくとも１つの第１のＰ型トランジスタにおけるバックゲートと、当該第１のＰ型トランジスタの２個の主電極のうちの出力端子側の主電極との間に接続される。バックゲート切断スイッチ駆動回路は、昇圧動作状態にバックゲート切断スイッチ素子をオンする一方で、動作停止状態にバックゲート切断スイッチ素子をオフする。バックゲート切断スイッチ素子を構成する第２のＰ型トランジスタは、第１のＰ型トランジスタにおけるバックゲートと接続される第１の主電極と、第１のＰ型トランジスタの出力端子側の主電極と接続された第２の主電極とを有する。第２のＰ型トランジスタにおけるバックゲートは、第１の主電極と接続される。複数のスイッチ駆動回路のうちの、バックゲート切断スイッチ素子が接続された少なくとも１つの第１のＰ型トランジスタに対応する、少なくとも１つの第１のスイッチ駆動回路は、チャージポンプ回路の動作停止状態において、入力電圧を第１のＰ型トランジスタにおける制御電極に対して出力する。
【発明の効果】
【００１４】
上記チャージポンプ回路によれば、動作停止状態には、第１のスイッチ駆動回路による第１のＰ型トランジスタのゲートへの入力電圧の供給と、第２のＰ型トランジスタに形成される寄生ダイオードによって入力端子から出力端子への電流を遮断することができる。とともに、出力端子を放電して、出力電圧を接地電圧まで低下することができる。
【図面の簡単な説明】
【００１５】
【図１】比較例に係るチャージポンプ回路の構成を説明する回路図である。
【図２】チャージポンプ回路に入力されるクロック信号の波形図である。
【図３】図１に示されたチャージポンプ回路の昇圧動作を説明する図表である。
【図４】実施の形態１に係るチャージポンプ回路の構成例を説明する回路図である。
【図５】図４に示されたチャージポンプにおけるスイッチ素子の電流遮断構造を説明するための概念的な断面図である。
【図６】実施の形態１に係るチャージポンプ回路の動作停止状態及び昇圧動作状態での挙動を説明する図表である。
【図７】実施の形態１に係るチャージポンプ回路の昇圧動作開始時の制御処理を説明するフローチャートである。
【図８】実施の形態１の第１の変形例に係るチャージポンプ回路の構成を説明する回路図である。
【図９】実施の形態１の第２の変形例に係るチャージポンプ回路の構成を説明する回路図である。
【図１０】実施の形態２に係るチャージポンプ回路の構成例を説明する回路図である。
【図１１】図１０に示されたチャージポンプ回路に入力されるクロック信号の波形図である。
【図１２】図１０に示されたチャージポンプ回路の動作を説明する図表である。
【図１３】本実施の形態に係るチャージポンプ回路を備えた半導体装置の概略ブロック図である。
【発明を実施するための形態】
【００１６】
以下に、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。
【００１７】
実施の形態１．
（比較例の説明）
まず、一般的なチャージポンプ回路の構成を、本実施の形態の比較例として説明する。
【００１８】
図１は、比較例に係るチャージポンプ回路の構成を説明する回路図である。以下の説明で明らかになるように、比較例に係るチャージポンプ回路１００の基本的な回路動作（昇圧動作）は、後述する本実施の形態に係るチャージポンプ回路と同様であるが、比較例に係るチャージポンプ回路１００は、出力端子の地絡時における短絡電流の遮断機能について、特許文献１と同様の課題を有するものである。
【００１９】
図１を参照して、比較例に係るチャージポンプ回路１００は、入力端子５と、出力端子１０と、入力端子５及び出力端子１０の間に直列接続された「複数のスイッチ素子」を構成するＰチャネル型（単に、Ｐ型とも称する）のトランジスタＰＭＯＳ５，ＰＭＯＳ６と、スイッチ駆動回路１１，１２と、インバータ２０と、インバータ駆動回路１３，１４と、キャパシタＣ１とを備える。以下では、入力端子５の電圧を入力電圧ＶＩＮ、出力端子１０の電圧を出力電圧ＶＯＵＴと称する。
【００２０】
図１中に示されたクロック信号ＣＬＫ１〜ＣＬＫ４の各々は、チャージポンプ回路１００の動作期間において、論理ハイレベル（以下、「Ｈレベル」と表記）、及び、論理ローレベル（以下、「Ｌレベル」と表記）を一定周期で繰り返す。
【００２１】
トランジスタＰＭＯＳ５は、入力端子５と接続されたノードＮｐ０と、ノードＮｐ１との間に電気的に接続される。トランジスタＰＭＯＳ５のゲートは、スイッチ駆動回路１１の出力ノードＮ３と接続される。トランジスタＰＭＯＳ５は、バックゲートをノードＮｐ１と接続することにより、図１に示した極性の寄生ダイオードＤ９を有する。
【００２２】
トランジスタＰＭＯＳ６は、ノードＮｐ１と、出力端子１０と接続されたノードＮｐ２との間に電気的に接続される。トランジスタＰＭＯＳ６のゲートは、スイッチ駆動回路１２の出力ノードＮ４と接続される。トランジスタＰＭＯＳ６は、バックゲートをノードＮｐ２と接続することにより、図１に示した極性の寄生ダイオードＤ１０を有する。
【００２３】
スイッチ駆動回路１１は、ノードＮｐ２及び接地ノードＮｇの間にノードＮ３を介して直列接続された、Ｐ型のトランジスタＰＭＯＳ１及びＮチャネル型（単に、Ｎ型とも称する）のトランジスタＮＭＯＳ１を有する。トランジスタＰＭＯＳ１及びＮＭＯＳ１のゲートには、クロック信号ＣＬＫ１が共通に入力される。接地ノードＮｇは、基準電圧（代表的には、接地電圧ＧＮＤ）を供給する。
【００２４】
同様に、スイッチ駆動回路１２は、ノードＮｐ２及び接地ノードＮｇの間にノードＮ４を介して直列接続された、Ｐ型のトランジスタＰＭＯＳ２及びＮ型のトランジスタＮＭＯＳ２を有する。トランジスタＰＭＯＳ２及びＮＭＯＳ２のゲートには、クロック信号ＣＬＫ２が共通に入力される。
【００２５】
スイッチ駆動回路１１，１２は、出力電圧ＶＯＵＴ及び接地電圧ＧＮＤを電源として、クロック信号ＣＬＫ１，ＣＬＫ２を入力とするインバータを構成している。トランジスタＰＭＯＳ１及びＮＭＯＳ１は、バックゲートをノードＮｐ２及び接地ノードＮｇとそれぞれ接続することにより、図１に示した極性の寄生ダイオードＤ１及びＤ２を有する。同様に、トランジスタＰＭＯＳ２及びＮＭＯＳ２は、バックゲートをノードＮｐ２及び接地ノードＮｇとそれぞれ接続することにより、図１に示した極性の寄生ダイオードＤ３及びＤ４を有する。
【００２６】
インバータ２０は、ノードＮｐ０（入力電圧ＶＩＮ）及び接地ノードＮｇ（接地電圧ＧＮＤ）の間にノードＮ２を介して直列接続された、Ｐ型のトランジスタＰＭＯＳ７及びＮ型のトランジスタＮＭＯＳ５を有する。ノードＮ２は、キャパシタＣ１を経由して、ノードＮｐ１と接続される。
【００２７】
トランジスタＰＭＯＳ７のゲートは、クロック信号ＣＬＫ３を入力されるインバータ駆動回路１３の出力ノードと接続される。トランジスタＮＭＯＳ５のゲートは、クロック信号ＣＬＫ４を入力されるインバータ駆動回路１４の出力ノードと接続される。トランジスタＰＭＯＳ７及びＮＭＯＳ５は、バックゲートをノードＮｐ０及び接地ノードＮｇとそれぞれ接続することにより、図１に示した極性の寄生ダイオードＤ１１及びＤ１２を有する。
【００２８】
インバータ駆動回路１３は、ノードＮｐ０（入力電圧ＶＩＮ）及び接地ノードＮｇ（接地電圧ＧＮＤ）の間に、トランジスタＰＭＯＳ７のゲートと接続される出力ノードを介して直列接続された、Ｐ型のトランジスタＰＭＯＳ３及びＮ型のトランジスタＮＭＯＳ３を有する。トランジスタＰＭＯＳ３及びＮＭＯＳ３のゲートには、クロック信号ＣＬＫ３が共通に入力される。
【００２９】
同様に、インバータ駆動回路１４は、ノードＮｐ０（入力電圧ＶＩＮ）及び接地ノードＮｇ（接地電圧ＧＮＤ）の間に、トランジスタＮＭＯＳ５のゲートと接続される出力ノードを介して直列接続された、Ｐ型のトランジスタＰＭＯＳ４及びＮ型のトランジスタＮＭＯＳ４を有する。トランジスタＰＭＯＳ４及びＮＭＯＳ４のゲートには、クロック信号ＣＬＫ４が共通に入力される。
【００３０】
インバータ駆動回路１３，１４は、入力電圧ＶＩＮ及び接地電圧ＧＮＤを電源として、クロック信号ＣＬＫ３，ＣＬＫ４を入力とするインバータを構成している。トランジスタＰＭＯＳ３及びＮＭＯＳ３は、バックゲートをノードＮｐ０及び接地ノードＮｇとそれぞれ接続することにより、図１に示した極性の寄生ダイオードＤ５及びＤ６を有する。同様に、トランジスタＰＭＯＳ４及びＮＭＯＳ４は、バックゲートをノードＮｐ０及び接地ノードＮｇとそれぞれ接続することにより、図１に示した極性の寄生ダイオードＤ７及びＤ８を有する。
【００３１】
図２は、チャージポンプ回路１００に入力されるクロック信号ＣＬＫ１〜ＣＬＫ４の波形図である。
【００３２】
図２を参照して、クロック信号ＣＬＫ１と、クロック信号ＣＬＫ２〜ＣＬＫ４とは、逆相であり、クロック信号ＣＬＫ２〜ＣＬＫ４は同相である。但し、クロック信号ＣＬＫ１〜ＣＬＫ４のエッジ間には、複数のトランジスタの同時導通による貫通電流を防止するための時間差（いわゆる、デッドタイム相当）が設けられる。
【００３３】
例えば、互いに逆相の基準クロックＣＬＫａ，ＣＬＫｂに対して上記デッドタイムを不付与することによって、クロック信号ＣＬＫ１〜ＣＬＫ４を生成することが可能である。尚、当該デッドタイムは、通常、数（ｎｓ）〜数十（ｎｓ）程度であるが、図２中では、クロック周期に対して誇張して表記されている。
【００３４】
図３には、チャージポンプ回路１００の昇圧動作を説明する図表が示される。チャージポンプ回路１００は、相補である基準クロックＣＬＫａ及びＣＬＫｂに基づくクロック信号ＣＬＫ１〜ＣＬＫ４に従って、図３に示される状態１及び状態２を交互に繰り返す。
【００３５】
図３及び図１を参照して、状態１では、基準クロックＣＬＫａ（クロック信号ＣＬＫ１）がＨレベルである一方で、基準クロックＣＬＫｂ（クロック信号ＣＬＫ２〜ＣＬＫ４）はＬレベルである。従って、スイッチ駆動回路１１は、ノードＮ３にＬレベル電圧（接地電圧ＧＮＤ）を出力する。一方で、スイッチ駆動回路１２は、ノードＮ４にＨレベル電圧（出力電圧ＶＯＵＴ）を出力する。この結果、複数のスイッチ素子については、トランジスタＰＭＯＳ５がオンする一方で、トランジスタＰＭＯＳ６はオフする。
【００３６】
又、インバータ駆動回路１３及び１４が入力電圧ＶＩＮを出力するため、トランジスタＰＭＯＳ７がオフする一方で、トランジスタＮＭＯＳ５がオンする。従って、インバータ２０は、ノードＮ２を接地ノードＮｇと接続する。この結果、状態１では、ノードＮｐ１は、入力端子５（入力電圧ＶＩＮ）と接続される一方で、出力端子１０からは切り離される。更に、キャパシタＣ１は、ノードＮｐ１及び接地ノードＮｇの間に接続されることにより、入力電圧ＶＩＮにより充電される。従って、キャパシタ電圧Ｖ（Ｃ１）＝ＶＩＮとなる。
【００３７】
これに対して、状態２では、クロック信号ＣＬＫ１（基準クロックＣＬＫａ）がＬレベルである一方で、クロック信号ＣＬＫ２〜ＣＬＫ４（基準クロックＣＬＫｂ）はＨレベルである。従って、ノードＮ３、即ち、トランジスタＰＭＯＳ５のゲート電圧が出力電圧ＶＯＵＴ、ノードＮ４、即ち、トランジスタＰＭＯＳ６のゲート電圧が接地電圧ＧＮＤとなる。これにより、複数のスイッチ素子では、トランジスタＰＭＯＳ６がオンする一方で、トランジスタＰＭＯＳ５はオフされる。
【００３８】
又、インバータ駆動回路１３及び１４が接地電圧ＧＮＤを出力するため、トランジスタＰＭＯＳ７がオンする一方で、トランジスタＮＭＯＳ５がオフする。従って、インバータ２０は、ノードＮ２をノードＮｐ０と接続する。この結果、状態２では、ノードＮｐ１は、入力端子５（入力電圧ＶＩＮ）と切り離される一方で、出力端子１０と接続される。更に、キャパシタＣ１は、入力端子５（ノードＮｐ０）及びノードＮｐ１の間に接続される。従って、出力端子１０での出力電圧ＶＯＵＴは、入力電圧ＶＩＮと、キャパシタ電圧Ｖ（Ｃ１）との和、即ち、入力電圧ＶＩＮの２倍となる。
【００３９】
チャージポンプ回路１００は、クロック信号ＣＬＫ１〜ＣＬＫ４に従って上述の状態１及び状態２を交互に繰り返すことによって、入力電圧ＶＩＮの２倍の出力電圧ＶＯＵＴを出力する昇圧動作を実行することができる。
【００４０】
図１に示したチャージポンプ回路１００において、昇圧動作が停止された動作停止状態では、基準クロックＣＬＫａ，ＣＬＫｂの発振が停止されて、クロック信号ＣＬＫ１〜ＣＬＫ４はＨレベル又はＬレベルに停止される。
【００４１】
動作停止状態では、図３の状態１に固定されると、トランジスタＰＭＯＳ５がオンされる一方でトランジスタＰＭＯＳ６がオフされる。しかしながら、オン状態のトランジスタＰＭＯＳ５と、オフ状態のトランジスタＰＭＯＳ６の寄生ダイオードＤ１０とによって、入力端子５から出力端子１０への電流経路が形成される。このとき、出力電圧ＶＯＵＴは、入力電圧ＶＩＮから寄生ダイオードＤ１０による順方向の電圧降下量だけ低い電圧となる。
【００４２】
一方で、図３の状態１に固定されると、トランジスタＰＭＯＳ６がオンされる一方でトランジスタＰＭＯＳ５がオフされる。しかしながら、オン状態のトランジスタＰＭＯＳ６と、オフ状態のトランジスタＰＭＯＳ５の寄生ダイオードＤ９とによって、入力端子５から出力端子１０への電流経路が形成される。このとき、出力電圧ＶＯＵＴは、入力電圧ＶＩＮから寄生ダイオードＤ９による順方向の電圧降下量だけ低い電圧となる。
【００４３】
又、動作停止時に出力端子１０を放電して出力電圧ＶＯＵＴが低下すると、スイッチ駆動回路１１，１２からノードＮ３，Ｎ４、即ち、トランジスタＰＭＯＳ５，ＰＭＯＳ６のゲートに出力される電圧も低下する。このため、入力電圧ＶＩＮよりも高いゲート電圧を確保して、トランジスタＰＭＯＳ５，ＰＭＯＳ６をオフすることが困難になる。
【００４４】
仮に、トランジスタＰＭＯＳ５，ＰＭＯＳ６の両方をオフできても、寄生ダイオードＤ）及びＤ１０によって、入力端子５から出力端子１０への電流経路が形成されてしまう。このとき、出力電圧ＶＯＵＴは、入力電圧ＶＩＮから寄生ダイオードＤ９及びＤ１０による順方向の電圧降下量の和だけ低い電圧となる。
【００４５】
このように、比較例のチャージポンプ回路１００では、動作停止時において入力端子から出力端子への電流を遮断し、かつ、出力端子の電圧を低下させることが困難である。
【００４６】
（実施の形態１の説明）
図４は、実施の形態１に係るチャージポンプ回路の構成例を説明する回路図である。
【００４７】
図４を参照して、実施の形態１に係るチャージポンプ回路１０１は、比較例に係るチャージポンプ回路１００と同様の昇圧動作を実行するとともに、動作停止状態における、入力端子５から出力端子１０への電流遮断機能を有するものである。
【００４８】
実施の形態１に係るチャージポンプ回路１０１は、比較例のチャージポンプ回路１００と比較して、スイッチ素子であるトランジスタＰＭＯＳ５のバックゲートに接続されたトランジスタＰＭＯＳ１３と、トランジスタＰＭＯＳ１３のオンオフを制御するスイッチ駆動回路３０と、「放電素子」の一実施例に対応するＮ型のトランジスタＮＭＯＳ７とをさらに備える。
【００４９】
さらに、実施の形態１に係るチャージポンプ回路１０１は、比較例のチャージポンプ回路１００でのスイッチ駆動回路１２に代えて、スイッチ駆動回路２１を備える。スイッチ駆動回路２１は、トランジスタＰＭＯＳ１３が接続されたスイッチ素子であるトランジスタＰＭＯＳ６のオンオフを制御する。
【００５０】
実施の形態１に係るチャージポンプ回路１０１のその他の部分の構成は、比較例に係るチャージポンプ回路１００（図１）と同様であるので、詳細な説明は繰り返さない。尚、図４の構成例において、トランジスタＰＭＯＳ５及びＰＭＯＳ６は「複数のスイッチ素子」を構成する「第１のＰ型トランジスタ」の一実施例に対応し、トランジスタＰＭＯＳ１３は「バックゲート切断スイッチ素子」を構成する「第２のＰ型トランジスタ」の一実施例に対応する。又、スイッチ駆動回路３０は「バックゲート切断スイッチ素子駆動回路」の一実施例に対応する。更に、ノードＮｐ１は、隣接する２個スイッチ素子間の「接続点」に相当し、インバータ駆動回路１３及び１４とインバータ２０とによって、「電圧選択回路」の一実施例が構成される。
【００５１】
トランジスタＰＭＯＳ１３は、トランジスタＰＭＯＳ６のバックゲートと、トランジスタＰＭＯＳ６の２個の主電極（ソース及びドレイン）のうちの出力端子１０側の主電極（図４ではソース）との間に接続される。
【００５２】
図５には、チャージポンプ回路１０１の電流遮断構造を説明するためのトランジスタＰＭＯＳ６及びＰＭＯＳ１３の概念的な断面図が示される。
【００５３】
図５を参照して、Ｐ型基板６０には、Ｎウェル６１及びＮウェル７１が形成される。トランジスタＰＭＯＳ６は、Ｎウェル６１に形成された、Ｐ＋領域６２及び６３と、Ｎ＋領域６５とを有する。Ｐ＋領域６２及び６３は、トランジスタＰＭＯＳ６の第１及び第２の主電極（ソース及びドレインの一方ずつ）に対応する。Ｎ＋領域６５は、トランジスタＰＭＯＳ６のバックゲートに対応する。トランジスタＰＭＯＳ６は、さらに、Ｐ＋領域６２及び６３の間のチャネル領域の直上に絶縁膜を介して形成される、制御電極に相当するゲート６４をさらに有する。
【００５４】
同様に、トランジスタＰＭＯＳ１３は、Ｎウェル７１に形成された、Ｐ＋領域７２及び７３と、ゲート７４と、Ｎ＋領域７５とを有する。Ｐ＋領域７２及び７３は、トランジスタＰＭＯＳ１３の第１及び第２の主電極（ソース及びドレインの一方ずつ）に対応し、Ｎ＋領域７５は、トランジスタＰＭＯＳ１３のバックゲートに対応する。ゲート６４は、トランジスタＰＭＯＳ１３の制御電極に相当する。
【００５５】
トランジスタＰＭＯＳ６において、Ｐ＋領域６３はノードＮｐ２（即ち、出力端子１０）と接続され、Ｐ＋領域６２は、キャパシタＣ１と接続されたノードＮｐ１と接続される。ゲート６４は、スイッチ駆動回路２１の出力を受けるノードＮ４と接続される。トランジスタＰＭＯＳ６において、Ｐ＋領域６２及びＰ＋領域６３は「主電極」の一実施例に対応し、特に、Ｐ＋領域６３は、出力端子１０側の「主電極」に対応する。
【００５６】
トランジスタＰＭＯＳ１３において、Ｐ＋領域７３はノードＮｐ２（即ち、トランジスタＰＭＯＳ６のＰ＋領域６３）と接続され、ゲート７４は、スイッチ駆動回路３０の出力を受けるノードＮ５と接続される。Ｐ＋領域７２は、Ｎ＋領域７５及びトランジスタＰＭＯＳ６のＮ＋領域７５と接続される。この結果、トランジスタＰＭＯＳ１３では、出力端子１０と接続されるＰ＋領域７３と、Ｎウェル７１とのＰＮ接合によって寄生ダイオードが形成される。同様に、トランジスタＰＭＯＳ１３では、ノードＮｐ１と接続されるＰ＋領域６２と、Ｎウェル６１とのＰＮ接合によって寄生ダイオードが形成される。又、ＰＭＯＳ６及びＰＭＯＳ１３のボディ（バックゲート）同士は電気的に接続される。即ち、「第２のＰ型トランジスタ」の一実施例であるトランジスタＰＭＯＳ１３において、Ｐ＋領域７２は「第１の主電極」の一実施例に対応し、Ｐ＋領域７３は「第２の主電極」の一実施例に対応し、Ｎ＋領域７５は「バックゲート」の一実施例に対応する。
【００５７】
再び図４を参照して、トランジスタＰＭＯＳ６の主電極間には、ＰＭＯＳ６の寄生ダイオードＤ１０、ＰＭＯＳ６及びＰＭＯＳ１３のボディ（バックゲート）、並びに、ＰＭＯＳ１３の寄生ダイオードＤ２３による経路が形成される。当該バックゲートを含む経路上において、図５で説明した接続関係とすることで、寄生ダイオードＤ１０及びＤ２３は逆極性で直列接続されることになる。
【００５８】
スイッチ駆動回路３０は、ノードＮｐ０及び接地ノードＮｇの間にノードＮ５を介して直列接続された、Ｐ型のトランジスタＰＭＯＳ１４及びＮ型のトランジスタＮＭＯＳ１１を有する。トランジスタＰＭＯＳ１４及びＮＭＯＳ１１のゲートには、制御信号ＥＮが共通に入力される。制御信号ＥＮは、チャージポンプ回路の昇圧動作状態ではＨレベルに設定される一方で、動作停止状態でＬレベルに設定される。
【００５９】
スイッチ駆動回路３０は、入力電圧ＶＩＮ及び接地電圧ＧＮＤを電源として、制御信号ＥＮを入力とするインバータを構成している。トランジスタＰＭＯＳ１４及びＮＭＯＳ１１は、バックゲートをノードＮｐ１及び接地ノードＮｇとそれぞれ接続することにより、図１に示した極性の寄生ダイオードＤ２４及びＤ２５を有する。上述のように、スイッチ駆動回路３０の出力ノードＮ５は、トランジスタＰＭＯＳ１３のゲートと接続される。
【００６０】
スイッチ駆動回路２１は、図１のスイッチ駆動回路１２と同様にインバータ接続されたトランジスタＰＭＯＳ２及びＮＭＯＳ２に加えて、トランジスタＰＭＯＳ１１及びＰＭＯＳ１２をさらに有する。トランジスタＰＭＯＳ１１は、ノードＮｐ０（入力電圧ＶＩＮ）及びトランジスタＰＭＯＳ２のソースに相当するノードＮｓの間に接続される。トランジスタＰＭＯＳ１２は、ノードＮｐ２（出力電圧ＶＯＵＴ）及びノードＮｓ（トランジスタＰＭＯＳ２）の間に接続される。
【００６１】
トランジスタＰＭＯＳ１１のゲートには、制御信号ＥＮが入力される。一方で、トランジスタＰＭＯＳ１２のゲートには、制御信号ＥＮの論理レベルを反転した制御信号ＥＮＢが入力される。即ち、制御信号ＥＮＢは、動作停止状態でＨレベルに設定される一方で、チャージポンプ回路の昇圧動作状態ではＬレベルに設定される。トランジスタＰＭＯＳ１１及びＮＭＯＳ１２は、バックゲートをノードＮｓと共通に接続することにより、図１に示した極性の寄生ダイオードＤ２１及びＤ２２を有する。
【００６２】
従って、スイッチ駆動回路２１は、チャージポンプ回路１０１の昇圧動作状態では、トランジスタＰＭＯＳ１２のオンにより、出力電圧ＶＯＵＴを電源電圧とするインバータとして動作する。一方で、チャージポンプ回路１０１の動作停止状態では、スイッチ駆動回路２１は、入力電圧ＶＩＮを電源電圧とするインバータとして動作する。当該インバータの出力ノードＮ４は、トランジスタＰＭＯＳ６のゲートと接続される。
【００６３】
チャージポンプ回路１０１のスイッチ駆動回路１１及び２１、並びに、インバータ駆動回路１３及び１４には、比較例のチャージポンプ回路１００と同様のクロック信号ＣＬＫ１〜ＣＬＫ４（図２）がそれぞれ入力される。
【００６４】
トランジスタＮＭＯＳ７は、出力端子１０（ノードＮｐ２）及び接地ノードＮｇの間に接続される。トランジスタＮＭＯＳ７のゲートには、論理ゲート８０の出力信号が入力される。論理ゲート８０は、制御信号ＥＮＢと、プリチャージ信号ＰＲの反転信号との論理積（ＡＮＤ）演算結果を出力する。プリチャージ信号ＰＲは、デフォルトがＬレベルであり、後述するプリチャージ期間においてＨレベルに設定される。
【００６５】
次に図６を用いて、チャージポンプ回路１０１の挙動を説明する。
図６を参照して、動作停止状態では、ＥＮ＝Ｌレベル、かつ、ＥＮＢ＝Ｈレベルに設定される。従って、プリチャージ信号ＰＲがＬレベルであれば、即ち、プリチャージ期間以外では、トランジスタＮＭＯＳ７のオンにより出力端子１０を放電することによって、出力電圧ＶＯＵＴを接地電圧ＧＮＤまで低下することができる。
【００６６】
スイッチ駆動回路２１では、トランジスタＰＭＯＳ１１がオンする一方で、トランジスタＰＭＯＳ１２がオフされる。これにより、ノードＮｓには、トランジスタＰＭＯＳ１１によって入力電圧ＶＩＮが供給される。従って、クロック信号ＣＬＫ２がＬレベルに固定されることで、トランジスタＰＭＯＳ２を経由して、ノードＮ４、即ち、トランジスタＰＭＯＳ６のゲートに入力電圧ＶＩＮを出力することができる。これにより、ノードＮｐ２（出力端子１０）と接続されたソースに対してゲートを高電圧とすることで、トランジスタＰＭＯＳ６をオフすることができる。
【００６７】
このように、複数のスイッチ駆動回路１１，２１のうち、スイッチ駆動回路２１によって「第１のスイッチ駆動回路」の機能が実現される。又、スイッチ駆動回路２１において、トランジスタＰＭＯＳ１１及びＰＭＯＳ１２によって「電圧切換回路」の一実施例が構成され、トランジスタＰＭＯＳ２及びＮＭＯＳ２によるインバータによって「信号伝達回路」の一実施例が構成される。又、ノードＮｓは「電源ノード」の一実施例に対応し、接地ノードＮｇは「基準電圧ノード」の一実施例に対応する。
【００６８】
スイッチ駆動回路３０は、トランジスタＰＭＯＳ１４のオンにより、ノードＮ５に対して、入力電圧ＶＩＮを出力する。これにより、トランジスタＰＭＯＳ６とともに、トランジスタＰＭＯＳ１３もオフに維持される。このとき、トランジスタＰＭＯＳ６のボディ（バックゲート）を経由した電流経路は、「バックゲート切断スイッチ素子」であるトランジスタＰＭＯＳ１３の寄生ダイオードＤ２３による逆電圧阻止によって遮断されている。これにより、トランジスタＰＭＯＳ５がオンされていても、入力端子５から出力端子１０への電流経路を遮断することができる。
【００６９】
このように、実施の形態１に係るチャージポンプ回路１０１によれば、動作停止状態（ＥＮＢ＝Ｈ，ＥＮ＝Ｌ）では、入力端子５から出力端子１０への電流を遮断するとともに、出力端子１０を放電して、出力電圧ＶＯＵＴを接地電圧ＧＮＤまで低下することができる。この結果、チャージポンプ回路１０１の出力電圧ＶＯＵＴを供給される素子群（図示せず）で発生するリーク電流を低減して、待機電力を抑制することが可能となる。
【００７０】
次に、実施の形態１に係るチャージポンプ回路１０１の昇圧動作開始時、即ち、動作停止状態から昇圧動作状態への遷移時の制御について説明する。
【００７１】
図７は、実施の形態１に係るチャージポンプ回路１０１の昇圧動作開始時の制御処理を説明するフローチャートである。図７に示される制御処理は、クロック信号ＣＬＫ１〜ＣＬＫ４及び制御信号ＥＮ，ＥＮＢを出力する制御回路（図示せず）によって実行することができる。当該制御回路はチャージポンプ回路１０１の外部に設けることが可能である。或いは、チャージポンプ回路１０１の内部に当該制御回路を配置することも可能である。この場合には、例えば、チャージポンプ回路１０１の動作及び停止指示、並びに、基準クロックＣＬＫａ，ＣＬＫｂを制御回路に入力することで、当該制御回路がクロック信号ＣＬＫ１〜ＣＬＫ４及び制御信号ＥＮ，ＥＮＢを出力する構成とすることが可能である。
【００７２】
図７を参照して、ステップ（以下、単に「Ｓ」とも表記する）１００では、ＥＮ＝Ｌ、ＥＮＢ＝Ｈの状態下で、クロック信号ＣＬＫ２をＬレベルからＨレベルに変化させる。更に、プリチャージ信号ＰＲがＨレベルに設定される。
【００７３】
これにより、トランジスタＮＭＯＳ７のオフによって出力端子１０が接地ノードＮｇから切り離される。更に、スイッチ駆動回路２１がノードＮ４に接地電圧ＧＮＤを出力することにより、トランジスタＰＭＯＳ６がオンされる。プリチャージ前には、出力電圧ＶＯＵＴが接地電圧ＧＮＤまで低下しているので、クロック信号ＣＬＫ１に関わらずトランジスタＰＭＯＳ５はオンしている。このため、トランジスタＰＭＯＳ６がオンすることにより、出力端子１０は、入力電圧ＶＩＮによってプリチャージされる。
【００７４】
Ｓ１１０により、Ｓ１００によるプリチャージの完了判定が実行される。例えば、Ｓ１００による充電の開始から予め定められた時間Ｔｘｐが経過するまで（Ｓ１１０のＮＯ判定時）、Ｓ１００によるプリチャージが継続される。時間Ｔｘｐが経過するとプリチャージの完了が判定されて（Ｓ１１０のＹＥＳ判定時）、処理はＳ１２０に進められる。
【００７５】
Ｓ１２０では、再びクロック信号ＣＬＫ２をＬレベルに変化することによって、トランジスタＰＭＯＳがオフされる。更に、出力電圧ＶＯＵＴの上昇に応じて、クロック信号ＣＬＫ１＝Ｌの下で、トランジスタＰＭＯＳ６もオフするので、プリチャージが終了される。プリチャージの終了時には、プリチャージ信号ＰＲがＬレベルに復帰することで、トランジスタＮＭＯＳ７もオフされる。
【００７６】
尚、Ｓ１２０による判定は、タイマ等による経過時間の計測によって実現することがでるが、出力端子１０に配置された電圧センサ（図示せず）の検出値に基づいて、プリチャージの完了を判定してもよい。
【００７７】
Ｓ１２０によりプリチャージが終了されると、Ｓ１３０により、制御信号ＥＮがＬレベルからＨレベルに変化するとともに、制御信号ＥＮＢがＨレベルからＬレベルに変化することにより、プリチャージが完了したチャージポンプ回路１０１は、昇圧動作状態へ移行する。
【００７８】
再び図６を参照して、昇圧動作状態では、ＥＮ＝Ｈレベル、かつ、ＥＮＢ＝Ｌレベルに設定される。これにより、トランジスタＮＭＯＳ７は、プリチャージ終了後はオフに維持される。
【００７９】
スイッチ駆動回路２１では、トランジスタＰＭＯＳ１２がオンする一方で、トランジスタＰＭＯＳ１１がオフされる。これにより、ノードＮｓには、トランジスタＰＭＯＳ１２がオンによって出力電圧ＶＯＵＴが供給されるので、スイッチ駆動回路２１は、図１のスイッチ駆動回路１２と同様に動作する。この結果、出力電圧ＶＯＵＴの上昇に応じてノードＮｓの電圧も上昇することにより、出力電圧ＶＯＵＴが入力電圧ＶＩＮより高くなっても、クロック信号ＣＬＫ２のＬレベル期間において、トランジスタＰＭＯＳ６をオフすることができる。
【００８０】
又、スイッチ駆動回路３０は、トランジスタＮＭＯＳ１４のオンにより、ノードＮ５に対して、接地電圧ＧＮＤを出力する。これにより、トランジスタＰＭＯＳ１３がオンされるので、トランジスタＰＭＯＳ６は、図１と同様に、ボディ（バックゲート）がソース（即ち、出力端子１０側の主電極）と接続された状態となる。
【００８１】
このように、チャージポンプ回路１０１は、昇圧動作状態では、図１のチャージポンプ回路１００と同様に動作することができる。従って、Ｓ１４０では、基準クロックＣＬＫａ，ＣＬＫｂに基づくクロック信号ＣＬＫ１〜ＣＬＫ４（図２）を入力することにより、チャージポンプ回路１０１は、図３に示した状態１及び状態２が繰り返されることによって、出力電圧ＶＯＵＴが入力電圧ＶＩＮの２倍まで上昇する昇圧動作を実行する。即ち、当該基準クロックＣＬＫａ（又は、クロック信号ＣＬＫ１）及びＣＬＫｂ（又は、クロック信号ＣＬＫ２〜ＣＬＫ４）は、「互いに相補の第１及び第２のクロック」の一実施例に相当する。
【００８２】
図７に示した制御処理に従って昇圧動作を開始することにより、寄生ダイオードＤ９及びＤ１０に電流を流すことなく、出力端子１０をプリチャージすることができる。これにより、プリチャージ時に、寄生ダイオードＤ９及びＤ１０でのラッチアップの発生を防止して、昇圧動作を安定的に開始することが可能となる。
【００８３】
実施の形態１の変形例１．
図８は、実施の形態１の第１の変形例に係るチャージポンプ回路の構成を説明する回路図である。
【００８４】
図８を参照して、実施の形態１の第１の変形例に係るチャージポンプ回路１０２は、比較例に係るチャージポンプ回路１００と比較して、スイッチ素子であるトランジスタＰＭＯＳ６のバックゲートに接続されたトランジスタＰＭＯＳ１７と、トランジスタＰＭＯＳ１７のオンオフを制御するスイッチ駆動回路３０と、図４と同様のトランジスタＮＭＯＳ７とをさらに備える。さらに、チャージポンプ回路１０２は、比較例のチャージポンプ回路１００でのスイッチ駆動回路１１に代えて、スイッチ駆動回路２３を備える。スイッチ駆動回路２３は、トランジスタＰＭＯＳ１７が接続されたスイッチ素子であるトランジスタＰＭＯＳ５のオンオフを制御する。
【００８５】
トランジスタＰＭＯＳ１７は、トランジスタＰＭＯＳ５のバックゲートと、トランジスタＰＭＯＳ５の２個の主電極のうちの出力端子１０側の主電極（図８ではソース）との間に接続される。トランジスタＰＭＯＳ１７及びＰＭＯＳ５の間の接続関係は、図４及び図５におけるトランジスタＰＭＯＳ１３及びＰＭＯＳ６の間の接続関係と同様である。従って、トランジスタＰＭＯＳ５の寄生ダイオードＤ９と、トランジスタＰＭＯＳ１７の寄生ダイオードＤ２８とは、トランジスタＰＭＯＳ６の主電極間のボディ（バックゲート）を介した経路上において、逆極性で直列接続されることになる。
【００８６】
スイッチ駆動回路３０の構成及び動作は、図４と同様であるので詳細な説明は繰り返さない。スイッチ駆動回路３０の出力ノードＮ５は、トランジスタＰＭＯＳ１７のゲートと接続される。
【００８７】
スイッチ駆動回路２３は、図１のスイッチ駆動回路１２と同様にインバータ接続されたトランジスタＰＭＯＳ１及びＮＭＯＳ１に加えて、トランジスタＰＭＯＳ１５及びＰＭＯＳ１６をさらに有する。トランジスタＰＭＯＳ１５は、図４のトランジスタＰＭＯＳ１１と同様に、ノードＮｐ０（入力電圧ＶＩＮ）及びトランジスタＰＭＯＳ１のソースに相当するノードＮｓの間に接続される。トランジスタＰＭＯＳ１６は、ノードＮｐ２（出力電圧ＶＯＵＴ）及びノードＮｓ（トランジスタＰＭＯＳ１）の間に接続される。トランジスタＰＭＯＳ１５のゲートには、制御信号ＥＮが入力される。トランジスタＰＭＯＳ１６のゲートには、制御信号ＥＮＢが入力される。トランジスタＰＭＯＳ１５及びＮＭＯＳ１６は、バックゲートをノードＮｓと共通に接続することにより、図８に示した極性の寄生ダイオードＤ２６及びＤ２７を有する。
【００８８】
従って、スイッチ駆動回路２３は、図４のスイッチ駆動回路２１と同様に、トランジスタＰＭＯＳ１５のオン時には、入力電圧ＶＩＮを電源電圧とするインバータとして動作する一方で、トランジスタＰＭＯＳ１６のオン時には、出力電圧ＶＯＵＴを電源電圧とするインバータとして動作する。当該インバータの出力ノードＮ３は、トランジスタＰＭＯＳ５のゲートと接続される。即ち、図８の構成では、複数のスイッチ駆動回路２３，１２のうち、スイッチ駆動回路２３によって「第１のスイッチ駆動回路」の機能が実現される。又、スイッチ駆動回路２３において、トランジスタＰＭＯＳ１５及びＰＭＯＳ１６によって「電圧切換回路」の一実施例が構成され、トランジスタＰＭＯＳ１及びＮＭＯＳ１によるインバータによって「信号伝達回路」の一実施例が構成される。
【００８９】
実施の形態１の第１の変形例に係るチャージポンプ回路１０２のその他の部分の構成は比較例に係るチャージポンプ回路１００（図１）と同様であるので、詳細な説明は繰り返さない。尚、図８の構成例においても、複数のスイッチ素子を構成するトランジスタＰＭＯＳ５及びＰＭＯＳ６は「第１のＰ型トランジスタ」の一実施例に対応し、トランジスタＰＭＯＳ１７は「バックゲート切断スイッチ素子」を構成する「第２のＰ型トランジスタ」の一実施例に対応する。
【００９０】
図８のチャージポンプ回路１０２において、スイッチ駆動回路２３，３０及びトランジスタＰＭＯＳ１７は、図４（チャージポンプ回路１０１）におけるスイッチ駆動回路２１，３０及びトランジスタＰＭＯＳ１３と同様に動作する。従って、実施の形態１の第１の変形例に係るチャージポンプ回路１０２の動作停止状態及び昇圧動作状態における挙動は、実施の形態１に係るチャージポンプ回路１０１と同様である。
【００９１】
この結果、制御信号ＥＮＢがＨレベル（ＥＮ＝Ｌレベル）に設定される動作停止状態では、プリチャージ信号ＰＲがＬレベルであれば、即ち、プリチャージ期間以外では、トランジスタＮＭＯＳ７のオンにより出力端子１０を放電することによって、出力電圧ＶＯＵＴを接地電圧ＧＮＤまで低下することができる。
【００９２】
又、スイッチ駆動回路２３では、トランジスタＰＭＯＳ１５がオンする一方で、トランジスタＰＭＯＳ１６がオフされる。これにより、ノードＮｓには、トランジスタＰＭＯＳ１５によって入力電圧ＶＩＮが供給される。従って、クロック信号ＣＬＫ１がＬレベルに固定されることで、トランジスタＰＭＯＳ１を経由して、ノードＮ３、即ち、トランジスタＰＭＯＳ５のゲートに入力電圧ＶＩＮを出力することができる。これにより、ノードＮｐ１（出力端子１０）と接続されたソースに対してゲートを高電圧とすることで、トランジスタＰＭＯＳ５をオフすることができる。
【００９３】
又、スイッチ駆動回路３０によりトランジスタＰＭＯＳ１７がオフに維持されると、トランジスタＰＭＯＳ５のボディ（バックゲート）を経由した電流経路は、「バックゲート切断スイッチ素子」であるトランジスタＰＭＯＳ１７の寄生ダイオードＤ２８による逆電圧阻止によって遮断される。これにより、トランジスタＰＭＯＳ５がオンされていても、入力端子５から出力端子１０への電流経路を遮断することができる。
【００９４】
この結果、実施の形態１の変形例では、複数のスイッチ素子のうちのトランジスタＰＭＯＳ５に対して「バックゲート切断スイッチ素子」としてトランジスタＰＭＯＳ１７を接続する構成としているが、実施の形態１と同様に、動作停止状態（ＥＮＢ＝Ｈ，ＥＮ＝Ｌ）では、入力端子５から出力端子１０への電流を遮断するとともに、出力端子１０を放電して、出力電圧ＶＯＵＴを接地電圧ＧＮＤまで低下することができる。
【００９５】
さらに、チャージポンプ回路１０１の昇圧動作開始時には、図７の制御処理において、Ｓ１００でクロック信号ＣＬＫ１をＬレベルからＨレベルに変化させるとともに、Ｓ１２０では、クロック信号ＣＬＫ１をＨレベルからＬレベルに変化させるように変形することで、トランジスタＰＭＯＳ５のオンによって、寄生ダイオードＤ９及びＤ１０に電流を通過させずに出力端子１０をプリチャージすることができる。プリチャージの完了後には、クロック信号ＣＬＫ１〜ＣＬＫ４（図２）に応じて、チャージポンプ回路１００，１０１と同様の昇圧動作を実行することができる。
【００９６】
実施の形態１の変形例２．
図９は、実施の形態１の第２の変形例に係るチャージポンプ回路の構成を説明する回路図である。
【００９７】
図９を参照して、実施の形態１の第２の変形例に係るチャージポンプ回路１０３は、比較例に係るチャージポンプ回路１００と比較して、スイッチ素子であるトランジスタＰＭＯＳ５及びＰＭＯＳ６のバックゲートにそれぞれ接続されたトランジスタＰＭＯＳ１３及びＰＭＯＳ１７と、トランジスタＰＭＯＳ１３及びＰＭＯＳ１７のオンオフを制御するスイッチ駆動回路３０とをさらに備える。さらに、チャージポンプ回路１０３は、比較例のチャージポンプ回路１００と比較して、スイッチ駆動回路１１（図１）に代えて、図４のスイッチ駆動回路２３を有するともに、スイッチ駆動回路１２（図１）に代えて、図８のスイッチ駆動回路２１を有する。
【００９８】
トランジスタＰＭＯＳ１３及びＰＭＯＳ６の間の接続関係は、実施の形態１（図４及び図５）で説明したのと同様であり、トランジスタＰＭＯＳ１７及びＰＭＯＳ５の間の接続関係は、実施の形態１の第１の変形例（図８）と同様である。又、スイッチ駆動回路３０の構成及び動作は、図４及び図８で説明したのと同様であり、トランジスタＰＭＯＳ１３及びＰＭＯＳ１７は、スイッチ駆動回路３０の出力ノードＮ５の電圧に応じて、共通にオンオフされる。
【００９９】
スイッチ駆動回路２１は、図４と同様の構成及び動作により、トランジスタＰＭＯＳ６のオンオフを制御する。同様に、スイッチ駆動回路２３は、図８と同様の構成及び動作により、トランジスタＰＭＯＳ５のオンオフを制御する。
【０１００】
実施の形態１の第２の変形例に係るチャージポンプ回路１０３のその他の部分の構成は、比較例に係るチャージポンプ回路１００（図１）と同様であるので、詳細な説明は繰り返さない。尚、図６の構成例においても、トランジスタＰＭＯＳ５及びＰＭＯＳ６は「複数のスイッチ素子」を構成する「第１のＰ型トランジスタ」の一実施例に対応し、トランジスタＰＭＯＳ１３及びＰＭＯＳ１７は「バックゲート切断スイッチ素子」を構成する「第２のＰ型トランジスタ」の一実施例に対応する。更に、複数のスイッチ駆動回路２１，２３の各々が「第１のスイッチ駆動回路」の機能を有する。
【０１０１】
チャージポンプ回路１０３では、制御信号ＥＮＢがＨレベル（ＥＮ＝Ｌレベル）に設定される昇圧動作停止状態では、プリチャージ信号ＰＲがＬレベルであれば、即ち、プリチャージ期間以外では、トランジスタＮＭＯＳ７のオンにより出力端子１０を放電することによって、出力電圧ＶＯＵＴを接地電圧ＧＮＤまで低下することができる。さらに、クロック信号ＣＬＫ１，ＣＬＫ２がＬレベルに固定されることで、スイッチ駆動回路２１及び２３によって、トランジスタＰＭＯＳ５及びＰＭＯＳ６をオフするとともに、トランジスタＰＭＯＳ１７及びＰＭＯＳ１５の寄生ダイオードＤ２８及びＤ２３による逆電圧阻止によって、入力端子５から出力端子１０への電流経路を遮断することできる。
【０１０２】
このように、複数のスイッチ素子のうちのトランジスタＰＭＯＳ５及びＰＭＯＳ６の両方に対して、「バックゲート切断スイッチ素子」としてトランジスタＰＭＯＳ１３及びＰＭＯＳ１７を接続する構成としても、実施の形態１と同様に、動作停止状態（ＥＮＢ＝Ｈ，ＥＮ＝Ｌ）では、入力端子５から出力端子１０への電流を遮断するとともに、出力端子１０を放電して、出力電圧ＶＯＵＴを接地電圧ＧＮＤまで低下することができる。
【０１０３】
さらに、チャージポンプ回路１０３の昇圧動作開始時には、図７の制御処理において、Ｓ１００でクロック信号ＣＬＫ１及びＣＬＫ２をＬレベルからＨレベルに変化させるとともに、Ｓ１２０では、クロック信号ＣＬＫ１及びＣＬＫ２をＨレベルからＬレベルに変化させるように変形することで、トランジスタＰＭＯＳ５及びＰＭＯＳ６のオンによって、寄生ダイオードＤ９及びＤ１０に電流を通過させずに出力端子１０をプリチャージすることができる。プリチャージの完了後には、クロック信号ＣＬＫ１〜ＣＬＫ４（図２）に応じて、チャージポンプ回路１００，１０１と同様の昇圧動作を実行することができる。
【０１０４】
以上説明した図４、図８及び図９のチャージポンプ回路１０１〜１０３から、入力端子５及び出力端子１０の間に接続された複数のスイッチ素子（トランジスタＰＭＯＳ５及びＰＭＯＳ６）の少なくとも一方に対して、「バックゲート切断スイッチ素子」としてトランジスタＰＭＯＳ１３及びＰＭＯＳ１７の少なくとも一方を接続し、かつ、「第１のスイッチ駆動回路」としてスイッチ駆動回路２３及び２１の少なくとも一方を配置することにより、通常の昇圧動作とともに、動作停止状態における入力端子５から出力端子１０への電流遮断機能を具備することが可能となることが理解される。
【０１０５】
実施の形態２．
実施の形態１及びその変形例では、昇圧比（ＶＯＵＴ／ＶＩＮ）が２であるチャージポンプ回路における、動作停止状態における入力端子５から出力端子１０への電流遮断機能について説明したが、昇圧比が異なるチャージポンプ回路に対しても、同様の過電流防止機能を適用することができる。実施の形態２では、一例として、昇圧比（ＶＯＵＴ／ＶＩＮ）が３であるチャージポンプ回路における過電流防止機能の追加について説明する。
【０１０６】
図１０は、実施の形態２に係るチャージポンプ回路の構成例を説明する回路図である。
図１０を参照して、実施の形態２に係るチャージポンプ回路１０５は、実施の形態１に係るチャージポンプ回路１０１（図４）と比較して、スイッチ素子としてのトランジスタＰＭＯＳ１８と、トランジスタＰＭＯＳ１８のオンオフを制御するスイッチ駆動回路２５と、キャパシタＣ２と、インバータ３２と、インバータ駆動回路２６及び２７をさらに備える。
【０１０７】
トランジスタＰＭＯＳ１８は、入力端子５と接続されたノードＮｐ０と、トランジスタＰＭＯＳ５との間に接続される。即ち、図１０の構成では、入力端子５及び出力端子１０の間に直列接続された、トランジスタＰＭＯＳ５、ＰＭＯＳ６、及び、ＰＭＰＯＳ１８が、「複数のスイッチ素子」を構成する「第１のＰ型トランジスタ」の一実施例に相当する。
【０１０８】
トランジスタＰＭＯＳ５及びＰＭＯＳ１８の接続点に相当するノードＮｐ３と、ノードＮ８との間には、キャパシタＣ２が接続される。ノードＮ８の電圧は、インバータ３２によって制御される。
【０１０９】
スイッチ駆動回路２５は、ノードＮｐ２及び接地ノードＮｇの間にノードＮ６を介して直列接続された、Ｐ型のトランジスタＰＭＯＳ１９及びＮ型のトランジスタＮＭＯＳ１２を有する。トランジスタＰＭＯＳ１９及びＮＭＯＳ１２のゲートには、クロック信号ＣＬＫ５が共通に入力される。スイッチ駆動回路２５は、出力電圧ＶＯＵＴ及び接地電圧ＧＮＤを電源として、クロック信号ＣＬＫ５を入力とするインバータを構成している。トランジスタＰＭＯＳ１９及びＮＭＯＳ１２は、バックゲートをノードＮｐ２及び接地ノードＮｇとそれぞれ接続することにより、図１０に示した極性の寄生ダイオードＤ２９及びＤ３０を有する。
【０１１０】
インバータ３２は、ノードＮｐ０（入力電圧ＶＩＮ）及び接地ノードＮｇ（接地電圧ＧＮＤ）の間にノードＮ８を介して直列接続された、Ｐ型のトランジスタＰＭＯＳ２２及びＮ型のトランジスタＮＭＯＳ１４を有する。ノードＮ８は、キャパシタＣ２を経由して、ノードＮｐ３と接続される。
【０１１１】
トランジスタＰＭＯＳ２２のゲートは、クロック信号ＣＬＫ６を入力されるインバータ駆動回路２６の出力ノードと接続される。トランジスタＮＭＯＳ１４のゲートは、クロック信号ＣＬＫ７を入力されるインバータ駆動回路２７の出力ノードと接続される。トランジスタＰＭＯＳ２２及びＮＭＯＳ１４は、バックゲートをノードＮｐ０及び接地ノードＮｇとそれぞれ接続することにより、図１２に示した極性の寄生ダイオードＤ３６及びＤ３７を有する。
【０１１２】
インバータ駆動回路２６は、ノードＮｐ０（入力電圧ＶＩＮ）及び接地ノードＮｇ（接地電圧ＧＮＤ）の間に、トランジスタＰＭＯＳ２２のゲートと接続される出力ノードを介して直列接続された、Ｐ型のトランジスタＰＭＯＳ２０及びＮ型のトランジスタＮＭＯＳ１５を有する。トランジスタＰＭＯＳ２０及びＮＭＯＳ１５のゲートには、クロック信号ＣＬＫ６が共通に入力される。
【０１１３】
同様に、インバータ駆動回路２７は、ノードＮｐ０（入力電圧ＶＩＮ）及び接地ノードＮｇ（接地電圧ＧＮＤ）の間に、トランジスタＮＭＯＳ１４のゲートと接続される出力ノードを介して直列接続された、Ｐ型のトランジスタＰＭＯＳ２１及びＮ型のトランジスタＮＭＯＳ１３を有する。トランジスタＰＭＯＳ２１及びＮＭＯＳ１３のゲートには、クロック信号ＣＬＫ７が共通に入力される。
【０１１４】
インバータ駆動回路２６，２７は、入力電圧ＶＩＮ及び接地電圧ＧＮＤを電源として、クロック信号ＣＬＫ６，ＣＬＫ７を入力とするインバータを構成している。トランジスタＰＭＯＳ２０及びＮＭＯＳ１５は、バックゲートをノードＮｐ０及び接地ノードＮｇとそれぞれ接続することにより、図１２に示した極性の寄生ダイオードＤ３１及びＤ３２を有する。同様に、トランジスタＰＭＯＳ２１及びＮＭＯＳ１３は、バックゲートをノードＮｐ０及び接地ノードＮｇとそれぞれ接続することにより、図１２に示した極性の寄生ダイオードＤ３３及びＤ３４を有する。
【０１１５】
実施の形態２に係るチャージポンプ回路１０５の上記以外の部分の構成は、実施の形態１に係るチャージポンプ回路１０１と同様であるので、詳細な説明は繰り返さない。即ち、図４と同様に、複数のスイッチ素子であるトランジスタＰＭＯＳ５，ＰＭＯＳ６、及び、ＰＭＰＯＳ１８のうちの、トランジスタＰＭＯＳ６に対して、「バックゲート切断スイッチ」を構成する「第２のＰ型トランジスタ」に相当するトランジスタＰＭＯＳ１３が配置されている。実施の形態１と同様に、通常の昇圧動作では、トランジスタＰＭＯＳ１３がオフされている。又、チャージポンプ回路１０５では、インバータ駆動回路１３及び１４とインバータ２０とによる「電圧選択回路」に加えて、インバータ駆動回路２６及び２７とインバータ３２とによっても「電圧選択回路」の一実施例が構成される。さらに、トランジスタＮＭＯＳ７によって「放電素子」の一実施例が構成される。
【０１１６】
図１１は、チャージポンプ回路１０５に入力されるクロック信号ＣＬＫ１〜ＣＬＫ７の波形図である。
【０１１７】
図１１を参照して、クロック信号ＣＬＫ１〜ＣＬＫ４は図２と同様であり、基準クロックＣＬＫａに基づくクロック信号ＣＬＫ１と、基準クロックＣＬＫｂに基づくクロック信号ＣＬＫ２〜ＣＬＫ４とは、互いに逆相である。
【０１１８】
上述のように、実施の形態２では、クロック信号ＣＬＫ５〜ＣＬＫ７が追加される。クロック信号ＣＬＫ５は、クロック信号ＣＬＫ２〜ＣＬＫ４と同相であり、クロック信号ＣＬＫ６及びＣＬＫ７は、クロック信号ＣＬＫ１と同相である。クロック信号ＣＬＫ５〜ＣＬＫ７についても、クロック信号ＣＬＫ１〜ＣＬＫ４と同様に、デッドタイムが適宜設けられる。
【０１１９】
図１２には、チャージポンプ回路１０５の昇圧動作を説明する図表が示される。チャージポンプ回路１０５は、相補である基準クロックＣＬＫａ及びＣＬＫｂに基づくクロック信号ＣＬＫ１〜ＣＬＫ７に従って、図１２に示される状態Ｘ及び状態Ｙを交互に繰り返す。
【０１２０】
図１２及び図１０を参照して、状態Ｘでは、基準クロックＣＬＫｂ（クロック信号ＣＬＫ２〜ＣＬＫ５）がＨレベルである一方で、基準クロックＣＬＫａ（クロック信号ＣＬＫ１，ＣＬＫ６，ＣＬＫ７）はＬレベルである。従って、スイッチ駆動回路２１及び２５は、ノードＮ４及びＮ６に、Ｌレベル電圧（接地電圧ＧＮＤ）を出力する一方で、スイッチ駆動回路１１は、ノードＮ３にＨレベル電圧（出力電圧ＶＯＵＴ）を出力する。この結果、複数のスイッチ素子については、トランジスタＰＭＯＳ１８及びＰＭＯＳ６がオンする一方で、トランジスタＰＭＯＳ５がオフする。
【０１２１】
一方、インバータ駆動回路２６及び２７がＨレベル電圧（入力電圧ＶＩＮ）を出力するため、インバータ３２は、トランジスタＮＭＯＳ１４のオンにより、ノードＮ８を接地ノードＮｇ（接地電圧ＧＮＤ）と接続する。これに対して、インバータ駆動回路１３及び１４がＬレベル電圧（入力電圧ＶＩＮ）を出力するため、インバータ２０は、トランジスタＰＭＯＳ７のオンにより、ノードＮ２をノードＮｐ０（入力電圧ＶＩＮ）と接続する。
【０１２２】
従って、状態Ｘでは、ノードＮｐ３は、入力端子５（入力電圧ＶＩＮ）と接続される一方で、出力端子１０及びノードＮｐ１からは切り離される。更に、キャパシタＣ１は、ノードＮｐ３及び接地ノードＮｇの間に接続されることにより、入力電圧ＶＩＮにより充電される。従って、キャパシタ電圧Ｖ（Ｃ１）＝ＶＩＮとなる。又、キャパシタＣ２は、トランジスタＰＭＯＳ６により出力端子１０と接続されたノードＮｐ１と、ノードＮｐ０との間に接続される。従って、当該時点でのキャパシタＣ１の電圧Ｖ（Ｃ２）を用いて、ＶＯＵＴ＝ＶＩＮ＋Ｖ（Ｃ２）と示される。
【０１２３】
これに対して、状態Ｙでは、基準クロックＣＬＫｂ（クロック信号ＣＬＫ２〜ＣＬＫ５）がＬレベルである一方で、基準クロックＣＬＫａ（クロック信号ＣＬＫ１，ＣＬＫ６，ＣＬＫ７）はＨレベルである。従って、スイッチ駆動回路２１及び２５は、ノードＮ４及びＮ６に、Ｈレベル（出力電圧ＶＯＵＴ）を出力する一方で、スイッチ駆動回路１１は、ノードＮ３にＬレベル電圧（接地電圧ＧＮＤ）を出力する。この結果、複数のスイッチ素子については、トランジスタＰＭＯＳ１８及びＰＭＯＳ６がオフする一方で、トランジスタＰＭＯＳ５がオンする。
【０１２４】
一方、インバータ駆動回路２６及び２７がＬレベル電圧（接地電圧ＧＮＤ）を出力するため、インバータ３２は、トランジスタＰＭＯＳ２２のオンにより、ノードＮ８をノードＮｐ０（入力電圧ＶＩＮ）と接続する。これに対して、インバータ駆動回路１３及び１４がＨレベル電圧（接地電圧ＧＮＤ）を出力するため、インバータ２０は、トランジスタＮＭＯＳ５のオンにより、ノードＮ２を接地ノードＮｇ（接地電圧ＧＮＤ）と接続する。
【０１２５】
状態Ｙでは、トランジスタＰＭＯＳ５によって接続されたノードＮｐ１及びＮｐ３が、入力端子５（入力電圧ＶＩＮ）及び出力端子１０（出力電圧ＶＯＵＴ）からそれぞれ切り離される。更に、キャパシタＣ１は、ノードＮｐ０（入力端子５）及びノードＮｐ３の間に接続される。従って、ノードＮｐ３の電圧はＶＩＮ＋Ｖ（Ｃ１）となる。直前の状態Ｘにおいて、Ｖ（Ｃ１）＝ＶＩＮに充電されているので、ノードＮｐ３の電圧は、入力電圧ＶＩＮの２倍となる。
【０１２６】
一方で、キャパシタＣ２は、ノードＮｐ１及び接地ノードＮｇの間に接続されることにより、ノードＮｐ３と同等の電圧に充電される。従って、状態Ｙでは、Ｖ（Ｃ２）＝Ｖ（Ｃ１）＝２・ＶＩＮとなる。
【０１２７】
次に、再び状態Ｘとなると、キャパシタＣ１が入力電圧ＶＩＮに充電されるとともに、出力電圧ＶＯＵＴは、入力電圧ＶＩＮと、当該時点でのキャパシタＣ２の電圧Ｖ（Ｃ２）の和となる。直前の状態Ｙで、Ｖ（Ｃ２）＝２・ＶＩＮに充電されているので、ＶＯＵＴ＝ＶＩＮ＋Ｖ（Ｃ２）＝３・ＶＩＮであり、昇圧比（ＶＯＵＴ／ＶＩＮ）は３となることが理解される。
【０１２８】
このように、実施の形態２に係るチャージポンプ回路１０５は、相補の基準クロックＣＬＫａ，ＣＬＫｂに基づくクロック信号ＣＬＫ１〜ＣＬＫ７に従って上述の状態Ｘ及び状態Ｙを交互に繰り返すことによって、入力電圧ＶＩＮの３倍の出力電圧ＶＯＵＴを出力する昇圧動作を実行することができる。
【０１２９】
実施の形態２に係るチャージポンプ回路１０５において、制御信号ＥＮＢがＨレベル（ＥＮ＝Ｌレベル）に設定される動作停止状態では、プリチャージ信号ＰＲがＬレベルであれば、即ち、プリチャージ期間以外では、トランジスタＮＭＯＳ７のオンにより、出力電圧ＶＯＵＴを接地電圧ＧＮＤまで低下することができる。
【０１３０】
さらに、スイッチ駆動回路２１では、トランジスタＰＭＯＳ１２がオンする一方で、トランジスタＰＭＯＳ１１がオフされる。これにより、ノードＮｓには、トランジスタＰＭＯＳ１１によって入力電圧ＶＩＮが供給される。従って、クロック信号ＣＬＫ２がＬレベルに固定されることで、トランジスタＰＭＯＳ２を経由して、ノードＮ４、即ち、トランジスタＰＭＯＳ６のゲートに入力電圧ＶＩＮを出力することができる。これにより、実施の形態１と同様に、トランジスタＰＭＯＳ５をオフすることができる。
【０１３１】
又、スイッチ駆動回路３０によりトランジスタＰＭＯＳ１３がオフされるので、トランジスタＰＭＯＳ５のボディ（バックゲート）を経由した電流経路は、「バックゲート切断スイッチ素子」であるトランジスタＰＭＯＳ１３の寄生ダイオードＤ２３による逆電圧阻止によって遮断される。これにより、実施の形態１と同様に、入力端子５から出力端子１０への電流経路を遮断することができる。
【０１３２】
この結果、実施の形態２に係るチャージポンプ回路１０５においても、実施の形態１と同様に、動作停止状態（ＥＮＢ＝Ｈ，ＥＮ＝Ｌ）では、入力端子５から出力端子１０への電流を遮断するとともに、出力端子１０を放電して、出力電圧ＶＯＵＴを接地電圧ＧＮＤまで低下することができる。
【０１３３】
尚、実施の形態２に係るチャージポンプ回路１０５においても、実施の形態１の第１及び第２の変形例で説明したように、複数のスイッチ素子であるトランジスタＰＭＯＳ１８、ＰＭＯＳ５、及び、ＰＭＯＳ６のうちの少なくとも１つに対して、スイッチ駆動回路２１のように、出力電圧ＶＯＵＴの低下時に入力電圧ＶＩＮをインバータ電源とするように構成されたスイッチ駆動回路（即ち、「第１のスイッチ駆動回路」）、並びに、「バックゲート切断スイッチ素子」となるトランジスタ（図１２でのＰＭＯＳ１３）及びその駆動回路（スイッチ駆動回路３０）を配置することが可能である。
【０１３４】
更に、実施の形態２では、昇圧比が３のチャージポンプ回路を説明したが、昇圧比をさらに高くしたチャージポンプ回路に対しても、本実施の形態１及びその変形例は同様に適用可能である。このようなチャージポンプ回路に対しても、入力端子５及び出力端子１０の間に直列接続される複数のスイッチ素子のうちの少なくとも１つに対して、上述の「第１のスイッチ駆動回路」並びに「バックゲート切断スイッチ素子」及び「バックゲート切断スイッチ駆動回路」と、「放電素子」とを配置することによって、地絡発生等による出力電圧ＶＯＵＴの低下時における過電流の発生を防止することが可能である。
【０１３５】
上述した実施の形態１及びその変形例並びに実施の形態２に係るチャージポンプ回路１０１〜１０５は、半導体装置に適用することが可能である。例えば、図１３に示されるように、半導体装置２００は、電源回路２０２と、半導体素子２１５を含む半導体回路２１０と、実施の形態１〜４のいずれかに係るチャージポンプ回路とを備える。半導体素子２１５は、代表的には、トランジスタ又はダイオードによって構成される。電源回路２０２は、半導体装置２００に対して外部から供給される電源電圧Ｖｐから安定的な電圧ＶＤＤを発生することができる。チャージポンプ回路１０１〜１０５は、電源回路２０２からの電圧ＶＤＤを上記入力電圧ＶＩＮとして昇圧動作を実行することにより、出力電圧ＶＯＵＴとしての電圧ＶＢＢを出力する。電圧ＶＤＤ及び電圧ＶＢＢの両方が半導体回路２１０に電源電圧として供給されることにより、半導体素子２１５は、チャージポンプ回路１０１〜１０５の出力電圧である昇圧電圧ＶＢＢを受けて動作することができる。
【０１３６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１３７】
５  入力端子、１０  出力端子、１１，１２，２１，２３，２５，３０  スイッチ駆動回路、１３，１４，２６，２７  インバータ駆動回路、２０，３２  インバータ、６０  Ｐ型基板、６１，７１  Ｎウェル、６２，６３，７２，７３  Ｐ＋領域、６４，７４  ゲート、６５，７５  Ｎ＋領域、１００，１０１〜１０５  チャージポンプ回路、２００  半導体装置、２０２  電源回路、２１０  半導体回路、２１５  半導体素子、Ｃ１，Ｃ２  キャパシタ、ＣＬＫ１〜ＣＬＫ７  クロック信号、ＣＬＫａ，ＣＬＫｂ  基準クロック、Ｄ１〜Ｄ１２，Ｄ２１〜Ｄ３７  寄生ダイオード、ＧＮＤ  接地電圧、Ｎ２〜Ｎ６，Ｎ８，Ｎｐ０〜Ｎｐ３，Ｎｓ  ノード、ＮＭＯＳ１〜ＮＭＯＳ５，ＮＭＯＳ１１〜ＮＭＯＳ２２  Ｎチャネル型トランジスタ、ＰＭＯＳ１〜ＰＭＯＳ７，ＰＭＯＳ１１〜ＰＭＯＳ２２  Ｐチャネル型トランジスタ、Ｎｇ  接地ノード、ＶＢＢ，ＶＤＤ  電圧、ＶＩＮ  入力電圧、ＶＯＵＴ  出力電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2020136821.tif 000013
【図１２】
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【図１３】
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【手続補正書】
【提出日】令和3年2月9日(2021.2.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力電圧を昇圧した出力電圧を発生するチャージポンプ回路であって、
前記入力電圧が入力される入力端子と、
前記出力電圧を出力する出力端子と、
前記入力端子及び前記出力端子の間に直列に接続され、複数のスイッチ素子をそれぞれ構成する複数の第１のＰ型トランジスタと、
前記複数のスイッチ素子のうちの隣接する２個のスイッチ素子の各接続点に接続されたキャパシタと、
前記チャージポンプ回路の動作停止状態においてオンすることで前記出力端子を放電する放電素子と、
前記複数の第１のＰ型トランジスタのうちの少なくとも１つの第１のＰ型トランジスタにおいて、バックゲートと、当該第１のＰ型トランジスタの２個の主電極のうちの前記出力端子側の主電極との間に接続されたバックゲート切断スイッチ素子と、
前記チャージポンプ回路の昇圧動作状態に前記バックゲート切断スイッチ素子をオンする一方で、前記動作停止状態に前記バックゲート切断スイッチ素子をオフするバックゲート切断スイッチ駆動回路とを備え、
前記バックゲート切断スイッチ素子を構成する第２のＰ型トランジスタは、当該第２のＰ型トランジスタの寄生ダイオードが、接続先の前記第１のＰ型トランジスタの寄生ダイオードに対して、逆の極性を有し、かつ、直列接続される様に構成される、チャージポンプ回路。
【請求項２】
前記キャパシタは、前記接続点に接続された第１の端子と、前記第１の端子に対向する第２の端子とを有し、
前記チャージポンプ回路は、
前記昇圧動作状態において、互いに相補の第１及び第２のクロックの一方のクロックに従って、前記複数の第１のＰ型トランジスタの各々の制御電極に対して基準電圧及び前記出力電圧の一方を選択的に出力して、前記複数のスイッチ素子のオンオフをそれぞれ制御する複数のスイッチ駆動回路と、
前記第１又は第２のクロックに従って、前記キャパシタの前記第２の端子に、前記基準電圧及び前記入力電圧の一方を選択的に出力する電圧選択回路とを更に備え、
前記第２のＰ型トランジスタは、
前記第１のＰ型トランジスタのバックゲートと接続される第１の主電極と、
前記第１のＰ型トランジスタの前記出力端子側の主電極と接続された第２の主電極とを有し、
前記第２のＰ型トランジスタのバックゲートは、前記第１の主電極と接続され、
前記複数のスイッチ駆動回路のうちの、前記バックゲート切断スイッチ素子が接続された前記少なくとも１つの第１のＰ型トランジスタに対応する、少なくとも１つの第１のスイッチ駆動回路は、前記出力電圧が低下したときに、前記出力電圧に代えて前記入力電圧を当該第１のＰ型トランジスタにおける制御電極に対して選択的に出力する、請求項１記載のチャージポンプ回路。
【請求項３】
前記第１のスイッチ駆動回路は、
電源ノードと前記基準電圧を伝達する基準電圧ノードとの間に接続されて、前記第１又は第２のクロックに応じて、対応するスイッチ素子を構成する前記第１のＰ型トランジスタの前記制御電極と接続される出力ノードに対して、前記電源ノード及び前記基準電圧ノードの一方を選択的に接続する信号伝達回路と、
前記電源ノードと、前記入力端子及び前記出力端子との間に接続されて、前記昇圧動作状態には前記出力端子と前記電源ノードとを接続する一方で、前記動作停止状態には前記入力端子と前記電源ノードとを接続する電圧切換回路とを含み、
前記動作停止状態において、前記第１のスイッチ駆動回路に入力される前記第１又は第２のクロックは、前記信号伝達回路が前記出力ノードを前記電源ノードと接続する論理レベルに固定される、請求項２記載のチャージポンプ回路。
【請求項４】
前記チャージポンプ回路の前記動作停止状態から前記昇圧動作状態への遷移時において、前記入力端子の前記入力電圧によって前記出力端子を充電するプリチャージ期間が設けられ、
前記プリチャージ期間において、前記放電素子はオフされるとともに、前記複数のスイッチ駆動回路の各々は、前記複数のスイッチ素子の各々を構成する前記第２のＰ型トランジスタをオンするために前記基準電圧を出力する、請求項２又は３に記載のチャージポンプ回路。
【請求項５】
前記バックゲート切断スイッチ素子は、前記複数のスイッチ素子のうちの２個以上のスイッチ素子の各々に対して接続され、
各前記バックゲート切断スイッチ素子は、共通の前記バックゲート切断スイッチ駆動回路からの出力電圧が前記第２のＰ型トランジスタの前記制御電極に供給されることによって、前記出力電圧の低下時にオンからオフに変化する、請求項２〜４のいずれか１項に記載のチャージポンプ回路。
【請求項６】
請求項１〜５のいずれか１項に記載されたチャージポンプ回路と、
前記チャージポンプ回路の前記出力電圧を受けて動作する半導体素子とを備える、半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
トランジスタＰＭＯＳ１３において、Ｐ＋領域７３はノードＮｐ２（即ち、トランジスタＰＭＯＳ６のＰ＋領域６３）と接続され、ゲート７４は、スイッチ駆動回路３０の出力を受けるノードＮ５と接続される。Ｐ＋領域７２は、Ｎ＋領域７５及びトランジスタＰＭＯＳ６のＮ＋領域６５と接続される。この結果、トランジスタＰＭＯＳ１３では、出力端子１０と接続されるＰ＋領域７３と、Ｎウェル７１とのＰＮ接合によって寄生ダイオードが形成される。同様に、トランジスタＰＭＯＳ１３では、ノードＮｐ１と接続されるＰ＋領域６２と、Ｎウェル６１とのＰＮ接合によって寄生ダイオードが形成される。又、ＰＭＯＳ６及びＰＭＯＳ１３のボディ（バックゲート）同士は電気的に接続される。即ち、「第２のＰ型トランジスタ」の一実施例であるトランジスタＰＭＯＳ１３において、Ｐ＋領域７２は「第１の主電極」の一実施例に対応し、Ｐ＋領域７３は「第２の主電極」の一実施例に対応し、Ｎ＋領域７５は「バックゲート」の一実施例に対応する。
【国際調査報告】
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