(57)【特許請求の範囲】
【請求項１】
デルタシグマ変調回路によりデルタシグマ変調して生成された１ビットの第１及び第２量子化信号をそれぞれ電力増幅し、これらの電力増幅１ビット信号を復調して第１及び第２増幅器出力信号としてそれぞれ出力するデジタルスイッチング増幅器において、
１ビットデジタル信号に基づいて生成され、上記第１及び第２増幅器出力信号の間に発生するオフセット電圧を打ち消す調整電圧がそれぞれ付加された、互いに逆極性である第１信号と第２信号とを出力するオフセット電圧付加調整回路を備え、
上記デルタシグマ変調回路は、上記第１信号と上記第２信号とから上記電力増幅１ビット信号を負帰還信号として減算した信号をデルタシグマ変調することを特徴とするデジタルスイッチング増幅器。
【請求項２】
上記オフセット電圧付加調整回路は、上記第１信号と上記第２信号とを生成する演算増幅器を備え、該演算増幅器はローパスフィルタ構成を有していることを特徴とする請求項１記載のデジタルスイッチング増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，音声信号等に対して好適に実施され、該音声信号等のアナログ信号あるいはマルチビット信号を１ビット変換した１ビットデジタル信号を高効率で増幅することができるデルタシグマ変調を用いるデジタルスイッチング増幅器に関するものである。
【０００２】
【従来の技術】
デルタシグマ変調によって得られる１ビットデジタル信号は、音声信号の記緑や、機器間の伝送にあたって使用されるだけではなく、１ビットデジタル信号をそのまま半導体電力増幅素子に入力し、得られた大電圧のスイッチングパルスにローパスフィルタを通過させるだけで、電力増幅された復調アナログ信号を得ることもできる。しかも、前記半導体電力増幅素子は、従来の増幅器のようにその線形域（不飽和域）が使用されるのではなく、非線形域（飽和域）が使用されるので、このようなデルタシグマ変調を用いるスイッチング増幅器は、極めて高効率に電力増幅を行うことができるという利点を有しており、製品化が始まっている。
【０００３】
従来のデルタシグマ変調を用いたデジタルスイッチング増幅器の構成の一例を図６に基づいて説明する。
【０００４】
図６に示すように、従来例のデジタルスイッチング増幅器５０は、正極性のアナログ音響信号Ｓ５１Ｐおよび負極性のアナログ音響信号Ｓ５１Ｍの対からなる差動信号が、入力端子５４Ｐおよび５４Ｍから入力され、アナログ音響信号Ｓ５１ＰおよびＳ５１Ｍを増幅して出力端子５８Ｐおよび５８Ｍから出力するものである。なお、負極性のアナログ音響信号Ｓ５１Ｍは、正極性のアナログ音響信号Ｓ５１Ｐの極性のみ反転した信号である。
【０００５】
デジタルスイッチング増幅器５０は、図６に示すように、減算器５５Ｐおよび５５Ｍ、デルタシグマ変調回路５１、定電圧スイッチング回路５２、ローパスフィルタネットワーク回路（以下、ＬＰＦ（Low-Pass Filter ）ネットワーク回路と称す）５３、負帰還路５７Ｐおよび５７Ｍ等を備えている。
【０００６】
減算器５５Ｐおよび５５Ｍは、入力端子５４Ｐおよび５４Ｍに入力されたアナログ音響信号Ｓ５１ＰおよびＳ５１Ｍから、負帰還路５７Ｐおよび５７Ｍによって定電圧スイッチング回路５２から帰還された負帰還信号Ｓ５４ＰおよびＳ５４Ｍをそれぞれ減算した後のアナログ音響信号を、デルタシグマ変調回路５１へ出力するようになっている。
【０００７】
デルタシグマ変調回路５１は、入力端子５４Ｐおよび５４Ｍに入力されたアナログ音響信号Ｓ５１ＰおよびＳ５１Ｍから負帰還信号Ｓ５４ＰおよびＳ５４Ｍを減算した後のアナログ音響信号を、デルタシグマ変調することにより、１ビット信号Ｓ５２ＰおよびＳ５２Ｍを生成するものである。
【０００８】
デルタシグマ変調回路５１は、積分器・加算器群６１と量子化器６２とから構成されている。積分器・加算器群６１は、高次の積分器であり、減算器５５Ｐおよび５５Ｍで減算された後のアナログ音響信号Ｓ５１ＰおよびＳ５１Ｍを積分して加算し、得られた信号を量子化器６２へ出力する。量子化器６２は、積分器・加算器群６１で得られた信号の極性を判定して、２値の量子化信号である１ビット信号Ｓ５２ＰおよびＳ５２Ｍに変換する。ここで量子化器６２の量子化閾値は、想定されるサンプリング周波数に対して最適値に設定されている。また、量子化器６２はクロック信号に対応して動作する。
【０００９】
定電圧スイッチング回路５２には、正極性の直流定電圧＋Ｖを出力する定電圧電源５６Ｈと、定電圧Ｖと等しい大きさの負極性の直流定電圧−Ｖを出力する定電圧電源５６Ｌとが接続されている。定電圧電源５６Ｈおよび５６Ｌは、デジタルスイッチング増幅器５０内部に設けてもよいが、この場合は、デジタルスイッチング増幅器５０外部に設けられ、電力線を介して接続されている。
【００１０】
定電圧スイッチング回路５２は、定電圧電源５６Ｈおよび５６Ｌから供給された定電圧＋Ｖおよび−Ｖのスイッチングを、１ビット信号Ｓ５２ＰおよびＳ５２Ｍに基づき、すなわち１ビット信号Ｓ５２ＰおよびＳ５２Ｍをスイッチング制御信号として用いて行うことにより、１ビット信号Ｓ５２ＰおよびＳ５２Ｍを電力増幅するものである。また、定電圧スイッチング回路５２は、１ビット信号Ｓ５２ＰおよびＳ５２Ｍの電力増幅により得られた電力増幅１ビット信号Ｓ５３ＰおよびＳ５３Ｍを、ＬＰＦネットワーク回路５３と負帰還路５７Ｐおよび５７Ｍとに出力するようになっている。
【００１１】
負帰還路５７Ｐおよび５７Ｍは、電力増幅１ビット信号Ｓ５３ＰおよびＳ５３Ｍをデルタシグマ変調回路５１の入力端へ負帰還させるためのものである。
【００１２】
ＬＰＦネットワーク回路５３は、低周波数帯域に帯域制限することで、増幅１ビット信号Ｓ５３ＰおよびＳ５３Ｍを補間し、増幅１ビット信号Ｓ５３ＰおよびＳ５３Ｍをアナログ音響信号Ｓ５５ＰおよびＳ５５Ｍに復調するものである。また、ＬＰＦネットワーク回路５３は、アナログ音響信号Ｓ５５ＰおよびＳ５５Ｍを出力端子５８Ｐおよび５８Ｍから出力させるようになっている。
【００１３】
次に、上記従来のデジタルスイッチング増幅器５０の動作について説明する。
【００１４】
入力端子５４Ｐおよび５４Ｍに入力されたアナログ音響信号Ｓ５１ＰおよびＳ５１Ｍから、負帰還された負帰還信号Ｓ５４ＰおよびＳ５４Ｍが減算された後、得られた信号がデルタシグマ変調回路５１によって１ビット信号Ｓ５２ＰおよびＳ５２Ｍに変換される。すなわち、積分器・加算器群６１にて、負帰還された負帰還信号Ｓ５４ＰおよびＳ５４Ｍが減算された後のアナログ音響信号Ｓ５１ＰおよびＳ５１Ｍが、積分された後、加算されて、ノイズシェーピングされ、量子化器６２にて加算された差分積分信号の極性が判定され、２値の１ビット信号Ｓ５２ＰおよびＳ５２Ｍに変換される。
【００１５】
１ビット信号Ｓ５２ＰおよびＳ５２Ｍは、スイッチング制御信号として定電圧スイッチング回路５２に入力され、外部の定電圧電源５６Ｈおよび５６Ｌより与えられた定電圧＋Ｖおよび−Ｖとの電圧幅をもつ電力増幅１ビット信号Ｓ５３ＰおよびＳ５３Ｍへと電力増幅される。
【００１６】
定電圧スイッチング回路５２にて得られた電力増幅１ビット信号Ｓ５３ＰおよびＳ５３Ｍは、ＬＰＦネットワーク回路５３に入力され、ＬＰＦネットワーク回路５３にてアナログ音響信号Ｓ５５ＰおよびＳ５５Ｍに復調されて、出力端子５８Ｐおよび５８Ｍから出力される。
【００１７】
また電力増幅１ビット信号Ｓ５３ＰおよびＳ５３Ｍは、デルタシグマ変調回路５１の入力端へ負帰還される。
【００１８】
ところが、上記従来のデジタルスイッチング増幅器５０では、出力端子５８Ｐおよび５８Ｍから出力されるアナログ音響信号Ｓ５５ＰおよびＳ５５Ｍには、さまざまな理由によりプラス側出力端子５８Ｐとマイナス側出力端子５８Ｍとの直流成分の電圧差つまりオフセット電圧が生じる。その結果として、低周波帯域にノイズが発生したり、電源のオンオフ時などに出力端子５８Ｐおよび５８Ｍへ接続した図示しないスピーカからポップ音が発生したりする。
【００１９】
オフセット電圧が生じる主な原因としては、デルタシグマ変調回路５１内のオペアンプ群からのオフセット電圧の発生、定電圧電源５６Ｈおよび５６Ｌから定電圧スイッチング回路５２に供給される定電圧Ｖおよび−Ｖのずれ、差動帰還信号のプラス側信号Ｓ５４Ｐとマイナス側信号Ｓ５４Ｍとのレベル差、配線パターンのばらつきによる電圧特性のずれ等がある。
【００２０】
そこで、上記従来のデジタルスイッチング増幅器５０に対して、定電圧スイッチング回路５２に供給する定電圧電源５６Ｈおよび５６Ｌの定電圧＋Ｖおよび−Ｖを調整する方法により、出力信号Ｓ５５ＰおよびＳ５５Ｍに生ずるオフセット電圧をキャンセルしたり、特開２００１−２１１０３６号公報に開示されているように、定電圧スイッチング回路５２の出力をデルタシグマ変調回路５１の入力端に負帰還する負帰還信号Ｓ５４ＰおよびＳ５４Ｍの減衰率を調整する方法により、出力信号Ｓ５５ＰおよびＳ５５Ｍに生ずるオフセット電圧をキャンセルすることが行われている。
【００２１】
上記特開２００１−２１１０３６号公報に開示されているデジタルスイッチング増幅器７０について、図７に基づいて説明する。
【００２２】
デジタルスイッチング増幅器７０は、図６に示したデジタルスイッチング増幅器５０に対して、負帰還路５７Ｐおよび５７Ｍ上に可変減衰器７３Ｐおよび７３Ｍからなる減衰・調整部７１をさらに追加したものである。
【００２３】
デジタルスイッチング増幅器７０では、減衰・調整部７１にて電力増幅１ビット信号Ｓ５３ＰおよびＳ５３Ｍを独立した減衰率で減衰させて、負帰還信号Ｓ５４ＰおよびＳ５４Ｍとしてデルタシグマ変調回路５１の入力端にフィードバックするようになっている。
【００２４】
しかし、通常、デルタシグマ変調回路内５１でのオフセット電圧の発生、定電圧電源５６Ｈおよび５６Ｌから定電圧スイッチング回路５２に供給される定電圧＋Ｖ、−Ｖのずれ等の要因により、増幅器出力にオフセット電圧が発生する。一方オフセット電圧は、負帰還路５７Ｐおよび５７Ｍのプラス側の減衰率とマイナス側の減衰率との差に起因する差動の負帰還信号Ｓ５４ＰおよびＳ５４Ｍ間のレベル差によっても生じる。
【００２５】
そのため、デジタルスイッチング増幅器７０では、オフセット電圧が発生した場合、プラス側の負帰還信号Ｓ５４Ｐの電圧レベルとマイナス側の負帰還信号Ｓ５４Ｍの電圧レベルとをあえてずらすことにより、オフセット電圧をキャンセルすることが可能である。
【００２６】
【発明が解決しようとする課題】
ところが、上記従来のオフセット電圧調整方法を用いたデジタルスイッチング増幅器では、負帰還信号の電圧レベルを調整しているので、次の問題が生じる。
１．負帰還信号の絶対値レベルが変わるので、増幅器出力のゲインが変わってしまう。よって、上記デジタルスイッチング増幅器を２チャンネル分並列接続して、ステレオ音響信号を増幅するためのステレオ増幅器として用いた場合、左右のチャンネル間において音量差が生じる。
２．デルタシグマ変調回路の入力端に負帰還する負帰還信号のレベルが変わるので、積分器・加算器群にて負帰還された信号が減算された後のアナログ音響信号が、積分された後加算されてノイズシェーピングされる段で、アルゴリズム通りの伝達特性を維持できない。よって、残留ノイズ、量子化ノイズが増大したり、負帰還信号に対する入力信号の最大許容量（発振限界値）が変化したりする。つまり、デジタルスイッチング増幅器の最大出力が変化したり、ノイズフロアレベルの上昇によりＳＮ比が低下することになり、所望の周波数帯域やダイナミックレンジが得られない。
【００２７】
本発明は、上記の問題点を解決するためになされたもので、その目的は、オフセット電圧に起因する低周波帯のノイズを低減し、所望の周波数帯域やダイナミックレンジが得られるデジタルスイッチング増幅器を提供することにある。
【００２８】
【課題を解決するための手段】
本発明のデジタルスイッチング増幅器は、デルタシグマ変調回路によりデルタシグマ変調して生成された１ビットの第１及び第２量子化信号をそれぞれ電力増幅し、これらの電力増幅１ビット信号を復調して第１及び第２増幅器出力信号としてそれぞれ出力するデジタルスイッチング増幅器において、以下の措置を講じたことを特徴としている。
【００２９】
すなわち、上記デジタルスイッチング増幅器は、１ビットデジタル信号に基づいて生成され、上記第１及び第２増幅器出力信号の間に発生するオフセット電圧を打ち消す調整電圧がそれぞれ付加された、上記第１信号と上記第２信号とを出力するオフセット電圧付加調整回路を備え、上記デルタシグマ変調回路は、上記第１信号と上記第２信号とから上記電力増幅１ビット信号を負帰還信号として減算した信号をデルタシグマ変調することを特徴としている。
【００３０】
上記の発明によれば、デルタシグマ変調回路によりデルタシグマ変調されて１ビットの第１及び第２量子化信号がそれぞれ生成される。これら１ビットの第１及び第２量子化信号がそれぞれ電力増幅され、これら電力増幅された１ビット信号が復調されて第１及び第２増幅器出力信号としてそれぞれ出力される。
【００３１】
ところが、上記第１及び第２増幅器出力信号の間には、様々な理由により直流成分のオフセット電圧が生じる（各素子の特性のばらつきや、各回路固有の要因により生じる）ため、従来においては、電力増幅された上記第１及び第２の１ビット信号を減衰調整したものを上記の第１及び第２信号にそれぞれ負帰還し、上記オフセット電圧を補正していた。しかしながら、このような補正では、負帰還信号のレベルを変えることになるので、増幅器の最大出力が変化したり、ノイズフロアレベルの上昇によりＳ／Ｎ比が低下したりし、所望の周波数帯域やダイナミックレンジが得られなくなるという不具合を招来する。
【００３２】
そこで、上記発明によれば、オフセット電圧付加調整回路を備え、これにより上記不具合を解消している。
【００３３】
すなわち、オフセット電圧付加調整回路によって、１ビットデジタル信号に基づいて生成され、上記第１及び第２増幅器出力信号の間に発生するオフセット電圧を打ち消す調整電圧がそれぞれ付加された上記第１信号と上記第２信号とが出力される。このように調整電圧が付加された第１信号と第２信号とから、電力増幅１ビット信号を負帰還信号として減算した信号が上記デルタシグマ変調回路によってデルタシグマ変調される。
【００３４】
これにより、たとえ上記第１及び第２増幅器出力信号の間にオフセット電圧が生じても、第１及び第２増幅器出力信号に対して調整を行う必要がなくなり、上記調整電圧によってオフセット電圧が打ち消される。したがって、増幅器の最大出力が変化すること、及びノイズフロアレベルの上昇によるＳ／Ｎ比が低下することが回避され、所望の周波数帯域やダイナミックレンジを確実に得ることが可能となる。
【００３５】
なお、ここで問題となるオフセット電圧は、各素子の特性のばらつきや、各回路固有の要因により生じるものであるので、一度調整してしまえば、基本的には大きく変化することはなく、例えば、上記オフセット電圧の調整は、製造直後の検査時等に、発生したオフセット電圧を測定しながら、調整電圧の値を変化させることによって行えばよい。
【００３６】
上記オフセット電圧付加調整回路は、上記第１信号と上記第２信号とを生成する演算増幅器を備え、該演算増幅器はローパスフィルタ構成を有していることが好ましい。この場合、演算増幅器はローパスフィルタ構成を有しているので、入力信号の帯域を制限することが可能となる。
【００３７】
【発明の実施の形態】
本発明の実施の一形態について図１から図５に基づいて説明すれば、以下のとおりである。
【００３８】
本実施形態のデジタルスイッチング増幅器１０は、図１に示すように、音声信号などのアナログ信号あるいはマルチビット信号などを１ビット変換した１ビットデジタル信号（以下、入力信号と称す）Ｓ１が入力端子４から入力され、該入力信号Ｓ１を増幅して出力端子８Ｐおよび８Ｍから出力するものである。
【００３９】
デジタルスイッチング増幅器１０は、図１に示すように、オフセット電圧付加調整部９、減算器５Ｐおよび５Ｍ、デルタシグマ変調回路１、定電圧スイッチング回路２、ローパスフィルタネットワーク回路（以下、ＬＰＦ（Low-Pass Filter ）ネットワーク回路と称す）３、第１の帰還路７Ｐ、第２の帰還路７Ｍ、減衰器１３Ｐおよび１３Ｍを備えている。
【００４０】
オフセット電圧付加調整部９は、入力端子４から入力された入力信号Ｓ１を、互いに逆極性である第１信号Ｓ１Ｐと第２信号Ｓ１Ｍとの対からなる差動信号に変換する差動信号生成部であり、かつオフセット電圧を付加調整した互いに逆極性である第１信号Ｓ１Ｐと第２信号Ｓ１Ｍとの対からなる差動信号に差動信号を、デルタシグマ変調回路１に出力するものである。
【００４１】
減算器５Ｐおよび５Ｍは、入力端子４に入力された音声信号などのアナログ信号あるいはマルチビット信号などを１ビット変換した入力信号Ｓ１をオフセット電圧付加調整部９を経た信号Ｓ１ＰおよびＳ１Ｍと、帰還路７Ｐおよび７Ｍによって定電圧スイッチング回路２から減衰器１３Ｐおよび１３Ｍを経て帰還された負帰還信号Ｓ４ＰおよびＳ４Ｍとを入力信号としている。減算器５Ｐおよび５Ｍは、第１信号Ｓ１Ｐと第２信号Ｓ１Ｍとから負帰還信号Ｓ４ＰおよびＳ４Ｍをそれぞれ減算して、負帰還信号Ｓ４ＰおよびＳ４Ｍが減算された後の信号をデルタシグマ変調回路１へ出力するようになっている。
【００４２】
デルタシグマ変調回路１は、負帰還信号Ｓ４ＰおよびＳ４Ｍが減算された後の信号をそれぞれデルタシグマ変調することにより、第１量子化信号および第２量子化信号としての１ビット信号Ｓ２ＰおよびＳ２Ｍを生成するものである。
【００４３】
デルタシグマ変調回路１は、積分器・加算器群１１と量子化器１２とから構成されている。積分器・加算器群１１は、高次の積分器であり、減算器５Ｐおよび５Ｍで減算された後の信号を積分して加算し、量子化器１２へ出力する。量子化器１２は、積分器・加算器群１１で得られた信号の極性を判定して２値の量子化信号である１ビット信号Ｓ２ＰおよびＳ２Ｍに変換する。ここで、量子化器１２の量子化閾値は、想定されるサンプリング周波数に対して最適に設定されている。また、量子化器１２はクロック信号に対応して作動する。
【００４４】
定電圧スイッチング回路２には、正極性の定電圧Ｖを出力する定電圧電源６Ｈと、定電圧Ｖと等しい大きさの負極性の定電圧−Ｖとを出力する定電圧電源６Ｌとが接続されている。ここでは極性の異なる２種の電源電圧を用いているが、定電圧電源６Ｌはグランド（０Ｖ）としてもよい。定電圧電源６Ｈおよび６Ｌはデジタルスイッチング増幅器１０内部に設けてもよいが、ここではデジタルスイッチング増幅器１０外部に設けられ、電力線を介して接続されている。
【００４５】
定電圧スイッチング回路２は、定電圧電源６Ｈおよび６Ｌから供給された定電圧Ｖおよび−Ｖのスイッチングを、１ビット信号Ｓ２ＰおよびＳ２Ｍをスイッチング制御信号として用いることにより、１ビット信号Ｓ２ＰおよびＳ２Ｍを電力増幅するものである。また、定電圧スイッチング回路２は、１ビット信号Ｓ２ＰおよびＳ２Ｍの電力増幅により得られた電力増幅された第１および第２の１ビット信号としての電力増幅１ビット信号Ｓ３ＰおよびＳ３Ｍを、ＬＰＦネットワーク回路３と、帰還路７Ｐおよび７Ｍとに出力するようになっている。
【００４６】
帰還路７Ｐおよび７Ｍは、電力増幅１ビット信号Ｓ３ＰおよびＳ３Ｍをデルタシグマ変調回路１の入力端へ負帰還させるものである。減衰器１３Ｐおよび１３Ｍは、帰還路７Ｐおよび７Ｍ上にそれぞれ設けられ、電力増幅１ビット信号Ｓ３ＰおよびＳ３Ｍを減衰させるようになっている。
【００４７】
ＬＰＦネットワーク回路３は、低周波帯域に帯域制限することで、電力増幅１ビット信号Ｓ３ＰおよびＳ３Ｍを補完し、電力増幅１ビット信号Ｓ３ＰおよびＳ３Ｍを第１および第２増幅器出力信号としてのアナログ音響信号Ｓ５ＰおよびＳ５Ｍに復調するものである。またＬＰＦネットワーク回路３は、アナログ音響信号Ｓ５ＰおよびＳ５Ｍを出力端子８Ｐおよび８Ｍから出力させるようになっている。
【００４８】
次に、上記構成のデジタルスイッチング増幅器１０の動作について説明する。
【００４９】
入力端子４に入力された音声信号などのアナログ信号あるいはマルチビット信号などを１ビット変換した入力信号Ｓ１を、互いに逆極性である第１信号Ｓ１Ｐと第２信号Ｓ１Ｍとの対からなる差動信号に変換する差動信号生成部を兼ねたオフセット電圧付加調整部９にてオフセット電圧調整されて、オフセット電圧付加調整部９からの出力差動信号から、負帰還信号Ｓ４ＰおよびＳ４Ｍがそれぞれ減衰された後、得られた信号がデルタシグマ変調回路１によって１ビット信号Ｓ２ＰおよびＳ２Ｍに変換される。
【００５０】
具体的には、積分器・加算器群１１で負帰還信号Ｓ４ＰおよびＳ４Ｍがそれぞれ減算された後の信号が積分された後、加算されてノイズシェーピングされ、量子化器１２で加算された差分積分信号の極性が判定され、２値の１ビット信号Ｓ２ＰおよびＳ２Ｍに変換される。
【００５１】
１ビット信号Ｓ２ＰおよびＳ２Ｍは、スイッチング制御信号として定電圧スイッチング回路２に入力され、外部の定電圧電源６Ｈおよび６Ｌより与えられた定電圧Ｖと定電圧−Ｖとの電圧幅をもつ電力増幅１ビット信号Ｓ３ＰおよびＳ３Ｍへと電力増幅される。
【００５２】
定電圧スイッチング回路２にて得られた電力増幅１ビット信号Ｓ３ＰおよびＳ３Ｍは、ＬＰＦネットワーク回路３に入力され、ＬＰＦネットワーク回路３にてアナログ音響信号Ｓ５ＰおよびＳ５Ｍに復調されて、出力端子８Ｐおよび８Ｍから出力される。
【００５３】
また電力増幅１ビット信号Ｓ３ＰおよびＳ３Ｍは、減衰器１３Ｐおよび１３Ｍに入力されて、減衰負帰還信号Ｓ４ＰおよびＳ４Ｍとしてデルタシグマ変調回路１の入力端に負帰還される。
【００５４】
次に、デジタルスイッチング増幅器１０におけるオフセット電圧調整方法について説明する。
【００５５】
デジタルスイッチング増幅器１０は、オフセット電圧が発生しない場合、オフセット電圧付加調整部９において、入力端子４からの音声信号などのアナロク信号あるいはマルチビット信号などを１ビット変換した入力信号Ｓ１を、互いに逆極性である第１信号Ｓ１Ｐと第２信号Ｓ１Ｍとの対からなる差動信号に変換し、そのままデルタシグマ変調回路１に入力するようになっている。
【００５６】
ところが実際は、デルタシグマ変調回路１の積分器・加算器群１１を構成するオペアンプ等で発生するオフセット電圧や、定電圧電源６Ｈおよび６Ｌから定電圧スイッチング回路２に供給される定電圧Ｖおよび−Ｖのずれ等の要因により、増幅器出力信号Ｓ５ＰとＳ５Ｍとの間にオフセット電圧が発生する。一方オフセット電圧は、帰還路７Ｐおよび７Ｍにもそのまま反映されるため、オフセット電圧は帰還路７Ｐおよび７Ｍを介して減算器５Ｐおよび５Ｍに出力される。そのため、デジタルスイッチング増幅器１０は、オフセット電圧が発生した場合、減算器５Ｐおよび５Ｍに、オフセット電圧を打ち消す電圧を付加することにより、増幅器出力信号Ｓ５ＰとＳ５Ｍとの間に発生するオフセット電圧を打ち消すことが可能である。
【００５７】
具体的には、製造直後の検査時に、無信号状態つまり入力信号Ｓ１のレベルが０の状態、あるいは入力端子４がグランド（接地）された状態で、増幅器出力におけるオフセット電圧、つまりアナログ音響信号Ｓ５Ｐとアナログ音響信号Ｓ５Ｍとのレベル差を電圧測定器により測定し、オフセット電圧が検出された場合、増幅器出力におけるオフセット電圧がキャンセルされる方向に、オフセット電圧付加調整部９の半固定抵抗器ＶＲ（図２、図３に図示し、詳細は後述）の接点位置を調整する。これにより、互いに逆極性である第１信号Ｓ１Ｐと第２信号Ｓ１Ｍとの対からなる差動入力信号にオフセット電圧が付加され、その結果、増幅器出力におけるオフセット電圧をキャンセルすることができる。
【００５８】
ここで問題となるオフセット電圧は、各素子の特性ばらつきや、各回路固有の要因により生じる。したがって、オフセット電圧は一度調節を行えば、基本的に大きく変化することはなく、製造直後の検査時に調整すればよく、使用時に調節する必要はない。
【００５９】
オフセット電圧をキャンセルするように調節した効果を確認するために、オフセット電圧の調節の有無による周波数特性の変化を調べた。
【００６０】
デジタルスイッチング増幅器１０に正弦波１ｋＨｚ／−６０ｄＢＶを入力し、オフセット電圧を前記の方法によりキャンセルするように調整をした後の増幅器出力信号の周波数特性を、ＦＦＴ（Fast Fourier Transform：高速フーリエ変換）周波数分析装置で分析した結果を図４のグラフに示す。また、デジタルスイッチング増幅器１０に正弦波１ｋＨｚ／−６０ｄＢＶを入力し、オフセット電圧が生じたときの増幅器出力信号の周波数特性を、ＦＦＴ周波数分析装置で分析した結果を図５のグラフに示す。
【００６１】
図４および図５に示す結果を比較するとわかるように、オフセット電圧が生じているときは、図５に示すように、可聴帯域（〜２０ｋＨｚ）全体に渡ってノイズフロアが上昇し、ＳＮ比が悪くなっている。一方、前記の方法でオフセット電圧をキャンセルするように調整すると、図４に示すように、このようなノイズが除去されＳＮ比が改善されることがわかる。
【００６２】
また、オフセット電圧が生じているときは、図５に示すように、２５０Ｈｚ以下の低い周波数帯にノイズが発生しているが、前述した方法でオフセット電圧をキャンセルする調整を行うことにより、図４に示すように、このようなノイズが除去されていることがわかる。なお、オフセット電圧により２５０Ｈｚ以下の低い周波数帯にノイズが発生するのは、オフセット電圧が直流電圧であるために、ＦＦＴ周波数分析装置上では０Ｈｚ付近のノイズとして現れるからである。
【００６３】
ところで、従来行われているように、負帰還信号の減衰率を調整し、オフセット電圧をキャンセルする調整を行うと、オフセット電圧が直流電圧であるために、ＦＦＴ周波数分析装置の分析結果では、０Ｈｚ付近のノイズが低減して現れる。しかし、負帰還信号の減衰率が変わると、デルタシグマ変調回路１がアルゴリズム通りの伝達特性を維持できないために、残留ノイズが増大したり、負帰還信号に対する入力信号の最大許容量（発振限界値）が変化したりする。つまり、増幅器の最大出力が変化したり、ノイズフロアが上昇することによりＳＮ比が低下することになり、所望の周波数帯域やダイナミックレンジが得られないことがある。
【００６４】
上記オフセット電圧付加調整部９の構成例について、図２を参照しながら以下に説明する。
【００６５】
上記オフセット電圧付加調整部９は、図２に示すように、オペアンプ（演算増幅器）９ａ及び９ｂから構成されており、入力信号Ｓ１を入力し、上記オペアンプ９ａ及び９ｂの出力端子から、互いに逆極性である第１信号と第２信号の対からなる差動信号が上記減算器５Ｐ及び５Ｍに出力される。
【００６６】
上記オペアンプ９ａ及び９ｂの＋入力端子（非反転入力端子）には、半固定抵抗ＶＲの両端のオフセット電圧ＶＢ１及びＶＢ２（調整電圧）がそれぞれ供給されている。つまり、上記オペアンプ９ａは、抵抗を介して−入力端子（反転入力端子）に供給されている入力信号Ｓ１を反転増幅したものに対して上記電圧ＶＢ２を付加調整する。また、上記オペアンプ９ｂは、抵抗を介して−入力端子（反転入力端子）に供給されている上記オペアンプ９ａの出力信号を反転増幅したものに対して上記電圧ＶＢ１を付加調整する。
【００６７】
上記半固定抵抗ＶＲの両端は、固定抵抗Ｒ１を介してアナログ電圧ＶＤＡと、固定抵抗Ｒ２を介して基準電圧（たとえば、オペアンプ動作電源の１／２の電圧値）またはグランド（接地）に接続されており、上記オフセット電圧ＶＢ１及びＶＢ２は、上記固定抵抗Ｒ１及びＲ２の抵抗値が一定の場合、上記半固定抵抗ＶＲの接点位置とに基づいてそれぞれ変化する。このように、上記半固定抵抗ＶＲの接点位置を変えることによって、上述のように出力端子８Ｐと８Ｍとの間に生じたオフセット電圧を確実に打ち消すことが可能となる。
【００６８】
すなわち、減算器５Ｐ及び５Ｍは、後段のデルタシグマ変調回路１、定電圧スイッチング回路２で発生するオフセット電圧をキャンセルする逆極性の電圧を、オフセット電圧付加調整部９で付加調整した入力差動信号である第１信号Ｓ１Ｐおよびと第２信号Ｓ１Ｍから、定電圧スイッチング回路２の出力を減衰器１３Ｐおよび１３Ｍで減衰させた差動帰還信号である負帰還信号Ｓ４ＰおよびＳ４Ｍを減算して、デルタシグマ変調回路１の１次積分器へ入力する。
【００６９】
また、オフセット電圧付加調整部９は、オペアンプの＋入力端子（非反転入力端子）に入力するデルタシグマ変調回路駆動電圧ＶＤＡの１／２電位であるＶＤＡ／２に対し、前記の箇所で発生するオフセット電圧と逆極性の電圧を付加し、前記の箇所で発生するオフセット電圧をキャンセルする。
【００７０】
上記の構成によれば、帰還路７Ｐおよび７Ｍの減衰率に関係なく、アナログ電源からの直流電圧を差動出力信号に付加調整できる。したがって、デルタシグマ変調回路１がアルゴリズム通りの伝達特性を維持できるので、残留ノイズが増大したり、負帰還信号Ｓ４ＰおよびＳ４Ｍに対する入力信号Ｓ１ＰおよびＳ１Ｍの最大許容量（発振限界値）が変化したりすることがない。つまり、増幅器の最大出力が変化したり、ノイズフロア上昇に伴いＳＮ比が低下することなく、所望の周波数帯域やダイナミックレンジが得られる。
【００７１】
なお、上述の説明では、オフセット電圧ＶＢ１およびオフセット電圧ＶＢ２が印加されている２つのオペアンプは、１つの信号を差動信号にするために使用していたが、後段デルタシグマ変調回路内１次積分器入力のバッファ増幅器としてもよい。
【００７２】
また、図３に示すように、上記オフセット電圧ＶＢ１及びＶＢ２が印加されている上記オペアンプ９ａ及び９ｂをローパスフィルタ構成とし、入力信号Ｓ１の帯域を制限できる構成でもよい。
【００７３】
この場合、上記オペアンプ９ａ及び９ｂの入力端子と出力端子の間にキャパシタＣ１及びＣ２がそれぞれ設けられている点で図２の構成と異なっている。キャパシタＣ１及びＣ２と上記オペアンプ９ａ及び９ｂに接続されている抵抗とによってローパスフィルタ（アクティブフィルタ）が形成される。
【００７４】
さらに、上記実施形態の構成は、電力増幅１ビット信号Ｓ３ＰおよびＳ３Ｍをアナログ音響信号Ｓ５ＰおよびＳ５Ｍに復調するためのＬＰＦネットワーク回路３を備えていたが、増幅された１ビット信号Ｓ３ＰおよびＳ３Ｍをアナログ信号に復調するための復調部として、ＬＰＦネットワーク回路３以外の回路を備えていてもよい。さらに、電力増幅１ビット信号Ｓ３ＰおよびＳ３Ｍをそのままデジタル出力する構成としてもよい。
【００７５】
さらに、デルタシグマ変調回路１内の量子化器１２は、量子化閾値が１つである必要はなく、多値の量子化を行う構成であってもよい。
【００７６】
以上のように、本発明のデルタシグマ変調回路は、入力信号を互いに逆極性である第１の信号と第２の信号との対からなる差動信号に変換する入力バッファ回路部と、互いに逆極性である第１の信号と第２の信号との対からなる差動信号をデルタシグマ変調することにより、第１の量子化信号及び第２の量子化信号を生成するデルタシグマ変調部からなるデルタシグマ変調回路において、前記入力バッファ回路部にて、前記デルタシグマ変調部で生じる第１の量子化信号及び第２の量子化信号のオフセット電圧をゼロに補正することを特徴としている。
【００７７】
これに従えば、上述のように構成されるデルタシグマ変調回路において、量子化器出力にオフセット電圧が生じても、出力端のオフセット電圧を測定しながら調整手段によって、入力差動信号に直流オフセット電圧を付加調整することで、オフセット電圧を打ち消すことができる。
【００７８】
【発明の効果】
本発明に係るデジタルスイッチング増幅器は、以上のように、１ビットデジタル信号に基づいて生成され、上記第１及び第２増幅器出力信号の間に発生するオフセット電圧を打ち消す調整電圧がそれぞれ付加された、上記第１信号と上記第２信号とを出力するオフセット電圧付加調整回路を備え、デルタシグマ変調回路は、上記第１信号と上記第２信号とから上記電力増幅１ビット信号を負帰還信号として減算した信号をデルタシグマ変調する構成である。
【００７９】
それゆえ、たとえ上記第１及び第２増幅器出力信号の間にオフセット電圧が生じても、第１及び第２増幅器出力信号に対して調整を行う必要がなくなり、上記調整電圧によってオフセット電圧が打ち消される。したがって、増幅器の最大出力が変化すること、及びノイズフロアレベルの上昇によるＳ／Ｎ比が低下することが回避され、所望の周波数帯域やダイナミックレンジを確実に得ることが可能となるという効果を奏する。
【００８０】
本発明に係るデジタルスイッチング増幅器、以上のように、上記の構成に加えて、上記オフセット電圧付加調整回路は、上記第１信号と上記第２信号とを生成する演算増幅器を備え、該演算増幅器はローパスフィルタ構成を有している構成である。
【００８１】
それゆえ、さらに、演算増幅器はローパスフィルタ構成を有しているので、入力信号の帯域を制限することが可能となるという効果を奏する。
【図面の簡単な説明】
【図１】  本発明に係るデジタルスイッチング増幅器の一構成例を示すブロック図である。
【図２】  図１に示すデジタルスイッチング増幅器のオフセット電圧付加調整部等の回路構成の一例を示す回路図である。
【図３】  図１に示すデジタルスイッチング増幅器のオフセット電圧付加調整部等の回路構成の他の一例を示す回路図である。
【図４】  図１に示すデジタルスイッチング増幅器において、オフセット電圧をキャンセルするように調整した後の増幅器出力信号の周波数特性を示すグラフである。
【図５】  図１に示すデジタルスイッチング増幅器において、オフセット電圧が生じたときの増幅器出力信号の周波数特性を示すグラフである。
【図６】  従来のデジタルスイッチング増幅器の構成例を示すブロック図である。
【図７】  従来のデジタルスイッチング増幅器の他の構成例を示すブロック図である。
【符号の説明】
１    デルタシグマ変調回路（デルタシグマ変調部）
２    定電圧スイッチング回路
３    ＬＰＦネットワーク回路
４    入力端子
５Ｐ  減算器
５Ｍ  減算器
６Ｈ  定電圧電源
６Ｌ  定電圧電源
７Ｐ  第１の帰還路
７Ｍ  第２の帰還路
８Ｐ  出力端子
８Ｍ  出力端子
９    オフセット電圧付加調整部（オフセット電圧付加調整回路）
１０    デジタルスイッチング増幅器
１１    積分器・加算器群
１２    量子化器
１３Ｐ  減衰器
１３Ｍ  減衰器
Ｓ１    入力信号（１ビットデジタル信号）
Ｓ１Ｐ  第１信号
Ｓ１Ｍ  第２信号
Ｓ２Ｐ  １ビット信号（第１量子化信号）
Ｓ２Ｍ  １ビット信号（第２量子化信号）
Ｓ３Ｐ  電力増幅１ビット信号（電力増幅された第１の１ビット信号）
Ｓ３Ｍ  電力増幅１ビット信号（電力増幅された第２の１ビット信号）
Ｓ４Ｐ  負帰還信号
Ｓ４Ｍ  負帰還信号
Ｓ５Ｐ  アナログ音響信号（第１増幅器出力信号）
Ｓ５Ｍ  アナログ音響信号（第２増幅器出力信号）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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