(57)【特許請求の範囲】
【請求項１】
サービスプロバイダ装置およびサービス加入者装置を含む情報分散システムにおいて、前記サービスプロバイダ装置は、少なくとも１つの上流経路を介してセットトップ端末に上流メッセージを送信し且つ下流経路を介して前記セットトップ端末から下流メッセージを受信し、並びにデータバスを介して制御チャネルモデムに結合されている情報サーバを備えており、
前記制御チャネルモデムは、
前記データバスに結合され、上流メッセージおよび制御コマンドを前記情報サーバから受信し、かつ下流メッセージを前記情報サーバに結合させるバスインタフェースと、
前記バスインタフェースに結合され、上流メッセージおよび下流メッセージを一時的に記憶するメッセージバッファと、
前記メッセージバッファに結合され、上流メッセージを前記メッセージバッファから検索し、前記上流メッセージを変調器に送出し、かつ下流メッセージを復調器から前記メッセージバッファに送出するメッセージプロセッサと、
を備え、
前記変調器が前記上流経路に結合され、かつ前記復調器が前記下流経路に結合されている、
制御チャネルモデム。
【請求項２】
前記メッセージバッファはデュアルポートランダムアクセスメモリであり、前記デュアルポートランダムアクセスメモリが、
前記下流メッセージを前記デュアルポートランダムアクセスメモリから検索し、前記上流メッセージを前記デュアルポートランダムアクセスメモリに記憶するための、バスインタフェースでアドレス指定されている第１のポートセットと、
前記メッセージプロセッサに結合され、前記上流メッセージを前記デュアルポートランダムアクセスメモリから検索し、かつ前記下流メッセージを前記デュアルポートランダムアクセスメモリに記憶するための第２のポートのセットと、
を有する、請求項１に記載の制御チャネルモデム。
【請求項３】
前記メッセージバッファが、２ページに分けられ、第１のページが上流メッセージを記憶し、かつ第２のページが下流メッセージを記憶する、請求項２に記載の制御チャネルモデム。
【請求項４】
前記メッセージプロセッサが、前記バスインタフェースからの前記制御コマンドによって制御されるマイクロコントローラである、請求項１に記載の制御チャネルモデム。
【請求項５】
第２の復調器をさらに備えている、請求項１に記載の制御チャネルモデム。
【請求項６】
サービスプロバイダ装置およびサービス加入者装置を含む情報分散システムにおいて、前記サービスプロバイダ装置が、少なくとも１つの上流経路を介してセットトップ端末に上流メッセージを送信し且つ下流経路を介して前記セットトップ端末から下流メッセージを受信し、並びにデータバスを介して制御チャネルモデムに結合されている情報サーバを備えており、前記制御チャネルモデムを使用する方法が以下のステップを含み、
ａ）第１のメッセージを前記情報サーバから前記セットトップ端末に送信するステップであって、前記送信ステップが、
第１のメッセージ情報を前記情報サーバからデータバスを介して受信するステップと、
前記第１のメッセージ情報をメッセージバッファに記憶するステップと、
前記第１のメッセージ情報を前記メッセージバッファから検索するステップと、
前記メッセージバッファから検索された前記第１のメッセージ情報を送信搬送波周波数で変調し、第１のメッセージを発生するステップと、
前記第１のメッセージを前記上流経路に結合させるステップと、
を含み、
ｂ）第２のメッセージを、前記下流経路を介して、前記セットトップ端末から受信するステップであって、前記受信ステップが、
前記第２のメッセージを復調し、かつ第２のメッセージ情報を発生するステップと、
前記第２のメッセージ情報を前記メッセージバッファに記憶するステップと、
前記情報サーバからのリクエストに応じて前記第２のメッセージ情報を前記メッセージバッファから検索するステップであって、前記制御モデムが前記データバスを介して前記リクエストを受信する、前記ステップと、
前記検索された第２のメッセージ情報を前記データバスを介して前記情報サーバに結合させるステップと、
を含む方法。
【請求項７】
前記メッセージバッファが、デュアルポートランダムアクセスメモリである、請求項６に記載の方法。
【請求項８】
前記メッセージバッファが２ページに分けられ、第１のページが前記第１のメッセージ情報を記憶し、かつ第２のページが前記第２のメッセージ情報を記憶する、請求項６に記載の方法。
【請求項９】
前記変調ステップがトランスポートプロトコルヘッダを前記第１のメッセージ情報に付加するステップをさらに含む、請求項６に記載の方法。
【請求項１０】
前記変調ステップが、４相位相偏移変調を使用する、請求項６に記載の方法。
【請求項１１】
前記受信ステップおよび送信ステップが同時に生じる、請求項６に記載の方法。
【請求項１２】
前記第１のメッセージ情報を検索するステップが、前記第２のメッセージ情報を検索するステップと同時に生じる場合は常に、前記第２のメッセージ情報を検索するステップが遅延される、請求項６に記載の方法。
【発明の詳細な説明】
技術分野
本発明は、情報分散システム、より詳細には情報分散システム用制御チャネル通信を提供する方法および装置に関するものである。
背景技術
ディジタル信号処理技術の最近の進歩、特にディジタル圧縮技術の進歩は、既存の電話網および同軸ケーブル網を介して顧客の家庭に新しいディジタルサービスを提供する極めて多量の提案をもたらした。例えば、ディジタルビデオを圧縮し、従来の同軸テレビジョンケーブルを介して圧縮ディジタルビデオを伝送し、それから加入者のセットトップ端末でビデオを伸長することによって数百のケーブルテレビジョンチャネルを加入者に提供することが提案された。他の提案されたこの技術の用途は、ムービーオンデマンドビデオシステムであり、加入者が電話回線を介してビデオサービスプロバイダと直接通信し、特定のビデオプログラムをビデオライブラリから要求し、要求されたビデオプログラムは、直接見るために電話回線あるいは同軸テレビジョンケーブルを介して加入者の家庭に送出される。
これらのシステム内部では、加入者の家庭内のセットトップ端末の動作を容易にする制御情報は、ビデオデータストリーム内の制御パケットとして一般的に送られる。これらの制御パケットは、セットトップ端末がビデオデータと制御データとを区別できるようにする所定のヘッダ情報を含んでいる。したがって、ビデオデータチャネルを通して制御データを送るためのパケットの使用によって、ビデオ情報を加入者に伝送するのに役立つバンド幅量は本質的に減少する。
さらに、セットトップ端末からサービスプロバイダに送られる制御情報は、一般的には電話システムを介して送られる。それ自体、加入者は、ビデオシステムに対する会話形機能性を提供するために専用電話回線を有することが必要である。さらに、低データ転送速度の電話システムは、セットトップ端末とサービスプロバイダとの広範囲にわたる通信ができない。それ自体、これらのシステムは、一般にサービスあるいは特定の情報選択のような基本制御コマンドを加入者のテレビジョンスクリーン上にメニューを介して提供する。
したがって、サービスプロバイダからセットトップ端末に情報を伝達する情報バンド幅に影響を与えないでセットトップ端末からの制御情報を情報分散システムのサービスプロバイダに伝達する独自の制御チャネルを提供する方法および装置に対する技術上の要求がある。
発明の開示
先行技術に関連したいままでの欠点は、本発明のサービスプロバイダとセットトップ端末との間の両方向メッセージトラフィックに対する独自の通信チャネルを提供する制御チャネルモデムによって解決される。本発明を使用して、メッセージ、制御情報、および状態情報は、映画のような要求情報をサービスプロバイダから加入者の家庭に送るために使用されるチャネルとは異なる独自のチャネルを使用してサービスプロバイダと加入者のセットトップ端末との間で伝送される。特に、本発明は、１つの下流データチャネルおよび２つの上流チャネルを提供する。下流チャネルは、サービスプロバイダを約７５０ｋｂｐｓ（キロビット／秒）のデータ転送速度を有するチャネルを介してセットトップ端末に接続する。２つの上流データチャネルは、セットトップ端末をサービスプロバイダに接続し、各チャネルは、約４３．５ｋｂｐｓ／秒の実効データ転送速度を有する。
特に、情報分散システムは、一般にビデオ情報をサーバから加入者のセットトップ端末に伝達する高バンド幅を有する順方向データ通信チャネルに接続される情報サーバを含んでいる。サーバは、一般にコマンドおよび制御情報を伝達するバス構造を含んでいる。具体的なバス構造はＶＭＥバスである。本発明は、ＶＭＥバスインタフェースを通してＶＭＥバスに接続する。特定のモデムによって処理されるメッセージ、制御情報および状態情報は、ＶＭＥバスインタフェースによってＶＭＥバスから得て、メッセージバッファおよび状態レジスタに送られる。バッファリング後、メッセージプロセッサおよびルータは、特定のセットトップ端末にアドレス指定されるメッセージを生じる。次に、これらのメッセージは、このメッセージ情報を搬送波上に直交変調する変調器に伝送され、この搬送波は、次にケーブル網上に電力増幅器を通って伝達される。
セットトップ端末からのメッセージは、メッセージを２つの上流データチャネルから得る一対の復調器によって復調される。上流データは、メッセージ情報を得るために復調器によって処理される搬送波周波数上に直交変調もされる。復調器の各々からのメッセージ情報は、メッセージプロセッサおよびルータに送られ、次に、メッセージプロセッサおよびルータがＶＭＥバスインタフェースを待ち、メッセージをセットトップ端末からサービスプロバイダのサーバに送る場合、このルータはメッセージをメッセージバッファに送る。
【図面の簡単な説明】
本発明の教示は、添付図面とともに下記の詳細な説明を考察することによって容易に理解できる。
図１は、本発明を組み込む会話形情報分散システムの高レベルブロック図を示している。
図２は、本発明の制御チャネルモデムの高レベルブロック図を示している。
図３は、ＶＭＥインタフェースのブロック図を示している。
図４は、メッセージバッファおよび状態レジスタのブロック図である。
図５は、メッセージプロセッサのブロック図である。
図６は、変調器のブロック図である。
図７は、第１の復調器のブロック図を示している。
理解を容易にするために、可能である場合、図に共通である同一の要素を示すために同一の参照数字が使用される。
発明を実施するための最良の形態
図１は、会話形情報分散システム１００の高レベルブロック図を示している。このシステム１００は、順方向情報分散チャネル１０４および片方向上流制御チャネルおよび片方向下流制御チャネルを含む複数の両方向制御チャネル１０６の両方を介して複数の加入者装置１０８に接続されているサービスプロバイダの装置１０２を含んでいる。加入者の家庭に設置された加入者装置１０２と対話することによって加入者は、サービスプロバイダの装置１０２から制御チャネル１０６を介して情報を要求できる。要求された情報は、サービスプロバイダ装置１０２から順方向情報分散チャネル１０４を通して情報を要求された加入者装置１０８に伝送される。例えば、加入者は、制御チャネルを介して特定の映画を要求でき、サービスプロバイダ装置は、この映画をメモリから検索し、加入者の装置１０８上に表示するために順方向情報分散チャネル１０４を通して映画を“上映する”。映画選択情報、状態メッセージおよび制御メッセージは、サービスプロバイダの装置１０２から制御チャネル１０６（片方向上流制御チャネル）を通して加入者の装置１０８に送られる。サービスプロバイダの装置に対する問い合わせのみならず、これらのメッセージの応答は、加入者の装置１０８から制御チャネル１０６（片方向下流制御チャネル）を通してサービスプロバイダ装置１０２に送られる。したがって、図１に示されたシステムは、全会話形実時間情報分散システムである。
より詳細には、サービスプロバイダ装置１０２は、情報サーバ１１０、ネットワークインタフェース・変調器１１２、制御チャネルモデム１１４および情報サーバ１１０と、ネットワークインタフェース・変調器１１２と、制御チャネルモデム１１４とを相互接続する制御バス１１６を含んでいる。多数の加入者装置（例えば、３，０００あるいはそれ以上）にサービスする実際のシステムでは、複数のネットワークインタフェース・変調器回路１１２および複数の制御チャネルモデム１１４は、サービスプロバイダ装置１０２内部に組み込まれている。
加入者からのコマンドは、制御チャネルモデム１１４に接続されている下流チャネルを介してサービスプロバイダ装置に入る。制御チャネルモデムは、これらのコマンドを解読し、受信制御・メッセージ情報を制御バス１１６上に出す。この情報は、情報サーバあるいはネットワークインタフェース・変調器のいずれかに伝送され、この情報を要求した特定のセットトップ端末に送られている情報を制御する。情報サーバは、加入者からの制御情報に応じて、例えば加入者のための特定メニューを生成し、ある種の情報を選択するかあるいは加入者によって要求された特定の情報を送ることができる所定のソフトウェアを実行する。複数の高データ転送速度チャネルは、サーバをネットワークインタフェース・変調器１１２に接続する。ネットワークインタフェース・変調器は、これらのチャネル上に伝送されるデータストリームの各々を使用し、これらのデータストリームを順方向情報分散チャネルに適合するフォーマットにパケット化する。一般的には、このようなパケット化は、ビデオ情報トランスポートのためのカラー動画符号標準化作業グループ（ＭＰＥＧ）規格のような特定の伝送規格に従う。非同期転送方式（ＡＴＭ）のような他の規格が実行されてもよい。
所定のメッセージは表示するための加入者装置に送られてもよい。これらのメッセージは、サーバから制御バスを通して制御チャネルモデムに送られ、加入者装置１０８への上流制御チャネル上に送られる。順方向情報分散チャネルおよび制御チャネルは、ハイブリッドファイバ同軸ケーブル網等であってもよい同軸ケーブル網上に周波数多重化される。
加入者装置１０８は、一般にセットトップ端末１１８、入力装置１２０およびディスプレイ装置１２２を含んでいる。セットトップ端末は、入力装置からの入力コマンドを処理するばかりでなく制御チャネルおよび情報分散チャネルの両方と相互作用する電子機器を含んでいる。入力装置１２０は、一般的にはＲＦあるいはＩＲのリンクのいずれかを介してセットトップ端末１１８と対話する遠隔制御装置である。ディスプレイ１２２は、一般的には従来のテレビあるいはモニタである。
セットトップ端末は、制御チャネル情報ばかりでなく分散チャネルからの情報を復調し、処理する。さらに、セットトップ端末は、入力装置からの制御情報を処理し、この情報を上流制御チャネルを介してサービスプロバイダ装置内部の制御チャネルモデムに適当に伝送する。
図２は、図１の制御チャネルモデム１１４のブロック図を示している。制御チャネルモデム１１４は、バスインタフェース（例えば、ＶＭＥバスインタフェース）、メッセージバッファ・状態レジスタ２０２、メッセージプロセッサ・ルータ２０４、変調器２０６、および一対の復調器２０８および２１０を含んでいる。バスインタフェースは制御バス１１６に接続されている。この用途に適切な１つのこのようなバスは、メッセージ、制御情報およびディジタル装置間の状態情報を伝達する当該技術分野で周知であるＶＭＥバスである。
特定の制御チャネルモデムに対するサーバによってアドレス指定されるバスインタフェースはバスから情報を得る。メッセージは、複数のメッセージバッファ・状態レジスタ２０２に一時的に記憶されている。適切な時間に、メッセージバッファ・状態レジスタは空にされ、この情報は、メッセージプロセッサ・ルータ２０４に送られる。さらに、ある種のリセット・割り込み情報は、ＶＭＥバスを介して制御チャネルモデムに送られてもよい。この情報は、一般にバッファリングされなくて、ＶＭＥバスインタフェースから即時実行するためのメッセージプロセッサ・ルータ２０４に直接送られる。上流メッセージは、メッセージプロセッサ・ルータ２０４から変調器２０６に送られる。変調器は、搬送波をメッセージ情報で直交変調し、変調搬送波を上流制御チャネルに結合させる。特定のメッセージを伝送するために使用される特定の周波数はサーバによって制御される。したがって、この情報は、制御バスによって伝達され、周波数制御情報を変調器に結合させるバスインタフェースによって解読される。
下流情報は、制御チャネルから一対の復調器２０８および２１０に供給される。一対の復調器は、モデムでのメッセージ衝突の確率を減少させるために使用される。各復調器は、制御チャネルからメッセージ情報を得て、メッセージ情報をメッセージプロセッサ・ルータ２０４に結合させる直交復調器である。この情報は、次にメッセージバッファ・状態レジスタ２０２内部でバッファリングされ、最終的にはメッセージ情報を情報サーバあるいはネットワークインタフェースおよび変調器に通信するために制御バス１１６に結合させるバスインタフェース２００に送られる。
図３は、バスインタフェース２００、特に、ＶＭＥバスインタフェースの詳細ブロック図を示している。このバスインタフェースは、制御チャネルモデム１１４と制御バス１１６との間に装備している。制御チャネルモデムと制御バスとの間の全ての通信が、制御バスインタフェース２００内部のメモリマップ操作として行われる。このインタフェース２００は、下記のＶＭＥバスモード、すなわち、レジスタおよびバッファのためのＡ１６、Ｄ１６（ワードデータ転送）およびバッファのためのＤ８（ＥＯ）（バイトデータ転送）をサポートする。さらに、バスインタフェース２００は、データトランシーバ３００、割り込みコントローラ３０２、スレーブコントローラ３０４、割り込みベクトル発生器３０６、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）３０８、ベースアドレス発生器３１０、および遅延発生器３１２を含む。割り込みコントローラは、ＰＬＸ技術を利用できるＶＭＥ３０００（ＶＭＥバス割り込み発生器）である。同様に、スレーブコントローラは、ＰＬＸ技術も利用できるＶＭＥ２０００“ＶＭＥバススレーブモジュールインタフェース装置”である。データトランシーバ３００、割り込みコントローラ３０２およびスレーブコントローラ３０４は各々、ＶＭＥバスに直接接続されている。スレーブコントローラ３０４は、ＶＭＥデータ転送バス信号を監視し、実行されているアクセスのタイプを決定する。スレーブコントローラ３０４は、データストローブおよびＦＰＧＡ３０８に結合されている肯定応答情報を発生する。ゲートアレイ３０８（アルテラ（Ａｌｔｅｒａ）社から入手できる）は、アドレス比較器を使用してデータストローブを解読し、要求されているアクセスが適切であることを確実にする。サポートされていないアクセスの試みはＦＰＧＡによって無視される。有効トランザクション中、ゲートアレイは、ローカルアドレスバスを駆動し、データトランシーバを使用可能にし、適切な選択を与え、レジスタあるいはＲＡＭアクセスのいずれかのための信号を使用可能にする。ゲートアレイは、次にスレーブコントローラ３０４を通してＶＭＥバスへのアクセスを肯定応答する。
割り込みコントローラ３０２は、制御チャネルモデムから単一レベルの局部割り込みを受諾する。局部割り込みが割り込みコントローラによって検出される場合、コントローラは、ＶＭＥバスへの割り込みを発生し、生じる割り込みアービトレーションをＶＭＥ優先順位割り込みバスを介して処理する。割り込み制御は、ＲＯＡＣ（肯定応答時リセット（Ｒｅｓｅｔ  Ｏｎ  Ａｃｋｎｏｗｌｅｄｇｅ））モードで作動し、ＶＭＥ割り込みはＶＭＥコントローラからの応答時クリアされる。割り込みアービトレーション処理の一部として、割り込みコントローラは、ＶＭＥコントローラにデータバスを介して、８ビット割り込みベクトルを供給する。それ自体、割り込みコントローラ３０２は、割り込みベクトル発生器を使用可能にする際に、ベクトルがＶＭＥバスに結合させるようにデータトランシーバのためのデータバス上に配置されているように、割り込みベクトル発生器３０６のイネーブルポートを介して結合されている。ＶＭＥバスアドレス指定はＦＰＧＡに直接結合されている。ＦＰＧＡは図５に関してさらに論議される。
図４は、メッセージバッファ・状態レジスタ２０２のブロック図を示している。このレジスタ・バッファは１６ビット幅デュアルポートＲＡＭ４００を使用して実現される。ＲＡＭ４００は、ＲＡＭビジー、チップセレクト、リード／ライト、出カイネーブル、上部バイトセレクト、下部バイトセレクト、アドレスおよびデータを含む全入出力ポート対を含んでいる。全ポートのセットはＶＭＥバスインタフェースおよびメッセージプロセッサに接続されている。それ自体、これらの装置の両方はデュアルポートＲＡＭに同時にアクセスできる。
このＲＡＭは、各々変調器および復調器に対する２つのバッファページに分割され、このメモリは各ページに対する状態レジスタを含んでいる。変調器に関して、状態レジスタは、（既に伝送されている）ページが書き込まれるように使用可能である場合および変調器が割り込みを発生している場合、サーバに知らせるために使用される。復調器バッファページがサーバに転送するために利用できるようになる場合、割り込みが発生されてもよい。復調器バッファページは、それに関連した状態レジスタも有している。このレジスタは、加入者装置から受信されたメッセージに関する情報を含んでいる。状態レジスタは、バッファが書き込みに役立つ場合を示すフィールド、新しいメッセージがバッファに置かれた場合を示すフィールド、中止されたメッセージがバッファに入れることができない場合は常にセットされるインジケータビット、仕様が許すよりも長いメッセージが受信されたことおよびメッセージが切り捨てられたことを示すオーバーフローエラーフィールド、および数バイトの受信メッセージの長さを示す長さフィールドを含む多数のフィールドを含んでいる。
バッファの通常の動作中、ＶＭＥを介するサーバおよびメッセージプロセッサは、各サブシステムに関して、一方の装置がバッファページ０にアクセスするのに対して、他方のサブシステムがバッファページ１にアクセスするように同期化される。完了の場合、そのページを使用している装置はトグルする。この方式は、最大処理時間を各装置に与え、メモリ内部のアクセス衝突の可能性を最少にする。
バッファページと違って、サーバおよびメッセージプロセッサの両方が同じ状態レジスタにアクセスすることが可能である。例えば、メッセージプロセッサは、サーバが状態を更新している間、変調器状態レジスタにポールし、新しいメッセージをチェックできる。間違った結果を避けるために、メモリのアービトレーション機能が利用される。メモリがビジー状態をレポートする場合、メッセージプロセッサによるアクセスは、ＤＴＡＣＫ信号の使用によって遅らされるのに対して、ＶＭＥバスを介するアクセスは、ＶＭＥバスインタフェースによるＶＭＥＡＣＫ信号の遅延によって遅らされる。このようなアクセス制御は、ＲＡＭビジーフラグがハイである場合、ＶＭＥバスからのアクセス信号を遅延させる遅延発生器３１２とともに図３のプログラマブルゲートアレイ３０８によって処理される。
図５は、図２のメッセージプロセッサ・ルータ２０４のブロック図を示している。メッセージプロセッサ・ルータ２０４は、マイクロコントローラ５００、フラッシュ読み出し専用メモリ（ＲＯＭ）５０２、スタティックランダムアクセスメモリ（ＲＡＭ）５０４、およびフィールドプログラマブルゲートアレイ（ＦＰＧＡ）５０６を含んでいる。メッセージプロセッサ・ルータの目的は、メッセージバッファから出て行くメッセージを読み出しおよびフォーマット化し、このメッセージを変調器に送り、いずれかの復調器から入って来るメッセージを受諾し、これらのメッセージをメッセージバッファに転送することにある。それ自体、マイクロコントローラは、これらのメッセージバッファに接続され、リード／ライン機能、出力イネーブル機能およびチップセレクト機能を制御する。さらに、ＤＴＡＣＫ信号は図３のＦＰＧＡ３０８からマイクロコントローラ５００に結合される。ＤＴＡＣＫ信号は、デュアルポートＲＡＭの“レディー”信号から復号化される。ＲＡＭがレディーである場合、ＤＴＡＣＫが発生される。ＲＡＭがレディーでない場合、ＤＴＡＣＫは、ＲＡＭがレディーとなるまで遅延される。他の装置と共有されない（すなわち、デュアルポートＲＡＭ内部に保持されない）他のレジスタに関して、レディー信号は常にアクティブである。マイクロコントローラのデータバスは、変調器および両方の復調器ならびにＲＯＭ５０２、ＲＡＭ５０４、およびＦＰＧＡ５０６に接続されている。マイクロコントローラのためのアドレスバスは、ＲＯＭ、ＲＡＭ、およびＦＰＧＡ、ならびにメッセージバッファ（図４の４００）にも接続されている。
ＦＰＧＡ５０６は、マイクロコントローラと復調器との間とのインタフェースならびにＶＭＥインタフェースバスを形成する。特に、ＦＰＧＡ５０６は、復調器ＦＩＦＯリード信号イネーブル信号および出力イネーブル信号ならびに変調器ライトイネーブル信号を発生する。さらに、変調器および復調器からの変調器ＦＩＦＯ状態信号および復調器ＦＩＦＯ状態信号はマイクロコントローラに直接結合されている。ＦＰＧＡは、一般にＶＭＥインタフェースによって使用され、バッファメモリ内部に含まれないリセットレジスタおよび割り込みレジスタを含んでいる。ＶＭＥバスによるリセットレジスタあるいは割り込みレジスタのいずれかへのアクセスが、マイクロコントローラへのレベル４の割り込みを開始することに注目すべきである。この割り込みは、回路板上の物理的ジャンパーによって使用禁止されてもよい。
一般的には、本発明に役立つ具体的なマイクロコントローラは、モトローラから入手できる６８３０６マイクロコントローラである。リセットレジスタおよび割り込みレジスタは、変調器あるいは復調器のいずれかのような制御チャネルモデムの所定の構成要素を別々に割り込みおよびリセットするばかりでなく、制御チャネルモデムを完全にリセットするようにＶＭＥバスを通してサーバを使用可能にするために使用される。
図６は変調器２０６のブロック図を示している。この変調器は、出て行くメッセージトラフィックのためのファーストイン／ファーストアウト（ＦＩＦＯ）バッファ６００、順方向エラー訂正（ＦＥＣ）プロセッサ６０２、整形フィルタ６０４、周波数可変シンセサイザ６０６、４相位相偏移変調（ＱＰＳＫ）ベクトル変調器６０８、ドライバ増幅器６１０、およびチャネルフィルタ６１２を含んでいる。ＦＩＦＯ６００は、ＦＩＦＯ内の直列メモリロケーション内部に入れられている一連のメッセージの形でメッセージプロセッサからデータを受け取る。状態ラインは、ＦＩＦＯからメッセージプロセッサに接続され、マイクロコントローラにＦＩＦＯ状態、すなわちＦＩＦＯがバッファリングのための更なるデータを受け入れられるかどうかを知らせる。ＦＩＦＯ６００は、２つの経路によってＦＥＣプロセッサ６０２に接続されている。第１の経路は、ＦＥＣプロセッサ内部のアドレス発生器をＦＩＦＯに接続し、特定のデータをＦＩＦＯメモリから要求する読み出し経路である。このデータは、ＦＩＦＯとＦＥＣプロセッサ６０２との間のデータ経路上に送られる。整形フィルタ６０４に結合されているＦＥＣプロセッサは、従来の方法で、直交データ、すなわち同相データ（Ｉ−ＤＡＴＡ）および直交データ（Ｑ−ＤＡＴＡ）を生成する。ＩデータおよびＱデータは、セットアップ端末内部の復調器によって受信データの有効エラー訂正を容易にする順方向エラー訂正符号化も含んでいる。
ＦＩＦＯに入れられる各メッセージは１８４バイトのデータを含んでいる。通常、これらのメッセージ（メッセージブロック）は、各々が２３バイトの８つのセットトップ端末メッセージを含み、ブロック内の未使用の任意のメッセージは１８４バイトの条件を満たすためにゼロで充填される。各々の２３バイトのメッセージは、セットアップ端末のアドレスに対して２バイトと、メッセージ長インジケータに対して１バイトと、制御インジケータに対して１バイトと、シーケンス番号に対して１バイトと、１８ビットのデータとを含んでいる。メッセージプロセッサは、メッセージがＦＩＦＯに転送される前に、４バイトのヘッダを各メッセージに付加する。このヘッダは、トランスポートプロトコルヘッダ、例えば、ＭＰＥＧトランスポートパケットヘッダである。
ＩデータストリームおよびＱデータストリームは５００ｋｂｐのビット伝送速度を有する。ＦＥＣプロセッサは、具体的にはアルテラフィールドのプログラマブルゲートアレイ（ＦＰＧＡ）６１６および３２Ｋ×８のＲＡＭ６１８と結合されているＸｉｌｉｎｘのプログラマブルＦＥＣ装置６１４である。ＦＰＧＡは、ＦＥＣ装置をサポートして２つの機能を提供する。ＦＥＣ装置６１４は事実上直列であり、ＦＰＧＡ６１６の第１の機能は、ＦＩＦＯ６００からデータを読み出し、バイト幅データを直列ストリームに変換することにある。このストリームは、ＦＥＣチェックサムを挿入するためにストリームを周期的に中止するＦＥＣ装置６１４の制御の下で転送される。ＦＰＧＡ６１６の第２の機能は、ＦＥＣ装置６１４によって生成された直列ストリームをＩデータストリームおよびＱデータストリームに変換することにある。これは、全奇数ビットおよび全偶数ビットを互い違いの出力ポートに単に転送することによって行われる。ＩデータおよびＱデータは、ＦＰＧＡの出力でアラインメントを保持するために再クロックされる。ＦＥＣ装置６１４は、データをスクランブルする機能、インタリーブする機能、リードソロモン順方向エラー訂正符号化する機能を実行する。ＲＡＭ６１８は、インタリーブ中、ＦＥＣ装置６１４によって使用される。９４バイト毎（パケット毎に２回）に、入ってくるデータストリームは停止され、ＦＥＣコーデイングの２バイトはデータストリームの中に組み込まれる。
ＦＥＣプロセッサ６０２による処理後、デュアルデータストリームは、変調よりも前に整形フィルタ６０４を通過される。これらのフィルタは、突起したコサインパスバンド形状の近似計算としての４極ベッセル設計に基づいている。フィルタの５０％ポイントは、６５０ｋＨｚであり、５００ｋｂｐｓのデータストリームに対して３０％過剰のバンド幅を提供する。
適切な変調周波数を生成するために、バラクタ同調位相クロックループ（ＰＬＬ）シンセサイザ６０６が備えられている。変調の周波数は、ＦＰＧＡの中の１つの内部のメモリマップレジスタを介してサーバによって設定される。その代わりに、周波数はデュアルポートＲＡＭに記憶されている。周波数選択の分解能は、１つだけレジスタ値を増分させることは２ＭＨｚだけ変調周波数を増加させることを意味する２ＭＨｚである。このレジスタに対する有効な設定は７０〜１３０ＭＨｚの周波数範囲を生じる３５〜６５（小数）である。
ＩおよびＱのデータストリームの変調は、モノリシックＱＰＳＫベクトル変調器６０８によって行われる。１つのこのような商用変調器は、ヒューレットパッカード社によって製造されたＨＰＭＸ−２００５である。この変調器の後に、２３ｄＢｍまでの飽和出力電力を供給するＨＰＭＸ−３００２駆動増幅器が続く。この装置の指定の利得は回路板上の調節装置によって設定される。
ＱＰＳＫベクトル変調器６０８は、シンセサイザ周波数を整形フィルタ６０４によって供給されたＩデータおよびＱデータで従来のように変調する。駆動増幅器６１０は、そのときＲＦ変調ＱＰＳＫ信号を増幅し、増幅信号をチャネルフィルタ６１２に結合させる。それ自体、増幅信号は、７０〜１３０ＭＨｚの周波数バンド範囲外の擬似エネルギーを除去するようにフィルタリングされる。このフィルタは、３極バターワースフィルタに基づいた受動バンドパスフィルタである。
図７は、２つの復調器２０８および２１０中の１つをブロック図の形式で示している。復調器の両方は同一のものである。復調器の入力に置かれたチャネルフィルタ７００は、復調器２０８および２１０の両方によって共有される。これは、共有される復調器の唯一の構成要素である。復調器２０８は、チャネルフィルタ７００と、ＡＧＣ増幅器７０２およびその制御回路７０４と、周波数ミキサー７０６と、エイリアス防止フィルタ７０８と、周波数可変シンセサイザ７１０と、アナログ／ディジタル（Ａ／Ｄ）変換器（ＡＤＣ）７１２と、ゲートアレイ７１４と、ディジタル信号プロセッサ（ＤＳＰ）７１６と、出力バッファＦＩＦＯ７１８とを含んでいる。チャネルフィルタ７００は、復調器サブシステムに供給される周波数を制限する。このフィルタは、７．５ＭＨｚおよび１５ＭＨｚで３ｄＢポイントを有する第３次バターワース装置である。その入力インピーダンスは７５オームである。このフィルタは許容アップリンク周波数範囲外の干渉信号を除去するが、このフィルタは許容アップリンクバンド範囲内のどの信号にも影響を及ぼさない。
チャネルフィルタの直後に、Ａ／Ｄ変換器７１２への一定の振幅信号を保持するために使用される自動利得制御増幅器７０２が続く。ＡＧＣ回路７０４は、Ａ／Ｄ変換器７１６の入力の信号をサンプルする。回路７０４は、サンプルの大きさに応じて利得制御信号を発生し、利得制御信号をＡＧＣ増幅器７０２を結合させる。その代わりに、ＡＧＣ増幅器７０２は、ミキサー７０６に結合されている、信号の大きさを制限する簡単なクランプ（ハードリミッタ）に取り替えられる。
ＡＧＣ増幅器の後に、受信信号のベースバンド近くの直接ダウン変換を行うミキサー７０６が続く。ハードウェアの複雑さを減少させるために、ミキサー７０６は、Ｉ専用復調器の機能を実行する。局部発振器７１０は入力信号にロックされないので、受信情報がこの発振器と直角位相であることは全く起こり得ることである。入力データストリームは６２．５キロビット／秒で受信され、この信号を６２．５ＫＨｚの中心周波数にダウン変換することによって、Ｉ／Ｑ分離は、ＤＳＰプロセッサで行うことができる。ミキサー７０６の後に、アナログ／ディジタル変換器（ＡＤＣ）より前のエイリアス防止フィルタ７０８が続く。このフィルタは、１３０ＫＨｚに対してフラット応答および２６０ＫＨｚで２９ｄＢの損失を有するローパスの第５次のバターワース装置である。
エイリアス防止フィルタの出力の変換は、ディジタル信号プロセッサ７１６の制御の下で８ビットのＡＤＣによって提供される。ＤＳＰのタイマは、２５５ｋｓｐｓの所望のサンプル速度でパルスを発生するためにセットされる。これらのパルスは、フィールドプログラムゲートアレイ７１４によって解読され、ＡＤＣによって変換を始動する。一旦変換が完了すると、データがＤＳＰ７１６によって読み出されるまで、この結果はＦＰＧＡ７１４に保持される。ＤＳＰ７１６が変換完了する前にデータを要求する場合、ＤＳＰ動作は、変換が完了するまでメモリ待機状態挿入によって遅延される。
具体的には、ディジタル信号プロセッサは、テキサス・インストルメンツ社によって製造されたＴＭＳ３２０Ｃ３０である。周知であるように、このＤＳＰは、入力データ信号のＩおよびＱの成分を復調し、タイミングループを使用してシンボルアラインメントを保持し、入力信号を非回転させる搬送波復元を実行する。次に、結果として生じるビットストリームは、メッセージアラインメントを決定するメッセージヘッダを探索するために処理される。一旦メッセージが識別されると、メッセージはバイトフォーマットでメッセージプロセッサに転送するためにＦＩＦＯ７１８に書き込まれる。付加ビットもまた、メッセージの開始を示すためにＦＩＦＯに書き込まれる。
このデータは、メッセージの開始を示す付加ビットとともに多数のバイト幅でＦＩＦＯからメッセージプロセッサに提供される。スタートビットは、マイクロコントローラデータバスの入力Ｄ１５に結合されるのに対して、データビットはピンＤ７〜Ｄ０に結合される。入力メッセージの長さは可変であり、７〜２３バイトからなってもよい。いかなるチャネル同期ヘッダも復調器によって取り除かれることに注目すべきである。復調器メッセージフォーマットは、変調器メッセージフォーマットと同様であり、メッセージを送るセットトップ端末を識別する２バイト長を有するアドレスフィールドと、１バイトのメッセージ長フィールドと、１バイトの制御フィールドと、１バイトのシーケンスフィールドと、可変数のバイト（最大１６バイト）を有するデータフィールドと、２バイトを有するＣＲＣフィールドとを含む。メッセージプロセッサは、その空のフラグおよび殆ど空のフラグによって復調器ＦＩＦＯ７１８の状態を監視し、入力メッセージの存在を決定する。メッセージが受信される場合、メッセージプロセッサは、最初に現在選択されたメッセージバッファに対する状態レジスタをチェックし、それが使用可能であるかどうかを決定する。それが使用可能である場合、メッセージプロセッサは、ＦＩＦＯ７１８からのバイトをメッセージバッファに転送し始める。アップリンクデータ転送速度がまったく遅いので、メッセージプロセッサは、転送中ＦＩＦＯ７１８をアンダーフローしないように注意しなければならない。
メッセージ転送中、メッセージプロセッサは、入力データの長さフィールドの値をチェックする。このフィールドは、制御、シーケンス、データ、およびＣＲＣフィールドを含むメッセージの長さをメッセージプロセッサに示す。メッセージは長さが可変であるので、この値は、どのくらいの数のバイトをＦＩＦＯから転送するかを決定するために使用される。メッセージビットの開始は、メッセージ長に関する確認として使用されてもよいが、次のメッセージが受信されるまで、使用可能ではない。ＣＲＣフィールド値は、メッセージバッファに直接転送され、その妥当性はメッセージプロセッサによってチェックされない。その妥当性はサーバサブシステムあるいはネットワークインタフェースによってチェックされる。
長さバイトに対する有効値は４〜２０である。２０以上の長さを有するメッセージが受信される場合、メッセージ転送は２３バイトの後は切り捨てられ、メッセージビットの開始は次の入力メッセージを再同期化するために使用されねばならない。
一旦全メッセージが受信されると、メッセージバッファに対する状態レジスタは更新される。書き込みビットに役立つバッファがクリアされ、割り込みペンディングビットはセットされ、長さフィールドは、全メッセージ長さ、例えば、トランスプロトコルによって規定されるような受信メッセージ長＋３バイトにセットされる。さらに、割り込みレジスタの適当なビットが、復調器あるいは変調器のいずれかに対して割り込みがペンディングであるかどうかを示すためにセットされる。メッセージが切り捨てられた場合、オーバーフロービットもセットされる。メッセージが受信され、状態レジスタのチェックがバッファ使用可能でないと示す場合、メッセージプロセッサは可用性に対する復調器の他のバッファをチェックする。これは、サーバとのトグル同期が失われる場合、回復を可能にする。実際どちらのバッファも使用可能でない場合、メッセージプロセッサは、入力メッセージを処理し、メッセージ省略ビットをセットすることによって復調器状態レジスタを更新する。メッセージプロセッサは、状態レジスタおよび割り込みレジスタの割り込みペンディングビットがセットされることも保証する。
本発明の教示を組み込んでいるいろいろな実施形態がここに図示され、詳述されているけれども、当業者は、これらの教示をさらに組み込んでいる多数の他の変更実施形態を容易に案出することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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