(57)【特許請求の範囲】
【請求項１】
それぞれが少なくとも６４ビットを有する少なくとも２つの２進数AとBとを加算する装置であって、
バイト毎に分割されたセクションを備え、各セクションが、
ビット毎にビット・ベース桁上げ生成項（G(m,n)）及び桁上げ伝搬項（P(m,n) ）（但しmはセクション番号であり、ｎはセクションｍ内でのビット位置を示す）を計算する項生成装置と、
前記項生成セクションで計算された値の複数個から、以下を計算するマルチビット項生成装置と、
Gij(m) = G(m,i) + G(m,i+1) + G(m,i+2)+ ... + G(m,j)
Pij(m) = P(m,i) P(m,i+1) P(m,i+2) ...P(m,j)
（但しmは前記セクション番号であり、ｉとｊは、２つのビット位置を表す）
前記マルチビット項生成セクションで計算された値から、当該バイトの総てのビットに対するバイト・ベース桁上げ伝搬項（BPi(m)）と生成項（BGi(m)）とを計算するバイト桁上げ生成装置と、
前記バイト桁上げ生成装置と並行してAとBとの半和を計算する半和装置と、
複数のセクションにおけるバイト桁上げ生成装置で計算された最上位ビットの前記バイト・ベース桁上げ伝搬項（BP8(m)）と生成項（BG8(m)）とから、下記を計算するマルチビット・バイト桁上げ生成装置と、
BGmk = BG8(m) + BG8(m+1) + BG8(m+2) + ...+BG8(k)、
BPmk = BP8(m) BP8(m+1) BP8(m+2)... BP8(k)
（但しm、kはセクション番号を表す）
前記半和装置からの値と前記マルチビット・バイト桁上げ生成装置で記載された値からAとBとの和を計算する和生成装置と、
を備えることを特徴とする加算装置。
【請求項２】
前記バイト桁上げ生成装置及び前記和生成装置において、最大で４項の積を計算することになるように、前記マルチビット項生成装置及び前記マルチビット・バイト桁上げ生成装置で、夫々計算が行われることを特徴とする請求項１記載の装置。
【請求項３】
前記マルチビット項生成装置及びマルチビット・バイト桁上げ生成装置において、最大４項の積を計算することを特徴とする請求項１又は２記載の加算装置。
【請求項４】
前記マルチビット項生成装置で、さらに下記が計算されることを特徴とする請求項１〜３のいずれか１項記載の加算装置。
Kij(m) = K(m,i) K(m,i+1) K(m,i+2)... K(m,j)
Zij(m)= Z(m,i) + Z(mi+1) + Z(m,i+2) + ... + Z(m,j)
（但し、K(m,i) ＝ NG(m,i) であり、Zij(m) ＝ NP(m,i) である）
【請求項５】
前記マルチビット・バイト桁上げ生成装置が、さらに下記が計算されることを特徴とする請求項１〜４のいずれか１項記載の加算装置。
Bkmk = BK8(m) BK8(m+1) BK8(m+2)... BK8(k)
BZmk= BZ8(m) + BZ8(m+1) + BZ8(m+2) +...+ BZ8(k)
【請求項６】
前記項生成装置、前記マルチビット項生成装置、前記バイト桁上げ生成装置、前記半和装置、前記マルチビット・バイト桁上げ生成装置及び前記和生成装置が、ドミノ論理回路で実装されることを特徴とする請求項１〜５のいずれか１項記載の加算装置。
【請求項７】
前記ドミノ論理回路の少なくとも１つが、マルチプレクサ機能を備える、請求項６に記載の加算装置。
【請求項８】
前記ドミノ論理回路の少なくとも１つが、事前にハイに充電されるトランジスタとローに充電されるトランジスタとの両方を備える、請求項６又は７記載の加算装置。
【請求項９】
前記ドミノ論理回路の少なくとも１つが、前記ハイの状態又はローの状態を維持するためのキーパ回路を有する、請求項８記載の加算装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子回路の分野に関する。より詳細には、本発明の実施形態は、加算器に関し、特にパイプライン・プロセッサ中に含まれる加算器に関する。
【０００２】
【従来の技術】
データ処理システムのユーザは、ますます複雑化し、難解になりつつあるタスクに対処するために、より優れた性能を要求し続けている。そのようなシステムを動作するプロセッサからのより優れた性能は、より高速なクロック速度を通して獲得することが可能であり、したがって、個々の命令は、より迅速に処理される。しかし、比較的より優れた性能の利得は、複数のオペレーションを互いに並列して実施することを通して達成されてきた。
【０００３】
並列化の１つの方式は、「パイプライン化」として知られており、命令は、命令を並列して処理するために必要な、様々なオペレーションを実施するプロセッサの実行ユニットのためのパイプラインに送り込まれる。例えば、通常の命令を処理するために、パイプラインは、メモリから命令を取り出し、命令を実行して、命令の結果を再びメモリに書き込む別々の段階を含むことが可能である。したがって、パイプライン内に順次送り込まれた命令のシーケンスに対して、第１の命令の結果が、パイプラインの第３段階によって、メモリに再び書き込まれているときに、次の命令が、第２段階によって実行され、さらに、次の命令が、第１段階によって取り出されている。各個々の命令を処理するのに、他の命令も同時に処理されているので、数クロック・サイクルかかる可能性があるが、プロセッサの全体的なスループットは、はるかにより大きい。パイプライン化に関して、「段階」という用語は、一般に、レジスタまたはラッチ間の組わせ論理を指す。
【０００４】
パイプライン化は、様々なタイプのメモリの間に、論理を配置することである。メモリには、レジスタ、ラッチ、およびランダム・アクセス・メモリ（ＲＡＭ）が含まれる。レジスタは、１組のビットを記憶するワードをベースとするメモリのタイプであり、一般に、すべてのビットは、クロックまたは時間について同じ事象のエッジの上に、並列して書き込まれる。ラッチは、１組のビットを記憶するワードをベースとするメモリのタイプであり、一般に、ビットは、イネーブル信号が活動中に記憶され、それにより、イネーブル信号が活動中に、入力の変化が出力に伝播することが可能になる。ラッチは、時々、「ハーフ・レジスタ」と呼ばれる。ハーフ・レジスタの間に論理を配置することは、先行段階から部分的にサイクルをスチールする（stealing）という利点を有し、パイプライン回路のサイクル時間を低減することができる。ランダム・アクセス・メモリ（ＲＡＭ）は、各ワードが１組のビットである、複数のワードを記憶するアレイをベースとするメモリである。ＲＡＭは、複数のアクセス・ポートを有することができ、それにより、ＲＡＭからの多重読取りまたはＲＡＭへの多重書込みあるいはその両方が可能になる。高速ＲＡＭは、一般に複数のアクセス・ポートを有し、時々、レジスタ・ファイルと呼ばれる。
【０００５】
加算および乗算など、個々の演算オペレーションも、パイプライン化することができる。例えば、乗算器は、４つの段階で設計することができ、特定の入力に対応する結果を計算するために、４つのクロック・サイクルを必要とするが、各クロック・サイクルごとに、新しい入力を受信する。パイプライン化は、メモリにも同様に適用することができる。例えば、メモリは、以下の段階、アドレスの復号化、メモリ・アレイ・アクセス、およびデータ出力を有することができる。パイプライン回路は、多くの段階からなることができ、複数のメモリ、演算、および論理回路を含むことができる。
【０００６】
より優れた並列化は、プロセッサの複数のパイプライン実行ユニットを使用して、複数の命令を並列して実行することを試行することによって、実施することもできる。複数の実行ユニットを含むプロセッサは、しばしば、「スーパースケーラ」プロセッサと呼ばれ、そのようなプロセッサには、多くの命令を可能な限り同時に処理するように、異なる実行ユニットに命令を効率的にディスパッチすることを試行するスケジューリング回路が含まれる。しかし、しばしば、他の命令が完了するまで、１つの命令を処理することができないので、比較的複雑な意思決定回路が、しばしば必要とされる。例えば、第１の命令が、レジスタにメモリからの値をロードし、かつ第２の命令が、固定数をレジスタの内容に追加する場合、第２の命令は、通常、第１の命令が完了するまで、実行することができない。
【０００７】
比較的複雑なスケジューリング回路の使用は、集積回路装置上の著しい量の回路を占有することがあり、プロセッサの全体の実行速度を遅くすることがある。これらの理由のために、かなりの開発作業が、どの命令を並列して実行することができるかに関する決定が、実行中ではなく、プログラムが創出されるときに行われる、超長命令語（ＶＬＩＷ）プロセッサに費やされてきた。ＶＬＩＷプロセッサには、通常、複数のパイプライン実行ユニットが含まれ、各ＶＬＩＷ命令には、互いと同じ時間に実行可能であることが既知であるパーセルとして知られた複数の基本命令が含まれる。したがって、ＶＬＩＷの各基本命令は、スケジューリングに関連する余分なオーバーヘッドを必要とせずに、実行ユニットの１つに直接ディスパッチすることが可能である。ＶＬＩＷプロセッサは、コンピュータのユーザによって書き込まれたコンピュータ・プログラムに対する適切なＶＬＩＷ命令を生成するために、コンパイラとして知られた高度なコンピュータ・プログラムに依拠する。ＶＬＩＷプロセッサは、通常、命令の実行をスケジューリングすることに関連するオーバーヘッドが削除されているとすれば、スーパースケーラ・プロセッサより、複雑でなく、かつ効率的である。
【０００８】
パイプライン論理を同期してクロックするのは、一般的な慣例である。すなわち、単一の時間基準が、回路全体をクロックする。代替として、パイプライン論理の様々な部分を、異なる時間基準（すなわち異なる周波数）でクロックすることができ、これらの異なる時間基準は、通常（必ずしも必要ではないが）、互いの有理数倍であり、それにより、時間基準を単一の周波数源から導出することが可能になる。非同期回路の場合、互いに非同時性である複数の時間基準が存在することがある。また、入力データの計算が完了したときを検出することによって、レジスタをクロックして（すなわち自己時間回路）、完全に非同時性の行動をもたらすことも可能である。
【０００９】
パイプライン回路の１つの設計上の考察事項は、クリティカル・パスである。クリティカル・パスは、入力から出力まで伝播するのに最長の時間を要する回路を通るパスである。クリティカル・パスは、クロック周期が短くなると、性能が高くなる、最小の許容可能なクロック周期を決定する。したがって、性能は、クロック周期に逆に関係付けられる。パイプライン回路では、このクリティカル・パスは、レジスタからレジスタまで、ラッチからラッチまで（または様々なタイプのメモリ回路の任意の２つの間において）、または入力から出力まで、測定される。一般的には、クリティカル・パスは、ゲート遅延の数として記述することができる。すなわち、クリティカル・パスは、入力信号が、回路内において通って伝播するゲートの最大数である。したがって、回路のクリティカル・パスにおけるゲート遅延が少なくなれば、回路の性能は高くなる。
【００１０】
パイプライン論理における１つの可能なパスは、加算器を通る。通常の加算器は、加算と減算の両方を実施する。一般に、加算器を通るクリティカル・パスは、主に、すべてのビットを通る算術桁上げ（arithmetic carry）による。算術桁上げは、ビット位置から次の最上位ビット内への「キャリー・アウト」である。例えば、８ビットの加算器では、ビット・パターン「０１１１１１１１」と「０１１１１１１１」を加算することによって、算術桁上げは、すべてのビット位置を通って伝播する。簡単なタイプの加算器により、桁上げ値は、最下位ビットから最上位ビットまで、リプルする（ripple）ことが可能になるが、これは、クリティカル・パスが長いために、緩慢である。よい高度な加算器は、桁上げ値を生成するために、桁上げ先見回路を使用する。しかし、桁上げ先見回路に対しても、よりワイドな（すなわちより多くのビット位置の）加算器は、より長いクリティカル・パスを有する。
【００１１】
最近、マイクロプロセッサのアーキテクチャが、３２ビットのアーキテクチャから６４ビットのアーキテクチャに拡張された。この変化により、加算器の幅が増大し、加算器を通るクリティカル・パスの遅延が増大し（例えば、桁上げ先見論理のビット数を増やすことによって）、性能が低下する。６４ビットのプロセッサでは、６４ビット加算器のクリティカル・パスは、プロセッサの性能の制限要素となることがある。したがって、６４ビット加算器を通るクリティカル・パスを低減することが望ましい。
【００１２】
通常、加算器は、静的論理ゲートで実施され、現在普及している技術は、ＣＭＯＳである。静的ゲートは、出力が、「１」または「０」の論理状態に駆動された論理ゲートであり、非駆動ノードに蓄えられている電荷など、動的回路特性を使用しない、論理ゲートである。論理ゲートが、すべて、ほぼ同じ伝播遅延を有すると一次的に想定して、論理の層の数は、加算器の性能を決定し、これは、入力から出力までの、ゲート遅延の最大数である。一般に、回路の設計者は、パイプライン回路の段階における論理の層の数を、積極的に減らそうとする。
【００１３】
加算器を実施するための他の選択は、ドミノ論理を使用する。ドミノ論理は、動的回路を使用する回路設計技術であり、伝播遅延が低く（すなわち、動的回路は高速回路である）、領域がより小さい（トランジスタがより少ないため）という利点を有する。ドミノ論理では、ノードは、クロック・サイクルの一部中に、事前充電され、クロック・サイクルの他の一部中に、条件付きで放電される。放電段階は、論理機能を実施する。したがって、一連のこれらのゲートでは、１組のノードはすべて事前充電され、ノードの放電は、一連のゲートを通って流れることができ、一連の転倒ドミノ（falling domino）に類似している。より複雑な論理機能を提供するために、多数の放電トランジスタを、これ以後ドミノ・ツリーと呼ぶ、並列接続と直列接続の混合において使用することができる。ドミノ・ツリーからの出力は、しばしば、インバータによってバッファリングされ、それにより、ロードから動的ノードを隔離する。出力バッファを有するドミノ・ツリーは、回路における論理の１つのレベル（すなわち１つのゲート遅延）を構成する。
【００１４】
複雑ドミノ論理と呼ばれる、ドミノ論理の変形には、出力が、インバータではなく、静的論理ゲートに送り込まれる、ドミノ・ツリーが含まれる。これは、複数のドミノ・ツリーの出力（すなわち動的ノード）を他のゲートに入力することができるので、より複雑な論理機能を提供する。静的ゲートを有する１組のドミノ・ツリーは、回路における論理の１つのレベル（すなわち１つのゲート遅延）を構成する。
【００１５】
複雑なドミノ論理の変形には、ハイに事前充電された状態とローに事前充電された状態の両方を有するドミノ・ツリーが含まれる。例えば、ドミノ・ツリーの第１セットは、ハイに事前充電することができ（すなわち論理「１」状態）、この第１セットからの出力は、ローに事前充電された（すなわち論理「０」状態）ドミノ・ツリーの第２セットに入力される。この例を続行すると、ドミノ・ツリーの第３セットは、ハイに事前充電され、第２セットの出力から入力を受信する。これは、あらゆる数のドミノ・ツリーのセットに拡張することができる。この変形では、出力バッファは、一般に使用されず、したがって、２つのドミノ・ツリー（一方がハイに事前充電され、他方がローに事前充電される）が、論理の１つのレベル（すなわち１つのゲート遅延）を構成する。
【００１６】
従来の技術の加算器は、論理のいくつかのレベル、またはツリー・レベルを使用する。論理のレベル（静的または動的）が多くなれば、クリティカル・パスは長くなり、性能は下がる。したがって、これらの従来の技術の加算器は、論理のより少ないレベルを有するものと同程度には高速でない。クリティカル・パスにわずかに３つのゲート遅延を有する既知の６４ビット・加算器は存在していない。
【００１７】
したがって、論理のより少ないレベルを有するより高速加算器が必要である。
【００１８】
【発明が解決しようとする課題】
本発明は、パイプライン回路において、より高速な算術演算を実施する加算器装置と方法を提供する。加算器は、２つ以上の数について動作し、和または差あるいはその両方を作成する。
【００１９】
【課題を解決するための手段】
加算器の一実施形態は、それぞれ少なくとも６４ビットを有する、２つの２進数について動作する。加算器は、複数のゲートを備え、複数のゲートを通るクリティカル・パスは、３つのゲート遅延である。
【００２０】
少なくとも６４ビットを有する数を加算する加算器の他の実施形態では、装置は、３つのゲート遅延のクリティカル・パスを備える。クリティカル・パスは、少なくとも２つの２進数を受信して、マルチビット桁上げ信号を生成する論理の第１レベル内の第１ゲートと、マルチビット桁上げ信号を受信して、マルチビット・セクション・ベース桁上げ信号を生成する論理の第２レベル内の第２ゲートと、マルチビット・セクション・ベース桁上げ信号を受信して、受信した２進数の和を生成する論理の第３レベル内の第３ゲートとを備える。
【００２１】
数を加算する他の実施形態では、装置は、３つのゲート遅延のクリティカル・パスを備える。クリティカル・パスは、少なくとも２つの２進数を受信して、マルチビット桁上げ信号を生成する論理の第１レベル内の第１ゲートと、マルチビット桁上げ信号を受信して、マルチビット・セクション・ベース桁上げ信号を生成する論理の第２レベル内の第２ゲートと、マルチビット・セクション・ベース桁上げ信号を受信して、受信した２進数の和を生成する論理の第３レベル内の第３ゲートとを備える。
【００２２】
加算器の他の実施形態では、加算器は、少なくとも２つの２進数を受信して、マルチビット桁上げ信号を生成する、ドミノ論理ゲートを備える論理の第１レベルと、マルチビット桁上げ信号を受信して、マルチビット・セクション・ベース桁上げ信号を生成する、ドミノ論理ゲートを備える論理の第２レベルと、マルチビット・セクション・ベース桁上げ信号を受信して、受信した２進数の和を生成する、ドミノ論理ゲートを備える論理の第３レベルとを備える。
【００２３】
加算器の他の実施形態では、加算器は、少なくとも２つの２進数を受信して、マルチビットＰ、Ｇ、Ｚ、およびＫの桁上げ信号を生成する論理の第１レベルであって、Ｐ、Ｇ、Ｚ、およびＫの桁上げ信号を形成する複数のドミノ・ツリーと、Ｐ、Ｇ、Ｚ、およびＫの桁上げ信号を使用して、マルチビットＰ、Ｇ、Ｚ、およびＫの桁上げ信号を形成する回路とを備える論理の第１レベルと、マルチビットＰ、Ｇ、Ｚ、およびＫの桁上げ信号を受信して、マルチビット・セクションベース桁上げ信号を生成する論理の第２レベルであって、マルチビットＰ、Ｇ、Ｚ、およびＫの桁上げ信号を使用して、セクション・ベースＰ、Ｇ、Ｚ、およびＫの桁上げ信号を形成する複数のドミノ・ツリーと、セクション・ベースＰ、Ｇ、Ｚ、およびＫの桁上げ信号を使用して、マルチビット・セクション・ベースＰ、Ｇ、Ｚ、およびＫの桁上げ信号を形成する回路とを備える論理の第２レベルと、マルチビット・セクション・ベース桁上げ信号を受信して、受信した２進数の和を生成する論理の第３レベルであって、マルチビット・セクション・ベースＰ、Ｇ、Ｚ、およびＫの桁上げ信号を使用して、和のビットを形成する複数のドミノ論理ゲートを備える論理の第３レベルとを備える。
【００２４】
他の実施形態は、複数のゲートを備える加算器を備えるパイプライン計算装置を提供する。複数のゲートを通るクリティカル・パスは、３つのゲート遅延である。
【００２５】
他の実施形態は、少なくとも５６ビットを有する数を加算する加算器を備えるパイプライン計算装置を提供する。加算器は、３つのゲート遅延のクリティカル・パスを備え、クリティカル・パスは、少なくとも２つの２進数を受信して、マルチビット桁上げ信号を生成する論理の第１レベル内の第１ゲートと、マルチビット桁上げ信号を受信して、マルチビット・セクション・ベース桁上げ信号を生成する論理の第２レベル内の第２ゲートと、マルチビット・セクション・ベース桁上げ信号を受信して、受信した２進数の和を生成する論理の第３レベル内の第３ゲートとを備える。
【００２６】
【発明の実施の形態】
加算器の以下の詳細な記述では、本発明の完全な理解を提供するために、多くの特有の詳細が記述されている。しかし、当業者なら、本発明は、これらの特有の詳細を必要とせずに、またはその等価物で、実施することが可能であることを認識するであろう。他の事例では、よく知られている方法、手続き、構成要素、および回路は、本発明の態様を不必要にあいまいにしないように、詳細に記述されていない。例として、概念を示すために、特有のバスのビット幅、データのビット幅、および算術ユニットのビット幅を使用するが、概念は、あらゆる数のビットを有する装置に適用することができる。番号付けしたビット位置を含む例では、最上位ビットは、「０」に番号付けされる。
【００２７】
図１は、実施形態によるコンピュータ・システム８０を示す。図示したように、コンピュータ・システム８０には、システム・バス８６と、データ・キャッシュ・サブシステム８２を介してシステム・バス８６に結合された少なくとも１つのプロセッサ８１と、命令キャッシュ・システム８３とが含まれる。データ・キャッシュ・サブシステム８２には、データ・キャッシュＲＡＭ８４が含まれる。命令キャッシュ・サブシステム８３には、命令キャッシュＲＡＭ８５が含まれる。コンピュータ・システムには、また、入力インタフェース９５を介してシステム・バス８６に結合された入力装置９４と、大容量記憶インタフェース８８を介してシステム・バス８６に結合された記憶装置８９と、端末インタフェース９０を介してシステム・バス８６に結合された端末９１と、ネットワーク・インタフェース９２を介してシステム・バス８６に結合された複数のネットワーク装置９３とが含まれる。
【００２８】
端末９１は、陰極線管（ＣＲＴ）またはプラズマ・スクリーンなど、任意の表示装置である。端末９１とネットワーク装置９３は、デスクトップまたはＰＣをベースとするコンピュータ、ワークステーション、ネットワーク端末、または他のネットワーク・コンピュータ・システムである。入力装置９４は、コンピュータ・システム８０に入力を与える任意の装置とすることができる。例えば、キーボード、キーパッド、ライト・ペン、タッチ・スクリーン、ボタン、マウス、トラック・ボール、またはスピーチ認識ユニットを使用することができる。さらに、入力装置から離れて図示されているが、端末９１と入力装置９４は、組み合わせることができる。例えば、一体型タッチ・スクリーンを有する表示スクリーン、一体型キーボードを有するディスプレイ、またはテキスト・スピーチ・コンバータと組み合わされたスピーチ認識ユニットを使用することができる。
【００２９】
記憶装置８９は、ＤＡＳＤ（直接アクセス記憶装置）であるが、フロッピー（Ｒ）・ディスク・ドライブまたは光学記憶装置など、あらゆる他の記憶装置とすることができる。記憶装置８９は、単一のユニットとして図示されているが、固定ディスク・ドライブ、フロッピー（Ｒ）・ディスク・ドライブ、テープ・ドライブ、取外し可能メモリ・カード、または光学記憶装置など、固定または取外し可能あるいはその両方の記憶装置のあらゆる組わせとすることができる。主メモリ８７と記憶装置８９は、複数の１次記憶装置と２次記憶装置とにまたがる１つの仮想アドレス空間の一部とすることができる。
【００３０】
主メモリ８７の内容は、プロセッサ８１がそれを必要とする際に、記憶装置８９からロードし、かつ記憶装置８９に記憶することができる。主メモリ８７は、本発明の必要なプログラミングとデータ構造を保有するように、十分大きな任意のメモリ装置である。主メモリ８７は、ランダム・アクセス・メモリ（ＲＡＭ）、プログラム可能メモリまたはフラッシュ・メモリなどの不揮発性メモリまたはバック・アップ・メモリ、あるいは読出し専用メモリ（ＲＯＭ）を含む、メモリ装置の１つまたは組わせとすることができる。主メモリ８７は、コンピュータ・システム８０の他の部分に物理的に配置することが可能である。主メモリ８７は、単一エンティティとして図示されているが、メモリ８７は、実際には、複数のモジュールを備えることが可能であり、また主メモリ８７は、高速レジスタおよびキャッシュから、低速であるが、より大きいＤＲＡＭチップまで、複数のレベルに存在することが可能であることを理解されたい。
【００３１】
プロセッサ８１は、多くの加算器を含み、これらの加算器は、算術命令を実施するアドレス計算と実行ユニットに含まれる。加算器１００の一実施形態を図２に示す。
【００３２】
図２に示した一実施形態では、ラッチ１１０と、組わせ論理の２つのレベル１２０および１３０である、論理の３つのレベルを備えるクリティカル・パスを有する、６４ビットの加算器１００を構築することができる（半和生成１５６は、クリティカル・パスにはない）。一実施形態では、ラッチ１１０と論理の２つのレベル１２０および１３０とは、ドミノ論理ゲートで実施される。
【００３３】
実施形態の議論の補助として、図３は、ハイに事前充電したドミノ・ツリー２０１（ゲート２００の入力部分として）と、ローに事前充電したドミノ・ツリー２０５（ゲート２００の出力部分として）の両方を組み込んでいる、例示的なＣＭＯＳ複合ドミノ論理ゲート２００を示す。ドミノ・ツリー２０１は、ｎｏｔ（Ｚ（Ｘ＋Ｙ））を実施する。ドミノ・ツリー２０３は、ｎｏｔ（Ｐ＋Ｑ＋Ｒ）を実施する。ドミノ・ツリー２０５は、ｎｏｔ（ＲＳ）を実施する。論理２００のレベルは、信号Ｃｌｋ２０７とそのコンプリメント（compliment）ＮＣｌｋ２０９とによってクロックされる（これ以降、信号名の接頭辞「Ｎ」は、アクティブ・ロー信号または反転信号を指す）。Ｃｌｋ２０７が、ローである間（およびＮＣｌｋ２０９が、ハイである間）、ＰＭＯＳトランジスタ２１１と２１３は、ノードＲ２１５とＳ２１７を、それぞれ「１」の状態に事前充電する。同様に、ＮＭＯＳトランジスタ２１９は、Ｔ２２１を「０」状態に事前充電する。Ｘ２２３、Ｙ２２５、およびＺ２２７の値は、それぞれ「１」または「０」とすることができるので、トランジスタ２２９は、ドミノ・ツリー２０１のＮＭＯＳプルダウン・ネットワーク部分を不能にする。トランジスタ２３１は、ドミノ・ツリー２０３に対し、同様の機能を実施する。トランジスタ２３３は、ドミノ・ツリー２０５のプルアップ・ネットワーク部分を不能にする。
【００３４】
したがって、Ｃｌｋ２０７が、「０」であるとき、Ｒ２１５とＳ２１７は、「１」に事前充電され、Ｔは、「０」に事前充電される。Ｃｌｋ２０７が、「１」に遷移するとき（およびＮＣｌｋが、「０」に遷移するとき）、事前充電ノード２１５、２１７、および２２１は、フロートすることがあるが、キャパシタンスのために、その状態を保持する。例えば、Ｃｌｋ２０７が、「１」に遷移するとき、Ｘ２２３とＺ２２７が、両方とも「１」である場合（Ｙ２２５が「０」であると想定して）、Ｒ２１５は、プル・ダウンされる。Ｒ２１５が、「０」になった後、Ｘ２３３が、「０」に遷移する場合、Ｒ２１５は、「１」に戻らず、見かけは関数ｎｏｔ（Ｚ（Ｘ＋Ｙ））に違反する。これは、ドミノ・ツリーへの入力が、クロック・サイクルの非事前充電部分中に、適切な方向に（すなわち事前充電状態から遠ざかる遷移）、単調に（すなわち１度のみ）遷移しなければならない方法を示す。例えば、Ｘ２３３、Ｙ２２５、およびＺ２２７は、Ｃｌｋ２０７が「１」である間、「０」から「１」に遷移することができるが、回路全体の設計によって、Ｃｌｋ２０７が「１」である間、「１」から「０」に遷移することを可能にすることはできない。この条件が、すべての入力（すなわち、Ｘ２３３、Ｙ２２５、Ｚ２２７、およびＰ２３５、Ｑ２３７、およびＲ２３９）によって満たされると想定すると、Ｒ２１５とＳ２１７は、この必要な単調遷移特性も有さなければならないが、その理由は、２１５と２１７は、Ｃｌｋ２０７が「１」である間、「１」から「０」にのみ遷移することができるからである。これは、Ｒ２１５とＳ２１７が、ＮＣｌｋ２０９が「１」である間、「０」となることができないので、トランジスタ２３３が、必要でないことを意味する。
【００３５】
図３の例は、ＣＭＬＳ技術を想定しているが、実施形態は、他の回路技術に適用するために、修正することができる。また、例（および以下で記述する実施形態）は、ハイに事前充電したドミノ・ツリーが、回路において、まず使用される（すなわち、直接入力を受信する）ことを想定している。順序は交換することができ（すなわち、ローに事前充電したドミノ・ツリーが、入力を受信することができる）、例示的な回路（および以下の実施形態）は、同じ論理機能全体を提供するように、修正することができる。また、ハイに事前充電したドミノ・ツリーとローに事前充電したドミノ・ツリーは、あらゆる方式で共に配線することができ、また静的ゲートを含むことができる。
【００３６】
図４は、例示的なＣＭＯＳ複合ドミノ論理ゲート２００の修正した形態３００を示す。ローに事前受電したドミノ・ツリー２０５は、静的ゲート３０５で置き換えられている。図示した静的ゲート３０５は、クロックされないが、その理由は、静的ゲートは、一般に、そのようなクロッキングを必要としないからであるが、クロックすることは可能である。クロックした静的ゲート出力部分の例示的な使用は、次の論理レベルが、クロックの一段階中に既知の状態にある信号を必要とするときに行われ、入力部分は、要件を満たさない。
【００３７】
図４には、光学キーパ回路３０７も示されている。キーパ回路３０７のプルアップ・トランジスタ３０９は、Ｒ２１５が、すでにハイ状態にあるとき、Ｒ２１５をプル・アップし、それにより、論理「１」の値を強化（または「維持」）する。キーパ回路は、雑音排除性（noise immunity）を増大するために使用される。キーパ回路は、プルアップではなく、プルダウン・トランジスタを使用することによって、信号をローに保持することもできる。キーパ回路は、プルアップとプルダウンを有することができ、それにより、ノードにその状態を保有させる。プルアップ・トランジスタ３０９（またはプルダウン・トランジスタあるいはその両方）は、一般に、弱トランジスタ（weak transistor）である。
【００３８】
ドミノ論理ゲートは、やはり論理を実施するラッチに変換することができる。例えば、図４では、クロックされたトランジスタ２１１および２２９は、条件付きでクロックすることができる（クォリファイド・クロック（qualified clock）として既知である、トランジスタ・ゲート上の異なる信号を使用して）。ラッチが、ロードされていないとき、２つのトランジスタ２１１および２２９は、両方ともオフであり、出力ノード２１５をフロートさせ、それにより、論理値を保持する。プルアップ２１１が、ターン・オンされているとき、ラッチが設定される。プルダウン２０７が、ターン・オンされているとき、ラッチは、入力を受信する（および、また論理機能を実施する）。キーパ回路を使用して、ラッチの記憶論理値を保有することができ、プルアップとプルダウンの両方を有するキーパ回路は、静的ラッチを作成する。ラッチは、試験のために、走査パスの一部として使用することができる。
【００３９】
上述では、いくつかのタイプのドミノ論理を記述した。ドミノ論理ゲートのタイプに対する選択の様々なセットには、（１）入力部分のタイプ：ハイに事前充電されたツリー、ローに事前充電されたツリー、静的ゲート、およびバッファ；（２）ゲートの出力部分のタイプ：ハイに事前充電されたツリー、ローに事前充電されたツリー、静的ゲート、およびバッファ；（３）入力部分のクロッキングのタイプ；クロックされたおよびクロックされていない；（４）出力部分のクロッキングのタイプ：クロックされたおよびクロックされていない；（５）キーパ回路の使用法：入力部分または出力部分あるいはその両方の上；および（６）ドミノ論理ゲート内のラッチの可能な包含、が含まれる。したがって、独立した選択のこれらのセットのために、多くの異なる実施（すなわち論理機能の実施形態）が、全体的な論理機能が同じ場合でも、ドミノ論理ゲートに対して可能である。ドミノ論理ゲートに対する選択の例示的なセットは、クロックされた静的ゲート出力部分と結合されたキーパ回路を有するローに事前充電されたクロックされていないツリー入力部分である。さらに、様々な装置の製造技術（ＣＭＯＳなど）を使用することができる。
【００４０】
図２に示した実施形態１００は、（１）ラッチ１１０と論理の追加の２つのレベル１２０および１３０、または（２）論理の３つのレベル１１０、１２０、および１３０と共に実施することができる。すなわち、論理の３つのレベルの第１レベル１１０は、論理を実施するラッチ、またはラッチのない論理のレベルとすることができる。
【００４１】
以下の記述は、６４ビットの加算器が実施されていることを想定するが、概念は、あらゆる幅の加算器に適用することができる。加算器１００は、２進数Ａ１４１とＢ１４２を加算し、任意選択で、桁上げ入力Ｃｉｎ１４３を受信するように設計することもできる。入力Ａ１４１とＢ１４２は、それぞれ、複数の数であり、この場合、制御信号１４７は、複数の数の中から選択する。クロック１４４は、各ブロック１５２、１５４、１５６、１６８、１６０、および１３０に提供されているとして示されているが、これらのブロックのそれぞれは、クロックされているまたはクロックされていないとして設計することができる。出力は、Ｓｕｍ１４５とキャリー・アウト信号Ｃｏｕｔ１４６である。
【００４２】
以下の記述では、ビットのグループを有するビット位置は、Ａ２（３）は、値Ａ２のビット数３であるというように、括弧で示されている。括弧内の変数「Ｂ（ｎ）」の使用は、数の範囲内のビット数「ｎ」を示す。表記Ａ（０・・７）は、数Ａの範囲内の０から７の７を含むビットを表す。したがって、６４ビットの加算器に対し、主入力はＡ（０・・６３）とＢ（０・・６３）である。表記Ａ（ｍ，ｎ）は、ｍ×ｎビットである２次元アレイを表し、（ｍ，ｎ）は、そのアレイにおける位置である。
【００４３】
一実施形態では、加算器１００の各機能ブロック１５２、１５４、１５８、１６０、１５６、および１３０は、ビット境界に沿ったセクションに分離され、セクション加算器４００を形成すると見なされる。例えば、６４ビット項生成（term generation）１５２は、８つの８ビット・セクションと見なされる。セクションは、あらゆる特定のサイズを必要とせず、均一のサイズである必要もない。様々なブロックは、同一にセクション化する必要はない。しかし、例示のために、各ブロック１５２、１５４、１５６、１５８、１６０、および１３０は、６４ビットであると想定され、かつ８つの（Ｍ＝８である「Ｍ」によって表す）バイトワイド・セクションに分割されると見なされる（セクション内のビット位置は、「ｎ」で番号付けされ、ｎの範囲は、０から７である）。
【００４４】
図５は、セクション加算器４００を示す。項生成４１０は、Ｍのセクション４１１、４１２、４１３、および４１４に分割される。マルチビット項生成４２０は、Ｍのセクション４２１、４２２、４２３、および４２４に分割される。半和生成４３０は、Ｍのセクション４３１、４３２、４３３、および４３４に分割される。バイト桁上げ生成４４０は、Ｍのセクション４４１、４４２、４４３、および４４４に分割される。マルチビット・バイト桁上げ項生成４５０は、Ｍのセクション４５１、４５２、４５３、および４５４に分割される。和生成４６０は、Ｍのセクション４６１、４６２、４６３、および４６４に分割される。
【００４５】
項生成１５２と４１０は、Ｇ、Ｚ、Ｐ、およびＫの項を生成する。これらの項は、それぞれ、「生成」、「ゼロ」、「伝播」、および「キル」を搬送すると考えることができる。セクションｍ内の各ビット位置ｎに対して、項生成１５２と４１０は、以下の論理（またはその等価物）を実施する。
G(m,n) = A(m,n) B(m,n)
Z(m,n) = NA(m,n) NB(m,n)
P(m,n) = A(m,n) + B(m,n)
K(m,n) = NA(m,n) + NB(m,n)
【００４６】
論理的には、Ｇ（ｍ，ｎ）ではなく、ＮＧ（ｍ，ｎ）など、類似項も生成することができる。例えば、図７から図１０に示したトランジスタで実施された、式の代替セットは、以下の通りである（図１１〜図１４を適宜参照）。
NG(m,n) = not(A(m,n) B(m,n))
NZ(m,n) = not(NA(m,n) NB(m,n))
NP(m,n) = not(A(m,n) + B(m,n))
NK(m,n) = not(NA(m,n) + NB(m,n))
【００４７】
Ｇ（ｍ，ｎ）＝ＮＫ（ｍ，ｎ）およびＺ（ｍ，ｎ）＝ＮＰ（ｍ，ｎ）に留意されたい。図７から１０は、項生成１５２および４１０の実施形態の１つのビット位置を実施するドミノ・ツリー５０１、５０３、５０５、および５０７を示す。ＮＧ（ｍ，ｎ）５２１、ＮＫ（ｍ，ｎ）５２３、ＮＺ（ｍ，ｎ）５２５、およびＮＰ（ｍ，ｎ）５２７のそれぞれは、単調降下信号（monotonic falling signals）であり、ドミノ論理ゲートの入力部分を形成する。
【００４８】
上述したように、ドミノ論理ゲートは、非常に多様な可能な実施態様を有し、これらの実施態様のすべては、項生成１５２と４１０に適用することができる。例えば、キーパ回路は、Ｇ、Ｚ、Ｐ、およびＫの項信号のいずれかまたはすべてに追加することができる。
【００４９】
項生成１５２と４１０は、加算器１００の入力に配置されるので、上述したように、ラッチが追加されることが有利である可能性がある。ラッチ（またはレジスタ）の追加は、ラッチを追加することによって、加算器１００を含むパイプライン論理のスルーアウトを向上させることができる場合、一般的に行われる。
【００５０】
項生成１５２および４１０の他の実施形態では、１つまたは両方の入力Ａ１４１とＢ１４２は、複数の値とすることができる。これを達成するために、項生成１５２は、マルチプレクサの機能を含むことができ、複数の値間で選択するために、制御１４７の信号を含めることができる。例えば、加算器１００は、Ａ１４１入力を有するだけでなく、Ａ０、Ａ１、Ａ２、およびＡ３を有することができ、これらの１つのみが、追加機能として選択される。マルチプレクサ機能を組み込んでいる項生成１５２および４１０内のゲートの実施形態を、図７から図１０に示す。ドミノ・ツリー５５１、５５３、５５５、および５５７は、Ｇ、Ｚ、Ｐ、およびＫの項を生成する他に、４入力マルチプレクサ機能を実施する。選択は、選択信号ＳｅｌＡ０  ５８１、ＳｅｌＡ１  ５８３、ＳｅｌＡ２  ５８４、およびＳｅｌＡ３  ５８６の１つのアサーションで達成される。ＮＧ（ｎ）５７１、ＮＫ（ｎ）５７３、ＮＺ（ｎ）５７５、およびＮＰ（ｎ）５７７のそれぞれは、単調降下信号であり、ドミノ論理ゲートの入力部分を形成する。
【００５１】
項生成１５２および４１０の他の実施形態では、マルチプレクサ機能とラッチの両方とも、各ビット位置に組み込まれる。各ビット位置において、マルチプレクサ機能は、他のビット位置または走査入力から、入力を選択することができる。ラッチを使用して、走査パスを実施し、それにより、試験機構を提供することができる。
【００５２】
マルチビット項生成１５４および４２０は、マルチビットＧｉｊ（ｍ）、Ｚｉｊ（ｍ）、Ｐｉｊ（ｍ）、およびＫｉｊ（ｍ）の項を生成し、ｉとｊは、セクションｍ内の２つのビット位置を表す。これらの項は、様々なｉ、ｊの対に対して生成される。加算器４００の各セクショ内において、複数のｉ、ｊの対に対し、マルチビット項生成セクション４２１、４２２、４２３、および４２４は、以下を実施する。
Gij(m) = G(m,i) + G(m,i+1) + G(m,i+2) + ... + G(m,j)
Kij(m) = K(m,i) K(m,i+1) K(m,i+2)... K(m,j)
Zij(m) = Z(m,i) + Z(mi+1) + Z(m,i+2) + ... + Z(m,j)
Pij(m) = P(m,i) P(m,i+1) P(m,i+2) ... P(m,j)
【００５３】
名称集を示す特定の例として、Ｐ１３とＧ６７が、以下で生成される。
P13(m) = P(m,1) P(m,2) P(m,3)
G67(m) = G(m,6) + G(m,7)
【００５４】
代替として、類似項または等価の項を生成することができる。例えば、図１５および図１６に示したトランジスタで実施した、式の代替セットは、以下の通りである。
P13(m) = not(NP(m,1) + NP(m,2) + NP(m,3))
G67(m) = not(NG(m,6) NG(m,7))
【００５５】
いくつかの場合では、ｉ＝ｊであり、１つのビットのみが含まれていることを表す。例えば、Ｇ７７（ｍ）＝ｎｏｔ（ＮＧ（ｍ，７））である。
【００５６】
図１５と図１６は、Ｐ１３  ６２１とＧ６７  ６２７を形成する、ローに事前充電されたドミノ・ツリー６０１と６０３を示す。これらの２つのドミノ・ツリー６０１と６０３は、単調降下信号６３１、６３２、６３３、６３４、および６３５を取って、単調上昇信号６２１および６２７を出力する。
【００５７】
他の実施態様の選択を、マルチビット項生成１５４および４２０に適用することができる。例えば、キーパ回路は、出力信号６２１および６２７に追加することができる。他の例示的な実施形態として、図１７と図１８に示したように、静的論理をマルチビット項生成１５４および４２０に使用することができる。
【００５８】
各項に対し特有のｉ、ｊの対を選択することは、バイト桁上げ生成１５８と４４０の実施に依存するが、その理由は、それが、マルチビット項生成１５４および４２０からの出力が使用されるところだからである。
【００５９】
ドミノ・ゲート論理で実施されたとき、論理の第１レベル１１０は、項生成１５２および４１０とマルチビット項生成１５４および４２０とを備える、論理の単一層からなることができる。
【００６０】
バイト桁上げ生成１５８および４４０は、マルチビットＧｉｊ（ｍ）、Ｚｉｊ（ｍ）、Ｐｉｊ（ｍ）、およびＫｉｊ（ｍ）の項を取り、セクション・ベース桁上げ信号ＢＧｋ（ｍ）、ＢＺｋ（ｍ）、ＢＰｋ（ｍ）、およびＢＫｋ（ｍ）を生成する。ｋは、信号に含まれるセクションｍ内の最下位ビット位置の数を表す。信号名の「Ｂ」は、「バイト」を表すが、上述したように、セクションは、任意の数のビットとすることができる。したがって、バイトをベースとするセクションを想定すると、ＢＫ５（ｍ）は、バイトｍに対するＫ桁上げ信号であり、ビット３から７を含む。
【００６１】
ビット・ベース桁上げ信号を使用すると、バイトのすべての８ビットに対するバイト・ベースＰ桁上げ信号の式は、以下のようになる。
BP8(m) = G(m,O)
+ P(m,O)G(m,1)
+ P(m,O) P(m,1) G(m,2)
+ P(m,O) P(m,1) P(m,2) G(m,3)
+ P(m,O) P(m,1) P(m,2) P(m,3) G(m,4)
+ P(m,O) P(m,1) P(m,2) P(m,3) P(m,4) G(m,5)
+ P(m,O) P(m,1) P(m,2) P(m,3) P(m,4) P(m,5) G(m,6)
+ P(m,O) P(m,1) P(m,2) P(m,3) P(m,4) P(m,5) P(m,6) P(m,7)
【００６２】
ビット・ベース桁上げ信号を使用し、かついくつかの論理最適化を実施すると（例えば、Ｇ（ｍ，０）が真である場合、Ｐ（ｍ，０）も真でなければならないということを使用すると）、バイト・ベースＰ桁上げ信号の式は、以下のようになる。
BP8(m) = P(m,O) (G(m,0) + G(m,1))
+ P(m,O) P(m,1) P(m,2) (G(m,2) + G(m,3))
+ P(m,0) P(m,1) P(m,2) P(m,3) P(m,4) (G(m,4) + G(m,5))
+ P(m,O) P(m,1) P(m,2) P(m,3) P(m,4) P(m,5) G(m,6)
+ P(m,0) P(m,1) P(m,2) P(m,3) P(m,4) P(m,5) P(m,6) P(m,7)
BP7(m) = G(m,1)
+ P(m,1) P(m,2) (G(m,2) + G(m,3))
+ P(m,1) P(m,2) P(m,3) P(m,4) (G(m,4) + G(m,5))
+ P(m,1) P(m,2) P(m,3) P(m,4) P(m,5) G(m,6)
+ P(m,1) P(m,2) P(m,3) P(m,4) P(m,5) P(m,6) P(m,7)
BP6(m) = P(m,2) (G(m,2) + G(m,3))
+ P(m,2) P(m,3) P(m,4) (G(m,4) + G(m,5))
+ P(m,2) P(m,3) P(m,4) P(m,5) G(m,6)
+ P(m,2) P(m,3) P(m,4) P(m,5) P(m,6) P(m,7)
BP5(m) = G(m,3)
+ P(m3) P(m,4) (m, G(m,4) + G(m,5))
+ P(m,3) P(m,4) P(m,5) G(m,6)
+ P(m,3) P(m,4) P(m,5) P(m,6) P(m,7)
BP4(m) = P(m,4) (m, G(m,4) + G(m,5))
+ P(m,4) P(m,5) G(m,6)
+ P(m,4) P(m,5) P(m,6) P(m,7)
BP3(m) = G(m,5)
+ P(m,5) G(m,6)
+ P(m,5) P(m,6) P(m,7)
BP2(m) = G(m,6) + P(m,6) P(m,7)
BP1(m) = P(m,7)
【００６３】
例えば、上式では、ＢＰ８（ｍ）は、「伝播桁上げ」信号であり、すべてのＰビットが真である場合、真であり、これは、この式の最後の積の項に表されている。上式のビットをベースとする値は、マルチビット値で置き換えられているが、その理由は、これらのマルチビット値が、マルチビット項生成１５４および４２０によって生成されるからである。セクション４４１、４４２、４４３、および４４４におけるＰ桁上げ信号に対する例示的な実施形態を、式に表す。
BP8(m) = P00(m) G01(m) + P02(m) G23(m)
+ P01(m) P23(m) P44(m) G45(m)
+ P01(m) P23(m) P45(m) G66(m)
+ P01(m) P23(m) P45(m) P67(m)
BP7(m) = G11(m) + P12(m) G23(m) + P12(m) P34(m) G45(m)
+ P13(m) P45(m) G66(m) + P11(m) P23(m) P45(m) P67(m)
BP6(m) = P22(m) G23(m) + P23(m) P44(m) G45(m)
+ P23(m) P45(m) G66(m) + P23(m) P45(m) P67(m)
BP5(m) = G3(m) + P34(m) G45(m) + P35(m) G66(m)
+ P35(m) P67(m)
BP4(m) = P44(m) G45(m) + P45(m) G66(m) + P45(m) P67(m)
BP3(m) = G55(m) + P55(m) G66(m) + P57(m)
BP2(m) = G66(m) + P77(m)
BP1(m) = P77(m)
【００６４】
代替として、信号の反転セットを生成することができる。例示的なドミノ・ツリーを図１９に示す。ＮＢＰ８（ｍ）に対する以下の式は、その回路によって実施される。
NBP8(m) = not(P00(m) G01(m) + P01(m) P22(m) G23(m)
+ P01(m) P23(m) P44(m) G45(m)
+ P01(m) P23(m) P45(m) G66(m)
+ P01(m) P23(m) P45(m) P67(m))
【００６５】
ビット・ベースＧ桁上げ信号を使用すると、セクション・ベース桁上げ信号にの式は、以下のようになる。
BG8(m) = P(m,O) (G(m,O) + G(m,1))
+ P(m,O) P(m,1) P(m,2) (G(m,2) + G(m,3))
+ P(m,O) P(m,1) P(m,2) P(m,3) P(m,4) (G(m,4) + G(m,5))
+ P(m,O) P(m,1) P(m,2) P(m,3) P(m,4) P(m,5) (G(m,6) + G(m,7))
+ P(m,O) P(m,1) P(m,2) P(m,3) P(m,4) P(m,5) P(m,6) P(m,7) Cln
BG7(m) = G(m,1)
+ P(m,1) P(m,2) (G(m,2) + G(m,3))
+ P(m,1) P(m,2) P(m,3) P(m,4) (G(m,4) + G(m,5))
+ P(m,1) P(m,2) P(m,3) P(m,4) P(m,5) (G(m,6) + G(m,7))
+ P(m,1) P(m,2) P(m,3) P(m,4) P(m,5) P(m,6) P(m,7) Cln
BG6(m) = P(m,2) (G(m,2) + G(m,3))
+ P(m,2) P(m,3) P(m,4) (G(m,4) + G(m,5))
+ P(m,2) P(m,3) P(m,4) P(m,5) (G(m,6) + G(m,7))
+ P(m,2) P(m,3) P(m,4) P(m,5) P(m,6) P(m,7) Cln
BG5(m) = G(m,3)
+ P(m,3) P(m,4) (m, G(m,4) + G(m,5))
+ P(m,3) P(m,4) P(m,5) (G(m,6) + G(m,7))
+ P(m,3) P(m,4) P(m,5) P(m,6) P(m,7) Cln
BG4(m) = P(m,4) (m, G(m,4) + G(m,5))
+ P(m,4) P(m,5) (G(m,6) + G(m,7))
+ P(m,4) P(m,5) P(m,6) P(m,7) Cln
BG3(m) = G(m,5)
+ P(m,5)(G(m,6)+G(m,7))
+ P(m,5) P(m,6) P(m,7) Cln
BG2(m) = P(m,6) (G(m,6) + G(m,7)) + P(m,6) P(m,7) Cln
BG1(m) = G(m,7) + P(m,7) Cln
【００６６】
上記のＰ桁上げ信号の式と同じように、上式のビット・ベースＧ桁上げ値は、マルチビット値によって置き換えられる。例示的な実施形態を式に示す。
BG8(m) = P00(m) G01(m) + P02(m) G23(m)
+ P01(m) P23(m) P44(m) G45(m)
+ P01(m) P23(m) P46(m) G67(m)
BG7(m) = G11(m) + P12(m) G23(m) + P12(m) P34(m) G45(m)
+ P13(m) P45(m) G67(m)
BG6(m) = P22(m) G23(m) + P23(m) P44(m) G45(m)
+ P23(m) P45(m) G67(m)
BG5(m) = G3(m) + P34(m) G45(m) + P35(m) G67(m)
BG4(m) = P44(m) G45(m) + P45(m) G67(m)
BG3(m) = G55(m) + P55(m) G67(m)
BG2(m) = P66(m) G67(m)
BG1(m) = G77(m)
【００６７】
最下位セクション（バイトをベースとする実施形態では、最下位バイトは、バイト７である）では、Ｇ桁上げ信号に対する式の他の積の項となる、桁上げ入力Ｃｉｎを考慮に入れなければならない。
BG8(7) = P(7,0) (G(7,0) + G(7,1))
+ P(7,0) P(7,1) P(7,2) (G(7,2) + G(7,3))
+ P(7,0) P(7,1) P(7,2) P(7,3) P(7,4) (G(7,4) + G(7,5))
+ P(7,0) P(7,1) P(7,2) P(7,3) P(7,4) P(7,5) (G(7,6) + G(7,7))
+ P(7,0) P(7,1) P(7,2) P(7,3) P(7,4) P(7,5) P(7,6) P(7,7) Cln
BG7(7) = G(7,1)
+ P(7,1) P(7,2) (G(7,2) + G(7,3))
+ P(7,1) P(7,2) P(7,3) P(7,4) (G(7,4) + (7,5))
+ P(7,1) P(7,2) P(7,3) P(7,4) P(7,5) (G(7,6) + G(7,7))
+ P(7,1) P(7,2) P(7,3) P(7,4) P(7,5) P(7,6) P(7,7) Cln
BG6(7) = P(7,2) (G(7,2) + G(7,3))
+ P(7,2) P(7,3) P(7,4) (G(7,4) + G(7,5))
+ P(7,2) P(7,3) P(7,4) P(7,5) (G(7,6) + G(7,7))
+ P(7,2) P(7,3) P(7,4) P(7,5) P(7,6) P(7,7) Cln
BG5(7) = G(7,3)
+ P(7,3) P(7,4) (7, G(7,4) + G(7,5))
+ P(7,3) P(7,4) P(7,5) (G(7,6) +G(7,7))
+ P(7,3) P(7,4) P(7,5) P(7,6) P(7,7) Cln
BG4(7) = P(7,4) (7,G(7,4) + G(7,5))
+ P(7,4) P(7,5) (G(7,6) +G(7,7))
+ P(7,4) P(7,5) P(7,6) P(7,7) Cln
BG3(7) = G(7,5)
+ P(7,5) (G(7,6) + G(7,7))
+ P(7,5) P(7,6) P(7,7) Cln
BG2(7) = P(7,6) (G(7,6) +G(7,7)) + P(7,6) P(7,7) Cln
BG1(7) = G(7,7)+ P(7,7) Cln
【００６８】
再び、上式のビット・ベース値は、マルチビット値によって置き換えられる。例示的な実施形態を式に示す。
BG8(7) = P00(7) GO1 (7) + P02(7) G23(7)
+ P01(7) P23(7) P44(7) G45(7)
+ P01(7) P23(7) P46(7) G67(7)
+ P01(7) P23(7) P45(7) P67(7) Cln
BG7(7) = G11(7) + P12(7) G23(7) + P12(7) P34(7) G45(7)
+ P13(7) P45(7) G67(7)
+ P11(7) P23(7) P45(7) P67(7) Cln
BG6(7) = P22(7) G23(7) + P23(7) P44(7) G45(7)
+ P23(7) P45(7) G67(7) + P23(7) P45(7) P67(7) Cln
BG5(7) = G3(7) + P34(7) G45(7) + P35(7) G67(7)
+ P35(7) P67(7) Cln
BG4(7) = P44(7) G45(7) + P45(7) G67(7) + P45(7) P67(7) Cln
BG3(7) = G55(7) + P55(7) G67(7) + P57(7) Cln
BG2(7) = P66(7) G67(7) + P67(7) Cln
BG1(7) = G77(7) + P77(7) Cln
【００６９】
代替として、信号の反転セットを生成することができる。例示的なドミノ・ツリーを図２０に示す。ＮＢＧ８（ｍ）に対する以下の式は、その回路によって実施される。
NBG8(m) = not(P00(m) GO1 (m) + P01(m) P22(m) G23(m)
+ P01(m) P23(m) P44(m) G45(m)
+ P00(m) P13(m) P45(m) G67(m))
【００７０】
ＫおよびＺに対する式は、上式と同様である。ＫおよびＺの項に対する式は、ＰにＫを代入し、ＧにＺを代入することによって、創出することができる。
【００７１】
マルチビット・バイト桁上げ生成１６０および４５０は、マルチビットＢＧｉｊ、ＢＺｉｊ、ＢＰｉｊ、およびＢＫｉｊの項を生成し、ｉおよびｊは、セクション加算器４００内の２つのセクションを表す。したがって、これらの項のそれぞれは、バイト桁上げ生成４４０内の１つまたは複数のセクション４４１、４４２、４４３、および４４４から、入力を受信する。これらの項は、和生成４６０において必要とされる、様々なｉ、ｊの対に対して生成される。全バイトに対するバイト桁上げ信号が使用されるが、これは、すべての右側の値が、「８」（例えばＭＧ８（ｉ））を有するからである。複数のｉ、ｊの対に対して、マルチビット項生成１５４は、以下を実施する。
BGij = BG8(i) + BG8(i+1) + BG8(i+2) + ...+BG8(j)
Bkij = BK8(i) BK8(i+1) BK8(i+2)... BK8(j)
BZij = BZ8(i) + BZ8(i+1) + BZ8(i+2) +...+ BZ8(j)
BPij = BP8(i) BP8(i+1) BP8(i+2)... BP8(j)
HS(m,n) = P(m,n) + K(m,n)
【００７２】
これらの式は、マルチビット項生成１５４および４２０に対する式と同様なので、同様の回路を使用することができる。図１５と図１６のトランジスタ回路を使用することができる。
【００７３】
バイト桁上げ生成１５８および４４０と平行するのは、半和Ａ（ｎ）  ＸＯＲＢ（ｎ）およびＡ（ｎ）  ＸＮＯＲ  Ｂ（ｎ）を生成する論理である。セクション加算器４００では、これは、Ａ（ｍ，ｎ）ＸＯＲ  Ｂ（ｍ，ｎ）およびＡ（ｍ，ｎ）  ＸＮＯＲ  Ｂ（ｍ，ｎ）である。ＡおよびＢに対する余分なラッチを必要とするこの演算を直接実施するのではなく、各ビットに対するＰ、Ｇ、Ｚ、およびＫの項を使用することができる。
HS(m,n) = P(m,n) K(m,n)
NHS(m,n) = G(m,n) Z(m,n)
【００７４】
これらの式は、静的または動的のゲートで実施することができる。図１５および図１６のトランジスタ回路と同様のトランジスタ回路を使用することができる。
【００７５】
論理の最終レベルは、和生成１３０および４６０であり、最終和とキャリー・アウトを生成するために、バイト桁上げと、マルチビット・バイト桁上げと、半和との組わせを実施する。あらゆる所与のビットの和に対する式は、以下の通りである。
Sum(m,n) = A(m,n) XOR B(m.n) XOR C(m,n)
【００７６】
半和ＨＳとＮＨＳは、半和生成１５６と４３０において計算され、したがって、残っているものはすべて、それを各セクションｍの各ビットｎに対するＣ（ｍ，ｎ）と組み合わせる。最上位バイト（バイト０）のあらゆるビットｎに対して、これは、以下で達成することができる。
Sum(0,n) = HS(0,n) XOR C(0,n)
= HS(0,n) NC(0,n) + NHS(0,n) C(0,n)
【００７７】
信号Ｃ（０，ｎ）とＮＣ（０，ｎ）は、適切なバイト桁上げ信号を組み合わせることによって形成される。例えば、セクション０のビット５に対して、和（０，５）は、以下のように導出される。
= HS(0,5) (BZ3(0)
+ BK3(0) BZ8(1)
+ BK3(0) BK8(1) BZ8(2)
+ BK3(0) BK8(1) BK8(2) BZ8(3)
+ BK3(0) BK8(1) BK8(2) BK8(3) BZ8(4)
+ BK3(0) BK8(1) BK8(2) BK8(3) BK8(4) BZ8(5)
+ BK3(0) BK8(1) BK8(2) BK8(3) BK8(4) BK8(5) BZ8(6)
+ BK3(0) BK8(1) BK8(2) BK8(3) BK8(4) BK8(5) BK8(6) BZ8(7))
+NHS(0,5) (BG3(0)
+ BP3(0) BG8(1)
+ BP3(0) BP8(1) BG8(2)
+ BP3(0) BP8(1) BP8(2) BG8(3)
+ BP3(0) BP8(1) BP8(2) BP8(3) BG8(4)
+ BP3(0) BP8(1) BP8(2) BP8(3) BP8(4) BG8(5)
+ BP3(0) BP8(1) BP8(2) BP8(3) BP8(4) BP8(5) BG8(6)
+ BP3(0) BP8(1) BP8(2) BP8(3) BP8(4) BP8(5) BP8(6) BG8(7))
【００７８】
和（０，５）は、マルチビット・バイト桁上げ値で、以下のように実施することができる。
Sum(0,5) = (BG3(0) NHS(5)
+ BP3(0) BP8(1) ( BG12 + BP23) NHS(5)
+ BZ3(0) HS(5)
+ BK3(0) BK8(1) (BZ12 + BK23) HS(5))
((BG3(0) + BG8(1) + BG24) NHS(5)
+ BP45 (BG56 + BP8(6) BG8(7)) NHS(5)
+ (BZ3(0) + BZ8(1) + BZ24) HS(5)
+ BK45 (BZ56 + BK8(6) BZ8(7)) HS(5))
【００７９】
上式に対するドミノ論理回路を図２１に示す。他のビット位置とより下位のビットに対する和ビットは、同様に生成することができる。
【００８０】
図２１は、ＮＯＲ回路８１０を含む。すなわち、信号ＮＰｒｅｍＳｕｍＡ（５）８３１とＮＰｒｅＳｕｍＢ（５）は、オアされ、結果は反転される。代替として、通常の４トランジスタ静的ＮＯＲ回路を使用することができる。
【００８１】
代替実施形態として、２つ以上のマルチビット・バイト桁上げ生成セクション４５１、４５２、４５３、および４５４において、同一の信号を生成するのではなく、１つのセクション４５１、４５２、４５３、および４５４において信号を生成し、複数の和生成セクション４６１、４６２、４６３、および４６４に渡すことができる。
【００８２】
他の代替実施形態として、マルチビット・バイト４桁上げ生成セクション４５１、４５２、４５３、および４５４は、異なるタイプのバイト桁上げ信号を、論理的に組み合わせることができる。例えば、ＢＫ８（６）は、ＢＺ８（７）でアンドすることができ、ＢＺ８（７）は、２つのトランジスタ８２１および８２２を１つのトランジスタで置き換えることによって、トランジスタの数を低減する。
【００８３】
上述した図の実施形態は、わずかに４つの直列のトランジスタを備えたドミノ・ツリーを有する。すなわち、わずかに４つのプルダウン・トランジスタまたはプルアップ・トランジスタが直列になっている。この最大で４つの直列のトランジスタが望ましいが、その理由は、より多くの直列のトランジスタにより、回路が、より大きな遅延を有するからである。特有のマルチビット項とマルチビット桁上げ項の選択は、直列トランジスタの最大数を低減し、それにより、回路の速度を増大するように、最適化される。
【００８４】
上述した実施形態は、クリティカル・パスにわずかに３つのゲート遅延を有する加算器に備える。追加のゲート遅延を追加することは容易である。例えば、追加のバッファリングを追加することができる。または、大きなドミノ・ツリーを、２つのより小さい直列のドミノ・ゲートに分割することができる。
【００８５】
本発明を特定の実施形態において記述したが、本発明は、そのような実施形態によって限定されると解釈されるのではなく、以下の請求項により解釈されるべきであることを理解されたい。
【００８６】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００８７】
（１）少なくとも２つの２進数を加算する装置であって、２つの２進数が、それぞれ、少なくとも６４ビットを有し、
複数のゲートを通るクリティカル・パスが、３つのゲートである、複数のゲートを備える装置。
（２）ゲートの少なくとも１つが、ドミノ論理ゲートである、上記（１）に記載の装置。
（３）クリティカル・パスのすべてのゲートが、ドミノ論理ゲートである、上記（１）に記載の装置。
（４）クリティカル・パスにおける前記ドミノ論理ゲートの少なくとも１つが、ラッチを備える、上記（３）に記載の装置。
（５）前記ラッチが、加算器を試験する走査パスの一部である、上記（４）に記載の装置。
（６）前記ドミノ論理ゲートの少なくとも１つが、マルチプレクサ機能を備える、上記（３）に記載の装置。
（７）前記ドミノ論理ゲートの少なくとも１つが、マルチプレクサ機能とラッチを備える、上記（３）に記載の装置。
（８）少なくとも６４ビットを有する数を加算する装置であって、
少なくとも２つの２進数を受信して、マルチビット桁上げ信号を生成する論理の第１レベル内の第１ゲートと、
前記マルチビット桁上げ信号を受信して、マルチビット・セクション・ベース桁上げ信号を生成する論理の第２レベル内の第２ゲートと、
前記マルチビット・セクション・ベース桁上げ信号を受信して、受信した２進数の和を生成する論理の第３レベル内の第３ゲートとを備える、３つのゲート遅延のクリティカル・パスを備える装置。
（９）前記３つのゲートが、それぞれ、ドミノ論理ゲートである、上記（８）に記載の装置。
（１０）前記論理の第１レベルの前記ドミノ論理ゲートが、ラッチを備える、上記（９）に記載の装置。
（１１）前記ラッチが、走査パスの一部である、上記（１０）に記載の装置。
（１２）前記論理の第１レベルの前記ドミノ論理ゲートが、マルチプレクサ機能を備える、上記（９）に記載の装置。
（１３）前記論理の第１レベルが、
Ｐ、Ｇ、Ｚ、およびＫの桁上げ信号を形成する、複数のドミノ・ツリーと、
マルチビットＰ、Ｇ、Ｚ、およびＫの桁上げ信号を形成する回路とを備え、
前記論理の第２レベルが、
セクション・ベースＰ、Ｇ、Ｚ、およびＫの桁上げ信号を形成する複数のドミノ・ツリーと、
マルチビット・セクション・ベースＰ、Ｇ、Ｚ、およびＫの桁上げ信号を形成する回路とを備え、
前記論理の第３レベルが、
和ビットを形成する複数のドミノ論理ゲートを備える、上記（９）に記載の装置。
（１４）少なくとも６４ビットを有する数を加算する装置であって、
少なくとも２つの２進数を受信して、マルチビット桁上げ信号を生成する、ドミノ論理ゲートを備える論理の第１レベルと、
前記マルチビット桁上げ信号を受信して、マルチビット・セクション・ベース桁上げ信号を生成する、ドミノ論理ゲートを備える論理の第２レベルと、
前記マルチビット・セクション・ベース桁上げ信号を受信して、受信した２進数の和を生成する、ドミノ論理ゲートを備える論理の第３レベルとを備える装置。
（１５）装置を通る最長の回路パスが、３つのドミノ論理ゲートである、上記（１４）に記載の装置。
（１６）数を加算する装置であって、
少なくとも２つの２進数を受信して、マルチビット信号を生成する、ドミノ論理ゲートを備える論理の第１レベルと、
前記マルチビット桁上げ信号を受信して、マルチビット・セクション・ベース桁上げ信号を生成する、ドミノ論理ゲートを備える論理の第２レベルと、
前記マルチビット・セクション・ベース桁上げ信号を受信して、受信した２進数の和を生成する、ドミノ論理ゲートを備える論理の第３レベルとを備える装置。
（１７）装置を通る最長の回路パスが、３つのドミノ論理ゲートである、上記（１６）に記載の装置。
（１８）装置を通る最長の回路パスが、３つのドミノ論理ゲートに追加のゲートを加えたものである、上記（１６）に記載の装置。
（１９）装置を通る最長の回路パスが、４つのドミノ論理ゲートである、上記（１６）に記載の装置。
（２０）装置を通る最長の回路パスが、５つのドミノ論理ゲートである、上記（１６）に記載の装置。
（２１）２進数を加算する装置であって、
少なくとも２つの２進数を受信して、マルチビットＰ、Ｇ、Ｚ、およびＫの桁上げ信号を生成する論理の第１レベルであって、
Ｐ、Ｇ、Ｚ、およびＫの桁上げ信号を形成する複数のドミノ・ツリーと、
前記Ｐ、Ｇ、Ｚ、およびＫの桁上げ信号を使用して、マルチビットＰ、Ｇ、Ｚ、およびＫの桁上げ信号を形成する回路とを備える論理の第１レベルと、
前記マルチビットＰ、Ｇ、Ｚ、およびＫの桁上げ信号を受信して、マルチビット・セクション・ベース桁上げ信号を生成する論理の第２レベルであって、
前記マルチビットＰ、Ｇ、Ｚ、およびＫの桁上げ信号を使用して、セクション・ベースＰ、Ｇ、Ｚ、およびＫの桁上げ信号を形成する複数のドミノ・ツリーと、
前記セクション・ベースＰ、Ｇ、Ｚ、およびＫの桁上げ信号を使用して、マルチビット・セクション・ベースＰ、Ｇ、Ｚ、およびＫの桁上げ信号を形成する回路とを備える論理の第２レベルと、
マルチビット・セクション・ベース桁上げ信号を受信して、受信した２進数の和を生成する論理の第３レベルであって、
前記マルチビット・セクション・ベースＰ、Ｇ、Ｚ、およびＫの桁上げ信号を使用して、和ビットを形成する複数のドミノ論理ゲートを備える論理の第３レベルとを備える装置。
（２２）装置を通る最長の回路パスが、３つのドミノ論理ゲートである、上記（２１）に記載の装置。
（２３）装置を通る最長の回路パスが、３つのドミノ論理ゲートおよび追加のゲートである、上記（２１）に記載の装置。
（２４）装置を通る最長の回路パスが、４つのドミノ論理ゲートである、上記（２１）に記載の装置。
（２５）装置を通る最長の回路パスが、５つのドミノ論理ゲートである、上記（２１）に記載の装置。
（２６）パイプライン計算装置であって、
それぞれが少なくとも６４ビットを有する少なくとも２つの２進数を加算するための、複数のゲートを備える加算器であって、複数のゲートを通るクリティカル・パスが、３つのゲートである、加算器を備える装置。
（２７）ゲートの少なくともいくつかが、ドミノ論理ゲートである、上記（２６）に記載の装置。
（２８）クリティカル・パスのすべてのゲートが、ドミノ論理ゲートである、上記（２６）に記載の装置。
（２９）パイプライン計算装置であって、
少なくとも５６ビットを有する数を加算する加算器であって、
少なくとも２つの２進数を受信して、マルチビット桁上げ信号を生成する論理の第１レベル内の第１ゲートと、
前記マルチビット桁上げ信号を受信して、マルチビット・セクション・ベース桁上げ信号を生成する論理の第２レベル内の第２ゲートと、
前記マルチビット・セクション・ベース桁上げ信号を受信して、受信した２進数の和を生成する論理の第３レベル内の第３ゲートとを備える、３つのゲート遅延のクリティカル・パスを備える加算器を備える装置。
（３０）３つのゲートが、それぞれ、ドミノ論理ゲートである、上記（２９）に記載の装置。
【図面の簡単な説明】
【図１】コンピュータ・システムの図である。
【図２】加算器の例示的な実施形態の図である。
【図３】例示的なドミノ論理ゲートの図である。
【図４】例示的なドミノ論理ゲートの図である。
【図５】加算器の例示的な実施形態の図である。
【図６】加算器の例示的な実施形態の図である。
【図７】Ｇ桁上げ信号を形成する例示的なドミノ・ツリーの図である。
【図８】Ｋ桁上げ信号を形成する例示的なドミノ・ツリーの図である。
【図９】Ｚ桁上げ信号を形成する例示的なドミノ・ツリーの図である。
【図１０】Ｐ桁上げ信号を形成する例示的なドミノ・ツリーの図である。
【図１１】Ｇ桁上げ信号を形成し、多重化機能を組み込んでいる例示的なドミノ・ツリーの図である。
【図１２】Ｋ桁上げ信号を形成し、多重化機能を組み込んでいる例示的なドミノ・ツリーの図である。
【図１３】Ｚ桁上げ信号を形成し、多重化機能を組み込んでいる例示的なドミノ・ツリーの図である。
【図１４】Ｐ桁上げ信号を形成し、多重化機能を組み込んでいる例示的なドミノ・ツリーの図である。
【図１５】マルチビットＰ桁上げ信号を形成する例示的なドミノ・ツリーの図である。
【図１６】マルチビットＧ桁上げ信号を形成する例示的なドミノ・ツリーの図である。
【図１７】マルチビットＰ桁上げ信号を形成する例示的な静的ゲートの図である。
【図１８】マルチビットＧ桁上げ信号を形成する例示的な静的ゲートの図である。
【図１９】Ｐバイト桁上げ信号を形成する例示的なドミノ・ツリーの図である。
【図２０】Ｇバイト桁上げ信号を形成する例示的なドミノ・ツリーの図である。
【図２１】和ビットを形成する例示的なドミノ・ツリーの図である。
【符号の説明】
８０  コンピュータ・システム
８１  プロセッサ
８２  データ・キャッシュ・サブシステム
８３  命令キャッシュ・サブシステム
８４  データ・キャッシュＲＡＭ
８５  命令キャッシュＲＡＭ
８６  システム・バス
８７  主メモリ
８８  大容量記憶インタフェース
８９  記憶装置
９０  端末インタフェース
９１  端末
９２  ネットワーク・インタフェース
９３  ネットワーク装置
９４  入力装置
９５  入力インタフェース
１００  加算器
１１０  ラッチ
１２０、１３０  論理のレベル
１５６  半和生成
２００  ＣＭＯＳ複合論理ゲート
２０１、２０３、２０５、５０１、５０３、５０５、５０７、５５１、５５３、５５５、５５７、６０１、６０３  ドミノ・ツリー
２０７  信号Ｃｌｋ
２０９  ＮＣｌｋ
２１１、２１３  ＰＭＯＳトランジスタ
Ｒ２１５、Ｓ２１７、２２１  ノード
２１９  ＮＭＯＳトランジスタ
２２９、２３１、２３３  トランジスタ
Ｘ２３３、Ｙ２２５、Ｚ２２７、Ｐ２３５、Ｑ２３７、Ｒ２３９、Ａ１４１、Ｂ１４２  入力
３００  ＣＭＯＳ複合ドミノ論理ゲート２００の修正した形態
３０５  静的ゲート
３０７  光学キーパ回路
３０９  プルアップ・トランジスタ
Ｃｉｎ１４３  桁上げ入力
１４４  クロック
１４５  Ｓｕｍ
１４６  キャリー・アウト信号
１４７  制御信号
１５２  機能ブロック（項生成）
１５４  機能ブロック（マルチビット項生成）
１３０、１５６  機能ブロック
１５８  機能ブロック（バイト桁上げ生成）
４００  セクション加算器
４１０  項生成
４１１、４１２、４１３、４１４、４２１、４２２、４２３、４２４、４３１、４３２、４３３、４３４、４４１、４４２、４４３、４４４、４５１、４５２、４５３、４５４、４６１、４６２、４６３、４６４  セクション
４２０  マルチビット項生成
４３０  半和生成
４４０  バイト桁上げ生成
４５０  マルチビット桁上げ項生成
４６０  和生成
ＳｅｌＡ０  ５８１、ＳｅｌＡ１  ５８３、ＳｅｌＡ２  ５８４、ＳｅｌＡ３５８６  選択信号選択信号
ＮＧ（ｎ）５７１、ＮＫ（ｎ）５７３、ＮＺ（ｎ）５７５、ＮＰ（ｎ）５７７、６３１、６３２、６３３、６３４、６３５  単調降下信号
６２１、６２７  単調上昇信号
１６０  マルチビット・バイト桁上げ生成
８１０  ＮＯＲ回路
ＮＰｒｅＳｕｍＡ（５）８３１、ＮＰｒｅＳｕｍＢ（５）  信号
８２１、８２２  トランジスタ
【図１】
0003813127.tif 000002
【図２】
0003813127.tif 000003
【図３】
0003813127.tif 000004
【図４】
0003813127.tif 000005
【図５】
0003813127.tif 000006
【図６】
0003813127.tif 000007
【図７】
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【図８】
0003813127.tif 000009
【図９】
0003813127.tif 000010
【図１０】
0003813127.tif 000011
【図１１】
0003813127.tif 000012
【図１２】
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【図１３】
0003813127.tif 000014
【図１４】
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【図１５】
0003813127.tif 000016
【図１６】
0003813127.tif 000017
【図１７】
0003813127.tif 000018
【図１８】
0003813127.tif 000019
【図１９】
0003813127.tif 000020
【図２０】
0003813127.tif 000021
【図２１】
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