(57)【特許請求の範囲】
【請求項１】
少なくとも２バイトで構成されたデータを伝送するデータ入出力線と、
前記データ入出力線に連結された記憶手段と、
前記データ入出力線と前記記憶手段との間に連結され、前記データの中で下位バイトが前記記憶手段に伝達されることを制御する第1スイッチング手段と、
前記データ入出力線と前記記憶手段との間に連結され、前記データの中で上位バイトが前記記憶手段に伝達されることを制御する第2スイッチング手段と、
前記第1スイッチング手段及び前記第2スイッチング手段の双方に連結された制御線であって、前記第1スイッチング手段及び前記第2スイッチング手段のスイッチングを制御するための制御線と、
を具備することを特徴とするデータマスキング機能を有する半導体メモリ装置。
【請求項２】
少なくとも２バイトで構成されたデータのうち下位バイトを伝達する、第1入出力線及び第１反転入出力線で構成された第1入出力線対と、
前記第1入出力線対の一端に連結され、前記第1入出力線対を駆動する第1入出力ドライバーと、
前記第1入出力線対の第1入出力線と第1反転入出力線の間に連結され、前記第1入出力線対を等化する第1等化器と、
前記第1入出力線対に一端が連結された第1スイッチング手段と、
前記第1スイッチング手段の他端に一端が連結された第1感知増幅器と、
前記第1感知増幅器の他端に連結された第1記憶手段と、
前記データのうち上位バイトを伝達する第2入出力線と第2反転入出力線で構成された第2入出力線対と、
前記第2入出力線対の一端に連結され、前記第2入出力線対を駆動する第2入出力ドライバーと、
前記第2入出力線対の第2入出力線と第2反転入出力線の間に連結され、前記第2入出力線対を等化する第2等化器と、
前記第2入出力線対に一端が連結された第2スイッチング手段と、
前記第2スイッチング手段の他端に一端が連結された第2感知増幅器と、
前記第2感知増幅器の他端に連結された第2記憶手段と、
前記第1スイッチング手段及び第2スイッチング手段の双方に連結された制御線であって、前記第1スイッチング手段及び第2スイッチング手段のスイッチングを制御するための制御線と、
を具備することを特徴とするデータマスキング機能を有する半導体メモリ装置。
【請求項３】
前記第1スイッチング手段は、
前記第1入出力線に入力端が連結され、前記第1感知増幅器に出力端が連結され、前記制御手段にゲートが連結された第1NMOSトランジスターと、
前記第2反転入出力線に入力端が連結され、前記第1感知増幅器に出力端が連結され、前記制御手段にゲートが連結された第2NMOSトランジスターと、
を含むことを特徴とする請求項2に記載のデータマスキング機能を有する半導体メモリ装置。
【請求項４】
前記第2スイッチング手段は、
前記第2入出力線に入力端が連結され、前記第2感知増幅器に出力端が連結され、前記制御手段にゲートが連結された第3NMOSトランジスターと、
前記第2反転入出力線に入力端が連結され、前記第2感知増幅器に出力端が連結され、前記制御手段にゲートが連結された第4NMOSトランジスターと、
を含むことを特徴とする請求項2に記載のデータマスキング機能を 有する 半導体 メモリ 装置。
【請求項５】
前記第1入出力ドライバーは、
前記データのうち下位バイトを入力とする第1インバータと、
前記下位バイトを前記第1記憶手段に書込むことを制御する書込み命令信号を入力とする第2インバータと、
前記下位バイトと前記第2インバータの出力を入力とする第1NORゲートと、
前記第1NORゲートの出力を入力とし、出力端が前記第1入出力線に連結された第5NMOSトランジスタと、
前記第5NMOSトランジスタと電源電圧の間に連結された第1PMOSトランジスターと、
前記第1PMOSトランジスタの入力端に出力端が連結された第3インバータと、
前記第1インバータと第2インバータの出力を入力とし、前記第3インバータの入力端に出力端が連結された第2NORゲートと、
前記第2NORゲートの出力を入力とし、前記第1反転入出力線に出力端が連結された第6NMOSトランジスタと、
前記第6NMOSトランジスタと電源電圧の間に連結された第2PMOSトランジスタと、
前記第2PMOSトランジスタの入力端に出力端が連結され、前記第5NMOSトランジスタの入力端に入力端が連結された第4インバータと、
を含むことを特徴とする請求項2に記載のデータマスキング機能を有する半導体メモリ装置。
【請求項６】
前記第2入出力ドライバーは、前記第1入出力ドライバーと同一の構成を有することを特徴とする請求項2に記載のデータマスキング機能を有する半導体メモリ装置。
【請求項７】
前記第1スイッチング手段及び第2スイッチング手段を各々複数個具備することを特徴とする請求項2に記載のデータマスキング機能を有する半導体メモリ装置。
【請求項８】
前記第1等化器は、
前記第1入出力線と第1反転入出力線の間に連結された第3PMOSトランジスタと、
前記第1入出力線と電源電圧の間に連結された第4PMOSトランジスタと、
前記第1反転入出力線と電源電圧の間に連結された第5PMOSトランジスタと、
前記下位バイトの書込みを防止する書込みマスキング信号に入力端が連結され、前記第3乃至第5PMOSトランジスタのゲートに出力端が連結された第3NORゲートと、
を含むことを特徴とする請求項2に記載のデータマスキング機能を有する半導体 メモリ 装置。
【請求項９】
前記第2等化器は、前記第1等化器と同一の構成を有することを特徴とする請求項2に記載のデータマスキング機能を有する半導体メモリ装置。
【請求項１０】
前記第1感知増幅器は、
前記第1入出力線に連結された第1スイッチング手段にドレインが連結され、電源電圧にソースが連結され、前記第1反転入出力線に連結された第1スイッチング手段にゲートが連結された第6PMOSトランジスタと、
前記第6PMOSトランジスタのソース、ゲート、ドレインに各々ソース、ドレイン、ゲートが連結された第7PMOSトランジスタと、
前記第7PMOSトランジスタのドレイン、ゲートに各々ドレイン、ゲートが連結され、接地端にソースが連結された第7NMOSトランジスタと、
前記第7NMOSトランジスタのソース、ゲート、ドレインに各々ソース、ドレイン、ゲートが連結された第8NMOSトランジスタと、
を含むことを特徴とする請求項2に記載のデータマスキング機能を有する半導体メモリ装置。
【請求項１１】
前記第2感知増幅器は、前記第1感知増幅器と同一の構成を有することを特徴とする請求項2に記載のデータマスキング機能を有する半導体メモリ装置。
【請求項１２】
前記第1感知増幅器と第2感知増幅器を各々複数個具備することを特徴とするデータマスキング機能を有する請求項2に記載の半導体メモリ装置。
【請求項１３】
前記第1記憶手段及び第2記憶手段が、同一の記憶装置内に構成されていることを特徴とする請求項2に記載のデータマスキング機能を有する半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特にデータマスキング機能を有する半導体メモリ装置に関する。
【０００２】
【従来の技術】
コンピュータの発達と共に半導体メモリ装置も急速に発達してきた。特に、サイズを縮少し、メモリ容量を増加させるために、高速化、高集積化、マルチビット(multi-bit)化及びマルチバンク(multi-bank)化が進んでいる。マルチビット化の一例としては、16ビットまたは32ビットを１つの半導体メモリチップから同時に読出したり書込んだりすることができるものがある。また、マルチバンク化の一例としては、4個以上のバンクを有し、バイト単位でデータを読出したり書込んだりすることができるものがある。
【０００３】
例えば、4個以上のバンクを有し、16ビット単位でデータの読出し／書込みが可能なメモリにおいて、該16ビットのデータをメモリ内に書込む際に特定のビットに関してはメモリ内にデータを書き込む必要がない場合がある。この場合、該特定のビットはマスキングされる。このように半導体メモリ装置には、データを制御する過程でデータマスキングを行うものがある。かかる半導体メモリ装置において、データ制御の単純化のために、例えば上記の16ビットは上位8バイトと下位8バイトに分割される。このように上位8バイトを制御する信号をUDQM(Upper Data in/out Mask)、下位8バイトを制御する信号をLDQM(Lower Data in/out Mask)という。
【０００４】
図１は、従来のデータマスキング機能を有する半導体メモリ装置の一部ブロック図である。図１に示すように、従来の半導体メモリ装置10は、8ビットのデータを読出し／書込むためのブロックとして、下位4ビットの読出し／書込みのための下位ビット部11と、上位4ビットの読出し／書込みのための上位ビット部13とを具備する。
【０００５】
下位ビット部11は、下位入出力ドライバー及び等化器21と、LIO及びLIOBと、第1乃至第4NMOSトランジスタ31、32、33、34と、第5乃至第8NMOSトランジスタ35、36、37、38と、第1感知増幅器41と、第2感知増幅器43と、第3感知増幅器45と、第4感知増幅器47及びメモリセルアレー49を具備する。
【０００６】
上位ビット部13は、入出力ドライバー及び等化器51と、上位入出力線対のUIO及びUIOBと、第9乃至第12NMOSトランジスター61、62、63、64と、第13乃至第16NMOSトランジスタ65、66、67、68と、第5感知増幅器71と、第6感知増幅器73と、第7感知増幅器75と、第8感知増幅器77と、メモリセルアレー79を具備する。
【０００７】
図２は、図１に示す下位入出力ドライバー及び等化器21の回路図である。図２に示すように、入出力ドライバー及び等化器21は、第1インバータ101と、第2インバータ103と、第1NORゲート105と、第17NMOSトランジスタ109と、第1PMOSトランジスタ111と、第3インバータ113と、第2NORゲート107と、第18NMOSトランジスタ115と、第2PMOSトランジスタ117と、第4インバータ119と、第3PMOSトランジスタ121と、第4PMOSトランジスタ123と、第5PMOSトランジスタ125及び第5インバータ127を具備する。
【０００８】
図３は、図１に示す回路における各信号のタイミング図である。
【０００９】
従来のマスキング半導体メモリ装置10では、データの書込みを制御するCSLが下位ビットを制御するLCSLと上位ビットを制御するUCSLに分離されている。このような分離された構造では、メモリセルアレー49、79の容量がより増加した場合に、半導体メモリ装置10の全面積のうち相当の面積を占めることになり、結果として、半導体メモリ装置10が大きくなり、コストを高くする要因になる。
【００１０】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑みてなされたものであり、チップサイズを減少させ得るデータマスキング機能を有する半導体メモリ装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記の目的を達成するため、本発明に係る半導体メモリ装置は、第1入出力線対と、第1入出力ドライバーと、第1等化器と、第1スイッチング素子と、第1感知増幅器と、第1記憶素子と、第2入出力線対と、第2入出力ドライバーと、第2等化器と、第2スイッチング素子と、第2感知増幅器と、第2記憶素子と、制御線を具備する。
【００１２】
前記第1入出力線対は、少なくとも２バイトで構成されたデータのうち下位バイトを伝達する第1入出力線及び第1反転入出力線で構成される。前記第1入出力ドライバーは、前記第1入出力線対の一端に連結されており、前記第1入出力線対を駆動する。前記第1等化器は、前記第1入出力線対の第1入出力線対と第1入出力線の間に連結されており、前記第１入出力線対を等化する。前記第1スイッチング素子は、前記第1入出力線対に一端が連結されている。前記第1感知増幅器は、前記第1スイッチング手段に他端に一端が連結される。前記第1記憶素子は、前記第1感知増幅器の他端に連結されている。
【００１３】
前記第2入出力線対は、前記データのうち上位バイトを伝達する第2入出力線と第2反転入出力線で構成される。前記第2入出力ドライバーは、前記第2入出力線対の一端に連結されており、前記第2入出力線対を駆動する。前記第2等化器は、前記第2入出力線対の第2入出力線と第2反転入出力線の間に連結されており、前記第2入出力線対を等化する。前記第2スイッチング素子は、前記第2入出力線対に一端が連結されている。前記第2感知増幅器は、前記第2スイッチング手段の他端に一端が連結されている。前記第2記憶素子は、前記第2感知増幅器の他端に連結されている。
【００１４】
前記制御線は、前記第1スイッチング手段及び第2スイッチング手段の双方に連結されて、前記第1スイッチング手段及び第2スイッチング手段のスイッチングを制御する。
【００１５】
本発明によれば、半導体メモリ装置のサイズを小さくすることができる。
【００１６】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施例を詳細に説明する。
【００１７】
【実施例】
図４は、本発明に係る好適な実施の形態に係るデータマスキング機能を有する半導体メモリ装置の一部を示すブロック図である。図４に示す半導体メモリ装置200は、8ビットのデータの読出し／書込みのための回路として、下位4ビットの読出し／書込みを行う下位ビット部211と、上位4ビットの読出し／書込みを行う上位ビット部213とを有する。図４に示す半導体メモリ装置200は、便宜上、下位ビットが4ビット、上位ビットが4ビットで構成されているが、本発明は当該構成に限定されず、例えば下位ビットと上位ビットは各々8ビット、即ち1バイトで構成しても良いし、それ以上で構成しても良い。
【００１８】
まず、下位ビット部211は、下位4ビットが伝達されると、入出力線LIO及びLIOの反転入出力線であるLIOBで構成された第1入出力線対の一端に、その一端が連結されて該第1入出力線対を駆動する第1入出力ドライバー221と、入出力線LIOと反転入出力線LIOBの間に連結されて該LIOとLIOBを同じ電圧レベルにイコライズ（等化）する第1等化器223と、前記第1入出力線対に一端が連結された第1乃至第4スイッチング手段231、233、235、237と、該第1乃至第4スイッチング手段231、233、235、237の他端に一端が各々連結された第1乃至第4感知増幅器241、243、245、247と、該第1乃至第4感知増幅器241、243、245、247の各他端に連結された第1メモリセルアレー249で構成されている。
【００１９】
第1感知増幅器241は、第１下位ビットラインLBL0を通じて第1メモリセルアレー249と連結され、第2感知増幅器243は、第２下位ビットラインLBL1を通じて第1メモリセルアレー249と連結され、第3感知増幅器245は、第３下位ビットラインLBL2を通じて第1メモリセルアレー249と連結され、第4感知増幅器247は、第４下位ビットラインLBL3を通じて第1メモリセルアレー249と連結されている。
【００２０】
第1スイッチング手段231は、LI0とLI0Bに各ドレインが各々連結され、第1制御線のCSL0(Column Strobe Line)にゲートが連結され、第1感知増幅器241にソースが連結された第1乃至第2NMOSトランジスタ301、302で構成されている。
【００２１】
第2スイッチング手段233は、LI0とLI0Bに各々のドレインが連結され、第2制御線のCSL1にゲートが連結され、第2感知増幅器243にソースが連結された第3乃至第4NMOSトランジスタ303、304で構成されている。
【００２２】
第3スイッチング手段235は、LI0とLI0Bに各ドレインが各々連結され、第3制御線のCSL2にゲートが連結され、第3感知増幅器245にソースが連結された第5乃至第6NMOSトランジスタ305、306で構成されている。
【００２３】
第4スイッチング手段237は、LI0とLI0Bに各々のドレインが連結され、第4制御線のCSL3にゲートが連結され、第4感知増幅器247にソースが連結された第7乃至第8NMOSトランジスタ307、308で構成されている。
【００２４】
また、上位ビット部213は、上位4ビットが伝達される入出力線UI0及び該UI0の反転入出力線であるUI0Bで構成された第2入出力線対を駆動する第2入出力ドライバー251と、入出力線UI0と反転入出力線UI0Bの間に連結されて該UI0とUI0Bを同一電圧レベルに等化する第2等化器253と、前記第2入出力線対に一端が連結された第5乃至第8スイッチング手段261、263、265、267と、該第5乃至第8スイッチング手段261、263、265、267の他端に一端が各々連結された第5乃至第8感知増幅器271、273、275、277と、該第5乃至第8感知増幅器271、273、275、277の各他端に連結された第2メモリセルアレー279で構成されている。
【００２５】
第5感知増幅器271は、第１上位ビットラインUBL0を通じて第2メモリセルアレー279と連結され、第6感知増幅器273は、第２上位ビットラインUBL1を通じて第2メモリセルアレー279と連結され、第7感知増幅器275は、第３上位ビットラインUBL2を通じて第2メモリセルアレー279と連結され、第8感知増幅器277は、第4上位ビットラインUBL3を通じて第2メモリセルアレー279と連結されている。
【００２６】
第5スイッチング手段261は、UI0とUI0Bに各ドレインが各々連結され、CSL1にゲートが連結され、第5感知増幅器271にソースが連結された第9乃至第10NMOSトランジスタ309、310で構成されている。
【００２７】
第6スイッチング手段263は、UI0とUI0Bに各ドレインが各々連結され、CSL1にゲートが連結され、第6感知増幅器273にソースが連結された第11乃至第12NMOSトランジスター311、312で構成されている。
【００２８】
第7スイッチング手段265は、UI0とUI0Bに各ドレインが各々連結され、CSL3にゲートが連結され、第7感知増幅器275にソースが連結された第13乃至第14NMOSトランジスター313、314で構成されている。
【００２９】
第8スイッチング手段267は、UI0とUI0Bに各ドレインが各々連結され、CSL4にゲートが連結され、第8感知増幅器277にソースが連結された第15乃至第16NMOSトランジスター315、316で構成されている。
【００３０】
第1乃至第8スイッチング手段261、263、265、267を通じて各々一つのビットのデータが通過する。
【００３１】
図５は、図４に示す第1入出力ドライバー221の回路図である。第1入出力ドライバー221は、前述の下位4ビットで構成されたデータ信号のための入力データDINを入力とする第1インバータ501と、下位4ビットを第1メモリセルアレー249に書込むことを制御する書込み命令信号PWRを入力とする第2インバータ503と、入力データDIN、第2インバータ503の出力及び下位4ビットを第1メモリセルアレー249に書込むことを防止するための信号PLDQMを入力とする第1NORゲート505と、該第1NORゲート505の出力端にゲートが連結され、前記LI0にドレインが連結された第17NMOSトランジスタ507と、第17NMOSトランジスタ507のドレインとVDDに各々ドレインとソースが連結された第1PMOSトランジスタ509と、第1PMOSトランジスタ509のゲートに出力端が連結された第3インバータ511と、第1インバータ501の出力、第2インバータ503の出力及び下位4ビットが第1メモリセルアレー249に書込むことを防止するための信号PLDQMを入力とし、第3インバータ511の入力端に出力端が連結された第2NORゲート513と、該第2NORゲート513の出力端にゲートが連結され、LIOBにドレインが連結された第18NMOSトランジスタ515と、該第18NMOSトランジスタ515のドレインとVDDに各々ドレインとソースが連結された第2PMOSトランジスタ517と、第2PMOSトランジスタ517のゲートに出力端が連結され第17NMOSトランジスタ507のゲートに入力端が連結された第4インバータ519で構成されている。
【００３２】
なお、第2入出力ドライバー251は、第1入出力ドライバー221とその構成が同一なので説明を省略する。
【００３３】
図６は、図４に示す第1等化器223の一実施例を示す回路図である。第1等化器223、前記LI0とLI0Bの間に連結された第3PMOSトランジスタ601と、前記LI0にドレインが連結され、VDDにソースが連結された第4PMOSトランジスタ603と、前記LI0Bにドレインが連結され、VDDにソースが連結された第5PMOSトランジスタ605と、前記PLDQMと他の制御信号IOPRに入力端が連結され、第3乃至第5PMOSトランジスタ601、603、605のゲートに出力端が連結された第3NORゲート607で構成されている。
【００３４】
なお、図４の第2等化器253は、第1等化器223とその構成が同一である。ただし、第2等化器253は第2入出力線対を等化させる。
【００３５】
図７は、図４に示す第1等化器223の他の実施例を示す回路図である。その構造は、前記LIOとLIOBの間に連結された第19NMOSトランジスタ701と、前記LIOにソースが連結され、接地端GNDにドレインが連結された第20NMOSトランジスタ703と、前記LIOBにソースが連結され、GNDにドレインが連結された第21NMOSトランジスタ705と、前記第19乃至第21NMOSトランジスタ701、703、705のゲートに出力端が連結された第5インバータ707と、該第5インバータ707の入力端に出力端が連結され、PLDQM及びIOPRを入力とする第4NORゲート709で構成されている。
【００３６】
図８は、図４に示す第1感知増幅器241の回路図である。第1感知増幅器241は、第1スイッチング手段231の第1NMOSトランジスタ301のソースにドレインが連結され、VDDにソースが連結され、第2NMOSトランジスタ302のソースにゲートが連結された第6PMOSトランジスタ801と、第6PMOSトランジスタ801のソースとゲート及びドレインに各々ソースとドレインとゲートが連結された第7PMOSトランジスタ803と、第7PMOSトランジスタ803のドレインとゲートに各々ドレインとゲートが連結され、GNDにソースが連結された第22NMOSトランジスタ805と、第22NMOSトランジスタ805のソースとゲート及びドレインに各々ソースとドレインとゲートが連結された第23NMOSトランジスタ807で構成されている。第7PMOSトランジスタ803のゲートと第22NMOSトランジスタ805のゲートにビットラインLBL0が連結され、第6PMOSトランジスタ801のゲートと第23NMOSトランジスタ807のゲートに反転ビットラインLBL0Bが連結されている。該ビットラインと反転ビットラインを通じて第1乃至第4感知増幅器241、243、245、247は、第1メモリセルアレー249と連結されている。
【００３７】
図４の第2乃至第8感知増幅器243、245、247、271、273、275、277は、各々第1感知増幅器241とその構造が同一である。ただし、第2乃至第4感知増幅器243、245、247は、第2乃至第4スイッチング手段233、235、237に各々連結され、第5乃至第8感知増幅器271、273、275、277は、第5乃至第8スイッチング手段261、263、265、267に各々連結されている。
【００３８】
第1メモリセルアレー249と第2メモリセルアレー279は、同一のメモリセルアレー内に構成できる。
【００３９】
図９は、図４に示半導体メモリ装置の各信号のタイミング図である。図９を参照しながら本実施の形態に係る半導体メモリ装置の動作を説明する。なお、ここでは、第1等化器223が図６に示す回路であるものとして説明する。図４の下位ビット部211と上位ビット部213は、その構造が同一で動作も同一なので、重複説明を避けるため、ここでは下位ビット部211の動作に関して説明する。
【００４０】
第1メモリセルアレー249に下位4ビットを書込む場合、CLKは論理ハイレバルの同一のパルスを発生する。書込みを許可する書込みイネーブル信号WEBが論理ロー（イネーブル）となり、それに従って書込み命令信号PWRが論理ハイ（イネーブル）になる。
【００４１】
まず、4個の下位ビットの第１ビットを第1メモリセルアレー249に書込む過程を説明する。CLKがTOの時、PWRが既にイネーブルになっている。この状態で入力データDINが論理ハイレバルになると、即ち、第１下位ビットが論理ハイになると第1入出力ドライバー221にある第1NORゲート505の出力は論理ローレベルになって第17NMOSトランジスタ507と第2PMOSトランジスタ517はoffする。ここで、TOの時、PLDQMは論理ローレベルである。従って、第1入出力ドライバー221にある第2NORゲート513の出力は論理ハイレバルになるので、第18NMOSトランジスタ515と第1PMOSトランジスタ509はonする。従って、LIOは論理ハイレバルになり、LIOBは論理ローレベルになる。この時、CSLOは論理ハイ（イネーブル）であり第1スイッチング手段231にある第1NMOSトランジスタ301と第2NMOSトランジスタ302がonするので、第1下位ビットは第1感知増幅器241を通じて第1メモリセルアレー249に書込まれる。
【００４２】
次に、下位4ビットの第2下位ビットを第1メモリセルアレー249に書込みむことができないようにマスキングする場合に関して説明する。CLKのT1区間で、PWRは論理ハイレバルをそのまま維持している。この状態でDINは論理ローレベル、即ち、第2下位ビットが論理ローになる。第2下位ビットの書込みをマスキングするためにはPLDQM信号が論理ハイレバル（イネーブル）にされる。
【００４３】
この場合、第1入出力ドライバー221にある第1NORゲート505の出力と第2NORゲート513の出力は、論理ローになって第17MOSトランジスタ507、第18NMOSトランジスタ515、第1PMOSトランジスタ509及び第2PMOSトランジスタ517はoffする。これによりLI0とLI0Bは無信号状態(フローティング；floating)になる。同時に第1等化器223にある第3NORゲート607の出力は論理ローになって第3乃至第5PMOSトランジスタ601、603、605はonする。
【００４４】
これによりLIOとLIOBはVDDによって電源電圧レベルになる。この状態でCSL1は論理ハイであるので第3乃至第4NMOSトランジスタ303、304はonする。そして、第22NMOSトランジスタ805のゲートはVDDレベルになってonする。即ち、VDDから第5PMOSトランジスタ605、第4NMOSトランジスタ304及び第22NMOSトランジスタ805を通じてGNDへの電流通路が形成される。それによってLIOはVDDレベルで、LIOBはVDDに近接した電圧レベルで固定されて、T1においては、CSL1がイネーブルになったとしても第２下位ビットは前記第1メモリセルアレー249に書込まれない。
【００４５】
ここで、第4NMOSトランジスタ304のサイズを第5PMOSトランジスタ605及び第22NMOSトランジスタ805のサイズに比べて小さくして、第23NMOSトランジスタ807のゲート電圧が第23NMOSトランジスタ23の導通電圧より低くすることで、T1において第22NMOSトランジスタ805がonしても第23NMOSトランジスタ807がonしないようにすることができる。
【００４６】
以上のように、本実施の形態によれば、従来と同様にデータのマスキングを行うことができる。
【００４７】
第1等化器223として図７に示す回路を使用する場合、T1の区間でPLDQMが論理ハイになると第19乃至第21NMOSトランジスタ701、703、705がonする。これにより、LIOとLIOBはGNDレベルになる。この状態でCSL1が論理ハイであるので第3NMOSトランジスタ303がonし、それによって第2感知増幅器243の第6PMOSトランジスタ801がonして、VDDから第6PMOSトランジスタ801、第3NMOSトランジスタ303及び第20NMOSトランジスタ703を通じてGNDへの電流通路が形成されてLIOはGNDに近接した電圧レベルで、LIOBはGNDレベルで固定される。従って、第2下位ビットは第1メモリセルアレー249に書込まれない。
【００４８】
下位4ビットの第３ビットと第４ビットが第1メモリセルアレー249に書込まれる過程は、第１ビットが第1メモリセルアレー249に書込まれる過程と同一であるため説明を省略する。
【００４９】
以上述たように、本発明の好適な実施の形態によれば、上位ビット用CSLと下位ビット用CSLを分離して設けるのではなく共通に使用した場合においても、データマスキングを行うことができる。従って、機能を低下させることなく半導体メモリ装置の面積を減少させることができる。
【００５０】
本発明は、上記の実施の形態に限定されず、本発明の技術的思想を逸脱しない範囲で様々な変形が可能である。
【００５１】
【発明の効果】
本発明によれば、半導体装置の面積を減少させることができる。
【００５２】
【図面の簡単な説明】
【図１】従来のデータマスキング機能を有する半導体メモリ装置の一部ブロック図である。
【図２】図１に示す上位入出力ドライバー及び等化器の回路図である。
【図３】図１の回路のタイミング図である。
【図４】本発明に係る好適な実施の形態に係るデータマスキング機能を有する半導体メモリ装置の一部ブロック図である。
【図５】図４に示す第1入出力ドライバーの回路図である。
【図６】図４に示す第1等化器の一実施例を示した回路図である。
【図７】図４に示す第1等化器の他の実施例を示した回路図である。
【図８】図４に示す第1感知増幅器の回路図である。
【図９】図４に示す回路のタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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