(57)【特許請求の範囲】
【請求項１】
画像情報を光電変換する光電変換手段と、前記光電変換手段からの出力信号を処理する手段と、前記光電変換手段と前記光電変換手段からの出力信号を処理する手段との動作を制御するための複数の制御信号を生成するタイミング発生回路とを有する画像読み取り装置において、
前記タイミング発生回路は、
クロックをｎ逓倍（ｎは整数）した逓倍クロックを生成するクロック逓倍回路と、
前記光電変換手段における１画素の走査周期ごとに前記クロック逓倍回路で生成された逓倍クロックに応じてロード信号を生成するロード信号生成回路と、
前記クロック逓倍回路で生成された逓倍クロックと前記ロード信号生成回路で生成されたロード信号とに基づいて制御信号を生成する信号発生回路と、
を有することを特徴とする画像読み取り装置。
【請求項２】
請求項１に記載する画像読み取り装置において、
前記タイミング発生回路は、前記複数の制御信号のうち前記光電変換手段を制御する制御信号の１つであるシフトパルスを、前記制御信号発生回路を介さずに生成し、
前記信号発生回路は、前記シフトパルスと同期を取るための遅延調整回路を有することを特徴とする画像読み取り装置。
【請求項３】
請求項１に記載する画像読み取り装置において、
前記信号発生回路は、
前記複数の制御信号のうち前記光電変換手段からの出力信号を処理する手段を制御する制御信号を生成する第１信号発生回路と、
前記複数の制御信号のうち前記光電変換手段を制御する制御信号を生成する第２信号発生回路と、
を有することを特徴とする画像読み取り装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、原稿を光学的に走査して画像情報を得る画像読み取り装置に関する。さらに詳細には、デジタル複写機やスキャナ等に搭載される画像読み取り装置に関するものである。
【０００２】
【従来の技術】
従来の画像読み取り装置は、まず、ＣＣＤセンサ等のリニアイメージセンサによって、原稿からの反射光を光電変換してアナログ画像信号を得る。そして、Ａ／Ｄ変換器でデジタルの画像信号に変換した後、必要な画像処理が行われるようになっている。このような画像読み取り装置の構成を、図１６に示す。画像読み取り装置には、ＣＣＤセンサ１０１と、サンプルホールド回路１０２と、増幅回路１０３と、Ａ／Ｄ変換回路１０４と、チャンネル合成回路１０５と、タイミング発生回路１０６と、位相調整回路１０７とが備わっている。なお、ＣＣＤセンサ１０１はｏｄｄ（奇数画素）、ｅｖｅｎ（偶数画素）同時並列出力型であるため、サンプルホールド回路１０２、増幅回路１０３、およびＡ／Ｄ変換回路１０４は、それぞれｏｄｄとｅｖｅｎとに対応するそれぞれの回路を備えている。
【０００３】
ＣＣＤセンサ１０１は固体撮像素子であり、転送クロックＴＲ、リセットパルスＲＳ、シフトパルスＳＦにより駆動されるものである。タイミング発生回路１０６は、任意のパルス幅と位相とを有する転送クロックＴＲ、シフトパルスＳＦ、リセットパルスＲＳ、サンプルホールドパルスＳＨ、Ａ／ＤクロックＡＤ、および画素クロックＰＥを生成して各回路に供給するものである。サンプルホールド回路１０２は、ＣＣＤセンサ１０１の信号出力期間内において、安定期間中のアナログ画像信号をサンプルホールドパルスＳＨの立ち下がりエッジに同期してサンプルホールドするものである。チャンネル合成回路１０５は、ｏｄｄ，ｅｖｅｎに対応する各Ａ／Ｄ変換回路１０４の出力を合成し、画素クロックＰＥの立ち上がりエッジに同期して読み取り画像データを出力するものである。位相調整回路１０７は、タイミング発生回路１０６で生成されたリセットパルスＲＳとサンプルホールドパルスＳＨとの位相を微調整（ｎｓ単位）するものである。
【０００４】
ここで、タイミング発生回路１０６のブロック図を図１７に示す。タイミング発生回路１０６には、メインカウンタ回路１１１と、信号発生回路１１２Ａと、信号発生回路１１２Ｂと、遅延回路１１３とが備わっている。メインカウンタ回路１１１は、基準クロックとして入力されている入力クロックＥＮに基づき、画素クロックＰＥと、パルス信号ＰＬと、転送クロックＴＲおよびリセットパルスＲＳの出力を停止させる停止信号ＴＳＴおよびＲＳＴと、ＣＣＤセンサ１０１の注目画素が変わる度に出力されるロード信号ＲＤとを生成するものである。
【０００５】
信号発生回路１１２Ａは、入力クロックＥＮとロード信号ＲＤとから任意のパルス幅と位相とを有する信号を出力するものである。この信号発生回路１１２Ａは、図１８に示すように、カウンタ回路１２１と、パルス発生回路１２２と、遅延回路１２３Ａと、遅延回路１２３Ｂと、遅延回路１２３Ｃと、ＯＲゲート１２４と、ＮＯＴゲート１２５とが備わっている。そして、生成される信号に対するパルス幅と位相の設定は、図１９に示すように、同一のＣＣＤ画素の読み出し周期を１周期とし、入力クロックＥＮの両エッジを基準にしてそれぞれ独立に2/8〜7/8周期相当、0/8〜7/8周期相当まで可能である。なお、図１９にはパルス幅が3/8周期相当、位相が3/8周期相当の出力を示している。
【０００６】
カウンタ回路１２１は、メインカウンタ回路１１１からのロード信号ＲＤを受け、図２０に示す対応表に基づく位相設定に対応したロード値を入力クロックＥＮの１個分だけ遅延して出力するものである。それ以外のときは、再びロード信号が入力されるまでカウントアップを続けるようになっている。
【０００７】
パルス発生回路１２２は、図２１に示す対応表に基づくパルス幅の設定に対応した比較値とカウンタ回路１２１の出力とを比較して、カウンタ回路１２１の出力が比較値より小さいときに出力信号を“Ｈ”とし、それ以外のときには出力信号を“Ｌ”として、入力クロックＥＮの２個分だけ遅延して出力するものである。
【０００８】
遅延回路１２３Ｃは、信号発生回路１１２Ａのパイプライン遅延数が入力クロックＥＮの８個分となるように、パルス発生回路１２２の出力を入力クロックＥＮの３個分だけ遅延させて出力するものである。
【０００９】
遅延回路１２３Ａは、入力クロックＥＮの立ち上がりエッジに同期し、位相の設定がn/8周期相当の場合のｎが偶数のときには入力信号を入力クロックＥＮの２個分だけ遅延させて出力し、位相の設定がn/8周期相当の場合のｎとパルス幅の設定がm/8周期相当の場合のｍとが共に奇数のときには入力信号を入力クロックＥＮの３個分だけ遅延させて出力し、それ以外のときは出力信号を“Ｌ”にするものである。
【００１０】
遅延回路１２３Ｂは、入力クロックＥＮの立ち下がりエッジに同期し、位相の設定がn/8周期相当の場合のｎが奇数、あるいはパルス幅の設定がm/8周期相当の場合のｍが奇数のときには入力信号を入力クロックＥＮの２．５個分だけ遅延させて出力し、それ以外のときは出力信号を“Ｌ”にするものである。
【００１１】
続いて、信号発生回路１１２Ｂのブロック図を図２２に示す。信号発生回路１１２Ｂには、カウンタ回路１３１と、パルス発生回路１３２と、遅延回路１３３Ａと、遅延回路１３３Ｂと、遅延回路１３３Ｃと、ＯＲゲート１２４と、ＮＯＴゲート１２５と、遅延回路１３３Ｄと、セレクタ１３７とが備わっている。このうち、遅延回路１３３Ａ、遅延回路１３３Ｂ、および遅延回路１３３Ｃは、それぞれ信号発生回路１１２Ａに備わる遅延回路１２３Ａ、遅延回路１２３Ｂ、および遅延回路１２３Ｃと同じものである。つまり、信号発生回路１１２Ｂは、信号発生回路１１２Ａに遅延回路１３３Ｄとセレクタ１３７とを追加した構成になっている。そして、信号発生回路１１２Ｂは、入力クロックＥＮ、ロード信号ＲＤ、および停止信号ＴＳＴあるいはＲＳＴに応じて、任意のパルス幅と位相とを有しかつ予め設定された信号停止期間に出力が停止された信号を出力するようになっている。
【００１２】
遅延回路１３３Ｄは、ＣＣＤセンサ用メインカウンタを基準にして、外部で信号が停止されるまでのパイプライン遅延数が入力クロックＥＮの８個分となるように、停止信号ＴＳＴあるいはＲＳＴを入力クロックＥＮの２個分だけ遅延して出力するものである。
【００１３】
セレクタ１３７は、遅延回路１３３Ｄの出力に基づいて、その出力信号が“Ｈ”であれば停止時信号ＳＴＴ（“Ｈ”あるいは“Ｌ”のどちらかに固定されており、ここでは“Ｌ”に固定）を出力し、“Ｌ”であれば遅延回路１３３Ｃの出力信号を出力するものである。
【００１４】
次に、上記した構成を有する画像読み取り装置の動作について説明する。ＣＣＤセンサ１０１は、図２３に示すようなタイミングチャートに基づき駆動される。具体的には、ＣＣＤセンサ１０１のフォトダイオードに蓄積された電荷が、シフトパルスＳＦの出力が“Ｈ”になると、１ライン単位で一括してｏｄｄ，ｅｖｅｎの各アナログシフトレジスタに転送される。さらに、電荷は転送クロックＴＲによって出力部の各フローティングキャパシタに画素単位で並列に転送される。そして、このキャパシタの電位差を増幅した電圧がＣＣＤセンサの出力信号として出力される。なお、この電位差は次画素の読み出しまでにリセットパルスＲＳの出力を“Ｈ”にすると初期化される。また、シフトパルスＳＦの出力が“Ｈ”のときはノイズ防止のために、転送クロックＴＲおよびリセットパルスＲＳの信号出力は停止させられている。
【００１５】
ＣＣＤセンサ１０１からの出力信号が出力されると、図２４に示すように、サンプルホールド回路１０２でサンプルホールドパルスＳＨに基づき、出力信号のサンプルホールドが行われる。そして、サンプルホールド回路１０２から出力された信号は、増幅回路１０３により増幅される。増幅された信号は、Ａ／Ｄ変換回路１０４でＡ／ＤクロックＡＤに基づきデジタル信号に変換される。このデジタル信号は、チャンネル合成回路１０５で画素クロックＰＥに基づきｏｄｄ，ｅｖｅｎに対応する各デジタル信号が合成される。そして、チャンネル合成回路１０５で合成された信号が、読み取り画像データとして出力される。
【００１６】
ここで、各種信号を生成するメインカウンタ回路１１１、信号発生回路１１２Ａ、および信号発生回路１１２Ｂの動作について説明する。ここでは、読み取り画像データを４０ＭＨｚで処理する場合を考える。まず、メインカウンタ回路１１１の動作について、図２５を用いて説明する。メインカウンタ回路１１１には、基準クロックとなる入力クロックＥＮが入力されている。この入力クロックＥＮが分周されて画素クロックＰＥが生成される。また、ＣＣＤセンサ１０１の画素単位でパルス信号ＰＬ、転送クロック停止信号ＴＳＴ、およびリセットパルス停止信号ＲＳＴが生成される。さらに、ＣＣＤセンサ１０１の注目画素が変更される度にロード信号ＲＤが生成される。なお、メインカウンタ出力は画素クロックＰＥに同期して画像データの画素位置を示し、ＣＣＤセンサ用メインカウンタ出力はメインカウンタ出力の最下位ビットを省略したものである。
【００１７】
そして、パルス信号ＰＬ、転送クロック停止信号ＴＳＴ、およびリセットパルス停止信号ＲＳＴは、ＣＣＤセンサ用メインカウンタ上の予め設定された位置（図２５では「２」）から１ＣＣＤ画素分（入力クロック４個分）だけ遅延して出力される。ただし、パルス信号ＰＬは、さらに遅延回路１１３にて１ＣＣＤ画素分だけ遅延されてシフトパルスＳＦとして出力される。１ＣＣＤ画素分だけ遅延するのは、他の信号とパイプライン遅延数を合わせて同期を取るためである。
【００１８】
また、メインカウンタ回路１１１から外部に信号が出力されるまでのパイプライン遅延数は、信号発生回路１１２Ａ，１１２Ｂにより、どの信号でも２ＣＣＤ画素分（画素クロック４個分＝入力クロック８個分）に統一されるようになっている。ＣＣＤセンサ１０１から出力される出力信号と読み取り画像データとの同期が確実に取れるようにするためである。
【００１９】
そこで、信号発生回路１１２Ａおよび１１２Ｂの動作について説明する。まず、信号発生回路１１２Ａの動作モードは、パルス幅の設定をm/8周期相当、位相の設定をn/8周期相当と表すと、ｍ，ｎが偶数か奇数かによって、４種類に分類される。各動作モードに対応する信号発生回路１１２Ａのタイミングチャートを図２６〜図２９に示す。ここで、図２６は、パルス幅の設定が4/8周期相当（ｍが偶数）、位相の設定が０周期相当（ｎが偶数）の場合における信号発生回路１１２Ａのタイミングチャートである。図２７は、パルス幅の設定が3/8周期相当（ｍが奇数）、位相の設定が０周期相当（ｎが偶数）の場合における信号発生回路１１２Ａのタイミングチャートである。図２８は、パルス幅の設定が6/8周期相当（ｍが偶数）、位相の設定が3/8周期相当（ｎが奇数）の場合における信号発生回路１１２Ａのタイミングチャートである。図２９は、パルス幅の設定が3/8周期相当（ｍが奇数）、位相の設定が3/8周期相当（ｎが奇数）の場合における信号発生回路１１２Ａのタイミングチャートである。
【００２０】
図２６〜図２９に示すように、信号発生回路１１２Ａにおいて、任意のパルス幅と位相とを有する信号が生成され、生成された信号は２ＣＣＤ画素分（入力クロック８個分）だけ遅延されて出力されている。ここで、信号発生回路１１２Ａの動作の一例として、図２６に示すパルス幅を4/8周期相当、位相を０周期相当に設定した場合を取り上げて詳細に説明する。
【００２１】
まず、位相が０周期相当であるから図２０の対応表に基づき、ロード値が「０」に設定される。そうすると、カウンタ回路１２１からは、カウンタデータ「０」が入力クロックＥＮの１個分だけ遅延されたものが出力される。また、パルス幅が4/8周期相当であるから図２１の対応表により、比較値が「２」に設定される。このため、パルス発生回路１２２からは、カウンタ回路１２１の出力が比較値「２」より小さいとき（つまり「０」と「１」のとき）に出力信号が“Ｈ”にされ、この信号が入力クロックＥＮの２個分だけ遅延されて出力される。
【００２２】
そして、パルス発生回路１２２の出力信号は、遅延回路１２３Ｃにより入力クロックＥＮの３個分だけ遅延される。次いで、遅延回路１２３Ｃの出力信号は、遅延回路１２３Ａにより入力クロックＥＮの２個分だけ遅延される。一方、位相が０周期相当に設定されているから、遅延回路１２３Ｂの出力信号は、“Ｌ”となっている。そして、遅延回路１２３Ａと１２３Ｂとの出力信号に基づきＯＲゲート１２４によって、信号発生回路１１２Ａからの最終的な信号が生成される。この最終的な信号出力は、設定通りにパルス幅が4/8周期相当、位相が０周期相当になっており、しかも２ＣＣＤ画素分（入力クロック８個分）だけ遅延されて出力されている。
【００２３】
次に、信号発生回路１１２Ｂの動作について説明する。信号発生回路１１２Ｂの動作モードも、信号発生回路１１２Ａと同様に、パルス幅の設定をm/8周期相当、位相の設定をn/8周期相当と表すと、ｍ，ｎが偶数か奇数かによって、４種類に分類される。そこで、パルス幅の設定が3/8周期相当（ｍが奇数）、位相の設定が3/8周期相当（ｎが奇数）の場合を一例として、そのとき動作について図３０を用いて詳細に説明する。
【００２４】
まず、位相が3/8周期相当であるから図２０の対応表に基づき、ロード値が「３」に設定される。そうすると、カウンタ回路１３１からは、カウンタデータ「３」が入力クロックＥＮの１個分だけ遅延されたものが出力される。また、パルス幅が3/8周期相当であるから図２１の対応表により、比較値が「１」に設定される。このため、パルス発生回路１３２からは、カウンタ回路１３１の出力が比較値「１」より小さいとき（つまり「０」のとき）に出力信号が“Ｈ”にされ、この信号が入力クロックＥＮの２個分だけ遅延されて出力される。
【００２５】
そして、パルス発生回路１３２の出力信号は、遅延回路１３３Ｃにより入力クロックＥＮの３個分だけ遅延される。次いで、遅延回路１３３Ｃの出力信号は、セレクタ１３７に入力される。一方、遅延回路１３３Ｄにより、停止信号ＴＳＴあるいはＲＳＴが入力クロックＥＮの２個分だけ遅延され、その遅延された信号がセレクタ１３７に入力される。そうすると、セレクタ１３７により、遅延回路１３３Ｄの出力信号が“Ｈ”であれば停止時信号ＳＴＴ（ここでは“Ｌ”に固定）を出力し、“Ｌ”であれば遅延回路１３３Ｃの出力信号が出力される。
【００２６】
セレクタ１３７の出力信号は遅延回路１３３Ａに入力される。ここで、パルス幅と位相とを表すm/8，n/8におけるｍ，ｎがともに奇数であるから、遅延回路１３３Ａにより、セレクタ１３７の出力信号は入力クロックＥＮの３個分だけ遅延される。また、セレクタ１３７の出力信号は遅延回路１３３Ｂにも入力される。ここで、位相を表すn/8におけるｎが奇数であるから、遅延回路１３３Ｂにより、セレクタ１３７の出力信号は入力クロックＥＮの２．５個分だけ遅延される。そして、遅延回路１３３Ａと１３３Ｂとの出力信号に基づきＯＲゲート１２４によって、信号発生回路１１２Ｂからの最終的な信号が生成される。この最終的な信号出力は、設定通りにパルス幅が3/8周期相当、位相が3/8周期相当になっており、しかも２ＣＣＤ画素分（入力クロック８個分）だけ遅延されて出力されている。
【００２７】
【発明が解決しようとする課題】
しかしながら、従来の読み取り装置では、高速機に搭載されるものを中低速機にそのまま搭載することができないという問題があった。すなわち、駆動周波数を低くすると、信号発生回路１１２Ａ，１１２Ｂで生成される制御信号のパルス幅や位相が粗い精度でしか調整できないからである。
【００２８】
例えば、読み取り画像データを４０ＭＨｚで処理した場合を考える。この場合、ＣＣＤセンサ１０１は１画素当たり２０ＭＨｚで駆動されるから、その周期は５０ｎｓとなる。このとき、タイミング信号の最小調整ステップ幅は、６．２５ｎｓ（＝５０ｎｓ／８）である。一方、読み取り画像データを２６．６７ＭＨｚで処理する場合には、ＣＣＤセンサは１画素当たり１３．３３ＭＨｚで駆動されるから、その周期は７５ｎｓとなる。このとき、タイミング信号の最小調整ステップ幅は、９．３８ｎｓ（＝７５ｎｓ／８）となる。このように、高速機（４０ＭＨｚ）に搭載されるものを中低速機（２６．６７ＭＨｚ）にそのまま搭載すると、信号発生回路１１２Ａ，１１２Ｂで生成される制御信号の最小調整ステップ幅が大きくなり、十分な調整精度を確保することができないのである。
【００２９】
また、ＣＣＤセンサ１０１の読み取り周期を長く（周波数を低く）すると、入力クロックの周波数も低くなるため、信号発生回路１１２Ａ，１１２Ｂで生成される制御信号のパルス幅や位相も変化してしまうという問題もあった。
【００３０】
そこで、本発明は上記した問題点を解決するためになされたものであり、光電変換手段の駆動周波数に関わりなく、任意のパルス幅と位相とを有する制御信号を生成することができ、パルス幅と位相との十分な調整精度を常に確保することができる画像読み取り装置を提供することを課題とする。
【００３１】
【課題を解決するための手段】
上記問題点を解決するためになされた本発明に係る画像読み取り装置は、画像情報を光電変換する光電変換手段と、前記光電変換手段からの出力信号を処理する手段と、前記光電変換手段と前記光電変換手段からの出力信号を処理する手段との動作を制御するための複数の制御信号を生成するタイミング発生回路とを有する画像読み取り装置において、前記タイミング発生回路は、クロックをｎ逓倍（ｎは整数）した逓倍クロックを生成するクロック逓倍回路と、前記光電変換手段における１画素の走査周期ごとに前記クロック逓倍回路で生成された逓倍クロックに応じてロード信号を生成するロード信号生成回路と、前記クロック逓倍回路で生成された逓倍クロックと前記ロード信号生成回路で生成されたロード信号とに基づいて制御信号を生成する信号発生回路と、を有することを特徴とする。
【００３２】
この画像読み取り装置では、クロック逓倍回路により、光電変換手段における１画素の走査周期に対応するクロックをｎ逓倍（ｎは整数）した逓倍クロックが生成される。また、ロード信号生成手段により、光電変換手段における１画素の走査周期ごとに、クロック逓倍回路で生成された逓倍クロックに応じてロード信号が生成される。そして、信号発生回路により、クロック逓倍回路で生成された逓倍クロックとロード信号生成回路で生成されたロード信号とに基づいて制御信号が生成される。そして、これらの制御信号により、光電変換手段および前記光電変換手段からの出力信号を処理する手段のそれぞれの動作が制御される。その結果、画像情報が画像データとして読み込まれる。
【００３３】
このように本発明の画像読み取り装置では制御信号を生成するためのクロックとして、クロック逓倍回路で生成される逓倍クロックが使用される。従って、光電変換手段への入力クロック（駆動周波数）に関わらず、クロック逓倍回路における逓倍率を変更することにより、任意のパルス幅と位相とを有する制御信号を生成することができる。これにより、光電変換手段の駆動周波数に関わりなく、制御信号におけるパルス幅と位相との十分な調整精度が確保される。
【００３４】
また、本発明に係る画像読み取り装置においては、前記タイミング発生回路は、前記複数の制御信号のうち前記光電変換手段を制御する制御信号の１つであるシフトパルスを、前記制御信号発生回路を介さずに生成し、前記信号発生回路は、前記シフトパルスと同期を取るための遅延調整回路を有することが好ましい。
【００３５】
シフトパルスはクロックを基準として生成される。一方、シフトパルス以外の制御信号は逓倍クロックを基準として生成される。このため、シフトパルスとシフトパルス以外の制御信号との間で同期が取れないおそれがある。しかし、本発明の画像読み取り装置は、信号発生回路がシフトパルス以外の制御信号を生成するときのパイプライン遅延と、信号発生回路を介さずにタイミング生成回路でシフトパルスが生成されるときのパイプライン遅延との差を解消する遅延調整回路を有している。このため、シフトパルス以外の制御信号とシフトパルスとの間で同期が取られる。従って、シフトパルスとシフトパルス以外の制御信号との間で確実に同期を取ることができる。
【００３６】
さらに、本発明に係る画像読み取り装置においては、前記信号発生回路は、前記複数の制御信号のうち前記光電変換手段からの出力信号を処理する手段を制御する制御信号を生成する第１信号発生回路と、前記複数の制御信号のうち前記光電変換手段を制御する制御信号を生成する第２信号発生回路と、を有することが好ましい。
【００３７】
これにより、光電変換手段の制御に必要な制御信号と、光電変換手段からの出力信号を処理する手段を制御するために必要な制御信号とのそれぞれについて、光電変換手段へのクロック（駆動周波数）に関わらず、クロック逓倍回路における逓倍率を変更することにより、任意のパルス幅と位相とを有するものにすることができ、十分な調整精度を確保することができる。
【００３８】
【発明の実施の形態】
以下、本発明の画像読み取り装置を具体化した実施の形態について図面に基づいて詳細に説明する。
【００３９】
本実施の形態に係る画像読み取り装置は、図１に示すように、従来のものと同様に、ＣＣＤセンサ１と、サンプルホールド回路２と、増幅回路３と、Ａ／Ｄ変換回路４と、チャンネル合成回路５と、タイミング発生回路６と、位相調整回路７とが備わっている。これらは従来のものと基本的には同じ構成を有するが、タイミング発生回路６は異なる構成を有する。なお、ＣＣＤセンサ１はｏｄｄ，ｅｖｅｎ同時並列出力型であるため、サンプルホールド回路２、増幅回路３、およびＡ／Ｄ変換回路４は、それぞれｏｄｄとｅｖｅｎとに対応するそれぞれの回路を備えている。
【００４０】
ＣＣＤセンサ１は固体撮像素子であり、転送クロックＮＴＲ、リセットパルスＮＲＳ、シフトパルスＳＦにより駆動されるものである。タイミング発生回路６は、シフトパルスＳＦおよび画素クロックＰＥと、任意のパルス幅と位相とを有する転送クロックＮＴＲ、リセットパルスＮＲＳ、サンプルホールドパルスＮＳＨ、およびＡ／ＤクロックＮＡＤとを生成して各回路に供給するものである。サンプルホールド回路２は、ＣＣＤセンサ１の信号出力期間内において、安定期間中のアナログ画像信号をサンプルホールドパルスＮＳＨの立ち下がりエッジに同期してサンプルホールドするものである。チャンネル合成回路５は、ｏｄｄ，ｅｖｅｎに対応する各Ａ／Ｄ変換回路４の出力を合成し、画素クロックＰＥの立ち上がりエッジに同期して読み取り画像データを出力するものである。位相調整回路７は、タイミング発生回路６で生成されたリセットパルスＮＲＳとサンプルホールドパルスＮＳＨとの位相を微調整（ｎｓ単位）するものである。
【００４１】
ここで、タイミング発生回路６のブロック図を図２に示す。タイミング発生回路６には、メインカウンタ回路１１と、信号発生回路１２Ａと、信号発生回路１２Ｂと、遅延回路１３と、ＰＬＬ回路１４と、ロード信号生成回路１５とが備わっている。すなわち、従来のタイミング発生回路１０６（図１７参照）に、ＰＬＬ回路１４とロード信号生成回路１５とが付加された構成となっている。また、信号発生回路１２Ａおよび１２Ｂの構成も、後述するように従来のものとは異なる。
【００４２】
メインカウンタ回路１１は、基準クロックとして入力されている入力クロックＥＮに基づき、画素クロックＰＥと、パルス信号ＰＬと、転送クロックＴＲおよびリセットパルスＲＳの出力を停止させる停止信号ＴＳＴおよびＲＳＴと、ＰＬＬ回路１４に入力する参照クロックＳＣとを生成するものである。
【００４３】
信号発生回路１２Ａは、ＰＬＬ回路１４から出力される逓倍クロックＴＣとロード信号生成回路１５から出力されるロード信号ＮＲＤとに基づき、任意のパルス幅と位相とを有する信号を出力するものである。この信号発生回路１２Ａには、図３に示すように、カウンタ回路２１と、パルス発生回路２２と、遅延回路２３Ａと、遅延回路２３Ｂと、遅延回路２３Ｃと、ＯＲゲート２４と、ＮＯＴゲート２５と、遅延調整回路２６とが備わっている。すなわち、信号発生回路１２Ａは、従来の信号発生回路１１２Ａ（図１８参照）に遅延調整回路２６を付加した構成になっている。
【００４４】
そして、信号発生回路１２Ａで生成される信号に対するパルス幅と位相の設定は、図４に示すように、逓倍クロックＴＣの逓倍率によって細かく設定することができる。具体的には、同一のＣＣＤ画素の読み出し周期を１周期とし、逓倍クロックＴＣの両エッジを基準にしてパルス幅と位相の設定は、４逓倍であればそれぞれ独立に2/8〜7/8周期相当、0/8〜7/8周期相当まで、６逓倍であればそれぞれ独立に2/12〜11/12周期相当、0/12〜11/12周期相当まで、８逓倍であればそれぞれ独立に2/16〜15/16周期相当、0/16〜15/16周期相当まで可能である。このように、逓倍率を大きくすることにより、パルス幅と位相の設定を細かく設定することができる。これにより、ＣＣＤセンサ１の駆動周波数（入力クロックＥＮ）が遅くなっても、制御信号におけるパルス幅および位相の設定において、十分な調整精度が確保される。
【００４５】
なお、図４には、４逓倍時におけるパルス幅が2/8周期相当、位相が2/8周期相当の出力と、６逓倍時におけるパルス幅が3/12周期相当、位相が3/12周期相当の出力と、８逓倍時におけるパルス幅が4/16周期相当、位相が4/16周期相当の出力とを示している。また、図４では各逓倍クロックにおける位相とパルス幅の定義を模式的に示したものであり、実際には、４逓倍した逓倍クロックの1/8周期の相とする時間と、６逓倍した逓倍クロックの1/12周期に相当する時間と、８逓倍した逓倍クロックの1/16周期に相当する時間とが等しい。
【００４６】
ＰＬＬ回路１４は、参照クロックＳＣから予め設定された逓倍率の逓倍クロックＴＣを出力するものである。ロード信号生成回路１５は、逓倍クロックＴＣからロード信号ＮＲＤを生成するものである。このロード信号生成回路１５には、図５に示すように、カウンタ回路１６と、一致比較回路１７と、零検出回路１８とが備わっている。ここでカウンタ回路１６は、一致比較回路１７からの信号を受けて「０」をカウンタデータとして出力し、それ以外のときは再び信号を受けるまで逓倍クロックＴＣに同期してカウントアップを続けるものである。一致比較回路１７は、カウンタデータと「（逓倍率−１）」とを比較し、両者が一致すれば信号を出力するものである。零検出回路１８は、カウンタ回路１６から出力されたカウンタデータが「０」であることを検出すると、ロード信号ＮＲＤを出力するものである。
【００４７】
図３に戻ってカウンタ回路２１は、ロード信号生成回路１５からのロード信号ＮＲＤを受け、図６に示す対応表で定まるロード値を逓倍クロックＴＣの１個分だけ遅延して出力するものである。それ以外のときは、再びロード信号が入力されるまでカウントアップを続けるようになっている。なお、図６には逓倍率が「４」、「６」、「８」の場合についての対応表を例示している。
【００４８】
パルス発生回路２２は、図７に示す対応表で定まる比較値とカウンタ回路２１の出力とを比較して、カウンタ回路２１の出力が比較値より小さいときに出力信号を“Ｈ”とし、それ以外のときには出力信号を“Ｌ”として、逓倍クロックＴＣの２個分だけ遅延して出力するものである。なお、図７には逓倍率が「４」、「６」、「８」の場合についての対応表を例示している。
【００４９】
遅延調整回路２６は、入力信号を遅延して出力するものである。この遅延調整回路２６は、図８に示すように、４つの遅延型フリップフロップ４１〜４４とセレクタ４５とで構成されており、遅延型フリップフロップ４１〜４４におけるパイプライン遅延数がそれぞれ異なっている。これにより、パイプライン遅延数の異なる入力信号がセレクタ４５に入力される。そして、セレクタ４５によって必要とされるパイプライン遅延数を有する入力信号が選択されて、それが出力信号として出力される。なお、入力信号の選択は、セレクタ４５に入力される切換信号ＫＳの内容に応じて行われる。具体的に遅延調整回路２６では、逓倍率が「４」以上である場合に入力信号を逓倍クロックの「２×（逓倍率−４）」個分だけ遅延させて出力するようになっている。
【００５０】
遅延回路２３Ｃは、遅延調整回路２６で遅延調整しないときに信号発生回路１２Ａのパイプライン遅延数が逓倍クロックＴＣの８個分となるように、遅延調整回路２６の出力を逓倍クロックＴＣの３個分だけ遅延させて出力するものである。
【００５１】
遅延回路２３Ａは、逓倍クロックＴＣの立ち上がりエッジに同期し、位相の設定が「ｎ／（逓倍率×２）」周期相当の場合のｎが偶数のときには入力信号を逓倍クロックＴＣの２個分だけ遅延させて出力し、位相の設定が「ｎ／（逓倍率×２）」周期相当の場合のｎとパルス幅の設定が「ｍ／（逓倍率×２）」周期相当の場合のｍとが共に奇数のときには入力信号を逓倍クロックＴＣの３個分だけ遅延させて出力し、それ以外のときは出力信号を“Ｌ”にするものである。
【００５２】
遅延回路２３Ｂは、逓倍クロックＴＣの立ち下がりエッジに同期し、位相の設定が「ｎ／（逓倍率×２）」周期相当の場合のｎが奇数、あるいはパルス幅の設定が「ｍ ／（逓倍率×２）」周期相当の場合のｍが奇数のときには入力信号を逓倍クロックＴＣの２．５個分だけ遅延させて出力し、それ以外のときは出力信号を“Ｌ”にするものである。
【００５３】
続いて、信号発生回路１２Ｂのブロック図を図９に示す。信号発生回路１２Ｂには、カウンタ回路３１と、パルス発生回路３２と、遅延回路３３Ａと、遅延回路３３Ｂと、遅延回路３３Ｃと、ＯＲゲート２４と、ＮＯＴゲート２５と、遅延回路３３Ｄと、セレクタ３７と、遅延調整回路２６および３６とが備わっている。すなわち、信号発生回路１２Ｂは、従来の信号発生回路１１２Ｂ（図２２参照）に遅延調整回路２６および３６を付加した構成になっている。
【００５４】
そして、信号発生回路１２Ｂは、逓倍クロックＴＣ、ロード信号ＮＲＤ、および停止信号ＴＳＴあるいはＲＳＴに応じて、任意のパルス幅と位相とを有し、かつ予め設定された信号停止期間に信号出力を停止させた信号を出力するようになっている。
【００５５】
ここで、遅延調整回路３６は、遅延調整回路２６と同じ構成を有し（図８参照）、入力信号を遅延して出力するものである。具体的に遅延調整回路３６では、逓倍率が「４」以上である場合に入力信号を逓倍クロックの「（逓倍率−４）」個分だけ遅延させて出力するようになっている。
【００５６】
遅延回路３３Ｄは、ＣＣＤセンサ用メインカウンタを基準にして、外部で信号が停止されるまでのパイプライン遅延数が逓倍クロックＴＣの８個分となるように、停止信号ＴＳＴあるいはＲＳＴを逓倍クロックＴＣの２個分だけ遅延して出力するものである。
【００５７】
セレクタ３７は、遅延回路３３Ｄの出力に基づいて、その出力信号が“Ｈ”であれば停止時信号ＳＴＴを出力し、“Ｌ”であれば遅延回路３３Ｃの出力信号を出力するものである。この停止時信号ＳＴＴは、出力を停止させる信号を停止期間中に、“Ｈ”か“Ｌ”のどちらで停止させるかを指示するための信号であって、“Ｈ”か“Ｌ”のどちらかに固定されている。本実施の形態においては、停止時信号ＳＴＴは、“Ｌ”に固定されている。
【００５８】
なお、カウンタ回路３１、パルス発生回路３２、遅延回路３３Ａ〜３３Ｃの構成は、信号発生回路１２Ａに備わるカウンタ回路２１、パルス発生回路２２、遅延回路２３Ａ〜２３Ｃの構成とそれぞれ同一であるため説明は省略する。
【００５９】
次に、上記した構成を有する本実施の形態に係る画像読み取り装置の動作について説明する。ＣＣＤセンサ１は、パルス信号ＰＬ、転送クロックＮＴＲ、リセットパルスＮＲＳによって駆動され、その動作は従来のものと同じであるから説明は省略する。
【００６０】
そこで、各種信号を生成するメインカウンタ回路１１、信号発生回路１２Ａ、および信号発生回路１２Ｂの動作について説明する。まず、メインカウンタ回路１１の動作について、図１０を用いて説明する。メインカウンタ回路１１には、入力クロックＥＮが入力されている。この入力クロックＥＮが分周されて画素クロックＰＥが生成される。また、画素クロックＰＥが分周されて参照クロックＳＣが生成される。さらに、ＣＣＤセンサ１の画素単位でパルス信号ＰＬ、転送クロック停止信号ＴＳＴ、およびリセットパルス停止信号ＲＳＴが生成される。なお、メインカウンタ出力は画素クロックＰＥに同期して画像データの画素位置を示し、ＣＣＤセンサ用メインカウンタ出力はメインカウンタ出力の最下位ビットを省略したものである。
【００６１】
そして、パルス信号ＰＬ、転送クロック停止信号ＴＳＴ、およびリセットパルス停止信号ＲＳＴは、ＣＣＤセンサ用メインカウンタ上の予め設定された位置（図１０では「２」）から１ＣＣＤ画素分（入力クロック４個分）だけ遅延して出力される。ただし、パルス信号ＰＬは、さらに遅延回路１３にて１ＣＣＤ画素分だけ遅延されてシフトパルスＳＦとして出力される。１ＣＣＤ画素分だけ遅延するのは、他の信号とパイプライン遅延数を合わせて同期を取るためである。
【００６２】
また、メインカウンタ回路１１から外部に信号が出力されるまでのパイプライン遅延数は、信号発生回路１２Ａ，１２Ｂにより、どの信号でも２ＣＣＤ画素分（画素クロック４個分＝入力クロック８個分）に統一されるようになっている。ＣＣＤセンサ１から出力される出力信号と読み取り画像データとの同期が確実に取れるようにするためである。
【００６３】
そこで、信号発生回路１２Ａおよび１２Ｂの動作について説明する。ここで本実施の形態では、読み取り画像データを４０ＭＨｚで処理するのではなく、駆動周波数を低くした場合、つまり低速機に本実施の形態に係る画像読み取り装置を適用した場合について説明する。具体的には、駆動周波数を２６．６７ＭＨｚとして読み取り画像データを処理する場合を考える。この場合には、ＰＬＬ回路１４における逓倍率が「６」に設定される。そうすると、信号発生回路１２Ａの動作モードは、パルス幅の設定をm/12周期相当、位相の設定をn/12周期相当と表すと、ｍ，ｎが偶数か奇数かによって、４種類に分類される。
【００６４】
各動作モードに対応する信号発生回路１２Ａのタイミングチャートを図１１〜図１４に示す。ここで、図１１は、パルス幅の設定が4/12周期相当（ｍが偶数）、位相の設定が０周期相当（ｎが偶数）の場合における信号発生回路１２Ａのタイミングチャートである。図１２は、パルス幅の設定が3/12周期相当（ｍが奇数）、位相の設定が０周期相当（ｎが偶数）の場合における信号発生回路１２Ａのタイミングチャートである。図１３は、パルス幅の設定が6/12周期相当（ｍが偶数）、位相の設定が3/12周期相当（ｎが奇数）の場合における信号発生回路１２Ａのタイミングチャートである。図１４は、パルス幅の設定が3/12周期相当（ｍが奇数）、位相の設定が3/12周期相当（ｎが奇数）の場合における信号発生回路１２Ａのタイミングチャートである。
【００６５】
まず、図１１に示すパルス幅を4/12周期相当、位相を０周期相当に設定した場合の動作について説明する。これは、駆動周波数が４０ＭＨｚのときにパルス幅を4/8周期相当、位相を０周期相当に設定した場合（図２６参照）に対応する。この場合には、位相が０周期相当であるから図６の対応表に基づき、ロード値が「０」に設定される。そうすると、カウンタ回路２１からは、カウンタデータ「０」が逓倍クロックＴＣの１個分だけ遅延されたものが出力される。また、パルス幅が4/12周期相当であるから図７の対応表により、比較値が「２」に設定される。このため、パルス発生回路２２からは、カウンタ回路２１の出力が比較値「２」より小さいとき（つまり「０」と「１」のとき）に出力信号が“Ｈ”にされ、この信号が逓倍クロックＴＣの２個分だけ遅延されて出力される。
【００６６】
そして、パルス発生回路２２の出力信号は、遅延調整回路２６により「２×（６−４）＝４」個分だけ遅延される。次いで、遅延調整回路２６の出力信号は、遅延回路２３Ｃにより逓倍クロックＴＣの３個分だけ遅延される。さらに、遅延回路２３Ｃの出力信号は、遅延回路２３Ａにより逓倍クロックＴＣの２個分だけ遅延される。一方、位相が０周期相当に設定されているから、遅延回路２３Ｂの出力信号は、“Ｌ”となっている。そして、遅延回路２３Ａと２３Ｂとの出力信号に基づきＯＲゲート２４によって、信号発生回路１２Ａからの最終的な信号が生成される。この最終的な信号出力は、設定通りにパルス幅が4/12周期相当、位相が０周期相当になっている。このパルス幅と位相は、駆動周波数を４０ＭＨｚとしパルス幅を4/8周期相当、位相を０周期相当に設定した場合（図２６参照）と実時間比較で等しい。６逓倍した逓倍クロックＴＣの1/12周期と入力クロックＥＮの1/8周期とが実時間で等しいからである。このように駆動周波数を低くしても（４０ＭＨｚ→２６．６７ＭＨｚ）、信号発生回路１２Ａで生成される信号のパルス幅と位相の十分な調整精度が確保される。
【００６７】
また、信号発生回路１２Ａで生成された信号は、２ＣＣＤ画素分（入力クロック８個分）だけ遅延されて出力されている。このため、信号発生回路１２Ａで生成される信号と、入力クロックＥＮを基準として生成され、２ＣＣＤ画素分（入力クロック８個分）だけ遅延されて出力されるシフトパルスＳＦとの間で同期が取られている。
【００６８】
次に、図１２に示すパルス幅を3/12周期相当、位相を０周期相当に設定した場合の動作について説明する。これは、駆動周波数が４０ＭＨｚのときにパルス幅を3/8周期相当、位相を０周期相当に設定した場合（図２７参照）に対応する。この場合には、位相が０周期相当であるから図６の対応表に基づき、ロード値が「０」に設定される。そうすると、カウンタ回路２１からは、カウンタデータ「０」が逓倍クロックＴＣの１個分だけ遅延されたものが出力される。また、パルス幅が3/12周期相当であるから図７の対応表により、比較値が「１」に設定される。このため、パルス発生回路２２からは、カウンタ回路２１の出力が比較値「１」より小さいとき（つまり「０」のとき）に出力信号が“Ｈ”にされ、この信号が逓倍クロックＴＣの２個分だけ遅延されて出力される。
【００６９】
そして、パルス発生回路２２の出力信号は、遅延調整回路２６により「２×（６−４）＝４」個分だけ遅延される。次いで、遅延調整回路２６の出力信号は、遅延回路２３Ｃにより逓倍クロックＴＣの３個分だけ遅延される。さらに、遅延回路２３Ｃの出力信号は、遅延回路２３Ａにより逓倍クロックＴＣの２個分だけ遅延される。また、パルス幅が3/12周期相当に設定されているから、遅延回路２３Ｂの出力信号は、遅延回路２３Ｃの出力信号を逓倍クロックＴＣの２．５個分だけ遅延したものとなる。そして、遅延回路２３Ａと２３Ｂとの出力信号に基づきＯＲゲート２４によって、信号発生回路１２Ａからの最終的な信号が生成される。この最終的な信号出力は、設定通りにパルス幅が3/12周期相当、位相が０周期相当になっている。このパルス幅と位相は、駆動周波数を４０ＭＨｚとしパルス幅を3/8周期相当、位相を０周期相当に設定した場合（図２７参照）と実時間比較で等しい。６逓倍した逓倍クロックＴＣの1/12周期と入力クロックＥＮの1/8周期とが実時間で等しいからである。このように駆動周波数を低くしても（４０ＭＨｚ→２６．６７ＭＨｚ）、信号発生回路１２Ａで生成される信号のパルス幅と位相の十分な調整精度が確保される。
【００７０】
また、信号発生回路１２Ａで生成された信号は、２ＣＣＤ画素分（入力クロック８個分）だけ遅延されて出力されている。このため、信号発生回路１２Ａで生成される信号と、入力クロックＥＮを基準として生成され、２ＣＣＤ画素分（入力クロック８個分）だけ遅延されて出力されるシフトパルスＳＦとの間で同期が取られている。
【００７１】
次に、図１３に示すパルス幅を6/12周期相当、位相を3/12周期相当に設定した場合の動作について説明する。これは、駆動周波数が４０ＭＨｚのときにパルス幅を6/8周期相当、位相を3/8周期相当に設定した場合（図２８参照）に対応する。この場合には、位相が3/8周期相当であるから図６の対応表に基づき、ロード値が「５」に設定される。そうすると、カウンタ回路２１からは、カウンタデータ「５」が逓倍クロックＴＣの１個分だけ遅延されたものが出力される。また、パルス幅が6/12周期相当であるから図７の対応表により、比較値が「３」に設定される。このため、パルス発生回路２２からは、カウンタ回路２１の出力が比較値「３」より小さいとき（つまり「０」「１」「２」のとき）に出力信号が“Ｈ”にされ、この信号が逓倍クロックＴＣの２個分だけ遅延されて出力される。
【００７２】
そして、パルス発生回路２２の出力信号は、遅延調整回路２６により「２×（６−４）＝４」個分だけ遅延される。次いで、遅延調整回路２６の出力信号は、遅延回路２３Ｃにより逓倍クロックＴＣの３個分だけ遅延される。この遅延回路２３Ｃの出力は、遅延回路２３Ａと２３Ｂにそれぞれ入力される。ここで、位相が3/12周期相当に、パルス幅が6/12周期相当に設定されているから、遅延回路２３Ａからの出力信号が“Ｌ”とされる。また、遅延回路２３Ｃからの出力信号は、入力信号を逓倍クロックＴＣの２．５個分だけ遅延したものとなる。そして、遅延回路２３Ａと２３Ｂとの出力信号に基づきＯＲゲート２４によって、信号発生回路１２Ａからの最終的な信号が生成される。この最終的な信号出力は、設定通りにパルス幅が6/12周期相当、位相が3/12周期相当になっている。このパルス幅と位相は、駆動周波数を４０ＭＨｚとしパルス幅を6/8周期相当、位相を3/8周期相当に設定した場合（図２８参照）と、実時間比較で等しい。６逓倍した逓倍クロックＴＣの1/12周期と入力クロックＥＮの1/8周期とが実時間で等しいからである。このように駆動周波数を低くしても（４０ＭＨｚ→２６．６７ＭＨｚ）、信号発生回路１２Ａで生成される信号のパルス幅と位相の十分な調整精度が確保される。
【００７３】
また、信号発生回路１２Ａで生成された信号は、２ＣＣＤ画素分（入力クロック８個分）だけ遅延されて出力されている。このため、信号発生回路１２Ａで生成される信号と、入力クロックＥＮを基準として生成され、２ＣＣＤ画素分（入力クロック８個分）だけ遅延されて出力されるシフトパルスＳＦとの間で同期が取られている。
【００７４】
最後に、図１４に示すパルス幅を3/12周期相当、位相を3/12周期相当に設定した場合の動作について説明する。これは、駆動周波数が４０ＭＨｚのときにパルス幅を3/8周期相当、位相を3/8周期相当に設定した場合（図２９参照）に対応する。この場合には、位相が3/12周期相当であるから図６の対応表に基づき、ロード値が「５」に設定される。そうすると、カウンタ回路２１からは、カウンタデータ「５」が逓倍クロックＴＣの１個分だけ遅延されたものが出力される。また、パルス幅が3/12周期相当であるから図７の対応表により、比較値が「１」に設定される。このため、パルス発生回路２２からは、カウンタ回路２１の出力が比較値「１」より小さいとき（つまり「０」のとき）に出力信号が“Ｈ”にされ、この信号が逓倍クロックＴＣの２個分だけ遅延されて出力される。
【００７５】
そして、パルス発生回路２２の出力信号は、遅延調整回路２６により「２×（６−４）＝４」個分だけ遅延される。次いで、遅延調整回路２６の出力信号は、遅延回路２３Ｃにより逓倍クロックＴＣの３個分だけ遅延される。この遅延回路２３Ｃの出力は、遅延回路２３Ａと２３Ｂにそれぞれ入力される。
【００７６】
ここで、位相が3/12周期相当に、パルス幅が6/12周期相当に設定されているから、遅延回路２３Ａからの出力信号は、入力信号を逓倍クロックＴＣの３個分だけ遅延したものとなる。また、遅延回路２３Ｃからの出力信号は、入力信号を逓倍クロックＴＣの２．５個分だけ遅延したものとなる。そして、遅延回路２３Ａと２３Ｂとの出力信号に基づきＯＲゲート２４によって、信号発生回路１２Ａからの最終的な信号が生成される。この最終的な信号出力は、設定通りにパルス幅が3/12周期相当、位相が3/12周期相当になっている。このパルス幅と位相は、駆動周波数を４０ＭＨｚとしパルス幅を3/8周期相当、位相を3/8周期相当に設定した場合（図２９参照）と、実時間比較で等しい。６逓倍した逓倍クロックＴＣの1/12周期と入力クロックＥＮの1/8周期とが実時間で等しいからである。このように駆動周波数を低くしても（４０ＭＨｚ→２６．６７ＭＨｚ）、信号発生回路１２Ａで生成される信号のパルス幅と位相の十分な調整精度が確保される。
【００７７】
また、信号発生回路１２Ａで生成された信号は、２ＣＣＤ画素分（入力クロック８個分）だけ遅延されて出力されている。このため、信号発生回路１２Ａで生成される信号と、入力クロックＥＮを基準として生成され、２ＣＣＤ画素分（入力クロック８個分）だけ遅延されて出力されるシフトパルスＳＦとの間で同期が取られている。
【００７８】
続いて、信号発生回路１２Ｂの動作について説明する。信号発生回路１２Ｂの動作モードも、信号発生回路１２Ａと同様に、パルス幅の設定をm/12周期相当、位相の設定をn/12周期相当と表すと、ｍ，ｎが偶数か奇数かによって、４種類に分類される。そこで、パルス幅の設定が3/12周期相当（ｍが奇数）、位相の設定が3/12周期相当（ｎが奇数）の場合を一例として、そのとき動作について図１５を用いて詳細に説明する。
【００７９】
まず、位相が3/12周期相当であるから図６の対応表に基づき、ロード値が「５」に設定される。そうすると、カウンタ回路３１からは、カウンタデータ「５」が逓倍クロックＴＣの１個分だけ遅延されたものが出力される。また、パルス幅が3/12周期相当であるから図７の対応表により、比較値が「１」に設定される。このため、パルス発生回路３２からは、カウンタ回路３１の出力が比較値「１」より小さいとき（つまり「０」のとき）に出力信号が“Ｈ”にされ、この信号が逓倍クロックＴＣの２個分だけ遅延されて出力される。
【００８０】
そして、パルス発生回路３２の出力信号は、遅延調整回路２６により、逓倍クロックＴＣの「２×（６−４）＝４」個分だけ遅延される。次いで、遅延調整回路２６の出力信号は、遅延回路３３Ｃにより逓倍クロックＴＣの３個分だけ遅延される。この遅延回路３３Ｃの出力は、セレクタ３７に入力される。一方、停止信号ＴＳＴあるいはＲＳＴが、遅延調整回路３６により、逓倍クロックＴＣの「６−４＝２」個分だけ遅延される。さらに、その信号は遅延回路３３Ｄにより、逓倍クロックＴＣの２個分だけ遅延される。つまり、停止信号ＴＳＴあるいはＲＳＴは、逓倍クロックＴＣの４個分だけ遅延されることになる。そして、その遅延された信号ＴＳＴあるいはＲＳＴがセレクタ３７に入力される。そうすると、セレクタ３７により、遅延回路３３Ｄの出力信号が“Ｈ”であれば停止時信号ＳＴＴを出力し、“Ｌ”であれば遅延回路３３Ｃの出力信号が出力される。
【００８１】
セレクタ３７の出力信号は、遅延回路３３Ａに入力される。ここで、パルス幅と位相とを表す「m/12」，「n/12」におけるｍ，ｎがともに奇数であるから、遅延回路３３Ａにより、セレクタ３７の出力信号は逓倍クロックＴＣの３個分だけ遅延される。また、セレクタ３７の出力信号は、遅延回路３３Ｂにも入力される。ここで、位相を表す「n/12」におけるｎが奇数であるから、遅延回路３３Ｂにより、セレクタ３７の出力信号は逓倍クロックＴＣの２．５個分だけ遅延される。そして、遅延回路３３Ａと３３Ｂとからの出力信号に基づきＯＲゲート２４によって、信号発生回路１２Ｂからの最終的な信号が生成される。この最終的な信号出力は、設定通りにパルス幅が3/12周期相当、位相が3/12周期相当になっている。そしてパルス幅と位相は、駆動周波数を４０ＭＨｚとしパルス幅を3/8周期相当、位相を3/8周期相当に設定した場合（図３０参照）と、実時間比較で等しい。６逓倍した逓倍クロックＴＣの1/12周期と入力クロックＥＮの1/8周期とが実時間で等しいからである。このように駆動周波数を低くしても（４０ＭＨｚ→２６．６７ＭＨｚ）、信号発生回路１２Ｂで生成される信号のパルス幅と位相の十分な調整精度が確保される。
【００８２】
また、信号発生回路１２Ｂで生成された信号は、２ＣＣＤ画素分（入力クロック８個分）だけ遅延されて出力されている。このため、信号発生回路１２Ｂで生成される信号と、入力クロックＥＮを基準として生成され、２ＣＣＤ画素分（入力クロック８個分）だけ遅延されて出力されるシフトパルスＳＦとの間で同期が取られている。
【００８３】
さらに、転送クロック停止信号ＴＳＴあるいはリセットパルス停止信号ＲＳＴが外部で有効になるまでのパイプライン遅延数も、遅延調整回路３６によって駆動周波数に関わらず常に２ＣＣＤ画素分に保たれる。これにより、転送クロック停止信号ＴＳＴあるいはリセットパルス停止信号ＲＳＴも、シフトパルスＳＦと同期が取られる。従って、信号発生回路１２Ｂで生成される転送クロックＮＴＲあるいはリセットパルスＮＲＳは、転送クロック停止信号ＴＳＴあるいはリセットパルス停止信号ＲＳＴによって設定された期間内において確実に停止される。
【００８４】
以上、詳細に説明したように本実施の形態に係る画像読み取り装置によれば、ＰＬＬ回路１４における逓倍率に応じて、ロード信号ＮＲＤの生成周期、カウンタ回路２１，３１におけるロード値、およびパルス発生回路２２，３２における比較値が変更される。これにより、信号発生回路１２Ａ，１２Ｂで生成される信号におけるパルス幅と位相の調整精度を、ＰＬＬ回路１４における逓倍率を大きくすることによって高めることができる。このため、駆動周波数を低くした場合であっても、信号発生回路１２Ａ，１２Ｂで生成される信号のパルス幅と位相の十分な調整精度が確保される。
【００８５】
また、遅延調整回路２６，３６により、信号発生回路１２Ａ，１２Ｂで生成される信号は、駆動周波数に関わらず常に２ＣＣＤ画素分（入力クロック８個分）だけ遅延されて出力される。これにより、信号発生回路１２Ａ，１２Ｂで生成される信号とシフトパルスＳＦとの間で、駆動周波数が変更されても確実に同期が取られる。
【００８６】
さらに、転送クロック停止信号ＴＳＴあるいはリセットパルス停止信号ＲＳＴが外部で有効になるまでのパイプライン遅延数も、遅延調整回路３６によって駆動周波数に関わらず常に２ＣＣＤ画素分に保たれる。これにより、転送クロック停止信号ＴＳＴあるいはリセットパルス停止信号ＲＳＴも、シフトパルスＳＦと同期が取られる。従って、信号発生回路１２Ｂで生成される転送クロックＮＴＲあるいはリセットパルスＮＲＳは、転送クロック停止信号ＴＳＴあるいはリセットパルス停止信号ＲＳＴによって確実に停止される。
【００８７】
なお、上記した実施の形態は単なる例示にすぎず、本発明を何ら限定するものではなく、その要旨を逸脱しない範囲内で種々の改良、変形が可能であることはもちろんである。例えば、上記実施の形態では、ｏｄｄ，ｅｖｅｎ同時並列出力型のＣＣＤを用いたが、これ以外のＣＣＤを用いることもできる。また、上記した実施の形態において例示した具体的な数値は、単なる例示にすぎないことは言うまでもない。
【００８８】
【発明の効果】
以上説明した通り本発明によれば、光電変換手段の駆動周波数に関わりなく、任意のパルス幅と位相とを有する制御信号を生成することができ、パルス幅と位相との十分な調整精度を常に確保することができる画像読み取り装置が提供されている。
【図面の簡単な説明】
【図１】  本実施の形態に係る画像読み取り装置の概略構成を示すブロック図である。
【図２】  図１に示すタイミング発生回路の構成を示すブロック図である。
【図３】  図２に示す信号発生回路１２Ａの構成を示すブロック図である。
【図４】  図２に示す信号発生回路１２Ａ，１２Ｂでで生成される信号の位相とパルス幅の定義について説明する説明図である。
【図５】  図２に示すロード信号生成回路の構成を示すブロック図である。
【図６】  位相とロード値との関係を説明する説明図である。
【図７】  パルス幅と比較値との関係を説明する説明図である。
【図８】  図３に示す遅延調整回路の構成を示すブロック図である。
【図９】  図２に示す信号発生回路１２Ｂの構成を示すブロック図である。
【図１０】  図２に示すメインカウンタ回路のタイミングチャート図である。
【図１１】  図３に示す信号発生回路１２Ａのタイミングチャート図である。
【図１２】  同じく、図３に示す信号発生回路１２Ａのタイミングチャート図である。
【図１３】  同じく、図３に示す信号発生回路１２Ａのタイミングチャート図である。
【図１４】  同じく、図３に示す信号発生回路１２Ａのタイミングチャート図である。
【図１５】  図９に示す信号発生回路１２Ｂのタイミングチャート図である。
【図１６】  従来の画像読み取り装置の概略構成を示すブロック図である。
【図１７】  図１６に示すタイミング発生回路の構成を示すブロック図である。
【図１８】  図１７に示す信号発生回路１１２Ａの構成を示すブロック図である。
【図１９】  図１７に示す信号発生回路１１２Ａ，１１２Ｂで生成される信号の位相とパルス幅の定義について説明する説明図である。
【図２０】  位相とロード値との関係を説明する説明図である。
【図２１】  パルス幅と比較値との関係を説明する説明図である。
【図２２】  図１７に示す信号発生回路１１２Ｂの構成を示すブロック図である。
【図２３】  ＣＣＤセンサを駆動する際の各種信号の波形（１ライン分）を示すタイミングチャート図である。
【図２４】  従来の画像読み取り装置における各種信号の波形を示すタイミングチャート図である。
【図２５】  図１７に示すメインカウンタ回路のタイミングチャート図である。
【図２６】  図１８に示す信号発生回路１１２Ａのタイミングチャート図である。
【図２７】  同じく、図１８に示す信号発生回路１１２Ａのタイミングチャート図である。
【図２８】  同じく、図１８に示す信号発生回路１１２Ａのタイミングチャート図である。
【図２９】  同じく、図１８に示す信号発生回路１１２Ａのタイミングチャート図である。
【図３０】  図２２に示す信号発生回路１１２Ｂのタイミングチャート図である。
【符号の説明】
１    ＣＣＤセンサ
１１    メインカウンタ回路
１２Ａ，１２Ｂ    信号発生回路
１４    ＰＬＬ回路
１５    ロード信号生成回路
２６，３６    遅延調整回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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