(57)【特許請求の範囲】
【請求項１】
差動対をなす１対のＰＭＯＳトランジスタと、それらトランジスタの負荷となるＮＭＯＳトランジスタで構成したカレントミラー回路と、前記１対のＰＭＯＳトランジスタの共通接続したソースに定電流を供給する定電流回路とからなる差動回路の反転入力端子および非反転入力端子に、定電流源を負荷とするＰＭＯＳトランジスタで構成したソースフォロワ回路からなるレベルシフト回路をそれぞれ接続して構成した差動増幅回路であって、
前記差動対及びソースフォロワ回路を構成するＰＭＯＳトランジスタはしきい値電圧が等しく、その値は前記カレントミラー回路を構成するＮＭＯＳトランジスタのしきい値電圧の１／２以上となるように形成してあることを特徴とする差動増幅回路。
【請求項２】
前記ソースフォロワ回路の定電流源は、ソースを電源に接続し、ゲートに一定電圧を印加したＰＭＯＳトランジスタで構成したことを特徴とする請求項１記載の差動増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、差動増幅回路、特に電池等の低電圧電源で動作し、プラス数ｍＶ程度の低レベル信号のレベル検出器に利用して有効な技術に関する。
【０００２】
【従来の技術】
近年、自動車内の各種信号の多くはＩＣを使用した電子回路を用いて処理されており、これらの電子回路は電池からの単一電源で動作し、且つ低消費電力で動作するようさまざまな工夫が施されている。たとえば、ＩＣカードを使用したＥＴＣＳ（自動料金徴収システム）用アナログ回路では、路上器アンテナが受信した信号をモニタし、信号を受信している間のみシステムを通常消費電力状態で動作させ、信号を受信していない時は低消費電力状態であるスリープ状態に保持して消費電力を少なくすることが行われている。
【０００３】
このＥＴＣＳに必要なアンテナ信号の有無の判定は、数ｍＶという非常に低い電圧レベルで行われる。図３は従来技術の差動増幅回路によるコンパレータである。ここでこの差動増幅回路を前述のような低い電圧のレベル検出に使用した場合に生ずる問題点、ひいては本発明が解決しようとする課題を明らかにするために、この回路の構成および動作について説明する。（以下の説明においては、図３中の素子は全て同一ＩＣチップ上に形成され、トランジスタＰ１とＰ２、Ｎ１とＮ２は同じ特性を有するものとする。）
【０００４】
図３中の差動対をなす２つのＰＭＯＳトランジスタ（P-type Metal Oxide Semiconductor）Ｐ１、Ｐ２のソースは互いに共通にＰＭＯＳトランジスタＰ３のドレインに接続され、そのＰＭＯＳトランジスタＰ３はソースが電源電圧Ｖddを供給する電源線に、ゲートはＰＭＯＳトランジスタＰ４のゲートに接続されている。そしてトランジスタＰ４は、ソースが電源電圧Ｖddを供給する電源線に、ドレインとゲートは共通に接続された上で抵抗Ｒを介して接地された基準電位Ｖgndにそれぞれ接続されている。これによりトランジスタＰ４のゲート、ソース間の電圧ＶgsP4 は、その電流駆動能力が十分高く形成されているとすると、ＰＭＯＳトランジスタＰ４のしきい値電圧ＶthPにほぼ等しい一定電圧となる。従ってトランジスタＰ３のゲート、ソース間にもＰＭＯＳトランジスタのしきい値電圧Ｖthpにほぼ等しい一定電圧が常時加わる。この状態でトランジスタＰ３のドレイン、ソース間に僅かの電圧（ソースに対してドレインがマイナスとなる電圧）が加われば、トランジスタＰ３は定電流源として動作し、トランジスタＰ１、Ｐ２のソース共通接続点に一定の電流が供給される。
【０００５】
一方、トランジスタＰ１、Ｐ２のドレインは、能動負荷としてのカレントミラー回路を構成するＮＭＯＳトランジスタ（N-type Metal Oxide Semiconductor）Ｎ１、Ｎ２のドレインにそれぞれ接続されている。トランジスタＮ１、Ｎ２のゲートは、共通接続されてトランジスタＮ１のドレインに接続されているので、そのゲート、ソース間電圧ＶgsN１、ＶgsN２が所定電圧以上（例えばＮＭＯＳトランジスタのしきい値電圧ＶthN以上）であれば、トランジスタＮ１、Ｎ２には殆ど等しい大きさのドレイン電流Ｉd1、Ｉd2が流れる。
【０００６】
差動入力電圧は差動対をなすトランジスタＰ１、Ｐ２のゲートに印加され、出力電圧ＶoutはトランジスタＰ２のドレインから取り出される。低電圧の単一電源で動作させるために全てのトランジスタはエンハンスメント型ＭＯＳにより形成されている。
【０００７】
ここで、この回路を用いて微小電圧Ｖinと基準電圧０Ｖとのレベル比較をする場合を考える。基準電圧Ｖrefは０Ｖであるので、トランジスタＰ２のゲートを基準電位Ｖgndに接続し、微小入力電圧ＶinはトランジスタＰ１のゲートに加えたとする。この場合の回路の小信号差動電圧利得Ａdmは、トランジスタＰ３が定電流源として動作している場合には次式で表される。
Ａdm＝（−１／２）ｇm・Ｒd                    （１）式
ここにｇmはトランジスタＰ１、Ｐ２の相互コンダクタンス、ＲdはトランジスタＮ１、Ｎ２のソース接地出力抵抗である。
【０００８】
図３の回路が差動増幅器として性能を発揮するためには、（１）式で表される差動電圧利得Ａdmができる限り大きいことが望ましい。そのためには各トランジスタを相互コンダクタンスｇmと出力抵抗Ｒdの値が大きな値となる動作状態、即ち、ゲート、ソース間電圧Ｖgsをパラメータとしてドレイン電流Ｉdを縦軸に、ドレイン、ソース間電圧Ｖdsを横軸にとって描いたＭＯＳトランジスタのソース接地出力特性図（以下、Ｉd−Ｖd特性図と略す）におけるドレイン電流の飽和領域で動作させることが必要である。
【０００９】
図２はＭＯＳトランジスタの一般的なＩd−Ｖd特性図を示したものである。図中に示した飽和領域では、ドレイン電流Ｉdがドレイン、ソース間電圧Ｖdsの変化に関わらず殆ど一定値で飽和の状態を呈する。このため相互コンダクタンスｇmおよび出力抵抗Ｒdは、図中の非飽和領域で動作する場合と比べて非常に大きな値となる。
【００１０】
ＭＯＳトランジスタの理論解析によれば、ＭＯＳトランジスタがこのＩd−Ｖd特性図における飽和領域で動作するのは、次の条件式が成立する場合であることが知られている。
｜Ｖds｜≧｜Ｖgs｜−｜Ｖth｜             （２）式
ここにＶdsはドレイン、ソース間電圧、Ｖgsはゲート、ソース間電圧、Ｖthはしきい値電圧である。
この（２）式より、図３のトランジスタＰ１が相互コンダクタンスの高い状態、即ち飽和領域で動作するための条件は次のようになる。
｜ＶdsP1｜ ≧ （｜ＶgsP1｜−｜ＶthP｜）    （３）式
ここにＶthPはＰＭＯＳトランジスタＰ１のしきい値電圧である。
ＮＭＯＳトランジスタＮ１のドレイン、ソース間電圧をＶdsN1とすると（３）式より次式が導かれる。
｜ＶthP｜＋  Ｖin  ≧  ＶdsN1               （４）式
【００１１】
他方、トランジスタＮ１が出力抵抗の高い状態、即ち飽和領域で動作する条件を考えると、トランジスタＮ１はゲート電圧とドレイン電圧とが等しいことから、常に（２）式を満足している。即ち、ドレイン電流が流れている状態では常に飽和領域で動作していることになる。このことからトランジスタＮ１が飽和状態で動作するための条件は、次式で表せる。
ＶdsN1 ≧  ＶthN                           （５）式
（４）、（５）式をまとめると、次式のようになる。
｜ＶthP｜＋  Ｖin  ≧  ＶdsN1  ≧｜ＶthN｜  （６）式
これより入力電圧Ｖinが０Ｖの基準電圧に等しい場合には、次のようになる。
｜ＶthP｜≧  ＶdsN1  ≧｜ＶthN｜            （７）式
以上はトランジスタＰ１、Ｎ１について検討してきたが、トランジスタＮ１とＮ２、Ｐ１とＰ２は同特性であるので、入力電圧Ｖinと基準電圧Ｖrefが共に０Ｖである場合には、（６）式はトランジスタＰ２、Ｎ２が飽和領域で動作するための条件でもある。
【００１２】
（７）式の条件が満足されない場合には、飽和領域で動作できないトランジスタがあることを、具体的な数字による例で説明する。いま、図３の回路を次の条件で動作させたとする。
ＰＭＯＳしきい値電圧：  ｜ＶthP｜＝０．９Ｖ
ＮＭＯＳしきい値電圧：  ｜ＶthN｜＝１．０Ｖ
電源電圧            ：    Ｖdd＝２．５Ｖ
入力電圧、基準電圧  ：    ＶiN＝Ｖref＝０Ｖ
電源基準電位        ：    Ｖgnd＝０Ｖ
定電流を供給するトランジスタＰ３の電流駆動能力は十分に高いものとする。
【００１３】
この条件の下、定電流源トランジスタＰ３、能動負荷Ｎ１、Ｎ２がすべて飽和領域で動作しているとすると、トランジスタＰ３のドレイン電位は電源電圧より約０．１Ｖ低い約２．４Ｖ、トランジスタＮ１のドレイン電位は、基準電位よりＮＭＯＳトランジスタのしきい値電圧より少し高い約１．１Ｖとなる。この結果トランジスタＰ１のドレイン、ソース間電圧の絶対値は１．３Ｖ、ゲート、ソース間電圧の絶対値は２．４Ｖとなる。トランジスタＰ１が飽和領域で動作するには、ゲート、ソース間電圧２．４ＶからＰＭＯＳトランジスタのしきい値電圧０．９Ｖを差し引いた１．５Ｖ以上でなければならない。しかしトランジスタＰ１のドレイン、ソース間電圧は、これより小さい１．３Ｖである。従って、トランジスタＰ１は飽和領域で動作することができず、非飽和領域で動作することとなる。
【００１４】
ここまで説明してきたことより、次のようなことが言える。即ち、図３の差動増幅回路を、入力電圧Ｖinおよび基準電圧Ｖrefを電源基準電位Ｖgndに近い低レベルにして動作させた場合において、ＰＭＯＳトランジスタのしきい値電圧ＶthPの絶対値が、ＮＭＯＳトランジスタのしきい値電圧ＶthNの絶対値より小さく形成されていると、トランジスタＰ１、Ｐ２、Ｎ１、Ｎ２の内の何れか１個または複数個の動作点が飽和領域から外れて非飽和領域に移ることとなるため、（１）式で表される差動電圧利得Ａdmが十分に得られず、増幅器としての性能が低下するという問題が生ずる。
【００１５】
【発明が解決しようとする課題】
本発明は上述した問題を解決せんとするものであって、その目的は、図３に示すような従来の差動増幅回路を、電源基準電位Ｖgnd近傍の入力電圧で動作させた場合において、回路を構成するＰＭＯＳトランジスタのしきい値電圧の絶対値がＮＭＯＳトランジスタのしきい値電圧の絶対値より小さく形成されていても、回路を構成するトランジスタを全てドレイン電流の飽和領域で動作させるようにして差動電圧利得Ａmdの低下を防ぎ、電圧利得が高く、安定動作する差動増幅回路を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するための本発明に係る差動増幅回路は、差動対をなす１対のＰＭＯＳトランジスタと、それらトランジスタの負荷となるＮＭＯＳトランジスタで構成したカレントミラー回路と、前記１対のＰＭＯＳトランジスタの共通接続したソースに定電流を供給する定電流回路とからなる差動回路の反転入力端子および非反転入力端子に、定電流源を負荷とするＰＭＯＳトランジスタで構成したソースフォロワ回路からなるレベルシフト回路をそれぞれ接続して構成した差動増幅回路であって、前記差動対及びソースフォロワ回路を構成するＰＭＯＳトランジスタはしきい値電圧を等しく、その値を前記カレントミラー回路を構成するＮＭＯＳトランジスタのしきい値電圧の１／２以上となるように形成してあることを特徴とするものである。
このような構成の差動増幅回路は、ＰＭＯＳトランジスタのしきい値電圧をＶthP、ＮＭＯＳトランジスタのしきい値電圧をＶthNとすると、差動増幅回路の入力電圧が例え負の値であっても、（ ｜ＶthN｜− ２｜ＶthP｜）以上の値であれば、反転、非反転の２つの入力電圧の差が小さい場合に高い差動電圧利得を得ることができる利点を有する。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態の一例を図１を用いて説明する。図中の１は第１のレベルシフト回路、２は第２のレベルシフト回路である。この第１、第２のレベルシフト回路１、２を除いた回路部分は図３に示した差動増幅回路と同じであり、その構成および動作は「従来の技術」の項で詳述した通りである。（図１中、図３と同じ部分は同じ符号が付してある。）
【００１８】
第１のレベルシフト回路は２つのＰＭＯＳトランジスタＰ５、Ｐ６を縦続接続してソースフォロワ回路構成としたもので、一方のトランジスタＰ６のソースは電源電圧Ｖddを供給する電源線に接続され、他方のトランジスタＰ５のドレインは、電源基準電位 Ｖgndに接続される。
共通接続されたトランジスタＰ５のソースとトランジスタＰ６のドレインの接続点３は、第１のレベルシフト回路の出力電圧が現れる個所であり、差動対の反転入力端子であるトランジスタＰ１のゲートに接続される。電源基準電位Ｖgnd側に接続されたトランジスタＰ５のゲートには入力電圧Ｖinが印加され、他方、電源Ｖdd側に接続されたトランジスタＰ６のゲートはトランジスタＰ４のゲートに接続される。
【００１９】
ここでトランジスタＰ４のゲート、ソース間電圧は、ゲートとドレインが共通に接続されているため、トランジスタＰ４の電流駆動能力が高く形成されていれば、ＰＭＯＳトランジスタのしきい値電圧に殆ど等しい一定の値となる。従って、トランジスタＰ６のゲート、ソース間電圧もＰＭＯＳトランジスタのしきい値電圧に殆ど等しい一定値に維持されるため、トランジスタＰ６は電流源として動作し、電源基準電位Ｖgnd側に接続されたトランジスタＰ５のドレインに一定の電流Ｉd6を供給する。この結果、第１のレベルシフト回路の出力にあたる接続点３の電位Ｖin1は、トランジスタＰ５のゲート電位に、トランジスタＰ５のゲート、ソース間電圧の絶対値｜ＶgsP5｜がプラスされた電位となる。この電圧｜ＶgsP5｜はトランジスタＰ５に供給されるドレイン電流Ｉd６に依存するが、トランジスタＰ５がドレイン電流Ｉd6を十分駆動できる能力を有している場合には、ＰＭＯＳトランジスタのしきい値電圧の絶対値｜ＶthP｜に殆ど等しい値となる。従って、次の式が成り立つ。
Ｖin1 ≒ Ｖin ＋ ｜ＶthP｜               （８）式
【００２０】
第２のレベルシフト回路２の構成と動作も、第１のレベルシフト回路１と同じである。異なるのは電源基準電位Ｖgnd側に接続されたトランジスタＰ７のゲートには、差動入力の他方の入力電圧Ｖrefが印加され、そのレベルシフトされた出力であるトランジスタＰ７のソースが差動対の非反転入力端子であるトランジスタＰ２のゲートに接続される点である。
【００２１】
この回路を「従来の技術」の項で検討したと同じ条件、即ち、基準電圧Ｖrefを与える端子を電源基準電位Ｖgndに接続して０Ｖとし、入力電圧Ｖinとして電源基準電位Ｖgnd近傍の微小電圧を加えて動作させたとする。この場合に回路中の全てのトランジスタが飽和領域で動作する条件は、（８）式のＶin1を（６）式のＶinに代入して次のようになる。
２｜ＶthP｜＋  Ｖin  ≧ ＶdsN1  ≧ ｜ＶthN｜        （９）式
従って、ＶdsN1が｜ＶthN｜に殆ど等しい場合には、入力電圧Ｖinが０Ｖであっても次の式、
２｜ＶthP｜  ≧  ｜ＶthN｜
が成り立つようにトランジスタのしきい値電圧が設計してあれば、全てのトランジスタが飽和領域で動作し、高い差動電圧利得が得られることとなる。
【００２２】
なお、（９）式から次の関係が得られる。
Ｖin  ≧  ｜ＶthN｜  − ２｜ＶthP｜          （１０）式
従って、入力電圧Ｖinは、この（１０）式を満足する限りは負の値であっても、全てのトランジスタが飽和領域で動作し、高い差動電圧利得が得られる。
【００２３】
なお第１、第２のレベルシフト回路の中のトランジスタＰ６、Ｐ８は、それぞれ入力トランジスタＰ５、Ｐ７に一定の定電流を供給する役割を果たすものであるので、必ずしも図に示した回路構成に限られるものではなく、一定の電流を入力トランジスタＰ５、Ｐ７にそれぞれ常時供給できる定電流回路であればよい。同様に図中のトランジスタＰ３は、差動対をなすトランジスタＰ１とＰ２のソース共通接続点に定電流を供給する役割を果たすものであるので、図に示す回路に限られるものではなく、一定電流を流せる他の方式の回路でもよい。
【図面の簡単な説明】
【図１】本発明の一実施形態を示す差動増幅回路の電気的構成図
【図２】ＭＯＳトランジスタのソース接地の一般的な出力特性図
【図３】従来技術を示す図１相当図
【符号の説明】
図面中、１、２はレベルシフト回路、Ｖddは電源電圧、Ｖgndは電源の基準電位、Ｖin、Ｖrefは差動入力電圧、Ｖoutは出力電圧、Ｎ１、Ｎ２はＮＭＯＳトランジスタ、Ｐ１〜Ｐ８はＰＭＯＳトランジスタを示す。
【図１】
0003846267.tif 000002
【図２】
0003846267.tif 000003
【図３】
0003846267.tif 000004