(57)【特許請求の範囲】
【請求項１】
液晶層を挟んで対向配置された一対の基板のうちの一方の基板に、互いに交差する複数の走査配線および複数の信号配線と、該走査配線と該信号配線との各交差部近傍にそれぞれ設けられたスイッチング素子と、各スイッチング素子にそれぞれ接続され、該液晶層に電圧を印加するための画素電極と、各画素電極と他方の基板上に設けられた対向電極とで挟まれた液晶層に印加される信号電圧をそれぞれ保持するための付加容量とを有するアクティブマトリックス型液晶表示装置であって、
容量値が等しい２つの付加容量を有し、各付加容量が１つの走査配線の一部と、１つの画素電極の一部とが絶縁膜を挟んで重畳されることによってそれぞれ形成されており、
さらに、前記各付加容量を形成する走査配線に隣接する走査配線の一部と、前記各付加容量を形成する画素電極の一部とが絶縁膜を挟んで重畳されてなる補助容量を有し、
該補助容量を形成する走査配線の一部が、該補助容量を形成する画素電極の一部と絶縁膜を挟んで重畳するように突出しており、
該補助容量の容量値Ｃｇｄｒと、薄膜トランジスタのゲートとドレイン間の寄生容量値Ｃｇｄｔｆｔと、各画素を構成する液晶層の中間表示時における容量値Ｃｌｃと、１つの付加容量の容量値Ｃｓとが、
Ｃｇｄｒ＝Ｃｇｄｔｆｔ・Ｃｓ／（Ｃｌｃ＋Ｃｓ）・・・（Ａ）
を満たすことを特徴とするアクティブマトリックス型液晶表示装置。
【請求項２】
請求項１に記載のアクティブマトリックス型液晶表示装置において、２つの付加容量の一方にリーク不良が生じた場合に、リークが発生した付加容量を切り離すと共に、前記補助容量を切り離すアクティブマトリックス型液晶表示装置の画素欠陥修正方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示用画素電極にスイッチング素子を介して印加される駆動信号電圧によって表示される液晶表示装置およびその画素欠陥修正方法に関し、特に、画素電極がマトリクス状に配列されたアクティブマトリックス型液晶表示装置およびその画素欠陥修正方法に関する。
【０００２】
【従来の技術】
近年、液晶表示装置の高精細化に伴って画素が小さくなり、これに比例して画素電極と対向電極とに挟まれた液晶層の容量も小さくなっている。このため、コントラストの低下を避けるために各画素に付加容量を補って信号電圧を保持する方法が採用されている。この構成において、付加容量電極と付加容量用共通配線との間に電気的リーク（以下、Ｃｓ−Ｄリークと称する）が発生して電荷を保持できなくなった場合に、付加容量を画素電極または薄膜トランジスタ（以下、ＴＦＴと称する）のドレイン電極から切り離して、液晶層を挟む画素電極と対向電極との間に蓄積される電荷だけで信号電圧を保持する画素欠陥修正方法が、例えば特公平４−７３５６９号公報等に開示されている。
【０００３】
図９にそのアクティブマトリックス型液晶表示装置の構成を示し、図１０にその等価回路図を示す。このアクティブマトリックス型液晶表示装置は、液晶層を挟んで対向配置された一対の基板のうちの一方の基板に、互いに交差する複数のゲート配線（走査配線）１および複数のソース配線（信号配線）２が設けられ、両配線の交差部近傍にスイッチング素子としてのＴＦＴ８が形成されている。ＴＦＴのゲート電極はゲート配線１に接続され、ＴＦＴのソース電極はソース配線２に接続され、ＴＦＴのドレイン電極はマトリクス状の画素電極３に接続されている。そして、付加容量用共通配線として機能する隣接画素のゲート配線１と、付加容量電極として機能する画素電極３の一部が絶縁膜を挟んで重畳され、その重畳部に付加容量４が形成されている。この構成において、付加容量用共通配線と付加容量電極との間にＣｓ−Ｄリーク１１が発生した場合、細くなった部分（図９および図１０中の１５で示す部分）で付加容量電極を切り離して画素欠陥修正を行う。
【０００４】
また、１画素当たりの付加容量の個数を増やし、Ｃｓ−Ｄリークが発生した付加容量電極だけを切り離して付加容量の減少を押さえる画素欠陥修正方法も例えば特開平２−１０８０２８号公報に開示されている。
【０００５】
図１１にそのアクティブマトリックス型液晶表示装置の構成を示し、図１２にその等価回路図を示す。このアクティブマトリックス型液晶表示装置は、隣接する画素のゲート配線１が付加容量用共通配線として機能し、その一部がｎ≧２個以上の複数の付加容量電極となっている。そして、この付加容量電極と画素電極３の一部が絶縁膜を挟んで重畳され、各重畳部に付加容量４、５が形成されている。この構成においてＣｓ−Ｄリーク１１が発生した場合には、リークが発生している付加容量５の付加容量電極だけを図１１および図１２中の１５で示す部分で切り離し、それ以外の付加容量電極は残しておく。
【０００６】
さらに、１画素当たりＴＦＴと付加容量を各々複数個ずつ設ける構成についても、例えば特開平２−５１１２９号公報に開示されている。
【０００７】
図１３にそのアクティブマトリックス型液晶表示装置の構成を示し、図１４にその等価回路図を示す。このアクティブマトリックス型液晶表示装置は、隣接する画素のゲート配線１が付加容量用共通配線として機能し、その一部が２個の付加容量電極となっている。そして、この付加容量電極と画素電極３の一部が絶縁膜を挟んで重畳され、各重畳部に付加容量４、５が形成されている。また、ゲート配線１とソース配線２との交差部近傍にはＴＦＴ８が２個設けられている。この従来技術では、ＴＦＴ不良が発生した場合に不良が発生したＴＦＴ８のドレイン電極を切り離し、さらに、付加容量５の付加容量電極も図１３および図１４中の１５で示す部分で付加容量用共通配線から切り離せば、画素欠陥を修復することができる。また、Ｃｓ−Ｄリーク１１が発生した場合にも同様に、リークが発生した付加容量５の付加容量電極を付加容量用共通配線から切り離し、さらに、２つのＴＦＴ８のうち、いずれか一方のＴＦＴ８のドレイン電極も切り離せば、Ｃｓ−Ｄリークを修復することができる。
【０００８】
【発明が解決しようとする課題】
図９および図１０に示した従来例では、ＴＦＴのゲートとドレイン間の寄生容量９を充分無視することができない場合に、この寄生容量９に起因して隣接画素との輝度差が発生するため、完全に画素欠陥を修正することができなかった。この隣接画素との輝度差は、容量比Ｃｇｄｔｆｔ／（Ｃｇｄｔｆｔ＋Ｃｓ＋Ｃｌｃ）の値に影響されることが知られている。但し、ＣｇｄｔｆｔはＴＦＴのゲートとドレイン間の寄生容量、Ｃｓは付加容量、Ｃｌｃは画素電極と対向電極間の液晶層の容量とする。
【０００９】
また、図１１および図１２に示した従来例では、付加容量を多く配することにより修正前後の容量比の変化を抑えることができるが、付加容量を形成するためのパターン形状が複雑になって良品率の低下を招くという問題があった。
【００１０】
さらに、図１３および図１４に示した従来例では、隣接画素との輝度差の発生を抑えて画素欠陥を修復することができるとされている。しかし、画素毎にＴＦＴと付加容量が各２個ずつ配されている構成において、ＴＦＴと付加容量を各１個ずつ切り離す修正を行った場合、修正の前後で容量比Ｃｇｄｔｆｔ／（Ｃｇｄｔｆｔ＋Ｃｓ＋Ｃｌｃ）を変化させないように設計するためには、下記式が成立する必要がある。
【００１１】
Ｃｇｄｔｆｔ／（Ｃｇｄｔｆｔ＋Ｃｓ＋Ｃｌｃ）
＝（Ｃｇｄｔｆｔ／２）／｛（Ｃｇｄｔｆｔ／２）＋（Ｃｓ／２）＋Ｃｌｃ｝
Ｃｇｄｔｆｔ／（Ｃｇｄｔｆｔ＋Ｃｓ＋Ｃｌｃ）
＝（Ｃｇｄｔｆｔ）／（Ｃｇｄｔｆｔ＋Ｃｓ＋２Ｃｌｃ）
（Ｃｇｄｔｆｔ＋Ｃｓ＋２Ｃｌｃ）−（Ｃｇｄｔｆｔ＋Ｃｓ＋Ｃｌｃ）＝０
∴Ｃｌｃ＝０
しかし、画素電極と対向電極間の液晶層の容量を０にすることはできないため、これを実現することは困難である。
【００１２】
本発明はこのような従来技術の課題を解決すべくなされたものであり、付加容量電極と付加容量用共通配線間にリークが発生した場合に、隣接画素との輝度差を生じずに完全に修復することができ、製造プロセスが複雑化しない簡単な構成のアクティブマトリックス型液晶表示装置およびその画素欠陥修正方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明のアクティブマトリックス型液晶表示装置は、液晶層を挟んで対向配置された一対の基板のうちの一方の基板に、互いに交差する複数の走査配線および複数の信号配線と、該走査配線と該信号配線との各交差部近傍にそれぞれ設けられたスイッチング素子と、各スイッチング素子にそれぞれ接続され、該液晶層に電圧を印加するための画素電極と、各画素電極と他方の基板上に設けられた対向電極とで挟まれた液晶層に印加される信号電圧を保持するための付加容量とを有するアクティブマトリックス型液晶表示装置であって、容量値が等しい２つの付加容量を有し、各付加容量が１つの走査配線の一部と、１つの画素電極の一部とが絶縁膜を挟んで重畳されることによってそれぞれ形成されており、さらに、前記各付加容量を形成する走査配線に隣接する走査配線の一部と、前記各付加容量を形成する画素電極の一部とが絶縁膜を挟んで重畳されてなる補助容量を有し、該補助容量を形成する走査配線の一部が、該補助容量を形成する画素電極の一部と絶縁膜を挟んで重畳するように突出しており、該補助容量の容量値Ｃｇｄｒと、薄膜トランジスタのゲートとドレイン間の寄生容量値Ｃｇｄｔｆｔと、各画素を構成する液晶層の中間表示時における容量値Ｃｌｃと、１つの付加容量の容量値Ｃｓとが、
Ｃｇｄｒ＝Ｃｇｄｔｆｔ・Ｃｓ／（Ｃｌｃ＋Ｃｓ）・・・（Ａ）
を満たすことを特徴とする。
【００１６】
本発明のアクティブマトリックス型液晶表示装置の画素欠陥修正方法は、本発明のアクティブマトリックス型液晶表示装置において、２つの付加容量の一方にリーク不良が生じた場合に、リークが発生した付加容量を切り離すと共に、前記補助容量を切り離し、そのことにより上記目的が達成される。
【００１７】
以下、本発明の作用について説明する。
【００１８】
本発明にあっては、容量値の等しい２つの付加容量と、走査配線（ゲート配線）の一部と画素電極の一部とで絶縁膜を挟んだ補助容量がある。この補助容量を、修正前後で容量比が変化しないように設計しておくことにより、一方の付加容量にリーク不良が生じた場合に、その付加容量を切り離して、隣接画素との輝度差を生じずに付加容量のリーク不良を完全に修復することが可能である。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００２０】
（実施形態１）
図１は実施形態１のアクティブマトリックス型液晶表示装置（以下、液晶表示装置と称する）の１画素分を示す平面図であり、図２は図１のＡ−Ａ’線部分の断面図であり、図３は図１のＢ−Ｂ’線部分の断面図であり、図４はその等価回路図を示している。
【００２１】
この液晶表示装置は、図１に示すように、基板（透明基板）１３上に走査配線であるゲート配線１、信号配線であるソース配線２、ＴＦＴ８および画素電極３等を設けた配線基板を備えている。この配線基板と共通電極（図示せず）が設けられた対向基板とが所定の空隙を隔てて貼り合わせられ、その空隙に液晶が封入されて液晶パネルが構成されている。
【００２２】
ゲート配線１およびソース配線２は各々複数本が基板１３上に一定間隔を開けて平行に設けられ、ゲート配線１はソース配線２と交差（ここでは直交）して設けられている。ゲート配線１は層間絶縁膜（ゲート絶縁膜）１２で覆われ、その層間絶縁膜１２上に画素毎にソース配線２が設けられている。隣り合うゲート配線１、１と隣り合うソース配線２、２で区切られた領域毎に画素電極３が設けられ、両配線１、２の交差部近傍にはＴＦＴ８が設けられている。ＴＦＴ８はゲート配線１にＯＮ電圧（走査電圧）が印加されるとＯＮ状態になり、ソース配線２に印加される信号電圧を画素電極３に与えて画素電極３と対向電極で挟まれた液晶層（各画素を構成する液晶容量１０）を充電するようになっている。
【００２３】
この画素のゲート配線１の次に走査されるゲート配線１は付加容量用共通配線としても機能し、図２に示すように、画素電極３の一部である付加容量電極４ａ、５ａと層間絶縁膜１２を介して重畳され、その重畳部に充電された信号電圧を保持するための付加容量４、５が形成されて一般にＣｓ  ｏｎ  Ｇａｔｅと称される構造になっている。この付加容量４、５の容量値は、互いに等しくなるように設計されている。
【００２４】
さらに、この画素のゲート配線１の一部は、図３に示すように、補助容量電極（補助容量の下部電極）７ａとして画素電極３の下層に層間絶縁膜１２を介して配置され、その重畳部に補助容量７が形成されている。
【００２５】
この補助容量７の容量値をＣｇｄｒ、ＴＦＴ８のゲートとドレイン間の寄生容量９の容量値をＣｇｄｔｆｔ、各画素を構成する液晶層の中間表示時における容量値をＣｌｃ、各付加容量４、５の容量値をＣｓとすると、補助容量７の容量値Ｃｇｄｒが下記式（Ａ）を満たすように補助容量７を設計する。
【００２６】
Ｃｇｄｒ＝Ｃｇｄｔｆｔ・Ｃｓ／（Ｃｌｃ＋Ｃｓ）・・・（Ａ）
このように構成された本実施形態１の液晶表示装置において、図１、図２および図４に示すように、層間絶縁膜１２に絶縁不良（以下、Ｃｓ−Ｄリークと称する）１１が発生し、付加容量５に電荷が蓄積できない欠陥が発生した場合を考える。ノーマリホワイト型の液晶表示装置では、Ｃｓ−Ｄリーク１１が発生すると、ＴＦＴ８を経由して画素電極３をＯＮさせる信号電圧が保持できなくなるため、その画素は致命的な欠陥である輝点欠陥となる。このような画素欠陥を修正する方法について、以下に説明する。
【００２７】
図４に示す等価回路において、Ｃｓ−Ｄリーク１１が発生する前の容量比をαとすると、容量比αは下記式（Ｂ）で表される。
【００２８】
α＝（Ｃｇｄｔｆｔ＋Ｃｇｄｒ）／（Ｃｇｄｔｆｔ＋Ｃｇｄｒ＋２Ｃｓ＋Ｃｌｃ）・・・（Ｂ）
一般に、この容量比αに比例して画素電極のＯＮ電圧が引き込まれ、表示状態のコントラストが低下することが知られている。
【００２９】
Ｃｓ−Ｄリーク１１が発生した場合に、これを解消するためにＣｓ−Ｄリーク１１が生じた付加容量５を回路から切り離すと、容量比αｒ１は下記式（Ｃ）で表される。
【００３０】
αｒ１＝（Ｃｇｄｔｆｔ＋Ｃｇｄｒ）／（Ｃｇｄｔｆｔ＋Ｃｇｄｒ＋Ｃｓ＋Ｃｌｃ）・・・（Ｃ）
上記式（Ｂ）および（Ｃ）においてＣｓ＞０であるため、αｒ１＞αとなる。よって、ノーマルホワイト型液晶表示装置ではαで表される正常状態の画素の表示状態よりも、αｒ１で表される修正後の画素の表示状態が明るくなり、完全に修正することができない。
【００３１】
さらに、補助容量Ｃｓを切り離すと、容量比αｒ２は下記式（Ｄ）で表される。
【００３２】
αｒ２＝Ｃｇｄｔｆｔ／（Ｃｇｄｔｆｔ＋Ｃｓ＋Ｃｌｃ）・・・（Ｄ）
ここで、修正前後で容量比が変化しないように、Ｃｄｇｒを設計すれば、修正後の画素の表示状態は正常画素の表示状態と同じになる。よって、α＝αｒ２とすると、
（Ｃｇｄｔｆｔ＋Ｃｇｄｒ）／（Ｃｇｄｔｆｔ＋Ｃｇｄｒ＋２Ｃｓ＋Ｃｌｃ）＝Ｃｇｄｔｆｔ／（Ｃｇｄｔｆｔ＋Ｃｓ＋Ｃｌｃ）
（Ｃｇｄｔｆｔ＋Ｃｇｄｒ）・（Ｃｇｄｔｆｔ＋Ｃｓ＋Ｃｌｃ）
＝Ｃｇｄｔｆｔ・（Ｃｇｄｔｆｔ＋Ｃｇｄｒ＋２Ｃｓ＋Ｃｌｃ）
∴Ｃｇｄｒ＝Ｃｇｄｔｆｔ・Ｃｓ（Ｃｓ＋Ｃｌｃ）・・・（Ａ）
となり、上述した式（Ａ）が成立する。従って、この式（Ａ）を満足するように補助容量７を設計すれば、Ｃｓ−Ｄリークが発生しても画素の表示状態を正常画素に対して劣化させることなく、完全に画素欠陥を修正することができる。例えば、補助容量の容量値Ｃｇｄｒ、ＴＦＴのゲートとドレイン間の寄生容量値Ｃｇｄｔｆｔ、各画素を構成する液晶層の中間表示時における容量値をＣｌｃおよび各付加容量の容量値Ｃｓの関係は、図１５に示すようになる。
【００３３】
このときの修正方法としては、ＹＡＧレーザ等を用いてＣｓ−Ｄリーク１１が発生している付加容量５および補助容量７を切り離せば良い。例えば、図１の１５に示す部分において、付加容量５の付加容量電極（画素電極の一部）と画素電極３（付加容量電極以外の部分）を切り離し、補助容量７の補助容量電極（ゲート配線の一部）７ａとゲート配線１（補助容量電極以外の部分）を切り離すことができる。この修正に使用可能なレーザとしては、ＹＡＧレーザに限られず、ＹＬＦレーザ等の他の固体レーザを用いてもよく、エキシマレーザ等の希ガスを使用するレーザを用いてもよい。
【００３４】
（実施形態２）
図５は実施形態２のアクティブマトリックス型液晶表示装置（以下、液晶表示装置と称する）の１画素分を示す平面図であり、図６は図５のＣ−Ｃ’線部分の断面図であり、図７は図５のＤ−Ｄ’線部分の断面図であり、図８はその等価回路図を示している。
【００３５】
この液晶表示装置は、図５に示すように、基板（透明基板）１３上に走査配線であるゲート配線１、付加容量用共通配線（以下、コモン配線と称する）６、信号配線であるソース配線２、ＴＦＴ８および画素電極３等を設けた配線基板を備えている。この配線基板と共通電極（図示せず）が設けられた対向基板とが所定の空隙を隔てて貼り合わせられ、その空隙に液晶が封入されて液晶パネルが構成されている。
【００３６】
ゲート配線１、コモン配線６およびソース配線２は各々複数本が基板１３上に一定間隔を開けて平行に設けられ、ゲート配線１とコモン配線６は交互に設けられている。また、ゲート配線１およびコモン配線６は、ソース配線２と交差（ここでは直交）して設けられている。ゲート配線１およびコモン配線６は層間絶縁膜（ゲート絶縁膜）１２で覆われ、その層間絶縁膜１２上に画素毎にソース配線２が設けられている。隣り合うゲート配線１、１と隣り合うソース配線２、２で区切られた領域毎に画素電極３が設けられ、両配線１、２の交差部近傍にはＴＦＴ８が設けられている。ＴＦＴ８はゲート配線１にＯＮ電圧（走査電圧）が印加されるとＯＮ状態になり、ソース配線２に印加される信号電圧を画素電極３に与えて画素電極３と対向電極で挟まれた液晶層（各画素を構成する液晶容量１０）を充電するようになっている。
【００３７】
隣り合う２本のゲート配線１、１の間に平行に配されるコモン配線６は、図６に示すように、画素電極３の一部である付加容量電極４ａ、５ａと層間絶縁膜１２を介して重畳され、その重畳部に充電された信号電圧を保持するための付加容量４、５が形成されて一般にＣｓ  ｏｎ  Ｃｏｍｍｏｎと称される構造になっている。この付加容量４、５の容量値は、互いに等しくなるように設計されている。
【００３８】
さらに、画素電極３の一部は、図７に示すように、補助容量電極（補助容量の上部電極）７ｂとしてゲート配線１と層間絶縁膜１２を介して重畳され、その重畳部に補助容量７が形成されている。
【００３９】
この補助容量７の容量値をＣｇｄｒ、ＴＦＴ８のゲートとドレイン間の寄生容量９の容量値をＣｇｄｔｆｔ、各画素を構成する液晶層の中間表示時における容量値をＣｌｃ、各付加容量４、５の容量値をＣｓとすると、補助容量７の容量値Ｃｇｄｒが下記式（Ａ）を満たすように補助容量７を設計する。
【００４０】
Ｃｇｄｒ＝Ｃｇｄｔｆｔ・Ｃｓ／（Ｃｌｃ＋Ｃｓ）・・・（Ａ）
このように構成された本実施形態２の液晶表示装置において、図５、図６および図８に示すように、層間絶縁膜１２に絶縁不良（以下、Ｃｓ−Ｄリークと称する）１１が発生し、付加容量５に電荷が蓄積できない欠陥が発生した場合を考える。ノーマリホワイト型の液晶表示装置では、Ｃｓ−Ｄリーク１１が発生すると、ＴＦＴ８を経由して画素電極３をＯＮさせる信号電圧が保持できなくなるため、その画素は致命的な欠陥である輝点欠陥となる。このような画素欠陥を修正する方法について、以下に説明する。
【００４１】
図８に示す等価回路において、Ｃｓ−Ｄリーク１１が発生する前の容量比をαとすると、容量比αは下記式（Ｂ）で表される。
【００４２】
α＝（Ｃｇｄｔｆｔ＋Ｃｇｄｒ）／（Ｃｇｄｔｆｔ＋Ｃｇｄｒ＋２Ｃｓ＋Ｃｌｃ）・・・（Ｂ）
一般に、この容量比αに比例して画素電極のＯＮ電圧が引き込まれ、表示状態のコントラストが低下することが知られている。
【００４３】
Ｃｓ−Ｄリーク１１が発生した場合に、これを解消するためにＣｓ−Ｄリーク１１が生じた付加容量５を回路から切り離すと、容量比αｒ１は下記式（Ｃ）で表される。
【００４４】
αｒ１＝（Ｃｇｄｔｆｔ＋Ｃｇｄｒ）／（Ｃｇｄｔｆｔ＋Ｃｇｄｒ＋Ｃｓ＋Ｃｌｃ）・・・（Ｃ）
上記式（Ｂ）および（Ｃ）においてＣｓ＞０であるため、αｒ１＞αとなる。よって、ノーマルホワイト型液晶表示装置ではαで表される正常状態の画素の表示状態よりも、αｒ１で表される修正後の画素の表示状態が明るくなり、完全に修正することができない。
【００４５】
さらに、補助容量Ｃｓを切り離すと、容量比αｒ２は下記式（Ｄ）で表される。
【００４６】
αｒ２＝Ｃｇｄｔｆｔ／（Ｃｇｄｔｆｔ＋Ｃｓ＋Ｃｌｃ）・・・（Ｄ）
ここで、修正前後で容量比が変化しないように、Ｃｄｇｒを設計すれば、修正後の画素の表示状態は正常画素の表示状態と同じになる。よって、α＝αｒ２とすると、
（Ｃｇｄｔｆｔ＋Ｃｇｄｒ）／（Ｃｇｄｔｆｔ＋Ｃｇｄｒ＋２Ｃｓ＋Ｃｌｃ）
＝Ｃｇｄｔｆｔ／（Ｃｇｄｔｆｔ＋Ｃｓ＋Ｃｌｃ）
（Ｃｇｄｔｆｔ＋Ｃｇｄｒ）・（Ｃｇｄｔｆｔ＋Ｃｓ＋Ｃｌｃ）
＝Ｃｇｄｔｆｔ・（Ｃｇｄｔｆｔ＋Ｃｇｄｒ＋２Ｃｓ＋Ｃｌｃ）
∴Ｃｇｄｒ＝Ｃｇｄｔｆｔ・Ｃｓ（Ｃｓ＋Ｃｌｃ）・・・（Ａ）
となり、上述した式（Ａ）が成立する。従って、この式（Ａ）を満足するように補助容量７を設計すれば、Ｃｓ−Ｄリークが発生しても画素の表示状態を正常画素に対して劣化させることなく、完全に画素欠陥を修正することができる。
【００４７】
このときの修正方法としては、ＹＡＧレーザ等を用いてＣｓ−Ｄリーク１１が発生している付加容量５および補助容量７を切り離せば良い。例えば、図５の１５に示す部分を切断することにより、付加容量５および補助容量７を切り離すことができる。この修正に使用可能なレーザとしては、ＹＡＧレーザに限られず、ＹＬＦレーザ等の他の固体レーザを用いてもよく、エキシマレーザ等の希ガスを使用するレーザを用いてもよい。
【００４８】
上記実施形態１および実施形態２ではノーマリホワイトモードの場合について説明したが、ノーマリブラックモードの場合についても同様に、修正後の画素を正常画素と同等の表示状態にして完全に修復することができる。
【００４９】
【発明の効果】
以上詳述したように、本発明によれば、従来技術では困難であった、付加容量部における層間絶縁膜の欠損等に起因するリーク不良を、構成を複雑にすることなく、隣接する正常画素と同等の表示状態に修復することが可能となる。また、ノーマリホワイトモードのアクティブマトリックス型液晶表示装置では、付加容量のリーク不良は重度の欠陥として扱われる輝点欠陥となるが、本発明によれば正常画素との輝度差が生じないので、良品率の向上と大幅なコストダウンを図ることができる。
【図面の簡単な説明】
【図１】実施形態１のアクティブマトリックス型液晶表示装置の１画素分の構成を示す平面図である。
【図２】図１のＡ−Ａ’線部分の断面図である。
【図３】図１のＢ−Ｂ’線部分の断面図である。
【図４】実施形態１のアクティブマトリックス型液晶表示装置の１画素分の等価回路図である。
【図５】実施形態２のアクティブマトリックス型液晶表示装置の１画素分の構成を示す平面図である。
【図６】図５のＣ−Ｃ’線部分の断面図である。
【図７】図５のＤ−Ｄ’線部分の断面図である。
【図８】実施形態２のアクティブマトリックス型液晶表示装置の１画素分の等価回路図である。
【図９】従来のアクティブマトリックス型液晶表示装置の１画素分の構成を示す平面図である。
【図１０】図９のアクティブマトリックス型液晶表示装置の１画素分の等価回路図である。
【図１１】他の従来のアクティブマトリックス型液晶表示装置の１画素分の構成を示す平面図である。
【図１２】図１１のアクティブマトリックス型液晶表示装置の１画素分の等価回路図である。
【図１３】他の従来のアクティブマトリックス型液晶表示装置の１画素分の構成を示す平面図である。
【図１４】図１３のアクティブマトリックス型液晶表示装置の１画素分の等価回路図である。
【図１５】本発明における補助容量の容量値Ｃｇｄｒ、ＴＦＴのゲートとドレイン間の寄生容量値Ｃｇｄｔｆｔ、各画素を構成する液晶層の中間表示時における容量値をＣｌｃおよび各付加容量の容量値Ｃｓの関係を示す図である。
【符号の説明】
１  ゲート配線
２  ソース配線
３  画素電極
４、５  付加容量Ｃｓ
４ａ、５ａ  付加容量電極
６  付加容量用共通配線
７  補助容量Ｃｇｄｒ
７ａ、７ｂ  補助容量電極
８  ＴＦＴ
９  ＴＦＴのゲートとドレイン間の寄生容量Ｃｄｇｔｆｔ
１０  画素電極と対向電極間の液晶容量Ｃｌｃ
１１  付加容量電極と付加容量用共通配線間のリーク
１２  層間絶縁膜（ゲート絶縁膜）
１３  基板（透明基板）
１５  切り離し部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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