(57)【特許請求の範囲】
【請求項１】
列選択ゲートによりビットラインと接続されてデータを受け、入出力センスアンプで感知増幅する第１データパスと、該第１データパスのデータを受ける第２データパスと、制御信号に従い選択的に導通して前記第２データパスのデータを伝送するスイッチ手段と、該スイッチ手段により伝送されるデータを貯蔵するラッチ手段をもつ第３データパスと、レピータを介し前記第３データパスのデータを受ける第４データパスと、所定のエネーブル信号に応答して前記第４データパスのデータから出力データを発生するデータ出力バッファと、を備えた半導体メモリ装置において、
前記第４データパスと前記データ出力バッファとの間に、所定の制御信号に応答して導通する第２のスイッチ手段と、該第２のスイッチ手段により伝送されるデータを貯蔵する第２のラッチ手段と、を所定モードでの高速アクセスのために更に備えたことを特徴とする半導体メモリ装置。
【請求項２】
第２のスイッチ手段の制御信号が列アドレスストローブ信号に基づく請求項１記載の半導体メモリ装置。
【請求項３】
出力エネーブル信号に基づいて第２のラッチ手段の出力を制御するラッチ出力制御手段を更に備える請求項２記載の半導体メモリ装置。
【請求項４】
各スイッチ手段が伝送ゲートである請求項１〜３のいずれか１項に記載の半導体メモリ装置。
【請求項５】
所定モードが拡張データ出力モードである請求項１〜４のいずれか１項に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に、そのカラム線からデータ出力バッファへ至るまでのデータ出力パス（経路）に関する。
【０００２】
【従来の技術】
半導体メモリ装置においては、データ出力の高速化が高集積化と共にその性能向上にとって重要である。このために、出力過程を簡素化し、或いは出力パスをできるだけ短く設計する研究が進められている。しかし、半導体メモリ装置に多機能が要求されるにつれてメモリの内部構成は複雑な設計となっており、このような複雑な構成においてデータ衝突もなく高速にデータを出力するということは相当難しい問題である。
【０００３】
ノーマルモードの動作の他に多様なモード、例えばニブルモードやページモード、或いは拡張データ出力（Extended Data Out:ＥＤＯ）モード等のモードを設定し、一度のアクセスサイクルの間により多くのデータビットをアクセスする方式が、メモリ装置の高速化手法の一つとして提案されている。即ち、通常のノーマルモードの場合、列アドレスストローブ信号ＣＡＳＢ（＝バーＣＡＳ）の示すプリチャージ区間でデータはトライステート(tri-state) 状態にされ、そして、列アドレスストローブ信号ＣＡＳＢの活性化でアドレス入力を受けて出力されるのが、データの出力過程であった。ところが例えばＥＤＯモードでは、列アドレスストローブ信号ＣＡＳＢのプリチャージ区間で前のデータを維持し、次のサイクルで発生する出力データが前と同じ状態の場合は前のデータをそのまま出力するようにし、次のサイクルの出力データが前のデータと異なる場合にフルトランジション(full transition) するようなデータ出力過程としている。このＥＤＯモードの長所は、列アドレスストローブ信号ＣＡＳＢのプリチャージ区間でも出力データとして前データが維持されるので、ページサイクル(page cycle)を減らすことができるという点にある。
【０００４】
図１に、一例としてＤＲＡＭにおけるデータ出力パスの例を示す。システム（図示せず）から読出動作を遂行するための制御信号として提供される行アドレスストローブ信号ＲＡＳＢ（＝バーＲＡＳ）及び列アドレスストローブ信号ＣＡＳＢが論理“ロウ”にトグリング(toggling)され活性状態になると、チップ内部でこれら信号に同期する各種内部制御信号が発生され、この内部制御信号に従う所定のタイミングで順次に動作が進んで所望の読出動作が実行される。最近の一般的なメモリ装置においては、チップ面積を縮小するため基本的にアドレスマルチプレキシング方式を使用しているが、これは、１アドレスラインを行アドレスストローブ信号ＲＡＳＢと列アドレスストローブ信号ＣＡＳＢに従って制御し、入力されるアドレスをそれぞれ行アドレス又は列アドレスとして認識する方式である。
【０００５】
アドレス入力により例えばメモリセル１２が選択されると仮定すると、行アドレスの指定で該当するワードラインＷＬが選択されて昇圧したワードライン電圧が供給され、セルデータとビットラインＢＬｉとの間の電荷分配(charge sharing)が遂行される。この電荷分配の遂行により、ビットライン対ＢＬｉ，バーＢＬｉの間にセルデータに従う電圧差が発生し、これをセンスアンプ１４，１６が感知増幅してビットライン対ＢＬｉ，バーＢＬｉの電圧をデベロープ(develop) させる。即ち、電荷分配で数十〜数百ｍＶの電圧差となるビットライン対ＢＬｉ，バーＢＬｉの電圧は、Ｎ形センスアンプ１６とＰ形センスアンプ１４による負(negative)増幅と正(positive)増幅動作で、電源電圧ＶＣＣレベルと接地電圧ＶＳＳレベルへデベロープされる。
【０００６】
このようにビットライン対ＢＬｉ，バーＢＬｉの電圧がＣＭＯＳレベルまで十分にデベロープされると、列デコーダ（図示略）による列アドレスのデコーディングに従い該当する列選択ラインＣＳＬが活性化され、列選択ゲート１８，２０が選択される。これにより、ビットライン対ＢＬｉ，バーＢＬｉの電圧が入出力ライン対ＩＯｉ，バーＩＯｉへ伝達され、つまり第１データパス(FIRST DATA PATH) に送られる。こうして読出された第１データパスのデータは、入出力センスアンプ３４で更に感知増幅されて第２データパス(SECOND DATA PATH)へ伝送される。そして、スイッチ手段の伝送ゲート３８の制御端子に制御信号ＰＦＤＢＳｉ１，ＰＦＤＢＳｉＢ１が印加されて入出力ラインブロックの選択が行われると、第２データパスのデータは第３データパス(THIRD DATA PATH) へ伝送されてラッチ回路４０で一時的に貯蔵される。尚、ＰＭＯＳトランジスタＰ１，Ｐ２は、データ出力パスのプリチャージ信号ＰＤＯＰｉ，ＰＤＯＰｉＰに従って第２及び第３データパスをプリチャージするために設けられている。
【０００７】
第３データパスに現れたデータは、レピータ(REPEATER)４２を経て第４データパス(FOURTH DATA PATH)へ伝達され、この第４データパスのデータがデータ出力バッファ４４へ入力される。データ出力バッファ４４は、エネーブル信号ＰＴＲＳＴに応答して第４データパスのデータに従う出力データＤＯＵＴを発生し、該データがパッド（図示略）を通じてチップ外部へ出力される。こうして１ビットのデータ読出動作が完了する。
【０００８】
【発明が解決しようとする課題】
上記のような従来のデータパスの場合、データ出力バッファ４４は、エネーブル信号ＰＴＲＳＴに従い列アドレスストローブ信号ＣＡＳＢに関係なくエネーブルされ、行アドレスストローブ信号ＲＡＳＢと列アドレスストローブ信号ＣＡＳＢが共にプリチャージ状態を維持するときにディスエーブルされる。ＥＤＯモードでは列アドレスストローブ信号ＣＡＳＢがプリチャージ区間にあるときにその前のデータを維持しなければならないので、第２データパスと第３データパスとの間の伝送ゲートに対して列アドレスストローブ信号ＣＡＳＢに同期した制御信号を使用し、列アドレスストローブ信号ＣＡＳＢのプリチャージ区間では第３データパスへのデータ入力を抑止して前データを維持することにより、有効データの維持を可能にしている。
【０００９】
このような回路で、列アドレスストローブ信号ＣＡＳＢにより次のデータを出力しようとするときにアクセス時間が長くなるという問題点が生じる。即ち、第２データパスと第３データパスとの間にある伝送ゲートにより次のデータの伝送を調整することになっているが、この場合、次の伝送ゲートがオンしてから第３データパス、レピータ、第４データパスを経なければならないので、次の有効データがデータ出力バッファ４４まで送られる際の遅延区間がノーマルモードと比較しても長い。従って、より高速のアクセスが可能なデータ出力パスを備えた半導体メモリ装置の提供を本発明の目的とする。
【００１０】
【課題を解決するための手段】
この目的のために本発明は、列選択ゲートによりビットラインと接続されてデータを受け、入出力センスアンプで感知増幅する第１データパスと、該第１データパスのデータを受ける第２データパスと、アドレス信号に従い選択的に導通して前記第２データパスのデータを伝送するスイッチ手段と、該スイッチ手段により伝送されるデータを貯蔵するラッチ手段をもつ第３データパスと、レピータを介し前記第３データパスのデータを受ける第４データパスと、所定のエネーブル信号に応答して前記第４データパスのデータから出力データを発生するデータ出力バッファと、を備えた半導体メモリ装置において、前記第４データパスと前記データ出力バッファとの間に、所定の制御信号に応答して導通する第２のスイッチ手段と、該第２のスイッチ手段により伝送されるデータを貯蔵する第２のラッチ手段と、を所定モードでの高速アクセスのために更に備えることを特徴とする。第２のスイッチ手段の制御信号は列アドレスストローブ信号に基づくものとし、この場合、メモリの出力エネーブル信号に基づいて第２のラッチ手段の出力を制御するラッチ出力制御手段を更に備えるようにしておくとよい。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して説明する。図中の共通部分には同じ符号を付して説明する。
【００１２】
図２に、データ出力パスの一例を示す。この例のデータ出力パスは、第４データパスとデータ出力バッファ４４との間に、所定の制御信号として例えば列アドレスストローブ信号ＣＡＳＢに従う制御信号ＰＣＤ，ＰＣＤＢ（反転）により導通制御される第２のスイッチ手段の伝送ゲート４６とラッチ回路４８とを接続してある。これを除いては図１と同様の構成をもつ。ラッチ回路４８は、ラッチ用の直列インバータＩ１，Ｉ２と、メモリの出力エネーブル信号ＯＥＢ（＝バーＯＥ）に従う信号ＰＤＯＰＤを反転するインバータＩ３により制御され、インバータＩ２の出力ノードを接地させるラッチ出力制御用のＮＭＯＳトランジスタＮ１と、を備えている。
【００１３】
行アドレスストローブ信号ＲＡＳＢ及び列アドレスストローブ信号ＣＡＳＢに応答して各種内部制御信号が発生され、この内部制御信号に従い所定のタイミングで順次に動作が進められて所望の読出動作が実行される。ここでもメモリセル１２が選択されると仮定すると、行アドレスの指定で該当するワードラインＷＬが選択されて昇圧したワードライン電圧が供給され、それによりセルデータとビットラインＢＬｉとの間に電荷分配が遂行される。電荷分配によりビットライン対ＢＬｉ，バーＢＬｉ間にはセルデータに従う電圧差が発生し、この電圧差がセンスアンプ１４，１６で感知増幅されビットライン対ＢＬｉ，バーＢＬｉの電圧がデベロープされる。即ち、電荷分配で数十〜数百ｍＶの電圧差を有するビットライン対ＢＬｉ，バーＢＬｉは、Ｎ形センスアンプ１６とＰ形センスアンプ１４による負増幅と正増幅で電源電圧ＶＣＣレベルと接地電圧ＶＳＳレベルへデベロープされる。このようにビットライン対ＢＬｉ，バーＢＬｉの電圧がＣＭＯＳレベルまで十分にデベロープされると、列デコーダによる列アドレスのデコーディングで該当列選択ラインＣＳＬが活性化され、列選択ゲート１８，２０が選択されてビットライン対ＢＬｉ，バーＢＬｉの電圧が入出力ライン対ＩＯｉ，バーＩＯｉへ伝達され、つまり第１データパスへ送られる。
【００１４】
第１データパスへ送られたデータは入出力センスアンプ３４で更に感知増幅され、第２データパスへ伝送される。そして、伝送ゲート３８の制御信号ＰＦＤＢＳｉ１，ＰＦＤＢＳｉＢ１が提供されることで第２データパスから第３データパスへデータが伝送され、ラッチ回路４０で一時的に貯蔵される。この第３データパスのデータはレピータ４２を経て第４データパスに伝達され、これによる第４データパスのデータは、列アドレスストローブ信号ＣＡＳＢの活性化に応じて導通する伝送ゲート４６を介しラッチ回路４８へ伝達され、データ出力バッファ４４へ入力される。データ出力バッファ４４は、エネーブル信号ＰＴＲＳＴに応答してラッチ回路４８のラッチデータに従う出力データＤＯＵＴを発生し、この出力データがパッドを通じてチップ外部へ出力される。こうして１ビットのデータ読出動作が完了する。
【００１５】
本実施形態において、第２データパスと第３データパスとの間の伝送ゲート３６，３８は、制御信号に応答して第２データパスのデータを列アドレスストローブ信号ＣＡＳＢの活性化前に第４データパスまで伝達させるようにでき、ＥＤＯモードでは列アドレスストローブ信号ＣＡＳＢにより伝送ゲート４６をスイッチングしてデータ出力バッファ４４へデータ入力する。これにより、拡張データ出力モードのアクセスにおいて遅延区間が短くなり、従来に比べ３〜４ｎｓの時間利得が発生する。尚、伝送ゲート４６はＥＤＯモードではないノーマルモードの場合には常に導通状態を維持するように設計される。つまり、従来と比較して同じ機能を遂行すると共にＥＤＯモードでアクセス時間を短縮した高速動作用の半導体メモリ装置が実現される。
【００１６】
図３は、ＥＤＯモードでの読出サイクルを示したタイミング図である。図示のように、列アドレスストローブ信号ＣＡＳＢの遷移に応答して生成される制御信号ＰＣＤにより、データ出力バッファ４４直前の伝送ゲート４６を制御するようにしたことで、本実施形態の出力タイミングＤＯＵＴ１は、従来の出力タイミングＤＯＵＴ２に比べ期間Ｅだけ速くなっており、それだけ速い読出が可能であることがわかる。
【００１７】
また図４は、出力エネーブル信号ＯＥＢにより制御されるときのデータ出力関係のタイミング図である。信号ＰＤＯＰＤが論理“ハイ”で提供される期間で出力データＤＯＵＴが発生し、信号ＰＤＯＰＤが論理“ロウ”で提供される期間Ｔ１では出力データＣＯＵＴが抑止されている。即ち、信号ＰＤＯＰＤに従いＮＭＯＳトランジスタＮ１がオンオフすることで、インバータＩ２の出力ノードが接地されるようにしてあるからである。
【図面の簡単な説明】
【図１】従来技術によるデータ出力パスを示す回路図。
【図２】本発明によるデータ出力パスの実施形態を示す回路図。
【図３】図２の回路のＥＤＯモードにおける信号波形図。
【図４】図２の回路の出力エネーブル信号による出力時の信号波形図。
【符号の説明】
４６  スイッチ手段（伝送ゲート）
４８  ラッチ手段（ラッチ回路）
【図１】
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【図２】
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【図３】
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【図４】
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