(57)【特許請求の範囲】
【請求項１】
同じ構成を有する複数の遅延セルからなる第１の遅延線および第２の遅延線を持ち、前記第１の遅延線で補正すべき遅延量を評価し、評価した遅延量を前記第２の遅延線に反映させるように第２の遅延線の遅延セルの段数を決定することにより、第１のクロック信号と位相の合った第２のクロック信号を生成するクロック同期遅延制御回路と、
前記第２の遅延線の前記決定された段数の遅延セルの出力および前記決定された段数より多いかまたは少ない段数の遅延セルを経由した出力のうちの少なくとも２つの出力の位相を混合し、前記第２のクロック信号を生成する位相混合回路と、
前記第１のクロック信号と前記第２のクロック信号の位相差を検出する手段と、
前記位相差を検出する手段による検出出力に基づいて、前記位相混合回路の２入力の混合割合をフィードバック制御する制御手段
とを具備することを特徴とする遅延補償回路。
【請求項２】
第１のクロック信号が入力する入力バッファ回路と、
前記入力バッファ回路の出力信号が入力する遅延モニタ回路と、
前記遅延モニタ回路の出力信号が入力し、同じ構成を有する複数の遅延セルが直列接続されてなる第１の遅延線と、
前記第１の遅延線と同じ構成を有する遅延セルが複数直列接続されてなる第２の遅延線と、
前記第１の遅延線で測定された遅延量を前記第２の遅延線に反映させ、第１の遅延線を伝播してきた信号を第２の遅延線に伝播させる制御回路と、
前記第２の遅延線の出力側に接続され、該第２の遅延線の遅延セルと同一構成の遅延セルおよびその出力を取り出す手段と、
前記第２の遅延線の出力および前記第２の遅延線の後段の遅延セルの出力の位相を混合する位相混合回路と、
前記位相混合回路で生成された信号により第２のクロック信号を出力するクロックドライバ回路
とを具備し、前記遅延モニタ回路は、前記入力バッファ回路、位相混合回路およびクロックドライバ回路の各遅延時間の和に等しい遅延時間を有することを特徴とする遅延補償回路。
【請求項３】
第１のクロック信号が入力する入力バッファ回路と、
前記入力バッファ回路の出力信号が入力する遅延モニタ回路と、
前記遅延モニタ回路の出力信号が入力し、同じ構成を有する複数の遅延セルが直列接続されてなる第１の遅延線と、
前記第１の遅延線と同じ構成を有する遅延セルが複数直列接続されてなる第２の遅延線と、
前記第１の遅延線で測定された遅延量を前記第２の遅延線に反映させ、第１の遅延線を伝播してきた信号を第２の遅延線に伝播させる制御回路と、
前記第２の遅延線の出力段遅延セルの出力を取り出すとともに前記出力段遅延セルの前段の遅延セルの出力を取り出す手段と、
前記手段により取り出された２つの出力の位相を混合する位相混合回路と、
前記位相混合回路で生成された信号により第２のクロック信号を出力するクロックドライバ回路
を具備し、前記遅延モニタ回路は、前記入力バッファ回路、位相混合回路およびクロックドライバ回路の各遅延時間の和に等しい遅延時間を有することを特徴とする遅延補償回路。
【請求項４】
第１のクロック信号が入力する入力バッファ回路と、
前記入力バッファ回路の出力信号が入力する遅延モニタ回路と、
前記遅延モニタ回路の出力信号が入力し、同じ構成を有する複数の遅延セルが直列接続されてなる第１の遅延線と、
前記入力バッファ回路の出力信号が入力し、前記第１の遅延線と同じ構成を有する遅延セルが複数直列接続されてなる第２の遅延線と、
前記第１の遅延線で測定された遅延量を前記第２の遅延線に反映させ、前記入力バッファ回路の出力信号を反映させた遅延量で第２の遅延線から出力させる制御回路と、
前記第２の遅延線の出力段遅延セルの出力を取り出すとともに前記出力段遅延セルの前段の遅延セルの出力を取り出す手段と、
前記手段により取り出された２つの出力の位相を混合する位相混合回路と、
前記位相混合回路で生成された信号により第２のクロック信号を出力するクロックドライバ回路
とを具備し、前記遅延モニタ回路は、前記入力バッファ回路、位相混合回路およびクロックドライバ回路の各遅延時間の和に等しい遅延時間を有することを特徴とする遅延補償回路。
【請求項５】
第１のクロック信号が入力する入力バッファ回路と、
前記入力バッファ回路の出力信号が入力する遅延モニタ回路と、
前記遅延モニタ回路の出力信号が入力し、同じ構成を有する複数の遅延セルが直列接続されてなる第１の遅延線と、
前記入力バッファ回路の出力信号が入力し、前記第１の遅延線と同じ構成を有する遅延セルが複数直列接続されてなる第２の遅延線と、
前記第１の遅延線で測定された遅延量を前記第２の遅延線に反映させ、前記入力バッファ回路の出力信号を反映させた遅延量で第２の遅延線から出力させる制御回路と、
前記第２の遅延線の出力側に接続され、該第２の遅延線の遅延セルと同一構成の遅延セルとその出力を取り出す手段を具備し、
前記第２の遅延線の出力および前記第２の遅延線の後段の遅延セルの出力の位相を混合する位相混合回路と、
前記位相混合回路で生成された信号により第２のクロック信号を出力するクロックドライバ回路
とを具備し、前記遅延モニタ回路は、前記入力バッファ回路、位相混合回路およびクロックドライバ回路の各遅延時間の和に等しい遅延時間を有することを特徴とする遅延補償回路。
【請求項６】
前記第１のクロック信号と前記第２のクロック信号の位相差を検出する手段と、該手段による検出出力に基づいて、前記位相混合回路の２入力の混合割合をフィードバック制御する制御手段をさらに具備することを特徴とする請求項２乃至５のいずれか１項に記載の遅延補償回路。
【請求項７】
前記各遅延セルの遅延量が可変であることを特徴とする請求項１乃至６記載のいずれか１項に記載の遅延補償回路。
【請求項８】
前記各遅延セルの可変遅延量を固定する手段を有することを特徴とする請求項７記載の遅延補償回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック同期型半導体集積回路装置などに用いられる位相補償用の遅延補償回路に関する。
【０００２】
【従来の技術】
位相補償用の遅延補償回路としては種々のものが提案・使用されてきているが、本発明に関するものは、「IEEE Journal of Solid-State Circuits, Vol.31, No. 11, Nov. 1996 ： A 2.5-ns Clock Access， 250-MHz, 256-Mb SDRAM with Synchronous Mirror Delay」に述べられているSynchronous Mirror Delay（SMD ）と、「IEICE Trans. Electron.，Vol.E79 −C ，No.6，June1996: Digital Delay Locked Loop and Design Technique for High-Speed Synchronous Interface 」に述べられているMeasure Controlled DLL（MCDLL ）などに開示されている。
【０００３】
これらのSMD,MCDLL は、外部クロックのレシーバ部での遅延と内部クロックのドライバ部での遅延に相当する量とクロックの１周期との差をデジタル・ゲートの段数で評価し、その評価した遅延量を同じ構成のデジタル・ゲートを用いて外部クロックのレシーバ部と内部クロックのドライバ部に挿入し、外部クロックと内部クロックの位相を合わせるものである。つまり、外部クロックと内部生成クロックの位相を位相比較器で比較した結果により外部クロック入力ドライバと内部クロック出力ドライバの間の遅延量を変えるというタイプのものではない。
【０００４】
図５２は、従来例のSMD のブロック構成を示す。
【０００５】
このSMD は、外部クロックExt. Clkを受ける入力レシーバ回路（Ext. Clock Receiver ）21、遅延モニタ回路（Delay Monitor）22、第１の遅延線（DL1 ）23、第２の遅延線（DL2 ）24、第１の遅延線23で測定した遅延モニタの遅延量を第２の遅延線24にフィードバックする制御回路（CONT）25、第２の遅延線24の出力を内部回路に供給する内部クロックドライバ回路（Int. Clock Drive）26により構成される。
【０００６】
前記第１の遅延線23および第２の遅延線24は、それぞれ同じ構成を有する複数の単位遅延素子である遅延セル（Delay Cell）20が直列接続されてなる。制御回路25は、複数のミラー制御ユニット（Mirror Control Unit）からなり、そのユニット数は第１の遅延線23、第２の遅延線24を構成する遅延素子数と同じである。つまり、第１の遅延線23の遅延セル20と、制御回路25のミラー制御ユニットと、第２の遅延線24の遅延セル20とは、１対１に対応している。
【０００７】
ここで、図５２のSMD における位相補償の仕組みを記述する。入力レシーバ回路21での遅延をｔR 、内部クロックドライバ回路26での遅延をｔD 、遅延モニタ回路22での遅延をｔM 、外部クロックExt. Clkの１周期をｔC とする。外部クロックはレシーバ回路21、遅延モニタ回路22を通り、第１の遅延線23を進んでいく。１周期後の外部クロックが信号線ａによって制御回路25に伝送される。
【０００８】
ミラー制御ユニットはカメラのシャッターのような役目を有し、第１の遅延線23を通過するクロックの位置を同定し、第２の遅延線24に伝達する。例えば、第１の遅延線23の中の左から３つ目の遅延セルを通過中に１周期後のクロックが到達すると、制御回路25の中の左から３つ目のミラー制御ユニットのゲートが開き、第１の遅延線23の左から３つ目の遅延セルから第２の遅延線24の左から３つ目の遅延セルへクロックを通過させる。
【０００９】
この動作により、第１の遅延線23と制御回路25で測定される遅延量は、ｔC −ｔM となる。この遅延量がそのまま第２の遅延線24での遅延量となるから、外部クロックExt. Clkが入力してから内部クロックドライバ回路26の出力が出るまでの遅延Δｔは、ｔR ＋ｔM ＋２×（ｔC −ｔM ）＋ｔD となる。
【００１０】
ここで、図５３に示すように、遅延モニタ回路22をレシーバ回路21と内部クロックドライバ回路26のレプリカ構造とし、ｔM ＝ｔR ＋ｔD となるように設計すると、Δｔ＝２×ｔC となり、外部クロックExt. Clkと内部クロックInt. Clkの位相が合うことになる。
【００１１】
図５４は、図５２のSMD の第１の遅延線23、第２の遅延線24、制御回路25の具体的な回路を示している。
【００１２】
ミラー制御ユニットはNANDゲートで構成される。負荷回路27は、制御回路25と同一構成であり、第１の遅延線23の遅延セル20の負荷と第２の遅延線24の遅延セル20の負荷を同じにするためのものである。各遅延セル20は、NANDゲートとインバータで構成される。
【００１３】
図５６は、図５４の回路の入力信号In, Cin を生成する回路を示している。
【００１４】
ミラー制御ユニットが前記したようにシャッターの役目を有するためには、図５４の回路の入力信号In, Cin は遅延セル20の遅延程度のパルス幅でないとその役目を果たせない。また、外部クロックExt. Clkのパルス幅は、普通はPLL 等で生成されるので、クロック周期の半分程度である。
【００１５】
このように、SMD の位相分解能は遅延セル20の遅延量で決まっていて、位相補償の精度を上げるためには、遅延セル20の遅延量は外部クロックExt. Clkのパルス幅より小さくする必要があるので、図５６に示したような回路が必要となる。この回路の構成は遅延セルに合わせる。具体的には、レシーバ回路（図５２中の21）内に組み込まれることになる。
【００１６】
図５５は、図５４中の第１の遅延線23、第２の遅延線24、制御回路25の１ユニット分を抜き出したものであり、図５７に示す信号波形の信号名を参照するためのものである。
【００１７】
第１の遅延線23の遅延セル20のNANDゲートは、一方の入力は前段の遅延セル20の出力F(n-1)であり、もう一方の入力は２段前のミラー制御ユニットの出力M(n-2)である。第１の遅延線23の１段目の遅延セル20は、前段の遅延セルの出力の代わりに遅延モニタ回路（図５２中の22）の出力を受ける。
【００１８】
第２の遅延線24の遅延セル20のNANDゲートは、一方の入力は対応するミラー制御ユニットの出力M(n)であり、もう一方の入力は前段（後進遅延であるから、出力と反対側）の出力B(n+1)（ここで、添え字は、図５５の回路を単位として付ける関係上、前段の添え字が大きくなる）である。第２の遅延線24の入力側から１段目の遅延セル20に対しては、ミラー制御ユニットの出力が存在しないので、電源電圧Vdd が入力する。
【００１９】
図５７は、図５４の回路の動作波形を示す。
【００２０】
１周期後にレシーバ回路（図５２中の21）を通ったクロックパルスCin がｎ段目の遅延セル20で位相が合うものとする。F(n)とCin のNANDがとられると、M(n)のみが"L" となり、それが、B(n)= "H" を引き起こし、B(n-1),B(n-2) に伝播していく。また、第１の遅延線23の遅延セル20のNANDゲートの入力の仕方により、F(n+2)以降にはクロックパルスは伝播していかない。これは、第１の遅延線23の遅延セル20数を大きくして設計しておいた場合（外部クロックExt. Clkが低周波の場合に対応する）、２周期後のクロックに対して動作しないようにするためである。この回路構成により、前述したSMD の動作原理を実現できる。
【００２１】
上記例では、内部クロックInt. Clkの"H" と"L" の期間の差（デューティ比）が等分でない。等分でないと問題がある場合もある。クロック同期型のシンクロナスDRAM,SRAM でデータの入出力を外部クロックの立ち上がりと立下りに行う仕様のもの（DDR ：Double Data Rate）がある。
【００２２】
このDRAM,SRAM は、内部クロックに同期して、データの入出力を行うことになるわけであるから、内部クロックのデューティ比が50％でないと具合が悪い。
【００２３】
このような事情に鑑み、外部クロックExt. Clkに対して180 °位相のずれた内部クロックパルスInt. Clkを生成するように変更したSMD のブロック構成を図５８に示す。
【００２４】
図５８のSMD の回路構成と図５２のSMD の回路構成の差は、図５２のSMD では、第１の遅延線23の遅延セル20の１単位分と、制御回路25のミラー制御ユニットの１単位と、第２の遅延線24の遅延セル20の１単位が対応しているが、図５８のSMD では、第１の遅延線23の遅延セル20の２単位分と、制御回路25のミラー制御ユニットの１単位と、第２の遅延線24の遅延セル20の１単位が対応していることである。
【００２５】
ここで、図５８のSMD における位相補償の仕組みについて説明する。
【００２６】
図５２のSMD と同様に、レシーバ回路21での遅延をｔR 、内部クロックドライバ回路26での遅延をｔD 、遅延モニタ回路22での遅延をｔM 、外部クロックExt. Clkの１周期をｔC とする。外部クロックはレシーバ回路21、遅延モニタ回路22を通り、第１の遅延線23を進んでいく。１周期後の外部クロックが信号線ａによって制御回路25に伝送される。
【００２７】
ミラー制御ユニットはカメラのシャッターのような役目を有し、第１の遅延線23を通過するクロックの位置を同定し、第２の遅延線24に伝達する。例えば、第１の遅延線23の中の左から４つ目の遅延セル20を通過中に１周期後のクロックが到達すると、制御回路25の中の左から２つ目のミラー制御ユニットのゲートが開き、第１の遅延線23の左から４つ目の遅延セル20から第２の遅延線24の左から２つ目の遅延セル20へクロックを通過させる。
【００２８】
この動作により、第１の遅延線23と制御回路25で測定される遅延量は、ｔC −ｔM となる。この遅延量の半分がそのまま第２の遅延線24での遅延量となるから、外部クロックExt. Clkが入力してから内部クロックドライバ回路26の出力が出るまでの遅延Δｔは、ｔR ＋ｔM ＋1.5 ×（ｔC −ｔM ）＋ｔD となる。
【００２９】
ここで、遅延モニタ回路22を、図５９に示すように、レシーバ回路21と内部クロックドライバ回路26のレプリカ構造とし、ｔM ＝２×（ｔR ＋ｔD ）となるように設計すると、Δｔ＝1.5 ×ｔC となり、外部クロックExt. Clkと内部クロックInt. Clkの位相が180 °ずれることになる。
【００３０】
また、図６０に示す回路により、図５２の回路の出力をΦｐ0 に、図５８の回路の出力をΦｐπに入力することにより、出力Φとしてデューティが50％の内部クロックInt. Clkを生成することができる。
【００３１】
図６１は、従来例のMCDLL のブロック構成を、図５２と対比する形で示す。
【００３２】
このMCDLL は、外部クロックExt. Clkを受ける入力レシーバ回路（Ext. Clock Receiver ）21、遅延モニタ回路（Delay Monitor ）22、第１の遅延線（DL1 ）23、第２の遅延線（DL2 ）24、第１の遅延線23で測定した遅延モニタの遅延量を測定する測定回路（制御回路）25、測定回路25の出力から、第２の遅延線24の出力を選択する選択回路（Selector）27と、選択回路27の出力を内部回路に供給する内部クロックドライバ回路（Int. Clock Driver）26により構成される。
【００３３】
「IEICE Trans. Electron.，Vol.E79 −C ，No.6，June1996: Digital Delay Locked Loop and Design Technique for High-Speed Synchronous Interface 」に則して言うなら、第１の遅延線（DL1 ）23と測定回路25が、TIME to DIGITAL converter に対応し、第２の遅延線（DL2 ）24と選択回路（Selector）27が、DIGITAL to TIME converter に対応する。第１の遅延線23および第２の遅延線24は、それぞれ同じ構成を有する単位遅延素子である遅延セル（Delay Cell）20の複数個が直列接続されてなる。
【００３４】
ここで、図６１のMCDLL における位相補償の仕組みを記述する。
【００３５】
図５２のSMD の説明と同様に、外部クロックのレシーバ回路21での遅延をｔR 、内部クロックドライバ回路26での遅延をｔD 、遅延モニタ回路22での遅延をｔM 、クロックの１周期をｔC とする。外部クロックはレシーバ回路21、遅延モニタ回路22を通り、第１の遅延線23を進んでいく。１周期後の外部クロックが信号線ａによって測定回路25に伝送される。
【００３６】
ミラー制御ユニットはカメラのシャッターのような役目を有し、第１の遅延線23を通過するクロックの位置を同定する。この遅延セルの位置は第１の遅延線23での遅延量と遅延モニタ回路22の遅延量を合わせたものが外部クロックの１周期に相当する。
【００３７】
したがって、第１の遅延線23での遅延量はｔC −ｔM と測定され、この遅延量を実現できる遅延セルの数が決定される。この位置を選択回路27に伝達し、第２の遅延線24のどの遅延セルからの出力を内部クロックドライバ回路26に伝達するかを決定する。
【００３８】
例えば、第１の遅延線23の中の左から３つ目の遅延セルを通過中に１周期後のクロックが到達すると、測定回路25が第２の遅延線の左から３つ目の遅延セルの出力を内部クロックドライバへ伝達するように選択回路27を動作させる。第１の遅延線23と測定回路25で測定される遅延量は、ｔC −ｔM であり、これがそのまま第２の遅延線24の遅延量となるから、外部クロックExt. Clkが入力してから内部クロックドライバ回路26の出力が出るまでの遅延Δｔは、ｔR ＋ｔC −ｔM ＋ｔD となる。
【００３９】
ここで、遅延モニタ回路22を、図５３に示したように、レシーバ回路21と内部クロックドライバ回路26のレプリカ構造とし、ｔM ＝ｔR ＋ｔD となるように設計すると、Δｔ＝ｔC となり、外部クロックExt. Clkと内部クロックInt. Clkの位相を合わせることができる。
【００４０】
図６２は、図６１中の第１の遅延線23、第２の遅延線24、測定回路25、選択回路27に相当する部分を「IEICE Trans. Electron, Vol.E79-C,No.6, pp.798 −807 ，June 1996 ： Digital Delay Locked Loop and Design Technique for High-Speed Synchronous Interface」に則して具体化して示す。
【００４１】
ここでは、遅延セル20はインバータ回路で構成されている。
【００４２】
図６２において、Start 信号が入力し、インバータ回路（遅延セル20）の出力が伝播する系列は、図６１中の第１の遅延線23に相当する。また、Stop,/Stop信号が図６２中の上段側（第１の遅延線23）へ供給する部分は、図６１中の測定回路25に相当する。
【００４３】
また、In,/In信号が入力するPMOS FET,NMOS FET と、インバータ回路の出力が伝播する系列は、図６１中の第２の遅延線24に相当し、図６２中の下段側から入力を受ける系列は、図６１中の選択回路27に相当する。
【００４４】
図６３（ａ）は、図６２の回路の入力信号Start を生成するパルス発生回路である。測定回路25のミラー制御ユニットがシャッターの役目を果たすためには、図６２の回路への入力信号Start は遅延セル20の遅延程度のパルス幅であることが必要であり、外部クロックExt. Clkのパルス幅はクロックの周期の半分程度が普通であり、MCDLL の位相分解能は遅延セルの遅延量で決まっていて、位相補償の精度を上げるにはため、遅延セル20の遅延量は外部クロックExt. Clkのパルス幅より小さい必要があるので、このような回路が必要となる。この回路は遅延モニタ回路22の出力側に配置される。
【００４５】
図６３（ｂ）は、図６２の回路の入力信号In,/In,Stop,/Stop を生成する回路である。図６２の回路構成では、In,/In,Stop,/Stop 信号は、ゲーティング信号となっている。もし、In,/In,Stop,/Stop 信号をパルスにしてしまうと、遅延線での伝播が止まってしまうので、In,/In,Stop,/Stop 信号をパルス化する必要はない。
【００４６】
図６４は、図６３（ａ），（ｂ）の回路により、図６２の回路を動作させた場合の動作波形を示す。
【００４７】
Stop信号が"H" になるまで、つまり、１周期後の外部クロックExt. Clkをレシーバ回路21で受けた信号がやってくるまで、遅延モニタ回路22を通過したStart信号は第１の遅延線23を伝播する。In信号が"H" 、/In 信号が"L" になるまで、つまり、１周期後の外部クロックExt. Clkをレシーバ回路21で受けた信号がやってくるまで、第２の遅延線24は停止したままである。In,/Inが"H","L" にそれぞれなると、第１の遅延線23を通過したStart 信号は、第２の遅延線24に乗り換えてOut として出力される。
【００４８】
図６４では、Start 信号の乗り換えがｊ番目の遅延セルで起こっている様子を示している。第１の遅延線23側と第２の遅延線24側とで遅延セル20が同一構成であるので、Start 信号が第１の遅延線23を通過する間の遅延量と同一の遅延量で第２の遅延線24を通過することになる。即ち、第１の遅延線23と測定回路25で遅延量ｔC −ｔM が測定され、その遅延量分だけ第２の遅延線24を通過することになる。
【００４９】
上記例では、SMD の場合と同様に、内部クロックInt. Clkの"H" と"L" の期間の差（デューティ比）が等分でない。このための方策はSMD の場合と同様である。即ち、図示しないが、外部クロックExt. Clkに対して180 °位相のずれた内部クロックパルスInt. Clkを生成するMCDLL を使う。SMD と同様に、第１の遅延線23の遅延セル20の２単位分と第２の遅延線24の遅延セル20の１単位が対応するように構成することである。
【００５０】
レシーバ回路21での遅延をｔR 、内部クロックドライバ回路26での遅延をｔD 、遅延モニタ回路22での遅延をｔM 、クロックの１周期をｔC とする。外部クロックExt. Clkはレシーバ回路21、遅延モニタ回路22を通り、第１の遅延線23を進んでいく。１周期後の外部クロックが信号線ａによって測定回路25に伝送される。
【００５１】
ミラー制御ユニットはカメラのシャッターのような役目を有し、第１の遅延線23を通過するクロックの位置を同定する。この遅延セルの位置は、第１の遅延線23での遅延量と遅延モニタ回路22の遅延量を合わせたものが外部クロックの１周期に相当する位置である。
【００５２】
したがって、第１の遅延線23での遅延量はｔC −ｔM と測定され、この遅延量を実現できる遅延セル20の数が決定される。この位置を選択回路27に伝達し、第２の遅延線24のどの遅延セル20からの出力を内部クロックドライバ回路26に伝達するかを決定する。
【００５３】
第１の遅延線23の遅延セル20の２単位分と第２の遅延線24の遅延セル20の１単位が対応するように構成することにより、第２の遅延線24での遅延量は、0.5 ×（ｔC −ｔM ）となるから、外部クロックExt. Clkが入力してから内部クロックドライバ回路26の出力が出るまでの遅延Δｔは、ｔR ＋0.5 ×（ｔC −ｔM ）＋ｔD となる。
【００５４】
ここで、図５９に示すように、遅延モニタ回路22をレシーバ回路21と内部クロックドライバ回路26のレプリカ構造とし、ｔM ＝２×（ｔR ＋ｔD ）となるように設計すると、Δｔ＝0.5 ×ｔC となり、外部クロックExt. Clkと内部クロックInt. Clkの位相を合わせることができる。SMD の場合と同じく、図６０の回路により、デューティが50％の内部クロックInt. Clkを生成できる。
【００５５】
以上のように、外部クロックExt. Clkのレシーバ部と内部クロックInt. Clkのドライバ部のレプリカ構造を用いて、遅延を論理ゲート段数で測定し、その遅延量なり、クロックの１周期からの差をクロックの伝播部に論理ゲート段数で付加するタイプのクロック位相補償回路は、チャージ・ポンプとVCDL（Voltage Controlled Delay Line ）と位相比較器を用いたフィードバック型のアナログタイプのクロック位相補償回路（DLL ）より、外部クロックと内部クロックとの位相が合うまでの時間が短いという特徴がある。理想的には２周期であり、悪くても10周期はかからない。
【００５６】
しかし、遅延セルがインバータなどのデジタル・ゲートで構成されるので、そのデジタル・ゲートの遅延分未満の時間分解能を得ることはできない。
【００５７】
即ち、上記したように従来のSMD 、MCDLL のような、外部クロックのレシーバ部での遅延と内部クロックのドライバ部での遅延に相当する量とクロックの１周期との差をデジタル・ゲートの段数で評価し、その評価した遅延量を同じ構成のデジタル・ゲートを用いて外部クロックのレシーバ部と内部クロックのドライバ部に挿入し、外部クロックと内部クロックの位相を合わせタイプのクロック同期遅延回路は、外部クロックと内部生成クロックの位相を比較する位相比較器の比較結果により外部クロック入力ドライバと内部クロック出力ドライバの間の遅延量を変える機能を備えておらず、クロック２周期で補正遅延量を評価して外部クロックと内部クロックの位相を合わせることが可能であるので、内部クロックを外部クロックの位相に合わせるまでの時間（いわゆるAcquisition Time）が短いという利点は有するものの、遅延補正量を評価する単位および位相を実現できる最小単位（時間分解能）がデジタル・ゲート１段分であり、かつ、その時間単位が温度、電源電圧の変動、製造ばらつきで変動を受けるという問題点が生ずる。
【００５８】
【発明が解決しようとする課題】
上記した従来のクロック同期遅延回路は、現時点での典型的なプロセスによると、時間分解能は約100 ps程度であり、許容される動作範囲の温度、電源電圧の変動で、±50psの変動がある。
【００５９】
外部クロックのジッタ、あるいは、EMI 対策のため、クロックの周波数を分散させている場合は、一旦ロックしても、ロックポイントからずれる場合がある。
【００６０】
MCDLL,SMD では位相合わせのために使うクロックは、内部クロックの出力に対して１周期前であるので、特にクロックの位相が１周期毎に進んだり遅れたりするバイモーダルなジッタの場合には、例えば、位相が進んでいる外部クロックに合わせて遅延補正量を評価して、内部クロックの位相を進めるように出力した場合、その時、外部クロックはバイモーダルジッタの場合には、位相が遅れていることとなり、結局、SMD,MCDLL の時間分解能が無限小であったとしても、２倍のジッタ分の位相差が生じることになる。加えて、SMD,MCDLL で実現できる時間分解能に量子化され、結局、デジタル・ゲート２段分の位相差に増幅してしまうことになる。
【００６１】
したがって、結果として、時間分解能の２倍の200 ps程度、バイモーダルなジッタの前後で瞬間的に許容される動作範囲の最大、最小の温度、電源電圧の変動が起こるとは考えづらいが、変動が起きたとして、足し合わせると最悪で200 ps＋100 psの変動があることになる。
【００６２】
クロックの周波数が200 MHz で、クロックの立ち上がりと立下りの両方を利用するDDR(double data rate) 方式の場合、データ出力側のタイミングマージンと均等分割するとして、データを入力する時のセットアップ・ホールド時間の仕様は５ns/4/2=625psとなる。ここで、データとクロックのバスライン上での伝播時間差を300 psとして、上記のようにSMD,MCDLL での位相ずれが300 psもあると、セットアップ・ホールド時間を侵すことになる。
【００６３】
本発明は上記の問題点を解決すべくなされたもので、従来のSMD 、MCDLL のような、外部クロックのレシーバ部での遅延と内部クロックのドライバ部での遅延に相当する量とクロックの１周期との差をデジタル・ゲートの段数で評価し、その評価した遅延量を同じ構成のデジタル・ゲートを用いて外部クロックのレシーバ部と内部クロックのドライバ部に挿入して、外部クロックと内部クロックの位相を合わせるタイプでありながら、位相合わせを実現できる最小単位（時間分解能）を小さくできる遅延補償回路を提供することを目的とする。
【００６４】
【課題を解決するための手段】
本発明の遅延補償回路は、同じ構成を有する複数の遅延セルからなる第１の遅延線および第２の遅延線を持ち、前記第１の遅延線で補正すべき遅延量を評価し、評価した遅延量を前記第２の遅延線に反映させるように第２の遅延線の遅延セルの段数を決定することにより、第１のクロック信号と位相の合った第２のクロック信号を生成するクロック同期遅延制御回路と、前記第２の遅延線の前記決定された段数の遅延セルの出力および前記決定された段数より多いかまたは少ない段数の遅延セルを経由した出力のうちの少なくとも２つの出力の位相を混合し、前記第２のクロック信号を生成する位相混合回路と、前記第１のクロック信号と前記第２のクロック信号の位相差を検出する手段と、前記位相差を検出する手段による検出出力に基づいて、前記位相混合回路の２入力の混合割合をフィードバック制御する制御手段とを具備することを特徴とする。
【００６５】
SMD 、MCDLL 等のクロック同期遅延制御回路の出力をそのまま使うのではなく、遅延線の出力となる遅延セルとその前後の出力を取り出して、それら２つの信号を混ぜ合わせて内部クロック出力を生成し、それを外部クロックとの位相を比較することにより、混ぜ合わせ度合をかえて、外部クロックと位相合わせすることにより、前記問題点を解決する。
【００６６】
また、遅延セルをデジタル・ゲート、電圧制御あるいは電流制御によりアナログ的に可変となる遅延セルを利用して、遅延量を温度、電源電圧に依存しないようにすることも可能となる。また、遅延量を可変とすることにより、一層広いロックレンジを実現することが可能となる。
【００６７】
従来のSMD 、MCDLL 等のクロック同期型遅延制御回路に比べて、外部クロックと内部生成クロックの位相合わせに要する時間は、当然、伸びることになるが、クロック同期型遅延制御回路で必要となる２周期と、位相補間分解能を16段階とすると、位相補間に要する周期は18周期となる。
【００６８】
したがって、悪くても20周期あれば位相合わせが完了する。位相補間分解能を遅延セルの遅延を160 psとして16段階であるとすると、分解能は10psである。これと同等の分解能を、例えばDLL を使う場合、125 MHz の外部クロックに対しては、8ns ／16psとして、実現できる位相状態は、500 段階ある。これを順々に辿って位相合わせを行うと、最悪の場合で500 周期も要することになる。したがって、本発明によれば、実現できる位相分解能を変えずに、位相合わせに要する時間を短縮できる。
【００６９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００７０】
＜第１の実施例＞
図１は、本発明の第１の実施の形態に係わるSMD を利用した遅延補償回路の第１の実施例を示すブロックダイアグラムである。
【００７１】
この遅延補償回路は、クロック同期遅延制御回路部10と、位相補間回路（Phase Interpolator）11と、位相比較回路（Phase Detector）12と、有限状態遷移機械（Finite State Machine）13を備えている。
【００７２】
クロック同期遅延制御回路部10は、それぞれ同じ構成を有する複数の単位遅延素子（遅延セル、Delay Cell）20が直列接続されてなる第１の遅延線23および第２の遅延線24を持ち、前記第１の遅延線23と制御回路25で測定された遅延量を前記第２の遅延線24の遅延量に反映させることにより、入力レシーバ回路21に入力する第１のクロック（外部クロックExt. Clk）の位相に同期した第２のクロック（内部クロックInt. Clk）を生成するものである。なお、各遅延セル20には、デジタル・ゲートが用いられている。
【００７３】
図５４は、図１のSMD の第１の遅延線23、第２の遅延線24、制御回路25の具体的な回路図の一例であり、前述した図５２の回路と同様である。
【００７４】
ミラー制御ユニットはNANDゲートで構成される。負荷回路27は、制御回路25と同一構成であり、第１の遅延線23の遅延セル20の負荷と第２の遅延線24の遅延セル20の負荷を同じにするためのものである。遅延セル20はNANDゲートとインバータで構成される。
【００７５】
位相補間回路11は、第２の遅延線24の出力側に挿入され、第２の遅延線24の出力段遅延セル20およびそれの後段の同型の遅延セル20からそれぞれ取り出された２つの信号の位相を混合することによって、２つの遅延セル20間の位相を反映させた信号を生成するものである。本例では、第２の遅延線24の出力段遅延セル20から出力する信号Φおよびその後段の遅延セル20から取り出された信号Ψを位相補間回路11に入力している。
【００７６】
位相比較回路12は、前記第１のクロックと前記第２のクロックの位相差を検知するものである。有限状態遷移機械13は、位相補間回路11の２つの入力ΦとΨの出力Θに対する影響度を例えば16段階のWeightで重み付けするためのWeight信号を生成する回路を含み、位相比較回路12の検知出力に基づいてWeight信号により、位相補間回路のΦの位相とΨの位相の出力Θに対するそれぞれの影響度（Φの位相とΨの位相の混ぜ合わせ具合）をフィードバック制御するものである。
【００７７】
次に、図１中のクロック同期遅延制御回路部10を詳細に説明する。
【００７８】
このクロック同期遅延制御回路部は、図５２乃至図５７を参照して前述した従来例のSMD と同様の基本構成を有するものであり、外部クロックExt. Clkを受ける入力レシーバ回路(Ext. Clock Receiver)21 と、このレシーバ回路21の出力信号が入力する遅延モニタ回路（Delay Monitor ）22と、この遅延モニタ回路22の出力信号が入力する第１の遅延線23と第２の遅延線24と、第１の遅延線23で測定される遅延量を第２の遅延線24の遅延量に反映させる制御回路25と、内部クロックInt. Clkを出力する内部クロックドライバ回路26とを具備する。
【００７９】
この場合、内部クロックドライバ回路26は、位相補間回路11から出力する信号Θが入力し、内部クロックInt. Clkを出力する。また、遅延モニタ回路22は、前述のSMD の原理から、入力レシーバ回路21、位相補間回路11および内部クロックドライバ回路26の各遅延時間の和に等しい遅延時間を有する。
【００８０】
即ち、入力レシーバ回路21での遅延をｔR 、位相補間回路11での遅延をｔP 、内部クロックドライバ回路26での遅延をｔD 、遅延モニタ回路22での遅延をｔM 、外部クロックExt. Clkの１周期をｔC とすると、第１の遅延線23で測定される遅延量は、ｔC −ｔM となる。
【００８１】
この第１の遅延線23で測定される遅延量を第２の遅延線24に反映させると、内部クロックドライバ回路26から出力する内部クロックInt. Clkの外部クロックExt. Clkからの遅延Δｔは、ｔR ＋ｔM ＋２×（ｔC −ｔM ）＋ｔP ＋ｔD となる。
【００８２】
ここで、遅延モニタ回路22の遅延時間ｔM を、ｔM ＝ｔR ＋ｔP ＋ｔD となるように設計すると、Δｔ＝２×ｔC となり、外部クロックExt. Clkと内部クロックInt. Clkの位相が合うことになる。これにより、遅延セルの遅延時間分の分解能はないものの、位相補間回路11で補間せずに、Φ100 ％の影響の下でのΘ信号によって、内部クロックInt. Clkを生成しても、従来のSMD 並みの位相合わせができた内部クロックInt. Clkを得ることができる。
【００８３】
図２は、図１中の位相補間回路11の出力波形の特性を示す概念的に示す。
【００８４】
Φの影響が100 ％でΨの影響が0 ％の場合のΘの位相は最も進んでおり、Ψの影響が100 ％でΦの影響が0 ％の場合のΘの位相は最も遅れており、Φの影響が50％でΨの影響が50％の場合のΘの位相は前２者の中間の位相となる。
【００８５】
ΦとΨの影響の度合を変えることでΘの位相は、Φの影響が100 ％でΨの影響が0 ％の場合のΘの位相と、Ψの影響が100 ％でΦの影響が0 ％の場合のΘの位相の間の位相補間回路で実現できる位相のどれかをとることができる。
【００８６】
図３は、図１中の位相補間回路11の２つの遅延セル20から入力するΦとΨの出力Θに対する影響度を16段階のWeightで重み付けした場合について示す。
【００８７】
Φの影響が100 ％でΨの影響が0 ％の場合のΘの位相と、Ψの影響が100 ％でΦの影響が0 ％の場合のΘの位相の間を16分割した位相を実現できることになる。
【００８８】
２つの遅延セル20間の遅延時間の位相を16分割した位相を実現でき、デジタル・ゲート１段分の遅延時間よりも細かい分解能を得ることができ、それを内部クロックInt. Clkの出力に反映させることができる。また、Φの影響が100 ％でΨの影響が0 ％の場合のΘの位相と、Ψの影響が100 ％でΦの影響が0 ％の場合のΘの位相の実現は、結局、クロック同期遅延部での遅延セルの段数が１段ずれることと等価ではある。
【００８９】
上述したように、図１に示した遅延補償回路は、外部クロックExt. Clkと内部クロックInt. Clkの位相合わせに、クロック同期遅延制御回路部10のSMD により２周期、位相補間回路11での16段階の重み付けと合わせて、１８周期程度で可能である。これは、SMD の２周期に比べては遅くなるが、DDR-SDRAM では200 周期という仕様なので、十分な速さであると言える。加えて、SMD の出力をそのまま内部クロックInt. Clkとして使うわけではなく、第２の遅延線24の出力段の遅延セル20とその前段の遅延セル20からそれぞれ信号Ψ、Φを取り出して、それらの信号間の位相を補間した信号Θを生成する。その時、外部クロックExt. Clkと内部クロックInt. Clkの位相を比較した結果に応じて、Θに対するΦ、Ψの影響度合を変え、外部クロックExt. Clkと内部クロックInt. Clkの位相合わせする、いわゆる位相補間技術を応用している。これにより、遅延セル20のデジタル・ゲート１段分の遅延時間より細かい分解能を得ることができ、アナログタイプのDLL並みの遅延補償の分解能を得ることができる。
【００９０】
本例でデジタル・ゲート１段分の遅延時間を160 psとすると、分解能は10psとなる。アナログタイプのDLL では、200 MHz のクロックに対して、10psの分解能で動作させると、１/ 200 MHz / 10ps＝500 で、外部クロックと内部クロックの位相が合うまでに500 周期ぐらいを見込まねばならない。したがって、位相分解能はアナログタイプと同等で、位相が合うまでの時間を１/ 10程度にできる。
【００９１】
図４は、図１中の遅延モニタ回路22の一例である。
【００９２】
この遅延モニタ回路は、前記入力レシーバ回路21、位相補間回路11および内部クロックドライバ回路26の各信号伝播遅延時間の和に等しい遅延時間を持たせるため、各々の回路のレプリカ構造とする。
【００９３】
即ち、図４に示す遅延モニタ回路は、入力レシーバ回路21と同構造のレプリカ回路21ａと第１の遅延線、第２の遅延線を構成する遅延セル20と同構造のレプリカ回路20ａと位相補間回路11と同構造のレプリカ回路11ａおよび内部クロックドライバ回路26と同構造のレプリカ回路26ａからなる。
【００９４】
レプリカ回路11ａの２つの入力は、Φに対応するものはレプリカ回路21ａの出力、Ψに対応するものはレプリカ回路21ａの出力を受けた遅延セル20ａの出力である。Weight信号は、位相補間回路11と同一の信号を受け、Φに対応するレプリカ回路21ａの出力とΨに対応するレプリカ回路21ａの出力を受けたレプリカ回路20ａの出力の位相の影響度合を位相補間回路11と合わせてレプリカ回路11ａの入力とすることにより、遅延モニタ回路22での伝播遅延を、入力レシーバ回路21、位相補間回路11および内部クロックドライバ回路26の各伝播遅延時間の和と同程度にすることができる。
【００９５】
図５は、図１中の遅延モニタ回路22の他の一例である。
【００９６】
本発明の趣旨に従うと、位相比較回路12により内部クロックInt. Clkの位相は外部クロックExt.Clk と位相比較されるわけであるから、遅延モニタ回路22は従来のSMD に比べてレプリカとしては完全である必要はない。クロック同期遅延制御回路部10は、位相補間回路11のための２つの入力信号ΦとΨを生成すればよいからである。本例では、Θ出力がΨ100 ％の影響の下に補間される場合を考慮すると、従来のSMD に比較して、第２遅延線24に遅延セル20が追加された形状になる。このため、図５に示すようなΦ100 ％の重み付けがあった場合を想定した遅延モニタ回路22でも十分である。
【００９７】
即ち、図５に示す遅延モニタ回路は、図４の遅延モニタ回路と比べて、遅延セル20ａを省略し、入力レシーバのレプリカ21ａの出力を位相補間回路のレプリカ回路11ａのΦ入力側で受け、このΦ入力を出力Θに100 ％影響させる重み付けをWeight信号に施した点が異なり、他は同じである。
【００９８】
次に、図１中の位相補間回路11について、アナログ的な位相補間回路およびデジタル的な位相補間回路を順に説明する。
【００９９】
図２４は、アナログ的な位相補間回路の一例を示す。
【０１００】
この回路は、SMD,MCDLL のようなクロック同期遅延制御回路（図１中の10）とアナログ的な位相補間回路43の間に、Φ、ΨからΦ＋とΦ−、Ψ＋とΨ−を生成する入力信号生成回路41，42が挿入されている。
【０１０１】
図２９は、図２４中の位相補間回路43の一例を示す。
【０１０２】
この回路は、「IEEE Journal of Solid-State Circuits, Vol.32, No. 11, pp.1683-1692，Nov. 1997 ：“A Semidigital Dual Delay-Locked Loop”」に開示されている。Φ＋とΦ−、Ψ＋とΨ−、Θ＋とΘ−はそれぞれ相補信号である。Vcn 、Vcp は定電圧のバイアス電圧である。bIctrl<1> とIctrl<1>、…bIctrl<15>とIctrl<15> は、それぞれ相補の重み付け信号である。
【０１０３】
bIctrl<1> …bIctrl<15>が全て"H" 、Ictrl<1>…Ictrl<15> が全て"L" なら、Φ＋とΦ−入力の差動対には電流が流れ、Ψ＋とΨ−入力の差動対には電流が流れないので、出力Θ＋とΘ−には、Φ＋とΦ−の影響のみ現われ、Ψ＋とΨ−には影響されない。
【０１０４】
逆に、bIctrl<1> …bIctrl<15>が全て"L" 、Ictrl<1>…Ictrl<15> が全て"H"なら、Ψ＋とΨ−入力の差動対には電流が流れ、Φ＋とΦ−入力の差動対には電流が流れないので、出力Θ＋とΘ−には、Ψ＋とΨ−の影響のみ現われ、Φ＋とΦ−には影響されない。
【０１０５】
bIctrl<1> …bIctrl<15>の"H" の数が多いほど、（Ictrl<1>…Ictrl<15> の"L" の数が多いほど）、出力Θ＋とΘ−には、Φ＋とΦ- の影響が強く現われ、Ictrl<1>…Ictrl<15> の"H" の数が多いほど、（bIctrl<1> …bIctrl<15>の"L" の数が多いほど）、出力Θ＋とΘ−には、Ψ＋とΨ- の影響が強く現われ、位相が混合されて、Φが100 ％の影響を及ぼしている位相からΨが100 ％の影響を及ぼしている位相の範囲を補間した出力を実現できる。
【０１０６】
図２４に示したアナログ的な位相補間回路は、Φ＋とΦ−、Ψ＋とΨ−の相補信号対を必要とするが、前述のようにSMD への入力は遅延セルの遅延時間程度のパルスが望ましいので、従来例の構成では、遅延時間程度のパルスとしてΦ、Ψが出力される。そこで、Φ、Ψから、Φ＋とΦ−、Ψ＋とΨ−（つまり、パルス信号から周期の50％デューティの相補信号対）を生成する入力信号生成回路41，42が必要となる。
【０１０７】
図２５は、図２４中の入力信号生成回路41，42、の一例を示す。
【０１０８】
入力信号パルスInでOut は"H" になるが、入力信号パルスInからインバータ回路51、VCDL（Voltage Controlled Delay Line ：電圧制御遅延線）52および遅延回路53による遅延を経由したパルスにより、Out は"L" になる。ここで、Out と/Outのパルス幅が同じになるように、位相比較回路(Phase Detector)54およびチャージ・ポンプ回路(Charge Pump)55 によりVCDL52の遅延を調整すれば、Out,/Outはデューティが50％の相補信号対となる。
【０１０９】
図２６は、図２５中の位相比較回路54の一例を示す。この回路は、前記「IEEE Journal of Solid-State Circuits, Vol.32, No. 11, pp.1683-1692，Nov. 1997 ：“A Semidigital Dual Delay-Locked Loop”」に開示されている。
【０１１０】
比較入力Out が"H" になってから比較入力/Outが"H" になるまでの期間は比較出力Upが"H" 、Dnが"L" になり、/Outが"H" になってからOut が"H" になるまでの期間は比較出力Dnが"H" 、Upが"L" になる。
【０１１１】
図２７は、図２５中のVCDL52の一例を示す。
【０１１２】
バイアス電位Vcp が"L" 、バイアス電位Vcn が"H" の場合は、InからOut までの遅延時間は短くなり、Vcp が"H" 、Vcn が"L" の場合は、InからOut までの遅延時間は長くなる。つまり、Inが"H" になる時の伝播遅延が電圧制御される。
【０１１３】
図２８は、図２５中のチャージ・ポンプ回路55（図２５中のVCDL52へのバイアス電位を生成するバイアス電位生成回路を含む）の一例を示す。
【０１１４】
Ibgrは定電流源からの出力である。図２５中の位相比較回路54の出力Up、Dnを受け、Upが"H" の時はバイアス電位Vcp を"L" 、バイアス電位Vcn を"H" にしようとする。Dnが"H" の時はVcp を"H" 、Vcn を"L" にしようとする。
【０１１５】
ここで、図２５の入力信号生成回路に戻って動作を纏めて説明する。
【０１１６】
VCDL52の遅延時間が延びると、Out ＝"H" のパルス幅は長くなり、長くなると位相比較回路54によりUp="H"の期間がDn＝"H" の期間より長くなるので、チャージ・ポンプ回路55から出力するVcp は"L" 、Vcn は"H" になり、InからOut までの遅延時間（VCDL52の遅延時間）は短くなる。
【０１１７】
これに対して、VCDL52の遅延時間が短くなると、Out ＝"H" のパルス幅は短くなり、短くなると位相比較回路54によりDn="H"の期間がUp＝"H" の期間より長くなるので、チャージ・ポンプ回路55から出力するVcp は"H" 、Vcn は"L" になり、InからOut までの遅延時間（VCDL52の遅延時間）は長くなる。
【０１１８】
このような動作により、Out="H" の期間と/Out= "H" の期間は同じになり、Out,/Outはデューティが50％の相補信号対となる。
【０１１９】
図２３は、図２８のチャージ・ポンプ回路に供給するIbgrを生成する回路の一例を示す。これは、周知のBGR （Band Gap Reference）回路にパワーオン時のスタータ部STRTを加えたものである。この回路では、バンドギャップ出力電圧Vbgrに対して、Ibgr=Vbgr/R となる。
【０１２０】
ところで、図２９に示した位相補間回路は、重み付け信号が相補合わせて30あり、均等に重み付けされており、重み付け信号の切り替わり時の電流ノイズが小さく、安定性は良いが、レイアウト面積が大きいという難点がある。
【０１２１】
図５１は、アナログ的な位相補間回路の別例として、重み付けをバイナリ的に行ったものを示す。
【０１２２】
重み付け信号bCIctrl<0>、CIctrl<0> 入力の電流パスに対して、bCIctrl<1>、CIctrl<1> 入力の電流パスはその２倍、bCIctrl<2>、CIctrl<2> 入力の電流パスはさらにその２倍、bCIctrl<3>、CIctrl<3> 入力の電流パスはさらにその２倍になっている。重み付け信号の切り替わり時に関与する電流値が小さければ、切り替わり時の電流ノイズが小さく、安定性も、これで問題はない。
【０１２３】
図３２は、デジタル的な位相補間回路の一例を示す。
【０１２４】
この位相補間回路は、デジタル的な位相補間回路を２段用いたものである。クロック同期遅延制御回路部（本例ではSMD を利用したもの）から生成されたΦとΨを位相補間回路入力用に波形を整形する位相補間回路への入力生成回路31と32、２段のデジタル的位相補間回路33の出力を重み付け信号Weight；Ictrl<1:5>,bIctrl<1:5>により選択するマルチプレクサ34からなる。
【０１２５】
図３３は、２段の位相補間回路を用いたものである。
【０１２６】
デジタル的な位相補間回路は、「IEEE Journal of Solid-State Circuits, Vol.34, No. 5, pp.1683-1692 ，May 1999： A Portable Digital DLL for High-Speed CMOS Interface Circuits」に開示されているものである。
【０１２７】
１段目でΦ100 ％影響度の出力、（Φ50％、Ψ50％）影響度の出力、Ψ100 ％影響度の出力を生成している。Φ100 ％影響度の出力、Ψ100 ％影響度の出力は、それぞれΦ、Ψの入力をインバータ２段を経過して出力したものである。
【０１２８】
（Φ50％、Ψ50％）影響度の出力は、Φ入力のインバータとΨ入力のインバータの出力をショートさせたものをインバータで増幅する構造であり、出力がΦ入力とΨ入力の影響を受ける。インバータを構成するPMOS FET,NMOS FET のW （チャネル幅）により、出力が（Φ50％、Ψ50％）の影響を受けるように設計する。
【０１２９】
１段目の出力関係は、図２に示したようになる。
【０１３０】
同様に２段目を構成する。Φ100 ％影響度の出力をそのままインバータ２段で受けて出力したものがΘ（Φ100 ％、Ψ0 ％）である。Φ100 ％影響度の出力を入力としたインバータと、（Φ50％、Ψ50％）影響度の出力を入力としたインバータの出力をショートさせたものをインバータで増幅して出力したものがΘ（Φ75％、Ψ25％）である。（Φ50％、Ψ50％）影響度の出力をそのままインバータ２段で受けて出力したものがΘ（Φ50％、Ψ50％）である。（Φ50％、Ψ50％）影響度の出力を入力としたインバータと、Ψ100 ％影響度の出力を入力としたインバータの出力をショートさせたものをインバータで増幅して出力したものがΘ（Φ25％、Ψ75％）である。Ψ100 ％影響度の出力をそのままインバータ２段で受けて出力したものがΘ（Φ0 ％、Ψ100 ％）である。１段目と同様な設計をすれば、Θ（Φ100 ％、Ψ0 ％）はΦ100 ％影響度の出力の位相となり、Θ（Φ75％、Ψ25％）はΦ75％、Ψ25％の影響度の出力の位相となり、Θ（Φ50％、Ψ50％）はΦ50％、Ψ50％の影響度の出力の位相となり、Θ（Φ25％、Ψ75％）はΦ25％、Ψ75％の影響度の出力の位相となり、Θ（Φ0 ％、Ψ100 ％）はΨ100 ％影響度の出力の位相となる。
【０１３１】
図３４は、図３２中の２段構成のデジタル位相補間回路33とともに使用されるマルチプレクサの回路例を示している。
【０１３２】
このマルチプレクサは、５個のCMOSトランスファーゲートTG1 〜TG5 の各一端に、２段構成のデジタル位相補間回路33で生成された（Φ、Ψ）の位相混合割合が異なる５つの信号Θ（Φ100 ％、Ψ0 ％）、Θ（Φ75％、Ψ25％）、Θ（Φ50％、Ψ50％）、Θ（Φ25％、Ψ75％）、Θ（Φ0 ％、Ψ100 ％）が入力し、上記５個のCMOSトランスファーゲートTG1 〜TG5 の各多端は、一端接続され、２段のインバータに接続されてなる。
【０１３３】
上記５個のCMOSトランスファーゲートTG1 〜TG5 は、後述する内部クロックInt. Clkと外部入力クロックExt. Clkの位相差を位相比較回路12で比較した結果を有限状態遷移機械13によってフィードバックして内部クロックの位相を外部クロックの位相に合わせるため、有限状態遷移機械13中のWeight信号出力回路から供給される５種類の相補的なWeight信号（Ictrl<1:5>,bICtrl<1:5>）により、選択的にオン状態に制御され、後段のインバータ２段により増幅されてΘが出力する。
【０１３４】
この位相補間回路により、ΦとΨの位相差が100 psとすると、100/4 ＝25psの位相分解能を得ることができる。遅延セル１段分の位相差でしか位相分解能がない従来例のSMD に比べて４倍の位相分解能、実現能力を持つことになる。
【０１３５】
図３６は、デジタル的な位相補間回路を３段用いたものを示す。
【０１３６】
クロック同期遅延制御回路部（本例ではSMD を利用したもの）から生成されたΦとΨを位相補間回路入力用に波形を整形する位相補間回路への入力生成回路31と32、３段のデジタル的位相補間回路35の出力を重み付け信号Weight；Ictrl<1:9>,bIctrl<1:9>により選択するマルチプレクサ36からなる。
【０１３７】
図３７は、３段の位相補間回路を用いたものである。
【０１３８】
デジタル的な位相補間回路は、「IEEE Journal of Solid-State Circuits, Vol.34, No. 5, pp.1683-1692 ，May 1999： A Portable Digital DLL for High-Speed CMOS Interface Circuits」に開示されているものである。図３３に対して３段目が付加されている。
【０１３９】
１段目でΦ100 ％影響度の出力、（Φ50％、Ψ50％）影響度の出力、Ψ100 ％影響度の出力を生成している。Φ100 ％影響度の出力、Ψ100 ％影響度の出力は、それぞれΦ、Ψの入力をインバータ２段を経過して出力したものである。（Φ50％、Ψ50％影響度の出力は、Φ入力のインバータとΨ入力のインバータの出力をショートさせたものをインバータで増幅する構造で、出力がΦ入力とΨ入力の影響を受ける。インバータを構成するPMOS FET,NMOS FET のW （チャネル幅）により、出力がΦ50％、Ψ50％影の影響を受けるように設計する。
【０１４０】
同様に２段目を構成する。Φ100 ％影響度の出力をそのままインバータ２段で受けて出力したもの、Φ100 ％影響度の出力を入力としたインバータと、Φ50％、Ψ50％影響度の出力を入力としたインバータの出力をショートさせたものをインバータで増幅して出力したもの、Φ50％、Ψ50％影響度の出力をそのままインバータ２段で受けて出力したもの、Φ50％、Ψ50％影響度の出力を入力としたインバータと、Ψ100 ％影響度の出力を入力としたインバータの出力をショートさせたものをインバータで増幅して出力したもの、Ψ100 ％影響度の出力をそのままインバータ２段で受けて出力したものが２段目の出力である。
【０１４１】
同様に３段目を構成する。Φ100 ％影響度の出力をそのままインバータ２段で受けて出力したものがΘ（Φ100 ％、Ψ0 ％）、Φ100 ％影響度の出力を入力としたインバータと、（Φ75％、Ψ25％）影響度の出力を入力としたインバータの出力をショートさせたものをインバータで増幅して出力したものがΘ（Φ87％、Ψ13％）である。（Φ75％、Ψ25％）影響度の出力をそのままインバータ２段で受けて出力したものがΘ（Φ75％、Ψ25％）である。（Φ75％、Ψ25％）影響度の出力を入力としたインバータと、（Φ50％、Ψ50％）影響度の出力を入力としたインバータの出力をショートさせたものをインバータで増幅して出力したものがΘ（Φ62％、Ψ３８）である。（Φ50％、Ψ50％）影響度の出力をそのままインバータ２段で受けて出力したものがΘ（Φ50％、Ψ50％）である。（Φ50％、Ψ50％）影響度の出力を入力としたインバータと、（Φ25％、Ψ75％）影響度の出力を入力としたインバータの出力をショートさせたものをインバータで増幅して出力したものがΘ（Φ37％、Ψ63％）である。（Φ25％、Ψ75％）影響度の出力をそのままインバータ２段で受けて出力したものがΘ（Φ25％Ψ75％）である。（Φ25％、Ψ75％）影響度の出力を入力としたインバータと、Ψ100 ％影響度の出力を入力としたインバータの出力をショートさせたものをインバータで増幅して出力したものがΘ（Φ12％、Ψ88％）である。Ψ100 ％影響度の出力をそのままインバータ２段で受けて出力したものがΘ（Φ0 ％、Ψ100 ％）である。１段目と同様な設計をすれば、Θ（Φ100 ％、Ψ0 ％）はΦ100 ％影響度の出力の位相となり、Θ（Φ87％、Ψ13％）は（Φ87.5％、Ψ12.5％）の影響度の出力の位相となり、Θ（Φ75％、Ψ25％）は（Φ75％、Ψ25％）の影響度の出力の位相となり、Θ（Φ62％、Ψ38％）は（Φ62.5％、Ψ37.5％）の影響度の出力の位相となり、Θ（Φ50％、Ψ50％）は（Φ50％、Ψ50％）の影響度の出力の位相となり、Θ（Φ37％、Ψ63％）は（Φ37.5％、Ψ62.5％）の影響度の出力の位相となり、Θ（Φ25％、Ψ75％）は（Φ25％、Ψ75％）の影響度の出力の位相となり、Θ（Φ12％、Ψ88％）は（Φ12.5％、Ψ87.5％）の影響度の出力の位相となり、Θ（Φ0 ％、Ψ100 ％）はΨ100 ％影響度の出力の位相となる。
【０１４２】
図３８は、図３６中の３段構成のデジタル位相補間回路35とともに使用されるマルチプレクサの回路例を示している。
【０１４３】
このマルチプレクサは、９個のCMOSトランスファーゲートTG1 〜TG９の各一端に３段構成のデジタル位相補間回路35で生成された、Φ、Ψの位相混合割合が異なる９つの信号Θ（Φ100 ％、Ψ0 ％）、Θ（Φ87％、Ψ13％）、Θ（Φ75％、Ψ25％）、Θ（Φ62％、Ψ38％）、Θ（Φ50％、Ψ50％）、Θ（Φ38％、Ψ62％）、Θ（Φ25％、Ψ75％）、Θ（Φ12％、Ψ88％）、Θ（Φ0 ％、Ψ100 ％）が入力し、上記９個のCMOSトランスファーゲートTG1 〜TG9 の各多端は、一端接続され、２段のインバータに接続されてなる。
【０１４４】
上記９個のCMOSトランスファーゲートTG1 〜TG9 は、後述する内部クロックInt. Clkと外部入力クロックExt. Clkの位相差を位相比較回路12で比較した結果を有限状態遷移機械13によってフィードバックして内部クロックの位相を外部クロックの位相に合わせるため、有限状態遷移機械13中のWeight信号出力回路から供給される９種類の相補的なWeight信号（Ictrl<1:9>,bICtrl<1:9>）により、選択的にオン状態に制御され、後段のインバータ２段により増幅されΘが出力する。
【０１４５】
この位相補間回路により、ΦとΨの位相差が100 psとすると、100/8 ＝12.5psの位相分解能を得ることができる。遅延セル１段分の位相差でしか位相分解能がない従来例のSMD に比べて８倍の位相分解能、実現能力を持つことになる。
【０１４６】
上記と同様に、図示しないが、４段のデジタル位相補間回路を用いれば、ΦとΨの位相差が100 psとすると、100/16＝6.25psの位相分解能を得ることができる。遅延セル１段分の位相差でしか位相分解能がない従来例のSMD に比べて16倍の位相分解能、実現能力を持つことになる。
【０１４７】
以上のデジタル的位相補間回路の動作から、Φ、Ψのパルス幅は、ΦとΨの位相差以上ないと、位相の混合はできない。SMD の動作としては、ΦとΨのパルス幅は、遅延セルと同等、つまり、ΦとΨの位相差程度となる。
【０１４８】
したがって、図３２乃至図３６において、ΦとΨを位相補間回路入力用に波形を整形する位相補間回路への入力生成回路31，32が必要となる。
【０１４９】
回路例として図２０に示す。遅延ユニットとして遅延セル20を用い、図２０では遅延ユニットを２段使うことにより、ΦとΨの位相差の２倍のパルス幅を生成する。
【０１５０】
次に、位相比較回路12と有限状態遷移機械13について説明する。
【０１５１】
図４６は、図１中の位相比較回路12で使用されるPLL （Phase Locked Loop ）等で使用されている周知の位相比較回路を示す。
【０１５２】
図４７に動作波形図を示す。
【０１５３】
内部クロックInt. Clkの位相が外部クロックExt. Clkの位相より進んでいると出力lateは"H" 、内部クロックInt. Clkの位相が外部クロックExt. Clkの位相より遅れていると出力early は"H" となる。
【０１５４】
図３０は、図１の有限状態遷移機械13中の図２９のアナログ的位相補間回路用重み付け信号Weight発生回路を示す。
【０１５５】
１５段のシフトレジスタ（S/R#1 …S/R#15）の出力がWeight信号の相補対、bIctrl<1> …bIctrl<15>、Ictrl<1>…Ictrl<15> である。late＝"H" となる度にS/R#1 から順にS/R#15の出力が"H" となる、つまり、Ictrl<1>…Ictrl<15> が順に"H" となり、bIctrl<1> …bIctrl<15>が順に"L" となる。この重み付け信号により図２９のアナログ的位相補間回路が駆動されると、Ictrl<1>…Ictrl<15> が順に"H" となり、bIctrl<1> …bIctrl<15>が順に"L" となると、出力Θに対するΨの影響の度合が大きくなり、内部クロックInt. Clkの位相が遅れていく。逆にearly ＝"H" となる度にS/R#15から順にS/R#1 の出力が"L" となる、つまり、Ictrl<15> …Ictrl<1>が順に"L" となり、bIctrl<15>…bIctrl<1> が順に"H" となる。この重み付け信号により図２９のアナログ的位相補間回路が駆動されると、Ictrl<15> …Ictrl<1>が順に"L" となり、bIctrl<15>…bIctrl<1> が順に"H" となると、出力Θに対するΦの影響の度合が大きくなり、内部クロックInt. Clkの位相が進んでいく。
【０１５６】
以上の動作により、位相比較回路12の結果により有限状態遷移機械13を通してのフィードバック機構により、内部クロックInt. Clkの位相が外部クロックExt.
Clkと合うことになる。
【０１５７】
図４１は、図３０のシフトレジスタ回路の詳細を示す。
【０１５８】
図４０に示すlate/early信号をパルス化したものにより駆動される。
【０１５９】
late="H"により、IcntrlUpP="H",/IcntrlUpP="L"のパルスが出力され、左側のシフトレジスタの出力を入力し（InRS）、IcntrlUpP="L",/IcntrlUpP="H"の時点でラッチ、OutRS に出力する。以上により右シフトが行われる。early="H" により、IcntrlDnP="H",/IcntrlDnP="L"のパルスが出力され、右側のシフトレジスタの出力を入力し（InLS）、IcntrlDnP="L",/IcntrlDnP="H"の時点でラッチ、OutLS に出力する。以上により左シフトが行われる。
【０１６０】
図３０において、最左側のシフトレジスタS/R#1 のInRSを"H" 固定にしておき、late＝"H" となる度にS/R#1 から順にS/R#15の出力が"H" となり、最右側のシフトレジスタS/R#15のInLSを"L" 固定しておくことにより、early ＝"H" となる度にS/R#15から順にS/R#1 の出力が"L" となる。
【０１６１】
Up/Down カウンタを用いても図２９のアナログ的位相補間回路用重み付け信号Weight発生回路を構成できる。図４９、図５０にWeight信号の相補対、bIctrl<1> …bIctrl<15>、Ictrl<1>…Ictrl<15> 発生回路、図４４に図４９、図５０へ入力する４ビットのバイナリ・カウンタ回路、図４５に図４４のバイナリ・カウンタの１ビットの詳細回路例、図４８に図４４をUp/Down カウンタとして駆動するための駆動回路を示す。
【０１６２】
late="H"により、Upカウンタとして動作し、Ictrl<1>…Ictrl<15> が順に"H"となり、bIctrl<1> …bIctrl<15>が順に"L" となる。early="H" により、Downカウンタとして動作し、Ictrl<15> …Ictrl<1>が順に"L" となり、bIctrl<15>…bIctrl<1> が順に"H" となる。
【０１６３】
図５１のアナログ的位相補間回路使用の場合は、図４４のバイナリ・カウンタ出力bCIctrl<0>…bCIctrl<3>、CIctrl<0> …CIctrl<3> をそのまま利用すればよい。bCIctrl<0>…bCIctrl<3>は図示されていないが、CIctrl<0> …CIctrl<3> をそれぞれインバータで反転させればよい。
【０１６４】
図４５は図４４のバイナリ・カウンタの１ビットの詳細回路例、図４８に図４４をUp/Down カウンタとして駆動するための駆動回路であることは同様である。
【０１６５】
図３５は、図１の有限状態遷移機械13中の、図３２のデジタル的位相補間回路用重み付け信号Weight発生回路を示す。５段のシフトレジスタ（S/R#1 …S/R#5 ）の出力がWeight信号の相補対、bIctrl<1> …bIctrl<5> 、Ictrl<1>…Ictrl<5>となる。late＝"H" となる度に"H" データがS/R#1 からS/R#5 の方向へ受け渡され、early ＝"H" となる度に"H" データがS/R#5 からS/R#1 の方向へ受け渡される。これにより、Ictrl<1>…Ictrl<5>のどれか１つが"H" 、相補的にbIctrl<1> …bIctrl<5> の１つが"L" となる。
【０１６６】
これにより、図３４のCMOSトランスファーゲートのうち、１つのみが選択される。S/R#１…S/R#5 の構成は、１つのみが"H" をラッチし、他は"L" をラッチするようにイニシャライズされるようにしておく。例えば、S/R#1 は、図４２に示すようなシフトレジスタを用い、出力が"H" となるようにセットされる回路を用い、他のS/R#２、S/R#3,S/R#4,S/R#5 は、図４３に示すようなシフトレジスタを用い、出力が"L" となるようにセットされる回路を用いる。
【０１６７】
以上により、late＝"H" となると、"H" となるのは、Ictrl<1>からIctrl<2>…Ictrl<5>となり、Θとして出力されるのは、Θ（Φ100 ％、Ψ0 ％）からΘ（Φ75％、Ψ25％）→…Θ（Φ0 ％、Ψ100 ％）と選択されていき、出力Θに対するΨの影響の度合が大きくなり、内部クロックInt. Clkの位相が遅れていく。
【０１６８】
early ＝"H" となると、"H" となるのは、Ictrl<5>からIctrl<4>…Ictrl<1>となり、Θとして出力されるのは、Θ（Φ0 ％、Ψ100 ％）からΘ（Φ25％、Ψ75％）→…Θ（Φ100 ％、Ψ0 ％）と選択されていき、出力Θに対するΦの影響の度合が大きくなり、内部クロックInt. Clkの位相が進んでいく。
【０１６９】
以上の動作により、位相比較回路12の結果により有限状態遷移機械13を通してのフィードバック機構により、内部クロックInt. Clkの位相が外部クロックExt.
Clkと合うことになる。
【０１７０】
図３９は、図１の有限状態遷移機械13中の、図３６のデジタル的位相補間回路用重み付け信号Weight発生回路を示す。
【０１７１】
９段のシフトレジスタ（S/R#1 …S/R#9 ）の出力がWeight信号の相補対、bIctrl<1> …bIctrl<9> 、Ictrl<1>…Ictrl<9>となる。late＝"H" となる度に"H" データがS/R#1 からS/R#9 の方向へ受け渡され、early ＝"H" となる度に"H" データがS/R#9 からS/R#1 の方向へ受け渡される。これにより、Ictrl<1>…Ictrl<9>のどれか１つが"H" 、相補的にbIctrl<1> …bIctrl<9> の１つが"L" となる。
【０１７２】
これにより、図３８のCMOSトランスファーゲートのうち、１つのみが選択される。S/R#１…S/R#9 の構成は、１つのみが"H" をラッチし、他は"L" をラッチするようにイニシャライズされるようにしておく。例えば、S/R#1 は、図４２のシフトレジスタを用い、出力が"H" となるようにセットされる回路を用い、他のS/R#２、S/R#3,S/R#4,S/R#5,S/R#6,S/R#7,S/R#8,S/R#9 は、図４３のシフトレジスタを用い、出力が"L" となるようにセットされる回路を用いる。
【０１７３】
以上により、late＝"H" となると、"H" となるのは、Ictrl<1>からIctrl<2>…Ictrl<9>となり、Θとして出力されるのは、Θ（Φ100 ％、Ψ0 ％）からΘ（Φ87％、Ψ13％）→…Θ（Φ0 ％、Ψ100 ％）と選択されていき、出力Θに対するΨの影響の度合が大きくなり、内部クロックInt. Clkの位相が遅れていく。
【０１７４】
early ＝"H" となると、"H" となるのは、Ictrl<9>からIctrl<8>…Ictrl<1>となり、Θとして出力されるのは、Θ（Φ0 ％、Ψ100 ％）からΘ（Φ12％、Ψ88％）→…Θ（Φ100 ％、Ψ0 ％）と選択されていき、出力Θに対するΦの影響の度合が大きくなり、内部クロックInt. Clkの位相が進んでいく。
【０１７５】
以上の動作により、位相比較回路12の結果により有限状態遷移機械13を通してのフィードバック機構により、内部クロックInt. Clkの位相が外部クロックExt.
Clkと合うことになる。
【０１７６】
＜第２の実施例＞
図６は、SMD を利用した遅延補償回路の第２の実施例を示すブロックダイアグラムである。
【０１７７】
この回路は、図１を参照して前述した回路構成と比較して、第２の遅延線の出力Ψと、その前段の遅延セルからΦを取り出していることが異なる。その他は同じであるので、図１中と同一符号を付している。
【０１７８】
図７は、図６中の遅延モニタ回路22の一例である。
【０１７９】
本発明の趣旨に従うと、位相比較回路12により内部クロックInt. Clkの位相は外部クロックExt. Clkと位相比較されるわけであるから、遅延モニタは従来のSMD に比べてレプリカとしては完全である必要はない。クロック同期遅延制御回路部は、位相補間回路11のための２つの入力信号ΦとΨを生成すればよいからである。本例では、Θ出力がΦ100 ％の影響のもとに補間される場合を考慮すると、従来のSMD に比較して、第２遅延線の出力が遅延セル20の１段分早いことになる。このため、図７のようなΨ100 ％の重み付けがされた場合を想定した遅延モニタでも十分である。
【０１８０】
即ち、図５に示す遅延モニタ回路は、図４の遅延モニタ回路と比べて、位相補間回路のレプリカ回路11ａの入力を入力レシーバのレプリカ回路21ａの出力を遅延セル20ａを通過させたものをΦ入力側に受け、Φ入力を100 ％出力Θに影響させる重み付けをWeight信号に施した点が異なり、他は同じである。これによりΨ100 ％の重み付けと等価である。図示してはいないが、当然、Ψ入力を100 ％出力Θに影響させる重み付けをWeight信号に施して、Ψ側に入力しても構わない。図４中と同一符号を用いている。他は第１の実施例と同じである。
【０１８１】
＜第３の実施例＞
前記位相補間回路11の入力位相差は、１遅延セル分の遅延量である必然性はなく、以下に示すように変更することができる。
【０１８２】
図８は、SMD を利用した遅延補償回路の第３の実施例を示すブロックダイアグラムである。
【０１８３】
この回路は、図１を参照して前述した回路構成と比較して、第２の遅延線の後段に追加した遅延セル20から出力Ψと、第２の遅延線の出力の前段の遅延セルからΦを取り出していることが異なる。その他は同じであるので、図１中と同一符号を付している。
【０１８４】
図１、図６と同一の位相分解能を得るためには、Weight信号による重み付け度合を増やす必要がある。図１、図６が16段階ならば、図８の場合には３２段階にする必要がある。
【０１８５】
図９は、図８中の遅延モニタ回路22の一例である。
【０１８６】
図９に示す遅延モニタ回路は、図４の遅延モニタ回路と比べて、位相補間回路のレプリカ回路11ａの入力を入力レシーバのレプリカ回路21ａの出力を遅延セル20ａを２段通過させたものをΨ入力側に受けることが異なり、その他は同じであるので図４中と同一符号を用いている。他は第１の実施例と同じである。
【０１８７】
＜第４の実施例＞
図１０および図１１は、SMD を利用した遅延補償回路の第４の実施例を示すブロックダイアグラムである。
【０１８８】
第１の実施例では、アナログ的位相補間回路11の中のアナログ位相補間回路のためにクロック同期遅延制御回路部10の出力Φ、Ψから、デューティがほぼ50％の相補信号対Φ＋／Φ−、Ψ＋／Ψ−を生成した。本例では、従来例の図５８を利用してSMD を利用して外部クロックと180 °位相のずれた信号を生成することにより、クロック同期遅延制御回路部で対Φ＋／Φ−、Ψ＋／Ψ−を生成する。
【０１８９】
即ち、図１０および図１１において、入力クロックに対して180 °位相のずれた信号を生成する第１のクロック同期遅延制御回路部10ａと、入力クロックに対して位相の合った信号を生成する第２のクロック同期遅延制御回路部10ｂを持つ。この例では入力レシーバ回路を共用しているが、別々にもっても本発明の趣旨からは逸脱しない。
【０１９０】
第２のクロック同期遅延制御回路部10ｂでは、図５２乃至図５７を参照して前述した従来例のSMD と同様のSMD における第２の遅延線24の出力段遅延セルおよびその前段の遅延セル20から対応してとりだされる信号Ψｐ0 、Φｐ0 に対して、第１のクロック同期遅延制御回路部10ａは、図５８および図５９を参照して前述した従来例のSMD と同様のSMD における第２の遅延線24の出力段遅延セルおよびその前段の遅延セル20から対応して、信号Ψｐ0 、Φｐ0 に対して180 °位相のずれた信号Ψｐπ、Φｐπが取り出される。これらの信号Φｐ0 、Φｐπ、Ψｐ0 、Ψｐπは、アナログ位相補間回路への入力となる。
【０１９１】
図３１は、図１０の回路で使用されるアナログ位相補間回路である。
【０１９２】
前述のように取り出された信号Φｐ0 、Φｐπをフリップフロップ回路の入力にすることにより、Φ信号に対応するデューティ50％の相補信号対Φ＋／Φ−が生成でき、前述のように取り出された信号Ψｐ0 、Ψｐπをフリップフロップ回路の入力にすることにより、Ψ信号に対応するデューティ50％の相補信号対Ψ＋／Ψ−が生成でき、アナログ位相補間回路に入力する。この回路は例えば第１の実施例と同じく、例えば図２９に示す回路である。
【０１９３】
図４は、図１０および図１１の第２のクロック同期遅延制御回路部10ｂで用いる遅延モニタ回路22ｂである。位相補間回路（Phase Interpolater）11にあたる箇所は図３１のレプリカが用いられる。
【０１９４】
図１２は、図１０および図１１の第１のクロック同期遅延制御回路部10ａで用いる遅延モニタ回路22ａである。位相補間回路11にあたる箇所は図３１のレプリカが用いられる。図５９と同趣旨で、図１２は、図４を参照して前述した遅延モニタ回路22が２段接続されたものであり、図４中と対応する部分には同一符号を付している。
【０１９５】
また、図１０および図１１の第２のクロック同期遅延制御回路部10ｂで用いる遅延モニタ回路22ｂとして図５を用いてもよく、図１０および図１１の第１のクロック同期遅延制御回路部10ａで用いる遅延モニタ回路22ａは、前述に対応して、図５の遅延モニタ回路が２段接続したものを用いてもよい。同様に位相補間回路にあたる箇所は図３１のレプリカが用いられる。
【０１９６】
また、本例では、クロック同期遅延制御回路部からのΦ、Ψ信号の取り出しを第２の実施例に倣ったが、第１の実施例を用いることもできる。この場合、遅延モニタ回路の構成は、第２のクロック同期遅延制御回路部10ｂで用いる遅延モニタ回路22ｂとして図４の回路を用い、第１のクロック同期遅延制御回路部10ａで用いる遅延モニタ回路22ａは、図１２の回路を用い、同様に位相補間回路11に相当する箇所は図３１に示したレプリカ回路が用いられる。
【０１９７】
また、遅延モニタ回路の構成は、第２のクロック同期遅延制御回路部10ｂで用いる遅延モニタ回路22ｂとして図７の回路を用い、第１のクロック同期遅延制御回路部10ａで用いる遅延モニタ回路22ａは、前述に対応して、図７の遅延モニタ回路が２段接続したものを用いてもよい。同様に、位相補間回路11に相当する箇所は図３１に示したレプリカ回路が用いられる。
【０１９８】
また、本例では、クロック同期遅延制御回路部からのΦ、Ψ信号の取り出しを第２の実施例に倣ったが、第３の実施例を用いることもできる。この場合、遅延モニタ回路の構成は、第２のクロック同期遅延制御回路部10ｂで用いる遅延モニタ回路22ｂとして図９の回路を用い、第１のクロック同期遅延制御回路部10ａで用いる遅延モニタ回路22ａは、前述に対応して、図９の遅延モニタ回路が２段接続したものを用いる。同様に、位相補間回路11に相当する箇所は図３１に示したレプリカ回路が用いられる。他は第１の実施例と同じである。
【０１９９】
＜第５の実施例＞
第５の実施例では、前記SMD の遅延セルの遅延時間は分解能ではなく、遅延セルの遅延量を延ばすことにより、遅延セル数と制御回路を減らすことを可能にした例を示す。
【０２００】
図１４は、SMD を利用した遅延補償回路の第５の実施例を示すブロックダイアグラムであって、遅延ユニットを付加したSMD の第１の遅延線23、第２の遅延線24、制御回路25を示す。
【０２０１】
図５４中の遅延セルはNANDゲートとインバータで構成されていたのに比べて、図１４では遅延セル内のNANDゲートとインバータの間に遅延ユニットが付加されている。遅延ユニットの一例としては、図１６に示したようなインバータ列を用いることができる。
【０２０２】
図１７は、遅延ユニットの他の例として、VCDL（Voltage Controlled Delay Line ；電圧制御遅延線）を用いる場合を示す。これは、SMD の例に合う形の出力部となっており、出力は従来例のSMD に倣ってパルスである。
【０２０３】
図２１は、図１７のVCDLへバイアスを供給するバイアス回路の一例を示す。
【０２０４】
図中の定電流源Ibgrは、例えば図２３のようなBGR 回路を用いて生成することができる。なお、図２３において、破線で囲んだ回路はスタータ回路ＳＴＲＴである。
【０２０５】
＜第６の実施例＞
従来例では、遅延セル数、遅延セル20の遅延時間は固定であるので、外部クロックの周波数が小さい場合は、第１の遅延線23の最終段遅延セル20まで遅延しても、ｔC −ｔM が実現できない。
【０２０６】
第６の実施例では、前記したVCDLのような遅延時間を可変にできる遅延ユニットを用いることにより、設定された外部クロック周波数に応じて遅延セルの遅延時間を可変にした例を示す。
【０２０７】
図１５は、MCDLL を利用した遅延補償回路の第５の実施例を示すブロックダイアグラムであって、VCDLを用いた遅延ユニットを付加したMCDLL の一部を示す。
【０２０８】
図１８は、図１５中のVCDLへバイアスを供給するバイアス回路の一例として、遅延ユニットを用いる場合を示す。
【０２０９】
図中、定電流源Ibgrの生成は、例えば図２３に示すようなBGR 回路を用いればよい。
【０２１０】
図１９は、図１８の回路によるバイアス電位設定のためのセレクタ信号SXn(n=0.5,1,2,4,8)を生成する回路の一例を示す。
【０２１１】
この回路は、テストモードでの可変遅延時間設定部とフューズによる固定部を持つ。プロセス変動による出来具合をテストモードで調べ、外部設定周波数に見合った形でフューズを切断することにより、固定可能である。また、２の５乗の設定条件が可能である。
【０２１２】
図２２は、図１４中および図１５中の遅延ユニットにVCDLを使用した場合の図１４または図１５に示した遅延補償回路で用いられる位相補間回路用入力生成回路の一例を示す回路図である。
【０２１３】
＜第７の実施例＞
図１３は、本発明の第２の実施形態に係わるMCDLL を利用した遅延補償回路の一例を示すブロックダイアグラムである。
【０２１４】
この遅延補償回路は、図６１乃至図６３を参照して前述した従来例のMCDLL と比べて、（１）第２の遅延線24の出力側で選択回路27と内部クロックドライバ回路26との間に位相補間回路11を挿入し、選択回路27の出力信号およびそれを遅延させる遅延セル20の出力信号の両者の位相を補間する信号を生成する点、（２）外部クロックExt. Clkと内部クロックInt. Clk（内部クロックドライバ回路26の出力）の位相差を位相比較回路12で検知し、その検知出力に基づいて有限状態遷移機械（Finite State Machine）13により位相補間回路11における位相補間における２つの入力信号の影響の度合をフィードバック制御する点が変更されている。
【０２１５】
即ち、この遅延補償回路は、第１のクロックExt. Clkが入力する入力レシーバ回路（Ext. Clock Receiver ）21と、遅延モニタ回路（Delay Monitor ）22と、第１の遅延線（DL1 ）23と、第２の遅延線（DL2 ）24と、第１の遅延線23で測定した遅延モニタの遅延量を測定する測定回路（制御回路）25と、測定回路25の出力から第２の遅延線24の出力を選択する選択回路（Selector）27と、選択回路27の出力信号およびそれを遅延させる遅延セル20の出力信号の位相を混合する位相補間回路（Phase Interpolator）11と、位相補間回路11で生成された信号により第２のクロックInt. Clkを出力するクロックドライバ回路（Clock driver）26と、第１のクロックExt. Clkと第２のクロックInt. Clkの位相差を検出する位相比較回路（Phase Detector）12と、位相比較回路12の検知出力に基づいて位相補間回路11における位相補間における２つの入力信号の影響の度合をフィードバック制御する有限状態遷移機械（Finite State Machine）13とを具備している。この場合、遅延モニタ回路22は、入力レシーバ回路21、位相補間回路11およびクロックドライバ回路26の各遅延時間の和に等しい遅延時間を有する。
【０２１６】
また、図示していないが、クロック同期遅延制御回路部にSMD のかわりにMCDLL を用いて第３の実施例、第４の実施例、第５の実施例に対応する回路構成もできる。第５の実施例に対応する場合は、MCDLL として、図６２に示したMCDLL の代わりに図１５に示したMCDLL を用いる。遅延ユニットに関してはSMD を用いる場合と同様である。第６の実施例に関しても同様である。
【０２１７】
その他、本発明は上記実施例に限定されるものではなく、発明の趣旨を変えない範囲で種々変形実施可能なことは勿論である。
【０２１８】
【発明の効果】
上述したように本発明の遅延補償回路によれば、参照クロックに対する内部生成記ロック信号の位相合わせに要する時間が短いにもかかわらず、位相合わせ精度をPLL,DLL 並みに実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るSMD を利用した遅延補償回路の第１の実施例を示すブロックダイアグラム。
【図２】図１中の位相補間回路の出力波形の特性を概念的に示す図。
【図３】図１中の位相補間回路の出力波形の位相（Phase ）と２入力Φ、Ψの混合割合を決定する16段階の重み付け（Weight）信号の関係を示す図。
【図４】図１中の遅延モニタ回路および図１０中のΦｐ0 、Ψｐ0 π出力側の遅延モニタ回路-2の一例を示す回路図。
【図５】図１中の遅延モニタ回路および図１０中のΦｐ0 、Ψｐ0 π出力側の遅延モニタ回路-2の他の例を示す回路図。
【図６】  SMD を利用した遅延補償回路の第２の実施例を示すブロックダイアグラム。
【図７】図６中の遅延モニタ回路の他の例を示す回路図。
【図８】  SMD を利用した遅延補償回路の第３の実施例を示すブロックダイアグラム。
【図９】図８中の遅延モニタ回路の他の例を示す回路図。
【図１０】  SMD を利用した遅延補償回路の第４の実施例を示すブロックダイアグラムの一部を示す図。
【図１１】  SMD を利用した遅延補償回路の第４の実施例を示すブロックダイアグラムの残りの部分を示す図。
【図１２】図１０中のΦｐπ、Ψｐπ出力側の遅延モニタ回路-1の一例を示す回路図。
【図１３】本発明の第２の実施の形態に係わるMCDLL を利用した遅延補償回路を示すブロックダイアグラム。
【図１４】  SMD を利用した遅延補償回路の第５の実施例を示すブロックダイアグラムであって、遅延ユニットを付加したSMD の第１の遅延線23、第２の遅延線24、制御回路25を示す図。
【図１５】  MCDLL を利用した遅延補償回路の第６の実施例を示すブロックダイアグラムであって、遅延ユニットを付加したMCDLL の第１の遅延線23、第２の遅延線24、制御回路25、選択回路27を示す図。
【図１６】図１４中および図１５中の遅延ユニットの一例としてインバータ列を使用した場合を示す回路図。
【図１７】図１４中および図１５中の遅延ユニットの他の例として電圧制御遅延線（VCDL）を使用した場合を示す回路図。
【図１８】図１７のVCDLのバイアス電位を生成するバイアス電位生成回路の一例として遅延ユニットを使用した場合を示す回路図。
【図１９】図１８のバイアス電位生成回路のバイアス電位設定のためのセレクタ信号生成回路の一例を示す回路図。
【図２０】図１４または図１５に示した遅延補償回路で用いられる位相補間回路用入力生成回路の一例を示す回路図。
【図２１】図１７のVCDLのバイアス電位を生成するバイアス電位生成回路の他の例を示す回路図。
【図２２】図１４中および図１５中の遅延ユニットに電圧制御遅延線（VCDL）を使用した場合の図１４または図１５に示した遅延補償回路で用いられる位相補間回路用入力生成回路の一例を示す回路図。
【図２３】図１８または図２１または図２８のバイアス電位生成回路の基準電流を生成するための基準電流生成回路の一例としてBGR 回路を示す回路図。
【図２４】本発明の遅延補償回路で使用可能なアナログ位相補間回路（Phase Interpolator）の一例を示すブロックダイアグラム。
【図２５】図２４中のアナログ位相補間回路用入力信号生成回路の一例を示す回路図。
【図２６】図２５中の位相比較器（Phase Detector）の一例を示す回路図。
【図２７】図２５中の電圧制御遅延線（VCDL）の一例を示す回路図。
【図２８】図２５中のチャージ・ポンプ回路(Charge Pump) の一例を示す回路図。
【図２９】図２４中のアナログ位相補間回路の一例を示す回路図。
【図３０】図２９のアナログ位相補間回路の２入力の混合割合を決定する重み付け（Weight）信号を供給する重み付け信号出力回路の一例を示す回路図。
【図３１】本発明の遅延補償回路の第４の実施例で使用可能なアナログ位相補間回路の一例を示すブロックダイアグラム。
【図３２】本発明の遅延補償回路で使用可能なデジタル位相補間回路として２段のデジタル位相補間回路とマルチプレクサを用いた場合を示すブロックダイアグラム。
【図３３】図３２中の２段のデジタル位相補間回路の一例を示す回路図。
【図３４】図３２中の２段のデジタル位相補間回路とともに使用されるマルチプレクサの一例を示す回路図。
【図３５】図３２中の位相補間回路中のマルチプレクサで使用されるWeight信号を供給する有限状態遷移機械（Finite State Machine）の主要部であるWeight信号出力回路の一例を示す回路図。
【図３６】本発明の遅延補償回路で使用可能なデジタル位相補間回路として３段のデジタル位相補間回路とマルチプレクサを用いた場合を示すブロックダイアグラム。
【図３７】図３６中の３段のデジタル位相補間回路一例を示す回路図。
【図３８】図３６中の３段のデジタル位相補間回路とともに使用されるマルチプレクサの一例を示す回路図。
【図３９】図３６中の位相補間回路中のマルチプレクサで使用されるWeight信号を供給する有限状態遷移機械（Finite State Machine）の主要部であるWeight信号出力回路の一例を示す回路図。
【図４０】図２９または図３５または図３９中のシフトレジスタのトリガ回路の一例を示す回路図。
【図４１】図２９または図３５または図３９中のシフトレジスタの一例を示す回路図。
【図４２】図２９または図３５または図３９中のシフトレジスタであって、出力を"H" にリセットする機能を付加した回路の一例を示す回路図。
【図４３】図２９または図３５または図３９中のシフトレジスタであって、出力を"L" にリセットする機能を付加した回路の一例を示す回路図。
【図４４】図３０に示したWeight信号出力回路の他の例を示す回路図。
【図４５】図４４中のバイナリ・カウンタの一例を示す回路図。
【図４６】図１中の位相比較回路（Phase Detector）の一例を示す図。
【図４７】図４６の位相比較回路（Phase Detector）の動作波形を示す図。
【図４８】図４４に示したバイナリ・カウンタ（B/C ）の駆動回路の一例を示す回路図。
【図４９】図４５中のバイナリ・カウンタ（B/C ）の出力から図４４中のWeight信号（Ictrl<1:15>,bICtrl<1:15>）を生成する回路の一例を示す回路図。
【図５０】図４５中のバイナリ・カウンタ（B/C ）の出力から図４４中のWeight信号（Ictrl<1:15>,bICtrl<1:15>）を生成する回路の一例の残りの部分を示す回路図。
【図５１】図２４中のアナログ位相補間回路として、図４４に示したバイナリ・カウンタの出力をそのまま使用する例を示す回路図。
【図５２】従来例のSMD を示すブロックダイアグラム。
【図５３】図５２のSMD で用いる遅延モニタ回路を示す回路図。
【図５４】図５２のSMD の第１の遅延線23、第２の遅延線24、制御回路25の具体的な回路の一例の回路図。
【図５５】図５４中の遅延ユニットの１ユニット分を具体的に示す回路図。
【図５６】図５４のSMD の入力信号生成回路の一例を示す回路図。
【図５７】図５２のSMD の動作波形を示す図。
【図５８】入力クロックに対して180 °位相のずれた信号を生成する従来例のSMD を示すブロックダイアグラム。
【図５９】図５８のSMD で用いる遅延モニタ回路を示す回路図。
【図６０】図５８のSMD で用いるデューティ50％の波形を生成するための回路図。
【図６１】従来例のMCDLL を示すブロックダイアグラム。
【図６２】図６１のMCDLL の遅延線にインバータを使用した場合を具体的に示す回路図。
【図６３】図６１のMCDLL の入力信号生成回路を示す回路図。
【図６４】図６１のMCDLL の動作波形を示す図。
【符号の説明】
10…クロック同期遅延部、
11…位相補間回路、
12…位相比較回路（Phase Detector）、
13…有限状態遷移機械（Finite State Machine）、
20…遅延セル（Delay Cell）、
21…入力レシーバ回路、
22…遅延モニタ回路（Delay Monitor ）、
23…第１の遅延線（DL1 ）、
24…第２の遅延線（DL2 ）、
25…制御回路、測定回路
26…内部クロックドライバ回路、
27…選択回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003813814.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
0003813814.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0003813814.tif 000017
【図１７】
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【図１８】
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【図１９】
0003813814.tif 000020
【図２０】
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【図２１】
0003813814.tif 000022
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
0003813814.tif 000038
【図３８】
0003813814.tif 000039
【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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