(57)【特許請求の範囲】
【請求項１】
多数のメモリセルが接続されるビットライン、センスアンプ、列選択ラインに従いビットラインと接続されるデータ入出力ライン、そして列アドレス入力をデコードして列選択ライン及びデータ入出力ラインを制御しデータを伝送する列デコーダ及び入出力制御回路を含んだメモリセルアレイを有する半導体メモリ装置の列冗長回路において、
ヒューズの切断状態に応じて列アドレス入力をデコードして冗長エネーブル信号を出力すると共に、ブロックを選択する列アドレス又は並列テストモードでドントケアとされる列アドレスのヒューズの切断状態に応じて論理状態の異なる複数の列アドレス制御信号を出力するデコードヒューズ回路と、
該デコードヒューズ回路の出力信号に基づいて前記列デコーダ及び入出力制御回路の動作を制御する論理回路と、
前記冗長エネーブル信号に応じて出力されるデータを、前記複数の列アドレス制御信号に従って多数のデータバスラインのうちのいずれかへ選択的に伝達するマルチプレクサと、
を備えることを特徴とする列冗長回路。
【請求項２】
デコードヒューズ回路は、少なくとも１ヒューズの切断状態により出力論理が決定されるヒューズ回路を複数有し、該複数のヒューズ回路の出力に従うデコーディング回路から前記複数の列アドレス制御信号を出力するようにしてある請求項１記載の列冗長回路。
【請求項３】
デコードヒューズ回路は、
伝達手段及びヒューズの直列接続をもち、該ヒューズの切断状態に従い列アドレス信号を伝送する冗長単位回路と、
列アドレス制御信号出力用のヒューズ回路の出力に従い列アドレス信号を伝送する伝達手段をもつ冗長単位回路と、
前記各冗長単位回路の出力に従い冗長エネーブル信号を出力する論理ゲートと、
を有する請求項２記載の列冗長回路。
【請求項４】
マルチプレクサは、被冗長アドレスのデータをのせるデータバスラインを前記複数の列アドレス制御信号に従って選択し、冗長エネーブル信号に応じて出力されるデータを伝達する請求項１〜３のいずれか１項に記載の列冗長回路。
【請求項５】
メモリセルアレイの各セグメントごとに１つ又は複数構成するようにし、多数の前記セグメント単位でそれぞれ救済を行えるようにした請求項１〜４のいずれか１項に記載の列冗長回路。
【請求項６】
各セグメントのデコードヒューズ回路の出力信号を別のセグメントの論理回路へも送って適宜組合せることにより、被冗長アドレスに該当のセグメントにおける被冗長アドレスの列選択ラインだけが抑止される請求項５記載の列冗長回路。
【請求項７】
ワードライン方向と直交する方向に多数のメモリセルが接続されるビットライン、センスアンプ、及び列選択ラインに従いビットラインと接続されるデータ入出力ラインを構成した多重入出力ライン方式のメモリセルアレイをもち、多数のビットラインごとに１ずつのデータ入出力ラインが設けられて列選択ラインで接続制御され、そして所定数のデータ入出力ラインごとにわけられたメモリセルアレイのセグメントごとに１又は複数の列冗長回路を備える半導体メモリ装置において、
前記列冗長回路は、
ヒューズの切断状態に応じて列アドレス入力をデコードして冗長エネーブル信号を出力すると共に、ブロックを選択する列アドレス又は並列テストモードでドントケアとされる列アドレスのヒューズの切断状態に応じて論理状態の異なる複数の列アドレス制御信号を出力するデコードヒューズ回路と、
該デコードヒューズ回路の出力信号に基づいて前記列選択ライン及びデータ入出力ラインを抑止制御する論理回路と、
前記冗長エネーブル信号に応じて出力されるデータを、前記複数の列アドレス制御信号に従って多数のデータバスラインのうちのいずれかへ選択的に伝達するマルチプレクサと、
を備えることを特徴とする半導体メモリ装置。
【請求項８】
デコードヒューズ回路は、少なくとも１ヒューズの切断状態により出力論理が決定されるヒューズ回路を複数有し、該複数のヒューズ回路の出力に従うデコーディング回路から前記複数の列アドレス制御信号を出力するようにしてある請求項７記載の半導体メモリ装置。
【請求項９】
デコードヒューズ回路は、
伝達手段及びヒューズの直列接続をもち、該ヒューズの切断状態に従い列アドレス信号を伝送する冗長単位回路と、
列アドレス制御信号出力用のヒューズ回路の出力に従い列アドレス信号を伝送する伝達手段をもつ冗長単位回路と、
前記各冗長単位回路の出力に従い冗長エネーブル信号を出力する論理ゲートと、
を有する請求項８記載の半導体メモリ装置。
【請求項１０】
マルチプレクサは、被冗長アドレスのデータをのせるデータバスラインを前記複数の列アドレス制御信号に従って選択し、冗長エネーブル信号に応じて出力されるデータを伝達する請求項７〜９のいずれか１項に記載の半導体メモリ装置。
【請求項１１】
各セグメントのデコードヒューズ回路の出力信号を別のセグメントの論理回路へも送って適宜組合せることにより、被冗長アドレスに該当のセグメントにおける被冗長アドレスの列選択ラインだけが抑止される請求項７〜１０のいずれか１項に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するもので、特に、多重入出力方式のような新たなアーキテクチャ(Architecture)の並列テストモード(Parallel Test Mode)等でアドレス入力のドントケア(Don't Care)の有無に関係なくヒューズ切断により救済アドレス(Repaired Address)を指定することができる列冗長回路に関するものである。
【０００２】
【従来の技術】
一般に、半導体メモリ装置の特にＤＲＡＭ(Dynamic Random Access Memory)において、冗長救済手段の重要性はメモリ装置の高集積化に従ってより大きくなっている。サブミクロン(Sub-Micron)加工技術によるパターン(Pattern) の細密化及びチップ面積の拡大による不良率の増加が一層深刻な問題となり、これが製造歩留り低下の直接の原因となるのに加え、製造工程技術や粒子(Particle)除去のためのクリーン度維持の限界からくる技術的難度が増しているため、このような半導体製造上の困難性を設計技術で最大限克服するための手段が冗長救済手段である。従って、従来から冗長救済に関する技術は相当数確保されており、実際のデバイスに適用されている。しかしながら効率的な冗長手段の開発に限界はなく、本発明の目的もこのような手段の効率的な適用についての改善を目的としている。
【０００３】
従来の列冗長(Column Redundancy) 救済手段は、アドレス入力による２位相の信号を伝達させる伝達手段(Transmission Gate) とその各信号を断続状態に従って選択的に伝達するヒューズ手段とで構成されたヒューズ単位回路を基本とした多数の冗長に必要なアドレス入力分のヒューズユニット集合体であって、救済可能ブロックを基準としてこのようなブロックを選択するアドレスを含まないこともあり、並列テストモードでドントケア(Don't Care)とされるアドレスを含むこともある。この場合に従来の冗長ヒューズ方式(Fuse scheme) では列冗長回路が実現できないという問題点がある。また、並列テストモードでドントケアとされるアドレスをヒューズの入力とする場合は救済アドレスの認識が不可能で、並列テストモードを実現できないという問題点がある。
【０００４】
図１は、従来技術によるメモリセルアレイの構成図である。図示のように、多数のメモリセルが接続されたビットラインＢＬ，バーＢＬとセンスアンプ、またビットラインと直交する方向に配列されたワードラインＷＬ及びデータ入出力ラインＩＯ，バーＩＯをもち、そしてビットラインと同じ方向に配列された列選択ラインＣＳＬが構成されたメモリセルアレイに対し、ワードライン端部に接続される行デコーダが設けられ、そしてこの行デコーダと同じ側に、データ入出力ラインのデータレベルを増幅させる手段のデータレベル増幅器(I/O S/A) が設けられる。同図の回路動作については公知なので、その詳細説明は省略する。
【０００５】
図１の場合、並列テストモードでドントケアとされるアドレスをヒューズの入力とする場合、救済アドレスの認識と共に並列テストモードを実現できないという問題点がある。また、多重入出力ライン方式(Multi-I/O Scheme)のような新たなＤＲＡＭアーキテクチャは今後のメモリ拡張性を考慮するときに必須的なアーキテクチャであるが、本アーキテクチャやこれと類似した他のアーキテクチャでも、そのような並列テストモードでの一定アドレスのドントケアによるメモリセル指定の困難性が示され、これによる冗長方式の拡張性に限りがあるという問題点がある。
【０００６】
【発明が解決しようとする課題】
上記のような従来技術に鑑みて本発明の目的は、多重入出力方式でも並列テストモードのドントケアとされるアドレスを入力することができるデコード(Decoded) 列冗長回路を提供することにある。また本発明の目的は、従来のメモリアレイアーキテクチャと異なる多重入出力ライン方式のような新たなメモリアーテクチャにおいて並列テストモード等でアドレス入力のドントケアの有無に関係なくヒューズ切断アドレスを指定することができるデコード列冗長回路を提供することにある。更に本発明の目的は、ＤＲＡＭデバイスにおいて並列テストモードの拡張性に関係なく、またドントケアアドレスの有無に関係なく救済アドレスが指定でき、従来の冗長救済手段にあった限界を克服することのできるデコードヒューズを備えるデコード列冗長回路を提供することにある。
【０００７】
【課題を解決するための手段】
この目的のために本発明は、多数のメモリセルが接続されるビットライン、センスアンプ、列選択ラインに従いビットラインと接続されるデータ入出力ライン、そして列アドレス入力をデコードして列選択ライン及びデータ入出力ラインを制御しデータを伝送する列デコーダ及び入出力制御回路を含んだメモリセルアレイを有する半導体メモリ装置の列冗長回路において、ヒューズの切断状態に応じて列アドレス入力をデコードして冗長エネーブル信号を出力すると共に、ブロックを選択する列アドレス又は並列テストモードでドントケアとされる列アドレスのヒューズの切断状態に応じて論理状態の異なる複数の列アドレス制御信号を出力するデコードヒューズ回路と、該デコードヒューズ回路の出力信号に基づいて前記列デコーダ及び入出力制御回路の動作を制御する論理回路と、前記冗長エネーブル信号に応じて出力されるデータを、前記複数の列アドレス制御信号に従って多数のデータバスラインのうちのいずれかへ選択的に伝達するマルチプレクサと、を備えることを特徴とする。
【０００８】
デコードヒューズ回路は、少なくとも１ヒューズの切断状態により出力論理が決定されるヒューズ回路を複数有し、該複数のヒューズ回路の出力に従うデコーディング回路から前記複数の列アドレス制御信号を出力するものとすることができ、この場合、デコードヒューズ回路は、伝達手段及びヒューズの直列接続をもち、該ヒューズの切断状態に従い列アドレス信号を伝送する冗長単位回路と、列アドレス制御信号出力用の前記ヒューズ回路の出力に従い列アドレス信号を伝送する伝達手段をもつ冗長単位回路と、前記各冗長単位回路の出力に従い冗長エネーブル信号を出力する論理ゲートと、を有する構成とすることができる。また、マルチプレクサは、被冗長アドレスのデータをのせるデータバスラインを前記複数の列アドレス制御信号に従って選択し、冗長エネーブル信号に応じて出力されるデータを伝達するようにしておく。このような冗長回路は、メモリセルアレイの各セグメントごとに１つ又は複数構成するようにし、多数の前記セグメント単位でそれぞれ救済を行えるようにしておくことができ、この場合、各セグメントのデコードヒューズ回路の出力信号を別のセグメントの論理回路へも送って適宜組合せることにより、被冗長アドレスに該当のセグメントにおける被冗長アドレスの列選択ラインだけが抑止されるようにしておく。
【０００９】
或いはまた本発明によれば、ワードライン方向と直交する方向に多数のメモリセルが接続されるビットライン、センスアンプ、及び列選択ラインに従いビットラインと接続されるデータ入出力ラインを構成した多重入出力ライン方式のメモリセルアレイをもち、多数のビットラインごとに１ずつのデータ入出力ラインが設けられて列選択ラインで接続制御され、そして所定数のデータ入出力ラインごとにわけられたメモリセルアレイのセグメントごとに１又は複数の列冗長回路を備える半導体メモリ装置において、前記列冗長回路は、ヒューズの切断状態に応じて列アドレス入力をデコードして冗長エネーブル信号を出力すると共に、ブロックを選択する列アドレス又は並列テストモードでドントケアとされる列アドレスのヒューズの切断状態に応じて論理状態の異なる複数の列アドレス制御信号を出力するデコードヒューズ回路と、該デコードヒューズ回路の出力信号に基づいて前記列選択ライン及びデータ入出力ラインを抑止制御する論理回路と、前記冗長エネーブル信号に応じて出力されるデータを、前記複数の列アドレス制御信号に従って多数のデータバスラインのうちのいずれかへ選択的に伝達するマルチプレクサと、を備えることを特徴とする。
【００１０】
デコードヒューズ回路は、少なくとも１ヒューズの切断状態により出力論理が決定されるヒューズ回路を複数有し、該複数のヒューズ回路の出力に従うデコーディング回路から前記複数の列アドレス制御信号を出力するようにすることができ、この場合、デコードヒューズ回路は、伝達手段及びヒューズの直列接続をもち、該ヒューズの切断状態に従い列アドレス信号を伝送する冗長単位回路と、列アドレス制御信号出力用のヒューズ回路の出力に従い列アドレス信号を伝送する伝達手段をもつ冗長単位回路と、前記各冗長単位回路の出力に従い冗長エネーブル信号を出力する論理ゲートと、を有する構成とすることができる。また、マルチプレクサは、被冗長アドレスのデータをのせるデータバスラインを前記複数の列アドレス制御信号に従って選択し、冗長エネーブル信号に応じて出力されるデータを伝達するものとしておく。そして、各セグメントのデコードヒューズ回路の出力信号を別のセグメントの論理回路へも送って適宜組合せることにより、被冗長アドレスに該当のセグメントにおける被冗長アドレスの列選択ラインだけが抑止されるようにすることができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。図中の共通部分にはできるだけ同じ符号を付して説明するものとする。
【００１２】
図２は、多重入出力方式のメモリセルアレイの構成図である。図示のように、メモリセルアレイのワードライン方向と直交する方向に多数のメモリセルを接続したビットラインＢＬ，バーＢＬ、センスアンプＳ／Ａ、データ入出力ラインＩＯ，バーＩＯ、ワードラインＷＬと接続される行デコーダ(ROW DECODER) 、そして、データ入出力ライン及びカラム選択ラインＣＳＬに従い構成される各セグメント（ブロック）へそれぞれ列選択信号を出力する列デコーダ及び入出力制御回路(COLUMN DECODER & I/O CONTROL)が構成されている。
【００１３】
図２の構成を有する多重入出力ライン方式で列冗長回路を実現する場合において、従来のアレイ方式に適用される図３に示す列冗長ではヒューズに入力されるアドレスをドントケアとすることができないが、図２のような多重入出力ライン方式では並列テストモードでドントケアとされるアドレスが入力されることになる。この場合に図４のデコード列冗長回路を適用すればその問題を解決することができる。即ち図３は、従来技術による冗長救済手段の回路図である。尚、図３の構造はよく知られているので、図４の回路に含めて説明する。
【００１４】
図４は、本発明によるデコード列冗長救済手段であるデコードヒューズ回路の詳細である。列アドレスＣＡ０〜ｎ，ＣＡ０〜ｎＢを伝達する伝達手段４と、これに接続されるヒューズ手段２及びスイッチ手段７と、から冗長単位回路１００が多数構成され、そして、ヒューズ手段１の切断により多数の冗長単位回路１００及びデコーディング回路１０２をエネーブルさせるノードｎ３を有した主スイッチング回路１１０が設けられる。また、ヒューズ手段３に従い論理“ハイ”又は論理“ロウ”を有するノードｎ４，ｎ７及びその各反対位相のノードｎ５，ｎ６を有したヒューズ回路１１１が多数構成され、その出力ノードｎ４，ｎ７，ｎ５，ｎ６により制御され、ブロック選択のための列アドレスＣＡｉ〜ｊ，ＣＡｉ〜ｊＢを伝送する伝達手段５，６をもつ冗長単位回路１０１が多数設けられる。論理ゲート９は、各冗長単位回路１００及び各冗長単位回路１０１の出力に基づいて第１冗長出力ノード５１から列冗長エネーブル信号ＣＲＥＮｉを発生する。また、デコーディング回路１０２は、主スイッチング回路手段１１０の出力ノードｎ２によりエネーブルされ、ヒューズ回路１１１の出力ノードｎ４，ｎ７，ｎ５，ｎ６の各論理状態に従って、多数の第２冗長出力ノード５２，５３，５４，５５のうち１つを選択的に活性化させる。
【００１５】
この図４の構成は図５のデコード(Decoded) ヒューズ回路１０５に該当する。従って動作説明については図５を参照して説明する。図５は、本発明によるデコード冗長救済手段を適用したメモリセルアレイの全体的な構成図である。
【００１６】
多数のメモリセルセグメント(Segment) １０９、列デコーダ及び入出力制御回路１０６で構成されたメモリセルアレイがあり、各メモリセルセグメント１０９に１以上のデコードヒューズ回路１０５が配置されている。そして、各デコードヒューズ回路１０５の第１冗長出力ノード５１の列冗長エネーブル信号ＣＲＥＮｉと第２冗長出力ノード５２〜５５の各出力である列アドレス制御信号ＰＣＯＬＤ１０〜ＰＣＯＬＤ１３を組合せて全体冗長アドレスを生成する論理回路１０８と、デコードヒューズ回路１０５の動作による冗長データ入出力ライン６０のデータを、第２冗長出力ノード５２，５３，５４，５５に従い選択的にデータバスライン５６へ伝達するマルチプレクサ１０７と、が設けられている。
【００１７】
図４から分かるように、最初のパワーアップ(Power Up)で論理“ロウ”から論理“ハイ”にエネーブルされる信号ＶＣＣＨに応じて、ヒューズ１のつながった状態ではノードｎ２，ｎ３がそれぞれ論理“ロウ”、“ハイ”に維持され、これにより回路の全動作が抑止される。一方、ヒューズ１が切断されると、ノードｎ２，ｎ３は論理“ハイ”、“ロウ”のエネーブルの状態となり、回路の全動作が許容される。この主スイッチングヒューズ１の切断状態では、ヒューズ回路１１１におけるヒューズ３の切断有無により出力ノードｎ４，ｎ５，ｎ６，ｎ７の状態が決定され、またこの出力ノードｎ４，ｎ５，ｎ６，ｎ７により、冗長単位回路１０１の伝達手段５，６に入力される列アドレスの互いに逆位相の信号中のどちらかが選択伝送される。更に、冗長単位回路１００におけるヒューズ２の切断有無により、伝達手段４に入力される列アドレスの互いに逆位相の信号中のどちらかが選択的に伝送される。このような伝達手段４，５，６の伝送状態に従ってその出力ノードｎ８，ｎ９，ｎ１０，ｎ１１，ｎ１２へ伝達される列アドレス入力信号により、論理ゲート９から第１冗長出力ノード５１の列冗長エネーブル信号ＣＲＥＮｉが発生される。また、ヒューズ回路１１１の出力ノードｎ４，ｎ５，ｎ６，ｎ７の論理に従うデコーディング回路１０２の第２冗長出力ノード５２，５３，５４，５５のうちのいずれか１つがエネーブル状態とされる。
【００１８】
このようにして発生するデコードヒューズ回路１０５の冗長出力ノード５１，５２，５３，５４，５５の出力信号は、図５のようにそれぞれ異なる各セグメント１０９を制御し、そして異なるセグメント１０９を制御する第１冗長出力ノード５１の出力信号と第２冗長出力ノード５２，５３，５４，５５の出力信号がそれぞれ論理回路１０８で適宜に論理組合せされて全冗長アドレスが生成され、その出力ノード６１の状態を決定する。出力ノード６１は、そのデコードヒューズ回路１０５をエネーブルさせた列アドレス入力（＝被冗長アドレス）により動作するノーマル列選択ライン５８を抑止とするために、列デコーダ及び入出力制御回路１０６を制御する。また、冗長対象の列アドレス入力により、多数のメモリセルセグメント１０９に所属する所定のデコードヒューズ回路１０５が動作し、その第１冗長出力ノード５１に接続した冗長列選択ラインを動作させる。
【００１９】
列デコーダ及び入出力制御回路１０６の制御によるノーマル列選択ライン５８に従い出力されるセルデータはデータ入出力ライン５７を通じて列デコーダ及び入出力制御回路１０６に入力され、そしてそのセグメント１０９に割当てられたデータバスライン５６へ伝達される。一方、当該セグメント１０９のデコードヒューズ回路１０５でのデコード結果に従う第１冗長出力ノード５１による冗長列選択ラインの制御で出力される冗長セルデータは、冗長データ入出力ライン６０を通じて直接、或いはノーマル同様の冗長入出力制御回路を経て、当該セグメント１０９に割当てられたノーマル時と同じデータバスライン５６へ伝達可能で、このときに、多数のデータバスライン５６のうち特定のデータバスラインへ冗長セルデータを伝達するためのマルチプレクサ１０７が設けられてデコーディング回路１０２の第２冗長出力ノード５２，５３，５４，５５に従い動作することで伝達が可能になる。
【００２０】
本実施形態では、従来の図１に示すメモリアレイアーキテクチャと異なる図２に示す多重入出力ライン方式のような新たなメモリアーキテクチャにおいて、並列テストモード等でアドレス入力のドントケアの有無に関係なくヒューズ切断により救済アドレスを指定することができる。この多重入出力ライン方式のような新たなＤＲＡＭアーキテクチャは今後の拡張性を考慮するとき必須的なアーキテクチャであり、これと類似したその他のアーキテクチャでも同様に並列テストモードでの一定アドレスのドントケアによるメモリセルの指定に困難が生じ、これによる冗長方式の拡張性の限界にぶつかると予想されるので、非常に有用である。
【００２１】
上記実施形態では図面を中心に例を挙げて限定したが、その他にも本発明の技術的思想の範囲内で多様な形態が可能であることは勿論である。
【００２２】
【発明の効果】
本発明にれば、並列テストモードの拡張性に関係なく、またドントケアアドレスの有無に関係なく救済アドレスを指定可能なので、従来技術にあった限界を克服することができる。特に、今後重要となる高速アクセス方式の同期式ＤＲＡＭ、キャッシュＤＲＡＭ(cached DRAM) 等の拡張の際には冗長方式を実現できないことによる限界を予め防止可能で、効率的なアドレスの運用にも効果がある。
【図面の簡単な説明】
【図１】従来におけるメモリセルアレイの構成図。
【図２】本発明に係る多重入出力方式のメモリセルアレイの構成図。
【図３】従来技術による列冗長のデコード回路を示す回路図。
【図４】本発明による列冗長のデコードヒューズ回路を示す回路図。
【図５】本発明による列冗長回路を示すブロック図。
【符号の説明】
１０５  デコードヒューズ回路
１０６  列デコーダ及び入出力制御回路
１０７  マルチプレクサ
１０８  論理回路
１０９  セグメント（メモリセルアレイ）
【図１】
0003763085.tif 000002
【図２】
0003763085.tif 000003
【図３】
0003763085.tif 000004
【図４】
0003763085.tif 000005
【図５】
0003763085.tif 000006