(57)【要約】  半導体装置は、ｎ型ピラー層（１３）およびｐ型ピラー層（１４）が交互に配置されたスーパージャンクション層（１５）を含む半導体層と、当該半導体層の上層部に活性領域（１）を取り囲むように形成されたｐ型の耐圧保持構造（５６）とを備える。少なくとも１つの耐圧保持構造（５６）は、平面視でスーパージャンクション層（１５）と重なっている。スーパージャンクション層（１５）と平面視で重なる耐圧保持構造（５６）の少なくとも１つは、当該耐圧保持構造（５６）の途切れた部分である間隙（５７）を有している。
2021009828.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、第１導電型の第１ピラー層および第２導電型の第２ピラー層が交互に配置されたスーパージャンクション層を含む半導体層と、
前記半導体層の上層部に活性領域を取り囲むように形成された、第２導電型の複数の耐圧保持構造と、
を備え、
少なくとも１つの前記耐圧保持構造は、平面視で前記スーパージャンクション層と重なっており、
前記スーパージャンクション層と平面視で重なる前記耐圧保持構造の少なくとも１つは、当該耐圧保持構造の途切れた部分である間隙を有している、
半導体装置。
【請求項２】
前記スーパージャンクション層における前記第１ピラー層および前記第２ピラー層の配置は、平面視で回転非対称である、
請求項１に記載の半導体装置。
【請求項３】
全ての前記耐圧保持構造が、前記間隙を有している、
請求項１または請求項２に記載の半導体装置。
【請求項４】
最内周の前記耐圧保持構造は、前記間隙を有しておらず、
最内周の前記耐圧保持構造を除く全ての前記耐圧保持構造は、前記間隙を有している、
請求項１または請求項２に記載の半導体装置。
【請求項５】
全ての前記耐圧保持構造が、平面視で前記スーパージャンクション層と重なっており、且つ、前記間隙を有している、
請求項１または請求項２に記載の半導体装置。
【請求項６】
全ての前記耐圧保持構造は、平面視で前記スーパージャンクション層と重なっており、
最内周の前記耐圧保持構造は、前記間隙を有しておらず、
最内周の前記耐圧保持構造を除く全ての前記耐圧保持構造は、前記間隙を有している、
請求項１または請求項２に記載の半導体装置。
【請求項７】
前記スーパージャンクション層において、前記第１ピラー層および前記第２ピラー層はストライプ状に配置されている、
請求項１から請求項６のいずれか一項に記載の半導体装置。
【請求項８】
前記間隙は、前記耐圧保持構造の曲線部に形成されている、
請求項１から請求項７のいずれか一項に記載の半導体装置。
【請求項９】
前記間隙は、前記耐圧保持構造の直線部には形成されていない、
請求項８に記載の半導体装置。
【請求項１０】
前記間隙は、前記第１ピラー層と前記第２ピラー層とに跨がるように形成されており、
前記間隙とそれが属する前記耐圧保持構造との間の２つの境界線は、前記第１ピラー層と前記第２ピラー層との境界線に接しておらず、
前記間隙とそれが属する前記耐圧保持構造との間の２つの境界線のうち、前記第２ピラー層の長手方向に平行な前記活性領域の中心線に近い側の境界線は、平面視で前記第２ピラー層に内包されており、前記活性領域の前記中心線から遠い側の境界線は、平面視で前記第１ピラー層に内包されている、
請求項１から請求項９のいずれか一項に記載の半導体装置。
【請求項１１】
前記間隙とそれが属する前記耐圧保持構造との間の２つの境界線のうち、前記活性領域の前記中心線から近い側の境界線を内包する前記第２ピラー層と、前記活性領域の前記中心線から遠い側の境界線を内包する前記第１ピラー層とが隣り合っている、
請求項１０に記載の半導体装置。
【請求項１２】
隣り合う前記耐圧保持構造の前記間隙同士は、平面視で、前記耐圧保持構造の径方向に隣り合わないように、互いにずらして配置されている、
請求項１から請求項１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記半導体基板はオフ角を有する、
請求項１から請求項１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記半導体基板は炭化珪素基板である、
請求項１から請求項１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記耐圧保持構造の第２導電型の不純物濃度は、１×１０１３ｃｍ−２以上である、
請求項１４に記載の半導体装置。
【請求項１６】
請求項１から請求項１５のいずれか一項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
を備えた電力変換装置。
【請求項１７】
半導体基板上に第１導電型の第１半導体層を形成する工程と、
前記第１半導体層にストライプ状のトレンチを形成し、前記トレンチに第２導電型の第２半導体層を埋め込むことで、前記第１半導体層から成る第１ピラー層および第２半導体層から成る第２ピラー層が交互に配置されたスーパージャンクション層を形成する工程と、
注入マスクを用いたイオン注入によって、前記スーパージャンクション層を含む前記第１半導体層および前記第２半導体層の上層部に、活性領域を取り囲む第２導電型の複数の耐圧保持構造を形成する工程と、
を備え、
少なくとも１つの前記耐圧保持構造は、平面視で前記スーパージャンクション層と重なっており、
前記スーパージャンクション層と平面視で重なる前記耐圧保持構造の少なくとも１つは、当該耐圧保持構造の途切れた部分である間隙を有している、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、電力変換装置および半導体装置の製造方法に関し、特に、スーパージャンクション構造の半導体装置に関するものである。
【背景技術】
【０００２】
パワーエレクトロニクス分野において、モータなどの電動機の負荷を駆動するための半導体装置として、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）やＩＧＢＴ（insulated-gate bipolar transistor）等のスイッチング素子や、ＳＢＤ（Schottky barrier diode）等の整流素子が用いられている。スイッチング素子は、制御端子に入力される制御信号を用いて、低抵抗のオン状態（導通状態）と高抵抗のオフ状態（遮断状態）とが切り替えられる。整流素子は、例えば、それに接続されたスイッチング素子の状態に応じてオン状態とオフ状態とが切り替わる。【０００３】
パワーエレクトロニクスの用途では高電圧の入力を扱うため、スイッチング素子や整流素子などの半導体装置は、オフ状態で高い耐圧性を備えることが重要である。一般に、オフ状態のスイッチング素子および整流素子は、ドリフト層に空乏層を拡げることによって電圧を保持する。そのため、これらの素子は、ドリフト層の厚さが厚いほど高耐圧となり、また、ドリフト層の不純物濃度が低いほど空乏層が拡がりやすくなるため高耐圧となる。【０００４】
一方、半導体装置は、導通損失を少なくするために、オン状態での抵抗（オン抵抗）が低いことが求められる。ドリフト層の抵抗は、オン抵抗の成分の一つであり、なるべく低いことが望ましい。ドリフト層の抵抗は、ドリフト層の厚さを薄くすること、あるいは、ドリフト層の不純物濃度を高くすることによって低減できる。しかし、前述のように、ドリフト層の厚さを薄くする、あるいは、ドリフト層の不純物濃度を高くすると、耐圧性が低下する。このように、半導体装置の耐圧とオン抵抗とはトレードオフの関係となる。【０００５】
このトレードオフを改善できる半導体装置の構造として、スーパージャンクション（超接合）構造が知られている（例えば、下記の特許文献１）。すなわち、スーパージャンクション構造の半導体装置は、非スーパージャンクション構造の半導体装置と比較して、例えば、耐圧を維持したままオン抵抗を低減させたり、オン抵抗を維持したまま耐圧を向上させたりできる。【０００６】
スーパージャンクション構造では、半導体装置に電流が流れる向きと垂直な面に、ｐ型ピラー層とｎ型ピラー層とが交互に配置され、ｐ型ピラー層内の実効不純物量とｎ型ピラー層内の実効不純物量とが等しくなるようにチャージバランスがとられている。ここで、実効不純物量とは、ｐ型半導体においては実効的にアクセプタとして作用する不純物の量のことであり、ｎ型半導体においては実効的にドナーとして作用する不純物の量のことである。以下、スーパージャンクション構造が形成された半導体層において、ｐ型ピラー層とｎ型ピラー層とが交互に配置された層を「スーパージャンクション層」という。【０００７】
ｐ型ピラー層およびｎ型ピラー層の形状としては、例えば短冊状、柱状などがある。例えば、ｐ型ピラー層およびｎ型ピラー層が短冊状の場合、平面視で、ｐ型ピラー層およびｎ型ピラー層がストライプ状に配置される。また、ｐ型ピラー層またはｎ型ピラー層が柱状の場合、平面視で、一方のピラー層が他方のピラー層内にドット状に配置される。特に、ストライプ状のスーパージャンクション層は、トレンチゲート型の半導体装置との相性が良く、低抵抗化に適している。また、ドット状のスーパージャンクション層と比較して、ストライプ状のスーパージャンクション層は構造が単純であり、設計やプロセスが比較的容易であるという利点がある。【０００８】
スーパージャンクション構造の形成方法には、大きく分けてマルチエピタキシャル方式とトレンチフィル方式との２つがある。マルチエピタキシャル方式は、第１導電型の半導体層のエピタキシャル成長と第２導電型不純物のイオン注入とを繰り返す方式であり、必要なスーパージャンクション層の厚さとイオン注入の注入可能深さによってその繰り返し回数が決まる。スーパージャンクション層の厚さは、一般には数μｍ程度に設定されるが、高耐圧のデバイスでは数十μｍ以上に設定される場合もある。このような厚いスーパージャンクション層をマルチエピタキシャル方式で形成するためには、エピタキシャル成長とイオン注入との繰り返し回数が増大してしまう。【０００９】
一方、トレンチフィル方式は、まず、第１導電型の半導体層をスーパージャンクション層に必要な厚さまでエピタキシャル成長させ、当該半導体層に異方性エッチングによりトレンチを形成した後、第２導電型の半導体層をエピタキシャル成長させて当該トレンチを埋め込む方式である。トレンチフィル方式はプロセスの工数が少なく、マルチエピタキシャル方式と比較して量産性に優れている。【００１０】
例えば炭化珪素（ＳｉＣ）のエピタキシャル成長としては、特定の結晶面に対して炭化珪素をエピタキシャル成長させるステップフロー成長が一般的である。ステップフロー成長を実現するため、一般的な炭化珪素基板にはオフ角が設けられている。炭化珪素のエピタキシャル成長では、上記の特定の結晶面以外の結晶面に対してエピタキシャル成長を行うことは困難である。このため、炭化珪素からなる半導体基板にトレンチフィル方式でスーパージャンクション構造を形成する場合、第２導電型のピラー層の長手方向をステップフロー成長の方向（ステップフロー方向）と一致させることが求められる。そのため、ストライプ状のスーパージャンクション層の構造としては、ステップフロー方向に延びるｐ型ピラー層およびｎ型ピラー層が交互に並ぶ構造が一般的である。【００１１】
このように、ストライプ状のスーパージャンクション層は、半導体装置の低抵抗化や設計、製造の容易さにおいて有利である。特に、炭化珪素半導体装置においては、プロセス上の理由からストライプ状のスーパージャンクション層が採用されることがほとんどである。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】国際公開第２０１７／１８３３７５号
【発明の概要】
【発明が解決しようとする課題】
【００１３】
特許文献１には、スーパージャンクション構造の半導体装置の終端構造として、活性領域を取り囲み、ドリフト層とは逆の導電型を有するフレーム状の耐圧保持構造を複数備えた終端構造が開示されている。平面視で、活性領域には複数のｐ型ピラー層がストライプ状に配置されており、複数の耐圧保持構造のそれぞれはｐ型ピラー層と平行に伸びる辺と直交する辺とを備えている。【００１４】
特許文献１のように、フレーム状の耐圧保持構造を複数備えた終端構造を用いた場合、フレーム状の耐圧保持構造を１つのみ備えた典型的な終端構造（例えば、ＪＴＥ（junction termination extension）またはＲＥＳＵＲＦ（reduced surface field）など）と比較して、活性領域の周回方向における電位の分布が小さくなり、電界集中が緩和されるため耐圧が向上する。【００１５】
しかし、フレーム状の耐圧保持構造のコーナー部付近では、活性領域の周回方向に、半導体装置に印加された電圧の数割程度という大きな電位差が存在すると考えられる。フレーム状の耐圧保持構造は、活性領域の外周１周に亘って電気的に導通しているため、活性領域の周回方向の電位差を保持することができない。そのため、その電位差は、ある耐圧保持構造５６とその内側または外側に隣り合うもう一つの耐圧保持構造５６との間の領域で保持されることになり、その部分に電界集中が生じる。【００１６】
本発明は以上のような課題を解決するためになされたものであり、スーパージャンクション構造を有する半導体装置において、終端領域における電界集中を緩和することを目的とする。
【課題を解決するための手段】
【００１７】
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成され、第１導電型の第１ピラー層および第２導電型の第２ピラー層が交互に配置されたスーパージャンクション層を含む半導体層と、前記半導体層の上層部に活性領域を取り囲むように形成された、第２導電型の複数の耐圧保持構造と、を備え、少なくとも１つの前記耐圧保持構造は、平面視で前記スーパージャンクション層と重なっており、前記スーパージャンクション層と平面視で重なる前記耐圧保持構造の少なくとも１つは、当該耐圧保持構造の途切れた部分である間隙を有している。
【発明の効果】
【００１８】
本発明によれば、耐圧保持構造が間隙を有することで、活性領域の周回方向の電位差を耐圧保持構造が保持することができる。それにより、終端領域における電界集中が緩和され、半導体装置の耐圧向上に寄与できる。【００１９】
本発明の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００２０】
【図１】前提技術としてのスーパージャンクション構造を備える半導体装置の平面模式図である。
【図２】前提技術の半導体装置のｐ型ピラー層の長手方向に垂直な断面を示す断面模式図である。
【図３】前提技術の半導体装置のｐ型ピラー層の長手方向に平行な断面を示す断面模式図である。
【図４】前提技術の半導体装置の半導体基板表面における電位分布のシミュレーション結果を示すグラフである。
【図５】実施の形態１に係る半導体装置における終端構造のコーナー部近傍の平面模式図である。
【図６】実施の形態１に係る半導体装置のｐ型ピラー層の長手方向に垂直な断面を示す断面模式図である。
【図７】実施の形態１に係る半導体装置のｐ型ピラー層の長手方向に平行な断面を示す断面模式図である。
【図８】実施の形態１に係る半導体装置の変形例を示す図である。
【図９】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図１０】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図１１】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図１２】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図１３】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図１４】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図１５】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図１６】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図１７】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図１８】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図１９】間隙境界端部Ａ，Ｂを説明するための図である。
【図２０】実施の形態２に係る半導体装置における終端構造のコーナー部近傍の平面模式図である。
【図２１】実施の形態３に係る半導体装置における終端構造のコーナー部近傍の平面模式図である。
【図２２】実施の形態４に係る半導体装置における終端構造のコーナー部近傍の平面模式図である。
【図２３】実施の形態５に係る半導体装置における終端構造のコーナー部近傍の平面模式図である。
【図２４】実施の形態６に係る半導体装置における終端構造のコーナー部近傍の平面模式図である。
【図２５】実施の形態７に係る半導体装置における終端構造のコーナー部近傍の平面模式図である。
【図２６】実施の形態８に係る半導体装置における終端構造のコーナー部近傍の平面模式図である。
【図２７】実施の形態９に係る電力変換装置のブロック図である。
【発明を実施するための形態】
【００２１】
本明細書では、半導体装置の例として炭化珪素ＳＢＤを示す。また、以下の説明では、第１導電型をｎ型、第２導電型をｐ型として説明する。なお、以下に示す図面は模式的なものであるため、各構成要素の縮尺は必ずしも一定ではない。そのため、図面に示す構成要素の寸法や位置関係は、実際とは異なる場合がある。また、全ての図において、作図の都合上、説明に不要な構成要素の記載は省略している。
【００２２】
＜前提技術＞
本発明の実施形態の説明に入る前に、前提技術としてのスーパージャンクション構造を備える半導体装置について説明する。図１は、前提技術としての半導体装置の平面模式図である。この半導体装置は、特許文献１に開示されたものに相当する。また、図２は、図１のＡ１−Ａ２線に沿った断面図であり、図３は、図１のＣ１−Ｃ２線に沿った断面図である。
【００２３】
当該半導体装置は、ｎ＋型の半導体基板１１と、半導体基板１１の第１主面（図２および図３の紙面上側の面）上に形成されたｎ型の半導体層であるエピタキシャル結晶層１２とを備える。半導体基板１１の第１主面は、特定の結晶面に対するオフ角を有している。なお、ｎ＋型とは、ｎ型よりも不純物濃度が高いことを意味する。
【００２４】
エピタキシャル結晶層１２の上層部には、それぞれステップフロー方向を長手方向とする短冊状のｎ型ピラー層１３（第１ピラー層）とｐ型ピラー層１４（第２ピラー層）とが平面視で交互に配置された、ストライプ状のスーパージャンクション層１５が形成されている。ここで、スーパージャンクション層１５よりも外側の領域を「ｎ型ピラー周辺層１６」と定義する。
【００２５】
スーパージャンクション層１５の上には、スーパージャンクション層１５の外周部を除いて、ショットキーコンタクト電極８７が形成されており、その上にアノード電極８８が形成されている。なお、図１においては、ショットキーコンタクト電極８７およびアノード電極８８の図示は省略されている。
【００２６】
スーパージャンクション層１５の上層部には、ｐ型の半導体領域である耐圧保持構造５６が、平面視でショットキーコンタクト電極８７を取り囲むように、同心状に複数形成されている。最も内側の耐圧保持構造５６によって囲まれた領域は活性領域１であり、最も内側の耐圧保持構造５６の内端よりも外側の領域は終端領域２である。
【００２７】
複数の耐圧保持構造５６のそれぞれは、平面視で、ｐ型ピラー層１４の長手方向と平行な直線部と、ｐ型ピラー層１４の長手方向と直交する直線部とを含んでいる。また、複数の耐圧保持構造５６のそれぞれのコーナー部には、ｐ型ピラー層１４の長手方向と平行に伸びる直線部とｐ型ピラー層１４の長手方向と直交する直線部とを、なめらかに接続する曲線部が設けられている。
【００２８】
また、半導体基板１１の第２主面（図２および図３における紙面下側の面）には、裏面オーミック電極９１を介してカソード電極９３が形成されている。
【００２９】
図４は、図１の半導体装置について、ＴＣＡＤ（technology computer-aided design）を利用して計算した電位分布を示すグラフであり、半導体装置に電圧ＶＲの逆バイアスを印加した場合における、半導体基板１１の表面に沿った電位プロファイルのシミュレーション結果である。図４において、破線、点線、実線のグラフは、それぞれ図１のＡ１−Ａ２線、Ｂ１−Ｂ２線、Ｃ１−Ｃ２線に沿った電位プロファイルを示している。図４において、横軸はＡ１−Ａ２線、Ｂ１−Ｂ２線またはＣ１−Ｃ２線に沿った方向の位置を表し、縦軸は電位を表している。
【００３０】
ただし、図４の電位プロファイルを計算したシミュレーションにおいて、ｎ型ピラー層１３の幅、ｐ型ピラー層１４の幅、ｎ型ピラー層１３とｐ型ピラー層１４との繰り返しの数、耐圧保持構造の数、各耐圧保持構造の幅などのパラメータは、図１と厳密に一致するものではない。また、図４の電位プロファイルは、半導体装置の三次元構造を仮定して計算した結果ではなく、図１のＡ１−Ａ２線、Ｂ１−Ｂ２線、Ｃ１−Ｃ２線に沿った各断面をそれぞれ独立なものと仮定して計算した結果である。つまり、活性領域１の周回方向の電位および電界の連続性は考慮されていない。
【００３１】
図４において、横軸の座標（活性領域１の端部から距離に相当）が同じ点同士を比較すると、半導体装置に印加された電圧ＶＲの数割程度ある大きな電位差が存在することが分かる。上述のとおり、図４に示す電位プロファイルは、図１のＡ１−Ａ２線、Ｂ１−Ｂ２線、Ｃ１−Ｃ２線に沿った各断面をそれぞれ独立なものと仮定して計算した結果であるが、実際には、耐圧保持構造５６は活性領域１の外周１周に亘って電気的に導通しているため、上記の電位差を保持することができない。そのため、その電位差は、ある耐圧保持構造５６とその内側または外側に隣り合うもう一つの耐圧保持構造５６との間の領域で保持されることになり、その部分に電界集中が生じる。
【００３２】
＜実施の形態１＞
図５は、本発明の実施の形態１に係る半導体装置の構造を示す図であり、半導体装置における終端構造のコーナー部近傍の平面模式図である。また、図６は、図５のＤ１−Ｄ２線に沿った断面図であり、図７は、図５のＥ１−Ｅ２線に沿った断面図である。これらの図において、図１〜図３に示したものと同様の機能を有する要素には同一符号を付してある。
【００３３】
図５に示す領域は、図１に示した構造の右上部分に相当する。図示は省略するが、実施の形態１に係る半導体装置は、図５に示す構造を各コーナー部に備えておいる。また、コーナー部以外の構造は、基本的に前提技術の半導体装置と同様でよい。
【００３４】
実施の形態１に係る半導体装置は、ｎ＋型の低抵抗の半導体基板１１と、半導体基板１１の第１主面（図６および図７の紙面上側の面）上に形成されたｎ型の半導体層であるエピタキシャル結晶層１２とを備える。本実施の形態では、半導体基板１１として炭化珪素基板を用いている。半導体材料として炭化珪素が用いられることで、半導体装置の低損失化や動作可能温度の高温化が可能となる。ここでは、半導体基板１１として、第１主面が、（０００１）面に対して［１１−２０］方向へ４°傾斜したオフ角を有し、ポリタイプが４Ｈの炭化珪素基板が用いられるものとする。ｎ型の不純物としては、例えば窒素（Ｎ）を用いられる。
【００３５】
エピタキシャル結晶層１２の不純物濃度は、例えば１×１０１３ｃｍ−３以上１×１０１８ｃｍ−３以下とするが、必ずしも空間的に一定の濃度でなくてよく、縦方向に濃度分布を持っていてもよい。エピタキシャル結晶層１２の厚さは、例えば０．１μｍ以上１００μｍ以下とする。
【００３６】
エピタキシャル結晶層１２の上層部には、短冊状のｎ型ピラー層１３とｐ型ピラー層１４とが平面視で交互に配設されたスーパージャンクション層１５が形成されている。ｎ型ピラー層１３の不純物濃度およびｐ型ピラー層１４の不純物濃度は、例えば１×１０１３ｃｍ−３以上１×１０１８ｃｍ−３以下であるが、必ずしも空間的に一定の濃度でなくてもよく、各領域内で濃度分布を持っていてもよい。ｎ型ピラー層１３の幅およびｐ型ピラー層１４の幅は、例えば１μｍ以上５０μｍ以下である。ｎ型ピラー層１３とｐ型ピラー層１４との境界線は、必ずしも半導体基板１１の第１主面に対して垂直でなくてもよい。ｐ型の不純物としては、例えばアルミニウム（Ａｌ）が用いられる。
【００３７】
１つのｎ型ピラー層１３に含まれるｎ型実効不純物量と、１つのｐ型ピラー層１４に含まれるｐ型実効不純物量とは等しく設定され、それによりチャージバランスがとられている。スーパージャンクション層１５の厚さは、例えば１μｍ以上１５０μｍ以下である。ｎ型ピラー層１３およびｐ型ピラー層１４は、平面視で、ステップフロー方向を長手方向としており、ストライプ状に配置されている。
【００３８】
スーパージャンクション層１５の外側の領域は、ｎ型ピラー周辺層１６である。ｎ型ピラー周辺層１６の不純物濃度は、例えば１×１０１３ｃｍ−３以上１×１０１８ｃｍ−３以下であり、ｎ型ピラー周辺層１６の厚さは例えば１μｍ以上１５０μｍ以下である。
【００３９】
後述するように、本実施の形態では、スーパージャンクション層１５は、一定の厚さで形成したｎ型エピタキシャル結晶層（第１半導体層）にトレンチを形成して、当該トレンチにｐ型エピタキシャル結晶層（第２半導体層）を埋め込むことで、ｎ型ピラー層１３およびｐ型ピラー層１４を形成するトレンチフィル方式で形成される。つまり、ｎ型ピラー層１３およびｎ型ピラー周辺層１６は、ｎ型エピタキシャル結晶層においてｐ型ピラー層１４が形成されずに残った部分であり、特に、ｐ型ピラー層１４に挟まれた部分がｎ型ピラー層１３となり、ｐ型ピラー層１４が形成された領域の外側の部分がｎ型ピラー周辺層１６となっている。
【００４０】
スーパージャンクション層１５の上には、スーパージャンクション層１５の外周部を除いて、ショットキーコンタクト電極８７が形成されており、その上にアノード電極８８が形成されている（図５においては、ショットキーコンタクト電極８７およびアノード電極８８の図示は省略されている）。ショットキーコンタクト電極８７およびアノード電極８８の材料としては、例えばチタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、Ａｌ、またはその他の金属や合金、またはそれらの積層体を用いることができる。
【００４１】
スーパージャンクション層１５およびｎ型ピラー周辺層１６の上層部には、ｐ型半導体からなる耐圧保持構造５６が、平面視でショットキーコンタクト電極８７を取り囲むように、同心状に複数形成されている。耐圧保持構造５６の不純物濃度は、例えば、ｎ型ピラー層１３およびｎ型ピラー周辺層１６の不純物濃度よりも高く、１×１０１８ｃｍ−３よりも低い。最も内側の耐圧保持構造５６によって囲まれた領域が、活性領域１であり、最も内側の耐圧保持構造５６の内端よりも外側の領域が終端領域２である。
【００４２】
図５に示すように、耐圧保持構造５６のそれぞれは、平面視で、ｐ型ピラー層１４の長手方向と平行な直線部と、ｐ型ピラー層１４の長手方向と直交する直線部とを含んでいる。本実施の形態の半導体装置のチップの形状は、ステップフロー方向に平行な辺と、ステップフロー方向に垂直な辺とを有する矩形である。よって、半導体装置のステップフロー方向と平行な辺の近傍では、各耐圧保持構造５６がｐ型ピラー層１４と平行に延び、ステップフロー方向と垂直な辺の近傍では、各耐圧保持構造５６がｐ型ピラー層１４と直交す方向に延びている。また、複数の耐圧保持構造５６のそれぞれのコーナー部には、ｐ型ピラー層１４の長手方向と平行に伸びる直線部とｐ型ピラー層１４の長手方向と直交する直線部とを、なめらかに接続する曲線部が設けられている。
【００４３】
本実施の形態では、複数の耐圧保持構造５６のうち少なくとも１つは、平面視で、ショットキーコンタクト電極８７の一部と重なるように形成されている。より具体的には、図６および図７に示すように、最も内側の耐圧保持構造５６の一部が、ショットキーコンタクト電極８７の端部と重なるように形成されている。また、耐圧保持構造５６は、スーパージャンクション層１５内からその外側のｎ型ピラー周辺層１６に亘って形成されている。
【００４４】
半導体基板１１の第２主面（図２および図３における紙面下側の面）には、裏面オーミック電極９１を介してカソード電極９３が形成されている。裏面オーミック電極９１およびカソード電極９３の材料としては、ニッケル（Ｎｉ）、金（Ａｕ）、その他の金属や合金、またはそれらの積層体を用いることができる。
【００４５】
なお、図８に示すように、終端領域２の一部において、スーパージャンクション層１５およびｎ型ピラー周辺層１６の上に、フィールド絶縁膜３２が形成されていてもよい。この場合、ショットキーコンタクト電極８７およびアノード電極８８は、それらの一部がフィールド絶縁膜３２の上部にのり上げるように形成される。
【００４６】
ここで、本実施の形態では、図５に示すように、スーパージャンクション層１５と平面視で重なる耐圧保持構造５６のうちの少なくとも１つは、間隙５７を有している。つまり、間隙５７を有する耐圧保持構造５６は、完全に連続したフレーム状ではなく、途切れており、その途切れた部分が間隙５７である。言い換えれば、間隙５７は、それが属する耐圧保持構造５６を横切っており、耐圧保持構造５６の内側の領域と外側の領域とを繋いでいる。この間隙５７に相当する部分は、ｎ型の半導体領域でもよいし、耐圧保持構造５６よりも不純物濃度の低いｐ型の半導体領域でもよい。例えば図５の例において、間隙５７におけるｎ型ピラー層１３と重なる部分はｎ型の半導体領域であり、間隙５７におけるｐ型ピラー層１４と重なる部分はｐ型の半導体領域となっている。
【００４７】
間隙５７の部分がｎ型の半導体領域である場合、その不純物濃度は、ｎ型ピラー層１３の不純物濃度と同じでも異なってもよい。間隙５７の部分がｐ型の半導体領域である場合、その不純物濃度は、耐圧保持構造５６の不純物濃度よりも低く、逆バイアスが印加されたときに空乏化される濃度であればよい。あるいは、間隙５７の部分は、逆バイアス印加時に耐圧保持構造５６と電気的に導通しないものであれば、真性半導体なども含め、どのような材料で形成されてもよい。
【００４８】
実施の形態１では、図５のように、平面視でスーパージャンクション層１５と重なるすべての耐圧保持構造５６の曲線部に、間隙５７が設けられている。一方、平面視でスーパージャンクション層１５と重ならない耐圧保持構造５６（最も外側の耐圧保持構造５６）には、間隙５７が設けられていない。また、耐圧保持構造５６の直線部には、間隙５７が設けられていない。さらに、隣り合う耐圧保持構造５６の間隙５７同士は、平面視で、耐圧保持構造５６の径方向（つまり耐圧保持構造５６のフレームの内側から外側へと向かう方向）に隣り合わないように、互いにずらして配置されている。
【００４９】
次に、実施の形態１に係る半導体装置の製造方法について説明する。図９から図１８は、当該製造方法を説明するための工程図である。これらの工程図は、図６に示した断面、すなわち図５のＤ１−Ｄ２線に沿った断面に対応している。
【００５０】
上述したように、スーパージャンクション構造の形成方法は、主にマルチエピタキシャル方式とトレンチフィル方式の２つがある。マルチエピタキシャル方式は、ｎ型の半導体層のエピタキシャル成長とｐ型不純物のイオン注入を繰り返す方式である。スーパージャンクション構造においては、耐圧を向上するために、ｐ型ピラー層１４の深さを深くすることが有効である。マルチエピタキシャル方式では、必要なスーパージャンクション層１５の厚さとイオン注入の注入可能深さでその繰り返し回数が決まる。例えば、イオン注入でｐ型不純物を１μｍの深さまで注入可能な場合、１０μｍのスーパージャンクション層１５を形成するためには、エピタキシャル成長とイオン注入の繰り返しを少なくとも１０回行う必要がある。
【００５１】
一方、トレンチフィル方式は、まず、必要なスーパージャンクション層１５の厚さだけｎ型の第１半導体層をエピタキシャル成長させ、当該半導体層に異方性エッチングによりトレンチを形成した後、ｐ型の第２半導体層をエピタキシャル成長させて当該トレンチを埋め込む方式である。実用的な厚さのスーパージャンクション層１５を形成することを想定すれば、トレンチフィル方式は、マルチエピタキシャル方式と比較してプロセスの工数が少なく量産性に優れる。そこで、本実施の形態では、トレンチフィル方式を用いることとする。
【００５２】
まず、図９に示すように、ｎ＋型の半導体基板１１を用意する。次に、化学気相堆積（chemical vapor deposition：ＣＶＤ）法により、図１０に示すように、半導体基板１１上にｎ型の炭化珪素からなるエピタキシャル結晶層４１（第１半導体層）をエピタキシャル成長させる。エピタキシャル結晶層４１は、この後の工程で、エピタキシャル結晶層１２、ｎ型ピラー層１３およびｎ型ピラー周辺層１６となる。エピタキシャル結晶層４１の厚さは、形成するスーパージャンクション層１５の厚さに応じて適宜設定すればよい。
【００５３】
次に、エピタキシャル結晶層４１の表面上にシリコン酸化膜４２を堆積し、フォトリソグラフィ技術を用いた選択的なエッチングにより、シリコン酸化膜４２をパターニングすることで、図１１に示すように、シリコン酸化膜４２からなるマスクパターンを形成する。このマスクパターンは、ｐ型ピラー層１４を埋め込むトレンチを形成するエッチングの際にマスクとして用いられる。本実施の形態では、ｐ型ピラー層１４はストライプ状に配置されるため、マスクパターンにはストライプ状の開口が設けられる。シリコン酸化膜４２の厚さは、形成するトレンチの深さ（ｐ型ピラー層１４の厚さ）に応じて適宜設定すればよい。
【００５４】
続いて、シリコン酸化膜４２からなるマスクパターンをマスクにするエッチングにより、図１２に示すように、エピタキシャル結晶層４１にｐ型ピラー層１４を埋め込むためのトレンチ４３（以下「ピラー形成用トレンチ４３」）を形成する。エピタキシャル結晶層４１の表面上には、マスクパターンとしてのシリコン酸化膜４２が間隔を空けて形成されているため、ピラー形成用トレンチ４３は間隔を空けて複数形成される。ｐ型ピラー層１４の形状はピラー形成用トレンチ４３の形状によって規定されるため、このエッチング工程は、トレンチ形状の制御が容易なドライエッチングで行われることが好ましい。
【００５５】
さらに、エピタキシャル成長により、図１３に示すように、ピラー形成用トレンチ４３を埋め込むようにｐ型の炭化珪素からなるエピタキシャル結晶層４４（第２半導体層）を成長させる。このエピタキシャル結晶層４４は、この後の工程で、ｐ型ピラー層１４となる。そのため、エピタキシャル結晶層４４を形成する際には、ｐ型のエピタキシャル結晶層４４の不純物濃度をｎ型ピラー層１３の実効不純物量と同じに設定してチャージバランスをとる。
【００５６】
次に、ｎ型のエピタキシャル結晶層４１およびｐ型のエピタキシャル結晶層４４の不要な部分を化学機械研磨（chemical mechanical polishing：ＣＭＰ）により除去する平坦化工程を行うことで、図１４に示すように、ｎ型のエピタキシャル結晶層４１を半導体基板１１の上面側に露出させる。平坦化工程後に残ったｐ型のエピタキシャル結晶層４４がｐ型ピラー層１４となる。
【００５７】
平坦化工程の後には、ｎ型のエピタキシャル結晶層４１は、図６に示したエピタキシャル結晶層１２、ｎ型ピラー層１３、ｎ型ピラー周辺層１６の３つの領域に分けられる。まず、ｎ型のエピタキシャル結晶層４１におけるｐ型ピラー層１４同士に挟まれた領域が、ｎ型ピラー層１３となる。また、ｎ型のエピタキシャル結晶層４１において、ｎ型ピラー層１３と断面視で同じ高さに位置するが、ｐ型ピラー層１４に挟まれていない領域（ｐ型ピラー層１４の形成領域の外側の領域）が、ｎ型ピラー周辺層１６となる。さらに、ｎ型のエピタキシャル結晶層４１において、ｎ型ピラー層１３およびｐ型ピラー層１４から成るスーパージャンクション層１５の底と半導体基板１１との間の領域が、エピタキシャル結晶層１２となる。
【００５８】
次に、スーパージャンクション層１５およびｎ型ピラー周辺層１６の上に、例えばフォトレジストなどを用いて、間隙５７の部分を除く耐圧保持構造５６の形成領域が開口された注入マスクを形成する。すなわち、間隙５７の形成領域は注入マスクで覆われる。そして、その注入マスクの上から、例えばＡｌイオンなどのｐ型不純物を、スーパージャンクション層１５およびｎ型ピラー周辺層１６を含む半導体層の上層部にイオン注入することで、図１５に示すように、複数の耐圧保持構造５６を形成する。このとき、スーパージャンクション層１５と平面視で重なる耐圧保持構造５６のうちの少なくとも１つに、間隙５７が設けられる（図１５において、間隙５７は紙面奥行方向に存在するため、図示されていない）。耐圧保持構造５６を形成した後、注入マスクを除去する。
【００５９】
最も内側の耐圧保持構造５６によって囲まれた領域が、活性領域１となり、最も内側の耐圧保持構造５６の内側端よりも外側の領域が、終端領域２となる。
【００６０】
次に、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中または真空中で、例えば１５００以上２１００℃以下、３０秒以上１時間以下のアニール処理を実施する。このアニール処理により、注入されたイオンが電気的に活性化する。
【００６１】
ここで、図８に示したように、終端領域２の一部にフィールド絶縁膜３２を備えた構造とする場合は、ＣＶＤ法などによりスーパージャンクション層１５およびｎ型ピラー周辺層１６を含む半導体層の全面にシリコン酸化膜を形成する。そして、フォトリソグラフィ技術を用いた選択的なエッチングにより当該シリコン酸化膜をパターニングすることで、フィールド絶縁膜３２を形成する。
【００６２】
次に、スパッタ法や真空蒸着法などの膜形成技術とフォトリソグラフィ法などのパターニング技術とを組み合わせて、図１６のように、スーパージャンクション層１５の上にショットキーコンタクト電極８７を形成する。ショットキーコンタクト電極８７は、平面視で、活性領域１の全体を含む範囲に形成される。
【００６３】
さらに、スパッタ法や真空蒸着法などの膜形成技術とフォトリソグラフィ法などのパターニング技術を組み合わせて、図１７のように、ショットキーコンタクト電極８７の上にアノード電極８８を形成する。アノード電極８８は、平面視で、少なくともショットキーコンタクト電極８７の一部を含む範囲に形成される。
【００６４】
その後、スパッタ法や真空蒸着法などにより、図１８のように、半導体基板１１の第２主面に、裏面オーミック電極９１およびカソード電極９３を形成する。これにより、図５〜図７（または図８）に示した構造の半導体装置が完成する。
【００６５】
次に、実施の形態１に係る半導体装置の動作について、オン状態とオフ状態に分けて説明する。オン状態とは、カソード電極９３の電位を基準にして予め定められた閾値以上の正の電圧がアノード電極８８に印加され、アノード電極８８からカソード電極９３に向かって電流が流れている状態である。また、オフ状態とは、カソード電極９３の電位を基準にしてアノード電極８８に負の電圧が印加され、電流が流れず、絶縁破壊もしていない状態である。ここでは特に、アノード電極８８に負の高電圧が印加され、スーパージャンクション層１５の全体に空乏層が広がっている状態をオフ状態とする。
【００６６】
オフ状態では、ｎ型ピラー層１３とｐ型ピラー層１４との間に横方向に電気力線が結ばれることによってスーパージャンクション層１５が空乏化し、空乏化したスーパージャンクション層１５によって半導体装置の縦方向の電圧が保持される。
【００６７】
ここで、非スーパージャンクション構造の半導体装置では、ｎ型の導通領域の不純物濃度を高くすると空乏層が広がりにくくなり耐圧が低下するため、耐圧とオン抵抗との間にトレードオフの関係がある。それに対し、スーパージャンクション構造の半導体装置では、ｎ型の導通領域の不純物濃度を高くしたときに生じる空乏層の広がり難さを、ｐ型ピラー層１４とｎ型ピラー層１３との繰り返しのピッチを狭くすることで補償することができるため、耐圧とオン抵抗とのトレードオフを改善することができる。
【００６８】
また、実際の半導体装置では、オフ状態でのチップ表面の端部がカソード電極９３と同じ電位となるので、実施の形態１の半導体装置においても、アノード電極８８とチップ表面の端部との間の電位差は大きくなる。そのため、耐圧保持構造５６を用いることによって半導体装置の横方向の電界集中を緩和する必要がある。
【００６９】
耐圧保持構造５６が間隙５７を有しない前提技術の半導体装置におけるチップ横方向の電位分布の例は、図４に示したとおりである。耐圧保持構造５６が間隙５７を有しない場合、各耐圧保持構造５６は活性領域１の外周１周に亘って同電位となる。これは、等電位線が耐圧保持構造５６を横切れないことを意味する。よって、前提技術の半導体装置では、本来生じる電位差を、ある耐圧保持構造５６とその内側または外側に隣り合うもう一つの耐圧保持構造５６との間の領域で保持することになり、その部分で電界集中が生じてしまう。
【００７０】
実施の形態１の半導体装置では、この問題を解決するために、スーパージャンクション層１５と平面視で重なる耐圧保持構造５６に間隙５７を設けている。耐圧保持構造５６が間隙５７を有する場合、等電位線が、間隙５７を通って耐圧保持構造５６を横切ることができる。よって、耐圧保持構造５６が活性領域１の外周１周に亘って同電位になるという制約がなくなり、電位分布の自由度が増し、電界集中が緩和される。
【００７１】
特に、等電位線がなるべく蛇行しないように間隙５７が配置されていると、等電位線の集中（すなわち電界の集中）をより抑えることができて効果的である。
【００７２】
等電位線の蛇行が抑制される間隙５７の配置を説明する。各間隙５７は、それが属する耐圧保持構造５６との間に２つの境界線を有し、ここでは図１９に示すように、その２つの境界線のうちｐ型ピラー層１４の長手方向に平行な活性領域１の中心線（以下、単に「活性領域１の中心線」という）に近い側の境界線の、活性領域１の中心から離れた側の端部を「間隙境界端部Ａ」と定義する。また、その２つの境界線のうち活性領域１の中心線から遠い側の境界線の、活性領域１の中心に近い側の端部を「間隙境界端部Ｂ」と定義する。
【００７３】
この場合、各間隙５７において、間隙境界端部Ａが、間隙境界端部Ｂよりも活性領域１の中心線に近い側に位置していれば、等電位線の蛇行が抑制される。すなわち、各間隙５７において、間隙境界端部Ａが、間隙境界端部Ｂを通るｐ型ピラー層１４の長手方向に平行な直線よりも、活性領域１の中心線に近い側に位置することが望ましい。図１９においては、間隙境界端部Ａが間隙境界端部Ｂより左側に位置していることが望ましい（図１９は、間隙境界端部Ａ、間隙境界端部Ｂを説明するための図であり、間隙境界端部Ａと間隙境界端部Ｂの望ましい位置関係を示したものではない）。
【００７４】
なお、図４に示した電位分布は、図１のようなストライプ状のスーパージャンクション層１５を仮定して計算したものである。図４において、図１のＡ１−Ａ２線、Ｂ１−Ｂ２線、Ｃ１−Ｃ２線に沿った電位プロファイルがそれぞれ異なるのは、平面視で、ｐ型ピラー層１４が活性領域１の中心に対して回転対称でないこと、すなわち、スーパージャンクション層１５が活性領域１の中心に対して回転対称でないことに起因する。
【００７５】
よって、上述した前提技術における電界集中の問題（電位差が、ある耐圧保持構造５６とその内側または外側に隣り合うもう一つの耐圧保持構造５６との間の領域で保持されることで生じる電界集中の問題）は、スーパージャンクション層１５がストライプ状である場合に限って生じる問題ではなく、スーパージャンクション層１５が活性領域１の中心に対して回転対称でない場合に広く生じる問題である。したがって、本実施の形態は、スーパージャンクション層１５がストライプ状である場合に限らず、スーパージャンクション層１５が活性領域１中心に対して平面視で回転対称ではない場合に広く効果を奏する。
【００７６】
実施の形態１に係る半導体装置では、耐圧保持構造５６の曲線部に間隙５７が設けられている。図４に示したグラフは、図１のＡ１−Ａ２線の位置からＢ１−Ｂ２線の位置を経てＣ１−Ｃ２線の位置へと向かう間に、Ｂ１−Ｂ２線の周辺、すなわち、耐圧保持構造５６の曲線部で電位分布が大きく変化し、電界集中が生じることを示している。よって、耐圧保持構造５６の曲線部に間隙５７が設けられることにより、電界緩和の効果を大きくすることができ、半導体装置の耐圧向上に寄与できる。
【００７７】
また、実施の形態１に係る半導体装置では、耐圧保持構造５６の直線部には間隙５７が設けられていない。これは、耐圧保持構造５６の直線部では電位の分布が小さく、緩和するべき電界集中が小さいこと、ならびに、耐圧保持構造５６の直線部に間隙５７を設けると、その近傍のｎ型半導体領域の空乏化が抑制されて、電界を保持しにくくなる恐れがあること、が理由である。言い換えれば、耐圧保持構造５６の直線部に間隙５７が設けられていないことで、半導体装置の耐圧向上に一定の効果がある。
【００７８】
また、実施の形態１に係る半導体装置では、隣り合う耐圧保持構造５６の間隙５７は、平面視で、耐圧保持構造５６の径方向（つまり耐圧保持構造５６のフレームの内側から外側へと向かう方向）に隣り合わないように、互いにずらして配置されている。間隙５７近傍のｎ型半導体領域は空乏化が抑制されて電界を保持しにくくなる恐れがあるため、間隙５７同士を互いにずらすことで、電界を保持しにくい領域が連続することを防止している。言い換えれば、隣り合う耐圧保持構造５６の間隙５７同士を、耐圧保持構造５６の径方向に隣り合わないように配置することで、半導体装置の耐圧向上に一定の効果がある。
【００７９】
また、実施の形態１に係る半導体装置では、炭化珪素から成る半導体基板１１が用いられ、スーパージャンクション層１５および耐圧保持構造５６が形成されるエピタキシャル結晶層も炭化珪素から構成される。一般に、半導体層に注入されたイオンは熱処理工程の際に拡散するため、微細なパターンのイオン注入領域を形成することは困難である。しかし、炭化珪素ではこの拡散がほとんど生じないため、炭化珪素が用いられることで、間隙５７のような微少なパターンを形成する際の形状の制御が容易になり、シリコンの場合と比較して耐圧向上の効果を得やすい。
【００８０】
さらに、実施の形態１に係る半導体装置では、耐圧保持構造５６の単位面積当たりのｐ型不純物濃度を１×１０１３ｃｍ−２以上とした。これは、イオン注入により耐圧保持構造５６を形成する場合、そのドーズ量が１×１０１３ｃｍ−２以上であることを意味する。耐圧保持構造５６のｐ型不純物濃度が一定よりも小さい場合、耐圧保持構造５６近傍のｎ型半導体領域の空乏化が不十分となり、耐圧低下の原因となる。耐圧保持構造５６の単位面積当たりのｐ型不純物濃度を１×１０１３ｃｍ−２以上とすることで、耐圧保持構造５６近傍のｎ型半導体領域を確実に空乏化させることができる。言い換えれば、耐圧保持構造５６の単位面積当たりのｐ型不純物濃度が１×１０１３ｃｍ−２以上とすることによって、半導体装置の耐圧向上に対して一定の効果がある。
【００８１】
＜実施の形態２＞
図２０は、本発明の実施の形態２に係る半導体装置の構成を示す平面図である。ただし、作図の都合上、説明に不要な構成要素（ショットキーコンタクト電極８７、アノード電極８８等）の記載は省略している。また、実施の形態２に係る半導体装置の構成要素の大部分は実施の形態１と同様であるため、ここでは、実施の形態１と同様の構成要素の説明は省略し、実施の形態２に特有の構成について説明する。
【００８２】
実施の形態１に係る半導体装置では、スーパージャンクション層１５と平面視で重ならない耐圧保持構造５６に間隙５７を設けなかったが、実施の形態２に係る半導体装置では、図２０に示すように、スーパージャンクション層１５と平面視で重ならない耐圧保持構造５６（最も外側の耐圧保持構造５６）にも、間隙５７を設けている。すなわち、ｎ型ピラー周辺層１６に位置する耐圧保持構造５６にも間隙５７を設けている。
【００８３】
スーパージャンクション層１５が活性領域１の中心に対して回転対称でなければ、スーパージャンクション層１５の電位分布が回転非対称となり、ｎ型ピラー周辺層１６の電位分布も回転非対称となる。よって、ｎ型ピラー周辺層１６と重なる位置に存在する耐圧保持構造５６にも間隙５７を設けられることは、電界集中の緩和に一定の効果がある。
【００８４】
本実施の形態に係る半導体装置は、耐圧保持構造５６および間隙５７の形成工程（図１５）で用いるマスクパターンを適宜変更することにより、実施の形態１に係る半導体装置の製造方法と同様の製造方法で製造することができる。
【００８５】
＜実施の形態３＞
図２１は、本発明の実施の形態３に係る半導体装置の構成を示す平面図である。ただし、作図の都合上、説明に不要な構成要素（ショットキーコンタクト電極８７、アノード電極８８等）の記載は省略している。また、実施の形態３に係る半導体装置の構成要素の大部分は実施の形態２と同様であるため、ここでは、実施の形態２と同様の構成要素の説明は省略し、実施の形態３に特有の構成について説明する。
【００８６】
実施の形態２に係る半導体装置（図２０）では、複数の耐圧保持構造５６のうち、最も外側の耐圧保持構造５６はｎ型ピラー周辺層１６と重なっていなかったが、実施の形態３に係る半導体装置では、図２１のように、耐圧保持構造５６のすべてがスーパージャンクション層１５と重なって配置されている。この構成により、耐圧保持構造５６のうち、チップ外周に近い領域において電界集中がさらに緩和されるため、半導体装置の耐圧を向上させることができる。
【００８７】
本実施の形態に係る半導体装置は、ｐ型ピラー層１４が埋め込まれるピラー形成用トレンチ４３の形成工程（図１１、図１２）で用いるマスクパターン、ならびに、耐圧保持構造５６および間隙５７の形成工程（図１５）で用いるマスクパターンを適宜変更することにより、実施の形態１に係る半導体装置の製造方法と同様の製造方法で製造することができる。
【００８８】
＜実施の形態４＞
図２２は、本発明の実施の形態４に係る半導体装置の構成を示す平面図である。ただし、作図の都合上、説明に不要な構成要素（ショットキーコンタクト電極８７、アノード電極８８等）の記載は省略している。また、実施の形態４に係る半導体装置の構成要素の大部分は実施の形態３と同様であるため、ここでは、実施の形態３と同様の構成要素の説明は省略し、実施の形態４に特有の構成について説明する。
【００８９】
実施の形態３に係る半導体装置（図２１）では、スーパージャンクション層１５の外周の位置と最も外側の耐圧保持構造５６の外周の位置とを一致させたが、実施の形態４に係る半導体装置では、図２２のように、耐圧保持構造５６のコーナー部（曲線部）において、スーパージャンクション層１５の外周を、最も外側の耐圧保持構造５６の外周よりも外側に位置させている。つまり、耐圧保持構造５６のコーナー部において、ｎ型ピラー層１３およびｐ型ピラー層１４が、最も外側の耐圧保持構造５６の外周よりも外側まで延びている。この構成により、耐圧保持構造５６の曲線部における電界集中がさらに緩和されるため、半導体装置の耐圧を向上させることができる。
【００９０】
本実施の形態に係る半導体装置は、ｐ型ピラー層１４が埋め込まれるピラー形成用トレンチ４３の形成工程（図１１、図１２）で用いるマスクパターン、ならびに、耐圧保持構造５６および間隙５７の形成工程（図１５）で用いるマスクパターンを適宜変更することにより、実施の形態１に係る半導体装置の製造方法と同様の製造方法で製造することができる。
【００９１】
＜実施の形態５＞
図２３は、本発明の実施の形態５に係る半導体装置の構成を示す平面図である。ただし、作図の都合上、説明に不要な構成要素（ショットキーコンタクト電極８７、アノード電極８８等）の記載は省略している。また、実施の形態５に係る半導体装置の構成要素の大部分は実施の形態４と同様であるため、ここでは、実施の形態４と同様の構成要素の説明は省略し、実施の形態５に特有の構成について説明する。
【００９２】
実施の形態４に係る半導体装置（図２２）では、耐圧保持構造５６のコーナー部（曲線部）においてのみ、スーパージャンクション層１５の外周を、最も外側の耐圧保持構造５６の外周よりも外側に位置させたが、実施の形態５に係る半導体装置では、図２３のように、耐圧保持構造５６の全体（曲線部および直線部）において、スーパージャンクション層１５の外周を、最も外側の耐圧保持構造５６の外周よりも外側に位置させている。つまり、平面視で、複数の耐圧保持構造５６の全てが、スーパージャンクション層１５に内包されている。この構成により、耐圧保持構造５６の外側における電界集中がさらに緩和され、半導体装置の耐圧を向上させることができる。
【００９３】
本実施の形態に係る半導体装置は、ｐ型ピラー層１４が埋め込まれるピラー形成用トレンチ４３の形成工程（図１１、図１２）で用いるマスクパターン、ならびに、耐圧保持構造５６および間隙５７の形成工程（図１５）で用いるマスクパターンを適宜変更することにより、実施の形態１に係る半導体装置の製造方法と同様の製造方法で製造することができる。
【００９４】
＜実施の形態６＞
図２４は、本発明の実施の形態６に係る半導体装置の構成を示す平面図である。ただし、作図の都合上、説明に不要な構成要素（ショットキーコンタクト電極８７、アノード電極８８等）の記載は省略している。また、実施の形態６に係る半導体装置の構成要素の大部分は実施の形態５と同様であるため、ここでは、実施の形態５と同様の構成要素の説明は省略し、実施の形態６に特有の構成について説明する。
【００９５】
図２４のように、実施の形態６に係る半導体装置では、耐圧保持構造５６の間隙５７は、ｎ型ピラー層１３とｐ型ピラー層１４とに跨がって形成されている。また、平面視で、間隙５７とそれが属する耐圧保持構造５６との境界は、ｎ型ピラー層１３とｐ型ピラー層１４との境界と接していない（交点も接点も持たない）。
【００９６】
さらに、間隙５７とそれが属する耐圧保持構造５６との間の２つの境界線のうち、ｐ型ピラー層１４の長手方向に平行な活性領域１の中心線（以下、単に「活性領域１の中心線」という）に近い側の境界線が、平面視で、ｐ型ピラー層１４に内包されている。また、その２つの境界線のうち、活性領域１の中心線から遠い側の境界線が、平面視で、ｎ型ピラー層１３に内包されている。
【００９７】
図４のグラフから、ｐ型ピラー層１４がストライプ状に形成されている場合、電位が特定の値（例えばＶＲ／２やＶＲなど）に達する位置の活性領域１の端部から距離は、ｐ型ピラー層１４の長手方向に垂直な方向（図１のＡ１−Ａ２線方向）における場合よりも、ｐ型ピラー層１４の長手方向に平行な方向（図１のＣ１−Ｃ２線方向）における場合の方が長いことが分かる。これは、等電位線を平面視で描くと、ｐ型ピラー層１４の長手方向をその長手方向とする同心状の図形（例えば、楕円あるいは角を丸めた長方形に似た図形）となることを意味している。
【００９８】
よって、間隙５７を通って耐圧保持構造５６を外側から内側へ横切る等電位線は、間隙５７とそれが属する耐圧保持構造５６との２つの境界線のうち、活性領域１の中心線に近い側の境界線を含む耐圧保持構造５６の部分の外側を通って、活性領域１の中心線から遠い側の境界線を含む耐圧保持構造５６の部分の内側へと入り込む。従って、間隙５７における電界集中は、それが属する耐圧保持構造５６との２つの境界線のうち活性領域１の中心線に近い側の境界線の、活性領域１の中心から離れた側の端部（図１９の間隙境界端部Ａ）、および、当該２つの境界線のうち活性領域１の中心線から遠い側の境界線の、活性領域１の中心に近い側の端部（図１９の間隙境界端部Ｂ）で生じる。
【００９９】
一方、ｎ型の半導体領域とｐ型の半導体領域とが電界の方向に対して非一次元的に共存している場合、等電位線は、ｎ型の半導体領域内においては低電位側に向かって膨らむように分布し、ｐ型の半導体領域内においては高電位側に向かって膨らむように分布することが経験的に分かっている。
【０１００】
図２４のように間隙５７が配置されると、耐圧保持構造５６の外周部に位置する間隙境界端部Ａが、ｐ型ピラー層１４上に配置され、かつ、耐圧保持構造５６の内周部に位置する間隙境界端部Ｂが、ｎ型ピラー層１３上に配置されるため、間隙境界端部Ａ，Ｂの両方の電界集中が緩和され、半導体装置の耐圧を向上させることができる。つまり、電位が低い側に位置する間隙境界端部Ａがｐ型ピラー層１４の上にあるので、間隙境界端部Ａから高電位側に向かって等電位線が膨らみ間隙境界端部Ａの電界が緩和される。また、電位が高い側に位置する間隙境界端部Ｂがｎ型ピラー層１３の上にあるので、間隙境界端部Ｂから低電位側に向かって等電位線が膨らみ間隙境界端部Ｂの電界が緩和される。
【０１０１】
本実施の形態に係る半導体装置は、ｐ型ピラー層１４が埋め込まれるピラー形成用トレンチ４３の形成工程（図１１、図１２）で用いるマスクパターン、ならびに、耐圧保持構造５６および間隙５７の形成工程（図１５）で用いるマスクパターンを適宜変更することにより、実施の形態１に係る半導体装置の製造方法と同様の製造方法で製造することができる。
【０１０２】
＜実施の形態７＞
図２５は、本発明の実施の形態７に係る半導体装置の構成を示す平面図である。ただし、作図の都合上、説明に不要な構成要素（ショットキーコンタクト電極８７、アノード電極８８等）の記載は省略している。また、実施の形態７に係る半導体装置の構成要素の大部分は実施の形態６と同様であるため、ここでは、実施の形態６と同様の構成要素の説明は省略し、実施の形態７に特有の構成について説明する。
【０１０３】
実施の形態７に係る半導体装置では、図２５のように、間隙５７とそれが属する耐圧保持構造５６との間の２つの境界線のうち、ｐ型ピラー層１４の長手方向に平行な活性領域１の中心線に近い側の境界線を内包するｐ型ピラー層１４と、活性領域１の中心線から遠い側の境界線を内包するｎ型ピラー層１３とが隣り合っており、その点で、実施の形態６に係る半導体装置（図２４）とは異なっている。つまり、本実施の形態では、平面視で、間隙境界端部Ａが位置するｐ型ピラー層１４と、間隙境界端部Ｂが位置するｎ型ピラー層１３とが隣り合っている。
【０１０４】
この構成によれば、耐圧保持構造５６が存在しない領域が狭くなるため、空乏層が広がり難くなることが抑制される。つまり、空乏層の広がりやすさが保たれるので、半導体装置の耐圧の低下を防ぐことができる。
【０１０５】
本実施の形態に係る半導体装置は、ｐ型ピラー層１４が埋め込まれるピラー形成用トレンチ４３の形成工程（図１１、図１２）で用いるマスクパターン、ならびに、耐圧保持構造５６および間隙５７の形成工程（図１５）で用いるマスクパターンを適宜変更することにより、実施の形態１に係る半導体装置の製造方法と同様の製造方法で製造することができる。
【０１０６】
＜実施の形態８＞
図２６は、本発明の実施の形態８に係る半導体装置の構成を示す平面図である。ただし、作図の都合上、説明に不要な構成要素（ショットキーコンタクト電極８７、アノード電極８８等）の記載は省略している。また、実施の形態８に係る半導体装置の構成要素の大部分は実施の形態７と同様であるため、ここでは、実施の形態７と同様の構成要素の説明は省略し、実施の形態８に特有の構成について説明する。
【０１０７】
実施の形態７に係る半導体装置（図２５）では、間隙５７とそれが属する耐圧保持構造５６との境界線は直線的であったが、実施の形態８に係る半導体装置では、図２６のように、間隙５７とそれが属する耐圧保持構造５６との境界線を曲線状としている。よって、２つの間隙５７で区切られた耐圧保持構造５６の部分のそれぞれは、楕円状あるいは角の丸い帯状となっている。
【０１０８】
この構成によれば、間隙５７とそれが属する耐圧保持構造５６との境界線の端部における電界集中がさらに緩和され、半導体装置の耐圧を向上させることができる。なお、図２６には、実施の形態７の構成に対して、間隙５７とそれが属する耐圧保持構造５６との境界線を曲線状した例を示したが、実施の形態８の適用は、実施の形態７に限られず、実施の形態１から６のいずれにも適用可能である。すなわち、実施の形態１から６の各構成においても、間隙５７とそれが属する耐圧保持構造５６との境界線を曲線状にすることで、耐圧向上の効果が得られる。
【０１０９】
本実施の形態に係る半導体装置は、ｐ型ピラー層１４が埋め込まれるピラー形成用トレンチ４３の形成工程（図１１、図１２）で用いるマスクパターン、ならびに、耐圧保持構造５６および間隙５７の形成工程（図１５）で用いるマスクパターンを適宜変更することにより、実施の形態１に係る半導体装置の製造方法と同様の製造方法で製造することができる。
【０１１０】
＜実施の形態９＞
実施の形態９では、実施の形態１〜８に係る半導体装置を電力変換装置に適用する。ここでは特に、実施の形態１〜８に相当するスーパージャンクション層１５および耐圧保持構造５６を備えるスイッチング素子（例えばＭＯＳＦＥＴ）および整流素子（例えばＳＢＤ）を、３相のインバータに適用した場合について説明する。
【０１１１】
図２７は、実施の形態９に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。図２７に示す電力変換システムは、電力変換装置３０１、電源３２１および負荷３３１から構成される。
【０１１２】
電源３２１は、例えば商用交流電源をＡＣ／ＤＣコンバータで直流とした電源であり、電力変換装置３０１に直流電力を供給する。
【０１１３】
電力変換装置３０１は、電源３２１と負荷３３１の間に接続された３相のインバータであり、電源３２１から供給された直流電力を交流電力に変換し、負荷３３１に交流電力を供給する。電力変換装置３０１は、図２７に示すように、直流電力を交流電力に変換して出力する主変換回路３１１と、主変換回路３１１を構成するスイッチング素子を駆動する駆動信号を出力する駆動回路３１２と、駆動回路３１２を制御する制御信号を駆動回路３１２に出力する制御回路３１３とを備える。
【０１１４】
負荷３３１は、電力変換装置３０１から供給された交流電力によって駆動される３相の電動機である。
【０１１５】
主変換回路３１１は、スイッチング素子と整流素子とを備えており、スイッチング素子がスイッチングすることによって、電源３２１から供給される直流電力を交流電力に変換し、負荷３３１に供給する。主変換回路３１１の具体的な回路構成は様々なものがあるが、本実施の形態では、主変換回路３１１は、２レベルの３相フルブリッジ回路であるものとする。３相フルブリッジ回路は、６つのスイッチング素子と、各スイッチング素子に逆並列接続された６つの整流素子とから構成することができる。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続されることで上下アームを構成し、各上下アームはフルブリッジ回路のＵ相、Ｖ相およびＷ相を構成する。各上下アームの出力端子、すなわち主変換回路３１１の３つの出力端子は、負荷３３１に接続される。
【０１１６】
主変換回路３１１を構成する各スイッチング素子および各整流素子が、実施の形態１〜８のいずれかに係る半導体装置３１４である。
【０１１７】
駆動回路３１２は、主変換回路３１１のスイッチング素子を駆動する駆動信号を生成し、生成した駆動信号を主変換回路３１１のスイッチング素子の制御電極へと出力する。具体的には、駆動回路３１２は、制御回路３１３から出力される制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極へ出力する。
【０１１８】
制御回路３１３は、負荷３３１に所望の電力が供給されるよう主変換回路３１１のスイッチング素子を制御する。例えば、ＰＷＭ（pulse width modulation）制御により主変換回路３１１を動作させる場合は、負荷３３１に供給すべき電力に基づいてスイッチング素子のスイッチングチャートを計算し、このスイッチングチャートを実現するための制御信号を駆動回路３１２に出力する。駆動回路３１２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
【０１１９】
本実施の形態に係る電力変換装置は、主変換回路３１１を構成する半導体装置３１４として、実施の形態１〜８のいずれかに係る半導体装置を備えるため、高耐圧な電力変換装置を実現することができる。
【０１２０】
＜変形例＞
実施の形態１〜８では、半導体装置の例としてＳＢＤを示したが、半導体装置はＳＢＤに限られず、ＪＢＳ（junction barrier diode）、ｐｎ接合ダイオード、ＭＯＳＦＥＴ、ＪＦＥＴ（junction field-effect transistor）、ＩＧＢＴ等でもよい。
【０１２１】
また、半導体基板１１の材料は炭化珪素に限られず、例えばシリコンや、ＧａＮ、ダイヤモンドその他のワイドギャップ半導体、化合物半導体、酸化物半導体などでもよい。半導体基板１１がオフ角を有し、均一なエピタキシャル成長が可能な面が特定の結晶面に限られるのであれば、半導体材料にかかわらず、スーパージャンクション層１５を平面視でストライプ状にすることが求められる。そのため、半導体基板１１がオフ角を有する場合、半導体材料にかかわらず、実施の形態１〜８を適用することができる。
【０１２２】
実施の形態１〜８では、半導体基板１１の第１主面は、（０００１）面に対して［１１−２０］方向へ４°傾斜されているものとしたが、例えば（０００−１）面など、別の結晶面を利用してもよいし、傾斜角度は０°以上８°以下の範囲で別の角度でもよい。また、炭化珪素のポリタイプは４Ｈに限られず、３Ｃや６Ｈなど他のポリタイプでもよい。
【０１２３】
実施の形態１〜８では、第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型とし、第２導電型をｎ型としてもよい。
【０１２４】
実施の形態１〜８ではｐ型不純物としてＡｌを用いたが、例えば、ホウ素（Ｂ）やガリウム（Ｇａ）など、他のＩＩＩ族元素を用いてもよい。同様に、実施の形態１〜８ではｎ型不純物としてＮを用いたが、例えばリン（Ｐ）やヒ素（Ａｓ）など、他のＶ族元素を用いてもよい。
【０１２５】
実施の形態１〜５では、耐圧保持構造５６と間隙５７との境界線を、耐圧保持構造５６の径方向に延びる直線としたが、当該境界線の向きはこれに限られない。また、当該境界線は、直線に限られず任意の形状でよい。
【０１２６】
また、実施の形態６および７では、耐圧保持構造５６と間隙５７との境界線を、ｐ型ピラー層１４と平行な直線としたが、当該境界線の向きはこれに限られない。また、当該境界線は、直線に限られず任意の形状でよい。
【０１２７】
耐圧保持構造５６に設ける間隙５７の最適な個数、幅、配置等は、耐圧保持構造５６全体の設計などによって異なるため、実施の形態１から８では詳細には規定していない。しかし、間隙５７の最適な個数、幅、配置等は、終端領域の設計が決まればＴＣＡＤを用いることにより求めることができる。よって、間隙５７の最適な数、幅、配置等は、実施の形態１から８の要旨を逸脱しない範囲で最適化することができる。
【０１２８】
実施の形態１〜８で示した構造を備える半導体装置によって得られる効果は、その半導体装置の製造方法に依存するものではない。つまり、上で説明した以外の製造方法を用いて実施の形態１〜８で示した構造を備える半導体装置を製造した場合でも、実施の形態１〜８で説明した効果と同様の効果が得られる。
【０１２９】
実施の形態１〜８で説明した図５、１９、２０、２１、２２、２３、２４、２５および２６では、最内周の耐圧保持構造５６には間隙を設けていない。この場合、最内周の耐圧保持構造５６に接するショットキーコンタクト電極８７の端部の電位を一定にすることができ、局所的に電流が集中して半導体装置が破壊することを防ぐことができる。ただし、最内周の耐圧保持構造５６にも間隙を設けてもよく、間隙を設けた場合には、耐圧保持構造５６の曲線部の電界を緩和できる効果が得られる。
【０１３０】
実施の形態９において、電源３２１は、商用交流電源をＡＣ／ＤＣコンバータで直流に変換した電源としたが、その他の種類の電源でもよい。電源３２１は、例えば商用直流電源、太陽電池、蓄電池、交流電源に接続された整流回路、ＡＣ／ＤＣコンバータの出力、または、ＤＣ／ＤＣコンバータの出力などでもよい。
【０１３１】
実施の形態９では、電力変換装置として２レベルの３相インバータを例示したが、実施の形態１〜８の適用範囲は特定の電力変換装置に限定されるものではない。電力変換装置は、例えば、３レベルやマルチレベルのインバータでもよいし、単相のインバータなどでもよい。また、ＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに実施の形態１〜８を適用することも可能である。
【０１３２】
実施の形態９では、負荷３３１は３相の電動機であったが、負荷３３１の種類はこれに限られない。例えば、負荷３３１として、放電加工機、レーザー加工機、誘導加熱調理器、非接触器給電システムの電源装置、または、太陽光発電システムや蓄電システムで用いられるパワーコンディショナーなどが用いられてよい。
【０１３３】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【０１３４】
本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【０１３５】
１  活性領域、２  終端領域、１１  半導体基板、１２  エピタキシャル結晶層、１３  ｎ型ピラー層、１４  ｐ型ピラー層、１５  スーパージャンクション層、１６  ｎ型ピラー周辺層、３２  フィールド絶縁膜、４１  エピタキシャル結晶層、４２  シリコン酸化膜、４３  ピラー形成用トレンチ、４４  エピタキシャル結晶層、５６  耐圧保持構造、５７  間隙、８７  ショットキーコンタクト電極、８８  アノード電極、９１  裏面オーミック電極、９３  カソード電極、３０１  電力変換装置、３１１  主変換回路、３１２  駆動回路、３１３  制御回路、３１４  半導体装置、３２１  電源、３３１  負荷。
【図１】
2021009828.tif 000003
【図２】
2021009828.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2021009828.tif 000009
【図８】
2021009828.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【手続補正書】
【提出日】令和3年7月13日(2021.7.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、第１導電型の第１ピラー層および第２導電型の第２ピラー層が交互に配置されたスーパージャンクション層を含む半導体層と、
前記半導体層の上層部に活性領域を取り囲むように形成された、第２導電型の複数の耐圧保持構造と、
を備え、
少なくとも１つの前記耐圧保持構造は、平面視で前記スーパージャンクション層と重なっており、
前記耐圧保持構造は、前記スーパージャンクション層の前記第２ピラー層と断面視で重なっており、
前記スーパージャンクション層と平面視で重なる前記耐圧保持構造の少なくとも１つは、当該耐圧保持構造の途切れた部分である間隙を有している、
半導体装置。
【請求項２】
前記スーパージャンクション層における前記第１ピラー層および前記第２ピラー層の配置は、平面視で回転非対称である、
請求項１に記載の半導体装置。
【請求項３】
全ての前記耐圧保持構造が、前記間隙を有している、
請求項１または請求項２に記載の半導体装置。
【請求項４】
最内周の前記耐圧保持構造は、前記間隙を有しておらず、
最内周の前記耐圧保持構造を除く全ての前記耐圧保持構造は、前記間隙を有している、
請求項１または請求項２に記載の半導体装置。
【請求項５】
全ての前記耐圧保持構造が、平面視で前記スーパージャンクション層と重なっており、且つ、前記間隙を有している、
請求項１または請求項２に記載の半導体装置。
【請求項６】
全ての前記耐圧保持構造は、平面視で前記スーパージャンクション層と重なっており、
最内周の前記耐圧保持構造は、前記間隙を有しておらず、
最内周の前記耐圧保持構造を除く全ての前記耐圧保持構造は、前記間隙を有している、
請求項１または請求項２に記載の半導体装置。
【請求項７】
前記スーパージャンクション層において、前記第１ピラー層および前記第２ピラー層はストライプ状に配置されている、
請求項１から請求項６のいずれか一項に記載の半導体装置。
【請求項８】
前記間隙は、前記耐圧保持構造の曲線部に形成されている、
請求項１から請求項７のいずれか一項に記載の半導体装置。
【請求項９】
前記間隙は、前記耐圧保持構造の直線部には形成されていない、
請求項８に記載の半導体装置。
【請求項１０】
前記間隙は、前記第１ピラー層と前記第２ピラー層とに跨がるように形成されており、
前記間隙とそれが属する前記耐圧保持構造との間の２つの境界線は、前記第１ピラー層と前記第２ピラー層との境界線に接しておらず、
前記間隙とそれが属する前記耐圧保持構造との間の２つの境界線のうち、前記第２ピラー層の長手方向に平行な前記活性領域の中心線に近い側の境界線は、平面視で前記第２ピラー層に内包されており、前記活性領域の前記中心線から遠い側の境界線は、平面視で前記第１ピラー層に内包されている、
請求項１から請求項９のいずれか一項に記載の半導体装置。
【請求項１１】
前記間隙とそれが属する前記耐圧保持構造との間の２つの境界線のうち、前記活性領域の前記中心線から近い側の境界線を内包する前記第２ピラー層と、前記活性領域の前記中心線から遠い側の境界線を内包する前記第１ピラー層とが隣り合っている、
請求項１０に記載の半導体装置。
【請求項１２】
隣り合う前記耐圧保持構造の前記間隙同士は、平面視で、前記耐圧保持構造の径方向に隣り合わないように、互いにずらして配置されている、
請求項１から請求項１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記半導体基板はオフ角を有する、
請求項１から請求項１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記半導体基板は炭化珪素基板である、
請求項１から請求項１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記耐圧保持構造の第２導電型の不純物濃度は、１×１０１３ｃｍ−２以上である、
請求項１４に記載の半導体装置。
【請求項１６】
請求項１から請求項１５のいずれか一項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
を備えた電力変換装置。
【請求項１７】
半導体基板上に第１導電型の第１半導体層を形成する工程と、
前記第１半導体層にストライプ状のトレンチを形成し、前記トレンチに第２導電型の第２半導体層を埋め込むことで、前記第１半導体層から成る第１ピラー層および第２半導体層から成る第２ピラー層が交互に配置されたスーパージャンクション層を形成する工程と、
注入マスクを用いたイオン注入によって、前記スーパージャンクション層を含む前記第１半導体層および前記第２半導体層の上層部に、活性領域を取り囲む第２導電型の複数の耐圧保持構造を形成する工程と、
を備え、
少なくとも１つの前記耐圧保持構造は、平面視で前記スーパージャンクション層と重なっており、
前記耐圧保持構造は、前記スーパージャンクション層の前記第２ピラー層と断面視で重なっており、
前記スーパージャンクション層と平面視で重なる前記耐圧保持構造の少なくとも１つは、当該耐圧保持構造の途切れた部分である間隙を有している、
半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成され、第１導電型の第１ピラー層および第２導電型の第２ピラー層が交互に配置されたスーパージャンクション層を含む半導体層と、前記半導体層の上層部に活性領域を取り囲むように形成された、第２導電型の複数の耐圧保持構造と、を備え、少なくとも１つの前記耐圧保持構造は、平面視で前記スーパージャンクション層と重なっており、前記耐圧保持構造は、前記スーパージャンクション層の前記第２ピラー層と断面視で重なっており、前記スーパージャンクション層と平面視で重なる前記耐圧保持構造の少なくとも１つは、当該耐圧保持構造の途切れた部分である間隙を有している。
【国際調査報告】
2021009828.tif 000030
2021009828.tif 000031
2021009828.tif 000032
2021009828.tif 000033