(57)【特許請求の範囲】
【請求項１】
ローとコラムで構成されるメモリセルの２次元アレイを含む不揮発性メモリにおいて、各メモリセルはゲートとソースとドレインを有し、前記２次元アレイは各ローにある全ゲートに接続されるワードラインを持つ前記不揮発性メモリは、
コラム方向に沿って２次元アレイに分割することにより形成された複数のセグメント化されたアレイであって、各セグメント化されたアレイはセグメント化されたコラムのバンクにより形成され、各セグメント化されたコラムはすべてのソースとドレインにそれぞれ接続された一対の独立したセグメント化されたビットラインを持つことにより、各セグメント化されたアレイはセグメント化されたビットラインのアレイによってコラムごとにアドレス可能である複数のセグメント化されたアレイと、
ワードラインと前記ワードラインに接続する一対のセグメント化されたビットラインによりセグメント化されたアレイ内のアドレスされたセルに接続可能なセルのアクセス手段とを含み、前記セルのアクセス手段は、さらに、
複数の電気的に絶縁された導電性レールが、２次元アレイのコラムに平行で、かつコラムに重ねられていることにより、各セグメント化されたコラムにとって、一対のセグメント化されたビットラインが、アクセスするために対応する一対の導電性レールに関連させられ、
第１と第２のスイッチングトランジスタが、コンタクトパッドのセットを介して一対のセグメント化されたビットラインを対応する一対の導電性レールに専用に、かつスイッチ可能に接続され、
各第１のスイッチングトランジスタが、第１の対のセグメント化されたビットラインを第１の対の対応する導電性レールにスイッチ可能に接続するために各セグメント化されたコラムの上端に配置され、そして
各第２のスイッチングトランジスタが、第２の対のセグメント化されたビットラインを第２の対の対応する導電性レールにスイッチ可能に接続するために各セグメント化されたコラムの下端に配置され、
これにより各セグメント化されたアレイは形成され、上端にある第１のスイッチングトランジスタのローは、交互のセグメント化されたビットラインの一方のセットに１対１に接続され、下端にある第２のスイッチングトランジスタのローは、交互のセグメント化されたビットラインの他方のセットに１対１に接続され、第１のスイッチングトランジスタまたは第２のスイッチングトランジスタの前記各ローは、セグメント化されたビットラインのアレイのピッチの２倍を持つことを特徴とする集積回路メモリ装置。
【請求項２】
請求項１記載の集積回路メモリ装置において、前記セルのアクセス手段は、対応する導電性レールに接続するための前記各第１と第２のスイッチングトランジスタのコンタクトパッドをさらに有し、これにより、各セグメント化されたアレイの上端と下端にそれぞれ第１のスイッチングトランジスタと第２のスイッチングトランジスタで、コンタクトパッドの第１および第２のローを形成し、かつ第１または第２のスイッチングトランジスタの前記ローと等しいピッチを持つことを特徴とする集積回路メモリ装置。
【請求項３】
請求項１記載の集積回路メモリ装置において、各セグメント化されたアレイは仮想接地メモリアレイであって、前記メモリアレイの各ローに沿ったメモリセルは、隣接する一方のメモリセルのソースへ接続される他方のメモリセルのドレインを持つことによって直列に相互に接続され、これにより、一方のセグメント化されたコラムのすべてのドレインに接続されるセグメント化されたビットラインと隣接する他方のセグメント化されたコラムのすべてのソースに接続されるセグメント化されたビットラインとは一致し、かつ、各セグメント化されたアレイにとって、セグメント化されたビットラインのピッチは、セグメント化されたコラムのバンクのピッチに等しいピッチを持つことを特徴とする集積回路メモリ装置。
【請求項４】
請求項３記載の集積回路メモリ装置において、前記セルのアクセス手段は、対応する導電性レールに接続するための前記各第１と第２のスイッチングトランジスタの前記コンタクトパッドのセット中のコンタクトパッドをさらに有し、これにより、各セグメント化されたアレイの上端と下端にそれぞれ第１のスイッチングトランジスタと第２のスイッチングトランジスタで、コンタクトパッドの第１および第２のローを形成し、かつ第１または第２のスイッチングトランジスタの前記ローと等しいピッチを持つことを特徴とする集積回路メモリ装置。
【請求項５】
請求項４記載の集積回路メモリ装置において、前記複数の導電性レールは、２次元アレイ内のセグメント化されたビットラインのアレイに１対１で対応することにより、前記複数の導電性レールは、セグメント化されたビットラインのアレイのピッチに等しいピッチを持つことを特徴とする集積回路メモリ装置。
【請求項６】
請求項４記載の集積回路メモリ装置において、
前記複数のセグメント化されたアレイは、２次元アレイを形成するためにコラム方向に沿って配置され、各セグメント化されたアレイは上端と下端を有し、
各対の隣接するセグメント化されたアレイ間で、第１の対は、第２の対の直下にあり、第１の下端にあるコンタクトパッドの第２のローは、第２の上端にあるコンタクトパッドの第１のローと一致するものであることを特徴とする集積回路メモリ装置。
【請求項７】
請求項４記載の集積回路メモリ装置において、前記複数の導電性レールは、セグメント化されたアレイのセグメント化されたビットラインの２倍のピッチを持つことを特徴とする集積回路メモリ装置。
【請求項８】
請求項７記載の集積回路メモリ装置において、
前記複数のセグメント化されたアレイは、２次元アレイを形成するためにコラム方向に沿って配置されることにより、各セグメント化されたアレイ内のセグメント化されたビットラインは、２次元アレイ内の他のセグメント化されたアレイのセグメント化されたビットラインに対応するように整列され、各セグメント化されたアレイは上端と下端を有し、ここにおいて、
より下部、中央部、より上部のセグメント化されたアレイから構成される３つのセグメント化されたアレイの各集合体において、中央部のセグメント化されたアレイのセグメント化されたビットラインは、第１および第２のトランジスタで、より上部のセグメント化されたアレイとより下部のセグメント化されたアレイの対応するセグメント化されたビットラインに接続されることにより、両方にまたがるセグメント化されたビットラインのセットを形成することを特徴とする集積回路メモリ装置。
【請求項９】
請求項８記載の集積回路メモリ装置において、同一のセグメント化されたアレイの両方にまたがっているセグメント化されたビットラインの隣接する各対は、独立し、かつスイッチ可能に接続するように対応する導電性レールを共有することを特徴とする集積回路メモリ装置。
【請求項１０】
ローとコラムで構成されるメモリセルの２次元アレイを含むＥＰＲＯＭ、ＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭの集積回路メモリ装置であって、各メモリセルはゲートとソースとドレインを有し、前記２次元アレイは各ローにある全ゲートに接続されるワードラインを持つＥＰＲＯＭ、ＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭの集積回路メモリ装置において、前記メモリ装置の改良のための前記アレイをセグメント化する方法は、
複数のセグメント化されたアレイを形成するためにコラム方向に沿って２次元アレイを分割し、ここで、各セグメント化されたアレイはセグメント化されたコラムのバンクにより形成され、各セグメント化されたコラムはすべてのソースとドレインにそれぞれ接続された一対の独立したセグメント化されたビットラインを持つことにより、各セグメント化されたアレイはセグメント化されたビットラインのアレイによりコラムごとにアドレス可能であり、
ワードラインと前記ワードラインに接続する一対のセグメント化されたビットラインによりセグメント化されたアレイ内のアドレスされたセルに接続可能なセルのアクセス手段とを含み、前記セルのアクセス手段は、さらに、
複数の電気的に絶縁された導電性レールが、２次元アレイのコラムに平行で、かつコラムに重ねられていることにより、各セグメント化されたコラムにとって、一対のセグメント化されたビットラインが、アクセスするために対応する一対の導電性レールに関連させられ、
第１と第２のスイッチングトランジスタが、一対のセグメント化されたビットラインを対応する一対の導電性レールに専用に、かつスイッチ可能に接続され、
各第１のスイッチングトランジスタが、第１の対のセグメント化されたビットラインを第１の対の対応する導電性レールにスイッチ可能に接続するために各セグメント化されたコラムの上端に配置され、そして
各第２のスイッチングトランジスタが、第２の対のセグメント化されたビットラインを第２の対の対応する導電性レールにスイッチ可能に接続するために各セグメント化されたコラムの下端に配置され、
これにより各セグメント化されたアレイは形成され、上端にある第１のスイッチングトランジスタのローは、交互のセグメント化されたビットラインの一方のセットに１対１に接続され、下端にある第２のスイッチングトランジスタのローは、交互のセグメント化されたビットラインの他方のセットに１対１に接続され、第１のスイッチングトランジスタまたは第２のスイッチングトランジスタの前記各ローは、セグメント化されたビットラインのアレイのピッチの２倍を持つことを特徴とするメモリ装置の改良のためのアレイをセグメント化する方法。
【請求項１１】
請求項１０記載の方法において、改良は、減少された長さの独立したセグメント化されたビットラインを持つセグメント化されたアレイを持つ前記２次元アレイによりアドレスされたメモリセルのソースとドレインに接続するビットライン内の容量を減少することを含むことを特徴とするメモリ装置の改良のためのアレイをセグメント化する方法。
【請求項１２】
請求項１０記載の方法において、改良は、欠陥を含むセグメント化されたコラムを分離するようにセグメント化する前記２次元アレイにより、セグメント内に生じ得る欠陥を分離することを含むことを特徴とするメモリ装置の改良のためのアレイをセグメント化する方法。
【請求項１３】
ローとコラムで構成されるメモリセルの２次元アレイを含むＥＰＲＯＭ、ＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭの集積回路メモリ装置であって、各メモリセルはゲートとソースとドレインを有し、前記２次元アレイは各ローにある全ゲートに接続されるワードラインを持つＥＰＲＯＭ、ＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭの集積回路メモリ装置において、アドレスされたメモリセルのソースとドレイン内の容量を減少する方法は、
複数のセグメント化されたアレイを形成するためにコラム方向に沿って２次元アレイを分割し、ここで、各セグメント化されたアレイはセグメント化されたコラムのバンクにより形成され、各セグメント化されたコラムはすべてのソースとドレインにそれぞれ接続された一対の独立したセグメント化されたビットラインを持つことにより、各セグメント化されたアレイはセグメント化されたビットラインのアレイによりコラムごとにアドレス可能であり、
ワードラインと前記ワードラインに接続する一対のセグメント化されたビットラインによりセグメント化されたアレイ内のアドレスされたセルに接続可能なセルのアクセス手段とを含み、前記セルのアクセス手段は、さらに、
複数の電気的に絶縁された導電性レールが、２次元アレイのコラムに平行で、かつコラムに重ねられていることにより、各セグメント化されたコラムにとって、一対のセグメント化されたビットラインが、アクセスするために対応する一対の導電性レールに関連させられ、
第１と第２のスイッチングトランジスタが、一対のセグメント化されたビットラインを対応する一対の導電性レールに専用に、かつスイッチ可能に接続され、
各第１のスイッチングトランジスタが、第１の対のセグメント化されたビットラインを第１の対の対応する導電性レールにスイッチ可能に接続するために各セグメント化されたコラムの上端に配置され、そして
各第２のスイッチングトランジスタが、第２の対のセグメント化されたビットラインを第２の対の対応する導電性レールにスイッチ可能に接続するために各セグメント化されたコラムの下端に配置され、
これにより各セグメント化されたアレイは形成され、上端にある第１のスイッチングトランジスタのローは、交互のセグメント化されたビットラインの一方のセットに１対１に接続され、下端にある第２のスイッチングトランジスタのローは、交互のセグメント化されたビットラインの他方のセットに１対１に接続され、第１のスイッチングトランジスタまたは第２のスイッチングトランジスタの前記各ローは、セグメント化されたビットラインのアレイのピッチの２倍をもち、そして
前記２次元アレイでは、容量を減少するように減少された長さの独立したセグメント化されたビットラインを持つセグメント化されたアレイを持つことを特徴とするアドレスされたメモリセルのソースとドレイン内の容量を減少する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路（ＩＣ）装置に関し、さらに詳しく言えば、メモリアレイに関する。
【０００２】
【従来の技術】
固体のＩＣメモリ装置は、典型的にはセルの２次元アレイによって形成される。各セルは、少なくとも１つのソース，ドレインおよびコントロールゲートを持つ１つのトランジスタである。ドレインからソースヘの電流の導通は、コントロールゲートに印加される電圧に依存する。１つの“０”状態，または１つの“１”状態は、トランジスタが導通状態にあるか非導通状態にあるかに依存させることができる。このようにして、トランジスタは１つの２進の記憶装置として作動する。
【０００３】
電気的にプログラム可能なリードオンリーメモリ（ＥＰＲＯＭ）において、各々のトランジスタは、電荷蓄積のためのフローティングゲートも持つ。電気的に消去可能でプログラム可能なリードオンリーメモリ（ＥＥＰＲＯＭ）およびフラッシュＥＥＰＲＯＭ装置は、コントロールゲートに加えて１つの消去ゲートも持つ。プログラム中にコントロールゲートとドレインに印加された電圧は、ホットエレクトロンがフローティングゲートに注入されることを可能にする。消去中に消去ゲートに印加される電圧は、フローティングゲートから電子が除去されることを可能にする。任意の時点においてフローティングゲートに補足されている電荷のバランスがトランジスタの導通のしきい値レベルを決定する。このようにして、２またはそれ以上の導通状態が各セルにおいてプログラムまたは消去可能である。プログラムされた電荷がフローティングゲートに保持される傾向にあるから、ＥＰＲＯＭ，ＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭ装置は“不揮発性”メモリと言われる。
【０００４】
２次元アレイにおいて、セルを形成するトランジスタは、ローとコラムに配列される。Ｘ−Ｙのアドレスシステムは、ローに平行な一連のワードラインおよびコラムに平行な一連のビットラインによって形成される。１つのワードラインは、１つのロー内の全てのトランジスタのゲートを接続する。１つのビットラインは、１つのコラム内の全てのトランジスタのソースまたはドレインを接続する。
【０００５】
２つの共通のビットライン配列が用いられる。１つの配列の形において、アレイ内の全てのトランジスタのソースが接地される。各コラムにおいて、全てのトランジスタのドレインだけがビットラインに接続される。“仮想接地”システムとして知られている他の配列の形において、各々のローに沿ったトランジスタは、それらのソースとドレインによって連続接続（デイジーチェーン）される。トランジスタの各コラムには、２つのビットラインがある。ビットラインの１つは、全てのソースを一緒に接続するソースラインである。他のビットラインは、全てのドレインを一緒に接続するドレインラインである。コラムのソースラインとドレインラインは、それぞれコラムのドレインラインを左側にし、かつコラムのソースラインを右側にしている。この方法によって、コラムごとの専用のソースラインを不要にする。アレイ内の任意のメモリセルは、ワードラインおよびそれに接続されるビットラインに適当な電圧を印加することによってプログラムされるかまたは読み取ることができる。特に、アドレスされたメモリセルの状態は、そのソースとドレインを介して流れる電流をそれらに接続されるビットライン手段によって検出することにより決定され得る。ソースとドレインビットラインによって専有される領域を減少させるために、それらは埋め込まれた拡散ビットラインとして製造され得る。
【０００６】
より大きく、より密度の高いメモリセルが製造されるにしたがって、種々の設計上の配慮がより一層要求される。第１の問題は、ソースまたはドレインの埋め込まれた拡散ビットラインの直列抵抗がコラム内のセルの数にしたがって増大することが挙げられる。埋め込まれた拡散ビットラインは、通常、ドープされたシリコン拡散層であり、典型的には１つのセル当たり５０Ωの抵抗を持つ。１０２４のセルを持つコラムにとって、これは１つのビットラインに沿って５０キロΩの抵抗に達する。
【０００７】
同様な問題が、コラム内のセルの数にしたがって増大するビットラインの容量においても存在する。抵抗と容量の増大はセンシング回路の大きなＲＣ時定数となって現れ、その結果、より遅い読み取りサイクルを呈することになる。さらに、ビットラインの容量の増大は、より遅い予備充電（読み取り前にコラムが予備充電される必要のある設計の場合）および読み取り中にビットラインを充電または放電するためにより高い電力のスパイクが結果として生じる。
【０００８】
ビットラインの直列抵抗を減少させる１つの解決手段は、埋め込まれた拡散ビットラインを低い抵抗率の金属ラインと並列にすることである。典型的には、アルミの帯は、ビットライン上に重ねられるが、一般的に、それらの間の誘電体層によってそれらは絶縁されている。埋め込まれた拡散ビットラインに沿って一定間隔で一連の金属コンタクト（バイア）が対応する金属の帯を持つコンタクトを確立する。それらの間隔は、高速度のスタティックＲＡＭ（ＳＲＡＭ），ダイナミックＲＡＭ（ＤＲＡＭ），ＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭ，またはフラッシュＥＥＰＲＯＭにおいて、２つのセル当たり１つのコンタクトとほぼ同じ短絡である。
【０００９】
金属ラインとの並列接続はビットライン抵抗の減少を助ける一方で、メタライゼーションやコンタクトがそれ自体の問題を引き起こす。高密度集積において、性能を阻害する恐れがある狭い空間と不完全なコンタクトに起因して、金属の帯間の短絡の危険が増大する。現在の技術では、金属ラインのピッチ（ラインの幅と空間）が約１．５μｍに制限される。
【００１０】
ビットラインの直列抵抗と容量を制御する１つの方法として、コラムを分割することよって、ビットラインをより短いセグメントに換えることである。１９８８年２月１９日にＩＳＳＣＣにおいて刊行されたエム．イノウエ等の「開かれたビットライン構造を持つ１６メガビットのＤＲＡＭ」という論文にその例が記述されている。その論文には、各々２５６のワードラインのセグメントに分割された１６メガビットのＤＲＡＭアレイについて説明されている。専用のセンス増幅器が一方端で各々のセグメント化されたビットラインに接続され、そして他方端で選択トランジスタを介してグローバルビットラインに接続される。前記著者は、通常の開放ビットライン構造において、セルサイズの寸法がセンス増幅器のレイアウトピッチによって制限されているので、１６メガビットのＤＲＡＭの全体の集積密度が改良されないことを示している。この問題を解決するために、前記著者は、セグメントの上部と下部で交互に隣接するビットラインのためにセンス増幅器を配列している。これによって、各センス増幅器は、コラムの空間の２倍を専有することになる。しかしながら、この構造は多数のセンス増幅器を使用するという欠点があり、１つのセットは全てのセグメントに対して用いられる。金属ラインと選択トランジスタのピッチは、ビットラインのピッチと同じように残る。
【００１１】
東京で１９８８年８月に行われたＩＥＥＥのＶＬＳＩ回路のシンポジウムで発表されたエム．オカダ等の「バンク選択構造をもつ１６メガビットのＲＯＭ設計」という他の会議での論文の８５頁において、１つのセグメントアレイがビットラインの直列抵抗を減少するために用いられる。ＲＯＭは、２５６のバンクに分割される。各バンクは、実質的に１６のワードラインで構成される１つのセグメント化されたコラムである。センス増幅器の唯一のセットが全体のアレイのために用いられ、アルミニウムラインによって偶数または奇数のコラムに選択的に切り換えられる。各コラム内の一対のセグメント化されたビットラインは、セグメントの全ての４方向、セグメントの上部と下部でバンク選択トランジスタによって一対のアルミニウムラインと接続可能である。そのアルミニウムラインは、コラム方向に沿って偶数と奇数の隣接するコラム間を交互にジグザグ状に走り、そして各々のセグメントの真ん中で入れ代わっている。この構造において、アルミニウムラインのピッチは、ビットラインのピッチの２倍である。これによって、アルミニウムラインはより一層離され、それにより短絡の可能性が滅少される。しかしながら、欠点として、選択トランジスタのピッチがビットラインのピッチと同じように残されることによって、最終的なサイズおよびその結果として選択トランジスタのコンダクタンスを制限することが挙げられる。さらに、このバンクの選択は、コラムが選択されたとき、そのソースラインとドレインラインをそれぞれ左側の隣接するコラムのソースラインと右側の隣接するコラムのドレインラインとともに短くされるようになるので、ビットラインの容量は理想的には減少されない。よって、選択されたビットラインは選択されない他のビットラインの容量に結合される。
【００１２】
前述した構造はマスクプログラムされたＲＯＭまたはＤＲＡＭには適しているが、プログラム可能なメモリであるＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭには応用できない。これらの装置は、電気的にプログラム可能であり、プログラミングのために、読み取り時よりもより高いドレインソース電流（約１次または２次の大きさ高い）が要求される。セグメント化された構造において、使用される選択トランジスタは、より高いプログラミング電流を選択的に供給することができなければならない。そうするためには選択トランジスタのサイズは、その内部抵抗を減少させるために充分大きくなくてはならない。従来の構造は、各々の選択トランジスタがコラムのピッチに適合するように選択トランジスタを制限し、そのことは隣接するセグメント間の分離を過度に増加させることなしに選択トランジスタのサイズを制限する。
【００１３】
（発明の開示）
本発明の目的は、前述した欠点のないセグメント化されたアレイを持つメモリ装置を提供することである。
【００１４】
本発明の他の目的は、ビットラインの抵抗を極小化したメモリアレイを提供することである。
【００１５】
本発明のさらに他の目的は、極小化されたビットラインの容量を持つメモリアレイを提供することである。
【００１６】
本発明のさらに他の目的は、極小化されたワードラインの抵抗と容量を提供することである。
【００１７】
本発明のさらに他の目的は、欠陥、ビットラインからビットラインへの漏洩とプログラムの不安定性の効果からの良い分離を提供することである。
【００１８】
本発明の他の目的は、ビットラインが平行な金属ラインとともに形成するコンタクトの数を減少させることによって、歩留りを向上させることである。
【００１９】
本発明の他の目的は、アレイ内の金属ラインのピッチを増加させることによって、歩留りを向上させることである。
【００２０】
本発明の他の目的は、高集積度で、高速度のＥＰＲＯＭ，ＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭ装置を得ることである。
【００２１】
本発明によれば、ローおよびコラム方向に配列されたメモリセルの２次元アレイはコラム方向に沿って複数のセグメントに分割される。このようにして、コラム内のトランジスタの全てのソースまたはドレインヘ接続されるビットラインもまたセグメント化される。
【００２２】
セグメント化は、ビットラインの抵抗と容量を目を見張るべく減少させることができ、その結果としてとりも直さず、より速いアクセス時間が得られる。また、欠陥をそれが見出されたセグメントから全体のアレイとまでは言わず相当の領域を使用しないようにする必要なく、分離する。
【００２３】
本発明の一実施形態によれば、セグメント選択トランジスタは、セグメント化されたビットラインの各々にセグメント化されたアレイの上部から下部まで交互に接続される。各セグメント選択トランジスタは、埋め込まれた拡散ビットラインを重ねられている導電性の帯または金属ラインに２つのセグメント化されたアレイ間の金属コンタクトを介して接続される。各金属ラインは、対応するビットラインに並列に接続されるが、それらは絶縁されている。２つのセグメント化されたアレイ間にある各金属コンタクトは、選択トランジスタを介してそれに接続可能な隣接するセグメントアレイからインラインのビットラインによって共有される。
【００２４】
この実施形態では、セグメント選択トランジスタが、ビットラインの２倍のピッチを持つので、より大きく作ることを許容する。これによって、ＥＰＲＯＭ，ＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭのようなプログラム可能なメモリアレイのセグメント化が可能となる。金属コンタクトは、ビットラインの２倍のピッチを持つので、それらを２分の１程度より大きく、また、より小さくすることことができ、かつ金属コンタクトは、セグメントをコンタクトの直上または直下のいずれかを選択する２つのセグメント選択トランジスタ間のアレイ領域の外側に配置されるので、それらをより容易に形成することができる。
【００２５】
本発明の他の実施形態によれば、導電性の帯または金属ラインはビットラインのピッチの２倍のピッチを持つことにより、各金属ラインは２本のビットライン上に重ねられる。各金属ラインとともに形成される金属コンタクトはライン上に存在するが、セグメント化されたアレイ間の全ての４本のビットラインには接続されない。セグメント選択トランジスタは、各金属コンタクトをその左または右のビットラインに選択的に接続する。左または右のビットラインは、セグメント選択トランジスタの直上および直下の隣接するセグメント化されたアレイを横切って延在する。この構造は、交互のセグメントでセグメント間で繰り返される。他の同様な金属コンタクトのセットおよびセグメント選択トランジスタは、他の交互のセグメントで配置されるが、１ビットラインずつずらされている。
【００２６】
この代替の実施形態では、セグメント選択トランジスタのピッチは、ビットラインの４倍のピッチであるので、それらがより大きいサイズを持つことを許容する。同様に、金属コンタクトは、ビットラインの４倍のピッチを持つ。コンタクトの数は４分の３だけ減少させられる。また、金属ラインの２倍のピッチは、より広い金属ラインを可能にし、その結果として、短絡または回路切断の問題を少なくしている。
【００２７】
本発明のさらに他の目的、特徴および利点は、以下の好適な実施例の説明によって明らかにされ、その記述は添付図面を参照して行われる。
【００２８】
【発明の実施の形態】
図１は、従来のメモリ装置の構造の略図である。メモリセル１０の２次元アレイはトランジスタをローとコラムに配列することによって形成される。アレイ内のトランジスタ２０は、典型的には、ソース２２，ドレイン２４およびコントロールゲート２６を持つ。図１は、“仮想接地”構造のメモリアレイを示し、各ローに沿ったトランジスタはそれらのソースとドレインによって、連続接続（デイジーチェーン）される。かくして、トランジスタ３０のドレインは、右側のトランジスタ２０のソースなどというように次々と接続される。Ｘ−Ｙアドレスシステムは、ローに平行なワードラインのセットとコラムに平行なビットラインのセットによって形成される。ワードライン（例えば、４０，４２）は１つのロー内の全てのトランジスタのコントロールゲート（例えば、２６）に接続する。ビットライン（例えば、５０，５２）は、１つのコラム内の全てのトランジスタのソースまたはドレインのいずれかに接続する。ビットライン（例えば、５０，５２）は、対応する導電性の帯または金属ライン（例えば、６０，６２）によって並列に設けられる。典型的には、これらは、ビットライン上に重ねられているアルミニウムの帯であるが、一般的に、それらの間の誘電帯層によって絶縁される。ビットラインに沿って間隔を保った一連の金属コンタクト（例えば、７０，７２）は、対応する金属の帯とのコンタクトを確立する。例えば、コンタクト７０は、ビットライン５０を金属ライン６０に接続する。８０のようなトランジスタまたはメモリセルがアドレスされたとき、適当な電圧がそのソースおよびドレインにそれぞれビットライン５０および５２を介して送られ、かつそのコントロールゲートにはワードライン４０を介して送られなければならない。ビットライン５０は、金属コンタクト７０を介して金属ライン６０に接続される。同様に、トランジスタ８０のドレインに接続されるビットライン５２は、コンタクト７２を介して金属ライン６２に接続される。アドレスバス９０は、セル８０のローとコラムのアドレスをローデコーダ９２とコラムデコーダ９４にそれぞれ供給する。それから、ローデコーダ９２は、コントロールゲート電圧ＶCGをワードライン４０に、かつ、コラムデコーダ９４は、ソース電圧ＶS をトランジスタ８０のソースに金属ライン６０を介して接続し、ドレイン電圧ＶD は、金属ライン６２を介してトランジスタ８０のドレインヘ供給される。このようにして、アレイ内の任意のセルは個々にアドレスされることができる。
【００２９】
図２は、本発明の好適な実施形態によるメモリ装置の構造を示す。メモリセルの連続的なアレイを持ったものではなく、２次元アレイは、セグメント化されたアレイ（例えば、１００，１１０）に分割される。この一実施形態において、各セグメント化されたアレイは、１６または３２のローのセルで構成される。例えば、全部で１０２４のローを持つ２次元アレイは、各々が３２のローで構成される３２のセグメントに分割されるであろう。かくして、コラムに沿ってビットラインもまた３２の独立したビットラインセグメントに分割される。
【００３０】
Ｘアドレッシングは、図１に示す従来の場合と同様に２次元アレイ内のセグメント化されたアレイを横切ったワードラインをローデコーディングすることによって行うことができる。代わりに、絶対的なローアドレスはセグメント化されたアレイのアドレスとセグメント内の局部的なローアドレスによって与えられ、適当にデコードされる。例えば、セグメント化されたアレイ１００のコラム１のセル１２０をアドレスするとき、Ｘアドレスはワードライン１２２の局部的なアドレスとともにセグメント化されたアレイ１００のアドレスによって与えられる。この場合において、ワードライン１２２の局部的なアドレスはそのセグメント内の第２のワードラインにある。このデコーディングは理解しやすい簡単なものであり、図面を複雑にしないために図２においては省略されている。
【００３１】
Ｙアドレッシングは、アドレスされ、セグメント化されたアレイのアドレスされたコラム内の一対のビットラインを対応する一対の導電性の帯または金属ラインに接続する必要がある。例えば、セル１２０をアドレスするとき、その一対のビットライン１２４と１２６は対応する一対の金属ライン、すなわち１３４，１３６に接続されなければならない。次に、一対の金属ライン１３４と１３６は、センス増幅回路（図示せず）ヘコラムデコーダ１４０を介して接続される。
【００３２】
セグメント選択トランジスタ１５０は、対応する金属ライン１３４にセグメント化されたビットライン１２４を選択的に接続するために用いられる。この接続は、金属ライン１３４を金属コンタクト１４２を介して接続することにより成される。論理ＨＩＧＨ信号が、セグメント選択トランジスタ１５０のコントロールゲートに接続される選択ライン１５１に現われることにより、トランジスタはオンにされる。同様に、セグメント選択トランジスタ１６０のコントロールゲートに接続される選択ライン１６１に現れるＨＩＧＨ信号は、セグメント化されたビットライン１２６を対応する金属ライン１３６に選択的に接続する。かくして、セル１２０がアドレスされると、セルのソースとドレインラインをそれぞれ制御する両選択ライン１５１，１６１では、互いにＨＩＧＨに引かれることによって、それらを金属ライン１３４，１３６にそれぞれ接続する。
【００３３】
本発明の新規な特徴は、セグメント選択トランジスタの構造がコラムのピッチの２倍を持つことを許容することである。その結果、トランジスタは１コラム当たり１つのトランジスタと比較してそのサイズを２倍にすることができ、これによって、これらの電流容量を増加させ、プログラム経路の抵抗を減少させる。このことは、例えば、プログラムミング中のドレインソース電流が読み取りの最中のその大きさより、１次または２次高い場合になるＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭのようなプログラム可能なメモリ装置には不可欠なことである。セグメント化することによってセグメント選択トランジスタを介してプログラム経路の抵抗を増大させるセグメント選択トランジスタが導入されるが、それは、そのトランジスタの両端に電圧差を生じさせ、その結果としてプログラミングの効率を減少させる。プログラミング中の直列抵抗の経路は、２つのセグメント選択トランジスタの結合（１つはドレインビットラインに、１つはソースビットラインに設けられる）およびソースおよびドレインの埋め込まれた拡散ビットラインの抵抗である。
【００３４】
図２に示されているように、セグメント選択トランジスタはセグメント化されたアドレス間に配置される。これらのセグメント選択トランジスタは、通常、従来の構造において、そこに存在するコンタクトの位置に配置される。最初にセグメント化されたアレイ１００に言及すると、セグメント選択トランジスタ１５０，１５２，１５４…が上側から奇数のコラムに用いられ、セグメント選択トランジスタ１６０，１６２，１６４…が下側から偶数のコラムに用いられる。セグメント選択トランジスタに１つのセグメント化されたアレイの上部と下部に交互にビットラインの各々を配置することによって、セグメント選択トランジスタのピッチは２倍にできる。例えば、２．６×３．０μ2 の大きさのフラッシュＥＥＰＲＯＭセルにとって、セグメント選択トランジスタは、Ｗ＝４．８μ、Ｌ＝１．２μの大きさを持つことができ、それらは、充分に低い抵抗の接続経路を好ましくは提供する。
【００３５】
２つの選択トランジスタを３２のローの各々に導入することによって、アレイのＹ方向の寸法が加えられる（従来のセグメント化されない構造のものと比較して１０２４のロー当たり約０．０５０８ｍｍ（２ミル）の追加が予想される）。しかしながら、この新しいアプローチは、チップを２分の１に分割する必要をなくし、Ｙ方向に０．２５４ｍｍ（１０ミル）の寸法を必要とする第２のＹデコーダの必要性をなくす。その結果、このセグメント化は、アレイの全長を大きくすることはない。
【００３６】
上述したように、セグメント化されたアレイ１００は、上側から奇数のビットラインに接続されるセグメント選択トランジスタ１５０，１５２，１５４，…と、下側から偶数のビットラインに接続されるセグメント選択トランジスタ１６０，１６２，１６４，…を持つ。しかしながら、セグメント選択トランジスタをセグメント化されたアレイ１００のライン内に組み込むために、隣接するセグメント化されたアレイの構造が反転させられる。かくして、セグメント化されたアレイ１００の下部のセグメント化されたアレイ１１０は、上側から偶数のビットラインに接続されるセグメント選択トランジスタ１７０，１７２，１７４，…と、下側から奇数のビットラインに接続されるセグメント選択トランジスタ１８０，１８２，１８４，…を持つ。よって、セグメント化されたアレイの上部および下部からの偶数および奇数の接続は、１つのセグメント化されたアレイから次のセグメント化されたアレイへと入れ換えられる。このようにして、交互のビットラインだけが、セグメント化されたビットラインを隣接するアレイから同じ金属コンタクトを共有するようにする。その結果として、金属コンタクトは、ビットラインの２倍のピッチを持つ。
【００３７】
図３は、図２に示されているトランジスタ１５０のようなセグメント選択トランジスタの物理的な配置を示す略図である。セグメント選択トランジスタは、ビットライン１２４に接続されるソースと金属コンタクト１４２に接続されるドレインを持つ。そのゲート１５１は、水平に延びて、交互のコラム内の他のセグメント選択トランジスタのゲートに接続される。金属ライン（導電性ライン）１３４は、ビットライン１２４上にあり、隣接する金属ライン（導電性ライン）１３６は、ビットライン１２６上にある。
【００３８】
本発明のセグメント化された構造には多くの利点がある。例えば、１０２４のローを有するアレイを各々が３２のローから構成される３２のセグメント化されたアレイに分割することにより、多くのコラムに依存する好ましくない効果が効果的に３２分の１に減少させられる。
【００３９】
その１つの減少とは、ビットラインの直列抵抗の減少である。例えば、２．６×３．０μ2 の大きさを持つフラッシュＥＥＰＲＯＭセルにとって、ソースドレイン抵抗はセル当たり約６０Ωに相当する。各３２のローのセグメント化されたアレイのビットライン抵抗は、セグメント化されていないアレイと比較して３２分の１に減少させられ、約１００Ωから多くとも約２ＫΩの範囲内だけにある。この１つの特徴は、アレイ内ではなくて、各３２のローのセグメント間に金属コンタクトを用いることが可能であることによる。これにより、コンタクトはより簡単で、より少なくなることによって、信頼性を向上させることができる。この負の側面は、１つのセグメント化されたアレイ内に３２のローに沿った配置についてプログラミングの感度が大きくなることである。ビットラインに沿った直列抵抗の累積に従って、あるローでは他のローに比べてプログラミングがより遅くなるであろう。これによって、各セグメント化されたアレイ内のローの最大数が制限されるであろう。例えば、最も隣接するセグメント選択トランジスタから離れている３２のローのセルに関するドレイン側の最悪条件の拡散抵抗は、約２０００Ωである。しかしながら、これは、効果的なプログラミングをするためには許容できる範囲内である。
【００４０】
同様に、コラム容量は、３２分の１（すなわち、１０ピコファラッドから０．３ピコファラッド）に減少させられる。金属ライン（導電性ライン／以下同様）の容量もまた５〜１０分の１に減少させられ、高速のセンシングと高速の予備充電とより小さい電力のスパイクがビットラインを充電または放電する結果として生じる。これにより、コラムの予備充電／放電のプログラム中の電力を少なくすることができるであろう。
【００４１】
コラムの容量の減少は、ＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭ装置がより高いチャネルインプラントドーズ（照射量）を用いることを許容し、これによって、プログラム効率をより向上させることができる。例えば、このインプラントドーズとして、ドレイン拡散に隣接するチャネル領域にある装置基板内のボロンインプラントドーズが挙げられる。その効果として、プログラミング中に基板からフローティングゲートにホットエレクトロンの注入を可能にすることである。しかしながら、装置の容量はボロンの濃度の増大とともに急速に増大する。かくして、金属ラインの容量を減少させることによって、フラッシュＥＥＰＲＯＭはその結果としての何らのあまり害にならない程度のより高い固有の容量を持つことになるであろう。
【００４２】
金属ラインの容量の画期的な減少は、極めて長いコラム（８キロから１６キロに至るロー）と極めて短いワードライン（５１２コラム）とを有するアレイを持つことにより可撓性が結果として生じる。これによって、ワードライン抵抗と容量を減少することができ、結果として、ワードラインがより速いＲＣ時定数を持つことになる。減少させられたＲＣword line （１／４倍程度）とＣmetal line（１／２〜１／１０倍程度）により、セグメント化されていない１キロロー×１キロローコラムの４個の４分の１の大きさの約７００ｎｓから、４キロロー×５キロコラムの２個の２分の１のセグメント化された構造の約２５０ｎｓの４メガビットにおいてアクセス時間が減少されるべきである。この構造は、簡単なＹデコードを必要とし、より狭くて、長いチップとともにより少ないアレイの分割を許容し、そのチップは非常に低価格のＤＩＰパッケージを可能にしている。
【００４３】
セグメント化は、欠陥に対する感度を減少させる。１つのセグメント内に存在する欠陥はそのセグメント内で分離させられる。局部的で潜在的な欠陥がそのセグメントを越えて伝搬する可能性はほとんどなくなる。ワードライン、消去ゲートおよび埋め込まれた拡散間の任意の短絡、ビットラインからビットラインヘの短絡、パンチスルーまたは高い背景の漏洩はそのセグメントに完全に閉じ込められる。このことによって、作動しているセグメントに欠陥セグメントをリマップできることにより欠陥セグメントを除去するシステムを可能にするが、もしそうしなければ危機的なコラム欠陥を持つことになる。
【００４４】
セグメント構造の他の特徴は以下のとおりである。ビットラインからビットラインの漏洩は３２分の１に減少させられ、かつ許容できるものであろう。プログラム妨害は３２分の１に減少させられる（１つのセグメントが１度にビットラインドレイン電圧に晒される）。この直列のソース選択トランジスタを用いることによって、リバースプログラムの妨害は極端に減少させられる。
【００４５】
コラムセグメント化の他の具体例
図４は、セグメント選択トランジスタが、図２のそれとは異なって設けられた別のセグメント化を示す。この構造は、セグメント選択トランジスタがビットラインのピッチの４倍のピッチを持つことを可能にし、金属ラインがビットラインのピッチの２倍のピッチを持つことを可能にするというさらなる利点がある。
【００４６】
２００，２１０のようなセグメント化されたアレイの分割は、図２に示された構造とほぼ同様である。各セグメント化されたアレイは、好ましくは３２または６４のローのセルを持つ。セグメント選択トランジスタ（例えば、２２２，２２４，２２６，２２８…; ２３２，２３４，２３６，２３８，…）は金属ライン（例えば、ｍ1 ，ｍ2 ，ｍ3 ，…）をコラム（例えば、２５１，２５２，２５３，…）に含まれるビットライン（例えば、２４１，２４２，２４３，２４４，…）に接続するために用いられる。金属ラインのピッチは、ビットラインのピッチの２倍であるから、第１の金属ラインｍ1 は、金属コンタクト２６１とセグメント選択トランジスタ２２２，２２４を介してビットライン２４１，２４３に接続することができる。金属ラインｍ2 は、金属コンタクト２６２およびセグメント選択トランジスタ２３２，２３４を介してビットライン２４２，２４４に接続することができる。換言すれば、２つの隣接する交互のビットラインの各々は、単一の金属ラインにより共有され、それは左側のビットラインまたは右側のビットラインのいずれかにデコードされる。金属ラインｍ1 ，ｍ2 ，…は、金属ラインデコーダ２９２によって順次デコードされて、ソースとドレイン電圧に接続される。
【００４７】
アレイ内の任意のセル（例えば、２７１，２７２，２７３，…）をプログラムするか、読み取りをするために、対応するＬi （例えば、２８１，２８３）、Ｒi （例えば、２８２，２８４）およびｍi ラインがそのセルが存在するセグメント化されたアレイ内のビットラインソースとドレインビットライン拡散に固有にアクセスするのに用いられる。前記Ｌi とＲi ラインは左または右のセグメント選択トランジスタのゲートにそれぞれ接続される選択ラインである。それらは、左または右のビットラインに接続される金属ラインであるかどうかを制御する。選択されたローのワードライン（例えば、２９１）は選択された装置の読み取り（５Ｖ）またはプログラム（１２Ｖ）のいずれかに上げられる。例えば、図４において、もしセル２７２がアドレスされたならば、ソースライン，ドレインラインおよびワードラインは、それぞれ２４３，２４４および２９１である。Ｌ1 ，Ｌ2 ，Ｒ1 およびＲ2 は、それぞれ２８１，２８３，２８２および２８４である。もし、セル２７２が状態“１”にプログラムされたならば、次の条件が与えられる。
Ｖsource＝ＯＶ：−    Ｍ1 ＝ＯＶ，  Ｒ1 ＝１２Ｖ，Ｌ1 ＝ＯＶ
Ｖdrain ≒８Ｖ：−    Ｍ2 ≒１０Ｖ，Ｒ2 ＝１２Ｖ，Ｌ2 ＝ＯＶ
ＶCG＝１２Ｖ：−        ＣＧ1 ＝１２Ｖ
【００４８】
一方、セル２７２の左または右側のセル２７１と２７３は影響を受けない。例えば、これらの状況下において、セル２７１（セル２７２の左側）は、
Ｖdrain ＝ＯＶ，Ｖsource＝フローティング（Ｌ2 ＝ＯＶ）を開始し、かつそれからトランジスタを介してＯＶに持たらされる。
ＶCG1 ＝１２Ｖ，Ｖdrain ＝ＯＶに続くようにＶsourceが生じる。
ものを持つ。
セル２７３（セル２７２の右側のセル）は、
Ｖsource≒１０Ｖ
Ｖdrain ＝フローティング  初期状態において（Ｌ1 ＝ＯＶ）、そして
しだいに、約６〜８Ｖ
ＶCG1 ＝１２Ｖ
を持つ。
したがって、セル２７１またはセル２７３のどちらも不注意にプログラムされることはない。
【００４９】
図５は、図４に示されているセグメント選択トランジスタ２２２，２４４の物理的な配列の実施形態を示す。金属ラインｍ1 は、ビットライン２４１，２４２上にあり、ｍ2 はビットライン２４３，２４４上にある。両トランジスタ２２２および２２４は、金属コンタクト２６１に接続されるドレインを持つ。トランジスタ２２２のソースは、ジャンパー２９３の助けを借りてビットライン２４１に接続されるので、隣接するセグメント化されたアレイの反対側のセグメント化されたビットライン（例えば、２００，２１０）は接続される。同様に、トランジスタ２２４のソースは、ジャンパー２９５の助けを借りて隣接するセグメント化されたアレイ内の１つとリンクされるビットライン２４３に接続される。トランジスタ２２２のゲート２７１は、Ｌ1 選択ラインの部分を形成し、Ｌ1 選択ラインは、水平に延びて、他のセグメント選択トランジスタのゲートに結合させられる。同様に、トランジスタ２２４のゲート２８１は、Ｒ1 選択ラインの部分を形成する。
【００５０】
図６は、隣接するセグメント化されたアレイ間の交互のビットラインに接続するためにジャンパーを必要としない他の配置例を示している。セグメント選択トランジスタのソースとドレインは図５におけるそれに対して９０°回転させられている。
【００５１】
図４，５および６に示されている構造は、図２および図３に示されているものに対していくつかの点で有利である。第１に、ビットラインと比較して金属ラインのピッチを２倍にしたことである。２つのビットライン当たり１つの金属ラインのみの関係で、金属ラインはより広く、より離れて配置することができることによって、歩留まりを著しく改善することができる。第２に、セグメント選択トランジスタは、２倍以上広く作ることができる。なぜなら、２つのセグメント選択トランジスタは、図２，図３の２本のビットラインのピッチと比較して４本のビットラインのピッチにあたるからである。このことは、ＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭのようなプログラム可能なメモリ装置にとって特に重要である。より大きなセグメント選択トランジスタは選択されたセグメントのプログラム中に低い“オン抵抗”を提供する。第３に、金属コンタクトの数が１２８個のセル当たり（３２のローのセグメント化されたアレイ）１個のコンタクトまでさらに減少させられる。
【００５２】
図４，５，および６に示されている構造の図２および３に示されている構造に対する欠点は、セグメント選択トランジスタのために要求される領域がやや大きいこと、およびＬi ，Ｒi ，ｍi のデコーディングがややより複雑であることである。各金属ラインが現在は４つのセル（ドレイン，ソース，ドレイン，ソース）によって共有されるので、そのデコーディングはより複雑になる。
【００５３】
図１１（ａ）〜（ｇ）は、この代替の実施形態のデコーディングの構造を要約したものである。図１１（ａ）において、コラム１，２，３，…は、図４に示されている符号２５１，２５２，２５３，…が付されたものに対応されている。図１１（ｂ）は、コラムに対する２進のＹアドレスを示す。図１１（ｃ）は、各コラムにおける各セルのためのソースとドレイン間を区別する。図１１（ｄ）は、ソースまたはドレインビットラインに接続可能な対応する導電性の帯または金属ラインを示す。図１１（ｅ）は、適当なセグメント選択トランジスタのための選択されるべき選択ラインをリストする。
【００５４】
図７は、図１１（ｅ）によるデコードするであろう選択ラインのデコーディングの概要を示す。図４に示されているコラム構造は、４つの周期性をもっている。そのような周期において、４つのコラムのアドレスは、コラムアドレスの最下位の２つの２進数Ｙ（１），Ｙ（０）によってエンコードされる（図１１（ｂ）参照）。デコーディング回路３００はインプットとしてＹ（０），Ｙ（１）を採用し、かつ図１２に示されているものによるデコードをし、それは、図１１（ｅ）の要求を満たす。
【００５５】
図８は、与えられたセグメント化されたアレイを選択的に可能にする図７の概要との結合によるＸデコーダ３１０を示す。既に議論したように、一実施形態において、Ｘアドレッシングは、各セグメント化されたアレイのアドレッシングとその中のローのアドレッシングで分離されることができる。Ｘデコーダ３１０は、同様に、セグメントデコード部分３１２とセグメントワードラインデコード部分３１４を持つ。セグメントデコード部分３１２は、ＳＥ1 ，ＳＥ2 …のようなデコードされたラインを持つ。それらは、動作可能なトランジスタ３３１，３３２，３３３，３３４，…を介して対応するセグメント化されたアレイ２１０，３２０，…（図７参照）を動作可能にするために用いられる。このようにして、アドレスされ、セグメント化されたアレイだけが動作可能にさせられる。
【００５６】
図９は、図４に示されている金属ラインデコーダ２９２の回路を示す。各金属ラインｍ1 ，ｍ2 …は、４０１，４０２，４０３のような動作可能なトランジスタを介してノードＡ４１０またはノードＢ４２０のいずれかに接続可能である。回路の論理では、ノードＡ４１０はドレイン電圧に接続され、そしてノードＢ４２０はいつでもＹ＊（０）＝１あるいはＹ（０）＝０ならば接地に接続されることになる。換言すれば、ノードＡおよびノードＢのための接続は、１つのコラムから他のコラムに交換される。
【００５７】
図１０は、図９の金属ラインのための動作可能な信号をデコードするための回路を示す。実質的に、図１１（ｃ）および図１１（ｄ）と図１１（ａ）のマッチングを確保するものである。Ｙアドレスから２つの最後の２進数を引いたものが、交互の金属ライン（例えば、ＭＥ1 ，ＭＥ3 ，ＭＥ5 ，…）の第１のセットをデコードするために用いられる。ＹアドレスＹ（０），Ｙ（１）の最後の２つの２進数が交互の金属ライン（例えば、ＭＥ2 ，ＭＥ4 ，ＭＥ6 ，…）の第２セットを第１のセットからデコードするために用いられる。
【００５８】
コラムのセグメント化のアプローチは、他のメモリアレイに対して同様な利点がある。特に、大きな容量のＤＲＡＭメモリに関連して用いることができ、そこにおいて、ビットライン容量はかなり減少させられ、これによって、局部的なセンス増幅器の必要性をなくすことができる。ＲＯＭおよびＥＥＰＲＯＭの大容量のメモリアレイについても同様に適用できる。
【００５９】
本発明の様々な態様の具体例を好ましい実施形態として説明してきたが、種々の変更ができることは、当業者にとっては明らかであろう。したがって、本発明は添付の請求項の最大の範囲内での権利の保護が受けられるべきである。
【図面の簡単な説明】
【図１】  従来の仮想接地ＥＰＲＯＭメモリ装置の構造の略図である。
【図２】  本発明による一実施形態による構造の略図である。
【図３】  図２に示されているセグメント選択トランジスタの物理的配列の略図である。
【図４】  本発明の代替の好ましい実施形態によるメモリ装置の構造を例示する。
【図５】  図４に示されているセグメント選択トランジスタの物理的配列の略図である。
【図６】  図４に示されているセグメント選択トランジスタの物理的配列の他の実施形態を例示する。
【図７】  本発明の他の実施形態のためのデコーディングの概要を例示する。
【図８】  与えられたセグメント化されたアレイを選択的に動作可能にするセグメントデコードの略図である。
【図９】  センス増幅器を一対の選択された金属ラインに接続するコラムデコーダ部分を示す図である。
【図１０】  一対の対応する金属ラインを選択的に動作可能にする図９と同じコラムデコーダの他の部分を例示する。
【図１１】  代替の実施形態のためのデコーディングシステムを要約した図表である。
【図１２】  デコーディング回路３００の動作を説明する図表である。
【符号の説明】
１００，１１０，２００，２１０  アレイ
１２０  セル
１２２  ワードライン
１２４，１２６  ビットライン
１３４，１３６  金属ライン（導電性ライン）
１４２，２６１  金属コンタクト
１５０，１５２，１５４，１６０，１６２，１６４，１７０，１７２，１７４，１８０，１８２，１８４，２２２，２２４，２２６，２２８，２３２，２３４，２３６，２３８セグメント選択トランジスタ
１５１，１６１  選択ライン
２４１，２４２，２４３，２４４  ビットライン
２５１，２５２，２５３  コラム
２７１，２７２，２７３  セル
２８１，２８３，２８２，２８４  Ｒｉ
２９２  金属ラインデコーダ
３１０  デコーダ
３１２  セグメントデコード部
３１４  セグメントワードラインデコード部
３３１，３３２，３３３，３３４  トランジスタ
４０１，４０２，４０３  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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