(57)【特許請求の範囲】
【請求項１】
電圧制御発振器の出力を制御信号により分周比が変化する可変分周器により分周された周波数出力と基準周波数とを位相比較器にて位相比較して、前記電圧制御発振器の発振周波数を制御する周波数シンセサイザにおいて  制御信号に応じて予め定められた第１、第２の制御電圧を発生する制御電圧発生手段（Ｍ２、Ｍ３）を有し、第１の制御電圧は、分周された周波数が基準周波数と等しくなる分周比での周波数チャンネル（第１の周波数チャンネル）に対応し、前記分周器の分周比がみかけ上小数分周比となる場合の位相制御量に相当する第２の制御電圧は前記第１の周波数チャンネル間隔に相当する制御電圧を内分した電圧値で、前記制御信号に応じて前記第１の制御電圧に加算して前記電圧制御発振器に印加し、第２の制御電圧を加算する時は第２の制御電圧の印加後、周波数の変化に応じた位相変化量を補正値として測定し、その補正値を記憶するメモリ（Ｍ１）を有し、その補正値により第２の制御電圧印加による位相制御ループの状態を補正することを特徴とする周波数シンセサイザ。
【請求項２】
第２の制御電圧を加算しないで前記電圧制御発振器を駆動した場合は、前記メモリ手段（Ｍ１）に記憶されている補正値を更新し、第２の制御電圧を連続して加算する場合は前記メモリ手段（Ｍ１）に記憶されている補正値を更新しないことを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項３】
キャリア周波数を第１の周波数チャンネルに設定し、第２の周波数チャンネルを前記第１の周波数チャンネルから等しい離間周波数に設定することを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項４】
キャリア周波数を第１の周波数チャンネルと第２の周波数チャンネルの中間に設定することを特徴とする請求項２に記載の周波数シンセサイザ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、周波数シンセサイザに関するもので、特に周波数シンセサイザの周波数チャンネルの設定と周波数変調手段に特徴を有するものである。
【０００２】
【従来の技術】
周波数シンセサイザはスペクトル拡散通信の一方式である周波数ホッピング方式に用いられており、高速に周波数切り替えが可能でかつ安価な装置が要求されている。
一次変調にＦＳＫ変調を用い、その一次変調波のＦＳＫ信号のデータによって周波数シンセサイザの周波数を変調する。このような直接変調型の初期値提示型の周波数シンセサイザの構成を図３に示す。
【０００３】
図３において、２はサンプルホールド型位相比較器（ＳＨＰＤ）、３は電圧制御発振器（以後ＶＣＯと呼ぶ）、４は分周器、５はメモリ、６は分周器４とメモリ５を制御するコントローラ、１１は加算器であり、１の入力端子には基準周波数Ｆｒが入力され、ＶＣＯ３の出力Ｆｏを分周器４で分周した信号と位相比較器２にて位相を比較され、位相の誤差分がＶＣＯ３に入力されて帰還ループを形成して出力端子７に出力周波数Ｆｏを出力する。なお、上記の周波数シンセサイザのＰＬＬのループゲインをＫ（ｒａｄ／ｓ）とする。この従来の初期値提示方式の高速ホッピング周波数シンセサイザは、メモリ５に、１周期前の最終位相差を定常位相差として記憶しておき、これを周波数切り替え時にＰＬＬの初期値として与えるものである。なお、初期値提示型周波数シンセサイザは特開平８−１１６２５５号公報に開示されている。
【０００４】
サンプルホールド型位相比較器２は、位相差の差で動作するもので、図４に位相差のタイミングを示す。図４において、ＴＲは基準周波数Ｆｒの基準周期、ＴＶはＶＣＯ３の発振周波数の出力Ｆｏを分周器４で分周した周波数の周期であり、Ｔ１、Ｔ２は基準周期毎のＴＲとＴＶとの位相差で、位相比較器２はＴ２−Ｔ１の位相差の差分信号を出力してＶＣＯ３の発振周波数を制御している。コントローラ６は制御線１０、９により分周器４の分周比及び制御電圧の印加等のメモリ５の制御を行う。メモリ５はコントローラ６からの制御信号により、所定の周波数チャンネルに対応する制御電圧を信号線１３に出力し、位相比較器２からの信号と加算器１１にて加算し、その加算結果をＶＣＯ３に印加して所定の周波数チャンネルを出力するとともに、前記加算結果をメモリ５に記憶し、次回、同じ周波数チャンネルにホッピングした時の初期値とする。
【０００５】
図５は情報データの周期に応じて周波数をホッピングする図を示したもので、周期Ｔ毎にＮチャンネル、Ｎ＋１チャンネル、Ｎ＋２チャンネル（Ｎは整数）等の所定の周波数チャンネル、すなわち、基準周波数の整数倍の出力周波数（第１の周波数チャンネル）にホッピングする。第１の周波数チャンネルにホッピングする場合には、チャンネル変更時に、メモリ５に記憶されたそのチャンネルの前回の定常状態の位相制御量に相当する制御電圧である初期値を更新していくものである。
【０００６】
図３の周波数シンセサイザに情報データに応じた変調をかけるために、コントローラ６からの制御信号をメモリと分周器に出力し、前記制御信号を情報データに応じて設定し、周波数チャンネルを情報データに応じてホッピングさせる。
また、第１の周波数チャンネルの間の周波数（図５の周波数ｆ１、ｆ２等）である第２の周波数チャンネルを設定する場合には、メモリ５から定常状態の位相制御量に相当する制御電圧であるＸｎ（図２参照）に情報データに応じた変調信号を加えた制御電圧（Ｘ（ｎ＋ｐ／ｍ））を印加するが、その時には一時コントローラ６によりＰＬＬループをオープン状態にして出力周波数を変化さす必要がある。また、ＶＣＯ３の変調感度Ｋを情報データに応じて制御して出力周波数を変化することもできる。これらの場合にはＰＬＬの回路定数（主に変調感度Ｋ）を制御する必要がある。
【０００７】
図６に２値の情報データで周波数シンセサイザを変調する場合の変調時の周波数チャンネル配置の例を示す。同図（ａ）は無変調時の周波数であるキャリア周波数を第２の周波数チャンネルに、同図（ｂ）はキャリア周波数を第１の周波数チャンネルに設定する場合を示したものである。
【０００８】
【発明が解決しようとする課題】
しかしながら、従来例の周波数シンセサイザにおいては、分周器の分周比が整数であるので、使用する周波数チャンネルに限度がある。また、周波数シンセサイザに直接変調をかける場合にはＰＬＬのループが一時的にオープン状態となるので出力周波数の温度変化を補償することやＶＣＯの雑音を押さえるのが困難であるという問題があった。
【０００９】
本発明は上記問題点を解決するもので、特別な回路の追加することなく、周波数チャンネルを増すことができる高速の周波数シンセサイザを提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的のため、本発明の周波数シンセサイザは、電圧制御発振器の出力を制御信号により分周比が変化する可変分周器により分周された周波数出力と基準周波数とを位相比較器にて位相比較して、前記電圧制御発振器の発振周波数を制御する周波数シンセサイザにおいて  制御信号に応じて予め定められた第１、第２の制御電圧を発生する制御電圧発生手段（Ｍ２、Ｍ３）を有し、第１の制御電圧は、分周された周波数が基準周波数と等しくなる分周比での周波数チャンネル（第１の周波数チャンネル）に対応し、前記分周器の分周比がみかけ上小数分周比となる場合の位相制御量に相当する第２の制御電圧は周波数チャンネル間隔に相当する制御電圧を内分した電圧値で、前記制御信号に応じて前記第１の制御電圧に加算して前記電圧制御発振器に印加し、第２の制御電圧を加算する時は第２の制御電圧の印加後、周波数（第２の周波数チャンネル）の変化に応じた位相変化量を補正値として測定し、その補正値を記憶するメモリ（Ｍ１）を有し、その補正値により第２の制御電圧印加による位相制御ループの状態を補正する構成とした。
【００１１】
本発明によれば、分数分周比でも安定した出力周波数を発生する周波数シンセサイザを実現出来る。
【００１２】
【発明の実施の形態】
本発明の請求項１に記載の周波数シンセサイザは、電圧制御発振器の出力を制御信号により分周比が変化する可変分周器により分周された周波数出力と基準周波数とを位相比較器にて位相比較して、前記電圧制御発振器の発振周波数を制御する周波数シンセサイザにおいて
制御信号に応じて予め定められた第１、第２の制御電圧を発生する制御電圧発生手段（Ｍ２、Ｍ３）を有し、第１の制御電圧は、分周された周波数が基準周波数と等しくなる分周比での周波数チャンネル（第１の周波数チャンネル）に対応し、第２の制御電圧は周波数チャンネル間隔に相当する制御電圧を内分した電圧値で、前記制御信号に応じて前記第１の制御電圧に加算して前記電圧制御発振器に印加し、第２の制御電圧を加算する時は第２の制御電圧の印加後、周波数（第２の周波数チャンネル）の変化に応じた位相変化量を補正値として測定し、その補正値を記憶するメモリ（Ｍ１）を有し、その補正値により第２の制御電圧印加による位相制御ループの状態を補正することを特徴としたものであり、高速に出力周波数を切り替えるとともに、直接周波数変調が可能である。
【００１３】
次に本発明の請求項２に記載の周波数シンセサイザは、請求項１において、第２の制御電圧を加算しないで前記電圧制御発振器を駆動した場合は、前記メモリ手段（Ｍ１）に記憶されている補正値を更新し、第２の制御電圧を連続して加算する場合は前記メモリ手段（Ｍ１）に記憶されている補正値を更新しないことを特徴としたものであり、周波数シンセサイザからの出力周波数の数を大幅に増加することが出来る。
【００１４】
次に本発明の請求項３に記載の周波数シンセサイザは、請求項１において、キャリア周波数を第１の周波数チャンネルに設定し、第２の周波数チャンネルを前記第１の周波数チャンネルから等しい離間周波数に設定することを特徴としたものであり、変調信号により、周波数シンセサイザを直接ＦＳＫ変調することが出来る。
【００１５】
次に本発明の請求項４に記載の周波数シンセサイザは、請求項２において、キャリア周波数を第１の周波数チャンネルと第２の周波数チャンネルの中間に設定することを特徴としたものであり、変調信号により、周波数シンセサイザを直接ＦＳＫ変調することが出来る。
（実施の形態）
以下本発明の実施の形態について、図１、図２、図５、図６を用いて説明する。周波数シンセサイザの基本動作は前述の特開平８−１１６２５５号公報と同じである。  図１において、従来の実施の形態と同じものには同番号を付けている。本発明は、分周比ＮのＮチャンネルと分周比（Ｎ＋１）の（Ｎ＋１）チャンネルのチャンネル間隔を内分した値を第２の制御電圧として第１の周波数チャンネル発生時の制御電圧（第１の制御電圧）に加算するものであり、チャンネル間で直線近似を行ってチャンネル間に相当する制御電圧を分割するものである。ＶＣＯ３の制御電圧対発振出力周波数特性は局所的には直線とみなせるので周波数チャンネル間で直線近似を行う。
【００１６】
従来の実施の形態と異なるのは、メモリ５の構成で、従来のＳＨＰＤ−ＰＬＬ周波数シンセサイザにおけるＶＣＯ３の直前で制御電圧量を補間する補間データ（第２の制御電圧）を演算し記憶する部分（Ｍ３）を付加するとともに、補間データ印加後の位相量の変化を演算して記憶する部分を付加したことであり、位相比較器２の出力は従来の実施の形態と同じく位相差の差分を出力する。すなわち、位相比較器２の内部構成は基準周波数Ｆｒと分周された周波数Ｆｖの位相差に応じた出力を、遅延素子にて基準周波数の一周期分遅延された信号との差分をとり信号線１４に出力するものである。
【００１７】
図２において、分周比がＮ及びＮ＋１の時のＶＣＯ３への入力電圧をＸｎ及びＸｎ+1とすると、ＶＣＯ３の制御電圧量がＸｎの時の出力周波数はＮＦｒ、Ｘｎ+1の時の出力周波数は（ｎ＋１）Ｆｒとなり、そして、チャンネルＮとＮ＋１の間隔をｐ／ｍに内分するＸ（ｎ＋ｐ／ｍ）の時の出力周波数は（Ｎ＋ｐ／ｍ）Ｆｒとなる。従って、第２の周波数チャンネルを設定する時のメモリ５内のＭ３からの補間量は（ｐ／ｍ）ΔΦｎである。  但し、ΔΦｎ＝Ｘｎ+1−Ｘｎ、ｐ、ｍは任意の整数（ｐ＜ｍ、ｐは奇数、ｍは２の累乗）である。この補間量はメモリＭ２に記憶される第１の周波数チャンネル発生時の位相制御量を使用して演算回路Ｍ３で演算するものとする。
【００１８】
定常時、前回のホッピング時の制御量をメモリＭ２から信号線１９を通して加算器１２に出力し信号線１５の位相誤差分（定常時はほとんど零に等しい）と加算する。その加算結果は、メモリＭ２に記憶し値を更新するとともに、加算器１３を通してＶＣＯ３に印加する。
図５において、補間データ印加時のホッピング周波数はｆ１、ｆ２等の第２の周波数チャンネルであり、分周器４の分周比を見かけ上小数分周比となる時である。
【００１９】
本発明はメモリ５内のＭ３において補間量（ｐ／ｍ）ΔΦｎを演算し、メモリＭ２のＣＨデータに加算してＶＣＯ３の入力電圧に印加し、瞬時にループを定常状態にしようとするものであるが、分周比Ｎが少数をとることが出来ないので、位相比較器２の出力が負帰還ループにより減少する。そこでこの減少分を計測してメモリ５内のＭ１に記憶し、その減少分を加算器１１に印加してループを瞬時に落ち着かそうとするものである。この時、ＶＣＯ３への入力電圧のＸｎとＸｎ+1が、ループの定常状態における収束値であれば、（Ｎ＋ｐ／ｍ）Ｆｒを出力できる。また、収束値でない場合は、ループに印加する量を調整することで収束値にする必要があり、２値の変調（ｍ＝２）でＸｎ+1が収束値であるとする場合を次に説明する。
（１）データ１を出力周波数（Ｎ＋１／２）Ｆｒ、データ０を出力周波数ＮＦｒに対応させる変調方式の場合であり、図６（ａ）に示すようにキャリア周波数を（Ｎ＋１／４）Ｆｒに設定する。
【００２０】
この場合は、データ０の時は通常のＰＬＬループと同じであるため収束する。すなわち、従来の初期値提示型周波数シンセサイザと同じ動作で出力周波数を出力でき、補間量は０である。データが１の時は、位相比較器２の減少分及びその直前のデータが０の時の変化量を加えたものを補正量Δとして計算して信号線１８を通して加算器１１に印加するとＸｎは収束する。
【００２１】
すなわち、データが０の時、Ｍ３からの補間量は零として通常のＰＬＬ動作をし、そして信号線１４を通して定常誤差分をメモリ５内のＭ１に記憶する。データが０の時は収束して定常状態であり、位相比較器２は位相差の差分を出力するのでほとんど零である。次にデータが０から１に変化すると、信号線１５を一時オープンにし（基準周期Ｔｒ＝１／Ｆｒの２周期分の間だけＰＬＬループをオープン）位相比較器２の出力の減少分を測定し、メモリＭ１の値との差をとり補正値としてメモリＭ１に記憶する。ＰＬＬループをオープンにするのはこの補正値を測定する間だけである。そして前記補正値を加算器１１に出力し位相比較器２の出力と加算する。引き続きデータが１の場合、位相比較器２の出力とメモリＭ１との差を補正値として加算器１１に出力するがデータが１の間はメモリＭ１の値は更新しない。データが０になると補間量、補正量が０になり、位相比較器２の出力をメモリＭ１に記憶して値を更新する。
【００２２】
以上のように、ＶＣＯ３への制御電圧に補間量と補正量の制御電圧量を加算することにより、見かけ上小数分数比に対応した出力周波数を出力することができる。
（２）データ１を出力周波数（Ｎ＋１／４）Ｆｒ、データ０を出力周波数（Ｎ−１／４）Ｆｒに対応させる変調方式の場合であり、キャリア周波数をＮＦｒに設定する。
【００２３】
この場合には、メモリＭ１は、データ１とデータ０の時の正及び負の補間量を印加した時の変化量を、メモリエリアを区別して別々に値を更新して記憶していく。データ１の時、（Ｎ＋１／４）Ｆｒ、データ０の時、（Ｎ−１／４）Ｆｒの周波数とするもので、データ１の時には補間量として（１／４）ΔΦを加え、データ０の時には、−（１／４）ΔΦを加え、データ印加時すなわち変調時には第２の周波数チャンネルを使用するものである。この場合は、位相比較器２からの減少分を打ち消すだけでは、ＶＣＯの入力電圧はＰＬＬループが定常状態における収束値とはならない。しかし、補間量がデータ１と０で正負は逆であるが、大きさ（絶対値）は等しいので、正の補間量を加えた時の変化量（補正量）と負の補間量を加えた時の変化量（補正量）の大きさ（絶対値）が等しくなれば収束したとみなすことが出来る。
【００２４】
この場合、メモリＭ１をデータ１に対応するエリアとしてＭ１１、データ０に対応するエリアとしてＭ１２を割り振って演算と記憶を行うものとする。
データが０から１に変化すると、Ｍ２（第１の周波数チャンネルの初期値）にＭ３からの補間量（１／４）ΔΦを加算し、位相比較器２の変化分Ψ(+1)（負の値となる）をメモリＭ１のエリアＭ１１に記憶する。（この時、回路はオープンとする）
そして、（−Ｍ１１＋Ｍ１２）／２＝（Ψ(-1)−Ψ(+1)）／２を計算し、以下０がくるまで前記計算値は固定される。
【００２５】
但し、Ｍ１２は前回のデータが０の時のメモリＭ１のエリアの値、Ψ(+1)、Ψ(-1)はデータがそれぞれ１から０、０から１に変化した時の位相比較器２の変化分である。次に、データ１が連続すると、補間量ΔΦ／４をＭ２に加算して加え、その時の位相比較器２の変化分Ψ(+2)（Ψ(+1)にほとんど等しい）を用いて、制御量Ψ(+2)＋（Ψ(-1)−Ψ(+1)）／２を、Ｍ１１にて演算してメモリＭ２に加える。（回路ループはクローズされる。以下（Ψ(-1)−Ψ(+1)）／２をＤＸと置く）さらに１が連続すると、位相比較器２の出力Ψ(+3)を用いて、制御量Ψ(+3)＋ＤＸを演算してメモリＭ２に加える。定常状態では、Ψ(+3)、Ψ(+2)、Ψ(+1)の絶対値は等しくなるので、制御量は０になる。
【００２６】
次に、データが１から０に変化する時、補間量−ΔΦ／４を加算器１３に印加し、位相比較器２の出力Ψ(-1)をＭ１２に記憶する。（ループはオープン）
そして同じく（−Ｍ１１＋Ｍ１２）／２＝（Ψ(-1)−Ψ(+1)）／２を計算し、次に１がくるまで値を固定する。
次に、データ０が連続する時、補間量−ΔΦ／４を加えて、位相比較器２の出力をΨ(-2)（Ψ(-1)にほとんど等しい）を用いて、制御量Ψ(-2)−ＤＸを計算し、メモリＭ２に加える。（回路ループはクローズされる）
次にさらに、０が連続すると、位相比較器２の出力Ψ(-3)を用いて、Ψ(-3)−ＤＸを計算し、メモリＭ２に加える。
【００２７】
すなわち、Ｍ２（第１の周波数チャンネルの初期値を記憶している）からの値に±（１／４）ΔΦを加え、位相比較器２からの減少分を測定し、データが１の時の変化量とデータが０の時の変化量の差の半分を加算することにより、両者の変化量が等しくなれば収束したことになる。
以上は、２値の場合を説明したが、ｐが１より大きい場合、Ｎチャンネルと（Ｎ＋１）チャンネル間隔をより多く内分することにより、さらに多くの周波数を発生させることが出来る。
【００２８】
【発明の効果】
以上のように本発明によれば、ＳＨＰＤ型周波数シンセサイザに補間を行い、分周比が少数の出力周波数を発生させることにより、直接ＦＳＫ変調波を出力することの出来る高速ホッピングＦＳＫ変調器を実現出来る。
【図面の簡単な説明】
【図１】本発明の実施の形態における周波数シンセサイザのブロック図
【図２】本発明の実施の形態における周波数シンセサイザの周波数特性を説明するための図
【図３】従来の実施の形態における周波数シンセサイザのブロック図
【図４】位相差の差分を説明するためのタイミングチャートと信号波形図
【図５】周波数シンセサイザの出力周波数のホッピングを説明するための図
【図６】変調時の周波数センセサイザの周波数チャンネル配置を示す図
【符号の説明】
２  位相比較器（ＳＨＰＤ）
３  電圧制御発振器（ＶＣＯ）
４  分周器
５  メモリ
６  コントローラ
１１、１２、１３  加算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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