(57)【要約】  アナログ／デジタル変換装置１は、第１サンプリングクロック信号ＣＬＫ１と同期してアナログ入力信号をサンプリング及び保持するＳ／Ｈ回路１０と、Ｓ／Ｈ回路１０の出力信号を平滑化するフィルタ回路２０と、第１サンプリングクロック信号ＣＬＫ１とは異なる第２サンプリングクロック信号ＣＬＫ２と同期してフィルタ回路２０の出力信号をサンプリングするとともに、該サンプリングした信号の振幅に応じたデジタル信号を出力するＡＤＣ回路３０とを備える。
2020137657.tif 000002
【特許請求の範囲】
【請求項１】
第１サンプリングクロック信号と同期してアナログ入力信号をサンプリング及び保持するサンプルホールド回路と、
前記サンプルホールド回路の出力信号を平滑化するフィルタ回路と、
前記第１サンプリングクロック信号とは異なる第２サンプリングクロック信号と同期して前記フィルタ回路の出力信号をサンプリングするとともに、該サンプリングした信号の振幅に応じたデジタル信号を出力するアナログ／デジタル変換回路と、を備える
アナログ／デジタル変換装置。
【請求項２】
前記フィルタ回路は、前記サンプルホールド回路の出力信号に含まれる高周波数成分を除去するためのローパスフィルタ又はバンドパスフィルタを含む
請求項１に記載のアナログ／デジタル変換装置。
【請求項３】
アナログ入力信号をＮ（Ｎ≧２）個に分配する分配回路と、
互いに位相が異なり且つ周波数が等しいＮ個の第１サンプリングクロック信号と同期して、前記Ｎ個のアナログ入力信号をサンプリング及び保持するＮ個のサンプルホールド回路と、
前記Ｎ個のサンプルホールド回路の出力信号を合成する合成回路と、
前記第１サンプリングクロック信号とは異なる第２サンプリングクロック信号と同期して前記合成回路の出力信号をサンプリングするとともに、該サンプリングした信号の振幅に応じたデジタル信号を出力するアナログ／デジタル変換回路と、を備える
アナログ／デジタル変換装置。
【請求項４】
前記Ｎの値は、２であり、
前記２個の第１サンプリングクロック信号は、互いに逆位相の関係にある
請求項３に記載のアナログ／デジタル変換装置。
【請求項５】
前記第１サンプリングクロック信号の周波数は、前記アナログ入力信号の周波数及び／又は帯域幅の変更に応じて可変である
請求項１乃至４のいずれか１項に記載のアナログ／デジタル変換装置。
【請求項６】
前記第２サンプリングクロック信号の周波数は、前記第１サンプリングクロック信号によらずに、前記アナログ／デジタル変換回路の後段のデジタル回路がデジタル入力信号に要求するサンプリング周波数要件に応じて設定される
請求項１乃至５のいずれか１項に記載のアナログ／デジタル変換装置。
【請求項７】
前記第１サンプリングクロック信号の周波数は、前記アナログ入力信号の最高周波数の２倍であるナイキスト周波数未満であり、
前記アナログ／デジタル変換装置は、無線周波数帯の前記アナログ入力信号に対してアナログ／デジタル変換を行うとともに、前記無線周波数帯よりも低い周波数帯への変換を行う
請求項１乃至６のいずれか１項に記載のアナログ／デジタル変換装置。
【請求項８】
請求項１乃至７のいずれか１項に記載のアナログ／デジタル変換装置を備える
無線通信装置。
【請求項９】
第１サンプリングクロック信号と同期してアナログ入力信号をサンプリング及び保持することと、
前記サンプリング及び保持されたアナログ信号を平滑化することと、
前記第１サンプリングクロック信号とは異なる第２サンプリングクロック信号と同期して、前記平滑化されたアナログ信号をサンプリングするとともに、該サンプリングした信号の振幅に応じたデジタル信号を出力することと、を含む
アナログ／デジタル変換方法。
【請求項１０】
アナログ入力信号をＮ（Ｎ≧２）個に分配することと、
互いに位相が異なり且つ周波数が等しいＮ個の第１サンプリングクロック信号と同期して、前記Ｎ個のアナログ入力信号をサンプリング及び保持することと、
前記サンプリング及び保持されたＮ個のアナログ信号の出力信号を合成することと、
前記第１サンプリングクロック信号とは異なる第２サンプリングクロック信号と同期して前記出力信号をサンプリングするとともに、該サンプリングした信号の振幅に応じたデジタル信号を出力することと、を含む
アナログ／デジタル変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、アナログ／デジタル変換装置、無線通信装置、及びアナログ／デジタル変換方法に関する。
【背景技術】
【０００２】
従来、アナログ入力信号をサンプリング周波数に応じた離散時間でサンプリング及び保持するサンプルホールド回路と、サンプリングされた信号の振幅を量子化することでデジタル信号に変換するアナログ／デジタル変換回路とを有するアナログ／デジタル変換装置が知られている。【０００３】
通常、アナログ入力信号の最高周波数をサンプリング周波数の２分の１以下に制限することにより、サンプリング結果から基のアナログ入力信号を誤らずに復元できるとされている（ナイキストのサンプリング定理）。【０００４】
近年では、無線通信装置において無線周波数（ＲＦ）帯のアナログ入力信号に対してアナログ／デジタル変換を行うとともにダウンコンバート（すなわち、ＲＦ帯よりも低い周波数帯への変換）を行うために、アナログ入力信号の最高周波数の２倍に満たないサンプリング周波数でサンプリングを行うアンダーサンプリングと呼ばれる技術が注目されている（例えば、特許文献１参照）。【０００５】
アンダーサンプリングを行うアナログ／デジタル変換装置では、アナログ入力信号の帯域幅（ＢＷ）に対して２倍以上のサンプリング周波数（Ｆｓ）を設定し、且つＮ次のナイキストゾーンにアナログ入力信号が収まっている必要があり、その条件でサンプリングされた第１ナイキストゾーン上のイメージに対してアナログ／デジタル変換を行う。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−７２４０６号公報
【発明の概要】
【０００７】
第１の態様に係るアナログ／デジタル変換装置は、第１サンプリングクロック信号と同期してアナログ入力信号をサンプリング及び保持するサンプルホールド回路と、前記サンプルホールド回路の出力信号を平滑化するフィルタ回路と、前記第１サンプリングクロック信号とは異なる第２サンプリングクロック信号と同期して前記フィルタ回路の出力信号をサンプリングするとともに、該サンプリングした信号の振幅に応じたデジタル信号を出力するアナログ／デジタル変換回路とを備える。
【０００８】
第２の態様に係るアナログ／デジタル変換装置は、アナログ入力信号をＮ（Ｎ≧２）個に分配する分配回路と、互いに位相が異なり且つ周波数が等しいＮ個の第１サンプリングクロック信号と同期して、前記Ｎ個のアナログ入力信号をサンプリング及び保持するＮ個のサンプルホールド回路と、前記Ｎ個のサンプルホールド回路の出力信号を合成する合成回路と、前記第１サンプリングクロック信号とは異なる第２サンプリングクロック信号と同期して前記合成回路の出力信号をサンプリングするとともに、該サンプリングした信号の振幅に応じたデジタル信号を出力するアナログ／デジタル変換回路とを備える。
【０００９】
第３の態様に係る無線通信装置は、第１又は２の態様に係るアナログ／デジタル変換装置を備える。
【００１０】
第４の態様に係るアナログ／デジタル変換方法は、第１サンプリングクロック信号と同期してアナログ入力信号をサンプリング及び保持することと、前記サンプリング及び保持されたアナログ信号を平滑化することと、前記第１サンプリングクロック信号とは異なる第２サンプリングクロック信号と同期して、前記平滑化されたアナログ信号をサンプリングするとともに、該サンプリングした信号の振幅に応じたデジタル信号を出力するアナログ／デジタル変換ことと、を含む。
【００１１】
第５の態様に係るアナログ／デジタル変換方法は、アナログ入力信号をＮ（Ｎ≧２）個に分配することと、互いに位相が異なり且つ周波数が等しいＮ個の第１サンプリングクロック信号と同期して、前記Ｎ個のアナログ入力信号をサンプリング及び保持することと、前記サンプリング及び保持されたＮ個のアナログ信号の出力信号を合成することと、前記第１サンプリングクロック信号とは異なる第２サンプリングクロック信号と同期して前記出力信号をサンプリングするとともに、該サンプリングした信号の振幅に応じたデジタル信号を出力することと、を含む。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態に係るアナログ／デジタル変換装置の構成を示すブロック図である。
【図２】第１実施形態に係るアナログ／デジタル変換装置の動作波形を示すタイムチャートである。
【図３】第２実施形態に係るアナログ／デジタル変換装置の構成を示すブロック図である。
【図４】第２実施形態に係るアナログ／デジタル変換装置の動作波形を示すタイムチャートである。
【図５】第１又は第２実施形態に係るアナログ／デジタル変換装置を備える無線通信装置の受信機の構成例を示すブロック図である。
【発明を実施するための形態】
【００１３】
現在の無線通信では様々なバンド（キャリア周波数）且つ広い帯域幅（例えば、１００ＭＨｚ以上）に対応する必要がある。そのため、アンダーサンプリングを行うためには、アナログ入力信号の周波数や帯域幅の変更に応じてサンプリング周波数を変更する必要がある。
【００１４】
ここで、従来のアナログ／デジタル変換装置では、サンプルホールド回路及びアナログ／デジタル変換回路が共通のサンプリングクロック信号に同期し、サンプルホールド回路が信号を保持する期間内でアナログ／デジタル変換回路がその信号をサンプリングする。
【００１５】
このため、アナログ入力信号の周波数や帯域幅の変更に応じてサンプリングクロック信号の周波数（サンプリング周波数）を変更すると、アナログ／デジタル変換装置が出力するデジタル信号のサンプリング周波数も変更されることになる。
【００１６】
しかしながら、アナログ／デジタル変換装置の後段のデジタル回路（例えば、ＤＳＰ）は固定のサンプリング周波数を要求する。そのため、アナログ／デジタル変換装置が出力するデジタル信号のサンプリング周波数を後段のデジタル回路の要件に合わせて変換する処理（いわゆる、サンプリングレート変換）が必要になり、処理が複雑化する問題があった。
【００１７】
そこで、本開示は、アンダーサンプリングを行う場合であっても、適切なサンプリング周波数を有するデジタル信号を出力することを可能とする。
【００１８】
図面を参照して実施形態について説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００１９】
［第１実施形態］
（アナログ／デジタル変換装置の構成例）
図１は、第１実施形態に係るアナログ／デジタル変換装置１の構成を示すブロック図である。アナログ／デジタル変換装置１は、ＲＦ帯のアナログ入力信号ＩＮに対してアナログ／デジタル変換を行うとともにダウンコンバート（すなわち、ＲＦ帯よりも低い周波数帯への変換）を行うために、アンダーサンプリングを行う。アンダーサンプリングでは、アナログ入力信号ＩＮの最高周波数の２倍であるナイキスト周波数に満たないサンプリング周波数（Ｆｓ）でサンプリングを行う。
【００２０】
図１に示すように、アナログ／デジタル変換装置１は、サンプルホールド（Ｓ／Ｈ）回路１０と、フィルタ回路２０と、アナログ／デジタル変換（ＡＤＣ）回路３０と、クロック生成回路４０とを有する。
【００２１】
Ｓ／Ｈ回路１０には、アナログ入力信号ＩＮ及び第１サンプリングクロック信号ＣＬＫ１が入力される。Ｓ／Ｈ回路１０は、第１サンプリングクロック信号ＣＬＫ１と同期してアナログ入力信号ＩＮをサンプリング及び保持し、サンプリング及び保持された信号Ｓ／Ｈ＿ｏｕｔをフィルタ回路２０に出力する。
【００２２】
Ｓ／Ｈ回路１０は、例えば、スイッチＳＷと、スイッチＳＷの出力側に設けられたキャパシタＣと、Ｓ／Ｈ回路１０の出力段に設けられたバッファアンプ１１とを有する。スイッチＳＷは、第１サンプリングクロック信号ＣＬＫ１がハイレベル（Ｈレベル）のときに導通状態（ＯＮ状態）になり、アナログ入力信号ＩＮを、バッファアンプ１１を介して後段に出力する。一方、スイッチＳＷは、第１サンプリングクロック信号ＣＬＫ１がローレベル（Ｌレベル）のときに非導通状態（ＯＦＦ状態）になる。キャパシタＣは、第１サンプリングクロック信号ＣＬＫ１がＬレベルのときに、スイッチＳＷがＯＮ状態のときの電圧の平均値に比例した電圧を保持する。キャパシタＣにより保持される電圧はバッファアンプ１１を介して出力される。すなわち、第１サンプリングクロック信号ＣＬＫ１がＬレベルの期間は、Ｓ／Ｈ回路１０が信号を保持する保持期間に相当する。
【００２３】
フィルタ回路２０は、Ｓ／Ｈ回路１０から入力された信号Ｓ／Ｈ＿ｏｕｔを平滑化し、平滑化された信号Ｓ／Ｈ＿ｆｉｌｔｅｒをＡＤＣ回路３０に出力する。フィルタ回路２０は、例えば、Ｓ／Ｈ回路１０の出力信号Ｓ／Ｈ＿ｏｕｔに含まれる高周波数成分を除去するためのローパスフィルタ（ＬＰＦ）を含む。但し、高周波数成分を除去可能なフィルタであればよく、フィルタ回路２０は、ＬＰＦに代えて、バンドパスフィルタ（ＢＰＦ）を含んでもよい。
【００２４】
ＡＤＣ回路３０には、フィルタ回路２０の出力信号Ｓ／Ｈ＿ｆｉｌｔｅｒと、第２サンプリングクロック信号ＣＬＫ２とが入力される。第２サンプリングクロック信号ＣＬＫ２は、第１サンプリングクロック信号ＣＬＫ１とは異なるサンプリングクロック信号である。ＡＤＣ回路３０は、第２サンプリングクロック信号ＣＬＫ２と同期してフィルタ回路２０の出力信号Ｓ／Ｈ＿ｆｉｌｔｅｒをサンプリングするとともに、該サンプリングした信号の振幅に応じたデジタル信号ＯＵＴを出力する。ＡＤＣ回路３０は、Ｎ（Ｎ≧１）ビットのデジタル信号ＯＵＴを後段のデジタル回路４（図１において不図示。図５参照）に出力する。
【００２５】
クロック生成回路４０は、第１サンプリングクロック信号ＣＬＫ１及び第２サンプリングクロック信号ＣＬＫ２を生成する。クロック生成回路４０は、第１サンプリングクロック信号ＣＬＫ１をＳ／Ｈ回路１０に出力するとともに、第２サンプリングクロック信号ＣＬＫ２をＡＤＣ回路３０に出力する。第１サンプリングクロック信号ＣＬＫ１及び第２サンプリングクロック信号ＣＬＫ２は、互いに非同期であってもよい。或いは、第１サンプリングクロック信号ＣＬＫ１及び第２サンプリングクロック信号ＣＬＫ２は、互いに周波数が異なっていてもよい。
【００２６】
第１サンプリングクロック信号ＣＬＫ１の周波数は、アナログ入力信号ＩＮの最高周波数の２倍であるナイキスト周波数未満である。
【００２７】
具体的には、クロック生成回路４０は、アンダーサンプリングを行うために、アナログ入力信号ＩＮの周波数及び／又は帯域幅の変更に応じて、第１サンプリングクロック信号ＣＬＫ１の周波数を可変設定する。例えば、第１サンプリングクロック信号ＣＬＫ１の周波数を「Ｆｓ」、アナログ入力信号ＩＮの帯域幅を「ＢＷ」とする。この場合、クロック生成回路４０は、
Ｆｓ＞２ＢＷ        ・・・（１）
を満たすように、第１サンプリングクロック信号ＣＬＫ１の周波数（Ｆｓ）を設定する。
【００２８】
また、クロック生成回路４０は、Ｎ次のナイキストゾーンにアナログ入力信号ＩＮが収まるように第１サンプリングクロック信号ＣＬＫ１の周波数（Ｆｓ）を設定する。例えば、ナイキストゾーンを「ＮＺ」（ＮＺ＝１、２、３、４・・・）、アナログ入力信号ＩＮの周波数（キャリア周波数）を「Ｆｃ」とし、２次ナイキストゾーンの中心をＦｃとする。この場合、クロック生成回路４０は、
Ｆｓ＝４Ｆｃ／（２ＮＺ−１）        ・・・（２）
を満たすように、第１サンプリングクロック信号ＣＬＫ１の周波数（Ｆｓ）を設定する。但し、第１ナイキストゾーンで問題なく信号が取り出せれば、アナログ入力信号ＩＮの周波数（Ｆｃ）はナイキストゾーンの中心からずれていてもよい。
【００２９】
一方、クロック生成回路４０は、ＡＤＣ回路３０の後段（アナログ／デジタル変換装置１の後段）のデジタル回路４がデジタル入力信号に要求するサンプリング周波数要件に応じて、第２サンプリングクロック信号ＣＬＫ２の周波数を設定する。第２サンプリングクロック信号ＣＬＫ２の周波数は、アナログ入力信号の周波数及び／又は帯域幅の変更にかかわらず一定であってもよい。
【００３０】
例えば、ＡＤＣ回路３０の後段にデジタル信号プロセッサ（ＤＳＰ）があり、このＤＳＰが入力のサンプリング周波数として「Ｆｓ＿ｒｅｑ」を要求する場合、クロック生成回路４０は、第２サンプリングクロック信号ＣＬＫ２の周波数をＦｓ＿ｒｅｑとしてもよい。或いは、ＡＤＣ回路３０とＤＳＰとの間に、４分の１のダウンサンプリング（デシメーション）を行う回路がある場合、クロック生成回路４０は、Ｆｓ＿ｒｅｑの４倍の周波数を第２サンプリングクロック信号ＣＬＫ２の周波数として設定してもよい。言い換えると、ＡＤＣ回路３０とＤＳＰとの間に、Ｍ分の１のダウンサンプリング（デシメーション）を行う回路がある場合、クロック生成回路４０は、Ｆｓ＿ｒｅｑのＭ倍の周波数を第２サンプリングクロック信号ＣＬＫ２の周波数として設定してもよい。
【００３１】
このように、第１実施形態に係るアナログ／デジタル変換装置１によれば、フィルタ回路２０がＳ／Ｈ回路１０の出力信号Ｓ／Ｈ＿ｏｕｔを平滑化することにより、ＡＤＣ回路３０が任意のタイミングでサンプリングを行うことを可能としている。すなわち、ＡＤＣ回路３０は、従来のように、Ｓ／Ｈ回路１０が信号を保持する期間以外のタイミングでもサンプリングを行うことができる。
【００３２】
アンダーサンプリングを行うアナログ／デジタル変換装置１において、クロック生成回路４０が、様々なバンド（キャリア周波数）且つ広い帯域幅（例えば、１００ＭＨｚ以上）に対応する必要がある。この場合、第１実施形態に係るアナログ／デジタル変換装置１によれば、第１サンプリングクロック信号ＣＬＫ１の周波数を変更しても、第２サンプリングクロック信号ＣＬＫ２の周波数を一定に維持できる。
【００３３】
従って、第１実施形態に係るアナログ／デジタル変換装置１は、第１サンプリングクロック信号ＣＬＫ１の周波数が変更されても、一定のサンプリング周波数を有するデジタル信号ＯＵＴを出力可能である。このため、複雑なサンプリングレート変換を行うことが不要である。よって、アンダーサンプリングを行うアナログ／デジタル変換装置１における処理の複雑化を抑制できる。
【００３４】
（アナログ／デジタル変換装置の動作例）
図２は、第１実施形態に係るアナログ／デジタル変換装置１の動作波形を示すタイムチャートである。なお、図２において、横軸は時間を示し、縦軸は振幅を示している。
【００３５】
図２に示すように、Ｓ／Ｈ回路１０は、第１サンプリングクロック信号ＣＬＫ１と同期してアナログ入力信号ＩＮをサンプリング及び保持し、サンプリング及び保持されたアナログ信号Ｓ／Ｈ＿ｏｕｔを出力する。
【００３６】
ここで、第１サンプリングクロック信号ＣＬＫ１がＨレベルの期間はサンプリング期間に相当する。一方、第１サンプリングクロック信号ＣＬＫ１がＬレベルの期間は、Ｓ／Ｈ回路１０が信号を保持する保持期間に相当する。
【００３７】
なお、従来のアナログ／デジタル変換装置では、フィルタ回路２０が存在しないため、Ｓ／Ｈ回路１０の保持期間内でＡＤＣ回路３０がアナログ信号Ｓ／Ｈ＿ｏｕｔをサンプリングする必要がある。このため、Ｓ／Ｈ回路１０及びＡＤＣ回路３０が共通のサンプリングクロック信号に同期している必要がある。
【００３８】
一方、第１実施形態に係るアナログ／デジタル変換装置１は、フィルタ回路２０がアナログ信号Ｓ／Ｈ＿ｏｕｔを平滑化し、平滑化されたアナログ信号をＡＤＣ回路３０がサンプリングするように構成されている。このため、Ｓ／Ｈ回路１０の保持期間以外のタイミングにおいてもＡＤＣ回路３０がサンプリングを行うことができる。
【００３９】
これにより、ＡＤＣ回路３０は、第１サンプリングクロック信号ＣＬＫ１とは異なる第２サンプリングクロック信号ＣＬＫ２に同期して動作することが可能であり、第２サンプリングクロック信号ＣＬＫ２を任意の周波数に設定できる。このため、所望のサンプリング周波数を有するデジタル信号ＯＵＴをアナログ／デジタル変換装置１が出力可能である。
【００４０】
［第２実施形態］
第２実施形態について、第１実施形態との相違点を主として説明する。以下において、第２実施形態に係るアナログ／デジタル変換装置１の構成について説明する。
【００４１】
（アナログ／デジタル変換装置の構成例）
図３は、第２実施形態に係るアナログ／デジタル変換装置１の構成を示すブロック図である。アナログ／デジタル変換装置１は、第１実施形態と同様にアンダーサンプリングを行う。
【００４２】
図３に示すように、アナログ／デジタル変換装置１は、分配回路５０と、２個のサンプルホールド（Ｓ／Ｈ）回路１２及び１３と、合成回路６０と、アナログ／デジタル変換（ＡＤＣ）回路３０と、クロック生成回路４０と、反転回路（インバータ回路）４１とを有する。
【００４３】
分配回路５０は、アナログ入力信号ＩＮを２個に分配し、一方のアナログ入力信号ＩＮをＳ／Ｈ回路１２に出力するとともに、他方のアナログ入力信号ＩＮをＳ／Ｈ回路１３に出力する。
【００４４】
Ｓ／Ｈ回路１２には、アナログ入力信号ＩＮ及び第１サンプリングクロック信号ＣＬＫ１が入力される。Ｓ／Ｈ回路１２は、第１サンプリングクロック信号ＣＬＫ１と同期してアナログ入力信号ＩＮをサンプリング及び保持し、サンプリング及び保持された信号Ｓ／Ｈｏｕｔ１を合成回路６０に出力する。Ｓ／Ｈ回路１２は、第１サンプリングクロック信号ＣＬＫ１がハイレベル（Ｈレベル）のときにアナログ入力信号ＩＮをサンプリング及び保持する。
【００４５】
Ｓ／Ｈ回路１３には、アナログ入力信号ＩＮ及び第１サンプリングクロック信号ＣＬＫ１’が入力される。第１サンプリングクロック信号ＣＬＫ１’は、第１サンプリングクロック信号ＣＬＫ１の位相を反転したものである。このため、第１サンプリングクロック信号ＣＬＫ１及びＣＬＫ１’は互いに逆位相の関係にある。Ｓ／Ｈ回路１３は、第１サンプリングクロック信号ＣＬＫ１’と同期してアナログ入力信号ＩＮをサンプリング及び保持し、サンプリング及び保持された信号Ｓ／Ｈｏｕｔ２を合成回路６０に出力する。Ｓ／Ｈ回路１２は、第１サンプリングクロック信号ＣＬＫ１’がＨレベルのときにアナログ入力信号ＩＮをサンプリング及び保持する。
【００４６】
このように、Ｓ／Ｈ回路１２及び１３は、相補のタイミングでアナログ入力信号ＩＮのサンプリング及び保持を行う。具体的には、Ｓ／Ｈ回路１２が出力信号Ｓ／Ｈｏｕｔ１を出力する間はＳ／Ｈ回路１３が出力信号Ｓ／Ｈｏｕｔ２を出力せず、Ｓ／Ｈ回路１３が出力信号Ｓ／Ｈｏｕｔ２を出力する間はＳ／Ｈ回路１２が出力信号Ｓ／Ｈｏｕｔ１を出力しない。
【００４７】
合成回路６０は、Ｓ／Ｈ回路１２から入力された信号Ｓ／Ｈｏｕｔ１とＳ／Ｈ回路１３から入力された信号Ｓ／Ｈｏｕｔ２とを合成し、合成された信号ＳｍｅｒｇｅをＡＤＣ回路３０に出力する。Ｓ／Ｈ回路１２及び１３が相補のタイミングで信号Ｓ／Ｈｏｕｔ１及びＳ／Ｈｏｕｔ２を出力している。このため、合成回路６０が信号Ｓ／Ｈｏｕｔ１及びＳ／Ｈｏｕｔ２を合成すると、信号Ｓｍｅｒｇｅとして階段状の連続波形が得られることになる。
【００４８】
ＡＤＣ回路３０には、合成回路６０の出力信号Ｓｍｅｒｇｅと、第２サンプリングクロック信号ＣＬＫ２とが入力される。第２サンプリングクロック信号ＣＬＫ２は、第１サンプリングクロック信号ＣＬＫ１とは異なるサンプリングクロック信号である。ＡＤＣ回路３０は、第２サンプリングクロック信号ＣＬＫ２と同期して合成回路６０の出力信号Ｓｍｅｒｇｅをサンプリングするとともに、各サンプリングした信号の振幅に応じたデジタル信号ＯＵＴを出力する。ＡＤＣ回路３０は、Ｌ（Ｌ≧１）ビットのデジタル信号ＯＵＴを後段のデジタル回路４に出力する。
【００４９】
クロック生成回路４０は、第１サンプリングクロック信号ＣＬＫ１及び第２サンプリングクロック信号ＣＬＫ２を生成する。クロック生成回路４０は、第１サンプリングクロック信号ＣＬＫ１をＳ／Ｈ回路１２及び反転回路４１に出力するとともに、第２サンプリングクロック信号ＣＬＫ２をＡＤＣ回路３０に出力する。第１サンプリングクロック信号ＣＬＫ１及び第２サンプリングクロック信号ＣＬＫ２は、互いに非同期であってもよい。或いは、第１サンプリングクロック信号ＣＬＫ１及び第２サンプリングクロック信号ＣＬＫ２は、互いに周波数が異なっていてもよい。
【００５０】
反転回路４１は、クロック生成回路４０から入力された第１サンプリングクロック信号ＣＬＫ１の位相を反転し、第１サンプリングクロック信号ＣＬＫ１’をＳ／Ｈ回路１３に出力する。反転回路４１は、第１サンプリングクロック信号ＣＬＫ１の位相を１８０°シフトすることで位相反転を行ってもよい。
【００５１】
クロック生成回路４０が生成する第１サンプリングクロック信号ＣＬＫ１の周波数は、アナログ入力信号ＩＮの最高周波数の２倍であるナイキスト周波数未満である。なお、第１及び第２サンプリングクロック信号ＣＬＫ１、ＣＬＫ２の周波数の具体的な設定方法は、第１実施形態と同様である。
【００５２】
このように、第２実施形態に係るアナログ／デジタル変換装置１によれば、合成回路６０が信号Ｓｍｅｒｇｅとして階段状の連続波形を出力することにより、ＡＤＣ回路３０が任意のタイミングでサンプリングを行うことを可能としている。
【００５３】
アンダーサンプリングを行うアナログ／デジタル変換装置１において、クロック生成回路４０が、様々なバンド（キャリア周波数）且つ広い帯域幅（例えば、１００ＭＨｚ以上）に対応する必要がある。この場合、第２実施形態に係るアナログ／デジタル変換装置１によれば、第１サンプリングクロック信号ＣＬＫ１の周波数を変更しても、第２サンプリングクロック信号ＣＬＫ２の周波数を一定に維持できる。
【００５４】
従って、第２実施形態に係るアナログ／デジタル変換装置１は、第１サンプリングクロック信号ＣＬＫ１の周波数が変更されても、一定のサンプリング周波数を有するデジタル信号ＯＵＴを出力可能である。このため、複雑なサンプリングレート変換を行うことが不要である。よって、アンダーサンプリングを行うアナログ／デジタル変換装置１における処理の複雑化を抑制できる。
【００５５】
（アナログ／デジタル変換装置の動作例）
図４は、第２実施形態に係るアナログ／デジタル変換装置１の動作波形を示すタイムチャートである。なお、図４において、横軸は時間を示し、縦軸は振幅（電圧）を示している。
【００５６】
図４に示すように、Ｓ／Ｈ回路１２は、第１サンプリングクロック信号ＣＬＫ１がＨレベルにあるときに、アナログ入力信号ＩＮをサンプリング及び保持し、サンプリング及び保持された信号Ｓ／Ｈｏｕｔ１を出力する。
【００５７】
また、Ｓ／Ｈ回路１３は、第１サンプリングクロック信号ＣＬＫ１’がＨレベルにあるときに、アナログ入力信号ＩＮをサンプリング及び保持し、サンプリング及び保持された信号Ｓ／Ｈｏｕｔ２を出力する。
【００５８】
合成回路６０が信号Ｓ／Ｈｏｕｔ１及びＳ／Ｈｏｕｔ２を合成すると、信号Ｓｍｅｒｇｅとして階段状の連続波形が得られる。ＡＤＣ回路３０は、第２サンプリングクロック信号ＣＬＫ２がＬレベルからＨレベルに立ち上がるタイミングで信号Ｓｍｅｒｇｅをサンプリングする。
【００５９】
これにより、ＡＤＣ回路３０は、第１サンプリングクロック信号ＣＬＫ１とは異なる第２サンプリングクロック信号ＣＬＫ２に同期してサンプリング動作をすることが可能であり、第２サンプリングクロック信号ＣＬＫ２を任意の周波数に設定できる。このため、所望のサンプリング周波数を有するデジタル信号ＯＵＴをアナログ／デジタル変換装置１が出力可能である。
【００６０】
［無線通信装置の構成例］
図５は、上述した第１又は第２実施形態に係るアナログ／デジタル変換装置１を備える無線通信装置の受信機の構成例を示すブロック図である。
【００６１】
図５に示すように、無線通信装置は、上述した実施形態に係るアナログ／デジタル変換装置１に加えて、アンテナ２と、アナログ回路３と、デジタル回路４とを備える。
【００６２】
アンテナ２は、無線信号を受信し、受信した無線信号をアナログ回路３に出力する。
【００６３】
アナログ回路３は、ローノイズアンプ（ＬＮＡ）及びアナログフィルタ回路等を含む。アナログ回路３は、ＲＦ帯のアナログ信号をアナログ／デジタル変換装置１に出力する。
【００６４】
アナログ／デジタル変換装置１は、アナログ回路３から入力されたＲＦ帯のアナログ信号に対してアナログ／デジタル変換を行うとともに、ダウンコンバート（すなわち、ＲＦ帯よりも低い周波数帯への変換）を行い、デジタル信号をデジタル回路４に出力する。アナログ／デジタル変換装置１は、中間周波数（ＩＦ）帯へのダウンコンバートを行ってもよいし、ベースバンド（ＢＢ）帯へのダウンコンバートを行ってもよい。
【００６５】
デジタル回路４は、デジタルフィルタ処理等のデジタル信号処理を行うＤＳＰを含み、アナログ／デジタル変換装置１から入力されたデジタル信号に対してデジタル信号処理を行って出力する。
【００６６】
［その他の実施形態］
上述した第２実施形態において、２個のＳ／Ｈ回路１２及び１３を設ける一例について説明したが、Ｎ個（Ｎ≧２）以上のＳ／Ｈ回路を設けてもよい。例えば、３個以上のＳ／Ｈ回路を設けてもよい。この場合、分配回路５０はアナログ入力信号ＩＮを３個以上のＳ／Ｈ回路に分配し、合成回路６０は３個以上のＳ／Ｈ回路の出力信号を合成する。
【００６７】
例えば、Ｓ／Ｈ回路を３個とする場合、反転回路４１に代えて、第１サンプリングクロック信号ＣＬＫ１の位相を１２０°ずつシフトする位相シフト回路を設ける。この位相シフト回路は、位相が１２０°ずつシフトした３個の第１サンプリングクロック信号ＣＬＫ１を３個のＳ／Ｈ回路に出力する。また、クロック生成回路４０は、第１サンプリングクロック信号ＣＬＫ１のＨレベルの時間長を、第１サンプリングクロック信号ＣＬＫ１の１周期を３等分した時間とするように設定する。その結果、３個のＳ／Ｈ回路がそれぞれ異なるタイミングで合成回路６０に信号を出力し、合成回路６０が３個のＳ／Ｈ回路の出力信号を合成すると、信号Ｓｍｅｒｇｅとして階段状の連続波形が得られることになる。
【００６８】
なお、上述した第１又は第２実施形態に係るアナログ／デジタル変換装置１を半導体基板上に集積化し、半導体集積回路として構成してもよい。
【００６９】
以上、図面を参照して実施形態について詳しく説明したが、具体的な構成は上述のものに限られることはなく、要旨を逸脱しない範囲内において様々な設計変更等をすることが可能である。
【００７０】
本願は、日本国特許出願第２０１８−２４１０３６号（２０１８年１２月２５日出願）及び日本国特許出願第２０１８−２４１０４９号（２０１８年１２月２５日出願）の優先権を主張し、その内容の全てが本願明細書に組み込まれている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【手続補正書】
【提出日】令和3年6月25日(2021.6.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１サンプリングクロック信号と同期してアナログ入力信号をサンプリング及び保持するサンプルホールド回路と、
前記サンプルホールド回路の出力信号を平滑化するフィルタ回路と、
前記第１サンプリングクロック信号とは異なる第２サンプリングクロック信号と同期して前記フィルタ回路の出力信号をサンプリングするとともに、該サンプリングした信号の振幅に応じたデジタル信号を出力するアナログ／デジタル変換回路と、を備える
アナログ／デジタル変換装置。
【請求項２】
前記フィルタ回路は、前記サンプルホールド回路の出力信号に含まれる高周波数成分を除去するためのローパスフィルタ又はバンドパスフィルタを含む
請求項１に記載のアナログ／デジタル変換装置。
【請求項３】
アナログ入力信号をＮ（Ｎ≧２）個に分配する分配回路と、
互いに位相が異なり且つ周波数が等しいＮ個の第１サンプリングクロック信号と同期して、前記Ｎ個のアナログ入力信号をサンプリング及び保持するＮ個のサンプルホールド回路と、
前記Ｎ個のサンプルホールド回路の出力信号を合成する合成回路と、
前記第１サンプリングクロック信号とは周波数が異なる第２サンプリングクロック信号と同期して前記合成回路の出力信号をサンプリングするとともに、該サンプリングした信号の振幅に応じたデジタル信号を出力するアナログ／デジタル変換回路と、を備える
アナログ／デジタル変換装置。
【請求項４】
前記Ｎの値は、２であり、
前記２個の第１サンプリングクロック信号は、互いに逆位相の関係にある
請求項３に記載のアナログ／デジタル変換装置。
【請求項５】
前記第１サンプリングクロック信号の周波数は、前記アナログ入力信号の周波数及び／又は帯域幅の変更に応じて可変である
請求項１乃至４のいずれか１項に記載のアナログ／デジタル変換装置。
【請求項６】
前記第２サンプリングクロック信号の周波数は、前記第１サンプリングクロック信号によらずに、前記アナログ／デジタル変換回路の後段のデジタル回路がデジタル入力信号に要求するサンプリング周波数要件に応じて設定される
請求項１乃至５のいずれか１項に記載のアナログ／デジタル変換装置。
【請求項７】
前記第１サンプリングクロック信号の周波数は、前記アナログ入力信号の最高周波数の２倍であるナイキスト周波数未満であり、
前記アナログ／デジタル変換装置は、無線周波数帯の前記アナログ入力信号に対してアナログ／デジタル変換を行うとともに、前記無線周波数帯よりも低い周波数帯への変換を行う
請求項１乃至６のいずれか１項に記載のアナログ／デジタル変換装置。
【請求項８】
請求項１乃至７のいずれか１項に記載のアナログ／デジタル変換装置を備える
無線通信装置。
【請求項９】
第１サンプリングクロック信号と同期してアナログ入力信号をサンプリング及び保持することと、
前記サンプリング及び保持されたアナログ信号を平滑化することと、
前記第１サンプリングクロック信号とは異なる第２サンプリングクロック信号と同期して、前記平滑化されたアナログ信号をサンプリングするとともに、該サンプリングした信号の振幅に応じたデジタル信号を出力することと、を含む
アナログ／デジタル変換方法。
【請求項１０】
アナログ入力信号をＮ（Ｎ≧２）個に分配することと、
互いに位相が異なり且つ周波数が等しいＮ個の第１サンプリングクロック信号と同期して、前記Ｎ個のアナログ入力信号をサンプリング及び保持することと、
前記サンプリング及び保持されたＮ個のアナログ信号の出力信号を合成することと、
前記第１サンプリングクロック信号とは周波数が異なる第２サンプリングクロック信号と同期して前記出力信号をサンプリングするとともに、該サンプリングした信号の振幅に応じたデジタル信号を出力することと、を含む
アナログ／デジタル変換方法。
【国際調査報告】
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