(57)【要約】半導体モジュールに搭載された半導体素子の電源端子に対して短い配線距離で受動部品を配置することができる技術を提供する。半導体モジュール（１）には、接続端子（８）が第１間隔（Ｇ１）で配置された複数の第１接続端子群（８１）と、それらを囲って接続端子（８）が第２間隔（Ｇ２）で矩形環状に配置された第２接続端子群（８２）とが、第１間隔（Ｇ１）及び第２間隔（Ｇ２）よりも広い第２群間隔（Ｇ１２）を有して配置され、第１半導体素子（２）の第１電源端子（２６）と、第１接続端子群（８１）の内の１つの対象端子群（８１Ａ）とが平面視で重複し、対象端子群（８１Ａ）の中で第１半導体素子（２）に電力を供給する接続端子（８）と第１電源端子（２６）とが接続され、第２半導体素子（３）の第２電源端子（３６）と、第２接続端子群（８２）とが平面視で重複し、第２接続端子群（８２）の中で第２半導体素子（３）に電力を供給する接続端子（８）と第２電源端子（３６）とが接続されている。
2020183802.tif 000002
【特許請求の範囲】
【請求項１】
矩形状のモジュール基板の第１面に第１半導体素子と第２半導体素子とが実装され、前記第１面の反対側の第２面に複数の接続端子が設けられ、前記第２面を主基板に対向させて前記主基板に実装される半導体モジュールであって、
前記第２面に設けられた複数の前記接続端子には、規則的に配置された複数の接続端子群が含まれ、
複数の前記接続端子群は、
隣接する前記接続端子が第１間隔で並んで格子状に配置された第１接続端子群を複数含むと共に、
複数の前記第１接続端子群を囲うように、隣接する前記接続端子が第２間隔で並んで矩形環状に配置された第２接続端子群を含み、
異なる前記第１接続端子群の間で隣接する前記接続端子は、前記第１間隔及び前記第２間隔以上の第１群間隔を有して配置され、
前記第１接続端子群と前記第２接続端子群との間で隣接する前記接続端子は、前記第１間隔及び前記第２間隔よりも広い第２群間隔を有して配置され、
前記モジュール基板に直交する方向に見た平面視で、前記第１半導体素子の電源端子である第１電源端子と、複数の前記第１接続端子群の内の１つである対象端子群とが重複し、前記対象端子群の中で前記第１半導体素子に電力を供給する前記接続端子と前記第１電源端子とが接続され、
前記平面視で、前記第２半導体素子の電源端子である第２電源端子と、前記第２接続端子群とが重複し、前記第２接続端子群の中で前記第２半導体素子に電力を供給する前記接続端子と前記第２電源端子とが接続されている、半導体モジュール。
【請求項２】
前記第１半導体素子は、プロセッサであり、前記第２半導体素子は、メモリである、請求項１に記載の半導体モジュール。
【請求項３】
矩形状のモジュール基板の第１面にプロセッサとメモリとが実装され、前記第１面の反対側の第２面に複数の接続端子が設けられ、前記第２面を主基板に対向させて前記主基板に実装される半導体モジュールであって、
前記第２面に設けられた複数の前記接続端子には、規則的に配置された複数の接続端子群が含まれ、
複数の前記接続端子群は、
隣接する前記接続端子が第１間隔で並んで格子状に配置された第１接続端子群を複数含むと共に、
複数の前記第１接続端子群を囲うように、隣接する前記接続端子が第２間隔で並んで矩形環状に配置された第２接続端子群を含み、
異なる前記第１接続端子群の間で隣接する前記接続端子は、前記第１間隔及び前記第２間隔以上の第１群間隔を有して配置され、
前記第１接続端子群と前記第２接続端子群との間で隣接する前記接続端子は、前記第１間隔及び前記第２間隔よりも広い第２群間隔を有して配置され、
前記モジュール基板に直交する方向に見た平面視で、前記プロセッサの電源端子である第１電源端子と、複数の前記第１接続端子群の内の１つである対象端子群とが重複し、前記対象端子群の中で前記プロセッサに電力を供給する前記接続端子と前記第１電源端子とが接続され、
前記平面視で、前記メモリの電源端子である第２電源端子と、前記第２接続端子群とが重複し、前記第２接続端子群の中で前記メモリに電力を供給する前記接続端子と前記第２電源端子とが接続されている、半導体モジュール。
【請求項４】
前記対象端子群を第１対象端子群とし、複数の前記第１接続端子群の内、前記第１対象端子群とは異なる少なくとも１つを第２対象端子群として、
前記平面視で、前記第２電源端子と前記第２対象端子群とが重複し、前記第２対象端子群の中で前記メモリに電力を供給する前記接続端子と前記第２電源端子とが接続されている、請求項３に記載の半導体モジュール。
【請求項５】
前記第２電源端子は、前記モジュール基板の前記第１面に沿う方向において分散して配置されており、
前記第２電源端子の内の一部と前記第２接続端子群とが接続され、
前記第２電源端子の内の他の一部と前記第２対象端子群とが接続されている、請求項４に記載の半導体モジュール。
【請求項６】
前記第２群間隔は、前記メモリのバイパスコンデンサ及びフィルタの少なくとも一方が実装可能な大きさ以上に設定されている、請求項４又は５に記載の半導体モジュール。
【請求項７】
複数の前記接続端子は、前記第２接続端子群を囲うように、隣接する前記接続端子が第３間隔で並んで矩形環状に配置された第３接続端子群を含み、
前記第２接続端子群と前記第３接続端子群との間で隣接する前記接続端子は、前記第１間隔、前記第２間隔及び前記第３間隔よりも広い第３群間隔を有して配置され、
前記平面視で、前記第２電源端子と前記第３接続端子群とが重複し、前記第３接続端子群の中で前記メモリに電力を供給する前記接続端子と前記第２電源端子とが接続されている、請求項３から６の何れか一項に記載の半導体モジュール。
【請求項８】
前記第２電源端子は、前記モジュール基板の前記第１面に沿う方向において分散して配置されており、
前記第２電源端子の内の一部と前記第２接続端子群とが接続され、
前記第２電源端子の内の他の一部と前記第３接続端子群とが接続されている、請求項７に記載の半導体モジュール。
【請求項９】
前記第３群間隔は、前記メモリのバイパスコンデンサ及びフィルタの少なくとも一方が実装可能な大きさ以上に設定されている、請求項７又は８に記載の半導体モジュール。
【請求項１０】
前記平面視で、前記プロセッサの信号端子と、前記第２接続端子群とが重複し、前記第２接続端子群の中で前記プロセッサの前記信号端子に対応する前記接続端子と前記信号端子とが接続されている、請求項３から９の何れか一項に記載の半導体モジュール。
【請求項１１】
前記平面視における前記モジュール基板の外形の重心を回転対称の基準点として、複数の前記第１接続端子群及び前記第２接続端子群は、４回対称の位置関係で配置されている、請求項３から１０の何れか一項に記載の半導体モジュール。
【請求項１２】
前記平面視における前記モジュール基板の４つの角部の内の１つの角部を対象角部とし、他の３つの角部を非対称角部とし、
前記プロセッサは、前記平面視で全ての前記非対称角部よりも前記対象角部に近い位置に配置され、
前記メモリは、前記平面視で前記対象角部を通らない辺の側に配置され、
前記平面視における複数の前記第１接続端子群のそれぞれの分布範囲は矩形状であり、４つの前記第１接続端子群が２行２列で配置され、
前記第２接続端子群は、４つの前記第１接続端子群を囲んで配置されている、請求項３から１１の何れか一項に記載の半導体モジュール。
【請求項１３】
請求項３から１２の何れか一項に記載の半導体モジュールが、前記主基板の一方側の面である主基板第１面に実装された半導体装置であって、
前記主基板は、前記第２電源端子と接続される前記接続端子と前記平面視で重複する位置に対応して、前記主基板第１面の反対側の主基板第２面と前記主基板第１面とをつなぐスルーホールを備え、
前記主基板第２面において、前記第２接続端子群に隣接する他の前記接続端子群と前記第２接続端子群との間の領域に前記平面視で重複する位置に、前記メモリのバイパスコンデンサ及びフィルタの少なくとも一方が実装されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の接続端子が設けられた面を主基板に対向させて、その主基板に実装される半導体モジュール、及びその半導体モジュールが主基板に実装された半導体装置に関する。
【背景技術】
【０００２】
ＳｏＣ（System on a Chip）やＳｉＰ（System in a Package）などのシステムＬＳＩと称されるプロセッサをモジュール基板に複数搭載した半導体モジュールや、そのようなプロセッサとメモリなどの周辺素子とをモジュール基板に搭載した半導体モジュールが、マルチチップモジュールと称されて実用化されている。国際公開第２０１７／０３８９０５号に例示されているように、ＳｏＣやＳｉＰなどのプロセッサは、多くの場合、ＢＧＡ（Ball Grid Array）と称されるタイプの接続端子を備えている。また、プロセッサと協働するメモリには、しばしばＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）用いられているが、大容量のＳＤＲＡＭにはＢＧＡタイプの接続端子が備えられている。そして、そのようなプロセッサやメモリを備えたマルチチップモジュールも接続端子としてＢＧＡタイプの接続端子を有していることが多い。【０００３】
上記国際公開にも開示されているように、プロセッサやメモリなどの半導体素子は、マルチチップモジュールのモジュール基板の一方側の面に実装され、接続端子は他方側の面に形成されている。マルチチップモジュールは、接続端子が形成された面を製品の基板等（以下、主基板と称する）に対向させて実装される。プロセッサやメモリなどの半導体素子の接続端子の内、主基板に接続される接続端子は、モジュール基板に形成されたスルーホールを介してマルチチップモジュールの接続端子に接続され、マルチチップモジュールの接続端子を介して主基板に接続される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１７／０３８９０５号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、ＢＧＡタイプの接続端子を有する半導体素子においては、パッケージ内部のセルに均等に電力を供給するために、多くの場合、電源端子が複数箇所に分散配置されている。そして、一般的に、半導体素子の電源端子の近傍には、ノイズを低減するためにバイパスコンデンサなどの受動部品が配置される。しかし、接続端子が平面的に広がるＢＧＡタイプの場合、半導体素子に対してモジュール基板の基板面に沿った方向にバイパスコンデンサを配置すると、配線距離が長くなってノイズの低減効果が限定的となる可能性がある。そこで、基板面に直交する方向に着目し、例えば、マルチチップモジュールが実装される主基板にバイパスコンデンサを搭載することが考えられる。つまり、マルチチップモジュールが搭載される主基板の一方側の面（実装面）とは反対側の面にバイパスコンデンサを実装することが考えられる。しかし、マルチチップモジュールの接続端子がＢＧＡタイプの場合、接続端子から配線を引き出すために、主基板には基板面に直交する方向視で、マルチチップモジュールの接続端子に対応する位置にスルーホールが形成され、実装面とは反対側の面にもスルーホールの開口が形成されていることが多い。このため、主基板の実装面とは反対側の面にもバイパスコンデンサを配置する場所を確保することが困難であることが多い。【０００６】
上記背景に鑑みて、半導体モジュールに搭載された半導体素子の電源端子に対して短い配線距離で受動部品を配置することができる技術の提供が望まれる。
【課題を解決するための手段】
【０００７】
上記に鑑みた半導体モジュールは、１つの態様として、矩形状のモジュール基板の第１面に第１半導体素子と第２半導体素子とが実装され、前記第１面の反対側の第２面に複数の接続端子が設けられ、前記第２面を主基板に対向させて前記主基板に実装される半導体モジュールであって、前記第２面に設けられた複数の前記接続端子には、規則的に配置された複数の接続端子群が含まれ、複数の前記接続端子群は、隣接する前記接続端子が第１間隔で並んで格子状に配置された第１接続端子群を複数含むと共に、複数の前記第１接続端子群を囲うように、隣接する前記接続端子が第２間隔で並んで矩形環状に配置された第２接続端子群を含み、異なる前記第１接続端子群の間で隣接する前記接続端子は、前記第１間隔及び前記第２間隔以上の第１群間隔を有して配置され、前記第１接続端子群と前記第２接続端子群との間で隣接する前記接続端子は、前記第１間隔及び前記第２間隔よりも広い第２群間隔を有して配置され、前記モジュール基板に直交する方向に見た平面視で、前記第１半導体素子の電源端子である第１電源端子と、複数の前記第１接続端子群の内の１つである対象端子群とが重複し、前記対象端子群の中で前記第１半導体素子に電力を供給する前記接続端子と前記第１電源端子とが接続され、前記平面視で、前記第２半導体素子の電源端子である第２電源端子と、前記第２接続端子群とが重複し、前記第２接続端子群の中で前記第２半導体素子に電力を供給する前記接続端子と前記第２電源端子とが接続されている。【０００８】
この構成によれば、対象端子群の中で第１半導体素子に電力を供給する接続端子と、第１電源端子とを、モジュール基板に直交する方向に沿った短い配線距離で接続することができる。また、第２接続端子群の中で第２半導体素子に電力を供給する接続端子と、第２電源端子とも、モジュール基板に直交する方向に沿った短い配線距離で接続することができる。ここで、対象端子群（第１接続端子群）と第２接続端子群との間には、第２群間隔の隙間が設けられている。このため、下記に説明するように、この隙間を利用して、主基板において第１電源端子及び第２電源端子に近い位置に部品を実装することができる。例えば、主基板において、半導体モジュールが実装される実装面と、その反対側の面との間に、当該反対側の面と接続端子とを電気的に接続するスルーホールが形成される場合がある。このため、当該反対側の面には、接続端子の配置に応じてスルーホールの開口が形成される場合がある。実装面とは反対側の面において、このような開口に平面視で重複する位置には、部品を実装することができない。しかし、第２群間隔の隙間に相当する領域には、接続端子がないので、そのような開口も形成されない。従って、主基板の実装面とは反対側の面には、平面視で第２群間隔の隙間に相当する領域に部品を実装することができる。即ち、本構成によれば、半導体モジュールに搭載された半導体素子の電源端子に対して短い配線距離で受動部品を配置することができる。【０００９】
ここで、前記第１半導体素子は、プロセッサであり、前記第２半導体素子は、メモリであると好適である。換言すれば、半導体モジュールは、矩形状のモジュール基板の第１面にプロセッサとメモリとが実装され、前記第１面の反対側の第２面に複数の接続端子が設けられ、前記第２面を主基板に対向させて前記主基板に実装される半導体モジュールであって、前記第２面に設けられた複数の前記接続端子には、規則的に配置された複数の接続端子群が含まれ、複数の前記接続端子群は、隣接する前記接続端子が第１間隔で並んで格子状に配置された第１接続端子群を複数含むと共に、複数の前記第１接続端子群を囲うように、隣接する前記接続端子が第２間隔で並んで矩形環状に配置された第２接続端子群を含み、異なる前記第１接続端子群の間で隣接する前記接続端子は、前記第１間隔及び前記第２間隔以上の第１群間隔を有して配置され、前記第１接続端子群と前記第２接続端子群との間で隣接する前記接続端子は、前記第１間隔及び前記第２間隔よりも広い第２群間隔を有して配置され、前記モジュール基板に直交する方向に見た平面視で、前記プロセッサの電源端子である第１電源端子と、複数の前記第１接続端子群の内の１つである対象端子群とが重複し、前記対象端子群の中で前記プロセッサに電力を供給する前記接続端子と前記第１電源端子とが接続され、前記平面視で、前記メモリの電源端子である第２電源端子と、前記第２接続端子群とが重複し、前記第２接続端子群の中で前記メモリに電力を供給する前記接続端子と前記第２電源端子とが接続されている。【００１０】
プロセッサとメモリとは協働することが多く、プロセッサとメモリとの間でのみ接続される信号線も多い。従って、プロセッサとメモリとを備えた半導体モジュールでは、プロセッサの接続端子とメモリの接続端子との合計よりも少ない接続端子を備えればよい場合が多い。このため、プロセッサとメモリとを主基板に実装する場合に比べて、半導体モジュールを主基板に実装する方が配線効率や実装効率が向上する。プロセッサは消費電流が大きく、多くの電源端子を備えていることが多い。そして、プロセッサを構成するダイは、パッケージの中央に配置されているから、例えばプロセッサの接続端子がＢＧＡの場合には、電源端子が中央部に配置されていることが多い。また、大容量化が進むメモリでは、メモリの内部のメモリセルに均等に電力を供給するために、電源端子が分散配置されることが多い。プロセッサの電源端子やメモリの電源端子に対して受動部品を接続する場合、配線距離が長くなり、受動部品の効果が限定的となる可能性がある。しかし、本構成によれば、上述したように、主基板の実装面とは反対側の面において、平面視で第２群間隔の隙間に相当する領域に受動部品を実装することができる。つまり、モジュール基板及び主基板に直交する方向に沿った短い配線距離でプロセッサの電源端子やメモリの電源端子に受動部品を接続することができる。【００１１】
半導体モジュール、及び半導体モジュールが実装された半導体装置のさらなる特徴と利点は、図面を参照して説明する実施形態についての以下の記載から明確となる。
【図面の簡単な説明】
【００１２】
【図１】半導体装置の模式的分解斜視図
【図２】半導体モジュールの部品配置図
【図３】半導体モジュールの接続端子の一例を示す透視平面図
【図４】ＳＤＲＡＭの接続端子の一例を示す透視平面図
【図５】システムＬＳＩの接続端子の一例を示す透視平面図
【図６】半導体モジュールの接続端子群と半導体素子の接続端子との関係の一例を示す透視平面図
【図７】半導体装置の模式的断面図
【図８】ＳＤＲＡＭとバイパスコンデンサとの関係の一例を示す回路ブロック図
【図９】ＳＤＲＡＭとＬＣフィルタとの関係の一例を示す回路ブロック図
【図１０】半導体モジュールの接続端子の他の例を示す透視平面図
【図１１】半導体モジュールの接続端子の他の例を示す透視平面図
【図１２】半導体モジュールの接続端子の他の例を示す透視平面図
【発明を実施するための形態】
【００１３】
以下、半導体モジュール及び半導体装置の実施形態を図面に基づいて説明する。図１の模式的分解斜視図に示すように、半導体装置１０は、半導体モジュール１と、主基板５とを備えて構成されている。主基板５の第１面（主基板第１面５ａ）には、少なくとも半導体モジュール１が実装されている。半導体モジュール１は、矩形状のモジュール基板４の第１面（モジュール基板第１面４ａ）にシステムＬＳＩ２（プロセッサ、第１半導体素子）とメモリ３（第２半導体素子）とが実装され、モジュール基板第１面４ａの反対側のモジュール基板第２面４ｂに複数の接続端子８（図３、図７等参照）が設けられ、モジュール基板第２面４ｂを主基板５の主基板第１面５ａに対向させて主基板５に実装されている。
【００１４】
メモリ３は、システムＬＳＩ２と協働するものであり、本実施形態では、半導体モジュール１は、さらに、メモリ３に電力を供給するための電源回路の一部（後述する電源ＩＣ６）を備えている。図２の部品配置図に示すように、モジュール基板４には、システムＬＳＩ２としてのＳｏＣ（System on a Chip）と、メモリ３としての２つのＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）と、電源回路の一部としての電源ＩＣ６（ＰＩＣ：Power IC）とが、少なくとも実装されている。システムＬＳＩ２（第１半導体素子）の外形形状は、メモリ３（第２半導体素子）の外形形状よりも大きく、平面視における面積はシステムＬＳＩ２の方がメモリ３よりも大きい。本実施形態では、システムＬＳＩ２（第１半導体素子）の外形形状は正方形状であり、メモリ３（第２半導体素子）の外形形状は長方形状である。
【００１５】
上述したように、ここでは、システムＬＳＩ２としてＳｏＣを例示している。しかし、システムＬＳＩ２は、ＳｉＰ（System in a Package）であってもよい。また、ＳｏＣには、セミカスタムＬＳＩのＡＳＩＣ（Application Specific Integrated Circuit）、汎用ＬＳＩのＡＳＳＰ（Application Specific Standard Processor）等も含む。また、ＡＳＩＣは、ゲートアレイやセルベースＩＣ（スタンダードセル）に限らず、ＦＰＧＡ（Field Programmable Gate Array）、ＰＬＡ（Programmable Logic Array）などのＰＬＤ（Programmable Logic Device）も含む。
【００１６】
また、ＳＤＲＡＭは、例えば、ＤＤＲ３（Double Data Rate3）ＳＤＲＡＭ、ＤＤＲ４（Double Data Rate4）ＳＤＲＡＭ等であると好適である。ここでは、メモリ３としてＳＤＲＡＭを例示しているが、フラッシュメモリやＳＲＡＭ（Static RAM）等、他の構造のメモリであることを妨げるものではない。上述したように、メモリ３は、システムＬＳＩ２と協働する。このため、メモリ３の信号端子（アドレス端子、データ端子、制御端子等）は、モジュール基板４上においてシステムＬＳＩ２とのみ接続されている。また、本実施形態では、メモリ３を駆動するための電力は、モジュール基板４に実装された電源ＩＣ６を中核とする電源回路によって生成されている。尚、システムＬＳＩ２においてメモリ３と接続される入出力部（端子の入出力パッド）などの駆動電力も、当該電源ＩＣ６から供給されていてもよい。
【００１７】
上述したように、半導体モジュール１のモジュール基板第２面４ｂ（主基板第１面５ａに対向する対向面）には、主基板５に接続される接続端子８が規則的に配置されている。本実施形態では、半球状の接続端子８が規則的に配置されたＢＧＡ（Ball Grid Array）タイプの半導体モジュール１を例示している。図３は、主基板５に実装された状態での半導体モジュール１をモジュール基板第１面４ａの側からモジュール基板４に直交する方向Ｚに見た平面視（Ｚ方向視）におけるモジュール基板第２面４ｂの透視平面図を示している。図３には、モジュール基板第２面４ｂに配置された複数の接続端子８を実線で示し、モジュール基板第１面４ａに配置された部品の内、システムＬＳＩ２、２つのメモリ３についてはその外形を仮想線で示している。また、主基板第１面５ａの反対側の主基板第２面５ｂに配置された部品の内、メモリ３の電源端子に接続される受動部品としてのバイパスコンデンサ７（詳細は後述する）についてもその外形を仮想線で示している。
【００１８】
図３に示すように、モジュール基板第２面４ｂに設けられた複数の接続端子８には、規則的に配置された複数の接続端子群８０が含まれる。本実施形態では、複数の接続端子群８０には、複数の第１接続端子群８１と、１つの第２接続端子群８２と、１つの第３接続端子群８３とが含まれる。第１接続端子群８１は、Ｚ方向視におけるモジュール基板４の外形の重心Ｑ１を囲むように４つ配置されている。それぞれの第１接続端子群８１は、隣接する接続端子８が第１間隔Ｇ１で並んで格子状に配置されている。接続端子８の太さを考慮しない場合、それぞれの第１端子群は、隣接する接続端子８が第１ピッチＰ１（第１繰り返し周期）で並んで格子状に配置されているということができる。第２接続端子群８２は、複数の第１接続端子群８１を囲うように、隣接する接続端子８が第２間隔Ｇ２で並んで矩形環状に配置されている。同様に、第２接続端子群８２は、複数の第１接続端子群８１を囲うように、隣接する接続端子８が第２ピッチＰ２（第２繰り返し周期）で並んで矩形環状に配置されているということができる。第３接続端子群８３は、第２接続端子群８２を囲うように、隣接する接続端子８が第３間隔Ｇ３で並んで矩形環状に配置されている。同様に、第３接続端子群８３は、第２接続端子群８２を囲うように、隣接する接続端子８が第３ピッチＰ３（第３繰り返し周期）で並んで矩形環状に配置されているということができる。
【００１９】
異なる第１接続端子群８１の間で隣接する接続端子８は、第１間隔Ｇ１及び第２間隔Ｇ２よりも広い第１群間隔Ｇ１１を有して配置されている。つまり、複数の第１接続端子群８１は、モジュール基板４の基板面に沿うと共に矩形状のモジュール基板４の辺に直交する方向に第１群間隔Ｇ１１を有して配置されている。また、第１接続端子群８１と第２接続端子群８２との間で隣接する接続端子８は、第１間隔Ｇ１及び第２間隔Ｇ２よりも広い第２群間隔Ｇ１２を有して配置されている。つまり、第１接続端子群８１と第２接続端子群８２とは、モジュール基板４の基板面に沿うと共に矩形状のモジュール基板４の辺に直交する方向に第２群間隔Ｇ１２を有して配置されている。また、第２接続端子群８２と第３接続端子群８３との間で隣接する接続端子８は、第１間隔Ｇ１、第２間隔Ｇ２及び第３間隔Ｇ３よりも広い第３群間隔Ｇ１３を有して配置されている。つまり、第２接続端子群８２と第３接続端子群８３とは、モジュール基板４の基板面に沿うと共に矩形状のモジュール基板４の辺に直交する方向に第３群間隔Ｇ１３を有して配置されている。
【００２０】
ここで、第１間隔Ｇ１（第１ピッチＰ１）、第２間隔Ｇ２（第２ピッチＰ２）、第３間隔Ｇ３（第３ピッチＰ３）は、同じ値であっても良いし、異なる値であってもよい。本実施形態では、「第１ピッチＰ１＝第２ピッチＰ２＝第３ピッチＰ３」であり、接続端子８の太さは全て同一であるから「第１間隔Ｇ１＝第２間隔Ｇ２＝第３間隔Ｇ３」である。ここで、第１ピッチＰ１（＝Ｐ２，＝Ｐ３）は、例えば１［ｍｍ］である。
【００２１】
また、第１群間隔Ｇ１１、第２群間隔Ｇ１２、第３群間隔Ｇ１３も、同じ値であっても良いし、異なる値であってもよい。本実施形態では、第２群間隔Ｇ１２と第３群間隔Ｇ１３とが同じ値であり、第１群間隔Ｇ１１は、第２群間隔Ｇ１２及び第３群間隔Ｇ１３よりも大きい。第１群間隔Ｇ１１は、第１接続端子群８１の間に第１ピッチＰ１（＝Ｐ２，＝Ｐ３）で３本の接続端子８が配置可能な間隔に設定され、第２群間隔Ｇ１２及び第３群間隔Ｇ１３は、それぞれ隣接する端子群との間に第１ピッチＰ１（＝Ｐ２，＝Ｐ３）で２本の接続端子８が配置可能な間隔に設定されている。第１ピッチＰ１（＝Ｐ２，＝Ｐ３）が、１［ｍｍ］である場合、第１群間隔Ｇ１１は、２［ｍｍ］以上４［ｍｍ］未満（接続端子８の太さを０．５［ｍｍ］未満として概ね３［ｍｍ］程度）である。また、第２群間隔Ｇ１２及び第３群間隔Ｇ１３は、１［ｍｍ］以上３［ｍｍ］未満（接続端子８の太さを０．５［ｍｍ］未満として概ね２［ｍｍ］程度）である。
【００２２】
図３に示すように、前記Ｚ方向視におけるモジュール基板４の外形の重心Ｑ１を回転対称の基準点として、複数の第１接続端子群８１は４回対称の位置関係で配置されている。また、第２接続端子群８２も、重心Ｑ１を回転対称の基準点として４回対称の位置関係で配置されている。同様に、第３接続端子群８３も、重心Ｑ１を回転対称の基準点として４回対称の位置関係で配置されている。即ち、複数の接続端子８は、全端子が、重心Ｑ１を回転対称の基準点として４回対称の位置関係で配置されている。これにより、半導体モジュール１を主基板５に実装した場合に、接続端子８にほぼ均等に応力が掛かることになる。従って、半導体装置１０に対する外力（振動や衝撃など）に対する耐力が確保され、半導体装置１０の信頼性が高くなる。
【００２３】
図４は、モジュール基板４に実装された状態でのメモリ３をモジュール基板第１面４ａの側からモジュール基板４に直交する方向Ｚに見た平面視（Ｚ方向視）におけるメモリ３のモジュール基板第１面４ａに対向する面の透視平面図により、メモリ３の接続端子（メモリ端子３８）の配列を示している。メモリ３は、５×１０で格子状に配列されたメモリ端子群３０を４つ有している。半導体モジュール１の第１接続端子群８１と同様に、４つのメモリ端子群３０は、２×２の格子状に配置されており、メモリ３の外形の重心Ｑ３を回転対称の基準点として４回対称の位置関係で配置されている。それぞれのメモリ端子群３０の間には、２本のメモリ端子３８が配置可能な間隔が設けられている。メモリ端子３８のピッチ（繰り返し周期）は例えば０．６５［ｍｍ］である。
【００２４】
図４において、白抜き以外のメモリ端子３８は電源関連の端子であり、異なる機能の端子については異なるハッチングで示している。ここでは、ＤＤＲ４ＳＤＲＡＭのメモリ端子３８を例示しており、斜線のハッチングで示す第１メモリ電源端子３１は、メモリ３のコアを駆動する電力（ＤＤＲ４の場合は定格１．２［Ｖ］）が供給されるメモリ端子３８である。縦線のハッチングで示す第２メモリ電源端子３２は、メモリ３の入出力部を駆動する電力（ＤＤＲ４の場合は定格１．２［Ｖ］）が供給されるメモリ端子３８である。格子状のハッチングで示す第３メモリ電源端子３３は、メモリ３の内部でのデータ書き込みのための電力（ワード線電圧を与えるための電力：ＤＤＲ４の場合は定格２．５［Ｖ］）が供給されるメモリ端子３８である。黒塗りで示すメモリグラウンド端子３９は、グラウンドに接続されるメモリ端子３８である。白抜きで示すメモリ信号端子３７は、データ信号、アドレス信号、制御信号のメモリ端子３８である。メモリ信号端子３７には、未使用端子が含まれていてもよい。ここでは、メモリ３の電源端子として３種類の端子を例示しているが、これらを総称して、メモリ電源端子３６（第２電源端子）と称する。
【００２５】
図５は、モジュール基板４に実装された状態でのシステムＬＳＩ２をモジュール基板第１面４ａの側からモジュール基板４に直交する方向Ｚに見た平面視（Ｚ方向視）におけるシステムＬＳＩ２のモジュール基板第１面４ａに対向する面の透視平面図により、システムＬＳＩ２の接続端子（プロセッサ端子２８）の配列を示している。プロセッサ端子２８も複数のプロセッサ端子群２０を有している。プロセッサ端子２８は、中央部（システムＬＳＩ２の外形の重心Ｑ２（図２、図３参照）の近傍）に格子状に配列された中央端子群２１と、中央端子群２１を囲うように矩形環状に配置された環状端子群２２とを有している。プロセッサ端子２８のピッチ（繰り返し周期）は例えば１［ｍｍ］である。
【００２６】
図５では、中央端子群２１についてのみ、プロセッサ端子２８の属性を示している。図５において、斜線のハッチング及び黒塗りで示すプロセッサ端子２８は電源関連の端子である。斜線のハッチングで示すプロセッサ端子２８は、システムＬＳＩ２を駆動する電力が供給されるプロセッサ電源端子２６（第１電源端子）である。多くの場合、システムＬＳＩ２には、複数の電力が供給されるが、ここでは区別はしていない。全てのプロセッサ電源端子２６が同一の電力が入力されるプロセッサ端子２８であっても良いし、異なる電力が供給される複数種類のプロセッサ端子２８であってもよい。黒塗りで示すプロセッサ端子２８は、グラウンドに接続されるプロセッサグラウンド端子２９である。環状端子群２２には、信号の入出力に用いられるプロセッサ信号端子２７が含まれている。当然ながら、環状端子群２２にプロセッサ電源端子２６が含まれていてもよい。
【００２７】
図６は、半導体モジュール１をモジュール基板第１面４ａの側からモジュール基板４に直交する方向Ｚに見た平面視（Ｚ方向視）での、システムＬＳＩ２及びメモリ３のモジュール基板第１面４ａに対向する対向面の透視平面図を示している。システムＬＳＩ２及びメモリ３と、モジュール基板４との位置関係を明示するため、モジュール基板４の外形を示すと共に、モジュール基板第２面４ｂにおける接続端子群８０の分布領域を仮想線によって示している。また、図７は、半導体装置１０の模式的な断面図を示している。
【００２８】
図３及び図６に示すように、Ｚ方向視で、システムＬＳＩ２の電源端子であるプロセッサ電源端子２６（第１電源端子）と、複数の第１接続端子群８１の内の１つである第１対象端子群８１Ａ（対象端子群）とが重複している。そして、図７に示すように、第１対象端子群８１Ａの中でシステムＬＳＩ２に電力を供給する接続端子８とプロセッサ電源端子２６とが接続されている。プロセッサ電源端子２６は、モジュール基板第１面４ａにおいてランドＬに接続され、当該ランドＬと、モジュール基板第２面４ｂの接続端子８（第１対象端子群８１Ａに属する接続端子８）とがスルーホールＴＨ（ＴＨ５）を介して接続されている。
【００２９】
図３及び図６に示すように、Ｚ方向視で、メモリ３の電源端子であるメモリ電源端子３６（第２電源端子）と、第２接続端子群８２とが重複している。上述したように、メモリ電源端子３６には、第１メモリ電源端子３１、第２メモリ電源端子３２、第３メモリ電源端子３３の３種類があるが、少なくとも第１メモリ電源端子３１が第２接続端子群８２と重複していると好適である。第１メモリ電源端子３１及び第２メモリ電源端子３２が第２接続端子群８２と重複しているとさらに好適である。当然ながら、第１メモリ電源端子３１、第２メモリ電源端子３２、第３メモリ電源端子３３の全ての種類が、第２接続端子群８２と重複していてもよい。
【００３０】
そして、図７に示すように、第２接続端子群８２の中でメモリ３に電力を供給する接続端子８とメモリ電源端子３６とが接続されている。メモリ電源端子３６は、モジュール基板第１面４ａにおいてランドＬに接続され、当該ランドＬと、モジュール基板第２面４ｂの接続端子８（第２接続端子群８２に属する接続端子８）とがスルーホールＴＨ（Ｈ３）を介して接続されている。この接続端子８は、主基板第１面５ａに形成されたランドＬに接続され、さらに、主基板第１面５ａと主基板第２面５ｂとをつなぐスルーホールＴＨ（ＴＨ１）を介して、主基板第２面５ｂに形成されたメモリ電源側ランドＬ７６に接続されている。主基板第２面５ｂには、グラウンドランドＬ７９も形成されており、メモリ電源側ランドＬ７６とグラウンドランドＬ７９との間に、バイパスコンデンサ７が実装されている。バイパスコンデンサ７は高周波ノイズを低減するためのコンデンサであり、例えば０．０１［μＦ］〜０．１［μＦ］程度のセラミックコンデンサが用いられる。
【００３１】
図８の模式的回路ブロック図は、メモリ３とバイパスコンデンサ７との関係の一例を示している。上述したように、メモリ３のメモリ電源端子３６にはモジュール基板４に搭載された電源ＩＣ６から電力が供給されている。上述したように、メモリ電源端子３６は、主基板５のメモリ電源側ランドＬ７６に接続されており、主基板５のグラウンドランドＬ７９との間にバイパスコンデンサ７が接続されている。モジュール基板４（半導体モジュール１）のグラウンドと主基板５のグラウンドとは、電気的に接続されており、半導体モジュール１における回路と主基板５における回路とは、グラウンド（基準電位）が共通である。従って、スルーホールＴＨを用いてＺ方向に沿ってメモリ電源端子３６と主基板第２面５ｂとをつなぐ配線を設けることで、メモリ電源端子３６に近い位置にバイパスコンデンサ７を配置することができる。
【００３２】
図４に示したように、メモリ電源端子３６はモジュール基板第１面４ａに沿う方向において分散して配置されている。メモリ電源端子３６の中には、Ｚ方向視におけるメモリ３の外形の中央（重心Ｑ３）付近に配置されるものもある。このため、例えばモジュール基板第１面４ａにバイパスコンデンサ７を配置しようとすると、メモリ電源端子３６とバイパスコンデンサ７との距離が長くなってしまう可能性がある。しかし、図３、図７等に示すように、メモリ電源端子３６のＺ方向（モジュール基板４の基板面に直交する方向（垂直方向）にバイパスコンデンサ７を配置すると、モジュール基板４の基板面に沿った方向（水平方向：例えば図７におけるＸ方向）にバイパスコンデンサ７を配置する場合に比べて、メモリ電源端子３６とバイパスコンデンサ７との配線距離を短くすることができる。
【００３３】
図８を参照して上述したように、モジュール基板４（半導体モジュール１）のグラウンドと主基板５のグラウンドとは共通であるから、メモリグラウンド端子３９と主基板第２面５ｂのグラウンドランドＬ７９とは接続されていなくてもよい。しかし、メモリ３においてメモリ電源端子３６とメモリグラウンド端子３９とは対となる電源関連のメモリ端子３８であるから、図７に例示するように、スルーホールＴＨ（ＴＨ２，ＴＨ４）を介してメモリグラウンド端子３９とグラウンドランドＬ７９とが接続されていてもよい。
【００３４】
上記においては、図７も参照して、Ｚ方向視でメモリ３の電源端子であるメモリ電源端子３６（第２電源端子）と、第２接続端子群８２とが重複している形態を例示した。しかし、図３及び図６に示すように、Ｚ方向視でメモリ電源端子３６（第２電源端子）と、複数の第１接続端子群８１の内、第１対象端子群８１Ａとは異なる少なくとも１つの第１接続端子群８１（第２対象端子群８１Ｂ）とがさらに重複していると好適である。図７のような模式的断面図の例示は省略するが、第２対象端子群８１Ｂの中でメモリ３に電力を供給する接続端子８とメモリ電源端子３６とが接続されている。同様に図７のような断面図による例示は省略するが、図３及び図６に示すように、Ｚ方向視で、メモリ電源端子３６と第３接続端子群８３とが重複し、第３接続端子群８３の中でメモリ３に電力を供給する接続端子８とメモリ電源端子３６とが接続されていると好適である。
【００３５】
上述したように、バイパスコンデンサ７は、多くの場合、セラミックコンデンサが利用される。表面実装型のセラミックコンデンサ（チップセラミックコンデンサ）には、２１２５型（外形が２［ｍｍ］×１．２５［ｍｍ］）、１６０８型（外形が１．６［ｍｍ］×０．８［ｍｍ］）、１００５型（外形が１［ｍｍ］×０．５［ｍｍ］）などが標準的に量産されている。容量が０．０１［μＦ］〜０．１［μＦ］程度のチップセラミックコンデンサは、１６０８型、１００５型などが主流（ボリュームゾーン）であり、量産効果によりコストも低減されている。
【００３６】
図３に示すように、バイパスコンデンサ７は、Ｚ方向視で接続端子群８０の間に実装される。このため、接続端子群８０の間の距離（端子群間隔）は、チップセラミックコンデンサが実装可能な大きさ以上であることが好ましい。図３に示すように、バイパスコンデンサ７は、Ｚ方向視で、第１接続端子群８１と第２接続端子群８２との間、及び、第２接続端子群８２と第３接続端子群８３との間、に配置される。従って、第２群間隔Ｇ１２及び第３群間隔Ｇ１３は、バイパスコンデンサ７が実装可能な大きさ以上に設定されていると好適である。
【００３７】
上述したように、第２群間隔Ｇ１２及び第３群間隔Ｇ１３は、１［ｍｍ］以上３［ｍｍ］未満（接続端子８の太さを０．５［ｍｍ］未満として概ね２［ｍｍ］程度）である。従って、１６０８型、１００５型のチップセラミックコンデンサを第１接続端子群８１と第２接続端子群８２との間、及び、第２接続端子群８２と第３接続端子群８３との間に適切に配置することができる。
【００３８】
ＢＧＡタイプの半導体モジュール１では、外周側に配置された接続端子８からは主基板第１面５ａにおいて配線Ｗ（図７参照）を引き出すことができるが、重心Ｑ１に近い側では主基板第１面５ａにおいて配線Ｗを引き出すことが困難である。このため、Ｚ方向視で接続端子８に重複する位置（主基板第１面５ａにおいて接続端子８が接続されるランドＬに対応する位置、又は近傍（隣接する接続端子８（ランドＬ）までの範囲）から、主基板第２面５ｂにスルーホールＴＨが形成される。つまり、主基板第２面５ｂには、半導体モジュール１の接続端子８の配置範囲において、接続端子８と同じような配列でスルーホールＴＨの開口が配置されることになる。
【００３９】
スルーホールＴＨの上には、部品を実装することはできないため、接続端子８が全面に配置されていたり、第２群間隔Ｇ１２及び第３群間隔Ｇ１３が１［ｍｍ］未満であったりすると、バイパスコンデンサ７を主基板第２面５ｂに実装することができない。本実施形態のように、第２群間隔Ｇ１２及び第３群間隔Ｇ１３が、バイパスコンデンサ７（チップセラミックコンデンサ）が実装可能な大きさ以上に設定されていることで、適切にバイパスコンデンサ７を主基板第２面５ｂに実装することができる。
【００４０】
図１〜図３、図６等に示すように、本実施形態では、モジュール基板４の重心Ｑ１と、システムＬＳＩ２の重心Ｑ２とがＺ方向視で重複せず、システムＬＳＩ２がモジュール基板４の１つの角部の側に寄って配置されている。そして、モジュール基板４においてシステムＬＳＩ２が配置されないＬ字状の領域の縦方向及び横方向に沿って、２つのメモリ３がそれぞれ配置されている。ここで、Ｚ方向視におけるモジュール基板４の４つの角部の内の１つの角部を対象角部ＴＥとし、他の３つの角部を非対称角部ＮＥとする。また、Ｚ方向視で対象角部ＴＥを通る辺を対象辺ＴＳとし、対象角部ＴＥを通らない辺を非対象辺ＮＳとする。システムＬＳＩ２は、Ｚ方向視で全ての非対称角部ＮＥよりも対象角部ＴＥに近い位置に配置され、メモリ３は、Ｚ方向視で対象角部ＴＥを通らない非対象辺ＮＳの側に配置されている。本実施形態ではメモリ３の外形形状は長方形状であり、メモリ３は長辺が非対象辺ＮＳに沿うように配置されている。
【００４１】
上述したように、Ｚ方向視における複数の第１接続端子群８１のそれぞれの分布範囲は矩形状であり、４つの第１接続端子群８１は２行２列で配置されている。そして、第２接続端子群８２は、４つの第１接続端子群８１を囲んで配置されている。第２接続端子群８２を囲んで配置されている第３接続端子群８３も４つの第１接続端子群８１を囲んでいることになる。２つの対象辺ＴＳの側（対象角部ＴＥの側）では、第１接続端子群８１（第１対象端子群８１Ａ）と第２接続端子群８２との間の領域、第２接続端子群８２と第３接続端子群８３との間の領域が、Ｚ方向視でシステムＬＳＩ２と重複する。しかし、２つの非対象辺ＮＳの側では、第１接続端子群８１（第２対象端子群８１Ｂ）と第２接続端子群８２との間の全領域、第２接続端子群８２と第３接続端子群８３との間の全領域が、Ｚ方向視でシステムＬＳＩ２と重複しない。従って、これらの領域とメモリ３とがＺ方向視で重複するように、メモリ３を配置することで、主基板第２面５ｂにおいてＺ方向視でこれらの領域に重複する領域にバイパスコンデンサ７を配置することができる。即ち、半導体装置１０では、主基板第２面５ｂにおいて、第２接続端子群８２に隣接する他の接続端子群８０と第２接続端子群８２との間の領域にＺ方向視で重複する位置に、メモリ３のバイパスコンデンサ７が実装されている。
【００４２】
尚、システムＬＳＩ２は、対象角部ＴＥの側に寄って配置されているため、対象角部ＴＥの側では、図６に示すように、システムＬＳＩ２の信号端子（プロセッサ信号端子２７）と、複数の第２接続端子群８２とが重複する。そして、図７に示すように、第２接続端子群８２の中でプロセッサ信号端子２７に対応する接続端子８と、プロセッサ信号端子２７とが接続されている。
【００４３】
〔その他の実施形態〕
以下、その他の実施形態について説明する。尚、以下に説明する各実施形態の構成は、それぞれ単独で適用されるものに限られず、矛盾が生じない限り、他の実施形態の構成と組み合わせて適用することも可能である。
【００４４】
（１）上記においては半導体モジュール１に、メモリ３に供給する電力を生成する電源ＩＣ６が備えられている形態を例示した。しかし、図９に示すように、メモリ３に供給する電力を生成する電源回路６０が主基板５に備えられ、主基板５から半導体モジュール１に当該電力が供給されてもよい。この場合、受動部品として、上述したバイパスコンデンサ７に限らず、主基板第２面５ｂにＬＣフィルタなどのフィルタ７ｆが実装され、フィルタ７ｆとメモリ電源端子３６とが接続端子８及び主基板５のスルーホールＴＨを介して接続されてもよい。図９に例示するようなＬＣフィルタも、チップセラミックコンデンサと同様の形状のチップＬＣフィルタとして量産されている。従って、上述したように、フィルタ７ｆを主基板第２面５ｂに実装することができる。また、フィルタ７ｆは、図９に示すようなＬＣフィルタに限らず、インダクタに代えて抵抗を備えたＲＣフィルタであってもよい。そのようなＲＣフィルタも、チップセラミックコンデンサと同様の形状のチップＲＣフィルタとして量産されている。当然ながら、図９に例示するように、メモリ３に供給する電力を生成する電源回路６０が主基板５に備えられた形態においても、主基板第２面５ｂにバイパスコンデンサ７が実装されてもよい。
【００４５】
（２）上記においては、メモリ３にバイパスコンデンサ７を接続する形態を例示して説明したが、システムＬＳＩ２に接続されるバイパスコンデンサ７やフィルタ７ｆなどの受動部品が、同様に主基板第２面５ｂに実装されてもよい。
【００４６】
（３）上記においては、半導体モジュール１の接続端子８が、第１接続端子群８１と、第２接続端子群８２と、第３接続端子群８３との３種類の接続端子群８０を有する形態を例示して説明した。しかし、図１０及び図１１に示すように、接続端子８は、格子状に配列された複数（４つ）の第１接続端子群８１と、複数の第１接続端子群８１を囲う矩形環状の第２接続端子群８２とを有して構成されていてもよい。第１間隔Ｇ１（第１ピッチＰ１）、第２間隔Ｇ２（第２ピッチＰ２）、第１群間隔Ｇ１１、第２群間隔Ｇ１２については、上述した形態と同様であるから、詳細な説明は省略する。図１０及び図１１に示すように、これらの形態においても、Ｚ方向視で、システムＬＳＩ２のプロセッサ電源端子２６と、第１対象端子群８１Ａとが重複し、第１対象端子群８１Ａの中でシステムＬＳＩ２に電力を供給する接続端子８とプロセッサ電源端子２６とが接続される。また、Ｚ方向視で、メモリ３のメモリ電源端子３６と、第２接続端子群８２とが重複し、第２接続端子群８２の中でメモリ３に電力を供給する接続端子８とメモリ電源端子３６とが接続されている。
【００４７】
（４）上記においては、第１群間隔Ｇ１１が、第１間隔Ｇ１及び第２間隔Ｇ２よりも広い間隔である形態を例示して説明した。しかし、第１群間隔Ｇ１１は、第１間隔Ｇ１及び第２間隔Ｇ２と同じ値であってもよい。つまり、第１群間隔Ｇ１１は、第１間隔Ｇ１及び第２間隔Ｇ２以上の間隔であってもよい。第１群間隔Ｇ１１が、第１間隔Ｇ１及び第２間隔Ｇ２と同じ値であると、図１２に示すように、第１接続端子群８１はまとまった１つの接続端子群８０と見ることもできる。しかし、図１２に示すように、仮想的に４つの第１接続端子群８１を有すると考えることもできる。即ち、図１２に示すような形態においても、上述したように、４つの第１接続端子群８１を有し、その中で第１対象端子群８１Ａや第２対象端子群８１Ｂを設定することができる。従って、図１２に例示するような端子配置であっても、上述した種々の形態を実現することができる。尚、図１２には、第３接続端子群８３を有する形態を例示しているが、当然ながら第１接続端子群８１と第２接続端子群８２のみで構成されていてもよい。
【００４８】
（５）上記においては、半導体素子としてシステムＬＳＩ２（第１半導体素子）とメモリ３（第２半導体素子）とを備えた半導体モジュール１を例示して説明したが、半導体モジュール１は、例えば複数のシステムＬＳＩ２（プロセッサ）を備えて構成されていてもよい。そのように半導体モジュール１が複数のシステムＬＳＩ２を備えている場合、平面視における第１半導体素子の外形は、第２半導体素子の外形よりも大きいと好適である。
【００４９】
（６）上記においては、システムＬＳＩ２及びメモリ３が共にＢＧＡタイプの接続端子（２８，３８）を備えている形態を例示して説明した。しかし、システムＬＳＩ２及びメモリ３は、ＩＣ本体の周囲から外側に突出して下方から内側へ曲がり、ＩＣ本体の下部（モジュール基板第１面４ａに対向する面）に接触部が位置するＱＦＪ（Quad Flat J-Leaded
Package）やＳＯＪ（Small Outline J-Leaded Package）でもよい。また、システムＬＳＩ２及びメモリ３が、ＩＣ本体の下部ではなくＩＣ本体の横方向に突出したＬ字型の接続端子を有するＳＯＰ（Small Outline L-Leaded Package）やＱＦＰ（Quad Flat Gull Wing Leaded Package）であることを妨げるものでもない。
【００５０】
〔実施形態の概要〕
以下、上記において説明した半導体モジュール（１）及び半導体装置（１０）の概要について簡単に説明する。
【００５１】
１つの態様として、半導体モジュール（１）は、矩形状のモジュール基板（４）の第１面（４ａ）に第１半導体素子（２）と第２半導体素子（３）とが実装され、前記第１面（４ａ）の反対側の第２面（４ｂ）に複数の接続端子（８）が設けられ、前記第２面（４ｂ）を主基板（５）に対向させて前記主基板（５）に実装される半導体モジュール（１）であって、前記第２面（４ｂ）に設けられた複数の前記接続端子（８）には、規則的に配置された複数の接続端子群（８０）が含まれ、複数の前記接続端子群（８０）は、隣接する前記接続端子（８０）が第１間隔（Ｇ１）で並んで格子状に配置された第１接続端子群（８１）を複数含むと共に、複数の前記第１接続端子群（８１）を囲うように、隣接する前記接続端子（８）が第２間隔（Ｇ２）で並んで矩形環状に配置された第２接続端子群（８２）を含み、異なる前記第１接続端子群（８１）の間で隣接する前記接続端子（８）は、前記第１間隔（Ｇ１）及び前記第２間隔（Ｇ２）以上の第１群間隔（Ｇ１１）を有して配置され、前記第１接続端子群（８１）と前記第２接続端子群（８２）との間で隣接する前記接続端子（８）は、前記第１間隔（Ｇ１）及び前記第２間隔（Ｇ２）よりも広い第２群間隔（Ｇ１２）を有して配置され、前記モジュール基板（４）に直交する方向（Ｚ）に見た平面視で、前記第１半導体素子（２）の電源端子である第１電源端子（２６）と、複数の前記第１接続端子群（８１）の内の１つである対象端子群（８１Ａ）とが重複し、前記対象端子群（８１Ａ）の中で前記第１半導体素子（２）に電力を供給する前記接続端子（８）と前記第１電源端子（２６）とが接続され、前記平面視で、前記第２半導体素子（３）の電源端子である第２電源端子（３６）と、前記第２接続端子群（８２）とが重複し、前記第２接続端子群（８２）の中で前記第２半導体素子（３）に電力を供給する前記接続端子（８）と前記第２電源端子（３６）とが接続されている。
【００５２】
この構成によれば、対象端子群（８１Ａ）の中で第１半導体素子（２）に電力を供給する接続端子（８）と、第１電源端子（２６）とを、モジュール基板（４）に直交する方向（Ｚ）に沿った短い配線距離で接続することができる。また、第２接続端子群（８２）の中で第２半導体素子（３）に電力を供給する接続端子（８）と、第２電源端子（３６）とも、モジュール基板（４）に直交する方向（Ｚ）に沿った短い配線距離で接続することができる。ここで、対象端子群（８１Ａ）（第１接続端子群（８１））と第２接続端子群（８２）との間には、第２群間隔（Ｇ１２）の隙間が設けられている。このため、下記に説明するように、この隙間を利用して、主基板（５）において第１電源端子（２６）及び第２電源端子（３６）に近い位置に部品を実装することができる。例えば、主基板（５）において、半導体モジュール（１）が実装される実装面（５ａ）と、その反対側の面（５ｂ）との間に、当該反対側の面（５ｂ）と接続端子（８）とを電気的に接続するスルーホール（ＴＨ）が形成される場合がある。このため、当該反対側の面（５ｂ）には、接続端子（８）の配置に応じてスルーホール（ＴＨ）の開口が形成される場合がある。実装面（５ａ）とは反対側の面（５ｂ）において、このような開口に平面視で重複する位置には、部品を実装することができない。しかし、第２群間隔（Ｇ１２）の隙間に相当する領域には、接続端子（８）がないので、そのような開口も形成されない。従って、主基板（５）の実装面（５ａ）とは反対側の面（５ｂ）には、平面視で第２群間隔（Ｇ１２）の隙間に相当する領域に部品を実装することができる。即ち、本構成によれば、半導体モジュール（１）に搭載された半導体素子（２，３）の電源端子（２６，３６）に対して短い配線距離で受動部品（７，７ｆ）を配置することができる。
【００５３】
ここで、前記第１半導体素子（２）は、プロセッサ（２）であり、前記第２半導体素子（３）は、メモリ（３）であると好適である。換言すれば、半導体モジュール（１）は、矩形状のモジュール基板（４）の第１面（４ａ）にプロセッサ（２）とメモリ（３）とが実装され、前記第１面（４ａ）の反対側の第２面（４ｂ）に複数の接続端子（８）が設けられ、前記第２面（４ｂ）を主基板（５）に対向させて前記主基板（５）に実装される半導体モジュール（１）であって、前記第２面（４ｂ）に設けられた複数の前記接続端子（８）には、規則的に配置された複数の接続端子群（８０）が含まれ、複数の前記接続端子群（８０）は、隣接する前記接続端子（８０）が第１間隔（Ｇ１）で並んで格子状に配置された第１接続端子群（８１）を複数含むと共に、複数の前記第１接続端子群（８１）を囲うように、隣接する前記接続端子（８）が第２間隔（Ｇ２）で並んで矩形環状に配置された第２接続端子群（８２）を含み、異なる前記第１接続端子群（８１）の間で隣接する前記接続端子（８）は、前記第１間隔（Ｇ１）及び前記第２間隔（Ｇ２）以上の第１群間隔（Ｇ１１）を有して配置され、前記第１接続端子群（８１）と前記第２接続端子群（８２）との間で隣接する前記接続端子（８）は、前記第１間隔（Ｇ１）及び前記第２間隔（Ｇ２）よりも広い第２群間隔（Ｇ１２）を有して配置され、前記モジュール基板（４）に直交する方向（Ｚ）に見た平面視で、前記プロセッサ（２）の電源端子である第１電源端子（２６）と、複数の前記第１接続端子群（８１）の内の１つである対象端子群（８１Ａ）とが重複し、前記対象端子群（８１Ａ）の中で前記プロセッサ（２）に電力を供給する前記接続端子（８）と前記第１電源端子（２６）とが接続され、前記平面視で、前記メモリ（３）の電源端子である第２電源端子（３６）と、前記第２接続端子群（８２）とが重複し、前記第２接続端子群（８２）の中で前記メモリ（３）に電力を供給する前記接続端子（８）と前記第２電源端子（３６）とが接続されている。
【００５４】
プロセッサ（２）とメモリ（３）とは協働することが多く、プロセッサ（２）とメモリ（３）との間でのみ接続される信号線も多い。従って、プロセッサ（２）とメモリ（３）とを備えた半導体モジュール（１）では、プロセッサ（２）の接続端子（２８）とメモリ（３）の接続端子（３８）との合計よりも少ない接続端子（８）を備えればよい場合が多い。このため、プロセッサ（２）とメモリ（３）とを主基板（５）に実装する場合に比べて、半導体モジュール（１）を主基板（５）に実装する方が配線効率や実装効率が向上する。プロセッサ（２）は消費電流が大きく、多くの電源端子（２６）を備えていることが多い。そして、プロセッサ（２）を構成するダイは、パッケージの中央に配置されているから、例えばプロセッサ（２）の接続端子（２８）がＢＧＡの場合には、電源端子（２６）が中央部に配置されていることが多い。また、大容量化が進むメモリ（３）では、メモリ（３）の内部のメモリセルに均等に電力を供給するために、電源端子（３６）が分散配置されることが多い。プロセッサ（２）の電源端子（２６）やメモリ（３）の電源端子（３６）に対して受動部品（７）を接続する場合、配線距離が長くなり、受動部品（７）の効果が限定的となる可能性がある。しかし、本構成によれば、上述したように、主基板（５）の実装面（５ａ）とは反対側の面（５ｂ）において、平面視で第２群間隔（Ｇ１２）の隙間に相当する領域に受動部品（７）を実装することができる。つまり、モジュール基板（４）及び主基板（５）に直交する方向に沿った短い配線距離でプロセッサ（２）の電源端子（２６）やメモリ（３）の電源端子（３６）に受動部品（７，７ｆ）を接続することができる。
【００５５】
ここで、前記対象端子群（８１Ａ）を第１対象端子群（８１Ａ）とし、複数の前記第１接続端子群（８１）の内、前記第１対象端子群（８１Ａ）とは異なる少なくとも１つを第２対象端子群（８１Ｂ）として、前記平面視で、前記第２電源端子（３６）と前記第２対象端子群（８２）とが重複し、前記第２対象端子群（８１Ｂ）の中で前記メモリ（３）に電力を供給する前記接続端子（８）と前記第２電源端子（３６）とが接続されていると好適である。
【００５６】
第１接続端子群（８１）と第２接続端子群（８２）との間には第２群間隔（Ｇ１２）に亘って接続端子（８）が形成されていない。上述したように、メモリ（３）の電源端子（３６）は第２接続端子群（８２）と平面視で重複している。さらに、メモリ（３）の電源端子（３６）が第１接続端子（８１）の内の１つである第２対象端子群（８１Ｂ）と平面視で重複していると、平面視で第２群間隔（Ｇ１２）の隙間に重複する領域を挟んで両側に、メモリ（３）の電源端子（８）が存在することになる。従って、平面視で第２群間隔（Ｇ１２）の隙間に重複する領域に効率良く、受動部品（７，７ｆ）を配置することができる。
【００５７】
また、前記第２電源端子（３６）が、前記モジュール基板（４）の前記第１面（４ａ）に沿う方向において分散して配置されており、前記第２電源端子（３６）の内の一部と前記第２接続端子群（８２）とが接続され、前記第２電源端子（３６）の内の他の一部と前記第２対象端子群（８１Ｂ）とが接続されていると好適である。
【００５８】
この構成によれば、接続端子（８）が形成されていない第２群間隔（Ｇ１２）の領域を挟んで、第２電源端子（３６）の内の一部と他の一部とが配置されているので、第２群間隔（Ｇ１２）の隙間に重複する領域に適切に受動部品（７，７ｆ）を配置することができる。
【００５９】
また、複数の前記接続端子（８）は、前記第２接続端子群（８２）を囲うように、隣接する前記接続端子（８）が第３間隔（Ｇ３）で並んで矩形環状に配置された第３接続端子群（８３）を含み、前記第２接続端子群（８２）と前記第３接続端子群（８３）との間で隣接する前記接続端子（８０）は、前記第１間隔（Ｇ１）、前記第２間隔（Ｇ２）及び前記第３間隔（Ｇ３）よりも広い第３群間隔（Ｇ１３）を有して配置され、前記平面視で、前記第２電源端子（３６）と前記第３接続端子群（８３）とが重複し、前記第３接続端子群（８３）の中で前記メモリ（３）に電力を供給する前記接続端子（８）と前記第２電源端子（３６）とが接続されていると好適である。
【００６０】
この構成によれば、第３接続端子群（８３）を備えることで、半導体モジュール（１）は、多くの接続端子（８）を設けることができる。さらに、第２接続端子群（８２）と第３接続端子群（８３）との間には、第３群間隔（Ｇ１３）が設けられているので、接続端子（８）の数が増加しても、プロセッサ（２）の電源端子（２６）やメモリ（３）の電源端子（３６）に接続する受動部品（７ｆ）を実装するための領域が提供される。
【００６１】
また、複数の前記接続端子（８）は、前記第２接続端子群（８２）を囲うように、隣接する前記接続端子（８）が第３間隔（Ｇ３）で並んで矩形環状に配置された第３接続端子群（８３）を含む場合に、前記第２電源端子（３６）が、前記モジュール基板（４）の前記第１面（４ａ）に沿う方向において分散して配置されており、前記第２電源端子（３６）の内の一部と前記第２接続端子群（８２）とが接続され、前記第２電源端子（３６）の内の他の一部と前記第３接続端子群（８３）とが接続されていると好適である。
【００６２】
この構成によれば、接続端子（８）が形成されていない第３群間隔（Ｇ１３）の領域を挟んで、第２電源端子（３６）の内の一部と他の一部とが配置されているので、第３群間隔（Ｇ１３）の隙間に重複する領域に適切に受動部品（７，７ｆ）を配置することができる。
【００６３】
また、前記第２群間隔（Ｇ１２）が、前記メモリ（３）のバイパスコンデンサ（７）及びフィルタ（７ｆ）の少なくとも一方が実装可能な大きさ以上に設定されていると好適であり、複数の前記接続端子（８）が前記第３接続端子群（８３）を含み、前記第２接続端子群（８２）と前記第３接続端子群（８３）との間で隣接する前記接続端子（８０）が前記第３群間隔（Ｇ１３）を有して配置されている場合には、前記第３群間隔（Ｇ１３）も、前記メモリ（３）のバイパスコンデンサ（７）及びフィルタ（７ｆ）の少なくとも一方が実装可能な大きさ以上に設定されていると好適である。
【００６４】
この構成によれば、第１接続端子群（８１）と第２接続端子群（８２）との間の領域、及び、第２接続端子群（８２）と第３接続端子群（８３）との間の領域に平面視で重複する主基板（５）の領域に、適切にバイパスコンデンサ（７）及びフィルタ（７ｆ）の少なくとも一方の受動素子を実装することができる。
【００６５】
ここで、前記平面視で、前記プロセッサ（２）の信号端子（２７）と、前記第２接続端子群（８２）とが重複し、前記第２接続端子群（８２）の中で前記プロセッサ（２）の前記信号端子（２７）に対応する前記接続端子（８）と前記信号端子（８）とが接続されていると好適である。
【００６６】
例えばプロセッサ（２）の接続端子（２８）がＢＧＡタイプの場合、信号配線の引き出しを考慮して、信号端子（２８）は中央よりも周辺側に配置されることが多い。上述したように、プロセッサ（２）は、電源端子（２６）が対象端子群（８１Ａ）（第１接続端子群（８１））と平面視で重複するようにモジュール基板（４）に配置されている。さらに、プロセッサ（２）の信号端子（２７）が平面視で第２接続端子群（８２）と重複していると、プロセッサ（２）は、平面視におけるモジュール基板（４）の外形の重心（Ｑ１）と、平面視におけるプロセッサ（２）の外形の重心（Ｑ２）とが、平面視で重複しないようにモジュール基板（４）に配置されることになる。従って、メモリ（３）などの他の半導体素子が配置される位置を適切に確保して半導体モジュール（１）を構成することができる。
【００６７】
また、前記平面視における前記モジュール基板（４）の外形の重心（Ｑ１）を回転対称の基準点として、複数の前記第１接続端子群（８１）及び前記第２接続端子群（８２）は、４回対称の位置関係で配置されていると好適である。
【００６８】
半導体モジュール（１）の接続端子（８）は、ユーザーの仕様に応じて比較的柔軟に設定できるため、例えば接続端子（８）を適宜間引くことによって、受動部品（７，７ｆ）を実装する領域を設けることもできない訳ではない。しかし、プロセッサ（２）やメモリ（３）などの複数の半導体素子を備えた半導体モジュール（１）の面積は比較的大きいため、接続端子（８）が間引かれると、主基板（５）に半導体モジュール（１）を実装した場合に、モジュール基板（４）の基板面に沿った方向における応力の差が大きくなり、機械的強度が低下する場合がある。本構成のように、複数の第１接続端子群（８１）及び第２接続端子群（８２）が、第２群間隔（Ｇ１２）の隙間を有すると共に、４回対称の位置関係で配置されていると、半導体モジュール（１）が実装された際の機械的強度を保持しつつ、受動部品（７，７ｆ）を実装する領域を確保することができる。
【００６９】
また、前記平面視における前記モジュール基板（４）の４つの角部の内の１つの角部を対象角部（ＴＥ）とし、他の３つの角部を非対称角部（ＮＥ）とし、前記プロセッサ（２）は、前記平面視で全ての前記非対称角部（ＮＥ）よりも前記対象角部（ＴＥ）に近い位置に配置され、前記メモリ（３）は、前記平面視で前記対象角部（ＴＥ）を通らない辺（ＮＳ）の側に配置され、前記平面視における複数の前記第１接続端子群（８１）のそれぞれの分布範囲は矩形状であり、４つの前記第１接続端子群（８１）が２行２列で配置され、前記第２接続端子群（８２）は、４つの前記第１接続端子群（８１）を囲んで配置されていると好適である。
【００７０】
この構成によれば、プロセッサ（２）がモジュール基板（４）の１つの角部（対象角部（ＴＥ））の側に寄って配置される。そして、モジュール基板（４）においてプロセッサ（２）が配置されないＬ字状の領域の縦方向及び横方向の一方又はそれぞれに沿って、１つ又は複数のメモリ（３）を配置することができる。即ち、効率よくプロセッサ（２）及びメモリ（３）をモジュール基板（４）に搭載し、平面視でプロセッサ（２）の第１電源端子（２６）と第１対象端子群（８１Ａ）とを重複させ、平面視でメモリ（３）の第２電源端子（３６）と第２端子群（８２）とを重複させることができる。
【００７１】
１つの態様として、上述した何れかの半導体モジュール（１）が、前記主基板（５）の一方側の面である主基板第１面（５ａ）に実装された半導体装置（１０）は、前記主基板（５）が、前記第２電源端子（３６）と接続される前記接続端子（８）と前記平面視で重複する位置に対応して、前記主基板第１面（５ａ）の反対側の主基板第２面（５ｂ）と前記主基板第１面（５ａ）とをつなぐスルーホール（ＴＨ）を備え、前記主基板第２面（５ｂ）において、前記第２接続端子群（８２）に隣接する他の前記接続端子群（８１，８３）と前記第２接続端子群（８２）との間の領域に前記平面視で重複する位置に、前記メモリ（３）のバイパスコンデンサ（７）及びフィルタ（７ｆ）の少なくとも一方が実装されている。
【００７２】
本構成によれば、上述したように、主基板（５）の実装面（５ａ）とは反対側の面（５ｂ）において、平面視で第２群間隔（Ｇ１２）の隙間に相当する領域に受動部品（７）を実装することができる。つまり、モジュール基板（４）及び主基板（５）に直交する方向に沿った短い配線距離でプロセッサ（２）の電源端子（２６）やメモリ（３）の電源端子（３６）に受動部品（７）を接続することができる。
【符号の説明】
【００７３】
１      ：半導体モジュール
２      ：システムＬＳＩ（プロセッサ、第１半導体素子）
３      ：メモリ（第２半導体素子）
４      ：モジュール基板
４ａ    ：モジュール基板第１面（モジュール基板の第１面）
４ｂ    ：モジュール基板第２面（モジュール基板の第２面）
５      ：主基板
５ａ    ：主基板第１面
５ｂ    ：主基板第２面
７      ：バイパスコンデンサ
７ｆ    ：フィルタ
８      ：接続端子
１０    ：半導体装置
２６    ：プロセッサ電源端子（プロセッサの電源端子、第１電源端子）
２７    ：プロセッサ信号端子（プロセッサの信号端子）
３１    ：第１メモリ電源端子（メモリの電源端子、第２電源端子）
３２    ：第２メモリ電源端子（メモリの電源端子、第２電源端子）
３３    ：第３メモリ電源端子（メモリの電源端子、第２電源端子）
３６    ：メモリ電源端子（メモリの電源端子、第２電源端子）
３７    ：メモリ信号端子
３９    ：グラウンド端子
８０    ：接続端子群
８１    ：第１接続端子群
８１Ａ  ：第１対象端子群（対象端子群）
８１Ｂ  ：第２対象端子群
８２    ：第２接続端子群
８３    ：第３接続端子群
Ｇ１    ：第１間隔
Ｇ２    ：第２間隔
Ｇ３    ：第３間隔
Ｇ１１  ：第１群間隔
Ｇ１２  ：第２群間隔
Ｇ１３  ：第３群間隔
ＮＥ    ：非対称角部
ＮＳ    ：非対象辺（対象角部を通らない辺）
Ｑ１    ：重心（平面視におけるモジュール基板の外形の重心）
ＴＥ    ：対象角部
ＴＨ    ：スルーホール
Ｚ      ：モジュール基板に直交する方向
【図１】
2020183802.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2020183802.tif 000007
【図６】
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【図７】
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【図８】
2020183802.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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2020183802.tif 000016
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