(57)【要約】  本開示の増幅回路は、第１のノードに接続されたドレインを有する第１のトランジスタと、第２のノードに接続されたドレインを有する第２のトランジスタと、電流源と、第３のノードに接続されたゲートと、第１のノードに接続されたソースと、電源に接続されたドレインとを有する第３のトランジスタと、第３のノードに接続されたゲートと、第２のノードに接続されたソースと、電源に接続されたドレインとを有する第４のトランジスタと、複数の回路とを備える。複数の回路のそれぞれは、第４のノードに接続されたゲートと、第２のノードに接続されたソースとを有する第５のトランジスタと、第４のノードに接続されたゲートと、第１のノードに接続されたソースとを有する第６のトランジスタと、電源と第５および第６のトランジスタのドレインとの間に挿入された共振回路とを有する。
2019142526.tif 000002
【特許請求の範囲】
【請求項１】
ソースと、第１のノードに接続されたドレインとを有する第１のトランジスタと、
ソースと、第２のノードに接続されたドレインとを有する第２のトランジスタと、
前記第１のトランジスタのソースおよび前記第２のトランジスタのソースに接続された電流源と、
第３のノードに接続されたゲートと、前記第１のノードに接続されたソースと、電源に接続されたドレインとを有する第３のトランジスタと、
前記第３のノードに接続されたゲートと、前記第２のノードに接続されたソースと、前記電源に接続されたドレインとを有する第４のトランジスタと、
前記第１のノードおよび前記第２のノードに接続された複数の回路と、
制御回路と
を備え、
前記複数の回路のそれぞれは、
ドレインと、第４のノードに接続されたゲートと、前記第２のノードに接続されたソースとを有する第５のトランジスタと、
ドレインと、前記第４のノードに接続されたゲートと、前記第１のノードに接続されたソースとを有する第６のトランジスタと、
前記電源と、前記第５のトランジスタのドレインおよび前記第６のトランジスタのドレインとの間に挿入された共振回路と
を有し、
前記制御回路は、前記第３のノードに第１の制御電圧を印加し、前記複数の回路の前記第４のノードに複数の第２の制御電圧をそれぞれ印加することが可能である
増幅回路。
【請求項２】
前記複数の回路は、第１の回路を含み、
前記制御回路は、
前記第１の回路の前記第４のノードに印加される前記第２の制御電圧を、前記第５のトランジスタおよび前記第６のトランジスタに電流を流す第１の電圧に設定可能であり、
前記複数の回路のうちの前記第１の回路以外の回路のそれぞれの前記第４のノードに印加される前記第２の制御電圧を、前記第５のトランジスタおよび前記第６のトランジスタをオフ状態にする所定のオフ電圧に設定可能である
請求項１に記載の増幅回路。
【請求項３】
前記制御回路は、前記第１の制御電圧を、前記第１のトランジスタおよび前記第２のトランジスタに電流を流す第２の電圧に設定可能である
請求項２に記載の増幅回路。
【請求項４】
前記制御回路は、前記第１の電圧および前記第２の電圧の電圧差を制御可能である
請求項３に記載の増幅回路。
【請求項５】
出力回路をさらに備え、
前記複数の回路のそれぞれにおける前記第５のトランジスタのドレインは第１の出力端子に接続され、
前記複数の回路のそれぞれにおける前記第６のトランジスタのドレインは第２の出力端子に接続され、
前記出力回路は、前記第１の回路の前記第１の出力端子から出力される信号および前記第２の出力端子から出力される信号を含む１対の信号を出力することが可能である
請求項２に記載の増幅回路。
【請求項６】
前記共振回路は、
前記電源と前記第５のトランジスタのドレインとの間に挿入された第１のインダクタと、
前記電源と前記第６のトランジスタのドレインとの間に挿入された第２のインダクタと
を有する
請求項１に記載の増幅回路。
【請求項７】
前記共振回路は、前記第５のトランジスタのドレインと前記第６のトランジスタのドレインとの間に挿入された容量素子を有する
請求項１に記載の増幅回路。
【請求項８】
前記容量素子は、容量値を変更可能なものであり、
前記制御回路は、さらに、前記容量素子の前記容量値を設定可能である
請求項７に記載の増幅回路。
【請求項９】
第１の抵抗素子と、
第２の抵抗素子と
をさらに備え、
前記電流源は、前記第１の抵抗素子を介して前記第１のトランジスタのソースに接続され、前記第２の抵抗素子を介して前記第２のトランジスタのソースに接続された
請求項１に記載の増幅回路。
【請求項１０】
前記第１の抵抗素子および前記第２の抵抗素子は、抵抗値を変更可能なものであり、
前記制御回路は、さらに、前記第１の抵抗素子の前記抵抗値および前記第２の抵抗素子の前記抵抗値を設定可能である
請求項９に記載の増幅回路。
【請求項１１】
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記複数の回路における前記第５のトランジスタ、および前記複数の回路における前記第６のトランジスタは、同じ導電型のトランジスタである
請求項１に記載の増幅回路。
【請求項１２】
入力された単相信号に基づいて差動信号を生成可能な単相差動変換回路と、
前記差動信号が供給される第１の端子および第２の端子を有し、前記差動信号を増幅可能な増幅回路と、
発振回路と、
前記増幅回路の出力信号と前記発振回路の出力信号をミキシングするミキサ回路と
を備え、
前記増幅回路は、
ソースと、前記第１の端子に接続されたゲートと、第１のノードに接続されたドレインとを有する第１のトランジスタと、
ソースと、前記第２の端子に接続されたゲートと、第２のノードに接続されたドレインとを有する第２のトランジスタと、
前記第１のトランジスタのソースおよび前記第２のトランジスタのソースに接続された電流源と、
第３のノードに接続されたゲートと、前記第１のノードに接続されたソースと、電源に接続されたドレインとを有する第３のトランジスタと、
前記第３のノードに接続されたゲートと、前記第２のノードに接続されたソースと、前記電源に接続されたドレインとを有する第４のトランジスタと、
前記第１のノードおよび前記第２のノードに接続された複数の回路と、
出力回路と、
制御回路と
を有し、
前記複数の回路のそれぞれは、
第１の出力端子に接続されたドレインと、第４のノードに接続されたゲートと、前記第２のノードに接続されたソースとを有する第５のトランジスタと、
第２の出力端子に接続されたドレインと、前記第４のノードに接続されたゲートと、前記第１のノードに接続されたソースとを有する第６のトランジスタと、
前記電源と、前記第５のトランジスタのドレインおよび前記第６のトランジスタのドレインとの間に挿入された共振回路と
を有し、
前記制御回路は、前記第３のノードに第１の制御電圧を印加し、前記複数の回路の前記第４のノードに複数の第２の制御電圧をそれぞれ印加することが可能であり、
前記出力回路は、前記複数の回路のうちのいずれか１つの回路の前記第１の出力端子から出力される信号および前記第２の出力端子から出力される信号を含む１対の信号を出力することが可能である
受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、信号を増幅する増幅回路、およびそのような増幅回路を有する受信回路に関する。
【背景技術】
【０００２】
増幅回路は、しばしば、使用する周波数帯を切り替え可能に構成される。例えば、特許文献１には、カスコードトランジスタをオンオフさせることにより、使用する利得トランジスタを切り替える増幅回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２０１５−５３４４２０号公報
【発明の概要】
【０００４】
ところで、半導体回路は、一般に、低い電源電圧で動作できることが望まれており、増幅回路においても、低い電源電圧で動作できることが期待されている。
【０００５】
低い電源電圧で動作可能な増幅回路および受信回路を提供することが望ましい。
【０００６】
本開示の一実施の形態における増幅回路は、第１のトランジスタと、第２のトランジスタと、電流源と、第３のトランジスタと、第４のトランジスタと、複数の回路と、制御回路とを備えている。第１のトランジスタは、ソースと、第１のノードに接続されたドレインとを有するものである。第２のトランジスタは、ソースと、第２のノードに接続されたドレインとを有するものである。電流源は、第１のトランジスタのソースおよび第２のトランジスタのソースに接続されたものである。第３のトランジスタは、第３のノードに接続されたゲートと、第１のノードに接続されたソースと、電源に接続されたドレインとを有するものである。第４のトランジスタは、第３のノードに接続されたゲートと、第２のノードに接続されたソースと、電源に接続されたドレインとを有するものである。複数の回路のそれぞれは、第５のトランジスタと、第６のトランジスタと、共振回路とを有している。第５のトランジスタは、ドレインと、第４のノードに接続されたゲートと、第２のノードに接続されたソースとを有するものである。第６のトランジスタは、ドレインと、第４のノードに接続されたゲートと、第１のノードに接続されたソースとを有するものである。共振回路は、電源と、第５のトランジスタのドレインおよび第６のトランジスタのドレインとの間に挿入されたものである。制御回路は、第３のノードに第１の制御電圧を印加し、複数の回路の第４のノードに複数の第２の制御電圧をそれぞれ印加することが可能なものである。
【０００７】
本開示の一実施の形態における受信回路は、単相差動変換回路と、増幅回路と、発振回路と、ミキサ回路とを備えている。単相差動変換回路は、入力された単相信号に基づいて差動信号を生成可能なものである。増幅回路は、差動信号が供給される第１の端子および第２の端子を有し、差動信号を増幅可能なものである。ミキサ回路は、増幅回路の出力信号と発振回路の出力信号をミキシングするものである。増幅回路は、第１のトランジスタと、第２のトランジスタと、電流源と、第３のトランジスタと、第４のトランジスタと、複数の回路と、出力回路と、制御回路とを備えている。第１のトランジスタは、ソースと、第１の端子に接続されたゲートと、第１のノードに接続されたドレインとを有するものである。第２のトランジスタは、ソースと、第２の端子に接続されたゲートと、第２のノードに接続されたドレインとを有するものである。電流源は、第１のトランジスタのソースおよび第２のトランジスタのソースに接続されたものである。第３のトランジスタは、第３のノードに接続されたゲートと、第１のノードに接続されたソースと、電源に接続されたドレインとを有するものである。第４のトランジスタは、第３のノードに接続されたゲートと、第２のノードに接続されたソースと、電源に接続されたドレインとを有するものである。複数の回路のそれぞれは、第５のトランジスタと、第６のトランジスタと、共振回路とを有している。第５のトランジスタは、第１の出力端子に接続されたドレインと、第４のノードに接続されたゲートと、第２のノードに接続されたソースとを有するものである。第６のトランジスタは、第２の出力端子に接続されたドレインと、第４のノードに接続されたゲートと、第１のノードに接続されたソースとを有するものである。共振回路は、電源と、第５のトランジスタのドレインおよび第６のトランジスタのドレインとの間に挿入されたものである。制御回路は、第３のノードに第１の制御電圧を印加し、複数の回路の第４のノードに複数の第２の制御電圧をそれぞれ印加することが可能なものである。出力回路は、複数の回路のうちのいずれか１つの回路の第１の出力端子から出力される信号および第２の出力端子から出力される信号を含む１対の信号を出力することが可能である。
【０００８】
本開示の一実施の形態における増幅回路および受信回路では、第１のトランジスタのドレインが第１のノードに接続され、第２のトランジスタのドレインが第２のノードに接続される。第３のトランジスタのソースは第１のノードに接続され、第３のトランジスタのドレインは電源に接続される。第４のトランジスタのソースは第２のノードに接続され、第４のトランジスタのドレインは電源に接続される。第３のトランジスタおよび第４のトランジスタのゲートには、第１の制御電圧が印加される。複数の回路のそれぞれにおいて、第５のトランジスタのソースは第２のノードに接続され、第６のトランジスタのソースは第１のノードに接続され、共振回路は、電源と、第５のトランジスタのドレインおよび第６のトランジスタのドレインとの間に挿入される。複数の回路の第４のノードには、複数の第２の制御電圧がそれぞれ印加される。
【０００９】
本開示の一実施の形態における増幅回路および受信回路によれば、第１のトランジスタのドレインを第１のノードに接続し、第２のトランジスタのドレインを第２のノードに接続し、複数の回路のそれぞれにおいて、第５のトランジスタのソースを第２のノードに接続し、第６のトランジスタのソースを第１のノードに接続し、共振回路を、電源と、第５のトランジスタのドレインおよび第６のトランジスタのドレインとの間に挿入したので、低い電源電圧で動作することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
【図面の簡単な説明】
【００１０】
【図１】本開示の実施の形態に係る受信回路の一構成例を表すブロック図である。
【図２Ａ】図１に示した増幅回路における利得制御動作の一例を表す説明図である。
【図２Ｂ】図１に示した増幅回路における利得制御動作の他の例を表す説明図である。
【図３】図１に示した増幅回路における帯域選択動作の一例を表す説明図である。
【図４】図１に示した増幅回路の一構成例を表す回路図である。
【図５】図４に示した増幅回路の一動作例を表す説明図である。
【図６】比較例に係る増幅回路の一構成例を表す回路図である。
【図７】変形例に係る増幅回路の一構成例を表す回路図である。
【図８】他の変形例に係る増幅回路の一構成例を表す回路図である。
【図９】他の変形例に係る増幅回路の一構成例を表す回路図である。
【図１０】他の変形例に係る増幅回路の一構成例を表す回路図である。
【図１１】他の変形例に係る受信回路の一構成例を表すブロック図である。
【発明を実施するための形態】
【００１１】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。
【００１２】
＜実施の形態＞
［構成例］
図１は、一実施の形態に係る受信回路（受信回路１）の一構成例を表すものである。受信回路１は、無線通信に用いられる受信フロントエンド回路である。受信回路１は、単相差動変換回路１０と、増幅回路２０と、発振回路３０と、ミキサ回路４０と、受信制御回路５０とを備えている。
【００１３】
単相差動変換回路１０は、アンテナ９から供給された単相信号である信号Ｓｒｆを、差動信号である信号Ｓｒｆ２に変換するものである。そして、単相差動変換回路１０は、この信号Ｓｒｆ２を増幅回路２０に供給するようになっている。
【００１４】
増幅回路２０は、受信制御回路５０から供給された制御信号に基づいて、入力端子ＩＮＰ，ＩＮＮに供給された信号Ｓｒｆ２を増幅することにより信号Ｓｒｆ４を生成するものである。増幅回路２０は、可変利得アンプ（ＲＦＶＧＡ；Radio Frequency Variable Gain Amplifier）２１と、３つのスイッチ２２（スイッチ２２Ａ，２２Ｂ，２２Ｃ）と、３つの同調回路２３（同調回路２３Ａ，２３Ｂ，２３Ｃ）と、３つのスイッチ２４（スイッチ２４Ａ，２４Ｂ，２４Ｃ）と、増幅制御回路２５とを有している。
【００１５】
可変利得アンプ２１は、信号Ｓｒｆ２を増幅することにより信号Ｓｒｆ３を生成するものである。可変利得アンプ２１は、後述するように、増幅制御回路２５から供給された制御信号（後述する利得制御電圧ΔＶ）に基づいて、利得Ｇを変化させることができるように構成されている。
【００１６】
図２Ａ，２Ｂは、可変利得アンプ２１の一動作例を表すものである。可変利得アンプ２１は、図２Ａに示したように、利得制御電圧ΔＶ（後述）に応じて離散的（段階的）に利得Ｇを変化させるようにしてもよいし、図２Ｂに示したように、利得制御電圧ΔＶに応じて連続的に利得Ｇを変化させるようにしてもよい。
【００１７】
スイッチ２２Ａは、増幅制御回路２５から供給された制御信号に基づいてオンオフ可能に構成され、オン状態になることにより、可変利得アンプ２１から出力された信号Ｓｒｆ３を同調回路２３Ａに供給するものである。同様に、スイッチ２２Ｂは、増幅制御回路２５から供給された制御信号に基づいてオンオフ可能に構成され、オン状態になることにより、可変利得アンプ２１から出力された信号Ｓｒｆ３を同調回路２３Ｂに供給するものである。スイッチ２２Ｃは、増幅制御回路２５から供給された制御信号に基づいてオンオフ可能に構成され、オン状態になることにより、可変利得アンプ２１から出力された信号Ｓｒｆ３を同調回路２３Ｃに供給するものである。
【００１８】
同調回路２３Ａは、ＬＣ共振回路を含んで構成され、スイッチ２２Ａを介して供給された信号Ｓｒｆ３に基づいて信号Ｓｒｆ３Ａを生成し、その信号Ｓｒｆ３Ａを出力端子ＡＰ，ＡＮから出力するものである。同様に、同調回路２３Ｂは、ＬＣ共振回路を含んで構成され、スイッチ２２Ｂを介して供給された信号Ｓｒｆ３に基づいて信号Ｓｒｆ３Ｂを生成し、その信号Ｓｒｆ３Ｂを出力端子ＢＰ，ＢＮから出力するものである。同調回路２３Ｃは、ＬＣ共振回路を含んで構成され、スイッチ２２Ｃを介して供給された信号Ｓｒｆ３に基づいて信号Ｓｒｆ３Ｃを生成し、その信号Ｓｒｆ３Ｃを出力端子ＣＰ，ＣＮから出力するものである。同調回路２３Ａ，２３Ｂ，２３Ｃにおける共振周波数は、互いに異なる周波数に設定されている。また、同調回路２３Ａ，２３Ｂ，２３Ｃのそれぞれは、後述する可変容量素子により、共振周波数を変化させることができるように構成されている。
【００１９】
スイッチ２４Ａは、増幅制御回路２５から供給された制御信号に基づいてオンオフ可能に構成され、オン状態になることにより、同調回路２３Ａから出力された信号Ｓｒｆ３Ａを信号Ｓｒｆ４としてミキサ回路４０に供給するものである。同様に、スイッチ２４Ｂは、増幅制御回路２５から供給された制御信号に基づいてオンオフ可能に構成され、オン状態になることにより、同調回路２３Ｂから出力された信号Ｓｒｆ３Ｂを信号Ｓｒｆ４としてミキサ回路４０に供給するものである。スイッチ２４Ｃは、増幅制御回路２５から供給された制御信号に基づいてオンオフ可能に構成され、オン状態になることにより、同調回路２３Ｃから出力された信号Ｓｒｆ３Ｃを信号Ｓｒｆ４としてミキサ回路４０に供給するものである。
【００２０】
増幅制御回路２５は、受信制御回路５０からの指示に基づいて、増幅回路２０における増幅動作を制御するものである。
【００２１】
具体的には、増幅制御回路２５は、受信制御回路５０からの指示に基づいて、３つの同調回路２３Ａ，２３Ｂ，２３Ｃのうちの使用する同調回路２３を選択する。例えば、増幅制御回路２５は、同調回路２３Ａを使用する場合には、スイッチ２２Ａ，２４Ａをオン状態にするとともに、スイッチ２２Ｂ，２２Ｃ，２４Ｂ，２４Ｃをオフ状態にする。また、増幅制御回路２５は、同調回路２３Ｂを使用する場合には、スイッチ２２Ｂ，２４Ｂをオン状態にするとともに、スイッチ２２Ａ，２２Ｃ，２４Ａ，２４Ｃをオフ状態にする。また、増幅制御回路２５は、同調回路２３Ｃを使用する場合には、スイッチ２２Ｃ，２４Ｃをオン状態にするとともに、スイッチ２２Ａ，２２Ｂ，２４Ａ，２４Ｃをオフ状態にする。受信回路１では、このように使用する同調回路２３を選択することにより、受信したい信号の周波数帯域の対域外における、いわゆる妨害波となる信号を効果的に除去することができるようになっている。
【００２２】
また、増幅制御回路２５は、受信制御回路５０からの指示に基づいて、可変利得アンプ２１における利得Ｇを制御する機能をも有している。このように、利得Ｇを制御することにより、増幅回路２０は、例えば、受信信号強度や、妨害波の信号強度に応じて、ミキサ回路４０に供給される信号Ｓｒｆ４の信号振幅を最適な振幅に設定することができるようになっている。
【００２３】
図３は、増幅回路２０における一動作例を模式的に表すものである。同調回路２３Ａ，２３Ｂ，２３Ｃのそれぞれは、共振周波数を変化させることにより、利得特性を周波数方向にシフトさせることができる。この例では、同調回路２３Ｂにおける共振周波数は、同調回路２３Ａにおける共振周波数よりも高く、同調回路２３Ｃにおける共振周波数は、同調回路２３Ｂにおける共振周波数よりも高い。受信回路１は、このように同調回路２３を選択することにより、いわゆる妨害波となる信号を効果的に除去しつつ、受信可能な周波数範囲を広くすることできるようになっている。
【００２４】
発振回路３０は、無線通信の搬送波に対応する周波数を有する、いわゆるローカル信号である信号ＳＬＯを生成するものである。信号ＳＬＯは、例えば差動信号である。発振回路３０は、例えば、ＰＬＬ（Phase Locked Loop）を用いた周波数シンセサイザにより構成され、受信制御回路５０から供給された制御信号に基づいて、信号ＳＬＯの周波数を変更することができるようになっている。
【００２５】
ミキサ回路４０は、信号Ｓｒｆ４に基づいて、いわゆるＩＦ（Intermediate Frequency）信号である信号Ｓｉｆを生成するものである。ミキサ回路４０は、２つのミキサ４０Ａ，４０Ｂを有している。ミキサ４０Ａは、差動信号である信号Ｓｒｆ４を構成する２つの信号のうちの一方と、信号ＳＬＯとをミキシングしてダウンコンバートすることにより、搬送波に重畳されている信号成分を抽出するものである。ミキサ４０Ｂは、信号Ｓｒｆ４を構成する２つの信号のうちの他方と、信号ＳＬＯとをミキシングしてダウンコンバートすることにより、搬送波に重畳されている信号成分を抽出するものである。そして、ミキサ回路４０は、２つのミキサ４０Ａ，４０Ｂにおいて抽出された信号成分を、信号Ｓｉｆとして出力するようになっている。
【００２６】
受信制御回路５０は、増幅回路２０および発振回路３０に制御信号を供給する行うことにより、受信回路１における受信動作を制御するものである。
【００２７】
図４は、増幅回路２０のより具体的な回路構成の一例を表すものである。この図４では、図１におけるスイッチ２４Ａ，２４Ｂ，２４Ｃの図示を省いている。増幅回路２０は、トランジスタＴＲ１，ＴＲ２と、電流源ＣＳと、トランジスタＴＲ３，ＴＲ４と、トランジスタＴＲ５Ａ，ＴＲ６Ａと、インダクタＬ１Ａ，Ｌ２Ａと、可変容量素子ＣＡＰＡと、トランジスタＴＲ５Ｂ，ＴＲ６Ｂと、インダクタＬ１Ｂ，Ｌ２Ｂと、可変容量素子ＣＡＰＢと、トランジスタＴＲ５Ｃ，ＴＲ６Ｃと、インダクタＬ１Ｃ，Ｌ２Ｃと、可変容量素子ＣＡＰＣとを有している。
【００２８】
トランジスタＴＲ１，ＴＲ２は、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタである。トランジスタＴＲ１，ＴＲ２は、可変利得アンプ２１の入力段の差動対を構成し、トランジスタＴＲ１，ＴＲ２のゲートには、単相差動変換回路１０から出力された信号Ｓｒｆ２が供給される。トランジスタＴＲ１のゲートは増幅回路２０の入力端子ＩＮＰに接続され、ドレインはノードＮ１に接続され、ソースはトランジスタＴＲ２のソースに接続されるとともに電流源ＣＳに接続される。トランジスタＴＲ２のゲートは増幅回路２０の入力端子ＩＮＮに接続され、ドレインはノードＮ２に接続され、ソースはトランジスタＴＲ１のソースに接続されるとともに電流源ＣＳに接続される。
【００２９】
電流源ＣＳは、所定の電流値の電流を流す定電流源であり、一端はトランジスタＴＲ１，ＴＲ２のソースに接続され、他端は接地される。
【００３０】
トランジスタＴＲ３，ＴＲ４は、Ｎ型のＭＯＳトランジスタである。トランジスタＴＲ３のゲートには利得制御電圧ＶＣＴＬ１が供給され、ドレインには電源電圧ＶＤＤが供給され、ソースはノードＮ１に接続される。トランジスタＴＲ４のゲートには利得制御電圧ＶＣＴＬ１が供給され、ドレインには電源電圧ＶＤＤが供給され、ソースはノードＮ２に接続される。
【００３１】
トランジスタＴＲ５Ａ，ＴＲ６Ａは、図１に示したスイッチ２２Ａを構成する。トランジスタＴＲ５Ａ，ＴＲ６Ａは、Ｎ型のＭＯＳトランジスタである。トランジスタＴＲ５Ａのゲートには制御電圧ＶＡが供給され、ドレインはインダクタＬ１Ａの他端および可変容量素子ＣＡＰＡの一端に接続され、ソースはノードＮ２に接続される。トランジスタＴＲ６Ａのゲートには制御電圧ＶＡが供給され、ドレインはインダクタＬ２Ａの他端および可変容量素子ＣＡＰＡの他端に接続され、ソースはノードＮ１に接続される。制御電圧ＶＡは、後述するように、利得制御電圧ＶＣＴＬ２または接地電圧ＶＳＳに選択的に設定される。制御電圧ＶＡが利得制御電圧ＶＣＴＬ２に設定された場合には、スイッチ２２Ａはオン状態になり、トランジスタＴＲ５Ａ，ＴＲ６Ａはいわゆるカスコードトランジスタとして機能する。また、制御電圧ＶＡが接地電圧ＶＳＳに設定された場合には、スイッチ２２Ａはオフ状態になる。
【００３２】
インダクタＬ１Ａ，Ｌ２Ａ、および可変容量素子ＣＡＰＡは、図１に示した同調回路２３Ａを構成する。インダクタＬ１Ａの一端には電源電圧ＶＤＤが供給され、他端は同調回路２３Ａの出力端子ＡＰに接続される。インダクタＬ２Ａの一端には電源電圧ＶＤＤが供給され、他端は同調回路２３Ａの出力端子ＡＮに接続される。可変容量素子ＣＡＰＡは、容量値制御電圧ＶＣＡＰＡに基づいて容量値を変化させることができるものであり、一端は同調回路２３Ａの出力端子ＡＰに接続され、他端は同調回路２３Ａの出力端子ＡＮに接続される。同調回路２３Ａの共振周波数は、インダクタＬ１Ａ，Ｌ２Ａのインダクタンス、および可変容量素子ＣＡＰＡの容量値により定まるようになっている。
【００３３】
トランジスタＴＲ５Ｂ，ＴＲ６Ｂは、図１に示したスイッチ２２Ｂを構成する。トランジスタＴＲ５Ｂ，ＴＲ６Ｂは、Ｎ型のＭＯＳトランジスタである。トランジスタＴＲ５Ｂのゲートには制御電圧ＶＢが供給され、ドレインはインダクタＬ１Ｂの他端および可変容量素子ＣＡＰＢの一端に接続され、ソースはノードＮ２に接続される。トランジスタＴＲ６Ｂのゲートには制御電圧ＶＢが供給され、ドレインはインダクタＬ２Ｂの他端および可変容量素子ＣＡＰＢの他端に接続され、ソースはノードＮ１に接続される。制御電圧ＶＢは、制御電圧ＶＡと同様に、利得制御電圧ＶＣＴＬ２または接地電圧ＶＳＳに選択的に設定される。
【００３４】
インダクタＬ１Ｂ，Ｌ２Ｂ、および可変容量素子ＣＡＰＢは、図１に示した同調回路２３Ｂを構成する。インダクタＬ１Ｂの一端には電源電圧ＶＤＤが供給され、他端は同調回路２３Ｂの出力端子ＢＰに接続される。インダクタＬ２Ｂの一端には電源電圧ＶＤＤが供給され、他端は同調回路２３Ｂの出力端子ＢＮに接続される。可変容量素子ＣＡＰＢは、容量値制御電圧ＶＣＡＰＢに基づいて容量値を変化させることができるものであり、一端は同調回路２３Ｂの出力端子ＢＰに接続され、他端は同調回路２３Ｂの出力端子ＢＮに接続される。同調回路２３Ｂの共振周波数は、インダクタＬ１Ｂ，Ｌ２Ｂのインダクタンス、および可変容量素子ＣＡＰＢの容量値により定まるようになっている。
【００３５】
トランジスタＴＲ５Ｃ，ＴＲ６Ｃは、図１に示したスイッチ２２Ｃを構成する。トランジスタＴＲ５Ｃ，ＴＲ６Ｃは、Ｎ型のＭＯＳトランジスタである。トランジスタＴＲ５Ｃのゲートには制御電圧ＶＣが供給され、ドレインはインダクタＬ１Ｃの他端および可変容量素子ＣＡＰＣの一端に接続され、ソースはノードＮ２に接続される。トランジスタＴＲ６Ｃのゲートには制御電圧ＶＣが供給され、ドレインはインダクタＬ２Ｃの他端および可変容量素子ＣＡＰＣの他端に接続され、ソースはノードＮ１に接続される。制御電圧ＶＣは、制御電圧ＶＡと同様に、利得制御電圧ＶＣＴＬ２または接地電圧ＶＳＳに選択的に設定される。
【００３６】
インダクタＬ１Ｃ，Ｌ２Ｃ、および可変容量素子ＣＡＰＣは、図１に示した同調回路２３Ｃを構成する。インダクタＬ１Ｃの一端には電源電圧ＶＤＤが供給され、他端は同調回路２３Ｃの出力端子ＣＰに接続される。インダクタＬ２Ｃの一端には電源電圧ＶＤＤが供給され、他端は同調回路２３Ｃの出力端子ＣＮに接続される。可変容量素子ＣＡＰＣは、容量値制御電圧ＶＣＡＰＣに基づいて容量値を変化させることができるものであり、一端は同調回路２３Ｃの出力端子ＣＰに接続され、他端は同調回路２３Ｃの出力端子ＣＮに接続される。同調回路２３Ｃの共振周波数は、インダクタＬ１Ｃ，Ｌ２Ｃのインダクタンス、および可変容量素子ＣＡＰＣの容量値により定まるようになっている。
【００３７】
増幅制御回路２５は、受信制御回路５０から供給された制御信号に基づいて、利得制御電圧ＶＣＴＬ１、制御電圧ＶＡ，ＶＢ，ＶＣ、および容量値制御電圧ＶＣＡＰＡ，ＶＣＡＰＢ，ＶＣＡＰＣを生成するものである。増幅制御回路２５は、利得制御回路２６と、選択制御回路２７と、インバータＩＶＡと、スイッチ２８Ａ，２９Ａと、インバータＩＶＢと、スイッチ２８Ｂ，２９Ｂと、インバータＩＶＣと、スイッチ２８Ｃ，２９Ｃとを有している。
【００３８】
利得制御回路２６は、利得制御電圧ＶＣＴＬ１および利得制御電圧ＶＣＴＬ２を生成するものである。増幅回路２０における利得Ｇは、利得制御電圧ＶＣＴＬ１および利得制御電圧ＶＣＴＬ２の電圧差である利得制御電圧ΔＶ（＝ＶＣＴＬ１−ＶＣＴＬ２）により設定される。利得制御回路２６は、離散的（段階的）な利得制御電圧ΔＶを生成してもよいし、連続的な利得制御電圧ΔＶを生成してもよい。利得制御回路２６が離散的（段階的）な利得制御電圧ΔＶを生成する場合には、増幅回路２０の利得Ｇは、図２Ａに示したように離散的（段階的）に変化する。また、利得制御回路２６が連続的な利得制御電圧ΔＶを生成する場合には、増幅回路２０の利得Ｇは、図２Ｂに示したように連続的に変化する。この例では、利得制御電圧ΔＶを低くすることにより、増幅回路２０の利得Ｇを高くすることができるようになっている。
【００３９】
選択制御回路２７は、選択制御信号ＳＥＬＡ，ＳＥＬＢ，ＳＥＬＣを生成することにより、３つの同調回路２３Ａ，２３Ｂ，２３Ｃのうちの使用する同調回路２３を選択するものである。具体的には、選択制御回路２７は、同調回路２３Ａを選択する場合には、選択制御信号ＳＥＬＡを低レベル（アクティブ）にするとともに、選択制御信号ＳＥＬＢ，ＳＥＬＣを高レベル（非アクティブ）にする。また、選択制御回路２７は、同調回路２３Ｂを選択する場合には、選択制御信号ＳＥＬＢを低レベル（アクティブ）にするとともに、選択制御信号ＳＥＬＡ，ＳＥＬＣを高レベル（非アクティブ）にする。また、選択制御回路２７は、同調回路２３Ｃを選択する場合には、選択制御信号ＳＥＬＣを低レベル（アクティブ）にするとともに、選択制御信号ＳＥＬＡ，ＳＥＬＢを高レベル（非アクティブ）にするようになっている。
【００４０】
インバータＩＶＡは、選択制御信号ＳＥＬＡに基づいて、選択制御信号ＳＥＬＡの反転信号を生成するものである。スイッチ２８Ａは、選択制御信号ＳＥＬＡに基づいてオンオフ可能に構成され、オン状態になることにより、接地電圧ＶＳＳを制御電圧ＶＡとして出力するものである。このスイッチ２８Ａは、この例では、選択制御信号ＳＥＬＡが高レベルのときにオン状態になるものである。スイッチ２９Ａは、インバータＩＶＡの出力信号に基づいてオンオフ可能に構成され、オン状態になることにより、利得制御電圧ＶＣＴＬ２を制御電圧ＶＡとして出力するものである。このスイッチ２９Ａは、この例では、選択制御信号ＳＥＬＡが低レベルのときにオン状態になるものである。この構成により、増幅制御回路２５は、同調回路２３Ａを選択する場合には、選択制御信号ＳＥＬＡを低レベル（アクティブ）にすることにより、利得制御電圧ＶＣＴＬ２を制御電圧ＶＡとして出力する。また、増幅制御回路２５は、同調回路２３Ａを選択しない場合には、選択制御信号ＳＥＬＡを高レベル（非アクティブ）にすることにより、接地電圧ＶＳＳを制御電圧ＶＡとして出力するようになっている。
【００４１】
インバータＩＶＢは、選択制御信号ＳＥＬＢに基づいて、選択制御信号ＳＥＬＢの反転信号を生成するものである。スイッチ２８Ｂは、選択制御信号ＳＥＬＢに基づいてオンオフ可能に構成され、オン状態になることにより、接地電圧ＶＳＳを制御電圧ＶＢとして出力するものである。このスイッチ２８Ｂは、この例では、選択制御信号ＳＥＬＢが高レベルのときにオン状態になるものである。スイッチ２９Ｂは、インバータＩＶＢの出力信号に基づいてオンオフ可能に構成され、オン状態になることにより、利得制御電圧ＶＣＴＬ２を制御電圧ＶＢとして出力するものである。このスイッチ２９Ｂは、この例では、選択制御信号ＳＥＬＢが低レベルのときにオン状態になるものである。この構成により、増幅制御回路２５は、同調回路２３Ｂを選択する場合には、選択制御信号ＳＥＬＢを低レベル（アクティブ）にすることにより、利得制御電圧ＶＣＴＬ２を制御電圧ＶＢとして出力する。また、増幅制御回路２５は、同調回路２３Ｂを選択しない場合には、選択制御信号ＳＥＬＢを高レベル（非アクティブ）にすることにより、接地電圧ＶＳＳを制御電圧ＶＢとして出力するようになっている。
【００４２】
インバータＩＶＣは、選択制御信号ＳＥＬＣに基づいて、選択制御信号ＳＥＬＣの反転信号を生成するものである。スイッチ２８Ｃは、選択制御信号ＳＥＬＣに基づいてオンオフ可能に構成され、オン状態になることにより、接地電圧ＶＳＳを制御電圧ＶＣとして出力するものである。このスイッチ２８Ｃは、この例では、選択制御信号ＳＥＬＣが高レベルのときにオン状態になるものである。スイッチ２９Ｃは、インバータＩＶＣの出力信号に基づいてオンオフ可能に構成され、オン状態になることにより、利得制御電圧ＶＣＴＬ２を制御電圧ＶＣとして出力するものである。このスイッチ２９Ｂは、この例では、選択制御信号ＳＥＬＣが低レベルのときにオン状態になるものである。この構成により、増幅制御回路２５は、同調回路２３Ｃを選択する場合には、選択制御信号ＳＥＬＣを低レベル（アクティブ）にすることにより、利得制御電圧ＶＣＴＬ２を制御電圧ＶＣとして出力する。また、増幅制御回路２５は、同調回路２３Ｃを選択しない場合には、選択制御信号ＳＥＬＣを高レベル（非アクティブ）にすることにより、接地電圧ＶＳＳを制御電圧ＶＣとして出力するようになっている。
【００４３】
この構成により、増幅回路２０は、後述するように、低い電源電圧ＶＤＤで動作することができるとともに、線形性や受信周波数範囲などの電気特性を高めることができるようになっている。
【００４４】
ここで、トランジスタＴＲ１は、本開示における「第１のトランジスタ」の一具体例に対応し、トランジスタＴＲ２は、本開示における「第２のトランジスタ」の一具体例に対応する。電流源ＣＳは、本開示における「電流源」の一具体例に対応する。トランジスタＴＲ３は、本開示における「第３のトランジスタ」の一具体例に対応し、トランジスタＴＲ４は、本開示における「第４のトランジスタ」の一具体例に対応する。例えば、トランジスタＴＲ５Ａは、本開示における「第５のトランジスタ」の一具体例に対応し、トランジスタＴＲ６Ａは、本開示における「第６のトランジスタ」の一具体例に対応する。例えば、同調回路２３Ａは、本開示における「共振回路」の一具体例に対応する。例えば、インダクタＬ１Ａは、本開示における「第１のインダクタ」の一具体例に対応し、インダクタＬ２Ａは、本開示における「第２のインダクタ」の一具体例に対応する。可変容量素子ＣＡＰＡは、本開示における「容量素子」の一具体例に対応する。増幅制御回路２５は、本開示における「制御回路」の一具体例に対応する。利得制御電圧ＶＣＴＬ１は、本開示における「第１の制御電圧」の一具体例に対応する。例えば、制御電圧ＶＡは、本開示における「第２の制御電圧」の一具体例に対応する。スイッチ２４Ａ，２４Ｂ，２４Ｃは、本開示における「出力回路」の一具体例に対応する。
【００４５】
［動作および作用］
続いて、本実施の形態の受信回路１の動作および作用について説明する。
【００４６】
（全体動作概要）
まず、図１を参照して、受信回路１の全体動作概要を説明する。単相差動変換回路１０は、アンテナ９から供給された単相信号である信号Ｓｒｆを、差動信号である信号Ｓｒｆ２に変換する。増幅回路２０は、受信制御回路５０から供給された制御信号に基づいて、信号Ｓｒｆ２を増幅することにより信号Ｓｒｆ４を生成する。発振回路３０は、無線通信の搬送波に対応する周波数を有する、いわゆるローカル信号である信号ＳＬＯを生成する。ミキサ回路４０は、信号Ｓｒｆ４に基づいて、いわゆるＩＦ信号である信号Ｓｉｆを生成する。受信制御回路５０は、増幅回路２０および発振回路３０に制御信号を供給する行うことにより、受信回路１における受信動作を制御する。
【００４７】
（詳細動作）
図５は、３つの同調回路２３Ａ，２３Ｂ，２３Ｃのうちの同調回路２３Ａを選択した場合における増幅回路２０の一動作例を模式的に表すものである。この図５では、トランジスタＴＲ５Ｂ，ＴＲ６Ｂ，ＴＲ５Ｃ，ＴＲ６Ｃを、オンオフ状態を示すスイッチを用いて図示している。
【００４８】
同調回路２３Ａを選択する場合には、増幅制御回路２５は、制御電圧ＶＡを利得制御電圧ＶＣＴＬ２に設定し、制御電圧ＶＢを接地電圧ＶＳＳに設定し、制御電圧ＶＣを接地電圧ＶＳＳに設定する。これにより、スイッチ２２ＡにおけるトランジスタＴＲ５Ａ，ＴＲ６Ａはそれぞれオン状態になり、スイッチ２２ＢにおけるトランジスタＴＲ５Ｂ，ＴＲ６Ｂ、およびスイッチ２２ＣにおけるトランジスタＴＲ５Ｃ，ＴＲ６Ｃはそれぞれオフ状態になる。増幅回路２０では、このようにして、同調回路２３Ａが選択される。このように同調回路２３Ａを選択した場合には、トランジスタＴＲ１〜ＴＲ４、電流源ＣＳ、およびトランジスタＴＲ５Ａ，ＴＲ６Ａが、図１に示した可変利得アンプ２１を構成する。この可変利得アンプ２１は、いわゆるカスコードアンプであり、トランジスタＴＲ５Ａ，ＴＲ６Ａはいわゆるカスコードトランジスタとして機能する。
【００４９】
なお、この例では、同調回路２３Ａを選択したが、例えば、同調回路２３Ｂを選択した場合には、トランジスタＴＲ１〜ＴＲ４、電流源ＣＳ、およびトランジスタＴＲ５Ｂ，ＴＲ６Ｂが、図１に示した可変利得アンプ２１を構成する。この場合には、トランジスタＴＲ５Ｂ，ＴＲ６Ｂはいわゆるカスコードトランジスタとして機能する。また、例えば同調回路２３Ｃを選択した場合には、トランジスタＴＲ１〜ＴＲ４、電流源ＣＳ、およびトランジスタＴＲ５Ｃ，ＴＲ６Ｃが、図１に示した可変利得アンプ２１を構成する。この場合には、トランジスタＴＲ５Ｃ，ＴＲ６Ｃはいわゆるカスコードトランジスタとして機能する。
【００５０】
同調回路２３Ａを選択した場合には、トランジスタＴＲ３のゲートには利得制御電圧ＶＣＴＬ１が供給され、トランジスタＴＲ６Ａのゲートには利得制御電圧ＶＣＴＬ２が供給される。これらのトランジスタＴＲ３，ＴＲ６ＡのソースはともにトランジスタＴＲ１のドレインに接続されている。よって、トランジスタＴＲ３，ＴＲ６Ａのそれぞれには、トランジスタＴＲ１に流れる電流のうちの、利得制御電圧ＶＣＴＬ１および利得制御電圧ＶＣＴＬ２の電圧差である利得制御電圧ΔＶ（＝ＶＣＴＬ１−ＶＣＴＬ２）に応じた電流が流れる。
【００５１】
同様に、トランジスタＴＲ４のゲートには利得制御電圧ＶＣＴＬ１が供給され、トランジスタＴＲ５Ａのゲートには利得制御電圧ＶＣＴＬ２が供給される。これらのトランジスタＴＲ４，ＴＲ５ＡのソースはともにトランジスタＴＲ２に接続されている。よって、トランジスタＴＲ４，ＴＲ５Ａのそれぞれには、トランジスタＴＲ２に流れる電流のうちの、利得制御電圧ＶＣＴＬ１および利得制御電圧ＶＣＴＬ２の電圧差である利得制御電圧ΔＶ（＝ＶＣＴＬ１−ＶＣＴＬ２）に応じた電流が流れる。
【００５２】
例えば、利得制御電圧ΔＶが増加するほど、トランジスタＴＲ３，ＴＲ４に流れる電流が増加するとともに、トランジスタＴＲ５Ａ，ＴＲ６Ａに流れる電流が減少する。これにより、増幅回路２０の利得Ｇは減少する。また、利得制御電圧ΔＶが減少するほど、トランジスタＴＲ３，ＴＲ４に流れる電流が減少するとともに、トランジスタＴＲ５Ａ，ＴＲ６Ａに流れる電流が増加する。これにより、増幅回路２０の利得Ｇは増加する。
【００５３】
このようにして、増幅回路２０は、選択された同調回路２３を用いて、単相差動変換回路１０から供給された信号Ｓｒｆ２を、利得制御電圧ΔＶにより設定された利得Ｇで増幅する。
【００５４】
増幅回路２０では、例えば、トランジスタＴＲ５Ａ，ＴＲ６Ａを設け、トランジスタＴＲ５ＡのソースをトランジスタＴＲ２のドレインに接続するとともに、トランジスタＴＲ６ＡのソースをトランジスタＴＲ１のドレインに接続するようにした。これにより、これらのトランジスタＴＲ５Ａ，ＴＲ６Ａを用いてスイッチ２２Ａとして機能させるとともに、これらのトランジスタを用いて利得制御を行うことができる。トランジスタＴＲ５Ｂ，ＴＲ６Ｂについても同様であり、トランジスタＴＲ５Ｃ，ＴＲ６Ｃについても同様である。これにより、以下に比較例と対比して説明するように、低い電源電圧ＶＤＤで動作することができるとともに、線形性や受信周波数範囲などの電気特性を高めることができる。
【００５５】
（比較例）
次に、比較例に係る増幅回路２０Ｒについて説明する。増幅回路２０Ｒは、スイッチ２２Ａ〜２２Ｃに用いられるトランジスタと、利得制御を行うトランジスタとを、それぞれ別々に設けたものである。
【００５６】
図６は、増幅回路２０Ｒの一構成例を表すものである。増幅回路２０Ｒは、トランジスタＴＲ７，ＴＲ８，ＴＲ９Ａ，ＴＲ１０Ａ，ＴＲ９Ｂ，ＴＲ１０Ｂ，ＴＲ９Ｃ，ＴＲ１０Ｃと、増幅制御回路２５Ｒとを有している。
【００５７】
トランジスタＴＲ７，ＴＲ８は、Ｎ型のＭＯＳトランジスタである。トランジスタＴＲ７のゲートには利得制御電圧ＶＣＴＬ２が供給され、ドレインはノードＮ１に接続され、ソースはトランジスタＴＲ３のソースに接続されるとともにトランジスタＴＲ１のドレインに接続される。トランジスタＴＲ８のゲートには利得制御電圧ＶＣＴＬ２が供給され、ドレインはノードＮ２に接続され、ソースはトランジスタＴＲ４のソースに接続されるとともにトランジスタＴＲ２のドレインに接続される。トランジスタＴＲ１〜ＴＲ４，ＴＲ７，ＴＲ８および電流源ＣＳは、図１に示した可変利得アンプ２１を構成する。トランジスタＴＲ７，ＴＲ８は、この可変利得アンプ２１において、いわゆるカスコードトランジスタとして機能する。
【００５８】
トランジスタＴＲ９Ａ，ＴＲ１０Ａは、図１に示したスイッチ２２Ａを構成する。トランジスタＴＲ９Ａ，ＴＲ１０Ａは、Ｐ型のＭＯＳトランジスタである。すなわち、本実施の形態（図４）では、Ｎ型のＭＯＳトランジスタＴＲ５Ａ，ＴＲ６Ａを用いてスイッチ２２Ａを構成したが、比較例では、Ｐ型のＭＯＳトランジスタＴＲ９Ａ，ＴＲ１０Ａを用いてスイッチ２２Ａを構成している。トランジスタＴＲ９Ａのゲートには制御電圧ＶＲＡが供給され、ソースはインダクタＬ１Ａの他端および可変容量素子ＣＡＰＡの一端に接続され、ドレインはノードＮ２に接続される。トランジスタＴＲ１０Ａのゲートには制御電圧ＶＲＡが供給され、ソースはインダクタＬ２Ａの他端および可変容量素子ＣＡＰＡの他端に接続され、ドレインはノードＮ１に接続される。制御電圧ＶＲＡは、電源電圧ＶＤＤまたは接地電圧ＶＳＳに選択的に設定される。制御電圧ＶＲＡが接地電圧ＶＳＳに設定された場合には、スイッチ２２Ａはオン状態になる。また、制御電圧ＶＲＡが電源電圧ＶＤＤに設定された場合には、スイッチ２２Ａはオフ状態になる。
【００５９】
トランジスタＴＲ９Ｂ，ＴＲ１０Ｂは、図１に示したスイッチ２２Ｂを構成する。トランジスタＴＲ９Ｂ，ＴＲ１０Ｂは、Ｐ型のＭＯＳトランジスタである。トランジスタＴＲ９Ｂのゲートには制御電圧ＶＲＢが供給され、ソースはインダクタＬ１Ｂの他端および可変容量素子ＣＡＰＢの一端に接続され、ドレインはノードＮ２に接続される。トランジスタＴＲ１０Ｂのゲートには制御電圧ＶＲＢが供給され、ソースはインダクタＬ２Ｂの他端および可変容量素子ＣＡＰＢの他端に接続され、ドレインはノードＮ１に接続される。制御電圧ＶＲＢは、制御電圧ＶＲＡと同様に、電源電圧ＶＤＤまたは接地電圧ＶＳＳに選択的に設定される。
【００６０】
トランジスタＴＲ９Ｃ，ＴＲ１０Ｃは、図１に示したスイッチ２２Ｃを構成する。トランジスタＴＲ９Ｃ，ＴＲ１０Ｃは、Ｐ型のＭＯＳトランジスタである。トランジスタＴＲ９Ｃのゲートには制御電圧ＶＲＣが供給され、ソースはインダクタＬ１Ｃの他端および可変容量素子ＣＡＰＣの一端に接続され、ドレインはノードＮ２に接続される。トランジスタＴＲ１０Ｃのゲートには制御電圧ＶＲＣが供給され、ソースはインダクタＬ２Ｃの他端および可変容量素子ＣＡＰＣの他端に接続され、ドレインはノードＮ１に接続される。制御電圧ＶＲＣは、制御電圧ＶＲＡと同様に、電源電圧ＶＤＤまたは接地電圧ＶＳＳに選択的に設定される。
【００６１】
増幅制御回路２５Ｒは、受信制御回路５０から供給された制御信号に基づいて、利得制御電圧ＶＣＴＬ１，ＶＣＴＬ２、制御電圧ＶＲＡ，ＶＲＢ，ＶＲＣ、および容量値制御電圧ＶＣＡＰＡ，ＶＣＡＰＢ，ＶＣＡＰＣを生成するものである。増幅制御回路２５Ｒは、利得制御回路２６を有している。
【００６２】
同調回路２３Ａを選択する場合には、増幅制御回路２５Ｒは、制御電圧ＶＲＡを接地電圧ＶＳＳに設定し、制御電圧ＶＢ，ＶＣを電源電圧ＶＤＤに設定する。これにより、スイッチ２２ＡにおけるトランジスタＴＲ９Ａ，ＴＲ１０Ａはそれぞれオン状態になり、スイッチ２２ＢにおけるトランジスタＴＲ９Ｂ，ＴＲ１０Ｂ、およびスイッチ２２ＣにおけるトランジスタＴＲ９Ｃ，ＴＲ１０Ｃはそれぞれオフ状態になる。
【００６３】
トランジスタＴＲ３のゲートには利得制御電圧ＶＣＴＬ１が供給され、トランジスタＴＲ７のゲートには利得制御電圧ＶＣＴＬ２が供給される。これらのトランジスタＴＲ３，ＴＲ７のソースはともにトランジスタＴＲ１のドレインに接続されている。よって、トランジスタＴＲ３，ＴＲ７のそれぞれには、トランジスタＴＲ１に流れる電流のうちの、利得制御電圧ＶＣＴＬ１および利得制御電圧ＶＣＴＬ２の電圧差である利得制御電圧ΔＶ（＝ＶＣＴＬ１−ＶＣＴＬ２）に応じた電流が流れる。同様に、トランジスタＴＲ４，ＴＲ８のそれぞれには、トランジスタＴＲ２に流れる電流のうちの、利得制御電圧ＶＣＴＬ１および利得制御電圧ＶＣＴＬ２の電圧差である利得制御電圧ΔＶ（＝ＶＣＴＬ１−ＶＣＴＬ２）に応じた電流が流れる。
【００６４】
比較例に係る増幅回路２０Ｒ（図６）では、例えば、トランジスタＴＲ７，ＴＲ８、およびトランジスタＴＲ９Ａ，ＴＲ１０Ａを設け、トランジスタＴＲ９ＡのドレインをトランジスタＴＲ８のドレインに接続し、トランジスタＴＲ１０ＡのドレインをトランジスタＴＲ７のドレインに接続するようにした。そして、トランジスタＴＲ７のソースをトランジスタＴＲ１のドレインに接続し、トランジスタＴＲ８のソースをトランジスタＴＲ２のドレインに接続するようにした。これにより、増幅回路２０Ｒでは、同調回路２３Ａが選択された場合には、例えば、電源から接地に向かって、インダクタＬ１Ａ，Ｌ２Ａ、トランジスタＴＲ９Ａ，ＴＲ１０Ａ、トランジスタＴＲ７，ＴＲ８、トランジスタＴＲ１，ＴＲ２、電流源ＣＳの順に、直流電流が流れる。トランジスタＴＲ９Ａ，ＴＲ１０Ａでは、いわゆるオン抵抗により電圧降下が生じ、この電圧降下により、カスコードトランジスタとして機能するトランジスタＴＲ７，ＴＲ８のドレイン電圧が低下する。これにより、トランジスタＴＲ７，ＴＲ８は飽和領域で動作しにくくなる。その結果、増幅回路２０Ｒにおける線形性が低下し、増幅された信号に歪が生じるおそれがある。また、このように線形性が低下しないようにするために電源電圧ＶＤＤを高くした場合には、消費電力が増大してしまう。
【００６５】
また、このオン抵抗を小さくするために、例えばトランジスタＴＲ９Ａ，ＴＲ１０Ａのゲート幅を広くした場合には、トランジスタＴＲ９Ａ，ＴＲ１０Ａの寄生容量が増加するため、同調回路２３Ａにおける周波数の可変範囲が狭まってしまうおそれがある。さらに、この寄生容量の増加によって狭まった周波数の可変範囲を広げるべく、可変容量素子ＣＡＰＡの容量値を大きくする場合には、回路面積が増加してしまい、コストが増加するおそれがある。
【００６６】
一方、本実施の形態に係る増幅回路２０（例えば図４）では、例えば、トランジスタＴＲ５Ａ，ＴＲ６Ａを設け、トランジスタＴＲ５ＡのソースをトランジスタＴＲ２のドレインに接続し、トランジスタＴＲ６ＡのソースをトランジスタＴＲ１のドレインに接続するようにした。これにより、増幅回路２０では、同調回路２３Ａが選択された場合には、例えば、電源から接地に向かって、インダクタＬ１Ａ，Ｌ２Ａ、トランジスタＴＲ５Ａ，ＴＲ６Ａ、トランジスタＴＲ１，ＴＲ２、電流源ＣＳの順に、直流電流が流れる。そして、増幅回路２０では、トランジスタＴＲ５Ａ，ＴＲ６Ａが、スイッチ２２Ａとして機能するとともに、可変利得アンプ２１のカスコードトランジスタとしても機能するようにした。つまり、増幅回路２０では、比較例に係る増幅回路２０Ｒにおける、カスコードトランジスタであるトランジスタＴＲ７，ＴＲ８よりも電源側に配置された、スイッチとしてのみ機能するトランジスタＴＲ９Ａ，ＴＲ１０Ａがない。これにより、増幅回路２０では、カスコードトランジスタとして機能するトランジスタＴＲ５Ａ，ＴＲ６Ａよりも電源側における電圧降下を抑えることができる。よって、カスコードトランジスタとして機能するトランジスタＴＲ５Ａ，ＴＲ６Ａのドレイン電圧の直流成分は、電源電圧ＶＤＤと同程度になるので、トランジスタＴＲ５Ａ，ＴＲ６Ａは、飽和領域で動作しやすくなる。その結果、増幅回路２０では、線形性を高めることができ、増幅された信号に歪が生じるおそれを低減することができる。また、このように、トランジスタＴＲ５Ａ，ＴＲ６Ａは、飽和領域で動作しやすくなるので、増幅回路２０は、低い電源電圧ＶＤＤで動作することができる。
【００６７】
また、増幅回路２０では、カスコードトランジスタとして機能するトランジスタＴＲ５Ａ，ＴＲ５Ｂの寄生容量を小さくすることができるので、同調回路２３Ａにおける周波数の可変範囲を広くすることができる。よって、比較例に係る増幅回路２０Ｒとは異なり、回路面積を抑えることができ、その結果、コストを削減することができる。
【００６８】
［効果］
以上のように本実施の形態では、トランジスタを用いてスイッチ２２Ａ〜２２Ｃを構成するとともに、このトランジスタを用いて利得制御を行うようにしたので、線形性を高めることができ、低い電源電圧で動作することができる。また、回路面積を抑えることができ、コストを削減することができる。
【００６９】
［変形例１］
上記実施の形態では、利得制御電圧ＶＣＴＬ１，ＶＣＴＬ２を用いて増幅回路２０の利得Ｇを制御したが、これに限定されるものではない。これに代えて、例えば、さらに他の利得制御電圧を用いて増幅回路２０の利得Ｇを制御してもよい。以下に、本変形例に係る増幅回路２０Ａについて詳細に説明する。
【００７０】
図７は、増幅回路２０Ａの一構成例を表すものである。増幅回路２０Ａは、可変抵抗素子Ｒ１，Ｒ２と、増幅制御回路２５Ａとを有している。
【００７１】
可変抵抗素子Ｒ１，Ｒ２は、利得制御電圧ＶＣＴＬ３に基づいて抵抗値を変化させることができるものである。可変抵抗素子Ｒ１の一端はトランジスタＴＲ１のソースに接続され、他端は可変抵抗素子Ｒ２の他端に接続されるとともに電流源ＣＳに接続される。可変抵抗素子Ｒ２の一端はトランジスタＴＲ２のソースに接続され、他端は可変抵抗素子Ｒ１の他端に接続されるとともに電流源ＣＳに接続される。ここで、可変抵抗素子Ｒ１は、本開示における「第１の抵抗素子」の一具体例に対応し、可変抵抗素子Ｒ２は、本開示における「第２の抵抗素子」の一具体例に対応する。
【００７２】
増幅制御回路２５Ａは、利得制御回路２６Ａを有している。利得制御回路２６Ａは、利得制御電圧ＶＣＴＬ１，ＶＣＴＬ２，ＶＣＴＬ３を生成するものである。増幅回路２０における利得は、利得制御電圧ＶＣＴＬ１および利得制御電圧ＶＣＴＬ２の電圧差である利得制御電圧ΔＶ（＝ＶＣＴＬ１−ＶＣＴＬ２）と、利得制御電圧ＶＣＴＬ３により設定される。例えば、利得制御回路２６Ａは、利得制御電圧ＶＣＴＬ３を用いて、可変抵抗素子Ｒ１，Ｒ２の抵抗値を小さくすることにより、増幅回路２０Ａの利得Ｇを大きくすることができ、可変抵抗素子Ｒ１，Ｒ２の抵抗値を大きくすることにより、増幅回路２０Ａの利得Ｇを小さくすることができる。また、増幅回路２０Ａでは、可変抵抗素子Ｒ１，Ｒ２の抵抗値を大きくすることにより、増幅回路２０Ａにおける線形性を高めることができる。
【００７３】
［変形例２］
上記実施の形態では、１組のトランジスタＴＲ３，ＴＲ４に利得制御電圧ＶＣＴＬ１を供給したが、これに限定されるものではない。図８は、本変形例に係る増幅回路２０Ｂの一構成例を表すものである。増幅回路２０Ｂは、トランジスタＴＲ１３，ＴＲ１４と、増幅制御回路２５Ｂとを有している。トランジスタＴＲ３，ＴＲ４が１組のトランジスタを構成し、トランジスタＴＲ３，ＴＲ４のゲートには、利得制御電圧ＶＣＴＬ１Ａが供給される。トランジスタＴＲ１３，ＴＲ１４が別の１組のトランジスタを構成し、トランジスタＴＲ３，ＴＲ４のゲートには、利得制御電圧ＶＣＴＬ１Ｂが供給される。トランジスタＴＲ１３，ＴＲ１４は、Ｎ型のＭＯＳトランジスタである。トランジスタＴＲ１３のドレインには電源電圧ＶＤＤが供給され、ソースはノードＮ２に接続されている。すなわち、トランジスタＴＲ３，ＴＲ１３のドレインは互いに接続され、トランジスタＴＲ３，ＴＲ１３のソースは互いに接続されている。トランジスタＴＲ１４のドレインには電源電圧ＶＤＤが供給され、ソースはノードＮ１に接続されている。すなわち、トランジスタＴＲ４，ＴＲ１４のドレインは互いに接続され、トランジスタＴＲ４，ＴＲ１４のソースは互いに接続されている。増幅制御回路２５Ｂは、利得制御回路２６Ｂを有している。利得制御回路２６Ｂは、利得制御電圧ＶＣＴＬ１Ａ，ＶＣＴＬ１Ｂ，ＶＣＴＬ２を生成するものである。利得制御回路２６Ｂは、１組のトランジスタＴＲ３，ＴＲ４のゲートに利得制御電圧ＶＣＴＬ１Ａを供給するとともに、別の１組のトランジスタＴＲ１３，ＴＲ１４のゲートに利得制御電圧ＶＣＴＬ１Ｂを供給する。この構成により、増幅回路２０Ｂでは、利得制御の自由度を高くすることができるようになっている。
【００７４】
なお、この例では、トランジスタＴＲ３，ＴＲ４に本変形例の技術を適用したが、これに限定されるものではなく、例えば、トランジスタＴＲ５Ａ，ＴＲ６Ａにこの技術を適用してもよいし、トランジスタＴＲ５Ｂ，ＴＲ６Ｂにこの技術を適用してもよいし、トランジスタＴＲ５Ｃ，ＴＲ６Ｃにこの技術を適用してもよい。
【００７５】
［変形例３］
上記実施の形態では、可変容量素子ＣＡＰＡ，ＣＡＰＢ，ＣＡＰＣを用いたが、これに限定されるものではなく、これに代えて、例えば、図９に示す増幅回路２０Ｃのように、所定の容量値を有する容量素子を用いてもよい。増幅回路２０Ｃは、容量素子ＣＡＰ２Ａ，ＣＡＰ２Ｂ，ＣＡＰ２Ｃと、増幅制御回路２５Ｃとを有している。容量素子ＣＡＰ２Ａ，ＣＡＰ２Ｂ，ＣＡＰ２Ｃは、所定の容量値を有する容量素子である。増幅制御回路２５Ｃは、受信制御回路５０から供給された制御信号に基づいて、利得制御電圧ＶＣＴＬ１、および制御電圧ＶＡ，ＶＢ，ＶＣを生成するものである。
【００７６】
［変形例４］
上記実施の形態では、Ｎ型のＭＯＳトランジスタを用いて、トランジスタＴＲ１〜ＴＲ４，ＴＲ５Ａ，ＴＲ６Ａ，ＴＲ５Ｂ，ＴＲ６Ｂ，ＴＲ５Ｃ，ＴＲ６Ｃを構成したが、これに限定されるものではない。以下に、本変形例に係る増幅回路２０Ｄについて詳細に説明する。
【００７７】
図１０は、増幅回路２０Ｄの一構成例を表すものである。増幅回路２０Ｄは、トランジスタＴＲ２１，ＴＲ２２と、電流源ＣＳ２と、トランジスタＴＲ２３，ＴＲ２４と、トランジスタＴＲ２５Ａ，ＴＲ２６Ａと、インダクタＬ１Ａ，Ｌ２Ａと、可変容量素子ＣＡＰＡと、トランジスタＴＲ２５Ｂ，ＴＲ２６Ｂと、インダクタＬ１Ｂ，Ｌ２Ｂと、可変容量素子ＣＡＰＢと、トランジスタＴＲ２５Ｃ，ＴＲ２６Ｃと、インダクタＬ１Ｃ，Ｌ２Ｃと、可変容量素子ＣＡＰＣとを有している。
【００７８】
トランジスタＴＲ２１，ＴＲ２２は、Ｐ型のＭＯＳトランジスタである。トランジスタＴＲ２１のゲートは増幅回路２０Ｄの入力端子ＩＮＰに接続され、ドレインはノードＮ１に接続され、ソースはトランジスタＴＲ２２のソースに接続されるとともに電流源ＣＳ２に接続される。トランジスタＴＲ２２のゲートは増幅回路２０Ｄの入力端子ＩＮＮに接続され、ドレインはノードＮ２に接続され、ソースはトランジスタＴＲ２１のソースに接続されるとともに電流源ＣＳ２に接続される。
【００７９】
電流源ＣＳ２の一端には電源電圧ＶＤＤが供給され、他端はトランジスタＴＲ２１，ＴＲ２２のソースに接続される。
【００８０】
トランジスタＴＲ２３，ＴＲ２４は、Ｐ型のＭＯＳトランジスタである。トランジスタＴＲ２３のゲートには利得制御電圧ＶＣＴＬ１が供給され、ドレインは接地され、ソースはノードＮ１に接続される。トランジスタＴＲ２４のゲートには利得制御電圧ＶＣＴＬ１が供給され、ドレインは接地され、ソースはノードＮ２に接続される。
【００８１】
トランジスタＴＲ２５Ａ，ＴＲ２６Ａは、図１に示したスイッチ２２Ａを構成する。トランジスタＴＲ２５Ａ，ＴＲ２６Ａは、Ｐ型のＭＯＳトランジスタである。トランジスタＴＲ２５Ａのゲートには制御電圧ＶＡが供給され、ドレインはインダクタＬ１Ａの他端および可変容量素子ＣＡＰＡの一端に接続され、ソースはノードＮ２に接続される。トランジスタＴＲ２６Ａのゲートには制御電圧ＶＡが供給され、ドレインはインダクタＬ２Ａの他端および可変容量素子ＣＡＰＡの他端に接続され、ソースはノードＮ１に接続される。制御電圧ＶＡは、後述するように、利得制御電圧ＶＣＴＬ２または電源電圧ＶＤＤに選択的に設定される。制御電圧ＶＡが利得制御電圧ＶＣＴＬ２に設定された場合には、スイッチ２２Ａはオン状態になり、トランジスタＴＲ２５Ａ，ＴＲ２６Ａはいわゆるカスコードトランジスタとして機能する。また、制御電圧ＶＡが電源電圧ＶＤＤに設定された場合には、スイッチ２２Ａはオフ状態になる。
【００８２】
インダクタＬ１Ａ，Ｌ２Ａ、および可変容量素子ＣＡＰＡは、図１に示した同調回路２３Ａを構成する。インダクタＬ１Ａの一端は接地され、他端は同調回路２３Ａの出力端子ＡＰに接続される。インダクタＬ２Ａの一端は接地され、他端は同調回路２３Ａの出力端子ＡＮに接続される。
【００８３】
トランジスタＴＲ２５Ｂ，ＴＲ２６Ｂは、図１に示したスイッチ２２Ｂを構成する。トランジスタＴＲ２５Ｂ，ＴＲ２６Ｂは、Ｐ型のＭＯＳトランジスタである。トランジスタＴＲ２５Ｂのゲートには制御電圧ＶＢが供給され、ドレインはインダクタＬ１Ｂの他端および可変容量素子ＣＡＰＢの一端に接続され、ソースはノードＮ２に接続される。トランジスタＴＲ２６Ｂのゲートには制御電圧ＶＢが供給され、ドレインはインダクタＬ２Ｂの他端および可変容量素子ＣＡＰＢの他端に接続され、ソースはノードＮ１に接続される。制御電圧ＶＢは、制御電圧ＶＡと同様に、利得制御電圧ＶＣＴＬ２または電源電圧ＶＤＤに選択的に設定される。
【００８４】
インダクタＬ１Ｂ，Ｌ２Ｂ、および可変容量素子ＣＡＰＢは、図１に示した同調回路２３Ｂを構成する。インダクタＬ１Ｂの一端は接地され、他端は同調回路２３Ｂの出力端子ＢＰに接続される。インダクタＬ２Ｂの一端は接地され、他端は同調回路２３Ｂの出力端子ＢＮに接続される。
【００８５】
トランジスタＴＲ２５Ｃ，ＴＲ２６Ｃは、図１に示したスイッチ２２Ｃを構成する。トランジスタＴＲ２５Ｃ，ＴＲ２６Ｃは、Ｐ型のＭＯＳトランジスタである。トランジスタＴＲ２５Ｃのゲートには制御電圧ＶＣが供給され、ドレインはインダクタＬ１Ｃの他端および可変容量素子ＣＡＰＣの一端に接続され、ソースはノードＮ２に接続される。トランジスタＴＲ２６Ｃのゲートには制御電圧ＶＣが供給され、ドレインはインダクタＬ２Ｃの他端および可変容量素子ＣＡＰＣの他端に接続され、ソースはノードＮ１に接続される。制御電圧ＶＣは、制御電圧ＶＡと同様に、利得制御電圧ＶＣＴＬ２または電源電圧ＶＤＤに選択的に設定される。
【００８６】
インダクタＬ１Ｃ，Ｌ２Ｃ、および可変容量素子ＣＡＰＣは、図１に示した同調回路２３Ｃを構成する。インダクタＬ１Ｃの一端は接地され、他端は同調回路２３Ｃの出力端子ＣＰに接続される。インダクタＬ２Ｃの一端は接地され、他端は同調回路２３Ｃの出力端子ＣＮに接続される。
【００８７】
増幅制御回路２５Ｄは、受信制御回路５０から供給された制御信号に基づいて、利得制御電圧ＶＣＴＬ１、制御電圧ＶＡ，ＶＢ，ＶＣ、および容量値制御電圧ＶＣＡＰＡ，ＶＣＡＰＢ，ＶＣＡＰＣを生成するものである。増幅制御回路２５Ｄは、利得制御回路２６と、選択制御回路２７と、インバータＩＶＡと、スイッチ２８Ａ，２９Ａと、インバータＩＶＢと、スイッチ２８Ｂ，２９Ｂと、インバータＩＶＣと、スイッチ２８Ｃ，２９Ｃとを有している。
【００８８】
スイッチ２８Ａは、選択制御信号ＳＥＬＡに基づいてオンオフ可能に構成され、オン状態になることにより、電源電圧ＶＤＤを制御電圧ＶＡとして出力するものである。スイッチ２９Ａは、インバータＩＶＡの出力信号に基づいてオンオフ可能に構成され、オン状態になることにより、利得制御電圧ＶＣＴＬ２を制御電圧ＶＡとして出力するものである。この構成により、増幅制御回路２５Ｄは、同調回路２３Ａを選択する場合には、選択制御信号ＳＥＬＡを低レベル（アクティブ）にすることにより、利得制御電圧ＶＣＴＬ２を制御電圧ＶＡとして出力する。また、増幅制御回路２５Ｄは、同調回路２３Ａを選択しない場合には、選択制御信号ＳＥＬＡを高レベル（非アクティブ）にすることにより、電源電圧ＶＤＤを制御電圧ＶＡとして出力するようになっている。
【００８９】
スイッチ２８Ｂ，２９Ｂについても同様であり、スイッチ２８Ｃ，２９Ｃについても同様である。
【００９０】
［変形例５］
上記実施の形態では、図１に示したように、増幅回路２０の前段に、単相差動変換回路１０を設けたが、これに限定されるものではなく、さらに、低雑音アンプを設けてもよいし、減衰器を設けてもよい。また、図１１に示す受信回路１Ｅのように、単相差動変換回路１０を設けなくてもよい。この例では、可変利得アンプ２１の入力端子ＩＮＰはアンテナ９に接続され、入力端子ＩＮＮは接地されている。
【００９１】
［その他の変形例］
また、これらの変形例のうちの２以上を組み合わせてもよい。
【００９２】
以上、実施の形態およびいくつかの変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
【００９３】
例えば、同調回路２３Ａ，２３Ｂ，２３Ｃの構成は、図４に示した構成に限定されるものではない。例えば、１つの可変容量素子ＣＡＰＡを用いて同調回路２３Ａを構成したが、これに限定されるものではなく、例えば、２つの可変容量素子ＣＡＰＡ１，ＣＡＰＡ２を用いて同調回路２３Ａを構成してもよい。可変容量素子ＣＡＰＡ１は、例えば、出力端子ＡＰと接地との間に挿入され、可変容量素子ＣＡＰＡ２は、例えば、出力端子ＡＮと接地との間に挿入される。また、より高次の共振回路を用いて同調回路２３Ａ，２３Ｂ，２３Ｃを構成してもよい。
【００９４】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【００９５】
なお、本技術は以下のような構成とすることができる。
【００９６】
（１）ソースと、第１のノードに接続されたドレインとを有する第１のトランジスタと、
ソースと、第２のノードに接続されたドレインとを有する第２のトランジスタと、
前記第１のトランジスタのソースおよび前記第２のトランジスタのソースに接続された電流源と、
第３のノードに接続されたゲートと、前記第１のノードに接続されたソースと、電源に接続されたドレインとを有する第３のトランジスタと、
前記第３のノードに接続されたゲートと、前記第２のノードに接続されたソースと、前記電源に接続されたドレインとを有する第４のトランジスタと、
前記第１のノードおよび前記第２のノードに接続された複数の回路と、
制御回路と
を備え、
前記複数の回路のそれぞれは、
ドレインと、第４のノードに接続されたゲートと、前記第２のノードに接続されたソースとを有する第５のトランジスタと、
ドレインと、前記第４のノードに接続されたゲートと、前記第１のノードに接続されたソースとを有する第６のトランジスタと、
前記電源と、前記第５のトランジスタのドレインおよび前記第６のトランジスタのドレインとの間に挿入された共振回路と
を有し、
前記制御回路は、前記第３のノードに第１の制御電圧を印加し、前記複数の回路の前記第４のノードに複数の第２の制御電圧をそれぞれ印加することが可能である
増幅回路。
（２）前記複数の回路は、第１の回路を含み、
前記制御回路は、
前記第１の回路の前記第４のノードに印加される前記第２の制御電圧を、前記第５のトランジスタおよび前記第６のトランジスタに電流を流す第１の電圧に設定可能であり、
前記複数の回路のうちの前記第１の回路以外の回路のそれぞれの前記第４のノードに印加される前記第２の制御電圧を、前記第５のトランジスタおよび前記第６のトランジスタをオフ状態にする所定のオフ電圧に設定可能である
前記（１）に記載の増幅回路。
（３）前記制御回路は、前記第１の制御電圧を、前記第１のトランジスタおよび前記第２のトランジスタに電流を流す第２の電圧に設定可能である
前記（２）に記載の増幅回路。
（４）前記制御回路は、前記第１の電圧および前記第２の電圧の電圧差を制御可能である
前記（３）に記載の増幅回路。
（５）出力回路をさらに備え、
前記複数の回路のそれぞれにおける前記第５のトランジスタのドレインは第１の出力端子に接続され、
前記複数の回路のそれぞれにおける前記第６のトランジスタのドレインは第２の出力端子に接続され、
前記出力回路は、前記第１の回路の前記第１の出力端子から出力される信号および前記第２の出力端子から出力される信号を含む１対の信号を出力することが可能である
前記（２）から（４）のいずれかに記載の増幅回路。
（６）前記共振回路は、
前記電源と前記第５のトランジスタのドレインとの間に挿入された第１のインダクタと、
前記電源と前記第６のトランジスタのドレインとの間に挿入された第２のインダクタと
を有する
前記（１）から（５）のいずれかに記載の増幅回路。
（７）前記共振回路は、前記第５のトランジスタのドレインと前記第６のトランジスタのドレインとの間に挿入された容量素子を有する
前記（１）から（６）のいずれかに記載の増幅回路。
（８）前記容量素子は、容量値を変更可能なものであり、
前記制御回路は、さらに、前記容量素子の前記容量値を設定可能である
前記（７）に記載の増幅回路。
（９）第１の抵抗素子と、
第２の抵抗素子と
をさらに備え、
前記電流源は、前記第１の抵抗素子を介して前記第１のトランジスタのソースに接続され、前記第２の抵抗素子を介して前記第２のトランジスタのソースに接続された
前記（１）から（８）のいずれか記載の増幅回路。
（１０）前記第１の抵抗素子および前記第２の抵抗素子は、抵抗値を変更可能なものであり、
前記制御回路は、さらに、前記第１の抵抗素子の前記抵抗値および前記第２の抵抗素子の前記抵抗値を設定可能である
前記（９）に記載の増幅回路。
（１１）前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記複数の回路における前記第５のトランジスタ、および前記複数の回路における前記第６のトランジスタは、同じ導電型のトランジスタである
前記（１）から（１０）のいずれかに記載の増幅回路。
（１２）入力された単相信号に基づいて差動信号を生成可能な単相差動変換回路と、
前記差動信号が供給される第１の端子および第２の端子を有し、前記差動信号を増幅可能な増幅回路と、
発振回路と、
前記増幅回路の出力信号と前記発振回路の出力信号をミキシングするミキサ回路と
を備え、
前記増幅回路は、
ソースと、前記第１の端子に接続されたゲートと、第１のノードに接続されたドレインとを有する第１のトランジスタと、
ソースと、前記第２の端子に接続されたゲートと、第２のノードに接続されたドレインとを有する第２のトランジスタと、
前記第１のトランジスタのソースおよび前記第２のトランジスタのソースに接続された電流源と、
第３のノードに接続されたゲートと、前記第１のノードに接続されたソースと、電源に接続されたドレインとを有する第３のトランジスタと、
前記第３のノードに接続されたゲートと、前記第２のノードに接続されたソースと、前記電源に接続されたドレインとを有する第４のトランジスタと、
前記第１のノードおよび前記第２のノードに接続された複数の回路と、
出力回路と、
制御回路と
を有し、
前記複数の回路のそれぞれは、
第１の出力端子に接続されたドレインと、第４のノードに接続されたゲートと、前記第２のノードに接続されたソースとを有する第５のトランジスタと、
第２の出力端子に接続されたドレインと、前記第４のノードに接続されたゲートと、前記第１のノードに接続されたソースとを有する第６のトランジスタと、
前記電源と、前記第５のトランジスタのドレインおよび前記第６のトランジスタのドレインとの間に挿入された共振回路と
を有し、
前記制御回路は、前記第３のノードに第１の制御電圧を印加し、前記複数の回路の前記第４のノードに複数の第２の制御電圧をそれぞれ印加することが可能であり、
前記出力回路は、前記複数の回路のうちのいずれか１つの回路の前記第１の出力端子から出力される信号および前記第２の出力端子から出力される信号を含む１対の信号を出力することが可能である
受信回路。
【００９７】
本出願は、日本国特許庁において２０１８年１月１９日に出願された日本特許出願番号２０１８−００６９３９号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
【００９８】
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
【図１】
2019142526.tif 000003
【図２Ａ】
2019142526.tif 000004
【図２Ｂ】
2019142526.tif 000005
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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2019142526.tif 000016
2019142526.tif 000017
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