(57)【要約】  ＣＦＥＴ（Complementary FET）を用いたスタンダードセルのレイアウト構造を提供する。平面視で電源配線（１１，１２）の間に立体構造トランジスタのトランジスタ（Ｐ１，Ｎ１）があり、トランジスタ（Ｎ１）は深さ方向においてトランジスタ（Ｐ１）よりも上に形成されている。ローカル配線（４２）はトランジスタ（Ｐ１）のソースまたはドレインと接続されており、ローカル配線（４４）はトランジスタ（Ｎ１）のソースまたはドレインと接続されている。ローカル配線（４２，４４）はＹ方向に延びており、平面視で互いに重なっており、いずれも平面視で電源配線（１１，１２）と重なっている。
2020137746.tif 000002
【特許請求の範囲】
【請求項１】
スタンダードセルを含む半導体集積回路装置であって、
前記スタンダードセルは、
第１方向に延び、第１電源電圧を供給する第１電源配線と、
前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、
平面視で前記第１電源配線と前記第２電源配線との間にある第１導電型の立体構造トランジスタである、第１トランジスタと、
深さ方向において前記第１トランジスタよりも上に形成されており、平面視で前記第１電源配線と前記第２電源配線との間にある第２導電型の立体構造トランジスタである、第２トランジスタと、
前記第１方向と垂直をなす方向である第２方向に延びており、前記第１トランジスタのソースまたはドレインと接続された第１ローカル配線と、
前記第２方向に延びており、前記第１ローカル配線と平面視で重なっており、前記第２トランジスタのソースまたはドレインと接続された第２ローカル配線とを備え、
前記第１および第２ローカル配線は、いずれも、平面視で、前記第１および第２電源配線と重なっている
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第１および第２ローカル配線は、いずれも、前記第１および第２電源配線と電気的に分離されている
ことを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記第１ローカル配線と前記第２ローカル配線とは、コンタクトを介して接続されている
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、
前記第１および第２ローカル配線は、前記第２方向における両端の位置がそろっている
ことを特徴とする半導体集積回路装置。
【請求項５】
スタンダードセルを含む半導体集積回路装置であって、
前記スタンダードセルは、
第１方向に延び、第１電源電圧を供給する第１電源配線と、
前記第１方向に延び、前記第１電源電圧を供給する第２電源配線と、
前記第１電源配線と前記第２電源配線との間において前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第３電源配線と、
平面視で前記第１電源配線と前記第３電源配線との間にある第１導電型の立体構造トランジスタである、第１トランジスタと、
深さ方向において前記第１トランジスタよりも上に形成されており、平面視で前記第１電源配線と前記第３電源配線との間にある第２導電型の立体構造トランジスタである、第２トランジスタと、
前記第１方向と垂直をなす方向である第２方向に延びており、前記第１トランジスタのソースまたはドレインと接続された第１ローカル配線と、
前記第２方向に延びており、前記第１ローカル配線と平面視で重なっており、前記第２トランジスタのソースまたはドレインと接続された第２ローカル配線とを備え、
前記第１および第２ローカル配線のうち少なくともいずれか一方は、平面視で、前記第１、第２および第３電源配線と重なっている
ことを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
前記少なくともいずれか一方のローカル配線は、前記第１、第２および第３電源配線と電気的に分離されている
ことを特徴とする半導体集積回路装置。
【請求項７】
請求項５記載の半導体集積回路装置において、
前記第１および第２ローカル配線の両方が、平面視で、前記第１、第２および第３電源配線と重なっている
ことを特徴とする半導体集積回路装置。
【請求項８】
請求項７記載の半導体集積回路装置において、
前記第１ローカル配線と前記第２ローカル配線とは、コンタクトを介して接続されている
ことを特徴とする半導体集積回路装置。
【請求項９】
請求項７記載の半導体集積回路装置において、
前記第１および第２ローカル配線は、前記第２方向における両端の位置がそろっている
ことを特徴とする半導体集積回路装置。
【請求項１０】
請求項５記載の半導体集積回路装置において、
平面視で前記第２電源配線と前記第３電源配線との間にある前記第１導電型の立体構造トランジスタである、第３トランジスタと、
深さ方向において前記第３トランジスタよりも上に形成されており、平面視で前記第２電源配線と前記第３電源配線との間にある前記第２導電型の立体構造トランジスタである、第４トランジスタとを備え、
前記第１ローカル配線は、前記第３トランジスタのソースまたはドレインと接続されており、
前記第２ローカル配線は、前記第４トランジスタのソースまたはドレインと接続されている
ことを特徴とする半導体集積回路装置。
【請求項１１】
第１スタンダードセルと、前記第１スタンダードセルと第１方向において隣接配置された第２スタンダードセルとを含む半導体集積回路装置であって、
前記第１スタンダードセルは、
前記第１方向に延び、第１電源電圧を供給する第１電源配線と、
前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、
平面視で前記第１電源配線と前記第２電源配線との間にある第１導電型の立体構造トランジスタである、第１トランジスタと、
深さ方向において前記第１トランジスタよりも上に形成されており、平面視で前記第１電源配線と前記第２電源配線との間にある第２導電型の立体構造トランジスタである、第２トランジスタとを備え、
前記第２スタンダードセルは、
前記第１方向に延び、前記第１電源電圧を供給する第３電源配線と、
前記第１方向に延び、前記第２電源電圧を供給する第４電源配線と、
平面視で前記第３電源配線と前記第４電源配線との間にある前記第１導電型の立体構造トランジスタである、第３トランジスタと、
深さ方向において前記第３トランジスタよりも上に形成されており、平面視で前記第３電源配線と前記第４電源配線との間にある前記第２導電型の立体構造トランジスタである、第４トランジスタとを備え、
前記第１スタンダードセルと前記第２スタンダードセルとの間の境界であるセル境界を挟んで、前記第１トランジスタと前記第３トランジスタとが対向しているとともに、前記第２トランジスタと前記第４トランジスタとが対向しており、
前記第１スタンダードセルは、
前記第１方向と垂直をなす方向である第２方向に延びており、前記第１トランジスタのソースまたはドレインのうち前記セル境界に近い方に接続された第１ローカル配線と、
前記第２方向に延びており、前記第１ローカル配線と平面視で重なっており、前記第２トランジスタのソースまたはドレインのうち前記セル境界に近い方に接続された第２ローカル配線とを備え、
前記第１および第２ローカル配線は、いずれも、平面視で、前記第１および第２電源配線と重なっている
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、立体構造トランジスタを含むスタンダードセルを備えた半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。【０００３】
また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。【０００４】
非特許文献１，２では、新規デバイスとして、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスと、これを用いたスタンダードセルが開示されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ryckaert J. et al., "The Complementary FET (CFET) for CMOS scaling beyond N3", 2018 Symposium on VLSI Technology Digest of Technical Papers
【非特許文献２】A. Mocuta et al., "Enabling CMOS Scaling Towards 3nm and Beyond", 2018 Symposium on VLSI Technology Digest of Technical Papers
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本明細書では、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスのことを、非特許文献１の記載にならい、ＣＦＥＴ（Complementary FET）と呼ぶことにする。また、基板に対して垂直をなす方向のことを、深さ方向と呼ぶ。【０００７】
微細プロセスにおいては、レイアウトパタンの仕上がりは、レイアウトパタンの粗密や周囲のパタン形状等によって左右される。レイアウトパタンの仕上がりがばらつくと、半導体集積回路の性能ばらつき、信頼性低下、歩留まり低下等の問題が発生する。また、周囲のパタンの形状が定まらないと、半導体集積回路の性能の予測性が低下する。【０００８】
本開示は、ＣＦＥＴを用いたスタンダードセルについて、レイアウトパタン形状のばらつきを抑制可能であり、かつ、半導体集積回路の性能の予測性を向上可能であるレイアウト構造を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本開示の第１態様では、スタンダードセルを含む半導体集積回路装置であって、前記スタンダードセルは、第１方向に延び、第１電源電圧を供給する第１電源配線と、前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、平面視で前記第１電源配線と前記第２電源配線との間にある第１導電型の立体構造トランジスタである、第１トランジスタと、深さ方向において前記第１トランジスタよりも上に形成されており、平面視で前記第１電源配線と前記第２電源配線との間にある第２導電型の立体構造トランジスタである、第２トランジスタと、前記第１方向と垂直をなす方向である第２方向に延びており、前記第１トランジスタのソースまたはドレインと接続された第１ローカル配線と、前記第２方向に延びており、前記第１ローカル配線と平面視で重なっており、前記第２トランジスタのソースまたはドレインと接続された第２ローカル配線とを備え、前記第１および第２ローカル配線は、いずれも、平面視で、前記第１および第２電源配線と重なっている。【００１０】
この態様によると、スタンダードセルにおいて、平面視で第１電源配線と第２電源配線との間に、第１導電型の立体構造トランジスタである第１トランジスタと、第２導電型の立体構造トランジスタである第２トランジスタとがある。第２トランジスタは、深さ方向において、第１トランジスタよりも上に形成されている。第１ローカル配線は第１トランジスタのソースまたはドレインと接続されており、第２ローカル配線は第２トランジスタのソースまたはドレインと接続されている。第１および第２ローカル配線は、第１および第２電源配線が延びる第１方向と垂直をなす第２方向に延びており、平面視で互いに重なっている。そして、第１および第２ローカル配線はいずれも、平面視で第１および第２電源配線と重なっている。すなわち、第１および第２ローカル配線は、論理機能を構成するためには必要としない冗長な部分を有している。これにより、半導体集積回路装置におけるローカル配線の粗密が低減されるとともに、第１および第２ローカル配線の周囲の配線パタン形状のばらつきが低減される。したがって、半導体集積回路の性能ばらつき、信頼性低下、歩留まり低下を抑制できるとともに、半導体集積回路の性能の予測性を向上させることができる。【００１１】
本開示の第２態様では、スタンダードセルを含む半導体集積回路装置であって、前記スタンダードセルは、第１方向に延び、第１電源電圧を供給する第１電源配線と、前記第１方向に延び、前記第１電源電圧を供給する第２電源配線と、前記第１電源配線と前記第２電源配線との間において前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第３電源配線と、平面視で前記第１電源配線と前記第３電源配線との間にある第１導電型の立体構造トランジスタである、第１トランジスタと、深さ方向において前記第１トランジスタよりも上に形成されており、平面視で前記第１電源配線と前記第３電源配線との間にある第２導電型の立体構造トランジスタである、第２トランジスタと、前記第１方向と垂直をなす方向である第２方向に延びており、前記第１トランジスタのソースまたはドレインと接続された第１ローカル配線と、前記第２方向に延びており、前記第１ローカル配線と平面視で重なっており、前記第２トランジスタのソースまたはドレインと接続された第２ローカル配線とを備え、前記第１および第２ローカル配線のうち少なくともいずれか一方は、平面視で、前記第１、第２および第３電源配線と重なっている。【００１２】
この態様によると、スタンダードセルにおいて、平面視で第１電源配線と第３電源配線との間に、第１導電型の立体構造トランジスタである第１トランジスタと、第２導電型の立体構造トランジスタである第２トランジスタとがある。第２トランジスタは、深さ方向において、第１トランジスタよりも上に形成されている。第１ローカル配線は第１トランジスタのソースまたはドレインと接続されており、第２ローカル配線は第２トランジスタのソースまたはドレインと接続されている。第１および第２ローカル配線は、第１、第２および第３電源配線が延びる第１方向と垂直をなす第２方向に延びており、平面視で互いに重なっている。そして、第１および第２ローカル配線のうち少なくともいずれか一方は、平面視で第１、第２および第３電源配線と重なっている。すなわち、第１および第２ローカル配線のうち少なくともいずれか一方は、論理機能を構成するためには必要としない冗長な部分を有している。これにより、半導体集積回路装置におけるローカル配線の粗密が低減されるとともに、第１および第２ローカル配線の周囲の配線パタン形状のばらつきが低減される。したがって、半導体集積回路の性能ばらつき、信頼性低下、歩留まり低下を抑制できるとともに、半導体集積回路の性能の予測性を向上させることができる。【００１３】
本開示の第３態様では、第１スタンダードセルと、前記第１スタンダードセルと第１方向において隣接配置された第２スタンダードセルとを含む半導体集積回路装置であって、前記第１スタンダードセルは、前記第１方向に延び、第１電源電圧を供給する第１電源配線と、前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、平面視で前記第１電源配線と前記第２電源配線との間にある第１導電型の立体構造トランジスタである、第１トランジスタと、深さ方向において前記第１トランジスタよりも上に形成されており、平面視で前記第１電源配線と前記第２電源配線との間にある第２導電型の立体構造トランジスタである、第２トランジスタとを備え、前記第２スタンダードセルは、前記第１方向に延び、前記第１電源電圧を供給する第３電源配線と、前記第１方向に延び、前記第２電源電圧を供給する第４電源配線と、平面視で前記第３電源配線と前記第４電源配線との間にある前記第１導電型の立体構造トランジスタである、第３トランジスタと、深さ方向において前記第３トランジスタよりも上に形成されており、平面視で前記第３電源配線と前記第４電源配線との間にある前記第２導電型の立体構造トランジスタである、第４トランジスタとを備え、前記第１スタンダードセルと前記第２スタンダードセルとの間の境界であるセル境界を挟んで、前記第１トランジスタと前記第３トランジスタとが対向しているとともに、前記第２トランジスタと前記第４トランジスタとが対向しており、前記第１スタンダードセルは、前記第１方向と垂直をなす方向である第２方向に延びており、前記第１トランジスタのソースまたはドレインのうち前記セル境界に近い方に接続された第１ローカル配線と、前記第２方向に延びており、前記第１ローカル配線と平面視で重なっており、前記第２トランジスタのソースまたはドレインのうち前記セル境界に近い方に接続された第２ローカル配線とを備え、前記第１および第２ローカル配線は、いずれも、平面視で、前記第１および第２電源配線と重なっている。【００１４】
この態様によると、第１スタンダードセルにおいて、平面視で第１電源配線と第２電源配線との間に、第１導電型の立体構造トランジスタである第１トランジスタと、第２導電型の立体構造トランジスタである第２トランジスタとがある。第２トランジスタは、深さ方向において、第１トランジスタよりも上に形成されている。第２スタンダードセルにおいて、平面視で第３電源配線と第４電源配線との間に、第１導電型の立体構造トランジスタである第３トランジスタと、第２導電型の立体構造トランジスタである第４トランジスタとがある。第３トランジスタは、深さ方向において、第４トランジスタよりも上に形成されている。そして、第１および第２スタンダードセルのセル境界を挟んで、第１トランジスタと第３トランジスタとが対向し、第２トランジスタと第４トランジスタとが対向している。【００１５】
第１ローカル配線は第１トランジスタのソースまたはドレインのうちセル境界に近い方に接続されており、第２ローカル配線は第２トランジスタのソースまたはドレインのうちセル境界に近い方に接続されている。第１および第２ローカル配線は、第１および第２電源配線が延びる第１方向と垂直をなす第２方向に延びており、平面視で互いに重なっている。そして、第１および第２ローカル配線はいずれも、平面視で第１および第２電源配線と重なっている。このため、第１および第２ローカル配線は、論理機能を構成するためには必要としない冗長な部分を有している。これにより、第２スタンダードセルにおけるローカル配線の仕上がり寸法の予測性が上がるので、半導体集積回路の性能の予測性を向上させることができる。
【発明の効果】
【００１６】
本開示によると、ＣＦＥＴを用いたスタンダードセルを含む半導体集積回路装置について、性能ばらつき、信頼性低下、歩留まり低下を抑制できるとともに、性能の予測性を向上させることができる。
【図面の簡単な説明】
【００１７】
【図１】（ａ），（ｂ）は第１実施形態に係るスタンダードセルのレイアウト構造の例を示す平面図
【図２】図１のレイアウト構造の平面視横方向における断面図
【図３】（ａ）〜（ｃ）は図１のレイアウト構造の平面視縦方向における断面図
【図４】図１のスタンダードセルの回路図
【図５】（ａ），（ｂ）は第１実施形態に係るスタンダードセルのレイアウト構造の他の例を示す平面図
【図６】図５のスタンダードセルの回路図
【図７】（ａ），（ｂ）は第２実施形態に係るスタンダードセルのレイアウト構造の例を示す平面図
【図８】図７のスタンダードセルの回路図
【図９】（ａ），（ｂ）は第２実施形態に係るスタンダードセルのレイアウト構造の例を示す平面図
【図１０】図９のスタンダードセルの回路図
【図１１】各実施形態で示したスタンダードセルを用いた回路ブロックのレイアウトの例
【図１２】各実施形態で示したスタンダードセルを用いた回路ブロックのレイアウトの例
【図１３】ＣＦＥＴを備えた半導体装置の構造を示す断面図
【図１４】ＣＦＥＴを備えた半導体装置の構造を示す断面図
【図１５】ＣＦＥＴを備えた半導体装置の構造を示す断面図
【図１６】ＣＦＥＴを備えた半導体装置の構造を示す平面図
【発明を実施するための形態】
【００１８】
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセル（本明細書では、適宜、単にセルという）を備えており、この複数のスタンダードセルのうち少なくとも一部は、ＣＦＥＴ、すなわち、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスを備えるものとする。
【００１９】
まず、ＣＦＥＴの基本構造について説明する。図１３〜図１６はＣＦＥＴを備えた半導体装置の構造を示す図であり、図１３はＸ方向における断面図、図１４はＹ方向におけるゲート部分の断面図、図１５はＹ方向におけるソース・ドレイン部分の断面図、図１６は平面図である。なお、Ｘ方向はナノワイヤが延びる方向、Ｙ方向はゲートが延びる方向、Ｚ方向は基板面と垂直をなす方向としている。また、図１３〜図１６は概略図であり、各部の寸法や位置等は必ずしも整合していない。
【００２０】
この半導体装置では、シリコン（Ｓｉ）基板等の半導体基板３０１の表面に素子分離領域３０２が形成されており、素子分離領域３０２により、素子活性領域３０ａが画定されている。素子活性領域３０ａでは、Ｐ型ＦＥＴ上にＮ型ＦＥＴが形成されている。
【００２１】
素子活性領域３０ａでは、半導体基板３０１上に積層トランジスタ構造３９０ａが形成されている。積層トランジスタ構造３９０ａは、半導体基板３０１上に形成されたゲート構造３９１を含む。ゲート構造３９１は、ゲート電極３５６、複数のナノワイヤ３５８、ゲート絶縁膜３５５、絶縁膜３５７を含む。ゲート電極３５６は、Ｙ方向に延び、Ｚ方向に立ち上がる。ナノワイヤ３５８は、Ｘ方向でゲート電極３５６を貫通し、Ｙ方向及びＺ方向に配列されている。ゲート絶縁膜３５５は、ゲート電極３５６とナノワイヤ３５８との間に形成されている。ゲート電極３５６及びゲート絶縁膜３５５は、Ｘ方向において、ナノワイヤ３５８の両端から後退した位置に形成されており、この後退した部分に絶縁膜３５７が形成されている。半導体基板３０１上に、絶縁膜３５７の両脇において、絶縁膜３１６が形成されている。３２１，３２２は層間絶縁膜である。
【００２２】
また、図１４に示すように、ゲート電極３５６は、開口部３７５に設けられたビア３８５によって、上層の配線と接続される。
【００２３】
例えば、ゲート電極３５６には、チタン、チタン窒化物又は多結晶シリコン等を用いることができる。例えば、ゲート絶縁膜３５５には、ハフニウム酸化物、アルミニウム酸化物又はハフニウム及びアルミニウムの酸化物等の高誘電率材料を用いることができる。例えば、ナノワイヤ３５８にはシリコン等を用いることができる。例えば、絶縁膜３１６、絶縁膜３５７には、シリコン酸化物又はシリコン窒化物等を用いることができる。
【００２４】
この半導体装置では、Ｚ方向に配列するナノワイヤ３５８の本数は４であり、素子活性領域３０ａでは、半導体基板３０１側の２本のナノワイヤ３５８の各端部にｐ型半導体層３３１ｐが形成されている。ｐ型半導体層３３１ｐに接する２つのローカル配線３８６がＸ方向でゲート構造３９１を挟むようにして形成されている。また、半導体基板１０１から離間する側の２本のナノワイヤ３５８の各端部にｎ型半導体層３４１ｎが形成されている。ｎ型半導体層３４１ｎに接する２つのローカル配線３８８がＸ方向でゲート構造３９１を挟むようにして形成されている。ローカル配線３８６とローカル配線３８８との間に絶縁膜３３２が形成されている。ローカル配線３８８の上に絶縁膜３８９が形成されている。例えば、ｐ型半導体層３３１ｐはｐ型ＳｉＧｅ層であり、ｎ型半導体層３４１ｎはｎ型Ｓｉ層である。例えば、絶縁膜３３２には、シリコン酸化物又はシリコン窒化物等を用いることができる。
【００２５】
また、図１５に示すように、ローカル配線３８８は、ビア３０７１を介して、埋め込み配線３１０１と接続される。ローカル配線３８６は、ビア３０７２を介して、埋め込み配線３１０２と接続される。
【００２６】
このように、積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＰ型半導体層３３１ｐを含むＰ型ＦＥＴを有する。このＰ型ＦＥＴでは、一方のＰ型半導体層３３１ｐがソース領域として機能し、他方のＰ型半導体層３３１ｐがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＮ型半導体層３４１ｎを含むＮ型ＦＥＴも有する。このＮ型ＦＥＴでは、一方のＮ型半導体層３４１ｎがソース領域として機能し、他方のＮ型半導体層３４１ｎがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。
【００２７】
なお、積層トランジスタ構造より上層については、ビアおよび金属配線によりトランジスタ間の配線等が行われるが、これらは既知の配線プロセスによって実現が可能である。
【００２８】
なお、ここでは、Ｐ型ＦＥＴおよびＮ型ＦＥＴにおけるナノワイヤの本数は、それぞれ、Ｙ方向に４本、Ｚ方向に２本、計８本ずつであるものとしたが、ナノワイヤの本数はこれに限られるものではない。また、Ｐ型ＦＥＴとＮ型ＦＥＴのナノワイヤの本数は、異なっていてもかまわない。
【００２９】
また、本明細書では、ナノワイヤの両端に形成され、トランジスタのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。上述したＣＦＥＴの基本構造例では、ｐ型半導体層３３１ｐおよびｎ型半導体層３４１ｎが、パッドに相当する。
【００３０】
また、以降の実施形態における平面図および断面図においては、各絶縁膜等の記載は省略することがある。また、以降の実施形態における平面図および断面図については、ナノワイヤおよびその両側のパッドを、簡易化した直線状の形状で記載することがある。また、本明細書において、「同一サイズ」等のように、サイズ等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
【００３１】
（第１実施形態）
図１〜図３は第１実施形態に係るセルのレイアウト構造の例を示す図であり、図１（ａ），（ｂ）は平面図、図２は平面視横方向における断面図、図３（ａ）〜（ｃ）は平面視縦方向における断面図である。具体的には、図１（ａ）は下部、すなわち基板に近い側に形成された立体構造トランジスタ（ここではＰ型ナノワイヤＦＥＴ）を含む部分を示し、図１（ｂ）は上部、すなわち基板から遠い側に形成された立体構造トランジスタ（ここではＮ型ナノワイヤＦＥＴ）を含む部分を示す。図２は線Ｘ１−Ｘ１’の断面、図３（ａ）は線Ｙ１−Ｙ１’の断面、図３（ｂ）は線Ｙ２−Ｙ２’の断面、図３（ｃ）は線Ｙ３−Ｙ３’の断面である。
【００３２】
また図４は図１〜図３に示すセルの回路図である。図４に示すように、図１〜図３に示すセルは、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１を有し、入力Ａ、出力Ｙのインバータ回路を実現している。
【００３３】
なお、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）、基板面に垂直な方向をＺ方向（深さ方向に相当）としている。また、図１等の平面図において縦横に走る点線、および、図２等の断面図において縦に走る点線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
【００３４】
図１（ａ）に示すように、セルのＹ方向における両端において、Ｘ方向に延びる電源配線１１，１２がそれぞれ設けられている。電源配線１１，１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ：Buried Power Rail）である。電源配線１１は電源電圧ＶＤＤを供給し、電源配線１２は電源電圧ＶＳＳを供給する。
【００３５】
Ｍ１配線層には、Ｘ方向に延びる配線６１，６２が形成されている。配線６１は入力Ａ、配線６２は出力Ｙに相当する。
【００３６】
セルの下部には、Ｘ方向に延びるナノワイヤ２１が形成されており、セルの上部には、Ｘ方向に延びるナノワイヤ２６が形成されている。ナノワイヤ２１，２６は、平面視で重なっている。ナノワイヤ２１の両端に、Ｐ型半導体がドーピングされたパッド２２ａ，２２ｂが形成されている。ナノワイヤ２６の両端に、Ｎ型半導体がドーピングされたパッド２７ａ，２７ｂが形成されている。ナノワイヤ２１がＰ型トランジスタＰ１のチャネル部を構成し、パッド２２ａ，２２ｂがＰ型トランジスタＰ１のソースまたはドレインとなる端子を構成する。ナノワイヤ２６がＮ型トランジスタＮ１のチャネル部を構成し、パッド２７ａ，２７ｂがＮ型トランジスタＮ１のソースまたはドレインとなる端子を構成する。Ｐ型トランジスタＰ１は、Ｚ方向において埋め込み配線層よりも上に形成されており、Ｎ型トランジスタＮ１は、Ｚ方向においてＰ型トランジスタＰ１よりも上に形成されている。
【００３７】
ゲート配線３１は、セルのＸ方向におけるほぼ中央においてＹ方向に延びており、かつ、セルの下部から上部にかけてＺ方向に延びている。ゲート配線３１は、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１のゲートとなる。すなわち、ナノワイヤ２１、ゲート配線３１、およびパッド２２ａ，２２ｂによって、Ｐ型トランジスタＰ１が構成される。ナノワイヤ２６、ゲート配線３１、およびパッド２７ａ，２７ｂによって、Ｎ型トランジスタＮ１が構成される。また、セルのＸ方向における両端に、ダミーゲート配線３５ａ，３５ｂが形成されている。ダミーゲート配線３５ａ，３５ｂは、ゲート配線３１と同様に、Ｙ方向およびＺ方向に延びている。
【００３８】
セルの下部において、Ｙ方向に延びるローカル配線４１，４２が形成されている。ローカル配線４１は、パッド２２ａと接続されている。ローカル配線４２は、パッド２２ｂと接続されている。セルの上部において、Ｙ方向に延びるローカル配線４３，４４が形成されている。ローカル配線４３は、パッド２７ａと接続されている。ローカル配線４４は、パッド２７ｂと接続されている。
【００３９】
ローカル配線４１は、電源配線１１と平面視で重なる位置まで延びており、コンタクト５１を介して、電源配線１１と接続されている。コンタクト５１は、平面視で電源配線１１とローカル配線４１とが重なる位置に形成されている。ローカル配線４３は、電源配線１２と平面視で重なる位置まで延びており、コンタクト５２を介して、電源配線１２と接続されている。コンタクト５２は、平面視で電源配線１２とローカル配線４３とが重なる位置に形成されている。ローカル配線４２，４４は、コンタクト５３を介して接続されている。コンタクト５３は、平面視でローカル配線４２とローカル配線４４とが重なる位置に形成されている。
【００４０】
配線６１は、コンタクト７１を介して、ゲート配線３１と接続されている。配線６２は、コンタクト７２を介して、ローカル配線４４と接続されている。
【００４１】
ここで、本実施形態に係るセルのレイアウト構造では、ローカル配線が、論理機能を構成するためには必要としない冗長な部分を有している。これにより、半導体集積回路装置においてローカル配線の粗密が低減されるとともに、当該ローカル配線の周囲の配線形状のばらつきが低減される。
【００４２】
具体的には、ローカル配線４２，４３，４４は、平面視で電源配線１１，１２の両方と重なる位置まで延びている。ローカル配線４２，４４は、コンタクト５３を介して接続されているが、電源配線１１，１２とは電気的に分離されている。平面視で重なっているローカル配線４２，４４は、Ｙ方向において長さおよび両端の位置がそろっている。
【００４３】
すなわち、ローカル配線４２はトランジスタＰ１のドレインを出力Ｙに接続するための配線であり、ローカル配線４４はトランジスタＮ１のドレインを出力Ｙに接続するための配線である。このため、ローカル配線４２，４４は、出力ＹとなるＭ１配線６２に接続できるように形成すればよく、平面視で電源配線１２と重なる位置まで延ばす必要はない。ところが本実施形態では、ローカル配線４２，４４はＹ方向下向きに延ばされており、平面視で電源配線１２と重なっている。
【００４４】
また、ローカル配線４３は、トランジスタＮ１のソースに電源電圧ＶＳＳを供給するための配線である。このため、ローカル配線４３は、電源配線１２と接続できるように形成すればよく、平面視で電源配線１１と重なる位置まで延ばす必要はない。ところが本実施形態では、ローカル配線４３はＹ方向上向きに延ばされており、平面視で電源配線１１と重なっている。
【００４５】
以上のように本実施形態によると、ローカル配線４２とローカル配線４４は、Ｙ方向に延びており、平面視で互いに重なっている。ローカル配線４２，４４はいずれも、平面視で電源配線１１，１２と重なっている。すなわち、ローカル配線４２，４４は、論理機能を構成するためには必要としない冗長な部分を有している。これにより、半導体集積回路装置におけるローカル配線の粗密が低減されるとともに、ローカル配線４２，４４の周囲の配線パタン形状のばらつきが低減される。したがって、半導体集積回路の性能ばらつき、信頼性低下、歩留まり低下を抑制できるとともに、半導体集積回路の性能の予測性を向上させることができる。
【００４６】
なお、平面視で重なっているローカル配線４２，４４は、Ｙ方向において、長さおよび両端の位置がそろっているが、そろっていなくてもかまわない。
【００４７】
（他の例その１）
図５は第１実施形態に係るセルのレイアウト構造の他の例を示す平面図であり、（ａ）はＰ型ナノワイヤＦＥＴを含む下部、（ｂ）はＮ型ナノワイヤＦＥＴを含む上部を示す。また図６は図５に示すセルの回路図である。図６に示すように、図５に示すセルは、Ｐ型トランジスタＰ１１，Ｐ１２およびＮ型トランジスタＮ１１，Ｎ１２を有し、入力Ａ，Ｂ、出力Ｙの２入力ＮＡＮＤ回路を実現している。なお、セルの断面構造は、第１実施形態で示した図２および図３を参照して、理解することができる。
【００４８】
Ｍ１配線層には、Ｘ方向に延びる配線１６１，１６２，１６３が形成されている。配線１６１は入力Ａ、配線１６２は入力Ｂ、配線１６３は出力Ｙに相当する。
【００４９】
セルの下部には、Ｘ方向に延びるナノワイヤ１２１ａ，１２１ｂが形成されており、セルの上部には、Ｘ方向に延びるナノワイヤ１２６ａ，１２６ｂが形成されている。ナノワイヤ１２１ａの図面左側に、Ｐ型半導体がドーピングされたパッド１２２ａが形成されており、ナノワイヤ１２１ｂの図面右側に、Ｐ型半導体がドーピングされたパッド１２２ｂが形成されている。また、ナノワイヤ１２１ａ，１２１ｂの間に、Ｐ型半導体がドーピングされたパッド１２２ｃが形成されている。ナノワイヤ１２６ａの図面左側に、Ｎ型半導体がドーピングされたパッド１２７ａが形成されており、ナノワイヤ１２６ｂの図面右側に、Ｎ型半導体がドーピングされたパッド１２７ｂが形成されている。また、ナノワイヤ１２６ａ，１２６ｂの間に、Ｎ型半導体がドーピングされたパッド１２７ｃが形成されている。
【００５０】
ゲート配線１３１，１３２は、Ｙ方向に延びており、かつ、セルの下部から上部にかけてＺ方向に延びている。ゲート配線１３１は、Ｐ型トランジスタＰ１１およびＮ型トランジスタＮ１１のゲートとなり、ゲート配線１３２は、Ｐ型トランジスタＰ１２およびＮ型トランジスタＮ１２のゲートとなる。また、セルのＸ方向における両端に、ダミーゲート配線１３５ａ，１３５ｂが形成されている。ダミーゲート配線１３５ａ，１３５ｂは、ゲート配線１３１，１３２と同様に、Ｙ方向およびＺ方向に延びている。
【００５１】
セルの下部において、Ｙ方向に延びるローカル配線１４１，１４２，１４３が形成されている。ローカル配線１４１は、パッド１２２ａと接続されている。ローカル配線１４２は、パッド１２２ｂと接続されている。ローカル配線１４３は、パッド１２２ｃと接続されている。セルの上部において、Ｙ方向に延びるローカル配線１４４，１４５，１４６が形成されている。ローカル配線１４４は、パッド１２７ａと接続されている。ローカル配線１４５は、パッド１２７ｂと接続されている。ローカル配線１４６は、パッド１２７ｃと接続されている。
【００５２】
ローカル配線１４１は、電源配線１１と平面視で重なる位置まで延びており、コンタクト１５１を介して、電源配線１１と接続されている。ローカル配線１４２は、電源配線１１と平面視で重なる位置まで延びており、コンタクト１５２を介して、電源配線１１と接続されている。ローカル配線１４４は、電源配線１２と平面視で重なる位置まで延びており、コンタクト１５３を介して、電源配線１２と接続されている。
【００５３】
配線１６１は、コンタクト１７１を介して、ゲート配線１３１と接続されている。配線１６２は、コンタクト１７２を介して、ゲート配線１３２と接続されている。配線１６３は、コンタクト１７３を介して、ローカル配線１４５と接続されており、また、コンタクト１７４を介して、ローカル配線１４３と接続されている。
【００５４】
ここで、本例に係るセルのレイアウト構造でも、ローカル配線が、論理機能を構成するためには必要としない冗長な部分を有している。これにより、半導体集積回路装置におけるローカル配線の粗密が低減されるとともに、当該ローカル配線の周囲の配線形状のばらつきが低減される。
【００５５】
具体的には、ローカル配線１４２，１４３，１４４，１４５は、平面視で電源配線１１，１２の両方と重なる位置まで延びている。平面視で重なっているローカル配線１４２，１４５は、Ｙ方向において、長さおよび両端の位置がそろっている。また、ローカル配線１４６は、平面視で電源配線１２と重なる位置まで延びている。
【００５６】
すなわち、ローカル配線１４２は、トランジスタＰ１２のソースに電源電圧ＶＤＤを供給するための配線である。このため、ローカル配線１４２は、電源配線１１と接続できるように形成すればよく、平面視で電源配線１２と重なる位置まで延ばす必要はない。また、ローカル配線１４３は、トランジスタＰ１１，Ｐ１２のドレインを出力Ｙに接続するための配線である。このため、ローカル配線１４３は、出力ＹとなるＭ１配線１６３に接続できるように形成すればよく、平面視で電源配線１２と重なる位置まで延ばす必要はない。ところが本例では、ローカル配線１４２，１４３はＹ方向下向きに延ばされており、平面視で電源配線１２と重なっている。
【００５７】
また、ローカル配線１４４は、トランジスタＮ１１のソースに電源電圧ＶＳＳを供給するための配線である。このため、ローカル配線１４４は、電源配線１２と接続できるように形成すればよく、平面視で電源配線１１と重なる位置まで延ばす必要はない。ところが本例では、ローカル配線１４４はＹ方向上向きに延ばされており、平面視で電源配線１１と重なっている。
【００５８】
また、ローカル配線１４５は、トランジスタＮ１２のドレインを出力Ｙに接続するための配線である。このため、ローカル配線１４５は、出力ＹとなるＭ１配線１６３に接続できるように形成すればよく、平面視で電源配線１２と重なる位置まで延ばす必要はない。また、ローカル配線１４６は、トランジスタＮ１１，Ｎ１２の接続ノードとなる配線である。図６の回路図から分かるとおり、トランジスタＮ１１，Ｎ１２の接続ノードは他の配線と接続されていない。このため、ローカル配線１４６は、平面視で電源配線１２と重なる位置まで延ばす必要はない。ところが本例では、ローカル配線１４５，１４６はＹ方向下向きに延ばされており、平面視で電源配線１２と重なっている。
【００５９】
以上のように本例によると、ローカル配線１４２とローカル配線１４５は、Ｙ方向に延びており、平面視で互いに重なっている。ローカル配線１４２，１４５はいずれも、平面視で電源配線１１，１２と重なっている。すなわち、ローカル配線１４２，１４５は、論理機能を構成するためには必要としない冗長な部分を有している。これにより、半導体集積回路装置におけるローカル配線の粗密が低減されるとともに、ローカル配線１４２，１４５の周囲の配線パタン形状のばらつきが低減される。したがって、半導体集積回路の性能ばらつき、信頼性低下、歩留まり低下を抑制できるとともに、半導体集積回路の性能の予測性を向上させることができる。
【００６０】
また、他の配線と接続されないトランジスタＮ１１，Ｎ１２の接続ノードとなるローカル配線１４６が、冗長な部分を有している。これにより、半導体集積回路装置におけるローカル配線の粗密がさらに低減されるとともに、ローカル配線１４６の周囲の配線パタン形状のばらつきがさらに低減される。
【００６１】
なお、平面視で重なっているローカル配線１４２，１４５は、Ｙ方向において、長さおよび両端の位置がそろっていなくてもかまわない。
【００６２】
（他の例その２）
図７は第１実施形態に係るセルのレイアウト構造の他の例を示す平面図であり、（ａ）はＰ型ナノワイヤＦＥＴを含む下部、（ｂ）はＮ型ナノワイヤＦＥＴを含む上部を示す。また図８は図７に示すセルの回路図である。図８に示すように、図７に示すセルは、Ｐ型トランジスタＰ２１，Ｐ２２およびＮ型トランジスタＮ２１，Ｎ２２を有し、入力Ａ，Ｂ、出力Ｙの２入力ＮＯＲ回路を実現している。なお、セルの断面構造は、第１実施形態で示した図２および図３を参照して、理解することができる。
【００６３】
Ｍ１配線層には、Ｘ方向に延びる配線２６１，２６２，２６３が形成されている。配線２６１は入力Ａ、配線２６２は入力Ｂ、配線２６３は出力Ｙに相当する。
【００６４】
セルの下部には、Ｘ方向に延びるナノワイヤ２２１ａ，２２１ｂが形成されており、セルの上部には、Ｘ方向に延びるナノワイヤ２２６ａ，２２６ｂが形成されている。ナノワイヤ２２１ａの図面左側に、Ｐ型半導体がドーピングされたパッド２２２ａが形成されており、ナノワイヤ２２１ｂの図面右側に、Ｐ型半導体がドーピングされたパッド２２２ｂが形成されている。また、ナノワイヤ２２１ａ，２２１ｂの間に、Ｐ型半導体がドーピングされたパッド２２２ｃが形成されている。ナノワイヤ２２６ａの図面左側に、Ｎ型半導体がドーピングされたパッド２２７ａが形成されており、ナノワイヤ２２６ｂの図面右側に、Ｎ型半導体がドーピングされたパッド２２７ｂが形成されている。また、ナノワイヤ２２６ａ，２２６ｂの間に、Ｎ型半導体がドーピングされたパッド２２７ｃが形成されている。
【００６５】
ゲート配線２３１，２３２は、Ｙ方向に延びており、かつ、セルの下部から上部にかけてＺ方向に延びている。ゲート配線２３１は、Ｐ型トランジスタＰ２１およびＮ型トランジスタＮ２１のゲートとなり、ゲート配線２３２は、Ｐ型トランジスタＰ２２およびＮ型トランジスタＮ２２のゲートとなる。また、セルのＸ方向における両端に、ダミーゲート配線２３５ａ，２３５ｂが形成されている。ダミーゲート配線２３５ａ，２３５ｂは、ゲート配線２３１，２３２と同様に、Ｙ方向およびＺ方向に延びている。
【００６６】
セルの下部において、Ｙ方向に延びるローカル配線２４１，２４２，２４３が形成されている。ローカル配線２４１は、パッド２２２ａと接続されている。ローカル配線２４２は、パッド２２２ｂと接続されている。ローカル配線２４３は、パッド２２２ｃと接続されている。セルの上部において、Ｙ方向に延びるローカル配線２４４，２４５，２４６が形成されている。ローカル配線２４４は、パッド２２７ａと接続されている。ローカル配線２４５は、パッド２２７ｂと接続されている。ローカル配線２４６は、パッド２２７ｃと接続されている。
【００６７】
ローカル配線２４１は、電源配線１１と平面視で重なる位置まで延びており、コンタクト２５１を介して、電源配線１１と接続されている。ローカル配線２４４は、電源配線１２と平面視で重なる位置まで延びており、コンタクト２５２を介して、電源配線１２と接続されている。ローカル配線２４５は、電源配線１２と平面視で重なる位置まで延びており、コンタクト２５３を介して、電源配線１２と接続されている。
【００６８】
配線２６１は、コンタクト２７１を介して、ゲート配線２３１と接続されている。配線２６２は、コンタクト２７２を介して、ゲート配線２３２と接続されている。配線２６３は、コンタクト２７３を介して、ローカル配線２４２と接続されており、また、コンタクト２７４を介して、ローカル配線２４６と接続されている。
【００６９】
ここで、本例に係るセルのレイアウト構造でも、ローカル配線が、論理機能を構成するためには必要としない冗長な部分を有している。これにより、半導体集積回路装置におけるローカル配線の粗密が低減されるとともに、当該ローカル配線の周囲の配線形状のばらつきが低減される。
【００７０】
具体的には、ローカル配線２４３，２４４，２４６は、平面視で電源配線１１，１２の両方と重なる位置まで延びている。平面視で重なっているローカル配線２４３，２４６は、Ｙ方向において、長さおよび両端の位置がそろっている。また、ローカル配線２４６は、平面視で電源配線１２と重なる位置まで延びている。
【００７１】
すなわち、ローカル配線２４３は、トランジスタＰ２１，Ｐ２２の接続ノードとなる配線である。図８の回路図から分かるとおり、トランジスタＰ２１，Ｐ２２の接続ノードは、他の配線と接続されていない。このため、ローカル配線２４３は、平面視で電源配線１１，１２と重なる位置まで延ばす必要はない。ところが本例では、ローカル配線２４３はＹ方向において両方の向きに延ばされており、平面視で電源配線１１，１２と重なっている。
【００７２】
また、ローカル配線２４４は、トランジスタＮ２１のソースに電源電圧ＶＳＳを供給するための配線である。このため、ローカル配線２４４は、電源配線１２と接続できるように形成すればよく、平面視で電源配線１１と重なる位置まで延ばす必要はない。ところが本例では、ローカル配線２４４はＹ方向上向きに延ばされており、平面視で電源配線１１と重なっている。
【００７３】
また、ローカル配線２４６は、トランジスタＮ２１，Ｎ２２のドレインを出力Ｙに接続するための配線である。このため、ローカル配線２４６は、出力ＹとなるＭ１配線２６３に接続できるように形成すればよく、平面視で電源配線１２と重なる位置まで延ばす必要はない。ところが本例では、ローカル配線２４６はＹ方向下向きに延ばされており、平面視で電源配線１２と重なっている。
【００７４】
以上のように本例によると、ローカル配線２４３とローカル配線２４６は、Ｙ方向に延びており、平面視で互いに重なっている。ローカル配線２４３，２４６はいずれも、平面視で電源配線１１，１２と重なっている。すなわち、ローカル配線２４３，２４６は、論理機能を構成するためには必要としない冗長な部分を有している。これにより、半導体集積回路装置におけるローカル配線の粗密が低減されるとともに、ローカル配線２４３，２４６の周囲の配線パタン形状のばらつきが低減される。したがって、半導体集積回路の性能ばらつき、信頼性低下、歩留まり低下を抑制できるとともに、半導体集積回路の性能の予測性を向上させることができる。
【００７５】
また、他の配線と接続されないトランジスタＰ２１，Ｐ２２の接続ノードとなるローカル配線２４３が、冗長な部分を有している。これにより、半導体集積回路装置におけるローカル配線の粗密がさらに低減されるとともに、ローカル配線２４３の周囲の配線形状のばらつきがさらに低減される。
【００７６】
なお、平面視で重なっているローカル配線２４３，２４６は、Ｙ方向において、長さおよび両端の位置がそろっていなくてもかまわない。
【００７７】
（第２実施形態）
図９は第２実施形態に係るセルのレイアウト構造の例を示す平面図であり、（ａ）はＰ型ナノワイヤＦＥＴを含む下部、（ｂ）はＮ型ナノワイヤＦＥＴを含む上部を示す。図９に示すセルは、いわゆるダブルハイトセルであり、第１実施形態で示したセル（シングルハイトセル）の２倍の高さ（Ｙ方向におけるサイズ）を有する。また図１０は図９に示すセルの回路図である。図１０に示すように、図９に示すセルは、Ｐ型トランジスタＰ４１，Ｐ４２，Ｐ４３，Ｐ４４，Ｐ４５，Ｐ４６およびＮ型トランジスタＮ４１，Ｎ４２，Ｎ４３，Ｎ４４，Ｎ４５，Ｎ４６を有し、入力Ａ，Ｂ，Ｃ、出力Ｙの３入力ＮＡＮＤ回路を実現している。なお、セルの断面構造は、第１実施形態で示した図２および図３を参照して、理解することができる。
【００７８】
図９（ａ）に示すように、セルのＹ方向における両端において、Ｘ方向に延びる電源配線４１１，４１２がそれぞれ設けられている。また、セルのＹ方向における中央部において、Ｘ方向に延びる電源配線４１３が設けられている。電源配線４１３のＹ方向における幅は、電源配線４１１，４１２のほぼ２倍になっている。電源配線４１１，４１２，４１３はいずれも、埋め込み配線層に形成されたＢＰＲである。電源配線４１１，４１２は電源電圧ＶＤＤを供給し、電源配線４１３は電源電圧ＶＳＳを供給する。
【００７９】
Ｍ１配線層には、Ｘ方向に延びる配線４６１，４６２，４６３，４６４が形成されている。配線４６１は入力Ａ、配線４６２は入力Ｂ、配線４６３は入力Ｃ、配線４６４は出力Ｙに相当する。
【００８０】
電源配線４１１，４１３の間の領域において、セルの下部には、Ｘ方向に延びるナノワイヤ４２１ａ，４２１ｂ，４２１ｃが形成されており、セルの上部には、Ｘ方向に延びるナノワイヤ４２５ａ，４２５ｂ，４２５ｃが形成されている。ナノワイヤ４２１ａ，４２１ｂ，４２１ｃとナノワイヤ４２５ａ，４２５ｂ，４２５ｃは、平面視で重なっている。
【００８１】
ナノワイヤ４２１ａの図面左側に、Ｐ型半導体がドーピングされたパッド４２２ａが形成されている。ナノワイヤ４２１ａ，４２１ｂの間に、Ｐ型半導体がドーピングされたパッド４２２ｂが形成されている。ナノワイヤ４２１ｂ，４２１ｃの間に、Ｐ型半導体がドーピングされたパッド４２２ｃが形成されている。ナノワイヤ４２１ｃの図面右側に、Ｐ型半導体がドーピングされたパッド４２２ｄが形成されている。ナノワイヤ４２１ａがＰ型トランジスタＰ４１のチャネル部を構成し、パッド４２２ａ，４２２ｂがＰ型トランジスタＰ４１のソースまたはドレインとなる端子を構成する。ナノワイヤ４２１ｂがＰ型トランジスタＰ４２のチャネル部を構成し、パッド４２２ｂ，４２２ｃがＰ型トランジスタＰ４２のソースまたはドレインとなる端子を構成する。ナノワイヤ４２１ｃがＰ型トランジスタＰ４３のチャネル部を構成し、パッド４２２ｃ，４２２ｄがＰ型トランジスタＰ４３のソースまたはドレインとなる端子を構成する。
【００８２】
ナノワイヤ４２５ａの図面左側に、Ｎ型半導体がドーピングされたパッド４２６ａが形成されている。ナノワイヤ４２５ａ，４２５ｂの間に、Ｎ型半導体がドーピングされたパッド４２６ｂが形成されている。ナノワイヤ４２５ｂ，４２５ｃの間に、Ｎ型半導体がドーピングされたパッド４２６ｃが形成されている。ナノワイヤ４２５ｃの図面右側に、Ｎ型半導体がドーピングされたパッド４２６ｄが形成されている。ナノワイヤ４２５ａがＮ型トランジスタＮ４１のチャネル部を構成し、パッド４２６ａ，４２６ｂがＮ型トランジスタＮ４１のソースまたはドレインとなる端子を構成する。ナノワイヤ４２５ｂがＮ型トランジスタＮ４２のチャネル部を構成し、パッド４２６ｂ，４２６ｃがＮ型トランジスタＮ４２のソースまたはドレインとなる端子を構成する。ナノワイヤ４２５ｃがＮ型トランジスタＮ４３のチャネル部を構成し、パッド４２６ｃ，４２６ｄがＮ型トランジスタＮ４３のソースまたはドレインとなる端子を構成する。
【００８３】
電源配線４１２，４１３の間の領域において、セルの下部には、Ｘ方向に延びるナノワイヤ４２３ａ，４２３ｂ，４２３ｃが形成されており、セルの上部には、Ｘ方向に延びるナノワイヤ４２７ａ，４２７ｂ，４２７ｃが形成されている。ナノワイヤ４２３ａ，４２３ｂ，４２３ｃとナノワイヤ４２７ａ，４２７ｂ，４２７ｃは、平面視で重なっている。
【００８４】
ナノワイヤ４２３ａの図面左側に、Ｐ型半導体がドーピングされたパッド４２４ａが形成されている。ナノワイヤ４２３ａ，４２３ｂの間に、Ｐ型半導体がドーピングされたパッド４２４ｂが形成されている。ナノワイヤ４２３ｂ，４２３ｃの間に、Ｐ型半導体がドーピングされたパッド４２４ｃが形成されている。ナノワイヤ４２３ｃの図面右側に、Ｐ型半導体がドーピングされたパッド４２４ｄが形成されている。ナノワイヤ４２３ａがＰ型トランジスタＰ４４のチャネル部を構成し、パッド４２４ａ，４２４ｂがＰ型トランジスタＰ４４のソースまたはドレインとなる端子を構成する。ナノワイヤ４２３ｂがＰ型トランジスタＰ４５のチャネル部を構成し、パッド４２４ｂ，４２４ｃがＰ型トランジスタＰ４５のソースまたはドレインとなる端子を構成する。ナノワイヤ４２３ｃがＰ型トランジスタＰ４６のチャネル部を構成し、パッド４２４ｃ，４２４ｄがＰ型トランジスタＰ４６のソースまたはドレインとなる端子を構成する。
【００８５】
ナノワイヤ４２７ａの図面左側に、Ｎ型半導体がドーピングされたパッド４２８ａが形成されている。ナノワイヤ４２７ａ，４２７ｂの間に、Ｎ型半導体がドーピングされたパッド４２８ｂが形成されている。ナノワイヤ４２７ｂ，４２７ｃの間に、Ｎ型半導体がドーピングされたパッド４２８ｃが形成されている。ナノワイヤ４２７ｃの図面右側に、Ｎ型半導体がドーピングされたパッド４２８ｄが形成されている。ナノワイヤ４２７ａがＮ型トランジスタＮ４４のチャネル部を構成し、パッド４２８ａ，４２８ｂがＮ型トランジスタＮ４４のソースまたはドレインとなる端子を構成する。ナノワイヤ４２７ｂがＮ型トランジスタＮ４５のチャネル部を構成し、パッド４２８ｂ，４２８ｃがＮ型トランジスタＮ４５のソースまたはドレインとなる端子を構成する。ナノワイヤ４２７ｃがＮ型トランジスタＮ４６のチャネル部を構成し、パッド４２８ｃ，４２８ｄがＮ型トランジスタＮ４６のソースまたはドレインとなる端子を構成する。
【００８６】
ゲート配線４３１，４３２，４３３は、Ｙ方向に延びており、かつ、セルの下部から上部にかけてＺ方向に延びている。ゲート配線４３１，４３２，４３３は、電源配線４１１から電源配線４１２までの領域に形成されている。ゲート配線４３１は、Ｐ型トランジスタＰ４１，Ｐ４４およびＮ型トランジスタＮ４１，Ｎ４４のゲートとなる。ゲート配線４３２は、Ｐ型トランジスタＰ４２，Ｐ４５およびＮ型トランジスタＮ４２，Ｎ４５のゲートとなる。ゲート配線４３３は、Ｐ型トランジスタＰ４３，Ｐ４６およびＮ型トランジスタＮ４３，Ｎ４６のゲートとなる。また、セルのＸ方向における両端に、ダミーゲート配線４３５ａ，４３５ｂが形成されている。ダミーゲート配線４３５ａ，４３５ｂは、ゲート配線４３１，４３２，４３３と同様に、Ｙ方向およびＺ方向に延びている。
【００８７】
セルの下部において、Ｙ方向に延びるローカル配線４４１，４４２，４４３，４４４，４４５が形成されている。ローカル配線４４１は、パッド４２２ａと接続されている。ローカル配線４４２は、パッド４２４ａと接続されている。ローカル配線４４３は、パッド４２２ｂ，４２４ｂと接続されている。ローカル配線４４４は、パッド４２２ｃ，４２４ｃと接続されている。ローカル配線４４５は、パッド４２２ｄ，４２４ｄと接続されている。セルの上部において、Ｙ方向に延びるローカル配線４４６，４４７，４４８，４４９が形成されている。ローカル配線４４６は、パッド４２６ａ，４２８ａと接続されている。ローカル配線４４７は、パッド４２６ｂ，４２８ｂと接続されている。ローカル配線４４８は、パッド４２６ｃ，４２８ｃと接続されている。ローカル配線４４９は、パッド４２６ｄ，４２８ｄと接続されている。
【００８８】
ローカル配線４４１は、電源配線４１１と平面視で重なる位置まで延びており、コンタクト４５１を介して、電源配線４１１と接続されている。ローカル配線４４２は、電源配線４１２と平面視で重なる位置まで延びており、コンタクト４５５を介して、電源配線４１２と接続されている。ローカル配線４４４は、電源配線４１１，４１２と平面視で重なる位置まで延びており、コンタクト４５２を介して電源配線４１１と接続されるとともに、コンタクト４５６を介して電源配線４１２と接続される。ローカル配線４４６は、コンタクト４５３，４５４を介して、電源配線４１３と接続されている。
【００８９】
ローカル配線４４５とローカル配線４４９とは、コンタクト４５７を介して接続されている。
【００９０】
配線４６１は、コンタクト４７３を介して、ゲート配線４３３と接続されている。配線４６２は、コンタクト４７４を介して、ゲート配線４３２と接続されている。配線４６３は、コンタクト４７５を介して、ゲート配線４３１と接続されている。配線４６４は、コンタクト４７１を介して、ローカル配線４４３と接続されており、かつ、コンタクト４７２を介して、ローカル配線４４９と接続されている。
【００９１】
ここで、本実施形態に係るセルのレイアウト構造では、ローカル配線が、論理機能を構成するためには必要としない冗長な部分を有している。これにより、半導体集積回路装置におけるローカル配線の粗密が低減されるとともに、当該ローカル配線の周囲の配線パタンの形状のばらつきが低減される。図９では、ローカル配線が有する冗長な部分を太破線で囲んでいる。
【００９２】
具体的には、ローカル配線４４６，４４８は、パッド４２６ａ，４２６ｃからＹ方向上向きにさらに延びており、電源配線４１１と平面視で重なりを有している。また、ローカル配線４４３，４４５，４４６，４４７，４４８，４４９は、パッド４２４ｂ，４２４ｄ，４２８ａ，４２８ｂ，４２８ｃ，４２８ｄからＹ方向下向きにさらに延びており、電源配線４１２と平面視で重なりを有している。また、ローカル配線４４４は、パッド４２２ｃに接続された部分とパッド４２４ｃに接続された部分とに分離して形成してもかまわないが、ここでは一体に形成されており、電源配線４１３と平面視で重なりを有している。
【００９３】
この結果、ローカル配線４４３，４４４，４４５，４４６，４４８，４４９は、平面視で電源配線４１１，４１２，４１３と重なっている。ローカル配線４４３，４４５，４４８，４４９は、電源配線４１１，４１２，４１３と電気的に分離されている。また、平面視で重なっているローカル配線４４４，４４８は、Ｙ方向において長さおよび両端の位置がそろっている。平面視で重なっているローカル配線４４５，４４９は、コンタクト４５７を介して接続されており、Ｙ方向において長さおよび両端の位置がそろっている。
【００９４】
以上のように本実施形態によると、ローカル配線４４１，４４２とローカル配線４４６とは平面視で互いに重なっており、ローカル配線４４６は平面視で電源配線４１１，４１２，４１３と重なっている。ローカル配線４４３とローカル配線４４７とは平面視で互いに重なっており、ローカル配線４４３は平面視で電源配線４１１，４１２，４１３と重なっている。ローカル配線４４４とローカル配線４４８とは平面視で互いに重なっており、ローカル配線４４４，４４８はともに平面視で電源配線４１１，４１２，４１３と重なっている。ローカル配線４４５とローカル配線４４９とは平面視で互いに重なっており、ローカル配線４４５，４４９はともに平面視で電源配線４１１，４１２，４１３と重なっている。すなわち、ローカル配線４４３，４４４，４４５，４４６，４４８，４４９は、論理機能を構成するためには必要としない冗長な部分を有している。これにより、半導体集積回路装置におけるローカル配線の粗密が低減されるとともに、ローカル配線４４３，４４４，４４５，４４６，４４８，４４９の周囲の配線パタン形状のばらつきが低減される。したがって、半導体集積回路の性能ばらつき、信頼性低下、歩留まり低下を抑制できるとともに、半導体集積回路の性能の予測性を向上させることができる。
【００９５】
（他の例）
本実施形態に係るセルは、下部はＮ型ＦＥＴを含み、上部はＰ型ＦＥＴを含むように構成してもよい。この場合は、セルのＹ方向における両端に電源電圧ＶＳＳを供給する電源配線を設けて、セルのＹ方向における中央部に電源電圧ＶＤＤを供給する電源配線を設けて、上の例と同様のレイアウトとすればよい。
【００９６】
（回路ブロックのレイアウト例）
図１１および図１２は上述の各実施形態で示したセルを用いた回路ブロックのレイアウトの例である。図１１はセルの下部を図示しており、図１２はセルの上部を図示している。Ｃ１１，Ｃ１２，Ｃ１３，Ｃ１４，Ｃ１５，Ｃ１６，Ｃ１７，Ｃ１８は第１実施形態で示したインバータセル、Ｃ２１，Ｃ２２，Ｃ２３は第１実施形態で示した２入力ＮＡＮＤセル、Ｃ３１，Ｃ３２，Ｃ３３は第１実施形態で示した２入力ＮＯＲセル、Ｃ４１は第２実施形態で示したダブルハイトの３入力ＮＡＮＤセルである。ダブルハイトの３入力ＮＡＮＤセルＣ４１およびインバータセルＣ１５は、Ｘ方向において反転されている。２入力ＮＯＲセルＣ３２、インバータセルＣ１３および２入力ＮＡＮＤセルＣ２２は、Ｙ方向において反転されている。インバータセルＣ１４は、Ｘ方向およびＹ方向において反転されている。
【００９７】
図１１および図１２のレイアウトにおいて、破線で囲んだ部分Ａ１，Ａ２，Ａ３では、本開示に係る特徴が表されている。部分Ａ１では、Ｘ方向に隣接する２個のセルの一方において、セル境界に最も近いローカル配線が冗長な部分を有している。これにより、他方のセルのパタンの仕上がり寸法の予測性が上がり、半導体集積回路の性能予測性が向上する。例えば、最上列左端のインバータセルＣ１１と２入力ＮＡＮＤセルＣ２１とが隣接する部分Ａ１では、インバータセルＣ１１の右端近傍にあるローカル配線５０１，５０２が冗長な部分を有している。すなわち、インバータセルＣ１１と２入力ＮＡＮＤセルＣ２１は、その間の境界を挟んで、Ｐ型トランジスタ同士が対向しているとともに、Ｎ型トランジスタ同士が対向している。そして、インバータセルＣ１１において、ローカル配線５０１はＰ型トランジスタのソースまたはドレインのうちセル境界に近い方に接続されており、ローカル配線５０２はＮ型トランジスタのソースまたはドレインのうちセル境界に近い方に接続されている。ローカル配線５０１，５０２は平面視で重なっており、いずれも、平面視で、電源電圧ＶＤＤを供給する電源配線、および、電源電圧ＶＳＳを供給する電源配線の両方と重なっている。これにより、２入力ＮＡＮＤセルＣ２１のパタンの仕上がり寸法の予測性が上がり、半導体集積回路の性能予測性が向上するとともに、配線パタン形状のばらつきが抑制される。
【００９８】
部分Ａ２では、Ｘ方向に隣接する２個のセルの両方において、セル境界に最も近いローカル配線が冗長な部分を有している。これにより、両方のセルのパタンの仕上がり寸法の予測性が上がり、半導体集積回路の性能予測性が向上するとともに、配線パタン形状のばらつきが抑制される。例えば、最下列左端の２入力ＮＡＮＤセルＣ２３とインバータセルＣ１５とが隣接する部分Ａ２では、２入力ＮＡＮＤセルＣ２３の右端近傍にあるローカル配線５１１，５１２、および、インバータセルＣ１５の左端近傍にあるローカル配線５１３，５１４が、冗長な部分を有している。これにより、２入力ＮＡＮＤセルＣ２３およびインバータセルＣ１５のパタンの仕上がり寸法の予測性が上がり、半導体集積回路の性能予測性が向上するとともに、配線パタン形状のばらつきが抑制される。
【００９９】
部分Ａ３では、Ｙ方向に隣接する２個のセルの一方または両方において、ローカル配線がセル境界に近い側に冗長な部分を有している。これにより、他方または両方のセルのパタンの仕上がり寸法の予測性が上がり、半導体集積回路の性能予測性が向上するとともに、配線パタン形状のばらつきが抑制される。例えば、最上列左端のインバータセルＣ１１と中央列左端の２入力ＮＯＲセルＣ３２とが隣接する部分Ａ３では、インバータセルＣ１１のローカル配線５０１，５０２がＹ方向下側に冗長な部分を有しており、２入力ＮＯＲセルＣ３２のローカル配線５２１，５２２がＹ方向上側に冗長な部分を有している。これにより、インバータセルＣ１１および２入力ＮＯＲセルＣ３２のパタンの仕上がり寸法の予測性が上がり、半導体集積回路の性能予測性が向上するとともに、配線パタン形状のばらつきが抑制される。
【０１００】
なお、上述の各実施形態では、トランジスタは１本のナノワイヤを備えるものとしたが、トランジスタの一部または全部は、複数本のナノワイヤを備えてもよい。この場合、平面視でＹ方向において複数本のナノワイヤを設けてもよいし、Ｚ方向において複数本のナノワイヤを設けてもよい。また、Ｙ方向およびＺ方向の両方においてそれぞれ複数本のナノワイヤを設けてもよい。また、セルの上部と下部とにおいて、トランジスタが備えるナノワイヤの本数が異なっていてもよい。
【０１０１】
また、上述の各実施形態では、ナノワイヤの断面形状はほぼ正方形としているが、これに限られるものではない。例えば、円形や長方形であってもよい。
【０１０２】
また、上述の各実施形態では、立体構造トランジスタとしてナノワイヤＦＥＴを例にとって説明を行ったが、これに限られるものではない。例えば、セルの下部に形成されるトランジスタは、フィン型トランジスタであってもよい。
【産業上の利用可能性】
【０１０３】
本開示では、ＣＦＥＴを用いたスタンダードセルを備えた半導体集積回路装置について、性能ばらつき、信頼性低下、歩留まり低下を抑制できるとともに、性能の予測性を向上させることができるので、例えば半導体チップの性能向上に有用である。
【符号の説明】
【０１０４】
１１，１２  電源配線
４２，４４  ローカル配線
５３  コンタクト
１４２，１４５  ローカル配線
２４３，２４６  ローカル配線
４１１，４１２，４１３  電源配線
４４１〜４４９  ローカル配線
４５７  コンタクト
５０１，５０２，５１１，５１２，５１３，５１４  ローカル配線
ＶＤＤ，ＶＳＳ  電源電圧
Ｐ１，Ｐ１１，Ｐ１２，Ｐ２１，Ｐ２２，Ｐ４１〜Ｐ４６  Ｐ型トランジスタ
Ｎ１，Ｎ１１，Ｎ１２，Ｎ２１，Ｎ２２，Ｎ４１〜Ｎ４６  Ｎ型トランジスタ
Ｃ１１〜Ｃ１８，Ｃ２１〜Ｃ２３，Ｃ３１〜Ｃ３３，Ｃ４１  スタンダードセル
【図１】
2020137746.tif 000003
【図２】
2020137746.tif 000004
【図３】
2020137746.tif 000005
【図４】
2020137746.tif 000006
【図５】
2020137746.tif 000007
【図６】
2020137746.tif 000008
【図７】
2020137746.tif 000009
【図８】
2020137746.tif 000010
【図９】
2020137746.tif 000011
【図１０】
2020137746.tif 000012
【図１１】
2020137746.tif 000013
【図１２】
2020137746.tif 000014
【図１３】
2020137746.tif 000015
【図１４】
2020137746.tif 000016
【図１５】
2020137746.tif 000017
【図１６】
2020137746.tif 000018
【手続補正書】
【提出日】令和3年5月19日(2021.5.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
この態様によると、第１スタンダードセルにおいて、平面視で第１電源配線と第２電源配線との間に、第１導電型の立体構造トランジスタである第１トランジスタと、第２導電型の立体構造トランジスタである第２トランジスタとがある。第２トランジスタは、深さ方向において、第１トランジスタよりも上に形成されている。第２スタンダードセルにおいて、平面視で第３電源配線と第４電源配線との間に、第１導電型の立体構造トランジスタである第３トランジスタと、第２導電型の立体構造トランジスタである第４トランジスタとがある。第４トランジスタは、深さ方向において、第３トランジスタよりも上に形成されている。そして、第１および第２スタンダードセルのセル境界を挟んで、第１トランジスタと第３トランジスタとが対向し、第２トランジスタと第４トランジスタとが対向している。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
【図１】（ａ），（ｂ）は第１実施形態に係るスタンダードセルのレイアウト構造の例を示す平面図
【図２】図１のレイアウト構造の平面視横方向における断面図
【図３】（ａ）〜（ｃ）は図１のレイアウト構造の平面視縦方向における断面図
【図４】図１のスタンダードセルの回路図
【図５】（ａ），（ｂ）は第１実施形態に係るスタンダードセルのレイアウト構造の他の例を示す平面図
【図６】図５のスタンダードセルの回路図
【図７】（ａ），（ｂ）は第１実施形態に係るスタンダードセルのレイアウト構造の他の例を示す平面図
【図８】図７のスタンダードセルの回路図
【図９】（ａ），（ｂ）は第２実施形態に係るスタンダードセルのレイアウト構造の例を示す平面図
【図１０】図９のスタンダードセルの回路図
【図１１】各実施形態で示したスタンダードセルを用いた回路ブロックのレイアウトの例
【図１２】各実施形態で示したスタンダードセルを用いた回路ブロックのレイアウトの例
【図１３】ＣＦＥＴを備えた半導体装置の構造を示す断面図
【図１４】ＣＦＥＴを備えた半導体装置の構造を示す断面図
【図１５】ＣＦＥＴを備えた半導体装置の構造を示す断面図
【図１６】ＣＦＥＴを備えた半導体装置の構造を示す平面図
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１０
【補正方法】変更
【補正の内容】
【請求項１０】
請求項５記載の半導体集積回路装置において、
前記スタンダードセルは、
平面視で前記第２電源配線と前記第３電源配線との間にある前記第１導電型の立体構造トランジスタである、第３トランジスタと、
深さ方向において前記第３トランジスタよりも上に形成されており、平面視で前記第２電源配線と前記第３電源配線との間にある前記第２導電型の立体構造トランジスタである、第４トランジスタとを備え、
前記第１ローカル配線は、前記第３トランジスタのソースまたはドレインと接続されており、
前記第２ローカル配線は、前記第４トランジスタのソースまたはドレインと接続されている
ことを特徴とする半導体集積回路装置。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2020137746.tif 000019
【国際調査報告】
2020137746.tif 000020
2020137746.tif 000021
2020137746.tif 000022
2020137746.tif 000023