(57)【要約】  符号化装置は、入力した第１の情報を用いて、誤り訂正用の外符号を生成し、第１の情報に外符号を付加した第１の符号語を出力する複数の外符号化回路と、入力した第２の情報を用いて、誤り訂正用の内符号を生成し、第２の情報に内符号を付加した第２の符号語を出力する複数の内符号化回路と、複数の外符号化回路、及び複数の内符号化回路のうちの一方の前に配置され、符号化の対象となる情報系列、或いは複数の第１の符号語を含む第１の符号語群を分割し、情報系列、或いは第１の符号語群を分割して得られる情報を、第１の情報、或いは第２の情報として、一方に出力する入れ替え回路と、一方の後に配置され、第１の符号語群、或いは複数の第２の符号語を含む第２の符号語群を構成する情報系列の情報を、情報系列の位置関係に戻す逆入れ替え回路と、を備える。
2020183525.tif 000002
【特許請求の範囲】
【請求項１】
入力した第１の情報を用いて、誤り訂正用の外符号を生成し、前記第１の情報に前記外符号を付加した第１の符号語を出力する複数の外符号化回路と、
入力した第２の情報を用いて、誤り訂正用の内符号を生成し、前記第２の情報に前記内符号を付加した第２の符号語を出力する複数の内符号化回路と、
前記複数の外符号化回路、及び前記複数の内符号化回路のうちの一方の前に配置され、符号化の対象となる情報系列、或いは複数の前記第１の符号語を含む第１の符号語群を分割し、前記情報系列、或いは前記第１の符号語群を分割して得られる情報を、前記第１の情報、或いは前記第２の情報として、前記一方に出力する入れ替え回路と、
前記一方の後に配置され、前記第１の符号語群、或いは複数の前記第２の符号語を含む第２の符号語群を構成する前記情報系列の情報を、前記情報系列の位置関係に戻す逆入れ替え回路と、
を備える符号化装置。
【請求項２】
前記内符号は、軟判定復号用の符号であり、前記外符号は、硬判定復号用のブロック符号である、
請求項１に記載の符号化装置。
【請求項３】
前記複数の外符号化回路がそれぞれ出力する前記第１の符号語における全ての前記外符号のビット数は、内符号化回路の総数で割りきれる値である、
請求項１に記載の符号化装置。
【請求項４】
第２の情報に内符号が付加された第２の符号語を入力し、前記内符号を用いて、前記第２の情報の誤り訂正を行い、前記第２の情報を出力する複数の内符号復号回路と、
第１の情報に外符号が付加された第１の符号語を入力し、前記外符号を用いて、前記第１の情報の誤り訂正を行い、前記第１の情報を出力する複数の外符号復号回路と、
前記複数の内符号復号回路、及び前記複数の外符号復号回路のうちの一方の前に配置され、複数の前記第２の符号語を含む第２の符号語群、或いは複数の前記第２の情報を含む第２の情報群を分割し、前記第２の符号語群、或いは前記第２の情報群を分割して得られる情報を、前記第２の符号語、或いは前記第１の符号語として、前記一方に出力する入れ替え回路と、
前記一方の後に配置され、前記第２の情報群、或いは複数の前記第１の情報を含む第１の情報群を構成する、符号化の対象とする情報系列の情報を、前記情報系列の位置関係に戻す逆入れ替え回路と、
を備える復号装置。
【請求項５】
請求項１〜３の何れか１項に記載の符号化装置、及び請求項４に記載の復号装置のうちの少なくとも一方を備える、
誤り訂正装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報の誤り訂正のための符号化装置、復号装置、及び誤り訂正装置に関する。
【背景技術】
【０００２】
光伝送システム等の高速な伝送システムにおいては、高い伝送容量および長距離の伝送を実現するための有効な方法として、一般的に、誤り訂正技術が適用されている。誤り訂正技術は、有線／無線伝送システム、記憶装置等で使用される技術であり、対象とする情報に冗長を持たせる。それにより、伝送システムに誤り検出訂正技術を適用した場合、送信側で送り出すデジタル情報に冗長なビットを誤り訂正符号として付加することで、受信したデジタル情報に誤りが生じたとしても、付加した誤り訂正符号により、誤りの検出および訂正を行うことができる。【０００３】
誤り訂正技術で用いられる誤り訂正符号としては、ハミング符号、ＢＣＨ(Bose-Chaudhuri-Hocquenghem）符号、ＲＳ（Reed-Solomon）符号、これらを組み合わせる積符号、連接符号など、様々な符号が提案されている。【０００４】
なお、誤り訂正符号を付加したとしても、誤りが訂正可能なビット数である誤りビット数には、限界がある。また、誤り訂正符号の種類によって、訂正可能な誤りビット数は異なる。【０００５】
伝送システムにおいては、フレームを構成するオーバーヘッド等を含む送信情報は、情報ビットと呼ばれる。また、情報ビットに誤り訂正符号として付加される冗長ビットのことは、パリティビットとも呼ばれる。パリティビットは、誤り訂正符号の種類によって、それぞれ異なる算出方法を用いて、情報ビットから算出される。また、情報ビットとパリティビットとを合わせたビット列は、符号語とも呼ばれる。【０００６】
ブロック符号と呼ばれる誤り訂正符号では、あらかじめ設定されたビット数の単位で、情報ビットからパリティビットが算出される。１つの符号語内の情報ビット数およびパリティビット数は、あらかじめ決められており、それらは、それぞれ、情報ビット長、パリティビット長と呼ばれる。また、符号語のビット数は符号長と呼ばれる。【０００７】
海底ケーブルおよび都市間通信に用いられるコア・メトロ系光伝送システムにおいては、伝送容量の拡大および伝送距離の拡大の需要が顕著である。この結果、日々、数百Ｇｂｐｓから１Ｔｂｐｓ等の高速伝送に対して強力な誤り訂正符号の適用および提案が行われている。【０００８】
近年、誤り訂正符号として、低密度パリティ検査（ＬＤＰＣ: Low-Density Parity-Check）符号が広く用いられてきている。ＬＤＰＣ符号は、非ゼロ要素の少ない、疎なパリティ検査行列で定義されるブロック符号である。【０００９】
ＬＤＰＣ符号は、ＬＬＲ(Log-Likelihood−Ratio)等の軟判定情報を用いて、誤りの多い伝送路でも訂正することが可能であり、かつ数百Ｇｂｐｓから１Ｔｂｐｓ等の高速伝送システムに対して実装可能である。このことから、ＬＤＰＣ符号は、コア・メトロ系光伝送システムに広く用いられてきている。【００１０】
一方でＬＤＰＣ符号は、訂正前の誤りが比較的小さい伝送環境においては、訂正前の誤りが比較的大きい伝送環境での訂正結果ほど訂正の効果が得られない、エラーフロアと呼ばれる現象が発生しやすい。【００１１】
このエラーフロアへの対策に対しては、ＬＤＰＣ符号を内符号とし、前述のハミング符号、ＢＣＨ符号、ＲＳ符号、これらを組み合わせる積符号、これらを組み合わせる連接符号等を外符号として組み合わせるフレーム構成が採用されている（例えば、非特許文献１、２参照）。【００１２】
非特許文献１では、ＬＤＰＣ符号を含む３種類のブロック符号を連接符号として組み合わせた３重連接符号化方式が示されている。また、非特許文献２では、訂正能力が強力な符号長の長いＬＤＰＣ符号にブロック符号を連接させた符号化方式が示されている。【００１３】
これら連接させたＬＤＰＣ符号とブロック符号との間には、インタリーブを入れて、ＬＤＰＣ符号で残留した誤りを、複数の外符号として複数のブロック符号に分散させることが、従来、行われている。ＬＤＰＣ符号で残留した誤りは、複数のブロック符号により訂正することができる。従来、外符号化処理を並列して行わせた後、インタリーブ処理を行って順番を入れ換え、内符号化処理を並列して行わせる符号化装置がある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００１−１３６０７９号公報
【非特許文献】
【００１５】
【非特許文献１】Y. Miyata, K. Sugihara, W. Matsumoto, K. Onohara, T. Sugihara, K. Kazuo, H. Yoshida, and T. Mizuochi,“A triple-concatenated FEC using soft-decision decoding for 100 Gb/s optical transmission,” in Proc. OFC/NFOEC 2010, OThL3 (2010).
【非特許文献２】K. Sugihara, Y. Miyata, T. Sugihara, K. Kubo, H. Yoshida, W. Matsumoto, and T. Mizuochi,“A spatially-coupled type LDPC code with an NCG of 12 dB for optical transmission beyond 100Gb/s," Proc. OFC/ NFOEC 2013, OM2B.4(2013).
【発明の概要】
【発明が解決しようとする課題】
【００１６】
近年の光伝送システムでは、伝送容量の拡大に伴い、その処理能力の高速化を求められている。その一方では、低消費電力化も必要とされている。【００１７】
特許文献１に記載の従来技術では、連接符号の外符号、内符号それぞれを複数の符号化回路により付加し、それらの復号を、それぞれ複数の復号回路により行うようになっている。また、インタリーブ回路、デインタリーブ回路を置き、メモリを要しないシンボル入れ替えを行っている。しかしながら、時刻ごとに入れ替えを行うため、カウンタとセレクタを必要とする。【００１８】
本発明は、かかる課題を解決するためになされたものであり、消費電力量をより抑制可能な符号化装置、復号装置、及び誤り訂正装置を提供する
【課題を解決するための手段】
【００１９】
本発明に係る符号化装置は、入力した第１の情報を用いて、誤り訂正用の外符号を生成し、第１の情報に外符号を付加した第１の符号語を出力する複数の外符号化回路と、入力した第２の情報を用いて、誤り訂正用の内符号を生成し、第２の情報に内符号を付加した第２の符号語を出力する複数の内符号化回路と、複数の外符号化回路、及び複数の内符号化回路のうちの一方の前に配置され、符号化の対象となる情報系列、或いは複数の第１の符号語を含む第１の符号語群を分割し、情報系列、或いは第１の符号語群を分割して得られる情報を、第１の情報、或いは第２の情報として、一方に出力する入れ替え回路と、一方の後に配置され、第１の符号語群、或いは複数の第２の符号語を含む第２の符号語群を構成する情報系列の情報を、情報系列の位置関係に戻す逆入れ替え回路と、を備える。【００２０】
本発明に係る復号装置は、第２の情報に内符号が付加された第２の符号語を入力し、内符号を用いて、第２の情報の誤り訂正を行い、第２の情報を出力する複数の内符号復号回路と、第１の情報に外符号が付加された第１の符号語を入力し、外符号を用いて、第１の情報の誤り訂正を行い、第１の情報を出力する複数の外符号復号回路と、複数の内符号復号回路、及び複数の外符号復号回路のうちの一方の前に配置され、複数の第２の符号語を含む第２の符号語群、或いは複数の第２の情報を含む第２の情報群を分割し、第２の符号語群、或いは第２の情報群を分割して得られる情報を、第２の符号語、或いは第１の符号語として、一方に出力する入れ替え回路と、一方の後に配置され、第２の情報群、或いは複数の第１の情報を含む第１の情報群を構成する、符号化の対象とする情報系列の情報を、情報系列の位置関係に戻す逆入れ替え回路と、を備える。【００２１】
本発明に係る誤り訂正装置は、上記符号化装置、及び上記復号装置のうちの少なくとも一方を備える。
【発明の効果】
【００２２】
本発明によれば、消費電力量をより抑制することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態１に係る誤り訂正装置の構成例を示すブロック図である。
【図２】本発明の実施の形態１に係る符号化装置の構成例を示すブロック図である。
【図３】本発明の実施の形態１に係る符号化装置の動作例を説明する図である。
【図４】本発明の実施の形態１に係る復号装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００２４】
以下、本発明に係る誤り訂正装置、符号化装置および復号装置の好適な実施の形態につき図面を用いて説明する。以下の説明では、同一の、同一と見なせる、或いは対応する構成要素には同一の符号を表記する。
【００２５】
実施の形態１．
図１は、本発明の実施の形態１に係る誤り訂正装置の構成例を示すブロック図である。
この誤り訂正装置１０は、図１に示すように、入力部１、符号化装置２、送信部３、受信部５、復号装置６、及び出力部７を備えている。
【００２６】
誤り訂正装置１０は、例えば高速な伝送システムを構成する端末装置に適用される装置である。誤り訂正装置１０は、伝送路を介して送信する情報、つまりデータへの誤り訂正符号の付加、受信したデータに発生した誤り訂正を行う。入力部１、符号化装置２、及び送信部３は、データの送信に特に係わる構成要素であり、受信部５、復号装置６、及び出力部７は、データの受信に特に係わる構成要素である。なお、誤り訂正装置１０は、記憶装置でのデータの書き込み、及び読み出し等の他の用途に用いても良い。
【００２７】
入力部１は、送信対象とするデータを符号化装置２に出力する。符号化装置２は、本実施の形態１における符号化装置であり、入力部１から入力したデータから誤り訂正用の符号として、複数の外符号、及び複数の内符号を生成し、生成した各符号をデータに付加する。送信部３は、各符号が付加されたデータをフレームとして送信する。フレームは、送信部３により、変調して送信される。外符号は、例えば硬判定復号用であり、内符号は、例えば軟判定復号用である。
【００２８】
受信部５は、伝送路を介して受信したフレームを復調し、復号装置６に出力する。復号装置６は、本実施の形態１における復号装置であり、復調されたフレーム中の各符号を抽出し、抽出した各符号を用いて、フレーム中のデータに発生したエラーの検出、エラーを検出した場合の誤り訂正を行う。それにより、出力部７には、エラーの無いデータが復号装置６から出力される。出力部７は、復号装置６からのデータを外部に出力するインターフェースを提供する。
【００２９】
上記のように、誤り訂正装置１０は、符号化装置２、及び復号装置６を備えている。データの送受信は、一方向のみで行われる場合がある。このことから、誤り訂正装置１０には、符号化装置２、及び復号装置６のうちの一方のみを搭載させても良い。
【００３０】
図２は、本発明の実施の形態１に係る符号化装置の構成例を示すブロック図である。次に、図２を参照し、符号化装置２の構成、および動作について詳細に説明する。
【００３１】
符号化装置２は、図２に示すように、レート変換メモリ２１、ビット入れ替え回路２２、Ｍ個の外符号化回路２３、ビット逆入れ替え回路２４、Ｎ個の内符号化回路２５、及びマッピング回路２６を含む。それらの間は、それぞれＡ×Ｎ×Ｍビットで並列に結線されている。Ａ、Ｎ及びＭは何れも１以上の整数である。内符号、外符号の各誤り訂正符号は、特に限定されない。しかし、ここでは、説明上、便宜的に、内符号は情報ビット系列の後ろにパリティビットが続く組織符号型のＬＤＰＣ符号、外符号は情報ビット系列の後ろにパリティビットが続く組織符号型のＢＣＨ符号と想定する。ＢＣＨ符号はブロック符号である。
【００３２】
レート変換メモリ２１は、入力部１から符号化の対象として入力される情報ビット系列の伝送レートを、外符号であるパリティビット、及び内符号であるパリティビットの付加分を調整するために設けられたメモリである。情報ビット系列内には、レート変換メモリ２１を用いて各パリティビットの挿入を想定したダミー区間が設けられる。そのダミー区間を設けた情報ビット系列を入力部１から入力するようにさせた場合、レート変換メモリ２１は省くことができる。Ａ×Ｎ×Ｍビットのデータは、全て有意なデータか、有意なデータとダミーデータとを含むデータである。
【００３３】
なお、外符号系列のビット長、つまり情報ビット長とパリティビット長とを合わせたビット長は、Ａ×Ｎで割り切れるビット長である。また、内符号系列のビット長、つまり情報ビット長とパリティビット長とを合わせたビット長は、Ａ×Ｍで割り切れるビット長である。ただし、内符号のパリティビット長は、必ずしもＡ×Ｍで割り切れるようにする必要はない。しかし、Ａ×Ｍで割り切れない場合、パリティビット長の後に、Ａ×Ｍで割り切れるようにダミービットを追加する必要がある。そのようなダミービットを追加する場合、見かけ上の伝送レートを上昇させるデメリットがある。また、内符号系列の情報ビット長、パリティビット長、あるいはその両方を可変とする場合は、Ａ×Ｍビット単位での加減とするのが好ましい。外符号系列の情報ビット長、パリティビット長、あるいはその両方を可変とする場合は、Ａ×Ｎビット単位での加減とするのが好ましい。
【００３４】
レート変換メモリ２１から出力されるＡ×Ｎ×Ｍビットの情報は、ビット入れ替え回路２２、Ｍ個の外符号化回路２３、及びビット逆入れ替え回路２４を経て、Ｎ個の内符号化回路２５に入力される。このことから、ビット入れ替え回路２２は、外符号化回路２３に対して、各内符号化回路２５に入力されるＡ×Ｍビットの内のＡビットの情報が入力されるように固定接続されている。すなわち、ビット入れ替え回路２２には、１個の外符号化回路２３に対し、Ｎ個の内符号化回路２５にそれぞれ入力されるＡ×Ｍビットの情報のうちのＡビット分が割り当てられる。
【００３５】
Ｍ個の外符号化回路２３は、ビット入れ替え回路２２からＡ×Ｎビット単位で情報を入力し、入力した情報を用いて符号化演算処理を行う。この符号化演算処理により外符号として生成されたパリティビットは、Ａ×Ｎビット内の対応するダミー区間のダミービットと置き換えられる。このため、各外符号化回路２３は、それぞれ、生成した外符号を含むＡ×Ｎビットの情報をビット逆入れ替え回路２４に出力する。Ａ×Ｎビットの情報は、本実施の形態１における第１の符号語に相当する。Ａ×Ｎビットの情報からパリティビットを除いた部分は、第１の情報に相当する。
【００３６】
なお、ここでは外符号系列の情報ビット長とパリティビット長とを合わせたビット長を全てＡ×Ｎで割り切れるビット長としたが、必ずしもそうしなくとも良い。つまりＭ個の外符号系列のビット長の合計をＡ×Ｎで割り切れるものとし、Ｍ個の外符号化回路２３に割り当てるビット長を異ならせるようにしても良い。そのようにビット長を異ならせる場合、外符号化回路２３毎のビット長に合わせて、レート変換メモリ２１からの情報出力を調整する必要がある。
【００３７】
ビット逆入れ替え回路２４は、ビット入れ替え回路２２と同様に、固定接続された回路である。ビット逆入れ替え回路２４は、Ｍ個の外符号化回路２３からそれぞれＡ×Ｎビットの情報を入力することで得られるＡ×Ｎ×Ｍビットの情報を、Ｎ個のＡ×Ｍビットの情報に分割し、Ｎ個の内符号化回路２５にＡ×Ｍビットの情報を出力する。
【００３８】
ビット逆入れ替え回路２４は、例えばＭ個の外符号化回路２３からそれぞれ入力するＡ×Ｎビットの情報中の情報ビットの位置関係を元に戻し、Ｎ個のＡ×Ｍビットの情報に分割する。各Ａ×Ｍビットの情報には、Ｍ個の外符号化回路２３から入力したＡビットの情報が含まれる。そのため、１個の外符号化回路２３が生成したパリティビットは、ビット逆入れ替え回路２４により、対象となる情報ビット系列と同様、Ｎ個の内符号化回路２５に分割されて出力される。
【００３９】
Ｎ個の内符号化回路２５は、Ａ×Ｍビット中の情報ビットを用いた符号化処理を行い、内符号とするパリティビットを生成する。生成されたパリティビットは、Ａ×Ｍビット中の対応するダミービットと置き換えられる。それにより、各内符号化回路２５は、Ａ×Ｍビット中の情報ビット、及び各外符号化回路２３が生成したパリティビットをそのままにしつつ、自身が生成したパリティビットを追加する。そのようにして得られたＡ×Ｍビットの情報は、各内符号化回路２５からマッピング回路２６に出力される。Ａ×Ｍビットの情報は、本実施の形態１における第２の符号語に相当する。Ａ×Ｍビットの情報から、生成したパリティビットを除く部分は、第２の情報に相当する。
【００４０】
マッピング回路２６は、各内符号化回路２５からそれぞれＡ×Ｍビットの情報を入力し、入力したＡ×Ｍビットの情報を用いて、フレームにペイロードとして格納する情報を生成する。送信部３は、マッピング回路２６から入力した情報を格納したフレームを生成し、生成したフレームを変調して送信する。
【００４１】
Ａ×Ｎ×Ｍビットでは、Ｍ及びＮは公約数である。そのため、Ｎが２以上の整数であった場合、内符号の生成時に、外符号であるパリティビットは空間的、及び時間的に分散される。そのような分散により、例え誤りが発生し易い伝送路を介した情報伝送であっても、発生した誤りをより高い確率で訂正することができる。ビット入れ替え回路２２、及びビット逆入れ替え回路２４は、固定接続させた回路である。そのため、時刻ごとに異なる入れ替えを行うために、符号化回路ごとのセレクタ、及び各セレクタの動作用のカウンタを必要とする従来技術（例えば、特許文献１参照）と比較して、符号化装置の規模を抑えることができる。符号化装置の規模を抑えることにより、消費電力量を抑えることができ、製造コストも抑えることができる。
【００４２】
図３は、本発明の実施の形態１に係る符号化装置の動作例を説明する図である。次に、図３を参照し、符号化装置２の動作について、更に詳細に説明する。
【００４３】
図３では、入力部１からのＡ×Ｎ×Ｍビット分の情報入力を想定し、入力された情報を用いて順次、符号として生成されて付加されるパリティビットを示している。２０１は、送信対象である情報ビット系列、２０２は、情報ビット系列２０１に外符号、或いは内符号として付加されるパリティビット用のダミーデータ、である。情報ビット系列２０１、及びダミーデータ２０２は、Ａ×Ｎ×Ｍビット分の情報である。情報ビット系列２０１は、本実施の形態１における情報系列に相当する。
【００４４】
情報ビット系列２０１は、例えばＫクロック（Ｋｃｌｋ）で入力部１からバースト入力される。ダミーデータ２０２を設けた場合、ダミーデータ２０２は、例えばＰクロック（Ｐｃｌｋ）で入力部１からバースト入力される。ダミーデータ２０２を入力しない場合、情報ビット系列２０１は、Ｋ＋Ｐクロックで入力部１からバースト入力させても良い。つまり、情報ビット系列２０１のみの場合、伝送レートは、Ｋ／（Ｋ＋Ｐ）倍に落としても良い。
【００４５】
レート変換メモリ２１では、Ａ×Ｎ×Ｍビット分の情報が、符号化後伝送レートでＬクロック出力可能となったところでバースト出力される。このＡ×Ｎ×Ｍビット×Ｌクロックの情報が、Ａ×Ｍビットの情報のＮ個分となる。バースト出力は、図３に示すように、情報ビット系列２０１用のＬクロック（Ｌｃｌｋ）のバースト出力、及びダミーデータ２０２用のＱクロック（Ｑｃｌｋ）のバースト出力を組にして、計Ｎ回、行われる。符号２１１は、情報ビット系列２０１のうちのＬクロックのバースト出力分である情報ビット、符号２１２は、ダミーデータ２０２のうちのＱクロックのバースト出力分であるダミービットである。
【００４６】
図３に示す例では、最後の組の情報ビット２１３は、Ｌ−Ｒクロックのバースト出力分となっている。それにより、Ｒクロックのバースト出力分のダミービット２１４が情報ビット２１３に続いている。このダミービット２１４は、外符号として生成されるパリティビット用である。本実施の形態１において、情報ビット２１１は第２の情報に相当する。情報ビット２１３、及びそれに続くダミービット２１４に置き換えられたパリティビット２２１も第２の情報に相当する。
【００４７】
なお、ダミービット２１２、２１４は、レート変換メモリ２１からのデータの読み出しを停止することにより、付加するようにしても良い。情報ビット２１１、２１３、ダミービット２１２、２１４は、何れも複数のビットから構成されるビット列である。
【００４８】
上記のようにしてレート変換メモリ２１から出力されたＡ×Ｎ×Ｍビットの情報は、ビット入れ替え回路２２を通して、Ｍ個のＡ×Ｎビットの情報に分割され、各外符号化回路２３に入力される。Ｍ個のＡ×Ｎビットの情報には、ダミービット２１４の分割分が含まれる。Ｍ個のＡ×Ｎビットの情報は、本実施の形態１における第１の符号語群に相当する。
【００４９】
ビット逆入れ換え回路２４は、図３に示すように、各外符号化回路２３から入力したＡ×Ｎビットの情報を、ビット入れ替え回路２２に入力時の配置に戻し、Ｎ個のＡ×Ｍビットの情報に分割して、各内符号化回路２５に出力する。Ａ×Ｍビットの情報には、最後に位置していないものを除けば、一つの情報ビット２１１及び一つのダミービット２１２が含まれる。最後に位置しているＡ×Ｍビットの情報には、情報ビット２１３、ダミービット２１２、及びダミービット２１４と置き換えられたパリティビット２２１が含まれる。それにより、各内符号化回路２５に出力されるＡ×Ｍビットの情報には、内符号として生成されるパリティビットと置き換えられるダミービット２１２が含まれている。
【００５０】
各内符号化回路２５は、ダミービット２１２以外の情報を用いた符号化処理により、内符号であるパリティビットを生成し、そのパリティビットをパリティビット２３１としてダミービット２１２と置き換える。各内符号化回路２５は、その置き換えを行った後のＡ×Ｍビットの情報をマッピング回路２６に出力する。Ｎ個のＡ×Ｍビットの情報は、本実施の形態１における第２の符号語群に相当する。
【００５１】
以上のように、本実施の形態１では、レート変換メモリ２１、ビット入れ替え回路２２、Ｍ個の外符号化回路２３、ビット逆入れ替え回路２４、及びＮ個の内符号化回路２５の各間をＡ×Ｎ×Ｍビットで接続している。Ａ×Ｎ×Ｍは、外符号化回路２３の並列数Ｍ、及び内符号化回路２５の並列数Ｎによりそれぞれ割り切れる。外符号、内符号として、異なる誤り訂正符号を採用し、Ｎを２以上とする場合、１Ｔｂｐｓクラスの高速伝送においても訂正能力の強い連接符号を回路規模の小さい符号化装置２により付加させることができる。
【００５２】
また、本実施の形態１では、Ｍ個の外符号化回路２３の前に固定接続のビット逆入れ替え回路２４を挿入し、Ｍ個の外符号化回路２３とＮ個の内符号化回路２５との間に固定接続のビット逆入れ替え回路２４を挿入している。それにより、外符号の生成後と内符号の生成前との間でインタリーブを行い、内符号の一部に残留した誤りをＭ個の外符号に分散させて、比較的に訂正能力の小さい外符号でも強力に誤り訂正可能な符号化装置２を実現させることができる。また、情報ビット部分については、レート変換メモリ２１の出力と、Ｎ個の内符号化回路２５の情報ビット出力とが同じ並びとなる。そのため、レート変換メモリ２１の出力は、マッピングを考慮した並びとすれば良く、設計が容易化できる。更に、内符号は、空間だけでなく、時間方向でも外符号に分散させるので、外符号へのパリティビット付加が容易に行えるようになる。その結果、外符号へのパリティビット付加のためのオーバーヘッドはより小さくさせることができる。
【００５３】
なお、ビット入れ替え回路２２、及びビット逆入れ換え回路２４の各挿入位置は、Ｎ個の内符号化回路２５の前後であっても良い。つまりＭ個の外符号化回路２３、及びＮ個の内符号化回路２５のうちの一方は、Ｎ個の内符号化回路２５であっても良い。このような挿入位置を採用した場合、Ｎ個の内符号化回路２５の前後で、同じＮ個のＡ×Ｍビットの情報間でインタリーブが行われることとなる。
【００５４】
なお、図３に示す例では、Ｌ＋Ｑが偶数であれば、内符号化回路２５への入力ビット幅を２倍にして、動作周波数を１／２にしても良い。Ｋ＋Ｒが偶数であれば、外符号化回路２３も入力ビット幅を２倍にして動作周波数を１／２にしても良い。そのようにして、高速伝送においても動作周波数を下げることができる。
【００５５】
また、本実施の形態１では、各外符号化回路２３、及び各内符号化回路２５にそれぞれ同じビット数の情報を出力するようにしている。しかし、ビット数の総数をＡ×Ｎ×Ｍビットとして、各外符号化回路２３、或いは各内符号化回路２５にそれぞれ出力する情報のビット数を異ならせても良い。このこともあり、情報ビット系列を構成する情報、及び各パリティビットのＡ×Ｎ×Ｍビット内における配置は、特に限定されない。例えばパリティビット２２１は、Ｎ個に分割し、分割した分を各情報ビット２１１と組み合わせるようにしても良い。
【００５６】
本実施の形態１では、固定の伝送レートを想定している。しかし、伝送レートは変動しても良い。例えば伝送レートが通常の半分となった場合、並列接続するビット数をＡ×Ｎ×Ｍから１／２×Ａ×Ｎ×Ｍに変更し、Ｍ個の外符号化回路２３の内の半分、Ｎ個の内符号化回路２５の内の半分だけをそれぞれ使用するようにしても良い。この場合、ビット入れ替え回路２２、及びビット逆入れ替え回路２４については、情報の出力先の数の変動に対応させる必要がある。この時の状態が通常の伝送レートであった場合、Ｍ個の外符号化回路２３、及びＮ個の内符号化回路２５を全て動作させることにより、通常の２倍の伝送レートに対応させることができる。
【００５７】
図４は、本発明の実施の形態１に係る復号装置の構成例を示すブロック図である。次に、図４を参照し、復号装置６の構成、および動作について詳細に説明する。
【００５８】
復号装置６は、図４に示すように、デマッパ６１、Ｎ個の内符号復号回路６２、ビット入れ替え回路６３、Ｍ個の外符号復号回路６４、及びビット逆入れ替え回路６５を備えている。復号装置６は、受信部５から受信信号として入力したフレーム中の情報をデマッパ６１により、Ｎ個の各内符号復号回路６２に軟判定復号を行わせる。その結果は、ビット逆入れ替え回路２４とは逆に固定接続されたビット入れ替え回路６３により、Ｍ個の外符号復号回路６４に入力させ、各外符号復号回路６４に外復号を行わせる。その結果は、ビット入れ替え回路６３とは逆に固定接続されたビット逆入れ替え回路６５により、レート変換メモリ２１が出力する配置に入れ替えられる。この入れ替え後の情報が復号結果である。
【００５９】
受信部５は、受信したフレームを復調し、復調後のフレームを構成する１ビット毎に、そのビットの信頼度を示すＳビットの軟判定ビットをデマッパ６１に出力する。Ａ×Ｎ×Ｍビットの情報は、例えばペイロードとしてフレームに格納されている。それにより、デマッパ６１は、Ａ×Ｎ×Ｍビットの情報をＮ個のＡ×Ｍビットの情報に分割した結果として、Ｓ×Ａ×Ｍビットの情報を各内符号復号回路６２に出力する。
【００６０】
Ｎ個の各内符号復号回路６２は、それぞれ、軟判定復号を行う。ＬＤＰＣ符号等で軟判定復号を行う場合、繰り返し復号を行うことが多い。そのため、内符号の符号長、つまり図３に示すダミービット２１２のビット数としては、次の情報の入力が完了するまでに適度な繰り返し演算が行える程度とすることが望ましい。なお、符号長が長いほど、回路規模、及び処理遅延が増加する。
【００６１】
Ｎ個の各内符号復号回路６２は、軟判定復号を行った結果として、Ａ×Ｍビットの硬判定ビットをビット入れ替え回路６３に出力する。各内符号復号回路６２は、Ａ×Ｍビット中の対応するビットの値を書き換えることにより、エラー訂正を行い、内符号に対応するパリティビットは、ダミーデータに書き換える。Ｎ個のＡ×Ｍビットの硬判定ビットは、本実施の形態１における第２の情報群に相当する。
【００６２】
ビット入れ替え回路６３は、上記のように、ビット逆入れ替え回路２４とは逆に固定接続されている。それにより、ビット入れ替え回路６３は、各内符号復号回路６２が出力する情報中のＡビットが、各外符号復号回路６４に均等に出力されるように、Ａ×Ｎ×Ｍビットの情報を分割し、各外符号復号回路６４にＡ×Ｎビットの情報を出力する。各Ａ×Ｎビットの情報には、何れかの外符号化回路２３が生成したパリティビットの硬判定ビットが含まれている。
【００６３】
Ｍ個の外符号復号回路６４は、パリティビットの硬判定ビットを用いて、他の情報に発生した誤りの訂正を必要に応じて行う。誤りの訂正は、Ａ×Ｎビット中の対応するビットの値を書き換えることにより行われる。それにより、各外符号復号回路６４は、Ａ×Ｎビットの情報をビット逆入れ替え回路６５に出力する。各外符号復号回路６４は、Ａ×Ｎビットの情報中の外符号に対応するパリティビットも、ダミーデータに書き換える。Ｍ個のＡ×Ｎビットの情報は、本実施の形態１における第１の情報群に相当する。
【００６４】
ビット逆入れ替え回路６５は、上記のように、ビット入れ替え回路２２とは逆に固定接続された回路である。それにより、ビット逆入れ替え回路６５は、各外符号復号回路６４から入力したＡ×Ｎビットの情報を、レート変換メモリ２１が出力する配置に戻し、Ａ×Ｎ×Ｍビットの情報を出力する。なお、ビット逆入れ替え回路６５には、復号結果として、情報ビット系列２０１を出力させるようにしても良い。
【００６５】
以上のように、本実施の形態１では、Ｎ個の内符号復号回路６２とＭ個の外符号復号回路６４をＡ×Ｎ×Ｍビットで接続している。Ａ×Ｎ×Ｍは、内符号復号回路６２の並列数Ｎ、及び外符号復号回路６４の並列数Ｍによりそれぞれ割り切れる。外符号、内符号として、異なる誤り訂正符号が採用され、Ｎは２以上である。このため、１Ｔｂｐｓクラスの高速伝送においても訂正能力の強い連接符号を回路規模の小さい復号装置６により復号させることができる。
【００６６】
また、本実施の形態１では、Ｎ個の内符号復号回路６２とＭ個の外符号復号回路６４との間をＡ×Ｎ×Ｍビットで接続し、その間でビット入れ替えによるインタリーブ、その後のデインタリーブを行うようにしている。インタリーブ、デインタリーブにはメモリを用いない。そのような構成の採用により、高速に連接符号による復号を行う復号装置６をより安価に実現させることができる。符号化時の処理に合わせる必要から、インタリーブ、デインタリーブは、Ｎ個の内符号復号回路６２の前後で行っても良い。
【００６７】
なお、上記符号化装置２と同様に、復号装置６でも伝送レートは固定でなくとも良い。
例えば伝送レートに応じて、Ｎ個の内符号復号回路６２、及びＭ個の外符号復号回路６４のなかで動作させる数を増減させるようにしても良い。より具体的には、例えば伝送レートが通常の半分に対応させる場合、Ｎ個の内符号復号回路６２、及びＭ個の外符号復号回路６４の半分だけを使用し、デマッパ６１からの情報を１／２×Ｎ個の内符号復号回路６２に交互に入力するようにしても良い。この場合、例えばビット入れ替え回路６３は、１／２×Ｎ個の内符号復号回路６２が交互に出力する情報に対応させ、１／２×Ｍ個の外符号復号回路６４だけに情報を出力させるビット入れ換えを行わせれば良い。この場合、内符号復号回路６２に次の情報がデマッパ６１から入力されるまでの間隔は２倍になる。そのため、内符号の符号長は、より多くの繰り返し演算が行えるものとすることができる。より多くの繰り返し演算を可能とすることにより、エラー訂正性能を向上させることができる。
【００６８】
ここで、内符号を軟判定復号により強い誤り訂正能力を有するＬＤＰＣ符号、外符号をブロック符号の一つであるＢＣＨ符号と想定し、パラメータ例について説明する。
【００６９】
外符号としてＢＣＨ符号を生成する外符号化回路２３の並列数Ｍを１６とし、内符号としてＬＤＰＣ符号を生成する内符号化回路２５の並列数Ｎを４とする。このとき、Ａを１６とすると、一つの外符号化回路２３には６４ビットの情報、一つの内符号化回路２５には２５６ビットの情報がそれぞれ割り当てられる。Ａ×Ｎ×Ｍ＝１６×４×１６＝１０２４、である。ビット入れ替え回路２２、及びビット逆入れ替え回路２４としては、入力側、及び出力側に、それぞれこの数の端子を備え、入力側、及び出力側の端子間を固定接続したものを採用すれば良い。
【００７０】
このような想定では、一つの内符号化回路２５には、１６個の外符号化回路２３が生成したパリティビット中の１ビットが割り当てられる。復号装置６では、逆に、一つの外符号復号回路６４に、４個の内符号復号回路６２がそれぞれ出力する外符号分として、１６ビットが割り当てられる。
【００７１】
符号化において、内符号は、時間方向上、分散させた外符号を符号化する。そのため、訂正能力の強い外符号を採用したとしても、連接符号化におけるオーバーヘッドを小さくすることができる。例えば、図３において、１６個分の外符号が格納されるダミービット２１４を４８ビットとする。内符号化回路２５の並列数Ｎが４であり、情報ビット２１１の伝送に要するクロック数Ｌを２１とすれば、一つの外符号の符号長は１０２４×２１×４８／１６＝６４５１２ビットとなる。これは、１ビット訂正あたり１６ビットを有するＢＣＨ符号を採用できることを意味する。６４５１２は、一つの外符号化回路２３の入出力ビット幅である６４で割り切れる。そのため、４の倍数であれば、外符号化回路２３に入出力させる情報ビットと、パリティビットとを切り分けることができる。ダミービットを追加する必要はない。
【００７２】
同様に、内符号化回路２５の入出力ビット幅は２５６ビットであることから、４の倍数であれば、入出力させる情報ビットと、パリティビットとを切り分けることができる。つまり、そのパリティビットを全て空間、及び時間方向で分散させることができる。ダミービットを追加する必要はない。このようなことから、ＬＤＰＣ符号の一種で良く用いられるＱＣ（Ｑｕｓｉ−Ｃｙｃｌｉｃ）−ＬＤＰＣ符号では、ＱＣサイズを２５６の公約数とするのが好ましい。
【００７３】
また、ＬＤＰＣ符号のパリティビット２３１の伝送に要するクロック数Ｑを奇数にすれば、Ｌ（＝２１）＋Ｑは偶数となる。そのため、同じフレーム構成であっても、入出力のビット幅を２倍に、クロック周波数を１／２にすることができる。このような変更は、
例えばビット逆入れ替え回路２４と各内符号化回路２５との間でバス幅変換を行う回路を挿入することにより対応可能である。この手法は、復号装置６にも適用することができる。
【００７４】
また、外符号についても、図２の情報ビット系列入力クロックＫ、外符号パリティクロックＲの合計が偶数であれば、上記と同様に外符号化回路２３の入出力のビット幅を２倍にすることでクロック周波数を１／２にすることができる。この手法は、復号装置６でも適用することができる。
【００７５】
なお、クロック数Ｋ＋Ｒ、クロック数Ｌ＋Ｑがともに２以上の整数Ｔの公倍数であれば、外符号化回路２３、内符号化回路２５の接続バス幅をＴ倍、クロック周波数を１／Ｔにさせることができる。この時、クロック数Ｌが奇数の場合は、ビット逆入れ替え回路２４と各内符号化回路２５との間で、内符号用のダミービット１１２の挿入について調整する回路を設けることで対応できる。これは、内符号復号回路６２、外符号復号回路６４でも同様である。
【符号の説明】
【００７６】
１  入力部、２  符号化装置、３  送信部、５  受信部、６  復号装置、７  出力部、１０  誤り訂正装置、２１  レート変換メモリ、２２  ビット入れ替え回路、２３  外符号化回路、２４  ビット逆入れ替え回路、２５  内符号化回路、２６  マッピング回路、６１  デマッパ、６２  内符号復号回路、６３  ビット入れ替え回路、６４  外符号復号回路、６５  ビット逆入れ替え回路、２０１  情報ビット系列、２０２  ダミーデータ、２１１、２１３  情報ビット、２１２、２１４  ダミービット、２２１、２３１  パリティビット。
【図１】
2020183525.tif 000003
【図２】
2020183525.tif 000004
【図３】
2020183525.tif 000005
【図４】
2020183525.tif 000006
【手続補正書】
【提出日】令和1年7月2日(2019.7.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
本発明に係る符号化装置は、入力した第１の情報を用いて、誤り訂正用の外符号を生成し、第１の情報に外符号を付加した第１の符号語を出力する複数の外符号化回路と、入力した第２の情報を用いて、誤り訂正用の内符号を生成し、第２の情報に内符号を付加した第２の符号語を出力する複数の内符号化回路と、複数の外符号化回路、及び複数の内符号化回路のうちの一方の前に配置され、符号化の対象となる情報系列、或いは複数の第１の符号語を含む第１の符号語群を分割し、情報系列、或いは第１の符号語群を分割して得られる情報を、第１の情報、或いは第２の情報として、一方に出力する入れ替え回路と、一方の後に配置され、第１の符号語群、或いは複数の第２の符号語を含む第２の符号語群を構成する情報系列の情報を、情報系列の位置関係に戻す逆入れ替え回路と、を備え、複数の外符号化回路がそれぞれ出力する第１の符号語における全ての外符号のビット数は、内符号化回路の総数で割りきれる値であり、情報系列、及び全ての外符号の内部転送に要するクロックの総数と、第２の情報、及び内符号の内部伝送に要するクロックの総数は共に、２以上の整数倍である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
本発明に係る復号装置は、第２の情報に内符号が付加された第２の符号語を入力し、内符号を用いて、第２の情報の誤り訂正を行い、第２の情報を出力する複数の内符号復号回路と、第１の情報に外符号が付加された第１の符号語を入力し、外符号を用いて、第１の情報の誤り訂正を行い、第１の情報を出力する複数の外符号復号回路と、複数の内符号復号回路、及び複数の外符号復号回路のうちの一方の前に配置され、複数の第２の符号語を含む第２の符号語群、或いは複数の第２の情報を含む第２の情報群を分割し、第２の符号語群、或いは第２の情報群を分割して得られる情報を、第２の符号語、或いは第１の符号語として、一方に出力する入れ替え回路と、一方の後に配置され、第２の情報群、或いは複数の第１の情報を含む第１の情報群を構成する、符号化の対象とする情報系列の情報を、情報系列の位置関係に戻す逆入れ替え回路と、を備え、第１の符号語における全ての外符号のビット数は、内符号化回路の総数で割りきれる値であり、情報系列、及び全ての外符号の内部転送に要するクロックの総数と、第２の情報、及び内符号の内部伝送に要するクロックの総数は共に、２以上の整数倍である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正の内容】
【００７３】
また、ＬＤＰＣ符号のパリティビット２３１の伝送に要するクロック数Ｑを奇数にすれば、Ｌ（＝２１）＋Ｑは偶数となる。そのため、同じフレーム構成であっても、入出力のビット幅を２倍に、クロック周波数を１／２にすることができる。このような変更は、例えばビット逆入れ替え回路２４と各内符号化回路２５との間でバス幅変換を行う回路を挿入することにより対応可能である。この手法は、復号装置６にも適用することができる。
【手続補正４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力した第１の情報を用いて、誤り訂正用の外符号を生成し、前記第１の情報に前記外符号を付加した第１の符号語を出力する複数の外符号化回路と、
入力した第２の情報を用いて、誤り訂正用の内符号を生成し、前記第２の情報に前記内符号を付加した第２の符号語を出力する複数の内符号化回路と、
前記複数の外符号化回路、及び前記複数の内符号化回路のうちの一方の前に配置され、符号化の対象となる情報系列、或いは複数の前記第１の符号語を含む第１の符号語群を分割し、前記情報系列、或いは前記第１の符号語群を分割して得られる情報を、前記第１の情報、或いは前記第２の情報として、前記一方に出力する入れ替え回路と、
前記一方の後に配置され、前記第１の符号語群、或いは複数の前記第２の符号語を含む第２の符号語群を構成する前記情報系列の情報を、前記情報系列の位置関係に戻す逆入れ替え回路と、を備え、
前記複数の外符号化回路がそれぞれ出力する前記第１の符号語における全ての前記外符号のビット数は、内符号化回路の総数で割りきれる値であり、
前記情報系列、及び全ての外符号の内部転送に要するクロックの総数と、前記第２の情報、及び前記内符号の内部伝送に要するクロックの総数は共に、２以上の整数倍である、
符号化装置。
【請求項２】
前記内符号は、軟判定復号用の低密度パリティ検査符号であり、前記外符号は、硬判定復号用のブロック符号である、
請求項１に記載の符号化装置。
【請求項３】
第２の情報に内符号が付加された第２の符号語を入力し、前記内符号を用いて、前記第２の情報の誤り訂正を行い、前記第２の情報を出力する複数の内符号復号回路と、
第１の情報に外符号が付加された第１の符号語を入力し、前記外符号を用いて、前記第１の情報の誤り訂正を行い、前記第１の情報を出力する複数の外符号復号回路と、
前記複数の内符号復号回路、及び前記複数の外符号復号回路のうちの一方の前に配置され、複数の前記第２の符号語を含む第２の符号語群、或いは複数の前記第２の情報を含む第２の情報群を分割し、前記第２の符号語群、或いは前記第２の情報群を分割して得られる情報を、前記第２の符号語、或いは前記第１の符号語として、前記一方に出力する入れ替え回路と、
前記一方の後に配置され、前記第２の情報群、或いは複数の前記第１の情報を含む第１の情報群を構成する、符号化の対象とする情報系列の情報を、前記情報系列の位置関係に戻す逆入れ替え回路と、を備え、
前記第１の符号語における全ての前記外符号のビット数は、内符号化回路の総数で割りきれる値であり、
前記情報系列、及び全ての外符号の内部転送に要するクロックの総数と、前記第２の情報、及び前記内符号の内部伝送に要するクロックの総数は共に、２以上の整数倍である、
復号装置。
【請求項４】
請求項１または２に記載の符号化装置、及び請求項３に記載の復号装置のうちの少なくとも一方を備える、
誤り訂正装置。
【手続補正書】
【提出日】令和1年10月21日(2019.10.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
本発明に係る符号化装置は、入力した第１の情報を用いて、誤り訂正用の外符号を生成し、前記第１の情報に前記外符号を付加した第１の符号語をそれぞれ出力する複数の外符号化回路と、入力した第２の情報を用いて、誤り訂正用の内符号を生成し、前記第２の情報に前記内符号を付加した第２の符号語をそれぞれ出力する複数の内符号化回路と、前記複数の外符号化回路、及び前記複数の内符号化回路のうちの一方の前に配置され、符号化の対象となる情報系列、或いは複数の前記第１の符号語を含む第１の符号語群を分割し、前記情報系列、或いは前記第１の符号語群を分割して得られる情報を、前記第１の情報、或いは前記第２の情報として、前記一方に出力する入れ替え回路と、前記一方の後に配置され、前記第１の符号語群、或いは複数の前記第２の符号語を含む第２の符号語群を構成する前記情報系列の情報を、前記情報系列の位置関係に戻す逆入れ替え回路と、を備え、前記複数の外符号化回路がそれぞれ出力する前記第１の符号語を構成する前記外符号のビット数の合計は、内符号化回路の総数で割りきれる値であり、前記情報系列、及び全ての外符号の内部転送に要するクロックの総数と、前記第２の情報、及び前記内符号の内部伝送に要するクロックの総数は共に、２以上の整数倍である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
本発明に係る復号装置は、第２の情報に内符号が付加された第２の符号語を入力し、前記内符号を用いて、前記第２の情報の誤り訂正を行い、前記第２の情報をそれぞれ出力する複数の内符号復号回路と、第１の情報に外符号が付加された第１の符号語を入力し、前記外符号を用いて、前記第１の情報の誤り訂正を行い、前記第１の情報をそれぞれ出力する複数の外符号復号回路と、前記複数の内符号復号回路、及び前記複数の外符号復号回路のうちの一方の前に配置され、複数の前記第２の符号語を含む第２の符号語群、或いは複数の前記第２の情報を含む第２の情報群を分割し、前記第２の符号語群、或いは前記第２の情報群を分割して得られる情報を、前記第２の符号語、或いは前記第１の符号語として、前記一方に出力する入れ替え回路と、前記一方の後に配置され、前記第２の情報群、或いは複数の前記第１の情報を含む第１の情報群を構成する、符号化の対象とする情報系列の情報を、前記情報系列の位置関係に戻す逆入れ替え回路と、を備え、前記第１の符号語における全ての前記外符号のビット数は、内符号化回路の総数で割りきれる値であり、前記情報系列、及び全ての外符号の内部転送に要するクロックの総数と、前記第２の情報、及び前記内符号の内部伝送に要するクロックの総数は共に、２以上の整数倍である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
符号化において、内符号は、時間方向上、分散させた外符号を符号化する。そのため、訂正能力の強い外符号を採用したとしても、連接符号化におけるオーバーヘッドを小さくすることができる。例えば、内符号化回路２５の並列数Ｎが４であり、情報ビット２１１の伝送に要するクロック数Ｌを２１、ビット幅を１０２４（＝Ａ×Ｎ×Ｍ）ビットとし、Ｌクロックの情報ビット２１１の個数を４８とする。ただし、最後のＬクロックの情報ビットは情報ビット２１３と外符号のダミービット２１４とからなる。１６個分の外符号が格納されるダミービット２１４は、Ｌクロック中のＲクロックであり、Ｌ＞Ｒの関係である。この想定では、一つの外符号の符号長は１０２４×２１×４８／１６＝６４５１２ビットとなる。これは、１ビット訂正あたり１６ビットを有するＢＣＨ符号を採用できることを意味する。６４５１２は、一つの外符号化回路２３の入出力ビット幅である６４で割り切れる。そのため、４の倍数であれば、外符号化回路２３に入出力させる情報ビットと、パリティビットとを切り分けることができる。ダミービットを追加する必要はない。
【手続補正４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力した第１の情報を用いて、誤り訂正用の外符号を生成し、前記第１の情報に前記外符号を付加した第１の符号語をそれぞれ出力する複数の外符号化回路と、
入力した第２の情報を用いて、誤り訂正用の内符号を生成し、前記第２の情報に前記内符号を付加した第２の符号語をそれぞれ出力する複数の内符号化回路と、
前記複数の外符号化回路、及び前記複数の内符号化回路のうちの一方の前に配置され、符号化の対象となる情報系列、或いは複数の前記第１の符号語を含む第１の符号語群を分割し、前記情報系列、或いは前記第１の符号語群を分割して得られる情報を、前記第１の情報、或いは前記第２の情報として、前記一方に出力する入れ替え回路と、
前記一方の後に配置され、前記第１の符号語群、或いは複数の前記第２の符号語を含む第２の符号語群を構成する前記情報系列の情報を、前記情報系列の位置関係に戻す逆入れ替え回路と、を備え、
前記複数の外符号化回路がそれぞれ出力する前記第１の符号語を構成する前記外符号のビット数の合計は、内符号化回路の総数で割りきれる値であり、
前記情報系列、及び全ての外符号の内部転送に要するクロックの総数と、前記第２の情報、及び前記内符号の内部伝送に要するクロックの総数は共に、２以上の整数倍である、
符号化装置。
【請求項２】
前記内符号は、軟判定復号用の低密度パリティ検査符号であり、前記外符号は、硬判定復号用のブロック符号である、
請求項１に記載の符号化装置。
【請求項３】
第２の情報に内符号が付加された第２の符号語を入力し、前記内符号を用いて、前記第２の情報の誤り訂正を行い、前記第２の情報をそれぞれ出力する複数の内符号復号回路と、
第１の情報に外符号が付加された第１の符号語を入力し、前記外符号を用いて、前記第１の情報の誤り訂正を行い、前記第１の情報をそれぞれ出力する複数の外符号復号回路と、
前記複数の内符号復号回路、及び前記複数の外符号復号回路のうちの一方の前に配置され、複数の前記第２の符号語を含む第２の符号語群、或いは複数の前記第２の情報を含む第２の情報群を分割し、前記第２の符号語群、或いは前記第２の情報群を分割して得られる情報を、前記第２の符号語、或いは前記第１の符号語として、前記一方に出力する入れ替え回路と、
前記一方の後に配置され、前記第２の情報群、或いは複数の前記第１の情報を含む第１の情報群を構成する、符号化の対象とする情報系列の情報を、前記情報系列の位置関係に戻す逆入れ替え回路と、を備え、
前記第１の符号語における全ての前記外符号のビット数は、内符号化回路の総数で割りきれる値であり、
前記情報系列、及び全ての外符号の内部転送に要するクロックの総数と、前記第２の情報、及び前記内符号の内部伝送に要するクロックの総数は共に、２以上の整数倍である、
復号装置。
【請求項４】
請求項１または２に記載の符号化装置、及び請求項３に記載の復号装置のうちの少なくとも一方を備える、
誤り訂正装置。
【国際調査報告】
2020183525.tif 000007
2020183525.tif 000008
2020183525.tif 000009