(57)【要約】  活性領域（１）は、メインＩＧＢＴ（２０）およびセンスＩＧＢＴ（３０）がそれぞれ配置された第１，２セル領域（２，３）を有する。第２セル領域（３）は、センスＩＧＢＴ（３０）が配置された検出領域（４）と、検出領域（４）の周囲を囲む引抜領域（５）と、を有する。引抜領域（５）における半導体基板（７）上にポリシリコンからなるセンスＩＧＢＴ（３０）と連結する抵抗部（１７）が配置される。センスＩＧＢＴ（３０）と連結する抵抗部（１７）は、センスＩＧＢＴ（３０）のゲート電極に接続された第１部分（１７ａ）と、第１部分（１７ａ）をゲートランナー（１５）に連結する第２部分（１７ｂ）と、を有し、第２部分（１７ｂ）の抵抗値が１０Ω以上５０００Ω以下の内蔵抵抗を構成する。これによって、センスＩＧＢＴ（３０）を含む電流センス部のＥＳＤ耐量の向上と過渡センス電圧の低減とのトレードオフ関係を改善することができる。
2020129436.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けられた活性領域と、
前記半導体基板に設けられ、前記活性領域の周囲を囲む終端領域と、
を備え、
前記活性領域は、
第１絶縁ゲート型バイポーラトランジスタが配置された第１セル領域と、
前記第１セル領域に隣接して配置された第２セル領域と、を含み、
前記第２セル領域は、前記第１絶縁ゲート型バイポーラトランジスタよりも面積の小さい第２絶縁ゲート型バイポーラトランジスタが配置された第１領域と、
前記第１セル領域と前記第１領域とを分離する第２領域と、を含み、
前記第２領域は、
前記半導体基板の上に酸化膜を介して設けられた第１ゲート電極層と、
前記第１ゲート電極層の上に、層間絶縁膜を介して設けられた、前記第２絶縁ゲート型バイポーラトランジスタのエミッタ電極と、を含み、
前記終端領域は、前記半導体基板の上に前記酸化膜を介して設けられ、前記活性領域の周囲を囲み、前記第１絶縁ゲート型バイポーラトランジスタの第１ゲート電極に電気的に接続されたゲートランナーを備え、
前記第１ゲート電極層は、
前記第２絶縁ゲート型バイポーラトランジスタの第２ゲート電極に電気的に接続された第１ゲート電極層部と、
前記第２領域の内部において前記第１ゲート電極層部から前記ゲートランナーへ延在する平面形状を有し、前記第１ゲート電極層部と前記ゲートランナーとを電気的に接続する第２ゲート電極層部と、を有し、
前記第２ゲート電極層部の抵抗値は、１０Ω以上５０００Ω以下であることを特徴とする半導体装置。
【請求項２】
前記第２ゲート電極層部は、前記第１ゲート電極層部から前記ゲートランナーへ直線状に延在する平面形状を有し、前記第１ゲート電極層部と前記ゲートランナーとを連結することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２ゲート電極層部は、前記第１ゲート電極層部から蛇行して延在し前記ゲートランナーへ至る平面形状を有し、前記第１ゲート電極層部と前記ゲートランナーとを連結することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２ゲート電極層部は、前記第２領域の外周に沿って前記第１ゲート電極層部から前記ゲートランナーへＬ字状に延在する平面形状を有し、前記第１ゲート電極層部と前記ゲートランナーとを連結することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１ゲート電極層部と前記ゲートランナーとの間に、２つの前記第２ゲート電極層部が並列に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記ゲートランナーは、前記第２領域の外周に沿って延在し、前記第１領域の周囲を囲む延在部を有し、
前記第２ゲート電極層部は、前記第１ゲート電極層部から前記ゲートランナーの延在部へ延在する平面形状を有し、前記第１ゲート電極層部と前記ゲートランナーの延在部とを連結することを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記活性領域のうち、前記第１セル領域および前記第２セル領域を除く部分であり、前記終端領域に隣接して配置された第３領域と、
前記第３領域において前記半導体基板の上に前記酸化膜を介して設けられた第２ゲート電極層と、
前記第２ゲート電極層の上に、前記層間絶縁膜を介して設けられたゲートパッドと、
をさらに備え、
前記第２ゲート電極層は、
前記層間絶縁膜を挟んで前記ゲートパッドに対向する第３ゲート電極層部と、
前記第３領域の内部において前記第３ゲート電極層部から前記ゲートランナーへ延在する平面形状を有し、前記第３ゲート電極層部と前記ゲートランナーとを電気的に接続する第４ゲート電極層部と、を有することを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第１絶縁ゲート型バイポーラトランジスタは、前記半導体基板の深さ方向に延びる前記第１ゲート電極を有するトレンチゲート構造であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、ＩＰＭ（Ｉｎｔｅｌｌｉｇｅｎｔ  Ｐｏｗｅｒ  Ｍｏｄｕｌｅ：インテリジェントパワーモジュール）には、メイン半導体素子であるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ、以下、メインＩＧＢＴとする）と同一の半導体基板に、メインＩＧＢＴを保護するための回路部が設けられている。このメインＩＧＢＴを保護するための回路部として、メインＩＧＢＴに流れる過電流（ＯＣ：Ｏｖｅｒ  Ｃｕｒｒｅｎｔ）を検出する電流センス部を備えることが公知である（例えば、下記特許文献１参照。）。【０００３】
電流センス部は、メインＩＧＢＴと同一構成の単位セル（素子の機能単位）を、メインＩＧＢＴよりも少ない個数（例えばメインＩＧＢＴの単位セルの個数の数千分の一）で備えたＩＧＢＴ（以下、センスＩＧＢＴとする）である。センスＩＧＢＴは、メインＩＧＢＴと同一の半導体基板の所定領域内に配置され、メインＩＧＢＴに並列接続されている。メインＩＧＢＴのオン時、センスＩＧＢＴを流れるコレクタ・エミッタ間電流は、メインＩＧＢＴとセンスＩＧＢＴとの単位セル数の比率に応じて決まり、メインＩＧＢＴを流れるコレクタ・エミッタ間電流よりも電流量が少ない。【０００４】
センスＩＧＢＴを流れるコレクタ・エミッタ間電流は、センスＩＧＢＴの主電極にワイヤーを介して接続された制御ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ：集積回路）により検出される。制御ＩＣは、センスＩＧＢＴを流れるコレクタ・エミッタ間電流の電流量に基づいて、メインＩＧＢＴのコレクタ・エミッタ間に過電流が流れているか否かを判定する。制御ＩＣは、メインＩＧＢＴのコレクタ・エミッタ間に過電流が流れた場合にメインＩＧＢＴのゲートをオフしてメインＩＧＢＴの動作を停止することで、メインＩＧＢＴのコレクタ・エミッタ間電流を遮断する過電流保護機能を有する。【０００５】
従来の半導体装置の構造について説明する。図２８は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２９，３０は、図２８の電流センス部付近を拡大して示す平面図である。図２８〜３０では、ゲートランナーメタルとゲートランナー１１５とのコンタクトホール１４５、および、ゲートランナーメタルの延在部とゲートランナー１１５の延在部１１６とのコンタクトホール１４６を太線で示す。【０００６】
また、図２８〜３０では、ゲートランナーメタルおよびゲートランナーメタルの延在部を図示省略する。図２９，３０は図２８の同一箇所であり、それぞれハッチング箇所が異なる。図２８，２９には、ｐ+型分離領域１４１，１４２をハッチングで示す。図３０には、ポリシリコン（ｐｏｌｙ−Ｓｉ）からなるセンスポリシリコン層１１３およびゲートランナー１１５をハッチングで示す。図３１は、図２９，３０の切断線ＡＡ−ＡＡ’における断面構造を示す断面図である。【０００７】
図２８〜３１に示す従来の半導体装置１１０は、半導体基板（半導体チップ）１０７に、メインＩＧＢＴ１２０と、当該メインＩＧＢＴ１２０に流れる電流を検出する電流センス部としてセンスＩＧＢＴ１３０と、を備える。メインＩＧＢＴ１２０およびセンスＩＧＢＴ１３０ともに同一構造のトレンチゲート型ＩＧＢＴである。半導体基板１０７には、第１，２セル領域１０２，１０３を有する活性領域１０１と、活性領域１０１の周囲を囲むエッジ終端領域１０６と、が設けられている。【０００８】
第１セル領域１０２において、半導体基板１０７の内部には、第１セル領域１０２の周囲を囲むように、ｐ+型領域（以下、ｐ+型分離領域とする）１４１が配置されている。第１セル領域１０２の、ｐ+型分離領域１４１で囲まれた領域に、メインＩＧＢＴ１２０の単位セルが配置されている。ｐ+型分離領域１４１とｎ-型ドリフト領域１２１とのｐｎ接合により、第１セル領域１０２は第１セル領域１０２以外の領域と分離されている。第１セル領域１０２は、活性領域１０１の第２セル領域１０３を除く部分であり、活性領域１０１の表面積の大半を占める。【０００９】
また、第１セル領域１０２において、半導体基板１０７のおもて面上には、メインＩＧＢＴ１２０のエミッタ電極１５１が設けられている。メインＩＧＢＴ１２０のエミッタ電極１５１は、第１セル領域１０２のほぼ全域を覆う。エミッタ電極１５１の一部でエミッタパッド１１１が構成される。第１セル領域１０２の、エッジ終端領域１０６との境界付近に、ゲートパッド１１２が配置されている。ゲートパッド１１２は、ゲートランナー１１５に接続されている。第２セル領域１０３には、センスＩＧＢＴ１３０の単位セルが配置されている。【００１０】
第２セル領域１０３は、センスＩＧＢＴ１３０の単位セルが配置された検出領域１０４と、正孔電流引き抜きのための引抜領域１０５と、を有する。引抜領域１０５において、半導体基板１０７の内部には、ｐ+型分離領域１４１，１４２がそれぞれ選択的に設けられている。ｐ+型分離領域１４１は、検出領域１０４の周囲を囲む。ｐ+型分離領域１４２は、ｐ+型分離領域１４１と検出領域１０４との間に、ｐ+型分離領域１４１から離れて配置され、検出領域１０４の周囲を囲む。ｐ+型分離領域１４２とｎ-型ドリフト領域１２１とのｐｎ接合により、第２セル領域１０３の検出領域１０４は検出領域１０４以外の領域と分離されている。【００１１】
引抜領域１０５において、半導体基板１０７のおもて面上には、フィールド酸化膜１４３を介してセンスポリシリコン層１１３が配置されている。センスポリシリコン層１１３は、検出領域１０４の周囲を囲む。センスポリシリコン層１１３は、後述するゲートランナー１１５の延在部１１６を兼ねる。このセンスポリシリコン層１１３と層間絶縁膜１４４とセンスＩＧＢＴ１３０のエミッタ電極１５２とで構成される容量は、センスＩＧＢＴ１３０のゲート・エミッタ間容量ＣＧＥの一部となる。センスＩＧＢＴ１３０のエミッタ電極１５２は、第２セル領域１０３のほぼ全域にわたって設けられ、層間絶縁膜１４４を挟んでセンスポリシリコン層１１３上に延在している。【００１２】
エミッタ電極１５２の一部で構成されるセンスエミッタパッド１１４が引抜領域１０５に配置されている。ポリシリコンからなるゲートランナー１１５は、エッジ終端領域１０６に配置され、活性領域１０１の周囲を囲む。また、ゲートランナー１１５は、第２セル領域１０３の外周に沿って第２セル領域１０３に延在する部分（以下、延在部とする）１１６を有する。ゲートランナー１１５の延在部１１６は、第２セル領域１０３の周囲を囲む。ゲートランナー１１５およびゲートランナー１１５の延在部１１６で形成される１本のポリシリコン層は、第１セル領域１０２の外周に沿って延在し、第１セル領域１０２の周囲を囲む。【００１３】
図２９，３０には、センスポリシリコン層１１３の内周（検出領域１０４側の端部）を、符号１１３ａを付した破線で示す。ゲートランナー１１５の、活性領域１０１の周囲を囲む部分の内周（活性領域１０１側の端部）および外周（半導体基板１０７の端部側の端部）を、それぞれ符号１１５ａ，１１５ｂを付した破線で示す。ゲートランナー１１５の延在部１１６の活性領域１０１側の端部に符号１１６ａを付している。センスポリシリコン層１１３は、ゲートランナー１１５およびゲートランナー１１５の延在部１１６と一体に形成されている。ゲートランナー１１５は、層間絶縁膜１４４に形成されたコンタクトホール１４６を介してゲートメタルランナー１５３と電気的に接続されている。ゲートランナー１１５には、メインＩＧＢＴ１２０およびセンスＩＧＢＴ１３０の各ゲート電極１２８，１３８が電気的に接続されている。【００１４】
また、従来の半導体装置として、ゲート電極が埋め込まれたゲートトレンチ間に、エミッタ領域およびベース領域を貫通してドリフト領域に達するエミッタコンタクト用トレンチを有し、当該エミッタコンタクト用トレンチの内部に埋め込まれた導電層を介してエミッタ電極と半導体部とが電気的に接続されたトレンチゲート型ＩＧＢＴが提案されている（例えば、下記特許文献２参照。）。下記特許文献２では、エミッタコンタクト用トレンチを備えないトレンチゲート型ＩＧＢＴよりも実効的なゲート幅が小さくなるため、ＩＧＢＴのコレクタ・エミッタ間電流の電流量が少なく、飽和電流が抑制される。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２０１５−１７９７０５号公報
【特許文献２】特許第５０２５０７１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
半導体基板１０７をベース基板に実装するパッケージ組立て時、または、当該パッケージを製品に組み込む製品組立て時に、導電性の物体同士（人体と部品、または部品同士）の接触や接近により静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）が発生する。センスＩＧＢＴ１３０は、半導体基板１０７の表面積に対する占有面積が小さいため、ゲート・エミッタ間容量ＣＧＥが非常に小さく、ＥＳＤ耐量が低い。このため、センスＩＧＢＴ１３０にゲート・エミッタ間の耐圧以上のゲート電圧Ｖｇ（例えば８０Ｖ程度）が印加されると、センスＩＧＢＴ１３０のゲートトレンチ１３６内のゲート絶縁膜１３７が絶縁破壊してしまう。【００１７】
一方、センスＩＧＢＴ１３０のゲート・エミッタ間容量ＣＧＥを大きくすることで、センスＩＧＢＴ１３０のゲート絶縁膜１３７に充電される電荷Ｑに対するゲート電圧Ｖｇの割合が低くなるため（Ｑ＝ＣＧＥ×Ｖｇ）、センスＩＧＢＴ１３０のＥＳＤ耐量を高くすることができる。しかしながら、センスＩＧＢＴ１３０のゲート・エミッタ間容量ＣＧＥを大きくすると、センスＩＧＢＴ１３０のスイッチング過渡期間に、センスＩＧＢＴ１３０のコレクタ・エミッタ間にかかるセンス電圧が過渡的に高くなる。センス電圧が過渡的に大きくなるのは、センスＩＧＢＴ１３０のスイッチング過渡期間に、センスＩＧＢＴ１３０のゲートに流れ込むゲート電流Ｉｇが大きくなるからである。【００１８】
センスＩＧＢＴ１３０のゲートに流れ込むゲート電流Ｉｇは、センスＩＧＢＴ１３０のゲート・エミッタ間容量ＣＧＥとゲート・エミッタ間電圧のｄＶ／ｄｔ（単位時間当たりの電圧変化率）との積で算出される（Ｉｇ＝ＣＧＥ×ｄＶ／ｄｔ）。図２４は、スイッチング回路を示す等価回路図である。図２５は、従来の半導体装置の電流・電圧波形をシミュレーションした結果を示す説明図である。図２６は、図２４のセンス抵抗にかかるセンス電圧の電圧波形をシミュレーションした結果を示す説明図である。図２５，２６の横軸はともに同じ時間経過を示している。【００１９】
図２４に示すスイッチング回路は、並列接続されたメインＩＧＢＴ１２０およびセンスＩＧＢＴ１３０と、センス抵抗１６１と、を備える。センス抵抗１６１の一端は、センスＩＧＢＴ１３０のエミッタに接続されている。センス抵抗１６１の他端は、メインＩＧＢＴ１２０のエミッタに接続されている。また、センス抵抗１６１の他端は、ゲート電圧源１６６を介してメインＩＧＢＴ１２０のゲートおよびセンスＩＧＢＴ１３０のゲートに接続されている。【００２０】
メインＩＧＢＴ１２０のコレクタおよびセンスＩＧＢＴ１３０のコレクタは、負荷Ｌ１の負荷インダクタンス１６２を介してバス電圧源１６３の正極に接続されている。バス電圧源１６３の負極は、メインＩＧＢＴ１２０のエミッタおよびセンスＩＧＢＴ１３０のエミッタに接続されている。メインＩＧＢＴ１２０のコレクタ・エミッタ間およびセンスＩＧＢＴ１３０のコレクタ・エミッタ間において、負荷インダクタンス１６２にダイオード１６４が逆並列に接続されている。【００２１】
ダイオード１６４は、メインＩＧＢＴ１２０およびセンスＩＧＢＴ１３０がオフした際に、ＩＧＢＴ１２０，１３０のコレクタに流れる電流を還流する機能を有する。ダイオード１６４とメインＩＧＢＴ１２０のコレクタおよびセンスＩＧＢＴ１３０のコレクタとの間に、配線のインダクタンスＬ２を想定した誘導負荷１６５が接続されている。ゲート電圧源１６６からゲート抵抗１６７を介してメインＩＧＢＴ１２０およびセンスＩＧＢＴ１３０の各ゲートにゲート電圧Ｖｇが印加される。ゲート抵抗１６７は、半導体装置のメインＩＧＢＴ１２０およびセンスＩＧＢＴ１３０に接続されるＩＣ等の外部抵抗Ｒｇｅｘｔで構成される。【００２２】
図２４に示すスイッチング回路を用いてシミュレーションしたメインＩＧＢＴ１２０とセンスＩＧＢＴ１３０とを合わせたターンオフ時の電流・電圧波形を図２５に示す。センスＩＧＢＴ１３０は、メインＩＧＢＴ１２０と同じ構成を有するため、メインＩＧＢＴ１２０と同じ条件でメインＩＧＢＴ１２０と並列動作（ターンオンまたはターンオフ）する。【００２３】
次に、図２４に示すスイッチング回路を用いてシミュレーションしたメインＩＧＢＴ１２０およびセンスＩＧＢＴ１３０のターンオフ時にセンス抵抗１６１にかかる電圧（センス電圧）ＶＳＣの電圧波形をシミュレーションした結果を図２６に示す。センス抵抗１６１にかかるセンス電圧ＶＳＣは、センスＩＧＢＴ１３０のコレクタ・エミッタ間電流ＩＣＥ（図２５の符号１８１ｂで示す箇所）がセンス抵抗１６１に流れることで、センス抵抗１６１の抵抗値ＲＳＣに応じてセンス抵抗１６１の端部間に生じる電位差である。センス抵抗１６１にかかるセンス電圧ＶＳＣは、外部の制御ＩＣなどで検出される。【００２４】
図２６に示す結果から、センスＩＧＢＴ１３０のコレクタ・エミッタ間電圧ＶＣＥの立ち上がりの際に（図２５参照）、センス抵抗１６１にかかるセンス電圧ＶＳＣが過渡的に大きくなることが確認された。センス抵抗１６１にかかるセンス電圧ＶＳＣが過渡的に大きくなるのは、センスＩＧＢＴ１３０のコレクタ・エミッタ間電圧ＶＣＥのｄＶ／ｄｔ（図２５の符号１８１ａで示す箇所）により、センスＩＧＢＴ１３０のゲート電流Ｉｇが増加するためである。以下、過渡的に大きいセンス電圧ＶＳＣを「過渡センス電圧」とする。図２６の符号１８２で示す箇所は過渡センス電圧のピーク電圧（最大値）である。センスＩＧＢＴ１３０のゲート電流Ｉｇが大きくなる原因は、センスＩＧＢＴ１３０のゲート・エミッタ間容量ＣＧＥおよびセンスＩＧＢＴ１３０のｄＶ／ｄｔの増加による。【００２５】
この従来例について、センスＩＧＢＴ１３０のＥＳＤ耐量と過渡センス電圧との関係を測定した。図２７は、センスＩＧＢＴのＥＳＤ耐量と過渡センス電圧との関係の測定結果を示す説明図である。図２７の各データ点は、矢印１８３の始点から終点へ向かう方向に、センスＩＧＢＴ１３０のゲート・エミッタ間容量ＣＧＥが大きくなっている。図２７に示す結果から、ＥＳＤ耐量（後述するＥＳＤ破壊電圧に対する耐量）を確保するためにセンスＩＧＢＴ１３０のゲート・エミッタ間容量ＣＧＥを大きくすると、センスＩＧＢＴ１３０のスイッチング過渡期間に、センスＩＧＢＴ１３０のコレクタ・エミッタ間にかかる過渡センス電圧が高くなることが確認された。【００２６】
このようにセンスＩＧＢＴ１３０のゲート・エミッタ間容量ＣＧＥの増減により、センスＩＧＢＴ１３０のＥＳＤ耐量の向上と過渡センス電圧の低減とがトレードオフ関係にある。図２７では、センスＩＧＢＴのＥＳＤ耐量と過渡センス電圧との関係を示す近似直線１８５が矢印１８４で示す方向側（右下側）に位置するほど、ＥＳＤ耐量の向上と過渡センス電圧の低減とのトレードオフ関係が改善されることを示している。上述したように過渡センス電圧が高くなった場合、メインＩＧＢＴ１２０のコレクタ・エミッタ間に定格電流以下の低い電流が流れていたとしても、誤動作により過電流保護機能が働きやすく、当該過電流保護機能によりメインＩＧＢＴ１２０の動作が停止する虞がある。【００２７】
この発明は、上述した従来技術による問題点を解消するため、電流センス部のＥＳＤ耐量の向上と過渡センス電圧の低減とのトレードオフ関係を改善することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２８】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板に活性領域および終端領域が設けられている。前記終端領域は、前記活性領域の周囲を囲む。前記活性領域は、第１絶縁ゲート型バイポーラトランジスタが配置された第１セル領域と、前記第１セル領域に隣接して配置された第２セル領域と、を含む。前記第２セル領域は、前記第１絶縁ゲート型バイポーラトランジスタよりも面積が小さい第２絶縁ゲート型バイポーラトランジスタが配置された第１領域と、前記第１セル領域と前記第１領域とを分離する第２領域と、を含む。前記第２領域は、前記半導体基板の上に、酸化膜を介して設けられた第１ゲート電極層と、前記第１ゲート電極層の上に、層間絶縁膜を介して設けられた、前記第２絶縁ゲート型バイポーラトランジスタのエミッタ電極と、を含む。【００２９】
前記終端領域は、前記半導体基板の上に、前記酸化膜を介してゲートランナーを備える。前記ゲートランナーは、前記活性領域の周囲を囲む。前記ゲートランナーは、前記第１絶縁ゲート型バイポーラトランジスタの第１ゲート電極に電気的に接続されている。前記第１ゲート電極層は、第１，２ゲート電極層部を有する。前記第１ゲート電極層部は、前記第２絶縁ゲート型バイポーラトランジスタの第２ゲート電極に電気的に接続されている。前記第２ゲート電極層部は、前記第２領域の内部において前記第１ゲート電極層部から前記ゲートランナーへ延在する平面形状を有し、かつ１０Ω以上５０００Ω以下の抵抗値を有し、前記第１ゲート電極層部と前記ゲートランナーとを電気的に接続する。【００３０】
また、この発明にかかる半導体装置は、上述した発明において、前記第２ゲート電極層部は、前記第１ゲート電極層部から前記ゲートランナーへ直線状に延在する平面形状を有し、前記第１ゲート電極層部と前記ゲートランナーとを連結することを特徴とする。【００３１】
また、この発明にかかる半導体装置は、上述した発明において、前記第２ゲート電極層部は、前記第１ゲート電極層部から蛇行して延在し前記ゲートランナーへ至る平面形状を有し、前記第１ゲート電極層部と前記ゲートランナーとを連結することを特徴とする。【００３２】
また、この発明にかかる半導体装置は、上述した発明において、前記第２ゲート電極層部は、前記第２領域の外周に沿って前記第１ゲート電極層部から前記ゲートランナーへＬ字状に延在する平面形状を有し、前記第１ゲート電極層部と前記ゲートランナーとを連結することを特徴とする。【００３３】
また、この発明にかかる半導体装置は、上述した発明において、前記第１ゲート電極層部と前記ゲートランナーとの間に、２つの前記第２ゲート電極層部が並列に接続されていることを特徴とする。【００３４】
また、この発明にかかる半導体装置は、上述した発明において、前記ゲートランナーは、前記第２領域の外周に沿って延在し、前記第１領域の周囲を囲む延在部を有する。前記第２ゲート電極層部は、前記第１ゲート電極層部から前記ゲートランナーの延在部へ延在する平面形状を有し、前記第１ゲート電極層部と前記ゲートランナーの延在部とを連結することを特徴とする。【００３５】
また、この発明にかかる半導体装置は、上述した発明において、第３領域は、前記活性領域のうち、前記第１セル領域および前記第２セル領域を除く部分であり、前記終端領域に隣接して配置されている。前記第３領域において前記半導体基板の上に、前記酸化膜を介して第２ゲート電極層が設けられている。前記第２ゲート電極層の上に、前記層間絶縁膜を介してゲートパッドが設けられている。前記第２ゲート電極層は、第３，４ゲート電極層部を有する。前記第３ゲート電極層部は、前記層間絶縁膜を挟んで前記ゲートパッドに対向する。前記第４ゲート電極層部は、前記第３領域の内部において前記第３ゲート電極層部から前記ゲートランナーへ延在する平面形状を有し、前記第３ゲート電極層部と前記ゲートランナーとを電気的に接続することを特徴とする。【００３６】
また、この発明にかかる半導体装置は、上述した発明において、前記第１絶縁ゲート型バイポーラトランジスタは、前記半導体基板の深さ方向に延びる前記第１ゲート電極を有するトレンチゲート構造であることを特徴とする。【００３７】
上述した発明によれば、第２絶縁ゲート型バイポーラトランジスタのゲートに入力される電圧が第２ゲート電極層部により分圧され小さくなる。これによって、ＥＳＤ波形のパルスが第２絶縁ゲート型バイポーラトランジスタのゲート絶縁耐圧を超える電圧値となりにくく、センスＩＧＢＴのゲート絶縁膜が絶縁破壊しにくい。また、上述した発明によれば、第２ゲート電極層部は第２絶縁ゲート型バイポーラトランジスタのゲート・エミッタ間容量とならないため、過渡センス電圧を従来構造程度に低く抑えることができる。
【発明の効果】
【００３８】
本発明にかかる半導体装置によれば、電流センス部のＥＳＤ耐量の向上と過渡センス電圧の低減とのトレードオフ関係を改善することができるという効果を奏する。
【図面の簡単な説明】
【００３９】
【図１】図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【図２】図２は、図１の第２セル領域を拡大して示す平面図である。
【図３】図３は、図１の第２セル領域を拡大して示す平面図である。
【図４】図４は、図１の第２セル領域を拡大して示す平面図である。
【図５】図５は、図１の第２セル領域を拡大して示す平面図である。
【図６】図６は、図２の切断線Ａ−Ａ’における断面構造を示す断面図である。
【図７】図７は、図２の切断線Ｂ−Ｂ’における断面構造を示す断面図である。
【図８】図８は、実施の形態２にかかる半導体装置の一部を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。
【図９】図９は、実施の形態２にかかる半導体装置の一部を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。
【図１０Ａ】図１０Ａは、実施の形態２にかかる半導体装置の一部を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。
【図１０Ｂ】図１０Ｂは、実施の形態２にかかる半導体装置の一部を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。
【図１１】図１１は、実施の形態２にかかる半導体装置の一部を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。
【図１２Ａ】図１２Ａは、実施の形態２にかかる半導体装置の一部を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。
【図１２Ｂ】図１２Ｂは、実施の形態２にかかる半導体装置の一部を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。
【図１３】図１３は、実施の形態３にかかる半導体装置の一部を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。
【図１４】図１４は、実施の形態３にかかる半導体装置の一部を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。
【図１５】図１５は、実施の形態３にかかる半導体装置の一部を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。
【図１６】図１６は、実施の形態４にかかる半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【図１７】図１７は、実施の形態４にかかる半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【図１８】図１８は、センスＩＧＢＴのＥＳＤ耐量を評価するためのＥＳＤ評価装置のマシーンモデルの回路構成を示す回路図である。
【図１９】図１９は、センスＩＧＢＴのＥＳＤ耐量を評価するためのＥＳＤ評価装置のマシーンモデルの回路構成を示す回路図である。
【図２０】図２０は、実施例１のセンス抵抗の抵抗値とセンスＩＧＢＴのＥＳＤ耐量との関係を示す特性図である。
【図２１】図２１は、実施例１のセンス抵抗の抵抗値とセンスＩＧＢＴのＥＳＤ耐量との関係を示す特性図である。
【図２２】図２２は、実施例２のセンスＩＧＢＴのＥＳＤ波形をシミュレーションした結果を示す説明図である。
【図２３】図２３は、実施例３のセンスＩＧＢＴのＥＳＤ耐量と過渡センス電圧との関係をシミュレーションした結果を示す説明図である。
【図２４】図２４は、スイッチング回路を示す等価回路図である。
【図２５】図２５は、従来の半導体装置の電流・電圧波形をシミュレーションした結果を示す説明図である。
【図２６】図２６は、図２４のセンス抵抗にかかるセンス電圧の電圧波形をシミュレーションした結果を示す説明図である。
【図２７】図２７は、センスＩＧＢＴのＥＳＤ耐量と過渡センス電圧との関係の測定結果を示す説明図である。
【図２８】図２８は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【図２９】図２９は、図２８の電流センス部付近を拡大して示す平面図である。
【図３０】図３０は、図２８の電流センス部付近を拡大して示す平面図である。
【図３１】図３１は、図２９，３０の切断線ＡＡ−ＡＡ’における断面構造を示す断面図である。
【発明を実施するための形態】
【００４０】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００４１】
（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２〜５は、図１の第２セル領域３を拡大して示す平面図である。図１〜５には、ゲートランナーメタル５３とゲートランナー１５とのコンタクトホール４５、および、ゲートランナーメタル５３の延在部５４とゲートランナー１５の延在部１６とのコンタクトホール４６を太線で示す。図１〜４では、ゲートランナーメタル５３およびゲートランナーメタル５３の延在部５４を図示省略する。
【００４２】
図２〜５は図１の同一箇所であり、それぞれハッチング箇所が異なる。図１，２には、第１，２ｐ+型分離領域４１，４２をハッチングで示す。図３，４には、ポリシリコン（ｐｏｌｙ−Ｓｉ）からなるセンスポリシリコン層１３およびゲートランナー１５をハッチングで示す。図５には、エミッタ電極５１，５２、ゲートランナーメタル（金属層）５３およびゲートランナーメタル５３の延在部５４をハッチングで示す。図６，７は、それぞれ図２の切断線Ａ−Ａ’および切断線Ｂ−Ｂ’における断面構造を示す断面図である。
【００４３】
図１〜５に示す実施の形態１にかかる半導体装置１０は、半導体基板（半導体チップ）７に、メインＩＧＢＴ（第１ＩＧＢＴ）２０と、当該メインＩＧＢＴ２０に流れる電流を検出する電流センス部と、を備える。電流センス部は、メインＩＧＢＴ２０と同一構成の単位セル（素子の機能単位）を、メインＩＧＢＴ２０よりも少ない個数で備えたセンスＩＧＢＴ（第２ＩＧＢＴ）３０を含む。実施の形態１にかかる半導体装置１０の等価回路は、図１９の符号９１ｂを付した矩形枠で囲む部分に相当する。メインＩＧＢＴ２０およびセンスＩＧＢＴ３０ともに同一構造のトレンチゲート型ＩＧＢＴである。メインＩＧＢＴ２０とセンスＩＧＢＴ３０とは同一構成の単位セルを備えるものが望ましいが、異なる構造であってもよい。メインＩＧＢＴ２０とセンスＩＧＢＴ３０のオン時のコレクタ・エミッタ間電流の比率を設定できればよい。また、メインＩＧＢＴ２０とセンスＩＧＢＴ３０とのオン電圧が同じであることが望ましい。
【００４４】
半導体基板７には、活性領域１およびエッジ終端領域６が設けられている。活性領域１は、第１，２セル領域２，３を有し、略矩形状の平面形状をなす。エッジ終端領域６は、活性領域１の周囲を囲む。エッジ終端領域６は、活性領域１と半導体基板７の端部との間の領域であり、半導体基板７のおもて面側の電界を緩和し耐圧を保持する。耐圧とは、素子が使用電圧で誤動作や破壊を起こさない上限側の電圧である。エッジ終端領域６には、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）６１やフィールドプレート６３（図７参照）などの耐圧構造が配置される。
【００４５】
第１セル領域２において、半導体基板７の内部には、第１セル領域２の周囲を囲むように、後述する第１ｐ+型分離領域４１が配置されている。第１セル領域２の、第１ｐ+型分離領域４１で囲まれた領域に、メインＩＧＢＴ２０の単位セルが配置されている。第１セル領域２は、メインＩＧＢＴ２０の動作領域である。第１セル領域２は、活性領域１の第２セル領域３を除く部分であり、活性領域１の表面積の大半を占める。具体的には、第１セル領域２は、一部を内側に凹ませた凹部を有する略矩形状の平面形状をなす。
【００４６】
また、第１セル領域２において、半導体基板７のおもて面上には、メインＩＧＢＴ２０のエミッタ電極５１が設けられている。このエミッタ電極５１は、第１セル領域２のほぼ全域を覆う。エミッタ電極５１の一部でエミッタパッド１１が構成される。第１セル領域２の、エッジ終端領域６との境界付近において、半導体基板７のおもて面上に、層間絶縁膜４４を介してゲートパッドメタル５５（図１７参照）が配置されている。ゲートパッドメタル５５の一部でゲートパッド１２が構成される。ゲートパッド１２には、ゲート電極２８，３８にゲート電圧を入力するための入力端子が電気的に接続される。
【００４７】
ゲートパッドメタル５５の周囲は、ゲートランナー１５およびゲートランナーメタル５３からそれぞれ延在した部分（以下、延在部とする）１６’，５４’に囲まれている（図１６，１７参照）。ゲートランナーメタル５３の延在部５４’は、層間絶縁膜４４のコンタクトホール４６’を介してゲートランナー１５の延在部１６’に接する。ゲートランナー１５の延在部１６’で囲まれた領域における半導体基板７の表面領域全体に、第１ｐ+型分離領域４１が延在している。ゲートパッドメタル５５は、ポリシリコンからなるゲートランナー１５に電気的に接続されている。
【００４８】
第２セル領域３には、センスＩＧＢＴ３０の単位セルが配置されている。第２セル領域３は、エッジ終端領域６に隣接した略矩形状の平面形状を有する。具体的には、第２セル領域３は、第１セル領域２の凹部内に配置され、その３辺が第１セル領域２に対向し、残りの１辺がエッジ終端領域６に対向する。第２セル領域３は、センスＩＧＢＴ３０の単位セルが配置された検出領域（第１領域）４と、正孔電流引き抜きのための引抜領域（第２領域）５と、を有する。検出領域４から、センスＩＧＢＴ３０に流れる主電流（コレクタ・エミッタ間電流）が引き抜かれて検出される。
【００４９】
センスＩＧＢＴ３０に流れる主電流の電流量およびセンスＩＧＢＴ３０の単位セル数に基づいて、メインＩＧＢＴ２０に流れる主電流が算出され、メインＩＧＢＴ２０に流れる主電流が過電流であるか否かが判断される。第２セル領域３には、メインＩＧＢＴ２０は配置されていない。検出領域４は、例えば略矩形状の平面形状を有する。引抜領域５は、例えば略矩形状に検出領域４の周囲を囲む。引抜領域５には、半導体基板７の表面領域に、第１ｐ+型分離領域４１，４２が互いに離れて配置されている。
【００５０】
第１ｐ+型分離領域４１は、引抜領域５の表面積の大半を占めており、例えば略矩形状に検出領域４の周囲を囲む。また、第１ｐ+型分離領域４１は、引抜領域５から第１セル領域２へ延在している。第２ｐ+型分離領域４２は、第１ｐ+型分離領域４１と検出領域４との間に配置され、検出領域４の周囲を囲む。第１，２ｐ+型分離領域４１，４２は、それぞれメインＩＧＢＴ２０のエミッタ電極５１およびセンスＩＧＢＴ３０のエミッタ電極５２に電気的に接続されている。
【００５１】
第１ｐ+型分離領域４１とｎ-型ドリフト領域２１（図５，６参照）とのｐｎ接合により、第１セル領域２は第１セル領域２以外の領域と分離されている。第２ｐ+型分離領域４２とｎ-型ドリフト領域２１とのｐｎ接合により、第２セル領域３の検出領域４は検出領域４以外の領域と分離されている。また、第１，２ｐ+型分離領域４１，４２は、メインＩＧＢＴ２０のターンオフ時におけるエッジ終端領域６でのアバランシェ発生時に、エッジ終端領域６で発生して半導体基板７内を第１，２セル領域２，３側へ向かって流れる正孔（ホール）電流をそれぞれエミッタ電極５１，５２へ引き抜く機能を有する。
【００５２】
また、引抜領域５において、半導体基板７のおもて面上には、フィールド酸化膜４３ｂを介してポリシリコン（ｐｏｌｙ−Ｓｉ）からなるセンスポリシリコン層（第１ゲート電極層）１３が配置されている。センスポリシリコン層１３は、フィールド酸化膜４３ｂを介して引抜領域５のほぼ全域を覆う。センスポリシリコン層１３は、ポリシリコンからなる内蔵抵抗部１７およびセンス容量部１８を有する（図４参照）。内蔵抵抗部１７およびセンス容量部１８は、互いに離して配置されている。図４では、内蔵抵抗部１７およびセンス容量部１８の範囲をそれぞれ太い二点鎖線および太い破線で囲む。
【００５３】
内蔵抵抗部１７は、センスＩＧＢＴ３０のゲート電極３８（図６，７参照）とゲートランナー１５との接続部である。内蔵抵抗部１７は、センスＩＧＢＴ３０のゲート電極３８（図７参照）に電気的に接続された第１部分（第１ゲート電極層部）１７ａと、当該第１部分１７ａをゲートランナー１５に連結する第２部分（第２ゲート電極層部）１７ｂと、を有する（図３，４参照）。内蔵抵抗部１７の第１，２部分１７ａ，１７ｂの直列抵抗がセンスＩＧＢＴ３０の内蔵抵抗として機能し、その抵抗値は内蔵抵抗部１７の第１，２部分１７ａ，１７ｂの抵抗値の総和である。
【００５４】
メインＩＧＢＴ２０のゲート電極２８とセンスＩＧＢＴ３０のゲート電極３８との間に、センスＩＧＢＴ３０の内蔵抵抗として機能する内蔵抵抗部１７が電気的に接続された状態となっている。内蔵抵抗部１７の第１部分１７ａは、検出領域４の周囲を囲む。内蔵抵抗部１７の第１部分１７ａの外周端部の輪郭形状は、検出領域４よりも大きい略矩形状である。
【００５５】
内蔵抵抗部１７の第１部分１７ａの外周端部１３ｂは、後述する第２方向Ｙへ検出領域４から離れていることがよい。内蔵抵抗部１７の第１部分１７ａの外周端部１３ｂが検出領域４から離れていることで、センスＩＧＢＴ３０のトレンチ３６によって生じる内蔵抵抗値のアンバランスを低減させることができる。内蔵抵抗部１７の第１部分１７ａの内周端部（検出領域４側の端部）１３ａは、引抜領域５から検出領域４へ延在してセンスＩＧＢＴ３０のゲート電極３８に接する（図７参照）。
【００５６】
内蔵抵抗部１７の第２部分１７ｂは、内蔵抵抗部１７の第１部分１７ａとゲートランナー１５との間に位置し、内蔵抵抗部１７の第１部分１７ａとゲートランナー１５とを連結する。内蔵抵抗部１７の第２部分１７ｂは、ゲートランナー１５との連結箇所でゲートランナー１５と直角をなす軸（切断線Ｂ−Ｂ’に平行な軸）を中心に線対称に配置されていることがよく、引抜領域５の内部において例えば当該軸に平行でかつ半導体基板７のおもて面に平行な方向（以下、第１方向とする）Ｘに直線状に延在する。
【００５７】
内蔵抵抗部１７は、第２部分１７ｂの第１方向Ｘの長さｗ１が長いほど、第２部分１７ｂの、第１方向Ｘと直交する方向でかつ半導体基板７のおもて面に平行な方向（以下、第２方向とする）Ｙの幅ｗ２が狭いほど、かつ内蔵抵抗部１７の、半導体基板７のおもて面に垂直な方向（厚さ方向Ｚ）の厚さｔ（図７参照）が薄いほど高抵抗となる。内蔵抵抗部１７の第２部分１７ｂの抵抗値は、ρ×ｗ１／（ｗ２×ｔ）で算出される。ここで、ρはセンスポリシリコン層１３の抵抗率であり、ｗ１は内蔵抵抗部１７の第２部分１７ｂの第１方向Ｘの長さであり、（ｗ２×ｔ）は内蔵抵抗部１７の第２部分１７ｂの表面積である。内蔵抵抗部１７の抵抗値は、１０Ω以上５０００Ω以下程度であることがよい。
【００５８】
センス容量部１８は、内蔵抵抗部１７と所定距離ｗ３だけ離れて配置され、当該内蔵抵抗部１７の周囲を囲む。図２〜４には、内蔵抵抗部１７の第１部分１７ａの外周端部を、符号１３ｂを付した太い二点鎖線で示す。センス容量部１８の内周を、符号１３ｃを付した太い破線で示す。センス容量部１８は、後述するゲートランナー１５の延在部１６と接続されている。このセンス容量部１８と層間絶縁膜４４およびエミッタ電極５２とで構成される容量は、センスＩＧＢＴ３０のゲート・エミッタ間容量ＣＧＥの一部となる。センスポリシリコン層１３上には、層間絶縁膜４４（図６参照）を介して、センスＩＧＢＴ３０のエミッタ電極５２が延在している。また、センスＩＧＢＴ３０の容量を小さくしたい場合、センス容量部１８は設けられていなくてもよい。
【００５９】
センスＩＧＢＴ３０のエミッタ電極５２は、第２セル領域３のほぼ全域にわたって設けられている。センスＩＧＢＴ３０のエミッタ電極５２は、メインＩＧＢＴ２０のエミッタ電極５１と離して配置されている。センスエミッタパッド１４は、エミッタ電極５２の、パッシベーション膜４７の開口部４８ｂに露出された部分であり、エミッタ電極５２の一部で構成される。例えば、センスエミッタパッド１４とゲートランナー１５との間に内蔵抵抗部１７が配置される。センスエミッタパッド１４は、層間絶縁膜４４を挟んでセンス容量部１８に対向する。
【００６０】
ゲートランナー１５は、エッジ終端領域６に配置され、活性領域１の周囲を囲む。また、ゲートランナー１５は、第２セル領域３の外周に沿って第２セル領域３に延在する部分（以下、延在部とする）１６を有する。ゲートランナー１５の延在部１６は、センスポリシリコン層１３の一部である。ゲートランナー１５の延在部１６は、第２セル領域３の周囲を囲む。ゲートランナー１５およびゲートランナー１５の延在部１６で形成される１本のポリシリコン層は、第１セル領域２の外周に沿って延在し、第１セル領域２の周囲を囲む。
【００６１】
ゲートランナーメタル５３およびゲートランナーメタル５３の延在部５４は、それぞれ、厚さ方向Ｚに、層間絶縁膜４４を挟んでゲートランナー１５およびゲートランナー１５の延在部１６に対向し、厚さ方向Ｚに層間絶縁膜４４を貫通するコンタクトホール４５，４６を介してゲートランナー１５およびゲートランナー１５の延在部１６に接する。
【００６２】
図２〜４には、センスポリシリコン層１３の内周（検出領域４側の端部）を、符号１３ａを付した破線で示す。図２〜５には、ゲートランナー１５の、活性領域１の周囲を囲む部分の内周（活性領域１側の端部）および外周（半導体基板７の端部側の端部）を、それぞれ符号１５ａ，１５ｂを付した破線で示す。ゲートランナー１５の延在部１６の活性領域１側の端部に符号１６ａを付している。ゲートランナー１５には、メインＩＧＢＴ２０およびセンスＩＧＢＴ３０の各ゲート電極２８，３８（図６，７参照）が電気的に接続されている。
【００６３】
次に、実施の形態１にかかる半導体装置１０の断面構造について説明する。図６，７に示すように、実施の形態１にかかる半導体装置１０は、活性領域１の第１，２セル領域に、それぞれメインＩＧＢＴ２０の複数の単位セルおよびセンスＩＧＢＴ３０の複数の単位セルを備える。メインＩＧＢＴ２０の単位セルは、半導体基板７のおもて面側に設けられたｐ型ベース領域２２、ｎ+型エミッタ領域２４、ｐ+型コンタクト領域２５、トレンチ２６、ゲート絶縁膜２７およびゲート電極２８で構成される。メインＩＧＢＴ２０の単位セルは、トレンチ２６の内部にゲート絶縁膜２７を介して埋め込まれ、半導体基板７の深さ方向（厚さ方向Ｚ）に延びるゲート電極２８を有する一般的なトレンチゲート構造を備える。
【００６４】
メインＩＧＢＴ２０の単位セルは、第１セル領域２の、第１ｐ+型分離領域４１で囲まれた領域に配置されている。ｐ型ベース領域２２、ｎ+型エミッタ領域２４およびｐ+型コンタクト領域２５は、半導体基板７のおもて面の表面領域に設けられている。ｎ+型エミッタ領域２４およびｐ+型コンタクト領域２５は、隣り合うトレンチ２６間（メサ領域）において、半導体基板７のおもて面からｐ型ベース領域２２よりも浅い位置に設けられている。第１セル領域２の外周付近におけるメサ領域に、ｎ+型エミッタ領域２４は配置されておらず、ｐ+型コンタクト領域２５のみが配置されている。
【００６５】
半導体基板７の内部において、半導体基板７のおもて面からｐ型ベース領域２２よりも深い位置にｎ-型ドリフト領域２１が設けられている。ｐ型ベース領域２２とｎ-型ドリフト領域２１との間に、オン時に少数キャリアとなる電荷（正孔）が蓄積される領域（以下、蓄積領域とする）２３が設けられていてもよい。蓄積領域２３は、ｎ-型ドリフト領域２１よりも不純物濃度の高いｎ型領域である。トレンチ２６は、例えば上述した第１方向Ｘに延在するストライプ状に配置されている。ゲート電極２８は、トレンチ２６の内部にゲート絶縁膜２７を介して設けられている。
【００６６】
ゲート電極２８が埋め込まれた１つのトレンチ２６と、当該トレンチ２６に隣接するメサ領域と、でメインＩＧＢＴ２０の１つの単位セルが構成される。第１ｐ+型分離領域４１は、第１セル領域２の外周付近において、ｐ型ベース領域２２およびｐ+型コンタクト領域２５に接する。第１ｐ+型分離領域４１の深さは、トレンチ２６の深さよりも深い。メインＩＧＢＴ２０のエミッタ電極５１は、厚さ方向Ｚに層間絶縁膜４４を貫通するコンタクトホールを介して、ｎ+型エミッタ領域２４、ｐ+型コンタクト領域２５および第１ｐ+型分離領域４１に接する。
【００６７】
エミッタ電極５１は、バリアメタルおよびコンタクトプラグを介してｎ+型エミッタ領域２４、ｐ+型コンタクト領域２５および第１ｐ+型分離領域４１に電気的に接続されていてもよい。バリアメタルは、半導体部（半導体基板７）との密着性が高く、かつ半導体部とのオーミック接触する金属からなる。具体的には、バリアメタルは、例えばチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜を順に積層させてなる積層膜であってもよい。コンタクトプラグは、例えば、埋め込み性の高いタングステン（Ｗ）を材料とする金属膜であり、層間絶縁膜４４のコンタクトホールにバリアメタルを介して埋め込まれる。
【００６８】
エミッタ電極５１は、例えばアルミニウムシリコン（Ａｌ−Ｓｉ）電極である。エミッタ電極５１は、層間絶縁膜４４によりゲート電極２８と電気的に絶縁されている。エミッタ電極５１は、パッシベーション膜４７で覆われている。エミッタ電極５１の、パッシベーション膜４７の開口部４８ａに露出された部分でエミッタパッド１１が構成される。半導体基板７の裏面の表面層には、半導体基板７の裏面全面にわたって、メインＩＧＢＴ２０のｐ+型コレクタ領域２９が設けられている。半導体基板７の裏面全面にわたって、メインＩＧＢＴ２０のコレクタ電極５６が設けられている。
【００６９】
センスＩＧＢＴ３０の単位セルは、第２セル領域３の検出領域４の、第２ｐ+型分離領域４２で囲まれた領域に配置されている。センスＩＧＢＴ３０の単位セルは、半導体基板７のおもて面側に設けられたｐ型ベース領域３２、ｎ+型エミッタ領域３４、ｐ+型コンタクト領域３５、トレンチ３６、ゲート絶縁膜３７およびゲート電極３８で構成される。センスＩＧＢＴ３０の単位セルは、メインＩＧＢＴ２０の単位セルと同様に、トレンチ３６の内部に埋め込まれ、半導体基板７の深さ方向に延びるゲート電極３８を有する一般的なトレンチゲート構造を備える。
【００７０】
ｎ+型エミッタ領域３４およびｐ+型コンタクト領域３５は、隣り合うトレンチ３６間（メサ領域）において、半導体基板７のおもて面からｐ型ベース領域３２よりも浅い位置に設けられている。第２セル領域３の検出領域４の外周付近におけるメサ領域に、ｎ+型エミッタ領域３４は配置されておらず、ｐ+型コンタクト領域３５のみが配置されている。半導体基板７のおもて面からｐ型ベース領域３２よりも深い位置に、第１セル領域２からｎ-型ドリフト領域２１が延在する。
【００７１】
ｐ型ベース領域３２とｎ-型ドリフト領域２１との間に、蓄積領域が設けられていてもよい。センスＩＧＢＴ３０に蓄積領域を設けなくてもよい理由は、次の通りである。センスＩＧＢＴ３０の蓄積領域を設けないことで、センスＩＧＢＴ３０におけるＩＥ（Ｉｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｄ：電子注入促進）効果を小さくすることができ、少数キャリア蓄積によるターンオフ耐量の低下を抑制することができるからである。
【００７２】
トレンチ３６は、例えば、メインＩＧＢＴ２０のトレンチ２６が延在する方向と同じ第１方向Ｘに延在するストライプ状に配置されている。ゲート電極３８は、トレンチ３６の内部にゲート絶縁膜３７を介して設けられている。ゲート電極３８が埋め込まれた１つのトレンチ３６と、当該トレンチ３６に隣接するメサ領域と、でセンスＩＧＢＴ３０の１つの単位セルが構成される。ｐ型ベース領域３２、ｎ+型エミッタ領域３４、ｐ+型コンタクト領域３５およびトレンチ３６の深さは、メインＩＧＢＴ２０の対応する各部の深さと同じである。
【００７３】
第２ｐ+型分離領域４２は、第２セル領域３の外周付近において、ｐ型ベース領域３２およびｐ+型コンタクト領域３５に接する。第２ｐ+型分離領域４２の深さは、第１ｐ+型分離領域４１の深さと同じである。第２ｐ+型分離領域４２の内部を第１方向Ｘに検出領域４から引抜領域５へ向かってｐ型ベース領域３２およびｐ+型コンタクト領域３５が延在していてもよい。第２ｐ+型分離領域４２は、引抜領域５から延在して、最も引抜領域５側に配置されたトレンチ３６に達していてもよいし、当該トレンチ３６を内包していてもよい。
【００７４】
センスＩＧＢＴ３０のエミッタ電極５２は、厚さ方向Ｚに層間絶縁膜４４を貫通するコンタクトホールを介して、ｎ+型エミッタ領域３４、ｐ+型コンタクト領域３５および第２ｐ+型分離領域４２に接する。エミッタ電極５２は、バリアメタルおよびコンタクトプラグを介してｎ+型エミッタ領域３４、ｐ+型コンタクト領域３５および第２ｐ+型分離領域４２に電気的に接続されていてもよい。エミッタ電極５２、バリアメタルおよびコンタクトプラグの材料は、メインＩＧＢＴ２０のエミッタ電極５１、バリアメタルおよびコンタクトプラグの材料と同じである。
【００７５】
エミッタ電極５２は、層間絶縁膜４４によりゲート電極３８と電気的に絶縁されている。エミッタ電極５２は、パッシベーション膜４７で覆われている。エミッタ電極５２の、パッシベーション膜４７の開口部４８ｂに露出された部分でセンスエミッタパッド１４が構成される。センスエミッタパッド１４は、例えば第２セル領域３の引抜領域５に配置されていてもよい。メインＩＧＢＴ２０のｐ+型コレクタ領域２９およびコレクタ電極５６は、それぞれセンスＩＧＢＴ３０のｐ+型コレクタ領域およびコレクタ電極を兼ねる。
【００７６】
第２セル領域３の引抜領域５には、半導体基板７のおもて面の表面領域に、第１，２ｐ+型分離領域４１，４２が選択的に設けられている。第１，２ｐ+型分離領域４１，４２は、半導体基板７のおもて面上に設けられたフィールド酸化膜もしくはＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）などの局部絶縁膜４３ａにより分離されている。第１ｐ+型分離領域４１は、引抜領域５から第１セル領域２の外周部へ延在している。第２ｐ+型分離領域４２は、第１ｐ+型分離領域４１よりも検出領域４側に配置され、引抜領域５から検出領域４の外周部へ延在している。
【００７７】
引抜領域５には、半導体基板７のおもて面上に、フィールド酸化膜４３ｂを挟んで、センスポリシリコン層１３の内蔵抵抗部１７およびセンス容量部１８が設けられている。内蔵抵抗部１７の第１部分１７ａは、厚さ方向Ｚにフィールド酸化膜４３ｂおよび局部絶縁膜４３ａを挟んで第１，２ｐ+型分離領域４１，４２に対向する。内蔵抵抗部１７の第１部分１７ａは、センスＩＧＢＴ３０のトレンチ３６の例えば第１方向Ｘの端部において当該トレンチ３６の内部へ延在してゲート電極３８に接する。
【００７８】
内蔵抵抗部１７の第２部分１７ｂは、内蔵抵抗部１７の第１部分１７ａよりもエッジ終端領域６側に配置され、内蔵抵抗部１７の第１部分１７ａに連結されている。内蔵抵抗部１７の第２部分１７ｂは、厚さ方向Ｚにフィールド酸化膜４３ｂを挟んで第１ｐ+型分離領域４１に対向する。センス容量部１８は、内蔵抵抗部１７よりも第１セル領域２側に、内蔵抵抗部１７から離れて配置されている。センス容量部１８は、厚さ方向Ｚにフィールド酸化膜４３ｂを挟んで第１ｐ+型分離領域４１に対向する。
【００７９】
内蔵抵抗部１７の第２部分１７ｂは、エッジ終端領域６側へ延在して、ゲートランナー１５に連結されている。センス容量部１８は、ゲートランナー１５の延在部１６を兼ねており、ゲートランナー１５に連結されている。内蔵抵抗部１７の第１，２部分１７ａ，１７ｂおよびセンス容量部１８上に、層間絶縁膜４４を挟んで検出領域４からセンスＩＧＢＴ３０のエミッタ電極５２が延在している。センス容量部１８上に、層間絶縁膜４４を挟んで第１セル領域２からメインＩＧＢＴ２０のエミッタ電極５１が延在している。
【００８０】
内蔵抵抗部１７の第１，２部分１７ａ，１７ｂおよびセンス容量部１８は、層間絶縁膜４４によりエミッタ電極５１，５２と電気的に絶縁されている。ゲートランナーメタル５３およびゲートランナーメタル５３の延在部５４は、それぞれ、層間絶縁膜４４のコンタクトホール４５，４６を介してゲートランナー１５およびゲートランナー１５の延在部１６に接する。図６，７には、コンタクトホール４５，４６をそれぞれ２本ずつ設けた場合を図示するが、コンタクトホール４５，４６の個数は種々変更可能である。
【００８１】
エッジ終端領域６において、半導体基板７のおもて面の表面領域に、１つ以上のフィールドリミッティングリング６１が活性領域１の周囲を囲む同心円状に設けられている。各フィールドリミッティングリング６１上には、フィールド酸化膜４３ｂを介してポリシリコン層６２が設けられている。ポリシリコン層６２上には、層間絶縁膜４４を介してフィールドプレート６３が設けられている。フィールドプレート６３は、層間絶縁膜４４のコンタクトホールを介してポリシリコン層６２に接する。
【００８２】
例えば、従来構造（図２４，２８〜３１参照）のＩＧＢＴ１２０，１３０のゲートパッド１１２とセンスエミッタパッド１１４間に印加されるＥＳＤ（静電気放電）のマシーンモデルの回路構成を想定する。ＥＳＤのマシーンモデルは、図１８に参照されるようにＩＧＢＴのゲートパッド１１２に接続されたＲＬＣ回路（抵抗器（Ｒ）、インダクタンス（Ｌｍ）およびコンデンサ（Ｃ））となる。そのため、ＥＳＤ波形はＲＬＣ回路の共振条件を満たし発振する（図２２参照）。
【００８３】
この発振によりＥＳＤ波形の最初のパルスの電圧がセンスＩＧＢＴ１３０のゲート絶縁耐圧を超える電圧値になると、センスＩＧＢＴ１３０のゲートトレンチ１３６の内のゲート絶縁膜１３７が絶縁破壊する。したがって、センスＩＧＢＴ１３０のＥＳＤ耐量は、ＥＳＤ波形の最初のパルスの電圧値がセンスＩＧＢＴ１３０のゲート絶縁耐圧以下になるように設定する必要がある。
【００８４】
一方、実施の形態１によれば、センスＩＧＢＴのゲートに、ポリシリコンからなる内蔵抵抗部の第２部分で構成された高抵抗な内蔵抵抗が接続されている。この内蔵抵抗部により、ＥＳＤの最初のパルス電圧のｄＶ／ｄｔが下がるため、ＥＳＤ波形の最初のパルスのピーク電圧が低下する。これによって、ＥＳＤ波形の最初のパルスのピーク電圧がセンスＩＧＢＴのゲート絶縁耐圧を超える電圧値となりにくく、センスＩＧＢＴのゲートトレンチの内のゲート絶縁膜が絶縁破壊しにくいため、ＥＳＤ耐量を向上させることができる。
【００８５】
また、実施の形態１によれば、ポリシリコンからなる内蔵抵抗部を設けたことによって、センスＩＧＢＴのゲート・エミッタ間容量ＣＧＥは増加しない。このため、内蔵抵抗部によりＥＳＤ耐量を向上させても、センスＩＧＢＴのゲート・エミッタ間容量ＣＧＥの大きさに比例して高くなる過渡センス電圧を内蔵抵抗を設けない従来構造と同程度にすることができる。これによって、過渡センス電圧を低く維持したまま、ＥＳＤ耐量のみを向上させることができるため、電流センス部のＥＳＤ耐量の向上と過渡センス電圧の低減とのトレードオフ関係を改善することができる。
【００８６】
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図８〜１２は、実施の形態２にかかる半導体装置の一部を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。実施の形態２にかかる半導体装置１０’全体を半導体基板７のおもて面側から見たレイアウトは実施の形態１にかかる半導体装置１０（図１参照）と同様である。図８〜１２には、図１の第２セル領域３を拡大し、センスポリシリコン層１３およびゲートランナー１５をハッチングで示す。図８〜１２では、内蔵抵抗部１７の第２部分１７ｂの範囲を太い二点鎖線で囲む。また、図８〜１２では、エミッタ電極５１，５２（図１，４，５参照）を図示省略する。
【００８７】
実施の形態２にかかる半導体装置１０’が実施の形態１にかかる半導体装置１０と異なる点は、内蔵抵抗部１７の第１部分１７ａ’の、引抜領域５における占有面積が小さい点である。内蔵抵抗部１７の第１部分１７ａ’は、内蔵抵抗部１７の第２部分１７ｂとセンスＩＧＢＴ３０のゲート電極３８とを連結可能な程度に配置されていればよい。例えば、内蔵抵抗部１７の第１部分１７ａ’は、検出領域４と引抜領域５との境界に沿って設けられ、略矩形状に検出領域４の周囲を囲む。内蔵抵抗部１７の第１部分１７ａ’の外周端部の輪郭形状は、検出領域４よりも若干大きい略矩形状である。
【００８８】
内蔵抵抗部１７の第２部分１７ｂは、実施の形態１と同様に、第１方向Ｘに延在する直線状の平面形状を有する。内蔵抵抗部１７の第２部分１７ｂは、実施の形態１と同様に、内蔵抵抗部１７の第１部分１７ａ’とゲートランナー１５との間に位置して、内蔵抵抗部１７の第１部分１７ａ’とゲートランナー１５とを連結する（図８）。
【００８９】
内蔵抵抗部１７の第２部分１７ｂ’により、内蔵抵抗部１７の第１部分１７ａ’とゲートランナー１５の延在部１６とが連結されてもよい（図９）。この場合、例えば、内蔵抵抗部１７の第２部分１７ｂ’は、内蔵抵抗部１７の第１部分１７ａ’とゲートランナー１５の延在部１６との間に位置する。ゲートランナー１５の延在部１６に囲まれた領域内間であって、エミッタ電極５２内にセンスエミッタパッド１４が配置される。
【００９０】
また、内蔵抵抗部１７の第２部分１９は、内蔵抵抗部１７の第１部分１７ａ’からＸ方向もしくはＹ方向に蛇行して延在しゲートランナー１５に至る平面形状を有していてもよい（図１０Ｂ，１０Ａ）。この場合、内蔵抵抗部１７の第２部分１９は、検出領域４の中心に対向する位置において、内蔵抵抗部１７の第１部分１７ａ’に連結されていることが好ましい。
【００９１】
センス容量部１８’は、内蔵抵抗部１７の第１部分１７ａ’の占有面積を小さくした分だけ、引抜領域５における占有面積を大きくしてもよい（図８，９，１０Ａ，１０Ｂ）。引抜領域５にセンス容量部１８’を設けずにゲートランナー１５の延在部１６のみが構成される構成としてもよい（図１１，１２Ａ，１２Ｂ）。センス容量部１８’を設けずゲートランナー１５の延在部１６（コンタクトホール４６に沿って設けられたハッチング部分）のみが構成される場合、深さ方向に層間絶縁膜およびフィールド酸化膜を挟んで対向するセンスエミッタパッド１４と半導体基板７との間に、センスポリシリコン層１３は存在しない（図１１，１２Ａ，１２Ｂ）。
【００９２】
また、引抜領域５にセンス容量部１８’を設けずゲートランナー１５の延在部１６のみが構成される場合、内蔵抵抗部１７の第２部分１９’は、一端がゲートランナー１５に連結され、内蔵抵抗部１７の第１部分１７ａ’の周囲を囲むように略一周するように延在し、他端が第１部分１７ａ’に連結されていてもよい（図１２Ｂ）。この場合、内蔵抵抗部１７の第２部分１９’の他端は、検出領域４の中心に対向する位置において、内蔵抵抗部１７の第１部分１７ａ’に連結されていることが好ましい。
【００９３】
図示省略するが、図９に示す実施の形態２にかかる半導体装置１０’に図１０Ａ，１０Ｂに示す実施の形態２にかかる半導体装置１０’を適用して、内蔵抵抗部１７の第２部分１９が、内蔵抵抗部１７の第１部分１７ａ’から蛇行して延在しゲートランナー１５の延在部１６に至る平面形状を有していてもよい。図９に示す実施の形態２にかかる半導体装置１０’に図１１に示す実施の形態２にかかる半導体装置１０’を適用して、センス容量部１８’を設けずにゲートランナー１５の延在部１６のみが構成されてもよい。
【００９４】
図９に示す実施の形態２にかかる半導体装置１０’に図１０Ａ，１０Ｂ，１１に示す実施の形態２にかかる半導体装置１０’を適用して、内蔵抵抗部１７の第２部分１９を、内蔵抵抗部１７の第１部分１７ａ’から蛇行して延在しゲートランナー１５の延在部１６に至る平面形状にし、かつセンス容量部１８’を設けずにゲートランナー１５の延在部１６のみが構成されてもよい。実施の形態１にかかる半導体装置１０において、センス容量部１８を設けず、図１１に示す実施の形態２にかかる半導体装置１０’のゲートランナー１５の延在部１６を配置してもよい。
【００９５】
以上、説明したように、実施の形態２によれば、内蔵抵抗部の第２部分により内蔵抵抗部の第１部分とゲートランナーとが電気的に接続されていれば、内蔵抵抗部がセンスＩＧＢＴの内蔵抵抗として機能する。このため、内蔵抵抗部の第１，２部分およびセンス容量部の平面形状を種々変更したとしても、実施の形態１と同様の効果を得ることができる。
【００９６】
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図１３〜１５は、実施の形態３にかかる半導体装置の一部を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。実施の形態３にかかる半導体装置７０全体を半導体基板７のおもて面側から見たレイアウトは実施の形態１にかかる半導体装置１０（図１参照）と同様である。図１３〜１５には、図１の第２セル領域３を拡大し、センスポリシリコン層１３およびゲートランナー１５をハッチングで示す。図１３〜１５では、内蔵抵抗部１７の第２部分７１，７３，７４，７３’，７４’の範囲を太い二点鎖線で囲む。また、図１３〜１５では、エミッタ電極５１，５２（図１，４，５参照）を図示省略する。
【００９７】
実施の形態３にかかる半導体装置７０が図８に示す実施の形態２にかかる半導体装置１０’と異なる点は、引抜領域５内に、内蔵抵抗部１７の第２部分７１を狭い幅ｗ１１で長く延在させて高抵抗にした点である。図１３に示す実施の形態３にかかる半導体装置７０において、センス容量部７２は、ゲートランナー１５に連結されている。センス容量部７２は、ゲートランナー１５の延在部１６に接していない。センス容量部７２は、引抜領域５の表面積の大半を占める。
【００９８】
検出領域４は、センス容量部７２よりもゲートランナー１５から離れて配置され、その周囲を引抜領域５に囲まれている。内蔵抵抗部１７の第１部分１７ａ’は、実施の形態２と同様に、検出領域４と引抜領域５との境界に沿って設けられ、略矩形状に検出領域４の周囲を囲む。内蔵抵抗部１７の第１部分１７ａ’の外周端部の輪郭形状は、実施の形態２と同様に、検出領域４よりも若干大きい略矩形状である。
【００９９】
内蔵抵抗部１７の第１部分１７ａ’は、検出領域４の周囲を囲む全周にわたって同じ幅ｗ１２で設けられていてもよいし、矩形状の各辺のうち所定の辺だけ異なる幅ｗ１２’で設けられていてもよい。内蔵抵抗部１７の第２部分７１は、Ｌ字状の平面形状を有する。例えば、内蔵抵抗部１７の第２部分７１は、ゲートランナー１５からセンス容量部７２とゲートランナー１５の延在部１６との間を、第２セル領域３の外周の、第１セル領域２に対向する２辺に沿って延在する。
【０１００】
内蔵抵抗部１７の第２部分７１のＬ字の一端は、ゲートランナー１５に連結されている。内蔵抵抗部１７の第２部分７１のＬ字の他端は、内蔵抵抗部１７の第１部分１７ａ’に連結されている。内蔵抵抗部１７の第１部分１７ａ’は、３辺において周囲をセンス容量部７２に囲まれていてもよい。内蔵抵抗部１７の第１部分１７ａ’とゲートランナー１５との間にセンスエミッタパッド１４が配置されている。センスエミッタパッド１４は、層間絶縁膜を挟んでセンス容量部７２に対向する。
【０１０１】
図１４，１５に示す実施の形態３にかかる半導体装置７０が図１３に示す実施の形態３にかかる半導体装置７０と異なる点は、引抜領域５内に、内蔵抵抗部１７の、Ｌ字状の平面形状を有する第２部分が２つ配置される点である。内蔵抵抗部１７の２つの第２部分の合成抵抗がセンスＩＧＢＴ３０の内蔵抵抗として機能する。内蔵抵抗部１７の２つの第２部分は、例えば、次のように配置される。
【０１０２】
図１４に示すように、内蔵抵抗部１７の一方の第２部分７３は、ゲートランナー１５からセンス容量部７２’とゲートランナー１５の延在部１６との間を、第２セル領域３の外周の、第１セル領域２に対向する２辺に沿って延在する。内蔵抵抗部１７の一方の第２部分７３のＬ字の一端は、ゲートランナー１５に連結されている。内蔵抵抗部１７の一方の第２部分７３のＬ字の他端は、内蔵抵抗部１７の第１部分１７ａ’のゲートランナー１５側に連結されている。
【０１０３】
内蔵抵抗部１７の他方の第２部分７４は、センス容量部７２’を挟んで、内蔵抵抗部１７の一方の第２部分７３に対向する位置に配置されている。内蔵抵抗部１７の他方の第２部分７４は、ゲートランナー１５側からセンス容量部７２’とゲートランナー１５の延在部１６との間を、第２セル領域３の外周の、第１セル領域２に対向する３辺のうち、一方の第２部分７３が配置されていない１辺から当該１辺に連続する１辺に沿って延在する。
【０１０４】
内蔵抵抗部１７の他方の第２部分７４のＬ字の一端は、センスポリシリコン層１３の一部７５を介してゲートランナー１５に連結されている。内蔵抵抗部１７の他方の第２部分７４のＬ字の他端は、内蔵抵抗部１７の第１部分１７ａ’のゲートランナー１５の延在部１６側に連結されている。センス容量部７２’は、例えば、略矩形状の平面形状を有する。
【０１０５】
図１５に示すように、内蔵抵抗部１７の第２部分７３’，７４’のＬ字の他端をともに内蔵抵抗部１７の第１部分１７ａ’とセンス容量部７２’との間に延在させてもよい。この場合、例えば、内蔵抵抗部１７の第２部分７３’，７４’のＬ字の一端はそれぞれゲートランナー１５の異なる箇所に連結されている。内蔵抵抗部１７の第２部分７３’，７４’のＬ字の他端はともに、内蔵抵抗部１７の第１部分１７ａ’に連結されている。
【０１０６】
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、引抜領域内に、内蔵抵抗部の第２部分を狭い幅で長く延在させることで、センスＩＧＢＴの内蔵抵抗を高抵抗にすることができる。
【０１０７】
（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図１６，１７は、実施の形態４にかかる半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。実施の形態４にかかる半導体装置８０全体を半導体基板７のおもて面側から見たレイアウトは実施の形態１にかかる半導体装置１０（図１参照）と同様である。図１６，１７は、図１のメインＩＧＢＴのゲートパッド１２付近を拡大して示す平面図である。図１６，１７は図１の同一箇所であり、それぞれハッチング箇所が異なる。図１６では、エミッタ電極５１およびゲートパッドメタル５５（図１７参照）を図示省略する。
【０１０８】
図１６には、ポリシリコン層８３およびゲートランナー１５をハッチングで示す。図１７には、ゲートランナーメタル５３、ゲートランナーメタル５３の延在部５４’およびゲートパッドメタル５５をハッチングで示す。図１６では、内蔵抵抗部８１の第２部分８１ｂの範囲を太い二点鎖線で囲む。図１６，１７では、層間絶縁膜４４に形成された、ゲートランナーメタル５３とゲートランナー１５と各コンタクトホール４５、ゲートランナーメタル５３の延在部５４’とゲートランナー１５の延在部１６’とコンタクトホール４６’、およびゲートパッドメタル５５とポリシリコン層８３とのコンタクト４５’を太線で示す。
【０１０９】
実施の形態４にかかる半導体装置８０が実施の形態１にかかる半導体装置１０と異なる点は、第２セル領域３に代えて、ゲートパッド１２が配置された領域（第３領域）にポリシリコン層８３が配置されている点である。実施の形態４にかかる半導体装置８０の等価回路は、図１８の符号９１ａを付した矩形枠で囲む部分に相当する。ポリシリコン層８３は、半導体基板７のおもて面上にフィールド酸化膜４３ｂを介して設けられている。ポリシリコン層８３は、内蔵抵抗部８１およびゲートランナー１５の延在部１６’を有する。内蔵抵抗部８１は、互いに離れて配置されたゲートパッドメタル５５とゲートランナー１５とを電気的に接続する接続部である。
【０１１０】
実施の形態４にかかる半導体装置８０においては、メインＩＧＢＴ２０のゲート電極２８に、ゲートランナー１５を介して内蔵抵抗部８１が接続された状態となる。内蔵抵抗部８１は、ゲートパッド１２に電気的に接続された第１部分（第３ゲート電極層部）８１ａと、当該第１部分８１ａをゲートランナー１５に電気的に接続する第２部分（第４ゲート電極層部）８１ｂと、を有する。内蔵抵抗部８１の第１部分８１ａは、層間絶縁膜４４を挟んでゲートパッド１２全体に対向する。ゲートパッド１２は、ゲートパッドメタル５５の、パッシベーション膜４７の開口部に露出された部分で構成される。ゲートパッドメタル５５は、層間絶縁膜４４を介してポリシリコン層８３上に設けられている。
【０１１１】
内蔵抵抗部８１の第１部分８１ａが層間絶縁膜４４を挟んでゲートパッド１２の全面に対向していればよく、内蔵抵抗部８１の第１部分８１ａの外周端部の輪郭形状は少なくともゲートパッド１２よりも若干大きい略矩形状であればよい。内蔵抵抗部８１の第２部分８１ｂは、内蔵抵抗部８１の第１部分８１ａとゲートランナー１５の延在部１６’とを連結する。実施の形態４にかかる半導体装置８０においては、実施の形態２と同様に、内蔵抵抗部８１の第１部分８１ａの抵抗値は第２部分８１ｂの抵抗値よりも小さく、内蔵抵抗部８１の第２部分８１ｂがセンスＩＧＢＴ３０の内蔵抵抗として主に機能する。
【０１１２】
内蔵抵抗部８１の第２部分８１ｂは、例えば、内蔵抵抗部８１の第１部分８１ａとゲートランナー１５の延在部１６’との間に位置し、内蔵抵抗部８１の第１部分８１ａからゲートランナー１５の延在部１６’へ延在する直線状の平面形状を有する。図示省略するが、内蔵抵抗部８１の第２部分８１ｂは、例えば、内蔵抵抗部８１の第１部分８１ａとゲートランナー１５との間に位置して、内蔵抵抗部８１の第１部分８１ａとゲートランナー１５とを連結してもよい。
【０１１３】
ゲートランナー１５の延在部１６’は、略Ｕ字状の平面形状を有し、Ｕ字の両端部がそれぞれゲートランナー１５の異なる箇所に連結されている。ゲートランナー１５と当該ゲートランナー１５の延在部１６’とで、内蔵抵抗部８１の周囲を囲む略矩形状の平面形状が形成されている。
【０１１４】
実施の形態１〜３にかかる半導体装置１０，１０’，７０に実施の形態４にかかる半導体装置８０を適用して、第２セル領域３と、ゲートパッド１２が配置された領域と、の両方にそれぞれ内蔵抵抗部１７，８１が配置されていてもよい。
【０１１５】
以上、説明したように、実施の形態４によれば、内蔵抵抗部によってゲートパッドとゲートランナーとを連結させた場合においても、実施の形態１〜３と同様の効果を得ることができる。また、実施の形態４によれば、ゲートパッドが配置された領域に内蔵抵抗部を付けることでセンスＩＧＢＴにゲート抵抗が接続された構成となるが、メインＩＧＢＴにもゲート抵抗が接続された構成となる。これによって、メインＩＧＢＴのゲート電圧のミラー期間が大きくなり、スイッチング損失が悪化する。そのため、センスＩＧＢＴのゲートランナーと検出領域との間に内蔵抵抗部を付けたほうがスイッチングの損失悪化を防ぐことができる。
【０１１６】
（実施例１）
次に、センスＩＧＢＴ３０のＥＳＤ耐量について検証した。図１８，１９は、センスＩＧＢＴのＥＳＤ耐量を評価するためのＥＳＤ評価装置のマシーンモデルの回路構成を示す回路図である。図２０，２１は、実施例１のセンス抵抗の抵抗値とセンスＩＧＢＴのＥＳＤ耐量との関係を示す特性図である。図２０，２１は、それぞれ図１８，１９に示すＥＳＤ評価回路９０ａ，９０ｂを用いて測定されている。
【０１１７】
図１８に示す半導体装置９１ａは、実施の形態４にかかる半導体装置８０（図１６，１７参照）に相当し、並列接続されたメインＩＧＢＴ２０およびセンスＩＧＢＴ３０と、メインＩＧＢＴ２０のゲートとスイッチ９２との間に接続された内蔵抵抗ＲＧと、を備える。半導体装置９１ａの内蔵抵抗ＲＧは、内蔵抵抗部８１の第２部分８１ｂに相当する。
【０１１８】
図１８に示すＥＳＤ評価回路９０ａのスイッチ９２をオンすると一定の電圧になるまでコンデンサ９６に充電された電荷がメインＩＧＢＴ２０およびセンスＩＧＢＴ３０に供給される（この一定になった電圧を、以下、ＥＳＤの印加電圧とする）。また、センスＩＧＢＴ３０のエミッタは接地されているが、メインＩＧＢＴ２０のエミッタは接地されていないため、センスＩＧＢＴ３０のゲート・エミッタ間にのみ電荷が供給される。
【０１１９】
電流源９３の正極はスイッチ９２に接続され、負極は接地されている。電流源９３の正極とスイッチ９２との間に、装置の配線のインダクタンスＬｍを想定した配線インダクタンス９４と、配線の抵抗Ｒｍを想定した抵抗負荷９５と、が直列に接続されている。電流源９３の正極と配線インダクタンス９４との間において、電流源９３の正極・負極間に配線等による寄生容量を想定したコンデンサ９６が接続されている。
【０１２０】
図１９に示すＥＳＤ評価回路９０ｂが図１８に示すＥＳＤ評価回路９０ａと異なる点は、内蔵抵抗ＲＧがメインＩＧＢＴ２０およびセンスＩＧＢＴ３０のゲート間に接続されている点である。図１９の半導体装置９１ｂは、実施の形態１にかかる半導体装置１０（図２〜５参照）に相当し、並列接続されたメインＩＧＢＴ２０およびセンスＩＧＢＴ３０と、メインＩＧＢＴ２０およびセンスＩＧＢＴ３０のゲート間に接続された内蔵抵抗ＲＧと、を備える。半導体装置９１ｂの内蔵抵抗ＲＧは、内蔵抵抗部１７の第２部分１７ｂに相当する。
【０１２１】
図１９に示すＥＳＤ評価回路９０ｂのコンデンサ９６に充電された電荷は、スイッチ９２をオンすると、センスの内蔵抵抗ＲＧを介してセンスＩＧＢＴ３０のゲートに充電（チャージ）される。このときの電圧がセンスＩＧＢＴ３０のゲート絶縁耐圧を超える電圧値になると、ゲート絶縁膜３７が絶縁破壊する。
【０１２２】
図１８に示すＥＳＤ評価回路９０ａを用いて、半導体装置９１ａの内蔵抵抗ＲＧの抵抗値を種々変更して、センスＩＧＢＴ３０の内蔵抵抗ＲＧの抵抗値とＥＳＤ耐量との関係（以下、実施例１とする）を図２０に示す。図１８，１９に示すＥＳＤ評価回路９０ａ，９０ｂを用いて、それぞれ半導体装置９１ａ，９１ｂのセンスＩＧＢＴ３０の内蔵抵抗ＲＧの抵抗値と、センスＩＧＢＴ３０のゲート・エミッタ間のピーク電圧と、の関係をシミュレーションした結果を図２１に示す。
【０１２３】
図２０に示す結果から、内蔵抵抗ＲＧの抵抗値が高いほど、センスＩＧＢＴ３０のＥＳＤ耐量を高くすることができることが確認された。図２０中の矢印の方向は、センスＩＧＢＴ３０のＥＳＤ耐量が高くなる方向を示している。また、図２０に示す結果から、センスＩＧＢＴ３０のＥＳＤ破壊電圧は、内蔵抵抗ＲＧの抵抗値の高さに比例して高くなることが確認された。図２１に示す結果から、内蔵抵抗ＲＧの抵抗値が高いほど、センスＩＧＢＴ３０のゲート・エミッタ間のピーク電圧を低くすることができることが確認された。図１８，１９のいずれのＥＳＤ評価回路９０ａ，９０ｂにおいてもほぼ同じ結果となることがわかる。
【０１２４】
図２０，２１の横軸は内蔵抵抗ＲＧの抵抗値［Ω］である。図２０の縦軸には、ゲート絶縁膜３７の絶縁破壊時にセンスＩＧＢＴ３０に供給されていたＥＳＤの印加電圧（以下、ＥＳＤ破壊電圧とする）を任意単位（ａｒｂｉｔｒａｒｙ  ｕｎｉｔ（ａ．ｕ．））で示す。図２１の縦軸には、センスＩＧＢＴ３０のゲート・エミッタ間のピーク電圧を任意単位で示す。
【０１２５】
（実施例２）
次に、センスＩＧＢＴ３０へのＥＳＤの印加電圧と内蔵抵抗ＲＧの抵抗値との関係について検証した。上述した図１９に示すＥＳＤ評価回路９０ｂを用いて、半導体装置９１ｂの内蔵抵抗ＲＧの抵抗値を種々変更して、センスＩＧＢＴ３０のゲートで発生するＥＳＤ波形をシミュレーションした結果（以下、実施例２とする）を図２２に示す。図２２は、実施例２のセンスＩＧＢＴのＥＳＤ波形をシミュレーションした結果を示す説明図である。図２２の横軸は経過時間［秒（ｓ）］であり、縦軸にはセンスＩＧＢＴ３０のゲート・エミッタ間電圧を任意単位で示す。従来例（図２８〜３１参照）のゲートで発生するＥＳＤ波形は図示省略する。従来例は、本発明の内蔵抵抗ＲＧ（内蔵抵抗部８１の第２部分８１ｂ）を有していない点が実施例２と異なる。
【０１２６】
従来例では、センスＩＧＢＴ１３０のゲートに印加される電圧が発振し、最初のパルスの電圧（図２２の符号９９で示す箇所に相当）によって生じるＥＳＤの印加電圧が高くなった。そのためセンスＩＧＢＴ１３０のゲート絶縁耐圧を超える電圧値となったときに、センスＩＧＢＴ１３０のゲート絶縁膜３７が絶縁破壊することが確認された。一方、図２２に示す結果から、実施例２においては、センスＩＧＢＴ３０のゲートに印加される電圧が発振するが、従来例と比べて、最初のパルスの電圧値が小さくなることが確認された。それに加えて、ポリシリコンからなる内蔵抵抗ＲＧの抵抗値を高くするほど、最初のパルスの電圧値を小さくすることができることがわかる。この最初のパルスの電圧ピークが小さくなれば、ゲート絶縁膜３７が絶縁破壊しにくくなり、ＥＳＤ耐量が向上すると考えられる。
【０１２７】
一方、図２１の結果より、半導体装置９１ａのＥＳＤ評価回路９０ａと半導体装置９１ｂのＥＳＤ評価回路９０ｂは、最初のパルスの電圧ピークが同じ値になったため、半導体装置９１ａと半導体装置９１ｂとでＥＳＤ耐量は同じ効果を得ることができると考えられる。内蔵抵抗ＲＧを半導体装置９１ａに付けた場合は、メインＩＧＢＴ２０とセンスＩＧＢＴ３０のゲート抵抗が増加するが、メインＩＧＢＴ２０のゲート・エミッタ間容量ＣＧＥが大きいためスイッチングのミラー期間が長くなり、スイッチング損失が悪化する。
【０１２８】
一方、半導体装置９１ｂに内蔵抵抗ＲＧを付けた場合は、センスＩＧＢＴ３０のゲート抵抗のみが増加するが、センスＩＧＢＴ３０は、メインＩＧＢＴ２０に対してゲート・エミッタ間容量ＣＧＥが１／１０００と小さいため、センスＩＧＢＴ３０のスイッチングのミラー期間が非常に小さい。そのため、半導体装置９１ｂに内蔵抵抗ＲＧを付けてもミラー期間の増加が少なくなり、スイッチング損失の悪化を少なくすることができる。したがって、低スイッチング損失を想定すると、半導体装置９１ｂに内蔵抵抗ＲＧを付けることが望ましい。
【０１２９】
好ましくは、内蔵抵抗ＲＧの抵抗値は、１０Ω以上５０００Ω以下とするとよい。その理由として、以下２つの理由が挙げられる。１つ目の理由は、ポリシリコンからなる内蔵抵抗ＲＧの抵抗値が高すぎると、内蔵抵抗ＲＧに流れる電流により内蔵抵抗ＲＧで熱集中して破壊しやすくなるからである。従来例では検出領域１０４で破壊が起きるのに対して、本発明においては、上述したように内蔵抵抗ＲＧで熱集中により内蔵抵抗ＲＧで熱破壊が起きるため、ＥＳＤ耐量（図２０の縦軸のＥＳＤ破壊電圧に相当）が低下する。２つ目の理由は、内蔵抵抗ＲＧが５０００Ωより大きいと、センスＩＧＢＴ３０のゲート電圧のミラー期間が長くなり、スイッチング損失が悪くなるからである。以上のことより、内蔵抵抗ＲＧの抵抗値が５０００Ω以下であれば、熱破壊およびスイッチング損失の影響度をともに少なくすることができる。
【０１３０】
（実施例３）
次に、センスＩＧＢＴ３０のＥＳＤ耐量と過渡センス電圧（センス抵抗１６１にかかるセンス電圧ＶＳＣ：図２４参照）との関係について検証した。上述した図１８に示すＥＳＤ評価回路９０ａを用いて、半導体装置９１ａの内蔵抵抗ＲＧの抵抗値（１５０Ω、２００Ω、２５０Ω）と、センスＩＧＢＴ３０のＥＳＤ耐量と過渡センス電圧との関係をシミュレーションした結果（以下、実施例３とする）を図２３に示す。また、図２３には、図２４に示すスイッチング回路を用いて、従来例のセンスＩＧＢＴ１３０のＥＳＤ耐量と過渡センス電圧との関係をシミュレーションした結果を示す。図２３は、実施例３のセンスＩＧＢＴのＥＳＤ耐量と過渡センス電圧との関係をシミュレーションした結果を示す説明図である。図２３の横軸および縦軸ともに任意単位である。
【０１３１】
図２３に示す結果から、従来例では、センスＩＧＢＴ１３０においてゲート・エミッタ間の容量を増加させると、ＥＳＤ耐量が高くなるが、過渡センス電圧も高くなる。それに対して、実施例３においては、内蔵抵抗ＲＧを備えることで、内蔵抵抗ＲＧを備えないこと以外が同じ条件である従来例と比べて、過渡センス電圧を維持した状態で、ＥＳＤ耐量のみを向上させることができる。また、実施例３においては、センスＩＧＢＴ３０の内蔵抵抗ＲＧを大きくするにつれて、過渡センス電圧を維持した状態で、ＥＳＤ耐量のみが向上されることが確認できた。したがって、内蔵抵抗ＲＧを付けることによって、過渡センス電圧とＥＳＤ耐量のトレードオフを改善することができる。
【０１３２】
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
【産業上の利用可能性】
【０１３３】
以上のように、本発明にかかる半導体装置は、メインＩＧＢＴと同一の半導体基板に、メインＩＧＢＴに流れる過電流を検出するセンスＩＧＢＴを備えた半導体装置に有用であり、特に制御ＩＣを内蔵するＩＰＭに適している。
【符号の説明】
【０１３４】
１  活性領域
２  活性領域の第１セル領域
３  活性領域の第２セル領域
４  活性領域の第２セル領域の検出領域
５  活性領域の第２セル領域の引抜領域
６  エッジ終端領域
７  半導体基板
１０，１０’，７０，８０，９１ａ，９１ｂ  半導体装置
１１  エミッタパッド
１２  ゲートパッド
１３  センスポリシリコン層
１３ｂ  内蔵抵抗部の第１部分の外周端部
１４  センスエミッタパッド
１５  ゲートランナー
１６，１６’    ゲートランナーの延在部
１７，８１  内蔵抵抗部
１７ａ，１７ａ’，８１ａ  内蔵抵抗部の第１部分
１７ｂ，１７ｂ’，１９，１９’，７１，７３，７３’，７４，７４’，８１ｂ  内蔵抵抗部の第２部分
１８，１８’  センス容量部
２１  ｎ-型ドリフト領域
２２，３２  ｐ型ベース領域
２３  蓄積領域
２４，３４  ｎ+型エミッタ領域
２５，３５  ｐ+型コンタクト領域
２６，３６  トレンチ
２７，３７  ゲート絶縁膜
２８，３８  ゲート電極
２９  ｐ+型コレクタ領域
４１，４２  ｐ+型分離領域
４３ａ  局部絶縁膜
４３ｂ  フィールド酸化膜
４４  層間絶縁膜
４５，４６，４６’  コンタクトホール
４７  パッシベーション膜
４８ａ，４８ｂ  パッシベーション膜の開口部
５１，５２  エミッタ電極
５３  ゲートランナーメタル
５４，５４’    ゲートランナーメタルの延在部
５５  ゲートパッドメタル
５６  コレクタ電極
６１  フィールドリミッティングリング
６２  ポリシリコン層
６３  フィールドプレート
７２，７２’  センス容量部
７５  ポリシリコン層の一部
８３  ポリシリコン層
９０ａ，９０ｂ  ＥＳＤ評価回路
９２  スイッチ
９３  電流源
９４  配線インダクタンス
９５  抵抗負荷
９６  コンデンサ
ＲＳ  センス抵抗
Ｘ  半導体基板のおもて面に平行な方向（第１方向）
Ｙ  第１方向と直交する方向でかつ半導体基板のおもて面に平行な方向（第２方向）
Ｚ  厚さ方向
ｗ１  内蔵抵抗部の第２部分の長さ
ｗ２  内蔵抵抗部の第２部分の幅
ｗ３  内蔵抵抗部とセンス容量部との距離
ｗ１１  内蔵抵抗部の第２部分の幅
ｔ    内蔵抵抗部の厚さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【国際調査報告】
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