(57)【要約】  抵抗変化素子を用いたクロスバ回路において、書き込み時および消去時の抵抗変化素子への印加電圧の低下を抑制するために、第一方向に延伸する複数の第一配線と、第二方向に延伸する複数の第二配線と、直列に接続された二つの抵抗変化素子を含み、一端が第一配線に接続され、他端が第二配線に接続されるユニット素子と、第一配線への電圧供給を制御するための第一制御線と、第二配線への電圧供給を制御するための第二制御線と、二つの抵抗変化素子の中間ノードに接続されるとともに、第一制御線および第二制御線に接続されるセル回路とを備え、セル回路は、中間ノードに電圧を供給する中間ノード書き込みドライバに接続されるセルトランジスタと、セルトランジスタの導通状態を制御するセル制御回路とを有する半導体装置とする。
2019159844.tif 000002
【特許請求の範囲】
【請求項１】
第一方向に延伸する複数の第一配線と、
第二方向に延伸する複数の第二配線と、
直列に接続された二つの抵抗変化素子を含み、一端が前記第一配線に接続され、他端が前記第二配線に接続されるユニット素子と、
前記第一配線への電圧供給を制御するための第一制御線と、
前記第二配線への電圧供給を制御するための第二制御線と、
二つの前記抵抗変化素子の中間ノードに接続されるとともに、前記第一制御線および前記第二制御線に接続されるセル回路とを備え、
前記セル回路は、
前記中間ノードに電圧を供給する中間ノード書き込みドライバに接続されるセルトランジスタと、
前記セルトランジスタの導通状態を制御するセル制御回路とを有する半導体装置。
【請求項２】
前記セル制御回路は、
セル制御トランジスタを含み、
前記セルトランジスタは、
拡散層の一方が前記中間ノードに接続され、拡散層の他方が前記中間ノード書き込みドライバに接続され、ゲートが前記セル制御トランジスタの拡散層の一方に接続され、
前記セル制御トランジスタは、
拡散層の一方が前記セルトランジスタの拡散層の一方に接続され、拡散層の他方が前記第二制御線に接続され、ゲートが前記第一制御線に接続される請求項１に記載の半導体装置。
【請求項３】
前記セル制御回路は、
第一セル制御トランジスタと、
第二セル制御トランジスタとを有し、
前記セルトランジスタは、
拡散層の一方が前記中間ノードに接続され、拡散層の他方が前記中間ノード書き込みドライバに接続され、ゲートが前記第一セル制御トランジスタおよび前記第二セル制御トランジスタの拡散層の一方に接続され、
前記第一セル制御トランジスタは、
拡散層の一方が前記セルトランジスタの拡散層の一方に接続され、拡散層の他方が前記第一制御線に接続され、ゲートが前記第二制御線に接続され、
前記第二セル制御トランジスタは、
拡散層の一方が前記セルトランジスタの拡散層の一方に接続され、拡散層の他方が前記第二制御線に接続され、ゲートが前記第一制御線に接続される請求項１に記載の半導体装置。
【請求項４】
第一選択トランジスタと、
第二選択トランジスタと、
前記第一配線の一方に第一選択トランジスタの拡散層を介して接続される第一書き込みドライバと、
前記第二配線の一方に第二選択トランジスタの拡散層を介して接続される第二書き込みドライバと、
前記セルトランジスタの拡散層の他方に接続される前記中間ノード書き込みドライバとを備え、
前記第一制御線は、
前記第一選択トランジスタのゲートに接続され、
前記第二制御線は、
前記第二選択トランジスタのゲートに接続される請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
第一制御トランジスタと、
第二制御トランジスタとを備え、
前記第一制御線は、
前記第一制御トランジスタの拡散層を介して前記第一選択トランジスタのゲートに接続され、
前記第二制御線は、
前記第二制御トランジスタの拡散層を介して前記第二選択トランジスタのゲートに接続される請求項４に記載の半導体装置。
【請求項６】
前記第一書き込みドライバおよび前記第二書き込みドライバの電位を０ボルトに設定し、選択対象の前記ユニット素子に接続された前記第一制御線および前記第二制御線に選択電圧を印加し、前記第一書き込みドライバおよび前記第二書き込みドライバのいずれかと前記中間ノード書き込みドライバとの間における電圧または電流の極性を制御して選択された前記ユニット素子に書き込みを行う書き込み処理を実行する制御装置を備える請求項４または５に記載の半導体装置。
【請求項７】
前記制御装置は、
前記中間ノード書き込みドライバから所定の書き込み電圧を印加させた後に、前記第二制御線の電位を０ボルトに設定する請求項６に記載の半導体装置。
【請求項８】
前記制御装置は、
前記書き込み処理を周期的に繰り返す請求項６または７に記載の半導体装置。
【請求項９】
前記制御装置は、
前記選択電圧を前記書き込み電圧よりも大きい値に設定する請求項６乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記ユニット素子の前記中間ノードは、二つのバイポーラ型の前記抵抗変化素子の同じ極性の端子が接続されることによって形成される請求項１乃至９のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型不揮発素子を用いる半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路の微細化に伴って、電界効果トランジスタの集積度が著しく増加し、集積回路の製造に必要なフォトマスクや設計検証コストが増加している。その結果、ユーザが予め固定機能をカスタムで設計するＡＳＩＣ（Application Specific Integrated Circuit）の開発コストも急激に増加している。このような状況下で、製造後の半導体チップに対して設計者が所望の回路を電気的にプログラムできるＦＰＧＡ（Field Programmable Gate Array）が注目されている。【０００３】
一般に、ＦＰＧＡは、ＡＳＩＣと比べると、同じ機能を発揮するために１桁以上多くのトランジスタを必要とし、面積効率が小さく、消費電力が大きい。そのため、ＦＰＧＡのオーバーヘッドを低減し、省電力化・低電力化が求められる。上述の課題の解決策の一つは、多層配線層の内部に抵抗変化型不揮発素子（抵抗変化素子ともよぶ）を搭載したプログラマブル配線を実現することである。このような抵抗変化素子には、遷移金属酸化物を用いたＲｅＲＡＭ（Resistance Random Access Memory）や、イオン伝導体を用いたＮａｎｏＢｒｉｄｇｅ（登録商標）などが挙げられる。【０００４】
特許文献１には、印加電圧の極性に対応して抵抗状態が変化する抵抗変化型の抵抗変化層を含む第１スイッチおよび第２スイッチを有するユニット素子を備える半導体装置について開示されている。第１スイッチおよび第２スイッチのそれぞれは２つの電極を有する。第１スイッチおよび第２スイッチの一方の電極同士は接続されて共通ノードをなす。第１スイッチの他方の電極は第１ノードをなし、第２スイッチの他方の電極が第２ノードをなす。また、特許文献１の半導体装置は、ユニット素子を介して互いに接続される第１配線および第２配線によって構成されるクロスバを備える。【０００５】
特許文献２には、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチおよび第二スイッチを備える半導体装置について開示されている。特許文献２の半導体装置は、クロスバを構成する第一配線および第二配線と、第一配線に接続される第一選択スイッチと、第二配線に接続される第二選択スイッチ素子とを備える。第一スイッチは、第一配線に接続される第一端子と、第二端子とを有する。第二スイッチは、第一スイッチの第二端子に接続して中間ノードを形成する第三端子と、第二配線に接続される第四端子とを有する。【０００６】
特許文献１および２の半導体装置では、選択トランジスタに適切なデコード信号を与えることによってクロスバの交点を一意に選択できる。特許文献１および２の半導体装置によれば、信号の論理振幅によって高抵抗状態の抵抗変化素子に誤って書き込みされるＯＦＦディスターブに対する書き込みマージンを改善できる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２０１２／０４３５０２号
【特許文献２】国際公開第２０１３／１９０７４１号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１および２の半導体装置では、バイポーラ型の書き込み特性を有する二つの抵抗変化素子が対をなすユニット素子をクロスバ回路の交点に配置する。特許文献１および２のクロスバ回路の抵抗変化素子には、書き込み時と消去時とで別の極性の電圧が印加される。そのため、書き込み時または消去時において、書き込みドライバと抵抗変化素子との間に配置されるトランジスタに起因する電圧降下が異なる場合がある。その場合、書き込み時および消去時のいずれかにおいて、抵抗変化素子の印加される電圧が、抵抗変化素子の抵抗状態を変化させるために不十分になる場合がある。【０００９】
また、特許文献１および２の半導体装置において、書き込み時または消去時に抵抗変化素子に印加できる電圧は、書き込みドライバが供給する書き込み電圧および外部回路から供給されるデコード信号の電圧を上げることによって増加させることができる。しかし、トランジスタには耐圧上の限界があるため、セット電圧を上げると、ＯＦＦディスターブに対する書き込みマージンが減少する要因になりうる。また、トランジスタの耐圧を向上させるために大型のトランジスタを用いると、回路全体が大きくなるという課題もある。【００１０】
本発明の目的は、上述した課題を解決するために、抵抗変化素子を用いたクロスバ回路において、書き込み時および消去時の抵抗変化素子への印加電圧の低下を抑制できる半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一態様の半導体装置は、第一方向に延伸する複数の第一配線と、第二方向に延伸する複数の第二配線と、直列に接続された二つの抵抗変化素子を含み、一端が第一配線に接続され、他端が第二配線に接続されるユニット素子と、第一配線への電圧供給を制御するための第一制御線と、第二配線への電圧供給を制御するための第二制御線と、二つの抵抗変化素子の中間ノードに接続されるとともに、第一制御線および第二制御線に接続されるセル回路とを備え、セル回路は、中間ノードに電圧を供給する中間ノード書き込みドライバに接続されるセルトランジスタと、セルトランジスタの導通状態を制御するセル制御回路とを有する。
【発明の効果】
【００１２】
本発明によれば、抵抗変化素子を用いたクロスバ回路において、書き込み時および消去時の抵抗変化素子への印加電圧の低下を抑制できる半導体装置を提供することが可能になる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係るクロスバ回路の回路構成の一例を示す模式図である。
【図２】本発明の第１の実施形態に係るクロスバ回路のプログラミング方法の一例について説明するためのフローチャートである。
【図３】関連技術に係るクロスバ回路の回路構成の一例を示す模式図である。
【図４】関連技術に係るクロスバ回路において、選択対象ユニット素子の書き込みおよび消去を行う際の電流経路の一例を示す模式図である。
【図５Ａ】関連技術に係るクロスバ回路において、選択対象のユニット素子において書き込みを行う際に形成される回路の一例を示す模式図である。
【図５Ｂ】関連技術に係るクロスバ回路において、選択対象のユニット素子において消去を行う際に形成される回路の一例を示す模式図である。
【図６】本発明の第１の実施形態に係るクロスバ回路において、選択対象のユニット素子の書き込みおよび消去を行う際の電流経路の一例を示す模式図である。
【図７Ａ】本発明の第１の実施形態に係るクロスバ回路において、選択対象のユニット素子において書き込みを行う際に形成される回路の一例を示す模式図である。
【図７Ｂ】本発明の第１の実施形態に係るクロスバ回路において、選択対象のユニット素子において消去を行う際に形成される回路の一例を示す模式図である。
【図８】本発明の第２の実施形態に係るクロスバ回路の回路構成の一例を示す模式図である。
【図９】本発明の第３の実施形態に係るクロスバ回路の回路構成の一例を示す模式図である。
【図１０】本発明の第４の実施形態に係るクロスバ回路の回路構成の一例を示す模式図である。
【図１１】本発明の第５の実施形態に係るクロスバ回路の回路構成の一例を示す模式図である。
【図１２】本発明の第６の実施形態に係る半導体装置の構成の一例を示すブロック図である。
【図１３】本発明の第１の実施形態のクロスバ回路をシミュレーションするための回路構成の一例を示す模式図である。
【図１４】関連技術のクロスバ回路をシミュレーションするための回路構成の一例を示す模式図である。
【図１５】本発明の第１の実施形態および関連技術のクロスバ回路のシミュレーション結果の一例を示す模式図である。
【図１６】本発明の第１の実施形態および関連技術のクロスバ回路のシミュレーション結果の別の一例を示す模式図である。
【図１７】本発明の第２の実施形態のクロスバ回路をシミュレーションするための回路構成の一例を示す模式図である。
【図１８】本発明の第２の実施形態および関連技術のクロスバ回路のシミュレーション結果の一例を示す模式図である。
【発明を実施するための形態】
【００１４】
以下に、本発明を実施するための形態について図面を用いて説明する。ただし、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。また、以下の実施形態の説明に用いる全図においては、特に理由がない限り、同様の構成には同一の符号を付し、符号を省略する。また、以下の実施形態の説明に用いる全図においては、同様の構成でありながら異なる個体を区別するために、符号の後に数字やアルファベットなどの記号を付す場合がある。また、以下の実施形態の説明においては、同様の構成に関して異なる個体を区別しない場合は、符号の後の数字を省略する場合がある。また、以下の実施形態において、同様の構成・動作に関しては繰り返しの説明を省略する場合がある。
【００１５】
（第１の実施形態）
まず、本発明の第１の実施形態に係るクロスバ回路（半導体装置とも呼ぶ）について図面を参照しながら説明する。本実施形態においては、クロスバ回路に搭載されるトランジスタがｎＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）によって構成される例について説明する。
【００１６】
（構成）
図１は、本実施形態のクロスバ回路１の構成の一例を示す模式図である。図１のように、クロスバ回路１は、配線網１０、ユニット素子１１、およびセル回路１２を備える。配線網１０は、第一配線ＶＬ、第二配線ＨＬ、第一デコード線ＶＤｅｃ、および第二デコード線ＨＤｅｃを含む。ユニット素子１１は、第一抵抗変化素子１１１および第二抵抗変化素子１１２を含む。セル回路１２は、セルトランジスタ１２１およびセル制御トランジスタ１２３を含む。なお、本実施形態においては、第一配線ＶＬ、第二配線ＨＬ、第一デコード線ＶＤｅｃ、および第二デコード線ＨＤｅｃを二組ずつ示しているが、それらの数に限定は加えない。同様に、本実施形態においては、ユニット素子１１およびセル回路１２を四組ずつ示しているが、それらの数に限定は加えない。
【００１７】
第一配線ＶＬは、列方向（第一方向とも呼ぶ）に延伸され、第一選択トランジスタ１３１を介して第一書き込みドライバ１４１に接続される。第二配線ＨＬは、行方向（第二方向とも呼ぶ）に延伸され、第二選択トランジスタ１３２を介して第二書き込みドライバ１４２に接続される。セル回路１２は、中間ノード書き込みドライバ１４３に接続される。なお、第一選択トランジスタ１３１および第二選択トランジスタ１３２をクロスバ回路１の構成に含めてもよい。また、第一書き込みドライバ１４１、第二書き込みドライバ１４２、および中間ノード書き込みドライバ１４３をクロスバ回路１の構成に含めてもよい。
【００１８】
例えば、セルトランジスタ１２１、セル制御トランジスタ１２３、第一選択トランジスタ１３１、および第二選択トランジスタ１３２などのトランジスタは、ｎＭＯＳＦＥＴによって構成できる。また、クロスバ回路１に搭載されるトランジスタをｐＭＯＳＦＥＴによって構成してもよい。クロスバ回路１に搭載されるトランジスタは、極性が統一されていることが好ましい。
【００１９】
配線網１０は、クロスバとデコード配線網とに大別される。クロスバは、複数の第一配線ＶＬおよび第二配線ＨＬによって構成される。デコード配線網は、複数の第一デコード線ＶＤｅｃ（第一制御線とも呼ぶ）および第二デコード線ＨＤｅｃ（第二制御線とも呼ぶ）によって構成される。
【００２０】
クロスバを構成する第一配線ＶＬと第二配線ＨＬとが交差する箇所には、ユニット素子１１が配置される。すなわち、第一配線ＶＬと第二配線ＨＬとは、お互いが交差する箇所でユニット素子１１を介して接続される。
【００２１】
デコード配線網を構成する第一デコード線ＶＤｅｃおよび第二デコード線ＨＤｅｃは、任意のユニット素子１１に書き込み制御を行うための信号線である。例えば、第一デコード線ＶＤｅｃは、第一配線ＶＬに沿って設置される。例えば、第二デコード線ＨＤｅｃは、第二配線ＨＬに沿って設置される。デコード配線網は、図示しない制御装置や上位システムに接続される。
【００２２】
第一デコード線ＶＤｅｃは、第一選択トランジスタ１３１のゲートに接続される。また、第一デコード線ＶＤｅｃは、クロスバの同一の列に属するユニット素子１１に対応するセル制御トランジスタ１２３のゲートに共通に接続される。第二デコード線ＨＤｅｃは、第二選択トランジスタ１３２のゲートに接続される。また、第二デコード線ＨＤｅｃは、クロスバの同一の行に属するユニット素子１１に対応するセル制御トランジスタ１２３の拡散層に共通に接続される。すなわち、第一デコード線ＶＤｅｃおよび第二デコード線ＨＤｅｃは、第一選択トランジスタ１３１および第二選択トランジスタ１３２にそれぞれ結線された上で、クロスバの内部に延在して含まれる。第一選択トランジスタ１３１および第二選択トランジスタ１３２の導通状態（ＯＮ・ＯＦＦ）は、第一デコード線ＶＤｅｃおよび第二デコード線ＨＤｅｃを介して制御される。
【００２３】
ユニット素子１１は、クロスバの交点に配置される。ユニット素子１１は、第一抵抗変化素子１１１および第二抵抗変化素子１１２を含む。第一抵抗変化素子１１１および第二抵抗変化素子１１２は、印加電圧の極性に応じて抵抗状態が変化する抵抗変化層を一対の電極で挟み込んだ構造を有する。例えば、ユニット素子１１を構成する第一抵抗変化素子１１１と第二抵抗変化素子１１２とは、逆極性のバイポーラ型スイッチを組み合わせた構成にできる。バイポーラ型スイッチとは、印加する電圧または電流の極性に応じて抵抗値が変化する抵抗変化素子のことを指す。なお、ユニット素子１１を構成する第一抵抗変化素子１１１と第二抵抗変化素子１１２との組み合わせ方には限定を加えない。また、以下において、第一抵抗変化素子１１１と第二抵抗変化素子１１２とを区別しない場合は、それらを区別せずに抵抗変化素子と記載する。
【００２４】
第一抵抗変化素子１１１および第二抵抗変化素子１１２のそれぞれは、抵抗変化層を挟んで対向する二つの端子を有する。第一抵抗変化素子１１１の一方の端子は、第二配線ＨＬに接続される。第二抵抗変化素子１１２の一方の端子は、第一配線ＶＬに接続される。第一抵抗変化素子１１１および第二抵抗変化素子１１２の他方の端子は、互いに接続されて中間ノード１１３を形成し、セルトランジスタ１２１の拡散層の一方と接続される。中間ノード１１３は、セルトランジスタ１２１を介して、中間ノード書き込みドライバ１４３に接続される。
【００２５】
セル回路１２は、クロスバを構成する第一配線ＶＬと第二配線ＨＬとが交差する位置のそれぞれに配置されるユニット素子１１に対応付けて配置される。セル回路１２は、セルトランジスタ１２１とセル制御トランジスタ１２３とによって構成される。
【００２６】
セルトランジスタ１２１の拡散層の一方は、ユニット素子１１の中間ノード１１３に接続される。セルトランジスタ１２１の拡散層の他方は、中間ノード書き込みドライバ１４３に接続される。セルトランジスタ１２１のゲートは、セル制御トランジスタ１２３の拡散層の一方に接続される。図１においては、セルトランジスタ１２１と中間ノード書き込みドライバ１４３との接続を矢印で示す。
【００２７】
セル制御トランジスタ１２３の拡散層の一方は、セルトランジスタ１２１のゲートに接続される。セル制御トランジスタ１２３の拡散層の他方は、クロスバの同じ行を構成する他のセル制御トランジスタ１２３と共通の第二デコード線ＨＤｅｃに接続される。セル制御トランジスタ１２３のゲートは、クロスバの同じ列を構成する他のセル制御トランジスタ１２３と共通の第一デコード線ＶＤｅｃに接続される。
【００２８】
第一書き込みドライバ１４１は、第一選択トランジスタ１３１の拡散層を介して、第一配線ＶＬに接続される。また、第一選択トランジスタ１３１のゲートには、第一デコード線ＶＤｅｃが接続される。第二書き込みドライバ１４２は、第二選択トランジスタ１３２の拡散層を介して、第二配線ＨＬに接続される。また、第二選択トランジスタ１３２のゲートには、第二デコード線ＨＤｅｃが接続される。例えば、第一書き込みドライバ１４１および第二書き込みドライバ１４２は、図示しない制御装置や上位システムによって駆動制御される。また、例えば、第一選択トランジスタ１３１および第二選択トランジスタ１３２は、図示しない制御装置や上位システムによって導通状態を制御される。
【００２９】
セルトランジスタ１２１は、セル制御トランジスタ１２３の導通状態に応じて導通状態が切り替わる。セル制御トランジスタ１２３の導通状態は、第一デコード線ＶＤｅｃが選択レベル（Ｈｉｇｈ）の場合にＯＮ状態になり、第一デコード線ＶＤｅｃが非選択レベル（Ｌｏｗ）の場合にＯＦＦ状態になる。
【００３０】
セルトランジスタ１２１は、第一デコード線ＶＤｅｃが選択レベル（Ｈｉｇｈ）、かつ第二デコード線ＨＤｅｃが選択レベル（Ｈｉｇｈ）のときにＯＮ状態になる。このとき、セルトランジスタ１２１を介して、中間ノード１１３と中間ノード書き込みドライバ１４３とが接続される。この状態で、第一書き込みドライバ１４１および第二書き込みドライバ１４２のいずれかと中間ノード書き込みドライバ１４３との間で、電圧または電流の極性を制御することによって、選択対象のユニット素子１１に含まれる抵抗変化素子をプログラムできる。例えば、第一書き込みドライバ１４１および第二書き込みドライバ１４２のいずれかと中間ノード書き込みドライバ１４３との間の電圧または電流の極性は、図示しない制御装置によって制御される。
【００３１】
〔プログラミング方法〕
次に、クロスバ回路１に含まれるユニット素子１１のプログラミング方法（書き込み方法とも呼ぶ）の一例について図面を参照しながら説明する。図２は、クロスバ回路１のプログラミング方法の一例について説明するためのフローチャートである。なお、以下のプログラム方法は一例であって、本実施形態のクロスバ回路１のプログラミング方法を限定するものではない。また、以下においては、図示しない制御装置がプログラミング制御を行うものとして説明する。
【００３２】
図２において、まず、制御装置は、全ての第一書き込みドライバ１４１および第二書き込みドライバ１４２を０ボルトに設定する（ステップＳ１１）。
【００３３】
次に、制御装置は、選択対象のユニット素子１１に対応する第一デコード線ＶＤｅｃおよび第二デコード線ＨＤｅｃを選択レベル（Ｈｉｇｈ）とし、中間ノード１１３と中間ノード書き込みドライバ１４３とを接続させる（ステップＳ１２）。このとき、制御装置は、非選択対象のユニット素子１１に対応する第一選択トランジスタ１３１および第二選択トランジスタ１３２は非選択レベル（Ｌｏｗ）とする。その結果、選択対象のユニット素子１１がＯＮ状態となり、非選択対象のユニット素子１１がＯＦＦ状態となる。例えば、図１において、左上のユニット素子１１のみをＯＮ状態とする場合、第一デコード線ＶＤｅｃ１に接続される第一選択トランジスタ１３１−１と、第二デコード線ＨＤｅｃ２に接続される第二選択トランジスタ１３２−２とを導通状態とする。
【００３４】
次に、制御装置は、選択されたユニット素子１１はＯＮの状態で、第一書き込みドライバ１４１および第二書き込みドライバ１４２のいずれかと、中間ノード書き込みドライバ１４３との間の電圧または電流の極性を制御して書き込みを行う（ステップＳ１３）。
【００３５】
以上が、図２のフローチャートに沿ったユニット素子１１のプログラミング方法の一例についての説明である。
【００３６】
クロスバ回路１では、セル制御トランジスタ１２３のソース端子の電圧が選択レベル（Ｈｉｇｈ）、ゲート端子の電圧が非選択レベル（Ｌｏｗ）になった場合、サブスレッショルドリークが発生しうる。サブスレッショルドリークが発生すると、セルトランジスタ１２１のゲート電極が充電されて半選択状態となる。セルトランジスタ１２１のゲート電極が半選択状態になることを防止するためには、セル制御トランジスタ１２３の拡散層につながる第二デコード線ＨＤｅｃを書き込み前に０ボルトにプリチャージしておけばよい。そして、セルトランジスタ１２１が半選択状態となる前に書き込みを終了すればよい。なお、書き込み時間が不足する場合は、上述の手順を複数回繰り返せばよい。
【００３７】
〔関連技術〕
ここで、本実施形態のクロスバ回路１の効果について説明するために、関連技術（国際公開第２０１３／１９０７４１の図１０等）のクロスバ回路について説明する。関連技術のクロスバ回路は、本実施形態のクロスバ回路１とはセル回路の構成が異なる。なお、関連技術に関して、本実施形態と同様の構成については、同じ符号を付し、詳細な説明を省略する。
【００３８】
図３は、関連技術のクロスバ回路１００の構成を示す模式図である。関連技術のクロスバ回路１００は、配線網１０、ユニット素子１１、およびセル回路１２０を備える。配線網１０およびユニット素子１１に関しては、セル回路１２０との接続状態以外は同様であるため、詳細な説明を省略する。
【００３９】
セル回路１２０は、クロスバを構成する第一配線ＶＬと第二配線ＨＬとが交差する位置に配置されるユニット素子１１に対応付けて配置される。セル回路１２０は、第一セルトランジスタ１２５および第二セルトランジスタ１２７を有する。セル回路１２０は、本実施形態のセル回路１２とは異なり、セル制御トランジスタを含まず、二つのセルトランジスタが構成される。
【００４０】
第一セルトランジスタ１２５の拡散層の一方は、ユニット素子１１の中間ノード１１３に接続される。第一セルトランジスタ１２５の拡散層の他方は、第二セルトランジスタ１２７の拡散層の一方に接続される。第一セルトランジスタ１２５のゲートは、第二デコード線ＨＤｅｃに接続される。
【００４１】
第二セルトランジスタ１２７の拡散層の一方は、第一セルトランジスタ１２５の拡散層の一方に接続される。第二セルトランジスタ１２７の拡散層の他方は、中間ノード書き込みドライバ１４３に接続される。図３においては、第二セルトランジスタ１２７と中間ノード書き込みドライバ１４３との接続を矢印で示している。クロスバ回路１００に含まれる複数の第二セルトランジスタ１２７は、共通の中間ノード書き込みドライバ１４３に接続される。第二セルトランジスタ１２７のゲートは、第二デコード線ＨＤｅｃに接続される。同じ列に配置されるユニット素子１１に対応する第二セルトランジスタ１２７のゲートは、共通の第二デコード線ＨＤｅｃに接続される。
【００４２】
図４は、図３の関連技術のクロスバ回路１００において、左上のユニット素子１１の書き込みおよび消去を行う際の電流経路の一例（破線）を示す模式図である。図５Ａおよび図５Ｂは、関連技術のクロスバ回路１００において、選択対象のユニット素子１１に関する書き込み時（図５Ａ）および消去時（図５Ｂ）の電流経路の一例を示す模式図である。なお、書き込みとは、抵抗変化素子の抵抗状態を高抵抗状態から低抵抗状態に変化させることである。また、消去とは、抵抗変化素子の抵抗状態を低抵抗状態から高抵抗状態に変化させることである。
【００４３】
書き込み時（図５Ａ）には、第一書き込みドライバ１４１および第二書き込みドライバ１４２のいずれかがセット電圧Ｖset、中間ノード書き込みドライバ１４３がグラウンドＧｎｄ（０ボルト）に設定される。このとき、２段のｎＭＯＳＦＥＴ（第一セルトランジスタ１２５または第二セルトランジスタ１２７）がＧｎｄ側に接続される。
【００４４】
一方、消去時（図５Ｂ）には、中間ノード書き込みドライバ１４３がセット電圧Ｖset、第一書き込みドライバ１４１および第二書き込みドライバ１４２のいずれかがグラウンドＧｎｄ（０ボルト）に設定される。このとき、２段のｎＭＯＳＦＥＴ（第一セルトランジスタ１２５または第二セルトランジスタ１２７）がリセット電圧Ｖrst側に接続される。
【００４５】
関連技術のクロスバ回路１００では、書き込み時には、１段のｎＭＯＳＦＥＴによって閾値電圧Ｖth分の電圧降下が起こる。一方、消去時には、２段のｎＭＯＳＦＥＴがともに飽和領域で動作する場合は、最大で閾値電圧Ｖth×２分の電圧降下が起こる。すなわち、消去時において、関連技術のクロスバ回路１００の抵抗変化素子には、セット電圧Ｖsetから閾値電圧Ｖthの２倍を引いた値の電圧が印加される。したがって、関連技術のクロスバ回路１００では、電圧降下が大きくなる消去時において、ユニット素子１１を構成する抵抗変化素子に十分な電圧が印加されにくくなる可能性がある。ところで、２段のｎＭＯＳＦＥＴのゲート電圧をリセット電圧Ｖrstより大きくすれば、２段のｎＭＯＳＦＥＴによる電圧降下を抑制することもできる。しかしながら、２段のｎＭＯＳＦＥＴのゲート電圧をリセット電圧Ｖrstより大きくすると、トランジスタの耐圧上の限界があるため、ＯＦＦディスターブに対する書き込みマージンが減少してしまう。また、ゲート幅を増大させることで、１台分のｎＭＯＳＦＥＴを線形領域で動作させることにより、電圧降下を緩和することも可能である。しかしながら、ゲート幅を増大させると、素子サイズが著しく増大してしまう。
【００４６】
図６は、図１の本実施形態のクロスバ回路１において、左上のユニット素子１１の書き込みおよび消去を行う際の電流経路の一例（破線）を示す模式図である。図７Ａおよび図７Ｂは、本実施形態のクロスバ回路１において、選択対象のユニット素子１１に関する書き込み時（図７Ａ）および消去時（図７Ｂ）の電流経路の一例を示す模式図である。
【００４７】
書き込み時（図７Ａ）には、第一書き込みドライバ１４１および第二書き込みドライバ１４２のいずれかがセット電圧Ｖset、中間ノード書き込みドライバ１４３がグラウンドＧｎｄ（０ボルト）に設定される。このとき、１段のｎＭＯＳＦＥＴ（セルトランジスタ１２１）がグラウンドＧｎｄ側に接続される。
【００４８】
一方、消去時（図７Ｂ）には、中間ノード書き込みドライバ１４３がリセット電圧Ｖrst、第一書き込みドライバ１４１および第二書き込みドライバ１４２のいずれかがグラウンドＧｎｄ（０ボルト）に設定される。このとき、１段のｎＭＯＳＦＥＴ（セルトランジスタ１２１）がリセット電圧Ｖrst側に接続される。
【００４９】
本実施形態のクロスバ回路１では、書き込み時には１段のｎＭＯＳＦＥＴによって閾値電圧Ｖth分の電圧降下が起こり、消去時にも１段のｎＭＯＳＦＥＴによって閾値電圧Ｖth分の電圧降下が起こる。すなわち、本実施形態のクロスバ回路１の抵抗変化素子には、書き込み時および消去時の両方において、同程度の電圧降下が起こる。したがって、本実施形態のクロスバ回路１では、書き込み時と消去時とにおける電圧降下が同程度になるため、ユニット素子１１を構成する抵抗変化素子に十分な電圧が印加される。そのため、セルトランジスタのゲート電圧を大きくしてリセット電圧Ｖrstの電圧降下を抑制する必要もなく、トランジスタの耐圧の問題を低減しつつＯＦＦディスターブに対する書き込みマージンを確保できる。
【００５０】
以上のように、本実施形態のクロスバ回路は、ユニット素子の中間ノードに接続されるセルトランジスタと、そのセルトランジスタのゲートを制御するセル制御トランジスタとを含むセル回路を備える。セル制御トランジスタは、ソースが第二デコード線に接続され、ゲートが第一デコード線に接続される。選択対象のユニット素子に接続されるセルトランジスタは、そのセルトランジスタに対応するセル制御トランジスタに接続される第一デコード線および第二デコード線がともに選択レベルのときに導通状態になる。この状態で書き込みドライバと中間ノード書き込みドライバとの間の電圧または電流の極性を制御することによって、プログラミング対象のユニット素子をプログラミングできる。
【００５１】
本実施形態のクロスバ回路は、セルトランジスタのゲートとセル制御トランジスタとを接続する配線の浮遊容量とセルトランジスタのゲート容量との合成容量と、セル制御トランジスタの拡散層とゲートの間のフリンジ容量とがカップリングする条件としてもよい。この条件にすると、セル制御トランジスタをブースト回路として利用することも可能である。その結果、本実施形態のクロスバ回路によれば、抵抗変化素子への書き込み時や消去時において、セルトランジスタのゲート電圧が一時的に上昇し、抵抗変化素子に印加される電圧の低下を抑制できる。例えば、セルトランジスタのゲートとセル制御トランジスタを接続する配線の浮遊容量とセルトランジスタのゲート容量との合成容量が、セル制御トランジスタの拡散層とゲートとの間のフリンジ容量に対して十分の一以下であるとカップリングしやすい。例えば、セルトランジスタのゲートとセル制御トランジスタを接続する配線の浮遊容量とセルトランジスタのゲート容量との合成容量は、セル制御トランジスタの拡散層とゲートとの間のフリンジ容量に対して五分の一以下であることがより望ましい。
【００５２】
本実施形態のクロスバ回路では、十分な長さの書き込み時間で書き込み電圧を抵抗変化素子に印加すれば、一度に書き込みを実行できる。しかし、セル制御トランジスタのソース端子の電圧が選択レベル、ゲート端子の電圧が非選択レベルの場合、書き込み時間が長すぎると、サブスレッショルドリークによりセルトランジスタのゲート電極が充電されて半選択状態となることがある。そのため、セルトランジスタのゲート電極が半選択状態にならない程度に書き込み時間を短くし、書き込みを所定回数だけ繰り返してもよい。書き込みを繰り返せば、セルトランジスタのゲート電圧を書き込みのたびにブーストできるので、抵抗変化素子に印加される電圧の低下をより抑制できる。
【００５３】
また、本実施形態のクロスバ回路では、書き込み時と消去時とで、書き込みドライバと抵抗変化素子との間に配置されるトランジスタの数に起因する電圧降下が同程度になる。そのため、書き込み時および消去時のいずれかにおいて、ユニット素子を構成する抵抗変化素子に印加される電圧を増加させるためにセット電圧を増加させる必要がなく、ＯＦＦディスターブに対する書き込みマージンを維持できる。また、セット電圧を増加させる必要がないため、トランジスタの耐圧を増加させなくてもよく、トランジスタを大型化する必要もない。
【００５４】
また、本実施形態のクロスバ回路では、非選択のセルトランジスタのゲート電圧を０Ｖに維持するために、セル制御トランジスタの拡散層に接続されるデコード配線の電位を周期的に０ボルトにすることが好ましい。すなわち、本実施形態のクロスバ回路では、第二デコード配線を書き込みのたびにリフレッシュし、非選択とすべきセルトランジスタが非導通状態を維持することが好ましい。
【００５５】
また、本実施形態のクロスバ回路では、ＭＯＳＦＥＴの耐圧を超えない程度に、書き込みドライバからの書き込み電圧よりも、選択されたユニット素子の選択電圧を高く設定してもよい。ＭＯＳＦＥＴの耐圧を超えない程度に、書き込みドライバからの書き込み電圧よりも選択電圧を高く設定すれば、抵抗変化素子に印加される書き込み電圧の低下をより抑制できる。
【００５６】
すなわち、本実施形態によれば、抵抗変化素子を用いたクロスバ回路において、書き込み時および消去時の抵抗変化素子への印加電圧の低下を抑制できる半導体装置を提供できる。
【００５７】
（第２の実施形態）
次に、本発明の第２の実施形態に係るクロスバ回路について図面を参照しながら説明する。本実施形態のクロスバ回路は、第１の実施形態のクロスバ回路とはセル回路の構成が異なる。なお、第１の実施形態と同様の構成に対しては、第１の実施形態と同じ符号を付し、詳細な説明を省略する場合がある。
【００５８】
図８は、本実施形態のクロスバ回路２の構成の一例を示す模式図である。図８のように、クロスバ回路２は、配線網１０、ユニット素子１１、およびセル回路２２を備える。クロスバ回路２は、第１の実施形態のクロスバ回路１のセル回路１２をセル回路２２に置換した構成を有する。以下において、配線網１０およびユニット素子１１に関しては、セル回路２２との接続状態以外は第１の実施形態と同様であるため、詳細な説明を省略する。
【００５９】
セル回路２２は、クロスバを構成する第一配線ＶＬと第二配線ＨＬとが交差する位置に配置されるユニット素子１１に対応付けて配置される。セル回路２２は、セルトランジスタ２２１、第一セル制御トランジスタ２２３および第二セル制御トランジスタ２２５を含む。
【００６０】
セルトランジスタ２２１の拡散層の一方は、ユニット素子１１の中間ノード１１３に接続される。セルトランジスタ２２１の拡散層の他方は、中間ノード書き込みドライバ１４３に接続される。図８においては、セルトランジスタ２２１と中間ノード書き込みドライバ１４３との接続を矢印で示している。中間ノード書き込みドライバ１４３は、クロスバ回路２に含まれる複数のセルトランジスタ２２１に共通に接続される。セルトランジスタ２２１のゲートは、第一セル制御トランジスタ２２３および第二セル制御トランジスタ２２５の拡散層の一方に接続される。中間ノード書き込みドライバ１４３は、クロスバ回路２を構成する複数のユニット素子１１に対応するセルトランジスタ２２１に共通に接続される。
【００６１】
第一セル制御トランジスタ２２３の拡散層の一方は、セルトランジスタ２２１のゲートと、第二セル制御トランジスタ２２５の拡散層の一方とに接続される。第一セル制御トランジスタ２２３の拡散層の他方は、クロスバの同じ列を構成する他の第一セル制御トランジスタ２２３と共通の第一デコード線ＶＤｅｃに接続される。第一セル制御トランジスタ２２３のゲートは、クロスバの同じ行を構成する他の第一セル制御トランジスタ２２３と共通の第二デコード線ＨＤｅｃに接続される。
【００６２】
第二セル制御トランジスタ２２５の拡散層の一方は、セルトランジスタ２２１のゲートと、第一セル制御トランジスタ２２３の拡散層の一方とに接続される。第二セル制御トランジスタ２２５の拡散層の他方は、クロスバの同じ行を構成する他の第二セル制御トランジスタ２２５と共通の第二デコード線ＨＤｅｃに接続される。第二セル制御トランジスタ２２５のゲートは、クロスバの同じ列を構成する他の第二セル制御トランジスタ２２５と共通の第一デコード線ＶＤｅｃに接続される。
【００６３】
すなわち、第一セル制御トランジスタ２２３の拡散層の他方と、第二セル制御トランジスタ２２５のゲートとは、共通の第一デコード線ＶＤｅｃに接続される。また、第一セル制御トランジスタ２２３のゲートと、第二セル制御トランジスタ２２５の拡散層の他方とは、共通の第二デコード線ＨＤｅｃに接続される。第一セル制御トランジスタ２２３の導通状態は、第二デコード線ＨＤｅｃが選択レベル（Ｈｉｇｈ）の場合にＯＮ状態になり、第二デコード線ＨＤｅｃが非選択レベル（Ｌｏｗ）の場合にＯＦＦ状態になる。第二セル制御トランジスタ２２５の導通状態は、第一デコード線ＶＤｅｃが選択レベル（Ｈｉｇｈ）の場合にＯＮ状態になり、第一デコード線ＶＤｅｃが非選択レベル（Ｌｏｗ）の場合にＯＦＦ状態になる。
【００６４】
セルトランジスタ２２１は、第一セル制御トランジスタ２２３および第二セル制御トランジスタ２２５の導通状態に応じて導通状態が切り替わる。第一デコード線ＶＤｅｃが選択レベル（Ｈｉｇｈ）、かつ第二デコード線ＨＤｅｃが選択レベル（Ｈｉｇｈ）のとき、セルトランジスタ２２１がＯＮ状態になる。このとき、セルトランジスタ２２１を介して、中間ノード１１３と中間ノード書き込みドライバ１４３とが接続される。この状態で、第一書き込みドライバ１４１および第二書き込みドライバ１４２のいずれかと中間ノード書き込みドライバ１４３との間の電圧または電流の極性を制御することによって、選択対象のユニット素子１１に含まれる抵抗変化素子にプログラミングできる。
【００６５】
以上のように、本実施形態のクロスバ回路は、ユニット素子の中間ノードに接続されるセルトランジスタと、そのセルトランジスタのゲートを制御する二つのセル制御トランジスタとを有するセル回路を備える。二つのセル制御トランジスタのうち一方は、拡散層が第一デコード線に接続され、ゲートが第二デコード信号線に接続される。二つのセル制御トランジスタのうち他方は、拡散層が第二デコード線に接続され、ゲートが第一デコード信号線に接続される。また、二つのセル制御トランジスタドレインは、セルトランジスタのゲートに共通に接続される。
【００６６】
本実施形態のクロスバ回路のセルトランジスタは、第一デコード信号線と第二デコード信号線とがともに選択状態の場合に導通される。一方、本実施形態のクロスバ回路では、第一デコード線ＶＤｅｃおよび第二デコード線ＨＤｅｃのいずれか一方が選択レベルであり、他方が非選択レベルの場合、セルトランジスタのゲート電圧が０ボルトのままである。すなわち、本実施形態のクロスバ回路では、非選択状態のユニット素子の選択回路に含まれるセルトランジスタのゲート電圧が０ボルトのままに維持できる。そのため、本実施形態のクロスバ回路では、書き込み前にプリチャージしてデコード線の電圧を動的に０ボルトにする必要がないため、第１の実施形態と比較して制御が簡略化される。
【００６７】
（第３の実施形態）
次に、本発明の第３の実施形態に係るクロスバ回路について図面を参照しながら説明する。本実施形態のクロスバ回路は、第１および第２の実施形態のクロスバ回路を上位概念化した構成である。なお、第１の実施形態と同様の構成に対しては、第１の実施形態と同じ符号を付し、詳細な説明を省略する場合がある。
【００６８】
図９は、本実施形態のクロスバ回路３の構成の一例を示す模式図である。図９のように、クロスバ回路３は、配線網１０、ユニット素子１１、およびセル回路３２を備える。クロスバ回路２は、第１の実施形態のクロスバ回路１のセル回路１２をセル回路３２に置換した構成を有する。以下において、配線網１０およびユニット素子１１に関しては、第１の実施形態と同様であるため、詳細な説明を省略する。
【００６９】
セル回路３２は、クロスバを構成する第一配線ＶＬと第二配線ＨＬとが交差する位置に配置されるユニット素子１１に対応付けて配置される。セル回路３２は、セルトランジスタ３２１、セル制御回路３２３を含む。
【００７０】
セルトランジスタ３２１の拡散層の一方は、ユニット素子１１の中間ノード１１３に接続される。セルトランジスタ３２１の拡散層の他方は、中間ノード書き込みドライバ１４３に接続される。図９においては、セルトランジスタ３２１と中間ノード書き込みドライバ１４３との接続を矢印で示している。中間ノード書き込みドライバ１４３は、クロスバ回路３に含まれる複数のセルトランジスタ３２１に共通に接続される。セルトランジスタ３２１のゲートは、セル制御回路３２３に接続される。中間ノード書き込みドライバ１４３は、クロスバ回路３を構成する複数のユニット素子１１に対応するセルトランジスタ３２１に共通に接続される。
【００７１】
セル制御回路３２３は、セルトランジスタ３２１のゲート、第一デコード線ＶＤｅｃ、および第二デコード線ＨＤｅｃに接続される。クロスバの同じ列に配置されるセル制御回路３２３は、共通の第一デコード線ＶＤｅｃに接続される。クロスバの同じ行に配置されるセル制御回路３２３は、共通の第二デコード線ＨＤｅｃに接続される。セル制御回路３２３は、第一デコード線ＶＤｅｃおよび第二デコード線ＨＤｅｃの選択レベルに応じてセルトランジスタ３２１の導通状態を制御する。例えば、セル制御回路３２３は、第１の実施形態のセル制御トランジスタ１２３や、第２の実施形態の第一セル制御トランジスタ２２３および第二セル制御トランジスタ２２５によって構成できる。
【００７２】
セルトランジスタ３２１は、セル制御回路３２３の導通状態に応じて導通状態が切り替わる。セル制御回路３２３の導通状態は、第一デコード線ＶＤｅｃおよび第二デコード線ＨＤｅｃが選択レベル（Ｈｉｇｈ）の場合にＯＮ状態になる。また、セル制御回路３２３の導通状態は、第一デコード線ＶＤｅｃおよび第二デコード線ＨＤｅｃのいずれか一方が非選択レベル（Ｌｏｗ）の場合にＯＦＦ状態になる。
【００７３】
第一デコード線ＶＤｅｃが選択レベル（Ｈｉｇｈ）、かつ第二デコード線ＨＤｅｃが選択レベル（Ｈｉｇｈ）のとき、セルトランジスタ３２１がＯＮ状態になる。このとき、セルトランジスタ３２１を介して、中間ノード１１３と中間ノード書き込みドライバ１４３とが接続される。この状態で、第一書き込みドライバ１４１および第二書き込みドライバ１４２のいずれかと中間ノード書き込みドライバ１４３との間の電圧または電流の極性を制御することによって、選択されたユニット素子１１をプログラミングできる。
【００７４】
以上のように、本実施形態のクロスバ回路は、ユニット素子の中間ノードに接続されるセルトランジスタと、そのセルトランジスタのゲートを制御するセル制御回路とを有するセル回路を備える。セル制御回路は、第一デコード線および第二デコード線に接続される。プログラミング対象のユニット素子に接続されるセルトランジスタは、そのセルトランジスタに対応するセル制御トランジスタに接続される第一デコード線および第二デコード線がともに選択レベルのときに導通状態になる。この状態で書き込みドライバと中間ノード書き込みドライバとの間の電圧または電流の極性を制御することによって、プログラミング対象のユニット素子をプログラミングできる。
【００７５】
すなわち、本実施形態のクロスバ回路によれば、抵抗変化素子を用いたクロスバ回路において、書き込み時および消去時の抵抗変化素子への印加電圧の低下を抑制できる半導体装置を提供できる。
【００７６】
（第４の実施形態）
次に、本発明の第４の実施形態に係るクロスバ回路について図面を参照しながら説明する。本実施形態のクロスバ回路は、選択トランジスタのゲートとデコード線との間に制御トランジスタを配置する点が、第１の実施形態のクロスバ回路とは異なる。なお、第１の実施形態と同様の構成に対しては、第１の実施形態と同じ符号を付し、詳細な説明を省略する場合がある。
【００７７】
図１０は、本実施形態のクロスバ回路４の構成の一例を示す模式図である。図１０のように、クロスバ回路４は、配線網１０、ユニット素子１１、およびセル回路１２を備える。以下において、配線網１０、ユニット素子１１、およびセル回路１２に関しては、第１の実施形態と同様であるため、詳細な説明を省略する。
【００７８】
クロスバ回路４は、第一選択トランジスタ１３１、第二選択トランジスタ１３２、第一書き込みドライバ１４１、第二書き込みドライバ１４２、第一制御トランジスタ４３１、および第二制御トランジスタ４３２を含む。また、クロスバ回路４は、中間ノード書き込みドライバ１４３を含んでもよい。
【００７９】
第一制御トランジスタ４３１は、第一デコード線ＶＤｅｃと、第一選択トランジスタ１３１のゲートとに接続される。第二制御トランジスタ４３２は、第二デコード線ＨＤｅｃと、第二選択トランジスタ１３２のゲートとに接続される。第一制御トランジスタ４３１および第二制御トランジスタ４３２のゲートには、抵抗変化素子への書き込み動作中、デコード電圧Ｖｃｃが常に印加され続けた状態とする。
【００８０】
以上のように、本実施形態のクロスバ回路では、選択トランジスタのゲートとデコード線との間に制御トランジスタを配置する。本実施形態のクロスバ回路は、選択トランジスタのゲートと制御トランジスタを接続する配線の浮遊容量との合成容量と選択トランジスタのゲート容量と、制御トランジスタの拡散層とゲート間のフリンジ容量とがカップリングする条件としてもよい。この条件にすると、制御トランジスタをブースト回路として利用することも可能である。
【００８１】
また、本実施形態のクロスバ回路では、抵抗変化素子への書き込み動作中、選択トランジスタのゲートとデコード線との間に配置された制御トランジスタのゲートにデコード電圧が印加され続ける状態とする。このような構成にすると、第一または第二書き込みドライバから書き込み電圧が印加された際に、選択トランジスタが常にブーストされた状態になる。そのため、抵抗変化素子への書き込み時や消去時において、セルトランジスタのゲート電圧が一時的に上昇し、抵抗変化素子に印加される電圧の低下を抑制できる。すなわち、本実施形態のクロスバ回路によれば、選択トランジスタに関してもＯＦＦディスターブに対するマージンを維持できる。
【００８２】
（第５の実施形態）
次に、本発明の第５の実施形態に係るクロスバ回路について図面を参照しながら説明する。本実施形態のクロスバ回路は、選択トランジスタのゲートとデコード線との間に制御トランジスタを配置する点が、第２の実施形態のクロスバ回路とは異なる。なお、第２の実施形態と同様の構成に対しては、第２の実施形態と同じ符号を付し、詳細な説明を省略する場合がある。
【００８３】
図１１は、本実施形態のクロスバ回路５の構成の一例を示す模式図である。図１１のように、クロスバ回路５は、配線網１０、ユニット素子１１、およびセル回路２２を備える。以下において、配線網１０、ユニット素子１１、およびセル回路２２に関しては、第２の実施形態と同様であるため、詳細な説明を省略する。
【００８４】
クロスバ回路５は、第一選択トランジスタ１３１、第二選択トランジスタ１３２、第一書き込みドライバ１４１、第二書き込みドライバ１４２、第一制御トランジスタ５３１、および第二制御トランジスタ５３２を含む。また、クロスバ回路５は、中間ノード書き込みドライバ１４３を含んでもよい。
【００８５】
第一制御トランジスタ５３１は、第一デコード線ＶＤｅｃと、第一選択トランジスタ１３１のゲートとに接続される。第二制御トランジスタ５３２は、第二デコード線ＨＤｅｃと、第二選択トランジスタ１３２のゲートとに接続される。第一制御トランジスタ５３１および第二制御トランジスタ５３２のゲートには、抵抗変化素子への書き込み動作中、デコード電圧Ｖｃｃが印加され続けた状態とする。
【００８６】
以上のように、本実施形態のクロスバ回路によれば、第２の実施形態のクロスバ回路の構成においても、選択トランジスタに関して、ＯＦＦディスターブに対するマージンを維持できる。
【００８７】
（第６の実施形態）
次に、本発明の第６の実施形態に係る半導体装置について図面を参照しながら説明する。本実施形態の半導体装置は、第１〜第５の実施形態のクロスバ回路１〜５のいずれかと、そのクロスバ回路１〜５を制御する制御装置とを備える。
【００８８】
図１２は、本実施形態の半導体装置６の構成の一例を示すブロック図である。図１２のように、半導体装置６は、クロスバ回路６１および制御装置６２を備える。
【００８９】
クロスバ回路６１は、第１〜第５の実施形態のクロスバ回路１〜５のいずれかである。以下において、クロスバ回路６１に含まれる構成について説明する際には、クロスバ回路１〜５の構成の名称や符号を用いる。
【００９０】
制御装置６２は、クロスバ回路６１に接続される。制御装置６２は、クロスバ回路６１を制御し、所望のユニット素子１１へのデータの書き込みや消去などを行う。なお、制御装置６２による処理は、ユニット素子１１へのデータの書き込みや消去に限定されない。
【００９１】
制御装置６２は、クロスバ回路６１を構成する配線網１０に接続される。また、制御装置６２は、第一書き込みドライバ１４１、第二書き込みドライバ１４２、および中間ノード書き込みドライバ１４３に接続される。なお、制御装置６２は、第一書き込みドライバ１４１、第二書き込みドライバ１４２、および中間ノード書き込みドライバ１４３を含んでもよい。
【００９２】
以下において、制御装置６２によって実行される書き込み処理の一例について説明する。
【００９３】
まず、制御装置６２は、全ての第一書き込みドライバ１４１および第二書き込みドライバ１４２を０ボルトに設定する。なお、第一書き込みドライバ１４１および第二書き込みドライバ１４２のそれぞれを独立して制御できる場合、制御装置６２は、選択対象のユニット素子１１に対応する第一書き込みドライバ１４１および第二書き込みドライバ１４２を個々に制御してもよい。
【００９４】
次に、制御装置６２は、選択対象のユニット素子１１に接続された第一デコード線（第一制御線）および第二デコード線（第二制御線）に選択電圧を印加する。このとき、選択対象のユニット素子１１が選択された状態になる。
【００９５】
次に、制御装置６２は、選択対象のユニット素子１１が選択された状態で、中間ノード書き込みドライバ１４３から所定の書き込み電圧を印加させる。例えば、制御装置６２は、第一書き込みドライバ１４１および第二書き込みドライバ１４２のいずれかと中間ノード書き込みドライバ１４３との間の電圧または電流の極性を制御することによって選択されたユニット素子１１をプログラミングできる。
【００９６】
以上が、制御装置６２によって実行される書き込み処理の一例である。
【００９７】
上記の書き込み処理において、制御装置６２は、中間ノード書き込みドライバ１４３から所定の書き込み電圧を印加させた後に、全ての第一書き込みドライバ１４１および第二書き込みドライバ１４２を０ボルトに設定してもよい。この処理（リフレッシュ処理とも呼ぶ）は、クロスバ回路１またはクロスバ回路４によってクロスバ回路６１を構成する場合に効果がある。
【００９８】
また、上記の書き込み処理において、制御装置６２は、選択電圧よりも書き込み電圧を大きい値に設定してもよい。選択電圧よりも書き込み電圧を大きく設定すれば、抵抗変化素子に印加される電圧の低下をより抑制できる。
【００９９】
また、制御装置６２は、上述の書き込み処理を所定回数繰り返してもよい。書き込み処理を繰り返すようにすれば、セルトランジスタ１２１のゲート電圧を書き込み処理のたびにパルス的にブーストできる。
【０１００】
（シミュレーション）
次に、第１および第２の実施形態のクロスバ回路のシミュレーションの一例について図面を参照しながら説明する。なお、以下に示すシミュレーションに関しては、具体的なシミュレーション条件やパラメータなどの詳細については省略する。また、以下においては、各実施形態のクロスバ回路の構成名や符号を用いて説明する。
【０１０１】
まず、第１の実施形態のクロスバ回路１および関連技術のクロスバ回路１００のシミュレーション結果を比較する。
【０１０２】
図１３は、第１の実施形態のクロスバ回路１において、左上のユニット素子１１への書き込みをシミュレーションするための回路構成を示す模式図である。図１３の例では、図６において破線で示す経路で電流が流れる場合をシミュレーションした。
【０１０３】
図１４は、関連技術のクロスバ回路１００において、左上のユニット素子１１への書き込みをシミュレーションするための回路構成を示す模式図である。図１４の例では、図４において破線で示す経路で電流が流れる場合をシミュレーションした。
【０１０４】
図１３および図１４のように、本シミュレーションでは、第一抵抗変化素子１１１と第二選択トランジスタ１３２−１との間に電流計測素子１６０を挿入した。なお、電流計測素子１６０は、シミュレーションを行うための構成である。図１３の例では、中間ノード書き込みドライバ１４３を書き込み電圧ＶＰｒｇに設定し、第二書き込みドライバ１４２−１をグラウンドＧＮＤに設定して、電流経路を流れる電流Ｉｍと中間ノード１１３の電圧Ｖｍとを測定した。
【０１０５】
図１５は、第一抵抗変化素子１１１がＯＮの時に、クロスバ回路１およびクロスバ回路１００に供給されたり、測定されたりした電圧や電流に関するタイムチャートである。図１６は、第一抵抗変化素子１１１がＯＦＦの時に、クロスバ回路１およびクロスバ回路１００に供給された電圧・電流、クロスバ回路１およびクロスバ回路１００に測定された電圧・電流に関するタイムチャートである。
【０１０６】
図１５および図１６には、第一デコード線ＶＤｅｃ１、第二デコード線ＨＤｅｃ１、および中間ノード書き込みドライバ１４３に書き込み電圧ＶＰｒｇが印加されたときに、クロスバ回路１およびクロスバ回路１００で測定された電流Ｉｍおよび電圧Ｖｍを示す。図１５および図１６には、クロスバ回路１の測定値を実線（電流Ｉｍ1、電圧Ｖｍ1）で示し、クロスバ回路１００の測定値を破線（電流Ｉｍ100、電圧Ｖｍ100）で示す。
【０１０７】
次に、シミュレーションの手順について説明する。まず、第一デコード線ＶＤｅｃ１にデコード電圧を印加し、第二デコード線ＨＤｅｃ１にデコード電圧を印加した。そして、第二書き込みドライバ１４２−１を０ボルトに設定し、中間ノード書き込みドライバ１４３を書き込み電圧ＶＰｒｇに設定した。このタイミングで測定された電流Ｉｍおよび電圧Ｖｍは図１５および図１６に示す通りである。すなわち、第一抵抗変化素子１１１がＯＮおよびＯＦＦのいずれの場合も、クロスバ回路１００の測定値（電流Ｉｍ100、電圧Ｖｍ100）に比べて、クロスバ回路１の測定値（電流Ｉｍ1、電圧Ｖｍ1）の方が大きくなった。
【０１０８】
次に、第２の実施形態のクロスバ回路２、および関連技術のクロスバ回路１００のシミュレーション結果を比較する。
【０１０９】
図１７は、第２の実施形態のクロスバ回路２において、左上のユニット素子１１への書き込みをシミュレーションするための回路構成を示す模式図である。図１７の例でも、中間ノード書き込みドライバ１４３と第二書き込みドライバ１４２−１との間を電流経路に設定してシミュレーションした。
【０１１０】
図１８には、第一デコード線ＶＤｅｃ１、第二デコード線ＨＤｅｃ１、および中間ノード書き込みドライバ１４３に書き込み電圧ＶＰｒｇが印加されたときに、クロスバ回路２およびクロスバ回路１００で測定された電流Ｉｍおよび電圧Ｖｍを示す。図１８には、クロスバ回路２およびクロスバ回路１００で測定された電流Ｉｍおよび電圧Ｖｍを示す。図１８には、クロスバ回路２の測定値を実線（電流Ｉｍ2、電圧Ｖｍ2）で示し、クロスバ回路１００の測定値を破線（電流Ｉｍ100、電圧Ｖｍ100）で示す。
【０１１１】
次に、シミュレーションの手順について説明する。まず、第一デコード線ＶＤｅｃ１にデコード電圧を印加し、第二デコード線ＨＤｅｃ１にデコード電圧を印加した。そして、第二書き込みドライバ１４２−１を０ボルトに設定し、中間ノード書き込みドライバ１４３を書き込み電圧ＶＰｒｇに設定した。このタイミングで測定された電流Ｉｍおよび電圧Ｖｍは図１８に示す通りである。すなわち、第一抵抗変化素子１１１がＯＮおよびＯＦＦのいずれの場合も、クロスバ回路１００の測定値（電流Ｉｍ100、電圧Ｖｍ100）に比べて、クロスバ回路２の測定値（電流Ｉｍ2、電圧Ｖｍ2）の方が大きくなった。
【０１１２】
以上のように、各実施形態のクロスバ回路によれば、関連技術のクロスバ回路と比較して、選択されたユニット素子のセルトランジスタを流れる電流が増加し、セルトランジスタにおける電圧降下が抑制される。その結果、各実施形態のクロスバ回路によれば、関連技術のクロスバ回路と比較して抵抗変化素子に大きな電圧が印加され、抵抗変化素子に印加される電圧の低下を抑制できる。
【０１１３】
以上、実施形態を参照して本発明を説明してきたが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【０１１４】
この出願は、２０１８年２月１４日に出願された日本出願特願２０１８−２３８４５を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【０１１５】
１、２、３、４、５    クロスバ回路
６    半導体装置
１０    配線網
１１    ユニット素子
１２、２２、３２    セル回路
６１    クロスバ回路
６２    制御装置
１１１    第一抵抗変化素子
１１２    第二抵抗変化素子
１１３    中間ノード
１２１、２２１、３２１    セルトランジスタ
１２３    セル制御トランジスタ
１３１    第一選択トランジスタ
１３２    第二選択トランジスタ
１４１    第一書き込みドライバ
１４２    第二書き込みドライバ
１４３    中間ノード書き込みドライバ
２２３    第一セル制御トランジスタ
２２５    第二セル制御トランジスタ
３２３    セル制御回路
４３１、５３１    第一制御トランジスタ
４３２、５３２    第二制御トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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