(57)【要約】本開示の一実施形態のスイッチ素子は、第１電極と、第１電極と対向配置された第２電極と、第１電極と第２電極との間に設けられると共に、硫黄（Ｓ）、セレン（Ｓｅ）およびテルル（Ｔｅ）から選ばれる少なくとも１種のカルコゲン元素を含むスイッチ層とを備え、第１電極および第２電極の少なくとも一方は、炭素（Ｃ）と共に、添加元素としてゲルマニウム（Ｇｅ）、リン（Ｐ）およびヒ素（Ａｓ）のうちの少なくとも１種を含んでいる。
2019198410.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と、
前記第１電極と対向配置された第２電極と、
前記第１電極と前記第２電極との間に設けられると共に、硫黄（Ｓ）、セレン（Ｓｅ）およびテルル（Ｔｅ）から選ばれる少なくとも１種のカルコゲン元素を含むスイッチ層とを備え、
前記第１電極および前記第２電極の少なくとも一方は、炭素（Ｃ）と共に、添加元素としてゲルマニウム（Ｇｅ）、リン（Ｐ）およびヒ素（Ａｓ）のうちの少なくとも１種を含んでいる
スイッチ素子。
【請求項２】
前記添加元素の添加量は３原子％以上２０原子％以下である、請求項１に記載のスイッチ素子。
【請求項３】
前記スイッチ層は、さらにホウ素（Ｂ）およびガリウム（Ｇａ）の少なくとも一方を含んでいる、請求項１に記載のスイッチ素子。
【請求項４】
前記第１電極および前記第２電極の少なくとも一方は、前記炭素（Ｃ）と共に、添加元素としてゲルマニウム（Ｇｅ）、リン（Ｐ）およびヒ素（Ａｓ）のうちの少なくとも１種を含む炭素含有層と、金属層との積層構造を有する、請求項１に記載のスイッチ素子。
【請求項５】
前記炭素含有層は、前記スイッチ層に接して設けられている、請求項４に記載のスイッチ素子。
【請求項６】
前記炭素含有層の膜厚は３ｎｍ以上２０ｎｍ以下である、請求項４に記載のスイッチ素子。
【請求項７】
前記スイッチ層は、非晶質相と結晶相との相変化を伴うことなく、印加電圧を所定の閾値電圧以上とすることにより低抵抗状態に、前記閾値電圧より下げることにより高抵抗状態に変化する、請求項１に記載のスイッチ素子。
【請求項８】
複数のメモリセルを備え、
前記複数のメモリセルは、それぞれ、メモリ素子および前記メモリ素子に直接接続されたスイッチ素子を含み、
前記スイッチ素子は、
第１電極と、
前記第１電極と対向配置された第２電極と、
前記第１電極と前記第２電極との間に設けられると共に、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含むスイッチ層とを備え、
前記第１電極および前記第２電極の少なくとも一方は、炭素（Ｃ）と共に、添加元素としてゲルマニウム（Ｇｅ）、リン（Ｐ）およびヒ素（Ａｓ）のうちの少なくとも１種を含んでいる
記憶装置。
【請求項９】
前記メモリ素子は、相変化メモリ素子、抵抗変化メモリ素子および磁気抵抗メモリ素子のいずれかである、請求項８に記載の記憶装置。
【請求項１０】
前記複数のメモリセルは、２つ以上積層されている、請求項８に記載の記憶装置。
【請求項１１】
プロセッサを含むホストコンピュータと、
複数のメモリセルを含むメモリセルアレイによって構成されたメモリと、
前記ホストコンピュータからのコマンドに従って前記メモリに対してリクエスト制御を行うメモリコントローラとを備え、
前記複数のメモリセルは、それぞれ、メモリ素子および前記メモリ素子に直接接続されたスイッチ素子を含み、
前記スイッチ素子は、
第１電極と、
前記第１電極と対向配置された第２電極と、
前記第１電極と前記第２電極との間に設けられると共に、硫黄（Ｓ）、セレン（Ｓｅ）およびテルル（Ｔｅ）から選ばれる少なくとも１種のカルコゲン元素を含むスイッチ層とを備え、
前記第１電極および前記第２電極の少なくとも一方は、炭素（Ｃ）と共に、添加元素としてゲルマニウム（Ｇｅ）、リン（Ｐ）およびヒ素（Ａｓ）のうちの少なくとも１種を含んでいる
メモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電極間にカルコゲナイド層を有するスイッチ素子およびこれを備えた記憶装置ならびにメモリシステムに関する。
【背景技術】
【０００２】
近年、ＲｅＲＡＭ（Resistance Random Access Memory)やＰＲＡＭ（Phase-Change Random Access Memory）（登録商標）等の抵抗変化型メモリに代表されるデータストレージ用の不揮発性メモリの大容量化が求められている。しかし、現行のアクセストランジスタを用いた抵抗変化型メモリでは、単位セルあたりのフロア面積が大きくなる。このため、例えばＮＡＮＤ型等のフラッシュメモリと比較すると、同じ設計ルールを用いて微細化しても大容量化が容易ではなかった。これに対して、交差する配線間の交点（クロスポイント）にメモリ素子を配置する、所謂クロスポイントアレイ構造を用いた場合には、単位セルあたりのフロア面積が小さくなり、大容量化を実現することが可能となる。【０００３】
クロスポイント型のメモリセルには、メモリ素子のほかにセル選択用の選択素子（スイッチ素子）が設けられる。スイッチ素子には、クロスポイントアレイにおける漏れ電流を抑制するために、オフ時のリーク電流が小さいことおよびスイッチング閾値電圧のばらつきが少ないことが求められる。これに対して、例えば、特許文献１では、スイッチング材料層をカーボンレイヤからなる電極で挟持したメモリが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２００４／０５５８２８号
【発明の概要】
【０００５】
このように、クロスポイント型のメモリセルアレイでは、大容量化を実現するために、スイッチ素子に対してオフ時のリーク電流の小ささおよびスイッチング閾値電圧のばらつきの少なさが求められている。
【０００６】
リーク電流の発生およびスイッチング閾値電圧のばらつきを低減することが可能なスイッチ素子およびこれを備えた記憶装置ならびにメモリシステムを提供することが望ましい。
【０００７】
本開示の一実施形態のスイッチ素子は、第１電極と、第１電極と対向配置された第２電極と、第１電極と第２電極との間に設けられると共に、硫黄（Ｓ）、セレン（Ｓｅ）およびテルル（Ｔｅ）から選ばれる少なくとも１種のカルコゲン元素を含むスイッチ層とを備えたものであり、第１電極および第２電極の少なくとも一方は、炭素（Ｃ）と共に、添加元素としてゲルマニウム（Ｇｅ）、リン（Ｐ）およびヒ素（Ａｓ）のうちの少なくとも１種を含んでいる。
【０００８】
本開示の一実施形態の記憶装置は、複数のメモリセルを備えたものであり、各メモリセルは、メモリ素子およびメモリ素子に直接接続された上記本開示の一実施形態のスイッチ素子を含む。
【０００９】
本開示の一実施形態のメモリシステムは、プロセッサを含むホストコンピュータと、複数のメモリセルを含むメモリセルアレイによって構成されたメモリと、ホストコンピュータからのコマンドに従ってメモリに対してリクエスト制御を行うメモリコントローラとを備えたものであり、複数のメモリセルは、それぞれ、メモリ素子およびメモリ素子に直接接続された上記本開示の一実施形態のスイッチ素子を含む。
【００１０】
本開示の一実施形態のスイッチ素子および一実施形態の記憶装置ならびに一実施形態のメモリシステムでは、硫黄（Ｓ）、セレン（Ｓｅ）およびテルル（Ｔｅ）から選ばれる少なくとも１種のカルコゲン元素を含むスイッチ層を挟持する第１電極および第２電極の少なくとも一方を、炭素（Ｃ）と共に、添加元素としてゲルマニウム（Ｇｅ）、リン（Ｐ）およびヒ素（Ａｓ）のうちの少なくとも１種を用いて構成するようにした。これにより、上記添加元素がスイッチ層との界面近傍に拡散し、スイッチ層との良好な接触界面を形成する。
【００１１】
本開示の一実施形態のスイッチ素子および一実施形態の記憶装置ならびに一実施形態のメモリシステムによれば、スイッチ層を挟持する第１電極および第２電極の少なくとも一方を、炭素（Ｃ）と共に、添加元素としてゲルマニウム（Ｇｅ）、リン（Ｐ）およびヒ素（Ａｓ）のうちの少なくとも１種を用いて構成するようにしたので、スイッチ層との界面近傍に添加元素が拡散し、スイッチ層との良好な接触界面が形成されるようになる。よって、リーク電流の発生およびスイッチング閾値電圧のばらつきを低減することが可能となる。
【００１２】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
【図面の簡単な説明】
【００１３】
【図１】本開示の一実施の形態に係るスイッチ素子の構成の一例を表す断面図である。
【図２】図１に示したスイッチ素子の電圧印加時における金属元素の分布を説明する模式図である。
【図３】本開示の一実施の形態に係るメモリセルアレイの概略構成の一例を表す図である。
【図４】図３に示したメモリセルの構成の一例を表す断面図である。
【図５】図３に示したメモリセルの構成の他の例を表す断面図である。
【図６】図３に示したメモリセルの構成の他の例を表す断面図である。
【図７】本開示の変形例１におけるメモリセルアレイの概略構成を表す図である。
【図８】本開示の変形例２におけるメモリセルアレイの概略構成の一例を表す図である。
【図９】本開示の変形例２におけるメモリセルアレイの概略構成の他の例を表す図である。
【図１０】本開示の変形例２におけるメモリセルアレイの概略構成の他の例を表す図である。
【図１１】本開示の変形例２におけるメモリセルアレイの概略構成の他の例を表す図である。
【図１２】本開示のメモリシステムを備えたデータ記憶システムの構成を表すブロック図である。
【図１３】実験１における電流と電圧との関係を表す特性図である。
【図１４】実験２におけるＧｅの組成比とリーク電流およびばらつきとの関係を表す特性図である。
【発明を実施するための形態】
【００１４】
以下、本開示における実施の形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比等についても、それらに限定されるものではない。なお、説明する順序は、下記の通りである。
１．実施の形態（スイッチ層に直接接する電極としてＰまたはＡｓを含む炭素含有層を設けた例）
１−１．スイッチ素子の構成
１−２．メモリセルアレイの構成
１−３．作用・効果
２．変形例
２−１．変形例１（平面構造を有するメモリセルアレイの他の例）
２−２．変形例２（３次元構造を有するメモリセルアレイの例）
３．適用例（データ記憶システム）
４．実施例
【００１５】
＜１．実施の形態＞
（１−１．スイッチ素子の構成）
図１は、本開示の一実施の形態に係るスイッチ素子（スイッチ素子２０）の断面構成の一例を表したものである。このスイッチ素子２０は、例えば、図３に示した、所謂クロスポイントアレイ構造を有するメモリセルアレイ１において複数配設されたうちの任意の記憶素子（メモリ素子３０；図３）を選択的に動作させるためのものである。スイッチ素子２０は、メモリ素子３０（具体的にはメモリ層３１）に直列に接続されており、下部電極２１（第１電極）、スイッチ層２２および上部電極２３（第２電極）をこの順に有するものである。本実施の形態のスイッチ素子２０は、下部電極２１および上部電極２３が、それぞれ、金属層２１Ａ，２３Ａおよび炭素含有層２１Ｂ，２３Ｂの積層体として構成され、炭素含有層２１Ｂ，２３Ｂが、それぞれ、スイッチ層２２側に配置された構成を有する。
【００１６】
下部電極２１は、上記のように、金属層２１Ａおよび炭素含有層２１Ｂがこの順に積層された構成を有する。
【００１７】
金属層２１Ａは、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），窒化チタン（ＴｉＮ）、銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）、窒化タンタル（ＴａＮ）およびシリサイド等により構成されている。金属層２１ＡがＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合にはＣｕ等よりなる金属層２１Ａの表面を、Ｗ，ＷＮ，窒化チタン（ＴｉＮ），ＴａＮ等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。
【００１８】
炭素含有層２１Ｂは、スイッチ層２２に直接接するように設けられている、炭素含有層２１Ｂは、炭素（Ｃ）を用いて構成されており、添加元素としてゲルマニウム（Ｇｅ）、リン（Ｐ）およびヒ素（Ａｓ）のうちの少なくとも１種を含む。炭素含有層２１Ｂに添加された添加元素は、図２に示したように、プロセス時の熱拡散等によりスイッチ層２２との界面近傍に拡散する。これにより、炭素含有層２１Ｂとスイッチ層２２との間には良好な界面が形成され、リーク電流の発生およびスイッチング閾値電圧のばらつきが低減される。また、炭素含有層２１Ｂとスイッチ層２２との界面近傍に添加元素が拡散することによって、下部電極２１とスイッチ層２２との間の密着性が向上する。
【００１９】
添加元素の添加量は、炭素含有層２１Ｂに含まれる全ての添加元素の合計が、例えば３原子％以上２０原子％以下であることが好ましい。添加量が３原子％未満の場合には、十分なリーク電流およびスイッチング閾値電圧のばらつきの低減ならびに密着性の向上を得ることが難しい。添加量が２０原子％より多い場合には、例えば、炭素含有層２１Ｂ内における偏析が強くなりすぎる等の理由により、良好な選択特性を得ることが難しくなる。また、膜剥がれが起こりやすくなる虞がある。
【００２０】
炭素含有層２１Ｂの積層方向の膜厚（以下、単に厚みという）は、例えば３ｎｍ以上２０ｎｍ以下であることが好ましい。厚みが３ｎｍ未満の場合には、リーク電流の発生およびスイッチング閾値電圧のばらつきの十分な改善が得られない虞がある。
【００２１】
下部電極２１は、金属層２１Ａおよび炭素含有層２１Ｂ共に、例えば物理蒸着（Physical Vapor Deposition：ＰＶＤ）や化学蒸着（Chemical Vapor Deposition：ＣＶＤ）等の公知の成膜技術を用いて形成することができる。
【００２２】
スイッチ層２２は、印加電圧を所定の閾値電圧（スイッチング閾値電圧）以上に上げることにより低抵抗状態に変化し、印加電圧を上記の閾値電圧（スイッチング閾値電圧）より低い電圧に下げることにより高抵抗状態に変化するものである。即ち、スイッチ層２２は負性微分抵抗特性を有するものであり、スイッチ素子２０に印加される電圧が所定の閾値電圧（スイッチング閾値電圧）を超えたときに、電流を数桁倍流すようになるものである。また、スイッチ層２２は、図示しない電源回路（パルス印加手段）から下部電極２１および上部電極２３を介した電圧パルスあるいは電流パルスの印加によらず、スイッチ層２２のアモルファス構造が安定して維持されるものである。なお、スイッチ層２２は、電圧印加によるイオンの移動によって形成される伝導パス（例えば、フィラメんト２２Ｆ；図２参照）が印加電圧消去後にも維持される等のメモリ動作をしない。
【００２３】
スイッチ層２２は、周期律表第１６族の元素、具体的には、硫黄（Ｓ）、セレン（Ｓｅ）およびテルル（Ｔｅ）から選ばれる少なくとも１種のカルコゲン元素を含んで構成されている。ＯＴＳ（Ovonic Threshold Switch）現象を有するスイッチ素子２０では、スイッチングのための電圧バイアスを印加してもスイッチ層２２はアモルファス構造を安定して維持することが必要であり、アモルファス構造が安定であるほど、安定してＯＴＳ現象を生じさせることができる。スイッチ層２２は、上記カルコゲン元素の他に、ホウ素（Ｂ）およびガリウム（Ｇａ）の少なくとも一方を含んでいることが好ましい。更に、スイッチ層２２は、本開示の効果を損なわない範囲でこれら以外の元素、例えば、ゲルマニウム（Ｇｅ）、リン（Ｐ）、ヒ素（Ａｓ）、ケイ素（Ｓｉ）、炭素（Ｃ）、酸素（Ｏ）および窒素（Ｎ）を含んでいてもかまわない。
【００２４】
スイッチ層２２の厚みは、例えば５ｎｍ以上５０ｎｍ以下であることが好ましい。スイッチ層２２は、例えばＰＶＤやＣＶＤ等の公知の成膜技術を用いて形成することができる。
【００２５】
上部電極２３は、下部電極２１と同様に、金属層２３Ａおよび炭素含有層２３Ｂを有する積層体であり、スイッチ層２２側から炭素含有層２３Ｂおよび金属層２３Ａがこの順に積層された構成を有する。
【００２６】
金属層２３Ａは、金属層２１Ａと同様に、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），窒化チタン（ＴｉＮ）、銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）、窒化タンタル（ＴａＮ）およびシリサイド等により構成されている。金属層２３ＡがＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合にはＣｕ等よりなる金属層２３Ａの表面を、Ｗ，ＷＮ，窒化チタン（ＴｉＮ），ＴａＮ等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。
【００２７】
炭素含有層２３Ｂは、炭素含有層２１Ｂと同様に、スイッチ層２２に直接接するように設けられている、炭素含有層２３Ｂは、炭素（Ｃ）を用いて構成されており、添加元素としてゲルマニウム（Ｇｅ）、リン（Ｐ）およびヒ素（Ａｓ）のうちの少なくとも１種を含む。炭素含有層２３Ｂに添加された添加元素は、図２に示したように、電圧の印加によってスイッチ層２２との界面近傍に拡散する。これにより、炭素含有層２３Ｂとスイッチ層２２との間には良好な界面が形成され、リーク電流の発生およびスイッチング閾値電圧のばらつきが低減される。また、炭素含有層２３Ｂとスイッチ層２２との界面近傍に添加元素が拡散することによって、炭素含有層２３Ｂとスイッチ層２２との間の密着性が向上する。
【００２８】
添加元素の添加量は、炭素含有層２３Ｂに含まれる全ての添加元素の合計が、例えば３原子％以上２０原子％以下であることが好ましい。添加量が３原子％未満の場合には、十分なリーク電流およびスイッチング閾値電圧のばらつきの低減ならびに密着性の向上を得ることが難しい。添加量が２０原子％より多い場合には、例えば、炭素含有層２３Ｂ内における偏析が強くなりすぎ等の理由により、良好な選択特性を得ることが難しくなる。また、膜剥がれが起こりやすくなる虞がある。
【００２９】
炭素含有層２３Ｂの厚みは、例えば３ｎｍ以上２０ｎｍ以下であることが好ましい。厚みが３ｎｍ未満の場合には、リーク電流の発生およびスイッチング閾値電圧のばらつきの十分な改善が得られない虞がある。
【００３０】
上部電極２３は、金属層２３Ａおよび炭素含有層２３Ｂ共に、例えばＰＶＤやＣＶＤ等の公知の成膜技術を用いて形成することができる。
【００３１】
本実施の形態のスイッチ素子２０は、初期状態ではその抵抗値は高く（高抵抗状態（オフ状態））、電圧を印加すると、ある電圧（スイッチング閾値電圧）において低く（低抵抗状態（オン状態））なるスイッチ特性を有する。また、スイッチ素子２０は、印加電圧をスイッチング閾値電圧より下げる、あるいは、電圧の印加を停止すると高抵抗状態に戻るものであり、オン状態が維持されない。即ち、スイッチ素子２０は、図示しない電源回路（パルス印加手段）から下部電極２１および上部電極２３を介して電圧パルスあるいは電流パルスの印加によって、スイッチ層２２の相変化（非晶質相（アモルファス相）と結晶相）を生じることによるメモリ動作がないものである。
【００３２】
本実施の形態のスイッチ素子２０は、上記スイッチ素子２０の構成の他に、以下の構成をとることができる。
【００３３】
例えば、スイッチ素子２０には、スイッチ層２２よりも絶縁性が高く、例えば、金属元素あるいは非金属元素の酸化物や窒化物、またはこれらの混合物を含む高抵抗層を下部電極２１とスイッチ層２２との間またはスイッチ層２２と上部電極２３との間に設けるようにしてもよい。なお、例えば高抵抗層を下部電極２１とスイッチ層２２との間に設ける場合には、この高抵抗層が、下部電極２１を構成する炭素含有層２１Ｂの役割を兼ねることができる。高抵抗層をスイッチ層２２と上部電極２３との間に設ける場合も同様である。また、スイッチ層２２は、例えば複数積層した多層構造としてもよい。
【００３４】
（１−２．メモリセルアレイの構成）
図３は、メモリセルアレイ１の構成の一例を斜視的に表したものである。メモリセルアレイ１は、本開示の「記憶装置」の一具体例に相当する。メモリセルアレイ１は、所謂クロスポイントアレイ構造を備えており、例えば、図３に示したように、各ワード線ＷＬと各ビット線ＢＬとが互いに対向する位置（クロスポイント）に１つずつ、メモリセル１０を備えている。つまり、メモリセルアレイ１は、複数のワード線ＷＬと、複数のビット線ＢＬと、クロスポイントごとに１つずつ配置された複数のメモリセル１０とを備えている。このように、本実施の形態のメモリセルアレイ１では、複数のメモリセル１０を平面（２次元，ＸＹ平面方向）に配置した構成とすることができる。
【００３５】
各ワード線ＷＬは、互いに共通の方向に延在している。各ビット線ＢＬは、ワード線ＷＬの延在方向とは異なる方向（例えば、ワード線ＷＬの延在方向と直交する方向）であって、かつ互いに共通の方向に延在している。なお、複数のワード線ＷＬは、１または複数の層内に配置されており、例えば、図８に示したように、複数の階層に分かれて配置されていてもよい。複数のビット線ＢＬは、１または複数の層内に配置されており、例えば、図８に示したように、複数の階層に分かれて配置されていてもよい。
【００３６】
メモリセルアレイ１は、基板上に２次元配置された複数のメモリセル１０を備えている。基板は、例えば、各ワード線ＷＬおよび各ビット線ＢＬと電気的に接続された配線群や、その配線群と外部回路とを連結するための回路等を有している。メモリセル１０は、メモリ素子３０と、メモリ素子３０に直接接続されたスイッチ素子２０とを含んで構成されている。具体的には、メモリ素子３０を構成するメモリ層３１と、スイッチ素子２０を構成するスイッチ層２２とが、中間電極４１を介して積層された構成を有する。スイッチ素子２０は、本開示の「スイッチ素子」の一具体例に相当する。メモリ素子３０、本開示の「メモリ素子」の一具体例に相当する。
【００３７】
メモリ素子３０は、例えば、ビット線ＢＬ寄りに配置され、スイッチ素子２０が、例えば、ワード線ＷＬ寄りに配置されている。なお、メモリ素子３０がワード線ＷＬ寄りに配置され、スイッチ素子２０がビット線ＢＬ寄りに配置されていてもよい。また、ある層内において、メモリ素子３０がビット線ＢＬ寄りに配置され、スイッチ素子２０がワード線ＷＬ寄りに配置されている場合に、その層に隣接する層内において、メモリ素子３０がワード線ＷＬ寄りに配置され、スイッチ素子２０がビット線ＢＬ寄りに配置されていてもよい。また、各層において、メモリ素子３０がスイッチ素子２０上に形成されていてもよいし、その逆に、スイッチ素子２０がメモリ素子３０上に形成されていてもよい。
【００３８】
（メモリ素子）
図４は、メモリセルアレイ１におけるメモリセル１０の断面構成の一例を表したものである。メモリ素子３０は、下部電極と、下部電極に対向配置された上部電極３２と、下部電極および上部電極３２の間に設けられたメモリ層３１とを有している。メモリ層３１は、例えば、下部電極側から抵抗変化層３１Ｂおよびイオン源層３１Ａが積層された積層構造を有する。なお、本実施の形態では、メモリ素子３０を構成するメモリ層３１と、スイッチ素子２０を構成するスイッチ層２２との間に設けられている中間電極４１が、上記メモリ素子３０の下部電極を兼ねている。
【００３９】
上部電極３２は、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），窒化チタン（ＴｉＮ）、銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）、窒化タンタル（ＴａＮ）およびシリサイド等により構成されている。下部電極２１がＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合にはＣｕ等よりなる下部電極２１の表面を、Ｗ，ＷＮ，窒化チタン（ＴｉＮ），ＴａＮ等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。
【００４０】
イオン源層３１Ａは、電界の印加によって抵抗変化層３１Ｂ内に伝導パスを形成する可動元素を含んでいる。この可動元素は、例えば、遷移金属元素、アルミニウム（Ａｌ）、銅（Ｃｕ）またはカルコゲン元素である。カルコゲン元素としては、例えば、テルル（Ｔｅ）、セレン（Ｓｅ）、または硫黄（Ｓ）が挙げられる。遷移金属元素としては、周期律表第４族〜第６族の元素であり、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）またはタングステン（Ｗ）等が挙げられる。イオン源層３１Ａは、上記可動元素を１種あるいは２種以上含んで構成されている。また、イオン源層３１Ａは、酸素（Ｏ）、窒素（Ｎ）、上記可動元素以外の元素（例えば、マンガン（Ｍｎ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、または白金（Ｐｔ））またはケイ素（Ｓｉ）等を含んでいてもかまわない。イオン源層３１Ａの厚みは、例えば１５ｎｍ以上４０ｎｍ以下が好ましい。
【００４１】
抵抗変化層３１Ｂは、例えば、金属元素もしくは非金属元素の酸化物、または、金属元素もしくは非金属元素の窒化物によって構成されており、中間電極４１および上部電極３２の間に所定の電圧を印加した場合に抵抗変化層３１Ｂの抵抗値が変化するものである。例えば、中間電極４１および上部電極３２の間に電圧が印加されると、イオン源層３１Ａに含まれる遷移金属元素が抵抗変化層３１Ｂ内に移動して伝導パスが形成され、これにより抵抗変化層３１Ｂが低抵抗化する。また、抵抗変化層３１Ｂ内で酸素欠陥や窒素欠陥等の構造欠陥が生じて伝導パスが形成され、抵抗変化層３１Ｂが低抵抗化する。また、抵抗変化層３１Ｂが低抵抗化するときに印加される電圧の向きとは逆方向の電圧が印加されることによって、伝導パスが切断されるか、または導電性が変化し、抵抗変化層は高抵抗化する。
【００４２】
なお、抵抗変化層３１Ｂに含まれる金属元素および非金属元素は、必ずしも全てが酸化物の状態でなくてもよく、一部が酸化されている状態であってもよい。また、抵抗変化層３１Ｂの初期抵抗値は、例えば数ＭΩから数百ＧΩ程度の素子抵抗が実現されればよく、素子の大きさやイオン源層の抵抗値によってもその最適値が変化する。抵抗変化層３１Ｂの厚みは、例えば０．５ｎｍ以上２ｎｍ以下が好ましい。
【００４３】
中間電極４１は、スイッチ素子２０の上部電極を兼ねていてもよいし、スイッチ素子２０の上部電極とは別体で設けられていてもよい。中間電極４１がスイッチ素子２０の上部電極を兼ねている場合には、上述した上部電極２３と同様に、スイッチ素子２０側に、上記炭素含有層２３Ｂと同様の構成を有する電極層を形成することが好ましい。
【００４４】
メモリ層３１側には、例えば、電界の印加によってスイッチ層２２およびイオン源層３１Ａに含まれるカルコゲン元素が拡散することを防ぐ材料によって構成された電極層を形成することが好ましい。これは、例えば、イオン源層３１Ａにはメモリ動作し書き込み状態を保持させる元素として遷移金属元素が含まれているが、遷移金属元素が電界の印加によってスイッチ層２２に拡散するとスイッチ特性が劣化する虞があるためである。従って、メモリ層３１側には、遷移金属元素の拡散およびイオン伝導を防止するバリア性を有するバリア材料を含んで構成されていることが好ましい。バリア材料としては、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、炭素（Ｃ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタンタングステン（ＴｉＷ）、またはシリサイド等が挙げられる。
【００４５】
（スイッチ素子）
メモリセルアレイ１では、スイッチ素子２０は、上記のように、メモリ素子３０を構成するメモリ層３１と、スイッチ素子２０を構成するスイッチ層２２との間に設けられている中間電極４１が、上部電極２３を兼ねている。また、下部電極２１は、ビット線ＢＬを兼ねていてもよいし、ビット線ＢＬとは別体で設けられていてもよい。下部電極２１がビット線ＢＬとは別体で設けられている場合には、下部電極２１は、ビット線ＢＬと電気的に接続されている。なお、スイッチ素子２０がワード線ＷＬ寄りに設けられている場合には、下部電極２１は、ワード線ＷＬを兼ねていてもよいし、ワード線ＷＬとは別体で設けられていてもよい。ここで、下部電極２１がワード線ＷＬとは別体で設けられている場合には、下部電極２１は、ワード線ＷＬと電気的に接続されている。
【００４６】
また、メモリセル１０は、図４に示した構成以外に以下の構成をとることができる。
【００４７】
図５に示したメモリセル１０では、メモリ素子３０は、イオン源層３１Ａと上部電極３２との間に抵抗変化層３１Ｂが設けられた構成を有する。図６に示したメモリセル１０では、中間電極４１が省略され、スイッチ層２２およびメモリ層３１が、抵抗変化層３１Ｂを間に積層された構成を有する。なお、図６に示したように抵抗変化層３１Ｂがスイッチ素子２０と接する側に配置される場合には、抵抗変化層３１Ｂとスイッチ層２２との間の炭素含有層２３Ｂは省略してもよい。また、図４〜図６に示したメモリセル１０では、スイッチ素子２０は、図１に示したスイッチ素子２０の構成を例に示したがこれに限らない。更に、スイッチ素子２０はメモリ素子３０、例えば交互に、複数積層された構成としてもよい。
【００４８】
また、本実施の形態のメモリセルアレイ１では、メモリ素子３０は、例えば、ヒューズやアンチヒューズーズを用いた一度だけ書き込みが可能なＯＴＰ（One Time Programable）メモリ、単極性の相変化メモリである、例えばＰＣＲＡＭ、あるいは磁気抵抗変化素子を用いた磁気メモリ等、いずれのメモリ形態を採ることが可能である。
【００４９】
（１−３．作用・効果）
近年、不揮発性メモリの大容量化が求められており、様々は抵抗変化型メモリが検討されている。しかしながら、アクセストランジスタ１つに対してメモリ素子を１つ配置する１Ｔ１Ｒ構成では、単位セル当たりの面積が大きくなり、大容量化には限界がある。そこで、３次元構造を有するクロスポイントメモリが検討されている。
【００５０】
クロスポイントメモリでは、前述したように、交差する配線間の交点（クロスポイント）に、直列に接続されたメモリ素子およびスイッチ素子からなるメモリセルが配置するため、単位セル当たりのフロア面積が小さくなる。例えば、単位セル当たりの面積がＦを参照線幅として２Ｆ2が実現できる。このため、セル面積を小さくすることができ、且つ、クロスポイントアレイを複数積層することにより大容量化を実現することができる。スイッチ素子としては、例えばＰＮダイオードやアバランシェダイオードあるいは金属酸化物を用いて構成されたスイッチ素子が挙げられる。その他に、例えばカルコゲナイド材料を用いたスイッチ素子（オボニック閾値スイッチ（ＯＴＳ素子）が挙げられる。
【００５１】
クロスポイントメモリに用いるスイッチ素子には、クロスポイントアレイにおける漏れ電流を抑制するために、オフ時のリーク電流が小さいことおよびスイッチング閾値電圧のばらつきが少ないことが求められる。これに対して、例えばスイッチ素子を構成するカルコゲナイド層に接する電極材料に炭素を用いる方法が開示されており、例えばカルコゲナイド層がセレン（Ｓｅ）を含んでいる場合、炭素材料を用いて電極を構成することで閾値電圧のばらつきが改善されることが報告されている。しかしながら、上記スイッチ素子では、プロセス温度（例えば、４００℃）での特性の維持が難しいという問題があった。
【００５２】
耐熱性は、例えばカルコゲナイド層にゲルマニウム（Ｇｅ）やヒ素（Ａｓ）等の元素を添加して組成比を変化させることで向上させることができるが、スイッチング閾値電圧のばらつきが大きくなるという問題が生じる。また、例えばテルル（Ｔｅ）を用いてカルコゲナイド層を構成し、そのカルコゲナイド層にＧｅを添加した場合、スイッチング閾値電圧のばらつきは改善されるものの、Ｇｅの添加量が多すぎるとスイッチング閾値電圧が低下してリーク電流が増加するという問題があった。このように、炭素材料を用いて電極を構成するだけでは、リーク電流の発生を低減しつつスイッチング閾値電圧のばらつきを低減することは困難であった。
【００５３】
これに対して本実施の形態では、硫黄（Ｓ）、セレン（Ｓｅ）およびテルル（Ｔｅ）から選ばれる少なくとも１種のカルコゲン元素を含むスイッチ層２２を挟持する下部電極２１および上部電極２３として、炭素（Ｃ）と共に、添加元素としてゲルマニウム（Ｇｅ）、リン（Ｐ）およびヒ素（Ａｓ）のうちの少なくとも１種を含む炭素含有層２１Ｂ，２３Ｂを設けるようにした。これにより、上記添加元素がスイッチ層２２との界面近傍に拡散し、スイッチ層２２との良好な接触界面を形成することが可能となる。
【００５４】
以上のことから、本実施の形態のスイッチ素子２０では、スイッチ層２２を挟持する下部電極２１および上部電極２３として、炭素（Ｃ）と共に、添加元素としてゲルマニウム（Ｇｅ）、リン（Ｐ）およびヒ素（Ａｓ）のうちの少なくとも１種を含む炭素含有層２１Ｂ，２３Ｂを形成するようにした。これにより、スイッチ層２２との界面近傍に添加元素が拡散し、炭素含有層２１Ｂ，２３Ｂとスイッチ層２２との間に良好な接触界面が形成されるようになる。よって、リーク電流の発生およびスイッチング閾値電圧のばらつきを低減することが可能となる。よって、大規模なクロスポイント型のメモリセルアレイの動作エラーの発生を低減することが可能となり、より大容量なクロスポイントメモリを提供することが可能となる。
【００５５】
また、クロスポイントメモリに用いるスイッチ素子には、上記のように、半導体プロセスでの４００℃程度の熱履歴後の特性の維持が求められる。加えて、クロスポイントメモリに用いるスイッチ素子には、高い繰り返し特性も求められる。上述した素子のカルコゲナイド層に接する電極に、単純に炭素材料を用いたスイッチ素子では、リーク電流やスイッチング閾値電圧のばらつき等の電気的特性と耐熱性とを両立させることが難しい。これに対して、本実施の形態のスイッチ素子２０では、４００℃程度の熱履歴が印加される半導体プロセスを用いてもその電気的特性を維持することが可能となる。
【００５６】
次に、上記実施の形態における変形例について説明する。以下では、上記実施の形態と同様の構成要素については同一の符号を付し、適宜その説明を省略する。
【００５７】
＜２．変形例＞
（２−１．変形例１）
図７は、本開示の変形例に係るメモリセルアレイ２の構成の一例を斜視的に表したものである。このメモリセルアレイ２は、上記メモリセルアレイ１と同様に、所謂クロスポイントアレイ構造を備えたものである。本変形例では、メモリ素子３０は、互いに共通の方向に延在する各ビット線ＢＬに沿ってメモリ層３１が延在している。スイッチ素子２０は、ビット線ＢＬの延在方向とは異なる方向（例えば、ビット線ＢＬの延在方向と直交する方向）に延在するワード線ＷＬに沿ってスイッチ層２２が延在している。複数のワード線ＷＬと、複数のビット線ＢＬとのクロスポイントでは、中間電極４１を介して、スイッチ層２２とメモリ層３１とが積層された構成となっている。
【００５８】
このように、スイッチ素子２０およびメモリ素子３０が、クロスポイントだけでなく、それぞれ、ワード線ＷＬの延在方向およびビット線ＢＬの延在方向に延在して設けられた構成とすることにより、ビット線ＢＬあるいはワード線ＷＬとなる層と同時にスイッチ素子層あるいはメモリ素子層を成膜し、一括してフォトリソグラフィのプロセスによる形状加工を行うことができる。よって、プロセス工程を削減することが可能となる。
【００５９】
（２−２．変形例２）
図８〜１１は、本開示の変形例に係る３次元構造を有するメモリセルアレイ３〜６の構成の一例を斜視的に表したものである。３次元構造を有するメモリセルアレイでは、各ワード線ＷＬは、互いに共通の方向に延在している。各ビット線ＢＬは、ワード線ＷＬの延在方向とは異なる方向（例えば、ワード線ＷＬの延在方向と直交する方向）であって、かつ互いに共通の方向に延在している。更に、複数のワード線ＷＬおよび複数のビット線ＢＬは、それぞれ、複数の層内に配置されている。
【００６０】
複数のワード線ＷＬが複数の階層に分かれて配置されている場合、複数のワード線ＷＬが配置された第１の層と、複数のワード線ＷＬが配置された、第１の層に隣接する第２の層との間の層内に、複数のビット線ＢＬが配置されている。複数のビット線ＢＬが複数の階層に分かれて配置されている場合、複数のビット線ＢＬが配置された第３の層と、複数のビット線ＢＬが配置された、第３の層に隣接する第４の層との間の層内に、複数のワード線ＷＬが配置されている。複数のワード線ＷＬが複数の階層に分かれて配置されるとともに、複数のビット線ＢＬが複数の階層に分かれて配置されている場合、複数のワード線ＷＬおよび複数のビット線ＢＬは、メモリセルアレイの積層方向において交互に配置されている。
【００６１】
本変形例のメモリセルアレイでは、ワード線ＷＬもしくはビット線ＢＬのどちから一方がＺ軸方向に平行に備わり、残りのもう一方がＸＹ平面方向に平行に備わった、縦型のクロスポイント構造を有する。例えば、図８に示したように、複数のワード線ＷＬはそれぞれＸ軸方向に、複数のビット線ＢＬはそれぞれＺ軸方向に延伸し、それぞれのクロスポイントにメモリセル１０が配置された構成としてもよい。また、図９に示したように、Ｘ軸方向およびＺ軸方向にそれぞれ延伸する複数のワード線ＷＬおよび複数のビット線ＢＬのクロスポイントの両面に、それぞれメモリセル１０が配置された構成としてもよい。更に、図１０に示したように、Ｚ軸方向に延伸する複数のビット線ＢＬと、Ｘ軸方向またはＹ軸方向の２方向に延伸する２種類の複数のワード線ＷＬとを有する構成としてもよい。更にまた、複数のワード線ＷＬおよび複数のビット線ＢＬは必ずしも一方向に延伸する必要はない。例えば、図１１に示したように、例えば、複数のビット線ＢＬはＺ軸方向に延伸し、複数のワード線ＷＬは、Ｘ軸方向に延伸する途中でＹ軸方向に屈曲し、さらに、Ｘ軸方向に屈曲し、ＸＹ平面において、いわゆるＵの字状に延伸するようにしてもよい。
【００６２】
以上のように、本開示のメモリセルアレイは、複数のメモリセル１０を平面（２次元，ＸＹ平面方向）に配置し、さらにＺ軸方向に積層させた３次元構造とするで、より高密度且つ大容量な記憶装置を提供することができる。
【００６３】
＜３．適用例＞
図１２は、上記実施の形態において説明したメモリセル１０を含むメモリセルアレイ１（またはメモリセルアレイ２〜５）を有する不揮発性メモリシステム（メモリシステム４００）を備えたデータ記憶システム（データ記憶システム５００）の構成を表したものである。このデータ記憶システム５００は、ホストコンピュータ１００と、メモリコントローラ２００と、メモリ３００とから構成されている。メモリシステム４００は、メモリコントローラ２００と、メモリ３００とから構成されている。
【００６４】
ホストコンピュータ１００は、メモリ３００に対してデータのリード処理およびライト処理や、エラー訂正に関する処理等を指令するコマンドを発行するものである。このホストコンピュータ１００は、ホストコンピュータ１００としての処理を実行するプロセッサ１１０と、メモリコントローラ２００との間のやりとりを行うためのコントローラインターフェース１０１とを備える。
【００６５】
メモリコントローラ２００は、ホストコンピュータ１００からのコマンドに従って、メモリ３００に対するリクエスト制御を行うものである。このメモリコントローラ２００は、制御部２１０と、ＥＣＣ処理部２２０と、データバッファ２３０と、ホストインターフェース２０１と、メモリンターフェース２０２とを備える。
【００６６】
制御部２１０は、メモリコントローラ２００全体の制御を行うものである。この制御部２１０は、ホストコンピュータ１００から指令されたコマンドを解釈して、メモリ３００に対して必要なリクエストを要求する。
【００６７】
ＥＣＣ処理部２２０は、メモリ３００に記録されるデータのエラー訂正コード（ＥＣＣ：Error Correcting Code）の生成およびメモリ３００から読み出したデータのエラー検出および訂正処理を実行するものである。
【００６８】
データバッファ２３０は、ホストコンピュータ１００から受け取ったライトデータや、メモリ３００から受け取ったリードデータなどを転送する際に一時的に保持するためのバッファである。
【００６９】
ホストインターフェース２０１は、ホストコンピュータ１００との間のやりとりを行うためのインターフェースである。メモリンターフェース２０２は、メモリ３００との間のやりとりを行うためのインターフェースである。
【００７０】
メモリ３００は、制御部３１０と、メモリセルアレイ３２０と、コントローラインターフェース３０１とを備えている。制御部３１０は、メモリ３００全体の制御を行うものであり、メモリコントローラ２００から受け取った要求に従って、メモリセルアレイ３２０に対するアクセスを制御する。コントローラインターフェース３０１は、メモリコントローラ２００との間のやりとりを行うためのインターフェースである。
【００７１】
メモリセルアレイ３２０は、複数のワード線ＷＬと、複数のビット線ＢＬと、各々の交点にあるクロスポイントごとに１つずつ配置された複数のメモリセル１０を備えたクロスポイントアレイ構造のメモリセルアレイ１（または２〜５）が用いられている。メモリセル１０は、上記実施の形態において説明したスイッチ素子２０（スイッチ素子２０，２０Ｂ，２０Ｃ，２０Ｄ）と、メモリ素子とから構成されている。このメモリ素子は、上述したように、抵抗変化層と、電界の印加によってその抵抗変化層に伝導パスを形成する可動元素を含むイオン源層との積層構造を有する抵抗変化型メモリ（メモリ素子３０）である。この他、例えば、金属酸化物を用いたＲｅＲＡＭ（Resistive Random Access Memory）やヒューズやアンチヒューズーズを用いた一度だけ書き込みが可能なＯＴＰ（One Time Programable）メモリ、単極性の相変化メモリＰＣＲＡＭ、あるいは磁気抵抗変化素子を用いた磁気メモリなどの不揮発性メモリ（ＮＶＭ：Non-Volatile Memory）を用いてもよい。
【００７２】
メモリセルアレイ３２０を構成する各メモリセル１０は、データ領域３２１、ＥＣＣ領域３２２を含む。データ領域３２１は、通常のデータを記憶するための領域である。
【００７３】
このように、本開示のスイッチ素子２０を含むクロスポイント型のメモリセルアレイ１（またはメモリセルアレイ２〜５）をメモリシステムに用いることにより、動作速度等のパフォーマンスを向上させることが可能である。
【００７４】
＜４．実施例＞
以下、本開示の具体的な実施例について説明する。
【００７５】
（実験１）
まず、ＴｉＮよりなる１６０ｎｍφのプラグの表面を逆スパッタによってクリーニングした。次に、金属層としてプラグ上に配線用のＷ膜と成膜したのち、炭素含有層として、コスパッタリングによりＣターゲットおよびＧｅターゲットを同時放電することでＣ−Ｇｅ膜を成膜し、下部電極を形成した。この際、ＣおよびＧｅの組成比は９０：１０になるように成膜電力を調整し、その厚みを１０ｎｍとした。次に、成膜チャンバー内に窒素を流しながらリアクティブスパッタによって下部電極上にＢＣＧａＴｗからなるスイッチ層を３０ｎｍの膜厚で成膜した。続いて、炭素含有層としてＣ９０−Ｇｅ１０膜を１０ｎｍの厚みで成膜したのち、配線用のＷ膜を成膜し上部電極を形成した。次に、パターニングを行い、素子加工したのち基板のＭＯＳトランジスタと接続して１トランジスタ−１スイッチ素子を作製した（実験例１）。この１トランジスタ−１スイッチ素子にＡｌからなるパッド電極を形成したのち、４００℃２時間の熱処理を行いその特性を評価した。図１３は、その特性評価を表した電流電圧曲線である。
【００７６】
実験例１のスイッチ素子では、スイッチ電圧は３．７Ｖ、スイッチング閾値電圧のばらつきは４６ｍＶ／σ、オフリーク電流は８ｎＡであった。
【００７７】
また、実験例１の構成を有する積層膜（Ｗ膜／Ｃ−Ｇｅ膜／スイッチ層／Ｃ−Ｇｅ膜／Ｗ膜）を成膜し、スイッチ層の密着性の温度耐久性を調べた。まず、上記と同様の方法を用いてＷ膜／Ｃ−Ｇｅ膜／スイッチ層／Ｃ−Ｇｅ膜／Ｗ膜を成膜した。これを、各種温度（３２０℃、３７５℃、４００℃、４２５℃）で熱処理を行ったのち、テープ剥がれ試験を行った。その結果、いずれの温度でも膜剥がれは確認されなかった。
【００７８】
（実験２）
次に、炭素含有層をＣ−Ｇｅ膜とし、Ｇｅの添加量を変えた以外は実験例１と同様の方法を用いて５種類のスイッチ素子を作製した（実験例２〜６）。また、炭素含有層をＣ膜、スイッチ層をＢＣＧａＧｅＴｅ膜とし、スイッチ層へのＧｅの添加量を変えた以外は実験例１と同様の方法を用いて２種類のスイッチ素子を作製した（実験例７，８）。更に、炭素含有層をＣ−Ｐ膜またはＣ−Ａｓ膜とした以外は実験例１と同様の方法を用いて２種類のスイッチ素子を作製した（実験例９，１０）。実験例２〜１０について、実験例１と同様に電流電圧（ＩＶ）特性およびテープ剥がれ試験を行った。表１は、実験例１〜１０の炭素含有層およびスイッチ層の組成、スイッチ電圧、スイッチング閾値電圧のばらつき（表１ではばらつきと表記）、リーク電流およびテープ剥がれ試験で得られた耐熱温度をまとめたものである。図１４は、実験例１〜７をもとに、炭素含有層へのＧｅの添加量とリーク電流およびスイッチング閾値電圧のばらつきとの関係を表したものである。
【００７９】
【表１】
2019198410.tif 000003
【００８０】
表２から、炭素含有層へのＧｅの添加の有無について、Ｇｅを１０原子％添加した実験例１と、炭素材料のみで構成した実験例２と比較したところ、炭素含有層へＧｅを添加することによってスイッチング閾値電圧のばらつきが７０ｍＶ／σから５０ｍＶ／σに、２０ｍＶ／σの低減が確認できた。リーク電流は１５ｎＡから８ｎＡに低下した。テープ剥がれ試験の耐熱温度については４００℃から４２５℃に上昇した。
【００８１】
クロスポイントメモリでは、スイッチ素子のスイッチング閾値電圧のばらつきを改善することにより、メモリオペレーション時のスイッチ動作ウインドウが広がり動作エラーの発生を低減することができる。スイッチ素子のリーク電流は、どの程度大規模なメモリアレイを動作させることができるかにおいて重要である。膜剥がれ耐久性は、クロスポイント型のメモリセルアレイの製造プロセスを行う上で重要である。表２から、これらの特性は炭素含有層へＧｅを添加することで改善することがわかった。
【００８２】
次に、最適なＧｅの添加量について実験例１〜７のリーク電流およびスイッチング閾値電圧のばらつきをまとめた図１４から判断すると、Ｇｅの添加量が２５原子％までの範囲で多いほどスイッチング閾値電圧のばらつきを低減できることがわかった。一方で、リーク電流については、Ｇｅの添加量が３原子％で低下し、２０原子％までの間で下限値を有することがわかった。また、２５原子％ではリーク電流が再び上昇した。この結果は、必ずしも明確ではないが、Ｇｅを添加した炭素含有層からＧｅがスイッチ層との界面に拡散することにより、各電極と良好な接合が得られたためと考えられる。このＧｅの効果は、添加量が３原子％以上２０原子％以下の範囲内である場合はＧｅの拡散量が適切であるためにリーク電流の低減およびスイッチング閾値電圧のばらつきの低減の両方の効果が得られるが、２５原子％まで添加量を多くすると、スイッチ層へ拡散するＧｅ量が多くなりすぎてＧｅをスイッチ層に添加した場合と同じ状態になりリーク電流の低減効果が小さくなると推察される。
【００８３】
次に、Ｇｅをスイッチ層に添加した場合について実験例１，７，８の結果を用いて説明する。スイッチ層にＧｅを１原子％、３原子％添加した実験例７，８では、Ｇｅの添加量が多くなるほどスイッチング閾値電圧のばらつきは改善するものの、リーク電流が大きくなると共に、スイッチ電圧が低下した。このことから、Ｇｅをスイッチ層に添加する場合には、リーク電流を好ましい値まで低下させるためにスイッチ層の厚みを増加させる等の対応が求められる。これらの結果から、炭素含有層にＧｅを添加することにより、スイッチ層の厚みを増加させずにスイッチ層にＧｅを添加した場合と同様のスイッチング閾値電圧のばらつきの低減効果を得られると共に、リーク電流も低減でることがわかった。
【００８４】
なお、炭素含有層へ添加する元素は、実験例９および実験例１０からＰまたはＡｓを用いてもよいことがわかった。実験例９では添加元素としてＰを、実験例１０では添加元素としてＡｓを用いたが、これら添加元素は、それぞれスイッチ層のアモルファス構造の安定化を促進するものである。ＰおよびＡｓは、表２からＧｅと同様に、スイッチング閾値電圧のばらつきの改善およびリーク電流の発生を低減する効果があることがわかった。
【００８５】
以上、実験２の結果から、スイッチ層に接する炭素含有層には、Ｇｅ、Ｐ、Ａｓ等の添加元素を３原子％以上２０原子％以下の範囲で添加することにより、リーク電流の発生およびスイッチング閾値電圧のばらつきを低減することが可能であることがわかった。なお、上記実験例１〜１０では、スイッチ層の構成をＢＣＧａＴｅとしたがこれに限定されるものではなく、その他の組成、例えば、ＳｉＧｅＡｓＴｅ、ＢＣＴｅ、ＧｅＡｓＳｅ、ＧｅＳｉＡｓＳｅ、ＢＣＡｓＳｅ等の組成を有するスイッチ層にも同様の効果が得られる。
【００８６】
以上、実施の形態および変形例を挙げて本開示を説明したが、本開示内容は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、本開示のメモリ素子３０を用いたメモリセルアレイ（例えば、メモリセルアレイ１）の動作方法としては、公知のＶ，Ｖ／２方式やＶ，Ｖ／３方式等、種々のバイアス方式を用いることができる。
【００８７】
また、例えば、本開示は以下のような構成を取ることができる。
（１）
第１電極と、
前記第１電極と対向配置された第２電極と、
前記第１電極と前記第２電極との間に設けられると共に、硫黄（Ｓ）、セレン（Ｓｅ）およびテルル（Ｔｅ）から選ばれる少なくとも１種のカルコゲン元素を含むスイッチ層とを備え、
前記第１電極および前記第２電極の少なくとも一方は、炭素（Ｃ）と共に、添加元素としてゲルマニウム（Ｇｅ）、リン（Ｐ）およびヒ素（Ａｓ）のうちの少なくとも１種を含んでいる
スイッチ素子。
（２）
前記添加元素の添加量は３原子％以上２０原子％以下である、前記（１）に記載のスイッチ素子。
（３）
前記スイッチ層は、さらにホウ素（Ｂ）およびガリウム（Ｇａ）の少なくとも一方を含んでいる、前記（１）または（２）に記載のスイッチ素子。
（４）
前記第１電極および前記第２電極の少なくとも一方は、前記炭素（Ｃ）と共に、添加元素としてゲルマニウム（Ｇｅ）、リン（Ｐ）およびヒ素（Ａｓ）のうちの少なくとも１種を含む炭素含有層と、金属層との積層構造を有する、前記（１）乃至（３）のうちのいずれかに記載のスイッチ素子。
（５）
前記炭素含有層は、前記スイッチ層に接して設けられている、前記（４）に記載のスイッチ素子。
（６）
前記炭素含有層の膜厚は３ｎｍ以上２０ｎｍ以下である、前記（４）または（５）に記載のスイッチ素子。
（７）
前記スイッチ層は、非晶質相と結晶相との相変化を伴うことなく、印加電圧を所定の閾値電圧以上とすることにより低抵抗状態に、前記閾値電圧より下げることにより高抵抗状態に変化する、前記（１）乃至（６）のうちのいずれかに記載のスイッチ素子。
（８）
複数のメモリセルを備え、
前記複数のメモリセルは、それぞれ、メモリ素子および前記メモリ素子に直接接続されたスイッチ素子を含み、
前記スイッチ素子は、
第１電極と、
前記第１電極と対向配置された第２電極と、
前記第１電極と前記第２電極との間に設けられると共に、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含むスイッチ層とを備え、
前記第１電極および前記第２電極の少なくとも一方は、炭素（Ｃ）と共に、添加元素としてゲルマニウム（Ｇｅ）、リン（Ｐ）およびヒ素（Ａｓ）のうちの少なくとも１種を含んでいる
記憶装置。
（９）
前記メモリ素子は、相変化メモリ素子、抵抗変化メモリ素子および磁気抵抗メモリ素子のいずれかである、前記（８）に記載の記憶装置。
（１０）
前記複数のメモリセルは、２つ以上積層されている、前記（８）または（９）に記載の記憶装置。
（１１）
プロセッサを含むホストコンピュータと、
複数のメモリセルを含むメモリセルアレイによって構成されたメモリと、
前記ホストコンピュータからのコマンドに従って前記メモリに対してリクエスト制御を行うメモリコントローラとを備え、
前記複数のメモリセルは、それぞれ、メモリ素子および前記メモリ素子に直接接続されたスイッチ素子を含み、
前記スイッチ素子は、
第１電極と、
前記第１電極と対向配置された第２電極と、
前記第１電極と前記第２電極との間に設けられると共に、硫黄（Ｓ）、セレン（Ｓｅ）およびテルル（Ｔｅ）から選ばれる少なくとも１種のカルコゲン元素を含むスイッチ層とを備え、
前記第１電極および前記第２電極の少なくとも一方は、炭素（Ｃ）と共に、添加元素としてゲルマニウム（Ｇｅ）、リン（Ｐ）およびヒ素（Ａｓ）のうちの少なくとも１種を含んでいる
メモリシステム。
【００８８】
本出願は、日本国特許庁において２０１８年４月９日に出願された日本特許出願番号２０１８−０７４６３９号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
【００８９】
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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