(57)【要約】スイッチング回路（３０）は、スイッチング素子（３８）と、駆動部（３０ａ）と、スイッチング素子（３８）のソース端子（Ｓ３１）とゲート端子（Ｇ３１）との間に接続されるダイオード（３７）と、駆動部（３０ａ）とスイッチング素子（３８）のゲート端子（Ｇ３１）との間に接続された抵抗器（３３）と、抵抗器（３３）と並列に接続され、コンデンサ（３５）と抵抗器（３３）とを有する直列回路と、スイッチング素子（３８）のゲート端子（Ｇ３１）側に陽極を有し、駆動部（３０ａ）の第２の出力端子（ＯＵＴ３２）側に陰極を有するダイオード（３６）とを備える。ダイオード（３６）は、直列に接続されたコンデンサ（３５）及び抵抗器（３４）のうちの少なくともコンデンサ（３５）と並列に接続されている。
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【特許請求の範囲】
【請求項１】
ソース端子、ドレイン端子及びゲート端子を有するノーマリオフ型の接合型電界効果トランジスタと、
第１の電源入力端子、前記第１の電源入力端子の電位又はハイインピーダンス状態を出力する第１の出力端子、第２の電源入力端子、前記第２の電源入力端子の電位又はハイインピーダンス状態を出力する第２の出力端子、及び、前記第１の出力端子が前記第１の電源入力端子の電位を出力し、かつ、前記第２の出力端子がハイインピーダンス状態を出力する第１の出力状態と、前記第１の出力端子がハイインピーダンス状態を出力し、かつ、前記第２の出力端子が前記第２の電源入力端子の電位を出力する第２の出力状態とを切り替えるための入力端子を有する駆動部と、
前記ソース端子と前記ゲート端子との間に接続され、前記ソース端子側に陽極を有し、前記ゲート端子側に陰極を有する第１の整流素子と、
前記第１の出力端子と前記ゲート端子との間に接続された第１の抵抗器と、
前記第１の抵抗器と並列に接続された直列回路であって、直列に接続されたコンデンサと第２の抵抗器とを有する直列回路と、
前記ゲート端子側に陽極を有し、前記第２の出力端子側に陰極を有する第２の整流素子とを備え、
前記ソース端子は、前記第２の電源入力端子と接続され、
前記第２の整流素子は、直列に接続された前記コンデンサ及び前記第２の抵抗器のうちの少なくとも前記コンデンサと並列に接続されている
スイッチング回路。
【請求項２】
前記第２の整流素子は、直列に接続された前記コンデンサ及び前記第２の抵抗器のうちの前記コンデンサだけと並列に接続されている
請求項１記載のスイッチング回路。
【請求項３】
前記第２の整流素子は、直列に接続された前記コンデンサ及び前記第２の抵抗器と並列に接続されている
請求項１記載のスイッチング回路。
【請求項４】
さらに、前記第２の抵抗器と並列に接続され、前記コンデンサ側に陽極を有し、前記第１の抵抗器側に陰極を有する第３の整流素子を備える
請求項３記載のスイッチング回路。
【請求項５】
さらに、前記ソース端子と前記ゲート端子との間で、かつ、前記第１の整流素子と直列に接続され、前記ゲート端子側に陽極を有し、前記ソース端子側に陰極を有するツェナーダイオードを備える
請求項１〜４のいずれか１項に記載のスイッチング回路。
【請求項６】
さらに、前記ソース端子と前記ゲート端子との間で、かつ、前記第１の整流素子と直列に接続され、前記ソース端子側に陽極を有し、前記ゲート端子側に陰極を有する少なくとも１つの整流素子を備える
請求項１〜４のいずれか１項に記載のスイッチング回路。
【請求項７】
さらに、前記接合型電界効果トランジスタ、前記第１の出力端子、前記第２の出力端子、前記第１の整流素子、前記第１の抵抗器、前記直列回路、及び、前記第２の整流素子を収容する単一のパッケージを備え、
前記パッケージは、前記コンデンサの両端のそれぞれと接続される第１の端子及び第２の端子、前記第１の整流素子の陽極と接続される第３の端子、並びに、前記ソース端子と接続される第４の端子を有する
請求項１〜４のいずれか１項に記載のスイッチング回路。
【請求項８】
さらに、前記パッケージの外部に配置され、前記第３の端子と前記第４の端子とを短絡する配線を備える
請求項７記載のスイッチング回路。
【請求項９】
さらに、前記パッケージの外部に配置され、前記第３の端子と前記第４の端子との間に接続され、前記第３の端子側に陽極を有し、前記第４の端子側に陰極を有するツェナーダイオードを備える
請求項７記載のスイッチング回路。
【請求項１０】
さらに、前記パッケージの外部に配置され、前記第３の端子と前記第４の端子との間に接続され、前記第４の端子側に陽極を有し、前記第３の端子側に陰極を有する、直列に接続された複数の整流素子を備える
請求項７記載のスイッチング回路。
【請求項１１】
前記接合型電界効果トランジスタは、ｐ型窒化物半導体、及び、前記ｐ型窒化物半導体とオーミック接触するゲート電極で構成されるゲート部を有する
請求項１〜１０のいずれか１項に記載のスイッチング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子を駆動するスイッチング回路に関し、特に、ノーマリオフ型の接合型電界効果トランジスタをスイッチング素子として駆動する回路に関する。
【背景技術】
【０００２】
スイッチング電源やインバータ等の機器では、スイッチング素子が用いられ、スイッチング素子のスイッチング周波数を上げることで、コンデンサやトランス等の回路部品を小型化できる。近年、このような高周波用途のスイッチング素子として、ＧａＮトランジスタに代表される、ワイドバンドギャップ型の化合物半導体を利用したノーマリオフ型の接合型電界効果トランジスタが注目されている。【０００３】
そこで、従来、スイッチング素子としてノーマリオフ型の接合型電界効果トランジスタを駆動するスイッチング回路についての様々な技術が提案されている（例えば、特許文献１、２参照）。なお、スイッチング回路による駆動の対象となるトランジスタを、以下、単に「スイッチング素子」ともいう。【０００４】
特許文献１の技術では、スイッチング素子を駆動する駆動回路として、駆動信号発生回路を構成する第１スイッチ素子及び第２スイッチ素子それぞれの出力端子とスイッチング素子のゲート端子との間に複数の抵抗器及び一つのコンデンサを接続した回路が開示されている。これにより、スイッチング素子のゲート充電電流及び放電電流を個別かつ最適に調整できるとともに、スイッチング素子のターンオン時及びターンオフ時の誤動作を防ぐことが可能になる。なお、以降では、スイッチング素子のターンオン及びターンオフを、それぞれ、単に、「ターンオン」及び「ターンオフ」ともいう。【０００５】
また、特許文献２の技術では、スイッチング素子を駆動する駆動回路として、駆動信号発生回路とスイッチング素子のゲート端子との間にコンデンサが接続され、さらに、スイッチング素子のゲート端子とソース端子との間に、整流素子及びツェナーダイオードで構成される逆バイアス電圧生成回路が接続された回路が開示されている。これにより、ターンオフ動作が高速化される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２０１７／０８１８５６号
【特許文献２】特開２０１６−４０９６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の技術では、ターンオフ時にスイッチング素子のゲート・ソース間に過剰の負バイアスが与えられ、スイッチング素子に対するゲート耐圧不良が発生したり、還流動作時のロス（つまり、電力損失）が大きくなったりするという問題がある。ここで、還流動作とは、スイッチング素子に接続された誘導性負荷に流れる電流が遮断されたときに、スイッチング素子を介して誘導性負荷に電流を流し続けようとする動作をいう。【０００８】
また、特許文献１の技術では、ターンオン時にスイッチング素子のゲート端子に充電された電荷を短時間で放電するために、第１スイッチ素子の出力端子とスイッチング素子のゲート端子との間に接続された抵抗器の抵抗値を小さくする必要があるが、これらの抵抗値を過剰に小さくするとスイッチング素子のゲート電圧が耐圧を超えたり、駆動ロスが大きくなったりするなどの課題が生じるために、その抵抗値を小さくするには限度がある。そのために、スイッチング素子に期待される高周波動作に限界があるという問題がある。【０００９】
また、特許文献２の技術では、スイッチング素子のゲート電極がオーミック接合のタイプである場合、ターンオン時に、ゲート・ソース間電圧が２．５〜３Ｖであったとしてもゲート・ソース間に数ｍＡ〜数１０ｍＡ程度の電流が流れるため、ゲート・ソース間電圧が減少し、ターンオン状態を維持できないという問題がある。【００１０】
また、特許文献２の技術では、スイッチング素子がターンオフ状態であるときに、誘導性負荷等に起因してソース電位を基準としてドレイン電圧が上昇した場合には、ドレイン・ゲート間の寄生容量への充電電流が、駆動信号発生回路とスイッチング素子のゲート端子との間に接続されたコンデンサにも流れるため、コンデンサが再放電され、ゲート・ソース間電位が増加し、その増加したゲート・ソース間電位がスイッチング素子の閾値を越えた場合には、誤点弧を起こす可能性がある。なお、誤点弧とは、スイッチング素子が誤ってターンオンすることをいう。【００１１】
そこで、本発明は、上記問題点に鑑みてなされたものであり、スイッチング素子を駆動するスイッチング回路であって、スイッチング素子に対するゲート耐圧不良の発生を抑制し、還流動作時のロスを抑制し、スイッチング素子の高周波動作の限界を緩和し、ターンオン時の導通状態をより確実に維持し、かつ、誤点弧の発生を抑制することができるスイッチング回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の一形態に係るスイッチング回路は、ソース端子、ドレイン端子及びゲート端子を有するノーマリオフ型の接合型電界効果トランジスタと、第１の電源入力端子、前記第１の電源入力端子の電位又はハイインピーダンス状態を出力する第１の出力端子、第２の電源入力端子、前記第２の電源入力端子の電位又はハイインピーダンス状態を出力する第２の出力端子、及び、前記第１の出力端子が前記第１の電源入力端子の電位を出力し、かつ、前記第２の出力端子がハイインピーダンス状態を出力する第１の出力状態と、前記第１の出力端子がハイインピーダンス状態を出力し、かつ、前記第２の出力端子が前記第２の電源入力端子の電位を出力する第２の出力状態とを切り替えるための入力端子を有する駆動部と、前記ソース端子と前記ゲート端子との間に接続され、前記ソース端子側に陽極を有し、前記ゲート端子側に陰極を有する第１の整流素子と、前記第１の出力端子と前記ゲート端子との間に接続された第１の抵抗器と、前記第１の抵抗器と並列に接続された直列回路であって、直列に接続されたコンデンサと第２の抵抗器とを有する直列回路と、前記ゲート端子側に陽極を有し、前記第２の出力端子側に陰極を有する第２の整流素子とを備え、前記ソース端子は、前記第２の電源入力端子と接続され、前記第２の整流素子は、直列に接続された前記コンデンサ及び前記第２の抵抗器のうちの少なくとも前記コンデンサと並列に接続されている。
【発明の効果】
【００１３】
本発明により、スイッチング素子を駆動するスイッチング回路であって、スイッチング素子に対するゲート耐圧不良の発生を抑制し、還流動作時のロスを抑制し、スイッチング素子の高周波動作の限界を緩和し、ターンオン時の導通状態をより確実に維持し、かつ、誤点弧の発生を抑制することができるスイッチング回路が提供される。
【図面の簡単な説明】
【００１４】
【図１】図１は、特許文献１に開示された従来のスイッチング回路の回路図である。
【図２】図２は、特許文献２に開示された従来のスイッチング回路の回路図である。
【図３】図３は、実施の形態に係るハーフブリッジ回路の回路図である。
【図４】図４は、実施の形態に係るハーフブリッジ回路におけるスイッチング素子の駆動に関連する信号の波形を示す図である。
【図５】図５は、実施の形態に係るハーフブリッジ回路の第１の動作を示すタイミングチャートである。
【図６】図６は、実施の形態に係るハーフブリッジ回路の第２の動作を示すタイミングチャートである。
【図７】図７は、実施の形態の変形例１に係るスイッチング回路の回路図である。
【図８】図８は、実施の形態の変形例１に係るスイッチング回路をローサイドのスイッチング回路として適用したハーフブリッジ回路の第２の動作を示すタイミングチャートである。
【図９】図９は、実施の形態の変形例２に係るスイッチング回路の回路図である。
【図１０】図１０は、実施の形態の変形例２に係るスイッチング回路をローサイドのスイッチング回路として適用したハーフブリッジ回路の第２の動作を示すタイミングチャートである。
【図１１】図１１は、実施の形態の変形例３に係るスイッチング回路の回路図である。
【図１２】図１２は、実施の形態の変形例３に係るスイッチング回路をハイサイド及びローサイドのスイッチング回路として適用したハーフブリッジ回路の第１の動作を示すタイミングチャートである。
【図１３】図１３は、実施の形態の変形例３に係るスイッチング回路をハイサイド及びローサイドのスイッチング回路として適用したハーフブリッジ回路の第２の動作を示すタイミングチャートである。
【図１４】図１４は、実施の形態の変形例４に係るスイッチング回路の回路図である。
【図１５】図１５は、実施の形態の変形例４に係るスイッチング回路をハイサイド及びローサイドのスイッチング回路として適用したハーフブリッジ回路の第１の動作を示すタイミングチャートである。
【図１６】図１６は、実施の形態の変形例４に係るスイッチング回路をハイサイド及びローサイドのスイッチング回路として適用したハーフブリッジ回路の第２の動作を示すタイミングチャートである。
【図１７】図１７は、実施の形態の変形例５に係るスイッチング回路の回路図である。
【図１８】図１８は、実施の形態の変形例５のバリエーションに係るスイッチング回路の回路図である。
【図１９】図１９は、実施の形態の変形例５の他のバリエーションに係るスイッチング回路の回路図である。
【発明を実施するための形態】
【００１５】
（本発明の基礎となった知見）
まず、本発明に係るスイッチング回路を考案するに至った本発明者らによる知見を説明する。
【００１６】
（１）特許文献１の技術について
図１は、特許文献１に開示された従来のスイッチング回路の回路図である。このスイッチング回路は、駆動回路５２と、主スイッチング素子５１とで構成される。駆動回路５２は、コンデンサ６０、インバータ７０、ＰＭＯＳのトランジスタ５３及びＮＭＯＳのトランジスタ５４で構成される駆動信号発生回路と、駆動信号発生回路と主スイッチング素子５１との間に接続された抵抗器５５、５６、５８、５９及びコンデンサ５７とを備える。
【００１７】
このような構成により、主スイッチング素子５１のターンオン時及びターンオフ時のゲート電流経路を分離することで、充電電流及び放電電流を個別かつ最適に調整できるとともに、ターンオン時及びターンオフ時の誤動作を防ぐことが可能となる。よって、主スイッチング素子５１に対し、スイッチング速度を調整し、かつ、スイッチング回路における寄生インダクタンスを低減、又は、寄生インダクタンスの影響を抑制することにより、安定に制御されたスイッチング回路が実現される。
【００１８】
しかしながら、特許文献１の技術では、コンデンサ５７の容量値又は電源電圧ＶＤＤが大きい場合には、ターンオフ時に主スイッチング素子５１のゲート・ソース間に過剰の負バイアスが与えられ、主スイッチング素子５１に対するゲート耐圧不良が発生したり、還流動作時のロスが大きくなったりするという第１の問題がある。
【００１９】
また、特許文献１の技術では、ターンオン時に主スイッチング素子５１のゲート端子に充電された電荷を短時間で放電するためには、抵抗器５５及び５６の抵抗値を小さくする必要があるが、これらの抵抗値を過剰に小さくすると主スイッチング素子５１のゲート電圧が耐圧を超えたり、駆動ロスが大きくなったりするなどの課題が生じるために、抵抗器５５及び５６の抵抗値を小さくするには限度がある。そのために、主スイッチング素子５１に期待される高周波動作に限界があるという第２の問題が生じる。
【００２０】
（２）特許文献２の技術について
図２は、特許文献２に開示された従来のスイッチング回路の回路図である。このスイッチング回路は、駆動信号発生回路８０、スイッチング素子Ｑ１１、並びに、駆動信号発生回路８０とスイッチング素子Ｑ１１との間に接続されたコンデンサＣ１２及び逆バイアス電圧生成回路８４で構成される。
【００２１】
このような構成により、コンデンサＣ１２の容量とスイッチング素子Ｑ１１の入力容量（つまり、寄生容量）とによる電圧分割が行われるので、スイッチング素子Ｑ１１の見かけ上の入力容量が小さくなる。その結果、ターンオン時のスイッチング素子Ｑ１１のゲート端子の電圧が低電圧化され、スイッチング素子Ｑ１１のターンオン動作が高速かつ効率化される。加えて、スイッチング素子Ｑ１１のゲート端子とソース端子との間に、ダイオードＤ１１とツェナーダイオードＺＤ１１との直列回路からなる逆バイアス電圧生成回路８４が接続されている。これにより、ターンオフ時において、スイッチング素子Ｑ１１のゲートに対して従来よりも強い逆バイアス電圧が印加されるので、スイッチング素子Ｑ１１のターンオフ動作が高速化される。
【００２２】
しかしながら、特許文献２の技術では、スイッチング素子Ｑ１１のゲート電極がオーミック接合のタイプである場合、ターンオン時に、ゲート・ソース間電圧が２．５〜３Ｖであったとしてもゲート・ソース間に数ｍＡ〜数１０ｍＡ程度の電流が流れるため、ゲート・ソース間電圧が減少し、導通状態を維持できないという第３の問題がある。
【００２３】
また、特許文献２の技術では、ターンオフ時に、誘導性負荷等に起因してソース電位を基準としてドレイン電圧が上昇した場合には、ゲート・ドレイン間の寄生容量への充電電流がコンデンサＣ１２にも電流が流れるため、コンデンサＣ１２が再放電され、ゲート・ソース間電位が増加し、その増加したゲート・ソース間電位がスイッチング素子Ｑ１１の閾値を越えた場合には、誤点弧を起こす可能性があるという第４の問題がある。
【００２４】
（３）解決策
そこで、上記特許文献１の技術における第１及び第２の問題、並びに、上記特許文献２の技術における第３及び第４の問題を解決するために、本発明に係るスイッチング回路は、ソース端子、ドレイン端子及びゲート端子を有するノーマリオフ型の接合型電界効果トランジスタと、第１の電源入力端子、前記第１の電源入力端子の電位又はハイインピーダンス状態を出力する第１の出力端子、第２の電源入力端子、前記第２の電源入力端子の電位又はハイインピーダンス状態を出力する第２の出力端子、及び、前記第１の出力端子が前記第１の電源入力端子の電位を出力し、かつ、前記第２の出力端子がハイインピーダンス状態を出力する第１の出力状態と、前記第１の出力端子がハイインピーダンス状態を出力し、かつ、前記第２の出力端子が前記第２の電源入力端子の電位を出力する第２の出力状態とを切り替えるための入力端子を有する駆動部と、前記ソース端子と前記ゲート端子との間に接続され、前記ソース端子側に陽極を有し、前記ゲート端子側に陰極を有する第１の整流素子と、前記第１の出力端子と前記ゲート端子との間に接続された第１の抵抗器と、前記第１の抵抗器と並列に接続された直列回路であって、直列に接続されたコンデンサと第２の抵抗器とを有する直列回路と、前記ゲート端子側に陽極を有し、前記第２の出力端子側に陰極を有する第２の整流素子とを備え、前記ソース端子は、前記第２の電源入力端子と接続され、前記第２の整流素子は、直列に接続された前記コンデンサ及び前記第２の抵抗器のうちの少なくとも前記コンデンサと並列に接続されている。
【００２５】
（実施の形態）
以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、波形、タイミング等は、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、各図は、必ずしも厳密に図示したものではない。各図において、実質的に同一の構成については同一の符号を付し、重複する説明は省略又は簡略化する場合がある。
【００２６】
図３は、実施の形態に係るハーフブリッジ回路１０の回路図である。ハーフブリッジ回路１０は、ハイサイドとして、スイッチング回路２０、インバータ１１、電源１２、及び、入力端子Ｂを備え、ローサイドとして、スイッチング回路３０、インバータ１３、電源１４、及び、入力端子Ａを備える。また、ハーフブリッジ回路１０は、誘導性負荷としてのインダクタ１５、及び、負荷用の電源１６も備える。
【００２７】
ハイサイド及びローサイドは、同一の回路で構成される。ここでは、ハイサイドに着目して詳細な構成を説明する。
【００２８】
電源１２は、スイッチング回路２０に直流電圧ＶＤＤを供給する。
【００２９】
インバータ１１は、入力端子Ｂに入力された信号を論理反転してスイッチング回路２０に出力するバッファである。
【００３０】
スイッチング回路２０は、スイッチング素子２８、駆動部２０ａ、抵抗器２３及び２４、コンデンサ２５、ダイオード２６及び２７を備える。
【００３１】
スイッチング素子２８は、ソース端子Ｓ２１、ドレイン端子Ｄ２１及びゲート端子Ｇ２１を有するノーマリオフ型の接合型電界効果トランジスタであり、例えば、ワイドバンドギャップ型の化合物半導体であるＧａＮ（窒化ガリウム）を用いてノーマリオフ動作と大電流及び低オン抵抗とを両立したトランジスタである。具体的には、スイッチング素子２８は、例えば、ｐ型窒化物半導体、及び、そのｐ型窒化物半導体とオーミック接触（つまり、オーミック接合）するゲート電極で構成されるゲート部を有するＧａＮ−ＧＩＴ（Ｇａｌｌｉｕｍ  Ｎｉｔｒｉｄｅ  Ｇａｔｅ  Ｉｎｊｅｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）等のＧａＮトランジスタである。
【００３２】
ＧａＮトランジスタにおいては、ゲート部にｐ型窒化物半導体を用いることで、ノーマリオフ型を実現しやすくなる。さらに、ゲート電極がｐ型窒化物半導体とオーミック接触することで、過剰な正電圧がゲートに印加されてもゲート電流として流すことができるために信頼性が高くなる。一方、ゲート電極がｐ型窒化物半導体とショットキー接合しているとゲート電流が流れにくい。しかしながら、過剰な正電圧がゲートに印加された場合に、ショットキー接合としては逆バイアスとなるために、ショットキー接合がブレークダウンを起こしてゲート部が破壊しやすくなる。
【００３３】
駆動部２０ａは、ゲート端子Ｇ２２及びＧ２３同士が接続されたスイッチ素子２１及び２２で構成された駆動信号発生回路であり、第１の電源入力端子Ｖ２１、第１の電源入力端子Ｖ２１の電位ＶＤＤ又はハイインピーダンス状態を出力する第１の出力端子ＯＵＴ２１、第２の電源入力端子Ｖ２２、第２の電源入力端子Ｖ２２の電位ＧＮＤ又はハイインピーダンス状態を出力する第２の出力端子ＯＵＴ２２、及び、第１の出力端子ＯＵＴ２１が第１の電源入力端子Ｖ２１の電位ＶＤＤを出力し、かつ、第２の出力端子ＯＵＴ２２がハイインピーダンス状態を出力する第１の出力状態と、第１の出力端子ＯＵＴ２１がハイインピーダンス状態を出力し、かつ、第２の出力端子ＯＵＴ２２が第２の電源入力端子Ｖ２２の電位ＧＮＤを出力する第２の出力状態とを切り替えるための入力端子ＩＮ２１を有する。本実施の形態では、スイッチ素子２１は、ＰＭＯＳトランジスタであり、ソース端子Ｓ２２が第１の電源入力端子Ｖ２１に接続され、ドレイン端子Ｄ２２が第１の出力端子ＯＵＴ２１に接続されている。また、スイッチ素子２２は、ＮＭＯＳトランジスタであり、ソース端子Ｓ２３が第２の電源入力端子Ｖ２２に接続され、ドレイン端子Ｄ２３が第２の出力端子ＯＵＴ２２に接続されている。
【００３４】
ダイオード２７は、スイッチング素子２８のソース端子Ｓ２１とゲート端子Ｇ２１との間に接続され、ソース端子Ｓ２１側に陽極（アノード）を有し、ゲート端子Ｇ２１側に陰極（カソード）を有する第１の整流素子の一例である。
【００３５】
抵抗器２３は、第１の出力端子ＯＵＴ２１とスイッチング素子２８のゲート端子Ｇ２１との間に接続された第１の抵抗器の一例である。
【００３６】
抵抗器２４は、コンデンサ２５と直列に接続された第２の抵抗器の一例である。抵抗器２４とコンデンサ２５とからなる直列回路は、抵抗器２３と並列に接続されている。
【００３７】
ダイオード２６は、スイッチング素子２８のゲート端子Ｇ２１側に陽極を有し、第２の出力端子ＯＵＴ２２側に陰極を有する第２の整流素子の一例である。
【００３８】
なお、スイッチング素子２８のソース端子Ｓ２１は、第２の電源入力端子Ｖ２２と接続されている。
【００３９】
また、ダイオード２６は、直列に接続されたコンデンサ２５及び抵抗器２４のうちの少なくともコンデンサ２５と並列に接続されている。本実施の形態では、ダイオード２６は、直列に接続されたコンデンサ２５及び抵抗器２４のうちのコンデンサ２５だけと並列に接続されている。つまり、ダイオード２６の陰極は、コンデンサ２５と抵抗器２４との接続点に接続されている。
【００４０】
ローサイドのスイッチング回路３０についても、ハイサイドのスイッチング回路２０と同一の構成を備える。つまり、スイッチング回路３０は、スイッチング素子３８、駆動部３０ａ、抵抗器３３及び３４、コンデンサ３５、ダイオード３６及び３７を備える。駆動部３０ａは、ゲート端子Ｇ３２、ソース端子Ｓ３２及びドレイン端子Ｄ３２を有するスイッチ素子３１並びにゲート端子Ｇ３３、ソース端子Ｓ３３及びドレイン端子Ｄ３３を有するスイッチ素子３２で構成され、第１の電源入力端子Ｖ３１、第１の出力端子ＯＵＴ３１、第２の電源入力端子Ｖ３２、第２の出力端子ＯＵＴ３２、及び、入力端子ＩＮ３１を有する。
【００４１】
次に、以上のように構成された実施の形態に係るハーフブリッジ回路１０の動作について説明する。
【００４２】
図４は、実施の形態に係るハーフブリッジ回路１０におけるスイッチング素子２８及び３８の駆動に関連する信号の波形を示す図である。ハイサイド及びローサイドのいずれについても同じ波形であるので、ここでは、ハイサイドでの波形を示している。「ゲート・ソース間電圧」は、スイッチング素子２８のゲート・ソース間電圧、「ゲート端子電流」は、スイッチング素子２８のゲート端子Ｇ２１に流れ込む電流、「コンデンサ２５両端電圧」は、コンデンサ２５の両端電圧の波形を示す。
【００４３】
「ゲート・ソース間電圧」の波形に示されるように、入力端子Ｂの入力信号のＨｉｇｈ及びＬｏｗに応じて（図示せず）、駆動部２０ａが第１の出力状態及び第２の出力状態を交互にとるので、ゲート・ソース間電圧は、スイッチング素子２８をターンオンさせるＨｉｇｈと、スイッチング素子２８をターンオフさせるＬｏｗとを交互に繰り返す。ここで、第１の電源入力端子Ｖ２１の電源電圧ＶＤＤが抵抗器２３を介してスイッチング素子２８のゲート端子Ｇ２１に印加されるので、ゲート・ソース間電圧のＨｉｇｈは、スイッチング素子２８のゲートが有するダイオード特性で定まる電位ＶＧＳＦ（ゲートクランプ電圧）となる。このように、駆動部２０ａとスイッチング素子２８のゲート端子Ｇ２１との間に接続された抵抗器２３により、スイッチング素子２８のターンオン状態が確実に維持され、特許文献２についての第３の問題が解消される。
【００４４】
なお、ゲート・ソース間電圧のＬｏｗは、ダイオード２７の順方向電圧ＶｆＤ１で定まる負の電位ＶｆＤ１となる。また、「ゲート・ソース間電圧」の波形において、立ち上がりは、コンデンサ２５のスピードアップ作用により、オーバーシュートしている。コンデンサ２５と直列に接続された抵抗器２４は、スピードアップ作用の調整だけでなく、ゲート・ソース間電圧の振動を抑制する作用も有しており、これにより、スイッチング素子２８の誤動作を抑制している。
【００４５】
また、「ゲート端子電流」の波形に示されるように、ゲート端子電流は、スイッチング素子２８のゲート容量により、ゲート・ソース間電圧の立ち上がり時及び立下り時において、一時的に大きな電流が流れる。スイッチング素子２８がターンオンの定常状態であるときは、ゲート端子電流は、（ＶＤＤ−ＶＧＳＦ）／Ｒ１の電流値となる。Ｒ１は、抵抗器２３の抵抗値である。このように、抵抗器２３は、ターンオンの定常時において駆動部２０ａからスイッチング素子２８に流れる電流を調整している。
【００４６】
「コンデンサ２５間電圧」の波形に示されるように、コンデンサ２５の両端電圧は、入力端子Ｂの入力信号のＨｉｇｈ及びＬｏｗに応じて（図示せず）、充電時の電圧と放電時の電圧とを交互に繰り返す。ここで、充電時の電圧は、（ＶＤＤ−ＶＧＳＦ）であり、放電時の電圧は、ＶｆＤ１となる。
【００４７】
図５は、実施の形態に係るハーフブリッジ回路１０の第１の動作を示すタイミングチャートである。ここで、第１の動作とは、ハイサイドのスイッチング素子２８がターンオン状態からターンオフ状態に変化し、逆に、ローサイドのスイッチング素子３８がターンオフ状態からターンオン状態に変化する動作である。また、「Ｂ」は、ハイサイドの入力端子Ｂに入力される信号、「Ａ」は、ローサイドの入力端子Ａに入力される信号、「Ｈｉｇｈ−ｓｉｄｅ  ＶＧＳ」は、ハイサイドのスイッチング素子２８のゲート・ソース間電圧、「Ｌｏｗ−ｓｉｄｅ  ＶＧＳ」は、ローサイドのスイッチング素子３８のゲート・ソース間電圧、「Ｌｏｗ−ｓｉｄｅ  ＩＧＤ」は、ローサイドのスイッチング素子３８のゲート・ドレイン電流、「Ｌｏｗ−ｓｉｄｅ  ＶＤＳ」は、ローサイドのスイッチング素子３８のドレイン・ソース間電圧、の波形を示す。
【００４８】
「Ｂ」、「Ａ」の波形に示されるように、本図では、ハイサイドの入力端子Ｂの入力信号がＨｉｇｈからＬｏｗに変化し、ローサイドの入力端子Ａの入力信号がＬｏｗからＨｉｇｈに変化するときのタイミングが示されている。
【００４９】
「Ｈｉｇｈ−ｓｉｄｅ  ＶＧＳ」の波形に示されるように、ハイサイドでは、入力端子Ｂの入力信号がＨｉｇｈからＬｏｗに変化することで、スイッチ素子２１がオンで、かつ、スイッチ素子２２がオフの第１の出力状態から、スイッチ素子２１がオフで、かつ、スイッチ素子２２がオンの第２の出力状態に変化し、その結果、スイッチング素子２８のゲート・ソース間電圧ＶＧＳは、ターンオンさせるＨｉｇｈ（つまり、電位ＶＧＳＦ）からターンオフさせるＬｏｗ（つまり、負の電位ＶｆＤ１）に変化する。
【００５０】
また、「Ｌｏｗ−ｓｉｄｅ  ＶＧＳ」の波形に示されるように、ローサイドでは、入力端子Ａの入力信号がＬｏｗからＨｉｇｈに変化することで、スイッチ素子３１がオフで、かつ、スイッチ素子３２がオンの第２の出力状態から、スイッチ素子３１がオンで、かつ、スイッチ素子３２がオフの第１の出力状態に変化し、その結果、スイッチング素子３８のゲート・ソース間電圧ＶＧＳは、ターンオフさせるＬｏｗ（つまり、負の電位ＶｆＤ１）からターンオンさせるＨｉｇｈ（つまり、電位ＶＧＳＦ）に変化する。なお、電圧ＶｆＤ１は、ダイオード３７の順方向電圧である。また、電位ＶＧＳＦは、スイッチング素子３８のゲートが有するダイオード特性で定まるゲートクランプ電圧である。また、図中の「Ｖｔｈ」は、スイッチング素子３８の閾値電圧である。
【００５１】
また、「Ｌｏｗ−ｓｉｄｅ  ＩＧＤ」の波形に示されるように、ハイサイドのスイッチング素子２８がターンオン状態からターンオフ状態となったときに、ローサイドでは、スイッチング素子３８はターンオフ状態ではあるが、誘導性負荷であるインダクタ１５に起因して、インダクタ１５に向かって流れる電流をスイッチング素子３８のソースからドレインに向かって通電しようとする。そのためドレイン・ソース間電圧ＶＤＳは急速に下降し、ゲート・ドレイン間容量ＣＧＤに充電された電荷は急速に放電される。これにより、ゲート端子Ｇ３１からゲート・ドレイン間容量ＣＧＤを介してドレイン端子Ｄ３１に至る経路で、ゲート・ドレイン電流ＩＧＤが流れる。このゲート・ドレイン電流ＩＧＤの大きさは、ゲート・ドレイン間容量ＣＧＤと、ゲート・ドレイン間容量ＣＧＤの両端電圧ｖの変化率とに依存して定まる値（つまり、ＣＧＤ×ｄｖ／ｄｔ）である。ここで、スイッチング素子３８のゲート端子Ｇ３１の電位は、ダイオード３６によってクランプされるので、ゲート電位に影響がない（つまり、スイッチング素子３８がターンオンすることが抑制される）。
【００５２】
また、「Ｌｏｗ−ｓｉｄｅ  ＶＤＳ」の波形に示されるように、ローサイドでは、スイッチング素子３８の還流動作において、スイッチング素子３８のドレイン・ソース間電圧ＶＤＳが下降していくが、ダイオード３７により、ゲート・ソース間電圧ＶＧＳは、減少することなく一定値（つまり、−ＶｆＤ１）となる。スイッチング素子３８がソースからドレインに向かって還流電流を通電し、還流動作を行うためにはドレイン電圧がゲート電圧よりもソース・ドレイン電圧ＶＳＤ分低い電圧となる必要がある。よって、ドレイン・ソース間電圧ＶＤＳは、下降した後、負の電位（具体的には、負の電位（ソース・ドレイン電圧ＶＳＤ＋ＶｆＤ１））となる。これにより、ゲート端子Ｇ３１への負バイアスが増大することによるスイッチング素子３８のゲートの耐圧破壊や還流動作による損失の悪化が抑制される。これにより、特許文献１についての第１の問題が解消される。
【００５３】
図６は、実施の形態に係るハーフブリッジ回路１０の第２の動作を示すタイミングチャートである。ここで、第２の動作とは、ハイサイドのスイッチング素子２８がターンオフ状態からターンオン状態に変化し、逆に、ローサイドのスイッチング素子３８がターンオン状態からターンオフ状態に変化する動作である。図示されている信号は、図４と同じである。
【００５４】
「Ｂ」、「Ａ」の波形に示されるように、本図では、ハイサイドの入力端子Ｂの入力信号がＬｏｗからＨｉｇｈに変化し、ローサイドの入力端子Ａの入力信号がＨｉｇｈからＬｏｗに変化するときのタイミングが示されている。
【００５５】
「Ｈｉｇｈ−ｓｉｄｅ  ＶＧＳ」の波形に示されるように、ハイサイドでは、入力端子Ｂの入力信号がＬｏｗからＨｉｇｈに変化することで、スイッチ素子２１がオフで、かつ、スイッチ素子２２がオンの第２の出力状態から、スイッチ素子２１がオンで、かつ、スイッチ素子２２がオフの第１の出力状態に変化し、その結果、スイッチング素子２８のゲート・ソース間電圧ＶＧＳは、ターンオフさせるＬｏｗ（つまり、負の電位ＶｆＤ１）からターンオンさせるＨｉｇｈ（つまり、電位ＶＧＳＦ）に変化する。なお、図中の「Ｖｔｈ」は、スイッチング素子２８の閾値電圧である。
【００５６】
また、「Ｌｏｗ−ｓｉｄｅ  ＶＧＳ」の波形に示されるように、ローサイドでは、入力端子Ａの入力信号がＨｉｇｈからＬｏｗに変化することで、スイッチ素子３１がオンで、かつ、スイッチ素子３２がオフの第１の出力状態から、スイッチ素子３１がオフで、かつ、スイッチ素子３２がオンの第２の出力状態に変化し、その結果、スイッチング素子３８のゲート・ソース間電圧ＶＧＳは、ターンオンさせるＨｉｇｈからターンオフさせるＬｏｗ（つまり、負の電位ＶｆＤ１）に変化する。その後、ハイサイドのスイッチング素子２８がターンオンしたときに（つまり、「Ｈｉｇｈ−ｓｉｄｅ  ＶＧＳ」でゲート・ソース間電圧ＶＧＳがＨｉｇｈになったときに）、ローサイドでは、スイッチング素子３８のドレイン端子Ｄ３１にスイッチング素子２８のソース端子Ｓ２１から出力された電圧が印加されるので、スイッチング素子３８のゲート・ドレイン間容量ＣＧＤを介してドレイン端子Ｄ３１からゲート端子Ｇ３１に電圧が印加され、ゲート・ソース間電圧ＶＧＳは、「Ｌｏｗ−ｓｉｄｅ  ＩＧＤ」の波形の説明で述べる理由により、ダイオード３６の順方向電圧に相当する電位ＶｆＤ２まで上昇する。なお、電位ＶｆＤ２は、スイッチング素子３８の閾値電圧Ｖｔｈよりも低い。また、図中の期間（ｉ）及び（ｉｉ）は、それぞれ、ゲート・ソース間電圧ＶＧＳの上昇における立ち上がり期間及び立ち上がった後の期間である。
【００５７】
また、「Ｌｏｗ−ｓｉｄｅ  ＩＧＤ」の波形に示されるように、ハイサイドのスイッチング素子２８がターンオンしたときに（「Ｈｉｇｈ−ｓｉｄｅ  ＶＧＳ」でゲート・ソース間電圧ＶＧＳがＨｉｇｈになったときに）、ローサイドでは、上述したように、スイッチング素子３８のドレイン端子Ｄ３１にスイッチング素子２８のソース端子Ｓ２１から出力された電圧が印加されるので、スイッチング素子３８のドレイン端子Ｄ３１から、ゲート・ドレイン間容量ＣＧＤ、ゲート端子Ｇ３１、コンデンサ３５及びダイオード３６の並列回路、及び、スイッチ素子３２を介してＧＮＤに向けて、ゲート・ドレイン電流ＩＧＤ（つまり、負のゲート・ドレイン電流ＩＧＤ）が流れる。
【００５８】
より詳しくは、上記期間（ｉ）では、スイッチング素子３８のドレイン端子Ｄ３１から、ゲート・ドレイン間容量ＣＧＤ、ゲート端子Ｇ３１、コンデンサ３５、及び、スイッチ素子３２を介してＧＮＤに向けて、ゲート・ドレイン電流ＩＧＤが流れ、コンデンサ３５の電圧が徐々に増大して電圧ＶｆＤ２に達する。その後は（つまり、期間（ｉｉ）では）、ダイオード３６によるクランプにより、スイッチング素子３８のドレイン端子Ｄ３１から、ゲート・ドレイン間容量ＣＧＤ、ゲート端子Ｇ３１、ダイオード３６、及び、スイッチ素子３２を介してＧＮＤに向けて、ゲート・ドレイン電流ＩＧＤが流れる。これにより、「Ｌｏｗ−ｓｉｄｅ  ＶＧＳ」の波形に示されるように、ゲート・ソース間電圧ＶＧＳは、ダイオード３６の順方向電圧に相当する電位ＶｆＤ２まで上昇するが、スイッチング素子３８の閾値電圧Ｖｔｈを超えないので、スイッチング素子２８及び３８が同時にオンする誤点弧が抑制され、特許文献２についての第４の問題が解消される。また、ダイオード３６により、抵抗器３３及び３４の抵抗値を小さくすることなく、スイッチング素子３８のゲート端子Ｇ３１に充電された電荷を短時間で放電することができるので、スイッチング素子３８の高周波動作の限界が緩和され、特許文献１についての第２の問題も解消される。
【００５９】
また、「Ｌｏｗ−ｓｉｄｅ  ＶＤＳ」の波形に示されるように、ハイサイドのスイッチング素子２８がターンオンしたときに（つまり、「Ｈｉｇｈ−ｓｉｄｅ  ＶＧＳ」でゲート・ソース間電圧ＶＧＳがＨｉｇｈになったときに）、ローサイドでは、上述したように、スイッチング素子３８のドレイン端子Ｄ３１にスイッチング素子２８のソース端子Ｓ２１から出力された電圧が印加されるので、スイッチング素子３８のドレイン・ソース間電圧ＶＤＳは上昇する。
【００６０】
以上のように、本実施の形態に係るスイッチング回路３０（及び、スイッチング回路２０についても同様）は、ソース端子Ｓ３１、ドレイン端子Ｄ３１及びゲート端子Ｇ３１を有する、ノーマリオフ型の接合型電界効果トランジスタであるスイッチング素子３８と、第１の電源入力端子Ｖ３１、第１の電源入力端子Ｖ３１の電位ＶＤＤ又はハイインピーダンス状態を出力する第１の出力端子ＯＵＴ３１、第２の電源入力端子Ｖ３２、第２の電源入力端子Ｖ３２の電位ＧＮＤ又はハイインピーダンス状態を出力する第２の出力端子ＯＵＴ３２、及び、第１の出力端子ＯＵＴ３１が第１の電源入力端子Ｖ３１の電位ＶＤＤを出力し、かつ、第２の出力端子ＯＵＴ３２がハイインピーダンス状態を出力する第１の出力状態と、第１の出力端子ＯＵＴ３１がハイインピーダンス状態を出力し、かつ、第２の出力端子ＯＵＴ３２が第２の電源入力端子Ｖ３２の電位ＧＮＤを出力する第２の出力状態とを切り替えるための入力端子ＩＮ３を有する駆動部３０ａと、スイッチング素子３８のソース端子Ｓ３１とゲート端子Ｇ３１との間に接続され、ソース端子Ｓ３１側に陽極（アノード）を有し、ゲート端子Ｇ３１側に陰極（カソード）を有する第１の整流素子であるダイオード３７と、第１の出力端子ＯＵＴ３１とスイッチング素子３８のゲート端子Ｇ３１との間に接続された第１の抵抗器である抵抗器３３と、第１の抵抗器と並列に接続された直列回路であって、直列に接続されたコンデンサ３５と抵抗器３３とを有する直列回路と、スイッチング素子３８のゲート端子Ｇ３１側に陽極を有し、第２の出力端子ＯＵＴ３２側に陰極を有する第２の整流素子であるダイオード３６とを備える。スイッチング素子３８のソース端子Ｓ３１は、第２の電源入力端子Ｖ３２と接続され、ダイオード３６は、直列に接続されたコンデンサ３５及び抵抗器３４のうちの少なくともコンデンサ３５（ここでは、コンデンサ３５だけ）と並列に接続されている。
【００６１】
これにより、スイッチング素子３８のゲート端子Ｇ３１とソース端子Ｓ３１との間にはダイオード３７が接続されるので、ゲート端子Ｇ３１への負バイアスが増大することによるスイッチング素子３８のゲートの耐圧破壊や還流動作による損失の悪化が抑制され、特許文献１についての第１の問題が解消される。
【００６２】
また、コンデンサ３５と並列にダイオード３６が接続され、コンデンサ３５とゲート端子Ｇ３１との接続部とソース端子Ｓ３１との間にダイオード３７が接続されているので、抵抗器３３及び３４の抵抗値を小さくすることなく、駆動部３０ａが第１の出力状態から第２の出力状態に変化した際に、コンデンサ３５に充電された一部の電荷によってゲート端子Ｇ３１の電荷が放電されつつ、さらに残っているコンデンサ３５に充電された電荷が短時間で放電され、スイッチング素子３８の高周波動作の限界が緩和され、特許文献１についての第２の問題が解消される。
【００６３】
また、駆動部３０ａとスイッチング素子３８のゲート端子Ｇ３１との間に抵抗器３３が接続されているので、スイッチング素子３８のターンオン状態が確実に維持され、特許文献２についての第３の問題が解消される。
【００６４】
また、コンデンサ３５と並列にダイオード３６が接続されているので、スイッチング素子２８がターンオンしたときに、ターンオフ状態にあるスイッチング素子３８のゲート・ソース間電圧ＶＧＳは、ダイオード３６の順方向電圧に相当する電位ＶｆＤ２までしか上昇しない。よって、スイッチング素子２８及び３８が同時にオンする誤点弧が抑制され、特許文献２についての第４の問題が解消される。
【００６５】
よって、スイッチング素子３８を駆動するスイッチング回路であって、スイッチング素子３８に対するゲート耐圧不良の発生を抑制し、還流動作時のロスを抑制し、スイッチング素子３８の高周波動作の限界を緩和し、ターンオン時の導通状態をより確実に維持し、かつ、誤点弧の発生を抑制することができるスイッチング回路３０が実現される。
【００６６】
特に、スイッチング素子２８及び３８が、ゲート部がｐ型窒化物半導体、及び、ｐ型窒化物半導体にオーミック接触するゲート電極で構成されるＧａＮトランジスタの場合において、ターンオン時に数ｍＡ〜数１０ｍＡの電流を流し続けることができる。したがって、誤点弧を起こしにくく、かつ信頼性の高いスイッチング回路を実現できる。
【００６７】
（変形例１）
次に、上記実施の形態の変形例１に係るスイッチング回路４０について説明する。
【００６８】
図７は、実施の形態の変形例１に係るスイッチング回路４０の回路図である。このスイッチング回路４０は、上記実施の形態に係るスイッチング回路２０及び３０に置き換えられ得るスイッチング回路である。
【００６９】
スイッチング回路４０は、ダイオード３６の接続形態を除いて、上記実施の形態に係るスイッチング回路２０及び３０と同じ構成を備える。つまり、本変形例では、スイッチング回路４０は、上記実施の形態に係るスイッチング回路３０において、ダイオード３６が、直列に接続されたコンデンサ３５及び抵抗器３４と並列に接続されている。具体的には、ダイオード３６の陽極は、スイッチング素子３８のゲート端子Ｇ３１に接続され、陰極は、駆動部３０ａの第１の出力端子ＯＵＴ３１と第２の出力端子ＯＵＴ３２との接続点に接続されている。
【００７０】
図８は、実施の形態の変形例１に係るスイッチング回路４０をローサイドのスイッチング回路として適用したハーフブリッジ回路の第２の動作を示すタイミングチャートである。
【００７１】
「Ｌｏｗ−ｓｉｄｅ  ＩＧＤ」の波形に示されるように、ハイサイドのスイッチング素子２８がターンオンしたときに（「Ｈｉｇｈ−ｓｉｄｅ  ＶＧＳ」でゲート・ソース間電圧ＶＧＳがＨｉｇｈになったときに）、ローサイドでは、スイッチング素子３８のドレイン端子Ｄ３１にスイッチング素子２８のソース端子Ｓ２１から出力された電圧が印加されるが、期間（ｉ）では、スイッチング素子３８のドレイン端子Ｄ３１から、ゲート・ドレイン間容量ＣＧＤ、ゲート端子Ｇ３１、コンデンサ３５、抵抗器３４、及び、スイッチ素子３２を介してＧＮＤに向けて、ゲート・ドレイン電流ＩＧＤが流れ、コンデンサ３５の電圧が徐々に増大して電圧ＶｆＤ２に達する。その後は（つまり、期間（ｉｉ）では）、上記実施の形態と同様に、ダイオード３６によるクランプにより、スイッチング素子３８のドレイン端子Ｄ３１から、ゲート・ドレイン間容量ＣＧＤ、ゲート端子Ｇ３１、ダイオード３６、及び、スイッチ素子３２を介してＧＮＤに向けて、ゲート・ドレイン電流ＩＧＤが流れる。
【００７２】
これにより、上記実施の形態と同様に、ゲート・ソース間電圧ＶＧＳは、ダイオード３６の順方向電圧に相当する電位ＶｆＤ２まで上昇するが、スイッチング素子３８の閾値電圧Ｖｔｈを超えないので、スイッチング素子２８及び３８が同時にオンする誤点弧が抑制される。
【００７３】
また、駆動部３０ａの第１の出力端子ＯＵＴ３１及び第２の出力端子ＯＵＴ３２が短絡されているので、第１の出力端子ＯＵＴ３１及び第２の出力端子ＯＵＴ３２が共通の端子となった駆動部３０ａを用いてスイッチング回路４０を構築できる。つまり、スイッチング回路３０を構成する駆動部３０ａとして、１出力タイプの駆動デバイスを使うことで、より汎用的な駆動デバイスを利用することができ、スイッチング回路３０のコストを削減できる。
【００７４】
（変形例２）
次に、上記実施の形態の変形例２に係るスイッチング回路４１について説明する。
【００７５】
図９は、実施の形態の変形例２に係るスイッチング回路４１の回路図である。このスイッチング回路４１は、上記実施の形態に係るスイッチング回路２０及び３０に置き換えられ得るスイッチング回路である。
【００７６】
スイッチング回路４１は、ダイオード３９が追加されている点を除いて、上記実施の形態の変形例１に係るスイッチング回路４０と同じ構成を備える。つまり、本変形例では、スイッチング回路４１は、上記実施の形態の変形例１に係るスイッチング回路４０の構成に加えて、抵抗器３４と並列に接続され、コンデンサ３５側に陽極を有し、抵抗器３３側に陰極を有する第３の整流素子の一例であるダイオード３９を備える。
【００７７】
図１０は、実施の形態の変形例２に係るスイッチング回路４１をローサイドのスイッチング回路として適用したハーフブリッジ回路の第２の動作を示すタイミングチャートである。
【００７８】
「Ｌｏｗ−ｓｉｄｅ  ＩＧＤ」の波形に示されるように、ハイサイドのスイッチング素子２８がターンオンしたときに（「Ｈｉｇｈ−ｓｉｄｅ  ＶＧＳ」でゲート・ソース間電圧ＶＧＳがＨｉｇｈになったときに）、ローサイドでは、スイッチング素子３８のドレイン端子Ｄ３１にスイッチング素子２８のソース端子Ｓ２１から出力された電圧が印加されるが、期間（ｉ）では、スイッチング素子３８のドレイン端子Ｄ３１から、ゲート・ドレイン間容量ＣＧＤ、ゲート端子Ｇ３１、コンデンサ３５、ダイオード３９、及び、スイッチ素子３２を介してＧＮＤに向けて、ゲート・ドレイン電流ＩＧＤが流れ、コンデンサ３５の電圧が徐々に増大して電圧ＶｆＤ２に達する。その後は（つまり、期間（ｉｉ）では）、上記実施の形態と同様に、ダイオード３６によるクランプにより、スイッチング素子３８のドレイン端子Ｄ３１から、ゲート・ドレイン間容量ＣＧＤ、ゲート端子Ｇ３１、ダイオード３６、及び、スイッチ素子３２を介してＧＮＤに向けて、ゲート・ドレイン電流ＩＧＤが流れる。
【００７９】
つまり、期間（ｉ）では、ゲート・ドレイン電流ＩＧＤは、抵抗器３４に代えて、ダイオード３９を流れるように、バイパスされる。
【００８０】
これにより、上記変形例１では、スイッチング素子２８のターンオフの瞬間に過大なゲート・ドレイン電流ＩＧＤが抵抗器３４に流れて発生する電圧によって誤点弧を起こすリスクがあったが、本変形例では、バイパス用のダイオード３９により、そのリスクが低減される。
【００８１】
（変形例３）
次に、上記実施の形態の変形例３に係るスイッチング回路４２について説明する。
【００８２】
図１１は、実施の形態の変形例３に係るスイッチング回路４２の回路図である。このスイッチング回路４２は、上記実施の形態に係るスイッチング回路２０及び３０に置き換えられ得るスイッチング回路である。
【００８３】
スイッチング回路４２は、ツェナーダイオード３７ａが追加されている点を除いて、上記実施の形態に係るスイッチング回路２０及び３０と同じ構成を備える。つまり、本変形例では、スイッチング回路４２は、上記実施の形態に係るスイッチング回路２０又は３０（ここでは、スイッチング回路３０）の構成に加えて、ソース端子Ｓ３１とゲート端子Ｇ３１との間で、かつ、ダイオード３７と直列に接続され、ゲート端子Ｇ３１側に陽極を有し、ソース端子Ｓ３１側に陰極を有するツェナーダイオード３７ａを備える。
【００８４】
図１２は、実施の形態の変形例３に係るスイッチング回路４２をハイサイド及びローサイドのスイッチング回路として適用したハーフブリッジ回路の第１の動作を示すタイミングチャートである。
【００８５】
「Ｌｏｗ−ｓｉｄｅ  ＶＧＳ」の波形に示されるように、ローサイドでは、入力端子Ａの入力信号がＬｏｗからＨｉｇｈに変化することで、スイッチング素子３８のゲート・ソース間電圧ＶＧＳは、ターンオフさせるＬｏｗ（つまり、負の電位（ＶｂＺＤ１＋ＶｆＤ１））からターンオンさせるＨｉｇｈ（つまり、電位ＶＧＳＦ）に変化する。なお、電圧ＶｂＺＤ１は、ツェナーダイオード３７ａのツェナー電圧である。電圧ＶｆＤ１は、ダイオード３７の順方向電圧である。
【００８６】
また、「Ｌｏｗ−ｓｉｄｅ  ＩＧＤ」の波形に示されるように、ハイサイドのスイッチング素子２８がターンオン状態からターンオフ状態となったときに、ローサイドでは、スイッチング素子３８はターンオフ状態ではあるが、誘導性負荷であるインダクタ１５に起因して、インダクタ１５に向かって流れる電流をスイッチング素子３８のソースからドレインに向かって通電しようとする。そのためドレイン・ソース間電圧ＶＤＳは急速に下降し、ゲート・ドレイン間容量ＣＧＤに充電された電荷は急速に放電される。これにより、ゲート端子Ｇ３１からゲート・ドレイン間容量ＣＧＤを介してドレイン端子Ｄ３１に至る経路で、ゲート・ドレイン電流ＩＧＤが流れる。このゲート・ドレイン電流ＩＧＤは、ゲート端子Ｇ３１から第２の出力端子ＯＵＴ３２、及び、第２の電源入力端子Ｖ３２からソース端子Ｓ３１にかけての寄生インダクタンスに誘導起電力を発生させ、電圧や発振状態を起こす。これらの電圧はダイオード３６によってクランプされることなくゲート・ソース間電圧ＶＧＳに重畳され、誤点弧のリスクとなり得る。これに対して、ツェナーダイオード３７ａを挿入することでゲート・ソース間の負バイアスを大きくし、ターンオフ時の放電量を調整することで、誘導起電力によって電圧が重畳しても誤点弧が起こらない対策をすることが可能になる。また、ツェナー電圧の違うツェナーダイオード３７ａを選択することで、ゲート端子Ｇ３１への負バイアスの値を細かく調整できるようになるため、誤点弧リスクと負バイアスの増加による還流時の損失とのトレードオフを調整しやすくなり、高速な動作を行うスイッチング素子３８の性能を極限まで引き出すことができる。
【００８７】
また、「Ｌｏｗ−ｓｉｄｅ  ＶＤＳ」の波形に示されるように、ローサイドでは、スイッチング素子３８の還流動作において、スイッチング素子３８のドレイン・ソース間電圧ＶＤＳが下降していくが、ツェナーダイオード３７ａ及びダイオード３７により、ゲート・ソース間電圧ＶＧＳは、減少することなく一定値（つまり、−ＶｂＺＤ１−ＶｆＤ１）となる。スイッチング素子３８がソースからドレインに向かって還流電流を通電し、還流動作を行うためにはドレイン電圧がゲート電圧よりもソース・ドレイン電圧ＶＳＤ分低い電圧となる必要がある。よって、ドレイン・ソース間電圧ＶＤＳは、下降した後、負の電位（具体的には、負の電位（ソース・ドレイン電圧ＶＳＤ＋ＶｂＺＤ１＋ＶｆＤ１））となる。
【００８８】
図１３は、実施の形態の変形例３に係るスイッチング回路４２をハイサイド及びローサイドのスイッチング回路として適用したハーフブリッジ回路の第２の動作を示すタイミングチャートである。
【００８９】
「Ｌｏｗ−ｓｉｄｅ  ＶＧＳ」の波形に示されるように、ローサイドでは、入力端子Ａの入力信号がＨｉｇｈからＬｏｗに変化することで、スイッチ素子３１がオンで、かつ、スイッチ素子３２がオフの第１の出力状態から、スイッチ素子３１がオフで、かつ、スイッチ素子３２がオンの第２の出力状態に変化し、その結果、スイッチング素子３８のゲート・ソース間電圧ＶＧＳは、ターンオンさせるＨｉｇｈからターンオフさせるＬｏｗ（つまり、負の電位（ＶｂＺＤ１＋ＶｆＤ１））に変化する。このように、ゲート・ソース間電圧ＶＧＳのＬｏｗでは、実施の形態よりも、ツェナーダイオード３７ａのツェナー電圧ＶｂＺＤ１の分だけ負にバイアスされる。
【００９０】
また、「Ｌｏｗ−ｓｉｄｅ  ＩＧＤ」の波形に示されるように、ハイサイドのスイッチング素子２８がターンオンしたときに（「Ｈｉｇｈ−ｓｉｄｅ  ＶＧＳ」でゲート・ソース間電圧ＶＧＳがＨｉｇｈになったときに）、ローサイドでは、スイッチング素子３８のドレイン端子Ｄ３１から、ゲート・ドレイン間容量ＣＧＤ、ゲート端子Ｇ３１、コンデンサ３５及びダイオード３６の並列回路、及び、スイッチ素子３２を介してＧＮＤに向けて、ゲート・ドレイン電流ＩＧＤが流れる。
【００９１】
より詳しくは、上記期間（ｉ）では、スイッチング素子３８のドレイン端子Ｄ３１から、ゲート・ドレイン間容量ＣＧＤ、ゲート端子Ｇ３１、コンデンサ３５、及び、スイッチ素子３２を介してＧＮＤに向けて、ゲート・ドレイン電流ＩＧＤが流れ、コンデンサ３５の電圧が徐々に増大して電圧ＶｆＤ２に達する。その後は（つまり、期間（ｉｉ）では）、ダイオード３６によるクランプにより、スイッチング素子３８のドレイン端子Ｄ３１から、ゲート・ドレイン間容量ＣＧＤ、ゲート端子Ｇ３１、ダイオード３６、及び、スイッチ素子３２を介してＧＮＤに向けて、ゲート・ドレイン電流ＩＧＤが流れる。これにより、「Ｌｏｗ−ｓｉｄｅ  ＶＧＳ」の波形に示されるように、ゲート・ソース間電圧ＶＧＳは、ダイオード３６の順方向電圧に相当する電位ＶｆＤ２まで上昇するが、スイッチング素子３８の閾値電圧Ｖｔｈを超えない。つまり、本変形例では、コンデンサ３５に残っている負バイアス量がツェナーダイオード３７ａによって増加しているため、コンデンサ３５の容量値が十分に大きければ、コンデンサ３５の電位変化が抑えられ、ダイオード３６が導通せずにスイッチング（スイッチング素子３８のターンオフ）が完了し、誤点弧のリスクが低減される。よって、スイッチング素子２８及び３８が同時にオンする誤点弧が抑制され、特許文献２についての第４の問題が解消される。
【００９２】
また、「Ｌｏｗ−ｓｉｄｅ  ＶＤＳ」の波形に示されるように、ハイサイドのスイッチング素子２８がターンオンしたときに（つまり、「Ｈｉｇｈ−ｓｉｄｅ  ＶＧＳ」でゲート・ソース間電圧ＶＧＳがＨｉｇｈになったときに）、ローサイドでは、上述したように、スイッチング素子３８のドレイン端子Ｄ３１にスイッチング素子２８のソース端子Ｓ２１から出力された電圧が印加されるので、スイッチング素子３８のドレイン・ソース間電圧ＶＤＳは、Ｌｏｗ（つまり、負の電位（ソース・ドレイン電圧ＶＳＤ＋ＶｂＺＤ１＋ＶｆＤ１））からＨｉｇｈに向けて上昇する。
【００９３】
以上のように、本変形例に係るスイッチング回路４２によれば、ダイオード３７と直列にツェナーダイオード３７ａが接続されているので、スイッチング素子３８の還流動作時に、ゲート・ソース間電圧ＶＧＳの負バイアスを大きくでき、誤点弧リスクが低減される。
【００９４】
（変形例４）
次に、上記実施の形態の変形例４に係るスイッチング回路４３について説明する。
【００９５】
図１４は、実施の形態の変形例４に係るスイッチング回路４３の回路図である。このスイッチング回路４３は、上記変形例３に係るスイッチング回路４２におけるツェナーダイオード３７ａを少なくとも１つの整流素子（本変形例では、２つのダイオード３７ｂ及び３７ｃ）に置き換えた回路に相当する。つまり、本変形例では、スイッチング回路４３は、上記実施の形態に係るスイッチング回路２０又は３０（ここでは、スイッチング回路３０）の構成に加えて、）ソース端子Ｓ３１とゲート端子Ｇ３１との間で、かつ、ダイオード３７と直列に接続され、ゲート端子Ｇ３１側に陽極を有し、ソース端子Ｓ３１側に陰極を有する少なくとも１つの整流素子（ここでは、２つのダイオード３７ｂ及び３７ｃ）を備える。
【００９６】
図１５は、実施の形態の変形例４に係るスイッチング回路４３をハイサイド及びローサイドのスイッチング回路として適用したハーフブリッジ回路の第１の動作を示すタイミングチャートである。
【００９７】
「Ｌｏｗ−ｓｉｄｅ  ＶＧＳ」の波形に示されるように、ローサイドでは、入力端子Ａの入力信号がＬｏｗからＨｉｇｈに変化することで、スイッチング素子３８のゲート・ソース間電圧ＶＧＳは、ターンオフさせるＬｏｗ（つまり、負の電位（ＶｆＤ１＋ＶｆＤ４＋ＶｆＤ５））からターンオンさせるＨｉｇｈ（つまり、電位ＶＧＳＦ）に変化する。なお、電圧ＶｆＤ４及びＶｆＤ５は、それぞれ、ダイオード３７ｂ及び３７ｃの順方向電圧である。
【００９８】
また、「Ｌｏｗ−ｓｉｄｅ  ＩＧＤ」の波形に示されるように、ハイサイドのスイッチング素子２８がターンオン状態からターンオフ状態となったときに、ローサイドでは、スイッチング素子３８はターンオフ状態ではあるが、誘導性負荷であるインダクタ１５に起因して、インダクタ１５に向かって流れる電流をスイッチング素子３８のソースからドレインに向かって通電しようとする。そのためドレイン・ソース間電圧ＶＤＳは急速に下降し、ゲート・ドレイン間容量ＣＧＤに充電された電荷は急速に放電される。これにより、ゲート端子Ｇ３１からゲート・ドレイン間容量ＣＧＤを介してドレイン端子Ｄ３１に至る経路で、ゲート・ドレイン電流ＩＧＤが流れる。このゲート・ドレイン電流ＩＧＤは、ゲート端子Ｇ３１から第２の出力端子ＯＵＴ３２、及び、第２の電源入力端子Ｖ３２からソース端子Ｓ３１にかけての寄生インダクタンスに誘導起電力を発生させ、電圧や発振状態を起こす。これらの電圧はダイオード３６によってクランプされることなくゲート・ソース間電圧ＶＧＳに重畳され、誤点弧のリスクとなり得る。これに対して、ダイオード３７ｂ及び３７ｃを挿入することでゲート・ソース間の負バイアスを大きくし、ターンオフ時の放電量を調整することで、誘導起電力によって電圧が重畳しても誤点弧が起こらない対策をすることが可能になる。また、順方向電圧の異なるダイオード３７ｂ及び３７ｃやその個数を選択することで、ゲート端子Ｇ３１への負バイアスの値を細かく調整できるようになるため、誤点弧リスクと負バイアスの増加による還流時の損失とのトレードオフを調整しやすくなり、高速な動作を行うスイッチング素子３８の性能を極限まで引き出すことができる。
【００９９】
また、「Ｌｏｗ−ｓｉｄｅ  ＶＤＳ」の波形に示されるように、ローサイドでは、スイッチング素子３８の還流動作において、スイッチング素子３８のドレイン・ソース間電圧ＶＤＳが下降していくが、ダイオード３７、３７ｂ及び３７ｃにより、ゲート・ソース間電圧ＶＧＳは、減少することなく一定値（具体的には、負の電位（ソース・ドレイン電圧ＶＳＤ＋ＶｆＤ１＋ＶｆＤ４＋ＶｆＤ５））となる。
【０１００】
図１６は、実施の形態の変形例４に係るスイッチング回路４３をハイサイド及びローサイドのスイッチング回路として適用したハーフブリッジ回路の第２の動作を示すタイミングチャートである。
【０１０１】
「Ｌｏｗ−ｓｉｄｅ  ＶＧＳ」の波形に示されるように、ローサイドでは、入力端子Ａの入力信号がＨｉｇｈからＬｏｗに変化することで、スイッチ素子３１がオンで、かつ、スイッチ素子３２がオフの第１の出力状態から、スイッチ素子３１がオフで、かつ、スイッチ素子３２がオンの第２の出力状態に変化し、その結果、スイッチング素子３８のゲート・ソース間電圧ＶＧＳは、ターンオンさせるＨｉｇｈからターンオフさせるＬｏｗ（つまり、負の電位（ＶｆＤ１＋ＶｆＤ４＋ＶｆＤ５））に変化する。このように、ゲート・ソース間電圧ＶＧＳのＬｏｗでは、実施の形態よりも、ダイオード３７ｂ及び３７ｃの分だけ負にバイアスされる。
【０１０２】
また、「Ｌｏｗ−ｓｉｄｅ  ＩＧＤ」の波形に示されるように、ハイサイドのスイッチング素子２８がターンオンしたときに（「Ｈｉｇｈ−ｓｉｄｅ  ＶＧＳ」でゲート・ソース間電圧ＶＧＳがＨｉｇｈになったときに）、ローサイドでは、スイッチング素子３８のドレイン端子Ｄ３１から、ゲート・ドレイン間容量ＣＧＤ、ゲート端子Ｇ３１、コンデンサ３５及びダイオード３６の並列回路、及び、スイッチ素子３２を介してＧＮＤに向けて、ゲート・ドレイン電流ＩＧＤが流れる。
【０１０３】
より詳しくは、上記期間（ｉ）では、スイッチング素子３８のドレイン端子Ｄ３１から、ゲート・ドレイン間容量ＣＧＤ、ゲート端子Ｇ３１、コンデンサ３５、及び、スイッチ素子３２を介してＧＮＤに向けて、ゲート・ドレイン電流ＩＧＤが流れ、コンデンサ３５の電圧が徐々に増大して電圧ＶｆＤ２に達する。その後は（つまり、期間（ｉｉ）では）、ダイオード３６によるクランプにより、スイッチング素子３８のドレイン端子Ｄ３１から、ゲート・ドレイン間容量ＣＧＤ、ゲート端子Ｇ３１、ダイオード３６、及び、スイッチ素子３２を介してＧＮＤに向けて、ゲート・ドレイン電流ＩＧＤが流れる。これにより、「Ｌｏｗ−ｓｉｄｅ  ＶＧＳ」の波形に示されるように、ゲート・ソース間電圧ＶＧＳは、ダイオード３６の順方向電圧に相当する電位ＶｆＤ２まで上昇するが、スイッチング素子３８の閾値電圧Ｖｔｈを超えない。つまり、本変形例では、コンデンサ３５に残っている負バイアス量がダイオード３７ｂ及び３７ｃによって増加しているため、コンデンサ３５の容量値が十分に大きければ、コンデンサ３５の電位変化が抑えられ、ダイオード３６が導通せずにスイッチング（スイッチング素子３８のターンオフ）が完了し、誤点弧のリスクが低減される。よって、スイッチング素子２８及び３８が同時にオンする誤点弧が抑制され、特許文献２についての第４の問題が解消される。
【０１０４】
また、「Ｌｏｗ−ｓｉｄｅ  ＶＤＳ」の波形に示されるように、ハイサイドのスイッチング素子２８がターンオンしたときに（つまり、「Ｈｉｇｈ−ｓｉｄｅ  ＶＧＳ」でゲート・ソース間電圧ＶＧＳがＨｉｇｈになったときに）、ローサイドでは、上述したように、スイッチング素子３８のドレイン端子Ｄ３１にスイッチング素子２８のソース端子Ｓ２１から出力された電圧が印加されるので、スイッチング素子３８のドレイン・ソース間電圧ＶＤＳは、Ｌｏｗ（つまり、負の電位（ソース・ドレイン電圧ＶＳＤ＋ＶｆＤ１＋ＶｆＤ４＋ＶｆＤ５））からＨｉｇｈに向けて上昇する。
【０１０５】
以上のように、本変形例に係るスイッチング回路４３によれば、ダイオード３７と直列に少なくとも１つのダイオード３７ｂ及び３７ｃが接続されているので、スイッチング素子３８の還流動作時に、ゲート・ソース間電圧ＶＧＳの負バイアスを大きくでき、誤点弧リスクが低減される。
【０１０６】
（変形例５）
次に、上記実施の形態の変形例５に係るスイッチング回路４４について説明する。
【０１０７】
図１７は、実施の形態の変形例５に係るスイッチング回路４４の回路図である。このスイッチング回路４４は、上記実施の形態に係るスイッチング回路２０又は３０（ここでは、スイッチング回路３０）の構成に加えて、さらに、スイッチング素子３８、第１の出力端子ＯＵＴ３１、第２の出力端子ＯＵＴ３２、ダイオード３７、抵抗器３３、抵抗器３４及びコンデンサ３５の直列回路、並びに、ダイオード３６を収容する単一のパッケージ４８を備える。パッケージ４８は、封止材として、例えば、樹脂又はセラミックが用いられる。
【０１０８】
なお、本変形例では、スイッチング素子３８は、ソース端子Ｓ３１として、２つのソース端子（第１のソース端子Ｓ３１ａ及び第２のソース端子Ｓ３１ｂ）を有する。第１のソース端子Ｓ３１ａは、スイッチング素子３８のソース電極と低抵抗の配線で接続され、スイッチング素子３８の主電流（つまり、ドレイン電流）が流れる端子である。第２のソース端子Ｓ３１ｂは、スイッチング素子３８のソース電極と寄生インダクタンスを介して接続され、スイッチング素子３８の駆動時の基準電位として用いられる端子である。このような構成により、スイッチング素子３８のソース電極を分枝した一方（つまり、第２のソース端子Ｓ３１ｂ）が駆動部３０ａに接続されるという構成により、スイッチング素子３８の駆動制御に対する、ドレイン・ソース間を流れる主電流の影響を除くことが可能となる。
【０１０９】
パッケージ４８は、コンデンサ３５の両端のそれぞれと接続される第１の端子Ｔ１及び第２の端子Ｔ２、ダイオード３７の陽極と接続される第３の端子Ｔ３、第２のソース端子Ｓ３１ｂと接続された第４の端子Ｔ４、ドレイン端子Ｄ３１と接続された第５の端子Ｔ５、第１のソース端子Ｓ３１ａと接続された第６の端子Ｔ６、第１の電源入力端子Ｖ３１と接続された第７の端子Ｔ７、並びに、入力端子ＩＮ３１と接続された第８の端子Ｔ８を有する。
【０１１０】
本変形例では、パッケージ４８の外部において、第１の端子Ｔ１と第２の端子Ｔ２との間に、コンデンサ３５が接続され、第３の端子Ｔ３と第４の端子Ｔ４との間が短絡（つまり、短絡用の配線（短絡線）が接続）され、上記実施の形態に係るスイッチング回路２０及び３０と同じ回路構成が実現されている。
【０１１１】
このように、本変形例に係るスイッチング回路４４によれば、抵抗器３４及び３５、ダイオード３６及び３７、駆動部３０ａ、スイッチング素子３８が１つのパッケージに収められているので、これらの部品の回路基板への実装面積が大幅に低減され、スイッチング回路４４を用いた機器の小型化に貢献できる。
【０１１２】
一般に、複雑なスイッチング回路をパッケージ内に収めることは、個別のアプリケーションに依存する駆動時の電圧や電流仕様に合わせたスイッチング特性の調整が不可能になる。これに対して、本変形例に係るスイッチング回路４４によれば、スイッチング速度の調整を外付けのコンデンサ３５で行うことができる。
【０１１３】
また、一般に、駆動部、スイッチング素子、抵抗器、ダイオードからなるスイッチング回路では、パッケージの持つ、半導体デバイスの接合のためのワイヤやリードフレームの持つインダクタンス成分や、受動部品や基板パターンによるインダクタンス成分が大きいため、ドレイン・ゲート間に流れる急峻な電流により、電圧や発振状態が発生し、誤点弧のリスクが高まる。これに対して、本変形例に係るスイッチング回路４４によれば、１パッケージ化することで、受動部品やダイオード、駆動部、あるいはスイッチング素子が１つのチップの半導体上に構成できるため、それらのインダクタンス成分を低減することができる。なお、高耐圧のスイッチング素子３８と低耐圧の駆動部３０ａのデバイスが別チップに分かれていても同様の効果がある。
【０１１４】
このように、本変形例に係るパッケージ化されたスイッチング回路４４によれば、インダクタンス成分が低減され、ゲート・ドレイン間容量を伝わる電流の電流変化に対する誘導電圧が低減されるため、より高速なドレイン・ソース間電圧の変動に対しても誤点弧が起こらないスイッチング回路が実現される。
【０１１５】
なお、図１８に示されるバリエーションに係るスイッチング回路４５のように、パッケージの外部において、第３の端子Ｔ３と第４の端子Ｔ４との間に、短絡線に代えて、第３の端子Ｔ３側に陽極を有し、第４の端子Ｔ４側に陰極を有するツェナーダイオード３７ａが接続されてもよい。これにより、上記変形例３に係るスイッチング回路４２に対応するパッケージが実現される。よって、外付け部品として、ツェナー電圧の違うツェナーダイオード３７ａを選択することで、ゲート端子Ｇ３１への負バイアスの値を細かく調整できるようになるため、誤点弧のリスクと負バイアスの増加による還流時の損失とのトレードオフを調整しやすくことができ、高速な動作を行うスイッチング素子３８の性能を極限まで引き出すことができる。
【０１１６】
また、図１９に示される他のバリエーションに係るスイッチング回路４６のように、パッケージの外部において、第３の端子Ｔ３と第４の端子Ｔ４との間に、短絡線に代えて、第３の端子Ｔ３側に陽極を有し、第４の端子Ｔ４側に陰極を有する、直列に接続された複数の整流素子（ダイオード３７ｂ及び３７ｃ）が接続されてもよい。これにより、上記変形例４に係るスイッチング回路４３に対応するパッケージが実現される。よって、外付け部品として、順方向電圧の異なるダイオード３７ｂ及び３７ｃやその個数を選択することで、ゲート端子Ｇ３１への負バイアスの値を細かく調整できるようになるため、誤点弧リスクと負バイアスの増加による還流時の損失とのトレードオフを調整しやすくなり、高速な動作を行うスイッチング素子３８の性能を極限まで引き出すことができる。
【０１１７】
以上、本発明に係るスイッチング回路について、実施の形態及び変形例に基づいて説明したが、本発明は、これらの実施の形態及び変形例に限定されるものではない。本発明の主旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態及び変形例に施したものや、実施の形態及び変形例における一部の構成要素を組み合わせて構築される別の形態も、本発明の範囲内に含まれる。
【０１１８】
例えば、上記実施の形態及び変形例１〜４では、スイッチング素子２８及び３８は、１つのソース端子をもつタイプであったが、変形例５のように、２つのソース端子をもつタイプであってもよい。これにより、上記実施の形態及び変形例１〜４においても、スイッチング素子の駆動制御に対する、ドレイン・ソース間を流れる主電流の影響を除くことが可能となる。
【０１１９】
また、上記変形例３、変形例４では、上記実施の形態に係るスイッチング回路に対して、ツェナーダイオード３７ａ、ダイオード３７ｂ及び３７ｃが追加されたが、上記変形例１又は変形例２に係るスイッチング回路に対して、ツェナーダイオード３７ａ、ダイオード３７ｂ及び３７ｃが追加されてもよい。これにより、１出力タイプの駆動部を用いることで、スイッチング回路のコストを削減できる。
【０１２０】
また、上記変形例５では、上記実施の形態、変形例３、変形例４に係るスイッチング回路がパッケージに収容されたが、上記変形例１、変形例２に係るスイッチング回路がパッケージに収容されてもよい。これにより、１出力タイプの駆動部を用いることで、パッケージ化されたスイッチング回路のコストを削減できる。
【０１２１】
また、上記変形例４、上記変形例５の図１９に示されたスイッチング回路では、外付け部品として、２つのダイオード３７ｂ及び３７ｃが接続されたが、少なくとも１つのダイオードが接続されればよい。ダイオードの個数については、ゲート端子Ｇ３１への負バイアスの値を調整する観点から決定すればよい。
【０１２２】
また、一つのパッケージに収容する回路としては、一つの当該スイッチング回路に限られず、複数のスイッチング回路であってもよい。一つのスイッチング回路のドレインと、別個のスイッチング回路のソースを繋げて、ハーフブリッジ回路を構成し、パッケージに収容してもよい。一つのハーフブリッジ回路に限られず、複数のハーフブリッジ回路であってもよい。
【０１２３】
また、上記実施の形態では、スイッチング素子２８及び３８は、オーミック接合のゲート電極を有するＧａＮトランジスタであったが、ショットキー接合のゲート電極を有するＧａＮトランジスタであってもよい。いずれのタイプのＧａＮトランジスタであって、ノーマリオフ動作と大電流及び低オン抵抗とを両立した高周波用途のスイッチング素子として用いることができる。
【産業上の利用可能性】
【０１２４】
本発明は、ノーマリオフ型のスイッチング素子を駆動するスイッチング回路として、特に、誤点弧が抑制されたハーフブリッジ回路を構成するスイッチング回路として、例えば、スイッチング電源やインバータ等の機器に用いられるスイッチング回路として、利用できる。
【符号の説明】
【０１２５】
１０  ハーフブリッジ回路
１１、１３  インバータ
１２、１４、１６  電源
１５  インダクタ
２０、３０、４０〜４６  スイッチング回路
２０ａ、３０ａ  駆動部
２１、２２、３１、３２  スイッチ素子
２３、２４、３３、３４  抵抗器
２５、３５  コンデンサ
２６、２７、３６、３７、３７ｂ、３７ｃ、３９  ダイオード
２８、３８  スイッチング素子
３７ａ  ツェナーダイオード
４８  パッケージ
Ａ、Ｂ  入力端子
Ｖ２１、Ｖ３１  第１の電源入力端子
Ｖ２２、Ｖ３２  第２の電源入力端子
ＩＮ２１、ＩＮ３１  入力端子
ＯＵＴ２１、ＯＵＴ３１  第１の出力端子
ＯＵＴ２２、ＯＵＴ３２  第２の出力端子
Ｓ２１、Ｓ２２、Ｓ２３、Ｓ３１、Ｓ３２、Ｓ３３  ソース端子
Ｓ３１ａ  第１のソース端子
Ｓ３１ｂ  第２のソース端子
Ｄ２１、Ｄ２２、Ｄ２３、Ｄ３１、Ｄ３２、Ｄ３３  ドレイン端子
Ｇ２１、Ｇ２２、Ｇ２３、Ｇ３１、Ｇ３２、Ｇ３３  ゲート端子
【図１】
2019167446.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【国際調査報告】
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