(57)【要約】第１の態様に係る撮像素子は、光電変換部を含む画素から出力されるアナログ信号をデジタル信号に変換する逐次比較型アナログ−デジタル変換器を備え、逐次比較型アナログ−デジタル変換器は、帯域制限機能を持つプリアンプを有する。第２の態様に係る撮像素子は、逐次比較型アナログ−デジタル変換器が、容量素子を用いてＡＤ変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするＤＡＣを有する。そして、ＤＡＣは、下位ビットの容量素子の一つが複数の容量素子から構成されており、全ビットについてＡＤ変換を行った後に、複数の容量素子の各々に、少なくとも第１基準電圧〜第４基準電圧が選択的に与えられることで、下位ビットについて再ＡＤ変換を行う。
2019198586.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部を含む画素から出力されるアナログ信号をデジタル信号に変換する逐次比較型アナログ−デジタル変換器を備え、
逐次比較型アナログ−デジタル変換器は、帯域制限機能を持つプリアンプを有する、
撮像素子。
【請求項２】
逐次比較型アナログ−デジタル変換器は、
容量素子を用いてアナログ−デジタル変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするデジタル−アナログ変換器を有し、
デジタル−アナログ変換器は、再度アナログ−デジタル変換を行うための複数の容量素子を余分に持っており、全ビットについてアナログ−デジタル変換を行った後に、再度アナログ−デジタル変換を行う、
請求項１に記載の撮像素子。
【請求項３】
逐次比較型アナログ−デジタル変換器は、
容量素子を用いてアナログ−デジタル変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするデジタル−アナログ変換器を有し、
デジタル−アナログ変換器は、下位ビットの容量素子の一つが複数の容量素子から構成されており、全ビットについてアナログ−デジタル変換を行った後に、複数の容量素子の各々に、少なくとも第１基準電圧〜第４基準電圧が選択的に与えられることで、下位ビットについて再度アナログ−デジタル変換を行う、
請求項１に記載の撮像素子。
【請求項４】
プリアンプは、少なくとも再度アナログ−デジタル変換を行う期間で帯域制限を行う、
請求項２に記載の撮像素子。
【請求項５】
プリアンプは、再度アナログ−デジタル変換を行う期間でのみ帯域制限を行う、
請求項２に記載の撮像素子。
【請求項６】
プリアンプは、負荷の抵抗を変更することによって帯域制限を行う、
請求項１に記載の撮像素子。
【請求項７】
プリアンプは、出力の対地容量を変化させることによって帯域制限を行う、
請求項１に記載の撮像素子。
【請求項８】
プリアンプは、差動出力間に容量を追加することによって帯域制限を行う、
請求項１に記載の撮像素子。
【請求項９】
プリアンプは、出力ノードに接続された可変容量ダイオードを有し、可変容量ダイオードの容量を制御することによって帯域制限を行う、
請求項１に記載の撮像素子。
【請求項１０】
プリアンプは、電流源バイアス、もしくは、駆動する電流源数を制御することによって帯域制限を行う、
請求項１に記載の撮像素子。
【請求項１１】
光電変換部を含む画素から出力されるアナログ信号をデジタル信号に変換する逐次比較型アナログ−デジタル変換器を備え、
逐次比較型アナログ−デジタル変換器は、
容量素子を用いてアナログ−デジタル変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするデジタル−アナログ変換器を有し、
デジタル−アナログ変換器は、下位ビットの容量素子の一つが複数の容量素子から構成されており、全ビットについてアナログ−デジタル変換を行った後に、複数の容量素子の各々に、少なくとも第１基準電圧〜第４基準電圧が選択的に与えられることで、下位ビットについて再度アナログ−デジタル変換を行う、
撮像素子。
【請求項１２】
デジタル−アナログ変換器は、複数の容量素子の各々に、少なくとも第１基準電圧〜第４基準電圧を順に与えるスイッチ群を、複数の容量素子毎に有する、
請求項１１に記載の撮像素子。
【請求項１３】
光電変換部を含む画素から出力されるアナログ信号をデジタル信号に変換する逐次比較型アナログ−デジタル変換器を備え、
逐次比較型アナログ−デジタル変換器は、帯域制限機能を持つプリアンプを有する、
撮像素子を有する電子機器。
【請求項１４】
逐次比較型アナログ−デジタル変換器は、
容量素子を用いてアナログ−デジタル変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするデジタル−アナログ変換器を有し、
デジタル−アナログ変換器は、下位ビットの容量素子の一つが複数の容量素子から構成されており、全ビットについてアナログ−デジタル変換を行った後に、複数の容量素子の各々に、少なくとも第１基準電圧〜第４基準電圧が選択的に与えられることで、下位ビットについて再度アナログ−デジタル変換を行う、
請求項１３に記載の電子機器。
【請求項１５】
光電変換部を含む画素から出力されるアナログ信号をデジタル信号に変換する逐次比較型アナログ−デジタル変換器を備え、
逐次比較型アナログ−デジタル変換器は、
容量素子を用いてアナログ−デジタル変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするデジタル−アナログ変換器を有し、
デジタル−アナログ変換器は、下位ビットの容量素子の一つが複数の容量素子から構成されており、全ビットについてアナログ−デジタル変換を行った後に、複数の容量素子の各々に、少なくとも第１基準電圧〜第４基準電圧が選択的に与えられることで、下位ビットについて再度アナログ−デジタル変換を行う、
撮像素子を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像素子及び電子機器に関する。
【背景技術】
【０００２】
撮像素子には、画素から出力されるアナログ信号（画素信号）をデジタル信号に変換するアナログ−デジタル変換器が搭載されており、当該アナログ−デジタル変換器として、逐次比較（ＳＡＲ：Successive Approximation Resistor）型アナログ−デジタル変換器が用いられている（例えば、特許文献１参照）。逐次比較型アナログ−デジタル変換器には、低ノイズで高速にアナログ−デジタル変換を行うことができる利点がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−４６３１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示は、より低ノイズでアナログ−デジタル変換を行うことができる逐次比較型アナログ−デジタル変換器を備える撮像素子、及び、当該撮像素子を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記の目的を達成するための本開示の第１の態様に係る撮像素子は、
光電変換部を含む画素から出力されるアナログ信号をデジタル信号に変換する逐次比較型アナログ−デジタル変換器を備え、
逐次比較型アナログ−デジタル変換器は、帯域制限機能を持つプリアンプを有する。第１の態様に係る撮像素子は、電子機器に用いることができる。【０００６】
上記の目的を達成するための本開示の第２の態様に係る撮像素子は、
光電変換部を含む画素から出力されるアナログ信号をデジタル信号に変換する逐次比較型アナログ−デジタル変換器を備え、
逐次比較型アナログ−デジタル変換器は、
容量素子を用いてアナログ−デジタル変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするデジタル−アナログ変換器を有し、
デジタル−アナログ変換器は、下位ビットの容量素子の一つが複数の容量素子から構成されており、全ビットについてアナログ−デジタル変換を行った後に、複数の容量素子の各々に、少なくとも第１基準電圧〜第４基準電圧が選択的に与えられることで、下位ビットについて再度アナログ−デジタル変換を行う。第２の態様に係る撮像素子は、電子機器に用いることができる。
【図面の簡単な説明】
【０００７】
【図１】図１は、本開示の撮像素子の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。
【図２】図２は、画素の回路構成の一例を示す回路図である。
【図３】図３は、平置型のチップ構造の概略を示す平面図である。
【図４】図４は、積層型のチップ構造の概略を示す分解斜視図である。
【図５】図５は、再アナログ−デジタル変換についての説明図である。
【図６】図６は、実施例１に係る逐次比較型アナログ−デジタル変換器の構成を示すブロック図である。
【図７】図７は、実施例１に係る逐次比較型アナログ−デジタル変換器における、ＳＡＲバイナリ容量アレイ部、再ＡＤ変換用容量アレイ部、スイッチマトリクス部、及び、基準電圧生成部の具体的な回路構成を示す回路図である。
【図８】図８Ａは、プリアンプにおける帯域制限機能の第１例を示す回路図であり、図８Ｂは、プリアンプにおける帯域制限機能の第２例を示す回路図である。
【図９】図９Ａは、プリアンプにおける帯域制限機能の第３例を示す回路図であり、図９Ｂは、プリアンプにおける帯域制限機能の第４例を示す回路図である。
【図１０】図１０は、実施例２に係る逐次比較型アナログ−デジタル変換器の回路構成を示す回路図である。
【図１１】図１１は、実施例３に係る逐次比較型アナログ−デジタル変換器の回路構成を示す回路図である。
【図１２】図１２は、実施例４に係る逐次比較型アナログ−デジタル変換器の回路構成を示す回路図である。
【図１３】図１３は、本開示に係る技術の適用例を示す図である。
【図１４】図１４は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。
【図１５】図１５は、本開示に係る技術を適用した間接ＴＯＦ方式距離画像センサのシステム構成の一例を示すブロック図である。
【図１６】図１６は、本開示に係る技術を適用した間接ＴＯＦ方式距離画像センサにおける画素の回路構成の一例を示す回路図である。
【図１７】図１７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【図１８】図１８は、撮像部の設置位置の例を示す図である。
【発明を実施するための形態】
【０００８】
以下、本開示に係る技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示に係る技術は実施形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の撮像素子及び電子機器、全般に関する説明
２．本開示の撮像素子
２−１．ＣＭＯＳイメージセンサの構成例
２−２．画素の構成例
２−３．チップ構造
２−３−１．平置型のチップ構造（所謂、平置構造）
２−３−２．積層型のチップ構造（所謂、積層構造）
３．本開示の実施形態
３−１．実施例１
３−２．実施例２
３−３．実施例３
３−４．実施例４
４．変形例
５．応用例
６．本開示に係る技術の適用例
６−１．本開示の電子機器（撮像装置の例）
６−２．間接ＴＯＦ方式距離画像センサへの適用
６−２−１．システム構成例
６−２−２．画素の構成例
６−３．移動体への応用例
７．本開示がとることができる構成
【０００９】
＜本開示の撮像素子及び電子機器、全般に関する説明＞
本開示の第１の態様に係る撮像素子及び電子機器にあっては、逐次比較型アナログ−デジタル変換器について、容量素子を用いてアナログ−デジタル変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするデジタル−アナログ変換器を有する構成とすることができる。デジタル−アナログ変換器については、再度アナログ−デジタル変換を行うための複数の容量素子を余分に持つ構成、あるいは、下位ビットの容量素子の一つが複数の容量素子から成る構成とすることができる。そして、デジタル−アナログ変換器は、全ビットについてアナログ−デジタル変換を行った後に、下位ビットについて再度アナログ−デジタル変換を行う、あるいは、全ビットについてアナログ−デジタル変換を行った後に、複数の容量素子の各々に、少なくとも第１基準電圧〜第４基準電圧が選択的に与えられることで、下位ビットについて再度アナログ−デジタル変換を行う構成とすることができる。
【００１０】
上述した好ましい構成を含む本開示の撮像素子及び電子機器にあっては、プリアンプについて、少なくとも再度アナログ−デジタル変換を行う期間で帯域制限を行う構成、あるいは、再度アナログ−デジタル変換を行う期間でのみ帯域制限を行う構成とすることができる。
【００１１】
また、上述した好ましい構成を含む本開示の撮像素子及び電子機器にあっては、プリアンプについて、負荷の抵抗を変更することによって帯域制限を行う、あるいは、電流源バイアス、もしくは、駆動する電流源数を制御することによって帯域制限を行う構成とすることができる。あるいは又、出力の対地容量を変化させることによって帯域制限を行う構成とすることができる。あるいは又、プリアンプについて、出力ノードに接続された可変容量ダイオードを有する構成とし、可変容量ダイオードの容量を制御することによって帯域制限を行う構成とすることができる。
【００１２】
本開示の第２の態様に係る撮像素子及び電子機器にあっては、デジタル−アナログ変換器について、複数の容量素子の各々に、少なくとも第１基準電圧〜第４基準電圧を順に与えるスイッチ群を、複数の容量素子毎に有する構成とすることができる。
【００１３】
＜本開示の撮像素子＞
本開示に係る技術が適用される、本開示の撮像素子の基本的な構成について説明する。ここでは、撮像素子として、Ｘ−Ｙアドレス方式の撮像素子の一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。
【００１４】
［ＣＭＯＳイメージセンサの構成例］
図１は、本開示の撮像素子の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。
【００１５】
本例に係るＣＭＯＳイメージセンサ１は、光電変換部を含む画素２が行方向及び列方向に、即ち、行列状に２次元配置されて成る画素アレイ部１１、及び、当該画素アレイ部１１の周辺回路部を有する構成となっている。ここで、行方向とは、画素行の画素２の配列方向（所謂、水平方向）を言い、列方向とは、画素列の画素２の配列方向（所謂、垂直方向）を言う。画素２は、光電変換を行うことにより、受光した光量に応じた光電荷を生成し、蓄積する。
【００１６】
画素アレイ部１１の周辺回路部は、例えば、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、水平転送走査部１５、信号処理部１６、及び、タイミング制御部１７等によって構成されている。
【００１７】
画素アレイ部１１において、行列状の画素配列に対し、画素行毎に画素駆動線３１1〜３１m（以下、総称して「画素駆動線３１」と記述する場合がある）が行方向に沿って配線されている。また、画素列毎に垂直信号線３２1〜３２n（以下、総称して「垂直信号線３２」と記述する場合がある）が列方向に沿って配線されている。画素駆動線３１は、画素２から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動線３１について１本の配線として図示しているが、１本に限られるものではない。画素駆動線３１の一端は、行選択部１２の各行に対応した出力端に接続されている。
【００１８】
以下に、画素アレイ部１１の周辺回路部の各回路部、即ち、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、水平転送走査部１５、信号処理部１６、及び、タイミング制御部１７について説明する。
【００１９】
行選択部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２の選択に際して、画素行の走査や画素行のアドレスを制御する。この行選択部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
【００２０】
読出し走査系は、画素２から画素信号を読み出すために、画素アレイ部１１の画素２を行単位で順に選択走査する。画素２から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
【００２１】
この掃出し走査系による掃出し走査により、読出し行の画素２の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００２２】
定電流源部１３は、画素列毎に垂直信号線３２1〜３２nの各々に接続された、例えばＭＯＳトランジスタから成る複数の電流源Ｉを備えており、行選択部１２によって選択走査された画素行の各画素２に対し、垂直信号線３２1〜３２nの各々を通してバイアス電流を供給する。
【００２３】
アナログ−デジタル変換部１４は、画素アレイ部１１の画素列に対応して設けられた、例えば、画素列毎に設けられた複数のアナログ−デジタル変換器の集合から成る。アナログ−デジタル変換部１４は、画素列毎に垂直信号線３２1〜３２nの各々を通して出力されるアナログの画素信号を、Ｎビットのデジタル信号に変換する列並列型のアナログ−デジタル変換部である。
【００２４】
水平転送走査部１５は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２の信号の読出しに際して、画素列の走査や画素列のアドレスを制御する。この水平転送走査部１５による制御の下に、アナログ−デジタル変換部１４でデジタル信号に変換された画素信号が画素列単位で水平転送線１８に読み出される。
【００２５】
信号処理部１６は、水平転送線１８を通して供給されるデジタルの画素信号に対して、所定の信号処理を行い、２次元の画像データを生成する。所定の信号処理としては、ノイズ除去処理、例えばＣＤＳ（Correlated Double Sampling;相関二重サンプリング）処理などを例示することができる。ＣＤＳ処理では、選択行の各画素２から出力されるリセットレベルと信号レベルとを取り込み、これらのレベル差を取ることによって１行分の画素の信号を得るとともに、画素２の固定パターンノイズを除去する処理が行われる。信号処理部１６は、生成した画像データを、本ＣＭＯＳイメージセンサ１の出力信号として後段の装置に出力する。
【００２６】
タイミング制御部１７は、各種のタイミング信号、クロック信号、及び、制御信号等を生成し、これら生成した信号を基に、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、水平転送走査部１５、及び、信号処理部１６等の駆動制御を行う。
【００２７】
［画素の回路構成例］
図２は、画素２の回路構成の一例を示す回路図である。画素２は、光電変換部として、例えば、フォトダイオード２１を有している。画素２は、フォトダイオード２１に加えて、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する画素構成となっている。
【００２８】
尚、ここでは、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタとして、例えばＮチャネルのＭＯＳ型電界効果トランジスタ（Field effect transistor：ＦＥＴ）を用いている。但し、ここで例示した４つのトランジスタ２２〜２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００２９】
この画素２に対して、先述した画素駆動線３１として、複数の画素駆動線が同一画素行の各画素２に対して共通に配線されている。これら複数の画素駆動線は、行選択部１２の各画素行に対応した出力端に画素行単位で接続されている。行選択部１２は、複数の画素駆動線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
【００３０】
フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。ここで、増幅トランジスタ２４のゲート電極が電気的に繋がった領域は、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤである。フローティングディフュージョンＦＤは、電荷を電圧に変換する電荷電圧変換部である。
【００３１】
転送トランジスタ２２のゲート電極には、高レベル（例えば、ＶDDレベル）がアクティブとなる転送信号ＴＲＧが行選択部１２から与えられる。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された光電荷をフローティングディフュージョンＦＤに転送する。
【００３２】
リセットトランジスタ２３は、高電位側電源電圧ＶDDのノードとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ２３のゲート電極には、高レベルがアクティブとなるリセット信号ＲＳＴが行選択部１２から与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、フローティングディフュージョンＦＤの電荷を電圧ＶDDのノードに捨てることによってフローティングディフュージョンＦＤをリセットする。
【００３３】
増幅トランジスタ２４は、ゲート電極がフローティングディフュージョンＦＤに、ドレイン電極が高電位側電源電圧ＶDDのノードにそれぞれ接続されている。増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソース電極が選択トランジスタ２５を介して垂直信号線３２に接続される。そして、増幅トランジスタ２４と、垂直信号線３２の一端に接続される電流源Ｉとは、フローティングディフュージョンＦＤの電圧を垂直信号線３２の電位に変換するソースフォロワを構成している。
【００３４】
選択トランジスタ２５は、ドレイン電極が増幅トランジスタ２４のソース電極に接続され、ソース電極が垂直信号線３２に接続されている。選択トランジスタ２５のゲート電極には、高レベルがアクティブとなる選択信号ＳＥＬが行選択部１２から与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、画素２を選択状態として増幅トランジスタ２４から出力される信号を垂直信号線３２に伝達する。
【００３５】
尚、選択トランジスタ２５については、高電位側電源電圧ＶDDのノードと増幅トランジスタ２４のドレイン電極との間に接続する回路構成を採ることもできる。また、本例では、画素２の画素回路として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５から成る、即ち４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の構成とすることもできる。
【００３６】
［チップ構造］
上記の構成のＣＭＯＳイメージセンサ１のチップ（半導体集積回路）構造としては、平置型のチップ構造及び積層型のチップ構造を例示することができる。平置型のチップ構造及び積層型のチップ構造のいずれのＣＭＯＳイメージセンサ１においても、画素２について、配線層が配される側の基板面を表面（正面）とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることができる。以下に、平置型のチップ構造及び積層型のチップ構造について説明する。
【００３７】
・平置型のチップ構造
図３は、ＣＭＯＳイメージセンサ１の平置型のチップ構造の概略を示す平面図である。図３に示すように、平置型のチップ構造、所謂、平置構造は、画素２が行列状に配置されて成る画素アレイ部１１と同じ半導体基板４１上に、画素アレイ部１１の周辺の回路部分を形成した構造となっている。具体的には、画素アレイ部１１と同じ半導体基板４１上に、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、水平転送走査部１５、信号処理部１６、及び、タイミング制御部１７等が形成されている。
【００３８】
・積層型のチップ構造
図４は、ＣＭＯＳイメージセンサ１の積層型のチップ構造の概略を示す分解斜視図である。図４に示すように、積層型のチップ構造、所謂、積層構造は、第１半導体基板４２及び第２半導体基板４３の少なくとも２つの半導体基板が積層された構造となっている。この積層構造において、画素アレイ部１１は、１層目の第１半導体基板４２に形成される。また、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、水平転送走査部１５、信号処理部１６、及び、タイミング制御部１７等の回路部分は、２層目の第２半導体基板４３に形成される。そして、１層目の第１半導体基板４２と２層目の第２半導体基板４３とは、ビア（ＶＩＡ）やＣｕ−Ｃｕ接続などの接続部４４を通して電気的に接続される。
【００３９】
この積層構造のＣＭＯＳイメージセンサ１によれば、第１半導体基板４２として画素アレイ部１１を形成できるだけの大きさ（面積）のもので済むため、１層目の第１半導体基板４２のサイズ（面積）、ひいては、チップ全体のサイズを小さくできる。更に、１層目の第１半導体基板４２には画素２の作製に適したプロセスを適用でき、２層目の第２半導体基板４３には回路部分の作製に適したプロセスを適用できるため、ＣＭＯＳイメージセンサ１の製造に当たって、プロセスの最適化を図ることができるメリットもある。特に、回路部分の作製に当たっては、先端プロセスの適用が可能になる。
【００４０】
尚、ここでは、第１半導体基板４２及び第２半導体基板４３が積層されて成る２層構造の積層構造を例示したが、積層構造としては、２層構造に限られるものではなく、３層以上の構造とすることもできる。そして、３層以上の積層構造の場合、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、水平転送走査部１５、信号処理部１６、及び、タイミング制御部１７等の回路部分については、２層目以降の半導体基板に分散して形成することができる。
【００４１】
＜本開示の実施形態＞
上記の構成のＣＭＯＳイメージセンサ１において、列並列アナログ−デジタル変換部１４におけるアナログ−デジタル変換器として、シングルスロープ型アナログ−デジタル変換器や逐次比較型アナログ−デジタル変換器などを例示することができる。但し、本実施形態では、アナログ−デジタル変換速度の点でシングルスロープ型アナログ−デジタル変換器よりも優れている逐次比較型アナログ−デジタル変換器を、列並列アナログ−デジタル変換部１４におけるアナログ−デジタル変換器として用いることとする。逐次比較型アナログ−デジタル変換器については、画素アレイ部１１が画素列に対して画素列の単位で設けてもよいし、複数の画素列の単位で設けてもよい。
【００４２】
逐次比較型アナログ−デジタル変換器では、２分探索（バイナリサーチ）の原理によってアナログ−デジタル変換が行われる。この逐次比較によるアナログ−デジタル変換の際に、アナログ入力電圧ＶINと比較基準のアナログ電圧Ｖrefとを比較するコンパレータにおいて、回路ノイズの影響によって判定エラーを起こす可能性がある。そのため、Ｎビットの分解能を持つ逐次比較型アナログ−デジタル変換器では、全ビットについての逐次比較によるアナログ−デジタル変換を行った後に、図５に示すように、下位ビットについて再度アナログ−デジタル変換（以下、「再ＡＤ変換」と記述する場合がある）を行う期間を設けている。そして、再ＡＤ変換において、下位ビットについて再度アナログ−デジタル変換を行うことにより、回路ノイズを低減し、当該回路ノイズの影響によってコンパレータで判定エラーが発生する確率を下げ、正解値に近付けるようにしている。
【００４３】
本実施形態では、逐次比較型アナログ−デジタル変換器において、更に回路ノイズを低減し、より低ノイズでアナログ−デジタル変換を行うことができるようにすることを特徴としている。具体的には、逐次比較型アナログ−デジタル変換器の入力段にプリアンプを設け、再ＡＤ変換時にプリアンプにおいて帯域制限を行うことを特徴としている。これにより、特性に悪影響を与えることなく、ノイズを平均化し、回路ノイズを小さくすることができるため、回路ノイズの影響によってコンパレータで判定エラーが発生する確率を更に下げることができる。その結果、アナログ−デジタル変換後のデジタル値を正解値に近付けることができる。
【００４４】
また、逐次比較型アナログ−デジタル変換器では、アナログ入力電圧ＶINの比較基準となるアナログ電圧Ｖrefを生成するために、電荷再配分の原理を採用した容量性ＤＡＣ（デジタル−アナログ変換器）が用いられている。この容量性ＤＡＣにおいて、全ビットについての通常の逐次比較期間に使用する容量アレイ部の容量素子の一つを、複数の容量素子で構成し、コンパレータの判定結果に応じて再度供給する基準電圧の値を切り替えることによって再ＡＤ変換を行うようにする。
【００４５】
このように、コンパレータの判定結果を容量性ＤＡＣへフィードバックすることで、冗長性をもって再ＡＤ変換を行うことができる。そして、通常の逐次比較期間に使用する容量素子の一つ、具体的には、最下位ビットの容量素子を複数の容量素子で構成し、これら複数の容量素子を用いて再ＡＤ変換を行うようすることで、容量素子を追加しなくても、換言すれば、回路規模を大きくすることなく、再ＡＤ変換を行うことができる。
【００４６】
すなわち、容量性ＤＡＣを構成する容量素子の増加がないため、小面積で、再ＡＤ変換を行うことができる、低ノイズの逐次比較型アナログ−デジタル変換器を実現できる。これは、画素列毎にアナログ−デジタル変換器を搭載するＣＭＯＳイメージセンサ１において、例えば、多画素化に伴って画素ピッチが狭くなり、アナログ−デジタル変換器の配置スペースが制約される場合に特に有用なものとなる。尚、帯域制限によって信号が高速に応答できなくなるセトリングエラーについては、冗長性をもった再ＡＤ変換で吸収できるため特性劣化を招くことはない。
【００４７】
以下に、逐次比較型アナログ−デジタル変換器において、回路ノイズを低減し、より低ノイズでアナログ−デジタル変換を行うことができるようにするための本実施形態の具体的な実施例について説明する。
【００４８】
[実施例１]
実施例１に係る逐次比較型アナログ−デジタル変換器の構成を図６に示す。図６に示すように、実施例１に係る逐次比較型アナログ−デジタル変換器５０は、プリアンプ５１、コンパレータ５２、ＳＡＲロジック部５３、ＳＡＲバイナリ容量アレイ部５４、再ＡＤ変換用容量アレイ部５５、スイッチマトリクス部５６、基準電圧生成部５７、及び、リセットスイッチ５８ａ，５８ｂを有する構成となっている。
【００４９】
図１において、画素アレイ部１１の各画素２から垂直信号線３２1〜３２nを通して出力されるアナログ画素信号は、アナログ入力電圧ＶINとして逐次比較型アナログ−デジタル変換器５０に入力される。そして、ＣＤＳ処理として、選択行の各画素２から出力されるリセット時のノイズ量を容量素子５９にサンプリングし、リセットレベルのアナログ−デジタル変換結果と、信号レベルのアナログ−デジタル変換結果とを引くことでリセット時のノイズ量をキャンセルすることが可能となる。
【００５０】
プリアンプ５１は、容量素子５９を通して供給されるアナログ入力電圧ＶINを非反転（＋）入力とし、比較基準のアナログ電圧Ｖrefを反転（−）入力とする。比較基準のアナログ電圧Ｖrefは、後述するように、アナログ−デジタル変換後のデジタル値をアナログ値に変換することによって生成される。プリアンプ５１は、帯域を制限する機能（帯域制限機能）を持っている。プリアンプ５１の帯域制限機能の詳細については後述する。
【００５１】
コンパレータ５２は、コンパレータクロック（ＣＬＫ）に同期して、プリアンプ５１を通して供給されるアナログ入力電圧ＶINと、比較基準のアナログ電圧Ｖrefとの大小を比較し、その比較結果をＳＡＲロジック部５３に供給する。コンパレータ５２は、例えば、比較結果を差動出力としてＳＡＲロジック部５３に供給する。
【００５２】
ＳＡＲロジック部５３は、Ｎビットの逐次比較レジスタであり、コンパレータクロックに同期して、各ビット毎にコンパレータ５２の比較結果を格納し、アナログ−デジタル変換後のデジタル値として出力する。そして、ＳＡＲロジック部５３は、Ｎビットのデジタル値をスイッチマトリクス部５６に供給するとともに、プリアンプ５１に対して帯域制限のための制御信号Ｓを供給する。
【００５３】
ＳＡＲバイナリ容量アレイ部５４、再ＡＤ変換用容量アレイ部５５、及び、スイッチマトリクス部５６は、電荷再配分の原理を採用したＮビットの容量性ＤＡＣ（デジタル−アナログ変換器）６０を構成している。そして、この容量性ＤＡＣ６０において、基準電圧生成部５７で生成される基準電圧を用いて、ＳＡＲロジック部５３から出力されるＮビットのデジタル値をアナログ値、即ち、コンパレータ５２で比較基準として用いるアナログ電圧Ｖrefに変換する処理が行われる。
【００５４】
基準電圧生成部５７は、容量性ＤＡＣ６０においてデジタル値をアナログ値に変換する際に用いる基準電圧（参照電圧）を生成する。より具体的には、実施例１に係る逐次比較型アナログ−デジタル変換器５０では、再ＡＤ変換用容量アレイ部５５が設けられていることから、基準電圧生成部５７は、再ＡＤ変換用容量アレイ部５５でも用いるためのマルチ基準電圧を生成する構成となっている。基準電圧生成部５７の具体的な構成については後述する。
【００５５】
リセットスイッチ５８ａ，５８ｂは、各一端がプリアンプ５１の非反転（＋）入力端及び反転（−）入力端に接続され、各他端にリセット電圧が印加されている。そして、リセットスイッチ５８ａ，５８ｂは、リセットクロック（ＣＬＫ）に応答してオン（閉）状態になることにより、プリアンプ５１の非反転入力端及び反転入力端の各電位をリセット電圧にリセットし、初期化する。
【００５６】
実施例１に係る逐次比較型アナログ−デジタル変換器５０における、ＳＡＲバイナリ容量アレイ部５４、再ＡＤ変換用容量アレイ部５５、スイッチマトリクス部５６、及び、基準電圧生成部５７の具体的な回路構成を図７に示す。
【００５７】
ＳＡＲバイナリ容量アレイ部５４は、容量素子Ｃ2〜容量素子Ｃ9から構成されている。容量素子Ｃ2〜容量素子Ｃ9の各容量値は、単位容量値Ｃの２のべき乗倍に重み付けされたバイナリ重み付け値を持っている。すなわち、容量素子Ｃ2〜容量素子Ｃ9の各容量値は、２Ｃ〜６４Ｃに設定されている。
【００５８】
再ＡＤ変換用容量アレイ部５５は、容量素子Ｃ1-0〜容量素子Ｃ1-3から構成されている。容量素子Ｃ1-0〜容量素子Ｃ1-3の各容量値は、単位容量値Ｃに設定されている。但し、単位容量値Ｃの設定に限られるものではなく、合算値が容量素子Ｃ1となる組み合わせであればどのような容量値であってもよい。再ＡＤ変換用容量アレイ部５５は、全ビットについての通常の逐次比較によるアナログ−デジタル変換の際に、ＳＡＲバイナリ容量アレイ部５４の最下位ビットの容量素子Ｃ1として用いられる。すなわち、再ＡＤ変換用容量アレイ部５５は、通常の逐次比較期間に使用する最下位ビットの容量素子Ｃ1を、複数の容量素子Ｃ1-0〜Ｃ1-3で構成して再ＡＤ変換に用いる構成となっている。
【００５９】
以上により、ＳＡＲバイナリ容量アレイ部５４及び再ＡＤ変換用容量アレイ部５５から成る容量アレイ部は、アナログ−デジタル変換後のデジタル値のビット数（即ち、出力ビット数）以上の容量素子、具体的には、容量素子Ｃ2〜容量素子Ｃ9、及び、容量素子Ｃ1-0〜Ｃ1-3から構成されることなる。
【００６０】
スイッチマトリクス部５６は、ＳＡＲバイナリ容量アレイ部５４の容量素子Ｃ2〜容量素子Ｃ9にそれぞれ接続されたスイッチ群、及び、再ＡＤ変換用容量アレイ部５５の容量素子Ｃ1-0〜容量素子Ｃ1-3にそれぞれ接続されたスイッチ群によって構成されている。そして、ＳＡＲバイナリ容量アレイ部５４に対応する各スイッチ群は、それぞれ３個のスイッチから成る。すなわち、ＳＡＲバイナリ容量アレイ部５４の容量素子Ｃ2〜容量素子Ｃ9には、スイッチが３個ずつ接続されている。また、再ＡＤ変換用容量アレイ部５５に対応する各スイッチ群も、それぞれ３個のスイッチから成る。すなわち、再ＡＤ変換用容量アレイ部５５の容量素子Ｃ1-0〜容量素子Ｃ1-3にも、スイッチが３個ずつ接続されている。
【００６１】
基準電圧生成部５７は、電源ＶDDに接続されたトランジスタＴｒ、並びに、当該トランジスタに対して直列に接続された複数の抵抗素子及びこれらの抵抗素子の共通接続ノードに適宜接続された抵抗素子から成る抵抗素子群から構成され、グローバル基準電圧ＶREFに基づいてマルチ基準電圧を生成する。
【００６２】
具体的には、直列接続の抵抗素子群の中間ノードからセンター基準電圧ＶRC（＝ＶREF／２）を導出する。直列接続の抵抗素子群のトランジスタＴｒ側のノードと中間ノードとの間の各ノードから、トップ基準電圧ＶRT0（＝ＶRC＋ＶREF／２）、基準電圧ＶRT1（＝ＶRC＋ＶREF／８）を導出し、更に、基準電圧ＶRT2（＝ＶRC＋ＶREF／３２）を導出する。また、直列接続の抵抗素子群の最端部のノードと中間ノードとの間の各ノードから、ボトム基準電圧ＶRB0（＝ＶRC−ＶREF／２）を導出し、更に、基準電圧ＶRB1（＝ＶRC−ＶREF／８）、及び、基準電圧ＶRB2（＝ＶRC−ＶREF／３２）を導出する。
【００６３】
基準電圧生成部５７で生成されたマルチ基準電圧は、スイッチマトリクス部５６の各ビットに対応した各スイッチ群に供給される。具体的には、センター基準電圧ＶRCは、ＳＡＲバイナリ容量アレイ部５４及び再ＡＤ変換用容量アレイ部５５に対応する各スイッチ群における３個のスイッチの真ん中のスイッチに共通に供給される。
【００６４】
トップ基準電圧ＶRT0は、ＳＡＲバイナリ容量アレイ部５４の容量素子Ｃ5〜容量素子Ｃ9に対応する各３個のスイッチの一方側のスイッチに共通に供給される。基準電圧ＶRT1は、ＳＡＲバイナリ容量アレイ部５４の容量素子Ｃ2〜容量素子Ｃ4に対応する各３個のスイッチの一方側のスイッチに共通に供給される。基準電圧ＶRT2は、再ＡＤ変換用容量アレイ部５５の容量素子Ｃ1-0〜容量素子Ｃ1-3に対応する各３個のスイッチの一方側のスイッチに共通に供給される。
【００６５】
ボトム基準電圧ＶRB0は、ＳＡＲバイナリ容量アレイ部５４の容量素子Ｃ5〜容量素子Ｃ9に対応する各３個のスイッチの他方側のスイッチに共通に供給される。基準電圧ＶRB1は、ＳＡＲバイナリ容量アレイ部５４の容量素子Ｃ2〜容量素子Ｃ4に対応する各３個のスイッチの他方側のスイッチに共通に供給される。基準電圧ＶRB2は、再ＡＤ変換用容量アレイ部５５の容量素子Ｃ1-0〜容量素子Ｃ1-3に対応する各３個のスイッチの他方側のスイッチに共通に供給される。
【００６６】
スイッチマトリクス部５６において、全ビットについての通常の逐次比較によるアナログ−デジタル変換期間、及び、これに続く再ＡＤ変換期間で、ＳＡＲバイナリ容量アレイ部５４及び再ＡＤ変換用容量アレイ部５５の各容量素子に対応して設けられた各スイッチ群の３個のスイッチは、次のような動作を行うことになる。
【００６７】
すなわち、通常の逐次比較時には、容量素子Ｃ5〜容量素子Ｃ9に対応する各スイッチ群の３個のスイッチは、トップ基準電圧ＶRT0（＝ＶRC＋ＶREF／２）−センター基準電圧ＶRC（＝ＶREF／２）−ボトム基準電圧ＶRB0（＝ＶRC−ＶREF／２）の切り替え動作を行う。容量素子Ｃ2〜容量素子Ｃ4に対応する各スイッチ群の３個のスイッチは、基準電圧ＶRT1（＝ＶRC＋ＶREF／８）−センター基準電圧ＶRC−基準電圧ＶRB1（＝ＶRC−ＶREF／８）の切り替え動作を行う。容量素子Ｃ1-0〜容量素子Ｃ1-3に対応する各３個のスイッチは、容量素子Ｃ1-0〜容量素子Ｃ1-3を同時に駆動することにより、容量値４Ｃの容量素子Ｃ1とする。
【００６８】
再ＡＤ変換時には、通常の逐次比較期間に使用した最下位ビットの容量素子Ｃ1に相当する複数の容量素子Ｃ1-0〜容量素子Ｃ1-3に対応する各３個のスイッチは、容量素子Ｃ1-0〜容量素子Ｃ1-3の各々に対して順に基準電圧ＶRT2−センター基準電圧ＶRC−基準電圧ＶRB2の切り替え動作を行う。再ＡＤ変換を行うことにより、ノイズを平均化し、回路ノイズを小さくすることができる。その結果、回路ノイズの影響によってコンパレータ５２で判定エラーが発生する確率を下げることができるため、アナログ−デジタル変換後のデジタル値を正解値に近付けることができる。
【００６９】
上述したように、実施例１に係る逐次比較型アナログ−デジタル変換器５０は、全ビットについての通常の逐次比較によるアナログ−デジタル変換後、下位ビットについて再ＡＤ変換を行うための再ＡＤ変換用容量アレイ部５５を備えている。そして、通常の逐次比較期間に使用する容量素子Ｃ1を、複数の容量素子Ｃ1-0〜Ｃ1-3で構成して再ＡＤ変換に用いるようにするとともに、その容量素子アレイを駆動する専用のスイッチ群を介して基準電圧を供給する構成となっている。従って、再ＡＤ変換のために新たに容量素子を追加する必要が無いため、小面積で、再ＡＤ変換を行うことができる、低ノイズの逐次比較型アナログ−デジタル変換器５０を実現できる。
【００７０】
（帯域制限機能について）
続いて、帯域制限機能を持つプリアンプ５１について説明する。プリアンプ５１は、ＳＡＲロジック部５３による制御の下、ＳＡＲロジック部５３から供給される制御信号Ｓに応答して帯域制限を行う。プリアンプ５１の帯域制限については、図５において、少なくとも再ＡＤ変換期間で行うようにすることもできるし、再ＡＤ変換期間でのみ行うようにすることもできる。
【００７１】
帯域制限については、後段のコンパレータ５２においても実現することができるが、コンパレータ５２で帯域制限を行うようにすると、アナログ−デジタル変換速度が遅くなってしまう。従って、アナログ−デジタル変換速度の観点から、コンパレータ５２の前にプリアンプ５１を配置し、当該プリアンプ５１にて帯域制限を行うことが重要であり、帯域制限によってノイズを平均化できるため、回路ノイズを低減し、低ノイズ化を図ることができる。
【００７２】
以下に、プリアンプ５１における帯域制限機能の具体例について、第１例乃至第４例として説明する。
【００７３】
・第１例
プリアンプ５１における帯域制限機能の第１例を図８Ａに示す。プリアンプ５１は、例えば、差動トランジスタＱ11，Ｑ12、負荷トランジスタＱ13，Ｑ14、及び、可変電流源Ｉを有する構成となっている。差動トランジスタＱ11，Ｑ12は、例えばＰチャネルの電界効果トランジスタから成り、ソース電極が共通に接続されて動作を行う。
【００７４】
負荷トランジスタＱ13，Ｑ14は、例えばＮチャネルの電界効果トランジスタから成り、ゲート電極とドレイン電極とが共通に接続されたダイオード構成となっており、差動トランジスタＱ11，Ｑ12の各ドレイン電極と低電位側電源ＶSSとの間に接続されている。可変電流源Ｉは、差動トランジスタＱ11，Ｑ12のソース共通接続ノードと高電位側電源ＶDDとの間に接続されている。
【００７５】
上記の構成のプリアンプ５１では、ＳＡＲロジック部５３から供給される制御信号Ｓに応じて、可変電流源Ｉの電流を調整可能な構成となっている。そして、再ＡＤ変換時に、可変電流源Ｉによってプリアンプ５１の電流を調整し、負荷の抵抗（１／ｇｍ）を変更することによって帯域を狭めることができるため、プリアンプ５１の低ノイズ化を図ることができる。尚、電流源バイアス、もしくは、駆動する電流源数を制御することによって帯域制限を行うようにすることもできる。
【００７６】
・第２例
プリアンプ５１における帯域制限機能の第２例を図８Ｂに示す。第２例は、プリアンプ５１の差動出力の出力ノードとグランドとの間に、容量素子Ｃ11及びスイッチＳＷ11、並びに、容量素子Ｃ12及びスイッチＳＷ12をそれぞれ直列に接続した構成となっている。
【００７７】
上記の構成のプリアンプ５１では、ＳＡＲロジック部５３から供給される制御信号Ｓに応じて、スイッチＳＷ11及びスイッチＳＷ12をオン（閉）させることで、プリアンプ５１の出力の対地容量を変化させる構成となっている。そして、再ＡＤ変換時に、プリアンプ５１の出力の対地容量を変化させることによって帯域を狭めることができるため、プリアンプ５１の低ノイズ化を図ることができる。
【００７８】
・第３例
プリアンプ５１における帯域制限機能の第３例を図９Ａに示す。第３例は、プリアンプ５１の差動出力の出力ノードとグランドとの間に、容量素子Ｃ13及び抵抗素子Ｒ11、並びに、容量素子Ｃ14及び抵抗素子Ｒ12をそれぞれ直列に接続するとともに、容量素子Ｃ13及び容量素子Ｃ14の抵抗素子側の端部間にスイッチＳＷ13を接続した構成となっている。
【００７９】
上記の構成のプリアンプ５１では、ＳＡＲロジック部５３から供給される制御信号Ｓに応じて、スイッチＳＷ13をオンさせることで、プリアンプ５１の差動出力間に容量を追加する構成となっている。そして、再ＡＤ変換時に、プリアンプ５１の差動出力間に容量を追加することによって帯域を狭めることができるため、プリアンプ５１の低ノイズ化を図ることができる。
【００８０】
・第４例
プリアンプ５１における帯域制限機能の第４例を図９Ｂに示す。第４例は、プリアンプ５１の差動出力の出力ノードとグランドとの間に、可変容量ダイオード（バラクタ／バリキャップ）ＶＣ11，ＶＣ12を接続した構成となっている。
【００８１】
上記の構成のプリアンプ５１の場合、ＳＡＲロジック部５３から供給される制御信号Ｓは、可変容量ダイオードＶＣ11，ＶＣ12の容量を制御する制御電圧となる。そして、再ＡＤ変換時に、可変容量ダイオードＶＣ11，ＶＣ12の容量を制御することによって帯域を狭めることができるため、プリアンプ５１の低ノイズ化を図ることができる。
【００８２】
［実施例２］
実施例２に係る逐次比較型アナログ−デジタル変換器５０の回路構成を図１０に示す。図１０に示すように、スイッチマトリクス部５６において、再ＡＤ変換用容量アレイ部５５の容量素子Ｃ1-0〜容量素子Ｃ1-3に対応する各スイッチ群が、５個のスイッチから成る点で、３個のスイッチから成る実施例１の場合と異なっている。
【００８３】
容量素子Ｃ1-0〜容量素子Ｃ1-3に対応する各スイッチ群に、スイッチが２個ずつ追加されたことに伴って、基準電圧生成部５７は更に、基準電圧ＶRT2（＝ＶRC＋ＶREF／１６）、及び、基準電圧ＶRB2（＝ＶRC−ＶREF／１６）を生成する。基準電圧ＶRT2は、追加された２個のスイッチの一方に与えられ、基準電圧ＶRB2は、追加された２個のスイッチの他方に与えられる。
【００８４】
スイッチマトリクス部５６において、全ビットについての通常の逐次比較によるアナログ−デジタル変換時における各スイッチ群の３個のスイッチの切り替え動作は、実施例１の場合と同じである。
【００８５】
再ＡＤ変換時には、容量素子Ｃ1-0〜容量素子Ｃ1-3に対応する各５個のスイッチは、基準電圧ＶRT2（＝ＶRC＋ＶREF／１６）−基準電圧ＶRT2（＝ＶRC＋ＶREF／３２）−センター基準電圧ＶRC−基準電圧ＶRB2（＝ＶRC−ＶREF／３２）−基準電圧ＶRB2（＝ＶRC−ＶREF／１６）の切り替え動作を行う。
【００８６】
これにより、容量素子Ｃ1-0〜容量素子Ｃ1-3に、少なくとも第１基準電圧〜第４基準電圧として、２種類の基準電圧ＶRT2、センター基準電圧ＶRC、及び、２種類の基準電圧ＶRB2が選択的に与えられることで、下位ビットについて再ＡＤ変換が行われる。
【００８７】
下位ビットについて再ＡＤ変換を行うことにより、回路ノイズを低減し、当該回路ノイズの影響によってコンパレータ５２で判定エラーが発生する確率を下げることができるため、アナログ−デジタル変換後のデジタル値を正解値に近付けることができる。また、再ＡＤ変換時には、プリアンプ５１にて帯域制限を行うことにより、特性に悪影響を与えることなく、ノイズを平均化できるため、低ノイズ化を図ることができる。
【００８８】
［実施例３］
実施例３に係る逐次比較型アナログ−デジタル変換器５０の回路構成を図１１に示す。実施例３の場合、ＳＡＲバイナリ容量アレイ部５４及び再ＡＤ変換用容量アレイ部５５がそれぞれ２系統（５４ａ，５４ｂ／５５ａ，５５ｂ）設けられている。そして、ＳＡＲバイナリ容量アレイ部５４ａ，５４ｂの容量素子Ｃ5〜容量素子Ｃ9の各容量値が、実施例１及び実施例２の場合と異なっている。具体的には、容量素子Ｃ5の容量値が２Ｃ、容量素子Ｃ6の容量値が４Ｃ、容量素子Ｃ7の容量値が８Ｃ、容量素子Ｃ8の容量値が１６Ｃ、容量素子Ｃ9の容量値が３２Ｃにそれぞれ設定されている。
【００８９】
そして、スイッチマトリクス部５６において、ＳＡＲバイナリ容量アレイ部５４ａ，５４ｂの各容量素子Ｃ2〜容量素子Ｃ9に対応する各スイッチ群が２個のスイッチによって構成されている。また、再ＡＤ変換用容量アレイ部５５ａ，５５ｂの各容量素子Ｃ1-0〜容量素子Ｃ1-3に対応する各スイッチ群が、ＳＡＲバイナリ容量アレイ部５４ａ，５４ｂ側よりも２個多い、４個のスイッチによって構成されている。
【００９０】
スイッチマトリクス部５６の各スイッチに対応して、基準電圧生成部５７は、マルチ基準電圧として、トップ基準電圧ＶRT0（＝ＶREF−ＶREF／２）、基準電圧ＶRT1（＝ＶREF−ＶREF／３２）、基準電圧ＶRT2（＝ＶREF−ＶREF／１６）、及び、基準電圧ＶRT2（＝ＶREF−ＶREF／８）を生成する。
【００９１】
トップ基準電圧ＶRT0は、ＳＡＲバイナリ容量アレイ部５４ａ，５４ｂの各容量素子Ｃ2〜容量素子Ｃ9に対応する各２個のスイッチの一方に供給されるとともに、再ＡＤ変換用容量アレイ部５５ａの容量素子Ｃ1-0〜容量素子Ｃ1-3に対応する各４個のスイッチのうちの２個に供給される。基準電圧ＶRT1（＝ＶREF−ＶREF／３２）、及び、基準電圧ＶRT2（＝ＶREF−ＶREF／１６）は、再ＡＤ変換用容量アレイ部５５ａの容量素子Ｃ1-0〜容量素子Ｃ1-3に対応する各４個のスイッチのうちの残りの２個に供給される。基準電圧ＶRT2（＝ＶREF−ＶREF／８）は、ＳＡＲバイナリ容量アレイ部５４ａの各容量素子Ｃ2〜容量素子Ｃ4に対応する各２個のスイッチの他方に供給される。
【００９２】
基準電圧生成部５７は更に、マルチ基準電圧として、ボトム基準電圧ＶRB0（＝０）、基準電圧ＶRB1（＝ＶREF／３２）、基準電圧ＶRB2（＝ＶREF／１６）、及び、基準電圧ＶRB2（＝ＶREF／８）を生成する。
【００９３】
ボトム基準電圧ＶRB0は、ＳＡＲバイナリ容量アレイ部５４ａ，５４ｂの各容量素子Ｃ2〜容量素子Ｃ9に対応する各２個のスイッチの他方に供給されるとともに、再ＡＤ変換用容量アレイ部５５ｂの容量素子Ｃ1-0〜容量素子Ｃ1-3に対応する各４個のスイッチのうちの２個に供給される。基準電圧ＶRB1（＝ＶREF／３２）、及び、基準電圧ＶRB2（＝ＶREF／１６）は、再ＡＤ変換用容量アレイ部５５ｂの容量素子Ｃ1-0〜容量素子Ｃ1-3に対応する各４個のスイッチのうちの残りの２個に供給される。基準電圧ＶRB2（＝ＶREF／８）は、ＳＡＲバイナリ容量アレイ部５４ｂの各容量素子Ｃ2〜容量素子Ｃ4に対応する各２個のスイッチの他方に供給される。
【００９４】
スイッチマトリクス部５６において、全ビットについての通常の逐次比較によるアナログ−デジタル変換時には、ＳＡＲバイナリ容量アレイ部５４ａ，５４ｂの各容量素子Ｃ5〜容量素子Ｃ9に対応する各２個のスイッチは、トップ基準電圧ＶRT0−ボトム基準電圧ＶRB0の切り替え動作を行う。ＳＡＲバイナリ容量アレイ部５４ａの各容量素子Ｃ2〜容量素子Ｃ4に対応する各２個のスイッチは、トップ基準電圧ＶRT0−基準電圧ＶRT2（＝ＶREF−ＶREF／８）の切り替え動作を行う。ＳＡＲバイナリ容量アレイ部５４ｂの各容量素子Ｃ2〜容量素子Ｃ4に対応する各２個のスイッチは、ボトム基準電圧ＶRB0−基準電圧ＶRB2（＝ＶREF／８）の切り替え動作を行う。
【００９５】
再ＡＤ変換時には、再ＡＤ変換用容量アレイ部５５ａの容量素子Ｃ1-0〜容量素子Ｃ1-3に対応する各４個のスイッチは、トップ基準電圧ＶRT0−基準電圧ＶRB1−基準電圧ＶRB2の切り替え動作を行う。また、再ＡＤ変換用容量アレイ部５５ｂの容量素子Ｃ1-0〜容量素子Ｃ1-3に対応する各４個のスイッチは、ボトム基準電圧ＶRB0−基準電圧ＶRB1−基準電圧ＶRB2の切り替え動作を行う。
【００９６】
上述したスイッチマトリクス部５６の各スイッチの切り替え動作により、実施例３に係る逐次比較型アナログ−デジタル変換器５０においても、下位ビットについて再ＡＤ変換を行うことにより、回路ノイズを低減し、低ノイズ化を図ることができる。その結果、回路ノイズの影響によってコンパレータ５２で判定エラーが発生する確率を下げることができるため、アナログ−デジタル変換後のデジタル値を正解値に近付けることができる。また、再ＡＤ変換時には、プリアンプ５１にて帯域制限を行うことにより、特性に悪影響を与えることなく、ノイズを平均化し、低ノイズ化を図ることができる。
【００９７】
［実施例４］
実施例４は、実施例２の変形例であり、プリアンプ５１を持たない構成となっている。実施例４に係る逐次比較型アナログ−デジタル変換器５０の回路構成を図１２に示す。
【００９８】
図１２に示すように、実施例４に係る逐次比較型アナログ−デジタル変換器５０では、入力段にプリアンプ５１を設けずに、アナログ入力電圧ＶIN及び比較基準のアナログ電圧Ｖrefを直接コンパレータ５２に入力する構成となっている。
【００９９】
実施例４に係る逐次比較型アナログ−デジタル変換器５０では、プリアンプ５１が存在しないことで、帯域制限による作用、効果は得られないものの、下位ビットについて再ＡＤ変換を行うことにより、回路ノイズを低減し、低ノイズ化を図ることができるため、アナログ−デジタル変換後のデジタル値を正解値に近付けることができる。
【０１００】
＜変形例＞
以上、本開示に係る技術について、好ましい実施形態に基づき説明したが、本開示に係る技術は当該実施形態に限定されるものではない。上記の実施形態において説明した撮像素子の構成、構造は例示であり、適宜、変更することができる。例えば、ＳＡＲバイナリ容量アレイ部５４の容量素子Ｃ2〜容量素子Ｃ9の各スイッチ群、及び、再ＡＤ変換用容量アレイ部５５の容量素子Ｃ1-0〜容量素子Ｃ1-3の各スイッチ群のスイッチの数の組み合わせについては、実施例１乃至実施例３に限られるものではない。他の組み合わせとして、例えば、ＳＡＲバイナリ容量アレイ部５４の容量素子Ｃ2〜容量素子Ｃ9の各スイッチ群が２個のスイッチから成り、再ＡＤ変換用容量アレイ部５５の容量素子Ｃ1-0〜容量素子Ｃ1-3の各スイッチ群が３個のスイッチから成る構成を例示することができる。
【０１０１】
また、上記の実施形態では、本開示に係る技術が適用される逐次比較型アナログ−デジタル変換器を、撮像素子のアナログ−デジタル変換部のアナログ−デジタル変換器として用いる場合を例に挙げたが、この適用例に限られるものではない。すなわち、本開示に係る技術が適用される逐次比較型アナログ−デジタル変換器は、アナログ−デジタル変換器を備える種々の回路や装置において、当該アナログ−デジタル変換器として用いるようにしてもよい。
【０１０２】
また、上記の実施形態では、画素２が行列状に配置されて成るＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本開示に係る技術は、ＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、本開示に係る技術は、画素２が行列状に２次元配置されて成るＸ−Ｙアドレス方式であって、逐次比較型アナログ−デジタル変換器を搭載した撮像素子全般に対して適用可能である。
【０１０３】
また、本開示に係る技術は、可視光の入射光量の分布を検知して画像として撮像する撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する撮像素子全般に対して適用可能である。
【０１０４】
＜応用例＞
以上説明した本実施形態に係るＣＭＯＳイメージセンサ１は、例えば図１３に示すように、可視光、赤外光、紫外光、Ｘ線等の光をセンシングする様々な装置に使用することができる。様々な装置の具体例について以下に列挙する。
【０１０５】
・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【０１０６】
＜本開示に係る技術の適用例＞
本開示に係る技術は、様々な製品に適用することができる。以下に、より具体的な適用例について説明する。
【０１０７】
［本開示の電子機器］
ここでは、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像素子を用いる複写機などの電子機器に適用する場合について説明する。
【０１０８】
（撮像装置）
図１４は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。図１４に示すように、本例に係る撮像装置１００は、レンズ群等を含む撮像光学系１０１、撮像部１０２、ＤＳＰ(Digital Signal Processor)回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
【０１０９】
撮像光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。
【０１１０】
フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
【０１１１】
操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１１２】
上記の構成の撮像装置１００において、撮像部１０２として、先述した本開示に係る技術が適用されるＣＭＯＳイメージセンサ１を用いることができる。当該ＣＭＯＳイメージセンサ１によれば、より低ノイズでアナログ−デジタル変換を行うことができるため、ノイズの少ない高画質の撮影画像を得ることができる。
【０１１３】
［間接ＴＯＦ方式距離画像センサへの適用］
本開示に係る技術は、前述したＣＭＯＳイメージセンサ等の撮像素子の他に、間接ＴＯＦ(Indirect-Time of Flight)方式距離画像センサに対しても適用することができる。間接ＴＯＦ方式距離画像センサは、光源から発した光が対象物で反射し、その反射光の到達位相差の検出に基づいて光飛行時間を計測することによって、対象物までの距離を測定するセンサである。
【０１１４】
（システム構成例）
図１５は、本開示に係る技術を適用した間接ＴＯＦ方式距離画像センサのシステム構成の一例を示すブロック図である。
【０１１５】
図１５に示すように、間接ＴＯＦ方式距離画像センサ２００は、センサチップ２０１、及び、当該センサチップ２０１に対して積層された回路チップ２０２を含む積層構造を有している。この積層構造において、センサチップ２０１と回路チップ２０２とは、ビア（ＶＩＡ）やＣｕ−Ｃｕ接続などの接続部（図示せず）を通して電気的に接続される。尚、図１５では、センサチップ２０１の配線と回路チップ２０２の配線とが、上記の接続部を介して電気的に接続された状態を図示している。
【０１１６】
センサチップ２０１上には、画素アレイ部２０３が形成されている。画素アレイ部２０３は、センサチップ２０１上に２次元のグリッドパターンで行列状（アレイ状）に配置された複数の画素２０４を含んでいる。画素アレイ部２０３において、複数の画素２０４はそれぞれ、赤外光を受光し、光電変換を行ってアナログ画素信号を出力する。画素アレイ部２０３には、画素列毎に２本の垂直信号線ＶＳＬ1，ＶＳＬ2が配線されている。画素アレイ部２０３の画素列の数をＭ（Ｍは、整数）とすると、合計で２×Ｍ本の垂直信号線ＶＳＬが画素アレイ部２０３に配線されている。
【０１１７】
複数の画素２０４はそれぞれ、２つのタップＡ，Ｂ（その詳細については後述する）を有している。２本の垂直信号線ＶＳＬ1，ＶＳＬ2のうち、垂直信号線ＶＳＬ1には、対応する画素列の画素２０４のタップＡの電荷に基づく画素信号ＡＩＮP1が出力され、垂直信号線ＶＳＬ2には、対応する画素列の画素２０４のタップＢの電荷に基づく画素信号ＡＩＮP2が出力される。画素信号ＡＩＮP1，ＡＩＮP2については後述する。
【０１１８】
回路チップ２０２上には、行選択部２０５、カラム信号処理部２０６、出力回路部２０７、及び、タイミング制御部２０８が配置されている。行選択部２０５は、画素アレイ部２０３の各画素２０４を画素行の単位で駆動し、画素信号ＡＩＮP1，ＡＩＮP2を出力させる。行選択部２０５による駆動の下に、選択行の画素２０４から出力された画素信号ＡＩＮP1，ＡＩＮP2は、垂直信号線ＶＳＬ1，ＶＳＬ2を通してカラム信号処理部２０６に供給される。
【０１１９】
カラム信号処理部２０６は、画素アレイ部２０３の画素列に対応して、例えば、画素列毎に設けられた複数のアナログ−デジタル変換器（ＡＤＣ）２０９を有する構成となっている。アナログ−デジタル変換器２０９は、垂直信号線ＶＳＬ1，ＶＳＬ2を通して供給される画素信号ＡＩＮP1，ＡＩＮP2に対して、アナログ−デジタル変換処理を施し、出力回路部２０７に出力する。出力回路部２０７は、カラム信号処理部２０６から出力されるデジタル化された画素信号ＡＩＮP1，ＡＩＮP2に対してＣＤＳ処理などを実行し、回路チップ２０２外へ出力する。
【０１２０】
タイミング制御部２０８は、各種のタイミング信号、クロック信号、及び、制御信号等を生成し、これらの信号を基に、行選択部２０５、カラム信号処理部２０６、及び、出力回路部２０７等の駆動制御を行う。
【０１２１】
（画素の回路構成例）
図１６は、本開示に係る技術を適用した間接ＴＯＦ方式距離画像センサ２００における画素２０４の回路構成の一例を示す回路図である。
【０１２２】
本例に係る画素２０４は、光電変換部として、例えば、フォトダイオード２０４１を有している。画素２０４は、フォトダイオード２０４１に加えて、オーバーフロートランジスタ２０４２、２つの転送トランジスタ２０４３，２０４４、２つのリセットトランジスタ２０４５，２０４６、２つの浮遊拡散層２０４７，２０４８、２つの増幅トランジスタ２０４９、２０５０、及び、２つの選択トランジスタ２０５１，２０５２を有する構成となっている。２つの浮遊拡散層２０４７，２０４８は、図１５に示すタップＡ，Ｂに相当する。
【０１２３】
フォトダイオード２０４１は、受光した光を光電変換して電荷を生成する。フォトダイオード２０４１については、裏面照射型の画素構造とすることができる。裏面照射型の構造については、ＣＭＯＳイメージセンサの画素構造で述べた通りである。但し、裏面照射型の構造に限られるものではなく、基板表面側から照射される光を取り込む表面照射型の構造とすることもできる。
【０１２４】
オーバーフロートランジスタ２０４２は、フォトダイオード２０４１のカソード電極と電源電圧ＶDDの電源ラインとの間に接続されており、フォトダイオード２０４１をリセットする機能を持つ。具体的には、オーバーフロートランジスタ２０４２は、行選択部２０５から供給されるオーバーフローゲート信号ＯＦＧに応答して導通状態になることで、フォトダイオード２０４１の電荷をシーケンシャルに電源ラインに排出する。
【０１２５】
２つの転送トランジスタ２０４３，２０４４は、フォトダイオード２０４１のカソード電極と２つの浮遊拡散層２０４７，２０４８のそれぞれとの間に接続されている。そして、転送トランジスタ２０４３，２０４４は、行選択部２０５から供給される転送信号ＴＲＧに応答して導通状態になることで、フォトダイオード２０４１で生成された電荷を、浮遊拡散層２０４７，２０４８にそれぞれシーケンシャルに転送する。
【０１２６】
タップＡ，Ｂに相当する浮遊拡散層２０４７，２０４８は、フォトダイオード２０４１から転送された電荷を蓄積し、その電荷量に応じた電圧値の電圧信号に変換し、画素信号ＡＩＮP1，ＡＩＮP2を生成する。
【０１２７】
２つのリセットトランジスタ２０４５，２０４６は、２つの浮遊拡散層２０４７，２０４８のそれぞれと電源電圧ＶDDの電源ラインとの間に接続されている。そして、リセットトランジスタ２０４５，２０４６は、行選択部２０５から供給されるリセット信号ＲＳＴに応答して導通状態になることで、浮遊拡散層２０４７，２０４８のそれぞれから電荷を引き抜いて、電荷量を初期化する。
【０１２８】
２つの増幅トランジスタ２０４９、２０５０は、電源電圧ＶDDの電源ラインと２つの選択トランジスタ２０５１，２０５２のそれぞれとの間に接続されており、浮遊拡散層２０４７，２０４８のそれぞれで電荷電圧変換された電圧信号をそれぞれ増幅する。
【０１２９】
２つの選択トランジスタ２０５１，２０５２は、２つの増幅トランジスタ２０４９、２０５０のそれぞれと垂直信号線ＶＳＬ1，ＶＳＬ2のそれぞれとの間に接続されている。そして、選択トランジスタ２０５１，２０５２は、行選択部２０５から供給される選択信号ＳＥＬに応答して導通状態になることで、増幅トランジスタ２０４９、２０５０のそれぞれで増幅された電圧信号を画素信号ＡＩＮP1，ＡＩＮP2として２の垂直信号線ＶＳＬ1，ＶＳＬ2に出力する。
【０１３０】
２の垂直信号線ＶＳＬ1，ＶＳＬ2は、画素列毎に、カラム信号処理回路２０６内の１つのアナログ−デジタル変換器２０９の入力端に接続されており、画素列毎に画素２０４から出力される画素信号ＡＩＮP1，ＡＩＮP2をアナログ−デジタル変換器２０９に伝送する。
【０１３１】
尚、画素２０４の回路構成については、光電変換によって画素信号ＡＩＮP1，ＡＩＮP2を生成することができる回路構成であれば、図１６に例示した回路構成に限定されるものではない。
【０１３２】
上記の構成の間接ＴＯＦ方式距離画像センサ２００において、カラム信号処理部２０６に設けられた各アナログ−デジタル変換器２０９に対して、本開示に係る技術を適用することができる。すなわち、カラム信号処理部２０６の各アナログ―デジタル変換器２０９として、実施例１乃至実施例４に係る逐次比較型アナログ−デジタル変換器を用いることができる。
【０１３３】
［移動体への応用例］
本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される撮像素子として実現されてもよい。
【０１３４】
図１７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システム７０００の概略的な構成例を示すブロック図である。車両制御システム７０００は、通信ネットワーク７０１０を介して接続された複数の電子制御ユニットを備える。図１７に示した例では、車両制御システム７０００は、駆動系制御ユニット７１００、ボディ系制御ユニット７２００、バッテリ制御ユニット７３００、車外情報検出ユニット７４００、車内情報検出ユニット７５００、及び統合制御ユニット７６００を備える。これらの複数の制御ユニットを接続する通信ネットワーク７０１０は、例えば、ＣＡＮ（Controller  Area  Network）、ＬＩＮ（Local  Interconnect  Network）、ＬＡＮ（Local  Area  Network）又はＦｌｅｘＲａｙ（登録商標）等の任意の規格に準拠した車載通信ネットワークであってよい。
【０１３５】
各制御ユニットは、各種プログラムにしたがって演算処理を行うマイクロコンピュータと、マイクロコンピュータにより実行されるプログラム又は各種演算に用いられるパラメータ等を記憶する記憶部と、各種制御対象の装置を駆動する駆動回路とを備える。各制御ユニットは、通信ネットワーク７０１０を介して他の制御ユニットとの間で通信を行うためのネットワークＩ／Ｆを備えるとともに、車内外の装置又はセンサ等との間で、有線通信又は無線通信により通信を行うための通信Ｉ／Ｆを備える。図１７では、統合制御ユニット７６００の機能構成として、マイクロコンピュータ７６１０、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０、音声画像出力部７６７０、車載ネットワークＩ／Ｆ７６８０及び記憶部７６９０が図示されている。他の制御ユニットも同様に、マイクロコンピュータ、通信Ｉ／Ｆ及び記憶部等を備える。
【０１３６】
駆動系制御ユニット７１００は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット７１００は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。駆動系制御ユニット７１００は、ＡＢＳ（Antilock  Brake  System）又はＥＳＣ（Electronic  Stability  Control）等の制御装置としての機能を有してもよい。
【０１３７】
駆動系制御ユニット７１００には、車両状態検出部７１１０が接続される。車両状態検出部７１１０には、例えば、車体の軸回転運動の角速度を検出するジャイロセンサ、車両の加速度を検出する加速度センサ、あるいは、アクセルペダルの操作量、ブレーキペダルの操作量、ステアリングホイールの操舵角、エンジン回転数又は車輪の回転速度等を検出するためのセンサのうちの少なくとも一つが含まれる。駆動系制御ユニット７１００は、車両状態検出部７１１０から入力される信号を用いて演算処理を行い、内燃機関、駆動用モータ、電動パワーステアリング装置又はブレーキ装置等を制御する。
【０１３８】
ボディ系制御ユニット７２００は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット７２００は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット７２００には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット７２００は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【０１３９】
バッテリ制御ユニット７３００は、各種プログラムにしたがって駆動用モータの電力供給源である二次電池７３１０を制御する。例えば、バッテリ制御ユニット７３００には、二次電池７３１０を備えたバッテリ装置から、バッテリ温度、バッテリ出力電圧又はバッテリの残存容量等の情報が入力される。バッテリ制御ユニット７３００は、これらの信号を用いて演算処理を行い、二次電池７３１０の温度調節制御又はバッテリ装置に備えられた冷却装置等の制御を行う。
【０１４０】
車外情報検出ユニット７４００は、車両制御システム７０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット７４００には、撮像部７４１０及び車外情報検出部７４２０のうちの少なくとも一方が接続される。撮像部７４１０には、ＴｏＦ（Time  Of  Flight）カメラ、ステレオカメラ、単眼カメラ、赤外線カメラ及びその他のカメラのうちの少なくとも一つが含まれる。車外情報検出部７４２０には、例えば、現在の天候又は気象を検出するための環境センサ、あるいは、車両制御システム７０００を搭載した車両の周囲の他の車両、障害物又は歩行者等を検出するための周囲情報検出センサのうちの少なくとも一つが含まれる。
【０１４１】
環境センサは、例えば、雨天を検出する雨滴センサ、霧を検出する霧センサ、日照度合いを検出する日照センサ、及び降雪を検出する雪センサのうちの少なくとも一つであってよい。周囲情報検出センサは、超音波センサ、レーダ装置及びＬＩＤＡＲ（Light  Detection  and  Ranging、Laser  Imaging  Detection  and  Ranging）装置のうちの少なくとも一つであってよい。これらの撮像部７４１０及び車外情報検出部７４２０は、それぞれ独立したセンサないし装置として備えられてもよいし、複数のセンサないし装置が統合された装置として備えられてもよい。
【０１４２】
ここで、図１８は、撮像部７４１０及び車外情報検出部７４２０の設置位置の例を示す。撮像部７９１０，７９１２，７９１４，７９１６，７９１８は、例えば、車両７９００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部のうちの少なくとも一つの位置に設けられる。フロントノーズに備えられる撮像部７９１０及び車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として車両７９００の前方の画像を取得する。サイドミラーに備えられる撮像部７９１２，７９１４は、主として車両７９００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部７９１６は、主として車両７９００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【０１４３】
尚、図１８には、それぞれの撮像部７９１０，７９１２，７９１４，７９１６の撮影範囲の一例が示されている。撮像範囲ａは、フロントノーズに設けられた撮像部７９１０の撮像範囲を示し、撮像範囲ｂ，ｃは、それぞれサイドミラーに設けられた撮像部７９１２，７９１４の撮像範囲を示し、撮像範囲ｄは、リアバンパ又はバックドアに設けられた撮像部７９１６の撮像範囲を示す。例えば、撮像部７９１０，７９１２，７９１４，７９１６で撮像された画像データが重ね合わせられることにより、車両７９００を上方から見た俯瞰画像が得られる。
【０１４４】
車両７９００のフロント、リア、サイド、コーナ及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０は、例えば超音波センサ又はレーダ装置であってよい。車両７９００のフロントノーズ、リアバンパ、バックドア及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２６，７９３０は、例えばＬＩＤＡＲ装置であってよい。これらの車外情報検出部７９２０〜７９３０は、主として先行車両、歩行者又は障害物等の検出に用いられる。
【０１４５】
図１７に戻って説明を続ける。車外情報検出ユニット７４００は、撮像部７４１０に車外の画像を撮像させるとともに、撮像された画像データを受信する。また、車外情報検出ユニット７４００は、接続されている車外情報検出部７４２０から検出情報を受信する。車外情報検出部７４２０が超音波センサ、レーダ装置又はＬＩＤＡＲ装置である場合には、車外情報検出ユニット７４００は、超音波又は電磁波等を発信させるとともに、受信された反射波の情報を受信する。車外情報検出ユニット７４００は、受信した情報に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、降雨、霧又は路面状況等を認識する環境認識処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、車外の物体までの距離を算出してもよい。
【０１４６】
また、車外情報検出ユニット７４００は、受信した画像データに基づいて、人、車、障害物、標識又は路面上の文字等を認識する画像認識処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した画像データに対して歪補正又は位置合わせ等の処理を行うとともに、異なる撮像部７４１０により撮像された画像データを合成して、俯瞰画像又はパノラマ画像を生成してもよい。車外情報検出ユニット７４００は、異なる撮像部７４１０により撮像された画像データを用いて、視点変換処理を行ってもよい。
【０１４７】
車内情報検出ユニット７５００は、車内の情報を検出する。車内情報検出ユニット７５００には、例えば、運転者の状態を検出する運転者状態検出部７５１０が接続される。運転者状態検出部７５１０は、運転者を撮像するカメラ、運転者の生体情報を検出する生体センサ又は車室内の音声を集音するマイク等を含んでもよい。生体センサは、例えば、座面又はステアリングホイール等に設けられ、座席に座った搭乗者又はステアリングホイールを握る運転者の生体情報を検出する。車内情報検出ユニット７５００は、運転者状態検出部７５１０から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。車内情報検出ユニット７５００は、集音された音声信号に対してノイズキャンセリング処理等の処理を行ってもよい。
【０１４８】
統合制御ユニット７６００は、各種プログラムにしたがって車両制御システム７０００内の動作全般を制御する。統合制御ユニット７６００には、入力部７８００が接続されている。入力部７８００は、例えば、タッチパネル、ボタン、マイクロフォン、スイッチ又はレバー等、搭乗者によって入力操作され得る装置によって実現される。統合制御ユニット７６００には、マイクロフォンにより入力される音声を音声認識することにより得たデータが入力されてもよい。入力部７８００は、例えば、赤外線又はその他の電波を利用したリモートコントロール装置であってもよいし、車両制御システム７０００の操作に対応した携帯電話又はＰＤＡ（Personal  Digital  Assistant）等の外部接続機器であってもよい。入力部７８００は、例えばカメラであってもよく、その場合搭乗者はジェスチャにより情報を入力することができる。あるいは、搭乗者が装着したウェアラブル装置の動きを検出することで得られたデータが入力されてもよい。さらに、入力部７８００は、例えば、上記の入力部７８００を用いて搭乗者等により入力された情報に基づいて入力信号を生成し、統合制御ユニット７６００に出力する入力制御回路などを含んでもよい。搭乗者等は、この入力部７８００を操作することにより、車両制御システム７０００に対して各種のデータを入力したり処理動作を指示したりする。
【０１４９】
記憶部７６９０は、マイクロコンピュータにより実行される各種プログラムを記憶するＲＯＭ（Read  Only  Memory）、及び各種パラメータ、演算結果又はセンサ値等を記憶するＲＡＭ（Random  Access  Memory）を含んでいてもよい。また、記憶部７６９０は、ＨＤＤ（Hard  Disc  Drive）等の磁気記憶デバイス、半導体記憶デバイス、光記憶デバイス又は光磁気記憶デバイス等によって実現してもよい。
【０１５０】
汎用通信Ｉ／Ｆ７６２０は、外部環境７７５０に存在する様々な機器との間の通信を仲介する汎用的な通信Ｉ／Ｆである。汎用通信Ｉ／Ｆ７６２０は、ＧＳＭ（登録商標）（Global  System  of  Mobile  communications）、ＷｉＭＡＸ、ＬＴＥ（Long  Term  Evolution）若しくはＬＴＥ−Ａ（LTE−Advanced）などのセルラー通信プロトコル、又は無線ＬＡＮ（Ｗｉ−Ｆｉ（登録商標）ともいう）、Ｂｌｕｅｔｏｏｔｈ（登録商標）などのその他の無線通信プロトコルを実装してよい。汎用通信Ｉ／Ｆ７６２０は、例えば、基地局又はアクセスポイントを介して、外部ネットワーク（例えば、インターネット、クラウドネットワーク又は事業者固有のネットワーク）上に存在する機器（例えば、アプリケーションサーバ又は制御サーバ）へ接続してもよい。また、汎用通信Ｉ／Ｆ７６２０は、例えばＰ２Ｐ（Peer  To  Peer）技術を用いて、車両の近傍に存在する端末（例えば、運転者、歩行者若しくは店舗の端末、又はＭＴＣ（Machine  Type  Communication）端末）と接続してもよい。
【０１５１】
専用通信Ｉ／Ｆ７６３０は、車両における使用を目的として策定された通信プロトコルをサポートする通信Ｉ／Ｆである。専用通信Ｉ／Ｆ７６３０は、例えば、下位レイヤのＩＥＥＥ８０２．１１ｐと上位レイヤのＩＥＥＥ１６０９との組合せであるＷＡＶＥ（Wireless  Access  in  Vehicle  Environment）、ＤＳＲＣ（Dedicated  Short  Range  Communications）、又はセルラー通信プロトコルといった標準プロトコルを実装してよい。専用通信Ｉ／Ｆ７６３０は、典型的には、車車間（Vehicle  to  Vehicle）通信、路車間（Vehicle  to  Infrastructure）通信、車両と家との間（Vehicle  to  Home）の通信及び歩車間（Vehicle  to  Pedestrian）通信のうちの１つ以上を含む概念であるＶ２Ｘ通信を遂行する。
【０１５２】
測位部７６４０は、例えば、ＧＮＳＳ（Global  Navigation  Satellite  System）衛星からのＧＮＳＳ信号（例えば、ＧＰＳ（Global  Positioning  System）衛星からのＧＰＳ信号）を受信して測位を実行し、車両の緯度、経度及び高度を含む位置情報を生成する。尚、測位部７６４０は、無線アクセスポイントとの信号の交換により現在位置を特定してもよく、又は測位機能を有する携帯電話、ＰＨＳ若しくはスマートフォンといった端末から位置情報を取得してもよい。
【０１５３】
ビーコン受信部７６５０は、例えば、道路上に設置された無線局等から発信される電波あるいは電磁波を受信し、現在位置、渋滞、通行止め又は所要時間等の情報を取得する。尚、ビーコン受信部７６５０の機能は、上述した専用通信Ｉ／Ｆ７６３０に含まれてもよい。
【０１５４】
車内機器Ｉ／Ｆ７６６０は、マイクロコンピュータ７６１０と車内に存在する様々な車内機器７７６０との間の接続を仲介する通信インタフェースである。車内機器Ｉ／Ｆ７６６０は、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＮＦＣ（Near  Field  Communication）又はＷＵＳＢ（Wireless  USB）といった無線通信プロトコルを用いて無線接続を確立してもよい。また、車内機器Ｉ／Ｆ７６６０は、図示しない接続端子（及び、必要であればケーブル）を介して、ＵＳＢ（Universal  Serial  Bus）、ＨＤＭＩ（登録商標）（High-Definition  Multimedia  Interface）、又はＭＨＬ（Mobile  High-definition  Link）等の有線接続を確立してもよい。車内機器７７６０は、例えば、搭乗者が有するモバイル機器若しくはウェアラブル機器、又は車両に搬入され若しくは取り付けられる情報機器のうちの少なくとも１つを含んでいてもよい。また、車内機器７７６０は、任意の目的地までの経路探索を行うナビゲーション装置を含んでいてもよい。車内機器Ｉ／Ｆ７６６０は、これらの車内機器７７６０との間で、制御信号又はデータ信号を交換する。
【０１５５】
車載ネットワークＩ／Ｆ７６８０は、マイクロコンピュータ７６１０と通信ネットワーク７０１０との間の通信を仲介するインタフェースである。車載ネットワークＩ／Ｆ７６８０は、通信ネットワーク７０１０によりサポートされる所定のプロトコルに則して、信号等を送受信する。
【０１５６】
統合制御ユニット７６００のマイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、各種プログラムにしたがって、車両制御システム７０００を制御する。例えば、マイクロコンピュータ７６１０は、取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット７１００に対して制御指令を出力してもよい。例えば、マイクロコンピュータ７６１０は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced  Driver  Assistance  System）の機能実現を目的とした協調制御を行ってもよい。また、マイクロコンピュータ７６１０は、取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行ってもよい。
【０１５７】
マイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、車両と周辺の構造物や人物等の物体との間の３次元距離情報を生成し、車両の現在位置の周辺情報を含むローカル地図情報を作成してもよい。また、マイクロコンピュータ７６１０は、取得される情報に基づき、車両の衝突、歩行者等の近接又は通行止めの道路への進入等の危険を予測し、警告用信号を生成してもよい。警告用信号は、例えば、警告音を発生させたり、警告ランプを点灯させたりするための信号であってよい。
【０１５８】
音声画像出力部７６７０は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１７の例では、出力装置として、オーディオスピーカ７７１０、表示部７７２０及びインストルメントパネル７７３０が例示されている。表示部７７２０は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。表示部７７２０は、ＡＲ（Augmented  Reality）表示機能を有していてもよい。出力装置は、これらの装置以外の、ヘッドホン、搭乗者が装着する眼鏡型ディスプレイ等のウェアラブルデバイス、プロジェクタ又はランプ等の他の装置であってもよい。出力装置が表示装置の場合、表示装置は、マイクロコンピュータ７６１０が行った各種処理により得られた結果又は他の制御ユニットから受信された情報を、テキスト、イメージ、表、グラフ等、様々な形式で視覚的に表示する。また、出力装置が音声出力装置の場合、音声出力装置は、再生された音声データ又は音響データ等からなるオーディオ信号をアナログ信号に変換して聴覚的に出力する。
【０１５９】
尚、図１７に示した例において、通信ネットワーク７０１０を介して接続された少なくとも二つの制御ユニットが一つの制御ユニットとして一体化されてもよい。あるいは、個々の制御ユニットが、複数の制御ユニットにより構成されてもよい。さらに、車両制御システム７０００が、図示されていない別の制御ユニットを備えてもよい。また、上記の説明において、いずれかの制御ユニットが担う機能の一部又は全部を、他の制御ユニットに持たせてもよい。つまり、通信ネットワーク７０１０を介して情報の送受信がされるようになっていれば、所定の演算処理が、いずれかの制御ユニットで行われるようになってもよい。同様に、いずれかの制御ユニットに接続されているセンサ又は装置が、他の制御ユニットに接続されるとともに、複数の制御ユニットが、通信ネットワーク７０１０を介して相互に検出情報を送受信してもよい。
【０１６０】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部７９１０，７９１２，７９１４，７９１６，７９１８や車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０に適用され得る。そして、本開示に係る技術を適用することにより、撮像素子に用いる逐次比較型アナログ−デジタル変換器の低ノイズ化によってノイズの少ない高画質の撮影画像を得ることができるため、例えば、撮像対象を高精度にて検出可能な車両制御システムを構築できる。
【０１６１】
＜本開示がとることができる構成＞
尚、本開示は、以下のような構成をとることもできる。
【０１６２】
≪Ａ．撮像素子≫
［Ａ−１］光電変換部を含む画素から出力されるアナログ信号をデジタル信号に変換する逐次比較型アナログ−デジタル変換器を備え、
逐次比較型アナログ−デジタル変換器は、帯域制限機能を持つプリアンプを有する、
撮像素子。
［Ａ−２］逐次比較型アナログ−デジタル変換器は、
容量素子を用いてアナログ−デジタル変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするデジタル−アナログ変換器を有し、
デジタル−アナログ変換器は、再度アナログ−デジタル変換を行うための複数の容量素子を余分に持っており、全ビットについてアナログ−デジタル変換を行った後に、再度アナログ−デジタル変換を行う、
上記［Ａ−１］に記載の撮像素子。
［Ａ−３］逐次比較型アナログ−デジタル変換器は、
容量素子を用いてアナログ−デジタル変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするデジタル−アナログ変換器を有し、
デジタル−アナログ変換器は、下位ビットの容量素子の一つが複数の容量素子から構成されており、全ビットについてアナログ−デジタル変換を行った後に、複数の容量素子の各々に、少なくとも第１基準電圧〜第４基準電圧が選択的に与えられることで、下位ビットについて再度アナログ−デジタル変換を行う、
上記［Ａ−１］に記載の撮像素子。
［Ａ−４］プリアンプは、少なくとも再度アナログ−デジタル変換を行う期間で帯域制限を行う、
上記［Ａ−２］又は上記［Ａ−３］に記載の撮像素子。
［Ａ−５］プリアンプは、再度アナログ−デジタル変換を行う期間でのみ帯域制限を行う、
上記［Ａ−２］又は上記［Ａ−３］に記載の撮像素子。
［Ａ−６］プリアンプは、負荷の抵抗を変更することによって帯域制限を行う、
上記［Ａ−１］乃至上記［Ａ−５］のいずれかに記載の撮像素子。
［Ａ−７］プリアンプは、出力の対地容量を変化させることによって帯域制限を行う、
上記［Ａ−１］乃至上記［Ａ−５］のいずれかに記載の撮像素子。
［Ａ−８］プリアンプは、差動出力間に容量を追加することによって帯域制限を行う、
上記［Ａ−１］乃至上記［Ａ−５］のいずれかに記載の撮像素子。
［Ａ−９］プリアンプは、出力ノードに接続された可変容量ダイオードを有し、可変容量ダイオードの容量を制御することによって帯域制限を行う、
上記［Ａ−１］乃至上記［Ａ−５］のいずれかに記載の撮像素子。
［Ａ−１０］プリアンプは、電流源バイアス、もしくは、駆動する電流源数を制御することによって帯域制限を行う、
上記［Ａ−１］乃至上記［Ａ−５］のいずれかに記載の撮像素子。
【０１６３】
≪Ｂ．撮像素子≫
［Ｂ−１］光電変換部を含む画素から出力されるアナログ信号をデジタル信号に変換する逐次比較型アナログ−デジタル変換器を備え、
逐次比較型アナログ−デジタル変換器は、
容量素子を用いてアナログ−デジタル変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするデジタル−アナログ変換器を有し、
デジタル−アナログ変換器は、下位ビットの容量素子の一つが複数の容量素子から構成されており、全ビットについてアナログ−デジタル変換を行った後に、複数の容量素子の各々に、少なくとも第１基準電圧〜第４基準電圧が選択的に与えられることで、下位ビットについて再度アナログ−デジタル変換を行う、
撮像素子。
［Ｂ−２］デジタル−アナログ変換器は、複数の容量素子の各々に、少なくとも第１基準電圧〜第４基準電圧を順に与えるスイッチ群を、複数の容量素子毎に有する、
上記［Ｂ−１］に記載の撮像素子。
【０１６４】
≪Ｃ．電子機器≫
［Ｃ−１］光電変換部を含む画素から出力されるアナログ信号をデジタル信号に変換する逐次比較型アナログ−デジタル変換器を備え、
逐次比較型アナログ−デジタル変換器は、帯域制限機能を持つプリアンプを有する、
撮像素子を有する電子機器。
［Ｃ−２］逐次比較型アナログ−デジタル変換器は、
容量素子を用いてアナログ−デジタル変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするデジタル−アナログ変換器を有し、
デジタル−アナログ変換器は、再度アナログ−デジタル変換を行うための複数の容量素子を余分に持っており、全ビットについてアナログ−デジタル変換を行った後に、再度アナログ−デジタル変換を行う、
上記［Ｃ−１］に記載の電子機器。
［Ｃ−３］逐次比較型アナログ−デジタル変換器は、
容量素子を用いてアナログ−デジタル変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするデジタル−アナログ変換器を有し、
デジタル−アナログ変換器は、下位ビットの容量素子の一つが複数の容量素子から構成されており、全ビットについてアナログ−デジタル変換を行った後に、複数の容量素子の各々に、少なくとも第１基準電圧〜第４基準電圧が選択的に与えられることで、下位ビットについて再度アナログ−デジタル変換を行う、
上記［Ｃ−１］に記載の電子機器。
［Ｃ−４］プリアンプは、少なくとも再度アナログ−デジタル変換を行う期間で帯域制限を行う、
上記［Ｃ−２］又は上記［Ｃ−３］に記載の電子機器。
［Ｃ−５］プリアンプは、再度アナログ−デジタル変換を行う期間でのみ帯域制限を行う、
上記［Ｃ−２］又は上記［Ｃ−３］に記載の電子機器。
［Ｃ−６］プリアンプは、負荷の抵抗を変更することによって帯域制限を行う、
上記［Ｃ−１］乃至上記［Ｃ−５］のいずれかに記載の電子機器。
［Ｃ−７］プリアンプは、出力の対地容量を変化させることによって帯域制限を行う、
上記［Ｃ−１］乃至上記［Ｃ−５］のいずれかに記載の電子機器。
［Ｃ−８］プリアンプは、差動出力間に容量を追加することによって帯域制限を行う、
上記［Ｃ−１］乃至上記［Ｃ−５］のいずれかに記載の電子機器。
［Ｃ−９］プリアンプは、出力ノードに接続された可変容量ダイオードを有し、可変容量ダイオードの容量を制御することによって帯域制限を行う、
上記［Ｃ−１］乃至上記［Ｃ−５］のいずれかに記載の電子機器。
［Ｃ−１０］プリアンプは、電流源バイアス、もしくは、駆動する電流源数を制御することによって帯域制限を行う、
上記［Ｃ−１］乃至上記［Ｃ−５］のいずれかに記載の電子機器。
【０１６５】
≪Ｄ．電子機器≫
［Ｄ−１］光電変換部を含む画素から出力されるアナログ信号をデジタル信号に変換する逐次比較型アナログ−デジタル変換器を備え、
逐次比較型アナログ−デジタル変換器は、
容量素子を用いてアナログ−デジタル変換後のデジタル値をアナログ値に変換して、アナログ入力電圧と比較するための比較基準とするデジタル−アナログ変換器を有し、
デジタル−アナログ変換器は、下位ビットの容量素子の一つが複数の容量素子から構成されており、全ビットについてアナログ−デジタル変換を行った後に、複数の容量素子の各々に、少なくとも第１基準電圧〜第４基準電圧が選択的に与えられることで、下位ビットについて再度アナログ−デジタル変換を行う、
撮像素子を有する電子機器。
［Ｄ−２］デジタル−アナログ変換器は、複数の容量素子の各々に、少なくとも第１基準電圧〜第４基準電圧を順に与えるスイッチ群を、複数の容量素子毎に有する、
上記［Ｄ−１］に記載の電子機器。
【符号の説明】
【０１６６】
１・・・ＣＭＯＳイメージセンサ、２，２０４・・・画素、１１・・・画素アレイ部、１２，２０５・・・行選択部、１３・・・定電流源部、１４・・・アナログ−デジタル変換部、１５・・・水平転送走査部、１６・・・信号処理部、１７，２０８・・・タイミング制御部、１８・・・水平転送線、２１・・・フォトダイオード（光電変換部）、２２・・・転送トランジスタ、２３・・・リセットトランジスタ、２４・・・増幅トランジスタ、２５・・・選択トランジスタ、３１（３１1〜３１m）・・・画素駆動線、３２（３２1〜３２n）・・・垂直信号線、５０・・・逐次比較型アナログ−デジタル変換器、５１・・・プリアンプ、５２・・・コンパレータ、５３・・・ＳＡＲロジック部、５４，５４ａ，５４ｂ・・・ＳＡＲバイナリ容量アレイ部、５５，５５ａ，５５ｂ・・・再ＡＤ変換用容量アレイ部、５６・・・スイッチマトリクス部、５７・・・基準電圧生成部、５８ａ，５８ｂ・・・リセットスイッチ、６０・・・容量性ＤＡＣ（デジタル−アナログ変換器）、１００・・・撮像装置、２００・・・間接ＴＯＦ方式距離画像センサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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