(57)【要約】  論理機能を有するインバータセル（Ｃ１）と論理機能を有さないフィラーセル（Ｃ１１）とが隣接して配置される。フィラーセル（Ｃ１１）のナノワイヤ（１２２，１２６）は、それぞれ、Ｙ方向において、インバータセル（Ｃ１）のナノワイヤ（２２，２６）と同じ位置に配置される。また、フィラーセル（Ｃ１１）のＰ型ダミートランジスタ（Ｐ１１）およびＮ型ダミートランジスタ（Ｎ１１）は、それぞれ、Ｚ方向において、Ｐ型トランジスタ（Ｐ１）およびＮ型トランジスタ（Ｎ１）と同層に配置される。
2020137660.tif 000002
【特許請求の範囲】
【請求項１】
論理機能を有する第１スタンダードセルと、前記第１スタンダードセルに隣接して配置され、論理機能を有さない第２スタンダードセルと、を備える半導体集積回路装置であって、
前記第１スタンダードセルは、
第１方向に延伸され、第１電源電圧を供給する第１電源配線と、
前記第１方向に延伸され、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、
第１導電型の立体構造トランジスタである、第１トランジスタと、
深さ方向において、前記第１トランジスタよりも高い位置に形成され、かつ、平面視において、チャネル部が前記第１トランジスタのチャネル部と重なりを有する位置に配置された第２導電型の立体構造トランジスタである、第２トランジスタと、を備え、
前記第２スタンダードセルは、
前記第１方向に延伸され、前記第１電源電圧を供給する第３電源配線と、
前記第１方向に延伸され、前記第２電源電圧を供給する第４電源配線と、
前記第１方向と垂直をなす第２方向において、チャネル部が前記第１トランジスタのチャネル部と同じ位置に配置され、かつ、前記深さ方向において、前記第１トランジスタと同層に配置された前記第１導電型の立体構造トランジスタである、第１ダミートランジスタと、
前記第２方向において、チャネル部が前記第２トランジスタのチャネル部と同じ位置に配置され、かつ、前記深さ方向において、前記第２トランジスタと同層に配置された前記第２導電型の立体構造トランジスタである、第２ダミートランジスタと、を備えることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第１スタンダードセルは、
前記第２方向に延び、かつ、前記深さ方向に延びており、前記第１および第２トランジスタのゲートとなる、ゲート配線をさらに備え、
前記第２スタンダードセルは、
前記第２方向に延び、かつ、前記深さ方向に延びており、前記第１および第２ダミートランジスタのゲートとなる、ダミーゲート配線をさらに備え、
前記第１スタンダードセルと前記第２スタンダードセルとの境界において、前記第２方向および前記深さ方向において延びるように、第２ダミーゲート配線が設けられており、
前記ゲート配線、前記ダミーゲート配線、および前記第２ダミーゲート配線は、前記第１方向において、同一ピッチで配置されていることを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記第１スタンダードセルは、
前記第２方向に延び、前記第１トランジスタのソースおよびドレインにそれぞれ接続された第１および第２ローカル配線と、
前記第２方向に延び、前記第２トランジスタのソースおよびドレインにそれぞれ接続された第３および第４ローカル配線とを備え、
前記第２スタンダードセルは、
前記第２方向に延び、前記第１ダミートランジスタのソースおよびドレインにそれぞれ接続された第５および第６ローカル配線と、
前記第２方向に延び、前記第２ダミートランジスタのソースおよびドレインにそれぞれ接続された第７および第８ローカル配線とを備えることを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
前記第５、第６、第７および第８ローカル配線のうち少なくとも一つは、平面視において、前記第３電源配線と重なりを有することを特徴とする半導体集積回路装置。
【請求項５】
請求項４記載の半導体集積回路装置において、
前記第５、第６、第７および第８ローカル配線は、平面視において、それぞれ、前記第３および第４電源配線と重なりを有することを特徴とする半導体集積回路装置。
【請求項６】
請求項４記載の半導体集積回路装置において、
前記第５、第６、第７および第８ローカル配線は、前記第３電源配線と接続されていることを特徴とする半導体集積回路装置。
【請求項７】
請求項４記載の半導体集積回路装置において、
前記第５および第６ローカル配線は、前記第３電源配線と接続され、
前記第７および第８ローカル配線は、前記第４電源配線と接続されていることを特徴とする半導体集積回路装置。
【請求項８】
請求項３記載の半導体集積回路装置において、
前記第１、第２、第５および第６ローカル配線は、前記深さ方向において、同層に配置され、かつ、前記第１方向において、同一ピッチで配置されており、
前記第３、第４、第７および第８ローカル配線は、前記深さ方向において、同層に配置され、かつ、前記第１方向において、同一ピッチで配置されていることを特徴とする半導体集積回路装置。
【請求項９】
論理機能を有する第１スタンダードセルと、前記第１スタンダードセルに隣接して配置され、論理機能を有さない第２スタンダードセルと、を備える半導体集積回路装置であって、
前記第１スタンダードセルは、
第１方向に延伸され、第１電源電圧を供給する第１電源配線と、
前記第１方向に延伸され、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、
第１導電型の立体構造トランジスタである、第１トランジスタと、
深さ方向において、前記第１トランジスタよりも高い位置に形成され、かつ、平面視において、チャネル部が前記第１トランジスタのチャネル部と重なりを有する位置に配置された第２導電型の立体構造トランジスタである、第２トランジスタと、
前記第１方向と垂直をなす第２方向に延び、前記第１トランジスタのソースおよびドレインにそれぞれ接続された第１および第２ローカル配線と、
前記第２方向に延び、前記第２トランジスタのソースおよびドレインにそれぞれ接続された第３および第４ローカル配線と、を備え、
前記第２スタンダードセルは、
前記第１方向に延伸され、前記第１電源電圧を供給する第３電源配線と、
前記第１方向に延伸され、前記第２電源電圧を供給する第４電源配線と、
前記深さ方向において、前記第１および第２ローカル配線と同層に配置された第５ローカル配線と、
前記深さ方向において、前記第３および第４ローカル配線と同層に配置された第６ローカル配線とを備え、
前記第５および第６ローカル配線のうち少なくともいずれか一方は、平面視で、前記第３および第４電源配線と重なりを有していることを特徴とする半導体集積回路装置。
【請求項１０】
請求項９記載の半導体集積回路装置において、
前記第１スタンダードセルは、
前記第２方向に延び、かつ、前記深さ方向に延びており、前記第１トランジスタおよび前記第２トランジスタのゲートとなる、ゲート配線をさらに備え、
前記第２スタンダードセルは、
前記第２方向に延び、かつ、前記深さ方向に延びているダミーゲート配線をさらに備え、
前記第１スタンダードセルと前記第２スタンダードセルとの境界において、前記第２方向および前記深さ方向において延びるように、第２ダミーゲート配線が設けられており、
前記ゲート配線、前記ダミーゲート配線、および前記第２ダミーゲート配線は、前記第１方向において、同一ピッチで配置されていることを特徴とする半導体集積回路装置。
【請求項１１】
請求項９記載の半導体集積回路装置において、
前記第５および第６ローカル配線は、前記第３電源配線と、接続されていることを特徴とする半導体集積回路装置。
【請求項１２】
請求項９記載の半導体集積回路装置において、
前記第５ローカル配線は、前記第３電源配線と接続され、
前記第６ローカル配線は、前記第４電源配線と接続されていることを特徴とする半導体集積回路装置。
【請求項１３】
請求項９記載の半導体集積回路装置において、
前記第１、第２および第５ローカル配線は、前記第１方向において、同一ピッチで配置されており、
前記第３、第４および第６ローカル配線は、前記第１方向において、同一ピッチで配置されていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、立体構造トランジスタを含むスタンダードセル（以下、適宜、単にセルともいう）を備えた半導体集積回路装置に関するものである。
【背景技術】
【０００２】
半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。【０００３】
また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。【０００４】
非特許文献１，２では、新規デバイスとして、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスと、これを用いたスタンダードセルが開示されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ryckaert J. et al., "The Complementary FET (CFET) for CMOS scaling beyond N3", 2018 Symposium on VLSI Technology Digest of Technical Papers
【非特許文献２】A. Mocuta et al., "Enabling CMOS Scaling Towards 3nm and Beyond", 2018 Symposium on VLSI Technology Digest of Technical Papers
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本明細書では、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスのことを、非特許文献１の記載にならい、ＣＦＥＴ（Complementary FET）と呼ぶことにする。また、基板に対して垂直をなす方向のことを、深さ方向と呼ぶ。【０００７】
ここで、スタンダードセルには、例えば、ＮＡＮＤゲート、ＮＯＲゲート等の論理機能を有するセル（以下、適宜、論理セルという）の他に、論理機能を有さないセルが含まれる。論理機能を有さないセルとして、「フィラーセル」が挙げられる。「フィラーセル」とは、論理機能を有さず、回路ブロックの論理機能に寄与せず、論理セルの間に配置されたセルのことをいう。【０００８】
これまで、ＣＦＥＴを用いたフィラーセルの構造や、ＣＦＥＴを用いたフィラーセルを含む半導体集積回路のレイアウトに関して、具体的な検討はまだなされていない。【０００９】
本開示は、ＣＦＥＴを用いたフィラーセルを含む半導体集積回路装置のレイアウトを提供するものである。
【課題を解決するための手段】
【００１０】
本開示の第１態様では、論理機能を有する第１スタンダードセルと、前記第１スタンダードセルに隣接して配置され、論理機能を有さない第２スタンダードセルと、を備える半導体集積回路装置であって、前記第１スタンダードセルは、第１方向に延伸され、第１電源電圧を供給する第１電源配線と、前記第１方向に延伸され、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、第１導電型の立体構造トランジスタである、第１トランジスタと、深さ方向において前記第１トランジスタよりも高い位置に形成され、かつ、平面視において、チャネル部が前記第１トランジスタのチャネル部と重なりを有する位置に配置された第２導電型の立体構造トランジスタである、第２トランジスタと、を備え、前記第２スタンダードセルは、前記第１方向に延伸され、前記第１電源電圧を供給する第３電源配線と、前記第１方向に延伸され、前記第２電源電圧を供給する第４電源配線と、前記第１方向と垂直をなす第２方向において、チャネル部が前記第１トランジスタのチャネル部と同じ位置に配置され、かつ、深さ方向において、前記第１トランジスタと同層に配置された前記第１導電型の立体構造トランジスタである、第１ダミートランジスタと、前記第２方向において、チャネル部が前記第２トランジスタのチャネル部と同じ位置に配置され、かつ、前記深さ方向において、前記第２トランジスタと同層に配置された前記第２導電型の立体構造トランジスタである、第２ダミートランジスタと、を備える。【００１１】
この態様によると、第１トランジスタおよび第１ダミートランジスタのチャネル部は、第２方向において、同じ位置に配置される。第１トランジスタおよび第１ダミートランジスタは、深さ方向において、同層に配置される。また、第２トランジスタおよび第２ダミートランジスタのチャネル部は、第２方向において、同じ位置に配置される。第２トランジスタおよび第２ダミートランジスタは、深さ方向において、同層に配置される。すなわち、第２スタンダードセルに第１および第２トランジスタを配置することにより、トランジスタ配置の粗密を抑制することができる。これにより、半導体集積回路装置の製造ばらつきを抑えることができ、歩留まりを向上させることができる。【００１２】
本開示の第２態様では、論理機能を有する第１スタンダードセルと、前記第１スタンダードセルに隣接して配置され、論理機能を有さない第２スタンダードセルと、を備える半導体集積回路装置であって、前記第１スタンダードセルは、第１方向に延伸され、第１電源電圧を供給する第１電源配線と、前記第１方向に延伸され、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、第１導電型の立体構造トランジスタである、第１トランジスタと、深さ方向において、前記第１トランジスタよりも高い位置に形成され、かつ、平面視において、チャネル部が前記第１トランジスタのチャネル部と重なりを有する位置に配置された第２導電型の立体構造トランジスタである、第２トランジスタと、前記第１方向と垂直をなす第２方向に延び、前記第１トランジスタのソースおよびドレインにそれぞれ接続された第１および第２ローカル配線と、前記第２方向に延び、前記第２トランジスタのソースおよびドレインにそれぞれ接続された第３および第４ローカル配線と、を備え、前記第２スタンダードセルは、前記第１方向に延伸され、前記第１電源電圧を供給する第３電源配線と、前記第１方向に延伸され、前記第２電源電圧を供給する第４電源配線と、前記深さ方向において、前記第１および第２ローカル配線と同層に配置された第５ローカル配線と、前記深さ方向において、前記第３および第４ローカル配線と同層に配置された第６ローカル配線とを備え、前記第５および第６ローカル配線のうち少なくともいずれか一方は、平面視で、前記第３および第４電源配線と重なりを有している。【００１３】
この態様によると、第１スタンダードセルと第２スタンダードセルとは、隣接して配置される。また、第１，第２および第５ローカル配線は、同層に配置される。第３，第４および第６ローカル配線は、同層に配置される。すなわち、半導体集積回路装置の下部において、第１，第２および第５ローカル配線は、規則的に配置される。また、半導体集積回路装置の上部において、第３，第４および第６ローカル配線は、規則的に配置される。これにより、半導体集積回路装置の製造ばらつきを抑えることができ、歩留まりを向上させ
ることができる。
【発明の効果】
【００１４】
本開示によると、ＣＦＥＴを用いた半導体集積回路装置において、製造や性能のばらつきを抑制できるとともに、歩留まりを向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】第１実施形態に係るスタンダードセルを用いた回路ブロック下部のレイアウト構造の例を示す平面図
【図２】第１実施形態に係るスタンダードセルを用いた回路ブロック上部のレイアウト構造の例を示す平面図
【図３】図１および図２のレイアウト構造の平面視横方向における断面図
【図４】（ａ），（ｂ）は第１実施形態に係るインバータセルのレイアウト構造を示す平面図
【図５】（ａ），（ｂ）は第１実施形態に係るフィラーセルのレイアウト構造を示す平面図
【図６】（ａ），（ｂ）は図４のレイアウト構造の平面視縦方向における断面図
【図７】（ａ），（ｂ）は第１実施形態に係るフィラーセルの他のレイアウト構造を示す平面図
【図８】（ａ），（ｂ）は第１実施形態に係るフィラーセルの他のレイアウト構造を示す平面図
【図９】（ａ），（ｂ）は第１実施形態に係るフィラーセルの他のレイアウト構造を示す平面図
【図１０】（ａ），（ｂ）は第１実施形態に係るフィラーセルの他のレイアウト構造を示す平面図
【図１１】（ａ），（ｂ）は第１実施形態に係るフィラーセルの他のレイアウト構造を示す平面図
【図１２】（ａ），（ｂ）は第２実施形態に係るフィラーセルのレイアウト構造を示す平面図
【図１３】（ａ），（ｂ）は第２実施形態に係るフィラーセルの他のレイアウト構造を示す平面図
【図１４】（ａ），（ｂ）は第２実施形態に係るフィラーセルの他のレイアウト構造を示す平面図
【図１５】（ａ），（ｂ）は第２実施形態に係るフィラーセルの他のレイアウト構造を示す平面図
【図１６】ＣＦＥＴを備えた半導体装置の構造を示す断面図
【図１７】ＣＦＥＴを備えた半導体装置の構造を示す断面図
【図１８】ＣＦＥＴを備えた半導体装置の構造を示す断面図
【図１９】ＣＦＥＴを備えた半導体装置の構造を示す断面図
【発明を実施するための形態】
【００１６】
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセル（本明細書では、適宜、単にセルという）を備えており、この複数のスタンダードセルのうち少なくとも一部は、ＣＦＥＴ、すなわち、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスを備えるものとする。
【００１７】
まず、ＣＦＥＴの基本構造について説明する。図１６〜図１９はＣＦＥＴを備えた半導体装置の構造を示す図であり、図１６はＸ方向における断面図、図１７はＹ方向におけるゲート部分の断面図、図１８はＹ方向におけるソース・ドレイン部分の断面図、図１９は平面図である。なお、Ｘ方向はナノワイヤが延びる方向、Ｙ方向はゲートが延びる方向、Ｚ方向は基板面と垂直をなす方向としている。また、図１６〜図１９は概略図であり、各部の寸法や位置等は必ずしも整合していない。
【００１８】
この半導体装置では、シリコン（Ｓｉ）基板等の半導体基板３０１の表面に素子分離領域３０２が形成されており、素子分離領域３０２により、素子活性領域３０ａが画定されている。素子活性領域３０ａでは、Ｐ型ＦＥＴ上にＮ型ＦＥＴが形成されている。
【００１９】
素子活性領域３０ａでは、半導体基板３０１上に積層トランジスタ構造３９０ａが形成されている。積層トランジスタ構造３９０ａは、半導体基板３０１上に形成されたゲート構造３９１を含む。ゲート構造３９１は、ゲート電極３５６、複数のナノワイヤ３５８、ゲート絶縁膜３５５、絶縁膜３５７を含む。ゲート電極３５６は、Ｙ方向に延び、Ｚ方向に立ち上がる。ナノワイヤ３５８は、Ｘ方向でゲート電極３５６を貫通し、Ｙ方向及びＺ方向に配列されている。ゲート絶縁膜３５５は、ゲート電極３５６とナノワイヤ３５８との間に形成されている。ゲート電極３５６及びゲート絶縁膜３５５は、Ｘ方向において、ナノワイヤ３５８の両端から後退した位置に形成されており、この後退した部分に絶縁膜３５７が形成されている。半導体基板３０１上に、絶縁膜３５７の両脇において、絶縁膜３１６が形成されている。３２１，３２２は層間絶縁膜である。
【００２０】
また、図１７に示すように、ゲート電極３５６は、開口部３７５に設けられたビア３８５によって、上層の配線と接続される。
【００２１】
例えば、ゲート電極３５６には、チタン、チタン窒化物又は多結晶シリコン等を用いることができる。例えば、ゲート絶縁膜３５５には、ハフニウム酸化物、アルミニウム酸化物又はハフニウム及びアルミニウムの酸化物等の高誘電率材料を用いることができる。例えば、ナノワイヤ３５８にはシリコン等を用いることができる。例えば、絶縁膜３１６、絶縁膜３５７には、シリコン酸化物又はシリコン窒化物等を用いることができる。
【００２２】
この半導体装置では、Ｚ方向に配列するナノワイヤ３５８の本数は４であり、素子活性領域３０ａでは、半導体基板３０１側の２本のナノワイヤ３５８の各端部にｐ型半導体層３３１ｐが形成されている。ｐ型半導体層３３１ｐに接する２つのローカル配線３８６がＸ方向でゲート構造３９１を挟むようにして形成されている。また、半導体基板３０１から離間する側の２本のナノワイヤ３５８の各端部にｎ型半導体層３４１ｎが形成されている。ｎ型半導体層３４１ｎに接する２つのローカル配線３８８がＸ方向でゲート構造３９１を挟むようにして形成されている。ローカル配線３８６とローカル配線３８８との間に絶縁膜３３２が形成されている。ローカル配線３８８の上に絶縁膜３８９が形成されている。例えば、ｐ型半導体層３３１ｐはｐ型ＳｉＧｅ層であり、ｎ型半導体層３４１ｎはｎ型Ｓｉ層である。例えば、絶縁膜３３２には、シリコン酸化物又はシリコン窒化物等を用いることができる。
【００２３】
また、図１８に示すように、ローカル配線３８８は、ビア３０７１を介して、埋め込み配線３１０１と接続される。ローカル配線３８６は、ビア３０７２を介して、埋め込み配線３１０２と接続される。
【００２４】
このように、積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＰ型半導体層３３１ｐを含むＰ型ＦＥＴを有する。このＰ型ＦＥＴでは、一方のＰ型半導体層３３１ｐがソース領域として機能し、他方のＰ型半導体層３３１ｐがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＮ型半導体層３４１ｎを含むＮ型ＦＥＴも有する。このＮ型ＦＥＴでは、一方のＮ型半導体層３４１ｎがソース領域として機能し、他方のＮ型半導体層３４１ｎがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。
【００２５】
なお、積層トランジスタ構造より上層については、ビアおよび金属配線によりトランジスタ間の配線等が行われるが、これらは既知の配線プロセスによって実現が可能である。
【００２６】
なお、ここでは、Ｐ型ＦＥＴおよびＮ型ＦＥＴにおけるナノワイヤの本数は、それぞれ、Ｙ方向に４本、Ｚ方向に２本、計８本ずつであるものとしたが、ナノノワイヤの本数はこれに限られるものではない。また、Ｐ型ＦＥＴとＮ型ＦＥＴのナノワイヤの本数は、異なっていてもかまわない。
【００２７】
また、本明細書では、ナノワイヤの両端に形成され、トランジスタのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。上述したＣＦＥＴの基本構造例では、ｐ型半導体層３３１ｐおよびｎ型半導体層３４１ｎが、パッドに相当する。
【００２８】
また、以降の実施形態における平面図および断面図においては、各絶縁膜等の記載は省略することがある。また、以降の実施形態における平面図および断面図については、ナノワイヤおよびその両側のパッドを、簡易化した直線状の形状で記載することがある。また、本明細書において、「同一サイズ」等のように、サイズ等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
【００２９】
（第１実施形態）
図１は第１実施形態に係るスタンダードセルを用いた回路ブロック下部のレイアウト例であり、図２は第１実施形態に係るスタンダードセルを用いた回路ブロック上部のレイアウト例であり、図３は図１および図２の線Ｘ１−Ｘ１’における断面である。図１および図２は回路ブロックの平面図である。具体的には、図１は下部、すなわち基板に近い側に形成された立体構造トランジスタ（ここではＰ型ナノワイヤＦＥＴ）を含む部分を示し、図２は上部、すなわち基板から遠い側に形成された立体構造トランジスタ（ここではＮ型ナノワイヤＦＥＴ）を含む部分を示す。
【００３０】
なお、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）、基板面に垂直な方向をＺ方向（深さ方向に相当）としている。また、図１等の平面図において縦横に走る点線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。
【００３１】
図１および図２のレイアウトでは、Ｘ方向に並ぶ複数のセルが、セル列ＣＲを構成している。そして、複数のセル列ＣＲが、Ｙ方向に並べて配置されている。複数のセルには、インバータの論理機能を有するインバータセルＣ１，Ｃ２と、論理機能を有さないフィラーセルＣ１１，Ｃ１２，Ｃ１２ａとが含まれている。なお、インバータセルＣ２は、Ｙ方向において、インバータセルＣ１を反転させて配置したものである。また、フィラーセルＣ１２ａは、Ｙ方向において、フィラーセルＣ１２を反転させて配置したものである。
【００３２】
ここで、「フィラーセル」は、論理機能を有しておらず、回路ブロックの論理機能に寄与せず、論理セルの間に配置されたセルのことをいう。
【００３３】
本実施形態では、フィラーセルに、ダミーパッドが配置されている。ここで、「ダミーパッド」とは、回路の論理機能に寄与しないパッド、言い換えると、ナノワイヤＦＥＴを構成するパッドと同様の構造からなり、かつ、回路ブロックの論理機能に寄与しない構造物のことをいう。
【００３４】
なお、図１および図２では、インバータセルＣ１，Ｃ２およびフィラーセルＣ１１，Ｃ１２，Ｃ１２ａが含まれる回路ブロックのレイアウトを図示している。ただし、実際のレイアウトはこれに限られるものではなく、どのような論理セルが配置されていてもよい。
【００３５】
（インバータセルの構成）
図４はインバータセルのレイアウト構造を示す平面図である。具体的に、図４（ａ），（ｂ）はインバータセルＣ１の平面図である。具体的には、図４（ａ）は下部を示し、図４（ｂ）は上部を示す。
【００３６】
図４（ａ）に示すように、インバータセルＣ１には、Ｙ方向両端において、Ｘ方向に延びる電源配線１１，１２がそれぞれ設けられている。電源配線１１，１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ：Buried Power Rail）である。電源配線１１は電源電圧ＶＤＤを供給し、電源配線１２は電源電圧ＶＳＳを供給する。
【００３７】
Ｍ１配線層には、Ｘ方向に延びる配線７１，７２が形成されている。配線７１は入力Ａ、配線７２は出力Ｙに相当する。
【００３８】
インバータセルＣ１の下部には、Ｘ方向に延びるナノワイヤ２１が形成されており、インバータセルＣ１の上部には、Ｘ方向に延びるナノワイヤ２６が形成されている。ナノワイヤ２１，２６は、平面視で重なっている。ナノワイヤ２１の両端に、Ｐ型半導体がドーピングされたパッド２２ａ，２２ｂが形成されている。ナノワイヤ２６の両端に、Ｎ型半導体がドーピングされたパッド２７ａ，２７ｂが形成されている。ナノワイヤ２１がＰ型トランジスタＰ１のチャネル部を構成し、パッド２２ａ，２２ｂがＰ型トランジスタＰ１のソースまたはドレインとなる端子を構成する。ナノワイヤ２６がＮ型トランジスタＮ１のチャネル部を構成し、パッド２７ａ，２７ｂがＮ型トランジスタＮ１のソースまたはドレインとなる端子を構成する。Ｎ型トランジスタＮ１は、Ｚ方向においてＰ型トランジスタＰ１よりも高い位置に形成されている。
【００３９】
ゲート配線３１は、Ｘ方向におけるほぼ中央においてＹ方向に延びており、かつ、インバータセルＣ１の下部から上部にかけてＺ方向に延びている。ゲート配線３１は、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１のゲートとなる。すなわち、ナノワイヤ２１、ゲート配線３１、およびパッド２２ａ，２２ｂによって、Ｐ型トランジスタＰ１が構成される。ナノワイヤ２６、およびゲート配線３１、およびパッド２７ａ，２７ｂによって、Ｎ型トランジスタＮ１が構成される。また、インバータセルＣ１のＸ方向両端に、それぞれ、ダミーゲート配線３５ａ，３５ｂが形成されている。ダミーゲート配線３５ａ，３５ｂは、ゲート配線３１と同様に、Ｙ方向およびＺ方向に延びている。ゲート配線３１およびダミーゲート配線３５ａ，３５ｂは、Ｘ方向において、同一ピッチＬで配置されている。
【００４０】
インバータセルＣ１の下部において、Ｙ方向に延びるローカル配線(Local Interconnect:LI)４１，４２が形成されている。ローカル配線４１は、パッド２２ａと接続されている。ローカル配線４２は、パッド２２ｂと接続されている。インバータセルＣ１の上部において、Ｙ方向に延びるローカル配線５１，５２が形成されている。ローカル配線５１は、パッド２７ａと接続されている。ローカル配線５２は、パッド２７ｂと接続されている。
【００４１】
ローカル配線４１は、電源配線１１と平面視で重なる位置まで延びており、コンタクト６１を介して、電源配線１１と接続されている。コンタクト６１は、平面視で電源配線１１とローカル配線４１とが重なる位置に形成されている。ローカル配線５１は、電源配線１２と平面視で重なる位置まで延びており、コンタクト６２を介して、電源配線１２と接続されている。コンタクト６２は、平面視で電源配線１２とローカル配線５１とが重なる位置に形成されている。ローカル配線４２，５２は、コンタクト６３を介して接続されている。コンタクト６３は、平面視でローカル配線４２とローカル配線５２とが重なる位置に形成されている。
【００４２】
図４に示すように、配線７１（入力Ａ）は、コンタクト８１を介して、ゲート配線３１と接続されている。配線７２（出力Ｙ）は、コンタクト８２を介して、ローカル配線５２と接続されている。
【００４３】
以上のように、インバータセルＣ１は、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１を有し、入力Ａ、出力Ｙのインバータ回路を実現している。すなわち、インバータセルＣ１は、論理機能を有するスタンダードセルである。
【００４４】
（フィラーセルの構成）
図５はフィラーセルのレイアウト構造を示す図であり、図５（ａ），（ｂ）は平面図であり、図６は平面視縦方向における断面図である。具体的には、図５（ａ）はフィラーセルＣ１１の下部を示し、図５（ｂ）は上部を示す。図６（ａ）は線Ｙ１−Ｙ１’の断面、図６（ｂ）は線Ｙ２−Ｙ２’の断面である。
【００４５】
図５（ａ）に示すように、フィラーセルＣ１１には、Ｙ方向両端部において、Ｘ方向に延びる電源配線１１１，１１２がそれぞれ設けられている。電源配線１１１，１１２は、ともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ）である。電源配線１１１は、電源配線１１と同一の電源電圧ＶＤＤを供給する。電源配線１１２は、電源配線１２と同一の電源電圧ＶＳＳを供給する。
【００４６】
フィラーセルＣ１１の下部には、Ｘ方向に延びるナノワイヤ１２１が形成されており、フィラーセルＣ１１の上部には、Ｘ方向に延びるナノワイヤ１２６が形成されている。ナノワイヤ１２１，１２６は、平面視で重なっている。ナノワイヤ１２１の両端に、Ｐ型半導体がドーピングされたダミーパッド１２２ａ，１２２ｂが形成されている。ナノワイヤ１２６の両端に、Ｎ型半導体がドーピングされたダミーパッド１２７ａ，１２７ｂが形成されている。ナノワイヤ１２１がＰ型ダミートランジスタＰ１１のチャネル部を構成し、ダミーパッド１２２ａ，１２２ｂがＰ型ダミートランジスタＰ１１のソースまたはドレインとなる端子を構成する。ナノワイヤ１２６がＮ型ダミートランジスタＮ１１のチャネル部を構成し、ダミーパッド１２７ａ，１２７ｂがＮ型ダミートランジスタＮ１１のソースまたはドレインとなる端子を構成する。Ｎ型ダミートランジスタＮ１１は、Ｚ方向においてＰ型ダミートランジスタＰ１１よりも高い位置に形成されている。
【００４７】
また、Ｘ方向におけるほぼ中央においてＹ方向に延び、かつ、フィラーセルＣ１１の下部から上部にかけてＺ方向に延びるダミーゲート配線１３１が形成されている。また、フィラーセルＣ１１のＸ方向両端には、ダミーゲート配線１３５ａ，１３５ｂが形成されている。ダミーゲート配線１３５ａ，１３５ｂは、Ｙ方向に延びており、かつ、セル上部からセル下部にかけてＺ方向に延びている。ダミーゲート配線１３１，１３５ａ，１３５ｂは、Ｘ方向において、同一ピッチＬで配置されている。
【００４８】
また、ダミーゲート配線１３１は、Ｐ型ダミートランジスタＰ１１およびＮ型ダミートランジスタＮ１１のゲートとなる。すなわち、ナノワイヤ１２１、ダミーゲート配線１３１、およびダミーパッド１２２ａ，１２２ｂによって、Ｐ型ダミートランジスタＰ１１が構成される。ナノワイヤ１２６、ダミーゲート配線１３１、およびダミーパッド１２７ａ，１２７ｂによって、Ｎ型ダミートランジスタＮ１１が構成される。
【００４９】
また、フィラーセルＣ１１の下部において、Ｙ方向に延びるローカル配線１４１，１４２が形成されている。ローカル配線１４１，１４２は、それぞれ、平面視において、電源配線１１１，１１２と重なりを有する。ローカル配線１４１は、ダミーパッド１２２ａと接続されている。ローカル配線１４２は、ダミーパッド１２２ｂと接続されている。
【００５０】
フィラーセルＣ１１の上部において、Ｙ方向に延びるローカル配線１５１，１５２が形成されている。ローカル配線１５１，１５２は、それぞれ、平面視において、電源配線１１１，１１２と重なりを有する。ローカル配線１５１は、ダミーパッド１２７ａと接続されている。ローカル配線１５２は、ダミーパッド１２７ｂと接続されている。
【００５１】
ダミーゲート配線１３１およびローカル配線１４１，１４２，１５１，１５２は、インバータセルＣ１と異なり、いずれも他の配線と接続されていない。
【００５２】
以上のように、フィラーセルＣ１１は、Ｐ型ダミートランジスタＰ１１およびＮ型ダミートランジスタＮ１１を有する。Ｐ型ダミートランジスタＰ１１およびＮ型ダミートランジスタＮ１１のそれぞれのソースおよびドレインとなる、ダミーパッド１２２ａ，１２２ｂ，１２７ａ，１２７ｂは、ローカル配線１４１，１４２，１５１，１５２にそれぞれ接続されている。ただし、ローカル配線１４１，１４２，１５１，１５２は、他の配線と接続されていない。すなわち、フィラーセルＣ１１は、論理機能を有さないスタンダードセルである。
【００５３】
図３に示すように、インバータセルＣ１およびフィラーセルＣ１１は、Ｘ方向に並んで配置される。なお、インバータセルＣ１とフィラーセルＣ１１との境界に配置されたダミーゲート配線は、インバータセルＣ１のダミーゲート配線３５ｂ、および、フィラーセルＣ１１のダミーゲート配線１３５ａに相当する。
【００５４】
フィラーセルＣ１１のナノワイヤ１２１，１２６は、それぞれ、Ｙ方向において、インバータセルＣ１のナノワイヤ２１，２６と同じ位置に配置されている。また、ナノワイヤ１２１，１２６は、それぞれ、Ｚ方向において、ナノワイヤ２１，２６と同層に配置されている。すなわち、フィラーセルＣ１１のＰ型ダミートランジスタＰ１１およびＮ型ダミートランジスタＮ１１は、それぞれ、インバータセルＣ１のＰ型トランジスタＰ１およびＮ型トランジスタＮ１と、Ｘ方向において、並んで配置され、かつ、Ｚ方向において、同層に配置されている。
【００５５】
また、ゲート配線３１、ダミーゲート配線１３１およびダミーゲート配線３５ａ，３５ｂ（１３５ａ），１３５ｂは、Ｘ方向において、同一ピッチＬで配置されている。すなわち、ゲート配線３１、ダミーゲート配線１３１およびダミーゲート配線３５ａ，３５ｂ（１３５ａ），１３５ｂは、Ｘ方向において、等幅、等間隔、等ピッチ（ピッチＬ）で配置されている。
【００５６】
また、ローカル配線１４１，１４２は、ローカル配線４１，４２と、Ｚ方向において、同層に配置され、かつ、Ｘ方向において、同一ピッチＬで配置されている。すなわち、ローカル配線４１，４２，１４１，１４２は、Ｘ方向において、等幅、等間隔、等ピッチ（ピッチＬ）で配置される。
【００５７】
また、ローカル配線１５１，１５２は、ローカル配線５１，５２と、Ｚ方向において、同層に配置され、かつ、Ｘ方向において、同一ピッチＬで配置されている。すなわち、ローカル配線５１，５２，１５１，１５２は、Ｘ方向において、等幅、等間隔、等ピッチ（ピッチＬ）で配置されている。
【００５８】
以上の構成により、論理機能を有さないフィラーセルＣ１１は、論理機能を有するインバータセルＣ１に隣接して配置される。インバータセルＣ１は、Ｐ型トランジスタＰ１と、Ｚ方向において、Ｐ型トランジスタＰ１よりも高い位置に配置されたＮ型トランジスタＮ１とを備える。フィラーセルＣ１１は、Ｐ型ダミートランジスタＰ１１とＮ型ダミートランジスタＮ１１とを備える。フィラーセルＣ１１のナノワイヤ１２１，１２６は、それぞれ、Ｙ方向において、インバータセルＣ１のナノワイヤ２１，２６と同じ位置に配置される。Ｐ型トランジスタＰ１およびＰ型ダミートランジスタＰ１１は、Ｚ方向において、同層に配置されている。また、Ｎ型トランジスタＮ１およびＮ型ダミートランジスタＮ１１は、Ｚ方向において、同層に配置される。すなわち、フィラーセルＣ１１にＰ型およびＮ型ダミートランジスタを配置することによりトランジスタ配置の粗密を抑制することができる。これにより、ＣＦＥＴを用いた半導体集積回路装置の製造ばらつきを抑えることができ、歩留まりを向上させることができる。
【００５９】
また、Ｘ方向において、インバータセルＣ１のＰ型トランジスタＰ１およびＮ型トランジスタＮ１に最も近接するトランジスタは、それぞれ、フィラーセルＣ１１のＰ型ダミートランジスタＰ１１およびＮ型ダミートランジスタＮ１１である。このため、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１は、それぞれ、Ｐ型ダミートランジスタＰ１１およびＮ型ダミートランジスタＮ１１の存在によって、隣接するトランジスタまでの距離が所定値に定まる。すなわち、Ｐ型ダミートランジスタＰ１１およびＮ型ダミートランジスタＮ１１の存在によって、論理セル（インバータセルＣ１）のセル端に最も近接するトランジスタ（Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１）からそれぞれに隣接するトランジスタまでの距離を所定値に見積もることができる。これにより、論理セルのトランジスタ性能の見積もり精度を向上させることができる。
【００６０】
また、インバータセルＣ１のゲート配線３１、フィラーセルＣ１１のダミーゲート配線１３１およびダミーゲート配線３５ａ，３５ｂ（１３５ａ），１３５ｂは、Ｘ方向において、同一ピッチＬで配置されている。すなわち、ゲート配線３１、ダミーゲート配線１３１、および、ダミーゲート配線３５ａ，３５ｂ（１３５ａ），１３５ｂは、規則的に配置される。これにより、ＣＦＥＴを用いた半導体集積回路装置において、製造ばらつきを抑えることができ、歩留まりを向上させることができる。
【００６１】
また、フィラーセルＣ１１のローカル配線１４１，１４２は、インバータセルＣ１のローカル配線４１，４２と、Ｚ方向において、同層に配置され、かつ、Ｘ方向において、同一ピッチＬで配置されている。また、フィラーセルＣ１１のローカル配線１５１，１５２は、インバータセルＣ１のローカル配線５１，５２と、Ｚ方向において、同層に配置され、かつ、Ｘ方向において、同一ピッチＬで配置されている。すなわち、ローカル配線４１，４２，１４１，１４２は、規則的に配置される。また、ローカル配線５１，５２，１５１，１５２は、規則的に配置される。これにより、ＣＦＥＴを用いた半導体集積回路装置において、製造ばらつきを抑えることができ、歩留まりを向上させることができる。
【００６２】
（フィラーセルの変形例）
（その１）
図７は本実施形態に係るフィラーセルの他の例を示す平面図である。図７（ａ）はセル下部を示し、図７（ｂ）はセル上部を示す。図１および図７に示すように、フィラーセルＣ１２は、フィラーセルＣ１１とセル幅（Ｘ方向における寸法）が異なる。すなわち、フィラーセルＣ１１のセル幅は２Ｌであるのに対して、フィラーセルＣ１２のセル幅は４Ｌである。
【００６３】
具体的には、フィラーセルＣ１２の下部には、Ｘ方向に延びるナノワイヤ１２３ａ，１２３ｂ，１２３ｃが形成されており、フィラーセルＣ１２の上部には、Ｘ方向に延びるナノワイヤ１２８ａ，１２８ｂ，１２８ｃが形成されている。ナノワイヤ１２３ａ，１２３ｂ，１２３ｃは、それぞれ、ナノワイヤ１２８ａ，１２８ｂ，１２８ｃと平面視で重なっている。
【００６４】
ナノワイヤ１２３ａの図面左側に、Ｐ型半導体がドーピングされたダミーパッド１２４ａが形成されており、ナノワイヤ１２３ａ，１２３ｂの間にＰ型半導体がドーピングされたダミーパッド１２４ｂが形成されている。ナノワイヤ１２３ｂ，１２３ｃの間にＰ型半導体がドーピングされたダミーパッド１２４ｃが形成されており、ナノワイヤ１２３ｃの図面右側に、Ｐ型半導体がドーピングされたダミーパッド１２４ｄが形成されている。
【００６５】
また、ナノワイヤ１２８ａの図面左側に、Ｎ型半導体がドーピングされたダミーパッド１２９ａが形成されており、ナノワイヤ１２８ａ，１２８ｂの間にＮ型半導体がドーピングされたダミーパッド１２９ｂが形成されている。ナノワイヤ１２８ｂ，１２８ｃの間にＮ型半導体がドーピングされたダミーパッド１２９ｃが形成されており、ナノワイヤ１２８ｃの図面右側に、Ｎ型半導体がドーピングされたダミーパッド１２９ｄが形成されている。
【００６６】
ナノワイヤ１２３ａがＰ型ダミートランジスタＰ１２のチャネル部を構成し、ダミーパッド１２４ａ，１２４ｂがＰ型ダミートランジスタＰ１２のソースまたはドレインとなる端子を構成する。ナノワイヤ１２３ｂがＰ型ダミートランジスタＰ１３のチャネル部を構成し、ダミーパッド１２４ｂ，１２４ｃがＰ型ダミートランジスタＰ１３のソースまたはドレインとなる端子を構成する。ナノワイヤ１２３ｃがＰ型ダミートランジスタＰ１４のチャネル部を構成し、ダミーパッド１２４ｃ，１２４ｄがＰ型ダミートランジスタＰ１４のソースまたはドレインとなる端子を構成する。
【００６７】
ナノワイヤ１２８ａがＮ型ダミートランジスタＮ１２のチャネル部を構成し、ダミーパッド１２９ａ，１２９ｂがＮ型ダミートランジスタＮ１２のソースまたはドレインとなる端子を構成する。ナノワイヤ１２８ｂがＮ型ダミートランジスタＮ１３のチャネル部を構成し、ダミーパッド１２９ｂ，１２９ｃがＮ型ダミートランジスタＮ１３のソースまたはドレインとなる端子を構成する。ナノワイヤ１２８ｃがＮ型ダミートランジスタＮ１４のチャネル部を構成し、ダミーパッド１２９ｃ，１２９ｄがＮ型ダミートランジスタＮ１４のソースまたはドレインとなる端子を構成する。
【００６８】
また、フィラーセルＣ１２のＸ方向両端には、Ｙ方向に延び、かつ、セルの下部から上部にかけてＺ方向に延びるダミーゲート配線１３５ａ，１３５ｂが形成されている。また、ダミーゲート配線１３５ａ，１３５ｂの間には、Ｙ方向に延び、かつ、セルの下部から上部にかけてＺ方向に延びるダミーゲート配線１３２ａ，１３２ｂ，１３２ｃがピッチＬで形成されている。
【００６９】
ダミーゲート配線１３２ａは、Ｐ型ダミートランジスタＰ１２およびＮ型ダミートランジスタＮ１２のゲートとなる。ダミーゲート配線１３２ｂは、Ｐ型ダミートランジスタＰ１３およびＮ型ダミートランジスタＮ１３のゲートとなる。ダミーゲート配線１３２ｃは、Ｐ型ダミートランジスタＰ１４およびＮ型ダミートランジスタＮ１４のゲートとなる。すなわち、ナノワイヤ１２３ａ、ダミーゲート配線１３２ａ、およびダミーパッド１２４ａ，１２４ｂによって、Ｐ型ダミートランジスタＰ１２が構成される。ナノワイヤ１２３ｂ、ダミーゲート配線１３２ｂ、およびダミーパッド１２４ｂ，１２４ｃによって、Ｐ型ダミートランジスタＰ１３が構成される。ナノワイヤ１２３ｃ、ダミーゲート配線１３２ｃ、およびダミーパッド１２４ｃ，１２４ｄによって、Ｐ型ダミートランジスタＰ１４が構成される。ナノワイヤ１２８ａ、ダミーゲート配線１３２ａ、およびダミーパッド１２９ａ，１２９ｂによって、Ｎ型ダミートランジスタＮ１２が構成される。ナノワイヤ１２８ｂ、ダミーゲート配線１３２ｂ、およびダミーパッド１２９ｂ，１２９ｃによって、Ｎ型ダミートランジスタＮ１３が構成される。ナノワイヤ１２８ｃ、ダミーゲート配線１３２ｃ、およびダミーパッド１２９ｃ，１２９ｄによって、Ｎ型ダミートランジスタＮ１４が構成される。
【００７０】
また、フィラーセルＣ１２の下部において、Ｙ方向に延びるローカル配線１４３〜１４６が形成されている。ローカル配線１４３〜１４６は、それぞれ、平面視において、電源配線１１１，１１２と重なりを有する。ローカル配線１４３〜１４６は、それぞれ、ダミーパッド１２４ａ〜１２４ｄと接続されている。ローカル配線１４３〜１４６は、Ｘ方向において、同一ピッチＬで配置され、かつ、Ｚ方向において、同層に配置される。
【００７１】
また、フィラーセルＣ１２の上部において、Ｙ方向に延びるローカル配線１５３〜１５６が形成されている。ローカル配線１５３〜１５６は、それぞれ、平面視において、電源配線１１１，１１２と重なりを有する。ローカル配線１５３〜１５６は、それぞれ、ダミーパッド１２９ａ〜１２９ｄと接続されている。ローカル配線１５３〜１５６は、Ｘ方向において、同一ピッチＬで配置され、かつ、Ｚ方向において、同層に配置される。
【００７２】
また、ダミーゲート配線１３２ａ〜１３２ｃおよびローカル配線１４３〜１４６，１５３〜１５６は、いずれも他の配線等と接続されていない。
【００７３】
以上のように、フィラーセルＣ１２は、Ｐ型ダミートランジスタＰ１２〜Ｐ１４およびＮ型ダミートランジスタＮ１２〜Ｎ１４を有する。Ｐ型ダミートランジスタＰ１２〜Ｐ１４およびＮ型ダミートランジスタＮ１２〜Ｎ１４のそれぞれのソースおよびドレインとなるダミーパッド１２４ａ〜１２４ｄおよび１２９ａ〜１２９ｄは、ローカル配線１４３〜１４６およびローカル配線１５３〜１５６にそれぞれ接続されている。ただし、ローカル配線１４３〜１４６およびローカル配線１５３〜１５６は、他の配線等と接続されていない。すなわち、フィラーセルＣ１２は、論理機能を有さないスタンダードセルである。
【００７４】
ここで、図１および図２の回路ブロックで示すように、フィラーセルＣ１２がインバータセルＣ１と隣接して配置されたとする。この場合、フィラーセルＣ１２のナノワイヤ１２３ａ，１２３ｂ，１２３ｃは、インバータセルＣ１のナノワイヤ２１と、Ｙ方向において、同じ位置に配置され、かつ、Ｚ方向において、同層に配置される。また、フィラーセルＣ１２のナノワイヤ１２８ａ，１２８ｂ，１２８ｃは、インバータセルＣ１のナノワイヤ２６と、Ｙ方向において、同じ位置に配置され、かつ、Ｚ方向において、同層に配置される。すなわち、フィラーセルＣ１２のＰ型ダミートランジスタＰ１２，Ｐ１３，Ｐ１４は、インバータセルＣ１のＰ型トランジスタＰ１と、Ｘ方向において、並んで配置され、かつ、Ｚ方向において、同層に配置される。また、フィラーセルＣ１２のＮ型トランジスタＮ１２，Ｎ１３，Ｎ１４は、インバータセルＣ１のＮ型トランジスタＮ１と、Ｘ方向において、並んで配置され、かつ、Ｚ方向において、同層に配置される。
【００７５】
また、ゲート配線３１、ダミーゲート配線１３２ａ，１３２ｂ，１３２ｃ、および、ダミーゲート配線３５ａ，３５ｂ（１３５ａ），１３５ｂは、Ｘ方向において、同一ピッチＬで配置される。すなわち、ゲート配線３１、ダミーゲート配線１３２ａ，１３２ｂ，１３２ｃ、および、ダミーゲート配線３５ａ，３５ｂ（１３５ａ），１３５ｂは、Ｘ方向において、等幅、等間隔、等ピッチで配置される。
【００７６】
また、ローカル配線１４３〜１４６は、インバータセルＣ１のローカル配線４１，４２と、Ｘ方向において、同一のピッチＬで配置され、かつ、Ｚ方向において、同層に配置されている。すなわち、ローカル配線４１，４２，１４３〜１４６は、Ｘ方向において、等幅、等間隔、等ピッチ（ピッチＬ）で配置される。
【００７７】
また、ローカル配線１５３〜１５６は、インバータセルＣ１のローカル配線５１，５２と、Ｘ方向において、同一のピッチＬで配置され、かつ、Ｚ方向において、同層に配置されている。すなわち、ローカル配線５１，５２，１５３〜１５６は、Ｘ方向において、等幅、等間隔、等ピッチ（ピッチＬ）で配置されている。
【００７８】
本変形例に係るフィラーセルＣ１２によって、フィラーセルＣ１１と同様の効果を得ることができる。なお、セル幅が２Ｌ，４Ｌ以外のフィラーセルについても、同様に構成することができる。
【００７９】
（その２）
図８は第１実施形態に係るフィラーセルのレイアウト構造の他の例を示す平面図である。図８（ａ）はセル下部を示し、図８（ｂ）はセル上部を示す。図８に示すように、フィラーセルＣ１３は、図５に示すフィラーセルＣ１１と基本的に同様の構成であるが、各ローカル配線のＹ方向の長さが異なる。すなわち、ローカル配線１４７，１４８は、平面視において、電源配線１１１と重なる位置までＹ方向に延びているが、電源配線１１２と重なりを有さない。また、ローカル配線１５７，１５８は、平面視において、電源配線１１２と重なる位置までＹ方向に延びているが、電源配線１１１と重なりを有さない。
【００８０】
本変形例に係るフィラーセルＣ１３によって、フィラーセルＣ１１と同様の効果を得ることができる。
【００８１】
なお、ローカル配線１４７，１４８は、それぞれ、平面視において、電源配線１１１と重なりを有し、ローカル配線１５７，１５８は、それぞれ、平面視において、電源配線１１２と重なりを有しているが、これに限られない。ローカル配線１４７，１４８は、それぞれ、平面視において、電源配線１１１と重なりを有さず、電源配線１１２と重なりを有してもよい。また、ローカル配線１５７，１５８は、それぞれ、平面視において、電源配線１１１と重なりを有しており、電源配線１１２と重なりを有しなくてもよい。また、ローカル配線１４７，１４８，１５７，１５８は、それぞれ、平面視において、電源配線１１１，１１２のいずれとも重なりを有しなくてもよい。ただし、ローカル配線１４７，１４８，１５７，１５８のうち少なくとも一つは、平面視において、電源配線１１１または電源配線１１２と重なりを有する。
【００８２】
（その３）
図９は第１実施形態に係るフィラーセルのレイアウト構造の他の例を示す平面図である。図９（ａ）はセル下部を示し、図９（ｂ）はセル上部を示す。図９に示すように、フィラーセルＣ１４は、ダミーパッド１２２ａ，１２２ｂ，１２７ａ，１２７ｂのいずれにもローカル配線が接続されていない。その他の構成はフィラーセルＣ１１と同様である。
【００８３】
フィラーセルＣ１４をインバータセルＣ１に隣接配置した場合、ナノワイヤ１２１，１２６は、それぞれ、Ｙ方向において、インバータセルＣ１のナノワイヤ２１，２６と同じ位置に配置される。また、フィラーセルＣ１４のＰ型ダミートランジスタＰ１１は、インバータセルＣ１のＰ型トランジスタＰ１と、Ｚ方向において、同層に配置される。また、フィラーセルＣ１４のＮ型ダミートランジスタＮ１１は、インバータセルＣ１のＮ型トランジスタＮ１と、Ｚ方向において、同層に配置される。すなわち、フィラーセルＣ１４にＰ型およびＮ型ダミートランジスタを配置することによりトランジスタ配置の粗密を抑制することができる。これにより、ＣＦＥＴを用いた半導体集積回路装置の製造ばらつきを抑えることができ、歩留まりを向上させることができる。
【００８４】
また、インバータセルＣ１のゲート配線３１、フィラーセルＣ１４のダミーゲート配線１３１、および、ダミーゲート配線３５ａ，３５ｂ（１３５ａ），１３５ｂは、Ｘ方向において、同一ピッチＬで配置されている。すなわち、ゲート配線３１、ダミーゲート配線１３１、および、ダミーゲート配線３５ａ，３５ｂ（１３５ａ），１３５ｂは、規則的に配置される。これにより、ＣＦＥＴを用いた半導体集積回路装置の製造ばらつきを抑えることができ、歩留まりを向上させることができる。
【００８５】
また、Ｘ方向において、インバータセルＣ１のＰ型トランジスタＰ１およびＮ型トランジスタＮ１に最も近接するトランジスタは、それぞれ、フィラーセルＣ１４のＰ型ダミートランジスタＰ１１およびＮ型ダミートランジスタＮ１１である。このため、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１は、それぞれ、Ｐ型ダミートランジスタＰ１１およびＮ型ダミートランジスタＮ１１の存在によって、隣接するトランジスタまでの距離が所定値に定まる。すなわち、Ｐ型ダミートランジスタＰ１１およびＮ型ダミートランジスタＮ１１の存在によって、論理セル（インバータセルＣ１）のセル端に最も近接するトランジスタ（Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１）からそれぞれに隣接するトランジスタまでの距離を所定値に見積もることができる。これにより、論理セルのトランジスタ性能の見積もり精度を向上させることができる。
【００８６】
なお、フィラーセルＣ１４では、ダミーパッド１２２ａ，１２２ｂ，１２７ａ，１２７ｂのいずれにもローカル配線が接続されていないが、これに限られない。ダミーパッド１２２ａ，１２２ｂ，１２７ａ，１２７ｂのうちの一部に、Ｙ方向に延びるローカル配線が接続されていてもよい。また、ダミーパッド１２２ａ，１２２ｂ，１２７ａ，１２７ｂに接続されるローカル配線は、平面視において、電源配線１１１，１１２と重なりを有していてもよいし、有していなくてもよい。
【００８７】
（その４）
図１０は第１実施形態に係るフィラーセルのレイアウト構造の他の例を示す平面図である。図１０（ａ）はセル下部を示し、図１０（ｂ）はセル上部を示す。図９に示すように、フィラーセルＣ１５は、図４に示すフィラーセルＣ１１と基本的に同様の構成であるが、ローカル配線と電源配線とがコンタクトを介して接続されている。
【００８８】
フィラーセルＣ１５では、Ｚ方向に延びるコンタクト１６１〜１６４が形成されている。コンタクト１６１〜１６４は、それぞれ、平面視において、電源配線１１１と重なる位置に配置されている。電源配線１１１およびローカル配線１４１は、コンタクト１６１を介して、互いに接続されている。電源配線１１１およびローカル配線１４２は、コンタクト１６２を介して、互いに接続されている。ローカル配線１４１，１５１は、コンタクト１６３を介して、互いに接続されている。ローカル配線１４２，１５２は、コンタクト１６４を介して、互いに接続されている。
【００８９】
本変形例に係るフィラーセルＣ１５によって、フィラーセルＣ１１と同様の効果を得ることができる。
【００９０】
また、ダミーパッド１２２ａ，１２２ｂ，１２７ａ，１２７ｂには、それぞれ、ローカル配線１４１，１４２，１５１，１５２およびコンタクト１６１〜１６４を介して、電源配線１１１から電源電圧ＶＤＤが供給される。すなわち、Ｐ型ダミートランジスタＰ１１のソースおよびドレイン、ならびに、Ｎ型ダミートランジスタＮ１１のソースおよびドレインが、いずれも同一の電位ＶＤＤに固定される。これにより、Ｐ型およびＮ型ダミートランジスタのフローティングノードを削減することができ、回路ブロックの動作の安定化が図られる。
【００９１】
なお、電源配線１１１または電源配線１１２とダミーゲート配線１３１とを、コンタクトを介して、接続して、ダミーゲート配線１３１の電位を固定してもよい。
【００９２】
また、ローカル配線１４１，１４２，１５１，１５２は、コンタクト１６１〜１６４を介して、電源配線１１１と接続されているが、これに限られない。ローカル配線１４１，１４２，１５１，１５２は、コンタクトを介して、電源配線１１２と接続されてもよい。
【００９３】
また、ローカル配線１４１，１４２，１５１，１５２は、それぞれ、平面視において、電源配線１１２と重なりを有しなくてもよい。
【００９４】
（その５）
図１１は第１実施形態に係るフィラーセルのレイアウト構造の他の例を示す平面図である。図１１（ａ）はセル下部を示し、図１１（ｂ）はセル上部を示す。図１１に示すように、フィラーセルＣ１６は、図５に示すフィラーセルＣ１１と基本的に同様の構成であるが、セル下部のローカル配線のＹ方向の長さが異なり、ローカル配線と電源配線とがコンタクトを介して接続されている。
【００９５】
セル下部において、Ｙ方向に延びるローカル配線１４９，１５０が形成されている。ローカル配線１４９は、ダミーパッド１２２ａに接続されている。ローカル配線１５０は、ダミーパッド１２２ｂに接続されている。ローカル配線１４９，１５０は、いずれも、平面視において、電源配線１１１と重なりを有するが、電源配線１１２と重なりを有さない。
【００９６】
また、フィラーセルＣ１６では、Ｚ方向に延びるコンタクト１６５〜１６８が形成されている。コンタクト１６５，１６６は、平面視において、電源配線１１１と重なりを有する。コンタクト１６７，１６８は、平面視において、電源配線１１２と重なりを有する。電源配線１１１およびローカル配線１４９は、コンタクト１６５を介して、互いに接続されている。電源配線１１１およびローカル配線１５０は、コンタクト１６６を介して、互いに接続されている。電源配線１１２およびローカル配線１５１は、コンタクト１６７を介して、互いに接続されている。電源配線１１２およびローカル配線１５２は、コンタクト１６８を介して、互いに接続されている。
【００９７】
本変形例に係るフィラーセルＣ１６によって、フィラーセルＣ１１と同様の効果を得ることができる。
【００９８】
また、ダミーパッド１２２ａ，１２２ｂには、それぞれ、ローカル配線１４９，１５０およびコンタクト１６５，１６６を介して、電源配線１１１から電源電圧ＶＤＤが供給される。また、ダミーパッド１２７ａ，１２７ｂには、それぞれ、ローカル配線１５１，１５２およびコンタクト１６７，１６８を介して、電源配線１１２から電源電圧ＶＳＳが供給される。すなわち、Ｐ型ダミートランジスタＰ１１のソースおよびドレインが、いずれも電位ＶＤＤで固定される。また、Ｎ型ダミートランジスタＮ１１のソースおよびドレインが、いずれも電位ＶＳＳで固定される。これにより、Ｐ型およびＮ型ダミートランジスタのフローティングノードを削減することができ、回路ブロックの動作の安定化が図られる。
【００９９】
また、フィラーセルＣ１６の下部に配置されたローカル配線１４９，１５０には、コンタクト１６５，１６６を介して、電源配線１１１から電源電圧ＶＤＤが供給されている。フィラーセルＣ１６の上部に配置されたローカル配線１５１，１５２には、コンタクト１６７，１６８を介して、電源配線１１２から電源電圧ＶＳＳが供給されている。すなわち、平面視において重なるローカル配線１４９とローカル配線１５１との間、および、平面視において重なるローカル配線１５０とローカル配線１５２との間において、配線容量が生じる。この配線容量により電源間容量が発生するため、回路ブロックに供給される電源電位の安定化が図られる。
【０１００】
また、ローカル配線１４９，１５０は、コンタクト１６５，１６６を介して、電源配線１１１と接続されており、ローカル配線１５１，１５２は、コンタクト１６７，１６８を介して、電源配線１１２と接続されているが、これに限られない。ローカル配線１４９，１５０が電源配線１１２と接続されており、ローカル配線１５１，１５２が電源配線１１１と接続されてもよい。この場合、ローカル配線１４９，１５０は、平面視において、電源配線１１１と重なりを有さず、電源配線１１２と重なりを有する。
【０１０１】
また、ローカル配線１５１，１５２は、それぞれ、平面視において、電源配線１１１と重なりを有しなくてもよい。
【０１０２】
（第２実施形態）
図１２は第２実施形態に係るフィラーセルのレイアウト構造を示す図であり、図１２（ａ）はセル下部を示し、図１２（ｂ）はセル上部を示す。フィラーセルＣ２１は、Ｐ型およびＮ型ダミートランジスタを有さない。
【０１０３】
図１２（ａ）に示すように、フィラーセルＣ２１では、Ｙ方向両端部において、Ｘ方向に延びる電源配線２１１，２１２がそれぞれ設けられている。電源配線２１１，２１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ）である。電源配線２１１は、電源配線１１と同一の電源電圧ＶＤＤを供給する。電源配線２１２は、電源配線１２と同一の電源電圧ＶＳＳを供給する。
【０１０４】
フィラーセルＣ２１は、Ｘ方向におけるほぼ中央においてＹ方向に延び、かつセルの上部から下部にかけてＺ方向に延びているダミーゲート配線２３１が形成されている。また、フィラーセルＣ２１のＸ方向両端には、Ｙ方向に延びており、かつ、セルの上部から下部にかけてＺ方向に延びているダミーゲート配線２３５ａ，２３５ｂが形成されている。ダミーゲート配線２３１，２３５ａ，２３５ｂは、Ｘ方向において、同一ピッチＬで配置されている。
【０１０５】
セル下部において、Ｙ方向に延びるローカル配線２４１，２４２が形成されている。ローカル配線２４１，２４２は、それぞれ、平面視において、電源配線２１１，２１２と重なりを有する。ローカル配線２４１は、平面視において、ダミーゲート配線２３１，２３５ａの間に配置されている。ローカル配線２４２は、平面視において、ダミーゲート配線２３１，２３５ｂの間に配置されている。
【０１０６】
セル上部において、Ｙ方向に延びるローカル配線２５１，２５２が形成されている。ローカル配線２５１，２５２は、それぞれ、平面視において、電源配線２１１，２１２と重なりを有する。ローカル配線２５１は、平面視において、ダミーゲート配線２３１，２３５ａの間に配置されている。ローカル配線２５２は、平面視において、ダミーゲート配線２３１，２３５ｂの間に配置されている。
【０１０７】
ダミーゲート配線２３１およびローカル配線２４１，２４２，２５１，２５２は、いずれも他の配線と接続されていない。
【０１０８】
フィラーセルＣ２１には、ナノワイヤおよびダミーパッドが設けられておらず、Ｐ型ダミートランジスタおよびＮ型ダミートランジスタが形成されていない。すなわち、フィラーセルＣ２１は、論理機能を有さないスタンダードセルである。
【０１０９】
ここで、フィラーセルＣ２１がインバータセルＣ１に隣接して配置されたものとする。なお、インバータセルＣ１とフィラーセルＣ２１との境界に配置されたダミーゲート配線は、インバータセルＣ１のダミーゲート配線３５ｂ、および、フィラーセルＣ２１のダミーゲート配線２３５ａに相当する。
【０１１０】
この場合、インバータセルＣ１のゲート配線３１、フィラーセルＣ２１のダミーゲート配線２３１、および、ダミーゲート配線３５ａ，３５ｂ（２３５ａ），２３５ｂは、Ｘ方向において、同一ピッチＬで配置される。すなわち、ゲート配線３１、ダミーゲート配線２３１、および、ダミーゲート配線３５ａ，３５ｂ（２３５ａ），２３５ｂは、Ｘ方向において、等幅、等間隔、等ピッチで配置される。
【０１１１】
また、ローカル配線２４１，２４２は、インバータセルＣ１のローカル配線４１，４２と、Ｚ方向において、同層に配置され、かつ、Ｘ方向において、同一ピッチＬで配置される。すなわち、ローカル配線４１，４２，２４１，２４２は、Ｘ方向において、等幅、等間隔、等ピッチ（ピッチＬ）で配置される。
【０１１２】
また、ローカル配線２５１，２５２は、インバータセルＣ１のローカル配線５１，５２と、Ｚ方向において、同層に配置され、かつ、Ｘ方向において、ピッチＬで配置されている。すなわち、ローカル配線５１，５２，２５１，２５２は、Ｘ方向において、等幅、等間隔、等ピッチ（ピッチＬ）で配置される。
【０１１３】
以上の構成により、論理機能を有さないフィラーセルＣ２１は、論理機能を有するインバータセルＣ１に隣接して配置される。フィラーセルＣ２１のローカル配線２４１，２４２は、インバータセルＣ１のローカル配線４１，４２と、Ｚ方向において、同層に配置される。フィラーセルＣ２１のローカル配線２５１，２５２は、インバータセルＣ１のローカル配線５１，５２と、Ｚ方向において、同層に配置される。すなわち、ローカル配線４１，４２，２４１，２４２は、規則的に配置される。また、ローカル配線５１，５２，２５１，２５２は、規則的に配置される。これにより、ＣＦＥＴを用いた半導体集積回路装置において、製造ばらつきを抑えることができ、歩留まりを向上させることができる。
【０１１４】
また、ローカル配線４１，４２，２４１，２４２は、Ｘ方向において、同一ピッチＬで配置される。また、ローカル配線５１，５２，２５１，２５２は、Ｘ方向において、同一ピッチＬで配置される。すなわち、ローカル配線４１，４２，２４１，２４２は、規則的に配置される。また、ローカル配線５１，５２，２５１，２５２は、規則的に配置される。これにより、ＣＦＥＴを用いた半導体集積回路装置において、製造ばらつきを抑えることができ、歩留まりを向上させることができる。
【０１１５】
また、フィラーセルＣ２１のダミーゲート配線２３１、インバータセルＣ１のゲート配線３１、および、ダミーゲート配線３５ａ，３５ｂ（２３５ａ），２３５ｂは、Ｘ方向において、同一ピッチＬで配置されている。すなわち、ゲート配線３１、ダミーゲート配線２３１、および、ダミーゲート配線３５ａ，３５ｂ（２３５ａ），２３５ｂは、規則的に配置される。これにより、ＣＦＥＴを用いた半導体集積回路装置において、製造ばらつきを抑えることができ、歩留まりを向上させることができる。
【０１１６】
なお、ローカル配線２４１，２４２，２５１，２５２は、それぞれ、平面視において、電源配線２１１，２１２と重なりを有しているが、これに限られない。ローカル配線２４１，２４２，２５１，２５２は、それぞれ、いずれか一方と重なりを有していなくてもよい。
【０１１７】
（フィラーセルの変形例）
（その１）
図１３は第２実施形態に係るフィラーセルの他のレイアウト構造を示す図であり、図１３（ａ）はセル下部を示し、図１３（ｂ）はセル上部を示す。フィラーセルＣ２２は、フィラーセルＣ２１とＸ方向におけるセル幅が異なる。すなわち、フィラーセルＣ２１のセル幅は２Ｌであるのに対して、フィラーセルＣ２２のセル幅はＬである。
【０１１８】
セル下部において、Ｘ方向におけるほぼ中央部にＹ方向に延びるローカル配線２４３が形成されている。また、セル上部において、Ｘ方向におけるほぼ中央部にＹ方向に延びるローカル配線２５３が形成されている。ローカル配線２４３，２５３は、それぞれ、平面視において、電源配線２１１，２１２と重なりを有する。
【０１１９】
フィラーセルＣ２２がインバータセルＣ１に隣接して配置された場合、ローカル配線２４３は、インバータセルＣ１のローカル配線４１，４２と、Ｚ方向において、同層に配置され、かつ、Ｘ方向において、同一ピッチＬで配置される。ローカル配線２５３は、インバータセルＣ１のローカル配線５１，５２と、Ｚ方向において、同層に配置され、かつ、Ｘ方向において、同一ピッチＬで配置される。
【０１２０】
本変形例に係るフィラーセルＣ２２によって、ローカル配線２４３は、インバータセルＣ１のローカル配線４１，４２と、Ｚ方向において、同層に配置される。ローカル配線２５３は、インバータセルＣ１のローカル配線５１，５２と、Ｚ方向において、同層に配置される。すなわち、ローカル配線４１，４２，２４３は、規則的に配置される。また、ローカル配線５１，５２，２５３は、規則的に配置される。これにより、ＣＦＥＴを用いた半導体集積回路装置において、製造ばらつきを抑えることができ、歩留まりを向上させることができる。 
【０１２１】
また、ローカル配線４１，４２，２４３は、Ｘ方向において、同一ピッチＬで配置される。また、ローカル配線５１，５２，２５３は、Ｘ方向において、同一ピッチＬで配置される。すなわち、ローカル配線４１，４２，２４３は、規則的に配置される。また、ローカル配線５１，５２，２５３は、規則的に配置される。これにより、ＣＦＥＴを用いた半導体集積回路装置において、製造ばらつきを抑えることができ、歩留まりを向上させることができる。
【０１２２】
また、フィラーセルＣ２２のセル幅はＬであるので、論理セルの間隔がＬとなるような極小の隙間にフィラーセルを配置することができる。
【０１２３】
（その２）
図１４は第２実施形態に係るフィラーセルの他のレイアウト構造を示す図であり、図１４（ａ）はセル下部を示し、図１４（ｂ）はセル上部を示す。フィラーセルＣ２３は、図１２に示すフィラーセルＣ２１と基本的に同様の構成であるが、ローカル配線と電源配線とがコンタクトで接続されている。
【０１２４】
フィラーセルＣ２３では、Ｚ方向に延びるコンタクト２６１〜２６４が形成されている。コンタクト２６１〜２６４は、それぞれ、平面視において、電源配線２１１と重なる位置に配置されている。電源配線２１１およびローカル配線２４１は、コンタクト２６１を介して、互いに接続されている。電源配線２１１およびローカル配線２４２は、コンタクト２６２を介して、互いに接続されている。ローカル配線２４１，２５１は、コンタクト２６３を介して互いに接続されている。ローカル配線２４２，２５２は、コンタクト２６４を介して互いに接続されている。
【０１２５】
本変形例に係るフィラーセルＣ２３によって、フィラーセルＣ２１と同様の効果を得ることができる。
【０１２６】
また、ローカル配線２４１，２４２，２５１，２５２には、それぞれ、コンタクト２６１〜２６４を介して、電源配線２１１から同一の電源電圧ＶＤＤが供給される。すなわち、ローカル配線２４１，２４２，２５１，２５２は、いずれも同一の電位ＶＤＤに固定される。これにより、フローティングノードを削減することができ、回路ブロックの動作の安定化が図られる。
【０１２７】
なお、電源配線２１１または電源配線２１２とダミーゲート配線２３１とをコンタクトで接続して、ダミーゲート配線２３１の電位を固定してもよい。
【０１２８】
また、ローカル配線２４１，２４２，２５１，２５２は、コンタクト２６１〜２６４を介して、電源配線２１１と接続されているが、これに限られない。ローカル配線２４１，２４２，２５１，２５２は、コンタクトを介して、電源配線２１２と接続されてもよい。
【０１２９】
また、フィラーセルＣ２３は、セル幅が２Ｌのスタンダードセルであるが、これに限られず、フィラーセルＣ２３のセル幅をＬとしてもよい。この場合、ダミーゲート配線２３１、ローカル配線２４２，２５２およびコンタクト２６２，２６４が不要となる。
【０１３０】
（その３）
図１５は第２実施形態に係るフィラーセルの他のレイアウト構造を示す図であり、図１５（ａ）はセル下部を示し、図１５（ｂ）はセル上部を示す。フィラーセルＣ２４は、図１２に示すフィラーセルＣ２１と基本的に同様の構成であるが、ローカル配線と電源配線とがコンタクトで接続されており、かつ、セル下部のローカル配線のＹ方向の長さが異なっている。
【０１３１】
セル下部において、ローカル配線２４４，２４５は、それぞれ、平面視において、電源配線２１１と重なりを有するが、電源配線２１２と重なりを有さない。
【０１３２】
また、フィラーセルＣ２４では、Ｚ方向に延びるコンタクト２６５〜２６８が形成されている。コンタクト２６５，２６６は、平面視において、電源配線２１１と重なる位置に配置され、コンタクト２６７，２６８は、平面視において、電源配線２１２と重なる位置に配置されている。電源配線２１１およびローカル配線２４４は、コンタクト２６５を介して、互いに接続されている。電源配線２１１およびローカル配線２４５は、コンタクト２６６を介して、互いに接続されている。電源配線２１２およびローカル配線２５１は、コンタクト２６７を介して、互いに接続されている。電源配線２１２およびローカル配線２５２は、コンタクト２６８を介して、互いに接続されている。
【０１３３】
本変形例に係るフィラーセルＣ２２によって、フィラーセルＣ２１と同様の効果を得ることができる。
【０１３４】
また、ローカル配線２４４，２４５には、コンタクト２６５，２６６を介して、電源配線２１１から電源電圧ＶＤＤが供給される。また、ローカル配線２５１，２５２には、コンタクト２６７，２６８を介して、電源配線２１２から電源電圧ＶＳＳが供給される。すなわち、ローカル配線２４４，２４５は、いずれも電位ＶＤＤに固定され、ローカル配線２５１，２５２は、いずれも電位ＶＳＳに固定される。これにより、フローティングノードを削減することができ、回路ブロックの動作の安定化が図られる。
【０１３５】
また、平面視において重なるローカル配線２４４とローカル配線２５１との間、および、平面視において重なるローカル配線２４５とローカル配線２５２との間において、配線容量が生じる。この配線容量により電源間容量が発生するため、回路ブロックに供給される電源電位の安定化が図られる。
【０１３６】
また、ローカル配線２４４，２４５は、コンタクト２６５，２６６を介して、電源配線２１１と接続されており、ローカル配線２５１，２５２は、コンタクト２６７，２６８を介して、電源配線２１２と接続されているが、これに限られない。ローカル配線２４４，２４５が電源配線２１２と接続されており、ローカル配線２５１，２５２が電源配線２１１と接続されてもよい。この場合、ローカル配線２４４，２４５は、平面視において、電源配線２１１と重なりを有さず、電源配線２１２と重なりを有する。
【０１３７】
また、フィラーセルＣ２４は、セル幅が２Ｌのスタンダードセルであるが、これに限られず、フィラーセルＣ２４のセル幅をＬとしてもよい。この場合、ダミーゲート配線２３１、ローカル配線２４５，２５２およびコンタクト２６６，２６８が不要となる。
【０１３８】
なお、上述の各実施形態および変形例では、セル上部と下部とにおいて、トランジスタはそれぞれ１本のナノワイヤを備えるものとしたが、トランジスタの一部または全部は、複数本のナノワイヤを備えてもよい。この場合、平面視でＹ方向において複数本のナノワイヤを設けてもよいし、Ｚ方向において複数本のナノワイヤを設けてもよい。また、Ｙ方向およびＺ方向の両方においてそれぞれ複数本のナノワイヤを設けてもよい。また、セルの上部と下部とにおいて、トランジスタが備えるナノワイヤの本数が異なっていてもよい。
【０１３９】
また、上述の各実施形態では、立体構造トランジスタとしてナノワイヤＦＥＴを例にとって説明を行ったが、これに限られるものではない。例えば、各フィラーセルの下部に形成されるトランジスタは、フィン型トランジスタであってもよい。
【０１４０】
また、図６では、ナノワイヤ１２１，１２６の平面視縦方向の断面形状は、正方形で図示されているがこれに限られない。ナノワイヤ１２１，１２６の平面視縦方向の断面形状は、正方形以外の形状（例えば、長方形）であってもよい。
【０１４１】
また、インバータセルＣ１，Ｃ２およびフィラーセルＣ１１〜Ｃ１６では、セル下部にＰ型トランジスタ、セル上部にＮ型トランジスタが形成されるが、これに限られず、セル上部にＰ型トランジスタ、セル下部にＮ型トランジスタが形成されてもよい。
【０１４２】
また、電源配線１１，１２，１１１，１１２，２１１，２１２は、埋め込み配線であるが、これに限られない。例えば、電源配線１１，１２，１１１，１１２，２１１，２１２は、Ｍ１配線層に配線してもよい。
【産業上の利用可能性】
【０１４３】
本開示では、ＣＦＥＴを用いたスタンダードセルを備えた半導体集積回路について、適用できるので、たとえば半導体チップの性能向上に有用である。
【符号の説明】
【０１４４】
１１，１２，１１１，１１２，２１１，２１２  電源配線
３１  ゲート配線
３５ａ，３５ｂ，１３１，１３２ａ〜１３２ｃ，１３５ａ，１３５ｂ，２３１，２３５ａ，２３５ｂ  ダミーゲート配線
４１，４２，５１，５２，１４１〜１５８，２４１〜２４５，２５１〜２５３  ローカル配線
Ｐ１  Ｐ型トランジスタ
Ｎ１  Ｎ型トランジスタ
Ｐ１１〜Ｐ１４  Ｐ型ダミートランジスタ
Ｎ１１〜Ｎ１４  Ｎ型ダミートランジスタ
Ｃ１，Ｃ２  インバータセル
Ｃ１１〜Ｃ１６，Ｃ２１〜Ｃ２４  フィラーセル
【図１】
2020137660.tif 000003
【図２】
2020137660.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2020137660.tif 000010
【図９】
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【図１０】
2020137660.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
2020137660.tif 000016
【図１５】
2020137660.tif 000017
【図１６】
2020137660.tif 000018
【図１７】
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【図１８】
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【図１９】
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【国際調査報告】
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