(57)【要約】  本技術は、撮像画像の表示むら低減することができる固体撮像素子を提供することを目的とする。固体撮像素子は、光電変換部、光電変換部に接続された転送ゲート部、転送ゲート部に接続されたＦＤ部並びに光電変換部、転送ゲート部及びＦＤ部を覆う層間絶縁膜を有する第一基板と、層間絶縁膜を介してＦＤ部に接続された画素トランジスタの一部を構成し且つバックゲート部を有する増幅トランジスタを有し、層間絶縁膜と隣り合わせて配置された第二基板とを備えている。
2020054282.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部、前記光電変換部に接続された転送ゲート部、前記転送ゲート部に接続されたフローティングディフュージョン部並びに前記光電変換部、前記転送ゲート部及び前記フローティングディフュージョン部を覆う絶縁膜を有する第一基板と、
前記絶縁膜を介して前記フローティングディフュージョン部に接続された回路の一部を構成し且つバックゲートを有する第一トランジスタを有し、前記絶縁膜と隣り合わせて配置された第二基板と
を備える固体撮像素子。
【請求項２】
前記第一トランジスタは、ＳＯＩ構造を有する
請求項１に記載の固体撮像素子。
【請求項３】
前記第一トランジスタは、前記バックゲートに接続されたフロントゲートを有する
請求項１に記載の固体撮像素子。
【請求項４】
前記バックゲートは、バックゲート電極及びバックゲート絶縁膜を有し、
前記フロントゲートは、フロントゲート電極及びフロントゲート絶縁膜を有し、
前記バックゲート絶縁膜と、前記フロントゲート絶縁膜とは、膜種又は膜構造が異なる
請求項３に記載の固体撮像素子。
【請求項５】
前記バックゲートは、バックゲート電極及びバックゲート絶縁膜を有し、
前記フロントゲートは、フロントゲート電極及びフロントゲート絶縁膜を有し、
前記バックゲート絶縁膜と、前記フロントゲート絶縁膜とは、膜質が異なる
請求項３に記載の固体撮像素子。
【請求項６】
前記第二基板は、前記バックゲートに接続されたスイッチ部を有する
請求項１に記載の固体撮像素子。
【請求項７】
前記第二基板に隣り合わせて配置され、バックゲートを有しＳＯＩ構造のトランジスタを有するコンパレータ回路が形成された第三基板を備える
請求項１に記載の固体撮像素子。
【請求項８】
前記第二基板に隣り合わせて配置され、バックゲートを有しバルクシリコン構造のトランジスタを有するコンパレータ回路が形成された第三基板を備える
請求項１に記載の固体撮像素子。
【請求項９】
前記第二基板は、
前記回路の一部を構成する第二トランジスタと、
前記第一トランジスタ及び前記第二トランジスタの間に形成された層間絶縁膜と
を有する
請求項１に記載の固体撮像素子。
【請求項１０】
前記第二基板は、複数の前記第一トランジスタを有する
前記複数の第一トランジスタの少なくとも一部は、フロントゲートが互いに接続可能に設けられている
請求項９に記載の固体撮像素子。
【請求項１１】
前記第一基板は、複数の前記光電変換部及び複数の前記転送ゲート部を有している
請求項１に記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像素子に関する。
【背景技術】
【０００２】
特許文献１には、リーク電流に起因するノイズを低減することができる固体撮像素子が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−４１９７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示されているように、画素を構成するサンプリングトランジスタ及びアナログメモリリセットトランジスタのバックゲートの抑制によりメモリへのリーク（ノイズ）を低減しても、ノイズ制御の効果が十分に得られないという問題がある。【０００５】
本技術の目的は、撮像画像の表示むらを低減することができる固体撮像素子を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本技術の一態様による固体撮像素子は、光電変換部、前記光電変換部に接続された転送ゲート部、前記転送ゲート部に接続されたフローティングディフュージョン部並びに前記光電変換部、前記転送ゲート部及び前記フローティングディフュージョン部を覆う絶縁膜を有する第一基板と、前記絶縁膜を介して前記フローティングディフュージョン部に接続された回路の一部を構成し且つバックゲートを有する第一トランジスタを有し、前記絶縁膜と隣り合わせて配置された第二基板とを備える。【０００７】
前記第一トランジスタは、ＳＯＩ構造を有していてもよい。【０００８】
前記第一トランジスタは、前記バックゲートに接続されたフロントゲートを有していてもよい。【０００９】
前記バックゲートは、バックゲート電極及びバックゲート絶縁膜を有し、前記フロントゲートは、フロントゲート電極及びフロントゲート絶縁膜を有し、前記バックゲート絶縁膜と、前記フロントゲート絶縁膜とは、膜種又は膜構造が異なっていてもよい。【００１０】
前記バックゲートは、バックゲート電極及びバックゲート絶縁膜を有し、前記フロントゲートは、フロントゲート電極及びフロントゲート絶縁膜を有し、前記バックゲート絶縁膜と、前記フロントゲート絶縁膜とは、膜質が異なっていてもよい。【００１１】
前記第二基板は、前記バックゲートに接続されたスイッチ部を有していてもよい。【００１２】
上記一態様による固体撮像素子は、前記第二基板に隣り合わせて配置され、バックゲートを有しＳＯＩ構造のトランジスタを有するコンパレータ回路が形成された第三基板を備えていてもよい。【００１３】
上記一態様による固体撮像素子は、前記第二基板に隣り合わせて配置され、バックゲートを有しバルクシリコン構造のトランジスタを有するコンパレータ回路が形成された第三基板を備えていてもよい。【００１４】
前記第二基板は、前記回路の一部を構成する第二トランジスタと、前記第一トランジスタ及び前記第二トランジスタの間に形成された層間絶縁膜とを有していてもよい。【００１５】
前記第二基板は、複数の前記第一トランジスタを有し、前記複数の第一トランジスタの少なくとも一部は、フロントゲートが互いに接続可能に設けられていてもよい。【００１６】
前記第一基板は、複数の前記光電変換部及び複数の前記転送ゲート部を有していてもよい。
【図面の簡単な説明】
【００１７】
【図１】本技術に係る固体撮像素子の基板の構成例を示す図である。
【図２】本技術の第１実施形態による固体撮像素子の１つの画素の概略構成を示す断面図である。
【図３】本技術の第１実施形態による固体撮像素子の１つの画素の回路構成例を示す図である。
【図４】本技術の第１実施形態による固体撮像素子に設けられた画素トランジスタの配線レイアウトの一例を示す図である。
【図５】本技術の第１実施形態による固体撮像素子に設けられた増幅トランジスタの概略構成を示す断面図である。
【図６】本技術の第１実施形態による固体撮像素子に設けられた増幅トランジスタの製造工程断面図（その１）である。
【図７】本技術の第１実施形態による固体撮像素子に設けられた増幅トランジスタの製造工程断面図（その２）である。
【図８】本技術の第１実施形態による固体撮像素子に設けられた増幅トランジスタの製造工程断面図（その３）である。
【図９】本技術の第１実施形態による固体撮像素子に設けられた増幅トランジスタの製造工程断面図（その４）である。
【図１０】本技術の第１実施形態による固体撮像素子に設けられた増幅トランジスタの製造工程断面図（その５）である。
【図１１】本技術の第１実施形態による固体撮像素子に設けられた増幅トランジスタの製造工程断面図（その６）である。
【図１２】本技術の第１実施形態による固体撮像素子に設けられた増幅トランジスタの製造工程断面図（その７）である。
【図１３】本技術の第１実施形態による固体撮像素子に設けられた増幅トランジスタの製造工程断面図（その８）である。
【図１４】本技術の第１実施形態による固体撮像素子に設けられた増幅トランジスタの製造工程断面図（その９）である。
【図１５】本技術の第１実施形態による固体撮像素子に設けられた増幅トランジスタの製造工程断面図（その１０）である。
【図１６】本技術の第１実施形態による固体撮像素子に設けられた増幅トランジスタの製造工程断面図（その１１）である。
【図１７】本技術の第１実施形態による固体撮像素子に設けられた増幅トランジスタの製造工程断面図（その１２）である。
【図１８】本技術の第１実施形態による固体撮像素子の効果を説明する図である。
【図１９】本技術の第２実施形態による固体撮像素子の１つの画素の概略構成を示す断面図である。
【図２０】本技術の第２実施形態による固体撮像素子の１つの画素の回路構成例を示す図である。
【図２１】本技術の第２実施形態による固体撮像素子に設けられた画素トランジスタの配線レイアウトの一例を示す図である。
【図２２】本技術の第２実施形態による固体撮像素子に設けられた増幅トランジスタの概略構成を示す断面図である。
【図２３】本技術の第３実施形態による固体撮像素子の１つの画素の回路構成例を示す図である。
【図２４】本技術の第３実施形態による固体撮像素子の１つの画素の回路構成例を示す図である。
【図２５】本技術の第３実施形態による固体撮像素子に設けられた画素トランジスタの配線レイアウトの一例を示す図である。
【図２６】本技術の第３実施形態による固体撮像素子に設けられたスイッチ部の制御タイミングを示すタイミングチャートである。
【図２７】本技術の第４実施形態による固体撮像素子の１つの画素の概略構成を示す断面図である。
【図２８】本技術の第４実施形態による固体撮像素子に設けられたコンパレータ回路の回路構成例を示す図である。
【図２９】本技術の第４実施形態による固体撮像素子に設けられたコンパレータ回路の配線レイアウトの一例を示す図である。
【図３０】本技術の第４実施形態による固体撮像素子に設けられたコンパレータ回路を構成するＭＯＳＦＥＴの概略構成を示す断面図である。
【図３１】本技術の第４実施形態の変形例による固体撮像素子に設けられたコンパレータ回路の配線レイアウトの一例を示す図である。
【図３２】本技術の第７実施形態による固体撮像素子の１つの画素の回路構成例を示す図である。
【図３３】本技術の第８実施形態による固体撮像素子の１つの画素の回路構成例を示す図である。
【図３４】本技術の第９実施形態による固体撮像素子の１つの画素の回路構成例を示す図である。
【発明を実施するための形態】
【００１８】
本技術による各実施形態に共通する固体撮像素子の基板の概略構成について図１を用いて説明する。
【００１９】
図１に示すように、本技術に係る固体撮像素子ＩＳは、第一基板１、第二基板２及び第３基板の３つの基板が積層された基板積層構造を有している。第一基板１は、入射光をその光量に応じた量の電荷（本技術では電子）に光電変換する複数の光電変換部（不図示）を有する光電変換基板である。第一基板１は、光電変換部が２次元アレイ状に配列された光電変換部形成領域１αを有している。光電変換部は、例えばフォトダイオードで構成されている。光電変換部の詳細な構成については後述する。
【００２０】
第二基板２は、第一基板１に隣り合わせて配置されている。第二基板２は、第一基板１に設けられた光電変換部とともに画素を構成する画素トランジスタ（詳細は後述）を有している。第二基板２は、画素トランジスタが形成された画素トランジスタ形成領域２αを有している。画素トランジスタは、光電変換部に対応して複数設けられている。画素トランジスタは、光電変換部を制御する複数のトランジスタで構成されている。画素トランジスタの詳細な構成については後述する。
【００２１】
第三基板３は、第二基板２に隣り合わせて配置されている。第三基板３は、第二基板２に設けられた画素トランジスタから送信されたアナログの電気信号を用いて所定の信号処理を実行するロジック回路（不図示）を有している。第三基板３は、ロジック回路が形成されたロジック回路形成領域３αを有している。ロジック回路は、当該所定の信号処理を実行する信号処理回路だけでなく、当該信号処理回路、第一基板１に設けられた光電変換部及び第二基板２に設けられた画素トランジスタなどを制御する制御回路も有している。また、第三基板３は、ロジック回路を制御する制御信号を固体撮像素子ＩＳの外部から入力するための入力端子（不図示）を有している。また、第三基板３は、ロジック回路から出力される出力信号を固体撮像素子ＩＳの外部に出力するための出力端子を有している。
【００２２】
〔第１実施形態〕
本技術の第１実施形態による固体撮像素子について図２から図１８を用いて説明する。図２は、本実施形態による固体撮像素子ＩＳ１に設けられた複数の画素のうちの１つの画素の断面図である。なお、図２では、理解を容易にするため、光の入射側が下側に図示されている。
【００２３】
図２に示すように、本実施形態による固体撮像素子ＩＳ１は、光電変換部１１、光電変換部１１に接続された転送ゲート部１２Ｇ、転送ゲート部１２Ｇに接続されたフローティングディフュージョン（以下、「ＦＤ」と略記する）部１３並びに光電変換部１１、転送ゲート部１２Ｇ及びＦＤ部１３を覆う層間絶縁膜（絶縁膜の一例）１４を有する第一基板１を備えている。光電変換部１１は、例えばＮ型のシリコンで形成されたフォトダイオードで構成されている。
【００２４】
より具体的に、第一基板１に備えられた光電変換部１１は、第１導電型（ｐ型）のウェル領域１１１とウェル領域１１１の上にウェル領域１１１と接して設けられた第２導電型（ｎ型）の電荷生成領域１１２とを有している。光電変換部１１は、ウェル領域１１１と電荷生成領域１１２とでｐｎ接合を構成している。光電変換部１１は、電荷生成領域１１２の上に電荷生成領域１１２に接して設けられたｐ+型の底部ピニング層１１３と、電荷生成領域１１２の側壁を囲むｐ+型の側面ピニング層１１４とを有している。光電変換部１１の電荷生成領域１１２が、電荷（電子）を生成するフォトダイオードの一部として機能する。つまり、光電変換部１１は、電荷生成領域１１２の上面側の底部ピニング層１１３との界面、側面側の側面ピニング層１１４との界面、及びウェル領域１１１との界面において、暗電流の発生を抑制することができるようになっている。
【００２５】
第一基板１の内部には、マトリクス状に配置された複数の画素のそれぞれの間を電気的に分離する画素分離部１５が設けられている。画素分離部１５で区画された複数の領域のそれぞれに、光電変換部１１が設けられている。図２に示す固体撮像素子ＩＳ１を第一基板１側、すなわち光の入射側から見た場合、画素分離部１５は、例えば複数の画素の間に介在するように格子状に形成されている。画素分離部１５の形状は矩形格子に限定されず、六角形のハニカム格子等他のトポロジでも構わない。画素となる光電変換部１１は、画素分離部１５で格子状に区画されたそれぞれの領域内に配置されている。
【００２６】
本実施形態による固体撮像素子ＩＳ１の各画素は、各画素の光電変換部１１から信号電荷を転送する転送ゲート部１２Ｇを有している。転送ゲート部１２Ｇの一部は、ウェル領域１１１を貫通して電荷生成領域１１２に達するように設けられている。また、転送ゲート部１２Ｇの残部は、ウェル領域１１１から飛び出して設けられている。
【００２７】
転送ゲート部１２Ｇの両側には、ｎ＋型のソース部１２Ｓ及びｎ＋型のドレイン部１２Ｄが設けられている。転送ゲート部１２Ｇ、ソース部１２Ｓ及びドレイン部１２Ｄによって転送トランジスタ１２が構成されている。
【００２８】
第一基板１には、転送ゲート部１２Ｇの隣であってドレイン部１２Ｄと一部が重なってＦＤ部１３が設けられている。ＦＤ部１３は、光電変換部１１から転送された信号電荷を一時蓄積するようになっている。ＦＤ部１３の残部は、ウェル領域１１１に埋め込まれている。ＦＤ部１３は、浮遊拡散領域等の電気的に浮遊状態となった半導体領域で構成されている。
【００２９】
層間絶縁膜１４は、ＦＤ部１３、転送ゲート部１２Ｇ、ソース部１２Ｓ及びドレイン部１２Ｄに接触して設けられている。層間絶縁膜１４には、ＦＤ部１３の一部を露出する開口部が形成されており、この開口部には接続配線１３１が埋め込まれている。接続配線１３１は、第二基板２に設けられた増幅トランジスタ２１及びリセットトランジスタ２２（詳細は後述）に接続されている。
【００３０】
第一基板１には、底部ピニング層１１３に接して平坦化膜１９が設けられている。本実施形態による固体撮像素子ＩＳ１は、裏面照射型の構造を有している。このため、平坦化膜１９は、ＳｉＯ２等の光を透過する絶縁材料を用いて形成されている。画素分離部１５は、掘り込んだ画素分離溝の内側を絶縁膜で被覆し、この絶縁膜を介して画素分離溝にタングステン（Ｗ）等の遮光性の金属を埋め込んで設けられている。なお、画素分離溝の内側を被覆する絶縁膜として、ハフニウム酸化膜（ＨｆＯ２膜）等の「固定電荷膜」を用い、画素分離溝に絶縁膜等を充填して画素分離部１５を構成してもよい。画素分離部１５を構成する固定電荷膜として、ＨｆＯ２以外にも、Ｈｆ、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ランタノイド元素等の酸化物の少なくとも１つを含む絶縁膜が使用可能である。固定電荷膜で画素分離部１５を構成した場合、光電変換部１１の電荷生成領域１１２との側面側の界面を構成する側面ピニング層１１４は省略してもよい。
【００３１】
第一基板１は、光電変換部１１の光の入射側に設けられた平坦化膜１９、カラーフィルタ（ＣＦ）１８及びマイクロレンズ１７を有している。平坦化膜１９、カラーフィルタ（ＣＦ）１８及びマイクロレンズ１７によって光入射部が構成されている。マイクロレンズ１７、カラーフィルタ１８及び平坦化膜１９を順次介して入射した入射光は、光電変換部１１で受光されて光電変換が行われる。
【００３２】
固体撮像素子ＩＳ１は、層間絶縁膜１４を介してＦＤ部１３に接続された画素トランジスタ（回路の一例）の一部を構成し且つバックゲート２１ＢＧを有する増幅トランジスタ（第一トランジスタの一例）２１を有し層間絶縁膜１４と隣り合わせて配置された第二基板２を備えている。増幅トランジスタ２１は、例えばＮ型のＭＯＳＦＥＴで構成されている。増幅トランジスタ２１の詳細な構成は後述する。第一基板１と第二基板２とは、所定領域における電気的接続が確保された状態で例えば接着剤で貼り合わされている。
【００３３】
第二基板２は、増幅トランジスタ２１に接続されたリセットトランジスタ２２と、増幅トランジスタ２１に接続された選択トランジスタ２３（図２では不図示、図３参照）を有している。さらに、第二基板２は、配線電極２４１、絶縁膜２４２及び接合電極２４３を有する積層部２４９を有している。配線電極２４１と絶縁膜２４２は交互に積層して形成されている。接合電極２４３は、積層部２４９の表面に一部を露出して形成されている。積層部２４９は、絶縁膜２４２に形成されたスルーホールに埋め込まれた接続電極２４４を有している。接続電極２４４は、所定箇所に設けられており、配線電極２４１同士を電気的に接続したり、配線電極２４１と接合電極２４３とを接続したりするようになっている。
【００３４】
固体撮像素子ＩＳ１は、ロジック回路を有する第三基板３を備えている。図３では、ロジック回路の一部を構成するコンパレータ回路３１が図示されている。コンパレータ回路３１は、光電変換部１１で光電変換されたアナログの電気信号をデジタル信号に変換するＡＤＣ（アナログ−デジタル変換装置）に設けられている。本実施形態による固体撮像素子ＩＳ１は、ＡＤＣが画素ごとに設けられた構成を有している。また、第三基板３は、配線電極３４１、絶縁膜３４２及び接合電極３４３を有する積層部３４９を有している。配線電極３４１と絶縁膜３４２は交互に積層して形成されている。接合電極３４３は、積層部３４９の表面に一部を露出して形成されている。積層部３４９は、絶縁膜３４２に形成されたスルーホールに埋め込まれた接続電極３４４を有している。接続電極３４４は、所定箇所に設けられており、配線電極３４１同士を電気的に接続したり、配線電極３４１と接合電極３４３とを接続したりするようになっている。
【００３５】
第二基板２及び第三基板３は、接合電極２４及び接合電極３４を向かい合わせて配置されている。第二基板２及び第三基板３は、固体撮像素子ＩＳ１の製造過程における熱処理工程において、接合電極２４及び接合電極３４同士、絶縁膜２４２及び絶縁膜３４２同士によって接合される。
【００３６】
＜画素の構成例＞
次に、本実施形態による固体撮像素子ＩＳ１に設けられた画素の回路構成について図２を参照しつつ図３を用いて説明する。固体撮像素子ＩＳ１に設けられた複数の画素は、互いに同一の回路構成を有している。このため、図３では、複数の画素のうちの１つの画素Ｐの回路構成が図示されている。また、図３では、各トランジスタのゲート部、ソース部及びドレイン部の参照符号は、「Ｇ」、「Ｓ」及び「Ｄ」と表記されている。また、増幅トランジスタのフロントゲート部、バックゲート部、ソース部及びドレイン部の参照符号は、「ＦＧ」、「ＢＧ」、「Ｇ」、「Ｓ」及び「Ｄ」と表記されている。
【００３７】
図３に示すように、固体撮像素子ＩＳ１に設けられた画素Ｐは、例えばフォトダイオードで構成された光電変換部１１を有している。画素Ｐは、光電変換部１１に対して、転送トランジスタ１２、増幅トランジスタ２１、選択トランジスタ２３及びリセットトランジスタ２２の４つのトランジスタを能動素子として有している。転送トランジスタ１２は、第一基板１に設けられ、増幅トランジスタ２１、選択トランジスタ２３及びリセットトランジスタ２２は第二基板２に設けられている。このように、固体撮像素子ＩＳ１では、積層された基板に亘って１つの画素が構成されている。また、第二基板２に設けられた増幅トランジスタ２１、選択トランジスタ２３及びリセットトランジスタ２２によって画素トランジスタが構成されている。なお、形成されている基板は異なるものの、画素トランジスタに転送トランジスタ１２も含めてもよい。
【００３８】
転送トランジスタ１２は、光電変換部１１とＦＤ部１３との間に接続されている。転送トランジスタ１２のソース部１２Ｓは光電変換部１１を構成するフォトダイオードのカソードに接続されている。転送トランジスタ１２の転送ゲート部１２Ｇは、駆動信号ＴＲＧが入力される入力端子（不図示）に接続されている。転送トランジスタ１２のドレイン部１２Ｄは、ＦＤ部１３に接続されている。転送トランジスタ１２は、第三基板３に設けられたロジック回路を構成する垂直走査回路（不図示）から供給される駆動信号ＴＲＧによりオン状態になったとき、光電変換部１１に蓄積されている電荷をＦＤ部１３に転送するようになっている。
【００３９】
ＦＤ部１３のカソードには、転送トランジスタ１２及び接続配線１３１を介して増幅トランジスタ２１のフロントゲート１２ＦＧが接続されている。ＦＤ部１３のアノードは、グランドＧＮＤに接続されている。
【００４０】
増幅トランジスタ２１のフロントゲートＦＧ２１は、接続配線２４１ａを介してリセットトランジスタ２２のソース部２２Ｓに接続されている。増幅トランジスタ２１のドレイン部２１Ｄは、電源ＶＤＤに接続されている。増幅トランジスタ２１のソース部２１Ｓは、選択トランジスタ２３のドレイン部２３Ｄに接続されている。増幅トランジスタ２１のソース部２１Ｓ及び選択トランジスタ２３のドレイン部２３Ｄは、Ｎ型の不純物領域によって共有化されている。増幅トランジスタ２１のバックゲート部２１ＢＧには、バックゲート電圧ＶＢＧが入力される入力端子（不図示）に接続されている。当該入力端子は、第三基板３に設けられた入力端子部に配置されている。詳細は後述するが、増幅トランジスタ２１は、バックゲート電圧ＶＢＧによってバックゲート部２１ＢＧに印加する電圧を制御することにより、画素Ｐに生じるノイズを制御するようになっている。
【００４１】
選択トランジスタ２３のソース部２３Ｓは、信号線ＶＳＬに接続されている。選択トランジスタ２３のゲート部２３Ｇは、駆動信号ＳＥＬが入力される入力端子（不図示）に接続されている。増幅トランジスタ２１は、選択トランジスタ２３を介して信号線ＶＳＬに接続されている。増幅トランジスタ２１は、第三基板３に設けられた定電流源３０とソースフォロアを構成している。第三基板３に設けられたロジック回路を構成する走査回路（不図示）から供給される駆動信号ＳＥＬにより選択トランジスタ２３がオン状態になると、増幅トランジスタ２１は、ＦＤ部１３の電位を増幅し、その電位に応じた電圧を示す画素信号Ｖｏｕｔを信号線ＶＳＬに出力する。画素Ｐから出力された画素信号Ｖｏｕｔは、信号線ＶＳＬを介して、画素Ｐに対応して設けられたＡＤＣ（不図示）のコンパレータ回路３１（図２参照）に供給される。
【００４２】
リセットトランジスタ２２は、電源ＶＤＤとＦＤ部１３との間に接続されている。リセットトランジスタ２２のドレイン部２２Ｄは電源ＶＤＤに接続されている。リセットトランジスタ２２のソース部２２Ｓは、ＦＤ部１３に接続されている。リセットトランジスタ２２のゲート部２２Ｇは、駆動信号ＲＳＴが入力される入力端子（不図示）に接続されている。リセットトランジスタ２２が走査回路（不図示）から供給される駆動信号ＲＳＴによりオン状態になると、ＦＤ部１３の電位が電源ＶＤＤの電位にリセットされる。
【００４３】
ＦＤ部１３は、転送トランジスタ１２、増幅トランジスタ２１及びリセットトランジスタ２２の電気的な接続点に形成されている。転送トランジスタ１２、増幅トランジスタ２１、リセットトランジスタ２２及び選択トランジスタ２３は、例えばＮ型の金属−酸化物−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  ＴｒａｎｓＩＳ１ｔｏｒ：ＭＯＳＦＥＴ）で構成されている。
【００４４】
（画素トランジスタの配線レイアウトの構成）
次に、第二基板２に設けられた画素トランジスタの配線レイアウトの構成例について図４を用いて説明する。図４には、図３に示す画素Ｐに設けられた画素トランジスタの配線レイアウトが図示されている。
【００４５】
図４に示すように、増幅トランジスタ２１のフロントゲート部２１ＦＧの両側の一方にドレイン部２１Ｄが配置され、当該両側の他方に選択トランジスタ２３のドレイン部２３Ｄと共有化されたソース部２１Ｓが配置されている。ドレイン部２１Ｄ及びソース部２１Ｓは、Ｎ型の不純物領域で構成されている。フロントゲート部２１ＦＧのフロントゲート電極２１１ｆは、例えばポリシリコンで形成されている。増幅トランジスタ２１のバックゲート部２１ＢＧは、素子分離領域２５を介してドレイン部２１Ｄの隣に配置されている。バックゲート部２１ＢＧを構成するバックゲート電極２１１ｂは、例えば高濃度不純物領域で形成されている。素子分離領域２５は、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  ＩＳ１ｏｌａｔｉｏｎ）技術を用いて形成されている。
【００４６】
選択トランジスタ２３のゲート部２３Ｇの両側の一方にドレイン部２３Ｄが配置され、当該両側の他方にソース部２３Ｓが配置されている。選択トランジスタ２３のゲート部２３Ｇを構成するゲート電極２３１ｇは、例えばポリシリコンで形成されている。ソース部２３Ｓは、例えばＮ型の不純物領域で構成されている。選択トランジスタ２３と増幅トランジスタ２１とは、ほぼ一直線上に配置されている。
【００４７】
リセットトランジスタ２２のゲート部２２Ｇの両側の一方にソース部２２Ｓが配置され、当該両側の他方にドレイン部２２Ｄが配置されている。リセットトランジスタ２２のゲート部２２Ｇのゲート電極２２１ｇは、例えばポリシリコンで形成されている。ソース部２２Ｓ及びドレイン部２２Ｄは、例えばＮ型の不純物領域で構成されている。リセットトランジスタ２２は、増幅トランジスタ２１及び選択トランジスタ２３と並列して配置されている。
【００４８】
増幅トランジスタ２１のフロントゲート部２１ＦＧのフロントゲート電極２１１ｆと、リセットトランジスタ２２のドレイン部２２Ｄとの間には、屈曲形状を有する接続配線２４１ａが形成されている。接続配線２４１ａの一端は、増幅トランジスタ２１のフロントゲート部２１ＦＧ上に形成されたコンタクト領域２１Ｃｆに接続されている。接続配線２４１ａの他端は、リセットトランジスタ２２のドレイン部２２Ｄ上に形成されたコンタクト領域２２Ｃｄに接続されている。コンタクト領域２１Ｃｆは、増幅トランジスタ２１のフロントゲート電極２１１ｆ上の一部を露出させて層間絶縁膜２６（図２参照）に形成された開口部に金属（例えば銅）電極が埋め込まれた構成を有している。コンタクト領域２２Ｃｄは、リセットトランジスタ２２のドレイン部２２Ｄ上の一部を露出させて層間絶縁膜２６（図２参照）に形成された開口部に金属（例えば銅）電極が埋め込まれた構成を有している。接続配線２４１ａの一端及び他端は、これらの金属電極に接続されている。
【００４９】
接続配線２４１ａの屈曲部には、第一基板１に形成されたＦＤ部１３に接続される接続配線１３１が形成されている。接続配線１３１は、層間絶縁膜２６、第二基板２を構成するバルクシリコン及び第一基板１に形成された層間絶縁膜１４を貫通し、且つＦＤ部１３上の一部を開口する開口部に埋め込まれて形成されている。
【００５０】
増幅トランジスタ２１のドレイン部２１Ｄ上には、コンタクト領域２１Ｃｆと同じ構成のコンタクト領域２１Ｃｄが形成されている。これにより、ドレイン部２１Ｄは、電源ＶＤＤと接続され、電源電圧を印加されることができる。増幅トランジスタ２１のバックゲート部２１ＢＧのバックゲート電極２１１ｂ上には、コンタクト領域２１Ｃｆと同じ構成のコンタクト領域２１Ｃｂが形成されている。これにより、バックゲート部２１ＢＧは、バックゲート電圧ＶＢＧが入力される入力端子に接続され、バックゲート電圧ＶＢＧを印加されることができる。
【００５１】
選択トランジスタ２３のゲート部２３Ｇ上には、コンタクト領域２１Ｃｆと同じ構成のコンタクト領域２３Ｃｇが形成されている。これにより、選択トランジスタ２３のゲート部２３Ｇは、駆動信号ＳＥＬが入力される入力端子に接続され、駆動信号ＳＥＬでオン／オフ状態が制御されることができる。また、選択トランジスタ２３のソース部２３Ｓ上には、コンタクト領域２１Ｃｆと同じ構成のコンタクト領域２３Ｃｓが形成されている。これにより、選択トランジスタ２３のソース部２３Ｓは、信号線ＶＳＬに接続され、第三基板３に設けられたロジック回路に画素信号Ｖｏｕｔを出力できる。
【００５２】
リセットトランジスタ２２のゲート部２２Ｇ上には、コンタクト領域２１Ｃｆと同じ構成のコンタクト領域２２Ｃｇが形成されている。これにより、リセットトランジスタ２２のゲート部２２Ｇは、駆動信号ＴＲＧが入力される入力端子に接続され、駆動信号ＴＲＧでオン／オフ状態が制御されることができる。また、リセットトランジスタ２２のソース部２２Ｓ上には、第一基板１に形成された側面ピニング層１１４に接続されたコンタクト領域２２Ｃｓが形成されている。コンタクト領域２２Ｃｓは、層間絶縁膜２６、第二基板２を構成するバルクシリコン及び第一基板１に形成された層間絶縁膜１４を貫通し、且つソース部２２Ｓ上の一部を開口する開口部に金属（例えば銅）電極が埋め込まれて形成されている。これにより、リセットトランジスタ２２のソース部２２Ｓは、光電変換部１１を構成するフォトダイオードのアノードに接続される。
【００５３】
（増幅トランジスタの構成）
次に、本実施形態による固体撮像素子ＩＳ１に設けられた増幅トランジスタ２１の構成について図５を用いて説明する。
【００５４】
図５に示すように、増幅トランジスタ２１は、Ｐ型のシリコン基板２１４と、シリコン基板２１４上に形成されたバックゲート絶縁膜２１２ｂと、バックゲート絶縁膜２１２ｂ上に形成されたシリコン層２１３とを有している。このように、増幅トランジスタ２１は、バックゲート絶縁膜２１２ｂ上にシリコン層２１３を有するＳＯＩ構造を有している。バックゲート絶縁膜２１２ｂは、例えば埋め込み酸化膜（ＢＯＸ：Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）で構成されている。シリコン層２１３は、不純物濃度が例えば５×１０１７から１×１０２０（／ｃｍ３）のＰ型のシリコン膜で形成されている。
【００５５】
また、増幅トランジスタ２１は、シリコン層２１３上に形成されたフロントゲート部２１ＦＧを有している。増幅トランジスタ２１は、フロントゲート部２１ＦＧの両側の一方のシリコン層２１３に形成されたソース部２１Ｓと、当該両側の他方のシリコン層２１３に形成されたドレイン部２１Ｄとを有している。フロントゲート部２１ＦＧは、シリコン層２１３上に形成されたフロントゲート絶縁膜２１２ｆと、フロントゲート絶縁膜２１２ｆ上に形成されたフロントゲート電極２１１ｆとを有している。
【００５６】
増幅トランジスタ２１は、シリコン基板２１４に形成されたバックゲート電極２１１ｂを有している。バックゲート電極２１１ｂは、シリコン基板２１４に形成された高濃度不純物領域で構成されている。バックゲート電極２１１ｂは、素子分離領域２５によってドレイン部２１Ｄと分離されている。バックゲート電極２１１ｂとバックゲート絶縁膜２１２ｂによってバックゲート部２１ＢＧが構成されている。
【００５７】
本実施形態による固体撮像素子ＩＳ１では、画素ごとに増幅トランジスタ２１のバックゲート部２１ＢＧに印加するバックゲート電圧ＶＢＧが調整できるようになっていてもよい。また、本実施形態による固体撮像素子ＩＳ１では、所定のエリアに含まれる画素ごとに増幅トランジスタ２１のバックゲート部２１ＢＧに印加するバックゲート電圧ＶＢＧが調整できるようになっていてもよい。
【００５８】
（増幅トランジスタの製造方法）
次に、本実施形態による固体撮像素子ＩＳ１に設けられた増幅トランジスタ２１の製造方法について図６から図１７を用いて説明する。本実施形態では、１つのウェハ上に複数の増幅トランジスタが同時に形成されるが、図６から図１７では、この複数の増幅トランジスタのうちの１つの増幅トランジスタの製造工程が図示されている。また、図９から図１７では、理解を容易にするため、第一基板１の図示が省略されている。
【００５９】
詳細な説明は省略するが、図６に示すように、光電変換部１１、転送ゲート部１２Ｇ、ＦＤ部１３及び層間絶縁膜１４を備える第一基板１を形成する。
【００６０】
次に、図７に示すように、ウェハ状のシリコン基板２１４の一方の面上に絶縁膜２７を形成し、シリコン基板２１４の他方の面上に将来的にバックゲート絶縁膜２１２ｂとなる絶縁膜２１５を形成し、絶縁膜２１５上にシリコン層２１３を形成したＳＯＩ基板２ａを形成する。
【００６１】
次に、図８に示すように、絶縁膜２７を第一基板１に形成された層間絶縁膜１４に対面させた状態で、ＳＯＩ基板２ａと第一基板１とを例えば接着剤（不図示）を用いて接合する。
【００６２】
次に、図９に示すように、ＳＯＩ基板２ａの所定領域に、ＳＴＩ技術を用いて素子分離領域２５を形成する。
【００６３】
次に、図１０に示すように、ＳＯＩ基板２ａ上に将来的にフロントゲート絶縁膜２１２ｆとなる酸化膜２１６を形成する。酸化膜２１６は、熱酸化処理又は所定の成膜技術を用いて製膜される。
【００６４】
次に、酸化膜２１６上にレジストを塗布してパターニングし、バックゲート電極２１１ｂの形成領域を開口したレジストパターン（不図示）を形成する。次に、図１１に示すように、このレジストパターンをマスクとして、レジストパターンによって開口される酸化膜２１６、シリコン層２１３及び絶縁膜２１５を順次エッチングして除去する。これにより、バックゲート電極２１１が形成される領域に開口部２１７が形成される。次に、当該レジストパターンを除去する。
【００６５】
次に、絶縁膜２１５及び開口部２１７を含むＳＯＩ基板２ａ上にポリシリコンを形成する。次いで、当該ポリシリコン上にレジストを塗布してパターニングし、フロントゲート絶縁膜２１２ｆが形成される領域にレジストが残るレジストパターン（不図示）を形成する。次に、図１２に示すように、このレジストパターンをマスクとして、レジストパターンで覆われていない領域のポリシリコンをエッチングして除去する。これにより、フロントゲート電極２１１ｆが形成される。次いで、当該レジストパターンを除去する。
【００６６】
次に、図１３に示すように、フロントゲート電極２１１ｆをマスクとして、フロントゲート電極２１１ｆで覆われていない領域の酸化膜２１６をエッチングして除去する。これにより、フロントゲート絶縁膜２１２ｆが形成されるとともに、フロントゲート部２１ＦＧが形成される。
【００６７】
次に、図１４に示すように、ＳＯＩ基板２ａに不純物を注入し、フロントゲート部２１ＦＧの両側に露出するシリコン層２１３及び開口部２１７に露出するシリコン基板２１４に高濃度不純物領域を形成する。必要に応じて当該高濃度不純物領域を熱処理して活性化する。これにより、フロントゲート部２１ＦＧの両側の一方にソース部２１Ｓが形成され、当該両側の他方にドレイン部２１Ｄが形成される。また、開口部２１７に露出するシリコン基板２１４にバックゲート電極２１１ｂが形成される。これにより、バックゲート部２１ＢＧが形成される。
【００６８】
次に、図１５に示すように、フロントゲート部２１ＦＧ及びバックゲート電極２１１ｂを含むＳＯＩ基板２ａ上に層間絶縁膜２６を形成する。
【００６９】
次に、図１６に示すように、フロントゲート電極２１１ｆ、バックゲート電極２１１ｂ及びＦＤ部１３（図２参照）の少なくとも一部を露出する開口部を形成し、この開口部に金属電極を形成する。これにより、フロントゲート電極２１１ｆに接続された接続配線２３１が形成され、バックゲート電極２１１ｂに接続された接続配線２３２ａが形成され、ＦＤ部１３に接続された接続配線１３１が形成される。図示は省略するが、ソース部２１Ｓ及びドレイン部２１Ｄの少なくとも一部を露出する開口部が形成され、この開口部に金属電極が形成される。これにより、ソース部２１Ｓ及びドレイン部２１Ｄの一方に所定の電圧を印加でき、他方から所定の電圧を出力できるようになる。
【００７０】
次に、層間絶縁膜２６及び接続配線１３１，２３１，２３２ａ上を含むＳＯＩ基板２ａ上に金属膜を形成してパターニングする。これにより、図１７に示すように、接続配線１３１と接続配線２３１とを接続する接続配線２３４ａが形成され、接続配線２３２ａに接続された接続配線２３４ｂが形成される。なお、図１７では図示が省略されているが、リセットトランジスタ２２のドレイン部２２Ｄ上にも接続配線２３１と同時に接続配線が形成されており、接続配線２３２ａは当該接続配線にも接続される。これにより、増幅トランジスタ２１が完成する。このように、増幅トランジスタ２１は、特別な製造技術を用いずに形成することができる。
【００７１】
（固体撮像素子の効果）
次に、本実施形態による固体撮像素子の効果について図５を参照しつつ図１８を用いて説明する。図１８中に示す「Ｎ×０」は、バックゲート電圧ＶＢＧがバックゲート部２１ＢＧに印加されていない場合の階調表示のシミュレーション画像を示している。図１８中に示す「Ｎ×２」は、画素に生じるノイズが２倍となるようにバックゲート電圧ＶＢＧがバックゲート部２１ＢＧに印加された場合の階調表示のシミュレーション画像を示している。図１８中に示す「Ｎ×３」は、画素に生じるノイズが３倍となるようにバックゲート電圧ＶＢＧがバックゲート部２１ＢＧに印加された場合の階調表示のシミュレーション画像を示している。図１８中に示す「Ｎ×４」は、画素に生じるノイズが４倍となるようにバックゲート電圧ＶＢＧがバックゲート部２１ＢＧに印加された場合の階調表示のシミュレーション画像を示している。
【００７２】
図５に示すように、バックゲート部２１ＢＧには、バックゲート電極２１１ｂ上に設けられた接続配線２３２ａを介してバックゲート電圧ＶＢＧが印加されるようになっている。バックゲート部２１ＢＧにバックゲート電圧ＶＢＧを印加することにより、増幅トランジスタ２１の相互コンダクタンスを調整することができる。固体撮像素子ＩＳ１に設けられた画素に生じるノイズは、増幅トランジスタ２１の相互コンダクタンスの関数として表すことができ、当該相互コンダクタンスの逆数に比例する。このため、ノイズが発生している画素に対し、増幅トランジスタ２１の相互コンダクタンスが小さくなるように、バックゲート部２１ＢＧにバックゲート電圧ＶＢＧを印加することにより、画素に発生しているノイズを強調することができる。
【００７３】
詳細な説明は省略するが、固体撮像素子ＩＳ１は、Ｄ相の信号レベルと、Ｐ相の信号レベルとの差分をとることにより、相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：ＣＤＳ）を行って画素に生じるノイズを除去するようになっている。ここで、Ｄ相の信号レベルは、光電変換部１１の光電変換に基づく画素信号の信号レベルである。Ｐ相の信号レベルは、ＦＤ部１３が電源ＶＤＤにリセットされた電圧における信号レベルである。このため、画素に生じるノイズを強調することによって、相関二重サンプリングにおけるノイズ感度が向上し、ノイズを除去し易くなる。
【００７４】
図１８の「Ｎ×０」で示すように、相関二重サンプリングを用いても、画素に生じるノイズが除去できず、階調表示の画像には、階段状の階調飛び（バンディング）が発生している。また、図１８の「Ｎ×２」で示すように、画素に生じるノイズが２倍となるようにバックゲート部２１ＢＧにバックゲート電圧ＶＢＧが印加されたとしても、階調表示の画像には、階段状の階調飛び（バンディング）がわずかに発生している。
【００７５】
これに対し、図１８の「Ｎ×３」及び「Ｎ×４」に示すように、画素に生じるノイズが３倍又は４倍となるようにバックゲート部２１ＢＧにバックゲート電圧ＶＢＧが印加されると、階調表示の画像には、階段状の階調飛び（バンディング）が発生しなくなる。つまり、バックゲート電圧ＶＢＧによって画素に生じるノイズが強調され、相関二重サンプリングおけるノイズの感度が向上し、画素に生じるノイズを除去することができる。
【００７６】
以上説明したように、本実施形態による固体撮像素子ＩＳ１は、光電変換部１１、光電変換部１１に接続された転送ゲート部１２Ｇ、転送ゲート部１２Ｇに接続されたＦＤ部１３並びに光電変換部１１、転送ゲート部１２Ｇ及びＦＤ部１３を覆う層間絶縁膜１４を有する第一基板１と、層間絶縁膜１４を介してＦＤ部１３に接続された画素トランジスタの一部を構成し且つバックゲート部２１ＢＧを有する増幅トランジスタ２１を有し、層間絶縁膜１４と隣り合わせて配置された第二基板２とを備えている。
【００７７】
当該構成を備えた固体撮像素子ＩＳ１は、バックゲート部２１ＢＧに印加されるバックゲート電圧ＶＢＧを調整することによって、画素で発生するノイズを調整し、撮像画像の表示むらを防止することができる。
【００７８】
〔第２実施形態〕
本技術の第２実施形態による固体撮像素子について図１９から図２２を用いて説明する。なお、上記第１実施形態による固体撮像素子ＩＳ１と同一の作用・機能を奏する構成要素には、同一の符号を付してその説明は省略する。
【００７９】
（固体撮像素子の１つの画素の概略構成）
まず、本実施形態による固体撮像素子ＩＳ２の１つの画素の概略構成について図１９を用いて説明する。なお、図２０では、複数の画素のうちの１つの画素Ｐの回路構成が図示されている。また、図２０では、各トランジスタのゲート部、ソース部及びドレイン部の参照符号は、「Ｇ」、「Ｓ」及び「Ｄ」と表記されている。また、増幅トランジスタのフロントゲート部、バックゲート部、ソース部及びドレイン部の参照符号は、「ＦＧ」、「ＢＧ」、「Ｇ」、「Ｓ」及び「Ｄ」と表記されている。
【００８０】
図１９及び図２０に示すように、本実施形態による固体撮像素子ＩＳ２は、光電変換部１１、光電変換部１１に接続された転送ゲート部１２Ｇ、転送ゲート部１２Ｇに接続されたＦＤ部１３並びに光電変換部１１、転送ゲート部１２Ｇ及びＦＤ部１３を覆う層間絶縁膜（絶縁膜の一例）１４を有する第一基板１と、層間絶縁膜１４を介してＦＤ部１３に接続された画素トランジスタ（回路の一例）の一部を構成し且つバックゲート部２１ＢＧを有する増幅トランジスタ４１を有し、層間絶縁膜１４と隣り合わせて配置された第二基板４とを備えている。
【００８１】
さらに、第二基板４に設けられた増幅トランジスタ４１は、バックゲート部２１ＢＧに接続されたフロントゲート部２１ＦＧを有している。より具体的には、増幅トランジスタ４１は、バックゲート部２１ＢＧ及びフロントゲート部２１ＦＧを接続する接続配線４１１を有している。接続配線４１１は、接続配線１３１及びリセットトランジスタ２２のソース部２２Ｓにも接続されている。したがって、接続配線４１１は、接続配線１３１を介してＦＤ部１３に接続されている。
【００８２】
（画素トランジスタの構成）
次に、第二基板４に設けられた画素トランジスタの構成について図２１及び図２２を用いて説明する。図２１には、図２０に示す画素Ｐに設けられた画素トランジスタの配線レイアウトが図示されている。図２２には、図２０に示す画素Ｐに設けられた増幅トランジスタ４１の断面図が示されている。
【００８３】
図２１に示すように、固体撮像素子ＩＳ２では、上記第１実施形態による固体撮像素子ＩＳ１と同様に、増幅トランジスタ４１と選択トランジスタ２３がほぼ一直線上に並んで配置されている。また、固体撮像素子ＩＳ２では、上記第１実施形態による固体撮像素子ＩＳ１と同様に、増幅トランジスタ４１及び選択トランジスタ２３と、リセットトランジスタ２２とは、並列して配置されている。
【００８４】
図２１に示すように、接続配線４１１は、増幅トランジスタ４１のフロントゲート部２１ＦＧと、増幅トランジスタ４１のバックゲート部２１ＢＧとの間に配置されている。接続配線４１１の一端はフロントゲート部２１ＦＧに接続され、接続配線４１１の他端はバックゲート部２１ＢＧに接続されている。
【００８５】
より具体的には、図２２に示すように、接続配線４１１の一端は、フロントゲート電極２１１ｆ上に形成された接続配線２３１に接続されている。また、接続配線４１１の他端は、バックゲート電極２１１ｂ上に形成された接続配線２３２ａに接続されている。これにより、フロントゲート電極２１１ｆ及びバックゲート電極２１１ｂは、接続配線２３１、接続配線４１１及び接続配線２３２ａを介して互いに電気的に接続される。その結果、増幅トランジスタ４１のフロントゲート部ＦＧは、増幅トランジスタ４１のバックゲート部２１ＢＧに電気的に接続される。
【００８６】
以上説明したように、本実施形態による固体撮像素子ＩＳ２は、増幅トランジスタ４１がバックゲート部２１ＢＧに接続されたフロントゲート部２１ＦＧを有している点を除いて、上記第１実施形態による固体撮像素子ＩＳ１と同様の構成を有している。固体撮像素子ＩＳ２は、バックゲート部２１ＢＧにフロントゲート部２１ＦＧと同じ電圧のバックゲート電圧ＶＢＧを印加できる。これにより、固体撮像素子ＩＳ２は、上記第１実施形態による固体撮像素子ＩＳ１と同様の効果が得られる。
【００８７】
〔第３実施形態〕
本技術の第３実施形態による固体撮像素子について図２３から図２６を用いて説明する。なお、上記第１実施形態による固体撮像素子ＩＳ１と同一の作用・機能を奏する構成要素には、同一の符号を付してその説明は省略する。
【００８８】
（固体撮像素子の１つの画素の概略構成）
まず、本実施形態による固体撮像素子ＩＳ３の１つの画素の概略構成について図２３から図２５を用いて説明する。なお、図２４では、複数の画素のうちの１つの画素Ｐの回路構成が図示されている。また、図２４では、各トランジスタのゲート部、ソース部及びドレイン部の参照符号は、「Ｇ」、「Ｓ」及び「Ｄ」と表記されている。また、増幅トランジスタのフロントゲート部、バックゲート部、ソース部及びドレイン部の参照符号は、「ＦＧ」、「ＢＧ」、「Ｇ」、「Ｓ」及び「Ｄ」と表記されている。
【００８９】
図２３に示すように、本実施形態による固体撮像素子ＩＳ３は、光電変換部１１、光電変換部１１に接続された転送ゲート部１２Ｇ、転送ゲート部１２Ｇに接続されたＦＤ部１３並びに光電変換部１１、転送ゲート部１２Ｇ及びＦＤ部１３を覆う層間絶縁膜（絶縁膜の一例）１４を有する第一基板１と、層間絶縁膜１４を介してＦＤ部１３に接続された画素トランジスタ（回路の一例）の一部を構成し且つバックゲート部２１ＢＧを有する増幅トランジスタ２１を有し、層間絶縁膜１４と隣り合わせて配置された第二基板５とを備えている。
【００９０】
また、図２４に示すように、第二基板５は、増幅トランジスタ２１のバックゲート部２１ＢＧに接続されたスイッチ部５１を有している。スイッチ部５１のソース部５１Ｓは、バックゲート部２１ＢＧに接続されている。スイッチ部５１のドレイン部５１Ｄは、バックゲート電圧ＶＢＧが入力される入力端子（不図示）に接続されている。当該入力端子は、第三基板３に設けられた入力端子部に配置されている。スイッチ部５１のゲート部５１Ｇは、スイッチ部５１のオン／オフ状態を制御する制御信号が入力される入力端子（不図示）に接続されている。当該制御信号は、第三基板３に設けられたロジック回路において生成される。スイッチ部５１がオン状態になると、バックゲート部２１ＢＧとスイッチ部５１のドレイン部５１Ｄとが導通状態となる。これにより、バックゲート部２１ＢＧには、ドレイン部２１Ｄに入力されるバックゲート電圧ＶＢＧが印加される。
【００９１】
図２５に示すように、固体撮像素子ＩＳ３では、上記第１実施形態による固体撮像素子ＩＳ１と同様に、増幅トランジスタ２１と選択トランジスタ２３がほぼ一直線上に並んで配置されている。また、固体撮像素子ＩＳ３では、上記第１実施形態による固体撮像素子ＩＳ１と同様に、増幅トランジスタ２１及び選択トランジスタ２３と、リセットトランジスタ２２とは、並列して配置されている。さらに、固体撮像素子ＩＳ３では、増幅トランジスタ２１及び選択トランジスタ２３とスイッチ部５１とがほぼ一直線上に並んで配置されている。
【００９２】
図２５に示すように、増幅トランジスタ２１のバックゲート部２１ＢＧと、スイッチ部５１のソース部５１Ｓとは共有化されることによって、接続されている。より具体的には、バックゲート部２１ＢＧを構成するバックゲート電極２１１ｂと、ソース部５１Ｓとが共有化されている。ソース部５１Ｓは、スイッチ部５１のゲート部５１Ｇの両側の一方に配置されている。スイッチ部５１のゲート部５１Ｇの両側の他方には、ドレイン部５１Ｄが配置されている。
【００９３】
スイッチ部５１のゲート部５１Ｇを構成するゲート電極５１１ｇ上には、コンタクト領域２１Ｃｆと同じ構成のコンタクト領域５１Ｃｇが形成されている。これにより、ゲート部５１Ｇには、スイッチ部５１のオン／オフを制御する制御信号が入力される入力端子と接続され、当該制御信号の電圧を印加されることができる。スイッチ部５１のドレイン部５１Ｄ上には、コンタクト領域２１Ｃｆと同じ構成のコンタクト領域５１Ｃｄが形成されている。これにより、ドレイン部５１Ｄは、バックゲート電圧ＶＢＧが入力される入力端子と接続され、バックゲート部２１ＢＧにはスイッチ部５１を介してバックゲート電圧ＶＢＧを印加することができる。
【００９４】
（スイッチ部の制御タイミング）
次に、本実施形態による固体撮像素子ＩＳ３に設けられたスイッチ部５１の制御タイミングについて図２６を用いて説明する。図２６中に示す「ＳＥＬ」は、駆動信号ＳＥＬを示し、「ＲＳＴ」は、駆動信号ＲＳＴを示し、「ＴＲＧ」は、駆動信号ＴＲＧを示している。図２６中に示す「ＢＧＳ１」は、スイッチ部５１のゲート部５１Ｇに入力される制御信号の第１例を示し、図２６中に示す「ＢＧＳ２」は、スイッチ部５１のゲート部５１Ｇに入力される制御信号の第２例を示している。図２６中に示す「Ｖｆｄ」は、ＦＤ部１３の電圧を示している。図２６中に示す「ＶＳＬ」は、信号線ＶＳＬに出力される画素信号Ｖｏｕｔを示している。図２６中に示す「Ｈ」は信号レベルが高レベルであることを示し、図２６中に示す「Ｌ」は信号レベルが低レベルであることを示す。図２６中の左から右に向かって時の経過が表されている。
【００９５】
図２６に示すように、スイッチ部５１のゲート部５１Ｇに入力される制御信号は、転送トランジスタ１２の転送ゲート部１２Ｇに入力される駆動信号ＴＧＲと、同じタイミングでゲート部５１Ｇに入力されてもよい（第１例）。あるいは、スイッチ部５１のゲート部５１Ｇに入力される制御信号は、転送トランジスタ１２の転送ゲート部１２Ｇに入力される駆動信号ＴＧＲよりもわずかに早く高レベルとなり、かつ駆動信号ＴＧＲよりもわずかに遅く低レベルとなるタイミングでゲート部５１Ｇに入力されてもよい（第２例）。したがって、第１例及び第２例のいずれの制御タイミングであっても、スイッチ部５１は、転送ゲート部１２Ｇがオン状態の時にオン状態となる。
【００９６】
以上説明したように、本実施形態による固体撮像素子ＩＳ３は、スイッチ部５１を有している点を除いて、上記第１実施形態による固体撮像素子ＩＳ１と同様の構成を有している。固体撮像素子ＩＳ３は、転送ゲート部１２Ｇがオン状態の時にスイッチ部５１もオン状態であってバックゲート部２１ＢＧにバックゲート電圧ＶＢＧを印加できる。これにより、固体撮像素子ＩＳ３は、上記第１実施形態による固体撮像素子ＩＳ１と同様の効果が得られる。
【００９７】
〔第４実施形態〕
本技術の第４実施形態による固体撮像素子について図２７から図３０を用いて説明する。なお、上記第１実施形態による固体撮像素子ＩＳ１と同一の作用・機能を奏する構成要素には、同一の符号を付してその説明は省略する。
【００９８】
（固体撮像素子の１つの画素の概略構成）
図２７に示すように、本実施形態による固体撮像素子ＩＳ４は、光電変換部１１、光電変換部１１に接続された転送ゲート部１２Ｇ、転送ゲート部１２Ｇに接続されたＦＤ部１３並びに光電変換部１１、転送ゲート部１２Ｇ及びＦＤ部１３を覆う層間絶縁膜（絶縁膜の一例）１４を有する第一基板１と、層間絶縁膜１４を介してＦＤ部１３に接続された画素トランジスタ（回路の一例）の一部を構成し且つバックゲート部２１ＢＧを有する増幅トランジスタ２１を有し、層間絶縁膜１４と隣り合わせて配置された第二基板２とを備えている。
【００９９】
また、本実施形態による固体撮像素子ＩＳ４は、第二基板２に隣り合わせて配置され、バックゲート部６１ＢＧ（バックゲートの一例）を有しＳＯＩ構造のＭＯＳＦＥＴ６１１ａ（トランジスタの一例）を有するコンパレータ回路６１が形成された第三基板６を備えている。コンパレータ回路６１は、第三基板６に設けられたロジック回路を構成する回路の一部である。コンパレータ回路６１は、層間絶縁膜３３を介して積層部３４９に対向して配置されている。
【０１００】
（コンパレータ回路の構成）
次に、第三基板６に設けられたコンパレータ回路６１の構成について図２８及び図２９を用いて説明する。図２９では、コンパレータ回路６１の一部の配線レイアウトが図示されている。図２８では、コンパレータ回路６１を構成する各トランジスタのゲート部、ソース部及びドレイン部の参照符号は、「Ｇ」、「Ｓ」及び「Ｄ」と表記されている。また、増幅トランジスタのフロントゲート部、バックゲート部、ソース部及びドレイン部の参照符号は、「ＦＧ」、「ＢＧ」、「Ｇ」、「Ｓ」及び「Ｄ」と表記されている。
【０１０１】
図２８に示すように、コンパレータ回路６１は、差動入力回路６１１と、差動入力回路６１１に接続されたカレントミラー回路６１２と、テイル電流源６１５とを有している。差動入力回路６１１は、バックゲート部６１ＢＧを有するＭＯＳＦＥＴ６１１ａ，６１１ｃを有している。ＭＯＳＦＥＴ６１１ａ，６１１ｃは、Ｎ型のＭＯＳＦＥＴで構成されている。カレントミラー回路６１２は、Ｐ型のＭＯＳＦＥＴ６１２ａ，６１２ｃを有している。テイル電流源６１５は、Ｎ型のＭＯＳＦＥＴで構成されている。
【０１０２】
差動入力回路６１１のＭＯＳＦＥＴ６１１ａは、非反転入力端子（＋）を構成し、ＭＯＳＦＥＴ６１１ｃは、反転入力端子（−）を構成している。ＭＯＳＦＥＴ６１１ａのフロントゲート部６１ＦＧは、選択トランジスタ２３のソース部２２Ｓ（図２７では不図示、図３参照）に接続された信号線ＶＳＬに接続されている。ＭＯＳＦＥＴ６１１ｃのフロントゲート部６１ＦＧは、参照信号（例えばランプ信号）が入力される。コンパレータ回路６１は、信号線ＶＳＬを介して入力される画素信号及び参照信号の信号レベルを比較し、画素信号の信号レベルが参照信号の信号レベルよりも高くなると、信号レベルが低レベルの出力信号Ｖｏｕｔを出力するようになっている。コンパレータ回路６１を有するＡＤＣは、出力信号Ｖｏｕｔの信号レベルが低レベルになった時のカウンタ値に基づいて、アナログの画素信号をデジタルの画素信号に変換するようになっている。
【０１０３】
図２９に示すように、差動入力回路６１１のＭＯＳＦＥＴ６１１ａのフロントゲート部ＦＧ６１の両側の一方にはソース部６１Ｓが配置され、当該両側の他方にはドレイン部６１Ｄが配置されている。ＭＯＳＦＥＴ６１１ａのソース部６１Ｓのフロントゲート部６１ＦＧが設けられていない側の隣には、素子分離領域３５を介してバックゲート部６１ＢＧが配置されている。フロントゲート部６１ＦＧ上には、信号線ＶＳＬに接続するための接続配線６３１が形成されている。
【０１０４】
カレントミラー回路６１２を構成するＭＯＳＦＥＴ６１２ａのゲート部６１Ｇの両側の一方にはソース部６１Ｓが配置され、当該両側の他方にはドレイン部６１Ｄが配置されている。ＭＯＳＦＥＴ６１２ａのソース部６１Ｓと、ＭＯＳＦＥＴ６１１ａのドレイン部６１Ｄとは共有化されている。
【０１０５】
（差動入力回路６１１のＭＯＳＦＥＴの構成）
次に、本実施形態による固体撮像素子ＩＳ４に設けられた差動入力回路６１１のＭＯＳＦＥＴ６１１ａの構成について図３０を用いて説明する。
【０１０６】
図３０に示すように、ＭＯＳＦＥＴ６１１ａは、Ｐ型のシリコン基板６１４と、シリコン基板６１４上に形成されたバックゲート絶縁膜６１２ｂと、バックゲート絶縁膜６１２ｂ上に形成されたシリコン層６１３とを有している。このように、ＭＯＳＦＥＴ６１１ａは、バックゲート絶縁膜６１２ｂ上にシリコン層６１３を有するＳＯＩ構造を有している。バックゲート絶縁膜２１２ｂは、例えば埋め込み酸化膜（ＢＯＸ：Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）で構成されている。シリコン層６１３は、不純物濃度が例えば５×１０１７から１×１０２０（／ｃｍ３）のＰ型のシリコン膜で形成されている。
【０１０７】
また、ＭＯＳＦＥＴ６１１ａは、シリコン層６１３上に形成されたフロントゲート部６１ＦＧを有している。ＭＯＳＦＥＴ６１１ａは、フロントゲート部６１ＦＧの両側の一方のシリコン層６１３に形成されたソース部６１Ｓと、当該両側の他方のシリコン層６１３に形成されたドレイン部６１Ｄとを有している。フロントゲート部６１ＦＧは、シリコン層６１３上に形成されたフロントゲート絶縁膜６１２ｆと、フロントゲート絶縁膜６１２ｆ上に形成されたフロントゲート電極６１１ｆとを有している。
【０１０８】
ＭＯＳＦＥＴ６１１ａは、シリコン基板６１４に形成されたバックゲート電極６１１ｂを有している。バックゲート電極６１１ｂは、シリコン基板６１４に形成された高濃度不純物領域で構成されている。バックゲート電極６１１ｂは、素子分離領域３５によってソース部６１Ｓと分離されている。バックゲート電極６１１ｂとバックゲート絶縁膜６１２ｂによってバックゲート部６１ＢＧが構成されている。図示は省略するが、差動入力回路６１１のＭＯＳＦＥＴ６１１ｃは、ＭＯＳＦＥＴ６１１ａと同一の構成を有している。
【０１０９】
本実施形態による固体撮像素子ＩＳ４では、画素ごとに設けられたコンパレータ回路６１の差動入力回路６１１の差動入力部を構成するＭＯＳＦＥＴ６１１ａ，６１１ｃのそれぞれのバックゲート部６１ＢＧに印加するバックゲート電圧ＶＢＧが調整できるようになっていてもよい。また、本実施形態による固体撮像素子ＩＳ４では、所定のエリアに含まれる画素ごとに差動入力回路６１１のＭＯＳＦＥＴ６１１ａ，６１１ｃのそれぞれのバックゲート部６１ＢＧに印加するバックゲート電圧ＶＢＧが調整できるようになっていてもよい。
【０１１０】
コンパレータ回路６１の差動入力回路６１１の差動入力部を構成するＭＯＳＦＥＴ６１１ａ，６１１ｃのそれぞれのバックゲート部６１ＢＧに印加するバックゲート電圧ＶＢＧが調整されることによって、ＭＯＳＦＥＴ６１１ａ，６１１ｃの相互コンダクタンスを調整できる。これにより、第三基板６に設けられたＡＤＣのノイズが調整される。その結果、固体撮像素子ＩＳ４は、撮像画像の表示むらを防止することができる。
【０１１１】
以上説明したように、本実施形態による固体撮像素子ＩＳ４は、コンパレータ回路６１にバックゲート部６１ＢＧを有するＭＯＳＦＥＴ６１１ａ，６１１ｃが設けられている点を除いて、上記第１実施形態による固体撮像素子ＩＳ１と同様の構成を有している。これにより、固体撮像素子ＩＳ４は、上記第１実施形態による固体撮像素子ＩＳ１と同様に、画素に発生するノイズを調整することに加えて、ＡＤＣのノイズも調整できるので、撮像画像の表示むらをより有効に防止することができる。
【０１１２】
〔第４実施形態の変形例〕
本技術の第４実施形態の変形例による固体撮像素子について図２を再び用いて図３１とともに説明する。なお、上記第１実施形態による固体撮像素子ＩＳ１と同一の作用・機能を奏する構成要素には、同一の符号を付してその説明は省略する。
【０１１３】
本変形例による固体撮像素子は、第二基板２に隣り合わせて配置され、バックゲート部６１ＢＧ（バックゲートの一例）を有しバルクシリコン構造のＭＯＳＦＥＴ３１１ａ（トランジスタの一例）を有するコンパレータ回路３１が形成された第三基板３を備えている。コンパレータ回路３１は、第三基板３に設けられたロジック回路を構成する回路の一部である。コンパレータ回路３１は、層間絶縁膜３３を介して積層部３４９に対向して配置されている。
【０１１４】
また、コンパレータ回路３１は、バックゲート部を有していない点を除いて、コンパレータ回路６１と同様の構成を有していいてもよい。図２に示すように、コンパレータ回路３１は、差動入力回路と、差動入力回路に接続されたカレントミラー回路と、テイル電流源とを有している。差動入力回路は、バックゲート部を有さない２つのＭＯＳＦＥＴを有している。図２には、当該２つのＭＯＳＦＥＴのうちの１つであるＭＯＳＦＥＴ３１１ａが図示されている。当該２つのＭＯＳＦＥＴは、Ｎ型のＭＯＳＦＥＴで構成されている。カレントミラー回路は、Ｐ型の２つのＭＯＳＦＥＴを有している。図２には、当該２つのＭＯＳＦＥＴのうちの１つであるＭＯＳＦＥＴ３１２ａが図示されている。テイル電流源は、Ｎ型のＭＯＳＦＥＴで構成されている。
【０１１５】
（コンパレータ回路３１の構成）
図３１に示すように、本変形例におけるコンパレータ回路３１に設けられた差動入力回路のＭＯＳＦＥＴ３１１ａのゲート部３１Ｇの両側の一方にはソース部３１Ｓが配置され、当該両側の他方にはドレイン部３１Ｄが配置されている。ＭＯＳＦＥＴ３１１ａのゲート部３１Ｇ上には、信号線ＶＳＬに接続するための接続配線３３１が形成されている。
【０１１６】
本変形例におけるコンパレータ回路３１に設けられたカレントミラー回路を構成するＭＯＳＦＥＴ３１２ａのゲート部３１Ｇの両側の一方にはソース部３１Ｓが配置され、当該両側の他方にはドレイン部３１Ｄが配置されている。ＭＯＳＦＥＴ３１２ａのソース部３１Ｓと、ＭＯＳＦＥＴ３１１ａのドレイン部３１Ｄとは共有化されている。
【０１１７】
以上説明したように、本変形例による固体撮像素子は、上記第１実施形態による固体撮像素子ＩＳ１と同様の構成を有しているので、上記第１実施形態による固体撮像素子ＩＳ１と同様の効果が得られる。
【０１１８】
〔第５実施形態〕
本技術の第５実施形態による固体撮像素子について図５を再び用いて説明する。本実施形態による固体撮像素子は、増幅トランジスタのバックゲート部を構成するバックゲート絶縁膜と、当該増幅トランジスタのフロントゲート部を構成するフロントゲート絶縁膜との膜種又は膜構造が異なる点に特徴を有している。
【０１１９】
図５に示すように、本実施形態による固体撮像素子に設けられたバックゲート部２１ＢＧは、バックゲート電極２１１ｂ及びバックゲート絶縁膜２１２ｂを有している。また、本実施形態による固体撮像素子に設けられたフロントゲート部２１ＦＧは、フロントゲート電極２１１ｆ及びフロントゲート絶縁膜２１２ｆを有している。バックゲート絶縁膜２１２ｂと、フロントゲート絶縁膜２１２ｆとは、膜種又は膜構造が異なっている。
【０１２０】
本実施形態では、バックゲート絶縁膜２１２ｂは、フロントゲート絶縁膜２１２ｆの膜構造と異なり、欠陥密度の高いＨＫ及びＳｉＯ２の積層膜で形成されていてもよい。また、バックゲート絶縁膜２１２ｂは、フロントゲート絶縁膜２１２ｆの膜種類と異なり、欠陥密度の高いＳｉＮで形成されていてもよい。
【０１２１】
増幅トランジスタ２１のバックゲート絶縁膜２１２ｂの欠陥密度が高いほど、画素に発生するノイズが増加する。これにより、相関二重サンプリングにおけるノイズ感度が向上するので、本実施形態による固体撮像素子は、画素に発生するノイズを除去し易くなる。その結果、本実施形態による固体撮像素子は、上記第１実施形態による固体撮像素子ＩＳ１と同様の効果が得られる。
【０１２２】
〔第６実施形態〕
本技術の第６実施形態による固体撮像素子について図５を再び用いて説明する。本実施形態による固体撮像素子は、増幅トランジスタのバックゲート部を構成するバックゲート絶縁膜と、当該増幅トランジスタのフロントゲート部を構成するフロントゲート絶縁膜との膜質が異なる点に特徴を有している。
【０１２３】
図５に示すように、本実施形態による固体撮像素子に設けられたバックゲート部２１ＢＧは、バックゲート電極２１１ｂ及びバックゲート絶縁膜２１２ｂを有している。また、本実施形態による固体撮像素子に設けられたフロントゲート部２１ＦＧは、フロントゲート電極２１１ｆ及びフロントゲート絶縁膜２１２ｆを有している。バックゲート絶縁膜２１２ｂと、フロントゲート絶縁膜２１２ｆとは、膜質が異なっている。
【０１２４】
本実施形態では、フロントゲート絶縁膜２１２ｆは、バックゲート絶縁膜２１２ｂの膜質と異なり、水素供給アニールなどによって欠陥レベルの低いＳｉＯ２で形成されていてもよい。
【０１２５】
増幅トランジスタ２１のフロントゲート絶縁膜２１２ｆがバックゲート絶縁膜２１２ｂと比較して欠陥レベル低い膜質を有していることは、バックゲート絶縁膜２１２ｂがフロントゲート絶縁膜２１２ｆよりも欠陥レベルが高いことと等価である。このため、増幅トランジスタ２１のフロントゲート絶縁膜２１２ｆがバックゲート絶縁膜２１２ｂと比較して欠陥レベル低い膜質を有していると、画素に発生するノイズが増加する。これにより、相関二重サンプリングにおけるノイズ感度が向上するので、本実施形態による固体撮像素子は、画素に発生するノイズを除去し易くなる。その結果、本実施形態による固体撮像素子は、上記第１実施形態による固体撮像素子ＩＳ１と同様の効果が得られる。
【０１２６】
本技術において、増幅トランジスタのバックゲート部を構成するバックゲート絶縁膜と、当該増幅トランジスタのフロントゲート部を構成するフロントゲート絶縁膜との膜種又は膜構造が異なり、且つ増幅トランジスタのバックゲート部を構成するバックゲート絶縁膜と、当該増幅トランジスタのフロントゲート部を構成するフロントゲート絶縁膜との膜質が異なっていてもよい。この場合、バックゲート絶縁膜の欠陥レベルがフロントゲート絶縁膜の欠陥レベルよりも高くなるように、当該膜種又は膜構造及び当該膜質を異ならせる必要がある。
【０１２７】
〔第７実施形態〕
本技術の第７実施形態による固体撮像素子について図３２を用いて説明する。図３２では、上記第１実施形態による固体撮像素子ＩＳ１に備えられた第一基板１と同一の構成を有する第一基板１の層間絶縁膜１４以外の図示が省略されている。なお、上記第１実施形態による固体撮像素子ＩＳ１と同一の作用・機能を奏する構成要素には、同一の符号を付してその説明は省略する。
【０１２８】
図３２に示すように、本実施形態による固体撮像素子ＩＳ５に備えられた第二基板７は、画素トランジスタ（回路の一例）の一部を構成するリセットトランジスタ２２（第二トランジスタの一例）及び選択トランジスタ２３（第二トランジスタの一例）を有している。また、固体撮像素子ＩＳ５は、増幅トランジスタ２１（第一トランジスタの一例）と、リセットトランジスタ２２及び選択トランジスタ２３との間に形成された層間絶縁膜７１を有している。
【０１２９】
このように、固体撮像素子ＩＳ５は、増幅トランジスタ２１と、リセットトランジスタ２２及び選択トランジスタ２３とを積層構造とすることにより、高ビット動作時のノイズレベルを下げることができる。また、固体撮像素子ＩＳ５は、増幅トランジスタ２１と、リセットトランジスタ２２及び選択トランジスタ２３とを積層構造とすることにより、画素トランジスタの設計自由度の向上を図ることができる。
【０１３０】
また、固体撮像素子ＩＳ５は、上記第１実施形態による固体撮像素子ＩＳ１に設けられた増幅トランジスタ２１と同一の構成を有する増幅トランジスタ２１を有しているので、上記第１実施形態による固体撮像素子ＩＳ１と同様の効果が得られる。
【０１３１】
〔第８実施形態〕
本技術の８実施形態による固体撮像素子について図３３を用いて説明する。図３３では、上記第１実施形態による固体撮像素子ＩＳ１に備えられた第一基板１と同一の構成を有する第一基板１の層間絶縁膜１４以外の図示が省略されている。なお、上記第１実施形態による固体撮像素子ＩＳ１と同一の作用・機能を奏する構成要素には、同一の符号を付してその説明は省略する。
【０１３２】
図３３に示すように、本実施形態による固体撮像素子ＩＳ６に備えられた第二基板８は、画素トランジスタ（回路の一例）の一部を構成するリセットトランジスタ２２（第二トランジスタの一例）及び選択トランジスタ２３（第二トランジスタの一例）を有している。また、固体撮像素子ＩＳ６は、増幅トランジスタ２１（第一トランジスタの一例）と、リセットトランジスタ２２及び選択トランジスタ２３との間に形成された層間絶縁膜７１を有している。
【０１３３】
さらに、固体撮像素子ＩＳ６に備えられた第二基板８は、複数（本実施形態では２つ）の増幅トランジスタ２１ａ，２１ｂを有している。複数の増幅トランジスタ２１ａ，２１ｂの少なくとも一部（本実施形態では全部）は、フロントゲート部ＦＧ（フロントゲートの一例）が互いに接続可能に設けられている。図３３に示す固体撮像素子ＩＳ６では、増幅トランジスタ２１ａのフロントゲート部２１ＦＧと、増幅トランジスタ２１ａのフロントゲート部２１ＦＧとは、接続配線８１で接続されている。また、固体撮像素子ＩＳ６は、増幅トランジスタ２１ａのフロントゲート部２１ＦＧと、増幅トランジスタ２１ａのフロントゲート部２１ＦＧとが、スイッチ回路（例えばトランジスタ）によって、接続状態及び切断状態を切り替えることができるようになっていてもよい。
【０１３４】
このように、並列に接続された増幅トランジスタ２１を複数設けることにより、増幅トランジスタ２１の面積を増大させたことと等価になる。これにより、増幅トランジスタ２１の駆動能力の向上を図ることができる。
【０１３５】
また、複数の増幅トランジスタ２１の接続状態及び切断状態を切り替えることにより、アナログの画素信号をデジタルの画素信号に変換するダイナミックレンジを大きくすることができる。これにより、画素信号のＡＤ変換の変換効率を切り替えることができる。
【０１３６】
また、本実施形態による固体撮像素子ＩＳ６は、上記第５実施形態による固体撮像素子ＩＳ５と同様に、画素トランジスタの積層構造を有しているので、上記第５実施形態による固体撮像素子ＩＳ５と同様の効果が得られる。さらに、固体撮像素子ＩＳ６は、上記第１実施形態による固体撮像素子ＩＳ１に設けられた増幅トランジスタ２１と同一の構成を有する増幅トランジスタ２１を有しているので、上記第１実施形態による固体撮像素子ＩＳ１と同様の効果が得られる。
【０１３７】
〔第９実施形態〕
本技術の第９実施形態による固体撮像素子について図３４を用いて説明する。なお、上記第１実施形態による固体撮像素子ＩＳ１と同一の作用・機能を奏する構成要素には、同一の符号を付してその説明は省略する。
【０１３８】
図３４に示すように、本実施形態による固体撮像素子ＩＳ７に設けられた第一基板９は、複数（本実施形態では２つ）の光電変換部１１ａ，１１ｂ及び複数（本実施形態では２つ）の転送ゲート部１２Ｇａ，１２Ｇｂを有している。つまり、固体撮像素子ＩＳ７は、共有画素構造を有している。
【０１３９】
固体撮像素子ＩＳ７は、共有画素構造を有していても、上記第１実施形態における画素トランジスタと同じ構成の画素トランジスタを有している。つまり、固体撮像素子ＩＳ７は、バックゲート部ＢＧ２１が設けられた増幅トランジスタ２１を有している。これにより、固体撮像素子ＩＳ７は、上記第１実施形態による固体撮像素子ＩＳ１と同様の効果が得られる。
【０１４０】
本技術は、種々の変形が可能である。例えば、上記第１実施形態から上記第９実施形態による固体撮像素子では、増幅トランジスタがＳＯＩ構造を有しているが、バルクシリコン構造を有していてもよい。
【０１４１】
本開示に係る技術は、以上のような固体撮像素子に適用することができる。
【０１４２】
なお、本技術の実施形態は、上述した実施形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。
【０１４３】
例えば、本技術は以下のような構成も取ることができる。
【０１４４】
（１）
光電変換部、前記光電変換部に接続された転送ゲート部、前記転送ゲート部に接続されたフローティングディフュージョン部並びに前記光電変換部、前記転送ゲート部及び前記フローティングディフュージョン部を覆う絶縁膜を有する第一基板と、
前記絶縁膜を介して前記フローティングディフュージョン部に接続された回路の一部を構成し且つバックゲートを有する第一トランジスタを有し、前記絶縁膜と隣り合わせて配置された第二基板と
を備える固体撮像素子。
（２）
前記第一トランジスタは、ＳＯＩ構造を有する
上記（１）に記載の固体撮像素子。
（３）
前記第一トランジスタは、前記バックゲートに接続されたフロントゲートを有する
上記（１）又は（２）に記載の固体撮像素子。
（４）
前記バックゲートは、バックゲート電極及びバックゲート絶縁膜を有し、
前記フロントゲートは、フロントゲート電極及びフロントゲート絶縁膜を有し、
前記バックゲート絶縁膜と、前記フロントゲート絶縁膜とは、膜種又は膜構造が異なる
上記（３）に記載の固体撮像素子。
（５）
前記バックゲートは、バックゲート電極及びバックゲート絶縁膜を有し、
前記フロントゲートは、フロントゲート電極及びフロントゲート絶縁膜を有し、
前記バックゲート絶縁膜と、前記フロントゲート絶縁膜とは、膜質が異なる
上記（３）に記載の固体撮像素子。
（６）
前記第二基板は、前記バックゲートに接続されたスイッチ部を有する
上記（１）から（５）までのいずれか一項に記載の固体撮像素子。
（７）
前記第二基板に隣り合わせて配置され、バックゲートを有しＳＯＩ構造のトランジスタを有するコンパレータ回路が形成された第三基板を備える
上記（１）から（６）までのいずれか一項に記載の固体撮像素子。
（８）
前記第二基板に隣り合わせて配置され、バックゲートを有しバルクシリコン構造のトランジスタを有するコンパレータ回路が形成された第三基板を備える
上記（１）から（６）までのいずれか一項に記載の固体撮像素子。
（９）
前記第二基板は、
前記回路の一部を構成する第二トランジスタと、
前記第一トランジスタ及び前記第二トランジスタの間に形成された層間絶縁膜と
を有する
上記（１）から（８）までのいずれか一項に記載の固体撮像素子。
（１０）
前記第二基板は、複数の前記第一トランジスタを有する
前記複数の第一トランジスタの少なくとも一部は、フロントゲートが互いに接続可能に設けられている
上記（９）に記載の固体撮像素子。
（１１）
前記第一基板は、複数の前記光電変換部及び複数の前記転送ゲート部を有している
上記（１）から（１０）までのいずれか一項に記載の固体撮像素子。
【符号の説明】
【０１４５】
１，９  第一基板１α  光電変換部形成領域
２  第二基板
２ａ  ＳＯＩ基板
２α  画素トランジスタ形成領域
３  第三基板
３α  ロジック回路形成領域
４，５，７，８  第二基板
６  第三基板
１１，１１ａ，１１ｂ  光電変換部
１１  光電変換部
１２  転送トランジスタ
１２Ｄ，２１Ｄ，２２Ｄ，２３Ｄ，３１Ｄ，５１Ｄ，６１Ｄ  ドレイン部
１２ＦＧ  フロントゲート部
１２Ｇ，１２Ｇａ，１２Ｇｂ  転送ゲート部
１２Ｓ，２１Ｓ，２２Ｓ，２３Ｓ，３１Ｓ，５１Ｓ，６１Ｓ  ソース部
１３  ＦＤ部
１４，２６，３３，７１  層間絶縁膜
１５  画素分離部
１７  マイクロレンズ
１８  カラーフィルタ
１９  平坦化膜
２１，２１ａ，２１ｂ，４１  増幅トランジスタ
２１ＢＧ，６１ＢＧ  バックゲート部
２１Ｃｂ，２１Ｃｄ，２１Ｃｆ，２１Ｃｓ，２２Ｃｄ，２２Ｃｇ，２２Ｃｓ，２３Ｃｇ，２３Ｃｓ，５１Ｃｄ，５１Ｃｇ  コンタクト領域
２１ＦＧ，６１ＦＧ  フロントゲート部
２２  リセットトランジスタ
２２Ｇ，２３Ｇ，３１Ｇ，５１Ｇ  ゲート部
２３  選択トランジスタ
２４，３４  接合電極
２５，３５  素子分離領域
２７，２１５，２４２，３４２  絶縁膜
３０  定電流源
３１，６１  コンパレータ回路
５１  スイッチ部
２４９，３４９  積層部
８１，１３１，２３１，２３２ａ，２３４ａ，２３４ｂ，２４１ａ，３３１，４１１，６３１  接続配線
１１１  ウェル領域
１１２  電荷生成領域
１１３  底部ピニング層
１１４  側面ピニング層
２１１ｂ，６１１ｂ，６１２ｂ  バックゲート電極
２１１ｆ，６１１ｆ，６１２ｆ  フロントゲート電極
２１２ｂ  バックゲート絶縁膜
２１２ｆ  フロントゲート絶縁膜
２１３，６１３  シリコン層
２１４，６１４  シリコン基板
２１６  酸化膜
２１７  開口部２２１ｇ，２３１ｇ，５１１ｇ  ゲート電極
２４１，３４１  配線電極
２４３，３４３  接合電極
２４４，３４４  接続電極
３１１ａ，３１２ａ，６１１ａ，６１１ｃ，６１２ａ，６１２ｂ  ＭＯＳＦＥＴ
６１１  差動入力回路
６１２  カレントミラー回路
６１５  テイル電流源
ＢＧ  バックゲート
ＦＤ  転送ゲート部
ＦＤ部１３  転送ゲート部
ＦＤ部１３  バックゲート電極
ＦＧ  フロントゲート部
ＦＧ２１  フロントゲート
ＦＧ６１  フロントゲート部
ＩＳ，ＩＳ１，ＩＳ２，ＩＳ３，ＩＳ４，ＩＳ５，ＩＳ６，ＩＳ７  固体撮像素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【国際調査報告】
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