(57)【要約】  ２つの量子回路を動作させるコストを低減することができる量子回路システムを提供する。量子回路システム１００は、第１温度に調整される第１ステージ２４及び第１温度より低い第２温度に調整される第２ステージ２６を有する冷凍機２０と、第１ステージに設置され、超伝導状態で量子効果又は熱的効果を用いた演算を行う第１回路２１と、第２ステージに設置され、超伝導状態で量子効果を用いた演算を行う第２回路２２と、第１回路及び第２回路を制御する制御装置１０と、を備える。
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【特許請求の範囲】
【請求項１】
第１温度に調整される第１ステージ及び前記第１温度より低い第２温度に調整される第２ステージを有する冷凍機と、
前記第１ステージに設置され、超伝導状態で量子効果又は熱的効果を用いた演算を行う第１回路と、
前記第２ステージに設置され、超伝導状態で量子効果を用いた演算を行う第２回路と、
前記第１回路及び前記第２回路を制御する制御装置と、
を備える量子回路システム。
【請求項２】
前記制御装置は、
与えられた問題を識別し、古典計算アルゴリズム及び量子計算アルゴリズムを含む複数のアルゴリズムのいずれを用いて前記問題を解くか選択する選択部と、
選択されたアルゴリズムに応じて、前記第１回路又は前記第２回路による演算を制御する制御部と、を有する、
請求項１に記載の量子回路システム。
【請求項３】
古典計算を行う第３回路を備える古典計算装置をさらに備え、
前記制御部は、選択されたアルゴリズムに応じて、前記第１回路、前記第２回路又は前記第３回路による演算を制御する、
請求項２に記載の量子回路システム。
【請求項４】
前記第１回路は、前記第１温度が前記所定温度以下である場合に量子アニーリングを用いた演算を行う量子回路を含む、
請求項１から３のいずれか一項に記載の量子回路システム。
【請求項５】
前記第２回路は、量子ゲートを組み合わせて量子計算を行う量子回路を含む、
請求項１から４のいずれか一項に記載の量子回路システム。
【請求項６】
前記制御部は、前記第２回路による演算を行う場合に、前記第１回路によりエラー検出を行い、エラーが検出された箇所に対応する前記第２回路の量子状態をエラー訂正するように制御する、
請求項１から５のいずれか一項に記載の量子回路システム。
【請求項７】
前記第１ステージに設置され、前記第２回路を制御する制御パルスを出力するパルス源をさらに備える、
請求項１から６のいずれか一項に記載の量子回路システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、量子回路システムに関する。
【背景技術】
【０００２】
近年、量子コンピュータの実用化に向けて研究が進められている。例えば、下記非特許文献１では、クライオスタットのｍＫ領域に量子アレイを設置し、量子アレイを制御する制御パルスを出力するユニットを３Ｋ領域に設置することが記載されている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】R. McDermott et al., "Quantum Classical Interface Based on Single Flux Quantum Digital Logic," Quantum Science and Technology, vol 3, 2018
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来、非特許文献１に記載のような量子ゲート型の量子回路の他、量子アニーリング型の量子回路も用いられている。量子ゲート型の量子回路と、量子アニーリング型の量子回路とは、いずれも極低温で動作するため、それぞれ冷凍機内に設置される。冷凍機内で最低温度に達するステージの面積は限られている。マイクロ波を用いて動作させる量子ゲート型の量子回路と、ｄｃからＭＨｚ帯域の交流周波数を用いて動作させる量子アニーリング型の量子回路は、それぞれ異なる冷凍機に設置される。【０００５】
そのため、２つの量子回路を動作させる場合、冷凍機を極低温に維持するためのコストがそれぞれ発生してしまい、コストが増大してしまう。【０００６】
そこで、本発明は、２つの量子回路を動作させるコストを低減することができる量子回路システムを提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る量子回路システムは、第１温度に調整される第１ステージ及び第１温度より低い第２温度に調整される第２ステージを有する冷凍機と、第１ステージに設置され、超伝導状態で量子効果又は熱的効果を用いた演算を行う第１回路と、第２ステージに設置され、超伝導状態で量子効果を用いた演算を行う第２回路と、第１回路及び第２回路を制御する制御装置と、を備える。【０００８】
この態様によれば、単一の冷凍機が有する異なるステージに第１回路及び第２回路を設置することで、２つの量子回路を動作させるコストを低減することができる。【０００９】
上記態様において、制御装置は、与えられた問題を識別し、古典計算アルゴリズム及び量子計算アルゴリズムを含む複数のアルゴリズムのいずれを用いて問題を解くか選択する選択部と、選択されたアルゴリズムに応じて、第１回路又は第２回路による演算を制御する制御部と、を有してもよい。【００１０】
この態様によれば、与えられた問題に応じて適切なアルゴリズムを選択し、そのアルゴリズムの実行に適した回路を用いて効率的に問題を解くことができる。【００１１】
上記態様において、古典計算を行う第３回路を備える古典計算装置をさらに備え、制御部は、選択されたアルゴリズムに応じて、第１回路、第２回路又は第３回路による演算を制御してもよい。【００１２】
この態様によれば、与えられた問題に応じて、古典計算機を用いるか、量子アニーリングマシンを用いるか、汎用のゲート型量子計算機を用いるかを選択することができ、効率的に問題を解くことができる。【００１３】
上記態様において、第１回路は、第１温度が所定温度以下である場合に量子アニーリングを用いた演算を行う量子回路を含んでもよい。【００１４】
上記態様において、第２回路は、量子ゲートを組み合わせて量子計算を行う量子回路を含んでもよい。【００１５】
上記態様において、制御部は、第２回路による演算を行う場合に、第１回路によりエラー検出を行い、エラーが検出された箇所に対応する第２回路の量子状態をエラー訂正するように制御してもよい。【００１６】
この態様によれば、適切なエラー訂正を行い、第２回路の演算におけるエラー率を低下させることができる。【００１７】
上記態様において、第１ステージに設置され、第２回路を制御する制御パルスを出力するパルス源をさらに備えてもよい。【００１８】
この態様によれば、パルス源を第１ステージに設置することで、制御パルスのノイズを低減し、第２回路の演算におけるエラー率をより低減させることができる。
【発明の効果】
【００１９】
本発明によれば、２つの量子回路を動作させるコストを低減することができる量子回路システムを提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１実施形態に係る量子回路システムの構成を示す図である。
【図２】第１実施形態に係る冷凍機の構成を示す図である。
【図３】第１実施形態に係る第１回路の回路図である。
【図４】第１実施形態に係る第２回路の回路図である。
【図５】第１実施形態に係る量子回路システムにより実行されるアルゴリズム選択処理のフローチャートである。
【図６】第１実施形態に係る量子回路システムによるエラー訂正を模式的に示す図である。
【図７】第１実施形態の変形例に係る第１回路の回路図である。
【図８】本発明の第２実施形態に係る冷凍機の構成を示す図である。
【図９】本発明の第３実施形態に係る冷凍機の構成を示す図である。
【図１０】本発明の第４実施形態に係る冷凍機の構成を示す図である。
【図１１】本発明の第５実施形態に係る量子回路システムの構成を示す図である。
【発明を実施するための形態】
【００２１】
添付図面を参照して、本発明の実施形態について説明する。なお、各図において、同一の符号を付したものは、同一又は同様の構成を有する。
【００２２】
［第１実施形態］
図１は、本発明の第１実施形態に係る量子回路システム１００の構成を示す図である。量子回路システム１００は、制御装置１０と、冷凍機２０と、古典計算装置であるＦＰＧＡ（Field-Programmable Gate Array）３１と、古典計算装置であるＡＳＩＣ（Application Specific Integrated Circuit）３２とを備える。また、量子回路システム１００は、冷凍機２０の内部に、第１回路２１及び第２回路を備える。
【００２３】
制御装置１０は、古典計算を行う第３回路に相当するＣＰＵ（Central Processing Unit）１０ａと、記憶部に相当するＲＡＭ（Random Access Memory）１０ｂと、記憶部に相当するＲＯＭ（Read only Memory）１０ｃと、通信部１０ｄと、入力部１０ｅと、表示部１０ｆと、コントローラ１０ｇと、インターフェース１０ｈと、を有する。これらの各構成は、バスを介して相互にデータ送受信可能に接続される。なお、本例では制御装置１０が一台のコンピュータで構成される場合について説明するが、制御装置１０は、複数のコンピュータが組み合わされて実現されてもよい。また、図１で示す構成は一例であり、制御装置１０はこれら以外の構成を有してもよいし、これらの構成のうち一部を有さなくてもよい。
【００２４】
ＣＰＵ１０ａは、ＲＡＭ１０ｂ又はＲＯＭ１０ｃに記憶されたプログラムの実行に関する制御やデータの演算、加工を行い、第１回路２１及び第２回路を制御するプログラムを実行する演算部である。ＣＰＵ１０ａは、入力部１０ｅや通信部１０ｄから種々のデータを受け取り、データの演算結果を表示部１０ｆに表示したり、ＲＡＭ１０ｂに格納したりする。
【００２５】
ＲＡＭ１０ｂは、記憶部のうちデータの書き換えが可能なものであり、例えば半導体記憶素子で構成されてよい。ＲＡＭ１０ｂは、ＣＰＵ１０ａが実行するプログラム、冷凍機２０の制御スケジュールといったデータを記憶してよい。なお、これらは例示であって、ＲＡＭ１０ｂには、これら以外のデータが記憶されていてもよいし、これらの一部が記憶されていなくてもよい。
【００２６】
ＲＯＭ１０ｃは、記憶部のうちデータの読み出しが可能なものであり、例えば半導体記憶素子で構成されてよい。ＲＯＭ１０ｃは、例えばＣＰＵ１０ａが実行するプログラムや、書き換えが行われないデータを記憶してよい。
【００２７】
通信部１０ｄは、制御装置１０を他の機器に接続するインターフェースである。通信部１０ｄは、インターネット等の通信ネットワークに接続されてよい。
【００２８】
入力部１０ｅは、ユーザからデータの入力を受け付けるものであり、例えば、キーボード及びタッチパネルを含んでよい。
【００２９】
表示部１０ｆは、ＣＰＵ１０ａによる演算結果を視覚的に表示するものであり、例えば、ＬＣＤ（Liquid Crystal Display）により構成されてよい。表示部１０ｆは、第１回路２１、第２回路２２、ＦＰＧＡ３１及びＡＳＩＣ３２による演算結果を表示してよい。
【００３０】
コントローラ１０ｇは、インターフェース１０ｈを介して、第１回路２１、第２回路２２、ＦＰＧＡ３１及びＡＳＩＣ３２に対して制御信号を送信したり、演算結果を受信したりする。
【００３１】
ＣＰＵ１０ａが実行するプログラムは、ＲＡＭ１０ｂやＲＯＭ１０ｃ等のコンピュータによって読み取り可能な記憶媒体に記憶されて提供されてもよいし、通信部１０ｄにより接続される通信ネットワークを介して提供されてもよい。制御装置１０では、ＣＰＵ１０ａが当該プログラムを実行することにより、後述する選択部及び制御部の動作が実現される。なお、これらの物理的な構成は例示であって、必ずしも独立した構成でなくてもよい。例えば、制御装置１０は、ＣＰＵ１０ａとＲＡＭ１０ｂやＲＯＭ１０ｃが一体化したＬＳＩ（Large-Scale Integration）を備えていてもよい。
【００３２】
図２は、第１実施形態に係る冷凍機２０の構成を示す図である。冷凍機２０は、ｍＫ程度の低温を実現できる冷凍機であり、例えば３Ｈｅ−４Ｈｅ希釈冷凍法を用いた冷凍機であってよい。冷凍機２０は、第１温度に調整される第１ステージ２４及び第１温度より低い第２温度に調整される第２ステージ２６を有する。本例では、第１温度は４Ｋ（より正確には、大気圧化での４Ｈｅ液体の沸点である４．２Ｋ）であり、第２温度は、３Ｈｅ−４Ｈｅ希釈冷凍法により実現される数ｍＫ〜数十ｍＫである。本実施形態に係る冷凍機２０は、中間ステージ２５を有し、その温度は０．１Ｋ程度となる。
【００３３】
第１回路２１は、第１ステージ２４に設置され、超伝導状態で量子効果又は熱的効果を用いた演算を行う。より具体的には、第１回路２１は、第１温度が第１回路２１を構成する超伝導材料の超伝導転移温度以下である場合に、量子アニーリング又は熱的アニーリングを用いた演算を行う回路を含む。第１回路２１を構成する超伝導材料は、例えばニオブであり、その超伝導転移温度は９．２Ｋである。そのため、第１回路２１を構成する超伝導材料がニオブであり、第１温度が４Ｋである場合、第１回路２１は、超伝導状態で量子効果を用いた量子アニーリング又は熱的効果を用いた古典的アニーリングによる計算を行う。
【００３４】
第１回路２１を構成する超伝導材料がニオブであり、第１回路２１を中間ステージ２５に設置する場合、第１温度は０．１Ｋであり、第１回路２１は、超伝導状態で量子アニーリングを用いた演算を行う。また、第１回路２１を構成する超伝導材料の超伝導転移温度が４．２Ｋ以下である場合、第１回路を第１ステージ２４に設置する場合であっても、第１回路２１は、量子アニーリングを用いた演算を行うことがある。
【００３５】
第２回路２２は、第２ステージ２６に設置され、超伝導状態で演算を行う。第２回路２２は、量子効果を用いた演算を行う。より具体的には、第２回路２２は、量子ゲートを組み合わせて量子計算を行う量子回路を含む。第２回路２２は、汎用量子計算機であり、第１回路２１は、特定の問題（例えば組み合わせ最適化問題）を解くことに特化した専用量子計算機である。
【００３６】
第１回路２１及び第２回路２２は、冷凍機２０の外部に繋がる同軸ケーブル２３によって制御装置１０から高周波制御信号を受け取り、演算結果を制御装置１０に伝送する。また、第１回路２１は、磁気シールド２７で覆われ、第２回路２２は、磁気シールド２８で覆われる。磁気シールド２７は設けなくてもよい。また、磁気シールド２８は設けなくてもよい。同軸ケーブル２３は、ノイズを避けるために信号線とグランド線が周期的に交差された構造（ツイステッド・ペア）であってもよい。
【００３７】
このように、本実施形態に係る量子回路システム１００によれば、単一の冷凍機２０が有する異なるステージに第１回路２１及び第２回路２２を設置することで、２つの量子回路を動作させるコストを低減することができる。
【００３８】
図３は、第１実施形態に係る第１回路２１の回路図である。第１回路２１は、量子ビット（Tunable qubit）を構成する回路と、読出回路（Read-out）とを含み、全体が磁気シールド２７で覆われている。量子ビットを構成する回路及び読み出し回路には、同軸ケーブル２３がフィルタ２３ａを介して電磁気的に接続され、ＤＣ／ＡＣ入力（ＤＣ／ＡＣ  ｉｎ）が量子ビットを構成する回路及び読み出し回路に入力される。また、読出回路の出力は、アンプ２３ｂによる増幅を経てＤＣ／ＡＣ出力（ＤＣ／ＡＣ  ｏｕｔ）として同軸ケーブル２３に出力される。なお、図３において、同軸ケーブル２３は差動線路で記載している。同軸ケーブル２３は、コイルに磁束を印加する部分をこえた後、ケーブルが折り返す表現として図示している。
【００３９】
図４は、第１実施形態に係る第２回路２２の回路図である。第２回路２２は、読出回路に相当するＪＰＡ（Josephson Parametric Amplifier）と共振器（Cavity）と，量子ビット（Qubit）を構成するトランズモンとを含み、共振器及びトランズモンが磁気シールド２８で覆われている。ＪＰＡには、複数のフィルタ２３ａを介してＤＣ入力（ＤＣ  ｉｎ）による誘導磁場（DC magnetic field）が印加され、ＲＦ入力（ＲＦ  ｉｎ）が入力される。なお、線路にグランドを記載したが、差動線路としてもよい。トランズモンの量子状態をＪＰＡで増幅して読み出し、複数のサーキュレータ２３ｃ及びアンプ２３ｂを介してＲＦ出力（ＲＦ  ｏｕｔ）を同軸ケーブル２３に出力する。ＪＰＡではなく、別のアンプを用いて信号の増幅を行ってもよい。例えば、ＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）の低ノイズアンプが０．１Ｋのステージに置かれる場合があってもよい。また、磁気シールド２８に覆われた共振器及びトランズモンには、複数のフィルタ２３ａ及びサーキュレータ２３ｃを介してＲＦ入力（ＲＦ  ｉｎ）が入力される。
【００４０】
図５は、第１実施形態に係る量子回路システム１００により実行されるアルゴリズム選択処理のフローチャートである。本実施形態に係る制御装置１０は、与えられた問題を識別し、古典計算アルゴリズム及び量子計算アルゴリズムを含む複数のアルゴリズムのいずれを用いて問題を解くか選択する選択部と、選択されたアルゴリズムに応じて、第１回路２１又は第２回路２２による演算を制御する制御部と、を有する。さらに、本実施形態に係る量子回路システム１００は、古典計算を行う第３回路を備える古典計算装置（本実施形態ではＦＰＧＡ３１及びＡＳＩＣ３２）をさらに備え、制御装置１０の制御部は、選択されたアルゴリズムに応じて、第１回路２１、第２回路２２又は第３回路による演算を制御する。制御装置１０の選択部及び制御部は、ＣＰＵ１０ａによって所定のプログラムを実行することにより実現される。
【００４１】
はじめに、制御装置１０は、問題を読み込み（Ｓ１０）、ラベリングされたデータがある場合（Ｓ１１：ＹＥＳ）、制御装置１０のＣＰＵ１０ａ、ＦＰＧＡ３１及びＡＳＩＣ３２の少なくともいずれかを含む第３回路によって機械学習を実行する（Ｓ１２）。ここで、機械学習は、データのラベルを用いた教師あり学習であってよい。
【００４２】
一方、ラベリングされたデータがなく（Ｓ１１：ＮＯ）、評価関数を作成する場合（Ｓ１３：ＹＥＳ）、制御装置１０のＣＰＵ１０ａ、ＦＰＧＡ３１及びＡＳＩＣ３２の少なくともいずれかを含む第３回路によって遺伝的アルゴリズムを実行する（Ｓ１４）。なお、この場合、第３回路によって、リザーバーコンピューティングや強化学習を実行してもよい。
【００４３】
また、評価関数を作成せず（Ｓ１３：ＮＯ）、ハミルトニアンを作成して古典計算を行う場合（Ｓ１５：ＹＥＳ）、制御装置１０のＣＰＵ１０ａ、ＦＰＧＡ３１及びＡＳＩＣ３２の少なくともいずれかを含む第３回路によって量子シミュレーション又はシミュレーテッドアニーリングを実行する（Ｓ１６）。
【００４４】
一方、ハミルトニアンを作成して古典計算を行わないが（Ｓ１５：ＮＯ）、問題が所定のハミルトニアンで表現できる場合（Ｓ１７：ＹＥＳ）、第１回路２１によって量子アニーリングを実行する（Ｓ１８）。なお、第１回路２１が設置される環境が第１回路２１を構成する超伝導材料の超伝導転移温度以下でない場合、第１回路２１によって古典的アニーリングを実行する。また、所定のハミルトニアンは、例えば、A. Lucas, "Ising formulations of many NP problems," Front. Physics 2:5, 2014に列挙されたハミルトニアンであってよい。イジングモデルでハミルトニアンが記載される場合、第１回路２１によって処理することが好ましい。
【００４５】
最後に、問題が所定のハミルトニアンで表現できない場合（Ｓ１７：ＮＯ）、第２回路２２によって量子ゲート型の量子計算を実行する（Ｓ１９）。なお、以上のフローチャートは例示であり、量子回路システム１００は、異なる判定基準を用いてアルゴリズムを選択し、第１回路２１、第２回路２２又は第３回路による演算を制御してよい。
【００４６】
本実施形態に係る量子回路システム１００によれば、与えられた問題に応じて適切なアルゴリズムを選択し、そのアルゴリズムの実行に適した回路を用いて効率的に問題を解くことができる。また、量子回路システム１００は、与えられた問題に応じて、古典計算機を用いるか、量子アニーリングマシンを用いるか、汎用のゲート型量子計算機を用いるかを選択することができ、効率的に問題を解くことができる。
【００４７】
図６は、第１実施形態に係る量子回路システム１００によるエラー訂正を模式的に示す図である。制御装置１０の制御部は、第２回路２２による演算を行う場合に、第１回路２１によりエラー検出を行い、エラーが検出された箇所に対応する第２回路２２の量子状態をエラー訂正するように制御する。
【００４８】
図６に示すように、宇宙線が冷凍機２０を透過して第１回路２１及び第２回路２２を通過すると、通過経路に位置する量子ビットの量子状態が破壊又は擾乱されることがある。そこで、制御装置１０の制御部は、第２回路２２による演算を行う場合に、第１回路２１の複数の量子ビットの量子状態を所定の状態に揃えておき、定期的にその量子状態が変化していないか観測する。第１回路２１の複数の量子ビットいずれかの量子状態が変化した場合、第１回路２１においてエラーが生じた位置とタイミングに基づいて、第２回路２２の量子ビットについてエラー訂正処理を行う。このようにして、適切なエラー訂正を行い、第２回路２２の演算におけるエラー率を低下させることができる。なお、量子アニーリングを用いる第１回路２１の量子ビットの密度（単位面積あたりの量子ビット数）は、量子ゲート型の第２回路２２の量子ビットの密度より高い場合が多く、第１回路２１においてエラーが生じた位置は、比較的正確に特定することができる。
【００４９】
図７は、第１実施形態の変形例に係る第１回路２１の回路図である。変形例に係る第１回路２１は、量子ビット（Qubit）を構成する回路と、ＱＦＰ（Quantum Flux Parametron）と、読出回路に相当するＲｅａｄｏｕｔ  ＳＱＵＩＤ（Superconducting Quantum Interference Device）とを含む。なお、本変形例は例示であり、第１回路２１は他の構成を有してもよい。
【００５０】
［第２実施形態］
図８は、本発明の第２実施形態に係る冷凍機２０の構成を示す図である。本実施形態に係る冷凍機２０には、第１回路２１ａ及び第２回路２２ａが設置される。冷凍機２０の第１ステージ２４には、第１温度が第１回路２１ａを構成する超伝導材料の超伝導転移温度以下である場合に、超伝導状態で量子アニーリング又は古典的アニーリングを用いた演算を行う第１回路２１ａが設置される。また、冷凍機２０の第２ステージ２６には、第２温度が第２回路２２ａを構成する超伝導材料の超伝導転移温度以下である場合に、超伝導状態で量子アニーリング又は古典的アニーリングを用いた演算を行う第２回路２２ａが設置される。すなわち、本実施形態に係る冷凍機２０の第２ステージ２６には、量子ゲートを組み合わせて量子計算を行う量子回路ではなく、量子アニーリングを用いた演算を行う第２回路２２ａが設置される。
【００５１】
本実施形態に係る量子回路システム１００によれば、単一の冷凍機が有する異なるステージに２つの量子アニーリング回路を設置することで、２つの量子アニーリング回路を動作させるコストを低減することができる。
【００５２】
［第３実施形態］
図９は、本発明の第３実施形態に係る冷凍機２０の構成を示す図である。本実施形態に係る冷凍機２０には、第１回路２１ｂ及び第２回路２２ｂが設置される。冷凍機２０の第１ステージ２４には、量子ゲートを組み合わせて量子計算を行う第１回路２１ｂが設置される。また、冷凍機２０の第２ステージ２６には、量子ゲートを組み合わせて量子計算を行う第２回路２２ｂが設置される。すなわち、本実施形態に係る冷凍機２０の第１ステージ２４には、量子アニーリングを用いた演算を行う量子回路ではなく、量子ゲートを組み合わせて量子計算を行う第２回路２２ｂが設置される。
【００５３】
本実施形態に係る量子回路システム１００によれば、単一の冷凍機が有する異なるステージに２つの量子ゲート型量子回路を設置することで、２つの量子ゲート型量子回路を動作させるコストを低減することができる。
【００５４】
［第４実施形態］
図１０は、本発明の第４実施形態に係る冷凍機２０の構成を示す図である。本実施形態に係る冷凍機２０には、第１回路２１及び第２回路２２が設置される。ここで、第１回路２１は、量子アニーリング回路であってもよいし、量子ゲート型量子回路であってもよい。また、第２回路２２は、量子アニーリング回路であってもよいし、量子ゲート型量子回路であってもよい。本実施形態の冷凍機２０の第１ステージ２４には、第２回路２２を制御する制御パルスを出力するパルス源２９が設置される。第１ステージ２４に量子アニーリング回路を置くと共に、パルス源を設置する場合、アニーリング回路とパルス源はそれぞれ異なるチップで形成してもよい。一方で、量子アニーリング回路とパルス源は、同一のプロセスで作製することができるため、同一チップに形成することもできる。この場合、チップ内の実装面積を有効に活用することができる。また、パルス源と量子アニーリング回路をプロセスで形成した線路でつなぐことができるため、異なるチップで形成した時に生じるような接続による損失を防ぐことができる。パルス源からの制御パルスは第２回路２２の駆動に用いることもできる。
【００５５】
本実施形態に係る量子回路システム１００によれば、パルス源２９を第１ステージ２４に設置することで、制御パルスのノイズを低減し、第２回路２２の演算におけるエラー率をより低減させることができる。なお、パルス源２９は、中間ステージ２５に設置してもよい。また、第１回路２１を中間ステージ２５に設置し、パルス源２９を第１ステージ２４に設置してもよい。
【００５６】
［第５実施形態］
図１１は、本発明の第５実施形態に係る量子回路システム１００の構成を示す図である。量子回路システム１００は、ユーザ端末４０を含む点で第１実施形態に係る量子回路システム１００と相違する。その他の点について、第５実施形態に係る量子回路システム１００は、第１実施形態に係る量子回路システム１００と同様の構成を有する。
【００５７】
本実施形態において、制御装置１０及びユーザ端末４０は、インターネット、ローカルネットワーク又は有線ケーブル等の通信ネットワークＮを介して互いに通信可能に接続される。量子回路システム１００のユーザは、汎用の古典コンピュータで構成されるユーザ端末４０を用いて制御装置１０にデータを入力したり、第１回路２１、第２回路２２、ＦＰＧＡ３１及びＡＳＩＣ３２によって行われた古典計算又は量子計算の結果を、制御装置１０を介して取得したりする。
【００５８】
以上説明した実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。実施形態が備える各要素並びにその配置、材料、条件、形状及びサイズ等は、例示したものに限定されるわけではなく適宜変更することができる。また、異なる実施形態で示した構成同士を部分的に置換し又は組み合わせることが可能である。
【符号の説明】
【００５９】
１０…制御装置、１０ａ…ＣＰＵ、１０ｂ…ＲＡＭ、１０ｃ…ＲＯＭ、１０ｄ…通信部、１０ｅ…入力部、１０ｆ…表示部、１０ｇ…コントローラ、１０ｈ…インターフェース、２０…冷凍機、２１，２１ａ，２１ｂ…第１回路、２２，２２ａ，２２ｂ…第２回路、２３…同軸ケーブル、２３ａ…フィルタ、２３ｂ…アンプ、２３ｃ…サーキュレータ、２４…第１ステージ、２５…中間ステージ、２６…第２ステージ、２７…磁気シールド、２８…磁気シールド、２９…パルス源、３１…ＦＰＧＡ、３２…ＡＳＩＣ、４０…ユーザ端末、１００…量子回路システム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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