(57)【要約】  高電子移動度トランジスタである第１及び第２のトランジスタを備え、前記第１のトランジスタ（１１）のソース電極又はドレイン電極（１４０）の平面面積は、前記第２のトランジスタ（１２）のソース電極又はドレイン電極（１４０）の平面面積よりも大きく、前記第１のトランジスタ（１１）のソース電極及びドレイン電極（１４０）の下に設けられたコンタクト層（１３０）の断面幅は、前記第２のトランジスタ（１２）のソース電極及びドレイン電極（１４０）の下に設けられたコンタクト層（１３０）の断面幅に対応する大きさである、半導体装置。
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【特許請求の範囲】
【請求項１】
第１の化合物半導体にて形成されたチャネル層と、
前記第１の化合物半導体と異なる第２の化合物半導体にて前記チャネル層の上に形成されたバリア層と、
前記バリア層の上に設けられたゲート電極と、
前記バリア層の上に前記ゲート電極を挟んで両側に設けられたソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の下にそれぞれ前記バリア層を貫通して設けられたコンタクト層と、
をそれぞれ有する第１及び第２のトランジスタを備え、
前記第１のトランジスタの前記ソース電極又は前記ドレイン電極の平面面積は、前記第２のトランジスタの前記ソース電極又は前記ドレイン電極の平面面積よりも大きく、
前記第１のトランジスタの前記ソース電極と前記ドレイン電極とを結ぶ直線で切断した断面における前記コンタクト層の幅は、前記第２のトランジスタの前記ソース電極と前記ドレイン電極とを結ぶ直線で切断した断面における前記コンタクト層の幅に対応する大きさである、半導体装置。
【請求項２】
前記第１のトランジスタの前記コンタクト層の幅は、前記第２のトランジスタの前記コンタクト層の幅と略同じである、請求項１に記載の半導体装置。
【請求項３】
前記第２のトランジスタの前記ソース電極又は前記ドレイン電極は、単一の矩形形状で設けられる、請求項１に記載の半導体装置。
【請求項４】
前記第１のトランジスタの前記コンタクト層は、前記ソース電極又は前記ドレイン電極が設けられた平面領域の一部領域に設けられる、請求項１に記載の半導体装置。
【請求項５】
前記第１のトランジスタの前記コンタクト層は、前記ソース電極又は前記ドレイン電極の前記ゲート電極に対向する一部領域に設けられる、請求項４に記載の半導体装置。
【請求項６】
前記第１のトランジスタの前記コンタクト層の平面形状は、前記ソース電極又は前記ドレイン電極が設けられた平面領域の外周に沿って設けられた中空の矩形形状である、請求項４に記載の半導体装置。
【請求項７】
前記第１のトランジスタの前記コンタクト層の平面形状は、前記ソース電極及び前記ドレイン電極を結ぶ直線と直交する方向に延伸する複数の長方形形状である、請求項４に記載の半導体装置。
【請求項８】
前記第１のトランジスタの前記コンタクト層は、前記ソース電極又は前記ドレイン電極が設けられた平面領域に設けられる、請求項１に記載の半導体装置。
【請求項９】
前記第１のトランジスタの前記ソース電極又は前記ドレイン電極の平面形状は、中空の矩形形状である、請求項８に記載の半導体装置。
【請求項１０】
前記第１のトランジスタの前記ソース電極又は前記ドレイン電極の平面形状は、前記ソース電極及び前記ドレイン電極を結ぶ直線と直交する方向に延伸する複数の長方形形状である、請求項８に記載の半導体装置。
【請求項１１】
前記第１の化合物半導体、及び前記第２の化合物半導体は、窒化物半導体である、請求項１に記載の半導体装置。
【請求項１２】
前記第１及び第２のトランジスタの前記コンタクト層は、導電型不純物が導入された化合物半導体にて形成される、請求項１に記載の半導体装置。
【請求項１３】
前記第１及び第２のトランジスタの前記コンタクト層は、前記チャネル層の前記バリア層が設けられた面上に設けられる、請求項１に記載の半導体装置。
【請求項１４】
前記第１及び第２のトランジスタの前記コンタクト層は、前記チャネル層の前記バリア層が設けられた面に形成された凹部を埋め込むように設けられる、請求項１に記載の半導体装置。
【請求項１５】
前記第１及び第２のトランジスタの前記コンタクト層は、側面で前記バリア層及び前記チャネル層の界面に接触するように設けられる、請求項１に記載の半導体装置。
【請求項１６】
前記ゲート電極は、前記バリア層の上にゲート絶縁膜を介して設けられる、請求項１に記載の半導体装置。
【請求項１７】
第１の化合物半導体にて形成されたチャネル層と、
前記第１の化合物半導体と異なる第２の化合物半導体にて前記チャネル層の上に形成されたバリア層と、
前記バリア層の上に設けられたゲート電極と、
前記バリア層の上に前記ゲート電極を挟んで両側に設けられたソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の下にそれぞれ前記バリア層を貫通して設けられたコンタクト層と、
をそれぞれ有する第１及び第２のトランジスタを備え、
前記第１のトランジスタの前記ソース電極又は前記ドレイン電極の平面面積は、前記第２のトランジスタの前記ソース電極又は前記ドレイン電極の平面面積よりも大きく、
前記第１のトランジスタの前記ソース電極と前記ドレイン電極とを結ぶ直線で切断した断面における前記コンタクト層の幅は、前記第２のトランジスタの前記ソース電極と前記ドレイン電極とを結ぶ直線で切断した断面における前記コンタクト層の幅に対応する大きさである、高周波モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置及び高周波モジュールに関する。
【背景技術】
【０００２】
化合物半導体のヘテロ接合を用いた高電子移動度トランジスタ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）は、他のトランジスタと比較して、高耐圧、高耐熱、高飽和電子速度、及び高チャネル電子濃度という特性を有する。そのため、高電子移動度トランジスタは、小型かつ高性能のパワーデバイス又は高周波デバイス等への適用が期待されている。【０００３】
このような高電子移動度トランジスタでは、異なる化合物半導体にて形成されるチャネル層及びバリア層をヘテロ接合することで、バリア層と接するチャネル層の界面にチャネルとなる二次元電子ガスを形成している。ただし、バリア層は、ポテンシャル障壁が高く、良好なオーミックコンタクトを形成することが困難であるため、高電子移動度トランジスタでは、コンタクト抵抗が高くなり易かった。【０００４】
そのため、高電子移動度トランジスタのコンタクト抵抗を低減させる手法が種々検討されている。【０００５】
例えば、下記の特許文献１には、バンドギャップが小さい化合物半導体層をソース電極又はドレイン電極の下に選択的に再成長させ、該化合物半導体層によってソース電極又はドレイン電極と二次元電子ガスとのコンタクトを形成する技術が開示されている。特許文献１に開示された技術によれば、ソース電極又はドレイン電極と、チャネルである二次元電子ガスとの間のオーミック特性を向上させることができるため、高電子移動度トランジスタのコンタクト抵抗を低減することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１５９７９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、化合物半導体の成長速度及び結晶品質は、化合物半導体を成長させる平面面積によって異なる。そのため、１つのチップ又は基板に、ソース又はドレインの面積が異なる複数種のトランジスタが混載する場合、再成長させた化合物半導体層の結晶品質又は膜厚等が異なってしまうことがあった。このような場合、混載された複数種のトランジスタで、同様なオーミック特性を得ることが困難であった。【０００８】
そこで、ソース又はドレインの面積が異なるトランジスタのいずれでも、同程度の良好なコンタクト抵抗を得ることが可能な技術が求められていた。
【課題を解決するための手段】
【０００９】
本開示によれば、第１の化合物半導体にて形成されたチャネル層と、前記第１の化合物半導体と異なる第２の化合物半導体にて前記チャネル層の上に形成されたバリア層と、前記バリア層の上に設けられたゲート電極と、前記バリア層の上に前記ゲート電極を挟んで両側に設けられたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極の下にそれぞれ前記バリア層を貫通して設けられたコンタクト層と、をそれぞれ有する第１及び第２のトランジスタを備え、前記第１のトランジスタの前記ソース電極又は前記ドレイン電極の平面面積は、前記第２のトランジスタの前記ソース電極又は前記ドレイン電極の平面面積よりも大きく、前記第１のトランジスタの前記ソース電極と前記ドレイン電極とを結ぶ直線で切断した断面における前記コンタクト層の幅は、前記第２のトランジスタの前記ソース電極と前記ドレイン電極とを結ぶ直線で切断した断面における前記コンタクト層の幅に対応する大きさである、半導体装置が提供される。【００１０】
また、本開示によれば、第１の化合物半導体にて形成されたチャネル層と、前記第１の化合物半導体と異なる第２の化合物半導体にて前記チャネル層の上に形成されたバリア層と、前記バリア層の上に設けられたゲート電極と、前記バリア層の上に前記ゲート電極を挟んで両側に設けられたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極の下にそれぞれ前記バリア層を貫通して設けられたコンタクト層と、をそれぞれ有する第１及び第２のトランジスタを備え、前記第１のトランジスタの前記ソース電極又は前記ドレイン電極の平面面積は、前記第２のトランジスタの前記ソース電極又は前記ドレイン電極の平面面積よりも大きく、前記第１のトランジスタの前記ソース電極と前記ドレイン電極とを結ぶ直線で切断した断面における前記コンタクト層の幅は、前記第２のトランジスタの前記ソース電極と前記ドレイン電極とを結ぶ直線で切断した断面における前記コンタクト層の幅に対応する大きさである、高周波モジュールが提供される。【００１１】
本開示によれば、形状又は大きさが異なる第１のトランジスタ及び第２のトランジスタにおいて、コンタクト層の面積を互いに対応する大きさにて形成する。これによれば、第１のトランジスタ及び第２のトランジスタの各々において、コンタクト層の結晶の成長速度を略同じとすることができる。
【発明の効果】
【００１２】
以上説明したように本開示によれば、ソース又はドレインの面積が異なるトランジスタのいずれでも同程度の良好なコンタクト抵抗を得ることが可能である。【００１３】
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
【図面の簡単な説明】
【００１４】
【図１】本開示の一実施形態に係る半導体装置の概要を示す縦断面図である。
【図２Ａ】図１のソース又はドレイン領域ＳＤ２の平面構造及び断面構造を示す平面図及び縦断面図である。
【図２Ｂ】図１のソース又はドレイン領域ＳＤ１の平面構造及び断面構造を示す平面図及び縦断面図である。
【図３】第１のトランジスタの具体的な断面構造及び平面構造を示す縦断面図及び平面図である。
【図４Ａ】同実施形態に係る半導体装置に備えられる第１のトランジスタの製造方法の一工程を説明する縦断面図である。
【図４Ｂ】同実施形態に係る半導体装置に備えられる第１のトランジスタの製造方法の一工程を説明する縦断面図である。
【図４Ｃ】同実施形態に係る半導体装置に備えられる第１のトランジスタの製造方法の一工程を説明する縦断面図である。
【図４Ｄ】同実施形態に係る半導体装置に備えられる第１のトランジスタの製造方法の一工程を説明する縦断面図である。
【図４Ｅ】同実施形態に係る半導体装置に備えられる第１のトランジスタの製造方法の一工程を説明する縦断面図である。
【図４Ｆ】同実施形態に係る半導体装置に備えられる第１のトランジスタの製造方法の一工程を説明する縦断面図である。
【図４Ｇ】同実施形態に係る半導体装置に備えられる第１のトランジスタの製造方法の一工程を説明する縦断面図である。
【図４Ｈ】同実施形態に係る半導体装置に備えられる第１のトランジスタの製造方法の一工程を説明する縦断面図である。
【図５】第１の変形例に係る第１のトランジスタの断面構造及び平面構造を示す縦断面図及び平面図である。
【図６】第２の変形例に係る第１のトランジスタの断面構造及び平面構造を示す縦断面図及び平面図である。
【図７】第３の変形例に係る第１のトランジスタの断面構造及び平面構造を示す縦断面図及び平面図である。
【図８】第４の変形例に係る第１のトランジスタの断面構造及び平面構造を示す縦断面図及び平面図である。
【図９】第５の変形例に係る第１のトランジスタの断面構造及び平面構造を示す縦断面図及び平面図である。
【図１０】同実施形態に係る半導体装置が適用される高周波モジュールを説明する模試的な斜視図である。
【発明を実施するための形態】
【００１５】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１６】
以下の説明にて参照する各図面では、説明の便宜上、一部の構成部材の大きさを誇張して表現している場合がある。したがって、各図面において図示される構成部材同士の相対的な大きさは、必ずしも実際の構成部材同士の大小関係を正確に表現するものではない。また、以下の説明では、基板及び層の積層方向を上下方向と表現し、基板が存在する方向を下方向と表現し、該下方向と対向する方向を上方向と表現する。
【００１７】
また、本明細書において、「略同じ」という表現は、完全一致している場合に加えて、製造上又は設計上の要因による差が存在する場合を許容するものとする。例えば、「略同じ」という表現は、完全一致している場合に加えて、１０％以内の差が存在する場合も含んでいてもよい。
【００１８】
なお、説明は以下の順序で行うものとする。
１．概要
２．構造例
３．製造方法
４．変形例
５．適用例
【００１９】
＜１．概要＞
まず、図１〜図２Ｂを参照して、本開示の一実施形態に係る半導体装置の概要について説明する。図１は、本実施形態に係る半導体装置の概要を示す縦断面図である。
【００２０】
図１に示すように、本実施形態に係る半導体装置は、形状又は大きさが互いに異なる第１のトランジスタ１１及び第２のトランジスタ１２を含む。具体的には、第１のトランジスタ１１は、基板１１０と、チャネル層１１１と、バリア層１１３と、ゲート絶縁膜１２１と、ゲート電極１２０と、ソース又はドレイン電極１４０と、コンタクト層１３０と、を備える。第２のトランジスタ１２は、基板１１０と、チャネル層１１１と、バリア層１１３と、ゲート絶縁膜１２１と、ゲート電極２２０と、ソース又はドレイン電極２４０と、コンタクト層２３０と、を備える。第１のトランジスタ１１及び第２のトランジスタ１２は、チャネル層１１１及びバリア層１１３の界面に高移動度の二次元電子ガス１５０が形成される高電子移動度トランジスタである。
【００２１】
以下では、本実施形態に係る半導体装置は、形状又は大きさが互いに異なる２種類の高電子移動度トランジスタを含むものとして説明するが、本実施形態はかかる例示に限定されない。本実施形態に係る半導体装置は、形状又は大きさが互いに異なる３種類以上の高電子移動度トランジスタを含んでいてもよい。
【００２２】
高電子移動度トランジスタについて、第２のトランジスタ１２を例に挙げて説明すると以下のとおりである。なお、ゲート電極１２０、ソース又はドレイン電極１４０及びコンタクト層１３０は、ゲート電極２２０、ソース又はドレイン電極２４０及びコンタクト層２３０と形状又は大きさが異なる以外は、実質的に同様である。
【００２３】
なお、以下では、第２のトランジスタ１２は、いわゆるＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲート構造を備える高電子移動度トランジスタとして説明するが、本実施形態はかかる例示に限定されない。第２のトランジスタ１２のゲート構造は、公知のいずれのゲート構造であってもよい。
【００２４】
基板１１０は、第１のトランジスタ１１又は第２のトランジスタ１２の各層が積層される基板である。基板１１０は、例えば、化合物半導体で形成された基板であってもよい。また、基板１１０は、シリコン（Ｓｉ）基板、炭化シリコン（ＳｉＣ）基板又はサファイア基板などの一般的な半導体装置に用いられる基板であってもよい。
【００２５】
チャネル層１１１は、第１の化合物半導体で形成され、基板１１０の上に設けられる。チャネル層１１１には、バリア層１１３との分極電荷量の差によって、電子が高移動度で走行する二次元電子ガス１５０が形成される。チャネル層１１１は、例えば、窒化物半導体で形成されてもよい。
【００２６】
バリア層１１３は、第１の化合物半導体とは異なる第２の化合物半導体で形成され、チャネル層１１１の上に設けられる。バリア層１１３は、チャネル層１１１との分極電荷量の差によってチャネル層１１１に電子を蓄積させ、チャネル層１１１に二次元電子ガス１５０を形成する。バリア層１１３は、例えば、チャネル層１１１とは異なる窒化物半導体で形成されてもよい。
【００２７】
ゲート絶縁膜１２１は、絶縁性の誘電体で形成され、バリア層１１３の上に設けられる。具体的には、ゲート絶縁膜１２１は、ソース又はドレイン電極２４０が設けられる領域を除いた領域のバリア層１１３の上に設けられる。ゲート絶縁膜１２１は、例えば、無機酸化物又は無機窒化物で形成されてもよい。
【００２８】
ゲート電極２２０は、導電性材料で形成され、ゲート絶縁膜１２１の上に設けられる。具体的には、ゲート電極２２０は、例えば、複数の金属材料を積層することで構成されてもよい。
【００２９】
ソース又はドレイン電極２４０は、導電性材料で形成され、バリア層１１３の上にゲート電極２２０を挟んで両側にそれぞれ設けられる。ソース又はドレイン電極２４０は、ゲート電極２２０を挟んで一方がソース電極となり、他方がドレイン電極となる。ソース又はドレイン電極２４０は、ソース又はドレイン電極２４０の下に設けられたコンタクト層２３０を介して、チャネル層１１１に形成された二次元電子ガス１５０と電気的に接続する。ソース又はドレイン電極２４０は、例えば、複数の金属材料を積層することで構成されてもよい。
【００３０】
コンタクト層２３０は、導電型不純物が導入された化合物半導体で形成され、ソース又はドレイン電極２４０の下にバリア層１１３を貫通してチャネル層１１１に達するように設けられる。具体的には、コンタクト層２３０は、チャネル層１１１と同じ化合物半導体、又はチャネル層１１１とのバンドギャップの差が小さい化合物半導体で形成されることで、チャネル層１１１の二次元電子ガス１５０とのコンタクト抵抗を低下させる。例えば、コンタクト層２３０は、チャネル層１１１と同様に窒化物半導体で形成されてもよい。また、コンタクト層２３０は、導電型不純物が高濃度で導入されることで、ソース又はドレイン電極２４０とのコンタクト抵抗を低下させる。これにより、コンタクト層２３０は、ソース又はドレイン電極２４０から二次元電子ガス１５０への電流経路を形成することができる。例えば、コンタクト層２３０は、エッチングによって、バリア層１１３と、チャネル層１１１の一部とを除去して開口を形成した後、該開口の内部に、導電型不純物を添加しながら化合物半導体を結晶再成長させることで形成することができる。
【００３１】
本実施形態に係る半導体装置では、第１のトランジスタ１１及び第２のトランジスタ１２は、形状又は大きさが互いに異なるように形成される。具体的には、第１のトランジスタ１１は、大電流を流した際の電力損失を低減するために、ソース又はドレイン電極１４０、ゲート電極１２０、及びチャネル長がより大きくなるように形成される。一方、第２のトランジスタ１２は、寄生容量による信号の損失を低減するために、ソース又はドレイン電極２４０、ゲート電極２２０、及びチャネル長がより小さくなるように形成される。
【００３２】
そのため、第１のトランジスタ１１は、例えば、数十μｍ程度で設けられ、第２のトランジスタ１２は、例えば、数μｍ程度で設けられることになる。このような場合、第１のトランジスタ１１のソース又はドレイン電極１４０が設けられる領域の大きさと、第２のトランジスタ１２のソース又はドレイン電極２４０が設けられる領域の大きさとが大きく異なってしまう。
【００３３】
ここで、コンタクト層１３０、２３０は、化合物半導体の結晶再成長によって形成されるが、結晶再成長における結晶の成長速度は、面積が小さい領域ほど結晶の成長速度が高くなる。これは、化合物半導体の結晶再成長における結晶の成長速度は、原料の供給量に依存するためである。したがって、結晶再成長によって、面積が異なる領域に同時にコンタクト層を形成した場合、形成されたコンタクト層の膜厚、結晶品質、及びチャネル層１１１との界面の結合性は、コンタクト層が形成される領域の面積によって異なってしまう。
【００３４】
このような場合、膜厚、結晶品質、及びチャネル層１１１との界面の結合性が異なるコンタクト層では、チャネル層１１１とのコンタクト抵抗が異なってしまう。また、これらのコンタクト層では、膜厚が異なるため、導電型不純物の導入量も異なってしまい、ソース又はドレイン電極とのコンタクト抵抗も異なってしまう。したがって、互いに面積が異なるソース又はドレイン電極１４０、及びソース又はドレイン電極２４０の下の領域に、結晶再成長によって同時にコンタクト層１３０、２３０を形成した場合、第１のトランジスタ１１及び第２のトランジスタ１２のコンタクト抵抗は、互いに異なることになる。これによれば、第１のトランジスタ１１又は第２のトランジスタ１２のいずれかで所望のコンタクト抵抗を実現できない可能性が高い。
【００３５】
本実施形態に係る半導体装置では、形状又は大きさが異なる第１のトランジスタ１１及び第２のトランジスタ１２において、コンタクト層１３０、２３０の面積を互いに対応する大きさにて形成する。具体的には、ソース又はドレイン電極１４０の下に形成されるコンタクト層１３０を、ソース又はドレイン電極１４０が形成された領域の一部領域に形成し、かつコンタクト層２３０と略同じオーミック幅となるように形成する。これにより、本実施形態に係る半導体装置では、第１のトランジスタ１１及び第２のトランジスタ１２のコンタクト層１３０、２３０を同様の膜厚及び結晶品質等になるように形成することができる。
【００３６】
ここで、オーミック幅とは、ソース又はドレイン電極の各々を結ぶ直線でトランジスタを切断した断面におけるコンタクト層の幅を表す。または、ソース又はドレイン電極が直線又は折線形状で形成される場合、オーミック幅とは、コンタクト層の延伸方向と直交する方向の幅を表してもよい。なお、以下では、ソース又はドレイン電極１４０、２４０の各々を結ぶ直線の延伸方向をチャネル方向とも称する。
【００３７】
本実施形態によれば、半導体装置は、形状又は大きさが異なる第１のトランジスタ１１及び第２のトランジスタ１２が混載された場合でも、それぞれに同程度の適切なコンタクト抵抗を実現することが可能である。
【００３８】
なお、本実施形態に係る半導体装置が、形状又は大きさが異なる３種類以上のトランジスタを含む場合、各トランジスタのコンタクト層のオーミック幅は、最も大きさが小さいトランジスタのコンタクト層のオーミック幅と略同じとなるように形成され得る。
【００３９】
ここで、図２Ａ及び図２Ｂを参照して、第１のトランジスタ１１のコンタクト層１３０の平面構造、並びに第２のトランジスタ１２のコンタクト層２３０の平面構造について、より具体的に説明する。図２Ａは、図１のソース又はドレイン領域ＳＤ２の平面構造及び断面構造を示す平面図及び縦断面図であり、図２Ｂは、図１のソース又はドレイン領域ＳＤ１の平面構造及び断面構造を示す平面図及び縦断面図である。図２Ａ及び図２Ｂの下段の断面図は、図２Ａ及び図２Ｂの上段の平面図のＡ−ＡＡ線で切断した断面を示す。
【００４０】
図２Ａに示すように、第２のトランジスタ１２では、ソース又はドレイン電極２４０は、チャネル方向と直交する方向に延伸した矩形形状の平面形状にて形成され、ソース又はドレイン電極２４０の下に設けられるコンタクト層２３０は、ソース又はドレイン電極２４０が形成された領域に対応する領域に形成される。例えば、コンタクト層２３０は、ソース又はドレイン電極２４０が形成された領域と略同じ大きさの領域に形成されてもよい。このとき、第２のトランジスタ１２の特性で決定されるソース又はドレイン電極２４０のチャネル方向の幅をｗ２とすると、コンタクト層２３０のオーミック幅（チャネル方向のコンタクト層２３０の幅）は、ｗ２であり、ソース又はドレイン電極２４０のチャネル方向の幅と略同じとなる。
【００４１】
一方、図２Ｂに示すように、第１のトランジスタ１１では、ソース又はドレイン電極１４０は、チャネル方向に延伸した矩形形状の平面形状にて形成され、ソース又はドレイン電極１４０の下に設けられるコンタクト層１３０は、ソース又はドレイン電極１４０が形成された領域の一部領域に形成される。例えば、ソース又はドレイン電極１４０は、ソース又はドレイン電極１４０の外周に沿って中空の矩形形状にて形成されてもよい。このとき、第１のトランジスタ１１の特性で決定されるソース又はドレイン電極１４０のチャネル方向の幅をｗ１とすると、中空の矩形形状で形成されるコンタクト層１３０のオーミック幅は、ｗ１よりも小さいｗｓ１となる。
【００４２】
ここで、コンタクト層１３０のオーミック幅ｗｓ１を第２のトランジスタ１２のコンタクト層２３０のオーミック幅ｗ２と略同じとしてコンタクト層１３０を形成することで、結晶の成長速度をコンタクト層２３０の結晶の成長速度と略同じとすることができる。これにより、本実施形態に係る半導体装置は、混載される第１のトランジスタ１１及び第２のトランジスタ１２のコンタクト抵抗を同程度に制御することができる。ただし、ソース又はドレイン電極１４０、２４０のチャネル方向と直交する方向の長さは、第１のトランジスタ１１及び第２のトランジスタ１２で同じである。
【００４３】
なお、第１のトランジスタ１１のコンタクト層１３０の平面形状については、図２Ｂで示した中空の矩形形状以外にも種々のバリエーションが考えられ得る。すなわち、第１のトランジスタ１１のコンタクト層１３０の平面形状は、第２のトランジスタ１２のコンタクト層２３０と結晶の成長速度を略同じにすることができれば、どのような形状であってもよい。例えば、第１のトランジスタ１１のコンタクト層１３０の平面形状は、第２のトランジスタ１２のコンタクト層２３０の平面形状を変形又は複数組み合わせた形状であってもよい。
【００４４】
＜２．構造例＞
続いて、図３を参照して、本実施形態に係る半導体装置に備えられる第１のトランジスタ１１の具体的な構造例について説明する。図３は、第１のトランジスタ１１の具体的な断面構造及び平面構造を示す縦断面図及び平面図である。図３の上段の断面図は、図３の下段の平面図のＡ−ＡＡ線で切断した断面を示す。
【００４５】
図３に示すように、第１のトランジスタ１１は、基板１１０と、バッファ層１１５と、チャネル層１１１と、バリア層１１３と、ゲート絶縁膜１２１と、ゲート電極１２０と、ソース又はドレイン電極１４０と、コンタクト層１３０と、を備える。また、図示しないが、第１のトランジスタ１１は、第１のトランジスタ１１よりも平面面積が小さい第２のトランジスタ１２と同じ基板１１０に混載されているものとする。
【００４６】
なお、第１のトランジスタ１１は、素子分離領域１１７によって、他のトランジスタ（例えば、第２のトランジスタ１２等）と電気的に絶縁されている。素子分離領域１１７は、例えば、チャネル層１１１及びバリア層１１３をホウ素（Ｂ）の導入によって高抵抗化することで形成されてもよく、チャネル層１１１及びバリア層１１３をエッチング等で除去することで形成されてもよい。
【００４７】
基板１１０は、第１のトランジスタ１１の各構成の支持体である。基板１１０は、化合物半導体で形成された基板であってもよく、具体的には、ＩＩＩ−Ｖ族化合物半導体で形成された基板であってもよい。例えば、基板１１０は、半絶縁性を有する単結晶の窒化ガリウム（ＧａＮ）基板であってもよい。ただし、後述するバッファ層１１５を設けることによって、基板１１０は、チャネル層１１１と格子定数を略一致させずともよくなる。このような場合、基板１１０は、シリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）又はサファイア等のチャネル層１１１と格子定数が異なる材質で形成された基板を用いることも可能である。
【００４８】
バッファ層１１５は、化合物半導体で形成され、基板１１０の上に設けられる。具体的には、バッファ層１１５は、チャネル層１１１を形成する第１の化合物半導体と格子定数が近い化合物半導体を基板１１０の上にエピタキシャル成長させることで形成される。バッファ層１１５は、チャネル層１１１が形成される面の格子定数を制御することで、チャネル層１１１の結晶状態を良好とすることができると共に、チャネル層１１１を形成した後の基板１１０の反りを制御することができる。例えば、基板１１０がシリコンで形成され、チャネル層１１１がＧａＮで形成される場合、バッファ層１１５は、ＡｌＮ、ＡｌＧａＮ又はＧａＮで形成されてもよい。
【００４９】
チャネル層１１１は、第１の化合物半導体で形成され、バッファ層１１５の上に設けられる。チャネル層１１１は、バリア層１１３との分極電荷量の差によって、キャリアとなる電子を蓄積する。これにより、チャネル層１１１には、チャネルとして機能する二次元電子ガス１５０が形成される。チャネル層１１１は、窒化物半導体で形成された層でもよく、例えば、Ａｌ１−ａ−ｂＧａａＩｎｂＮ（ただし、０≦ａ≦１、０≦ｂ≦１、ａ＋ｂ≦１）のエピタキシャル成長層であってもよい。
【００５０】
バリア層１１３は、第１の化合物半導体と異なる第２の化合物半導体で形成され、チャネル層１１１の上に設けられる。バリア層１１３は、チャネル層１１１との分極電荷量の差によって、チャネル層１１１にキャリアとなる電子を蓄積させる。バリア層１１３は、チャネル層１１１とは異なる窒化物半導体で形成された層でもよく、例えば、Ａｌ１−ｃ−ｄＧａｃＩｎｄＮ（ただし、０≦ｃ≦１、０≦ｄ≦１、ｃ＋ｄ≦１、（ｃ，ｄ）≠（ａ，ｂ））のエピタキシャル成長層であってもよい。
【００５１】
また、バリア層１１３は、不純物が添加されていない（すなわち、アンドープの）Ａｌ１−ｃ−ｄＧａｃＩｎｄＮで形成されてもよい。このような場合、バリア層１１３は、チャネル層１１１中の電子の不純物散乱を抑制することができるため、二次元電子ガス１５０の移動度をより高くすることができる。
【００５２】
ゲート絶縁膜１２１は、絶縁性を有する誘電体で形成され、バリア層１１３の上に設けられる。具体的には、ゲート絶縁膜１２１は、ソース又はドレイン電極２４０が設けられる領域を除いた領域のバリア層１１３の上に設けられる。例えば、ゲート絶縁膜１２１は、バリア層１１３及びゲート電極１２０に対して絶縁性を有する誘電体で形成されてもよく、ＳｉＯ２、Ｓｉ３Ｎ４若しくはＡｌ２Ｏ３、又はＨｆＯ２等で形成されてもよい。
【００５３】
ゲート電極１２０は、導電性材料で形成され、ゲート絶縁膜１２１の上に設けられる。具体的には、ゲート電極１２０は、一方の素子分離領域１１７から他方の素子分離領域１１７にかけて、ゲート絶縁膜１２１を横断するように設けられる。例えば、ゲート電極１２０は、例えば、ゲート絶縁膜１２１側から、ニッケル（Ｎｉ）及び金（Ａｕ）を順次積層することで形成されてもよい。
【００５４】
ソース又はドレイン電極１４０は、バリア層１１３の上にゲート電極１２０を挟んで両側にそれぞれ設けられる。ソース又はドレイン電極１４０は、ゲート電極１２０を挟んで一方がソース電極であり、他方がドレイン電極である。ソース又はドレイン電極１４０は、ソース又はドレイン電極１４０の下の一部領域に設けられたコンタクト層１３０を介して、チャネル層１１１に形成された二次元電子ガス１５０と電気的に接続する。ソース又はドレイン電極１４０は、例えば、バリア層１１３側から、チタン（Ｔｉ）、Ａアルミニウム（Ａｌ）、ニッケル（Ｎｉ）及び金（Ａｕ）を順次積層することで形成されてもよい。
【００５５】
コンタクト層１３０は、導電型不純物が導入された化合物半導体で形成され、ソース又はドレイン電極１４０の下にバリア層１１３を貫通してチャネル層１１１に達するように設けられる。具体的には、コンタクト層１３０は、チャネル層１１１と同じ化合物半導体、又はチャネル層１１１とバンドギャップの差が小さい化合物半導体で形成されることで、チャネル層１１１の二次元電子ガス１５０とのコンタクト抵抗を低下させる。また、コンタクト層１３０は、導電型不純物が高濃度で導入されることで、ソース又はドレイン電極１４０とのコンタクト抵抗を低下させる。具体的には、コンタクト層１３０は、ｎ型不純物を導入した窒化物半導体で形成されてもよい。例えば、コンタクト層１３０は、Ａｌ１−ａ−ｂＧａａＩｎｂＮ（ただし、０≦ａ≦１、０≦ｂ≦１、ａ＋ｂ≦１）のエピタキシャル成長層にシリコン（Ｓｉ）又はゲルマニウム（Ｇｅ）などを１×１０１８個／ｃｍ３以上にて導入することで形成されてもよい。
【００５６】
コンタクト層１３０は、ソース又はドレイン電極１４０の下の一部領域に、第２のトランジスタ１２のコンタクト層２３０の平面形状に基づいた平面形状にて設けられる。具体的には、コンタクト層１３０は、ソース又はドレイン電極１４０が形成された領域の外周に沿った中空の矩形形状にて設けられてもよい。また、コンタクト層１３０の平面形状である中空の矩形形状の外径と内径との差（すなわち、額縁状形状の幅）は、第２のトランジスタ１２のコンタクト層２３０のチャネル方向の幅と略同じであってもよい。これによれば、コンタクト層１３０は、結晶の成長速度を第２のトランジスタ１２のコンタクト層２３０と略同じとすることができる。したがって、半導体装置では、第１のトランジスタ１１及び第２のトランジスタ１２を同程度のコンタクト抵抗にて形成することが可能である。
【００５７】
ただし、コンタクト層１３０は、ソース又はドレイン電極１４０が形成された領域のうち、少なくともゲート電極１２０に対向する領域に設けられ得る。具体的には、ソース又はドレイン電極１４０が矩形形状で形成される場合、コンタクト層１３０は、ソース又はドレイン電極１４０の矩形形状のうちゲート電極１２０と対向する辺に少なくとも設けられ得る。第１のトランジスタ１１のチャネル長は、コンタクト層１３０の各々が二次元電子ガス１５０と接続する位置の距離で定まる。そのため、この構成によれば、第１のトランジスタ１１は、ソース又はドレイン電極１４０の一方から他方までの間に形成されるチャネル長をより高い精度で制御することが可能である。
【００５８】
なお、図３では、コンタクト層１３０は、バリア層１１３を貫通し、チャネル層１１１に形成された凹部を埋め込むようにチャネル層１１１の内部にまで形成されているが、第１のトランジスタ１１の構造はかかる例に限定されない。例えば、コンタクト層１３０は、チャネル層１１１のバリア層１１３が設けられた面上に設けられてもよい。すなわち、チャネル層１１１には凹部が形成されず、コンタクト層１３０は、バリア層１１３と同様にチャネル層１１１の一主面上に設けられてもよい。
【００５９】
第１のトランジスタ１１でチャネルとなる二次元電子ガス１５０は、バリア層１１３及びチャネル層１１１の界面に形成される。したがって、コンタクト層１３０は、バリア層１１３と同様にチャネル層１１１の一主面上に設けられていれば、底面にて二次元電子ガス１５０と電気的に接続することが可能である。
【００６０】
以上の構造を備える第１のトランジスタ１１によれば、本実施形態に係る半導体装置は、平面面積が異なるトランジスタのいずれでも、同程度の良好なコンタクト抵抗を得ることが可能である。
【００６１】
＜３．製造方法＞
次に、図４Ａ〜図４Ｈを参照して、本実施形態に係る半導体装置に備えられる第１のトランジスタ１１の製造方法について説明する。図４Ａ〜図４Ｈは、本実施形態に係る半導体装置に備えられる第１のトランジスタ１１の製造方法の各工程を説明する縦断面図である。
【００６２】
まず、図４Ａに示すように、シリコン等で形成された基板１１０の上にバッファ層１１５、チャネル層１１１、バリア層１１３及び絶縁層１６０を順次積層する。
【００６３】
具体的には、シリコン等で形成された基板１１０の上にＡｌＮ、ＡｌＧａＮ又はＧａＮをエピタキシャル成長させることでバッファ層１１５を形成する。次に、バッファ層１１５の上に不純物を添加せずにＧａＮをエピタキシャル成長させることでチャネル層１１１を形成する。続いて、チャネル層１１１の上にＡｌＩｎＮをエピタキシャル成長させることでバリア層１１３を形成する。その後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等を用いて、バリア層１１３の上にＳｉＯ２にて絶縁層１６０を形成する。
【００６４】
次に、図４Ｂに示すように、絶縁層１６０、バリア層１１３及びチャネル層１１１をパターニングすることで、開口１６１を形成する。
【００６５】
具体的には、フォトリソグラフィによってパターニングされたレジストを絶縁層１６０の上に形成した後、該レジストをマスクとして、バリア層１１３及びチャネル層１１１をウェットエッチング又はドライエッチングする。これにより、絶縁層１６０、バリア層１１３及びチャネル層１１１に開口１６１を形成することができる。なお、このとき、第１のトランジスタ１１のソース又はドレインとなる領域の外周領域もエッチングすることで、該外周領域にリセス構造を形成してもよい。
【００６６】
続いて、図４Ｃに示すように、開口１６１の内部のチャネル層１１１の上にコンタクト層１３０を選択的に形成する。
【００６７】
具体的には、バリア層１１３の上に形成された絶縁層１６０をマスクとして、開口１６１の内部のチャネル層１１１の上にコンタクト層１３０をエピタキシャル成長させる。このとき、コンタクト層１３０は、チャネル層１１１と同様にＧａＮにて形成されてもよい。このようなコンタクト層１３０のエピタキシャル成長は、結晶再成長ともいう。コンタクト層１３０へのｎ型不純物の導入は、結晶再成長の際にＳｉ又はＧｅなどのｎ型不純物を取り込ませながらエピタキシャル成長させることで行われてもよい。または、コンタクト層１３０へのｎ型不純物の導入は、結晶再成長の後、Ｓｉ又はＧｅなどのｎ型不純物をイオン注入することで行われてもよい。なお、コンタクト層１３０に導入されるｎ型不純物の濃度は、例えば、１×１０１８個／ｃｍ３以上としてもよい。
【００６８】
なお、コンタクト層１３０の結晶再成長は、エッチングガス等が用いられない条件で行われる。ＣＶＤ等の通常の堆積では、エッチングガス等を用いることで、堆積領域ごとに堆積速度を制御することができるが、エピタキシャルに結晶を成長させることが重要なコンタクト層１３０の結晶再成長では、エッチングガス等による調整が困難である。そのため、本実施形態に係る半導体装置では、コンタクト層１３０の結晶の成長速度をコンタクト層１３０の平面形状にて制御している。
【００６９】
次に、図４Ｄに示すように、ウェットエッチング又はドライエッチングによって絶縁層１６０を除去する。
【００７０】
続いて、図４Ｅに示すように、コンタクト層１３０の上、かつ第１のトランジスタ１１のソース又はドレインとなる領域にソース又はドレイン電極１４０を形成する。
【００７１】
具体的には、第１のトランジスタ１１のソース又はドレインとなる領域に、Ｔｉ、Ａｌ、Ｎｉ及びＡｕを順次積層することで、ソース又はドレイン電極１４０を形成する。その後、図示しないが、第１のトランジスタ１１の周囲に素子分離領域１１７を形成することで、第１のトランジスタ１１を他のトランジスタ（例えば、第２のトランジスタ１２等）と電気的に絶縁する。素子分離領域１１７は、例えば、イオン注入によってホウ素（Ｂ）を導入し、化合物半導体で形成されたバリア層１１３及びチャネル層１１１を高抵抗化することで形成されてもよい。また、素子分離領域１１７は、例えば、ドライエッチングによってバリア層１１３及びチャネル層１１１を除去することで形成されてもよい。
【００７２】
次に、図４Ｆに示すように、ソース又はドレイン電極１４０、及びバリア層１１３の上にゲート絶縁膜１２１を一様に形成する。ゲート絶縁膜１２１は、例えば、Ａｌ２Ｏ３にて形成されてもよく、複数の誘電体又は絶縁材料の積層構造で形成されてもよい。
【００７３】
続いて、図４Ｇに示すように、ゲート絶縁膜１２１の上にゲート電極１２０を形成する。具体的には、ソース又はドレイン電極１４０の間のゲート絶縁膜１２１の上に、Ｎｉ及びＡｕを順次積層することで、ゲート電極１２０を形成する。
【００７４】
その後、図４Ｈに示すように、ソース又はドレイン電極１４０の上に形成されたゲート絶縁膜１２１を除去する。具体的には、ウェットエッチング又はドライエッチングによって、ソース又はドレイン電極１４０の上に形成されたゲート絶縁膜１２１を除去することで、ソース又はドレイン電極１４０を露出させる。
【００７５】
以上の工程によれば、本実施形態に係る半導体装置に備えられる第１のトランジスタ１１を製造することができる。
【００７６】
＜４．変形例＞
続いて、図５〜図９を参照して、本実施形態に係る半導体装置に備えられる第１のトランジスタ１１の構造の変形例について説明する。図５〜図９は、第１〜第５の変形例に係る第１のトランジスタの断面構造及び平面構造を示す縦断面図及び平面図である。図５〜図９の上段の断面図は、それぞれ図５〜図９の下段の平面図のＡ−ＡＡ線で切断した断面を示す。
【００７７】
（第１の変形例）
図５に示すように、第１のトランジスタ１１Ａでは、ソース又はドレイン電極１４１がコンタクト層１３０と同様にパターニングされており、ソース又はドレイン電極１４１は、コンタクト層１３０と対応する平面形状にて設けられ得る。すなわち、第１のトランジスタ１１Ａは、ソース又はドレイン電極１４１がコンタクト層１３０の上にだけ形成される点が図３で示す第１のトランジスタ１１と異なる。
【００７８】
具体的には、ソース又はドレイン電極１４１は、中空の矩形形状の平面形状にて設けられ、コンタクト層１３０は、ソース又はドレイン電極１４１と同様に中空の矩形形状の平面形状にて設けられる。このとき、ソース又はドレイン電極１４１、及びコンタクト層１３０の中空の矩形形状の外径と内径との差（すなわち、額縁状形状の幅）は、第２のトランジスタ１２のコンタクト層２３０のチャネル方向の幅と略同じとなる。
【００７９】
このような場合でも、コンタクト層１３０は、オーミック幅を第２のトランジスタ１２のコンタクト層２３０のオーミック幅と略同じとすることができるため、結晶の成長速度を第２のトランジスタ１２のコンタクト層２３０と略同じとすることができる。したがって、コンタクト層１３０は、コンタクト抵抗を第２のトランジスタ１２のコンタクト層２３０と略同じにすることが可能である。
【００８０】
第１の変形例によれば、ソース又はドレイン電極１４１がバリア層１１３の上に設けられないため、ソース又はドレイン電極１４１からの意図しないリーク電流が発生することを抑制することができる。また、第１の変形例によれば、ソース又はドレイン電極１４１及びバリア層１１３の間で抵抗又は損失等が発生することを防止することができる。
【００８１】
（第２の変形例）
図６に示すように、第１のトランジスタ１１Ｂでは、コンタクト層１３１は、ソース又はドレイン電極１４０の下の一部領域に、チャネル方向と直交する方向に延伸する複数の矩形の平面形状にて設けられ得る。すなわち、第１のトランジスタ１１Ｂは、コンタクト層１３１の平面形状が異なる点が図３で示す第１のトランジスタ１１と異なる。
【００８２】
具体的には、コンタクト層１３１は、チャネル方向と直交する方向に延伸する３つの矩形の平面形状にて設けられ得る。このとき、コンタクト層１３１のチャネル方向の幅は、第２のトランジスタ１２のコンタクト層２３０のチャネル方向の幅と略同じであってもよい。すなわち、コンタクト層１３１の平面形状のうちの１つの矩形形状は、第２のトランジスタ１２のコンタクト層２３０の平面形状と略同じであってもよい。
【００８３】
このような場合でも、コンタクト層１３１は、オーミック幅を第２のトランジスタ１２のコンタクト層２３０のオーミック幅と略同じとすることができるため、結晶の成長速度を第２のトランジスタ１２のコンタクト層２３０と略同じとすることができる。したがって、コンタクト層１３１は、コンタクト抵抗を第２のトランジスタ１２のコンタクト層２３０と略同じにすることが可能である。
【００８４】
第２の変形例によれば、コンタクト層１３１の平面形状が第２のトランジスタ１２のコンタクト層２３０の平面形状の組み合わせで形成されるため、コンタクト層１３１の結晶の成長速度を第２のトランジスタ１２のコンタクト層２３０とより一致させることが可能となる。したがって、第２の変形例によれば、第１のトランジスタ１１及び第２のトランジスタ１２のコンタクト抵抗をより一致させることが可能である。
【００８５】
（第３の変形例）
図７に示すように、第１のトランジスタ１１Ｃでは、ソース又はドレイン電極１４２がコンタクト層１３１と同様にパターニングされており、ソース又はドレイン電極１４２は、コンタクト層１３１と対応する平面形状にて設けられ得る。すなわち、第１のトランジスタ１１Ｃは、ソース又はドレイン電極１４２がコンタクト層１３１の上にだけ形成される点が図６で示す第１のトランジスタ１１Ｂと異なる。
【００８６】
具体的には、ソース又はドレイン電極１４２は、チャネル方向と直交する方向に延伸する複数の矩形の平面形状にて設けられ、コンタクト層１３１は、ソース又はドレイン電極１４２と同様にチャネル方向と直交する方向に延伸する複数の矩形の平面形状にて設けられる。このとき、ソース又はドレイン電極１４２、及びコンタクト層１３１のチャネル方向の幅は、第２のトランジスタ１２のコンタクト層２３０のチャネル方向の幅と略同じであってもよい。すなわち、ソース又はドレイン電極１４２、及びコンタクト層１３１の平面形状のうちの１つの矩形形状は、第２のトランジスタ１２のコンタクト層２３０の平面形状と略同じであってもよい。
【００８７】
このような場合でも、コンタクト層１３１は、オーミック幅を第２のトランジスタ１２のコンタクト層２３０のオーミック幅と略同じとすることができるため、結晶の成長速度を第２のトランジスタ１２のコンタクト層２３０と略同じとすることができる。したがって、コンタクト層１３１は、コンタクト抵抗を第２のトランジスタ１２のコンタクト層２３０と略同じにすることが可能である。
【００８８】
第３の変形例によれば、ソース又はドレイン電極１４２がバリア層１１３の上に設けられないため、ソース又はドレイン電極１４２からの意図しないリーク電流が発生することを抑制することができる。また、第３の変形例によれば、ソース又はドレイン電極１４２及びバリア層１１３の間で抵抗又は損失等が発生することを防止することができる。
【００８９】
（第４の変形例）
図８に示すように、第１のトランジスタ１１Ｄでは、コンタクト層１３２は、ソース又はドレイン電極１４０の下の一部領域に、チャネル方向と直交する方向に延伸する複数の矩形の平面形状にて設けられ得る。すなわち、第１のトランジスタ１１Ｄは、コンタクト層１３２の平面形状が異なる点が図３で示す第１のトランジスタ１１と異なる。
【００９０】
具体的には、コンタクト層１３２は、チャネル方向と直交する方向に延伸する２つの矩形の平面形状にて設けられ得る。より具体的には、コンタクト層１３２は、ソース又はドレイン電極１４０の矩形形状のチャネル方向の二辺に沿った２つの矩形形状にて設けられてもよい。このとき、コンタクト層１３２のチャネル方向の幅は、第２のトランジスタ１２のコンタクト層２３０のチャネル方向の幅と略同じであってもよい。すなわち、コンタクト層１３２の平面形状のうちの１つの矩形形状は、第２のトランジスタ１２のコンタクト層２３０の平面形状と略同じであってもよい。
【００９１】
このような場合でも、コンタクト層１３２は、オーミック幅を第２のトランジスタ１２のコンタクト層２３０のオーミック幅と略同じとすることができるため、結晶の成長速度を第２のトランジスタ１２のコンタクト層２３０と略同じとすることができる。したがって、コンタクト層１３２は、コンタクト抵抗を第２のトランジスタ１２のコンタクト層２３０と略同じにすることが可能である。
【００９２】
第４の変形例によれば、コンタクト層１３２の平面形状が第２のトランジスタ１２のコンタクト層２３０の平面形状の組み合わせで形成されるため、コンタクト層１３２の結晶の成長速度を第２のトランジスタ１２のコンタクト層２３０とより一致させることが可能となる。したがって、第４の変形例によれば、第１のトランジスタ１１及び第２のトランジスタ１２のコンタクト抵抗をより一致させることが可能である。
【００９３】
（第５の変形例）
図９に示すように、第１のトランジスタ１１Ｅでは、ソース又はドレイン電極１４３がコンタクト層１３２と同様にパターニングされており、ソース又はドレイン電極１４３は、コンタクト層１３２と対応する平面形状にて設けられ得る。すなわち、第１のトランジスタ１１Ｅは、ソース又はドレイン電極１４３がコンタクト層１３２の上にだけ形成される点が図８で示す第１のトランジスタ１１Ｄと異なる。
【００９４】
具体的には、ソース又はドレイン電極１４３は、チャネル方向と直交する方向に延伸する２つの矩形の平面形状にて設けられ、コンタクト層１３２は、ソース又はドレイン電極１４３と同様に、チャネル方向と直交する方向に延伸する複数の矩形の平面形状にて設けられる。このとき、ソース又はドレイン電極１４３、及びコンタクト層１３２のチャネル方向の幅は、第２のトランジスタ１２のコンタクト層２３０のチャネル方向の幅と略同じであってもよい。すなわち、ソース又はドレイン電極１４３、及びコンタクト層１３２の平面形状のうちの１つの矩形形状は、第２のトランジスタ１２のコンタクト層２３０の平面形状と略同じであってもよい。
【００９５】
このような場合でも、コンタクト層１３２は、オーミック幅を第２のトランジスタ１２のコンタクト層２３０のオーミック幅と略同じとすることができるため、結晶の成長速度を第２のトランジスタ１２のコンタクト層２３０と略同じとすることができる。したがって、コンタクト層１３２は、コンタクト抵抗を第２のトランジスタ１２のコンタクト層２３０と略同じにすることが可能である。
【００９６】
第５の変形例によれば、ソース又はドレイン電極１４３がバリア層１１３の上に設けられないため、ソース又はドレイン電極１４３からの意図しないリーク電流が発生することを抑制することができる。また、第５の変形例によれば、ソース又はドレイン電極１４３及びバリア層１１３の間で抵抗又は損失等が発生することを防止することができる。
【００９７】
＜５．適用例＞
次に、図１０を参照して、本実施形態に係る半導体装置が適用される高周波モジュールについて説明する。図１０は、本実施形態に係る半導体装置が適用される高周波モジュールを説明する模試的な斜視図である。
【００９８】
図１０に示すように、高周波モジュール１は、例えば、エッジアンテナ２０と、ドライバ３１と、位相調整回路３２と、スイッチ１０と、低ノイズアンプ４１と、バンドパスフィルタ４２と、パワーアンプ４３と、を備える。
【００９９】
高周波モジュール１は、アレイ状に形成されたエッジアンテナ２０と、スイッチ１０、低ノイズアンプ４１、バンドパスフィルタ４２及びパワーアンプ４３等のフロントエンド部品とが１つのモジュールとして一体化して実装されたアンテナ一体型モジュールである。このような高周波モジュール１は、例えば、通信向けトランシーバとして用いられ得る。高周波モジュール１に備えられるスイッチ１０、低ノイズアンプ４１、及びパワーアンプ４３等を構成するトランジスタは、高周波に対する利得を高くするために、例えば、高電子移動度トランジスタで構成され得る。
【０１００】
ここで、スイッチ１０及び低ノイズアンプ４１を構成するトランジスタは、信号の損失を低減するために、より小さく形成され得る。また、高周波モジュール１のコントロールＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）を構成するトランジスタについても、消費電力を低減するために、より小さく形成され得る。例えば、このようなトランジスタは、数μｍ程度で形成され得る。
【０１０１】
一方、パワーアンプ４３を構成するトランジスタは、大電流を流した際の電力損失を低減するために、より大きく形成され得る。例えば、このようなトランジスタは、数十μｍ程度で形成され得る。
【０１０２】
すなわち、高周波モジュール１には、異なる大きさの高電子移動度トランジスタが混載され得る。このような高周波モジュール１に本実施形態に係る半導体装置を適用することによって、１つのチップに同時に形成され、かつ大きさが異なるトランジスタの各々にて、良好なコンタクト抵抗を実現することが可能である。
【０１０３】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【０１０４】
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
【０１０５】
例えば、上記実施形態では、半導体装置は、形状又は大きさが互いに異なる第１のトランジスタ１１及び第２のトランジスタ１２を含むとしたが、本開示に係る技術はかかる例示に限定されない。本実施形態に係る半導体装置は、単一の形状又は大きさのトランジスタを含んでいてもよい。このような場合でも、本実施形態に係る半導体装置は、該トランジスタのコンタクト層の平面形状が上述したようにパターニングされることにより、上述したように良好なコンタクト抵抗を得ることが可能である。
【０１０６】
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
第１の化合物半導体にて形成されたチャネル層と、
前記第１の化合物半導体と異なる第２の化合物半導体にて前記チャネル層の上に形成されたバリア層と、
前記バリア層の上に設けられたゲート電極と、
前記バリア層の上に前記ゲート電極を挟んで両側に設けられたソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の下にそれぞれ前記バリア層を貫通して設けられたコンタクト層と、
をそれぞれ有する第１及び第２のトランジスタを備え、
前記第１のトランジスタの前記ソース電極又は前記ドレイン電極の平面面積は、前記第２のトランジスタの前記ソース電極又は前記ドレイン電極の平面面積よりも大きく、
前記第１のトランジスタの前記ソース電極と前記ドレイン電極とを結ぶ直線で切断した断面における前記コンタクト層の幅は、前記第２のトランジスタの前記ソース電極と前記ドレイン電極とを結ぶ直線で切断した断面における前記コンタクト層の幅に対応する大きさである、半導体装置。
（２）
前記第１のトランジスタの前記コンタクト層の幅は、前記第２のトランジスタの前記コンタクト層の幅と略同じである、前記（１）に記載の半導体装置。
（３）
前記第２のトランジスタの前記ソース電極又は前記ドレイン電極は、単一の矩形形状で設けられる、前記（１）又は（２）に記載の半導体装置。
（４）
前記第１のトランジスタの前記コンタクト層は、前記ソース電極又は前記ドレイン電極が設けられた平面領域の一部領域に設けられる、前記（１）〜（３）のいずれか一項に記載の半導体装置。
（５）
前記第１のトランジスタの前記コンタクト層は、前記ソース電極又は前記ドレイン電極の前記ゲート電極に対向する一部領域に設けられる、前記（４）に記載の半導体装置。
（６）
前記第１のトランジスタの前記コンタクト層の平面形状は、前記ソース電極又は前記ドレイン電極が設けられた平面領域の外周に沿って設けられた中空の矩形形状である、前記（４）又は（５）に記載の半導体装置。
（７）
前記第１のトランジスタの前記コンタクト層の平面形状は、前記ソース電極及び前記ドレイン電極を結ぶ直線と直交する方向に延伸する複数の長方形形状である、前記（４）又は（５）に記載の半導体装置。
（８）
前記第１のトランジスタの前記コンタクト層は、前記ソース電極又は前記ドレイン電極が設けられた平面領域に設けられる、前記（１）〜（３）のいずれか一項に記載の半導体装置。
（９）
前記第１のトランジスタの前記ソース電極又は前記ドレイン電極の平面形状は、中空の矩形形状である、前記（８）に記載の半導体装置。
（１０）
前記第１のトランジスタの前記ソース電極又は前記ドレイン電極の平面形状は、前記ソース電極及び前記ドレイン電極を結ぶ直線と直交する方向に延伸する複数の長方形形状である、前記（８）に記載の半導体装置。
（１１）
前記第１の化合物半導体、及び前記第２の化合物半導体は、窒化物半導体である、前記（１）〜（１０）のいずれか一項に記載の半導体装置。
（１２）
前記第１及び第２のトランジスタの前記コンタクト層は、導電型不純物が導入された化合物半導体にて形成される、前記（１）〜（１１）のいずれか一項に記載の半導体装置。
（１３）
前記第１及び第２のトランジスタの前記コンタクト層は、前記チャネル層の前記バリア層が設けられた面上に設けられる、前記（１）〜（１２）のいずれか一項に記載の半導体装置。
（１４）
前記第１及び第２のトランジスタの前記コンタクト層は、前記チャネル層の前記バリア層が設けられた面に形成された凹部を埋め込むように設けられる、前記（１）〜（１２）のいずれか一項に記載の半導体装置。
（１５）
前記第１及び第２のトランジスタの前記コンタクト層は、側面で前記バリア層及び前記チャネル層の界面に接触するように設けられる、前記（１）〜（１４）のいずれか一項に記載の半導体装置。
（１６）
前記ゲート電極は、前記バリア層の上にゲート絶縁膜を介して設けられる、前記（１）に記載の半導体装置。
（１７）
第１の化合物半導体にて形成されたチャネル層と、
前記第１の化合物半導体と異なる第２の化合物半導体にて前記チャネル層の上に形成されたバリア層と、
前記バリア層の上に設けられたゲート電極と、
前記バリア層の上に前記ゲート電極を挟んで両側に設けられたソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の下にそれぞれ前記バリア層を貫通して設けられたコンタクト層と、
をそれぞれ有する第１及び第２のトランジスタを備え、
前記第１のトランジスタの前記ソース電極又は前記ドレイン電極の平面面積は、前記第２のトランジスタの前記ソース電極又は前記ドレイン電極の平面面積よりも大きく、
前記第１のトランジスタの前記ソース電極と前記ドレイン電極とを結ぶ直線で切断した断面における前記コンタクト層の幅は、前記第２のトランジスタの前記ソース電極と前記ドレイン電極とを結ぶ直線で切断した断面における前記コンタクト層の幅に対応する大きさである、高周波モジュール。
【符号の説明】
【０１０７】
１        高周波モジュール
１１      第１のトランジスタ
１２      第２のトランジスタ
１１０    基板
１１１    チャネル層
１１３    バリア層
１１５    バッファ層
１１７    素子分離領域
１２０、２２０    ゲート電極
１２１    ゲート絶縁膜
１３０、２３０    コンタクト層
１４０、２４０    ドレイン電極
１５０    二次元電子ガス
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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