(57)【要約】本開示のダイオード１１Ａは、積層構造体２０、積層構造体の長さ方向の端部に設けられた第１接続部３１及び第２接続部３２を備えており、積層構造体２０は、ナノワイヤー構造又はナノシート構造を有する第１構造体２１及び第２構造体２２が、厚さ方向に、交互に積層されて成り、第１接続部３１は第１導電型を有し、第２接続部３２は第２導電型を有し、少なくとも積層構造体２０の頂部から側面に亙り、第１接続部３１及び第２接続部３２と離間して形成された制御電極部２３を更に備えており、第１接続部３１と制御電極部２３、又は、第２接続部３２と制御電極部２３とは、電気的に接続されている。
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【特許請求の範囲】
【請求項１】
積層構造体、
積層構造体の長さ方向の一端に設けられた第１接続部、及び、
積層構造体の長さ方向の他端に設けられた第２接続部、
を備えており、
積層構造体は、ナノワイヤー構造又はナノシート構造を有する第１構造体、及び、第１構造体を構成する材料とは異なる材料から構成されたナノワイヤー構造又はナノシート構造を有する第２構造体が、厚さ方向に、交互に積層されて成り、
第１接続部は、第１導電型を有し、
第２接続部は、第１導電型とは異なる第２導電型を有し、
少なくとも積層構造体の頂部から側面に亙り、第１接続部及び第２接続部と離間して形成された制御電極部を更に備えており、
第１接続部と制御電極部、又は、第２接続部と制御電極部とは、電気的に接続されているダイオード。
【請求項２】
積層構造体は、基体の上に設けられている請求項１に記載のダイオード。
【請求項３】
制御電極部は、更に、積層構造体の底面に亙り形成されている請求項１に記載のダイオード。
【請求項４】
積層構造体は、基体の上方に設けられている請求項３に記載のダイオード。
【請求項５】
基体は、シリコン半導体基板又はＳＯＩ基板から成る請求項２又は請求項３に記載のダイオード。
【請求項６】
第１接続部及び第２接続部は、基体上に設けられている請求項２又は請求項３に記載のダイオード。
【請求項７】
ダイオードが設けられている基体の領域は第２導電型を有し、
第１接続部と制御電極部とは電気的に接続されている請求項２又は請求項３に記載のダイオード。
【請求項８】
第１導電型はｐ型であり、
第２導電型はｎ型である請求項１に記載のダイオード。
【請求項９】
第１構造体は、シリコン−ゲルマニウムから成り、
第２構造体は、シリコンから成る請求項１に記載のダイオード。
【請求項１０】
積層構造体は真性半導体領域を有する請求項１に記載のダイオード。
【請求項１１】
積層構造体の不純物濃度は１×１０18／ｃｍ3以下である請求項１に記載のダイオード。
【請求項１２】
第１接続部と対向する制御電極部の側面、及び、第２接続部と対向する制御電極部の側面には、絶縁層が形成されている請求項１に記載のダイオード。
【請求項１３】
制御電極部は、ＴｉＮ、ＴａＮ、Ａｌ、ＴｉＡｌ又はＷから成る請求項１に記載のダイオード。
【請求項１４】
積層構造体、
積層構造体の長さ方向の一端に設けられた第１接続部、及び、
積層構造体の長さ方向の他端に設けられた第２接続部、
を備えており、
積層構造体は、ナノワイヤー構造又はナノシート構造を有する第１構造体、及び、第１構造体を構成する材料とは異なる材料から構成されたナノワイヤー構造又はナノシート構造を有する第２構造体が、厚さ方向に、交互に積層されて成り、
第１接続部は、第１導電型を有し、
第２接続部は、第１導電型とは異なる第２導電型を有し、
第１接続部に接する積層構造体の第１の部分は第１導電型を有し、
第２接続部に接する積層構造体の第２の部分は第２導電型を有するダイオード。
【請求項１５】
積層構造体の第１の部分と積層構造体の第２の部分とは接している請求項１４に記載のダイオード。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、ダイオードに関する。
【背景技術】
【０００２】
先端ＣＭＯＳ技術においては、小面積、低消費電力化を目的としたデバイスの微細化が進み、ゲート絶縁膜の薄膜化やチャネル長が縮小されている。ところで、チャネル長を縮小した場合、ソース領域とドレイン領域との間に生じる電位差が、ゲート電極によって印加される電圧よりもトランジスタ動作に大きな影響を及ぼし、短チャネル特性の低下といった問題が生じる。そこで、このようなドレイン領域によるチャネル部の電位低下というＤＩＢＬ（Drain Induced Barrier Lowering）対策のために、ゲート電極からの電圧をチャネル部に効果的に印加し得る構造が検討されている。従来のトランジスタでは、チャネル部の上方にゲート電極が形成されており、ゲート電圧がチャネル部の上方だけから印加される。これに対して、チャネル部の上部、側面及び下部を囲むようにゲート絶縁膜を介してゲート電極を形成するＧＡＡ（Gate All Around）構造の検討が進められている。ＧＡＡ構造によってチャネル部を空乏化させることで、ＤＩＢＬの影響、短チャネル特性低下を抑制することができる。ＧＡＡ構造を有するトランジスタにおいては、ナノワイヤー構造又はナノシート構造を有するチャネル部が、複数、垂直方向に並置して設けられており、複数のチャネル部の外周部が、ゲート絶縁膜を介してゲート電極で埋め込まれている。【０００３】
半導体装置には、回路機能を実現するための各要素として、増幅・整流機能を有する能動素子であるトランジスタ（電界効果トランジスタ）やダイオードが備えられている。そして、例えば、非特許文献１、"ESD Diodes in a Bulk Si Gate-All-Around Vertically Stacked Horizontal Nanowire Technology", S.-H. Chen, et al, International Electron Device Meeting Technical Digest, Year: 2016, pp.890 には、ＧＡＡ構造に類似した構造（以下、便宜上、『ＧＡＡ類似構造』と呼ぶ）を有するダイオードが提案されている。このＧＡＡ類似構造を有するダイオードにおいて、電流経路は、複数のナノワイヤー構造から構成され、ナノワイヤー構造の外周部に制御電極部が設けられている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】"ESD Diodes in a Bulk Si Gate-All-Around Vertically Stacked Horizontal Nanowire Technology", S.-H. Chen, et al, International Electron Device Meeting Technical Digest, Year: 2016, p.890
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＧＡＡ構造を有する電界効果トランジスタは、短チャネル特性を確保しつつ、低電圧動作が可能である。一方、ＧＡＡ類似構造を有するダイオードにあっては、ダイオードに求められる電流特性が犠牲となる。即ち、ＧＡＡ構造を有する電界効果トランジスタにあっては、チャネル部を完全空乏化するために、チャネル部の厚さを１０ｎｍ以下まで薄くする。このようなＧＡＡ構造をダイオードに適用すると、ダイオードにおける電流経路が１０ｎｍ以下に制約される。半導体基板に作り込まれた従来のダイオード（『従来構造のダイオード』と呼ぶ）にあっては、半導体基板の深さ１００ｎｍ程度までを電流経路とすることが可能である。従って、ＧＡＡ類似構造を有するダイオードにあっては、電流経路の断面積が従来構造のダイオードの１／１０程度となってしまうが故に、ＧＡＡ類似構造を有するダイオードに流せる電流が減少してしまう。また、ＧＡＡ構造を有する電界効果トランジスタと従来構造のダイオードとを別々の工程で製造すると、製造工程数が増え、製造コストが増加してしまう。【０００６】
従って、本開示の目的は、流せる電流の減少を出来る限り抑制することができ、しかも、電界効果トランジスタの製造工程との親和性が高いダイオードを提供することにある。
【課題を解決するための手段】
【０００７】
上記の目的を達成するための本開示の第１の態様〜第２の態様に係るダイオードは、
積層構造体、
積層構造体の長さ方向の一端に設けられた第１接続部、及び、
積層構造体の長さ方向の他端に設けられた第２接続部、
を備えており、
積層構造体は、ナノワイヤー構造又はナノシート構造を有する第１構造体、及び、第１構造体を構成する材料とは異なる材料から構成されたナノワイヤー構造又はナノシート構造を有する第２構造体が、厚さ方向に、交互に積層されて成り、
第１接続部は、第１導電型を有し、
第２接続部は、第１導電型とは異なる第２導電型を有する。【０００８】
そして、本開示の第１の態様に係るダイオードは、少なくとも積層構造体の頂部から側面に亙り、第１接続部及び第２接続部と離間して形成された制御電極部を更に備えており、第１接続部と制御電極部、又は、第２接続部と制御電極部とは、電気的に接続されている。また、本開示の第２の態様に係るダイオードにおいて、第１接続部に接する積層構造体の第１の部分は第１導電型を有し、第２接続部に接する積層構造体の第２の部分は第２導電型を有する。
【図面の簡単な説明】
【０００９】
【図１】図１Ａ及び図１Ｂは、それぞれ、図２Ａの矢印Ａ−Ａ及び矢印Ｂ−Ｂに沿った実施例１のダイオードの模式的な一部断面図である。
【図２】図２Ａ及び図２Ｂは、それぞれ、実施例１のダイオードの積層構造体、第１接続部及び第２接続部の模式的な配置図、及び、制御電極部、絶縁層、第１接続部及び第２接続部の模式的な配置図である。
【図３】図３Ａ及び図３Ｂは、それぞれ、図２Ａの矢印Ｃ−Ｃ及び矢印Ｄ−Ｄに沿った実施例１のダイオードの模式的な一部断面図である。
【図４】図４Ａ及び図４Ｂは、それぞれ、実施例１における電界効果トランジスタのチャネル部及びソース／ドレイン領域の模式的な配置図、及び、ゲート電極、ゲートサイドウオール及びソース／ドレイン領域の模式的な配置図である。
【図５】図５Ａ及び図５Ｂは、それぞれ、図４Ａの矢印Ａ−Ａに沿ったｐチャネル型の電界効果トランジスタの模式的な一部断面図、及び、図４Ｂの矢印Ｂ−Ｂに沿ったｐチャネル型の電界効果トランジスタの模式的な一部断面図である。
【図６】図６Ａ及び図６Ｂは、それぞれ、図４Ａの矢印Ｃ−Ｃに沿ったｐチャネル型の電界効果トランジスタの模式的な一部断面図、及び、図４Ｂの矢印Ｄ−Ｄに沿ったｐチャネル型の電界効果トランジスタの模式的な一部断面図である。
【図７】図７Ａ及び図７Ｂは、それぞれ、図４Ａの矢印Ａ−Ａに沿ったｎチャネル型の電界効果トランジスタの模式的な一部断面図、及び、図４Ｂの矢印Ｂ−Ｂに沿ったｎチャネル型の電界効果トランジスタの模式的な一部断面図である。
【図８】図８Ａ及び図８Ｂは、それぞれ、図４Ａの矢印Ｃ−Ｃに沿ったｎチャネル型の電界効果トランジスタの模式的な一部断面図、及び、図４Ｂの矢印Ｄ−Ｄに沿ったｎチャネル型の電界効果トランジスタの模式的な一部断面図である。
【図９】図９Ａ及び図９Ｂは、それぞれ、実施例１のダイオードの変形例１の、図２Ａの矢印Ｂ−Ｂに沿ったと同様の模式的な一部断面図、及び、実施例１のダイオードの変形例２の、図２Ａの矢印Ａ−Ａに沿ったと同様の模式的な一部断面図である。
【図１０】図１０Ａ及び図１０Ｂは、それぞれ、実施例１のダイオードの変形例３の、図２Ａの矢印Ａ−Ａに沿ったと同様の模式的な一部断面図、及び、実施例１のダイオードの変形例４の、図２Ａの矢印Ａ−Ａに沿ったと同様の模式的な一部断面図である。
【図１１】図１１Ａ及び図１１Ｂは、それぞれ、実施例１のダイオードの変形例５の、図２Ａの矢印Ａ−Ａに沿ったと同様の模式的な一部断面図、及び、図２Ａの矢印Ｂ−Ｂに沿ったと同様の模式的な一部断面図である。
【図１２】図１２Ａ及び図１２Ｂは、それぞれ、実施例１のダイオードの変形例５の、図２Ａの矢印Ｃ−Ｃ及び矢印Ｄ−Ｄに沿ったと同様の模式的な一部断面図である。
【図１３】図１３Ａ及び図１３Ｂは、それぞれ、実施例２のダイオードの、図２Ａの矢印Ｃ−Ｃ及び図２Ｂの矢印Ｄ−Ｄに沿ったと同様の模式的な一部断面図である。
【図１４】図１４は、実施例１のダイオードの変形例５の、図２Ａの矢印Ｃ−Ｃに沿ったと同様の模式的な一部断面図である。
【図１５】図１５は、実施例１のダイオードの動作機構を説明するための図である。
【図１６】図１６は、非特許文献１において提案されたダイオードの動作機構を説明するための図である。
【図１７】図１７Ａ、図１７Ｂ、図１７Ｃ及び図１７Ｄは、実施例１のダイオードに類似した構造を有するダイオード、及び、このダイオードの積層構造体内におけるポテンシャル分布、電界強度分布及び電流密度分布をシミュレーションした結果を示す図である。
【図１８】図１８は、図１７Ａに示した実施例１のダイオードに類似した構造を有するダイオード、積層構造体を２層のシリコン層で置き換えたダイオード、及び、２層のシリコン−ゲルマニウム層で置き換えたダイオードにおいてパルス電圧を印加したときに流れるパルス電流をシミュレーションした結果を示す図である。
【図１９】図１９の（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）、（Ｇ）、（Ｈ）及び（Ｊ）は、図１７Ａに示した実施例１のダイオードに類似した構造を有するダイオード、積層構造体を２層のシリコン層で置き換えたダイオード、及び、２層のシリコン−ゲルマニウム層で置き換えたダイオードの積層構造体内におけるポテンシャル分布、電界強度分布及び電流密度分布をシミュレーションした結果を示す図である。
【図２０】図２０Ａ、図２０Ｂ及び図２０Ｃは、実施例１のダイオード及び電界効果トランジスタの製造方法の概要を説明するための基体等の模式的な一部断面図である。
【図２１】図２１Ａ、図２１Ｂ及び図２１Ｃは、実施例１のダイオード及び電界効果トランジスタの製造方法の概要を説明するための基体等の模式的な一部断面図である。
【図２２】図２２Ａ、図２２Ｂ及び図２２Ｃは、実施例１のダイオード及び電界効果トランジスタの製造方法の概要を説明するための基体等の模式的な一部断面図である。
【図２３】図２３Ａ、図２３Ｂ及び図２３Ｃは、実施例１のダイオード及び電界効果トランジスタの製造方法の概要を説明するための基体等の模式的な一部断面図である。
【図２４】図２４Ａ、図２４Ｂ及び図２４Ｃは、実施例１のダイオード及び電界効果トランジスタの製造方法の概要を説明するための基体等の模式的な一部断面図である。
【図２５】図２５Ａ、図２５Ｂ及び図２５Ｃは、実施例１のダイオード及び電界効果トランジスタの製造方法の概要を説明するための基体等の模式的な一部断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、実施例に基づき本開示を説明するが、本開示は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
１．本開示の第１の態様〜第２の態様に係るダイオード、全般に関する説明
２．実施例１（本開示の第１の態様に係るダイオード）
３．実施例２（本開示の第２の態様に係るダイオード）
４．その他
【００１１】
〈本開示の第１の態様〜第２の態様に係るダイオード、全般に関する説明〉
本開示の第１の態様〜第２の態様に係るダイオードにおいて、積層構造体は基体の上に設けられている構成とすることができる。このような構成にあっては、積層構造体の底面は基体と接しているので、制御電極部は積層構造体の底面に形成されていない。
【００１２】
あるいは又、本開示の第１の態様〜第２の態様に係るダイオードにおいて、制御電極部は、更に、積層構造体の底面に亙り形成されている構成とすることができ、この場合、積層構造体は基体の上方に設けられている構成とすることができる。このような構成にあっては、積層構造体の底面は基体と接しておらず、制御電極部の底面は基体と接しており、あるいは又、制御電極部の底面は基体の上方に位置し、制御電極部の底面と基体の頂面との間には隙間が存在する。
【００１３】
更には、本開示の第１の態様〜第２の態様に係るダイオードにおける以上に説明した各種の好ましい構成において、基体はシリコン半導体基板又はＳＯＩ（Si On Insulator）基板から成り、あるいは又、ＧＯＩ（Ge On Insulator）基板、ＳＧＯＩ（SiGe On Insulator）基板から成る構成とすることができる。
【００１４】
更には、本開示の第１の態様〜第２の態様に係るダイオードにおける以上に説明した各種の好ましい構成において、第１接続部及び第２接続部は基体上に設けられている構成とすることができる。
【００１５】
更には、本開示の第１の態様に係るダイオードにおける以上に説明した各種の好ましい構成において、ダイオードが設けられている基体の領域は第２導電型を有し、第１接続部と制御電極部とは電気的に接続されている構成とすることができる。
【００１６】
更には、以上に説明した各種の好ましい構成を含む本開示の第１の態様〜第２の態様に係るダイオードにおいて、第１導電型はｐ型であり、第２導電型はｎ型である形態とすることができる。
【００１７】
更には、以上に説明した好ましい形態、構成を含む本開示の第１の態様〜第２の態様に係るダイオードにおいて、第１構造体はシリコン−ゲルマニウム（Ｓｉ−Ｇｅ）から成り、第２構造体はシリコン（Ｓｉ）から成る形態とすることができる。あるいは又、第１構造体はゲルマニウム（Ｇｅ）又はＩｎＧａＡｓから成り、第２構造体はシリコン（Ｓｉ）から成る形態とすることができる。
【００１８】
第１接続部は、例えば、第１構造体を構成する材料から構成すればよいし、第２接続部は、例えば、第２構造体を構成する材料から構成すればよい。
【００１９】
更には、以上に説明した好ましい形態、構成を含む本開示の第１の態様に係るダイオードにおいて、積層構造体は真性半導体領域（イントリンシック領域）を有する形態とすることができ、あるいは又、積層構造体の不純物濃度は１×１０18／ｃｍ3以下である形態とすることができる。
【００２０】
更には、以上に説明した好ましい形態、構成を含む本開示の第１の態様に係るダイオードにおいて、第１接続部と対向する制御電極部の側面、及び、第２接続部と対向する制御電極部の側面には、絶縁層（サイドウオール）が形成されている形態とすることができる。
【００２１】
更には、以上に説明した好ましい形態、構成を含む本開示の第１の態様に係るダイオードにおいて、制御電極部は、ＴｉＮ、ＴａＮ、Ａｌ、ＴｉＡｌ又はＷから成る形態とすることができる。
【００２２】
また、以上に説明した好ましい形態を含む本開示の第２の態様に係るダイオードにおいて、積層構造体の第１の部分と積層構造体の第２の部分とは接している形態とすることができる。
【００２３】
以上に説明した好ましい形態、構成を含む本開示の第１の態様〜第２の態様に係るダイオードにおいて、積層構造体の数は、１あるいは２以上の複数とすることができる。また、第１構造体の数は、１あるいは２以上の複数とすることができるし、第２構造体の数も、１あるいは２以上の複数とすることができる。第１構造体と第２構造体の数は、同じであってもよいし、異なっていてもよい。積層構造体の最下層は、第１構造体によって構成されていてもよいし、第２構造体によって構成されていてもよい。本開示の第１の態様に係るダイオードにおいて、積層構造体の数を２以上の複数とする場合、これらの積層構造体全体に対して１つの制御電極部を設けてもよいし、これらの積層構造体のそれぞれに１つの制御電極部を設けてもよい。
【００２４】
半導体装置は、本開示の第１の態様〜第２の態様に係るダイオード、及び、ＧＡＡ構造を有する電界効果トランジスタを備えている形態とすることができる。ここで、電界効果トランジスタは、ナノワイヤー構造又はナノシート構造を有する複数のチャネル部、各チャネル部を取り囲むゲート絶縁膜、及び、各ゲート絶縁膜の少なくとも一部を取り囲むゲート電極を備えたチャネル構造部を有する。チャネル部は、チャネル構造部の厚さ方向において、少なくとも２つ、並置されており、且つ、最下層のチャネル部は基体の上あるいは基体の上方に形成されている。即ち、複数のチャネル部は、チャネル構造部の厚さ方向において、相互に離間して配置されており、チャネル部とチャネル部との間は、ゲート絶縁膜及びゲート電極で埋め込まれている。電界効果トランジスタのチャネル構造部の積層方向におけるチャネル部の数は２以上であればよいし、チャネル構造部の厚さ方向と直交する方向（チャネル構造部の幅方向）におけるチャネル部の数は１あるいは２以上であればよい。チャネル部の高さの合計は、チャネル部を構成するナノワイヤー構造あるいはナノシート構造を構成する材料（例えば、ＳｉやＳｉ−Ｇｅ、Ｇｅ、ＩｎＧａＡｓ）の直径あるいは厚さの合計である。
【００２５】
電界効果トランジスタを構成する最下層のチャネル部の少なくとも一部分はゲート電極で取り囲まれており、それ以外のチャネル部はゲート電極で取り囲まれている形態とすることができる。即ち、電界効果トランジスタにおいて、チャネル部とチャネル部との間には、下方に位置するチャネル部を取り囲むゲート絶縁膜（即ち、チャネル部の外周部に形成されたゲート絶縁膜）、及び、上方に位置するチャネル部を囲むゲート絶縁膜（即ち、チャネル部の外周部に形成されたゲート絶縁膜）が形成されており、更には、これらのゲート絶縁膜の間にゲート電極が形成されている。
【００２６】
ｎチャネル型の電界効果トランジスタのチャネル部は、シリコン（Ｓｉ）から成り、ｐチャネル型の電界効果トランジスタのチャネル部は、シリコン−ゲルマニウム（Ｓｉ−Ｇｅ）、ゲルマニウム（Ｇｅ）又はＩｎＧａＡｓから成る形態とすることができる。但し、これに限定するものではなく、
［ａ］ｎチャネル型の電界効果トランジスタのチャネル部は、シリコン−ゲルマニウム（Ｓｉ−Ｇｅ）から成り、ｐチャネル型の電界効果トランジスタのチャネル部は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）又はＩｎＧａＡｓから成る形態とすることができるし、
［ｂ］ｎチャネル型の電界効果トランジスタのチャネル部は、ゲルマニウム（Ｇｅ）から成り、ｐチャネル型の電界効果トランジスタのチャネル部は、シリコン（Ｓｉ）、シリコン−ゲルマニウム（Ｓｉ−Ｇｅ）又はＩｎＧａＡｓから成る形態とすることができるし、
［ｃ］ｎチャネル型の電界効果トランジスタのチャネル部は、ＩｎＧａＡｓから成り、ｐチャネル型の電界効果トランジスタのチャネル部は、シリコン（Ｓｉ）、シリコン−ゲルマニウム（Ｓｉ−Ｇｅ）又はゲルマニウム（Ｇｅ）から成る形態とすることができる。
【００２７】
電界効果トランジスタがｎチャネル型であるかｐチャネル型であるかは、例えば、ゲート電極を構成する材料の仕事関数の値によって決定される。具体的には、チャネル部をＳｉから構成する場合、電界効果トランジスタをｎチャネル型とするためには、ゲート電極を構成する材料としてＴｉＮ、ＴａＮ、Ａｌ、ＴｉＡｌ、Ｗを挙げることができる。一方、チャネル部をＳｉ−Ｇｅから構成する場合、電界効果トランジスタをｐチャネル型とするためには、ゲート電極を構成する材料としてＴｉＮ、Ｗを挙げることができる。
【００２８】
電界効果トランジスタのゲート電極に印加される電圧は、例えば、０．５ボルト乃至０．８ボルトである形態とすることができるが、これに限定するものではない。
【００２９】
絶縁層やゲート絶縁膜を構成する材料として、ＳｉＯＮ、ＳｉＯ2を挙げることができるし、高誘電率材料（所謂Ｈｉｇｈ−ｋ材料）、例えば、ＨｆＯ2、ＨｆＡｌＯＮ、Ｙ2Ｏ3を挙げることができる。
【００３０】
積層構造体を構成するナノワイヤー構造にあっては、直径が、例えば、５ｎｍ乃至１０ｎｍの、例えばＳｉやＳｉ−Ｇｅ等から成るナノワイヤー構造の両端が、第１接続部及び第２接続部に接している。積層構造体を構成するナノシート構造にあっては、幅×厚さが、例えば、（１０ｎｍ乃至５０ｎｍ）×（５ｎｍ乃至１０ｎｍ）の、例えばＳｉやＳｉ−Ｇｅ等から成る断面形状が略矩形の材料の両端が、第１接続部及び第２接続部に接している。電界効果トランジスタのチャネル部を構成するナノワイヤー構造にあっては、直径が、例えば、５ｎｍ乃至１０ｎｍの、例えばＳｉやＳｉ−Ｇｅ等から成るナノワイヤー構造の両端が、電界効果トランジスタを構成するソース／ドレイン領域によって支持されている。電界効果トランジスタのチャネル部を構成するナノシート構造にあっては、幅×厚さが、例えば、（１０ｎｍ乃至５０ｎｍ）×（５ｎｍ乃至１０ｎｍ）の、例えばＳｉやＳｉ−Ｇｅ等から成る断面形状が略矩形の材料の両端が、電界効果トランジスタを構成するソース／ドレイン領域によって支持されている。ナノワイヤー構造となるか、ナノシート構造となるかは、これらを構成する材料の厚さ、幅に依存する。
【００３１】
前述したとおり、基体としてシリコン半導体基板やＳＯＩ基板、ＧＯＩ基板、ＳＧＯＩ基板を挙げることができる。積層構造体やチャネル部は、結晶性を有することが好ましいが、多結晶から構成されていてもよいし、場合によっては非晶質から構成されていてもよい。積層構造体やチャネル部の形成方法として、エピタキシャルＣＶＤ法、プラズマＣＶＤ法、原子層堆積法（ＡＬＤ法）を挙げることができる。
【００３２】
ダイオード及び電界効果トランジスタをどのように配置するかは、要求される半導体回路の仕様に依存するので、一概に規定することはできない。例えば、ロジック回路やＳＲＡＭ回路、ＣＭＯＳ回路等のデジタル回路をダイオードや電界効果トランジスタから構成することができるし、撮像装置の制御を行うロジック回路や撮像装置を構成する撮像素子（受光素子）の駆動回路をダイオードや電界効果トランジスタから構成することができるし、ＣＰＵやＧＰＵ等をダイオードや電界効果トランジスタから構成することもできるが、これらに限定するものではない。
【実施例１】
【００３３】
実施例１は、本開示の第１の態様に係るダイオードに関する。実施例１のダイオードの積層構造体、第１接続部及び第２接続部の模式的な配置図を図２Ａに示し、制御電極部、絶縁層、第１接続部及び第２接続部の模式的な配置図を図２Ｂに示し、図２Ａの矢印Ａ−Ａに沿った実施例１のダイオードの模式的な一部断面図を図１Ａに示し、図２Ａの矢印Ｂ−Ｂに沿った模式的な一部断面図を図１Ｂに示し、図２Ａの矢印Ｃ−Ｃに沿った模式的な一部断面図を図３Ａに示し、図２Ｂの矢印Ｄ−Ｄに沿った模式的な一部断面図を図３Ｂに示す。また、実施例１における電界効果トランジスタのチャネル部及びソース／ドレイン領域の模式的な配置図を図４Ａに示し、ゲート電極、ゲートサイドウオール及びソース／ドレイン領域の模式的な配置図を図４Ｂに示し、図４Ａの矢印Ａ−Ａに沿ったｐチャネル型及びｎチャネル型の電界効果トランジスタの模式的な一部断面図を図５Ａ及び図７Ａに示し、図４Ｂの矢印Ｂ−Ｂに沿ったｐチャネル型及びｎチャネル型の電界効果トランジスタの模式的な一部断面図を図５Ｂ及び図７Ｂに示し、図４Ａの矢印Ｃ−Ｃに沿ったｐチャネル型及びｎチャネル型の電界効果トランジスタ模式的な一部断面図を図６Ａ及び図８Ａに示し、図４Ｂの矢印Ｄ−Ｄに沿ったｐチャネル型及びｎチャネル型の電界効果トランジスタ模式的な一部断面図を図６Ｂ及び図８Ｂに示す。【００３４】
実施例１あるいは後述する実施例２のダイオードは、
積層構造体２０，２５、
積層構造体２０，２５の長さ方向の一端に設けられた第１接続部３１、及び、
積層構造体２０，２５の長さ方向の他端に設けられた第２接続部３２、
を備えており、
積層構造体２０，２５は、ナノワイヤー構造又はナノシート構造（具体的には、例えば、ナノワイヤー構造）を有する第１構造体２１，２６、及び、第１構造体２１，２６を構成する材料とは異なる材料から構成されたナノワイヤー構造又はナノシート構造（具体的には、例えば、ナノワイヤー構造）を有する第２構造体２２，２７が、厚さ方向に、交互に積層されて成り、
第１接続部３１は第１導電型（具体的には、例えば、ｐ型）を有し、
第２接続部３２は、第１導電型とは異なる第２導電型（具体的には、例えば、ｎ型）を有する。【００３５】
そして、実施例１のダイオードは、少なくとも積層構造体２０の頂部から側面に亙り、第１接続部３１及び第２接続部３２と離間して形成された制御電極部２３を更に備えており、第１接続部３１と制御電極部２３、又は、第２接続部３２と制御電極部２３とは、電気的に接続されている。具体的には、実施例１のダイオード１１Ａは、積層構造体２０の頂部から側面に亙り、第１接続部３１及び第２接続部３２と離間して形成された制御電極部２３を更に備えており、第１接続部３１と制御電極部２３とは電気的に接続されている。即ち、実施例１のダイオードは、所謂ＭＯＳダイオード構造を有する。【００３６】
そして、実施例１あるいは後述する実施例２のダイオードにおいて、積層構造体２０，２５は基体７０の上に設けられている。このような構成にあっては、積層構造体２０，２５の底面は基体７０と接している。実施例１のダイオード１１Ａにおいて、制御電極部２３は積層構造体２０の底面に形成されていない。また、実施例１あるいは後述する実施例２のダイオードにおいて、積層構造体２０，２５は、具体的には、２つの第１構造体２１Ａ，２１Ｂ，２６Ａ，２６Ｂ及び２つの第２構造体２２Ａ，２２Ｂ，２７Ａ，２７Ｂが、厚さ方向に、交互に積層されて成り、４層構成であり、各構造体の厚さ（各層の厚さ）及び幅を、例えば、８ｎｍ、８ｎｍとした。そして、積層構造体２０，２５の長さ方向の一端は第１接続部３１と接しており、他端は第２接続部３２と接している。積層構造体２０，２５の最下層は、第１構造体２１Ａ，２６Ａによって構成されていてもよいし、第２構造体２２Ａ，２７Ａによって構成されていてもよいが、図示した例では、第１構造体２１Ａ，２６Ａによって構成されている。【００３７】
実施例１あるいは後述する実施例２のダイオードにおいて、基体７０はシリコン半導体基板から成る。また、実施例１あるいは後述する実施例２のダイオードにおいて、第１接続部３１及び第２接続部３２は基体７０上に設けられている。更には、実施例１あるいは後述する実施例２のダイオードにおいて、第１構造体２１及び第１接続部３１はシリコン−ゲルマニウム（Ｓｉ−Ｇｅ）から成り、第２構造体２２及び第２接続部３２はシリコン（Ｓｉ）から成る。また、実施例１のダイオード１１Ａにおいて、第１接続部３１と対向する制御電極部２３の側面、及び、第２接続部３２と対向する制御電極部２３の側面には、例えばＨｆＯ2から成る絶縁層（サイドウオール）２４が形成されているし、制御電極部２３はＴｉＮ、ＴａＮ、Ａｌ、ＴｉＡｌ又はＷから成り、具体的には、例えばＴｉＮから成る。制御電極部２３の長さを、例えば、０．１μｍとし、第１接続部３１と第２接続部３２の間隔を０．１４μｍとした。【００３８】
更には、実施例１のダイオード１１Ａにおいて、積層構造体２０は真性半導体領域（イントリンシック領域）を有し、あるいは又、積層構造体２０の不純物濃度は１×１０18／ｃｍ3以下である。具体的には、第１構造体２１及び第２構造体２２は、真性半導体から成り、あるいは又、不純物濃度は１×１０18／ｃｍ3以下である。【００３９】
実施例１あるいは後述する実施例２において、半導体装置は、実施例１あるいは実施例２のダイオード、及び、ＧＡＡ構造（ゲート電極がチャネル部の外周部を、切れ目無く、連続した状態で囲んでいる形態）を有する電界効果トランジスタ４２を備えているし、所謂オメガ（Ω）構造（ゲート電極がチャネル部の外周部を囲んでいるが、部分的に不連続な状態で囲んでいる形態）の電界効果トランジスタ４１を備えている。【００４０】
ｐチャネル型の電界効果トランジスタ４１は、ナノワイヤー構造又はナノシート構造を有する複数のチャネル部５１（５１Ａ，５１Ｂ）、各チャネル部５１（５１Ａ，５１Ｂ）を取り囲むゲート絶縁膜５５、及び、各ゲート絶縁膜５５の少なくとも一部を取り囲むゲート電極５３を備えたチャネル構造部５０Ａを有する。一方、ｎチャネル型の電界効果トランジスタ４２は、ナノワイヤー構造又はナノシート構造を有する複数のチャネル部５２（５２Ａ，５２Ｂ）、各チャネル部５２（５２Ａ，５２Ｂ）を取り囲むゲート絶縁膜５５、及び、各ゲート絶縁膜５５の少なくとも一部を取り囲むゲート電極５３を備えたチャネル構造部５０Ｂを有する。チャネル部５１，５２は、チャネル構造部５０の厚さ方向において、少なくとも２つ、形成されており、且つ、最下層のチャネル部５１，５２は基体７０の上あるいは基体７０の上方に形成されている。図示した例では、チャネル部５１（５１Ａ，５１Ｂ）は、チャネル構造部５０Ａの厚さ方向において、２つ、形成されており、且つ、最下層のチャネル部５１Ａは基体７０の上に形成されている。最下層のチャネル部５１Ａと基体７０の間にはゲート電極５３は形成されていない（Ω構造）。一方、チャネル部５２（５２Ａ，５２Ｂ）は、チャネル構造部５０Ｂの厚さ方向において、２つ、形成されており、且つ、最下層のチャネル部５２Ａは基体７０の上方に形成されている。最下層のチャネル部５２Ａと基体７０の間にはゲート電極５３が形成されている（ＧＡＡ構造）。複数のチャネル部５１，５２は、チャネル構造部５０Ａ，５０Ｂの厚さ方向において、相互に離間して配置されており、チャネル部５１，５２とチャネル部５１，５２との間は、ゲート絶縁膜５５及びゲート電極５３で埋め込まれている。チャネル部５１，５２の長さ方向の一端は一方のソース／ドレイン領域６１に接しており、他端は他方のソース／ドレイン領域６２に接している。ソース／ドレイン領域６１，６２と対向するゲート電極５３の側面には、例えばＨｆＯ2から成るゲートサイドウオール５４が形成されている。【００４１】
上述したとおり、電界効果トランジスタを構成する最下層のチャネル部の少なくとも一部分はゲート電極で取り囲まれており、それ以外のチャネル部はゲート電極で取り囲まれている。図示した例では、電界効果トランジスタ４１を構成する最下層のチャネル部５１Ａの外周部の一部分はゲート電極５３で取り囲まれていない。一方、電界効果トランジスタ４２を構成する最下層のチャネル部５２Ａの外周部の一部はゲート電極５３で取り囲まれている。【００４２】
実施例１の電界効果トランジスタ４１のチャネル部５１（５１Ａ，５１Ｂ）はシリコン−ゲルマニウム（Ｓｉ−Ｇｅ）から成り、電界効果トランジスタ４２のチャネル部５２（５２Ａ，５２Ｂ）はシリコン（Ｓｉ）から成る。また、電界効果トランジスタ４１，４２のゲート電極５３を構成する材料を、例えばＴｉＮとし、ゲート絶縁膜５５を、ＳｉＯＮ及びＨｆＯ2の積層構造とする。【００４３】
実施例１のダイオード１１Ａの動作機構を説明するための図を図１５に示し、前述した非特許文献１に提案されたＧＡＡ構造を有するダイオードの動作機構を説明するための図を図１６に示す。尚、図１５、図１６の最上段の図は、図１Ａと同様の模式的な断面図である。図１５における「（１）位置」は、第２構造体２２Ｂにおけるポテンシャルの変化を示す図であり、「（２）位置」は、第１構造体２１Ｂにおけるポテンシャルの変化を示す図である。また、「Ｖ＝０」は、第１接続部３１及び制御電極部２３に０ボルトを印加し、第２接続部３２を接地した（０ボルトの印加）したときのポテンシャルを示しており、「Ｖ＞Ｖbi」は、第１接続部３１及び制御電極部２３に基板バイアスＶbi（具体的には、０ボルト）よりも高い電圧（例えば、＋１．０ボルト）を印加し、第２接続部３２を接地した（０ボルトの印加）したときのポテンシャルを示している。【００４４】
以下、図２０Ａ、図２０Ｂ、図２０Ｃ、図２１Ａ、図２１Ｂ、図２１Ｃ、図２２Ａ、図２２Ｂ、図２２Ｃ、図２３Ａ、図２３Ｂ、図２３Ｃ、図２４Ａ、図２４Ｂ、図２４Ｃ、図２５Ａ、図２５Ｂ及び図２５Ｃを参照して、実施例１のダイオード及び電界効果トランジスタの製造方法の概要を説明する。尚、図２０Ａ、図２０Ｂ、図２０Ｃ、図２１Ａ、図２１Ｂ、図２１Ｃ、図２２Ａ、図２２Ｂ、図２２Ｃ、図２３Ａ、図２３Ｂ、図２３Ｃ、図２４Ａ、図２４Ｂ及び図２４Ｃは、図２Ａ及び図４Ａの矢印Ｃ−Ｃに沿ったと同様の基体等の模式的な一部断面図であり、図２５Ａ、図２５Ｂ及び図２５Ｃは、図２Ａ及び図４Ａの矢印Ａ−Ａに沿ったと同様の基体等の模式的な一部断面図である。【００４５】
［工程−１００］
先ず、基体７０の所望の領域の上に、ダイオード及び電界効果トランジスタのための素子分離領域（図示せず）を形成した後、Ｓｉ−Ｇｅから成る第１半導体層８１（第１構造体２１Ａ及びｐチャネル型の電界効果トランジスタ４１のチャネル部５１Ａを構成する半導体層である）、Ｓｉから成る第２半導体層８２（第２構造体２２Ａ及びｎチャネル型の電界効果トランジスタ４２のチャネル部５２Ａを構成する半導体層である）、Ｓｉ−Ｇｅから成る第３半導体層８３（第１構造体２１Ｂ及びｐチャネル型の電界効果トランジスタ４１のチャネル部５１Ｂを構成する半導体層である）、Ｓｉから成る第４半導体層８４（第２構造体２２Ｂ及びｎチャネル型の電界効果トランジスタ４２のチャネル部５２Ｂを構成する半導体層である）を、順次、例えば、エピタキシャルＣＶＤ法に基づき形成する。第１半導体層８１、第２半導体層８２、第３半導体層８３及び第４半導体層８４は、真性半導体から成り、あるいは又、不純物濃度は１×１０18／ｃｍ3以下である。【００４６】
［工程−１１０］
次に、第１半導体層８１、第２半導体層８２、第３半導体層８３及び第４半導体層８４から成る積層構造体２０及び積層構造体２０’，２０”（チャネル構造部５０Ａ，５０Ｂを形成するための積層構造体）のそれぞれを、周知のリソグラフィ技術及びエッチング技術に基づき、ダイオード１１Ａを形成すべき基体７０の上、及び、電界効果トランジスタを形成すべき基体７０の上に形成する。こうして、図２０Ａ、図２０Ｂ及び図２０Ｃに示す構造を得ることができる。【００４７】
［工程−１２０Ａ］
その後、積層構造体２０、及び、ｎチャネル型の電界効果トランジスタ４２のチャネル構造部５０Ｂを形成するための積層構造体２０”を適切なマスク層で被覆し、ｐチャネル型の電界効果トランジスタ４１のチャネル構造部５０Ａを形成するための積層構造体２０’を露出した状態とする。そして、所望のレジストパターンを有するエッチング用レジスト９１を形成し（図２１Ａ参照）、第４半導体層８４、第３半導体層８３、第２半導体層８２及び第１半導体層８１をパターニングする。エッチング用レジスト９１の幅に依存して、ナノワイヤー構造が得られ、あるいは又、ナノシート構造が得られる。こうして、図２１Ｂに示す構造を得ることができる。【００４８】
［工程−１２０Ｂ］
次いで、第１半導体層８１及び第３半導体層８３を構成する材料（Ｓｉ−Ｇｅ）に対してエッチング選択比を有するエッチャントを用いて、Ｓｉから成る第２半導体層８２及び第４半導体層８４を除去する。ナノワイヤー構造から成るチャネル部５２の両端は、積層構造体２０’から成る支持部によって支持されている。その後、エッチング用レジスト９１を除去する。こうして、図２１Ｃに示す構造を得ることができる。【００４９】
［工程−１３０Ａ］
その後、ｐチャネル型の電界効果トランジスタ４１のチャネル構造部５０Ａの構成要素を適切なマスク層で被覆し、積層構造体２０、及び、ｎチャネル型の電界効果トランジスタ４２のチャネル構造部５０Ｂを形成するための積層構造体２０”を露出した状態とする。そして、所望のレジストパターンを有するエッチング用レジスト９２を形成し（図２２Ａ参照）、第４半導体層８４、第３半導体層８３、第２半導体層８２及び第１半導体層８１をパターニングする。エッチング用レジスト９２の幅に依存して、ナノワイヤー構造が得られ、あるいは又、ナノシート構造が得られる。こうして、図２２Ｂ及び図２３Ｃに示す構造を得ることができる。【００５０】
［工程−１３０Ｂ］
次いで、第２半導体層８２及び第４半導体層８４を構成する材料（Ｓｉ）に対してエッチング選択比を有するエッチャントを用いて、Ｓｉ−Ｇｅから成る第１半導体層８１及び第３半導体層８３を除去する。ナノワイヤー構造から成るチャネル部５１の両端は、積層構造体２０”から成る支持部によって支持されている。その後、エッチング用レジスト９２を除去する。こうして、図２２Ｃに示す構造を得ることができる。【００５１】
［工程−１４０］
その後、チャネル部５１，５２にゲート絶縁膜５５を形成する。具体的には、先ず、所望のレジストパターンを有するレジスト層（図示せず）を形成した後、チャネル部５１，５２に熱酸化処理を行うことで、ＳｉＯＮから成るゲート絶縁膜の一部を形成する。熱酸化処理を行うことで、ナノワイヤー構造から成るチャネル部５１，５２の断面形状は円形となる。次いで、ゲート絶縁膜の上に、ＡＬＤ法に基づき、ＨｆＯ2から成るゲート絶縁膜の残部を形成する。こうして、図２３Ａ及び図２３Ｂに示す構造を得ることができる。【００５２】
［工程−１５０］
次に、ダイオード１１Ａを構成する積層構造体２０の一部に制御電極部２３を、ＣＶＤ法、リソグラフィ技術及びエッチング技術に基づき形成する。併せて、ｐチャネル型の電界効果トランジスタ４１及びｎチャネル型の電界効果トランジスタ４２のゲート電極５３を、ＣＶＤ法、リソグラフィ技術及びエッチング技術に基づき形成する（図２４Ａ、図２４Ｂ及び図２４Ｃ参照）。その後、絶縁層（サイドウオール）２４、ゲートサイドウオール５４を周知の方法で形成する。【００５３】
［工程−１６０］
次に、第１接続部３１、第２接続部３２、ソース／ドレイン領域６１，６２を形成する。具体的には、チャネル部５１，５２の両端を支持している積層構造体２０’，２０”から成る支持部をリソグラフィ技術及びエッチング技術に基づき除去し、また、積層構造体２０から不要の部分をリソグラフィ技術及びエッチング技術に基づき除去し、基体７０を露出させる。そして、第１接続部３１を形成すべき基体７０の領域以外の領域を、例えば、ＳｉＮから成るマスク層（図示せず）で覆う。そして、選択エピタキシャル成長法に基づき、基体７０上に、ｐ型不純物を含むＳｉ−Ｇｅから成る第１接続部３１を形成した後、マスク層を除去する。次に、第２接続部３２及びソース／ドレイン領域６１，６２を形成すべき基体７０の領域以外の領域を、例えば、ＳｉＮから成る別のマスク層（図示せず）で覆う。そして、選択エピタキシャル成長法に基づき、基体７０上に、ｎ型不純物を含むＳｉから成る第２接続部３２及びソース／ドレイン領域６１，６２を形成した後、マスク層を除去する。こうして、ナノワイヤー構造を有するダイオード１１Ａ及び電界効果トランジスタ４１，４２を得ることができる。そして、更には、全面に層間絶縁層を形成し、第１接続部３１、第２接続部３２、制御電極部２３の上方に位置する層間絶縁層に開口部を形成し、開口部内から層間絶縁層上に亙り、接続孔及び配線、接続部（第１接続部３１と制御電極部２３とを接続する接続部）を形成すればよい。また、ゲート電極５３、ソース／ドレイン領域６１，６２の上方に位置する層間絶縁層に開口部を形成し、開口部内から層間絶縁層上に亙り、接続孔及び配線を形成すればよい。【００５４】
図１７Ａに示す実施例１のダイオードに類似した構造を有するダイオード（便宜上、『シミュレーション用のダイオード』と呼ぶ）、及び、このシミュレーション用のダイオードの積層構造体内におけるポテンシャル分布、電界強度分布及び電流密度分布をシミュレーションした結果を、図１７Ｂ、図１７Ｃ及び図１７Ｄに示す。シミュレーション用のダイオードは、Ｓｉ−Ｇｅから成る第１接続部３１、Ｓｉから成る第２接続部３２、Ｓｉ−Ｇｅから成る１つの第１構造体２１及びＳｉｅから成る１つの第２構造体２２の合計２層が積層された積層構造体２０、並びに、積層構造体２０の外周部を取り囲む制御電極部２３から成る。そして、第１接続部３１及び制御電極部２３に＋１．０ボルトを印加し、第２接続部３２を接地した（０ボルトの印加）状態のシミュレーションを行った。図１７Ｂ、図１７Ｃ及び図１７Ｄの結果から、第１構造体２１と第２構造体２２との間において、ポテンシャル分布、電界強度分布及び電流密度分布に相違は認められず、ダイオード動作の確認ができた。【００５５】
また、図１７Ａに示したシミュレーション用のダイオード、積層構造体を２層のシリコン層で置き換えたダイオード（便宜上、『比較例１Ａのダイオード』と呼ぶ）、及び、２層のシリコン−ゲルマニウム層で置き換えたダイオード（便宜上、『比較例１Ｂのダイオード』と呼ぶ）においてパルス電圧を印加したときに流れるパルス電流をシミュレーションした結果を図１８に示す。尚、図１８の「Ｂ」にシミュレーション用のダイオードの結果を示し、図１８の「Ａ」に比較例１Ａのダイオードの結果を示し、図１８の（Ｃ）に比較例１Ｂのダイオードの結果を示す。シミュレーション用のダイオードは、比較例１Ａダイオードとほぼ同様の動作特性を有し、比較例１Ｂのダイオードよりも優れた特性を有することが確認できた。【００５６】
更には、シミュレーション用のダイオード、比較例１Ａのダイオード及び比較例１Ｂのダイオードの積層構造体内におけるポテンシャル分布、電界強度分布及び電流密度分布をシミュレーションした結果を図１９に示す。【００５７】
［ポテンシャル分布］
シミュレーション用のダイオード    図１９の（Ｃ）参照
比較例１Ａのダイオード            図１９の（Ａ）参照
比較例１Ｂのダイオード            図１９の（Ｂ）参照
［電界強度分布］
シミュレーション用のダイオード    図１９の（Ｆ）参照
比較例１Ａのダイオード            図１９の（Ｄ）参照
比較例１Ｂのダイオード            図１９の（Ｅ）参照
［電流密度分布］
シミュレーション用のダイオード    図１９の（Ｊ）参照
比較例１Ａのダイオード            図１９の（Ｇ）参照
比較例１Ｂのダイオード            図１９の（Ｈ）参照【００５８】
図１９の結果から、シミュレーション用のダイオード、比較例１Ａのダイオード及び比較例１Ｂのダイオードの積層構造体内におけるポテンシャル分布、電界強度分布及び電流密度分布において、積層構造体を構成する上層と下層の間で大きな差異は認められなかった。【００５９】
実施例１あるいは後述する実施例２のダイオードにあっては、ナノワイヤー構造又はナノシート構造を有する第１構造体及び第２構造体が厚さ方向に交互に積層されて成る積層構造体を有するので、ダイオードに流せる電流の減少を出来る限り抑制することができる。しかも、例えば、ＧＡＡ構造を有する電界効果トランジスタの製造工程との親和性が高い。即ち、実施例１あるいは後述する実施例２のダイオードは、例えば、ＧＡＡ構造を有する電界効果トランジスタと同じ工程で製造することが可能である。【００６０】
しかも、実施例１のダイオードにあっては、制御電極部が設けられているので、ゲート電極から積層構造体に電子が注入される結果、積層構造体において伝導帯及び価電子帯が押し下げられ、積層構造体が真性半導体領域（イントリンシック領域）を有し、あるいは又、積層構造体の不純物濃度が１×１０18／ｃｍ3以下であっても、第１接続部とほぼ同じ電位となり、ダイオードとして電流を流すことができる。【００６１】
また、前述した非特許文献１に提案されたＧＡＡ構造を有するダイオードと、実施例１のダイオードとを、以下、比較する。実施例１のダイオードにおける第１構造体２１及び第２構造体２２の幅及び高さをａとする。２つの第１構造体２１及び２つの第２構造体２２から構成された積層構造体２０の断面積、即ち、実施例１のダイオードにおける電流を流せる断面積は４ａ2である。一方、非特許文献１に提案されたダイオードにおいては、幅ａ、高さ４ａの断面領域は２つの構造体で占められる。従って、非特許文献１に提案されたダイオードにおける電流を流せる断面積は２×π×（ａ／２）2＝１．５７ａ2である。即ち、実施例１のダイオードと非特許文献１に提案されたダイオードにおいて、ダイオードの断面積を同じとする場合、非特許文献１に提案されたダイオードと比較して、実施例１のダイオードは、２．５倍（＝４／１．５７）、電流を流すことができるし、ダイオードが流す電流を同じとする場合、非特許文献１に提案されたダイオードと比較して、実施例１のダイオードは、断面積を、１／２．５倍、縮小することが可能になる。【００６２】
〈実施例１のダイオードの変形例１〉
実施例１のダイオードの変形例１（ダイオード１１Ｂ）の、図２Ａの矢印Ｂ−Ｂに沿ったと同様の模式的な一部断面図を図９Ａに示す。この変形例１にあっては、第２接続部３２と制御電極部２３とが電気的に接続されている。【００６３】
〈実施例１のダイオードの変形例２〉
実施例１のダイオードの変形例２（ダイオード１１Ｃ）の、図２Ａの矢印Ａ−Ａに沿ったと同様の模式的な一部断面図を図９Ｂに示す。この変形例２にあっては、ダイオード１１Ｃが設けられている基体７０の領域は第２導電型（具体的には、ｎ+）を有し、第１接続部３１と制御電極部２３とは電気的に接続されており、あるいは又、第２接続部３２と制御電極部２３とは電気的に接続されている。より具体的には、ダイオード１１Ｃが設けられた基体７０の上部の領域はｎ+領域７１から構成されており、第１接続部３１及びこのｎ+領域７１によってもダイオードが構成される。そして、このような構造とすることで、電流経路を増やすことができ、ダイオードが流せる電流の増加を図ることができる。【００６４】
〈実施例１のダイオードの変形例３〉
実施例１のダイオードの変形例３（ダイオード１１Ｄ）の、図２Ａの矢印Ａ−Ａに沿ったと同様の模式的な一部断面図を図１０Ａに示す。この変形例３にあっては、基体はＳＯＩ基板７２から成る。ダイオード１１Ｄは、ＳＯＩ基板７２を構成するシリコン層７３上に設けられている。【００６５】
〈実施例１のダイオードの変形例４〉
実施例１のダイオードの変形例４（ダイオード１１Ｅ）の、図２Ａの矢印Ａ−Ａに沿ったと同様の模式的な一部断面図を図１０Ｂに示す。この変形例４にあっても、ダイオード１１Ｅが設けられている基体７２の部分を構成するシリコン層７４は第２導電型（具体的には、ｎ+）を有し、第１接続部３１と制御電極部２３とは電気的に接続されており、あるいは又、第２接続部３２と制御電極部２３とは電気的に接続されている。より具体的には、基体はＳＯＩ基板７２から成り、ダイオード１１Ｅは、ＳＯＩ基板７２を構成するｎ+シリコン層７４上に設けられている。第１接続部３１及びこのｎ+シリコン層７４によってもダイオードが構成される。そして、このような構造とすることで、電流経路を増やすことができ、ダイオードが流せる電流の増加を図ることができる。【００６６】
〈実施例１のダイオードの変形例５〉
実施例１のダイオードの変形例５（ダイオード１１Ｆ）の、図２Ａの矢印Ａ−Ａに沿ったと同様の模式的な一部断面図を図１１Ａに示し、図２Ａの矢印Ｂ−Ｂに沿ったと同様の模式的な一部断面図を図１１Ｂに示し、図２Ａの矢印Ｃ−Ｃ及び矢印Ｄ−Ｄに沿ったと同様の模式的な一部断面図を図１２Ａ及び図１２Ｂのそれぞれに示す。ダイオード１１Ｆにおいて、制御電極部２３は、積層構造体２０の底面に亙り形成されている。積層構造体２０は基体７０の上方に設けられている。このような構成にあっては、積層構造体２０の底面は基体７０と接しておらず、制御電極部２３の底面は基体７０と接しており、あるいは又、図示するように、制御電極部２３の底面は基体７０の上方に位置し、制御電極部２３の底面と基体７０の頂面との間には隙間が存在する。積層構造体２０の最下層は、第２構造体２２Ａによって構成されており、第１構造体２１の数は１であり、第２構造体２２の数を２としたが、これらに限定するものではない。このような構造は、前述した第１半導体層８１の代わりに犠牲層を形成し、［工程−１３０Ｂ］と同様の工程において、積層構造体２０から犠牲層を除去することで得ることができる。
【実施例２】
【００６７】
実施例２は、本開示の第２の態様に係るダイオードに関する。実施例２のダイオードの、図２Ａの矢印Ｃ−Ｃ及び図２Ｂの矢印Ｄ−Ｄに沿ったと同様の模式的な一部断面図を、図１３Ａ及び図１３Ｂに示す。実施例２のダイオードにあっては、実施例１のダイオードと異なり、制御電極部２３は設けられておらず、第１接続部３１に接する積層構造体２５の第１の部分２５Ａは第１導電型（具体的には、例えばｐ型）を有し、第２接続部３２に接する積層構造体２５の第２の部分２５Ｂは第２導電型（具体的には、例えば、ｎ型）を有する。そして、積層構造体２５の第１の部分２５Ａと積層構造体２５の第２の部分２５Ｂとは接している。第１の部分２５Ａは、ｐ型不純物をイオン注入することによって設けることができるし、第２の部分２５Ｂは、ｎ型不純物をイオン注入することによって設けることができる。【００６８】
以上の点を除き、実施例２のダイオードの構成、構造は実施例１のダイオードの構成、構造を同様とすることができるので、詳細な説明は省略する。尚、実施例１の変形例２、変形例３、変形例４、変形例５の構成、構造を、適宜、実施例２のダイオードに適用することができる。【００６９】
実施例２のダイオードにあっては、Ｓｉ−Ｇｅから成る第１構造体２６（２６Ｂ）と、Ｓｉから成る第２構造体２７（２７Ａ，２７Ｂ）との仕事関数の値の差は０．１ｅＶ程度であり、ダイオードとして動作するときの第１接続部３１と第２接続部３２との間の電位差（通常、１ボルト以上）では、仕事関数の値の差が吸収され、全体としてダイオード動作が可能である。そして、第１構造体２６と第２構造体２７とが別々にダイオード動作すること無く、一体にダイオード動作するが故に、電流経路を倍とすることができ、ダイオードが流せる電流の増加を図ることができる。【００７０】
以上、本開示を好ましい実施例に基づき説明したが、実施例において説明したダイオードや電界効果トランジスタの構成、構造、ダイオードや電界効果トランジスタを構成する材料、ダイオードや電界効果トランジスタの製造方法は例示であり、適宜、変更することができる。ダイオードや電界効果トランジスタの製造方法における工程順序は、所望に応じて、適宜、変更することができる。実施例においては、積層構造体やチャネル部を専らナノワイヤー構造に基づき説明したが、ナノシート構造とすることもできる。基体として、シリコン半導体基板やＳＯＩ基板の代わりに、ＧＯＩ基板やＳＧＯＩ基板を用いることもできる。素子分離領域は、例えば、［工程−１２０Ａ］や［工程−１３０Ａ］において形成することもできる。【００７１】
図２Ａの矢印Ａ−Ａに沿ったと同様の模式的な一部断面図を図１４に示すように、積層構造体２０，２５の長さ方向の一端に接した第１接続部３１は、第１構造体２１，２６及び第２構造体２２，２７に対して突起部を有し、積層構造体２０，２５の長さ方向の他端に接した第２接続部３２は、第１構造体２１，２６及び第２構造体２２，２７に対して突起部を有する形態とすることができる。即ち、第１構造体２１，２６あるいは第２構造体２２，２７の上面の長さをＬT、第１構造体２１，２６あるいは第２構造体２２，２７の下面の長さをＬB、第１構造体２１，２６あるいは第２構造体２２，２７の厚さ方向中央部の長さをＬCとしたとき、
ＬT＞ＬC、且つ、ＬB＞ＬC
を満足する。第１構造体２１，２６や第２構造体２２，２７の主面の面方位を、例えば｛１１０｝とすることで、エッチングによって第１構造体２１，２６や第２構造体２２，２７を得るとき、第１構造体２１，２６や第２構造体２２，２７をこのような形状とすることができる。尚、エッチングによって得られる第１構造体２１，２６や第２構造体２２，２７の形状は、第１構造体２１，２６や第２構造体２２，２７の面方位と第１構造体２１，２６や第２構造体２２，２７の延びる方向によって変化する。【００７２】
Ｓｉ−Ｇｅ層は、下層のＳｉ層の上に上層のＳｉ−Ｇｅ層を形成し、酸化処理を行うことで、上層のＳｉ−Ｇｅ層をＳｉＯ2とし、下層のＳｉ層をＳｉ−Ｇｅ層とするプロセスによって得ることもできる。【００７３】
尚、本開示は、以下のような構成を取ることもできる。
［Ａ０１］《ダイオード：第１の態様》
積層構造体、
積層構造体の長さ方向の一端に設けられた第１接続部、及び、
積層構造体の長さ方向の他端に設けられた第２接続部、
を備えており、
積層構造体は、ナノワイヤー構造又はナノシート構造を有する第１構造体、及び、第１構造体を構成する材料とは異なる材料から構成されたナノワイヤー構造又はナノシート構造を有する第２構造体が、厚さ方向に、交互に積層されて成り、
第１接続部は、第１導電型を有し、
第２接続部は、第１導電型とは異なる第２導電型を有し、
少なくとも積層構造体の頂部から側面に亙り、第１接続部及び第２接続部と離間して形成された制御電極部を更に備えており、
第１接続部と制御電極部、又は、第２接続部と制御電極部とは、電気的に接続されているダイオード。
［Ａ０２］積層構造体は、基体の上に設けられている［Ａ０１］に記載のダイオード。
［Ａ０３］制御電極部は、更に、積層構造体の底面に亙り形成されている［Ａ０１］に記載のダイオード。
［Ａ０４］積層構造体は、基体の上方に設けられている［Ａ０３］に記載のダイオード。
［Ａ０５］基体は、シリコン半導体基板又はＳＯＩ基板から成る［Ａ０２］乃至［Ａ０４］のいずれか１項に記載のダイオード。
［Ａ０６］第１接続部及び第２接続部は、基体上に設けられている［Ａ０２］乃至［Ａ０５］のいずれか１項に記載のダイオード。
［Ａ０７］ダイオードが設けられている基体の領域は第２導電型を有し、
第１接続部と制御電極部とは電気的に接続されており、又は、第２接続部と制御電極部とは電気的に接続されている［Ａ０２］乃至［Ａ０６］のいずれか１項に記載のダイオード。
［Ａ０８］第１導電型はｐ型であり、
第２導電型はｎ型である［Ａ０１］乃至［Ａ０７］のいずれか１項に記載のダイオード。
［Ａ０９］第１構造体は、シリコン−ゲルマニウムから成り、
第２構造体は、シリコンから成る［Ａ０１］乃至［Ａ０８］のいずれか１項に記載のダイオード。
［Ａ１０］積層構造体は真性半導体領域を有する［Ａ０１］乃至［Ａ０９］のいずれか１項に記載のダイオード。
［Ａ１１］積層構造体の不純物濃度は１×１０18／ｃｍ3以下である［Ａ０１］乃至［Ａ０９］のいずれか１項に記載のダイオード。
［Ａ１２］第１接続部と対向する制御電極部の側面、及び、第２接続部と対向する制御電極部の側面には、絶縁層が形成されている［Ａ０１］乃至［Ａ１１］のいずれか１項に記載のダイオード。
［Ａ１３］制御電極部は、ＴｉＮ、ＴａＮ、Ａｌ、ＴｉＡｌ又はＷから成る［Ａ０１］乃至［Ａ１２］のいずれか１項に記載のダイオード。
［Ｂ０１］《ダイオード：第２の態様》
積層構造体、
積層構造体の長さ方向の一端に設けられた第１接続部、及び、
積層構造体の長さ方向の他端に設けられた第２接続部、
を備えており、
積層構造体は、ナノワイヤー構造又はナノシート構造を有する第１構造体、及び、第１構造体を構成する材料とは異なる材料から構成されたナノワイヤー構造又はナノシート構造を有する第２構造体が、厚さ方向に、交互に積層されて成り、
第１接続部は、第１導電型を有し、
第２接続部は、第１導電型とは異なる第２導電型を有し、
第１接続部に接する積層構造体の第１の部分は第１導電型を有し、
第２接続部に接する積層構造体の第２の部分は第２導電型を有するダイオード。
［Ｂ０２］積層構造体の第１の部分と積層構造体の第２の部分とは接している［Ｂ０１］に記載のダイオード。
［Ｃ０１］積層構造体の長さ方向の一端に接した第１接続部は、第１構造体及び第２構造体に対して突起部を有し、積層構造体の長さ方向の他端に接した第２接続部は、第１構造体及び第２構造体に対して突起部を有する［Ａ０１］乃至［Ｂ０２］のいずれか１項に記載のダイオード。
［Ｃ０２］第１構造体あるいは第２構造体の上面の長さをＬT、第１構造体あるいは第２構造体の下面の長さをＬB、第１構造体あるいは第２構造体の厚さ方向中央部の長さをＬCとしたとき、
ＬT＞ＬC、且つ、ＬB＞ＬC
を満足する［Ｃ０１］に記載のダイオード。
【符号の説明】
【００７４】
１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ，１１Ｆ，１２・・・ダイオード、２０，２５・・・積層構造体、２１，２１Ａ，２１Ｂ，２６，２６Ｂ・・・第１構造体、２２，２２Ａ，２２Ｂ，２７，２７Ａ，２７Ｂ・・・第２構造体、２３・・・制御電極部、２４・・・絶縁層（サイドウオール）、２５Ａ・・・積層構造体の第１の部分、２５Ｂ・・・積層構造体の第２の部分、３１・・・第１接続部、３２・・・第２接続部、４１，４２・・・電界効果トランジスタ、５０Ａ，５０Ｂ・・・チャネル構造部、５１，５１Ａ，５１Ｂ，５２，５２Ａ，５２Ｂ・・・チャネル部、５３・・・ゲート電極、５４・・・ゲートサイドウオール、５５・・・ゲート絶縁膜、６１，６２・・・ソース／ドレイン領域、７０・・・基体、７１・・・基体におけるｎ+層、７２・・・ＳＯＩ基板、７３・・・ＳＯＩ基板におけるシリコン層、７４・・・ＳＯＩ基板におけるｎ+シリコン層、８１・・・第１半導体層、８２・・・第２半導体層、８３・・・第３半導体層、８４・・・第４半導体層、９１，９２・・・エッチング用レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【国際調査報告】
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