(57)【要約】  プログラマブルロジックデバイスを構成するルックアップテーブル回路１００は、複数のメモリセルからなり、各々が抵抗変化型記憶素子により構成されるメモリセルアレイ１０と、メモリセルアレイ１０に接続され、複数の論理信号の入力に基づいて複数のメモリセルの中から１又は２以上のメモリセルを指定するための単一のセル選択信号又は２以上のセル選択信号をメモリセルアレイ１０に出力する選択回路４０と、メモリセルアレイ１０に接続され、複数のメモリセルのうち、指定されたメモリセルからデータを読み出す読出し回路３０と、を備える。選択回路４０は、読出し回路３０がメモリセルアレイ１０からデータを読み出す経路ＰＡから分離して設けられている。
2020049708.tif 000002
【特許請求の範囲】
【請求項１】
プログラマブルロジックデバイスを構成するルックアップテーブル回路であって、
複数のメモリセルを有し、前記複数のメモリセルの各々が抵抗変化型記憶素子により構成されるメモリセルアレイと、
前記メモリセルアレイに接続され、複数の論理信号の入力に基づいて、前記複数のメモリセルの中から１又は２以上のメモリセルを指定するための単一のセル選択信号又は２以上のセル選択信号を前記メモリセルアレイに出力する選択回路と、
前記メモリセルアレイに接続され、前記複数のメモリセルのうち、前記単一のセル選択信号又は前記２以上のセル選択信号によって指定された１又は２以上のメモリセルからデータを読み出す読出し回路と、を備え、
前記選択回路は、前記読出し回路が前記メモリセルアレイからデータを読み出す経路から分離して設けられている、ルックアップテーブル回路。
【請求項２】
前記選択回路は、
前記複数の論理信号の少なくとも一部の入力により、前記単一のセル選択信号又は前記２以上のセル選択信号を前記メモリセルアレイに出力する２以上の分割選択回路と、
前記２以上の分割選択回路に接続され、制御信号の入力に応じて、前記２以上の分割選択回路のうちの１つを選択して前記単一のセル選択信号を出力させる第１モードと、前記２以上の分割選択回路に前記２以上のセル選択信号をそれぞれ出力させる第２モードとの間で切り替えるモード切替回路と、
を有する、請求項１に記載のルックアップテーブル回路。
【請求項３】
前記読出し回路は、
前記メモリセルアレイに接続され、前記単一のセル選択信号又は前記２以上のセル選択信号によって指定された１又は２以上のメモリセルからデータを読み出す２以上の分割読出し回路を有し、
前記ルックアップテーブル回路は、
前記２以上の分割読出し回路と前記メモリセルアレイとの間に接続され、前記制御信号の入力に応じて、前記２以上の分割読出し回路と前記メモリセルアレイとの間の電気的な接続を切り替えるモードセレクタを更に備える、請求項２に記載のルックアップテーブル回路。
【請求項４】
前記第１モードは、前記読出し回路、前記メモリセルアレイ、及び前記選択回路が、前記複数の論理信号が入力される単一のルックアップテーブル回路として動作するモードであり、
前記第２モードは、前記読出し回路、前記メモリセルアレイ、及び前記選択回路が、前記複数の論理信号の一部が各々に入力される２以上のルックアップテーブル回路として動作するモードであり、
前記第１モードにおいて、
前記選択回路は、前記制御信号の入力と前記複数の論理信号の入力に応じて、前記単一のセル選択信号を前記メモリセルアレイに出力し、
前記モードセレクタは、前記制御信号の入力により、前記２以上の分割読出し回路のうちの１つと前記メモリセルアレイとを電気的に接続させ、
前記２以上の分割読出し回路のうちの１つは、前記複数のメモリセルのうち、前記単一のセル選択信号で指定された１のメモリセルからデータを読み出し、
前記第２モードにおいて、
前記選択回路は、前記制御信号の入力と前記複数の論理信号の一部の入力に応じて、前記２以上のセル選択信号を前記メモリセルアレイに出力し、
前記モードセレクタは、前記制御信号の入力により、前記２以上の分割読出し回路と前記メモリセルアレイとを電気的に接続させ、
前記２以上の分割読出し回路は、前記複数のメモリセルのうち、前記２以上のセル選択信号で指定された２以上のメモリセルからそれぞれデータを読み出す、請求項３に記載のルックアップテーブル回路。
【請求項５】
前記モードセレクタは、
前記制御信号の入力に応じてオンオフ動作をして、前記２以上の分割読出し回路と前記メモリセルアレイとの間の電気的な接続を切り替えるモード選択トランジスタを有し、
前記２以上の分割読出し回路の各々は、
前記モード選択トランジスタと、前記単一のセル選択信号又は前記２以上のセル選択信号によって指定された１又は２以上のメモリセルの各々との合成抵抗により定まる電圧を読み出す、請求項３又は４に記載のルックアップテーブル回路。
【請求項６】
前記複数のメモリセルの各々は、
前記選択回路に接続され、前記選択回路から出力された前記単一のセル選択信号又は前記２以上のセル選択信号の各々に基づいて前記抵抗変化型記憶素子をアクセス対象として選択するためのセル選択トランジスタを更に有し、
前記モード選択トランジスタは、前記セル選択トランジスタよりもゲート幅が長い、請求項５に記載のルックアップテーブル回路。
【請求項７】
前記複数のメモリセルの各々は、
前記選択回路に接続され、前記選択回路から出力された前記単一のセル選択信号又は前記２以上のセル選択信号の各々に基づいて前記抵抗変化型記憶素子をアクセス対象として選択するためのセル選択トランジスタを更に有し、
前記モード選択トランジスタのオン抵抗は、前記セル選択トランジスタのオン抵抗よりも小さい、請求項５に記載のルックアップテーブル回路。
【請求項８】
前記２以上の分割読出し回路の各々は、シングルエンド型のセンスアンプである、請求項３〜７の何れか１項に記載のルックアップテーブル回路。
【請求項９】
前記読出し回路は、シングルエンド型のセンスアンプである、請求項１に記載のルックアップテーブル回路。
【請求項１０】
前記メモリセルアレイに接続され、前記読出し回路による読み出し動作が行われていない間に前記複数のメモリセルを充電する充電回路を更に備える、請求項１〜９の何れか１項に記載のルックアップテーブル回路。
【請求項１１】
前記抵抗変化型記憶素子は磁気トンネル接合素子である、請求項１〜１０の何れか１項に記載のルックアップテーブル回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラマブルロジックデバイスを構成するルックアップテーブル回路に関する。
【背景技術】
【０００２】
プログラマブルロジックデバイスとして、例えば、プログラム可能なゲートアレイを備え、演算機能をプログラム可能とするＦＰＧＡ（Field-Programmable Gate Array）が知られている。不揮発性のＦＰＧＡは、例えば抵抗変化型記憶素子を用いたロジックデバイスの構成をとることによって（例えば、非特許文献１及び非特許文献２参照。）、電源がオフ状態にあっても記憶内容を保持し、待機電力を低減させることができる。【０００３】
ＦＰＧＡを構成するロジックセルは、ルックアップテーブル（ＬＵＴ）から構成されている。図１に、従来のルックアップテーブル回路の一例として、機能分割可能な（fracturable）ルックアップテーブル回路１Ａの構成を示す（非特許文献１参照。）。ルックアップテーブル回路１Ａは、６入力のルックアップテーブル回路であり、メモリセルＭＣ＿０〜ＭＣ＿６３を有するメモリセルアレイ１０と、メモリセルアレイ１０に接続された選択回路４ａと、選択回路４ａに接続され、制御信号ＳＥＬの入力に応じてモード（機能）を切り替えるモードセレクタ２ａと、モードセレクタ２ａに接続され、センスアンプ（sense amplifier：ＳＡ）３ａ及び３ｂを有する読出し回路３と、を備える。【０００４】
選択回路４ａは、６ビットの論理信号の入力に基づいて、メモリセルＭＣ＿０〜ＭＣ＿６３の中から少なくとも１つのメモリセルを選択するための回路であり、ＮＭＯＳタイプのトランジスタがツリー状に６段接続されたマルチプレクサツリーからなる。モードセレクタ２ａは、トランジスタを有しており、制御信号ＳＥＬの入力に応じてトランジスタがオンオフ動作をすることで、センスアンプ３ａ及び３ｂと選択回路４ａとの間の電気的な接続を切り替える。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】R. Zand, A. Roohi, D. Fan and R. F. DeMara, “Energy-Efficient Nonvolatile Reconfigurable Logic using Spin Hall Effect- based Lookup Tables,” IEEE Transactions on Nanotechnology, Vol. 16, No. 1, pp. 32 - 43, January 2017.
【非特許文献２】A. Attaran, H. Salmani, H. Homayoun and H. Mahmoodi, “Dynamic single and Dual Rail spin transfer torque look up tables with enhanced robustness under CMOS and MTJ process variations,” 2016 IEEE 34th International Conference on Computer Design (ICCD), pp. 348 - 351, October 2016.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１に示す従来のルックアップテーブル回路１Ａでは、選択回路４ａが、メモリセルアレイ１０と読出し回路３との間に設けられている。これにより、読出し回路３がメモリセルアレイ１０からデータを読み出すとき（読出しイネーブル信号ＲＥ＝１）、選択回路４ａにおいて多段接続されたトランジスタを経由する必要があるため、電圧降下により読出しマージンが小さくなってしまう。さらに、読出し経路上には、モード切替のためのモードセレクタ２ａも存在するため、メモリセルアレイ１０からデータを読み出すときにモードセレクタ２ａのトランジスタも経由する必要があり、読出しマージンはさらに減少する。これにより、読出し速度の低下も招いてしまう。【０００７】
読出しマージンを向上させるためには、選択回路におけるトランジスタの段数を減らせばよい。そのような回路の一例を図２に示す。図２のルックアップテーブル回路１Ｂは、機能分割可能な６入力のルックアップテーブル回路であって、モードセレクタ２ｂと４つのＬＵＴとを有する。モードセレクタ２ｂは、２ビットの論理信号の入力と制御信号ＳＥＬの入力に応じてモードを切り替える。４つのＬＵＴの各々は、メモリセルＭＣ＿０〜ＭＣ＿１５と、センスアンプ３ｃと、メモリセルＭＣ＿０〜ＭＣ＿１５とセンスアンプ３ｃとの間に接続された選択回路４ｂと、を有する。選択回路４ｂは、ＮＭＯＳタイプのトランジスタがツリー状に４段接続されたマルチプレクサツリーからなり、４ビットの論理信号の入力により、メモリセルＭＣ＿０〜ＭＣ＿１５の中から１つのメモリセルを選択する。【０００８】
このように、論理信号の入力数が少ないＬＵＴを複数組み合わせることにより、多入力のルックアップテーブル回路を提供することができる。図２に示すルックアップテーブル回路１Ｂは、読出し経路上にある選択回路４ｂにおけるトランジスタの段数が、図１に示すルックアップテーブル回路１Ａの選択回路４よりも少ないことから、読出しマージンを改善することができる。一方、ルックアップテーブル回路１Ｂでは、ＬＵＴ毎にセンスアンプ３ｃ等の周辺回路が付随するため、回路規模が大きくなってしまうという課題が生じる。【０００９】
本発明は、上記課題に鑑みてなされたものであり、ルックアップテーブル回路における読出しマージンを確保することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一実施形態に係るルックアップテーブル回路は、プログラマブルロジックデバイスを構成するルックアップテーブル回路であって、複数のメモリセルを有し、前記複数のメモリセルの各々が抵抗変化型記憶素子により構成されるメモリセルアレイと、前記メモリセルアレイに接続され、複数の論理信号の入力に基づいて、前記複数のメモリセルの中から１又は２以上のメモリセルを指定するための単一のセル選択信号又は２以上のセル選択信号を前記メモリセルアレイに出力する選択回路と、前記メモリセルアレイに接続され、前記複数のメモリセルのうち、前記単一のセル選択信号又は前記２以上のセル選択信号によって指定された１又は２以上のメモリセルからデータを読み出す読出し回路と、を備える。前記選択回路は、前記読出し回路がメモリセルアレイからデータを読み出す経路から分離して設けられている。
【発明の効果】
【００１１】
本発明のルックアップテーブル回路によれば、メモリセルを選択するための選択回路が、データを読み出す経路から分離して設けられているため、読出しマージンを確保することができる。
【図面の簡単な説明】
【００１２】
【図１】従来のルックアップテーブル回路の一例を示すブロック図である。
【図２】従来のルックアップテーブル回路の別の例を示すブロック図である。
【図３】本発明の第１実施形態に係るルックアップテーブル回路の構成を示す模式図である。
【図４Ａ】３端子タイプの磁気トンネル接合素子の抵抗値を説明する模式図である。
【図４Ｂ】２端子タイプの磁気トンネル接合素子の抵抗値を説明する模式図である。
【図５】図３に示す書込み回路の構成を示す図ある。
【図６】図３に示す読出し回路の構成を示す図である。
【図７】図３に示す第１実施形態に係る選択回路の構成を示す図である。
【図８】選択回路の出力回路の構成を示す図である。
【図９】第１実施形態に係る選択回路の一例を示す構成図である。
【図１０】本発明の第２実施形態に係るルックアップテーブル回路の構成を示す模式図である。
【図１１】図１０に示す第２実施形態に係る選択回路の構成を示す図である。
【図１２】第２実施形態の第１モード（ＳＥＬ＝１）において構成される単一の６入力ルックアップテーブル回路を示す図である。
【図１３】第２実施形態の第１モードにおいて構成される選択回路を示す図である。
【図１４】第２実施形態の第２モード（ＳＥＬ＝０）において構成される２つの５入力ルックアップテーブル回路を示す図である。
【図１５】第２実施形態の第２モードにおいて構成される選択回路を示す図である。
【図１６】読出しマージンの改善効果を説明するためのグラフである。
【図１７】本発明の第３実施形態に係るルックアップテーブル回路の構成を示す模式図である。
【図１８】図１７に示す第３実施形態に係る選択回路の構成を示す図である。
【図１９】第３実施形態の第１モード（ＳＥＬ＝１）において構成される単一の６入力ルックアップテーブル回路を示す図である。
【図２０】第３実施形態の第１モードにおいて構成される選択回路を示す図である。
【図２１】第３実施形態の第２モード（ＳＥＬ＝０）において構成される４つの４入力ルックアップテーブル回路を示す図である。
【図２２】第３実施形態の第２モードにおいて構成される選択回路を示す図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の実施形態を説明する。
図面全体を通して、同一又は同様の構成要素には同一の符号を付している。
【００１４】
＜第１実施形態＞
図３〜図９を参照し、本発明の第１実施形態に係るルックアップテーブル回路について説明する。
図３に、第１実施形態に係る不揮発性のルックアップテーブル回路１００の構成を示す。ルックアップテーブル回路１００は、プログラマブルロジックデバイスであるＦＰＧＡ（Field-Programmable Gate Array）の基本構成ブロックをなすものであり、メモリセルアレイ１０と、書込み回路２０と、読出し回路３０と、選択回路４０と、を備える。メモリセルアレイ１０は、選択回路４０と書込み回路２０と読出し回路３０とに接続されている。また、図３に示すように、選択回路４０は、読出し回路３０がメモリセルアレイ１０からデータを読み出す経路（読出し経路）ＰＡから分離して設けられている。
【００１５】
メモリセルアレイ１０は、並列に接続されたメモリセルＭＣ＿０〜ＭＣ＿ｎ−１（ｎ＝２ｋ、ｋは正の整数）を有する。各メモリセルＭＣ＿ｉ（ｉ＝０、１、…ｎ−１）は、抵抗変化型記憶素子としての磁気トンネル接合素子（ＭＴＪ素子）１１＿ｉと、読出し回路３０のＭＴＪ素子１１＿ｉへのアクセスを制御するＮＭＯＳタイプのアクセストランジスタ１２＿ｉと、書込み制御用のＮＭＯＳタイプのトランジスタ１３＿ｉと、を有する。ＭＴＪ素子１１＿ｉは、３端子タイプのＭＴＪ素子であり、図４Ａに示すように、１つの読出し端子Ｔ１と２つの書込み端子Ｔ２及びＴ３とを有している。読出し端子Ｔ１はアクセストランジスタ１２＿ｉに接続されている。書込み端子Ｔ２は、書込み回路２０から延びた２つの書込みラインのうちの一方に接続され、書込み端子Ｔ３は、トランジスタ１３＿ｉを介して、２つの書込みラインのうちの他方に接続されている。
【００１６】
書込み端子Ｔ２から書込み端子Ｔ３に向けて書込み電流ＩＷＲ（高抵抗用電流ＩＷＨ）が流れると、ＭＴＪ素子１１＿ｉが高抵抗ＲＨになり、逆に、書込み端子Ｔ３から書込み端子Ｔ２に向けて書込み電流ＩＷＲ（低抵抗用電流ＩＷＬ）が流れると、ＭＴＪ素子１１＿ｉが低抵抗ＲＬになる。例えば、高抵抗ＲＨをデータ「１」（Ｍ＝１）、低抵抗ＲＬをデータ「０」（Ｍ＝０）とすれば、書込み電流ＩＷＲの流れる方向に応じたデータ（０又は１）がＭＴＪ素子１１＿ｉに書き込まれる。一方、読出し端子Ｔ１に読出し電流ＩＲＤが流れると（例えば、端子Ｔ３から流れ出る）、ＭＴＪ素子１１＿ｉの抵抗値（低抵抗ＲＬ、高抵抗ＲＨ）に応じた電圧降下が生じる。この電圧降下を検出することにより、ＭＴＪ素子１１＿ｉに書き込まれたデータ（０又は１）が読出し回路３０によって読み出される。
【００１７】
図４Ａに示す３端子タイプのＭＴＪ素子の代わりに、図４Ｂに示す２端子タイプのＭＴＪ素子を採用してもよい。２端子タイプのＭＴＪ素子は、２つの端子Ｔ１及びＴ２を備えており、端子Ｔ１から端子Ｔ２に向けて書込み電流ＩＷＲ（低抵抗用電流ＩＷＬ）が流れると、ＭＴＪ素子が低抵抗ＲＬになり、逆に、端子Ｔ２から端子Ｔ１に向けて書込み電流ＩＷＲ（高抵抗用電流ＩＷＨ）が流れると、ＭＴＪ素子が高抵抗ＲＨになり、ＭＴＪ素子には、抵抗値（低抵抗ＲＬ、高抵抗ＲＨ）に応じたデータ（０又は１）が書き込まれる。読出し電流ＩＲＤが端子Ｔ１から流れると、ＭＴＪ素子の抵抗値（低抵抗ＲＬ、高抵抗ＲＨ）に応じた電圧降下が生じ、その電圧降下を検出することにより、ＭＴＪ素子に書き込まれたデータ（０又は１）を読み出すことができる。
【００１８】
アクセストランジスタ１２＿ｉは、ＭＴＪ素子１１＿ｉの読出し端子Ｔ１と読出し回路３０の読出し接続端子ＵＥ（図６）との間に接続されている。アクセストランジスタ１２＿０〜１２＿ｎ−１によってアクセストランジスタアレイ１２が構成される。トランジスタ１３＿ｉは、ＭＴＪ素子１１＿ｉの書込み端子Ｔ３と、上述の２つの書込みラインのうちの他方に接続されている。選択回路４０からは、メモリセルＭＣ＿０〜ＭＣ＿ｎ−１にそれぞれに対応した選択信号ラインが延びており、各選択信号ラインは、対応するメモリセルＭＣ＿ｉのアクセストランジスタ１２＿ｉのゲートと、トランジスタ１３＿ｉのゲートとに接続されている。
【００１９】
書込み回路２０から延びた２つの書き込みラインには、それぞれ、書込み制御用のＮＭＯＳタイプのトランジスタ１４ａ及び１４ｂが設けられている。トランジスタ１４ａ及び１４ｂの各々のゲートには書込みイネーブル信号ＷＥが入力される。トランジスタ１４ａ及び１４ｂの各々は、書込みイネーブル信号ＷＥに応じてオン動作し、各書込みラインに書込み電流IＷＲが流れることを許容する。これにより、書込み回路２０によるＭＴＪ素子１１＿ｉに対するデータの書込みが可能となる。
【００２０】
書込み回路２０から延びるトランジスタ１４ｂが設けられた書込みラインは、データの読出し時の電流ラインとして利用されており、当該電流ラインと接地端子との間に読出し制御用のトランジスタ１５が接続されている。トランジスタ１５のゲートには読出しイネーブル信号ＲＥが入力される。トランジスタ１５は、読出しイネーブル信号ＲＥの入力によってオン動作し、各トランジスタ１３＿ｉが接続される電流ラインをグランドレベルにする。これにより、読出し回路３０から出力される読出し電流ＩＲＤが、アクセストランジスタ１２＿ｉ、ＭＴＪ素子１１＿ｉ及びトランジスタ１３＿ｉを流れ得る状態となり、ＭＴＪ素子１１＿ｉからのデータの読出しが可能になる。
【００２１】
選択回路４０は、論理信号の入力に基づいて有効にすべきメモリセルＭＣ＿ｉに対応した選択信号ラインを通してセル選択信号Ｓ＿ｉを出力する。選択回路４０から出力されたセル選択信号Ｓ＿ｉによって、対応するアクセストランジスタ１２＿ｉ及びトランジスタ１３＿ｉがオン状態になり、書込み回路２０によるＭＴＪ素子１１＿ｉへのデータの書込みと、読出し回路３０によるＭＴＪ素子１１＿ｉからのデータの読出しが可能になる。選択回路４０の具体的な構成については後述する。
【００２２】
書込み回路２０は、図５に示すように、第１電流供給回路２３ａと、第２電流供給回路２３ｂと、ＮＯＴゲート２１ａ及び２１ｂと、ＮＯＲゲート２２ａ及び２２ｂと、を有する。第１電流供給回路２３ａでは、ＰＭＯＳタイプのトランジスタ２３１ａと、ＮＭＯＳタイプのトランジスタ２３２ａとが、電源入力端子ＶＤＤ＿ＩＮとグランドとの間に直列接続されている。同様に、第２電流供給回路２３ｂにおいても、ＰＭＯＳタイプのトランジスタ２３１ｂと、ＮＭＯＳタイプのトランジスタ２３２ｂとが、電源入力端子ＶＤＤ＿ＩＮとグランドとの間に直列接続されている。
【００２３】
第１電流供給回路２３ａにおけるトランジスタ２３１ａとトランジスタ２３２ａとの接続点から、トランジスタ１４ａが設けられた書込みラインが端子ＤＯＴを通して延びている。また、第２電流供給回路２３ｂにおけるトランジスタ２３１ｂとトランジスタ２３２ｂとの接続点から、トランジスタ１４ｂが設けられた書込みラインが端子ＤＯＢを通して延びている。
【００２４】
ＮＯＲゲート２２ａ及び２２ｂは、信号ＷＣＫＢが“０”のときにＮＯＴゲートとして有効になる。この状態で、入力端子ＡＢにデータ“１”（Ｈレベル）が入力されると、ＮＯＴゲート２１ａ及び２１ｂを通ったＨレベル信号が更にＮＯＲゲート２２ａによって反転されてＬレベル信号となってトランジスタ２３１ａのゲート及びトランジスタ２３２ａのゲートに入力する。このとき、ＮＯＴゲート２１ａを通ってＬレベルとなった信号が、ＮＯＲゲート２２ｂによって反転されてＨレベル信号となってトランジスタ２３１ｂのゲート及びトランジスタ２３２ｂのゲートに入力する。
【００２５】
これにより、第１電流供給回路２３ａでは、ＰＭＯＳタイプのトランジスタ２３１ａがオン状態になり、ＮＭＯＳタイプのトランジスタ２３２ａがオフ状態になり、第２電流供給回路２３ｂでは、ＰＭＯＳタイプのトランジスタ２３１ｂがオフ状態になり、ＮＭＯＳタイプのトランジスタ２３２ｂがオン状態になる。その結果、第１電流供給回路２３ａから出力された書込み電流ＩＷＲが端子ＤＯＴを通してトランジスタ１４ａが設けられた書込みラインを流れて、端子ＤＯＢを通して第２電流供給回路２３ｂに引き込まれる。これにより、データ“１”が、セル選択信号Ｓ＿ｉによって指定されたメモリセルＭＣ＿ｉに書き込まれる。
【００２６】
一方、入力端子ＡＢにデータ“０”（Ｌレベル）が入力されると、ＮＯＴゲート２１ａ及び２１ｂを通ったＬレベル信号が更にＮＯＲゲート２２ａによって反転されてＨレベル信号となってトランジスタ２３１ａのゲート及びトランジスタ２３２ａのゲートに入力する。このとき、ＮＯＴゲート２１ａを通ってＨレベルとなった信号が、ＮＯＲゲート２２ｂによって反転されてＬレベル信号となってトランジスタ２３１ｂのゲート及びトランジスタ２３２ｂのゲートに入力する。
【００２７】
これにより、第１電流供給回路２３ａでは、ＰＭＯＳタイプのトランジスタ２３１ａがオフ状態になり、ＮＭＯＳタイプのトランジスタ２３２ａがオン状態になり、第２電流供給回路２３ｂでは、ＰＭＯＳタイプのトランジスタ２３１ｂがオン状態になり、ＮＭＯＳタイプのトランジスタ２３２ｂがオフ状態になる。その結果、第２電流供給回路２３ｂから出力された書込み電流ＩＷＲが端子ＤＯＢを通してトランジスタ１４ｂが設けられた書込みラインを流れて、端子ＤＯＴを通して第１電流供給回路２３ａに引き込まれる。これにより、データ“０”が、セル選択信号Ｓ＿ｉによって指定されたメモリセルＭＣ＿ｉに書き込まれる。
【００２８】
読出し回路３０は、シングルエンド型のセンスアンプであり、図６に示すように、抵抗分割部３１と、反転部３２と、ラッチ部３３と、を有する。シングルエンド型のセンスアンプとは、ＭＴＪ素子からの読出し信号（電圧／電流）を直接入力信号として読み出すセンスアンプである。
【００２９】
抵抗分割部３１では、電源入力端子ＶＤＤ＿ＩＮと読出し接続端子ＵＥとの間に、ＰＭＯＳタイプのトランジスタ３１１とＮＭＯＳタイプのトランジスタ３１２とが直列接続されている。トランジスタ３１１は、ゲートがグランドに接続されて常時オン状態となっており、負荷抵抗として機能している。トランジスタ３１２のゲートには、読出しイネーブル信号ＲＥが入力され、トランジスタ３１２は、読出しイネーブル信号ＲＥの入力に応じてオンオフ動作をする。
【００３０】
読出し接続端子ＵＥは、アクセストランジスタ１２＿ｉを介してＭＴＪ素子１１＿ｉの読出し端子Ｔ１に接続されている。このため、トランジスタ３１２がオン状態になると、電源入力端子ＶＤＤ＿ＩＮから、トランジスタ３１１と、トランジスタ３１２と、セル選択信号Ｓ＿ｉによりオン状態なったアクセストランジスタ１２＿ｉとを通して対応するＭＴＪ素子１１＿ｉに読出し電流ＩＲＤが流れる。これにより、ＭＴＪ素子１１＿ｉに書き込まれたデータ（０又は１）に対応した抵抗（低抵抗、高抵抗）と、トランジスタ３１１の負荷抵抗とによって電源電圧ＶＤＤが分圧されて、その分割電圧（以下、「読出し電圧」という）がトランジスタ３１１とトランジスタ３１２との接続点に現れる。トランジスタ３１１の負荷抵抗は、一定であるので、読出し電圧ＶＲＤ（分割電圧）は、ＭＴＪ素子１１＿ｉに書き込まれたデータ（高抵抗、低抵抗）に対応するものとなる。
【００３１】
反転部３２は、反転回路３２１を有する。反転回路３２１には、抵抗分割部３１から、ＭＴＪ素子１１＿ｉに書き込まれたデータ（０：低抵抗、１：高抵抗）に対応した読出し電圧ＶＲＤが入力され、その読出し電圧ＶＲＤが反転回路３２１によって反転増幅されてラッチ部３３に供給される。
【００３２】
ラッチ部３３は、ＮＭＯＳタイプのトランジスタ３３１及びＰＭＯＳタイプのトランジスタ３３２により構成される第１回路と、第１回路に直列接続されたＮＯＴゲート３３５と、ＮＯＴゲート３３６と、ＮＭＯＳタイプのトランジスタ３３３及びＰＭＯＳタイプのトランジスタ３３４により構成される第２回路と、を有する。図６に示すように、ラッチ部３３は、ＮＯＴゲート３３５の出力が、ＮＯＴゲート３３６と第２回路とを介してＮＯＴゲート３３５の入力に帰還される構成となっている。読出しイネーブル信号ＲＥが、ＮＭＯＳタイプのトランジスタ３３１のゲートと、ＰＭＯＳタイプのトランジスタ３３４のゲートに入力され、読出しイネーブル信号ＲＥＢ（ＲＥの反転信号）が、ＰＭＯＳタイプのトランジスタ３３２のゲートと、ＮＭＯＳタイプのトランジスタ３３３のゲートに入力される。
【００３３】
読出しイネーブル信号ＲＥ＝１、読出しイネーブル信号ＲＥＢ＝０のとき、抵抗分割部３１のトランジスタ３１１とトランジスタ３１２との接続点に、ＭＴＪ素子１１＿ｉの抵抗値（低抵抗、高抵抗）、すなわち、ＭＴＪ素子１１＿ｉに書き込まれているデータ（０、１）に応じた読出し電圧ＶＲＤが出現し、その読出し電圧ＶＲＤが反転回路３２１によって反転増幅される。読出しイネーブル信号ＲＥ＝０、読出しイネーブル信号ＲＥＢ＝１になると、反転回路３２１の出力電圧がラッチ部３３に保持され、その保持されたＭＴＪ素子１１＿ｉに書き込まれているデータ（０、１）に応じたレベル（Ｌ、Ｈ）の電圧が出力端子Outから出力される。
【００３４】
ここで、非特許文献１及び非特許文献２では、ＭＴＪ素子からの読出し信号と、参照回路により得られた一定の信号とを比較することによってデータの読出しを行う差動型のセンスアンプを使用した読出し回路が開示されている。一方、第１実施形態の読出し回路３０は、ＭＴＪ素子１１＿ｉから読み出されたデータに対応する電圧を、参照回路を使うことなく直接増幅するシングルエンド型のセンスアンプである。このように、第１実施形態のルックアップテーブル回路１００は、非特許文献１及び非特許文献２のように参照回路を設ける必要がないので、回路規模を抑えることができる。また、選択回路４０が読出し経路ＰＡから分離しているため、メモリセルアレイ１０からデータを読み出す際に選択回路４０を経由する必要がなくなり、ＭＴＪ素子１１＿ｉに書き込まれたデータに対応した高抵抗と低抵抗との差（抵抗差）が小さくても、シングルエンド型のセンスアンプによる読出しに必要な電圧を容易に確保することができる。このように、選択回路４０を読出し経路ＰＡから分離する構成は、シングルエンド型のセンスアンプの読出しマージンの確保に特に効果的である。
【００３５】
図６に示すように、電源入力端子ＶＤＤ＿ＩＮと読出し接続端子ＵＥとの間には、トランジスタ３１１及び３１２の直列回路に並列的にＰＭＯＳタイプのプリチャージトランジスタ３１３（充電回路）が接続されている。プリチャージトランジスタ３１３のゲートには、読出しイネーブル信号ＲＥが入力される。読出しイネーブル信号ＲＥがＬレベル（ＲＥ＝０）のときに、プリチャージトランジスタ３１３がオン状態になって、読出し接続端子ＵＥがＨレベル（電源電圧ＶＤＤ）に維持される。これにより、読出し動作が行われていないとき（ＲＥ＝０）に、読出し接続端子ＵＥに接続されたアクセストランジスタアレイ１２の各アクセストランジスタ１２＿ｉのプリチャージ（充電）が行われる。これにより、各アクセストランジスタ１２＿ｉを介してＭＴＪ素子１１＿ｉからデータの読出しが行われる際の（ＲＥ＝１）の処理速度を改善することができる。
【００３６】
次に、選択回路４０の構成について説明する。
選択回路４０は、ｋビットの論理信号の入力（ｋ個の論理信号の入力；２ｋ＝ｎ）に基づいてメモリセルＭＣ＿ｉを選択するための回路である。具体的に、選択回路４０は、図７に示すように、ツリー状にｋ段接続されたＮＭＯＳタイプのトランジスタＴＲと、反転回路４５＿０〜４５_ｋ−１と、メモリセルＭＣ＿０〜ＭＣ＿ｎ−１にそれぞれ対応した出力回路４４＿０〜４４＿ｎ−１と、を有し、ｋ入力マルチプレクサツリー（k-input MUX tree）を構成する。
【００３７】
出力回路４４＿０〜４４＿ｎ−１の各々は、図８に示すように、ＰＭＯＳタイプのトランジスタ４４１と、反転回路４４２と、を有する。反転回路４４２の入力段は入力端子Ｉに接続され、出力段は出力端子Ｏに接続されている。トランジスタ４４１は、反転回路４４２の入力段と入力端子Ｉと電源との間に接続されている。トランジスタ４４１のゲートはグランドＧＮＤに接続され、トランジスタ４４１は常時オン状態となっている。そのため、通常、電源電圧ＶＤＤにより反転回路４４２の出力段側、すなわち、出力端子Ｏは、Ｌレベルに維持されている。
【００３８】
選択回路４０を構成するトランジスタＴＲのゲートには、入力ポートＸ[０]〜Ｘ[ｋ−１]又は反転回路４５＿０〜４５_ｋ−１の出力段が接続されている。
【００３９】
図９を参照して、選択回路４０の構成及び動作をより詳細に説明する。図９は、選択回路４０の一例としてｋ＝２（ｎ＝４）に対応する構成を示している。
【００４０】
図９に示す選択回路４０は、ＮＭＯＳタイプのトランジスタ４１ａ、４１ｂ、４２ａ、４２ｂ、４３ａ、及び４３ｂと、反転回路４５＿０及び４５＿１と、出力回路４４＿０〜４４＿３と、を有する。
【００４１】
反転回路４５＿０の入力段は入力ポートＸ[０]に接続され、出力段はトランジスタ４３ａ及び４３ｂのゲートに接続される。反転回路４５＿１の入力段は入力ポートＸ[１]に接続され、出力段はトランジスタ４１ｂのゲートに接続されている。トランジスタ４１ａのゲートは入力ポートＸ[１]に接続され、トランジスタ４２ａ及び４２ｂのゲートは入力ポートＸ[０]に接続されている。
【００４２】
トランジスタ４２ａは、トランジスタ４１ａと出力回路４４＿０の入力端子Ｉとの間に接続され、トランジスタ４３ａは、トランジスタ４１ａと出力回路４４＿１の入力端子Ｉとの間に接続され、トランジスタ４２ｂは、トランジスタ４１ｂと出力回路４４＿２の入力端子Ｉとの間に接続され、トランジスタ４３ｂは、トランジスタ４１ｂと出力回路４４＿３の入力端子Ｉとの間に接続されている。
【００４３】
選択回路４０に入力されるアドレス情報としての論理信号は、２ビットで表される。選択回路４０は、以下に示すように、メモリセルＭＣ＿ｉ（ｉ＝０、１、２、３）を指定する２ビットのアドレス情報を、メモリセルＭＣ＿ｉを指定するためのセル選択信号Ｓ＿ｉに変換するデコーダとして機能する。
【００４４】
選択回路４０の動作時に、選択回路４０の入力端子ＩＮにＬレベルのイネーブル信号ＥＮが入力される。この状態で、入力ポートＸ［１］及びＸ[０]に、それぞれ“０”及び“０”が入力されると、トランジスタ４１ｂ、４３ａ及び４３ｂがオン状態になり、残りのトランジスタはオフ状態を維持する。これにより、トランジスタ４１ｂ及び４３ｂを介して、メモリセルＭＣ＿３に対応する出力回路４４＿３の入力端子ＩがＬレベルに引き込まれ、反転回路４４２の出力がＨレベルとなり、出力端子ＯからＨレベルのセル選択信号Ｓ＿３が出力される。
【００４５】
入力ポートＸ［１］及びＸ［０］に、それぞれ“０”及び“１”が入力されると、トランジスタ４１ｂ、４２ａ及び４２ｂがオン状態になり、残りのトランジスタはオフ状態を維持する。これにより、トランジスタ４１ｂ及び４２ｂを介して、メモリセルＭＣ＿２に対応する出力回路４４＿２の入力端子ＩがＬレベルに引き込まれ、反転回路４４２の出力がＨレベルとなり、出力端子ＯからＨレベルのセル選択信号Ｓ＿２が出力される。
【００４６】
入力ポートＸ［１］及びＸ［０］に、それぞれ“１”及び“０”が入力されると、トランジスタ４１ａ、４３ａ及び４３ｂがオン状態になり、残りのトランジスタはオフ状態を維持する。これにより、トランジスタ４１ａ及び４３ａを介して、メモリセルＭＣ＿１に対応した出力回路４４＿１の入力端子ＩがＬレベルに引き込まれ、反転回路４４２の出力がＨレベルとなり、出力端子ＯからＨレベルのセル選択信号Ｓ＿１が出力される。
【００４７】
入力ポートＸ［１］及びＸ［０］に、それぞれ“１”及び“１”が入力されると、トランジスタ４１ａ、４２ａ及び４２ｂがオン状態になり、残りのトランジスタはオフ状態を維持する。これにより、トランジスタ４１ａ及び４２ａを介して、メモリセルＭＣ＿０に対応した出力回路４４＿０の入力端子ＩがＬレベルに引き込まれ、反転回路４４２の出力がＨレベルとなり、出力端子ＯからＨレベルのセル選択信号Ｓ＿０が出力される。
【００４８】
出力回路４４＿ｉ（ｉ＝０、１、２、３）から出力されたＨレベルのセル選択信号Ｓ＿ｉは、ＭＴＪ素子１１＿ｉに対応した選択信号ラインを通して、アクセストランジスタ１２＿ｉのゲートと、トランジスタ１３＿ｉのゲートに供給され、アクセストランジスタ１２＿ｉとトランジスタ１３＿ｉがオン状態になる。これにより、ＭＴＪ素子１１＿ｉに対する、書込み回路２０によるデータの書込み、及び読出し回路３０によるデータの読出しが可能になる。
【００４９】
以上により、第１実施形態のルックアップテーブル回路１００によれば、ツリー状に多段接続された複数のトランジスタを有する選択回路４０が、読出し経路ＰＡから分離して設けられているため、メモリセルアレイ１０からデータを読み出す際に選択回路４０を経由する必要がなくなり、読出し回路３０のセンスアンプのタイプにかかわらず読出しマージンを確保することができる。また、ＭＴＪ素子１１＿ｉに書き込まれたデータに対応した高抵抗と低抵抗との差（抵抗差）が小さくても、シングルエンド型のセンスアンプによる読出しに必要な電圧を容易に確保することができる。よって、選択回路４０を読出し経路ＰＡから分離する構成は、シングルエンド型のセンスアンプの読出しマージンの確保に特に効果的である。また、ルックアップテーブル回路１００は、回路構造をコンパクトにすることができ、遅延時間を改善することができる。
【００５０】
＜第２実施形態＞
次に、図１０〜図１６を参照して、本発明の第２実施形態を説明する。以下の第２実施形態では、第１実施形態と異なる点を説明する。
第２実施形態では、２つのモードを有し、モード間の切り替えにより機能分割可能な（fracturable）ルックアップテーブル回路について説明する。第２実施形態では、論理信号のビット数ｋ＝６、メモリセルの数ｎ＝２ｋ＝６４である例を示す。
【００５１】
図１０に、第２実施形態に係る不揮発性のルックアップテーブル回路２００の構成を示す。ルックアップテーブル回路２００は、メモリセルアレイ１０と、書込み回路２０と、読出し回路５０Ａと、モードセレクタ６０Ａと、選択回路７０Ａと、を備える。メモリセルアレイ１０は、モードセレクタ６０Ａを介して読出し回路５０Ａに接続されるとともに、書込み回路２０と選択回路７０Ａに接続されている。図１０に示すように、選択回路７０Ａは、読出し回路５０Ａがメモリセルアレイ１０からデータを読み出す経路ＰＡから分離して設けられている。
【００５２】
メモリセルＭＣ＿０〜ＭＣ＿３１には、ＰＭＯＳタイプのプリチャージトランジスタ８１（充電回路）が接続され、メモリセルＭＣ＿３２〜ＭＣ＿６３には、ＰＭＯＳタイプのプリチャージトランジスタ８２（充電回路）が接続されている。プリチャージトランジスタ８１及び８２のゲートには、読出しイネーブル信号ＲＥが入力される。読出しイネーブル信号ＲＥがＬレベル（ＲＥ＝０）のときに（すなわち、読出し回路５０Ａによる読み出し動作が行われていない間に）、プリチャージトランジスタ８１及び８２がオン状態になって、メモリセルＭＣ＿ｉが電源電圧ＶＤＤにチャージされる。これにより、ＭＴＪ素子１１＿ｉからデータの読出しが行われる際（ＲＥ＝１）の処理速度を改善することができる。
【００５３】
読出し回路５０Ａは、２つのシングルエンド型のセンスアンプ（ＳＡ）５０ａ及び５０ｂ（分割読出し回路）を有する。２つのセンスアンプ５０ａ及び５０ｂの各々の構成及び効果は、図６に示す読出し回路３０の構成及び効果と同様であるので説明を省略する。
【００５４】
モードセレクタ６０Ａは、制御信号（ＳＥＬ、ＳＥＬＢ）の入力に応じて、メモリセルアレイ１０とセンスアンプ５０ａ及び５０ｂとの電気的な接続を切り替えることで、第１モード（ＳＥＬ＝１）と第２モード（ＳＥＬ＝０）との間を切り替える回路であり、メモリセルアレイ１０に接続されたＮＭＯＳタイプのモード選択トランジスタ６１〜６４を有する。モード選択トランジスタ６１及び６３は、メモリセルＭＣ＿０〜ＭＣ＿３１に接続され、モード選択トランジスタ６２及び６４は、メモリセルＭＣ＿３２〜ＭＣ＿６３に接続されている。モード選択トランジスタ６１、６２及び６４はセンスアンプ５０ｂに接続され、モード選択トランジスタ６３はセンスアンプ５０ａに接続されている。
【００５５】
モード選択トランジスタ６１及び６２のゲートには制御信号ＳＥＬが入力され、モード選択トランジスタ６１及び６２は、制御信号ＳＥＬの入力に応じてオンオフ動作をする。モード選択トランジスタ６３及び６４のゲートには制御信号ＳＥＬＢが入力され、モード選択トランジスタ６３及び６４は、制御信号ＳＥＬＢの入力に応じてオンオフ動作をする。
【００５６】
モード選択トランジスタ６１〜６４は、メモリセルＭＣ＿０〜ＭＣ＿６３全体にまたがって設けることができることから、ＭＴＪ素子１１＿ｉをアクセス対象として選択するためのセル選択トランジスタ（アクセストランジスタ１２＿ｉ及びトランジスタ１３＿ｉ）よりも大きく設計することができる。具体的に、モード選択トランジスタ６１〜６４の各々は、セル選択トランジスタよりもゲート幅が長い。これにより、モード選択トランジスタ６１〜６４の各々のオン抵抗は、セル選択トランジスタのオン抵抗よりも小さい。また、モードセレクタ６０Ａは、メモリセルＭＣ＿０〜ＭＣ＿６３に共通に設けられているので、モード選択トランジスタ６１〜６４の各々のゲート幅を長くしても、面積へのオーバーヘッドは小さい。したがって、モード選択トランジスタ６１〜６４の各々のゲート幅を長くしてオン抵抗を小さくすることで、ＭＴＪ素子１１＿ｉの記憶状態に応じた読出し電圧の差ΔＶＲＤをより大きく確保することができる（後述の図１６参照）。
【００５７】
図１１に、選択回路７０Ａの構成を示す。選択回路７０Ａは、図１１に示すように、５入力マルチプレクサツリー７１及び７２（分割選択回路）と、モード切替回路７３Ａと、ＮＭＯＳタイプのトランジスタ７７及び７８と、反転回路７９と、を有する。
【００５８】
５入力マルチプレクサツリー７１及び７２の各々の構成は、図７に示すｋ入力マルチプレクサツリー（ｋ＝５）と同じであるため、回路構成の説明は省略する。
【００５９】
５入力マルチプレクサツリー７１は、ＮＭＯＳタイプのトランジスタがツリー状に５段接続されており、入力ポートＸ［０］〜Ｘ[４]からの５ビットの論理信号の入力に基づいて、メモリセルＭＣ＿０〜ＭＣ＿３１の中から１つのメモリセルを指定するためのセル選択信号Ｓ＿ｉ（ｉ＝０、…、３１）をメモリセルアレイ１０に出力する。５入力マルチプレクサツリー７２は、５入力マルチプレクサツリー７１と共通の論理信号の入力に基づいて、メモリセルＭＣ＿３２〜ＭＣ＿６３の中から１つのメモリセルを指定するためのセル選択信号Ｓ＿ｉ（ｉ＝３２、…、６３）をメモリセルアレイ１０に出力する。
【００６０】
モード切替回路７３Ａは、制御信号（ＳＥＬ、ＳＥＬＢ）の入力に応じて第１モード（ＳＥＬ＝１）と第２モード（ＳＥＬ＝０）との間で切り替える回路であり、ＮＭＯＳタイプのトランジスタ７４、７５及び７６を有する。トランジスタ７４のゲートには、制御信号ＳＥＬが入力され、トランジスタ７５のゲート及びトランジスタ７６のゲートには、制御信号ＳＥＬＢが入力される。また、トランジスタ７４、７５及び７６には、イネーブル信号ＥＮが入力される。
【００６１】
トランジスタ７７は、５入力マルチプレクサツリー７１に接続され、トランジスタ７７のゲートは入力ポートＸ[５]に接続されている。トランジスタ７８は、５入力マルチプレクサツリー７２に接続され、トランジスタ７８のゲートは、反転回路７９の出力段に接続されている。
【００６２】
反転回路７９は、入力段が入力ポートＸ[５]に接続され、出力段がトランジスタ７８のゲートに接続されている。反転回路７９は、入力ポートＸ［５］から入力する１ビットの論理信号を反転させ、トランジスタ７８のゲートに出力する。
【００６３】
このように、選択回路７０Ａは、入力ポートＸ[０]〜Ｘ[５]からの論理信号の入力に応じてオンオフ動作をするトランジスタ以外に、モード切替のためのトランジスタ７４〜７６を有するため、第１実施形態の選択回路７０よりもトランジスタの段数は増える。しかしながら、これらのトランジスタは、読出し経路ＰＡ上に設けられていないため、読出しマージンには影響せず、遅延時間へのオーバーヘッドは小さい。
【００６４】
次に、ルックアップテーブル回路２００のモード切替について説明する。
【００６５】
まず、第１モード（ＳＥＬ＝１、ＳＥＬＢ＝０）について説明する。
図１２及び図１３に、第１モードにおいてルックアップテーブル回路２００により構成される回路を示す。図１２及び図１３では、ルックアップテーブル回路２００を構成する要素のうち、Ｈレベルの制御信号（ＳＥＬ＝１）により動作する要素のみを示し、Ｌレベルの制御信号（ＳＥＬＢ＝０）により動作しない要素は図示していない。
【００６６】
第１モードでは、図１２に示すように、モードセレクタ６０Ａのモード選択トランジスタ６１及び６２がオン状態となり、メモリセルアレイ１０とセンスアンプ５０ｂが電気的に接続可能となる。また、選択回路７０Ａでは、図１３に示すように、モード切替回路７３Ａのトランジスタ７４がオン状態となる。
【００６７】
選択回路７０Ａにおいて、入力ポートＸ[５]から“１”が入力されたとき、トランジスタ７７はオン状態となり、トランジスタ７８はオフ状態となる。これにより、イネーブル信号ＥＮがトランジスタ７４及び７７を経由して、５入力マルチプレクサツリー７１に出力され、５入力マルチプレクサツリー７１が動作可能となる。そして、５入力マルチプレクサツリー７１から、メモリセルＭＣ＿０〜ＭＣ＿３１のうち１つのメモリセルを指定するためのセル選択信号Ｓ＿ｉが出力される。セル選択信号Ｓ＿ｉで指定されたメモリセルＭＣ＿ｉに書き込まれたデータは、モード選択トランジスタ６１を経由してセンスアンプ５０ｂによって読み出される。センスアンプ５０ｂの読出し電圧ＶＲＤは、セル選択信号Ｓ＿ｉで指定されたメモリセルＭＣ＿ｉに書き込まれたデータに対応した抵抗（高抵抗、低抵抗）と、モード選択トランジスタ６１の抵抗との合成抵抗により定まる。
【００６８】
一方、入力ポートＸ[５]から“０”が入力されたとき、トランジスタ７７はオフ状態となり、トランジスタ７８はオン状態となる。これにより、イネーブル信号ＥＮがトランジスタ７４及び７８を経由して５入力マルチプレクサツリー７２に出力され、５入力マルチプレクサツリー７２が動作可能となる。そして、５入力マルチプレクサツリー７２から、メモリセルＭＣ＿３２〜ＭＣ＿６３のうち１つのメモリセルを指定するためのセル選択信号Ｓ＿ｉが出力される。セル選択信号Ｓ＿ｉで指定された１つのメモリセルＭＣ＿ｉに書き込まれたデータは、モード選択トランジスタ６２を経由してセンスアンプ５０ｂによって読み出される。センスアンプ５０ｂの読出し電圧ＶＲＤは、セル選択信号Ｓ＿ｉで指定されたメモリセルＭＣ＿ｉに書き込まれたデータに対応した抵抗と、モード選択トランジスタ６２の抵抗との合成抵抗により定まる。
【００６９】
このように、第１モードでは、選択回路７０Ａへの６ビットの論理信号の入力に応じて単一のセル選択信号Ｓ＿ｉが出力され、単一のセル選択信号Ｓ＿ｉで指定された１つのメモリセルＭＣ＿ｉに書き込まれたデータが単一のセンスアンプ５０ｂによって読み出され、単一の論理関数の演算結果として出力される。すなわち、第１モードにおいて、選択回路７０Ａは、単一の６４−ｔｏ−１マルチプレクサとして動作し、ルックアップテーブル回路２００は、単一の６入力ルックアップテーブル回路２００ａとして動作する。
【００７０】
次に、第２モード（ＳＥＬＢ＝１、ＳＥＬ＝０）について説明する。
図１４及び図１５に、第２モードにおいてルックアップテーブル回路２００により構成される回路を示す。図１４及び図１５では、ルックアップテーブル回路２００を構成する要素のうち、Ｈレベルの制御信号（ＳＥＬＢ＝１）により動作する要素のみを示し、Ｌレベルの制御信号（ＳＥＬ＝０）により動作しない要素は図示していない。
【００７１】
第２モードでは、図１４に示すように、モードセレクタ６０Ａのモード選択トランジスタ６３及び６４がオン状態となり、センスアンプ５０ａとメモリセルＭＣ＿０〜ＭＣ＿３１が電気的に接続可能となり、センスアンプ５０ｂとメモリセルＭＣ＿３２〜ＭＣ＿６３が電気的に接続可能となる。また、選択回路７０Ａでは、図１５に示すように、モード切替回路７３Ａのトランジスタ７５及び７６がオン状態となる。
【００７２】
イネーブル信号ＥＮは、トランジスタ７５を経由して５入力マルチプレクサツリー７１に出力されるとともに、トランジスタ７６を経由して５入力マルチプレクサツリー７２に出力される。これにより、５入力マルチプレクサツリー７１及び７２の双方が動作可能となる。
【００７３】
５入力マルチプレクサツリー７１からは、メモリセルＭＣ＿０〜ＭＣ＿３１の中から１つのメモリセルを指定するためのセル選択信号Ｓ＿ｉが出力される。セル選択信号Ｓ＿ｉで指定されたメモリセルＭＣ＿ｉに書き込まれたデータは、モード選択トランジスタ６３を経由してセンスアンプ５０ａによって読み出される。センスアンプ５０ａの読出し電圧ＶＲＤは、セル選択信号Ｓ＿ｉで指定されたメモリセルＭＣ＿ｉに書き込まれたデータに対応した抵抗（高抵抗、低抵抗）と、モード選択トランジスタ６３の抵抗との合成抵抗により定まる。
【００７４】
５入力マルチプレクサツリー７２からは、メモリセルＭＣ＿３２〜ＭＣ＿６３の中から１つのメモリセルを指定するためのセル選択信号Ｓ＿ｉが出力される。セル選択信号Ｓ＿ｉで指定されたメモリセルＭＣ＿ｉに書き込まれたデータは、モード選択トランジスタ６４を経由してセンスアンプ５０ｂによって読み出される。センスアンプ５０ｂの読出し電圧ＶＲＤは、セル選択信号Ｓ＿ｉで指定されたメモリセルＭＣ＿ｉに書き込まれたデータに対応した抵抗と、モード選択トランジスタ６４の抵抗との合成抵抗により定まる。
【００７５】
このように、第２モードでは、選択回路７０Ａへの５ビットの論理信号（６ビットの論理信号の一部）の入力に応じて２つのセル選択信号Ｓ＿ｉが出力され、２つのセル選択信号Ｓ＿ｉで指定された２つのメモリセルＭＣ＿ｉに書き込まれたデータが、それぞれ２つのセンスアンプ５０ａ及び５０ｂによって読み出され、２つの論理関数の演算結果として出力される。すなわち、第２モードにおいて、選択回路７０Ａは、２つの３２−ｔｏ−１マルチプレクサとして動作し、ルックアップテーブル回路２００は、２つの５入力ルックアップテーブル回路２００ｂ１及び２００ｂ２として動作する。
【００７６】
次に、第２実施形態による読出しマージンの改善効果について説明する。
図１６に、図１に示す従来の機能分割可能なルックアップテーブル回路１Ａ（「従来」）と、図１０に示す第２実施形態の機能分割可能なルックアップテーブル回路２００（「実施例１」及び「実施例２」）との読出しマージンの比較結果を示す。具体的に、図１６では、読出しマージンを評価するため、抵抗比（％）＝｛（ＲＨ−ＲＬ）／ＲＬ｝×１００（％）に対する読出し電圧の差ΔＶＲＤ（Ｖ）＝ＶＨ−ＶＬのデータプロットを示している。ここで、ＲＨ及びＲＬは、それぞれ、ＭＴＪ素子１１＿ｉの高抵抗値（データ１）及び低抵抗値（データ０）を表しており、図１６ではＲＬ＝１０ｋＯｈｍとして計算した。ＶＨ及びＶＬは、それぞれ、読出し回路５０ＡがＭＴＪ素子１１＿ｉからデータ１及びデータ０を読み出すときの電圧である。
【００７７】
図１６において、「実施例１」は、モードセレクタ６０Ａのモード選択トランジスタ６１〜６４の各々のオン抵抗がセル選択トランジスタ（アクセストランジスタ１２＿ｉ及びトランジスタ１３＿ｉ）のオン抵抗と同じ場合のデータプロットを示し、「実施例２」は、モードセレクタ６０Ａのモード選択トランジスタ６１〜６４の各々のオン抵抗がセル選択トランジスタ（アクセストランジスタ１２＿ｉ及びトランジスタ１３＿ｉ）のオン抵抗よりも小さい場合のデータプロットを示している。
【００７８】
図１６の「実施例１」と「実施例２」とを比較すると、モード選択トランジスタ６１〜６４の各々のオン抵抗が小さくなると、読出しマージンが向上することがわかる。また、「従来」と「実施例１」とを比較すると、モード選択トランジスタ６１〜６４の各々のオン抵抗がセル選択トランジスタのオン抵抗と同じであっても、第２実施形態のルックアップテーブル回路２００は、選択回路７０Ａが読出し経路ＰＡから分離しているため、ＭＴＪ素子１１＿ｉからデータを読み出すときに、選択回路７０Ａにおける多段接続のトランジスタを経由する必要がなく、従来のルックアップテーブル回路１Ａよりも読出しマージンが向上していることがわかる。さらに、図１６において、「従来」と「実施例２」とを比較すると、読出しマージンの改善効果は格段に大きくなり、例えば、抵抗比（％）＝１５０％では、ΔＶＲＤ（Ｖ）が０．３５０から０．５１０に向上しており、読出しマージンが４５．６％向上していることがわかる。
【００７９】
＜第３実施形態＞
次に、図１７〜図２２を参照して、本発明の第３実施形態を説明する。以下の第３実施形態では、主に第２実施形態と異なる点を説明する。
第３実施形態では、機能分割可能な（fracturable）ルックアップテーブル回路であって、モード間の切り替えにより、第２実施形態とは異なる回路を構成可能なルックアップテーブル回路について説明する。第３実施形態においても、第２実施形態と同様、論理信号のビット数ｋ＝６、メモリセルの数ｎ＝２ｋ＝６４である例を示す。
【００８０】
図１７に、第３実施形態に係る不揮発性のルックアップテーブル回路３００の構成を示す。ルックアップテーブル回路３００は、メモリセルアレイ１０と、書込み回路２０と、読出し回路５０Ｂと、モードセレクタ６０Ｂと、選択回路７０Ｂと、を備える。メモリセルアレイ１０は、モードセレクタ６０Ｂを介して読出し回路５０Ｂに接続されるとともに、書込み回路２０と選択回路７０Ｂに接続されている。図１７に示すように、選択回路７０Ｂは、読出し回路５０Ｂがメモリセルアレイ１０からデータを読み出す経路ＰＡから分離して設けられている。
【００８１】
第２実施形態と同様、メモリセルアレイ１０には、ＰＭＯＳタイプのプリチャージトランジスタ８１及び８２（充電回路）が接続されている。
【００８２】
読出し回路５０Ｂは、４つのシングルエンド型のセンスアンプ（ＳＡ）５０ａ〜５０ｄ（分割読出し回路）を有する。４つのセンスアンプ５０ａ〜５０ｄの各々の構成及び効果は、図６に示す読出し回路３０の構成及び効果と同様であるので説明を省略する。
【００８３】
モードセレクタ６０Ｂは、制御信号（ＳＥＬ、ＳＥＬＢ）の入力に応じて、メモリセルアレイ１０とセンスアンプ５０ａ〜５０ｄとの間の電気的な接続を切り替えることで、第１モード（ＳＥＬ＝１）と第２モード（ＳＥＬ＝０）との間を切り替える回路であり、ＮＭＯＳタイプのモード選択トランジスタ６１ａ、６１ｂ、６１ｃ、６１ｄ、６３ａ、６３ｂ、６３ｃ及び６３ｄを有する。
【００８４】
モード選択トランジスタ６１ａ及び６３ａはメモリセルＭＣ＿０〜ＭＣ＿１５に接続され、モード選択トランジスタ６１ｂ及び６３ｂはメモリセルＭＣ＿１６〜ＭＣ＿３１に接続され、モード選択トランジスタ６１ｃ及び６３ｃはメモリセルＭＣ＿３２〜ＭＣ＿４７に接続され、モード選択トランジスタ６１ｄ及び６３ｄはメモリセルＭＣ＿４８〜ＭＣ＿６３に接続されている。
【００８５】
モード選択トランジスタ６１ａ、６１ｂ、６１ｃ、６１ｄ及び６３ｄはセンスアンプ５０ｄに接続され、モード選択トランジスタ６３ａ、６３ｂ及び６３ｃは、それぞれ、センスアンプ５０ａ、５０ｂ及び５０ｃに接続されている。
【００８６】
モード選択トランジスタ６１ａ、６１ｂ、６１ｃ及び６１ｄのゲートには制御信号ＳＥＬが入力され、モード選択トランジスタ６１ａ、６１ｂ、６１ｃ及び６１ｄは、制御信号ＳＥＬの入力に応じてオンオフ動作をする。モード選択トランジスタ６３ａ、６３ｂ、６３ｃ及び６３ｄのゲートには制御信号ＳＥＬＢが入力され、モード選択トランジスタ６３ａ、６３ｂ、６３ｃ及び６３ｄは、制御信号ＳＥＬＢの入力に応じてオンオフ動作をする。
【００８７】
モードセレクタ６０Ｂを構成するモード選択トランジスタ６１ａ、６１ｂ、６１ｃ、６１ｄ、６３ａ、６３ｂ、６３ｃ及び６３ｄは、メモリセルＭＣ＿０〜ＭＣ＿６３全体にまたがって設けることができることから、セル選択トランジスタであるアクセストランジスタ１２＿ｉ及びトランジスタ１３＿ｉよりも大きく設計することができる。具体的に、これらのモード選択トランジスタの各々は、セル選択トランジスタよりもゲート幅が長い。これにより、これらのモード選択トランジスタの各々のオン抵抗は、セル選択トランジスタのオン抵抗よりも小さい。また、モードセレクタ６０Ｂは、メモリセルＭＣ＿０〜ＭＣ＿６３に共通に設けられているので、モード選択トランジスタの各々のゲート幅を長くしても、面積へのオーバーヘッドは小さい。したがって、モード選択トランジスタの各々のゲート幅を長くしてオン抵抗を小さくすることで、ＭＴＪ素子１１＿ｉの記憶状態に応じた読出し電圧の差ΔＶＲＤをより大きく確保することができる。
【００８８】
図１８に、選択回路７０Ｂの構成を示す。選択回路７０Ｂは、図１８に示すように、４入力マルチプレクサツリー７１ａ、７１ｂ、７１ｃ及び７１ｄ（分割選択回路）と、モード切替回路７３Ｂと、ＮＭＯＳタイプのトランジスタ７７ａ、７７ｂ、７７ｃ、７７ｄ、７８ａ及び７８ｂと、を有する。
【００８９】
４入力マルチプレクサツリー７１ａ、７１ｂ、７１ｃ及び７１ｄの各々の構成は、図７に示すｋ入力マルチプレクサツリー（ｋ＝４）と同じであるため、回路構成の説明は省略する。
【００９０】
４入力マルチプレクサツリー７１ａ、７１ｂ、７１ｃ及び７１ｄはいずれも、ＮＭＯＳタイプのトランジスタがツリー状に４段接続された構造を有し、入力ポートＸ［０］〜Ｘ[３]から共通の４ビットの論理信号が入力される。
【００９１】
４入力マルチプレクサツリー７１ａは、論理信号の入力に基づいて、メモリセルＭＣ＿０〜ＭＣ＿１５の中から１つのメモリセルを指定するためのセル選択信号Ｓ＿ｉ（ｉ＝０、…、１５）をメモリセルアレイ１０に出力する。４入力マルチプレクサツリー７１ｂは、論理信号の入力に基づいて、メモリセルＭＣ＿１６〜ＭＣ＿３１の中から１つのメモリセルを指定するためのセル選択信号Ｓ＿ｉ（ｉ＝１６、…、３１）をメモリセルアレイ１０に出力する。４入力マルチプレクサツリー７１ｃは、論理信号の入力に基づいて、メモリセルＭＣ＿３２〜ＭＣ＿４７の中から１つのメモリセルを指定するためのセル選択信号Ｓ＿ｉ（ｉ＝３２、…、４７）をメモリセルアレイ１０に出力する。４入力マルチプレクサツリー７１ｄは、論理信号の入力に基づいて、メモリセルＭＣ＿４８〜ＭＣ＿６３の中から１つのメモリセルを指定するためのセル選択信号Ｓ＿ｉ（ｉ＝４８、…、６３）をメモリセルアレイ１０に出力する。
【００９２】
モード切替回路７３Ｂは、制御信号（ＳＥＬ、ＳＥＬＢ）の入力に応じて第１モード（ＳＥＬ＝１）と第２モード（ＳＥＬ＝０）との間で切り替える回路であり、ＮＭＯＳタイプのトランジスタ７４ａ、７４ｂ、７４ｃ、７４ｄ、７５ａ、７５ｂ、７５ｃ及び７５ｄを有する。
【００９３】
トランジスタ７４ａ及び７５ａは４入力マルチプレクサツリー７１ａに接続され、トランジスタ７４ｂ及び７５ｂは４入力マルチプレクサツリー７１ｂに接続され、トランジスタ７４ｃ及び７５ｃは４入力マルチプレクサツリー７１ｃに接続され、トランジスタ７４ｄ及び７５ｄは４入力マルチプレクサツリー７１ｄに接続されている。トランジスタ７４ａ、７４ｂ、７４ｃ及び７４ｄのゲートには、制御信号ＳＥＬが入力され、トランジスタ７５ａ、７５ｂ、７５ｃ及び７５ｄのゲートには、制御信号ＳＥＬＢが入力される。
【００９４】
トランジスタ７７ａは、トランジスタ７４ａを介して４入力マルチプレクサツリー７１ａに接続されている。トランジスタ７７ｂは、トランジスタ７４ｂを介して４入力マルチプレクサツリー７１ｂに接続されている。トランジスタ７７ｃは、トランジスタ７４ｃを介して４入力マルチプレクサツリー７１ｃに接続されている。トランジスタ７７ｄは、トランジスタ７４ｄを介して４入力マルチプレクサツリー７１ｄに接続されている。
【００９５】
トランジスタ７７ｂ及び７７ｄのゲートは入力ポートＸ[４]に接続されている。入力ポートＸ[４]は、反転回路（図示せず）の入力段に接続されており、当該反転回路の出力段はトランジスタ７７ａ及び７７ｃのゲートに接続されている。以下では、当該反転回路の出力段を入力ポートＸＢ[４]と呼ぶ。
【００９６】
トランジスタ７８ａは、トランジスタ７７ａ及び７４ａを介して４入力マルチプレクサツリー７１ａに接続されるとともに、トランジスタ７７ｂ及び７４ｂを介して４入力マルチプレクサツリー７１ｂに接続されている。トランジスタ７８ｂは、トランジスタ７７ｃ及び７４ｃを介して４入力マルチプレクサツリー７１ｃに接続されるとともに、トランジスタ７７ｄ及び７４ｄを介して４入力マルチプレクサツリー７１ｄに接続されている。
【００９７】
トランジスタ７８ｂのゲートは入力ポートＸ[５]に接続されている。入力ポートＸ[５]は反転回路（図示せず）の入力段に接続されており、当該反転回路の出力段はトランジスタ７８ａのゲートに接続されている。以下では、当該反転回路の出力段を入力ポートＸＢ[５]と呼ぶ。
【００９８】
トランジスタ７５ａ、７５ｂ、７５ｃ、７５ｄ、７８ａ及び７８ｂにはイネーブル信号ＥＮが入力される。
【００９９】
このように、選択回路７０Ｂは、入力ポートＸ[０]〜Ｘ[５]、ＸＢ[４]、及びＸＢ[５]からの論理信号の入力に応じてオンオフ動作をするトランジスタ以外に、モード切替のためのトランジスタ７４ａ、７４ｂ、７４ｃ、７４ｄ、７５ａ、７５ｂ、７５ｃ及び７５ｄを有するため、第１実施形態の選択回路７０よりもトランジスタの段数は増える。しかしながら、これらのトランジスタは、読出し経路ＰＡ上に設けられていないため、読出しマージンには影響せず、遅延時間へのオーバーヘッドは小さい。
【０１００】
次に、ルックアップテーブル回路３００のモード切替について説明する。
【０１０１】
まず、第１モード（ＳＥＬ＝１、ＳＥＬＢ＝０）について説明する。
図１９及び図２０に、第１モードにおいてルックアップテーブル回路３００により構成される回路を示す。図１９及び図２０では、ルックアップテーブル回路３００を構成する要素のうち、Ｈレベルの制御信号（ＳＥＬ＝１）により動作する要素のみを示し、Ｌレベルの制御信号（ＳＥＬＢ＝０）により動作しない要素は図示していない。
【０１０２】
第１モードでは、図１９に示すように、モードセレクタ６０Ｂのモード選択トランジスタ６１ａ、６１ｂ、６１ｃ及び６１ｄがオン状態となり、メモリセルアレイ１０とセンスアンプ５０ｄが電気的に接続可能となる。また、選択回路７０Ｂでは、図２０に示すように、モード切替回路７３Ｂのトランジスタ７４ａ、７４ｂ、７４ｃ及び７４ｄがオン状態となる。
【０１０３】
選択回路７０Ｂにおいて、入力ポートＸ[５]から“１”が入力され、入力ポートＸ［４］から１”が入力されたとき、トランジスタ７８ｂ及び７７ｄがオン状態となり、イネーブル信号ＥＮは、トランジスタ７８ｂ、７７ｄ及び７４ｄを経由して、４入力マルチプレクサツリー７１ｄに出力され、４入力マルチプレクサツリー７１ｄが動作可能となる。そして、４ビットの論理信号の入力に応じて４入力マルチプレクサツリー７１ｄから、メモリセルＭＣ＿４８〜ＭＣ＿６３のうち１つのメモリセルを指定するためのセル選択信号Ｓ＿ｉが出力される。セル選択信号Ｓ＿ｉで指定されたメモリセルＭＣ＿ｉに書き込まれたデータは、モード選択トランジスタ６１ｄを経由してセンスアンプ５０ｄによって読み出される。センスアンプ５０ｄの読出し電圧ＶＲＤは、セル選択信号Ｓ＿ｉで指定されたメモリセルＭＣ＿ｉに書き込まれたデータに対応した抵抗（高抵抗、低抵抗）と、モード選択トランジスタ６１ｄの抵抗との合成抵抗により定まる。
【０１０４】
入力ポートＸ[５]から“１”が入力され、入力ポートＸＢ［４］から１”が入力されたとき、トランジスタ７８ｂ及び７７ｃがオン状態となり、イネーブル信号ＥＮは、トランジスタ７８ｂ、７７ｃ及び７４ｃを経由して、４入力マルチプレクサツリー７１ｃに出力され、４入力マルチプレクサツリー７１ｃが動作可能となる。そして、４ビットの論理信号の入力に応じて４入力マルチプレクサツリー７１ｃから、メモリセルＭＣ＿３２〜ＭＣ＿４７のうち１つのメモリセルを指定するためのセル選択信号Ｓ＿ｉが出力される。セル選択信号Ｓ＿ｉで指定されたメモリセルＭＣ＿ｉに書き込まれたデータは、モード選択トランジスタ６１ｃを経由してセンスアンプ５０ｄによって読み出される。センスアンプ５０ｄの読出し電圧ＶＲＤは、セル選択信号Ｓ＿ｉで指定されたメモリセルＭＣ＿ｉに書き込まれたデータに対応した抵抗と、モード選択トランジスタ６１ｃの抵抗との合成抵抗により定まる。
【０１０５】
入力ポートＸＢ[５]から“１”が入力され、入力ポートＸ［４］から１”が入力されたとき、トランジスタ７８ａ及び７７ｂがオン状態となり、イネーブル信号ＥＮは、トランジスタ７８ａ、７７ｂ及び７４ｂを経由して、４入力マルチプレクサツリー７１ｂに出力され、４入力マルチプレクサツリー７１ｂが動作可能となる。そして、４ビットの論理信号の入力に応じて４入力マルチプレクサツリー７１ｂから、メモリセルＭＣ＿１６〜ＭＣ＿３１のうち１つのメモリセルを指定するためのセル選択信号Ｓ＿ｉが出力される。セル選択信号Ｓ＿ｉで指定されたメモリセルＭＣ＿ｉに書き込まれたデータは、モード選択トランジスタ６１ｂを経由してセンスアンプ５０ｄによって読み出される。センスアンプ５０ｄの読出し電圧ＶＲＤは、セル選択信号Ｓ＿ｉで指定されたメモリセルＭＣ＿ｉに書き込まれたデータに対応した抵抗（高抵抗、低抵抗）と、モード選択トランジスタ６１ｂの抵抗との合成抵抗により定まる。
【０１０６】
入力ポートＸＢ[５]から“１”が入力され、入力ポートＸＢ［４］から１”が入力されたとき、トランジスタ７８ａ及び７７ａがオン状態となり、イネーブル信号ＥＮは、トランジスタ７８ａ、７７ａ及び７４ａを経由して、４入力マルチプレクサツリー７１ａに出力され、４入力マルチプレクサツリー７１ａが動作可能となる。そして、４ビットの論理信号の入力に応じて４入力マルチプレクサツリー７１ａから、メモリセルＭＣ＿０〜ＭＣ＿１５のうち１つのメモリセルを指定するためのセル選択信号Ｓ＿ｉが出力される。セル選択信号Ｓ＿ｉで指定されたメモリセルＭＣ＿ｉに書き込まれたデータは、モード選択トランジスタ６１ａを経由してセンスアンプ５０ｄによって読み出される。センスアンプ５０ｄの読出し電圧ＶＲＤは、セル選択信号Ｓ＿ｉで指定されたメモリセルＭＣ＿ｉに書き込まれたデータに対応した抵抗（高抵抗、低抵抗）と、モード選択トランジスタ６１ａの抵抗との合成抵抗により定まる。
【０１０７】
このように、第１モードでは、選択回路７０Ｂへの６ビットの論理信号の入力に応じて単一のセル選択信号Ｓ＿ｉが出力され、単一のセル選択信号Ｓ＿ｉで指定された１つのメモリセルＭＣ＿ｉに書き込まれたデータが単一のセンスアンプ５０ｄによって読み出され、単一の論理関数の演算結果として出力される。すなわち、第１モードにおいて、選択回路７０Ｂは、単一の６４−ｔｏ−１マルチプレクサとして動作し、ルックアップテーブル回路３００は、単一の６入力ルックアップテーブル回路３００ａとして動作する。
【０１０８】
次に、第２モード（ＳＥＬＢ＝１、ＳＥＬ＝０）について説明する。
図２１及び図２２に、第２モードにおいてルックアップテーブル回路３００により構成される回路を示す。図２１及び図２２では、ルックアップテーブル回路３００を構成する要素のうち、Ｈレベルの制御信号（ＳＥＬＢ＝１）により動作する要素のみを示し、Ｌレベルの制御信号（ＳＥＬ＝０）により動作しない要素は図示していない。
【０１０９】
第２モードでは、図２１に示すように、モードセレクタ６０Ｂのモード選択トランジスタ６３ａ、６３ｂ、６３ｃ及び６３ｄがオン状態となる。これにより、センスアンプ５０ａとメモリセルＭＣ＿０〜ＭＣ＿１５が電気的に接続可能となり、センスアンプ５０ｂとメモリセルＭＣ＿１６〜ＭＣ＿３１が電気的に接続可能となり、センスアンプ５０ｃとメモリセルＭＣ＿３２〜ＭＣ＿４７が電気的に接続可能となり、センスアンプ５０ｄとメモリセルＭＣ＿４８〜ＭＣ＿６３が電気的に接続可能となる。また、選択回路７０Ｂでは、図２２に示すように、モード切替回路７３Ｂのトランジスタ７５ａ、７５ｂ、７５ｃ及び７５ｄがオン状態となる。
【０１１０】
イネーブル信号ＥＮは、トランジスタ７５ａ、７５ｂ、７５ｃ及び７５ｄを経由して、それぞれ、４入力マルチプレクサツリー７１ａ、７１ｂ、７１ｃ及び７１ｄに出力される。これにより、４入力マルチプレクサツリー７１ａ、７１ｂ、７１ｃ及び７１ｄのすべてが動作可能となる。
【０１１１】
４入力マルチプレクサツリー７１ａからは、４ビットの論理信号の入力に応じて、メモリセルＭＣ＿０〜ＭＣ＿１５のうち１つのメモリセルを指定するためのセル選択信号Ｓ＿ｉが出力される。セル選択信号Ｓ＿ｉで指定されたメモリセルＭＣ＿ｉに書き込まれたデータは、モード選択トランジスタ６３ａを経由してセンスアンプ５０ａによって読み出される。センスアンプ５０ａの読出し電圧ＶＲＤは、セル選択信号Ｓ＿ｉで指定されたメモリセルＭＣ＿ｉに書き込まれたデータに対応した抵抗（高抵抗、低抵抗）と、モード選択トランジスタ６３ａの抵抗との合成抵抗により定まる。
【０１１２】
４入力マルチプレクサツリー７１ｂからは、４ビットの論理信号の入力に応じて、メモリセルＭＣ＿１６〜ＭＣ＿３１のうち１つのメモリセルを指定するためのセル選択信号Ｓ＿ｉが出力される。セル選択信号Ｓ＿ｉで指定されたメモリセルＭＣ＿ｉに書き込まれたデータは、モード選択トランジスタ６３ｂを経由してセンスアンプ５０ｂによって読み出される。センスアンプ５０ｂの読出し電圧ＶＲＤは、セル選択信号Ｓ＿ｉで指定されたメモリセルＭＣ＿ｉに書き込まれたデータに対応した抵抗と、モード選択トランジスタ６３ｂの抵抗との合成抵抗により定まる。
【０１１３】
４入力マルチプレクサツリー７１ｃからは、４ビットの論理信号の入力に応じて、メモリセルＭＣ＿３２〜ＭＣ＿４７のうち１つのメモリセルを指定するためのセル選択信号Ｓ＿ｉが出力される。セル選択信号Ｓ＿ｉで指定されたメモリセルＭＣ＿ｉに書き込まれたデータは、モード選択トランジスタ６３ｃを経由してセンスアンプ５０ｃによって読み出される。センスアンプ５０ｃの読出し電圧ＶＲＤは、セル選択信号Ｓ＿ｉで指定されたメモリセルＭＣ＿ｉに書き込まれたデータに対応した抵抗と、モード選択トランジスタ６３ｃの抵抗との合成抵抗により定まる。
【０１１４】
４入力マルチプレクサツリー７１ｄからは、４ビットの論理信号の入力に応じて、メモリセルＭＣ＿４８〜ＭＣ＿６３のうち１つのメモリセルを指定するためのセル選択信号Ｓ＿ｉが出力される。セル選択信号Ｓ＿ｉで指定されたメモリセルＭＣ＿ｉに書き込まれたデータは、モード選択トランジスタ６３ｄを経由してセンスアンプ５０ｄによって読み出される。センスアンプ５０ｄの読出し電圧ＶＲＤは、セル選択信号Ｓ＿ｉで指定されたメモリセルＭＣ＿ｉに書き込まれたデータに対応した抵抗と、モード選択トランジスタ６３ｄの抵抗との合成抵抗により定まる。
【０１１５】
このように、第２モードでは、選択回路７０Ｂへの４ビットの論理信号（６ビットの論理信号の一部）の入力に応じて４つのセル選択信号Ｓ＿ｉが出力され、４つのセル選択信号Ｓ＿ｉで指定された４つのメモリセルＭＣ＿ｉに書き込まれたデータが、それぞれセンスアンプ５０ａ〜５０ｄによって読み出され、４つの論理関数の演算結果として出力される。すなわち、第２モードにおいて、選択回路７０Ｂは、４つの１６−ｔｏ−１マルチプレクサとして動作し、ルックアップテーブル回路３００は、４つの４入力ルックアップテーブル回路３００ｂ１、３００ｂ２、３００ｂ３及び３００ｂ４として動作する。
【０１１６】
以上のように、第３の実施形態に係るルックアップテーブル回路３００においても、第１モードと第２モードとの間の切替により、異なる構成の回路を提供することができる。
【０１１７】
なお、本発明は、上述の実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において種々の変形が可能である。
【０１１８】
例えば、第２及び第３実施形態では、論理信号のビット数が６、メモリセルが６４個である例を示したが、言うまでもなくこれらの値に限定されない。すなわち、論理信号のビット数をｋ、メモリセルの数を２ｋとすると、第１モードでは、単一のｋ入力ルックアップテーブル回路として動作し、第２モードでは、２ｍ個の（ｋ−ｍ）入力ルックアップテーブル回路（ｍは正の整数）として動作する機能分割可能なルックアップテーブル回路を提供することができる。
【０１１９】
また、メモリセルＭＣ＿ｉを構成する抵抗変化型記憶素子はＭＴＪ素子に限定されず、ＭＴＪ素子以外の抵抗変化型記憶素子を採用してもよい。
【符号の説明】
【０１２０】
１０    メモリセルアレイ
１１＿０〜１１＿ｎ−１  ＭＴＪ素子
１２  アクセストランジスタアレイ
１２＿０〜１２＿ｎ−１  アクセストランジスタ  （セル選択トランジスタ）
１３＿０〜１３＿ｎ−１、１４ａ、１４ｂ  トランジスタ
１５  トランジスタ
２０  書込み回路
３０、５０Ａ、５０Ｂ  読出し回路
３１  抵抗分割部
３１２  トランジスタ
３２  反転部
３３  ラッチ部
４０、７０Ａ、７０Ｂ  選択回路
４１ａ、４１ｂ、４２ａ、４２ｂ、４３ａ、４３ｂ、ＴＲ    トランジスタ
５０ａ、５０ｂ、５０ｃ、５０ｄ    センスアンプ  （分割読出し回路）
６０Ａ、６０Ｂ    モードセレクタ
６１、６１ａ、６１ｂ、６１ｃ、６１ｄ、６２、６３、６３ａ、６３ｂ、６３ｃ、６３ｄ、６４    モード選択トランジスタ
７１、７２    ５入力マルチプレクサツリー  （分割選択回路）
７１ａ、７１ｂ、７１ｃ、７１ｄ    ４入力マルチプレクサツリー  （分割選択回路）
７３Ａ、７３Ｂ    モード切替回路
８１、８２、３１３    プリチャージトランジスタ  （充電回路）
１００、２００、３００    ルックアップテーブル回路
２００ａ、３００ａ    ６入力ルックアップテーブル回路
２００ｂ１、２００ｂ２    ５入力ルックアップテーブル回路
３００ｂ１、３００ｂ２、３００ｂ３、３００ｂ４    ４入力ルックアップテーブル回路
ＭＣ＿１〜ＭＣ＿ｎ−１    メモリセル
経路    ＰＡ
Ｓ＿１〜Ｓ＿ｎ−１    セル選択信号
ＳＥＬ、ＳＥＬＢ    制御信号
【図１】
2020049708.tif 000003
【図２】
2020049708.tif 000004
【図３】
2020049708.tif 000005
【図４Ａ】
2020049708.tif 000006
【図４Ｂ】
2020049708.tif 000007
【図５】
2020049708.tif 000008
【図６】
2020049708.tif 000009
【図７】
2020049708.tif 000010
【図８】
2020049708.tif 000011
【図９】
2020049708.tif 000012
【図１０】
2020049708.tif 000013
【図１１】
2020049708.tif 000014
【図１２】
2020049708.tif 000015
【図１３】
2020049708.tif 000016
【図１４】
2020049708.tif 000017
【図１５】
2020049708.tif 000018
【図１６】
2020049708.tif 000019
【図１７】
2020049708.tif 000020
【図１８】
2020049708.tif 000021
【図１９】
2020049708.tif 000022
【図２０】
2020049708.tif 000023
【図２１】
2020049708.tif 000024
【図２２】
2020049708.tif 000025
【手続補正書】
【提出日】平成31年2月14日(2019.2.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
プログラマブルロジックデバイスを構成するルックアップテーブル回路であって、
複数のメモリセルを有し、前記複数のメモリセルの各々が抵抗変化型記憶素子により構成されるメモリセルアレイと、
前記メモリセルアレイに接続された選択回路であって、ツリー状に多段接続された複数のトランジスタを有し、複数の論理信号の入力に基づいて、前記複数のトランジスタがオンオフ動作をすることにより、前記複数のメモリセルの中から１又は２以上のメモリセルを指定するための単一のセル選択信号又は２以上のセル選択信号を前記メモリセルアレイに出力する選択回路と、
前記メモリセルアレイに接続され、前記複数のメモリセルのうち、前記単一のセル選択信号又は前記２以上のセル選択信号によって指定された１又は２以上のメモリセルからデータを読み出す読出し回路と、を備え、
前記選択回路は、前記読出し回路が前記メモリセルアレイからデータを読み出す経路から分離して設けられている、ルックアップテーブル回路。
【請求項２】
プログラマブルロジックデバイスを構成するルックアップテーブル回路であって、
複数のメモリセルを有し、前記複数のメモリセルの各々が抵抗変化型記憶素子により構成されるメモリセルアレイと、
前記メモリセルアレイに接続され、複数の論理信号の入力に基づいて、前記複数のメモリセルの中から１又は２以上のメモリセルを指定するための単一のセル選択信号又は２以上のセル選択信号を前記メモリセルアレイに出力する選択回路と、
前記メモリセルアレイに接続され、前記複数のメモリセルのうち、前記単一のセル選択信号又は前記２以上のセル選択信号によって指定された１又は２以上のメモリセルからデータを読み出す読出し回路と、を備え、
前記選択回路は、前記読出し回路が前記メモリセルアレイからデータを読み出す経路から分離して設けられており、
前記選択回路は、
前記複数の論理信号の少なくとも一部の入力により、前記単一のセル選択信号又は前記２以上のセル選択信号を前記メモリセルアレイに出力する２以上の分割選択回路と、
前記２以上の分割選択回路に接続され、制御信号の入力に応じて、前記２以上の分割選択回路のうちの１つを選択して前記単一のセル選択信号を出力させる第１モードと、前記２以上の分割選択回路に前記２以上のセル選択信号をそれぞれ出力させる第２モードとの間で切り替えるモード切替回路と、
を有する、ルックアップテーブル回路。
【請求項３】
前記読出し回路は、
前記メモリセルアレイに接続され、前記単一のセル選択信号又は前記２以上のセル選択信号によって指定された１又は２以上のメモリセルからデータを読み出す２以上の分割読出し回路を有し、
前記ルックアップテーブル回路は、
前記２以上の分割読出し回路と前記メモリセルアレイとの間に接続され、前記制御信号の入力に応じて、前記２以上の分割読出し回路と前記メモリセルアレイとの間の電気的な接続を切り替えるモードセレクタを更に備える、請求項２に記載のルックアップテーブル回路。
【請求項４】
前記第１モードは、前記読出し回路、前記メモリセルアレイ、及び前記選択回路が、前記複数の論理信号が入力される単一のルックアップテーブル回路として動作するモードであり、
前記第２モードは、前記読出し回路、前記メモリセルアレイ、及び前記選択回路が、前記複数の論理信号の一部が各々に入力される２以上のルックアップテーブル回路として動作するモードであり、
前記第１モードにおいて、
前記選択回路は、前記制御信号の入力と前記複数の論理信号の入力に応じて、前記単一のセル選択信号を前記メモリセルアレイに出力し、
前記モードセレクタは、前記制御信号の入力により、前記２以上の分割読出し回路のうちの１つと前記メモリセルアレイとを電気的に接続させ、
前記２以上の分割読出し回路のうちの１つは、前記複数のメモリセルのうち、前記単一のセル選択信号で指定された１のメモリセルからデータを読み出し、
前記第２モードにおいて、
前記選択回路は、前記制御信号の入力と前記複数の論理信号の一部の入力に応じて、前記２以上のセル選択信号を前記メモリセルアレイに出力し、
前記モードセレクタは、前記制御信号の入力により、前記２以上の分割読出し回路と前記メモリセルアレイとを電気的に接続させ、
前記２以上の分割読出し回路は、前記複数のメモリセルのうち、前記２以上のセル選択信号で指定された２以上のメモリセルからそれぞれデータを読み出す、請求項３に記載のルックアップテーブル回路。
【請求項５】
前記モードセレクタは、
前記制御信号の入力に応じてオンオフ動作をして、前記２以上の分割読出し回路と前記メモリセルアレイとの間の電気的な接続を切り替えるモード選択トランジスタを有し、
前記２以上の分割読出し回路の各々は、
前記モード選択トランジスタと、前記単一のセル選択信号又は前記２以上のセル選択信号によって指定された１又は２以上のメモリセルの各々との合成抵抗により定まる電圧を読み出す、請求項３又は４に記載のルックアップテーブル回路。
【請求項６】
前記複数のメモリセルの各々は、
前記選択回路に接続され、前記選択回路から出力された前記単一のセル選択信号又は前記２以上のセル選択信号の各々に基づいて前記抵抗変化型記憶素子をアクセス対象として選択するためのセル選択トランジスタを更に有し、
前記モード選択トランジスタは、前記セル選択トランジスタよりもゲート幅が長い、請求項５に記載のルックアップテーブル回路。
【請求項７】
前記複数のメモリセルの各々は、
前記選択回路に接続され、前記選択回路から出力された前記単一のセル選択信号又は前記２以上のセル選択信号の各々に基づいて前記抵抗変化型記憶素子をアクセス対象として選択するためのセル選択トランジスタを更に有し、
前記モード選択トランジスタのオン抵抗は、前記セル選択トランジスタのオン抵抗よりも小さい、請求項５に記載のルックアップテーブル回路。
【請求項８】
前記２以上の分割読出し回路の各々は、シングルエンド型のセンスアンプである、請求項３〜７の何れか１項に記載のルックアップテーブル回路。
【請求項９】
前記読出し回路は、シングルエンド型のセンスアンプである、請求項１に記載のルックアップテーブル回路。
【請求項１０】
前記メモリセルアレイに接続され、前記読出し回路による読み出し動作が行われていない間に前記複数のメモリセルを充電する充電回路を更に備える、請求項１又は９に記載のルックアップテーブル回路。
【請求項１１】
前記抵抗変化型記憶素子は磁気トンネル接合素子である、請求項１、９及び１０の何れか１項に記載のルックアップテーブル回路。
【請求項１２】
前記メモリセルアレイに接続され、前記読出し回路による読み出し動作が行われていない間に前記複数のメモリセルを充電する充電回路を更に備える、請求項２〜８の何れか１項に記載のルックアップテーブル回路。
【請求項１３】
前記抵抗変化型記憶素子は磁気トンネル接合素子である、請求項２〜８及び１２の何れか１項に記載のルックアップテーブル回路。
【国際調査報告】
2020049708.tif 000026
2020049708.tif 000027
2020049708.tif 000028
2020049708.tif 000029