(57)【要約】  本開示の一実施形態のスイッチ素子は、第１電極と、第１電極と対向配置された第２電極と、セレン（Ｓｅ）と、ゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）のうちの少なくとも１種と、ホウ素（Ｂ）と、炭素（Ｃ）と、ガリウム（Ｇａ）と、ヒ素（Ａｓ）とを含むと共に、第１電極と第２電極との間に設けられたスイッチ層とを備える。
2019167538.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と、
前記第１電極と対向配置された第２電極と、
セレン（Ｓｅ）と、ゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）のうちの少なくとも１種と、ホウ素（Ｂ）と、炭素（Ｃ）と、ガリウム（Ｇａ）と、ヒ素（Ａｓ）とを含むと共に、前記第１電極と前記第２電極との間に設けられたスイッチ層と
を備えたスイッチ素子。
【請求項２】
前記スイッチ層は、前記炭素（Ｃ）、ホウ素（Ｂ）、ゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）を、前記炭素（Ｃ）とホウ素（Ｂ）とゲルマニウム（Ｇｅ）またはケイ素（Ｓｉ）あるいはゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）とを１５原子％以上３５原子％以下、且つ、前記炭素（Ｃ）とホウ素（Ｂ）とを合わせて５原子％以上２０原子％以下、且つ、前記炭素（Ｃ）とホウ素（Ｂ）との合計に対する前記炭素（Ｃ）の比が０以上０．２以下の範囲で含み、
前記ガリウム（Ｇｅ）を２原子以上１０原子％以下の範囲で含み、
前記ヒ素（Ａｓ）およびセレン（Ｓｅ）を、前記ヒ素（Ａｓ）とセレン（Ｓｅ）とを６０原子％以上８０原子％以下、且つ、前記ヒ素（Ａｓ）を２０原子％以上４０原子％以下、且つ、前記セレン（Ｓｅ）を３０原子％以上５０原子％以下の範囲で含む、請求項１に記載のスイッチ素子。
【請求項３】
前記スイッチ層は、さらに窒素（Ｎ）を含む、請求項１に記載のスイッチ素子。
【請求項４】
前記窒素（Ｎ）は、前記スイッチ層を構成する全元素のうちの３０原子％以下の範囲で含有されている、請求項３に記載のスイッチ素子。
【請求項５】
前記スイッチ層の膜厚は３ｎｍ以上３０ｎｍ以下である、請求項１に記載のスイッチ素子。
【請求項６】
前記スイッチ層の膜厚は１０ｎｍ以上２０ｎｍ以下である、請求項１に記載のスイッチ素子。
【請求項７】
前記スイッチ層と前記第１電極および前記第２電極の少なくとも一方との間に、さらに炭素（Ｃ）からなる層あるいは炭素（Ｃ）を含む層を有する、請求項１に記載のスイッチ素子。
【請求項８】
前記スイッチ層は、非晶質相と結晶相との相変化を伴うことなく、印加電圧を所定の閾値電圧以上とすることにより低抵抗状態に、前記閾値電圧より低い電圧印可時は高抵抗状態である、請求項１に記載のスイッチ素子。
【請求項９】
１または複数のメモリセルを備え、
前記複数のメモリセルは、それぞれ、メモリ素子および前記メモリ素子に直接接続されたスイッチ素子を含み、
前記スイッチ素子は、
第１電極と、
前記第１電極と対向配置された第２電極と、
セレン（Ｓｅ）と、ゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）のうちの少なくとも１種と、ホウ素（Ｂ）と、炭素（Ｃ）と、ガリウム（Ｇａ）と、ヒ素（Ａｓ）とを含むと共に、前記第１電極と前記第２電極との間に設けられたスイッチ層と
を有する記憶装置。
【請求項１０】
前記１または複数のメモリセルは、一の方向に延伸する一または複数の第１配線と、他の方向に延伸すると共に、前記第１配線と交差する１または複数の第２配線と、前記第１配線と前記第２配線との交点に配置されている、請求項９に記載の記憶装置。
【請求項１１】
前記メモリ素子は、相変化メモリ素子、抵抗変化メモリ素子および磁気抵抗メモリ素子のいずれかである、請求項９に記載の記憶装置。
【請求項１２】
前記複数のメモリセルは、２つ以上積層されている、請求項９に記載の記憶装置。
【請求項１３】
プロセッサを含むホストコンピュータと、
複数のメモリセルを含むメモリセルアレイによって構成されたメモリと、
前記ホストコンピュータからのコマンドに従って前記メモリに対してリクエスト制御を行うメモリコントローラとを備え、
前記複数のメモリセルは、それぞれ、メモリ素子および前記メモリ素子に直接接続されたスイッチ素子を含み、
前記スイッチ素子は、
第１電極と、
前記第１電極と対向配置された第２電極と、
セレン（Ｓｅ）と、ゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）のうちの少なくとも１種と、ホウ素（Ｂ）と、炭素（Ｃ）と、ガリウム（Ｇａ）と、ヒ素（Ａｓ）とを含むと共に、前記第１電極と前記第２電極との間に設けられたスイッチ層と
を有するメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電極間にカルコゲナイド層を有するスイッチ素子およびこれを備えた記憶装置ならびにメモリシステムに関する。
【背景技術】
【０００２】
近年、ＲｅＲＡＭ（Resistance Random Access Memory)やＰＲＡＭ（Phase-Change Random Access Memory）（登録商標）等の抵抗変化型メモリに代表されるデータストレージ用の不揮発性メモリの大容量化が求められている。しかし、現行のアクセストランジスタを用いた抵抗変化型メモリでは、単位セルあたりのフロア面積が大きくなる。このため、例えばＮＡＮＤ型等のフラッシュメモリと比較すると、同じ設計ルールを用いて微細化しても大容量化が容易ではなかった。これに対して、交差する配線間の交点（クロスポイント）にメモリ素子を配置する、所謂クロスポイントアレイ構造を用いた場合には、単位セルあたりのフロア面積が小さくなり、大容量化を実現することが可能となる。【０００３】
クロスポイント型のメモリセルには、メモリ素子のほかにセル選択用の選択素子（スイッチ素子）が設けられる。スイッチ素子としては、例えばＰＮダイオードやアバランシェダイオードあるいは金属酸化物を用いて構成されたスイッチ素子が挙げられる（例えば、非特許文献１，２参照）。また、その他に、例えばカルコゲナイド材料を用いたスイッチ素子（オボニック閾値スイッチ（ＯＴＳ；Ovonic Threshold Switch）素子）が挙げられる（例えば、特許文献１，２および非特許文献３参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−８６５２６号公報
【特許文献２】特開２０１０−１５７３１６号公報
【非特許文献】
【０００５】
【非特許文献１】Ｊｉｕｎ−Ｊｉａ  Ｈｕａｎｇ他，2011 IEEE IEDM11-733〜736
【非特許文献２】Ｗｏｏｔａｅ  Ｌｅｅ他，2012 IEEE VLSI Technology symposium p.37〜38
【非特許文献３】Ｍｙｏｕｎｇ−Ｊａｅ  Ｌｅｅ他，2012 IEEE IEDM 2.6.1〜2.6.4
【発明の概要】
【０００６】
ところで、セレン（Ｓｅ）を用いたスイッチ素子では、Ｔｅ等の他のカルコゲン元素を用いた場合と比較してリーク電流が低いという利点がある一方、耐熱性の改善が求められている。
【０００７】
耐熱性を向上させることが可能なスイッチ素子およびこれを備えた記憶装置ならびにメモリシステムを提供することが望ましい。
【０００８】
本開示の一実施形態のスイッチ素子は、第１電極と、第１電極と対向配置された第２電極と、セレン（Ｓｅ）と、ゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）のうちの少なくとも１種と、ホウ素（Ｂ）と、炭素（Ｃ）と、ガリウム（Ｇａ）と、ヒ素（Ａｓ）とを含み、第１電極と第２電極との間に設けられたスイッチ層とを備えたものである。
【０００９】
本開示の一実施形態の記憶装置は、複数のメモリセルを備えたものであり、各メモリセルは、メモリ素子およびメモリ素子に直接接続された上記本開示の一実施形態のスイッチ素子を含む。
【００１０】
本開示の一実施形態のメモリシステムは、プロセッサを含むホストコンピュータと、複数のメモリセルを含むメモリセルアレイによって構成されたメモリと、ホストコンピュータからのコマンドに従ってメモリに対してリクエスト制御を行うメモリコントローラとを備えたものであり、複数のメモリセルは、それぞれ、メモリ素子およびメモリ素子に直接接続された上記本開示の一実施形態のスイッチ素子を含む。
【００１１】
本開示の一実施形態のスイッチ素子および一実施形態の記憶装置ならびに一実施形態のメモリシステムでは、スイッチ層を、セレン（Ｓｅ）と、ゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）のうちの少なくとも１種と、ホウ素（Ｂ）と、炭素（Ｃ）と、ガリウム（Ｇａ）と、ヒ素（Ａｓ）とを含んで構成するようにした。これにより、製造プロセス中の熱負荷によるスイッチ層の変質を低減することが可能となる。
【００１２】
本開示の一実施形態のスイッチ素子および一実施形態の記憶装置ならびに一実施形態のメモリシステムによれば、セレン（Ｓｅ）と、ゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）のうちの少なくとも１種と、ホウ素（Ｂ）と、炭素（Ｃ）と、ガリウム（Ｇａ）と、ヒ素（Ａｓ）とを用いてスイッチ層を形成するようにしたので、製造プロセス中の熱負荷によるスイッチ層の変質が低減される。よって、セレン（Ｓｅ）を用いたスイッチ素子の耐熱性を向上させることが可能となる。
【００１３】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
【図面の簡単な説明】
【００１４】
【図１】本開示の一実施の形態に係るスイッチ素子の構成の一例を表す断面図である。
【図２】本開示の一実施の形態に係るスイッチ素子の構成の他の例を表す断面図である。
【図３】本開示の一実施の形態に係るスイッチ素子の構成の他の例を表す断面図である。
【図４】本開示の一実施の形態に係るスイッチ素子の構成の他の例を表す断面図である。
【図５】本開示の一実施の形態に係るメモリセルアレイの概略構成の一例を表す図である。
【図６】図５に示したメモリセルの構成の一例を表す断面図である。
【図７】図５に示したメモリセルの構成の他の例を表す断面図である。
【図８】図５に示したメモリセルの構成の他の例を表す断面図である。
【図９】本開示の変形例１におけるメモリセルアレイの概略構成を表す図である。
【図１０】本開示の変形例２におけるメモリセルアレイの概略構成の一例を表す図である。
【図１１】本開示の変形例２におけるメモリセルアレイの概略構成の他の例を表す図である。
【図１２】本開示の変形例２におけるメモリセルアレイの概略構成の他の例を表す図である。
【図１３】本開示の変形例２におけるメモリセルアレイの概略構成の他の例を表す図である。
【図１４】本開示のメモリシステムを備えたデータ記憶システムの構成を表すブロック図である。
【図１５】実験例１−１の３２０℃２時間の熱処理後のＩＶ特性図である。
【図１６】実験例１−１の４００℃１時間の熱処理後のＩＶ特性図である。
【図１７】実験例１−８のＩＶ特性図である。
【図１８】実験例１−９のＩＶ特性図である。
【図１９】実験例１−４の正負の電圧での動作例を表す特性図である。
【図２０】スイッチ層を構成する元素の組成範囲を表す図である。
【発明を実施するための形態】
【００１５】
以下、本開示における実施の形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比等についても、それらに限定されるものではない。なお、説明する順序は、下記の通りである。
１．実施の形態
（スイッチ層を、セレン（Ｓｅ）と、ゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）のうちの少なくとも１種と、ホウ素（Ｂ）と、炭素（Ｃ）と、ガリウム（Ｇａ）と、ヒ素（Ａｓ）を含んで構成した例）
１−１．スイッチ素子の構成
１−２．メモリセルアレイの構成
１−３．作用・効果
２．変形例
２−１．変形例１（平面構造を有するメモリセルアレイの他の例）
２−２．変形例２（３次元構造を有するメモリセルアレイの例）
３．適用例（データ記憶システム）
４．実施例
【００１６】
＜１．実施の形態＞
（１−１．スイッチ素子の構成）
図１は、本開示の一実施の形態に係るスイッチ素子（スイッチ素子２０Ａ）の断面構成の一例を表したものである。このスイッチ素子２０Ａは、例えば、図５に示した、所謂クロスポイントアレイ構造を有するメモリセルアレイ１において複数配設されたうちの任意の記憶素子（メモリ素子３０；図５）を選択的に動作させるためのものである。スイッチ素子２０Ａ（スイッチ素子２０；図５）は、メモリ素子３０（具体的にはメモリ層３１）に直列に接続されており、下部電極２１（第１電極）、スイッチ層２２および上部電極２３（第２電極）をこの順に有するものである。
【００１７】
下部電極２１は、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），窒化チタン（ＴｉＮ）、銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）、窒化タンタル（ＴａＮ）およびシリサイド等により構成されている。下部電極２１がＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合にはＣｕ等よりなる下部電極２１の表面を、Ｗ，ＷＮ，窒化チタン（ＴｉＮ），ＴａＮ等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。
【００１８】
スイッチ層２２は、印加電圧を所定の閾値電圧（スイッチング閾値電圧）以上に上げることにより低抵抗状態に変化し、印加電圧を上記の閾値電圧（スイッチング閾値電圧）より低い電圧に下げることにより高抵抗状態に変化するものである。即ち、スイッチ層２２は負性微分抵抗特性を有するものであり、スイッチ素子２０Ａに印加される電圧が所定の閾値電圧（スイッチング閾値電圧）を超えたときに、電流を数桁倍流すようになるものである。また、スイッチ層２２は、図示しない電源回路（パルス印加手段）から下部電極２１および上部電極２３を介した電圧パルスあるいは電流パルスの印加によらず、スイッチ層２２のアモルファス構造が安定して維持されるものである。なお、スイッチ層２２は、電圧印加によるイオンの移動によって形成される伝導パスが印加電圧消去後にも維持される等のメモリ動作をしない。
【００１９】
本実施の形態のスイッチ層２２は、周期律表第１６族のカルコゲン元素の中でも特にセレン（Ｓｅ）を含んで構成されている。ＯＴＳ（Ovonic Threshold Switch）現象を有するスイッチ素子２０では、スイッチングのための電圧バイアスを印加してもスイッチ層２２はアモルファス構造を安定して維持することが必要であり、アモルファス構造が安定であるほど、安定してＯＴＳ現象を生じさせることができる。スイッチ層２２は、セレン（Ｓｅ）のほかに、ホウ素（Ｂ）および炭素（Ｃ）を含んで構成されている。また、スイッチ層２２は、さらに、炭素（Ｃ）と同じ周期律表第１４族の元素であるケイ素（Ｓｉ）およびゲルマニウム（Ｇｅ）のうちの少なくとも１種を含んで構成されている。スイッチ層は、さらに、ホウ素（Ｂ）と同じ周期律表第１３族の元素であるガリウム（Ｇａ）を含んで構成されている。スイッチ層は、さらに、ヒ素（Ａｓ）を含んで構成されている。
【００２０】
比較的原子半径の大きな元素に比較的原子半径の小さな元素が添加されると、構成元素の原子半径の差が大きくなり、結晶構造を形成することが容易ではなくなり、アモルファス構造が安定化しやすくなる。よって、スイッチ層２２のように、原子半径の比較的大きなセレン（Ｓｅ）を含む層内に比較的原子半径の小さなホウ素（Ｂ）等の元素が添加されている場合には、層内には原子半径の異なる複数の元素が存在することとなり、アモルファス構造が安定化する。
【００２１】
ホウ素（Ｂ）は、半金属のなかでも単体でも導電性が低いので、スイッチ層２２内にホウ素（Ｂ）が含まれることにより、スイッチ層２２の抵抗値が高くなる。また、ホウ素（Ｂ）は、元素単体でも融点が高く、その化合物の融点も高い。よって、ホウ素（Ｂ）を添加することによりスイッチ層２２の耐熱性が向上する。更に、ホウ素（Ｂ）は、セレン（Ｓｅ）と比較して原子半径が小さい。よって、アモルファス構造内で原子半径の異なる複数の元素が存在することになり、スイッチ層２２のアモルファス構造が安定化し、ＯＴＳ現象が安定して発現する。
【００２２】
炭素（Ｃ）は、グラファイト等で見られるｓｐ２軌道をとる構造以外では、スイッチ層２２を高抵抗化することができる。また、炭素（Ｃ）は、ホウ素（Ｂ）と同様に元素単体でも融点が高く、その化合物の融点も高い。よって、炭素（Ｃ）を添加することによりスイッチ層２２の耐熱性が向上する。更に、炭素（Ｃ）では、セレン（Ｓｅ）と比較してイオン半径が小さい。よって、アモルファス構造内で原子半径の異なる複数の元素が存在することになり、スイッチ層２２のアモルファス構造が安定化し、ＯＴＳ現象が安定して発現する。
【００２３】
ヒ素（Ａｓ）は、セレン（Ｓｅ）と強固な結合を形成し、例えば、Ａｓ2Ｓｅ3のような安定な化合物を形成する。ヒ素（Ａｓ）は、セレン（Ｓｅ）およびガリウム（Ｇａ）と結合しやすく、セレン（Ｓｅ）、ガリウム（Ｇａ）およびヒ素（Ａｓ）は、互いに結合して、アモルファス構造をとりやすくなる。
【００２４】
ゲルマニウム（Ｇｅ）は、セレン（Ｓｅ）およびヒ素（Ａｓ）を共に含む三元系において安定なアモルファス構造を形成する。ケイ素（Ｓｉ）は、ゲルマニウム（Ｇｅ）と同族元素であるため、ゲルマニウム（Ｇｅ）と同様の効果が得られると考えられる。よって、セレン（Ｓｅ）およびヒ素（Ａｓ）と共に、ゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）のどちらか一方または両方を用いてスイッチ層２２を構成することで、スイッチ層２２の耐熱性が向上し、安定したスイッチ動作が得られるようになる。
【００２５】
ガリウム（Ｇａ）は、上記のようにセレン（Ｓｅ）およびヒ素（Ａｓ）と結合を形成しやすく、例えば、Ｇａ2Ｓｅ3やＧａＡｓのような安定な化合物を形成する。また、ガリウム（Ｇａ）は、上記のようにセレン（Ｓｅ）およびヒ素（Ａｓ）と強固に結合してアモルファス構造を安定化させる。このため、スイッチ動作に伴ってスイッチ層２２に電界が印加された場合でも、構造変化や原子変位が生じにくいアモルファス構造を実現することができる。よって、スイッチング閾値電圧の経時変化であるドリフト（Ｄｒｉｆｔ）や繰り返し動作後の劣化による閾値電圧の低下を抑制することが可能となる。
【００２６】
スイッチ層２２は、セレン（Ｓｅ）と、ホウ素（Ｂ）と、炭素（Ｃ）と、ガリウム（Ｇａ）と、ヒ素（Ａｓ）と、ケイ素（Ｓｉ）およびゲルマニウム（Ｇｅ）のうちの少なくとも１種とを、スイッチ層２２を構成する全元素に対して以下の範囲で含むことが好ましい。まず、ホウ素（Ｂ）、炭素（Ｃ）、ケイ素（Ｓｉ）およびゲルマニウム（Ｇｅ）は、例えば、スイッチ層２２が炭素（Ｃ）とホウ素（Ｂ）とゲルマニウム（Ｇｅ）またはケイ素（Ｓｉ）あるいはゲルマニウム（Ｇｅ）とケイ素（Ｓｉ）とを含む場合、その合計組成範囲（（Ｃ＋Ｂ）＋｛Ｇｅ，Ｓｉ，（Ｇｅ＋Ｓｉ）｝）は１５原子％以上３５原子％以下、且つ、炭素（Ｃ）とホウ素（Ｂ）の合計（Ｃ＋Ｂ）は５原子％以上２０原子％以下、且つ、ゲルマニウム（Ｇｅ）あるいはケイ素（Ｓｉ）あるいはゲルマニウム（Ｇｅ）とケイ素（Ｓｉ）両方の合計（Ｇｅ，Ｓｉ，（Ｇｅ＋Ｓｉ））は５原子％以上２０原子％以下、且つ、炭素（Ｃ）とホウ素（Ｂ）の合計に対する炭素（Ｃ）の比（Ｃ／（Ｃ＋Ｂ））は０以上０．２の範囲で含有されていることが好ましい。ガリウム（Ｇａ）は、例えば、２原子％以上１０原子％以下の範囲で含有されていることが好ましい。ヒ素（Ａｓ）およびセレン（Ｓｅ）は、例えば、ヒ素（Ａｓ）とセレン（Ｓｅ）の合計（Ａｓ＋Ｓｅ）が６０原子％以上８０原子％以下、且つ、ヒ素（Ａｓ）を２０原子％以上４０原子％以下、セレン（Ｓｅ）を３０原子％以上５０原子％以下の範囲で含有されていることが好ましい。
【００２７】
スイッチ層２２は、上記元素のほかに、さらに窒素（Ｎ）を含んでいてもよい。スイッチ層２２に含有される窒素（Ｎ）の含有量は、例えばスイッチ層２２を構成する全元素に対して３０原子％以下の範囲であることが好ましい。窒素（Ｎ）は、ヒ素（Ａｓ）と同族元素であるため、ヒ素（Ａｓ）と同様に、セレン（Ｓｅ）と強固な結合を形成する。窒素（Ｎ）は、ホウ素（Ｂ）やゲルマニウム（Ｇｅ）ともアモルファス中で結合し、アモルファス構造を安定化させる。よって、閾値電圧のばらつきが抑えられると共に、スイッチ層２２の耐熱性が向上する。
【００２８】
スイッチ層２２は、具体的には、例えば、ＢＣＧａＳｉＡｓＳｅ、ＢＣＧａＧｅＡｓＳｅ、ＢＣＧａＳｉＧｅＡｓＳｅ、ＢＣＧａＳｉＡｓＳｅＮ、ＢＣＧａＧｅＡｓＳｅＮおよびＢＣＧａＳｉＧｅＡｓＳｅＮのうちのいずれかの元素構成により形成されていることが好ましい。
【００２９】
スイッチ層２２の積層方向の膜厚は、３ｎｍ以上３０ｎｍ以下であることが好ましく、より好ましくは１０ｎｍ以上２０ｎｍ以下である。スイッチ層２２の膜厚が３０ｎｍを超えると閾値電圧が高くなりすぎる虞があるからである。スイッチ層２２の膜厚が３ｎｍ未満、例えば１ｎｍとなる閾値電圧が低くなりすぎ、リークの発生や閾値電圧がばらつく虞があるからである。
【００３０】
上部電極２３は、下部電極２１と同様に公知の半導体配線材料を用いることができるが、ポストアニールを経てもスイッチ層２２と反応しない安定な材料が好ましい。また、下部電極２１および上部電極２３を同じ材料および同じ構成とすることにより、正の電圧および負の電圧で対称なスイッチ動作を得ることができる。
【００３１】
なお、上部電極２３とスイッチ層２２との間およびスイッチ層２２と上部電極２３との間には、それぞれ、炭素（Ｃ）からなる層、あるいは炭素（Ｃ）を含む層を設けるようにしてもよい。炭素（Ｃ）からなる層、あるいは炭素（Ｃ）を含む層を設けることで、カルコゲン元素への金属元素の拡散を抑えて特性劣化を防ぐことが可能である。
【００３２】
本実施の形態のスイッチ素子２０Ａは、初期状態ではその抵抗値は高く（高抵抗状態（オフ状態））、電圧を印加すると、ある電圧（スイッチング閾値電圧）以上において低く（低抵抗状態（オン状態））なるスイッチ特性を有する。また、スイッチ素子２０Ａは、印加電圧がスイッチング閾値電圧より低い場合、抵抗値は高いままである。即ち、スイッチ素子２０Ａは、図示しない電源回路（パルス印加手段）から下部電極２１および上部電極２３を介して電圧パルスあるいは電流パルスの印加によって、スイッチ層２２の相変化（非晶質相（アモルファス相）と結晶相）を生じることによるメモリ動作がないものである。
【００３３】
本実施の形態のスイッチ素子２０は、上記スイッチ素子２０Ａの構成の他に、以下の構成をとることができる。
【００３４】
図２に示したスイッチ素子２０Ｂは、下部電極２１とスイッチ層２２との間に、高抵抗層２４を設けたものである。高抵抗層２４は、例えば、スイッチ層２２よりも絶縁性が高く、例えば、金属元素あるいは非金属元素の酸化物や窒化物、またはこれらの混合物を含んで構成されている。なお、図２では、高抵抗層２４を下部電極２１側に設けた例を示したが、これに限らず、上部電極２３側に設けられていてもかまわない。また、高抵抗層２４は、スイッチ層２２を挟んで、下部電極２１側および上部電極２３側の両方に設けられていてもかまわない。更に、スイッチ層２２および高抵抗層２４をそれぞれ複数組積層した多層構造としてもよい。
【００３５】
図３に示したスイッチ素子２０Ｃは、スイッチ層２２を、上記元素を含んで構成されると共に、互いに組成の異なる第１層２２Ａと第２層２２Ｂとの積層構造として形成したものである。なお、図３では、２層構造としたが、３層以上が積層されていてもかまわない。
【００３６】
図４に示したスイッチ素子２０Ｄは、スイッチ層２２を、上記元素を含む第１層２２Ａと、上記元素以外の元素も含んで構成された第３層２２Ｃとの積層構造として形成したものである。なお、第１層２２Ａと第３層２２Ｃとの積層順は、特に問わず、第３層２２Ｃが上部電極２３側に設けられていてもかまわない。また、第３層２２Ｃは、上記元素以外の元素を含み、互いに組成の異なる複数の層から構成されていてもよい。第１層２２Ａも、上記元素を含み、互いに組成の異なる複数の層から構成されていてもよい。更に、第１層２２Ａおよび第３層２２Ｃを、それぞれ複数の層を用いて構成する場合には、これらが交互に積層された構造としてもよい。
【００３７】
（１−２．メモリセルアレイの構成）
図５は、メモリセルアレイ１の構成の一例を斜視的に表したものである。メモリセルアレイ１は、本開示の「記憶装置」の一具体例に相当する。メモリセルアレイ１は、所謂クロスポイントアレイ構造を備えており、例えば、図５に示したように、各ワード線ＷＬと各ビット線ＢＬとが互いに対向する位置（クロスポイント）に１つずつ、メモリセル１０を備えている。つまり、メモリセルアレイ１は、複数のワード線ＷＬと、複数のビット線ＢＬと、クロスポイントごとに１つずつ配置された複数のメモリセル１０とを備えている。このように、本実施の形態のメモリセルアレイ１では、複数のメモリセル１０を平面（２次元，ＸＹ平面方向）に配置した構成とすることができる。
【００３８】
各ワード線ＷＬは、互いに共通の方向に延在している。各ビット線ＢＬは、ワード線ＷＬの延在方向とは異なる方向（例えば、ワード線ＷＬの延在方向と直交する方向）であって、かつ互いに共通の方向に延在している。なお、複数のワード線ＷＬは、１または複数の層内に配置されており、例えば、図１０に示したように、複数の階層に分かれて配置されていてもよい。複数のビット線ＢＬは、１または複数の層内に配置されており、例えば、図１０に示したように、複数の階層に分かれて配置されていてもよい。
【００３９】
メモリセルアレイ１は、基板上に２次元配置された複数のメモリセル１０を備えている。基板は、例えば、各ワード線ＷＬおよび各ビット線ＢＬと電気的に接続された配線群や、その配線群と外部回路とを連結するための回路等を有している。メモリセル１０は、メモリ素子３０と、メモリ素子３０に直接接続されたスイッチ素子２０とを含んで構成されている。具体的には、メモリ素子３０を構成するメモリ層３１と、スイッチ素子２０を構成するスイッチ層２２とが、中間電極４１を介して積層された構成を有する。スイッチ素子２０は、本開示の「スイッチ素子」の一具体例に相当する。メモリ素子３０、本開示の「メモリ素子」の一具体例に相当する。
【００４０】
メモリ素子３０は、例えば、ビット線ＢＬ寄りに配置され、スイッチ素子２０が、例えば、ワード線ＷＬ寄りに配置されている。なお、メモリ素子３０がワード線ＷＬ寄りに配置され、スイッチ素子２０がビット線ＢＬ寄りに配置されていてもよい。また、ある層内において、メモリ素子３０がビット線ＢＬ寄りに配置され、スイッチ素子２０がワード線ＷＬ寄りに配置されている場合に、その層に隣接する層内において、メモリ素子３０がワード線ＷＬ寄りに配置され、スイッチ素子２０がビット線ＢＬ寄りに配置されていてもよい。また、各層において、メモリ素子３０がスイッチ素子２０上に形成されていてもよいし、その逆に、スイッチ素子２０がメモリ素子３０上に形成されていてもよい。
【００４１】
（メモリ素子）
図６は、メモリセルアレイ１におけるメモリセル１０の断面構成の一例を表したものである。メモリ素子３０は、下部電極と、下部電極に対向配置された上部電極３２と、下部電極および上部電極３２の間に設けられたメモリ層３１とを有している。メモリ層３１は、例えば、下部電極側から抵抗変化層３１Ｂおよびイオン源層３１Ａが積層された積層構造を有する。なお、本実施の形態では、メモリ素子３０を構成するメモリ層３１と、スイッチ素子２０を構成するスイッチ層２２との間に設けられている中間電極４１が、上記メモリ素子３０の下部電極を兼ねている。
【００４２】
イオン源層３１Ａは、電界の印加によって抵抗変化層３１Ｂ内に伝導パスを形成する可動元素を含んでいる。この可動元素は、例えば、遷移金属元素、アルミニウム（Ａｌ）、銅（Ｃｕ）またはカルコゲン元素である。カルコゲン元素としては、例えば、テルル（Ｔｅ）、セレン（Ｓｅ）、または硫黄（Ｓ）が挙げられる。遷移金属元素としては、周期律表第４族〜第６族の元素であり、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）またはタングステン（Ｗ）等が挙げられる。イオン源層３１Ａは、上記可動元素を１種あるいは２種以上含んで構成されている。また、イオン源層３１Ａは、酸素（Ｏ）、窒素（Ｎ）、上記可動元素以外の元素（例えば、マンガン（Ｍｎ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、または白金（Ｐｔ））またはケイ素（Ｓｉ）等を含んでいてもかまわない。
【００４３】
抵抗変化層３１Ｂは、例えば、金属元素もしくは非金属元素の酸化物、または、金属元素もしくは非金属元素の窒化物によって構成されており、中間電極４１および上部電極３２の間に所定の電圧を印加した場合に抵抗変化層３１Ｂの抵抗値が変化するものである。例えば、中間電極４１および上部電極３２の間に電圧が印加されると、イオン源層３１Ａに含まれる遷移金属元素が抵抗変化層３１Ｂ内に移動して伝導パスが形成され、これにより抵抗変化層３１Ｂが低抵抗化する。また、抵抗変化層３１Ｂ内で酸素欠陥や窒素欠陥等の構造欠陥が生じて伝導パスが形成され、抵抗変化層３１Ｂが低抵抗化する。また、抵抗変化層３１Ｂが低抵抗化するときに印加される電圧の向きとは逆方向の電圧が印加されることによって、伝導パスが切断されるか、または導電性が変化し、抵抗変化層は高抵抗化する。
【００４４】
なお、抵抗変化層３１Ｂに含まれる金属元素および非金属元素は、必ずしも全てが酸化物の状態でなくてもよく、一部が酸化されている状態であってもよい。また、抵抗変化層３１Ｂの初期抵抗値は、例えば数ＭΩから数百ＧΩ程度の素子抵抗が実現されればよく、素子の大きさやイオン源層の抵抗値によってもその最適値が変化するが、その膜厚は例えば１ｎｍ〜１０ｎｍ程度が好ましい。
【００４５】
（スイッチ素子）
スイッチ素子２０は、例えば、下部電極２１と上部電極との間にスイッチ層２２が設けられたものであり、上記図１〜図４に示したスイッチ素子２０Ａ，２０Ｂ，２０Ｃ，２０Ｄのいずれかの構成を有するものである。本実施の形態では、メモリ素子３０を構成するメモリ層３１と、スイッチ素子２０を構成するスイッチ層２２との間に設けられている中間電極４１が、上記上部電極を兼ねている。また、下部電極２１は、ビット線ＢＬを兼ねていてもよいし、ビット線ＢＬとは別体で設けられていてもよい。下部電極２１がビット線ＢＬとは別体で設けられている場合には、下部電極２１は、ビット線ＢＬと電気的に接続されている。なお、スイッチ素子２０がワード線ＷＬ寄りに設けられている場合には、下部電極２１は、ワード線ＷＬを兼ねていてもよいし、ワード線ＷＬとは別体で設けられていてもよい。ここで、下部電極２１がワード線ＷＬとは別体で設けられている場合には、下部電極２１は、ワード線ＷＬと電気的に接続されている。
【００４６】
中間電極４１は、スイッチ素子２０の電極を兼ねていてもよいし、スイッチ素子２０の電極とは別体で設けられていてもよい。上部電極３２は、ワード線ＷＬまたはビット線ＢＬを兼ねていてもよいし、ワード線ＷＬおよびビット線ＢＬとは別体で設けられていてもよい。上部電極３２がワード線ＷＬおよびビット線ＢＬとは別体で設けられている場合には、上部電極３２は、ワード線ＷＬまたはビット線ＢＬと電気的に接続されている。上部電極３２は、半導体プロセスに用いられる配線材料によって構成されている。上部電極３２は、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、炭素（Ｃ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタンタングステン（ＴｉＷ）、またはシリサイド等により構成されている。
【００４７】
中間電極４１は、例えば、電界の印加によってスイッチ層２２およびイオン源層３１Ａに含まれるカルコゲン元素が拡散することを防ぐ材料によって構成されていることが好ましい。これは、例えば、イオン源層３１Ａにはメモリ動作し書き込み状態を保持させる元素として遷移金属元素が含まれているが、遷移金属元素が電界の印加によってスイッチ層２２に拡散するとスイッチ特性が劣化する虞があるためである。従って、中間電極４１は、遷移金属元素の拡散およびイオン伝導を防止するバリア性を有するバリア材料を含んで構成されていることが好ましい。バリア材料としては、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、炭素（Ｃ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタンタングステン（ＴｉＷ）、またはシリサイド等が挙げられる。
【００４８】
また、メモリセル１０は、図６に示した構成以外に以下の構成をとることができる。
【００４９】
図７に示したメモリセル１０では、メモリ素子３０は、イオン源層３１Ａと上部電極３２との間に抵抗変化層３１Ｂが設けられた構成を有する。図８に示したメモリセル１０では、中間電極４１が省略され、スイッチ層２２およびメモリ層３１が、抵抗変化層３１Ｂを間に積層された構成を有する。なお、図６〜図８に示したメモリセル１０では、スイッチ素子２０は、図１に示したスイッチ素子２０Ａの構成を例に示したが、これに限らず、図２〜図４に示したスイッチ素子２０Ｂ，２０Ｃ，２０Ｄのいずれの構成であってもよい。また、スイッチ素子２０はメモリ素子３０、例えば交互に、複数積層された構成としてもよい。
【００５０】
また、本実施の形態のメモリセルアレイ１では、メモリ素子３０は、例えば、ヒューズやアンチヒューズーズを用いた一度だけ書き込みが可能なＯＴＰ（One Time Programable）メモリ、単極性の相変化メモリである、例えばＰＣＲＡＭ、あるいは磁気抵抗変化素子を用いた磁気メモリ等、いずれのメモリ形態を採ることが可能である。
【００５１】
（１−３．作用・効果）
前述したように、近年、データストレージ用の不揮発性メモリの大容量化が求められており、単位セルあたりのフロア面積が小さく、大容量化が可能なクロスポイントアレイ構造のメモリの開発が進められている。クロスポイントアレイ構造のメモリでは、交差する配線間の交点にメモリセルが配置されており、このメモリセルは、メモリ素子とスイッチ素子とからなり、直列に接続されている。
【００５２】
スイッチ素子には、ある閾値電圧以上の電圧が印加された際にメモリ素子を動作させることができる十分な電流を流す一方、０Ｖを含む閾値電圧以下の電圧が印加されている際にはできるだけ小さなリーク電流しか流れないという特性が求められる。
【００５３】
スイッチ素子はカルコゲン元素のＯＴＳ特性を利用して構成されている。カルコゲン元素としてセレン（Ｓｅ）を用いたスイッチ素子では、テルル（Ｔｅ）を用いた場合と比較して薄膜化が可能であり、リークも小さく優れたスイッチ素子特性が期待できる一方、セレン（Ｓｅ）の融点は２２１℃と低いため、プロセス温度耐性が低いという問題がある。具体的には、セレン（Ｓｅ）を用いたスイッチ素子では、一般的な半導体プロセス中の熱負荷に相当する４００℃１時間を経ると本実施の形態のスイッチ層２２に相当するＯＴＳ層に変質等が生じ、スイッチ素子としての特性が大きく劣化する。
【００５４】
例えば、セレン（Ｓｅ）を用いたＯＴＳ層の元素構成としては、ＧｅＡｓＳｅやＳｉＧｅＡｓＳｅ等が挙げられる。ＧｅＡｓＳｅ層はリークや閾値電圧のばらつきが小さく良好な特性を示すが、一般的な半導体プロセス中の熱負荷に相当する４００℃１時間の熱処理後にはＧｅＡｓＳｅ層の表面に変質が確認されるようになり、スイッチ特性を示さなくなる。あるいは、スイッチ特性は得られても動作が不安定であったり、閾値電圧のばらつきが大きくなり、Ｄｒｉｆｔ指標の悪化や繰り返し動作回数の減少等が起こり、スイッチ素子としての特性が大きく劣化する。ＳｉＧｅＡｓＳｅについても同様の傾向が確認される。
【００５５】
例えば、非特許文献４（R. P. Wang, A. Smith, A. Prasad, D. Y. Choi, and B. Luther-Davies，Journal of Applied Physics 106, 043520 (2009)）では、文献内の表１においてＧｅＡｓＳｅの様々な組成に対するＴｇ（ガラス転移温度）が記載されている。表１にあるように、ＧｅＡｓＳｅのＴｇは量論組成では２４７．９℃であるのに対して、Ｇｅの含有量を約３０原子％、Ｓｅの含有量を約５０原子％とすることでＴｇは４００℃付近となっている。この変化は、Ｇｅが増加しＳｅが減少するほどＴｇは高くなり温度に対してアモルファス構造が安定になるためと推測できる。一方で、Ｇｅが増加してＳｅが減少すると、リークが大きく増加する等のスイッチ素子特性に対して悪影響が生じる。
【００５６】
これに対して、本実施の形態のスイッチ素子２０Ａでは、スイッチ層２２を、セレン（Ｓｅ）と、ゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）のうちの少なくとも１種と、ホウ素（Ｂ）と、炭素（Ｃ）と、ガリウム（Ｇａ）と、ヒ素（Ａｓ）とを用いて構成するようにした。これにより、製造プロセス中に行われる、例えば４００℃１時間の熱処理後のスイッチ層２２の変質を低減することが可能となる。
【００５７】
以上のことから、本開示の実施の形態のスイッチ素子２０Ａでは、セレン（Ｓｅ）と、ゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）のうちの少なくとも１種と、ホウ素（Ｂ）と、炭素（Ｃ）と、ガリウム（Ｇａ）と、ヒ素（Ａｓ）とを用いてスイッチ層を形成するようにしたので、製造プロセス中の熱負荷によるスイッチ層の変質が低減される。よって、セレン（Ｓｅ）を用いたスイッチ素子の耐熱性を向上させることが可能となる。
【００５８】
次に、上記実施の形態における変形例について説明する。以下では、上記実施の形態と同様の構成要素については同一の符号を付し、適宜その説明を省略する。
【００５９】
＜２．変形例＞
（２−１．変形例１）
図９は、本開示の変形例に係るメモリセルアレイ２の構成の一例を斜視的に表したものである。このメモリセルアレイ２は、上記メモリセルアレイ１と同様に、所謂クロスポイントアレイ構造を備えたものである。本変形例では、メモリ素子３０は、互いに共通の方向に延在する各ビット線ＢＬに沿ってメモリ層３１が延在している。スイッチ素子２０は、ビット線ＢＬの延在方向とは異なる方向（例えば、ビット線ＢＬの延在方向と直交する方向）に延在するワード線ＷＬに沿ってスイッチ層２２が延在している。複数のワード線ＷＬと、複数のビット線ＢＬとのクロスポイントでは、中間電極４１を介して、スイッチ層２２とメモリ層３１とが積層された構成となっている。
【００６０】
このように、スイッチ素子２０およびメモリ素子３０が、クロスポイントだけでなく、それぞれ、ワード線ＷＬの延在方向およびビット線ＢＬの延在方向に延在して設けられた構成とすることにより、ビット線ＢＬあるいはワード線ＷＬとなる層と同時にスイッチ素子層あるいはメモリ素子層を成膜し、一括してフォトリソグラフィのプロセスによる形状加工を行うことができる。よって、プロセス工程を削減することが可能となる。
【００６１】
（２−２．変形例２）
図１０〜図１３は、本開示の変形例に係る３次元構造を有するメモリセルアレイ３〜６の構成の一例を斜視的に表したものである。３次元構造を有するメモリセルアレイでは、各ワード線ＷＬは、互いに共通の方向に延在している。各ビット線ＢＬは、ワード線ＷＬの延在方向とは異なる方向（例えば、ワード線ＷＬの延在方向と直交する方向）であって、かつ互いに共通の方向に延在している。更に、複数のワード線ＷＬおよび複数のビット線ＢＬは、それぞれ、複数の層内に配置されている。
【００６２】
複数のワード線ＷＬが複数の階層に分かれて配置されている場合、複数のワード線ＷＬが配置された第１の層と、複数のワード線ＷＬが配置された、第１の層に隣接する第２の層との間の層内に、複数のビット線ＢＬが配置されている。複数のビット線ＢＬが複数の階層に分かれて配置されている場合、複数のビット線ＢＬが配置された第３の層と、複数のビット線ＢＬが配置された、第３の層に隣接する第４の層との間の層内に、複数のワード線ＷＬが配置されている。複数のワード線ＷＬが複数の階層に分かれて配置されるとともに、複数のビット線ＢＬが複数の階層に分かれて配置されている場合、複数のワード線ＷＬおよび複数のビット線ＢＬは、メモリセルアレイの積層方向において交互に配置されている。
【００６３】
本変形例のメモリセルアレイでは、ワード線ＷＬもしくはビット線ＢＬのどちから一方がＺ軸方向に平行に備わり、残りのもう一方がＸＹ平面方向に平行に備わった、縦型のクロスポイント構造を有する。例えば、図１０に示したように、複数のワード線ＷＬはそれぞれＸ軸方向に、複数のビット線ＢＬはそれぞれＺ軸方向に延伸し、それぞれのクロスポイントにメモリセル１０が配置された構成としてもよい。また、図１１に示したように、Ｘ軸方向およびＺ軸方向にそれぞれ延伸する複数のワード線ＷＬおよび複数のビット線ＢＬのクロスポイントの両面に、それぞれメモリセル１０が配置された構成としてもよい。更に、図１２に示したように、Ｚ軸方向に延伸する複数のビット線ＢＬと、Ｘ軸方向またはＹ軸方向の２方向に延伸する２種類の複数のワード線ＷＬとを有する構成としてもよい。更にまた、複数のワード線ＷＬおよび複数のビット線ＢＬは必ずしも一方向に延伸する必要はない。例えば、図１３に示したように、例えば、複数のビット線ＢＬはＺ軸方向に延伸し、複数のワード線ＷＬは、Ｘ軸方向に延伸する途中でＹ軸方向に屈曲し、さらに、Ｘ軸方向に屈曲し、ＸＹ平面において、いわゆるＵの字状に延伸するようにしてもよい。
【００６４】
以上のように、本開示のメモリセルアレイは、複数のメモリセル１０を平面（２次元，ＸＹ平面方向）に配置し、さらにＺ軸方向に積層させた３次元構造とするで、より高密度且つ大容量な記憶装置を提供することができる。
【００６５】
＜３．適用例＞
図１４は、上記実施の形態において説明したメモリセル１０を含むメモリセルアレイ１（またはメモリセルアレイ２〜６）を有する不揮発性メモリシステム（メモリシステム４００）を備えたデータ記憶システム（データ記憶システム５００）の構成を表したものである。このデータ記憶システム５００は、ホストコンピュータ１００と、メモリコントローラ２００と、メモリ３００とから構成されている。メモリシステム４００は、メモリコントローラ２００と、メモリ３００とから構成されている。
【００６６】
ホストコンピュータ１００は、メモリ３００に対してデータのリード処理およびライト処理や、エラー訂正に関する処理等を指令するコマンドを発行するものである。このホストコンピュータ１００は、ホストコンピュータ１００としての処理を実行するプロセッサ１１０と、メモリコントローラ２００との間のやりとりを行うためのコントローラインターフェース１０１とを備える。
【００６７】
メモリコントローラ２００は、ホストコンピュータ１００からのコマンドに従って、メモリ３００に対するリクエスト制御を行うものである。このメモリコントローラ２００は、制御部２１０と、ＥＣＣ処理部２２０と、データバッファ２３０と、ホストインターフェース２０１と、メモリンターフェース２０２とを備える。
【００６８】
制御部２１０は、メモリコントローラ２００全体の制御を行うものである。この制御部２１０は、ホストコンピュータ１００から指令されたコマンドを解釈して、メモリ３００に対して必要なリクエストを要求する。
【００６９】
ＥＣＣ処理部２２０は、メモリ３００に記録されるデータのエラー訂正コード（ＥＣＣ：Error Correcting Code）の生成およびメモリ３００から読み出したデータのエラー検出および訂正処理を実行するものである。
【００７０】
データバッファ２３０は、ホストコンピュータ１００から受け取ったライトデータや、メモリ３００から受け取ったリードデータなどを転送する際に一時的に保持するためのバッファである。
【００７１】
ホストインターフェース２０１は、ホストコンピュータ１００との間のやりとりを行うためのインターフェースである。メモリンターフェース２０２は、メモリ３００との間のやりとりを行うためのインターフェースである。
【００７２】
メモリ３００は、制御部３１０と、メモリセルアレイ３２０と、コントローラインターフェース３０１とを備えている。制御部３１０は、メモリ３００全体の制御を行うものであり、メモリコントローラ２００から受け取った要求に従って、メモリセルアレイ３２０に対するアクセスを制御する。コントローラインターフェース３０１は、メモリコントローラ２００との間のやりとりを行うためのインターフェースである。
【００７３】
メモリセルアレイ３２０は、複数のワード線ＷＬと、複数のビット線ＢＬと、各々の交点にあるクロスポイントごとに１つずつ配置された複数のメモリセル１０を備えたクロスポイントアレイ構造のメモリセルアレイ１（または２〜５）が用いられている。メモリセル１０は、上記実施の形態において説明したスイッチ素子２０（スイッチ素子２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ）と、メモリ素子とから構成されている。このメモリ素子は、上述したように、抵抗変化層と、電界の印加によってその抵抗変化層に伝導パスを形成する可動元素を含むイオン源層との積層構造を有する抵抗変化メモリ（メモリ素子３０）である。この他、例えば、金属酸化物を用いたＲｅＲＡＭ（Resistive Ramdom Access Memory）やヒューズやアンチヒューズーズを用いた一度だけ書き込みが可能なＯＴＰ（One Time Programable）メモリ、単極性の相変化メモリＰＣＲＡＭ、あるいは磁気抵抗変化素子を用いた磁気メモリなどの不揮発性メモリ（ＮＶＭ：Non-Volatile Memory）を用いてもよい。
【００７４】
メモリセルアレイ３２０を構成する各メモリセル１０は、データ領域３２１、ＥＣＣ領域３２２を含む。データ領域３２１は、通常のデータを記憶するための領域である。
【００７５】
このように、本開示のスイッチ素子２０を含むクロスポイント型のメモリセルアレイ１（またはメモリセルアレイ２〜５）をメモリシステムに用いることにより、動作速度等のパフォーマンスを向上させることが可能である。
【００７６】
＜４．実施例＞
以下、本開示の具体的な実施例について説明する。
【００７７】
［実験１］
（実験例１−１）
まず、ＴｉＮよりなる下部電極を逆スパッタによってクリーニングした。次に、成膜チャンバー内に窒素を流しながらリアクティブスパッタによってＴｉＮ上に、ＧｅＡｓＳｅからなるスイッチ層を１５ｎｍの膜厚で成膜したのち、Ｃを１５ｎｍおよびＷを３０ｎｍの膜厚でこの順に形成して上部電極とした。続いて、パターニングおよび所定の熱処理を行い、１トランジスタ−１スイッチ素子を作製した。この後、一般的な半導体プロセス中の熱負荷に相当する４００℃１時間の熱処理を行い、そのスイッチ素子特性としてＤｒｉｆｔ指標および繰り返し動作回数を測定した。また、上記と同様に、基板上にＴｉＮ、ＧｅＡｓＳｅ（１５ｎｍ）、Ｃ（１５ｎｍ）およびＷ（３０ｎｍ）をこの順に積層したのち、４００℃１時間の熱処理を行った後の表面観察を行った。
【００７８】
（実験例１−２〜実験例１−１０）
次に、スイッチ層の元素構成以外は実験例１−１と同様の構成を有する各種１トランジスタ−１スイッチ素子を同様の方法を用いて作製した（実験例１−２〜実験例１−１０）。各実験例のスイッチ層の元素構成は、実験例１−２ではＧａＧｅＡｓＳｅ、実験例１−３ではＢＣＧｅＡｓＳｅ、実験例１−４ではＢＣＧａＡｓＳｅ、実験例１−５ではＧａＧｅＡｓＳｅＮ、実験例１−６ではＢＣＧａＧｅＳｅＮ、実験例１−７ではＢＣＧｅＡｓＳｅＮ、実験例１−８ではＢＣＧａＧｅＡｓＳｅ、実験例１−９ではＢＣＧａＧｅＡｓＳｅＮ、実験例１−１０ではＢＣＧａＳｉＡｓＳｅＮとした。
【００７９】
以下に、実験例１−１〜実験例１−１０のスイッチ素子特性として測定したＤｒｉｆｔ指標および繰り返し動作回数について説明する。
【００８０】
（Ｄｒｉｆｔ指標）
クロスポイント型のメモリセルアレイにおいて大容量化を実現するためには、経時変化によって生じるスイッチ素子間の閾値電圧のばらつきを抑制して動作エラーの発生を低減することが求められる。この閾値電圧の経時変化とは、最後のスイッチ動作から次のスイッチ動作までの時間（インターバル時間）の経過によって動作閾値電圧が変動する現象（Ｄｒｉｆｔ）である。複数のスイッチ素子を有するクロスポイント型のメモリセルアレイでは、通常、各スイッチ素子のインターバル時間はそれぞれ異なるため、このＤｒｉｆｔの影響が大きい場合、スイッチ素子間の動作閾値電圧にばらつきが生じ、クロスポイント型のメモリセルアレイの良好な動作が困難になる。従って、動作閾値電圧の変化が低減されたスイッチ素子が求められている。
【００８１】
Ｄｒｉｆｔ指標は、スイッチ素子の時刻０における閾値電圧に対する１００ｍｓのインターバル時間後における動作閾値電圧の変化量（Ｖ）である。具体的には、スイッチ素子に対してパルス電圧を印加して確実にスイッチ動作させ（時刻０）、インターバル時間として１００ｍｓ経過（時刻１００ｍｓ）した後に再度パルス電圧を印加してスイッチ動作させた際の時刻０からの閾値電圧の変化量である。本実験では、このＤｒｉｆｔ指標を用いて各スイッチ素子のＤｒｉｆｔについて評価した。
【００８２】
（繰り返し動作回数）
通常、スイッチ素子は繰り返し動作させるにつれてスイッチ素子特性の劣化、例えば動作閾値電圧の低下等が確認される。従って、より多い回数動作させても動作閾値電圧の低下が生じないことが望ましい。本実験では、この動作閾値電圧がほぼ一定を保てる回数を測定した。
【００８３】
表１は、実験例１−１〜実験例１−１０のスイッチ層の元素構成、上部電極の構成、耐熱性、Ｄｒｉｆｔ指標および繰り返し動作回数の結果をまとめたものである。なお、耐熱性については、スイッチ層の表面に変質が確認できなかったものをＡ、わずかな変質が確認されたものをＢ、明らかな変質が確認されたものをＣとした。また、実験例１−１については、一般的な半導体プロセス中の熱負荷に相当する４００℃１時間の熱処理の他に、３２０℃２時間の熱処理も行い、それぞれの熱処理後の電流電圧特性を測定した。
【００８４】
【表１】
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【００８５】
図１５は、実験例１−１の３２０℃２時間の熱処理後の電流電圧特性を表すＩＶカーブを示したものである。図１６は、実験例１−１の４００℃１時間の熱処理後の電流電圧特性を表すＩＶカーブを示したものである。ＧｅＡｓＳｅからなるスイッチ層を有する実験例１−１では、３２０℃２時間の熱処理後に良好なスイッチ動作が確認できたのに対して、４００℃１時間の熱処理後ではスイッチ動作が確認できなかった。また、それぞれの熱処理後のスイッチ層の膜表面の状態を光学顕微鏡を用いて確認したところ、４００℃１時間の熱処理後のスイッチ層の表面の変質を確認した。このように、ＧｅＡｓＳｅからなるスイッチ層を有するスイッチ素子は耐熱性が低く、４００℃１時間相当の熱負荷が印加される半導体プロセスに耐えることができずにスイッチ素子特性が悪化することがわかった。
【００８６】
（耐熱性について）
実験例１−２〜実験例１−１０の耐熱性を確認したところ、実験例１−２のＧａＧｅＡｓＳｅおよび実験例１−５のＧａＧｅＡｓＳｅＮのように、実験例１−１のＧｅＡｓＳｅと同様に、スイッチ層にＢおよびＣを含まないスイッチ素子では、４００℃１時間の熱処理後のスイッチ層の表面には変質が確認され、スイッチ素子特性が得られなかった（評価Ｃ）。これに対して、実験例１−３のＢＣＧｅＡｓＳｅ、実験例１−７のＢＣＧｅＡｓＳｅＮ、実験例１−８のＢＣＧａＧｅＡｓＳｅ、実験例１−９のＢＣＧａＧｅＡｓＳｅＮおよび実験例１−１０のＢＣＧａＳｉＡｓＳｅＮのように、スイッチ層にＢおよびＣを含有するスイッチ素子では、４００℃１時間の熱処理後のスイッチ層の表面に変質は確認されず、また、良好なスイッチ素子特性が得られた（評価Ａ）。即ち、スイッチ層にＢおよびＣを添加することで、耐熱性を改善できることがわかった。また、実験例１−４のＢＣＧａＡｓＳｅおよび実験例１−６のＢＣＧａＧｅＳｅＮでは、スイッチ層にＢおよびＣが含有されているにも関わらず、４００℃１時間の熱処理後にスイッチ層の表面にわずかな変質が確認された。また、この実験例１−４および実験例１−６は、実験例１−３および実験例１−７〜１−１０と比較して繰り返し回数も低下していた。詳細は後述するが、この結果は、それぞれＧｅやＳｉおよびＡｓを添加しなかったためと考えられる。
【００８７】
ＢおよびＣは、上記のように単体でも融点が高く、その化合物の融点も高い。また、他の元素と比較して原子半径が小さい。このためＢおよびＣを添加することで、アモルファス構造内で原子半径の異なる複数の元素が存在することとなり、アモルファス構造が安定化したと考えられる。よって、通常用いられる半導体プロセス中の高温処理に相当する４００℃１時間の熱処理後において変質が抑制され、スイッチ素子としての特性を良好に保つことができたと推察される。
【００８８】
（Ｄｒｉｆｔ指標および繰り返し動作回数について）
４００℃１時間の熱処理後にスイッチ動作が確認できた実験例１−３および実験例１−７〜実験例１−１０のＤｒｉｆｔ指標および繰り返し動作回数を確認したところ、実験例１−８のＢＣＧａＧｅＡｓＳｅ、実験例１−９のＢＣＧａＧｅＡｓＳｅＮおよび実験例１−１０のＢＣＧａＳｉＡｓＳｅＮでは良好なＤｒｉｆｔ指標が得られた。一方で、実験例１−３のＢＣＧｅＡｓＳｅおよび実験例１−７のＢＣＧｅＡｓＳｅＮではＤｒｉｆｔ指標は大きな値を示した。このことから、Ｓｅを中心元素としたスイッチ層にＧａを添加することでＤｒｉｆｔが改善されることがわかった。また、実験例１−４のＢＣＧａＡｓＳｅではＧａは含有されているが、良好なＤｒｉｆｔ指標や繰り返し動作回数は得られなかった。これは、ＧｅまたはＳｉを添加しなかったためと推察される。実験例１−６のＢＣＧａＧｅＳｅＮでは、Ｇａは含有されているがＡｓが添加されていないため、実験例１−４と同様に、良好なスイッチ素子特性が得られなかったと推察される。
【００８９】
Ｓｅを中心元素としたスイッチ層では、Ａｓを含有することでＡｓ2Ｓｅ3等の化合物で知られているようにＡｓとＳｅとが強固に結合してアモルファス構造を安定化すると考えられる。また、Ｇｅに関しては、Ｓｅ、ＡｓおよびＧｅの３元素を含む３元系では、安定なアモルファス構造を形成する。Ｇｅと同族元素であるＳｉも、Ｇｅと同様の効果が期待できる。ＧｅおよびＳｉの両方を添加した場合も、同様の効果が期待でき、実験例１−１０において耐熱性の向上が確認できた。これらのことから、Ｓｅと共にＡｓとＧｅあるいはＳｉとを添加することで、スイッチ層の耐熱性が向上し、安定したスイッチ動作を有するスイッチ素子が得られると考えられる。また、実験例１−７〜１−１０において良好なＤｒｉｆｔ指標および繰り返し動作回数が得られたことから、スイッチ層は、さらにＧａを添加することでスイッチング閾値電圧の経時変化であるＤｒｉｆｔや繰り返し動作後の劣化による閾値電圧の低下を抑制できると考えられる。これは、上記のように、Ｇａを添加することで、Ｇａ2Ｓｅ3やＧａＡｓ等の化合物で知られているようにＧａとＡｓおよびＳｅとが強固に結合してアモルファス構造を安定化するからである。これにより、スイッチ素子動作に伴う電界が印加された場合でも、構造変化や原子変位が生じにくい安定なアモルファス構造が実現されたと考えられる。
【００９０】
以上のことから、カルコゲン元素としてＳｅを用いたスイッチ素子では、ＧｅおよびＳｉの少なくとも１種と、Ａｓと、Ｂと、Ｃと、Ｇａとを用いてスイッチ層を形成することで、一般的な半導体プロセスである４００℃程度の高温処理を経てもスイッチ層の変質を防ぎ、繰り返し動作による閾値電圧の変化やＤｒｉｆｔ等の諸特性を良好に保つことができることがわかった。
【００９１】
また、図１７は実験例１−８の電流電圧特性を表すＩＶカーブを示したものであり、図１８は実験例１−９の電流電圧特性を表すＩＶカーブを示したものである。図１７と図１８とを比較した場合、スイッチ層にＮを含有する実験例１−９は、Ｎを含まない実験例１−８よりも閾値動作のばらつきが抑えられていることがわかった。これは、ＮはＡｓと同族元素であるため、ＳｅおよびＧａと強固な結合を形成し、さらにＮやＧｅともアモルファス中で結合を形成してアモルファス構造を安定化させたためと考えられる。なお、Ｎを含有していない場合でも上記元素構成の範囲内で形成した実験例１−８においてほぼ同等の特性が得られていることから、Ｎを含有しない場合でも上記元素構成とすることで本開示の効果を得られることがわかった。
【００９２】
［実験２］
次に、スイッチ層の膜厚を１ｎｍ、３ｎｍ、５ｎｍ、７ｎｍ、１０ｎｍ、２０ｎｍ、３０ｎｍおよび５０ｎｍとした以外は、実験例１−９と同様の構成を有するスイッチ素子を作製し、そのスイッチ素子特性を評価した。
【００９３】
この実験から、スイッチ層の膜厚が３０ｎｍを超えると閾値電圧が高くなりすぎることがわかった。更に、膜剥がれ試験においてスイッチ層の膜剥がれが確認された。また、スイッチ層の膜厚が１ｎｍになると、閾値電圧が小さくなり、リークや閾値電圧のばらつき等のスイッチ素子特性の悪化が確認された。この結果は以下の理由が考えられる。カルコゲン元素を中心元素とするスイッチ素子は高温プロセスを経ると電極を構成する元素（電極元素）がスイッチ層へ拡散する。スイッチ層の膜厚が薄いと、スイッチ層全体に電極元素が拡散し、これにより特性が大きく変化したものと考えられる。よって、本開示のスイッチ素子を構成するスイッチ層の膜厚は、メモリセルアレイにおいて組み合わせメモリ素子の特性によっても変化するが、例えば３ｎｍ以上３０ｎｍ以下とすることが好ましく、より好ましくは１０ｎｍ以上２０ｎｍ以下であるといえる。
【００９４】
［実験３］
図１９は、スイッチ層を膜厚１５ｎｍのＢＣＧａＧｅＡｓＳｅＮの元素構成とし、上部電極および下部電極を膜厚１５ｎｍの炭素電極で構成したスイッチ素子の正負の電圧でのＩＶカーブを表したものである。実験１および実験２では、下部電極と上部電極とで異なる材料を用いた構成としたが、上述したように、上部電極および下部電極を同じ材料および同じ構造とすることで、電圧の正負で対称なスイッチ動作が得られることがわかった。
【００９５】
［実験４］
次に、ＢＣＧａＧｅＡｓＳｅＮの元素構成において、本開示の効果が得られる組成範囲について調べた。図２０は、ＢＣＧａＧｅＡｓＳｅＮをＢＣＧｅ、ＧａおよびＡｓＳｅの３つの集団とし、その含有比を振って４００℃１時間の熱処理後の耐熱性およびスイッチ素子特性を両立可能な組成範囲を表したものである。なお、耐熱性と共に両立されるスイッチ素子特性は、閾値電圧のばらつき、繰り返し動作後の閾値電圧の変化およびＤｒｉｆｔから判断した。
【００９６】
ＢおよびＣとＧｅとの含有量（Ｂ＋Ｃ＋Ｇｅ）は１５原子％以上３５原子％以下、且つ、ＢとＣとの合計含有量（Ｂ＋Ｃ）は５原子％以上２０原子％以下、Ｇｅの含有量は５原子％以上２０原子％以下であり、ＢとＣとの比を０≦Ｃ／（Ｃ＋Ｂ）≦０．２とすることで良好な結果が得られた。ＢＣＧｅの含有量が全体の１５原子％未満になると、耐熱性が悪化して４００℃１時間の熱処理後にスイッチ層の表面に変質が確認されるようになった。ＢＣＧｅの含有量が全体の３５原子％より多くなると、閾値電圧自体が大きく上昇して適切な範囲の動作電圧を超えてしまい、さらに閾値電圧のばらつきも大きくなった。また、ＢＣが５原子％未満になると耐熱性の悪化が確認された。ＢＣが２０原子％より多くなると、閾値電圧自体が大きく上昇して適切な範囲の動作電圧を超えてしまい、さらに閾値電圧のばらつきも大きくなった。Ｇｅが５原子％未満になると、耐熱性が悪化すると共に、閾値電圧のばらつきが大きくなった。Ｇｅが２０原子％より多くなると、リーク電流が大きくなった。また、Ｃ／（Ｃ＋Ｂ）において、ＢＣの含有量に対してＣの含有比が０．２より大きくなるとリーク電流が大きくなりスイッチ素子特性が悪化した。
【００９７】
Ｇａの含有量が全体の２原子％未満になるとＤｒｉｆｔ特性が悪化した。Ｇａの含有量が全体の１０原子％より多くなるとリーク電流が大きくなった。また、ＡｓとＳｅとの合計含有量（Ａｓ＋Ｓｅ）は６０原子％以上８０原子％以下、且つ、Ａｓの含有量は２０原子％以上４０原子％以下、Ｓｅの含有量は３０原子％以上５０原子％以下とすることで良好な結果が得られた。ＡｓＳｅの含有量が全体の６０原子％未満になると動作不良が確認されるようになった。ＡｓＳｅの含有量が全体の８０原子％よりも多くなると融点が下がり、耐熱性が悪化した。また、Ａｓの含有量が全体の２０原子％未満になると耐熱性が悪化すると共に、繰り返し可能な動作回数が大きく減少した。Ａｓの含有量が全体の４０原子％よりも多くなると良好なスイッチ素子特性が得られなくなった。更に、Ｓｅの含有量が全体の３０原子％未満になるとスイッチ素子特性が不安定になり、５０原子％よりも多くなると耐熱性が大きく悪化した。
【００９８】
なお、Ｎを添加した場合には、Ｎの含有量が全体の３０原子％以下とすることで、閾値電圧のばらつきや耐熱性が向上する等の良好な特性が得られたが３０原子％を超えると、スイッチ層の膜質が悪化し、プロセス中に膜剥がれが生じるようになると共に、耐熱性の悪化が確認された。また、ＳｉはＧｅと同族元素であり、同様の性質を有する。このため、ＧｅをＳｉに置換したり、ＧｅおよびＳｉを両方含有させた場合も、Ｇｅを単独で添加した場合と同様の組成範囲で同様の効果が得られることは容易に推察される。
【００９９】
以上、実施の形態およびその変形例ならびに実施例を挙げて本開示を説明したが、本開示内容は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示内容が、本明細書中に記載された効果以外の効果を持っていてもよい。
【０１００】
また、例えば、本開示は以下のような構成を取ることができる。
（１）
第１電極と、
前記第１電極と対向配置された第２電極と、
セレン（Ｓｅ）と、ゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）のうちの少なくとも１種と、ホウ素（Ｂ）と、炭素（Ｃ）と、ガリウム（Ｇａ）と、ヒ素（Ａｓ）とを含むと共に、前記第１電極と前記第２電極との間に設けられたスイッチ層と
を備えたスイッチ素子。
（２）
前記スイッチ層は、前記炭素（Ｃ）、ホウ素（Ｂ）、ゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）を、前記炭素（Ｃ）とホウ素（Ｂ）とゲルマニウム（Ｇｅ）またはケイ素（Ｓｉ）あるいはゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）とを１５原子％以上３５原子％以下、且つ、前記炭素（Ｃ）とホウ素（Ｂ）とを合わせて５原子％以上２０原子％以下、且つ、前記炭素（Ｃ）とホウ素（Ｂ）との合計に対する前記炭素（Ｃ）の比が０以上０．２以下の範囲で含み、
前記ガリウム（Ｇｅ）を２原子以上１０原子％以下の範囲で含み、
前記ヒ素（Ａｓ）およびセレン（Ｓｅ）を、前記ヒ素（Ａｓ）とセレン（Ｓｅ）とを６０原子％以上８０原子％以下、且つ、前記ヒ素（Ａｓ）を２０原子％以上４０原子％以下、且つ、前記セレン（Ｓｅ）を３０原子％以上５０原子％以下の範囲で含む、前記（１）に記載のスイッチ素子。
（３）
前記スイッチ層は、さらに窒素（Ｎ）を含む、前記（１）または（２）に記載のスイッチ素子。
（４）
前記窒素（Ｎ）は、前記スイッチ層を構成する全元素のうちの３０原子％以下の範囲で含有されている、前記（３）に記載のスイッチ素子。
（５）
前記スイッチ層の膜厚は３ｎｍ以上３０ｎｍ以下である、前記（１）乃至（４）のうちのいずれかに記載のスイッチ素子。
（６）
前記スイッチ層の膜厚は１０ｎｍ以上２０ｎｍ以下である、前記（１）乃至（４）のうちのいずれかに記載のスイッチ素子。
（７）
前記スイッチ層と前記第１電極および前記第２電極の少なくとも一方との間に、さらに炭素（Ｃ）からなる層あるいは炭素（Ｃ）を含む層を有する、前記（１）乃至（６）のうちのいずれかに記載のスイッチ素子。
（８）
前記スイッチ層は、非晶質相と結晶相との相変化を伴うことなく、印加電圧を所定の閾値電圧以上とすることにより低抵抗状態に、前記閾値電圧より低い電圧印可時は高抵抗状態である、前記（１）乃至（７）のうちのいずれかに記載のスイッチ素子。
（９）
１または複数のメモリセルを備え、
前記複数のメモリセルは、それぞれ、メモリ素子および前記メモリ素子に直接接続されたスイッチ素子を含み、
前記スイッチ素子は、
第１電極と、
前記第１電極と対向配置された第２電極と、
セレン（Ｓｅ）と、ゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）のうちの少なくとも１種と、ホウ素（Ｂ）と、炭素（Ｃ）と、ガリウム（Ｇａ）と、ヒ素（Ａｓ）とを含むと共に、前記第１電極と前記第２電極との間に設けられたスイッチ層と
を有する記憶装置。
（１０）
前記１または複数のメモリセルは、一の方向に延伸する一または複数の第１配線と、他の方向に延伸すると共に、前記第１配線と交差する１または複数の第２配線と、前記第１配線と前記第２配線との交点に配置されている、前記（９）に記載の記憶装置。
（１１）
前記メモリ素子は、相変化メモリ素子、抵抗変化メモリ素子および磁気抵抗メモリ素子のいずれかである、前記（９）または（１０）に記載の記憶装置。
（１２）
前記複数のメモリセルは、２つ以上積層されている、前記（９）乃至（１１）のうちのいずれかに記載の記憶装置。
（１３）
プロセッサを含むホストコンピュータと、
複数のメモリセルを含むメモリセルアレイによって構成されたメモリと、
前記ホストコンピュータからのコマンドに従って前記メモリに対してリクエスト制御を行うメモリコントローラとを備え、
前記複数のメモリセルは、それぞれ、メモリ素子および前記メモリ素子に直接接続されたスイッチ素子を含み、
前記スイッチ素子は、
第１電極と、
前記第１電極と対向配置された第２電極と、
セレン（Ｓｅ）と、ゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）のうちの少なくとも１種と、ホウ素（Ｂ）と、炭素（Ｃ）と、ガリウム（Ｇａ）と、ヒ素（Ａｓ）とを含むと共に、前記第１電極と前記第２電極との間に設けられたスイッチ層と
を有するメモリシステム。
【０１０１】
本出願は、日本国特許庁において２０１８年３月２日に出願された日本特許出願番号２０１８−０３７８１７号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
【０１０２】
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【手続補正書】
【提出日】令和1年6月28日(2019.6.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１電極と、
前記第１電極と対向配置された第２電極と、
セレン（Ｓｅ）と、ゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）のうちの少なくとも１種と、ホウ素（Ｂ）と、炭素（Ｃ）と、ガリウム（Ｇａ）と、ヒ素（Ａｓ）とを含むと共に、前記第１電極と前記第２電極との間に設けられたスイッチ層と
を備えたスイッチ素子。
【請求項２】
前記スイッチ層は、前記炭素（Ｃ）、ホウ素（Ｂ）、ゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）を、前記炭素（Ｃ）とホウ素（Ｂ）とゲルマニウム（Ｇｅ）またはケイ素（Ｓｉ）あるいはゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）とを１５原子％以上３５原子％以下、且つ、前記炭素（Ｃ）とホウ素（Ｂ）とを合わせて５原子％以上２０原子％以下、且つ、前記炭素（Ｃ）とホウ素（Ｂ）との合計に対する前記炭素（Ｃ）の比が０以上０．２以下の範囲で含み、
前記ガリウム（Ｇｅ）を２原子以上１０原子％以下の範囲で含み、
前記ヒ素（Ａｓ）およびセレン（Ｓｅ）を、前記ヒ素（Ａｓ）とセレン（Ｓｅ）とを６０原子％以上８０原子％以下、且つ、前記ヒ素（Ａｓ）を２０原子％以上４０原子％以下、且つ、前記セレン（Ｓｅ）を３０原子％以上５０原子％以下の範囲で含む、請求項１に記載のスイッチ素子。
【請求項３】
前記スイッチ層は、さらに窒素（Ｎ）を含む、請求項１に記載のスイッチ素子。
【請求項４】
前記窒素（Ｎ）は、前記スイッチ層を構成する全元素のうちの３０原子％以下の範囲で含有されている、請求項３に記載のスイッチ素子。
【請求項５】
前記スイッチ層の膜厚は３ｎｍ以上３０ｎｍ以下である、請求項１に記載のスイッチ素子。
【請求項６】
前記スイッチ層の膜厚は１０ｎｍ以上２０ｎｍ以下である、請求項１に記載のスイッチ素子。
【請求項７】
前記スイッチ層と前記第１電極および前記第２電極の少なくとも一方との間に、さらに炭素（Ｃ）からなる層あるいは炭素（Ｃ）を含む層を有する、請求項１に記載のスイッチ素子。
【請求項８】
前記スイッチ層は、非晶質相と結晶相との相変化を伴うことなく、印加電圧を所定の閾値電圧以上とすることにより低抵抗状態に、前記閾値電圧より低い電圧印可時は高抵抗状態である、請求項１に記載のスイッチ素子。
【請求項９】
１または複数のメモリセルを備え、
前記複数のメモリセルは、それぞれ、メモリ素子および前記メモリ素子に直接接続されたスイッチ素子を含み、
前記スイッチ素子は、
第１電極と、
前記第１電極と対向配置された第２電極と、
セレン（Ｓｅ）と、ゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）のうちの少なくとも１種と、ホウ素（Ｂ）と、炭素（Ｃ）と、ガリウム（Ｇａ）と、ヒ素（Ａｓ）とを含むと共に、前記第１電極と前記第２電極との間に設けられたスイッチ層と
を有する記憶装置。
【請求項１０】
前記１または複数のメモリセルは、前記第１配線と前記第２配線との交点に配置されている、請求項９に記載の記憶装置。
【請求項１１】
前記メモリ素子は、相変化メモリ素子、抵抗変化メモリ素子および磁気抵抗メモリ素子のいずれかである、請求項９に記載の記憶装置。
【請求項１２】
前記複数のメモリセルは、２つ以上積層されている、請求項９に記載の記憶装置。
【請求項１３】
プロセッサを含むホストコンピュータと、
複数のメモリセルを含むメモリセルアレイによって構成されたメモリと、
前記ホストコンピュータからのコマンドに従って前記メモリに対してリクエスト制御を行うメモリコントローラとを備え、
前記複数のメモリセルは、それぞれ、メモリ素子および前記メモリ素子に直接接続されたスイッチ素子を含み、
前記スイッチ素子は、
第１電極と、
前記第１電極と対向配置された第２電極と、
セレン（Ｓｅ）と、ゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）のうちの少なくとも１種と、ホウ素（Ｂ）と、炭素（Ｃ）と、ガリウム（Ｇａ）と、ヒ素（Ａｓ）とを含むと共に、前記第１電極と前記第２電極との間に設けられたスイッチ層と
を有するメモリシステム。
【国際調査報告】
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