(57)【要約】  スナップバック現象を抑制しつつ、平坦化工程におけるコレクタ層の除去を抑制するための技術を提供する。本願明細書に開示される技術に関する半導体装置は、ドリフト層の下面の一部における第１の導電型のドレイン層と、ドリフト層の下面の一部における複数の第２の導電型のコレクタ層と、ドリフト層の下面の一部において、複数のコレクタ層に挟まれる第１の導電型のダミー層とを備え、ダミー層の、複数のコレクタ層に挟まれる方向である第１の方向における幅は、ドレイン層の第１の方向における幅よりも狭い。
2020240728.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型のドリフト層（４）と、
前記ドリフト層（４）の上面の表層における第２の導電型のベース層（５）と、
前記ベース層（５）の表層における第１の導電型のソース層（６）と、
前記ソース層（６）と前記ドリフト層（４）とに挟まれる前記ベース層（５）に接触するゲート絶縁膜（８）と、
前記ゲート絶縁膜（８）に接触するゲート電極（９）と、
前記ゲート電極（９）を覆う層間絶縁膜（１０）と、
前記ソース層（６）の上面および前記層間絶縁膜（１０）を覆うエミッタ電極（１１）と、
前記ドリフト層（４）の下面の一部における第１の導電型のドレイン層（２、２Ｄ）と、
前記ドリフト層（４）の下面の一部における複数の第２の導電型のコレクタ層（１）と、
前記ドリフト層（４）の下面の一部において、複数の前記コレクタ層（１）に挟まれる第１の導電型のダミー層（３、３Ｂ、３Ｃ、３Ｄ）と、
前記コレクタ層（１）とオーミック接触するコレクタ電極（１４）とを備え、
前記ダミー層（３、３Ｂ、３Ｃ、３Ｄ）の、複数の前記コレクタ層（１）に挟まれる方向である第１の方向における幅（Ｌ１）は、前記ドレイン層（２、２Ｄ）の前記第１の方向における幅（Ｌ２）よりも狭い、
半導体装置。
【請求項２】
請求項１に記載の半導体装置であり、
前記ダミー層（３、３Ｂ、３Ｃ、３Ｄ）の、前記第１の方向における幅（Ｌ１）は、前記コレクタ層（１）の前記第１の方向における幅（Ｌ３）よりも狭い、
半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であり、
前記コレクタ電極（１４）は、第２の導電型のシリサイド層（１２）を介して、前記コレクタ層（１）とオーミック接触する、
半導体装置。
【請求項４】
請求項３に記載の半導体装置であり、
前記ダミー層（３Ｃ）と前記シリサイド層（１２）との間における第２の導電型の第１の分離層（３２Ｃ）をさらに備える、
半導体装置。
【請求項５】
請求項１から４のうちのいずれか１つに記載の半導体装置であり、
前記ダミー層（３、３Ｂ、３Ｃ、３Ｄ）は、前記コレクタ電極（１４）とオーミック接触しない、
半導体装置。
【請求項６】
請求項１から５のうちのいずれか１つに記載の半導体装置であり、
前記ダミー層（３）と前記コレクタ電極（１４）との間における絶縁層（３１）をさらに備える、
半導体装置。
【請求項７】
請求項１から６のうちのいずれか１つに記載の半導体装置であり、
前記ダミー層（３Ｂ）と前記ドリフト層（４）との間における第２の導電型の第２の分離層（３２）をさらに備える、
半導体装置。
【請求項８】
請求項１から７のうちのいずれか１つに記載の半導体装置であり、
前記ダミー層（３Ｄ）と前記ドリフト層（４）との間における、前記ダミー層（３Ｄ）よりも低い不純物濃度を有する第１の導電型の不純物層（３３）をさらに備える、
半導体装置。
【請求項９】
請求項１から８のうちのいずれか１つに記載の半導体装置であり、
前記ドリフト層（４）は、ＳｉＣからなる、
半導体装置。
【請求項１０】
第１の導電型の半導体基板（４１）の上面に複数のトレンチ（４２）を形成し、
複数の前記トレンチ（４２）内を含む前記半導体基板（４１）の上面に、第２の導電型のエピタキシャル成長によって第２の導電型の不純物層を堆積させ、
前記トレンチ（４２）内を除く領域に形成された前記不純物層を除去し、
前記トレンチ（４２）内における前記不純物層をコレクタ層（１）とし、複数の前記トレンチ（４２）に挟まれる第１の導電型の層をダミー層（３、３Ｂ、３Ｃ、３Ｄ）とし、前記トレンチ（４２）の外側の第１の導電型の層をドレイン層（２、２Ｄ）とし、
前記半導体基板（４１）の上面に第１の導電型のエピタキシャル成長によって第１の導電型のドリフト層（４）を形成し、
前記半導体基板（４１）の下面を、前記コレクタ層（１）が露出するまで除去し、
前記ダミー層（３、３Ｂ、３Ｃ、３Ｄ）の、複数の前記コレクタ層（１）に挟まれる方向である第１の方向における幅（Ｌ１）は、前記ドレイン層（２、２Ｄ）の前記第１の方向における幅（Ｌ２）よりも狭い、
半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法であり、さらに、
前記ドリフト層（４）の上面の表層に、第２の導電型のベース層（５）を形成し、
前記ベース層（５）の表層に、第１の導電型のソース層（６）を形成し、
前記ソース層（６）と前記ドリフト層（４）とに挟まれ、かつ、前記ベース層（５）に接触するゲート絶縁膜（８）を形成し、
前記ゲート絶縁膜（８）に接触するゲート電極（９）を形成し、
前記ゲート電極（９）を覆う層間絶縁膜（１０）を形成し、
前記ソース層（６）の上面および前記層間絶縁膜（１０）を覆うエミッタ電極（１１）を形成し、
前記コレクタ層（１）とオーミック接触するコレクタ電極（１４）を形成する、
半導体装置の製造方法。
【請求項１２】
請求項１０または１１に記載の半導体装置の製造方法であり、
前記ダミー層（３、３Ｂ、３Ｃ、３Ｄ）の、前記第１の方向における幅（Ｌ１）は、前記コレクタ層（１）の前記第１の方向における幅（Ｌ３）よりも狭い、
半導体装置の製造方法。
【請求項１３】
請求項１０から１２のうちのいずれか１つに記載の半導体装置の製造方法であり、
前記ドリフト層（４）は、ＳｉＣからなる、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願明細書に開示される技術は、半導体装置、および、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、ワイドバンドギャップ半導体であるＳｉＣが絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ、すなわち、ＩＧＢＴ）に適用されたＳｉＣ−ＩＧＢＴが提案されている。【０００３】
上記によれば、バイポーラデバイス特有の伝導度変調を用いることで、１０ｋＶ以上の高耐電圧領域で、ユニポーラデバイスである金属−酸化膜−半導体電界効果トランジスタ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ、すなわち、ＭＯＳＦＥＴ）よりも低抵抗なデバイスを実現することができる。【０００４】
しかしながら、ＳｉＣ−ＩＧＢＴ特有の問題として、立ち上がり電圧が２．９Ｖとなり、Ｓｉを適用する場合に比べて立ち上がり電圧が非常に高いことが挙げられる。なお、Ｓｉを適用する場合には、立ち上がり電圧は０．８Ｖである。【０００５】
したがって、ＳｉＣ−ＩＧＢＴは、大電流通電時にはＭＯＳＦＥＴと比べて低抵抗であるが、小電流通電時にはＭＯＳＦＥＴと比べて通電状態となるまでに必要な電圧が大きいために、損失が大きくなる。【０００６】
結果として、ＳｉＣ−ＩＧＢＴを採用する電力変換システム全体の損失は、ＭＯＳＦＥＴを採用する場合と比べて大きく抑制することができない。したがって、ＳｉＣ−ＩＧＢＴの小電流領域における特性を改善する必要がある。【０００７】
この問題を解決するために、ＩＧＢＴとＭＯＳＦＥＴとを一体化した構造が提案されている。この構造では、デバイスの下面（裏面）に、ＩＧＢＴのｐ型コレクタ層と、ｐ型コレクタ層とは導電性が異なる層であるＭＯＳＦＥＴのｎ型ドレイン層とを形成することによって、立ち上がり電圧までの小電流領域ではＭＯＳＦＥＴ動作を行い、大電流領域では伝導度変調が可能なＩＧＢＴ動作を行う。そうすることで、全電流領域において低抵抗を実現することができる。【０００８】
デバイスの下面（裏面）に導電性が異なる２つの層を形成するためには、従来のＩＧＢＴの製造方法とは異なる製造方法が用いる必要がある。【０００９】
たとえば、特許文献１および特許文献２では、下面（裏面）側から下面（裏面）の所望の領域にｐ型のイオンとｎ型のイオンとを注入をすることで、ｐ型コレクタ層とｎ型ドレイン層とを形成している。【００１０】
また、たとえば、特許文献３では、イオン注入ではなくエピタキシャル成長でこれらの層を形成する手法が開示されており、埋め込みプロセスを用いて、下面（裏面）側にｐ型コレクタ層とｎ型ドレイン層とを形成している。【００１１】
埋め込みプロセスでは、具体的には、ｎ型ドレイン層を形成し、さらに、エッチングによってｎ型ドレイン層上にトレンチを形成する。そして、形成されたトレンチを埋め込むように、ｐ型コレクタ層をエピタキシャル成長で堆積させ、トレンチに埋め込まれなかったｎ型ドレイン層上に残る余分なｐ型コレクタ層を化学機械研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ、すなわち、ＣＭＰ）などによって除去する。【００１２】
そうすることによって、平坦なｐ型コレクタ層とｎ型ドレイン層とのパターンを形成する。その後、ｐ型コレクタ層の上面とｎ型ドレイン層の上面とにドリフト層をエピタキシャル成長で形成する。このような手法で、ｐ型コレクタ層とｎ型ドレイン層とを形成する。【００１３】
ここで、ＩＧＢＴとＭＯＳＦＥＴとの一体化構造には、特有の特性上の課題がある。そのため、従来のＩＧＢＴとは異なる設計をする必要がある。【００１４】
すなわち、ｐ型コレクタ層とｎ型ドレイン層とを単純に形成しただけでは、立ち上がり電圧が増大してしまう。これは、ＭＯＳＦＥＴ動作時におけるドレイン電位からの等電位線がｐ型コレクタ層の上部に回り込むことによって、ｐ型コレクタ層とｎ型ドリフト層とにおけるｐｎ接合部の電位差が小さくなり、通常の立ち上がり電圧である２．９Ｖを印加してもＩＧＢＴがオン動作しないためである。【００１５】
結果として、ＩＧＢＴがオン動作するまでに必要な立ち上がり電圧が増大（スナップバック現象）する。特に、従来のＳｉに比べて立ち上がり電圧が大きいＳｉＣの方が、スナップバック現象が発生しやすい。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２０１５−２０７５８８２号公報
【特許文献２】特開２０１３−１１０３７３号公報
【特許文献３】特開２００３−３０３９６５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
ＳｉＣが適用されたＩＧＢＴとＭＯＳＦＥＴとの一体化構造を実現するために、従来のＳｉの場合に用いられている裏面イオン注入法は、ｐｎ接合部に多量の注入欠陥が生成されることが問題である。【００１８】
イオン注入によって生成された注入欠陥は、ＩＧＢＴのオン動作時におけるホール注入を阻害して抵抗を増大させる。そのため、特性上好ましくない。【００１９】
したがって、注入欠陥の生成を抑制するためには、ｐ型コレクタ層をエピタキシャル成長で形成する必要がある。【００２０】
一方で、ＳｉＣを適用する場合にはＳｉを適用する場合と比べて立ち上がり電圧が高くなる。ＳｉＣを適用しつつこのスナップバック現象を抑制するためには、ｐ型コレクタ層の幅をＳｉを適用する場合と比べて広く設計する必要がある。したがって、ＳｉＣが適用されたＩＧＢＴとＭＯＳＦＥＴとの一体化構造は、埋め込みプロセスを用いて、幅広のｐ型コレクタ層とｎ型ドレイン層とを形成することが特性上好ましい。【００２１】
しかしながら、上記の手法をＳｉＣの場合に用いることで、従来のＳｉの場合では顕在化しなかった新たな問題が発生する。【００２２】
埋め込みプロセスでのＣＭＰによる平坦化工程において、トレンチに埋め込まれたｐ型コレクタ層が幅広であるために、トレンチの縦横のアスペクト比が非常に小さくなり、トレンチ上部で砥石が湾曲して砥石とｐ型コレクタ層とが接触してしまう場合がある。【００２３】
結果として、この湾曲した砥石によって、トレンチに埋め込まれたｐ型コレクタ層までも除去されてしまう。したがって、埋め込みプロセスでの平坦化工程におけるｐ型コレクタ層の除去を抑制する必要がある。【００２４】
すなわち、埋め込みプロセスを用いてＳｉＣのＩＧＢＴとＭＯＳＦＥＴとの一体化構造を製造する際に、スナップバック現象抑制のためのｐ型コレクタ層幅の拡大と、平坦化工程におけるｐ型コレクタ層の研磨除去の抑制のためのｐ型コレクタ層幅の縮小とが相反することとなる。【００２５】
本願明細書に開示される技術は、以上に記載されたような問題を鑑みてなされたものであり、スナップバック現象を抑制しつつ、平坦化工程におけるコレクタ層の除去を抑制するための技術を提供することを目的とするものである。
【課題を解決するための手段】
【００２６】
本願明細書に開示される技術の第１の態様は、第１の導電型のドリフト層と、前記ドリフト層の上面の表層における第２の導電型のベース層と、前記ベース層の表層における第１の導電型のソース層と、前記ソース層と前記ドリフト層とに挟まれる前記ベース層に接触するゲート絶縁膜と、前記ゲート絶縁膜に接触するゲート電極と、前記ゲート電極を覆う層間絶縁膜と、前記ソース層の上面および前記層間絶縁膜を覆うエミッタ電極と、前記ドリフト層の下面の一部における第１の導電型のドレイン層と、前記ドリフト層の下面の一部における複数の第２の導電型のコレクタ層と、前記ドリフト層の下面の一部において、複数の前記コレクタ層に挟まれる第１の導電型のダミー層と、前記コレクタ層とオーミック接触するコレクタ電極とを備え、前記ダミー層の、複数の前記コレクタ層に挟まれる方向である第１の方向における幅は、前記ドレイン層の前記第１の方向における幅よりも狭い。【００２７】
本願明細書に開示される技術の第２の態様は、第１の導電型の半導体基板の上面に複数のトレンチを形成し、複数の前記トレンチ内を含む前記半導体基板の上面に、第２の導電型のエピタキシャル成長によって第２の導電型の不純物層を堆積させ、前記トレンチ内を除く領域に形成された前記不純物層を除去し、前記トレンチ内における前記不純物層をコレクタ層とし、複数の前記トレンチに挟まれる第１の導電型の層をダミー層とし、前記トレンチの外側の第１の導電型の層をドレイン層とし、前記半導体基板の上面に第１の導電型のエピタキシャル成長によって第１の導電型のドリフト層を形成し、前記半導体基板の下面を、前記コレクタ層が露出するまで除去し、前記ダミー層の、複数の前記コレクタ層に挟まれる方向である第１の方向における幅は、前記ドレイン層の前記第１の方向における幅よりも狭い。
【発明の効果】
【００２８】
本願明細書に開示される技術の第１の態様は、第１の導電型のドリフト層と、前記ドリフト層の上面の表層における第２の導電型のベース層と、前記ベース層の表層における第１の導電型のソース層と、前記ソース層と前記ドリフト層とに挟まれる前記ベース層に接触するゲート絶縁膜と、前記ゲート絶縁膜に接触するゲート電極と、前記ゲート電極を覆う層間絶縁膜と、前記ソース層の上面および前記層間絶縁膜を覆うエミッタ電極と、前記ドリフト層の下面の一部における第１の導電型のドレイン層と、前記ドリフト層の下面の一部における複数の第２の導電型のコレクタ層と、前記ドリフト層の下面の一部において、複数の前記コレクタ層に挟まれる第１の導電型のダミー層と、前記コレクタ層とオーミック接触するコレクタ電極とを備え、前記ダミー層の、複数の前記コレクタ層に挟まれる方向である第１の方向における幅は、前記ドレイン層の前記第１の方向における幅よりも狭い。このような構成によれば、スナップバック現象を抑制しつつ、平坦化工程におけるコレクタ層の除去を抑制することができる。【００２９】
また、本願明細書に開示される技術の第２の態様は、第１の導電型の半導体基板の上面に複数のトレンチを形成し、複数の前記トレンチ内を含む前記半導体基板の上面に、第２の導電型のエピタキシャル成長によって第２の導電型の不純物層を堆積させ、前記トレンチ内を除く領域に形成された前記不純物層を除去し、前記トレンチ内における前記不純物層をコレクタ層とし、複数の前記トレンチに挟まれる第１の導電型の層をダミー層とし、前記トレンチの外側の第１の導電型の層をドレイン層とし、前記半導体基板の上面に第１の導電型のエピタキシャル成長によって第１の導電型のドリフト層を形成し、前記半導体基板の下面を、前記コレクタ層が露出するまで除去し、前記ダミー層の、複数の前記コレクタ層に挟まれる方向である第１の方向における幅は、前記ドレイン層の前記第１の方向における幅よりも狭い。このような構成によれば、スナップバック現象を抑制しつつ、平坦化工程におけるコレクタ層の除去を抑制することができる。【００３０】
また、本願明細書に開示される技術に関連する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
【図面の簡単な説明】
【００３１】
【図１】実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。
【図２】実施の形態に関する、半導体装置の構成の例を概略的に示す平面図である。
【図３】実施の形態に関する、半導体装置の構成の他の例を概略的に示す平面図である。
【図４】実施の形態に関する、半導体装置の製造工程の例を示す断面図である。
【図５】実施の形態に関する、半導体装置の製造工程の例を示す断面図である。
【図６】実施の形態に関する、半導体装置の製造工程の例を示す断面図である。
【図７】実施の形態に関する、半導体装置の製造工程の例を示す断面図である。
【図８】実施の形態に関する、半導体装置の構成の他の例を概略的に示す断面図である。
【図９】実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。
【図１０】実施の形態に関する、半導体装置の製造工程の例を示す断面図である。
【図１１】実施の形態に関する、半導体装置の構成の他の例を概略的に示す断面図である。
【図１２】図１１に示された半導体装置の製造工程の例を示す断面図である。
【図１３】実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。
【図１４】本実施の形態に関する、半導体装置の製造工程の例を示す断面図である。
【図１５】本実施の形態に関する、半導体装置の製造工程の例を示す断面図である。
【発明を実施するための形態】
【００３２】
以下、添付される図面を参照しながら実施の形態について説明する。以下の実施の形態では、技術の説明のために詳細な特徴なども示されるが、それらは例示であり、実施の形態が実施可能となるためにそれらすべてが必ずしも必須の特徴ではない。
【００３３】
なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化が図面においてなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、断面図ではない平面図などの図面においても、実施の形態の内容を理解することを容易にするために、ハッチングが付される場合がある。
【００３４】
また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
【００３５】
また、以下に記載される説明において、ある構成要素を「備える」、「含む」または「有する」などと記載される場合、特に断らない限りは、他の構成要素の存在を除外する排他的な表現ではない。
【００３６】
また、以下に記載される説明において、「第１の」または「第２の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
【００３７】
また、以下に記載される説明において、等しい状態であることを示す表現、たとえば、「同一」、「等しい」、「均一」または「均質」などは、特に断らない限りは、厳密に等しい状態であることを示す場合、および、公差または同程度の機能が得られる範囲において差が生じている場合を含むものとする。
【００３８】
また、以下に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
【００３９】
また、以下に記載される説明において、「…の上面」または「…の下面」などと記載される場合、対象となる構成要素の上面自体に加えて、対象となる構成要素の上面に他の構成要素が形成された状態も含むものとする。すなわち、たとえば、「甲の上面に設けられる乙」と記載される場合、甲と乙との間に別の構成要素「丙」が介在することを妨げるものではない。
【００４０】
＜第１の実施の形態＞
以下、本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。
【００４１】
なお、以下の説明においては、不純物の導電型に関して、第１の導電型がｎ型であり、第２の導電型がｐ型であるものとするが、その逆の定義であってもよい。
【００４２】
＜半導体装置の構成について＞
図１は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。
【００４３】
図１に例が示されるように、本実施の形態に関する半導体装置は、ＳｉＣからなるｎ−型（第１の導電型）のドリフト層４と、ｎ−型のドリフト層４の表層に部分的に形成されたｐ型（第２の導電型）のベース層５と、ｐ型のベース層５の表層に部分的に形成されたｎ型のソース層６と、ｎ型のソース層６の上面から下面に至って形成されたｐ型のベースコンタクト層７とを備える。
【００４４】
また、図１に例が示されるように、本実施の形態に関する半導体装置は、ｎ型のソース層６の上面の一部とｐ型のベースコンタクト層７の上面とを露出させつつｎ−型のドリフト層４の上面に形成されたたとえば酸化膜であるゲート絶縁膜８と、ゲート絶縁膜８の上面に形成されたゲート電極９と、ゲート電極９を覆って形成された層間絶縁膜１０と、ｎ型のソース層６の上面の一部、ｐ型のベースコンタクト層７の上面、および、層間絶縁膜１０を覆って形成されたエミッタ電極１１とを備える。
【００４５】
ゲート絶縁膜８は、ｎ型のソース層６とｎ−型のドリフト層４とに挟まれるｐ型のベース層５の上面に接触する。
【００４６】
また、図１に例が示されるように、本実施の形態に関する半導体装置は、ｎ−型のドリフト層４の下面に複数形成されたｐ＋型のコレクタ層１と、ｎ−型のドリフト層４の下面において複数のｐ＋型のコレクタ層１に挟まれて形成されたｎ＋型のダミー層３と、ｎ−型のドリフト層４の下面に形成されたｎ＋型のドレイン層２とを備える。
【００４７】
また、図１に例が示されるように、本実施の形態に関する半導体装置は、ｐ＋型のコレクタ層１の下面およびｎ＋型のダミー層３の下面に形成されたｐ型のシリサイド層１２と、ｎ＋型のドレイン層２の下面に形成されたｎ型のシリサイド層１３と、ｐ型のシリサイド層１２の下面およびｎ型のシリサイド層１３の下面に形成されたコレクタ電極１４とを備える。
【００４８】
ここで、ｎ＋型のダミー層３の幅Ｌ１は、ｎ＋型のドレイン層２の幅Ｌ２よりも狭い。また、ｎ＋型のダミー層３は、コレクタ電極１４とオーミック接触していない。
【００４９】
図２は、本実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。ここで、図１は、図２におけるＸ−Ｘ’断面に相当する。
【００５０】
図２に例が示されるように、本実施の形態に関する半導体装置は、活性領域５１と、活性領域５１を平面視で取り囲む終端領域５２とを備えている。
【００５１】
活性領域５１においては、ｐ＋型のコレクタ層１とｎ＋型のダミー層３とが交互に配設された構造群６１と、ｎ＋型のドレイン層２とが交互に配置されている。
【００５２】
終端領域５２においては、構造群６１、ｎ＋型のドレイン層２、または、構造群６１およびｎ＋型のドレイン層２が配置されている。
【００５３】
図２では、構造群６１とｎ＋型のドレイン層２とがストライプ状に配置された例が示されているが、構造群６１とｎ＋型のドレイン層２との配置態様はこのような場合に限られるものではない。
【００５４】
図３は、本実施の形態に関する半導体装置の構成の他の例を概略的に示す平面図である。図３に例が示されるように、ｎ＋型のドレイン層２を構造群６１で取り囲むように格子状に配置してもよい。また、その逆の配置である、構造群６１をｎ＋型のドレイン層２で取り囲むような格子状の配置であってもよい。
【００５５】
図１において、ｎ＋型のダミー層３の幅Ｌ１は、ｎ＋型のドレイン層２の幅Ｌ２よりも狭ければよく、たとえば、２μｍ以上、かつ、５０μｍ以下の範囲内である。
【００５６】
ここで、ｎ＋型のダミー層３の幅Ｌ１が２μｍよりも狭ければ機械的強度が弱くなり、平坦化工程における機械的な応力によってｎ＋型のダミー層３が破壊されてしまう場合がある。一方で、ｎ＋型のダミー層３の幅Ｌ１が５０μｍよりも広ければ、キャリアを流さない領域であるｎ＋型のダミー層３の割合が増えるため、抵抗が増大してしまう。
【００５７】
ｎ＋型のドレイン層２の幅Ｌ２は、たとえば、５０μｍ以上である。ここで、ｎ＋型のドレイン層２のＬ２が５０μｍよりも狭ければ、電子電流を流す領域が小さくなるためＭＯＳＦＥＴのオン動作時の抵抗が増大してしまう。
【００５８】
ｐ＋型のコレクタ層１の幅Ｌ３は、たとえば、２μｍ以上、かつ、３００μｍ以下であり、望ましくは、２μｍ以上、かつ、１００μｍ以下の範囲内である。
【００５９】
なお、図１においては、ｎ＋型のダミー層３の幅Ｌ１は、ｐ＋型のコレクタ層１の幅Ｌ３よりも狭い。
【００６０】
ここで、ｐ＋型のコレクタ層１の幅Ｌ３が２μｍよりも狭ければ、ｐ＋型のコレクタ層１が高アスペクト比になるため、エピタキシャル成長によってｐ＋型のコレクタ層１を埋め込み形成することが困難となる。一方で、ｐ＋型のコレクタ層１の幅Ｌ３が３００μｍよりも広ければ、ｐ＋型のコレクタ層１が低アスペクト比になるため、平坦化工程における研磨によってｐ＋型のコレクタ層１が除去されてしまう場合がある。
【００６１】
構造群６１の幅Ｌ４は、たとえば、１００μｍ以上である。ここで、構造群６１の幅Ｌ４が１００μｍよりも狭ければ、ｎ＋型のドレイン層２からの電子電流の影響を受けやすくなりスナップバック現象が発生してしまう場合がある。
【００６２】
ｎ＋型のドレイン層２と構造群６１との面積比率は、たとえば、２：８から８：２までの範囲内である。上記の面積比率が２：８よりも小さければ、ＭＯＳＦＥＴ動作時の抵抗が高抵抗となる。一方で、上記の面積比率が８：２よりも大きければ、ＩＧＢＴが高抵抗となる。そのため、ＩＧＢＴとＭＯＳＦＥＴとの両方の動作を実現することが困難になる。
【００６３】
＜半導体装置の製造方法について＞
次に、図４から図８を参照しつつ、本実施の形態に関する半導体装置の製造方法を説明する。なお、図４、図５、図６および図７は、本実施の形態に関する半導体装置の製造工程の例を示す断面図である。
【００６４】
はじめに、図４に例が示されるように、ＳｉＣからなるｎ＋型の半導体基板４１の上面における所定の領域に対してエッチング処理を行う。そして、複数のトレンチ４２を形成する。当該エッチング処理は、所定の領域にエッチングを施すためにマスク４３を介して行う。マスク４３としては、たとえば、レジストまたは酸化膜を用いる。
【００６５】
上記のエッチング処理によって形成されたトレンチ４２間のエッチングされなかった領域がｎ＋型のダミー層３となり、トレンチ４２の外側の領域がｎ＋型のドレイン層２となる。
【００６６】
トレンチ４２の深さは、たとえば、１０μｍ以上、かつ、４０μｍ以下の範囲内である。また、トレンチ４２の幅は、たとえば、２μｍ以上、かつ、３００μｍ以下であり、望ましくは、２μｍ以上、かつ、２００μｍ以下の範囲内である。
【００６７】
次に、図５に例が示されるように、ｐ型エピタキシャル成長によってｐ＋型のコレクタ層１をトレンチ４２内およびｎ＋型の半導体基板４１の上面に堆積させる。ｐ＋型のコレクタ層１の厚みは、たとえば、２０μｍ以上、かつ、５０μｍ以下である。また、ｐ＋型のコレクタ層１の不純物濃度は、たとえば、１×１０１８ｃｍ−３以上、かつ、５×１０１９ｃｍ−３以下の範囲内である。
【００６８】
次に、図６に例が示されるように、ＣＭＰなどによってトレンチ４２に埋め込まれていない、余分なｐ＋型のコレクタ層１を研磨除去する。
【００６９】
次に、図７に例が示されるように、ｎ−型エピタキシャル成長によってｐ＋型のコレクタ層１の上面、ｎ＋型のドレイン層２の上面およびｎ＋型のダミー層３の上面に、ｎ−型のドリフト層４を形成する。ｎ−型のドリフト層４の厚みは、たとえば、６０μｍ以上、かつ、３００μｍ以下である。また、ｎ−型のドリフト層４の濃度は、たとえば、１×１０１４ｃｍ−３以上、かつ、１×１０１５ｃｍ−３以下の範囲内である。
【００７０】
次いで、ｎ＋型の半導体基板４１の下面を、ｐ＋型のコレクタ層１が露出するまで研磨除去する。
【００７１】
次に、ｎ−型のドリフト層４の上面の所定の領域に対してイオン注入処理を行う。これによって、図１に例が示されるように、ｐ型のベース層５、ｎ型のソース層６およびｐ型のベースコンタクト層７を形成する。
【００７２】
当該イオン注入処理は、所定の領域にイオン注入を行うために、注入マスクを介して行う。注入マスクとしては、たとえば、レジストまたは酸化膜を用いる。
【００７３】
当該イオン注入処理に用いられる不純物元素としては、ｎ型を実現するためには、たとえば、リンまたは窒素などが挙げられ、ｐ型を実現するためには、たとえば、アルミニウムまたはボロンなどが挙げられる。
【００７４】
なお、上記のイオン注入処理に際しては、その一部またはすべての処理を、ｎ−型のドリフト層４の温度をたとえば、１０℃以上、かつ、１０００℃以下、望ましくは、たとえば、１００℃以上、かつ、６００℃以下の範囲内に設定して行う。これによって、イオン注入時に発生する注入欠陥をある程度回復させることができる。
【００７５】
次に、上記の構成を酸素雰囲気中で熱酸化することで、ゲート絶縁膜８を形成する。ゲート絶縁膜８の厚みは、たとえば、１０ｎｍ以上、かつ、１００ｎｍ以下の範囲内である。
【００７６】
続いて、ゲート絶縁膜８の所定の領域に堆積膜としてゲート電極９を形成する。続いて、ゲート電極９およびゲート絶縁膜８の一部を除去し、ゲート電極９の上面および側面に、堆積膜として層間絶縁膜１０を形成する。その後、ｎ型のソース層６の上面の一部、ｐ型のベースコンタクト層７の上面、および、層間絶縁膜１０を覆うエミッタ電極１１を形成する。
【００７７】
層間絶縁膜１０としては、たとえば、ＴＥＯＳなどを用いる。エミッタ電極１１は、たとえば、アルミニウム、チタン、ニッケル、金、銀、銅、それらの合金、または、それらの積層構造からなる。
【００７８】
エミッタ電極１１は、たとえば、電子ビーム蒸着法またはスパッタ法などを用いて形成される。エミッタ電極１１は、ｎ型のソース層６およびｐ型のベースコンタクト層７と、それぞれオーミック接触する。
【００７９】
次に、ｐ＋型のコレクタ層１の下面、および、ｎ＋型のダミー層３の下面にｐ型のシリサイド層１２を形成する。ｐ型のシリサイド層１２の材料は、たとえば、アルミニウムまたはチタンである。
【００８０】
続いて、ｎ＋型のドレイン層２の下面にｎ型のシリサイド層１３を形成する。ｎ型のシリサイド層１３の材料は、たとえば、ニッケルである。
【００８１】
最後に、ｐ型のシリサイド層１２の下面とｎ型のシリサイド層１３の下面とに、コレクタ電極１４を形成する。コレクタ電極の材料および形成方法は、エミッタ電極１１と同様である。
【００８２】
ｐ＋型のコレクタ層１は、ｐ型のシリサイド層１２を介してコレクタ電極１４とオーミック接触する。また、ｎ＋型のドレイン層２は、ｎ型のシリサイド層１３を介してコレクタ電極１４とオーミック接触する。一方で、ｎ＋型のダミー層３は、コレクタ電極１４とオーミック接触していない。
【００８３】
なお、オーミック接触を防止するために、ｎ＋型のダミー層３とコレクタ電極１４との間に絶縁層が形成されていてもよい。
【００８４】
図８は、本実施の形態に関する半導体装置の構成の他の例を概略的に示す断面図である。
【００８５】
図８に例が示されるように、本実施の形態に関する半導体装置は、ｎ−型のドリフト層４と、ｐ型のベース層５と、ｎ型のソース層６と、ｐ型のベースコンタクト層７と、ゲート絶縁膜８と、ゲート電極９と、層間絶縁膜１０と、エミッタ電極１１と、ｐ＋型のコレクタ層１と、ｎ＋型のダミー層３と、ｎ＋型のドレイン層２と、ｐ＋型のコレクタ層１の下面に形成されたｐ型のシリサイド層１２Ａと、ｎ型のシリサイド層１３と、ｎ＋型のダミー層３の下面に形成された絶縁層３１と、ｐ型のシリサイド層１２Ａの下面、絶縁層３１の下面およびｎ型のシリサイド層１３の下面に形成されたコレクタ電極１４とを備える。なお、絶縁層３１の材料としては、たとえば、シリコン酸化膜が挙げられる。
【００８６】
本実施の形態に関する半導体装置によれば、埋め込みプロセスでエピタキシャル成長させたｐ＋型のコレクタ層１が研磨除去されることを抑制することができる。
【００８７】
図５に例が示されたように、ｎ＋型のダミー層３を設けることによって、トレンチ４２のアスペクト比が大きくなり、砥石がトレンチ４２の上部で湾曲しづらくなる。よって、砥石とトレンチ４２に埋め込まれたｐ＋型のコレクタ層１との接触を抑制することができるため、ｐ＋型のコレクタ層１が研磨除去されることを抑制することができる。
【００８８】
また、ｎ＋型のダミー層３は、コレクタ電極１４とオーミック接触していない。そのため、ｎ＋型のドレイン層２に電圧が印加されている際、ｎ＋型のダミー層３には電圧が印加されず、ｎ＋型のダミー層３からはｐ＋型のコレクタ層１のｐｎ接合部に電位差を減少させる等電位線が伸びない。よって、ｎ＋型のダミー層３を配置することによるスナップバック現象の発生を抑制することができる。
【００８９】
したがって、埋め込みプロセスでエピタキシャル成長させたｐ＋型のコレクタ層１が研磨除去されること抑制することができるので、低抵抗なＩＧＢＴとＭＯＳＦＥＴとの一体化構造を提供することができる。
【００９０】
＜第２の実施の形態＞
本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【００９１】
＜半導体装置の構成について＞
図９は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。
【００９２】
図９に例が示されるように、本実施の形態に関する半導体装置は、ｎ−型のドリフト層４と、ｐ型のベース層５と、ｎ型のソース層６と、ｐ型のベースコンタクト層７と、ゲート絶縁膜８と、ゲート電極９と、層間絶縁膜１０と、エミッタ電極１１と、ｐ＋型のコレクタ層１と、ｎ−型のドリフト層４の下面においてｐ＋型のコレクタ層１に挟まれて形成されたｐ型の分離層３２と、ｐ型の分離層３２の下面に形成されたｎ＋型のダミー層３Ｂと、ｎ＋型のドレイン層２と、ｐ型のシリサイド層１２と、ｎ型のシリサイド層１３と、コレクタ電極１４とを備える。
【００９３】
ｐ型の分離層３２の厚みは、たとえば、０．１μｍ以上、かつ、５．０μｍ以下である。また、ｐ型の分離層３２の不純物濃度は、たとえば、１×１０１８ｃｍ−３以上、かつ、１×１０２１ｃｍ−３以下の範囲内である。
【００９４】
＜半導体装置の製造方法について＞
次に、図１０を参照しつつ、本実施の形態に関する半導体装置の製造方法を説明する。なお、図１０は、本実施の形態に関する半導体装置の製造工程の例を示す断面図である。
【００９５】
第１の実施の形態における図６の平坦化処理が行われた後、マスク４３をｐ＋型のコレクタ層１の上面とｎ＋型のドレイン層２の上面とに選択的に形成する。そして、ｐ型のイオン注入処理を行うことによって、ｎ＋型のダミー層３Ｂの上面にｐ型の分離層３２を形成する。
【００９６】
次に、マスク４３を除去し、第１の実施の形態における図７以降の処理を行う。なお、当該イオン注入処理に用いられる不純物元素としては、たとえば、アルミニウムまたはボロンなどが挙げられる。
【００９７】
本実施の形態に関する半導体装置によれば、ｐ型の分離層３２をｎ＋型のダミー層３Ｂとｎ−型のドリフト層４との間に備えているので、ｎ＋型のダミー層３Ｂを配置することによるスナップバック現象の発生を抑制することができる。したがって、低抵抗なＩＧＢＴとＭＯＳＦＥＴとの一体化構造を提供することができる。
【００９８】
なお、ｎ＋型のダミー層の下面にｐ型の分離層が形成されていてもよい。
【００９９】
図１１は、本実施の形態に関する半導体装置の構成の他の例を概略的に示す断面図である。
【０１００】
図１１に例が示されるように、本実施の形態に関する半導体装置は、ｎ−型のドリフト層４と、ｐ型のベース層５と、ｎ型のソース層６と、ｐ型のベースコンタクト層７と、ゲート絶縁膜８と、ゲート電極９と、層間絶縁膜１０と、エミッタ電極１１と、ｐ＋型のコレクタ層１と、ｎ−型のドリフト層４の下面においてｐ＋型のコレクタ層１に挟まれて形成されたｎ＋型のダミー層３Ｃと、ｎ＋型のダミー層３Ｃの下面に形成されたｐ型の分離層３２Ｃと、ｎ＋型のドレイン層２と、ｐ型のシリサイド層１２と、ｎ型のシリサイド層１３と、コレクタ電極１４とを備える。
【０１０１】
図１２を参照しつつ、図１１に示された半導体装置の製造方法を説明する。なお、図１２は、図１１に示された半導体装置の製造工程の例を示す断面図である。
【０１０２】
まず、第１の実施の形態の図７に示されたようにｎ＋型の半導体基板４１の下面を研磨除去した後、マスク４３をｐ＋型のコレクタ層１の下面とｎ＋型のドレイン層２の下面とに形成する。そして、ｎ＋型のダミー層に対し下面側からｐ型のイオン注入処理を行うことによって、ｎ＋型のダミー層３Ｃの下面にｐ型の分離層３２Ｃを形成する。
【０１０３】
これによって、ｐ型の分離層３２Ｃをｎ＋型のダミー層３Ｃの下面に形成することができるため、ｎ＋型のダミー層３Ｃを配置することによるスナップバック現象の発生を抑制することができる。したがって、低抵抗なＩＧＢＴとＭＯＳＦＥＴとの一体化構造を提供することができる。
【０１０４】
＜第３の実施の形態＞
本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【０１０５】
＜半導体装置の構成について＞
図１３は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。
【０１０６】
図１３に例が示されるように、本実施の形態に関する半導体装置は、ｎ−型のドリフト層４と、ｐ型のベース層５と、ｎ型のソース層６と、ｐ型のベースコンタクト層７と、ゲート絶縁膜８と、ゲート電極９と、層間絶縁膜１０と、エミッタ電極１１と、ｐ＋型のコレクタ層１と、ｎ−型のドリフト層４の下面において、ｐ＋型のコレクタ層１に挟まれる位置およびｐ＋型のコレクタ層１の外側の位置（ｐ＋型のコレクタ層１に挟まれない位置）に形成されたｎ−型の不純物層３３と、ｐ＋型のコレクタ層１に挟まれる位置のｎ−型の不純物層３３の下面に形成されたｎ＋型のダミー層３Ｄと、ｐ＋型のコレクタ層１の外側の位置（ｐ＋型のコレクタ層１に挟まれない位置）のｎ−型の不純物層３３の下面に形成されたｎ＋型のドレイン層２Ｄと、ｐ＋型のコレクタ層１の下面およびｎ＋型のダミー層３Ｄの下面に形成されたｐ型のシリサイド層１２と、ｎ＋型のドレイン層２Ｄの下面に形成されたｎ型のシリサイド層１３と、コレクタ電極１４とを備える。
【０１０７】
ｎ−型の不純物層３３の厚みは、たとえば、２μｍ以上、かつ、３０μｍ以下である。また、ｎ−型の不純物層３３の不純物濃度は、たとえば、１×１０１４ｃｍ−３以上、かつ、１×１０１５ｃｍ−３以下の範囲内である。ｎ−型の不純物層３３の不純物濃度は、ｎ＋型のダミー層３Ｄの不純物濃度よりも低い。
【０１０８】
＜半導体装置の製造方法について＞
次に、図１４および図１５を参照しつつ、本実施の形態に関する半導体装置の製造方法を説明する。なお、図１４および図１５は、本実施の形態に関する半導体装置の製造工程の例を示す断面図である。
【０１０９】
はじめに、ｎ＋型の半導体基板４１の上面にエピタキシャル成長によってｎ−型の不純物層３３を形成する。次いで、第１の実施の形態に示された図４以降の処理を行う。
【０１１０】
本実施の形態に関する半導体装置によれば、ｐ＋型のコレクタ層１とｎ−型の不純物層３３との接合部から空乏層が伸び、ｎ−型の不純物層３３が空乏化する。そのため、ｎ＋型のダミー層３Ｄを配置することによるスナップバック現象の発生を抑制することができる。よって、低抵抗化なＩＧＢＴとＭＯＳＦＥＴとの一体化構造を提供することができる。
【０１１１】
＜以上に記載された実施の形態によって生じる効果について＞
次に、以上に記載された実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。
【０１１２】
また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
【０１１３】
以上に記載された実施の形態によれば、半導体装置は、第１の導電型（ｎ型）のｎ−型のドリフト層４と、第２の導電型（ｐ型）のｐ型のベース層５と、ｎ型のソース層６と、ゲート絶縁膜８と、ゲート電極９と、層間絶縁膜１０と、エミッタ電極１１と、ｎ＋型のドレイン層２と、複数のｐ＋型のコレクタ層１と、ｎ＋型のダミー層３と、コレクタ電極１４とを備える。ｐ型のベース層５は、ｎ−型のドリフト層４の上面の表層に形成される。ｎ型のソース層６は、ｐ型のベース層５の表層に形成される。ゲート絶縁膜８は、ｎ型のソース層６とｎ−型のドリフト層４とに挟まれるｐ型のベース層５に接触する。ゲート電極９は、ゲート絶縁膜８に接触する。層間絶縁膜１０は、ゲート電極９を覆う。エミッタ電極１１は、ｎ型のソース層６の上面および層間絶縁膜１０を覆う。ｎ＋型のドレイン層２は、ｎ−型のドリフト層４の下面の一部に形成される。複数のｐ＋型のコレクタ層１は、ｎ−型のドリフト層４の下面の一部に形成される。ｎ＋型のダミー層３は、ｎ−型のドリフト層４の下面の一部において、複数のｐ＋型のコレクタ層１に挟まれる。コレクタ電極１４は、ｐ＋型のコレクタ層１とオーミック接触する。そして、ｎ＋型のダミー層３の、複数のｐ＋型のコレクタ層１に挟まれる方向である第１の方向における幅Ｌ１は、ｎ＋型のドレイン層２の第１の方向における幅Ｌ２よりも狭い。
【０１１４】
このような構成によれば、スナップバック現象を抑制しつつ、平坦化工程におけるｐ型コレクタ層の除去を抑制することができる。具体的には、ｎ＋型のダミー層３を設けることによって、トレンチ４２のアスペクト比が大きくなり、砥石がトレンチ４２の上部で湾曲しづらくなる。そのため、砥石とトレンチ４２に埋め込まれたｐ＋型のコレクタ層１との接触を抑制することができるため、ｐ＋型のコレクタ層１が研磨除去されることを抑制することができる。よって、ＩＧＢＴとＭＯＳＦＥＴとの一体化構造である低抵抗な半導体装置を提供することができる。
【０１１５】
なお、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
【０１１６】
また、以上に記載された実施の形態によれば、ｎ＋型のダミー層３の、第１の方向における幅Ｌ１は、ｐ＋型のコレクタ層１の第１の方向における幅Ｌ３よりも狭い。このような構成によれば、ｎ＋型のダミー層３を設けることによって砥石のトレンチ４２の上部における湾曲を抑制しつつも、ｐ＋型のコレクタ層１の幅を広く維持することができる。
【０１１７】
また、以上に記載された実施の形態によれば、コレクタ電極１４は、ｐ型のシリサイド層１２を介して、ｐ＋型のコレクタ層１とオーミック接触する。このような構成によれば、大電流領域において、伝導度変調が可能なＩＧＢＴ動作を行うことができる。
【０１１８】
また、以上に記載された実施の形態によれば、半導体装置は、ｎ＋型のダミー層３Ｃとｐ型のシリサイド層１２との間における第２の導電型の第１の分離層を備える。ここで、第１の分離層は、たとえば、ｐ型の分離層３２Ｃに対応するものである。このような構成によれば、ｐ型の分離層３２Ｃをｎ＋型のダミー層３Ｃの下面に形成することができるため、ｎ＋型のダミー層３Ｃを配置することによるスナップバック現象の発生を抑制することができる。
【０１１９】
また、以上に記載された実施の形態によれば、ｎ＋型のダミー層３は、コレクタ電極１４とオーミック接触しない。このような構成によれば、ｎ＋型のドレイン層２に電圧が印加されている際、ｎ＋型のダミー層３には電圧が印加されず、ｎ＋型のダミー層３からはｐ＋型のコレクタ層１のｐｎ接合部に電位差を減少させる等電位線が伸びない。よって、ｎ＋型のダミー層３を配置することによるスナップバック現象の発生を抑制することができる。
【０１２０】
また、以上に記載された実施の形態によれば、半導体装置は、ｎ＋型のダミー層３とコレクタ電極１４との間における絶縁層３１を備える。このような構成によれば、ｎ＋型のダミー層３とコレクタ電極１４とがオーミック接触することを防止することができる。
【０１２１】
また、以上に記載された実施の形態によれば、半導体装置は、ｎ＋型のダミー層３Ｂとｎ−型のドリフト層４との間における第２の導電型の第２の分離層を備える。ここで、第２の分離層は、たとえば、ｐ型の分離層３２に対応するものである。このような構成によれば、ｐ型の分離層３２をｎ＋型のダミー層３Ｂとｎ−型のドリフト層４との間に備えているので、ｎ＋型のダミー層３Ｂを配置することによるスナップバック現象の発生を抑制することができる。したがって、低抵抗なＩＧＢＴとＭＯＳＦＥＴとの一体化構造を提供することができる。
【０１２２】
また、以上に記載された実施の形態によれば、半導体装置は、ｎ＋型のダミー層３Ｄとｎ−型のドリフト層４との間における、ｎ＋型のダミー層３Ｄよりも低い不純物濃度を有するｎ−型の不純物層３３を備える。このような構成によれば、ｐ＋型のコレクタ層１とｎ−型の不純物層３３との接合部から空乏層が伸び、ｎ−型の不純物層３３が空乏化する。そのため、ｎ＋型のダミー層３Ｄを配置することによるスナップバック現象の発生を抑制することができる。よって、低抵抗化なＩＧＢＴとＭＯＳＦＥＴとの一体化構造を提供することができる。
【０１２３】
また、以上に記載された実施の形態によれば、ｎ−型のドリフト層４は、ＳｉＣからなる。このような構成によれば、立ち上がり電圧で大きいためによりスナップバック現象が生じやすいＳｉＣを適用する半導体装置においても、低抵抗な半導体装置を提供することができる。
【０１２４】
以上に記載された実施の形態によれば、半導体装置の製造方法において、ｎ＋型の半導体基板４１の上面に複数のトレンチ４２を形成する。そして、複数のトレンチ４２内を含むｎ＋型の半導体基板４１の上面に、ｐ型エピタキシャル成長によってｐ型の不純物層を堆積させる。そして、トレンチ４２内を除く領域に形成された不純物層を除去する。ここで、トレンチ４２内における不純物層をｐ＋型のコレクタ層１とし、複数のトレンチ４２に挟まれるｎ型の層をｎ＋型のダミー層３とし、トレンチ４２の外側のｎ型の層をｎ＋型のドレイン層２とする。そして、ｎ＋型の半導体基板４１の上面にｎ型エピタキシャル成長によってｎ−型のドリフト層４を形成する。そして、ｎ＋型の半導体基板４１の下面を、ｐ＋型のコレクタ層１が露出するまで除去する。ここで、ｎ＋型のダミー層３の、複数のｐ＋型のコレクタ層１に挟まれる方向である第１の方向における幅Ｌ１は、ｎ＋型のドレイン層２の第１の方向における幅Ｌ２よりも狭い。
【０１２５】
このような構成によれば、スナップバック現象を抑制しつつ、平坦化工程におけるｐ型コレクタ層の除去を抑制することができる。具体的には、ｎ＋型のダミー層３を設けることによって、トレンチ４２のアスペクト比が大きくなり、砥石がトレンチ４２の上部で湾曲しづらくなる。そのため、砥石とトレンチ４２に埋め込まれたｐ＋型のコレクタ層１との接触を抑制することができるため、ｐ＋型のコレクタ層１が研磨除去されることを抑制することができる。よって、ＩＧＢＴとＭＯＳＦＥＴとの一体化構造である低抵抗な半導体装置を提供することができる。
【０１２６】
なお、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
【０１２７】
また、特段の制限がない場合には、それぞれの処理が行われる順序は変更することができる。
【０１２８】
また、以上に記載された実施の形態によれば、ｎ−型のドリフト層４の上面の表層に、ｐ型のベース層５を形成する。そして、ｐ型のベース層５の表層に、ｎ型のソース層６を形成する。そして、ｎ型のソース層６とｎ−型のドリフト層４とに挟まれ、かつ、ｐ型のベース層５に接触するゲート絶縁膜８を形成する。そして、ゲート絶縁膜８に接触するゲート電極９を形成する。そして、ゲート電極９を覆う層間絶縁膜１０を形成する。そして、ｎ型のソース層６の上面および層間絶縁膜１０を覆うエミッタ電極１１を形成する。そして、ｐ＋型のコレクタ層１とオーミック接触するコレクタ電極１４を形成する。このような構成によれば、スナップバック現象を抑制しつつ、平坦化工程におけるｐ型コレクタ層の除去を抑制することができる。
【０１２９】
＜以上に記載された実施の形態における変形例について＞
以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、本願明細書に記載されたものに限られることはないものとする。
【０１３０】
したがって、例が示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態における構成要素と組み合わせる場合が含まれるものとする。
【０１３１】
また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよいものとする。
【０１３２】
さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
【０１３３】
また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
【０１３４】
また、本願明細書における説明は、本技術に関連するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
【０１３５】
また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
【符号の説明】
【０１３６】
１  ｐ＋型のコレクタ層、２，２Ｄ  ｎ＋型のドレイン層、３，３Ｂ，３Ｃ，３Ｄ  ｎ＋型のダミー層、４  ｎ−型のドリフト層、５  ｐ型のベース層、６  ｎ型のソース層、７  ｐ型のベースコンタクト層、８  ゲート絶縁膜、９  ゲート電極、１０  層間絶縁膜、１１  エミッタ電極、１２，１２Ａ  ｐ型のシリサイド層、１３  ｎ型のシリサイド層、１４  コレクタ電極、３１  絶縁層、３２，３２Ｃ  ｐ型の分離層、３３  ｎ−型の不純物層、４１  ｎ＋型の半導体基板、４２  トレンチ、４３  マスク、５１  活性領域、５２  終端領域、６１  構造群。
【図１】
2020240728.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2020240728.tif 000009
【図８】
2020240728.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】令和3年6月2日(2021.6.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の導電型のドリフト層と、
前記ドリフト層の上面の表層における第２の導電型のベース層と、
前記ベース層の表層における第１の導電型のソース層と、
前記ソース層と前記ドリフト層とに挟まれる前記ベース層に接触するゲート絶縁膜と、
前記ゲート絶縁膜に接触するゲート電極と、
前記ゲート電極を覆う層間絶縁膜と、
前記ソース層の上面および前記層間絶縁膜を覆うエミッタ電極と、
前記ドリフト層の下面の一部における第１の導電型のドレイン層と、
前記ドリフト層の下面の一部における複数の第２の導電型のコレクタ層と、
前記ドリフト層の下面の一部において、複数の前記コレクタ層に挟まれる第１の導電型のダミー層と、
第２の導電型のシリサイド層を介して、前記コレクタ層とオーミック接触するコレクタ電極とを備え、
前記ダミー層の、複数の前記コレクタ層に挟まれる方向である第１の方向における幅は、前記ドレイン層の前記第１の方向における幅よりも狭い、
半導体装置。
【請求項２】
請求項１に記載の半導体装置であり、
前記ダミー層の、前記第１の方向における幅は、前記コレクタ層の前記第１の方向における幅よりも狭い、
半導体装置。
【請求項３】
請求項１に記載の半導体装置であり、
前記ダミー層と前記シリサイド層との間における第２の導電型の第１の分離層をさらに備える、
半導体装置。
【請求項４】
第１の導電型のドリフト層と、
前記ドリフト層の上面の表層における第２の導電型のベース層と、
前記ベース層の表層における第１の導電型のソース層と、
前記ソース層と前記ドリフト層とに挟まれる前記ベース層に接触するゲート絶縁膜と、
前記ゲート絶縁膜に接触するゲート電極と、
前記ゲート電極を覆う層間絶縁膜と、
前記ソース層の上面および前記層間絶縁膜を覆うエミッタ電極と、
前記ドリフト層の下面の一部における第１の導電型のドレイン層と、
前記ドリフト層の下面の一部における複数の第２の導電型のコレクタ層と、
前記ドリフト層の下面の一部において、複数の前記コレクタ層に挟まれる第１の導電型のダミー層と、
前記コレクタ層とオーミック接触するコレクタ電極とを備え、
前記ダミー層の、複数の前記コレクタ層に挟まれる方向である第１の方向における幅は、前記ドレイン層の前記第１の方向における幅よりも狭く、
前記ダミー層は、前記コレクタ電極とオーミック接触しない、
半導体装置。
【請求項５】
第１の導電型のドリフト層と、
前記ドリフト層の上面の表層における第２の導電型のベース層と、
前記ベース層の表層における第１の導電型のソース層と、
前記ソース層と前記ドリフト層とに挟まれる前記ベース層に接触するゲート絶縁膜と、
前記ゲート絶縁膜に接触するゲート電極と、
前記ゲート電極を覆う層間絶縁膜と、
前記ソース層の上面および前記層間絶縁膜を覆うエミッタ電極と、
前記ドリフト層の下面の一部における第１の導電型のドレイン層と、
前記ドリフト層の下面の一部における複数の第２の導電型のコレクタ層と、
前記ドリフト層の下面の一部において、複数の前記コレクタ層に挟まれる第１の導電型のダミー層と、
前記コレクタ層とオーミック接触するコレクタ電極と、
前記ダミー層と前記コレクタ電極との間における絶縁層とを備え、
前記ダミー層の、複数の前記コレクタ層に挟まれる方向である第１の方向における幅は、前記ドレイン層の前記第１の方向における幅よりも狭い、
半導体装置。
【請求項６】
請求項１から５のうちのいずれか１つに記載の半導体装置であり、
前記ダミー層と前記ドリフト層との間における第２の導電型の第２の分離層をさらに備える、
半導体装置。
【請求項７】
第１の導電型のドリフト層と、
前記ドリフト層の上面の表層における第２の導電型のベース層と、
前記ベース層の表層における第１の導電型のソース層と、
前記ソース層と前記ドリフト層とに挟まれる前記ベース層に接触するゲート絶縁膜と、
前記ゲート絶縁膜に接触するゲート電極と、
前記ゲート電極を覆う層間絶縁膜と、
前記ソース層の上面および前記層間絶縁膜を覆うエミッタ電極と、
前記ドリフト層の下面の一部における第１の導電型のドレイン層と、
前記ドリフト層の下面の一部における複数の第２の導電型のコレクタ層と、
前記ドリフト層の下面の一部において、複数の前記コレクタ層に挟まれる第１の導電型のダミー層と、
前記コレクタ層とオーミック接触するコレクタ電極と、
前記ダミー層と前記ドリフト層との間における、前記ダミー層よりも低い不純物濃度を有する第１の導電型の不純物層とを備え、
前記ダミー層の、複数の前記コレクタ層に挟まれる方向である第１の方向における幅は、前記ドレイン層の前記第１の方向における幅よりも狭い、
半導体装置。
【請求項８】
請求項１から７のうちのいずれか１つに記載の半導体装置であり、
前記ドリフト層は、ＳｉＣからなる、
半導体装置。
【請求項９】
第１の導電型の半導体基板の上面に複数のトレンチを形成し、
複数の前記トレンチ内を含む前記半導体基板の上面に、第２の導電型のエピタキシャル成長によって第２の導電型の不純物層を堆積させ、
前記トレンチ内を除く領域に形成された前記不純物層を除去し、
前記トレンチ内における前記不純物層をコレクタ層とし、複数の前記トレンチに挟まれる第１の導電型の層をダミー層とし、前記トレンチの外側の第１の導電型の層をドレイン層とし、
前記半導体基板の上面に第１の導電型のエピタキシャル成長によって第１の導電型のドリフト層を形成し、
前記半導体基板の下面を、前記コレクタ層が露出するまで除去し、
前記ダミー層の、複数の前記コレクタ層に挟まれる方向である第１の方向における幅は、前記ドレイン層の前記第１の方向における幅よりも狭い、
半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法であり、さらに、
前記ドリフト層の上面の表層に、第２の導電型のベース層を形成し、
前記ベース層の表層に、第１の導電型のソース層を形成し、
前記ソース層と前記ドリフト層とに挟まれ、かつ、前記ベース層に接触するゲート絶縁膜を形成し、
前記ゲート絶縁膜に接触するゲート電極を形成し、
前記ゲート電極を覆う層間絶縁膜を形成し、
前記ソース層の上面および前記層間絶縁膜を覆うエミッタ電極を形成し、
前記コレクタ層とオーミック接触するコレクタ電極を形成する、
半導体装置の製造方法。
【請求項１１】
請求項９または１０に記載の半導体装置の製造方法であり、
前記ダミー層の、前記第１の方向における幅は、前記コレクタ層の前記第１の方向における幅よりも狭い、
半導体装置の製造方法。
【請求項１２】
請求項９から１１のうちのいずれか１つに記載の半導体装置の製造方法であり、
前記ドリフト層は、ＳｉＣからなる、
半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
本願明細書に開示される技術の第１の態様は、第１の導電型のドリフト層と、前記ドリフト層の上面の表層における第２の導電型のベース層と、前記ベース層の表層における第１の導電型のソース層と、前記ソース層と前記ドリフト層とに挟まれる前記ベース層に接触するゲート絶縁膜と、前記ゲート絶縁膜に接触するゲート電極と、前記ゲート電極を覆う層間絶縁膜と、前記ソース層の上面および前記層間絶縁膜を覆うエミッタ電極と、前記ドリフト層の下面の一部における第１の導電型のドレイン層と、前記ドリフト層の下面の一部における複数の第２の導電型のコレクタ層と、前記ドリフト層の下面の一部において、複数の前記コレクタ層に挟まれる第１の導電型のダミー層と、第２の導電型のシリサイド層を介して、前記コレクタ層とオーミック接触するコレクタ電極とを備え、前記ダミー層の、複数の前記コレクタ層に挟まれる方向である第１の方向における幅は、前記ドレイン層の前記第１の方向における幅よりも狭い。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
本願明細書に開示される技術の第１の態様によれば、スナップバック現象を抑制しつつ、平坦化工程におけるコレクタ層の除去を抑制することができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】削除
【補正の内容】
【国際調査報告】
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