(57)【要約】  半導体装置は、主面を有する半導体層と、断面視において一方側の第１側壁、他方側の第２側壁および底壁を有し、前記主面に形成されたトレンチ、前記トレンチの内壁に形成された絶縁層、および、前記絶縁層を挟んで前記トレンチに埋設され、前記主面に対して前記底壁側に位置する上端部を有するゲート電極を含むトレンチゲート構造と、前記主面の表層部において前記トレンチを挟んで互いに対向するように前記トレンチの前記第１側壁側の領域および前記第２側壁側の領域にそれぞれ形成され、前記底壁に対して前記主面側の領域に位置する第１導電型の複数のドリフト領域と、複数の前記ドリフト領域の表層部にそれぞれ形成された第１導電型の複数のソースドレイン領域と、を含む。
2020162620.tif 000002
【特許請求の範囲】
【請求項１】
主面を有する半導体層と、
断面視において一方側の第１側壁、他方側の第２側壁および底壁を有し、前記主面に形成されたトレンチ、前記トレンチの内壁に形成された絶縁層、および、前記絶縁層を挟んで前記トレンチに埋設され、前記主面に対して前記底壁側に位置する上端部を有するゲート電極を含むトレンチゲート構造と、
前記主面の表層部において前記トレンチを挟んで互いに対向するように前記トレンチの前記第１側壁側の領域および前記第２側壁側の領域にそれぞれ形成され、前記底壁に対して前記主面側の領域に位置する第１導電型の複数のドリフト領域と、
複数の前記ドリフト領域の表層部にそれぞれ形成された第１導電型の複数のソースドレイン領域と、を含む、半導体装置。
【請求項２】
複数の前記ソースドレイン領域は、前記ゲート電極の前記上端部に対して前記主面側の領域に形成されている、請求項１に記載の半導体装置。
【請求項３】
前記トレンチゲート構造は、前記トレンチにおいて前記ゲート電極の前記上端部の上に埋設された埋設絶縁体を含む、請求項１または２に記載の半導体装置。
【請求項４】
複数の前記ソースドレイン領域は、前記半導体層の前記主面に沿う方向に前記埋設絶縁体に対向している、請求項３に記載の半導体装置。
【請求項５】
前記ゲート電極の前記上端部は、前記トレンチの中間部に対して前記トレンチの前記底壁側に位置している、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記半導体層において複数の前記ドリフト領域の下方の領域に形成された第２導電型のベース領域と、
前記半導体層において前記絶縁層を挟んで前記ゲート電極と対向するように前記トレンチの前記底壁に沿う領域に形成され、前記ベース領域の第２導電型不純物濃度を超える第２導電型不純物濃度を有する第２導電型の高濃度チャネル領域と、をさらに含む、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記高濃度チャネル領域は、複数の前記ドリフト領域から間隔を空けて形成されている、請求項６に記載の半導体装置。
【請求項８】
前記半導体層において複数の前記ドリフト領域および前記高濃度チャネル領域の間の領域に介在し、前記高濃度チャネル領域の第２導電型不純物濃度未満の第２導電型不純物濃度を有する第２導電型の低濃度チャネル領域をさらに含む、請求項７に記載の半導体装置。
【請求項９】
前記ゲート電極は、複数の前記ドリフト領域に対して前記トレンチの前記底壁側に位置する下端部を有し、
前記高濃度チャネル領域は、前記絶縁層を挟んで前記ゲート電極の前記下端部と対向している、請求項６〜８のいずれか一項に記載の半導体装置。
【請求項１０】
主面を有する半導体層と、
断面視において第１側壁、第２側壁および底壁を有し、前記主面に形成されたトレンチ、前記トレンチの内壁に形成された絶縁層、および、前記絶縁層を挟んで前記トレンチに埋設されたゲート電極を含むトレンチゲート構造と、
前記主面の表層部において前記トレンチを挟んで互いに対向するように前記トレンチの前記第１側壁側の領域および前記第２側壁側の領域にそれぞれ形成され、前記底壁に対して前記主面側の領域に位置する第１導電型の複数のドリフト領域と、
複数の前記ドリフト領域の表層部にそれぞれ形成された第１導電型の複数のソースドレイン領域と、
前記半導体層において複数の前記ドリフト領域の下方の領域に形成された第２導電型のベース領域と、
前記半導体層において前記絶縁層を挟んで前記ゲート電極と対向するように前記トレンチの前記底壁に沿う領域に形成され、前記ベース領域の第２導電型不純物濃度を超える第２導電型不純物濃度を有する第２導電型の高濃度チャネル領域と、を含む、半導体装置。
【請求項１１】
前記高濃度チャネル領域は、複数の前記ドリフト領域から間隔を空けて形成されている、請求項１０に記載の半導体装置。
【請求項１２】
前記半導体層において複数の前記ドリフト領域および前記高濃度チャネル領域の間の領域に介在し、前記高濃度チャネル領域の第２導電型不純物濃度未満の第２導電型不純物濃度を有する第２導電型の低濃度チャネル領域をさらに含む、請求項１０または１１に記載の半導体装置。
【請求項１３】
複数の前記ドリフト領域は、前記ゲート電極の下端部に対して前記半導体層の前記主面の領域に形成され、
前記高濃度チャネル領域は、前記絶縁層を挟んで前記ゲート電極の前記下端部と対向している、請求項１０〜１２のいずれか一項に記載の半導体装置。
【請求項１４】
複数の前記ソースドレイン領域は、前記トレンチから間隔を空けて形成されている、請求項１〜１３のいずれか一項に記載の半導体装置。
【請求項１５】
複数の前記ソースドレイン領域は、複数の前記ドリフト領域の第１導電型不純物濃度を超える第１導電型不純物濃度を有している、請求項１〜１４のいずれか一項に記載の半導体装置。
【請求項１６】
複数の前記ソースドレイン領域は、複数の前記ドリフト領域の第１導電型不純物とは異なる第１導電型不純物を含む、請求項１〜１５のいずれか一項に記載の半導体装置。
【請求項１７】
複数の前記ソースドレイン領域は、複数の前記ドリフト領域の第１導電型不純物の拡散係数未満の拡散係数を有する第１導電型不純物を含む、請求項１〜１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記トレンチは、平面視において帯状に延びている、請求項１〜１７のいずれか一項に記載の半導体装置。
【請求項１９】
前記トレンチは、断面視においてテーパ形状に形成されている、請求項１〜１８のいずれか一項に記載の半導体装置。
【請求項２０】
前記半導体層は、シリコンまたは炭化シリコンからなる、請求項１〜１９のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソースおよびドレインが一体となったコモンソースドレイン型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置に関する。
【背景技術】
【０００２】
特許文献１は、コモンソースドレイン型のＭＩＳＦＥＴの一例としての縦ゲート型のＭＯＳ（Metal Oxide Semiconductor）トランジスタを備えた半導体装置を開示している。この半導体装置は、ｐ型の半導体チップ（半導体層）、トレンチゲート構造、ｎ型の複数のドリフト領域、および、ｎ＋型の複数のソースドレイン領域を含む。【０００３】
トレンチゲート構造は、トレンチ、絶縁層およびゲート電極を含む。トレンチは、半導体チップの主面に形成されている。トレンチは、断面視において第１側壁、第２側壁および底壁を有している。絶縁層は、トレンチの内壁に形成されている。ゲート電極は、絶縁層を挟んでトレンチに埋設されている。複数のドリフト領域は、半導体チップの主面の表層部においてトレンチの第１側壁側の領域および第２側壁側の領域にそれぞれ形成されている。複数のドリフト領域は、トレンチの底壁に対して半導体チップの主面側の領域に形成されている。【０００４】
複数のソースドレイン領域は、複数のドリフト領域の表層部にそれぞれ形成されている。一方のソースドレイン領域は高電圧側に電気的に接続され、他方のソースドレイン領域は低電圧側に電気的に接続される。ゲート電圧がゲート電極に印加されると、チャネルがトレンチの底壁に沿う領域に形成される。これにより、電流が、高電圧側のソースドレイン領域からチャネルを介して低電圧側のソースドレイン領域に流れる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２００７／０１４５４７４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一実施形態は、コモンソースドレイン型のＭＩＳＦＥＴを備え、耐圧を向上できる半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一実施形態は、主面を有する半導体層と、断面視において一方側の第１側壁、他方側の第２側壁および底壁を有し、前記主面に形成されたトレンチ、前記トレンチの内壁に形成された絶縁層、および、前記絶縁層を挟んで前記トレンチに埋設され、前記主面に対して前記底壁側に位置する上端部を有するゲート電極を含むトレンチゲート構造と、前記主面の表層部において前記トレンチを挟んで互いに対向するように前記トレンチの前記第１側壁側の領域および前記第２側壁側の領域にそれぞれ形成され、前記底壁に対して前記主面側の領域に位置する第１導電型の複数のドリフト領域と、複数の前記ドリフト領域の表層部にそれぞれ形成された第１導電型の複数のソースドレイン領域と、を含む、半導体装置を提供する。【０００８】
この半導体装置によれば、ゲート電極および各ソースドレイン領域の間に生じる電界強度を緩和できる。これにより、トレンチゲート構造に対する電界集中を抑制できる。その結果、耐圧を向上できる半導体装置を提供できる。【０００９】
本発明の一実施形態は、主面を有する半導体層と、断面視において第１側壁、第２側壁および底壁を有し、前記主面に形成されたトレンチ、前記トレンチの内壁に形成された絶縁層、および、前記絶縁層を挟んで前記トレンチに埋設されたゲート電極を含むトレンチゲート構造と、前記主面の表層部において前記トレンチを挟んで互いに対向するように前記トレンチの前記第１側壁側の領域および前記第２側壁側の領域にそれぞれ形成され、前記底壁に対して前記主面側の領域に位置する第１導電型の複数のドリフト領域と、複数の前記ドリフト領域の表層部にそれぞれ形成された第１導電型の複数のソースドレイン領域と、前記半導体層において複数の前記ドリフト領域の下方の領域に形成された第２導電型のベース領域と、前記半導体層において前記絶縁層を挟んで前記ゲート電極と対向するように前記トレンチの前記底壁に沿う領域に形成され、前記ベース領域の第２導電型不純物濃度を超える第２導電型不純物濃度を有する第２導電型の高濃度チャネル領域と、を含む、半導体装置を提供する。【００１０】
この半導体装置によれば、複数のドリフト領域から広がる空乏層同士がトレンチの底壁で重なることを高濃度チャネル領域によって抑制できる。これにより、パンチスルーを抑制できる。その結果、耐圧を向上できる半導体装置を提供できる。【００１１】
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の第１実施形態に係る半導体装置を示す回路図である。
【図２】図２は、図１に示す半導体装置の斜視図である。
【図３】図３は、図２に示す半導体装置の平面図である。
【図４】図４は、半導体層の第１主面の構造を示す平面図である。
【図５】図５は、図４に示すデバイス領域の一部の領域の拡大平面図である。
【図６】図６は、図５に示すVI-VI線に沿う断面図であって、第１形態例に係るドリフト領域を含む形態を示す断面図である。
【図７】図７は、図５に示すVII-VII線に沿う断面図である。
【図８】図８は、図５に示すVIII-VIII線に沿う断面図である。
【図９】図９は、図６に示す領域IXの拡大図である。
【図１０Ａ】図１０Ａは、図９に対応する領域の拡大図であって、第２形態例に係るドリフト領域を含む形態を示す拡大図である。
【図１０Ｂ】図１０Ｂは、図９に対応する領域の拡大図であって、第３形態例に係るドリフト領域を含む形態を示す拡大図である。
【図１０Ｃ】図１０Ｃは、図９に対応する領域の拡大図であって、第４形態例に係るドリフト領域を含む形態を示す拡大図である。
【図１１】図１１は、ベース配線の構造を模式的に示す概略断面図である。
【図１２】図１２は、ゲート配線の構造を模式的に示す概略断面図である。
【図１３】図１３は、第１ソースドレイン配線の構造を模式的に示す概略断面図である。
【図１４】図１４は、第２ソースドレイン配線の構造を模式的に示す概略断面図である。
【図１５】図１５は、第１配線層の構造を示す平面図である。
【図１６】図１６は、第２配線層の構造を示す平面図である。
【図１７】図１７は、第３配線層の構造を示す平面図である。
【図１８Ａ】図１８Ａは、図９に対応する領域の拡大図であって、図２に示す半導体装置の製造方法の一例を説明するための拡大図である。
【図１８Ｂ】図１８Ｂは、図１８Ａの後の工程を示す拡大図である。
【図１８Ｃ】図１８Ｃは、図１８Ｂの後の工程を示す拡大図である。
【図１８Ｄ】図１８Ｄは、図１８Ｃの後の工程を示す拡大図である。
【図１８Ｅ】図１８Ｅは、図１８Ｄの後の工程を示す拡大図である。
【図１８Ｆ】図１８Ｆは、図１８Ｅの後の工程を示す拡大図である。
【図１８Ｇ】図１８Ｇは、図１８Ｆの後の工程を示す拡大図である。
【図１８Ｈ】図１８Ｈは、図１８Ｇの後の工程を示す拡大図である。
【図１８Ｉ】図１８Ｉは、図１８Ｈの後の工程を示す拡大図である。
【図１８Ｊ】図１８Ｊは、図１８Ｉの後の工程を示す拡大図である。
【図１８Ｋ】図１８Ｋは、図１８Ｊの後の工程を示す拡大図である。
【図１８Ｌ】図１８Ｌは、図１８Ｋの後の工程を示す拡大図である。
【図１９】図１９は、図５に対応する領域の平面図であって、本発明の第２実施形態に係る半導体装置を示す平面図である。
【図２０】図２０は、図６に対応する領域の断面図であって、本発明の第３実施形態に係る半導体装置を示す断面図である。
【図２１】図２１は、図９に対応する領域の拡大図であって、本発明の第４実施形態に係る半導体装置を示す拡大図である。
【図２２】図２２は、図９に対応する領域の拡大図であって、本発明の第５実施形態に係る半導体装置を示す拡大図である。
【図２３】図２３は、図９に対応する領域の拡大図であって、本発明の第６実施形態に係る半導体装置を示す拡大図である。
【図２４】図２４は、図９に対応する領域の拡大図であって、本発明の第７実施形態に係る半導体装置を示す拡大図である。
【図２５】図２５は、図６に対応する領域の断面図であって、本発明の第８実施形態に係る半導体装置を示す断面図である。
【図２６】図２６は、図６に対応する領域の断面図であって、本発明の第９実施形態に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【００１３】
図１は、本発明の第１実施形態に係る半導体装置１を示す回路図である。半導体装置１は、コモンソースドレイン型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）２を含む。ＭＩＳＦＥＴ２は、ベースＢ、ゲートＧ、第１ソースドレインＳＤ１および第２ソースドレインＳＤ２を含む。第１ソースドレインＳＤ１および第２ソースドレインＳＤ２は、ソースおよびドレインを一体的にそれぞれ含む。
【００１４】
ベースＢには、基準電圧（たとえばグランド電圧）が印加される。ゲートＧには、ベースＢを基準としたゲート電圧ＶＧが印加される。第１ソースドレインＳＤ１および第２ソースドレインＳＤ２の間を流れる電流Ｉの導通および遮断は、ゲートＧによって制御される。
【００１５】
半導体装置１は、逆バイアス接続されたダイオード対を有する直列回路３をさらに含む。直列回路３は、第１ソースドレインＳＤ１および第２ソースドレインＳＤ２に接続されている。直列回路３は、ＭＩＳＦＥＴ２のオフ状態において第１ソースドレインＳＤ１および第２ソースドレインＳＤ２の間を流れる電流Ｉを規制（遮断）する。
【００１６】
ダイオード対は、具体的には、第１ボディダイオード４および第２ボディダイオード５を含む。第１ボディダイオード４および第２ボディダイオード５は、アノードおよびカソードをそれぞれ含む。第１ボディダイオード４のアノードは、ベースＢに接続されている。第１ボディダイオード４のカソードは、第１ソースドレインＳＤ１に接続されている。第２ボディダイオード５のアノードは、ベースＢに接続されている。第２ボディダイオード５のカソードは、第２ソースドレインＳＤ２に接続されている。
【００１７】
半導体装置１は、４端子デバイスであり、ベース端子６、ゲート端子７、第１ソースドレイン端子８および第２ソースドレイン端子９を含む。ベース端子６は、ベースＢに接続されている。ゲート端子７は、ゲートＧに接続されている。第１ソースドレイン端子８は、第１ソースドレインＳＤ１に接続されている。第２ソースドレイン端子９は、第２ソースドレインＳＤ２に接続されている。
【００１８】
ＭＩＳＦＥＴ２は、第１ソースドレイン端子８および第２ソースドレイン端子９の双方向に電流Ｉを流すことができる双方向デバイスである。第１ソースドレイン端子８が高電圧側（入力側）に接続される場合、第２ソースドレイン端子９は低電圧側（出力側）に接続される。一方、第１ソースドレイン端子８が低電圧側（出力側）に接続される場合、第２ソースドレイン端子９は高電圧側（入力側）に接続される。
【００１９】
ゲート閾値電圧Ｖｔｈ以上のゲート電圧ＶＧ（Ｖｔｈ≦ＶＧ）がゲート端子７に印加された場合、第１ソースドレイン端子８および第２ソースドレイン端子９の間に電流Ｉが流れる。これにより、ＭＩＳＦＥＴ２がオン状態となる。一方、ゲート閾値電圧Ｖｔｈ未満のゲート電圧ＶＧ（ＶＧ＜Ｖｔｈ）がゲート端子７に印加された場合、第１ソースドレイン端子８および第２ソースドレイン端子９の間に電流Ｉは流れない。これにより、ＭＩＳＦＥＴ２がオフ状態となる。
【００２０】
半導体装置１によれば、コモンソースドレイン型ではない２つのＭＩＳＦＥＴのドレイン同士が接続された回路が有する機能を、１つのＭＩＳＦＥＴ２によって実現できる。したがって、半導体装置１によれば、電流経路の短縮によって低オン抵抗化を図ることができる。以下、半導体装置１の具体的な構造について説明する。
【００２１】
図２は、図１に示す半導体装置１の斜視図である。図３は、図２に示す半導体装置１の平面図である。以下では、半導体装置１が、ウエハから切り出されたチップのサイズをパッケージのサイズとして有するウエハレベルチップサイズパッケージからなる例について説明する。
【００２２】
図２および図３を参照して、半導体装置１は、直方体形状のデバイス本体１１を含む。デバイス本体１１は、一方側の第１面１２、他方側の第２面１３、ならびに、第１面１２および第２面１３を接続する側面１４Ａ，１４Ｂ，１４Ｃ，１４Ｄを含む。側面１４Ａ〜１４Ｄは、具体的には、第１側面１４Ａ、第２側面１４Ｂ、第３側面１４Ｃおよび第４側面１４Ｄを含む。
【００２３】
第１面１２および第２面１３は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。第１面１２は、接続対象物に接続される際に当該接続対象物に対向する接続面（実装面）である。第２面１３は、接続面の反対側の非接続面（非実装面）である。接続対象物には、実装基板（たとえばＰＣＢ）、電子部品、半導体パッケージのリードフレーム等が含まれてもよい。
【００２４】
第１側面１４Ａおよび第２側面１４Ｂは、平面視において第１方向Ｘに延び、第１方向Ｘに交差する第２方向Ｙに対向している。第２方向Ｙは、具体的には、第１方向Ｘに直交している。第３側面１４Ｃおよび第４側面１４Ｄは、平面視において第２方向Ｙに延び、第１方向Ｘに対向している。側面１４Ａ〜１４Ｄは、それぞれ法線方向Ｚに平面的に延びている。側面１４Ａ〜１４Ｄは、研削痕を有する研削面であってもよい。
【００２５】
デバイス本体１１の第１方向Ｘの幅は、１ｍｍ以上５ｍｍであってもよい。デバイス本体１１の第１方向Ｘの幅は、この形態（this embodiment）では、２ｍｍ程度である。デバイス本体１１の第２方向Ｙの幅は、１ｍｍ以上５ｍｍであってもよい。デバイス本体１１の第２方向Ｙの幅は、この形態では、２ｍｍ程度である。
【００２６】
デバイス本体１１は、具体的には、半導体層２０（半導体チップ）および配線構造２１を含む積層構造を有している。半導体層２０は、デバイス本体１１の第２面１３および側面１４Ａ〜１４Ｄの一部を形成している。配線構造２１は、デバイス本体１１の第１面１２および側面１４Ａ〜１４Ｄの一部を形成している。
【００２７】
半導体層２０は、この形態では、シリコンからなる。半導体層２０は、直方体形状に形成されている。半導体層２０は、一方側の第１主面２２、他方側の第２主面２３、ならびに、第１主面２２および第２主面２３を接続する側面２４Ａ，２４Ｂ，２４Ｃ，２４Ｄを含む。側面２４Ａ〜２４Ｄは、具体的には、第１側面２４Ａ、第２側面２４Ｂ、第３側面２４Ｃおよび第４側面２４Ｄを含む。
【００２８】
第１主面２２および第２主面２３は、平面視において四角形状に形成されている。第１主面２２は、研削面であってもよい。第２主面２３は、デバイス本体１１の第２面１３を形成している。側面２４Ａ〜２４Ｄは、デバイス本体１１の側面１４Ａ〜１４Ｄの一部をそれぞれ形成している。
【００２９】
配線構造２１は、第１主面２２の上に形成されている。配線構造２１は、主面３２および側面３４Ａ，３４Ｂ，３４Ｃ，３４Ｄを含む。側面３４Ａ〜３４Ｄは、具体的には、第１側面３４Ａ、第２側面３４Ｂ、第３側面３４Ｃおよび第４側面３４Ｄを含む。
【００３０】
主面３２は、平面視において四角形状に形成されている。主面３２は、デバイス本体１１の第１面１２を形成している。側面３４Ａ〜３４Ｄは、デバイス本体１１の側面１４Ａ〜１４Ｄの一部を形成している。側面３４Ａ〜３４Ｄは、主面３２の周縁から半導体層２０に向けて延び、半導体層２０の側面２４Ａ〜２４Ｄに連なっている。側面３４Ａ〜３４Ｄは、具体的には、半導体層２０の側面２４Ａ〜２４Ｄに対して面一に形成されている。
【００３１】
半導体装置１は、配線構造２１の主面３２に形成された複数の外部端子を有している。複数の外部端子は、接続対象物に外部接続される端子電極である。複数の外部端子は、ベース端子６、ゲート端子７、第１ソースドレイン端子８および第２ソースドレイン端子９を含む。複数の外部端子は、この形態では、１つのベース端子６、１つのゲート端子７、複数の第１ソースドレイン端子８および複数の第２ソースドレイン端子９を含む。ベース端子６、ゲート端子７、第１ソースドレイン端子８および第２ソースドレイン端子９は、それぞれ電気的に独立している。
【００３２】
複数の外部端子は、この形態では、第１方向Ｘおよび第２方向Ｙに間隔を空けて５行５列の行列状のパターンで配列されている。具体的には、ベース端子６は、第３行目の第１列目に配置されている。ゲート端子７は、第３行目の第５列目に配置されている。ゲート端子７は、第２方向Ｙにベース端子６と対向している。複数の第１ソースドレイン端子８は、第１行目の第１列目〜第５列目および第４行目の第１列目〜第５列目に配置されている。複数の第２ソースドレイン端子９は、第２行目の第１列目〜第５列目および第５行目の第１列目〜第５列目に配置されている。
【００３３】
第２行目に配置された複数の第２ソースドレイン端子９は、第１方向Ｘに第１行目に配置された複数の第１ソースドレイン端子８と１対１対応の関係で対向している。第５行目に配置された複数の第２ソースドレイン端子９は、第１方向Ｘに第４行目に複数に配置された複数の第１ソースドレイン端子８と１対１対応の関係で対向している。
【００３４】
この形態では、第３行目の第２列目、第３列目および第４列目に、スペースがそれぞれ設けられている。各スペースには、ベース端子６、ゲート端子７、第１ソースドレイン端子８および第２ソースドレイン端子９のいずれか１つが配置されていてもよい。各スペースには、電気的に開放された開放端子が配置されていてもよい。
【００３５】
ベース端子６、ゲート端子７、第１ソースドレイン端子８および第２ソースドレイン端子９の個数および配列は任意であり、図２および図３に示される個数および配列に限定されない。
【００３６】
図４は、半導体層２０の第１主面２２の構造を示す平面図である。図５は、図４に示すデバイス領域４１の一部の領域の拡大平面図である。図６は、図５に示すVI-VI線に沿う断面図であって、第１形態例に係るドリフト領域８５を含む形態を示す断面図である。図７は、図５に示すVII-VII線に沿う断面図である。図８は、図５に示すVIII-VIII線に沿う断面図である。図９は、図６に示す領域IXの拡大図である。
【００３７】
図４を参照して、半導体層２０は、デバイス領域４１および外側領域４２を含む。デバイス領域４１は、アクティブ領域と称されてもよい。デバイス領域４１は、ＭＩＳＦＥＴ２が形成された領域である。デバイス領域４１は、平面視において半導体層２０の側面２４Ａ〜２４Ｄから内方に間隔を空けて形成されている。
【００３８】
デバイス領域４１は、この形態では、平面視において側面２４Ａ〜２４Ｄに平行な４辺を有する四角形状に形成されている。デバイス領域４１の平面形状は任意であり、四角形状に限定されない。外側領域４２は、デバイス領域４１の外側の領域である。外側領域４２は、平面視においてデバイス領域４１の周縁に沿って帯状に延びている。外側領域４２は、具体的には、平面視においてデバイス領域４１を取り囲む無端状（この形態では四角環状）に形成されている。
【００３９】
図５〜図９を参照して、半導体装置１は、半導体層２０に形成されたｐ型のベース領域５０を含む。ベース領域５０は、ＭＩＳＦＥＴ２のベースＢを形成する（図１参照）。ベース領域５０は、この形態では、半導体層２０の全域に形成されている。ベース領域５０は、第１主面２２側のｐ型不純物濃度が第２主面２３側のｐ型不純物濃度未満となる濃度勾配を有している。
【００４０】
ベース領域５０は、具体的には、ｐ−型の低濃度ベース領域５１およびｐ＋型の高濃度ベース領域５２を含む。低濃度ベース領域５１は、第１主面２２側の領域に形成され、第１主面２２および側面２４Ａ〜２４Ｄから露出している。低濃度ベース領域５１のｐ型不純物濃度は、５×１０１４ｃｍ−３以上５×１０１６ｃｍ−３以下であってもよい。低濃度ベース領域５１のｐ型不純物濃度は、この形態では、８×１０１５ｃｍ−３程度である。低濃度ベース領域５１は、ｐ型不純物の一例としてのホウ素を含んでいてもよい。
【００４１】
低濃度ベース領域５１は、２μｍ以上１０μｍ以下の厚さＴＢ１を有していてもよい。厚さＴＢ１は、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。厚さＴＢ１は、２μｍ以上５μｍ以下であることが好ましい。
【００４２】
高濃度ベース領域５２は、低濃度ベース領域５１のｐ型不純物濃度を超えるｐ型不純物濃度を有している。高濃度ベース領域５２は、低濃度ベース領域５１に対して第２主面２３側の領域に形成され、第２主面２３および側面２４Ａ〜２４Ｄから露出している。低濃度ベース領域５１および高濃度ベース領域５２の境界は、第１主面２２に対して平行に延びている。
【００４３】
高濃度ベース領域５２のｐ型不純物濃度は、５×１０１８ｃｍ−３以上５×１０２０ｃｍ−３以下であってもよい。高濃度ベース領域５２のｐ型不純物濃度は、この形態では、２×１０１９ｃｍ−３程度である。高濃度ベース領域５２は、ｐ型不純物の一例としてのホウ素を含んでいてもよい。
【００４４】
高濃度ベース領域５２は、低濃度ベース領域５１の厚さＴＢ１を超える厚さＴＢ２（ＴＢ１＜ＴＢ２）を有している。厚さＴＢ２は、５０μｍ以上５００μｍ以下であってもよい。厚さＴＢ２は、５０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ以下、１５０μｍ以上２００μｍ以下、２００μｍ以上２５０μｍ以下、２５０μｍ以上３００μｍ以下、３００μｍ以上３５０μｍ以下、３５０μｍ以上４００μｍ以下、４００μｍ以上４５０μｍ以下、または、４５０μｍ以上５００μｍ以下であってもよい。
【００４５】
低濃度ベース領域５１は、この形態では、ｐ−型のエピタキシャル層によって形成されている。ベース領域５０（低濃度ベース領域５１）は、外側領域４２から露出している。高濃度ベース領域５２は、この形態では、ｐ＋型の半導体基板によって形成されている。
【００４６】
図５〜図９を参照して、半導体装置１は、デバイス領域４１に形成されたトレンチゲート構造５３を含む。図５では、トレンチゲート構造５３がハッチングによって示されている。この形態では、複数のトレンチゲート構造５３がデバイス領域４１に形成されている。複数のトレンチゲート構造５３は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。複数のトレンチゲート構造５３は、平面視において全体として第１方向Ｘに延びるストライプ状に形成されている。
【００４７】
複数のトレンチゲート構造５３は、０．０１μｍ以上５μｍ以下のピッチＰＴで形成されていてもよい。ピッチＰＴは、隣り合う２つのトレンチゲート構造５３の間の距離によって定義される。ピッチＰＴは、０．０１μｍ以上０．１μｍ以下、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、または、４．５μｍ以上５μｍ以下であってもよい。
【００４８】
複数のトレンチゲート構造５３は、第１コンタクト部５４、第２コンタクト部５５およびデバイス部５６をそれぞれ含む。第１コンタクト部５４は、平面視において外側領域４２に位置し、ゲートトレンチ６１の長手方向一方側の端部によって形成されている。第２コンタクト部５５は、平面視において外側領域４２に位置し、ゲートトレンチ６１の長手方向他方側の端部によって形成されている。デバイス部５６は、デバイス領域４１に位置し、平面視において第１コンタクト部５４および第２コンタクト部５５の間の領域を帯状に延びている。
【００４９】
複数のトレンチゲート構造５３は、ゲートトレンチ６１、ゲート絶縁層６２およびゲート電極６３をそれぞれ含む。ゲートトレンチ６１は、第１主面２２に形成されている。ゲートトレンチ６１は、断面視において一方側の第１側壁６４、他方側の第２側壁６５、ならびに、第１側壁６４および第２側壁６５を接続する底壁６６を有している。
【００５０】
以下では、第１側壁６４、第２側壁６５および底壁６６を纏めて「内壁」ということがある。また、トレンチゲート構造５３の第１コンタクト部５４、第２コンタクト部５５およびデバイス部５６は、ゲートトレンチ６１の第１コンタクト部５４、第２コンタクト部５５およびデバイス部５６でもある。
【００５１】
第１側壁６４、第２側壁６５および底壁６６は、低濃度ベース領域５１内に位置している。第１側壁６４および第２側壁６５は、法線方向Ｚに延びている。底壁６６は、第１主面２２に対して平行に延びている。第１側壁６４および底壁６６を接続する第１角部６７は、湾曲状に形成されている。第２側壁６５および底壁６６を接続する第２角部６８は、湾曲状に形成されている。底壁６６は、全体として第２主面２３に向かう湾曲状に形成されていてもよい。
【００５２】
ゲートトレンチ６１の深さＤＴは、０．５μｍ以上２μｍ以下であってもよい。深さＤＴは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。
【００５３】
ゲートトレンチ６１の開口幅ＷＯは、０．１μｍ以上０．５μｍ以下であってもよい。開口幅ＷＯは、ゲートトレンチ６１が延びる方向（第１方向Ｘ）に直交する方向（第２方向Ｙ）の幅である。開口幅ＷＯは、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．３μｍ以下、０．３μｍ以上０．４μｍ以下、または、０．４μｍ以上０．５μｍ以下であってもよい。開口幅ＷＯは、０．２μｍ以上０．３μｍ以下であることが好ましい。
【００５４】
ゲートトレンチ６１の開口幅ＷＯは、ゲートトレンチ６１の深さＤＴ以下であることが好ましい。アスペクト比ＤＴ／ＷＯは、１以上２０以下であってもよい。アスペクト比ＤＴ／ＷＯは、開口幅ＷＯに対する深さＤＴの比である。アスペクト比ＤＴ／ＷＯは、１以上２以下、２以上３以下、３以上４以下、４以上５以下、５以上６以下、６以上７以下、７以上８以下、８以上１０以下、１０以上１２以下、１２以上１４以下、１４以上１６以下、１６以上１８以下、または、１８以上２０以下であってもよい。アスペクト比ＤＴ／ＷＯは、２以上５以下であることが好ましい。
【００５５】
ゲートトレンチ６１の底壁６６の幅ＷＢは、０．１μｍ以上０．５μｍ以下であってもよい。底壁６６の幅ＷＢは、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．３μｍ以下、０．３μｍ以上０．４μｍ以下、または、０．４μｍ以上０．５μｍ以下であってもよい。幅ＷＢは、０．１μｍ以上０．３μｍ以下であることが好ましい。
【００５６】
半導体層２０内において第１側壁６４が第１主面２２との間で成す角度の絶対値は、９０°以上９５°以下（たとえば９１°程度）であってもよい。半導体層２０内において第２側壁６５が第１主面２２との間で成す角度の絶対値は、９０°以上９５°以下（たとえば９１°程度）であってもよい。ゲートトレンチ６１は、断面視において第１主面２２側から底壁６６側に向けて開口幅が狭まるテーパ形状に形成されていてもよい。むろん、第１側壁６４および第２側壁６５は、第１主面２２に対して垂直に形成されていてもよい。
【００５７】
ゲート絶縁層６２は、ゲートトレンチ６１の内壁に膜状に形成されている。ゲート絶縁層６２は、ゲートトレンチ６１の内壁の全域に形成されている。ゲート絶縁層６２は、ゲートトレンチ６１内においてリセス空間を区画している。ゲート絶縁層６２は、第１主面２２から露出する露出部を含む。ゲート絶縁層６２の露出部は、第１主面２２に対して面一に形成されていてもよい。ゲート絶縁層６２の露出部は、研削面であってもよい。
【００５８】
ゲートトレンチ６１の内壁の法線方向に関して、ゲート絶縁層６２の厚さは、１００ｎｍ以上１０００ｎｍ以下であってもよい。ゲート絶縁層６２の厚さは、１００ｎｍ以上２５０ｎｍ以下、２５０ｎｍ以上５００ｎｍ以下、５００ｎｍ以上７５０ｎｍ以下、または、７５０ｎｍ以上１０００ｎｍ以下であってもよい。
【００５９】
ゲート絶縁層６２は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）および酸化タンタル（Ｔａ２Ｏ３）のうちの少なくとも１種を含む。ゲート絶縁層６２は、酸化シリコンからなることが好ましい。
【００６０】
ゲート電極６３は、ゲート絶縁層６２を挟んでゲートトレンチ６１に埋設されている。ゲート電極６３は、具体的には、ゲートトレンチ６１内においてゲート絶縁層６２によって区画されたリセス空間に埋設されている。ゲート電極６３は、ゲートトレンチ６１のデバイス部５６に埋設されている。
【００６１】
ゲート電極６３は、開口側の上端部および底壁６６側の下端部を含む。ゲート電極６３の上端部は、第１主面２２に対して底壁６６側に位置している。ゲート電極６３の上端部は、この形態では、ゲートトレンチ６１の深さ方向中間部に対して底壁６６側に位置している。これにより、ゲートトレンチ６１内には、ゲート電極６３の上端部、第１側壁６４および第２側壁６５によってリセス空間が区画されている。ゲート電極６３は、この形態では、デバイス部５６から第１コンタクト部５４に引き出された部分、および、第２コンタクト部５５に引き出された部分を含む。
【００６２】
ゲートトレンチ６１の深さ方向に関して、ゲート電極６３の厚さＴＧは、０．１μｍ以上０．５μｍ以下であってもよい。ゲート電極６３の厚さＴＧは、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．３μｍ以下、０．３μｍ以上０．４μｍ以下、または、０．４μｍ以上０．５μｍ以下であってもよい。
【００６３】
ゲート電極６３は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。ゲート電極６３は、導電性ポリシリコンを含むことが好ましい。導電性ポリシリコンは、ｐ型ポリシリコンまたはｎ型ポリシリコンであってもよい。導電性ポリシリコンは、ｎ型ポリシリコンであることが好ましい。
【００６４】
トレンチゲート構造５３は、ゲートトレンチ６１内においてゲート電極６３の上端部の上に埋設された埋設絶縁体６９をさらに含む。埋設絶縁体６９は、具体的には、ゲートトレンチ６１内においてゲート電極６３の上端部、第１側壁６４および第２側壁６５によって区画されたリセス空間に埋設されている。埋設絶縁体６９は、ゲート絶縁層６２を挟んでゲートトレンチ６１に埋設されている。
【００６５】
埋設絶縁体６９は、ゲートトレンチ６１のデバイス部５６に埋設されている。埋設絶縁体６９は、ゲート電極６３の上端部の全域を被覆している。埋設絶縁体６９は、この形態では、デバイス部５６から第１コンタクト部５４および第２コンタクト部５５に引き出された部分を含む。埋設絶縁体６９は、開口側の上端部および底壁６６側の下端部を含む。埋設絶縁体６９の上端部は、第１主面２２に対して面一に形成されている。埋設絶縁体６９の上端部は、研削面であってもよい。埋設絶縁体６９の下端部は、ゲート電極６３の上端部に接している。
【００６６】
トレンチゲート構造５３は、ゲート絶縁層６２を挟んでゲートトレンチ６１に埋設されたゲートコンタクト電極７０をさらに含む。この形態では、複数のゲートコンタクト電極７０が形成されている。複数のゲートコンタクト電極７０は、ゲートトレンチ６１の第１コンタクト部５４および第２コンタクト部５５にそれぞれ埋設されている。複数のゲートコンタクト電極７０は、具体的には、第１コンタクト部５４および第２コンタクト部５５内においてゲート絶縁層６２によって区画されたリセス空間にそれぞれ埋設されている。
【００６７】
各ゲートコンタクト電極７０は、開口側の上端部および底壁６６側の下端部を含む。各ゲートコンタクト電極７０の上端部は、ゲート電極６３の上端部に対して第１主面２２側に位置している。各ゲートコンタクト電極７０の上端部は、埋設絶縁体６９の上端部に対して面一に形成されている。各ゲートコンタクト電極７０の上端部は、第１主面２２に対して面一に形成されている。各ゲートコンタクト電極７０の上端部は、研削面であってもよい。各ゲートコンタクト電極７０の下端部は、ゲートトレンチ６１（第１コンタクト部５４および第２コンタクト部５５）内においてゲート電極６３に電気的に接続されている。
【００６８】
ゲートコンタクト電極７０は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。ゲート電極６３は、導電性ポリシリコンを含むことが好ましい。導電性ポリシリコンは、ｐ型ポリシリコンまたはｎ型ポリシリコンであってもよい。導電性ポリシリコンは、ｎ型ポリシリコンであることが好ましい。ゲートコンタクト電極７０は、ゲート電極６３と同一材料を含むことが特に好ましい。
【００６９】
複数のゲートコンタクト電極７０は、この形態では、ゲート電極６３と同一材料を含み、ゲート電極６３と一体的に形成されている。つまり、複数のゲートコンタクト電極７０は、ゲート電極６３の引き出し部としてそれぞれ形成され、デバイス部５６から第１コンタクト部５４および第２コンタクト部５５にそれぞれ引き出されている。
【００７０】
図５および図８を参照して、半導体装置１は、外側領域４２に形成されたトレンチコンタクト構造７１をさらに含む。図５では、トレンチコンタクト構造７１がハッチングによって示されている。この形態では、複数（この形態では２個）のトレンチコンタクト構造７１が外側領域４２に形成されている。複数のトレンチコンタクト構造７１は、一方側の第１トレンチコンタクト７２および他方側の第２トレンチコンタクト構造７３を含む。
【００７１】
第１トレンチコンタクト７２は、外側領域４２において複数のトレンチゲート構造５３の一端部（第１コンタクト部５４）側の領域に形成されている。第１トレンチコンタクト７２は、複数のトレンチゲート構造５３が延びる方向（第１方向Ｘ）に交差する方向（第２方向Ｙ）に帯状に延びている。第１トレンチコンタクト７２は、複数のトレンチゲート構造５３の一端部に接続されている。
【００７２】
第２トレンチコンタクト構造７３は、外側領域４２において複数のトレンチゲート構造５３の他端部（第２コンタクト部５５）側の領域に形成されている。第２トレンチコンタクト構造７３は、複数のトレンチゲート構造５３が延びる方向（第１方向Ｘ）に交差する方向（第２方向Ｙ）に帯状に延びている。第２トレンチコンタクト構造７３は、複数のトレンチゲート構造５３の他端部に接続されている。
【００７３】
第２トレンチコンタクト構造７３は、第１トレンチコンタクト７２と同様の構造を有している。以下では、第１トレンチコンタクト７２を例にとって説明する。第２トレンチコンタクト構造７３において第１トレンチコンタクト７２に対応する構造については、同一の参照符号を付して、説明を省略する。
【００７４】
第１トレンチコンタクト７２は、コンタクトトレンチ７４、コンタクト絶縁層７５およびコンタクト電極７６を含む。コンタクトトレンチ７４は、第１主面２２に形成されている。コンタクトトレンチ７４は、断面視において一方側の第１側壁７７、他方側の第２側壁７８、ならびに、第１側壁７７および第２側壁７８を接続する底壁７９を含む。第１側壁７７は、トレンチゲート構造５３に接続された接続壁である。以下では、第１側壁７７、第２側壁７８および底壁７９を纏めて「内壁」ということがある。
【００７５】
第１側壁７７、第２側壁７８および底壁７９は、低濃度ベース領域５１内に位置している。第１側壁７７および第２側壁７８は、法線方向Ｚに延びている。底壁６６は、第１主面２２に対して平行に延びている。第１側壁７７および底壁７９を接続する第１角部８０（図８の破線部参照）は、湾曲状に形成されている。第２側壁７８および底壁７９を接続する第２角部８１は、湾曲状に形成されている。底壁７９は、全体として第２主面２３に向かう湾曲状に形成されていてもよい。
【００７６】
コンタクトトレンチ７４の深さＤＣＴは、０．５μｍ以上２μｍ以下であってもよい。深さＤＣＴは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。深さＤＣＴは、ゲートトレンチ６１の深さＤＴと等しいことが好ましい。
【００７７】
コンタクトトレンチ７４の開口幅ＷＣＯは、０．１μｍ以上０．５μｍ以下であってもよい。開口幅ＷＣＯは、コンタクトトレンチ７４が延びる方向（第２方向Ｙ）に直交する方向（第１方向Ｘ）の幅である。開口幅ＷＣＯは、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．３μｍ以下、０．３μｍ以上０．４μｍ以下、または、０．４μｍ以上０．５μｍ以下であってもよい。開口幅ＷＣＯは、０．２μｍ以上０．３μｍ以下であることが好ましい。開口幅ＷＣＯは、ゲートトレンチ６１の開口幅ＷＯと等しいことが好ましい。
【００７８】
コンタクトトレンチ７４の開口幅ＷＣＯは、コンタクトトレンチ７４の深さＤＣＴ以下であることが好ましい。アスペクト比ＤＣＴ／ＷＣＯは、１以上２０以下であってもよい。アスペクト比ＤＣＴ／ＷＣＯは、開口幅ＷＣＯに対する深さＤＣＴの比である。アスペクト比ＤＣＴ／ＷＣＯは、１以上２以下、２以上３以下、３以上４以下、４以上５以下、５以上６以下、６以上７以下、７以上８以下、８以上１０以下、１０以上１２以下、１２以上１４以下、１４以上１６以下、１６以上１８以下、または、１８以上２０以下であってもよい。アスペクト比ＤＣＴ／ＷＣＯは、２以上５以下であることが好ましい。
【００７９】
底壁７９の幅ＷＣＢは、０．１μｍ以上０．５μｍ以下であってもよい。幅ＷＣＢは、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．３μｍ以下、０．３μｍ以上０．４μｍ以下、または、０．４μｍ以上０．５μｍ以下であってもよい。幅ＷＣＢは、０．１μｍ以上０．３μｍ以下であることが好ましい。幅ＷＣＢは、ゲートトレンチ６１の底壁６６の幅ＷＢと等しいことが好ましい。
【００８０】
半導体層２０内において第１側壁７７が第１主面２２との間で成す角度の絶対値は、９０°以上９５°以下（たとえば９１°程度）であってもよい。半導体層２０内において第２側壁７８が第１主面２２との間で成す角度の絶対値は、９０°以上９５°以下（たとえば９１°程度）であってもよい。コンタクトトレンチ７４は、断面視において第１主面２２側から底壁７９側に向けて開口幅が狭まるテーパ形状に形成されていてもよい。むろん、第１側壁７７および第２側壁７８は、第１主面２２に対して垂直に形成されていてもよい。
【００８１】
コンタクトトレンチ７４の第１側壁７７は、ゲートトレンチ６１の第１側壁６４および第２側壁６５に連通している。コンタクトトレンチ７４は、ゲートトレンチ６１との間で１つのトレンチを形成している。この形態では、複数のコンタクトトレンチ７４は、平面視において複数のゲートトレンチ６１との間で１つの梯子状のトレンチを形成している。
【００８２】
コンタクト絶縁層７５は、コンタクトトレンチ７４の内壁に沿って膜状に形成されている。コンタクト絶縁層７５は、コンタクトトレンチ７４内においてリセス空間を区画している。コンタクト絶縁層７５は、ゲートトレンチ６１およびコンタクトトレンチ７４の間の連通部においてゲート絶縁層６２に接続されている。コンタクト絶縁層７５は、第１主面２２から露出する露出部を含む。コンタクト絶縁層７５の露出部は、第１主面２２に対して面一に形成されている。コンタクト絶縁層７５の露出部は、研削面であってもよい。
【００８３】
コンタクトトレンチ７４の内壁の法線方向に関して、コンタクト絶縁層７５の厚さは、１００ｎｍ以上１０００ｎｍ以下であってもよい。コンタクト絶縁層７５の厚さは、１００ｎｍ以上２５０ｎｍ以下、２５０ｎｍ以上５００ｎｍ以下、５００ｎｍ以上７５０ｎｍ以下、または、７５０ｎｍ以上１０００ｎｍ以下であってもよい。コンタクト絶縁層７５の厚さは、ゲート絶縁層６２の厚さと等しいことが好ましい。コンタクト絶縁層７５の厚さがゲート絶縁層６２の厚さと等しいとは、コンタクト絶縁層７５およびゲート絶縁層６２が一様な厚さで形成されていることを意味する。
【００８４】
コンタクト絶縁層７５は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）および酸化タンタル（Ｔａ２Ｏ３）のうちの少なくとも１種を含む。コンタクト絶縁層７５は、酸化シリコンからなることが好ましい。コンタクト絶縁層７５は、ゲート絶縁層６２と同一の材料からなることが好ましい。
【００８５】
コンタクト電極７６は、コンタクト絶縁層７５を挟んでコンタクトトレンチ７４に埋め込まれている。コンタクト電極７６は、具体的には、コンタクトトレンチ７４内においてコンタクト絶縁層７５によって区画されたリセス空間に埋設されている。コンタクト電極７６は、ゲートトレンチ６１およびコンタクトトレンチ７４の間の連通部においてゲートコンタクト電極７０に接続されている。これにより、コンタクト電極７６は、ゲートコンタクト電極７０を介してゲート電極６３に電気的に接続されている。
【００８６】
コンタクト電極７６は、開口側の上端部および底壁６６側の下端部を含む。コンタクト電極７６の上端部は、ゲートコンタクト電極７０の上端部に対して面一に形成されている。コンタクト電極７６の上端部は、第１主面２２に対して面一に形成されている。コンタクト電極７６の上端部は、研削面であってもよい。
【００８７】
コンタクト電極７６は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。コンタクト電極７６は、導電性ポリシリコンを含むことが好ましい。導電性ポリシリコンは、ｐ型ポリシリコンまたはｎ型ポリシリコンであってもよい。導電性ポリシリコンは、ｎ型ポリシリコンであることが好ましい。コンタクト電極７６は、ゲート電極６３と同一材料を含むことが好ましい。
【００８８】
図５〜図９を参照して、半導体装置１は、半導体層２０の第１主面２２の表層部に形成されたｎ型の複数のドリフト領域８５を含む。複数のドリフト領域８５のｎ型不純物濃度は、５×１０１５ｃｍ−３以上５×１０１６ｃｍ−３以下であってもよい。複数のドリフト領域８５のｎ型不純物濃度は、この形態では、８×１０１５ｃｍ−３程度である。複数のドリフト領域８５は、拡散係数が比較的大きいｎ型不純物を含むことが好ましい。複数のドリフト領域８５は、拡散係数が比較的大きいｎ型不純物の一例としてのリンを含むことが好ましい。
【００８９】
複数のドリフト領域８５は、第１主面２２の表層部において低濃度ベース領域５１に形成されている。複数のドリフト領域８５は、複数のゲートトレンチ６１の第１側壁６４側の領域および第２側壁６５側の領域にそれぞれ形成され、ゲートトレンチ６１を挟んで互いに対向している。複数のドリフト領域８５は、平面視においてゲートトレンチ６１が延びる方向（第１方向Ｘ）に延びる帯状にそれぞれ形成されている。
【００９０】
複数のドリフト領域８５は、複数のゲートトレンチ６１のデバイス部５６を被覆し、複数のゲートトレンチ６１の第１コンタクト部５４および第２コンタクト部５５を露出させている。複数のドリフト領域８５およびゲートトレンチ６１のデバイス部５６によってデバイス領域４１が画定されている。
【００９１】
複数のドリフト領域８５は、複数のゲートトレンチ６１の底壁６６に対して第１主面２２側に形成されている。つまり、複数のドリフト領域８５は、複数のゲートトレンチ６１の底壁６６を露出させている。
【００９２】
複数のドリフト領域８５は、具体的には、ゲート電極６３の下端部に対して第１主面２２側の領域に形成されている。複数のドリフト領域８５は、複数のゲートトレンチ６１の第１側壁６４の一部、第２側壁６５の一部および底壁６６を露出させている。複数のドリフト領域８５は、ゲート絶縁層６２を挟んでゲート電極６３および埋設絶縁体６９に対向している。
【００９３】
複数のドリフト領域８５は、複数のゲートトレンチ６１によって第１ソースドレインＳＤ１用の第１ドリフト領域８６、および、第２ソースドレインＳＤ２用の第２ドリフト領域８７に電気的に分断されている。第１ドリフト領域８６および第２ドリフト領域８７は、１つのゲートトレンチ６１を挟む態様で第２方向Ｙに交互に形成されている。
【００９４】
複数のドリフト領域８５は、この形態では、ゲートコンタクト電極７０から間隔を空けて形成されている。つまり、複数のドリフト領域８５は、ゲート絶縁層６２を挟んでゲートコンタクト電極７０に対向していない。ゲートコンタクト電極７０は、ゲート絶縁層６２を挟んで低濃度ベース領域５１に対向している。これにより、外側領域４２における漏れ電流（つまりゲートコンタクト電極７０に起因する漏れ電流）を抑制できる。
【００９５】
図９を参照して、複数のドリフト領域８５は、接続領域８８および内方領域８９をそれぞれ含む。接続領域８８は、ゲートトレンチ６１の底壁６６に対して第１主面２２側の領域でゲートトレンチ６１に接続されている。接続領域８８は、具体的には、ゲート電極６３の下端部に対して第１主面２２側の領域でゲートトレンチ６１に接続されている。接続領域８８の底部は、半導体層２０の厚さ方向に関してゲート電極６３の上端部および下端部の間の領域に位置している。
【００９６】
内方領域８９は、ゲートトレンチ６１の側方に位置し、接続領域８８に対してゲートトレンチ６１の底壁６６側の領域に位置している。内方領域８９の底部は、この形態では、半導体層２０の厚さ方向に関してゲートトレンチ６１の底壁６６よりも下方の領域（第２主面２３側の領域）に位置している。
【００９７】
各ドリフト領域８５の厚さＴＤは、ゲートトレンチ６１の底壁６６を露出させるという条件下において、０．４μｍ以上２μｍ以下であってもよい。厚さＴＤは、第１主面２２およびドリフト領域８５の最深部の間の距離によって定義される。厚さＴＤは、０．４μｍ以上０．６μｍ以下、０．６μｍ以上０．８μｍ以下、０．８μｍ以上１μｍ以下、１μｍ以上１．２μｍ以下、１．２μｍ以上１．４μｍ以下、１．４μｍ以上１．６μｍ以下、１．６μｍ以上１．８μｍ以下、または、１．８μｍ以上２μｍ以下であってもよい。
【００９８】
ゲートトレンチ６１の突出長ＬＰは、０．０１μｍ以上０．１μｍ以下であってもよい。突出長ＬＰは、半導体層２０の厚さ方向に関して、ゲートトレンチ６１において複数のドリフト領域８５から露出する部分の長さである。突出長ＬＰは、０．０１μｍ以上０．０２μｍ以下、０．０２μｍ以上０．０４μｍ以下、０．０４μｍ以上０．０６μｍ以下、０．０６μｍ以上０．０８μｍ以下、または、０．０８μｍ以上０．１μｍ以下であってもよい。突出長ＬＰは、０．０２μｍ以上０．０６μｍ以下であることが好ましい。
【００９９】
複数のドリフト領域８５は、低濃度ベース領域５１との間でｐｎ接合部をそれぞれ形成している。ｐｎ接合部からは空乏層（図９の二点鎖線参照）が拡がる。ｐｎ接合部により、ＭＩＳＦＥＴ２の第１ボディダイオード４および第２ボディダイオード５が形成されている（図１参照）。第１ボディダイオード４および第２ボディダイオード５は、ＭＩＳＦＥＴ２の直列回路３を形成している（図１参照）。
【０１００】
第１ボディダイオード４は、第１ドリフト領域８６および低濃度ベース領域５１の間のｐｎ接合部を含む。第１ボディダイオード４は、アノードとしての低濃度ベース領域５１およびカソードとしての第１ドリフト領域８６を含む。第２ボディダイオード５は、第２ドリフト領域８７および低濃度ベース領域５１の間のｐｎ接合部を含む。第２ボディダイオード５は、アノードとしての低濃度ベース領域５１およびカソードとしての第２ドリフト領域８７を含む。第２ボディダイオード５は、低濃度ベース領域５１を介して第１ボディダイオード４に逆バイアス接続されている。
【０１０１】
複数のドリフト領域８５は、図１０Ａ〜図１０Ｃに示される形態を有していてもよい。
【０１０２】
図１０Ａは、図９に対応する領域の拡大図であって、第２形態例に係るドリフト領域８５を示す拡大図である。以下では、複数のドリフト領域８５以外の構造に対応する構造については同一の参照符号を付して説明を省略する。
【０１０３】
図１０Ａを参照して、複数のドリフト領域８５は、接続領域８８および内方領域８９をそれぞれ含む。接続領域８８は、ゲートトレンチ６１の底壁６６（ゲート電極６３の下端部）に対して第１主面２２側の領域でゲートトレンチ６１に接続されている。接続領域８８の底部は、ゲート電極６３の上端部および下端部の間の領域に位置している。
【０１０４】
内方領域８９は、ゲートトレンチ６１の側方に位置し、接続領域８８に対してゲートトレンチ６１の底壁６６側の領域に位置している。内方領域８９の底部は、この形態では、ゲートトレンチ６１の底壁６６に対して第１主面２２側の領域に形成されている。内方領域８９の底部は、半導体層２０の厚さ方向に関してゲートトレンチ６１の底壁６６および接続領域８８の底部の間の領域に位置していてもよい。
【０１０５】
図１０Ｂは、図９に対応する領域の拡大図であって、第３形態例に係るドリフト領域８５を示す拡大図である。以下では、複数のドリフト領域８５以外の構造に対応する構造については同一の参照符号を付して説明を省略する。
【０１０６】
図１０Ｂを参照して、複数のドリフト領域８５は、接続領域８８および内方領域８９をそれぞれ含む。接続領域８８は、ゲートトレンチ６１の底壁６６（ゲート電極６３の下端部）に対して第１主面２２側の領域でゲートトレンチ６１に接続されている。接続領域８８の底部は、ゲート電極６３の上端部および下端部の間の領域に位置している。
【０１０７】
内方領域８９は、ゲートトレンチ６１の側方に位置し、接続領域８８の底部に対して第１主面２２側の領域に形成されている。内方領域８９の底部は、半導体層２０の厚さ方向に関して、第１主面２２および接続領域８８の底部の間の領域に位置している。内方領域８９の底部は、半導体層２０の厚さ方向に関して、第１主面２２およびゲート電極６３の上端部の間の領域に位置していてもよい。内方領域８９の底部は、半導体層２０の厚さ方向に関して、ゲート電極６３の上端部および接続領域８８の底部の間の領域に位置していてもよい。
【０１０８】
図１０Ｃは、図９に対応する領域の拡大図であって、第４形態例に係るドリフト領域８５を示す拡大図である。以下では、複数のドリフト領域８５以外の構造に対応する構造については同一の参照符号を付して説明を省略する。
【０１０９】
図１０Ｃを参照して、複数のドリフト領域８５は、接続領域８８および内方領域８９をそれぞれ含む。接続領域８８および内方領域８９は、この形態では、一様な深さでそれぞれ形成されている。つまり、複数のドリフト領域８５は、一様な深さでそれぞれ形成されている。複数のドリフト領域８５の底部は、半導体層２０の厚さ方向に関してゲート電極６３の上端部および下端部の間の領域に位置している。
【０１１０】
図６〜図９を再度参照して、半導体装置１は、複数のドリフト領域８５の表層部にそれぞれ形成されたｎ＋型の複数のソースドレイン領域９０をさらに含む。複数のソースドレイン領域９０は、ソース領域およびドレイン領域が一体となった領域である。複数のソースドレイン領域９０は、複数のドリフト領域８５のｎ型不純物濃度を超えるｎ型不純物濃度を有している。複数のソースドレイン領域９０のｎ型不純物濃度は、５×１０１８ｃｍ−３以上５×１０２０ｃｍ−３以下であってもよい。複数のソースドレイン領域９０のｎ型不純物濃度は、この形態では、５×１０１９ｃｍ−３程度である。
【０１１１】
複数のソースドレイン領域９０は、ドリフト領域８５のｎ型不純物とは異なるｎ型不純物を含む。複数のソースドレイン領域９０は、具体的には、ドリフト領域８５のｎ型不純物の拡散係数未満の拡散係数を有するｎ型不純物を含むことが好ましい。複数のソースドレイン領域９０は、拡散係数が比較的小さいｎ型不純物の一例としてのヒ素を含むことが好ましい。
【０１１２】
複数のソースドレイン領域９０は、第１ソースドレイン領域９１および第２ソースドレイン領域９２を含む。第１ソースドレイン領域９１は、第１ドリフト領域８６に形成されている。第２ソースドレイン領域９２は、第２ドリフト領域８７に形成されている。第１ソースドレイン領域９１および第２ソースドレイン領域９２は、ＭＩＳＦＥＴ２の第１ソースドレインＳＤ１および第２ソースドレインＳＤ２を形成している（図１参照）。
【０１１３】
複数のソースドレイン領域９０は、平面視においてトレンチゲート構造５３が延びる方向（つまり第１方向Ｘ）に延びる帯状にそれぞれ形成され、トレンチゲート構造５３に交差する方向（つまり第２方向Ｙ）に間隔を空けて形成されている。複数のソースドレイン領域９０は、平面視において全体としてストライプ状に形成されている。これにより、複数のソースドレイン領域９０は、平面視において１つのトレンチゲート構造５３を挟む態様で、複数のトレンチゲート構造５３と交互に形成されている。
【０１１４】
複数のソースドレイン領域９０は、第１主面２２に沿う方向に関して、複数のトレンチゲート構造５３から間隔ＩＳＤ１を空けて形成されている。間隔ＩＳＤ１は、５ｎｍ以上１０００ｎｍ以下であってもよい。間隔ＩＳＤ１は、５ｎｍ以上１０ｎｍ以下、１０ｎｍ以上５０ｎｍ以下、５０ｎｍ以上１００ｎｍ以下、１００ｎｍ以上１５０ｎｍ以下、１５０ｎｍ以上２００ｎｍ以下、２００ｎｍ以上３００ｎｍ以下、３００ｎｍ以上４００ｎｍ以下、４００ｎｍ以上６００ｎｍ以下、６００ｎｍ以上８００ｎｍ以下、または、８００ｎｍ以上１０００ｎｍ以下であってもよい。
【０１１５】
複数のソースドレイン領域９０は、平面視において隣り合う２つのトレンチゲート構造５３の間の中央部に形成されていることが好ましい。複数のソースドレイン領域９０は、ゲート電極６３の上端部に対して第１主面２２側の領域に形成されている。具体的には、複数のソースドレイン領域９０の底部が、ゲート電極６３の上端部に対して第１主面２２側の領域に形成されている。
【０１１６】
複数のソースドレイン領域９０は、半導体層２０の厚さ方向に関して、ゲート電極６３から間隔を空けて形成されている。複数のソースドレイン領域９０は、第１主面２２に沿う方向（具体的には第２方向Ｙ）に埋設絶縁体６９を挟んで互いに対向している。複数のソースドレイン領域９０は、第１主面２２に沿う方向（具体的には第２方向Ｙ）に関して、ゲートコンタクト電極７０に対向していない。複数のソースドレイン領域９０は、第１主面２２に沿う方向（具体的には第２方向Ｙ）に関して、埋設絶縁体６９のみに対向している。
【０１１７】
各ソースドレイン領域９０の厚さＴＳＤは、１０ｎｍ以上１５０ｎｍ以下であってもよい。厚さＴＳＤは、１０ｎｍ以上２５ｎｍ以下、２５ｎｍ以上５０ｎｍ以下、５０ｎｍ以上７５ｎｍ以下、７５ｎｍ以上１００ｎｍ以下、１００ｎｍ以上１２５ｎｍ以下、または、１２５ｎｍ以上１５０ｎｍ以下であってもよい。厚さＴＳＤは、５０ｎｍ以上１００ｎｍ以下であることが好ましい。
【０１１８】
複数のソースドレイン領域９０は、半導体層２０の厚さ方向に関して、ゲート電極６３の上端部から間隔ＩＳＤ２を空けて形成されている。間隔ＩＳＤ２は、０．１μｍ以上１．５μｍ以下であってもよい。間隔ＩＳＤ２は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．２５μｍ以下、または、１．２５μｍ以上１．５μｍ以下であってもよい。間隔ＩＳＤ２は、０．５μｍ以上であることが好ましい。
【０１１９】
複数のソースドレイン領域９０は、第１主面２２に沿う方向（具体的には第２方向Ｙ）にゲート電極６３から離間している。さらに、複数のソースドレイン領域９０は、半導体層２０の厚さ方向（法線方向Ｚ）にゲート電極６３の上端部から離間している。これにより、ゲート電極６３および各ソースドレイン領域９０の間の電界強度が緩和され、トレンチゲート構造５３（具体的にはゲート電極６３）に対する電界集中を抑制できる。その結果、このような電界集中に起因する半導体装置１の耐圧低下を抑制できる。
【０１２０】
また、複数のソースドレイン領域９０は、第１主面２２に沿う方向に埋設絶縁体６９に対向している。これにより、トレンチゲート構造５３に対する電界集中を適切に緩和できる。また、トレンチゲート構造５３の絶縁耐圧を適切に高めることができる。
【０１２１】
また、複数のソースドレイン領域９０は、比較的小さい拡散係数を有するｎ型不純物（この形態ではヒ素）を含む。これにより、ｎ型不純物の不所望な拡散を抑制できるから、複数のソースドレイン領域９０を所望の領域に適切に形成できる。したがって、複数のソースドレイン領域９０を適切にゲート電極６３から離間させることができる。その結果、トレンチゲート構造５３（具体的にはゲート電極６３）に対する不所望な電界集中を適切に抑制できる。
【０１２２】
図６〜図９を再度参照して、半導体装置１は、半導体層２０においてゲートトレンチ６１の底壁６６に沿う領域に形成されたｐ＋型の高濃度チャネル領域９５をさらに含む。高濃度チャネル領域９５は、低濃度ベース領域５１のｐ型不純物濃度を超えるｐ型不純物濃度を有している。高濃度チャネル領域９５のｐ型不純物濃度は、高濃度ベース領域５２のｐ型不純物濃度以下であってもよい。高濃度チャネル領域９５のｐ型不純物濃度は、高濃度ベース領域５２のｐ型不純物濃度未満であってもよい。
【０１２３】
高濃度チャネル領域９５のｐ型不純物濃度は、５×１０１６ｃｍ−３以上５×１０１８ｃｍ−３以下であってもよい。高濃度チャネル領域９５のｐ型不純物濃度は、この形態では、１×１０１７ｃｍ−３程度である。高濃度チャネル領域９５は、ｐ型不純物としてのホウ素を含んでいてもよい。
【０１２４】
高濃度チャネル領域９５は、ゲート絶縁層６２を挟んでゲート電極６３に対向している。高濃度チャネル領域９５は、具体的には、複数のドリフト領域８５の底部に対して第２主面２３側の領域に形成され、ゲート絶縁層６２を挟んでゲート電極６３の下端部と対向している。高濃度チャネル領域９５は、ゲートトレンチ６１の底壁６６に沿う領域においてＭＩＳＦＥＴ２のチャネルを形成する。
【０１２５】
高濃度チャネル領域９５は、平面視においてゲートトレンチ６１の底壁６６に沿って延びる帯状に形成されている。高濃度チャネル領域９５は、ゲートトレンチ６１の第１角部６７および第２角部６８を被覆していてもよい。高濃度チャネル領域９５は、第１角部６７および第２角部６８を介して第１側壁６４の一部および第２側壁６５の一部を被覆していてもよい。
【０１２６】
高濃度チャネル領域９５の底部は、低濃度ベース領域５１の底部に対してゲートトレンチ６１の底壁６６側に位置している。高濃度チャネル領域９５の底部および低濃度ベース領域５１の底部の間の間隔ＩＣＢは、０．１μｍ以上２μｍ以下であってもよい。間隔ＩＣＢは、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。間隔ＩＣＢは、１μｍ以上２μｍ以下であることが好ましい。
【０１２７】
高濃度チャネル領域９５の厚さＴＣＨは、０μｍを超えて０．５μｍ以下であってもよい。厚さＴＣＨは、ゲートトレンチ６１の底壁６６および高濃度チャネル領域９５の底部の間の距離によって定義される。厚さＴＣＨは、０μｍを超えて０．１μｍ以下、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．３μｍ以下、０．３μｍ以上０．４μｍ以下、または、０．４μｍ以上０．５μｍ以下であってもよい。厚さＴＣＨは、０．１μｍ以上０．３μｍ以下であることが好ましい。
【０１２８】
高濃度チャネル領域９５は、この形態では、ゲートトレンチ６１の底壁６６から第１主面２２に沿う方向に張り出した膨出部９６を含む。ゲートトレンチ６１がテーパ形状に形成されている場合、高濃度チャネル領域９５の膨出部９６は、半導体層２０の厚さ方向にゲートトレンチ６１の第１側壁６４および第２側壁６５に対向する。
【０１２９】
高濃度チャネル領域９５の幅ＷＣＨは、ゲートトレンチ６１の底壁６６の幅ＷＢを超えている（ＷＢ＜ＷＣＨ）。幅ＷＣＨは、第２方向Ｙに関して、高濃度チャネル領域９５において第１主面２２に沿う方向に最も膨出した領域（この形態では膨出部９６）の幅によって定義される。幅ＷＣＨは、ゲートトレンチ６１の開口幅ＷＯを超えていてもよい（ＷＯ＜ＷＣＨ）。幅ＷＣＨは、０．１μｍ以上０．５μｍ以下であってもよい。幅ＷＣＨは、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．３μｍ以下、０．３μｍ以上０．４μｍ以下、または、０．４μｍ以上０．５μｍ以下であってもよい。
【０１３０】
この形態では、高濃度チャネル領域９５が膨出部９６を含む例について説明した。しかし、高濃度チャネル領域９５は、膨出部９６を有さず、ゲートトレンチ６１の底壁６６に沿う領域にだけ形成されていてもよい。この場合、高濃度チャネル領域９５は、ゲートトレンチ６１の底壁６６に沿う領域に膜状に形成されていてもよい。また、この場合、高濃度チャネル領域９５の幅ＷＣＨは、ゲートトレンチ６１の底壁６６の幅ＷＢと等しくてもよい（ＷＣＨ＝ＷＢ）。
【０１３１】
高濃度チャネル領域９５は、この形態では、複数のドリフト領域８５から間隔を空けてゲートトレンチ６１の底壁６６に沿う部分に形成されている。高濃度チャネル領域９５の一部の領域（この形態では膨出部９６）は、半導体層２０の厚さ方向に関して、複数のドリフト領域８５と対向している。高濃度チャネル領域９５の一部の領域（この形態では膨出部９６）は、具体的には、半導体層２０の厚さ方向に関して、少なくとも複数のドリフト領域８５の接続領域８８と対向している。
【０１３２】
高濃度チャネル領域９５は、ＭＩＳＦＥＴ２のチャネルを形成すると同時に、チャネルストッパとしても機能する。高濃度チャネル領域９５は、複数のドリフト領域８５から広がる空乏層同士が、半導体層２０におけるゲートトレンチ６１の底壁６６に沿う領域で重なることを抑制する。これにより、複数のドリフト領域８５のパンチスルーが抑制される。したがって、パンチスルーに起因する半導体装置１の耐圧低下を抑制できる。
【０１３３】
図６〜図９を参照して、半導体装置１は、半導体層２０において複数のドリフト領域８５および高濃度チャネル領域９５の間の領域に介在するｐ−型の低濃度チャネル領域９７をさらに含む。低濃度チャネル領域９７は、ゲートトレンチ６１に沿う領域においてドリフト領域８５および高濃度チャネル領域９５の間の領域に形成されている。低濃度チャネル領域９７は、ゲートトレンチ６１に沿う領域において高濃度チャネル領域９５と共にＭＩＳＦＥＴ２のチャネルを形成する。低濃度チャネル領域９７は、この形態では第１側壁６４および第２側壁６５に沿う領域においてチャネルを形成する。
【０１３４】
低濃度チャネル領域９７は、高濃度チャネル領域９５のｐ型不純物濃度未満のｐ型不純物濃度を有している。低濃度チャネル領域９７のｐ型不純物濃度は、５×１０１４ｃｍ−３以上５×１０１６ｃｍ−３以下であってもよい。低濃度チャネル領域９７のｐ型不純物濃度は、この形態では８×１０１５ｃｍ−３程度である。低濃度チャネル領域９７は、この形態では、低濃度ベース領域５１の一部の領域を利用して形成されている。低濃度チャネル領域９７は、高濃度チャネル領域９５から拡散したｐ型不純物を含むことにより、低濃度ベース領域５１のｐ型不純物濃度以上のｐ型不純物濃度を有していてもよい。
【０１３５】
低濃度チャネル領域９７は、複数のドリフト領域８５から空乏層が拡がることを許容する。これにより、空乏層による耐圧保持効果を得ることができる。すなわち、高濃度チャネル領域９５が複数のドリフト領域８５から広がる空乏層を制限する一方で、低濃度チャネル領域９７は複数のドリフト領域８５から広がる空乏層を許容する。これらの組み合わせ構造により、パンチスルーによる耐圧低下の抑制効果および空乏層による耐圧保持効果の両方を同時に実現できる。
【０１３６】
図１１は、ベース配線１０１の構造を模式的に示す概略断面図である。図１２は、ゲート配線１０２の構造を模式的に示す概略断面図である。図１３は、第１ソースドレイン配線１０３の構造を模式的に示す概略断面図である。図１４は、第２ソースドレイン配線１０４の構造を模式的に示す概略断面図である。図１５は、第１配線層１１１の構造を示す平面図である。図１６は、第２配線層１１２の構造を示す平面図である。図１７は、第３配線層１１３の構造を示す平面図である。図１１〜図１４は、説明に必要な構造を模式的に示したものであり、半導体装置１の特定箇所の断面を示していない。また、図１１〜図１４では、デバイス領域４１がハッチングによって簡略化して示されている。
【０１３７】
図１１〜図１７を参照して、配線構造２１は、絶縁層１００、ベース配線１０１、ゲート配線１０２、第１ソースドレイン配線１０３および第２ソースドレイン配線１０４を含む。ベース配線１０１、ゲート配線１０２、第１ソースドレイン配線１０３および第２ソースドレイン配線１０４は、絶縁層１００内にそれぞれ選択的に引き回されている。
【０１３８】
絶縁層１００は、この形態では、複数の絶縁層１００が積層された積層構造を有している。絶縁層１００の積層数は任意であり、特定の積層数に限定されない。複数の絶縁層１００は、この形態では、半導体層２０の第１主面２２側からこの順に積層された第１絶縁層１０５、第２絶縁層１０６、第３絶縁層１０７、第４絶縁層１０８および第５絶縁層１０９を含む。
【０１３９】
第１絶縁層１０５は、最下絶縁層である。第５絶縁層１０９は、最上絶縁層である。第１絶縁層１０５、第２絶縁層１０６、第３絶縁層１０７および第４絶縁層１０８は、層間絶縁層としてそれぞれ形成されている。第４絶縁層１０８は、この形態では、パッシベーション層として形成されている。第５絶縁層１０９は、この形態では、保護層として形成されている。
【０１４０】
第１絶縁層１０５、第２絶縁層１０６、第３絶縁層１０７および第４絶縁層１０８は、無機絶縁体を含むことが好ましい。第１絶縁層１０５、第２絶縁層１０６、第３絶縁層１０７および第４絶縁層１０８は、無機絶縁体の一例としての酸化シリコンまたは窒化シリコンを含んでいてもよい。
【０１４１】
第１絶縁層１０５、第２絶縁層１０６および第３絶縁層１０７は、この形態では、酸化シリコンをそれぞれ含む。第４絶縁層１０８は、この形態では、窒化シリコンを含む。第５絶縁層１０９は、有機絶縁体を含むことが好ましい。第５絶縁層１０９は、有機絶縁体の一例としての樹脂を含んでいてもよい。第５絶縁層１０９は、樹脂の一例としてのポリイミド、ポリアミドまたはポリベンゾオキサゾールを含んでいてもよい。
【０１４２】
第１絶縁層１０５の上には、第１配線層１１１が形成されている。第２絶縁層１０６の上には、第２配線層１１２が形成されている。第３絶縁層１０７の上には、第３配線層１１３が形成されている。第１配線層１１１、第２配線層１１２および第３配線層１１３には、ベース配線１０１の一部、ゲート配線１０２の一部、第１ソースドレイン配線１０３の一部および第２ソースドレイン配線１０４の一部がそれぞれ形成されている。
【０１４３】
図１１を参照して、ベース配線１０１は、一方側の第１端部および他方側の第２端部を有している。第１端部は、外側領域４２においてベース領域５０（低濃度ベース領域５１）に電気的に接続されている。第２端部は、ベース端子６に電気的に接続されている。ベース配線１０１は、ベース端子６に印加された基準電圧（たとえばグランド電圧）をベース領域５０（低濃度ベース領域５１）に伝達する。
【０１４４】
ベース配線１０１は、具体的には、１つまたは複数（この形態では１つ）のベース最下配線層１２１、１つまたは複数（この形態では１つ）のベース中間配線層１２２、１つまたは複数（この形態では１つ）のベース最上配線層１２３、１つまたは複数（この形態では複数）のベース最下接続電極１２４、および、１つまたは複数（この形態では複数）のベース中間接続電極１２５を含む。
【０１４５】
図１５を参照して、ベース最下配線層１２１は、第１配線層１１１の一つとして第１絶縁層１０５の上に形成されている。ベース最下配線層１２１は、この形態では、平面視において配線構造２１の第１側面３４Ａ側の領域に形成されている。ベース最下配線層１２１は、アルミニウム層、銅層、アルミニウム合金層および銅合金層のうちの少なくとも１種を含んでいてもよい。
【０１４６】
ベース最下配線層１２１は、この形態では、ベース本体部１２６およびベース腕部１２７を含む。ベース本体部１２６は、平面視において配線構造２１の第１側面３４Ａの中央部に沿う領域に形成されている。ベース本体部１２６は、この形態では、平面視においてデバイス領域４１に形成されている。ベース本体部１２６は、平面視において四角形状に形成されている。ベース本体部１２６の平面形状は任意である。
【０１４７】
ベース腕部１２７は、ベース本体部１２６から外側領域４２に引き出されている。ベース腕部１２７は、第１側面３４Ａに帯状に延びている。ベース腕部１２７は、平面視においてベース領域５０（低濃度ベース領域５１）に対向している。
【０１４８】
図１６を参照して、ベース中間配線層１２２は、第２配線層１１２の一つとして第２絶縁層１０６の上に形成されている。ベース中間配線層１２２は、平面視においてベース最下配線層１２１のベース本体部１２６に重なる位置に形成されている。ベース中間配線層１２２は、平面視において四角形状に形成されている。ベース中間配線層１２２の平面形状は任意である。ベース中間配線層１２２は、アルミニウム層、銅層、アルミニウム合金層および銅合金層のうちの少なくとも１種を含んでいてもよい。
【０１４９】
図１７を参照して、ベース最上配線層１２３は、第３配線層１１３の一つとして第３絶縁層１０７の上に形成されている。ベース最上配線層１２３は、平面視においてベース中間配線層１２２およびベース端子６に重なる位置に形成されている。
【０１５０】
ベース最上配線層１２３は、平面視において四角形状に形成されている。ベース最上配線層１２３の平面形状は任意である。ベース最上配線層１２３は、ベース最下配線層１２１の厚さおよびベース中間配線層１２２の厚さを超える厚さを有している。ベース最上配線層１２３は、アルミニウム層、銅層、アルミニウム合金層および銅合金層のうちの少なくとも１種を含んでいてもよい。
【０１５１】
図１１を参照して、複数のベース最下接続電極１２４は、第１絶縁層１０５においてベース最下配線層１２１（具体的にはベース腕部１２７）および外側領域４２の間の領域に介在している。複数のベース最下接続電極１２４は、ベース最下配線層１２１をベース領域５０（低濃度ベース領域５１）に電気的に接続する。複数のベース最下接続電極１２４は、ベース配線１０１の第１端部を形成している。ベース最下接続電極１２４は、タングステン層、銅層、チタン層および窒化チタン層のうちの少なくとも１種を含んでいてもよい。
【０１５２】
複数のベース中間接続電極１２５は、第２絶縁層１０６においてベース中間配線層１２２およびベース最上配線層１２３の間の領域に介在している。複数のベース中間接続電極１２５は、ベース最上配線層１２３をベース中間配線層１２２に電気的に接続する。ベース中間接続電極１２５は、タングステン層、銅層、チタン層および窒化チタン層のうちの少なくとも１種を含んでいてもよい。
【０１５３】
ベース端子６は、第５絶縁層１０９の上に形成されている。ベース端子６は、平面視においてベース最上配線層１２３に重なる位置に形成されている。ベース端子６は、絶縁層１００の一部（この形態では第４絶縁層１０８および第５絶縁層１０９）を貫通し、ベース最上配線層１２３に電気的に接続されている。ベース最上配線層１２３においてベース端子６に接続された部分は、ベース配線１０１の第２端部を形成している。
【０１５４】
ベース端子６は、この形態では、ベース下地電極層１２８およびベース低融点金属層１２９を含む。ベース下地電極層１２８は、ベース開口１３０内に形成されている。ベース開口１３０は、絶縁層１００の一部（この形態では第４絶縁層１０８および第５絶縁層１０９）を貫通し、ベース最上配線層１２３を露出させている。
【０１５５】
ベース下地電極層１２８は、ベース開口１３０内においてベース最上配線層１２３に電気的に接続されている。ベース下地電極層１２８は、配線構造２１の主面３２を被覆するオーバラップ部を有している。ベース下地電極層１２８は、チタン層、窒化チタン層、銅層、金層、ニッケル層およびアルミニウム層のうちの少なくとも１種を含んでいてもよい。
【０１５６】
ベース低融点金属層１２９は、ベース下地電極層１２８の上に形成されている。ベース低融点金属層１２９は、ベース下地電極層１２８を介してベース最上配線層１２３に電気的に接続されている。ベース低融点金属層１２９は、ベース下地電極層１２８のオーバラップ部を被覆している。ベース低融点金属層１２９は、配線構造２１の主面３２から半球状に突出している。ベース低融点金属層１２９は、半田を含んでいてもよい。
【０１５７】
図１２を参照して、ゲート配線１０２は、一方側の第１端部および他方側の第２端部を有している。第１端部は、ゲート電極６３に電気的に接続されている。第２端部は、ゲート端子７に電気的に接続されている。ゲート配線１０２は、ゲート端子７に印加されたゲート電圧ＶＧをゲート電極６３に伝達する。
【０１５８】
ゲート配線１０２は、具体的には、１つまたは複数（この形態では１つ）のゲート最下配線層１３１、１つまたは複数（この形態では１つ）のゲート中間配線層１３２、１つまたは複数（この形態では１つ）のゲート最上配線層１３３、１つまたは複数（この形態では複数）のゲート最下接続電極１３４、および、１つまたは複数（この形態では複数）のゲート中間接続電極１３５を含む。
【０１５９】
図１５を参照して、ゲート最下配線層１３１は、第１配線層１１１の一つとして第１絶縁層１０５の上に形成されている。ゲート最下配線層１３１は、この形態では、平面視において配線構造２１の第２側面３４Ｂ側の領域に形成されている。ゲート最下配線層１３１は、アルミニウム層、銅層、アルミニウム合金層および銅合金層のうちの少なくとも１種を含んでいてもよい。ゲート最下配線層１３１は、ベース最下配線層１２１と同一材料によって形成されていることが好ましい。
【０１６０】
ゲート最下配線層１３１は、この形態では、ゲート本体部１３６およびゲート腕部１３７を含む。ゲート本体部１３６は、平面視において配線構造２１の第２側面３４Ｂの中央部に沿う領域に形成されている。ベース本体部１２６は、この形態では、平面視においてデバイス領域４１に形成されている。ゲート本体部１３６は、この形態では、平面視において第２方向Ｙにベース本体部１２６に対向している。ゲート本体部１３６は、平面視において四角形状に形成されている。ゲート本体部１３６の平面形状は任意である。
【０１６１】
ゲート腕部１３７は、ゲート本体部１３６から外側領域４２に引き出されている。ゲート腕部１３７は、第２側面３４Ｂ、第３側面３４Ｃおよび第４側面３４Ｄに沿って帯状に延びている。ゲート腕部１３７は、平面視においてデバイス領域４１を３つの方向から区画している。ゲート腕部１３７は、平面視においてトレンチコンタクト構造７１（コンタクト電極７６）に対向している。ゲート腕部１３７は、平面視においてトレンチゲート構造５３（ゲートコンタクト電極７０）に対向していてもよい。
【０１６２】
図１６を参照して、ゲート中間配線層１３２は、第２配線層１１２の一つとして第２絶縁層１０６の上に形成されている。ゲート中間配線層１３２は、平面視においてゲート最下配線層１３１のゲート本体部１３６に重なる位置に形成されている。
【０１６３】
ゲート中間配線層１３２は、平面視において四角形状に形成されている。ゲート中間配線層１３２の平面形状は任意である。ゲート中間配線層１３２は、アルミニウム層、銅層、アルミニウム合金層および銅合金層のうちの少なくとも１種を含んでいてもよい。ゲート中間配線層１３２は、ベース中間配線層１２２と同一材料によって形成されていることが好ましい。
【０１６４】
図１７を参照して、ゲート最上配線層１３３は、第３配線層１１３の一つとして第３絶縁層１０７の上に形成されている。ゲート最上配線層１３３は、平面視においてゲート中間配線層１３２およびゲート端子７に重なる位置に形成されている。ゲート最上配線層１３３は、平面視において四角形状に形成されている。ゲート最上配線層１３３の平面形状は任意である。
【０１６５】
ゲート最上配線層１３３は、ゲート最下配線層１３１の厚さおよびゲート中間配線層１３２の厚さを超える厚さを有している。ゲート最上配線層１３３は、アルミニウム層、銅層、アルミニウム合金層および銅合金層のうちの少なくとも１種を含んでいてもよい。ゲート最上配線層１３３は、ベース最上配線層１２３と同一材料によって形成されていることが好ましい。
【０１６６】
図１２を参照して、複数のゲート最下接続電極１３４は、第１絶縁層１０５においてゲート最下配線層１３１（具体的にはゲート腕部１３７）および外側領域４２の間の領域に介在している。複数のゲート最下接続電極１３４は、ゲート最下配線層１３１をゲートコンタクト電極７０およびコンタクト電極７６に電気的に接続する。
【０１６７】
これにより、ゲート最下配線層１３１は、複数のゲート最下接続電極１３４を介してゲート電極６３に電気的に接続される。複数のゲート最下接続電極１３４は、ゲート配線１０２の第１端部を形成している。ゲート最下接続電極１３４は、タングステン層、銅層、チタン層および窒化チタン層のうちの少なくとも１種を含んでいてもよい。ゲート最下接続電極１３４は、ベース最下接続電極１２４と同一材料によって形成されていることが好ましい。
【０１６８】
複数のゲート中間接続電極１３５が、第２絶縁層１０６においてゲート中間配線層１３２およびゲート最上配線層１３３の間の領域に介在している。複数のゲート中間接続電極１３５は、ゲート最上配線層１３３をゲート中間配線層１３２に電気的に接続する。ゲート中間接続電極１３５は、タングステン層、銅層、チタン層および窒化チタン層のうちの少なくとも１種を含んでいてもよい。ゲート中間接続電極１３５は、ベース中間接続電極１２５と同一材料によって形成されていることが好ましい。
【０１６９】
ゲート端子７は、第５絶縁層１０９の上に形成されている。ゲート端子７は、平面視においてゲート最上配線層１３３に重なる位置に形成されている。ゲート端子７は、絶縁層１００の一部（この形態では第４絶縁層１０８および第５絶縁層１０９）を貫通し、ゲート最上配線層１３３に電気的に接続されている。ゲート最上配線層１３３においてゲート端子７に接続された部分は、ゲート配線１０２の第２端部を形成している。
【０１７０】
ゲート端子７は、この形態では、ゲート下地電極層１３８およびゲート低融点金属層１３９を含む。ゲート下地電極層１３８は、ゲート開口１４０内に形成されている。ゲート開口１４０は、絶縁層１００の一部（この形態では第４絶縁層１０８および第５絶縁層１０９）を貫通し、ゲート最上配線層１３３を露出させている。
【０１７１】
ゲート下地電極層１３８は、ゲート開口１４０内においてゲート最上配線層１３３に電気的に接続されている。ゲート下地電極層１３８は、配線構造２１の主面３２を被覆するオーバラップ部を有している。ゲート下地電極層１３８は、チタン層、窒化チタン層、銅層、金層、ニッケル層およびアルミニウム層のうちの少なくとも１種を含んでいてもよい。
【０１７２】
ゲート低融点金属層１３９は、ゲート下地電極層１３８の上に形成されている。ゲート低融点金属層１３９は、ゲート下地電極層１３８を介してゲート最上配線層１３３に電気的に接続されている。ゲート低融点金属層１３９は、ゲート下地電極層１３８のオーバラップ部を被覆している。ゲート低融点金属層１３９は、配線構造２１の主面３２から半球状に突出している。ゲート低融点金属層１３９は、半田を含んでいてもよい。
【０１７３】
図１３を参照して、第１ソースドレイン配線１０３は、一方側の第１端部および他方側の第２端部を有している。第１端部は、デバイス領域４１において第１ソースドレイン領域９１に電気的に接続されている。第２端部は、第１ソースドレイン端子８に電気的に接続されている。第１ソースドレイン配線１０３は、第１ソースドレイン領域９１からの電流Ｉを第１ソースドレイン端子８に伝達し、または、第１ソースドレイン端子８からの電流Ｉを第１ソースドレイン領域９１に伝達する。
【０１７４】
第１ソースドレイン配線１０３は、具体的には、複数の第１ソースドレイン最下配線層１４１、複数の第１ソースドレイン中間配線層１４２、複数の第１ソースドレイン最上配線層１４３、複数の第１ソースドレイン最下接続電極１４４、および、複数の第１ソースドレイン中間接続電極１４５を含む。
【０１７５】
図１５を参照して、複数の第１ソースドレイン最下配線層１４１は、第１配線層１１１の一つとして第１絶縁層１０５の上に形成されている。複数の第１ソースドレイン最下配線層１４１は、平面視においてデバイス領域４１に重なる領域に形成されている。
【０１７６】
複数の第１ソースドレイン最下配線層１４１は、この形態では、第２方向Ｙに延びる帯状にそれぞれ形成され、第１方向Ｘに間隔を空けて形成されている。複数の第１ソースドレイン最下配線層１４１は、全体として第２方向Ｙに延びるストライプ状に形成されている。これにより、複数の第１ソースドレイン最下配線層１４１は、平面視において複数のソースドレイン領域９０に交差している。
【０１７７】
第１方向Ｘに関して、各第１ソースドレイン最下配線層１４１の幅は、０．１μｍ以上５μｍ以下であってもよい。各第１ソースドレイン最下配線層１４１の幅は、０．１μｍ以上１μｍ以下、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、または、４μｍ以上５μｍ以下であってもよい。各第１ソースドレイン最下配線層１４１の幅は、０．１μｍ以上２μｍ以下であることが好ましい。
【０１７８】
第１ソースドレイン最下配線層１４１は、アルミニウム層、銅層、アルミニウム合金層および銅合金層のうちの少なくとも１種を含んでいてもよい。第１ソースドレイン最下配線層１４１は、ベース最下配線層１２１と同一材料によって形成されていることが好ましい。
【０１７９】
図１６を参照して、複数の第１ソースドレイン中間配線層１４２は、第２配線層１１２の一つとして第２絶縁層１０６の上に形成されている。複数の第１ソースドレイン中間配線層１４２は、平面視においてデバイス領域４１に重なる領域に形成されている。
【０１８０】
複数の第１ソースドレイン中間配線層１４２は、この形態では、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。複数の第１ソースドレイン中間配線層１４２は、全体として第１方向Ｘに延びるストライプ状に形成されている。これにより、複数の第１ソースドレイン中間配線層１４２は、平面視において複数の第１ソースドレイン最下配線層１４１に交差している。
【０１８１】
第２方向Ｙに関して、各第１ソースドレイン中間配線層１４２の幅は、各第１ソースドレイン最下配線層１４１の第１方向Ｘに沿う幅を超えている。各第１ソースドレイン中間配線層１４２は、一様な幅で形成されていてもよいし、不均一な幅で形成されていてもよい。
【０１８２】
各第１ソースドレイン中間配線層１４２は、この形態では、１つまたは複数の第１幅広部１４６、および、１つまたは複数の第１幅狭部１４７を含む。第１幅広部１４６は、第１ソースドレイン中間配線層１４２の第２方向Ｙの幅が比較的広い部分である。第１幅狭部１４７は、第１ソースドレイン中間配線層１４２の第２方向Ｙの幅が第１幅広部１４６よりも狭い部分である。第１幅広部１４６の幅および第１幅狭部１４７の幅は、各第１ソースドレイン最下配線層１４１の第１方向Ｘに沿う幅を超えている。
【０１８３】
第１幅広部１４６の幅は、５μｍ以上１５μｍ以下であってもよい。第１幅広部１４６の幅は、５μｍ以上７．５μｍ以下、７．５μｍ以上１０μｍ以下、１０μｍ以上１２．５μｍ以下、または、１２．５μｍ以上１５μｍ以下であってもよい。第１幅広部１４６の幅は、６μｍ以上１０μｍ以下であることが好ましい。
【０１８４】
第１幅狭部１４７の幅は、１μｍ以上１０μｍ以下であってもよい。第１幅狭部１４７の幅は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。第１幅狭部１４７の幅は、２μｍ以上８μｍ以下であることが好ましい。
【０１８５】
図１７を参照して、複数の第１ソースドレイン最上配線層１４３は、第３配線層１１３の一つとして第３絶縁層１０７の上に形成されている。複数の第１ソースドレイン最上配線層１４３は、平面視において複数の第１ソースドレイン中間配線層１４２および複数の第１ソースドレイン端子８に重なる位置にそれぞれ形成されている。複数の第１ソースドレイン最上配線層１４３の配列は、複数の第１ソースドレイン端子８の配列に一致している。
【０１８６】
複数の第１ソースドレイン最上配線層１４３は、平面視において四角形状に形成されている。複数の第１ソースドレイン最上配線層１４３の平面形状は任意である。複数の第１ソースドレイン最上配線層１４３は、第１ソースドレイン最下配線層１４１の厚さおよび第１ソースドレイン中間配線層１４２の厚さを超える厚さを有している。
【０１８７】
第１ソースドレイン最上配線層１４３は、アルミニウム層、銅層、アルミニウム合金層および銅合金層のうちの少なくとも１種を含んでいてもよい。第１ソースドレイン最上配線層１４３は、ベース最上配線層１２３と同一材料によって形成されていることが好ましい。
【０１８８】
図１３を参照して、複数の第１ソースドレイン最下接続電極１４４が、第１絶縁層１０５において複数の第１ソースドレイン最下配線層１４１および複数の第１ソースドレイン領域９１の間の領域に介在している。複数の第１ソースドレイン最下接続電極１４４は、対応する第１ソースドレイン最下配線層１４１を対応する第１ソースドレイン領域９１に電気的に接続している。
【０１８９】
複数の第１ソースドレイン最下接続電極１４４は、対応する第１ソースドレイン中間配線層１４２の第１幅広部１４６および第１幅狭部１４７のいずれか一方または双方に接続されていてもよい。複数の第１ソースドレイン最下接続電極１４４は、第１ソースドレイン配線１０３の第１端部を形成している。
【０１９０】
複数の第１ソースドレイン最下接続電極１４４は、タングステン層、銅層、チタン層および窒化チタン層のうちの少なくとも１種を含んでいてもよい。第１ソースドレイン最下接続電極１４４は、ベース最下接続電極１２４と同一材料によって形成されていることが好ましい。
【０１９１】
複数の第１ソースドレイン中間接続電極１４５が、第２絶縁層１０６において複数の第１ソースドレイン中間配線層１４２および複数の第１ソースドレイン最上配線層１４３の間に介在している。複数の第１ソースドレイン中間接続電極１４５は、対応する第１ソースドレイン最上配線層１４３を対応する第１ソースドレイン中間配線層１４２に電気的に接続している。
【０１９２】
複数の第１ソースドレイン中間接続電極１４５は、対応する第１ソースドレイン中間配線層１４２の第１幅広部１４６および第１幅狭部１４７のいずれか一方または双方に接続されていてもよい。複数の第１ソースドレイン中間接続電極１４５は、タングステン層、銅層、チタン層および窒化チタン層のうちの少なくとも１種を含んでいてもよい。第１ソースドレイン中間接続電極１４５は、ベース中間接続電極１２５と同一材料によって形成されていることが好ましい。
【０１９３】
複数の第１ソースドレイン端子８は、第５絶縁層１０９の上に形成されている。複数の第１ソースドレイン端子８は、平面視において対応する第１ソースドレイン最上配線層１４３に重なる位置にそれぞれ形成されている。複数の第１ソースドレイン端子８は、絶縁層１００の一部（この形態では第４絶縁層１０８および第５絶縁層１０９）を貫通し、対応する第１ソースドレイン最上配線層１４３に電気的に接続されている。複数の第１ソースドレイン最上配線層１４３において第１ソースドレイン端子８に接続された部分は、第１ソースドレイン配線１０３の第２端部を形成している。
【０１９４】
各第１ソースドレイン端子８は、この形態では、第１ソースドレイン下地電極層１４８および第１ソースドレイン低融点金属層１４９を含む。第１ソースドレイン下地電極層１４８は、第１ソースドレイン開口１５０内に形成されている。第１ソースドレイン開口１５０は、絶縁層１００の一部（この形態では第４絶縁層１０８および第５絶縁層１０９）を貫通し、第１ソースドレイン最上配線層１４３を露出させている。
【０１９５】
第１ソースドレイン下地電極層１４８は、第１ソースドレイン開口１５０内において第１ソースドレイン最上配線層１４３に電気的に接続されている。第１ソースドレイン下地電極層１４８は、配線構造２１の主面３２を被覆するオーバラップ部を有している。第１ソースドレイン下地電極層１４８は、チタン層、窒化チタン層、銅層、金層、ニッケル層およびアルミニウム層のうちの少なくとも１種を含んでいてもよい。
【０１９６】
第１ソースドレイン低融点金属層１４９は、第１ソースドレイン下地電極層１４８の上に形成されている。第１ソースドレイン低融点金属層１４９は、第１ソースドレイン下地電極層１４８を介して第１ソースドレイン最上配線層１４３に電気的に接続されている。第１ソースドレイン低融点金属層１４９は、第１ソースドレイン下地電極層１４８のオーバラップ部を被覆している。第１ソースドレイン低融点金属層１４９は、配線構造２１の主面３２から半球状に突出している。第１ソースドレイン低融点金属層１４９は、半田を含んでいてもよい。
【０１９７】
図１４を参照して、第２ソースドレイン配線１０４は、一方側の第１端部および他方側の第２端部を有している。第１端部は、デバイス領域４１において第２ソースドレイン領域９２に接続されている。第２端部は、第２ソースドレイン端子９に接続されている。第２ソースドレイン配線１０４は、第２ソースドレイン領域９２からの電流Ｉを第２ソースドレイン端子９に伝達し、または、第２ソースドレイン端子９からの電流Ｉを第２ソースドレイン領域９２に伝達する。
【０１９８】
第２ソースドレイン配線１０４は、具体的には、複数の第２ソースドレイン最下配線層１５１、複数の第２ソースドレイン中間配線層１５２、複数の第２ソースドレイン最上配線層１５３、複数の第２ソースドレイン最下接続電極１５４、および、複数の第２ソースドレイン中間接続電極１５５を含む。
【０１９９】
図１５を参照して、複数の第２ソースドレイン最下配線層１５１は、第１配線層１１１の一つとして第１絶縁層１０５の上に形成されている。複数の第２ソースドレイン最下配線層１５１は、平面視においてデバイス領域４１に重なる領域に形成されている。
【０２００】
複数の第２ソースドレイン最下配線層１５１は、この形態では、第２方向Ｙに延びる帯状にそれぞれ形成され、第１方向Ｘに間隔を空けて形成されている。複数の第２ソースドレイン最下配線層１５１は、全体として第２方向Ｙに延びるストライプ状に形成されている。これにより、複数の第２ソースドレイン最下配線層１５１は、平面視において複数のソースドレイン領域９０に交差している。
【０２０１】
複数の第２ソースドレイン最下配線層１５１は、この形態では、１個の第１ソースドレイン最下配線層１４１を挟む態様で複数の第１ソースドレイン最下配線層１４１と交互に配列されている。複数の第２ソースドレイン最下配線層１５１は、２個以上の第１ソースドレイン最下配線層１４１を挟む態様で複数の第１ソースドレイン最下配線層１４１と交互に配列されていてもよい。
【０２０２】
第１方向Ｘに関して、各第２ソースドレイン最下配線層１５１の幅は、０．１μｍ以上５μｍ以下であってもよい。各第２ソースドレイン最下配線層１５１の幅は、０．１μｍ以上１μｍ以下、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、または、４μｍ以上５μｍ以下であってもよい。各第２ソースドレイン最下配線層１５１の幅は、０．１μｍ以上２μｍ以下であることが好ましい。
【０２０３】
隣り合う第１ソースドレイン最下配線層１４１および第２ソースドレイン最下配線層１５１の間の配線ピッチは、０．１μｍ以上５μｍ以下であってもよい。配線ピッチは、０．１μｍ以上１μｍ以下、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、または、４μｍ以上５μｍ以下であってもよい。配線ピッチは、０．１μｍ以上２μｍ以下であることが好ましい。
【０２０４】
第２ソースドレイン最下配線層１５１は、アルミニウム層、銅層、アルミニウム合金層および銅合金層のうちの少なくとも１種を含んでいてもよい。第２ソースドレイン最下配線層１５１は、ベース最下配線層１２１と同一材料によって形成されていることが好ましい。
【０２０５】
図１６を参照して、複数の第２ソースドレイン中間配線層１５２は、第２配線層１１２の一つとして第２絶縁層１０６の上に形成されている。複数の第２ソースドレイン中間配線層１５２は、平面視においてデバイス領域４１に重なる領域に形成されている。
【０２０６】
複数の第２ソースドレイン中間配線層１５２は、この形態では、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。複数の第２ソースドレイン中間配線層１５２は、全体として第１方向Ｘに延びるストライプ状に形成されている。これにより、複数の第２ソースドレイン中間配線層１５２は、平面視において複数の第２ソースドレイン最下配線層１５１に交差している。
【０２０７】
複数の第２ソースドレイン中間配線層１５２は、この形態では、１個の第１ソースドレイン中間配線層１４２を挟む態様で複数の第１ソースドレイン中間配線層１４２と交互に配列されている。複数の第２ソースドレイン中間配線層１５２は、２個以上の第１ソースドレイン中間配線層１４２を挟む態様で複数の第１ソースドレイン中間配線層１４２と交互に配列されていてもよい。
【０２０８】
隣り合う第２ソースドレイン中間配線層１５２および第１ソースドレイン中間配線層１４２の間の配線ピッチは、０．１μｍ以上５μｍ以下であってもよい。配線ピッチは、０．１μｍ以上１μｍ以下、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、または、４μｍ以上５μｍ以下であってもよい。配線ピッチは、０．１μｍ以上２μｍ以下であることが好ましい。
【０２０９】
第２方向Ｙに関して、各第２ソースドレイン中間配線層１５２の幅は、各第２ソースドレイン最下配線層１５１の第１方向Ｘに沿う幅を超えている。各第２ソースドレイン中間配線層１５２は、一様な幅で形成されていてもよいし、不均一な幅で形成されていてもよい。
【０２１０】
各第２ソースドレイン中間配線層１５２は、この形態では、１つまたは複数の第２幅広部１５６、および、１つまたは複数の第２幅狭部１５７を含む。第２幅広部１５６は、第２ソースドレイン中間配線層１５２の第２方向Ｙの幅が比較的広い部分である。第２幅狭部１５７は、第２ソースドレイン中間配線層１５２の第２方向Ｙの幅が、第２幅広部１５６よりも狭い部分である。第２幅広部１５６の幅および第２幅狭部１５７の幅は、各第２ソースドレイン最下配線層１５１の第１方向Ｘに沿う幅を超えている。
【０２１１】
各第２ソースドレイン中間配線層１５２の第２幅広部１５６は、第２方向Ｙに対応する第１ソースドレイン中間配線層１４２の第１幅狭部１４７に対向している。各第２ソースドレイン中間配線層１５２の第２幅狭部１５７は、第２方向Ｙに対応する第１ソースドレイン中間配線層１４２の第１幅広部１４６に対向している。
【０２１２】
第２幅広部１５６の幅は、５μｍ以上１５μｍ以下であってもよい。第２幅広部１５６の幅は、５μｍ以上７．５μｍ以下、７．５μｍ以上１０μｍ以下、１０μｍ以上１２．５μｍ以下、または、１２．５μｍ以上１５μｍ以下であってもよい。第２幅広部１５６の幅は、６μｍ以上１０μｍ以下であることが好ましい。
【０２１３】
第２幅狭部１５７の幅は、１μｍ以上１０μｍ以下であってもよい。第２幅狭部１５７の幅は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。第２幅狭部１５７の幅は、２μｍ以上８μｍ以下であることが好ましい。
【０２１４】
図１７を参照して、複数の第２ソースドレイン最上配線層１５３は、第３配線層１１３の一つとして第３絶縁層１０７の上に形成されている。複数の第２ソースドレイン最上配線層１５３は、平面視において複数の第２ソースドレイン中間配線層１５２および複数の第２ソースドレイン端子９に重なる位置にそれぞれ形成されている。複数の第２ソースドレイン最上配線層１５３の配列は、複数の第２ソースドレイン端子９の配列に一致している。
【０２１５】
複数の第２ソースドレイン最上配線層１５３は、平面視において四角形状に形成されている。複数の第２ソースドレイン最上配線層１５３の平面形状は任意である。複数の第２ソースドレイン最上配線層１５３は、第２ソースドレイン最下配線層１５１の厚さおよび第２ソースドレイン中間配線層１５２の厚さを超える厚さを有している。
【０２１６】
第２ソースドレイン最上配線層１５３は、アルミニウム層、銅層、アルミニウム合金層および銅合金層のうちの少なくとも１種を含んでいてもよい。第２ソースドレイン最上配線層１５３は、ベース最上配線層１２３と同一材料によって形成されていることが好ましい。
【０２１７】
図１４を参照して、複数の第２ソースドレイン最下接続電極１５４が、第１絶縁層１０５において複数の第２ソースドレイン最下配線層１５１および複数の第２ソースドレイン領域９２の間の領域に介在している。複数の第２ソースドレイン最下接続電極１５４は、対応する第２ソースドレイン最下配線層１５１を対応する第２ソースドレイン領域９２に電気的に接続する。
【０２１８】
複数の第２ソースドレイン最下接続電極１５４は、対応する第２ソースドレイン中間配線層１５２の第２幅広部１５６および第２幅狭部１５７のいずれか一方または双方に接続されていてもよい。複数の第２ソースドレイン最下接続電極１５４は、第２ソースドレイン配線１０４の第２端部を形成している。
【０２１９】
複数の第２ソースドレイン最下接続電極１５４は、タングステン層、銅層、チタン層および窒化チタン層のうちの少なくとも１種を含んでいてもよい。第２ソースドレイン最下接続電極１５４は、ベース最下接続電極１２４と同一材料によって形成されていることが好ましい。
【０２２０】
複数の第２ソースドレイン中間接続電極１５５が、第２絶縁層１０６において複数の第２ソースドレイン中間配線層１５２および複数の第２ソースドレイン最上配線層１５３の間に介在している。複数の第２ソースドレイン中間接続電極１５５は、対応する第２ソースドレイン最上配線層１５３を対応する第２ソースドレイン中間配線層１５２に電気的に接続する。
【０２２１】
複数の第２ソースドレイン中間接続電極１５５は、対応する第２ソースドレイン中間配線層１５２の第２幅広部１５６および第２幅狭部１５７のいずれか一方または双方に接続されていてもよい。複数の第２ソースドレイン中間接続電極１５５は、タングステン層、銅層、チタン層および窒化チタン層のうちの少なくとも１種を含んでいてもよい。第２ソースドレイン中間接続電極１５５は、ベース中間接続電極１２５と同一材料によって形成されていることが好ましい。
【０２２２】
複数の第２ソースドレイン端子９は、第５絶縁層１０９の上に形成されている。複数の第２ソースドレイン端子９は、平面視において対応する第２ソースドレイン最上配線層１５３に重なる位置に形成されている。複数の第２ソースドレイン端子９は、絶縁層１００の一部（この形態では第４絶縁層１０８および第５絶縁層１０９）を貫通し、対応する第２ソースドレイン最上配線層１５３に電気的に接続されている。複数の第２ソースドレイン最上配線層１５３において第２ソースドレイン端子９に接続された部分は、第２ソースドレイン配線１０４の第２端部を形成している。
【０２２３】
各第２ソースドレイン端子９は、この形態では、第２ソースドレイン下地電極層１５８および第２ソースドレイン低融点金属層１５９を含む。第２ソースドレイン下地電極層１５８は、第２ソースドレイン開口１６０内に形成されている。第２ソースドレイン開口１６０は、絶縁層１００の一部（この形態では第４絶縁層１０８および第５絶縁層１０９）を貫通し、第２ソースドレイン最上配線層１５３を露出させている。
【０２２４】
第２ソースドレイン下地電極層１５８は、第２ソースドレイン開口１６０内において第２ソースドレイン最上配線層１５３に電気的に接続されている。第２ソースドレイン下地電極層１５８は、配線構造２１の主面３２を被覆するオーバラップ部を有している。第２ソースドレイン下地電極層１５８は、チタン層、窒化チタン層、銅層、金層、ニッケル層およびアルミニウム層のうちの少なくとも１種を含んでいてもよい。
【０２２５】
第２ソースドレイン低融点金属層１５９は、第２ソースドレイン下地電極層１５８の上に形成されている。第２ソースドレイン低融点金属層１５９は、第２ソースドレイン下地電極層１５８を介して第２ソースドレイン最上配線層１５３に電気的に接続されている。第２ソースドレイン低融点金属層１５９は、第２ソースドレイン下地電極層１５８のオーバラップ部を被覆している。第２ソースドレイン低融点金属層１５９は、配線構造２１の主面３２から半球状に突出している。第２ソースドレイン低融点金属層１５９は、半田を含んでいてもよい。
【０２２６】
以上、半導体装置１によれば、各ソースドレイン領域９０が、ゲート電極６３の上端部に対して半導体層２０の第１主面２２側の領域に形成されている。これにより、ゲート電極６３および各ソースドレイン領域９０の間に生じる電界強度を緩和できる。その結果、トレンチゲート構造５３に対する電界集中を抑制できるから、耐圧を向上できる。
【０２２７】
特に、ゲート電極６３の上端部を、ゲートトレンチ６１の中間部に対してゲートトレンチ６１の底壁６６側に位置させることにより、各ソースドレイン領域９０をゲート電極６３から適切に離間させることができる。よって、耐圧を適切に向上できる。
【０２２８】
また、半導体装置１によれば、ゲートトレンチ６１においてゲート電極６３の上端部の上に埋設絶縁体６９が埋め込まれている。このような構造において、各ソースドレイン領域９０は、半導体層２０の第１主面２２に沿う方向（具体的には第２方向Ｙ）に埋設絶縁体６９に対向している。これにより、トレンチゲート構造５３に対する電界集中を適切に緩和し、トレンチゲート構造５３の絶縁耐圧を適切に高めることができる。よって、耐圧を向上できる。
【０２２９】
また、半導体装置１によれば、半導体層２０においてゲートトレンチ６１の底壁６６に沿う領域に、高濃度チャネル領域９５が形成されている。高濃度チャネル領域９５は、低濃度ベース領域５１のｐ型不純物濃度を超えるｐ型不純物濃度を有している。高濃度チャネル領域９５は、複数のドリフト領域８５の下方の領域において、ゲート絶縁層６２を挟んでゲート電極６３と対向している。これにより、複数のドリフト領域８５から広がる空乏層同士が、半導体層２０におけるゲートトレンチ６１の底壁６６に沿う領域で重なることを抑制できる。その結果、パンチスルーを抑制できるから、耐圧を向上できる。
【０２３０】
また、半導体装置１によれば、半導体層２０において複数のドリフト領域８５および高濃度チャネル領域９５の間の領域に、低濃度チャネル領域９７が形成されている。低濃度チャネル領域９７は、高濃度チャネル領域９５のｐ型不純物濃度未満のｐ型不純物濃度を有している。低濃度チャネル領域９７は、複数のドリフト領域８５から空乏層が拡がることを許容する。これにより、空乏層による耐圧保持効果を得ることができる。
【０２３１】
高濃度チャネル領域９５および低濃度チャネル領域９７が併存する構造によれば、高濃度チャネル領域９５が複数のドリフト領域８５から広がる空乏層を制限する一方で、低濃度チャネル領域９７は複数のドリフト領域８５から広がる空乏層を許容する。この構造により、パンチスルーによる耐圧低下の抑制効果および空乏層による耐圧保持効果の両方を同時に実現できる。
【０２３２】
図１８Ａ〜図１８Ｌは、図９に対応する領域の拡大図であって、図２に示す半導体装置１の製造方法の一例を説明するための拡大図である。
【０２３３】
図１８Ａを参照して、半導体層２０が用意される。半導体層２０は、低濃度ベース領域５１および高濃度ベース領域５２を含む。高濃度ベース領域５２は、この形態では、ｐ＋型の半導体基板によって形成されている。低濃度ベース領域５１は、この形態では、ｐ−型のエピタキシャル層によって形成されている。低濃度ベース領域５１は、半導体基板の主面からシリコンをエピタキシャル成長させることよって形成される。
【０２３４】
次に、図１８Ｂを参照して、複数のドリフト領域８５のベースとなるベースドリフト領域１７１が、半導体層２０の表層部に形成される。ベースドリフト領域１７１は、ｎ型不純物を半導体層２０の表層部に導入することによって形成される。ｎ型不純物は、イオン注入マスク（図示せず）を介するイオン注入法によって導入されてもよい。
【０２３５】
ベースドリフト領域１７１は、比較浅い領域に形成された第１領域１７１ａ、および、第１領域１７１ａよりも深い領域に形成された第２領域１７１ｂを一体的に含む。第２領域１７１ｂの底部は、第１領域１７１ａの底部に対して第２主面２３側の領域に位置している。第１領域１７１ａはドリフト領域８５の接続領域８８に対応し、第２領域１７１ｂはドリフト領域８５の内方領域８９に対応している。第１領域１７１ａおよび第２領域１７１ｂは、半導体層２０に対するｎ型不純物のイオン注入エネルギを調節することによって形成される。
【０２３６】
次に、図１８Ｃを参照して、所定パターンを有するハードマスク１７２が、第１主面２２の上に形成される。ハードマスク１７２は、第１主面２２において複数のゲートトレンチ６１および複数のコンタクトトレンチ７４を形成すべき領域を露出させる開口１７３（この形態では１つの開口１７３）を有している。
【０２３７】
ハードマスク１７２は、酸化処理法またはＣＶＤ（Chemical Vapor Deposition）法によって形成されてもよい。ハードマスク１７２の開口１７３は、マスク（図示せず）を介するエッチング法（たとえばドライエッチング法）によって、ハードマスク１７２の不要な部分を除去することによって形成されてもよい。
【０２３８】
次に、半導体層２０の不要な部分が除去される。半導体層２０の不要な部分は、ハードマスク１７２を介するエッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法であってもよいし、ドライエッチング法であってもよい。
【０２３９】
これにより、複数のゲートトレンチ６１および複数のコンタクトトレンチ７４が、第１主面２２に形成される。また、ベースドリフト領域１７１が複数のゲートトレンチ６１によって複数のドリフト領域８５に分断される。また、ベースドリフト領域１７１の第１領域１７１ａが接続領域８８として形成され、ベースドリフト領域１７１の第２領域１７１ｂが内方領域８９として形成される。ハードマスク１７２は、その後、除去される。
【０２４０】
次に、図１８Ｄを参照して、複数の高濃度チャネル領域９５が、半導体層２０において複数のゲートトレンチ６１の底壁６６に沿う領域に形成される。この工程では、まず、所定パターンを有するイオン注入マスク１７４が、第１主面２２の上に形成される。イオン注入マスク１７４は、複数のゲートトレンチ６１をそれぞれ露出させる複数の開口１７５を有している。
【０２４１】
次に、ｐ型不純物が、イオン注入マスク１７４を介するイオン注入法によって複数のゲートトレンチ６１の底壁６６に導入される。これにより、複数の高濃度チャネル領域９５が形成される。また、複数の低濃度チャネル領域９７が、複数の高濃度チャネル領域９５および複数のドリフト領域８５の間の領域に形成される。
【０２４２】
次に、図１８Ｅを参照して、ゲート絶縁層６２およびコンタクト絶縁層７５のベースとなる第１ベース絶縁層１７６が、第１主面２２の上に形成される。第１ベース絶縁層１７６は、第１主面２２、複数のゲートトレンチ６１の内壁および複数のコンタクトトレンチ７４の内壁に膜状に形成される。第１ベース絶縁層１７６は、酸化処理法またはＣＶＤ法によって形成されてもよい。
【０２４３】
次に、図１８Ｆを参照して、複数のゲート電極６３、複数のゲートコンタクト電極７０および複数のコンタクト電極７６のベースとなるベース導電体層１７７が、第１主面２２の上に形成される。ベース導電体層１７７は、複数のゲートトレンチ６１および複数のコンタクトトレンチ７４を埋めて、第１主面２２を被覆するように膜状に形成される。ベース導電体層１７７は、この形態では、導電性ポリシリコンを含む。ベース導電体層１７７は、ＣＶＤ法によって形成されてもよい。
【０２４４】
次に、図１８Ｇを参照して、ベース導電体層１７７の不要な部分が除去される。ベース導電体層１７７の不要な部分は、第１ベース絶縁層１７６が露出するまで除去される。これにより、複数のゲート電極６３、複数のゲートコンタクト電極７０および複数のコンタクト電極７６が形成される。
【０２４５】
次に、図１８Ｈを参照して、複数のゲート電極６３の不要な部分がさらに除去される。この工程では、まず、所定パターンを有するマスク１７８が、第１主面２２の上に形成される。マスク１７８は、ゲートトレンチ６１において埋設絶縁体６９を埋設すべき領域（つまり複数のゲート電極６３の一部）を露出させる複数の開口１７９を有している。
【０２４６】
次に、マスク１７８を介するエッチング法（たとえばウエットエッチング法）によって各ゲート電極６３の不要な部分が除去される。各ゲート電極６３は、エッチング面（上端部）が各ゲートトレンチ６１の途中部に位置するまで除去される。
【０２４７】
次に、図１８Ｉを参照して、埋設絶縁体６９のベースとなる第２ベース絶縁層１８０が、第１主面２２の上に形成される。第２ベース絶縁層１８０は、複数のゲートトレンチ６１を埋めて、第１主面２２を被覆するように膜状に形成される。第２ベース絶縁層１８０は、ＣＶＤ法によって形成されてもよい。ＣＶＤ法は、ＨＤＰ（High Density Plasma）−ＣＶＤ法であることが好ましい。
【０２４８】
次に、図１８Ｊを参照して、第２ベース絶縁層１８０の不要な部分が除去される。この形態では、第２ベース絶縁層１８０に加えて、第１ベース絶縁層１７６の不要な部分も除去される。第１ベース絶縁層１７６の不要な部分および第２ベース絶縁層１８０の不要な部分は、エッチング法および／または研削法によってそれぞれ除去されてもよい。
【０２４９】
第１ベース絶縁層１７６の不要な部分および第２ベース絶縁層１８０の不要な部分は、この形態では、研削法の一例としてのＣＭＰ（Chemical Mechanical Polishing）法によって除去される。第１ベース絶縁層１７６の不要な部分および第２ベース絶縁層１８０の不要な部分は、第１主面２２が露出するまで除去される。これにより、複数の埋設絶縁体６９が、複数のゲートトレンチ６１内にそれぞれ形成される。また、ゲートコンタクト電極７０の上端部、コンタクト電極７６の上端部および埋設絶縁体６９の上端部が、第１主面２２に対して面一に形成される。
【０２５０】
次に、図１８Ｋを参照して、複数のソースドレイン領域９０が、複数のドリフト領域８５の表層部にそれぞれ形成される。この工程では、まず、所定パターンを有するイオン注入マスク１８１が、第１主面２２の上に形成される。イオン注入マスク１８１は、ドリフト領域８５においてソースドレイン領域９０を形成すべき領域をそれぞれ露出させる複数の開口１８２を有している。
【０２５１】
次に、ｎ型不純物が、イオン注入マスク１８１を介するイオン注入法によって複数のドリフト領域８５の表層部に導入される。これにより、複数のソースドレイン領域９０が形成される。イオン注入マスク１８１は、その後、除去される。
【０２５２】
次に、図１８Ｌを参照して、配線構造２１が、半導体層２０の第１主面２２の上に形成される。配線構造２１の形成工程は、第１絶縁層１０５を、第１主面２２の上に形成する工程を含む。また、配線構造２１の形成工程は、ベース最下接続電極１２４、ゲート最下接続電極１３４、第１ソースドレイン最下接続電極１４４および第２ソースドレイン最下接続電極１５４を、第１絶縁層１０５に埋設する工程を含む。
【０２５３】
また、配線構造２１の形成工程は、ベース最下配線層１２１、ゲート最下配線層１３１、第１ソースドレイン最下配線層１４１および第２ソースドレイン最下配線層１５１を、第１絶縁層１０５の上に形成する工程を含む。また、配線構造２１の形成工程は、第２絶縁層１０６を、第１絶縁層１０５の上に形成する工程を含む。また、配線構造２１の形成工程は、ベース中間接続電極１２５、ゲート中間接続電極１３５、第１ソースドレイン中間接続電極１４５および第２ソースドレイン中間接続電極１５５を、第２絶縁層１０６に埋設する工程を含む。
【０２５４】
また、配線構造２１の形成工程は、ベース中間配線層１２２、ゲート中間配線層１３２、第１ソースドレイン中間配線層１４２および第２ソースドレイン中間配線層１５２を、第２絶縁層１０６の上に形成する工程を含む。また、配線構造２１の形成工程は、第３絶縁層１０７を、第２絶縁層１０６の上に形成する工程を含む。配線構造２１の形成工程は、ベース最上配線層１２３、ゲート最上配線層１３３、第１ソースドレイン最上配線層１４３および第２ソースドレイン最上配線層１５３を、第３絶縁層１０７の上に形成する工程を含む。
【０２５５】
また、配線構造２１の形成工程は、第４絶縁層１０８および第５絶縁層１０９を、第３絶縁層１０７の上に形成する工程を含む。また、配線構造２１の形成工程は、ベース端子６、ゲート端子７、第１ソースドレイン端子８および第２ソースドレイン端子９を、絶縁層１００の上に形成する工程を含む。以上を含む工程を経て、半導体装置１が製造される。
【０２５６】
図１９は、図５に対応する領域の平面図であって、本発明の第２実施形態に係る半導体装置２０１を示す平面図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
【０２５７】
図１９を参照して、半導体装置２０１は、複数のトレンチコンタクト構造７１を含まず、複数のトレンチゲート構造５３だけを有している。ゲート配線１０２のゲート最下接続電極１３４は、ゲート最下配線層１３１およびゲートコンタクト電極７０に電気的に接続されている。
【０２５８】
以上、半導体装置２０１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。
【０２５９】
図２０は、図６に対応する領域の断面図であって、本発明の第３実施形態に係る半導体装置２１１を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
【０２６０】
図２０を参照して、半導体装置２１１は、ベース配線１０１に代えてまたはこれに加えて、半導体層２０の第２主面２３の上に形成されたベース電極層２１２を含む。ベース電極層２１２は、第２主面２３に電気的に接続されている。ベース電極層２１２は、第２主面２３からベース領域５０に基準電圧（たとえばグランド電圧）を提供する。
【０２６１】
ベース電極層２１２は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。ベース電極層２１２は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層またはＡｌ層を含む単層構造を有していてもよい。ベース電極層２１２は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。
【０２６２】
以上、半導体装置２１１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。
【０２６３】
図２１は、図９に対応する領域の拡大図であって、本発明の第４実施形態に係る半導体装置２２１を示す拡大図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
【０２６４】
図２１を参照して、半導体装置２２１は、複数のドリフト領域８５に接続された高濃度チャネル領域９５を含む。したがって、半導体装置２２１は、低濃度チャネル領域９７を有していない。
【０２６５】
以上、半導体装置２２１によれば、低濃度チャネル領域９７による効果以外については、半導体装置１に対して述べた効果と同様の効果を奏することができる。
【０２６６】
図２２は、図９に対応する領域の拡大図であって、本発明の第５実施形態に係る半導体装置２３１を示す拡大図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
【０２６７】
図２２を参照して、半導体装置２３１は、高濃度チャネル領域９５および低濃度チャネル領域９７の組み合わせ構造を有していない。ＭＩＳＦＥＴ２のチャネルは、低濃度ベース領域５１においてゲートトレンチ６１に沿う領域に形成される。
【０２６８】
以上、半導体装置２３１によれば、高濃度チャネル領域９５および低濃度チャネル領域９７による効果以外については、半導体装置１に対して述べた効果と同様の効果を奏することができる。
【０２６９】
図２３は、図９に対応する領域の拡大図であって、本発明の第６実施形態に係る半導体装置２４１を示す拡大図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
【０２７０】
図２３を参照して、半導体装置２４１は、ゲート絶縁層６２を挟んでゲートトレンチ６１に一体物として埋設されたゲート電極６３を含む。つまり、半導体装置２４１は、埋設絶縁体６９を有していない。ゲート電極６３の上端部は、半導体層２０の第１主面２２から露出している。ゲート電極６３の上端部は、第１主面２２に対して面一に形成されていてもよい。ゲート電極６３の上端部は、研削痕を有していてもよい。ゲート電極６３の上端部は、第１主面２２に対してゲートトレンチ６１の底壁６６側に位置していてもよい。
【０２７１】
以上、半導体装置２４１によれば、ゲート電極６３およびソースドレイン領域９０の間の電界緩和効果以外については、半導体装置１に対して述べた効果と同様の効果を奏することができる。
【０２７２】
図２４は、図９に対応する領域の拡大図であって、本発明の第７実施形態に係る半導体装置２５１を示す拡大図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
【０２７３】
図２４を参照して、半導体装置２５１は、ゲート絶縁層６２を挟んでゲートトレンチ６１に一体物として埋設されたゲート電極６３を含む。つまり、半導体装置２５１は、埋設絶縁体６９を有していない。また、半導体装置２５１は、複数のドリフト領域８５に接続された高濃度チャネル領域９５を含む。つまり、半導体装置２５１は、低濃度チャネル領域９７を有していない。
【０２７４】
ゲート電極６３の上端部は、半導体層２０の第１主面２２から露出している。ゲート電極６３の上端部は、第１主面２２に対して面一に形成されていてもよい。ゲート電極６３の上端部は、研削痕を有していてもよい。ゲート電極６３の上端部は、第１主面２２に対してゲートトレンチ６１の底壁６６側に位置していてもよい。
【０２７５】
以上、半導体装置２５１によれば、ゲート電極６３およびソースドレイン領域９０の間の電界緩和効果、ならびに、低濃度チャネル領域９７による効果以外については、半導体装置１に対して述べた効果と同様の効果を奏することができる。
【０２７６】
図２５は、図６に対応する領域の断面図であって、本発明の第８実施形態に係る半導体装置２６１を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
【０２７７】
図２５を参照して、半導体装置２６１の半導体層２０は、ベース領域５０（低濃度ベース領域５１および高濃度ベース領域５２）に代えて、ｎ型のドリフト領域２６２およびｐ型のベース領域２６３を含む。
【０２７８】
ドリフト領域２６２は、半導体装置１のドリフト領域８５に対応する領域である。ドリフト領域２６２は、半導体層２０の第１主面２２側の領域に形成されている。ドリフト領域２６２は、第１主面２２および側面２４Ａ〜２４Ｄから露出している。ドリフト領域２６２のｎ型不純物濃度は、５×１０１５ｃｍ−３以上５×１０１６ｃｍ−３以下であってもよい。ドリフト領域２６２のｎ型不純物濃度は、この形態では、８×１０１５ｃｍ−３程度である。ドリフト領域２６２は、ｎ型不純物の一例としてのリンを含むことが好ましい。
【０２７９】
ドリフト領域２６２の厚さＴＤは、０．４μｍ以上２μｍ未満であってもよい。厚さＴＤは、０．４μｍ以上０．６μｍ以下、０．６μｍ以上０．８μｍ以下、０．８μｍ以上１μｍ以下、１μｍ以上１．２μｍ以下、１．２μｍ以上１．４μｍ以下、１．４μｍ以上１．６μｍ以下、１．６μｍ以上１．８μｍ以下、または、１．８μｍ以上２μｍ未満であってもよい。
【０２８０】
ベース領域２６３は、ドリフト領域２６２に対して半導体層２０の第２主面２３側の領域に形成されている。ベース領域２６３およびドリフト領域２６２の境界は、第１主面２２に対して平行に延びている。ベース領域２６３は、半導体層２０の第２主面２３および側面２４Ａ〜２４Ｄから露出している。ベース領域２６３のｐ型不純物濃度は、５×１０１４ｃｍ−３以上５×１０１６ｃｍ−３以下であってもよい。ベース領域２６３のｐ型不純物濃度は、この形態では、８×１０１５ｃｍ−３程度である。ベース領域２６３は、ｐ型不純物の一例としてのホウ素を含んでいてもよい。
【０２８１】
ベース領域２６３は、５０μｍ以上５００μｍ以下の厚さを有していてもよい。ベース領域２６３の厚さは、５０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ以下、１５０μｍ以上２００μｍ以下、２００μｍ以上２５０μｍ以下、２５０μｍ以上３００μｍ以下、３００μｍ以上３５０μｍ以下、３５０μｍ以上４００μｍ以下、４００μｍ以上４５０μｍ以下、または、４５０μｍ以上５００μｍ以下であってもよい。
【０２８２】
ドリフト領域２６２は、この形態では、ｎ型のエピタキシャル層によって形成されている。ベース領域２６３は、この形態では、ｐ型の半導体基板によって形成されている。
【０２８３】
複数のゲートトレンチ６１および複数のコンタクトトレンチ７４は、ドリフト領域２６２を貫通し、ベース領域２６３に至るように第１主面２２に形成されている。複数のソースドレイン領域９０は、隣り合う複数のゲートトレンチ６１の間の領域において、ドリフト領域２６２の表層部にそれぞれ形成されている。
【０２８４】
高濃度チャネル領域９５は、ベース領域２６３においてゲート絶縁層６２を挟んでゲート電極６３と対向するようにゲートトレンチ６１の底壁６６に沿う領域に形成されている。高濃度チャネル領域９５のｐ型不純物濃度は、５×１０１６ｃｍ−３以上５×１０１８ｃｍ−３以下であってもよい。高濃度チャネル領域９５のｐ型不純物濃度は、この形態では、１×１０１７ｃｍ−３程度である。高濃度チャネル領域９５は、ｐ型不純物としてのホウ素を含んでいてもよい。
【０２８５】
低濃度チャネル領域９７は、ベース領域２６３においてドリフト領域２６２および高濃度チャネル領域９５の間の領域に形成されている。低濃度チャネル領域９７のｐ型不純物濃度は、５×１０１４ｃｍ−３以上５×１０１６ｃｍ−３以下であってもよい。低濃度チャネル領域９７のｐ型不純物濃度は、この形態では、８×１０１５ｃｍ−３程度である。低濃度チャネル領域９７は、ｐ型不純物の一例としてのホウ素を含んでいてもよい。
【０２８６】
低濃度チャネル領域９７は、この形態では、ベース領域２６３の一部を利用して形成されている。低濃度チャネル領域９７は、高濃度チャネル領域９５から拡散したｐ型不純物を含むことにより、ベース領域２６３のｐ型不純物濃度以上のｐ型不純物濃度を有していてもよい。
【０２８７】
半導体装置２６１は、ベース配線１０１に代えて、第２主面２３の上に形成されたベース電極層２６４を含む。ベース電極層２６４は、第２主面２３に電気的に接続されている。ベース電極層２６４は、第２主面２３側からベース領域５０に基準電圧（たとえばグランド電圧）を提供する。
【０２８８】
ベース電極層２６４は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。ベース電極層２６４は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層またはＡｌ層を含む単層構造を有していてもよい。ベース電極層２６４は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。
【０２８９】
以上、半導体装置２６１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。
【０２９０】
図２６は、図６に対応する領域の断面図であって、本発明の第９実施形態に係る半導体装置２７１を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
【０２９１】
図２６を参照して、半導体装置２７１の半導体層２０は、高濃度ベース領域５２に代えてｎ型の不純物領域２７２を含む。不純物領域２７２は、低濃度ベース領域５１に対して半導体層２０の第２主面２３側の領域に形成されている。不純物領域２７２は、半導体層２０の第２主面２３および側面２４Ａ〜２４Ｄから露出している。低濃度ベース領域５１および不純物領域２７２の境界は、半導体層２０の第１主面２２に対して平行に延びている。
【０２９２】
不純物領域２７２のｎ型不純物濃度は、１×１０１５ｃｍ−３以上１×１０２１ｃｍ−３以下であってもよい。不純物領域２７２のｎ型不純物濃度は、任意である。不純物領域２７２は、ｎ型不純物の一例としてのヒ素またはリンを含んでいてもよい。
【０２９３】
不純物領域２７２は、５０μｍ以上５００μｍ以下の厚さを有していてもよい。不純物領域２７２の厚さは、５０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ以下、１５０μｍ以上２００μｍ以下、２００μｍ以上２５０μｍ以下、２５０μｍ以上３００μｍ以下、３００μｍ以上３５０μｍ以下、３５０μｍ以上４００μｍ以下、４００μｍ以上４５０μｍ以下、または、４５０μｍ以上５００μｍ以下であってもよい。
【０２９４】
低濃度ベース領域５１は、この形態では、ｐ−型のエピタキシャル層によって形成されている。不純物領域２７２は、この形態では、ｎ型の半導体基板によって形成されている。
【０２９５】
以上、半導体装置２７１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。
【０２９６】
本発明の実施形態について説明したが、本発明はさらに他の形態でも実施できる。
【０２９７】
埋設絶縁体６９がゲート絶縁層６２を挟んでゲートトレンチ６１に埋設された構造を有する実施形態において、埋設絶縁体６９およびゲートトレンチ６１の間に介在するゲート絶縁層６２は取り除かれてもよい。つまり、埋設絶縁体６９は、ゲート絶縁層６２を挟まずにゲートトレンチ６１に埋設されてもよい。この場合、ドリフト領域８５は、ゲートトレンチ６１の第１側壁６４および第２側壁６５から露出する埋設絶縁体６９に接するように、半導体層２０の表層部に形成される。
【０２９８】
前述の各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型に形成され、ｎ型の部分がｐ型に形成されてもよい。
【０２９９】
前述の各実施形態では、シリコンからなる半導体層２０が採用された例について説明した。しかし、前述の各実施形態においてワイドバンドギャップ半導体からなる半導体層２０が採用されてもよい。半導体層２０は、ワイドバンドギャップ半導体の一例としてのＳｉＣ（炭化シリコン）からなっていてもよい。半導体層２０は、六方晶からなるＳｉＣ単結晶からなっていてもよい。
【０３００】
六方晶からなるＳｉＣ単結晶は、原子配列の周期に応じて、２Ｈ（Hexagonal）−ＳｉＣ単結晶、４Ｈ−ＳｉＣ単結晶および６Ｈ−ＳｉＣ単結晶を含む複数種のポリタイプを有している。半導体層２０は、複数種のポリタイプのうち、４Ｈ−ＳｉＣ単結晶からなることが好ましい。
【０３０１】
この場合、半導体層２０の第１主面２２がＳｉＣ単結晶の（０００１）面（シリコン面）によって形成され、半導体層２０の第２主面２３がＳｉＣ単結晶の（０００−１）面（カーボン面）によって形成されていることが好ましい。むろん、第１主面２２が（０００−１）面によって形成され、第２主面２３が（０００１）面によって形成されていてもよい。ＳｉＣ単結晶の（０００１）面および（０００−１）面は、ｃ面と称される。ＳｉＣ単結晶のｃ面の法線方向Ｚは、ｃ軸（［０００１］方向）と称される。
【０３０２】
半導体層２０の第１主面２２および第２主面２３は、ＳｉＣ単結晶のｃ面に対して［１１−２０］方向に１０°以下の角度で傾斜したオフ角θを有していてもよい。この場合、半導体層２０の法線方向Ｚは、ＳｉＣ単結晶のｃ軸に対してオフ角θ分だけ傾斜している。
【０３０３】
オフ角θは、０°以上５．０°以下であってもよい。オフ角θは、０°以上１．０°以下、１．０°以上１．５°以下、１．５°以上２．０°以下、２．０°以上２．５°以下、２．５°以上３．０°以下、３．０°以上３．５°以下、３．５°以上４．０°以下、４．０°以上４．５°以下、または、４．５°以上５．０°以下の角度の範囲に設定されてもよい。オフ角θは、０°を超えていることが好ましい。オフ角θは、４．０°未満であってもよい。
【０３０４】
オフ角θは、３．０°以上４．５°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、３．０°以上３．５°以下、または、３．５°以上４．０°以下の角度の範囲に設定されていることが好ましい。オフ角θは、１．５°以上３．０°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、１．５°以上２．０°以下、または、２．０°以上２．５°以下の角度の範囲に設定されていることが好ましい。
【０３０５】
複数のトレンチゲート構造５３は、ＳｉＣ単結晶のｍ軸方向に延びる帯状にそれぞれ形成され、ＳｉＣ単結晶のａ軸方向に間隔を空けて形成されていることが好ましい。むろん、複数のトレンチゲート構造５３は、ＳｉＣ単結晶のａ軸方向に延びる帯状にそれぞれ形成され、ＳｉＣ単結晶のｍ軸方向に間隔を空けて形成されていてもよい。ｍ軸方向は、ＳｉＣ単結晶の［１−１００］方向および［−１１００］方向である。ａ軸方向は、ＳｉＣ単結晶の［１１−２０］方向および［−１−１２０］方向である。
【０３０６】
前述の各実施形態では、半導体装置１，２１１，２２１，２３１，２４１，２５１，２６１，２７１がウエハレベルチップサイズパッケージからなる例について説明した。しかし、半導体装置１，２１１，２２１，２３１，２４１，２５１，２６１，２７１は、必ずしもウエハレベルチップサイズパッケージからなる必要はなく、種々の半導体パッケージに対応した形態に設計変更されてもよい。
【０３０７】
半導体パッケージとしては、ＳＯＰ（Small Outline Package）、ＴＯ（Transistor Outline）、ＱＦＮ（Quad For Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＤＩＰ（Dual Inline Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）、もしくは、ＳＯＪ（Small Outline J-leaded Package）、または、これらに類する種々の形態が例示される。
【０３０８】
この明細書は、第１〜第９実施形態に示された特徴の如何なる組み合わせ形態をも制限しない。第１〜第９実施形態は、それらの間で任意の態様および任意の形態において組み合わせられることができる。つまり、第１〜第９実施形態に示された特徴が任意の態様および任意の形態で組み合わされた半導体装置が採用されてもよい。
【０３０９】
この明細書および図面から抽出される特徴の例を以下に示す。
【０３１０】
［Ａ１］主面を有する半導体層と、断面視において一方側の第１側壁、他方側の第２側壁および底壁を有し、前記主面に形成されたトレンチ、前記トレンチの内壁に形成された絶縁層、および、前記絶縁層を挟んで前記トレンチに埋設され、前記主面に対して前記底壁側に位置する上端部を有するゲート電極を含むトレンチゲート構造と、前記主面の表層部において前記トレンチを挟んで互いに対向するように前記トレンチの前記第１側壁側の領域および前記第２側壁側の領域にそれぞれ形成され、前記底壁に対して前記主面側の領域に位置する第１導電型の複数のドリフト領域と、複数の前記ドリフト領域の表層部にそれぞれ形成された第１導電型の複数のソースドレイン領域と、を含む、半導体装置。
【０３１１】
この半導体装置によれば、ゲート電極および各ソースドレイン領域の間に生じる電界強度を緩和できる。これにより、トレンチゲート構造に対する電界集中を抑制できる。その結果、耐圧を向上できる半導体装置を提供できる。
【０３１２】
［Ａ２］複数の前記ソースドレイン領域は、前記ゲート電極の前記上端部に対して前記主面側の領域に形成されている、Ａ１に記載の半導体装置。
【０３１３】
［Ａ３］前記トレンチゲート構造は、前記トレンチにおいて前記ゲート電極の前記上端部の上に埋設された埋設絶縁体を含む、Ａ１またはＡ２に記載の半導体装置。
【０３１４】
［Ａ４］複数の前記ソースドレイン領域は、前記半導体層の前記主面に沿う方向に前記埋設絶縁体に対向している、Ａ３に記載の半導体装置。
【０３１５】
［Ａ５］前記ゲート電極の前記上端部は、前記トレンチの中間部に対して前記トレンチの前記底壁側に位置している、Ａ１〜Ａ４のいずれか一つに記載の半導体装置。
【０３１６】
［Ａ６］前記半導体層において複数の前記ドリフト領域の下方の領域に形成された第２導電型のベース領域と、前記半導体層において前記絶縁層を挟んで前記ゲート電極と対向するように前記トレンチの前記底壁に沿う領域に形成され、前記ベース領域の第２導電型不純物濃度を超える第２導電型不純物濃度を有する第２導電型の高濃度チャネル領域と、をさらに含む、Ａ１〜５のいずれか一つに記載の半導体装置。
【０３１７】
［Ａ７］前記高濃度チャネル領域は、複数の前記ドリフト領域から間隔を空けて形成されている、Ａ６に記載の半導体装置。
【０３１８】
［Ａ８］前記半導体層において複数の前記ドリフト領域および前記高濃度チャネル領域の間の領域に介在し、前記高濃度チャネル領域の第２導電型不純物濃度未満の第２導電型不純物濃度を有する第２導電型の低濃度チャネル領域をさらに含む、Ａ７に記載の半導体装置。
【０３１９】
［Ａ９］前記ゲート電極は、複数の前記ドリフト領域に対して前記トレンチの前記底壁側に位置する下端部を有し、前記高濃度チャネル領域は、前記絶縁層を挟んで前記ゲート電極の前記下端部と対向している、Ａ６〜Ａ８のいずれか一つに記載の半導体装置。
【０３２０】
［Ａ１０］主面を有する半導体層と、断面視において第１側壁、第２側壁および底壁を有し、前記主面に形成されたトレンチ、前記トレンチの内壁に形成された絶縁層、および、前記絶縁層を挟んで前記トレンチに埋設されたゲート電極を含むトレンチゲート構造と、前記主面の表層部において前記トレンチを挟んで互いに対向するように前記トレンチの前記第１側壁側の領域および前記第２側壁側の領域にそれぞれ形成され、前記底壁に対して前記主面側の領域に位置する第１導電型の複数のドリフト領域と、複数の前記ドリフト領域の表層部にそれぞれ形成された第１導電型の複数のソースドレイン領域と、前記半導体層において複数の前記ドリフト領域の下方の領域に形成された第２導電型のベース領域と、前記半導体層において前記絶縁層を挟んで前記ゲート電極と対向するように前記トレンチの前記底壁に沿う領域に形成され、前記ベース領域の第２導電型不純物濃度を超える第２導電型不純物濃度を有する第２導電型の高濃度チャネル領域と、を含む、半導体装置。
【０３２１】
この半導体装置によれば、複数のドリフト領域から広がる空乏層同士がトレンチの底壁で重なることを高濃度チャネル領域によって抑制できる。これにより、パンチスルーを抑制できる。その結果、耐圧を向上できる半導体装置を提供できる。
【０３２２】
［Ａ１１］前記高濃度チャネル領域は、複数の前記ドリフト領域から間隔を空けて形成されている、Ａ１０に記載の半導体装置。
【０３２３】
［Ａ１２］前記半導体層において複数の前記ドリフト領域および前記高濃度チャネル領域の間の領域に介在し、前記高濃度チャネル領域の第２導電型不純物濃度未満の第２導電型不純物濃度を有する第２導電型の低濃度チャネル領域をさらに含む、Ａ１０またはＡ１１に記載の半導体装置。
【０３２４】
［Ａ１３］複数の前記ドリフト領域は、前記ゲート電極の下端部に対して前記半導体層の前記主面の領域に形成され、前記高濃度チャネル領域は、前記絶縁層を挟んで前記ゲート電極の前記下端部と対向している、Ａ１０〜Ａ１２のいずれか一つに記載の半導体装置。
【０３２５】
［Ａ１４］複数の前記ソースドレイン領域は、前記トレンチから間隔を空けて形成されている、Ａ１〜Ａ１３のいずれか一つに記載の半導体装置。
【０３２６】
［Ａ１５］複数の前記ソースドレイン領域は、複数の前記ドリフト領域の第１導電型不純物濃度を超える第１導電型不純物濃度を有している、Ａ１〜Ａ１４のいずれか一つに記載の半導体装置。
【０３２７】
［Ａ１６］複数の前記ソースドレイン領域は、複数の前記ドリフト領域の第１導電型不純物とは異なる第１導電型不純物を含む、Ａ１〜Ａ１５のいずれか一つに記載の半導体装置。
【０３２８】
［Ａ１７］複数の前記ソースドレイン領域は、複数の前記ドリフト領域の第１導電型不純物の拡散係数未満の拡散係数を有する第１導電型不純物を含む、Ａ１〜Ａ１６のいずれか一つに記載の半導体装置。
【０３２９】
［Ａ１８］前記トレンチは、平面視において帯状に延びている、Ａ１〜Ａ１７のいずれか一つに記載の半導体装置。
【０３３０】
［Ａ１９］前記トレンチは、断面視においてテーパ形状に形成されている、Ａ１〜Ａ１８のいずれか一つに記載の半導体装置。
【０３３１】
［Ａ２０］前記半導体層は、シリコンまたは炭化シリコンからなる、Ａ１〜Ａ１９のいずれか一つに記載の半導体装置。
【０３３２】
この出願は、２０１９年２月７日に日本国特許庁に提出された特願２０１９−０２１００５号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
【符号の説明】
【０３３３】
１      半導体装置
２０    半導体層
２２    第１主面
５０    ベース領域
５３    トレンチゲート構造
６１    ゲートトレンチ
６２    ゲート絶縁層
６３    ゲート電極
６４    第１側壁
６５    第２側壁
６６    底壁
６９    埋設絶縁体（埋設物）
８５    ドリフト領域
９０    ソースドレイン領域
９５    高濃度チャネル領域
９７    低濃度チャネル領域
２１１  半導体装置
２２１  半導体装置
２３１  半導体装置
２４１  半導体装置
２５１  半導体装置
２６１  半導体装置
２７１  半導体装置
【図１】
2020162620.tif 000003
【図２】
2020162620.tif 000004
【図３】
2020162620.tif 000005
【図４】
2020162620.tif 000006
【図５】
2020162620.tif 000007
【図６】
2020162620.tif 000008
【図７】
2020162620.tif 000009
【図８】
2020162620.tif 000010
【図９】
2020162620.tif 000011
【図１０Ａ】
2020162620.tif 000012
【図１０Ｂ】
2020162620.tif 000013
【図１０Ｃ】
2020162620.tif 000014
【図１１】
2020162620.tif 000015
【図１２】
2020162620.tif 000016
【図１３】
2020162620.tif 000017
【図１４】
2020162620.tif 000018
【図１５】
2020162620.tif 000019
【図１６】
2020162620.tif 000020
【図１７】
2020162620.tif 000021
【図１８Ａ】
2020162620.tif 000022
【図１８Ｂ】
2020162620.tif 000023
【図１８Ｃ】
2020162620.tif 000024
【図１８Ｄ】
2020162620.tif 000025
【図１８Ｅ】
2020162620.tif 000026
【図１８Ｆ】
2020162620.tif 000027
【図１８Ｇ】
2020162620.tif 000028
【図１８Ｈ】
2020162620.tif 000029
【図１８Ｉ】
2020162620.tif 000030
【図１８Ｊ】
2020162620.tif 000031
【図１８Ｋ】
2020162620.tif 000032
【図１８Ｌ】
2020162620.tif 000033
【図１９】
2020162620.tif 000034
【図２０】
2020162620.tif 000035
【図２１】
2020162620.tif 000036
【図２２】
2020162620.tif 000037
【図２３】
2020162620.tif 000038
【図２４】
2020162620.tif 000039
【図２５】
2020162620.tif 000040
【図２６】
2020162620.tif 000041
【国際調査報告】
2020162620.tif 000042
2020162620.tif 000043
2020162620.tif 000044
2020162620.tif 000045
2020162620.tif 000046
2020162620.tif 000047