(57)【要約】  回路規模をより小さくすることのできるメモリ回路デバイスを提供するものことである。それぞれが抵抗変化型記憶素子により構成された複数のメモリセル１１と、メモリセルにデータを書き込む書込み回路部２０と、モリセルに書き込まれているデータを読み出す読出し回路部３０と、を備えたメモリ回路デバイスであって、書込み回路部２０及び読出し回路部３０の双方に対して共通に設けられ、セル指定情報に基づいて複数のメモリセル１１から有効にすべきメモリセルを選択する選択回路部４０と、選択回路部４０により選択されたメモリセルに対して、書込み回路部２０によるデータの書込み、及び読出し回路部３０によるデータの読出しのいずれかを選択的に可能にさせる制御回路部１４ａ，１４ｂ、１５と、を有する構成となる。
2019054495.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが抵抗変化型記憶素子により構成された複数のメモリセルと、
セル指定情報により指定されるメモリセルにデータを書き込む書込み回路部と、
セル指定情報により指定されるメモリセルから、当該メモリセルに書き込まれているデータを読み出す読出し回路部と、を備え、
前記セル指定情報に対する前記読出し回路部による読み出し結果を、所定の演算アルゴリズムに従った入力情報としての前記セル指定情報に対する演算結果として出力可能なメモリ回路デバイスであって、
前記書込み回路部及び前記読出し回路部の双方に対して共通に設けられ、前記セル指定情報に基づいて前記複数のメモリセルから有効にすべきメモリセルを選択する選択回路部と、
前記選択回路部により選択されたメモリセルに対して、前記書込み回路部によるデータの書込み、及び前記読出し回路部によるデータの読出しのいずれかを選択的に可能にさせる制御回路部と、を有するメモリ回路デバイス。
【請求項２】
前記制御回路部は、書込み許容信号に基づいて、前記選択回路部により選択されたメモリセルに対する前記書込み回路部によるデータの書込みを可能にさせる書込み制御回路部と、
読出し許容信号に基づいて、前記選択回路部により選択されたメモリセルに対する前記読出し回路部によるデータの読出しを可能にさせる読出し制御回路部とを含む請求項１記載のメモリ回路デバイス。
【請求項３】
前記選択回路部は、前記セル指定情報を、該セル指定情報にて指定されるメモリセルに対応したセル選択信号に変換して出力するデコーダ回路部を含み、
前記制御回路部は、更に、前記デコーダ回路部から出力されるセル選択信号により、前記書込み回路部から前記セル選択信号に対応したメモリセルへのデータの書込みを許容するセル対応書込み制御回路部と、
前記デコーダ回路部から出力されるセル選択信号により、前記読出し回路部からの前記セル選択信号に対応したメモリへのアクセスを許容するセル対応アクセス制御回路部を含む、請求項２記載のメモリ回路デバイス。
【請求項４】
シフト制御信号に応じて前記書込み回路部に供給すべきデータ列を第１データ列と第２データ列とで切り換えるデータ切換え回路部と、
前記シフト制御信号に応じて前記選択回路部に供給すべきセル指定情報を第１のセル指定情報と第２のセル指定情報とで切り換えるセル指定情報切換え回路部とを有する請求項１乃至３のいずれかに記載のメモリ回路デバイス。
【請求項５】
前記複数のメモリセルのそれぞれは、磁気抵抗メモリセルにて構成された請求項１乃至４のいずれかに記載のメモリ回路デバイス。
【請求項６】
配列された第１メモリセルから第ｎメモリセルまでのｎ個のメモリセル（ｎは２以上の整数）を有する請求項１乃至５のいずれかに記載のメモリ回路デバイスの使用方法であって、
前記ｎ個のメモリセルのそれぞれにデータが書き込まれた状態で、指定されるメモリセルが第１メモリセルから第ｎメモリセルまで変化するように順次変化するセル指定情報を前記選択回路部に供給するセル指定ステップと、
前記制御回路部に前記読出し回路部によるデータの読出しを可能にさせて、前記セル指定情報にて指定されるメモリセルが第１メモリセルから順次第ｎメモリセルまで変化する過程で、当該セル指定情報に基づいて前記選択回路部によって選択されるメモリセルから前記読出し回路部にデータを読み出させるデータ読出しステップと、を有するメモリ回路デバイスの使用方法。
【請求項７】
配列された第１メモリセルから第ｎメモリセルまでのｎ個のメモリセル（ｎは２以上の整数）を有する請求項１乃至５のいずれかに記載のメモリ回路デバイスの使用方法であって、
前記ｎ個のメモリセルにデータが書き込まれた状態で、指定されるメモリセルが第１メモリセルから第ｎメモリセルまでを循環しながら変化するように順次変化するセル指定情報を前記選択回路部に供給するセル指定ステップと、
前記制御回路部に前記読出し回路部によるデータの読出しを可能にさせて、前記セル指定情報にて指定されるメモリセルが第１メモリセルから第ｎメモリセルまでを循環しながら変化する過程で、当該セル指定情報に基づいて前記選択回路部により選択されるメモリセルから前記読出し回路部にデータを読み出させるデータ読出しステップと、
前記読出し回路部でのデータの読出しが終了する毎に、前記制御回路部に、前記読出し回路部によるデータの読出しに代えて、前記書込み回路部によるデータの書込みを可能にさせ、前記セル指定情報に基づいて前記選択回路部により前記データの読出し時に選択された前記メモリセルに、前記書込み回路部にデータを書き込ませるデータ書込みステップと、を有するメモリ回路デバイスデバイスの使用方法。
【請求項８】
配列された第１メモリセルから第ｎメモリセルまでのｎ個のメモリセル（ｎは２以上の整数）を有する請求項２記載のメモリ回路デバイスの使用方法であって、
前記ｎ個のメモリセルにデータが書き込まれた状態で、指定されるメモリセルが第１メモリセルから第ｎメモリセルまでを循環させながら変化するように順次変化するセル指定情報を前記選択回路部に供給するセル指定ステップと、
前記読出し制御回路部に前記読出し許容信号を供給して、前記セル指定情報にて指定されるメモリセルが第１メモリセルから第ｎメモリセルまでを循環しながら変化する過程で、当該セル指定情報に基づいて前記選択回路部により選択されるメモリセルから前記読出し回路部にデータを読み出させるデータ読出しステップと、
前記読出し回路部でのデータの読出しが終了する毎に、前記読出し許容信号に代えて前記書込み許容信号を前記書込み制御回路部に供給して、前記セル指定情報に基づいて前記選択回路部により前記データの読出し時に選択された前記メモリセルに、前記書込み回路部にデータを書き込ませるデータ書込みステップと、を有するメモリ回路デバイスの使用方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、ロジックインメモリ（LIM：Logic-in-Memory）の回路技術に従って構成されるメモリ回路デバイス及びそのメモリ回路デバイスの使用方法に関する。
【背景技術】
【０００２】
プログラマブルロジックデバイスとして、例えば、プログラム可能なゲートアレイを備え、演算機能をプログラム可能とするＦＰＧＡ（Field-Programmable Gate Array）が知られている。不揮発性のＦＰＧＡは、抵抗変化型記憶素子を用いたロジックデバイスの構成をとることによって電源がオフ状態にあっても記憶内容を保持し、待機電力を低減させることができる。【０００３】
不揮発性のプログラマブルロジックデバイスは、プログラム可能な機能を備えるために一般的に回路構成が冗長になる傾向にある。そのため、揮発性の記憶素子を単に不揮発性の抵抗素子型記憶素子に置き換えるだけでは、回路規模が大きくなり、デバイスの専有面積が大きくなってしまう。【０００４】
このような回路規模の増大を抑制するために、例えば、ロジックインメモリ（以下、ＬＩＭという）と呼ばれる回路技術が提案されている（非特許文献１参照）。このＬＩＭの回路技術は、記憶機能と演算機能とを一体化することにより回路規模を削減する技術である。例えば、抵抗変化記憶素子（磁気抵抗メモリセル）を用いた不揮発性のＦＰＧＡによって、アドレス情報に対する読み出し結果が、入力情報としての前記アドレス情報に対する所定の演算アルゴリズムに従った演算結果となるようなルックアップテーブル（以下、ＬＵＴという）の機能を実現させたデバイスでは、前記ＬＩＭを使わないで構成した従来のデバイスに比べて、例えば、６２％のトランジスタ素子の削減が実現された。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】D. Suzuki, Y. Lin, M. Natsui, and T. Hanyu, "A 71%-Area-Reduced Six-Input Nonvolatile Lookup-Table Circuit Using a Three-Terminal Magnetic-Tunnel-Junction-Based Single-Ended Structure," Japanese Journal of Applied Physics (JJAP) vol. 52, no. 4, pp. 04CM04-1~04CM04-6, Mar. 2013.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したＬＩＭの回路技術によって構成されたメモリ回路デバイスは、回路規模を削減することができるものの、複数のメモリセル（抵抗変化型素子）を有し、それらのメモリセルに対するデータの書込みを行なう書込み回路部やそれらのメモリセルからデータの読出しを行なう読出し回路部を必要とするＬＵＴ等の機能を備えたメモリ回路デバイスでは、更に回路規模の削減が要望される。【０００７】
本発明は、このような事情に鑑みてなされたもので、回路規模をより小さくすることのできるメモリ回路デバイスを提供するものである。【０００８】
また、本発明は、そのようなメモリ回路デバイスによりデータのシフト機能（シフトレジスタとしての機能）を実現させる使用方法を提供するものである。
【課題を解決するための手段】
【０００９】
本発明に係るメモリ回路デバイスは、それぞれが抵抗変化型記憶素子により構成された複数のメモリセルと、セル指定情報により指定されるメモリセルにデータを書き込む書込み回路部と、セル指定情報により指定されるメモリセルから、当該メモリセルに書き込まれているデータを読み出す読出し回路部と、を備え、前記セル指定情報に対する前記読出し回路部による読み出し結果を、所定の演算アルゴリズムに従った入力情報としての前記セル指定情報に対する演算結果として出力可能なメモリ回路デバイスであって、前記書込み回路部及び前記読出し回路部の双方に対して共通に設けられ、前記セル指定情報に基づいて前記複数のメモリセルから有効にすべきメモリセルを選択する選択回路部と、前記選択回路部により選択されたメモリセルに対して、前記書込み回路部によるデータの書込み、及び前記読出し回路部によるデータの読出しのいずれかを選択的に可能にさせる制御回路部と、を有する構成となる。【００１０】
このような構成によれば、制御回路部が書込み回路部によるデータの書込みを可能にさせた状態において、セル指定情報に基づいて選択回路部が有効にすべきメモリセルを選択すると、前記書込み回路部が前記選択回路部によって選択されたメモリセルにデータを書き込む。一方、前記制御回路が読出し回路部によるデータの読出しを可能にさせた状態において、セル指定情報に基づいて前記選択回路部が有効にすべきメモリセルを選択すると、前記読出し回路部が前記選択回路部によって選択されたメモリセルから、当該メモリセルに書き込まれているデータを読み出す。【００１１】
複数のメモリセルに対する前記書込み回路部によるデータの書込みを調整することにより、前記セル指定情報に対する前記読出し回路部による読み出し結果は、所定の演算アルゴリズムに従った入力情報としての前記セル指定情報に対する演算結果として出力し得る。【００１２】
本発明に係るメモリ回路デバイスにおいて、前記制御回路部は、書込み許容信号に基づいて、前記選択回路部により選択されたメモリセルに対する前記書込み回路部によるデータの書込みを可能にさせる書込み制御回路部と、読出し許容信号に基づいて、前記選択回路部により選択されたメモリセルに対する前記読出し回路部によるデータの読出しを可能にさせる読出し制御回路部とを含む構成とすることができる。【００１３】
このような構成により、書込み制御回路部が書込み許容信号に基づいて書込み回路部によるデータの書込みを可能にさせた状態において、セル指定情報に基づいて選択回路部が有効にすべきメモリセルを選択すると、前記書込み回路部が前記選択回路部によって選択されたメモリセルにデータを書き込む。一方、読出し制御回路部が読出し許容信号に基づいて読出し回路部によるデータの読出しを可能にさせた状態において、セル指定情報に基づいて選択回路部が有効にすべきメモリセルを選択すると、前記読出し回路部が前記選択回路部によって選択されたメモリセルから、当該メモリセルに書き込まれているデータを読み出す。【００１４】
本発明に係るメモリ回路デバイスにおいて、前記選択回路部は、前記セル指定情報を、該セル指定情報にて指定されるメモリセルに対応したセル選択信号に変換して出力するデコーダ回路部を含み、前記制御回路部は、更に、前記デコーダ回路部から出力されるセル選択信号により、前記書込み回路部から前記セル選択信号に対応したメモリセルへのデータの書込みを許容するセル対応書込み制御回路部と、前記デコーダ回路部から出力されるセル選択信号により、前記読出し回路部からの前記セル選択信号に対応したメモリへのアクセスを許容するセル対応アクセス制御回路部を含む構成とすることができる。【００１５】
このような構成により、書込み制御回路が書込み許容信号に基づいて書込み回路部によるデータの書込みを可能にした状態において、セル指定情報に基づいて選択回路部のデコーダ回路部からセル選択信号が出力されると、セル対応書込み制御回路が前記セル選択信号に対応したメモリセルに対するデータの書込みを許容し、そのデータの書込みが許容されたメモリセルに前記書込み回路部によるデータの書込みが行われる。また、読出し制御回路部が読出し許容信号に基づいて読出し回路部によるデータの読出しを可能にした状態において、セル指定情報に基づいて選択回路部のデコーダ回路部からセル選択信号が出力されると、セル対応アクセス制御回路部が前記セル選択信号に対応したメモリセルへのアクセスを許容し、そのデータへのアクセスが許容されたメモリセルから前記読出し回路部によるデータの読出しが行われる。【００１６】
本発明に係るメモリ回路デバイスにおいて、シフト制御信号に応じて前記書込み回路部に供給すべきデータ列を第１データ列と第２データ列とで切り換えるデータ切換え回路部と、前記シフト制御信号に応じて前記選択回路部に供給すべきセル指定情報を第１のセル指定情報と第２のセル指定情報とで切り換えるセル指定情報切換え回路部とを有する構成とすることができる。【００１７】
このような構成により、第１セル指定情報に基づいて選択されるメモリセルへの第１データ列の書込みと、第２セル指定情報に基づいて選択されるメモリセルへの第２データ列の書込みを、シフト制御信号に応じて切換えることができる。また、第１のセル指定情報に基づいて選択されるメモリセルからのデータの読出しと、第２のセル指定情報に基づいて選択されるメモリセルからのデータの読出しとを、シフト制御信号に応じて切換えることができる。これにより、単なるデータ記憶・読出し機能や演算機能、後述するようなデータシフト機能等の複数の機能のそれぞれを選択的に発揮させることができる。【００１８】
本発明に係るメモリ回路デバイスにおいて、前記複数のメモリセルのそれぞれは、抵抗変化型素子としての磁気抵抗メモリセルにて構成することができる。【００１９】
本発明に係るメモリ回路デバイスの使用方法は、配列された第１メモリセルから第ｎメモリセルまでのｎ個のメモリセル（ｎは２以上の整数）を有する前述したいずれかのメモリ回路デバイスの使用方法であって、前記ｎ個のメモリセルのそれぞれにデータが書き込まれた状態で、指定されるメモリセルが第１メモリセルから第ｎメモリセルまで変化するように順次変化するセル指定情報を前記選択回路部に供給するセル指定ステップと、前記制御回路部に前記読出し回路部によるデータの読出しを可能にさせて、前記セル指定情報にて指定されるメモリセルが第１メモリセルから順次第ｎメモリセルまで変化する過程で、当該セル指定情報に基づいて前記選択回路部によって選択されるメモリセルから前記読出し回路部にデータを読み出させるデータ読出しステップと、を有する構成となる。【００２０】
このような構成により、第１メモリセルから第ｎメモリセルのｎ個のメモリセルのそれぞれにデータが書き込まれた状態で、第１メモリセルから第ｎメモリセルまで順番にデータの読出しが行われる。これにより、ｎ個のメモリセルに書き込まれたデータ列が１データ分ずつ順次シフトしながら出力されるようになる。従って、シフトレジスタの機能を実現することができる。【００２１】
本発明に係るメモリ回路デバイスの使用方法は、配列された第１メモリセルから第ｎメモリセルまでのｎ個のメモリセル（ｎは２以上の整数）を有する前述したいずれかのメモリ回路デバイスの使用方法であって、前記ｎ個のメモリセルにデータが書き込まれた状態で、指定されるメモリセルが第１メモリセルから第ｎメモリセルまでを循環しながら変化するように順次変化するセル指定情報を前記選択回路部に供給するセル指定ステップと、前記制御回路部に前記読出し回路部によるデータの読出しを可能にさせて、前記セル指定情報にて指定されるメモリセルが第１メモリセルから第ｎメモリセルまでを循環しながら変化する過程で、当該セル指定情報に基づいて前記選択回路部により選択されるメモリセルから前記読出し回路部にデータを読み出させるデータ読出しステップと、前記読出し回路部でのデータの読出しが終了する毎に、前記制御回路部に、前記読出し回路部によるデータの読出しに代えて、前記書込み回路部によるデータの書込みを可能にさせ、前記セル指定情報に基づいて前記選択回路部により前記データの読出し時に選択された前記メモリセルに、前記書込み回路部にデータを書き込ませるデータ書込みステップと、を有する構成となる。【００２２】
また、本発明に係るメモリ回路デバイスの使用方法は、配列された第１メモリセルから第ｎメモリセルまでのｎ個のメモリセル（ｎは２以上の整数）を有し、上述した前記制御回路部が、前記制御信号としての書込み許容信号に基づいて、前記選択回路部により選択されたメモリセルに対する前記書込み回路部によるデータの書込みを可能にさせる書込み制御回路部と、前記制御信号としての読出し許容信号に基づいて、前記選択回路部により選択されたメモリセルに対する前記読出し回路部によるデータの読出しを可能にさせる読出し制御回路部とを有する構成となるメモリ回路デバイスの使用方法であって、前記ｎ個のメモリセルにデータが書き込まれた状態で、指定されるメモリセルが第１メモリセルから第ｎメモリセルまでを循環させながら変化するように順次変化するセル指定情報を前記選択回路部に供給するセル指定ステップと、前記読出し制御回路部に前記読出し許容信号を供給して、前記セル指定情報にて指定されるメモリセルが第１メモリセルから第ｎメモリセルまでを循環しながら変化する過程で、当該セル指定情報に基づいて前記選択回路部により選択されるメモリセルから前記読出し回路部にデータを読み出させるデータ読出しステップと、前記読出し回路部でのデータの読出しが終了する毎に、前記読出し許容信号に代えて前記書込み許容信号を前記書込み制御回路部に供給して、前記セル指定情報に基づいて前記選択回路部により前記データの読出し時に選択された前記メモリセルに、前記書込み回路部にデータを書き込ませるデータ書込みステップと、を有する構成となる。【００２３】
これらの構成によれば、第１メモリセルから第ｎメモリセルのｎ個のメモリセルのそれぞれにデータが書き込まれた状態で、第１メモリから第ｎメモリセルまで順番にデータの読出しが行われる。その過程で、各メモリセルからのデータの読出しが終了する毎に、データの読出しが行われたメモリセルにデータの書込みが行われる。その結果、第１メモリセルから第ｎメモリセルまで順番にデータの読出しが終了した時点で、前記第１メモリセルから第ｎメモリセルのｎ個のメモリセルに新たなデータが書き込まれた状態になる。この状態で、各メモリセルからデータの読出しが行われ、その過程で、各メモリセルからのデータの読出しが終了する毎に、データの読出しが行われたメモリセルにデータの書込みが行われる。この繰り返しにより、ｎ個のメモリセルに書き込まれたデータ列及びその後に第１メモリセルから第ｎメモリセルのｎ個のメモリセルに書き込まれるデータ列が１データ分ずつ順次シフトされながら出力されるようになる。従って、シフトレジスタの機能を実現することができる。
【発明の効果】
【００２４】
本発明のメモリ回路バイスによれば、書込み回路部及び読出し回路部のそれぞれに専用の選択回路部を設けることなく、書込み回路部及び読出し回路部の双方に共通に設けられた選択回路部の機能によってデータの書込み及びデータの読出しが行われるようになるので、回路規模をより小さくすることができる。【００２５】
また、本発明に係るメモリ回路デバイスの使用方法によれば、上述しように回路規模の小さい構造の本発明に係るメモリ回路デバイスにおいてデータのシフト機能、即ち、シフトレジスタとしての機能を実現させることができる。
【図面の簡単な説明】
【００２６】
【図１】図１は、本発明の実施の形態に係るメモリ回路デバイスを示す回路図である。
【図２Ａ】図２Ａは、３端子タイプのＭＴＪ素子を示す図である。
【図２Ｂ】図２Ｂは、２端子タイプのＭＴＪ素子を示す図である。
【図３】図３は、図１に示すメモリ回路デバイスにおける書込み回路部の構成例を示す回路図である。
【図４】図４は、図１に示すメモリ回路デバイスにおける読出し回路部の構成を例示す回路図である。
【図５】図５は、図１に示すメモリ回路デバイスにおける選択回路部の構成例を示す回路図である。
【図６】図６は、図４に示す選択回路部における出力回路の構成例を示す回路図である。
【図７】図７は、本発明の実施の形態に係るメモリ回路デバイスでのシフト動作（読出し）を説明する図である。
【図８】図８は、本発明の実施の形態に係るメモリ回路デバイスでのシフト動作（書込み）を説明する図である。
【図９】図９は、本発明の実施の形態に係るメモリ回路デバイスでのシフト動作を示すタイミングチャートである。
【図１０】図１０は、本発明の他の実施の形態に係るメモリ回路デバイスを示す回路図である。
【図１１】図１１は、本発明に係るメモリ回路デバイスの一実施製品のシフト演算時の消費電力を従来のデバイスとの比較で示す図である。
【図１２】図１２は、本発明に係るメモリ回路デバイスの一実施製品を構成するトランジスタの数を従来のデバイスとの比較で示す図である。
【図１３】図１３は、本発明に係るメモリ回路デバイスの一実施製品を構成するトランジスタの入力数毎の数を従来のデバイスとの比較で示す図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態について図面を用いて説明する。
【００２８】
本発明の第１の実施の形態に係るメモリ回路デバイスは、図１に示すように構成される。このメモリ回路デバイスは、例えば、ＬＩＭ（ロジックインメモリ）の回路技術によって、ＭＴＪ（Magnetic Tunnel Junction）素子（磁気トンネル接合素子）をメモリセルとして用いた不揮発性のＦＰＧＡから構成される。ロジックインメモリの回路技術は、メモリと演算器の結合網の複雑さを最小化する技術、あるいは、メモリと演算器間の通信を局所化する技術であって、詳しくは、前述した非特許文献１に記載されている。
【００２９】
このメモリ回路デバイスは、データの読出し及び書込みが行われる通常のメモリデバイスとして、また、ＬＵＴ（ルックアップテーブル）の演算機能を実現するデバイスとして、更に、入力データを順次シフトさせるシフト機能を実現するデバイス（シフトレジスタ）として使用することができる。
【００３０】
図１において、このメモリ回路デバイスは、それぞれがＭＴＪ素子（抵抗変化型記憶素子）によって構成された、第１メモリセル１１（０）から第ｎメモリセル１１（ｎ−１）までのｎ個（ｎは２以上の整数）のメモリセル１１（総称的に述べる「メモリセル」に付す参照番号は「１１」とする）を備えている。各メモリセル１１は、３端子タイプのＭＴＪ素子で構成される。３端子タイプのＭＴＪ素子は、図２Ａに示すように、１つの読出し端子Ｔ１と２つの書込み端子Ｔ２、Ｔ３とを有している。書込み端子Ｔ２から書込み端子Ｔ３に向けて書込み電流ＩWR（高抵抗用電流ＩWH）を流すと、素子が高抵抗値ＲHになり、逆に、書込み端子Ｔ３から書込み端子Ｔ２に向けて書込み電流ＩWR（低抵抗用電流ＩWL）を流すと、素子が低抵抗値ＲLになる。例えば、高抵抗値ＲHをデータ「１」（Ｍ＝１）、低抵抗値ＲLをデータ「０」（Ｍ＝０）とすれば、書込み電流ＩWRの流れる方向に応じたデータ（０または１）が素子に書き込まれる。一方、読出し端子Ｔ１に読出し電流ＩRDを流すと（例えば、端子Ｔ３から流れ出る）、素子の抵抗値（低抵抗ＲL、高抵抗ＲH）に応じた電圧降下が生じる。この電圧降下を検出することにより、素子に書き込まれたデータ（０または１）を読み出すことができる。
【００３１】
なお、上述した３端子タイプのＭＴＪ素子の他、図２Ｂに示すような２端子タイプのＭＴＪ素子をメモリセルとして用いることもできる。２端子タイプのＭＴＪ素子は、２つの端子Ｔ１、Ｔ２を備えており、端子Ｔ１から端子Ｔ２に向けて書込み電流ＩWR（低抵抗用電流ＩWL）を流すと、素子が低抵抗値ＲLになり、逆に、端子Ｔ２から端子Ｔ１に向けて書込み電流ＩWR（高抵抗用電流ＩWH）を流すと、素子が高抵抗値ＲHになる。この場合も、素子には、抵抗値（低抵抗ＲL、高抵抗ＲH）応じたデータ（０、１）が書き込まれることになる。そして、読出し電流ＩRDを端子Ｔ１から流すと、素子の抵抗値（低抵抗ＲL、高抵抗ＲH）に応じた電圧降下が生じ、その電圧降下を検出することにより、素子に書き込まれたデータ（０または１）を読み出すことができる。
【００３２】
なお、２端子タイプのＭＴＪ素子を用いたメモリ回路デバイスは、本発明の第２の実施の形態として後述する（図１０参照）。
【００３３】
図１に戻って、このメモリ回路デバイスは、上述したｎ個のメモリセル１１（０）〜１１（ｎ−１）の他、書込み回路部２０、読出し回路部３０、及び、書込み回路部２０及び読出し回路部３０の双方に対して共通に設けられた選択回路部４０を有している。また、このメモリ回路デバイスは、制御回路部として、書込み制御用のトランジスタ（ＮＭＯＳタイプ）１４ａ、１４ｂ（書込み制御回路部）、読出し制御用のトランジスタ１５（読出し制御回路部）、ｎ個のメモリセル１１（０）〜１１（ｎ−１）に対応した書込み制御用のトランジスタ（ＮＭＯＳタイプ）１３（０）〜１３（ｎ−１）（セル対応書込み制御回路部）、及び読出し回路部３０のメモリセル１１に対するアクセスを許容するためのアクセストランジスタアレイ１２を有している。アクセストランジスタアレイ１２は、ｎ個のメモリセル１１（０）〜１１（ｎ−１）に対応するアクセストランジスタ１２（０）〜１２（ｎ−１）（セル対応アクセス制御回路部）によって構成されている。メモリ回路デバイスは、更に、シフト制御信号（Ｓｈｉｆｔ）に応じて、切換え動作を行なう２つの切換え回路部（ＭＵＸ）を有している。一方は、前記シフト制御信号（Ｓｈｉｆｔ）に応じて、書込み回路部２０に供給すべきデータをシフト用のデータＤMIN（第１データ列）と記憶用のデータＤIN（第２データ列）とで切り換えるデータ切換え回路部（ＭＵＸ）１６である。また、他方は、前記シフト制御信号（Ｓｈｉｆｔ）に応じて、選択回路部４０に供給すべきセル指定情報（メモリセルを指定するための情報）をシフト用のセル指定情報Ｙ（第１のセル指定情報）とＬＵＴ／メモリ用のセル指定情報Ｘ／ＡＤＲＳ（第２のセル指定情報）とで切り換えるセル指定情報切換え回路部（ＭＵＸ）１７である。
【００３４】
アクセストランジスタ１２（０）〜１２（ｎ−１）のそれぞれは、対応するメモリセル１１（０）〜１１（ｎ−１）（３端子タイプのＭＴＪ素子：図２Ａ参照）の読出し端子と読出し回路部３０の読出し接続端子との間に接続されている。また、書込み回路部２０からは２つの書込みラインが延びており、各書込みラインには書込み制御用のトランジスタ１４ａ、１４ｂが設けられている。これらのトランジスタ１４ａ、１４ｂのそれぞれのゲートには書込み許容信号（ＷＥ）が入力しており、各トランジスタ１４ａ、１４ｂは、書込み許容信号（ＷＥ）に基づいてオン動作し、書込み回路部２０から２つの書込みラインに書込み電流IWRが流れることを許容する。これにより、書込み回路部２０による各メモリセル１１（０）〜１１（０）（３端子タイプのＭＴＪ素子）に対するデータの書込みが可能になる。メモリセル１１（０）〜１１（ｎ−１）それぞれの一方の書込み端子（図２Ａ参照）は、一方の書込みラインに接続され、他方の書込み端子（図２Ａ参照）は、対応する書込み制御用のトランジスタ１３（０）〜１３（ｎ−１）を介して他方の書込みラインに接続されている。
【００３５】
書込み回路部２０から延びる書込み制御用のトランジスタ１４ｂが設けられた書込みラインは、データの読出し時の電流ラインとして利用されており、この電流ラインと接地端子との間に読出し制御用のトランジスタ１５が接続されている。トランジスタ１５のゲートには読出し許容信号（ＲＥ）が入力しており、トランジスタ１５は、読出し許容信号（ＲＥ）に基づいてオン動作し、各トランジスタ１３（０）〜１３（ｎ−１）が接続される前記電流ラインをグランドレベルにする。これにより、読出し回路部３０から出力される読出し電流ＩRDが、各アクセストランジスタ１２（０）〜１２（ｎ−１）、更に、各メモリセル１１（０）〜１１（ｎ−１）及びトランジスタ１３（０）〜１３（ｎ−１）を介して流れる得る状態となり、各メモリセル１１（０）〜１１（ｎ−１）からのデータの読出しが可能になる。
【００３６】
選択回路部４０からは、ｎ個のメモリセル１１（０）〜１１（ｎ−１）のそれぞれに対応した選択信号ラインが延びており、各選択信号ラインは、対応するメモリセル１１（ｉ）に対して設けられたアクセストランジスタ１２（ｉ）のゲートと、トランジスタ１３（ｉ）のゲートとに接続されている。選択回路部４０は、セル指定情報切換え回路部１７を介して入力されるセル指定情報に基づいて有効にすべきメモリセルとして選択したメモリセル１１（ｉ）に対応した選択信号ラインを通してセル選択信号を出力する。そして、選択回路部４０から、有効にすべきメモリセル１１（ｉ）に対応した選択信号ラインを通して出力されたセル選択信号によって対応するアクセストランジスタ１２（ｉ）及びトランジスタ１３（ｉ）がオン状態になり、当該メモリセル１１（ｉ）に対する、書込み回路部２０によるデータの書込み、及び、読出し回路部３０によるデータの読出しが可能になる。
【００３７】
なお、選択回路部４０の具体的な構成については後述する。
【００３８】
まず、書込み回路部２０は、図３に示すように構成されている。
【００３９】
図３において、書込み回路部２０は、第１電流供給回路２３ａ、第２電流供給回路２３ｂ、及び制御回路としての２つのノットゲート２１ａ、２１ｂと２つのノアゲート２２ａ、２２ｂを備えている。第１電流供給回路２３ａは、ＰＭＯＳタイプのトランジスタ２３１ａ、ＮＭＯＳタイプのトランジスタ２３２ａ及び定電圧源２３３ａが電源入力端子VDD_INとグランドとの間に直列接続された構成となっている。第２電流供給回路２３ｂも、第１電流供給回路２３ａと同様に、ＰＭＯＳタイプのトランジスタ２３１ｂ、ＮＭＯＳタイプのトランジスタ２３２ｂ及び定電圧源２３３ｂが電源入力端子VDD_INとグランドとの間に直列接続された構成となっている。そして、第１電流供給回路２３ａにおけるトランジスタ２３１ａ（Ｄ端子）とトランジスタ２３２ａ（Ｄ端子）との接続点から、前述した書込み制御用のトランジスタ１４ａが設けられた書込みラインが端子ＤＯＴを通して延びている。また、第２電流供給回路２３ｂにおけるトランジスタ２３１ｂ（Ｄ端子）とトランジスタ２３２ｂ（Ｄ端子）との接続点から、前述した書込み制御用のトランジスタ１４ｂが設けられた書込みラインが端子ＤＯＢを通して延びている。
【００４０】
２つのノアドゲート２２ａ、２２ｂは、制御信号ＷＣＫＢが“０”のときに、ノットゲートとして有効になる。この状態で、入力端子ＡＢにデータ“１”（Ｈレベル）が入力すると、２つのノットゲート２１ａ、２１ｂを通ったＨレベル信号が更にノアゲート２２ａによって反転されてＬレベル信号となって第１電流供給回路２３ａの各トランジスタ２３１ａ、２３２ａのゲートに入力する。このとき、ノットゲート２１ａを通ってＬレベルとなった信号が、ノアゲート２２ｂによって反転されてＨレベル信号となって第２電流供給回路２３ｂの各トランジスタ２３１ｂ、２３２ｂのゲートに入力する。これにより、第１電流供給回路２３ａでは、トランジスタ２３１ａ（ＰＭＯＳタイプ）がオン状態に、トランジスタ２３２ａ（ＮＭＯＳタイプ）がオフ状態に、それぞれなり、第２電流供給回路２３ｂでは、トランジスタ２３１ｂ（ＰＭＯＳタイプ）がオフ状態に、トランジスタ２３２ｂ（ＮＭＯＳタイプ）がオン状態に、それぞれなる。その結果、第１電流供給回路２３ａから出力された書込み電流ＩWRが端子ＤＯＴを通してトランジスタ１４ａが設けられた書込みラインを流れて、端子ＤＯＢを通して第２電流供給回路２３ｂに引き込まれる。これにより、データ“１”が、選択されたメモリセルに書き込まれる。
【００４１】
一方、入力端子ＡＢにデータ“０”（Ｌレベル）が入力すると、２つのノットゲート２１ａ、２１ｂを通ったＬレベル信号が更にノアゲート２２ａによって反転されてＨレベルとなって第１電流供給回路２３ａの各トランジスタ２３１ａ、２３２ａのゲートに入力する。このとき、ノットゲート２１ａを通ってＨレベルとなった信号が、ノアゲート２２ｂによって反転されてＬレベル信号となって第２電流供給回路２３ｂの各トランジスタ２３１ｂ、２３２ｂのゲートに入力する。これにより、第１電流供給回路２３ａでは、トランジスタ２３１ａ（ＰＭＯＳタイプ）がオフ状態に、トランジスタ２３２ａ（ＮＭＯＳタイプ）がオン状態に、それぞれなり、第２電流供給回路２３ｂでは、トランジスタ２３１ｂ（ＰＭＯＳタイプ）がオン状態に、トランジスタ２３２ｂ（ＮＭＯＳタイプ）がオフ状態に、それぞれなる。その結果、第２電流供給回路２３ｂから出力された書込み電流ＩWRが端子ＤＯＢを通してトランジスタ１４ｂが設けられた書込みラインを流れて、端子ＤＯＴを通して第１電流供給回路２３ａに引き込まれる。これにより、データ“０”が、選択されたメモリセルに書き込まれる。
【００４２】
次に、読出し回路部３０は、図４に示すように構成されている。
【００４３】
図４において、読出し回路部３０は、抵抗分割部３１、反転部３２及びラッチ部３３を備えている。抵抗分割部３１は、電源入力端子VDD_INと読出し接続端子ＵＥとの間に、ＰＭＯＳタイプのトランジスタ３１１とＮＭＯＳタイプにトランジスタ３１２とが直列接続されている。ゲートがグランドに接続されたトランジスタ３１１は常時ＯＮ状態となって、負荷抵抗として機能している。トランジスタ３１２のゲートには、端子ＣＬＫを介して供給される読出し動作の同期をとるためのクロック信号が入力し、このトランジスタ３１２は、クロック信号に同期してオン・オフ動作（スイッチング動作）を繰り返す。
【００４４】
読出し接続端子ＵＥは、前述したように（図１参照）、アクセストランジスタ１２（０）〜１２（ｎ−１）を介してメモリセル１１（０）〜１１（ｎ−１）の読出し端子に接続されている。このため、トランジスタ３１２がオン状態になると、電源VDDからトランジスタ３１１、トランジスタ３１２及びセル選択信号によりオン状態なったアクセストランジスタ１２（ｉ）を通して対応するメモリセル１１（ｉ）に読出し電流ＩRDが流れる。これにより、メモリセル１１（ｉ）に書き込まれたデータ（０または１）に対応した抵抗（低抵抗、高抵抗）と、トランジスタ３１１の負荷抵抗とによって電源電圧VDDが分圧されて、その分圧電圧（以下、読出し電圧という）がトランジスタ３１１（Ｄ端子）とトランジスタ３１２（Ｄ端子）との接続点に表われる。トランジスタ３１１の負荷抵抗分は、一定であるので、前記読出し電圧（分割電圧）は、メモリセル１１（ｉ）に書き込まれたデータ（高抵抗、低抵抗）に対応するものとなる。
【００４５】
なお、電源入力端子VDD_INと読出し接続端子ＵＥとの間には、前述した２つのトランジスタ３１１、３１２の直列回路に並列的にＰＭＯＳタイプのトランジスタ３１３が接続されている。このトランジスタ３１３のゲートには読出し動作中にＨレベル（＝１）となる制御信号ＲＤが入力している。この制御信号ＲＤがＬレベル（ＲＤ＝０）のときに、トランジスタ３１３がＯＮ状態になって、読出し接続端子ＵＥがＨレベル（電源電圧VDD）に維持される。これにより、読出し動作が行われていないとき（ＲＤ＝０）に、読出し接続端子ＵＥに接続されたアクセストランジスタアレイ１２の各アクセストランジスタ１２（０）〜１２（ｎ−１）のＤ端子側のプリチャージが行われる。その結果、各アクセストランジスタ１２（ｉ）を介した対応するメモリセル１１（ｉ）に対するデータの読出しが行われる際の（ＲＤ＝１）の処理速度を改善することができる。
【００４６】
反転部３２は、反転回路３２１で構成されている。反転回路３２１には、抵抗分割部３１の前述したメモリセル１１に書き込まれたデータ（０：低抵抗、１：高抵抗）に対応した読出し電圧が入力され、その読出し電圧が反転回路３２１によって反転増幅されてラッチ部３３に供給される。また、ラッチ部３３は、ＮＭＯＳタイプのトランジスタ３３１とＰＭＯＳタイプのトランジスタ３２２とにより構成される回路部と、ノットゲート３３５とが直列接続され、ノットゲート３３５の出力が、ノットゲート３３６、及び、ＮＭＯＳタイプのトランジスタ３３３とＰＭＯＳタイプのトランジスタ３３４とにより構成される回路部を介してノットゲート３３５の入力に帰還される構成となっている。端子ＣＬＫを介して供給されるクロック信号ＣＬＫが、トランジスタ３３１（ＮＭＯＳタイプ）のゲートと、トランジスタ３３４（ＰＭＯＳタイプ）のゲートに入力し、端子ＣＬＫＢを介して供給されるクロック信号ＣＬＫＢが、トランジスタ３３２（ＰＭＯＳタイプ）のゲートと、トランジスタ３３３（ＮＭＯＳタイプ）のゲートに入力している。
【００４７】
上述した構成の読出し回路部３０では、クロック信号ＣＫＬ及びクロック信号ＣＬＫＢに同期して動作する。即ち、クロック信号ＣＬＫ＝１、クロック信号ＣＬＫＢ＝０のとき、抵抗分割部３１の負荷抵抗としてのトランジスタ３１１（Ｄ端子）とスイッチング用のトランジスタ３１２（Ｄ端子）との接続点に、メモリセル１１（ＭＴＪ素子）の抵抗値（低抵抗、高抵抗）、即ち、メモリセル１１に書き込まれているデータ（０、１）に応じた読出し電圧が出現し、その読出し電圧が反転部３２の反転回路３２１によって反転増幅される。そして、クロック信号ＣＬＫ＝０、クロック信号ＣＬＫＢ＝１になると、反転回路３２１の出力電圧がラッチ部３３に保持され、その保持された前記メモリセル１１に書き込まれているデータ（０，１）に応じたレベル（Ｌ、Ｈ）の電圧が出力端子Outから出力される。
【００４８】
次に、選択回路部４０は、図５に示すように構成される。図５に示す選択回路部４０は、一例として、第１メモリセル１１（０）、第２メモリセル１１（１）、第３メモリセル１１（２）、第４メモリセル１１（３）の４つ（ｎ＝４）のメモリセルに対応する構成となっている。
【００４９】
選択回路部４０は、セル指定情報切換え回路部１７を介して入力されるセル指定情報（アドレス情報）は、２ビットで表される。例えば、セル指定情報“００”は、第１メモリセル１１（０）を指定し、セル指定情報“０１”は、第２メモリセル１１（１）を指定し、セル指定情報“１０”は、第３セルメモリ１１（２）を指定し、セル指定情報“１１”は、第４メモリセル１１（３）を指定する。この選択回路部４０は、メモリセルを指定するセル指定情報を当該メモリセルを有効にさせるセル選択信号に変換するデコーダ回路部として構成される。
【００５０】
図５において、この選択回路部４０は、４つのメモリセル１１（０）〜１１（３）に対応するように４つの出力回路４４（０）、４４（１）、４４（２）、４４（３）を有している。各出力回路４４（０）〜４４（３）は、図６に示すように、反転回路４４２と、反転回路４４２の入力（入力端子Ｉ）と電源VDDとの間にＰＭＯＳタイプのトランジスタ４４１とを備えている。トランジスタ４４１のゲートはグランドに接続されて、このトランジスタ４４１は常時オン状態となっている。そのため、通常、電源電圧VDDにより反転回路４４２の出力、即ち、出力端子Ｏは、Ｌレベルに維持されている。
【００５１】
図５に戻って、この選択回路部４０は、２つのＮＭＯＳタイプのトランジスタ４１ａ、４１ｂと、４つのＮＭＯＳタイプのトランジスタ４２ａ、４３ａ、４２ｂ、４３ｂとが、ツリー状に接続されている。トランジスタ４１ａは、入力ポートＸ［１］に入力する選択信号によりオン・オフされ、トランジスタ４１ｂは、入力ポートＸＢ［１］に入力する選択信号によりオン・オフされる。また、トランジスタ４２ａ、４２ｂは、入力ポートＸ［０］に入力する選択信号によりオン・オフされ、トランジスタ４３ａ、４３ｂは、入力ポートＸＢ［０］に入力する選択信号によりオン・オフされる。
【００５２】
ここで、メモリセル１１（０）〜１１（３）を指定する２ビットのセル指定情報は、次のように、４つの選択信号に変換されて、４つの入力ポートＸ［１］、ＸＢ［１］、Ｘ［０］、ＸＢ［０］に入力される。
【００５３】
第１メモリセル１１（０）を指定するセル指定情報“００”は、
Ｘ［１］＝０、ＸＢ［１］＝１、Ｘ［０］＝０、ＸＢ［０］＝１に、変換され、
第２メモリセル１１（１）を指定するセル指定情報“０１”は、
Ｘ［１］＝０、ＸＢ［１］＝１、Ｘ［０］＝１、ＸＢ［０］＝０に、変換され、
第３メモリセル１１（２）を指定するセル指定情報“１０”は、
Ｘ［１］＝１、ＸＢ［１］＝０、Ｘ［０］＝０、ＸＢ［０］＝１に、変換され、
第４メモリセル１１（３）を指定するセル指定情報“１１”は、
Ｘ［１］＝１、ＸＢ［１］＝０、Ｘ［０］＝１、ＸＢ［０］＝０に、変換される。
【００５４】
選択回路部４０のデコード動作時には、入力端子ＩＮにＬレベルの信号が入力される（ＩＮ＝０）。この状態で、第１メモリセル１１（０）を指定するセル指定情報“００”が選択回路部４０に供給されると、４つの入力ポートＸ［１］、ＸＢ［１］、Ｘ［０］、ＸＢ［０］には、選択信号が、Ｘ［１］＝０、ＸＢ［１］＝１、Ｘ［０］＝０、ＸＢ［０］＝１のように入力される。その結果、トランジスタ４１ｂがオン状態、トランジスタ４３ａ、４３ｂがオン状態になり、残りのトランジスタは全てオフ状態を維持する。その結果、トランジスタ４１ｂ、４３ｂを介して、第１メモリセル１１（０）に対応した出力回路４４（０）の入力端子ＩがＬレベルに引き込まれ、反転回路４４２（図６参照）の出力回路４４（０）の出力端子ＯからＨレベルのセル選択信号が出力される。
【００５５】
第２メモリセル１１（１）を指定するセル指定情報“０１”が選択回路部４０に供給されると、４つの入力ポートＸ［１］、ＸＢ［１］、Ｘ［０］、ＸＢ［０］には、選択信号が、Ｘ［１］＝０、ＸＢ［１］＝１、Ｘ［０］＝１、ＸＢ［０］＝０のように入力される。その結果、トランジスタ４１ｂがオン状態、トランジスタ４２ａ、４２ｂがオン状態になり、残りのトランジスタは全てオフ状態を維持する。その結果、トランジスタ４１ｂ、４２ｂを介して、第２メモリセル１１（１）に対応した出力回路４４（１）の入力端子ＩがＬレベルに引き込まれ、反転回路４４２（図６参照）の出力回路４４（１）の出力端子ＯからＨレベルのセル選択信号が出力される。
【００５６】
第３メモリセル１１（２）を指定するセル指定情報“１０”が選択回路部４０に供給されると、４つの入力ポートＸ［１］、ＸＢ［１］、Ｘ［０］、ＸＢ［０］には、選択信号が、Ｘ［１］＝１、ＸＢ［１］＝０、Ｘ［０］＝０、ＸＢ［０］＝１のように入力される。その結果、トランジスタ４１ａがオン状態、トランジスタ４３ａ、４３ｂがオン状態になり、残りのトランジスタは全てオフ状態を維持する。その結果、トランジスタ４１ａ、４３ａを介して、第３メモリセル１１（２）に対応した出力回路４４（２）の入力端子ＩがＬレベルに引き込まれ、反転回路４４２（図６参照）の出力回路４４（２）の出力端子ＯからＨレベルのセル選択信号が出力される。
【００５７】
第４メモリセル１１（３）を指定するセル指定情報“１１”が選択回路部４０に供給されると、４つの入力ポートＸ［１］、ＸＢ［１］、Ｘ［０］、ＸＢ［０］には、選択信号が、Ｘ［１］＝１、ＸＢ［１］＝０、Ｘ［０］＝１、ＸＢ［０］＝０のように入力される。その結果、トランジスタ４１ａがオン状態、トランジスタ４２ａ、４２ｂがオン状態になり、残りのトランジスタは全てオフ状態を維持する。その結果、トランジスタ４１ａ、４２ａを介して、第４メモリセル１１（３）に対応した出力回路４４（３）の入力端子ＩがＬレベルに引き込まれ、反転回路４４２（図６参照）の出力回路４４（３）の出力端子ＯからＨレベルのセル選択信号が出力される。
【００５８】
出力回路４４（ｉ）（ｉ＝０、１、２、３）から出力されるセル選択信号（Ｈレベル）は、前述したように第ｉメモリセル１１（ｉ）に対応した選択信号ラインを通して、当該第ｉメモリセル１１（ｉ）に対応したアクセストランジスタ１２（ｉ）のゲートと、トランジスタ１３（ｉ）のゲートに供給され、アクセストランジスタ１２（ｉ）とトランジスタ１３（ｉ）がオン状態になる。これにより、当該第ｉメモリセル１１（ｉ）に対する、書込み回路部２０によるデータの書込み、及び、読出し回路部３０によるデータの読出しが可能になる。
【００５９】
上述したメモリ回路デバイスの動作について説明する。
【００６０】
まず、図７〜図９を参照して、４個のメモリセル１１（０）〜１１（３）を有するメモリ回路デバイスの、入力データを順次シフトさせるシフト機能を実現するデバイス（シフトレジスタ）としての動作について説明する。
【００６１】
シフト制御信号（Ｓｈｉｆｔ）により、データ切換え回路部１６（図１参照）を介してシフト用のデータＤMINが書込み回路部２０に供給されるとともに、セル指定情報切換え回路部１７（図１参照）を介して２ビットのセル指定情報Ｙが選択回路部４０に供給される。例えば、シフト用の入力データＤMINを“００１０１１０００１１１０・・・”と仮定し、初期状態において最初の４ビット“００１０”が、第１メモリセル１１（０）〜第４メモリセル１１（３）に書き込まれているとする。
【００６２】
この状態で、図９に示すように、所定のクロック信号ＣＬＫに同期して、セル指定情報Ｙが、“００”、“０１”、“１０”、“１１”を循環しながら変化するように選択回路部４０に供給される（セル指定ステップ）。セル指定情報Ｙ＝００が選択回路部４０に供給されると、まず、読出し許容信号ＲＥが有効にされ（ＲＥ＝１）、読出し制御用のトランジスタ１５がオン状態になる。この状態で、選択回路部４０（デコーダ回路部）によりセル指定情報Ｙ＝００が第１メモリセル１１（０）に対するセル選択信号（Ｈレベル）に変換され、そのセル選択信号により、第１メモリセル１１（０）に対応したアクセストランジスタ１２（０）とトランジスタ１３（０）とがオン状態になる。そして、読出し回路部３０から出力される読出し電流ＩRDが、図７に示す太い破線で示すように、アクセストランジスタ１２（０）、第１メモリセル１１（０）（ＭＴＪ素子）、トランジスタ１３（０）及び読出し制御用のトランジスタ１５を通して流れる。その結果、第１メモリセル１１（０）に書き込まれていた入力データＤMINの１ビット目の“０”（低抵抗に対応）が読出し回路部３０によって読み出され、その読み出された “０”が出力端子ＯＵＴから出力される（データ読出しステップ）。
【００６３】
次に、読出し許容信号ＲＥが立ち下げられ（ＲＥ＝０）とともに、書込み許容信号ＷＥが有効にされ（ＷＥ＝１）、書込み制御用の２つのトランジスタ１４ａ、１４ｂがオン状態になる。この状態で、選択回路部４０は、セル指定情報Ｙ＝００に対応した第１メモリセル１１（０）に対するセル選択信号の出力状態を維持しており、トランジスタ１３（０）のオン状態が維持される。そして、入力データＤMINの５ビット目の“１”に対応した書込み電流ＩWRが書込み回路部２０から出力され、その書込み電流ＩWRが、図８に示す太い破線のように、書込み制御用のトランジスタ１４ａ、第１メモリセル１１（０）（ＭＴＪ素子）、トランジスタ１３（０）、及び書込み制御用のトランジスタ１４ｂを通して、書込み回路部２０に戻る。その結果、書込み電流ＩWRにより、第１メモリセル１１（０）に入力データＤMINの１ビット目の “０”に代えて５ビット目の“１”が書き込まれる（データ書込みステップ）。
【００６４】
以後、図９に示すタイミングチャートに示すように、選択回路部４０に提供されるセル指定情報Ｙが循環するように変化する過程で、セル指定情報Ｙ＝０１にて指定される第２メモリセル１１（１）に書き込まれている入力データＤMINの２ビット目の“０”が読出し回路部３０によって読み出され、この２ビット目の“０”に代えて、入力データＤMINの６ビット目の“１”が第２メモリセル１１（１）に書込み回路部２０によって書き込まれる。次いで、セル指定情報Ｙ＝１０にて指定される第３メモリセル１１（２）に書き込まれている入力データＤMINの３ビット目の“１”が読出し回路部３０によって読み出され、この３ビット目の“１”に代えて、入力データＤMINの７ビット目の“０”が第３メモリセル１１（２）に書込み回路部２０によって書き込まれる。更に、セル指定情報Ｙ＝１１にて指定される第４メモリセル１１（３）に書き込まれている入力データＤMINの４ビット目の“０”が読出し回路部３０によって読み出され、この４ビット目の“０”に代えて、入力データＤMINの８ビット目の“０”が第４メモリセル１１（３）に書込み回路部２０によって書き込まれる。
【００６５】
上述したような動作を繰り返すことにより、入力データＤMINが読出し回路部３０から１ビットずつシフトされながら出力される。これにより、入力データＤMINを１ビットずつシフトするシフトレジスタの機能が実現される。
【００６６】
次に、上記メモリ回路デバイスの、データの読出し及び書込みが行われる通常のメモリデバイスとしての動作について説明する。
【００６７】
この場合、シフト制御信号（Ｓｈｉｆｔ）により、データ切換え回路部１６を介して書込み用のデータＤINが書込み回路部２０に供給されるとともに、セル指定情報切換え回路部１７を介してアドレス情報ＡＤＲＳがセル指定情報として選択回路部４０に供給される。これにより、前述したシフト動作の場合と同様に、書込み許容信号ＷＥを有効（ＷＥ＝１）にした状態で、提供されるアドレス情報ＡＤＲＳに基づいて選択回路部４０によって選択されるメモリセル１１に、書込み用データＤINが書込み回路部２０によって１ビットずつ書き込まれる。また、読出し許容信号ＲＥを有効（ＲＥ＝１）にした状態で、提供されるアドレス情報ＡＤＲＳに基づいて選択回路部４０によって選択されるメモリセルから、当該メモリセルに書き込まれているデータが１ビットずつ読み出される。
【００６８】
次に、上記メモリ回路デバイスの、ＬＵＴ（ルックアップテーブル）の演算機能を実現するデバイスとしての動作について説明する。
【００６９】
入力情報Ｘと、その入力情報Ｘに対する所定の演算アルゴリズムに従った演算結果との関係に基づいて、前記入力情報Ｘがアドレス情報ＡＤＲＳ（セル指定情報）として選択回路部４０に供給されるとともに、前記入力情報Ｘに対する演算結果を表すデータが、当該入力情報Ｘに対応するアドレス情報ＡＤＲＳに対する書込み用データＤINとして書込み回路部２０に供給される。例えば、入力情報Ｘと、この入力情報Ｘを二分して得られる各部分（例えば、Ａ、Ｂ）の加算結果（Ａ＋Ｂ）を得る演算アルゴリズムに従ったその加算結果との関係に基づいて、前記入力情報Ｘがアドレス情報ＡＤＲＳとして選択回路部４０に入力されるとともに、前記入力情報Ｘを構成するＡ、Ｂの加算結果を表すデータが、当該入力情報Ｘに対応するアドレス情報ＡＤＲＳに対する書込み用データＤINとして書込み回路部２０に供給される。これにより、書込み許容信号ＷＥを有効（ＷＥ＝１）にした状態で、提供されるアドレス情報ＡＤＲに基づいて選択回路部４０によって選択されるメモリセル１１に、書込み用データＤINが書込み回路部２０によって１ビットずつ書き込まれる。このような状態のメモリ回路デバイスでは、アドレス情報ＡＤＲＳ（セル指定情報）に対対する読出し回路部３０による読み出し結果は、前記所定の演算アルゴリズム（例えば、加算アルゴリズム）に従った入力情報Ｘ（例えば、Ａ、Ｂ）に対する演算結果（例えば、加算結果Ａ＋Ｂ）として出力される（ＬＵＴの機能）。
【００７０】
上述したようなメモリ回路デバイスでは、書込み回路部２０及び読出し回路部３０のそれぞれに専用の選択回路部４０を設けることなく、書込み回路部２０及び読出し回路部３０の双方に共通に設けられた選択回路部４０の機能によってデータの書込み及びデータの読出しが行われるようになるので、回路規模をより小さくすることができる。
【００７１】
また、指定するメモリセルを順次変更しながら、データの読出しと書込みを繰り返すことにより、上述したメモリ回路デバイスをシフトレジスタの機能を実現するデバイスとして使用することができる。そして、通常のシフトレジスタのように、１ビットを読み出すごとに全てのビッドを書き換えるのではなく、１ビットずつデータの読出し、書込みを繰り返しているので、消費電力を低減することができる。
【００７２】
上述したメモリ回路デバイスでは、メモリセルとして３端子タイプのＭＴＪ素子を使用したが、メモリセルとして２端子タイプのＭＴＪ素子（図２Ｂ参照）を使用することができる。この場合、例えば、メモリ回路デバイスは、図１０に示すように構成される（本発明の第２の実施の形態）。このメモリ回路デバイスでは、各メモリセル１８（０）〜１８（ｎ−１）が２端子タイプのＭＴＪ素子で構成されるので、３端子タイプのＭＴＪ素子の場合（図１参照）に用いられた書込み用のトランジスタ１３（０）〜１３（ｎ−１）を省くことができる。ただし、アクセストランジスタアレイ１２を構成するｎ個のアクセストランジスタ１２（０）〜１２（ｎ−１）は、読出し回路部３０での読出し動作だけでなく、書込み回路部２０による書込み動作にも使用されるので、書込み動作を保証し得る性能のものを使用する必要がある。
【００７３】
なお、２端子タイプのＭＴＪ素子をメモリセルとして用いた図１０に示すメモリ回路デバイスでは、書込み回路部２０、読出し回路部３０及び選択回路部４０のそれぞれの構成は、前述したメモリ回路デバイスと同じである（図３〜図５参照）。ただし、図１０に示す書込み回路部２０は、図１に示す書込み制御ようの２つのトランジスタ１４ａ、１４ｂを含む（図３参照）。
【００７４】
更に、各メモリセルは、ＭＴＪ素子に限定されず、抵抗変化型記憶素子であれば、他の種類の記憶素子であってもよい。
【００７５】
本発明に係るメモリ回路デバイスの一実施例品（提案回路）のシフト演算時の消費電力は、図１１に示すように、ＳＲＡＭを用いたデバイスの消費電力程度であて、不揮発性ＳＲＡＭを用いたデバイスに比較して大幅に削減することができた。また、メモリ回路デバイスを構成するトランジスタ数についても、図１２に示すように、本発明に係るメモリ回路デバイスの一実施品（提案回路）は、ＳＲＡＭを用いたデバイス、及び不揮発性ＳＲＡＭを用いたデバイスに比べて、大きく低減することができた。また、回路規模についても、本発明に係るメモリ回路デバイスの一実施品（提案回路）は、図１３に示すように、その入力数が多くなるほど、低減効果が大きくなった。
【００７６】
なお、前述したメモリ回路デバイスは、ＬＩＭ（ロジックインメモリ）の回路技術によって形成されるもの限定されない。例えば、ＳＲＡＭ（Static Random Access Memory）をベースにして構成されるメモリ回路デバイスであってもよい。この場合であっても、書込み回路部と読出し回路部とに共通に選択回路部を設けるようにすることができる。そして、読出しアドレス（セル指定情報にて指定されるセル）と書込みアドレス（セル指定情報にて指定されるメモリセル）とをそれぞれ同じ値に設定し、その設定されたアドレス（セル指定情報にて指定されるメモリセル）のデータを読み出したら、そのアドレス（セル指定情報にて指定されるメモリセル）に新しい値を書込み、そのアドレスをインクリメントする、といった手順で、上述したシフトレジスタの機能を実現することができる。
【００７７】
また、不揮発ＳＲＡＭや、他のメモリ素子を用いて、同様のメモリ回路デバイスを構成することもできる。
【００７８】
なお、本発明は、前述した実施の形態及びその変形例に限定されるものではない。本発明の趣旨に基づいて種々変形することが可能であり、これらを本発明の範囲から除外するものではない。
【産業上の利用可能性】
【００７９】
本発明に係るメモリ回路デバイスは、回路規模をより小さくすることのできる効果があり、複数のメモリセル、各メモリセルにデータを書き込む書込み回路部、及び各メモリセルから、当該メモリセル書き込まれているデータを読み出す読出し回路部を備えたメモリ回路デバイスとして有用である。
【符号の説明】
【００８０】
１１（０）〜１１（ｎ−１）  メモリセル
１２  アクセストランジスタアレイ
１２（０）〜１２（ｎ−１）  アクセストランジスタ
１３（０）〜１３（ｎ−１）  トランジスタ
１４ａ、１４ｂ  書込み制御用のトランジスタ
１５  読出し制御用のトランジスタ
２０  書込み回路部
３０  読出し回路部
３１  抵抗分割部
３２  反転部
３３  ラッチ部
４０  選択回路部（デコーダ回路部）
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【手続補正書】
【提出日】平成31年4月8日(2019.4.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
それぞれが抵抗変化型記憶素子により構成された複数のメモリセルと、
セル指定情報により指定されるメモリセルにデータを書き込む書込み回路部と、
セル指定情報により指定されるメモリセルから、当該メモリセルに書き込まれているデータを読み出す読出し回路部と、を備え、
前記セル指定情報に対する前記読出し回路部による読み出し結果を、所定の演算アルゴリズムに従った入力情報としての前記セル指定情報に対する演算結果として出力可能なメモリ回路デバイスであって、
前記書込み回路部及び前記読出し回路部の双方に対して共通に設けられ、前記セル指定情報に基づいて前記複数のメモリセルから有効にすべきメモリセルを選択するためのセル選択信号を各メモリセル毎に出力する選択回路部と、
前記選択回路部により選択されたメモリセルに対して、前記書込み回路部によるデータの書込み、及び前記読出し回路部によるデータの読出しのいずれかを選択的に可能にさせる制御回路部と、を有するメモリ回路デバイス。
【請求項２】
前記制御回路部は、書込み許容信号に基づいて、前記選択回路部により選択されたメモリセルに対する前記書込み回路部によるデータの書込みを可能にさせる書込み制御回路部と、
読出し許容信号に基づいて、前記選択回路部により選択されたメモリセルに対する前記読出し回路部によるデータの読出しを可能にさせる読出し制御回路部とを含む請求項１記載のメモリ回路デバイス。
【請求項３】
前記選択回路部は、前記セル指定情報を、該セル指定情報にて指定されるメモリセルに対応したセル選択信号に変換して出力するデコーダ回路部を含み、
前記制御回路部は、更に、前記デコーダ回路部から出力されるセル選択信号により、前記書込み回路部から前記セル選択信号に対応した
メモリセルへのデータの書込みを許容するセル対応書込み制御回路部と、
前記デコーダ回路部から出力されるセル選択信号により、前記読出し回路部からの前記セル選択信号に対応したメモリへのアクセスを許容するセル対応アクセス制御回路部を含む、請求項２記載のメモリ回路デバイス。
【請求項４】
シフト制御信号に応じて前記書込み回路部に供給すべきデータ列を第１データ列と第２データ列とで切り換えるデータ切換え回路部と、
前記シフト制御信号に応じて前記選択回路部に供給すべきセル指定情報を第１のセル指定情報と第２のセル指定情報とで切り換えるセル指定情報切換え回路部とを有する請求項１乃至３のいずれかに記載のメモリ回路デバイス。
【請求項５】
前記複数のメモリセルのそれぞれは、磁気抵抗メモリセルにて構成された請求項１乃至４のいずれかに記載のメモリ回路デバイス。
【請求項６】
配列された第１メモリセルから第ｎメモリセルまでのｎ個のメモリセル（ｎは２以上の整数）を有する請求項１乃至５のいずれかに記載のメモリ回路デバイスの使用方法であって、
前記ｎ個のメモリセルのそれぞれにデータが書き込まれた状態で、指定されるメモリセルが第１メモリセルから第ｎメモリセルまで変化するように順次変化するセル指定情報を前記選択回路部に供給するセル指定ステップと、
前記制御回路部に前記読出し回路部によるデータの読出しを可能にさせて、前記セル指定情報にて指定されるメモリセルが第１メモリセルから順次第ｎメモリセルまで変化する過程で、当該セル指定情報に基づいて前記選択回路部によって選択されるメモリセルから前記読出し回路部にデータを読み出させるデータ読出しステップと、を有するメモリ回路デバイスの使用方法。
【請求項７】
配列された第１メモリセルから第ｎメモリセルまでのｎ個のメモリセル（ｎは２以上の整数）を有する請求項１乃至５のいずれかに記載のメモリ回路デバイスの使用方法であって、
前記ｎ個のメモリセルにデータが書き込まれた状態で、指定されるメモリセルが第１メモリセルから第ｎメモリセルまでを循環しながら変化するように順次変化するセル指定情報を前記選択回路部に供給するセル指定ステップと、
前記制御回路部に前記読出し回路部によるデータの読出しを可能にさせて、前記セル指定情報にて指定されるメモリセルが第１メモリセルから第ｎメモリセルまでを循環しながら変化する過程で、当該セル指定情報に基づいて前記選択回路部により選択されるメモリセルから前記読出し回路部にデータを読み出させるデータ読出しステップと、
前記読出し回路部でのデータの読出しが終了する毎に、前記制御回路部に、前記読出し回路部によるデータの読出しに代えて、前記書込み回路部によるデータの書込みを可能にさせ、前記セル指定情報に基づいて前記選択回路部により前記データの読出し時に選択された前記メモリセルに、前記書込み回路部にデータを書き込ませるデータ書込みステップと、を有するメモリ回路デバイスデバイスの使用方法。
【請求項８】
配列された第１メモリセルから第ｎメモリセルまでのｎ個のメモリセル（ｎは２以上の整数）を有する請求項２記載のメモリ回路デバイスの使用方法であって、
前記ｎ個のメモリセルにデータが書き込まれた状態で、指定されるメモリセルが第１メモリセルから第ｎメモリセルまでを循環させながら変化するように順次変化するセル指定情報を前記選択回路部に供給するセル指定ステップと、
前記読出し制御回路部に前記読出し許容信号を供給して、前記セル指定情報にて指定されるメモリセルが第１メモリセルから第ｎメモリセルまでを循環しながら変化する過程で、当該セル指定情報に基づいて前記選択回路部により選択されるメモリセルから前記読出し回路部にデータを読み出させるデータ読出しステップと、
前記読出し回路部でのデータの読出しが終了する毎に、前記読出し許容信号に代えて前記書込み許容信号を前記書込み制御回路部に供給して、前記セル指定情報に基づいて前記選択回路部により前記データの読出し時に選択された前記メモリセルに、前記書込み回路部にデータを書き込ませるデータ書込みステップと、を有するメモリ回路デバイスの使用方法。
【国際調査報告】
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