(57)【要約】半導体装置の製造コストを低減する。半導体基板と、半導体基板に設けられた活性部と、半導体基板に設けられ、上面視において活性部を挟んで配置された第１ウェル領域および第２ウェル領域と、活性部の上方に配置されたエミッタ電極と、第１ウェル領域の上方に配置され、エミッタ電極とは分離しているパッドとを備え、第２ウェル領域の上方には、エミッタ電極が配置されている半導体装置を提供する。上面視において活性部を囲んで配置された周辺ウェル領域を更に備え、第１ウェル領域および第２ウェル領域は、周辺ウェル領域よりも、活性部の中央側に突出していてよい。
2020162012.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられた活性部と、
前記半導体基板に設けられ、上面視において前記活性部を挟んで配置された第１ウェル領域および第２ウェル領域と、
前記活性部の上方に配置されたエミッタ電極と、
前記第１ウェル領域の上方に配置され、前記エミッタ電極とは分離しているパッドと
を備え、
前記第２ウェル領域の上方には、前記エミッタ電極が配置されている半導体装置。
【請求項２】
前記上面視において前記活性部を囲んで配置された周辺ウェル領域を更に備え、
前記第１ウェル領域および前記第２ウェル領域は、前記周辺ウェル領域よりも、前記活性部の中央側に突出している
請求項１に記載の半導体装置。
【請求項３】
前記半導体基板は、上面視において向かい合う第１端辺および第２端辺を有し、
前記第１ウェル領域は、前記活性部と前記第１端辺との間に配置され、
前記第２ウェル領域は、前記活性部と前記第２端辺との間に配置されている
請求項１または２に記載の半導体装置。
【請求項４】
前記活性部に配置されたトランジスタ部と、上面視において前記第２ウェル領域に囲まれて配置されたダミー素子部とを有し、
前記トランジスタ部および前記ダミー素子部の双方は、前記半導体基板の上面に設けられたゲートトレンチ部を含み、
前記トランジスタ部は、前記半導体基板の上面において前記ゲートトレンチ部に接して設けられた第１導電型のエミッタ領域を有し、
前記ダミー素子部の上面において前記ゲートトレンチ部に接する領域には、第２導電型の領域が設けられている
請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
上面視において、前記ダミー素子部の面積は、前記トランジスタ部の面積よりも小さい
請求項４に記載の半導体装置。
【請求項６】
前記ダミー素子部の前記第２導電型の領域は、前記エミッタ電極に電気的に接続されている
請求項４または５に記載の半導体装置。
【請求項７】
前記ゲートトレンチ部は、前記半導体基板の上面において、予め定められたトレンチ長手方向に長手を有しており、
前記ダミー素子部における前記第２導電型の領域は、
第２導電型のベース領域と、
前記トレンチ長手方向に沿って前記ベース領域と交互に配置され、前記ベース領域よりもドーピング濃度の高い第２導電型のコンタクト領域と
を有する請求項４から６のいずれか一項に記載の半導体装置。
【請求項８】
上面視において前記活性部を分割する分割ウェル領域を更に備え、
前記分割ウェル領域は、予め定められたウェル長手方向に長手を有しており、
前記分割ウェル領域は、上面視において前記ウェル長手方向と垂直な方向の幅が、他の部分よりも広い幅広部を有し、
前記幅広部の上方に前記エミッタ電極が配置されている
請求項１から７のいずれか一項に記載の半導体装置。
【請求項９】
前記エミッタ電極は、前記幅広部の全体を覆っている
請求項８に記載の半導体装置。
【請求項１０】
前記幅広部は、上面視において前記第１ウェル領域と前記第２ウェル領域との間に配置されている
請求項８または９に記載の半導体装置。
【請求項１１】
前記分割ウェル領域は、上面視において前記第１ウェル領域から、前記第２ウェル領域まで設けられている
請求項１０に記載の半導体装置。
【請求項１２】
前記第１ウェル領域の上方にはゲートパッドが設けられており、
前記ゲートパッドに接続されたゲートランナーを更に備え、
前記ゲートランナーは、上面視において前記第２ウェル領域の端辺に沿って設けられた部分を有する
請求項１から１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記第１ウェル領域の上方にはゲートパッドが設けられており、
前記ゲートパッドに接続されたゲートランナーを更に備え、
前記ゲートランナーは、上面視において前記幅広部の端辺に沿って設けられた部分を有する
請求項８から１１のいずれか一項に記載の半導体装置。
【請求項１４】
前記エミッタ電極の上方に設けられた保護層を更に備え、
前記保護層は、前記半導体基板の上面を、前記第１ウェル領域が設けられた第１領域と、前記第２ウェル領域が設けられた第２領域と、前記第１ウェル領域および前記第２ウェル領域の間の第３領域に分割している
請求項１から１３のいずれか一項に記載の半導体装置。
【請求項１５】
上面視において、前記第３領域は、前記第１領域および前記第２領域のいずれよりも面積が大きい
請求項１４に記載の半導体装置。
【請求項１６】
前記エミッタ電極のうち、前記保護層に覆われていない領域と接続する接続部を更に備え、
前記第３領域に前記接続部が接続する
請求項１５に記載の半導体装置。
【請求項１７】
前記保護層は、第１の方向が長手方向である第１梁部と、前記第１の方向とは異なる第２の方向が長手方向である第２梁部とを含み、
上面視において、それぞれの梁部は、それぞれの前記長手方向と直交する短手方向において、前記保護層に覆われていない前記エミッタ電極に挟まれている
請求項１６に記載の半導体装置。
【請求項１８】
前記エミッタ電極の前記第３領域は、少なくとも一つの前記第１梁部と、少なくとも一つの前記第２梁部とを含む前記保護層により囲まれている
請求項１７に記載の半導体装置。
【請求項１９】
半導体基板と、
前記半導体基板に設けられた活性部と、
前記活性部に配置されたトランジスタ部と、
ダミー素子部と、
前記トランジスタ部および前記ダミー素子部を分離するウェル領域と
を備え、
前記トランジスタ部および前記ダミー素子部の双方は、前記半導体基板の上面に設けられたゲートトレンチ部を含み、
前記トランジスタ部は、前記半導体基板の上面において前記ゲートトレンチ部に接して設けられた第１導電型のエミッタ領域を有し、
前記ダミー素子部の上面において前記ゲートトレンチ部に接する領域には、第２導電型の領域が設けられている
半導体装置。
【請求項２０】
半導体基板と、
前記半導体基板に設けられた活性部と、
前記活性部の上方に配置されたエミッタ電極と、
上面視において前記活性部を分割する分割ウェル領域と
を備え、
前記分割ウェル領域は、予め定められたウェル長手方向に長手を有しており、
前記分割ウェル領域は、上面視において前記ウェル長手方向と垂直な方向の幅が、他の部分よりも広い幅広部を有し、
前記幅広部の上方に前記エミッタ電極が配置されている
半導体装置。
【請求項２１】
第１半導体装置および第２半導体装置を備える半導体モジュールであって、
前記第１半導体装置は、請求項１から１８のいずれか一項に記載の半導体装置であり、
前記第２半導体装置は、
半導体基板と、
前記半導体基板に設けられた活性部と、
前記半導体基板に設けられ、上面視において前記活性部を挟んで配置された第１ウェル領域および第２ウェル領域と、
前記活性部の上方に配置されたエミッタ電極と、
前記第１ウェル領域の上方に配置され、前記エミッタ電極とは分離している第１パッドと、
前記第２ウェル領域の上方に配置され、前記エミッタ電極とは分離している第２パッドと
を有する半導体モジュール。
【請求項２２】
半導体基板と、
前記半導体基板の上方に配置されたエミッタ電極と、
前記エミッタ電極の上方に設けられた保護層と、
前記エミッタ電極のうち、前記保護層に覆われていない領域と接続する接続部と
を備え、
前記保護層は、前記エミッタ電極の上面を複数の領域に分割し、
前記エミッタ電極の前記複数の領域のうち、前記接続部が接続する接続領域の面積が最も大きい半導体装置。
【請求項２３】
前記保護層は、第１の方向が長手方向である第１梁部と、前記第１の方向とは異なる第２の方向が長手方向である第２梁部とを含み、
上面視において、それぞれの梁部は、それぞれの前記長手方向と直交する短手方向において、前記保護層に覆われていない前記エミッタ電極に挟まれている
請求項２２に記載の半導体装置。
【請求項２４】
前記エミッタ電極の前記接続領域は、少なくとも一つの前記第１梁部と、少なくとも一つの前記第２梁部とを含む前記保護層により囲まれている
請求項２３に記載の半導体装置。
【請求項２５】
前記半導体基板の上方において、前記エミッタ電極とは分離して設けられたパッドを更に備え、
前記保護層は、上面視において前記エミッタ電極および前記パッドとの間に設けられた電極分離部を有し、
前記第１梁部の前記短手方向における幅と、前記第２梁部の前記短手方向における幅のそれぞれは、前記電極分離部の幅よりも大きい
請求項２３または２４に記載の半導体装置。
【請求項２６】
前記第１梁部または前記第２梁部の少なくとも一方は、前記エミッタ電極の上面に配置されている
請求項２３から２５のいずれか一項に記載の半導体装置。
【請求項２７】
前記半導体基板の下面に接する第１導電型のカソード領域を有するダイオード部と、
前記半導体基板の下面に接する第２導電型のコレクタ領域を有するトランジスタ部と
を更に備え、
前記ダイオード部は、前記半導体基板の上面側において、キャリアのライフタイムを調整するライフタイム調整領域を有し、
前記第１梁部は、前記カソード領域と重ならない位置に設けられている
請求項２３から２６のいずれか一項に記載の半導体装置。
【請求項２８】
前記トランジスタ部は、前記第１の方向が長手方向であり、
前記第１梁部は、前記トランジスタ部の上方に設けられている
請求項２７に記載の半導体装置。
【請求項２９】
前記保護層は、前記カソード領域と重ならない位置に設けられている
請求項２７または２８に記載の半導体装置。
【請求項３０】
半導体基板と、
前記半導体基板の上方に配置されたエミッタ電極と、
前記エミッタ電極の上方に設けられた保護層と、
前記半導体基板の下面に接する第１導電型のカソード領域を有するダイオード部と、
前記半導体基板の下面に接する第２導電型のコレクタ領域を有するトランジスタ部と
を備え、
前記保護層は、前記カソード領域と重ならない位置に設けられている
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体モジュールに関する。
【背景技術】
【０００２】
従来、チップ温度等を検出するセンサを設けた半導体装置が知られている（例えば、特許文献１参照）。また、ポリイミド等の保護膜を設けた半導体装置が知られている（例えば、特許文献２−４）参照。
特許文献１  特開２００７−３２９３３０号公報
特許文献２  特開２００９−３８１４０号公報
特許文献３  特開２０１５−１７７１１６号公報
特許文献４  特開２０１５−２６６８３号公報
【解決しようとする課題】
【０００３】
半導体装置は、組み立てやすいものが好ましい。
【一般的開示】
【０００４】
上記課題を解決するために、本発明の第１の態様においては、半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板に設けられた活性部を備えてよい。半導体装置は、半導体基板に設けられ、上面視において活性部を挟んで配置された第１ウェル領域および第２ウェル領域を備えてよい。半導体装置は、活性部の上方に配置されたエミッタ電極を備えてよい。半導体装置は、第１ウェル領域の上方に配置され、エミッタ電極とは分離しているパッドとを備えてよい。第２ウェル領域の上方には、エミッタ電極が配置されていてよい。
【０００５】
半導体装置は、上面視において活性部を囲んで配置された周辺ウェル領域を備えてよい。第１ウェル領域および第２ウェル領域は、周辺ウェル領域よりも、活性部の中央側に突出していてよい。
【０００６】
半導体基板は、上面視において向かい合う第１端辺および第２端辺を有してよい。第１ウェル領域は、活性部と第１端辺との間に配置されてよい。第２ウェル領域は、活性部と第２端辺との間に配置されていてよい。
【０００７】
半導体装置は、活性部に配置されたトランジスタ部と、上面視において第２ウェル領域に囲まれて配置されたダミー素子部とを有してよい。トランジスタ部およびダミー素子部の双方は、半導体基板の上面に設けられたゲートトレンチ部を含んでよい。トランジスタ部は、半導体基板の上面においてゲートトレンチ部に接して設けられた第１導電型のエミッタ領域を有してよい。ダミー素子部の上面においてゲートトレンチ部に接する領域には、第２導電型の領域が設けられていてよい。
【０００８】
上面視において、ダミー素子部の面積は、トランジスタ部の面積よりも小さくてよい。
【０００９】
ダミー素子部の第２導電型の領域は、エミッタ電極に電気的に接続されていてよい。
【００１０】
ゲートトレンチ部は、半導体基板の上面において、予め定められたトレンチ長手方向に長手を有していてよい。ダミー素子部における第２導電型の領域は、第２導電型のベース領域と、トレンチ長手方向に沿ってベース領域と交互に配置され、ベース領域よりもドーピング濃度の高い第２導電型のコンタクト領域とを有してよい。
【００１１】
半導体装置は、上面視において活性部を分割する分割ウェル領域を備えてよい。分割ウェル領域は、予め定められたウェル長手方向に長手を有してよい。分割ウェル領域は、上面視においてウェル長手方向と垂直な方向の幅が、他の部分よりも広い幅広部を有してよい。幅広部の上方にエミッタ電極が配置されていてよい。
【００１２】
エミッタ電極は、幅広部の全体を覆っていてよい。
【００１３】
幅広部は、上面視において第１ウェル領域と第２ウェル領域との間に配置されていてよい。
【００１４】
分割ウェル領域は、上面視において第１ウェル領域から、第２ウェル領域まで設けられていてよい。
【００１５】
第１ウェル領域の上方にはゲートパッドが設けられていてよい。半導体装置は、ゲートパッドに接続されたゲートランナーを備えてよい。ゲートランナーは、上面視において第２ウェル領域の端辺に沿って設けられた部分を有してよい。ゲートランナーは、上面視において幅広部の端辺に沿って設けられた部分を有してよい。
【００１６】
半導体装置は、エミッタ電極の上方に設けられた保護層を備えてよい。保護層は、半導体基板の上面を、第１ウェル領域が設けられた第１領域と、第２ウェル領域が設けられた第２領域と、第１ウェル領域および第２ウェル領域の間の第３領域に分割していてよい。
【００１７】
上面視において、第３領域は、第１領域および第２領域のいずれよりも面積が大きくてよい。
【００１８】
半導体装置は、エミッタ電極のうち、保護層に覆われていない領域と接続する接続部を備えてよい。第３領域に接続部が接続してよい。
【００１９】
保護層は、第１の方向が長手方向である第１梁部と、第１の方向とは異なる第２の方向が長手方向である第２梁部とを含んでよい。上面視において、それぞれの梁部は、それぞれの長手方向と直交する短手方向において、保護層に覆われていないエミッタ電極に挟まれていてよい。
【００２０】
エミッタ電極の第３領域は、少なくとも一つの第１梁部と、少なくとも一つの第２梁部とを含む保護層により囲まれていてよい。
【００２１】
本発明の第２の態様においては、半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板に設けられた活性部を備えてよい。半導体装置は、活性部に配置されたトランジスタ部を備えてよい。半導体装置は、ダミー素子部を備えてよい。半導体装置は、トランジスタ部およびダミー素子部を分離するウェル領域を備えてよい。トランジスタ部およびダミー素子部の双方は、半導体基板の上面に設けられたゲートトレンチ部を含んでよい。トランジスタ部は、半導体基板の上面においてゲートトレンチ部に接して設けられた第１導電型のエミッタ領域を有してよい。ダミー素子部の上面においてゲートトレンチ部に接する領域には、第２導電型の領域が設けられていてよい。
【００２２】
本発明の第３の態様においては、半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板に設けられた活性部を備えてよい。半導体装置は、活性部の上方に配置されたエミッタ電極を備えてよい。半導体装置は、上面視において活性部を分割する分割ウェル領域を備えてよい。分割ウェル領域は、予め定められたウェル長手方向に長手を有していてよい。分割ウェル領域は、上面視においてウェル長手方向と垂直な方向の幅が、他の部分よりも広い幅広部を有してよい。幅広部の上方にエミッタ電極が配置されていてよい。
【００２３】
本発明の第４の態様においては、第１半導体装置および第２半導体装置を備える半導体モジュールを提供する。第１半導体装置は、第１の態様の半導体装置であってよい。第２半導体装置は、半導体基板を備えてよい。第２半導体装置は、半導体基板に設けられた活性部を備えてよい。第２半導体装置は、半導体基板に設けられ、上面視において活性部を挟んで配置された第１ウェル領域および第２ウェル領域を備えてよい。第２半導体装置は、活性部の上方に配置されたエミッタ電極を備えてよい。第２半導体装置は、第１ウェル領域の上方に配置され、エミッタ電極とは分離している第１パッドを備えてよい。第２半導体装置は、第２ウェル領域の上方に配置され、エミッタ電極とは分離している第２パッドを備えてよい。
【００２４】
本発明の第５の態様においては、半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板の上方に配置されたエミッタ電極を備えてよい。半導体装置は、エミッタ電極の上方に設けられた保護層を備えてよい。半導体装置は、エミッタ電極のうち、保護層に覆われていない領域と接続する接続部を備えてよい。保護層は、エミッタ電極の上面を複数の領域に分割してよい。エミッタ電極の複数の領域のうち、接続部が接続する接続領域の面積が最も大きくてよい。
【００２５】
保護層は、第１の方向が長手方向である第１梁部と、第１の方向とは異なる第２の方向が長手方向である第２梁部とを含んでよい。上面視において、それぞれの梁部は、それぞれの長手方向と直交する短手方向において、保護層に覆われていないエミッタ電極に挟まれていてよい。
【００２６】
エミッタ電極の接続領域は、少なくとも一つの第１梁部と、少なくとも一つの第２梁部とを含む保護層により囲まれていてよい。
【００２７】
半導体装置は、半導体基板の上方において、エミッタ電極とは分離して設けられたパッドを備えてよい。保護層は、上面視においてエミッタ電極およびパッドとの間に設けられた電極分離部を有してよい。第１梁部の短手方向における幅と、第２梁部の短手方向における幅のそれぞれは、電極分離部の幅よりも大きくてよい。
【００２８】
第１梁部または第２梁部の少なくとも一方は、エミッタ電極の上面に配置されていてよい。
【００２９】
半導体装置は、半導体基板の下面に接する第１導電型のカソード領域を有するダイオード部を備えてよい。半導体装置は、半導体基板の下面に接する第２導電型のコレクタ領域を有するトランジスタ部を備えてよい。ダイオード部は、半導体基板の上面側において、キャリアのライフタイムを調整するライフタイム調整領域を有してよい。第１梁部は、カソード領域と重ならない位置に設けられていてよい。
【００３０】
トランジスタ部は、第１の方向が長手方向であってよい。第１梁部は、トランジスタ部の上方に設けられていてよい。
【００３１】
保護層は、カソード領域と重ならない位置に設けられていてよい。
【００３２】
本発明の第６の態様においては、半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板の上方に配置されたエミッタ電極を備えてよい。半導体装置は、エミッタ電極の上方に設けられた保護層を備えてよい。半導体装置は、半導体基板の下面に接する第１導電型のカソード領域を有するダイオード部を備えてよい。半導体装置は、半導体基板の下面に接する第２導電型のコレクタ領域を有するトランジスタ部を備えてよい。保護層は、カソード領域と重ならない位置に設けられていてよい。
【００３３】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００３４】
【図１】本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。
【図２】半導体基板１０の上方に配置されるエミッタ電極５２およびパッド５０を示す図である。
【図３】半導体装置１００の上面における、トランジスタ部７０、ダイオード部８０およびゲートランナー４８の配置例を示す図である。
【図４】図３における領域Ａの拡大図である。
【図５】図４におけるａ−ａ断面の一例を示す図である。
【図６】図４におけるｂ−ｂ断面の一例を示す図である。
【図７】ダミー素子部１１０におけるＸＺ断面の一例を示す図である。
【図８】ダミー素子部１１０のメサ部６０の上面の一例を示す図である。
【図９】図３におけるｄ−ｄ断面の一例を示す図である。
【図１０】保護層１５０の配置例を示す上面図である。
【図１１】実装基板２００に実装された状態の半導体基板１０の側面図である。
【図１２】本発明の実施形態に係る半導体モジュール３００の一例を示す上面図である。
【図１３】第１の半導体装置１００−１の上面の一例を示す図である。
【図１４】図１３におけるｅ−ｅ断面の一例を示す図である。
【図１５】第１の半導体装置１００−１のダミー素子部１１０におけるメサ部６０を示す上面図である。
【図１６】上面視における保護層１５０の他の配置例を示す図である。
【図１７】半導体装置１００の上面における、トランジスタ部７０、ダイオード部８０および保護層１５０の配置例を示す図である。
【図１８】半導体装置１００のＸＺ断面の一例である。
【図１９】ダイオード部８０に保護層１５０を設けた半導体装置１００の断面を示す。
【図２０】保護層１５０の他の配置例を示す上面図である。
【発明を実施するための形態】
【００３５】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００３６】
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
【００３７】
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と−Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および−Ｚ軸に平行な方向を意味する。また本明細書では、＋Ｚ軸方向から見ることを上面視と称する場合がある。
【００３８】
本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
【００３９】
本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。ただし、各ドーピング領域の導電型は、それぞれ逆の極性であってもよい。また、本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ−型またはＮ−型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。
【００４０】
本明細書においてドーピング濃度とは、ドナーまたはアクセプタとして活性化した不純物の濃度を指す。本明細書において、ドナーおよびアクセプタの濃度差を、ドナーまたはアクセプタのうちの多い方の濃度とする場合がある。当該濃度差は、電圧−容量測定法（ＣＶ法）により測定できる。また、拡がり抵抗測定法（ＳＲ）により計測されるキャリア濃度を、ドナーまたはアクセプタの濃度としてよい。また、ドナーまたはアクセプタの濃度分布がピークを有する場合、当該ピーク値を当該領域におけるドナーまたはアクセプタの濃度としてよい。ドナーまたはアクセプタが存在する領域におけるドナーまたはアクセプタの濃度がほぼ均一な場合等においては、当該領域におけるドナーまたはアクセプタ濃度の平均値をドナーまたはアクセプタ濃度としてよい。
【００４１】
図１は、本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。半導体装置１００は、半導体基板１０を備えている。半導体基板１０は、シリコンまたは化合物半導体等の半導体材料で形成された基板である。半導体基板１０は、上面視において端辺１０２を有する。本例の半導体基板１０は、上面視において互いに向かい合う２組の端辺１０２を有する。図１においては、互いに向かい合う１組の第１端辺１０２−１および第２端辺１０２−２を示している。図１においては、第１端辺１０２−１および第２端辺１０２−２と平行な方向をＹ軸方向、第１端辺１０２−１および第２端辺１０２−２と垂直な方向をＸ軸方向とする。
【００４２】
半導体基板１０には活性部１２０が設けられている。活性部１２０は、半導体装置１００をオン状態に制御した場合に半導体基板１０の上面と下面との間で、深さ方向に主電流が流れる領域である。したがって、図１中に斜線で示すウェル領域の内側の領域を活性部１２０としてよい。活性部１２０には、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等のトランジスタ素子を含むトランジスタ部が設けられていてよい。活性部１２０は、ＦＷＤ（還流ダイオード）等のダイオード素子を含むダイオード部が設けられていてもよい。活性部１２０は、トランジスタ部およびダイオード部の少なくとも一方が設けられた領域であってよい。
【００４３】
半導体基板１０には、Ｐ型のウェル領域が設けられている。ウェル領域は、後述するベース領域よりもドーピング濃度が高く、半導体基板１０の上面に接して形成されており、且つ、ベース領域の底部よりも深い位置まで形成されている領域である。当該深さは、半導体基板１０の上面を基準位置とした深さである。図１は、半導体基板１０の上面におけるウェル領域の配置例を示している。図１においては、ウェル領域に斜線のハッチングを付している。
【００４４】
ウェル領域は、比較的に高濃度のＰ型領域なので、電子電流が流れにくい。このため、ウェル領域が偏って配置されると、電子電流が流れにくい領域が偏ってしまう。本例の半導体装置１００は、上面視においてウェル領域をバランスよく配置することで、電子電流が流れにくい領域をバランスよく配置する。これにより、電子電流の偏りを抑制して、半導体装置１００の耐量を向上できる。
【００４５】
半導体装置１００は、第１ウェル領域１１１および第２ウェル領域１１２を有する。第１ウェル領域１１１および第２ウェル領域１１２は、上面視において活性部１２０を挟んで配置されている。第１ウェル領域１１１および第２ウェル領域１１２は、予め定められた方向（図１ではＸ軸方向）において、活性部１２０を挟んで配置されている。２つのウェル領域が活性部１２０を挟むとは、上面視において２つのウェル領域を結ぶいずれかの直線が、活性部１２０を通過することを指す。
【００４６】
第１ウェル領域１１１は、第１端辺１０２−１の近傍に配置されてよい。つまり第１ウェル領域１１１と第１端辺１０２−１との距離は、第１ウェル領域１１１と第２端辺１０２−２との距離よりも小さい。第２ウェル領域１１２は、第２端辺１０２−２の近傍に配置されてよい。つまり第２ウェル領域１１２と第２端辺１０２−２との距離は、第２ウェル領域１１２と第１端辺１０２−１との距離よりも小さい。
【００４７】
本例の第１ウェル領域１１１は、Ｘ軸方向において、活性部１２０と、第１端辺１０２−１との間に配置されている。第１ウェル領域１１１と第１端辺１０２−１との間には、活性部１２０が設けられていない。つまり第１ウェル領域１１１は、活性部１２０のＸ軸方向における端部と、第１端辺１０２−１との間に配置されている。
【００４８】
本例の第２ウェル領域１１２は、Ｘ軸方向において、活性部１２０と、第２端辺１０２−２との間に配置されている。第２ウェル領域１１２と第２端辺１０２−２との間には、活性部１２０が設けられていない。つまり第２ウェル領域１１２は、活性部１２０のＸ軸方向における端部と、第２端辺１０２−２との間に配置されている。
【００４９】
第１ウェル領域１１１および第２ウェル領域１１２は、Ｙ軸方向において、第１端辺１０２−１および第２端辺１０２−２の中央位置Ｙｃを含む範囲に設けられてよい。第１ウェル領域１１１は、Ｙ軸方向において活性部１２０に挟まれていてよい。第２ウェル領域１１２は、Ｙ軸方向において活性部１２０に挟まれていてよい。第２ウェル領域１１２は、第１ウェル領域１１１よりも、Ｙ軸方向において広い範囲に設けられてよい。
【００５０】
第２ウェル領域１１２は、上面視において所定の領域を囲んでいてもよい。本例の第２ウェル領域１１２は、半導体基板１０に設けられたダミー素子部１１０を囲んでいる。ダミー素子部１１０については後述する。
【００５１】
半導体装置１００は、上面視において活性部１２０を囲んで配置された周辺ウェル領域１１３を有してよい。周辺ウェル領域１１３は、半導体基板１０の各端辺と平行に設けられてよい。本例の周辺ウェル領域１１３は、上面視において、活性部１２０を囲む環状の領域である。周辺ウェル領域１１３は、各端辺と垂直な方向における幅が一定であってよい。
【００５２】
本例の第１ウェル領域１１１および第２ウェル領域１１２は、周辺ウェル領域１１３よりも、活性部１２０の中央Ａｃ側に突出している。活性部１２０の中央Ａｃとは、上面視における活性部１２０の幾何学的な重心である。他の例では、第１ウェル領域１１１および第２ウェル領域１１２の少なくとも一方は、周辺ウェル領域１１３と、半導体基板１０の端辺１０２との間に配置されていてもよい。この場合、第１ウェル領域１１１および第２ウェル領域１１２は、周辺ウェル領域１１３から、端辺１０２側に突出する。
【００５３】
半導体装置１００は、上面視において活性部１２０を分割する分割ウェル領域１１４を有してよい。分割ウェル領域１１４を含むウェル領域により、活性部１２０は２つ以上の領域に分割されてよい。分割ウェル領域１１４は、予め定められたウェル長手方向に長手を有している。分割ウェル領域１１４は、ウェル長手方向に延伸して活性部１２０を横断する。図１におけるウェル長手方向はＸ軸方向である。
【００５４】
分割ウェル領域１１４は、第１ウェル領域１１１と、第２ウェル領域１１２との間に設けられてよい。分割ウェル領域１１４の長手方向の一端は第１ウェル領域１１１に接続され、他の一端は第２ウェル領域１１２に接続されてよい。分割ウェル領域１１４は、活性部１２０の中央Ａｃと重なる領域に設けられてよい。
【００５５】
分割ウェル領域１１４は、上面視においてウェル長手方向と垂直な方向（本例ではＹ軸方向）の幅が、他の部分よりも広い幅広部１１５を有してよい。幅広部１１５も、第１ウェル領域１１１と、第２ウェル領域１１２との間に設けられている。幅広部１１５は、活性部１２０の中央Ａｃと重なる領域に設けられてよい。幅広部１１５は、分割ウェル領域１１４のウェル長手方向における中央を含む領域に配置されてよい。
【００５６】
図２は、半導体基板１０の上方に配置されるエミッタ電極５２およびパッド５０を示す図である。図２においては、図１に示した各ウェル領域を破線で示している。エミッタ電極５２およびパッド５０は実線で示している。エミッタ電極５２およびパッド５０は、アルミニウム等の金属を含む電極である。エミッタ電極５２およびパッド５０と、半導体基板１０との間には絶縁膜が設けられている。エミッタ電極５２およびパッド５０と、半導体基板１０とは、当該絶縁膜に設けられたコンタクトホールを介して接続する。図２においては、絶縁膜およびコンタクトホールを省略している。
【００５７】
エミッタ電極５２は、活性部１２０の上方に配置されている。エミッタ電極５２は、上述したコンタクトホールを介して活性部１２０と接続されている。エミッタ電極５２の上面には、ワイヤまたはリードフレーム等が接続され、所定のエミッタ電圧が印加される。パッド５０は、例えばゲートパッドである。エミッタ電極５２およびパッド５０は、上面視において互いに分離して設けられている。パッド５０の上面には、ワイヤ等が接続され、所定のゲート電圧が印加される。パッド５０に印加されたゲート電圧は、後述するゲートランナー等によって、活性部１２０のトランジスタ部に供給される。
【００５８】
パッド５０は、第１ウェル領域１１１の上方に配置されている。つまり、パッド５０の少なくとも一部と、第１ウェル領域１１１の少なくとも一部とが重なっている。本例のパッド５０は、上面視における半分以上の領域が、第１ウェル領域１１１と重なっている。パッド５０は、全体が第１ウェル領域１１１と重なっていてもよい。半導体装置における各パッドは、ウェル領域の上方に配置されることが好ましい。
【００５９】
第２ウェル領域１１２の上方には、エミッタ電極５２が配置されている。第２ウェル領域１１２の上方のエミッタ電極５２と、活性部１２０の上方のエミッタ電極５２とは、分離せずに連続して設けられている。第２ウェル領域１１２の半分以上の領域がエミッタ電極５２に覆われていてよく、第２ウェル領域１１２の全体がエミッタ電極５２に覆われていてもよい。また、ダミー素子部１１０の上方にも、エミッタ電極５２が配置されていてよい。ダミー素子部１１０の全体がエミッタ電極５２に覆われていてよい。
【００６０】
周辺ウェル領域１１３の上方にも、エミッタ電極５２が配置されていてよい。つまり、活性部１２０の上方のエミッタ電極５２が、周辺ウェル領域１１３の上方にも延伸して配置されている。周辺ウェル領域１１３は、エミッタ電極５２に覆われていない領域を有してよい。
【００６１】
幅広部１１５の上方にも、エミッタ電極５２が配置されていてよい。幅広部１１５の全体が、エミッタ電極５２に覆われていてよい。分割ウェル領域１１４の全体が、エミッタ電極５２に覆われていてもよい。
【００６２】
半導体装置として、半導体基板の上面と下面との間に流れる電流を検出する電流センサを備える構成が知られている。例えば電流センサは、半導体装置１００におけるダミー素子部１１０と対応する領域に設けられる。電流センサは、半導体基板のトランジスタ部と同様の構造を有しており、トランジスタ部の動作を模擬する。電流センサに流れる電流を検出することで、トランジスタ部に流れる電流を推定できる。半導体装置には、電流センサ用のパッドが設けられる。電流センサ用のパッドは、本例の第２ウェル領域１１２と対応する領域に配置される場合がある。また、第１ウェル領域１１１と対応する領域には、ゲートパッド等のパッドが配置される。
【００６３】
各パッドの下方におけるウェル領域は、上面視において向かいあって配置される。ウェル領域は電流が流れにくい領域なので、ウェル領域を互いに向かい合って配置することで、半導体基板において電流が流れにくい領域をバランスよく配置できる。このため、半導体装置の耐量を向上できる。
【００６４】
本例の半導体装置１００は、第２ウェル領域１１２の上方に電流センサ用のパッドが設けられていない。これにより、半導体装置１００のトランジスタ部に流れる電流を推定することは困難になるが、電流センサ用のパッドへの配線等が不要となるので、半導体装置１００が組み立てやすくなる。したがって、製造コストを低減できる。
【００６５】
第２ウェル領域１１２の上方には、エミッタ電極５２が配置されている。ダミー素子部１１０は、エミッタ電極５２と接続されていてよい。ダミー素子部１１０は、例えば、後述するゲートトレンチ部は設けられているが、エミッタ領域が設けられていない領域である。つまりダミー素子部１１０は、ゲートトレンチ部は設けられているが、トランジスタとしては動作しない領域である。
【００６６】
ダミー素子部１１０を電流センサとして動作させる半導体装置においては、電流センサ用のパッドと、エミッタ電極とが分離されている。このため、エミッタ電極には、直接的には、電流センサからの電流は流れない。本例の半導体装置１００において、ダミー素子部１１０をトランジスタ部として動作させないことで、エミッタ電極５２に、直接的には、ダミー素子部１１０からの電流が供給されない。従って、ダミー素子部１１０を電流センサとして動作させる半導体装置と、本例の半導体装置１００とで、エミッタ電極５２に流れる主電流を同等にできる。このため、２種類の半導体装置を併用した場合でも、主電流のバラツキを抑制できる。また、ダミー素子部１１０にゲートトレンチ部を設けることで、ダミー素子部１１０を電流センサとして動作させる半導体装置に対して、ゲート容量を同等にできる。このため、２種類の半導体装置を併用した場合でも、スイッチング速度等の特性のバラツキを抑制できる。
【００６７】
図３は、半導体装置１００の上面における、トランジスタ部７０、ダイオード部８０およびゲートランナー４８の配置例を示す図である。図３においては、トランジスタ部７０が配置される領域には記号「Ｉ」を付し、ダイオード部８０が配置される領域には記号「Ｆ」を付している。トランジスタ部７０およびダイオード部８０は、Ｘ軸方向に交互に並んで配置されてよい。活性部１２０が分割ウェル領域１１４により分割されている場合、活性部１２０の各領域において、トランジスタ部７０およびダイオード部８０は、Ｘ軸方向に交互に並んで配置されてよい。
【００６８】
図３においては、ゲートランナー４８を破線で示している。ゲートランナー４８は、不純物が添加されたポリシリコン、または、金属等の導電材料で形成された配線である。ゲートランナー４８は、ゲートパッド５０に印加されたゲート電圧を、それぞれのトランジスタ部７０に供給する。ゲートランナー４８は、ウェル領域の上方に配置されてよい。
【００６９】
半導体装置１００は、上面視において活性部１２０を囲んで配置されたゲートランナー４８−３を有してよい。ゲートランナー４８−３は、周辺ウェル領域１１３の上方に配置されてよい。
【００７０】
半導体装置１００は、上面視において第１ウェル領域１１１の少なくとも一部の領域を囲むゲートランナー４８−１を有してよい。ゲートランナー４８−１は、上面視において第１ウェル領域１１１の端辺に沿って配置されてよい。ゲートランナー４８−１は、第１ウェル領域１１１の各端辺と平行な部分を有してよい。
【００７１】
半導体装置１００は、上面視において第２ウェル領域１１２の少なくとも一部の領域を囲むゲートランナー４８−２を有してよい。ゲートランナー４８−２は、上面視において第２ウェル領域１１２の端辺に沿って配置されてよい。ゲートランナー４８−２は、第２ウェル領域１１２の各端辺と平行な部分を有してよい。
【００７２】
半導体装置１００は、上面視において分割ウェル領域１１４の上方に配置されたゲートランナー４８−４を有してよい。半導体装置１００は、上面視において幅広部１１５の少なくとも一部の領域を囲むゲートランナー４８−５を有してよい。ゲートランナー４８−５は、上面視において幅広部１１５の端辺に沿って配置されてよい。ゲートランナー４８−５は、幅広部１１５の各端辺と平行な部分を有してよい。ゲートランナー４８−４およびゲートランナー４８−５は、上面視において活性部１２０を分割してよい。
【００７３】
半導体装置１００は、周辺ウェル領域１１３と、半導体基板１０の端辺との間に、エッジ終端構造部を備えてもよい。エッジ終端構造部は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部は、例えば、活性部１２０を囲んで環状に設けられたガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
【００７４】
図４は、図３における領域Ａの拡大図である。領域Ａは、ゲートランナー４８、トランジスタ部７０およびダイオード部８０を含む領域である。本例のゲートランナー４８は、第２ウェル領域１１２の上方のゲートランナー４８−２に対応するが、他のゲートランナー４８についても、トランジスタ部７０およびダイオード部８０に対する配置は同様である。
【００７５】
本例の半導体装置１００は、半導体基板１０の上面側の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を備える。本例のウェル領域１１は第２ウェル領域１１２に対応しているが、第１ウェル領域１１１、周辺ウェル領域１１３および分割ウェル領域１１４もウェル領域１１と同様の構造を有する。
【００７６】
図４においては、エミッタ電極５２が設けられる範囲を示している。本例のエミッタ電極５２は、ゲートランナー４８と重ならない範囲に設けられているが、ゲートランナー４８と重なっていてもよい。この場合、エミッタ電極５２とゲートランナー４８との間には絶縁膜が設けられる。エミッタ電極５２と、半導体基板の上面との間には層間絶縁膜が設けられるが、図４では省略している。本例の層間絶縁膜には、コンタクトホール５６およびコンタクトホール５４が、当該層間絶縁膜を貫通して設けられる。
【００７７】
エミッタ電極５２は、コンタクトホール５４を通って、半導体基板の上面におけるエミッタ領域１２、コンタクト領域１５およびベース領域１４と接触する。また、エミッタ電極５２は、コンタクトホール５６を通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部２５が設けられてよい。接続部２５は、半導体基板の上面に設けられる。接続部２５と半導体基板との間には、熱酸化膜等の絶縁膜が設けられる。
【００７８】
ゲートランナー４８と半導体基板との間には、熱酸化膜等の絶縁膜が設けられる。ゲートランナー４８は、半導体基板の上面において、ゲートトレンチ部４０内のゲート導電部と接続される。ゲートランナー４８は、ダミートレンチ部３０内のダミー導電部とは接続されない。本例のゲートランナー４８は、ゲートトレンチ部４０の先端部４１と重なって設けられる。先端部４１は、ゲートトレンチ部４０において、最もゲートランナー４８に近い端部である。ゲートトレンチ部４０の先端部４１においてゲート導電部は半導体基板の上面に露出しており、ゲートランナー４８と接触する。
【００７９】
エミッタ電極５２は金属を含む材料で形成される。例えば、エミッタ電極５２の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金で形成される。エミッタ電極５２は、アルミニウム等で形成された領域の下層に、チタンやチタン化合物等で形成されたバリアメタルを有してよい。さらにコンタクトホール内において、バリアメタルとアルミニウム等に接するようにタングステン等を埋め込んで形成されたプラグを有してもよい。
【００８０】
１以上のゲートトレンチ部４０および１以上のダミートレンチ部３０は、トランジスタ部７０の領域において所定の配列方向に沿って所定の間隔で配列される。図４における配列方向はＸ軸方向である。トランジスタ部７０においては、配列方向に沿って１以上のゲートトレンチ部４０と、１以上のダミートレンチ部３０とが交互に設けられてよい。
【００８１】
本例のゲートトレンチ部４０は、配列方向と垂直な延伸方向に沿って延伸する２つの延伸部分３９（延伸方向に沿って直線状であるトレンチの部分）と、２つの延伸部分３９を接続する先端部４１を有してよい。図４における延伸方向はＹ軸方向である。先端部４１の少なくとも一部は曲線状に設けられることが好ましい。ゲートトレンチ部４０の２つの延伸部分３９において、延伸方向に沿った直線形状の端である端部どうしを先端部４１が接続することで、延伸部分３９の端部における電界集中を緩和できる。
【００８２】
本例のダミートレンチ部３０は、ゲートトレンチ部４０のそれぞれの延伸部分３９の間に設けられる。これらのダミートレンチ部３０は、延伸方向に延伸する直線形状を有してよい。
【００８３】
トランジスタ部７０において、ダイオード部８０と隣接する境界には、表面にエミッタ領域が設けられない中間領域９０を備えてよい。また、トランジスタ部７０において、中間領域９０に隣接する部分には、複数のダミートレンチ部３０が連続して配列されてよい。中間領域９０に隣接する部分に設けられるダミートレンチ部３０も、延伸部分２９と先端部３１とを有してよい。先端部３１および延伸部分２９は、先端部４１および延伸部分３９と同様の形状を有する。先端部３１を有するダミートレンチ部３０と、直線形状のダミートレンチ部３０の延伸方向における長さは同一であってよい。
【００８４】
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に設けられる。ウェル領域１１は、コンタクトホール５４から離れて、所定の範囲で設けられる。ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の延伸方向の端部は、ウェル領域１１に設けられる。
【００８５】
各トレンチ部に挟まれたメサ部６０には、ベース領域１４が設けられる。メサ部とは、トレンチ部に挟まれた半導体基板の部分において、トレンチ部の最も深い底部よりも上面側の領域である。ベース領域１４は、ウェル領域１１よりもドーピング濃度の低い第２導電型である。本例のベース領域１４はＰ−型であり、ウェル領域１１はＰ＋型である。
【００８６】
メサ部６０のベース領域１４の上面には、ベース領域１４よりもドーピング濃度の高い第２導電型のコンタクト領域１５が設けられる。本例のコンタクト領域１５はＰ＋型である。ウェル領域１１は、コンタクト領域１５のうち、トレンチ部の延伸方向で最も端に配置されたコンタクト領域１５から、ゲートランナー４８の方向に離れて設けられてよい。また、トランジスタ部７０においては、コンタクト領域１５の上面の一部に、半導体基板１０よりもドーピング濃度が高い第１導電型のエミッタ領域１２が選択的に設けられる。本例のエミッタ領域１２はＮ＋型である。
【００８７】
コンタクト領域１５およびエミッタ領域１２のそれぞれは、隣接する一方のトレンチ部から、他方のトレンチ部まで設けられる。トランジスタ部７０の１以上のコンタクト領域１５および１以上のエミッタ領域１２は、トレンチ部の延伸方向に沿って交互にメサ部６０の上面に露出するように設けられる。
【００８８】
他の例においては、トランジスタ部７０におけるメサ部６０には、コンタクト領域１５およびエミッタ領域１２が延伸方向に沿ってストライプ状に設けられていてもよい。例えばトレンチ部に隣接する領域にエミッタ領域１２が設けられ、エミッタ領域１２に挟まれた領域にコンタクト領域１５が設けられる。
【００８９】
ダイオード部８０のメサ部６０には、エミッタ領域１２が設けられていなくてよい。また、中間領域９０のメサ部６０には、トランジスタ部７０のメサ部６０よりも、広い面積に渡ってコンタクト領域１５が設けられる。
【００９０】
トランジスタ部７０において、コンタクトホール５４は、コンタクト領域１５およびエミッタ領域１２の各領域の上方に設けられる。コンタクトホール５４は、ベース領域１４およびウェル領域１１に対応する領域には設けられない。ダイオード部８０において、コンタクトホール５４は、コンタクト領域１５およびベース領域１４の上方に設けられる。
【００９１】
ダイオード部８０において、半導体基板の下面と隣接する領域には、Ｎ＋型のカソード領域８２が設けられる。図４においては、カソード領域８２が設けられる領域を点線で示している。半導体基板の下面と隣接する領域においてカソード領域８２が設けられていない領域には、Ｐ＋型のコレクタ領域が設けられてよい。図４では、ダイオード部８０の一つのメサ部６０を示しているが、ダイオード部８０は、Ｘ軸方向において複数のメサ部６０を有してよい。
【００９２】
トランジスタ部７０の少なくとも一部の領域には、Ｎ＋型の蓄積領域１６が設けられる。図４においては、蓄積領域１６が設けられる領域を点線で示している。蓄積領域１６は、それぞれのメサ部６０において、エミッタ領域１２またはコンタクト領域１５よりも下方に設けられてよい。
【００９３】
図５は、図４におけるａ−ａ断面の一例を示す図である。ａ−ａ断面は、エミッタ領域１２を通過するＸＺ面である。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０および層間絶縁膜３８の上面に設けられる。
【００９４】
コレクタ電極２４は、半導体基板１０の下面２３に設けられる。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で設けられる。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向を深さ方向と称する。
【００９５】
半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０はシリコン基板である。当該断面の半導体基板１０の上面２１側には、Ｐ−型のベース領域１４が設けられる。
【００９６】
当該断面において、トランジスタ部７０における半導体基板１０の上面２１側には、Ｎ＋型のエミッタ領域１２、Ｐ−型のベース領域１４およびＮ＋型の蓄積領域１６が、半導体基板１０の上面２１側から順番に設けられる。
【００９７】
当該断面において、ダイオード部８０における半導体基板１０の上面２１側には、Ｐ−型のベース領域１４が設けられている。本例のダイオード部８０には、蓄積領域１６が設けられていない。他の例では、ダイオード部８０にも蓄積領域１６が設けられてもよい。また、トランジスタ部７０と隣接するメサ部６０における半導体基板１０の上面２１には、コンタクト領域１５が設けられている。
【００９８】
トランジスタ部７０において、蓄積領域１６の下にはＮ−型のドリフト領域１８が設けられる。ドリフト領域１８とベース領域１４との間に、ドリフト領域１８よりも高濃度の蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、オン電圧を低減することができる。
【００９９】
本例の蓄積領域１６は、トランジスタ部７０の各メサ部６０に設けられる。蓄積領域１６は、各メサ部６０におけるベース領域１４の下面全体を覆うように設けられてよい。ダイオード部８０において、ベース領域１４の下面には、ドリフト領域１８が設けられる。トランジスタ部７０およびダイオード部８０の双方において、ドリフト領域１８の下にはＮ＋型のバッファ領域２０が設けられる。
【０１００】
バッファ領域２０は、ドリフト領域１８の下側に設けられる。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面から広がる空乏層が、Ｐ＋型のコレクタ領域２２およびＮ＋型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
【０１０１】
トランジスタ部７０において、バッファ領域２０の下には、Ｐ＋型のコレクタ領域２２が設けられる。ダイオード部８０において、バッファ領域２０の下には、Ｎ＋型のカソード領域８２が設けられる。なお、活性部１２０において、カソード領域８２とＺ軸方向において重なる投影領域をダイオード部８０とする。つまり、半導体基板１０の上面２１に対して、半導体基板１０の下面２３と垂直な方向にカソード領域８２を投影したときの投影領域をダイオード部８０とする。また、投影領域をＹ軸方向にウェル領域まで延長した領域もダイオード部８０としてよい。また、活性部１２０において、半導体基板１０の上面２１に対して、半導体基板１０の下面２３と垂直な方向にコレクタ領域２２を投影したときの投影領域であって、且つ、エミッタ領域１２およびコンタクト領域１５を含む所定の単位構成が規則的に配置された領域をトランジスタ部７０とする。
【０１０２】
半導体基板１０の上面２１側には、１以上のゲートトレンチ部４０、および、１以上のダミートレンチ部３０が設けられる。各トレンチ部は、半導体基板１０の上面２１から、ベース領域１４を貫通して、ドリフト領域１８に到達するように設けられている。エミッタ領域１２、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達している。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
【０１０３】
ゲートトレンチ部４０は、半導体基板１０の上面２１側に設けられたゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチ部４０の内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチ部４０の内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチ部４０の内部においてゲート絶縁膜４２よりも内側に設けられる。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
【０１０４】
ゲート導電部４４は、ゲート絶縁膜４２を挟んでベース領域１４と対向する領域を含む。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に電子の反転層によるチャネルが形成される。
【０１０５】
ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、半導体基板１０の上面２１側に設けられたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー導電部３４は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜３２よりも内側に設けられる。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。
【０１０６】
図６は、図４におけるｂ−ｂ断面の一例を示す図である。ｂ−ｂ断面は、ゲートトレンチ部４０の先端部４１を通過するＹＺ面である。先端部４１は、ウェル領域１１に囲まれている。ウェル領域１１は、半導体基板１０の上面２１に露出し、ベース領域１４よりもドーピング濃度が高いＰ型の領域であり、且つ、ベース領域１４よりも深い位置まで設けられた領域である。ウェル領域１１のドーピング濃度は、ベース領域１４のドーピング濃度の１０倍以上であってよい。ウェル領域１１は、上面２１を基準として、蓄積領域１６よりも深い位置まで設けられていてよく、先端部４１の下端よりも深い位置まで設けられていてもよい。図１に示した各ウェル領域が、ウェル領域１１と同様のドーピング濃度および深さを有してよい。
【０１０７】
図７は、ダミー素子部１１０におけるＸＺ断面の一例を示す図である。ダミー素子部１１０は、ウェル領域１１（図１における第２ウェル領域１１２）に囲まれている。本例のダミー素子部１１０は、１つ以上のゲートトレンチ部４０と、１つ以上のメサ部６０を有する。
【０１０８】
ダミー素子部１１０のゲートトレンチ部４０の構造は、トランジスタ部７０のゲートトレンチ部４０の構造と同一であってよい。ダミー素子部１１０のゲートトレンチ部４０は、ゲートランナー４８と接続されている。これにより、ゲート容量のバラツキを抑制できる。ダミー素子部１１０におけるゲートトレンチ部４０の単位面積当たりの密度は、トランジスタ部７０におけるゲートトレンチ部４０の単位面積当たりの密度よりも高くてよい。ダミー素子部１１０には、複数のゲートトレンチ部４０が設けられ、ダミートレンチ部３０が設けられていなくてもよい。
【０１０９】
ダミー素子部１１０のメサ部６０は、トランジスタ部７０のメサ部６０とは異なる構造を有してよい。ダミー素子部１１０のメサ部６０には、エミッタ領域１２が設けられなくてよい。これにより、ダミー素子部１１０が、トランジスタとして動作することを防げる。本例のメサ部６０には、ベース領域１４およびコンタクト領域１５が設けられている。
【０１１０】
ダミー素子部１１０のメサ部６０は、コンタクトホール５４により、エミッタ電極５２と接続されてよい。これにより、ダミー素子部１１０のベース領域１４およびコンタクト領域１５をエミッタ電極５２に電気的に接続して、エミッタ電位に固定できる。これにより、ダミー素子部１１０が、想定されていない状態となることを抑制できる。また、ダミー素子部１１０のドリフト領域１８に蓄積された正孔を、エミッタ電極５２に引き抜くことができる。これにより、ダミー素子部１１０に過剰な正孔が蓄積されることを抑制できる。
【０１１１】
ダミー素子部１１０のメサ部６０には、蓄積領域１６が設けられていなくてよい。これにより、ダミー素子部１１０における正孔の引き抜きを促進できる。
【０１１２】
図８は、ダミー素子部１１０のメサ部６０の上面の一例を示す図である。本例においては、ダミー素子部１１０の上面においてゲートトレンチ部４０に接する領域には、Ｐ型の領域が設けられている。つまり、ゲートトレンチ部４０に接する領域には、エミッタ領域１２が設けられていない。図８の例では、ダミー素子部１１０のメサ部６０の上面には、ゲートトレンチ部４０のトレンチ長手方向に沿って、コンタクト領域１５およびベース領域１４が交互に配置されている。なお、この例に限らず、ダミー素子部１１０のメサ部６０の上面には、ゲートトレンチ部４０のトレンチ長手方向に沿って、コンタクト領域１５またはベース領域１４のいずれかが配置されてもよい。ゲートトレンチ部４０は、トレンチ長手方向に長手を有する。本例のトレンチ長手方向はＹ軸方向である。
【０１１３】
上述したように、ダミー素子部１１０は、他の半導体装置においては電流センサが形成される領域である。上面視において、ダミー素子部１１０の面積は、活性部１２０の面積よりも小さい。ダミー素子部１１０の面積は、活性部１２０の面積の１／１００以下であってよく、１／１０００以下であってもよく、１／１００００以下であってもよい。ダミー素子部１１０の面積は、上面視において第２ウェル領域１１２に囲まれた領域の面積であってよい。活性部１２０の面積は、周辺ウェル領域１１３に囲まれた領域のうち、ウェル領域が設けられていない領域の面積であってよい。
【０１１４】
図９は、図３におけるｄ−ｄ断面の一例を示す図である。ｄ−ｄ断面は、分割ウェル領域１１４の幅広部１１５を通過するＹＺ面である。幅広部１１５の上方には、２つのゲートランナー４８−５が配置されている。２つのゲートランナー４８−５は、Ｙ軸方向において互いに離れて配置されている。幅広部１１５をＹ軸方向に２分割した場合に、１つのゲートランナー４８−５は、一方の分割領域に配置され、１つのゲートランナー４８−５は、もう一方の分割領域に配置されている。ゲートランナー４８−５と、半導体基板１０との間には、熱酸化膜等の層間絶縁膜３８が設けられている。
【０１１５】
ゲートランナー４８−５よりも上方には、エミッタ電極５２が配置されている。エミッタ電極５２と、ゲートランナー４８−５および半導体基板１０との間には、ＢＰＳＧ膜等の層間絶縁膜３８が設けられている。本例のエミッタ電極５２は、幅広部１１５の全体を覆っている。エミッタ電極５２の上方には、ポリイミド等で形成された保護層１５０が設けられてよい。保護層１５０は、幅広部１１５の一部または全部を覆っている。
【０１１６】
半導体装置として、半導体基板１０の上方に、温度センサを備える構成が知られている。例えば温度センサは、本例の幅広部１１５と対応する領域の上方に配置されている。温度センサは、例えばポリシリコンで形成されたＰＮ接合ダイオードである。
【０１１７】
本例の半導体装置１００は、幅広部１１５の上方に温度センサが設けられていない。これにより、半導体装置１００の温度を検出することは困難になるが、温度センスダイオード等の半導体装置１００が組み立てやすくなる。したがって、製造コストを低減できる。
【０１１８】
上述したように、本例の幅広部１１５の上方には、エミッタ電極５２が配置されている。これにより、分割ウェル領域１１４により分割された複数の活性部１２０に対して、共通のエミッタ電極５２を容易に配置できる。このため、複数の活性部１２０の間で、エミッタ電極５２をワイヤ等で接続しなくとも、半導体基板１０の上面において、エミッタ電位のバラツキを抑制できる。
【０１１９】
また、分割ウェル領域１１４の上方に、温度センサに接続される配線を備える構成が知られている。当該配線は、金属等の導電材料で形成される。本例の半導体装置１００は、分割ウェル領域１１４の上方に、エミッタ電極５２以外の配線または電極が配置されていない。これにより、半導体装置１００が組み立てやすくなる。したがって、製造コストを低減できる。図２に示したように、本例の分割ウェル領域１１４の上方にはエミッタ電極５２が配置されている。
【０１２０】
図１０は、保護層１５０の配置例を示す上面図である。図１０においては、保護層１５０が配置される領域を、斜線のハッチングで示している。保護層１５０は、エミッタ電極５２の上方、および、半導体基板１０の上方に設けられてよい。保護層１５０は、エミッタ電極５２の上面に接していてよい。
【０１２１】
半導体装置１００は、第１ウェル領域１１１を覆う保護層１５０−１を有してよい。保護層１５０−１は、パッド５０の上面の一部を露出させてよい。これにより、パッド５０の上面にワイヤ等を接続できる。
【０１２２】
半導体装置１００は、第２ウェル領域１１２を覆う保護層１５０−２を有してよい。保護層１５０−２は、第２ウェル領域１１２の全体を覆っていてよい。半導体装置１００は、周辺ウェル領域１１３を覆う保護層１５０−３を有してよい。保護層１５０−３は、周辺ウェル領域１１３の全体を覆っていてよい。半導体装置１００は、分割ウェル領域１１４を覆う保護層１５０−４および保護層１５０−７を有してよい。保護層１５０−４および保護層１５０−７により、分割ウェル領域１１４の全体が覆われていてよい。本例では、保護層１５０−４が、幅広部１１５の全体を覆っており、保護層１５０−７が、幅広部１１５以外の分割ウェル領域１１４の全体を覆っている。
【０１２３】
保護層１５０は、エミッタ電極５２の上面の一部を露出させている。これにより、エミッタ電極５２の上面に、ワイヤ等を容易に接続できる。
【０１２４】
半導体装置１００は、半導体基板１０の上面を、第１領域１５２−１、第２領域１５２−２および第３領域１５２−３に分割する保護層１５０−５および保護層１５０−６を有してよい。保護層１５０−５および保護層１５０−６は、半導体基板１０の上面を、Ｙ軸方向に横切って設けられてよい。第１領域１５２−１は、第１ウェル領域１１１が設けられた領域であり、第２領域１５２−２は、第２ウェル領域１１２が設けられた領域であり、第３領域１５２−３は、Ｘ軸方向において、第１ウェル領域１１１および第２ウェル領域１１２の間に配置された領域である。本実施形態では、第３領域１５２−３は、Ｙ軸方向において、保護層１５０−７および保護層１５０−４によって、２つに分割されている。
【０１２５】
本例の第３領域１５２−３には、保護層１５０−４が設けられている。本例の第３領域１５２−３は、第１領域１５２−１および第２領域１５２−２のいずれよりも面積が大きい。保護層１５０−５は、保護層１５０−２と接続されていてよい。本例の保護層１５０−５は、保護層１５０−２のＸ軸方向における先端と接続されている。保護層１５０−６は、保護層１５０−１と接続されていてよい。本例の保護層１５０−６は、保護層１５０−１のＸ軸方向における先端と接続されている。
【０１２６】
第３領域１５２−３において露出するエミッタ電極５２の上面には、はんだ等の接続材料が設けられてよい。これにより、エミッタ電極５２の上面に、ワイヤまたはリードフレーム等の配線を接続できる。第３領域１５２−３の面積を大きくすることで、これらの配線を容易に接続できる。
【０１２７】
また、第３領域１５２−３と第１領域１５２−１とを、保護層１５０−６により分離することで、第３領域１５２−３のはんだ等が、パッド５０まで流れることを抑制できる。また、第１領域１５２−１とは逆側に第２領域１５２−２を設けることで、半導体基板１０の上面におけるはんだ等の位置の偏りを抑制できる。
【０１２８】
図１１は、実装基板２００に実装された状態の半導体基板１０の側面図である。図１１においては、コレクタ電極２４、層間絶縁膜３８等を省略している。半導体基板１０は、はんだ等の接続部１６０により、実装基板２００に固定される。また、エミッタ電極５２の第３領域１５２−３の上面には、はんだ等の接続部１６２が設けられている。接続部１６２とエミッタ電極５２との間には、めっき部１６１が設けられていてもよい。
【０１２９】
めっき部１６１は、エミッタ電極５２とは異なる金属材料のめっき層であってよい。めっき部１６１は、接続部１６２が配置されないエミッタ電極５２の上面にも設けられてよい。接続部１６２は、リードフレーム等の配線１６３を、エミッタ電極５２に接続する。配線１６３は、図１０に示した２つの第３領域１５２−３に跨って設けられてもよい。配線１６３は、保護層１５０−７および保護層１５０−４の上方にも設けられてよい。この場合、保護層１５０−７および保護層１５０−４と、配線１６３との間にも、接続部１６２が設けられてよい。第３領域１５２−３に設けられた接続部１６２の上端は、保護層１５０の上端よりも上方に配置されていてよい。
【０１３０】
図１１に示すように、保護層１５０−６および保護層１５０−５により、接続部１６２が、第１領域１５２−１および第２領域１５２−２に流れることが抑制されている。これにより、接続部１６２のＸ軸方向における位置が偏ることを抑制できる。接続部１６２の位置が偏ると、半導体装置１００の重心がＸ軸方向における中心からずれてしまう。このため、接続部１６０によって半導体基板１０を実装基板２００に実装する工程において、半導体基板１０がＹ軸方向に傾いてしまう場合がある。第１領域１５２−１および第２領域１５２−２を設けることで、接続部１６２の位置の偏りを抑制して、実装時における半導体基板１０の傾きを抑制できる。
【０１３１】
第１領域１５２−１および第２領域１５２−２のＸ軸方向における幅は、同一であることが好ましい。第１領域１５２−１および第２領域１５２−２のＸ軸方向における幅の差分は、半導体基板１０のＸ軸方向における長さの５％以下であってよい。保護層１５０−６および保護層１５０−５の幅Ｗ１は、１００μｍ以上であってよく、２００μｍ以上であってよく、３００μｍ以上であってもよい。保護膜１５０−７も、幅Ｗ１を有していてよい。保護層１５０の幅とは、上面視における保護層１５０の短手方向の幅である。
【０１３２】
図１０および図１１において説明した保護層１５０は、半導体装置１００の反りを防止する梁部として機能してもよい。梁部は、図１０の上面視で示すように、梁部の長手方向と直交する短手方向において、保護層１５０に覆われていないエミッタ電極５２に挟まれた保護層１５０である。梁部は、長手方向の両端において、保護層１５０と接続されていてよい。
【０１３３】
図１０においては、保護層１５０−５および保護層１５０−６が、第１の方向（本例では、Ｙ軸方向）が長手方向である第１梁部として機能する。保護層１５０−５は、短手方向（本例ではＸ軸方向）において、第２領域１５２−２において露出するエミッタ電極５２と、第３領域１５２−３において露出するエミッタ電極５２とに挟まれている。保護層１５０−６は、短手方向（本例ではＸ軸方向）において、第１領域１５２−１において露出するエミッタ電極５２と、第３領域１５２−３において露出するエミッタ電極５２とに挟まれている。
【０１３４】
図１０においては、保護層１５０−４および保護層１５０−７が、第２の方向（本例では、Ｘ軸方向）が長手方向である第２梁部として機能する。第２の方向は、第１の方向とは異なる方向である。図１０の例では、第１の方向と第２の方向は直交しているが、第１の方向と第２の方向とが成す角度は、直角に限定されない。保護層１５０−４および保護層１５０−７は、短手方向（本例ではＹ軸方向）において、２つの第３領域１５２−３において露出するエミッタ電極５２に挟まれている。
【０１３５】
第１梁部および第２梁部の少なくとも一方の梁部は、エミッタ電極５２を横断せずに配置されてよい。当該梁部の少なくとも一方の端部は、エミッタ電極５２の上方において、他の保護層１５０に接続されてよい。図１０の例では、直線上に配置された保護層１５０−７、保護層１５０−４および保護層１５０−７で構成される第２梁部の一方の端部は、第１梁部として機能する保護層１５０−６と接続している。第２梁部の他方の端部は、保護層１５０−２と接続している。
【０１３６】
第１梁部および第２梁部の少なくとも一方の梁部は、周辺ウェル領域１１３を覆う保護層１５０−３と接続していてよい。図１０の例では、保護層１５０−５および保護層１５０−６の端部は、保護層１５０−３と接続している。第１梁部および第２梁部の少なくとも一方の梁部は、上面視においてエミッタ電極５２を横断していてよい。図１０の例では、保護層１５０−６がエミッタ電極５２を横断している。つまり、保護層１５０−６は、一方の端部が保護層１５０−３に接続され、エミッタ電極５２を横断し、且つ、他方の端部が保護層１５０−３に接続されている。
【０１３７】
保護層１５０の少なくとも一部を、エミッタ電極５２の上面を分割する梁部として設けることで、半導体基板１０がＺ軸方向に反ることを抑制できる。保護層１５０−６のように、エミッタ電極５２の上面を横断するように梁部を設けることで、半導体基板１０の反りを更に抑制できる。また、保護層１５０−７および保護層１５０−４のように、エミッタ電極５２の上面を延伸して、保護層１５０どうしを接続する梁部を設けることで、半導体基板１０の反りを更に抑制できる。
【０１３８】
また、エミッタ電極５２の上面全体を保護層１５０で覆わずに、梁部を配置することで、図１１に示したような接続部１６２を、エミッタ電極５２の上面に設けることが容易になる。接続部１６２は、エミッタ電極５２の上面のうち、保護層１５０で覆われていない接続領域と接続する。上述したように、接続部１６２は、めっき部１６１を介してエミッタ電極５２と接続してよい。
【０１３９】
図１０の例では、第３領域１５２−３が、接続領域として機能する。上述したように、第３領域１５２−３は、エミッタ電極５２の上面の各領域１５２のうち、面積が最大の領域である。エミッタ電極５２の上面は、複数の第３領域１５２−３を有してよい。この場合、接続部１６２は、それぞれの第３領域１５２−３に設けられてよい。また、第３領域１５２−３ごとに、リードフレーム等の配線が接続されてよい。
【０１４０】
第３領域１５２−３は、上面視において、少なくとも一つの第１梁部と、少なくとも一つの第２梁部とを含む保護層１５０により囲まれていてよい。例えば、第３領域１５２−３が矩形の場合、第３領域１５２−３の少なくとも一つの辺に沿って第１梁部が設けられ、他の少なくとも一つの辺に沿って第２梁部が設けられてよい。また、第１梁部および第２梁部は、上面視において交差して設けられていてもよい。
【０１４１】
図１０の例では、第３領域１５２−３を囲む保護層１５０は、第１梁部として機能する保護層１５０−５および保護層１５０−６と、第２梁部として機能する保護層１５０−４および保護層１５０−７を含む。本例の第３領域１５２−３を囲む保護層１５０は、梁部以外の保護層１５０を含んでいる。他の例では、第３領域１５２−３を囲む保護層１５０は、梁部だけを含んでいてもよい。接続部１６２が設けられる第３領域１５２−３の周囲を保護層１５０で囲むことで、第３領域１５２−３において生じる応力による半導体基板１０の反りを抑制できる。
【０１４２】
図１１に示したように、ここでは、第１梁部として機能する保護層１５０−５および保護層１５０−６は、エミッタ電極５２の上面に配置される。すなわち、保護層１５０−５および保護層１５０−６は、第１梁部として機能するように設けられたものであって、エミッタ電極５２を隔て絶縁をとるために設けられたものではない。同様に、第２梁部として機能する保護層１５０−４および保護層１５０−７も、エミッタ電極５２の上面に配置されてよい。
【０１４３】
また、保護層１５０−１、保護層１５０−２および保護層１５０−３は、エミッタ電極５２を隔て絶縁をとるために設けられてよい。すなわち、保護層１５０−１、保護層１５０−２および保護層１５０−３は、エミッタ電極５２を分断するように設けられてよい。なお、第１梁部として機能する保護層１５０−５および保護層１５０−６、並びに、第２梁部として機能する保護層１５０−４および保護層１５０−７も、エミッタ電極５２を分断するように設けられてもよい。
【０１４４】
上述のように、保護層１５０を適切に配置することで、半導体基板１０の上面におけるはんだ等の位置の偏りを抑制でき、半導体基板１０の反りを抑制でき、且つ、ワイヤまたはリードフレーム等の配線１６３を接続可能な第３領域１５２−３を確保することができる。これにより、半導体装置１００が組み立てやすくなる。
【０１４５】
図１２は、本発明の実施形態に係る半導体モジュール３００の一例を示す上面図である。半導体モジュール３００は、第１の半導体装置１００−１と、第２の半導体装置１００−２とを備える。半導体モジュール３００は、複数組の第１の半導体装置１００−１および第２の半導体装置１００−２を備えてよい。
【０１４６】
本例の半導体モジュール３００は、筐体８８を備える。筐体８８は、それぞれの半導体装置１００を収容する。筐体８８の内部には、半導体装置１００を冷却する冷媒が流れる。第２の半導体装置１００−２は、第１の半導体装置１００−１よりも、冷媒の流路の上流に配置されている。つまり、第２の半導体装置１００−２の近傍を通過した冷媒が、第１の半導体装置１００−１の近傍を通過する。このため、第１の半導体装置１００−１の冷却効率は、第２の半導体装置１００−２の冷却効率に比べて劣化する場合がある。
【０１４７】
第２の半導体装置１００−２は、図１から図１１において説明した半導体装置１００である。第１の半導体装置１００−１は、図１から図１１において説明した半導体装置１００の構成に加えて、温度センサおよび電流センサの少なくとも一方を備えている。半導体モジュール３００は、第１の半導体装置１００−１の温度センサおよび電流センサにおける検出結果に基づいて、第１の半導体装置１００−１および第２の半導体装置１００−２の両方を制御する。例えば第１の半導体装置１００−１において過熱が検出された場合、半導体モジュール３００は、第１の半導体装置１００−１および第２の半導体装置１００−２の出力電流を抑制する。冷却効率が悪い第１の半導体装置１００−１のセンサの検出結果を用いることで、第１の半導体装置１００−１における過熱等も抑制できる。
【０１４８】
この場合、第２の半導体装置１００−２として、半導体装置１００を用いることで、第２の半導体装置１００−２の製造コストを低減できる。また、第２の半導体装置１００−２が、図１から図１１において説明した構造を有することで、第２の半導体装置１００−２の耐量等の性能を、第１の半導体装置１００−１と同等に維持できる。
【０１４９】
筐体８８は、主端子８６と、制御端子９９を有する。主端子８６の少なくとも一部は、半導体装置１００のエミッタ電極５２と電気的に接続される。制御端子９９の少なくとも一部は、半導体装置１００のパッド５０と電気的に接続される。また、制御端子９９の少なくとも一部は、第１の半導体装置１００−１のセンサと電気的に接続されている。
【０１５０】
図１３は、第１の半導体装置１００−１の上面の一例を示す図である。第１の半導体装置１００−１は、図１から図１１において説明した半導体装置１００の構成に加えて、温度センサ１７８、アノード配線１８０、カソード配線１８２、アノードパッド１７４、カソードパッド１７６および電流検出パッド１７２を備える。また、ダミー素子部１１０は、電流センサとして機能する。図１３においては、パッド５０は第１パッドの一例であり、アノードパッド１７４、カソードパッド１７６および電流検出パッド１７２は第２パッドの一例である。また、エミッタ電極５２は、活性部１２０の分割領域毎に設けられている。各パッドは、エミッタ電極５２と分離して設けられている。
【０１５１】
アノードパッド１７４、カソードパッド１７６および電流検出パッド１７２は、第２ウェル領域１１２の上方に配置されている。電流検出パッド１７２は、ダミー素子部１１０のメサ部６０と接続されている。アノードパッド１７４は、アノード配線１８０により、温度センサ１７８のアノードに接続されている。カソードパッド１７６は、カソード配線１８２により、温度センサ１７８のカソードに接続されている。
【０１５２】
アノード配線１８０およびカソード配線１８２は、分割ウェル領域１１４の上方に配置されている。アノード配線１８０およびカソード配線１８２は、アルミニウム等の金属配線であってよい。
【０１５３】
温度センサ１７８は、幅広部１１５の上方に配置されている。温度センサ１７８の全体が、幅広部１１５と重なっていてよい。本例の温度センサ１７８は、ポリシリコン等の半導体材料で形成されたＰＮ接合ダイオードである。
【０１５４】
図１４は、図１３におけるｅ−ｅ断面の一例を示す図である。当該断面は、図９に示した断面に対して、温度センサ１７８、アノード配線１８０およびカソード配線１８２が設けられている点で相違する。また、エミッタ電極５２は、温度センサ１７８、アノード配線１８０およびカソード配線１８２により、Ｙ軸方向において分割されている。
【０１５５】
温度センサ１７８は、アノード１８４とカソード１８６とを有する。本例のアノード１８４は、Ｐ型の不純物がドーピングされたポリシリコンである。本例のカソード１８６は、Ｎ型の不純物がドーピングされたポリシリコンである。アノード１８４にはアノード配線１８０が接続されており、カソード１８６にはカソード配線１８２が接続されている。温度センサ１７８に印加される電圧と、温度センサ１７８に流れる電流から、温度センサ１７８の温度を推定できる。
【０１５６】
図１５は、第１の半導体装置１００−１のダミー素子部１１０におけるメサ部６０を示す上面図である。メサ部６０には、ゲートトレンチ部４０と接するエミッタ領域１２が設けられている。これにより、ダミー素子部１１０がトランジスタとして動作する。ダミー素子部１１０に流れる電流を検出することで、活性部１２０に流れる電流を推定できる。
【０１５７】
図１から図１１において説明した半導体装置１００によれば、第１の半導体装置１００−１と活性部１２０の面積を同一にできる。また、第１の半導体装置１００−１とゲート容量を同一にできる。また、第１の半導体装置１００−１と同等の耐量を実現できる。また、第１の半導体装置１００−１の製造工程と、半導体装置１００の製造工程とを、部分的に共通化できる。これにより、半導体装置の製造コストを低減できる。また、半導体装置の製造工程を部分的に共通化することで、半導体装置を組み立てやすくできる。
【０１５８】
図１６は、上面視における保護層１５０の他の配置例を示す図である。半導体装置１００は、半導体基板１０の上方に配置され、エミッタ電極５２とは分離したパッドを有する。本例の半導体装置１００は、図１３において説明した半導体装置１００と同一の電極配置を有する。つまり、半導体装置１００は、エミッタ電極５２とは分離した、電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６を有する。
【０１５９】
１つ以上のパッドを有する場合、保護層１５０には、それぞれのパッドの上面を露出させる開口が設けられている。本例においては、保護層１５０−２に、電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６の各パッドに対して開口が設けられている。保護層１５０は、上面視において各パッドと、エミッタ電極５２との間に設けられた電極分離部を有する。図１６の例では、保護層１５０−８が、電極分離部として機能する。
【０１６０】
電極分離部として機能する保護層１５０（本例では保護層１５０−８）の幅をＷ２とする。幅Ｗ２は、上面視における電極分離部の幅のうち、最小の幅を指す。また、梁部として機能する保護層１５０（本例では、保護層１５０−４、保護層１５０−５、保護層１５０−６、保護層１５０−７）の幅をＷ３とする。幅Ｗ３は、上面視における梁部の幅のうち、最小の幅を指す。図１６の例では、保護層１５０−７の幅をＷ３としているが、梁部として機能する他の保護層１５０の幅がＷ３であってもよい。
【０１６１】
本例において幅Ｗ３は、幅Ｗ１より大きい。梁部の幅を大きくすることで、半導体基板１０の反りを抑制しやすくなる。また、電極分離部の幅を小さくすることで、エミッタ電極５２に比べて小さいパッドの上面の露出面積を確保でき、各パッドに配線を接続しやすくなる。
【０１６２】
幅Ｗ３は、１００μｍ以上であってよく、２００μｍ以上であってよく、３００μｍ以上であってもよい。幅Ｗ３は、半導体基板１０のＺ軸方向の厚み以上であってもよい。
【０１６３】
ここでは、第１梁部として機能する保護層１５０−５および保護層１５０−６は、エミッタ電極５２の上面に配置される。一方、第２梁部として機能する保護層１５０−４および保護層１５０−７は、エミッタ電極５２を分断するように設けられる。すなわち、保護層１５０−４および保護層１５０−７は、第２梁部としての機能と絶縁分離の機能との双方の機能を発揮するために設けられる。
【０１６４】
図１７は、半導体装置１００の上面における、トランジスタ部７０、ダイオード部８０および保護層１５０の配置例を示す図である。トランジスタ部７０およびダイオード部８０の配置は、図３の例と同様であってよい。トランジスタ部７０は、半導体基板１０の下面２３に接するコレクタ領域２２を有する。ダイオード部８０は、半導体基板１０の下面２３に接するカソード領域８２を有する。
【０１６５】
図１７において符号「Ｆ」を囲む実線の矩形は、カソード領域８２が設けられた領域を示している。半導体基板１０の下面２３において、カソード領域８２以外の領域には、コレクタ領域２２が設けられている。ダイオード部８０は、上面視においてカソード領域８２が設けられた領域である。図１７においては、それぞれのカソード領域８２をＹ軸方向にウェル領域１１（図１０等参照）まで延長した領域を延長領域８１とする。本明細書では、上面視において延長領域８１が設けられた領域も、ダイオード部８０に含める。
【０１６６】
本例では、Ｙ軸方向に長手を有する第１梁部（本例では、保護層１５０−５および保護層１５０−６）は、上面視においてカソード領域８２と重ならない位置に設けられている。第１梁部は、ダイオード部８０と重ならない位置に設けられてよい。図１７の例では、第１梁部は、トランジスタ部７０と重なる位置に設けられている。第１梁部とトランジスタ部７０の長手方向（本例ではＹ軸方向）は同一であってよい。また、カソード領域８２と重なる位置には、いずれの保護層１５０も設けられていないことが好ましい。
【０１６７】
図１８は、半導体装置１００のＸＺ断面の一例である。本例の半導体装置１００は、図１から図１７において説明した半導体装置１００の構造に加えて、ライフタイム調整領域７２を有する。他の構造は、図１から図１７において説明した例と同様である。ただし、保護層１５０の配置は、図１７に示した例と同様である。
【０１６８】
ライフタイム調整領域７２は、半導体基板１０の上面２１側に設けられる。上面２１側とは、半導体基板１０の深さ方向における中央と、上面２１との間の領域を指す。ライフタイム調整領域７２は、ヘリウムまたは水素等の粒子を半導体基板１０の上面２１側から注入したことで生じた空孔欠陥等のライフタイムキラーを含む。図１８においては、粒子の注入深さ位置をバツ印で示している。ライフタイムキラー密度の深さ方向における分布は、粒子の注入位置においてピークを有する。粒子が通過した領域にも空孔欠陥等が生じるので、ライフタイムキラーは、粒子の注入位置から、上面２１にかけても分布していてよい。ライフタイムキラー密度の変化は、ピーク位置から上面２１に向かう分布のほうが、ピーク位置から下面２３に向かう分布よりも緩やかであってよい。また、ヘリウム等の粒子濃度の深さ方向における分布は、粒子の注入位置においてピークを有する。
【０１６９】
ヘリウム等の粒子を注入する工程においては、粒子を注入しない領域にマスク１９０が設けられる。マスク１９０は、粒子を遮蔽できる材料および厚みで形成される。マスク１９０は、レジストで形成されてよく、金属で形成されていてよく、他の材料で形成されていてもよい。
【０１７０】
ライフタイム調整領域７２は、ダイオード部８０に設けられている。これにより、ダイオード部８０の逆回復時において、ダイオード部８０のキャリアのライフタイムを短くでき、逆回復特性を改善できる。ライフタイム調整領域７２は、中間領域９０にも設けられてよい。中間領域９０にライフタイム調整領域７２を設けることで、トランジスタ部７０からダイオード部８０にキャリアが流れることを抑制できる。
【０１７１】
本例においては、保護層１５０が、カソード領域８２と重なる位置には設けられずに、トランジスタ部７０の上方に配置されている。このため、ダイオード部８０において、ヘリウム等の粒子の注入深さ位置が、保護層１５０により変動することを防げる。
【０１７２】
保護層１５０は、ライフタイム調整領域７２と重ならない範囲に設けられることが好ましい。これにより、ライフタイム調整領域７２の深さ位置を精度よく制御できる。保護層１５０は、マスク１９０により覆われていてもよい。
【０１７３】
なお、ダイオード部８０の一部として機能しないカソード領域８２が存在する場合には、当該カソード領域８２の上方に保護層１５０が設けられていてもよい。ダイオード部８０の一部として機能しないカソード領域８２とは、例えば、上面２１にエミッタ電極５２が配置されていないカソード領域８２である。つまり、上面視においてエミッタ電極５２と重ならないカソード領域８２は、ダイオード部８０の一部として機能しないとしてよい。一例として、活性部１２０以外の領域に設けられたカソード領域８２を、ダイオード部８０の一部として機能しないカソード領域８２としてもよい。例えば、周辺ウェル領域１１３と、半導体基板１０の端辺との間のエッジ終端構造部にカソード領域８２が設けられた場合であっても、エッジ終端構造部には保護層１５０が設けられていてよい。
【０１７４】
図１９は、ダイオード部８０に保護層１５０を設けた半導体装置１００の断面を示す。ダイオード部８０に保護層１５０を設けると、当該保護層１５０により、ヘリウム等の粒子が減速されてしまう。これにより、ライフタイム調整領域７２とは異なる位置に、ライフタイムキラー７３が形成されてしまう場合がある。この場合、ダイオード部８０の特性を精度よく制御できない。図１８に示した例では、ライフタイムキラーの深さ位置を精度よく制御できるので、ダイオード部８０の特性を精度よく制御できる。
【０１７５】
図２０は、保護層１５０の他の配置例を示す上面図である。図２０においては、第１梁部として機能する保護層１５０−９、および、第２梁部として機能する保護層１５０−１０以外の保護層１５０を省略している。また、模式的な活性部１２０、半導体基板１０および保護層１５０以外の構造も省略している。活性部１２０、半導体基板１０および保護層１５０以外の構造は、図１から図１９において説明したいずれかの形態と同様である。
【０１７６】
本例の保護層１５０−９および保護層１５０−１０は、トランジスタ部７０の長手方向（例えばＹ軸方向）とは異なる方向に長手を有してよい。保護層１５０−９および保護層１５０−１０は、各トレンチ部の延伸方向とは異なる方向に長手を有してよい。保護層１５０−９および保護層１５０−１０は、半導体基板１０の端辺１０２とは異なる方向に長手を有してよい。２つの保護層１５０−９および２つの保護層１５０−１０により、エミッタ電極５２の上面の第４領域１５２−４を囲んでいてよい。第４領域１５２−４には、図１１に示した接続部１６２が設けられてよい。このような構造によっても、半導体基板１０の反りを抑制できる。
【０１７７】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【符号の説明】
【０１７８】
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２５・・・接続部、２９・・・延伸部分、３０・・・ダミートレンチ部、３１・・・先端部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・延伸部分、４０・・・ゲートトレンチ部、４１・・・先端部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４８・・・ゲートランナー、５０・・・パッド、５２・・・エミッタ電極、５４・・・コンタクトホール、５６・・・コンタクトホール、６０・・・メサ部、７０・・・トランジスタ部、７２・・・ライフタイム調整領域、７３・・・ライフタイムキラー、８０・・・ダイオード部、８１・・・延長領域、８２・・・カソード領域、８６・・・主端子、８８・・・筐体、９０・・・中間領域、９９・・・制御端子、１００・・・半導体装置、１０２・・・端辺、１１０・・・ダミー素子部、１１１・・・第１ウェル領域、１１２・・・第２ウェル領域、１１３・・・周辺ウェル領域、１１４・・・分割ウェル領域、１１５・・・幅広部、１２０・・・活性部、１５０・・・保護層、１５２−１・・・第１領域、１５２−２・・・第２領域、１５２−３・・・第３領域、１６０・・・接続部、１６１・・・めっき部、１６２・・・接続部、１６３・・・配線、１７２・・・電流検出パッド、１７４・・・アノードパッド、１７６・・・カソードパッド、１７８・・・電流センサ、１８０・・・アノード配線、１８２・・・カソード配線、１８４・・・アノード、１８６・・・カソード、１９０・・・マスク、２００・・・実装基板、３００・・・半導体モジュール
【図１】
2020162012.tif 000003
【図２】
2020162012.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2020162012.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2020162012.tif 000016
【図１５】
2020162012.tif 000017
【図１６】
2020162012.tif 000018
【図１７】
2020162012.tif 000019
【図１８】
2020162012.tif 000020
【図１９】
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【図２０】
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【手続補正書】
【提出日】令和3年1月25日(2021.1.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
従来、チップ温度等を検出するセンサを設けた半導体装置が知られている（例えば、特許文献１参照）。また、ポリイミド等の保護膜を設けた半導体装置が知られている（例えば、特許文献２−４参照）。
特許文献１  特開２００７−３２９３３０号公報
特許文献２  特開２００９−３８１４０号公報
特許文献３  特開２０１５−１７７１１６号公報
特許文献４  特開２０１５−２６６８３号公報
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１１７
【補正方法】変更
【補正の内容】
【０１１７】
本例の半導体装置１００は、幅広部１１５の上方に温度センサが設けられていない。これにより、半導体装置１００の温度を検出することは困難になるが、半導体装置１００が組み立てやすくなる。したがって、製造コストを低減できる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１３１
【補正方法】変更
【補正の内容】
【０１３１】
第１領域１５２−１および第２領域１５２−２のＸ軸方向における幅は、同一であることが好ましい。第１領域１５２−１および第２領域１５２−２のＸ軸方向における幅の差分は、半導体基板１０のＸ軸方向における長さの５％以下であってよい。保護層１５０−６および保護層１５０−５の幅Ｗ１は、１００μｍ以上であってよく、２００μｍ以上であってよく、３００μｍ以上であってもよい。保護層１５０−７も、幅Ｗ１を有していてよい。保護層１５０の幅とは、上面視における保護層１５０の短手方向の幅である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１５７
【補正方法】変更
【補正の内容】
【０１５７】
図１から図１１において説明した半導体装置１００によれば、第２の半導体装置１００−２の活性部１２０の面積を第１の半導体装置１００−１と同一にできる。また、第２の半導体装置１００−２のゲート容量を第１の半導体装置１００−１と同一にできる。また、第１の半導体装置１００−１と同等の第２の半導体装置１００−２の耐量を実現できる。また、第１の半導体装置１００−１の製造工程と、第２の半導体装置１００−２の製造工程とを、部分的に共通化できる。これにより、半導体装置の製造コストを低減できる。また、半導体装置の製造工程を部分的に共通化することで、半導体装置を組み立てやすくできる。
【国際調査報告】
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