(57)【要約】  複数の駆動装置間で駆動素子の駆動能力を切り替えるタイミングを同期化し、全体としてスイッチングノイズおよびスイッチング損失の低減効果を高める。  ＩＰＭ（２）は、Ｕ相駆動装置（３）、Ｖ相駆動装置（４）およびＷ相駆動装置（５）を同期ブリッジ回路（６）で接続する。ここで、Ｕ相駆動装置（３）のハイサイド制御回路（１２）で駆動能力の切り替えがあり、バス（ＭＨＢｕｓ＿Ｕ）を介して切り替えのタイミングが同期ブリッジ回路（６）に通知されたとする。同期ブリッジ回路（６）は、そのタイミングをＵ相駆動装置（３）のローサイド制御回路（１４）およびＶ相駆動装置（４）およびＷ相駆動装置（５）のハイサイド制御回路およびローサイド制御回路に通知し、駆動能力の切り替えを一斉に行う。これにより、ＩＰＭ（２）は、相間で駆動能力にアンバランスがなくなり、スイッチングノイズおよびスイッチング損失の低減効果を高めることができる。
2020183966.tif 000002
【特許請求の範囲】
【請求項１】
負荷を駆動するハイサイド駆動素子およびローサイド駆動素子と、
前記ハイサイド駆動素子を制御するハイサイド制御回路と、
前記ローサイド駆動素子を制御するローサイド制御回路と、
を有する駆動装置を複数備え、
前記ハイサイド制御回路および前記ローサイド制御回路は、それぞれ、前記ハイサイド駆動素子および前記ローサイド駆動素子の異常状態を検出する異常検出回路と、前記ハイサイド駆動素子および前記ローサイド駆動素子の駆動能力を切り替える能力切替機能付駆動回路と、前記異常検出回路が異常状態を検出したとき前記能力切替機能付駆動回路の駆動能力を切り替える駆動能力切替回路とを有しているパワーモジュールであって、
複数の前記異常検出回路のいずれかが異常状態を検出したとき、すべての前記能力切替機能付駆動回路は、前記ハイサイド駆動素子および前記ローサイド駆動素子の駆動能力を切り替える、パワーモジュール。
【請求項２】
複数の前記駆動装置の前記ハイサイド制御回路および前記ローサイド制御回路に接続された同期ブリッジ回路を備え、前記異常検出回路のいずれかが異常状態を検出したとき、異常状態を検出した前記異常検出回路を有する前記ハイサイド制御回路または前記ローサイド制御回路を除くすべての前記ハイサイド制御回路および前記ローサイド制御回路に対し、異常状態の検出を前記同期ブリッジ回路を介して通知する、請求項１記載のパワーモジュール。
【請求項３】
前記ハイサイド制御回路および前記ローサイド制御回路は、前記異常検出回路が前記ハイサイド駆動素子または前記ローサイド駆動素子の異常状態を検出したとき異常状態の検出を前記同期ブリッジ回路に送信するとともに他の前記ハイサイド制御回路および前記ローサイド制御回路の１つが検出した異常状態を前記同期ブリッジ回路から受信する通信回路を有している、請求項２記載のパワーモジュール。
【請求項４】
前記同期ブリッジ回路は、すべての前記通信回路に接続された共通接続部を有し、通常動作のときに前記共通接続部が第１の電圧レベルに維持され、前記ハイサイド制御回路および前記ローサイド制御回路の１つから異常状態の検出が送信されてきたとき前記共通接続部が第２の電圧レベルに切り替えられて異常状態の検出を送信した前記ハイサイド制御回路または前記ローサイド制御回路を除くすべての前記ハイサイド制御回路および前記ローサイド制御回路へ異常状態の検出を通知する、請求項３記載のパワーモジュール。
【請求項５】
前記同期ブリッジ回路は、一端が前記共通接続部に接続され他端が前記ローサイド制御回路の電源に接続されたプルアップ抵抗を有し、前記共通接続部の電位を前記電源の電圧である前記第１の電圧レベルに設定している、請求項４記載のパワーモジュール。
【請求項６】
前記通信回路は、前記第１の電圧レベルまたは前記第２の電圧レベルの信号を受けて前記駆動能力切替回路に伝達するバッファ回路と、異常状態の検出を受けて前記共通接続部の電位を前記第１の電圧レベルから前記第２の電圧レベルに切り換えるスイッチ素子とを有している、請求項４記載のパワーモジュール。
【請求項７】
前記同期ブリッジ回路は、前記共通接続部と前記ハイサイド制御回路の前記通信回路との間にレベル変換回路を有している、請求項４記載のパワーモジュール。
【請求項８】
前記レベル変換回路は、前記ハイサイド制御回路の前記通信回路に接続されてハイサイド情報を扱うハイサイド回路と前記共通接続部に接続されてローサイド情報を扱うローサイド回路とを有し、前記ハイサイド回路および前記ローサイド回路は、前記ハイサイド情報および前記ローサイド情報を相互に伝達するよう構成した、請求項７記載のパワーモジュール。
【請求項９】
前記ハイサイド回路は、前記ハイサイド情報を前記ローサイド回路へ伝達するとともに前記ローサイド回路から前記ローサイド情報が伝達されているときには、前記ハイサイド情報の前記ローサイド回路への伝達を停止し、前記ローサイド回路は、前記ローサイド情報を前記ハイサイド回路へ伝達するとともに前記ハイサイド回路から前記ハイサイド情報が伝達されているときには、前記ローサイド情報の前記ローサイド回路への伝達を停止するようにした、請求項８記載のパワーモジュール。
【請求項１０】
前記ハイサイド回路と前記ローサイド回路との間に、前記ローサイド情報をレベルアップするレベルアップ回路と前記ハイサイド情報をレベルダウンするレベルダウン回路とを有している、請求項９記載のパワーモジュール。
【請求項１１】
前記レベルアップ回路は、前記ローサイド情報によって制御される第１の高耐圧トランジスタと一端が前記ハイサイド制御回路の電源に接続され他端が前記第１の高耐圧トランジスタに接続された第１のレベルシフト抵抗とを有し、前記レベルダウン回路は、前記ハイサイド情報によって制御される第２の高耐圧トランジスタと一端が前記ローサイド制御回路のグランドに接続され他端が前記第２の高耐圧トランジスタに接続された第２のレベルシフト抵抗とを有している、請求項１０記載のパワーモジュール。
【請求項１２】
前記レベルアップ回路は、前記ローサイド情報を前記ハイサイド回路に伝達する第１のアイソレーション素子と、前記ハイサイド情報を前記ローサイド回路に伝達する第２のアイソレーション素子と、を有している、請求項１０記載のパワーモジュール。
【請求項１３】
前記異常検出回路は、前記ハイサイド駆動素子または前記ローサイド駆動素子の過電流状態を検出する電流検出回路を有し、前記電流検出回路が過電流状態を検出したとき前記駆動能力切替回路が前記能力切替機能付駆動回路の駆動能力を切り替える、請求項１記載のパワーモジュール。
【請求項１４】
前記異常検出回路は、前記ハイサイド駆動素子または前記ローサイド駆動素子の過熱状態を検出する温度検出回路を有し、前記温度検出回路が過熱状態を検出したとき前記駆動能力切替回路が前記能力切替機能付駆動回路の駆動能力を切り替える、請求項１記載のパワーモジュール。
【請求項１５】
ローサイド制御回路の異常を表すローサイド情報をハイサイド制御回路に伝達する第１の伝達回路と、前記ハイサイド制御回路の異常を表すハイサイド情報を前記ローサイド制御回路に伝達する第２の伝達回路とを備え、
前記第１の伝達回路は、前記第２の伝達回路が前記ハイサイド情報を伝達しているとき前記ローサイド情報の伝達を停止し、
前記第２の伝達回路は、前記第１の伝達回路が前記ローサイド情報を伝達しているとき前記ハイサイド情報の伝達を停止するようにした、
パワーモジュールのレベル変換回路。
【請求項１６】
前記第１の伝達回路は、前記ローサイド情報をレベルアップするレベルアップ回路を有し、前記第２の伝達回路は、前記ハイサイド情報をレベルダウンするレベルダウン回路を有している、請求項１５記載のパワーモジュールのレベル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数相のモータを相ごとに駆動するための複数の駆動装置を１つのパッケージに収容したパワーモジュールおよびそのレベル変換回路に関する。
【背景技術】
【０００２】
三相モータのような負荷を駆動する装置としてインテリジェントパワーモジュール（以下、ＩＰＭという）が知られている。ＩＰＭは、負荷を駆動する駆動素子およびこの駆動素子を制御する制御回路を備えており、制御回路には、駆動素子を過電流状態または過熱状態から保護する保護回路を内蔵している。【０００３】
制御回路は、また、保護回路が駆動素子の重大な過電流状態または過熱状態を検出したときに駆動素子の動作を停止する以外に、所定の過電流状態または過熱状態を検出したときに駆動素子の駆動能力を切り替える場合がある（たとえば、特許文献１参照）。【０００４】
駆動素子の駆動能力を切り替える方法として、特許文献１では、駆動素子のゲートに直列に挿入されるゲート抵抗の値を切り替えるようにしている。すなわち、駆動素子の過電流状態および過熱状態が検出されていないとき、ゲート抵抗が大きな値に設定されて、スイッチングノイズの発生を低減している。一方、駆動素子の過電流状態および過熱状態が検出されているとき、ゲート抵抗が小さな値に設定されて、駆動素子のスイッチング損失を低減している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２７４６７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
駆動素子の駆動能力を切り替える従来技術に関しては、個別の駆動装置における駆動素子のスイッチングノイズおよびスイッチング損失を改善するものである。したがって、複数の駆動装置を収容したパワーモジュールにおいても、駆動素子の駆動能力の切り替えは、駆動装置ごとに個別に行っている。このため、駆動素子のばらつきや特性の違いにより、駆動装置間で、または、各駆動装置のハーフブリッジ出力回路を構成するハイサイド駆動素子間およびローサイド駆動素子間で、ゲート抵抗の抵抗値を切り替えるタイミングが異なることになる。複数の駆動装置を備えたパワーモジュールでは、個別の駆動装置では効果のあったスイッチングノイズおよびスイッチング損失の低減効果が不十分になるという問題点があった。【０００７】
本発明はこのような点に鑑みてなされたものであり、少なくとも２つの駆動装置間で駆動素子の駆動能力を切り替えるタイミングを同期化し、全体としてスイッチングノイズおよびスイッチング損失の低減効果を高めたパワーモジュールを提供することを目的とする。【０００８】
また、本発明は、各駆動装置のハイサイド駆動素子間およびローサイド駆動素子間で駆動素子の駆動能力を切り替えるタイミングを同期化するパワーモジュールのレベル変換回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明では、上記の課題を解決するために、１つの案では、負荷を駆動するハイサイド駆動素子およびローサイド駆動素子と、ハイサイド駆動素子を制御するハイサイド制御回路と、ローサイド駆動素子を制御するローサイド制御回路と、を有する駆動装置を複数備え、ハイサイド制御回路およびローサイド制御回路は、それぞれ、ハイサイド駆動素子およびローサイド駆動素子の異常状態を検出する異常検出回路と、ハイサイド駆動素子およびローサイド駆動素子の駆動能力を切り替える能力切替機能付駆動回路と、異常検出回路が異常状態を検出したとき能力切替機能付駆動回路の駆動能力を切り替える駆動能力切替回路とを有するパワーモジュールが提供される。このパワーモジュールでは、複数の異常検出回路のいずれかが異常状態を検出したとき、すべての能力切替機能付駆動回路は、ハイサイド駆動素子およびローサイド駆動素子の駆動能力を切り替えるようにしている。【００１０】
本発明は、また、ローサイド制御回路の異常を表すローサイド情報をハイサイド制御回路に伝達する第１の伝達回路と、ハイサイド制御回路の異常を表すハイサイド情報をローサイド制御回路に伝達する第２の伝達回路とを備え、第１の伝達回路は、第２の伝達回路がハイサイド情報を伝達しているときローサイド情報の伝達を停止し、第２の伝達回路は、第１の伝達回路がローサイド情報を伝達しているときハイサイド情報の伝達を停止するようにした、パワーモジュールのレベル変換回路が提供される。
【発明の効果】
【００１１】
上記構成のパワーモジュールおよびレベル変換回路は、各相のハイサイド制御回路およびローサイド制御回路の１つが駆動能力の切り替えをしたとき、すべての能力切替機能付駆動回路が駆動能力を切り替えるので、相間の駆動能力にアンバランスがなくなり、スイッチングノイズおよびスイッチング損失の低減効果を高めることができるという利点がある。【００１２】
本発明の上記および他の目的、特徴および利点は、本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】
【００１３】
【図１】第１の実施の形態に係るパワーモジュールを適用したＩＰＭの概要を示すブロック構成図である。
【図２】第１の実施の形態におけるＵ相駆動装置の一構成例を示す回路図である。
【図３】第１の実施の形態における駆動能力切替機能付駆動回路の一構成例を示す回路図である。
【図４】第１の実施の形態における駆動能力切替機能付駆動回路の動作例を示す真理値表である。
【図５】第１の実施の形態における駆動能力切替回路の一構成例を示す回路図である。
【図６】第１の実施の形態における通信回路の一構成例を示す回路図である。
【図７】第１の実施の形態における同期ブリッジ回路の一構成例を示す回路図である。
【図８】同期ブリッジ回路による同期状態を説明する波形図である。
【図９】第１の実施の形態における同期ブリッジ回路のレベル変換回路の一構成例を示す回路図である。
【図１０】レベル変換回路による同期状態を説明する波形図である。
【図１１】第２の実施の形態における同期ブリッジ回路のレベル変換回路の一構成例を示す回路図である。
【図１２】第３の実施の形態における同期ブリッジ回路のレベル変換回路の一構成例を示す回路図である。
【図１３】第４の実施の形態における同期ブリッジ回路のレベル変換回路の一構成例を示す回路図である。
【発明を実施するための形態】
【００１４】
以下、本発明のパワーモジュールの実施の形態について、三相モータを駆動する３つの駆動装置を収容したＩＰＭに適用した場合を例に図面を参照して詳細に説明する。なお、図面において、同一の符号で示される部分は、同一の構成要素を示している。また、各実施の形態は、矛盾のない範囲で複数の実施の形態を部分的に組み合わせて実施することができる。さらに、以下の説明において、端子名とその端子における電圧、信号などは、同じ符号を用いることがある。
【００１５】
＜第１の実施の形態＞
図１は第１の実施の形態に係るパワーモジュールを適用したＩＰＭの概要を示すブロック構成図である。
【００１６】
ＩＰＭ２は、三相モータに三相交流を供給するＵ相駆動装置３、Ｖ相駆動装置４およびＷ相駆動装置５と同期ブリッジ回路６とを有している。Ｕ相駆動装置３は、バスＭＨＢｕｓ＿Ｕ，ＭＬＢｕｓ＿Ｕによって同期ブリッジ回路６に接続されている。Ｖ相駆動装置４は、バスＭＨＢｕｓ＿Ｖ，ＭＬＢｕｓ＿Ｖによって同期ブリッジ回路６に接続されている。Ｗ相駆動装置５は、バスＭＨＢｕｓ＿Ｗ，ＭＬＢｕｓ＿Ｗによって同期ブリッジ回路６に接続されている。
【００１７】
ここで、ＩＰＭ２を構成するＵ相駆動装置３、Ｖ相駆動装置４およびＷ相駆動装置５は、それぞれ同じ構成を有しているので、以下の説明では、代表して、Ｕ相駆動装置３の構成について説明する。
【００１８】
Ｕ相駆動装置３は、ハイサイド駆動素子１１およびそのハイサイド制御回路１２と、ローサイド駆動素子１３およびそのローサイド制御回路１４とを有している。ハイサイド制御回路１２は、バスＭＨＢｕｓ＿Ｕによって同期ブリッジ回路６に接続され、ローサイド制御回路１４は、バスＭＬＢｕｓ＿Ｕによって同期ブリッジ回路６に接続されている。ハイサイド制御回路１２およびローサイド制御回路１４は、ハイサイド駆動素子１１およびローサイド駆動素子１３の駆動能力を切り替える駆動能力切替機能を有している。この駆動能力切替機能は、ハイサイド駆動素子１１またはローサイド駆動素子１３が特定の電流値または特定の温度値になったときに、ハイサイド駆動素子１１およびローサイド駆動素子１３の駆動能力を切り替える。
【００１９】
このＩＰＭ２の構成によれば、たとえば、Ｕ相駆動装置３のハイサイド制御回路１２において、ハイサイド駆動素子１１が特定の電流値または特定の温度値になったときに、ハイサイド駆動素子１１の駆動能力を切り替える。このとき、ハイサイド制御回路１２は、駆動能力の切り替えがあったことを、バスＭＨＢｕｓ＿Ｕを介して同期ブリッジ回路６に伝達する。同期ブリッジ回路６は、Ｕ相駆動装置３のハイサイド制御回路１２で駆動能力の切り替えがあったことが伝達されると、この同期ブリッジ回路６に接続されている他のすべてのバスを介して駆動能力の切り替えを一斉に通知する。すなわち、同期ブリッジ回路６は、バスＭＬＢｕｓ＿Ｕを介してＵ相駆動装置３のローサイド制御回路１４に駆動能力の切り替えを通知する。同様に、同期ブリッジ回路６は、バスＭＨＢｕｓ＿Ｖ，ＭＬＢｕｓ＿Ｖを介してＶ相駆動装置４のハイサイド駆動回路およびローサイド駆動回路に駆動能力の切り替えを通知する。そして、同期ブリッジ回路６は、バスＭＨＢｕｓ＿Ｗ，ＭＬＢｕｓ＿Ｗを介してＷ相駆動装置５のハイサイド駆動回路およびローサイド駆動回路に駆動能力の切り替えを通知する。この駆動能力の切り替えが通知されたＵ相駆動装置３のローサイド制御回路１４、Ｖ相駆動装置４のハイサイド駆動回路およびローサイド駆動回路およびＷ相駆動装置５のハイサイド駆動回路およびローサイド駆動回路は、それぞれ駆動能力の切り替えを行う。これにより、ＩＰＭ２は、Ｕ相駆動装置３、Ｖ相駆動装置４およびＷ相駆動装置５の駆動能力が一斉に切り替えられるので、三相間で駆動能力にアンバランスがなくなり、スイッチングノイズおよびスイッチング損失の低減効果を高めることができる。
【００２０】
図２は第１の実施の形態におけるＵ相駆動装置の一構成例を示す回路図である。
Ｕ相駆動装置３は、ハイサイド駆動素子１１およびそのハイサイド制御回路１２と、ローサイド駆動素子１３およびそのローサイド制御回路１４とを有し、ハイサイド制御回路１２は、ローサイド制御回路１４と同じ構成であるので、内部構成を省略してある。
【００２１】
ハイサイド駆動素子１１およびローサイド駆動素子１３は、それぞれスイッチング素子ＸＤ１，ＸＤ２を有している。ここでは、スイッチング素子ＸＤ１，ＸＤ２としてＩＧＢＴ（Insulated Gate Bipolar Transistor）を使用しているがＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を使用してもよい。スイッチング素子ＸＤ１のエミッタは、スイッチング素子ＸＤ２のコレクタに接続されてハーフブリッジ出力回路を構成している。スイッチング素子ＸＤ１のエミッタとスイッチング素子ＸＤ２のコレクタとの接続部は、負荷７の一方の端子に接続され、負荷７の他方の端子は、グランドに接続されている。この負荷７は、三相モータのＵ相巻線とすることができる。スイッチング素子ＸＤ１のコレクタは、電源８の正極端子に接続され、スイッチング素子ＸＤ２のエミッタは、グランドに接続されている。
【００２２】
ハイサイド駆動素子１１およびローサイド駆動素子１３は、また、スイッチング素子ＸＤ１，ＸＤ２にフリーホイリングダイオードＦＷＤ１，ＦＷＤ２がそれぞれ逆並列に接続され、温度検出用のダイオードＤ１，Ｄ２が設けられている。なお、スイッチング素子ＸＤ１，ＸＤ２には、それぞれ、ＩＧＢＴで構成された電流検出用の電流センス素子が設けられ、それらのエミッタは、ハイサイド制御回路１２およびローサイド制御回路１４に接続されている。さらに、スイッチング素子ＸＤ１，ＸＤ２および電流センス素子のゲートと、ダイオードＤ１，Ｄ２のアノードおよびカソードも、それぞれハイサイド制御回路１２およびローサイド制御回路１４に接続されている。
【００２３】
ハイサイド制御回路１２は、ハイサイド電源端子ＶＢを有し、電源ＶＰ１の正極端子に接続され、電源ＶＰ１の負極端子は、ハイサイド制御回路１２のハイサイド基準電位端子ＶＳおよびハーフブリッジ出力回路の出力端子ＯＵＴに接続されている。電源ＶＰ１の正極端子および負極端子は、同期ブリッジ回路６にも接続されている。ハイサイド制御回路１２は、また、上位制御装置からスイッチング素子ＸＤ１を制御するハイサイド制御信号ＶＨｉｎを受ける入力端子を有し、さらに、バスＭＨＢｕｓ＿Ｕによって同期ブリッジ回路６にも接続されている。
【００２４】
ローサイド制御回路１４は、入力回路２１と、制御回路２２と、駆動能力切替機能付駆動回路２３と、電流検出回路２４と、温度検出回路２５と、駆動能力切替回路２６と、通信回路２７とを有している。ローサイド制御回路１４は、ローサイド電源端子ＶＣＣＬおよびグランド端子ＧＮＤを有し、ローサイド電源端子ＶＣＣＬは、電源ＶＰ２の正極端子に接続され、電源ＶＰ２の負極端子は、グランド端子ＧＮＤに接続されている。電源ＶＰ２の正極端子および負極端子は、同期ブリッジ回路６にも接続されている。なお、ハイサイド駆動素子１１内の電源ＶＰ１は、このローサイド制御回路１４に給電する電源ＶＰ２から生成される。
【００２５】
入力回路２１は、上位制御装置に接続されてスイッチング素子ＸＤ２を制御するローサイド制御信号ＶＬｉｎを受ける入力端子と、信号ｉｎを出力する出力端子とを有している。入力回路２１の出力端子は、制御回路２２の入力端子に接続され、制御回路２２は、信号ｉｎを受けて駆動信号ｄｒｖを出力する。制御回路２２の出力端子は、駆動能力切替機能付駆動回路２３の入力端子に接続され、駆動能力切替機能付駆動回路２３の出力端子は、スイッチング素子ＸＤ２のゲートに接続されてゲート信号Ｖｇを供給する。電流検出回路２４は、その入力端子に電流センス素子のエミッタが接続され、スイッチング素子ＸＤ２のコレクタ電流に相当する電流Ｉｏｃを入力する。電流検出回路２４の出力端子は、駆動能力切替回路２６の入力端子に接続され、電流Ｉｏｃに相当する過電流検出信号ＯＣを供給する。温度検出回路２５は、ダイオードＤ２のアノードに一定の電流Ｉｏｈを供給し、ダイオードＤ２のカソードから出力された電流を受ける端子を有する。温度検出回路２５の出力端子は、駆動能力切替回路２６の別の入力端子に接続され、スイッチング素子ＸＤ２の温度に相当する過熱検出信号ＯＨを供給する。駆動能力切替回路２６の出力端子は、駆動能力切替機能付駆動回路２３の制御端子に接続され、過電流検出信号ＯＣまたは過熱検出信号ＯＨが所定の条件にあるとき、能力切替信号ＤＳＥＬを出力する。
【００２６】
通信回路２７は、まず、バスＭＬＢｕｓ＿Ｕによって同期ブリッジ回路６に接続されている。通信回路２７は、また、駆動能力切替回路２６にも接続されている。通信回路２７は、駆動能力切替回路２６が能力切替信号ＤＳＥＬを出力したときに駆動能力切替回路２６から信号ＴＸＳを受け、バスＭＬＢｕｓ＿Ｕを介して同期ブリッジ回路６に通知される。通信回路２７は、バスＭＬＢｕｓ＿Ｕを介して同期ブリッジ回路６から通知があったとき、信号ＲＸＳを駆動能力切替回路２６に通知し、駆動能力切替回路２６は、信号ＲＸＳを受けると能力切替信号ＤＳＥＬを出力する。
【００２７】
図３は第１の実施の形態における駆動能力切替機能付駆動回路の一構成例を示す回路図、図４は第１の実施の形態における駆動能力切替機能付駆動回路の動作例を示す真理値表である。
【００２８】
駆動能力切替機能付駆動回路２３は、ナンド回路ＮＡＮＤ１と、アンド回路ＡＮＤ１と、インバータ回路ＩＮＶ１と、ＰチャネルのＭＯＳＦＥＴ（以下、ＰＭＯＳトランジスタという）ＭＰ１，ＭＰ２と、ＮチャネルのＭＯＳＦＥＴ（以下、ＮＭＯＳトランジスタという）ＭＮ１，ＭＮ２とを有している。
【００２９】
駆動能力切替機能付駆動回路２３は、駆動信号ｄｒｖを入力する入力端子を有し、この入力端子は、インバータ回路ＩＮＶ１の入力端子とナンド回路ＮＡＮＤ１の一方の入力端子とに接続されている。駆動能力切替機能付駆動回路２３は、また、能力切替信号ＤＳＥＬを入力する制御端子を有し、この制御端子は、ナンド回路ＮＡＮＤ１の他方の入力端子とアンド回路ＡＮＤ１の一方の入力端子とに接続されている。
【００３０】
インバータ回路ＩＮＶ１の出力端子は、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１のゲートとアンド回路ＡＮＤ１の他方の入力端子とに接続されている。ＰＭＯＳトランジスタＭＰ１のソースは、ローサイド電源端子ＶＣＣＬに接続され、ＮＭＯＳトランジスタＭＮ１のソースは、グランド端子ＧＮＤに接続されている。ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１のドレインは、ともに接続されてゲート信号Ｖｇを出力する出力端子に接続されている。
【００３１】
ナンド回路ＮＡＮＤ１の出力端子は、ＰＭＯＳトランジスタＭＰ２のゲートに接続され、アンド回路ＡＮＤ１の出力端子は、ＮＭＯＳトランジスタＭＮ２のゲートに接続されている。ＰＭＯＳトランジスタＭＰ２のソースは、ローサイド電源端子ＶＣＣＬに接続され、ＮＭＯＳトランジスタＭＮ２のソースは、グランド端子ＧＮＤに接続されている。ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２のドレインは、ともに接続されてゲート信号Ｖｇを出力する出力端子に接続されている。
【００３２】
ここで、駆動能力切替機能付駆動回路２３の動作について説明する。まず、電流検出回路２４または温度検出回路２５が特定の電流値または特定の温度値を検出していない場合、駆動能力切替回路２６は、ロー（Ｌ）レベルの能力切替信号ＤＳＥＬを出力している。この場合、ナンド回路ＮＡＮＤ１は、駆動信号ｄｒｖの論理状態に関係なく、ハイ（Ｈ）レベルの信号を出力するので、ＰＭＯＳトランジスタＭＰ２は、オフの状態にある。また、アンド回路ＡＮＤ１は、駆動信号ｄｒｖの論理状態に関係なく、Ｌレベルの信号を出力するので、ＮＭＯＳトランジスタＭＮ２も、オフの状態にある。
【００３３】
ここで、Ｈレベルの駆動信号ｄｒｖが入力されると、インバータ回路ＩＮＶ１が論理反転してＬレベルの信号を出力するので、ＰＭＯＳトランジスタＭＰ１は、オンの状態になり、ＮＭＯＳトランジスタＭＮ１は、オフの状態を維持する。これにより、ゲート信号Ｖｇは、Ｈレベルの信号になり、ＰＭＯＳトランジスタＭＰ１による電流がスイッチング素子ＸＤ２のゲートにソース電流として供給される。
【００３４】
駆動信号ｄｒｖがＬレベルになると、インバータ回路ＩＮＶ１は、論理反転してＨレベルの信号を出力する。このとき、ＰＭＯＳトランジスタＭＰ１は、オフの状態になり、ＮＭＯＳトランジスタＭＮ１は、オンの状態になる。これにより、ゲート信号Ｖｇは、Ｌレベルの信号になり、ＮＭＯＳトランジスタＭＮ１がスイッチング素子ＸＤ２のゲートからシンク電流を引き込み、グランドに流すことになる。
【００３５】
すなわち、駆動能力切替機能付駆動回路２３は、図４の真理値表の通り、Ｌレベルの能力切替信号ＤＳＥＬが入力されている通常動作のとき、ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２のいずれもオフの状態である。このとき、駆動信号ｄｒｖは、その論理状態に応じてＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１がオン・オフされることになる。
【００３６】
次に、電流検出回路２４または温度検出回路２５が特定の電流値または特定の温度値を検出している場合、駆動能力切替回路２６は、Ｈレベルの能力切替信号ＤＳＥＬを出力する。
【００３７】
ここで、Ｈレベルの駆動信号ｄｒｖが入力されると、インバータ回路ＩＮＶ１が論理反転してＬレベルの信号を出力し、ＰＭＯＳトランジスタＭＰ１は、オンの状態になり、ＮＭＯＳトランジスタＭＮ１は、オフの状態になる。また、ナンド回路ＮＡＮＤ１は、その両方の入力端子にＨレベルの信号が入力されるので、Ｌレベルの信号を出力し、ＰＭＯＳトランジスタＭＰ２をオンの状態にする。アンド回路ＡＮＤ１は、その一方の入力端子にＬレベルの信号を受けるので、Ｌレベルの信号を出力し、ＮＭＯＳトランジスタＭＮ２をオフの状態にしている。ここで、ＰＭＯＳトランジスタＭＰ１，ＭＰ２が流すことのできる電流値が同じであれば、スイッチング素子ＸＤ２のゲートに供給できるソース電流がＰＭＯＳトランジスタＭＰ１だけによる電流の２倍になるので、駆動能力が２倍に切り替わることになる。
【００３８】
次に、Ｌレベルの駆動信号ｄｒｖが入力されると、インバータ回路ＩＮＶ１が論理反転してＨレベルの信号を出力し、ＰＭＯＳトランジスタＭＰ１は、オフの状態になり、ＮＭＯＳトランジスタＭＮ１は、オンの状態になる。また、ナンド回路ＮＡＮＤ１は、その一方の入力端子にＬレベルの信号が入力されるので、Ｈレベルの信号を出力し、ＰＭＯＳトランジスタＭＰ２をオフの状態にする。このとき、アンド回路ＡＮＤ１は、両方の入力端子にＨレベルの信号を受けているので、Ｈレベルの信号を出力し、ＮＭＯＳトランジスタＭＮ２をオンの状態にする。ここで、ＮＭＯＳトランジスタＭＮ１，ＭＮ２が流すことのできる電流値が同じであれば、スイッチング素子ＸＤ２のゲートから引き込むことができるシンク電流がＮＭＯＳトランジスタＭＮ１だけによる電流の２倍になるので、駆動能力が２倍に切り替わることになる。
【００３９】
図５は第１の実施の形態における駆動能力切替回路の一構成例を示す回路図である。
駆動能力切替回路２６は、オア回路ＯＲ１，ＯＲ２を有する。オア回路ＯＲ１の第１の入力端子は、電流検出回路２４の出力端子に接続され、過電流検出信号ＯＣが入力される。オア回路ＯＲ１の第２の入力端子は、温度検出回路２５の出力端子に接続され、過熱検出信号ＯＨが入力される。オア回路ＯＲ１の出力端子は、オア回路ＯＲ２の第１の入力端子と通信回路２７の入力端子とに接続され、通信回路２７には、信号ＴＸＳを送出する。オア回路ＯＲ２の負論理の第２の入力端子は、通信回路２７の出力端子に接続され、通信回路２７からは信号ＲＸＳを受信する。オア回路ＯＲ２の出力端子は、駆動能力切替機能付駆動回路２３の制御端子に接続され、駆動能力切替機能付駆動回路２３に能力切替信号ＤＳＥＬを送出する。
【００４０】
駆動能力切替回路２６は、オア回路ＯＲ１が、特定の電流値または特定の温度値を検出しているＨレベルの過電流検出信号ＯＣまたは過熱検出信号ＯＨを入力したとき、Ｈレベルの信号を出力する。このＨレベルの信号は、通信回路２７に信号ＴＸＳとして送出され、同時に、オア回路ＯＲ２を介して駆動能力切替機能付駆動回路２３に能力切替信号ＤＳＥＬとして送出される。
【００４１】
また、駆動能力切替回路２６は、通信回路２７からＵ相駆動装置３のハイサイド制御回路１２およびＶ相駆動装置４およびＷ相駆動装置５が通常状態を表すＨレベルの信号ＲＸＳを受けているとき、オア回路ＯＲ２の出力状態は、オア回路ＯＲ１の出力状態に依存する。一方、駆動能力切替回路２６は、Ｌレベルの信号ＲＸＳを受けているとき、オア回路ＯＲ２の出力状態は、オア回路ＯＲ１の出力状態に関係なくＨレベルの能力切替信号ＤＳＥＬを出力する。
【００４２】
図６は第１の実施の形態における通信回路の一構成例を示す回路図である。
通信回路２７は、バッファ回路ＢＵＦ１およびＮＭＯＳトランジスタＭＮ１１（スイッチ素子）を有する。バッファ回路ＢＵＦ１の入力端子は、バスＭＬＢｕｓ＿Ｕを介して同期ブリッジ回路６に接続され、バッファ回路ＢＵＦ１の出力端子は、信号ＲＸＳを受ける駆動能力切替回路２６の入力端子に接続される。
【００４３】
ＮＭＯＳトランジスタＭＮ１１のゲート端子は、信号ＴＸＳを出力する駆動能力切替回路２６の出力端子に接続される。ＮＭＯＳトランジスタＭＮ１１のドレイン端子は、バッファ回路ＢＵＦ１の入力端子およびバスＭＬＢｕｓ＿Ｕを介して同期ブリッジ回路６に接続される。ＮＭＯＳトランジスタＭＮ１１のソース端子は、グランドに接続される。
【００４４】
通信回路２７では、駆動能力切替回路２６がＨレベルの過電流検出信号ＯＣまたは過熱検出信号ＯＨを入力していない通常動作のとき、ＮＭＯＳトランジスタＭＮ１１は、そのゲート端子にＬレベルの信号ＴＸＳを受けていてオフの状態にある。
【００４５】
また、通信回路２７では、Ｕ相駆動装置３、Ｖ相駆動装置４およびＷ相駆動装置５が通常動作をしているとき、バスＭＬＢｕｓ＿Ｕは、Ｈレベルであるので、バッファ回路ＢＵＦ１は、Ｈレベルの信号ＲＸＳを駆動能力切替回路２６に出力する。
【００４６】
通信回路２７は、また、駆動能力切替回路２６からＨレベルの信号ＴＸＳを受けると、ＮＭＯＳトランジスタＭＮ１１がオンの状態になって、バスＭＬＢｕｓ＿ＵのレベルをＬレベルにし、駆動能力切替回路２６が能力切替信号ＤＳＥＬを出力していることを同期ブリッジ回路６に通知する。逆に、バスＭＬＢｕｓ＿ＵのレベルがＬレベルになると、通信回路２７は、バッファ回路ＢＵＦ１がＬレベルの信号ＲＸＳを出力して、他の駆動装置で能力切替信号ＤＳＥＬを出力していることを駆動能力切替回路２６に通知する。
【００４７】
図７は第１の実施の形態における同期ブリッジ回路の一構成例を示す回路図、図８は同期ブリッジ回路による同期状態を説明する波形図である。
同期ブリッジ回路６は、プルアップ抵抗Ｒｐｕｌｌおよびレベル変換回路３０を有している。なお、レベル変換回路３０は、Ｕ相、Ｖ相およびＷ相のための３つの回路を有しているが、ここでは、まとめて１つで示している。
【００４８】
プルアップ抵抗Ｒｐｕｌｌの一方の端子は、電源ＶＰ２の正極端子に接続されて電圧ＶＣＣＬが供給されるラインに接続され、プルアップ抵抗Ｒｐｕｌｌの他方の端子は、共通バスＭＢｕｓ（共通接続部）に接続されている。この共通バスＭＢｕｓには、Ｕ相駆動装置３のローサイド制御回路１４の通信回路２７に接続されたバスＭＬＢｕｓ＿Ｕが接続されている。共通バスＭＢｕｓは、また、Ｖ相駆動装置４のローサイド制御回路に接続されたバスＭＬＢｕｓ＿Ｖ、Ｗ相駆動装置５のローサイド制御回路に接続されたバスＭＬＢｕｓ＿Ｗおよびレベル変換回路３０に接続されている。
【００４９】
レベル変換回路３０は、Ｕ相駆動装置３のハイサイド制御回路１２に接続されたバスＭＨＢｕｓ＿Ｕと、Ｖ相駆動装置４およびＷ相駆動装置５のハイサイド制御回路に接続されたバスＭＨＢｕｓ＿Ｖ，ＭＨＢｕｓ＿Ｗとに接続されている。レベル変換回路３０は、また、Ｕ相駆動装置３、Ｖ相駆動装置４およびＷ相駆動装置５のハイサイド電源端子ＶＢ＿Ｕ，ＶＢ＿Ｖ，ＶＢ＿Ｗおよびハイサイド基準電位端子ＶＳ＿Ｕ，ＶＳ＿Ｖ，ＶＳ＿Ｗが接続されている。
【００５０】
この同期ブリッジ回路６によれば、Ｕ相駆動装置３のローサイド制御回路１４と、Ｖ相駆動装置４およびＷ相駆動装置５のローサイド制御回路とは、バスＭＬＢｕｓ＿Ｕ，ＭＬＢｕｓ＿Ｖ，ＭＬＢｕｓ＿Ｗを介して共通バスＭＢｕｓに直接接続されている。Ｕ相駆動装置３のハイサイド制御回路１２と、Ｖ相駆動装置４およびＷ相駆動装置５のハイサイド制御回路とは、バスＭＨＢｕｓ＿Ｕ，ＭＨＢｕｓ＿Ｖ，ＭＨＢｕｓ＿Ｗおよびレベル変換回路３０を介して共通バスＭＢｕｓに接続されている。すなわち、バスＭＬＢｕｓ＿Ｕ，ＭＬＢｕｓ＿Ｖ，ＭＬＢｕｓ＿Ｗとレベル変換回路３０とは、共通バスＭＢｕｓに接続されていることにより、ワイヤードオア回路を構成している。したがって、Ｕ相駆動装置３、Ｖ相駆動装置４およびＷ相駆動装置５が通常動作をしているときには、共通バスＭＢｕｓは、プルアップ抵抗ＲｐｕｌｌによってＨレベルにプルアップされている。また、共通バスＭＢｕｓに接続されているバスのいずれか１つでもＬレベルになると、共通バスＭＢｕｓに接続されているすべてのバスがＬレベルになる。
【００５１】
次に、駆動能力の切り替えが発生した場合の同期ブリッジ回路６の動作について図８を参照しながら説明する。まず、このパワーモジュール内のすべての電流検出回路または温度検出回路が特定の電流値または特定の温度値を検出していないときには、すべてのバスがＨレベルになっている。
【００５２】
ここで、時刻ｔ０にて、Ｕ相駆動装置３のローサイド制御回路１４で駆動能力の切り替えが発生したとする。このとき、Ｕ相駆動装置３のローサイドのバスＭＬＢｕｓ＿Ｕは、Ｌレベルに低下するので、これと同時に、共通バスＭＢｕｓ、Ｖ相駆動装置４およびＷ相駆動装置５のバスＭＬＢｕｓ＿Ｖ，ＭＬＢｕｓ＿Ｗのレベルも、Ｌレベルに低下する。この共通バスＭＢｕｓのレベルの低下は、Ｖ相駆動装置４およびＷ相駆動装置５のローサイド制御回路に伝達され、そこで駆動能力の切り替えが行われる。
【００５３】
この共通バスＭＢｕｓのレベルの低下は、また、レベル変換回路３０およびバスＭＨＢｕｓ＿Ｕ，ＭＨＢｕｓ＿Ｖ，ＭＨＢｕｓ＿Ｗを介してＵ相駆動装置３、Ｖ相駆動装置４およびＷ相駆動装置５のハイサイド制御回路に伝達される。このとき、レベル変換回路３０での信号処理が介在するので、バスＭＨＢｕｓ＿Ｕ，ＭＨＢｕｓ＿Ｖ，ＭＨＢｕｓ＿Ｗのレベル低下は、時刻ｔ０よりも遅れて時刻ｔ１より開始される。このバスＭＨＢｕｓ＿Ｕ，ＭＨＢｕｓ＿Ｖ，ＭＨＢｕｓ＿Ｗのレベル低下がＵ相駆動装置３、Ｖ相駆動装置４およびＷ相駆動装置５のハイサイド制御回路に伝達されると、各ハイサイド制御回路にて駆動能力の切り替えが行われる。
【００５４】
このように、同期ブリッジ回路６は、すべての相のローサイド制御回路およびハイサイド制御回路に接続されていて、そのうちの１つに駆動能力切替が発生した場合、そのタイミングで残りのすべてで駆動能力切替が一斉に通知される。これにより、すべての相のローサイド制御回路およびハイサイド制御回路の１つに駆動能力切替が発生したときに同期して残りのすべても駆動能力切替が行われるので、相間での駆動能力にアンバランスが発生することがなくなる。
【００５５】
時刻ｔ２にて、Ｕ相駆動装置３のローサイド制御回路１４で通常の駆動能力が元に戻され、バスＭＬＢｕｓ＿ＵのレベルがＨレベルになると、バスＭＬＢｕｓ＿Ｖ，ＭＬＢｕｓ＿Ｗのレベルも、Ｈレベルに戻される。これに同期し、Ｖ相駆動装置４およびＷ相駆動装置５のローサイド制御回路においても、通常の駆動能力が元に戻される。バスＭＨＢｕｓ＿Ｕ，ＭＨＢｕｓ＿Ｖ，ＭＨＢｕｓ＿Ｗのレベル低下は、時刻ｔ２よりも遅れた時刻ｔ３にＨレベルへの変化が開始され、その後、Ｕ相駆動装置３、Ｖ相駆動装置４およびＷ相駆動装置５のハイサイド制御回路の駆動能力が元に戻される。
【００５６】
図９は第１の実施の形態における同期ブリッジ回路のレベル変換回路の一構成例を示す回路図、図１０はレベル変換回路による同期状態を説明する波形図である。
同期ブリッジ回路６のレベル変換回路３０は、Ｕ相レベル変換回路３１、Ｖ相レベル変換回路３２およびＷ相レベル変換回路３３を有している。Ｕ相レベル変換回路３１、Ｖ相レベル変換回路３２およびＷ相レベル変換回路３３は、それぞれ同じ構成を有しているので、ここでは、Ｕ相レベル変換回路３１について説明する。
【００５７】
Ｕ相レベル変換回路３１は、ハイサイド回路３１ａおよびローサイド回路３１ｂを有している。Ｕ相レベル変換回路３１は、また、共通バスＭＢｕｓおよびバスＭＨＢｕｓ＿Ｕが接続され、ハイサイド電源端子ＶＢ、ハイサイド基準電位端子ＶＳ、ローサイド電源端子ＶＣＣＬおよびグランド端子ＧＮＤを有している。
【００５８】
ハイサイド回路３１ａは、プルアップ抵抗ＰＵＲ１を有し、その一方の端子は、ハイサイド電源端子ＶＢに接続され、他方の端子は、バスＭＨＢｕｓ＿Ｕおよびスリーステートバッファ回路ＴＢＵＦ１の入力端子に接続されている。スリーステートバッファ回路ＴＢＵＦ１の出力端子は、プルアップ抵抗ＰＵＲ２の一方の端子およびバッファ回路ＢＵＦ２の入力端子に接続されている。プルアップ抵抗ＰＵＲ２の他方の端子は、ハイサイド電源端子ＶＢに接続されている。バッファ回路ＢＵＦ２の出力端子は、高耐圧のＰＭＯＳトランジスタＨＶＰのゲートに接続され、ＰＭＯＳトランジスタＨＶＰのソースは、ハイサイド電源端子ＶＢに接続されている。
【００５９】
ハイサイド回路３１ａは、また、レベルシフト抵抗ＬＳＲ１を有し、その一方の端子は、ハイサイド電源端子ＶＢに接続され、他方の端子は、インバータ回路ＩＮＶ１の入力端子およびダイオードＤ３のカソードに接続されている。ダイオードＤ３のアノードは、ハイサイド基準電位端子ＶＳに接続されている。インバータ回路ＩＮＶ１の出力端子は、バッファ回路ＢＵＦ３の入力端子およびスリーステートバッファ回路ＴＢＵＦ１の制御端子に接続されている。バッファ回路ＢＵＦ３の出力端子は、ＮＭＯＳトランジスタＭＮ２１のゲートに接続されている。ＮＭＯＳトランジスタＭＮ２１のドレインは、バスＭＨＢｕｓ＿Ｕに接続され、ＮＭＯＳトランジスタＭＮ２１のソースは、ハイサイド基準電位端子ＶＳに接続されている。
【００６０】
ローサイド回路３１ｂは、スリーステートインバータ回路ＴＩＮＶ１を有し、その入力端子は、共通バスＭＢｕｓに接続され、スリーステートインバータ回路ＴＩＮＶ１の出力端子は、プルダウン抵抗ＰＤＲ１の一方の端子およびバッファ回路ＢＵＦ４の入力端子に接続されている。プルダウン抵抗ＰＤＲ１の他方の端子は、グランドに接続されている。バッファ回路ＢＵＦ４の出力端子は、高耐圧のＮＭＯＳトランジスタＨＶＮのゲートに接続されている。ＮＭＯＳトランジスタＨＶＮのドレインは、ハイサイド回路３１ａのレベルシフト抵抗ＬＳＲ１の他方の端子に接続され、ＮＭＯＳトランジスタＨＶＮのソースは、グランドに接続されている。
【００６１】
ローサイド回路３１ｂは、また、レベルシフト抵抗ＬＳＲ２を有し、その一方の端子は、ハイサイド回路３１ａのＰＭＯＳトランジスタＨＶＰのドレインと、ツェナーダイオードＺＤのカソードと、バッファ回路ＢＵＦ５の入力端子とに接続されている。ツェナーダイオードＺＤのアノードおよびレベルシフト抵抗ＬＳＲ２の他方の端子は、それぞれグランドに接続されている。バッファ回路ＢＵＦ５の出力端子は、バッファ回路ＢＵＦ６の入力端子およびスリーステートインバータ回路ＴＩＮＶ１の制御端子に接続されている。バッファ回路ＢＵＦ６の出力端子は、ＮＭＯＳトランジスタＭＮ２２のゲートに接続されている。ＮＭＯＳトランジスタＭＮ２２のドレインは、スリーステートインバータ回路ＴＩＮＶ１の入力端子に接続され、ＮＭＯＳトランジスタＭＮ２２のソースは、グランドに接続されている。
【００６２】
なお、ハイサイド回路３１ａのＰＭＯＳトランジスタＨＶＰとローサイド回路３１ｂのレベルシフト抵抗ＬＳＲ２およびツェナーダイオードＺＤとは、ハイサイド回路３１ａの情報をローサイド回路３１ｂに伝達するレベルダウン回路を構成している。また、ハイサイド回路３１ａのレベルシフト抵抗ＬＳＲ１とローサイド回路３１ｂのＮＭＯＳトランジスタＨＶＮとは、ローサイド回路３１ｂの情報をハイサイド回路３１ａに伝達するレベルアップ回路を構成している。
【００６３】
以上の構成において、Ｕ相駆動装置３、Ｖ相駆動装置４およびＷ相駆動装置５がいずれも駆動能力の切り替えを行っていない通常動作のとき、図１０に示したように、共通バスＭＢｕｓおよびＵ相駆動装置３のバスＭＨＢｕｓ＿Ｕは、Ｈレベルである。このとき、ローサイド回路３１ｂでは、バッファ回路ＢＵＦ４の入出力の信号ＭＢｕｓ１，ＭＢｕｓ２、バッファ回路ＢＵＦ６の入出力の信号ＭＨＴｘ１，ＭＨＴｘ２およびレベルダウン回路の信号ＭＨＴｘは、Ｌレベルである。ハイサイド回路３１ａでは、バッファ回路ＢＵＦ２の入出力の信号ＭＨＢ１，ＭＨＢ２、バッファ回路ＢＵＦ３の入出力の信号ＭＨＲｘ１，ＭＨＲｘ２およびレベルアップ回路の信号ＭＨＲｘは、Ｈレベルである。
【００６４】
ここで、たとえば、Ｕ相駆動装置３のローサイド制御回路１４が駆動能力の切り替えを行って共通バスＭＢｕｓがＬレベルになると、Ｕ相レベル変換回路３１のローサイド回路３１ｂでは、スリーステートインバータ回路ＴＩＮＶ１の出力する信号ＭＢｕｓ１がＨレベルになる。その後、バッファ回路ＢＵＦ４もＨレベルの信号ＭＢｕｓ２を出力し、ＮＭＯＳトランジスタＨＶＮをオンの状態にする。これにより、ハイサイド回路３１ａでは、インバータ回路ＩＮＶ１がＬレベルの信号ＭＨＲｘを入力するので、Ｈレベルの信号ＭＨＲｘ１を出力し、バッファ回路ＢＵＦ３がＨレベルの信号ＭＨＲｘ２によりＮＭＯＳトランジスタＭＮ２１をオンの状態にする。このため、バスＭＨＢｕｓ＿Ｕは、Ｌレベルになり、このＬレベルの信号は、ハイサイド制御回路１２の通信回路に伝達され、駆動能力の切り替えが行われる。このとき、ハイサイド回路３１ａのスリーステートバッファ回路ＴＢＵＦ１は、その制御端子にＨレベルの信号が入力されていて出力がハイインピーダンスになっており、バスＭＨＢｕｓ＿Ｕの論理レベルの変化をバッファ回路ＢＵＦ２に伝達することはない。
【００６５】
その後、駆動能力の切り替えを行ったローサイド制御回路１４が駆動能力を通常に戻して共通バスＭＢｕｓがＨレベルに戻ると、ＮＭＯＳトランジスタＨＶＮは、オフの状態になり、ローサイド回路３１ｂからハイサイド回路３１ａへの情報伝達が停止される。
【００６６】
一方、たとえば、Ｕ相駆動装置３のハイサイド制御回路１２が駆動能力の切り替えを行ってバスＭＨＢｕｓ＿ＵがＬレベルになると、Ｕ相レベル変換回路３１のハイサイド回路３１ａでは、スリーステートバッファ回路ＴＢＵＦ１がＬレベルの信号ＭＨＢ１を出力する。その後、バッファ回路ＢＵＦ２もＬレベルの信号ＭＨＢ２を出力し、ＰＭＯＳトランジスタＨＶＰをオンの状態にする。これにより、ローサイド回路３１ｂでは、バッファ回路ＢＵＦ５がＨレベルの信号ＭＨＴｘを入力するので、Ｈレベルの信号ＭＨＴｘ１を出力し、バッファ回路ＢＵＦ６がＨレベルの信号ＭＨＴｘ２によりＮＭＯＳトランジスタＭＮ２２をオンの状態にする。このため、共通バスＭＢｕｓは、Ｌレベルになり、このＬレベルの信号は、ローサイド制御回路１４の通信回路２７に伝達される。このとき、ローサイド回路３１ｂのスリーステートインバータ回路ＴＩＮＶ１は、その制御端子にＨレベルの信号が入力されていて出力がハイインピーダンスになっており、共通バスＭＢｕｓの論理レベルの変化をバッファ回路ＢＵＦ４に伝達することはない。
【００６７】
その後、駆動能力の切り替えを行ったハイサイド制御回路１２が駆動能力を通常に戻してバスＭＨＢｕｓ＿ＵがＨレベルに戻ると、ＰＭＯＳトランジスタＨＶＰは、オフの状態になり、ハイサイド回路３１ａからローサイド回路３１ｂへの情報伝達が停止される。
【００６８】
＜第２の実施の形態＞
図１１は第２の実施の形態における同期ブリッジ回路のレベル変換回路の一構成例を示す回路図である。なお、この図１１において、図９に示した構成要素と同じ構成要素については同じ符号を付してその詳細な説明は省略する。
【００６９】
第２の実施の形態に係るパワーモジュールは、第１の実施の形態に係るパワーモジュールと比較して同期ブリッジ回路６のレベル変換回路３０だけを変更している。第２の実施の形態に係るパワーモジュールにおいて、同期ブリッジ回路６のレベル変換回路３０は、Ｕ相レベル変換回路３４、Ｖ相レベル変換回路３５およびＷ相レベル変換回路３６を有している。Ｕ相レベル変換回路３４、Ｖ相レベル変換回路３５およびＷ相レベル変換回路３６は、それぞれ同じ構成を有しているので、ここでは、Ｕ相レベル変換回路３４について説明する。
【００７０】
このＵ相レベル変換回路３４は、ハイサイド回路３４ａおよびローサイド回路３４ｂを有している。Ｕ相レベル変換回路３４は、また、ハイサイド回路３４ａとローサイド回路３４ｂとの間で双方向の信号伝達を行うフォトカプラ駆動回路３４ｃを有している。
【００７１】
このフォトカプラ駆動回路３４ｃは、ローサイド回路３４ｂのバッファ回路ＢＵＦ４が出力する信号ＭＢｕｓ２をハイサイド回路３４ａのインバータ回路ＩＮＶ１の入力端子に供給するレベルアップ回路を有している。フォトカプラ駆動回路３４ｃは、また、ハイサイド回路３４ａのバッファ回路ＢＵＦ２が出力する信号ＭＨＢ２をローサイド回路３４ｂのインバータ回路ＩＮＶ２の入力端子に供給するレベルダウン回路を有している。レベルアップ回路およびレベルダウン回路は、フォトカプラのようなアイソレーション素子で構成されている。
【００７２】
このＵ相レベル変換回路３４によれば、ハイサイド回路３４ａとローサイド回路３４ｂとの間の信号伝達をフォトカプラ駆動回路３４ｃで行っている以外、第１の実施の形態でのＵ相レベル変換回路３１と同じ動作をしている。
【００７３】
＜第３の実施の形態＞
図１２は第３の実施の形態における同期ブリッジ回路のレベル変換回路の一構成例を示す回路図である。なお、この図１２において、図１１に示した構成要素と同じ構成要素については同じ符号を付してその詳細な説明は省略する。
【００７４】
第３の実施の形態に係るパワーモジュールは、第２の実施の形態に係るパワーモジュールと比較して同期ブリッジ回路６のレベル変換回路３０だけを変更している。第３の実施の形態のレベル変換回路３０は、Ｕ相レベル変換回路３７、Ｖ相レベル変換回路３８およびＷ相レベル変換回路３９を有している。Ｕ相レベル変換回路３７、Ｖ相レベル変換回路３８およびＷ相レベル変換回路３９は、それぞれ同じ構成を有しているので、ここでは、Ｕ相レベル変換回路３７について説明する。
【００７５】
このＵ相レベル変換回路３７は、ハイサイド回路３７ａおよびローサイド回路３７ｂを有し、これらの間には、アイソレーション素子で構成されたアイソレータ駆動回路３７ｃが配置されている。
【００７６】
アイソレータ駆動回路３７ｃは、ローサイド回路３７ｂのバッファ回路ＢＵＦ４が出力する信号ＭＢｕｓ２をハイサイド回路３７ａのインバータ回路ＩＮＶ１の入力端子に供給するレベルアップ回路を有している。アイソレータ駆動回路３７ｃは、また、ハイサイド回路３７ａのバッファ回路ＢＵＦ２が出力する信号ＭＨＢ２をローサイド回路３７ｂのバッファ回路ＢＵＦ５の入力端子に供給するレベルダウン回路を有している。レベルアップ回路およびレベルダウン回路は、それぞれトランスのようなアイソレーション素子で構成されている。
【００７７】
このＵ相レベル変換回路３７によれば、ハイサイド回路３７ａとローサイド回路３７ｂとの間の信号伝達をアイソレータ駆動回路３７ｃで行っている以外、第１の実施の形態でのＵ相レベル変換回路３１と同じ動作をしている。
【００７８】
＜第４の実施の形態＞
図１３は第４の実施の形態における同期ブリッジ回路のレベル変換回路の一構成例を示す回路図である。なお、この図１３において、図１１に示した構成要素と同じ構成要素については同じ符号を付してその詳細な説明は省略する。
【００７９】
第４の実施の形態に係るパワーモジュールでは、同期ブリッジ回路６のレベル変換回路３０は、Ｕ相レベル変換回路４０、Ｖ相レベル変換回路４１およびＷ相レベル変換回路４２を有している。Ｕ相レベル変換回路４０、Ｖ相レベル変換回路４１およびＷ相レベル変換回路４２は、それぞれ同じ構成を有しているので、ここでは、Ｕ相レベル変換回路４０について説明する。
【００８０】
このＵ相レベル変換回路４０は、ハイサイド回路４０ａおよびローサイド回路４０ｂをレベルアップ回路およびレベルダウン回路のようなレベルシフト回路を用いないで直結している。したがって、この第４の実施の形態に係るパワーモジュールは、ハイサイド駆動素子１１およびローサイド駆動素子１３からなるハーフブリッジ出力回路に印加する電源８の電圧が低い場合に有用である。
【００８１】
このＵ相レベル変換回路４０は、ローサイド回路４０ｂのバッファ回路ＢＵＦ４の出力端子は、ハイサイド回路４０ａのインバータ回路ＩＮＶ１の入力端子に接続され、バッファ回路ＢＵＦ４が出力する信号ＭＨＲｘをインバータ回路ＩＮＶ１に直接供給する。Ｕ相レベル変換回路４０は、また、ハイサイド回路４０ａのバッファ回路ＢＵＦ２の出力端子は、ローサイド回路４０ｂのインバータ回路ＩＮＶ２の入力端子に接続され、バッファ回路ＢＵＦ２が出力する信号ＭＨＴｘをインバータ回路ＩＮＶ２に直接供給する。
【００８２】
このＵ相レベル変換回路４０によれば、ハイサイド回路４０ａとローサイド回路４０ｂとの間の信号伝達を直接行っている以外、第１の実施の形態でのＵ相レベル変換回路３１と同じ動作をしている。
【００８３】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【符号の説明】
【００８４】
２  ＩＰＭ
３  Ｕ相駆動装置
４  Ｖ相駆動装置
５  Ｗ相駆動装置
６  同期ブリッジ回路
７  負荷
８  電源
１１  ハイサイド駆動素子
１２  ハイサイド制御回路
１３  ローサイド駆動素子
１４  ローサイド制御回路
２１  入力回路
２２  制御回路
２３  駆動能力切替機能付駆動回路
２４  電流検出回路
２５  温度検出回路
２６  駆動能力切替回路
２７  通信回路
３０  レベル変換回路
３１  Ｕ相レベル変換回路
３１ａ  ハイサイド回路
３１ｂ  ローサイド回路
３２  Ｖ相レベル変換回路
３３  Ｗ相レベル変換回路
３４  Ｕ相レベル変換回路
３４ａ  ハイサイド回路
３４ｂ  ローサイド回路
３４ｃ  フォトカプラ駆動回路
３５  Ｖ相レベル変換回路
３６  Ｗ相レベル変換回路
３７  Ｕ相レベル変換回路
３７ａ  ハイサイド回路
３７ｂ  ローサイド回路
３７ｃ  アイソレータ駆動回路
３８  Ｖ相レベル変換回路
３９  Ｗ相レベル変換回路
４０  Ｕ相レベル変換回路
４０ａ  ハイサイド回路
４０ｂ  ローサイド回路
４１  Ｖ相レベル変換回路
４２  Ｗ相レベル変換回路
ＡＮＤ１  アンド回路
ＢＵＦ１，ＢＵＦ２，ＢＵＦ３，ＢＵＦ４，ＢＵＦ５，ＢＵＦ６  バッファ回路
Ｄ１，Ｄ２，Ｄ３  ダイオード
ＦＷＤ１，ＦＷＤ２  フリーホイリングダイオード
ＧＮＤ  グランド端子
ＨＶＮ  ＮＭＯＳトランジスタ
ＨＶＰ  ＰＭＯＳトランジスタ
ＩＮＶ１，ＩＮＶ２  インバータ回路
ＬＳＲ１，ＬＳＲ２  レベルシフト抵抗
ＭＢｕｓ  共通バス
ＭＨＢｕｓ＿Ｕ，ＭＨＢｕｓ＿Ｖ，ＭＨＢｕｓ＿Ｗ，ＭＬＢｕｓ＿Ｕ，ＭＬＢｕｓ＿Ｖ，ＭＬＢｕｓ＿Ｗ  バス
ＭＮ１，ＭＮ２，ＭＮ１１，ＭＮ２１，ＭＮ２２  ＮＭＯＳトランジスタ
ＭＰ１，ＭＰ２  ＰＭＯＳトランジスタ
ＮＡＮＤ１  ナンド回路
ＯＲ１，ＯＲ２  オア回路
ＯＵＴ  出力端子
ＰＤＲ１  プルダウン抵抗
ＰＵＲ１，ＰＵＲ２，Ｒｐｕｌｌ  プルアップ抵抗
ＴＢＵＦ１  スリーステートバッファ回路
ＴＩＮＶ１  スリーステートインバータ回路
ＶＢ，ＶＢ＿Ｕ，ＶＢ＿Ｖ，ＶＢ＿Ｗ  ハイサイド電源端子
ＶＣＣＬ  ローサイド電源端子
ＶＰ１，ＶＰ２  電源
ＶＳ，ＶＳ＿Ｕ，ＶＳ＿Ｖ，ＶＳ＿Ｗ  ハイサイド基準電位端子
ＸＤ１，ＸＤ２  スイッチング素子
ＺＤ  ツェナーダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【手続補正書】
【提出日】令和3年3月11日(2021.3.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明では、上記の課題を解決するために、１つの案では、負荷を駆動するハイサイド駆動素子およびローサイド駆動素子と、ハイサイド駆動素子を制御するハイサイド制御回路と、ローサイド駆動素子を制御するローサイド制御回路と、を有する駆動装置を複数備え、ハイサイド制御回路およびローサイド制御回路は、それぞれ、対応するハイサイド駆動素子またはローサイド駆動素子の異常状態を検出する異常検出回路と、対応するハイサイド駆動素子またはローサイド駆動素子の駆動能力を切り替える能力切替機能付駆動回路と、対応する異常検出回路が異常状態を検出したとき対応する能力切替機能付駆動回路の駆動能力を切り替える駆動能力切替回路とを有するパワーモジュールが提供される。このパワーモジュールでは、複数の異常検出回路のいずれかが異常状態を検出したとき、すべての能力切替機能付駆動回路は、ハイサイド駆動素子およびローサイド駆動素子の駆動能力を切り替えるようにしている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
ローサイド制御回路１４は、入力回路２１と、制御回路２２と、駆動能力切替機能付駆動回路２３と、電流検出回路２４と、温度検出回路２５と、駆動能力切替回路２６と、通信回路２７とを有している。ローサイド制御回路１４は、ローサイド電源端子ＶＣＣＬおよびグランド端子ＧＮＤを有し、ローサイド電源端子ＶＣＣＬは、電源ＶＰ２の正極端子に接続され、電源ＶＰ２の負極端子は、グランド端子ＧＮＤに接続されている。電源ＶＰ２の正極端子および負極端子は、同期ブリッジ回路６にも接続されている。なお、ハイサイド制御回路１２の電源ＶＰ１は、このローサイド制御回路１４に給電する電源ＶＰ２から生成される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
時刻ｔ２にて、Ｕ相駆動装置３のローサイド制御回路１４で通常の駆動能力が元に戻され、バスＭＬＢｕｓ＿ＵのレベルがＨレベルになると、バスＭＬＢｕｓ＿Ｖ，ＭＬＢｕｓ＿Ｗのレベルも、Ｈレベルに戻される。これに同期し、Ｖ相駆動装置４およびＷ相駆動装置５のローサイド制御回路においても、通常の駆動能力が元に戻される。バスＭＨＢｕｓ＿Ｕ，ＭＨＢｕｓ＿Ｖ，ＭＨＢｕｓ＿Ｗのレベル上昇は、時刻ｔ２よりも遅れた時刻ｔ３にＨレベルへの変化が開始され、その後、Ｕ相駆動装置３、Ｖ相駆動装置４およびＷ相駆動装置５のハイサイド制御回路の駆動能力が元に戻される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【００６３】
以上の構成において、Ｕ相駆動装置３、Ｖ相駆動装置４およびＷ相駆動装置５がいずれも駆動能力の切り替えを行っていない通常動作のとき、図１０に示したように、共通バスＭＢｕｓおよびＵ相駆動装置３のバスＭＨＢｕｓ＿Ｕは、Ｈレベルである。このとき、ローサイド回路３１ｂでは、バッファ回路ＢＵＦ４の入出力の信号ＭＢｕｓ１，ＭＢｕｓ２、バッファ回路ＢＵＦ６の入出力の信号ＭＨＴｘ１，ＭＨＴｘ２およびレベルダウン回路の信号ＭＨＴｘは、Ｌレベルである。ハイサイド回路３１ａでは、バッファ回路ＢＵＦ２の入出力の信号ＭＨＢ１，ＭＨＢ２は、Ｈレベル、バッファ回路ＢＵＦ３の入出力の信号ＭＨＲｘ１，ＭＨＲｘ２は、Ｌレベルおよびレベルアップ回路の信号ＭＨＲｘは、Ｈレベルである。
【手続補正５】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
負荷を駆動するハイサイド駆動素子およびローサイド駆動素子と、
前記ハイサイド駆動素子を制御するハイサイド制御回路と、
前記ローサイド駆動素子を制御するローサイド制御回路と、
を有する駆動装置を複数備え、
前記ハイサイド制御回路および前記ローサイド制御回路は、それぞれ、対応する前記ハイサイド駆動素子または前記ローサイド駆動素子の異常状態を検出する異常検出回路と、対応する前記ハイサイド駆動素子または前記ローサイド駆動素子の駆動能力を切り替える能力切替機能付駆動回路と、対応する前記異常検出回路が異常状態を検出したとき対応する前記能力切替機能付駆動回路の駆動能力を切り替える駆動能力切替回路とを有しているパワーモジュールであって、
複数の前記異常検出回路のいずれかが異常状態を検出したとき、すべての前記能力切替機能付駆動回路は、前記ハイサイド駆動素子および前記ローサイド駆動素子の駆動能力を切り替える、パワーモジュール。
【請求項２】
複数の前記駆動装置の前記ハイサイド制御回路および前記ローサイド制御回路に接続された同期ブリッジ回路を備え、前記異常検出回路のいずれかが異常状態を検出したとき、異常状態を検出した前記異常検出回路を有する前記ハイサイド制御回路または前記ローサイド制御回路を除くすべての前記ハイサイド制御回路および前記ローサイド制御回路に対し、異常状態の検出を前記同期ブリッジ回路を介して通知する、請求項１記載のパワーモジュール。
【請求項３】
前記ハイサイド制御回路および前記ローサイド制御回路は、前記異常検出回路が前記ハイサイド駆動素子または前記ローサイド駆動素子の異常状態を検出したとき異常状態の検出信号を前記同期ブリッジ回路に送信するとともに他の前記ハイサイド制御回路および前記ローサイド制御回路の１つが検出した異常状態を前記同期ブリッジ回路から受信する通信回路を有している、請求項２記載のパワーモジュール。
【請求項４】
前記同期ブリッジ回路は、すべての前記通信回路に接続された共通接続部を有し、通常動作のときに前記共通接続部が第１の電圧レベルに維持され、前記ハイサイド制御回路および前記ローサイド制御回路の１つから異常状態の検出信号が送信されてきたとき前記共通接続部が第２の電圧レベルに切り替えられて異常状態の検出信号を送信した前記ハイサイド制御回路または前記ローサイド制御回路を除くすべての前記ハイサイド制御回路および前記ローサイド制御回路へ異常状態の検出を通知する、請求項３記載のパワーモジュール。
【請求項５】
前記同期ブリッジ回路は、一端が前記共通接続部に接続され他端が前記ローサイド制御回路の電源に接続されたプルアップ抵抗を有し、前記共通接続部の電位を前記電源の電圧である前記第１の電圧レベルに設定している、請求項４記載のパワーモジュール。
【請求項６】
前記通信回路は、前記第１の電圧レベルまたは前記第２の電圧レベルの信号を受けて前記駆動能力切替回路に伝達するバッファ回路と、異常状態の検出信号を受けて前記共通接続部の電位を前記第１の電圧レベルから前記第２の電圧レベルに切り換えるスイッチ素子とを有している、請求項４記載のパワーモジュール。
【請求項７】
前記同期ブリッジ回路は、前記共通接続部と前記ハイサイド制御回路の前記通信回路との間にレベル変換回路を有している、請求項４記載のパワーモジュール。
【請求項８】
前記レベル変換回路は、前記ハイサイド制御回路の前記通信回路に接続されてハイサイド情報を扱うハイサイド回路と前記共通接続部に接続されてローサイド情報を扱うローサイド回路とを有し、前記ハイサイド回路および前記ローサイド回路は、前記ハイサイド情報および前記ローサイド情報を相互に伝達するよう構成した、請求項７記載のパワーモジュール。
【請求項９】
前記ハイサイド回路は、前記ハイサイド情報を前記ローサイド回路へ伝達するとともに前記ローサイド回路から前記ローサイド情報が伝達されているときには、前記ハイサイド情報の前記ローサイド回路への伝達を停止し、前記ローサイド回路は、前記ローサイド情報を前記ハイサイド回路へ伝達するとともに前記ハイサイド回路から前記ハイサイド情報が伝達されているときには、前記ローサイド情報の前記ハイサイド回路への伝達を停止するようにした、請求項８記載のパワーモジュール。
【請求項１０】
前記ハイサイド回路と前記ローサイド回路との間に、前記ローサイド情報をレベルアップするレベルアップ回路と前記ハイサイド情報をレベルダウンするレベルダウン回路とを有している、請求項９記載のパワーモジュール。
【請求項１１】
前記レベルアップ回路は、前記ローサイド情報によって制御される第１の高耐圧トランジスタと一端が前記ハイサイド制御回路の電源に接続され他端が前記第１の高耐圧トランジスタに接続された第１のレベルシフト抵抗とを有し、前記レベルダウン回路は、前記ハイサイド情報によって制御される第２の高耐圧トランジスタと一端が前記ローサイド制御回路のグランドに接続され他端が前記第２の高耐圧トランジスタに接続された第２のレベルシフト抵抗とを有している、請求項１０記載のパワーモジュール。
【請求項１２】
前記レベルアップ回路は、前記ローサイド情報を前記ハイサイド回路に伝達する第１のアイソレーション素子と、前記ハイサイド情報を前記ローサイド回路に伝達する第２のアイソレーション素子と、を有している、請求項１０記載のパワーモジュール。
【請求項１３】
前記異常検出回路は、前記ハイサイド駆動素子または前記ローサイド駆動素子の過電流状態を検出する電流検出回路を有し、前記電流検出回路が過電流状態を検出したとき前記駆動能力切替回路が前記能力切替機能付駆動回路の駆動能力を切り替える、請求項１記載のパワーモジュール。
【請求項１４】
前記異常検出回路は、前記ハイサイド駆動素子または前記ローサイド駆動素子の過熱状態を検出する温度検出回路を有し、前記温度検出回路が過熱状態を検出したとき前記駆動能力切替回路が前記能力切替機能付駆動回路の駆動能力を切り替える、請求項１記載のパワーモジュール。
【請求項１５】
ローサイド制御回路の異常を表すローサイド情報をハイサイド制御回路に伝達する第１の伝達回路と、前記ハイサイド制御回路の異常を表すハイサイド情報を前記ローサイド制御回路に伝達する第２の伝達回路とを備え、
前記第１の伝達回路は、前記第２の伝達回路が前記ハイサイド情報を伝達しているとき前記ローサイド情報の伝達を停止し、
前記第２の伝達回路は、前記第１の伝達回路が前記ローサイド情報を伝達しているとき前記ハイサイド情報の伝達を停止するようにした、
パワーモジュールのレベル変換回路。
【請求項１６】
前記第１の伝達回路は、前記ローサイド情報をレベルアップするレベルアップ回路を有し、前記第２の伝達回路は、前記ハイサイド情報をレベルダウンするレベルダウン回路を有している、請求項１５記載のパワーモジュールのレベル変換回路。
【国際調査報告】
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