(57)【要約】  キャパシタ(１００)は、基板(１１０)と、第１電極層(１２０)と、誘電体層(１３０)と、第２電極層(１４０)と、外部電極(１５０)とを備えている。基板(１１０)は、一方の主面(１１１)および一方の主面とは反対側に位置する他方の主面(１１２)を有しており、第１電極層(１２０)は、基板(１１０)の一方の主面側に位置している。誘電体層(１３０)は、第１電極層(１２０)の一部に積層されている。第２電極層(１４０)は、誘電体層(１３０)の一部に積層されている。外部電極(１５０)は、第１電極層(１２０)および第２電極層(１４０)の各々に対応して接続されている。第１電極層(１２０)および第２電極層(１４０)のうち少なくとも一方と外部電極(１５０)とは、第１接触面(１６０)で接触している。第１接触面(１６０)は、第１凹凸面部(１６１)を含んでいる。
2019203054.tif 000002
【特許請求の範囲】
【請求項１】
一方の主面および該一方の主面とは反対側に位置する他方の主面を有する基板と、
前記基板の一方の主面側に位置する第１電極層と、
前記第１電極層の一部に積層された誘電体層と、
前記誘電体層の一部に積層された第２電極層と、
前記第１電極層および前記第２電極層の各々に対応して接続された外部電極とを備え、
前記第１電極層および前記第２電極層のうち少なくとも一方と前記外部電極とは、第１接触面で接触しており、前記第１接触面は、第１凹凸面部を含む、キャパシタ。
【請求項２】
前記第１電極層と前記誘電体層との第２接触面は、第２凹凸面部を含み、
前記誘電体層と前記第２電極層との第３接触面は、第３凹凸面部を含み、
外部電極側から見たときに、前記第２凹凸面部の少なくとも一部が、前記第３凹凸面部と重なり、
前記第３凹凸面部における前記他方の主面から最も近い部分が、前記第２凹凸面部における前記他方の主面から最も遠い部分より、他方の主面側に位置している、請求項１に記載のキャパシタ。
【請求項３】
前記第１凹凸面部、前記第２凹凸面部および前記第３凹凸面部の各々の角部がラウンディング形状を有している、および、前記第１凹凸面部、前記第２凹凸面部および前記第３凹凸面部の各々の周壁が、底に向かってテーパ状に傾斜している、少なくとも一方の状態である、請求項２に記載のキャパシタ。
【請求項４】
前記第２凹凸面部の少なくとも一部は、前記一方の主面から見て、他方の主面側に位置する、請求項２または請求項３に記載のキャパシタ。
【請求項５】
前記第１電極層と前記外部電極との前記第１接触面は、前記第１凹凸面部を含み、
前記第１電極層と前記外部電極との前記第１接触面の前記第１凹凸面部の少なくとも一部は、前記一方の主面から見て、他方の主面側に位置する、請求項１〜請求項４のいずれか１項に記載のキャパシタ。
【請求項６】
前記第１電極層と前記外部電極との前記第１接触面の前記第１凹凸面部は、第１凹凸パターンを有し、
前記第２電極層と前記外部電極との前記第１接触面の前記第１凹凸面部は、前記第１凹凸パターンとは異なる第２凹凸パターンを有する、請求項１〜請求項５のいずれか１項に記載のキャパシタ。
【請求項７】
基板の一方の主面側に、第１電極層を設ける工程と、
前記第１電極層の基板側とは反対側の一部に、第１凹凸面部および第２凹凸面部を形成する工程と、
前記第１電極層の少なくとも前記第２凹凸面部に誘電体層を積層することにより、前記誘電体層の基板側とは反対側の一部に第３凹凸面部を形成する工程と、
前記誘電体層の少なくとも前記第３凹凸面部に第２電極層を積層することにより、前記第２電極層の基板側とは反対側の少なくとも一部に第１凹凸面部を形成する工程と、
前記第１電極層および前記第２電極層の各々の前記第１凹凸面部に対応して接続されるように、外部電極を設ける工程とを備える、キャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタおよびその製造方法に関し、特に、薄膜キャパシタおよびその製造方法に関する。
【背景技術】
【０００２】
キャパシタの構成を開示した先行文献として、特開２０１５−２１６２４６号公報（特許文献１）がある。特許文献１に記載されたキャパシタは、薄膜キャパシタであって、下地電極上に誘電体層および上部電極層を順次積層した積層体と、保護層と、端子電極とを備えている。保護層は、少なくとも誘電体層および上部電極層を被覆するとともに、下地電極上および上部電極層上に貫通孔を備えている。端子電極は、保護層内の貫通孔を通して、下地電極および上部電極層と電気的に接続している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−２１６２４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、従来より小型のキャパシタが求められている。特許文献１に記載されたキャパシタを小型化した場合、端子電極と下地電極との接触面、および、端子電極と上部電極層との接触面の各々の面積が小さくなり、コンタクト抵抗が大きくなる。コンタクト抵抗が大きいほど、キャパシタのＥＳＲ（Equivalent  Series  Resistance：等価直列抵抗）が大きくなって、キャパシタのＱ値が低くなる。【０００５】
本発明は、上記の問題点に鑑みてなされたものであって、コンタクト抵抗を小さくしてＥＳＲを低減するとともに、Ｑ値を大きくしたキャパシタおよびキャパシタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に基づくキャパシタは、基板と、第１電極層と、誘電体層と、第２電極層と、外部電極とを備えている。基板は、一方の主面、および、一方の主面とは反対側に位置する他方の主面を有しており、第１電極層は、基板の一方の主面側に位置している。誘電体層は、第１電極層の一部に積層されている。第２電極層は、誘電体層の一部に積層されている。外部電極は、第１電極層および第２電極層の各々に対応して接続されている。第１電極層および第２電極層のうち少なくとも一方と外部電極とは、第１接触面で接触している。第１接触面は、第１凹凸面部を含んでいる。
【発明の効果】
【０００７】
本発明によれば、コンタクト抵抗を小さくしてＥＳＲを低減するとともに、キャパシタのＱ値を大きくすることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態１に係るキャパシタの断面図である。
【図２】本発明の実施形態１に係るキャパシタを外部電極側から見た平面図である。
【図３】本発明の実施形態１の第１変形例に係るキャパシタを外部電極側から見た平面図である。
【図４】本発明の実施形態１の第２変形例に係るキャパシタを外部電極側から見た平面図である。
【図５】本発明の実施形態１に係るキャパシタの製造方法において、基板の一方の主面上に絶縁層を設けた状態を示す断面図である。
【図６】本発明の実施形態１に係るキャパシタの製造方法において、絶縁層上に第１電極層を設けた状態を示す断面図である。
【図７】本発明の実施形態１に係るキャパシタの製造方法において、第１電極層上に誘電体層を設けた状態を示す断面図である。
【図８】本発明の実施形態１に係るキャパシタの製造方法において、誘電体層上に第２電極層を設けた状態を示す断面図である。
【図９】本発明の実施形態１に係るキャパシタの製造方法において、誘電体層に貫通孔を形成した状態を示す断面図である。
【図１０】本発明の実施形態１に係るキャパシタの製造方法において、第１電極層および第２電極層の各々に第１凹凸面部を形成した状態を示す断面図である。
【図１１】本発明の実施形態１に係るキャパシタの製造方法において、保護層を設けた状態を示す断面図である。
【図１２】本発明の実施形態２に係るキャパシタの断面図である。
【図１３】本発明の実施形態２に係るキャパシタの製造方法において、第１電極層に、第１凹凸面部および第２凹凸面部を形成した状態を示す断面図である。
【図１４】本発明の実施形態２に係るキャパシタの製造方法において、第１電極層上に誘電体層を設けた状態を示す断面図である。
【図１５】本発明の実施形態２に係るキャパシタの製造方法において、誘電体層上に第２電極層を設けた状態を示す断面図である。
【図１６】本発明の実施形態２に係るキャパシタの製造方法において、誘電体層に貫通孔を形成した状態を示す断面図である。
【図１７】本発明の実施形態２に係るキャパシタの製造方法において、保護層を設けた状態を示す断面図である。
【図１８】本発明の実施形態２の変形例に係るキャパシタを製造する際に、第１電極層の一部をウェットエッチングした状態を示す断面図である。
【図１９】本発明の実施形態２の変形例に係るキャパシタの断面図である。
【図２０】本発明の実施形態３に係るキャパシタの断面図である。
【図２１】本発明の実施形態３に係るキャパシタの製造方法において、基板に複数の凹部を設けた状態を示す断面図である。
【図２２】本発明の実施形態３に係るキャパシタの製造方法において、基板の一方の主面上に絶縁層を設けた状態を示す断面図である。
【図２３】本発明の実施形態３に係るキャパシタの製造方法において、絶縁層上に第１電極層を設けた状態を示す断面図である。
【図２４】本発明の実施形態３に係るキャパシタの製造方法において、第１電極層上に誘電体層を設けた状態を示す断面図である。
【図２５】本発明の実施形態３に係るキャパシタの製造方法において、誘電体層上に第２電極層を設けた状態を示す断面図である。
【図２６】本発明の実施形態３に係るキャパシタの製造方法において、誘電体層に貫通孔を形成した状態を示す断面図である。
【図２７】本発明の実施形態３に係るキャパシタの製造方法において、保護層を設けた状態を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明の各実施形態に係るキャパシタについて図面を参照して説明する。以下の実施形態の説明においては、図中の同一または相当部分には同一符号を付して、その説明は繰り返さない。
【００１０】
（実施形態１）
図１は、本発明の実施形態１に係るキャパシタの断面図である。図２は、本発明の実施形態１に係るキャパシタを外部電極側から見た平面図である。図２においては、キャパシタの内部の構成を点線で示している。
【００１１】
図１および図２に示すように、本発明の実施形態１に係るキャパシタ１００は、基板１１０と、第１電極層１２０と、誘電体層１３０と、第２電極層１４０と、外部電極１５０とを備えている。
【００１２】
基板１１０は、一方の主面１１１、および、一方の主面１１１とは反対側に位置する他方の主面１１２を有している。図２に示すように、基板１１０は、キャパシタ１００を外部電極側から見たときに、２つの外部電極１５０が並んでいる方向に長辺を有する矩形形状の外形を備えている。上記矩形形状は、たとえば、２００μｍ以上６００μｍ以下の長さの長辺と、１００μｍ以上３００μｍ以下の長さの短辺を有している。なお、本実施形態に係るキャパシタ１００の製造方法が、後述するバックグラインド工程を備える場合、バックグラインド工程で研削される前の基板１１０の厚さは、５００μｍ以上７００μｍ以下が好ましい。ここでいう基板１１０の厚さとは、一方の主面１１１に垂直な方向における基板１１０の厚さである。
【００１３】
基板１１０は、シリコン若しくはガリウム砒素などの半導体材料、または、ガラス若しくはアルミナなどの絶縁性材料で構成されることが好ましい。
【００１４】
本実施形態においては、図１に示すように、基板１１０の一方の主面１１１の全面に渡って、絶縁層１１５が積層されている。
【００１５】
絶縁層１１５の厚さは、キャパシタ１００における基板１１０が絶縁層１１５によって他の構成部材と電気的に絶縁される厚さであれば、特に限定されない。絶縁層１１５の厚さは、０．１μｍ以上であることが好ましい。
【００１６】
絶縁層１１５の材料は特に限定されないが、絶縁層１１５は、ＳｉＯ2、ＳｉＮ、Ａｌ2Ｏ3、ＨｆＯ2、Ｔａ2Ｏ5またはＺｒＯ2などの絶縁性材料で構成されていることが好ましい。
【００１７】
なお、基板１１０の材料がガラスまたはアルミナなどの絶縁性材料である場合、キャパシタ１００は絶縁層１１５を備えていなくてもよい。キャパシタ１００が絶縁層１１５を備えていない場合、絶縁層１１５に積層される部材は、基板１１０に直接積層される。
【００１８】
第１電極層１２０は、基板１１０の一方の主面側に位置している。本実施形態においては、基板１１０に積層された絶縁層１１５の一部に第１電極層１２０が積層されている。図２に示すように、キャパシタ１００を外部電極側から見たときに、第１電極層１２０の周縁は、基板１１０の周縁の内側に沿うように位置している。
【００１９】
第１電極層１２０の厚さは、特に限定されないが、０．５μｍ以上１０μｍ以下が好ましく、２μｍ以上６μｍ以下がより好ましい。
【００２０】
第１電極層１２０の材料は、導電性材料であれば特に限定されないが、第１電極層１２０は、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔ、Ｎｉ、Ｃｒ若しくはＴｉなどの金属、または、これらの少なくとも一種の金属を含む合金で構成されることが好ましい。
【００２１】
誘電体層１３０は、第１電極層１２０の一部に積層されている。図１に示すように、誘電体層１３０は、絶縁層１１５において第１電極層１２０が積層されていない部分にも延在するように積層されている。
【００２２】
誘電体層１３０の厚さは、キャパシタ１００に要求される静電容量に従って調節され、特に限定されないが、０．１μｍ以上１．５μｍ以下であることが好ましい。
【００２３】
誘電体層１３０の材料は特に限定されないが、誘電体層１３０は、ＳｉＯ2、Ａｌ2Ｏ3、ＨｆＯ2、Ｔａ2Ｏ5若しくはＺｒＯ2などの酸化物、または、ＳｉＮなどの窒化物で構成されることが好ましい。
【００２４】
図１に示すように、第２電極層１４０は、誘電体層１３０を間に挟んで第１電極層１２０と対向するように、誘電体層１３０の一部に積層されている。
【００２５】
第２電極層１４０の厚さは特に限定されないが、０．５μｍ以上１０μｍ以下が好ましく、２μｍ以上６μｍ以下がより好ましい。
【００２６】
第２電極層１４０の材料は、導電性材料であれば特に限定されないが、第２電極層１４０は、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔ、Ｎｉ、Ｃｒ若しくはＴｉなどの金属、または、これらの少なくとも一種の金属を含む合金で構成されることが好ましい。
【００２７】
本実施形態に係るキャパシタ１００は、保護層１４５をさらに備える。図１に示すように、保護層１４５は、誘電体層１３０の基板側とは反対側の一部、および、第２電極層１４０の一部に積層されている。図２に示すように、キャパシタ１００を外部電極側から見たときに、保護層１４５の周縁は、基板１１０の周縁と第１電極層１２０の周縁との間において、各々の周縁に沿うように位置している。
【００２８】
保護層１４５の厚さは特に限定されないが、１μｍ以上２０μｍ以下が好ましい。
保護層１４５の材料は特に限定されないが、保護層１４５は、ポリイミドなどの樹脂材料で構成されることが好ましい。
【００２９】
また、保護層１４５と、誘電体層１３０および第２電極層１４０の各々との間には、耐湿層が積層されていてもよい。耐湿層の材料は特に限定されないが、耐湿層はＳｉＮなどで構成されることが好ましい。
【００３０】
外部電極１５０は、第１電極層１２０および第２電極層１４０の各々に対応して接続されている。図１に示すように、第１電極層１２０に接続された外部電極１５０は、第１電極層１２０において誘電体層１３０が積層されていない部分に積層されている。第２電極層１４０に接続された外部電極１５０は、第２電極層１４０において保護層１４５が積層されていない部分に積層されている。
【００３１】
また、外部電極１５０は保護層１４５の一部にも積層されている。図２に示すように、キャパシタ１００を外部電極側から見たときに、第１電極層１２０に積層された外部電極１５０は、保護層１４５の一部に積層された外部電極１５０に取り囲まれており、第２電極層１４０に積層された外部電極１５０は、保護層１４５の一部に積層された外部電極１５０に取り囲まれている。
【００３２】
外部電極１５０の材料は、導電性材料であれば特に限定されないが、外部電極１５０は、Ｃｕ、Ｎｉ、Ａｇ、Ａｕ若しくはＡｌなどの金属、または、これらの少なくとも一種の金属を含む合金で構成されることが好ましい。外部電極１５０を構成する材料は、第１電極層１２０および第２電極層１４０よりも抵抗率の低い材料であることが好ましい。また、キャパシタ１００がはんだ付けで実装され得るという観点から、外部電極１５０は、基板側とは反対側の面の少なくとも一部がＡｕまたはＳｎで構成されていることが好ましい。
【００３３】
本実施形態に係るキャパシタ１００全体の厚さは、１０μｍ以上３００μｍ以下が好ましい。キャパシタ１００全体の厚さとは、基板１１０の一方主面１１１とは異なる他方の主面から、外部電極の基板側とは反対側の面までの厚さである。
【００３４】
図１に示すように、第１電極層１２０および第２電極層１４０のうち少なくとも一方と外部電極１５０とは、第１接触面１６０で接触している。第１接触面１６０は、第１凹凸面部１６１を含んでいる。本実施形態においては、第１電極層１２０と外部電極１５０との第１接触面１６０、および、第２電極層１４０と外部電極１５０との第１接触面１６０の各々が、第１凹凸面部１６１を含んでいる。
【００３５】
第１凹凸面部１６１は、図１に示すように、第１電極層１２０または第２電極層１４０に形成された複数の凹部で構成されているが、第１電極層１２０または第２電極層１４０に形成された複数の凸部で構成されていてもよい。なお、第１凹凸面部１６１を構成する複数の凹部の各々の幅は、３μｍ以上であることが好ましい。上記複数の凹部の各々の幅が３μｍ未満の場合、外部電極１５０形成時の成膜プロセスにおいて不具合が生じる可能性があるためである。
【００３６】
第１凹凸面部１６１を構成する複数の凹部の各々の深さは、０．２μｍ以上２μｍ以下が好ましい。また、第１凹凸面部１６１を構成する複数の凹部の各々の深さは、第１電極層１２０および第２電極層１４０の各々の厚さの０．５倍以下であることが好ましい。なお、凹凸面部が、複数の凸部で構成されている場合は、複数の凹部の各々の深さは、複数の凸部の各々の高さに対応する。
【００３７】
本実施形態においては、第１電極層１２０と外部電極１５０との第１接触面１６０の第１凹凸面部１６１は、第１凹凸パターン１６４ａを有し、第２電極層１４０と外部電極１５０との第１接触面１６０の第１凹凸面部１６１は、第２凹凸パターン１６５ａを有する。図２に示すように、キャパシタ１００を外部電極１５０側から見たとき、第１凹凸パターン１６４ａおよび第２凹凸パターン１６５ａの各々は、複数の矩形形状から構成されている。なお、キャパシタ１００を外部電極１５０側から見たとき、第１凹凸パターン１６４ａおよび第２凹凸パターン１６５ａの各々の角部は、丸みを帯びている。
【００３８】
第１凹凸パターン１６４ａにおける上記複数の矩形形状は、第１凹凸面部１６１を構成する第１電極層１２０に形成された複数の凹部の外形で構成されている。第２凹凸パターン１６５ａにおける上記複数の矩形形状は、第１凹凸面部１６１を構成する第２電極層１４０に形成された複数の凹部の外形で構成されている。
【００３９】
なお、本実施形態においては、キャパシタ１００全体の厚さが上記範囲内であり、外部電極１５０が上記材料で構成されているため、第１凹凸パターン１６４ａ、および、第２凹凸パターン１６５ａの各々は、外部電極１５０を通じて視認可能である。
【００４０】
第１凹凸パターン１６４ａおよび第２凹凸パターン１６５ａの各々は、上記の形状とは異なる形状から構成されるものであってもよい。ここで、本発明の実施形態１の各変形例に係るキャパシタ１００について説明する。
【００４１】
図３は、本発明の実施形態１の第１変形例に係るキャパシタを外部電極側から見た平面図である。図４は、本発明の実施形態１の第２変形例に係るキャパシタを外部電極側から見た平面図である。図３および図４においては、キャパシタの内部の構成を点線で示している。
【００４２】
図３に示すように、本発明の実施形態１の第１変形例に係るキャパシタ１００ｂを外部電極側から見たときに、第１凹凸パターン１６４ｂおよび第２凹凸パターン１６５ｂの各々は、複数の略正方形形状から構成されている。第１凹凸パターン１６４ｂにおける上記複数の略正方形形状は、第１凹凸面部１６１を構成する第１電極層１２０に形成された複数の凹部の外形で構成されている。第２凹凸パターン１６５ｂにおける上記複数の略正方形形状は、第１凹凸面部１６１を構成する第２電極層１４０に形成された複数の凹部の外形で構成されている。
【００４３】
図４に示すように、本発明の実施形態１の第２変形例に係るキャパシタ１００ｃにおいては、第１凹凸パターン１６４ｃは、第２凹凸パターン１６５ｃと異なっている。本実施形態における第１凹凸パターン１６４ｃおよび第２凹凸パターン１６５ｃの具体的なパターンは特に限定されない。たとえば、図４に示すように、外部電極側から本実施形態に係るキャパシタ１００ｃを見たとき、第１凹凸パターン１６４ｃは、実施形態１の第１変形例に係るキャパシタ１００ｂの第１凹凸パターン１６４ｂと同じであって、第２凹凸パターン１６５ｃは、実施形態１に係るキャパシタ１００の第２凹凸パターン１６５ａと同じである。
【００４４】
本発明の実施形態１の第２変形例に係るキャパシタ１００ｃは、第１凹凸パターン１６４ｃが第２凹凸パターン１６５ｃと異なり、かつ、第１凹凸パターン１６４ｃ、および、第２凹凸パターン１６５ｃの各々は、外部電極１５０を通じて視認可能である。よって、キャパシタ１００ｃの外観から、第１電極層１２０に接続する外部電極１５０と第２電極層１４０に接続する外部電極１５０とを容易に識別できる。
【００４５】
以下、本発明の実施形態１に係るキャパシタの製造方法について説明する。
図５は、本発明の実施形態１に係るキャパシタの製造方法において、基板の一方の主面上に絶縁層を設けた状態を示す断面図である。図５に示すように、ＣＶＤ法またはＰＶＤ法などによって基板１１０の一方の主面１１１に絶縁層１１５を設ける。
【００４６】
図６は、本発明の実施形態１に係るキャパシタの製造方法において、絶縁層上に第１電極層を設けた状態を示す断面図である。図６に示すように、リフトオフ法、めっき法、または、エッチング法などにより絶縁層１１５の基板側とは反対側に第１電極層１２０を設ける。すなわち、本発明の実施形態１に係るキャパシタを製造する際には、基板１１０の一方の主面側に、第１電極層１２０を設ける。
【００４７】
図７は、本発明の実施形態１に係るキャパシタの製造方法において、第１電極層上に誘電体層を設けた状態を示す断面図である。図７に示すように、ＣＶＤ法またはＰＶＤ法などにより、第１電極層１２０の基板側とは反対側の全面、第１電極層１２０の周縁部、および、絶縁層１１５の基板側とは反対側において第１電極層１２０が設けられていない面に、誘電体層１３０を設ける。
【００４８】
図８は、本発明の実施形態１に係るキャパシタの製造方法において、誘電体層上に第２電極層を設けた状態を示す断面図である。図８に示すように、リフトオフ法、めっき法、または、エッチング法などにより、誘電体層１３０の基板側とは反対側の一部に第２電極層１４０を設ける。
【００４９】
図９は、本発明の実施形態１に係るキャパシタの製造方法において、誘電体層に貫通孔を形成した状態を示す断面図である。図９に示すように、誘電体層１３０の一部をエッチングすることにより、誘電体層１３０に貫通孔を形成する。
【００５０】
図１０は、本発明の実施形態１に係るキャパシタの製造方法において、第１電極層および第２電極層の各々に第１凹凸面部を形成した状態を示す断面図である。図１０に示すように、第１電極層１２０および第２電極層１４０の各々の一部をエッチングすることにより、第１凹凸面部１６１を形成する。本実施形態においては、第１電極層１２０および第２電極層１４０の各々に第１凹凸面部１６１を形成しているが、これに限られず、第１電極層１２０および第２電極層１４０の少なくとも一方をエッチングすることによって、第１凹凸面部１６１を形成してもよい。
【００５１】
図１１は、本発明の実施形態１に係るキャパシタの製造方法において、保護層を設けた状態を示す断面図である。図１１に示すように、基板１１０の一方の主面１１１側を覆うように設けた保護層１４５を、フォトリソグラフィ法により、第１接触面１６０が露出するようにパターニングする。具体的には、まず、誘電体層１３０、第１電極層１２０および第２電極層１４０の各々の基板側とは反対側に、保護層１４５を積層する。そして、保護層１４５上にレジストパターンを形成し、レジストパターンをマスクとして保護層１４５をエッチングすることで、保護層１４５をパターニングする。保護層１４５が感光性材料で構成される場合は、保護層１４５を積層した後、フォトリソグラフィ法により、露光および現像することで、保護層１４５をパターニングする。
【００５２】
次に、リフトオフ法、めっき法またはエッチング法などにより、第１電極層１２０および第２電極層１４０の各々の第１凹凸面部１６１に対応して接続されるように、外部電極１５０を設ける。本実施形態においては、第１電極層１２０および第２電極層１４０の各々の第１凹凸面部１６１、かつ、保護層１４５の基板側とは反対側の一部に、外部電極１５０を設ける。上記の工程により、図１に示すような本発明の実施形態１に係るキャパシタ１００が製造される。
【００５３】
なお、本実施形態に係るキャパシタ１００の製造方法においては、上述の製造方法により、マザー基板に複数のキャパシタ１００を一括で作製してもよい。この場合、本実施形態に係るキャパシタ１００の製造方法は、基板１１０の厚さを調節するために基板１１０の一方の主面１１１とは反対側の主面を研削するバックグラインド工程、および、複数のキャパシタ１００をブレードダイシング、ステルスダイシングまたはプラズマダイシングなどで個片化する工程の少なくとも一方を備えていてもよい。
【００５４】
上記のように、本実施形態に係るキャパシタ１００は、第１電極層１２０および第２電極層１４０のうち少なくとも一方と外部電極１５０とが、第１接触面１６０で接触しており、第１接触面１６０が、第１凹凸面部１６１を含んでいることにより、第１接触面１６０の面積が大きくなり、コンタクト抵抗が小さくなる。結果として、キャパシタ１００のＥＳＲを低減できるとともに、キャパシタ１００のＱ値を大きくすることができる。
【００５５】
（実施形態２）
以下、本発明の実施形態２に係るキャパシタについて説明する。本発明の実施形態２に係るキャパシタは、主に、第１電極層と誘電体層との第２接触面、および、誘電体層と第２電極層との第３接触面が、それぞれ、第２凹凸面部および第３凹凸面部を有する点で、本発明の実施形態１に係るキャパシタ１００と異なる。よって、本発明の実施形態１に係るキャパシタ１００と同様である構成については説明を繰り返さない。
【００５６】
図１２は、本発明の実施形態２に係るキャパシタの断面図である。図１２に示すように、第１電極層１２０と誘電体層１３０との第２接触面２７０は、第２凹凸面部２７１を含んでいる。
【００５７】
第２凹凸面部２７１は、図１２に示すように、第１電極層１２０に形成された複数の凹部で構成されているが、第１電極層１２０に形成された複数の凸部で構成されていてもよい。なお、第２凹凸面部２７１を構成する複数の凹部の各々の幅は、６μｍ以上であることが好ましい。上記複数の凹部の各々の幅が６μｍ未満の場合、各層の厚みの寸法が制限される可能性、または、成膜プロセスにおいて不具合が起こる可能性があるためである。
【００５８】
第２凹凸面部２７１を構成する凹部の各々の深さは、０．２μｍ以上４μｍ以下が好ましい。また、第２凹凸面部２７１を構成する凹部の各々の深さは、第１電極層１２０の厚さの０．５倍以下であることが好ましい。第２凹凸面部２７１の各々の深さが、第１電極層１２０の厚さの０．５倍超である場合、凹凸加工時のプロセスマージンを十分に確保できず、凹部の底が貫通するなどの所望の凹部形状を得られない可能性がある。
【００５９】
図１２に示すように、誘電体層１３０と第２電極層１４０との第３接触面２８０は、第３凹凸面部２８１を含んでいる。第３凹凸面部２８１は、誘電体層１３０に形成された複数の凹部で構成されている。なお、第２凹凸面部２７１が第１電極層１２０に形成された複数の凸部で構成されている場合、第３凹凸面部２８１は、誘電体層１３０に形成された複数の凸部で構成されていてもよい。
【００６０】
そして、外部電極１５０側から見たときに、第２凹凸面部２７１の少なくとも一部は、第３凹凸面部２８１と重なっている。また、誘電体層１３０と第２電極層１４０との第３接触面２８０の第３凹凸面部２８１は、第１電極層１２０と誘電体層１３０との第２接触面２７０の第２凹凸面部２７１に沿って形成されている。第３凹凸面部２８１における他方の主面１１２から最も近い部分は、第２凹凸面部２７１における他方の主面１１２から最も遠い部分より、他方の主面１１２側に位置している。本実施形態においては、誘電体層１３０に形成された複数の凹部が、第１電極層１２０に形成された複数の凹部のそれぞれに沿うように位置していることで、第１電極層１２０と誘電体層１３０との第２接触面２７０の第２凹凸面部２７１、および、誘電体層１３０と第２電極層１４０との第３接触面２８０の第３凹凸面部２８１は、互いにかみ合うように位置している。
【００６１】
以下、本発明の実施形態２に係るキャパシタの製造方法について説明する。
本実施形態に係るキャパシタ２００を製造する際には、実施形態１に係るキャパシタ１００を製造する際と同様にして、基板１１０の一方の主面側に、第１電極層１２０を設ける。
【００６２】
図１３は、本発明の実施形態２に係るキャパシタの製造方法において、第１電極層に、第１凹凸面部および第２凹凸面部を形成した状態を示す断面図である。図１３に示すように、第１電極層１２０の一部をドライエッチングすることによって、第１電極層１２０の基板側とは反対側の一部に、第１凹凸面部１６１および第２凹凸面部２７１を形成する。
【００６３】
図１４は、本発明の実施形態２に係るキャパシタの製造方法において、第１電極層上に誘電体層を設けた状態を示す断面図である。図１４に示すように、ＣＶＤ法またはＰＶＤ法などによって、第１電極層１２０の少なくとも第２凹凸面部２７１に誘電体層１３０を積層することにより、誘電体層１３０の基板側とは反対側の一部に第３凹凸面部２８１を形成する。本実施形態の製造方法においては、第１電極層１２０全面に誘電体層１３０を積層し、その後、誘電体層１３０をエッチングする。上記のように第３凹凸面部２８１を形成することにより、第２接触面２７０の第２凹凸面部２７１と第３接触面２８０の第３凹凸面部２８１が互いにかみ合うように位置する。
【００６４】
図１５は、本発明の実施形態２に係るキャパシタの製造方法において、誘電体層上に第２電極層を設けた状態を示す断面図である。図１５に示すように、リフトオフ法またはめっき法などにより、誘電体層１３０の少なくとも第３凹凸面部２８１に第２電極層１４０を積層する。このように第２電極層１４０を積層することによって、第２電極層１４０の基板側とは反対側の少なくとも一部に第１凹凸面部１６１を形成する。
【００６５】
図１６は、本発明の実施形態２に係るキャパシタの製造方法において、誘電体層に貫通孔を形成した状態を示す断面図である。図１６に示すように、誘電体層１３０の一部をエッチングすることにより、第１電極層１２０と外部電極１５０を接続するための貫通孔を形成する。
【００６６】
図１７は、本発明の実施形態２に係るキャパシタの製造方法において、保護層を設けた状態を示す断面図である。図１７に示すように、基板１１０の一方の主面１１１側を覆うように設けた保護層１４５を、フォトリソグラフィ法により、第１接触面１６０が露出するようにパターニングする。具体的には、まず、誘電体層１３０、第１電極層１２０および第２電極層１４０の各々の基板側とは反対側に、保護層１４５を積層する。そして、保護層１４５上にレジストパターンを形成し、レジストパターンをマスクとして保護層１４５をエッチングすることで、保護層１４５をパターニングする。
【００６７】
次に、リフトオフ法、めっき法またはエッチング法などにより、第１電極層１２０および第２電極層１４０の各々の第１凹凸面部１６１に対応して接続されるように、外部電極１５０を設ける。本実施形態においては、第１電極層１２０および第２電極層１４０の各々の第１凹凸面部１６１、かつ、保護層１４５の基板側とは反対側の一部に、外部電極１５０を設ける。上記の工程により、図１２に示すような本発明の実施形態２に係るキャパシタ２００が製造される。
【００６８】
上記のように、本実施形態に係るキャパシタ２００は、外部電極１５０側から見たときに、第２凹凸面部２７１の少なくとも一部が、第３凹凸面部２８１と重なっている。そして、第３凹凸面部２８１における他方の主面１１２から最も近い部分は、第２凹凸面部２７１における他方の主面１１２から最も遠い部分より、他方の主面１１２側に位置しているため、第１電極層１２０と第２電極層１４０の対向面積が増加する。よって、キャパシタ２００の静電容量を大きくできる。
【００６９】
また、本実施形態に係るキャパシタ２００の製造方法では、第１電極層１２０の少なくとも第２凹凸面部２７１に誘電体層１３０を積層することにより自ずと第３凹凸面部２８１が形成されるため、誘電体層１３０を積層する工程の後に別途第３凹凸面部２８１を形成する工程は必要ない。また、誘電体層１３０の少なくとも第３凹凸面部２８１に第２電極層１４０を積層することにより自ずと第１凹凸面部１６１が形成されるため、第２電極層１４０を積層する工程の後に別途第１凹凸面部１６１を形成する工程は必要ない。すなわち、簡便な製造方法で、第１電極層１２０と第２電極層１４０との対向面積を増加させてキャパシタ２００の静電容量を増大させ、かつ、第２電極層１４０と外部電極１５０との第１接触面１６０の面積を大きくしてコンタクト抵抗を小さくすることにより、ＥＳＲを低減できるとともに、キャパシタ２００のＱ値を大きくできる。
【００７０】
なお、本実施形態に係るキャパシタ２００の製造方法においては、第２凹凸面部２７１を形成する工程において、第１電極層１２０の一部をドライエッチングする代わりにウェットエッチングしてもよい。ここで、本実施形態に係るキャパシタ２００の製造方法の変形例について説明する。
【００７１】
図１８は、本発明の実施形態２の変形例に係るキャパシタを製造する際に、第１電極層の一部をウェットエッチングした状態を示す断面図である。図１９は、本発明の実施形態２の変形例に係るキャパシタの断面図である。
【００７２】
本変形例においては、第２凹凸面部２７１を形成する工程において、第１電極層１２０をウェットエッチングする。図１８に示すように、ウェットエッチングによって、第１電極層１２０には、第１電極層１２０で構成された第１凹凸面部１６１および第２凹凸面部２７１が形成される。第１凹凸面部１６１および第２凹凸面部２７１の各々は、第１電極層１２０に形成された複数の凹部で構成される。ウェットエッチングによって形成された複数の凹部の各々の角部は、丸みを帯びており、複数の凹部の各々の周壁は、底に向かってテーパ状に傾斜している。
【００７３】
そして、本変形例に係るキャパシタ２００ａの第３凹凸面部２８１は、実施形態２に係るキャパシタ２００の製造方法と同様にして形成される。図１９に示すように、キャパシタ２００ａの第３凹凸面部２８１は、第２凹凸面部２７１と互いにかみ合うように位置する。本変形例においては、第３凹凸面部２８１を構成する誘電体層１３０に形成された複数の凹部の各々の角部は、丸みを帯びており、複数の凹部の各々の周壁は、底に向かってテーパ状に傾斜している。
【００７４】
さらに、図１９に示すように、キャパシタ２００ａを外部電極１５０側から見たときに、第２電極層１４０で構成された第１凹凸面部１６１は、第３凹凸面部２８１と重なるように位置する。また、第１凹凸面部１６１を構成する第２電極層１４０に形成された複数の凹部の各々の角部は、丸みを帯びており、複数の凹部の各々の周壁は、底に向かってテーパ状に形成している。
【００７５】
上記のように、第２凹凸面部２７１を形成する工程において、第１電極層１２０をウェットエッチングすることにより、本変形例に係るキャパシタ１００ａは、第１凹凸面部１６１、第２凹凸面部２７１および第３凹凸面部２８１の各々の角部がラウンディング形状を有し、第１凹凸面部１６１、第２凹凸面部２７１および第３凹凸面部２８１の各々の周壁が、底に向かってテーパ状に傾斜する。これにより、誘電体層１３０内における、第２凹凸面部２７１の角部および第３凹凸面部２８１の角部の各々での電界集中が緩和されるため、本変形例に係るキャパシタ２００ａは、耐圧性能が向上している。なお、第２凹凸面部２７１および第３凹凸面部２８１の各々の角部がラウンディング形状を有している、および、第２凹凸面部２７１および第３凹凸面部２８１の各々の周壁が、底に向かってテーパ状に傾斜している、少なくとも一方の状態であればよい。少なくとも一方の状態により、誘電体層１３０内における、第２凹凸面部２７１の角部および第３凹凸面部２８１の角部の各々での電界集中を緩和できる。
【００７６】
（実施形態３）
以下、本発明の実施形態３に係るキャパシタについて説明する。本発明の実施形態３に係るキャパシタは、主に、一方の主面から見て他方の主面側に他の層の一部が位置している点で、本発明の実施形態２に係るキャパシタ２００と異なる。よって、本発明の実施形態２に係るキャパシタ２００と同様である構成については説明を繰り返さない。
【００７７】
図２０は、本発明の実施形態３に係るキャパシタの断面図である。
図２０に示すように、基板１１０には、一方の主面１１１に複数の凹部が形成されている。凹部の深さは０．２μｍ以上６μｍ以下であることが好ましい。凹部の深さが０．２μｍ未満の場合は、一方の主面１１１に複数の凹部が形成されたことによる効果が十分に得られない可能性があり、凹部の深さが６μｍ超の場合は、成膜プロセスにおいて不具合が起こる可能性があるためである。複数の凹部の各々の幅は、１２μｍ以上であることが好ましい。上記複数の凹部の各々の幅が１２μｍ未満の場合、各層の厚みの寸法が制限される可能性、または、成膜プロセスにおいて不具合が起こる可能性があるためである。なお、複数の凹部の内表面は、一方の主面１１１には含まれない。
【００７８】
本実施形態においては、絶縁層１１５は、基板１１０の一方の主面１１１および複数の凹部の各々の内表面に沿うように積層されている。基板１１０と絶縁層１１５との接触面の少なくとも一部は、一方の主面１１１から見て、他方の主面１１２側に位置している。
【００７９】
図２０に示すように、本実施形態においては、第１電極層１２０は、基板１１０の一方の主面１１１および複数の凹部の各々の内表面に沿うようにして、絶縁層１１５の基板側とは反対側に積層されている。このように第１電極層１２０が積層されていることにより、第１電極層１２０と誘電体層１３０との第２接触面２７０の第２凹凸面部３７１の少なくとも一部は、一方の主面１１１から見て、他方の主面１１２側に位置している。
【００８０】
第２凹凸面部３７１の少なくとも一部が上記のように位置しているので、本実施形態における第２凹凸面部３７１を構成する複数の凹部の各々の深さの寸法は、第１電極層１２０の厚さの寸法より大きくてもよい。
【００８１】
また、図２０に示すように、本実施形態における誘電体層１３０と第２電極層１４０との第３接触面２８０の第３凹凸面部３８１を構成する複数の凹部の各々の深さの寸法は、第２電極層１４０の厚さの寸法よりも大きくてもよい。
【００８２】
さらに、本実施形態においては、第１電極層１２０と外部電極１５０とは、第１接触面１６０で接触している。第１接触面１６０は、第１凹凸面部３６１を含み、第１電極層１２０と外部電極１５０との第１接触面１６０の第１凹凸面部３６１の少なくとも一部は、一方の主面１１１から見て、他方の主面１１２側に位置している。
【００８３】
第１電極層１２０と外部電極１５０との第１接触面１６０における第１凹凸面部３６１の少なくとも一部が上記のように位置していることにより、本実施形態における第１電極層１２０と外部電極１５０との第１接触面１６０における第１凹凸面部３６１を構成する複数の凹部の各々の深さの寸法は、第１電極層１２０の厚みの寸法より大きくてもよい。
【００８４】
以下、本発明の実施形態３に係るキャパシタ３００の製造方法について説明する。
図２１は、本発明の実施形態３に係るキャパシタの製造方法において、基板に複数の凹部を設けた状態を示す断面図である。本実施形態に係るキャパシタ３００を製造する際には、図２１に示すように、まず、エッチング法によって基板１１０の一方の主面１１１に複数の凹部を設ける。
【００８５】
図２２は、本発明の実施形態３に係るキャパシタの製造方法において、基板の一方の主面上に絶縁層を設けた状態を示す断面図である。図２２に示すように、ＣＶＤ法またはＰＶＤ法などによって基板１１０の一方の主面上に絶縁層１１５を設ける。
【００８６】
図２３は、本発明の実施形態３に係るキャパシタの製造方法において、絶縁層上に第１電極層を設けた状態を示す断面図である。図２３に示すように、リフトオフ法、めっき法、または、エッチング法などにより絶縁層１１５の基板側とは反対側に第１電極層１２０を設ける。すなわち、基板１１０の一方の主面側に、第１電極層１２０を設ける。第１電極層１２０においては、基板１１０の凹部の形状に沿うように、第１凹凸面部３６１および第２凹凸面部３７１が形成される。
【００８７】
図２４は、本発明の実施形態３に係るキャパシタの製造方法において、第１電極層上に誘電体層を設けた状態を示す断面図である。図２４に示すように、ＣＶＤ法またはＰＶＤ法などによって、第１電極層１２０の少なくとも第２凹凸面部３７１に誘電体層１３０を積層することにより、誘電体層１３０の基板側とは反対側の一部に第３凹凸面部３８１を形成する。
【００８８】
図２５は、本発明の実施形態３に係るキャパシタの製造方法において、誘電体層上に第２電極層を設けた状態を示す断面図である。図２５に示すように、リフトオフ法、めっき法、または、エッチング法などにより、誘電体層１３０の少なくとも第３凹凸面部３８１に第２電極層１４０を積層する。このように第２電極層１４０を積層することによって、第２電極層１４０の基板側とは反対側の少なくとも一部に第１凹凸面部３６１を形成する。
【００８９】
図２６は、本発明の実施形態３に係るキャパシタの製造方法において、誘電体層に貫通孔を形成した状態を示す断面図である。図２６に示すように、誘電体層１３０の一部をエッチングすることにより、第１電極層１２０と外部電極１５０を接続するための貫通孔を形成する。
【００９０】
図２７は、本発明の実施形態３に係るキャパシタの製造方法において、保護層を設けた状態を示す断面図である。図２７に示すように、基板１１０の一方の主面１１１側を覆うように設けた保護層１４５を、フォトリソグラフィ法により、第１接触面１６０が露出するようにパターニングする。具体的には、まず、誘電体層１３０、第１電極層１２０および第２電極層１４０の各々の基板側とは反対側に、保護層１４５を積層する。そして、保護層１４５上にレジストパターンを形成し、レジストパターンをマスクとして保護層１４５をエッチングすることで、保護層１４５をパターニングする。
【００９１】
次に、リフトオフ法、めっき法またはエッチング法などにより、第１電極層１２０および第２電極層１４０の各々の第１凹凸面部３６１に対応して接続されるように、外部電極１５０を設ける。本実施形態においては、第１電極層１２０および第２電極層１４０の各々の第１凹凸面部３６１、かつ、保護層１４５の基板側とは反対側の一部に、外部電極１５０を設ける。上記の工程により、図２０に示すような本発明の実施形態３に係るキャパシタ３００が製造される。
【００９２】
上記のように、本実施形態に係るキャパシタ３００は、第１電極層１２０と誘電体層１３０との第２接触面２７０の第２凹凸面部３７１の少なくとも一部が、一方の主面１１１から見て、他方の主面１１２側に位置していることにより、第１電極層１２０の厚さによる制限を受けることなく第２凹凸面部３７１を構成する複数の凹部の各々の深さの寸法をより大きくすることができる。そして、第２凹凸面部３７１を構成する複数の凹部の各々の深さの寸法をより大きくすることで、第３凹凸面部３８１を構成する複数の凹部の各々の深さの寸法をより大きくすることができる。その結果、第１電極層１２０と第２電極層１４０の対向面積をより大きくすることができるため、キャパシタ３００の静電容量をより一層大きくできる。
【００９３】
また、本実施形態に係るキャパシタ３００は、第１電極層１２０と外部電極１５０との第１接触面１６０の第１凹凸面部３６１の少なくとも一部が、一方の主面１１１から見て、他方の主面１１２側に位置しているので、第１電極層１２０の厚さによる制限を受けることなく第１凹凸面部３６１を構成する複数の凹部の各々の深さの寸法をより大きくすることができる。その結果、第１接触面１６０におけるコンタクト抵抗をさらに小さくできるので、キャパシタ３００のＥＳＲをさらに低減できるとともに、キャパシタ３００のＱ値をさらに大きくすることできる。
【００９４】
上述した実施形態の説明において、組み合わせ可能な構成を相互に組み合わせてもよい。
【００９５】
今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００９６】
１００，１００ｂ，１００ｃ，２００，２００ａ，３００  キャパシタ、１１０  基板、１１１  一方の主面、１１２  他方の主面、１１５  絶縁層、１２０  第１電極層、１３０  誘電体層、１４０  第２電極層、１４５  保護層、１５０  外部電極、１６０  第１接触面、１６１，３６１  第１凹凸面部、１６４ａ，１６４ｂ，１６４ｃ  第１凹凸パターン、１６５ａ，１６５ｂ，１６５ｃ  第２凹凸パターン、２７０  第２接触面、２７１，３７１  第２凹凸面部、２８０  第３接触面、２８１，３８１  第３凹凸面部。
【図１】
2019203054.tif 000003
【図２】
2019203054.tif 000004
【図３】
2019203054.tif 000005
【図４】
2019203054.tif 000006
【図５】
2019203054.tif 000007
【図６】
2019203054.tif 000008
【図７】
2019203054.tif 000009
【図８】
2019203054.tif 000010
【図９】
2019203054.tif 000011
【図１０】
2019203054.tif 000012
【図１１】
2019203054.tif 000013
【図１２】
2019203054.tif 000014
【図１３】
2019203054.tif 000015
【図１４】
2019203054.tif 000016
【図１５】
2019203054.tif 000017
【図１６】
2019203054.tif 000018
【図１７】
2019203054.tif 000019
【図１８】
2019203054.tif 000020
【図１９】
2019203054.tif 000021
【図２０】
2019203054.tif 000022
【図２１】
2019203054.tif 000023
【図２２】
2019203054.tif 000024
【図２３】
2019203054.tif 000025
【図２４】
2019203054.tif 000026
【図２５】
2019203054.tif 000027
【図２６】
2019203054.tif 000028
【図２７】
2019203054.tif 000029
【手続補正書】
【提出日】令和2年10月23日(2020.10.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
一方の主面および該一方の主面とは反対側に位置する他方の主面を有する基板と、
前記基板の一方の主面側に位置する第１電極層と、
前記第１電極層の一部に積層された誘電体層と、
前記誘電体層の一部に積層された第２電極層と、
前記第１電極層および前記第２電極層の各々に対応して接続された外部電極とを備え、
前記第１電極層および前記第２電極層のうち少なくとも一方と前記外部電極とは、第１接触面で接触しており、前記第１接触面は、第１凹凸面部を含み、
前記誘電体層と前記第２電極層との接触面は、凹凸面部を有しない、キャパシタ。
【請求項２】
前記第１電極層と前記誘電体層との第２接触面は、第２凹凸面部を含む、請求項１に記載のキャパシタ。
【請求項３】
前記第１凹凸面部および前記第２凹凸面部の各々の角部がラウンディング形状を有している状態、並びに、前記第１凹凸面部および前記第２凹凸面部の各々の周壁が、底に向かってテーパ状に傾斜している状態、のうちの少なくとも一方の状態である、請求項２に記載のキャパシタ。
【請求項４】
前記第２凹凸面部の少なくとも一部は、前記一方の主面から見て、他方の主面側に位置する、請求項２または請求項３に記載のキャパシタ。
【請求項５】
前記第１電極層と前記外部電極との前記第１接触面は、前記第１凹凸面部を含み、
前記第１電極層と前記外部電極との前記第１接触面の前記第１凹凸面部の少なくとも一部は、前記一方の主面から見て、他方の主面側に位置する、請求項１〜請求項４のいずれか１項に記載のキャパシタ。
【請求項６】
前記第１電極層と前記外部電極との前記第１接触面の前記第１凹凸面部は、第１凹凸パターンを有し、前記第２電極層と前記外部電極との前記第１接触面の前記第１凹凸面部は、前記第１凹凸パターンとは異なる第２凹凸パターンを有する、請求項１〜請求項５のいずれか１項に記載のキャパシタ。
【請求項７】
基板の一方の主面側に、第１電極層を設ける工程と、前記第１電極層の基板側とは反対側の一部に、第１凹凸面部および第２凹凸面部を形成する工程と、
前記第１電極層の少なくとも前記第２凹凸面部に誘電体層を積層する工程と、
前記誘電体層に第２電極層を積層することにより、前記第２電極層の基板側とは反対側の少なくとも一部に第１凹凸面部を形成する工程と、
前記第１電極層および前記第２電極層の各々の前記第１凹凸面部に対応して接続されるように、外部電極を設ける工程とを備える、キャパシタの製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
図４に示すように、本発明の実施形態１の第２変形例に係るキャパシタ１００ｃにおいては、第１凹凸パターン１６４ｃは、第２凹凸パターン１６５ｃと異なっている。本実施形態における第１凹凸パターン１６４ｃおよび第２凹凸パターン１６５ｃの具体的なパターンは特に限定されない。たとえば、図４に示すように、外部電極側から本変形例に係るキャパシタ１００ｃを見たとき、第１凹凸パターン１６４ｃは、実施形態１の第１変形例に係るキャパシタ１００ｂの第１凹凸パターン１６４ｂと同じであって、第２凹凸パターン１６５ｃは、実施形態１に係るキャパシタ１００の第２凹凸パターン１６５ａと同じである。
【国際調査報告】
2019203054.tif 000030
2019203054.tif 000031