(57)【要約】  電圧制御発振器（５）は、ゲートが入力端子（ＰＩＮ）に、ソースがグランドＶＳＳに、ドレインが第１ノード（Ｎ１）にそれぞれ接続された第１トランジスタ（Ｍ１）と、ゲートが第１バイアス電圧（ＶＢ１）に、ソースが電源ＶＤＤに、ドレインが第１ノード（Ｎ１）にそれぞれ接続された第２トランジスタ（Ｍ２）と、第１ノード（Ｎ１）とグランドＶＳＳとの間に設けられたインバータリング（５３）とを備えている。インバータリング（５３）は、直列接続された複数段のインバータ（５２）で構成され、最終段のインバータ（５２）の出力が、出力端子（ＰＯＵＴ）および初段のインバータ（５２）の入力に接続されている。
2020105182.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に受けた入力電圧に応じた発振信号を出力端子から出力する電圧制御発振器であって、
ゲートが前記入力端子に接続され、ソースが第１電源に接続され、ドレインが第１ノードに接続された第１導電型の第１トランジスタと、
ゲートが第１バイアス電圧に接続され、ソースが前記第１電源と電位の異なる第２電源に接続され、ドレインが前記第１ノードに接続された前記第１導電型と導電型の異なる第２導電型の第２トランジスタと、
直列接続された複数段のインバータで構成されているインバータリングとを備え、
前記インバータリングは、前記第１ノードと前記第１電源との間に接続され、当該インバータリングの最終段のインバータの出力が前記出力端子および初段のインバータの入力に接続されている
ことを特徴とする電圧制御発振器。
【請求項２】
請求項１に記載の電圧制御発振器において、
前記第２電源と、前記第２トランジスタのゲートとの間に接続された容量素子を備えている
ことを特徴とする電圧制御発振器。
【請求項３】
請求項２に記載の電圧制御発振器において、
前記第１ノードに設けられ、ゲートに前記第１バイアス電圧に応じた第２バイアス電圧が接続されたカスコードトランジスタを備え、
前記第１トランジスタのドレインは、前記第２トランジスタのドレインと前記カスコードトランジスタのソースとの間に接続されている
ことを特徴とする電圧制御発振器。
【請求項４】
請求項３に記載の電圧制御発振器において、
前記第１トランジスタと前記第１電源との間に第１抵抗素子が接続されている
ことを特徴とする電圧制御発振器。
【請求項５】
請求項３に記載の電圧制御発振器において、
前記第２トランジスタと前記第２電源との間に第２抵抗素子が接続されている
ことを特徴とする電圧制御発振器。
【請求項６】
請求項３に記載の電圧制御発振器において、
前記第２トランジスタと、前記第１バイアス電圧との間に、第３抵抗素子が接続されている
ことを特徴とする電圧制御発振器。
【請求項７】
請求項４に記載の電圧制御発振器において、
前記第２トランジスタと、前記第１バイアス電圧との間に、第３抵抗素子が接続されている
ことを特徴とする電圧制御発振器。
【請求項８】
請求項５に記載の電圧制御発振器において、
前記第２トランジスタと、前記第１バイアス電圧との間に、第３抵抗素子が接続されている
ことを特徴とする電圧制御発振器。
【請求項９】
請求項１に記載の電圧制御発振器において、
前記第１ノードに設けられ、ゲートに前記第１バイアス電圧に応じた第２バイアス電圧が接続されたカスコードトランジスタを備え、
前記第１トランジスタのドレインは、前記第２トランジスタのドレインと前記カスコードトランジスタのソースとの間に接続されている
ことを特徴とする電圧制御発振器。
【請求項１０】
請求項９に記載の電圧制御発振器において、
前記第１トランジスタと前記第１電源との間に第１抵抗素子が接続されている
ことを特徴とする電圧制御発振器。
【請求項１１】
請求項３に記載の電圧制御発振器において、
前記第２トランジスタと前記第２電源との間に第２抵抗素子が接続されている
ことを特徴とする電圧制御発振器。
【請求項１２】
請求項１に記載の電圧制御発振器において、
前記第１トランジスタと前記第１電源との間に第１抵抗素子が接続されている
ことを特徴とする電圧制御発振器。
【請求項１３】
請求項１に記載の電圧制御発振器において、
前記第２トランジスタと前記第２電源との間に第２抵抗素子が接続されている
ことを特徴とする電圧制御発振器。
【請求項１４】
請求項１記載の電圧制御発振器において、
前記インバータリングに含まれる前記複数段のインバータは、差動方式のインバータである
ことを特徴とする電圧制御発振器。
【請求項１５】
入力端子に受けた入力電圧に応じた発振信号を出力端子から出力する電圧制御発振器であって、
ゲートが前記入力端子に接続され、ソースが第１電源に接続され、ドレインが第１ノードに接続された第１導電型の第１トランジスタと、
ゲートが第１バイアス電圧に接続され、ソースが前記第１電源と電位の異なる第２電源に接続され、ドレインが前記第１ノードに接続された、前記第１導電型と導電型の異なる第２導電型の第２トランジスタと、
前記第１ノードと前記第１電源との間に設けられ、前記出力端子から前記発振信号を出力する電流駆動型のリングオシレータとを備えている
ことを特徴とする電圧制御発振器。
【請求項１６】
請求項１５記載の電圧制御発振器において、
前記リングオシレータは、直列接続された複数段のインバータで構成されるインバータリングを備え、
前記インバータリングは、前記第１ノードと前記第１電源との間に接続され、当該インバータリングの最終段のインバータの出力が前記出力端子および初段のインバータの入力に接続されている
ことを特徴とする電圧制御発振器。
【請求項１７】
請求項１５に記載の電圧制御発振器において、
前記第１ノードに設けられ、ゲートに前記第１バイアス電圧に応じた第２バイアス電圧が接続されたカスコードトランジスタを備え、
前記第１トランジスタのドレインは、前記第２トランジスタのドレインと前記カスコードトランジスタのソースとの間に接続されている
ことを特徴とする電圧制御発振器。
【請求項１８】
外部から受けた外部クロック信号と、フィードバッククロック信号の位相を比較する位相比較器と、
前記位相比較器の位相比較結果を受けて、チャージポンプ動作をするチャージポンプと、
チャージポンプの出力を制御電圧に変換するループフィルタと、
前記制御電圧を前記入力電圧として受け、前記制御電圧に応じた発振信号を出力する請求項１に記載の電圧制御発振器と、
前記電圧制御発振器から出力された前記発振信号を分周して、前記フィードバッククロック信号として出力する分周器とを備えている
ことを特徴とするＰＬＬ回路。
【請求項１９】
外部から受けた外部クロック信号と、フィードバッククロック信号の位相を比較する位相比較器と、
前記位相比較器の位相比較結果を受けて、チャージポンプ動作をするチャージポンプと、
チャージポンプの出力を制御電圧に変換するループフィルタと、
前記制御電圧を前記入力電圧として受け、前記制御電圧に応じた発振信号を出力する請求項１５に記載の電圧制御発振器と、
前記電圧制御発振器から出力された前記発振信号を分周して、前記フィードバッククロック信号として出力する分周器とを備えている
ことを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電圧制御発振器(Voltage Controlled Oscillator，以下「ＶＣＯ」ともいう)、およびそれを使用したＰＬＬ(Phase Locked Loop)回路に関する。
【背景技術】
【０００２】
ＶＣＯは入力電圧に対応した周期的な発振信号を生成する回路であり、ＰＬＬ回路等において使用される。近年、半導体集積回路の高速化にともない、ＰＬＬ回路に対して安定かつ高速なクロックを生成することが要求されており、その実現のためにＶＣＯも安定かつ高速な発振が必要となる。【０００３】
特許文献１には、ＶＣＯに含まれるリングオシレータの電流源として、入力電圧がゲートに接続されたトランジスタと、電源電圧がゲートに接続されたトランジスタ（定電流源）とが並列に接続された回路が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−８８５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来技術の回路では、ＶＣＯを高速に発振させるためにリングオシレータに流れる電流を大きくすると、電流源となるトランジスタの動作が飽和領域から外れて、安定な動作ができないという課題があった。【０００６】
本開示は、上記課題に鑑みてなされたものであり、安定かつ高速な発振が可能なＶＣＯを提供するものである。
【課題を解決するための手段】
【０００７】
本開示の一態様における電圧制御発振器は、入力端子に受けた入力電圧に応じた発振信号を出力端子から出力する。電圧制御発振器は、ゲートが前記入力端子に接続され、ソースが第１電源に接続され、ドレインが第１ノードに接続された第１導電型の第１トランジスタと、ゲートが第１バイアス電圧に接続され、ソースが前記第１電源と電位の異なる第２電源に接続され、ドレインが前記第１ノードに接続された前記第１導電型と導電型の異なる第２導電型の第２トランジスタと、前記第１ノードと前記第１電源との間に直列接続された複数段のインバータを有し、最終段のインバータの出力が前記出力端子および初段のインバータの入力に接続され、前記出力端子から前記発振信号を出力するインバータリングとを備えている。【０００８】
ところで、電圧制御発振器が、安定かつ高速に発振するためには、インバータリングに流れる電流が大きくかつ変動しないことが求められる。そこで、上記態様の構成において、インバータリングに流れる電流を相対的に大きくするとともに、第１トランジスタおよび第２トランジスタを飽和領域で動作させることが望まれる。【０００９】
本態様の構成では、インバータリングに流れる電流を増加させた場合、第１ノードと第１電源との間の電圧（リングオシレータの電源間に印加される電圧）が上昇する。このとき、第１ノードと第１電源との間に接続された第１トランジスタのドレイン−ソース電圧も上昇するので、第１トランジスタをより安定的に飽和領域で動作させることができる。また、第２トランジスタのゲートにバイアス電圧を与えるようにしているので、第１ノードと第２電源との間の電圧が上昇した場合でも、第２トランジスタを飽和領域で動作させることが可能になる。これにより、リングオシレータを高い周波数で安定発振させることができ、ひいては、電圧制御発振器を高い周波数で安定発振させることができる。
【発明の効果】
【００１０】
安定かつ高速な発振が可能な電圧制御発振器（ＶＣＯ）を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】実施形態のＰＬＬ回路の構成を示すブロック図
【図２】実施形態の電圧制御発振器（ＶＣＯ）の回路構成例を示す図
【図３】実施形態のＶＣＯの他の回路構成例を示す図
【図４】実施形態のＶＣＯの他の回路構成例を示す図
【図５】実施形態のＶＣＯの他の回路構成例を示す図
【図６】実施形態のＶＣＯの他の回路構成例を示す図
【図７】リングオシレータの他の回路構成例を示す図
【図８】実施形態のＶＣＯの他の回路構成例を示す図
【図９】比較例のＶＣＯの回路構成例を示す図
【発明を実施するための形態】
【００１２】
以下、実施の形態について、図面を参照して説明する。
【００１３】
−ＰＬＬ回路の構成−
図１に示すように、ＰＬＬ回路１は、位相比較器２と、チャージポンプ回路３と、ループフィルタ４と、ＶＣＯ５と、分周器６とを備えている。
【００１４】
位相比較器２は、入力端子ＣＩＮに、外部から入力されたリファレンスクロックとしての外部クロック信号ＲＥＦＣＬＫと、分周器６から出力されるフィードバッククロック信号ＦＢＣＬＫとを受ける。そして、位相比較器２は、両クロック信号ＲＥＦＣＬＫ，ＦＢＣＬＫの位相を比較し、その比較結果に基づいて、チャージポンプ回路３に出力するＵＰ信号またはＤＯＷＮ信号の一方を活性状態にする。
【００１５】
チャージポンプ回路３は、位相比較器２からＵＰ信号およびＤＯＷＮ信号を受け、チャージポンプ動作を行う。
【００１６】
ループフィルタ４は、チャージポンプ回路３の出力信号を受け、ＶＣＯ５を制御するための制御電圧Ｖｉｎに変換して出力する。
【００１７】
ＶＣＯ５は、入力端子ＰＩＮを介してループフィルタ４から制御電圧Ｖｉｎ（入力電圧に相当）を受け、制御電圧Ｖｉｎに応じた周波数で発振し、出力端子ＰＯＵＴから出力クロック信号ＣＬＫＯＵＴ（発振信号に相当）を出力する。出力クロック信号ＣＬＫＯＵＴは、ＰＬＬ回路１の出力端子ＣＯＵＴを介してＰＬＬ回路１の外部に出力される。本開示の技術は、ＶＣＯ５の構成に特徴があり、後ほど詳細に説明する。
【００１８】
分周器６は、ＶＣＯ５から出力された出力クロック信号ＣＬＫＯＵＴを受けて、任意に設定された分周比で分周された結果をフィードバッククロック信号ＦＢＣＬＫとして出力する。
【００１９】
−ＶＣＯの構成−
図２は、本実施形態の電圧制御発振器（ＶＣＯ）の回路構成例を示す図である。
【００２０】
ＶＣＯ５は、制御電圧Ｖｉｎが入力される入力端子ＰＩＮと、ゲートが入力端子ＰＩＮに接続されたＮ型（第１導電型に相当）の第１トランジスタＭ１と、Ｐ型（第２導電型に相当）の第２トランジスタＭ２と、リングオシレータ５１とを備えている。
【００２１】
第１トランジスタＭ１は、ソースがグランドＶＳＳ（第１電源に相当）に接続され、ドレインが第１ノードＮ１に接続されている。なお、本開示で「接続」とは、電気的に接続されていることを広く包含する概念であり、直接接続されているものに加えて、受動素子等を介して間接的かつ電気的に接続されているものを含む。例えば、「第１トランジスタＭ１のソースがグランドに接続されている」とは、図２に示すように、第１トランジスタＭ１のソースが、抵抗素子Ｒ１を介してグランドＶＳＳに接続されているものを含む。なお、抵抗素子Ｒ１は、省いてもよい（図３〜図６参照）が、抵抗素子Ｒ１を設けることで、フリッカノイズを低減することができる。
【００２２】
第２トランジスタＭ２は、ソースが電源ＶＤＤ（第２電源に相当）に接続され、ドレインが第１ノードＮ１に接続されている。第２トランジスタＭ２のゲートは、所定の第１バイアス電圧ＶＢ１に接続されている。なお、図２では、第２トランジスタＭ２のソースは、抵抗素子Ｒ２を介して電源ＶＤＤに接続されている。なお、抵抗素子Ｒ１の場合と同様に、図２の構成から抵抗素子Ｒ２および後述する抵抗素子Ｒ３，Ｒ４を省いてもよいが（図３〜図６参照）、抵抗素子Ｒ２〜Ｒ４を設けることで、フリッカノイズを低減することができる。
【００２３】
リングオシレータ５１は、リングオシレータ５１を流れる電流Ｉｒに応じた周波数（概ね比例した周波数）で発振する回路である。図２では、リングオシレータ５１が、第１ノードＮ１とグランドＶＳＳとの間に接続されたインバータリング５３で構成されている例を示している。換言すると、インバータリング５３と第２トランジスタＭ２とは、第１ノードＮ１を介して接続されている。
【００２４】
インバータリング５３は、複数段（図２では３段）のインバータ５２が直列に接続された構成となっており、最終段のインバータ５２の出力が出力端子ＰＯＵＴおよび初段のインバータ５２の入力に接続されている。
【００２５】
なお、ＶＣＯ５は、第１ノードＮ１に設けられたカスコードトランジスタＭ４を備えていてもよい。図２の例では、ＶＣＯ５が、Ｐ型のカスコードトランジスタＭ４と、第１バイアス電圧ＶＢ１に応じた一定電圧をカスコードトランジスタＭ４のゲートに与えるバイアス回路５５とを備えている例を示している。
【００２６】
カスコードトランジスタＭ４は、第２トランジスタＭ２のドレインとリングオシレータ５１の正極側の電源ノードとの間に接続されている。そして、第１トランジスタＭ１のドレインが、第２トランジスタＭ２のドレインとカスコードトランジスタＭ４のソースとの間に接続されている。
【００２７】
バイアス回路５５は、カレントミラー回路を含んだ回路構成となっており、２つのＰ型トランジスタＭ５，Ｍ８と、２つのＮ型トランジスタＭ６，Ｍ７とを備えている。また、バイアス回路５５と電源ＶＤＤとの間には、前述の抵抗素子Ｒ２と対応する位置に、フリッカノイズ低減のための抵抗素子Ｒ３，Ｒ４が設けられている。
【００２８】
Ｐ型トランジスタＭ５は、ゲートが第１バイアス電圧ＶＢ１に接続され、ソースが抵抗素子Ｒ３を介して電源ＶＤＤに接続されている。Ｐ型トランジスタＭ５のドレインは、Ｎ型トランジスタＭ６のドレインおよびゲート、並びに、Ｎ型トランジスタＭ７のゲートに接続されている。Ｎ型トランジスタＭ６のソースは、グランドＶＳＳに接続されている。Ｎ型トランジスタＭ７は、ソースがグランドＶＳＳに接続され、ドレインがＰ型トランジスタＭ８および抵抗素子Ｒ４を介して電源ＶＤＤに接続されている。これにより、バイアス回路５５では、Ｐ型トランジスタＭ５に第１バイアス電圧ＶＢ１に応じた電流Ｉ３が流れ、電流Ｉ３に応じたミラー電流Ｉ４がＮ型トランジスタＭ７に流れる。
【００２９】
Ｎ型トランジスタＭ７のドレインは、Ｐ型トランジスタＭ８のドレインおよびゲート、並びに、カスコードトランジスタＭ４のゲートに接続されている。これにより、第１バイアス電圧ＶＢ１に応じた一定の第２バイアス電圧ＶＢ２がカスコードトランジスタＭ４のゲートに印加される。
【００３０】
このように、カスコードトランジスタＭ４を設けることで、カスコードトランジスタＭ４が、リングオシレータ５１の正極側の電源ノードの電圧変動に対するシールドとしてはたらき、第２トランジスタＭ２のドレインにその電圧変動が伝わりにくいようにしている。
【００３１】
さらに、ＶＣＯ５は、電源ＶＤＤと第２トランジスタＭ２のゲートとの間に、電源ノイズや、第１バイアス電圧ＶＢ１に重畳したクロストークノイズを低減するための容量素子Ｃ１を設けてもよい。
【００３２】
以上のように、本開示のＶＣＯ５では、第２トランジスタＭ２のゲートに一定の第１バイアス電圧ＶＢ１を印加し、第２トランジスタＭ２に定電流Ｉ２を流すようにしている。また、第１トランジスタＭ１には、ゲートに制御電圧Ｖｉｎを印加し、制御電圧Ｖｉｎに応じた電流Ｉ１を流すようにしている。すなわち、本開示のＶＣＯ５では、第２トランジスタＭ２を流れる電流から、制御電圧Ｖｉｎに応じた電流Ｉ１を引いた差電流Ｉｒ（Ｉｒ＝Ｉ２−Ｉ１）をリングオシレータ５１に流してリングオシレータ５１の発振周波数を制御している。このような構成にすることにより、リングオシレータ５１を高い周波数で安定発振させることができる。
【００３３】
以下において、リングオシレータ５１の高い周波数での安定発振について、より具体的に説明する。以下の説明では、説明の理解を容易にするために、図３の回路を参照しつつ説明する。なお、図３の構成と図２および後述する図４〜６，８の構成との基本的な原理は同じなので、以下の説明を図２，４〜６，８のＶＣＯ５の説明として捉えても差し支えない。
【００３４】
図３の構成では、図２の構成と比較して、カスコードトランジスタＭ４およびバイアス回路５５が省かれている。さらに、第２トランジスタＭ２と電源ＶＤＤとの間に接続された容量素子Ｃ１、および、抵抗素子Ｒ１〜Ｒ４が省かれている。
【００３５】
図３のＶＣＯ５において、リングオシレータ５１が高い周波数で安定発振するためには、リングオシレータ５１に流れる電流Ｉｒが大きくかつ変動しないことが求められる。すなわち、（Ａ）第１トランジスタＭ１を飽和領域で動作させ、（Ｂ）第２トランジスタＭ２を飽和領域で動作させつつ、（Ｃ）リングオシレータ５１に流れる電流Ｉｒを相対的に大きくすることが望まれる。
【００３６】
ところで、一般的にトランジスタＭａが飽和領域で動作するとき、トランジスタＭａに流れる電流Ｉａは下式（１）で表される。
【００３７】
【数１】
2020105182.tif 000003
【００３８】
ここで、トランジスタＭａが飽和領域で動作するためには、下式（２）の条件を満たす必要がある。
【００３９】
【数２】
2020105182.tif 000004
【００４０】
上式（１），（２）において、βはプロセス定数やデバイス寸法で決まる値、ＶＧＳはトランジスタＭａのゲート−ソース電圧、ＶＴＨはトランジスタＭａのしきい値、ＶＤＳはトランジスタＭａのドレイン−ソース電圧である。
【００４１】
上式（２）より、トランジスタＭａを飽和領域で動作させるには、（ＶＧＳ−ＶＴＨ）をＶＤＳよりも低くする必要がある。ＶＤＳが低い場合には、（ＶＧＳ−ＶＴＨ）の上限が制限されるので、式（１）で電流Ｉａを大きくするためには、βを大きくする必要があることがわかる。
【００４２】
図３の構成に戻り、まず、「（Ａ）第１トランジスタＭ１の飽和領域での動作」について説明する。
【００４３】
第１トランジスタＭ１のゲートには、可変制御される制御電圧Ｖｉｎが印加されている。すなわち、制御電圧Ｖｉｎは、低い場合も高い場合もあるので、第１トランジスタＭ１のゲート−ソース電圧ＶＧＳ１（以下、単にＶＧＳ１という）が低い場合も高い場合もあり得ることになる。そこで、第１トランジスタＭ１のＶＧＳ１が高い場合でも、第１トランジスタＭ１が飽和領域で動作するように、第１トランジスタＭ１のドレイン−ソース電圧ＶＤＳ１（以下、単にＶＤＳ１という）を高く設定しておくのが望ましい（上式（２）参照）。
【００４４】
次に、「（Ｃ）リングオシレータ５１に流れる電流Ｉｒを大きくすること」および「（Ｂ）第２トランジスタＭ２の飽和領域での動作」について説明する。
【００４５】
電流Ｉｒを大きくするために、第２トランジスタＭ２に流れる電流Ｉ２を大きくする場合、上式（１）より、第２トランジスタＭ２のβ値を大きい値に設定するとよい。
【００４６】
ここで、第２トランジスタＭ２のゲートには、第１バイアス電圧ＶＢ１が接続されている。すなわち、第２トランジスタＭ２のゲート−ソース電圧ＶＧＳ２（以下、単にＶＧＳ２という）は、任意に設定することができる定電圧になっている。そこで、第１バイアス電圧ＶＢ１を、「（ＶＧＳ２−ＶＴＨ２）＞０」を満たすような低い値に設定することで、第２トランジスタＭ２のβ値を大きくした場合でも、第２トランジスタＭ２を飽和領域で動作させることができる。ここで、ＶＴＨ２は、第２トランジスタＭ２のしきい値である。
【００４７】
以上のように、本開示の構成とすることにより、リングオシレータ５１が高い周波数で安定発振するための条件（Ａ）〜（Ｃ）を充足させることができる。
【００４８】
ここで、リングオシレータの発振周波数を高めていくためには、リングオシレータ５１に流れる電流Ｉｒを相対的に大きくしていく必要がある。一方で、電流Ｉｒを大きくすると、それにしたがって、リングオシレータ５１の正極側の電源ノードと負極側の電源ノードとの間に印加される電圧、すなわち、第１ノードＮ１とグランドＶＳＳとの間の電圧Ｖｒ（以下、単に電圧Ｖｒともいう）も上昇する。
【００４９】
以下の式（３）は、電圧Ｖｒ（第１トランジスタＭ１のＶＤＳ１）と、電源ＶＤＤの電圧Ｖｄｄと、第２トランジスタＭ２のドレイン−ソース電圧ＶＤＳ２（以下、単にＶＤＳ２という）との関係を示している。
【００５０】
【数３】
2020105182.tif 000005
【００５１】
前述のとおり、第１トランジスタＭ１を飽和領域で動作させるために、第１トランジスタＭ１のＶＤＳ１を高く設定しておく必要がある。本開示のＶＣＯ５では、第１トランジスタＭ１と、リングオシレータ５１とが並列に接続されているため、第１トランジスタＭ１のＶＤＳ１を高く設定することで、同時に電圧Ｖｒも高くすることができる。さらに、第２トランジスタＭ２に流れる電流Ｉ２を大きくするために、第２トランジスタＭ２のβ値を大きくした場合でも、第１バイアス電圧ＶＢ１を相対的に低く調整することで、ＶＤＳ２を高くすることなく第２トランジスタＭ２を飽和領域で動作させることができる。これにより、電圧Ｖｒを高くすることができ、ひいては、電流Ｉｒを大きくすることができる。すなわち、本実施形態の構成によると、リングオシレータ５１を高い周波数で安定発振させることができ、ひいては、ＶＣＯ５やＰＬＬ回路１を高い周波数で安定発振させることができる。
【００５２】
−比較例−
図９は、比較例の電圧制御発振器（ＶＣＯ）の回路構成例を示す図である。図９の比較例では、引用文献１のうち、本願との関連性の高い構成要素を抽出して記載している。
【００５３】
比較例のＶＣＯ８は、制御電圧Ｖｉｎが入力される入力端子ＰＩＮと、ゲートが入力端子ＰＩＮに接続されたＮ型トランジスタＭ８１と、Ｎ型トランジスタＭ８１に並列接続されたＮ型トランジスタＭ８２と、リングオシレータ８１とを備えている。
【００５４】
Ｎ型トランジスタＭ８１は、ソースがグランドＶＳＳに接続され、ドレインがノードＮ８に接続されている。Ｎ型トランジスタＭ８２は、ソースがグランドＶＳＳに接続され、ドレインがノードＮ８に接続されている。Ｎ型トランジスタＭ８２のゲートは電源ＶＤＤに接続されている。リングオシレータ８１は、３段のインバータ８２からなるインバータリング８３で構成され、ノードＮ８と電源ＶＤＤとの間に接続されている。
【００５５】
比較例のＶＣＯ８では、Ｎ型トランジスタＭ８２のゲートに電源電圧Ｖｄｄを印加することでＮ型トランジスタＭ８２に定電流Ｉ８２を流している。また、Ｎ型トランジスタＭ８１には、制御電圧Ｖｉｎを印加することで、制御電圧Ｖｉｎに応じた電流Ｉ８１が流れるようにしている。
【００５６】
前述のとおり、リングオシレータ８１は、リングオシレータ８１を流れる電流Ｉｒ８に応じた周波数で発振する。比較例のＶＣＯ８では、電流Ｉ８１と定電流Ｉ８２とが足し合わされて電流Ｉｒ８（Ｉｒ８＝Ｉ８１＋Ｉ８２）としてリングオシレータ５１に流れ、その電流Ｉｒ８によりリングオシレータ８１の発振周波数が制御される。
【００５７】
ここで、実施形態と同様に、リングオシレータ８１を高い周波数で安定発振させるためには、Ｎ型トランジスタＭ８１，Ｍ８２を飽和領域で動作させる必要がある。
【００５８】
ＶＣＯ８では、Ｎ型トランジスタＭ８２のゲートが電源ＶＤＤに接続されているので、Ｎ型トランジスタＭ８２のゲート−ソース電圧ＶＧＳ８２（以下、単にＶＧＳ８２という）は、電源電圧Ｖｄｄとなる。そうすると、Ｎ型トランジスタＭ８２のＶＧＳ８２とＶＴＨ８２との差（ＶＧＳ８２−ＶＴＨ８２）が、実施形態の構成と比較して高くなる。すなわち、Ｎ型トランジスタＭ８２のドレイン−ソース電圧ＶＤＳ８２（以下、単にＶＤＳ８２という）を実施形態の場合よりも高く設定しないと、Ｎ型トランジスタＭ８２を飽和領域動作させることができないという問題がある。ここで、ＶＴＨ８２はＮ型トランジスタＭ８２のしきい値である。
【００５９】
以下の式（４）は、リングオシレータ８１の正極側の電源ノードと負極側の電源ノードとの間に印加される電圧Ｖｒ８、電源ＶＤＤの電圧Ｖｄｄ、Ｎ型トランジスタＭ８２のＶＤＳ８２、および、Ｎ型トランジスタＭ８１のドレイン−ソース電圧ＶＤＳ８１（以下、単にＶＤＳ８１という）の関係を示している。
【００６０】
【数４】
2020105182.tif 000006
【００６１】
前述の説明から、Ｎ型トランジスタＭ８２を飽和領域で動作させるに、Ｎ型トランジスタＭ８２のＶＤＳ８２を相対的に高くする必要があるが、式（４）の関係から、Ｎ型トランジスタＭ８２のＶＤＳ８２が高いと電圧Ｖｒ８は低くなる。
【００６２】
したがって、比較例では、実施形態と比較して、リングオシレータ８１に流れる電流Ｉｒ８を大きくすることが困難である。
【００６３】
以上のように、本実施形態におけるＶＣＯ５は、ゲートが入力端子ＰＩＮに接続され、ソースがグランドＶＳＳに接続され、ドレインが第１ノードＮ１に接続された第１トランジスタＭ１と、ゲートが第１バイアス電圧ＶＢ１に接続され、ソースが電源ＶＤＤに接続され、ドレインが第１ノードＮ１に接続された第２トランジスタＭ２と、第１ノードＮ１とグランドＶＳＳとの間に設けられたリングオシレータ５１とを備えている。
【００６４】
換言すると、上記実施形態のＶＣＯ５では、第１トランジスタＭ１と、リングオシレータ５１とが並列に接続されている。また、第２トランジスタＭ２とリングオシレータ５１とが、電源ＶＤＤ−グランドＶＳＳ間で記載順に直列に接続されている。すなわち、ＶＣＯ５が、リングオシレータ５１に流れる電流Ｉｒを増加させた場合に、第１トランジスタＭ１のＶＤＳ１も上昇するように構成されているので、第１トランジスタＭ１をより安定的に飽和領域で動作させることができる。また、第２トランジスタＭ２のゲートにバイアス電圧を与えるようにしているので、電流Ｉｒを増加させることで電圧Ｖｒが上昇した場合でも、第２トランジスタＭ２を飽和領域で動作させることができる。これにより、リングオシレータ５１を高い周波数で安定発振させることができ、ひいては、ＶＣＯ５を高い周波数で安定発振させることができる。
【００６５】
ＶＣＯ５は、電源ＶＤＤと、第２トランジスタＭ２のゲートとの間に接続された容量素子Ｃ１を備えていてもよい。図４では、図３の回路構成に、容量素子Ｃ１を追加した例を示している。容量素子Ｃ１は、第２トランジスタＭ２のＶＧＳ２を一定に保持するように働くので、第２トランジスタＭ２に流れる定電流Ｉ２の変動を抑えることができる。これにより、インバータリング５３に流れる電流Ｉｒの変動を抑えることができ、ＶＣＯ５の発振周波数の変動を抑えることができる。
【００６６】
ＶＣＯ５は、第２トランジスタＭ２とインバータリング５３との間に接続されたカスコードトランジスタＭ４を備えていてもよい。このとき、カスコードトランジスタＭ４のゲートには、第１バイアス電圧ＶＢ１に応じた第２バイアス電圧ＶＢ２が接続されている。図５では、図４の回路構成に、カスコードトランジスタＭ４を追加した例を示している。このような構成にすることで、インバータリング５３の正極側の電源ノードの電圧変動に対して、カスコードトランジスタＭ４がシールドとして機能し、第２トランジスタＭ２のドレインにインバータリング５３の正極側の電源ノードの電圧変動が伝達されにくい。これにより、第２トランジスタＭ２のＶＤＳ２の変動が抑制される。したがって、電流Ｉｒの変動も抑制され、ＶＣＯ５の発振周波数の変動を抑制することができる。
【００６７】
ＶＣＯ５は、第２トランジスタＭ２と、第１バイアス電圧ＶＢ１との間に、抵抗素子Ｒ５（第３抵抗素子に相当）を接続し、抵抗素子Ｒ５と容量素子Ｃ１とでＲＣフィルタ回路を構成するようにしてもよい。図６では、図５の回路構成に、抵抗素子Ｒ５を追加した例を示している。これにより、例えば、第１バイアス電圧ＶＢ１を生成する回路（図示省略）で発生する熱ノイズやフリッカノイズをフィルタリングすることができる。すなわち、第２トランジスタＭ２のゲートに与えられる電圧に重畳される熱ノイズやフリッカノイズを低減することができる。これにより、定電流Ｉ２や電流Ｉｒの変動を抑制することができるので、ＶＣＯ５の発振周波数の微小な変動を抑制することができる。
【００６８】
ＶＣＯ５において、第１トランジスタＭ１とグランドＶＳＳとの間に抵抗素子Ｒ１が接続されていてもよく、第２トランジスタＭ２と電源ＶＤＤとの間に抵抗素子Ｒ２が接続されていてもよい（図２参照）。一般的に、トランジスタに電流が流れるとフリッカノイズが発生し、このフリッカノイズが、ＶＣＯの発振周波数を微小に変動させるおそれがある。そこで、抵抗素子Ｒ１を設けることで第１トランジスタＭ１のフリッカノイズを低減させることができる。同様に、抵抗素子Ｒ２を設けることで、第２トランジスタＭ２のフリッカノイズを低減させることができる。なお、図２では、抵抗素子Ｒ１，Ｒ２の両方が接続されている例を示しているが、いずれか一方であってもよい。また、図２に示すように、バイアス回路５５を設けた場合において、抵抗素子Ｒ２を接続する場合には、抵抗素子Ｒ２と対応する位置（電源ＶＤＤとトランジスタＭ５，Ｍ８との間）に、それぞれ、抵抗素子Ｒ３，Ｒ４を接続するのが望ましい。
【００６９】
なお、上記の実施形態で説明した各図面において、トランジスタの導電型および電源の極性を反転させるようにしてもよい。図８は、図４の構成について、トランジスタの導電型および電源の極性を反転させた例を示している。図８の構成において、Ｐ型（第１導電型に相当）のトランジスタＭ１１が図４の第１トランジスタＭ１に対応し、Ｎ型（第２導電型に相当）のトランジスタＭ１２が図４の第２トランジスタＭ２に対応している。また、図８のリングオシレータ５１１、インバータ５２１、インバータリング５３１が、それぞれ、図４のリングオシレータ５１、インバータ５２、インバータリング５３に対応し、図８容量素子Ｃ１１が図４の容量素子Ｃ１に対応している。なお、図８の構成においても、基本的な動作は、図４の場合と同様であり、ここではその詳細説明を省略する。また、図４以外の構成（例えば、図２，３，５，６）においても、上記と同様に、トランジスタの導電型および電源の極性を反転させることができ、同様の効果が得られる。
【００７０】
また、上記の実施形態では、リングオシレータ５１のインバータリング５３を構成するインバータ５２は、シングルエンドのインバータであるものとしたが、例えば、図７に示すようにインバータリング５３に差動方式のインバータ５２を用いるようにしてもよく、同様の効果が得られる。なお、具体的なインバータの内部構成は、特に限定されるものではなく、従来から知られている種々の構成の回路を適用することができる。
【００７１】
また、上記実施形態では、インバータリング５３を構成するインバータ５２の段数は、３段であるものとして説明したが、例えば、５段以上であってもよい。差動方式のインバータ５２を用いる場合においても同様であり、例えば、インバータリング５３を２段以上のインバータ５２で構成してもよい。なお、具体的な図示は省略するが、インバータリング５３に偶数段の差動方式のインバータ５２を用いる場合、最終段のインバータ５２の出力を、初段のインバータ５２の反対極性の入力端子に接続する。
【００７２】
また、上記の実施形態では、リングオシレータ５１は、複数のインバータ５２を直列に接続したインバータリング５３で構成されているものとしたが、これに限定されない。例えば、複数のインバータ５２のうちの少なくとも一部（一部または全部）を、ＮＡＮＤ回路で構成してもよい。また、リングオシレータ５１を構成するインバータ５２に、ＣＭＬ(Current Mode Logic)回路を使用してもよい。
【００７３】
また、上記で説明した実施形態およびその変形例は、組み合わせて別の実施形態とすることが可能である。例えば、図４の構成において、第１バイアス電圧ＶＢ１に、図６に示した抵抗素子Ｒ５を接続するようにしてもよく、同様の効果が得られる。
【産業上の利用可能性】
【００７４】
本開示によると、安定かつ高速な発振が可能な電圧制御発振器（ＶＣＯ）を提供することができるので、例えば、ＬＳＩの高速化等の性能向上に有用である。
【符号の説明】
【００７５】
１  ＰＬＬ回路
２  位相比較器
３  チャージポンプ回路
４  ループフィルタ
５  ＶＣＯ（電圧制御発振器）
５２  インバータ
５３  インバータリング
Ｍ１  第１トランジスタ
Ｍ２  第２トランジスタ
Ｍ４  カスコードトランジスタ
ＰＩＮ  入力端子
ＰＯＵＴ  出力端子
Ｎ１  第１ノード
Ｃ１  容量素子
Ｒ１，Ｒ２  抵抗素子
Ｖｉｎ  制御電圧（入力電圧）
ＣＬＫＯＵＴ  出力クロック信号（発振信号）
ＶＢ１  バイアス電圧（第１バイアス電圧）
ＶＢ２  バイアス電圧（第２バイアス電圧）
ＶＤＤ  電源（第２電源）
ＶＳＳ  グランド（第１電源）
【図１】
2020105182.tif 000007
【図２】
2020105182.tif 000008
【図３】
2020105182.tif 000009
【図４】
2020105182.tif 000010
【図５】
2020105182.tif 000011
【図６】
2020105182.tif 000012
【図７】
2020105182.tif 000013
【図８】
2020105182.tif 000014
【図９】
2020105182.tif 000015
【手続補正書】
【提出日】令和3年4月30日(2021.4.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
前述のとおり、リングオシレータ８１は、リングオシレータ８１を流れる電流Ｉｒ８に応じた周波数で発振する。比較例のＶＣＯ８では、電流Ｉ８１と定電流Ｉ８２とが足し合わされて電流Ｉｒ８（Ｉｒ８＝Ｉ８１＋Ｉ８２）としてリングオシレータ８１に流れ、その電流Ｉｒ８によりリングオシレータ８１の発振周波数が制御される。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力端子に受けた入力電圧に応じた発振信号を出力端子から出力する電圧制御発振器であって、
ゲートが前記入力端子に接続され、ソースが第１電源に接続され、ドレインが第１ノードに接続された第１導電型の第１トランジスタと、
ゲートが第１バイアス電圧に接続され、ソースが前記第１電源と電位の異なる第２電源に接続され、ドレインが前記第１ノードに接続された前記第１導電型と導電型の異なる第２導電型の第２トランジスタと、
直列接続された複数段のインバータで構成されているインバータリングと、
前記第２電源と、前記第２トランジスタのゲートとの間に接続された容量素子と、
前記第１ノードに設けられ、ゲートに前記第１バイアス電圧に応じた第２バイアス電圧が接続されたカスコードトランジスタとを備え、
前記インバータリングは、前記第１ノードと前記第１電源との間に接続され、当該インバータリングの最終段のインバータの出力が前記出力端子および初段のインバータの入力に接続され、
前記第１トランジスタのドレインは、前記第２トランジスタのドレインと前記カスコードトランジスタのソースとの間に接続されている
ことを特徴とする電圧制御発振器。
【請求項２】
請求項１に記載の電圧制御発振器において、
前記第１トランジスタと前記第１電源との間に第１抵抗素子が接続されている
ことを特徴とする電圧制御発振器。
【請求項３】
請求項１に記載の電圧制御発振器において、
前記第２トランジスタと前記第２電源との間に第２抵抗素子が接続されている
ことを特徴とする電圧制御発振器。
【請求項４】
請求項１に記載の電圧制御発振器において、
前記第２トランジスタと、前記第１バイアス電圧との間に、第３抵抗素子が接続されている
ことを特徴とする電圧制御発振器。
【請求項５】
請求項２に記載の電圧制御発振器において、
前記第２トランジスタと、前記第１バイアス電圧との間に、第３抵抗素子が接続されている
ことを特徴とする電圧制御発振器。
【請求項６】
請求項３に記載の電圧制御発振器において、
前記第２トランジスタと、前記第１バイアス電圧との間に、第３抵抗素子が接続されている
ことを特徴とする電圧制御発振器。
【請求項７】
入力端子に受けた入力電圧に応じた発振信号を出力端子から出力する電圧制御発振器であって、
ゲートが前記入力端子に接続され、ソースが第１電源に接続され、ドレインが第１ノードに接続された第１導電型の第１トランジスタと、
ゲートが第１バイアス電圧に接続され、ソースが前記第１電源と電位の異なる第２電源に接続され、ドレインが前記第１ノードに接続された前記第１導電型と導電型の異なる第２導電型の第２トランジスタと、
直列接続された複数段のインバータで構成されているインバータリングと、
前記第１ノードに設けられ、ゲートに前記第１バイアス電圧に応じた第２バイアス電圧が接続されたカスコードトランジスタを備え、 
前記インバータリングは、前記第１ノードと前記第１電源との間に接続され、当該インバータリングの最終段のインバータの出力が前記出力端子および初段のインバータの入力に接続され、
前記第１トランジスタのドレインは、前記第２トランジスタのドレインと前記カスコードトランジスタのソースとの間に接続されている
ことを特徴とする電圧制御発振器。
【請求項８】
請求項７に記載の電圧制御発振器において、
前記第１トランジスタと前記第１電源との間に第１抵抗素子が接続されている
ことを特徴とする電圧制御発振器。
【請求項９】
請求項７に記載の電圧制御発振器において、
前記第２トランジスタと前記第２電源との間に第２抵抗素子が接続されている
ことを特徴とする電圧制御発振器。
【請求項１０】
請求項１記載の電圧制御発振器において、
前記インバータリングに含まれる前記複数段のインバータは、差動方式のインバータである
ことを特徴とする電圧制御発振器。
【請求項１１】
入力端子に受けた入力電圧に応じた発振信号を出力端子から出力する電圧制御発振器であって、
ゲートが前記入力端子に接続され、ソースが第１電源に接続され、ドレインが第１ノードに接続された第１導電型の第１トランジスタと、
ゲートが第１バイアス電圧に接続され、ソースが前記第１電源と電位の異なる第２電源に接続され、ドレインが前記第１ノードに接続された、前記第１導電型と導電型の異なる第２導電型の第２トランジスタと、
前記第１ノードと前記第１電源との間に設けられ、前記出力端子から前記発振信号を出力する電流駆動型のリングオシレータと、
前記第１ノードに設けられ、ゲートに前記第１バイアス電圧に応じた第２バイアス電圧が接続されたカスコードトランジスタを備え、
前記第１トランジスタのドレインは、前記第２トランジスタのドレインと前記カスコードトランジスタのソースとの間に接続されている
ことを特徴とする電圧制御発振器。
【請求項１２】
請求項１１記載の電圧制御発振器において、
前記リングオシレータは、直列接続された複数段のインバータで構成されるインバータリングを備え、
前記インバータリングは、前記第１ノードと前記第１電源との間に接続され、当該インバータリングの最終段のインバータの出力が前記出力端子および初段のインバータの入力に接続されている
ことを特徴とする電圧制御発振器。
【請求項１３】
外部から受けた外部クロック信号と、フィードバッククロック信号の位相を比較する位相比較器と、
前記位相比較器の位相比較結果を受けて、チャージポンプ動作をするチャージポンプと、
チャージポンプの出力を制御電圧に変換するループフィルタと、
前記制御電圧を前記入力電圧として受け、前記制御電圧に応じた発振信号を出力する請求項１に記載の電圧制御発振器と、
前記電圧制御発振器から出力された前記発振信号を分周して、前記フィードバッククロック信号として出力する分周器とを備えている
ことを特徴とするＰＬＬ回路。
【請求項１４】
外部から受けた外部クロック信号と、フィードバッククロック信号の位相を比較する位相比較器と、
前記位相比較器の位相比較結果を受けて、チャージポンプ動作をするチャージポンプと、
チャージポンプの出力を制御電圧に変換するループフィルタと、
前記制御電圧を前記入力電圧として受け、前記制御電圧に応じた発振信号を出力する請求項７に記載の電圧制御発振器と、
前記電圧制御発振器から出力された前記発振信号を分周して、前記フィードバッククロック信号として出力する分周器とを備えている
ことを特徴とするＰＬＬ回路。
【請求項１５】
外部から受けた外部クロック信号と、フィードバッククロック信号の位相を比較する位相比較器と、
前記位相比較器の位相比較結果を受けて、チャージポンプ動作をするチャージポンプと、
チャージポンプの出力を制御電圧に変換するループフィルタと、
前記制御電圧を前記入力電圧として受け、前記制御電圧に応じた発振信号を出力する請求項１１に記載の電圧制御発振器と、
前記電圧制御発振器から出力された前記発振信号を分周して、前記フィードバッククロック信号として出力する分周器とを備えている
ことを特徴とするＰＬＬ回路。
【国際調査報告】
2020105182.tif 000016
2020105182.tif 000017
2020105182.tif 000018
2020105182.tif 000019