(57)【要約】  半導体基板の厚み方向に主電流が流れる半導体装置に関し、半導体基板は、第１導電型の半導体層と、半導体層の上層部に設けられた第２の導電型のウェル領域とを有し、半導体装置は、第１の主面とは反対側の第２の主面上に設けられた表面電極と、第１の主面上に設けられた裏面電極と、表面電極の端縁部および半導体基板の外側領域の少なくとも一部を覆う上面膜と、を備え、ウェル領域は、表面電極の端面よりも外側の外側領域の方に延在する部分と、表面電極の前記端面よりも内側の内側領域の方に延在する部分とを有し、表面電極は、内側領域の少なくとも一部を覆うと共にウェル領域に電気的に接続され、上面膜は、外側領域の表面電極から離れ、表面電極の外周に沿って設けられた少なくとも１つの外周開口部を有する。
2020157815.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の厚み方向に主電流が流れる半導体装置であって、
前記半導体基板は、
第１導電型の半導体層と、
前記半導体層の上層部に設けられ、前記第１導電型とは異なる導電型の第２の導電型のウェル領域と、を有し、
前記半導体装置は、
第１の主面とは反対側の第２の主面上に設けられた表面電極と、
前記第１の主面上に設けられた裏面電極と、
前記表面電極の端縁部および前記半導体基板の前記外側領域の少なくとも一部を覆う上面膜と、を備え、
前記ウェル領域は、
前記表面電極の端面よりも外側の外側領域の方に延在する部分と、前記表面電極の前記端面よりも内側の内側領域の方に延在する部分とを有し、
前記表面電極は、
前記内側領域の少なくとも一部を覆うと共に前記ウェル領域に電気的に接続され、
前記上面膜は、
前記外側領域の前記表面電極から離れ、前記表面電極の外周に沿って設けられた少なくとも１つの外周開口部を有する、半導体装置。
【請求項２】
前記半導体基板の前記第２の主面上に設けられた絶縁膜をさらに備え、
前記絶縁膜は、
前記外側領域および前記内側領域に設けられ、前記表面電極の前記端縁部の一部が前記絶縁膜上に乗り上げ、
前記少なくとも１つの外周開口部は、前記絶縁膜に達するように設けられる、請求項１記載の半導体装置。
【請求項３】
前記少なくとも１つの外周開口部は、
前記表面電極に比較的近い位置に設けられた第１の外周開口部と、
前記絶縁膜の外側端縁部に比較的近い位置に設けられた第２の外周開口部と、を有する、請求項２記載の半導体装置。
【請求項４】
前記少なくとも１つの外周開口部は、
前記ウェル領域の外側端面よりも内側に設けられる、請求項１記載の半導体装置。
【請求項５】
前記ウェル領域は、
前記半導体層の上層部に設けられた第１の領域と、
前記第１の領域の上層部に設けられ、前記第１の領域の不純物濃度よりも高い不純物濃度を有する第２の領域と、を有し、
前記少なくとも１つの外周開口部は、前記第２の領域の外側端面よりも内側に設けられる、請求項４記載の半導体装置。
【請求項６】
前記半導体装置に最大電圧が印加された際に前記半導体層と前記ウェル領域との境界から延びる空乏層を最大空乏層として定義した場合に、
前記少なくとも１つの外周開口部は、
前記最大空乏層が前記第２の主面に到達している領域から離れて設けられる、請求項１記載の半導体装置。
【請求項７】
前記少なくとも１つの外周開口部は、平面視で連続した開口部として構成される、請求項１記載の半導体装置。
【請求項８】
前記少なくとも１つの外周開口部は、
平面視で互いに離れた複数の部分開口部として構成され、前記複数の部分開口部の間は、前記上面膜が存在する連続領域となっている、請求項１記載の半導体装置。
【請求項９】
前記連続領域は、
前記表面電極の平面視で曲率を有するコーナー部に沿った部分以外の部分に設けられる、請求項８記載の半導体装置。
【請求項１０】
前記半導体層は、炭化珪素層で構成される、請求項１記載の半導体装置。
【請求項１１】
半導体基板の厚み方向に主電流が流れる半導体装置であって、
前記半導体基板は、
第１導電型の半導体層と、
前記半導体層の上層部に設けられ、前記第１導電型とは異なる導電型の第２の導電型のウェル領域と、を有し、
前記半導体装置は、
第１の主面とは反対側の第２の主面上に設けられた表面電極と、
前記第１の主面上に設けられた裏面電極と、
前記表面電極の端縁部および前記半導体基板の前記外側領域の少なくとも一部を覆う上面膜と、を備え、
前記ウェル領域は、
前記表面電極の端面よりも外側の外側領域の方に延在する部分と、前記表面電極の前記端面よりも内側の内側領域の方に延在する部分とを有し、
前記表面電極は、
前記内側領域の少なくとも一部を覆うと共に前記ウェル領域に電気的に接続され、
前記上面膜は、
前記内側領域の前記表面電極が設けられていない部分に前記表面電極に沿って設けられた外周開口部を有する、半導体装置。
【請求項１２】
前記外周開口部は、
その内部に前記外周開口部の内周側と外周側を分断するように設けられた前記上面膜を有する、請求項１１記載の半導体装置。
【請求項１３】
請求項１から請求項１２の何れか１項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、を備えた電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、表面保護膜を有する半導体装置に関する。
【背景技術】
【０００２】
パワーデバイス等に用いる縦型の半導体装置における耐圧確保のため、例えば特許文献１に開示のように、ｎ型の半導体層内のいわゆる終端領域にｐ型のガードリング領域（終端ウェル領域）を設けることが知られている。【０００３】
ガードリング領域を設けることにより、半導体層とガードリング領域とのｐｎ接合によって形成される空乏層によって、半導体装置の主電極に逆電圧が印加された際の電界が緩和される。また、上記特許文献１に記載のショットキーバリアダイオード（（Schottky Barrier Diode：ＳＢＤ）では、表面電極のうち、ワイヤーボンディングが行われることになる一部の領域以外が、表面保護膜としてのポリイミドによって覆われている。なお、さらにゲルなどの封止材で封止される場合もある。このような表面保護膜および封止樹脂は、ＳＢＤに限らず、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの他の半導体装置にも適用され得る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−２１１５０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述した、ポリイミド等の表面保護膜およびゲルなどの封止材は、高湿度下において水分を含みやすい。この水分は表面電極へ悪影響を及ぼす可能性がある。具体的には、水分中に表面電極が溶け出したり、水分と表面電極とが反応したりすることによって絶縁物の析出反応が生じたりする場合がある。このような場合、表面保護膜とその下の層との界面において表面保護膜の剥離が起こりやすい。この剥離によって形成された表面電極と表面保護膜との間の空洞がリークパスとして作用することにより、半導体装置の絶縁信頼性が損なわれる可能性がある。【０００６】
本発明は上記のような問題を解決するためになされたものであり、絶縁信頼性を高めた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、半導体基板の厚み方向に主電流が流れる半導体装置であって、前記半導体基板は、第１導電型の半導体層と、前記半導体層の上層部に設けられ、前記第１導電型とは異なる導電型の第２の導電型のウェル領域と、を有し、前記半導体装置は、第１の主面とは反対側の第２の主面上に設けられた表面電極と、前記第１の主面上に設けられた裏面電極と、前記表面電極の端縁部および前記半導体基板の前記外側領域の少なくとも一部を覆う上面膜と、を備え、前記ウェル領域は、前記表面電極の端面よりも外側の外側領域の方に延在する部分と、前記表面電極の前記端面よりも内側の内側領域の方に延在する部分とを有し、前記表面電極は、前記内側領域の少なくとも一部を覆うと共に前記ウェル領域に電気的に接続され、前記上面膜は、前記外側領域の前記表面電極から離れ、前記表面電極の外周に沿って設けられた少なくとも１つの外周開口部を有する。
【発明の効果】
【０００８】
本発明に係る半導体装置によれば、表面電極に絶縁物が析出して上面膜が剥離した場合においても、剥離が外周開口部を超えて伸展することが抑制しされ、半導体装置の絶縁信頼性を高めることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明に係る実施の形態１の半導体装置の構成を示す部分断面図である。
【図２】本発明に係る実施の形態１の半導体装置の構成を示す平面図である。
【図３】最大空乏層の分布を概略的に示す部分断面図である。
【図４】本発明に係る実施の形態１の半導体装置の変形例１の構成を示す部分断面図である。
【図５】本発明に係る実施の形態１の半導体装置の変形例２の構成を示す部分断面図である。
【図６】本発明に係る実施の形態１の半導体装置の変形例３の構成を示す平面図である。
【図７】本発明に係る実施の形態１の半導体装置の変形例４の構成を示す部分断面図である。
【図８】本発明に係る実施の形態１の半導体装置の変形例５の構成を示す部分断面図である。
【図９】本発明に係る実施の形態１の半導体装置の製造工程を示す部分断面図である。
【図１０】本発明に係る実施の形態１の半導体装置の製造工程を示す部分断面図である。
【図１１】本発明に係る実施の形態１の半導体装置の製造工程を示す部分断面図である。
【図１２】本発明に係る実施の形態１の半導体装置の製造工程を示す部分断面図である。
【図１３】本発明に係る実施の形態１の半導体装置の製造工程を示す部分断面図である。
【図１４】本発明に係る実施の形態１の半導体装置の製造工程を示す部分断面図である。
【図１５】本発明に係る実施の形態１の半導体装置の製造工程を示す部分断面図である。
【図１６】本発明に係る実施の形態１の半導体装置の製造工程を示す部分断面図である。
【図１７】本発明に係る実施の形態２の半導体装置の構成を示す部分断面図である。
【図１８】本発明に係る実施の形態２の半導体装置の構成を示す平面図である。
【図１９】本発明に係る実施の形態２の半導体装置のユニットセルの構成を示す部分断面図である。
【図２０】本発明に係る実施の形態２の半導体装置の変形例１の構成を示す平面図である。
【図２１】本発明に係る実施の形態２の半導体装置の変形例２の構成を示す平面図である。
【図２２】本発明に係る実施の形態２の半導体装置の変形例３の構成を示す平面図である。
【図２３】本発明に係る実施の形態２の半導体装置の変形例４の構成を示す部分断面図である。
【図２４】本発明に係る実施の形態２の半導体装置の変形例５の構成を示す平面図である。
【図２５】本発明に係る実施の形態２の半導体装置の変形例６の構成を示す部分断面図である。
【図２６】本発明に係る実施の形態２の半導体装置の製造工程を示す部分断面図である。
【図２７】本発明に係る実施の形態２の半導体装置の製造工程を示す部分断面図である。
【図２８】本発明に係る実施の形態２の半導体装置の製造工程を示す部分断面図である。
【図２９】本発明に係る実施の形態２の半導体装置の製造工程を示す部分断面図である。
【図３０】本発明に係る実施の形態２の半導体装置の製造工程を示す部分断面図である。
【図３１】本発明に係る実施の形態２の半導体装置の製造工程を示す部分断面図である。
【図３２】本発明に係る実施の形態２の半導体装置の製造工程を示す部分断面図である。
【図３３】本発明に係る実施の形態２の半導体装置の製造工程を示す部分断面図である。
【図３４】本発明に係る実施の形態３の電力変換装置が適用された電力変換システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１０】
＜はじめに＞
以下の説明において、「活性領域」とは半導体装置のオン状態において主電流が流れる領域であり、「終端領域」とは、活性領域の周囲における領域であるものとする。また、以下において、「外側」とは半導体装置の外周に向かう方向であり、「内側」とは「外側」に対して反対の方向とする。また、以下の記載では、不純物の導電型に関して、ｎ型を「第１導電型」、ｎ型とは反対導電型のｐ型を「第２導電型」として一般的に定義するが、その逆の定義でも構わない。
【００１１】
なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。また、本明細書において、「〜上」および「〜を覆う」という場合、構成要素間に介在物が存在することが妨げられるものではない。例えば、「Ａ上に設けられたＢ」または「ＡがＢを覆う」と記載している場合、ＡとＢとの間に他の構成要素Ｃが設けられたものも設けられていないものも意味され得る。また、以下の説明では、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
【００１２】
また、「ＭＯＳ」という用語は、古くは金属-酸化物-半導体の接合構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【００１３】
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【００１４】
従って「ＭＯＳ」という用語は必ずしも金属-酸化物-半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体-絶縁体-半導体の積層構造をも含む意義を有する。
【００１５】
＜実施の形態１＞
以下、図１〜図１６を参照して本発明に係る実施の形態１の半導体装置について説明する。
【００１６】
＜装置構成＞
図１は、本発明に係る実施の形態１のＳＢＤ１００（半導体装置）の構成を示す部分断面図であり、図２はＳＢＤ１００の構成を示す平面図である。なお、図２におけるＡ−Ａ線での矢視断面図が図１に対応する。なお、図２においては、便宜的にＳＢＤ１００の上面構成のうち、表面保護膜６（上面膜）を省略しており、表面保護膜６および表面保護膜６の外周開口部７１は破線で示されている。また、図１において、右側がＳＢＤ１００の終端領域であり、左側がＳＢＤ１００のオン状態において主電流が流れる活性領域である。
【００１７】
ＳＢＤ１００は、エピタキシャル基板３０（半導体基板）と、裏面電極８（第１の主電極）と、表面電極５（第２の主電極）と、表面保護膜６とを有している。エピタキシャル基板３０は、本実施の形態においては、４Ｈのポリタイプを有する炭化珪素（ＳｉＣ）基板であり、ＳＢＤ１００は、ＳｉＣ-ＳＢＤである。
【００１８】
エピタキシャル基板３０は、裏面Ｓ１（第１の主面）と、裏面Ｓ１とは反対側の表面Ｓ２（第２の主面）とを有している。
【００１９】
表面Ｓ２上には、表面電極５および表面保護膜６が設けられ、表面電極５の端面より内側を内側領域ＲＩとし、外側を外側領域ＲＯとして示している。裏面Ｓ１上には裏面電極８が設けられている。
【００２０】
エピタキシャル基板３０は、ＳｉＣのｎ型（第１導電型）の単結晶基板３１（支持基板）と、単結晶基板３１上に形成されたエピタキシャル層３２（半導体層）とを有している。エピタキシャル層３２はＳｉＣ層（炭化珪素層）である。
【００２１】
エピタキシャル層３２は、エピタキシャル層３２の上層部に選択的に設けられたｐ型（第２導電型）の終端ウェル領域２（ウェル領域）を除いて、大部分はドリフトによって電流が流れるドリフト層１である。なお、終端ウェル領域２はガードリング領域とも称される。
【００２２】
ドリフト層１は、本実施の形態においては単結晶基板３１の導電型と同じｎ型の導電型を有している。ドリフト層１の不純物濃度は単結晶基板３１の不純物濃度よりも低い。よって単結晶基板３１は、ドリフト層１に比して、低い抵抗率を有している。ドリフト層１の不純物濃度は１×１０１４／ｃｍ３以上１×１０１７／ｃｍ３以下である。
【００２３】
終端ウェル領域２は、エピタキシャル層３２の上層部において内側領域ＲＩと外側領域ＲＯとの境界から内側領域ＲＩの方に延在する部分と外側領域ＲＯの方に延在する部分とを有している。言い換えれば、終端ウェル領域２は、内側領域ＲＩと外側領域ＲＯとの境界を跨いで設けられている。なお、終端ウェル領域２は、高濃度領域、低濃度領域など、不純物濃度の異なる複数の領域を有していても良い。また、終端ウェル領域２の外周のエピタキシャル層３２の上層部に、終端ウェル領域２と同じｐ型の不純物領域を終端ウェル領域２を取り囲むようにループ状に設けても良い。この不純物領域は１つに限らず、２つ以上をループ状に設けても良い。
【００２４】
表面電極５は、エピタキシャル基板３０の内側領域ＲＩの表面Ｓ２の少なくとも一部の上に設けられている。本実施の形態においては表面電極５は、内側領域ＲＩの全体に渡るように設けられており、外側領域ＲＯには設けられていない。なお、表面電極５は、エピタキシャル基板３０の表面Ｓ２上に設けられたショットキー電極５ａと、ショットキー電極５ａ上に設けられた電極パッド５ｂとを有している。
【００２５】
ショットキー電極５ａは、表面Ｓ２の内側領域ＲＩに接しており、具体的にはドリフト層１および終端ウェル領域２に接している。これにより、表面電極５は終端ウェル領域２と電気的に接続される。ショットキー電極５ａの材料は、本実施の形態においては、ｎ型のＳｉＣ半導体とショットキー接合を形成する金属であれば良く、Ｔｉ（チタン）、Ｍｏ（モリブデン）、Ｎｉ（ニッケル）、Ａｕ（金）またはＷ（タングステン）等を用いることができる。ショットキー電極５ａの厚みは、３０ｎｍ以上３００ｎｍ以下が好ましく、例えば、厚み１００ｎｍのＴｉ膜で構成する。
【００２６】
電極パッド５ｂの材料としては、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｍｏ、Ｎｉのいずれかを含む金属、または、Ａｌ-Ｓｉ（珪素）のようなＡｌ合金等を用いることができる。電極パッド５ｂの厚みは、３００ｎｍ以上１０μｍ以下が好ましく、例えば、厚み３μｍのＡｌ膜で構成する。
【００２７】
表面保護膜６は、表面電極５の端縁部を覆うように設けられ、具体的には電極パッド５ｂの上面端部から電極パッド５ｂおよびショットキー電極５ａの端面を覆っている。よって、電極パッド５ｂの上面のうち外周部分は表面保護膜６に覆われている。また表面保護膜６は、エピタキシャル基板３０の外側領域ＲＯを少なくとも部分的に覆っている。表面保護膜６は、電極パッド５ｂが外部端子として機能することができるように、電極パッド５ｂの中央部、すなわち図１の左側部分に開口部ＯＰを有している。
【００２８】
また、表面保護膜６は、外側領域ＲＯにおいて表面電極５から離れた位置にエピタキシャル基板３０の表面Ｓ２に達する外周開口部７１を有している。外周開口部７１は、終端ウェル領域２の上に位置するように設けることが好ましく、図２に示されるように表面電極５を囲むようにループ状に連続して設けられている。
【００２９】
なお、表面保護膜６は絶縁材料で構成され、外部からの応力を緩和するために樹脂であることが好ましく、例えばポリイミドで構成する。
【００３０】
図３は、最大電圧（後述）がＳＢＤ１００に印加された場合にドリフト層１と終端ウェル領域２との境界から延びる空乏層である最大空乏層ＭＤＬの分布の例を概略的に示す断面図である。図示されているように、外周開口部７１は、最大空乏層ＭＤＬがエピタキシャル基板３０の表面Ｓ２に到達している（露出している）領域ＥＲから離れて内側、すなわち図３の左側に設けられていることが好ましい。
【００３１】
なお、上記ではエピタキシャル基板３０がＳｉＣで構成されるものとして説明した。ＳｉＣは、Ｓｉより広いワイドバンドギャップを有し、ＳｉＣを用いたＳｉＣ半導体装置は、Ｓｉを用いたＳｉ半導体装置と比較して、耐圧性に優れ、許容電流密度も高く、また耐熱性も高いため高温動作も可能である。
【００３２】
また、ＳｉＣに限定されず、他のワイドバンドギャップ半導体、例えば窒化ガリウム（ＧａＮ）で構成しても良い。また、ワイドバンドギャップ半導体に代えて、例えば珪素（Ｓｉ）を用いても良い。また、半導体装置は、ＳＢＤ以外のダイオードであって良く、例えば、ｐｎ接合ダイオードまたはＪＢＳ（Junction Barrier Schottky：ジャンクションバリアショットキー）ダイオードであっても良い。
【００３３】
＜変形例１＞
図４は、実施の形態１の変形例１のＳＢＤ１０１の構成を示す断面図であり、図１に対応する図である。図４に示すようにＳＢＤ１０１は、図１に示した表面保護膜６の代わりに高抵抗膜１５（上面膜）を有している。すなわち、電極パッド５ｂの上面端部から電極パッド５ｂおよびショットキー電極５ａの端面を覆うと共に、エピタキシャル基板３０の外側領域ＲＯを少なくとも部分的に覆うように高抵抗膜１５が設けられている。
【００３４】
また高抵抗膜１５は、外側領域ＲＯにおいて表面電極５から離れた位置にエピタキシャル基板３０の表面Ｓ２に達する外周開口部７２を有している。外周開口部７２は、終端ウェル領域２の上に位置するように設けることが好ましい。高抵抗膜１５の材料は、１０×１０１２Ωｃｍ以上の抵抗率を有していることが好ましく、例えばＳｉＮを用いる。また、高抵抗膜１５の厚みは、例えば１００ｎｍ以上とする。
【００３５】
＜変形例２＞
図５は、実施の形態１の変形例２のＳＢＤ１０２の構成を示す断面図であり、図１に対応する図である。図５に示すようにＳＢＤ１０２は、図４に示したＳＢＤ１０１の高抵抗膜１５を覆うように設けられた表面保護膜６をさらに備えている。
【００３６】
表面保護膜６は、電極パッド５ｂの上面端部から高抵抗膜１５の上部を覆うと共に、エピタキシャル基板３０の外側領域ＲＯを少なくとも部分的に覆うように設けられている。なお、表面保護膜６は高抵抗膜１５を完全に覆わなくても良く、電極パッド５ｂ上で高抵抗膜１５の端縁部が露出していても良く、エピタキシャル基板３０上で高抵抗膜１５の端縁部が露出していても良く、電極パッド５ｂ上およびエピタキシャル基板３０上の両方で高抵抗膜１５の端縁部が露出していても良い。
【００３７】
また、図５では高抵抗膜１５の外周開口部７２を埋め込むように設けられているが、外周開口部７２に対応する部分に、表面保護膜６を貫通して外周開口部７２に達する外周開口部７１（図１）を設けても良いし、高抵抗膜１５には外周開口部７２を設けず、表面保護膜６を貫通して高抵抗膜１５に達する外周開口部７１（図１）だけを設けても良い。また、外周開口部７１および外周開口部７２の両方を設ける場合、それぞれが異なる位置に設けても良い。
【００３８】
＜変形例３＞
図６は、実施の形態１の変形例３のＳＢＤ１０３の構成を示す平面図であり、図２に対応する図である。図６に示すようにＳＢＤ１０３は、表面電極５を囲むように設けられた外周開口部７１Ａが、連続した開口部ではなく互いに離れた複数の部分開口部７１１および７１２で構成されている。すなわち、表面電極５の各辺に沿った直線部分では矩形の部分開口部７１１を設け、表面電極５のコーナー部に沿った部分では曲率を有して曲がった部分開口部７１２を設けることで、外周開口部７１Ａが表面電極５を完全には取り囲んでいない構成となっている。言い換えると、図２に示したような表面電極５を完全に囲むように設けられたループ状の外周開口部７１において、ループの内周と外周の間が１箇所以上で表面保護膜６によって埋め込まれたような構成となっている。
【００３９】
ここで、図６に示す部分開口部７１１間および部分開口部７１１と部分開口部７１２との間のように開口部ではなく表面保護膜６が設けられている部分を「連続領域」と定義する。なお、平面視で表面電極５の曲率を有するコーナー部に沿った部分においては、連続領域を設けず部分開口部７１２を設けることが好ましい。この理由は後述する。
【００４０】
＜変形例４＞
図７は、実施の形態１の変形例４のＳＢＤ１０４の構成を示す断面図であり、図１に対応する図である。図７に示すようにＳＢＤ１０４は、エピタキシャル層３２の表面Ｓ２上に設けられたフィールド絶縁膜３（絶縁膜）を有している。すなわち、エピタキシャル層３２上において内側領域ＲＩと外側領域ＲＯとの境界から内側領域ＲＩの方にも延在し、外側領域ＲＯの方にも延在するようにフィールド絶縁膜３が設けられている。なお、フィールド絶縁膜３の内側領域ＲＩ側の部分は、ショットキー電極５ａの端縁部下部まで延在し、ショットキー電極５ａおよび電極パッド５ｂの一部が乗り上げている。また、フィールド絶縁膜３の外側領域ＲＯ側の部分は、外側領域ＲＯにおける終端ウェル領域２の端部を超えて延在している。
【００４１】
そして、電極パッド５ｂの上面端部から電極パッド５ｂおよびショットキー電極５ａの端面を覆うと共に、フィールド絶縁膜３上およびエピタキシャル基板３０の外側領域ＲＯを少なくとも部分的に覆うように表面保護膜６が設けられている。
【００４２】
また表面保護膜６は、外側領域ＲＯにおいて表面電極５から離れた位置にフィールド絶縁膜３に達する外周開口部７１を有している。なお、外周開口部７１の位置は、図１と同じである。
【００４３】
フィールド絶縁膜３の材料は、例えばＳｉＯ２またはＳｉＮ等の絶縁材料であり、好ましくは１０ｎｍ以上の厚みを有するように形成され、例えば、厚み１μｍのＳｉＯ２膜で構成する。
【００４４】
＜変形例５＞
図８は、実施の形態１の変形例５のＳＢＤ１０５の構成を示す断面図であり、図１に対応する図である。図８に示すようにＳＢＤ１０５は、図７を用いて説明したＳＢＤ１０４の外周開口部７１（第１の外周開口部）に加えて、表面保護膜６においてフィールド絶縁膜３の外側端面よりも内側に設けられた外周開口部７３（第１の外周開口部）を有している。
【００４５】
図８においては、最大電圧（後述）がＳＢＤ１０５に印加された場合にドリフト層１と終端ウェル領域２との境界から延びる空乏層である最大空乏層ＭＤＬの分布の例を概略的に示しており、図示されているように、外周開口部７３は、最大空乏層ＭＤＬがエピタキシャル基板３０の表面Ｓ２に到達している（露出している）領域ＥＲから離れて外側、すなわち図８の右側に設けられていることが好ましい。
【００４６】
＜動作＞
次に、図１を用いて説明した実施の形態１のＳＢＤ１００の動作について説明する。表面電極５の電極パッド５ｂの電位を基準として、裏面電極８に負の電圧を印加すると、ＳｉＣ-ＳＢＤであるＳＢＤ１００は、表面電極５から裏面電極８に向けて電流が流れる状態、すなわち導通状態（オン状態）となる。反対に、表面電極５を基準として、裏面電極８に正の電圧を印加すると、ＳＢＤ１００は阻止状態（オフ状態）となる。
【００４７】
図３を参照して説明すると、ＳＢＤ１００がオフ状態にある場合、ドリフト層１の活性領域の表面、および、ドリフト層１と終端ウェル領域２とのｐｎ接合界面付近には、大きな電界がかかる。この電界が臨界電界に達してアバランシェ降伏が起こるときの裏面電極８への電圧が、最大電圧（アバランシェ電圧）と定義される。通常、アバランシェ降伏が起こらない電圧範囲でＳＢＤ１００が使用されるように定格電圧が定められる。
【００４８】
オフ状態においては、ドリフト層１の活性領域の表面、および、ドリフト層１と終端ウェル領域２とのｐｎ接合界面から、単結晶基板３１へ向かう方向（下方向）とドリフト層１の外周方向（右方向）とに空乏層が広がる。また、ドリフト層１と終端ウェル領域２とのｐｎ接合界面から、終端ウェル領域２内にも空乏層が広がり、その広がり具合は終端ウェル領域２の濃度に大きく依存する。すなわち、終端ウェル領域２の濃度が高くなると、終端ウェル領域２内では空乏層の広がりが抑制され、空乏層の先端位置が終端ウェル領域２とドリフト層１との境界に近い位置となる。
【００４９】
ここで、図３において２つの破線で示す位置が、最大空乏層ＭＤＬの先端位置である。最大空乏層ＭＤＬの先端位置は、ＴＣＡＤ（Technology CAD）シミュレーションなどにより調べることが可能である。このとき、エピタキシャル層３２内の空乏化している領域ではエピタキシャル層３２の外周側から中央に向かって電位差が生じている。
【００５０】
ここで、高湿度下でＳＢＤ１００をオフ状態とした場合を考える。表面保護膜６は、高い吸水性を有しているので、高湿度下では多くの水分を含有する。この水分がエピタキシャル層３２および電極パッド５ｂの表面に達する。オフ状態のＳＢＤ１００に印加される電圧により、ドリフト層１の端縁部が陽極として作用し、電極パッド５ｂが陰極として作用する。陰極となる電極パッド５ｂの近傍では、上記水分について、以下の化学式（１）で表される酸素の還元反応、および、化学式（２）で表される水素の生成反応が生じる。
【００５１】
Ｏ２  ＋  ２Ｈ２Ｏ  ＋  ４ｅ−→  ４ＯＨ−  ・・・（１）
Ｈ２Ｏ  ＋  ｅ−  →  ＯＨ−  ＋  １／２Ｈ２  ・・・（２）
これに伴い、電極パッド５ｂの近傍で水酸化物イオンの濃度が増加する。水酸化物イオンは、電極パッド５ｂと化学的に反応する。例えば電極パッド５ｂがアルミニウムで構成される場合は、上記化学反応によってアルミニウムが水酸化アルミニウムとなることがある。水酸化アルミニウムは、電極パッド５ｂの表面に絶縁物として析出する。エピタキシャル基板３０がＳｉＣで構成される場合、ＳｉＣの高い絶縁破壊電界を活用することにより、終端ウェル領域２の幅および終端ウェル領域２からドリフト層１の端縁部までの幅を小さく設計することができる。
【００５２】
このような設計下では、オフ状態において陽極となるドリフト層１の端縁部と、陰極となる電極パッド５ｂとの距離が近くなる。このため、電極パッド５ｂ付近で高電界が発生して化学反応が促進され、水酸化物イオンの濃度がより高くなる。よって、電極パッド５ｂの表面での絶縁物の析出がより顕著となる。
【００５３】
このとき、電極パッド５ｂの端縁部（図３における右端）においては、電極パッド５ｂの上面および側面に絶縁物が析出する。この析出によって表面保護膜６が押し上げられ、その結果、電極パッド５ｂと表面保護膜６との界面で表面保護膜６の剥離が生じることがある。
【００５４】
また、表面保護膜６の剥離は、エピタキシャル層３２上まで伸展する場合もある。言い換えれば、エピタキシャル層３２と表面保護膜６との界面でも表面保護膜６の剥離が生じる場合がある。もしもこの剥離によって終端ウェル領域２上に空洞部が形成されたとすると、空洞部に水分が入り込むことによって過剰なリーク電流が流れたり、あるいは空洞部で気中放電が起きたりすることによって、ＳＢＤ１００が素子破壊に至ることがあり得る。
【００５５】
しかし、本実施の形態１のＳＢＤ１００においては、電極パッド５ｂの外側にループ状に連続した外周開口部７１が設けられている。これにより、電極パッド５ｂの端縁部からドリフト層１の端縁部に向かって表面保護膜６の剥離が生じたとしても、外周開口部７１よりもさらに外側に伸展することを止めることができる。
【００５６】
一般に、半導体内部において特にｐｎ接合の付近には電界が集中しやすく、本実施の形態１のＳＢＤ１００においては、ドリフト層１と終端ウェル領域２とによって形成されるｐｎ接合の付近に電界が集中しやすい。よって、表面Ｓ２上においては、終端ウェル領域２の外側端縁部（図１における右端）の付近に電界が集中しやすい。この高電界領域に表面保護膜６の剥離が伸展すると、気中放電が起こりやすくなる。外周開口部７１を終端ウェル領域２の上に位置するように設け、終端ウェル領域２の外側端面（図３における右端）よりも内側（図３における左側）に外周開口部７１が位置している場合は、表面保護膜６の剥離が上記高電界領域まで伸展することが防止される。このため、表面保護膜６の剥離に起因した気中放電を回避できる。
【００５７】
また、一般に半導体表面において空乏化している領域には電位勾配が発生し、本実施の形態１のＳＢＤ１００においては最大空乏層ＭＤＬがエピタキシャル基板３０の表面に露出している領域に電位勾配が発生する。このため、表面Ｓ２上においては、最大空乏層ＭＤＬがエピタキシャル基板３０の表面に露出している領域に電界が集中しやすい。この高電界領域に表面保護膜６の剥離が伸展すると、気中放電が起こりやすくなる。外周開口部７１を終端ウェル領域２の上に位置するように設け、最大空乏層ＭＤＬがエピタキシャル基板３０の表面に露出している領域ＥＲよりも内側（図３における左側）に外周開口部７１が位置している場合は、表面保護膜６の剥離が上記高電界領域まで伸展することが防止される。このため、表面保護膜６の剥離に起因した気中放電を回避できる。
【００５８】
同様の効果は、実施の形態１の変形例１〜５においても得られる。すなわち、図４を参照して説明すると、ＳＢＤ１０１のように表面保護膜６の代わりに高抵抗膜１５を設けた場合、図３に示した最大空乏層ＭＤＬがエピタキシャル基板３０の表面に露出している領域ＥＲよりもさらに内側に、高抵抗膜１５を流れる電流により電位勾配が発生し、表面電極５の外側端縁部に高電界が発生しやすくなる。このとき、電極パッド５ｂの端縁部においては、電極パッド５ｂの上面および側面に絶縁物が析出しやすくなる。図４に示すＳＢＤ１０１においては、電極パッド５ｂの端縁部よりも外側に高抵抗膜１５の外周開口部７２が設けられている。これにより、電極パッド５ｂの端縁部からドリフト層１の端縁部に向かってエピタキシャル層３２からの高抵抗膜１５の剥離が生じたとしても、外周開口部７２よりもさらに外側に伸展することを止めることができる。
【００５９】
また、図５を用いて説明したＳＢＤ１０２のように高抵抗膜１５の上に表面保護膜６を設けた場合、電極パッド５ｂの上面および側面に析出する絶縁物により、高抵抗膜１５および表面保護膜６の両方の剥離が発生する可能性がある。このため、高抵抗膜１５を貫通する外周開口部７２および表面保護膜６を貫通する外周開口部７１（図１）の少なくとも一方を設けることで、高抵抗膜１５および表面保護膜６の剥離の伸展を抑制することができる。
【００６０】
また、図６を参照して説明すると、ＳＢＤ１０３のように互いに離れた複数の部分開口部７１１および７１２で構成される外周開口部７１Ａを設けた場合、表面保護膜６の剥離の伸展を抑制することができると共に、半導体装置の製造工程における熱処理工程などで生じる応力により、表面保護膜６が内側端縁部または外側端縁部のどちらか一方で剥離することを抑制できる。すなわち、外周開口部７１Ａを連続した開口部とせずに複数の部分開口部７１１および７１２で構成することで、連続領域の存在により表面保護膜６の強度が確保され、応力による剥離を抑制できる。
【００６１】
なお、一般に、平面視で表面電極５の曲率を有するコーナー部の近傍においては、電界集中が起こりやすく、電極パッド５ｂの上面および側面に絶縁物がより析出しやすい。このため、平面視で表面電極５のコーナー部に沿った部分においては、連続領域を設けず部分開口部７１２を設けることで、析出した絶縁物に起因する表面保護膜６の剥離の伸展を抑制する。
【００６２】
また、図７を参照して説明すると、ＳＢＤ１０４では、表面保護膜６において、表面電極５から離れてフィールド絶縁膜３に達する外周開口部７１が設けられているので、電極パッド５ｂの上面および側面に絶縁物が析出した場合でも、電極パッド５ｂの外側端縁部からドリフト層１の外側に向かってフィールド絶縁膜３からの表面保護膜６の剥離が生じたとしても、外周開口部７１よりもさらに外側に伸展することを止めることができる。
【００６３】
また、ＳＢＤ１０４のようにエピタキシャル層３２の表面Ｓ２上に設けられたフィールド絶縁膜３を有していることで、表面保護膜６が半導体表面に直接接する領域が低減され、水分などの影響による浮遊イオンがエピタキシャル層３２に到達し、半導体表面において固定電荷として振舞うことを抑制することができる。
【００６４】
すなわち、半導体層内に空乏層が広がった場合、空乏層内部にはｐ層ではマイナスの空間電荷、ｎ層ではプラスの空間電荷が形成されて電気力線で結ばれる。固定電荷がある場合は電気力線が空間電荷と固定電荷の間でも結ばれるので、実効的に空乏層内の空間電荷が増えたり減ったりする。浮遊イオンが固定電荷として振舞うと、上記のように実効的に空乏層内の空間電荷が増えたり減ったりするので望ましくないが、フィールド絶縁膜３を設けることで浮遊イオンがエピタキシャル層３２に到達することを抑制して、固定電荷として振舞うことを抑制できる。
【００６５】
また、ＳＢＤ１０４のようにエピタキシャル層３２の表面Ｓ２上に設けられたフィールド絶縁膜３を有している場合でも、フィールド絶縁膜３の外側端縁部よりも外側においては、エピタキシャル層３２と水分が反応し、ＳｉＯ２が析出して表面保護膜６が剥離する可能性がある。
【００６６】
そこで、図８を用いて説明したＳＢＤ１０５のようにフィールド絶縁膜３の外側端縁部の近傍に、表面保護膜６を貫通する外周開口部７３を設けることで、フィールド絶縁膜３の外側端縁部の近傍でＳｉＯ２が析出した場合でも、フィールド絶縁膜３の外側端縁部の近傍から生じる表面保護膜６の剥離が、外周開口部７３よりもさらに内側に伸展することを止めることができる。
【００６７】
また、図８に示したように最大空乏層ＭＤＬがエピタキシャル基板３０の表面に露出している領域ＥＲよりも外側（図８における右）に外周開口部７３が位置している場合は、表面保護膜６の剥離が上記領域ＥＲまで伸展することが防止される。このため、表面保護膜６の剥離に起因したリーク電流の増加および気中放電を回避できる。
【００６８】
＜製造方法＞
次に、製造工程を順に示す断面図である図９〜図１４を用いて、実施の形態１のＳＢＤ１００の製造方法について説明する。
【００６９】
まず、図９に示す工程において、ｎ型不純物を比較的高濃度（ｎ＋）に含む低抵抗の単結晶基板３１を準備する。単結晶基板３１は４Ｈのポリタイプを有するＳｉＣ基板であり、４度または８度のオフ角を有している。
【００７０】
次に、単結晶基板３１上において、ＳｉＣのエピタキシャル成長を行い、ｎ型で不純物濃度が１×１０１４／ｃｍ３以上１×１０１７／ｃｍ３以下のエピタキシャル層３２を形成することでエピタキシャル基板３０を得る。
【００７１】
次に、図１０に示す工程において、フォトリソグラフィー工程によって、エピタキシャル層３２上に所定のパターンを有するレジストマスクＲＭ１を形成した後、レジストマスクＲＭ１を注入マスクとして用いてＡｌまたはＢ（ホウ素）などのｐ型不純物（アクセプタ）をイオン注入することにより、エピタキシャル層３２の上層部にｐ型の終端ウェル領域２を形成する。終端ウェル領域２のドーズ量は、０．５×１０１３／ｃｍ２以上５×１０１３／ｃｍ２以下が好ましく、例えば１．０×１０１３／ｃｍ２とする。
【００７２】
イオン注入の注入エネルギーは、Ａｌの場合、例えば１００ｋｅＶ以上７００ｋｅＶ以下とする。この場合、上記ドーズ量［ｃｍ−２］から換算された不純物濃度は、１×１０１７／ｃｍ３以上１×１０１９／ｃｍ３以下となる。
【００７３】
終端ウェル領域２の形成に際しては、終端ウェル領域２の外側に、１つ以上のループ状のｐ型の不純物領域が形成されるようにレジストマスクＲＭ１をパターニングしておくことで、当該不純物領域を同時に形成することができる。
【００７４】
また、レジストマスクのパターニングとイオン注入の工程を繰り返すことで、終端ウェル領域２を複数の不純物濃度を有する領域として形成することができる。
【００７５】
終端ウェル領域２の形成後、熱処理装置によって、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で、１３００℃以上１９００℃以下の温度で、３０秒以上１時間以下のアニールが行われる。このアニールにより、イオン注入によって添加された不純物が活性化される。
【００７６】
次に、図１１に示す工程において、エピタキシャル層３２上に例えばスパッタ法により、ショットキー電極５ａの材料層ＭＬａおよび電極パッド５ｂの材料層ＭＬｂをこの順に形成する。材料層ＭＬａは、例えば、厚み１００ｎｍのＴｉ膜で形成され、材料層ＭＬｂは、例えば、厚み３μｍのＡｌ膜で形成される。
【００７７】
次に、図１２に示す工程において、フォトリソグラフィー工程によって、材料層ＭＬｂ上に所定のパターンを有するレジストマスクＲＭ２を形成した後、レジストマスクＲＭ２をエッチングマスクとして用いて材料層ＭＬｂおよび材料層ＭＬａをパターニングし、所定の形状のショットキー電極５ａおよび電極パッド５ｂを形成して表面電極５を得る。
【００７８】
材料層ＭＬｂおよび材料層ＭＬａのエッチングには、ドライエッチングまたはウェットエッチングを用いることができる。ウェットエッチングのエッチング液としてはフッ酸（ＨＦ）またはリン酸系のエッチング液が用いられる。
【００７９】
なお、ショットキー電極５ａのパターニングと電極パッド５ｂのパターニングとはそれぞれ別に行っても良い。この場合、電極パッド５ｂの端縁部がショットキー電極５ａの端縁部端から張り出して電極パッド５ｂがショットキー電極５ａを完全に覆う構造が形成され得る。あるいは、ショットキー電極５ａの端縁部が電極パッド５ｂの端縁部から張り出してショットキー電極５ａの一部が電極パッド５ｂに覆われない構造が形成され得る。
【００８０】
次に、図１３に示す工程において、表面電極５上およびエピタキシャル基板３０の表面Ｓ２を覆うように樹脂層ＲＬを形成する。樹脂層ＲＬは、例えば、感光性ポリイミドを塗布することで形成する。
【００８１】
次に、図１４に示す工程において、フォトリソグラフィー工程によって、樹脂層ＲＬをパターニングし、表面電極５の端縁部を覆うと共に、エピタキシャル基板３０の外側領域ＲＯを少なくとも部分的に覆う表面保護膜６を形成する。この際には、表面電極５から離れた終端ウェル領域２上の所定の位置に外周開口部７１が形成されるようにパターニングする。
【００８２】
次に、エピタキシャル基板３０の裏面Ｓ１上に、例えばスパッタ法により、裏面電極８を形成することで、図１に示したＳＢＤ１００が得られる。
【００８３】
なお、裏面電極８の形成は、図１１を用いて説明した材料層ＭＬａおよびＭＬｂの形成工程の前後に行っても良い。裏面電極８の材料としては、Ｔｉ、Ｎｉ、Ａｌ、Ｃｕ、Ａｕのいずれか１つまたは複数を含む金属等を用いることができる。裏面電極８の厚みは、５０ｎｍ以上２μｍ以下が好ましく、例えば、厚み１μｍ以下のＴｉとＡｕの２層膜（Ｔｉ／Ａｕ）で構成する。
【００８４】
なお、表面保護膜６のパターニングにおいては、外周開口部７１の代わりに、図６に示した複数の部分開口部７１１および複数の部分開口部７１２で構成される外周開口部７１Ａが形成されるような露光マスクを用いることで、図６に示したＳＢＤ１０３を得ることができる。
【００８５】
ここで、図４を用いて説明したＳＢＤ１０１を製造する場合には、図１３を用いて説明した工程に代えて、図１５に示すように、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により、表面電極５が設けられたエピタキシャル基板３０の表面Ｓ２上にＳｉＮ膜ＳＮを形成する。この工程では、ＳｉとＮの比率を調整することにより、ＳｉＮ膜ＳＮの抵抗率を調整することができる。次に、フォトリソグラフィー工程とエッチング工程によりＳｉＮ膜ＳＮをパターニングすることで、図４に示した高抵抗膜１５を形成する。この際には、表面電極５から離れた終端ウェル領域２上の所定の位置に外周開口部７２が形成されるようにパターニングする。高抵抗膜１５の厚みは１００ｎｍ以上が好ましく、例えば１μｍとする。
【００８６】
また、図７を用いて説明したＳＢＤ１０４および図８を用いて説明したＳＢＤ１０５を製造する場合には、図１１を用いて説明した工程の前に、図１６に示すように、例えばＣＶＤ法により、エピタキシャル基板３０の表面Ｓ２上に、厚み１μｍのＳｉＯ２膜ＯＸ１を形成する。次に、フォトリソグラフィー工程とエッチング工程によりＳｉＯ２膜ＯＸ１をパターニングすることで、図７および図８に示したフィールド絶縁膜３を形成する。この際には、フィールド絶縁膜３がエピタキシャル層３２上において内側領域ＲＩと外側領域ＲＯとの境界から内側領域ＲＩの方にも延在し、外側領域ＲＯの方にも延在し、かつ、外側領域ＲＯにおける終端ウェル領域２の端部を超えて延びるようにパターニングする。
【００８７】
＜まとめ＞
以上説明した実施の形態１およびその変形例の構成により、表面保護膜６の剥離が外周開口部７１、７２および７３を超えて伸展することが防止されるので、外周開口部７１および７２より外側、また、外周開口部７３より内側においては、表面保護膜６による外側領域ＲＯの絶縁保護が維持され、ＳＢＤの絶縁信頼性を高めることができる。
【００８８】
＜実施の形態２＞
以下、図１７〜図３３を参照して本発明に係る実施の形態２の半導体装置について説明する。
【００８９】
＜装置構成＞
図１７は、本発明に係る実施の形態２のＭＯＳＦＥＴ２００（半導体装置）の構成を示す部分断面図であり、図１８はＭＯＳＦＥＴ２００の構成を示す平面図である。なお、図１８におけるＢ−Ｂ線での矢視断面図が図１７に対応する。なお、図１８においては、便宜的にＭＯＳＦＥＴ２００の上面構成のうち、表面保護膜６を省略しており、表面保護膜６および表面保護膜６の外周開口部７４は破線で示されている。また、図１７において、右側がＭＯＳＦＥＴ２００の終端領域であり、左側がＭＯＳＦＥＴ２００のオン状態において主電流が流れる活性領域ＡＲである。
【００９０】
また、図１９は活性領域ＡＲにおけるＭＯＳＦＥＴの最小単位構造であるユニットセルＵＣの構成を示す断面図である。活性領域ＡＲは、複数のユニットセルＵＣの配列によって構成されている。
【００９１】
なお、図１７〜１９においては、図１および図２を用いて説明したＳＢＤ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００９２】
ＭＯＳＦＥＴ２００は、エピタキシャル基板３０と、裏面電極８（第１の主電極）と、表面電極５０（電極構造）と、表面保護膜６と、フィールド絶縁膜３とを有している。またＭＯＳＦＥＴ２００は、ゲート絶縁膜１２と、ゲート電極１３と、層間絶縁膜１４とを有している。
【００９３】
エピタキシャル基板３０は、本実施の形態においては、４Ｈのポリタイプを有するＳｉＣ基板であり、ＭＯＳＦＥＴ２００は、ＳｉＣ-ＭＯＳＦＥＴである。
【００９４】
エピタキシャル基板３０の表面Ｓ２上には、表面電極５０、フィールド絶縁膜３および表面保護膜６が設けられ、表面電極５０の端面より内側を内側領域ＲＩとし、外側を外側領域ＲＯとして示している。裏面Ｓ１上には裏面電極８が設けられている。
【００９５】
エピタキシャル基板３０は、ＳｉＣのｎ型（第１導電型）の単結晶基板３１（支持基板）と、単結晶基板３１上に形成されたエピタキシャル層３２（半導体層）とを有している。エピタキシャル層３２はＳｉＣ層である。
【００９６】
エピタキシャル層３２は、エピタキシャル層３２の上層部に選択的に設けられた終端ウェル領域２０および素子ウェル領域９と、素子ウェル領域９の上層部に選択的に設けられたコンタクト領域１９およびソース領域１１とを有している。これらの不純物領域を除いて、エピタキシャル層３２の大部分はドリフトによって電流が流れるドリフト層１である。
【００９７】
ドリフト層１は、本実施の形態においては単結晶基板３１の導電型と同じｎ型の導電型を有している。ドリフト層１の不純物濃度は単結晶基板３１の不純物濃度よりも低い。よって単結晶基板３１は、ドリフト層１に比して、低い抵抗率を有している。ドリフト層１の不純物濃度は１×１０１４／ｃｍ３以上１×１０１７／ｃｍ３以下である。
【００９８】
ソース領域１１の導電型は、ドリフト層１と同じｎ型であり、終端ウェル領域２０、素子ウェル領域９およびコンタクト領域１９の導電型はｐ型であるが、コンタクト領域１９の不純物濃度は素子ウェル領域９よりも高く設定されている。
【００９９】
終端ウェル領域２０は、エピタキシャル層３２の上層部において内側領域ＲＩと外側領域ＲＯとの境界から内側領域ＲＩの方に延在する部分と外側領域ＲＯの方に延在する部分とを有している。言い換えれば、終端ウェル領域２０は、内側領域ＲＩと外側領域ＲＯとの境界を跨いで設けられている。
【０１００】
終端ウェル領域２０は、内側領域ＲＩと外側領域ＲＯとの境界を跨ぐ領域である境界領域２１と、境界領域２１よりもさらに外側に延在する延長領域２２とを有している。
【０１０１】
境界領域２１は、活性領域ＡＲを取り囲むように設けられ、不純物濃度が低い低濃度領域２１ａ（第１の領域）と、低濃度領域２１ａの上層部に設けられ低濃度領域２１ａよりも不純物濃度が高い高濃度領域２１ｂ（第２の領域）とを有している。
【０１０２】
表面電極５０は、エピタキシャル基板３０の内側領域ＲＩの表面Ｓ２の少なくとも一部に接するように設けられており、端面より内側を内側領域ＲＩ、外側を外側領域ＲＯとする。本実施の形態においては表面電極５０は、内側領域ＲＩの全体に渡るように設けられており、外側領域ＲＯには設けられていない。なお、表面電極５０は、ソース電極５１（第２の主電極）と、ゲート配線電極５２（制御配線電極）とを有している。
【０１０３】
ソース電極５１は、終端ウェル領域２０の高濃度領域２１ｂとオーミックコンタクトを形成するように接続されると共に、素子ウェル領域９のソース領域１１に接続され、コンタクト領域１９とはオーミックコンタクトを形成するように接続されており、活性領域ＡＲの全体に渡るように設けられている。
【０１０４】
ゲート配線電極５２は、ソース電極５１とドレイン電極として機能する裏面電極８との間の電気的経路を制御するためのゲート信号（制御信号）を受けるための電極であり、高濃度領域２１ｂ上にゲート絶縁膜１２を介して設けられたゲート電極１３に接続され、ソース電極５１とは離れて設けられ、電気的にも絶縁されている。なお、ゲート配線電極５２の外側の端面より内側が内側領域ＲＩとなり、外側が外側領域ＲＯとなる。
【０１０５】
図１８に示されるように、ゲート配線電極５２は、ソース電極５１を囲むように設けられたゲート配線５２ｗと、平面視で矩形のソース電極５１の一辺の凹部に入り込むように設けられ、ゲート配線５２ｗが接続されるゲートパッド５２ｐとで構成され、図１７に示されるゲート配線電極５２は、ゲート配線５２ｗに相当する。
【０１０６】
フィールド絶縁膜３は、エピタキシャル基板３０の外側領域ＲＯの表面Ｓ２上に設けられ、終端ウェル領域２０の境界領域２１の一部と延長領域２２の全体を覆ってエピタキシャル基板３０の端縁部近傍まで延在しているが内側領域ＲＩには設けられておらず、開口部となっている。
【０１０７】
なお、図１７においては、フィールド絶縁膜３の内周端が層間絶縁膜１４の端面に接しているが、フィールド絶縁膜３の端縁部に乗り上げるように層間絶縁膜１４を形成しても良い。
【０１０８】
層間絶縁膜１４は、ゲート絶縁膜１２およびゲート電極１３を覆うように設けられ、ソース電極５１とゲート電極１３とを電気的に絶縁している。層間絶縁膜１４は、エピタキシャル基板３０の内側領域ＲＩと外側領域ＲＯとに跨って設けられており、その上に表面電極５０が設けられている。言い換えれば、表面電極５０は全体が層間絶縁膜１４に乗り上げるように設けられている。
【０１０９】
ゲート電極１３は、終端ウェル領域２０の高濃度領域２１ｂ上にゲート絶縁膜１２を介して設けられていると共に、活性領域ＡＲにおいて隣り合うユニットセルＵＣ（図１９）のソース領域１１間の上方にもゲート絶縁膜１２を介して設けられている。なお、活性領域ＡＲに設けられたゲート電極１３は、終端ウェル領域２０の上に設けられたゲート電極１３と接続されており、ゲート配線５２ｗを介してゲートパッド５２ｐからゲート信号が与えられる。
【０１１０】
表面保護膜６は、表面電極５０の端縁部のソース電極５１およびゲート配線電極５２を覆うと共に、エピタキシャル基板３０の外側領域ＲＯを少なくとも部分的に覆っている。表面保護膜６は、ソース電極５１と、ゲート配線電極５２のゲートパッド５２ｐとが外部端子として機能することができるように、図１８に示されているように、ソース電極５１の中央部上およびゲートパッド５２ｐの中央部上に、それぞれ開口部ＯＰ１およびＯＰ２を有している。
【０１１１】
また、表面保護膜６は、外側領域ＲＯにおいてゲート配線電極５２から離れた位置であって高濃度領域２１ｂの外側端面よりも内側にフィールド絶縁膜３に達する外周開口部７４を有している。外周開口部７４は、終端ウェル領域２０の上に位置するように設けることが好ましく、図１８に示されるように表面電極５０を囲むようにループ状に連続して設けられている。なお、表面保護膜６は絶縁材料で構成され、外部からの応力を緩和するために樹脂であることが好ましく、例えばポリイミドで構成する。
【０１１２】
実施の形態１のＳＢＤ１００と同様に、ＭＯＳＦＥＴ２００においても最大電圧が印加された場合にドリフト層１と終端ウェル領域２との境界から延びる最大空乏層を想定し、外周開口部７４は、最大空乏層がエピタキシャル基板３０の表面Ｓ２に到達する（露出する）領域から離れて内側、すなわち図１７の左側に設けられていることが好ましい。
【０１１３】
なお、上記ではエピタキシャル基板３０がＳｉＣで構成されるものとして説明した。ＳｉＣは、Ｓｉより広いワイドバンドギャップを有し、ＳｉＣを用いたＳｉＣ半導体装置は、Ｓｉを用いたＳｉ半導体装置と比較して、耐圧性に優れ、許容電流密度も高く、また耐熱性も高いため高温動作も可能である。
【０１１４】
また、ＳｉＣに限定されず、他のワイドバンドギャップ半導体、例えば窒化ガリウム（ＧａＮ）で構成しても良い。また、ワイドバンドギャップ半導体に代えて、例えばＳｉを用いても良い。また、半導体装置は、ＭＯＳＦＥＴ以外のトランジスタであってもよく、例えば、ＪＦＥＴ（Junction FET）またはＩＧＢＴ（Insulated Gate Bipolar Transistor）であっても良い。また、本実施の形態においてはプレーナ型のトランジスタを例示したが、トランジスタはトレンチ型であっても良い。
【０１１５】
＜変形例１＞
図２０は、実施の形態２の変形例１のＭＯＳＦＥＴ２０１の構成を示す平面図であり、図１８に対応する図である。図２０に示すようにＭＯＳＦＥＴ２０１は、ＭＯＳＦＥＴ２００の外周開口部７４に代えて、ソース電極５１とゲート配線電極５２の間の領域において外周開口部７５が配置されている。
【０１１６】
＜変形例２＞
図２１は、実施の形態２の変形例２のＭＯＳＦＥＴ２０２の構成を示す平面図であり、図１８に対応する図である。図２１に示すようにＭＯＳＦＥＴ２０２は、図２０を用いて説明したＭＯＳＦＥＴ２０１の外周開口部７５の内部に、外周開口部７５のソース電極５１側（内周側）とゲート配線電極５２側（外周側）を分断する表面保護膜６を設けている。
【０１１７】
＜変形例３＞
図２２は、実施の形態２の変形例３のＭＯＳＦＥＴ２０３の構成を示す平面図であり、図１８に対応する図である。図２２に示すようにＭＯＳＦＥＴ２０３は、平面視で矩形のソース電極５１の一辺から設けられた凹部が、ソース電極５１の半分以上の位置まで延在し、そこにゲート配線電極５２が入り込むように設けられている。すなわち、ＭＯＳＦＥＴ２００では、ソース電極５１の一辺に設けられた凹部にゲートパッド５２ｐだけが入り込むように構成されており、ゲート配線５２ｗはソース電極５１を囲むように設けられていたが、ＭＯＳＦＥＴ２０３では、凹部に細長いゲート配線５２ｗが入り込み、凹部の開口端側にゲートパッド５２ｐが設けられている。
【０１１８】
ゲート配線５２ｗおよびゲートパッド５２ｐの下方の活性領域ＡＲ内には、ｐ型のウェル領域が設けられており、当該ウェル領域上にゲート絶縁膜を介してゲート配線電極５２が設けられる。ゲート配線５２ｗには、各ユニットセルＵＣ（図１９）の各々のゲート電極１３が層間絶縁膜１４に設けた開口部を介して接続される。
【０１１９】
また、表面保護膜６には、ソース電極５１とゲートパッド５２ｐから離れた対置に、ソース電極５１を囲むように外周開口部７６が設けられている。
【０１２０】
＜変形例４＞
図２３は、実施の形態２の変形例４のＭＯＳＦＥＴ２０４の構成を示す断面図であり、図１７に対応する図である。図２３に示すようにＭＯＳＦＥＴ２０４は、図１７に示した表面保護膜６の代わりに高抵抗膜１５を有している。すなわち、表面電極５０の端縁部のソース電極５１およびゲート配線電極５２を覆うと共に、エピタキシャル基板３０の外側領域ＲＯを少なくとも部分的に覆うように高抵抗膜１５が設けられている。
【０１２１】
また、高抵抗膜１５は、外側領域ＲＯにおいて表面電極５から離れた位置にフィールド絶縁膜３に達する外周開口部７７を有している。外周開口部７７は、終端ウェル領域２０の上に位置するように設けることが好ましい。なお、高抵抗膜１５の材料、抵抗率および厚さは、実施の形態１の高抵抗膜１５と同じである。
【０１２２】
＜変形例５＞
図２４は、実施の形態２の変形例５のＭＯＳＦＥＴ２０５の構成を示す平面図であり、図１８に対応する図である。図２４に示すようにＭＯＳＦＥＴ２０５は、表面電極５０を囲むように設けられた外周開口部７４Ａが、連続した開口部ではなく互いに離れた複数の部分開口部７４１および７４２で構成されている。すなわち、表面電極５０の各辺に沿った直線部分では矩形の部分開口部７４１を設け、表面電極５０のコーナー部に沿った部分では曲率を有して曲がった部分開口部７４２を設けることで、外周開口部７４Ａが表面電極５を完全には取り囲んでいない構成となっている。
【０１２３】
言い換えると、図１７に示したような表面電極５０を完全に囲むように設けられたループ状の外周開口部７４において、ループの内周と外周の間が１箇所以上で表面保護膜６によって埋め込まれたような構成となっている。
【０１２４】
ここで、図２４に示す部分開口部７４１間および部分開口部７４１と部分開口部７４２との間のように開口部ではなく表面保護膜６が設けられている部分を「連続領域」と定義する。なお、平面視で表面電極５０の曲率を有するコーナー部に沿った部分においては、連続領域を設けず部分開口部７４２を設けることが好ましい。
【０１２５】
＜変形例６＞
図２５は、実施の形態２の変形例６のＭＯＳＦＥＴ２０６の構成を示す平面図であり、図１８に対応する図である。図２５に示すようにＭＯＳＦＥＴ２０６は、図１７を用いて説明したＭＯＳＦＥＴ２００の外周開口部７４（第１の外周開口部）に加えて、表面保護膜６においてフィールド絶縁膜３の外側端面よりも内側に設けられた外周開口部７８（第２の外周開口部）を有している。
【０１２６】
図２５においては、最大電圧がＭＯＳＦＥＴ２０６に印加された場合にドリフト層１と終端ウェル領域２０との境界から延びる最大空乏層を想定し、外周開口部７８は、最大空乏層がエピタキシャル基板３０の表面Ｓ２に到達する（露出する）領域から離れて外側、すなわち図２５の右側に設けられていることが好ましい。
【０１２７】
＜動作＞
次に、図１７を用いて説明した実施の形態２のＭＯＳＦＥＴ２００の動作について、２つの状態に分けて説明する。
【０１２８】
第１の状態は、ゲート電極１３にしきい値以上の正の電圧が印加されている状態であり、以下「オン状態」と呼ぶ。オン状態では、チャネル領域に反転チャネルが形成される。反転チャネルは、キャリアである電子がソース領域１１とドリフト層１との間を流れるための経路となる。オン状態において、ソース電極５１を基準として、裏面電極８に高い電圧を印加すると、単結晶基板３１およびドリフト層１を通る電流が流れる。このときのソース電極５１と裏面電極８との間の電圧をオン電圧と呼び、流れる電流をオン電流と呼ぶ。オン電流は、チャネルが存在する活性領域ＡＲのみを流れ、活性領域ＡＲ外の終端領域には流れない。
【０１２９】
第２の状態は、ゲート電極１３にしきい値未満の電圧が印加されている状態であり、以下「オフ状態」と呼ぶ。オフ状態では、チャネル領域に反転チャネルが形成されないため、オン電流は流れない。よって、ソース電極５１と裏面電極８との間に高電圧が印加される場合、この高電圧が維持される。このとき、ゲート電極１３とソース電極５１との間の電圧は、ソース電極５１と裏面電極８との間の電圧に対して非常に小さいので、ゲート電極１３と裏面電極８との間にも高電圧が印加されることになる。
【０１３０】
活性領域ＡＲの外側の終端領域においても、ゲート配線電極５２およびゲート電極１３の各々と、裏面電極８との間に、高電圧が印加される。活性領域ＡＲにおいて素子ウェル領域９にソース電極５１との電気的コンタクトが形成されているのと同様に、終端ウェル領域２０の境界領域２１にソース電極５１との電気的コンタクトが形成されているため、ゲート絶縁膜１２および層間絶縁膜１４に高電界が印加されることが防止される。
【０１３１】
活性領域ＡＲの外側の終端領域は、実施の形態１で説明したオフ状態と類似して動作する。つまり、ドリフト層１と終端ウェル領域２０とのｐｎ接合界面付近には高電界が印加され、裏面電極８に臨界電界をこえるような電圧が印加されるとアバランシェ降伏が起こる。通常、アバランシェ降伏が起こらない範囲でＭＯＳＦＥＴ２００が使用されるように、定格電圧が定められる。
【０１３２】
オフ状態においては、ドリフト層１と、素子ウェル領域９および終端ウェル領域２０とのｐｎ接合界面から、単結晶基板３１に向かう方向（下方向）とドリフト層１の外周方向（右方向）とに空乏層が広がる。
【０１３３】
ここで、高湿度下でＭＯＳＦＥＴ２００をオフ状態とした場合を考える。表面保護膜６は、高い吸水性を有しているので、高湿度下では多くの水分を含有する。この水分が、フィールド絶縁膜３、層間絶縁膜１４、表面電極５０の表面に達する。ここで、ＭＯＳＦＥＴ２００に印加される電圧により、ドリフト層１の外周側が陽極として作用し、表面電極５０が陰極として作用する。陰極となる表面電極５０の近傍では、前述した実施の形態１において説明したように、酸素の還元反応、および、水素の生成反応が生じる。これに伴い、表面電極５０の近傍で水酸化物イオンの濃度が増加する。ゲート配線電極５２に負の電圧が印加されると、水酸化物イオンの濃度はより増加する。水酸化物イオンが表面電極５０と化学的に反応することにより、表面電極５０の外側端縁部、すなわち図１７における右端において、表面電極５０の上面および側面に絶縁物が析出する。
【０１３４】
この析出によって表面保護膜６が押し上げられ、その結果、表面電極５０と表面保護膜６との界面で剥離が生じることがある。また、表面保護膜６の剥離は、層間絶縁膜１４およびフィールド絶縁膜３上まで伸展する場合もある。言い換えれば、層間絶縁膜１４およびフィールド絶縁膜３の各々と表面保護膜６との界面でも剥離が生じる場合がある。
【０１３５】
この剥離は、負の電圧が印加されるゲート配線電極５２が活性領域ＡＲを取り囲むように形成されている場合に、より顕著に生じる。もしもこの剥離によって終端ウェル領域２０上に空洞部が形成されたとすると、空洞部に水分が入り込むことによってドレイン-ゲート間またはドレイン-ソース間に過剰なリーク電流が流れたり、あるいは空洞部で気中放電が起きたりすることによって、ＭＯＳＦＥＴ２００が素子破壊に至ることがあり得る。
【０１３６】
また、表面保護膜６の剥離によってソース電極５１とゲート配線電極５２の間に空洞部が形成されたとすると、空洞部に水分が入り込むことによってソース-ゲート間に過剰なリーク電流が流れることがある。
【０１３７】
しかし、本実施の形態２のＭＯＳＦＥＴ２００においては、表面電極５０の外側にループ状に連続した外周開口部７４が設けられている。これにより、表面電極５０の端縁部からドリフト層１の端縁部に向かって生じる表面保護膜６の剥離が外周開口部７４よりもさらに外側に伸展することを止めることができる。
【０１３８】
同様の効果は、図２０に示すＭＯＳＦＥＴ２０１においても得られる。ソース電極５１とゲート配線電極５２の間に外周開口部７５を設けた場合も表面保護膜６の剥離が外周開口部７４よりもさらに外側に伸展することを止めることができる。
【０１３９】
また、外周開口部７５を設けた場合、ソース電極５１とゲート配線電極５２のどちらか一方から生じる表面保護膜６の剥離が外周開口部７５を超えて伸展することが防止される。
【０１４０】
また、図２１に示すＭＯＳＦＥＴ２０２のように、外周開口部７５の内部に、外周開口部７５のソース電極５１側とゲート配線電極５２側を分断するように表面保護膜６を残しておいた場合、ソース電極５１とゲート配線電極５２の両方から生じる表面保護膜６の剥離が外周開口部７５内でつながることが防止される。
【０１４１】
一般に半導体内部において特にｐｎ接合の付近には電界が集中しやすく、本実施の形態２のＭＯＳＦＥＴ２０２においてはドリフト層１と終端ウェル領域２０とによって形成されるｐｎ接合の付近に電界が集中しやすい。よって、表面Ｓ２上においては、終端ウェル領域２０の外側端縁部（図１７における右端）の付近に電界が集中しやすい。そのため、終端ウェル領域２０の外側端縁部周辺のフィールド絶縁膜３上には高電界領域が生じやすい。この高電界領域に表面保護膜６の剥離が伸展すると、気中放電が起こりやすくなる。外周開口部７４が終端ウェル領域２０の外側端面よりも内側（左側）に位置している場合は、表面保護膜６の剥離が上記高電界領域に伸展することが防止される。そのため、上記剥離に起因した気中放電を回避できる。これは、図２２に示したＭＯＳＦＥＴ２０３の外周開口部７６においても同じである。
【０１４２】
また、外周開口部７４および７６は終端ウェル領域２０の高濃度領域２１ｂの外側端面よりも内側（左側）に位置することが望ましい。これにより、オフ状態においてドリフト層１と終端ウェル領域２０とのｐｎ接合から終端ウェル領域２０の内部へ広がる空乏層が外周開口部７４、７６の外側端縁部にまでは達しにくくなる。
【０１４３】
また、実施の形態１において説明したように、表面Ｓ２上においては、最大空乏層がエピタキシャル基板３０の表面に露出している領域に電界が集中しやすい。この高電界領域に表面保護膜６の剥離が伸展すると、気中放電が起こりやすくなる。外周開口部７４および７６を終端ウェル領域２０の上に位置するように設け、かつ、最大空乏層がエピタキシャル基板３０の表面に露出している領域から離して設けることで、表面保護膜６の剥離が上記高電界領域に伸展することが防止される。このため、表面保護膜６の剥離に起因した気中放電を回避できる。
【０１４４】
同様の効果は、実施の形態２の変形例４〜６においても得られる。すなわち、図２３を参照して説明すると、ＭＯＳＦＥＴ２０４のように表面保護膜６の代わりに高抵抗膜１５を設けた場合、最大空乏層がエピタキシャル基板３０の表面に露出している領域よりもさらに内側において高抵抗膜１５を流れる電流により電位勾配が発生し、表面電極５０の端縁部に高電界が発生しやすくなる。このとき、ソース電極５１およびゲート配線電極５２の外側端縁部において絶縁物が析出しやすくなる。高抵抗膜１５はフィールド絶縁膜３の上部にあり、外周開口部７７を設けることで、ドリフト層１と高抵抗膜１５が接続しているフィールド絶縁膜３の外周部から高抵抗膜１５に流れる電流を抑制し、表面電極５０端部の電界集中も抑制できる。さらに、それでも絶縁物が析出した場合でも高抵抗膜１５の剥離の伸展を外周開口部７７で止めることができる。
【０１４５】
また、高抵抗膜１５の上に表面保護膜６を設けた場合、表面電極５０の上面および側面に析出する絶縁物により、高抵抗膜１５および表面保護膜６の両方に剥離が発生する可能性がある。このため、高抵抗膜１５を貫通する外周開口部７７および表面保護膜６を貫通する外周開口部７４（図１７）の少なくとも一方を設けることで、高抵抗膜１５および表面保護膜６の剥離の伸展を抑制することができる。なお、外周開口部７４に代えて、変形例１の外周開口部７５または変形例３の外周開口部７５を設けても良いことは言うまでもない。
【０１４６】
また、図２４を参照して説明すると、ＭＯＳＦＥＴ２０５のように、表面電極５０を囲むように設けられた外周開口部７４Ａが、連続した開口部ではなく互いに離れた複数の部分開口部７４１および７４２で構成されている場合、表面保護膜６の剥離の伸展を抑制することができると共に、半導体装置の製造工程における熱処理工程などで生じる応力により、表面保護膜６が内側端縁部または外側端縁部のどちらか一方で剥離することを抑制できる。すなわち、外周開口部７４Ａを連続した開口部とせずに複数の部分開口部７４１および７４２で構成することで、連続領域の存在により表面保護膜６の強度が確保され、応力による剥離を抑制できる。
【０１４７】
なお、一般に、平面視で表面電極５０の曲率を有するコーナー部の近傍においては、電界集中が起こりやすく、表面電極５０の上面および側面に絶縁物がより析出しやすい。このため、平面視で表面電極５０のコーナー部に沿った部分においては、連続領域を設けず部分開口部７４２を設けることで、析出した絶縁物に起因する表面保護膜６の剥離の伸展を抑制する。
【０１４８】
なお、変形例１および３の外周開口部７５および７６を連続した開口部ではなく互いに離れた複数の部分開口部で構成しても良いことは言うまでもない。
【０１４９】
また、フィールド絶縁膜３の外側端縁部よりも外側においては、エピタキシャル層３２と水分が反応し、ＳｉＯ２が析出して表面保護膜６が剥離する可能性がある。
【０１５０】
そこで、図２５を用いて説明したＭＯＳＦＥＴ２０５のように、フィールド絶縁膜３の外側端縁部の近傍に、表面保護膜６を貫通する外周開口部７８を設けることで、フィールド絶縁膜３の外側端縁部の近傍でＳｉＯ２が析出した場合でも、フィールド絶縁膜３の外側端縁部の近傍から生じる表面保護膜６の剥離が、外周開口部７８よりもさらに内側に伸展することを止めることができる。
【０１５１】
また、最大空乏層がエピタキシャル基板３０の表面に露出している領域よりも外側（図２５における右側）に外周開口部７８が位置している場合は、表面保護膜６の剥離が上記領域まで伸展することが防止される。このため、表面保護膜６の剥離に起因したリーク電流の増加および気中放電を回避できる。
【０１５２】
＜製造方法＞
次に、製造工程を順に示す断面図である図２６〜図３３を用いて、実施の形態２のＭＯＳＦＥＴ２００の製造方法について説明する。
【０１５３】
まず、実施の形態１と同様に、図９に示す工程において、ｎ型不純物を比較的高濃度（ｎ＋）に含む低抵抗の単結晶基板３１を準備する。単結晶基板３１は４Ｈのポリタイプを有するＳｉＣ基板であり、４度または８度のオフ角を有している。
【０１５４】
次に、単結晶基板３１上において、ＳｉＣのエピタキシャル成長を行い、ｎ型で不純物濃度が１×１０１４／ｃｍ３以上１×１０１７／ｃｍ３以下のエピタキシャル層３２を形成することでエピタキシャル基板３０を得る。
【０１５５】
次に、図２６に示す工程において、フォトリソグラフィー工程によるレジストマスクの形成と、このレジストマスクを注入マスクとして用いてのイオン注入工程とを組み合わせてエピタキシャル層３２の上層部に不純物領域を形成する工程を繰り返すことで、エピタキシャル層３２の上層部に、終端ウェル領域２０、素子ウェル領域９、コンタクト領域１９およびソース領域１１を形成する。
【０１５６】
イオン注入において、ｎ型不純物としてはＮ（窒素）等が用いられ、ｐ型不純物としてはＡｌまたはＢ等が用いられる。素子ウェル領域９と、終端ウェル領域２０の低濃度領域２１ａとは、一括して形成することができる。また、コンタクト領域１９と、終端ウェル領域２０の高濃度領域２１ｂとは、一括して形成することができる。
【０１５７】
素子ウェル領域９と、終端ウェル領域２０の低濃度領域２１ａとの不純物濃度は、１．０×１０１８／ｃｍ３以上１．０×１０２０／ｃｍ３以下とする。ソース領域１１の不純物濃度は１．０×１０１９／ｃｍ３以上１．０×１０２１／ｃｍ３以下として素子ウェル領域９の不純物濃度よりも高くする。コンタクト領域１９および終端ウェル領域２０の延長領域２２のドーズ量は、０．５×１０１３／ｃｍ２以上５×１０１３／ｃｍ２以下とすることが好ましく、例えば１．０×１０１３／ｃｍ２とする。
【０１５８】
イオン注入の注入エネルギーは、Ａｌの場合、例えば１００ｋｅＶ以上７００ｋｅＶ以下とする。この場合、上記ドーズ量［ｃｍ−２］から換算された延長領域２２の不純物濃度は、１×１０１７／ｃｍ以上１×１０１９／ｃｍ３以下となる。また、イオン注入の注入エネルギーは、Ｎの場合、例えば２０ｋｅＶ以上３００ｋｅＶ以下とする。
【０１５９】
その後、１５００℃以上のアニールが行われる。これにより、イオン注入によって添加された不純物が活性化される。
【０１６０】
次に、図２７に示す工程において、例えばＣＶＤ法により、エピタキシャル基板３０の表面Ｓ２上に、厚み０．５μｍ以上２μｍ以下のＳｉＯ２膜ＯＸ２を形成する。
【０１６１】
次に、図２８に示す工程において、フォトリソグラフィー工程とエッチング工程によりＳｉＯ２膜ＯＸ２をパターニングすることで、エピタキシャル基板３０の表面Ｓ２上にフィールド絶縁膜３を形成する。この際には、フィールド絶縁膜３がエピタキシャル層３２上において内側領域ＲＩと外側領域ＲＯとの境界から内側領域ＲＩの方にも延在し、外側領域ＲＯの方にも延在し、かつ、外側領域ＲＯにおける終端ウェル領域２０の端部を超えて延びるようにパターニングする。
【０１６２】
続いて、フィールド絶縁膜３に覆われていないエピタキシャル層３２の表面を熱酸化することによって、ゲート絶縁膜１２となるＳｉＯ２膜ＯＸ３を形成する。
【０１６３】
次に、図２９に示す工程において、ゲート絶縁膜１２上に、導電性を有する多結晶珪素膜ＰＳを減圧ＣＶＤ法により形成する。
【０１６４】
次に、図３０に示す工程において、フォトリソグラフィー工程とエッチング工程により、多結晶珪素膜ＰＳをパターニングすることによりゲート電極１３を形成する。続いて、ＣＶＤ法により層間絶縁膜１４となるＳｉＯ２膜ＯＸ４を形成する。
【０１６５】
次に、図３１に示す工程において、フォトリソグラフィー工程とエッチング工程により、ＳｉＯ２膜ＯＸ４およびＯＸ３を貫通して、それぞれコンタクト領域１９およびソース領域１１に到達するコンタクトホールＣＨ１およびＣＨ２を形成する。同時に、活性領域ＡＲの外側で、層間絶縁膜１４を貫通してゲート電極１３に達するコンタクトホールＣＨ３を形成する。また、フィールド絶縁膜３上およびエピタキシャル層３２の端縁部からはＳｉＯ２膜ＯＸ４およびＯＸ３を除去する。
【０１６６】
次に、図３２に示す工程において、エピタキシャル基板３０の表面Ｓ２上にスパッタ法または蒸着法などにより、表面電極５０の材料層ＭＬ１を形成し、同様の方法によりエピタキシャル基板３０の裏面Ｓ１上に裏面電極８の材料層ＭＬ２を形成する。
【０１６７】
材料層ＭＬ１の形成には、例えば、Ｔｉ、Ｎｉ、Ａｌ、Ｃｕ、Ａｕのいずれか１つまたは複数を含む金属、またはＡｌ-ＳｉのようなＡｌ合金等が用いられる。材料層ＭＬ２の形成には、例えば、Ｔｉ、Ｎｉ、Ａｌ、Ｃｕ、Ａｕのいずれか１つまたは複数を含む金属等が用いられる。なお、材料層ＭＬ１および材料層ＭＬ２がエピタキシャル基板３０に接する部分は、予め熱処理によってシリサイド膜を形成しておいても良い。
【０１６８】
次に、図３３に示す工程において、フォトリソグラフィー工程とエッチング工程により、材料層ＭＬ１をパターニングして表面電極５０を形成し、フィールド絶縁膜３上およびエピタキシャル層３２の端縁部からは材料層ＭＬ１を除去する。なお、材料層ＭＬ２は裏面電極８となる。材料層ＭＬ２の形成は全ての工程の最後に行っても良い。
【０１６９】
最後に、表面電極５０の端縁部とエピタキシャル基板３０の外側領域ＲＯの少なくとも一部分とを覆うように表面保護膜６を形成することで図１７に示したＭＯＳＦＥＴ２００を得る。
【０１７０】
表面保護膜６は、例えば、感光性ポリイミドの塗布および露光によって、所望の形状に形成する。この際、外周開口部７４が形成される領域に表面保護膜６が形成されないようにパターニングする。また、ＭＯＳＦＥＴ２０１〜２０３、２０５および２０６の外周開口部７５、７６、７４Ａおよび７８についてもパターニングにより形成することができる。
【０１７１】
ここで、図２３を用いて説明したＭＯＳＦＥＴ２０４を製造する場合には、図３３を用いて説明した工程に続いて例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により、表面電極５０が設けられたエピタキシャル基板３０の表面Ｓ２上にＳｉＮ膜を形成する。この工程では、ＳｉとＮの比率を調整することにより、ＳｉＮ膜の抵抗率を調整することができる。次に、フォトリソグラフィー工程とエッチング工程によりＳｉＮ膜をパターニングすることで、図２３に示した高抵抗膜１５を形成する。この際には、表面電極５０から離れた終端ウェル領域２０上の所定の位置に外周開口部７７が形成されるようにパターニングする。高抵抗膜１５の厚みは１００ｎｍ以上が好ましく、例えば１μｍとする。
【０１７２】
＜まとめ＞
以上説明した実施の形態２およびその変形例の構成により、表面保護膜６の剥離が外周開口部７４、７５、７６、７４Ａ、７６および７７を超えて伸展することが防止されるので、外周開口部７４、７６、７４Ａおよび７７より外側、また、外周開口部７８より内側においては、表面保護膜６による外側領域ＲＯの絶縁保護が維持され、ＭＯＳＦＥＴの絶縁信頼性を高めることができる。また、外周開口部７５を設けた場合、ソース電極５１とゲート配線電極５２との間の絶縁保護が維持され、ＭＯＳＦＥＴの絶縁信頼性を高めることができる。
【０１７３】
＜実施の形態３＞
本実施の形態は、上述した実施の形態１および２に係る半導体装置を電力変換装置に適用したものである。以下、実施の形態３として、三相のインバータに実施の形態１および２に係る半導体装置を適用した場合について説明する。
【０１７４】
図３４は、本実施の形態に係る電力変換装置２０００を適用した電力変換システムの構成を概略的に示すブロック図である。
【０１７５】
図３４に示す電力変換システムは、電源１０００、電力変換装置２０００および負荷３０００を有している。電源１０００は、直流電源であり、電力変換装置２０００に直流電力を供給する。電源１０００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができ、また、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成しても良い。また、電源１０００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成しても良い。
【０１７６】
電力変換装置２０００は、電源１０００と負荷３０００との間に接続された三相のインバータであり、電源１０００から供給された直流電力を交流電力に変換し、負荷３０００に交流電力を供給する。電力変換装置２０００は、図３４に示すように、直流電力を交流電力に変換して出力する主変換回路２００１と、主変換回路２００１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２００２と、駆動回路２００２を制御する制御信号を駆動回路２００２に出力する制御回路２００３とを有している。
【０１７７】
負荷３０００は、電力変換装置２０００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３０００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または、空調機器向けの電動機として用いられる。
【０１７８】
以下、電力変換装置２０００の詳細を説明する。主変換回路２００１は、スイッチング素子および還流ダイオードを有しており（図示せず）、スイッチング素子がスイッチングすることによって、電源１０００から供給される直流電力を交流電力に変換し、負荷３０００に供給する。主変換回路２００１の具体的な回路構成には種々のものがあるが、本実施の形態に係る主変換回路２００１は、２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列に接続された６つの還流ダイオードで構成することができる。主変換回路２００１の各スイッチング素子と各還流ダイオードとの少なくとも何れかに、上述した実施の形態１および２の何れかに係る半導体装置が適用されている。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２００１の３つの出力端子は、負荷３０００に接続される。
【０１７９】
駆動回路２００２は、主変換回路２００１のスイッチング素子を駆動する駆動信号を生成し、それを主変換回路２００１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２００３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧より大きい電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧より小さい電圧信号（オフ信号）である。
【０１８０】
制御回路２００３は、負荷３０００に所望の電力が供給されるよう主変換回路２００１のスイッチング素子を制御する。具体的には、負荷３０００に供給すべき電力に基づいて主変換回路２００１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するパルス幅変調（ＰＷＭ：Pulse Width Modulation）制御によって主変換回路２００１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２００２に制御指令（制御信号）を出力する。駆動回路２００２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
【０１８１】
本実施の形態に係る電力変換装置では、主変換回路２００１の還流ダイオードとして実施の形態１に係る半導体装置を適用することができる。このように実施の形態１および実施の形態２に係る半導体装置を電力変換装置２０００に適用した場合、通常はゲルまたは樹脂などに埋め込まれて使用するが、これらの材料も完全に水分を遮断できるわけではなく、実施の形態１および実施の形態２で示した構成により半導体装置の絶縁保護が維持される。これにより信頼性向上を実現することができる。
【０１８２】
本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明の適用はこれに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが、電力変換装置は３レベルのようなマルチレベルのものであっても良い。また単相負荷に電力を供給する場合には、単相のインバータに本発明が適用されて良い。また、直流負荷等に電力を供給する場合には、ＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに本発明を適用することも可能である。
【０１８３】
また、本発明を適用した電力変換装置は、負荷が電動機の場合のためのものに限定されるものではなく、例えば、放電加工機、レーザー加工機、誘導加熱調理器、または非接触器給電システムのための電源装置に用いることもでき、さらには太陽光発電システムおよび蓄電システム等のパワーコンディショナーとして用いることも可能である。
【０１８４】
上記各実施の形態では、各構成要素の物性、材料、寸法、形状、相対的配置関係または実施の条件などについても記載している場合があるが、これらはすべての局面において例示であって、記載されたものに本発明が限られることはない。よって、例示されていない無数の変形例が、本発明の範囲内において想定される。
【０１８５】
例えば、任意の構成要素を変形、追加または省略する場合、および、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、それを他の実施の形態の構成要素と組み合わせる場合が含まれる。
【０１８６】
また、矛盾が生じない限り、上記各実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていても良い。さらに、発明を構成する構成要素は概念的な単位であって、１つの構成要素が複数の構造物を含んでも良く、また、１つの構成要素が、ある構造物の一部に対応しても良い。また、本発明の各構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれる。
【０１８７】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。また、本明細書における説明は、本発明のすべての目的のために参照されるものであり、特段の記載がない限り、従来技術であると自認するものではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【手続補正書】
【提出日】令和3年2月15日(2021.2.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の厚み方向に主電流が流れる半導体装置であって、
前記半導体基板は、
第１導電型の半導体層と、
前記半導体層の上層部に設けられ、前記第１導電型とは異なる導電型の第２の導電型のウェル領域と、を有し、
前記半導体装置は、
第１の主面とは反対側の第２の主面上に設けられた表面電極と、
前記第１の主面上に設けられた裏面電極と、
前記表面電極の端縁部および前記半導体基板の前記外側領域の少なくとも一部を覆う上面膜と、を備え、
前記ウェル領域は、
前記表面電極の端面よりも外側の外側領域の方に延在する部分と、前記表面電極の前記端面よりも内側の内側領域の方に延在する部分とを有し、
前記表面電極は、
前記内側領域の少なくとも一部を覆うと共に前記ウェル領域に電気的に接続され、
前記上面膜は、
前記外側領域の前記表面電極から離れ、前記表面電極の外周に沿って設けられた少なくとも１つの外周開口部を有し、
前記少なくとも１つの外周開口部は、
前記ウェル領域の外側端面よりも内側に設けられる、半導体装置。
【請求項２】
前記半導体基板の前記第２の主面上に設けられた絶縁膜をさらに備え、
前記絶縁膜は、
前記外側領域および前記内側領域に設けられ、前記表面電極の前記端縁部の一部が前記絶縁膜上に乗り上げ、
前記少なくとも１つの外周開口部は、前記絶縁膜に達するように設けられる、請求項１記載の半導体装置。
【請求項３】
前記少なくとも１つの外周開口部は、
前記表面電極に比較的近い位置に設けられた第１の外周開口部と、
前記絶縁膜の外側端縁部に比較的近い位置に設けられた第２の外周開口部と、を有する、請求項２記載の半導体装置。
【請求項４】
前記ウェル領域は、
前記半導体層の上層部に設けられた第１の領域と、
前記第１の領域の上層部に設けられ、前記第１の領域の不純物濃度よりも高い不純物濃度を有する第２の領域と、を有し、
前記少なくとも１つの外周開口部は、前記第２の領域の外側端面よりも内側に設けられる、請求項１記載の半導体装置。
【請求項５】
前記半導体装置に最大電圧が印加された際に前記半導体層と前記ウェル領域との境界から延びる空乏層を最大空乏層として定義した場合に、
前記少なくとも１つの外周開口部は、
前記最大空乏層が前記第２の主面に到達している領域から離れて設けられる、請求項１記載の半導体装置。
【請求項６】
前記少なくとも１つの外周開口部は、平面視で連続した開口部として構成される、請求項１記載の半導体装置。
【請求項７】
前記少なくとも１つの外周開口部は、
平面視で互いに離れた複数の部分開口部として構成され、前記複数の部分開口部の間は、前記上面膜が存在する連続領域となっている、請求項１記載の半導体装置。
【請求項８】
前記連続領域は、
前記表面電極の平面視で曲率を有するコーナー部に沿った部分以外の部分に設けられる、請求項７記載の半導体装置。
【請求項９】
前記半導体層は、炭化珪素層で構成される、請求項１記載の半導体装置。
【請求項１０】
半導体基板の厚み方向に主電流が流れる半導体装置であって、
前記半導体基板は、
第１導電型の半導体層と、
前記半導体層の上層部に設けられ、前記第１導電型とは異なる導電型の第２の導電型のウェル領域と、を有し、
前記半導体装置は、
第１の主面とは反対側の第２の主面上に設けられた表面電極と、
前記第１の主面上に設けられた裏面電極と、
前記表面電極の端縁部および前記半導体基板の前記外側領域の少なくとも一部を覆う上面膜と、を備え、
前記ウェル領域は、
前記表面電極の端面よりも外側の外側領域の方に延在する部分と、前記表面電極の前記端面よりも内側の内側領域の方に延在する部分とを有し、
前記表面電極は、
前記内側領域の少なくとも一部を覆うと共に前記ウェル領域に電気的に接続され、
前記上面膜は、
前記内側領域の前記表面電極が設けられていない部分に前記表面電極に沿って設けられた外周開口部を有する、半導体装置。
【請求項１１】
前記外周開口部は、
その内部に前記外周開口部の内周側と外周側を分断するように設けられた前記上面膜を有する、請求項１０記載の半導体装置。
【請求項１２】
請求項１から請求項１１の何れか１項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、を備えた電力変換装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本発明に係る半導体装置は、半導体基板の厚み方向に主電流が流れる半導体装置であって、前記半導体基板は、第１導電型の半導体層と、前記半導体層の上層部に設けられ、前記第１導電型とは異なる導電型の第２の導電型のウェル領域と、を有し、前記半導体装置は、第１の主面とは反対側の第２の主面上に設けられた表面電極と、前記第１の主面上に設けられた裏面電極と、前記表面電極の端縁部および前記半導体基板の前記外側領域の少なくとも一部を覆う上面膜と、を備え、前記ウェル領域は、前記表面電極の端面よりも外側の外側領域の方に延在する部分と、前記表面電極の前記端面よりも内側の内側領域の方に延在する部分とを有し、前記表面電極は、前記内側領域の少なくとも一部を覆うと共に前記ウェル領域に電気的に接続され、前記上面膜は、前記外側領域の前記表面電極から離れ、前記表面電極の外周に沿って設けられた少なくとも１つの外周開口部を有し、前記少なくとも１つの外周開口部は、前記ウェル領域の外側端面よりも内側に設けられる。
【国際調査報告】
2020157815.tif 000037
2020157815.tif 000038
2020157815.tif 000039
2020157815.tif 000040