(57)【要約】高い動作周波数を有する半導体装置を提供する。トランジスタを有する半導体装置であって、トランジスタは、第１の導電層と、第１の導電層上の第１の絶縁層と、第１の絶縁層上の第２の絶縁層と、第２の絶縁層上の第１の酸化物と、第１の酸化物上の第２の酸化物と、第２の酸化物上の第３の酸化物と、第３の酸化物上の第３の絶縁層と、第３の絶縁層上の第２の導電層と、第４の絶縁層と、を有し、第１の導電層および第２の導電層は、第２の酸化物と重なる領域を有し、第２の導電層、第３の絶縁層、および第３の酸化物の側面は、略一致し、第４の絶縁層は、第２の導電層、第３の絶縁層、および第３の酸化物の側面と、第２の酸化物の上面の一部と、に接し、トランジスタのチャネル幅方向において、第２の酸化物と重ならない領域における第２の導電層の底面の高さを基準としたときの、第２の酸化物の底面の高さは、−５ｎｍ以上０ｎｍ未満である。
2019145819.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタを有する半導体装置であって、
前記トランジスタは、
第１の導電層と、
前記第１の導電層上の第１の絶縁層と、
前記第１の絶縁層上の第２の絶縁層と、
前記第２の絶縁層上の第１の酸化物と、
前記第１の酸化物上の第２の酸化物と、
前記第２の酸化物上の第３の酸化物と、
前記第３の酸化物上の第３の絶縁層と、
前記第３の絶縁層上の第２の導電層と、
第４の絶縁層と、
を有し、
前記第１の導電層および前記第２の導電層は、前記第２の酸化物と重なる領域を有し、
前記第２の導電層、前記第３の絶縁層、および、前記第３の酸化物の側面は、略一致し、
前記第４の絶縁層は、前記第２の導電層、前記第３の絶縁層、および、前記第３の酸化物の側面と、前記第２の酸化物の上面の一部と、に接し、
前記トランジスタのチャネル幅方向において、前記第２の酸化物の底面が、前記第２の酸化物および前記第１の酸化物と、前記第２の導電層とが重ならない領域における前記第２の導電層の底面よりも下方に位置し、前記第２の酸化物および前記第１の酸化物と、前記第２の導電層とが重ならない領域における前記第２の導電層の底面の高さを基準としたときの、前記第２の酸化物の底面の高さは、−５ｎｍ以上０ｎｍ未満である、
半導体装置。
【請求項２】
トランジスタを有する半導体装置であって、
前記トランジスタは、
第１の導電層と、
前記第１の導電層上の第１の絶縁層と、
前記第１の絶縁層上の第２の絶縁層と、
前記第２の絶縁層上の第１の酸化物と、
前記第１の酸化物上の第２の酸化物と、
前記第２の酸化物上の第３の酸化物と、
前記第３の酸化物上の第３の絶縁層と、
前記第３の絶縁層上の第２の導電層と
前記第２の酸化物上の第３の導電層および第４の導電層と、
前記第３の導電層上の第５の導電層と、
前記第４の導電層上の第６の導電層と、
を有し、
前記第１の導電層および前記第２の導電層は、前記第２の酸化物と重なる領域を有し、
前記第５の導電層は、前記第２の導電層側の前記第３の導電層の側面と、前記第２の酸化物の上面と、に接する領域を有し、
前記第６の導電層は、前記第２の導電層側の前記第４の導電層の側面と、前記第２の酸化物の上面と、に接する領域を有し、
前記トランジスタのチャネル幅方向において、前記第２の酸化物の底面が、前記第２の酸化物および前記第１の酸化物と、前記第２の導電層とが重ならない領域における前記第２の導電層の底面よりも下方に位置し、前記第２の酸化物および前記第１の酸化物と、前記第２の導電層とが重ならない領域における前記第２の導電層の底面の高さを基準としたときの、前記第２の酸化物の底面の高さは、−５ｎｍ以上０ｎｍ未満である、
半導体装置。
【請求項３】
請求項２において、
前記トランジスタのチャネル長方向の断面において、前記第１の絶縁層の底面の高さを基準としたとき、前記第２の酸化物と重なる領域の前記第２の導電層の底面の高さは、前記第３の導電層の上面の高さ以下である、
半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記第２の絶縁層は、前記第１の酸化物と、前記第２の酸化物と、の側面と略一致する側面を有し、
前記第３の酸化物は、前記第１の絶縁層の上面と、前記第２の絶縁層の側面と、に接する領域を有する、
半導体装置。
【請求項５】
請求項１乃至請求項３のいずれか一において、
前記第１の絶縁層の底面の高さを基準としたとき、前記第２の酸化物と重なる領域の前記第２の絶縁層の上面の高さは、前記第２の酸化物と重ならない領域の前記第２の絶縁層の上面の高さより高い、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】本発明の一態様は、半導体装置、および、半導体装置の作製方法に関する。または、本発明の一態様は、半導体ウエハ、モジュール、および電子機器に関する。【０００２】なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器などは、半導体装置を有すると言える場合がある。【０００３】なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
【背景技術】
【０００４】トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。酸化物半導体としては、例えば、酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯとも呼ぶ。）に関する研究が盛んに行われている。【０００５】ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献１乃至非特許文献３参照。）。非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術も開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献４および非特許文献５に示されている。【０００６】さらに、ＩＧＺＯを活性層として用いたトランジスタは極めて低いオフ電流を持ち（非特許文献６参照。）、その特性を利用したＬＳＩおよびディスプレイが報告されている（非特許文献７および非特許文献８参照。）。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Ｓ．Ｙａｍａｚａｋｉ  ｅｔ  ａｌ．，“ＳＩＤ  Ｓｙｍｐｏｓｉｕｍ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ”，２０１２，ｖｏｌｕｍｅ  ４３，ｉｓｓｕｅ  １，ｐ．１８３−１８６
【非特許文献２】Ｓ．Ｙａｍａｚａｋｉ  ｅｔ  ａｌ．，“Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ”，２０１４，ｖｏｌｕｍｅ  ５３，  Ｎｕｍｂｅｒ  ４Ｓ，ｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０
【非特許文献３】Ｓ．Ｉｔｏ  ｅｔ  ａｌ．，“Ｔｈｅ  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＡＭ−ＦＰＤ’１３  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ”，２０１３，ｐ．１５１−１５４
【非特許文献４】Ｓ．Ｙａｍａｚａｋｉ  ｅｔ  ａｌ．，“ＥＣＳ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｓｃｉｅｎｃｅ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ”，２０１４，ｖｏｌｕｍｅ  ３，ｉｓｓｕｅ  ９，ｐ．Ｑ３０１２−Ｑ３０２２
【非特許文献５】Ｓ．Ｙａｍａｚａｋｉ，“ＥＣＳ  Ｔｒａｎｓａｃｔｉｏｎｓ”，２０１４，ｖｏｌｕｍｅ  ６４，ｉｓｓｕｅ  １０，ｐ．１５５−１６４
【非特許文献６】Ｋ．Ｋａｔｏ  ｅｔ  ａｌ．，“Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ”，２０１２，ｖｏｌｕｍｅ  ５１，ｐ．０２１２０１−１−０２１２０１−７
【非特許文献７】Ｓ．Ｍａｔｓｕｄａ  ｅｔ  ａｌ．，“２０１５  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ”，２０１５，ｐ．Ｔ２１６−Ｔ２１７
【非特許文献８】Ｓ．Ａｍａｎｏ  ｅｔ  ａｌ．，“ＳＩＤ  Ｓｙｍｐｏｓｉｕｍ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ”，２０１０，ｖｏｌｕｍｅ  ４１，ｉｓｓｕｅ  １，ｐ．６２６−６２９
【発明の概要】
【発明が解決しようとする課題】
【０００８】本発明の一態様は、オン電流が大きい半導体装置を提供することを課題の一つとする。また、本発明の一態様は、高い動作周波数を有する半導体装置を提供することを課題の一つとする。また、本発明の一態様は、信頼性が良好な半導体装置を提供することを課題の一つとする。また、本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。また、本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。また、本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。【０００９】本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、データの書き込み速度が速い半導体装置を提供することを課題の一つとする。本発明の一態様は、設計自由度が高い半導体装置を提供することを課題の一つとする。本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一つとする。本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。【００１０】なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１１】本発明の一態様は、トランジスタを有する半導体装置であって、トランジスタは、第１の導電層と、第１の導電層上の第１の絶縁層と、第１の絶縁層上の第２の絶縁層と、第２の絶縁層上の第１の酸化物と、第１の酸化物上の第２の酸化物と、第２の酸化物上の第３の酸化物と、第３の酸化物上の第３の絶縁層と、第３の絶縁層上の第２の導電層と、第４の絶縁層と、を有し、第１の導電層および第２の導電層は、第２の酸化物と重なる領域を有し、第２の導電層、第３の絶縁層、および、第３の酸化物の側面は、略一致し、第４の絶縁層は、第２の導電層、第３の絶縁層、および、第３の酸化物の側面と、第２の酸化物の上面の一部と、に接し、トランジスタのチャネル幅方向において、第２の酸化物の底面が、第２の酸化物および第１の酸化物と、第２の導電層とが重ならない領域における第２の導電層の底面よりも下方に位置し、第２の酸化物および第１の酸化物と、第２の導電層とが重ならない領域における第２の導電層の底面の高さを基準としたときの、第２の酸化物の底面の高さは、−５ｎｍ以上０ｎｍ未満である。【００１２】また、本発明の一態様は、トランジスタを有する半導体装置であって、トランジスタは、第１の導電層と、第１の導電層上の第１の絶縁層と、第１の絶縁層上の第２の絶縁層と、第２の絶縁層上の第１の酸化物と、第１の酸化物上の第２の酸化物と、第２の酸化物上の第３の酸化物と、第３の酸化物上の第３の絶縁層と、第３の絶縁層上の第２の導電層と、第２の酸化物上の第３の導電層および第４の導電層と、第３の導電層上の第５の導電層と、第４の導電層上の第６の導電層と、を有し、第１の導電層および第２の導電層は、第２の酸化物と重なる領域を有し、第５の導電層は、第２の導電層側の第３の導電層の側面と、第２の酸化物の上面と、に接する領域を有し、第６の導電層は、第２の導電層側の第４の導電層の側面と、第２の酸化物の上面と、に接する領域を有し、トランジスタのチャネル幅方向において、第２の酸化物の底面が、第２の酸化物および第１の酸化物と、第２の導電層とが重ならない領域における第２の導電層の底面よりも下方に位置し、第２の酸化物および第１の酸化物と、第２の導電層とが重ならない領域における第２の導電層の底面の高さを基準としたときの、第２の酸化物の底面の高さは、−５ｎｍ以上０ｎｍ未満である。【００１３】上記半導体装置において、トランジスタのチャネル長方向の断面において、第１の絶縁層の底面の高さを基準としたとき、第２の酸化物と重なる領域の第２の導電層の底面の高さは、第３の導電層の上面の高さ以下である、ことが好ましい。【００１４】また、上記半導体装置において、第２の絶縁層は、第１の酸化物と、第２の酸化物と、の側面と略一致する側面を有し、第３の酸化物は、第１の絶縁層の上面と、第２の絶縁層の側面と、に接する領域を有する、ことが好ましい。【００１５】また、上記半導体装置において、第１の絶縁層の底面の高さを基準としたとき、第２の酸化物と重なる領域の第２の絶縁層の上面の高さは、第２の酸化物と重ならない領域の第２の絶縁層の上面の高さより高い、ことが好ましい。
【発明の効果】
【００１６】本発明の一態様により、オン電流が大きい半導体装置を提供することができる。また、本発明の一態様により、高い動作周波数を有する半導体装置を提供することができる。また、本発明の一態様により、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、生産性の高い半導体装置を提供することができる。【００１７】また、長期間においてデータの保持が可能な半導体装置を提供することができる。また、データの書き込み速度が速い半導体装置を提供することができる。また、設計自由度が高い半導体装置を提供することができる。また、消費電力を抑えることができる半導体装置を提供することができる。また、新規な半導体装置を提供することができる。【００１８】なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００１９】
【図１】本発明の一態様に係るトランジスタの上面図および断面図。
【図２】本発明の一態様に係るトランジスタの断面図。
【図３】本発明の一態様に係るトランジスタの電気特性を示す図。
【図４】本発明の一態様に係る半導体装置の動作周波数を示す図。
【図５】本発明の一態様に係るトランジスタの｜∂Ｖｓｈ／∂Ｖｂｇ｜を示す図。
【図６】本発明の一態様に係る半導体装置の動作周波数を示す図。
【図７】本発明の一態様に係るトランジスタの上面図および断面図。
【図８】本発明の一態様に係るトランジスタの断面図。
【図９】本発明の一態様に係るトランジスタの電気特性を示す図。
【図１０】本発明の一態様に係るトランジスタの構成例を説明する図。
【図１１】本発明の一態様に係るトランジスタの構成例を説明する図。
【図１２】本発明の一態様に係るトランジスタの構成例を説明する図。
【図１３】本発明の一態様に係るトランジスタの構成例を説明する図。
【図１４】本発明の一態様に係るトランジスタの構成例を説明する図。
【図１５】本発明の一態様に係る記憶装置の構成例を示すブロック図。
【図１６】本発明の一態様に係る記憶装置の構成例を示す回路図。
【図１７】本発明の一態様に係る半導体装置の模式図。
【図１８】本発明の一態様に係る記憶装置の模式図。
【図１９】本発明の一態様に係る電子機器を示す図。
【図２０】試料１Ｄを鳥瞰したＳＥＭによる観察像。
【図２１】本発明の実施例に係る断面ＳＴＥＭ像。
【発明を実施するための形態】
【００２０】以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２１】また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため、図に反映しないことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【００２２】また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
【００２３】また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
【００２４】また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００２５】例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。
【００２６】ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００２７】また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域、またはドレイン電極）とソース（ソース端子、ソース領域、またはソース電極）の間にチャネルが形成される領域（以下、チャネル形成領域ともいう。）を有しており、ドレインと、チャネルが形成される領域と、ソースと、を介して電流を流すことができるものである。なお、本明細書等において、チャネルが形成される領域とは、電流が主として流れる領域をいう。
【００２８】また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
【００２９】なお、本明細書等において、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
【００３０】このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【００３１】本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
【００３２】なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
【００３３】なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものである。
【００３４】また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
【００３５】また、本明細書等において、「平行」とは、二つの直線が−１０度以上１０度以下の角度で配置されている状態をいう。したがって、−５度以上５度以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０度以上３０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０度以上１２０度以下の角度で配置されている状態をいう。
【００３６】なお、本明細書において、バリア膜とは、水、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、当該バリア膜に導電性を有する場合は、導電性バリア膜と呼ぶことがある。
【００３７】本明細書等において、金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む。）、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう。）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合においては、酸化物または酸化物半導体を有するトランジスタと換言することができる。
【００３８】（実施の形態１）
以下では、本発明の一態様に係るトランジスタについて、図１乃至図９を用いて説明する。
【００３９】＜トランジスタの構成例１＞
本発明の一態様に係るトランジスタの上面図および断面図を、図１に示す。図１（Ａ）は、当該トランジスタの上面図である。また、図１（Ｂ）は、図１（Ａ）にＬ１−Ｌ２の一点鎖線で示す部位の断面図であり、当該トランジスタのチャネル長方向の断面図でもある。また、図１（Ｃ）は、図１（Ａ）にＷ１−Ｗ２の一点鎖線で示す部位の断面図であり、当該トランジスタのチャネル幅方向の断面図でもある。なお、図１（Ａ）の上面図では、図の明瞭化のために、一部の要素を省いている。
【００４０】なお、図１などの上面図および断面図においては、導電層、半導体層、絶縁層などの端部が直角に図示されているものがあるが、本実施の形態に示す半導体装置はこれに限らず、端部を丸めた形状とすることもできる。
【００４１】図１に示すように、トランジスタは、基板（図示せず。）の上に配置された導電層ＢＧＥと、導電層ＢＧＥ上に配置された絶縁層ＢＧＩ１、絶縁層ＢＧＩ２、および絶縁層ＢＧＩ３と、絶縁層ＢＧＩ３上に配置された半導体層ＳＥＭ１および半導体層ＳＥＭ２と、半導体層ＳＥＭ２上に配置された導電層ＳＥおよび導電層ＤＥと、半導体層ＳＥＭ２、導電層ＳＥ、および導電層ＤＥ上に配置された半導体層ＳＥＭ３と、半導体層ＳＥＭ３上に配置された絶縁層ＴＧＩと、絶縁層ＴＧＩ上に配置された導電層ＴＧＥと、を有する。
【００４２】導電層ＴＧＥは、第１のゲート（トップゲートともいう。）として機能し、導電層ＢＧＥは、第２のゲート（バックゲートともいう。）として機能し、絶縁層ＴＧＩは、第１のゲート絶縁層（トップゲート絶縁層ともいう。）として機能し、絶縁層ＢＧＩ１、絶縁層ＢＧＩ２、および絶縁層ＢＧＩ３は、第２のゲート絶縁層（バックゲート絶縁層ともいう。）として機能し、半導体層ＳＥＭ１、半導体層ＳＥＭ２、および半導体層ＳＥＭ３は半導体層として機能し、導電層ＳＥは、ソースまたはドレインの一方として機能し、導電層ＤＥは、ソースまたはドレインの他方として機能する。
【００４３】上記トランジスタは、トップゲートおよびバックゲートを有する。トップゲートおよびバックゲートを有するトランジスタは、トップゲートとバックゲートに異なる電位を印加することで、しきい値電圧を制御することができる。例えば、バックゲートに負の電位を印加することにより、トランジスタのしきい値電圧をより大きくし、オフ電流を低減することができる。つまり、バックゲートに負の電位を印加することにより、トップゲートに印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
【００４４】トランジスタは、チャネル形成領域に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。チャネル形成領域に酸化物半導体を用いたトランジスタは、非導通状態においてリーク電流が極めて小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
【００４５】酸化物半導体をトランジスタのチャネル形成領域に用いる場合、キャリア濃度が低い、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることが好ましい。キャリア濃度が低い酸化物半導体をトランジスタのチャネル形成領域に用いることで、当該トランジスタのオフ電流を低く抑えることができる、または、当該トランジスタの信頼性を向上させることができる。なお、酸化物半導体については、実施の形態２で詳細に説明する。
【００４６】また、トランジスタのオン電流は大きい方が好ましい。また、高い動作周波数の特性（周波数特性ともいう。）を有することが好ましい。また、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させることが好ましい。
【００４７】そこで、トップゲートの制御性を高くすることが好ましい。ここで、本明細書では、「トップゲートの制御性が高い」とは、「トップゲートの電界がチャネル形成領域に与える影響が大きい」ことを指す。つまり、トップゲートに印加する電位の変化が小さくても、チャネル形成領域に流れる電流が変化しやすいことを指す。トップゲートの制御性が高いとは、具体的には、トランジスタのオン電流が大きい、サブスレッショルドスイング値（Ｓｖａｌｕｅ）が小さい、などである。ここで、Ｓｖａｌｕｅとは、ドレイン電圧一定にてドレイン電流を１桁変化させるサブスレッショルド領域でのゲート電圧の変化量をいう。トップゲートの制御性を高くすることで、トランジスタのオン電流およびＳｖａｌｕｅを向上させ、当該トランジスタを有する半導体装置の動作周波数の向上を図ることができる。
【００４８】例えば、チャネル幅方向において、導電層ＴＧＥは、半導体層ＳＥＭ３および絶縁層ＴＧＩを介して、半導体層ＳＥＭ２のチャネル形成領域の上面および側面を覆うとよい。導電層ＴＧＥが半導体層ＳＥＭ２のチャネル形成領域を覆う領域が増えるほど、実効的なチャネル幅が増加し、トップゲート側の容量が大きくなる。そのため、トップゲートによる制御性が向上する。なお、図１（Ｃ）に示すように、導電層ＴＧＥは、半導体層ＳＥＭ２の側面と対向していることから、サイドゲートと呼ぶことができる。
【００４９】しかしながら、トップゲート側の容量が大きくなると、トップゲート側の容量に対するバックゲート側の容量の比が小さくなる。トップゲート側の容量に対するバックゲート側の容量の比が小さくなると、後述するバックゲートの制御性は低下する。よって、チャネル幅方向において、導電層ＴＧＥが半導体層ＳＥＭ２のチャネル形成領域を覆う領域が増えるほど、バックゲートの制御性が低下する。ここで、「バックゲートの制御性が低い」とは、例えば、バックゲートに印加した電位の変化量に対して、シフト値（Ｖｓｈ）の変化量が小さいことをさす。ここで、Ｖｓｈとは、トランジスタのドレイン電流−ゲート電圧特性（Ｉｄ−Ｖｇ特性）において、カーブ上の傾きが最大である点における接線と、Ｉｄ＝１［ｐＡ］の直線とが交差する点におけるＶｇと定義する。
【００５０】＜トップゲートの制御性とバックゲートの制御性との相関＞
ここで、トップゲートの制御性とバックゲートの制御性の相関について説明する。なお、トップゲートの制御性の一例として、Ｓｖａｌｕｅを示し、バックゲートの制御性の一例として、｜∂Ｖｓｈ／∂Ｖｂｇ｜を示す。｜∂Ｖｓｈ／∂Ｖｂｇ｜は、バックゲート電圧Ｖｂｇが１Ｖ変化したときの、Ｖｓｈの変化量（Ｖｓｈのシフト量の絶対値）であり、単位は［Ｖ／Ｖ］である。つまり、｜∂Ｖｓｈ／∂Ｖｂｇ｜が大きいほど、バックゲートの制御性が高いことを意味する。
【００５１】式（１）に示すように、｜∂Ｖｓｈ／∂Ｖｂｇ｜は、トップゲート側の容量ＣＴに対するバックゲート側の容量ＣＢの比ＣＢ／ＣＴに依存する傾向がある。つまり、バックゲートの制御性は、トップゲート側の容量ＣＴとバックゲート側の容量ＣＢとの比に依存する傾向がある。
【００５２】
【数１】
2019145819.tif 000003
【００５３】また、式（２）に示すように、Ｓｖａｌｕｅは、ＣＢ／ＣＴに依存する傾向がある。つまり、トップゲートの制御性は、トップゲート側の容量ＣＴとバックゲート側の容量ＣＢとの比に依存する傾向がある。
【００５４】
【数２】
2019145819.tif 000004
【００５５】式（２）において、ｋはボルツマン定数であり、Ｔは絶対温度であり、ｑは電気素量であり、λは自然長であり、Ｌはチャネル長である。なお、λは、短チャネル効果に関するパラメータである。
【００５６】以上から、ＣＢ／ＣＴが大きいほど、｜∂Ｖｓｈ／∂Ｖｂｇ｜が大きくなり、バックゲートの制御性が向上するが、Ｓｖａｌｕｅは大きくなり信頼性が低下する。また、ＣＢ／ＣＴが小さいほど、Ｓｖａｌｕｅは小さくなり信頼性が向上するが、｜∂Ｖｓｈ／∂Ｖｂｇ｜が小さくなり、バックゲートの制御性が低下する。つまり、トップゲートの制御性とバックゲートの制御性とには相関があることが分かる。
【００５７】そこで、半導体層ＳＥＭ２の底面の高さが、半導体層ＳＥＭ２および半導体層ＳＥＭ１と、導電層ＴＧＥとが重ならない領域における導電層ＴＧＥの底面の高さと同程度となることが好ましい。本構成にすることで、トップゲートによる制御性を向上させ、かつ、バックゲートの制御性を保持することができる。
【００５８】＜デバイスシミュレータを用いた計算による、トランジスタの電気特性の評価１＞
以下では、サイドゲートがチャネル形成領域を覆う領域の広さとトランジスタの電気特性との関係について、デバイスシミュレータを用いた計算により評価した。具体的には、トランジスタのＳｖａｌｕｅおよびオン電流を算出した。なお、デバイスシミュレータを用いた計算で仮定したトランジスタは、図１に示すトランジスタである。
【００５９】本計算では、導電層ＴＧＥが半導体層ＳＥＭ２を覆う範囲の異なる構造（構造１Ａ乃至構造８Ａ）を用意した。デバイスシミュレータを用いた計算で仮定した各パラメータの値のうち、構造１Ａ乃至構造８Ａの間で異なるパラメータの値を表１に示す。
【００６０】
【表１】
2019145819.tif 000005
【００６１】表１に示すＨは、半導体層ＳＥＭ２および半導体層ＳＥＭ１と、導電層ＴＧＥとが重ならない領域における導電層ＴＧＥの底面の高さを基準としたときの、半導体層ＳＥＭ２の底面の高さを表す。半導体層ＳＥＭ２の底面が、半導体層ＳＥＭ２および半導体層ＳＥＭ１と、導電層ＴＧＥとが重ならない領域における導電層ＴＧＥの底面よりも上方（導電層ＢＧＥと反対側）に位置する場合、Ｈはプラスの値とする。また、半導体層ＳＥＭ２の底面が、半導体層ＳＥＭ２および半導体層ＳＥＭ１と、導電層ＴＧＥとが重ならない領域における導電層ＴＧＥの底面よりも下方（導電層ＢＧＥ側）に位置する場合、Ｈはマイナスの値とする。
【００６２】図２（Ａ）は、Ｈがプラスの値となる構造（構造６Ａ乃至構造８Ａ）のチャネル幅方向の断面図である。半導体層ＳＥＭ２の底面（図２（Ａ）に一点鎖線で示す位置。）が、半導体層ＳＥＭ２および半導体層ＳＥＭ１と、導電層ＴＧＥとが重ならない領域における導電層ＴＧＥの底面（図２（Ａ）に破線で示す位置。）よりも上方（導電層ＢＧＥと反対側）に位置している。
【００６３】また、図２（Ｂ）は、Ｈがマイナスの値となる構造（構造１Ａ乃至構造４Ａ）のチャネル幅方向の断面図である。半導体層ＳＥＭ２の底面（図２（Ｂ）に一点鎖線で示す位置。）が、半導体層ＳＥＭ２および半導体層ＳＥＭ１と、導電層ＴＧＥとが重ならない領域における導電層ＴＧＥの底面（図２（Ｂ）に破線で示す位置。）よりも下方（導電層ＢＧＥ側）に位置している。
【００６４】構造１Ａ乃至構造８Ａに対して、デバイスシミュレータを用いた計算を行い、各構造の電気特性を算出した。デバイスシミュレータとして、シルバコ社製デバイスシミュレータＡｔｌａｓ３Ｄを使用した。デバイスシミュレータを用いた計算で仮定した各パラメータの値のうち、構造１Ａ乃至構造８Ａに共通するパラメータの値を表２に示す。
【００６５】
【表２】
2019145819.tif 000006
【００６６】表２に示すＩＧＺＯ（１３４）は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４の組成から成るＩｎ−Ｇａ−Ｚｎ酸化物を想定している。また、表２に示すＩＧＺＯ（４２３）は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３の組成から成るＩｎ−Ｇａ−Ｚｎ酸化物を想定している。また、表２の示すＳＥＭに記載しているパラメータは、半導体層ＳＥＭ１、半導体層ＳＥＭ２、および半導体層ＳＥＭ３に共通のパラメータである。
【００６７】構造１Ａ乃至構造８Ａに対して、ドレイン電圧Ｖｄ＝１．２Ｖ、バックゲート電圧Ｖｂｇ＝−６．０ＶにおけるＩｄ−Ｖｇ特性を計算し、Ｓｖａｌｕｅおよびオン電流Ｉｏｎを算出した。ここでは、Ｉｏｎは、ゲート電圧Ｖｇ＝Ｖｓｈ＋２．５Ｖのときの電流値とした。
【００６８】図３（Ａ）に、構造１Ａ乃至構造８Ａのそれぞれについて算出されたＳｖａｌｕｅを示す。図３（Ａ）において、横軸は、Ｈ［ｎｍ］であり、縦軸は、Ｓｖａｌｕｅ［ｍＶ／ｄｅｃａｄｅ］である。図３（Ａ）から、Ｈの値がマイナスの範囲において、Ｈの値が小さい（ゼロに近い。）ほど、Ｓｖａｌｕｅが小さくなることが分かる。また、Ｈの値がプラスの範囲において、Ｓｖａｌｕｅはほとんど変わらないことが分かる。
【００６９】図３（Ｂ）に、構造１Ａ乃至構造８Ａのそれぞれについて算出されたＩｏｎを示す。図３（Ｂ）において、横軸は、Ｈ［ｎｍ］であり、縦軸は、Ｉｏｎ（Ｖｇ＝Ｖｓｈ＋２．５Ｖ）［Ａ］である。図３（Ｂ）から、Ｈの値がマイナスの範囲において、Ｈの値が小さい（ゼロに近い。）ほど、Ｉｏｎが大きくなることが分かる。また、Ｈの値がプラスの範囲では、Ｈの値がマイナスの範囲と比べて、Ｈに対するＩｏｎの変化量が小さいことが分かる。
【００７０】〔デバイスシミュレータを用いた計算による、半導体装置の動作周波数の見積り〕
ここで、デバイスシミュレータを用いた計算を行うことで、トランジスタを有する半導体装置の動作周波数を評価した。具体的には、本発明の一態様に係る半導体装置の動作周波数を見積った結果について、図４を用いて説明する。
【００７１】なお、本項での半導体装置とは、１ＯＳトランジスタ１容量素子型のメモリセルを用いたＤＲＡＭである。なお、１ＯＳトランジスタ１容量素子型のメモリセルを用いたＤＲＡＭを、ＤＯＳＲＡＭ（登録商標）（Ｄｙｎａｍｉｃ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）ともいう。また、ＤＯＳＲＡＭの詳細については、以降の実施の形態で説明する。
【００７２】ＤＯＳＲＡＭのデータ保持時間とは、ＤＯＳＲＡＭが有する保持容量に蓄えられた電荷が、「データ書き込み後の大きさ」から「ある一定の大きさ」まで減少するのに要する時間と換言することができる。本実施の形態では、前述の「ある一定の大きさ」を、ＤＯＳＲＡＭが有する容量素子（保持容量３．５ｆＦ）にかかる電位が、データ書き込み後の状態から０．２Ｖ低下するまでに要する時間として定義した。例えば、本実施の形態でＤＯＳＲＡＭデータ保持１時間という場合、ＤＯＳＲＡＭが有する容量素子にかかる電位が、データ書き込み後の状態から０．２Ｖ低下するまでの時間が１時間であることを意味する。
【００７３】ＤＯＳＲＡＭのデータ保持時間は、ＤＯＳＲＡＭが有するトランジスタのオフリーク電流の大きさに依存する。ここで、トランジスタのオフリーク電流とは、トランジスタのＶｇ＝０ＶにおけるＩｄ（すなわち、Ｉｃｕｔ）と言い換えることができる。例えば、ＤＯＳＲＡＭのデータ保持特性が、ＤＯＳＲＡＭが有するトランジスタのＩｃｕｔの大きさのみに依存する場合、ＤＯＳＲＡＭのデータ保持時間は、ＤＯＳＲＡＭが有するトランジスタのＩｃｕｔの大きさに反比例する。
【００７４】なお、Ｉｃｕｔは、ＶｓｈとＳｖａｌｕｅを基に、以下の式（３）を用い外挿することによって見積ることができる。なお、式（３）は、トランジスタのオフ電流が、Ｖｇ＝０Ｖに達するまで、Ｖｇ−Ｉｄ測定によって得られたＳｖａｌｕｅに従って単調減少すると仮定した場合に成り立つ式である。
【００７５】
【数３】
2019145819.tif 000007
【００７６】以上から、ＤＯＳＲＡＭのデータ保持時間は、Ｉｄ−Ｖｇ特性から得られるＶｓｈおよびＳｖａｌｕｅを算出することで、見積もることができる。
【００７７】また、ＤＯＳＲＡＭ動作周波数とは、ＤＯＳＲＡＭのデータ書き込みサイクル時間の逆数と定義する。ＤＯＳＲＡＭのデータ書き込みサイクル時間は、ＤＯＳＲＡＭが有する容量素子の充電時間などによって設定されるパラメータである。本実施の形態では、ＤＯＳＲＡＭのデータ書き込みサイクル時間（ＤＯＳＲＡＭ動作周波数の逆数）の４０％に相当する時間を、ＤＯＳＲＡＭが有する容量素子の充電時間とする設定とした。
【００７８】上述のように、ＤＯＳＲＡＭ動作周波数は、ＤＯＳＲＡＭが有する容量素子の充電時間に依存する。したがって、ＤＯＳＲＡＭ動作周波数を見積るに際して、まずＤＯＳＲＡＭが有する容量素子の充電持間を事前に知る必要がある。本実施の形態では、ＤＯＳＲＡＭが有する容量素子（保持容量３．５ｆＦ）に０．５５Ｖ以上の電位がかかった状態を、当該容量素子が「充電された状態」と定義した。したがって、本実施の形態では、ＤＯＳＲＡＭのデータ書き込み動作を開始してから、当該容量素子にかかる電位が０．５５Ｖに達するまでの時間が、ＤＯＳＲＡＭが有する容量素子の充電時間に相当する。
【００７９】ところで、ＤＯＳＲＡＭが有する保持容量Ｃｓ［Ｆ］の容量素子に充電される電荷をＱ［Ｃ］、充電時間をｔ［ｓｅｃ］、充電によって容量素子にかかる電位をＶｃｓ（＝Ｖｓ）［Ｖ］、ＤＯＳＲＡＭが有するトランジスタのドレイン電流をＩｄ［Ａ］とした場合、各パラメータの間には以下の式（４）の関係が成り立つ。
【００８０】
【数４】
2019145819.tif 000008
【００８１】したがって、式（４）を変形することで、ＤＯＳＲＡＭが有する容量素子の充電時間ｔを以下の式（５）で表すことができる。
【００８２】
【数５】
2019145819.tif 000009
【００８３】上述したように、本実施の形態では、保持容量３．５ｆＦの容量素子にかかる電位が０．５５Ｖ以上になった状態を、当該容量素子が「充電された状態」と定義している。したがって、式（５）のＣｓに３．５ｆＦを、Ｖｃｓに＋０．５５Ｖを、Ｉｄに上述した本発明の一態様に係るトランジスタの測定値または算出値を代入することで、ＤＯＳＲＡＭが有する容量素子の充電時間ｔを算出することができる。
【００８４】ＤＯＳＲＡＭが有する容量素子の充電時間は、ＤＯＳＲＡＭデータ書き込み時における、ＤＯＳＲＡＭが有するトランジスタのＩｄの大きさに依存する。つまり、ＤＯＳＲＡＭ動作周波数は、Ｉｄ−Ｖｓ特性を取得することで、見積もることができる。
【００８５】そこで、本項では、ＤＯＳＲＡＭデータ書き込み時にＤＯＳＲＡＭが有するトランジスタに印加されることが想定される電位を、本発明の一態様に係るトランジスタに実際に印加することでＤＯＳＲＡＭデータ書き込み動作を再現し、このときのトランジスタのＩｄを測定した。具体的には、構造１Ａ乃至構造８Ａのゲート電位Ｖｇを＋２．９７Ｖに、およびドレイン電位Ｖｄを＋１．０８Ｖに固定し、バックゲート電位Ｖｂｇを任意とし、ソース電位Ｖｓを０Ｖから＋０．５５Ｖまで掃引することでトランジスタのＩｄ測定を行った。なお測定温度は２７℃とした。
【００８６】また、上述した条件を用いて、構造１Ａ乃至構造８Ａに対するＩｄ−Ｖｇ特性およびＩｄ−Ｖｓ特性を、デバイスシミュレータを用いた計算を行うことで、ＤＯＳＲＡＭのデータ保持時間および動作周波数を算出した。デバイスシミュレータを用いた計算で仮定した各パラメータの値は、表１および表２に示した値とした。なお、データ保持時間の算出においては、リークと長期保持による素子特性の劣化は考慮していない。
【００８７】構造１Ａ乃至構造８Ａのいずれか一を有するＤＯＳＲＡＭの、電源電圧３．３Ｖ、温度２７℃における、ＤＯＳＲＡＭ動作周波数の見積りを図４に示す。なお、図４に示すＤＯＳＲＡＭ動作周波数は、構造５ＡのＤＯＳＲＡＭ動作周波数が１となるよう規格化している。図４において、横軸は、Ｈ［ｎｍ］であり、縦軸は、規格化したＤＯＳＲＡＭ動作周波数である。図４から、Ｈの値が大きくなるほど、ＤＯＳＲＡＭ動作周波数は大きくなることが分かる。つまり、Ｈの値が大きくなるほど、トランジスタを有する半導体装置の動作周波数は向上することが分かる。
【００８８】〔バックゲートの制御性〕
次に、バックゲートの制御性について、デバイスシミュレータを用いた計算により評価した。バックゲートの制御性を評価するため、トランジスタのＩｄ−Ｖｇ特性のバックゲート電圧依存性を計算し、｜∂Ｖｓｈ／∂Ｖｂｇ｜を算出した。
【００８９】デバイスシミュレータを用いた計算を行うことで、構造１Ａ乃至構造８ＡにおけるＩｄ−Ｖｇ特性を算出し、｜∂Ｖｓｈ／∂Ｖｂｇ｜を算出した。デバイスシミュレータを用いた計算で仮定した各パラメータの値は、表１および表２に示した値とした。
【００９０】図５に、構造１Ａ乃至構造８Ａのそれぞれについて算出された｜∂Ｖｓｈ／∂Ｖｂｇ｜を示す。図５において、横軸は、Ｈ［ｎｍ］であり、縦軸は、｜∂Ｖｓｈ／∂Ｖｂｇ｜［Ｖ／Ｖ］である。図５から、Ｈの値が大きくなるほど、｜∂Ｖｓｈ／∂Ｖｂｇ｜は小さくなることが分かる。よって、Ｈの値が大きくなるほど、バックゲートの制御性は低下することが分かる。
【００９１】以上より、トップゲートとして機能する導電層ＴＧＥが、半導体層ＳＥＭ３および絶縁層ＴＧＩを介して、チャネル形成領域における半導体層ＳＥＭ２の側面および上面を覆う構成とすることで、導電層ＴＧＥの電界をチャネル形成領域の半導体層ＳＥＭ２全体に作用させやすくなる。よって、トランジスタのオン電流を増大させ、当該トランジスタを有する半導体装置の動作周波数を向上させることができる。
【００９２】したがって、半導体層ＳＥＭ２の底面の高さが、半導体層ＳＥＭ２および半導体層ＳＥＭ１と、導電層ＴＧＥとが重ならない領域における導電層ＴＧＥの底面の高さと同程度となるトランジスタは、Ｓｖａｌｕｅが小さく、オン電流が大きく、良好な電気特性を示し、かつ、バックゲートの制御性を保持することができる。例えば、Ｈは、−１５ｎｍ以上１５ｎｍ以下が好ましく、−１０ｎｍ以上１０ｎｍ以下がさらに好ましく、−５ｎｍ以上５ｎｍ以下または−５ｎｍ以上０ｎｍ未満がさらに好ましい。
【００９３】ところで、バックゲート電圧Ｖｂｇは低い方が好ましい。バックゲート電圧Ｖｂｇが高いと、トランジスタのＩｄ−Ｖｇ特性が悪化する場合がある。なお、トランジスタのＩｄ−Ｖｇ特性が悪化するとは、例えば、Ｓｖａｌｕｅが大きくなる、オン電流が小さくなる、などがある。
【００９４】バックゲート電圧Ｖｂｇを低くするには、例えば、バックゲートの制御性を向上させる必要がある。バックゲートの制御性が低いと、データを保持するのに、バックゲート電圧Ｖｂｇをより高くする必要がある。なお、バックゲートの制御性の向上を図るには、例えば、｜∂Ｖｓｈ／∂Ｖｂｇ｜を大きくするとよい。
【００９５】バックゲートの制御性は、バックゲート絶縁層（絶縁層ＢＧＩ１、絶縁層ＢＧＩ２、および絶縁層ＢＧＩ３）の膜厚、半導体層（半導体層ＳＥＭ１、半導体層ＳＥＭ２、および半導体層ＳＥＭ３）の膜厚などに起因する。そこで、データを保持しつつ、トランジスタの動作周波数を高くするには、バックゲート絶縁層および半導体層の膜厚を最適化することが重要である。当該膜厚を最適化することで、データを保持しつつ、高い動作周波数を有するトランジスタの構成とすることができる。
【００９６】＜バックゲート絶縁層および半導体層の膜厚の最適化＞
以下では、データを保持しつつ、高い動作周波数を有するトランジスタを構成するための、バックゲート絶縁層および半導体層の膜厚の最適化について、図６を用いて説明する。
【００９７】はじめに、実動作にて必要なバックゲート電圧Ｖｂｇから、バックゲートの制御性を決める。例えば、Ｖｂｇ＝０ＶにおけるＶｓｈが０Ｖである電気特性を示すトランジスタを仮定した場合、バックゲートに−５Ｖ以下の電位を印加した状態で、２７℃におけるＶｓｈを１．２Ｖまでシフトさせるには、｜∂Ｖｓｈ／∂Ｖｂｇ｜が０．２４Ｖ／Ｖ以上であるとよい。または、バックゲートに−３Ｖ以下の電位を印加した状態で、２７℃におけるＶｓｈを０．８３Ｖまでシフトさせるには、｜∂Ｖｓｈ／∂Ｖｂｇ｜が０．２８Ｖ／Ｖ以上であるとよい。
【００９８】次に、決定したバックゲートの制御性を満たす、バックゲート絶縁層および半導体層の最適膜厚を探索する。例えば、｜∂Ｖｓｈ／∂Ｖｂｇ｜が０．２４Ｖ／Ｖ以上となるときのバックゲート絶縁層および半導体層の最適膜厚を探索する場合、はじめに、バックゲート絶縁層または半導体層の膜厚が異なる複数のトランジスタを用意する。そして、当該トランジスタのＩｄ−Ｖｇ特性を計算し、｜∂Ｖｓｈ／∂Ｖｂｇ｜を算出する。算出した｜∂Ｖｓｈ／∂Ｖｂｇ｜が０．２４Ｖ／Ｖ以上となるときの、バックゲート絶縁層および半導体層の膜厚を、最適膜厚とする。なお、バックゲート絶縁層または半導体層の膜厚をそれぞれ設定するため、最適膜厚は一義的に決まらず、複数存在する場合がある。
【００９９】次に、上記最適膜厚で構成されるトランジスタにおいて、ＤＯＳＲＡＭ動作周波数を算出する。算出したＤＯＳＲＡＭ動作周波数の中で、最も動作周波数が高いトランジスタ構造を抽出することで、データを保持しつつ、動作周波数の高いトランジスタの構成を決定する。
【０１００】以下で、デバイスシミュレータを用いた計算により、バックゲート絶縁層および半導体層の最適膜厚を探索した例を示す。本計算では、図１に示すトランジスタにおいて、絶縁層ＢＧＩ１、絶縁層ＢＧＩ２、絶縁層ＢＧＩ３、半導体層ＳＥＭ１、半導体層ＳＥＭ２の膜厚が異なる構造（構造１Ｂ乃至構造４Ｂ）を用意した。デバイスシミュレータを用いた計算で仮定した各パラメータの値のうち、構造１Ｂ乃至構造４Ｂの間で異なるパラメータの値を表３に示す。
【０１０１】
【表３】
2019145819.tif 000010
【０１０２】表３に示すＨは、半導体層ＳＥＭ２および半導体層ＳＥＭ１と、導電層ＴＧＥとが重ならない領域における導電層ＴＧＥの底面の高さを基準としたときの、半導体層ＳＥＭ２の底面の高さを表す。構造１Ｂ乃至構造４ＢにおけるＨはいずれもプラスの値であり、図４より、ＤＯＳＲＡＭ動作周波数は高いと推定される。
【０１０３】構造１Ｂ乃至構造４Ｂに対して、デバイスシミュレータを用いた計算を行った。デバイスシミュレータとして、シルバコ社製デバイスシミュレータＡｔｌａｓ３Ｄを使用した。デバイスシミュレータを用いた計算で仮定した各パラメータの値のうち、構造１Ｂ乃至構造４Ｂに共通するパラメータの値を表４に示す。
【０１０４】
【表４】
2019145819.tif 000011
【０１０５】デバイスシミュレータを用いた計算の結果、｜∂Ｖｓｈ／∂Ｖｂｇ｜は、構造１Ｂでは、０．１Ｖ／Ｖ、構造２Ｂ乃至構造４Ｂでは、０．２４Ｖ／Ｖ以上であった。よって、構造１Ｂと比べて、構造２Ｂ乃至構造４Ｂでは、バックゲートの制御性が高いことが分かる。
【０１０６】次に、構造１Ｂ乃至構造４Ｂに対するＩｄ−Ｖｇ特性およびＩｄ−Ｖｓ特性を、デバイスシミュレータを用いた計算を行うことで、ＤＯＳＲＡＭのデータ保持時間および動作周波数を算出した。デバイスシミュレータを用いた計算で仮定した各パラメータの値は、表３および表４に示した値とした。なお、データ保持時間の算出においては、リークと長期保持による素子特性の劣化は考慮していない。
【０１０７】構造１Ｂ乃至構造４Ｂのいずれか一を有するＤＯＳＲＡＭの、電源電圧３．３Ｖ、温度２７℃における、ＤＯＳＲＡＭ動作周波数の見積りを図６に示す。なお、図６に示すＤＯＳＲＡＭ動作周波数は、構造１ＢのＤＯＳＲＡＭ動作周波数が１となるよう規格化している。図６おいて、縦軸は、規格化したＤＯＳＲＡＭ動作周波数である。図６から、構造２Ｂ乃至構造４Ｂのうち、構造４ＢにおけるＤＯＳＲＡＭ動作周波数が最も高いことが分かる。
【０１０８】なお、上記計算では、バックゲートの制御性を決定した後に、最適膜厚の探索を行っているが、これに限られない。例えば、必要とされるＤＯＳＲＡＭ動作周波数を満たす最適膜厚を探索し、当該最適膜厚の中で、バックゲートの制御性が最も高いトランジスタ構造を抽出することで、データを保持しつつ、高い動作周波数を有するトランジスタの構成を決定してもよい。
【０１０９】なお、図１に示すトランジスタの構成に限らず、半導体層ＳＥＭ２の底面の高さが、半導体層ＳＥＭ２および半導体層ＳＥＭ１と、導電層ＴＧＥとが重ならない領域における導電層ＴＧＥの底面の高さと同程度となるトランジスタの構成であれば、当該トランジスタは、Ｓｖａｌｕｅが小さく、オン電流が大きく、良好な電気特性を示し、かつ、バックゲートの制御性を保持することができる。
【０１１０】＜トランジスタの構成例２＞
本発明の一態様に係るトランジスタの上面図および断面図を、図７に示す。図７（Ａ）は、当該トランジスタの上面図である。また、図７（Ｂ）は、図７（Ａ）にＬ１−Ｌ２の一点鎖線で示す部位の断面図であり、当該トランジスタのチャネル長方向の断面図でもある。また、図７（Ｃ）は、図７（Ａ）にＷ１−Ｗ２の一点鎖線で示す部位の断面図であり、当該トランジスタのチャネル幅方向の断面図でもある。なお、図７（Ａ）の上面図では、図の明瞭化のために、一部の要素を省いている。
【０１１１】図７に示すトランジスタは、図１に示すトランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に、図１に示すトランジスタと異なる点において説明する。
【０１１２】図７に示すように、トランジスタは、基板（図示せず。）の上に配置された導電層ＢＧＥと、導電層ＢＧＥ上に配置された絶縁層ＢＧＩ２および絶縁層ＢＧＩ３と、絶縁層ＢＧＩ３上に配置された半導体層ＳＥＭ１および半導体層ＳＥＭ２と、半導体層ＳＥＭ２上に配置された導電層ＳＥおよび導電層ＤＥと、半導体層ＳＥＭ２上、ならびに、導電層ＳＥおよび導電層ＤＥの側面に接するように配置された半導体層ＳＥＭ３と、半導体層ＳＥＭ３上に配置された絶縁層ＴＧＩと、絶縁層ＴＧＩ上に配置された導電層ＴＧＥと、を有する。
【０１１３】＜デバイスシミュレータを用いた計算による、トランジスタの電気特性の評価２＞
以下では、図７に示すトランジスタのＳｖａｌｕｅおよびオン電流を算出した。
【０１１４】本計算では、導電層ＴＧＥが半導体層ＳＥＭ２を覆う範囲の異なる構造（構造１Ｃ乃至構造１０Ｃ）を用意した。デバイスシミュレータを用いた計算で仮定した各パラメータの値のうち、構造１Ｃ乃至構造１０Ｃの間で異なるパラメータの値を表５に示す。
【０１１５】
【表５】
2019145819.tif 000012
【０１１６】図８（Ａ）は、Ｈがプラスの値となる構造（構造７Ｃ乃至構造１０Ｃ）のチャネル幅方向の断面図である。また、図８（Ｂ）は、Ｈがマイナスの値となる構造（構造１Ｃ乃至構造５Ｃ）のチャネル幅方向の断面図である。
【０１１７】構造１Ｃ乃至構造１０Ｃに対して、デバイスシミュレータを用いた計算を行った。デバイスシミュレータとして、シルバコ社製デバイスシミュレータＡｔｌａｓ３Ｄを使用した。デバイスシミュレータを用いた計算で仮定した各パラメータの値のうち、構造１Ｃ乃至構造１０Ｃに共通するパラメータの値を表６に示す。
【０１１８】
【表６】
2019145819.tif 000013
【０１１９】構造１Ｃ乃至構造１０Ｃに対して、ドレイン電圧Ｖｄ＝１．２Ｖ、バックゲート電圧Ｖｂｇ＝−６．０ＶにおけるＩｄ−Ｖｇ特性を計算し、Ｓｖａｌｕｅおよびオン電流Ｉｏｎを算出した。ここでは、Ｉｏｎは、ゲート電圧Ｖｇ＝Ｖｓｈ＋２．５Ｖのときの電流値とした。
【０１２０】図９（Ａ）に、構造１Ｃ乃至構造１０Ｃのそれぞれについて算出されたＳｖａｌｕｅを示す。図９（Ａ）において、横軸は、Ｈ［ｎｍ］であり、縦軸は、Ｓｖａｌｕｅ［ｍＶ／ｄｅｃａｄｅ］である。図９（Ａ）から、Ｈの値がマイナスの範囲において、Ｈの値が小さい（ゼロに近い。）ほど、Ｓｖａｌｕｅが小さくなることが分かる。また、Ｈの値がプラスの範囲において、Ｓｖａｌｕｅはほとんど変わらないことが分かる。
【０１２１】図９（Ｂ）に、構造１Ｃ乃至構造１０Ｃのそれぞれについて算出されたＩｏｎを示す。図９（Ｂ）において、横軸は、Ｈ［ｎｍ］であり、縦軸は、Ｉｏｎ（Ｖｇ＝Ｖｓｈ＋２．５Ｖ）［Ａ］である。図９（Ｂ）から、Ｈの値がマイナスの範囲において、Ｈの値が小さい（ゼロに近い。）ほど、Ｉｏｎが大きくなることが分かる。また、Ｈの値がプラスの範囲において、Ｉｏｎはほとんど変わらないことが分かる。
【０１２２】以上より、半導体層ＳＥＭ２の底面の高さが、半導体層ＳＥＭ２および半導体層ＳＥＭ１と、導電層ＴＧＥとが重ならない領域における導電層ＴＧＥの底面の高さと同程度となるトランジスタであれば、当該トランジスタは、Ｓｖａｌｕｅが小さく、オン電流が大きく、良好な電気特性を示し、かつ、バックゲートの制御性を保持することができる。
【０１２３】なお、本発明の一態様に係るトランジスタの詳細については、以降の実施の形態で説明する。
【０１２４】半導体層ＳＥＭ２の底面の高さが、半導体層ＳＥＭ２および半導体層ＳＥＭ１と、導電層ＴＧＥとが重ならない領域における導電層ＴＧＥの底面の高さと同程度となるトランジスタを作製するには、半導体層ＳＥＭ１、半導体層ＳＥＭ２、半導体層ＳＥＭ３、絶縁層ＴＧＩ、および絶縁層ＢＧＩ３の膜厚を考慮する必要がある。なお、半導体層ＳＥＭ１、半導体層ＳＥＭ２、半導体層ＳＥＭ３、絶縁層ＴＧＩの膜厚は、成膜時の膜厚とほぼ等しい。
【０１２５】絶縁層ＢＧＩ３は、半導体層ＳＥＭ２および半導体層ＳＥＭ１をエッチング法によって加工する工程においてエッチングされ、膜厚が減少する（いわゆる膜減りが生じる。）場合がある。なお、当該工程の際、絶縁層ＢＧＩ３上にエッチング保護膜となるポリマーが堆積する場合がある。当該工程後に、絶縁層ＢＧＩ３をエッチング法によって加工する場合、絶縁層ＢＧＩ３上に堆積したポリマーによって、絶縁層ＢＧＩ３のエッチング反応が阻害されてしまう。よって、エッチング法を用いた加工によって、絶縁層ＢＧＩ３の膜厚を制御するのは困難である。
【０１２６】そこで、半導体層ＳＥＭ２および半導体層ＳＥＭ１をエッチング法によって加工した後、または、絶縁層ＢＧＩ３をエッチング法によって加工する前に、酸素プラズマ処理を行うことが好ましい。当該酸素プラズマ処理を行うことで、絶縁層ＢＧＩ３上に堆積したポリマーを除去することができる。当該酸素プラズマ処理によって、ポリマーを除去した後、絶縁層ＢＧＩ３をエッチング法によって加工することで、絶縁層ＢＧＩ３の膜厚を制御することができる。したがって、トランジスタの微細化もしくは高集積化が可能となる場合がある。または、トランジスタの生産性を高めることができる場合がある。
【０１２７】上記の工程を行うことで、例えば、半導体層ＳＥＭ２および半導体層ＳＥＭ１と重ならない領域の絶縁層ＢＧＩ３を除去し、半導体層ＳＥＭ３は、絶縁層ＢＧＩ２の上面と接する領域を有することができる。または、半導体層ＳＥＭ２および半導体層ＳＥＭ１と重ならない領域の絶縁層ＢＧＩ３の一部を除去し、半導体層ＳＥＭ２および半導体層ＳＥＭ１と重なる領域の絶縁層ＢＧＩ３の上面の高さを、半導体層ＳＥＭ２および半導体層ＳＥＭ１と重ならない領域の絶縁層ＢＧＩ３の上面の高さより高くすることができる。
【０１２８】酸素プラズマ処理とは、酸素ガスを含む雰囲気にて発生させたプラズマに被照射物を曝すことをいう。酸素ガスとは、酸素、オゾン、一酸化二窒素などの酸素を含む酸化性ガスのことをいう。特に、酸素ガスとして、酸素またはオゾンを用いることが好ましい。なお、酸素プラズマ処理は、希ガスを加えて行ってもよい。希ガスを加えた酸素プラズマ処理を行うことで、被照射物の表面および表面近傍の水素や炭素などの不純物を低減することができる。
【０１２９】以上により、半導体層ＳＥＭ１、半導体層ＳＥＭ２、半導体層ＳＥＭ３、絶縁層ＴＧＩ、および絶縁層ＢＧＩ３の膜厚を制御することで、半導体層ＳＥＭ２の底面の高さが、半導体層ＳＥＭ２および半導体層ＳＥＭ１と、導電層ＴＧＥとが重ならない領域における導電層ＴＧＥの底面の高さと同程度となるトランジスタを作製することができる。
【０１３０】本発明の一態様により、オン電流が大きい半導体装置を提供することができる。また、高い動作周波数を有する半導体装置を提供することができる。また、信頼性が良好な半導体装置を提供することができる。また、微細化もしくは高集積化が可能な半導体装置を提供することができる。また、良好な電気特性を有する半導体装置を提供することができる。また、生産性の高い半導体装置を提供することができる。
【０１３１】以上、本実施の形態に示す構成、方法などは、他の実施の形態や実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０１３２】（実施の形態２）
本実施の形態では、上記実施の形態に示すトランジスタの構造例について説明する。
【０１３３】＜トランジスタの構造例１＞
図１０（Ａ）乃至（Ｃ）を用いてトランジスタ２００Ａの構造例を説明する。図１０（Ａ）はトランジスタ２００Ａの上面図である。図１０（Ｂ）は、図１０（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１０（Ｃ）は、図１０（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１０（Ａ）の上面図では、図の明瞭化のために一部の要素を省いている。
【０１３４】図１０（Ａ）乃至（Ｃ）では、トランジスタ２００Ａと、層間膜として機能する絶縁層２１０、絶縁層２１２、絶縁層２１４、絶縁層２１６、絶縁層２８０、絶縁層２８２、および絶縁層２８４と、を示している。また、トランジスタ２００Ａと電気的に接続し、コンタクトプラグとして機能する導電層２４６（導電層２４６ａ、および導電層２４６ｂ）と、配線として機能する導電層２０３と、を示している。
【０１３５】トランジスタ２００Ａは、第１のゲート（トップゲートともいう。）として機能する導電層２６０（導電層２６０ａ、および導電層２６０ｂ）と、第２のゲート（ボトムゲートともいう。）として機能する導電層２０５（導電層２０５ａ、および導電層２０５ｂ）と、第１のゲート絶縁層として機能する絶縁層２５０と、第２のゲート絶縁層として機能する絶縁層２２０、絶縁層２２２、および絶縁層２２４と、チャネルが形成される領域を有する酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、ソースまたはドレインの一方として機能する導電層２４２ａと、ソースまたはドレインの他方として機能する導電層２４２ｂと、絶縁層２７４と、を有する。
【０１３６】層間膜としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
【０１３７】例えば、絶縁層２１０は、水、水素などの不純物が、基板側からトランジスタ２００Ａに混入するのを抑制するバリア膜として機能することが好ましい。したがって、絶縁層２１０は、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。また、例えば、絶縁層２１０として、酸化アルミニウム、窒化シリコンなどを用いてもよい。当該構成により、水、水素などの不純物が絶縁層２１０よりも基板側からトランジスタ２００Ａ側に拡散するのを抑制することができる。
【０１３８】例えば、絶縁層２１２は、絶縁層２１０よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【０１３９】導電層２０３は、絶縁層２１２に埋め込まれるように形成される。ここで、導電層２０３の上面の高さと、絶縁層２１２の上面の高さは同程度にできる。なお、導電層２０３は、単層としているが、本発明はこれに限られるものではない。例えば、導電層２０３を２層以上の多層膜構造としてもよい。なお、導電層２０３は、タングステン、銅、またはアルミニウムを主成分とする導電性が高い導電性材料を用いることが好ましい。
【０１４０】トランジスタ２００Ａにおいて、導電層２６０は、第１のゲートとして機能する場合がある。また、導電層２０５は、第２のゲートとして機能する場合がある。その場合、導電層２０５に印加する電位を、導電層２６０に印加する電位と連動させず、独立して変化させることで、トランジスタ２００Ａのしきい値電圧を制御することができる。特に、導電層２０５に負の電位を印加することにより、トランジスタ２００Ａのしきい値電圧をより大きくし、オフ電流を低減することが可能となる。したがって、導電層２０５に負の電位を印加したほうが、印加しない場合よりも、導電層２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
【０１４１】また、例えば、導電層２０５と、導電層２６０とを重畳して設けることで、導電層２６０および導電層２０５に電位を印加した場合、導電層２６０から生じる電界と、導電層２０５から生じる電界と、がつながり、酸化物２３０に形成されるチャネル形成領域を覆うことができる。
【０１４２】つまり、第１のゲートとして機能する導電層２６０の電界と、第２のゲートとして機能する導電層２０５の電界によって、チャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート、および第２のゲートの電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
【０１４３】絶縁層２１４および絶縁層２１６は、絶縁層２１０または絶縁層２１２と同様に、層間膜として機能する。例えば、絶縁層２１４は、水、水素などの不純物が、基板側からトランジスタ２００Ａに混入するのを抑制するバリア膜として機能することが好ましい。当該構成により、水、水素などの不純物が絶縁層２１４よりも基板側からトランジスタ２００Ａ側に拡散するのを抑制することができる。また、例えば、絶縁層２１６は、絶縁層２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【０１４４】第２のゲートとして機能する導電層２０５は、絶縁層２１４および絶縁層２１６の開口の内壁に接して導電層２０５ａが形成され、さらに内側に導電層２０５ｂが形成されている。ここで、導電層２０５ａおよび導電層２０５ｂの上面の高さと、絶縁層２１６の上面の高さは同程度にできる。なお、トランジスタ２００Ａでは、導電層２０５ａおよび導電層２０５ｂを積層する構成としているが、本発明はこれに限られるものではない。例えば、導電層２０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。
【０１４５】ここで、導電層２０５ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、当該不純物、または当該酸素のいずれか一または、すべての拡散を抑制する機能とする。
【０１４６】例えば、導電層２０５ａが酸素の拡散を抑制する機能を持つことにより、導電層２０５ｂが酸化して導電率が低下することを抑制することができる。
【０１４７】また、導電層２０５が配線の機能を兼ねる場合、導電層２０５ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電層２０３は、必ずしも設けなくともよい。なお、導電層２０５ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
【０１４８】酸化物２３０と接する絶縁層２２４は、加熱により酸素を脱離することが好ましい。本明細書では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。例えば、絶縁層２２４は、酸化シリコンまたは酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００Ａの信頼性を向上させることができる。
【０１４９】絶縁層２２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
【０１５０】図１０には、絶縁層２２４が、酸化物２３０ａ、および酸化物２３０ｂと重なる領域に配置される構成を示しているが、これに限られず、酸化物２３０ａ、および酸化物２３０ｂと重ならない領域にも配置されてもよい。つまり、絶縁層２２４は、酸化物２３０ａ、および酸化物２３０ｂと重ならない領域において、絶縁層２２２と酸化物２３０ｃとの間、および絶縁層２２２と絶縁層２７４との間に配置されてもよい。
【０１５１】また、絶縁層２２２は、バリア性を有することが好ましい。絶縁層２２２がバリア性を有することで、トランジスタ２００Ａの周辺部からトランジスタ２００Ａへの水素等の不純物の混入を抑制する層として機能する。
【０１５２】絶縁層２２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁層として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
【０１５３】例えば、絶縁層２２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁層２２０を得ることができる。
【０１５４】なお、図１０には、第２のゲート絶縁層として、３層の積層構造を示したが、単層、または２層もしくは４層以上の積層構造としてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
【０１５５】チャネル形成領域として機能する領域を有する酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。酸化物２３０として、以降で示す金属酸化物の一種である酸化物半導体を用いることができる。
【０１５６】また、図１０に示すトランジスタ２００Ａは、導電層２４２（導電層２４２ａ、および導電層２４２ｂ）と、酸化物２３０ｃ、絶縁層２５０、および導電層２６０と、が重畳する領域を有する。当該構造とすることで、オン電流が高いトランジスタを提供することができる。また、制御性が高いトランジスタを提供することができる。
【０１５７】導電層２４２は、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、タングステンなどの金属、または当該金属を主成分とする合金を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。
【０１５８】また、図１０には、導電層２４２として、単層構造を示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
【０１５９】また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【０１６０】また、導電層２４２上に、バリア層を設けてもよい。当該バリア層は、酸素、または水素に対してバリア性を有する物質を用いることが好ましい。当該構成により、絶縁層２７４を成膜する際に、導電層２４２が酸化することを抑制することができる。
【０１６１】上記バリア層には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。
【０１６２】上記バリア層を有することで、導電層２４２の材料選択の幅を広げることができる。例えば、導電層２４２に、タングステン、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
【０１６３】トランジスタの微細化、および高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。その場合、絶縁層２５０は、第２のゲート絶縁層と同様に、積層構造としてもよい。ゲート絶縁層として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
【０１６４】第１のゲートとして機能する導電層２６０は、導電層２６０ａ、および導電層２６０ａ上の導電層２６０ｂを有する。導電層２６０ａは、導電層２０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
【０１６５】導電層２６０ａが酸素の拡散を抑制する機能を持つことにより、導電層２６０ｂの材料選択性を向上することができる。つまり、導電層２６０ａを有することで、導電層２６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
【０１６６】酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、導電層２６０ａとして、酸化物２３０として用いることができる酸化物半導体を用いることができる。その場合、導電層２６０ｂをスパッタリング法で成膜することで、導電層２６０ａの電気抵抗値を低下させて導電層とすることができる。このようにして形成された導電層２６０ａをＯＣ（Ｏｘｉｄｅ  Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
【０１６７】また、導電層２６０は、配線として機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電層２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電層２６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
【０１６８】また、導電層２６０の上面および側面、絶縁層２５０の側面、および酸化物２３０ｃの側面を覆うように、絶縁層２７４を設けることが好ましい。なお、絶縁層２７４は、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウム、酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化タンタルなどの金属酸化物、窒化酸化シリコン、窒化シリコンなどを用いることができる。
【０１６９】絶縁層２７４を設けることで、導電層２６０の酸化を抑制することができる。また、絶縁層２７４を有することで、絶縁層２８０が有する水、水素などの不純物がトランジスタ２００Ａへ拡散することを抑制することができる。
【０１７０】絶縁層２８２は、絶縁層２１４と同様に、水、水素などの不純物が、外部からトランジスタ２００Ａに混入するのを抑制するバリア絶縁膜として機能することが好ましい。
【０１７１】また、絶縁層２８０、および絶縁層２８４は、絶縁層２１６と同様に、絶縁層２８２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【０１７２】また、トランジスタ２００Ａは、絶縁層２７４、絶縁層２８０、絶縁層２８２、および絶縁層２８４に埋め込まれた導電層２４６などのプラグや配線を介して、他の構造と電気的に接続してもよい。
【０１７３】また、導電層２４６の材料としては、導電層２０５と同様に、金属材料、合金材料、金属窒化物材料、金属酸化物材料などの導電性材料を、単層または積層して用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
【０１７４】例えば、導電層２４６としては、例えば、水素、および酸素に対してバリア性を有する導電体である窒化タンタル等と、導電性が高いタングステンとの積層構造を用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。
【０１７５】また、導電層２４６と、絶縁層２８０との間に、バリア性を有する絶縁層２７６（絶縁層２７６ａ、および絶縁層２７６ｂ）を配置してもよい。絶縁層２７６を設けることで、絶縁層２８０の酸素が導電層２４６と反応し、導電層２４６が酸化することを抑制することができる。
【０１７６】また、バリア性を有する絶縁層２７６を設けることで、プラグや配線に用いられる導電体の材料選択の幅を広げることができる。例えば、導電層２４６に、酸素を吸収する性質を持つ一方で、導電性が高い金属材料を用いることで、低消費電力の半導体装置を提供することができる。具体的には、タングステン、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
【０１７７】上記構造を有することで、オン電流が大きいトランジスタを有する半導体装置を提供することができる。また、オフ電流が小さいトランジスタを有する半導体装置を提供することができる。また、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
【０１７８】＜構成材料について＞
〔基板〕
基板として用いる材料に大きな制限はないが、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板としてシリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板等を用いることができる。また、ＳＯＩ基板または半導体基板上に歪トランジスタやＦＩＮ型トランジスタなどの半導体素子が設けられた基板などを用いることもできる。または、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）に適用可能なヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化インジウムガリウム、窒化ガリウム、リン化インジウム、シリコンゲルマニウムなどを用いてもよい。すなわち、基板は、単なる支持基板に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。
【０１７９】また、基板として、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることもできる。なお、基板として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタや容量素子などを直接作製してもよいし、他の作製基板上にトランジスタや容量素子などを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタや容量素子などとの間に剥離層を設けるとよい。
【０１８０】可撓性基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。基板に用いる可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。基板に用いる可撓性基板は、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板として好適である。
【０１８１】〔絶縁層〕
絶縁層は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどから選ばれた材料を、単層で、または積層して用いる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材料を用いてもよい。
【０１８２】なお、本明細書等において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
【０１８３】また、半導体層として金属酸化物の一種である酸化物半導体を用いる場合は、半導体層中の水素濃度の増加を防ぐために、絶縁層中の水素濃度を低減することが好ましい。具体的には、絶縁層中の水素濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）において２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。特に、半導体層と接する絶縁層の水素濃度を低減することが好ましい。
【０１８４】また、半導体層中の窒素濃度の増加を防ぐために、絶縁層中の窒素濃度を低減することが好ましい。具体的には、絶縁層中の窒素濃度を、ＳＩＭＳにおいて５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１８５】また、絶縁層の少なくとも半導体層と接する領域は、欠陥が少ないことが好ましく、代表的には、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ  Ｓｐｉｎ  Ｒｅｓｏｎａｎｃｅ）で観察されるシグナルが少ない方が好ましい。例えば、上述のシグナルとしては、ｇ値が２．００１のところに観察されるＥ’センターが挙げられる。なお、Ｅ’センターは、シリコンのダングリングボンドに起因する。例えば、絶縁層として、酸化シリコン層または酸化窒化シリコン層を用いる場合、Ｅ’センター起因のスピン密度が、３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層または酸化窒化シリコン層を用いればよい。
【０１８６】また、上述のシグナル以外に二酸化窒素（ＮＯ２）に起因するシグナルが観察される場合がある。当該シグナルは、窒素の核スピンにより３つのシグナルに分裂しており、それぞれのｇ値が２．０３７以上２．０３９以下（第１のシグナルとする）、ｇ値が２．００１以上２．００３以下（第２のシグナルとする）、およびｇ値が１．９６４以上１．９６６以下（第３のシグナルとする）のところに観察される。
【０１８７】例えば、絶縁層として、二酸化窒素（ＮＯ２）に起因するシグナルのスピン密度が、１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である絶縁層を用いると好適である。
【０１８８】なお、二酸化窒素（ＮＯ２）を含む窒素酸化物（ＮＯｘ）は、絶縁層中に準位を形成する。当該準位は、酸化物半導体層のエネルギーギャップ内に位置する。そのため、窒素酸化物（ＮＯｘ）が、絶縁層と酸化物半導体層との界面に拡散すると、当該準位が絶縁層側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁層と酸化物半導体層との界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。したがって、絶縁層として窒素酸化物の含有量が少ない膜を用いると、トランジスタのしきい値電圧のシフトを低減することができる。
【０１８９】窒素酸化物（ＮＯｘ）の放出量が少ない絶縁層としては、例えば、酸化窒化シリコン層を用いることができる。当該酸化窒化シリコン層は、ＴＤＳにおいて、窒素酸化物（ＮＯｘ）の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上５×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以下である。なお、上記のアンモニアの放出量は、ＴＤＳにおける加熱処理の温度が５０℃以上６５０℃以下、または５０℃以上５５０℃以下の範囲での総量である。
【０１９０】窒素酸化物（ＮＯｘ）は、加熱処理においてアンモニアおよび酸素と反応するため、アンモニアの放出量が多い絶縁層を用いることで窒素酸化物（ＮＯｘ）が低減される。
【０１９１】また、酸化物半導体層に接する絶縁層のうち少なくとも１つは、加熱により酸素が放出される絶縁層を用いて形成することが好ましい。具体的には、絶縁層の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳにて、酸素原子に換算した酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または１．０×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁層を用いることが好ましい。
【０１９２】また、過剰酸素を含む絶縁層は、絶縁層に酸素を添加する処理を行なって形成することもできる。酸素を添加する処理は、酸化性雰囲気下における熱処理やプラズマ処理などで行なうことができる。または、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法などを用いて酸素を添加してもよい。酸素を添加する処理に用いるガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガス、オゾンガスなどの、酸素を含むガスが挙げられる。なお、本明細書では酸素を添加する処理を「酸素ドープ処理」ともいう。酸素ドープ処理は、基板を加熱して行なってもよい。
【０１９３】また、絶縁層として、ポリイミド、アクリル系樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層を形成してもよい。
【０１９４】なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いてもよい。また、有機基はフルオロ基を有していてもよい。
【０１９５】絶縁層の形成方法は、特に限定されない。なお、絶縁層に用いる材料によっては焼成工程が必要な場合がある。この場合、絶縁層の焼成工程と他の熱処理工程を兼ねることで、効率よくトランジスタを作製することが可能となる。
【０１９６】〔電極〕
電極を形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
【０１９７】また、上記の金属元素および酸素を含む導電性材料を用いてもよい。また、上記の金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、インジウムガリウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。
【０１９８】また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、窒素を含む導電性材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。
【０１９９】なお、半導体層に酸化物半導体を用いて、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いる場合は、酸素を含む導電性材料を半導体層側に設けるとよい。酸素を含む導電性材料を半導体層側に設けることで、当該導電性材料から離脱した酸素が半導体層に供給されやすくなる。
【０２００】なお、電極としては、例えば、タングステン、ポリシリコン等の埋め込み性の高い導電性材料を用いればよい。また、埋め込み性の高い導電性材料と、チタン層、窒化チタン層、窒化タンタル層などのバリア層（拡散防止層）を組み合わせて用いてもよい。なお、電極を「コンタクトプラグ」という場合がある。
【０２０１】特に、ゲート絶縁層と接する電極に不純物が透過しにくい導電性材料を用いることが好ましい。不純物が透過しにくい導電性材料として、例えば窒化タンタルが挙げられる。
【０２０２】絶縁層に不純物が透過しにくい絶縁性材料を用い、電極に不純物が透過しにくい導電性材料を用いることで、トランジスタへの不純物の拡散をさらに抑制することができる。よって、トランジスタの信頼性をさらに高めることができる。すなわち、記憶装置の信頼性をさらに高めることができる。
【０２０３】〔半導体層〕
半導体層として、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体などを、単体で、または組み合わせて用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる。
【０２０４】また、半導体層として有機物半導体を用いる場合は、芳香環をもつ低分子有機材料やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テトラセン、ペンタセン、ペリレンジイミド、テトラシアノキノジメタン、ポリチオフェン、ポリアセチレン、ポリパラフェニレンビニレンなどを用いることができる。
【０２０５】なお、半導体層を積層してもよい。半導体層を積層する場合は、それぞれ異なる結晶状態を有する半導体を用いてもよいし、それぞれ異なる半導体材料を用いてもよい。
【０２０６】また、金属酸化物の一種である酸化物半導体のバンドギャップは２ｅＶ以上あるため、半導体層に酸化物半導体を用いると、オフ電流が極めて小さいトランジスタを実現することができる。具体的には、ソースとドレイン間の電圧が３．５Ｖ、室温（代表的には２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０−２０Ａ未満、１×１０−２２Ａ未満、または１×１０−２４Ａ未満とすることができる。すなわち、オンオフ比を２０桁以上とすることもできる。また、半導体層に酸化物半導体を用いたトランジスタ（ＯＳトランジスタ）は、ソースとドレイン間の絶縁耐圧が高い。よって、信頼性の良好なトランジスタを提供できる。また、出力電圧が大きく高耐圧なトランジスタを提供できる。また、信頼性の良好な記憶装置などを提供できる。また、出力電圧が大きく高耐圧な記憶装置を提供することができる。
【０２０７】また、本明細書等において、チャネルが形成される半導体層に結晶性を有するシリコンを用いたトランジスタを「結晶性Ｓｉトランジスタ」ともいう。
【０２０８】結晶性Ｓｉトランジスタは、ＯＳトランジスタよりも比較的高い移動度を得やすい。一方で、結晶性Ｓｉトランジスタは、ＯＳトランジスタのように極めて小さいオフ電流の実現が困難である。よって、半導体層に用いる半導体材料は、目的や用途に応じて適宜使い分けることが肝要である。例えば、目的や用途に応じて、ＯＳトランジスタと結晶性Ｓｉトランジスタなどを組み合わせて用いてもよい。
【０２０９】半導体層として酸化物半導体層を用いる場合は、酸化物半導体層をスパッタリング法で形成することが好ましい。酸化物半導体層は、スパッタリング法で形成すると酸化物半導体層の密度を高められるため、好適である。スパッタリング法で酸化物半導体層を形成する場合、スパッタリングガスには、希ガス（代表的にはアルゴン）、酸素、または、希ガスおよび酸素の混合ガスを用いればよい。また、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素ガスや希ガスは、露点が−６０℃以下、好ましくは−１００℃以下にまで高純度化したガスを用いる。高純度化されたスパッタリングガスを用いて成膜することで、酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことができる。
【０２１０】また、スパッタリング法で酸化物半導体層を形成する場合、スパッタリング装置が有する成膜室内の水分を可能な限り除去することが好ましい。例えば、クライオポンプのような吸着式の真空排気ポンプを用いて、成膜室内を高真空（５×１０−７Ｐａから１×１０−４Ｐａ程度まで）に排気することが好ましい。特に、スパッタリング装置の待機時における、成膜室内のＨ２Ｏに相当するガス分子（ｍ／ｚ＝１８に相当するガス分子）の分圧を１×１０−４Ｐａ以下とすることが好ましく、５×１０−５Ｐａ以下とすることがより好ましい。
【０２１１】〔金属酸化物〕
金属酸化物の一種である酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０２１２】ここで、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、スズなどとする。そのほかの元素Ｍに適用可能な元素として、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０２１３】なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【０２１４】［金属酸化物の構造］
金属酸化物の一種である酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
【０２１５】ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【０２１６】ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
【０２１７】また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ、Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ、Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ、Ｍ、Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ、Ｍ）層と表すこともできる。
【０２１８】ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
【０２１９】ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０２２０】ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ  ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
【０２２１】酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
【０２２２】［金属酸化物を有するトランジスタ］
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
【０２２３】なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０２２４】また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０２２５】また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０２２６】また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
【０２２７】したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０２２８】［不純物］
ここで、金属酸化物中における各不純物の影響について説明する。
【０２２９】金属酸化物において、第１４族元素に属するシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度（ＳＩＭＳにより得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０２３０】また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０２３１】また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０２３２】また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０２３３】不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【０２３４】トランジスタの半導体に用いる金属酸化物として、結晶性の高い薄膜を用いることが好ましい。該薄膜を用いることで、トランジスタの安定性または信頼性を向上させることができる。該薄膜として、例えば、単結晶金属酸化物の薄膜または多結晶金属酸化物の薄膜が挙げられる。しかしながら、単結晶金属酸化物の薄膜または多結晶金属酸化物の薄膜を基板上に形成するには、高温またはレーザー加熱の工程が必要とされる。よって、製造工程のコストが増加し、さらに、スループットも低下してしまう。
【０２３５】２００９年に、ＣＡＡＣ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物（ＣＡＡＣ−ＩＧＺＯと呼ぶ。）が発見されたことが、非特許文献１および非特許文献２で報告されている。ここでは、ＣＡＡＣ−ＩＧＺＯは、ｃ軸配向性を有する、結晶粒界が明確に確認されない、低温で基板上に形成可能である、ことが報告されている。さらに、ＣＡＡＣ−ＩＧＺＯを用いたトランジスタは、優れた電気特性および信頼性を有することが報告されている。
【０２３６】また、２０１３年には、ｎｃ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物（ｎｃ−ＩＧＺＯと呼ぶ。）が発見された（非特許文献３参照。）。ここでは、ｎｃ−ＩＧＺＯは、微小な領域（例えば、１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有し、異なる該領域間で結晶方位に規則性が見られないことが報告されている。
【０２３７】非特許文献４および非特許文献５では、上記のＣＡＡＣ−ＩＧＺＯ、ｎｃ−ＩＧＺＯ、および結晶性の低いＩＧＺＯのそれぞれの薄膜に対する電子線の照射による平均結晶サイズの推移が示されている。結晶性の低いＩＧＺＯの薄膜において、電子線が照射される前でさえ、１ｎｍ程度の結晶性ＩＧＺＯが観察されている。よって、ここでは、ＩＧＺＯにおいて、完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ  ｓｔｒｕｃｔｕｒｅ）の存在を確認できなかった、と報告されている。さらに、結晶性の低いＩＧＺＯの薄膜と比べて、ＣＡＡＣ−ＩＧＺＯの薄膜およびｎｃ−ＩＧＺＯの薄膜は電子線照射に対する安定性が高いことが示されている。よって、トランジスタの半導体として、ＣＡＡＣ−ＩＧＺＯの薄膜またはｎｃ−ＩＧＺＯの薄膜を用いることが好ましい。
【０２３８】金属酸化物を用いたトランジスタは、非導通状態において極めてリーク電流が小さい、具体的には、トランジスタのチャネル幅１μｍあたりのオフ電流がｙＡ／μｍ（１０−２４Ａ／μｍ）オーダである、ことが非特許文献６に示されている。例えば、金属酸化物を用いたトランジスタのリーク電流が小さいという特性を応用した低消費電力のＣＰＵなどが開示されている（非特許文献７参照。）。
【０２３９】また、金属酸化物を用いたトランジスタのリーク電流が小さいという特性を利用した、該トランジスタの表示装置への応用が報告されている（非特許文献８参照。）。表示装置では、表示される画像が１秒間に数十回切り換っている。１秒間あたりの画像の切り換え回数はリフレッシュレートと呼ばれている。また、リフレッシュレートを駆動周波数と呼ぶこともある。このような人の目で知覚が困難である高速の画面の切り換えが、目の疲労の原因として考えられている。そこで、表示装置のリフレッシュレートを低下させて、画像の書き換え回数を減らすことが提案されている。また、リフレッシュレートを低下させた駆動により、表示装置の消費電力を低減することが可能である。このような駆動方法を、アイドリング・ストップ（ＩＤＳ）駆動と呼ぶ。
【０２４０】ＣＡＡＣ構造およびｎｃ構造の発見は、ＣＡＡＣ構造またはｎｃ構造を有する金属酸化物を用いたトランジスタの電気特性および信頼性の向上、ならびに、製造工程のコスト低下およびスループットの向上に貢献している。また、該トランジスタのリーク電流が小さいという特性を利用した、該トランジスタの表示装置およびＬＳＩへの応用研究が進められている。
【０２４１】＜成膜方法について＞
絶縁層を形成するための絶縁性材料、電極を形成するための導電性材料、または半導体層を形成するための半導体材料は、スパッタリング法、スピンコート法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法、高密度プラズマＣＶＤ（Ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ  ＣＶＤ）法、ＬＰＣＶＤ（ｌｏｗ  ｐｒｅｓｓｕｒｅ  ＣＶＤ）法、ＡＰＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ  ｐｒｅｓｓｕｒｅ  ＣＶＤ）法等を含む）、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ディップ法、スプレー塗布法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）などを用いて形成することができる。
【０２４２】プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。ＭＯＣＶＤ法、ＡＬＤ法、熱ＣＶＤ法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくい。例えば、記憶装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、記憶装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない成膜方法の場合、こういったプラズマダメージが生じないため、記憶装置の歩留まりを高くすることができる。また、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
【０２４３】ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
【０２４４】ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、記憶装置の生産性を高めることができる場合がある。
【０２４５】なお、ＡＬＤ法により成膜する場合は、材料ガスとして塩素を含まないガスを用いることが好ましい。
【０２４６】＜トランジスタの構造例２＞
図１１（Ａ）乃至（Ｃ）を用いてトランジスタ２００Ｂの構造例を説明する。図１１（Ａ）はトランジスタ２００Ｂの上面図である。図１１（Ｂ）は、図１１（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１１（Ｃ）は、図１１（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いている。
【０２４７】トランジスタ２００Ｂはトランジスタ２００Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ２００Ａと異なる点について説明する。
【０２４８】図１１に示すトランジスタ２００Ｂでは、酸化物２３０ｃ、絶縁層２５０、および導電層２６０が、絶縁層２８０に設けられた開口部内に、絶縁層２７４を介して配置される。また、酸化物２３０ｃ、絶縁層２５０、および導電層２６０は、導電層２４２ａと導電層２４２ｂとの間に配置される。
【０２４９】なお、酸化物２３０ｃは、絶縁層２８０に設けられた開口部内に、絶縁層２７４を介して設けられることが好ましい。絶縁層２７４がバリア性を有する場合、絶縁層２８０からの不純物が酸化物２３０へと拡散することを抑制することができる。
【０２５０】絶縁層２５０は、絶縁層２８０に設けられた開口部内に、酸化物２３０ｃ、および絶縁層２７４を介して設けられることが好ましい。
【０２５１】絶縁層２８０と、トランジスタ２００Ｂとの間に絶縁層２７４を配置する。絶縁層２７４は、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウム、酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化タンタルなどの金属酸化物、窒化酸化シリコン、窒化シリコンなどを用いることができる。
【０２５２】絶縁層２７４を有することで、絶縁層２８０が有する水、水素などの不純物が酸化物２３０ｃ、および絶縁層２５０を介して、酸化物２３０ｂに拡散することを抑制することができる。また、絶縁層２８０が有する過剰酸素により、導電層２６０が酸化するのを抑制することができる。
【０２５３】＜トランジスタの構造例３＞
図１２（Ａ）乃至（Ｃ）を用いてトランジスタ２００Ｃの構造例を説明する。図１２（Ａ）はトランジスタ２００Ｃの上面図である。図１２（Ｂ）は、図１２（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１２（Ｃ）は、図１２（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いている。
【０２５４】トランジスタ２００Ｃはトランジスタ２００Ｂの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ２００Ｂと異なる点について説明する。
【０２５５】図１２に示すトランジスタ２００Ｃは、導電層２４２ａと酸化物２３０ｂとの間に導電層２４７ａが配置され、導電層２４２ｂと酸化物２３０ｂとの間に導電層２４７ｂが配置されている。ここで、導電層２４２ａ（導電層２４２ｂ）は、導電層２４７ａ（導電層２４７ｂ）の上面および導電層２６０側の側面を越えて延在し、酸化物２３０ｂの上面に接する領域を有する。ここで、導電層２４７（導電層２４７ａ、および導電層２４７ｂ）は、導電層２４２（導電層２４２ａ、および導電層２４２ｂ）に用いることができる導電体を用いればよい。さらに、導電層２４７の膜厚は、少なくとも導電層２４２より厚いことが好ましい。
【０２５６】図１２に示すトランジスタ２００Ｃは、上記のような構成を有することにより、トランジスタ２００Ｂよりも、導電層２４２を導電層２６０に近づけることができる。または、導電層２４２ａの端部および導電層２４２ｂの端部と、導電層２６０を重ねることができる。これにより、トランジスタ２００Ｃの実質的なチャネル長を短くし、オン電流および動作周波数の向上を図ることができる。
【０２５７】また、導電層２４７ａ（導電層２４７ｂ）は、導電層２４２ａ（導電層２４２ｂ）と重畳して設けられることが好ましい。このような構成にすることで、導電層２４６ａ（導電層２４６ｂ）を埋め込む開口を形成するエッチングにおいて、導電層２４７ａ（導電層２４７ｂ）がストッパとして機能し、酸化物２３０ｂがオーバーエッチングされるのを防ぐことができる。
【０２５８】また、図１２に示すトランジスタ２００Ｃは、絶縁層２４４の上に接して絶縁層２４５を配置する構成にしてもよい。絶縁層２４４としては、水、水素などの不純物や、過剰な酸素が、絶縁層２８０側からトランジスタ２００Ｃに混入するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁層２４５としては、絶縁層２４４に用いることができる絶縁体を用いることができる。または、絶縁層２４５としては、例えば、窒化アルミニウム、窒化チタン、窒化シリコン、窒化酸化シリコンなどの、窒化物絶縁体を用いてもよい。
【０２５９】また、図１２に示すトランジスタ２００Ｃは、図１１に示すトランジスタ２００Ｂと異なり、導電層２０５を単層構造で設けてもよい。この場合、パターン形成された導電層２０５の上に絶縁層２１６となる絶縁膜を成膜し、当該絶縁膜の上部を、導電層２０５の上面が露出するまで化学機械研磨（ＣＭＰ）法などを用いて除去すればよい。ここで、導電層２０５の上面の平坦性を良好にすることが好ましい。例えば、導電層２０５上面の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．５ｎｍ以下、より好ましくは０．３ｎｍ以下にすればよい。これにより、導電層２０５の上に形成される絶縁層の平坦性を良好にし、酸化物２３０ｂおよび酸化物２３０ｃの結晶性の向上を図ることができる。
【０２６０】＜トランジスタの構造例４＞
図１３（Ａ）乃至（Ｃ）を用いてトランジスタ２００Ｄの構造例を説明する。図１３（Ａ）はトランジスタ２００Ｄの上面図である。図１３（Ｂ）は、図１３（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１３（Ｃ）は、図１３（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いている。
【０２６１】トランジスタ２００Ｄは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
【０２６２】図１３（Ａ）乃至（Ｃ）では、導電層２０３を設けずに、第２のゲートとして機能する導電層２０５を配線としても機能させている。また、酸化物２３０ｃ上に絶縁層２５０を有し、絶縁層２５０上に金属酸化物２５２を有する。また、金属酸化物２５２上に導電層２６０を有し、導電層２６０上に絶縁層２７０を有する。また、絶縁層２７０上に絶縁層２７１を有する。
【０２６３】金属酸化物２５２は、酸素拡散を抑制する機能を有することが好ましい。絶縁層２５０と、導電層２６０との間に、酸素の拡散を抑制する金属酸化物２５２を設けることで、導電層２６０への酸素の拡散が抑制される。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。また、酸素による導電層２６０の酸化を抑制することができる。
【０２６４】なお、金属酸化物２５２は、第１のゲートの一部として機能してもよい。例えば、酸化物２３０として用いることができる酸化物半導体を、金属酸化物２５２として用いることができる。その場合、導電層２６０をスパッタリング法で成膜することで、金属酸化物２５２の電気抵抗値を低下させて導電層とすることができる。
【０２６５】また、金属酸化物２５２は、第１のゲート絶縁層の一部として機能する場合がある。したがって、絶縁層２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化物２５２は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁層として機能する絶縁層の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
【０２６６】トランジスタ２００Ｄにおいて、金属酸化物２５２を単層で示したが、２層以上の積層構造としてもよい。例えば、第１のゲートの一部として機能する金属酸化物と、第１のゲート絶縁層の一部として機能する金属酸化物とを積層して設けてもよい。
【０２６７】金属酸化物２５２を有することで、第１のゲートとして機能する場合は、導電層２６０からの電界の影響を弱めることなく、トランジスタ２００Ｄのオン電流の向上を図ることができる。または、第１のゲート絶縁層として機能する場合は、絶縁層２５０と、金属酸化物２５２との物理的な厚みにより、導電層２６０と、酸化物２３０との間の距離を保つことで、導電層２６０と酸化物２３０との間のリーク電流を抑制することができる。従って、絶縁層２５０と金属酸化物２５２との積層構造を設けることで、導電層２６０と酸化物２３０との間の物理的な距離、および導電層２６０から酸化物２３０へかかる電界強度を、容易に適宜調整することができる。
【０２６８】具体的には、酸化物２３０に用いることができる酸化物半導体を低抵抗化することで、金属酸化物２５２として用いることができる。または、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
【０２６９】特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁層である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウムよりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、金属酸化物２５２は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
【０２７０】絶縁層２７０は、水、水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウム、酸化ハフニウムなどを用いることが好ましい。これにより、絶縁層２７０よりも上方からの酸素で導電層２６０が酸化するのを抑制することができる。また、絶縁層２７０よりも上方からの水、水素などの不純物が、導電層２６０および絶縁層２５０を介して、酸化物２３０に混入することを抑制することができる。
【０２７１】絶縁層２７１はハードマスクとして機能する。絶縁層２７１を設けることで、導電層２６０の加工の際、導電層２６０の側面が概略垂直、具体的には、導電層２６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。
【０２７２】なお、絶縁層２７１に、水、水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア層としての機能を兼ねさせてもよい。その場合、絶縁層２７０は設けなくともよい。
【０２７３】絶縁層２７１をハードマスクとして用いて、絶縁層２７０、導電層２６０、金属酸化物２５２、絶縁層２５０、および酸化物２３０ｃの一部を選択的に除去することで、これらの側面を略一致させて、かつ、酸化物２３０ｂ表面の一部を露出させることができる。
【０２７４】また、トランジスタ２００Ｄは、露出した酸化物２３０ｂ表面の一部に領域２３１ａおよび領域２３１ｂを有する。領域２３１ａまたは領域２３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。
【０２７５】領域２３１ａおよび領域２３１ｂの形成は、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いて、露出した酸化物２３０ｂ表面にリン、ボロンなどの不純物元素を導入することで実現できる。なお、本実施の形態などにおいて「不純物元素」とは、主成分以外の元素のことをいう。
【０２７６】また、酸化物２３０ｂ表面の一部を露出させた後に金属膜を成膜し、その後加熱処理することにより、該金属膜に含まれる元素を酸化物２３０ｂに拡散させて領域２３１ａおよび領域２３１ｂを形成することもできる。
【０２７７】酸化物２３０ｂの不純物元素が導入された領域は、電気抵抗率が低下する。このため、領域２３１ａおよび領域２３１ｂを「不純物領域」または「低抵抗領域」という場合がある。
【０２７８】絶縁層２７１または導電層２６０をマスクとして用いることで、領域２３１ａおよび領域２３１ｂを自己整合（セルフアライメント）的に形成することができる。よって、領域２３１ａまたは領域２３１ｂと、導電層２６０とが重ならず、寄生容量を低減することができる。また、チャネル形成領域と、ソース領域またはドレイン領域（領域２３１ａまたは領域２３１ｂ）との間にオフセット領域が形成されない。領域２３１ａおよび領域２３１ｂを自己整合（セルフアライメント）的に形成することにより、オン電流の増加、しきい値電圧の低減、動作周波数の向上などを実現できる。
【０２７９】なお、オフ電流を更に低減するため、チャネル形成領域と、ソース領域またはドレイン領域との間にオフセット領域を設けてもよい。オフセット領域とは、電気抵抗率が高い領域であり、前述した不純物元素の導入が行なわれない領域である。オフセット領域の形成は、絶縁層２７５の形成後に前述した不純物元素の導入を行なうことで実現できる。この場合、絶縁層２７５も絶縁層２７１などと同様にマスクとして機能する。よって、酸化物２３０ｂの絶縁層２７５と重なる領域に不純物元素が導入されず、該領域の電気抵抗率を高いままとすることができる。
【０２８０】また、トランジスタ２００Ｄは、絶縁層２７０、導電層２６０、金属酸化物２５２、絶縁層２５０、および酸化物２３０ｃの側面に絶縁層２７５を有する。絶縁層２７５は、比誘電率の低い絶縁体であることが好ましい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などであることが好ましい。特に、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを絶縁層２７５に用いると、後の工程で絶縁層２７５中に過剰酸素領域を容易に形成できるため好ましい。また、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。また、絶縁層２７５は、酸素を拡散する機能を有することが好ましい。
【０２８１】また、トランジスタ２００Ｄは、絶縁層２７５、および酸化物２３０上に絶縁層２７４を有する。絶縁層２７４は、スパッタリング法を用いて成膜することが好ましい。スパッタリング法を用いることにより、水、水素などの不純物の少ない絶縁体を成膜することができる。例えば、絶縁層２７４として、酸化アルミニウムを用いるとよい。
【０２８２】なお、スパッタリング法を用いた酸化膜は、被成膜構造体から水素を引き抜く場合がある。従って、絶縁層２７４が酸化物２３０および絶縁層２７５から水素および水を吸収することで、酸化物２３０および絶縁層２７５の水素濃度を低減することができる。
【０２８３】＜トランジスタの構造例５＞
図１４（Ａ）乃至（Ｃ）を用いてトランジスタ２００Ｅの構造例を説明する。図１４（Ａ）はトランジスタ２００Ｅの上面図である。図１４（Ｂ）は、図１４（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１４（Ｃ）は、図１４（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いている。
【０２８４】トランジスタ２００Ｅはトランジスタ２００Ｂの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ２００Ｂと異なる点について説明する。
【０２８５】図１４（Ａ）乃至（Ｃ）では、導電層２４２を設けずに、露出した酸化物２３０ｂ表面の一部に領域２３１ａおよび領域２３１ｂを有する。領域２３１ａまたは領域２３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。また、酸化物２３０ｂと、絶縁層２７４の間に、絶縁層２７３を有する。
【０２８６】図１４に示す、領域２３１（領域２３１ａ、および領域２３１ｂ）は、酸化物２３０ｂに、酸化物２３０ｂを低抵抗化する元素が添加された領域である。領域２３１は、例えば、ダミーゲートを用いることで形成することができる。
【０２８７】具体的には、酸化物２３０ｂ上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、酸化物２３０ｂを低抵抗化する元素を添加するとよい。つまり、酸化物２３０が、当該ダミーゲートと重畳していない領域に、当該元素が添加され、領域２３１が形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
【０２８８】なお、酸化物２３０を低抵抗化する元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス等を用いてもよい。希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、キセノン等がある。当該元素の濃度は、ＳＩＭＳなどを用いて測定すればよい。
【０２８９】特に、ホウ素、およびリンは、アモルファスシリコン、または低温ポリシリコンの製造ラインの装置を使用することができるため、好ましい。既存の設備を転用することができ、設備投資を抑制することができる。
【０２９０】続いて、酸化物２３０ｂ、および上記ダミーゲート上に、絶縁層２７３となる絶縁膜、および絶縁層２７４となる絶縁膜を成膜してもよい。絶縁層２７３となる絶縁膜、および絶縁層２７４となる絶縁膜を積層して設けることで、領域２３１と、酸化物２３０ｃおよび絶縁層２５０とが重畳する領域を設けることができる。
【０２９１】具体的には、絶縁層２７４となる絶縁膜上に絶縁層２８０となる絶縁膜を設けた後、絶縁層２８０となる絶縁膜にＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、絶縁層２８０となる絶縁膜の一部を除去し、上記ダミーゲートを露出する。続いて、上記ダミーゲートを除去する際に、上記ダミーゲートと接する絶縁層２７３となる絶縁膜の一部も除去するとよい。従って、絶縁層２８０に設けられた開口部の側面には、絶縁層２７４、および絶縁層２７３が露出し、当該開口部の底面には、酸化物２３０ｂに設けられた領域２３１の一部が露出する。次に、当該開口部に酸化物２３０ｃとなる酸化膜、絶縁層２５０となる絶縁膜、および導電層２６０となる導電膜を順に成膜した後、絶縁層２８０が露出するまでＣＭＰ処理などにより、酸化物２３０ｃとなる酸化膜、絶縁層２５０となる絶縁膜、および導電層２６０となる導電膜の一部を除去することで、図１４に示すトランジスタ２００Ｅを形成することができる。
【０２９２】なお、絶縁層２７３、および絶縁層２７４は必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
【０２９３】図１４に示すトランジスタ２００Ｅは、既存の装置を転用することができ、さらに、導電層２４２を設けないため、コストの低減を図ることができる。
【０２９４】本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
【０２９５】（実施の形態３）
本実施の形態では、図１５および図１６を用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある。）、および容量素子が適用されている記憶装置（以下、ＯＳメモリ装置と呼ぶ場合がある。）について説明する。ＯＳメモリ装置は、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有する記憶装置である。ＯＳトランジスタのオフ電流は極めて小さいので、ＯＳメモリ装置は優れた保持特性をもち、不揮発性メモリとして機能させることができる。
【０２９６】＜記憶装置の構成例＞
図１５（Ａ）にＯＳメモリ装置の構成の一例を示す。記憶装置１４００は、周辺回路１４１１、およびメモリセルアレイ１４７０を有する。周辺回路１４１１は、行回路１４２０、列回路１４３０、出力回路１４４０、およびコントロールロジック回路１４６０を有する。
【０２９７】列回路１４３０は、例えば、列デコーダ、プリチャージ回路、センスアンプ、書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号ＲＤＡＴＡとして記憶装置１４００の外部に出力される。また、行回路１４２０は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
【０２９８】記憶装置１４００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路１４１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）が供給される。また、記憶装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行デコーダおよび列デコーダに入力され、データ信号ＷＤＡＴＡは書き込み回路に入力される。
【０２９９】コントロールロジック回路１４６０は、外部からの制御信号（ＣＥ、ＷＥ、ＲＥ）を処理して、行デコーダ、列デコーダの制御信号を生成する。制御信号ＣＥは、チップイネーブル信号であり、制御信号ＷＥは、書き込みイネーブル信号であり、制御信号ＲＥは、読み出しイネーブル信号である。コントロールロジック回路１４６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
【０３００】メモリセルアレイ１４７０は、行列状に配置された、複数個のメモリセルＭＣと、複数の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモリセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
【０３０１】なお、図１５（Ａ）において、周辺回路１４１１とメモリセルアレイ１４７０を同一平面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、図１５（Ｂ）に示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４７０が重なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にしてもよい。
【０３０２】図１６に上述のメモリセルＭＣに適用できるメモリセルの構成例について説明する。
【０３０３】［ＤＯＳＲＡＭ］
図１６（Ａ）乃至（Ｃ）に、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書等において、１ＯＳトランジスタ１容量素子型のメモリセルを用いたＤＲＡＭを、ＤＯＳＲＡＭと呼ぶ場合がある。図１６（Ａ）に示す、メモリセル１４７１は、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、ゲート（トップゲートと呼ぶ場合がある。）、及びバックゲートを有する。
【０３０４】トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。
【０３０５】配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、および読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を増減することができる。
【０３０６】また、メモリセルＭＣは、メモリセル１４７１に限定されず、回路構成の変更を行うことができる。例えば、メモリセルＭＣは、図１６（Ｂ）に示すメモリセル１４７２のように、トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図１６（Ｃ）に示すメモリセル１４７３のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ１で構成されたメモリセルとしてもよい。
【０３０７】上記実施の形態に示す半導体装置をメモリセル１４７１等に用いる場合、トランジスタＭ１として、先の実施の形態に示すトランジスタを用いることができる。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に小さくすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル１４７１、メモリセル１４７２、メモリセル１４７３に対して多値データ、またはアナログデータを保持することができる。
【０３０８】また、ＤＯＳＲＡＭにおいて、上記のように、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これにより、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。
【０３０９】［ＮＯＳＲＡＭ］
図１６（Ｄ）乃至（Ｇ）に、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。図１６（Ｄ）に示す、メモリセル１４７４は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。なお、トランジスタＭ２は、トップゲート（単にゲートと呼ぶ場合がある。）、およびバックゲートを有する。本明細書等において、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭ（登録商標）（Ｎｏｎｖｏｌａｔｉｌｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＲＡＭ）と呼ぶ場合がある。
【０３１０】トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
【０３１１】配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ２のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ２のしきい値電圧を増減することができる。
【０３１２】また、メモリセルＭＣは、メモリセル１４７４に限定されず、回路の構成を適宜変更することができる。例えば、メモリセルＭＣは、図１６（Ｅ）に示すメモリセル１４７５のように、トランジスタＭ２のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図１６（Ｆ）に示すメモリセル１４７６のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ２で構成されたメモリセルとしてもよい。また、例えば、メモリセルＭＣは、図１６（Ｇ）に示すメモリセル１４７７のように、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。
【０３１３】上記実施の形態に示す半導体装置をメモリセル１４７４等に用いる場合、トランジスタＭ２として先の実施の形態に示すトランジスタを用いることができる。トランジスタＭ２としてＯＳトランジスタを用いることによって、トランジスタＭ２のリーク電流を非常に小さくすることができる。これにより、書き込んだデータをトランジスタＭ２によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル１４７４に多値データ、またはアナログデータを保持することができる。メモリセル１４７５乃至１４７７も同様である。
【０３１４】なお、トランジスタＭ３は、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタと呼ぶ場合がある）であってもよい。Ｓｉトランジスタの導電型は、ｎチャネル型としてもよいし、ｐチャネル型としてもよい。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタとして機能するトランジスタＭ３として、Ｓｉトランジスタを用いてもよい。また、トランジスタＭ３にＳｉトランジスタを用いることで、トランジスタＭ３の上に積層してトランジスタＭ２を設けることができるので、メモリセルの占有面積を低減し、記憶装置の高集積化を図ることができる。
【０３１５】また、トランジスタＭ３はＯＳトランジスタであってもよい。トランジスタＭ２およびトランジスタＭ３にＯＳトランジスタを用いた場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
【０３１６】また、図１６（Ｈ）に３トランジスタ１容量素子のゲインセル型のメモリセルの一例を示す。図１６（Ｈ）に示すメモリセル１４７８は、トランジスタＭ４乃至トランジスタＭ６、および容量素子ＣＣを有する。容量素子ＣＣは適宜設けられる。メモリセル１４７８は、配線ＢＩＬ、配線ＲＷＬ、配線ＷＷＬ、配線ＢＧＬ、および配線ＧＮＤＬに電気的に接続されている。配線ＧＮＤＬは低レベル電位を与える配線である。なお、メモリセル１４７８を、配線ＢＩＬに代えて、配線ＲＢＬ、配線ＷＢＬに電気的に接続してもよい。
【０３１７】トランジスタＭ４は、バックゲートを有するＯＳトランジスタであり、バックゲートは配線ＢＧＬに電気的に接続されている。なお、トランジスタＭ４のバックゲートとゲートとを互いに電気的に接続してもよい。あるいは、トランジスタＭ４はバックゲートを有さなくてもよい。
【０３１８】なお、トランジスタＭ５、トランジスタＭ６はそれぞれ、ｎチャネル型Ｓｉトランジスタまたはｐチャネル型Ｓｉトランジスタでもよい。或いは、トランジスタＭ４乃至トランジスタＭ６がＯＳトランジスタでもよい。この場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
【０３１９】上記実施の形態に示す半導体装置をメモリセル１４７８に用いる場合、トランジスタＭ４として先の実施の形態に示すトランジスタを用いることができる。トランジスタＭ４としてＯＳトランジスタを用いることによって、トランジスタＭ４のリーク電流を非常に小さくすることができる。
【０３２０】なお、本実施の形態に示す、周辺回路１４１１、メモリセルアレイ１４７０等の構成は、上記に限定されるものではない。これらの回路、当該回路に接続される配線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。
【０３２１】本実施の形態に示す構成は、他の実施の形態、実施例などに示す構成と適宜組み合わせて用いることができる。
【０３２２】（実施の形態４）
本実施の形態では、図１７を用いて、本発明の半導体装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
【０３２３】図１７（Ａ）に示すように、チップ１２００は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１２１１、ＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
【０３２４】チップ１２００には、バンプ（図示しない）が設けられ、図１７（Ｂ）に示すように、プリント基板（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ：ＰＣＢ）１２０１の第１の面と接続する。また、ＰＣＢ１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
【０３２５】マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。また、例えば、フラッシュメモリ１２２２に先の実施の形態に示すＮＯＳＲＡＭを用いることができる。
【０３２６】ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、前述したＮＯＳＲＡＭや、ＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。ＧＰＵ１２１２に、本発明の酸化物半導体を用いた画像処理回路や、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
【０３２７】また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
【０３２８】アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
【０３２９】メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
【０３３０】インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
【０３３１】ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）などのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
【０３３２】チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
【０３３３】ＧＰＵ１２１２を有するチップ１２００が設けられたＰＣＢ１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
【０３３４】ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
【０３３５】本実施の形態に示す構成は、他の実施の形態、実施例などに示す構成と適宜組み合わせて用いることができる。
【０３３６】（実施の形態５）
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図１８にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
【０３３７】図１８（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
【０３３８】図１８（Ｂ）はＳＤカードの外観の模式図であり、図１８（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。メモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
【０３３９】図１８（Ｄ）はＳＳＤの外観の模式図であり、図１８（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
【０３４０】本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
【０３４１】（実施の形態６）
本発明の一態様に係る半導体装置は、ＣＰＵやＧＰＵなどのプロセッサ、またはチップに用いることができる。図１９に、本発明の一態様に係るＣＰＵやＧＰＵなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
【０３４２】＜電子機器・システム＞
本発明の一態様に係るＧＰＵ又はチップは、様々な電子機器に搭載することができる。電子機器の例としては、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係る集積回路又はチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
【０３４３】本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
【０３４４】本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
【０３４５】本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図１９に、電子機器の例を示す。
【０３４６】［携帯電話］
図１９（Ａ）には、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
【０３４７】情報端末５５００は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５５１１に表示するアプリケーション、表示部５５１１に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５５１１に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
【０３４８】［情報端末］
図１９（Ｂ）には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
【０３４９】デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末５３００を用いることで、新規の人工知能の開発を行うことができる。
【０３５０】なお、上述の例では、電子機器としてスマートフォン、及びデスクトップ用情報端末をそれぞれ図１９（Ａ）、（Ｂ）に図示したが、スマートフォン、及びデスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、及びデスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
【０３５１】［電化製品］
図１９（Ｃ）は、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
【０３５２】電気冷凍冷蔵庫５８００に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
【０３５３】本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
【０３５４】［ゲーム機］
図１９（Ｄ）は、ゲーム機の一例である携帯ゲーム機５２００を示している。携帯ゲーム機は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
【０３５５】携帯ゲーム機５２００に本発明の一態様のＧＰＵ又はチップを適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
【０３５６】更に、携帯ゲーム機５２００に本発明の一態様のＧＰＵ又はチップを適用することによって、人工知能を有する携帯ゲーム機５２００を実現することができる。
【０３５７】本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５２００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
【０３５８】また、携帯ゲーム機５２００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
【０３５９】図１９（Ｄ）では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様のＧＰＵ又はチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵ又はチップを適用するゲーム機としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
【０３６０】［移動体］
本発明の一態様のＧＰＵ又はチップは、移動体である自動車、及び自動車の運転席周辺に適用することができる。
【０３６１】図１９（Ｅ１）は移動体の一例である自動車５７００を示し、図１９（Ｅ２）は、自動車の室内におけるフロントガラス周辺を示す図である。図１９（Ｅ２）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
【０３６２】表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
【０３６３】表示パネル５７０４には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
【０３６４】本発明の一態様のＧＰＵ又はチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車５７００の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。
【０３６５】なお、上述の例では、移動体として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
【０３６６】［放送システム］
本発明の一態様のＧＰＵ又はチップは、放送システムに適用することができる。
【０３６７】図１９（Ｆ）は、放送システムにおけるデータ伝送を模式的に示している。具体的には、図１９（Ｆ）は、放送局５６８０から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）５６００に届くまでの経路を示している。ＴＶ５６００は、受信装置を備え（図示しない。）、アンテナ５６５０で受信された放送信号は、当該受信装置を介して、ＴＶ５６００に送信される。
【０３６８】図１９（Ｆ）では、アンテナ５６５０は、ＵＨＦ（Ｕｌｔｒａ  Ｈｉｇｈ  Ｆｒｅｑｕｅｎｃｙ）アンテナを図示しているが、アンテナ５６５０としては、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなども適用できる。
【０３６９】電波５６７５Ａ、電波５６７５Ｂは地上波放送用の放送信号であり、電波塔５６７０は受信した電波５６７５Ａを増幅して、電波５６７５Ｂの送信を行う。各家庭では、アンテナ５６５０で電波５６７５Ｂを受信することで、ＴＶ５６００で地上波ＴＶ放送を視聴することができる。なお、放送システムは、図１９（Ｆ）に示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。
【０３７０】上述した放送システムは、本発明の一態様のチップを適用して、人工知能を利用した放送システムとしてもよい。放送局５６８０から各家庭のＴＶ５６００に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ５６５０が当該放送データを受信したとき、ＴＶ５６００に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測によって、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いＴＶ５６００で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。
【０３７１】上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン（ＵＨＤＴＶ：４Ｋ、８Ｋ）放送に対して好適である。
【０３７２】また、ＴＶ５６００側における人工知能の応用として、例えば、ＴＶ５６００に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置が有する人工知能にユーザの好みを学習させることで、ユーザの好みにあった番組を自動的に録画することができる。
【０３７３】本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
【０３７４】本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
【実施例１】
【０３７５】本実施例では、実施の形態１で説明した、エッチングによる絶縁層ＢＧＩ３の加工の例について説明する。具体的には、エッチング処理を行った後の試料を鳥瞰したＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像を取得した。【０３７６】以下に、作製した試料１Ｄについて説明する。【０３７７】基板上に成膜された第１の酸化窒化シリコン膜上に、絶縁層ＢＧＩ２として、ＡＬＤ法によって、酸化ハフニウム膜を１０ｎｍの膜厚で成膜し、当該酸化ハフニウム膜上に、絶縁層ＢＧＩ３として、ＣＶＤ法によって、第２の酸化窒化シリコン膜を１５ｎｍの膜厚で成膜し、第２の酸化窒化シリコン膜上に、半導体層ＳＥＭ１となる半導体層として、スパッタリング法によって、第１のＩｎ−Ｇａ−Ｚｎ酸化物を５ｎｍの膜厚で成膜し、第１のＩｎ−Ｇａ−Ｚｎ酸化物上に、半導体層ＳＥＭ２となる半導体層として、スパッタリング法によって、第２のＩｎ−Ｇａ−Ｚｎ酸化物を１５ｎｍの膜厚で成膜した。【０３７８】次に、第２のＩｎ−Ｇａ−Ｚｎ酸化物上に、導電層ＳＥまたは導電層ＤＥとなる導電層として、スパッタリング法によって、第１の窒化タンタル膜を２０ｎｍの膜厚で成膜し、第１の窒化タンタル膜上に、ＡＬＤ法によって、酸化アルミニウム膜を５ｎｍの膜厚で成膜し、当該酸化アルミニウム膜上に、スパッタリング法によって、第２の窒化タンタル膜を１５ｎｍの膜厚で成膜した。【０３７９】次に、リソグラフィー法によって、第２の窒化タンタル膜を加工し、ハードマスクを形成した。続いて、当該ハードマスクを用いて、第２の窒化タンタル膜、上記酸化アルミニウム膜、第１の窒化タンタル膜、第２のＩｎ−Ｇａ−Ｚｎ酸化物、および第１のＩｎ−Ｇａ−Ｚｎ酸化物を加工した。当該加工により、導電層ＳＥ、導電層ＤＥ、半導体層ＳＥＭ２、および半導体層ＳＥＭ１を形成した。【０３８０】次に、酸素プラズマ処理を行った。酸素プラズマ処理は、ＣＶＤ装置を用い、反応ガスを酸素２００ｓｃｃｍ、ＩＣＰ電源電力を２０００Ｗ、バイアス電力を５０Ｗ、圧力を０．６７Ｐａとし発生させたプラズマに、１０ｓｅｃ暴露することで行った。続いて、エッチングにより、第２の酸化窒化シリコン膜および第１の窒化タンタル膜を加工した。【０３８１】以上により、試料１Ｄを作製した。【０３８２】次に、試料１Ｄを鳥瞰したＳＥＭによる観察像を取得し、試料１Ｄの形状を確認した。ＳＥＭによる観察像の取得には、日立ハイテクノロジーズ社製走査電子顕微鏡装置ＳＵ８０３０を用い、加速電圧は５．０ｋＶとした。【０３８３】試料１Ｄを鳥瞰したＳＥＭによる観察像を図２０に示す。図２０は、倍率２０万倍のＳＥＭ像である。図２０に示すように、絶縁層ＢＧＩ２である酸化ハフニウム膜の表面が露出していることから、酸化ハフニウム膜上の、絶縁層ＢＧＩ３である第２の酸化窒化シリコン膜が除去できていることを確認した。【０３８４】本実施例は、少なくともその一部を本明細書中に記載する他の実施の形態や実施例と適宜組み合わせて実施することができる。
【実施例２】
【０３８５】本実施例では、本発明の一態様に係るトランジスタ２００Ａ（試料１Ｅとする。）を作製し、試料１Ｅの形状を評価した。なお、試料１Ｅの形状の評価には、走査透過型電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を用いた。【０３８６】以下に、試料１Ｅについて説明する。【０３８７】絶縁層２１４として、酸化アルミニウム膜を用いた。また、絶縁層２１６として、酸化窒化シリコン膜を用いた。また、導電層２０５として、窒化タンタルと、窒化チタンと、タングステンとの積層構造を用いた。【０３８８】絶縁層２２０として、膜厚が１０ｎｍの酸化窒化シリコン膜を用いた。また、絶縁層２２２として、膜厚が２０ｎｍの酸化ハフニウム膜を用いた。また、絶縁層２２４として、膜厚が３０ｎｍの酸化窒化シリコン膜を用いた。【０３８９】酸化物２３０ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて、５ｎｍの膜厚で形成された金属酸化物を用いた。また、酸化物２３０ｂとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて、１５ｎｍの膜厚で形成された金属酸化物を用いた。【０３９０】導電層２４２ａ、および導電層２４２ｂとして、窒化タンタルを用いた。また、導電層２４２上のバリア層として、酸化アルミニウム膜を用いた。【０３９１】酸化物２３０ｃとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて、５ｎｍの膜厚で形成された金属酸化物を用いた。【０３９２】絶縁層２５０として、膜厚が１０ｎｍの酸化窒化シリコンを用いた。また、導電層２６０ａとして、膜厚が１０ｎｍの窒化チタンを用いた。また、導電層２６０ｂとして、膜厚が３０ｎｍのタングステンを用いた。【０３９３】絶縁層２７４として、酸化アルミニウム膜を用いた。【０３９４】以上が、試料１Ｅの説明である。【０３９５】次に、試料１Ｅの断面観察を行った結果について説明する。断面観察用の装置は、日立ハイテクノロジーズ社製ＨＤ−２３００を用いた。【０３９６】図２１は、試料１Ｅのチャネル幅方向の断面ＳＴＥＭ像である。図２１に示す破線は、酸化物２３０ｂと導電層２６０ａとが重ならない領域における導電層２６０ａの底面の高さを示す。また、図２１に示す一点鎖線は、酸化物２３０ｂの底面の高さを示す。【０３９７】図２１から、酸化物２３０ｂの底面は、酸化物２３０ｂと導電層２６０ａとが重ならない領域における導電層２６０ａの底面よりも上方に位置していた。また、酸化物２３０ｂと導電層２６０ａとが重ならない領域における導電層２６０ａの底面の高さを基準としたときの、酸化物２３０ｂの底面の高さは、４．０ｎｍであった。【０３９８】本実施の形態は、他の実施の形態および実施例などに記載した構成と適宜組み合わせて実施することが可能である。
【符号の説明】
【０３９９】ＢＧＥ：導電層、ＢＧＩ１：絶縁層、ＢＧＩ２：絶縁層、ＢＧＩ３：絶縁層、ＤＥ：導電層、ＳＥ：導電層、ＳＥＭ１：半導体層、ＳＥＭ２：半導体層、ＳＥＭ３：半導体層、ＴＧＥ：導電層、ＴＧＩ：絶縁層、２００Ａ：トランジスタ、２００Ｂ：トランジスタ、２００Ｃ：トランジスタ、２００Ｄ：トランジスタ、２００Ｅ：トランジスタ、２０３：導電層、２０５：導電層、２０５ａ：導電層、２０５ｂ：導電層、２１０：絶縁層、２１２：絶縁層、２１４：絶縁層、２１６：絶縁層、２２０：絶縁層、２２２：絶縁層、２２４：絶縁層、２３０：酸化物、２３０ａ：酸化物、２３０ｂ：酸化物、２３０ｃ：酸化物、２３１：領域、２３１ａ：領域、２３１ｂ：領域、２４２：導電層、２４２ａ：導電層、２４２ｂ：導電層、２４４：絶縁層、２４５：絶縁層、２４６：導電層、２４６ａ：導電層、２４６ｂ：導電層、２４７：導電層、２４７ａ：導電層、２４７ｂ：導電層、２５０：絶縁層、２５２：金属酸化物、２６０：導電層、２６０ａ：導電層、２６０ｂ：導電層、２７０：絶縁層、２７１：絶縁層、２７３：絶縁層、２７４：絶縁層、２７５：絶縁層、２７６：絶縁層、２７６ａ：絶縁層、２７６ｂ：絶縁層、２８０：絶縁層、２８２：絶縁層、２８４：絶縁層、１１００：ＵＳＢメモリ、１１０１：筐体、１１０２：キャップ、１１０３：ＵＳＢコネクタ、１１０４：基板、１１０５：メモリチップ、１１０６：コントローラチップ、１１１０：ＳＤカード、１１１１：筐体、１１１２：コネクタ、１１１３：基板、１１１４：メモリチップ、１１１５：コントローラチップ、１１５０：ＳＳＤ、１１５１：筐体、１１５２：コネクタ、１１５３：基板、１１５４：メモリチップ、１１５５：メモリチップ、１１５６：コントローラチップ、１２００：チップ、１２０１：ＰＣＢ、１２０２：バンプ、１２０３：マザーボード、１２０４：ＧＰＵモジュール、１２１１：ＣＰＵ、１２１２：ＧＰＵ、１２１３：アナログ演算部、１２１４：メモリコントローラ、１２１５：インターフェース、１２１６：ネットワーク回路、１２２１：ＤＲＡＭ、１２２２：フラッシュメモリ、１４００：記憶装置、１４１１：周辺回路、１４２０：行回路、１４３０：列回路、１４４０：出力回路、１４６０：コントロールロジック回路、１４７０：メモリセルアレイ、１４７１：メモリセル、１４７２：メモリセル、１４７３：メモリセル、１４７４：メモリセル、１４７５：メモリセル、１４７６：メモリセル、１４７７：メモリセル、１４７８：メモリセル、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：ディスプレイ、５３０３：キーボード、５５００：情報端末、５５１０：筐体、５５１１：表示部、５６００：ＴＶ、５６５０：アンテナ、５６７０：電波塔、５６７５Ａ：電波、５６７５Ｂ：電波、５６８０：放送局、５７００：自動車、５７０１：表示パネル、５７０２：表示パネル、５７０３：表示パネル、５７０４：表示パネル、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉
【図１】
2019145819.tif 000014
【図２】
2019145819.tif 000015
【図３】
2019145819.tif 000016
【図４】
2019145819.tif 000017
【図５】
2019145819.tif 000018
【図６】
2019145819.tif 000019
【図７】
2019145819.tif 000020
【図８】
2019145819.tif 000021
【図９】
2019145819.tif 000022
【図１０】
2019145819.tif 000023
【図１１】
2019145819.tif 000024
【図１２】
2019145819.tif 000025
【図１３】
2019145819.tif 000026
【図１４】
2019145819.tif 000027
【図１５】
2019145819.tif 000028
【図１６】
2019145819.tif 000029
【図１７】
2019145819.tif 000030
【図１８】
2019145819.tif 000031
【図１９】
2019145819.tif 000032
【図２０】
2019145819.tif 000033
【図２１】
2019145819.tif 000034
【国際調査報告】
2019145819.tif 000035
2019145819.tif 000036
2019145819.tif 000037
2019145819.tif 000038