(57)【要約】  交流電圧を整流する整流回路からの電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタをスイッチングする集積回路であって、前記インダクタ電流の電流値と、第１電流値とを比較する比較回路と、前記インダクタ電流の電流値が前記第１電流値より小さいことを示す第１比較結果に基づいて、前記インダクタ電流の電流値が前記第１電流値より小さい状態が所定の時間継続したことを検出すると、前記交流電圧が遮断されたことを示す第１信号を出力するタイマ回路と、を備える。
2020129414.tif 000002
【特許請求の範囲】
【請求項１】
交流電圧を整流する整流回路からの電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタをスイッチングする集積回路であって、
前記インダクタ電流の電流値と、第１電流値とを比較する比較回路と、
前記インダクタ電流の電流値が前記第１電流値より小さいことを示す第１比較結果に基づいて、前記インダクタ電流の電流値が前記第１電流値より小さい状態が所定の時間継続したことを検出すると、前記交流電圧が遮断されたことを示す第１信号を出力するタイマ回路と、
を備えることを特徴とする集積回路。
【請求項２】
請求項１に記載の集積回路であって、
前記タイマ回路は、
前記インダクタ電流の電流値が前記第１電流値より大きいことを示す第２比較結果に基づいて、前記交流電圧が前記整流回路に印加されたことを示す第２信号を出力すること、
を特徴とする集積回路。
【請求項３】
請求項２に記載の集積回路であって、
前記インダクタ電流は、前記交流電圧が前記整流回路に印加されている際に前記トランジスタがオンとなると大きくなる電流であり、
前記タイマ回路は、
前記トランジスタがオンされる毎に、前記比較回路の比較結果を保持する保持回路と、
前記保持回路が、前記第２比較結果を保持している場合にカウント値をリセットし、前記保持回路が、前記第１比較結果を保持している場合に前記カウント値を変化させるカウンタと、
前記カウント値が前記所定の時間に対応する所定のカウント値になるまで前記第１信号を出力し、前記カウント値が前記所定のカウント値になると前記第２信号を出力する信号出力回路と、
を含むことを特徴とする集積回路。
【請求項４】
請求項３に記載の集積回路であって、
前記保持回路は、
前記トランジスタをスイッチングさせるための駆動信号の論理レベルが、前記トランジスタをオフさせる論理レベルとなるタイミングに基づいて、前記比較回路の比較結果を保持すること、
を特徴とする集積回路。
【請求項５】
請求項４に記載の集積回路であって、
前記インダクタ電流が減少して第２電流値となる毎に第１パルス信号を出力する第１パルス回路と、
前記第１パルス信号の出力が停止されると、所定周期の第２パルス信号を出力する第２パルス回路と、
前記第１パルス信号及び前記第２パルス信号に基づいて、前記駆動信号を出力する駆動信号出力回路と、
を備えること、
を特徴とする集積回路。
【請求項６】
請求項１〜５の何れか一項に記載の集積回路であって、
前記所定の時間は、
前記交流電圧の半周期の期間のうち、前記交流電圧が前記整流回路に印加され、かつ前記トランジスタがオンされた際に前記インダクタ電流の電流値が前記第１電流値より小さくなる期間より長く、前記半周期の期間より短い時間であること、
を特徴とする集積回路。
【請求項７】
請求項１〜６の何れか一項に記載の集積回路であって、
前記第１信号が出力される端子を含み、
前記端子には、前記第１信号に基づいて、前記出力電圧が印加される負荷の消費電力を低下させる制御回路が接続されること、
を特徴とする集積回路。
【請求項８】
所定の交流電圧から出力電圧を生成する電源回路であって、
前記所定の交流電圧を整流する整流回路と、
前記整流回路からの電圧が印加されるインダクタと、
前記インダクタに流れるインダクタ電流と、前記出力電圧と、に基づいて前記インダクタ電流を制御するトランジスタを駆動する集積回路と、
を含み、
前記集積回路は、
前記インダクタ電流の電流値と、第１電流値とを比較する比較回路と、
前記インダクタ電流の電流値が前記第１電流値より大きいことを示す第１比較結果に基づいて、前記インダクタ電流の電流値が前記第１電流値より小さい状態が所定の時間継続すると、前記交流電圧が遮断されたことを示す第１信号を出力するタイマ回路と、
を備えることを特徴とする電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路、及び電源回路に関する。
【背景技術】
【０００２】
ＡＣ−ＤＣコンバータは、交流電圧から目的レベルの出力電圧を生成する回路であるが、一般に入力される交流電圧が遮断されると、出力電圧は低下する。このような場合、ＡＣ−ＤＣコンバータの負荷が正常に動作しなくなることがあるため、ＡＣ−ＤＣコンバータには、交流電圧が遮断されたことを検出する検出回路が設けられることがある（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２２３０７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、一般に交流電圧が遮断されたことを検出する検出回路は、数多くのディスクリート部品で構成されるためＡＣ−ＤＣコンバータのコスト上昇を招くことになる。【０００５】
本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、低コストで交流電圧が遮断されたことを検出することができる集積回路を提供することにある。
【課題を解決するための手段】
【０００６】
前述した課題を解決する本発明の第１の態様は、交流電圧を整流する整流回路からの電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタをスイッチングする集積回路であって、前記インダクタ電流の電流値と、第１電流値とを比較する比較回路と、前記インダクタ電流の電流値が前記第１電流値より小さいことを示す第１比較結果に基づいて、前記インダクタ電流の電流値が前記第１電流値より小さい状態が所定の時間継続したことを検出すると、前記交流電圧が遮断されたことを示す第１信号を出力するタイマ回路と、を備えることを特徴とする集積回路である。
また、本発明の第２の態様は、所定の交流電圧から出力電圧を生成する電源回路であって、前記所定の交流電圧を整流する整流回路と、前記整流回路からの電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流と、前記出力電圧と、に基づいて前記インダクタ電流を制御するトランジスタを駆動する集積回路と、を含み、前記集積回路は、前記インダクタ電流の電流値と、第１電流値とを比較する比較回路と、前記インダクタ電流の電流値が前記第１電流値より大きいことを示す第１比較結果に基づいて、前記インダクタ電流の電流値が前記第１電流値より小さい状態が所定の時間継続すると、前記交流電圧が遮断されたことを示す第１信号を出力するタイマ回路と、を備えることを特徴とする電源回路である。
【発明の効果】
【０００７】
本発明によれば、低コストで交流電圧が遮断されたことを検出することができる集積回路を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】ＡＣ−ＤＣコンバータ１０の一例を示す図である。
【図２】力率改善ＩＣ２５の一例を示す図である。
【図３】力率改善ＩＣ２５の動作を説明するための図である。
【図４】交流電圧が入力されている際のＡＣ−ＤＣコンバータ１０の動作を説明するための図である。
【図５】交流電圧が遮断・復帰した際の力率改善ＩＣ２５の動作を説明するための図である。
【図６】交流電圧が遮断・復帰した際の力率改善ＩＣ２５の動作を説明するための図である。
【発明を実施するための形態】
【０００９】
関連出願の相互参照
この出願は、２０１８年１２月１８日に出願された日本特許出願、特願２０１８−２３６１６４に基づく優先権を主張し、その内容を援用する。
【００１０】
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１１】
＝＝＝＝＝本実施形態＝＝＝＝＝
図１は、本発明の一実施形態であるＡＣ−ＤＣコンバータ１０の構成を示す図である。ＡＣ−ＤＣコンバータ１０は、商用電源の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成する昇圧チョッパー型の電源回路である。
【００１２】
負荷１１は、例えば、ＤＣ−ＤＣコンバータや直流電圧で動作する電子機器であり、マイコン１２は、交流電圧Ｖａｃが遮断されると、例えば負荷１１の消費電力を低下させる制御回路である。
【００１３】
＜＜＜ＡＣ−ＤＣコンバータ１０の概要＞＞＞
ＡＣ−ＤＣコンバータ１０は、全波整流回路２０、コンデンサ２１，２２，３４、インダクタ２３、ダイオード２４、力率改善ＩＣ２５、ＮＭＯＳトランジスタ２６、及び抵抗３０〜３３を含んで構成される。
【００１４】
全波整流回路２０は、印加される所定の交流電圧Ｖａｃを全波整流し、電圧Ｖｒｅｃとして、コンデンサ２１及びインダクタ２３に出力する。なお、交流電圧Ｖａｃは、例えば、１００〜２４０Ｖ、周波数が５０〜６０Ｈｚの電圧である。
【００１５】
コンデンサ２１は、電圧Ｖｒｅｃを平滑化し、コンデンサ２２は、インダクタ２３、ダイオード２４、及びＮＭＯＳトランジスタ２６とともに昇圧チョッパー回路を構成する。このため、コンデンサ２２の充電電圧が直流の出力電圧Ｖｏｕｔとなる。なお、出力電圧Ｖｏｕｔは、例えば、４００Ｖである。
【００１６】
力率改善ＩＣ２５は、ＡＣ−ＤＣコンバータ１０の力率を改善しつつ、出力電圧Ｖｏｕｔのレベルが目的レベル（例えば、４００Ｖ）となるよう、ＮＭＯＳトランジスタ２６のスイッチングを制御する集積回路である。具体的には、力率改善ＩＣ２５は、インダクタ２３に流れるインダクタ電流ＩＬ、及び出力電圧Ｖｏｕｔに基づいて、ＮＭＯＳトランジスタ２６を駆動する。力率改善ＩＣ２５の詳細については後述するが、力率改善ＩＣ２５には、端子ＣＳ，ＦＢ，ＣＯＮＴ，ＣＯＭＰ，ＯＵＴが設けられている。なお、力率改善ＩＣ２５には、上述した５つの端子ＣＳ，ＦＢ，ＣＯＮＴ，ＣＯＭＰ，ＯＵＴ以外にも端子が設けられているが、ここでは便宜上省略されている。
【００１７】
ＮＭＯＳトランジスタ２６は、ＡＣ−ＤＣコンバータ１０の負荷１１への電力を制御するためのトランジスタである。なお、本実施形態では、ＮＭＯＳトランジスタ２６は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタであることとしたがこれに限られない。ＮＭＯＳトランジスタ２６は、電力を制御できるトランジスタであれば、例えば、バイポーラトランジスタ、またはＩＧＢＴ（Insulated Gate Bipolar Transistor）であっても良い。また、ＮＭＯＳトランジスタ２６のゲート電極は、端子ＯＵＴからの信号により駆動されるように接続されている。なお、本実施形態では、スイッチングノイズ等を抑制するために、ＮＭＯＳトランジスタ２６のゲート電極と、端子ＯＵＴとの間には、抵抗３５と、抵抗３６及びダイオード３７と、が接続されている。
【００１８】
抵抗３０，３１は、出力電圧Ｖｏｕｔを分圧する分圧回路を構成し、ＮＭＯＳトランジスタ２６をスイッチングする際に用いられる帰還電圧Ｖｆｂを生成する。なお、抵抗３０，３１が接続されるノードに生成される帰還電圧Ｖｆｂは、端子ＦＢに印加される。
【００１９】
抵抗３２は、インダクタ電流ＩＬを検出するための抵抗であり、一端は、ＮＭＯＳトランジスタ２６のソース電極に接続され、他端は、端子ＣＳに接続されている。なお、本実施形態では、端子ＣＳに入力される、インダクタ電流ＩＬを示す電圧を電圧Ｖｃｓとする。この電圧Ｖｃｓは、例えば、接地されたＮＭＯＳトランジスタ２６のソース電極を基準（０Ｖ）として、抵抗３２に発生する電圧を反転増幅する反転増幅回路（不図示）から端子ＣＳに印加される電圧であってよい。この場合には、インダクタ電流ＩＬの増加に応じて、端子ＣＳに印加される電圧Ｖｃｓが大きくなる。このような正負の反転は、力率改善ＩＣ２５の内部で実施してもよい。
【００２０】
抵抗３３及びコンデンサ３４は、詳細は後述するが、フィードバック制御される力率改善ＩＣ２５の位相補償用の素子であり、端子ＣＯＭＰと、接地との間に設けられている。
【００２１】
＜＜＜力率改善ＩＣ２５の構成＞＞＞
図２は、力率改善ＩＣ２５の構成の一例を示す図である。力率改善ＩＣ２５は、駆動信号生成回路５０、駆動回路５１、コンパレータ５２、及び検出回路５３を含んで構成される。なお、図２において、例えば、端子ＣＯＮＴを、端子ＯＵＴと同じ側に設ける等、便宜上、図１と異なる位置に端子を描いているが、夫々の端子に接続される配線、素子等は、図１及び図２で同じである。
【００２２】
＜＜駆動信号生成回路５０＞＞
駆動信号生成回路５０は、インダクタ電流ＩＬを示す電圧Ｖｃｓと、帰還電圧Ｖｆｂとに基づいて、ＮＭＯＳトランジスタ２６をオンオフする駆動信号Ｖｑ１を生成する回路である。駆動信号生成回路５０は、コンパレータ７０，７７、遅延回路７１、パルス回路７２、ターンオンタイマ回路７３、ＯＲ回路７４，７８、誤差増幅回路７５、発振回路７６、及びＳＲフリップフロップ７９を含んで構成される。
【００２３】
コンパレータ７０は、インダクタ電流ＩＬの電流値が、ほぼゼロであるかを検出する回路である。具体的には、コンパレータ７０は、端子ＣＳに印加される電圧Ｖｃｓと、ゼロよりやや大きい、例えば数ｍＡの電流値Ｉａ（第２電流値）に応じた基準電圧Ｖｒｅｆ１（例えば、数ｍＶ）との大小を比較し、インダクタ電流ＩＬの電流値がほぼゼロ（以下、便宜上、「ほぼゼロ」を単にゼロと称する。）であるかを検出する。なお、詳細は後述するが、本実施形態では、電圧Ｖｃｓが基準電圧Ｖｒｅｆ１より小さくなると、インダクタ電流ＩＬがゼロであることを示すハイレベル（以下、Ｈレベルとする。）の信号Ｖｚが、コンパレータ７０から出力される。
【００２４】
遅延回路７１は、コンパレータ７０からＨレベルの信号Ｖｚが出力されると、所定時間だけ遅延させて出力する。
【００２５】
パルス回路７２（第１パルス回路）は、遅延回路７１からＨレベルの信号Ｖｚが出力されると、Ｈレベルのパルス信号Ｖｐ１（第１パルス信号）を出力する。
【００２６】
ターンオンタイマ回路７３（第２パルス回路）は、力率改善ＩＣ２５の起動時や、交流電圧Ｖａｃが遮断され、パルス信号Ｖｐ１が出力されない場合に、ＮＭＯＳトランジスタ２６をオンするためのパルス信号Ｖｐ２（第２パルス信号）を出力する。具体的には、パルス信号Ｖｐ１が所定期間出力されない場合、Ｈレベルのパルス信号Ｖｐ２を所定周期毎に出力する。
【００２７】
ＯＲ回路７４は、パルス信号Ｖｐ１，Ｖｐ２の論理和を演算して出力する。このため、本実施形態では、ＯＲ回路７４からは、パルス信号Ｖｐ１または、パルス信号Ｖｐ２が、パルス信号Ｖｐ３として出力される。
【００２８】
誤差増幅回路７５は、端子ＦＢに印加される帰還電圧Ｖｆｂと、所定の基準電圧Ｖｒｅｆ０との誤差を増幅する回路である。なお、基準電圧Ｖｒｅｆ０は、目的レベルの出力電圧Ｖｏｕｔに応じて定められる電圧である。また、誤差増幅回路７５の出力と接地との間には、端子ＣＯＭＰを介して、位相補償用の抵抗３３及びコンデンサ３４が接続されている。ここで、誤差増幅回路７５の出力と端子ＣＯＭＰとが接続されたノードの電圧を、電圧Ｖｅとする。
【００２９】
発振回路７６は、ハイレベルのパルス信号Ｖｐ３が入力する毎に、振幅が徐々に大きくなるランプ波Ｖｒを出力する。
【００３０】
コンパレータ７７は、電圧Ｖｅとランプ波Ｖｒとの大小を比較して、比較結果として信号Ｖｃ１を出力する。ここでは、電圧Ｖｅが誤差増幅回路７５の反転入力端子に印加され、ランプ波Ｖｒが誤差増幅回路７５の非反転入力端子に印加されている。このため、ランプ波Ｖｒのレベルが電圧Ｖｅのレベルより低い場合、信号Ｖｃ１はローレベル（以下、Ｌレベルとする。）となり、ランプ波Ｖｒのレベルが電圧Ｖｅのレベルより高くなると信号Ｖｃ１はＨレベルとなる。
【００３１】
ＯＲ回路７８は、信号Ｖｃ１と、過電流が発生したこと示すＨレベルの信号Ｖｏｃ（後述）と、の論理和を演算して出力する。このため、ＯＲ回路７８からは、Ｈレベルの信号Ｖｃ１または、信号Ｖｏｃが、パルス信号Ｖｐ４として出力される。
【００３２】
ＳＲフリップフロップ７９（駆動信号出力回路）のＳ入力には、信号Ｖｐ３が入力され、Ｒ入力には、信号Ｖｐ４が入力される。このため、ＳＲフリップフロップ７９のＱ出力である駆動信号Ｖｑ１は、信号Ｖｐ３がＨレベルになるとＨレベルとなる。一方、信号Ｖｐ４がＨレベルになると、駆動信号Ｖｑ１は、Ｌレベルになる。
【００３３】
＜＜駆動回路５１＞＞
駆動回路５１は、駆動信号Ｖｑ１に基づいてＮＭＯＳトランジスタ２６を駆動するバッファ回路である。具体的には、駆動回路５１は、入力される信号と同じ論理レベルの信号Ｖｄｒで、ゲート容量等の大きいＮＭＯＳトランジスタ２６を駆動する。また、駆動回路５１は、Ｈレベルの駆動信号Ｖｑ１に基づいて、ＮＭＯＳトランジスタ２６をオンし、Ｌレベルの駆動信号Ｖｑ１に基づいて、ＮＭＯＳトランジスタ２６をオフする。
【００３４】
＜＜コンパレータ５２＞＞
コンパレータ５２は、電圧Ｖｃｓと、基準電圧Ｖｒｅｆ２とを比較することにより、インダクタ電流ＩＬが過電流の状態にあるかを検出するための回路である。なお「過電流」とは、インダクタ電流ＩＬが、電流値Ｉｂ（例えば、インダクタ２３やＮＭＯＳトランジスタ２６に許容される電流値の９０％の電流値）となる状態をいう。このため、本実施形態では、インダクタ電流ＩＬが電流値Ｉｂを超えると、電圧Ｖｃｓが基準電圧Ｖｒｅｆ２より大きくなるよう、電圧Ｖｒｅｆ２のレベルが定められている。なお、コンパレータ５２は、過電流状態となり、電圧Ｖｃｓが基準電圧Ｖｒｅｆ２より大きくなると、電圧ＶｏｃをＨレベルに変化させる。この結果、駆動信号Ｖｑ１はＬレベルになるため、結果的に、ＮＭＯＳトランジスタ２６はオフされる。
【００３５】
＜＜検出回路５３＞＞
検出回路５３は、交流電圧Ｖａｃが遮断された状態であるか否かを検出するための回路である。なお、ここで「交流電圧Ｖａｃが遮断された状態」とは、例えば、交流電圧ＶａｃがＡＣ−ＤＣコンバータ１０に供給されず、全波整流回路２０に印加されていない状態をいう。検出回路５３は、コンパレータ１００、及びタイマ回路１０１を含んで構成される。
【００３６】
コンパレータ１００は、電圧Ｖｃｓと、電圧Ｖｒｅｆ３との大小に基づいて、インダクタ電流ＩＬの電流値と、電流値Ｉｃとを比較する回路である。ここで、「電流値Ｉｃ（第１電流値）」は、例えば、コンパレータ７０が検出する電流値Ｉａより大きく、ゼロに近い正の電流値（例えば、数十ｍＡ）である。また、コンパレータ１００から比較結果として出力される信号Ｖｃ２は、インダクタ電流ＩＬの電流値が、電流値Ｉｃより大きい場合にＬレベルとなり、電流値Ｉｃより小さい場合にＨレベルとなる。
【００３７】
タイマ回路１０１は、インダクタ電流ＩＬの電流値が、電流値Ｉｃより小さい状態を計時する回路である。そして、タイマ回路１０１は、インダクタ電流ＩＬの電流値が、電流値Ｉｃより小さい状態が所定の時間Ｔｘ継続すると、交流電圧Ｖａｃが遮断されたことを示すＨレベルの信号Ｖｄ（第１信号）を出力する。一方、タイマ回路１０１は、交流電圧Ｖａｃが遮断されていないこと、つまり、所定の交流電圧ＶａｃがＡＣ−ＤＣコンバータ１０に供給され、全波整流回路２０に印加されている場合、Ｌレベルの信号Ｖｄ（第２信号）を出力する。
【００３８】
ここで、「所定の時間Ｔｘ」は、交流電圧Ｖａｃが遮断されたか否かを、インダクタ電流ＩＬの電流値が、電流値Ｉｃより小さい状態に基づいて判定するために設定される時間である。このため、「所定の時間Ｔｘ」は、例えば、負荷１１の消費電流が所定値の場合において、交流電圧Ｖａｃの半周期のうち、交流電圧Ｖａｃが全波整流回路２０に印加され、かつＮＭＯＳトランジスタ２６がオンされた際のインダクタ電流ＩＬが電流値Ｉｃより小さくなる期間より長くなり、交流電圧Ｖａｃの半周期より短くなるよう、設定されている。例えば、交流電圧Ｖａｃの半周期が１０ｍｓである場合、所定の時間Ｔｘは、１．５ｍｓであり、半周期の１０〜２０％程度の時間が設定される。
【００３９】
タイマ回路１０１は、Ｄフリップフロップ１１０、カウンタ１１１、及び信号出力回路１１２を含んで構成される。
【００４０】
Ｄフリップフロップ１１０（保持回路）のＤ入力には信号Ｖｃ２が入力され、Ｃ入力には駆動信号Ｖｑ１が反転して入力される。このため、駆動信号Ｖｑ１がＬレベルとなる立下りタイミング（ＮＭＯＳトランジスタ２６をオンからオフするタイミング）にＤ入力がＨレベルの場合、つまり、インダクタ電流ＩＬが電流値Ｉｃより小さい場合、Ｑ出力はＨレベルとなる。一方、駆動信号Ｖｑ１がＬレベルとなるタイミングにＤ入力がＬレベルの場合、つまり、インダクタ電流ＩＬが電流値Ｉｃより大きい場合、Ｑ出力はＬレベルとなる。
【００４１】
カウンタ１１１は、Ｄフリップフロップ１１０のＱ出力がＨレベルの場合に、所定周期のクロック信号ＣＬＫに基づいて、カウント値Ｃをインクリメントする。また、カウンタ１１１は、Ｄフリップフロップ１１０のＱ出力がＬレベルの場合、カウント値Ｃをリセットする。このため、カウンタ１１１のカウント値Ｃは、インダクタ電流ＩＬが電流値Ｉｃより小さいことを示すＨレベルの信号Ｖｃ２（第１比較結果）がＤフリップフロップ１１０に保持されると、インクリメントされる。また、カウンタ１１１のカウント値Ｃは、インダクタ電流ＩＬが電流値Ｉｃより大きいことを示すＬレベルの信号Ｖｃ２（第２比較結果）がＤフリップフロップ１１０に保持されると、リセットされる。
【００４２】
信号出力回路１１２は、カウンタ１１１のカウント値Ｃが、所定の時間Ｔｘに対応する所定のカウント値Ｃ１になると、Ｈレベルの信号Ｖｄ（第１信号）を出力する。一方、信号出力回路１１２は、カウンタ１１１のカウント値Ｃが、カウント値Ｃ１になるまで、Ｌレベルの信号Ｖｄ（第２信号）を出力する。
【００４３】
＝＝＝力率改善ＩＣ２５の動作＝＝＝
＜＜＜交流電圧Ｖａｃが入力されている場合＞＞＞
図３を参照しつつ、ＡＣ−ＤＣコンバータ１０が所定の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成し、一定の負荷に電力を供給している際の力率改善ＩＣ２５の動作を説明する。なお、ここでは、力率改善ＩＣ２５のうち、駆動信号生成回路５０及び駆動回路５１の動作を中心に説明する。
【００４４】
まず、時刻ｔ０にインダクタ電流ＩＬが減少し、電流値Ｉａになると、つまり、電圧Ｖｃｓが低下し、基準電圧Ｖｒｅｆ１になると、コンパレータ７０は、信号ＶｚをＨレベルに変化させる（図３では不図示）。また、時刻ｔ０から遅延回路７１の遅延時間だけ経過した時刻ｔ１になると、パルス回路７２は、パルス信号Ｖｐ１を出力する。
【００４５】
そして、パルス信号Ｖｐ１が出力されると、ＳＲフリップフロップ７９は、Ｈレベルの駆動信号Ｖｑ１を出力するため、信号ＶｄｒもＨレベルとなる。この結果、ＮＭＯＳトランジスタ２６はオンし、インダクタ電流ＩＬは増加することになる。
【００４６】
また、パルス信号Ｖｐ１が出力されると、パルス信号Ｖｐ３もＨレベルになるため、発振回路７６からのランプ波Ｖｒの振幅が増加する。そして、時刻ｔ２に、ランプ波Ｖｒの振幅レベルが電圧Ｖｅのレベルより高くなると、コンパレータ７７は、信号Ｖｃ１をＨレベルに変化させる。この結果、ＳＲフリップフロップ７９はリセットされ、信号ＶｄｒもＬレベルとなる。信号ＶｄｒがＬレベルとなると、ＮＭＯＳトランジスタ２６はオフするため、インダクタ電流ＩＬは徐々に減少する。また、時刻ｔ３にインダクタ電流ＩＬが減少し、電流値Ｉａになると、時刻ｔ０の動作が繰り返される。
【００４７】
ここで、ＡＣ−ＤＣコンバータ１０が所定の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成し、一定の負荷に電力を供給している際、帰還電圧Ｖｆｂは一定となる。この結果、誤差増幅回路７５から出力される電圧Ｖｅも一定になるため、ＮＭＯＳトランジスタ２６がオンする期間（例えば、時刻ｔ０〜ｔ１までの期間）も一定となる。
【００４８】
また、ＮＭＯＳトランジスタ２６がオンする際に、交流電圧Ｖａｃを整流した電圧Ｖｒｅｃのレベルが高くなると、インダクタ電流ＩＬの電流値も大きくなる。この結果、図４に示すように、インダクタ電流ＩＬのピークの波形は電圧Ｖｒｅｃと同じ波形となり、力率が改善される。
【００４９】
＜＜＜交流電圧Ｖａｃが遮断された後に復帰した場合＞＞＞
図５及び図６を参照しつつ、交流電圧Ｖａｃが遮断された際の力率改善ＩＣ２５の動作について説明する。なお、図６は、交流電圧Ｖａｃが遮断から復帰するまでの力率改善ＩＣ２５の主要な信号の変化の詳細を示す図である。本実施形態では、時刻ｔ１００において、交流電圧Ｖａｃが遮断され、時刻ｔ１０１に、交流電圧Ｖａｃが復帰したこととする。また、ここでは、交流電圧Ｖａｃが入力されている際には、力率改善ＩＣ２５は、図３及び図４で示した動作をしている。
【００５０】
図６に示すように、交流電圧Ｖａｃが遮断される前の時刻ｔ１０において、信号Ｖｑ１がＨレベルになると、ＮＭＯＳトランジスタ２６はオンされ、インダクタ電流ＩＬは増加する。
【００５１】
時刻ｔ１１に、信号Ｖｑ１がＬレベルになると、ＮＭＯＳトランジスタ２６はオフされ、インダクタ電流ＩＬは減少する。また、タイマ回路１０１のＤフリップフロップ１１０は、時刻ｔ１１の信号Ｖｑ１がＬレベルになるタイミングで、コンパレータ１００から比較結果である信号Ｖｃ２を保持する。なお、ここでは、インダクタ電流ＩＬの電流値は、電流値Ｉｃより大きいため、Ｄフリップフロップ１１０は、Ｌレベルの信号Ｖｃ２を保持する。この結果、Ｄフリップフロップ１１０のＱ出力は、Ｌレベルとなり、カウンタ１１１のカウント値Ｃもリセットされる。したがって、時刻ｔ１１において、信号出力回路１１２からの信号ＶｄもＬレベルになる。
【００５２】
そして、時刻ｔ１１の後の時刻ｔ１００となると、交流電圧Ｖａｃが遮断されるため、図５に示すように、電圧Ｖｒｅｃのレベルは急激に低下する。
【００５３】
交流電圧Ｖａｃが遮断され、インダクタ電流ＩＬがゼロとなった後の時刻ｔ１２に信号Ｖｑ１がＨレベルになると、ＮＭＯＳトランジスタ２６はオンとなる。ここで、時刻ｔ１２では、電圧Ｖｒｅｃは、ゼロまで低下していないため、インダクタ電流ＩＬは増加し、例えば電流値Ｉｃより大きくなる。
【００５４】
時刻ｔ１３に、信号Ｖｑ１がＬレベルになると、ＮＭＯＳトランジスタ２６はオフされ、インダクタ電流ＩＬは減少する。また、時刻ｔ１３においても、時刻ｔ１１と同様に、Ｄフリップフロップ１１０は、Ｌレベルの信号Ｖｃ２を保持する。このため、時刻ｔ１３においても、Ｄフリップフロップ１１０のＱ出力、及び信号Ｖｄは、ともにＬレベルである。
【００５５】
インダクタ電流ＩＬがゼロとなった後の時刻ｔ１４に信号Ｖｑ１がＨレベルになると、ＮＭＯＳトランジスタ２６はオンとなる。ここで、例えば時刻ｔ１４において、電圧Ｖｒｅｃがゼロまで低下していると、インダクタ電流ＩＬの電流値もほぼゼロであり、増加しない。
【００５６】
そして、時刻ｔ１５に信号Ｖｑ１がＬレベルになると、時刻ｔ１１，ｔ１３と同様に、Ｄフリップフロップ１１０は、コンパレータ１００から比較結果である信号Ｖｃ２を保持する。ここで、時刻ｔ１５において、コンパレータ１００からは、Ｈレベルの信号Ｖｃ２が出力されているため、Ｄフリップフロップ１１０のＱ出力は、Ｈレベルに変化する。また、Ｄフリップフロップ１１０のＱ出力が、Ｈレベルになると、カウンタ１１１はカウント値Ｃをインクリメントする。
【００５７】
また、インダクタ電流ＩＬがゼロとなり、パルス回路７２の動作が実質的に停止する時刻ｔ１５から、所定時間経過した時刻ｔ１６になると、パルス回路７２の代わりに、ターンオンタイマ回路７３がパルス信号Ｖｐ２を出力する。この結果、駆動信号Ｖｑ１も図６に示すように変化する。なお、時刻ｔ１６から、交流電圧Ｖａｃが復帰する時刻ｔ１０１までは、インダクタ電流ＩＬの電流値は、ほぼゼロである。したがって、この間、インダクタ電流ＩＬの電流値は、電流値Ｉｃを超えることはない。このため、この期間において、カウンタ１１１は、リセットされず、カウント値Ｃはインクリメントされ続ける。
【００５８】
そして、時刻ｔ１５から、所定の時間Ｔｘだけ経過した時刻ｔ１７になると、カウント値Ｃは、所定のカウント値Ｃ１になるため、信号出力回路１１２は、Ｈレベルの信号Ｖｄを出力する。この結果、交流電圧Ｖａｃが遮断されたこと示すＨレベルの信号Ｖｄが端子ＣＯＮＴに出力されることになる。したがって、図１に示すマイコン１２（制御回路）は、出力電圧Ｖｏｕｔが印加される負荷１１を軽負荷、若しくは無負荷の状態（消費電流が小さい状態）とすることができる。
【００５９】
また、時刻ｔ１０１に交流電圧Ｖａｃが復帰すると、図５に示すように電圧Ｖｒｅｃも上昇する。その結果、例えば時刻ｔ１８に、Ｈレベルの信号Ｖｑ１に基づいて、ＮＭＯＳトランジスタ２６はオンすると、インダクタ電流ＩＬは増加する。
【００６０】
そして、信号Ｖｑ１がＬレベルになる時刻ｔ１９に、インダクタ電流ＩＬの電流値が、電流値Ｉｃより大きいと、コンパレータ１００からの比較結果を示す信号Ｖｃ２は、Ｌレベルとなる。この結果、Ｄフリップフロップ１１０には、Ｌレベルの信号Ｖｃ２が保持されるため、Ｑ出力はＬレベルに変化する。この結果、カウンタ１１１のカウント値Ｃは、リセットされ、信号ＶｄもＬレベルに変化する。さらに、ここでは、交流電圧Ｖａｃが復帰したこと示すＬレベルの信号Ｖｄが端子ＣＯＮＴに出力される。したがって、図１に示すマイコン１２は、負荷１１を軽負荷、若しくは無負荷の状態とする制御を停止する。
【００６１】
また、インダクタ電流ＩＬが減少して、コンパレータ７０がＨレベルの信号を出力する時刻ｔ２０になると、ターンオンタイマ回路７３の代わりに、パルス回路７２が動作を再開する。以降、例えば、時刻ｔ１０〜ｔ１２の動作が繰り返されることになる。この結果、ＡＣ−ＤＣコンバータ１０としては、図３及び図４で説明した動作を行うことになる。なお、上述のように、検出回路５３からの信号Ｖｄは端子ＣＯＮＴに出力される。このため、力率改善ＩＣ２５の利用者は、端子ＣＯＮＴのレベルをモニタすることで、交流電圧Ｖａｃが遮断されたことを把握することができる。
【００６２】
＝＝＝まとめ＝＝＝
以上、本実施形態のＡＣ−ＤＣコンバータ１０について説明した。力率改善ＩＣ２５は、交流電圧Ｖａｃが遮断されたことを検出する検出回路５３を含んでいる。このため、ＡＣ−ＤＣコンバータ１０を実現する際には、交流電圧Ｖａｃを検出する回路をディスクリート部品等で構成する必要がない。したがって、力率改善ＩＣ２５を用いることにより、ＡＣ−ＤＣコンバータ１０は、低コストで交流電圧Ｖａｃが遮断されたことを検出することが可能である。
【００６３】
また、交流電圧Ｖａｃが遮断された後に復帰すると、インダクタ電流ＩＬも増加する。本実施形態の検出回路５３は、インダクタ電流ＩＬの電流値と、電流値Ｉｃとの比較結果である信号Ｖｃ２に基づいて、遮断された交流電圧Ｖａｃが復帰したこと（つまり、交流電圧Ｖａｃが全波整流回路２０に印加されていること）を検出している。このように、力率改善ＩＣ２５は、交流電圧Ｖａｃの遮断のみならず、復帰も検出することができる。
【００６４】
また、タイマ回路１０１としては、例えば、所定のバイアス電流をコンデンサに充電する充電回路等を用いて、所定の時間Ｔｘを計時しても良い。ただし、バイアス電流やコンデンサの容量のバラツキ等を考慮すると、カウンタ１１１を用いることにより、精度良く所定の時間Ｔｘを計時できる。
【００６５】
また、本実施形態のＤフリップフロップ１１０は、ＮＭＯＳトランジスタ２６がオンからオフとなるタイミングである、駆動信号Ｖｑ１の立下りのタイミングで、コンパレータ１００の比較結果である信号Ｖｃ２をラッチ（保持）する。一般に、駆動信号Ｖｑ１がＬレベルとなった際には、ＮＭＯＳトランジスタ２６がオンした状態であるため、交流電圧Ｖａｃが入力されている状態では、交流電圧Ｖａｃに応じたインダクタ電流ＩＬが流れている。本実施形態では、ＮＭＯＳトランジスタ２６がオフされているタイミングでなく、ＮＭＯＳトランジスタ２６がオンしているタイミングで、インダクタ電流ＩＬと、電流値Ｉｃとの比較結果である信号Ｖｃ２を保持することができる。したがって、検出回路５３は、精度よく、交流電圧Ｖａｃが遮断されているか否かを検出することができる。
【００６６】
また、本実施形態では、交流電圧Ｖａｃが遮断された後に、ターンオンタイマ回路７３が動作するため、周期的にＮＭＯＳトランジスタ２６がオンされる。このため、本実施形態では、交流電圧Ｖａｃの復帰検出を、遮断検出をする際の検出回路５３で行うことができる。
【００６７】
また、所定の時間Ｔｘは、交流電圧Ｖａｃの半周期のうち、交流電圧Ｖａｃが全波整流回路２０に印加され、かつＮＭＯＳトランジスタ２６がオンされた際のインダクタ電流ＩＬが電流値Ｉｃより小さくなる期間より長くなり、交流電圧Ｖａｃの半周期より短くなるよう設定されている。このため、本実施形態では、短時間で、交流電圧Ｖａｃが遮断されたか否かを検出することができる。
【００６８】
また、交流電圧Ｖａｃの遮断が検出され、Ｈレベルの信号Ｖｄが端子ＣＯＮＴに出力されると、マイコン１２は、負荷１１を軽負荷の状態にする。したがって、出力電圧Ｖｏｕｔが大きく低下することが抑制されるため、交流電圧Ｖａｃが復帰した際、短い時間で目的レベルの出力電圧Ｖｏｕｔの生成が可能となる。
【００６９】
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
【００７０】
なお、本実施形態では、検出回路５３からの信号Ｖｄは端子ＣＯＮＴに出力されることとしたが、これに限られない。例えば、Ｈレベルの信号Ｖｄに基づいて、ＮＭＯＳトランジスタ２６をオフする論理回路等が設けられていても良い。
【００７１】
また、カウンタ１１１は、カウント値Ｃをインクリメントせず、デクリメント等しても良い。このようなカウンタを用いて場合であっても、本実施形態と同様のタイマ回路１０１を実現できる。
【符号の説明】
【００７２】
１０  ＡＣ−ＤＣコンバータ
１１  負荷
１２  マイコン
２０  全波整流回路
２１，２２，３４  コンデンサ
２３  インダクタ
２４，３７  ダイオード
２５  力率改善ＩＣ
２６  ＮＭＯＳトランジスタ
３０〜３３，３５，３６  抵抗
５０  駆動信号生成回路
５１  駆動回路
５２，７０，７７，１００  コンパレータ
５３  検出回路
７１  遅延回路
７２  パルス回路
７３  ターンオンタイマ回路
７４，７８  ＯＲ回路
７９  ＳＲフリップフロップ
１０１  タイマ回路
１１０  Ｄフリップフロップ
１１１  カウンタ
１１２  信号出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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