(57)【要約】  縦型ナノワイヤＦＥＴ（ＶＮＷ  ＦＥＴ）を用いたフリップフロップ回路を備えた半導体集積回路装置について、小面積化を実現するレイアウト構造を提供する。フリップフロップ回路のラッチ部（３０）は、フィードバックノード（ｎｄ１）と、一方のノードに入力信号を受け、他方のノードがフィードバックノード（ｎｄ１）に接続されたトランジスタ（Ｐ５，Ｎ５）と、一方のノードがフィードバックノード（ｎｄ１）に接続されたトランジスタ（Ｐ７，Ｎ７）とを備える。スタンダードセルにおいて、トランジスタ（Ｐ５，Ｎ５，Ｐ７，Ｎ７）は、トップが、フィードバックノード（ｎｄ１）に接続されている。
2019171937.tif 000002
【特許請求の範囲】
【請求項１】
フリップフロップ回路を実現するスタンダードセルを含む半導体集積回路装置であって、
前記フリップフロップ回路は、ラッチ部を備え、
前記ラッチ部は、
フィードバックノードと、
一方のノードに入力信号を受け、他方のノードが前記フィードバックノードに接続された、第１Ｐ型トランジスタおよび第１Ｎ型トランジスタと、
一方のノードが前記フィードバックノードに接続された、第２Ｐ型トランジスタおよび第２Ｎ型トランジスタとを備え、
前記スタンダードセルにおいて、
前記第１および第２Ｐ型トランジスタ、並びに、前記第１および第２Ｎ型トランジスタは、ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ）  ＦＥＴであり、かつ、トップ電極が、前記フィードバックノードと接続されている
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第１Ｐ型トランジスタおよび前記第２Ｎ型トランジスタは、第１クロックをゲート電極に受け、
前記第１Ｎ型トランジスタおよび前記第２Ｐ型トランジスタは、前記第１クロックの反転クロックである第２クロックをゲート電極に受ける
ことを特徴とする半導体集積回路装置。
【請求項３】
フリップフロップ回路を実現するスタンダードセルを含む半導体集積回路装置であって、
前記フリップフロップ回路は、ラッチ部を備え、
前記ラッチ部は、
第１クロックをゲート電極に受ける第１Ｐ型トランジスタと、
前記第１クロックの反転クロックである第２クロックをゲート電極に受ける第１Ｎ型トランジスタと、
前記第２クロックをゲート電極に受ける第２Ｐ型トランジスタと、
前記第１クロックをゲート電極に受ける第２Ｎ型トランジスタとを備え、
前記スタンダードセルにおいて、
前記第１および第２Ｐ型トランジスタ、並びに、前記第１および第２Ｎ型トランジスタは、ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ）  ＦＥＴであり、かつ、
前記第１Ｐ型トランジスタおよび前記第２Ｎ型トランジスタは、第１方向における同一位置に配置されており、かつ、第１ゲート配線によって、ゲート電極同士が接続されており、
前記第１Ｎ型トランジスタおよび前記第２Ｐ型トランジスタは、前記第１方向における同一位置に配置されており、かつ、第２ゲート配線によって、ゲート電極同士が接続されている
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
前記第１および第２ゲート配線は、前記第１方向と垂直をなす第２方向に延びるように形成されている
ことを特徴とする半導体集積回路装置。
【請求項５】
スタンダードセルを含む半導体集積回路装置であって、
前記スタンダードセルは、
ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ）  ＦＥＴであり、第１導電型の、第１、第２および第３トランジスタと、
前記第１、第２および第３トランジスタのボトム電極が共通に接続されたボトム領域とを備え、
前記第１、第２および第３トランジスタのトップ電極は、電気的に分離されている
ことを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
前記スタンダードセルは、フリップフロップ回路を実現するものである
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、縦型ナノワイヤ（ＶＮＷ：Vertical Nanowire）ＦＥＴ（Field Effect Transistor）を備えた半導体集積回路装置に関し、特にフリップフロップ回路を実現するスタンダードセルのレイアウト構造に関する。
【背景技術】
【０００２】
半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。【０００３】
また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。その１つとして、縦型ナノワイヤＦＥＴ（以下、適宜、ＶＮＷ  ＦＥＴという）が注目されている。【０００４】
特許文献１では、ＶＮＷ  ＦＥＴを用いた２入力ＮＡＮＤのレイアウトが開示されている。特許文献２では、ＶＮＷ  ＦＥＴを用いたインバータのレイアウトが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２０１６／００６３１６３号明細書
【特許文献２】米国特許出願公開第２０１６／００１２１６９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体微細構造の製造プロセスにおいては、製造ばらつきの抑制が大きな課題であり、これはＶＮＷ  ＦＥＴを用いた半導体集積回路装置においても同様である。また、半導体集積回路装置の小面積化も同様に大きな課題である。そして特にフリップフロップ回路は使用頻度が高く、かつ回路規模が大きいため、フリップフロップ回路を小面積で実現することは、半導体集積回路の小面積化において重要である。【０００７】
ところが、特許文献１，２は、ＶＮＷ  ＦＥＴを用いたフリップフロップ回路のレイアウト構造を開示していない。また、ＶＮＷ  ＦＥＴを用いたフリップフロップ回路のレイアウト構造を開示した他の先行技術文献も見当たらない。【０００８】
本開示は、ＶＮＷ  ＦＥＴを用いたフリップフロップ回路を備えた半導体集積回路装置について、小面積化を実現するレイアウト構造を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本開示の第１態様では、フリップフロップ回路を実現するスタンダードセルを含む半導体集積回路装置であって、前記フリップフロップ回路は、ラッチ部を備え、前記ラッチ部は、フィードバックノードと、一方のノードに入力信号を受け、他方のノードが前記フィードバックノードに接続された、第１Ｐ型トランジスタおよび第１Ｎ型トランジスタと、一方のノードが前記フィードバックノードに接続された、第２Ｐ型トランジスタおよび第２Ｎ型トランジスタとを備え、前記スタンダードセルにおいて、前記第１および第２Ｐ型トランジスタ、並びに、前記第１および第２Ｎ型トランジスタは、ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ）  ＦＥＴであり、かつ、トップ電極が、前記フィードバックノードと接続されている。【００１０】
この態様によると、フリップフロップ回路のラッチ部において、フィードバックノードにノードが接続される第１および第２Ｐ型トランジスタ、並びに、第１および第２Ｎ型トランジスタは、トップが、フィードバックノードに接続されている。これにより、フィードバックノードへの接続のための信号配線を減らすことができるので、スタンダードセルの面積を小さくすることができる。【００１１】
本開示の第２態様では、フリップフロップ回路を実現するスタンダードセルを含む半導体集積回路装置であって、前記フリップフロップ回路は、ラッチ部を備え、前記ラッチ部は、第１クロックをゲート電極に受ける第１Ｐ型トランジスタと、前記第１クロックの反転クロックである第２クロックをゲート電極に受ける第１Ｎ型トランジスタと、前記第２クロックをゲート電極に受ける第２Ｐ型トランジスタと、前記第１クロックをゲート電極に受ける第２Ｎ型トランジスタとを備え、前記スタンダードセルにおいて、前記第１および第２Ｐ型トランジスタ、並びに、前記第１および第２Ｎ型トランジスタは、ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ）  ＦＥＴであり、かつ、前記第１Ｐ型トランジスタおよび前記第２Ｎ型トランジスタは、第１方向における同一位置に配置されており、かつ、第１ゲート配線によって、ゲート電極同士が接続されており、前記第１Ｎ型トランジスタおよび前記第２Ｐ型トランジスタは、前記第１方向における同一位置に配置されており、かつ、第２ゲート配線によって、ゲート電極同士が接続されている。【００１２】
この態様によると、ラッチ部において、第１クロックをゲートに受ける第１Ｐ型トランジスタおよび第２Ｎ型トランジスタは、第１方向における同一位置に配置されており、ゲート同士が接続されている。また、第２クロックをゲートに受ける第１Ｎ型トランジスタおよび第２Ｐ型トランジスタは、第１方向における同一位置に配置されており、ゲート同士が接続されている。これにより、ゲート接続のための配線を減らすことができるので、スタンダードセルの面積を小さくすることができる。【００１３】
本開示の第３態様では、スタンダードセルを含む半導体集積回路装置であって、前記スタンダードセルは、ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ）  ＦＥＴであり、第１導電型の、第１、第２および第３トランジスタと、前記第１、第２および第３トランジスタのボトム電極が共通に接続されたボトム領域とを備え、前記第１、第２および第３トランジスタのトップ電極は、電気的に分離されている。【００１４】
この態様によると、同一の第１導電型の第１、第２および第３トランジスタは、ボトムが共通のボトム領域に接続されており、トップは電気的に分離されている。すなわち、一方のノードが共通に接続され、他方のノードは電気的に分離された同一導電型の第１、第２および第３トランジスタについて、互いに接続されたノードをボトムとし、共通のボトム領域に接続することによって、スタンダードセルの面積を小さくすることができる。
【発明の効果】
【００１５】
本開示によると、ＶＮＷ  ＦＥＴを用いたフリップフロップ回路を備えた半導体集積回路装置について、製造ばらつきを抑制し小面積化を実現することができる。
【図面の簡単な説明】
【００１６】
【図１】実施形態に係るフリップフロップ回路の回路図
【図２】実施形態に係るフリップフロップ回路のレイアウト構造の例を示す平面図
【図３】（ａ），（ｂ）は実施形態に係るフリップフロップ回路のレイアウト構造の例を示す断面図
【図４】図２のレイアウト構造の層別平面図
【図５】図２のレイアウト構造の層別平面図
【図６】図２のレイアウト構造の層別平面図
【図７】図２のレイアウト構造の層別平面図
【図８】縦型ナノワイヤＦＥＴの基本構造例を示す模式図であり、（ａ）は断面図、（ｂ）は平面図
【図９】（ａ），（ｂ）は縦型ナノワイヤＦＥＴの基本構造例であって、ローカル配線を用いた構造例を示す模式平面図
【発明を実施するための形態】
【００１７】
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、いわゆる縦型ナノワイヤＦＥＴ（ＶＮＷ  ＦＥＴ）を備えるものとする。
【００１８】
図８はＶＮＷ  ＦＥＴの基本構造例を示す模式図であり、（ａ）は断面図、（ｂ）は平面図である。なお、図８（ｂ）では、メタル配線の図示を省いており、また、理解のしやすさのために、実際の平面視では見えない構成要素を図示している。
【００１９】
図８に示すように、半導体基板５０１上に、Ｐ型ウェル５０２とＮ型ウェル５０３が形成されている。ただし、半導体基板５０１がＰ型基板であるとき、Ｐ型ウェルを形成しなくてもよい。Ｐ型ウェル５０２上に、Ｎ型トランジスタであるＶＮＷ  ＦＥＴ５１０が形成されており、Ｎ型ウェル５０３上に、Ｐ型トランジスタであるＶＮＷ  ＦＥＴ５２０が形成されている。５０４は絶縁膜、５０５は層間絶縁膜である。
【００２０】
ＶＮＷ  ＦＥＴ５１０は、ソース／ドレイン電極となるボトム電極５１１と、ソース／ドレイン電極となるトップ電極５１２と、ボトム電極５１１とトップ電極５１２との間に、縦方向（基板面に対して垂直方向）に形成されたナノワイヤ５１３とを備える。ボトム電極５１１およびトップ電極５１２は、Ｎ導電型にドーピングされている。ナノワイヤ５１３の少なくとも一部がチャネル領域となる。ナノワイヤ５１３の周囲にはゲート絶縁膜５１５が形成されており、さらにその周囲にゲート電極５１４が形成されている。なお、ゲート電極５１４はナノワイヤ５１３の周囲全体を囲んでいてもよいし、ナノワイヤ５１３の周囲の一部のみを囲んでいてもよい。ゲート電極５１４がナノワイヤ５１３の周囲の一部のみを囲んでいる場合は、ゲート絶縁膜５１５はゲート電極５１４がナノワイヤ５１３を囲んでいる部分にのみ形成されていてもよい。
【００２１】
ボトム電極５１１は、半導体基板５０１の上面に沿って広がるように形成されたボトム領域５１６と接続されている。ボトム領域５１６も、Ｎ導電型にドーピングされている。ボトム領域５１６の表面にはシリサイド領域５１７が形成されている。また、トップ電極５１２の周囲に、サイドウォール５１８が形成されている。トップ電極５１２の上に、シリサイド領域５１９が形成されている。ただし、サイドウォール５１８およびシリサイド領域５１９は形成しなくてもよい。
【００２２】
同様に、ＶＮＷ  ＦＥＴ５２０は、ソース／ドレイン電極となるボトム電極５２１と、ソース／ドレイン電極となるトップ電極５２２と、ボトム電極５２１とトップ電極５２２との間に、縦方向に形成されたナノワイヤ５２３とを備える。ボトム電極５２１およびトップ電極５２２は、Ｐ導電型にドーピングされている。ナノワイヤ５２３の少なくとも一部がチャネル領域となる。ナノワイヤ５２３の周囲にはゲート絶縁膜５２５が形成されており、さらにその周囲にゲート電極５２４が形成されている。
【００２３】
ボトム電極５２１は、半導体基板５０１の上面に沿って広がるように形成されたボトム領域５２６と接続されている。ボトム領域５２６も、Ｐ導電型にドーピングされている。ボトム領域５２６の表面にはシリサイド領域５２７が形成されている。また、トップ電極５２２の周囲に、サイドウォール５２８が形成されている。トップ電極５２２の上に、シリサイド領域５２９が形成されている。ただし、サイドウォール５２８およびシリサイド領域５２９は形成しなくてもよい。
【００２４】
図８の構造では、ＶＮＷ  ＦＥＴ５１０のゲート電極領域５１４とＶＮＷ  ＦＥＴ５２０のゲート電極領域５２４とが、ゲート配線５３１によって接続されている。また、ボトム領域５１６、シリサイド領域５１９、ゲート配線５３１、シリサイド領域５２９およびボトム領域５２６は、それぞれ、コンタクト５３２およびコンタクト５４１を介して、メタル配線層Ｍ１に形成された配線５４２に接続されている。なお、メタル配線層Ｍ１のさらに上層に、メタル配線層を積層することができる。
【００２５】
半導体基板５０１は、例えば、バルクＳｉ、ゲルマニウム、その化合物や合金等によって構成されている。Ｎ型ドーパントの例としては、Ａｓ、Ｐ、Ｓｂ、Ｎ、Ｃまたはこれらの組み合わせ等がある。Ｐ型ドーパントの例としては、Ｂ、ＢＦ２、Ｉｎ、Ｎ、Ｃまたはこれらの組み合わせ等がある。また、ＶＮＷ  ＦＥＴ５１０，５２０の平面形状（ナノワイヤ５１３，５２３の横断面形状）は、例えば、円形、矩形、楕円形等であってもよい。
【００２６】
絶縁膜５０４の材質は、例えば、ＳｉＮ、ＳｉＣＮ等である。層間絶縁膜５０５の材料は、例えば、ＳｉＯ、ＴＥＯＳ、ＰＳＧ、ＢＰＳＧ、ＦＳＧ、ＳｉＯＣ、ＳＯＧ、Spin on Polymers、ＳｉＣ、または、これらの混合物等がある。シリサイド領域５１７，５２７の材質は、例えば、ＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉ、ＷＳｉ等である。
【００２７】
ゲート電極５１４，５２４、および、ゲート配線５３１の材料は、例えば、ＴｉＮ、ＴａＮ、ＴｉＡｌ、Ｔｉ−containing Metal、Ｔａ−containing Metal、Ａｌ−containing Metal、Ｗ−containing Metal、ＴｉＳｉ、ＮｉＳｉ、ＰｔＳｉ、polysilicon with silicide、これらの組み合わせ等がある。ゲート絶縁膜５１５，５２５の材料は、例えば、ＳｉＯＮ、Ｓｉ３Ｎ４、Ｔａ２Ｏ５、Ａｌ２Ｏ３、Ｈｆ  oxide、Ｔａ  oxide、Ａｌ  oxide等がある。また、ｋ値は７以上であることが好ましい。
【００２８】
トップ電極５１２，５２２上に設けるシリサイド領域５１９，５２９の材料としては、ＮｉＳｉ、ＣｏＳｉ、ＭｏＳｉ、ＷＳｉ、ＰｔＳｉ、ＴｉＳｉまたはこれらの組み合わせ等がある。また、他の構成として、Ｗ、Ｃｕ、Ａｌ等のメタルや、ＴｉＮ、ＴａＮ等の合金等、不純物注入された半導体等、またはこれらの組み合わせとしてもよい。サイドウォール５１８，５２８の材料としては、例えば、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＣＮ等がある。
【００２９】
コンタクト５３２の材料としては、例えば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ等がある。また、Ｃｕ、Ｃｕ−arroy、Ｗ、Ａｇ、Ａｕ、Ｎｉ、Ａｌ等がある。あるいは、Ｃｏ、Ｒｕでもよい。
【００３０】
図９はＶＮＷ  ＦＥＴの基本構造例であって、ローカル配線を用いた構造例を示す。図９（ａ）では、メタル配線層Ｍ１と、ＶＮＷ  ＦＥＴ５１０のトップ電極５１２およびＶＮＷ  ＦＥＴ５２０のトップ電極５２２との間に、ローカル配線５３４が形成されている。ボトム領域５１６，５２６およびゲート配線５３１は、それぞれ、コンタクト５３３、ローカル配線５３４およびコンタクト５４１を介して、メタル配線層Ｍ１に形成された配線５４２に接続されている。また、シリサイド領域５１９，５２９は、それぞれ、ローカル配線５３４およびコンタクト５４１を介して、メタル配線層Ｍ１に形成された配線５４２に接続されている。
【００３１】
図９（ｂ）では、メタル配線層Ｍ１とボトム領域５１６，５２６との間に、ローカル配線５３５が形成されている。言い換えると、ローカル配線５３５は、図９（ａ）におけるコンタクト５３３およびローカル配線５３４が一体となったものに相当する。シリサイド領域５３６は、ローカル配線５３５を形成する工程において、エッチングストッパとして用いられる。
【００３２】
本明細書では、スタンダードセルの論理機能に寄与するＶＮＷ  ＦＥＴ（トランジスタ）のことを「アクティブＶＮＷ  ＦＥＴ（トランジスタ）」といい、スタンダードセルの論理機能に寄与しないＶＮＷ  ＦＥＴ（トランジスタ）のことを「ダミーＶＮＷ  ＦＥＴ（トランジスタ）」という。また、以下の説明では、ＶＮＷ  ＦＥＴのボトム電極、トップ電極、ゲート電極のことを、適宜、単にボトム、トップ、ゲートという。また、縦型ナノワイヤ、トップ、ボトムおよびゲートからなる単位構成が、１個または複数個によって、１個のＶＮＷ  ＦＥＴを構成する場合、この単位構成のことを単に「ＶＮＷ」といい、ＶＮＷ  ＦＥＴと区別するものとする。また、スタンダードセルのことを、適宜、単にセルという。
【００３３】
また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
【００３４】
（実施形態）
図１は実施形態に係るフリップフロップ回路の回路図である。図１に示すフリップフロップ回路は、スキャン機能付きフリップフロップ回路である。フリップフロップ回路は、入力データセレクト部１０、クロックバッファ部２０、マスターラッチ部３０、スレーブラッチ部４０、および、出力バッファ部５０を備える。なお、後述するレイアウト構造は、ダミートランジスタｄｍｙ１，ｄｍｙ２を含む。
【００３５】
入力データセレクト部１０は、データ入力ＤＩＮ、スキャンデータ入力ＳＩＮ、および、スキャンモード信号Ｓを受け、スキャンモード信号Ｓにしたがって、データ入力ＤＩＮまたはスキャンデータ入力ＳＩＮのいずれかに応じた信号を出力する。ここでは、スキャンモード信号Ｓは、ローのときノーマルモード、ハイのときスキャンモードを示すものとする。入力データセレクト部１０は、スキャンモード信号Ｓがローでありノーマルモードを示すときは、データ入力ＤＩＮに応じた信号を出力する一方、スキャンモード信号Ｓがハイでありスキャンモードを示すときは、スキャンデータ入力ＳＩＮに応じた信号を出力する。入力データセレクト部１０は、インバータｉｎｖ３、Ｐ型トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４、および、Ｎ型トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４を備える。
【００３６】
クロックバッファ部２０は、クロック入力ＣＫＩＮを受けて、マスターラッチ部３０およびスレーブラッチ部４０に与える内部クロックＣＫ，ＣＫＢを生成する。クロックバッファ部２０は、インバータｉｎｖ１，ｉｎｖ２を備える。
【００３７】
マスターラッチ部３０は、入力データセレクト部１０の出力を一時的に保持し、内部クロックＣＫ，ＣＫＢのエッジのタイミングで出力する。マスターラッチ部３０は、フィードバックノードｎｄ１，インバータｉｎｖ４、Ｐ型トランジスタＰ５，Ｐ６，Ｐ７、および、Ｎ型トランジスタＮ５，Ｎ６，Ｎ７を備える。
【００３８】
スレーブラッチ部４０は、マスターラッチ部３０の出力を一時的に保持し、内部クロックＣＫ，ＣＫＢのエッジのタイミングで出力する。スレーブラッチ部４０は、フィードバックノードｎｄ２，インバータｉｎｖ５、Ｐ型トランジスタＰ８，Ｐ９，Ｐ１０、および、Ｎ型トランジスタＮ８，Ｎ９，Ｎ１０を備える。
【００３９】
出力バッファ部５０は、スレーブラッチ部４０の出力を受け、データ出力Ｑをフリップフロップ回路の外部へ出力する。出力バッファ部５０は、インバータｉｎｖ６を備える。
【００４０】
本実施形態では、図１に示す各トランジスタ、すなわち、Ｐ型トランジスタＰ１〜Ｐ１０，Ｎ型トランジスタＮ１〜Ｎ１０，インバータｉｎｖ１〜ｉｎｖ５を構成するトランジスタ、および、ダミートランジスタｄｍｙ１，ｄｍｙ２は、ＶＮＷ  ＦＥＴによって構成されている。なお、図１で各トランジスタのソース／ドレインに付している「Ｔ」「Ｂ」は、「Ｔ」がトップ、「Ｂ」がボトムを表している。
【００４１】
図２〜図７は本実施形態に係るスタンダードセルのレイアウト構造の例を示す図である。このスタンダードセルは、図１に示すフリップフロップ回路を実現する。図２は平面図、図３（ａ），（ｂ）は断面図、図４〜図７は層別の平面図である。具体的には、図３（ａ），（ｂ）は図２の平面視横方向の断面図であり、図３（ａ）は線Ｘ１−Ｘ１’の断面、図３（ｂ）は線Ｘ２−Ｘ２’の断面を示す。また、図４はＶＮＷ  ＦＥＴより下の層を示し、図５はローカル配線およびＭ１配線を示し、図６はＭ１およびＭ２配線を示し、図７はＭ２およびＭ３配線を示す。
【００４２】
なお、以下の説明では、図２等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）としている。また、図２等の平面図において縦横に走る点線、および、図３等の断面図において縦に走る点線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。例えば、ＶＮＷ  ＦＥＴのグリッドとＭ１配線のグリッドとが、異なる間隔で配置されていてもよい。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
【００４３】
また、本実施形態に係るデバイス構造は、図９（ａ）の構造を前提としている。ただし、図８や図９（ｂ）の構造や、他のデバイス構造を前提とした構造にもなり得る。以降の実施形態についても同様である。また、図を分かりやすくするために、ウェル、ＳＴＩ、各絶縁膜、ボトム上のシリサイド層、トップ上のシリサイド層、および、トップのサイドウォールについては、図示を省略している。以降の図についても同様である。
【００４４】
図２等に示すように、Ｍ１配線層に、Ｘ方向に延びる電源配線ＶＤＤ，ＶＳＳがそれぞれ設けられている。なお、ＶＤＤ，ＶＳＳは、電源配線と、電源配線が供給する電源電圧との両方を意味する符号として用いる。
【００４５】
電源配線ＶＤＤの下層に、Ｐ型トランジスタ領域（Ｐｃｈ  Ｔｒ．と図示）が形成されており、電源配線ＶＳＳの下層に、Ｎ型トランジスタ領域（Ｎｃｈ  Ｔｒ．と図示）が形成されている。
【００４６】
Ｐ型トランジスタ領域には、図面左側から順に、インバータｉｎｖ３を構成するＰ型トランジスタ、トランジスタＰ３，Ｐ１，Ｐ２，Ｐ４，Ｐ５，Ｐ６，Ｐ７、インバータｉｎｖ４を構成するＰ型トランジスタ、トランジスタＰ８，Ｐ９，Ｐ１０、インバータｉｎｖ５，ｉｎｖ６，ｉｎｖ２，ｉｎｖ１をそれぞれ構成するＰ型トランジスタ、および、ダミートランジスタｄｍｙ１が、Ｘ方向に並べて配置されている。これらのトランジスタはそれぞれ、Ｙ方向に並ぶ２個のＶＮＷを有している。
【００４７】
Ｎ型トランジスタ領域には、図面左側から順に、インバータｉｎｖ３を構成するＮ型トランジスタ、トランジスタＮ３，Ｎ４，Ｎ２，Ｎ１，Ｎ７，Ｎ６，Ｎ５、インバータｉｎｖ４を構成するＮ型トランジスタ、トランジスタＮ１０，Ｎ９，Ｎ８、インバータｉｎｖ５，ｉｎｖ６，ｉｎｖ２，ｉｎｖ１をそれぞれ構成するＮ型トランジスタ、および、ダミートランジスタｄｍｙ２が、Ｘ方向に並べて配置されている。これらのトランジスタはそれぞれ、Ｙ方向に並ぶ２個のＶＮＷを有している。
【００４８】
Ｐ型トランジスタ領域に、ボトム領域１１１〜１２１が形成されている。ボトム領域１１１〜１２１は、Ｙ方向における位置およびサイズが同一である。Ｘ方向において、ボトム領域１１３は３グリッドにわたって一体に形成されており、ボトム領域１１２，１１４〜１１６は２グリッドにわたって一体に形成されており、その他のボトム領域１１１，１１７〜１２１は１グリッド分の幅を有している。
【００４９】
インバータｉｎｖ３を構成するＰ型トランジスタは、ボトムがボトム領域１１１に接続されている。トランジスタＰ３，Ｐ１は、ボトムがボトム領域１１２に接続されている。トランジスタＰ２，Ｐ４，Ｐ５は、ボトムがボトム領域１１３に接続されている。トランジスタＰ６，Ｐ７は、ボトムがボトム領域１１４に接続されている。インバータｉｎｖ４を構成するＰ型トランジスタ、およびトランジスタＰ８は、ボトムがボトム領域１１５に接続されている。トランジスタＰ９，Ｐ１０は、ボトムがボトム領域１１６に接続されている。インバータｉｎｖ５を構成するＰ型トランジスタは、ボトムがボトム領域１１７に接続されている。インバータｉｎｖ６を構成するＰ型トランジスタは、ボトムがボトム領域１１８に接続されている。インバータｉｎｖ２を構成するＰ型トランジスタは、ボトムがボトム領域１１９に接続されている。インバータｉｎｖ１を構成するＰ型トランジスタは、ボトムがボトム領域１２０に接続されている。ダミートランジスタｄｍｙ１は、ボトムがボトム領域１２１に接続されている。
【００５０】
Ｎ型トランジスタ領域に、ボトム領域１３１〜１４３が形成されている。ボトム領域１３１〜１４３は、Ｙ方向における位置およびサイズが同一である。Ｘ方向において、ボトム領域１３２〜１３４，１３７は２グリッドにわたって一体に形成されており、その他のボトム領域１３１，１３５，１３６，１３８〜１４３は１グリッド分の幅を有している。
【００５１】
インバータｉｎｖ３を構成するＮ型トランジスタは、ボトムがボトム領域１３１に接続されている。トランジスタＮ３，Ｎ４は、ボトムがボトム領域１３２に接続されている。トランジスタＮ２，Ｎ１は、ボトムがボトム領域１３３に接続されている。トランジスタＮ７，Ｎ６は、ボトムがボトム領域１３４に接続されている。トランジスタＮ５は、ボトムがボトム領域１３５に接続されている。インバータｉｎｖ４を構成するＮ型トランジスタは、ボトムがボトム領域１３６に接続されている。トランジスタＮ１０，Ｎ９は、ボトムがボトム領域１３７に接続されている。トランジスタＮ８は、ボトムがボトム領域１３８に接続されている。インバータｉｎｖ５を構成するＮ型トランジスタは、ボトムがボトム領域１３９に接続されている。インバータｉｎｖ６を構成するＮ型トランジスタは、ボトムがボトム領域１４０に接続されている。インバータｉｎｖ２を構成するＮ型トランジスタは、ボトムがボトム領域１４１に接続されている。インバータｉｎｖ１を構成するＮ型トランジスタは、ボトムがボトム領域１４２に接続されている。ダミートランジスタｄｍｙ１は、ボトムがボトム領域１４３に接続されている。
【００５２】
ゲート配線２１１〜２２７は、Ｙ方向に延びるように、並列に形成されており、Ｙ方向における位置およびサイズが同一である。ゲート配線２１１〜２２７は、Ｘ方向において同一位置に配置されたＰ型トランジスタとＮ型トランジスタのゲート同士を、それぞれ接続している。すなわち、インバータｉｎｖ３を構成するＰ型トランジスタおよびＮ型トランジスタは、ゲート配線２１１によってゲート同士が接続されている。トランジスタＰ３，Ｎ３は、ゲート配線２１２によってゲート同士が接続されている。トランジスタＰ１，Ｎ４は、ゲート配線２１３によってゲート同士が接続されている。トランジスタＰ２，Ｎ２は、ゲート配線２１４によってゲート同士が接続されている。トランジスタＰ４，Ｎ１は、ゲート配線２１５によってゲート同士が接続されている。トランジスタＰ５，Ｎ７は、ゲート配線２１６によってゲート同士が接続されている。トランジスタＰ６，Ｎ６は、ゲート配線２１７によってゲート同士が接続されている。トランジスタＰ７，Ｎ５は、ゲート配線２１８によってゲート同士が接続されている。インバータｉｎｖ４を構成するＰ型トランジスタおよびＮ型トランジスタは、ゲート配線２１９によってゲート同士が接続されている。トランジスタＰ８，Ｎ１０は、ゲート配線２２０によってゲート同士が接続されている。トランジスタＰ９，Ｎ９は、ゲート配線２２１によってゲート同士が接続されている。トランジスタＰ１０，Ｎ８は、ゲート配線２２２によってゲート同士が接続されている。インバータｉｎｖ５を構成するＰ型トランジスタおよびＮ型トランジスタは、ゲート配線２２３によってゲート同士が接続されている。インバータｉｎｖ６を構成するＰ型トランジスタおよびＮ型トランジスタは、ゲート配線２２４によってゲート同士が接続されている。インバータｉｎｖ２を構成するＰ型トランジスタおよびＮ型トランジスタは、ゲート配線２２５によってゲート同士が接続されている。インバータｉｎｖ１を構成するＰ型トランジスタおよびＮ型トランジスタは、ゲート配線２２６によってゲート同士が接続されている。ダミートランジスタｄｍｙ１，ｄｍｙ２は、ゲート配線２２７によってゲート同士が接続されている。
【００５３】
インバータｉｎｖ３を構成するＰ型トランジスタは、トップがローカル配線３１１を介して電源配線ＶＤＤに接続されている。インバータｉｎｖ３を構成するＮ型トランジスタは、トップがローカル配線３５１を介して電源配線ＶＳＳに接続されている。また、ボトム領域１１１とボトム領域１３１とは、その上層にあるＭ２配線４５１を介して互いに接続されている。Ｍ２配線４５１は、インバータｉｎｖ３の出力となる。ゲート配線２１１は、ローカル配線３３１、Ｍ１配線４３１を介して、Ｍ２配線４５４に接続されている。Ｍ２配線４５４は、インバータｉｎｖ３の入力となり、スキャンモード信号Ｓが与えられる。
【００５４】
トランジスタＰ３のトップは、ローカル配線３１２、Ｍ１配線４１４、ローカル配線３１５を介して、トランジスタＰ４のトップと接続されている。トランジスタＰ１のトップは、ローカル配線３１３、Ｍ１配線４１１、ローカル配線３１４を介して、トランジスタＰ２のトップと接続されている。トランジスタＰ５のトップは、ローカル配線３１６、Ｍ１配線４１５、ローカル配線３１８を介して、トランジスタＰ７のトップと接続されている。トランジスタＰ６のトップはローカル配線３１７を介して、電源配線ＶＤＤと接続されている。ボトム領域１１２は、Ｍ２配線４５２を介して電源配線ＶＤＤに接続されている。
【００５５】
トランジスタＮ３のトップは、ローカル配線３５２を介して、電源配線ＶＳＳと接続されている。トランジスタＮ４のトップは、ローカル配線３５３、Ｍ１配線４３８、ローカル配線３５４を介して、トランジスタＮ２のトップと接続されている。また、Ｍ１配線４３８は、Ｍ２配線４５６を介して、Ｍ１配線４４１と接続されている。トランジスタＮ１のトップは、ローカル配線３５５を介して、電源配線ＶＳＳと接続されている。トランジスタＮ７のトップは、ローカル配線３５６、Ｍ１配線４３９、ローカル配線３５８を介して、トランジスタＮ５のトップと接続されている。トランジスタＮ６のトップは、ローカル配線３５７を介して、電源配線ＶＳＳと接続されている。ボトム領域１３５は、Ｍ１配線４４１に接続されている。
【００５６】
ゲート配線２１２は、ローカル配線３３２、Ｍ１配線４１７を介して、Ｍ２配線４５３と接続される。Ｍ２配線４５３は、スキャンデータ入力ＳＩＮが与えられる。ゲート配線２１３は、ローカル配線３３３、Ｍ１配線４３１を介して、Ｍ２配線４５４と接続される。Ｍ２配線４５４は、スキャンモード信号Ｓが与えられる。ゲート配線２１４は、ローカル配線３３４を介して、Ｍ１配線４３２と接続される。Ｍ１配線４３２は、データ入力ＤＩＮが与えられるＭ２配線４７１と接続されている。ゲート配線２１５は、ローカル配線３３５、Ｍ１配線４１８、Ｍ２配線４５５、Ｍ３配線４８１を介して、Ｍ２配線４５１と接続される。
【００５７】
ゲート配線２１６は、ローカル配線３３６、Ｍ１配線４３３、Ｍ２配線４５８を介して、Ｍ３配線４８３と接続される。Ｍ３配線４８３は、内部クロックＣＫが与えられる。ゲート配線２１７は、ローカル配線３３７、Ｍ２配線４５７を介して、Ｍ１配線４１２と接続される。ゲート配線２１８は、ローカル配線３３８を介して、Ｍ１配線４３４に接続される。
【００５８】
インバータｉｎｖ４を構成するＰ型トランジスタは、トップがローカル配線３１９を介して電源配線ＶＤＤに接続されている。インバータｉｎｖ４を構成するＮ型トランジスタは、トップがローカル配線３５９を介して電源配線ＶＳＳに接続されている。また、ボトム領域１１５とボトム領域１３６とは、その上層にあるＭ２配線４６０を介して互いに接続されている。Ｍ２配線４６０は、インバータｉｎｖ４の出力となる。Ｍ２配線４６０はＭ１配線４１２と接続されている。ゲート配線２１９は、ローカル配線３３９、Ｍ１配線４１９を介して、Ｍ２配線４５９に接続されている。Ｍ２配線４５９は、インバータｉｎｖ４の入力となり、マスターラッチ部３０におけるフィードバックノードｎｄ１に相当する。
【００５９】
トランジスタＰ８のトップは、ローカル配線３２０、Ｍ１配線４１６、ローカル配線３２２を介して、トランジスタＰ１０のトップと接続されている。トランジスタＰ９のトップは、ローカル配線３２１を介して、電源配線ＶＤＤと接続されている。トランジスタＮ１０のトップは、ローカル配線３６０、Ｍ１配線４４０、ローカル配線３６２を介して、トランジスタＮ８のトップと接続されている。トランジスタＮ９のトップは、ローカル配線３６１を介して、電源配線ＶＳＳと接続されている。ゲート配線２２０は、ローカル配線３４０、Ｍ１配線４３４を介して、Ｍ２配線４６１と接続されている。ゲート配線２２１は、ローカル配線３４１、Ｍ１配線４４５、Ｍ２配線４６２を介して、Ｍ１配線４１３と接続されている。ゲート配線２２２は、ローカル配線３４２、Ｍ１配線４３５を介して、Ｍ２配線４６３と接続されている。ボトム領域１３８は、Ｍ１配線４４２を介して、Ｍ２配線４６０と接続されている。
【００６０】
インバータｉｎｖ５を構成するＰ型トランジスタは、トップがローカル配線３２３を介して電源配線ＶＤＤに接続されている。インバータｉｎｖ５を構成するＮ型トランジスタは、トップがローカル配線３６３を介して電源配線ＶＳＳに接続されている。また、ボトム領域１１７とボトム領域１３９とは、その上層にあるＭ２配線４６５を介して互いに接続されている。Ｍ２配線４６５は、インバータｉｎｖ５の出力となる。Ｍ２配線４６５は、Ｍ１配線４１３と接続されている。ゲート配線２２３は、ローカル配線３４３、Ｍ１配線４２０を介して、Ｍ２配線４６４と接続されている。Ｍ２配線４６４は、インバータｉｎｖ５の入力となり、スレーブラッチ部４０におけるフィードバックノードｎｄ２に相当する。
【００６１】
インバータｉｎｖ６を構成するＰ型トランジスタは、トップがローカル配線３２４を介して電源配線ＶＤＤに接続されている。インバータｉｎｖ６を構成するＮ型トランジスタは、トップがローカル配線３６４を介して電源配線ＶＳＳに接続されている。また、ボトム領域１１８とボトム領域１４０とは、その上層にあるＭ２配線４６６を介して互いに接続されている。Ｍ２配線４６６は、インバータｉｎｖ６の出力となり、データ出力Ｑが出力される。ゲート配線２２４は、ローカル配線３４４、Ｍ１配線４３６を介して、インバータｉｎｖ５の出力となるＭ２配線４６５と接続されている。
【００６２】
インバータｉｎｖ２を構成するＰ型トランジスタは、トップがローカル配線３２５を介して電源配線ＶＤＤに接続されている。インバータｉｎｖ２を構成するＮ型トランジスタは、トップがローカル配線３６５を介して電源配線ＶＳＳに接続されている。また、ボトム領域１１９とボトム領域１４１とは、その上層にあるＭ２配線４６７を介して互いに接続されている。Ｍ２配線４６７は、インバータｉｎｖ２の出力となり、内部クロックＣＫが出力される。ゲート配線２２５は、ローカル配線３４５、Ｍ１配線４３７を介して、Ｍ２配線４６８と接続されている。Ｍ２配線４６８は、インバータｉｎｖ２の入力となる。
【００６３】
インバータｉｎｖ１を構成するＰ型トランジスタは、トップがローカル配線３２６を介して電源配線ＶＤＤに接続されている。インバータｉｎｖ１を構成するＮ型トランジスタは、トップがローカル配線３６６を介して電源配線ＶＳＳに接続されている。また、ボトム領域１２０とボトム領域１４２とは、その上層にあるＭ２配線４６８を介して互いに接続されている。Ｍ２配線４６８は、インバータｉｎｖ１の出力となり、内部クロックＣＫＢが出力される。ゲート配線２２６は、ローカル配線３４６を介して、Ｍ１配線４２１と接続されている。Ｍ１配線４２１は、クロック入力ＣＫＩＮが与えられる。
【００６４】
ダミートランジスタｄｍｙ１は、トップがローカル配線３２７を介して電源配線ＶＤＤに接続されている。ダミートランジスタｄｍｙ２は、トップがローカル配線３６７を介して電源配線ＶＳＳに接続されている。ボトム領域１２１、ゲート配線２２７は、ローカル配線３２７を介して電源配線ＶＤＤに接続されている。ボトム領域１４３は、ローカル配線３６７を介して電源配線ＶＳＳに接続されている。
【００６５】
データ入力ＤＩＮは、Ｍ２配線４７１に与えられる。Ｍ２配線４７１は、Ｍ１配線４３２、ローカル配線３３４を介してゲート配線２１４に接続されているので、データ入力ＤＩＮは、トランジスタＰ２，Ｎ２のゲートに与えられる。
【００６６】
スキャンデータ入力ＳＩＮは、Ｍ２配線４５３に与えられる。Ｍ２配線４５３は、Ｍ１配線４１７、ローカル配線３３２を介してゲート配線２１２に接続されているので、スキャンデータ入力ＳＩＮは、トランジスタＰ３，Ｎ３のゲートに与えられる。
【００６７】
スキャンモード信号Ｓは、Ｍ２配線４５４に与えられる。Ｍ２配線４５４は、Ｍ１配線４３１、ローカル配線３３１、３３３を介して、ゲート配線２１１，２１３に接続されているので、スキャンモード信号Ｓは、インバータｉｎｖ３を構成するＰ型トランジスタおよびＮ型トランジスタ、並びに、トランジスタＰ１，Ｎ４のゲートに与えられる。
【００６８】
クロック入力ＣＫＩＮは、Ｍ１配線４２１に与えられる。Ｍ１配線４２１は、ローカル配線３４６を介してゲート配線２２６に接続されているので、クロック入力ＣＫＩＮは、インバータｉｎｖ１を構成するＰ型トランジスタおよびＮ型トランジスタのゲートに与えられる。インバータｉｎｖ１の出力すなわち内部クロックＣＫＢは、Ｍ２配線４６８から出力される。Ｍ２配線４６８は、Ｍ１配線４３７、ローカル配線３４５を介してゲート配線２２５に接続されているので、内部クロックＣＫＢは、インバータｉｎｖ２を構成するＰ型トランジスタおよびＮ型トランジスタのゲートに与えられる。インバータｉｎｖ２の出力すなわち内部クロックＣＫは、Ｍ２配線４６７から出力される。
【００６９】
Ｍ２配線４６７は、Ｍ３配線４８３を介して、Ｍ２配線４５８，４６３と接続されている。Ｍ２配線４５８は、Ｍ１配線４３３、ローカル配線３３６を介して、ゲート配線２１６に接続されている。Ｍ２配線４６３は、Ｍ１配線４３５、ローカル配線３４２を介して、ゲート配線２２２に接続されている。すなわち、内部クロックＣＫは、トランジスタＰ５，Ｎ７，Ｐ１０，Ｎ８のゲートに与えられる。
【００７０】
Ｍ２配線４６８は、Ｍ３配線４８２を介して、Ｍ２配線４６１と接続されている。Ｍ２配線４６１は、Ｍ１配線４３４、ローカル配線３３８，３４０を介して、ゲート配線２１８，２２０に接続されている。すなわち、内部クロックＣＫＢは、トランジスタＰ７，Ｎ５，Ｐ８，Ｎ１０のゲートに与えられる。
【００７１】
データ出力Ｑは、インバータｉｎｖ６の出力となるＭ２配線４６６から出力される。
【００７２】
上述したレイアウト構造には、次のような特徴がある。
【００７３】
マスターラッチ部３０において、フィードバックノードｎｄ１に接続されたトランジスタに着目する。フィードバックノードｎｄ１に信号を出力するトランジスタＰ５，Ｎ５は、ノード（ソースまたはドレイン）がフィードバックノードｎｄ１に接続されている。また、トランジスタＰ７，Ｎ７のノード（ドレイン）が、フィードバックノードｎｄ１に接続されている。上述したレイアウト構造では、トランジスタＰ５，Ｎ５，Ｐ７，Ｎ７はいずれも、トップが、フィードバックノードｎｄ１に接続されている。すなわち、トランジスタＰ５のトップに接続されたローカル配線３１６と、トランジスタＰ７のトップに接続されたローカル配線３１８とは、Ｍ１配線４１５によって接続されている。トランジスタＮ７のトップに接続されたローカル配線３５６と、トランジスタＮ５のトップに接続されたローカル配線３５８とは、Ｍ１配線４３９によって接続されている。さらに、Ｍ１配線４１５とＭ１配線４３９とは、Ｍ２配線４５９によって接続されている。
【００７４】
同様に、スレーブラッチ部４０において、フィードバックノードｎｄ２に接続されたトランジスタに着目する。フィードバックノードｎｄ２に信号を出力するトランジスタＰ８，Ｎ８は、ノード（ソースまたはドレイン）がフィードバックノードｎｄ２に接続されている。また、トランジスタＰ１０，Ｎ１０のノード（ドレイン）が、フィードバックノードｎｄ２に接続されている。上述したレイアウト構造では、トランジスタＰ８，Ｎ８，Ｐ１０，Ｎ１０はいずれも、トップが、フィードバックノードｎｄ２に接続されている。すなわち、トランジスタＰ８のトップに接続されたローカル配線３２０と、トランジスタＰ１０のトップに接続されたローカル配線３２２とは、Ｍ１配線４１６によって接続されている。トランジスタＮ１０のトップに接続されたローカル配線３６０と、トランジスタＮ８のトップに接続されたローカル配線３６２とは、Ｍ１配線４４０によって接続されている。さらに、Ｍ１配線４１６とＭ１配線４４０とは、Ｍ２配線４６４によって接続されている。
【００７５】
このように、マスターラッチ部３０において、フィードバックノードｎｄ１にノードが接続されるトランジスタＰ５，Ｎ５，Ｐ７，Ｎ７のいずれも、トップをフィードバックノードｎｄ１に接続することによって、接続のための信号配線を減らすことができる。また、スレーブラッチ部４０において、フィードバックノードｎｄ２にノードが接続されるトランジスタＰ８，Ｎ８，Ｐ１０，Ｎ１０のいずれも、トップをフィードバックノードｎｄ２に接続することによって、接続のための信号配線を減らすことができる。したがって、スタンダードセルの面積を小さくすることができる。
【００７６】
また、マスターラッチ部３０において、トランジスタＰ５，Ｎ７は、内部クロックＣＫをゲートに受け、トランジスタＮ５，Ｐ７は、内部クロックＣＫＢをゲートに受ける。そして、トランジスタＰ５，Ｎ７は、Ｘ方向における同一位置に配置されており、かつ、ゲート配線２１６によって、ゲート同士が接続されている。トランジスタＰ７，Ｎ５は、Ｘ方向における同一位置に配置されており、かつ、ゲート配線２１８によって、ゲート同士が接続されている。ゲート配線２１６，２１８はＹ方向に延びるように形成されている。
【００７７】
また、スレーブラッチ部４０において、トランジスタＰ８，Ｎ１０は、内部クロックＣＫＢをゲートに受け、トランジスタＮ８，Ｐ１０は、内部クロックＣＫをゲートに受ける。そして、トランジスタＰ８，Ｎ１０は、Ｘ方向における同一位置に配置されており、かつ、ゲート配線２２０によって、ゲート同士が接続されている。トランジスタＰ１０，Ｎ８は、Ｘ方向における同一位置に配置されており、かつ、ゲート配線２２２によって、ゲート同士が接続されている。ゲート配線２２０，２２２はＹ方向に延びるように形成されている。
【００７８】
このように、マスターラッチ部３０において、内部クロックＣＫをゲートに受けるトランジスタＰ５，Ｎ７をＸ方向における同一位置に配置し、ゲート同士を接続するとともに、内部クロックＣＫＢをゲートに受けるトランジスタＮ５，Ｐ７をＸ方向における同一位置に配置し、ゲート同士を接続することによって、ゲート接続のための配線を減らすことができる。また、スレーブラッチ部４０において、内部クロックＣＫＢをゲートに受けるトランジスタＰ８，Ｎ１０をＸ方向における同一位置に配置し、ゲート同士を接続するとともに、内部クロックＣＫをゲートに受けるトランジスタＮ８，Ｐ１０をＸ方向における同一位置に配置し、ゲート同士を接続することによって、ゲート接続のための配線を減らすことができる。したがって、スタンダードセルの面積を小さくすることができる。さらに、ゲート接続のために、Ｙ方向に延びるゲート配線２１６，２１８，２２０，２２２を設けることによって、ゲート配線の形状を均一に構成できるので、製造精度が向上するとともに、性能ばらつきを抑制することができる。
【００７９】
また、入力データセレクト部１０におけるトランジスタＰ２，Ｐ４、および、マスターラッチ部３０におけるトランジスタＰ５に着目する。トランジスタＰ２，Ｐ４，Ｐ５は、一方のノード（ドレイン）が共通に接続されている。ただし、トランジスタＰ２，Ｐ４，Ｐ５の他方のノードは、互いに独立しており、電気的に分離されている。そして上述したレイアウト構造では、Ｐ型トランジスタ領域に幅広のボトム領域１１３が形成されており、トランジスタＰ２，Ｐ４，Ｐ５のボトムがボトム領域１１３に共通に接続されている。このように、一方のノードが共通に接続され、他方のノードは電気的に分離されているトランジスタＰ２，Ｐ４，Ｐ５について、互いに接続されるノードをボトムとし、共通のボトム領域１１３に接続することによって、スタンダードセルの面積を小さくすることができる。
【００８０】
また、Ｐ型トランジスタ領域におけるボトム領域１１１〜１２１は、Ｙ方向において、同じサイズで同じ位置に形成されており、Ｎ型トランジスタ領域におけるボトム領域１３１〜１４３は、Ｙ方向において、同じサイズで同じ位置に形成されている。これにより、製造が容易になり、製造精度が上がるとともに、性能ばらつきを抑制することができる。
【００８１】
ゲート配線２１１〜２２７は、全てＹ方向に延びており、Ｙ方向におけるサイズおよび位置が同一であり、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がるとともに、性能ばらつきを抑制することができる。
【００８２】
ローカル配線３１１〜３２７，３３１〜３４６，３５１〜３６７は、全てＹ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。Ｍ１配線層の配線４１１〜４２１，４３１〜４４２は、全てＸ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。Ｍ２配線層の配線４５１〜４６８は、全てＸ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。Ｍ３配線層の配線４８１〜４８３は、全てＸ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。
【００８３】
（変形例）
上述したレイアウト構造の例では、ＶＮＷの平面形状は円形であるものとしたが、ＶＮＷの平面形状は円形に限られるものではない。例えば、矩形、長円形などであってもかまわない。なお、ＶＮＷの平面形状が、長円形のように一方向に長く延びる形状である場合には、延びる方向は同一であるのが好ましい。また、端の位置はそろっていることが好ましい。また、スタンダードセルにおいて、全てのＶＮＷを同一形状にする必要はなく、異なる平面形状を有するＶＮＷが混在していてもかまわない。
【００８４】
また、上述したレイアウト構造の例では、各ＶＮＷ  ＦＥＴは２個のＶＮＷによって構成するものとしたが、ＶＮＷ  ＦＥＴを構成するＶＮＷの個数はこれに限られるものではない。また、スタンダードセルにおいて、全てのＶＮＷを同一個数のＶＮＷによって構成する必要はなく、異なる個数のＶＮＷを有するＶＮＷ  ＦＥＴが混在していてもかまわない。
【００８５】
また、上の実施形態では、フリップフロップ回路を実現するスタンダードセルを例にとって、レイアウト構造の説明を行ったが、レイアウト構造の特徴の少なくとも一部は、他の回路を実現するスタンダードセルにも適用可能である。例えば上の実施形態では、入力データセレクト部１０のトランジスタＰ２，Ｐ４、および、マスターラッチ部３０のトランジスタＰ５について、互いに接続されるノードをボトムとし、共通のボトム領域１１３に接続するものとした。これと同様に、他の回路を実現するスタンダードセルにおいても、一方のノードが共通に接続され、他方のノードは電気的に分離されている少なくとも３個の同一導電型のトランジスタについて、互いに接続されるノードをボトムとし、共通のボトム領域に接続するようにしてもよい。
【産業上の利用可能性】
【００８６】
本開示では、ＶＮＷ  ＦＥＴを用いたフリップフロップ回路を備えた半導体集積回路装置について、小面積化を実現することができるので、例えば半導体チップの性能向上に有用である。
【符号の説明】
【００８７】
３０  マスターラッチ部
４０  スレーブラッチ部
１１３  ボトム領域
２１６，２１８，２２０，２２２  ゲート配線
３１６，３１８，３２０，３２２，３６０，３６２，３５６，３５８，ローカル配線
４１５，４１６，４３９，４４０  Ｍ１配線
４５９，４６４  Ｍ２配線
ｎｄ１，ｎｄ２  フィードバックノード
Ｐ２，Ｐ４，Ｐ５，Ｐ７，Ｐ８，Ｐ１０  Ｐ型トランジスタ
Ｎ５，Ｎ７，Ｎ８，Ｎ１０  Ｎ型トランジスタ
ＣＫ  内部クロック
ＣＫＢ  内部クロック
【図１】
2019171937.tif 000003
【図２】
2019171937.tif 000004
【図３】
2019171937.tif 000005
【図４】
2019171937.tif 000006
【図５】
2019171937.tif 000007
【図６】
2019171937.tif 000008
【図７】
2019171937.tif 000009
【図８】
2019171937.tif 000010
【図９】
2019171937.tif 000011
【手続補正書】
【提出日】令和2年8月21日(2020.8.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
インバータｉｎｖ３を構成するＮ型トランジスタは、ボトムがボトム領域１３１に接続されている。トランジスタＮ３，Ｎ４は、ボトムがボトム領域１３２に接続されている。トランジスタＮ２，Ｎ１は、ボトムがボトム領域１３３に接続されている。トランジスタＮ７，Ｎ６は、ボトムがボトム領域１３４に接続されている。トランジスタＮ５は、ボトムがボトム領域１３５に接続されている。インバータｉｎｖ４を構成するＮ型トランジスタは、ボトムがボトム領域１３６に接続されている。トランジスタＮ１０，Ｎ９は、ボトムがボトム領域１３７に接続されている。トランジスタＮ８は、ボトムがボトム領域１３８に接続されている。インバータｉｎｖ５を構成するＮ型トランジスタは、ボトムがボトム領域１３９に接続されている。インバータｉｎｖ６を構成するＮ型トランジスタは、ボトムがボトム領域１４０に接続されている。インバータｉｎｖ２を構成するＮ型トランジスタは、ボトムがボトム領域１４１に接続されている。インバータｉｎｖ１を構成するＮ型トランジスタは、ボトムがボトム領域１４２に接続されている。ダミートランジスタｄｍｙ２は、ボトムがボトム領域１４３に接続されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
ローカル配線３１１〜３２７，３３１〜３４６，３５１〜３６７は、全てＹ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。Ｍ１配線層の配線４１１〜４２１，４３１〜４４２は、全てＸ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。Ｍ２配線層の配線４５１〜４６８は、全てＹ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。Ｍ３配線層の配線４８１〜４８３は、全てＸ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００８４
【補正方法】変更
【補正の内容】
【００８４】
また、上述したレイアウト構造の例では、各ＶＮＷ  ＦＥＴは２個のＶＮＷによって構成するものとしたが、ＶＮＷ  ＦＥＴを構成するＶＮＷの個数はこれに限られるものではない。また、スタンダードセルにおいて、全てのＶＮＷ  ＦＥＴを同一個数のＶＮＷによって構成する必要はなく、異なる個数のＶＮＷを有するＶＮＷ  ＦＥＴが混在していてもかまわない。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
【図１】実施形態に係るフリップフロップ回路の回路図
【図２】実施形態に係るフリップフロップ回路のレイアウト構造の例を示す平面図
【図３】（ａ），（ｂ）は実施形態に係るフリップフロップ回路のレイアウト構造の例を示す断面図
【図４】図２のレイアウト構造の層別平面図
【図５】図２のレイアウト構造の層別平面図
【図６】図２のレイアウト構造の層別平面図
【図７】図２のレイアウト構造の層別平面図
【図８】縦型ナノワイヤＦＥＴの基本構造例を示す模式図であり、（ａ）は断面図、（ｂ）は平面図
【図９】（ａ），（ｂ）は縦型ナノワイヤＦＥＴの基本構造例であって、ローカル配線を用いた構造例を示す模式断面図
【国際調査報告】
2019171937.tif 000012
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