(57)【要約】本開示の半導体素子の製造方法は、基板の第１面上の、第１の堆積抑制マスクに覆われていない表面領域を第１の結晶成長領域とするマスク形成工程と、第１の結晶成長領域の上に半導体層を形成する素子形成工程と、マスクを除去するマスク除去工程と、半導体層を分離する素子分離工程と、を含む。また、前記素子分離工程の後に、前記第１の堆積抑制マスクの形成位置とは異なる領域に、第２の堆積抑制マスクを形成して、マスクに覆われていない第２の結晶成長領域を露出させるマスク再形成工程と、前記第２の結晶成長領域上に、素子となる半導体層を形成する素子再形成工程と、堆積抑制マスクを除去するマスク除去工程と、半導体層を基板から分離する素子分離工程と、からなる基板再使用工程を、１回以上行なう。
2020138226.tif 000002
【特許請求の範囲】
【請求項１】
半導体結晶の成長の起点となる第１面を有する基板の該第１面上に、前記半導体結晶の成長を抑制する第１の堆積抑制マスクを予め定められたパターンで形成し、前記第１の堆積抑制マスクに覆われていない表面領域を第１の結晶成長領域とするマスク形成工程と、
気相成長によって、前記第１の結晶成長領域から前記第１の堆積抑制マスク上にかけて半導体結晶を成長させ、素子となる半導体層を形成する素子形成工程と、
前記第１の堆積抑制マスクを除去するマスク除去工程と、
前記半導体層を前記基板から分離する素子分離工程と、を含み、
前記素子分離工程の後に、
前記半導体層を分離した後の前記基板を使用する工程であって、
前記第１の結晶成長領域を含む、前記のマスク形成工程で形成された前記第１の堆積抑制マスクの形成位置とは異なる領域に、第２の堆積抑制マスクを形成して、該第２の堆積抑制マスクに覆われていない第２の結晶成長領域を露出させるマスク再形成工程と、
気相成長によって、前記第２の結晶成長領域から隣接する前記第２の堆積抑制マスク上に半導体結晶を成長させ、再度、素子となる半導体層を形成する素子再形成工程と、
前記第２の堆積抑制マスクを除去するマスク除去工程と、
形成された前記半導体層を前記基板から分離する素子分離工程と、
を有する基板再使用工程を、１回以上行なう半導体素子の製造方法。
【請求項２】
前記基板再使用工程を複数回、繰り返し、
前記基板再使用工程の度に、前記マスク再形成工程において、前記半導体結晶の成長の起点となる前記第２の結晶成長領域の位置を、前記素子形成工程および前記素子再形成工程で未使用の表面領域に設定する、請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第１面の縁部領域を堆積抑制マスクで覆う、請求項１または２に記載の半導体素子の製造方法。
【請求項４】
前記第１面に対して反対側に位置する第２面に、基板の変質を抑制する保護層を形成する、請求項１〜３のいずれか１つに記載の半導体素子の製造方法。
【請求項５】
前記第１の堆積抑制マスクおよび前記第２の堆積抑制マスクの少なくとも一方は、酸化シリコンを含むものを用いる、請求項１〜４のいずれか１つに記載の半導体素子の製造方法。
【請求項６】
前記第１の堆積抑制マスクおよび前記第２の堆積抑制マスクの少なくとも一方は、タングステン、モリブデン、タンタル、ニオブからなる元素群のうち、少なくとも１種の元素を含有するものを用いる、請求項１〜４のいずれか１つに記載の半導体素子の製造方法。
【請求項７】
結晶成長により基板上に形成され、該基板から分離された半導体素子であって、
前記分離前の基板との対向面に、前記第１面の凹凸形状が反転転写された段部を有する、半導体素子。
【請求項８】
半導体結晶の成長の起点となる第１面を有し、該第１面に対して反対側に位置する第２面に、保護層を有する、基板。
【請求項９】
前記基板の側面に保護層を有する、請求項８に記載の基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体素子の製造方法およびそれにより得られる半導体素子、ならびに半導体素子の製造に用いられる基板に関する。
【背景技術】
【０００２】
半導体素子の製造方法として、基板上に半導体層を結晶成長させた後、基板と半導体層とを分離して、半導体素子を製造することが知られている（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５０２３３１８号公報
【発明の概要】
【０００４】
本開示の半導体素子の製造方法は、半導体結晶の成長の起点となる第１面を有する基板の該第１面上に、前記半導体結晶の成長を抑制する第１の堆積抑制マスクを予め定められたパターンで形成し、前記第１の堆積抑制マスクに覆われていない表面領域を第１の結晶成長領域とするマスク形成工程と、気相成長によって、前記第１の結晶成長領域から前記第１の堆積抑制マスク上にかけて半導体結晶を成長させ、素子となる半導体層を形成する素子形成工程と、前記第１の堆積抑制マスクを除去するマスク除去工程と、前記半導体層を前記基板から分離する素子分離工程と、を含む。
前記素子分離工程の後に、前記半導体層を分離した後の前記基板を使用する工程であって、前記第１の結晶成長領域を含む、前記のマスク形成工程で形成された前記第１の堆積抑制マスクの形成位置とは異なる領域に、第２の堆積抑制マスクを形成して、該第２の堆積抑制マスクに覆われていない第２の結晶成長領域を露出させるマスク再形成工程と、気相成長によって、前記第２の結晶成長領域から隣接する前記第２の堆積抑制マスク上に半導体結晶を成長させ、再度、素子となる半導体層を形成する素子再形成工程と、前記第２の堆積抑制マスクを除去するマスク除去工程と、前記形成された半導体層を前記基板から分離する素子分離工程と、を有する基板再使用工程を、１回以上行なう。
【０００５】
また、本開示の半導体素子は、前述の製造方法により得られる半導体素子であって、結晶成長により基板上に形成され、該基板から分離された半導体素子の、前記分離前の基板との対向面に、前記基板表面の凹凸形状が反転転写された段部を有する。
【０００６】
また、本開示の基板は、前述の半導体素子の製造方法に用いられる基板であって、半導体結晶の成長の起点となる第１面を有し、該第１面に対して反対側に位置する第２面に、保護層を有する。
【図面の簡単な説明】
【０００７】
【図１Ａ】実施形態の半導体素子の製造方法における、初期状態の基板を用いた１回目の製造の過程を説明する図である。
【図１Ｂ】実施形態の半導体素子の製造方法における、初期状態の基板を用いた１回目の製造の過程を説明する図である。
【図１Ｃ】実施形態の半導体素子の製造方法における、初期状態の基板を用いた１回目の製造の過程を説明する図である。
【図１Ｄ】実施形態の半導体素子の製造方法における、初期状態の基板を用いた１回目の製造の過程を説明する図である。
【図２Ａ】リサイクル基板を用いた２回目の製造の過程を説明する図である。
【図２Ｂ】リサイクル基板を用いた２回目の製造の過程を説明する図である。
【図２Ｃ】リサイクル基板を用いた２回目の製造の過程を説明する図である。
【図２Ｄ】リサイクル基板を用いた２回目の製造の過程を説明する図である。
【図３Ａ】実施形態の半導体素子の製造を複数回繰り返した場合における、半導体層形成後の構成を示す図であり、１回目の素子形成工程後の状態を示す。
【図３Ｂ】実施形態の半導体素子の製造を複数回繰り返した場合における、半導体層形成後の構成を示す図であり、２回目の素子形成工程後の状態を示す。
【図３Ｃ】実施形態の半導体素子の製造を複数回繰り返した場合における、半導体層形成後の構成を示す図であり、３回目の素子形成工程後の状態を示す。図である。
【図３Ｄ】実施形態の半導体素子の製造を複数回繰り返した場合における、半導体層形成後の構成を示す図であり、４回目の素子形成工程後の状態を示す図である。
【図３Ｅ】実施形態の半導体素子の製造を複数回繰り返した場合における、半導体層形成後の構成を示す図であり、５回目の素子形成工程後の状態を示す図である。
【図３Ｆ】実施形態の半導体素子の製造を複数回繰り返した場合における、半導体層形成後の構成を示す図であり、６回目の素子形成工程後の状態を示す図である。
【図４】基板の上下を反転させて使用する、他の実施形態の素子形成工程後の状態を示す図である。
【発明を実施するための形態】
【０００８】
本開示の目的、特色、および利点は、下記の詳細な説明と図面とからより明確になるであろう。
【０００９】
以下、本開示の実施形態について、図面を参照しつつ説明する。図面は模式的に示したものであり、各図面における各層（膜）および素子、基板は、説明を容易にするためにそれぞれの厚みを強調して描いている。
【００１０】
まず、本開示の半導体素子の製造方法が基礎とする構成の半導体素子の製造方法について説明する。
【００１１】
本開示の半導体素子の製造方法が基礎とする構成の半導体素子の製造方法として、基板上に半導体層を結晶成長させた後、基板と半導体層とを分離して、半導体素子を製造することが知られている。
【００１２】
また、半導体層（半導体素子）を分離した後の、使用済みの基板上に、再度、半導体層を結晶成長させる基板の再使用方法（リサイクル工程）が開示されている。
【００１３】
実施形態の半導体素子の製造方法は、初回である製造第１回目に相当する図１Ａから図１Ｄの工程（ステップともいう）と、図２Ａから図２Ｄまでの工程を繰り返しループする基板再使用工程を１回以上備える。
【００１４】
図１Ａは１回目のマスク形成工程、図２Ａは２回目（基板再使用工程）のマスク再形成ステップ、を示す。同様に、図１Ｂは１回目の素子形成工程、図２Ｂは２回目（基板再使用工程）の素子再形成ステップ、図１Ｃは１回目のマスク除去工程、図２Ｃは２回目（基板再使用工程）のマスク除去ステップ、図１Ｄは１回目の素子分離工程、図２Ｄは２回目（基板再使用工程）の素子分離ステップである。
【００１５】
また、実施形態においては、前述の基板再使用工程を５回、第１回目の製造を合わせて計６回の半導体素子の製造を、同一の基板１を用いて行なうものとする。図３Ａ、図３Ｂ、図３Ｃ、図３Ｄ、図３Ｅ、図３Ｆは、これら６回の繰り返し全工程〔ステップ〕のうち、１回目から６回目までの素子形成工程および素子形成ステップを、繰り返し回数順に、抜粋して記載したものである。
【００１６】
各工程および各ステップで共通して使用する基板１は、主面である「おもて面」に、半導体結晶の成長の起点となる平坦な第１面１ａを有する。第１面１ａは、少なくとも表面が、窒化物半導体で覆われている。実施形態で使用する基板１は、例えば、窒化ガリウム（ＧａＮ）単結晶インゴットから切り出したＧａＮ基板である。
【００１７】
ＧａＮ基板は、半導体中に不純物がドーピングされたｎ型基板またはｐ型基板のどちらでもよい。基板の不純物密度は１×１０１９ｃｍ−３以下程度のものを使用することができる。また、基板１としては、ＧａＮ基板のほか、サファイア基板、ＳｉＣ基板などのＧａＮ以外の基板の表面にＧａＮ層を形成した基板を使用してもよい。
【００１８】
基板１の表面は、ＧａＮ層に限定されることはなく、窒化物半導体で構成されている基板であれば使用可能である。ここでいう「窒化物半導体」とは、例えば、ＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１；０≦ｙ≦１；０≦ｚ≦１；ｘ＋ｙ＋ｚ＝１）によって構成されるものいう。
【００１９】
また、半導体結晶の成長の起点となる第１面１ａ（おもて面）を除く、第１面１ａに対して反対側（下側）に位置する基板１の平坦なうら面（第２面１ｂ）および基板端面（側面）１ｃには、後記の工程・ステップによる基板１の変質がしにくく、窒化物半導体の分解がしにくい保護層４（この例では、酸化アルミニウムまたはアルミナ等を含む層）が形成されていてもよい。ただし、基板端面１ｃは必須ではないが、基板端面１ｃにも保護層があると基板１がより保護されるのでよい。また、基板１自体の変質がしにくい場合などでは保護層４がなくてもよい。
【００２０】
保護層４が無い場合には、基板１の裏面が徐々に熱分解し変質しやすい。そのため、基板１の裏面の熱輻射率および熱輻射率の面内分布が生じて、半導体結晶の成長条件が最適条件からずれやすく、量産性を低下させる要因となる。本実施形態のように、基板１の裏面に保護層４を位置させることによって、基板１の裏面の変質を抑制することができて、半導体結晶の成長条件を安定させ、量産性を維持することができる。
【００２１】
前述の基板１を用いた、第１回目の半導体素子の製造方法は、図１Ａ〜図１Ｄの工程に相当するものであり、基板１の第１面１ａ上に第１の堆積抑制マスク２を形成するマスク形成工程（図１Ａ）と、マスクされた基板１の第１面１ａ上に半導体層３を形成する素子形成工程（図１Ｂ）と、エッチングにより第１の堆積抑制マスク２を除去するマスク除去工程と、半導体層３を基板１の第１面１ａから分離する素子分離工程と、を含む。
【００２２】
マスク形成工程（１回目）
マスク形成工程では、基板１（ＧａＮ基板）の第１面１ａ上に、半導体結晶（半導体層３）の成長を抑制する第１の堆積抑制マスク２を、予め定められたパターン状に形成する。
【００２３】
具体的な例としては、第１の堆積抑制マスク２として、厚さ１００ｎｍ以上５００ｎｍ以下程度のＳｉＯ２層を形成する。ＳｉＯ２層の形成は、まず、第１面１ａ上に、第１の堆積抑制マスク２の材料となる酸化ケイ素（ＳｉＯ２）を、ＰＣＶＤ（Plasma Chemical Vapor Deposition)法などによって、１００ｎｍ以上５００ｎｍ以下程度積層する。
【００２４】
続いて、フォトリソグラフィー法とＨＦ（フッ酸）系ウェットエッチング、または、ＣＦ４などのフッ素系のガスを用いたドライエッチングにより、不要のＳｉＯ２層部位を取り除く。これにより、予め定められたパターン状のＳｉＯ２層を、第１の堆積抑制マスク２に形成することができる。
【００２５】
マスク２とマスク２の間の、帯状の溝（上向き開口）から覗く露出面Ｅは、前述の第１面１ａが露出する、第１の結晶成長領域であり、後記の素子形成工程（図１Ｂ）において、半導体結晶の成長の起点となる領域である。
【００２６】
露出面Ｅの並行方向（図示左右方向）の幅である開口幅または溝幅は、例えば２μｍ以上２０μｍ以下である。また、実施形態における、第１の堆積抑制マスク２の並行方向の幅は、例えば１５０μｍ以上２００μｍ以下に設定される。
【００２７】
第１の堆積抑制マスク２の並行方向の幅と、露出面Ｅの並行方向の幅との関係は、続いて行われる素子形成工程（図１Ｂ）において形成される半導体層３の、基板１の表面（第１面１ａ）に垂直な方向の結晶成長速度と、基板１の表面に平行な方向の結晶成長速度との比率、および、成長させる半導体層３の厚みを考慮して設定すればよい。
【００２８】
また、第１の堆積抑制マスク２のマスクパターンとしては、帯状またはストライプ状のほか、帯状体が縦横に直交するように複数配置した格子状であってもよい。一定の間隔（リピートピッチ）で分断された開口が複数回繰り返される、いわゆるリピート柄（パターン）であれば、どのようなパターンであってもよい。
【００２９】
さらに、基板１の第１面１ａにおける、基板１の端面１ｃ近傍の縁部領域も、後述の半導体層３の剥離・分離の容易さを考慮して、前述の第１の堆積抑制マスク２で覆われている。これにより、基板１の端に位置する、縁部近傍の半導体層３も、きれいに確実に剥離することができる。
【００３０】
また、第１の堆積抑制マスク２を構成するマスク材料としては、例えばＳｉＯ２等の酸化シリコンを含むものを用いる。第１の堆積抑制マスク２は、気相成長によって、マスク材料の表面を起点として、半導体層が成長しない材料であればよい。酸化シリコンを含むもの以外では、例えば、酸化ジルコニウム（ＺｒＯＸ）、酸化チタン（ＴｉＯＸ）、酸化アルミニウム（ＡｌＯＸ）などの酸化物を用いることができる。あるいは、クロム（Ｃｒ）およびタングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）などの遷移金属を使用してもよい。また、マスク材料の積層方法は、蒸着、スパッタリング、および塗布硬化など、マスク材料に適合した方法を適宜用いることができる。
【００３１】
素子形成工程（１回目）
素子形成工程では、第１の結晶成長領域である露出面Ｅから、隣接する第１の堆積抑制マスク２の上に広がるように半導体結晶を成長させ、素子となる半導体層３を形成する。本実施形態における半導体層３は窒化物半導体であり、気相成長（エピタキシャル成長)により、窒化物半導体を、第１面１ａから、第１の堆積抑制マスク２の溝の上縁開口を越えて、該第１の堆積抑制マスク３の上にまで、成長させる。
【００３２】
具体的な例として、素子形成工程には、ＩＩＩ族（第１３族元素）原料に塩化物を用いるハイドライド気相成長（ＨＶＰＥ：Hydride Vapor Phase Epitaxy)法、ＩＩＩ族原料に有機金属を用いる有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法、または分子線気相成長（ＭＢＥ：Molecular Beam Epitaxy）法などの気相成長法を用いることができる。
【００３３】
例えば、半導体層３であるＧａＮ層を、ＭＯＣＶＤ法で成長させる場合、まず、第１の堆積抑制マスク２がパターン形成された基板１を、エピタキシャル装置の反応室に挿入し、水素ガス、窒素ガス、または、水素と窒素の混合ガスと、アンモニアなどのＶ族原料（第１５族元素含有）ガスを供給しながら、基板１を加熱して、所定の成長温度（例えば、１０５０℃以上１１００℃以下）まで、昇温させる。
【００３４】
ついで、基板１の温度が安定してから、上記ガスの他に、トリメチルガリウム（ＴＭＧ）などのＩＩＩ族（第１３族元素含有）原料を供給して、露出面Ｅ（結晶成長領域）から半導体層３を気相成長させる。
【００３５】
この時、Ｓｉなどのｎ型不純物、または、Ｍｇなどのｐ型不純物などの原料ガスを供給することによって、所望の導電型のＧａＮ層を得ることができる。また、成長結晶が第１の堆積抑制マスク２間の溝の上縁開口を越える、または溝を埋め尽くす前に、原料の供給を一旦止めて、半導体結晶の成長をストップさせ、原料の供給を再開させる前に、後述の半導体層３の剥離を容易にする「脆弱部」を、部分的な層（膜）として形成してもよい。
【００３６】
脆弱部（層）の例としては、例えば、ＧａＮ層を結晶成長させる場合、前述の溝内の開口側上部半導体層３と露出面Ｅ側の下部半導体層３との間に、ＧａＮと、ＢＮ、ＡｌＮ、ＩｎＮ等との混晶結晶からなる層を、脆弱部として形成してもよい。
【００３７】
他にも、脆弱部として、結晶成長層とは格子定数の異なる、ＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１；０≦ｙ＜１；０≦ｚ≦１；ｘ＋ｙ＋ｚ＝１）からなる半導体層を形成してもよい。また、ＡｌＧａＮ層とＧａＮ層を交互に積層した、超格子構造の脆弱部を形成してもよい。結晶の成長条件を周期的に変化させて、ＧａＮの結晶粒の大きい層と結晶粒の小さな層とを交互に積み重ねるか、あるいは、ＧａＮのＮ型不純物として使用される、シリコン（Ｓｉ）の濃度を変化させる等、不純物濃度を変えた層を形成して、脆弱部を形成してもよい。
【００３８】
これらのように、素子Ｓとして半導体層３を基板１から分離・剥離しようとした時に、応力が集中して割れのきっかけなる脆弱部を作製しておくことにより、結晶成長層を、基板１から容易に分離することが可能になる。
【００３９】
つぎに、前述の脆弱部を作製した場合はその脆弱部の上面（表面）を起点として、脆弱部を作製しない場合は先に述べたマスクとマスクの間の露出面Ｅ（基板１の第１面１ａ）を起点として、続けてＧａＮを気相成長させる。
【００４０】
半導体層３は、結晶成長面が第１の堆積抑制マスク２の上縁を越えた後は、第１の堆積抑制マスク２の上面に沿って横方向（図示左右方向）に成長する。そのため、半導体層３は、貫通転位が少ない、レーザ素子などへの使用に適した半導体結晶層とすることができる。
【００４１】
そして、素子形成工程（１回目）は、それぞれのマスク間の露出面Ｅから成長を始めた各半導体層３が、隣接する半導体層３に接触または互いに重なる前に、終了する。これは、隣接する半導体層３どうしが接すると、その接触部分において、クラックまたは貫通転位などの結晶欠陥が生じやすくなるためである。
【００４２】
マスク除去工程（１回目）
前述の素子形成工程（１回目）完了後、基板１を気相成長装置（エピタキシャル装置）から取り出し、成長した半導体層３を実質的に侵さないエッチャントを用いて、第１の堆積抑制マスク２を除去する。
【００４３】
例えば、ＳｉＯ２膜からなるマスクの場合、ＨＦ系ウェットエッチングを行なう。エッチングによって、各堆積抑制マスク２が除去され、半導体層３は、図１Ｃに示すような、マスクとマスクの間の露出面Ｅ上に、細い半導体の壁または柱からなる接続部だけを残す、略Ｔ字状の態様となる。この形状により、半導体層３の分離を円滑に行なうことができるようになる。
【００４４】
素子分離工程（１回目）
素子分離工程は、１つの面（下面）に、ＡｕＳｎ系の合金などの材料を用いたハンダからなる接着層５を有する部材（支持基板６等）または治具等を用いて、半導体層３を基板１から分離し、それぞれ、個々の半導体素子Ｓとする工程である。
【００４５】
例えば、下面に接着層５を有する支持基板６を、基板１の半導体層３が形成された面（第１面１ａ）に対向させて、接着層５を半導体層３に加圧および加熱し、接着させる。
【００４６】
その後、接着層５に接着し一体となった半導体層３を、上方に引き剥がすように外力を加え、これら半導体層３を、基板１の第１面１ａから引き上げる。これにより、半導体素子Ｓの本体を、傷付けることなく分離することができる。
【００４７】
各半導体層３は、脆弱で応力がかかり易い、先に述べた「細い半導体の接続部」に亀裂が入って切断・分離されるため、図１Ｄの素子分離工程に示すように、分離後の半導体層３は、上側の半導体層３（半導体素子Ｓ）側と、下側の基板１の第１面１ａ側の両方に、前述の「細い半導体の接続部」の一部がそれぞれ、「分離跡（痕）」として残存する。
【００４８】
そのため、前述の「分離跡」の残る基板１の第１面１ａを、再度、第１の結晶成長領域として使用しようとする場合、この第１面１ａを研磨して、第１面１ａを平坦な面に戻す必要があった。
【００４９】
これに対して、実施形態の半導体素子の製造方法は、２回目以降の半導体層３の製造に際しても、基板１の研磨等の仕上げ加工を行なうことなく、前述の「分離跡」が第１面１ａに残ったままでも、この基板１を再度、半導体層３の製造に使用することができる。
【００５０】
図２Ａから図２Ｄまで、および図３Ａから図３Ｆまでに示す実施形態は、このような製造方法に対応するものである。第２の堆積抑制マスク２作製後の、基板再使用工程における、図２Ｂの素子形成ステップ（２回目）と、図２Ｃのマスク除去ステップ（２回目）と、図２Ｄの素子分離ステップ（２回目）とは、前述の第１回目の半導体素子の製造方法における、図１Ｂ素子形成工程と、１回目の図１Ｃのマスク除去工程と、１回目の図１Ｄの素子分離工程と、それぞれ同等である。そのため、図２Ａマスク形成ステップ（２回目）と、図２Ｂの素子形成工程（２回目）の開始直前の状態以外、詳細な説明は省略する。また、基板１の再使用の２回目（半導体層３の製造は３回目）となる、マスク除去ステップ（Ｎ回目）と、素子分離ステップ（Ｎ回目）の説明も、同様に省略する。
【００５１】
図２Ａおよび図１Ｂに示す、実施形態の半導体素子の製造方法は、堆積抑制マスク２が、前述の１回目の図１Ｄの素子分離工程の実行後に、１回目の図１Ａのマスク形成工程で形成された第１の堆積抑制マスク２の形成位置とは異なる位置または異なる領域に、パターン形状の第２の堆積抑制マスク２を形成する。このように、この製造方法では、マスクパターンの間に、１回目の図１Ａのマスク形成工程の場合と同様に平坦な、第２の結晶成長領域が露出面Ｅとして露出させる図２Ａのマスク再形成ステップ、を備える。
【００５２】
そして、図２Ａのマスク再形成ステップに続く、図２Ｂの素子再形成工程においては、先に述べたような研磨加工等を経ることなく、新たな半導体層３を、平坦な露出面Ｅを起点として、作り上げることができる。
【００５３】
さらに、この新たな半導体層３を有する基板１に対して、１回目の製造と同様の、図２Ｃのマスク除去ステップ（工程）および図２Ｄの素子分離ステップ（工程）を行なう。これにより、１回目の製造で得られたものと同等な、高品質な半導体層３からなる半導体素子Ｓを、同じ基板１を用いて、研磨等の手間やコストをかけることなく、繰り返し製造することができる。
【００５４】
また、先にも述べたが、各半導体層３を切断・分離した跡には、前述の平坦な露出面Ｅが存在していた領域に、「細い半導体の接続部」の一部が「分離跡」として、その分離の度ごとに増える。これら残った「分離跡」が露出面に現れるのを避けるために、基板再使用工程を行なう度ごとに、マスク再形成ステップにおいては、次のように堆積抑制マスク２を形成する。つまり、それまでのマスク形成工程およびマスク再形成ステップで形成された堆積抑制マスク２の形成位置とは異なる領域に（初回（第１回）を含む前回までに使用された露出面Ｅ（結晶成長領域）を含む領域に）、形成位置を順次ずらせながら、堆積抑制マスク２を形成する。これにより、研磨加工等を経ることなく、新たな半導体層３を、複数回続けて、同じ基板１を用いて製造することができる。
【００５５】
以上の実施形態では、堆積抑制マスク２のパターンとして、帯状またはストライプ状のものを例に説明した。このため、基板１の再使用回数は数回に留まった。しかし、マスクパターンとして、格子状等、マスク領域を二次元でマトリックス状に設定・作製する様式をとれば、基板１の再使用回数を、さらに増やすことが可能である。
【００５６】
また、基板１の再使用回数を増やすため、堆積抑制マスク２のパターンとしては、分離跡のない、第１面１ａ（おもて面）上の平坦な領域を無駄なく使用できるようするとよい。このため、露出面Ｅは、間を空けて飛び飛びに設定するのではなく、隣接する領域に続けて移動させる方がよい。
【００５７】
さらに、先にも述べた保護層４（Ａｌ２Ｏ３層）が第１面１ａに対して反対側（下側）に位置するうら面（第２面１ｂ）に設けられている基板１の場合には、次のようにして、露出面Ｅを設定してもよい。図４に示すように、保護層４を除去して基板１の表裏を反転させ、分離跡のない第２面１ｂ（うら面）に、半導体結晶の成長の起点となる露出面Ｅを設定してもよい。この第２面１ｂを用いても、第１面１ａを用いた場合と同様の、複数回の基板１の再使用が可能になる。
【００５８】
以上のように、実施形態の半導体素子の製造方法によれば、種々のマスクパターンを使い分けて組み合わせることにより、より多くの回数、素子製造用の基板を再使用することができる。その結果、半導体素子の製造に関するコストをより低減することができる。
【００５９】
２回目以降の、分離跡の形成された基板１を用いて半導体層３を製造した場合、分離した半導体素子Ｓの裏面（基板１側）には、図２Ｄに示すような、分離跡の凹凸７が反転転写された段部８が形成される。この段部８は、この半導体素子Ｓが前述の製造方法により製造されたことの証明にのみならず、他の基板等に実装された際は、半導体素子Ｓの基板電極等への密着性を向上させる効果を奏する。
【００６０】
以上により、本開示は次の実施の形態が可能である。
【００６１】
本開示の半導体素子の製造方法は、マスク形成工程と、素子形成工程と、マスク除去工程と、素子分離工程とを含む。
前記マクス形成工程は、半導体結晶の成長の起点となる第１面を有する基板の該第１面上に、前記半導体結晶の成長を抑制する第１の堆積抑制マスクを予め定められたパターンで形成し、前記第１の堆積抑制マスクに覆われていない表面領域を第１の結晶成長領域とする工程である。
前記素子形成工程は、気相成長によって、前記第１の結晶成長領域から前記第１の堆積抑制マスク上にかけて半導体結晶を成長させ、素子となる半導体層を形成する工程である。
前記マスク除去工程は、前記第１の堆積抑制マスクを除去する工程である。
前記素子分離工程は、前記半導体層を前記基板から分離する工程である。
そして、前記素子分離工程の後に、
前記半導体層を分離した後の前記基板を使用する基板再使用工程を１回以上行なう。
前記基板再使用工程は、マスク再形成工程と、素子再形成工程と、マスク除去工程と、素子分離工程とを含む。
前記マスク再形成工程は、前記第１の結晶成長領域を含む、前記のマスク形成工程で形成された前記第１の堆積抑制マスクの形成位置とは異なる領域に、第２の堆積抑制マスクを形成して、前記第２の堆積抑制マスクに覆われていない第２の結晶成長領域を露出させる工程である。
前記素子再形成工程は、気相成長によって、前記第２の結晶成長領域から隣接する前記第２の堆積抑制マスク上に半導体結晶を成長させ、再度、素子となる半導体層を形成する工程である。
前記マスク除去工程は、前記第２の堆積抑制マスクを除去する工程である。
素子分離工程は、形成された前記半導体層を前記基板から分離する工程である。
【００６２】
本開示の半導体素子の製造方法によれば、研磨等の手間および時間をかけることなく、素子製造用の基板を再使用することができる。
【００６３】
本開示の半導体素子の製造方法は、前記基板再使用工程を複数回、繰り返し、前記基板再使用工程の度に、前記マスク再形成工程において、前記半導体結晶の成長の起点となる第２の結晶成長領域の位置を、前記素子形成工程および前記素子再形成工程で未使用の表面領域に設定してもよい。
【００６４】
本開示の半導体素子の製造方法は、前記第１面の縁部領域を堆積抑制マスクで覆ってもよい。
【００６５】
本開示の半導体素子の製造方法は、前記第１面に対して反対側に位置する第２面に、基板の変質を抑制する保護層を形成してもよい。
【００６６】
本開示の半導体素子の製造方法は、前記第１の堆積抑制マスクおよび前記第２の堆積抑制マスクの少なくとも一方は、酸化シリコンを含むものを用いてもよい。
【００６７】
本開示の半導体素子の製造方法は、前記第１の堆積抑制マスクおよび前記第２の堆積抑制マスクの少なくとも一方は、タングステン、モリブデン、タンタル、ニオブからなる元素群のうち、少なくとも１種の元素を含有するものを用いてもよい。
【００６８】
本開示の半導体素子は、結晶成長により基板上に形成され、該基板から分離された半導体素子であって、
前記分離前の基板との対向面に、前記第１面の凹凸形状が反転転写された段部を有していてもよい。
【００６９】
本開示の基板は、半導体結晶の成長の起点となる第１面を有し、該第１面に対して反対側に位置する第２面に、保護層を有してもよい。
【００７０】
本開示は、その精神または主要な特徴から逸脱することなく、他のいろいろな形態で実施できる。したがって、前述の実施形態はあらゆる点で単なる例示に過ぎず、本開示の範囲は特許請求の範囲に示すものであって、明細書本文には何ら拘束されない。さらに、特許請求の範囲に属する変形や変更は全て本開示の範囲内のものである。
【符号の説明】
【００７１】
１  基板
１ａ  第１面（おもて面）
１ｂ  第２面（うら面）
１ｃ  基板端面（側面）
１ｄ  縁部
２  堆積抑制マスク
３  半導体層
３ａ  半導体層の残部
４  保護層
７  凹凸
８  段部
Ｅ  露出面
Ｓ  半導体素子
【図１Ａ】
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【図１Ｂ】
2020138226.tif 000004
【図１Ｃ】
2020138226.tif 000005
【図１Ｄ】
2020138226.tif 000006
【図２Ａ】
2020138226.tif 000007
【図２Ｂ】
2020138226.tif 000008
【図２Ｃ】
2020138226.tif 000009
【図２Ｄ】
2020138226.tif 000010
【図３Ａ】
2020138226.tif 000011
【図３Ｂ】
2020138226.tif 000012
【図３Ｃ】
2020138226.tif 000013
【図３Ｄ】
2020138226.tif 000014
【図３Ｅ】
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【図３Ｆ】
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【図４】
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【国際調査報告】
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