【手続補正書】
【提出日】平成21年7月27日(2009.7.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
構造を形成する方法であって、
結晶半導体材料を含む基板を設け、
前記基板上にマスク層を形成し、
前記マスク層において窓を画定し、
前記窓を、選択エピタキシャル法によって活性エリア材料で充填し、
前記窓を選択エピタキシャル法によって充填した後に、活性エリア材料の表面を、前記マスク層の表面と実質的に同一平面となるように平坦化し、
前記活性エリア材料の少なくとも一部を含むデバイスを画定する
ことを含む、方法。
【請求項２】
構造を形成する方法であって、
結晶半導体材料を含む基板を設け、
前記半導体材料に、第１のシャロートレンチアイソレーション領域を画定し、
前記基板上に薄い誘電層を画定し、
前記薄い誘電層において窓を画定し、前記第１のシャロートレンチアイソレーション領域に囲まれている前記半導体材料の一部を露出させ、
前記半導体材料の露出した部分を除去して、開口部を画定し、
前記開口部を、選択エピタキシャル法によって活性エリア材料で充填し、
薄い誘電層を選択的に除去し、
前記活性エリア材料の少なくとも一部を含むデバイスを画定する
ことを含む、方法。
【請求項３】
前記活性エリア材料の表面を、前記薄い誘電層の表面と実質的に同一平面となるように平坦化することをさらに含む、請求項２に記載の方法。
【請求項４】
前記基板が、ウェハに接合する層を含み、該層が、結晶半導体材料を含む、請求項２に記載の方法。
【請求項５】
前記結晶半導体材料が、第１の結晶配向を有し、前記活性エリア材料が、前記第１の結晶配向とは異なる第２の結晶配向を有する第２の結晶半導体材料を含む、請求項４に記載の方法。
【請求項６】
前記半導体材料内に第２のシャロートレンチアイソレーション領域を画定することをさらに含む、請求項２に記載の方法。
【請求項７】
前記第１のシャロートレンチアイソレーション領域の幅の、前記第２のシャロートレンチアイソレーション領域の幅に対する比が、１より大きい、請求項６に記載の方法。
【請求項８】
前記幅の比が、１．２〜３の範囲から選択される、請求項７に記載の方法。
【請求項９】
構造を形成する方法であって、
結晶半導体材料を含む基板を設け、
前記半導体材料に、第１のシャロートレンチアイソレーション領域を画定し、
前記基板上に薄い誘電層を画定し、
前記薄い誘電層において窓を画定して、第１のシャロートレンチアイソレーション領域の一部を露出させ、
前記第１のシャロートレンチアイソレーション領域の露出した部分を除去して、開口部を画定し、
前記開口部を、選択エピタキシャル法によって活性エリア材料で充填し、
前記薄い誘電層を選択的に除去し、
前記活性エリア材料の少なくとも一部を含むデバイスを画定する
ことを含む、方法。
【請求項１０】
前記活性エリア材料の表面を、前記薄い誘電層の表面と実質的に同一平面となるように平坦化することをさらに含む、請求項９に記載の方法。
【請求項１１】
前記半導体材料において、第２のシャロートレンチアイソレーション領域を画定することをさらに含み、前記第１のシャロートレンチアイソレーション領域の残された部分の幅の、前記第２のシャロートレンチアイソレーション領域の幅に対する比が、１より大きい、請求項９に記載の方法。
【請求項１２】
前記比が、１．２〜３の範囲から選択される、請求項１１に記載の方法。
【請求項１３】
基板内に画定された開口部内に設けられた第１の活性エリア材料を含み、且つ第１の幅を有する第１のシャロートレンチアイソレーション領域によって囲まれている第１の活性エリアと、
第２の活性エリア材料を含み、且つ第２の幅を有する第２のシャロートレンチアイソレーション領域によって囲まれれている第２の活性エリアと
を備えており、前記第１の幅の、前記第２の幅に対する比が１より大きい、構造。
【請求項１４】
前記第１の活性エリア材料が、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ダイヤモンド、ＩＩＩ−Ｖ半導体及びＩＩ−ＶＩ半導体を含む群から選択される半導体であり、前記第２の活性エリア材料がＳｉを含む、請求項１３に記載の構造。
【請求項１５】
前記第１の活性エリア材料が、第１の結晶配向を有し、第２の活性エリア材料が、第１の結晶配向とは異なる第２の結晶配向を有する、請求項１３に記載の構造。
【請求項１６】
前記第１の幅の、前記第２の幅に対する比が、１．２〜３の範囲から選択される請求項１３に記載の構造。
【請求項１７】
構造を形成する方法であって、
結晶材料を含む基板を設け、
前記基板上に第１のマスク層を形成し、
前記第１のマスク層において第１の開口部を画定し、前記基板の第１の領域において前記基板の第１の部分を露出させ、
前記第１の開口部を、選択エピタキシャル法によって第１の活性エリア材料で充填し、
前記第１の開口部を選択エピタキシャル法によって充填した後に、前記第１の活性エリア材料の表面を平坦化し、
前記第１のマスク層において第２の開口部を画定し、前記基板の第２の領域において前記第２の部分を露出させ、
前記第２の開口部を、選択エピタキシャル法によって第２の活性エリア材料で充填し、
前記第１の活性エリア材料の少なくとも一部を含む第１のデバイスを画定し、
前記第２の活性エリア材料の少なくとも一部を含む第２のデバイスを画定する
ことを含む、方法。
【請求項１８】
前記第２の開口部を前記第２の活性エリア材料で充填する前に、前記基板の第１の領域上に第２のマスク層を形成し、
前記第２の開口部を前記第２の活性エリア材料で充填した後に、前記第１の領域上の第２のマスク層を除去する
ことをさらに含む、請求項１７に記載の方法。
【請求項１９】
前記第２のマスク層を除去した後、前記第２の活性エリア材料の表面とを平坦化することをさらに含む、請求項１８に記載の方法。
【請求項２０】
第１の分離領域、
第１の半導体材料を含み且つ前記第１の分離領域によって囲まれている第１の活性エリア、
第２の分離領域、及び
前記第１の半導体材料とは異なる第２の半導体材料を含み且つ前記第２の分離領域によって囲まれている第２の活性エリア、
を含み、前記第１の半導体材料の表面、前記第２の半導体材料の表面、前記第１の分離領域の表面及び前記第２の分離領域の表面が、全て実質的に同一平面となっている、構造。
【請求項２１】
前記第１の半導体材料が、第１の結晶配向を有し、前記第２の半導体材料が、前記第１の結晶配向とは異なる第２の結晶配向を有する、請求項２０に記載の構造。
【請求項２２】
前記第１の半導体材料が、Ｇｅ、ＩｎＡｓ、ＩｎＧａＡｓ、ＩｎＳｂ、ＧａＡｓ及びＩｎＰからなる群から選択され、前記第２の半導体材料が、Ｓｉ及びＧｅの少なくとも一方を含む、請求項２０に記載の構造。
【請求項２３】
第１の活性エリア材料を含む第１のチャネルと、第１のソース領域及び第１のドレイン領域とを有するｎ−ＦＥＴと、
第２の活性エリア材料を含む第２のチャネルと、第２のソース領域及び第２のドレイン領域とを有するｐ−ＦＥＴとを備えており、
前記第１のソース領域及び第１のドレイン領域並びに前記第２のソース領域及び第２のドレイン領域が、同じソース／ドレイン材料を含む、構造。
【請求項２４】
前記第１のチャネルが、引張り歪みを有する、請求項２３に記載の構造。
【請求項２５】
前記第２のチャネルが、圧縮歪みを有する、請求項２３に記載の構造。
【請求項２６】
前記第１のソース及び第１のドレイン領域における前記ソース／ドレイン材料の少なくとも一部が、第１及び第２の切欠内に設けられており、前記第２のソース及び第２のドレイン領域における前記ソース／ドレイン材料の少なくとも一部が、第３及び第４の切欠内に設けられており、前記ソース／ドレイン材料の格子定数が、前記第１の活性エリア材料の格子定数より小さく、前記第２の活性エリア材料の格子定数より大きい、請求項２３に記載の構造。
【請求項２７】
前記第１のソース及び第１のドレイン領域における前記ソース／ドレイン材料の少なくとも一部が、第１及び第２の切欠内に設けられており、前記第２のソース及び第２のドレイン領域におけるソース／ドレイン材料の少なくとも一部が、第３及び第４の切欠内にも受けられており、前記ソース／ドレイン材料の格子定数が、前記第１の活性エリア材料の格子定数より大きく、前記第２の活性エリア材料の格子定数より小さい、請求項２３に記載の構造。
【請求項２８】
前記第１のソース及び第１のドレイン領域における前記ソース／ドレイン材料の少なくとも一部が、第１及び第２の切欠内に設けられており、前記第２のソース及び第２のドレイン領域におけるソース／ドレイン材料が、第２の活性エリア材料の上面に設けられており、前記ソース／ドレイン材料の格子定数が、前記第１の活性エリア材料の格子定数より小さく、前記第２の活性エリア材料の格子定数より小さい、請求項２３に記載の構造。
【請求項２９】
前記ソース／ドレイン材料がＩＶ族半導体を含む、請求項２８に記載の構造。
【請求項３０】
前記第１のソース及び第１のドレイン領域における前記ソース／ドレイン材料が、第１の活性エリア材料の上面に設けられており、前記第２のソース及び第２のドレイン領域におけるソース／ドレイン材料の少なくとも一部が、第３及び第４の切欠内に設けられており、前記ソース／ドレイン材料の格子定数が、前記第１の活性エリア材料の格子定数より大きく、前記第２の活性エリア材料の格子定数より大きい、請求項２３に記載の構造。
【請求項３１】
デバイスを形成する方法であって、
基板の第１の領域に第１の活性エリア材料を設け、
前記基板の第２の領域に第２の活性エリア材料を設け、
前記第１の活性エリア材料の第１の部分及び第２の分を除去して第１及び第２の切欠を画定し、該第１及び第２の切欠内にソース／ドレイン材料を堆積させることによって、第１のソース及び第１のドレインを画定し、
前記第２の活性エリア材料の第１の部分及び第２の部分を除去して第３及び第４の切欠を画定し、該第３及び第４の切欠内にソース／ドレイン材料を堆積させることによって、第２のソース及び第２のドレインを画定し、
前記第１の活性エリア材料の、前記第１のソースと前記第１のドレインとの間に設けられているチャネルを有する第１のデバイスを画定し、
前記第２の活性エリア材料の、前記第２のソースと前記第２のドレインとの間に設けられているチャネルを有する第２のデバイスを画定する、方法。
【請求項３２】
前記第１、第２、第３及び第４の切欠を画定することが、前記第１及び第２の活性エリア材料をほぼ同じ速度で除去する非選択的エッチングを含む、請求項３１に記載の方法。
【請求項３３】
前記第１の活性エリア材料において第１及び第２の切欠を画定することが、前記第２の活性エリア材料に対して高い選択性を有するエッチングを含む、請求項３１に記載の方法。
【請求項３４】
前記第２の活性エリア材料において第３及び第４の切欠を画定することが、前記第１の活性エリア材料に対して高い選択性を有するエッチングを含む、請求項３１に記載の方法。
【請求項３５】
構造を形成する方法であって、
基板を設け、
前記基板の第１の部分上に第１の活性エリア材料を設け、
前記基板の第２の部分上に第２の活性エリア材料を設け、
前記第１及び第２の活性エリア材料上に、薄層を堆積させ、
前記薄層上に、ゲート誘電層を形成し、
前記第１の活性エリア材料を含む第１のデバイスを形成し、
前記第２の活性エリア材料を含む第２のデバイスを形成する
ことを含む、方法。
【請求項３６】
前記第１のデバイスがｎ−ＦＥＴを含み、前記第２のデバイスがｐ−ＦＥＴを含む、請求項３５に記載の方法。
【請求項３７】
第１の活性エリア材料を含む第１の活性エリア、
前記第１の活性エリア材料とは異なる第２の活性エリア材料を含む第２の活性エリア、
前記第１の活性エリア材料及び前記第２の活性エリア材料上に設けられた薄層、及び
前記薄層上に設けられたゲート誘電層を含む、構造。
【請求項３８】
前記第１の活性エリア材料及び第２の活性エリア材料がそれぞれ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ダイヤモンド、ＩＩＩ−Ｖ半導体及びＩＩ−ＶＩ半導体から選択され、前記薄層がＳｉを含む、請求項３７に記載の構造。
【請求項３９】
前記ゲート誘電層が、ＳｉＯ２、ＳｉＯＮ、Ｓｉ３Ｎ４及び高誘電率誘電体からなる群から選択される、請求項３７に記載の構造。
【請求項４０】
構造を形成する方法であって、
基板を設け、
前記基板の第１の部分上に第１の活性エリア材料を設け、
前記基板の第２の部分上に第２の活性エリア材料を設け、
前記第１の活性エリア材料上に第１のゲート誘電層を形成し、
前記第２の活性エリア材料上に第２のゲート誘電層を形成し、
前記第１及び第２の活性エリア材料上に第１の電極層を堆積させ、
前記第２の活性エリア材料上に設けられた第１の電極層の一部を除去し、
前記第１及び第２の活性エリア上に第２の電極層を堆積させ、
前記基板上に設けられている層を平坦化して、前記第１の活性エリア材料上の第１の電極層の表面と、前記第２の活性エリア材料上の第２の電極層の表面とを含む同一表面を画定し、
前記第１の活性エリア材料を含む第１のデバイスを形成し、
前記第２の活性エリア材料を含む第２のデバイスを形成する
ことを含む、方法。
【請求項４１】
前記第１のデバイスがｎ−ＦＥＴを含む、請求項４０に記載の方法。
【請求項４２】
前記第１の電極層が、インジウム、タンタル、ジルコニウム、タングステン、モリブデン、クロム、スズ、亜鉛、コバルト、ニッケル、レニウム、ルテニウム、白金、チタン、ハフニウム、シリコン及び窒素からなる群から選択される少なくとも１つの材料を含む、請求項４１に記載の方法。
【請求項４３】
前記第２のデバイスがｐ−ＦＥＴを含む、請求項４０に記載の方法。
【請求項４４】
前記第２の電極層が、銅、モリブデン、クロム、タングステン、ルテニウム、タンタル、ジルコニウム、白金、ハフニウム、チタン、コバルト、ニッケル、シリコン及び窒素からなる群から選択される少なくとも１つの材料を含む、請求項４３に記載の方法。
【請求項４５】
第１の活性エリア材料を含む第１の活性エリア、
前記第１の活性エリア材料とは異なる第２の活性エリア材料を含む第２の活性エリア材料、
前記第１の活性エリア材料上に設けられた第１のゲート電極材料、及び
前記第２の活性エリア材料上に設けられた、第１のゲート電極材料とは異なる第２の電極材料を備えており、
前記第１のゲート電極材料が、インジウム、タンタル、ジルコニウム、タングステン、モリブデン、クロム、スズ、亜鉛、コバルト、ニッケル、レニウム、ルテニウム、白金、チタン、ハフニウム、シリコン及び窒素からなる群から選択される少なくとも１つの材料を含み、前記第２のゲート電極材料が、銅、モリブデン、クロム、タングステン、ルテニウム、タンタル、ジルコニウム、白金、ハフニウム、チタン、コバルト、ニッケル、シリコン及び窒素からなる群から選択される少なくとも１つの材料を含む、構造。
【請求項４６】
構造を形成する方法であって、
結晶半導体材料を含む基板を設け、
前記基板上にマスク層を形成し、
前記マスク層内に、前記マスク層の上表面から前記基板の表面へと延びる直線的な側壁を有する窓を画定し、
前記窓を、選択エピタキシャル法によって第１の活性エリア材料で少なくとも部分的に充填し、
前記第１の活性エリア材料上に、選択エピタキシャル法によって第２の活性エリア材料を形成し、
前記第２の活性エリア材料の少なくとも一部を含むデバイスを画定する、方法。
【請求項４７】
構造を形成する方法であって、
結晶材料を含む基板を設け、
前記基板上に第１のマスク層を形成し、
前記第１のマスク層において第１の開口部を画定し、前記基板の第１の領域で前記基板の第１の部分を露出させ、
前記第１の開口部を、選択エピタキシャル法によって第１の活性エリア材料で充填し、
前記第１のマスク層において第２の開口部を画定し、前記基板の第２の領域で前記基板の第２の部分を露出させ、
前記第２の開口部を、選択エピタキシャル法によって、前記第１の活性エリア材料とは異なる第３の活性エリア材料で充填し、
前記第２の活性エリア材料上に、選択エピタキシャル法によって第４の活性エリア材料を含む第２の層を形成し、
前記第２の活性エリア材料の少なくとも一部を含む第１のデバイスを画定し、
前記第４の活性エリア材料の少なくとも一部を含む第２のデバイスを画定する
ことを含む、方法。
【請求項４８】
前記第１のデバイスが、第１の歪みを有する第１のチャネルを含み、前記第２のデバイスが、第２の歪みを有する第２のチャネルを含み、前記第１の歪みの大きさが、前記第２の歪みの大きさにほぼ等しく、前記第１の歪みの符号が、前記第２の歪みの符号の逆である、請求項４７に記載の方法。
【請求項４９】
前記第１の歪みの大きさが、約１．５％より大きい、請求項４８に記載の方法。
【請求項５０】
前記第１の活性エリア材料が、前記第４の活性エリア材料と実質的に同じである、請求項４７に記載の方法。
【請求項５１】
前記第２の活性エリア材料が、前記第３の活性エリア材料と実質的に同じである、請求項５０に記載の方法。
【請求項５２】
前記第２の活性エリア材料が、前記第３の活性エリア材料と実質的に同じである、請求項４７に記載の方法。
【請求項５３】
半導体基板上に設けられたマスク層において画定されている窓を少なくとも部分的に充填している第１の活性エリア材料であって、前記窓が、前記マスク層の上表面から前記半導体基板の表面へと延びる直線的な側壁を有している、第１の活性エリア材料、
前記第１の活性エリア材料上に設けられた第２の活性エリア材料、及び
前記第２の活性エリア材料の少なくとも一部を含むデバイス
を含む、構造。
【請求項５４】
結晶基板上に設けられた第１のマスク層内に画定されている第１の開口部に設けられた第１の活性エリア材料、
前記第１の活性エリア材料上に設けられた第２の活性エリア材料を含む第１の層、
前記第１のマスク層内に画定された第２の開口部内に設けられた、前記第１の活性エリア材料とは異なる第３の活性エリア材料、
前記第３の活性エリア材料上に設けられた第４の活性エリア材料を含む第２の層、
前記第２の活性エリア材料の少なくとも一部を含む第１のデバイス、及び
前記第４の活性エリア材料の少なくとも一部を含む第２のデバイス
を含む、構造。
【請求項５５】
前記第１及び第３の活性エリア材料が、少なくとも部分的に緩和されており、前記第２及び第４の活性エリア材料が、実質的に歪んでいる、請求項５４に記載の構造。
【請求項５６】
前記第１及び第３の活性エリア材料が、ほぼ完全に緩和されている、請求項５５に記載の構造。
【請求項５７】
前記第１のデバイスが、前記第１の活性エリア材料上に設けられた第１のソース領域及び第１のドレイン領域を含むトランジスタである、請求項５４に記載の構造。
【請求項５８】
前記第１のソース領域及び前記第１のドレイン領域がそれぞれ、前記第１の層内に設けられている、請求項５７に記載の構造。
【請求項５９】
前記第２のデバイスが、前記第３の活性エリア材料上に設けられた第２のソース領域及び前記第２のドレイン領域を含むトランジスタである、請求項５７に記載の構造。
【請求項６０】
前記第２のソース領域及び第２のドレイン領域がそれぞれ、前記第２の層内に設けられている、請求項５９に記載の構造。
【請求項６１】
前記第１のデバイスがＮＭＯＳトランジスタであり、前記第２のデバイスがＰＭＯＳトランジスタである、請求項５９に記載の構造。
【請求項６２】
前記第２の活性エリア材料がＩＩＩ−Ｖ半導体材料を含み、前記第４の活性エリア材料がＩＶ半導体材料を含む、請求項５４に記載の構造。
【請求項６３】
前記第２の活性エリア材料が、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ及びＩｎＧａＡｓの少なくとも１つを含み、前記第４の活性エリア材料が、Ｓｉ及びＧｅの少なくとも一方を含む、請求項６２に記載の構造。