(57)【要約】  電源電圧がより低い電圧まで低下しても、駆動回路が動作する電源電圧を維持することができる半導体装置を提供する。  メインＭＯＳＦＥＴ（２０）を駆動する駆動回路（３０）は、電源端子（１１）の電圧ＶＣＣと内部グランド生成回路（４０）が生成する内部グランドの電圧との電位差を電源として動作している。内部グランドは、ツェナーダイオード（４４）がブレークダウンしなくなるまで電圧ＶＣＣが低下したとしてもソースフォロア動作しているＭＯＳＦＥＴ（４２）の閾値電圧Ｖｔｈより低くならないが、低電圧検出回路（５０）が電圧ＶＣＣの低下を検出して引き抜き強化のＭＯＳＦＥＴ（６０）をオンすることで、既にオンしているＭＯＳＦＥＴ（４３）を介してグランド端子（１３）に接続されることにより、グランド電位にできる。
2020235224.tif 000002
【特許請求の範囲】
【請求項１】
電源端子と出力端子とグランド端子とを有する半導体装置であって、
前記電源端子と前記出力端子との間に接続されるＮチャネルのメインＭＯＳＦＥＴと、
前記電源端子と内部グランドとの電位差を電源として動作し、前記メインＭＯＳＦＥＴを駆動する駆動回路と、
前記電源端子と前記グランド端子との間に設けられて前記内部グランドを生成する内部グランド生成回路と、
前記内部グランド生成回路の出力端子と前記グランド端子との間に設けられたＮチャネルの第１のＭＯＳＦＥＴと、
前記電源端子と前記グランド端子との間に設けられ前記電源端子と前記グランド端子との間の電圧が所定の電圧より低下したことを検出して前記第１のＭＯＳＦＥＴをオンする低電圧検出回路と、
を備えている、半導体装置。
【請求項２】
前記低電圧検出回路は、前記電源端子に接続されて前記電源端子および前記グランド端子の間の電圧が降伏電圧より低下したときに電流が流れなくなる低電圧検出用ツェナーダイオードと、前記低電圧検出用ツェナーダイオードおよび前記グランド端子の間で直列に接続されたデプレッション型ＭＯＳＦＥＴで構成の第１の定電流ダイオードおよび第２の定電流ダイオードと、前記電源端子および前記低電圧検出回路の出力端子の間に接続されたデプレッション型ＭＯＳＦＥＴで構成の第３の定電流ダイオードと、前記低電圧検出回路の出力端子および前記グランド端子の間に接続されて前記低電圧検出用ツェナーダイオードがブレークダウンしなくなって前記第１の定電流ダイオードおよび前記第２の定電流ダイオードの接続部の電位が低下したときオフするＮチャネルの第２のＭＯＳＦＥＴとを有する、請求項１記載の半導体装置。
【請求項３】
前記電源端子と前記グランド端子との間の電圧が所定の電圧より低下したことを前記低電圧検出回路が検出し、かつ、前記メインＭＯＳＦＥＴをオン駆動する信号が入力されているときだけ、前記第１のＭＯＳＦＥＴをオンするアンド回路を備えている、請求項１記載の半導体装置。
【請求項４】
電源端子と出力端子とグランド端子とを有する半導体装置であって、
前記電源端子と前記出力端子との間に接続されるＮチャネルのメインＭＯＳＦＥＴと、
前記電源端子と内部グランドとの電位差を電源として動作し、前記メインＭＯＳＦＥＴを駆動する駆動回路と、
前記電源端子に接続されて前記メインＭＯＳＦＥＴをオン駆動するときにオフされるＰチャネルの第１のＭＯＳＦＥＴ、前記第１のＭＯＳＦＥＴと直列に接続されて前記第１のＭＯＳＦＥＴとの第１の接続ノードを前記内部グランドとするＰチャネルの第２のＭＯＳＦＥＴ、前記第２のＭＯＳＦＥＴと前記グランド端子との間に接続されて前記メインＭＯＳＦＥＴをオン駆動するときにオンされるＮチャネルの第３のＭＯＳＦＥＴ、前記電源端子と前記第２のＭＯＳＦＥＴのゲート端子との間に接続されて前記電位差を生成するための基準電圧を生成するツェナーダイオード、および、前記第２のＭＯＳＦＥＴのゲート端子と前記グランド端子との間に接続された電流源を有する内部グランド生成回路と、
前記第２のＭＯＳＦＥＴおよび前記第３のＭＯＳＦＥＴが接続される第２の接続ノードと前記第１の接続ノードとの間に接続されたＮチャネルの第４のＭＯＳＦＥＴと、
前記電源端子および前記第２の接続ノードの間に接続されて前記電源端子および前記第２の接続ノード間の電圧が所定の電圧より低下したことを検出して前記第４のＭＯＳＦＥＴをオンする低電圧検出回路と、
を備えている、半導体装置。
【請求項５】
前記低電圧検出回路は、前記電源端子に接続されて前記電源端子および前記第２の接続ノードの間の電圧が降伏電圧より低下したときに電流が流れなくなる低電圧検出用ツェナーダイオードと、前記低電圧検出用ツェナーダイオードおよび前記第２の接続ノードの間で直列に接続されたデプレッション型ＭＯＳＦＥＴで構成の第１の定電流ダイオードおよび第２の定電流ダイオードと、前記電源端子および前記第４のＭＯＳＦＥＴのゲート端子の間に接続されたデプレッション型ＭＯＳＦＥＴで構成の第３の定電流ダイオードと、前記第４のＭＯＳＦＥＴのゲート端子および前記第２の接続ノードの間に接続されて前記低電圧検出用ツェナーダイオードがブレークダウンしなくなって前記第１の定電流ダイオードおよび前記第２の定電流ダイオードの接続部の電位が低下したときオフして前記第４のＭＯＳＦＥＴをオンするＮチャネルの第５のＭＯＳＦＥＴとを有する、請求項４記載の半導体装置。
【請求項６】
前記低電圧検出回路は、ヒステリシス生成部を有し、
前記ヒステリシス生成部は、前記低電圧検出用ツェナーダイオードと直列に接続されたダイオードと、前記ダイオードに並列に接続されたＰチャネルの第６のＭＯＳＦＥＴと、前記第５のＭＯＳＦＥＴをオンするときオンするＮチャネルの第７のＭＯＳＦＥＴと、前記電源端子および前記第７のＭＯＳＦＥＴの間で直列に接続されていて前記第７のＭＯＳＦＥＴがオンしているとき互いの接続部の電位で前記第６のＭＯＳＦＥＴがオンされるデプレッション型ＭＯＳＦＥＴで構成の第３の定電流ダイオードおよび第４の定電流ダイオードとを有する、請求項５記載の半導体装置。
【請求項７】
前記電源端子および前記第２の接続ノードの間に接続されて前記第１のＭＯＳＦＥＴがオンするときにオンされるＰチャネルの第８のＭＯＳＦＥＴを備えている、請求項４から６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に電源のグランド側に配置された負荷を電源の高電位側にてスイッチング制御を行う半導体装置に関する。
【背景技術】
【０００２】
自動車には、モータなどの負荷をスイッチング制御する半導体装置が多く搭載されている。このような車載用の半導体装置としては、負荷の高電位側に配置され、負荷を駆動するパワー半導体スイッチとその制御回路とを同一のチップ上に集積化したハイサイド型ＩＰＳ（Intelligent Power Switch）が多く用いられている。ハイサイド型ＩＰＳでは、パワー半導体スイッチとして、通常、ＮチャネルのＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）が用いられている。これは、ＮチャネルのＭＯＳＦＥＴがＰチャネルのＭＯＳＦＥＴよりも単位面積当りのオン抵抗が小さいことによる。また、制御回路において、ＮチャネルのＭＯＳＦＥＴを駆動する駆動回路は、電源（バッテリ）電圧をそのまま使うのではなく、電源電圧と内部で生成した内部グランドの電圧との間の低い電圧で動作させるようにしている（たとえば、特許文献１参照）。これは、駆動回路を低い電圧で動作する回路構成にすれば、耐圧構造を持つ必要がないため、チップの面積および回路規模を小さくできるからである。【０００３】
図６は従来のハイサイド型ＩＰＳの構成例を示す図、図７は従来のハイサイド型ＩＰＳの電源電圧変動時における内部グランド電圧の電圧変動を示す図である。なお、図６の説明において、端子名とその端子における電圧、信号などは、同じ符号を用いることがある。【０００４】
従来のハイサイド型ＩＰＳ１００は、メインＭＯＳＦＥＴ１１０と、駆動回路１２０と、内部グランド生成回路１３０とを備えている。ハイサイド型ＩＰＳ１００は、また、電源端子１４０、出力端子１５０およびグランド端子１６０を有している。電源端子１４０は、電圧ＶＣＣを供給するバッテリ１７０の正極端子に接続され、バッテリ１７０の負極端子は、グランドに接続されている。出力端子１５０は、負荷１８０の一方の端子に接続され、負荷１８０の他方の端子は、グランドに接続されている。グランド端子１６０は、自動車のシャシに接続されている。【０００５】
このようなハイサイド型ＩＰＳ１００では、メインＭＯＳＦＥＴ１１０のドレイン端子は、電源端子１４０に接続され、メインＭＯＳＦＥＴ１１０のソース端子は、出力端子１５０に接続されている。メインＭＯＳＦＥＴ１１０のゲート端子およびソース端子は、駆動回路１２０に接続されている。【０００６】
内部グランド生成回路１３０は、ＰチャネルのＭＯＳＦＥＴ１３１，１３２と、ＮチャネルのＭＯＳＦＥＴ１３３と、ツェナーダイオード１３４と、電流源１３５とを有している。ＭＯＳＦＥＴ１３１のソース端子は、電源端子１４０に接続され、ＭＯＳＦＥＴ１３１のゲート端子は、ハイサイド入力信号ＩＮＨを受ける端子に接続され、ＭＯＳＦＥＴ１３１のドレイン端子は、ＭＯＳＦＥＴ１３２のソース端子に接続されている。ＭＯＳＦＥＴ１３２のドレイン端子は、ＭＯＳＦＥＴ１３３のドレイン端子に接続され、ＭＯＳＦＥＴ１３３のゲート端子は、ローサイド入力信号ＩＮＬを受ける端子に接続され、ＭＯＳＦＥＴ１３３のソース端子は、グランド端子１６０に接続されている。【０００７】
ツェナーダイオード１３４のカソード端子は、電源端子１４０に接続され、ツェナーダイオード１３４のアノード端子は、電流源１３５の一方の端子とＭＯＳＦＥＴ１３２のゲート端子とに接続されている。電流源１３５の他方の端子は、グランド端子１６０に接続されている。【０００８】
ＭＯＳＦＥＴ１３１のドレイン端子とＭＯＳＦＥＴ１３２のソース端子との接続ノードＮは、内部グランドを構成し、駆動回路１２０の低電位側端子に接続されている。駆動回路１２０の電源端子は、ハイサイド型ＩＰＳ１００の電源端子１４０に接続されている。したがって、駆動回路１２０は、電源端子１４０の電圧ＶＣＣと内部グランド生成回路１３０が出力する内部グランドの電圧との電位差で動作する。【０００９】
ここで、内部グランド生成回路１３０において、ツェナーダイオード１３４の降伏電圧Ｖｚがたとえば６．５ボルト（Ｖ）であり、ＭＯＳＦＥＴ１３２の閾値電圧Ｖｔｈがたとえば１．５Ｖであり、電圧ＶＣＣがたとえば１３Ｖであるとする。このとき、ＭＯＳＦＥＴ１３２のゲート端子は、電圧ＶＣＣの１３Ｖからツェナーダイオード１３４の降伏電圧Ｖｚである６．５Ｖを差し引いた６．５Ｖが印加されている。したがって、ソースフォロア動作しているＭＯＳＦＥＴ１３２のソース端子（接続ノードＮ）の電圧は、ゲート端子の電圧の６．５Ｖに閾値電圧Ｖｔｈの１．５Ｖを加えた電圧である８Ｖになる。ただし、この８Ｖは、電圧ＶＣＣが変動しないときのグランド電位を基準とした電圧であり、電圧ＶＣＣが変動すれば、接続ノードＮの電圧も変動する。しかし、接続ノードＮの電圧は、電圧ＶＣＣを基準とし、電圧ＶＣＣからツェナーダイオード１３４とＭＯＳＦＥＴ１３２とで作られた５Ｖだけ低下した一定の値の電圧であり、その電位差の５Ｖが駆動回路１２０の電源電圧となっている。【００１０】
このハイサイド型ＩＰＳ１００によれば、負荷１８０を駆動していないオフ動作のとき、ハイサイド入力信号ＩＮＨは、ＶＣＣ−５Ｖの電圧信号であり、ローサイド入力信号ＩＮＬは、グランド電位の０Ｖの電圧信号となっている。このため、ＰチャネルのＭＯＳＦＥＴ１３１はオン状態になり、ＮチャネルのＭＯＳＦＥＴ１３３はオフ状態になる。このとき、接続ノードＮの内部グランドは、電圧ＶＣＣにプルアップされるので、駆動回路１２０は、動作しない。【００１１】
負荷１８０を駆動するハイサイド型ＩＰＳ１００がオン動作のとき、ハイサイド入力信号ＩＮＨは、電圧ＶＣＣの電圧信号であり、ローサイド入力信号ＩＮＬは、グランド電位を基準とした５Ｖの電圧信号となっている。このため、ＰチャネルのＭＯＳＦＥＴ１３１はオフ状態になり、ＮチャネルのＭＯＳＦＥＴ１３３はオン状態になる。このとき、接続ノードＮの内部グランドは、ＶＣＣ−５Ｖとなって駆動回路１２０の電源電圧が５Ｖとなる。これにより、駆動回路１２０は、メインＭＯＳＦＥＴ１１０のゲート端子に電圧ＶＣＣよりも高いゲート電圧を出力するよう動作し、メインＭＯＳＦＥＴ１１０をターンオンさせる。したがって、負荷１８０には、メインＭＯＳＦＥＴ１１０を介してバッテリ１７０から電流が供給されることになる。【００１２】
次に、バッテリ１７０の電圧ＶＣＣが変動した場合の内部グランドの電圧の変化について説明する。ハイサイド型ＩＰＳ１００がオン動作のとき、内部グランド生成回路１３０は、電圧ＶＣＣをツェナーダイオード１３４の降伏電圧でクランプし、さらに、ＭＯＳＦＥＴ１３２の閾値電圧Ｖｔｈを加えた一定の電圧を内部グランドの電圧として出力している。このため、内部グランドの電圧は、図７に示したように、電圧ＶＣＣが十分に高い場合、電圧ＶＣＣに比例して変化する。【００１３】
一方、電圧ＶＣＣが低下して、ツェナーダイオード１３４の降伏電圧より低くなってＭＯＳＦＥＴ１３２のゲート端子およびドレイン端子がグランド電位に近い値になると、内部グランドの電圧は、ＭＯＳＦＥＴ１３２の閾値電圧Ｖｔｈになる。このとき、駆動回路１２０の電源電圧は、５Ｖ以下に低下し、駆動回路１２０が正常に動作する電源電圧を維持できなくなる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２０１８−７８４９８号公報（段落〔００２４〕〜〔００３０〕，図４）
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、バッテリのように変動する電圧を電源電圧とするハイサイド型ＩＰＳのような半導体装置では、電源電圧が低下した場合に、できるだけ低い電圧まで駆動回路を正常に動作させることが望まれている。【００１６】
本発明はこのような点に鑑みてなされたものであり、電源電圧が低下したときに、できるだけ低い電圧まで駆動回路が動作する電源電圧を維持できるようにした半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明では、上記の課題を解決するために、１つの案では、電源端子と出力端子とグランド端子とを有する半導体装置が提供される。この半導体装置は、電源端子と出力端子との間に接続されるＮチャネルのメインＭＯＳＦＥＴと、電源端子と内部グランドとの電位差を電源として動作し、メインＭＯＳＦＥＴを駆動する駆動回路と、電源端子とグランド端子との間に設けられて内部グランドを生成する内部グランド生成回路と、内部グランド生成回路の出力端子とグランド端子との間に設けられたＮチャネルの第１のＭＯＳＦＥＴと、電源端子とグランド端子との間に設けられ電源端子とグランド端子との間の電圧が所定の電圧より低下したことを検出して第１のＭＯＳＦＥＴをオンする低電圧検出回路と、を備えている。
【発明の効果】
【００１８】
上記構成の半導体装置は、電源端子の電圧低下を検出したとき、第１のＭＯＳＦＥＴが内部グランドの引き抜きを強化することで駆動回路の動作可能な電源電圧の低下幅を拡げることができるという利点がある。【００１９】
本発明の上記および他の目的、特徴および利点は、本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】
【００２０】
【図１】第１の実施の形態のハイサイド型ＩＰＳの構成例を示す図である。
【図２】低電圧検出回路の構成例を示す回路図である。
【図３】ハイサイド型ＩＰＳの電源電圧変動時における内部グランド電圧の電圧変動を示す図である。
【図４】第２の実施の形態のハイサイド型ＩＰＳの構成例を示す図である。
【図５】第３の実施の形態のハイサイド型ＩＰＳの構成例を示す図である。
【図６】従来のハイサイド型ＩＰＳの構成例を示す図である。
【図７】従来のハイサイド型ＩＰＳの電源電圧変動時における内部グランド電圧の電圧変動を示す図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について、本発明の半導体装置を自動車に搭載される各種負荷をスイッチング制御するハイサイド型ＩＰＳに適用した場合を例に図面を参照して詳細に説明する。なお、以下の説明において、端子名とその端子における電圧、信号などは、同じ符号を用いることがある。
【００２２】
図１は第１の実施の形態のハイサイド型ＩＰＳの構成例を示す図、図２は低電圧検出回路の構成例を示す回路図、図３はハイサイド型ＩＰＳの電源電圧変動時における内部グランド電圧の電圧変動を示す図である。
【００２３】
図１に示すハイサイド型ＩＰＳ１０は、バッテリ１の正極端子に接続されて電圧ＶＣＣが供給される電源端子１１と、負荷２の一方の端子に接続される出力端子１２およびグランドに接続されるグランド端子１３を有している。バッテリ１の負極端子および負荷２の他方の端子は、自動車のシャシに接続される。
【００２４】
ハイサイド型ＩＰＳ１０は、ＮチャネルのメインＭＯＳＦＥＴ２０と、駆動回路３０と、内部グランド生成回路４０と、低電圧検出回路５０と、ＮチャネルのＭＯＳＦＥＴ６０と、ＰチャネルのＭＯＳＦＥＴ７０とを備えている。
【００２５】
このハイサイド型ＩＰＳ１０において、メインＭＯＳＦＥＴ２０のドレイン端子は、電源端子１１に接続され、メインＭＯＳＦＥＴ２０のソース端子は、出力端子１２に接続されている。メインＭＯＳＦＥＴ２０のゲート端子およびソース端子は、駆動回路３０に接続されている。
【００２６】
内部グランド生成回路４０は、ＰチャネルのＭＯＳＦＥＴ４１，４２と、ＮチャネルのＭＯＳＦＥＴ４３と、ツェナーダイオード４４と、電流源４５とを有している。ＭＯＳＦＥＴ４１のソース端子は、電源端子１１に接続され、ＭＯＳＦＥＴ４１のゲート端子は、ハイサイド入力信号ＩＮＨを受ける端子に接続され、ＭＯＳＦＥＴ４１のドレイン端子は、ＭＯＳＦＥＴ４２のソース端子に接続されている。ＭＯＳＦＥＴ４２のドレイン端子は、ＭＯＳＦＥＴ４３のドレイン端子に接続され、ＭＯＳＦＥＴ４３のゲート端子は、ローサイド入力信号ＩＮＬを受ける端子に接続され、ＭＯＳＦＥＴ４３のソース端子は、グランド端子１３に接続されている。なお、ＭＯＳＦＥＴ４２だけは、そのバックゲート端子を自身のソース端子ではなく電源端子１１に接続している。
【００２７】
ツェナーダイオード４４のカソード端子は、電源端子１１に接続され、ツェナーダイオード４４のアノード端子は、電流源４５の一方の端子とＭＯＳＦＥＴ４２のゲート端子とに接続されている。電流源４５の他方の端子は、グランド端子１３に接続されている。
【００２８】
ＭＯＳＦＥＴ４１のドレイン端子とＭＯＳＦＥＴ４２のソース端子との接続ノードＮ１は、内部グランドを構成し、内部グランド生成回路４０の出力端子となる。内部グランド生成回路４０の出力端子は、駆動回路３０の低電位側端子に接続されている。駆動回路３０の電源端子は、ハイサイド型ＩＰＳ１０の電源端子１１に接続されている。したがって、駆動回路３０は、電源端子１１の電圧ＶＣＣと内部グランド生成回路４０が出力する内部グランドの電圧との電位差を電源にして動作する。
【００２９】
ＭＯＳＦＥＴ４２のドレイン端子とＭＯＳＦＥＴ４３のドレイン端子との接続ノードＮ２は、低電圧検出回路５０の低電位側端子に接続されている。低電圧検出回路５０の電源端子は、ハイサイド型ＩＰＳ１０の電源端子１１に接続されている。したがって、低電圧検出回路５０は、電源端子１１の電圧ＶＣＣと接続ノードＮ２の電圧との電位差を電源にして動作する。
【００３０】
ＮチャネルのＭＯＳＦＥＴ６０の高電位側端子であるドレイン端子は、接続ノードＮ１の内部グランドに接続され、ＭＯＳＦＥＴ６０のゲート端子は、低電圧検出回路５０の出力端子に接続され、ＭＯＳＦＥＴ６０の低電位側端子であるソース端子は、接続ノードＮ２に接続されている。このため、このＭＯＳＦＥＴ６０は、ハイサイド型ＩＰＳ１０がオン動作していて電源端子１１の電圧ＶＣＣが低下したことを低電圧検出回路５０が検出するとオンされる。このとき、ＭＯＳＦＥＴ４３はオンしているので、内部グランドの電圧は、引き抜かれてグランド端子１３のグランド電位（≒０Ｖ）となる。すなわち、このＭＯＳＦＥＴ６０は、電圧ＶＣＣが低いときに内部グランドの電圧をグランド端子１３の電位にすることで、ハイサイド型ＩＰＳ１０をより低い電圧ＶＣＣで動作できるようにする引き抜き強化回路を構成している。
【００３１】
ＰチャネルのＭＯＳＦＥＴ７０のソース端子は、ハイサイド型ＩＰＳ１０の電源端子１１に接続され、ＭＯＳＦＥＴ７０のゲート端子は、ＭＯＳＦＥＴ４１のゲート端子に接続され、ＭＯＳＦＥＴ７０のドレイン端子は、接続ノードＮ２に接続されている。このため、このＭＯＳＦＥＴ７０は、ハイサイド型ＩＰＳ１０がオフ動作しているとき、接続ノードＮ２の電位を電圧ＶＣＣまでプルアップし、低電圧検出回路５０の動作を無効にして低電圧検出回路５０の誤動作を確実に防止している。
【００３２】
低電圧検出回路５０は、図２に示したように、低電圧検出部５１とヒステリシス生成部５２とを有している。低電圧検出部５１は、ダイオード８１と、ツェナーダイオード８２と、Ｎチャネルのデプレッション型ＭＯＳＦＥＴ８３，８４，８５と、ＮチャネルのＭＯＳＦＥＴ８６と、ツェナーダイオード８７，８８とを有している。
【００３３】
ダイオード８１は、その順方向電圧をヒステリシスの生成に利用するものであって、アノード端子は、電圧ＶＣＣの端子に接続され、カソード端子は、ツェナーダイオード８２のカソード端子に接続されている。ツェナーダイオード８２は、電圧ＶＣＣの低下を検出するための基準電圧を生成するためのものであって、アノード端子は、デプレッション型ＭＯＳＦＥＴ８３のドレイン端子に接続されている。
【００３４】
デプレッション型ＭＯＳＦＥＴ８３は、そのゲート端子をソース端子に接続して定電流ダイオードを構成し、ソース端子は、デプレッション型ＭＯＳＦＥＴ８４のドレイン端子に接続されている。デプレッション型ＭＯＳＦＥＴ８４は、そのゲート端子をソース端子に接続して定電流ダイオードを構成し、ソース端子は、接続ノードＮ２に接続されている。
【００３５】
デプレッション型ＭＯＳＦＥＴ８５は、そのゲート端子をソース端子に接続して定電流ダイオードを構成している。デプレッション型ＭＯＳＦＥＴ８５のドレイン端子は、電圧ＶＣＣの端子に接続され、ソース端子は、引き抜き強化のＭＯＳＦＥＴ６０のゲート端子およびＭＯＳＦＥＴ８６のドレイン端子に接続されている。ＭＯＳＦＥＴ８６のゲート端子は、デプレッション型ＭＯＳＦＥＴ８３とデプレッション型ＭＯＳＦＥＴ８４との接続部へ接続され、ソース端子は、接続ノードＮ２に接続されている。ツェナーダイオード８７は、ＭＯＳＦＥＴ８６のゲート・ソース間電圧を過電圧から保護するもので、カソード端子は、ＭＯＳＦＥＴ８６のゲート端子に接続され、アノード端子は、ＭＯＳＦＥＴ８６のソース端子に接続されている。ツェナーダイオード８８は、引き抜き強化のＭＯＳＦＥＴ６０のゲート・ソース間電圧を過電圧から保護するもので、カソード端子は、引き抜き強化のＭＯＳＦＥＴ６０のゲート端子に接続され、アノード端子は、接続ノードＮ２に接続されている。
【００３６】
ヒステリシス生成部５２は、ＰチャネルのＭＯＳＦＥＴ９１と、ツェナーダイオード９２と、Ｎチャネルのデプレッション型ＭＯＳＦＥＴ９３，９４と、ＮチャネルのＭＯＳＦＥＴ９５と、ツェナーダイオード９６とを有している。
【００３７】
ＭＯＳＦＥＴ９１は、ハイサイド型ＩＰＳ１０がオン動作していて電源端子１１の電圧ＶＣＣが低下していないときは、低電圧検出部５１のダイオード８１の両端子を短絡してダイオード８１の動作を無効にするものである。ＭＯＳＦＥＴ９１のソース端子は、ダイオード８１のアノード端子に接続され、ＭＯＳＦＥＴ９１のドレイン端子は、ダイオード８１のカソード端子に接続されている。ＭＯＳＦＥＴ９１のゲート端子は、ツェナーダイオード９２のアノード端子に接続され、ツェナーダイオード９２のカソード端子は、電圧ＶＣＣの端子に接続されている。このツェナーダイオード９２は、ＭＯＳＦＥＴ９１のゲート・ソース間電圧を過電圧から保護するためのものである。
【００３８】
デプレッション型ＭＯＳＦＥＴ９３は、そのゲート端子をソース端子に接続して定電流ダイオードを構成している。デプレッション型ＭＯＳＦＥＴ９３のドレイン端子は、電圧ＶＣＣの端子に接続され、ソース端子は、ＭＯＳＦＥＴ９１のゲート端子およびデプレッション型ＭＯＳＦＥＴ９４のドレイン端子に接続されている。
【００３９】
デプレッション型ＭＯＳＦＥＴ９４は、そのゲート端子をソース端子に接続して定電流ダイオードを構成している。デプレッション型ＭＯＳＦＥＴ９４のソース端子は、ＭＯＳＦＥＴ９５のドレイン端子に接続されている。
【００４０】
ＭＯＳＦＥＴ９５のソース端子は、接続ノードＮ２に接続され、ＭＯＳＦＥＴ９５のゲート端子は、低電圧検出部５１のＭＯＳＦＥＴ８６のゲート端子およびツェナーダイオード９６のカソード端子に接続されている。ツェナーダイオード９６のアノード端子は、接続ノードＮ２に接続されている。このツェナーダイオード９６は、ＭＯＳＦＥＴ９５のゲート・ソース間電圧を過電圧から保護するためのものである。
【００４１】
ここで、バッテリ１の電圧ＶＣＣがたとえば１３Ｖであるときのこの低電圧検出回路５０の動作について説明する。まず、ハイサイド型ＩＰＳ１０がオフ動作の場合、内部グランド生成回路４０のＭＯＳＦＥＴ４１のゲート端子およびＭＯＳＦＥＴ７０のゲート端子にＶＣＣ−５Ｖの電圧信号が入力されている。これにより、ＭＯＳＦＥＴ７０は、オンして接続ノードＮ１の電位を電圧ＶＣＣにプルアップしている。これにより、低電圧検出回路５０は、電圧ＶＣＣの端子と接続ノードＮ２の端子とが短絡状態になるので、動作が無効にされている。
【００４２】
次に、ハイサイド型ＩＰＳ１０がオン動作の場合、ＭＯＳＦＥＴ７０がオフし、ＭＯＳＦＥＴ４３がオンして接続ノードＮ２の電位がグランド電位（≒０Ｖ）になるので、低電圧検出回路５０には、電圧ＶＣＣが電源電圧として印加される。このとき、電圧ＶＣＣがツェナーダイオード８２の降伏電圧を超えるので、ツェナーダイオード８２はブレークダウンする。ツェナーダイオード８２に直列に接続されているデプレッション型ＭＯＳＦＥＴ８３，８４は常時オンしているので、ツェナーダイオード８２の電流は、デプレッション型ＭＯＳＦＥＴ８３，８４を流れる。デプレッション型ＭＯＳＦＥＴ８３を流れる電流は、ＭＯＳＦＥＴ８６のゲート端子にも供給されるので、ＭＯＳＦＥＴ８６はオンし、引き抜き強化のＭＯＳＦＥＴ６０のゲート端子の電圧をグランド電位（≒０Ｖ）にする。これにより、引き抜き強化のＭＯＳＦＥＴ６０はオフするので、ハイサイド型ＩＰＳ１０は、従来と同じ動作をすることになる。
【００４３】
なお、ハイサイド型ＩＰＳ１０がオン動作の場合、低電圧検出回路５０のヒステリシス生成部５２は、低電圧検出部５１のダイオード８１の動作を無効にしている。すなわち、ＭＯＳＦＥＴ８６をオンしているデプレッション型ＭＯＳＦＥＴ８３を流れる電流は、ＭＯＳＦＥＴ９５のゲート端子にも供給されているので、ＭＯＳＦＥＴ９５はオンしている。このため、ＭＯＳＦＥＴ９５に直列に接続されているデプレッション型ＭＯＳＦＥＴ９３，９４は常時オンしているので、ＭＯＳＦＥＴ９１のゲート端子には、電圧ＶＣＣを基準としたハイレベルの信号が印加されるので、ＭＯＳＦＥＴ９１はオンしている。これにより、ＭＯＳＦＥＴ９１が並列に接続されたダイオード８１は、無効にされ、電圧ＶＣＣは、ＭＯＳＦＥＴ９１を介してツェナーダイオード８２のカソード端子に供給されている。
【００４４】
次に、バッテリ１の電圧ＶＣＣが低下したときのハイサイド型ＩＰＳ１０の動作について説明する。バッテリ１の電圧ＶＣＣが正常で、ハイサイド型ＩＰＳ１０がオン動作のとき、低電圧検出回路５０では、ツェナーダイオード８２がブレークダウンしている。
【００４５】
バッテリ１の電圧ＶＣＣが低下すると、図３に示したように、内部グランドの電圧も低下してくる。バッテリ１の電圧ＶＣＣがツェナーダイオード８２の降伏電圧Ｖｚより低下すると、ツェナーダイオード８２には、電流が流れなくなり、ＭＯＳＦＥＴ８６はオフし、ＭＯＳＦＥＴ８５を流れる電流が引き抜き強化のＭＯＳＦＥＴ６０のゲート端子に供給される。これにより、引き抜き強化のＭＯＳＦＥＴ６０がオンし、内部グランドの電圧は、引き抜かれてグランド電位（≒０Ｖ）になる。これにより、内部グランドは、内部グランド生成回路４０と切り離されるため、ソースフォロア動作しているＭＯＳＦＥＴ４２の閾値電圧Ｖｔｈの影響を受けることがなくなる。したがって、電圧ＶＣＣが低下しても、駆動回路３０は、ＭＯＳＦＥＴ４２の閾値電圧Ｖｔｈの分だけ動作可能な電源電圧が広がることになり、より低い電圧ＶＣＣでハイサイド型ＩＰＳ１０を動作させることができるようになる。
【００４６】
ＭＯＳＦＥＴ８６がオフしているとき、ヒステリシス生成部５２のＭＯＳＦＥＴ９５もオフしている。このため、ＭＯＳＦＥＴ９５に直列に接続されたデプレッション型ＭＯＳＦＥＴ９４には電流が流れないので、ＭＯＳＦＥＴ９１はオフし、ダイオード８１を有効にしている。これにより、ツェナーダイオード８２にダイオード８１が接続された状態になり、ツェナーダイオード８２が次にブレークダウンするのは、電圧ＶＣＣがツェナーダイオード８２の降伏電圧Ｖｚにダイオード８１の順方向電圧Ｖｆを加えた電圧に到達したときになる。
【００４７】
これにより、この低電圧検出回路５０は、電圧ＶＣＣが降伏電圧Ｖｚ以下に低下することで内部グランドをグランド電位にし、電圧ＶＣＣが電圧（Ｖｚ＋Ｖｆ）より高くなることで内部グランドが本来の電圧に復旧するといったヒステリシス特性を有することになる。
【００４８】
図４は第２の実施の形態のハイサイド型ＩＰＳの構成例を示す図である。この図４において、図１に示した構成要素と同じ構成要素については同じ符号を付してその詳細な説明は省略する。なお、低電圧検出回路５０は、図２に示したものと同様、低電圧検出部５１およびヒステリシス生成部５２を有しているが、第２の実施の形態では、ツェナーダイオード８８は不要であり、低電位側端子はグランド端子１３に接続される。
【００４９】
第２の実施の形態のハイサイド型ＩＰＳ１０ａでは、第１の実施の形態のハイサイド型ＩＰＳ１０の内部グランド生成回路４０を変更して内部グランド生成回路４０ａにしている。すなわち、内部グランド生成回路４０ａは、ＰチャネルのＭＯＳＦＥＴ４１，４２と、ツェナーダイオード４４と、電流源４５と、ＰチャネルのＭＯＳＦＥＴ４６と、アンド回路４７とを有している。
【００５０】
ＭＯＳＦＥＴ４６のソース端子は、電源端子１１に接続され、ＭＯＳＦＥＴ４６のゲート端子は、ハイサイド入力信号ＩＮＨを受ける端子に接続され、ＭＯＳＦＥＴ４６のドレイン端子は、ツェナーダイオード４４のアノード端子に接続されている。
【００５１】
アンド回路４７の一方の入力端子は、低電圧検出回路５０の出力端子に接続され、アンド回路４７の他方の入力端子は、ローサイド入力信号ＩＮＬを受ける端子に接続されている。アンド回路４７の出力端子は、引き抜き強化回路を構成するＮチャネルのＭＯＳＦＥＴ６０ａのゲート端子に接続されている。ＭＯＳＦＥＴ６０ａのドレイン端子は、接続ノードＮ１の内部グランドに接続され、ＭＯＳＦＥＴ６０ａのソース端子は、グランド端子１３に接続されている。
【００５２】
このハイサイド型ＩＰＳ１０ａによれば、負荷２をオフ動作させるとき、ハイサイド入力信号ＩＮＨは、ＶＣＣ−５Ｖの電圧信号であり、ローサイド入力信号ＩＮＬは、グランド電位の０Ｖの電圧信号となっている。このため、ＭＯＳＦＥＴ４１，４６はオン状態、ＭＯＳＦＥＴ４２，６０ａはオフ状態になる。このとき、接続ノードＮ１の内部グランドは、電圧ＶＣＣにプルアップされるので、駆動回路３０は、動作しない。
【００５３】
負荷２をオン動作させるときには、ハイサイド入力信号ＩＮＨは、電圧ＶＣＣの電圧信号であり、ローサイド入力信号ＩＮＬは、グランド電位を基準とした５Ｖの電圧信号となっている。また、低電圧検出回路５０は、バッテリ１の電圧が低下していなければ、グランド電位を出力している。このため、ＭＯＳＦＥＴ４１，４６はオフ状態になり、ＭＯＳＦＥＴ４２は、ソースフォロア動作状態になる。このとき、接続ノードＮ１の内部グランドは、ＶＣＣ−５Ｖとなり、駆動回路３０には、５Ｖの電源電圧が印加され、メインＭＯＳＦＥＴ２０をターンオンさせる。
【００５４】
次に、負荷２をオン動作させるためにローサイド入力信号ＩＮＬがグランド電位を基準とした５Ｖの電圧信号となっているときに、バッテリ１の電圧ＶＣＣが低下したことを低電圧検出回路５０が検出すると、低電圧検出回路５０は、電圧ＶＣＣを出力する。このとき、アンド回路４７は、一方の入力端子および他方の入力端子にハイレベルの電圧信号を入力するので、ハイレベルの電圧信号を出力し、引き抜き強化のＭＯＳＦＥＴ６０ａをオン状態にする。これにより、内部グランドは、グランド端子１３に接続されるので、ソースフォロア動作しているＭＯＳＦＥＴ４２の閾値電圧Ｖｔｈよりも低減することができなかった内部グランドの電位をグランドレベルまで低減することができる。
【００５５】
図５は第３の実施の形態のハイサイド型ＩＰＳの構成例を示す図である。この図５において、図４に示した構成要素と同じ構成要素については同じ符号を付してその詳細な説明は省略する。
【００５６】
第３の実施の形態のハイサイド型ＩＰＳ１０ｂでは、第２の実施の形態のハイサイド型ＩＰＳ１０ａの内部グランド生成回路４０ａを変更して内部グランド生成回路４０ｂにしている。この内部グランド生成回路４０ｂでは、ソースフォロア動作しているＭＯＳＦＥＴ４２の負荷を抵抗４８にしている。すなわち、抵抗４８の一方の端子は、電源端子１１に接続され、抵抗４８の他方の端子は、ＭＯＳＦＥＴ４２のソース端子および内部グランドに接続されている。
【００５７】
このハイサイド型ＩＰＳ１０ｂによれば、負荷２をオン動作させるときには、ハイサイド入力信号ＩＮＨは、電圧ＶＣＣの電圧信号であり、ローサイド入力信号ＩＮＬは、グランド電位を基準とした５Ｖの電圧信号となっている。また、低電圧検出回路５０は、バッテリ１の電圧が低下していなければ、グランド電位を出力している。このため、ＭＯＳＦＥＴ４６はオフ状態になり、ＭＯＳＦＥＴ４２は、ソースフォロア動作状態になる。このとき、接続ノードＮ１の内部グランドは、ＶＣＣ−５Ｖとなり、駆動回路３０には、ＶＣＣとＶＣＣ−５Ｖとの電位差である５Ｖの電圧が電源電圧として印加され、メインＭＯＳＦＥＴ２０をターンオンさせる。
【００５８】
次に、負荷２をオン動作させるためにグランド電位を基準とした５Ｖのローサイド入力信号ＩＮＬが入力されているときに、バッテリ１の電圧ＶＣＣが低下したことを低電圧検出回路５０が検出すると、低電圧検出回路５０は、電圧ＶＣＣを出力する。このとき、引き抜き強化のＭＯＳＦＥＴ６０ａがオン状態になり、内部グランドは、グランド端子１３に接続されるので、内部グランドの電位がグランドレベルまで低減される。
【００５９】
なお、第３の実施の形態では、ソースフォロア動作のＭＯＳＦＥＴ４２の負荷を抵抗４８で構成したが、第１の実施の形態における内部グランド生成回路４０のＭＯＳＦＥＴ４１を抵抗に置き換えることができる。また、以上の実施の形態では、負荷に電源を供給する素子としてパワーＭＯＳＦＥＴを使用しているが、パワーＭＯＳＦＥＴをＩＧＢＴ（Insulated Gate Bipolar Transistor）に置き換えてもよい。この場合、ＩＧＢＴを使用したときの動作は、パワーＭＯＳＦＥＴを使用したときの動作と同じである。
【００６０】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【符号の説明】
【００６１】
１  バッテリ
２  負荷
１０，１０ａ，１０ｂ  ハイサイド型ＩＰＳ
１１  電源端子
１２  出力端子
１３  グランド端子
２０  メインＭＯＳＦＥＴ
３０  駆動回路
４０，４０ａ，４０ｂ  内部グランド生成回路
４１，４２，４３  ＭＯＳＦＥＴ
４４  ツェナーダイオード（内部グランド生成用）
４５  電流源
４６  ＭＯＳＦＥＴ
４７  アンド回路
４８  抵抗
５０  低電圧検出回路
５１  低電圧検出部
５２  ヒステリシス生成部
６０，６０ａ  ＭＯＳＦＥＴ（引き抜き強化用）
７０  ＭＯＳＦＥＴ（プルアップ用）
８１  ダイオード（ヒステリシス生成用）
８２  ツェナーダイオード（低電圧検出用）
８３，８４，８５  デプレッション型ＭＯＳＦＥＴ（定電流ダイオード）
８６  ＭＯＳＦＥＴ
８７，８８  ツェナーダイオード
９１  ＭＯＳＦＥＴ
９２  ツェナーダイオード
９３，９４  デプレッション型ＭＯＳＦＥＴ（定電流ダイオード）
９５  ＭＯＳＦＥＴ
９６  ツェナーダイオード
Ｎ１  接続ノード（内部グランド）
Ｎ２  接続ノード
【図１】
2020235224.tif 000003
【図２】
2020235224.tif 000004
【図３】
2020235224.tif 000005
【図４】
2020235224.tif 000006
【図５】
2020235224.tif 000007
【図６】
2020235224.tif 000008
【図７】
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【手続補正書】
【提出日】令和3年5月14日(2021.5.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項６
【補正方法】変更
【補正の内容】
【請求項６】
前記低電圧検出回路は、ヒステリシス生成部を有し、
前記ヒステリシス生成部は、前記低電圧検出用ツェナーダイオードと直列に接続されたダイオードと、前記ダイオードに並列に接続されたＰチャネルの第６のＭＯＳＦＥＴと、前記第５のＭＯＳＦＥＴをオンするときオンするＮチャネルの第７のＭＯＳＦＥＴと、前記電源端子および前記第７のＭＯＳＦＥＴの間で直列に接続されていて前記第７のＭＯＳＦＥＴがオンしているとき互いの接続部の電位で前記第６のＭＯＳＦＥＴがオンされるデプレッション型ＭＯＳＦＥＴで構成の第４の定電流ダイオードおよび第５の定電流ダイオードとを有する、請求項５記載の半導体装置。
【国際調査報告】
2020235224.tif 000010
2020235224.tif 000011
2020235224.tif 000012
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