(57)【要約】  差動増幅部（１０１）は、差動対を構成する第１の入力トランジスタ（ＭＮ１）および第２の入力トランジスタ（ＭＮ２）と、第１のテール電流源（Ｔ０）および第２のテール電流源（Ｔ０＿Ｓ）とを含む。出力段（１０２）は、差動増幅部（１０１）の出力によって駆動可能な第１の出力トランジスタ（ＭＰＳ）および第２の出力トランジスタ（ＭＰＬ）を含む。制御部は、起動時において、第１のテール電流源（Ｔ０）、および第１の出力トランジスタ（ＭＰＳ）によって負荷（２００）が駆動され、起動後において、第１のテール電流源（Ｔ０）、第２のテール電流源（Ｔ０＿Ｓ）、第１の出力トランジスタ（ＭＰＳ）、および第２の出力トランジスタ（ＭＰＬ）によって負荷（２００）が駆動されるように制御する。
2020170394.tif 000002
【特許請求の範囲】
【請求項１】
差動対を構成する第１の入力トランジスタおよび第２の入力トランジスタと、第１のテール電流源および第２のテール電流源とを含む差動増幅部と、
前記差動増幅部の出力によって駆動可能な第１の出力トランジスタおよび第２の出力トランジスタを含む出力段と、
起動時において、前記第１のテール電流源、および前記第１の出力トランジスタによって負荷が駆動され、起動後において、前記第１のテール電流源、前記第２のテール電流源、前記第１の出力トランジスタ、および前記第２の出力トランジスタによって前記負荷が駆動されるように制御する制御部とを備える、電源回路。
【請求項２】
前記第１の出力トランジスタのサイズは、前記第２の出力トランジスタのサイズよりも小さい、請求項１記載の電源回路。
【請求項３】
前記出力段は、前記差動増幅部の出力と、前記第２の出力トランジスタの制御電極との間に配置された第１のスイッチを備え、
前記制御部は、前記第１のスイッチを、起動時にはオフとし、起動後にはオンとする、請求項１記載の電源回路。
【請求項４】
前記差動増幅部は、
前記第１の入力トランジスタおよび前記第２の入力トランジスタと、
前記第１のテール電流源および前記第２のテール電流源と、
第２のスイッチとを含み、
前記第１の入力トランジスタの一端と前記第２の入力トランジスタの一端とが、第１のノードに接続され、
前記第１のノードと第２の電源との間に前記第１のテール電流源が配置され、
前記第１のノードと前記第２の電源との間に前記第２のスイッチおよび前記第２のテール電流源が直列に接続され、
前記制御部は、前記第２のスイッチを、起動時にはオフとし、起動後にはオンとする、請求項１記載の電源回路。
【請求項５】
前記差動増幅部は、
前記第１の入力トランジスタおよび前記第２の入力トランジスタと、
前記第１のテール電流源および前記第２のテール電流源と、
第３のテール電流源と、
第３のスイッチと、
第４のスイッチとを備え、
前記第１の入力トランジスタの一端と前記第２の入力トランジスタの一端とが、第１のノードに接続され、
前記第１のノードと第２の電源との間に前記第１のテール電流源が配置され、
前記第１の入力トランジスタの他端と前記第２の電源との間に、前記第３のスイッチおよび前記第２のテール電流源が直列に接続され、
前記第２の入力トランジスタの他端と前記第２の電源との間に、前記第４のスイッチおよび前記第３のテール電流源が直列に接続され、
前記制御部は、前記第３のスイッチおよび前記第４のスイッチを、起動時にはオフとし、起動後にはオンとする、請求項１記載の電源回路。
【請求項６】
前記第１の出力トランジスタおよび前記第２の出力トランジスタは、第１の電源と、出力端子との間に並列に接続され、
第１の経路と第２の経路とを含み、前記出力端子の電圧を分圧した電圧を前記差動増幅部へ帰還する帰還抵抗部を備え、
前記制御部は、起動時において、前記第１の経路に電流が流れ、かつ前記第２の経路に電流が流れないように制御し、起動後において、前記第２の経路に電流が流れ、かつ前記第１の経路に電流が流れないように制御し、前記第１の経路の抵抗が、前記第２の経路の抵抗よりも小さい、請求項１記載の電源回路。
【請求項７】
前記帰還抵抗部は、
前記出力端子と、第２のノードとの間に並列に配置された第１の抵抗、および第２の抵抗と、
前記第２のノードと第２の電源との間に並列に配置された第３の抵抗、および第４の抵抗とを含み、
前記第２のノードの電圧が前記差動増幅部に帰還され、
前記制御部は、起動時において、前記第１の経路上の前記第１の抵抗および前記第３の抵抗に電流が流れ、かつ前記第２の経路上の前記第２の抵抗および前記第４の抵抗に電流が流れないように制御し、
起動後において、前記第２の経路上の前記第２の抵抗および前記第４の抵抗に電流が流れ、かつ前記第１の経路上の前記第１の抵抗および前記第３の抵抗に電流が流れないように制御し、
前記第１の抵抗の値は、前記第２の抵抗の値よりも小さく、かつ前記第３の抵抗の値は、前記第４の抵抗の値よりも小さい、請求項６記載の電源回路。
【請求項８】
前記帰還抵抗部は、
前記第１の抵抗と前記第２のノードとの間に配置された第５のスイッチと、
前記第２の抵抗と前記第２のノードとの間に配置された第６のスイッチと、
前記第３の抵抗と前記第２の電源との間に配置された第７のスイッチと、
前記第４の抵抗と前記第２の電源との間に配置された第８のスイッチとを備え、
前記制御部は、前記第５のスイッチおよび前記第７のスイッチを、起動時にはオンとし、起動後には、オフとし、前記第６のスイッチおよび前記第８のスイッチを、起動時にはオフとし、起動後にはオンとする、請求項７記載の電源回路。
【請求項９】
前記制御部は、
前記第１の電源と第３のノードとの間に配置されたバイアス電流源と、
前記第３のノードと第２の電源との間に配置された駆動トランジスタと、
前記第３のノードと前記第２の電源との間に配置された容量素子と、
前記第３のノードの電圧を受けるバッファとを備え、
前記駆動トランジスタの制御電極は、入力制御信号を受け、
前記バッファの出力が、前記差動増幅部、前記出力段、および前記帰還抵抗部に含まれるスイッチを制御する、請求項６記載の電源回路。
【請求項１０】
前記制御部は、
前記負荷に供給する電圧を分圧する分圧回路と、
前記分圧回路の出力電圧と、基準電圧とを比較する比較器と、
前記比較器の出力を受けるバッファとを備え、
前記バッファの出力が、前記差動増幅部、前記出力段、および前記帰還抵抗部に含まれるスイッチを制御する、請求項６記載の電源回路。
【請求項１１】
前記出力段は、さらに、前記差動増幅部の出力によって駆動可能なＮ個の出力トランジスタを含み、
前記制御部は、起動時において、前記第１の出力トランジスタと、前記Ｎ個の出力トランジスタのうちのＭ個の出力トランジスタとによって前記負荷が駆動され、起動後において、前記第１の出力トランジスタと、前記第２の出力トランジスタと、前記Ｎ個の出力トランジスタとによって前記負荷が駆動されるように制御する、請求項１記載の電源回路。
【請求項１２】
前記帰還抵抗部は、さらに、Ｎ個の経路を含み、
前記制御部は、起動時において、前記第１の経路と、前記Ｎ個の経路のうちのＭ個の経路とに電流が流れ、かつ前記第２の経路と、前記Ｎ個の経路のうちの残りの（Ｎ−Ｍ）個の経路とに電流が流れないように制御し、起動後において、前記第２の経路と、前記Ｎ個の経路のうちの残りの（Ｎ−Ｍ）個の経路とに電流が流れ、かつ前記第１の経路と、前記Ｎ個の経路のうちのＭ個の経路とに電流が流れないように制御し、前記Ｎ個の経路のうちのＭ個の経路の抵抗が、前記Ｎ個の経路のうちの残りの（Ｎ−Ｍ）個の抵抗よりも小さい、請求項６記載の電源回路。
【請求項１３】
前記差動増幅部は、さらに、
前記差動対の出力を受けるＮ段の増幅器と、
各々が、対応する前記増幅器と接続されるＮセットの第１グループのテール電流源および第２種のテール電流源とを含み、
前記制御部は、起動時において、前記第１のテール電流源と、Ｎ個の前記第１グループのテール電流源とによって前記負荷が駆動され、起動後において、前記第１のテール電流源と、前記第２のテール電流源と、Ｎ個の前記第１グループのテール電流源と、Ｎ個の前記第２種のテール電流源のうちのＭ個（Ｎ≧Ｍ）の前記第２種のテール電流源とによって前記負荷が駆動されるように制御する、請求項１記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路に関する。
【背景技術】
【０００２】
電源回路には、駆動能力は高く、かつ、自己消費電力の小さな、効率の良い回路が要求される。一方で、駆動能力を高めるためには、能力の高い駆動素子が必要となる。能力の高い駆動素子は、その電流駆動能力が高いため、起動時のラッシュ電流および出力電圧のオーバーシュートを招いてしまうという課題がある。【０００３】
そこで、出力トランジスタの能力を切り替える機能を備える電源回路が知られている（たとえば、特許文献１を参照）。電源回路は、起動時において、出力トランジスタの能力を抑えることによって、オーバーシュートおよびラッシュ電流を防止する。電源回路は、出力電圧が目標電圧付近に到達したときに、出力トランジスタの能力を増加させる。【０００４】
このような制御によって、電源回路の起動時には電流駆動能力を抑えて、電源回路として動作させるときには、必要十分な電流駆動能力を有することが可能となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２６６１２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１の電源回路では、起動時と通常時とで出力トランジスタの能力を切り替えることによって、スムーズな起動と、起動後の高い電流能力とを実現する。【０００７】
特許文献１の電源回路では、起動時と起動後の両方において、出力トランジスタの前段の増幅回路の構成および動作は同じである。起動時と起動後において、増幅器の出力インピーダンスは変化しないので、電源回路は、安定した電圧を供給することができない。【０００８】
それゆえに、本発明の目的は、スムーズな起動と起動後の高い電流能力とを実現するとともに、安定した電圧を供給することができる電源回路を提供することである。
【課題を解決するための手段】
【０００９】
本発明の電源回路は、差動対を構成する第１の入力トランジスタおよび第２の入力トランジスタと、第１のテール電流源および第２のテール電流源とを含む差動増幅部と、差動増幅部の出力によって駆動可能な第１の出力トランジスタおよび第２の出力トランジスタを含む出力段と、起動時において、第１のテール電流源、および第１の出力トランジスタによって負荷が駆動され、起動後において、第１のテール電流源、第２のテール電流源、第１の出力トランジスタ、および第２の出力トランジスタによって負荷が駆動されるように制御する制御部とを備える。
【発明の効果】
【００１０】
本発明によれば、起動時において、第１のテール電流源、および第１の出力トランジスタによって負荷が駆動され、起動後において、第１のテール電流源、第２のテール電流源、第１の出力トランジスタ、および第２の出力トランジスタによって負荷が駆動される。これによって、スムーズな起動と起動後の高い電流能力とを実現するとともに、安定した電圧を供給することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１の電源回路の構成を表わす図である。
【図２】参考例の演算増幅器６２０の構成を表わす図である。
【図３】実施の形態１の演算増幅器１２０の構成を表わす図である。
【図４】制御部１０３の構成を表わす図である。
【図５】（ａ）は、入力制御信号ＣＴ０の時間変化を表わす図である。図５（ｂ）は、起動完了制御信号ＣＴ１の時間変化を表わす図である。
【図６】（ａ）は、参考例の演算増幅器６２０の周波数応答特性を示すボード線図である。（ｂ）は、実施の形態１の演算増幅器１２０の周波数応答特性を示すボード線図である。
【図７】参考例の演算増幅器６２０の出力電圧ＶＯＵＴの波形を表わす図である。
【図８】実施の形態１の演算増幅器１２０の出力電圧ＶＯＵＴの波形を表わす図である。
【図９】参考例の電源回路の消費電流の波形を表わす図である。
【図１０】実施の形態１の電源回路の消費電流の波形を表わす図である。
【図１１】実施の形態２の制御部２０３の構成を表わす図である。
【図１２】実施の形態３の演算増幅器２２０の構成を表わす図である。
【図１３】実施の形態４の演算増幅器３２０の構成を表わす図である。
【図１４】実施の形態５の演算増幅器４２０の構成を表わす図である。
【図１５】実施の形態６の演算増幅器５２０の構成を表わす図である。
【図１６】実施の形態７の演算増幅器７２０の構成を表わす図である。
【発明を実施するための形態】
【００１２】
以下、実施の形態について、図面を参照して説明する。
実施の形態１．
図１は、実施の形態１の電源回路の構成を表わす図である。
【００１３】
この電源回路は、入力端子ＩＮと、制御端子ＣＴＲＬと、出力端子ＯＵＴと、演算増幅器１２０と、出力容量Ｃｏｕｔと、制御部１０３とを備える。
【００１４】
演算増幅器１２０は、入力端子ＩＮから入力される入力電圧ＶＲＥＦを帰還抵抗比に応じて増幅することによって、出力電圧ＶＯＵＴを発生させる。演算増幅器１２０は、差動増幅部１０１と、出力段１０２と、帰還抵抗部１００とを備える。制御部１０３は、入力制御信号ＣＴ０を受けて、起動完了制御信号ＣＴ１を出力する。入力制御信号ＣＴ０は、制御部１０３を経由して、演算増幅器１２０の各構成要素に送られて、演算増幅器１２０の各構成要素の低消費電力モードの設定を制御する。演算増幅器１２０の起動は、制御部１０３からの起動完了制御信号ＣＴ１および出力容量Ｃｏｕｔによって制御される。
【００１５】
図２は、参考例の演算増幅器６２０の構成を表わす図である。
参考例の演算増幅器６２０は、差動増幅部６０１と、出力段１０２と、帰還抵抗部６００とを備える。
【００１６】
差動増幅部６０１は、差動対を構成するＮＭＯＳトランジスタＭＮ１、ＭＮ２、能動負荷を構成するＰＭＯＳトランジスタＭＰ１、ＭＰ２と、テール電流源Ｔ０とを備える。
【００１７】
電源ＡＶＤＤとノードＮＤＡとの間にＰＭＯＳトランジスタＭＰ１と、ＮＭＯＳトランジスタＭＮ１が直列に接続される。電源ＡＶＤＤとノードＮＤＡとの間にＰＭＯＳトランジスタＭＰ２と、ＮＭＯＳトランジスタＭＮ２が直列に接続される。
【００１８】
ＰＭＯＳトランジスタＭＰ１のゲートと、ＰＭＯＳトランジスタＭＰ１のドレインと、ＰＭＯＳトランジスタＭＰ２のゲートとが接続される。
【００１９】
ＮＭＯＳトランジスタＭＮ１のゲートは、入力電圧ＶＲＥＦを受ける。ＮＭＯＳトランジスタＭＮ２のゲートは、帰還抵抗部６００からのフィードバック電圧ｖｆｂを受ける。
【００２０】
ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２との間のノードＮＤＢは、ゲート電圧ＰＧを出力段１０２へ送る。
【００２１】
ノードＮＤＡとグランド電源ＡＧＮＤとの間にテール電流源Ｔ０が配置される。テール電流源Ｔ０は、テール電流ＩＢＩＡＳ０＋ＩＢＩＡＳ＿Ｓ０を出力する。
【００２２】
出力段１０２は、出力トランジスタであるＰＭＯＳトランジスタＭＰＬ、ＭＰＳ、およびスイッチＳＷＰを備える。
【００２３】
電源ＡＶＤＤと出力端子ＯＵＴとの間にＰＭＯＳトランジスタＭＰＳとＰＭＯＳトランジスタＭＰＬとが並列に配置される。ＰＭＯＳトランジスタＭＰＳのゲートは、ノードＮＤＢと接続され、ゲート電圧ＰＧを受ける。
【００２４】
ノードＮＤＢとＰＭＯＳトランジスタＭＰＬのゲートとの間にスイッチＳＷＰが配置される。ＰＭＯＳトランジスタＭＰＬのゲートは、スイッチＳＷＰがオンのときに、ゲート電圧ＰＧを受ける。スイッチＳＷＰは、起動完了制御信号ＣＴ１によって制御される。起動完了制御信号ＣＴ１がハイレベルのときに、スイッチＳＷＰはオンとなる。起動完了制御信号ＣＴ１がロウレベルのときに、スイッチＳＷＰはオフとなる。
【００２５】
帰還抵抗部６００は、帰還抵抗Ｒ１、Ｒ２を備える。
出力端子ＯＵＴとグランド電源ＡＧＮＤとの間に抵抗Ｒ１、抵抗Ｒ２が直列に接続される。
【００２６】
図３は、実施の形態１の演算増幅器１２０の構成を表わす図である。
演算増幅器１２０は、差動増幅部１０１と、出力段１０２と、帰還抵抗部１００とを備える。
【００２７】
差動増幅部１０１は、差動対を構成するＮＭＯＳトランジスタＭＮ１（第１の入力トランジスタ）およびＮＭＯＳトランジスタＭＮ２（第２の入力トランジスタ）、能動負荷を構成するＰＭＯＳトランジスタＭＰ１、ＭＰ２を備える。差動増幅部１０１は、さらに、テール電流源ＴＩ（第１のテール電流源）、テール電流源ＴＩ＿Ｓ（第２のテール電流源）、およびスイッチＳＷ０（第２のスイッチ）を備える。
【００２８】
電源ＡＶＤＤ（第１の電源）とノードＮＤＡ（第１のノード）との間にＰＭＯＳトランジスタＭＰ１と、ＮＭＯＳトランジスタＭＮ１が直列に接続される。電源ＡＶＤＤとノードＮＤＡとの間にＰＭＯＳトランジスタＭＰ２と、ＮＭＯＳトランジスタＭＮ２が直列に接続される。ＮＭＯＳトランジスタＭＮ１の一端と、ＮＭＯＳトランジスタＭＮ２の一端とが、ノードＮＤＡに接続される。
【００２９】
ＰＭＯＳトランジスタＭＰ１のゲートと、ＰＭＯＳトランジスタＭＰ１のドレインと、ＰＭＯＳトランジスタＭＰ２のゲートとが接続される。
【００３０】
ＮＭＯＳトランジスタＭＮ１のゲートは、入力電圧ＶＲＥＦを受ける。ＮＭＯＳトランジスタＭＮ２のゲートは、帰還抵抗部１００からのフィードバック電圧ｖｆｂを受ける。
【００３１】
ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２との間のノードＮＤＢは、ゲート電圧ＰＧを出力段１０２へ送る。
【００３２】
ノードＮＤＡとグランド電源ＡＧＮＤ（第２の電源）との間にテール電流源Ｔ０が配置される。テール電流源Ｔ０は、テール電流ＩＢＩＡＳ０を出力する。
【００３３】
ノードＮＤＡとグランド電源ＡＧＮＤとの間にスイッチＳＷ０とテール電流源Ｔ０＿Ｓとが直列に接続される。テール電流源Ｔ０＿Ｓは、テール電流ＩＢＩＡＳ＿Ｓ０を出力する。スイッチＳＷ０は、起動完了制御信号ＣＴ１によって制御される。起動完了制御信号ＣＴ１がハイレベルのときに、スイッチＳＷ０はオンとなる。起動完了制御信号ＣＴ１がロウレベルのときに、スイッチＳＷ０はオフとなる。
【００３４】
出力段１０２は、出力トランジスタであるＰＭＯＳトランジスタＭＰＳ（第１の出力トランジスタ）、ＰＭＯＳトランジスタＭＰＳ（第２の出力トランジスタ）、およびスイッチＳＷＰ（第１のスイッチ）を備える。ＰＭＯＳトランジスタＭＰＬのサイズは、ＰＭＯＳトランジスタＭＰＳのサイズよりも大きい。
【００３５】
電源ＡＶＤＤと出力端子ＯＵＴとの間にＰＭＯＳトランジスタＭＰＳが配置される。電源ＡＶＤＤと出力端子ＯＵＴとの間にＰＭＯＳトランジスタＭＰＬが配置される。ＰＭＯＳトランジスタＭＰＳのゲートは、ノードＮＤＢと接続され、ゲート電圧ＰＧを受ける。
【００３６】
ノードＮＤＢとＰＭＯＳトランジスタＭＰＬのゲートとの間にスイッチＳＷＰが配置される。ＰＭＯＳトランジスタＭＰＬのゲートは、スイッチＳＷＰがオンのときに、ゲート電圧ＰＧを受ける。スイッチＳＷＰは、起動完了制御信号ＣＴ１によって制御される。起動完了制御信号ＣＴ１がハイレベルのときに、スイッチＳＷＰはオンとなる。起動完了制御信号ＣＴ１がロウレベルのときに、スイッチＳＷＰはオフとなる。
【００３７】
帰還抵抗部１００は、出力端子ＯＵＴの電圧を分圧した電圧を差動増幅部１０１へ帰還する。帰還抵抗部１００は、第１の経路Ｌ１と第２の経路Ｌ２とを含む。
【００３８】
制御部１０３は、起動時において、第１の経路Ｌ１に電流が流れ、かつ第２の経路Ｌ２に電流が流れないように制御する。制御部１０３は、起動後において、第２の経路Ｌ２に電流が流れ、かつ第１の経路Ｌ１に電流が流れないように制御する。第１の経路Ｌ１の抵抗が、第２の経路Ｌ２の抵抗よりも小さい。
【００３９】
帰還抵抗部１００は、帰還抵抗Ｒ１＿Ｓ（第１の抵抗）、帰還抵抗Ｒ１（第２の抵抗）、帰還抵抗Ｒ２＿Ｓ（第３の抵抗）、帰還抵抗Ｒ２（第４の抵抗）とを備える。
【００４０】
帰還抵抗部１００は、さらに、スイッチＳＷＲ１Ｓ（第５のスイッチ）、スイッチＳＷＲ１（第６のスイッチ）、スイッチＳＷＲ２Ｓ（第７のスイッチ）、スイッチＳＷＲ２（第８のスイッチ）を備える。帰還抵抗Ｒ１＿Ｓの抵抗値は、帰還抵抗Ｒ１の抵抗値よりも小さい。帰還抵抗Ｒ２＿Ｓの抵抗値は、帰還抵抗Ｒ２の抵抗値よりも小さい。
【００４１】
帰還抵抗Ｒ１と帰還抵抗Ｒ１＿Ｓとは、出力端子ＯＵＴとノードＮＤＧ（第２のノード）との間に並列に配置される。帰還抵抗Ｒ２と帰還抵抗Ｒ２＿Ｓとは、ノードＮＤＧとグランド電源ＡＧＮＤとの間に並列に配置される。ノードＮＤＧの電圧ｖｆｇが、差動増幅部１０１のＮＭＯＳトランジスタＭＮ２のゲートへ送られる。
【００４２】
スイッチＳＷＲ１Ｓは、帰還抵抗Ｒ１＿ＳとノードＮＤＧとの間に配置される。スイッチＳＷＲ１は、帰還抵抗Ｒ１とノードＮＤＧとの間に配置される。スイッチＳＷＲ２Ｓは、帰還抵抗Ｒ２＿Ｓとグランド電源ＡＧＮＤとの間に配置される。スイッチＳＷＲ２は、帰還抵抗Ｒ２とグランド電源ＡＧＮＤとの間に配置される。
【００４３】
スイッチＳＷＲ１、ＳＷＲ２は、起動完了制御信号ＣＴ１によって制御される。起動完了制御信号ＣＴ１がハイレベルのときに、スイッチＳＷＲ１、ＳＷＲ２はオンとなる。起動完了制御信号ＣＴ１がロウレベルのときに、スイッチＳＷＲ１、ＳＷＲ２はオフとなる。スイッチＳＷＲ１Ｓ、ＳＷＲ２Ｓは、起動完了制御信号ＣＴ１によって制御される。起動完了制御信号ＣＴ１がハイレベルのときに、スイッチＳＷＲ１Ｓ、ＳＷＲ２Ｓはオフとなる。起動完了制御信号ＣＴ１がロウレベルのときに、スイッチＳＷＲ１Ｓ、ＳＷＲ２Ｓはオンとなる。これによって、起動時において、第１の経路Ｌ１上の帰還抵抗Ｒ１＿Ｓおよび帰還抵抗Ｒ２＿Ｓに電流が流れ、かつ第２の経路Ｌ２上の帰還抵抗Ｒ１および帰還抵抗Ｒ２に電流が流れない。起動後において、第２の経路Ｌ２上の帰還抵抗Ｒ１および帰還抵抗Ｒ２に電流が流れ、かつ第１の経路Ｌ１上の帰還抵抗Ｒ１＿Ｓおよび帰還抵抗Ｒ２＿Ｓに電流が流れない。
【００４４】
図４は、制御部１０３の構成を表わす図である。
制御部１０３は、ＮＭＯＳトランジスタＭ２００と、容量素子Ｃ２００と、バイアス電流源ＢＩと、バッファＢＦとを備える。バッファＢＦは、インバータＩＶ１と、インバータＩＶ２とを備える。
【００４５】
電源ＡＶＤＤとノードＮＤＣ（第３のノード）との間にバイアス電流源ＢＩが配置される。バイアス電流源ＢＩは、バイアス電流ＩＢＩＡＳを出力する。
【００４６】
ノードＮＤＣとグランド電源ＡＧＮＤとの間にＮＭＯＳトランジスタＭ２００（駆動トランジスタ）が配置される。ＮＭＯＳトランジスタＭ２００のゲートは、入力制御信号ＣＴ０を受ける。
【００４７】
ノードＮＤＣとグランド電源ＡＧＮＤとの間に容量素子Ｃ２００が配置される。
インバータＩＶ１は、ノードＮＤＣの電圧を受ける。インバータＩＶ１の出力は、インバータＩＶ２の入力と接続される。インバータＩＶ２は、起動完了制御信号ＣＴ１を出力する。起動完了制御信号ＣＴ１によって、差動増幅部１０１、出力段１０２、帰還抵抗部１００に含まれるスイッチＳＷ０、ＳＷＰ、ＳＷＲ１、ＳＷＲ２、ＳＷＲ１Ｓ、ＳＷＲ２Ｓが制御される。
【００４８】
図５（ａ）は、入力制御信号ＣＴ０の時間変化を表わす図である。図５（ｂ）は、起動完了制御信号ＣＴ１の時間変化を表わす図である。
【００４９】
初期状態では、入力制御信号ＣＴ０は、ロウレベルである。このとき、ＮＭＯＳトランジスタＭ２００はオフ状態なので、ＮＭＯＳトランジスタＭ２００のドレイン電圧であるノードＮＤＣの電圧は、ほぼ電源電圧ＡＶＤＤに近いレベルである。この状態では、インバータＩＶ１には、ロウレベルの電圧が入力されるので、インバータＩＶ２から出力される起動完了制御信号ＣＴ１は、ロウレベルである。
【００５０】
入力制御信号ＣＴ０が、ロウレベルからハイレベルに変化すると、ＮＭＯＳトランジスタＭ２００がオンすることによって、ＮＭＯＳトランジスタＭ２００のドレイン電圧であるノードＮＤＣの電圧が、徐々に電源電圧ＡＶＤＤレベルからＡＧＮＤレベルに変化する。
【００５１】
ここで、入力制御信号ＣＴ０がハイレベルに変化してから起動完了制御信号ＣＴ１がハイレベルに変化するまでの時間Δｔは、バイアス電流源ＢＩの電流をＩＢＩＡＳ、および容量素子Ｃ２００の容量値をＣ２００としたときに以下の式で表される。
【００５２】
ΔＶ＝ＡＶＤＤ−ＡＧＮＤ・・・（Ａ１）
Δｔ＝Ｃ２００×ΔＶ／ＩＢＩＡＳ・・・（Ａ２）
制御部１０３は、初期状態（起動時）において、起動完了制御信号ＣＴ１をロウレベルとし、起動後において起動完了制御信号ＣＴ１をハイレベルとする。言い換えると、起動完了信号ＣＴ１がロウレベルのときが起動時であり、起動完了信号ＣＴ１がハイレベルのときが起動後である。
【００５３】
制御部１０３は、起動時には、スイッチＳＷ０をオフ、スイッチＳＷＰをオフ、スイッチＳＷＲ１、ＳＷＲ２をオフとし、スイッチＳＷＲ１Ｓ、ＳＷＲ２Ｓをオンとする。その結果は、テール電流はＩＢＩＡＳ０のみとなり、出力トランジスタＭＰＳのみが駆動される。その結果、出力トランジスタＭＰＳと、テール電流源Ｔ０とによって負荷２００が駆動される。出力端子ＯＵＴから抵抗Ｒ１＿ＳおよびＲ２＿Ｓを通じて電流が流れる。
【００５４】
制御部１０３は、起動後には、スイッチＳＷ０をオン、スイッチＳＷＰをオン、スイッチＳＷＲ１、ＳＷＲ２をオンとし、ＳＷＲ１Ｓ、ＳＷＲ２Ｓをオフとする。その結果、テール電流はＩＢＩＡＳ０＋ＩＢＩＡＳ＿Ｓ０となり、出力トランジスタＭＰＳとＭＰＬとが駆動される。その結果、出力トランジスタＭＰＳ、ＭＰＬと、テール電流源Ｔ０、Ｔ０＿Ｓとによって負荷２００が駆動される。出力端子ＯＵＴから抵抗Ｒ１およびＲ２を通じて電流が流れる。
【００５５】
初期状態の演算増幅器１２０の駆動能力は、トランジスタＭＰＳによって決定される。トランジスタＭＰＳは、トランジスタＭＰＬよりも能力が十分に低いので、起動時の電流能力を抑えることができる。
【００５６】
参考例では、スイッチＳＷＰによって、出力トランジスタの能力の大小を切り替える機能しか有していない。たとえば、出力トランジスタＭＰＳとＭＰＬのサイズの比率を２倍〜５倍程度に設定した場合には、大きな問題は生じない。
【００５７】
しかしながら、近年のＩｏＴ（Internet  of  Things）などの装置は、演算増幅器１２０または電源回路の自己消費電力は、数［uA］から［nA］レベルと極めて小さくすることが要求される。また、起動時の消費電力も［uＷ］から［nＷ］レベルが要求される。さらに、その駆動能力は、数１００［mA］から数［A］レベルが要求される。
【００５８】
このような状況を鑑みると、起動時の突入電流を抑えるために、出力トランジスタＭＰＳとして能力の低いトランジスタを選択することが必要となる。一方で、通常使用時の駆動能力を高めるために、出力トランジスタＭＰＬとして能力の高いトランジスタを選択することが必要となる。
【００５９】
このように構成された演算増幅器は、使用時に、その出力電圧が安定であることが絶対条件となる。しかしながら、使用時に安定となるように設計していても、出力トランジスタＭＰＳとＭＰＬのサイズの比率が１０倍以上相違すると、出力トランジスタＭＰＬとＭＰＳとが選択されているときには、安定であっても、出力トランジスタＭＰＳのみが選択されているときには、不安定になるおそれがある。
【００６０】
本実施の形態では、スイッチＳＷＰによって、出力トランジスタの能力の大小を切り替えるとともに、スイッチＳＷ０によって、テール電流の大きさを切り替え、スイッチＳＷＲ１、ＳＷＲ２、ＳＷＲ１Ｓ、ＳＷＲ２Ｓによって、帰還抵抗部１００に流れる電流の大きさを切り替える。
【００６１】
図６（ａ）は、参考例の演算増幅器６２０の周波数応答特性を示すボード線図である。
演算増幅器６２０の第１のポールＰ１は、起動後に周波数ｆｐ１に配置され、起動時に周波数ｆｐ１′に配置される。
【００６２】
ｆｐ１＝λＩＯＵＴ／（２πＣｏｕｔ）・・・（１）
ｆｐ１′＝λ′ＩＯＵＴ′／（２πＣｏｕｔ）・・・（２）
ただし、λは、出力トランジスタＭＰＳおよびＭＰＬによって定まるチャネル長変調係数である。出力トランジスタＭＰＳのサイズは、出力トランジスタＭＰＬのサイズよりも小さいので、λは、概ね出力トランジスタＭＰＬのチャネル長変調係数である。λ′は、出力トランジスタＭＰＳのチャネル長変調係数である。ＩＯＵＴ、ＩＯＵＴ′は、出力端子ＯＵＴから負荷２００に流れる電流である。ＩＯＵＴ′＞ＩＯＵＴ、λ′＞λのため、ｆｐ１′＞ｆｐ１となる。Ｃｏｕｔは、出力容量Ｃｏｕｔの容量値である。
【００６３】
演算増幅器６２０の第２のポールＰ２は、起動後に周波数ｆｐ２に配置され、起動時に周波数ｆｐ２′（Ｒ）に配置される。
【００６４】
ｆｐ２＝１／（２π（Ｒ１＋Ｒ２）×Ｃｇａｔｅ）・・・（３）
ｆｐ２′（Ｒ）＝１／（２π（Ｒ１＋Ｒ２）×Ｃｇａｔｅ′）・・・（４Ａ）
ここで、Ｒ１、Ｒ２は、抵抗Ｒ１、Ｒ２の抵抗値である。Ｃｇａｔｅは、出力トランジスタＭＰＬおよびＭＰＳのゲート容量を主とする寄生容量である。Ｃｇａｔｅ′は、出力トランジスタＭＰＳのゲート容量を主とする寄生容量である。Ｃｇａｔｅ＞Ｃｇａｔｅ′のため、ｆｐ２′（Ｒ）＞ｆｐ２となる。
【００６５】
演算増幅器の第３のポールＰ３は、起動後に周波数ｆｐ３に配置され、起動時に周波数ｆｐ３′（Ｒ）に配置される。
【００６６】
ｆｐ３＝１／（２π（Ｒoａ×Ｃｇａｔｅ）・・・（５）
ｆｐ３′（Ｒ）＝１／（２π（Ｒoａ×Ｃｇａｔｅ′）・・・（６Ａ）
ここで、Ｒoａは、トランジスタＭＰ２およびＭＮ２の出力インピーダンスである。Ｒｏａは、テール電流ＩＢＩＡＳ０＋ＩＢＩＡＳ＿Ｓ０に比例する。
【００６７】
Ｃｇａｔｅ＞Ｃｇａｔｅ′のため、ｆｐ３′（Ｒ）＞ｆｐ３となる。
演算増幅器のゼロＺ１は、起動後および起動時において周波数ｆｚ１に配置される。
【００６８】
ｆｚ１＝１／（２πＲｅｓｒ×Ｃｏｕｔ）・・・（７）
ここで、Ｒｅｓｒは、出力容量ＣｏｕｔのＥＳＲである。
【００６９】
図６（ｂ）は、実施の形態１の演算増幅器１２０の周波数応答特性を示すボード線図である。
【００７０】
演算増幅器１２０の第１のポールＰ１は、起動後に周波数ｆｐ１に配置され、起動時に周波数ｆｐ１′に配置される。
【００７１】
ｆｐ１＝λＩＯＵＴ／（２πＣｏｕｔ）・・・（１）
ｆｐ１′＝λ′ＩＯＵＴ′／（２πＣｏｕｔ）・・・（２）
ただし、λは、出力トランジスタＭＰＳおよびＭＰＬによって定まるチャネル長変調係数である。出力トランジスタＭＰＳのサイズは、出力トランジスタＭＰＬのサイズよりも小さいので、λは、概ね出力トランジスタＭＰＬのチャネル長変調係数である。λ′は、出力トランジスタＭＰＳのチャネル長変調係数である。ＩＯＵＴ、ＩＯＵＴ′は、出力端子ＯＵＴから負荷２００に流れる電流である。ＩＯＵＴ′＞ＩＯＵＴ、λ′＞λのため、ｆｐ１′＞ｆｐ１となる。Ｃｏｕｔは、出力容量Ｃｏｕｔの容量値である。
【００７２】
演算増幅器の第２のポールＰ２は、起動後に周波数ｆｐ２に配置され、起動時に周波数ｆｐ２′に配置される。
【００７３】
ｆｐ２＝１／（２π（Ｒ１＋Ｒ２）×Ｃｇａｔｅ）・・・（３）
ｆｐ２′＝１／（２π（Ｒ１＿Ｓ＋Ｒ２＿Ｓ）×Ｃｇａｔｅ′）・・・（４）
ここで、Ｒ１、Ｒ２、Ｒ１＿Ｓ、Ｒ２＿Ｓは、抵抗Ｒ１、Ｒ２、Ｒ１＿Ｓ、Ｒ２＿Ｓの抵抗値である。Ｃｇａｔｅは、出力トランジスタＭＰＬおよびＭＰＳのゲート容量を主とする寄生容量である。Ｃｇａｔｅ′は、出力トランジスタＭＰＳのゲート容量を主とする寄生容量である。Ｒ１＞Ｒ１＿Ｓ、Ｒ２＞Ｒ２＿Ｓ、Ｃｇａｔｅ＞Ｃｇａｔｅ′のため、ｆｐ２′＞ｆｐ２、ｆｐ２′＞ｆｐ２′（Ｒ）となる。
【００７４】
演算増幅器の第３のポールＰ３は、起動後に周波数ｆｐ３に配置され、起動時に周波数ｆｐ３′に配置される。
【００７５】
ｆｐ３＝１／（２π（Ｒoａ×Ｃｇａｔｅ）・・・（５）
ｆｐ３′＝１／（２π（Ｒoａ′×Ｃｇａｔｅ′）・・・（６）
ここで、Ｒoａ、Ｒｏａ′は、トランジスタＭＰ２およびＭＮ２の出力インピーダンスである。Ｒｏａは、テール電流ＩＢＩＡＳ０＋ＩＢＩＡＳ＿Ｓ０に比例し、Ｒｏａ′は、テール電流ＩＢＩＡＳ０に比例する。
【００７６】
Ｒｏａ＞Ｒｏａ′、Ｃｇａｔｅ＞Ｃｇａｔｅ′のため、ｆｐ３′＞ｆｐ３、ｆｐ３′＞ｆｐ３′（Ｒ）となる。図６（ｂ）に示すように、ｆｐ３′は、ｆｐ３よりも十分に大きい。ｆｐ３′において、トータルゲインＡ［ｄＢ］を０［ｄＢ］以下とすることによって、２ポール１ゼロのシステムを実現することができる。その結果、十分な安定性を確保できる。
【００７７】
演算増幅器のゼロＺ１は、起動後および起動時において周波数ｆｚ１に配置される。
ｆｚ１＝１／（２πＲｅｓｒ×Ｃｏｕｔ）・・・（７）
ここで、Ｒｅｓｒは、出力容量ＣｏｕｔのＥＳＲである。
【００７８】
図７は、参考例の演算増幅器６２０の出力電圧ＶＯＵＴの波形を表わす図である。
参考例では、出力電圧ＶＯＵＴは、リップルまたはＳＩＮ波などを含む。
【００７９】
図８は、実施の形態１の演算増幅器１２０の出力電圧ＶＯＵＴの波形を表わす図である。
【００８０】
実施の形態１では、出力電圧ＶＯＵＴは、起動時、起動後（定常時および起動時から定常時までの遷移期間）も含めて、安定、かつ滑らかに変化する。
【００８１】
図９は、参考例の電源回路の消費電流の波形を表わす図である。
参考例では、起動時に出力電圧ＶＯＵＴの変動により、出力容量Ｃｏｕｔが無駄に充放電する。能力を抑えた出力トランジスタＭＰＳを用いても、効果が十分に発揮できない。
【００８２】
図１０は、実施の形態１の電源回路の消費電流の波形を表わす図である。
実施の形態１では、出力容量Ｃｏｕｔが無駄に充放電することがないので、消費電流を削減することができる。
【００８３】
実施の形態２．
図１１は、実施の形態２の制御部２０３の構成を表わす図である。
【００８４】
制御部２０３は、分圧部２１０と、比較器ＣＭＰと、バッファＢＦ２とを備える。バッファＢＦ２は、インバータＩＶ３と、インバータＩＶ４とを備える。
【００８５】
分圧部２１０は、負荷２００に供給される出力電圧ＶＯＵＴを分圧する。分圧部２１０は、出力端子ＯＵＴと、グランド電源ＡＧＮＤとの間に直列接続された抵抗Ｒｄ１と抵抗Ｒｄ１とを備える。
【００８６】
分圧部２１０は、分圧電圧ＶＲを出力する。
ＶＲ＝ＶＯＵＴ×Ｒｄ１／（Ｒｄ１＋Ｒｄ２）・・・（８）
抵抗Ｒｄ１の抵抗値をＲｄ１、抵抗Ｒｄ２の抵抗値をＲｄ２とする。
【００８７】
比較器ＣＭＰは、分圧電圧ＶＲと、基準電圧となる入力電圧ＶＲＥＦとを比較する。比較器ＣＭＰは、ＶＲ≧ＶＲＥＦのときにハイレベルを出力する。比較器ＣＭＰは、ＶＲ＜ＶＲＥＦのときにロウレベルを出力する。
【００８８】
インバータＩＶ３は、比較器ＣＭＰの出力を受ける。インバータＩＶ３の出力は、インバータＩＶ４の入力と接続される。インバータＩＶ４は、起動完了制御信号ＣＴ１を出力する。起動完了制御信号ＣＴ１によって、差動増幅部１０１、出力段１０２、帰還抵抗部１００に含まれるスイッチＳＷ０、ＳＷＰ、ＳＷＲ１、ＳＷＲ２、ＳＷＲ１Ｓ、ＳＷＲ２Ｓが制御される。
【００８９】
実施の形態３．
図１２は、実施の形態３の演算増幅器２２０の構成を表わす図である。
【００９０】
演算増幅器２２０は、差動増幅部２０１と、出力段１０２と、帰還抵抗部１００とを備える。出力段１０２と、帰還抵抗部１００は、実施の形態１で説明したものと同様なので、説明を繰り返さない。
【００９１】
差動増幅部２０１は、実施の形態１と同様に、差動対を構成するＮＭＯＳトランジスタＭＮ１、ＭＮ２と、能動負荷を構成するＰＭＯＳトランジスタＭＰ１、ＭＰ２と、テール電流源Ｔ０、Ｔ０＿Ｓと、スイッチＳＷ０とを備える。
【００９２】
差動増幅部２０１は、さらに、増幅器として機能するソース接地回路を構成するＰＭＯＳトランジスタＭＰ３と、テール電流源Ｔ１、Ｔ１＿Ｓと、スイッチＳＷ１とを備える。
【００９３】
電源ＡＶＤＤとノードＮＤＤとの間にＰＭＯＳトランジスタＭＰ３が配置される。ＰＭＯＳトランジスタＭＰ３のゲートは、ノードＮＤＢのゲート電圧ＰＧを受ける。ＰＭＯＳトランジスタＭＰ３のドレインが接続されるノードＮＤＤは、ゲート電圧ＰＧ２を出力段１０２へ送る。出力段１０２では、ＰＭＯＳトランジスタＭＰＳのゲートは、ノードＮＤＤと接続され、ゲート電圧ＰＧ２を受ける。ノードＮＤＤとＰＭＯＳトランジスタＭＰＬのゲートとの間にスイッチＳＷＰが配置される。ＰＭＯＳトランジスタＭＰＬのゲートは、スイッチＳＷＰがオンのときに、ゲート電圧ＰＧ２を受ける。
【００９４】
ノードＮＤＤとグランド電源ＡＧＮＤとの間にテール電流源Ｔ１が配置される。テール電流源Ｔ１は、テール電流ＩＢＩＡＳ１を出力する。
【００９５】
ノードＮＤＤとグランド電源ＡＧＮＤとの間にスイッチＳＷ１とテール電流源Ｔ１＿Ｓとが接続される。テール電流源Ｔ１＿Ｓは、テール電流ＩＢＩＡＳ＿Ｓ１を出力する。スイッチＳＷ１は、起動完了制御信号ＣＴ１によって制御される。起動完了制御信号ＣＴ１がハイレベルのときに、スイッチＳＷ１はオンとなる。起動完了制御信号ＣＴ１がロウレベルのときに、スイッチＳＷ１はオフとなる。
【００９６】
制御部１０３は、起動時には、スイッチＳＷ０、ＳＷ１をオフ、スイッチＳＷＰをオフ、スイッチＳＷＲ１、ＳＷＲ２をオフとし、スイッチＳＷＲ１Ｓ、ＳＷＲ２Ｓをオンとする。その結果、テール電流はＩＢＩＡＳ０＋ＩＢＩＡＳ１のみとなり、出力トランジスタＭＰＳのみが駆動される。出力端子ＯＵＴから抵抗Ｒ１＿ＳおよびＲ２＿Ｓを通じて電流が流れる。
【００９７】
制御部１０３は、起動後には、スイッチＳＷ０、ＳＷ１をオン、スイッチＳＷＰをオン、スイッチＳＷＲ１、ＳＷＲ２をオンとし、ＳＷＲ１Ｓ、ＳＷＲ２Ｓをオフとする。その結果、テール電流はＩＢＩＡＳ０＋ＩＢＩＡＳ＿Ｓ０＋ＩＢＩＡＳ１＋ＩＢＩＡＳ＿Ｓ１となり、出力トランジスタＭＰＳとＭＰＬとが駆動される。出力端子ＯＵＴから抵抗Ｒ１およびＲ２を通じて電流が流れる。
【００９８】
なお、演算増幅器２２０の帯域およびＰＳＲＲ（Power  Supply  Rejection  Ratio）などの仕様に応じて、ＩＢＩＡＳ０およびＩＢＩＡＳ１の値は決定される。決定された値によっては、起動時から起動後に変化するときにスイッチＳＷ０とスイッチＳＷ１のうち一方の切り替えのみで十分な場合がある。このような場合には、スイッチＳＷ０とスイッチＳＷ１のうち一方だけを切り替え、他方は切り替えないようにしてもよい。
【００９９】
実施の形態４．
図１３は、実施の形態４の演算増幅器３２０の構成を表わす図である。
【０１００】
演算増幅器３２０は、差動増幅部３０１と、出力段１０２と、帰還抵抗部１００とを備える。出力段１０２と、帰還抵抗部１００は、実施の形態１で説明したものと同様なので、説明を繰り返さない。
【０１０１】
差動増幅部３０１は、実施の形態２と同様に、差動対を構成するＮＭＯＳトランジスタＭＮ１、ＭＮ２と、能動負荷を構成するＰＭＯＳトランジスタＭＰ１、ＭＰ２と、ソース接地回路を構成するＰＭＯＳトランジスタＭＰ３と、テール電流源Ｔ０、Ｔ０＿Ｓ、Ｔ１、Ｔ１＿Ｓと、スイッチＳＷ０、ＳＷ１とを備える。
【０１０２】
差動増幅部３０１は、さらに、増幅器として機能するソース接地回路を構成するＰＭＯＳトランジスタＭＰ４と、テール電流源Ｔ２、Ｔ２＿Ｓと、スイッチＳＷ２とを備える。
【０１０３】
電源ＡＶＤＤとノードＮＤＥとの間にＰＭＯＳトランジスタＭＰ４が配置される。ＰＭＯＳトランジスタＭＰ４のゲートは、ノードＮＤＤのゲート電圧ＰＧ２を受ける。ＰＭＯＳトランジスタＭＰ４のドレインが接続されるノードＮＤＥは、ゲート電圧ＰＧ３を出力段１０２へ送る。出力段１０２では、ＰＭＯＳトランジスタＭＰＳのゲートは、ノードＮＤＥと接続され、ゲート電圧ＰＧ３を受ける。ノードＮＤＥとＰＭＯＳトランジスタＭＰＬのゲートとの間にスイッチＳＷＰが配置される。ＰＭＯＳトランジスタＭＰＬのゲートは、スイッチＳＷＰがオンのときに、ゲート電圧ＰＧ３を受ける。
【０１０４】
ノードＮＤＥとグランド電源ＡＧＮＤとの間にテール電流源Ｔ２が配置される。テール電流源Ｔ２は、テール電流ＩＢＩＡＳ２を出力する。
【０１０５】
ノードＮＤＥとグランド電源ＡＧＮＤとの間にスイッチＳＷ２とテール電流源Ｔ２＿Ｓとが接続される。テール電流源Ｔ２＿Ｓは、テール電流ＩＢＩＡＳ＿Ｓ２を出力する。
【０１０６】
スイッチＳＷ２は、起動完了制御信号ＣＴ１によって制御される。起動完了制御信号ＣＴ１がハイレベルのときに、スイッチＳＷ２はオンとなる。起動完了制御信号ＣＴ１がロウレベルのときに、スイッチＳＷ２はオフとなる。
【０１０７】
制御部１０３は、起動時には、スイッチＳＷ０、ＳＷ１、ＳＷ２をオフ、スイッチＳＷＰをオフ、スイッチＳＷＲ１、ＳＷＲ２をオフとし、スイッチＳＷＲ１Ｓ、ＳＷＲ２Ｓをオンとする。その結果、テール電流はＩＢＩＡＳ０＋ＩＢＩＡＳ１＋ＩＢＩＡＳ２のみとなり、出力トランジスタＭＰＳのみが駆動される。出力端子ＯＵＴから抵抗Ｒ１＿ＳおよびＲ２＿Ｓを通じて電流が流れる。
【０１０８】
制御部１０３は、起動後には、スイッチＳＷ０、ＳＷ１、ＳＷ２をオン、スイッチＳＷＰをオン、スイッチＳＷＲ１、ＳＷＲ２をオンとし、ＳＷＲ１Ｓ、ＳＷＲ２Ｓをオフとする。その結果、テール電流はＩＢＩＡＳ０＋ＩＢＩＡＳ＿Ｓ０＋ＩＢＩＡＳ１＋ＩＢＩＡＳ＿Ｓ１＋ＩＢＩＡＳ２＋ＩＢＩＡＳ＿Ｓ２となり、出力トランジスタＭＰＳとＭＰＬとが駆動される。出力端子ＯＵＴから抵抗Ｒ１およびＲ２を通じて電流が流れる。
【０１０９】
なお、演算増幅器３２０の帯域およびＰＳＲＲなどの仕様に応じて、ＩＢＩＡＳ０、ＩＢＩＡＳ１、ＩＢＩＡＳの値は決定される。決定された値によっては、起動後において、スイッチＳＷ０、スイッチＳＷ１、スイッチＳＷ２のうちのいずれか１つまたは２つの切り替えのみで十分な場合がある。このような場合には、スイッチＳＷ０とスイッチＳＷ１とスイッチＳＷ２のうちいずれか１つまたは２つだけを切り替え、残りは、切り替えないようにしてもよい。
【０１１０】
上述の実施形態では、差動増幅部は、さらに、差動対の出力を受ける２段の増幅器ＭＰ３、ＭＰ４と、各々が、対応する増幅器と接続される２セットの第１グループのテール電流源Ｔ１、Ｔ２および第２種のテール電流源Ｔ２、Ｔ２＿Ｓとを含む。第２グループのテール電流源Ｔ２、Ｔ２＿Ｓは、それぞれの対応するスイッチがオンのときに、テール電流を供給する。
【０１１１】
制御部は、起動時において、テール電流源Ｔ０と、２個の第１グループのテール電流源Ｔ１、Ｔ２とによって負荷が駆動されるように制御する。制御部は、起動後において、テール電流源Ｔ０と、テール電流源Ｔ０＿Ｓと、２個の第１グループのテール電流源Ｔ１、Ｔ２と、２個の第２種のテール電流源Ｔ１＿Ｓ、Ｔ２＿Ｓとによって負荷が駆動されるように制御する。上述の実施形態に限定されることなく、以下のような変形例も含まれる。
【０１１２】
差動増幅部は、さらに、差動対の出力を受けるＮ段（Ｎは１以上の自然数）の増幅器と、各々が、対応する増幅器と接続されるＮセットの第１グループのテール電流源および第２種のテール電流源とを含む。第２グループのテール電流源は、それぞれの対応するスイッチがオンのときに、テール電流を供給する。
【０１１３】
制御部は、起動時において、テール電流源Ｔ０と、Ｎ個の第１グループのテール電流源とによって負荷が駆動されるように制御する。制御部は、起動後において、テール電流源Ｔ０と、テール電流源Ｔ０＿Ｓと、Ｎ個の第１グループのテール電流源と、Ｎ個の第２種のテール電流源のうちのＭ個（Ｎ≧Ｍ）の第２種のテール電流源とによって負荷が駆動されるように制御する。
【０１１４】
実施の形態５．
図１４は、実施の形態５の演算増幅器４２０の構成を表わす図である。
【０１１５】
演算増幅器４２０は、差動増幅部１０１と、出力段４０２と、帰還抵抗部１００とを備える。差動増幅部１０１と、帰還抵抗部１００は、実施の形態１で説明したものと同様なので、説明を繰り返さない。
【０１１６】
出力段４０２は、出力トランジスタであるＰＭＯＳトランジスタＭＰＬ、ＭＰＬ２、ＭＰＳ、ＭＰＳ２、およびスイッチＳＷＰ、ＳＷＰ２を備える。ＰＭＯＳトランジスタＭＰＬのサイズは、ＰＭＯＳトランジスタＭＰＳのサイズよりも大きい。ＰＭＯＳトランジスタＭＰＬ２のサイズは、ＰＭＯＳトランジスタＭＰＳ２のサイズよりも大きい。
【０１１７】
電源ＡＶＤＤと出力端子ＯＵＴとの間にＰＭＯＳトランジスタＭＰＳと、ＰＭＯＳトランジスタＭＰＳ２と、ＰＭＯＳトランジスタＭＰＬと、ＰＭＯＳトランジスタＭＰＬ２とが並列に配置される。ＰＭＯＳトランジスタＭＰＳのゲートは、ノードＮＤＢと接続され、ゲート電圧ＰＧを受ける。ＰＭＯＳトランジスタＭＰＳ２のゲートは、ノードＮＤＢと接続され、ゲート電圧ＰＧを受ける。
【０１１８】
ノードＮＤＢとＰＭＯＳトランジスタＭＰＬのゲートとの間にスイッチＳＷＰが配置される。ノードＮＤＢとＰＭＯＳトランジスタＭＰＬのゲートとの間にスイッチＳＷＰ２が配置される。ＰＭＯＳトランジスタＭＰＬのゲートは、スイッチＳＷＰがオンのときに、ゲート電圧ＰＧを受ける。ＰＭＯＳトランジスタＭＰＬ２のゲートは、スイッチＳＷＰ２がオンのときに、ゲート電圧ＰＧを受ける。スイッチＳＷＰ、ＳＷＰ２は、起動完了制御信号ＣＴ１によって制御される。起動完了制御信号ＣＴ１がハイレベルのときに、スイッチＳＷＰ、ＳＷＰ２はオンとなる。起動完了制御信号ＣＴ１がロウレベルのときに、スイッチＳＷＰ、ＳＷＰ２はオフとなる。
【０１１９】
制御部１０３は、起動時には、スイッチＳＷ０をオフ、スイッチＳＷＰ、ＳＷＰ２をオフ、スイッチＳＷＲ１、ＳＷＲ２をオフとし、スイッチＳＷＲ１Ｓ、ＳＷＲ２Ｓをオンとする。その結果は、テール電流はＩＢＩＡＳ０のみとなり、出力トランジスタＭＰＳ、ＭＰＳ２のみが駆動される。その結果、出力トランジスタＭＰＳ、ＭＰＳ２と、テール電流源Ｔ０とによって、負荷２００が駆動される。出力端子ＯＵＴから抵抗Ｒ１＿ＳおよびＲ２＿Ｓを通じて電流が流れる。
【０１２０】
制御部１０３は、起動後には、スイッチＳＷ０をオン、スイッチＳＷＰ、ＳＷＰ２をオン、スイッチＳＷＲ１、ＳＷＲ２をオンとし、ＳＷＲ１Ｓ、ＳＷＲ２Ｓをオフとする。その結果、テール電流はＩＢＩＡＳ０＋ＩＢＩＡＳ＿Ｓ０となり、出力トランジスタＭＰＳ、ＭＰＳ２、ＭＰＬ、ＭＰＬ２とが駆動される。その結果、出力トランジスタＭＰＳ、ＭＰＳ２、ＭＰＬ、ＭＰＬ２と、テール電流源Ｔ０、Ｔ０＿Ｓとによって、負荷２００が駆動される。出力端子ＯＵＴから抵抗Ｒ１およびＲ２を通じて電流が流れる。
【０１２１】
なお、上述の実施形態では、出力トランジスタＭＰＳ、ＭＬ２以外に２個のトランジスタが、電源ＡＶＤＤと出力端子ＯＵＴとの間に並列に配置されるものとした。制御部１０３は、起動時において、出力トランジスタＭＰＳと、２個のトランジスタのうち１個のトランジスタとによって、負荷２００が駆動されるように制御する。制御部１０３は、起動後において、出力トランジスタＭＰＳ、ＭＰＬと、２個のトランジスタとによって、負荷２００が駆動されるように制御する。上述の実施形態に限定されることなく、以下のような変形例も含まれる。
【０１２２】
出力トランジスタＭＰＳ、ＭＰＬ以外にＮ個（Ｎは２以上の自然数）のトランジスタが、電源ＡＶＤＤと出力端子ＯＵＴとの間に並列に配置されるものとしてもよい。制御部１０３は、起動時において、出力トランジスタＭＰＳと、Ｎ個のトランジスタのうちＭ個（Ｍは１以上の自然数）のトランジスタとによって、負荷２００が駆動されるように制御する。制御部１０３は、起動後において、出力トランジスタＭＰＳ、ＭＰＬと、Ｎ個のトランジスタによって、負荷２００が駆動されるように制御するものとしてもよい。
【０１２３】
実施の形態６．
図１５は、実施の形態６の演算増幅器５２０の構成を表わす図である。
【０１２４】
演算増幅器５２０は、差動増幅部１０１と、出力段１０２と、帰還抵抗部５００とを備える。差動増幅部１０１と、出力段１０２は、実施の形態１で説明したものと同様なので、説明を繰り返さない。
【０１２５】
帰還抵抗部５００は、帰還抵抗Ｒ１、Ｒ２、Ｒ１２、Ｒ２２、Ｒ１＿Ｓ、Ｒ２＿Ｓ、Ｒ１２＿Ｓ、Ｒ２２＿ＳおよびスイッチＳＷＲ１、ＳＷＲ２、ＳＷＲ１２、ＳＷＲ２２、ＳＷＲ１Ｓ、ＳＷＲ２Ｓ、ＳＷＲ１２Ｓ、ＳＷＲ２２Ｓを備える。帰還抵抗Ｒ１の抵抗値は、帰還抵抗Ｒ１＿Ｓの抵抗値よりも大きい。帰還抵抗Ｒ２の抵抗値は、帰還抵抗Ｒ２＿Ｓの抵抗値よりも大きい。帰還抵抗Ｒ１２の抵抗値は、帰還抵抗Ｒ１２＿Ｓの抵抗値よりも大きい。帰還抵抗Ｒ２２の抵抗値は、帰還抵抗Ｒ２２＿Ｓの抵抗値よりも大きい。
【０１２６】
出力端子ＯＵＴとグランド電源ＡＧＮＤとの間に抵抗Ｒ１、スイッチＳＷＲ１、抵抗Ｒ２、およびスイッチＳＷＲ２が直列に接続される。出力端子ＯＵＴとグランド電源ＡＧＮＤとの間に抵抗Ｒ１２、スイッチＳＷＲ１２、抵抗Ｒ２２、およびスイッチＳＷＲ２２が直列に接続される。
【０１２７】
出力端子ＯＵＴとグランド電源ＡＧＮＤとの間に抵抗Ｒ１＿Ｓ、スイッチＳＷＲ１＿Ｓ、抵抗Ｒ２＿Ｓ、およびスイッチＳＷＲ２＿Ｓが直列に接続される。出力端子ＯＵＴとグランド電源ＡＧＮＤとの間に抵抗Ｒ１２＿Ｓ、スイッチＳＷＲ１２＿Ｓ、抵抗Ｒ２２＿Ｓ、およびスイッチＳＷＲ２２＿Ｓが直列に接続される。
【０１２８】
スイッチＳＷＲ１、ＳＷＲ２、ＳＷＲ１２、ＳＷＲ２２は、起動完了制御信号ＣＴ１によって制御される。起動完了制御信号ＣＴ１がハイレベルのときに、スイッチＳＷＲ１、ＳＷＲ２、ＳＷＲ１２、ＳＷＲ２２はオンとなる。起動完了制御信号ＣＴ１がロウレベルのときに、スイッチＳＷＲ１、ＳＷＲ２、ＳＷＲ１２、ＳＷＲ２２はオフとなる。
【０１２９】
スイッチＳＷＲ１Ｓ、ＳＷＲ２Ｓ、ＳＷＲ１２Ｓ、ＳＷＲ２２Ｓは、起動完了制御信号ＣＴ１によって制御される。起動完了制御信号ＣＴ１がハイレベルのときに、スイッチＳＷＲ１Ｓ、ＳＷＲ２Ｓ、ＳＷＲ１２Ｓ、ＳＷＲ２２Ｓはオフとなる。起動完了制御信号ＣＴ１がロウレベルのときに、スイッチＳＷＲ１Ｓ、ＳＷＲ２Ｓ、ＳＷＲ１２Ｓ、ＳＷＲ２２Ｓはオンとなる。
【０１３０】
制御部１０３は、起動時には、スイッチＳＷ０をオフ、スイッチＳＷＰをオフ、スイッチＳＷＲ１、ＳＷＲ２、ＳＷＲ１２、ＳＷＲ２２をオフとし、スイッチＳＷＲ１Ｓ、ＳＷＲ２Ｓ、ＳＷＲ１２Ｓ、ＳＷＲ２２Ｓをオンとする。その結果は、テール電流はＩＢＩＡＳ０のみとなり、出力トランジスタＭＰＳのみが駆動される。出力端子ＯＵＴから抵抗Ｒ１＿ＳおよびＲ２＿Ｓを通じて電流が流れるとともに、抵抗Ｒ１２＿ＳおよびＲ２２＿Ｓを通じて電流が流れる。
【０１３１】
制御部１０３は、起動後には、スイッチＳＷ０をオン、スイッチＳＷＰをオン、スイッチＳＷＲ１、ＳＷＲ２、ＳＷＲ１２、ＳＷＲ２２をオンとし、ＳＷＲ１Ｓ、ＳＷＲ２Ｓ、ＳＷＲ１２Ｓ、ＳＷＲ２２Ｓをオフとする。その結果、テール電流はＩＢＩＡＳ０＋ＩＢＩＡＳ＿Ｓ０となり、出力トランジスタＭＰＳとＭＰＬとが駆動される。出力端子ＯＵＴから抵抗Ｒ１およびＲ２を通じて電流が流れるとともに、抵抗Ｒ１２およびＲ２２を通じて電流が流れる。
【０１３２】
なお、上述の実施形態では、帰還抵抗部は、第１の経路Ｌ１と第２の経路Ｌ２に加えて、２個の経路を含むものとした。制御部１０３は、起動時において、第１の経路Ｌ１と、２個の経路のうちの１個の経路とに電流が流れ、第２の経路Ｌ２と、２個の経路のうちの残りの１個の経路とに電流が流れないように制御する。制御部１０３は、起動後において、第２の経路Ｌ２と、２個の経路のうちの残りの１個の経路とを電流が流れ、第１の経路Ｌ１と、２個の経路のうちの１個の経路とに電流が流れないように制御する。２個の経路のうちの１個の経路の抵抗が、２個の経路のうちの残りの１個の抵抗よりも小さい。上述の実施形態に限定されることなく、以下のような変形例も含まれる。
【０１３３】
帰還抵抗部は、さらに、第１の経路Ｌ１と第２の経路Ｌ２に加えて、Ｎ個の経路を含む。制御部１０３は、起動時において、起動時において、第１の経路Ｌ１と、Ｎ個の経路のうちのＭ個の経路とに電流が流れ、第２の経路と、Ｎ個の経路のうちの残りの（Ｎ−Ｍ）個の経路とに電流が流れないように制御する。制御部１０３は、起動後において、第２の経路Ｌ２と、Ｎ個の経路のうちの残りの（Ｎ−Ｍ）個の経路とを電流が流れ、第１の経路Ｌ１と、Ｎ個の経路のうちのＭ個の経路とに電流が流れないように制御する。Ｎ個の経路のうちのＭ個の経路の抵抗が、Ｎ個の経路のうちの残りの（Ｎ−Ｍ）個の抵抗よりも小さい。
【０１３４】
実施の形態７．
図１６は、実施の形態７の演算増幅器７２０の構成を表わす図である。
【０１３５】
演算増幅器７２０は、差動増幅部７０１と、出力段１０２と、帰還抵抗部１００とを備える。出力段１０２と、帰還抵抗部１００は、実施の形態１で説明したものと同様なので、説明を繰り返さない。
【０１３６】
差動増幅部７０１は、実施の形態１と同様に、差動対を構成するＮＭＯＳトランジスタＭＮ１、ＭＮ２と、能動負荷を構成するＰＭＯＳトランジスタＭＰ１、ＭＰ２と、テール電流源Ｔ０とを備える。
【０１３７】
差動増幅部７０１は、さらに、テール電流源Ｔ０＿Ｓ１（第２のテール電流源）、テール電流源Ｔ０＿Ｓ２（第３のテール電流源）と、スイッチＳＷ０＿１（第３のスイッチ）、スイッチＳＷ０＿２（第４のスイッチ）とを備える。
【０１３８】
ＮＭＯＳトランジスタＭＮ１の他端が接続されるノードＮＤＦとグランド電源ＡＧＮＤとの間にスイッチＳＷ０＿１と、テール電流源Ｔ０＿Ｓ１とが直列に接続される。テール電流源Ｔ０＿Ｓ１は、テール電流ＩＢＩＡＳ＿Ｓ０を出力する。
【０１３９】
ＮＭＯＳトランジスタＭＮ２の他端が接続されるノードＮＤＢとグランド電源ＡＧＮＤとの間にスイッチＳＷ０＿２と、テール電流源Ｔ０＿Ｓ２とが直列に接続される。テール電流源Ｔ０＿Ｓ２は、テール電流ＩＢＩＡＳ＿Ｓ０を出力する。
【０１４０】
ここで、差動増幅部１０１を確実に動作させるために、トランジスタＭＮ１、ＭＮ２に流れる電流を０以下とならないことが必要である。そのためには、以下の条件を満たす必要がある。
【０１４１】
ＩＢＩＡＳ０＞２×ＩＢＩＡＳ＿Ｓ０・・・（９）
スイッチＳＷ０＿１、ＳＷ０＿２は、起動完了制御信号ＣＴ１によって制御される。起動完了制御信号ＣＴ１がハイレベルのときに、スイッチＳＷ０＿１、ＳＷ０＿２はオンとなる。起動完了制御信号ＣＴ１がロウレベルのときに、スイッチＳＷ０＿１、ＳＷ０＿２はオフとなる。
【０１４２】
制御部１０３は、起動時には、スイッチＳＷ０＿１、ＳＷ０＿２をオフ、スイッチＳＷＰをオフ、スイッチＳＷＲ１、ＳＷＲ２をオフとし、スイッチＳＷＲ１Ｓ、ＳＷＲ２Ｓをオンとする。その結果は、テール電流はＩＢＩＡＳ０のみとなり、出力トランジスタＭＰＳのみが駆動される。出力端子ＯＵＴから抵抗Ｒ１＿ＳおよびＲ２＿Ｓを通じて電流が流れる。
【０１４３】
制御部１０３は、起動後には、スイッチＳＷ０＿１、ＳＷ０＿２をオン、スイッチＳＷＰをオン、スイッチＳＷＲ１、ＳＷＲ２をオンとし、ＳＷＲ１Ｓ、ＳＷＲ２Ｓをオフとする。その結果、テール電流はＩＢＩＡＳ０＋２×ＩＢＩＡＳ＿Ｓ０となり、出力トランジスタＭＰＳとＭＰＬとが駆動される。出力端子ＯＵＴから抵抗Ｒ１およびＲ２を通じて電流が流れる。
【０１４４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１４５】
１００，５００，６００  帰還抵抗部、１０１，２０１，３０１，６０１，７０１  差動増幅部、１０２，６０２  出力段、１０３，２０３  制御部、１２０，２２０，３２０，４２０，５２０，６２０，７２０  演算増幅器、２００  負荷、２１０  分圧部、Ｃｏｕｔ  出力容量、ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰＳ，ＭＰＬ，ＭＰＳ２，ＭＰＬ２  ＰＭＯＳトランジスタ、ＭＮ１，ＭＮ２，Ｍ２００  ＮＭＯＳトランジスタ、Ｒｄ１，Ｒｄ２，Ｒ１，Ｒ２，Ｒ１＿Ｓ，ＲＳ＿Ｓ，Ｒ１２，Ｒ２２，Ｒ１２＿Ｓ，Ｒ２２＿Ｓ  抵抗、Ｔ０，Ｔ０＿Ｓ，Ｔ１，Ｔ１＿Ｓ，Ｔ２，Ｔ２＿Ｓ，Ｔ０＿Ｓ１，Ｔ０＿Ｓ２  テール電流源、ＳＷＰ，ＳＷＰ２，ＳＷ０，ＳＷ１，ＳＷ２，ＳＷ０＿１，ＳＷ０＿２，ＳＷＲ１，ＳＷＲ２，ＳＷＲ１Ｓ，ＳＷＲ２Ｓ，ＳＷＲ１２，ＳＷＲ２２，ＳＷＲ１２Ｓ，ＳＷＲ２２Ｓ  スイッチ、ＢＦ，ＢＦ２  バッファ、ＩＶ１，ＩＶ２，ＩＶ３，ＩＶ４  インバータ、ＢＩ  バイアス電流源、Ｃ２００  容量素子、ＣＭＰ  比較器。
【図１】
2020170394.tif 000003
【図２】
2020170394.tif 000004
【図３】
2020170394.tif 000005
【図４】
2020170394.tif 000006
【図５】
2020170394.tif 000007
【図６】
2020170394.tif 000008
【図７】
2020170394.tif 000009
【図８】
2020170394.tif 000010
【図９】
2020170394.tif 000011
【図１０】
2020170394.tif 000012
【図１１】
2020170394.tif 000013
【図１２】
2020170394.tif 000014
【図１３】
2020170394.tif 000015
【図１４】
2020170394.tif 000016
【図１５】
2020170394.tif 000017
【図１６】
2020170394.tif 000018
【手続補正書】
【提出日】令和3年11月2日(2021.11.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
差動対を構成する第１の入力トランジスタおよび第２の入力トランジスタと、第１のテール電流源および第２のテール電流源とを含む差動増幅部と、
前記差動増幅部の出力によって駆動可能な第１の出力トランジスタおよび第２の出力トランジスタを含む出力段と、
起動時において、前記第１のテール電流源、および前記第１の出力トランジスタによって負荷が駆動され、起動後において、前記第１のテール電流源、前記第２のテール電流源、前記第１の出力トランジスタ、および前記第２の出力トランジスタによって前記負荷が駆動されるように制御する制御部とを備える、電源回路。
【請求項２】
前記第１の出力トランジスタのサイズは、前記第２の出力トランジスタのサイズよりも小さい、請求項１記載の電源回路。
【請求項３】
前記出力段は、前記差動増幅部の出力と、前記第２の出力トランジスタの制御電極との間に配置された第１のスイッチを備え、
前記制御部は、前記第１のスイッチを、起動時にはオフとし、起動後にはオンとする、請求項１記載の電源回路。
【請求項４】
前記差動増幅部は、
前記第１の入力トランジスタおよび前記第２の入力トランジスタと、
前記第１のテール電流源および前記第２のテール電流源と、
第２のスイッチとを含み、
前記第１の入力トランジスタの一端と前記第２の入力トランジスタの一端とが、第１のノードに接続され、
前記第１のノードと第２の電源との間に前記第１のテール電流源が配置され、
前記第１のノードと前記第２の電源との間に前記第２のスイッチおよび前記第２のテール電流源が直列に接続され、
前記制御部は、前記第２のスイッチを、起動時にはオフとし、起動後にはオンとする、請求項１記載の電源回路。
【請求項５】
前記差動増幅部は、
前記第１の入力トランジスタおよび前記第２の入力トランジスタと、
前記第１のテール電流源および前記第２のテール電流源と、
第３のテール電流源と、
第３のスイッチと、
第４のスイッチとを備え、
前記第１の入力トランジスタの一端と前記第２の入力トランジスタの一端とが、第１のノードに接続され、
前記第１のノードと第２の電源との間に前記第１のテール電流源が配置され、
前記第１の入力トランジスタの他端と前記第２の電源との間に、前記第３のスイッチおよび前記第２のテール電流源が直列に接続され、
前記第２の入力トランジスタの他端と前記第２の電源との間に、前記第４のスイッチおよび前記第３のテール電流源が直列に接続され、
前記制御部は、前記第３のスイッチおよび前記第４のスイッチを、起動時にはオフとし、起動後にはオンとする、請求項１記載の電源回路。
【請求項６】
前記第１のテール電流源は、第１の大きさのテール電流を出力し、前記第２のテール電流源は、第２の大きさのテール電流を出力し、前記第３のテール電流源は、前記第２の大きさのテール電流を出力し、前記第１の大きさは、前記第２の大きさの２倍よりも大きい、請求項５記載の電源回路。
【請求項７】
前記第１の出力トランジスタおよび前記第２の出力トランジスタは、第１の電源と、出力端子との間に並列に接続され、
第１の経路と第２の経路とを含み、前記出力端子の電圧を分圧した電圧を前記差動増幅部へ帰還する帰還抵抗部を備え、
前記制御部は、起動時において、前記第１の経路に電流が流れ、かつ前記第２の経路に電流が流れないように制御し、起動後において、前記第２の経路に電流が流れ、かつ前記第１の経路に電流が流れないように制御し、前記第１の経路の抵抗が、前記第２の経路の抵抗よりも小さい、請求項１記載の電源回路。
【請求項８】
前記帰還抵抗部は、
前記出力端子と、第２のノードとの間に並列に配置された第１の抵抗、および第２の抵抗と、
前記第２のノードと第２の電源との間に並列に配置された第３の抵抗、および第４の抵抗とを含み、
前記第２のノードの電圧が前記差動増幅部に帰還され、
前記制御部は、起動時において、前記第１の経路上の前記第１の抵抗および前記第３の抵抗に電流が流れ、かつ前記第２の経路上の前記第２の抵抗および前記第４の抵抗に電流が流れないように制御し、
起動後において、前記第２の経路上の前記第２の抵抗および前記第４の抵抗に電流が流れ、かつ前記第１の経路上の前記第１の抵抗および前記第３の抵抗に電流が流れないように制御し、
前記第１の抵抗の抵抗値は、前記第２の抵抗の抵抗値よりも小さく、かつ前記第３の抵抗の抵抗値は、前記第４の抵抗の抵抗値よりも小さい、請求項７記載の電源回路。
【請求項９】
前記帰還抵抗部は、
前記第１の抵抗と前記第２のノードとの間に配置された第５のスイッチと、
前記第２の抵抗と前記第２のノードとの間に配置された第６のスイッチと、
前記第３の抵抗と前記第２の電源との間に配置された第７のスイッチと、
前記第４の抵抗と前記第２の電源との間に配置された第８のスイッチとを備え、
前記制御部は、前記第５のスイッチおよび前記第７のスイッチを、起動時にはオンとし、起動後には、オフとし、前記第６のスイッチおよび前記第８のスイッチを、起動時にはオフとし、起動後にはオンとする、請求項８記載の電源回路。
【請求項１０】
前記制御部は、
前記第１の電源と第３のノードとの間に配置されたバイアス電流源と、
前記第３のノードと第２の電源との間に配置された駆動トランジスタと、
前記第３のノードと前記第２の電源との間に配置された容量素子と、
前記第３のノードの電圧を受けるバッファとを備え、
前記駆動トランジスタの制御電極は、入力制御信号を受け、
前記バッファの出力が、前記差動増幅部、前記出力段、および前記帰還抵抗部に含まれるスイッチを制御する、請求項７記載の電源回路。
【請求項１１】
前記制御部は、
前記負荷に供給する電圧を分圧する分圧回路と、
前記分圧回路の出力電圧と、基準電圧とを比較する比較器と、
前記比較器の出力を受けるバッファとを備え、
前記バッファの出力が、前記差動増幅部、前記出力段、および前記帰還抵抗部に含まれるスイッチを制御する、請求項７記載の電源回路。
【請求項１２】
前記出力段は、さらに、前記差動増幅部の出力によって駆動可能なＮ個の出力トランジスタを含み、
前記制御部は、起動時において、前記第１の出力トランジスタと、前記Ｎ個の出力トランジスタのうちのＭ個の出力トランジスタとによって前記負荷が駆動され、起動後において、前記第１の出力トランジスタと、前記第２の出力トランジスタと、前記Ｎ個の出力トランジスタとによって前記負荷が駆動されるように制御する、請求項１記載の電源回路。
【請求項１３】
前記Ｎ個の出力トランジスタは、第３の出力トランジスタと第４の出力トランジスタであり、
前記第１の出力トランジスタ、前記第２の出力トランジスタ、前記第３の出力トランジスタ、および前記第４の出力トランジスタは、第１の電源と出力端子との間に並列に接続され、
前記出力段は、さらに、
前記差動増幅部の出力と、前記第２の出力トランジスタの制御電極との間に配置された第１のスイッチと、
前記差動増幅部の出力と、前記第４の出力トランジスタの制御電極との間に配置された第２のスイッチとを含み、
前記制御部は、前記第１のスイッチおよび前記第２のスイッチを、起動時にはオフとし、起動後にはオンとし、
前記第１の出力トランジスタのサイズは、前記第２の出力トランジスタのサイズよりも小さく、前記第３の出力トランジスタのサイズは、前記第４の出力トランジスタのサイズよりも小さい、請求項１２記載の電源回路。
【請求項１４】
前記帰還抵抗部は、さらに、Ｎ個の経路を含み、
前記制御部は、起動時において、前記第１の経路と、前記Ｎ個の経路のうちのＭ個の経路とに電流が流れ、かつ前記第２の経路と、前記Ｎ個の経路のうちの残りの（Ｎ−Ｍ）個の経路とに電流が流れないように制御し、起動後において、前記第２の経路と、前記Ｎ個の経路のうちの残りの（Ｎ−Ｍ）個の経路とに電流が流れ、かつ前記第１の経路と、前記Ｎ個の経路のうちのＭ個の経路とに電流が流れないように制御し、前記Ｎ個の経路のうちのＭ個の経路の抵抗が、前記Ｎ個の経路のうちの残りの（Ｎ−Ｍ）個の抵抗よりも小さい、請求項７記載の電源回路。
【請求項１５】
前記Ｎ個の経路は、第３の経路と第４の経路とであり、
前記帰還抵抗部は、
前記出力端子と、第２のノードとの間に並列に配置された第１の抵抗、および第２の抵抗と、
前記第２のノードと第２の電源との間に並列に配置された第３の抵抗、および第４の抵抗と、
前記第１の抵抗と前記第２のノードとの間に配置された第５のスイッチと、
前記第２の抵抗と前記第２のノードとの間に配置された第６のスイッチと、
前記第３の抵抗と前記第２の電源との間に配置された第７のスイッチと、
前記第４の抵抗と前記第２の電源との間に配置された第８のスイッチと、
前記出力端子と、前記第２のノードとの間に並列に配置された第５の抵抗、および第６の抵抗と、
前記第２のノードと前記第２の電源との間に並列に配置された第７の抵抗、および第８の抵抗と、
前記第５の抵抗と前記第２のノードとの間に配置された第９のスイッチと、
前記第６の抵抗と前記第２のノードとの間に配置された第１０のスイッチと、
前記第７の抵抗と前記第２の電源との間に配置された第１１のスイッチと、
前記第８の抵抗と前記第２の電源との間に配置された第１２のスイッチと、を備え、
前記第２のノードの電圧が前記差動増幅部に帰還され、
前記第１の抵抗の値は、前記第２の抵抗の値よりも小さく、かつ前記第３の抵抗の値は、前記第４の抵抗の値よりも小さく、前記第５の抵抗の値は、前記第６の抵抗の値よりも小さく、かつ前記第７の抵抗の値は、前記第８の抵抗の値よりも小さく、
前記制御部は、前記第５のスイッチ、前記第７のスイッチ、前記第９のスイッチ、および前記第１１のスイッチを、起動時にはオンとし、起動後には、オフとし、前記第６のスイッチ、前記第８のスイッチ、前記第１０のスイッチ、および前記第１２のスイッチを、起動時にはオフとし、起動後にはオンとする、請求項１４記載の電源回路。
【請求項１６】
前記差動増幅部は、さらに、
前記差動対の出力を受けるＮ段の増幅器と、
各々が、対応する前記増幅器と接続されるＮ個の第１グループのテール電流源および、各々が、対応する前記増幅器と接続されるＮ個の第２グループのテール電流源とを含み、
前記制御部は、起動時において、前記第１のテール電流源と、Ｎ個の前記第１グループのテール電流源とによって前記負荷が駆動され、起動後において、前記第１のテール電流源と、前記第２のテール電流源と、Ｎ個の前記第１グループのテール電流源と、Ｎ個の前記第２グループのテール電流源のうちのＭ個（Ｎ≧Ｍ）の前記第２グループのテール電流源とによって前記負荷が駆動されるように制御する、請求項１記載の電源回路。
【請求項１７】
前記差動増幅部は、
前記Ｎ段の増幅器として、第１段の増幅用トランジスタと第２段の増幅用トランジスタと、
前記Ｎ個の第１グループのテール電流源として、第３のテール電流源と第４のテール電流源と、
前記Ｎ個の第２グループのテール電流源として、第５のテール電流源と第６のテール電流源と、
第１３のスイッチと、
第１４のスイッチとを含み、
前記第１段の増幅用トランジスタは、第１の電源と第４のノードとの間に配置され、
前記第２段の増幅用トランジスタは、前記第１の電源と第５のノードとの間に配置され、
前記第１段の増幅用トランジスタのゲートは、前記第２の入力トランジスタと接続され、
前記第２段の増幅用トランジスタのゲートは、前記第４のノードに接続され、
前記第５のノードは、前記出力段と接続され、
前記第３のテール電流源は、前記第４のノードと第２の電源との間に配置され、
前記第４のテール電流源と、前記第１３のスイッチとが、前記第４のノードと前記第２の電源との間に直列に接続され、
前記第５のテール電流源は、前記第５のノードと前記第２の電源との間に配置され、
前記第６のテール電流源と、前記第１４のスイッチとが、前記第５のノードと前記第２の電源との間に直列に接続され、
前記制御部は、前記第１３のスイッチおよび前記第１４のスイッチを、起動時にはオフとし、起動後には、オンとする、請求項１６記載の電源回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
図２は、参考例の演算増幅器６２０の構成を表わす図である。
参考例の演算増幅器６２０は、差動増幅部６０１と、出力段６０２と、帰還抵抗部６００とを備える。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２との間のノードＮＤＢは、ゲート電圧ＰＧを出力段６０２へ送る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
出力段６０２は、出力トランジスタであるＰＭＯＳトランジスタＭＰＬ、ＭＰＳ、およびスイッチＳＷＰを備える。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
差動増幅部１０１は、差動対を構成するＮＭＯＳトランジスタＭＮ１（第１の入力トランジスタ）およびＮＭＯＳトランジスタＭＮ２（第２の入力トランジスタ）、能動負荷を構成するＰＭＯＳトランジスタＭＰ１、ＭＰ２を備える。差動増幅部１０１は、さらに、テール電流源Ｔ０（第１のテール電流源）、テール電流源Ｔ０＿Ｓ（第２のテール電流源）、およびスイッチＳＷ０（第２のスイッチ）を備える。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
出力段１０２は、出力トランジスタであるＰＭＯＳトランジスタＭＰＳ（第１の出力トランジスタ）、ＰＭＯＳトランジスタＭＰＬ（第２の出力トランジスタ）、およびスイッチＳＷＰ（第１のスイッチ）を備える。ＰＭＯＳトランジスタＭＰＬのサイズは、ＰＭＯＳトランジスタＭＰＳのサイズよりも大きい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００８５
【補正方法】変更
【補正の内容】
【００８５】
分圧部２１０は、負荷２００に供給される出力電圧ＶＯＵＴを分圧する。分圧部２１０は、出力端子ＯＵＴと、グランド電源ＡＧＮＤとの間に直列接続された抵抗Ｒｄ１と抵抗Ｒｄ２とを備える。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１１０
【補正方法】変更
【補正の内容】
【０１１０】
上述の実施形態では、差動増幅部は、さらに、差動対の出力を受ける２段の増幅器ＭＰ３、ＭＰ４と、各々が、対応する増幅器と接続される第１グループのテール電流源Ｔ１、Ｔ２および第２グループのテール電流源Ｔ１＿Ｓ、Ｔ２＿Ｓとを含む。第２グループのテール電流源Ｔ１＿Ｓ、Ｔ２＿Ｓは、それぞれの対応するスイッチがオンのときに、テール電流を供給する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１１１
【補正方法】変更
【補正の内容】
【０１１１】
制御部は、起動時において、テール電流源Ｔ０と、２個の第１グループのテール電流源Ｔ１、Ｔ２とによって負荷が駆動されるように制御する。制御部は、起動後において、テール電流源Ｔ０と、テール電流源Ｔ０＿Ｓと、２個の第１グループのテール電流源Ｔ１、Ｔ２と、２個の第２グループのテール電流源Ｔ１＿Ｓ、Ｔ２＿Ｓとによって負荷が駆動されるように制御する。上述の実施形態に限定されることなく、以下のような変形例も含まれる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１１２
【補正方法】変更
【補正の内容】
【０１１２】
差動増幅部は、さらに、差動対の出力を受けるＮ段（Ｎは１以上の自然数）の増幅器と、各々が、対応する増幅器と接続されるＮセットの第１グループのテール電流源および第２グループのテール電流源とを含む。第２グループのテール電流源は、それぞれの対応するスイッチがオンのときに、テール電流を供給する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１１３
【補正方法】変更
【補正の内容】
【０１１３】
制御部は、起動時において、テール電流源Ｔ０と、Ｎ個の第１グループのテール電流源とによって負荷が駆動されるように制御する。制御部は、起動後において、テール電流源Ｔ０と、テール電流源Ｔ０＿Ｓと、Ｎ個の第１グループのテール電流源と、Ｎ個の第２グループのテール電流源のうちのＭ個（Ｎ≧Ｍ）の第２グループのテール電流源とによって負荷が駆動されるように制御する。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１１８
【補正方法】変更
【補正の内容】
【０１１８】
ノードＮＤＢとＰＭＯＳトランジスタＭＰＬのゲートとの間にスイッチＳＷＰが配置される。ノードＮＤＢとＰＭＯＳトランジスタＭＰＬ２のゲートとの間にスイッチＳＷＰ２が配置される。ＰＭＯＳトランジスタＭＰＬのゲートは、スイッチＳＷＰがオンのときに、ゲート電圧ＰＧを受ける。ＰＭＯＳトランジスタＭＰＬ２のゲートは、スイッチＳＷＰ２がオンのときに、ゲート電圧ＰＧを受ける。スイッチＳＷＰ、ＳＷＰ２は、起動完了制御信号ＣＴ１によって制御される。起動完了制御信号ＣＴ１がハイレベルのときに、スイッチＳＷＰ、ＳＷＰ２はオンとなる。起動完了制御信号ＣＴ１がロウレベルのときに、スイッチＳＷＰ、ＳＷＰ２はオフとなる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１２１
【補正方法】変更
【補正の内容】
【０１２１】
なお、上述の実施形態では、出力トランジスタＭＰＳ、ＭＰＬ以外に２個のトランジスタが、電源ＡＶＤＤと出力端子ＯＵＴとの間に並列に配置されるものとした。制御部１０３は、起動時において、出力トランジスタＭＰＳと、２個のトランジスタのうち１個のトランジスタとによって、負荷２００が駆動されるように制御する。制御部１０３は、起動後において、出力トランジスタＭＰＳ、ＭＰＬと、２個のトランジスタとによって、負荷２００が駆動されるように制御する。上述の実施形態に限定されることなく、以下のような変形例も含まれる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１２７
【補正方法】変更
【補正の内容】
【０１２７】
出力端子ＯＵＴとグランド電源ＡＧＮＤとの間に抵抗Ｒ１＿Ｓ、スイッチＳＷＲ１Ｓ、抵抗Ｒ２＿Ｓ、およびスイッチＳＷＲ２Ｓが直列に接続される。出力端子ＯＵＴとグランド電源ＡＧＮＤとの間に抵抗Ｒ１２＿Ｓ、スイッチＳＷＲ１２Ｓ、抵抗Ｒ２２＿Ｓ、およびスイッチＳＷＲ２２Ｓが直列に接続される。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１４０
【補正方法】変更
【補正の内容】
【０１４０】
ここで、差動増幅部７０１を確実に動作させるために、トランジスタＭＮ１、ＭＮ２に流れる電流を０以下とならないことが必要である。そのためには、以下の条件を満たす必要がある。
【国際調査報告】
2020170394.tif 000019
2020170394.tif 000020
2020170394.tif 000021
2020170394.tif 000022