(57)【要約】  半導体装置は、第１スイッチング素子及び第２スイッチング素子を含むインバータ回路と、第１制御回路と、第２制御回路と、制限部と、を含む。第１スイッチング素子には電源電圧が供給される。第２スイッチング素子は、第１スイッチング素子に接続される第１端子、グランドに接続される第２端子、及び制御端子を有する。第１制御回路は、第１スイッチング素子を制御する。第２制御回路は、前記第２スイッチング素子を制御する。制限部は、第２スイッチング素子の第２端子の電圧変動に基づく第２端子と制御端子との間の電圧の変動を抑制する。
2019235267.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧が供給される第１スイッチング素子と、前記第１スイッチング素子に接続される第１端子、グランドに接続される第２端子、及び制御端子を有する第２スイッチング素子とを含むインバータ回路と、
前記第１スイッチング素子を制御する第１制御回路と、
前記第２スイッチング素子を制御する第２制御回路と、
前記第２スイッチング素子の第２端子の電圧変動に基づく前記第２端子と前記制御端子との間の電圧の変動を抑制する制限部と、を備える
半導体装置。
【請求項２】
前記インバータ回路とは離間して設けられ、前記第２制御回路が搭載され、かつ前記第２制御回路と電気的に接続された出力端子及び入力端子を有する集積回路素子を備え、
前記半導体装置は、前記制御端子と前記出力端子とを電気的に接続する制御用ワイヤを含み、
前記制限部は、前記制御用ワイヤとは別に設けられ、前記入力端子と前記第２端子とを電気的に接続する制限用ワイヤを含む
請求項１に記載の半導体装置。
【請求項３】
前記第２制御回路は、駆動信号を出力する駆動信号出力回路を有し、
前記半導体装置は、前記駆動信号出力回路と前記制御端子とを電気的に接続するものであって前記駆動信号が伝送される制御経路を備え、
前記制限部は、前記制御経路と前記第２スイッチング素子の第２端子とを電気的に接続する制限経路を有し、
前記制御用ワイヤは、前記制御経路の一部を構成し、
前記制限用ワイヤは、前記制限経路の一部を構成している
請求項２に記載の半導体装置。
【請求項４】
前記制御経路は、前記集積回路素子内に設けられ、前記駆動信号出力回路と前記出力端子とを電気的に接続する出力配線を有し、
前記制限経路は、前記集積回路素子内に設けられ、前記集積回路素子の前記入力端子と前記出力配線とを電気的に接続する制限配線を有する
請求項３に記載の半導体装置。
【請求項５】
前記制限部は、前記制限経路に設けられたダイオードを有し、
前記ダイオードのアノードは、前記第２スイッチング素子の第２端子に電気的に接続され、
前記ダイオードのカソードは、前記駆動信号出力回路に電気的に接続されている
請求項３又は４に記載の半導体装置。
【請求項６】
前記ダイオードは、前記集積回路素子に搭載され、かつ前記制限配線に設けられている
請求項４を引用する請求項５に記載の半導体装置。
【請求項７】
前記ダイオードは、前記集積回路素子内において前記駆動信号出力回路の周囲に配置されている
請求項６に記載の半導体装置。
【請求項８】
前記第２制御回路は、前記駆動信号出力回路を制御する論理回路をさらに有し、
前記集積回路素子において前記駆動信号出力回路は、前記論理回路よりも前記第２スイッチング素子側に配置され、
前記ダイオードは、前記駆動信号出力回路に対して前記第２スイッチング素子側に配置されている
請求項７に記載の半導体装置。
【請求項９】
前記第２スイッチング素子は、前記第２端子としてのグランド電極パッドと、前記制御端子としての制御電極パッドと、を含み、
前記制御用ワイヤは、前記集積回路素子の前記出力端子と、前記制御電極パッドとに接続され、
前記制限用ワイヤは、前記グランド電極パッドと前記集積回路素子の前記入力端子とに接続されている
請求項２〜８のいずれか一項に記載の半導体装置。
【請求項１０】
前記グランド電極パッドには、該前記グランド電極パッドを前記グランドに接続するための電力用ワイヤが接続され、
前記制限用ワイヤの径は、前記電力用ワイヤの径よりも小さい
請求項９に記載の半導体装置。
【請求項１１】
前記制限用ワイヤは、平面視において、前記グランド電極パッドにおける前記電力用ワイヤが接続される箇所よりも前記集積回路素子寄りの箇所に接続されている
請求項１０に記載の半導体装置。
【請求項１２】
前記インバータ回路は、互いに並列に接続された第１インバータ回路、第２インバータ回路、及び第３インバータ回路を含み、
前記制限部は、第１制限部、第２制限部、及び第３制限部を含み、
前記第１制限部は、前記第１インバータ回路における第２スイッチング素子の第２端子の電圧変動に基づく前記第１インバータ回路における第２スイッチング素子の第２端子と制御端子との間の電圧の変動を抑制し、
前記第２制限部は、前記第２インバータ回路における第２スイッチング素子の第２端子の電圧変動に基づく前記第２インバータ回路における第２スイッチング素子の第２端子と制御端子との間の電圧の変動を抑制し、
前記第３制限部は、前記第３インバータ回路における第２スイッチング素子の第２端子の電圧変動に基づく前記第３インバータ回路における第２スイッチング素子の第２端子と制御端子との間の電圧の変動を抑制する
請求項１〜１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記第２制御回路は、集積回路素子に実装され、
前記第２制御回路は、前記第１インバータ回路の第２スイッチング素子を制御する第３制御回路、前記第２インバータ回路の第２スイッチング素子を制御する第４制御回路、及び前記第３インバータ回路の第２スイッチング素子を制御する第５制御回路を有し、
前記第１インバータ回路の第２スイッチング素子、前記第２インバータ回路の第２スイッチング素子、及び前記第３インバータ回路の第２スイッチング素子はそれぞれ、平面視において矩形状に形成され、前記第２端子としてのグランド電極パッドと、前記制御端子としての制御電極パッドと、を有し、
前記集積回路素子は、前記第３制御回路と電気的に接続された第１入力端子及び第１出力端子、前記第４制御回路と電気的に接続された第２入力端子及び第２出力端子、並びに前記第５制御回路と電気的に接続された第３入力端子及び第３出力端子とを有し、
前記半導体装置は、
前記第１インバータ回路の第２スイッチング素子が実装されている第１フレームと、
前記第２インバータ回路の第２スイッチング素子が実装されている第２フレームと、
前記第３インバータ回路の第２スイッチング素子が実装されている第３フレームと、
前記第１インバータ回路の第２スイッチング素子の制御電極パッドと前記第１出力端子とを接続する第１制御用ワイヤと、
前記第１インバータ回路の第２スイッチング素子のグランド電極パッドと前記第１入力端子とを接続する第１制限用ワイヤと、
前記第２インバータ回路の第２スイッチング素子の制御電極パッドと前記第２出力端子とを接続する第２制御用ワイヤと、
前記第２インバータ回路の第２スイッチング素子のグランド電極パッドと前記第２入力端子とを接続する第２制限用ワイヤと、
前記第３インバータ回路の第２スイッチング素子の制御電極パッドと前記第３出力端子とを接続する第３制御用ワイヤと、
前記第３インバータ回路の第２スイッチング素子のグランド電極パッドと前記第３入力端子とを接続する第３制限用ワイヤと、
を備え、
前記第１フレーム、前記第２フレーム、及び前記第３フレームは、互いに離間して配置されるとともに、前記第１フレーム及び前記第３フレームが前記第２フレームを挟むように、前記第３制御回路、前記第４制御回路、及び前記第５制御回路の配列方向に沿って並べられ、
平面視において前記配列方向と直交する方向において前記第２フレームが前記集積回路素子と対向するように前記第２フレームが配置されている
請求項１２に記載の半導体装置。
【請求項１４】
前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路のそれぞれの第２スイッチング素子の制御電極パッドは、平面視において当該第２スイッチング素子の四隅のいずれか１箇所に形成され、
前記第１インバータ回路の第２スイッチング素子及び前記第３インバータ回路の第２スイッチング素子の少なくとも一方は、当該第２スイッチング素子の制御電極パッドが前記集積回路素子に近づくように、前記第２インバータ回路の第２スイッチング素子の配置姿勢とは異なる配置姿勢により配置されている
請求項１３に記載の半導体装置。
【請求項１５】
電源電圧が供給される第１スイッチング素子と、前記第１スイッチング素子に接続される第１端子、グランドに接続される第２端子、及び制御端子を有する第２スイッチング素子とを含むインバータ回路と、
前記第１スイッチング素子のオン時に前記第２スイッチング素子の第２端子の電位の変動を抑制する制限部と、を備える
半導体装置。
【請求項１６】
前記半導体装置は、前記グランドとなるフレームを備え、
前記制限部は、第２ダイオードと、第２電力用ワイヤと、第２ダイオード用ワイヤと、を含み、
前記第２ダイオードは、前記第２スイッチング素子とは別に設けられ、前記第２スイッチング素子の第１端子に電気的に接続されたカソードと、前記フレームに電気的に接続されたアノードとを含み、
前記第２ダイオード用ワイヤは、前記第２スイッチング素子の第２端子と、前記フレームとを電気的に接続し、
前記第２ダイオード用ワイヤは、前記第２ダイオードのアノードと前記フレームとを電気的に接続する
請求項１５に記載の半導体装置。
【請求項１７】
前記第２ダイオードは、ショットキバリアダイオードである
請求項１６に記載の半導体装置。
【請求項１８】
前記フレームにおいて前記第２電力用ワイヤが接続される位置と前記第２ダイオード用ワイヤが接続される位置とが互いに異なる
請求項１６又は１７に記載の半導体装置。
【請求項１９】
前記第１スイッチング素子は、電源電圧が供給される第１端子、及び前記第２スイッチング素子の第１端子に接続される第２端子を有し、
前記半導体装置は第１ダイオードをさらに備え、
該第１ダイオードは、前記第１スイッチング素子とは別に設けられ、前記第１スイッチング素子の第１端子に電気的に接続されたカソードと、前記第１スイッチング素子の第２端子に電気的に接続されたアノードとを含む
請求項１６〜１８のいずれか一項に記載の半導体装置。
【請求項２０】
前記第２スイッチング素子及び前記第２ダイオードが実装され、前記第２スイッチング素子の第１端子及び前記第２ダイオードのカソードが電気的に接続されたリードフレームと、
前記第１スイッチング素子の第２端子と、前記リードフレームとを電気的に接続する第１電力用ワイヤと、
前記第１ダイオードのアノードと前記リードフレームとを電気的に接続する第１ダイオード用ワイヤと、
を備える
請求項１９に記載の半導体装置。
【請求項２１】
前記リードフレームにおいて前記第１電力用ワイヤが接続される位置と第１ダイオード用ワイヤが接続される位置とが互いに異なる
請求項２０に記載の半導体装置。
【請求項２２】
前記インバータ回路は、互いに並列に接続された第１インバータ回路、第２インバータ回路、及び第３インバータ回路を含み、
前記制限部は、第１制限部、第２制限部、及び第３制限部を含み、
前記第１制限部は、前記第１インバータ回路の第１スイッチング素子のオン時に前記第１インバータ回路の第２スイッチング素子の第２端子の電位の変動を抑制し、
前記第２制限部は、前記第２インバータ回路の第１スイッチング素子のオン時に前記第２インバータ回路の第２スイッチング素子の第２端子の電位の変動を抑制し、
前記第３制限部は、前記第３インバータ回路の第１スイッチング素子のオン時に前記第３インバータ回路の第２スイッチング素子の第２端子の電位の変動を抑制する
請求項１５〜２１のいずれか一項に記載の半導体装置。
【請求項２３】
前記第２スイッチング素子とは別に設けられ、前記第２スイッチング素子の第１端子に電気的に接続されたカソードと、前記グランドとなるフレームに電気的に接続されたアノードとを含む第２ダイオードと、
前記第２スイッチング素子及び前記第２ダイオードが実装され、前記第２スイッチング素子の第１端子及び前記第２ダイオードのカソードが電気的に接続されたリードフレームと、を備え、
前記リードフレームは、第１フレーム、第２フレーム、及び第３フレームを含み、
前記第２ダイオードは、第６ダイオード、第７ダイオード、及び第８ダイオードを含み、
前記第６ダイオードは、前記第１インバータ回路の第２スイッチング素子の第１端子に電気的に接続されるカソード、及び当該第２スイッチング素子の第２端子に電気的に接続されるアノードを有し、
前記第７ダイオードは、前記第２インバータ回路の第２スイッチング素子の第１端子に電気的に接続されるカソード、及び当該第２スイッチング素子の第２端子に電気的に接続されるアノードを有し、
前記第８ダイオードは、前記第３インバータ回路の第２スイッチング素子の第１端子に電気的に接続されるカソード、及び当該第２スイッチング素子の第２端子に電気的に接続されるアノードを有し、
前記第１フレームには、前記第１インバータ回路の第２スイッチング素子と、前記第６ダイオードとが実装され、
前記第２フレームは前記第１フレームと離間して配置され、
前記第２フレームには、前記第２インバータ回路の第２スイッチング素子と、前記第７ダイオードとが実装され、
前記第３フレームは前記第１フレーム及び前記第２フレームと離間して配置され、
前記第３フレームには、前記第３インバータ回路の第２スイッチング素子と、前記第８ダイオードとが実装され、
前記フレームは、互いに離間して配置された第１グランドフレーム、第２グランドフレーム、及び第３グランドフレームを含み、
前記第１制限部は、
前記第６ダイオードと、
前記第１インバータ回路の第２スイッチング素子の第２端子と前記第１グランドフレームとを電気的に接続する第４電力用ワイヤと、
前記第６ダイオードのアノードと前記第１グランドフレームとを電気的に接続する第４ダイオード用ワイヤと、
を有し、
前記第２制限部は、
前記第７ダイオードと、
前記第２インバータ回路の第２スイッチング素子の第２端子と前記第２グランドフレームとを電気的に接続する第５電力用ワイヤと、
前記第７ダイオードのアノードと前記第２グランドフレームとを電気的に接続する第５ダイオード用ワイヤと、
を有し、
前記第３制限部は、
前記第８ダイオードと、
前記第３インバータ回路の第２スイッチング素子の第２端子と、前記第３グランドフレームとを電気的に接続する第６電力用ワイヤと、
前記第８ダイオードのアノードと前記第３グランドフレームとを電気的に接続する第６ダイオード用ワイヤと、
を有する
請求項２２に記載の半導体装置。
【請求項２４】
前記半導体装置は、
前記第１インバータ回路の第１スイッチング素子とは別に設けられ、当該第１スイッチング素子の第１端子に電気的に接続されたカソードと、当該第１スイッチング素子の第２端子に電気的に接続されたアノードとを含む第３ダイオードと、
前記第１インバータ回路の第１スイッチング素子の第２端子と、前記第１フレームとを電気的に接続する第１電力用ワイヤと、
前記第２インバータ回路の第１スイッチング素子とは別に設けられ、当該第１スイッチング素子の第１端子に電気的に接続されたカソードと、当該第１スイッチング素子の第２端子に電気的に接続されたアノードとを含む第４ダイオードと、
前記第２インバータ回路の第１スイッチング素子の第２端子と、前記第２フレームとを電気的に接続する第２電力用ワイヤと、
前記第３インバータ回路の第２スイッチング素子とは別に設けられ、当該第２スイッチング素子の第１端子に電気的に接続されたカソードと、当該第２スイッチング素子の第２端子に電気的に接続されたアノードとを含む第５ダイオードと、
前記第３インバータ回路の第１スイッチング素子の第２端子と、前記第３フレームとを電気的に接続する第３電力用ワイヤと、
を備える
請求項２３に記載の半導体装置。
【請求項２５】
前記第３ダイオードのアノードと前記第１フレームとを電気的に接続する第１ダイオード用ワイヤと、
前記第４ダイオードのアノードと前記第２フレームとを電気的に接続する第２ダイオード用ワイヤと、
前記第５ダイオードのアノードと前記第３フレームとを電気的に接続する第３ダイオード用ワイヤと、
を備える
請求項２４に記載の半導体装置。
【請求項２６】
前記第２スイッチング素子に流れる電流は、３０Ａ未満である
請求項１〜２５のいずれか一項に記載の半導体装置。
【請求項２７】
前記第２スイッチング素子は、ＳｉＣＭＯＳＦＥＴである
請求項１〜２６のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
電源電圧が供給される第１スイッチング素子と第１スイッチング素子と直列に接続される第２スイッチング素子とを有するインバータ回路と、各スイッチング素子のオンオフを制御する制御回路とをリードフレームに実装することにより、１つのパッケージに集積された半導体装置が開発されている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−８２２８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記半導体装置では、第２スイッチング素子とリードフレームとはボンディングワイヤにより電気的に接続されている。このボンディングワイヤのインダクタンスの影響により印加される負バイアスによって第２スイッチング素子の電気的特性が変動するおそれがある。【０００５】
本発明の目的は、電気的特性の変動を抑制することができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決する半導体装置は、第１スイッチング素子及び第２スイッチング素子を含むインバータ回路と、第１制御回路と、第２制御回路と、制限部と、を含む。前記第１スイッチング素子には電源電圧が供給される。前記第２スイッチング素子は、前記第１スイッチング素子に接続される第１端子、グランドに接続される第２端子、及び制御端子を有する。前記第１制御回路は、前記第１スイッチング素子を制御する。前記第２制御回路は、前記第２スイッチング素子を制御する。前記制限部は、前記第２スイッチング素子の第２端子の電圧変動に基づく前記第２端子と前記制御端子との間の電圧の変動を抑制する。【０００７】
上記課題を解決する半導体装置は、第１スイッチング素子及び第２スイッチング素子を含むインバータ回路と、制限部と、を含む。前記第１スイッチング素子には電源電圧が供給される。前記第２スイッチング素子は、前記第１スイッチング素子に接続される第１端子、グランドに接続される第２端子、及び制御端子を有する。前記制限部は、前記第１スイッチング素子のオン時に前記第２スイッチング素子の第２端子の電位の変動を抑制する。
【発明の効果】
【０００８】
上記半導体装置によれば、電気的特性の変動を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態の半導体装置の電気的構成を示すブロック図。
【図２】半導体装置の内部の配置構成を示す平面図。
【図３】半導体装置の斜視図。
【図４】半導体装置の底面図。
【図５】図２の５−５線に沿った断面図。
【図６】図２の６−６線に沿った断面図。
【図７】図２の一部の拡大図。
【図８】図７の８−８線に沿った断面図。
【図９】図２の一部の拡大図。
【図１０】図９の１０−１０線に沿った断面図。
【図１１】ＭＯＳＦＥＴの構造を示す断面図。
【図１２】半導体装置の一部の詳細な電気的構成を示す回路図。
【図１３】第２実施形態の半導体装置の一部の詳細な電気的構成を示す回路図。
【図１４】半導体装置の集積回路素子の一部の素子配置を示す模式平面図。
【図１５】第３実施形態の半導体装置の内部の配置構成の一部を拡大した平面図。
【図１６】第４実施形態の半導体装置の電気的構成を示すブロック図。
【図１７】半導体装置の内部の配置構成を示す平面図。
【図１８Ａ】ダイオードの構造を示す断面斜視図。
【図１８Ｂ】ダイオードの構造を示す断面図。
【図１９】第４実施形態の作用を説明するための図であり、駆動部の電気的な接続構成を示す回路図。
【図２０】第５実施形態の半導体装置の電気的構成を示すブロック図。
【図２１】半導体装置の内部の配置構成を示す平面図。
【図２２】変形例の半導体装置の内部の配置構成の一部を拡大した平面図。
【図２３】変形例の半導体装置の内部の配置構成の一部を拡大した平面図。
【図２４】変形例の半導体装置の内部の配置構成の一部を拡大した平面図。
【図２５】変形例の半導体装置の内部の配置構成の一部を拡大した平面図。
【図２６】変形例の半導体装置の内部の配置構成の一部を拡大した平面図。
【図２７】変形例の半導体装置の内部の配置構成の一部を拡大した平面図。
【図２８】変形例の半導体装置の内部の配置構成の一部を拡大した平面図。
【図２９】変形例の半導体装置の内部の配置構成を示す平面図。
【図３０】変形例の半導体装置の内部の配置構成を示す平面図。
【図３１】変形例の半導体装置の内部の配置構成を示す平面図。
【図３２】変形例の半導体装置の内部の配置構成の一部を拡大した平面図。
【図３３】変形例の半導体装置の内部の配置構成を示す平面図。
【図３４】変形例のＭＯＳＦＥＴの構造を示す断面図。
【図３５】変形例のＭＯＳＦＥＴの構造を示す断面図。
【図３６】変形例のダイオードの構造を示す断面図。
【図３７】変形例の半導体装置の電気的構成を示すブロック図。
【図３８】図３７の半導体装置の内部の配置構成を示す平面図。
【図３９】変形例の半導体装置の内部の配置構成を示す平面図。
【発明を実施するための形態】
【００１０】
以下、半導体装置の各実施形態について図面を参照して説明する。以下に示す各実施形態は、技術的思想を具体化するための構成や方法を例示するものであって、各構成部品の材質、形状、構造、配置、寸法等を下記のものに限定するものではない。以下の各実施形態は、種々の変更を加えることができる。
【００１１】
本明細書において、「部材Ａが部材Ｂと接続された状態」とは、部材Ａと部材Ｂとが物理的に直接的に接続される場合、並びに、部材Ａ及び部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合を含む。
【００１２】
同様に、「部材Ｃが部材Ａと部材Ｂとの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃとが直接的に接続される場合、並びに、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃとが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合を含む。
【００１３】
（第１実施形態）
図１に示すように、半導体装置１は、モータ２を駆動するインバータ回路を構成するものであり、３つのインバータ回路である第１インバータ回路１０Ｕ、第２インバータ回路１０Ｖ、及び第３インバータ回路１０Ｗを有する駆動部１０と、駆動部１０を制御する制御回路２０とを備える。各インバータ回路１０Ｕ，１０Ｖ，１０Ｗは、互いに並列に接続されている。モータ２の一例は、３相ブラシレスモータである。
【００１４】
各インバータ回路１０Ｕ，１０Ｖ，１０Ｗは、第１スイッチング素子１１と第２スイッチング素子１２とを含む。第１スイッチング素子１１及び第２スイッチング素子１２は直列に接続されている。第１スイッチング素子１１は、電源電圧が供給される第１端子、第２スイッチング素子１２に接続される第２端子、及び制御端子を有する。第２スイッチング素子１２は、第１スイッチング素子１１の第２端子に接続される第１端子、グランドに接続される第２端子、及び制御端子を有する。第１スイッチング素子１１及び第２スイッチング素子１２の一例は、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）である。以降では、第１インバータ回路１０Ｕの第１スイッチング素子１１をＭＯＳＦＥＴ１１Ｕとし、第２インバータ回路１０Ｖの第１スイッチング素子１１をＭＯＳＦＥＴ１１Ｖとし、第３インバータ回路１０Ｗの第１スイッチング素子１１をＭＯＳＦＥＴ１１Ｗとして説明する。また、第１インバータ回路１０Ｕの第２スイッチング素子１２をＭＯＳＦＥＴ１２Ｕとし、第２インバータ回路１０Ｖの第２スイッチング素子１２をＭＯＳＦＥＴ１２Ｖとし、第３インバータ回路１０Ｗの第２スイッチング素子１２をＭＯＳＦＥＴ１２Ｗとして説明する。本実施形態では、ＭＯＳＦＥＴ１１Ｕ〜１１Ｗ，１２Ｕ〜１２Ｗは、Ｎチャネル型ＭＯＳＦＥＴが用いられている。ＭＯＳＦＥＴ１１Ｕ〜１１Ｗのそれぞれのドレインは第１スイッチング素子１１の第１端子の一例であり、ＭＯＳＦＥＴ１１Ｕ〜１１Ｗのそれぞれのソースは第１スイッチング素子１１の第２端子の一例であり、ＭＯＳＦＥＴ１１Ｕ〜１１Ｗのそれぞれのゲートは第１スイッチング素子１１の制御端子の一例である。ＭＯＳＦＥＴ１２Ｕ〜１２Ｗのそれぞれのドレインは第２スイッチング素子１２の第１端子の一例であり、ＭＯＳＦＥＴ１２Ｕ〜１２Ｗのそれぞれのソースは第２スイッチング素子１２の第２端子の一例であり、ＭＯＳＦＥＴ１２Ｕ〜１２Ｗのそれぞれのゲートは第２スイッチング素子１２の制御端子の一例である。
【００１５】
ＭＯＳＦＥＴ１１ＵとＭＯＳＦＥＴ１２Ｕとは互いに直列に接続されている。すなわちＭＯＳＦＥＴ１１ＵのソースとＭＯＳＦＥＴ１２Ｕのドレインとが互いに接続されている。これらＭＯＳＦＥＴ１１ＵのソースとＭＯＳＦＥＴ１２Ｕのドレインとの間のノードＮは、モータ２のＵ相コイル（図示略）と電気的に接続されている。
【００１６】
ＭＯＳＦＥＴ１１ＶとＭＯＳＦＥＴ１２Ｖとは互いに直列に接続されている。すなわちＭＯＳＦＥＴ１１ＶのソースとＭＯＳＦＥＴ１２Ｖのドレインとが互いに接続されている。これらＭＯＳＦＥＴ１１ＶのソースとＭＯＳＦＥＴ１２Ｖのドレインとの間のノードＮは、モータ２のＶ相コイル（図示略）と電気的に接続されている。
【００１７】
ＭＯＳＦＥＴ１１ＷとＭＯＳＦＥＴ１２Ｗとは互いに直列に接続されている。すなわちＭＯＳＦＥＴ１１ＷのソースとＭＯＳＦＥＴ１２Ｗのドレインとが互いに接続されている。これらＭＯＳＦＥＴ１１ＷのソースとＭＯＳＦＥＴ１２Ｗのドレインとの間のノードＮは、モータ２のＷ相コイル（図示略）と電気的に接続されている。
【００１８】
ＭＯＳＦＥＴ１１Ｕ〜１１Ｗのドレインは、互いに接続されている。ＭＯＳＦＥＴ１１Ｕ〜１１Ｗのドレインは、外部電源に電気的に接続されている。ＭＯＳＦＥＴ１２Ｕ〜１２Ｗのソースは互いに接続されている。ＭＯＳＦＥＴ１２Ｕ〜１２Ｗのソースは、グランドＧＮＤに接続されている。ＭＯＳＦＥＴ１１Ｕ〜１１Ｗのゲート及びＭＯＳＦＥＴ１２Ｕ〜１２Ｗのゲートはそれぞれ、制御回路２０に電気的に接続されている。
【００１９】
ＭＯＳＦＥＴ１１Ｕ〜１１Ｗ及びＭＯＳＦＥＴ１２Ｕ〜１２Ｗのそれぞれに流れる電流は、３０Ａ未満であることが好ましい。本実施形態では、ＭＯＳＦＥＴ１１Ｕ〜１１Ｗ及びＭＯＳＦＥＴ１２Ｕ〜１２Ｗのそれぞれに流れる電流は、１５Ａ程度である。
【００２０】
制御回路２０は、ＭＯＳＦＥＴ１１Ｕ〜１１Ｗのゲート及びＭＯＳＦＥＴ１２Ｕ〜１２Ｗのゲートにそれぞれ駆動信号を出力する駆動信号出力回路の一例であるドライブ回路２１と、ドライブ回路２１を制御する論理回路２２と、ドライブ回路２１及び論理回路２２のうちの高電位ブロックの駆動電源を生成するブートストラップ回路２３とを有する。制御回路２０は、ＭＯＳＦＥＴ１１Ｕ〜１１Ｗ及びＭＯＳＦＥＴ１２Ｕ〜１２Ｗのそれぞれに対応したドライブ回路２１、論理回路２２、及びブートストラップ回路２３を有する。
【００２１】
ドライブ回路２１は、高電位側のＭＯＳＦＥＴ１１Ｕ〜１１Ｗのゲートを制御するドライブ回路２１ＵＵ，２１ＶＵ，２１ＷＵと、低電位側のＭＯＳＦＥＴ１２Ｕ〜１２Ｗのゲートを制御するドライブ回路２１ＵＬ，２１ＶＬ，２１ＷＬとを有する。
【００２２】
ドライブ回路２１ＵＵは、ＭＯＳＦＥＴ１１Ｕのゲートと電気的に接続され、そのゲートに駆動信号を出力する。ドライブ回路２１ＶＵは、ＭＯＳＦＥＴ１１Ｖのゲートと電気的に接続され、そのゲートに駆動信号を出力する。ドライブ回路２１ＷＵは、ＭＯＳＦＥＴ１１Ｗのゲートと電気的に接続され、そのゲートに駆動信号を出力する。
【００２３】
ドライブ回路２１ＵＬは、ＭＯＳＦＥＴ１２Ｕのゲートと電気的に接続され、そのゲートに駆動信号を出力する。ドライブ回路２１ＶＬは、ＭＯＳＦＥＴ１２Ｖのゲートと電気的に接続され、そのゲートに駆動信号を出力する。ドライブ回路２１ＷＬは、ＭＯＳＦＥＴ１２Ｗのゲートと電気的に接続され、そのゲートに駆動信号を出力する。
【００２４】
論理回路２２は、高電位側のＭＯＳＦＥＴ１１Ｕ〜１１Ｗのゲートを制御するドライブ回路２１ＵＵ，２１ＶＵ，２１ＷＵを制御する論理回路２２ＵＵ，２２ＶＵ，２２ＷＵと、低電位側のＭＯＳＦＥＴ１２Ｕ〜１２Ｗのゲートを制御するドライブ回路２１ＵＬ，２１ＶＬ，２１ＷＬを制御する論理回路２２ＵＬ，２２ＶＬ，２２ＷＬとを有する。
【００２５】
論理回路２２ＵＵは、ドライブ回路２１ＵＵと電気的に接続され、ドライブ回路２１ＵＵがＭＯＳＦＥＴ１１Ｕのゲートに出力する駆動信号を生成するための信号をドライブ回路２１ＵＵに出力する。論理回路２２ＶＵは、ドライブ回路２１ＶＵと電気的に接続され、ドライブ回路２１ＶＵがＭＯＳＦＥＴ１１Ｖのゲートに出力する駆動信号を生成するための信号をドライブ回路２１ＶＵに出力する。論理回路２２ＷＵは、ドライブ回路２１ＷＵと電気的に接続され、ドライブ回路２１ＷＵがＭＯＳＦＥＴ１１Ｗのゲートに出力する駆動信号を生成するための信号をドライブ回路２１ＷＵに出力する。
【００２６】
論理回路２２ＵＬは、ドライブ回路２１ＵＬと電気的に接続され、ドライブ回路２１ＵＬがＭＯＳＦＥＴ１２Ｕのゲートに出力する駆動信号を生成するための信号をドライブ回路２１ＵＬに出力する。論理回路２２ＶＬは、ドライブ回路２１ＶＬに電気的に接続され、ドライブ回路２１ＶＬがＭＯＳＦＥＴ１２Ｖのゲートに出力する駆動信号を生成するための信号をドライブ回路２１ＶＬに出力する。論理回路２２ＷＬは、ドライブ回路２１ＷＬと電気的に接続され、ドライブ回路２１ＷＬがＭＯＳＦＥＴ１２Ｗのゲートに出力する駆動信号を生成するための信号をドライブ回路２１ＷＬに出力する。
【００２７】
ブートストラップ回路２３は、第１ブートストラップ回路２３Ｕ、第２ブートストラップ回路２３Ｖ、及び第３ブートストラップ回路２３Ｗを有する。各ブートストラップ回路２３Ｕ，２３Ｖ，２３Ｗは、互いに共通の構成であり、ブートダイオード及びブートキャパシタが直列に接続された構成を有する。
【００２８】
第１ブートストラップ回路２３Ｕは、ＭＯＳＦＥＴ１１Ｕのソースと、ドライブ回路２１ＵＵ及び論理回路２２ＵＵとに電気的に接続されている。第１ブートストラップ回路２３Ｕは、ドライブ回路２１ＵＵ及び論理回路２２ＵＵの駆動電圧を生成する。
【００２９】
第２ブートストラップ回路２３Ｖは、ＭＯＳＦＥＴ１１Ｖのソースと、ドライブ回路２１ＶＵ及び論理回路２２ＶＵとに電気的に接続されている。第２ブートストラップ回路２３Ｖは、ドライブ回路２１ＶＵ及び論理回路２２ＶＵの駆動電圧を生成する。
【００３０】
第３ブートストラップ回路２３Ｗは、ＭＯＳＦＥＴ１１Ｗのソースと、ドライブ回路２１ＷＵ及び論理回路２２ＷＵとに電気的に接続されている。第３ブートストラップ回路２３Ｗは、ドライブ回路２１ＷＵ及び論理回路２２ＷＵの駆動電圧を生成する。
【００３１】
なお、本実施形態では、ドライブ回路２１ＵＵ，２１ＶＵ，２１ＷＵ及び論理回路２２ＵＵ，２２ＶＵ，２２ＷＵは、第１スイッチング素子１１を制御する第１制御回路の一例である。ドライブ回路２１ＵＬ，２１ＶＬ，２１ＷＬ及び論理回路２２ＵＬ，２２ＶＬ，２２ＷＬは、第２スイッチング素子１２を制御する第２制御回路の一例である。またドライブ回路２１ＵＬ及び論理回路２２ＵＬは、第１インバータ回路の第２スイッチング素子１２（ＭＯＳＦＥＴ１２Ｕ）を制御する第３制御回路の一例である。ドライブ回路２１ＶＬ及び論理回路２２ＶＬは、第２インバータ回路の第２スイッチング素子１２（ＭＯＳＦＥＴ１２Ｖ）を制御する第４制御回路の一例である。ドライブ回路２１ＷＬ及び論理回路２２ＷＬは、第３インバータ回路の第２スイッチング素子１２（ＭＯＳＦＥＴ１２Ｗ）を制御する第５制御回路の一例である。
【００３２】
図２〜図６を参照して、半導体装置１の構成の一例について説明する。
半導体装置１は、リード３０、放熱部材４０、及び封止樹脂５０（図２では二点鎖線）をさらに備える。半導体装置１は、封止樹脂５０が駆動部１０及び制御回路２０（ともに図１参照）を封止することにより１パッケージ化されている。半導体装置１は、平面視において矩形状に形成されている。以降の説明において、半導体装置１の長手方向を第１方向Ｘと規定し、半導体装置１の平面視において第１方向Ｘと直交する方向を第２方向Ｙと規定し、第１方向Ｘ及び第２方向Ｙの両方と直交する方向を第３方向Ｚと規定する。第３方向Ｚは、半導体装置１の厚さ方向とも言える。
【００３３】
図３に示すように、半導体装置１（封止樹脂５０）の第１方向Ｘの寸法ＤＸは、６０ｍｍ以下であることが好ましい。半導体装置１（封止樹脂５０）の第２方向Ｙの寸法ＤＹは、３５ｍｍ以下であることが好ましい。半導体装置１（封止樹脂５０）の第３方向Ｚの寸法ＤＺは、６ｍｍ以下であることが好ましい。本実施形態の半導体装置１では、第１方向Ｘの寸法ＤＸが約５７ｍｍであり、第２方向Ｙの寸法ＤＹが約３０ｍｍであり、第３方向Ｚの寸法ＤＺが約５ｍｍである。
【００３４】
図３に示すとおり、封止樹脂５０は、扁平となる矩形状に形成されている。封止樹脂５０は、例えば黒色のエポキシ樹脂からなる。封止樹脂５０は、表面５０Ａ、裏面５０Ｂ、第１側面５０Ｃ、第２側面５０Ｄ、第３側面５０Ｅ、及び第４側面５０Ｆを有する。表面５０Ａ及び裏面５０Ｂは、第１方向Ｘ及び第２方向Ｙに沿った平面であり、第１方向Ｘが長手方向となる略長方形である。第１側面５０Ｃは封止樹脂５０の第１方向Ｘの一方側の側面であり、第２側面５０Ｄは封止樹脂５０の第１方向Ｘの他方側の側面である。第１側面５０Ｃ及び第２側面５０Ｄは、第２方向Ｙ及び第３方向Ｚに沿った平面であり、第２方向Ｙが長手方向となる略長方形である。第３側面５０Ｅは封止樹脂５０の第２方向Ｙの一方側の側面であり、第４側面５０Ｆは封止樹脂５０の他方側の側面である。第３側面５０Ｅ及び第４側面５０Ｆは、第１方向Ｘ及び第３方向Ｚに沿った平面であり、第１方向Ｘが長手方向となる略長方形である。封止樹脂５０には、４つの第１凹部５１及び２つの第２凹部５２が設けられている。４つの第１凹部５１は、第３側面５０Ｅから第２方向Ｙに凹み、かつ第３方向Ｚにおいて封止樹脂５０を貫通するように形成されている。４つの第１凹部５１は、第３側面５０Ｅにおける第１側面５０Ｃ寄りの部分に対して、第１方向Ｘにおいて間隔を空けて設けられている。第２凹部５２は、封止樹脂５０の第１側面５０Ｃの第２方向Ｙの中央と、封止樹脂５０の第２側面５０Ｄの第２方向Ｙの中央とに設けられている。第２凹部５２は、第１方向Ｘに凹み、かつ第３方向Ｚにおいて封止樹脂５０を貫通するように形成されている。
【００３５】
図４に示すように、封止樹脂５０の裏面５０Ｂには、放熱部材４０が露出している。放熱部材４０は、例えばセラミックスからなる。放熱部材４０の露出面４０Ａの形状は、第１方向Ｘが長手方向となる長方形である。
【００３６】
図２に示すように、リード３０は、ＭＯＳＦＥＴ１１Ｕ〜１１Ｗ及びＭＯＳＦＥＴ１２Ｕ〜１２Ｗと、制御回路２０（図１参照）とを支持し、かつこれらＭＯＳＦＥＴ１１Ｕ〜１１Ｗ及びＭＯＳＦＥＴ１２Ｕ〜１２Ｗの導通経路を構成する導通支持部材である。リード３０は、例えば金属製の板材料に対して打ち抜き等の切断加工及び曲げ加工により形成されている。リード３０の材料の一例は、銅（Ｃｕ）である。リード３０の厚さは、例えば約０．４２ｍｍである。
【００３７】
リード３０は、フレーム３１、各フレーム３２Ｕ，３２Ｖ，３２Ｗ、複数の制御フレーム３３、複数の制御フレーム３４、第１グランドフレームの一例であるフレーム３５Ｕ、第２グランドフレームの一例であるフレーム３５Ｖ、及び第３グランドフレームの一例であるフレーム３５Ｗを有する。また、本実施形態のリード３０は、ＭＯＳＦＥＴ１１Ｕ及びＭＯＳＦＥＴ１２Ｌと電気的に接続していない、所謂ノンコネクションとなる補助フレーム３６を有する。フレーム３１、及び各フレーム３２Ｕ，３２Ｖ，３２Ｗは、第１方向Ｘに間隔を空けて並べて配置されている。複数の制御フレーム３３及び複数の制御フレーム３４は、第１方向Ｘに間隔を空けて並べて配置されている。複数の制御フレーム３３及び複数の制御フレーム３４は、フレーム３１、及び各フレーム３２Ｕ，３２Ｖ，３２Ｗと第２方向Ｙにおいて間隔を空けて並べて配置されている。つまり、複数の制御フレーム３３及び複数の制御フレーム３４は、第２方向Ｙにおいて封止樹脂５０の第３側面５０Ｅ側に寄って配置されている。フレーム３５Ｕ，３５Ｖ，３５Ｗは、第１方向Ｘにおいて各フレーム３２Ｕ，３２Ｖ，３２Ｗに対してフレーム３１とは反対側に配置されている。フレーム３５Ｕ，３５Ｖ，３５Ｗは、第２方向Ｙにおいて封止樹脂５０の第４側面５０Ｆ側に寄って配置されている。補助フレーム３６は、封止樹脂５０の第１側面５０Ｃ側の端部かつ第４側面５０Ｆ側に配置されている。補助フレーム３６は、第４側面５０Ｆから突出する端子部を有する。
【００３８】
フレーム３１は、ＭＯＳＦＥＴ１１Ｕ〜１１Ｗのドレインと外部電源とを電気的に接続するためのリードフレームであり、アイランド部３１ａ、端子部３１ｂ、及び接続部３１ｃを有する。アイランド部３１ａ、端子部３１ｂ、及び接続部３１ｃは一体的に形成されている。アイランド部３１ａは、第１方向Ｘが長手方向となる矩形状に形成されている。アイランド部３１ａには、ＭＯＳＦＥＴ１１Ｕ〜１１Ｗが実装されている。端子部３１ｂは、封止樹脂５０の第４側面５０Ｆから突出している。接続部３１ｃは、アイランド部３１ａと端子部３１ｂとを接続している。接続部３１ｃは、アイランド部３１ａの第２方向Ｙの端子部３１ｂ側の端部から端子部３１ｂに向けて延びている。端子部３１ｂは、封止樹脂５０から突出している。端子部３１ｂは、封止樹脂５０から第２方向Ｙに延びた後に第３方向Ｚに延びるＬ字状に形成されている（図３参照）。なお、アイランド部３１ａ、端子部３１ｂ、及び接続部３１ｃが個別に形成され、互いに接合されてフレーム３１が形成されてもよい。
【００３９】
第１フレーム３２Ｕは、ＭＯＳＦＥＴ１２Ｕのドレインと、半導体装置１により駆動する電気機器（例えばモータ２）とを電気的に接続するためのリードフレームである。本実施形態の第１フレーム３２Ｕは、モータ２のＵ相コイル（図示略）と電気的に接続される。第２フレーム３２Ｖは、ＭＯＳＦＥＴ１２Ｖのドレインと、半導体装置１により駆動する電気機器（例えばモータ２）とを電気的に接続するためのリードフレームである。本実施形態の第２フレーム３２Ｖは、モータ２のＶ相コイル（図示略）と電気的に接続される。第３フレーム３２Ｗは、ＭＯＳＦＥＴ１２Ｗのドレインと、半導体装置１により駆動する電気機器（例えばモータ２）とを電気的に接続するためのリードフレームである。本実施形態の第３フレーム３２Ｗは、モータ２のＷ相コイル（図示略）と電気的に接続される。各フレーム３２Ｕ，３２Ｖ，３２Ｗは、概ね同一形状として形成され、アイランド部３２ａ、端子部３２ｂ、及び接続部３２ｃを有する。アイランド部３２ａ、端子部３２ｂ、及び接続部３２ｃは一体的に形成されている。アイランド部３２ａは、第２方向Ｙが長手方向となる矩形状に形成されている。各フレーム３２Ｕ，３２Ｖ，３２Ｗのアイランド部３２ａの第１方向Ｘにおけるサイズ（幅寸法）は、フレーム３１のアイランド部３１ａの第１方向Ｘにおけるサイズ（幅寸法）の１／３程度である。第１フレーム３２Ｕのアイランド部３２ａには、ＭＯＳＦＥＴ１２Ｕが実装されている。第２フレーム３２Ｖのアイランド部３２ａには、ＭＯＳＦＥＴ１２Ｖが実装されている。第３フレーム３２Ｗのアイランド部３２ａには、ＭＯＳＦＥＴ１２Ｗが実装されている。
【００４０】
各フレーム３２Ｕ，３２Ｖ，３２Ｗの端子部３２ｂは、封止樹脂５０の第４側面５０Ｆから突出している。各端子部３２ｂは、封止樹脂５０から第２方向Ｙに延びた後に第３方向Ｚに延びるＬ字状に形成されている（図３参照）。
【００４１】
第１フレーム３２Ｕの接続部３２ｃは、第１フレーム３２Ｕのアイランド部３２ａにおいて、第２方向Ｙにおける封止樹脂５０の第４側面５０Ｆ側の端部かつ第１方向Ｘにおけるフレーム３１側の端部から端子部３２ｂに向けて延びている。接続部３２ｃにおける封止樹脂５０の第４側面５０Ｆ側の部分には、第１方向Ｘに延びる平面視矩形状のワイヤ接合部３２ｆが設けられている。なお、図２に示すとおり、第２フレーム３２Ｖの接続部３２ｃ及び第３フレーム３２Ｗの接続部３２ｃもそれぞれ、第１フレーム３２Ｕの接続部３２ｃと同様の形状である。また、アイランド部３２ａ、端子部３２ｂ、及び接続部３２ｃが個別に形成され、互いに接合されて各フレーム３２Ｕ，３２Ｖ，３２Ｗが形成されてもよい。
【００４２】
制御フレーム３３は、フレーム３３ＢＵ，３３ＢＶ，３３ＢＷ、各フレーム３３Ｕ，３３Ｖ，３３Ｗ、フレーム３３Ｃ、及びフレーム３３Ｓを有する。
フレーム３３Ｓは、集積回路素子２５Ｈを支持するためのリードフレームである。集積回路素子２５Ｈの一例では、制御回路２０の高電位ブロック回路がチップ化されたものである。本実施形態では、制御回路２０の高電位ブロック回路は、第１制御回路を含む。すなわち高電位ブロック回路は、ドライブ回路２１ＵＵ，２１ＶＵ，２１ＷＵ及び論理回路２２ＵＵ，２２ＶＵ，２２ＷＵ（ともに図１参照）を含む。フレーム３３Ｓは、アイランド部３３ａと、アイランド部３３ａから封止樹脂５０の第１側面５０Ｃ側に向けて第１方向Ｘに沿って延びる第１アーム部３３ｂと、第１アーム部３３ｂの封止樹脂５０の第１側面５０Ｃ側の端部から第２方向Ｙに延びる第２アーム部３３ｃと、第２アーム部３３ｃから延びる端子部３３ｄとを有する。アイランド部３３ａ、第１アーム部３３ｂ、第２アーム部３３ｃ、及び端子部３３ｄは、一体的に形成されている。
【００４３】
アイランド部３３ａは、第１方向Ｘが長手方向となる長方形に形成されている。アイランド部３３ａの第２方向Ｙのサイズは、第１アーム部３３ｂの第２方向Ｙのサイズよりも大きい。アイランド部３３ａの第１方向Ｘのサイズは、フレーム３１のアイランド部３１ａの第１方向Ｘのサイズよりも小さい。アイランド部３３ａは、第２方向Ｙにおいてフレーム３１のアイランド部３１ａと隙間を空けて配置されている。アイランド部３３ａは、第１方向Ｘにおいてフレーム３１のアイランド部３１ａの第１方向Ｘの概ね中央に位置している。より詳細には、アイランド部３３ａは、その中央位置が第１方向Ｘにおいてアイランド部３１ａの第１方向Ｘの中央よりも僅かに第１フレーム３２Ｕとは反対側となるように位置している。アイランド部３３ａには、集積回路素子２５Ｈが実装されている。
【００４４】
第１アーム部３３ｂは、フレーム３３ＢＵよりも封止樹脂５０の第１側面５０Ｃ側まで延びている。第１アーム部３３ｂには、複数の凹部３３ｅが第１方向Ｘに沿って設けられている。本実施形態の複数の凹部３３ｅは、平面視において円形であり、断面視において湾曲した底部を有する。第２アーム部３３ｃは、封止樹脂５０の第１側面５０Ｃ付近に位置している。より詳細には、第２アーム部３３ｃは、４つの第２凹部５２のうち最も第１側面５０Ｃ側の第２凹部５２と第１側面５０Ｃとの間に位置している。第２アーム部３３ｃの第１方向Ｘのサイズ（幅寸法）は、第１アーム部３３ｂの第２方向Ｙのサイズ（幅寸法）よりも小さい。端子部３３ｄは、封止樹脂５０から第２方向Ｙに突出している。端子部３３ｄの第１方向Ｘのサイズ（幅寸法）は、第２アーム部３３ｃの幅寸法と等しい。なお、アイランド部３３ａ、第１アーム部３３ｂ、及び第２アーム部３３ｃが個別に形成され、互いに接合されてフレーム３３Ｓが形成されてもよい。
【００４５】
フレーム３３ＢＵ，３３ＢＶ，３３ＢＷ、フレーム３３Ｕ，３３Ｖ，３３Ｗ、及びフレーム３３Ｃは、フレーム３３Ｓのアイランド部３３ａを取り囲むように配置されている。
フレーム３３ＢＵ，３３ＢＶ，３３ＢＷは、制御電源（図示略）とブートストラップ回路２３（図１参照）とを電気的に接続するためのリードフレームである。フレーム３３Ｕ，３３Ｖ，３３Ｗは、半導体装置１の外部に設けられたゲート駆動回路（図示略）に接続するためのリードフレームである。ゲート駆動装置は、駆動信号を発生させるためのゲート信号電圧をフレーム３３Ｕ，３３Ｖ，３３Ｗに印加する。フレーム３３Ｃは、集積回路素子２５Ｈに電力を供給するためのリードフレームである。
【００４６】
第１ブートフレーム３３ＢＵは、第１方向Ｘにおいてフレーム３３Ｓのアイランド部３３ａと隙間を空けて対向し、かつ第２方向Ｙにおいてフレーム３３Ｓの第１アーム部３３ｂと隙間を空けて対向している。フレーム３３ＢＵは、フレーム３３ＢＶ及びフレーム３３ＢＷよりも封止樹脂５０の第１側面５０Ｃ側に配置されている。
【００４７】
フレーム３３ＢＶ及びフレーム３３ＢＷは、フレーム３３Ｓのアイランド部３３ａよりも封止樹脂５０の第３側面５０Ｅ側に位置している。フレーム３３ＢＶは、第２方向Ｙにおいてフレーム３３Ｓのアイランド部３３ａと間隔を空けて対向し、かつ第２方向Ｙにおいてフレーム３３ＢＵと間隔を空けて隣り合うように配置されている。フレーム３３ＢＷは、第２方向Ｙにおいてフレーム３３Ｓのアイランド部３３ａと間隔を空けて対向し、かつ第２方向Ｙにおいてフレーム３３ＢＶと間隔を空けて隣り合うように配置されている。フレーム３３ＢＶは、第１方向Ｘにおいてフレーム３３ＢＵとフレーム３３ＢＷとの間に位置している。
【００４８】
フレーム３３ＢＵは、アイランド部３３ｆ及び端子部３３ｇを有する。アイランド部３３ｆ及び端子部３３ｇは一体的に形成されている。フレーム３３ＢＶ及びフレーム３３ＢＷもそれぞれ、フレーム３３ＢＵと同様に、アイランド部３３ｆ及び端子部３３ｇを有する。フレーム３３ＢＵのアイランド部３３ｆの面積は、フレーム３３ＢＶのアイランド部３３ｆの面積及びフレーム３３ＢＷのアイランド部３３ｆの面積よりも大きい。フレーム３３ＢＵのアイランド部３３ｆは、フレーム３３ＢＶのアイランド部３３ｆから第２方向Ｙに沿って第１アーム部３３ｂ側に延びた部分を有する。フレーム３３ＢＶのアイランド部３３ｆ及びフレーム３３ＢＷのアイランド部３３ｆにはそれぞれ、第２凹部５２に対応した切欠部が設けられている。
【００４９】
フレーム３３ＢＵのアイランド部３３ｆには、第１ブートストラップ回路２３Ｕのブートダイオード２４Ｕが半田等により実装されている。ブートダイオード２４Ｕは、フレーム３３ＢＵのアイランド部３３ｆにおいてフレーム３３ＢＶのアイランド部３３ｆ寄りに位置している。ブートダイオード２４Ｕは、半導体チップにより形成されている。ブートダイオード２４Ｕには、表面電極となるカソード電極と、裏面電極となるアノード電極とが設けられている。フレーム３３ＢＵは、ブートダイオード２４Ｕのアノード電極と電気的に接続されている。
【００５０】
フレーム３３ＢＶのアイランド部３３ｆには、第２ブートストラップ回路２３Ｖのブートダイオード２４Ｖが半田等により実装されている。ブートダイオード２４Ｖは、フレーム３３ＢＶのアイランド部３３ｆにおいてフレーム３３ＢＵのアイランド部３３ｆ寄りに位置している。ブートダイオード２４Ｖは、半導体チップにより形成されている。ブートダイオード２４Ｖには、表面電極となるカソード電極と、裏面電極となるアノード電極とが設けられている。フレーム３３ＢＶは、ブートダイオード２４Ｖのアノード電極と電気的に接続されている。
【００５１】
フレーム３３ＢＷのアイランド部３３ｆには、第３ブートストラップ回路２３Ｗのブートダイオード２４Ｗが半田等により実装されている。ブートダイオード２４Ｗは、フレーム３３ＢＷのアイランド部３３ｆにおいてフレーム３３ＢＶのアイランド部３３ｆとは第１方向Ｘの反対側の端部に位置している。ブートダイオード２４Ｗは、半導体チップにより形成されている。ブートダイオード２４Ｗには、表面電極となるカソード電極と、裏面電極となるアノード電極とが設けられている。フレーム３３ＢＷは、ブートダイオード２４Ｗのアノード電極と電気的に接続されている。
【００５２】
フレーム３３ＢＵ，３３ＢＶ，３３ＢＷの端子部３３ｇは、封止樹脂５０の第３側面５０Ｅから突出している。フレーム３３ＢＵ，３３ＢＶ，３３ＢＷの端子部３３ｇは、第２方向Ｙに延びた後、第３方向Ｚに延びるＬ字状に形成されている（図３参照）。フレーム３３ＢＵの端子部３３ｇとフレーム３３ＢＶの端子部３３ｇとの第１方向Ｘの間には第１凹部５１が位置し、フレーム３３ＢＶの端子部３３ｇとフレーム３３ＢＷの端子部３３ｇとの第１方向Ｘの間には第１凹部５１が位置している。つまり、第１方向Ｘにおいて４つの第１凹部５１と、フレーム３３ＢＵ，３３ＢＶ，３３ＢＷの端子部３３ｇとは交互に配置されている。
【００５３】
フレーム３３Ｕ，３３Ｖ，３３Ｗ、及びフレーム３３Ｃはそれぞれ、平面視において略Ｌ字状に形成されている。フレーム３３Ｕ及びフレーム３３Ｖは、第２方向Ｙにおいてフレーム３３Ｓのアイランド部３３ａよりも封止樹脂５０の第３側面５０Ｅ側に位置している。フレーム３３Ｖ，３３Ｗ、及びフレーム３３Ｃは、第１方向Ｘにおいてフレーム３３Ｓのアイランド部３３ａよりも封止樹脂５０の第２側面５０Ｄ側に位置している。フレーム３３Ｗ及びフレーム３３Ｃの一部は、第１方向Ｘにおいてフレーム３３Ｓのアイランド部３３ａと隙間を空けて対向している。フレーム３３Ｕは、第２方向Ｙにおいてフレーム３３Ｓのアイランド部３３ａと隙間を空けて対向し、かつ、フレーム３３ＢＷと第１方向Ｘに隙間を空けて対向して配置されている。フレーム３３Ｖは、フレーム３３Ｕに対して第１方向Ｘ及び第２方向Ｙに間隔を空けて対向している。フレーム３３Ｗは、フレーム３３Ｖに対して第１方向Ｘ及び第２方向Ｙに間隔を空けて対向している。フレーム３３Ｃは、フレーム３３Ｗに対して第１方向Ｘ及び第２方向Ｙに間隔を空けて対向している。第１方向Ｘにおけるフレーム３３Ｕとフレーム３３Ｖとの間の隙間の大きさと、フレーム３３Ｖとフレーム３３Ｗとの間の隙間の大きさとは互いに等しい。第１方向Ｘにおいて、フレーム３３Ｗとフレーム３３Ｃとの間の隙間の大きさは、フレーム３３Ｖとフレーム３３Ｗとの間の隙間の大きさよりも大きい。
【００５４】
フレーム３３Ｕ，３３Ｖ，３３Ｗ及びフレーム３３Ｃにおいてそれぞれ、封止樹脂５０の第３側面５０Ｅから突出する端子部は、封止樹脂５０から第２方向Ｙに延びた後に第３方向Ｚに延びるＬ字状に形成されている（図３参照）。
【００５５】
制御フレーム３４は、フレーム３４Ｕ，３４Ｖ，３４Ｗ、フレーム３４ＣＶ、フレーム３４Ｓ、及びフレーム３４Ａ，３４Ｂ，３４Ｃ，３４Ｄを有する。
フレーム３４Ｓは、集積回路素子２５Ｌを支持するとともに、集積回路素子２５Ｌを接地させるためのリードフレームである。集積回路素子２５Ｌの一例では、制御回路２０の低電位ブロック回路がチップ化されたものである。本実施形態では、制御回路２０の低電位ブロック回路は、第２制御回路を含む。すなわち低電位ブロック回路は、ドライブ回路２１ＵＬ，２１ＶＬ，２１ＷＬ及び論理回路２２ＵＬ，２２ＶＬ，２２ＷＬ（ともに図１参照）を含む。フレーム３４Ｓは、平面視において略Ｔ字状に形成されている。詳述すると、フレーム３４Ｓは、アイランド部３４ａ、端子部３４ｂ、接続部３４ｃ、及び延長部３４ｄを有する。アイランド部３４ａ、端子部３４ｂ、接続部３４ｃ、及び延長部３４ｄは、一体的に形成されている。
【００５６】
アイランド部３４ａは、第１方向Ｘが長手方向となる矩形状に形成されている。第１方向Ｘにおいて、アイランド部３４ａの中央位置と、第２フレーム３２Ｖのアイランド部３２ａの中央位置とは互いに等しい。アイランド部３４ａの第１方向Ｘのサイズは、アイランド部３２ａの第１方向Ｘのサイズよりも大きい。アイランド部３４ａにおける封止樹脂５０の第２側面５０Ｄ側の端部は、第３フレーム３２Ｗのアイランド部３２ａにおける封止樹脂５０の第１側面５０Ｃ側の端部と第２方向Ｙにおいて対向している。アイランド部３４ａにおける封止樹脂５０の第１側面５０Ｃ側の端部は、第１フレーム３２Ｕのアイランド部３２ａにおける封止樹脂５０の第２側面５０Ｄ側の端部と第２方向Ｙにおいて対向している。またアイランド部３４ａの第１方向Ｘのサイズは、フレーム３３Ｓのアイランド部３３ａの第１方向Ｘのサイズよりも大きい。アイランド部３４ａの第２方向Ｙのサイズは、アイランド部３３ａの第２方向Ｙのサイズよりも小さい。
【００５７】
アイランド部３４ａには、集積回路素子２５Ｌが実装されている。集積回路素子２５Ｌは、アイランド部３４ａにおいて第３フレーム３２Ｗのアイランド部３２ａ寄りに配置されている。より詳細には、集積回路素子２５Ｌは、その第２方向Ｙの端縁が、アイランド部３４ａにおける第３フレーム３２Ｗのアイランド部３４ａ側の端縁と第２方向Ｙにおいて同じ位置となるようにアイランド部３４ａに配置されている。第１方向Ｘにおいて、集積回路素子２５Ｌの中央位置と第３フレーム３２Ｗのアイランド部３４ａの中央位置とは互いに等しい。集積回路素子２５Ｌの第１方向Ｘのサイズは、集積回路素子２５Ｈの第１方向Ｘのサイズと概ね等しい。集積回路素子２５Ｌの第２方向Ｙのサイズは、集積回路素子２５Ｈの第２方向Ｙのサイズよりも小さい。アイランド部３４ａにおいて集積回路素子２５Ｌの第１方向Ｘの両側には、複数の凹部３４ｅが設けられている。本実施形態の複数の凹部３４ｅは、平面視において円形であり、断面視において湾曲した底部を有する。
【００５８】
接続部３４ｃは、アイランド部３４ａと端子部３４ｂとを接続している。接続部３４ｃは、アイランド部３４ａにおける封止樹脂５０の第１側面５０Ｃ側の端部かつ第３側面５０Ｅ側の端部から第２方向Ｙに沿って延びている。接続部３４ｃは、フレーム３３Ｃと第１方向Ｘに隙間を空けて対向するように設けられている。接続部３４ｃとフレーム３３Ｃとの第１方向Ｘの隙間の大きさは、フレーム３３Ｃとフレーム３３Ｗとの第１方向Ｘの隙間の大きさと概ね等しい。延長部３４ｄは、アイランド部３４ａにおける封止樹脂５０の第１側面５０Ｃ側の端部かつ第４側面５０Ｆ側の端部から第１方向Ｘに沿って延びている。延長部３４ｄの先端は、第１方向Ｘにおいてフレーム３３Ｓのアイランド部３３ａと隙間を空けて対向している。延長部３４ｄは、第２方向Ｙにおいて、第１フレーム３２Ｕのアイランド部３２ａと、フレーム３１のアイランド部３１ａにおける封止樹脂５０の第２側面５０Ｄ寄りの部分とのそれぞれに隙間を空けて対向している。延長部３４ｄは、第２方向Ｙにおいて制御フレーム３３のフレーム３３Ｃと隙間を空けて対向している。端子部３４ｂは、封止樹脂５０の第３側面５０Ｅから突出している。端子部３４ｂは、第２方向Ｙに延びた後、第３方向Ｚに延びるＬ字状に形成されている（図３参照）。
【００５９】
フレーム３４Ｕ，３４Ｖ，３４Ｗ、フレーム３４ＣＶ、及びフレーム３４Ａ，３４Ｂ，３４Ｃ，３４Ｄは、フレーム３４Ｓのアイランド部３４ａを取り囲むように配置されている。フレーム３４Ｕ，３４Ｖ，３４Ｗ、フレーム３４ＣＶ、及びフレーム３４Ａは、第２方向Ｙにおいてフレーム３４Ｓのアイランド部３４ａよりも封止樹脂５０の第３側面５０Ｅ側に配置されている。フレーム３４Ｂ，３４Ｃ，３４Ｄは、第１方向Ｘにおいてフレーム３４Ｓのアイランド部３４ａよりも封止樹脂５０の第２側面５０Ｄ側に配置されている。
【００６０】
フレーム３４Ｕ，３４Ｖ，３４Ｗは、半導体装置１の外部に設けられたゲート駆動回路（図示略）に接続するためのリードフレームである。ゲート駆動装置は、駆動信号を発生させるためのゲート信号電圧をフレーム３４Ｕ，３４Ｖ，３４Ｗに印加する。フレーム３４ＣＶは、集積回路素子２５Ｌに電力を供給するためのリードフレームである。フレーム３４Ａは、半導体装置１に異常が発生した場合に異常信号を出力するためのリードフレームである。フレーム３４Ｂは、各フレーム３２Ｕ，３２Ｖ，３２Ｗに印加された電圧のうちの少なくとも１つが高電圧の印加端（又はこれに準ずる高電位端）にショートした状態を検出するためのリードフレームである。フレーム３４Ｃは、集積回路素子２５Ｌを接地させるためのリードフレームである。フレーム３４Ｄは、ノンコネクションとなるリードフレームである。
【００６１】
フレーム３４Ｕにおける封止樹脂５０内の部分（接続部）は、第２方向Ｙに沿って延びており、その先端部に向かうにつれて第１方向Ｘのサイズ（幅寸法）が小さくなる。フレーム３４Ｖ，３４Ｗ、フレーム３４ＣＶ、及びフレーム３４Ａ，３４Ｂにおける封止樹脂５０内の部分はそれぞれ、封止樹脂５０の第３側面５０Ｅに向かうにつれて第２側面５０Ｄに向けて傾斜している。フレーム３４Ｖ，３４Ｗ、フレーム３４ＣＶ、及びフレーム３４Ａ，３４Ｃにおける封止樹脂５０内の部分はそれぞれ、その先端部に向かうにつれて第１方向Ｘのサイズ（幅寸法）が小さくなる。フレーム３４Ｄは、第１方向Ｘに延びる第１部分と第２方向Ｙに延びる第２部分とからなるＬ字状に形成されている。フレーム３４Ｄの第１部分は、その先端部に向かうにつれて第２方向Ｙのサイズ（幅寸法）が小さくなる。フレーム３４Ｃ，３４Ｄの第１部分は、フレーム３４Ｕ，３４Ｖ，３４Ｗ、フレーム３４ＣＶ、及びフレーム３４Ａ，３４Ｂに比べ、幅広に形成されている。フレーム３４Ｃ，３４Ｄにはそれぞれ、複数の凹部３４ｆが設けられている。本実施形態の複数の凹部３４ｆは、複数の凹部３４ｅと同形状である。すなわち複数の凹部３４ｆは、平面視において円形であり、断面視において湾曲した底部を有する。
【００６２】
フレーム３４Ｕ，３４Ｖ，３４Ｗ、フレーム３４ＣＶ、及びフレーム３４Ａ，３４Ｂ，３４Ｃ，３４Ｄはそれぞれ、封止樹脂５０の第３側面５０Ｅから突出して、第２方向Ｙに延びた後、第３方向Ｚに延びるＬ字状に形成された端子部を有する。フレーム３４Ｕ，３４Ｖ，３４Ｗ、フレーム３４ＣＶ、及びフレーム３４Ａ，３４Ｂ，３４Ｃ，３４Ｄの端子部は、第１方向Ｘにおいて互いに隙間を空けて並べて配置されている。
【００６３】
グランドとなるフレーム３５Ｕ，３５Ｖ，３５Ｗは、ＭＯＳＦＥＴ１２Ｕ〜１２Ｗのソースを接地させるためのリードフレームである。フレーム３５Ｕ，３５Ｖはそれぞれ、アイランド部３５ａ及び端子部３５ｂを有する。フレーム３５Ｗは、アイランド部３５ａ、端子部３５ｂ、及び接続部３５ｃを有する。フレーム３５Ｕ，３５Ｖにおいて、アイランド部３５ａ及び端子部３５ｂは一体的に形成されている。フレーム３５Ｗにおいてアイランド部３５ａ、端子部３５ｂ、及び接続部３５ｃは一体的に形成されている。
【００６４】
フレーム３５Ｕ，３５Ｖのアイランド部３５ａは、封止樹脂５０の第４側面５０Ｆ近傍、すなわち第２方向Ｙにおいて各フレーム３２Ｕ，３２Ｖ，３２Ｗのワイヤ接合部３２ｆと同じ位置に配置されている。フレーム３５Ｗのアイランド部３５ａは、第１方向Ｘにおいて第３フレーム３２Ｗのアイランド部３２ａと同じ位置に配置されている。すなわち、フレーム３５Ｗのアイランド部３５ａは、第２方向Ｙにおいてフレーム３５Ｕ，３５Ｖのアイランド部３５ａよりも封止樹脂５０の第３側面５０Ｅ側に配置されている。封止樹脂５０の第４側面５０Ｆ側から見て、フレーム３５Ｗのアイランド部３５ａの一部は、フレーム３５Ｖのアイランド部３５ａと重なるように配置されている。フレーム３５Ｕ，３５Ｖのアイランド部３５ａは、第３フレーム３２Ｗのアイランド部３２ａよりも封止樹脂５０の第４側面５０Ｆ側に配置されている。フレーム３５Ｕのアイランド部３５ａは、平面視において第１方向Ｘが長手方向となる矩形状に形成されている。フレーム３５Ｖのアイランド部３５ａは、平面視において略正方形に形成されている。フレーム３５Ｕのアイランド部３５ａの第２方向Ｙのサイズとフレーム３５Ｖのアイランド部３５ａの第２方向Ｙのサイズとは互いに等しい。フレーム３５Ｕのアイランド部３５ａの第１方向Ｘのサイズは、フレーム３５Ｖのアイランド部３５ａの第１方向Ｘのサイズよりも大きい。フレーム３５Ｗのアイランド部３５ａは、第２方向Ｙが長手方向となる矩形状に形成されている。フレーム３５Ｗのアイランド部３５ａの第２方向Ｙのサイズは、フレーム３５Ｕのアイランド部３５ａの第２方向Ｙのサイズよりも大きい。フレーム３５Ｗのアイランド部３５ａの面積は、フレーム３５Ｕのアイランド部３５ａの面積よりも大きい。接続部３５ｃは、第１方向Ｘにおいてアイランド部３５ａの封止樹脂５０の第２側面５０Ｄ側の端部かつ第４側面５０Ｆ側の端部から第２方向Ｙに沿って延びている。
【００６５】
フレーム３５Ｕ，３５Ｖ，３５Ｗの端子部３５ｂは、封止樹脂５０の第４側面５０Ｆから突出している。フレーム３５Ｕの端子部３５ｂは、フレーム３５Ｕのアイランド部３５ａにおける封止樹脂５０の第２側面５０Ｄ側の端部に接続されている。フレーム３５Ｖの端子部３５ｂは、フレーム３５Ｖのアイランド部３５ａにおける第１方向Ｘの中央に接続されている。フレーム３５Ｗの端子部３５ｂは、接続部３５ｃに接続されている。各端子部３５ｂは、第２方向Ｙに延びた後、第３方向Ｚに延びるＬ字状に形成されている。
【００６６】
図５に示すように、フレーム３１のアイランド部３１ａは、放熱部材４０に接合されている。フレーム３１の接続部３１ｃは、第３方向Ｚにおいて放熱部材４０から離間して配置されている。フレーム３３Ｓ及びフレーム３３ＢＷは、フレーム３１のアイランド部３１ａよりも封止樹脂５０の表面５０Ａ側に位置している。フレーム３３Ｓ及びフレーム３３ＢＷは、第３方向Ｚにおいて放熱部材４０から離間して配置されている。図５では図示していないが、フレーム３３Ｓ及びフレーム３３ＢＷ以外の制御フレーム３３もフレーム３１よりも封止樹脂５０の表面５０Ａ側に位置するように、すなわち第３方向Ｚにおいて放熱部材４０から離間するように配置されている。
【００６７】
図６に示すように、第２フレーム３２Ｖのアイランド部３２ａは、放熱部材４０に接合されている。なお、図６は、第２フレーム３２Ｖ及び複数の制御フレーム３３の断面構造を示している。第２フレーム３２Ｖの接続部３２ｃは、第３方向Ｚにおいて放熱部材４０から離間して配置されている。フレーム３４Ｓ及びフレーム３４Ｕは、第２フレーム３２Ｖよりも封止樹脂５０の表面５０Ａ側に位置している。フレーム３４Ｓ及びフレーム３４Ｕは、各フレーム３２Ｕ，３２Ｖ，３２Ｗよりも封止樹脂５０の表面５０Ａ側に位置している。図６では図示していないが、第１フレーム３２Ｕ及び第３フレーム３２Ｗのアイランド部３２ａはそれぞれ、放熱部材４０に接合されている。また第１フレーム３２Ｕ及び第３フレーム３２Ｗの接続部３２ｃはそれぞれ、第３方向Ｚにおいて放熱部材４０から離間して配置されている。フレーム３４Ｓ及びフレーム３４Ｕ以外の制御フレーム３４は、各フレーム３２Ｕ，３２Ｖ，３２Ｗよりも封止樹脂５０の表面５０Ａ側に位置するように、すなわち第３方向Ｚにおいて放熱部材４０から離間するように配置されている。
【００６８】
次に、図７及び図８を参照して、フレーム３１の詳細な構成及びＭＯＳＦＥＴ１１Ｕの配置について説明する。
フレーム３１には、ＭＯＳＦＥＴ１１Ｕ〜１１Ｗ等の集積回路素子が実装可能な領域である素子実装領域Ｒｓｅが形成されている。素子実装領域Ｒｓｅは、第１方向Ｘが長手方向となる矩形状の領域であり、素子実装領域Ｒｓｅとアイランド部３１ａの他の部分とは溝部３１ｄによって区切られている。素子実装領域Ｒｓｅは、第２方向Ｙにおいてアイランド部３１ａの制御フレーム３３側寄りとなるように形成されている。また素子実装領域Ｒｓｅは、溝部３１ｅによって６個の領域Ｒａ１〜Ｒａ６に区画されている。６個の領域Ｒａ１〜Ｒａ６は、素子実装領域Ｒｓｅを第１方向Ｘに３個及び第２方向Ｙに２個分割することにより形成されている。３個の領域Ｒａ１〜Ｒａ３は、第２方向Ｙにおいて素子実装領域Ｒｓｅのうちの複数の制御フレーム３３側に形成される領域である。３個の領域Ｒａ４〜Ｒａ６は、第２方向Ｙにおいて素子実装領域Ｒｓｅのうちの接続部３１ｃ側に形成される領域である。図７に示すとおり、領域Ｒａ１と領域Ｒａ４とは第２方向Ｙに沿って並べられ、領域Ｒａ２と領域Ｒａ５とは第２方向Ｙに沿って並べられ、領域Ｒａ３と領域Ｒａ６とは第２方向Ｙに沿って並べられている。領域Ｒａ２は、第１方向Ｘにおいて領域Ｒａ１と領域Ｒａ３との間に位置している。領域Ｒａ１は領域Ｒａ２よりも封止樹脂５０の第１側面５０Ｃ側に位置し、領域Ｒａ３は領域Ｒａ２よりも封止樹脂５０の第２側面５０Ｄ側に位置している。領域Ｒａ１〜Ｒａ３はそれぞれ、第２方向Ｙが長手方向となる矩形状の領域である。領域Ｒａ１〜Ｒａ３の第１方向Ｘのサイズは互いに等しく、領域Ｒａ１〜Ｒａ３の第２方向Ｙのサイズは互いに等しい。領域Ｒａ４〜Ｒａ６はそれぞれ、第２方向Ｙが長手方向となる矩形状の領域である。領域Ｒａ４〜Ｒａ６の第１方向Ｘのサイズは互いに等しく、領域Ｒａ４〜Ｒａ６の第２方向Ｙのサイズは互いに等しい。領域Ｒａ１〜Ｒａ３の第１方向Ｘのサイズは、領域Ｒａ４〜Ｒａ６の第１方向Ｘのサイズと等しい。領域Ｒａ１〜Ｒａ３の第２方向Ｙのサイズは、領域Ｒａ４〜Ｒａ６の第２方向Ｙのサイズよりも大きい。
【００６９】
領域Ｒａ１には、ＭＯＳＦＥＴ１１Ｕが実装されている。このＭＯＳＦＥＴ１１Ｕは、第２方向Ｙにおいて領域Ｒａ１の制御フレーム３３側寄りに位置している。領域Ｒａ２には、ＭＯＳＦＥＴ１１Ｖが実装されている。このＭＯＳＦＥＴ１１Ｖは、第２方向Ｙにおいて領域Ｒａ２の制御フレーム３３側寄りに位置している。領域Ｒａ３には、ＭＯＳＦＥＴ１１Ｗが実装されている。このＭＯＳＦＥＴ１１Ｗは、第２方向Ｙにおいて領域Ｒａ３の制御フレーム３３側寄りに位置している。ＭＯＳＦＥＴ１１Ｕの第２方向Ｙの位置、ＭＯＳＦＥＴ１１Ｖの第２方向Ｙの位置、及びＭＯＳＦＥＴ１１Ｗの第２方向Ｙの位置は互いに等しい。領域Ｒａ４〜Ｒａ６には、ＭＯＳＦＥＴ１１Ｕ〜１１Ｗとは異なる半導体素子が実装可能である。本実施形態では、領域Ｒａ４〜Ｒａ６には、半導体素子が実装されていない。
【００７０】
図７に示すように、ＭＯＳＦＥＴ１１Ｕ，１１Ｖは、第２方向Ｙから見て、集積回路素子２５Ｈと重なるように配置されている。一方、ＭＯＳＦＥＴ１１Ｗは、集積回路素子２５Ｈよりも第２側面５０Ｄ側に配置されている。またＭＯＳＦＥＴ１１Ｕは、ＭＯＳＦＥＴ１１Ｕのうちの第１側面５０Ｃ側の端部が集積回路素子２５Ｈのうちの第１側面５０Ｃ側の端縁よりも第１側面５０Ｃ側となるように配置されている。
【００７１】
アイランド部３１ａにおいて素子実装領域Ｒｓｅ以外の部分には、第３方向Ｚに凹む複数の凹部３１ｆが設けられている。複数の凹部３１ｆは、第１方向Ｘ及び第２方向Ｙにおいてマトリクス状に配置されている。本実施形態の複数の凹部３１ｆは、平面視において円形であり、断面視において湾曲した底部を有する。
【００７２】
ＭＯＳＦＥＴ１１Ｕ〜１１Ｗ及びＭＯＳＦＥＴ１２Ｕ〜１２Ｗは、同じＭＯＳＦＥＴが用いられている。
ＭＯＳＦＥＴ１１Ｕは、平面視において矩形状の半導体チップにより形成されている。ＭＯＳＦＥＴ１１Ｕは、第２方向Ｙが長手方向となるように配置されている。ＭＯＳＦＥＴ１１Ｕの第１方向Ｘのサイズは、領域Ｒａ１の第１方向Ｘのサイズよりも小さい。ＭＯＳＦＥＴ１１Ｕの表面にはソース電極パッド１１ｓ及びゲート電極パッド１１ｇが設けられ、ＭＯＳＦＥＴ１１Ｕの裏面にはドレイン電極パッド１１ｄ（図８参照）が設けられている。これにより、フレーム３１は、ＭＯＳＦＥＴ１１Ｕのドレインと電気的に接続されている。ＭＯＳＦＥＴ１１Ｕとアイランド部３１ａとの接合に用いられる半田ＳＤ（図８参照）は、溶融状態を経て硬化することにより、ＭＯＳＦＥＴ１１Ｕとアイランド部３１ａとを接合する。図７から分かるとおり、半田ＳＤは、ＭＯＳＦＥＴ１１Ｕの周囲に僅かにはみ出ている。ＭＯＳＦＥＴ１１Ｕのソース電極パッド１１ｓ、ドレイン電極パッド１１ｄ、及びゲート電極パッド１１ｇは、例えばアルミニウム（Ａｌ）、またはアルミニウム合金からなる。アルミニウム合金としては、例えばＡｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ等が挙げられる。なお、ＭＯＳＦＥＴ１１Ｖ，１１Ｗの形状、サイズ、及び構造と、アイランド部３１ａへの接続構造とは、ＭＯＳＦＥＴ１１Ｕと同じである。
【００７３】
ＭＯＳＦＥＴ１１Ｕのソース電極パッド１１ｓは、ＭＯＳＦＥＴ１１Ｕの表面の殆どを占めている。ＭＯＳＦＥＴ１１Ｕのゲート電極パッド１１ｇは、ＭＯＳＦＥＴ１１Ｕの表面の四隅のうちの第１方向Ｘにおける封止樹脂５０の第１側面５０Ｃ側かつ第２方向Ｙの制御フレーム３３側の隅に設けられている。ＭＯＳＦＥＴ１１Ｕのソース電極パッド１１ｓには、ゲート電極パッド１１ｇを避けるように切欠部が形成されている。ＭＯＳＦＥＴ１１Ｕのゲート電極パッド１１ｇは、第２方向Ｙが長手方向となる矩形状に形成されている。
【００７４】
図８に示すように、フレーム３１のアイランド部３１ａと放熱部材４０とは、接着剤ＡＨによって接合されている。接着剤ＡＨは、アイランド部３１ａにおける放熱部材４０と対向する面の全体に亘り塗布されている。すなわちアイランド部３１ａにおける放熱部材４０と対向する面の全体と放熱部材４０とは、接着剤ＡＨを介して接触している。接着剤ＡＨは、セラミックスからなる放熱部材４０と銅（Ｃｕ）からなるアイランド部３１ａとを適切に接合するとともに、比較的良好な熱伝導性を有するものが好ましく、例えば熱伝導性に優れた樹脂製の接着剤が用いられる。
【００７５】
次に、図９及び図１０を参照して、各フレーム３２Ｕ，３２Ｖ，３２Ｗの詳細な構成及びＭＯＳＦＥＴ１２Ｕ〜１２Ｗの配置について説明する。
第１フレーム３２Ｕのアイランド部３２ａ、第２フレーム３２Ｖのアイランド部３２ａ、及び第３フレーム３２Ｗのアイランド部３２ａは、第２方向Ｙにおける接続部３２ｃ側の端部の形状が互いに異なる。第１フレーム３２Ｕのアイランド部３２ａには、第２フレーム３２Ｖの接続部３２ｃとの干渉を防ぐための切欠部３２ｄが形成されている。第２フレーム３２Ｖのアイランド部３２ａには、第３フレーム３２Ｗの接続部３２ｃとの干渉を防ぐための切欠部３２ｅが形成されている。一方、第３フレーム３２Ｗのアイランド部３２ａには切欠部が形成されていない。
【００７６】
各フレーム３２Ｕ，３２Ｖ，３２Ｗにはそれぞれ、フレーム３１と同様に、素子実装領域Ｒｓｅが形成されている。各フレーム３２Ｕ，３２Ｖ，３２Ｗの素子実装領域Ｒｓｅはそれぞれ、同じ形状の領域である。素子実装領域Ｒｓｅは、第２方向Ｙが長手方向となる矩形状の領域である。各フレーム３２Ｕ，３２Ｖ，３２Ｗの素子実装領域Ｒｓｅの第２方向Ｙのサイズは、フレーム３１の素子実装領域Ｒｓｅの第２方向Ｙのサイズと等しい。各フレーム３２Ｕ，３２Ｖ，３２Ｗの素子実装領域Ｒｓｅの第１方向Ｘのサイズは、フレーム３１の素子実装領域Ｒｓｅの第１方向Ｘのサイズの１／３程度である。つまり、各フレーム３２Ｕ，３２Ｖ，３２Ｗの素子実装領域Ｒｓｅの第１方向Ｘのサイズは、フレーム３１の素子実装領域Ｒｓｅの第１方向Ｘのサイズと等しい。
【００７７】
各フレーム３２Ｕ，３２Ｖ，３２Ｗの素子実装領域Ｒｓｅとアイランド部３２ａの他の部分とは溝部３２ｇによって区切られている。また素子実装領域Ｒｓｅは、溝部３２ｈによって６個の領域Ｒａ７及びＲａ８に区画されている。領域Ｒａ７及び領域Ｒａ８は、第２方向Ｙに並べて配置されている。領域Ｒａ７は、第２方向Ｙにおいて素子実装領域Ｒｓｅの複数の制御フレーム３４側に形成される領域である。領域Ｒａ７は、第２方向Ｙが長手方向となる矩形状の領域である。領域Ｒａ７のサイズは、フレーム３１の素子実装領域Ｒｓｅの領域Ｒａ１〜Ｒａ３のそれぞれのサイズと等しい。領域Ｒａ８のサイズは、フレーム３１の素子実装領域Ｒｓｅの領域Ｒａ４〜Ｒａ６のそれぞれのサイズと等しい。つまり、領域Ｒａ７の面積は領域Ｒａ８の面積よりも大きく、領域Ｒａ７の第２方向Ｙのサイズは領域Ｒａ８の第２方向Ｙのサイズよりも大きい。
【００７８】
第１フレーム３２Ｕの領域Ｒａ７には、ＭＯＳＦＥＴ１２Ｕが実装されている。このＭＯＳＦＥＴ１２Ｕは、第２方向Ｙにおいて第１フレーム３２Ｕの領域Ｒａ７の制御フレーム３４寄りに位置している。第２フレーム３２Ｖの領域Ｒａ７には、ＭＯＳＦＥＴ１２Ｖが実装されている。このＭＯＳＦＥＴ１２Ｖは、第２方向Ｙにおいて第２フレーム３２Ｖの領域Ｒａ７の制御フレーム３４寄りに位置している。第３フレーム３２Ｗの領域Ｒａ７には、ＭＯＳＦＥＴ１２Ｗが実装されている。このＭＯＳＦＥＴ１２Ｗは、第２方向Ｙにおいて第３フレーム３２Ｗの領域Ｒａ７の制御フレーム３４寄りに位置している。ＭＯＳＦＥＴ１２Ｕの第２方向Ｙの位置、ＭＯＳＦＥＴ１２Ｖの第２方向Ｙの位置、及びＭＯＳＦＥＴ１２Ｗの第２方向Ｙの位置は互いに等しい。
【００７９】
各フレーム３２Ｕ，３２Ｖ，３２Ｗの領域Ｒａ８は、ＭＯＳＦＥＴ１２Ｕ〜１２Ｗとは異なる半導体素子が実装可能である。本実施形態では、各フレーム３２Ｕ，３２Ｖ，３２Ｗの領域Ｒａ８には、半導体素子が実装されていない。
【００８０】
アイランド部３２ａにおいて素子実装領域Ｒｓｅ以外の部分、すなわちアイランド部３２ａにおいて素子実装領域Ｒｓｅを取り囲む部分には、複数の凹部３２ｉが設けられている。本実施形態の複数の凹部３２ｉは、凹部３１ｆと同形状であり、平面視において円形であり、断面視において湾曲した底部を有する。
【００８１】
ＭＯＳＦＥＴ１２Ｕは、平面視において矩形状の半導体チップにより形成されている。ＭＯＳＦＥＴ１２Ｕは、第２方向Ｙが長手方向となるように配置されている。ＭＯＳＦＥＴ１２Ｕは、上述のように、ＭＯＳＦＥＴ１１Ｕと同じ半導体チップが用いられているため、ＭＯＳＦＥＴ１２Ｕの第１方向Ｘ及び第２方向Ｙのサイズは、ＭＯＳＦＥＴ１１Ｕ〜１１Ｗの第１方向Ｘ及び第２方向Ｙのサイズと等しい。つまり、ＭＯＳＦＥＴ１２Ｕの第１方向Ｘのサイズは、各領域Ｒａ７の第１方向Ｘのサイズよりも小さい。ＭＯＳＦＥＴ１２Ｕの表面にはソース電極パッド１２ｓ及びゲート電極パッド１２ｇが設けられ、ＭＯＳＦＥＴ１２Ｕの裏面にはドレイン電極パッド１２ｄ（図１０参照）が設けられている。これにより、第１フレーム３２Ｕは、第１フレーム３２Ｕに実装されたＭＯＳＦＥＴ１２Ｕのドレインと電気的に接続されている。第１フレーム３２Ｕのアイランド部３２ａとＭＯＳＦＥＴ１２Ｕとの接合に用いられる半田ＳＤ（図１０参照）は、溶融状態を経て硬化することにより、ＭＯＳＦＥＴ１２Ｕとアイランド部３２ａとを接合する。
【００８２】
第２フレーム３２Ｖは、第２フレーム３２Ｖに実装されたＭＯＳＦＥＴ１２Ｖのドレインと電気的に接続されている。第３フレーム３２Ｗは、第３フレーム３２Ｗに実装されたＭＯＳＦＥＴ１２Ｗのドレインと電気的に接続されている。ＭＯＳＦＥＴ１２Ｖ，１２Ｗと各フレーム３２Ｖ，３２Ｗのアイランド部３２ａとの接合構造は、ＭＯＳＦＥＴ１２Ｕと第１フレーム３２Ｕのアイランド部３２ａとの接合構造と同じである。
【００８３】
なお、ＭＯＳＦＥＴ１２Ｕ〜１２Ｗのソース電極パッド１２ｓの形状は、ＭＯＳＦＥＴ１１Ｕのソース電極パッド１１ｓの形状と等しく、ＭＯＳＦＥＴ１２Ｕ〜１２Ｗのゲート電極パッド１２ｇの形状は、ＭＯＳＦＥＴ１１Ｕのゲート電極パッド１１ｇの形状と等しい。ＭＯＳＦＥＴ１２Ｕ〜１２Ｗのソース電極パッド１２ｓ及びゲート電極パッド１２ｇは、例えば金（Ａｕ）からなる。ＭＯＳＦＥＴ１２Ｕ〜１２Ｗのドレイン電極パッド１２ｄは、例えば金（Ａｕ）又は銀（Ａｇ）からなる。
【００８４】
図１０に示すように、各フレーム３２Ｕ，３２Ｖ，３２Ｗのアイランド部３２ａと放熱部材４０とは、接着剤ＡＨによって接合されている。接着剤ＡＨは、各フレーム３２Ｕ，３２Ｖ，３２Ｗのアイランド部３２ａにおける放熱部材４０と対向する面の全体に亘り塗布されている。すなわち各フレーム３２Ｕ，３２Ｖ，３２Ｗのアイランド部３２ａにおける放熱部材４０と対向する面の全体と放熱部材４０とは、接着剤ＡＨを介して接触している。接着剤ＡＨは、セラミックスからなる放熱部材４０と銅（Ｃｕ）からなる各フレーム３２Ｕ，３２Ｖ，３２Ｗのアイランド部３２ａとを適切に接合するとともに、比較的良好な熱伝導性を有するものが好ましく、例えば熱伝導性に優れた樹脂製の接着剤が用いられる。
【００８５】
図２に示すように、リード３０と、ＭＯＳＦＥＴ１１Ｕ〜１１Ｗ及びＭＯＳＦＥＴ１２Ｕ〜１２Ｗと、集積回路素子２５Ｈ，２５Ｌとは、ワイヤボンディングによって互いに電気的に接続されている。詳述すると、半導体装置１は、リード３０とＭＯＳＦＥＴ１１Ｕ〜１１Ｗとをそれぞれ接続する高電位側の電力用ワイヤを有する。この高電位側の電力用ワイヤは、第１電力用ワイヤの一例である第１ワイヤ６０Ｕ、第２電力用ワイヤの一例である第２ワイヤ６０Ｖ、及び第３電力用ワイヤの一例である第３ワイヤ６０Ｗを含む。また半導体装置１は、リード３０とＭＯＳＦＥＴ１２Ｕ〜１２Ｗとをそれぞれ接続する低電位側の電力用ワイヤを有する。この低電位側の電力用ワイヤは、第４電力用ワイヤの一例である第１ワイヤ６１Ｕ、第５電力用ワイヤの一例である第２ワイヤ６１Ｖ、及び第６電力用ワイヤの一例である第３ワイヤ６１Ｗを含む。また半導体装置１は、集積回路素子２５ＨとＭＯＳＦＥＴ１１Ｕ〜１１Ｗとを接続する複数のワイヤ６２と、集積回路素子２５Ｈ，２５Ｌと複数の制御フレーム３３，３４とを接続する複数のワイヤ６２とを有する。本実施形態では、各ワイヤ６０Ｕ，６０Ｖ，６０Ｗは、ウェッジボンディングによって、リード３０とＭＯＳＦＥＴ１１Ｕ〜１１Ｗとに接続されている。また各ワイヤ６１Ｕ，６１Ｖ，６１Ｗは、ウェッジボンディングによって、リード３０とＭＯＳＦＥＴ１２Ｕ〜１２Ｗとに接続されている。また本実施形態では、複数のワイヤ６２は、ボールボンディングによって、集積回路素子２５Ｈ，２５Ｌと複数の制御フレーム３３，３４とを接続している。また半導体装置１は、ＭＯＳＦＥＴ１２Ｕ〜１２Ｗと集積回路素子２５Ｌとを接続する制御用ワイヤの一例である第１ワイヤ６２Ｕ、第２ワイヤ６２Ｖ、及び第３ワイヤ６２Ｗと、制限用ワイヤの一例である第１ワイヤ６３Ｕ、第２ワイヤ６３Ｖ、及び第３ワイヤ６３Ｗとを有する。図９に示すとおり、各ワイヤ６３Ｕ，６３Ｖ，６３Ｗは、各ワイヤ６２Ｕ，６２Ｖ，６２Ｗとは別に設けられている。本実施形態では、各ワイヤ６２Ｕ，６２Ｖ，６２Ｗ及び各ワイヤ６３Ｕ，６３Ｖ，６３Ｗは、ボールボンディングによって集積回路素子２５ＬとＭＯＳＦＥＴ１２Ｕ〜１２Ｗとを接続している。
【００８６】
各ワイヤ６０Ｕ，６０Ｖ，６０Ｗ，６１Ｕ，６１Ｖ，６１Ｗはそれぞれ例えばアルミニウム（Ａｌ）からなり、各ワイヤ６２，６２Ｕ，６２Ｖ，６２Ｗ及び各ワイヤ６３Ｕ，６３Ｖ，６３Ｗはそれぞれ例えば金（Ａｕ）からなる。各ワイヤ６０Ｕ，６０Ｖ，６０Ｗ，６１Ｕ，６１Ｖ，６１Ｗのワイヤ径は、互いに等しい。各ワイヤ６２，６２Ｕ，６２Ｖ，６２Ｗのワイヤ径は、互いに等しい。各ワイヤ６３Ｕ，６３Ｖ，６３Ｗのワイヤ径は互いに等しい。各ワイヤ６２，６２Ｕ，６２Ｖ，６２Ｗのワイヤ径及び各ワイヤ６３Ｕ，６３Ｖ，６３Ｗのワイヤ径は互いに等しい。各ワイヤ６０Ｕ，６０Ｖ，６０Ｗ，６１Ｕ，６１Ｖ，６１Ｗのワイヤ径は、各ワイヤ６２，６２Ｕ，６２Ｖ，６２Ｗのワイヤ径及び各ワイヤ６３Ｕ，６３Ｖ，６３Ｗのワイヤ径よりも大きい。各ワイヤ６０Ｕ，６０Ｖ，６０Ｗ，６１Ｕ，６１Ｖ，６１Ｗのワイヤ径は、各ワイヤ６２，６２Ｕ，６２Ｖ，６２Ｗのワイヤ径及び各ワイヤ６３Ｕ，６３Ｖ，６３Ｗのワイヤ径の１０倍程度である。各ワイヤ６０Ｕ，６０Ｖ，６０Ｗ，６１Ｕ，６１Ｖ，６１Ｗのワイヤ径の一例は、４００μｍである。各ワイヤ６２，６２Ｕ，６２Ｖ，６２Ｗのワイヤ径及び各ワイヤ６３Ｕ，６３Ｖ，６３Ｗのワイヤ径の一例は、３８μｍである。
【００８７】
１本の第１ワイヤ６０Ｕは、ＭＯＳＦＥＴ１１Ｕのソース電極パッド１１ｓと、第１フレーム３２Ｕのワイヤ接合部３２ｆとを接続している。１本の第２ワイヤ６０Ｖは、ＭＯＳＦＥＴ１１Ｖのソース電極パッド１１ｓと、第２フレーム３２Ｖのワイヤ接合部３２ｆとを接続している。１本の第３ワイヤ６０Ｗは、ＭＯＳＦＥＴ１１Ｗのソース電極パッド１１ｓと、第３フレーム３２Ｗのワイヤ接合部３２ｆとを接続している。これらワイヤ６０Ｕ，６０Ｖ，６０Ｗは、互いに概ね平行している。第１ワイヤ６０Ｕは、素子実装領域Ｒｓｅの領域Ｒａ５を通過して第１フレーム３２Ｕのワイヤ接合部３２ｆに接続されている。第２ワイヤ６０Ｖは、素子実装領域Ｒｓｅの領域Ｒａ６及び第１フレーム３２Ｕの接続部３２ｃを通過して第２フレーム３２Ｖのワイヤ接合部３２ｆに接続されている。第３ワイヤ６０Ｗは、第１フレーム３２Ｕの素子実装領域Ｒｓｅの領域Ｒａ８及び第２フレーム３２Ｖの接続部３２ｃを通過して第３フレーム３２Ｗのワイヤ接合部３２ｆに接続されている。
【００８８】
ＭＯＳＦＥＴ１１Ｕ〜１１Ｗのそれぞれのソース電極パッド１１ｓと、集積回路素子２５Ｈとがそれぞれ１本のワイヤ６２によって接続されている。ＭＯＳＦＥＴ１１Ｕ〜１１Ｗのそれぞれのゲート電極パッド１１ｇと集積回路素子２５Ｈとがそれぞれ１本のワイヤ６２によって接続されている。
【００８９】
図７に示すように、第１ワイヤ６０ＵにおけるＭＯＳＦＥＴ１１Ｕのソース電極パッド１１ｓとの接続部分は、第１ワイヤ６０Ｕの他の部分と比較して太くなっている。この接続部分は、第２方向ＹにおいてＭＯＳＦＥＴ１１Ｕのゲート電極パッド１１ｇのうちのソース電極パッド１１ｓ側の端縁よりも集積回路素子２５Ｈ側に設けられている。すなわち、第１ワイヤ６０ＵにおけるＭＯＳＦＥＴ１１Ｕのソース電極パッド１１ｓとの接続部分は、第１方向Ｘから見て、ＭＯＳＦＥＴ１１Ｕのゲート電極パッド１１ｇと重なるように設けられ、ゲート電極パッド１１ｇの第２方向Ｙの一方側の端縁を跨ぐように延びている。またこの接続部分は、ＭＯＳＦＥＴ１１Ｕの第１方向Ｘの中心を示す中心線（一点鎖線）よりも第２側面５０Ｄ側に設けられている。
【００９０】
第２ワイヤ６０ＶにおけるＭＯＳＦＥＴ１１Ｖのソース電極パッド１１ｓとの接続部分は、第２ワイヤ６０Ｖの他の部分と比較して太くなっている。この接続部分は、第２方向ＹにおいてＭＯＳＦＥＴ１１Ｖのゲート電極パッド１１ｇのうちのソース電極パッド１１ｓ側の端縁よりも集積回路素子２５Ｈ側に設けられている。すなわち、第２ワイヤ６０ＶにおけるＭＯＳＦＥＴ１１Ｖのソース電極パッド１１ｓとの接続部分は、第１方向Ｘから見て、ＭＯＳＦＥＴ１１Ｖのゲート電極パッド１１ｇと重なるように設けられ、ゲート電極パッド１１ｇの第２方向Ｙの一方側の端縁を跨ぐように延びている。またこの接続部分は、ＭＯＳＦＥＴ１１Ｖの第１方向Ｘの中心を示す中心線（一点鎖線）よりも第２側面５０Ｄ側に設けられている。
【００９１】
第３ワイヤ６０ＷにおけるＭＯＳＦＥＴ１１Ｗのソース電極パッド１１ｓとの接続部分は、第３ワイヤ６０Ｗの他の部分と比較して太くなっている。この接続部分は、第２方向ＹにおいてＭＯＳＦＥＴ１１Ｗのゲート電極パッド１１ｇのうちのソース電極パッド１１ｓ側の端縁よりも集積回路素子２５Ｈ側に設けられている。すなわち、第３ワイヤ６０ＷにおけるＭＯＳＦＥＴ１１Ｗのソース電極パッド１１ｓとの接続部分は、第１方向Ｘから見て、ＭＯＳＦＥＴ１１Ｗのゲート電極パッド１１ｇと重なるように設けられ、ゲート電極パッド１１ｇの第２方向Ｙの一方側の端縁を跨ぐように延びている。またこの接続部分は、ＭＯＳＦＥＴ１１Ｗの第１方向Ｘの中心を示す中心線（一点鎖線）よりも第２側面５０Ｄ側に設けられている。
【００９２】
集積回路素子２５Ｈは、フレーム３３ＢＵ，３３ＢＶ，３３ＢＷと、各ブートダイオード２４Ｕ，２４Ｖ，２４Ｗとのそれぞれとワイヤ６２によって接続されている。詳述すると、集積回路素子２５Ｈと、フレーム３３ＢＵ，３３ＢＶ，３３ＢＷのアイランド部３３ｆとはそれぞれ２本のワイヤ６２によって接続されている。集積回路素子２５Ｈと、フレーム３３ＢＵ，３３ＢＶ，３３ＢＷのカソード電極とはそれぞれ１本のワイヤ６２によって接続されている。
【００９３】
集積回路素子２５Ｈと、フレーム３３Ｕ，３３Ｖ，３３Ｗとはそれぞれ１本のワイヤ６２によって接続されている。集積回路素子２５Ｈと、フレーム３３Ｃとは３本のワイヤ６２によって接続されている。集積回路素子２５Ｈと、制御フレーム３４のフレーム３４Ｓにおける延長部３４ｄとは２本のワイヤ６２によって接続されている。
【００９４】
図２に示すように、１本の第１ワイヤ６１Ｕは、ＭＯＳＦＥＴ１２Ｕのソース電極パッド１２ｓと、フレーム３５Ｕとを接続している。１本の第２ワイヤ６１Ｖは、ＭＯＳＦＥＴ１２Ｖのソース電極パッド１２ｓと、フレーム３５Ｖとを接続している。１本の第３ワイヤ６１Ｗは、ＭＯＳＦＥＴ１２Ｗのソース電極パッド１２ｓと、フレーム３５Ｗとを接続している。これらワイヤ６１Ｕ，６１Ｖ，６１Ｗは、互いに概ね平行している。第１ワイヤ６１Ｕは、第２フレーム３２Ｖの素子実装領域Ｒｓｅの領域Ｒａ８及び第３フレーム３２Ｗの接続部３２ｃを通過してフレーム３５Ｕに接続されている。第２ワイヤ６１Ｖは、第３フレーム３２Ｗの素子実装領域Ｒｓｅの領域Ｒａ８を通過してフレーム３５Ｖに接続されている。第３ワイヤ６１Ｗは、第３フレーム３２Ｗの素子実装領域Ｒｓｅの領域Ｒａ８よりも領域Ｒａ７側を通過してフレーム３５Ｗに接続されている。
【００９５】
図９に示すように、第１ワイヤ６１ＵにおけるＭＯＳＦＥＴ１２Ｕのソース電極パッド１２ｓとの接続部分は、第１ワイヤ６１Ｕの他の部分と比較して太くなっている。この接続部分は、第２方向ＹにおいてＭＯＳＦＥＴ１２Ｕのゲート電極パッド１２ｇのうちのソース電極パッド１２ｓ側の端縁よりも集積回路素子２５Ｈ側に設けられている。すなわち、第１ワイヤ６１ＵにおけるＭＯＳＦＥＴ１２Ｕのソース電極パッド１２ｓとの接続部分は、第１方向Ｘから見て、ＭＯＳＦＥＴ１２Ｕのゲート電極パッド１２ｇと重なるように設けられ、ゲート電極パッド１２ｇの第２方向Ｙの一方側の端縁を跨ぐように延びている。またこの接続部分は、ＭＯＳＦＥＴ１２Ｕの第１方向Ｘの中心を示す中心線（一点鎖線）よりも第２側面５０Ｄ側に設けられている。
【００９６】
第２ワイヤ６１ＶにおけるＭＯＳＦＥＴ１２Ｖのソース電極パッド１２ｓとの接続部分は、第２ワイヤ６０Ｖの他の部分と比較して太くなっている。この接続部分は、第２方向ＹにおいてＭＯＳＦＥＴ１２Ｖのゲート電極パッド１２ｇのうちのソース電極パッド１２ｓ側の端縁よりも集積回路素子２５Ｈ側に設けられている。すなわち、第２ワイヤ６１ＶにおけるＭＯＳＦＥＴ１２Ｖのソース電極パッド１２ｓとの接続部分は、第１方向Ｘから見て、ＭＯＳＦＥＴ１２Ｖのゲート電極パッド１２ｇと重なるように設けられ、ゲート電極パッド１２ｇの第２方向Ｙの一方側の端縁を跨ぐように延びている。またこの接続部分は、ＭＯＳＦＥＴ１２Ｖの第１方向Ｘの中心を示す中心線（一点鎖線）よりも第２側面５０Ｄ側に設けられている。
【００９７】
第３ワイヤ６１ＷにおけるＭＯＳＦＥＴ１２Ｗのソース電極パッド１２ｓとの接続部分は、第３ワイヤ６１Ｗの他の部分と比較して太くなっている。この接続部分は、第２方向ＹにおいてＭＯＳＦＥＴ１２Ｗのゲート電極パッド１２ｇのうちのソース電極パッド１２ｓ側の端縁よりも集積回路素子２５Ｈ側に設けられている。すなわち、第３ワイヤ６１ＷにおけるＭＯＳＦＥＴ１２Ｗのソース電極パッド１２ｓとの接続部分は、第１方向Ｘから見て、ＭＯＳＦＥＴ１２Ｗのゲート電極パッド１２ｇと重なるように設けられ、ゲート電極パッド１２ｇの第２方向Ｙの一方側の端縁を跨ぐように延びている。またこの接続部分は、ＭＯＳＦＥＴ１２Ｗの第１方向Ｘの中心を示す中心線（一点鎖線）よりも第２側面５０Ｄ側に設けられている。
【００９８】
第１制御用ワイヤの一例である１本の第１ワイヤ６２Ｕは、第１フレーム３２Ｕに実装されたＭＯＳＦＥＴ１２Ｕのゲート電極パッド１２ｇと、集積回路素子２５Ｌとを接続している。第２制御用ワイヤの一例である１本の第２ワイヤ６２Ｖは、第２フレーム３２Ｖに実装されたＭＯＳＦＥＴ１２Ｖのゲート電極パッド１２ｇと、集積回路素子２５Ｌとを接続している。第３制御用ワイヤの一例である１本の第３ワイヤ６２Ｗは、第３フレーム３２Ｗに実装されたＭＯＳＦＥＴ１２Ｗのゲート電極パッド１２ｇと、集積回路素子２５Ｌとを接続している。これらワイヤ６２Ｕ，６２Ｖ，６２Ｗのそれぞれの一方の端部は、集積回路素子２５ＬにおけるＭＯＳＦＥＴ１２Ｕ〜１２Ｗ側の端部にそれぞれ接続されている。なお、各ワイヤ６２Ｕ，６２Ｖ，６３Ｗの本数は、１本に限定されず、複数本であってもよい。
【００９９】
第１制限用ワイヤの一例である１本の第１ワイヤ６３Ｕは、第１フレーム３２Ｕに実装されたＭＯＳＦＥＴ１２Ｕのソース電極パッド１２ｓと、集積回路素子２５Ｌとを接続している。第２制限用ワイヤの一例である１本の第２ワイヤ６３Ｖは、第２フレーム３２Ｖに実装されたＭＯＳＦＥＴ１２Ｖのソース電極パッド１２ｓと、集積回路素子２５Ｌとを接続している。第３制限用ワイヤの一例である１本の第３ワイヤ６３Ｗは、第３フレーム３２Ｗに実装されたＭＯＳＦＥＴ１２Ｗのソース電極パッド１２ｓと、集積回路素子２５Ｌとを接続している。これらワイヤ６３Ｕ，６３Ｖ，６３Ｗのそれぞれの一方の端部は、集積回路素子２５ＬにおけるＭＯＳＦＥＴ１２Ｕ〜１２Ｗ側の端部にそれぞれ接続されている。なお、各ワイヤ６３Ｕ，６３Ｖ，６３Ｗの本数は、１本に限定されず、複数本であってもよい。
【０１００】
第１方向Ｘにおいて、第１ワイヤ６３Ｕは第１ワイヤ６２Ｕと隣り合うように配置され、第２ワイヤ６３Ｖは第２ワイヤ６２Ｖと隣り合うように配置され、第３ワイヤ６３Ｗは第３ワイヤ６２Ｗと隣り合うように配置されている。詳述すると、第１ワイヤ６２Ｕは、第１ワイヤ６３Ｕよりも第２フレーム３２Ｖ側に配置されている。第１ワイヤ６２Ｕ及び第１ワイヤ６３Ｕはそれぞれ集積回路素子２５Ｌの四隅のうちの第１フレーム３２Ｕ側の隅に接続されている。第２ワイヤ６３Ｖは、第２ワイヤ６２Ｖよりも第３フレーム３２Ｗ側に配置されている。第２ワイヤ６２Ｖ及び第２ワイヤ６３Ｖはそれぞれ集積回路素子２５Ｌの第１方向Ｘの中央部よりも第３フレーム３２Ｗ側の部分に接続されている。第３ワイヤ６２Ｗは、第３ワイヤ６３Ｗよりも第２フレーム３２Ｖ側に配置されている。第３ワイヤ６２Ｗ及び第３ワイヤ６３Ｗのそれぞれの一方の端部は、集積回路素子２５Ｌにおいてフレーム３４Ｄに接続されるワイヤ６２における集積回路素子２５Ｌとの接続位置よりも第２フレーム３２Ｖ側の部分に接続されている。
【０１０１】
集積回路素子２５Ｌとフレーム３４Ｕ，３４Ｖ，３４Ｗとはそれぞれ１本のワイヤ６２によって接続されている。集積回路素子２５Ｌとフレーム３４ＣＶとは２本のワイヤ６２によって接続されている。集積回路素子２５Ｌとフレーム３４Ａ，３４Ｂ，３４Ｄとはそれぞれ１本のワイヤ６２によって接続されている。集積回路素子２５Ｌとフレーム３４Ｃとは２本のワイヤ６２によって接続されている。フレーム３４Ｄに接続されたワイヤ６２の一方の端部は、集積回路素子２５Ｌにおける第２方向Ｙのフレーム３４Ｄ側の端部に接続されている。
【０１０２】
〔ＭＯＳＦＥＴの構造〕
図１１を参照して、ＭＯＳＦＥＴ１１Ｕ〜１１Ｗ及びＭＯＳＦＥＴ１２Ｕ〜１２Ｗの詳細な構造について説明する。なお、ＭＯＳＦＥＴ１１Ｕ〜１１Ｗ及びＭＯＳＦＥＴ１２Ｕ〜１２Ｗは同一構造であるため、以下ではＭＯＳＦＥＴ１１Ｕの構造について説明し、ＭＯＳＦＥＴ１１Ｖ，１１Ｗ及びＭＯＳＦＥＴ１２Ｕ〜１２Ｗについては説明を省略する。
【０１０３】
ＭＯＳＦＥＴ１１Ｕは、ＳｉＣ（シリコンカーバイト：炭化ケイ素）基板７０を備える。ＳｉＣ基板７０には、Ｎ型不純物が高濃度（例えば、１ｅ１８〜１ｅ２１ｃｍ−３）にドーピングされている。ＳｉＣ基板７０は、その表面７０Ａ（上面）がＳｉ面であり、その裏面７０Ｂ（下面）がＣ面である。
【０１０４】
ＳｉＣ基板７０の表面７０Ａには、ＳｉＣ基板７０よりもＮ型不純物が低濃度にドーピングされたＳｉＣからなる、Ｎ−型のエピタキシャル層７１が積層されている。エピタキシャル層７１は、ＳｉＣ基板７０上に、所謂エピタキシャル成長によって形成されている。Ｓｉ面である表面７０Ａ上に形成されるエピタキシャル層７１は、Ｓｉ面を成長主面として成長させられる。したがって、成長により形成されるエピタキシャル層７１の表面７１Ａは、ＳｉＣ基板７０の表面７０Ａと同様にＳｉ面である。
【０１０５】
エピタキシャル層７１におけるＳｉ面側の部分（表層部）とは反対側のＣ面側の部分（基層部）は、その全域がエピタキシャル成長後のままの状態が維持された、Ｎ−型のドレイン領域７２をなしている。ドレイン領域７２のＮ型不純物濃度は、例えば１ｅ１５〜１ｅ１７ｃｍ−３である。
【０１０６】
一方、エピタキシャル層７１の表層部には、Ｐ型のボディ領域７３が形成されている。ボディ領域７３は、エピタキシャル層７１の表面７１Ａ側（Ｓｉ面側）からドレイン領域７２に接している。ボディ領域７３のＰ型不純物濃度は、例えば１ｅ１６〜１ｅ１９ｃｍ−３である。
【０１０７】
エピタキシャル層７１には、ゲートトレンチ７４が表面７１Ａから掘り下がって形成されている。ゲートトレンチ７４は、図１１では図示しないが、一定の間隔を空けて複数形成され、それらが互いに平行をなして同一方向（図１１の紙面に垂直な方向、以下、この方向を「ゲート幅に沿う方向」と称する場合がある）に延び、例えば、ストライプ構造をなしている。
【０１０８】
各ゲートトレンチ７４は、互いに間隔を空けて対向し、それぞれが表面７１Ａに対して直交する平面上の一対の側面７４ａと、表面７１Ａに対して平行な部分を有する底面７４ｂとを有する。ゲートトレンチ７４は、ボディ領域７３を層厚方向に貫通し、その最深部（底面７４ｂ）がドレイン領域７２に達している。
【０１０９】
ゲートトレンチ７４の内面及びエピタキシャル層７１の表面７１Ａには、ゲートトレンチ７４の内面（側面７４ａ及び底面７４ｂ）全域を覆うように、ゲート絶縁膜７５が形成されている。ゲート絶縁膜７５は、窒素（Ｎｉ）を含有する酸化膜、例えば窒素含有ガスを用いた熱酸化により形成される窒化酸化シリコン膜からなる。ゲート絶縁膜７５における窒素含有量（窒素濃度）は、例えば０．１〜１０％である。
【０１１０】
ゲート絶縁膜７５は、ゲートトレンチ７４の底面７４ｂ上の部分（絶縁膜底部７５ａ）の厚さＴ２が、側面７４ａ上の部分（絶縁膜側部７５ｂ）の厚さＴ１よりも小さい。具体的には、絶縁膜側部７５ｂの厚さＴ１に対する絶縁膜底部７５ａの厚さＴ２の比（絶縁膜底部７５ａの厚さＴ２／絶縁膜側部７５ｂの厚さＴ１）が、０．３〜１．０であり、好ましくは、０．５〜１．０である。絶縁膜側部７５ｂの厚さＴ１は、例えば３００〜１０００Åであり、絶縁膜底部７５ａの厚さＴ２は、例えば１５０〜５００Åである。
【０１１１】
ゲート絶縁膜７５内には、ゲート電極７６が埋設されている。ゲート電極７６は、ゲート絶縁膜７５の内側をＮ型不純物が高濃度にドーピングされたポリシリコン材料で埋め尽くすことにより形成されている。
【０１１２】
ボディ領域７３の表層部には、ゲートトレンチ７４に対してゲート幅と直交する方向（図１１における左右方向）の両側に、Ｎ＋型のソース領域７７が形成されている。ソース領域７７は、ドレイン領域７２のＮ型不純物濃度よりも高く、Ｎ型不純物が高濃度にドーピングされた領域である。ソース領域７７のＮ型不純物濃度は、例えば１ｅ１８〜１ｅ２１ｃｍ−３である。ソース領域７７は、ゲートトレンチ７４に隣接する位置においてゲート幅に沿う方向に延びている。
【０１１３】
また、エピタキシャル層７１には、その表面７１Ａからゲート幅と直交する方向におけるソース領域７７の中央部を貫通し、ボディ領域７３に接続されるＰ＋型のボディコンタクト領域７８が形成されている。ボディコンタクト領域７８は、ボディ領域７３のＰ型不純物濃度よりも高く、Ｐ型不純物が高濃度にドーピングされた領域である。ボディコンタクト領域７８のＰ型不純物濃度は、例えば１ｅ１８〜１ｅ２１ｃｍ−３である。
【０１１４】
すなわち、ゲートトレンチ７４及びソース領域７７は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そしてソース領域７７上に、ソース領域７７に沿ってゲート幅と直交する方向に隣接する単位セル間の境界が設定されている。ボディコンタクト領域７８は、ゲート幅と直交する方向に隣接する２つの単位セル間に跨って少なくとも１つ以上設けられている。またゲート幅に沿う方向に隣接する単位セル間の境界は、各単位セルに含まれるゲート電極７６が一定のゲート幅を有するように設定されている。
【０１１５】
エピタキシャル層７１上には、酸化シリコン（ＳｉＯ２）からなる層間絶縁膜７９が積層されている。層間絶縁膜７９及びゲート絶縁膜７５には、ソース領域７７及びボディコンタクト領域７８の表面を露出させるコンタクトホール８０が形成されている。
【０１１６】
層間絶縁膜７９上には、ソース配線８１が形成されている。ソース配線８１は、コンタクトホール８０を介してソース領域７７及びボディコンタクト領域７８にコンタクト（電気的に接続）されている。ソース配線８１は、ソース領域７７及びボディコンタクト領域７８とのコンタクト部分にポリシリコン層８２を有し、ポリシリコン層８２上にメタル層８３を有している。
【０１１７】
ポリシリコン層８２は、不純物がドーピングされたドープトポリシリコンを用いて形成されたドープ層であり、例えば、１ｅ１９〜１ｅ２１ｃｍ−３の高濃度で不純物がドーピングされた高濃度ドープ層であることが好ましい。ポリシリコン層８２をドープ層（高濃度ドープ層を含む）として形成するときの不純物としては、リン（Ｐ）や砒素（Ａｓ）などのＮ型不純物、ホウ素（Ｂ）などのＰ型不純物を用いることができる。また、ポリシリコン層８２は、コンタクトホール８０を埋め尽くしている。このようなポリシリコン層８２の厚さは、コンタクトホール８０の深さにより異なるが、例えば５０００〜１０００Åである。
【０１１８】
メタル層８３は、例えば、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、又はそれらの合金及びそれらを含有するメタル材料を用いて形成されている。メタル層８３は、ソース配線８１の最表層をなし、例えば第１ワイヤ６０Ｕなどが接続（ボンディング）される。また、メタル層８３の厚さは、例えば１〜５μｍである。
【０１１９】
ソース配線８１において、ポリシリコン層８２とメタル層８３との間には、チタン（Ｔｉ）を含有する中間層８４が介在されている。中間層８４は、チタンを含有する層の単層もしくはその層を有する複数の層からなる。チタンを含有する層は、チタン、窒化チタン（ＴｉＮ）などを用いて形成することができる。また中間層８４の厚さは、例えば２００〜５００ｎｍである。
【０１２０】
このようなポリシリコン層８２、中間層８４、及びメタル層８３を有するソース配線８１は、ポリシリコン（ポリシリコン層８２）、チタン（中間層８４）、窒化チタン（中間層８４）、及びアルミニウム（メタル層８３）が順に積層される積層構造（Ｐｏ−Ｓｉ／Ｔｉ／ＴｉＮ／Ａｌ）であることが好ましい。
【０１２１】
ＳｉＣ基板７０の裏面７０Ｂには、ドレイン配線８５が形成されている。ドレイン配線８５は、ＳｉＣ基板７０にコンタクト（電気的に接続）されている。ドレイン配線８５は、ＳｉＣ基板７０とのコンタクト部分にポリシリコン層８６を有し、ポリシリコン層８６上にメタル層８７を有している。
【０１２２】
ポリシリコン層８６は、ポリシリコン層８２を構成する材料と同様のものを用いて形成することができる。またポリシリコン層８６の厚さは、例えば１０００〜２０００Åである。
【０１２３】
メタル層８７は、メタル層８３を構成する材料と同様のものを用いて形成することができる。メタル層８７は、ドレイン配線８５の最表層をなし、例えばＳｉＣ基板７０がフレーム３１のアイランド部３１ａに実装されるとき、アイランド部３１ａに接合される。またメタル層８７の厚さは、例えば０．５〜１μｍである。
【０１２４】
ドレイン配線８５において、ポリシリコン層８６とメタル層８７との間には、チタン（Ｔｉ）を含有する中間層８８が介在されている。中間層８８は、中間層８４を構成する材料と同様のものを用いて形成することができる。
【０１２５】
ゲート電極７６には、層間絶縁膜７９に形成されたコンタクトホール（図示略）を介して、ゲート配線８９がコンタクト（電気的に接続）されている。
ソース配線８１とドレイン配線８５との間（ソース−ドレイン間）に所定の電位差を発生させた状態で、ゲート配線８９に所定の電圧（ゲート閾値電圧以上の電圧）が印加されることにより、ゲート電極７６からの電界によりボディ領域７３におけるゲート絶縁膜７５との界面近傍にチャネルが形成される。これにより、ソース配線８１とドレイン配線８５との間に電流が流れ、ＭＯＳＦＥＴ１１Ｕがオン状態となる。
【０１２６】
〔低電位ブロック回路の構成〕
図１２を参照して、制御回路２０のうちの低電位ブロック回路の回路構成について説明する。図１２は、低電位ブロック回路の回路構成の一例である。
【０１２７】
図１２に示すように、集積回路素子２５Ｌは、第１出力端子２５ａｕ、第２出力端子２５ａｖ、第３出力端子２５ａｗ、第１入力端子２５ｂｕ、第２入力端子２５ｂｖ、及び第３入力端子２５ｂｗを有する。第１出力端子２５ａｕ及び第１入力端子２５ｂｕは、制御回路２０（詳細には、制御回路２０のドライブ回路２１ＵＬ）と電気的に接続されている。第２出力端子２５ａｖ及び第２入力端子２５ｂｖは、制御回路２０（詳細には、制御回路２０のドライブ回路２１ＶＬ）と電気的に接続されている。第３出力端子２５ａｗ及び第３入力端子２５ｂｗは、制御回路２０（詳細には、制御回路２０のドライブ回路２１ＷＬ）と電気的に接続されている。
【０１２８】
第１出力端子２５ａｕは、第１ワイヤ６２Ｕを介してＭＯＳＦＥＴ１２Ｕのゲートと接続されている。第１入力端子２５ｂｕは、第１ワイヤ６３Ｕを介してＭＯＳＦＥＴ１２Ｕのソースと接続されている。第２出力端子２５ａｖは、第２ワイヤ６２Ｖを介してＭＯＳＦＥＴ１２Ｖのゲートと接続されている。第２入力端子２５ｂｖは、第２ワイヤ６３Ｖを介してＭＯＳＦＥＴ１２Ｖのソースと接続されている。第３出力端子２５ａｗは、第３ワイヤ６２Ｗを介してＭＯＳＦＥＴ１２Ｗのゲートと接続されている。第３入力端子２５ｂｗは、第３ワイヤ６３Ｗを介してＭＯＳＦＥＴ１２Ｗのソースと接続されている。
【０１２９】
ドライブ回路２１ＵＬは、出力段となるソース接地回路２１ａを有する。ソース接地回路２１ａは、Ｐチャネル型ＭＯＳＦＥＴとなる第１ＭＯＳＦＥＴ２１ｂと、Ｎチャネル型ＭＯＳＦＥＴとなる第２ＭＯＳＦＥＴ２１ｃとを有する。第１ＭＯＳＦＥＴ２１ｂのソースは電源電圧端子（フレーム３４ＣＶ）と電気的に接続され、第１ＭＯＳＦＥＴ２１ｂのドレインは第２ＭＯＳＦＥＴ２１ｃのドレインに接続されている。第１ＭＯＳＦＥＴ２１ｂのゲート及び第２ＭＯＳＦＥＴ２１ｃのゲートは共通に接続されている。ドライブ回路２１ＵＬは、第１ＭＯＳＦＥＴ２１ｂのドレインと第２ＭＯＳＦＥＴ２１ｃのドレインとの間のノードＮ１と集積回路素子２５Ｌの第１出力端子２５ａｕとを接続する出力配線２１ｄと、ソース接地回路２１ａの第２ＭＯＳＦＥＴ２１ｃのソースと集積回路素子２５Ｌの第１入力端子２５ｂｕとを接続する制限配線２１ｅとを有する。出力配線２１ｄ及び制限配線２１ｅはそれぞれ、集積回路素子２５Ｌ内に設けられている。より詳細には、出力配線２１ｄ及び制限配線２１ｅは、第２方向Ｙにおいて、ソース接地回路２１ａよりも第１出力端子２５ａｕ及び第１入力端子２５ｂｕ側に設けられている。ドライブ回路２１ＵＬにおけるソース接地回路２１ａの第２ＭＯＳＦＥＴ２１ｃは、制限配線２１ｅ、第１入力端子２５ｂｕ、及び第１ワイヤ６３Ｕを介してＭＯＳＦＥＴ１２Ｕのソースと電気的に接続されている。
【０１３０】
ドライブ回路２１ＶＬ及びドライブ回路２１ＷＬの構成は、ドライブ回路２１ＵＬの構成と同じである。ドライブ回路２１ＶＬの出力配線２１ｄは、第１ＭＯＳＦＥＴ２１ｂのドレインと第２ＭＯＳＦＥＴ２１ｃのドレインとの間のノードＮ１と集積回路素子２５Ｌの第２出力端子２５ａｖとを接続している。ドライブ回路２１ＶＬの制限配線２１ｅは、ソース接地回路２１ａの第２ＭＯＳＦＥＴ２１ｃのソースと集積回路素子２５Ｌの第２入力端子２５ｂｖとを接続している。ドライブ回路２１ＶＬにおけるソース接地回路２１ａの第２ＭＯＳＦＥＴ２１ｃは、制限配線２１ｅ、第２入力端子２５ｂｖ、及び第２ワイヤ６３Ｖを介してＭＯＳＦＥＴ１２Ｖのソースと電気的に接続されている。ドライブ回路２１ＷＬの出力配線２１ｄは、第１ＭＯＳＦＥＴ２１ｂのドレインと第２ＭＯＳＦＥＴ２１ｃのドレインとの間のノードＮ１と集積回路素子２５Ｌの第３出力端子２５ａｗとを接続している。ドライブ回路２１ＷＬの制限配線２１ｅは、ソース接地回路２１ａの第２ＭＯＳＦＥＴ２１ｃのソースと集積回路素子２５Ｌの第３入力端子２５ｂｗとを接続している。ドライブ回路２１ＷＬにおけるソース接地回路２１ａの第２ＭＯＳＦＥＴ２１ｃは、制限配線２１ｅ、第３入力端子２５ｂｗ、及び第３ワイヤ６３Ｗを介してＭＯＳＦＥＴ１２Ｖのソースと電気的に接続されている。
【０１３１】
このように、半導体装置１は、ドライブ回路２１ＵＬとＭＯＳＦＥＴ１２Ｕのゲート（制御端子）とを電気的に接続する第１制御経路ＲＣ１と、ドライブ回路２１ＶＬとＭＯＳＦＥＴ１２Ｖのゲート（制御端子）とを電気的に接続する第２制御経路ＲＣ２と、ドライブ回路２１ＷＬとＭＯＳＦＥＴ１２Ｗのゲート（制御端子）とを電気的に接続する第３制御経路ＲＣ３とを有する。
【０１３２】
第１制御経路ＲＣ１は、ドライブ回路２１ＵＬの駆動信号をＭＯＳＦＥＴ１２Ｕのゲートに伝送するものである。第１制御経路ＲＣ１は、ドライブ回路２１ＵＬの出力配線２１ｄと第１ワイヤ６２Ｕとを有する。すなわち第１ワイヤ６２Ｕは、第１制御経路ＲＣ１の一部を構成している。
【０１３３】
第２制御経路ＲＣ２は、ドライブ回路２１ＶＬの駆動信号をＭＯＳＦＥＴ１２Ｖのゲートに伝送するものである。第２制御経路ＲＣ２は、ドライブ回路２１ＶＬの出力配線２１ｄと第２ワイヤ６２Ｖとを有する。すなわち第２ワイヤ６２Ｖは、第２制御経路ＲＣ２の一部を構成している。
【０１３４】
第３制御経路ＲＣ３は、ドライブ回路２１ＷＬの駆動信号をＭＯＳＦＥＴ１２Ｗのゲートに伝送するものである。第３制御経路ＲＣ３は、ドライブ回路２１ＷＬの出力配線２１ｄと第３ワイヤ６２Ｗとを有する。すなわち第３ワイヤ６２Ｗは、第３制御経路ＲＣ３の一部を構成している。
【０１３５】
また半導体装置１は、第１制御経路ＲＣ１とＭＯＳＦＥＴ１２Ｕのソース（第２端子）とを電気的に接続する第１制限経路ＲＳ１と、第２制御経路ＲＣ２とＭＯＳＦＥＴ１２Ｖのソース（第２端子）とを電気的に接続する第２制限経路ＲＳ２と、第３制御経路ＲＣ３とＭＯＳＦＥＴ１２Ｗのソース（第２端子）とを電気的に接続する第３制限経路ＲＳ３とを有する。
【０１３６】
第１制限経路ＲＳ１は、ドライブ回路２１ＵＬの制限配線２１ｅと第１ワイヤ６３Ｕとを有する。すなわち第１ワイヤ６３Ｕは、第１制限経路ＲＳ１の一部を構成している。第２制限経路ＲＳ２は、ドライブ回路２１ＶＬの制限配線２１ｅと第２ワイヤ６３Ｖとを有する。すなわち第２ワイヤ６３Ｖは、第２制限経路ＲＳ２の一部を構成している。第３制限経路ＲＳ３は、ドライブ回路２１ＷＬの制限配線２１ｅと第３ワイヤ６３Ｗとを有する。すなわち第３ワイヤ６３Ｗは、第３制限経路ＲＳ３の一部を構成している。
【０１３７】
論理回路２２ＵＬ，２２ＶＬ，２２ＷＬはそれぞれ、ＲＳフリップフロップ回路２２ａ等を有する。ＲＳフリップフロップ回路２２ａは、セット信号が入力されるセット端子（Ｓ端子）、リセット信号が入力されるリセット端子（Ｒ端子）、及び出力信号を出力する出力端子（Ｑ端子）を有する。ＲＳフリップフロップ回路２２ａは、セット信号の立下りエッジをトリガとして出力信号をハイレベルにセットし、リセット信号の立下りエッジをトリガとして出力信号をローレベルにセットする。ＲＳフリップフロップ回路２２ａは、各ＭＯＳＦＥＴ２１ｂ，２１ｃのゲートに電気的に接続され、出力信号をゲートに出力する。各ＭＯＳＦＥＴ２１ｂ，２１ｃは、ＲＳフリップフロップ回路２２ａの出力信号に基づいて相補的にオンオフする。これにより、駆動信号が生成され、出力配線２１ｄを介して駆動信号をＭＯＳＦＥＴ１２Ｌのゲートに出力する。
【０１３８】
本実施形態の作用について説明する。
半導体装置１は、ＭＯＳＦＥＴ１２Ｕのソース−ゲート間電圧の変動を抑制する制限部を備える。より詳細には、図１２に示すように、半導体装置１は、制限部として第１制限部ＣＶ１を備える。第１制限部ＣＶ１は、ＭＯＳＦＥＴ１２Ｕのソースの電圧変動に基づくＭＯＳＦＥＴ１２Ｕのソース−ゲート間電圧の変動を抑制する機構であり、第１制限経路ＲＳ１を有する。
【０１３９】
第１制限部ＣＶ１（第１制限経路ＲＳ１）により、ドライブ回路２１ＵＬのソース接地回路２１ａの第２ＭＯＳＦＥＴ２１ｃのソースとＭＯＳＦＥＴ１２Ｕのソースとが電気的に接続されるため、ＭＯＳＦＥＴ１１Ｕがオンするときの電流変化ｄＩ／ｄｔ、及びＭＯＳＦＥＴ１２Ｕのソースに接続された第１ワイヤ６１Ｕのインダクタンスに起因して、ＭＯＳＦＥＴ１２Ｕのソース電位が浮き上がったとしても、ドライブ回路２１ＵＬのソース接地回路２１ａの第２ＭＯＳＦＥＴ２１ｃのソース電位が追従して浮き上がるため、ＭＯＳＦＥＴ１２Ｕのゲート−ソース間電圧が負の値になることが抑制される。その結果、ＭＯＳＦＥＴ１２Ｕのしきい値電圧Ｖｔｈの変動が抑制される。その結果、第１インバータ回路１０Ｕの間欠動作を繰り返しても、ＭＯＳＦＥＴ１２Ｕのしきい値電圧Ｖｔｈの変動率の増加が抑制される。
【０１４０】
また半導体装置１は、制限部として、第２制限部ＣＶ２、及び第３制限部ＣＶ３を備える。第２制限部ＣＶ２は、ＭＯＳＦＥＴ１２Ｖのソースの電圧変動に基づくＭＯＳＦＥＴ１２Ｖのソース−ゲート間電圧の変動を抑制する機構であり、第２制限経路ＲＳ２を有する。第３制限部ＣＶ３は、ＭＯＳＦＥＴ１２Ｗのソースの電圧変動に基づくＭＯＳＦＥＴ１２Ｗのソース−ゲート間電圧の変動を抑制する機構であり、第３制限経路ＲＳ３を有する。この構成によれば、ＭＯＳＦＥＴ１２Ｖ，１２Ｌについても、ＭＯＳＦＥＴ１２Ｕと同様に、ＭＯＳＦＥＴ１２Ｌ，１２Ｌのしきい値電圧Ｖｔｈの変動率の増加がそれぞれ抑制される。
【０１４１】
本実施形態によれば、以下の効果が得られる。
（１−１）半導体装置１は、第１制限部ＣＶ１（第１制限経路ＲＳ１）、第２制限部ＣＶ２（第２制限経路ＲＳ２）、及び第３制限部ＣＶ３（第３制限経路ＲＳ３）を備える。この構成によれば、ＭＯＳＦＥＴ１２Ｕのソース電位が変動してもこのＭＯＳＦＥＴ１２Ｕのゲート電位が追従して変動するため、ＭＯＳＦＥＴ１２Ｕのソース−ゲート間電圧の変動が抑制される。ＭＯＳＦＥＴ１２Ｖのソース電位が変動してもこのＭＯＳＦＥＴ１２Ｖのゲート電位が追従して変動するため、ＭＯＳＦＥＴ１２Ｖのソース−ゲート間電圧の変動が抑制される。ＭＯＳＦＥＴ１２Ｗのソース電位が変動してもこのＭＯＳＦＥＴ１２Ｗのゲート電位が追従して変動するため、ＭＯＳＦＥＴ１２Ｗのソース−ゲート間電圧の変動が抑制される。したがって、ＭＯＳＦＥＴ１２Ｕ〜１２Ｗのそれぞれについて、しきい値電圧Ｖｔｈの変動を抑制することができる。
【０１４２】
（１−２）第１制限経路ＲＳ１の一部を構成する第１ワイヤ６３Ｕは、ＭＯＳＦＥＴ１２Ｕのソース電極パッド１２ｓに接続されている。これにより、ＭＯＳＦＥＴ１２Ｕのソース側として、このＭＯＳＦＥＴ１２Ｕのソース電極パッド１２ｓに接続された第１ワイヤ６１ＵよりもＭＯＳＦＥＴ１２Ｕのソース側の電位を取り出すことができる。これにより、第１ワイヤ６１Ｕのインダクタンスの影響を抑制したＭＯＳＦＥＴ１２Ｕのゲート−ソース間電圧でＭＯＳＦＥＴ１２Ｕを制御することができる。また第２制限経路ＲＳ２の一部を構成する第２ワイヤ６３Ｖは、ＭＯＳＦＥＴ１２Ｖのソース電極パッド１２ｓに接続されている。第３制限経路ＲＳ３の一部を構成する第３ワイヤ６３Ｗは、ＭＯＳＦＥＴ１２Ｗのソース電極パッド１２ｓに接続されている。このように、第２ワイヤ６３Ｖ及び第３ワイヤ６３Ｗが第１ワイヤ６３Ｕと同様の構成であるため、第１ワイヤ６３Ｕと同様の効果が得られる。
【０１４３】
加えて、ＭＯＳＦＥＴ１２Ｕ〜１２Ｗと集積回路素子２５Ｌとの間の距離は、フレーム３５Ｕ，３５Ｖ，３５Ｗと集積回路素子２５Ｌとの間の距離よりも短いため、ＭＯＳＦＥＴ１２Ｕ〜１２Ｗのソースと集積回路素子２５Ｌとを接続する各ワイヤ６２Ｕ，６２Ｖ，６２Ｗの長さ及び各ワイヤ６３Ｕ，６３Ｖ，６３Ｗの長さをそれぞれ短くすることができる。したがって、各ワイヤ６２Ｕ，６２Ｖ，６２Ｗのインダクタンスの影響及び各ワイヤ６３Ｕ，６３Ｖ，６３Ｗのインダクタンスの影響をそれぞれ低減することができる。
【０１４４】
（１−３）ＭＯＳＦＥＴ１２Ｕは、第２方向Ｙにおいて第１フレーム３２Ｕの素子実装領域Ｒｓｅの領域Ｒａ７における集積回路素子２５Ｌ側の端部に配置されている。これにより、ＭＯＳＦＥＴ１２Ｕと集積回路素子２５Ｌとの間の距離が短くなるため、このＭＯＳＦＥＴ１２Ｕと集積回路素子２５Ｌとを接続する第１ワイヤ６２Ｕの長さ及び第１ワイヤ６３Ｕの長さをそれぞれ短くすることができる。したがって、第１ワイヤ６２Ｕのインダクタンスの影響及び第１ワイヤ６３Ｕのインダクタンスの影響を低減することができる。また、ＭＯＳＦＥＴ１２Ｖは、第２方向Ｙにおいて第２フレーム３２Ｖの素子実装領域Ｒｓｅの領域Ｒａ７における集積回路素子２５Ｌ側の端部に配置されている。ＭＯＳＦＥＴ１２Ｗは、第２方向Ｙにおいて第３フレーム３２Ｗの素子実装領域Ｒｓｅの領域Ｒａ７における集積回路素子２５Ｌ側の端部に配置されている。このような構成により、第１ワイヤ６２Ｕ及び第１ワイヤ６３Ｕと同様に、各ワイヤ６２Ｖ，６２Ｗの長さ及び各ワイヤ６３Ｖ，６３Ｗの長さをそれぞれ短くすることができるため、各ワイヤ６２Ｖ，６２Ｗのインダクタンスの影響及び各ワイヤ６３Ｖ，６３Ｗのインダクタンスの影響をそれぞれ低減することができる。
【０１４５】
（１−４）第１ワイヤ６３Ｕは、ＭＯＳＦＥＴ１２Ｕのソース電極パッド１２ｓにおける集積回路素子２５Ｌ寄りの部分に接続されている。第２ワイヤ６３Ｖは、ＭＯＳＦＥＴ１２Ｖのソース電極パッド１２ｓにおける集積回路素子２５Ｌ寄りの部分に接続されている。第３ワイヤ６３Ｗは、ＭＯＳＦＥＴ１２Ｗのソース電極パッド１２ｓにおける集積回路素子２５Ｌ寄りの部分に接続されている。このような構成により、各ワイヤ６３Ｕ，６３Ｖ，６３Ｗの長さを短くすることができる。したがって、各ワイヤ６３Ｕ，６３Ｖ，６３Ｗのインダクタンスの影響を低減することができる。
【０１４６】
（１−５）各ワイヤ６３Ｕ，６３Ｖ，６３Ｗは、第２方向Ｙにおいて集積回路素子２５ＬのＭＯＳＦＥＴ１２Ｕ〜１２Ｗ側の端部に接続されている。これにより、各ワイヤ６３Ｕ，６３Ｖ，６３Ｗの長さを短くすることができる。したがって、各ワイヤ６３Ｕ，６３Ｖ，６３Ｗのインダクタンスの影響を低減することができる。
【０１４７】
（１−６）各フレーム３２Ｕ，３２Ｖ，３２Ｗにはそれぞれ、素子実装領域Ｒｓｅを形成する溝部３２ｇ，３２ｈが形成されている。これにより、ＭＯＳＦＥＴ１２Ｕ〜１２Ｗが素子実装領域Ｒｓｅの領域Ｒａ７に実装されるとき、半田ＳＤが素子実装領域Ｒｓｅを超えて広がることを抑制することができる。溝部３２ｇ，３２ｈの端縁は、溶融した半田ＳＤが向かってきたと仮定した場合、表面張力の作用により、半田ＳＤが溝部３２ｇ，３２ｈを超えることを抑制し、溶融した半田ＳＤを溝部３２ｇ，３２ｈに留まらせる効果を期待できる。溝部３２ｇ，３２ｈがＭＯＳＦＥＴ１２Ｕ〜１２Ｗをそれぞれ全周に亘り取り囲むように形成されているため、半田ＳＤの広がりを一層抑制することができる。なお、フレーム３１の溝部３１ｄ，３１ｅも溝部３２ｇ，３２ｈと同様の構成であるため、ＭＯＳＦＥＴ１１Ｕ〜１１Ｗが素子実装領域Ｒｓｅに実装されるときに半田ＳＤが素子実装領域Ｒｓｅを超えて広がることを抑制することができる。
【０１４８】
（１−７）フレーム３１には複数の凹部３１ｆが設けられ、各フレーム３２Ｕ，３２Ｖ，３２Ｗには複数の凹部３２ｉが設けられている。この構成によれば、これら凹部３１ｆ，３２ｉに封止樹脂５０が入り込むことにより、フレーム３１及び各フレーム３２Ｕ，３２Ｖ，３２Ｗに対する封止樹脂５０の接合強度を高めることができる。したがって、封止樹脂５０がフレーム３１及び各フレーム３２Ｕ，３２Ｖ，３２Ｗから剥離することを抑制することができる。
【０１４９】
（１−８）素子実装領域Ｒｓｅには凹部３１ｆ，３２ｉが設けられていない。これにより、半田ＳＤによるＭＯＳＦＥＴ１１Ｕ〜１１Ｗのフレーム３１への接合、及び半田ＳＤによるＭＯＳＦＥＴ１２Ｕ〜１２Ｗの各フレーム３２Ｕ，３２Ｖ，３２Ｗへの接合を適切に行うことができる。加えて、フレーム３１の凹部３１ｆは、素子実装領域Ｒｓｅを取り囲むように配置されている。これにより、封止樹脂５０がＭＯＳＦＥＴ１１Ｕ〜１１Ｗを取り囲んでフレーム３１のアイランド部３１ａに対して強固に接合される。また各フレーム３２Ｕ，３２Ｖ，３２Ｗの凹部３２ｉは、素子実装領域Ｒｓｅを取り囲むように配置されている。これにより、封止樹脂５０がＭＯＳＦＥＴ１２Ｕ〜１２Ｗを取り囲んで各フレーム３２Ｕ，３２Ｖ，３２Ｗのアイランド部３３ａに対して強固に接合される。このように、封止樹脂５０においてＭＯＳＦＥＴ１１Ｕ〜１１Ｗ及びＭＯＳＦＥＴ１２Ｕ〜１２Ｗに通じる空隙が封止樹脂５０の剥離に起因して生じることを抑制することができる。したがって、ＭＯＳＦＥＴ１１Ｕ〜１１Ｗ及びＭＯＳＦＥＴ１２Ｕ〜１２Ｗの絶縁状態を良好に保持することができる。
【０１５０】
（第２実施形態）
図１３及び図１４を参照して、第２実施形態の半導体装置１について説明する。本実施形態の半導体装置１は、第１実施形態の半導体装置１と比較して、ドライブ回路２１ＵＬ，２１ＶＬ，２１ＷＬの構成が異なる。なお、以下の説明において、第１実施形態の半導体装置１の構成と共通する構成には同一の符号を付し、その説明を省略する場合がある。
【０１５１】
図１３に示すように、第１制限部ＣＶ１は、第１制限経路ＲＳ１に設けられたダイオード１３を有する。第２制限部ＣＶ２は、第２制限経路ＲＳ２に設けられたダイオード１３を有する。第３制限部ＣＶ３は、第３制限経路ＲＳ３に設けられたダイオード１３を有する。各ダイオード１３は、集積回路素子２５Ｌに搭載されている。詳述すると、第１制限部ＣＶ１のダイオード１３は、ドライブ回路２１ＵＬの制限配線２１ｅに設けられている。このダイオード１３のアノードは第１入力端子２５ｂｕに電気的に接続され、カソードはドライブ回路２１ＵＬの出力配線２１ｄのノードＮ２に電気的に接続されている。第２制限部ＣＶ２のダイオード１３は、ドライブ回路２１ＶＬの制限配線２１ｅに設けられている。このダイオード１３のアノードは第２入力端子２５ｂｖに電気的に接続され、カソードはドライブ回路２１ＶＬの出力配線２１ｄのノードＮ２に電気的に接続されている。第３制限部ＣＶ３のダイオード１３は、ドライブ回路２１ＷＬの制限配線２１ｅに設けられている。このダイオード１３のアノードは第３入力端子２５ｂｗに電気的に接続され、カソードはドライブ回路２１ＷＬの出力配線２１ｄのノードＮ２に電気的に接続されている。
【０１５２】
図１４に示すとおり、集積回路素子２５Ｌにおいて、ドライブ回路２１ＵＬ、ドライブ回路２１ＶＬ、及びドライブ回路２１ＷＬは、第１方向Ｘに沿って並べられている。すなわちドライブ回路２１ＵＬ、ドライブ回路２１ＶＬ、及びドライブ回路２１ＷＬは、集積回路素子２５Ｌの長手方向に沿って並べられている。ここで、ドライブ回路２１ＵＬ、ドライブ回路２１ＶＬ、及びドライブ回路２１ＷＬが並べられる方向（第１方向Ｘ）は、第３制御回路、第４制御回路、及び第５制御回路の配列方向の一例である。
【０１５３】
第１制限部ＣＶ１のダイオード１３は、ドライブ回路２１ＵＬのソース接地回路２１ａの周囲に配置されている。より詳細には、第１制限部ＣＶ１のダイオード１３は、第２方向Ｙにおいてドライブ回路２１ＵＬのソース接地回路２１ａよりも第１出力端子２５ａｕ及び第１入力端子２５ｂｕ側すなわちＭＯＳＦＥＴ１２Ｕ側に配置されている。
【０１５４】
第２制限部ＣＶ２のダイオード１３は、ドライブ回路２１ＶＬのソース接地回路２１ａの周囲に配置されている。より詳細には、第２制限部ＣＶ２のダイオード１３は、第２方向Ｙにおいてドライブ回路２１ＶＬのソース接地回路２１ａよりも第２出力端子２５ａｖ及び第２入力端子２５ｂｖ側すなわちＭＯＳＦＥＴ１２Ｖ側に配置されている。
【０１５５】
第３制限部ＣＶ３のダイオード１３は、ドライブ回路２１ＷＬのソース接地回路２１ａの周囲に配置されている。より詳細には、第３制限部ＣＶ３のダイオード１３は、第２方向Ｙにおいてドライブ回路２１ＷＬのソース接地回路２１ａよりも第３出力端子２５ａｗ及び第３入力端子２５ｂｗ側すなわちＭＯＳＦＥＴ１２Ｗ側に配置されている。
【０１５６】
本実施形態の作用について説明する。各インバータ回路１０Ｕ，１０Ｖ，１０Ｗにおける作用は同じであるため、第１インバータ回路１０Ｕにおける作用について説明し、第２インバータ回路１０Ｖ及び第３インバータ回路１０Ｗにおける作用の説明を省略する。
【０１５７】
第１インバータ回路１０ＵのＭＯＳＦＥＴ１１Ｕがオンするとき、ＭＯＳＦＥＴ１１Ｕに流れる電流の変化ｄＩ／ｄｔ、及びＭＯＳＦＥＴ１２Ｕに接続される第１ワイヤ６１Ｕのインダクタンスに起因してＭＯＳＦＥＴ１２Ｕのソース電位が浮き上がる。これに伴い、ＭＯＳＦＥＴ１２Ｕのソースに接続された第１ワイヤ６３Ｕ及び集積回路素子２５Ｌの制限配線２１ｅを介してドライブ回路２１ＵＬの出力配線２１ｄの電位が高くなる。したがって、ＭＯＳＦＥＴ１２Ｕのゲート−ソース間電圧が負の値になることが抑制されるため、ＭＯＳＦＥＴ１２Ｕのしきい値電圧Ｖｔｈの変動を抑制することができる。
【０１５８】
本実施形態によれば、第１実施形態の効果に加え、以下の効果が得られる。
（２−１）ドライブ回路２１ＵＬ，２１ＶＬ，２１ＷＬの制限配線２１ｅにはそれぞれダイオード１３が設けられている。これにより、ＭＯＳＦＥＴ１２Ｕ〜１２Ｗがオンするときにドライブ回路２１ＵＬ，２１ＶＬ，２１ＷＬの出力電圧によってＭＯＳＦＥＴ１２Ｕ〜１２Ｗのソース電位が高くなることが抑制される。したがって、ＭＯＳＦＥＴ１２Ｕ〜１２Ｗのそれぞれに流れる電流を高精度に制御することができる。
【０１５９】
（２−２）第１制限部ＣＶ１のダイオード１３は、ドライブ回路２１ＵＬのソース接地回路２１ａよりも第１出力端子２５ａｕ及び第１入力端子２５ｂｕ側に配置されている。第２制限部ＣＶ２のダイオード１３は、ドライブ回路２１ＶＬのソース接地回路２１ａよりも第２出力端子２５ａｖ及び第２入力端子２５ｂｖ側に配置されている。第３制限部ＣＶ３のダイオード１３は、ドライブ回路２１ＷＬのソース接地回路２１ａよりも第３出力端子２５ａｗ及び第３入力端子２５ｂｗ側に配置されている。これにより、ドライブ回路２１ＵＬ，２１ＶＬ，２１ＷＬの制限配線２１ｅの長さを短くすることができ、制限配線２１ｅのインダクタンスの影響を低減することができる。
【０１６０】
（２−３）各ダイオード１３が集積回路素子２５Ｌ内に設けられている。この構成によれば、各ダイオード１３が集積回路素子２５Ｌとは別の半導体チップとして設けられた構成と比較して、半導体装置１の小型化を図ることができる。
【０１６１】
（第３実施形態）
図９及び図１５を参照して、第３実施形態の半導体装置１について説明する。本実施形態の半導体装置１は、第１実施形態の半導体装置１と比較して、ＭＯＳＦＥＴ１２Ｕの配置態様が異なる。なお、以下の説明において、第１実施形態の半導体装置１の構成と共通する構成には同一の符号を付し、その説明を省略する場合がある。
【０１６２】
図９に示すように、第１実施形態では、各フレーム３２Ｕ，３２Ｖ，３２Ｗに実装されたＭＯＳＦＥＴ１２Ｕ〜１２Ｗのそれぞれの向き（配置姿勢）は同じである。図９のＭＯＳＦＥＴ１２Ｕ〜１２Ｗは、第２方向Ｙが長手方向となるように各フレーム３２Ｕ，３２Ｖ，３２Ｗに実装されている。この場合、各フレーム３２Ｕ，３２Ｖ，３２Ｗのうち最もフレーム３１側に配置される第１フレーム３２ＵのＭＯＳＦＥＴ１２Ｕの第１ワイヤ６２Ｕの長さ及び第１ワイヤ６３Ｕの長さがそれぞれ長くなる。
【０１６３】
そこで、本実施形態では、図１５に示すように、第１フレーム３２Ｕに実装されたＭＯＳＦＥＴ１２Ｕの向き（配置姿勢）が、第２フレーム３２Ｖに実装されたＭＯＳＦＥＴ１２Ｖ及び第３フレーム３２Ｗに実装されたＭＯＳＦＥＴ１２Ｗの向き（配置姿勢）と異なる。詳述すると、第１フレーム３２ＵのＭＯＳＦＥＴ１２Ｕは、第１方向Ｘが長手方向となるように第１フレーム３２Ｕに実装されている。さらにＭＯＳＦＥＴ１２Ｕは、そのゲート電極パッド１２ｇが集積回路素子２５Ｌに接近するように第１フレーム３２Ｕに実装されている。より詳細には、ＭＯＳＦＥＴ１２Ｕは、そのゲート電極パッド１２ｇがＭＯＳＦＥＴ１２Ｕの表面において第１方向ＸのＭＯＳＦＥＴ１２Ｖ側かつ第２方向Ｙのフレーム３４側となるように第１フレーム３２Ｕに実装されている。
【０１６４】
また本実施形態では、ＭＯＳＦＥＴ１２Ｕのソース電極パッド１２ｓと集積回路素子２５Ｌとを接続する第１ワイヤ６３Ｕと、ＭＯＳＦＥＴ１２Ｕのゲート電極パッド１２ｇと集積回路素子２５Ｌとを接続する第１ワイヤ６２Ｕとの配置が異なる。詳述すると、第１ワイヤ６２Ｕは、第１ワイヤ６３Ｕよりも第２フレーム３２Ｖ側に配置されている。第１ワイヤ６２Ｕは、ソース電極パッド１２ｓにおけるゲート電極パッド１２ｇと第１方向Ｘに隣り合い、かつフレーム３３側の領域に接続されている。
【０１６５】
本実施形態によれば、第１実施形態の効果に加え、以下の効果が得られる。
（３−１）第１フレーム３２Ｕに実装されたＭＯＳＦＥＴ１２Ｕは、そのゲート電極パッド１２ｇが集積回路素子２５Ｌに接近するように第１フレーム３２Ｕに配置されるため、ゲート電極パッド１２ｇと集積回路素子２５Ｌとを接続する第１ワイヤ６２Ｕの長さを短くすることができる。したがって、第１ワイヤ６２Ｕのインダクタンスの影響を低減することができる。
【０１６６】
（第４実施形態）
図１６、図１７、図１８Ａ、及び図１８Ｂを参照して、第４実施形態の半導体装置１について説明する。本実施形態の半導体装置１は、第１実施形態の半導体装置１の制限部に代えて、ＭＯＳＦＥＴ１１Ｕ〜１１Ｗのオン時にＭＯＳＦＥＴ１２Ｕ〜１２Ｗのソースの電位の変動を抑制する制限部が設けられた点が異なる。なお、以下の説明において、第１実施形態の半導体装置１の構成と共通する構成には同一の符号を付し、その説明を省略する場合がある。
【０１６７】
図１６に示すように、半導体装置１は、第１実施形態の制限部としての第１制限部ＣＶ１、第２制限部ＣＶ２、及び第３制限部ＣＶ３（ともに図１４参照）に代えて、制限部としての第１制限部ＣＰ１、第２制限部ＣＰ２、及び第３制限部ＣＰ３を有する。
【０１６８】
第１制限部ＣＰ１は、ＭＯＳＦＥＴ１１Ｕのオン時にＭＯＳＦＥＴ１２Ｕのソースの電位の変動を抑制する機構である。第１制限部ＣＰ１は、第１インバータ回路１０Ｕの第２スイッチング素子に接続された第６ダイオードの一例である第１ダイオード１４Ｕを有する。第１ダイオード１４Ｕのアノードは、ＭＯＳＦＥＴ１２Ｕのソースに接続され、第１ダイオード１４Ｕのカソードは、このＭＯＳＦＥＴ１２Ｕのドレインに接続されている。
【０１６９】
第２制限部ＣＰ２は、ＭＯＳＦＥＴ１１Ｖのオン時にＭＯＳＦＥＴ１２Ｖのソースの電位の変動を抑制する機構である。第２制限部ＣＰ２は、第２インバータ回路１０Ｖの第２スイッチング素子に接続された第７ダイオードの一例である第２ダイオード１４Ｖを有する。第２ダイオード１４Ｖのアノードは、ＭＯＳＦＥＴ１２Ｖのソースに接続され、第２ダイオード１４Ｖのカソードは、このＭＯＳＦＥＴ１２Ｖのドレインに接続されている。
【０１７０】
第３制限部ＣＰ３は、ＭＯＳＦＥＴ１１Ｗのオン時にＭＯＳＦＥＴ１２Ｗのソースの電位の変動を抑制する機構である。第３制限部ＣＰ３は、第３インバータ回路１０Ｗの第２スイッチング素子に接続された第８ダイオードの一例である第３ダイオード１４Ｗを有する。第３ダイオード１４Ｗのアノードは、ＭＯＳＦＥＴ１２Ｗのソースに接続され、第３ダイオード１４Ｗのカソードは、このＭＯＳＦＥＴ１２Ｗのドレインに接続されている。
【０１７１】
各ダイオード１４Ｕ，１４Ｖ，１４Ｗの一例は、ショットキバリアダイオードである。本実施形態では、第１ダイオード１４Ｕは、その順方向電圧ＶｆがＭＯＳＦＥＴ１２Ｕのボディダイオードの順方向電圧よりも低くなるように構成されている。第２ダイオード１４Ｖは、その順方向電圧ＶｆがＭＯＳＦＥＴ１２Ｖのボディダイオードの順方向電圧よりも低くなるように構成されている。第３ダイオード１４Ｗは、その順方向電圧がＭＯＳＦＥＴ１２Ｗのボディダイオードの順方向電圧よりも低くなるように構成されている。図１７に示すように、各ダイオード１４Ｕ，１４Ｖ，１４Ｗはそれぞれ、半導体チップにより形成されている。第１ダイオード１４Ｕは第１フレーム３２Ｕの領域Ｒａ８に実装され、第２ダイオード１４Ｖは第２フレーム３２Ｖの領域Ｒａ８に実装され、第３ダイオード１４Ｗは第３フレーム３２Ｗの領域Ｒａ８に実装されている。各ダイオード１４Ｕ，１４Ｖ，１４Ｗは、領域Ｒａ８における第２方向Ｙの封止樹脂５０の第４側面５０Ｆ寄りに位置している。
【０１７２】
各ダイオード１４Ｕ，１４Ｖ，１４Ｗは、表面電極であるアノード電極パッド１４ａと、裏面電極であるカソード電極とを有する。第１ダイオード１４Ｕのカソード電極は、半田等により第１フレーム３２Ｕに電気的に接続されている。第２ダイオード１４Ｖのカソード電極は、半田等により第２フレーム３２Ｖに電気的に接続されている。第３ダイオード１４Ｗのカソード電極は、半田等により第３フレーム３２Ｗに電気的に接続されている。
【０１７３】
図１７に示すように、第１制限部ＣＰ１は、第１ワイヤ６１Ｕと、第１ワイヤ６１Ｕとは別に設けられた第４ダイオード用ワイヤの一例である第１ダイオード用ワイヤ６４Ｕとをさらに有する。第１ワイヤ６１Ｕは、第１フレーム３２ＵのＭＯＳＦＥＴ１２Ｕのソース電極パッド１２ｓと、フレーム３５Ｕのアイランド部３５ａとを接続している。第１ワイヤ６１Ｕは、第２フレーム３２Ｖの第２ダイオード１４Ｖ及び第３フレーム３２Ｗの接続部３２ｃを通過してフレーム３５Ｕに接続されている。第１ダイオード用ワイヤ６４Ｕは、第１ダイオード１４Ｕのアノード電極パッド１４ａと、フレーム３５Ｕのアイランド部３５ａとを接続している。第１ダイオード用ワイヤ６４Ｕは、フレーム３２Ｖの接続部３２ｃ及びフレーム３２Ｗの接続部３２ｃを通過してフレーム３５Ｕに接続されている。フレーム３５Ｕのアイランド部３５ａにおいて、第１ワイヤ６１Ｕが接続される位置と第１ダイオード用ワイヤ６４Ｕが接続される位置とは互いに異なる。より詳細には、第１ワイヤ６１Ｕがフレーム３５Ｕのアイランド部３５ａに接続される位置は、第１ダイオード用ワイヤ６４Ｕがフレーム３５Ｕのアイランド部３５ａに接続される位置よりも第３フレーム３２Ｗの接続部３２ｃ側に位置している。
【０１７４】
第２制限部ＣＰ２は、第２ワイヤ６１Ｖと、第２ワイヤ６１Ｖとは別に設けられた第５ダイオード用ワイヤの一例である第２ダイオード用ワイヤ６４Ｖとをさらに有する。第２ワイヤ６１Ｖは、第２フレーム３２ＶのＭＯＳＦＥＴ１２Ｖのソース電極パッド１２ｓと、フレーム３５Ｖのアイランド部３５ａとを接続している。第２ワイヤ６１Ｖは、第３フレーム３２Ｗの第３ダイオード１４Ｗを通過してフレーム３５Ｖに接続されている。第２ダイオード用ワイヤ６４Ｖは、第２ダイオード１４Ｖのアノード電極パッド１４ａと、フレーム３５Ｖのアイランド部３５ａとを接続している。第２ダイオード用ワイヤ６４Ｖは、フレーム３２Ｗのアイランド部３２ａのうちの接続部３２ｃ側の端部を通過してフレーム３５Ｖに接続されている。フレーム３５Ｖのアイランド部３５ａにおいて、第２ワイヤ６１Ｖが接続される位置と第２ダイオード用ワイヤ６４Ｖが接続される位置とは互いに異なる。より詳細には、第２ワイヤ６１Ｖがフレーム３５Ｖのアイランド部３５ａに接続される位置は、第２ダイオード用ワイヤ６４Ｖがフレーム３５Ｖのアイランド部３５ａに接続される位置よりもフレーム３５Ｕのアイランド部３５ａ側に位置している。
【０１７５】
第３制限部ＣＰ３は、第３ワイヤ６１Ｗと、第３ワイヤ６１Ｗとは別に設けられた第６ダイオード用ワイヤの一例である第３ダイオード用ワイヤ６４Ｗとをさらに有する。第３ワイヤ６１Ｗは、第３フレーム３２ＷのＭＯＳＦＥＴ１２Ｗのソース電極パッド１２ｓと、フレーム３５Ｗのアイランド部３５ａとを接続している。第３ワイヤ６１Ｗは、フレーム３２Ｗの第３ダイオード１４Ｗよりも領域Ｒａ７側の部分を通過してフレーム３５Ｗに接続されている。第３ダイオード用ワイヤ６４Ｗは、第３ダイオード１４Ｗのアノード電極パッド１４ａと、フレーム３５Ｗのアイランド部３５ａとを接続している。フレーム３５Ｗのアイランド部３５ａにおいて、第３ワイヤ６１Ｗが接続される位置と第３ダイオード用ワイヤ６４Ｗが接続される位置とは互いに異なる。より詳細には、第３ワイヤ６１Ｗがフレーム３５Ｗのアイランド部３５ａに接続される位置は、第３ダイオード用ワイヤ６４Ｗがフレーム３５Ｗのアイランド部３５ａに接続される位置よりも第３フレーム３２Ｗのアイランド部３２ａ側に位置している。
【０１７６】
各ダイオード用ワイヤ６４Ｕ，６４Ｖ，６４Ｗは例えばアルミニウム（Ａｌ）からなる。各ダイオード用ワイヤ６４Ｕ，６４Ｖ，６４Ｗのワイヤ径は互いに等しい。各ダイオード用ワイヤ６４Ｕ，６４Ｖ，６４Ｗのワイヤ径は、各ワイヤ６１Ｕ，６１Ｖ，６１Ｗのワイヤ径と等しい。
【０１７７】
〔第１〜第３ダイオードの構造〕
次に、図１８Ａ及び図１８Ｂを参照して、各ダイオード１４Ｕ，１４Ｖ，１４Ｗの構造の一例について説明する。なお、各ダイオード１４Ｕ，１４Ｖ，１４Ｗの構造は互いに同じであるため、以下では第１ダイオード１４Ｕの構造について説明し、第２ダイオード１４Ｖ及び第３ダイオード１４Ｗの構造の説明を省略する。
【０１７８】
第１ダイオード１４Ｕは、Ｎ＋型（例えば、Ｎ型不純物濃度が１ｅ１８〜１ｅ２１ｃｍ−３）のシリコン基板９０を備える。シリコン基板９０の裏面には、その全域を覆うようにカソード電極９１が形成されている。カソード電極９１は、Ｎ型のシリコンとオーミック接触する金属（例えば、金（Ａｕ）、ニッケル（Ｎｉ）、シリサイド、コバルト（Ｃｏ）シリサイド等）からなる。
【０１７９】
シリコン基板９０の表面には、シリコン基板９０よりも低濃度のＮ−型（例えば、Ｎ型不純物濃度が１ｅ１５〜１ｅ１７ｃｍ−３）のエピタキシャル層９２（半導体層）が積層されている。エピタキシャル層９２の厚さは、例えば２μｍ〜２０μｍである。
【０１８０】
エピタキシャル層９２の表面には、例えば酸化シリコン（Ｓｉ０２）からなるフィールド絶縁膜９３が積層されている。フィールド絶縁膜９３の厚さは、例えば１０００Å以上、好ましくは、７０００Å〜４００００Åである。なお、フィールド絶縁膜９３は、窒化シリコン（ＳｉＮ）等の他の絶縁物から形成されてもよい。
【０１８１】
フィールド絶縁膜９３は、エピタキシャル層９２の中央部を露出させる開口９４が形成されている。エピタキシャル層９２の中央部の表層部には、複数のトレンチ９５が、エピタキシャル層９２を表面から掘り下げることで形成されている。各トレンチ９５は、所定方向に沿って延びる縦溝である。トレンチ９５の底面は、エピタキシャル層９２の表面に沿った平面である。このため、各トレンチ９５の断面は、略矩形状である。本実施形態では、７つのトレンチ９５が所定の間隔を隔てて平行に延びている。すなわち７つのトレンチ９５は、平面視においてストライプ状に形成されている。
【０１８２】
エピタキシャル層９２の表層部において、隣接するトレンチ９５に挟まれた部分には、メサ部９６が形成されている。トレンチ９５が略矩形状の断面を有する場合、それに応じて、メサ部９６は、略矩形状の断面を有する。各メサ部９６は、隣接する一対のトレンチ９５の底面の各一側縁から、例えば略垂直に立ち上がる一対の側壁面（トレンチ９５の側壁面）と、それらの一対の側壁面間を結合する天面（エピタキシャル層９２の表面）とを有する。
【０１８３】
エピタキシャル層９２上には、アノード電極９７が形成されている。アノード電極９７は、フィールド絶縁膜９３の開口９４内を埋め尽くし、フィールド絶縁膜９３における開口９４の周縁部９８を覆うように、当該開口９４の外方へ張り出している。すなわち、フィールド絶縁膜９３の周縁部９８は、エピタキシャル層９２及びアノード電極９７により、全周に亘ってその上下両側から挟まれている。フィールド絶縁膜９３の周縁部９８を覆うアノード電極９７の、フィールド絶縁膜９３の開口９４の端部からのはみ出し量は、例えば１０μｍ以上、好ましくは、１０μｍ〜１００μｍである。
【０１８４】
アノード電極９７は、フィールド絶縁膜９３の開口９４内でエピタキシャル層９２に接合されたショットキメタル９９と、このショットキメタル９９に積層されたコンタクトメタル１００とを含む多層構造（本実施形態では２層構造）を有する。
【０１８５】
ショットキメタル９９は、Ｎ型のシリコンとの接合によりショットキ接合を形成する金属（例えば、チタン（Ｔｉ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）等）からなる。本実施形態のショットキメタル９９は、チタンが用いられている。ショットキメタル９９は、トレンチ９５の内壁面（底面及び一対の側壁面）を含むエピタキシャル層９２の表面に接するように形成されている。このため、ショットキメタル９９は、全てのトレンチ９５の内壁面及びトレンチ９５外においてエピタキシャル層９２の表面に接している。また、ショットキメタル９９は、各トレンチ９５の内壁面の全域を覆い、かつトレンチ９５外にまで連続して延びている。つまり、ショットキメタル９９は、フィールド絶縁膜９３の開口９４から露出されているエピタキシャル層９２の表面に対して、その全域を完全に覆うように接合されている。本実施形態のショットキメタル９９は、トレンチ９５の底面に接する底面部９９ａと、トレンチ９５の側壁面（メサ部９６の側壁面）に接する側面部９９ｂと、メサ部９６の天面に接する天面部９９ｃとを含む。
【０１８６】
この場合、図１８Ｂの太線で示すように、ショットキメタル９９とエピタキシャル層９２の表面との接合面（ショットキ接合面）Ｓは、フィールド絶縁膜９３の開口９４内の領域において、凹凸状の断面を有するように形成されている。このため、エピタキシャル層９２の表面（図１８Ｂにおいて水平方向に延びている部分）をその法線方向に沿う平面視におけるエピタキシャル層９２の見かけ上の面積よりも、ショットキ接合面Ｓの面積が大きくなる。詳述すると、ショットキ接合面Ｓは、トレンチ９５の底面に接する底面部Ｓ１と、トレンチ９５の側壁面（メサ部９６の側壁面）に接する側面部Ｓ２と、メサ部９６の天面に接する天面部Ｓ３とを含む。トレンチ９５が略矩形状の断面を有する場合には、トレンチ９５が形成されていない場合と比べ、側面部Ｓ２の分だけ、ショットキ接合面Ｓの面積を大きくすることができる。
【０１８７】
エピタキシャル層９２に接合されるショットキメタル９９は、エピタキシャル層９２を構成するシリコン半導体との間に、例えば０．５２ｅＶ〜０．９ｅＶのショットキバリア（電位障壁）を形成する。また、本実施形態のショットキメタル９９の厚さは、０．０２μｍ〜０．２μｍである。
【０１８８】
コンタクトメタル１００は、アノード電極９７において、第１ダイオード１４Ｕの最表面に露出して、第１ダイオード用ワイヤ６４Ｕ（図１７参照）等が接合される部分である。すなわちコンタクトメタル１００は、アノード電極パッド１４ａを構成している。コンタクトメタル１００は、例えばアルミニウム（Ａｌ）からなる。本実施形態のコンタクトメタル１００の厚さは、例えば０．５μｍ〜５μｍである。コンタクトメタル１００は、各トレンチ９５の内壁面を覆っているショットキメタル９９に接するように各トレンチ９５に埋め込まれている。つまり、コンタクトメタル１００は、ショットキメタル９９の底面部９９ａ、一対の側面部９９ｂ、及び天面部９９ｃに接している。このため、コンタクトメタル１００は、各トレンチ９５のショットキメタル９９に接する側において、凹凸状の断面を有するように形成されている。一方、コンタクトメタル１００においてショットキメタル９９と接する側とは反対側の表面は、エピタキシャル層９２の表面（トレンチ９５の内壁面を除く）に沿って平坦に形成されている。
【０１８９】
ショットキメタル９９がチタンからなる場合、ショットキメタル９９と、アルミニウムからなるコンタクトメタル１００との間には、窒化チタン（ＴｉＮ）層が介在されることが好ましい。窒化チタン層は、ショットキメタル９９のチタンとコンタクトメタル１００のアルミニウムとを接着させるとともに、チタンとアルミニウムとの間での導電性を確保し、さらにチタン及びアルミニウムの相互拡散を抑制するバリア層として機能する。このようなバリア層は、コンタクトメタル１００の材料がショットキメタル９９へと拡散することを抑制又は防止することにより、ショットキ接合面Ｓを保護する。
【０１９０】
第１ダイオード１４Ｕの最表面には、表面保護膜（図示略）が形成されてもよい。この場合、表面保護膜の中央部には、コンタクトメタル１００を露出させる開口が形成されることが好ましい。第１ダイオード用ワイヤ６４Ｕ（図１７参照）等の外部接続部材は、この開口を介してコンタクトメタル１００に接合される。
【０１９１】
エピタキシャル層９２の表層部には、ショットキメタル９９に接するようにＰ型拡散層からなるガードリング１０１が形成されている。ガードリング１０１は、平面視において、フィールド絶縁膜９３の開口９４の内外に跨るように、開口９４の輪郭に沿って形成されている。したがって、ガードリング１０１は、フィールド絶縁膜９３の開口９４の内方に張り出し、開口９４内のショットキメタル９９の終端部である外縁部９９ｄに接する内側部分１０１ａと、開口９４の外方に張り出し、フィールド絶縁膜９３の周縁部９８を挟んでアノード電極９７（周縁部９８上のショットキメタル９９）に対向する外側部分１０１ｂとを有する。ガードリング１０１のエピタキシャル層９２の表面からの深さは、例えば０．５μｍ〜８μｍである。
【０１９２】
フィールド絶縁膜９３の開口９４の内外に跨って形成されたガードリング１０１は、フィールド絶縁膜９３の周縁部９８とショットキメタル９９との境界部分をエピタキシャル層９２側から覆っている。ガードリング１０１が無い場合、第１ダイオード１４Ｕに逆バイアスが印加されたとき、境界部分に電界が集中し、リークが発生し易くなる。本実施形態の第１ダイオード１４Ｕでは、上記境界部分をガードリング１０１が覆っていることにより、逆バイアスの印加時にガードリング１０１から広がる空乏層によって電界集中を緩和することができ、それに応じてリークを抑制することができる。したがって、第１ダイオード１４Ｕの耐圧が向上する。
【０１９３】
図１９を参照して、本実施形態の作用について説明する。なお、比較半導体装置は、各制限部ＣＰ１，ＣＰ２，ＣＰ３（各ダイオード１４Ｕ，１４Ｖ，１４Ｗ及び各ダイオード用ワイヤ６４Ｕ，６４Ｖ，６４Ｗ）を備えていない半導体装置である。
【０１９４】
比較半導体装置では、例えば、モータ２（図１参照）の駆動時において、ＭＯＳＦＥＴ１１ＵがオフするときにＭＯＳＦＥＴ１２Ｕのボディダイオードを通じて回生電流が流れ、このときにＭＯＳＦＥＴ１１Ｕがオンするとリカバリ電流がＭＯＳＦＥＴ１２Ｕのボディダイオードに流れる。このとき、第１ワイヤ６１Ｕのインダクタンスの影響により、ＭＯＳＦＥＴ１２Ｕのソース電位が浮き上がり、ＭＯＳＦＥＴ１２Ｕのゲート電位よりも高くなる、所謂負バイアスが発生する場合がある。
【０１９５】
この点、本実施形態の半導体装置１は、第１制限部ＣＰ１として、第１ダイオード用ワイヤ６４Ｕと、第１ワイヤ６１Ｕとが個別に設けられ、第１ダイオード用ワイヤ６４Ｕがフレーム３５Ｕのアイランド部３５ａに接続された構成を有する。このため、例えば、モータ２（図１参照）の駆動時において、ＭＯＳＦＥＴ１１Ｕがオンするとき、ＭＯＳＦＥＴ１２Ｕがオフすることにより生じる回生電流は、第１ダイオード１４Ｕの順方向電圧ＶｆがＭＯＳＦＥＴ１２Ｕのボディダイオードの順方向電圧よりも低いため、第１ダイオード１４Ｕを流れる。すなわち、この回生電流は、第１ワイヤ６１Ｕを通じてＭＯＳＦＥＴ１２Ｕのボディダイオードを流れない。したがって、ＭＯＳＦＥＴ１１Ｕのオン時の電流変化ｄＩ／ｄｔと第１ワイヤ６１Ｕのインダクタンスに起因して発生するＭＯＳＦＥＴ１２Ｕのソース電位が浮き上がることが抑制される。したがって、ＭＯＳＦＥＴ１２Ｕの負バイアスの発生を抑制することができる。
【０１９６】
また、第２ダイオード用ワイヤ６４Ｖ及び第２ワイヤ６１Ｖと、第３ダイオード用ワイヤ６４Ｗ及び第３ワイヤ６１Ｗとは、第１ダイオード用ワイヤ６４Ｕ及び第１ワイヤ６１Ｕと同様の構成であるため、上述の作用と同様の作用を生じる。
【０１９７】
本実施形態によれば、第１実施形態の効果に加え、以下の効果が得られる。
（４−１）ＭＯＳＦＥＴ１２Ｕ〜１２Ｗに接続される各ワイヤ６１Ｕ，６１Ｖ，６１Ｗと、各ダイオード用ワイヤ６４Ｕ，６４Ｖ，６４Ｗとが個別に設けられることにより、ＭＯＳＦＥＴ１２Ｕ〜１２Ｗのソース電位の浮き上がりが抑制される。このため、ＭＯＳＦＥＴ１１Ｕがオンするときに、ＭＯＳＦＥＴ１２Ｕのゲート−ソース間電圧が負の値になることが抑制される。またＭＯＳＦＥＴ１１Ｖがオンするときに、ＭＯＳＦＥＴ１２Ｖのゲート−ソース間電圧が負の値になることが抑制される。またＭＯＳＦＥＴ１１Ｗがオンするときに、ＭＯＳＦＥＴ１２Ｗのゲート−ソース間電圧が負の値になることが抑制される。したがって、ＭＯＳＦＥＴ１２Ｕ〜１２Ｗのそれぞれについて、しきい値電圧Ｖｔｈの変動を抑制することができる。
【０１９８】
（第５実施形態）
図２０及び図２１を参照して、第５実施形態の半導体装置１について説明する。本実施形態の半導体装置１は、第４実施形態の半導体装置１と比較して、ＭＯＳＦＥＴ１１Ｕ〜１１Ｗのそれぞれに逆並列に接続されたダイオードが追加された点が異なる。なお、以下の説明において、第４実施形態の半導体装置１の構成と共通する構成には同一の符号を付し、その説明を省略する場合がある。
【０１９９】
図２０に示すように、半導体装置１は、ＭＯＳＦＥＴ１１Ｕとは別に設けられた第１ダイオード１５Ｕと、ＭＯＳＦＥＴ１１Ｖとは別に設けられた第２ダイオード１５Ｖ、及びＭＯＳＦＥＴ１１Ｗとは別に設けられた第３ダイオード１５Ｗを有する。第１ダイオード１５ＵのアノードはＭＯＳＦＥＴ１１Ｕのソースに接続され、第１ダイオード１５ＵのカソードはＭＯＳＦＥＴ１１Ｕのドレインに接続されている。第２ダイオード１５ＶのアノードはＭＯＳＦＥＴ１１Ｖのソースに接続され、第２ダイオード１５ＶのカソードはＭＯＳＦＥＴ１１Ｖのドレインに接続されている。第３ダイオード１５ＷのアノードはＭＯＳＦＥＴ１１Ｗのソースに接続され、第３ダイオード１５ＷのカソードはＭＯＳＦＥＴ１１Ｗのドレインに接続されている。なお、第１ダイオード１５Ｕは、第１インバータ回路１０Ｕの第１スイッチング素子とは別に設けられ、この第１スイッチング素子に電気的に接続された第３ダイオードの一例である。第２ダイオード１５Ｖは、第２インバータ回路１０Ｖの第１スイッチング素子とは別に設けられ、この第１スイッチング素子に電気的に接続された第４ダイオードの一例である。第３ダイオード１５Ｗは、第３インバータ回路１０Ｗの第１スイッチング素子とは別に設けられ、この第１スイッチング素子に電気的に接続された第５ダイオードの一例である。
【０２００】
各ダイオード１５Ｕ，１５Ｖ，１５Ｗの一例は、各ダイオード１４Ｕ，１４Ｖ，１４Ｗと同様のショットキバリアダイオードである。図２１に示すように、各ダイオード１５Ｕ，１５Ｖ，１５Ｗはそれぞれ、半導体チップにより形成されている。第１ダイオード１５Ｕはフレーム３１の領域Ｒａ４に実装され、第２ダイオード１５Ｖは領域Ｒａ５に実装され、第３ダイオード１５Ｗは領域Ｒａ６に実装されている。第１ダイオード１５Ｕは、領域Ｒａ６における第２方向Ｙの封止樹脂５０の第４側面５０Ｆ寄りに位置し、第２ダイオード１５Ｖは、領域Ｒａ７における第２方向Ｙの封止樹脂５０の第４側面５０Ｆ寄りに位置し、第３ダイオード１５Ｗは、領域Ｒａ６における第２方向Ｙの封止樹脂５０の第４側面５０Ｆ寄りに位置している。
【０２０１】
各ダイオード１５Ｕ，１５Ｖ，１５Ｗは、表面電極であるアノード電極パッド１５ａと、裏面電極であるカソード電極とを有する。各ダイオード１５Ｕ，１５Ｖ，１５Ｗのカソード電極は、半田等によりフレーム３１に電気的に接続されている。
【０２０２】
第１ダイオード１５Ｕのアノード電極パッド１５ａと、第１フレーム３２Ｕのワイヤ接合部３２ｆとは、第１ワイヤ６０Ｕにより接続されている。第２ダイオード１５Ｖのアノード電極パッド１５ａと、第２フレーム３２Ｖのワイヤ接合部３２ｆとは、第２ワイヤ６０Ｖにより接続されている。第３ダイオード１５Ｗのアノード電極パッド１５ａと、第３フレーム３２Ｗのワイヤ接合部３２ｆとは、第３ワイヤ６０Ｗにより接続されている。
【０２０３】
図２１に示すとおり、半導体装置１は、各ワイヤ６０Ｕ，６０Ｖ，６０Ｗ、高電位側の第１ダイオード用ワイヤ６５Ｕ、高電位側の第２ダイオード用ワイヤ６５Ｖ、高電位側の第３ダイオード用ワイヤ６５Ｗ、各ワイヤ６１Ｕ，６１Ｖ，６１Ｗ、及び低電位側の各ダイオード用ワイヤ６４Ｕ，６４Ｖ，６４Ｗを有する。各ワイヤ６１Ｕ，６１Ｖ，６１Ｗ及び各ダイオード用ワイヤ６４Ｕ，６４Ｖ，６４Ｗの構成及び接続態様は、第４実施形態と同様である。各ダイオード用ワイヤ６４Ｕ，６４Ｖ，６４Ｗは、互いに概ね平行となるように設けられている。各ダイオード用ワイヤ６５Ｕ，６５Ｖ，６５Ｗは、互いに概ね平行となるように設けられている。各ダイオード用ワイヤ６４Ｕ，６４Ｖ，６４Ｗと、各ダイオード用ワイヤ６５Ｕ，６５Ｖ，６５Ｗとは、互いに概ね平行となるように設けられている。
【０２０４】
１本の第１ワイヤ６０Ｕは、ＭＯＳＦＥＴ１１Ｕのソース電極パッド１１ｓと第１フレーム３２Ｕのワイヤ接合部３２ｆとを接続している。１本の第２ワイヤ６０Ｖは、ＭＯＳＦＥＴ１１Ｖのソース電極パッド１１ｓと第２フレーム３２Ｖのワイヤ接合部３２ｆとを接続している。１本の第３ワイヤ６０Ｗは、ＭＯＳＦＥＴ１１Ｗのソース電極パッド１１ｓと第３フレーム３２Ｗのワイヤ接合部３２ｆとを接続している。第１ワイヤ６０Ｕは、第２ダイオード１５Ｖのうちの第２ダイオード用ワイヤ６５Ｖよりも第１ダイオード１５Ｕ側を通過して第１フレーム３２Ｕのワイヤ接合部３２ｆに接続されている。第２ワイヤ６０Ｖは、第３ダイオード１５Ｗのうちの第３ダイオード用ワイヤ６５Ｗよりも第２ダイオード１５Ｖ側及び第１フレーム３２Ｕの接続部３２ｃを通過して第２フレーム３２Ｖのワイヤ接合部３２ｆに接続されている。第３ワイヤ６０Ｗは、第１フレーム３２Ｕの第１ダイオード１４Ｕのうちの第１ダイオード用ワイヤ６４Ｕよりも第３ダイオード１５Ｗ側及び第２フレーム３２Ｖの接続部３２ｃを通過して第３フレーム３２Ｗのワイヤ接合部３２ｆに接続されている。
【０２０５】
第１ダイオード用ワイヤ６５Ｕは、第１ワイヤ６０Ｕとは別に設けられている。１本の第１ダイオード用ワイヤ６５Ｕは、第１ダイオード１５Ｕのアノード電極パッド１５ａとフレーム３２Ｕのワイヤ接合部３２ｆとを接続している。第１ワイヤ６０Ｕが第１フレーム３２Ｕのワイヤ接合部３２ｆに接続される位置と、第１ダイオード用ワイヤ６５Ｕが第１フレーム３２Ｕのワイヤ接合部３２ｆに接続される位置とは互いに異なる。詳述すると、第１ワイヤ６０Ｕが第１フレーム３２Ｕのワイヤ接合部３２ｆに接続される位置は、第１ダイオード用ワイヤ６５Ｕが第１フレーム３２Ｕのワイヤ接合部３２ｆに接続される位置よりも第２フレーム３２Ｖのワイヤ接合部３２ｆ側に位置している。第１ダイオード用ワイヤ６５Ｕは、フレーム３１の接続部３１ｃを通過して第１フレーム３２Ｕのワイヤ接合部３２ｆに接続されている。第２ダイオード用ワイヤ６５Ｖは、第１フレーム３２Ｕの接続部３２ｃを通過して第２フレーム３２Ｖのワイヤ接合部３２ｆに接続されている。第３ダイオード用ワイヤ６５Ｗは、第１フレーム３２Ｕのアイランド部３２ａ及び第２フレーム３２Ｖの接続部３２ｃを通過して第３フレーム３２Ｗのワイヤ接合部３２ｆに接続されている。
【０２０６】
第２ダイオード用ワイヤ６５Ｖは、第２ワイヤ６０Ｖとは別に設けられている。１本の第２ダイオード用ワイヤ６５Ｖは、第２ダイオード１５Ｖのアノード電極パッド１５ａと第２フレーム３２Ｖのワイヤ接合部３２ｆとを接続している。第２ワイヤ６０Ｖが第２フレーム３２Ｖのワイヤ接合部３２ｆに接続される位置と、第２ダイオード用ワイヤ６５Ｖが第２フレーム３２Ｖのワイヤ接合部３２ｆに接続される位置とは互いに異なる。詳述すると、第２ダイオード用ワイヤ６５Ｖが第２フレーム３２Ｖのワイヤ接合部３２ｆに接続される位置は、第２ワイヤ６０Ｖが第２フレーム３２Ｖのワイヤ接合部３２ｆに接続される位置よりも第１フレーム３２Ｕのワイヤ接合部３２ｆ側に位置している。
【０２０７】
第３ダイオード用ワイヤ６５Ｗは、第３ワイヤ６０Ｗとは別に設けられている。１本の第３ダイオード用ワイヤ６５Ｗは、第３ダイオード１５Ｗのアノード電極パッド１５ａと第３フレーム３２Ｗのワイヤ接合部３２ｆとを接続している。第３ワイヤ６０Ｗが第３フレーム３２Ｗのワイヤ接合部３２ｆに接続される位置と、第３ダイオード用ワイヤ６５Ｗが第３フレーム３２Ｗのワイヤ接合部３２ｆに接続される位置とは互いに異なる。詳述すると、第３ダイオード用ワイヤ６５Ｗが第３フレーム３２Ｗのワイヤ接合部３２ｆに接続される位置は、第３ワイヤ６０Ｗが第３フレーム３２Ｗのワイヤ接合部３２ｆに接続される位置よりも第２フレーム３２Ｖのワイヤ接合部３２ｆ側に位置している。
【０２０８】
各ダイオード用ワイヤ６５Ｕ，６５Ｖ，６５Ｗは例えばアルミニウム（Ａｌ）からなる。各ダイオード用ワイヤ６５Ｕ，６５Ｖ，６５Ｗのワイヤ径は互いに等しい。各ダイオード用ワイヤ６５Ｕ，６５Ｖ，６５Ｗのワイヤ径は、各ワイヤ６０Ｕ，６０Ｖ，６０Ｗのワイヤ径と等しい。なお、本実施形態によれば、第４実施形態と同様の作用及び効果が得られる。
【０２０９】
（変形例）
上記各実施形態に関する説明は、本発明に従う半導体装置が取り得る形態の例示であり、その形態を制限することを意図していない。本発明に従う半導体装置は、上記各実施形態以外に例えば以下に示される変形例、及び相互に矛盾しない少なくとも２つの変形例が組み合せられた形態を取り得る。
【０２１０】
・第２〜第５実施形態のうちの少なくとも２つを組み合せることができる。
・上記各実施形態において、各フレーム３２Ｕ，３２Ｖ，３２Ｗに実装されたＭＯＳＦＥＴ１２Ｕ〜１２Ｗのそれぞれの電極パッドの構造、及びＭＯＳＦＥＴ１２Ｕ〜１２Ｗのそれぞれの向き（配置姿勢）は任意に変更可能である。例えば、ＭＯＳＦＥＴ１２Ｕ〜１２Ｗを以下の（Ａ１）〜（Ａ４）のように変更してもよい。
【０２１１】
（Ａ１）図２２に示すように、ＭＯＳＦＥＴ１２Ｕ〜１２Ｗのゲート電極パッド１２ｇの位置を封止樹脂５０の第２側面５０Ｄ側に配置してもよい。ＭＯＳＦＥＴ１２Ｕ〜１２Ｗのソース電極パッド１２ｓはそれぞれ、ゲート電極パッド１２ｇを避けるような切欠部を有する。図２２に示すとおり、ＭＯＳＦＥＴ１２Ｕ，１２Ｖは、第２方向Ｙが長手方向となるように配置されている。一方、ＭＯＳＦＥＴ１２Ｗは、第１方向Ｘが長手方向となるように配置されている。ＭＯＳＦＥＴ１２Ｗは、そのゲート電極パッド１２ｇがフレーム３４側に位置するように配置されている。ＭＯＳＦＥＴ１２Ｗは、集積回路素子２５Ｌよりも第２側面５０Ｄ側に配置されている。なお、図２２では、ＭＯＳＦＥＴ１２Ｗは、第１方向Ｘにおいて領域Ｒａ７の中央となるように配置されているが、これに限られず、例えばＭＯＳＦＥＴ１２Ｗは、第１方向Ｘにおいて第２フレーム３２Ｖ寄りに配置されてもよい。またＭＯＳＦＥＴ１２Ｕは、第１方向Ｘにおいて領域Ｒａ７の中央となるように配置されているが、これに限られず、例えばＭＯＳＦＥＴ１２Ｕは、第１方向Ｘにおいて第２フレーム３２Ｖ寄りに配置されてもよい。
【０２１２】
第１ワイヤ６２Ｕ及び第１ワイヤ６３Ｕはそれぞれ、集積回路素子２５ＬにおけるＭＯＳＦＥＴ１２Ｕの端部かつ第１フレーム３２Ｕ側の端部付近に接続されている。第１ワイヤ６２Ｕは、第１方向Ｘにおいて第１ワイヤ６３Ｕよりも第２フレーム３２Ｖ側に配置されている。第２ワイヤ６２Ｖ及び第２ワイヤ６３Ｖはそれぞれ、集積回路素子２５Ｌの第１方向Ｘの中央部付近に接続されている。第２ワイヤ６２Ｖは、第１方向Ｘにおいて第２ワイヤ６３Ｖよりも第３フレーム３２Ｗ側に配置されている。第３ワイヤ６２Ｗ及び第３ワイヤ６３Ｗはそれぞれ、集積回路素子２５Ｌにおける第３フレーム３２Ｗ側の部分に接続されている。第３ワイヤ６３Ｗは、第１方向Ｘにおいて第３ワイヤ６２Ｗよりも第２フレーム３２Ｖ側に配置されている。
【０２１３】
（Ａ２）図２３に示すように、ＭＯＳＦＥＴ１２Ｕ〜１２Ｗはそれぞれ、ゲート電極パッド１２ｇを２つ有する。またＭＯＳＦＥＴ１２Ｕ〜１２Ｗの構造は互いに共通である。このため、一例としてＭＯＳＦＥＴ１２Ｕの構造を説明し、ＭＯＳＦＥＴ１２Ｖ，１２Ｗの構造の説明を省略する。ＭＯＳＦＥＴ１２Ｕの２つのゲート電極パッド１２ｇは、ＭＯＳＦＥＴ１２Ｕの長手方向の端部に配置されている。ＭＯＳＦＥＴ１２Ｕの２つのゲート電極パッド１２ｇは、ＭＯＳＦＥＴ１２Ｕの平面視において長手方向と直交する方向に間隔を空けて配置されている。ＭＯＳＦＥＴ１２Ｕのソース電極パッド１２ｓは、２つのゲート電極パッド１２ｇの間に延びる部分を有し、平面視において凸状に形成されている。
【０２１４】
図２３に示すとおり、ＭＯＳＦＥＴ１２Ｖは、第２方向Ｙが長手方向となるように配置されている。ＭＯＳＦＥＴ１２Ｕ，１２Ｗは、第１方向Ｘが長手方向となるように配置されている。ＭＯＳＦＥＴ１２Ｕは、そのゲート電極パッド１２ｇが集積回路素子２５Ｌに接近するように配置されている。より詳細には、ＭＯＳＦＥＴ１２Ｕは、そのゲート電極パッド１２ｇが第２フレーム３２Ｖ側となるように配置されている。ＭＯＳＦＥＴ１２Ｗは、そのゲート電極パッド１２ｇが集積回路素子２５Ｌに接近するように配置されている。より詳細には、ＭＯＳＦＥＴ１２Ｗは、そのゲート電極パッド１２ｇが第２フレーム３２Ｖ側となるように配置されている。このように、ＭＯＳＦＥＴ１２Ｕの向き（配置姿勢）とＭＯＳＦＥＴ１２Ｗの向き（配置姿勢）とが互いに逆方向となる。
【０２１５】
第１ワイヤ６２Ｕは、ＭＯＳＦＥＴ１２Ｕの２つのゲート電極パッド１２ｇのうち集積回路素子２５Ｌ側のゲート電極パッド１２ｇに接続されている。第１ワイヤ６３Ｕは、ソース電極パッド１２ｓにおいて２つのゲート電極パッド１２ｇの間の部分に接続されている。第１ワイヤ６３Ｕは、第１方向Ｘにおいて第１ワイヤ６２Ｕよりも第２フレーム３２Ｖ側に配置されている。第２ワイヤ６２Ｖは、２つのゲート電極パッド１２ｇのうちの第３フレーム３２Ｗ側のゲート電極パッド１２ｇに接続されている。第２ワイヤ６３Ｖは、ソース電極パッド１２ｓにおいて２つのゲート電極パッド１２ｇの間の部分に接続されている。このため、第２ワイヤ６２Ｖは、第１方向Ｘにおいて第２ワイヤ６３Ｖよりも第３フレーム３２Ｗ側に配置されている。第３ワイヤ６２Ｗは、２つのゲート電極パッド１２ｇのうち集積回路素子２５Ｌ側のゲート電極パッド１２ｇに接続されている。第３ワイヤ６３Ｗは、ソース電極パッド１２ｓにおいて２つのゲート電極パッド１２ｇの間の部分に接続されている。第３ワイヤ６３Ｗは、第３ワイヤ６２Ｗよりも第２フレーム３２Ｖ側に配置されている。
【０２１６】
（Ａ３）各フレーム３２Ｕ，３２Ｖ，３２Ｗに実装されたＭＯＳＦＥＴ１２Ｕ〜１２Ｗのそれぞれの向き（配置姿勢）は任意に変更可能である。一例では、図２４に示すように、ＭＯＳＦＥＴ１２Ｕ〜１２Ｗの向き（配置姿勢）が互いに異なる。詳述すると、ＭＯＳＦＥＴ１２Ｕは、ゲート電極パッド１２ｇが集積回路素子２５Ｌに接近するように、かつＭＯＳＦＥＴ１２Ｕの長手方向が第１方向Ｘ及び第２方向Ｙとは異なる方向に沿うように配置されている。ＭＯＳＦＥＴ１２Ｕの長手方向と第１方向Ｘとの成す角度θ１の一例は、８０°である。ＭＯＳＦＥＴ１２Ｖは、その長手方向が第１方向Ｘに沿うように配置されている。ＭＯＳＦＥＴ１２Ｗは、ゲート電極パッド１２ｇが集積回路素子２５Ｌに接近するように、かつＭＯＳＦＥＴ１２Ｗの長手方向が第１方向Ｘ及び第２方向Ｙとは異なる方向に沿うように配置されている。ＭＯＳＦＥＴ１２Ｗの長手方向と第１方向Ｘとの成す角度θ２の一例は、１０°である。なお、角度θ１及び角度θ２は、０°以上かつ９０°以下の範囲内で任意に変更可能である。図２４では、角度θ１及び角度θ２が異なっていたが、角度θ１及び角度θ２が互いに等しくてもよい。
【０２１７】
第１ワイヤ６２Ｕ及び第１ワイヤ６３Ｕはそれぞれ、集積回路素子２５ＬにおけるＭＯＳＦＥＴ１２Ｕの端部かつ第１フレーム３２Ｕ側の端部付近に接続されている。第１ワイヤ６２Ｕは、第１方向Ｘにおいて第１ワイヤ６３Ｕよりも第２フレーム３２Ｖ側に配置されている。第２ワイヤ６２Ｖ及び第２ワイヤ６３Ｖはそれぞれ、集積回路素子２５Ｌの第１方向Ｘの中央部付近に接続されている。第２ワイヤ６３Ｖは、第１方向Ｘにおいて第２ワイヤ６２Ｖよりも第３フレーム３２Ｗ側に配置されている。第３ワイヤ６２Ｗ及び第３ワイヤ６３Ｗはそれぞれ、集積回路素子２５Ｌにおける第３フレーム３２Ｗ側の部分に接続されている。第３ワイヤ６３Ｗは、第１方向Ｘにおいて第３ワイヤ６２Ｗよりも第２フレーム３２Ｖ側に配置されている。
【０２１８】
また、図２４に示す変形例のＭＯＳＦＥＴ１２Ｕ，１２Ｗの向きをさらに図２５に示すように変更してもよい。すなわち、図２５に示すように、ＭＯＳＦＥＴ１２Ｕは、ゲート電極パッド１２ｇが集積回路素子２５Ｌから離間するように、かつＭＯＳＦＥＴ１２Ｕの長手方向が第１方向Ｘ及び第２方向Ｙとは異なる方向に沿うように配置されている。ＭＯＳＦＥＴ１２Ｗは、ゲート電極パッド１２ｇが集積回路素子２５Ｌから離間するように、かつＭＯＳＦＥＴ１２Ｗの長手方向が第１方向Ｘ及び第２方向Ｙとは異なる方向に沿うように配置されている。角度θ１の一例は、１００°である。この場合、角度θ１は、９０°以上かつ１８０°以下の範囲内で任意に変更可能である。
【０２１９】
第１ワイヤ６２Ｕ及び第１ワイヤ６３Ｕはそれぞれ、集積回路素子２５ＬにおけるＭＯＳＦＥＴ１２Ｕの端部かつ第１フレーム３２Ｕ側の端部付近に接続されている。第１ワイヤ６３Ｕは、第１方向Ｘにおいて第１ワイヤ６２Ｕよりも第２フレーム３２Ｖ側に配置されている。第３ワイヤ６２Ｗ及び第３ワイヤ６３Ｗはそれぞれ、集積回路素子２５Ｌにおける第３フレーム３２Ｗ側の部分に接続されている。第３ワイヤ６２Ｗは、第１方向Ｘにおいて第３ワイヤ６３Ｗよりも第２フレーム３２Ｖ側に配置されている。
【０２２０】
またさらに図２４に示す変形例と図２５に示す変形例とを組み合せた状態のＭＯＳＦＥＴ１２Ｕ〜１２Ｗとすることもできる。一例では、第１フレーム３２Ｕに実装されたＭＯＳＦＥＴ１２Ｕの向き（配置姿勢）は、図２４に示すＭＯＳＦＥＴ１２Ｕの向きであり、第３フレーム３２Ｗに実装されたＭＯＳＦＥＴ１２Ｗの向き（配置姿勢）は、図２５に示すＭＯＳＦＥＴ１２Ｗの向きである。
【０２２１】
また、フレーム３１に実装されるＭＯＳＦＥＴ１１Ｕ〜１１Ｗの向きについても同様に、図２４及び図２５のＭＯＳＦＥＴ１２Ｕ〜１２Ｗの向きのように変更できる。一例では、図２６に示すように、ＭＯＳＦＥＴ１１Ｕ〜１１Ｗの向き（配置姿勢）が互いに異なる。詳述すると、ＭＯＳＦＥＴ１１Ｕは、ゲート電極パッド１２ｇが集積回路素子２５Ｈに接近するように、かつＭＯＳＦＥＴ１１Ｕの長手方向が第１方向Ｘ及び第２方向Ｙとは異なる方向に沿うように配置されている。ＭＯＳＦＥＴ１１Ｕの長手方向と第１方向Ｘとの成す角度θ１の一例は、８０°である。ＭＯＳＦＥＴ１１Ｖは、その長手方向が第１方向Ｘに沿うように配置されている。ＭＯＳＦＥＴ１１Ｗは、ゲート電極パッド１２ｇが集積回路素子２５Ｈに接近するように、かつＭＯＳＦＥＴ１１Ｗの長手方向が第１方向Ｘ及び第２方向Ｙとは異なる方向に沿うように配置されている。ＭＯＳＦＥＴ１１Ｗの長手方向と第１方向Ｘとの成す角度θ２の一例は、１０°である。なお、角度θ１及び角度θ２は、０°以上かつ９０°以下の範囲内で任意に変更可能である。図２６では、角度θ１及び角度θ２が異なっていたが、角度θ１及び角度θ２が互いに等しくてもよい。
【０２２２】
図２６に示す第１ワイヤ６２Ｕ及び第１ワイヤ６３Ｕはそれぞれ、集積回路素子２５ＨにおけるＭＯＳＦＥＴ１１Ｕ側の端部付近に接続されている。第１ワイヤ６２Ｕは、第１方向Ｘにおいて第１ワイヤ６３Ｕよりも第１側面５０Ｃ側に配置されている。第２ワイヤ６２Ｖ及び第２ワイヤ６３Ｖはそれぞれ、集積回路素子２５Ｈの第１方向Ｘの中央部付近に接続されている。第２ワイヤ６３Ｖは、第１方向Ｘにおいて第２ワイヤ６２Ｖよりも第２側面５０Ｄ側に配置されている。第３ワイヤ６２Ｗ及び第３ワイヤ６３Ｗはそれぞれ、集積回路素子２５ＨにおけるＭＯＳＦＥＴ１１Ｗ側の部分に接続されている。第３ワイヤ６３Ｗは、第１方向Ｘにおいて第３ワイヤ６２Ｗよりも第２側面５０Ｄ側に配置されている。
【０２２３】
また図２７に示すように、ＭＯＳＦＥＴ１１Ｕは、ゲート電極パッド１２ｇが集積回路素子２５Ｈから離間するように、かつＭＯＳＦＥＴ１１Ｕの長手方向が第１方向Ｘ及び第２方向Ｙとは異なる方向に沿うように配置されている。ＭＯＳＦＥＴ１１Ｗは、ゲート電極パッド１２ｇが集積回路素子２５Ｈから離間するように、かつＭＯＳＦＥＴ１１Ｗの長手方向が第１方向Ｘ及び第２方向Ｙとは異なる方向に沿うように配置されている。角度θ１の一例は、１００°である。この場合、角度θ１は、９０°以上かつ１８０°以下の範囲内で任意に変更可能である。
【０２２４】
図２７に示す第１ワイヤ６２Ｕ及び第１ワイヤ６３Ｕはそれぞれ、集積回路素子２５ＨにおけるＭＯＳＦＥＴ１１Ｕの端部付近に接続されている。第１ワイヤ６３Ｕは、第１方向Ｘにおいて第１ワイヤ６２Ｕよりも第１側面５０Ｃ側に配置されている。第３ワイヤ６２Ｗ及び第３ワイヤ６３Ｗはそれぞれ、集積回路素子２５Ｈにおける第２側面５０Ｄ側の部分に接続されている。第３ワイヤ６３Ｗは、第１方向Ｘにおいて第３ワイヤ６２Ｗよりも第２側面５０Ｄ側に配置されている。
【０２２５】
またさらに図２６に示す変形例と図２７に示す変形例とを組み合せた状態のＭＯＳＦＥＴ１１Ｕ〜１１Ｗの向きとすることもできる。一例では、ＭＯＳＦＥＴ１１Ｕの向き（配置姿勢）は、図２６に示すＭＯＳＦＥＴ１１Ｕの向きであり、ＭＯＳＦＥＴ１１Ｗの向き（配置姿勢）は、図２７に示すＭＯＳＦＥＴ１１Ｗの向きである。
【０２２６】
（Ａ４）ＭＯＳＦＥＴ１２Ｕ〜１２Ｗのそれぞれのゲート電極パッド１２ｇの形状及び配置位置は任意に変更可能である。ゲート電極パッド１２ｇの形状及び配置位置の変更に伴い、ソース電極パッド１２ｓの形状が変更される。一例では、図２８に示すように、ゲート電極パッド１２ｇは、第１方向Ｘが長手方向となる矩形状に形成されている。ゲート電極パッド１２ｇは、ＭＯＳＦＥＴ１２Ｕ〜１２Ｗのそれぞれの表面において第１方向Ｘの集積回路素子２５Ｌ側の端部かつ第２方向Ｙの中央に位置している。ソース電極パッド１２ｓの第１方向Ｘの集積回路素子２５Ｌ側端部には、ゲート電極パッド１２ｇを避けるように凹む凹部が形成されている。図２８では、ＭＯＳＦＥＴ１２Ｕ〜１２Ｗは、その長手方向が第１方向Ｘに沿うように配置されている。なお、ＭＯＳＦＥＴ１２Ｕ〜１２Ｗの向き（配置姿勢）は任意に変更可能である。
【０２２７】
第１ワイヤ６２Ｕ及び第１ワイヤ６３Ｕはそれぞれ、集積回路素子２５ＬにおけるＭＯＳＦＥＴ１２Ｕの端部かつ第１フレーム３２Ｕ側の端部付近に接続されている。第１ワイヤ６３Ｕは、第１方向Ｘにおいて第１ワイヤ６２Ｕよりも第２フレーム３２Ｖ側に配置されている。第２ワイヤ６２Ｖ及び第２ワイヤ６３Ｖはそれぞれ、集積回路素子２５Ｌの第１方向Ｘの中央部付近に接続されている。第２ワイヤ６３Ｖは、第１方向Ｘにおいて第２ワイヤ６２Ｖよりも第１フレーム３２Ｕ側に配置されている。第３ワイヤ６２Ｗ及び第３ワイヤ６３Ｗはそれぞれ、集積回路素子２５Ｌにおける第３フレーム３２Ｗ側の部分に接続されている。第３ワイヤ６３Ｗは、第１方向Ｘにおいて第３ワイヤ６２Ｗよりも第２フレーム３２Ｖ側に配置されている。
【０２２８】
図２８に示すＭＯＳＦＥＴ１２Ｕ〜１２Ｗのそれぞれのゲート電極パッド１２ｇ及びソース電極パッド１２ｓの形状は、ＭＯＳＦＥＴ１１Ｕ〜１１Ｗのそれぞれのゲート電極パッド１１ｇ及びソース電極パッド１１ｓに適用することができる。この場合、半導体装置１において、ＭＯＳＦＥＴ１１Ｕ〜１１Ｗ，１２Ｕ〜１２Ｗにはそれぞれ、３０Ａ以上の電流を流すことができる。
【０２２９】
・上記第１〜第３実施形態において、フレーム３１及び各フレーム３２Ｕ，３２Ｖ，３２Ｗの形状は任意に変更可能である。一例では、図２９に示すようなフレーム３１及び各フレーム３２Ｕ，３２Ｖ，３２Ｗに変更してもよい。
【０２３０】
詳述すると、図２９のフレーム３１のアイランド部３１ａの第２方向Ｙのサイズは、上記第１〜第３実施形態のフレーム３１のアイランド部３１ａの第２方向Ｙのサイズよりも小さい。図２９のアイランド部３１ａの素子実装領域Ｒｓｅは、領域Ｒａ１〜Ｒａ３を有し、領域Ｒａ４〜Ｒａ６を有していない。
【０２３１】
図２９の各フレーム３２Ｕ，３２Ｖ，３２Ｗのアイランド部３２ａの第２方向Ｙのサイズはそれぞれ、上記第１〜第３実施形態の各フレーム３２Ｕ，３２Ｖ，３２Ｗのアイランド部３２ａの第２方向Ｙのサイズよりも小さい。図２９のアイランド部３２ａの素子実装領域Ｒｓｅは、領域Ｒａ７を有し、領域Ｒａ８を有していない。
【０２３２】
このような構成によれば、フレーム３１及び各フレーム３２Ｕ，３２Ｖ，３２Ｗの第２方向Ｙのサイズが小さくなることにより、半導体装置１の封止樹脂５０の第２方向Ｙのサイズが小さくなる。したがって、半導体装置１の小型化及び軽量化を実現できる。
【０２３３】
・上記第１〜第３実施形態において、ＭＯＳＦＥＴ１２Ｕ〜１２Ｗのソース電極パッド１２ｓと集積回路素子２５Ｌとを接続する各ワイヤ６３Ｕ，６３Ｖ，６３Ｗの本数は任意に変更可能である。各ワイヤ６３Ｕ，６３Ｖ，６３Ｗの本数は複数本であってもよい。例えば、各ワイヤ６３Ｕ，６３Ｖ，６３Ｗの本数は２本であってもよい。また第１ワイヤ６３Ｕの本数、第２ワイヤ６３Ｖの本数、及び第３ワイヤ６３Ｗの本数のうちの少なくとも１つが他と異なってもよい。
【０２３４】
・上記第５実施形態において、フレーム３１のＭＯＳＦＥＴ１１Ｕ〜１１Ｗ及び各ダイオード１５Ｕ，１５Ｖ，１５Ｗを電気的に接続する接続態様は任意に変更可能である。例えば、ＭＯＳＦＥＴ１１Ｕ〜１１Ｗと各ダイオード１５Ｕ，１５Ｖ，１５Ｗとの接続態様を、以下の（Ｂ１）及び（Ｂ２）のように変更してもよい。
【０２３５】
（Ｂ１）図３０に示すように、ＭＯＳＦＥＴ１１Ｕと第１ダイオード１５Ｕと第１フレーム３２Ｕとが１本の第１ワイヤ６０Ｕで接続されている。ＭＯＳＦＥＴ１１Ｖと第２ダイオード１５Ｖと第２フレーム３２Ｖとが１本の第２ワイヤ６０Ｖで接続されている。ＭＯＳＦＥＴ１１Ｗと第３ダイオード１５Ｗと第３フレーム３２Ｗとが１本の第３ワイヤ６０Ｗで接続されている。詳述すると、ＭＯＳＦＥＴ１１Ｕのソース電極パッド１１ｓに接続された第１ワイヤ６０Ｕは、第１ダイオード１５Ｕのアノード電極パッド１５ａに接続するように第２方向Ｙに沿って延びている第１部分と、このアノード電極パッド１５ａと第１フレーム３２Ｕのワイヤ接合部３２ｆとを接続するように封止樹脂５０の第４側面５０Ｆに向かうにつれて第２側面５０Ｄに向けて延びる第２部分とを有する。ＭＯＳＦＥＴ１１Ｖのソース電極パッド１１ｓに接続された第２ワイヤ６０Ｖは、第２ダイオード１５Ｖのアノード電極パッド１５ａに接続するように第２方向Ｙに沿って延びている第１部分と、このアノード電極パッド１５ａと第２フレーム３２Ｖのワイヤ接合部３２ｆとを接続するように封止樹脂５０の第４側面５０Ｆに向かうにつれて第２側面５０Ｄに向けて延びる第２部分とを有する。ＭＯＳＦＥＴ１１Ｗのソース電極パッド１１ｓに接続された第３ワイヤ６０Ｗは、第３ダイオード１５Ｗのアノード電極パッド１５ａに接続するように第２方向Ｙに沿って延びている第１部分と、このアノード電極パッド１５ａと第３フレーム３２Ｗのワイヤ接合部３２ｆとを接続するように封止樹脂５０の第４側面５０Ｆに向かうにつれて第２側面５０Ｄに向けて延びる第２部分とを有する。
【０２３６】
（Ｂ２）各ダイオード１５Ｕ，１５Ｖ，１５Ｗのうち１つ又は２つを省略してもよい。またＭＯＳＦＥＴ１１Ｕ〜１１Ｗに接続された各ワイヤ６０Ｕ，６０Ｖ，６０Ｗの接続態様は任意に変更可能である。一例では、図３１に示すように、半導体装置１から第１ダイオード１５Ｕを省略している。ＭＯＳＦＥＴ１１Ｕのソース電極パッド１１ｓに接続された第１ワイヤ６０Ｕは、第１フレーム３２Ｕのワイヤ接合部３２ｆに接続されている。ＭＯＳＦＥＴ１１Ｖのソース電極パッド１１ｓに接続された第２ワイヤ６０Ｖは、図２９と同様に、第２ダイオード１５Ｖのアノード電極パッド１５ａに接続する第１部分と、アノード電極パッド１５ａと第２フレーム３２Ｖのワイヤ接合部３２ｆとを接続する第２部分とを有する。ＭＯＳＦＥＴ１１Ｗのソース電極パッド１１ｓに接続された第３ワイヤ６０Ｗは、第３フレーム３２Ｗのワイヤ接合部３２ｆに接続されている。第３ダイオード１５Ｗのアノード電極パッド１５ａに接続された第３ダイオード用ワイヤ６５Ｗは、第３フレーム３２Ｗのワイヤ接合部３２ｆに接続されている。
【０２３７】
・上記第３実施形態において、図３２に示すように、各フレーム３２Ｕ，３２Ｖ，３２ＷのＭＯＳＦＥＴ１２Ｕ〜１２Ｗのソース電極パッド１２ｓと集積回路素子２５Ｌとをそれぞれ接続する各ワイヤ６３Ｕ，６３Ｖ，６３Ｗを省略してもよい。この構成によっても第３実施形態の効果と同様の効果が得られる。
【０２３８】
・上記第５実施形態において、上記第３実施形態の構成、すなわち第１フレーム３２ＵのＭＯＳＦＥＴ１２Ｕの向き（配置姿勢）を変更した構成を適用してもよい。この場合、各ワイヤ６１Ｕ，６１Ｖ，６１Ｗの接続態様を図３３に示すように変更することもできる。詳述すると、ＭＯＳＦＥＴ１２Ｕとダイオード１４Ｕとフレーム３５Ｕとが１本の第１ワイヤ６１Ｕで接続されている。ＭＯＳＦＥＴ１２Ｖと第２ダイオード１４Ｖとフレーム３５Ｖとが１本の第２ワイヤ６１Ｖで接続されている。ＭＯＳＦＥＴ１２Ｗと第３ダイオード１４Ｗとフレーム３５Ｗとが１本の第３ワイヤ６１Ｗで接続されている。より詳細には、ＭＯＳＦＥＴ１２Ｕのソース電極パッド１２ｓに接続された第１ワイヤ６１Ｕは、第１ダイオード１４Ｕのアノード電極パッド１４ａに接続するように第２方向Ｙに沿って延びている第１部分と、このアノード電極パッド１４ａとフレーム３５Ｕのアイランド部３５ａとを接続するように封止樹脂５０の第４側面５０Ｆに向かうにつれて第２側面５０Ｄに向けて延びる第２部分とを有する。ＭＯＳＦＥＴ１２Ｖのソース電極パッド１２ｓに接続された第２ワイヤ６１Ｖは、第２ダイオード１４Ｖのアノード電極パッド１４ａに接続するように第２方向Ｙに沿って延びている第１部分と、このアノード電極パッド１４ａとフレーム３５Ｖのアイランド部３５ａとを接続するように封止樹脂５０の第４側面５０Ｆに向かうにつれて第２側面５０Ｄに向けて延びる第２部分とを有する。ＭＯＳＦＥＴ１２Ｌのソース電極パッド１２ｓに接続された第３ワイヤ６１Ｗは、第３ダイオード１４Ｗのアノード電極パッド１４ａに接続するように第２方向Ｙに沿って延びている第１部分と、このアノード電極パッド１４ａとフレーム３５Ｗのアイランド部３５ａとを接続するように封止樹脂５０の第４側面５０Ｆに向かうにつれて第２側面５０Ｄに向けて延びる第２部分とを有する。
【０２３９】
・上記各実施形態において、各フレーム３２Ｕ，３２Ｖ，３２Ｗの素子実装領域Ｒｓｅの領域Ｒａ７及び領域Ｒａ８が第２方向Ｙに離間して形成されてもよい。この場合、第２方向Ｙにおける領域Ｒａ７と領域Ｒａ８との間の部分に複数の凹部３２ｉが形成されてもよい。またフレーム３１についても同様に、素子実装領域Ｒｓｅの領域Ｒａ１〜Ｒａ３及び領域Ｒａ４〜Ｒａ６が第２方向Ｙに離間して形成されてもよい。この場合、第２方向Ｙにおける領域Ｒａ１〜Ｒａ３と領域Ｒａ４〜Ｒａ６との間の部分に複数の凹部３１ｆが形成されてもよい。
【０２４０】
・上記各実施形態において、ＭＯＳＦＥＴ１１Ｕ〜１１Ｗ，１２Ｕ〜１２Ｗの構造は任意に変更可能である。例えば、ＭＯＳＦＥＴ１１Ｕ〜１１Ｗ，１２Ｕ〜１２Ｗの構造を以下の（Ｃ１）及び（Ｃ２）のように変更してもよい。なお、ＭＯＳＦＥＴ１１Ｕ〜１１Ｗ，１２Ｕ〜１２Ｗの構造が同じであるため、（Ｃ１）及び（Ｃ２）の構造の説明において、ＭＯＳＦＥＴ１１Ｕの構造について説明し、ＭＯＳＦＥＴ１１Ｖ，１１Ｗ，１２Ｕ〜１２Ｗの構造の説明を省略する。
【０２４１】
（Ｃ１）図３４に示すように、ＭＯＳＦＥＴ１１Ｕは、Ｎ＋型（例えば、Ｎ型不純物濃度が１ｅ１８〜１ｅ２１ｃｍ−３）のＳｉＣ基板１１０を備える。ＳｉＣ基板１１０は、その表面１１０Ａ（上面）がＳｉ面であり、その裏面１１０Ｂ（下面）がＣ面である。
【０２４２】
ＳｉＣ基板１１０上には、ＳｉＣ基板１１０よりも低濃度のＮ−型（例えば、Ｎ型不純物濃度が１ｅ１５〜１ｅ１７ｃｍ−３）のＳｉＣからなるエピタキシャル層１１１が積層されている。半導体層としてのエピタキシャル層１１１は、ＳｉＣ基板１１０上に、所謂エピタキシャル成長によって形成されている。Ｓｉ面である表面１１０Ａ上に形成されているエピタキシャル層１１１は、Ｓｉ面を成長主面として成長させられる。したがって、成長により形成されるエピタキシャル層１１１の表面１１１Ａは、ＳｉＣ基板１１０の表面１１０Ａと同様にＳｉ面である。
【０２４３】
エピタキシャル層１１１の表面１１１Ａ側（Ｓｉ面側）には、Ｐ型のボディ領域１１２が広範囲に亘ってウェル状に形成されている。ボディ領域１１２のＰ型不純物濃度は、１ｅ１６〜１ｅ１９ｃｍ−３である。またエピタキシャル層１１１において、ボディ領域１１２よりもＳｉＣ基板１１０側（Ｃ面側）の領域は、エピタキシャル成長後のままの状態が維持されたＮ−型のドレイン領域１１３（ドリフト領域）となっている。
【０２４４】
ボディ領域１１２内には、その表面１１１Ａ側のほぼ全域にＮ＋型（例えば、Ｎ型不純物濃度が１ｅ１８〜１ｅ２１ｃｍ−３）のソース領域１１４と、このソース領域１１４よりもＳｉＣ基板１１０側（下方）にＰ＋型（例えば、Ｐ型不純物濃度が１ｅ１８〜１ｅ２１ｃｍ−３）のボディコンタクト領域１１５とが形成されている。ボディコンタクト領域１１５は、マトリクス状に多数形成されている。そして、個々のボディコンタクト領域１１５を貫通するようにソーストレンチ１１６がボディコンタクト領域１１５と同数形成されている。そしてソーストレンチ１１６が形成された各ボディコンタクト領域１１５を取り囲むように格子状のゲートトレンチ１１７が形成されている。これにより、エピタキシャル層１１１に、それぞれが電界効果トランジスタとして機能する単位セル１１８が多数形成されている。すなわち、単位セル１１８は、ボディコンタクト領域１１５がソーストレンチ１１６を取り囲むように形成されており、さらにそのボディコンタクト領域１１５を取り囲むようにボディ領域１１２が形成されている。そして、ボディ領域１１２におけるボディコンタクト領域１１５側の反対側は、ゲートトレンチ１１７の側面に露出している。また、単位セル１１８では、ゲートトレンチ１１７の深さ方向がゲート長方向であり、そのゲート長方向に直交する各単位セル１１８の周方向がゲート幅方向である。
【０２４５】
ソーストレンチ１１６及びゲートトレンチ１１７は、その両方がエピタキシャル層１１１の表面１１１Ａからボディ領域１１２を貫通してドレイン領域１１３に達している。本実施形態では、ソーストレンチ１１６の深さとゲートトレンチ１１７深さとは、互いに等しい。またソーストレンチ１１６の側面１１６ａとゲートトレンチ１１７の側面１１７ａとの距離Ｄ１は、例えば０．５μｍ〜３μｍである。距離Ｄ１が０．５μｍ〜３μｍの範囲内であれば、各単位セル１１８をオンしたときの抵抗値（オン抵抗）の上昇を抑制することができ、ゲートトレンチ１１７の底部にかかる電界を緩和することができる。
【０２４６】
ゲートトレンチ１１７は、その底部におけるゲート幅に直交する方向（隣接する単位セル１１８との対向方向）の両端角部１１７ｂがドレイン領域１１３側に向かって湾曲し、互いに対向する側面１１７ａと底面１１７ｃとが湾曲面を介して連続する断面Ｕ字状である。さらに、ソーストレンチ１１６は、ゲートトレンチ１１７と同様に、互いに対向する側面１１６ａと底面１１６ｂとが湾曲面を介して連続する断面Ｕ字状である。これにより、単位セル１１８のターンオフ時に、ゲートトレンチ１１７の底部における両端角部１１７ｂに加わる電界を、両端角部１１７ｂ以外の部分へ分散させることができる。したがって、後述するゲート絶縁膜１２０における底面１１７ｃ上の部分（絶縁膜底部１２０ａ）の絶縁破壊を抑制することができる。
【０２４７】
ドレイン領域１１３において、ゲートトレンチ１１７の底面１１７ｃからその厚さ方向途中部に至る部分には、Ｐ型不純物（例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）等）のインプランテーションにより形成されたインプラ層としてのインプラ活性層１１９が形成されている。インプラ活性層１１９は、平面視でゲートトレンチ１１７に重なる格子状に、隣接する単位セル１１８間の距離よりも幅狭な形状に形成されている。本実施形態のインプラ活性層１１９の深さは、例えば０．１μｍ〜０．５μｍである。
【０２４８】
インプラ活性層１１９は、エピタキシャル層１１１における周囲の領域（例えば、ドレイン領域１１３）よりも抵抗値が高い高抵抗層である。インプラ活性層１１９の抵抗値は、例えば、数十ｋΩ／□〜数百ｋΩ／□である。またインプラ活性層１１９のＰ型不純物濃度は、例えば、１ｅ１６〜１ｅ２１ｃｍ−３である。
【０２４９】
ゲートトレンチ１１７の内面には、その全域を覆うようにゲート絶縁膜１２０が形成されている。ゲート絶縁膜１２０は、窒素を含有する酸化膜、例えば窒素及び酸素を含有するガスを用いた熱酸化により形成される窒化酸化シリコン膜からなる。ゲート絶縁膜１２０における窒素含有量（窒素濃度）は、例えば、０．１〜１０％である。
【０２５０】
ゲート絶縁膜１２０は、ゲートトレンチ１１７の底面１１７ｃ上の部分（絶縁膜底部１２０ａ）の厚さＴ４が、ゲートトレンチ１１７の側面１１７ａ上の部分（絶縁膜側部１２０ｂ）の厚さＴ３よりも小さい。厚さＴ３に対する厚さＴ４の比（Ｔ４／Ｔ３）が、０．３〜１．０であり、好ましくは、０．５〜１．０である。厚さＴ３は、３００〜１０００Åであり、厚さＴ４は、１５０〜５００Åである。ゲート絶縁膜１２０の内側をＮ型不純物が高濃度にドーピングされたポリシリコン材料で埋め尽くすことにより、ゲートトレンチ１１７内にゲート電極１２１が埋設されている。
【０２５１】
エピタキシャル層１１１上には、酸化シリコン（ＳｉＯ２）からなる層間絶縁膜１２２が積層されている。層間絶縁膜１２２及びゲート絶縁膜１２０には、各単位セル１１８のソーストレンチ１１６及びソース領域１１４の表面を露出させるコンタクトホール１２３が形成されている。
【０２５２】
層間絶縁膜１２２上には、ソース配線１２４が形成されている。ソース配線１２４は、各コンタクトホール１２３を介して、全ての単位セル１１８のソーストレンチ１１６に一括して入り込み、各単位セル１１８においてソーストレンチ１１６の底側から順にドレイン領域１１３、ボディコンタクト領域１１５、及びソース領域１１４に接触している。つまり、ソース配線１２４は、全ての単位セル１１８に対して共通の配線となっている。そして、このソース配線１２４上には層間絶縁膜（図示略）が形成されており、その層間絶縁膜を介してソース配線１２４がソース電極パッド１１ｓに電気的に接続されている。一方、ゲート電極パッド１１ｇは、上記層間絶縁膜（図示略）上に引き回されたゲート配線（図示略）を介して、ゲート電極１２１に電気的に接続されている。
【０２５３】
ソース配線１２４は、エピタキシャル層１１１との接触側から順にポリシリコン層１２５、中間層１２６、及びメタル層１２７を有する。
ポリシリコン層１２５は、不純物がドーピングされたドープトポリシリコンを用いて形成されたドープ層であり、例えば１ｅ１９〜１ｅ２１ｃｍ−３の高濃度で不純物がドーピングされた高濃度ドープ層である。ポリシリコン層１２５をドープ層（高濃度ドープ層を含む）として形成するときの不純物としては、窒素（Ｎ）、燐（Ｐ）、砒素（Ａｓ）等のＮ型不純物、アルミニウム（Ａｌ）、ホウ素（Ｂ）等のＰ型不純物を用いることができる。またポリシリコン層１２５の厚さは、例えば５０００〜１００００Åである。
【０２５４】
本実施形態のポリシリコン層１２５は、コンタクトホール１２３内に露出する単位セル１１８の表面全域を覆うように形成され、ソーストレンチ１１６内でドレイン領域１１３、ボディコンタクト領域１１５、及びソース領域１１４に接触している。
【０２５５】
ソース配線１２４におけるドレイン領域１１３、ボディコンタクト領域１１５、及びソース領域１１４との接触層にポリシリコンを用いることにより、ソース配線１２４を、高濃度な不純物領域であるボディコンタクト領域１１５及びソース領域１１４の両方に対してオーミック接合させることができる。一方、低濃度なドレイン領域１１３に対しては、ＭＯＳＦＥＴ１１Ｕに内在するボディダイオード１２８（ボディ領域１１２とドレイン領域１１３との接合により形成されるＰＮダイオード）の拡散電位よりも接合障害の小さいヘテロジャンクション接合を形成することができる。
【０２５６】
ところで、ＭＯＳＦＥＴ１１Ｕに内在するボディダイオード１２８に電流が流れると、ボディ領域１１２からドレイン領域１１３に移動した正孔（ホール）がドレイン領域１１３内で電子と再結合し、その際に生じる結合エネルギーによって、エピタキシャル層１１１におけるＳｉＣ結晶の欠陥が面内に広がる場合がある。この結晶欠陥は抵抗値が高いので、結晶欠陥がゲートトレンチ１１７側に拡大すると、結晶欠陥が通常のトランジスタ動作の妨げとなり、オン抵抗が上昇するおそれがある。
【０２５７】
この点、図３４に示すように、ポリシリコン層１２５とドレイン領域１１３との接触によりヘテロジャンクション接合が形成されていれば、ソース−ドレイン間に逆電圧がかかって、ボディダイオード１２８に電流が流れる状態になっても、ボディダイオード１２８側よりもヘテロジャンクション接合側に優先的に電流を流すことができる。その結果、ＳｉＣの結晶欠陥の拡大を抑制することができるため、オン抵抗の上昇を抑制することができる。
【０２５８】
中間層１２６は、ポリシリコン層１２５上に積層され、チタン（Ｔｉ）を含有する層の単層もしくはその層を有する複数の層からなる。チタンを含有する層は、チタン、窒化チタン（ＴｉＮ）等を用いて形成することができる。また中間層１２６の厚さは、例えば２００〜５００ｎｍである。
【０２５９】
メタル層１２７は、中間層１２６上に積層され、例えばアルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、またはそれらの合金及びそれらを含有するメタル材料を用いて形成されている。メタル層１２７は、ソース配線１２４の最表層をなしている。またメタル層１２７の厚さは、１〜５μｍである。
【０２６０】
上記のようなポリシリコン層１２５、中間層１２６、及びメタル層１２７の組合せとしては、具体的には、Ｐｏｌｙ−Ｓｉ（ポリシリコン層１２５）、Ｔｉ（中間層１２６）、ＴｉＮ（中間層１２６）、及びＡｌ（メタル層１２７）が順に積層される積層構造（Ｐｏｌｙ−Ｓｉ／Ｔｉ／ＴｉＮ／Ａｌ）を例示することができる。
【０２６１】
ＳｉＣ基板１１０の裏面１１０Ｂには、その全域を覆うようにドレイン電極１２９が形成されている。このドレイン電極１２９は、全ての単位セル１１８に対して共通の電極となっている。ドレイン電極１２９としては、例えばＳｉＣ基板１１０側から順にチタン（Ｔｉ）及びアルミニウム（Ａｌ）が積層された積層構造（Ｔｉ／Ａｌ）を例示することができる。
【０２６２】
ソース電極パッド１１ｓ（ソース配線１２４）とドレイン電極１２９との間（ソース−ドレイン間）に所定の電位差を発生させた状態で、ゲート電極パッド１１ｇに所定の電圧（ゲート閾値電圧以上の電圧）が印加されることにより、ゲート電極１２１からの電界によりボディ領域１１２におけるゲート絶縁膜１２０との界面近傍にチャネルが形成される。これにより、ソース配線１２４とドレイン電極１２９との間に電流が流れ、ＭＯＳＦＥＴ１１Ｕがオン状態となる。
【０２６３】
（Ｃ２）図３５に示すように、ＭＯＳＦＥＴ１１Ｕは、Ｎ＋型のＳｉＣ基板１３０を備える。ＳｉＣ基板１３０の表面１３０Ａには、ＳｉＣ基板１３０よりもＮ型不純物が低濃度にドーピングされたＳｉＣからなるＮ−型のエピタキシャル層１３１が積層されている。エピタキシャル層１３１の表面１３１Ａは、例えばＳｉＣの（０００１）面で構成されている。
【０２６４】
エピタキシャル層１３１には、エピタキシャル成長後のままの状態が維持された、Ｎ−型のドレイン領域１３２が形成されている。またエピタキシャル層１３１の表層部には、Ｐ型のボディ領域１３３が形成されている。ボディ領域１３３は、図３５では図示しないが、一定の間隔を空けて複数形成され、それらが互いに平行をなして同一方向（図３５の紙面に垂直な方向）に延び、例えばストライプ状、マトリクス状（行列状）に配置されている。そして互いに隣り合うボディ領域１３３の間において、ドレイン領域１３２が露出している。またボディ領域１３３の表層部には、その周縁から間隔を空けてＮ＋型のソース領域１３４が形成されている。
【０２６５】
エピタキシャル層１３１の表面１３１Ａには、ドレイン領域１３２、ボディ領域１３３、及びソース領域１３４に跨るゲート絶縁膜１３５が形成されている。ゲート絶縁膜１３５は、例えば酸化シリコン（ＳｉＯ２）からなる。そしてゲート絶縁膜１３５上には、Ｎ型不純物が高濃度にドーピングされたポリシリコンからなるゲート電極１３６が形成されている。ゲート電極１３６は、ゲート絶縁膜１３５を介してドレイン領域１３２、ボディ領域１３３、及びソース領域１３４に対向している。
【０２６６】
エピタキシャル層１３１上には、酸化シリコン（ＳｉＯ２）からなる層間絶縁膜１３７が積層されている。層間絶縁膜１３７上には、ソース配線１３８が形成されている。ソース配線１３８は、層間絶縁膜１３７に形成されたコンタクトホール１３９を介して、ボディ領域１３３及びソース領域１３４に電気的に接続されている。
【０２６７】
ゲート電極１３６には、層間絶縁膜１３７に形成されたコンタクトホール（図示略）を介して、ゲート配線１４０が電気的に接続されている。またＳｉＣ基板１３０の裏面１３０Ｂには、ドレイン電極１４１が形成されている。
【０２６８】
ドレイン電極１４１に適当な大きさの正電圧を印加しつつ、ゲート電極１３６の電位を制御すると、ゲート電極１３６からの電界によりボディ領域１３３におけるゲート絶縁膜１３５との界面近傍にチャネルを形成することができる。これにより、ソース配線１３８とドレイン電極１４１との間に電流を流すことができる。
【０２６９】
・上記第４及び第５実施形態において、各ダイオード１４Ｕ，１４Ｖ，１４Ｗ及び各ダイオード１５Ｕ，１５Ｖ，１５Ｗの構造は任意に変更可能である。例えば、各ダイオード１４Ｕ，１４Ｖ，１４Ｗ及び各ダイオード１５Ｕ，１５Ｖ，１５Ｗの構造を図３６に示すようなプレーナ型の構造に変更してもよい。なお、各ダイオード１４Ｕ，１４Ｖ，１４Ｗ及び各ダイオード１５Ｕ，１５Ｖ，１５Ｗの構造が同じであるため、以下の説明では第１ダイオード１４Ｕの構造について説明し、その他のダイオード１４Ｖ，１４Ｗ，１５Ｕ，１５Ｖ，１５Ｗの構造の説明を省略する。
【０２７０】
図３６に示すように、第１ダイオード１４Ｕは、Ｎ＋型（例えば、Ｎ型不純物濃度が１ｅ１８〜１ｅ２１ｃｍ−３）のシリコン（Ｓｉ）からなる半導体基板１５０を備える。半導体基板１５０の裏面１５０Ｂには、その全域を覆うようにカソード電極１５１が形成されている。カソード電極１５１は、Ｎ型のシリコンとオーミック接触する金属（例えば、金（Ａｕ）、ニッケル（Ｎｉ）、シリサイド、コバルト（Ｃｏ）等）からなる。
【０２７１】
半導体基板１５０の表面１５０Ａには、半導体基板１５０よりも低濃度のＮ−型（例えば、Ｎ型不純物濃度が１ｅ１５〜１ｅ１７ｃｍ−３）のシリコンからなるエピタキシャル層１５２が積層されている。エピタキシャル層１５２の厚さは、例えば２〜１０μｍである。
【０２７２】
エピタキシャル層１５２の表面１５２Ａには、酸化シリコン（ＳｉＯ２）からなるフィールド絶縁膜１５３が積層されている。フィールド絶縁膜１５３の厚さは、例えば１０００Å以上、好ましくは、７０００Å〜４００００Åである。フィールド絶縁膜１５３は、窒化シリコン（ＳｉＮ）等の他の絶縁物からなってもよい。
【０２７３】
フィールド絶縁膜１５３には、エピタキシャル層１５２の中央部を露出させる開口１５３ａが形成されている。フィールド絶縁膜１５３上には、アノード電極１５４が形成されている。アノード電極１５４は、フィールド絶縁膜１５３の開口１５３ａ内を埋め尽くし、フィールド絶縁膜１５３における開口１５３ａの周縁部１５３ｂを上から覆うように、開口１５３ａの外方に向けてフランジ状に張り出している。すなわちフィールド絶縁膜１５３の開口１５３ａの周縁部１５３ｂは、エピタキシャル層１５２及びアノード電極１５４により、全周に亘って上下両側から挟まれている。
【０２７４】
図３６のアノード電極１５４は、フィールド絶縁膜１５３の開口１５３ａ内でエピタキシャル層１５２に接合されたショットキメタル１５５と、ショットキメタル１５５に積層された電極メタル１５６との多層構造（図３６では２層構造）を有する。
【０２７５】
ショットキメタル１５５は、Ｎ型のシリコンとの接合によりショットキ接合を形成する金属（例えば、チタン（Ｔｉ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）等）からなる。エピタキシャル層１５２に接合されるショットキメタル１５５は、エピタキシャル層１５２を構成するシリコン半導体との間に、例えば０．５２ｅＶ〜０．９ｅＶのショットキバリア（電位障壁）を形成する。ショットキメタル１５５の厚さは、例えば０．０２〜０．２０μｍである。
【０２７６】
電極メタル１５６は、アノード電極１５４において、第１ダイオード１４Ｕの最表面に露出して、第１ダイオード用ワイヤ６５Ｕ等が接合される部分である。すなわち電極メタル１５６は、アノード電極パッド１４ａを構成している。電極メタル１５６は、例えばアルミニウム（Ａｌ）からなる。電極メタル１５６の厚さは、ショットキメタル１５５よりも厚く、例えば０．５〜５．０μｍである。
【０２７７】
第１ダイオード１４Ｕの最表面には、窒化シリコン（ＳｉＮ）からなる表面保護膜１５７が形成されている。表面保護膜１５７の中央部には、電極メタル１５６を露出させる開口１５７ａが形成されている。第１ダイオード用ワイヤ６５Ｕ等は、開口１５７ａを介して電極メタル１５６に接合される。
【０２７８】
エピタキシャル層１５２の表面１５２Ａのうちエピタキシャル層１５２の表面１５２Ａにショットキメタル１５５がショットキ接触している領域を活性領域１５８と規定し、活性領域１５８を取り囲んでいる領域を外周領域１５９と規定する。エピタキシャル層１５２の表層部には、活性領域１５８と外周領域１５９との境界部分に、エピタキシャル層１５２の表面１５２Ａから掘り下げられた外周トレンチ１６０が形成されている。外周トレンチ１６０は、平面視で環状であり、活性領域１５８と外周領域１５９とを跨るようにそれらの境界に沿って形成されている。外周トレンチ１６０の底面は、エピタキシャル層１５２の表面１５２Ａ及び半導体基板１５０の表面１５０Ａに沿った平坦面を含む。このため、外周トレンチ１６０の断面は、略矩形状である。
【０２７９】
外周トレンチ１６０の内壁面（側面及び底面）の全域には、例えば酸化シリコン（ＳｉＯ２）からなる絶縁層１６１が形成されている。絶縁層１６１の厚さは、例えば０．２〜０．５μｍである。
【０２８０】
外周トレンチ１６０内には、ショットキメタル１５５に接続され、絶縁層１６１を介して外周トレンチ１６０の内壁面（側面及び底面を含む）の全域に対向するポリシリコンからなる導体１６２が設けられている。導体１６２は、絶縁層１６１が形成された外周トレンチ１６０内の空間部を埋め尽くすように設けられてもよいし、絶縁層１６１の内面に沿った膜状に形成されてもよい。このように第１ダイオード１４Ｕは、ショットキメタル１５５がショットキ接触しているエピタキシャル層１５２の表面が平坦なプレーナ型ショットキバリアダイオードである。
【０２８１】
・上記第２実施形態において、集積回路素子２５Ｌ内におけるダイオード１３の位置は任意に変更可能である。ダイオード１３は、各ドライブ回路２１ＵＬ，２１ＶＬ，２１ＷＬのソース接地回路２１ａの周囲にそれぞれ配置されることが好ましい。これにより、ダイオード１３とソース接地回路２１ａの出力配線２１ｄとを接続する制限配線２１ｅの長さを短くすることができる。ダイオード１３は、第２方向Ｙにおいて、各ドライブ回路２１ＵＬ，２１ＶＬ，２１ＷＬのソース接地回路２１ａと出力端子２５ａ及び入力端子２５ｂとの間に設けられることがさらに好ましい。これにより、制限配線２１ｅの長さをさらに短くすることができる。また、ダイオード１３は、集積回路素子２５Ｌとは別の半導体チップとして設けられてもよい。
【０２８２】
・上記各実施形態では、第１インバータ回路１０Ｕ、第２インバータ回路１０Ｖ、及び第３インバータ回路１０ＷのＭＯＳＦＥＴ１１Ｕ〜１１Ｗ，１２Ｕ〜１２Ｗを含む半導体装置１について説明したが、半導体装置１の構成はこれに限られない。例えば、図３７及び図３８に示すように、１つのインバータ回路を含む半導体装置１であってもよい。
【０２８３】
詳述すると、図３７に示すように、半導体装置１は、駆動部１０として１つのインバータ回路１０Ａと、制御回路２０として１つのドライブ回路２１Ａ及び１つの論理回路２２Ａとを備える。インバータ回路１０Ａは、ＭＯＳＦＥＴ１１Ｕ及びＭＯＳＦＥＴ１２Ｌを有する。ＭＯＳＦＥＴ１１Ｕのドレインは外部電源に接続され、ＭＯＳＦＥＴ１１ＵのソースはＭＯＳＦＥＴ１２Ｌのドレインに接続されている。ＭＯＳＦＥＴ１２Ｌのソースは接地されている。ドライブ回路２１Ａはドライブ回路２１ＡＵ及びドライブ回路２１ＡＬを有し、論理回路２２Ａは論理回路２２ＡＵ及び論理回路２２ＡＬを有する。ドライブ回路２１ＡＵは、ＭＯＳＦＥＴ１１Ｕのゲートに接続され、そのゲートにゲート駆動信号を出力する。ドライブ回路２１ＡＬは、ＭＯＳＦＥＴ１２Ｌのゲートに接続され、そのゲートにゲート駆動信号を出力する。論理回路２２ＡＵは、ドライブ回路２１ＡＵに接続され、ドライブ回路２１ＡＵがゲート駆動信号を生成するための信号をドライブ回路２１ＡＵに出力する。論理回路２２ＡＬは、ドライブ回路２１ＡＬに接続され、ドライブ回路２１ＡＬがゲート駆動信号を生成するための信号をドライブ回路２１ＡＬに出力する。
【０２８４】
図３８に示すように、半導体装置１では、ＭＯＳＦＥＴ１１Ｕ、ＭＯＳＦＥＴ１２Ｌ、及び、ドライブ回路２１Ａ及び論理回路２２Ａを含む集積回路素子２５Ａがそれぞれ半導体チップとして設けられている。半導体装置１は、ＭＯＳＦＥＴ１１Ｕ、ＭＯＳＦＥＴ１２Ｌ、及び制御回路２０が実装されるリード２００と、ＭＯＳＦＥＴ１１Ｕ、ＭＯＳＦＥＴ１２Ｌ、及び集積回路素子２５Ａを封止する封止樹脂２２０とを備える。封止樹脂２２０は、例えば黒色のエポキシ樹脂により形成され、平面視において矩形状に形成されている。封止樹脂２２０は、その長手方向に沿う側面として第１側面２２１及び第２側面２２２と、平面視において長手方向と直交する方向に沿う側面として第３側面２２３及び第４側面２２４とを有する。なお、以降の説明において、封止樹脂２２０の長手方向に沿う方向を「第１方向Ｖ」と規定し、平面視において第１方向Ｖと直交する方向を「第２方向Ｗ」と規定する。
【０２８５】
リード２００は、フレーム２０１、フレーム２０５、制御フレーム２０９、及び複数の端子フレームとして第１〜第６端子フレーム２１３〜２１８を有する。フレーム２０１は第１方向Ｖにおいて封止樹脂２２０の一方の端（図３５中の左端）である第１側面２２１側に配置され、フレーム２０５は第１方向Ｖにおいて封止樹脂２２０の他方の端（図３５中の右端）である第２側面２２２側に配置されている。フレーム２０１及びフレーム２０５は、封止樹脂２２０の第２方向Ｗの中央において第１方向Ｖに沿って延びる中心線ＣＬを中心とした線対称となるように形成されている。制御フレーム２０９及び第１〜第６端子フレーム２１３〜２１８は、第１方向Ｖにおいて封止樹脂２２０の一方の端（図３５中の下端）である第４側面２２４側に配置されている。
【０２８６】
フレーム２０１は、ＭＯＳＦＥＴ１１Ｕのドレインと外部電源とを電気的に接続するためのリードフレームであり、ＶＤＣ端子を構成している。フレーム２０１は、アイランド部２０２、端子部２０３、及び接続部２０４を有する。アイランド部２０２、端子部２０３、及び接続部２０４は一体的に形成されている。
【０２８７】
フレーム２０５は、ＭＯＳＦＥＴ１２Ｌのドレインと半導体装置１に電気的に接続される機器又は電子部品とを電気的に接続するためのリードフレームであり、出力端子（ＯＵＴ端子）を構成している。フレーム２０５は、アイランド部２０６、端子部２０７、及び接続部２０８を有する。アイランド部２０６、端子部２０７、及び接続部２０８は一体的に形成されている。
【０２８８】
フレーム２０１のアイランド部２０２及びフレーム２０５のアイランド部２０６は、第２方向Ｗにおいて封止樹脂２２０の第３側面２２３寄りに配置され、第２方向Ｗにおいて並べて配置されている。アイランド部２０２及びアイランド部２０６は、平面視において第２方向Ｗが長手方向となる矩形状である。アイランド部２０２及びアイランド部２０６は、封止樹脂２２０の第３側面２２３を第２方向Ｗに向けて突出している。アイランド部２０２及びアイランド部２０６は、中心線ＣＬを中心とした線対称形状である。
【０２８９】
フレーム２０１の接続部２０４は、アイランド部２０２における封止樹脂２２０の第１側面２２１側かつ第４側面２２４側の端部から第４側面２２４に向けて延びている。フレーム２０１の端子部２０３は、接続部２０４から第２方向Ｗに沿って延びている。端子部２０３及び接続部２０４は、フレーム２０５、制御フレーム２０９、及び第１〜第６端子フレーム２１３〜２１８よりも封止樹脂２２０の第１側面２２１側に配置されている。
【０２９０】
フレーム２０５の接続部２０８は、アイランド部２０６における封止樹脂２２０の第２側面２２２側かつ第４側面２２４側の端部から第４側面２２４に向けて延びている。フレーム２０５の端子部２０７は、接続部２０８から第２方向Ｗに沿って延びている。端子部２０７及び接続部２０８は、フレーム２０１、制御フレーム２０９、及び第１〜第６端子フレーム２１３〜２１８よりも封止樹脂２２０の第２側面２２２側に配置されている。
【０２９１】
制御フレーム２０９及び第１〜第６端子フレーム２１３〜２１８は、第２方向Ｗにおいてフレーム２０１のアイランド部２０２及びフレーム２０５のアイランド部２０６よりも封止樹脂２２０の第４側面２２４側に配置され、第２方向Ｗにおいてフレーム２０１の接続部２０４とフレーム２０５の接続部２０８との間に配置されている。
【０２９２】
制御フレーム２０９は、集積回路素子２５Ａを接地させるためのリードフレームであり、ＧＮＤ端子を構成している。制御フレーム２０９は、アイランド部２１０、端子部２１１、及び接続部２１２を有する。アイランド部２１０、端子部２１１、及び接続部２１２は一体的に形成されている。
【０２９３】
アイランド部２１０は、第１方向Ｖが長手方向となる矩形状に形成されている。アイランド部２１０は、第１方向Ｖにおいて封止樹脂２２０の第１側面２２１寄りに配置されている。アイランド部２１０は、第２方向Ｗにおいてフレーム２０１のアイランド部２０２及びフレーム２０５のアイランド部２０６と異なる位置に配置されている。詳述すると、アイランド部２１０は、アイランド部２０２及びアイランド部２０６よりも封止樹脂２２０の第４側面２２４側に配置され、第２方向Ｗから見てアイランド部２０２及びアイランド部２０６と重なる位置に配置されている。アイランド部２１０は、第２方向Ｗにおいてフレーム２０５の接続部２０８よりもフレーム２０１の接続部２０４寄りに配置されている。
【０２９４】
制御フレーム２０９の接続部２１２は、アイランド部２１０の第１方向Ｖの略中央から封止樹脂２２０の第４側面２２４に向けて延びている。制御フレーム２０９の端子部２１１は、接続部２１２における封止樹脂２２０の第４側面２２４側の端部から第２方向Ｗに沿って延びている。
【０２９５】
第１端子フレーム２１３は、ＭＯＳＦＥＴ１２Ｌのソースを接地させるためのリードフレームであり、ＰＧＮＤ端子を構成している。第２端子フレーム２１４は、電源電圧ＶＣＣの印加端であるＶＣＣ端子を構成している。第３端子フレーム２１５は、ＯＵＴ端子（フレーム２０５）に印加された電圧が高電圧の印加端（又はこれに準ずる高電位端）にショートした状態を検出する天絡検出端子（ＦＯＢ端子）を構成している。第４端子フレーム２１６は、半導体装置１の外部のゲート駆動回路（図示略）からＭＯＳＦＥＴ１１Ｕのゲートに入力されるゲート駆動信号電圧が印加されるＨＩＮ端子を構成している。第５端子フレーム２１７は、ゲート駆動回路からＭＯＳＦＥＴ１２Ｌのゲートに入力されるゲート駆動信号電圧が印加されるＬＩＮ端子を構成している。第６端子フレーム２１８は、電源電圧ＶＣＣがブーストされたブースト電圧ＶＢの印加端であるＶＢ端子を構成している。
【０２９６】
第１端子フレーム２１３及び第４〜第６端子フレーム２１６〜２１８は、第１方向Ｖにおいて制御フレーム２０９の接続部２１２とフレーム２０５の接続部２０８との間に配置されている。第２端子フレーム２１４及び第３端子フレーム２１５は、第１方向Ｖにおいて制御フレーム２０９の接続部２１２とフレーム２０１の接続部２０４との間に配置されている。
【０２９７】
第１端子フレーム２１３は、第２方向Ｗが長手方向となる矩形状のアイランド部２１３ａを有する。アイランド部２１３ａは、第１方向Ｖにおいて制御フレーム２０９のアイランド部２１０とフレーム２０５の接続部２０８との間に配置されている。アイランド部２１３ａは、第２方向Ｗにおいてフレーム２０５のアイランド部２０６と隣り合うように配置されている。第４〜第６端子フレーム２１６〜２１８は、第２方向Ｗにおいて制御フレーム２０９のアイランド部２１０及び第１端子フレーム２１３のアイランド部２１３ａよりも封止樹脂２２０の第４側面２２４側に配置されている。第２端子フレーム２１４及び第３端子フレーム２１５は、制御フレーム２０９のアイランド部２１０よりも封止樹脂２２０の第４側面２２４側に配置されている。
【０２９８】
ＭＯＳＦＥＴ１１Ｕは、フレーム２０１のアイランド部２０２において封止樹脂２２０の第４側面２２４寄りの部分に半田等により実装されている。すなわち、ＭＯＳＦＥＴ１１Ｕのドレインは、フレーム２０１のアイランド部２０２に電気的に接続されている。ＭＯＳＦＥＴ１１Ｕは、そのゲート電極パッド１１ｇが封止樹脂２２０の第１側面２２１側かつ第４側面２２４側となるように配置されている。
【０２９９】
ＭＯＳＦＥＴ１２Ｌは、フレーム２０５のアイランド部２０６において封止樹脂２２０の第４側面２２４寄りの部分に半田等により実装されている。すなわち、ＭＯＳＦＥＴ１２Ｌのドレインは、フレーム２０５のアイランド部２０６に電気的に接続されている。ＭＯＳＦＥＴ１２Ｌは、そのゲート電極パッド１２ｇがＭＯＳＦＥＴ１１Ｕ側かつ封止樹脂２２０の第４側面２２４側となるように配置されている。すなわち、図３５では、ＭＯＳＦＥＴ１１Ｕの向き（配置姿勢）とＭＯＳＦＥＴ１２Ｌの向き（配置姿勢）とが同じである。
【０３００】
集積回路素子２５Ａは、制御フレーム２０９のアイランド部２１０に半田等により実装されている。集積回路素子２５Ａは、第２方向ＷにおいてＭＯＳＦＥＴ１２ＬよりもＭＯＳＦＥＴ１１Ｕ寄りに配置されている。
【０３０１】
ＭＯＳＦＥＴ１１Ｕのソース電極パッド１１ｓとフレーム２０５とは、ワイヤ６０により電気的に接続されている。これにより、ＭＯＳＦＥＴ１１ＵのソースとＭＯＳＦＥＴ１２Ｌのドレインとが電気的に接続される。ワイヤ６０は、フレーム２０５のアイランド部２０６におけるＭＯＳＦＥＴ１２Ｌよりも封止樹脂２２０の第３側面２２３側の部分に接続されている。ＭＯＳＦＥＴ１１Ｕのソース電極パッド１１ｓと集積回路素子２５Ａとはワイヤ６２により接続され、ＭＯＳＦＥＴ１１Ｕのゲート電極パッド１１ｇと集積回路素子２５Ａとはワイヤ６２により接続されている。ゲート電極パッド１１ｇに接続された制御用ワイヤ６２は、ソース電極パッド１１ｓに接続された制限用ワイヤの一例であるワイヤ６３よりも封止樹脂２２０の第１側面２２１側に配置されている。
【０３０２】
ＭＯＳＦＥＴ１２Ｌのソース電極パッド１２ｓと第１端子フレーム２１３のアイランド部２１３ａとは、ワイヤ６１により電気的に接続されている。ワイヤ６１は、第１端子フレーム２１３のアイランド部２１３ａに接続されている。ＭＯＳＦＥＴ１２Ｌのゲート電極パッド１２ｇと集積回路素子２５Ａとはワイヤ６２により接続され、ＭＯＳＦＥＴ１２Ｌのソース電極パッド１２ｓと集積回路素子２５Ａとはセンスワイヤ６３により接続されている。ゲート電極パッド１２ｇに接続されたワイヤ６２は、ソース電極パッド１２ｓに接続されたワイヤ６３よりもＭＯＳＦＥＴ１１Ｕ側に配置されている。ワイヤ６３は、集積回路素子２５Ａにおけるドライブ回路２１ＡＬにおけるソース接地回路２１ａの第２ＭＯＳＦＥＴ２１ｃのソースに制限配線２１ｅを介して接続されている（図３７参照）。これにより、上記第１実施形態の（１−１）の効果に準じた効果を得ることができる。
【０３０３】
また集積回路素子２５Ａは、ワイヤ６２により、フレーム２０１、制御フレーム２０９、及び第１〜第６端子フレーム２１３〜２１８とそれぞれ接続されている。詳述すると、集積回路素子２５Ａとフレーム２０１の接続部２０４とが１本のワイヤ６２により接続されている。集積回路素子２５Ａと制御フレーム２０９の接続部２１２とが１本のワイヤ６２により接続されている。集積回路素子２５Ａと第１端子フレーム２１３におけるアイランド部２１３ａよりも封止樹脂２２０の第４側面２２４側の部分とが１本のワイヤ６２により接続されている。集積回路素子２５Ａと第２端子フレーム２１４とが２本のワイヤ６２により接続されている。集積回路素子２５Ａと第３〜第６端子フレーム２１５〜２１８とがそれぞれ１本のワイヤ６２により接続されている。
【０３０４】
図３７及び図３８に示すように、半導体装置１は、ＭＯＳＦＥＴ１２Ｌのソースの電圧変動に基づくこのＭＯＳＦＥＴ１２Ｌのソース−ゲート間電圧の変動を抑制する制限部ＣＶを備える。制限部ＣＶは、制御経路ＲＣとＭＯＳＦＥＴ１２Ｌのソースとを電気的に接続する制限経路ＲＳを有する。制限経路ＲＳは、ＭＯＳＦＥＴ１２Ｌのソース電極パッド１２ｓと集積回路素子２５Ａの入力端子２５ｂとを接続するワイヤ６３と、ドライブ回路２１ＡＬの制限配線２１ｅとを有する。すなわち、ワイヤ６３は、制限経路ＲＳの一部を構成している。
【０３０５】
また半導体装置１は、ドライブ回路２１ＡＬとＭＯＳＦＥＴ１２Ｌのゲートとを電気的に接続され、ドライブ回路２１ＡＬの駆動信号が伝送される制御経路ＲＣ（図３７参照）を備える。制御経路ＲＣは、ＭＯＳＦＥＴ１２Ｌのゲート電極パッド１２ｇと集積回路素子２５Ａの出力端子２５ａとを接続するワイヤ６２と、ドライブ回路２１ＡＬの出力配線２１ｄとを有する。すなわち、ＭＯＳＦＥＴ１２Ｌのゲート電極パッド１２ｇと出力端子２５ａとを接続するワイヤ６２は、制御経路ＲＣの一部を構成している。
【０３０６】
・図３８に示す変形例において、ＭＯＳＦＥＴ１２Ｌのソース電極パッド１２ｓに接続されたワイヤ６２とドライブ回路２１ＡＬの出力配線２１ｄとの間にダイオード１３を追加してもよい。これにより、上記第２実施形態の（２−１）の効果に準じた効果を得ることができる。なお、ダイオード１３は、集積回路素子２５Ａの内部に設けられてもよいし、集積回路素子２５Ａとは個別の半導体チップとして設けられてもよい。
【０３０７】
・図３８に示す変形例において、ＭＯＳＦＥＴ１１Ｕ，１２Ｌの向きは任意に変更可能である。一例では、図３９に示すように、ＭＯＳＦＥＴ１１Ｕのゲート電極パッド１１ｇが制御回路２０に接近するようにＭＯＳＦＥＴ１１Ｕの向きを変更する。詳述すると、ＭＯＳＦＥＴ１１Ｕのゲート電極パッド１１ｇがＭＯＳＦＥＴ１１Ｕの表面において制御回路２０側かつＭＯＳＦＥＴ１２Ｌ側に位置するようにＭＯＳＦＥＴ１１Ｕが配置されている。この場合、制御回路２０とＭＯＳＦＥＴ１１Ｕのゲート電極パッド１１ｇとを接続するワイヤ６２は、制御回路２０とＭＯＳＦＥＴ１１Ｕのソース電極パッド１１ｓとを接続するワイヤ６２よりもＭＯＳＦＥＴ１２Ｌ側に配置されている。なお、図３９に示す変形例において、ＭＯＳＦＥＴ１２Ｌのソース電極パッド１２ｓと制御回路２０とを接続するワイヤ６２を省略してもよい。
【０３０８】
・上記各実施形態において、ＭＯＳＦＥＴ１１Ｕ〜１１Ｗのフレーム３１のアイランド部３１ａに対する向き（配置姿勢）は任意に変更可能である。例えば、ＭＯＳＦＥＴ１１Ｕのゲート電極パッド１１ｇが集積回路素子２５Ｈに接近するようにＭＯＳＦＥＴ１１Ｕの向き（配置姿勢）を変更してもよい。この構成によれば、第３実施形態の効果に準じた効果を得ることができる。
【符号の説明】
【０３０９】
１  半導体装置１０Ａ  インバータ回路１０Ｕ  第１インバータ回路１０Ｖ  第２インバータ回路１０Ｗ  第３インバータ回路１１  第１スイッチング素子１１Ｕ，１１Ｖ，１１Ｗ  ＭＯＳＦＥＴ（第１スイッチング素子）１２  第２スイッチング素子１２Ｕ，１２Ｖ，１２Ｗ  ＭＯＳＦＥＴ（第２スイッチング素子）１２ｓ  ソース電極パッド（グランド電極パッド）１２ｇ  ゲート電極パッド（制御電極パッド）１３  ダイオード１４Ｕ  第１ダイオード（第２ダイオード、第６ダイオード）１４Ｖ  第２ダイオード（第２ダイオード、第７ダイオード）１４Ｗ  第３ダイオード（第２ダイオード、第８ダイオード）１５Ｕ  第１ダイオード（第１ダイオード、第３ダイオード）１５Ｖ  第２ダイオード（第1ダイオード、第４ダイオード）１５Ｗ  第３ダイオード（第１ダイオード、第５ダイオード）２１  ドライブ回路（駆動信号出力回路）２１ＵＵ  ドライブ回路（第１制御回路）２１ＶＵ  ドライブ回路（第１制御回路）２１ＷＵ  ドライブ回路（第１制御回路）２１ＵＬ  ドライブ回路（第２制御回路、第３制御回路）２１ＶＬ  ドライブ回路（第２制御回路、第４制御回路）２１ＷＬ  ドライブ回路（第２制御回路、第５制御回路）２１ａ  ソース接地回路２１ｄ  出力配線２１ｅ  制限配線２２  論理回路２２ＵＵ  論理回路（第１制御回路）２２ＶＵ  論理回路（第１制御回路）２２ＷＵ  論理回路（第１制御回路）２２ＵＬ  論理回路（第２制御回路、第３制御回路）２２ＶＬ  論理回路（第２制御回路、第４制御回路）２２ＷＬ  論理回路（第２制御回路、第５制御回路）２５Ｌ  集積回路素子（第２制御回路の集積回路素子）２５ａ  出力端子２５ａｕ  第１出力端子（出力端子）２５ａｖ  第２出力端子（出力端子）２５ａｗ  第３出力端子（出力端子）２５ｂ  入力端子２５ｂｕ  第１入力端子（入力端子）２５ｂｖ  第２入力端子（入力端子）２５ｂｗ  第３入力端子（入力端子）３２Ｕ  第１フレーム３２Ｖ  第２フレーム３２Ｗ  第３フレーム３５Ｕ  フレーム（グランドフレーム、第１グランドフレーム）３５Ｖ  フレーム（グランドフレーム、第２グランドフレーム）３５Ｗ  フレーム（グランドフレーム、第３グランドフレーム）６０  ワイヤ６０Ｕ  第１ワイヤ（第１電力用ワイヤ）６０Ｖ  第２ワイヤ（第２電力用ワイヤ）６０Ｗ  第３ワイヤ（第３電力用ワイヤ）６１  ワイヤ６１Ｕ  第１ワイヤ（第４電力用ワイヤ）６１Ｖ  第２ワイヤ（第５電力用ワイヤ）６１Ｗ  第３ワイヤ（第６電力用ワイヤ）６２  制御用ワイヤ６２Ｕ  第１ワイヤ６２Ｖ  第２ワイヤ６２Ｗ  第３ワイヤ６３  ワイヤ（制限用ワイヤ）６３Ｕ  第１ワイヤ（第１制限用ワイヤ）６３Ｖ  第２ワイヤ（第２制限用ワイヤ）６３Ｗ  第３ワイヤ（第３制限用ワイヤ）６４Ｕ  第１ダイオード用ワイヤ（第４ダイオード用ワイヤ）６４Ｖ  第２ダイオード用ワイヤ（第５ダイオード用ワイヤ）６４Ｗ  第３ダイオード用ワイヤ（第６ダイオード用ワイヤ）６５Ｕ  第１ダイオード用ワイヤ６５Ｖ  第２ダイオード用ワイヤ６５Ｗ  第３ダイオード用ワイヤＲＣ  制御経路ＲＣ１  第１制御経路ＲＣ２  第２制御経路ＲＣ３  第３制御経路ＲＳ  制限経路ＲＳ１  第１制限経路ＲＳ２  第２制限経路ＲＳ３  第３制限経路ＣＶ  制限部ＣＶ１  第１制限部ＣＶ２  第２制限���ＣＶ３  第３制限部ＣＰ１  第１制限部ＣＰ２  第２制限部ＣＰ３  第３制限部
【図１】
2019235267.tif 000003
【図２】
2019235267.tif 000004
【図３】
2019235267.tif 000005
【図４】
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【図５】
2019235267.tif 000007
【図６】
2019235267.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
2019235267.tif 000012
【図１１】
2019235267.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2019235267.tif 000018
【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【国際調査報告】
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