(57)【要約】  ノイズシェーピングの高次化を図ることができるＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣを提供する。  逐次比較型ＡＤコンバータは、第１極性の第１コンデンサと、第１極性の第２コンデンサと、第１極性の第３コンデンサと、第２極性の第１コンデンサと、第２極性の第２コンデンサと、第２極性の第３コンデンサと、積分器アンプと、コンパレータと、フィルタ回路と、を備える。積分器アンプは、第１積分値と第２積分値とを生成する。コンパレータは、第１積分値と第２積分値とを比較し、その比較結果に基づき、第１極性の第３コンデンサに蓄積された電荷及び第２極性の第３コンデンサに蓄積された電荷を、第１極性の第２コンデンサ又は第２極性の第２コンデンサに再配分する。再配分を繰り返した後、フィルタ回路に、第１極性の第３コンデンサに蓄積された電荷と第２極性の第３コンデンサに蓄積された電荷とを残差電圧として入力する。
2020170617.tif 000002
【特許請求の範囲】
【請求項１】
第１極性の第１コンデンサと、
第１極性の第２コンデンサと、
第１極性の第３コンデンサと、
第２極性の第１コンデンサと、
第２極性の第２コンデンサと、
第２極性の第３コンデンサと、
積分器アンプと、
コンパレータと、
フィルタ回路と、を備え、
前記第１極性の第１コンデンサと、前記第１極性の第２コンデンサと、前記第１極性の第３コンデンサのそれぞれが、略同一の容量を有し、
前記第２極性の第１コンデンサと、前記第２極性の第２コンデンサと、前記第２極性の第３コンデンサのそれぞれが、略同一の容量を有し、
前記第１極性の第１コンデンサ及び前記第２極性の第１コンデンサのそれぞれに、所定の電荷が蓄積され、
前記第１極性の第２コンデンサが、入力されるアナログ電圧の第１電荷を蓄積するとともに、当該第１電荷を前記第１極性の第３コンデンサに転送し、
前記積分器アンプが、前記第１極性の第３コンデンサに転送された前記第１電荷を積分して、第１積分値を生成し、
前記第２極性の第２コンデンサが、入力されるアナログ電圧の第２電荷を蓄積するとともに、当該第２電荷を前記第２極性の第３コンデンサに転送し、
前記積分器アンプが、前記第２極性の第３コンデンサに転送された前記第２電荷を積分して、第２積分値を生成し、
前記コンパレータが、前記第１積分値と前記第２積分値とを比較し、前記第１極性の第２コンデンサと前記第２極性の第２コンデンサとがリセットされ、
前記第１積分値が前記第２積分値よりも大きいときは、
前記第１極性の第３コンデンサに蓄積された電荷と前記第１極性の第１コンデンサに蓄積された電荷とを、リセットされた前記第１極性の第２コンデンサに再配分するとともに、
前記第２極性の第３コンデンサに蓄積された電荷と前記第２極性の第１コンデンサに蓄積された電荷とを、リセットされた前記第２極性の第２コンデンサに再配分し、
前記第１積分値が前記第２積分値よりも略同等以下であるときは、
前記第１極性の第３コンデンサに蓄積された電荷と前記第２極性の第１コンデンサに蓄積された電荷とを、リセットされた前記第１極性の第２のコンデンサに再配分するとともに、
前記第２極性の第３コンデンサに蓄積された電荷と前記第１極性の第１コンデンサに蓄積された電荷とを、リセットされた前記第２極性の第２コンデンサに再配分し、
所定の分解能のビット数が得られるまで、前記コンパレータが前記第１積分値と前記第２積分値とを前記比較することと、前記第１極性の第２コンデンサと前記第２極性の第２コンデンサとが前記リセットされることと、前記リセットされた、前記第１極性の第２コンデンサと前記第２極性の第２コンデンサとに前記再配分することと、を繰り返し、
前記所定の分解能のビット数が得られた後、前記フィルタ回路に、前記第１極性の第２コンデンサに前記再配分して前記第１極性の第３コンデンサに蓄積された電荷と、前記第２極性の第２コンデンサに前記再配分して前記第２極性の第３コンデンサに蓄積された電荷とを、残差電圧として入力する、逐次比較型ＡＤコンバータ。
【請求項２】
前記第１極性が、正極性であって、
前記第２極性が、負極性である、請求項１に記載の逐次比較型ＡＤコンバータ。
【請求項３】
前記所定の分解能の最下位ビットについて、前記コンパレータが、前記第１積分値と前記第２積分値とを比較し、前記第１極性の第２コンデンサと前記第２極性の第２コンデンサとが前記リセットされた後、当該第１極性の第２コンデンサと当該第２極性の第２コンデンサとについて前記再配分が完了するまでの間に、前記フィルタ回路が、前記残差電圧のサンプリングを開始する、請求項１に記載の逐次比較型ＡＤコンバータ。
【請求項４】
前記フィルタ回路が、前記積分器アンプによって駆動される、請求項１に記載の逐次比較型ＡＤコンバータ。
【請求項５】
前記フィルタ回路が、オペアンプを含んで構成されるアクティブ型である請求項１に記載の逐次比較型ＡＤコンバータ。
【請求項６】
前記フィルタ回路が、コンデンサを含み、オペアンプを含まないで構成されるパッシブ型である請求項１に記載の逐次比較型ＡＤコンバータ。
【請求項７】
請求項１に記載の逐次比較型ＡＤコンバータを備える、ＩｏＴセンサ。
【請求項８】
請求項１に記載の逐次比較型ＡＤコンバータを備える、生体センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、逐次比較型ＡＤコンバータ、Ｉｏｔセンサ、及び生体センサに関する。
【背景技術】
【０００２】
従来、ＳＡＲ  ＡＤＣ（Ｓｕｃｃｅｓｓｉｖｅ  Ａｐｐｒｏｘｉｍａｔｉｏｎ  Ｒｅｓｉｓｔｅｒ  Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ：逐次比較型ＡＤ変換器）が知られている。ＳＡＲ  ＡＤＣは、容量ＤＡ変換器の残差電圧を保持し、保持した残差電圧を次の変換サイクルで容量ＤＡ変換器に加算してノイズシェーピングを行っている。【０００３】
ここで、ノイズシェーピングとは、量子化ノイズとコンパレータノイズを削減するための技術である。ノイズシェーピングを行うことにより、信号を測定したときの信号とノイズとの比を示すＳＮＤＲ（Ｓｉｇｎａｌ  ｔｏ  ｎｏｉｓｅ  ａｎｄ  ｄｉｓｔｏｒｔｉｏｎ）が向上する。【０００４】
ＳＮＤＲの値を高くするためには、ノイズシェーピングの次数を高くすることが望まれる。上述したＳＡＲ  ＡＤＣに関し、単純で、非常に効率的なＳＡＲ  ＡＤＣが提案されている（例えば、非特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【非特許文献１】Ｃ．−Ｈ．Ｃｈｅｎ，  Ｙ．Ｚｈａｎｇ，  Ｊ．Ｌ．Ｃｅｂａｌｌｏｓ，  ａｎｄ  Ｇ．Ｃ．Ｔｅｒｎｅｓ，“Ｎｏｉｓｅ−Ｓｈａｐｉｎｇ  ＳＡＲ  ＡＤＣ  Ｕｓｉｎｇ  Ｔｈｒｅｅ  Ｃａｐａｃｉｔｏｒｓ”
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一般的に、ＳＡＲ  ＡＤＣは、ΔΣＡＤＣと異なり、ノイズシェーピングの次数を上げることが不向きであるため、達成できるＳＮＤＲの精度には限界があった。【０００７】
本技術は、このような状況に鑑みてなされたものであり、ノイズシェーピングの高次化を図ることができる逐次比較型ＡＤコンバータ、Ｉｏｔセンサ、及び生体センサを提供することを主目的とする。
【課題を解決するための手段】
【０００８】
本発明者は、上述の目的を解決するために鋭意研究を行った結果、ノイズシェーピングの高次化を図ることができる逐次比較型ＡＤコンバータ、Ｉｏｔセンサ、及び生体センサを提供することに成功し、本技術を完成するに至った。【０００９】
すなわち、本技術では、  第１極性の第１コンデンサと、
第１極性の第２コンデンサと、
第１極性の第３コンデンサと、
第２極性の第１コンデンサと、
第２極性の第２コンデンサと、
第２極性の第３コンデンサと、
積分器アンプと、
コンパレータと、
フィルタ回路と、を備え、
前記第１極性の第１コンデンサと、前記第１極性の第２コンデンサと、前記第１極性の第３コンデンサのそれぞれが、略同一の容量を有し、
前記第２極性の第１コンデンサと、前記第２極性の第２コンデンサと、前記第２極性の第３コンデンサのそれぞれが、略同一の容量を有し、
前記第１極性の第１コンデンサ及び前記第２極性の第１コンデンサのそれぞれに、所定の電荷が蓄積され、
前記第１極性の第２コンデンサが、入力されるアナログ電圧の第１電荷を蓄積するとともに、当該第１電荷を前記第１極性の第３コンデンサに転送し、
前記積分器アンプが、前記第１極性の第３コンデンサに転送された前記第１電荷を積分して、第１積分値を生成し、
前記第２極性の第２コンデンサが、入力されるアナログ電圧の第２電荷を蓄積するとともに、当該第２電荷を前記第２極性の第３コンデンサに転送し、
前記積分器アンプが、前記第２極性の第３コンデンサに転送された前記第２電荷を積分して、第２積分値を生成し、
前記コンパレータが、前記第１積分値と前記第２積分値とを比較し、前記第１極性の第２コンデンサと前記第２極性の第２コンデンサとがリセットされ、
前記第１積分値が前記第２積分値よりも大きいときは、
前記第１極性の第３コンデンサに蓄積された電荷と前記第１極性の第１コンデンサに蓄積された電荷とを、リセットされた前記第１極性の第２コンデンサに再配分するとともに、
前記第２極性の第３コンデンサに蓄積された電荷と前記第２極性の第１コンデンサに蓄積された電荷とを、リセットされた前記第２極性の第２コンデンサに再配分し、
前記第１積分値が前記第２積分値よりも略同等以下であるときは、
前記第１極性の第３コンデンサに蓄積された電荷と前記第２極性の第１コンデンサに蓄積された電荷とを、リセットされた前記第１極性の第２のコンデンサに再配分するとともに、
前記第２極性の第３コンデンサに蓄積された電荷と前記第１極性の第１コンデンサに蓄積された電荷とを、リセットされた前記第２極性の第２コンデンサに再配分し、
所定の分解能のビット数が得られるまで、前記コンパレータが前記第１積分値と前記第２積分値とを前記比較することと、前記第１極性の第２コンデンサと前記第２極性の第２コンデンサとが前記リセットされることと、前記リセットされた、前記第１極性の第２コンデンサと前記第２極性の第２コンデンサとに前記再配分することと、を繰り返し、
前記所定の分解能のビット数が得られた後、前記フィルタ回路に、前記第１極性の第２コンデンサに前記再配分して前記第１極性の第３コンデンサに蓄積された電荷と、前記第２極性の第２コンデンサに前記再配分して前記第２極性の第３コンデンサに蓄積された電荷とを、残差電圧として入力する、逐次比較型ＡＤコンバータを提供する。【００１０】
本技術に係る逐次比較型ＡＤコンバータにおいて、前記第１極性が、正極性であって、前記第２極性が、負極性であってもよい。【００１１】
本技術に係る逐次比較型ＡＤコンバータにおいて、前記所定の分解能の最下位ビットについて、前記コンパレータが、前記第１積分値と前記第２積分値とを比較し、前記第１極性の第２コンデンサと前記第２極性の第２コンデンサとが前記リセットされた後、当該第１極性の第２コンデンサと第２極性の第２コンデンサとについて前記再配分が完了するまでの間に、前記フィルタ回路が、前記残差電圧のサンプリングを開始してもよい。【００１２】
本技術に係る逐次比較型ＡＤコンバータにおいて、前記フィルタ回路が、前記積分器アンプによって駆動されるようにしてもよい。【００１３】
本技術に係る逐次比較型ＡＤコンバータにおいて、前記フィルタ回路が、オペアンプを含んで構成されるアクティブ型であってもよい。【００１４】
本技術に係る逐次比較型ＡＤコンバータにおいて、前記フィルタ回路が、コンデンサを含み、オペアンプを含まないで構成されるパッシブ型であってもよい。【００１５】
また、本技術では、前記逐次比較型ＡＤコンバータを備える、ＩｏＴセンサを提供する。【００１６】
また、本技術では、前記逐次比較型ＡＤコンバータを備える、生体センサを提供する。【００１７】
本技術によれば、逐次比較型ＡＤコンバータ、Ｉｏｔセンサ、及び生体センサは、ノイズシェーピングの高次化を実現することができる。なお、本技術の効果は、必ずしも上記の効果に限定されるものではなく、本技術に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１８】
【図１】本技術に係る第１の実施形態の逐次比較型ＡＤコンバータの一例であるＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣの構成の例を示すブロック図である。
【図２】本技術に係る第１の実施形態のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣが、スイッチをオンにするタイミングを示したタイミングチャートである。
【図３】本技術に係る第１の実施形態のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣのノイズビヘイビアモデルを示した図である。
【図４】本技術に係る第１の実施形態のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣが、フィルタ回路を有している場合の回路図である。
【図５】ノイズシェーピングにより、低周波帯域に位置する量子化雑音を高周波帯域に移動させることを示した説明図である。
【図６】次数が高くなると、ノイズシェーピングの効果が高くなることを示した説明図である。
【図７】本技術を適用したＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣの構成例を示すブロック図である。
【図８】本技術を適用したＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣの構成例を示すブロック図である。
【図９】本技術を適用したＩｏＴセンサの構成例を示すブロック図である。
【図１０】本技術を適用した生体センサの構成例を示すブロック図である。
【図１１】従来から知られているＣｈａｒｇｅ  Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ＳＡＲ  ＡＤＣに、ノイズシェーピングを実行するためのフィルタ回路が追加された回路図である。
【図１２】Ｃｈａｒｇｅ  Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ＳＡＲ  ＡＤＣに実装されるフィルタ回路の例である。
【図１３】Ｃｈａｒｇｅ  Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ＳＡＲ  ＡＤＣのノイズビヘイビアモデルを示した図である。
【図１４】Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣの構成を示した回路図である。
【図１５】Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣの動作を説明するためのフローチャートである。
【図１６】Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣのサンプリング時の状態を示した回路図である。
【図１７】Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣの全電荷転送の状態を示した回路図である。
【図１８】Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣの比較判定＆Ｃ２リセットの状態を示した回路図である。
【図１９】Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣの比較結果フィードバックの状態を示した回路図である。
【図２０】Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣの電荷再配分の状態を示した回路図である。
【図２１】Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣのノイズビヘイビアモデルである。
【発明を実施するための形態】
【００１９】
以下、本技術を実施するための好適な形態について図面を参照しながら説明する。なお、以下に説明する実施形態は、本技術の代表的な実施形態の一例を示したものであり、これにより本技術の範囲が狭く解釈されることはない。
【００２０】
なお、説明は以下の順序で行う。
１．本技術の概要
２．第１の実施形態（逐次比較型ＡＤコンバータの例１）
３．第２の実施形態（逐次比較型ＡＤコンバータの例２）
４．第３の実施形態（逐次比較型ＡＤコンバータの例３）
５．第４の実施形態（ＩｏＴセンサの例）
６．第５の実施形態（生体センサの例）
【００２１】
＜１．本技術の概要＞
一般的なＳＡＲ  ＡＤＣ（Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ Ｒｅｓｉｓｔｅｒ Ａｎａｌｏｇ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）を、図１１に示す。図１１に示されるＳＡＲ  ＡＤＣは、従来から知られているＣｈａｒｇｅ  Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ＳＡＲ  ＡＤＣに、ノイズシェーピングを実行するためのフィルタ回路ＦＬＴ１が追加された回路図である。
【００２２】
図１１に示されるＣｈａｒｇｅ  Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ＳＡＲ  ＡＤＣ１０１は、複数のコンデンサＣＰ０〜コンデンサＣＰ６（コンデンサＣＰ０、コンデンサＣＰ１、・・・コンデンサＣＰ２、コンデンサＣＰ３、コンデンサＣＰ４、コンデンサＣＰ５、及びコンデンサＣＰ６）と、スイッチＳＷ１〜スイッチＳＷ７（スイッチＳＷ１、スイッチＳＷ２、・・・スイッチＳＷ３、スイッチＳＷ４、スイッチＳＷ５、スイッチＳＷ６、及びスイッチＳＷ７）と、フィルタ回路ＦＬＴ１と、コンパレータＣＭＰ１とを備えている。
【００２３】
Ｃｈａｒｇｅ  Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ＳＡＲ  ＡＤＣ１０１が有する複数のコンデンサＣＰ０〜ＣＰ６は、容量アレイを構成し、バイナリウエイト（Ｂｉｎａｒｙ  Ｗｅｉｇｈｔ）構成となっている。また、Ｃｈａｒｇｅ  Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ＳＡＲ  ＡＤＣ１０１は、完全差動回路で実装されるが、ここでは、説明を簡略化するため、シングルエンドで構成されている。なお、バイナリウエイトとは、公比２の等比数列をなす重み（容量値）の集合である。
【００２４】
Ｃｈａｒｇｅ  Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ＳＡＲ  ＡＤＣ１０１は、逐次比較変換後の残差電圧をフィルタ回路ＦＬＴ１に入力することにより、ノイズ伝達関数（ＮＴＦ）にハイパス特性を持たせることができる。図１１に示されるＣｈａｒｇｅ  Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ＳＡＲ  ＡＤＣ１０１は、一例として、図１２に示されたフィルタ回路ＦＬＴ１を実装する。
【００２５】
図１２（Ａ）に、Ｃｈａｒｇｅ  Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ＳＡＲ  ＡＤＣ１０１に実装されるフィルタ回路ＦＬＴ１を示す。また、図１２（Ｂ）に、フィルタ回路ＦＬＴ１が有するスイッチΦ７〜スイッチΦ１２（スイッチΦ７ａ〜スイッチΦ１２ａ、及びスイッチΦ７ｂ〜スイッチΦ１２ｂ）の切り替えタイミングを示す。
【００２６】
図１２Ａに示されるフィルタ回路ＦＬＴ１は、バッファＡｂｕｆ、コンデンサＣ４１ａ、コンデンサＣ４２ａ、コンデンサＣ４３ａ、コンデンサＣ４１ｂ、コンデンサＣ４２ｂ、コンデンサＣ４３ｂ、コンデンサＣ５ａ、コンデンサＣ５ｂ、スイッチΦ７〜スイッチΦ１２（スイッチΦ７ａ〜スイッチΦ１２ａ、及びスイッチΦ７ｂ〜スイッチΦ１２ｂ）、及び積分器アンプＩＰＦを備えて構成されている。なお、コンデンサＣ４１ａ及びコンデンサＣ４１ｂは、略同等の容量となっている。ここで、略同等の容量とは、例えば、同一の容量値を含み、同一の容量値に対して、９５％〜１０５％以内にある容量値のことをいう。また、コンデンサＣ４２ａ及びコンデンサＣ４３ａは、コンデンサＣ４１ａの略１／３の容量となっている。また、コンデンサＣ４２ｂ及びコンデンサＣ４３ｂは、コンデンサＣ４１ｂの略１／３の容量となっている。ここで、略１／３の容量とは、１／３の容量値を含み、１／３の容量値に対して、９５％〜１０５％以内にある容量値のことをいう。
【００２７】
この場合、フィルタ回路ＦＬＴ１の伝達関数Ｌ（ｚ）は、次式（式（１））で表される。
【００２８】
【数１】
2020170617.tif 000003
【００２９】
また、この場合のＣｈａｒｇｅ  Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ＳＡＲ  ＡＤＣ１０１のノイズビヘイビアモデルを、図１３に示す。図１３は、Ｃｈａｒｇｅ  Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ＳＡＲ  ＡＤＣ１０１のノイズビヘイビアモデルを示した図である。なお、ノイズビヘイビアモデルとは、ノイズの入出力特性を示したものである。
【００３０】
Ｃｈａｒｇｅ  Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ＳＡＲ  ＡＤＣ１０１のノイズビヘイビアモデルは、減算器ＳＢ１、フィルタ回路ＦＬＴ１、加算器ＡＤ１、及びＳＡＲ量子化器ＳＱ１を備えている。そして、Ｃｈａｒｇｅ  Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ＳＡＲ  ＡＤＣ１０１のノイズ伝達関数ＮＴＦ（ｚ）は、次式（式（２））で表される。
【００３１】
【数２】
2020170617.tif 000004
【００３２】
式（２）に示されたノイズ伝達関数ＮＴＦ（ｚ）は、１次のハイパス特性を有している。このため、フィルタ回路ＦＬＴ１の伝達関数Ｌ（ｚ）を複雑にすることで、高次のＮｏｉｓｅ  Ｓｈａｐｉｎｇを実現することができるが、Ｃｈａｒｇｅ  Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ＳＡＲ  ＡＤＣ１０１の設計において、占有面積・消費電力・設計難易度等が増加する。
【００３３】
ここで、Ｃｈａｒｇｅ  Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ＳＡＲ  ＡＤＣ１０１が高いＳＮＤＲを得るためには、リファレンス電圧を安定させなければならない。
【００３４】
リファレンス電圧を安定させるためには、リファレンス電圧を生成しているバッファアンプを高性能化するか、又は、コンデンサを複数搭載し、電圧変動を抑えることが一般的である。しかしながら、バッファアンプを高性能化すると、又は、コンデンサを複数搭載すると、消費電力の増加や占有面積の増加が生じてしまう。
【００３５】
そこで、消費電力の増加や占有面積の増加を回避すべく、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣに関するＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１０２の回路を用いることを検討する。ここで、シングルエンドで構成されたＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１０２を、図１４に示す。図１４は、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１０２の構成を示した回路図である。なお、図１４では、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ    ＡＤＣの動作の説明を簡略化するため、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１０２が、シングルエンドで構成されている。
【００３６】
図１４に示されたＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１０２は、スイッチΦ１ｘ、スイッチΦ１ｙ、スイッチΦ１ｚ、スイッチΦ２、スイッチΦ３、スイッチΦ４、コンデンサＣ１Ｐ、コンデンサＣ１Ｎ、コンデンサＣ２、コンデンサＣ３、積分器アンプＩＰ１、及びコンパレータＣＭＰ２を備えて構成されている。
【００３７】
このＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１０２の動作について、図１５に示されるフローチャートを用いて説明する。図１５は、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１０２の動作を説明するためのフローチャートである。
【００３８】
まず、サンプリング時（ステップＳ００１）のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１０２の回路の状態を、図１６に示す。図１６では、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１０２は、スイッチΦ１ｘ、スイッチΦ１ｙ、スイッチΦ１ｚ、及びスイッチΦ２がオンとなり（閉じており）、電圧Ｖｉｐ、電圧Ｖｒｅｆｐ、及び電圧Ｖｒｅｆｎの電圧がサンプリングされる。
【００３９】
この場合、コンデンサＣ１Ｐ、コンデンサＣ１Ｎ、コンデンサＣ２、及びコンデンサＣ３の各電荷は、次式（式（３）から式（６））で表される。
【００４０】
Ｑ１Ｐ＝Ｃ１Ｐ  ×  Ｖｒｅｐ                      ・・・（３）
Ｑ１Ｎ＝Ｃ１Ｎ  ×  Ｖｒｅｎ                      ・・・（４）
Ｑ２  ＝Ｃ２    ×  Ｖｉｐ                        ・・・（５）
Ｑ３  ＝０                                        ・・・（６）
【００４１】
次に、全電荷転送（ステップＳ００３）の状態を、図１７に示す。図１７では、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１０２は、スイッチΦ１ｘ、スイッチΦ１ｙ、スイッチΦ１ｚ、及びスイッチΦ２がオフとなり（開き）、スイッチΦ３及びスイッチΦ４がオンとなっている（閉じている）。これにより、コンデンサＣ２に蓄えられていた電荷Ｑ２が、コンデンサＣ３に全電荷転送される。
【００４２】
この場合、コンデンサＣ１Ｐ、コンデンサＣ１Ｎ、コンデンサＣ２、及びコンデンサＣ３の各電荷は、次式（式（３）、式（４）、式（７）、式（８））のようになる。
【００４３】
Ｑ１Ｐ＝Ｃ１Ｐ  ×  Ｖｒｅｐ                      ・・・（３）
Ｑ１Ｎ＝Ｃ１Ｎ  ×  Ｖｒｅｎ                      ・・・（４）
Ｑ２  ＝０                                        ・・・（７）
Ｑ３  ＝Ｃ２    ×  Ｖｉｐ                        ・・・（８）
∵Ｃ２Ｐ＝Ｃ３Ｐ
【００４４】
次に、比較判定＆Ｃ２リセット（ステップＳ００５）の状態を、図１８に示す。図１８では、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１０２は、スイッチΦ４をオフにして（開いて）、コンパレータＣＭＰ２において、電荷Ｑ３の積分値と接地電位とを比較すると同時に、スイッチΦ２及びスイッチΦ３をオンにして（閉じて）、コンデンサＣ２をリセットする。コンパレータＣＭＰ２は、電荷Ｑ３の積分値と接地電位とを比較した結果として、判定結果Ｄ又は判定結果ＤＮを出力する。
【００４５】
次に、比較結果フィードバック（ステップＳ００７）の状態を、図１９に示す。図１９では、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１０２は、コンパレータＣＭＰ２において、判定結果Ｄが出力されたと仮定する。この場合、スイッチＤΦ５がオンとなる（閉じる）。
【００４６】
電荷再配分（ステップＳ００９）の状態を、図２０に示す。図２０では、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１０２は、コンデンサＣ２において、コンデンサＣ１Ｐの電荷Ｑ１ＰとコンデンサＣ３の電荷Ｑ３との電荷再配分を行う。
【００４７】
この場合、コンデンサＣ１Ｐ、コンデンサＣ２、及びコンデンサＣ３の各電荷は、次式（式（９）から式（１２））のようになる。
【００４８】
Ｑ１Ｐ＝  Ｃ１Ｐ  ×  Ｖｒｅｆｐ／２                ・・・（９）
Ｑ２  ＝  Ｃ１Ｐ  ×  Ｖｒｅｆｐ／２                ・・・（１０）
Ｑ３  ＝  Ｃ２  ×  Ｖｉｐ  −  Ｃ１Ｐ  ×  Ｖｒｅｆｐ／２
・・・（１１）
Ｖｏ  ＝  Ｑ３／Ｃ３  ＝  Ｖｉｐ  −  Ｖｒｅｆｐ／２・・・（１２）
∵Ｃ１Ｐ＝Ｃ１Ｎ＝Ｃ２＝Ｃ３  
【００４９】
式（９）では、コンデンサＣ１Ｐの電荷Ｑ１Ｐが半分になっており、式（１２）の電圧Ｖｏでは、Ｃｈａｒｇｅ  Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ＳＡＲ  ＡＤＣ１０１と同じ電圧になっている。そのため、図１５のステップ０１１において、分解能をＮビットとした場合、所定のＮビットの分解能が得られていなければ（ステップＳ０１１のＮｏ）、ステップＳ００５の比較判定＆Ｃ２リセットに戻り、ステップＳ００５からステップＳ００９を繰り返すことにより、（ＭＳＢ−１）ｂｉｔ以降の分解能を取得する。
【００５０】
このアクティブ型のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１０２は、コンデンサＣ３に前回のＳＡＲ  ＡＤＣ変換残差電圧を保持することにより、ノイズ伝達関数は、１次のハイパス特性を有している。コンデンサＣ３と積分器アンプＩＰ１の伝達関数Ｌ（ｚ）は、次式（式（１３））で表される。
【００５１】
【数３】
2020170617.tif 000005
【００５２】
また、この場合のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１０２のビヘイビアモデルを、図２１に示す。図２１は、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１０２のノイズビヘイビアモデルを示したものである。
【００５３】
図２１に示されたＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１０２は、減算器ＳＢ１、積分器ＩＴＧ１、加算器ＡＤ１、及びＳＡＲ量子化器ＳＱ２を備えている。そして、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１０２のノイズ伝達関数ＮＴＦ（ｚ）は、次式（式（１４））で表される。
【００５４】
【数４】
2020170617.tif 000006
【００５５】
式（１４）に示されるように、アクティブ型のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１０２では、ノイズシェーピングの次数は、１次にとどまっていた。
【００５６】
そこで、本技術によれば、ノイズシェーピングの高次化を図ることができるＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣを提供する。これにより、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣは、高いＳＮＤＲを実現することができる。
【００５７】
＜２．第１の実施形態（逐次比較型ＡＤコンバータの例１）＞
本技術に係る第１の実施形態の逐次比較型ＡＤコンバータは、第１極性の第１コンデンサと、第１極性の第２コンデンサと、第１極性の第３コンデンサと、第２極性の第１コンデンサと、第２極性の第２コンデンサと、第２極性の第３コンデンサと、積分器アンプと、コンパレータと、フィルタ回路と、を備えている。
【００５８】
本技術に係る第１の実施形態の逐次比較型ＡＤコンバータは、第１極性の第１コンデンサと、第１極性の第２コンデンサと、第１極性の第３コンデンサのそれぞれが、略同一の容量を有し、第２極性の第１コンデンサと、第２極性の第２コンデンサと、第２極性の第３コンデンサのそれぞれが、略同一の容量を有している。第１極性の第１コンデンサ及び第２極性の第１コンデンサのそれぞれに、所定の電荷が蓄積される。
【００５９】
第１極性の第２コンデンサが、入力されるアナログ電圧の第１電荷を蓄積するとともに、当該第１電荷を第１極性の第３コンデンサに転送する。積分器アンプが、第１極性の第３コンデンサに転送された第１電荷を積分して、第１積分値を生成する。
【００６０】
第２極性の第２コンデンサが、入力されるアナログ電圧の第２電荷を蓄積するとともに、当該第２電荷を第２極性の第３コンデンサに転送する。積分器アンプが、第２極性の第３コンデンサに転送された第２電荷を積分して、第２積分値を生成する。
【００６１】
コンパレータが、第１積分値と第２積分値とを比較する。第１極性の第２コンデンサと第２極性の第２コンデンサとがリセットされる。第１積分値が第２積分値よりも大きいときは、第１極性の第３コンデンサに蓄積された電荷と第１極性の第１コンデンサに蓄積された電荷とを、リセットされた第１極性の第２コンデンサに再配分するとともに、第２極性の第３コンデンサに蓄積された電荷と第２極性の第１コンデンサに蓄積された電荷とを、リセットされた第２極性の第２コンデンサに再配分する。
【００６２】
第１積分値が第２積分値よりも略同等以下であるときは、第１極性の第３コンデンサに蓄積された電荷と第２極性の第１コンデンサに蓄積された電荷とを、リセットされた第１極性の第２のコンデンサに再配分するとともに、第２極性の第３コンデンサに蓄積された電荷と第１極性の第１コンデンサに蓄積された電荷とを、リセットされた第２極性の第２コンデンサに再配分する。
【００６３】
所定の分解能のビット数が得られるまで、コンパレータが第１積分値と第２積分値とを比較することと、第１極性の第２コンデンサと第２極性の第２コンデンサとがリセットされることと、リセットされた、第１極性の第２コンデンサと第２極性の第２コンデンサとに再配分することと、を繰り返す。
【００６４】
所定の分解能のビット数が得られた後、フィルタ回路に、第１極性の第２コンデンサに再配分して第１極性の第３コンデンサに蓄積された電荷と、第２極性の第２コンデンサに再配分して第２極性の第３コンデンサに蓄積された電荷とを、残差電圧として入力する、逐次比較型ＡＤコンバータである。
【００６５】
本技術に係る第１の実施形態の逐次比較型ＡＤコンバータによれば、ノイズシェーピングの高次化を図ることができる。
【００６６】
［逐次比較型ＡＤコンバータの構成］
図１に、本技術に係る第１の実施形態の逐次比較型ＡＤコンバータの一例であるＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００を示す。図１は、本技術を適用したＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００の構成例を示すブロック図である。なお、上述した構成と同一の構成要素については同一の符号を付し、説明を適宜、省略する。
【００６７】
図１に示されるように、本技術に係る第１の実施形態のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００は、第１極性の第１コンデンサＣ１ａ、第１極性の第２コンデンサＣ２ａ、第１極性の第３コンデンサＣ３ａ、スイッチΦ１ａ１、スイッチΦ１ａ２、スイッチΦ２ａ、スイッチΦ３ａ、スイッチΦ４ａ、スイッチＤΦ５ａ、スイッチＤＮΦ５ａ、スイッチΦ６ａ、スイッチΦＲＥＳＴａ、第２極性の第１コンデンサＣ１ｂ、第２極性の第２コンデンサＣ２ｂ、第２極性の第３コンデンサＣ３ｂ、スイッチΦ１ｂ１、スイッチΦ１ｂ２、スイッチΦ２ｂ、スイッチΦ３ｂ、スイッチΦ４ｂ、スイッチＤΦ５ｂ、スイッチＤＮΦ５ｂ、スイッチΦ６ｂ、スイッチΦＲＥＳＴｂ、積分器アンプＩＰ、フィルタ回路ＦＬＴ、及びコンパレータＣＭＰを備えて構成されている。
【００６８】
本技術に係る第１の実施形態のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００は、例えば、一例として、第１極性が正極性であって、第２極性が負極性である。また、積分器ＩＴＧは、スイッチΦＲＥＳＴａ、第１極性の第３コンデンサ、積分器アンプＩＰ、第２極性の第３コンデンサＣ３ｂ、スイッチΦＲＥＳＴｂを備えて構成されている。
【００６９】
［逐次比較型ＡＤコンバータの動作］
次に、第１の実施形態のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００の動作について、上述した図１５のフローチャートを用いて説明する。
【００７０】
まず、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００は、初期リセット動作を行う。初期リセット動作を行った後、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００は、全てのスイッチΦをオフにする（開く）。なお、スイッチΦＲＥＳＴａ及びスイッチΦＲＥＳＴｂは、初期リセットの解除によってオフになった後は（開いた後は）、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００が再びリセットされるまでオフの状態（開いた状態）を継続する。
【００７１】
次に、サンプリング時（図１５のステップＳ００１）において、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００は、スイッチΦ１ａ１、スイッチΦ１ａ２、スイッチΦ２ａ、スイッチΦ１ｂ１、スイッチΦ１ｂ２、及びスイッチΦ２ｂがオンとなり（閉じて）、電圧Ｖｉｐ、電圧Ｖｒｅｆｐ、電圧Ｖｒｅｆｎ、及び電圧Ｖｉｎの電圧がサンプリングされる。
【００７２】
これにより、第１極性の第１コンデンサＣ１ａ、第２極性の第１コンデンサＣ１ｂ、第１極性の第２のコンデンサＣ２ａ、第２極性の第２のコンデンサＣ２ｂのそれぞれに、所定の電荷が蓄積される。また、第１極性の第２のコンデンサＣ２ａは、入力されるアナログ電圧の第１電荷を蓄積するとともに、第２極性の第２のコンデンサＣ２ｂは、入力されるアナログ電圧の第２電荷を蓄積する。
【００７３】
この場合、第１極性の第１コンデンサＣ１ａ、第２極性の第１コンデンサＣ１ｂ、第１極性の第２のコンデンサＣ２ａ、及び第２極性の第２のコンデンサＣ２ｂの各電荷は、次式（式（１５）から式（１８））のようになる。
【００７４】
Ｑ１ａ＝Ｃ１ａ  ×  Ｖｒｅｐ                      ・・・（１５）
Ｑ１ｂ＝Ｃ１ｂ  ×  Ｖｒｅｎ                      ・・・（１６）
Ｑ２ａ＝Ｃ２ａ  ×  Ｖｉｐ                        ・・・（１７）
Ｑ２ｂ＝Ｃ２ｂ  ×  Ｖｉｎ                        ・・・（１８）
【００７５】
次に、全電荷転送（ステップＳ００３）において、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００は、スイッチΦ１ａ１、スイッチΦ１ａ２、スイッチΦ２ａ、スイッチΦ１ｂ１、スイッチΦ１ｂ２、及びスイッチΦ２ｂをオフにする（開く）とともに、スイッチΦ３ａ、スイッチΦ４ａ、スイッチΦ３ｂ、及びスイッチΦ４ｂをオンにする（閉じる）。これにより、第１極性の第２のコンデンサＣ２ａに蓄えられた第１電荷は、第１極性の第３のコンデンサＣ３ａに全電荷転送されるとともに、第２極性の第２のコンデンサＣ２ｂに蓄えられた第２電荷は、第２極性の第３のコンデンサＣ３ｂに全電荷転送される。
【００７６】
この場合、第１極性の第１コンデンサＣ１ａ、第１極性の第２のコンデンサＣ２ａ、第２極性の第１コンデンサＣ１ｂ、及び第２極性の第２のコンデンサＣ２ｂの各電荷は、次式（式（１５）、式（１６）、式（１９）から式（２２））のようになる。
【００７７】
Ｑ１ａ＝Ｃ１ａ  ×  Ｖｒｅｐ                      ・・・（１５）
Ｑ１ｂ＝Ｃ１ｂ  ×  Ｖｒｅｎ                      ・・・（１６）
Ｑ２ａ＝０                                        ・・・（１９）
Ｑ２ｂ＝０                                        ・・・（２０）
Ｑ３ａ＝Ｃ２ａ  ×  Ｖｉｎ                        ・・・（２１）
Ｑ３ｂ＝Ｃ２ｂ  ×  Ｖｉｎ                        ・・・（２２）
∵Ｃ１ａ＝Ｃ２ａ＝Ｃ３ａ＝Ｃ１ｂ＝Ｃ２ｂ＝Ｃ３ｂ
【００７８】
次に、比較判定＆Ｃ２リセット（ステップＳ００５）において、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００は、積分器アンプＩＰにより、第１極性の第３コンデンサＣ３ａに転送された第１電荷を積分して、第１積分値を生成し、第２極性の第３コンデンサＣ３ｂに転送された第２電荷を積分して、第２積分値を生成する。そして、コンパレータＣＭＰは、第１積分値と第２積分値とを比較し、比較した結果として判定結果Ｄ又は判定結果ＤＮを出力する。また、同時に、第１極性の第２コンデンサＣ２ａと第２極性の第２コンデンサＣ２ｂとがリセットされる。
【００７９】
次に、比較結果フィードバック（ステップＳ００７）において、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００は、コンパレータＣＭＰにより、第１積分値が第２積分値よりも大きいことを示す判定結果Ｄが出力されたと仮定する。この場合、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００は、スイッチＤΦ５ａ及びスイッチＤΦ５ｂをオンにする（閉じる）。
【００８０】
電荷再配分（ステップＳ００９）において、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００は、第１極性の第３コンデンサＣ３ａに蓄積された電荷と第１極性の第１コンデンサＣ１ａに蓄積された電荷とを、リセットされた第１極性の第２コンデンサＣ２ａに再配分する。同時に、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００は、第２極性の第３コンデンサＣ３ｂに蓄積された電荷と第２極性の第１コンデンサＣ１ｂに蓄積された電荷とを、リセットされた第２極性の第２コンデンサＣ２ｂに再配分する。
【００８１】
この場合、第１極性の第１コンデンサＣ１ａ、第１極性の第２コンデンサＣ２ａ、第１極性の第３コンデンサＣ３ａ、第２極性の第１コンデンサＣ１ｂ、第２極性の第２コンデンサＣ２ｂ、第２極性の第３コンデンサＣ３ｂの各電荷は、次式（式（２３）から式（３０））のようになる。
【００８２】
Ｑ１ａ  ＝  Ｃ１ａ  ×  Ｖｒｅｆｐ／２              ・・・（２３）
Ｑ１ｂ  ＝  Ｃ１ｂ  ×  Ｖｒｅｆｎ／２              ・・・（２４）
Ｑ２ａ  ＝  Ｃ１ａ  ×  Ｖｒｅｆｐ／２              ・・・（２５）
Ｑ２ｂ  ＝  Ｃ１ｂ  ×  Ｖｒｅｆｎ／２              ・・・（２６）
Ｑ３ａ  ＝  Ｃ２ａ  ×  Ｖｉｐ  −  Ｃ１ａ  ×  Ｖｒｅｆｐ／２
・・・（２７）
Ｑ３ｂ  ＝  Ｃ２ｂ  ×  Ｖｉｎ  −  Ｃ１ｂ  ×  Ｖｒｅｆｎ／２
・・・（２８）
Ｖｏｐ  ＝  Ｑ３ａ／Ｃ３ａ  ＝  Ｖｉｐ  −  Ｖｒｅｆｐ／２
・・・（２９）
Ｖｏｎ  ＝  Ｑ３ｂ／Ｃ３ｂ  ＝  Ｖｉｎ  −  Ｖｒｅｆｎ／２
・・・（３０）
∵Ｃ１ａ＝Ｃ２ａ＝Ｃ３ａ＝Ｃ１ｂ＝Ｃ２ｂ＝Ｃ３ｂ  
【００８３】
これに対し、比較結果フィードバック（ステップＳ００７）において、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００は、コンパレータＣＭＰにより、第１積分値が第２積分値よりも略同等以下であることを示す判定結果ＤＮが出力されたと仮定する。この場合、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００は、スイッチＤＮΦ５ａ及びスイッチＤＮΦ５ｂをオンにする（閉じる）。
【００８４】
電荷再配分（ステップＳ００９）において、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００は、第１極性の第３コンデンサＣ３ａに蓄積された電荷と第２極性の第１コンデンサＣ１ｂに蓄積された電荷とを、リセットされた第１極性の第２コンデンサＣ２ａに再配分する。同時に、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００は、第２極性の第３コンデンサＣ３ｂに蓄積された電荷と第１極性の第１コンデンサＣ１ａに蓄積された電荷とを、リセットされた第２極性の第２コンデンサＣ２ｂに再配分する。
【００８５】
この場合、第１極性の第１コンデンサＣ１ａ、第１極性の第２コンデンサＣ２ａ、第１極性の第３コンデンサＣ３ａ、第２極性の第１コンデンサＣ１ｂ、第２極性の第コンデンサＣ２ｂ、第２極性の第３コンデンサＣ３ｂの各電荷は、次式（式（３１）から式（３８））のようになる。
【００８６】
Ｑ１ａ  ＝  Ｃ１ａ  ×  Ｖｒｅｆｐ／２              ・・・（３１）
Ｑ１ｂ  ＝  Ｃ１ｂ  ×  Ｖｒｅｆｎ／２              ・・・（３２）
Ｑ２ａ  ＝  Ｃ１ｂ  ×  Ｖｒｅｆｎ／２              ・・・（３３）
Ｑ２ｂ  ＝  Ｃ１ａ  ×  Ｖｒｅｆｐ／２              ・・・（３４）
Ｑ３ａ  ＝  Ｃ２ａ  ×  Ｖｉｐ  −  Ｃ１ｂ  ×  Ｖｒｅｆｎ／２
・・・（３５）
Ｑ３ｂ  ＝  Ｃ２ｂ  ×  Ｖｉｎ  −  Ｃ１ａ  ×  Ｖｒｅｆｐ／２
・・・（３６）
Ｖｏｐ  ＝  Ｑ３ａ／Ｃ３ａ  ＝  Ｖｉｐ−（Ｖｒｅｆｎ／２）    
・・・（３７）
Ｖｏｎ  ＝  Ｑ３ｂ／Ｃ３ｂ  ＝  Ｖｉｎ−（Ｖｒｅｆｐ／２）
・・・（３８）
∵Ｃ１ａ＝Ｃ２ａ＝Ｃ３ａ＝Ｃ１ｂ＝Ｃ２ｂ＝Ｃ３ｂ  
【００８７】
Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００は、所定の分解能のビット数が得られるまで（ステップＳ０１１）、コンパレータＣＭＰが第１積分値と第２積分値とを比較することと（ステップＳ００５のＹｅｓ）、第１極性の第２コンデンサＣ２ａと第２極性の第２コンデンサＣ２ｂとがリセットされることと（ステップＳ００５）、リセットされた、第１極性の第２コンデンサＣ２ａと第２極性の第２コンデンサＣ２ｂとに再配分することと（ステップＳ００７及びステップＳ００９）、を繰り返す（ステップＳ０１３）。
【００８８】
Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００は、ステップＳ００５からステップＳ００９を繰り返すことにより、（ＭＳＢ−１）ｂｉｔ以降の分解能を取得する。
【００８９】
そして、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００は、所定の分解能のビット数が得られた後、フィルタ回路ＦＬＴに、第１極性の第２コンデンサＣ２ａに再配分して第１極性の第３コンデンサＣ３ａに蓄積された電荷と、第２極性の第２コンデンサＣ２ｂに再配分して第２極性の第３コンデンサＣ３ｂに蓄積された電荷とを、残差電圧として入力する。
【００９０】
図２は、本技術に係る第１の実施形態のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００が、スイッチΦ６（スイッチΦ６ａ及びスイッチΦ６ｂ）をオンにする（閉じる）タイミングを示したタイミングチャートである。スイッチΦ６（スイッチΦ６ａ及びスイッチΦ６ｂ）は、所定の分解能の最下位ビットの判定結果をＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００にフィードバックし、電荷再配分するタイミングの前後でオンになる（閉じられる）。
【００９１】
換言すれば、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００は、スイッチΦ６（スイッチΦ６ａ及びスイッチΦ６ｂ）を、最下位ビットの再配分後の残差電圧をフィルタ回路ＦＬＴでサンプリングする際にオンにする（閉じる）。
【００９２】
図２では、所定の分解能の最下位ビット（ＬＳＢ  ｂｉｔ）について、コンパレータＣＭＰが、第１積分値と第２積分値とを比較し、第１極性の第２コンデンサＣ２ａと第２極性の第２コンデンサＣ２ｂとがリセットされた後、当該第１極性の第２コンデンサＣ２ａと第２極性の第２コンデンサＣ２ｂとについて再配分が完了するまでの間に、フィルタ回路ＦＬＴが、残差電圧のサンプリングを開始することを示している。
【００９３】
すなわち、スイッチΦ６（スイッチΦ６ａ及びスイッチΦ６ｂ）は、所定の分解能の最下位ビット（ＬＳＢ  ｂｉｔ）について、スイッチΦ２（スイッチΦ２ａ及びスイッチΦ２ｂ）及びスイッチΦ３（スイッチΦ３ａ及びスイッチΦ３ｂ）がオンとなり（閉じて）、第１極性の第２コンデンサＣ２ａと第２極性の第２コンデンサＣ２ｂとがリセットされてから、スイッチΦ４（スイッチΦ４ａ及びスイッチΦ４ｂ）がオフするまでに（開くまでに）、オンになればよい（閉じればよい）。
【００９４】
また、積分器アンプＩＰは、フィルタ回路ＦＬＴの入力に対してバッファの役割を果たしているため、スイッチΦ６（スイッチΦ６ａ及びスイッチΦ６ｂ）をオンする（閉じる）タイミングには、自由度がある。そのため、電圧分解能やアンプバッファリング能力を考慮して、セトリングが最短となるように、スイッチΦ６（スイッチΦ６ａ及びスイッチΦ６ｂ）をオンにするタイミング（閉じるタイミング）を最適化することができる。
【００９５】
次に、図１に示すＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００のビヘイビアモデルを、図３に示す。図３は、本技術に係る第１の実施形態のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００のノイズビヘイビアモデルを示した図である。
【００９６】
Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００のノイズビヘイビアモデルは、減算器ＳＢ、積分器ＩＴＧ、フィルタ回路ＦＬＴ、加算器ＡＤ、及びＳＡＲ量子化器ＳＱを備えている。そして、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００のノイズ伝達関数ＮＴＦ（ｚ）は、次式（式（３９））で表される。
【００９７】
【数５】
2020170617.tif 000007
【００９８】
これにより、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００は、ノイズシェーピングの次数を高次にすることができる。例えば、積分器ＩＴＧの伝達関数Ｌ１（ｚ）は、式（１３）と同様である。
【００９９】
一方、フィルタ回路ＦＬＴについては、いくつかの実施形態が想定される。まず、フィルタ回路ＦＬＴの回路トポロジとして考えらえるのは、図１２示されたＣｈａｒｇｅ  Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ＳＡＲ  ＡＤＣに実装されるフィルタ回路ＦＬＴ１をそのまま適用することである。この場合、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００は、フィルタ回路ＦＬＴ１が、オペアンプ（積分器アンプＩＰＦ）を含んで構成される、アクティブ型のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣを構成する。
【０１００】
図４は、本技術に係る第１の実施形態のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００が、図１２に示されたフィルタ回路ＦＬＴ１を有している場合の回路図を示したものである。この場合のフィルタ回路ＦＬＴ１の伝達関数Ｌ２（ｚ）とノイズ伝達関数ＮＴＦ（ｚ）は、次式（式（４０）、式（４１））で表される。
【０１０１】
【数６】
2020170617.tif 000008
【数７】
2020170617.tif 000009
【０１０２】
よって、アクティブ型のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００で使用している積分器ＩＴＧをノイズシェーピングに流用することにより、フィルタ回路ＦＬＴ１内の積分器アンプＩＰＦ１つでノイズシェーピングを２次化することができる。
【０１０３】
図５は、ノイズシェーピングにより、低周波帯域に位置する量子化雑音を高周波帯域に移動させることを示した説明図である。図５に示されるように、ノイズシェーピングは、周波数帯で一様に分布する量子化雑音とコンパレータ雑音を、低周波帯域で減少させるとともに高周波帯域で上昇させることができる。なお、図５では、１次のノイズシェーピングを示している。
【０１０４】
図６は、次数が高くなると、ノイズシェーピングの効果が高くなることを示した説明図である。なお、図６では、次数を「ｑ」とする。図６に示されるように、１次で示されたノイズ伝達関数を高次化できると、ノイズを除去する効果を高めることができることを示している。例えば、２次化できた場合には、１次の場合よりも、より多くの雑音成分（ノイズ成分）を高周波帯域に移動させることができるので、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００の出力に対して、ローパスフィルタを適用することにより雑音成分（ノイズ成分）をカットすることができる。
【０１０５】
以上説明したように、本技術に係る第１の実施形態のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００は、積分器ＩＴＧをノイズシェーピングに流用することができるので、フィルタ回路ＦＬＴが有する積分器アンプＩＰＦ１つで、ノイズシェーピングを２次化することができる。
【０１０６】
これにより、本技術に係る第１の実施形態のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００は、高精度に雑音成分（ノイズ成分）を除去することができる。
【０１０７】
＜３．第２の実施形態（逐次比較型ＡＤコンバータの例２）＞
本技術に係る第２の実施形態の逐次比較型ＡＤコンバータは、フィルタ回路が、積分器アンプによって駆動される、逐次比較型ＡＤコンバータである。
【０１０８】
図７に、本技術に係る第２の実施形態の逐次比較型ＡＤコンバータの一例であるＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００ａを示す。図７は、本技術を適用したＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００ａの構成例を示すブロック図である。なお、上述した構成と同一の構成要素については同一の符号を付し、説明を適宜、省略する。なお、特に断りがない限り、「左」とは、図７中の左方向を意味し、「上」とは、図７中の上方向を意味するものとする。
【０１０９】
図７に示された第２の実施形態のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００ａが、図１に示された第１の実施形態のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００と異なる点は、フィルタ回路ＦＬＴ２が、バッファＡｂｕｆと、スイッチΦ６（スイッチΦ６ａ及びスイッチΦ６ｂ）とを有さない点である。
【０１１０】
第２の実施形態のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００ａは、積分器アンプＩＰがフィルタ回路ＦＬＴ２の入力に対してバッファとして機能するため、フィルタ回路ＦＬＴ２における入力バッファを削除することができる。また、フィルタ回路ＦＬＴ２内のサンプリング容量（コンデンサＣ５ａ、コンデンサＣ５ｂ）の左側に位置するスイッチΦ７〜スイッチΦ１２（スイッチΦ７ａ〜スイッチΦ１２ａ、及びスイッチΦ７ｂ〜スイッチΦ１２ｂ）をサンプリングスイッチとして使うことができるため、スイッチΦ６（スイッチΦ６ａ及びスイッチΦ６ｂ）を削除することができる。
【０１１１】
この場合のフィルタ回路ＦＬＴ２の伝達関数Ｌ２（ｚ）とノイズ伝達関数ＮＴＦ（ｚ）は、次式（式（４２）、式（４３））で表される。
【０１１２】
【数８】
2020170617.tif 000010
【数９】
2020170617.tif 000011
【０１１３】
式（４３）に示されるように、ノイズ伝達関数ＮＴＦ（ｚ）の分子の（１−ｚ−１）２は、維持されている。これにより、本技術に係る第２の実施形態のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００ａは、ノイズシェーピングの次数を高次で維持することができる。
【０１１４】
＜４．第３の実施形態（逐次比較型ＡＤコンバータの例３）＞
本技術に係る第３の実施形態の逐次比較型ＡＤコンバータは、フィルタ回路が、コンデンサを含み、オペアンプを含まないで構成されるパッシブ型である、逐次比較型ＡＤコンバータである。
【０１１５】
図８に、本技術に係る第３の実施形態の逐次比較型ＡＤコンバータの一例であるＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００ｂを示す。図８は、本技術を適用したＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００ｂの構成例を示すブロック図である。なお、上述した構成と同一の構成要素については同一の符号を付し、説明を適宜、省略する。なお、特に断りがない限り、「左」とは、図８中の左方向を意味し、「上」とは、図８中の上方向を意味するものとする。
【０１１６】
図８に示された第３の実施形態のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００ｂが、図１に示された第１の実施形態のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００と異なる点は、フィルタ回路ＦＬＴ３が、コンデンサ（コンデンサＣＡａ、コンデンサＣＡｂ、コンデンサＣＢａ、及びコンデンサＣＢｂ）を含み、オペアンプを含まないで構成されるパッシブ型である点である。
【０１１７】
図８Ａには、第３の実施形態のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００ｂの回路図を示し、図８Ｂには、フィルタ回路ＦＬＴ３の回路図を示し、図８Ｃには、フィルタ回路ＦＬＴ３のタイミングチャートを示す。
【０１１８】
Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００ｂのフィルタ回路ＦＬＴ３は、コンデンサＣＡａ、コンデンサＣＡｂ、コンデンサＣＢａ、コンデンサＣＢｂ、スイッチΦ１３（スイッチΦ１３ａ及びスイッチΦ１３ｂ）、スイッチΦ１４（スイッチΦ１４ａ及びスイッチΦ１４ｂ）を備えて構成されている。
【０１１９】
ここで、例えば、図１１に示されたＣｈａｒｇｅ  Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ＳＡＲ  ＡＤＣ１０１のフィルタ回路ＦＬＴ１をパッシブ型にした場合、容量アレイ（複数のコンデンサＣＰ０〜ＣＰ６）とフィルタ回路ＦＬＴ１の容量とにおいて、電荷再配分が起こる。このため、Ｃｈａｒｇｅ  Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ＳＡＲ  ＡＤＣ１０１では、ＳＡＲ  ＡＤＣ変換後の残差電圧が減衰する。
【０１２０】
これに対し、本技術に係る第３の実施形態のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００ｂは、積分器アンプＩＰがフィルタ回路ＦＬＴ３の入力に対してバッファとなっているため、ＳＡＲ  ＡＤＣ変換後の残差電圧が減衰することがない。具体的には、第１極性の第３コンデンサＣ３ａ及び第２極性の第３コンデンサＣ３ｂと、コンデンサＣＡａ及びコンデンサＣＡｂとにおいて電荷再配分が起らないため、ＳＡＲ  ＡＤＣ変換後の残差電圧に減衰がない。
【０１２１】
このため、ＳＮＤＲは、本技術に係る第３の実施形態のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００ｂは、従来のＣｈａｒｇｅ  Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ＳＡＲ  ＡＤＣ１０１の回路構成よりも有利な値となる。また、第３の実施形態のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００ｂは、フィルタ回路ＦＬＴ３のサンプリングが電荷再配分に依存しないため、コンデンサＣＡａ及びコンデンサＣＡｂを、ノイズの要求仕様が満たす範囲で小さくすることができる。
【０１２２】
この場合のフィルタ回路ＦＬＴ３の伝達関数Ｌ２（ｚ）とノイズ伝達関数ＮＴＦ（ｚ）は、次式（式（４４）、式（４５））で表される。
【０１２３】
【数１０】
2020170617.tif 000012
【数１１】
2020170617.tif 000013
【０１２４】
このように、第３の実施形態のＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００ｂは、フィルタ回路ＦＬＴ３の伝達関数Ｌ２（ｚ）が、１次パッシブ型で、ノイズ伝達関数ＮＴＦ（ｚ）が、２次に近いノイズシェーピング特性を得ることができる。
【０１２５】
＜５．第４の実施形態（ＩｏＴセンサの例）＞
本技術に係る第４の実施形態のＩｏＴ（Ｉｎｔｅｒｎｅｔ  ｏｆ  Ｔｈｉｎｇｓ）センサは、逐次比較型ＡＤコンバータが搭載されて、逐次比較型ＡＤコンバータが、第１極性の第１コンデンサと、第１極性の第２コンデンサと、第１極性の第３コンデンサと、第２極性の第１コンデンサと、第２極性の第２コンデンサと、第２極性の第３コンデンサと、積分器アンプと、コンパレータと、フィルタ回路と、を備える、ＩｏＴセンサである。また、本技術に係る第４の実施形態のＩｏＴｔセンサは、本技術に係る第１乃至第３の実施形態のいずれか１つの逐次比較型ＡＤコンバータが搭載されたＩｏＴセンサであってもよい。
【０１２６】
例えば、上述で説明されたＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００を、ＩｏＴセンサに適用することができる。図９に、その一例として、ＩｏＴセンサ２００の概略構成を示す。図９は、本技術を適用したＩｏＴセンサの構成例を示すブロック図である。
【０１２７】
図９に示される第４の実施形態のＩｏＴセンサ２００は、センサ素子Ｓ１、センサ素子Ｓ２・・・センサ素子ＳＮ、ＭＵＸ（Ｍｕｌｔｉｐｌｅｘｅｒ）２１０、ＰＧＡ  ＡＭＰ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ）２２０、Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００（図９では、ＡＤＣ１００と表記する。）、信号処理ブロック２３０、ＲＦ２４０、アンテナ２５０、ＬＣＤ  Ｄｒｉｖｅｒ２６０、ディスプレイ２７０、Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ２８０、及び電源２９０を有している。
【０１２８】
ＩｏＴセンサ２００は、多数のセンサ素子（センサ素子Ｓ１、センサ素子Ｓ２・・・センサ素子ＳＮ）を有している。ＩｏＴセンサ２００は、センサ素子として、例えば、センサ素子Ｓ１が加速度センサであり、センサ素子Ｓ２がジャイロセンサとして、複数のセンサ素子を備えることができる。また、他のセンサとして、磁気センサ、温度センサ、気圧センサ、感圧センサなどを備えるようにしてもよい。
【０１２９】
ＭＵＸ２１０は、複数のセンサ（センサ素子Ｓ１、センサ素子Ｓ２・・・センサ素子ＳＮ）によって取得したデータ（アナログ信号）の中から選択するマルチプレクサである。
【０１３０】
ＰＧＡ  ＡＭＰ２２０は、ユーザにより必要なゲインを調整できる増幅器である。
【０１３１】
Ｃｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００（図９のＡＤＣ１００）は、本技術に係る第１の実施形態で説明した逐次比較型ＡＤコンバータである。
【０１３２】
信号処理ブロック２３０は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）やＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）などで構成され、データ（デジタル信号）を処理する信号処理部である。
【０１３３】
ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）２４０は、高周波で無線通信を行う無線回路である。ＲＦ２４０は、アンテナ２５０を介して、信号処理ブロック２３０で処理された信号（デジタル信号）を、図示しない通信端末に送信する。
【０１３４】
ＬＣＤ  Ｄｒｉｖｅｒ２６０は、例えば、液晶ディスプレイで構成されるディスプレイ２７０を駆動するモジュールである。ＬＣＤ  Ｄｒｉｖｅｒ２６０は、信号処理ブロック２３０で処理された信号をディスプレイ２６０に表示させる。
【０１３５】
Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ２８０は、電源２９０から供給される電力を信号処理ブロック２３０に供給する。
【０１３６】
ＩｏＴセンサ２００は、このような構成を備えることにより、多数のセンサ素子（センサ素子Ｓ１、センサ素子Ｓ２・・・センサ素子ＳＮ）で取得したデータ（アナログ信号）をデジタル信号に変換した後に、所定の信号処理を実行し、図示しない通信端末に送信することができるようになっている。
【０１３７】
なお、本技術に係る第４の実施形態は、上述した実施形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１３８】
＜６．第５の実施形態（生体センサの例）＞
本技術に係る第５の実施形態の生体センサは、逐次比較型ＡＤコンバータが搭載されて、逐次比較型ＡＤコンバータが、第１極性の第１コンデンサと、第１極性の第２コンデンサと、第１極性の第３コンデンサと、第２極性の第１コンデンサと、第２極性の第２コンデンサと、第２極性の第３コンデンサと、積分器アンプと、コンパレータと、フィルタ回路と、を備える、生体センサである。また、本技術に係る第５の実施形態の生体センサは、本技術に係る第１乃至第３の実施形態のいずれか１つの逐次比較型ＡＤコンバータが搭載された生体センサであってもよい。
【０１３９】
例えば、上述で説明されたＣｈａｒｇｅ  Ｓｈａｒｅ  ＳＡＲ  ＡＤＣ１００を、生体センサに適用することができる。図１０に、その一例として、生体センサ３００の概略構成を示す。図１０は、本技術を適用した生体センサ３００の構成例を示すブロック図である。なお、図９に示されたＩｏＴセンサと同一の構成については同一の符号を付し、説明を適宜、省略する。
【０１４０】
図１０に示された第５の実施形態の生体センサ００が図９に示された第４の実施形態のＩｏＴセンサ２００と異なる点は、ＰＧＡ  ＡＭＰ２２０の代わりにＡｎａｌｏｇ  Ｆｒｏｎｔ−Ｅｎｄ３１０を備えており、信号処理ブロック２３０で信号処理したデータを、Ｓｅｒｉａｌ  Ｉ／Ｆ３３０から、図示しない情報処理端末に出力するようになっている点である。
【０１４１】
Ａｎａｌｏｇ  Ｆｒｏｎｔ−Ｅｎｄ３１０は、アンプやフィルタを備えて構成されており、センサ素子（センサ素子Ｓ１、センサ素子Ｓ２・・・センサ素子ＳＮ）で検出したデータ（アナログ信号）を調整する機能を有している。
【０１４２】
生体センサ３００では、例えば、センサ素子Ｓ１に体温を検知させ、センサ素子Ｓ２に心拍数を検知させる。そして、生体センサ３００は、検知された体温や心拍数を、Ａｎａｌｏｇ  Ｆｒｏｎｔ−Ｅｎｄ３１０で調整し、信号処理ブロック２３０において信号処理を行う。そして、生体センサ３００は、信号処理された体温や心拍数を、Ｓｅｒｉａｌ  Ｉ／Ｆ３３０を介して、図示しない情報処理端末に出力する。
【０１４３】
なお、本技術に係る第５の実施形態は、上述した実施形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１４４】
また、本技術に係る第１乃至第５の実施形態は、上述した実施形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１４５】
また、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、また他の効果があってもよい。
【０１４６】
また、本技術は、以下のような構成を取ることができる。
（１）第１極性の第１コンデンサと、
第１極性の第２コンデンサと、
第１極性の第３コンデンサと、
第２極性の第１コンデンサと、
第２極性の第２コンデンサと、
第２極性の第３コンデンサと、
積分器アンプと、
コンパレータと、
フィルタ回路と、を備え、
前記第１極性の第１コンデンサと、前記第１極性の第２コンデンサと、前記第１極性の第３コンデンサのそれぞれが、略同一の容量を有し、
前記第２極性の第１コンデンサと、前記第２極性の第２コンデンサと、前記第２極性の第３コンデンサのそれぞれが、略同一の容量を有し、
前記第１極性の第１コンデンサ及び前記第２極性の第１コンデンサのそれぞれに、所定の電荷が蓄積され、
前記第１極性の第２コンデンサが、入力されるアナログ電圧の第１電荷を蓄積するとともに、当該第１電荷を前記第１極性の第３コンデンサに転送し、
前記積分器アンプが、前記第１極性の第３コンデンサに転送された前記第１電荷を積分して、第１積分値を生成し、
前記第２極性の第２コンデンサが、入力されるアナログ電圧の第２電荷を蓄積するとともに、当該第２電荷を前記第２極性の第３コンデンサに転送し、
前記積分器アンプが、前記第２極性の第３コンデンサに転送された前記第２電荷を積分して、第２積分値を生成し、
前記コンパレータが、前記第１積分値と前記第２積分値とを比較し、前記第１極性の第２コンデンサと前記第２極性の第２コンデンサとがリセットされ、
前記第１積分値が前記第２積分値よりも大きいときは、
前記第１極性の第３コンデンサに蓄積された電荷と前記第１極性の第１コンデンサに蓄積された電荷とを、リセットされた前記第１極性の第２コンデンサに再配分するとともに、
前記第２極性の第３コンデンサに蓄積された電荷と前記第２極性の第１コンデンサに蓄積された電荷とを、リセットされた前記第２極性の第２コンデンサに再配分し、
前記第１積分値が前記第２積分値よりも略同等以下であるときは、
前記第１極性の第３コンデンサに蓄積された電荷と前記第２極性の第１コンデンサに蓄積された電荷とを、リセットされた前記第１極性の第２のコンデンサに再配分するとともに、
前記第２極性の第３コンデンサに蓄積された電荷と前記第１極性の第１コンデンサに蓄積された電荷とを、リセットされた前記第２極性の第２コンデンサに再配分し、
所定の分解能のビット数が得られるまで、前記コンパレータが前記第１積分値と前記第２積分値とを前記比較することと、前記第１極性の第２コンデンサと前記第２極性の第２コンデンサとが前記リセットされることと、前記リセットされた、前記第１極性の第２コンデンサと前記第２極性の第２コンデンサとに前記再配分することと、を繰り返し、
前記所定の分解能のビット数が得られた後、前記フィルタ回路に、前記第１極性の第２コンデンサに前記再配分して前記第１極性の第３コンデンサに蓄積された電荷と、前記第２極性の第２コンデンサに前記再配分して前記第２極性の第３コンデンサに蓄積された電荷とを、残差電圧として入力する、逐次比較型ＡＤコンバータ。
（２）前記第１極性が、正極性であって、
前記第２極性が、負極性である、前記（１）に記載の逐次比較型ＡＤコンバータ。
（３）前記所定の分解能の最下位ビットについて、前記コンパレータが、前記第１積分値と前記第２積分値とを比較し、前記第１極性の第２コンデンサと前記第２極性の第２コンデンサとが前記リセットされた後、当該第１極性の第２コンデンサと第２極性の第２コンデンサとについて前記再配分が完了するまでの間に、前記フィルタ回路が、前記残差電圧のサンプリングを開始する、前記（１）又は（２）に記載の逐次比較型ＡＤコンバータ。
（４）前記フィルタ回路が、前記積分器アンプによって駆動される、前記（１）乃至（３）のいずれか１つに記載の逐次比較型ＡＤコンバータ。
（５）前記フィルタ回路が、オペアンプを含んで構成されるアクティブ型である、前記（１）乃至（４）のいずれか１つに記載の逐次比較型ＡＤコンバータ。
（６）前記フィルタ回路が、コンデンサを含み、オペアンプを含まないで構成されるパッシブ型である、前記（１）乃至（４）のいずれか１つに記載の逐次比較型ＡＤコンバータ。
（７）前記（１）乃至（６）のいずれか１つに記載の逐次比較型ＡＤコンバータを備える、ＩｏＴセンサ。
（８）前記（１）乃至（６）のいずれか１つに記載の逐次比較型ＡＤコンバータを備える、生体センサ。
【符号の説明】
【０１４７】
Ｃ１ａ  第１極性の第１コンデンサ
Ｃ２ａ  第１極性の第２コンデンサ
Ｃ３ａ  第１極性の第３コンデンサ
Ｃ１ｂ  第２極性の第１コンデンサ
Ｃ２ｂ  第２極性の第２コンデンサ
Ｃ３ｂ  第２極性の第３コンデンサ
ＩＰ、ＩＰ１  積分器アンプ
ＣＭＰ、ＣＭＰ１  コンパレータ
ＦＬＴ、ＦＬＴ１  フィルタ回路
ＩＴＧ、ＩＴＧ１  積分器
【図１】
2020170617.tif 000014
【図２】
2020170617.tif 000015
【図３】
2020170617.tif 000016
【図４】
2020170617.tif 000017
【図５】
2020170617.tif 000018
【図６】
2020170617.tif 000019
【図７】
2020170617.tif 000020
【図８】
2020170617.tif 000021
【図９】
2020170617.tif 000022
【図１０】
2020170617.tif 000023
【図１１】
2020170617.tif 000024
【図１２】
2020170617.tif 000025
【図１３】
2020170617.tif 000026
【図１４】
2020170617.tif 000027
【図１５】
2020170617.tif 000028
【図１６】
2020170617.tif 000029
【図１７】
2020170617.tif 000030
【図１８】
2020170617.tif 000031
【図１９】
2020170617.tif 000032
【図２０】
2020170617.tif 000033
【図２１】
2020170617.tif 000034
【国際調査報告】
2020170617.tif 000035
2020170617.tif 000036
2020170617.tif 000037
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