(57)【要約】  半導体装置は、素子領域１１０と素子領域１１０の周囲を囲む周辺領域１２０が主面に定義された半導体基体１０を備え、溝の内壁面に配置された絶縁膜２１、及び溝の内部で絶縁膜２１の上に配置された導電体膜２２を有する外周トレンチ２０が、素子領域１１０の周囲を囲んで周辺領域１２０に配置されている。外周トレンチ２０の導電体膜２２が、素子領域１１０に形成された半導体素子の負側の主電極の電位よりも高い電位に設定される。
2020121507.tif 000002
【特許請求の範囲】
【請求項１】
素子領域と前記素子領域の周囲を囲む周辺領域が主面に定義された半導体基体を備え、
前記素子領域に、主電極の間に電圧を印加されて動作する半導体素子が形成され、
前記半導体基体の上面から膜厚方向に延伸する溝の内壁面に配置された絶縁膜、及び前記溝の内部で前記絶縁膜の上に配置された導電体膜を有する外周トレンチが、前記周辺領域に配置され、
前記外周トレンチ内の前記導電体膜が前記半導体素子の負側の主電極の電位よりも高い電位に設定される
ことを特徴とする半導体装置。
【請求項２】
素子領域と前記素子領域の周囲を囲む周辺領域が主面に定義された半導体基体を備え、
前記周辺領域に、前記半導体基体の上面から膜厚方向に延伸する溝の内壁面に配置された絶縁膜、及び前記溝の内部で前記絶縁膜の上に配置された導電体膜を有する外周トレンチが配置され、
前記半導体基体が、
前記素子領域と前記周辺領域に渡って形成された第１導電型の第１半導体層と、
前記第１半導体層よりも不純物濃度が高く、前記外周トレンチ内の前記導電体膜と電気的に接続し、前記外周トレンチから離間して前記周辺領域に形成されたチャネルストッパ領域と
を含むことを特徴とする半導体装置。
【請求項３】
前記外周トレンチと前記チャネルストッパ領域との間の前記半導体基体に、第１導電型の半導体層が配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体素子の正側の主電極が前記半導体基体の下面に配置され、
前記半導体基体を介して前記半導体素子の正側の主電極と前記外周トレンチ内の前記導電体膜が電気的に接続される
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記外周トレンチと前記素子領域との間に、複数のトレンチが配置されており、
前記複数のトレンチが、前記半導体基体の上面から膜厚方向に延伸する溝の内壁面に配置された絶縁膜と該絶縁膜の上に配置された導電体膜をそれぞれ有し、
前記外周トレンチ内の前記導電体膜の幅又は深さが、前記複数のトレンチ内の前記導電体膜の幅よりも広い、または深い
ことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部要因による耐圧の変動の抑制・安定性向上のための構造が形成される半導体装置に関する。
【背景技術】
【０００２】
半導体装置の耐圧を向上させるために、半導体素子が形成される素子領域の周囲の周辺領域に耐圧を向上するための構造が形成されている。例えば、内壁面に絶縁膜を形成した溝の内部に導電体膜が埋め込まれたトレンチを周辺領域に配置して、半導体装置の耐圧向上が図られている（特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−５９７６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
空乏層が周辺領域で広がって半導体基体の表面に達することにより、半導体装置が外部イオンなどからの影響を受けやすくなる。例えば、外部から侵入するイオンの影響により、空乏層の形状が歪んで耐圧が変動したり不安定になったりする。また、外側に広がる空乏層がチップ化された半導体装置の側面に達することを防止する必要がある。このため、例えば、ウェハに形成された半導体装置をチップ化するためのダイスラインに至る周辺領域の幅を広くする対応が考えられる。しかし、この対策ではチップサイズが大型化してしまう。また、周辺領域の外縁においてチャネルストッパ領域を深く形成すると、製造工程が長くなる問題がある。【０００５】
上記問題点に鑑み、本発明は、小型で、且つ外部イオンなどの外部要因による耐圧の変動が抑制された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、内壁面に絶縁膜を形成した溝の内部に導電体膜が配置された外周トレンチが素子領域の周囲を囲んで配置され、外周トレンチ内の導電体膜の電位が、半導体装置の負側の主電極の電位よりも高く設定される半導体装置が提供される。
【発明の効果】
【０００７】
本発明によれば、小型で、且つ外部イオンなどの外部要因による耐圧の変動が抑制された半導体装置を提供できる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る半導体装置の構成を示す模式的な断面図である。
【図２】発明の実施形態に係る半導体装置の空乏層の広がりを示す模式的な断面図である。
【図３】比較例の半導体装置の空乏層の広がりを示す模式的な断面図である。
【図４】比較例の半導体装置の構成を示す模式的な断面図である。
【図５】本発明の実施形態の変形例に係る半導体装置の構成を示す模式的な断面図である。
【発明を実施するための形態】
【０００９】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率などは現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１０】
また、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものである。この発明の技術的思想は、構成部品の形状、構造、配置などを下記のものに特定するものでない。
【００１１】
本発明の実施形態に係る半導体装置は、図１に示すように、素子領域１１０と、素子領域１１０の周囲を囲む周辺領域１２０が主面に定義された半導体基体１０を備える。半導体基体１０の上面には、層間絶縁膜３０が配置されている。
【００１２】
周辺領域１２０には、素子領域１１０の周囲を囲んで複数の外周トレンチ２０が互いに離間して多重に配置されている。即ち、平面視で、環状の外周トレンチ２０が素子領域１１０の周囲に配置されている。外周トレンチ２０は、半導体基体１０の上面から膜厚方向に延伸する溝の内壁面に配置された絶縁膜２１、及び溝の内部で絶縁膜２１の上に配置された導電体膜２２を有する。例えば、第１導電型の第１半導体層１１の上に第２導電型の第２半導体層１２を積層した構成の半導体基体１０の外周トレンチ２０の溝が、第２半導体層１２の上面から延伸して第１半導体層１１に達する。外周トレンチ２０の側面及び底面では、絶縁膜２１を介して導電体膜２２と半導体基体１０が対向する。ここで、絶縁膜２１の底部は、第１半導体層１１と第２半導体層１２とのＰＮ接合面よりも下方に位置している。以下の説明では、第１導電型がｎ型、第２導電型がｐ型とする。
【００１３】
図示を省略するが、素子領域１１０には、２つの主電極の間に電圧を印加されて動作する半導体素子が形成される。例えばゲートトレンチ構造のＭＯＳＦＥＴや絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などの縦型スイッチング素子が、素子領域１１０に形成される。縦型スイッチング素子が素子領域１１０に形成された場合、半導体基体１０の表面に表面電極（不図示）が配置され、半導体基体１０の裏面に裏面電極６０が配置された構成を使用してもよい。以下では、半導体基体１０の上面に配置された表面電極が半導体素子の負側の主電極であり、半導体基体１０の下面に配置された裏面電極６０が半導体素子の正側の主電極である場合を説明する。
【００１４】
図１に示した半導体装置では、外周トレンチ２０のうちで半導体基体１０の外縁に最も近く配置された外周トレンチ２０（以下において「最外縁トレンチ」という。）の導電体膜２２が、半導体素子の負側の主電極の電位よりも高い電位に設定される。図１に示す半導体装置では、最外縁トレンチが、層間絶縁膜３０の開口部を介して、半導体基体１０の上面に配置された上面導電体膜５０と接続されている。なお、最外縁トレンチを除いた他の外周トレンチ２０の導電体膜２２は、電気的にフローティング状態である。
【００１５】
上面導電体膜５０は、半導体基体１０の外縁に沿って配置されたチャネルストッパ領域４０の上面と接続している。半導体基体１０の第１半導体層１１と同一の導電型のチャネルストッパ領域４０は、周辺領域１２０の第１半導体層１１の上部の一部に、平面視で環状に形成されている。周辺領域１２０の外部イオンなどの外部要因による耐圧の変動を抑制することなどを目的としてチャネルストッパ領域４０は配置されており、チャネルストッパ領域４０の不純物濃度は第１半導体層１１の不純物濃度よりも高く設定されている。チャネルストッパ領域４０と第１半導体層１１との界面近傍で空乏層が曲げられるため、半導体基体１０のダイシングされた側面（外縁）に空乏層が達することが抑制される。第１半導体層１１は周辺領域１２０の外縁まで形成されているが、第２半導体層１２の端部は半導体基体１０の外縁に達していない。このように、第２半導体層１２の端部はチャネルストッパ領域４０よりも内側にあることが望ましい。つまり、半導体基体１０の上面において、第２半導体層１２の端部とチャネルストッパ領域４０との間に第１半導体層１１が挟まれている。例えば、第２半導体層１２の端部は最外縁トレンチの内壁と接しているが、最外縁トレンチの外壁よりも半導体基体１０の外縁側には第２半導体層１２が延伸していない。なお、第２半導体層１２の端部は最外縁トレンチよりもチャネルストッパ領域４０側まで延びていてもよい。また、最外縁トレンチの底部が第１半導体層１１と第２半導体層１２とのＰＮ接合面より下にある例を示しているが、最外縁トレンチの底部は第１半導体層１１と第２半導体層１２とのＰＮ接合面に達していなくてもよい。
【００１６】
図１に示した半導体装置では、上面導電体膜５０及び半導体基体１０を介して、最外縁トレンチの導電体膜２２が裏面電極６０と電気的に接続される。例えば、素子領域１１０に形成された半導体素子がトランジスタであって、負側の主電極がエミッタ電極、正側の主電極がコレクタ電極である場合、最外縁トレンチの導電体膜２２はコレクタ電極の電位に設定される。また、負側の主電極がソース電極、正側の主電極がドレイン電極である場合、最外縁トレンチの導電体膜２２はドレイン電極の電位に設定される。或いは、素子領域１１０に形成された半導体素子がダイオードである場合、最外縁トレンチの導電体膜２２はアノードの電位に設定される。
【００１７】
半導体装置をオフ状態又は逆バイアス状態にした場合、素子領域１１０側の第１半導体層１１と第２半導体層１２から空乏層が伸びることにより、周辺領域１２０において空乏層が横方向・下方向に広がり、電界の集中が緩和される。そして、最外縁トレンチの導電体膜２２は、半導体素子の正側の主電極と電気的に接続されることにより、半導体素子の負側の主電極の電位よりも高い電位に設定される。これにより、周辺領域１２０における上方や外端に向かう空乏層の広がりが抑制される。更に、チャネルストッパ領域４０と最外縁トレンチ内の導電体膜２２が電気的に接続しており、且つ最外縁トレンチとチャネルストッパ領域４０との間に第１半導体層１１があることで、空乏層がチャネルストッパ領域４０近傍に近づくことを抑制することができる。図２に、図１に示した半導体装置の周辺領域１２０における空乏層１００の広がりを示し、図３に、比較例の半導体装置の周辺領域１２０における空乏層１００の広がりを示す。図３に示した比較例では、すべての外周トレンチ２０の導電体膜２２が電気的にフローティング状態である。
【００１８】
図２と図３を比較して明らかなように、図１に示した半導体装置では、比較例に比べて空乏層１００が周辺領域１２０の上方や外端に伸びることが抑制されている。これは、図１に示した半導体装置によれば、最外縁トレンチの導電体膜２２が半導体素子の負側の主電極の電位よりも高い電位に設定されるため、空乏層１００が半導体基体１０の上面に向かって伸びることを阻害する方向の電界が生じるためである。
【００１９】
これに対し、図３に示したように空乏層１００が伸びる場合には、半導体基体１０の上面や、側面のダイスラインに空乏層１００が達しやすい。特に、半導体素子の主電極の間に印加される電圧が大きくなるほど、空乏層が外側に広がる。チップ化された半導体装置の側面に空乏層１００が達しないように素子領域１１０からダイスラインに至る幅を広くすると、チップサイズが大型化する問題が生じる。このため、例えば図４に示すように、チャネルストッパ領域４０を深く形成する。しかし、これにより、チャネルストッパ領域４０の幅が広がったり、製造工程が長くなったりする問題が生じる。また、空乏層１００が半導体基体１０の上面に達することにより、半導体装置が外部からの影響を受けやすくなる。
【００２０】
一方、図１に示した半導体装置では、最外縁トレンチによって周辺領域１２０の外端に向かう空乏層の伸びが抑制される。このため、ダイスラインの幅を広くする必要がなく、チップサイズの大型化が抑制される。また、チャネルストッパ領域４０を深く形成する必要もない。更に、図１に示した半導体装置によれば、空乏層が半導体基体１０の上面に達することが抑制されるため、半導体装置が外部から影響を受けることを防止できる。
【００２１】
外周トレンチ２０は、例えば以下のように形成される。まず、周辺領域１２０に外周トレンチ２０の溝を形成する。その後、熱酸化法などを用いて溝の内壁面に絶縁膜２１を形成する。次いで、溝の内部に導電体膜２２を形成する。導電体膜２２は例えばポリシリコン膜などである。例えば、溝が導電体膜２２で埋め込まれるように、半導体基体１０の上面の全面に導電体膜２２を形成する。そして、外周トレンチ２０の導電体膜２２の上面の位置が半導体基体１０の上面の位置よりも下方または同じになるように、平坦化される。
【００２２】
なお、素子領域１１０にゲートトレンチ構造の半導体素子を形成する場合に、ゲートトレンチの形成と同時に外周トレンチ２０の溝を形成してもよい。そして、ゲートトレンチの内壁面にゲート絶縁膜を形成するのと同時に外周トレンチ２０の絶縁膜２１を形成し、ゲート電極の形成と同時に導電体膜２２を形成する。
【００２３】
ところで、図１に示した半導体装置では、上面導電体膜５０が、最外縁トレンチの上方を越えて更に内側の外周トレンチ２０の上方まで延在している。半導体基体１０の上方に配置された部分において、上面導電体膜５０はフィールドプレートと同様に機能させることができる。最外縁トレンチの導電体膜２２を、半導体素子の負側の主電極の電位よりも高い電位に設定し、さらに上面導電体膜５０を内側の外周トレンチ２０の上方まで延在することで、上面導電体膜５０が半導体基体１０の上面の空乏層を制御し、最外縁トレンチで下方向に空乏層を伸ばすことができ、相乗効果を得られる。ただし、フィールドプレートの効果によって空乏層が素子領域１１０側に曲がることがないように、素子領域１１０に近い領域までは上面導電体膜５０を延在させないことが好ましい。
【００２４】
以上に説明したように、本発明の実施形態に係る半導体装置では、外周トレンチ２０のうちの最外縁トレンチの導電体膜２２を、半導体素子の負側の主電極の電位よりも高い電位に設定する。これにより、周辺領域１２０における空乏層の広がりが抑制され、且つ外部イオンなどの外部要因による耐圧の変動が抑制された半導体装置を実現できる。
【００２５】
更に、裏面電極６０と最外縁トレンチの導電体膜２２を電気的に接続する構成を採用することにより、最外縁トレンチの導電体膜２２を半導体素子の負側の主電極の電位よりも高い電位に設定するための構造を容易に実現することができる。このため、図１に示した半導体装置は、製造が容易である。
【００２６】
＜変形例＞
図５に示す本発明の実施形態の変形例に係る半導体装置は、最外縁トレンチの導電体膜２２の幅Ｗが、他の外周トレンチ２０の導電体膜２２の幅よりも広い。最外縁トレンチの導電体膜２２の幅Ｗを広くすることにより、空乏層１００を周辺領域１２０の下面に向かってより伸びやすくする電界の強度が強くなる。
【００２７】
その結果、図５に示した半導体装置においては、周辺領域１２０の上面や外端に向かう空乏層１００の伸びが抑制される。したがって、ダイスラインの幅を広くする必要もチャネルストッパ領域４０を深く形成する必要もない。
【００２８】
（その他の実施形態）
上記のように本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００２９】
例えば、上記では最外縁トレンチが半導体基体１０の下面に配置された裏面電極６０と電気的に接続される場合を例示的に示したが、負側の主電極よりも高い電位に設定される半導体装置の他の電極と最外縁トレンチを電気的に接続してよい。
【００３０】
また、最外縁トレンチの溝の深さを他の外周トレンチ２０又はゲートトレンチの少なくとも一方の溝の深さよりも深くしてもよい。
【００３１】
また、外周トレンチ２０は最外縁トレンチのみでもよく、最外縁トレンチ以外の外周トレンチ２０の代わりに、リサーフ領域やＦＬＲなどの既知の耐圧改善領域に置きかえてもよい。つまり、外周トレンチ２０内の導電体膜２２とチャネルストッパ領域４０とが電気的に接続されていればよい。更に、外周トレンチ２０とチャネルストッパ領域４０とが半導体基体１０の上面側において離間し、外周トレンチ２０とチャネルストッパ領域４０との間に第１半導体層１１が介在していることが望ましい。
【００３２】
このように、本発明はここでは記載していない様々な実施形態などを含むことはもちろんである。
【産業上の利用可能性】
【００３３】
本発明の半導体装置は、外部イオンなどの外部要因による耐圧の変動を抑制した半導体装置を製造する製造業を含む電子機器産業に利用可能である。
【符号の説明】
【００３４】
１０…半導体基体
２０…外周トレンチ
２１…絶縁膜
２２…導電体膜
３０…層間絶縁膜
４０…チャネルストッパ領域
５０…上面導電体膜
６０…裏面電極
１００…空乏層
１１０…素子領域
１２０…周辺領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
2020121507.tif 000008
2020121507.tif 000009
2020121507.tif 000010