(57)【要約】ｎチャネル型トランジスタで構成されたゲインセル型のメモリセルを有し、ビット線に印加される電位より低い電位を必要としない、記憶装置を提供する。記憶装置が有するメモリセルは行列状（マトリクス状）に配置され、それぞれのメモリセルは、書き込みワード線、書き込みビット線、読み出しワード線、読み出しビット線と接続される。書き込みワード線は、行列状に配置されたメモリセルの、行または列の一方向と平行に配置され、書き込みビット線は、行または列の他方向と平行に配置される。読み出しワード線は、行列状に配置されたメモリセルの、行または列の一方向と平行に配置され、読み出しビット線は、行または列の他方向と平行に配置される。
2019220259.tif 000002
【特許請求の範囲】
【請求項１】
第１乃至第４配線と、
第１および第２トランジスタと、を有し、
前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのゲートと電気的に接続され、
前記第１トランジスタのゲートは、前記第３配線と電気的に接続され、
前記第２トランジスタのソースまたはドレインの一方は、前記第２配線と電気的に接続され、
前記第２トランジスタのソースまたはドレインの他方は、前記第４配線と電気的に接続され、
前記第１および第２トランジスタは、ｎチャネル型トランジスタであり、
前記第１トランジスタは、チャネル形成領域に金属酸化物を有する、半導体装置。
【請求項２】
第１乃至第４配線と、
第１および第２トランジスタと、を有し、
前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのゲートと電気的に接続され、
前記第１トランジスタのゲートは、前記第３配線と電気的に接続され、
前記第２トランジスタのソースまたはドレインの一方は、前記第２配線と電気的に接続され、
前記第２トランジスタのソースまたはドレインの他方は、前記第４配線と電気的に接続され、
前記第１および第２トランジスタは、ｎチャネル型トランジスタであり、
前記第１および第２トランジスタは、チャネル形成領域に金属酸化物を有する、半導体装置。
【請求項３】
請求項１または請求項２において、
前記半導体装置は、容量素子を有し、
前記容量素子の一方の電極は、前記第２トランジスタのゲートと電気的に接続され、
前記容量素子の他方の電極は、所定の電位が供給される配線と電気的に接続される、半導体装置。
【請求項４】
第１乃至第５配線と、
第１および第２トランジスタと、を有し、
前記第２トランジスタは、フロントゲートおよびバックゲートを有し、
前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのフロントゲートと電気的に接続され、
前記第１トランジスタのゲートは、前記第３配線と電気的に接続され、
前記第２トランジスタのソースまたはドレインの一方は、前記第２配線と電気的に接続され、
前記第２トランジスタのソースまたはドレインの他方は、前記第４配線と電気的に接続され、
前記第２トランジスタのバックゲートは、前記第５配線と電気的に接続され、
前記第１および第２トランジスタは、ｎチャネル型トランジスタであり、
前記第１および第２トランジスタは、チャネル形成領域に金属酸化物を有する、半導体装置。
【請求項５】
ｍ×ｎ個（ｍ、ｎは１以上の整数）のメモリセルと、
ｎ本の第１配線と、
ｎ本の第２配線と、
ｍ本の第３配線と、
ｍ本の第４配線と、を有し、
前記ｍ×ｎ個のメモリセルは、行列状に配置され、
前記メモリセルのそれぞれは、前記第１乃至第４配線と電気的に接続され、
前記メモリセルのそれぞれは、第１および第２トランジスタを有し、
前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのゲートと電気的に接続され、
前記第１トランジスタのゲートは、前記第３配線と電気的に接続され、
前記第２トランジスタのソースまたはドレインの一方は、前記第２配線と電気的に接続され、
前記第２トランジスタのソースまたはドレインの他方は、前記第４配線と電気的に接続され、
前記第１および第２トランジスタは、ｎチャネル型トランジスタであり、
前記第１トランジスタは、チャネル形成領域に金属酸化物を有する、記憶装置。
【請求項６】
ｍ×ｎ個（ｍ、ｎは１以上の整数）のメモリセルと、
ｎ本の第１配線と、
ｎ本の第２配線と、
ｍ本の第３配線と、
ｍ本の第４配線と、を有し、
前記ｍ×ｎ個のメモリセルは、行列状に配置され、
前記メモリセルのそれぞれは、前記第１乃至第４配線と電気的に接続され、
前記メモリセルのそれぞれは、第１および第２トランジスタを有し、
前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのゲートと電気的に接続され、
前記第１トランジスタのゲートは、前記第３配線と電気的に接続され、
前記第２トランジスタのソースまたはドレインの一方は、前記第２配線と電気的に接続され、
前記第２トランジスタのソースまたはドレインの他方は、前記第４配線と電気的に接続され、
前記第１および第２トランジスタは、ｎチャネル型トランジスタであり、
前記第１および第２トランジスタは、チャネル形成領域に金属酸化物を有する、記憶装置。
【請求項７】
請求項５または請求項６において、
前記メモリセルのそれぞれは、容量素子を有し、
前記容量素子の一方の電極は、前記第２トランジスタのゲートと電気的に接続され、
前記容量素子の他方の電極は、所定の電位が供給される配線と電気的に接続される、記憶装置。
【請求項８】
ｍ×ｎ個（ｍ、ｎは１以上の整数）のメモリセルと、
ｎ本の第１配線と、
ｎ本の第２配線と、
ｍ本の第３配線と、
ｍ本の第４配線と、
ｍ本の第５配線と、を有し、
前記ｍ×ｎ個のメモリセルは、行列状に配置され、
前記メモリセルのそれぞれは、第１乃至第５配線と電気的に接続され、
前記メモリセルのそれぞれは、第１および第２トランジスタを有し、
前記第２トランジスタは、フロントゲートおよびバックゲートを有し、
前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのフロントゲートと電気的に接続され、
前記第１トランジスタのゲートは、前記第３配線と電気的に接続され、
前記第２トランジスタのソースまたはドレインの一方は、前記第２配線と電気的に接続され、
前記第２トランジスタのソースまたはドレインの他方は、前記第４配線と電気的に接続され、
前記第２トランジスタのバックゲートは、前記第５配線と電気的に接続され、
前記第１および第２トランジスタは、ｎチャネル型トランジスタであり、
前記第１および第２トランジスタは、チャネル形成領域に金属酸化物を有する、記憶装置。
【請求項９】
メモリセルアレイと、
周辺回路と、を有し、
前記メモリセルアレイは、ｍ×ｎ個（ｍ、ｎは１以上の整数）のメモリセルと、ｎ本の第１配線と、ｎ本の第２配線と、ｍ本の第３配線と、ｍ本の第４配線と、を有し、
前記ｍ×ｎ個のメモリセルは、行列状に配置され、
前記メモリセルのそれぞれは、前記第１乃至第４配線と電気的に接続され、
前記メモリセルのそれぞれは、第１トランジスタおよび第２トランジスタを有し、
前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのゲートと電気的に接続され、
前記第１トランジスタのゲートは、前記第３配線と電気的に接続され、
前記第２トランジスタのソースまたはドレインの一方は、前記第２配線と電気的に接続され、
前記第２トランジスタのソースまたはドレインの他方は、前記第４配線と電気的に接続され、
前記第１トランジスタおよび前記第２トランジスタは、ｎチャネル型トランジスタであり、
前記第１トランジスタおよび前記第２トランジスタは、チャネル形成領域に金属酸化物を有し、
前記周辺回路は、第１回路と、第２回路と、コントローラと、を有し、
前記第１回路は、前記第１配線および前記第２配線と電気的に接続され、
前記第１回路は、前記メモリセルにデータを書き込む機能、および、前記メモリセルからデータを読み出す機能を有し、
前記第２回路は、前記第３配線および前記第４配線と電気的に接続され、
前記第２回路は、前記第３配線および前記第４配線を駆動する機能を有し、
前記コントローラは、前記第１回路および前記第２回路を制御する機能を有する、記憶装置。
【請求項１０】
メモリセルアレイと、
周辺回路と、を有し、
前記メモリセルアレイは、ｍ×ｎ個（ｍ、ｎは１以上の整数）のメモリセルと、ｎ本の第１配線と、ｎ本の第２配線と、ｍ本の第３配線と、ｍ本の第４配線と、を有し、
前記ｍ×ｎ個のメモリセルは、行列状に配置され、
前記メモリセルのそれぞれは、前記第１乃至第４配線と電気的に接続され、
前記メモリセルのそれぞれは、第１トランジスタおよび第２トランジスタを有し、
前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのゲートと電気的に接続され、
前記第１トランジスタのゲートは、前記第３配線と電気的に接続され、
前記第２トランジスタのソースまたはドレインの一方は、前記第２配線と電気的に接続され、
前記第２トランジスタのソースまたはドレインの他方は、前記第４配線と電気的に接続され、
前記第１トランジスタおよび前記第２トランジスタは、ｎチャネル型トランジスタであり、
前記第１トランジスタおよび前記第２トランジスタは、チャネル形成領域に金属酸化物を有し、
前記周辺回路は、第１回路と、第２回路と、コントローラと、を有し、
前記第１回路は、前記第１配線および前記第２配線と電気的に接続され、
前記第１回路は、前記メモリセルにデータを書き込む機能、および、前記メモリセルからデータを読み出す機能を有し、
前記第２回路は、前記第３配線および前記第４配線と電気的に接続され、
前記第２回路は、前記第３配線および前記第４配線を駆動する機能を有し、
前記コントローラは、前記第１回路および前記第２回路を制御する機能を有し、
前記コントローラは、シリアル・ペリフェラル・インタフェースの機能を有する、記憶装置。
【請求項１１】
メモリセルアレイと、
周辺回路と、を有し、
前記メモリセルアレイは、ｍ×ｎ個（ｍ、ｎは１以上の整数）のメモリセルと、ｎ本の第１配線と、ｎ本の第２配線と、ｍ本の第３配線と、ｍ本の第４配線と、を有し、
前記ｍ×ｎ個のメモリセルは、行列状に配置され、
前記メモリセルのそれぞれは、前記第１乃至第４配線と電気的に接続され、
前記メモリセルのそれぞれは、第１トランジスタおよび第２トランジスタを有し、
前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのゲートと電気的に接続され、
前記第１トランジスタのゲートは、前記第３配線と電気的に接続され、
前記第２トランジスタのソースまたはドレインの一方は、前記第２配線と電気的に接続され、
前記第２トランジスタのソースまたはドレインの他方は、前記第４配線と電気的に接続され、
前記第１トランジスタおよび前記第２トランジスタは、ｎチャネル型トランジスタであり、
前記第１トランジスタおよび前記第２トランジスタは、チャネル形成領域に金属酸化物を有し、
前記周辺回路は、第１回路と、第２回路と、コントローラと、ページバッファと、を有し、
前記第１回路は、前記第１配線および前記第２配線と電気的に接続され、
前記ページバッファは、データを一時的に記憶する機能を有し、
前記コントローラは、前記ページバッファにデータを書き込む機能、および、前記ページバッファからデータを読み出す機能を有し、
前記第１回路は、前記ページバッファから読み出したデータを、前記メモリセルに書き込む機能、および、前記メモリセルから読み出したデータを、前記ページバッファに書き込む機能を有し、
前記第２回路は、前記第３配線および前記第４配線と電気的に接続され、
前記第２回路は、前記第３配線および前記第４配線を駆動する機能を有し、
前記コントローラは、前記第１回路および前記第２回路を制御する機能を有し、
前記コントローラは、シリアル・ペリフェラル・インタフェースの機能を有する、記憶装置。
【請求項１２】
請求項９乃至請求項１１のいずれか一項において、
前記メモリセルのそれぞれは、容量素子を有し、
前記容量素子の一方の電極は、前記第２トランジスタのゲートと電気的に接続され、
前記容量素子の他方の電極は、所定の電位が供給される配線と電気的に接続される、記憶装置。
【請求項１３】
請求項９乃至請求項１２のいずれか一項において、
前記第１回路は、前記第１配線および前記第２配線に、第一電位または第二電位を供給し、
前記第２回路は、前記第４配線に、前記第一電位または前記第二電位を供給し、
前記第２回路は、前記第３配線に、前記第一電位または第三電位を供給する、記憶装置。
【請求項１４】
請求項９乃至請求項１３のいずれか一項において、
前記第１回路および前記第２回路は、半導体基板に形成されたトランジスタを有し、
前記第１トランジスタおよび前記第２トランジスタは、前記半導体基板の上方に積層して形成される、記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】本発明の一形態は、記憶装置に関する。特に、半導体特性を利用することで機能しうる記憶装置に関する。【０００２】また、本発明の一形態は、半導体装置に関する。本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品、集積回路を備えた電子機器は、半導体装置の一例である。【０００３】なお、本発明の一形態は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
【背景技術】
【０００４】トランジスタに適用可能な半導体として、酸化物半導体が、近年注目されている。酸化物半導体を用いたトランジスタ（酸化物半導体トランジスタ、ＯＳトランジスタともいう）は、薄膜トランジスタであり、積層して設けることができる。例えば、単結晶シリコン基板に形成されたＳｉトランジスタを用いて第１の回路を構成し、その上方にＯＳトランジスタを用いた第２の回路を、積層して設けることができる。また、ＯＳトランジスタは、オフ状態でのリーク電流（オフ電流ともいう）が非常に小さいという特徴を有する。【０００５】特許文献１には、駆動回路や制御回路などの周辺回路を形成した半導体基板上に、ＯＳトランジスタを用いた複数のメモリセルを有する半導体装置、および、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリセルにＯＳトランジスタを適用した例が、開示されている。例えば、単結晶シリコン基板に形成されたＳｉトランジスタを用いて周辺回路を構成し、その上方にＯＳトランジスタを用いたメモリセルを積層して設けることで、チップ面積を削減することができる。【０００６】特許文献２には、ＯＳトランジスタと、ＯＳトランジスタ以外のトランジスタ（例えば、Ｓｉトランジスタ）を用いた複数のメモリセルを有する半導体装置、および、２トランジスタ１容量素子（容量素子は省略してもよい）で構成されたゲインセル型のメモリセルにＯＳトランジスタを適用した例が、開示されている。ゲインセル型のメモリセルは、容量素子の容量が小さい場合でも、蓄積した電荷を直近のトランジスタで増幅することで、メモリとしての動作を行うことができる。ゲインセル型のメモリセルに、オフ電流が非常に小さい特徴を有するＯＳトランジスタを用いることで、長時間にわたって蓄積した電荷を保持することができる。【０００７】なお、本明細書等では、ＯＳトランジスタを用いたゲインセル型のメモリセルによって構成される半導体装置を、「ＮＯＳＲＡＭ（登録商標、Ｎｏｎｖｏｌａｔｉｌｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）」と呼ぶ。また、メモリセルを有する半導体装置、ＮＯＳＲＡＭ、および、周辺回路と複数のメモリセルを有する半導体装置を、以後、記憶装置またはメモリと呼ぶ。【０００８】一方、酸化物半導体に関して、例えば、酸化インジウム、酸化亜鉛など、一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯともいう）に関する研究が盛んに行われている。【０００９】ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ）構造、およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献１乃至非特許文献３参照）。【００１０】非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いて、トランジスタを作製する技術が開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献４および非特許文献５に示されている。【０���１１】非特許文献６では、酸化物半導体を用いたトランジスタの、オフ電流が非常に小さいことが報告され、非特許文献７および非特許文献８では、オフ電流が非常に小さい性質を利用した、ＬＳＩおよびディスプレイが報告されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１２−２５６８２０号公報
【特許文献２】特開２０１２−２５６４００号公報
【非特許文献】
【００１３】
【非特許文献１】Ｓ．Ｙａｍａｚａｋｉ  ｅｔ  ａｌ．，“ＳＩＤ  Ｓｙｍｐｏｓｉｕｍ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ”，２０１２，ｖｏｌｕｍｅ  ４３，ｉｓｓｕｅ  １，ｐ．１８３−１８６
【非特許文献２】Ｓ．Ｙａｍａｚａｋｉ  ｅｔ  ａｌ．，“Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ”，２０１４，ｖｏｌｕｍｅ  ５３，Ｎｕｍｂｅｒ  ４Ｓ，ｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０
【非特許文献３】Ｓ．Ｉｔｏ  ｅｔ  ａｌ．，“Ｔｈｅ  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＡＭ−ＦＰＤ’１３  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ”，２０１３，ｐ．１５１−１５４
【非特許文献４】Ｓ．Ｙａｍａｚａｋｉ  ｅｔ  ａｌ．，“ＥＣＳ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｓｃｉｅｎｃｅ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ”，２０１４，ｖｏｌｕｍｅ  ３，ｉｓｓｕｅ  ９，ｐ．Ｑ３０１２−Ｑ３０２２
【非特許文献５】Ｓ．Ｙａｍａｚａｋｉ，“ＥＣＳ  Ｔｒａｎｓａｃｔｉｏｎｓ”，２０１４，ｖｏｌｕｍｅ  ６４，ｉｓｓｕｅ  １０，ｐ．１５５−１６４
【非特許文献６】Ｋ．Ｋａｔｏ  ｅｔ  ａｌ．，“Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ”，２０１２，ｖｏｌｕｍｅ  ５１，ｐ．０２１２０１−１−０２１２０１−７
【非特許文献７】Ｓ．Ｍａｔｓｕｄａ  ｅｔ  ａｌ．，“２０１５  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ”，２０１５，ｐ．Ｔ２１６−Ｔ２１７
【非特許文献８】Ｓ．Ａｍａｎｏ  ｅｔ  ａｌ．，“ＳＩＤ  Ｓｙｍｐｏｓｉｕｍ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ”，２０１０，ｖｏｌｕｍｅ  ４１，ｉｓｓｕｅ  １，ｐ．６２６−６２９
【発明の概要】
【発明が解決しようとする課題】
【００１４】特許文献２に示されるように、ＯＳトランジスタと、ＯＳトランジスタ以外のトランジスタを用いてメモリセルを構成した場合、例えば、単結晶シリコン基板に形成されたＳｉトランジスタと、その上方に積層して設けられたＯＳトランジスタを用いてメモリセルを構成した場合、特許文献１のように、メモリセルの下方に位置する単結晶シリコン基板に周辺回路を構成することができなかった。より正確には、メモリセルの下方に位置する単結晶シリコン基板に周辺回路を構成するには、メモリセルとメモリセルの間に、周辺回路を構成するための領域を設ける必要があった。【００１５】もしくは、特許文献１のように、周辺回路を形成した半導体基板上に、ＯＳトランジスタを用いたメモリセルを積層して設けるには、メモリセルを構成するトランジスタを、ＯＳトランジスタのみとする必要があった。ＯＳトランジスタはｎチャネル型トランジスタであるため、特許文献２に示されるゲインセル型のメモリセルをｎチャネル型トランジスタのみで構成すると、ビット線に印加される電位より低い電位をワード線に印加する必要があった。例えば、ビット線に印加される電位のうち、一番低い電位をＧＮＤとした場合、ワード線にはＧＮＤよりも低い電位、すなわち、負電位を印加する必要があった。【００１６】本発明の一形態は、ゲインセル型のメモリセルを有する記憶装置において、周辺回路を形成した半導体基板上にＯＳトランジスタを用いたメモリセルを積層し、負電位を印加する必要がない、記憶装置を提供することを課題の一つとする。または、本発明の一形態は、ゲインセル型のメモリセルを有し、チップ面積が小さく、負電位を印加する必要がない、記憶装置を提供することを課題の一つとする。または、本発明の一形態は、ゲインセル型のメモリセルを有し、チップ面積が小さく、負電位を印加する必要がない記憶装置を有する、電子機器を提供することを課題の一つとする。【００１７】なお、本発明の一形態は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一つの課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から自ずと明らかになるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１８】本発明の一形態は、メモリセルアレイと、周辺回路とを有する記憶装置である。メモリセルアレイは、ｍ×ｎ個（ｍ、ｎは１以上の整数）のメモリセルと、ｎ本の第１配線と、ｎ本の第２配線と、ｍ本の第３配線と、ｍ本の第４配線とを有する。ｍ×ｎ個のメモリセルは、行列状に配置され、メモリセルのそれぞれは、第１乃至第４配線と電気的に接続され、メモリセルのそれぞれは、第１トランジスタおよび第２トランジスタを有する。第１トランジスタのソースまたはドレインの一方は、第１配線と電気的に接続され、ソースまたはドレインの他方は、第２トランジスタのゲートと電気的に接続され、第１トランジスタのゲートは、第３配線と電気的に接続される。第２トランジスタのソースまたはドレインの一方は、第２配線と電気的に接続され、ソースまたはドレインの他方は、第４配線と電気的に接続される。第１トランジスタおよび第２トランジスタは、ｎチャネル型トランジスタであり、第１トランジスタおよび第２トランジスタは、チャネル形成領域に金属酸化物を有する。周辺回路は、第１回路と、第２回路と、コントローラとを有し、第１回路は、第１配線および第２配線と電気的に接続され、メモリセルにデータを書き込む機能、および、メモリセルからデータを読み出す機能を有する。第２回路は、第３配線および第４配線と電気的に接続され、第３配線および第４配線を駆動する機能を有し、コントローラは、第１回路および第２回路を制御する機能を有する。【００１９】また、本発明の一形態は、メモリセルアレイと、周辺回路とを有する記憶装置である。メモリセルアレイは、ｍ×ｎ個（ｍ、ｎは１以上の整数）のメモリセルと、ｎ本の第１配線と、ｎ本の第２配線と、ｍ本の第３配線と、ｍ本の第４配線とを有する。ｍ×ｎ個のメモリセルは、行列状に配置され、メモリセルのそれぞれは、第１乃至第４配線と電気的に接続され、メモリセルのそれぞれは、第１トランジスタおよび第２トランジスタを有する。第１トランジスタのソースまたはドレインの一方は、第１配線と電気的に接続され、ソースまたはドレインの他方は、第２トランジスタのゲートと電気的に接続され、第１トランジスタのゲートは、第３配線と電気的に接続される。第２トランジスタのソースまたはドレインの一方は、第２配線と電気的に接続され、ソースまたはドレインの他方は、第４配線と電気的に接続される。第１トランジスタおよび第２トランジスタは、ｎチャネル型トランジスタであり、第１トランジスタおよび第２トランジスタは、チャネル形成領域に金属酸化物を有する。周辺回路は、第１回路と、第２回路と、コントローラとを有し、第１回路は、第１配線および第２配線と電気的に接続され、メモリセルにデータを書き込む機能、および、メモリセルからデータを読み出す機能を有する。第２回路は、第３配線および第４配線と電気的に接続され、第３配線および第４配線を駆動する機能を有し、コントローラは、第１回路および第２回路を制御する機能を有し、シリアル・ペリフェラル・インタフェースの機能を有する。【００２０】また、本発明の一形態は、メモリセルアレイと、周辺回路とを有する記憶装置である。メモリセルアレイは、ｍ×ｎ個（ｍ、ｎは１以上の整数）のメモリ��ルと、ｎ本の第１配線と、ｎ本の第２配線と、ｍ本の第３配線と、ｍ本の第４配線とを有する。ｍ×ｎ個のメモリセルは、行列状に配置され、メモリセルのそれぞれは、第１乃至第４配線と電気的に接続され、メモリセルのそれぞれは、第１トランジスタおよび第２トランジスタを有する。第１トランジスタのソースまたはドレインの一方は、第１配線と電気的に接続され、ソースまたはドレインの他方は、第２トランジスタのゲートと電気的に接続され、第１トランジスタのゲートは、第３配線と電気的に接続される。第２トランジスタのソースまたはドレインの一方は、第２配線と電気的に接続され、ソースまたはドレインの他方は、第４配線と電気的に接続される。第１トランジスタおよび第２トランジスタは、ｎチャネル型トランジスタであり、第１トランジスタおよび第２トランジスタは、チャネル形成領域に金属酸化物を有する。周辺回路は、第１回路と、第２回路と、コントローラと、ページバッファとを有し、第１回路は、第１配線および第２配線と電気的に接続され、ページバッファは、データを一時的に記憶する機能を有し、コントローラは、ページバッファにデータを書き込む機能、および、ページバッファからデータを読み出す機能を有する。第１回路は、ページバッファから読み出したデータを、メモリセルに書き込む機能、および、メモリセルから読み出したデータを、ページバッファに書き込む機能を有する。第２回路は、第３配線および第４配線と電気的に接続され、第３配線および第４配線を駆動する機能を有し、コントローラは、第１回路および第２回路を制御する機能を有し、シリアル・ペリフェラル・インタフェースの機能を有する。【００２１】また、上記形態において、メモリセルのそれぞれは、容量素子を有し、容量素子の一方の電極は、第２トランジスタのゲートと電気的に接続され、容量素子の他方の電極は、所定の電位が供給される配線と電気的に接続される。【００２２】また、上記形態において、第１回路は、第１配線および第２配線に、第一電位または第二電位を供給する。第２回路は、第４配線に、第一電位または第二電位を供給し、第３配線に、第一電位または第三電位を供給する。【００２３】また、上記形態において、第１回路および第２回路は、半導体基板に形成されたトランジスタを有し、第１トランジスタおよび第２トランジスタは、半導体基板の上方に積層して形成される。
【発明の効果】
【００２４】本発明の一形態により、ゲインセル型のメモリセルを有する記憶装置において、周辺回路を形成した半導体基板上にＯＳトランジスタを用いたメモリセルを積層し、負電位を印加する必要がない、記憶装置を提供することができる。または、本発明の一形態により、ゲインセル型のメモリセルを有し、チップ面積が小さく、負電位を印加する必要がない、記憶装置を提供することができる。または、本発明の一形態により、ゲインセル型のメモリセルを有し、チップ面積が小さく、負電位を印加する必要がない記憶装置を有する、電子機器を提供することができる。【００２５】なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２６】
【図１】図１は記憶装置の構成例を示す斜視概略図である。
【図２】図２はトランジスタのＶｇｓとＩｄｓの関係を示す模式図である。
【図３】図３は記憶装置の構成例を示すブロック図である。
【図４】図４（Ａ）はメモリセルアレイを説明する図であり、図４（Ｂ）、（Ｃ）はメモリセルの構成例を示す回路図である。
【図５】図５（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）はメモリセルの構成例を示す回路図である。
【図６】図６はビット線ドライバ回路を構成する回路を説明する図である。
【図７】図７はメモリセルの動作例を説明するタイミングチャートである。
【図８】図８は記憶装置の構成例を示すブロック図である。
【図９】図９は半導体装置の構成例を示す断面図である。
【図１０】図１０（Ａ）、（Ｂ）、（Ｃ）はトランジスタの構造例を示す断面図である。
【図１１】図１１（Ａ）はトランジスタの構造例を示す上面図であり、図１１（Ｂ）、（Ｃ）はトランジスタの構造例を示す断面図である。
【図１２】図１２（Ａ）はトランジスタの構造例を示す上面図であり、図１２（Ｂ）、（Ｃ）はトランジスタの構造例を示す断面図である。
【図１３】図１３（Ａ）はトランジスタの構造例を示す上面図であり、図１３（Ｂ）、（Ｃ）はトランジスタの構造例を示す断面図である。
【図１４】図１４（Ａ）はトランジスタの構造例を示す上面図であり、図１４（Ｂ）、（Ｃ）はトランジスタの構造例を示す断面図である。
【図１５】図１５（Ａ）はトランジスタの構造例を示す上面図であり、図１５（Ｂ）、（Ｃ）はトランジスタの構造例を示す断面図である。
【図１６】図１６（Ａ）はトランジスタの構造例を示す上面図であり、図１６（Ｂ）はトランジスタの構造例を示す斜視図である。
【図１７】図１７（Ａ）、（Ｂ）はトランジスタの構造例を示す断面図である。
【図１８】図１８は製品イメージを説明する図である。
【図１９】図１９（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ１）、（Ｅ２）は電子機器の構成例を示す図である。
【図２０】図２０（Ａ）、（Ｂ）は電子機器の構成例を示す図である。
【図２１】図２１（Ａ）、（Ｂ）、（Ｃ）は電子機器の構成例を示す図である。
【図２２】図２２（Ａ）、（Ｂ）は電子機器の構成例を示す図である。
【発明を実施するための形態】
【００２７】以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２８】また、以下に示される複数の実施の形態は、適宜組み合わせることが可能である。また、１つの実施の形態の中に複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
【００２９】なお、本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
【００３０】また、図面等において、大きさ、層の厚さ、領域等は、明瞭化のため誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
【００３１】また、図面等において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【００３２】また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００３３】また、本明細書等において、「上」や「下」などの配置を示す用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００３４】また、本明細書等において、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
【００３５】また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、容量素子、その他の各種機能を有する素子などが含まれる。
【００３６】また、本明細書等において、「電圧」とは、ある電位と基準の電位（例えば、グラウンド電位）との電位差のことを示す場合が多い。よって、電圧と電位差とは言い換えることができる。
【００３７】また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む、少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域、またはドレイン電極）とソース（ソース端子、ソース領域、またはソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
【００３８】また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等において、ソースやドレインの用語は、入れ替えて用いることができるものとする。
【００３９】また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。つまり、ｎチャネル型のトランジスタのオフ電流とは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流、という場合がある。
【００４０】上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソース電流をいう場合がある。また、オフ電流と同じ意味で、リーク電流という場合がある。また、本明細書等において、オフ電流とは、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
【００４１】また、本明細書等において、金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう）などに分類される。
【００４２】例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことができる。すなわち、チャネル形成領域に金属酸化物を有するトランジスタを、「酸化物半導体トランジスタ」、「ＯＳトランジスタ」と呼ぶことができる。同様に、上述した、「酸化物半導体を用いたトランジスタ」も、チャネル形成領域に金属酸化物を有するトランジスタである。
【００４３】また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）と呼称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。金属酸化物の詳細については後述する。
【００４４】（実施の形態１）
本実施の形態では、本発明の一形態に係わる記憶装置の構成例について説明する。本発明の一形態に係わる記憶装置は、半導体特性を利用することで機能しうる記憶装置であり、メモリとも呼ばれている。また、本発明の一形態に係わる記憶装置は、周辺回路を形成した半導体基板上に、ＯＳトランジスタを用いて構成されたメモリセルが、積層して設けられた構造を有する。
【００４５】＜記憶装置の斜視概略図＞
図１は、本発明の一形態に係わる記憶装置１００の構成例を示す斜視概略図である。
【００４６】記憶装置１００は、層１０１および層２０１を有し、層１０１の上方に層２０１が積層して設けられた構造を有する。層１０１および層２０１には、それぞれ、半導体特性を利用することで機能しうる回路が設けられており、層１０１には周辺回路１１０が設けられ、層２０１にはメモリセルアレイ（Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ａｒｒａｙ）２１０が設けられている。なお、本明細書等で説明する図面においては、主な信号の流れを矢印または線で示しており、電源線等は省略する場合がある。
【００４７】周辺回路１１０は、ローデコーダ１２１、ワード線ドライバ回路１２２、カラムデコーダ１３１、ビット線ドライバ回路１３２、出力回路１４０、および、コントロールロジック回路１６０を有する。なお、周辺回路１１０は、メモリセルアレイ２１０の駆動回路および制御回路としての機能を有する。
【００４８】周辺回路１１０は、半導体基板ＳＵＢに形成したトランジスタを用いて構成されている。半導体基板ＳＵＢは、トランジスタのチャネル領域を形成することが可能であれば、特に限定されない。例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、化合物半導体基板（ＳｉＣ基板、ＧａＮ基板など）、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。
【００４９】また、ＳＯＩ基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて形成されたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法、ＥＬＴＲＡＮ法（登録商標：Ｅｐｉｔａｘｉａｌ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ）などを用いて形成されたＳＯＩ基板を用いてもよい。単結晶基板を用いて形成したトランジスタは、チャネル形成領域に単結晶半導体を有する。
【００５０】本実施の形態では、半導体基板ＳＵＢに単結晶シリコン基板を用いた場合について説明する。また、単結晶シリコン基板に形成されたトランジスタを、Ｓｉトランジスタと呼ぶ。Ｓｉトランジスタを用いて構成された周辺回路１１０は、高速な動作が可能である。
【００５１】メモリセルアレイ２１０は、複数のメモリセル２１１を有し、メモリセル２１１はＯＳトランジスタを用いて構成されている。ＯＳトランジスタは薄膜トランジスタであるため、メモリセルアレイ２１０は、半導体基板ＳＵＢ上に積層して設けることができる。
【００５２】ここで、酸化物半導体のバンドギャップは２．５ｅＶ以上、好ましくは３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、オフ電流が非常に小さい。なお、オフ電流とは、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流をいう。
【００５３】ＯＳトランジスタのチャネル形成領域に用いられる金属酸化物は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、例えばＡｌ、Ｇａ、ＹまたはＳｎ）が代表的である。電子供与体（ドナー）となる水分、水素などの不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性）、または実質的にｉ型にすることができる。このような酸化物半導体は、高純度化された酸化物半導体と呼ぶことができる。なお、ＯＳトランジスタの詳細については、実施の形態４で説明する。
【００５４】メモリセル２１１は、電荷を蓄積し保持することで、データを記憶する機能を有する。メモリセル２１１は、２値（ハイレベルまたはローレベル）のデータを記憶する機能を有していてもよいし、４値以上のデータを記憶する機能を有していてもよい。または、アナログデータを記憶する機能を有していてもよい。
【００５５】ＯＳトランジスタは、オフ電流が非常に小さいため、メモリセル２１１に用いるトランジスタとして好適である。ＯＳトランジスタは、例えば、チャネル幅１μｍあたりのオフ電流を、１００ｚＡ／μｍ以下、または１０ｚＡ／μｍ以下、または１ｚＡ／μｍ以下、または１０ｙＡ／μｍ以下とすることができる。ＯＳトランジスタをメモリセル２１１に用いることにより、メモリセル２１１に記憶したデータを長時間に渡って保持することができる。
【００５６】ＯＳトランジスタは、高温下でもオフ電流が増加しにくいため、周辺回路１１０の発熱による高温下においても、メモリセル２１１に記憶したデータの消失が生じにくい。ＯＳトランジスタを用いることで、記憶装置１００の信頼性を高めることができる。
【００５７】また、図２に、ＯＳトランジスタのＶｇｓとＩｄｓとの関係を示す。図２は、ＯＳトランジスタのソースとドレインとの間に一定の電圧を印加した場合、ソースに対するゲートの電圧Ｖｇｓと、ソースとドレインとの間に流れる電流Ｉｄｓとの関係を示す模式図である。
【００５８】図２に示すように、ＯＳトランジスタは、高温になるほどしきい値電圧がマイナスにシフトし、トランジスタがオン状態にあるときの、ソースとドレインとの間に流れる電流（オン電流ともいう）が増加する性質を有する。すなわち、メモリセル２１１は、高温下で高速動作を行うことができる。
【００５９】図１に示すように、メモリセルアレイ２１０において、メモリセル２１１は行列状（マトリクス状ともいう）に配置され、各メモリセル２１１は、配線ＷＬおよび配線ＢＬと接続されている。メモリセル２１１は、配線ＷＬに印加される電位によって選択され、配線ＢＬを介して、選択されたメモリセル２１１にデータが書き込まれる。または、メモリセル２１１は、配線ＷＬに印加される電位によって選択され、配線ＢＬを介して、選択されたメモリセル２１１からデータが読み出される。
【００６０】すなわち、配線ＷＬはメモリセル２１１のワード線としての機能を有し、配線ＢＬはメモリセル２１１のビット線としての機能を有する。なお、図１には示されていないが、配線ＷＬは、ワード線ｗｗｌおよびワード線ｒｗｌから構成され、配線ＢＬは、ビット線ｗｂｌおよびビット線ｒｂｌから構成される（図３参照）。
【００６１】＜記憶装置のブロック図＞
図３は、記憶装置１００の構成例を示すブロック図である。
【００６２】記憶装置１００は、周辺回路１１０、およびメモリセルアレイ２１０を有する。周辺回路１１０は、ローデコーダ１２１、ワード線ドライバ回路１２２、カラムデコーダ１３１、ビット線ドライバ回路１３２、出力回路１４０、および、コントロールロジック回路１６０を有する。メモリセルアレイ２１０は、メモリセル２１１、ワード線ｗｗｌ、ワード線ｒｗｌ、ビット線ｗｂｌ、およびビット線ｒｂｌを有する。
【００６３】記憶装置１００には、電位Ｖｓｓ、電位Ｖｄｄ、電位Ｖｄｈ、およびレファレンス電位Ｖｒｅｆが入力される。電位Ｖｄｈは、ワード線ｗｗｌの高電源電位である。
【００６４】記憶装置１００には、クロック信号ＣＬＫ、チップイネーブル信号ＣＥ、グローバル書き込みイネーブル信号ＧＷ、バイト書き込みイネーブル信号ＢＷ、アドレス信号ＡＤＤＲ、およびデータ信号ＷＤＡＴＡが入力され、記憶装置１００は、データ信号ＲＤＡＴＡを出力する。なお、これらの信号は、ハイレベルまたはローレベル（ＨｉｇｈまたはＬｏｗ、ＨまたはＬ、１または０等で表される場合がある）で表されるデジタル信号である。
【００６５】ここで、バイト書き込みイネーブル信号ＢＷ、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡ、およびデータ信号ＲＤＡＴＡは、複数ビットを有する信号である。
【００６６】本明細書等では、複数ビットを有する信号に対して、例えば、バイト書き込みイネーブル信号ＢＷが４ビットを有する場合、バイト書き込みイネーブル信号ＢＷ［３：０］と表記する。これは、バイト書き込みイネーブル信号がＢＷ［０］乃至ＢＷ［３］を有することを意味し、１つのビットを特定する必要がある場合、例えば、バイト書き込みイネーブル信号ＢＷ［０］と表記する。また、バイト書き込みイネーブル信号ＢＷと表記した場合、任意のビットを指している。
【００６７】例えば、バイト書き込みイネーブル信号ＢＷを４ビット、データ信号ＷＤＡＴＡおよびデータ信号ＲＤＡＴＡを３２ビットとすることができる。すなわち、バイト書き込みイネーブル信号ＢＷ、データ信号ＷＤＡＴＡ、およびデータ信号ＲＤＡＴＡは、それぞれ、バイト書き込みイネーブル信号ＢＷ［３：０］、データ信号ＷＤＡＴＡ［３１：０］、データ信号ＲＤＡＴＡ［３１：０］と表記される。
【００６８】なお、記憶装置１００において、上述の各回路、各信号、および各電位は、必要に応じて適宜取捨することができる。あるいは、他の回路、他の信号、または他の電位を追加してもよい。
【００６９】コントロールロジック回路１６０は、チップイネーブル信号ＣＥ、グローバル書き込みイネーブル信号ＧＷを処理して、ローデコーダ１２１、カラムデコーダ１３１の制御信号を生成する。例えば、チップイネーブル信号ＣＥがハイレベル、グローバル書き込みイネーブル信号ＧＷがローレベルの場合、ローデコーダ１２１およびカラムデコーダ１３１は読み出し動作を行い、チップイネーブル信号ＣＥがハイレベル、グローバル書き込みイネーブル信号ＧＷがハイレベルの場合、ローデコーダ１２１およびカラムデコーダ１３１は書き込み動作を行い、チップイネーブル信号ＣＥがローレベルの場合、グローバル書き込みイネーブル信号ＧＷのハイレベル、ローレベルにかかわらず、ローデコーダ１２１およびカラムデコーダ１３１はスタンバイ動作とすることができる。コントロールロジック回路１６０が処理する信号は、これに限定されるものではなく、必要に応じて他の信号を入力してもよい。
【００７０】また、コントロールロジック回路１６０は、バイト書き込みイネーブル信号ＢＷ［３：０］を処理して、書き込み動作を制御する。具体的には、バイト書き込みイネーブル信号ＢＷ［０］がハイレベルの場合、ローデコーダ１２１およびカラムデコーダ１３１は、データ信号ＷＤＡＴＡ［７：０］の書き込み動作を行う。同様に、バイト書き込みイネーブル信号ＢＷ［１］がハイレベルの場合、データ信号ＷＤＡＴＡ［１５：８］の書き込み動作、バイト書き込みイネーブル信号ＢＷ［２］がハイレベルの場合、データ信号ＷＤＡＴＡ［２３：１６］の書き込み動作、バイト書き込みイネーブル信号ＢＷ［３］がハイレベルの場合、データ信号ＷＤＡＴＡ［３１：２４］の書き込み動作を行う。
【００７１】ローデコーダ１２１およびカラムデコーダ１３１には、上述した、コントロールロジック回路１６０が生成する制御信号に加えて、アドレス信号ＡＤＤＲが入力される。
【００７２】ローデコーダ１２１は、アドレス信号ＡＤＤＲをデコードし、ワード線ドライバ回路１２２の制御信号を生成する。ワード線ドライバ回路１２２は、ワード線ｗｗｌ、ワード線ｒｗｌを駆動する機能を有する。ワード線ドライバ回路１２２は、ローデコーダ１２１の制御信号に基づき、アクセス対象行のワード線ｗｗｌまたはワード線ｒｗｌを選択する。
【００７３】また、メモリセルアレイ２１０が、複数のブロックに分割されている場合、プレデコーダ１２３を設けてもよい。プレデコーダ１２３は、アドレス信号ＡＤＤＲをデコードして、アクセスされるブロックを決定する機能を有する。
【００７４】カラムデコーダ１３１およびビット線ドライバ回路１３２は、データ信号ＷＤＡＴＡにより入力されたデータをメモリセルアレイ２１０に書き込む機能、メモリセルアレイ２１０からデータを読み出す機能、読み出したデータを増幅し、出力回路１４０に出力する機能等を有する。
【００７５】出力回路１４０は、カラムデコーダ１３１およびビット線ドライバ回路１３２によって、メモリセルアレイ２１０から読み出されたデータを、データ信号ＲＤＡＴＡとして出力する。
【００７６】なお、図３の例では、ビット線ドライバ回路１３２は、プリチャージ回路１３３、センスアンプ回路１３４、出力ＭＵＸ（マルチプレクサ）回路１３５、および書き込みドライバ回路１３６を有する。なお、プリチャージ回路１３３、センスアンプ回路１３４、出力ＭＵＸ回路１３５、および書き込みドライバ回路１３６については、後述する。
【００７７】＜メモリセルアレイ＞
図４（Ａ）に、メモリセルアレイ２１０の構成例を示す。メモリセルアレイ２１０は、一列にｍ（ｍは１以上の整数）個、一行にｎ（ｎは１以上の整数）個、合計ｍ×ｎ個のメモリセル２１１を有し、メモリセル２１１は行列状に配置されている。
【００７８】図４（Ａ）では、メモリセル２１１のアドレスも表記しており、［１，１］［ｉ，１］、［ｍ，１］、［１，ｊ］、［ｉ，ｊ］、［ｍ，ｊ］、［１，ｎ］、［ｉ，ｎ］、［ｍ，ｎ］（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、メモリセル２１１のアドレスである。例えば、［ｉ，ｊ］と表記されたメモリセル２１１は、ｉ行ｊ列目のメモリセル２１１である。
【００７９】また、メモリセルアレイ２１０は、ｎ本のビット線ｗｂｌ（ｗｂｌ（１）乃至ｗｂｌ（ｎ））、ｎ本のビット線ｒｂｌ（ｒｂｌ（１）乃至ｒｂｌ（ｎ））、ｍ本のワード線ｗｗｌ（ｗｗｌ（１）乃至ｗｗｌ（ｍ））、および、ｍ本のワード線ｒｗｌ（ｒｗｌ（１）乃至ｒｗｌ（ｍ））を有する。
【００８０】個々のメモリセル２１１は、ビット線ｗｂｌ、ビット線ｒｂｌ、ワード線ｗｗｌ、およびワード線ｒｗｌと接続されている。図４（Ａ）に示すように、アドレスが［ｉ，ｊ］のメモリセル２１１は、ワード線ｗｗｌ（ｉ）およびワード線ｒｗｌ（ｉ）を介してワード線ドライバ回路１２２と電気的に接続され、ビット線ｗｂｌ（ｊ）およびビット線ｒｂｌ（ｊ）を介してビット線ドライバ回路１３２と電気的に接続されている。
【００８１】＜メモリセル＞
図４（Ｂ）は、メモリセル２１１の構成例を示す回路図である。
【００８２】メモリセル２１１は、トランジスタＭ１１と、トランジスタＭ１２とを有する。トランジスタＭ１１のソースまたはドレインの一方は、トランジスタＭ１２のゲートと電気的に接続され、トランジスタＭ１１のソースまたはドレインの他方は、ビット線ｗｂｌと接続され、トランジスタＭ１１のゲートは、ワード線ｗｗｌと接続される。また、トランジスタＭ１２のソースまたはドレインの一方は、ビット線ｒｂｌと接続され、トランジスタＭ１２のソースまたはドレインの他方は、ワード線ｒｗｌと接続される。ここで、トランジスタＭ１２のゲートをノードＮ１１と呼称する。
【００８３】また、メモリセル２１１は、容量素子Ｃ１１を有していてもよい。メモリセル２１１が、容量素子Ｃ１１を有す場合の構成例を、図４（Ｃ）に示す。容量素子Ｃ１１の第１端子は、ノードＮ１１と電気的に接続され、容量素子Ｃ１１の第２端子は、配線ＣＡＬと接続される。配線ＣＡＬは、容量素子Ｃ１１の第２端子に所定の電位を印加するための配線として機能する。
【００８４】ビット線ｗｂｌは書き込みビット線として機能し、ビット線ｒｂｌは読み出しビット線として機能し、ワード線ｗｗｌは書き込みワード線として機能し、ワード線ｒｗｌは読み出しワード線として機能する。トランジスタＭ１１は、ノードＮ１１とビット線ｗｂｌとを、導通または非導通とするスイッチとしての機能を有する。
【００８５】データの書き込みは、ワード線ｗｗｌにハイレベルの電位を印加してトランジスタＭ１１を導通状態とし、ノードＮ１１とビット線ｗｂｌとを電気的に接続することによって行われる。具体的には、トランジスタＭ１１が導通状態のとき、ビット線ｗｂｌに書き込むデータに対応する電位を印加し、ノードＮ１１に該電位を書き込む。その後、ワード線ｗｗｌにローレベルの電位を印加し、トランジスタＭ１１を非導通状態とすることによって、ノードＮ１１の電位を保持する。
【００８６】データの読み出しは、ビット線ｒｂｌに所定の電位を印加し、その後、ビット線ｒｂｌを電気的に浮遊（フローティング）状態とし、かつワード線ｒｗｌにローレベルの電位を印加することによって行われる。以後、ビット線ｒｂｌに所定の電位を印加し、その後、ビット線ｒｂｌをフローティング状態とすることを、ビット線ｒｂｌをプリチャージする、と表現する。
【００８７】例えば、ビット線ｒｂｌに電位Ｖｄｄをプリチャージすることで、トランジスタＭ１２はソースとドレインとの間に電位差を有し、トランジスタＭ１２のソースとドレインとの間に流れる電流は、ノードＮ１１に保持されている電位によって決まる。そのため、ビット線ｒｂｌがフローティング状態のときの、ビット線ｒｂｌの電位変化を読み出すことによって、ノードＮ１１に保持されている電位を読み出すことができる。
【００８８】また、データを書き込むメモリセル２１１が配置されている行は、ハイレベルの電位を印加するワード線ｗｗｌによって選択され、データを読み出すメモリセル２１１が配置されている行は、ローレベルの電位を印加するワード線ｒｗｌによって選択される。逆に、データを書き込まないメモリセル２１１が配置されている行は、ワード線ｗｗｌにローレベルの電位を印加し、データを読み出さないメモリセル２１１が配置されている行は、ワード線ｒｗｌにビット線ｒｂｌにプリチャージする電位と同じ電位を印加することで、非選択とすることができる。
【００８９】ここで、トランジスタＭ１１およびトランジスタＭ１２には、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）を用いることができる。例えば、トランジスタＭ１１およびトランジスタＭ１２のチャネル形成領域に、インジウム、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）、亜鉛のいずれか一つを有する金属酸化物を用いることができる。特に、インジウム、ガリウム、亜鉛からなる金属酸化物であることが好ましい。
【００９０】ＯＳトランジスタはオフ電流が非常に小さいため、トランジスタＭ１１にＯＳトランジスタを用いることで、ノードＮ１１に書き込んだ電位を長時間保持することができる。つまり、メモリセル２１１に書き込んだデータを長時間保持することができる。
【００９１】トランジスタＭ１２に用いるトランジスタは、特に限定されない。トランジスタＭ１２にＯＳトランジスタ、Ｓｉトランジスタ、またはその他のトランジスタを用いてもよいが、トランジスタＭ１２およびトランジスタＭ１１にＯＳトランジスタを用いることで、メモリセルアレイ２１０は、周辺回路１１０に積層して設けることができるため、好ましい。
【００９２】また、ＯＳトランジスタはオフ電流が非常に小さいため、メモリセル２１１は、容量素子Ｃ１１を有さない構成とすることができる。メモリセル２１１が容量素子Ｃ１１を有さない場合、ノードＮ１１に書き込まれた電位は、トランジスタＭ１２のゲート容量等によって保持される。
【００９３】メモリセル２１１は、２トランジスタ、または、２トランジスタ１容量素子で構成されるゲインセル型のメモリセルである。ゲインセル型のメモリセルは、電荷を蓄積する容量が小さい場合でも、蓄積した電荷を直近のトランジスタで増幅することで、メモリとしての動作を行うことができる。メモリセル２１１は、上述したＮＯＳＲＡＭである。
【００９４】また、メモリセル２１１は、バックゲートを有するトランジスタＭ１３およびトランジスタＭ１４を用いて構成してもよい。図５（Ａ）は、メモリセル２１２の構成例を示す回路図である。メモリセル２１２は、トランジスタＭ１３と、トランジスタＭ１４とを有する。トランジスタＭ１３およびトランジスタＭ１４は、フロントゲートおよびバックゲートを有する。
【００９５】トランジスタＭ１３のソースまたはドレインの一方は、トランジスタＭ１４のフロントゲートおよびバックゲートと電気的に接続され、トランジスタＭ１３のソースまたはドレインの他方は、ビット線ｗｂｌと接続され、トランジスタＭ１３のフロントゲートおよびバックゲートは、ワード線ｗｗｌと接続される。また、トランジスタＭ１４のソースまたはドレインの一方は、ビット線ｒｂｌと接続され、トランジスタＭ１４のソースまたはドレインの他方は、ワード線ｒｗｌと接続される。ここで、トランジスタＭ１４のフロントゲートおよびバックゲートをノードＮ１２と呼称する。
【００９６】トランジスタＭ１３およびトランジスタＭ１４は、バックゲートを有することで、オン電流を増加することができる。すなわち、メモリセル２１２は、高速動作を行うことができる。
【００９７】図５（Ｂ）は、メモリセル２１３の構成例を示す回路図である。メモリセル２１３は、トランジスタＭ１３と、トランジスタＭ１４とを有する。
【００９８】トランジスタＭ１３のソースまたはドレインの一方は、トランジスタＭ１４のフロントゲートと電気的に接続され、トランジスタＭ１３のソースまたはドレインの他方は、ビット線ｗｂｌと接続され、トランジスタＭ１３のフロントゲートは、ワード線ｗｗｌと接続される。また、トランジスタＭ１４のソースまたはドレインの一方は、ビット線ｒｂｌと接続され、トランジスタＭ１４のソースまたはドレインの他方は、ワード線ｒｗｌと接続される。トランジスタＭ１３およびトランジスタＭ１４のバックゲートは、配線ＶＢＧと接続される。配線ＶＢＧは、トランジスタＭ１３およびトランジスタＭ１４のバックゲートに、所定の電位を印加するための配線として機能する。ここで、トランジスタＭ１４のフロントゲートをノードＮ１３と呼称する。
【００９９】トランジスタＭ１３およびトランジスタＭ１４のバックゲートに、配線ＶＢＧを介して所定の電位を印加することで、トランジスタＭ１３およびトランジスタＭ１４のしきい値電圧を増減することができる。具体的には、トランジスタＭ１３およびトランジスタＭ１４のバックゲートに印加する電位を高くすることで、しきい値電圧はマイナスにシフトし、トランジスタＭ１３およびトランジスタＭ１４のバックゲートに印加する電位を低くすることで、しきい値電圧はプラスにシフトする。しきい値電圧をマイナスにシフトすることで、トランジスタのオン電流を増加することができ、メモリセル２１３は、高速動作を行うことができる。しきい値電圧をプラスにシフトすることで、トランジスタのオフ電流を低減することができ、メモリセル２１３は、データを長時間保持することができる。
【０１００】なお、図５（Ｂ）に示すメモリセル２１３では、トランジスタＭ１３およびトランジスタＭ１４のバックゲートが配線ＶＢＧと接続される構成としたが、トランジスタＭ１３のバックゲートと、トランジスタＭ１４のバックゲートとは、異なる配線に接続されてもよい。例えば、トランジスタＭ１３のバックゲートは配線ＶＢＧ１と接続され、トランジスタＭ１４のバックゲートは配線ＶＢＧ２と接続される構成とし、配線ＶＢＧ１に印加する電位を低くすることでトランジスタＭ１３のオフ電流を低減し、配線ＶＢＧ２に印加する電位を高くすることでトランジスタＭ１４のオン電流を増加することができる。トランジスタＭ１３およびトランジスタＭ１４を、それぞれの目的に合わせたトランジスタとすることができる。
【０１０１】図５（Ｃ）は、メモリセル２１４の構成例を示す回路図である。メモリセル２１４は、トランジスタＭ１３と、トランジスタＭ１４とを有し、ビット線ｗｂｌ、ビット線ｒｂｌ、ワード線ｗｗｌ、ワード線ｒｗｌ、および配線ＶＢＧに加えて、ワード線ｒｗｌｂと接続される。
【０１０２】トランジスタＭ１３のソースまたはドレインの一方は、トランジスタＭ１４のフロントゲートと電気的に接続され、トランジスタＭ１３のソースまたはドレインの他方は、ビット線ｗｂｌと接続され、トランジスタＭ１３のフロントゲートは、ワード線ｗｗｌと接続される。また、トランジスタＭ１４のソースまたはドレインの一方は、ビット線ｒｂｌと接続され、トランジスタＭ１４のソースまたはドレインの他方は、ワード線ｒｗｌと接続される。トランジスタＭ１４のバックゲートは、ワード線ｒｗｌｂと接続され、トランジスタＭ１３のバックゲートは、配線ＶＢＧと接続される。配線ＶＢＧは、トランジスタＭ１３のバックゲートに、所定の電位を印加するための配線として機能し、トランジスタＭ１４のフロントゲートをノードＮ１４と呼称する。
【０１０３】配線ＶＢＧについては、メモリセル２１３の説明を援用する。また、トランジスタＭ１３は、バックゲートを有さないトランジスタと置き換えてもよい。
【０１０４】ワード線ｒｗｌｂは、ワード線ｗｗｌおよびワード線ｒｗｌと同様、ワード線ドライバ回路１２２によって駆動される。ワード線ドライバ回路１２２は、読み出し対象行のワード線ｒｗｌｂに印加する電位を高くすることで、読み出し動作時にトランジスタＭ１４のオン電流を増加することができる。逆に、読み出し対象行以外のワード線ｒｗｌｂには低い電位を印加することで、読み出し動作を行っていないトランジスタＭ１４のオフ電流を低減することができる。
【０１０５】また、メモリセル２１２、メモリセル２１３、およびメモリセル２１４は、それぞれ、容量素子Ｃ１２、容量素子Ｃ１３、および容量素子Ｃ１４を有していてもよい。メモリセル２１２が、容量素子Ｃ１２を有する場合の構成例を図５（Ｄ）に、メモリセル２１３が、容量素子Ｃ１３を有する場合の構成例を図５（Ｅ）に、メモリセル２１４が、容量素子Ｃ１４を有する場合の構成例を図５（Ｆ）に示す。なお、メモリセル２１１が、容量素子Ｃ１１を有する場合の構成例と同様のため、メモリセル２１１の説明を援用する。
【０１０６】＜ビット線ドライバ回路の構成例＞
ビット線ドライバ回路１３２には、列ごとに、図６に示す回路１３７が設けられている。図６は、回路１３７の構成例を示す回路図である。なお、本実施例では、メモリセルアレイ２１０は、一行に１２８個のメモリセル２１１を有するものとする（ｎ＝１２８）。
【０１０７】回路１３７は、トランジスタＭ２１乃至トランジスタＭ２６、センスアンプ回路３１、ＡＮＤ回路３２、アナログスイッチ３３、およびアナログスイッチ３４を有する。
【０１０８】回路１３７は、信号ＳＥＮ［３：０］、信号ＳＥＰ［３：０］、信号ＰＲＥ、信号ＲＳＥＬ［３：０］、信号ＷＳＥＬ、信号ＧＲＳＥＬ［３：０］、信号ＧＷＳＥＬ［１５：０］に従い、動作する。なお、１つの回路１３７には、４ビットの信号ＳＥＮ［３：０］のうち、何れか１ビットの信号が入力される。複数のビットを有する他の信号（ＳＥＰ［３：０］等）についても同様である。
【０１０９】ビット線ドライバ回路１３２によって、データＤＩＮ［３１：０］がメモリセルアレイ２１０に書き込まれ、データＤＯＵＴ［３１：０］がメモリセルアレイ２１０から読み出される。１つの回路１３７は、３２ビットのデータＤＩＮ［３１：０］のうち、何れか１ビットのデータをメモリセルアレイ２１０に書き込み、３２ビットのデータＤＯＵＴ［３１：０］のうち、何れか１ビットのデータをメモリセルアレイ２１０から読み出す機能を有する。
【０１１０】なお、データＤＩＮ［３１：０］およびデータＤＯＵＴ［３１：０］は内部信号であり、それぞれ、データ信号ＷＤＡＴＡおよびデータ信号ＲＤＡＴＡに対応する。
【０１１１】＜＜プリチャージ回路＞＞
トランジスタＭ２１は、プリチャージ回路１３３を構成する。トランジスタＭ２１によって、ビット線ｒｂｌは、電位Ｖｄｄにプリチャージされる。信号ＰＲＥはプリチャージ信号であり、信号ＰＲＥによって、トランジスタＭ２１の導通状態が制御される。
【０１１２】＜＜センスアンプ回路＞＞
センスアンプ回路３１は、センスアンプ回路１３４を構成する。センスアンプ回路３１は、読み出し動作時には、ビット線ｒｂｌに入力されたデータのハイレベルまたはローレベルを判定する。また、センスアンプ回路３１は、書き込み動作時には、書き込みドライバ回路１３６から入力されたデータＤＩＮを一時的に保持するラッチ回路として機能する。
【０１１３】図６に示すセンスアンプ回路３１は、ラッチ型センスアンプである。センスアンプ回路３１は、２個のインバータ回路を有し、一方のインバータ回路の入力ノードが他方のインバータ回路の出力ノードと接続される。一方のインバータ回路の入力ノードをノードＮＳ、出力ノードをノードＮＳＢとすると、ノードＮＳおよびノードＮＳＢにおいて相補データが保持される。
【０１１４】信号ＳＥＮおよび信号ＳＥＰは、センスアンプ回路３１を活性化するためのセンスアンプイネーブル信号であり、レファレンス電位Ｖｒｅｆは、読み出し判定電位である。センスアンプ回路３１は、レファレンス電位Ｖｒｅｆを基準に、活性化された時点のノードＮＳＢの電位が、ハイレベルであるか、ローレベルであるかを判定する。
【０１１５】ＡＮＤ回路３２は、ノードＮＳと、ビット線ｗｂｌとの導通状態を制御する。また、アナログスイッチ３３は、ノードＮＳＢと、ビット線ｒｂｌとの導通状態を制御し、アナログスイッチ３４は、ノードＮＳと、レファレンス電位Ｖｒｅｆを供給する配線との導通状態を制御する。
【０１１６】信号ＷＳＥＬは、書き込み選択信号であり、ＡＮＤ回路３２を制御する。信号ＲＳＥＬ［３：０］は、読み出し選択信号であり、アナログスイッチ３３およびアナログスイッチ３４を制御する。
【０１１７】＜＜出力ＭＵＸ回路＞＞
トランジスタＭ２２およびトランジスタＭ２３は、出力ＭＵＸ回路１３５を構成する。信号ＧＲＳＥＬ［３：０］は、グローバル読み出し選択信号であり、出力ＭＵＸ回路１３５を制御する。出力ＭＵＸ回路１３５は、１２８本のビット線ｒｂｌから、データを読み出す３２本のビット線ｒｂｌを選択する機能を有する。出力ＭＵＸ回路１３５は、１２８入力３２出力のマルチプレクサとして機能する。
【０１１８】出力ＭＵＸ回路１３５は、センスアンプ回路１３４から、データＤＯＵＴ［３１：０］を読み出し、出力回路１４０に出力する。
【０１１９】＜＜書き込みドライバ回路＞＞
トランジスタＭ２４乃至トランジスタＭ２６は、書き込みドライバ回路１３６を構成する。信号ＧＷＳＥＬ［１５：０］は、グローバル書き込み選択信号であり、書き込みドライバ回路１３６を制御する。書き込みドライバ回路１３６は、データＤＩＮ［３１：０］をセンスアンプ回路１３４に書き込む機能を有する。
【０１２０】書き込みドライバ回路１３６は、データＤＩＮ［３１：０］を書き込む列を選択する機能を有する。書き込みドライバ回路１３６は、信号ＧＷＳＥＬ［１５：０］に従い、バイト単位、ハーフワード単位、または、１ワード単位のデータ書き込みを行う。
【０１２１】回路１３７は、４列ごとに、データＤＩＮ［ｋ］（ｋは０以上３１以下の整数）と電気的に接続される。また、回路１３７は、４列ごとに、データＤＯＵＴ［ｋ］と電気的に接続される。
【０１２２】＜メモリセルの動作例＞
図７は、メモリセル２１１の動作例を説明するタイミングチャートである。図７では、メモリセル２１１の書き込み動作および読み出し動作における、ワード線ｗｗｌ、ワード線ｒｗｌ、ビット線ｗｂｌ、およびビット線ｒｂｌの電位関係について説明する。また、メモリセル２１４が接続されるワード線ｒｗｌｂについても、後ほど説明する。
【０１２３】図７において、期間Ｔｗｒｉｔｅは、書き込み動作を行う期間であり、期間Ｔｒｅａｄは、読み出し動作を行う期間である。また、ワード線ｒｗｌ、ビット線ｗｂｌ、およびビット線ｒｂｌのハイレベルは電位Ｖｄｄであり、ローレベルは電位Ｖｓｓである。ワード線ｗｗｌのハイレベルは電位Ｖｄｈであり、ワード線ｗｗｌのローレベルは電位Ｖｓｓである。
【０１２４】＜＜書き込み動作＞＞
期間Ｔｗｒｉｔｅにおいて、ビット線ｗｂｌには、書き込むデータに対応する電位Ｖｄａｔａが印加される。ビット線ｗｂｌに書き込むデータに対応する電位Ｖｄａｔａが印加された状態で、データを書き込むメモリセル２１１が配置されている行のワード線ｗｗｌに電位Ｖｄｈが印加されると、トランジスタＭ１１が導通状態となり、書き込むデータに対応する電位ＶｄａｔａがノードＮ１１に書き込まれる。
【０１２５】また、期間Ｔｗｒｉｔｅにおいて、ビット線ｒｂｌおよびワード線ｒｗｌには、電位Ｖｄｄが印加される。
【０１２６】＜＜読み出し動作＞＞
期間Ｔｒｅａｄにおいて、ビット線ｒｂｌには、電位Ｖｄｄがプリチャージされている。ビット線ｒｂｌがフローティングの状態で、データを読み出すメモリセル２１１が配置されている行のワード線ｒｗｌに電位Ｖｓｓが印加されると、ノードＮ１１に書き込まれたデータがハイレベルの場合、トランジスタＭ１２が導通状態となり、ビット線ｒｂｌの電位が下がり始める。
【０１２７】ビット線ｒｂｌの電位がΔＶ１下がり、レファレンス電位Ｖｒｅｆより低くなると、センスアンプ回路３１は、ビット線ｒｂｌはローレベルであると判定する。
【０１２８】また、ビット線ｒｂｌがフローティングの状態で、データを読み出すメモリセル２１１が配置されている行のワード線ｒｗｌに電位Ｖｓｓが印加されても、ノードＮ１１に書き込まれたデータがローレベルの場合、トランジスタＭ１２が導通状態とならないため、ビット線ｒｂｌの電位は変化しない。この場合、センスアンプ回路３１は、ビット線ｒｂｌはハイレベルであると判定する。
【０１２９】期間Ｔｒｅａｄにおいて、ビット線ｗｂｌおよびワード線ｗｗｌには、電位Ｖｓｓが印加される。
【０１３０】また、メモリセル２１４が接続されるワード線ｒｗｌｂについて、例えば、ワード線ｒｗｌｂのハイレベルを電位Ｖｄｈ、ワード線ｒｗｌｂのローレベルを電位Ｖｓｓとすることができる。
【０１３１】期間Ｔｗｒｉｔｅにおいて、ワード線ｒｗｌｂには電位Ｖｓｓが印加され、期間Ｔｒｅａｄにおいて、データを読み出すメモリセル２１４が配置されている行のワード線ｒｗｌｂには電位Ｖｄｈが印加される。
【０１３２】ワード線ｒｗｌｂに、電位Ｖｄｈが印加されることで、データを読み出すメモリセル２１４が有するトランジスタＭ１４のオン電流を増加することができる。また、ワード線ｒｗｌｂに、電位Ｖｓｓが印加されることで、トランジスタＭ１４のオフ電流を低減することができる。
【０１３３】上述のように、記憶装置１００は、ｎチャネル型トランジスタで構成されたゲインセル型のメモリセルを有し、ワード線ｗｗｌ、ワード線ｒｗｌ、ビット線ｗｂｌ、およびビット線ｒｂｌは、３種類の電位Ｖｓｓ、電位Ｖｄｄ、および電位Ｖｄｈによって、ハイレベルまたはローレベルが表される。すなわち、ビット線ｗｂｌおよびビット線ｒｂｌに印加されるローレベルの電位Ｖｓｓより低い電位が不要であり、少ない電源数で記憶装置１００を動作させることができる。記憶装置１００を搭載する電子機器のコストを低減できる。
【０１３４】また、メモリセル２１１を構成するトランジスタを、すべてＯＳトランジスタとすることで、メモリセルアレイ２１０は、周辺回路１１０に積層して設けることができる。そのため、記憶装置１００のチップ面積を小さくすることができる。
【０１３５】なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０１３６】（実施の形態２）
本実施の形態では、上記実施の形態で説明した記憶装置が、シリアル・ペリフェラル・インタフェース（ＳＰＩ：Ｓｅｒｉａｌ  Ｐｅｒｉｐｈｅｒａｌ  Ｉｎｔｅｒｆａｃｅ）を有する例について説明する。シリアル・ペリフェラル・インタフェースは、デジタル信号を入出力する半導体装置間の通信に使われるシリアルインタフェースの一つであり、信号の入出力に要する端子数を少なくできるという特徴を有する。例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）と記憶装置との通信に使われる。
【０１３７】＜記憶装置のブロック図＞
図８は、記憶装置１０５の構成例を示すブロック図である。記憶装置１０５は、周辺回路１１５およびメモリセルアレイ２１０を有する。上記実施の形態で説明した記憶装置１００と同様、記憶装置１０５において、周辺回路１１５はＳｉトランジスタを用いて構成され、メモリセルアレイ２１０は複数のメモリセル２１１を有し、メモリセル２１１はＯＳトランジスタを用いて構成されている。
【０１３８】周辺回路１１５は、ローデコーダ１２１、ワード線ドライバ回路１２２、カラムデコーダ１３１、ビット線ドライバ回路１３２、ページバッファ１３８、電位生成回路１５０、ＳＰＩコントローラ１６１、および、ステータスレジスタ１６８を有する。また、メモリセルアレイ２１０は、メモリセル２１１、ワード線ｗｗｌ、ワード線ｒｗｌ、ビット線ｗｂｌ、および、ビット線ｒｂｌを有する。
【０１３９】なお、メモリセルアレイ２１０、ローデコーダ１２１、ワード線ドライバ回路１２２、カラムデコーダ１３１、および、ビット線ドライバ回路１３２については、上記実施の形態と同様のため説明を省略する。
【０１４０】記憶装置１０５には、電位Ｖｓｓおよび電位Ｖｄｈが入力される。また、記憶装置１０５には、クロック信号ＳＣＬＫ、チップセレクト信号ＣＳ、データ入力信号ＳＩ、データ出力信号ＳＯ、ホールド信号ＨＯＬＤ、および、書き込み保護信号ＷＰが入力される。
【０１４１】電位生成回路１５０は、レギュレータ１５１、レギュレータ１５２、および、パワースイッチ１５３を有する。記憶装置１０５に入力された電位Ｖｓｓおよび電位Ｖｄｈから、レギュレータ１５１は電位Ｖｄｄを生成し、レギュレータ１５２はレファレンス電位Ｖｒｅｆを生成し、また、パワースイッチ１５３は電位Ｖｄｈの出力を制御することができる。
【０１４２】電位生成回路１５０は、周辺回路１１５に、電位Ｖｄｈ、電位Ｖｄｄ、および、電位Ｖｓｓを供給する機能を有する。例えば、電位Ｖｄｈを３．３Ｖ、電位Ｖｄｄを１．２Ｖ、電位Ｖｓｓを０Ｖ（ＧＮＤ）とすることができる。
【０１４３】また、メモリセル２１１が、バックゲートを有するトランジスタを用いて構成される場合、電位生成回路１５０は、バックゲートに印加する電位を生成し、供給する機能を有していてもよい。
【０１４４】ＳＰＩコントローラ１６１は、シリアル・パラレルコンバータ１６２、命令デコーダ回路１６３、ページアドレス生成回路１６４、コマンド生成回路１６５、バイトアドレス生成回路１６６、および、パラレル・シリアルコンバータ１６７を有する。
【０１４５】ＳＰＩコントローラ１６１は、記憶装置１０５に入力された信号を処理し、チップイネーブル信号ＣＥおよびグローバル書き込みイネーブル信号ＧＷを、ローデコーダ１２１およびカラムデコーダ１３１に出力する。
【０１４６】例えば、チップイネーブル信号ＣＥがハイレベル、グローバル書き込みイネーブル信号ＧＷがローレベルの場合、ローデコーダ１２１およびカラムデコーダ１３１は読み出し動作を行い、チップイネーブル信号ＣＥがハイレベル、グローバル書き込みイネーブル信号ＧＷがハイレベルの場合、ローデコーダ１２１およびカラムデコーダ１３１は書き込み動作を行い、チップイネーブル信号ＣＥがローレベルの場合、グローバル書き込みイネーブル信号ＧＷのハイレベル、ローレベルにかかわらず、ローデコーダ１２１およびカラムデコーダ１３１はスタンバイ動作とすることができる。
【０１４７】ＳＰＩコントローラ１６１は、記憶装置１０５に入力された信号を処理し、書き込みデータ信号ＷＤＡＴＡをページバッファ１３８に出力する。ページバッファ１３８は、メモリセルアレイ２１０から読み出した、読み出しデータ信号ＲＤＡＴＡをＳＰＩコントローラ１６１に出力する。
【０１４８】また、ページアドレス生成回路１６４は、ローアドレス信号ＲＡＤＲをローデコーダ１２１に出力し、バイトアドレス生成回路１６６は、カラムアドレス信号ＣＡＤＲをカラムデコーダ１３１に出力する。ローアドレス信号ＲＡＤＲおよびカラムアドレス信号ＣＡＤＲによって、読み出しまたは書き込みを行うメモリセル２１１が決定される。
【０１４９】ページバッファ１３８は、読み出しまたは書き込みを行うデータ信号を、一時的に記憶する機能を有し、ステータスレジスタ１６８は、ＳＰＩコントローラ１６１の動作モードを記憶するメモリである。
【０１５０】例えば、ページバッファ１３８が記憶できる容量を２５６Ｂｙｔｅ（２０４８ｂｉｔ）とし、メモリセルアレイ２１０は、一行に２０４８個、一列に１０２４個のメモリセル２１１を有することで、記憶装置１０５を、２５６ＫＢｙｔｅの容量を有する記憶装置とすることができる。
【０１５１】また、書き込み保護信号ＷＰは、ステータスレジスタ１６８への書き込みを防止する信号であり、ホールド信号ＨＯＬＤは、記憶装置１０５の動作を一時停止するための信号である。
【０１５２】なお、ＳＰＩコントローラ１６１が処理する信号は、上記したものに限定されることなく、必要に応じて他の信号を入力、または出力してもよい。
【０１５３】本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０１５４】（実施の形態３）
本実施の形態では、上記実施の形態で説明した周辺回路１１０に適用可能なＳｉトランジスタ、およびメモリセル２１１に適用可能なＯＳトランジスタの構成例について説明する。なお、本実施の形態では、ＳｉトランジスタおよびＯＳトランジスタを合わせて、半導体装置と呼ぶ。
【０１５５】＜半導体装置の構成例＞
図９に示す半導体装置は、トランジスタ３００と、トランジスタ５００、および容量素子６００を有している。図１０（Ａ）はトランジスタ５００のチャネル長方向の断面図であり、図１０（Ｂ）はトランジスタ５００のチャネル幅方向の断面図であり、図１０（Ｃ）はトランジスタ３００のチャネル幅方向の断面図である。
【０１５６】トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さいため、これを半導体装置に用いることにより長期にわたり記憶内容を保持することが可能である。もしくは、電荷を蓄積する容量を小さくすることができる。
【０１５７】本実施の形態で説明する半導体装置は、図９に示すようにトランジスタ３００、トランジスタ５００、容量素子６００を有する。トランジスタ５００はトランジスタ３００の上方に設けられ、容量素子６００はトランジスタ３００、およびトランジスタ５００の上方に設けられている。
【０１５８】トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
【０１５９】トランジスタ３００は、図１０（Ｃ）に示すように、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
【０１６０】なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
【０１６１】半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
【０１６２】低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
【０１６３】ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
【０１６４】なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、トランジスタのＶｔｈを調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層して用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
【０１６５】なお、図９に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
【０１６６】トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
【０１６７】絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
【０１６８】絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
【０１６９】また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
【０１７０】水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
【０１７１】水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
【０１７２】なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【０１７３】また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子６００、またはトランジスタ５００と接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０は、プラグまたは配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
【０１７４】各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
【０１７５】絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図９において、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【０１７６】なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
【０１７７】なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
【０１７８】絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図９において、絶縁体３６０、絶縁体３６２、および絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグまたは配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【０１７９】なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
【０１８０】絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図９において、絶縁体３７０、絶縁体３７２、および絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、および絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグまたは配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【０１８１】なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
【０１８２】絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図９において、絶縁体３８０、絶縁体３８２、および絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグまたは配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【０１８３】なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
【０１８４】上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、および導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
【０１８５】絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
【０１８６】例えば、絶縁体５１０、および絶縁体５１４には、例えば、基板３１１、またはトランジスタ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
【０１８７】水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
【０１８８】また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、および絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
【０１８９】特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
【０１９０】また、例えば、絶縁体５１２、および絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、および絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
【０１９１】また、絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６には、導電体５１８等が埋め込まれている。なお、導電体５１８は、容量素子６００、またはトランジスタ３００と接続するプラグ、または配線としての機能を有する。導電体５１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【０１９２】特に、絶縁体５１０、および絶縁体５１４と接する領域の導電体５１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
【０１９３】絶縁体５１６の上方には、トランジスタ５００が設けられている。
【０１９４】図１０（Ａ）、（Ｂ）に示すように、トランジスタ５００は、絶縁体５１６の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に、互いに離して配置された導電体５４２ａ、および導電体５４２ｂと、導電体５４２ａおよび導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の中に配置された導電体５６０と、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、および絶縁体５８０と、導電体５６０と、の間に配置された絶縁体５５０と、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、および絶縁体５８０と、絶縁体５５０と、の間に配置された酸化物５３０ｃと、を有する。
【０１９５】また、図１０（Ａ）、（Ｂ）に示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、および導電体５４２ｂと、絶縁体５８０の間に絶縁体５４４が配置されることが好ましい。また、図１０（Ａ）、（Ｂ）に示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図１０（Ａ）、（Ｂ）に示すように、絶縁体５８０、導電体５６０、および絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。
【０１９６】なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃをまとめて酸化物５３０という場合がある。また、導電体５４２ａおよび導電体５４２ｂをまとめて導電体５４２という場合がある。
【０１９７】なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図９、図１０（Ａ）（Ｂ）に示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
【０１９８】ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａおよび導電体５４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａおよび導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合（セルフアライメント）的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
【０１９９】さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａまたは導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａおよび導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
【０２００】絶縁体５５０は、ゲート絶縁膜としての機能を有する。
【０２０１】ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
【０２０２】過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
【０２０３】また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
【０２０４】絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。
【０２０５】絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
【０２０６】特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
【０２０７】または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
【０２０８】また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２０を得ることができる。
【０２０９】なお、絶縁体５２０、絶縁体５２２、および絶縁体５２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
【０２１０】トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物５３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
【０２１１】酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
【０２１２】酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
【０２１３】なお、酸化物５３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａまたは酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
【０２１４】また、酸化物５３０ａおよび酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａおよび酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
【０２１５】ここで、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
【０２１６】具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａおよび酸化物５３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
【０２１７】このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
【０２１８】酸化物５３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体５４２（導電体５４２ａ、および導電体５４２ｂ）が設けられる。導電体５４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
【０２１９】また、図１０（Ａ）に示すように、酸化物５３０の、導電体５４２との界面とその近傍には、低抵抗領域として、領域５４３（領域５４３ａ、および領域５４３ｂ）が形成される場合がある。このとき、領域５４３ａはソース領域またはドレイン領域の一方として機能し、領域５４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
【０２２０】酸化物５３０と接するように上記導電体５４２を設けることで、領域５４３の酸素濃度が低減する場合がある。また、領域５４３に導電体５４２に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３のキャリア密度が増加し、領域５４３は、低抵抗領域となる。
【０２２１】絶縁体５４４は、導電体５４２を覆うように設けられ、導電体５４２の酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
【０２２２】絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
【０２２３】特に、絶縁体５４４として、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２が耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
【０２２４】絶縁体５５０は、ゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面および側面）に接して配置することが好ましい。絶縁体５５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。例えば、昇温脱離ガス分析（ＴＤＳ分析）にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下の範囲が好ましい。
【０２２５】具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
【０２２６】加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
【０２２７】また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
【０２２８】ゲート電極として機能する導電体５６０は、図１０（Ａ）、（Ｂ）では２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
【０２２９】導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
【０２３０】また、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。
【０２３１】絶縁体５８０は、絶縁体５４４を介して、導電体５４２上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
【０２３２】絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水または水素などの不純物濃度が低減されていることが好ましい。
【０２３３】絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
【０２３４】半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
【０２３５】絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、および絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０および絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
【０２３６】例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
【０２３７】特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
【０２３８】また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
【０２３９】また、絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５４４に形成された開口に、導電体５４０ａおよび導電体５４０ｂを配置する。導電体５４０ａおよび導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａおよび導電体５４０ｂは、後述する導電体５４６および導電体５４８と同様の構成である。
【０２４０】絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
【０２４１】特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
【０２４２】また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
【０２４３】また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、および絶縁体５８６には、導電体５４６、および導電体５４８等が埋め込まれている。
【０２４４】導電体５４６、および導電体５４８は、容量素子６００、トランジスタ５００、またはトランジスタ３００と接続するプラグ、または配線としての機能を有する。導電体５４６、および導電体５４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【０２４５】続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
【０２４６】また、導電体５４６、および導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、または配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、および導電体６１０は、同時に形成することができる。
【０２４７】導電体６１２、および導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
【０２４８】図９では、導電体６１２、および導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
【０２４９】絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
【０２５０】導電体６２０、および絶縁体６３０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
【０２５１】本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。
【０２５２】＜トランジスタの構造例＞
なお、本実施の形態に示す半導体装置のトランジスタ５００は、上記の構造に限られるものではない。以下、トランジスタ５００に用いることができる構造例について説明する。
【０２５３】＜トランジスタの構造例１＞
図１１（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ａの構造例を説明する。図１１（Ａ）はトランジスタ５１０Ａの上面図である。図１１（Ｂ）は、図１１（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１１（Ｃ）は、図１１（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０２５４】図１１（Ａ）、（Ｂ）および（Ｃ）では、トランジスタ５１０Ａと、層間膜として機能する絶縁体５１１、絶縁体５１２、絶縁体５１４、絶縁体５１６、絶縁体５８０、絶縁体５８２、および絶縁体５８４を示している。また、トランジスタ５１０Ａと電気的に接続し、コンタクトプラグとして機能する導電体５４６（導電体５４６ａ、および導電体５４６ｂ）を示している。
【０２５５】トランジスタ５１０Ａは、ゲート電極として機能する導電体５６０（導電体５６０ａ、および導電体５６０ｂ）と、ゲート絶縁膜として機能する絶縁体５５０と、チャネルが形成される領域を有する酸化物５３０（酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃ）と、ソースまたはドレインの一方として機能する導電体５４２ａと、ソースまたはドレインの他方として機能する導電体５４２ｂと、絶縁体５７４とを有する。
【０２５６】また、図１１に示すトランジスタ５１０Ａでは、酸化物５３０ｃ、絶縁体５５０、および導電体５６０が、絶縁体５８０に設けられた開口部内に、絶縁体５７４を介して配置される。また、酸化物５３０ｃ、絶縁体５５０、および導電体５６０は、導電体５４２ａ、および導電体５４２ｂとの間に配置される。
【０２５７】絶縁体５１１、および絶縁体５１２は、層間膜として機能する。
【０２５８】層間膜としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
【０２５９】例えば、絶縁体５１１は、水または水素などの不純物が、基板側からトランジスタ５１０Ａに混入するのを抑制するバリア膜として機能することが好ましい。したがって、絶縁体５１１は、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。また、例えば、絶縁体５１１として酸化アルミニウムや窒化シリコンなどを用いてもよい。当該構成により、水素、水などの不純物が絶縁体５１１よりも基板側からトランジスタ５１０Ａ側に拡散するのを抑制することができる。
【０２６０】例えば、絶縁体５１２は、絶縁体５１１よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【０２６１】トランジスタ５１０Ａにおいて、導電体５６０は、ゲート電極として機能する場合がある。
【０２６２】絶縁体５１４、および絶縁体５１６は、絶縁体５１１または絶縁体５１２と同様に、層間膜として機能する。例えば、絶縁体５１４は、水または水素などの不純物が、基板側からトランジスタ５１０Ａに混入するのを抑制するバリア膜として機能することが好ましい。当該構成により、水素、水などの不純物が絶縁体５１４よりも基板側からトランジスタ５１０Ａ側に拡散するのを抑制することができる。また、例えば、絶縁体５１６は、絶縁体５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【０２６３】また、絶縁体５２２は、バリア性を有することが好ましい。絶縁体５２２がバリア性を有することで、トランジスタ５１０Ａの周辺部からトランジスタ５１０Ａへの水素等の不純物の混入を抑制する層として機能する。
【０２６４】絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
【０２６５】例えば、絶縁体５２１は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２１を得ることができる。
【０２６６】チャネル形成領域として機能する領域を有する酸化物５３０は、酸化物５３０ａと、酸化物５３０ａ上の酸化物５３０ｂと、酸化物５３０ｂ上の酸化物５３０ｃと、を有する。酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。酸化物５３０として、上述した金属酸化物の一種である酸化物半導体を用いることができる。
【０２６７】なお、酸化物５３０ｃは、絶縁体５８０に設けられた開口部内に、絶縁体５７４を介して設けられることが好ましい。絶縁体５７４がバリア性を有する場合、絶縁体５８０からの不純物が酸化物５３０へと拡散することを抑制することができる。
【０２６８】導電体５４２は、一方がソース電極として機能し、他方がドレイン電極として機能する。
【０２６９】導電体５４２ａと、導電体５４２ｂとは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。
【０２７０】また、図１１では単層構造を示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
【０２７１】また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【０２７２】また、導電体５４２上に、バリア層を設けてもよい。バリア層は、酸素、または水素に対してバリア性を有する物質を用いることが好ましい。当該構成により、絶縁体５７４を成膜する際に、導電体５４２が酸化することを抑制することができる。
【０２７３】バリア層には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。
【０２７４】バリア層を有することで、導電体５４２の材料選択の幅を広げることができる。例えば、導電体５４２に、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
【０２７５】絶縁体５５０は、ゲート絶縁膜として機能する。絶縁体５５０は、絶縁体５８０に設けられた開口部内に、酸化物５３０ｃ、および絶縁体５７４を介して設けられることが好ましい。
【０２７６】トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。その場合、絶縁体５５０は、積層構造としてもよい。ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
【０２７７】ゲート電極として機能する導電体５６０は、導電体５６０ａ、および導電体５６０ａ上の導電体５６０ｂを有する。導電体５６０ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一つまたは、すべての拡散を抑制する機能とする。
【０２７８】導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料選択性を向上することができる。つまり、導電体５６０ａを有することで、導電体５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
【０２７９】酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０として用いることができる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ  Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
【０２８０】導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０は、配線として機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
【０２８１】絶縁体５８０と、トランジスタ５１０Ａとの間に絶縁体５７４を配置する。絶縁体５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
【０２８２】絶縁体５７４を有することで、絶縁体５８０が有する水、および水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。
【０２８３】絶縁体５８０、絶縁体５８２、および絶縁体５８４は、層間膜として機能する。
【０２８４】絶縁体５８２は、絶縁体５１４と同様に、水または水素などの不純物が、外部からトランジスタ５１０Ａに混入するのを抑制するバリア絶縁膜として機能することが好ましい。
【０２８５】また、絶縁体５８０、および絶縁体５８４は、絶縁体５１６と同様に、絶縁体５８２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【０２８６】また、トランジスタ５１０Ａは、絶縁体５８０、絶縁体５８２、および絶縁体５８４に埋め込まれた導電体５４６などのプラグや配線を介して、他の構造と電気的に接続してもよい。
【０２８７】また、導電体５４６の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
【０２８８】導電体５４６としては、例えば、水素、および酸素に対してバリア性を有する導電体である窒化タンタル等と、導電性が高いタングステンとの積層構造を用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。
【０２８９】上記構造を有することで、オン電流が大きい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
【０２９０】＜トランジスタの構造例２＞
図１２（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ｂの構造例を説明する。図１２（Ａ）はトランジスタ５１０Ｂの上面図である。図１２（Ｂ）は、図１２（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１２（Ｃ）は、図１２（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０２９１】トランジスタ５１０Ｂはトランジスタ５１０Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５１０Ａと異なる点について説明する。
【０２９２】トランジスタ５１０Ｂは、導電体５４２（導電体５４２ａ、および導電体５４２ｂ）と、酸化物５３０ｃ、絶縁体５５０、および導電体５６０と、が重畳する領域を有する。当該構造とすることで、オン電流が高いトランジスタを提供することができる。また、制御性が高いトランジスタを提供することができる。
【０２９３】ゲート電極として機能する導電体５６０は、導電体５６０ａ、および導電体５６０ａ上の導電体５６０ｂを有する。導電体５６０ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
【０２９４】導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料選択性を向上することができる。つまり、導電体５６０ａを有することで、導電体５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
【０２９５】また、導電体５６０の上面および側面、絶縁体５５０の側面、および酸化物５３０ｃの側面を覆うように、絶縁体５７４を設けることが好ましい。なお、絶縁体５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
【０２９６】絶縁体５７４を設けることで、導電体５６０の酸化を抑制することができる。また、絶縁体５７４を有することで、絶縁体５８０が有する水、および水素などの不純物がトランジスタ５１０Ｂへ拡散することを抑制することができる。
【０２９７】また、導電体５４６と、絶縁体５８０との間に、バリア性を有する絶縁体５７６（絶縁体５７６ａ、および絶縁体５７６ｂ）を配置してもよい。絶縁体５７６を設けることで、絶縁体５８０の酸素が導電体５４６と反応し、導電体５４６が酸化することを抑制することができる。
【０２９８】また、バリア性を有する絶縁体５７６を設けることで、プラグや配線に用いられる導電体の材料選択の幅を広げることができる。例えば、導電体５４６に、酸素を吸収する性質を持つ一方で、導電性が高い金属材料を用いることで、低消費電力の半導体装置を提供することができる。具体的には、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
【０２９９】＜トランジスタの構造例３＞
図１３（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ｃの構造例を説明する。図１３（Ａ）はトランジスタ５１０Ｃの上面図である。図１３（Ｂ）は、図１３（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１３（Ｃ）は、図１３（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０３００】トランジスタ５１０Ｃはトランジスタ５１０Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５１０Ａと異なる点について説明する。
【０３０１】図１３に示すトランジスタ５１０Ｃは、導電体５４２ａと酸化物５３０ｂの間に導電体５４７ａが配置され、導電体５４２ｂと酸化物５３０ｂの間に導電体５４７ｂが配置されている。ここで、導電体５４２ａ（導電体５４２ｂ）は、導電体５４７ａ（導電体５４７ｂ）の上面および導電体５６０側の側面を越えて延在し、酸化物５３０ｂの上面に接する領域を有する。ここで、導電体５４７は、導電体５４２に用いることができる導電体を用いればよい。さらに、導電体５４７の膜厚は、少なくとも導電体５４２より厚いことが好ましい。
【０３０２】図１３に示すトランジスタ５１０Ｃは、上記のような構成を有することにより、トランジスタ５１０Ａよりも、導電体５４２を導電体５６０に近づけることができる。または、導電体５４２ａの端部および導電体５４２ｂの端部と、導電体５６０を重ねることができる。これにより、トランジスタ５１０Ｃの実質的なチャネル長を短くし、オン電流および周波数特性の向上を図ることができる。
【０３０３】また、導電体５４７ａ（導電体５４７ｂ）は、導電体５４２ａ（導電体５４２ｂ）と重畳して設けられることが好ましい。このような構成にすることで、導電体５４６ａ（導電体５４６ｂ）を埋め込む開口を形成するエッチングにおいて、導電体５４７ａ（導電体５４７ｂ）がストッパとして機能し、酸化物５３０ｂがオーバーエッチングされるのを防ぐことができる。
【０３０４】また、図１３に示すトランジスタ５１０Ｃは、絶縁体５４４の上に接して絶縁体５４５を配置する構成にしてもよい。絶縁体５４４としては、水または水素などの不純物や、過剰な酸素が、絶縁体５８０側からトランジスタ５１０Ｃに混入するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁体５４５としては、絶縁体５４４に用いることができる絶縁体を用いることができる。また、絶縁体５４４としては、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化シリコンまたは窒化酸化シリコンなどの、窒化物絶縁体を用いてもよい。
【０３０５】＜トランジスタの構造例４＞
図１４（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ｄの構造例を説明する。図１４（Ａ）はトランジスタ５１０Ｄの上面図である。図１４（Ｂ）は、図１４（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１４（Ｃ）は、図１４（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０３０６】トランジスタ５１０Ｄは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
【０３０７】図１４（Ａ）乃至（Ｃ）では、酸化物５３０ｃ上に絶縁体５５０を有し、絶縁体５５０上に金属酸化物５５２を有する。また、金属酸化物５５２上に導電体５６０を有し、導電体５６０上に絶縁体５７０を有する。また、絶縁体５７０上に絶縁体５７１を有する。
【０３０８】金属酸化物５５２は、酸素拡散を抑制する機能を有することが好ましい。絶縁体５５０と、導電体５６０との間に、酸素の拡散を抑制する金属酸化物５５２を設けることで、導電体５６０への酸素の拡散が抑制される。つまり、酸化物５３０へ供給する酸素量の減少を抑制することができる。また、酸素による導電体５６０の酸化を抑制することができる。
【０３０９】なお、金属酸化物５５２は、ゲートの一部としての機能を有してもよい。例えば、酸化物５３０として用いることができる酸化物半導体を、金属酸化物５５２として用いることができる。その場合、導電体５６０をスパッタリング法で成膜することで、金属酸化物５５２の電気抵抗値を低下させて導電層とすることができる。これをＯＣ電極と呼ぶことができる。
【０３１０】また、金属酸化物５５２は、ゲート絶縁膜の一部としての機能を有する場合がある。したがって、絶縁体５５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化物５５２は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁膜として機能する絶縁層の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
【０３１１】トランジスタ５１０Ｄにおいて、金属酸化物５５２を単層で示したが、２層以上の積層構造としてもよい。例えば、ゲート電極の一部として機能する金属酸化物と、ゲート絶縁膜の一部として機能する金属酸化物とを積層して設けてもよい。
【０３１２】金属酸化物５５２を有することで、ゲート電極として機能する場合は、導電体５６０からの電界の影響を弱めることなく、トランジスタ５１０Ｄのオン電流の向上を図ることができる。または、ゲート絶縁膜として機能する場合は、絶縁体５５０と、金属酸化物５５２との物理的な厚みにより、導電体５６０と、酸化物５３０との間の距離を保つことで、導電体５６０と酸化物５３０との間のリーク電流を抑制することができる。従って、絶縁体５５０、および金属酸化物５５２との積層構造を設けることで、導電体５６０と酸化物５３０との間の物理的な距離、および導電体５６０から酸化物５３０へかかる電界強度を、容易に適宜調整することができる。
【０３１３】具体的には、金属酸化物５５２として、酸化物５３０に用いることができる酸化物半導体を低抵抗化することで、金属酸化物５５２として用いることができる。または、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
【０３１４】特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁層である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、金属酸化物５５２は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
【０３１５】絶縁体５７０は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体５７０よりも上方からの酸素で導電体５６０が酸化するのを抑制することができる。また、絶縁体５７０よりも上方からの水または水素などの不純物が、導電体５６０および絶縁体５５０を介して、酸化物５３０に混入することを抑制することができる。
【０３１６】絶縁体５７１はハードマスクとして機能する。絶縁体５７１を設けることで、導電体５６０の加工の際、導電体５６０の側面が概略垂直、具体的には、導電体５６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。
【０３１７】なお、絶縁体５７１に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア層としての機能を兼ねさせてもよい。その場合、絶縁体５７０は設けなくともよい。
【０３１８】絶縁体５７１をハードマスクとして用いて、絶縁体５７０、導電体５６０、金属酸化物５５２、絶縁体５５０、および酸化物５３０ｃの一部を選択的に除去することで、これらの側面を略一致させて、かつ、酸化物５３０ｂ表面の一部を露出させることができる。
【０３１９】また、トランジスタ５１０Ｄは、露出した酸化物５３０ｂ表面の一部に領域５３１ａおよび領域５３１ｂを有する。領域５３１ａまたは領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。
【０３２０】領域５３１ａおよび領域５３１ｂの形成は、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理などを用いて、露出した酸化物５３０ｂ表面にリンまたはボロンなどの不純物元素を導入することで実現できる。なお、本実施の形態などにおいて「不純物元素」とは、主成分元素以外の元素のことをいう。
【０３２１】また、酸化物５３０ｂ表面の一部を露出させた後に金属膜を成膜し、その後加熱処理することにより、該金属膜に含まれる元素を酸化物５３０ｂに拡散させて領域５３１ａおよび領域５３１ｂを形成することもできる。
【０３２２】酸化物５３０ｂの不純物元素が導入された領域は、電気抵抗率が低下する。このため、領域５３１ａおよび領域５３１ｂを「不純物領域」または「低抵抗領域」という場合がある。
【０３２３】絶縁体５７１および／または導電体５６０をマスクとして用いることで、領域５３１ａおよび領域５３１ｂを自己整合的に形成することができる。よって、領域５３１ａおよび／または領域５３１ｂと、導電体５６０が重ならず、寄生容量を低減することができる。また、チャネル形成領域とソースドレイン領域（領域５３１ａまたは領域５３１ｂ）の間にオフセット領域が形成されない。領域５３１ａおよび領域５３１ｂを自己整合的に形成することにより、オン電流の増加、しきい値電圧の低減、動作周波数の向上などを実現できる。
【０３２４】なお、オフ電流を更に低減するため、チャネル形成領域とソースドレイン領域の間にオフセット領域を設けてもよい。オフセット領域とは、電気抵抗率が高い領域であり、前述した不純物元素の導入が行なわれない領域である。オフセット領域の形成は、絶縁体５７５の形成後に前述した不純物元素の導入を行なうことで実現できる。この場合、絶縁体５７５も絶縁体５７１などと同様にマスクとして機能する。よって、酸化物５３０ｂの絶縁体５７５と重なる領域に不純物元素が導入されず、該領域の電気抵抗率を高いままとすることができる。
【０３２５】また、トランジスタ５１０Ｄは、絶縁体５７０、導電体５６０、金属酸化物５５２、絶縁体５５０、および酸化物５３０ｃの側面に絶縁体５７５を有する。絶縁体５７５は、比誘電率の低い絶縁体であることが好ましい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などであることが好ましい。特に、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを絶縁体５７５に用いると、後の工程で絶縁体５７５中に過剰酸素領域を容易に形成できるため好ましい。また、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。また、絶縁体５７５は、酸素を拡散する機能を有することが好ましい。
【０３２６】また、トランジスタ５１０Ｄは、絶縁体５７５、酸化物５３０上に絶縁体５７４を有する。絶縁体５７４は、スパッタリング法を用いて成膜することが好ましい。スパッタリング法を用いることにより、水または水素などの不純物の少ない絶縁体を成膜することができる。例えば、絶縁体５７４として、酸化アルミニウムを用いるとよい。
【０３２７】なお、スパッタリング法を用いた酸化膜は、被成膜構造体から水素を引き抜く場合がある。従って、絶縁体５７４が酸化物５３０および絶縁体５７５から水素および水を吸収することで、酸化物５３０および絶縁体５７５の水素濃度を低減することができる。
【０３２８】＜トランジスタの構造例５＞
図１５（Ａ）乃至図１５（Ｃ）を用いてトランジスタ５１０Ｅの構造例を説明する。図１５（Ａ）はトランジスタ５１０Ｅの上面図である。図１５（Ｂ）は、図１５（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１５（Ｃ）は、図１５（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０３２９】トランジスタ５１０Ｅは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
【０３３０】図１５（Ａ）乃至図１５（Ｃ）では、導電体５４２を設けずに、露出した酸化物５３０ｂ表面の一部に領域５３１ａおよび領域５３１ｂを有する。領域５３１ａまたは領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。また、酸化物５３０ｂと、絶縁体５７４の間に、絶縁体５７３を有する。
【０３３１】図１５に示す、領域５３１（領域５３１ａ、および領域５３１ｂ）は、酸化物５３０ｂに下記の元素が添加された領域である。領域５３１は、例えば、ダミーゲートを用いることで形成することができる。
【０３３２】具体的には、酸化物５３０ｂ上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、上記酸化物５３０ｂを低抵抗化する元素を添加するとよい。つまり、酸化物５３０が、ダミーゲートと重畳していない領域に、当該元素が添加され、領域５３１が形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
【０３３３】なお、酸化物５３０を低抵抗化する元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス等を用いてもよい。希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。当該元素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。
【０３３４】特に、ホウ素、及びリンは、アモルファスシリコン、または低温ポリシリコンの製造ラインの装置を使用することができるため、好ましい。既存の設備を転用することができ、設備投資を抑制することができる。
【０３３５】続いて、酸化物５３０ｂ、およびダミーゲート上に、絶縁体５７３となる絶縁膜、および絶縁体５７４となる絶縁膜を成膜してもよい。絶縁体５７３となる絶縁膜、および絶縁体５７４となる絶縁膜を積層して設けることで、領域５３１と、酸化物５３０ｃおよび絶縁体５５０とが重畳する領域を設けることができる。
【０３３６】具体的には、絶縁体５７４となる絶縁膜上に絶縁体５８０となる絶縁膜を設けた後、絶縁体５８０となる絶縁膜にＣＭＰ処理を行うことで、絶縁体５８０となる絶縁膜の一部を除去し、ダミーゲートを露出する。続いて、ダミーゲートを除去する際に、ダミーゲートと接する絶縁体５７３の一部も除去するとよい。従って、絶縁体５８０に設けられた開口部の側面には、絶縁体５７４、および絶縁体５７３が露出し、当該開口部の底面には、酸化物５３０ｂに設けられた領域５３１の一部が露出する。次に、当該開口部に酸化物５３０ｃとなる酸化膜、絶縁体５５０となる絶縁膜、および導電体５６０となる導電膜を順に成膜した後、絶縁体５８０が露出するまでＣＭＰ処理などにより、酸化物５３０ｃとなる酸化膜、絶縁体５５０となる絶縁膜、および導電体５６０となる導電膜の一部を除去することで、図１５に示すトランジスタを形成することができる。
【０３３７】なお、絶縁体５７３、および絶縁体５７４は必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
【０３３８】図１５に示すトランジスタは、既存の装置を転用することができ、さらに、導電体５４２を設けないため、コストの低減を図ることができる。
【０３３９】＜トランジスタの構造例６＞
また、図９及び図１０（Ａ）、（Ｂ）では、ゲートとして機能する導電体５６０が、絶縁体５８０の開口の内部に形成されている構造例について説明したが、例えば、当該導電体の上方に、当該絶縁体が設けられた構造を用いることもできる。このようなトランジスタの構造例を、図１６、図１７に示す。
【０３４０】図１６（Ａ）はトランジスタの上面図であり、図１６（Ｂ）はトランジスタの斜視図である。また、図１６（Ａ）におけるＸ１−Ｘ２の断面図を図１７（Ａ）に示し、Ｙ１−Ｙ２の断面図を図１７（Ｂ）に示す。
【０３４１】図１６（Ａ）（Ｂ）、図１７（Ａ）（Ｂ）に示すトランジスタは、酸化物半導体Ｓと、ゲート絶縁膜としての機能を有する絶縁体ＦＧＩと、フロントゲートとしての機能を有する導電体ＦＧＥと、配線としての機能を有する導電体ＷＥと、を有する。また、導電体ＰＥは、導電体ＷＥと、酸化物Ｓ、又は導電体ＦＧＥと、を接続するためのプラグとしての機能を有する。なお、ここでは、酸化物半導体Ｓが、３層の酸化物Ｓ１、Ｓ２、Ｓ３によって構成されている例を示している。
【０３４２】なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０３４３】（実施の形態４）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物の構成について説明する。
【０３４４】＜金属酸化物の構成＞
本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
【０３４５】ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅを、トランジスタのチャネル形成領域に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【０３４６】また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【０３４７】また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
【０３４８】また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
【０３４９】すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ  ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
【０３５０】＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０３５１】トランジスタの半導体に用いる酸化物半導体として、結晶性の高い薄膜を用いることが好ましい。該薄膜を用いることで、トランジスタの安定性または信頼性を向上させることができる。該薄膜として、例えば、単結晶酸化物半導体の薄膜または多結晶酸化物半導体の薄膜が挙げられる。しかしながら、単結晶酸化物半導体の薄膜または多結晶酸化物半導体の薄膜を基板上に形成するには、高温またはレーザー加熱の工程が必要とされる。よって、製造工程のコストが増加し、さらに、スループットも低下してしまう。
【０３５２】２００９年に、ＣＡＡＣ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物（ＣＡＡＣ−ＩＧＺＯと呼ぶ）が発見されたことが、非特許文献１および非特許文献２で報告されている。ここでは、ＣＡＡＣ−ＩＧＺＯは、ｃ軸配向性を有する、結晶粒界が明確に確認されない、低温で基板上に形成可能である、ことが報告されている。さらに、ＣＡＡＣ−ＩＧＺＯを用いたトランジスタは、優れた電気特性および信頼性を有することが報告されている。
【０３５３】また、２０１３年には、ｎｃ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物（ｎｃ−ＩＧＺＯと呼ぶ）が発見された（非特許文献３参照）。ここでは、ｎｃ−ＩＧＺＯは、微小な領域（例えば、１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有し、異なる該領域間で結晶方位に規則性が見られないことが報告されている。
【０３５４】非特許文献４および非特許文献５では、上記のＣＡＡＣ−ＩＧＺＯ、ｎｃ−ＩＧＺＯ、および結晶性の低いＩＧＺＯのそれぞれの薄膜に対する電子線の照射による平均結晶サイズの推移が示されている。結晶性の低いＩＧＺＯの薄膜において、電子線が照射される前でさえ、１ｎｍ程度の結晶性ＩＧＺＯが観察されている。よって、ここでは、ＩＧＺＯにおいて、完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ  ｓｔｒｕｃｔｕｒｅ）の存在を確認できなかった、と報告されている。さらに、結晶性の低いＩＧＺＯの薄膜と比べて、ＣＡＡＣ−ＩＧＺＯの薄膜およびｎｃ−ＩＧＺＯの薄膜は電子線照射に対する安定性が高いことが示されている。よって、トランジスタの半導体として、ＣＡＡＣ−ＩＧＺＯの薄膜またはｎｃ−ＩＧＺＯの薄膜を用いることが好ましい。
【０３５５】ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【０３５６】ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０３５７】また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
【０３５８】ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
【０３５９】ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０３６０】ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ  ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
【０３６１】酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一形態の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
【０３６２】＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
【０３６３】なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０３６４】また、上記酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さい。具体的には、トランジスタのチャネル幅１μｍあたりのオフ電流がｙＡ／μｍ（１０−２４Ａ／μｍ）オーダである、ことが非特許文献６に示されている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（非特許文献７参照）。
【０３６５】また、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置への応用が報告されている（非特許文献８参照）。表示装置では、表示される画像が１秒間に数十回切り換っている。１秒間あたりの画像の切り換え回数はリフレッシュレートと呼ばれている。また、リフレッシュレートを駆動周波数と呼ぶこともある。このような人の目で知覚が困難である高速の画面の切り換えが、目の疲労の原因として考えられている。そこで、表示装置のリフレッシュレートを低下させて、画像の書き換え回数を減らすことが提案されている。また、リフレッシュレートを低下させた駆動により、表示装置の消費電力を低減することが可能である。このような駆動方法を、アイドリング・ストップ（ＩＤＳ）駆動と呼ぶ。
【０３６６】また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０３６７】また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０３６８】また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【０３６９】従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０３７０】＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
【０３７１】酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（ＳＩＭＳ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０３７２】また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０３７３】また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい。例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０３７４】また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０３７５】不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【０３７６】ＣＡＡＣ構造およびｎｃ構造の発見は、ＣＡＡＣ構造またはｎｃ構造を有する酸化物半導体を用いたトランジスタの電気特性および信頼性の向上、ならびに、製造工程のコスト低下およびスループットの向上に貢献している。また、該トランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置およびＬＳＩへの応用研究が進められている。
【０３７７】なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０３７８】（実施の形態５）
本実施の形態では、上記実施の形態で説明した記憶装置を用いることができる製品イメージ、および電子機器の一例について説明する。
【０３７９】＜製品イメージ＞
まず、本発明の一形態に係わる記憶装置に用いることができる製品イメージを図１８に示す。図１８に示す領域７０１は高い温度特性（Ｈｉｇｈ  Ｔ  ｏｐｅｒａｔｅ）を表し、領域７０２は高い周波数特性（Ｈｉｇｈ  ｆ  ｏｐｅｒａｔｅ）を表し、領域７０３は低いオフ特性（Ｉｏｆｆ）を表し、領域７０４は、領域７０１、領域７０２、及び領域７０３が重なった領域を表す。
【０３８０】なお、領域７０１を満たそうとする場合、トランジスタのチャネル形成領域として、炭化シリコン、または窒化ガリウムなどの炭化物または窒化物を適用することで、概略満たすことができる。また、領域７０２を満たそうとする場合、トランジスタのチャネル形成領域として、単結晶シリコン、または結晶性シリコンなどの珪化物を適用することで、概略満たすことができる。また、領域７０３を満たそうとする場合、トランジスタのチャネル形成領域として、酸化物半導体、または金属酸化物を用いることで、概略満たすことができる。
【０３８１】本発明の一形態に係わる記憶装置は、例えば、領域７０４に示す範囲の製品に好適に用いることができる。
【０３８２】従来までの製品においては、領域７０１、領域７０２、及び領域７０３を全て満たすことが困難であった。しかしながら、本発明の一形態に係わる記憶装置が有するトランジスタは、チャネル形成領域に結晶性ＯＳを有する。チャネル形成領域に結晶性ＯＳを有する場合、高い温度特性と、高い周波数特性と、低いオフ特性とを満たす記憶装置、および電子機器を提供することができる。
【０３８３】なお、領域７０４に示す範囲の製品としては、例えば、低消費電力且つ高性能なＣＰＵなどを有する電子機器、高温環境下での高い信頼性が求められる車載用の電子機器などが挙げられる。より具体的には、図１９（Ａ）乃至（Ｅ２）、図２０（Ａ）（Ｂ）、図２１（Ａ）乃至（Ｃ）、図２２（Ａ）（Ｂ）に、本発明の一形態に係わる記憶装置を搭載した電子機器の一例を示す。
【０３８４】＜電子機器＞
本発明の一形態に係わる記憶装置は、様々な電子機器に用いることができる。特に、本発明の一形態に係わる記憶装置は、電子機器に内蔵されるメモリとして用いることができる。以下、本発明の一形態に係わる記憶装置を用いることができる電子機器として、情報端末、ゲーム機、電化製品、移動体、並列計算機、サーバを含むシステム等を例に挙げ、説明する。
【０３８５】例えば、本発明の一形態に係わる記憶装置を用いることができる電子機器として、情報端末５５００を、図１９（Ａ）に図示する。情報端末５５００は、携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１とを有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
【０３８６】例えば、本発明の一形態に係わる記憶装置を用いることができる電子機器として、デスクトップ型情報端末５３００を、図１９（Ｂ）に図示する。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３とを有する。
【０３８７】図１９（Ａ）および図１９（Ｂ）では、スマートフォンおよびデスクトップ型情報端末を例として図示したが、それ以外の情報端末として、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどに、本発明の一形態に係わる記憶装置を用いてもよい。
【０３８８】例えば、本発明の一形態に係わる記憶装置を用いることができる電子機器として、携帯ゲーム機５２００を、図１９（Ｃ）に図示する。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
【０３８９】図１９（Ｃ）では、携帯ゲーム機を例として図示したが、それ以外のゲーム機として、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどに、本発明の一形態に係わる記憶装置を用いてもよい。
【０３９０】例えば、本発明の一形態に係わる記憶装置を用いることができる電子機器として、電気冷凍冷蔵庫５８００を、図１９（Ｄ）に図示する。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
【０３９１】図１９（Ｄ）では、電気冷凍冷蔵庫を例として図示したが、それ以外の電化製品として、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器、デジタルカメラ、デジタルビデオカメラなどに、本発明の一形態に係わる記憶装置を用いてもよい。
【０３９２】例えば、本発明の一形態に係わる記憶装置を用いることができる電子機器として、自動車５７００を、図１９（Ｅ１）に図示する。また、図１９（Ｅ２）は、自動車の室内におけるフロントガラス周辺を示す図である。図１９（Ｅ２）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
【０３９３】表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることができる。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることもできる。
【０３９４】表示パネル５７０４には、自動車５７００に設けられた撮像装置（図示しない）からの画像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する画像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
【０３９５】図１９（Ｅ１）および図１９（Ｅ２）では、自動車および自動車のフロントガラス周辺に取り付けられた表示パネルを例として図示したが、それ以外の移動体として、例えば、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）などに、本発明の一形態に係わる記憶装置を用いてもよい。
【０３９６】例えば、本発明の一形態に係わる記憶装置を用いることができる電子機器として、情報端末７０００を、図２０（Ａ）および図２０（Ｂ）に図示する。情報端末７０００は、筐体７０１０、モニタ部７０１２、キーボード７０１３、ポート７０１５等を有する。
【０３９７】キーボード７０１３およびポート７０１５は、筐体７０１０に設けられている。また、ポート７０１５として、例えば、ＵＳＢポート、ＬＡＮポート、ＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ；ＨＤＭＩは登録商標）ポート等を有している。
【０３９８】筐体７０１０に取り付けられているモニタ部７０１２は、開閉可能である。図２０（Ａ）に、モニタ部７０１２が開いている状態を図示し、図２０（Ｂ）に、モニタ部７０１２が閉じている状態を図示する。例えば、モニタ部７０１２が開く最大の角度は１３５°程度である（図２０（Ａ）参照）。
【０３９９】筐体７０１０には、開閉可能なカバー７０１１が設けられている（図２０（Ｂ）参照）。筐体７０１０の内部には、本発明の一形態に係わる記憶装置１００が組み込まれており、記憶装置１００は着脱可能である。筐体７０１０の内部に、記憶装置１００を冷却する装置、または放熱する装置を設けてもよい。カバー７０１１を開けて、記憶装置１００を着脱できるため、情報端末７０００の拡張性は高い。情報端末７０００に複数の記憶装置１００を組み込むことで、高度なグラフィック処理、科学技術計算、人工知能の演算等を行うことができる。
【０４００】例えば、本発明の一形態に係わる記憶装置を用いることができる電子機器として、大型の並列計算機５４００を、図２１（Ａ）に図示する。並列計算機５４００は、ラック５４１０内に、ラックマウント型の計算機５４２０を複数有している。
【０４０１】図２１（Ｂ）は、計算機５４２０の構成例を示す斜視概略図である。計算機５４２０は、マザーボード５４３０を有し、マザーボード５４３０は、複数のスロット５４３１を有する。スロット５４３１には、ＰＣカード５４２１が挿されている。ＰＣカード５４２１は、接続端子５４２３、接続端子５４２４、接続端子５４２５を有し、それぞれ、マザーボード５４３０に接続されている。
【０４０２】図２１（Ｃ）は、ＰＣカード５４２１の構成例を示す斜視概略図である。ＰＣカード５４２１は、ボード５４２２を有し、ボード５４２２上に、接続端子５４２３、接続端子５４２４、接続端子５４２５、チップ５４２６、チップ５４２７等を有する。
【０４０３】チップ５４２６、チップ５４２７等として、本発明の一形態に係わる記憶装置、ＣＰＵ、ＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等が搭載されている。チップ５４２６、チップ５４２７等は、信号の入出力を行う複数の端子（図示しない）を有しており、当該端子をＰＣカード５４２１が備えるソケット（図示しない）に差し込むことで、ＰＣカード５４２１との電気的な接続を行ってもよいし、当該端子をＰＣカード５４２１が備える配線に、例えば、リフロー方式のはんだ付けを行うことで、電気的な接続を行ってもよい。
【０４０４】接続端子５４２３、接続端子５４２４、接続端子５４２５は、例えば、ＰＣカード５４２１に対する電力供給、信号入出力などを行うためのインターフェースとすることができる。接続端子５４２３、接続端子５４２４、接続端子５４２５の規格として、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ  ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ  Ｃｏｍｐｕｔｅｒ  Ｓｙｓｔｅｍ  Ｉｎｔｅｒｆａｃｅ）、また映像信号を出力する場合はＨＤＭＩ（登録商標）等が挙げられる。
【０４０５】また、ＰＣカード５４２１は、ボード５４２２上に、接続端子５４２８を有する。接続端子５４２８は、マザーボード５４３０のスロット５４３１に挿すことができる形状であり、接続端子５４２８は、ＰＣカード５４２１とマザーボード５４３０とを接続するためのインターフェースとして機能する。接続端子５４２８の規格として、例えば、ＰＣＩ  Ｅｘｐｒｅｓｓ（ＰＣＩｅともいう；ＰＣＩ  ＥｘｐｒｅｓｓおよびＰＣＩｅは、登録商標）が挙げられる。
【０４０６】並列計算機５４００は、例えば、大規模な科学技術計算、人工知能の学習および推論に必要な大規模な演算を行うことができる。
【０４０７】例えば、本発明の一形態に係わる記憶装置を用いることができる電子機器として、サーバ５１００を含むシステムを、図２２（Ａ）に図示する。図２２（Ａ）は、サーバ５１００と、情報端末５５００およびデスクトップ型情報端末５３００との間で、通信５１１０を行う様子を模式的に示している。
【０４０８】ユーザは、情報端末５５００、デスクトップ型情報端末５３００等から、サーバ５１００にアクセスすることができる。そして、インターネットを介した通信５１１０によって、ユーザは、サーバ５１００の管理者が提供するサービスを受けることができる。当該サービスとして、例えば、電子メール、ＳＮＳ（Ｓｏｃｉａｌ  Ｎｅｔｗｏｒｋｉｎｇ  Ｓｅｒｖｉｃｅ）、オンラインソフトウェア、クラウドストレージ、ナビゲーションシステム、翻訳システム、インターネットゲーム、オンラインショッピング、株・為替・債権などの金融取引、公共施設・商業施設・宿泊施設・病院などの予約システム、インターネット番組・講演・講義などの視聴等が挙げられる。
【０４０９】また、科学技術計算、人工知能の学習および推論に必要な演算等、ユーザの手元にある情報端末５５００またはデスクトップ型情報端末５３００では処理能力が足りない場合、ユーザは、通信５１１０によってサーバ５１００にアクセスし、サーバ５１００上で当該計算または演算を行うことができる。
【０４１０】例えば、サーバ５１００上で提供されるサービスにおいて、人工知能を利用することができる。例えば、ナビゲーションシステムに人工知能を導入することで、当該システムは、道路の混雑状況、電車の運行情報などに応じて臨機応変に案内できる場合がある。例えば、翻訳システムに人工知能を導入することで、当該システムは、方言・スラングなど独特の言い回しを適切に翻訳できる場合がある。例えば、病院などの予約システムに人工知能を利用することで、当該システムは、ユーザの症状・怪我の度合いなどを判断し、適切な病院・診察所等を紹介できる場合がある。
【０４１１】図２２（Ａ）では、サーバ５１００と、情報端末５５００およびデスクトップ型情報端末５３００との間で、通信５１１０を行う様子を示しているが、サーバ５１００と、情報端末以外の電子機器との間で、通信５１１０を行ってもよい。例えば、電子機器をインターネットに接続したＩｏＴ（Ｉｎｔｅｒｎｅｔ  ｏｆ  Ｔｈｉｎｇｓ）の形態であってもよい。
【０４１２】図２２（Ｂ）は、一例として、サーバ５１００と、電子機器（電気冷凍冷蔵庫５８００、携帯ゲーム機５２００、自動車５７００、テレビジョン装置５６００）との間で、通信５１１０を行う様子を模式的に示している。
【０４１３】図２２（Ｂ）において、それぞれの電子機器は人工知能を利用してもよい。人工知能の学習および推論に必要な演算等を、サーバ５１００上で行うことができる。例えば、演算に必要なデータが、通信５１１０によって、電子機器の一つからサーバ５１００に送信され、サーバ５１００上で人工知能の演算が行われ、出力データが、通信５１１０によって、サーバ５１００から電子機器の一つに送信される。これにより、当該電子機器は、人工知能の演算によって出力されたデータを利用することができる。
【０４１４】なお、図２２（Ｂ）に示す電子機器は一例であり、サーバ５１００と、図２２（Ｂ）に示されていない電子機器との間で、通信５１１０を行ってもよい。
【０４１５】上述のように、本発明の一形態に係わる記憶装置は、様々な電子機器に用いることができる。本発明の一形態に係わる記憶装置は、少ない電源数で動作させることができ、当該記憶装置を用いた電子機器のコストを低減することができる。また、本発明の一形態に係わる記憶装置は、チップ面積が小さく、電子機器を小型化することができる。もしくは、より多くの記憶装置を、電子機器に搭載することができる。また、本発明の一形態に係わる記憶装置は、温度の高い環境においても、データの消失が生じにくく、高速動作を行うことができる。本発明の一形態に係わる記憶装置を用いることで、温度の高い環境においても確実に動作する、信頼性の高い電子機器を提供することができる。
【０４１６】なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０４１７】Ｃ１１：容量素子  、  Ｃ１２：容量素子  、  Ｃ１３：容量素子  、  Ｃ１４：容量素子  、  Ｍ１１：トランジスタ  、  Ｍ１２：トランジスタ  、  Ｍ１３：トランジスタ  、  Ｍ１４：トランジスタ  、  Ｍ２１：トランジスタ  、  Ｍ２２：トランジスタ  、  Ｍ２３：トランジスタ  、  Ｍ２４：トランジスタ  、  Ｍ２６：トランジスタ  、  Ｎ１１：ノード  、  Ｎ１２：ノード  、  Ｎ１３：ノード  、  Ｎ１４：ノード  、  Ｓ１：酸化物  、  ３１：センスアンプ回路  、  ３２：ＡＮＤ回路  、  ３３：アナログスイッチ  、  ３４：アナログスイッチ  、  １００：記憶装置  、  １０１：層  、  １０５：記憶装置  、  １１０：周辺回路  、  １１５：周辺回路  、  １２１：ローデコーダ  、  １２２：ワード線ドライバ回路  、  １２３：プレデコーダ  、  １３１：カラムデコーダ  、  １３２：ビット線ドライバ回路  、  １３３：プリチャージ回路  、  １３４：センスアンプ回路  、  １３５：出力ＭＵＸ回路  、  １３６：ドライバ回路  、  １３７：回路  、  １３８：ページバッファ  、  １４０：出力回路  、  １５０：電位生成回路  、  １５１：レギュレータ  、  １５２：レギュレータ  、  １５３：パワースイッチ  、  １６０：コントロールロジック回路  、  １６１：ＳＰＩコントローラ  、  １６２：シリアル・パラレルコンバータ  、  １６３：命令デコーダ回路  、  １６４：ページアドレス生成回路  、  １６５：コマンド生成回路  、  １６６：バイトアドレス生成回路  、  １６７：パラレル・シリアルコンバータ  、  １６８：ステータスレジスタ  、  ２０１：層  、  ２１０：メモリセルアレイ  、  ２１１：メモリセル  、  ２１２：メモリセル  、  ２１３：メモリセル  、  ２１４：メモリセル  、  ３００：トランジスタ  、  ３１１：基板  、  ３１３：半導体領域  、  ３１４ａ：低抵抗領域  、  ３１４ｂ：低抵抗領域  、  ３１５：絶縁体  、  ３１６：導電体  、  ３２０：絶縁体  、  ３２２：絶縁体  、  ３２４：絶縁体  、  ３２６：絶縁体  、  ３２８：導電体  、  ３３０：導電体  、  ３５０：絶縁体  、  ３５２：絶縁体  、  ３５４：絶縁体  、  ３５６：導電体  、  ３６０：絶縁体  、  ３６２：絶縁体  、  ３６４：絶縁体  、  ３６６：導電体  、  ３７０：絶縁体  、  ３７２：絶縁体  、  ３７４：絶縁体  、  ３７６：導電体  、  ３８０：絶縁体  、  ３８２：絶縁体  、  ３８４：絶縁体  、  ３８６：導電体  、  ５００：トランジスタ  、  ５１０：絶縁体  、  ５１０Ａ：トランジスタ  、  ５１０Ｂ：トランジスタ  、  ５１０Ｃ：トランジスタ  、  ５１０Ｄ：トランジスタ  、  ５１０Ｅ：トランジスタ  、  ５１１：絶縁体  、  ５１２：絶縁体  、  ５１４：絶縁体  、  ５１６：絶縁体  、  ５１８：導電体  、  ５２０：絶縁体  、  ５２１：絶縁体  、  ５２２：絶縁体  、  ５２４：絶縁体  、  ５３０：酸化物  、  ５３０ａ：酸化物  、  ５３０ｂ：酸化物  、  ５３０ｃ：酸化物  、  ５３１：領域  、  ５３１ａ：領域  、  ５３１ｂ：領域  、  ５４０ａ：導電体  、  ５４０ｂ：導電体  、  ５４２：導電体  、  ５４２ａ：導電体  、  ５４２ｂ：導電体  、  ５４３：領域  、  ５４３ａ：領域  、  ５４３ｂ：領域  、  ５４４：絶縁体  、  ５４５：絶縁体  、  ５４６：導電体  、  ５４６ａ：導電体  、  ５４６ｂ：導電体  、  ５４７：導電体  、  ５４７ａ：導電体  、  ５４７ｂ：導電体  、  ５４８：導電体  、  ５５０：絶縁体  、  ５５２：金属酸化物  、  ５６０：導電体  、  ５６０ａ：導電体  、  ５６０ｂ：導電体  、  ５７０：絶縁体  、  ５７１：絶縁体  、  ５７３：絶縁体  、  ５７４：絶縁体  、  ５７５：絶縁体  、  ５７６：絶縁体  、  ５７６ａ：絶縁体  、  ５７６ｂ：絶縁体  、  ５８０：絶縁体  、  ５８１：絶縁体  、  ５８２：絶縁体  、  ５８４：絶縁体  、  ５８６：絶縁体  、  ６００：容量素子  、  ６１０：導電体  、  ６１２：導電体  、  ６２０：導電体  、  ６３０：絶縁体  、  ６５０：絶縁体  、  ７０１：領域  、  ７０２：領域  、  ７０３：領域  、  ７０４：領域  、  ５１００：サーバ  、  ５１１０：通信  、  ５２００：携帯ゲーム機  、  ５２０１：筐体  、  ５２０２：表示部  、  ５２０３：ボタン  、  ５３００：デスクトップ型情報端末  、  ５３０１：本体  、  ５３０２：ディスプレイ  、  ５３０３：キーボード  、  ５４００：並列計算機  、  ５４１０：ラック  、  ５４２０：計算機  、  ５４２１：ＰＣカード  、  ５４２２：ボード  、  ５４２３：接続端子  、  ５４２４：接続端子  、  ５４２５：接続端子  、  ５４２６：チップ  、  ５４２７：チップ  、  ５４２８：接続端子  、  ５４３０：マザーボード  、  ５４３１：スロット  、  ５５００：情報端末  、  ５５１０：筐体  、  ５５１１：表示部  、  ５６００：テレビジョン装置  、  ５７００：自動車  、  ５７０１：表示パネル  、  ５７０２：表示パネル  、  ５７０３：表示パネル  、  ５７０４：表示パネル  、  ５８００：電気冷凍冷蔵庫  、  ５８０１：筐体  、  ５８０２：冷蔵室用扉  、  ５８０３：冷凍室用扉  、  ７０００：情報端末  、  ７０１０：筐体  、  ７０１１：カバー  、  ７０１２：モニタ部  、  ７０１３：キーボード  、  ７０１５：ポート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【国際調査報告】
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