【誤訳訂正書】
【提出日】平成21年5月21日(2009.5.21)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
電気的に絶縁性の絶縁領域と、キャパシタ（１２４）を形成する少なくとも１つの一連の領域とを含み、上記キャパシタが、
絶縁領域近傍の第１の電極領域（３４）と、
誘電体領域（４６）と、
上記絶縁領域から離れた第２の電極領域（５６）とをこの順番に備えている、集積回路構造（１２０）であって、
上記絶縁領域が、平面に配置された絶縁層（１４）の一部であり、
上記集積回路構造（１２０）の、キャパシタ（１２４）と少なくとも１つのＦｉｎＦＥＴ（１２２）とが、絶縁層（１４）に対して同じ側に位置しており、
上記絶縁領域近傍の第１の電極領域（３４）と上記ＦｉｎＦＥＴ（１２２）の活性領域（８２）とが、絶縁層（１４）が配置された平面と平行な平面に配置されており、
上記絶縁領域近傍の第１の電極領域（３４）が、多数の金属板を含んだ単結晶領域であり、金属板の高さは、その幅よりも大きく、または、
それに代わるものとして、少なくとも１つのＦｉｎＦＥＴ（１２２）が配置されており、そのチャネル領域が活性領域であり、前記ＦｉｎＦＥＴ（１２２）は、少なくとも１つの金属板を含み、複数の制御電極（５４）が前記金属板（３０ａ）の両側に配置されており、制御電極絶縁領域（４２、４４）の厚さよりも厚い絶縁領域（１８、２０）によってチャネル領域から絶縁されている接続領域が、制御電極（５４）に電気的に接続しており、
上記制御電極（５４）が、絶縁領域から離れた第２の電極領域（５６）と同じ材料を含んでおり、
金属板の高さは、その幅よりも大きいことを特徴とする、集積回路構造（１２０）。
【請求項２】
上記絶縁領域近傍の第１の電極領域（３４）が、単結晶領域であり、または、
上記絶縁領域近傍の第１の電極領域（３４）または活性領域（８２）の厚さが、５０ｎｍよりも薄く、または、
上記活性領域（８２）が、単結晶領域であり、または、
上記絶縁層（１４）の一方の界面（an einer Seite）には、キャリア基板（１２）が隣接しており、または、
上記絶縁層（１４）の他方の界面には、絶縁領域近傍の第１の電極領域（３４）が隣接しており、または、
上記絶縁層（１４）が、電気的に絶縁性の材料を含んでいるか、または、この電気的に絶縁性の材料からなることを特徴とする、請求項１に記載の回路構造（１２０）
【請求項３】
上記誘電体領域（４６）が、二酸化シリコンを含んでいるか、または、二酸化シリコンからなり、または、
上記誘電体領域（４６）の誘電率が４よりも大きい材料からなり、または、
絶縁領域から離れている上記第２の電極領域（５６）が、
シリコンを含む、または、シリコンからなり、または、金属を含んでいるか、または、金属からなり、または、窒化チタン、窒化タンタル、ルビジウム、または、高ドープされたシリコンゲルマニウムを含み、または、金属半導体化合物を含んだ領域に隣接していることを特徴とする、請求項１または２に記載の回路構造（１２０）。
【請求項４】
上記誘電体領域（４６）と絶縁領域から離れた第２の電極領域（５６）とが、絶縁領域近傍の第１の電極領域（３４）の、２、３、または、４つの側面に配置されており、または、
上記絶縁領域近傍の第１の電極領域（３４）が、多数の金属板を含んでおり、この金属板の高さが、金属板の幅の少なくとも２倍であることを特徴とする、請求項１〜３のいずれか１項に記載の回路構造（１２０）。
【請求項５】
少なくとも１つのＦｉｎＦＥＴ（１２２）のチャネル領域（８２）が、活性領域であり、または、
上記ＦｉｎＦＥＴ（１２２）の制御電極（５４）が、絶縁領域から離れた第２の電極領域（５６）と同じ材料、または、この第２の電極領域（５６）と同じドーパント濃度の材料を含んでおり、または、
上記ＦｉｎＦＥＴ（１２２）の制御電極絶縁領域（４２、４４）が、誘電体領域（４６）の材料と同じ材料を含んでおり、または、この制御電極絶縁領域（４２、４４）の材料が、誘電体領域（４６）の材料と同じ厚さであり、または、
上記ＦｉｎＦＥＴ（１２２）の制御電極絶縁領域（４２、４４）が、上記誘電体領域（４６）とは異なる材料を含んでおり、または、前記誘電体領域（４６）とは異なる厚さの材料を含んでいることを特徴とする、請求項１〜４のいずれか１項に記載の回路構造（１２０）。
【請求項６】
上記ＦｉｎＦＥＴ（１２２）は、少なくとも１つの金属板を含んでおり、または、
１つの制御電極（５４）の複数の制御部が、金属板（３０ａ）の互いに対向した両側に配置されており、または、
少なくとも１つの制御電極（５４）が、金属半導体化合物を含んだ領域に隣接しており、または、
上記接続領域が、絶縁領域から離れた第２の電極領域（５６）と同じ材料を有しており、または、前記第２の電極領域（５６）と同じドーピングレベルであることを特徴とする、請求項５に記載の回路構造（１２０）。
【請求項７】
上記ＦｉｎＦＥＴ（１２２）の、１つの端子領域または両方の端子領域（７０、７２）が、絶縁層（１４）に隣接しており、または、
少なくとも１つの端子領域（７０、７２）が、金属半導体化合物を含んだ領域に隣接しており、または、
上記端子領域（７０、７２）の厚さが、活性領域（８２）の厚さよりも厚いことを特徴とする、請求項５または６に記載の回路構造（２０）。
【請求項８】
スペーサー（６０ｂ、６０ｃ）が、制御電極（５４）の両側に配置されており、または、
スペーサー（６０ｄ）が、絶縁領域から離れた第２の電極領域（５６）の少なくとも１側面に配置されており、電極層（５０）とは異なる材料を含んでいるか、または、前記異なる材料からなり、または、
上記ＦｉｎＦＥＴ（１２２）の制御電極（５４）に配置されたスペーサー（６０ｃ）と、絶縁領域から離れた第２の電極領域（５６）に配置されたスペーサー（６０ｄ）とが、互いに接触していることを特徴とする、請求項５〜７のいずれか１項に記載の回路構造（２０）。
【請求項９】
上記絶縁領域近傍に位置する、ＦｉｎＦＥＴ（１２２）の端子領域（７２）と、キャパシタ（１２４）の第１の電極領域（３４）とが、互いに隣接しており、電気的に界面で導電接続されており、または、
上記第１の電極領域（３４）に隣接している端子領域（７２）が、金属半導体化合物を含んだ領域に隣接しておらず、または、
上記他の端子領域（７０）が、金属半導体化合物を含んだ領域に隣接していることを特徴とする、請求項５〜８のいずれか１項に記載の回路構造（１２０）。
【請求項１０】
上記ＦｉｎＦＥＴ（１２２）の幅が、最小面積（Ｆ）の倍数であり、または、
上記端子領域（７２）に隣接している絶縁領域近傍の第１の電極領域（３４）の１側面に対して平行な絶縁領域近傍の第１の電極領域（３４）のもう一方の１側面は、端子領域（７２）に隣接している１側面よりも長く、
上記ＦｉｎＦＥＴ（１２２）の幅は、最小面積（Ｆ）の３倍よりも小さいことを特徴とする、請求項９に記載の回路構造（１２０）。
【請求項１１】
上記回路構造が、少なくとも１つのプロセッサを含み、または、
上記キャパシタ（１２４）および活性素子（１２２）が、メモリーセル（１２０）を構成しており、または、
メモリーセルが、キャパシタ（１２２）および単一のＦｉｎＦＥＴ（１２２）、または、キャパシタ（Ｃｓ）および複数のトランジスタ（Ｍ１〜Ｍ３）を含んでいることを特徴とする、請求項１〜１０のいずれか１項に記載の回路構造（１２０）。
【請求項１２】
上記絶縁領域近傍の第１の電極領域（３４）が、ドープされた半導体領域であり、
上記活性領域（８２）が、半導体領域であり、
上記絶縁層（１４）の一方の界面（an einer Seite）には、半導体材料、シリコンまたは単結晶シリコンを含んでいるか上記半導体材料からなるキャリア基板が隣接しており、
上記界面が、完全に互いに平行な２つの平面であり、
上記絶縁層（１４）が、酸化物を含んでいるか、または、この電気的に絶縁性の材料からなることを特徴とする、請求項２に記載の回路構造（１２０）。
【請求項１３】
上記絶縁層（１４）が、二酸化シリコンを含んでいるか、または、この電気的に絶縁性の材料からなることを特徴とする、請求項１２に記載の回路構造（１２０）。
【請求項１４】
絶縁領域から離れている上記第２の電極領域（５６）が、ケイ化物領域（９６））に隣接していることを特徴とする、請求項３に記載の回路構造（１２０）。
【請求項１５】
上記絶縁領域近傍の第１の電極領域（３４）が、多数の金属板を含んでおり、この金属板の高さが、金属板の幅よりも大きい、または、金属板の幅の少なくとも２倍であることを特徴とする、請求項４に記載の回路構造（１２０）。
【請求項１６】
少なくとも１つのＦｉｎＦＥＴ（１２２）のチャネル領域（８２）が、ドープされていない、活性領域であることを特徴とする、請求項５に記載の回路構造（１２０）。
【請求項１７】
１つの制御電極（５４）の２つか３つの制御部が、金属板（３０ａ）の互いに対向した両側に配置されており、
少なくとも１つの制御電極（５４）が、ケイ化物領域（９２）に隣接しており、
制御電極絶縁領域（４２、４４）の厚さよりも厚い絶縁領域（１８、２０）によってチャネル領域から絶縁されている接続領域が、制御電極（５４）に電気的に接続していることを特徴とする、請求項６に記載の回路構造（１２０）。
【請求項１８】
少なくとも１つの端子領域（７０、７２）が、ケイ化物領域（９０、９４）に隣接していることを特徴とする、請求項７に記載の回路構造（１２０）。
【請求項１９】
スペーサー（６０ｂ、６０ｃ）が、制御電極（５４）の両側に配置されており、窒化シリコンを含んでおり、または、窒化シリコンからなり、
スペーサー（６０ｄ）が、絶縁領域から離れた第２の電極領域（５６）の少なくとも１側面に配置されており、窒化シリコンを含んでいるか、または、前記窒化シリコンからなることを特徴とする、請求項８に記載の回路構造（１２０）。
【請求項２０】
上記端子領域（７２）に隣接している絶縁領域近傍の第１の電極領域（３４）の１側面が、上記側面に対して垂直な絶縁領域近傍の第１の電極領域（３４）のもう一方の側面の少なくとも２倍の長さであり、
上記ＦｉｎＦＥＴ（１２２）の幅が、最小面積（Ｆ）の、３倍または５倍よりも大きく、
上記端子領域（７２）に隣接している絶縁領域近傍の第１の電極領域（３４）の１側面に対して平行な絶縁領域近傍の第１の電極領域（３４）のもう一方の１側面は、端子領域（７２）に隣接している１側面の少なくとも２倍の長さであり、
上記ＦｉｎＦＥＴ（１２２）の幅は、最小面積（Ｆ）の２倍よりも小さいことを特徴とする、請求項１０に記載の回路構造（１２０）。
【請求項２１】
上記回路構造が、少なくとも１つのマイクロプロセッサを含み、
上記キャパシタ（１２４）および活性素子（１２２）が、ダイナミックＲＡＭメモリーユニットの中の、メモリーセル（１２０）を構成しており、
メモリーセルが、キャパシタ（１２２）および単一のＦｉｎＦＥＴ（１２２）、または、キャパシタ（Ｃｓ）および３つのトランジスタ（Ｍ１〜Ｍ３）を含んでいることを特徴とする、請求項１１に記載の回路構造（１２０）。
【請求項２２】
キャパシタ（１２４）を備えた集積回路構造（１２０）、請求項１〜１１のいずれか１項に記載の回路構造（１２０）の、製造方法であって、
電気的に絶縁性の材料からなる絶縁層（１４）と、半導体層（１６）とを含んだ基板を配置する工程と、
キャパシタの少なくとも１つの第１の電極領域（３４）と、ＦｉｎＦＥＴ（１２２）の少なくとも１つの活性領域（８２）とを形成するために、半導体層（１６）をパターン形成する工程と、
上記半導体層（１６）のパターン形成後、少なくとも１つの誘電体層（４２、４４、４６）を形成する工程と、
上記誘電体層（４２、４４、４６）の形成後、
電極層（５０）を形成する工程と、
上記絶縁領域から離れたキャパシタ（１２４）の第２の電極領域（５６）を電極層（５０）に形成する工程とを、いかなる限定を加えることなく、この順序で行い、
上記ＦｉｎＦＥＴ（１２２）の制御電極（５４）の形成が、絶縁領域から離れた第２の電極領域（５６）の形成と同時に行われ、
上記絶縁領域近傍の第１の電極領域（３４）が、多数の金属板を含んでおり、金属板の高さは、その幅よりも大きく、またはそれに代わるものとして、
上記ＦｉｎＦＥＴのチャネル領域が活性領域であり、
上記ＦｉｎＦＥＴ（１２２）が、少なくとも１つの金属板を含み、
複数の制御電極（５４）が金属板（３０ａ）の両側に配置されており、
接続領域が、制御電極（５４）に電気的に接続しており、
上記制御電極（５４）が、制御電極絶縁領域（４２、４４）の厚さよりも厚い絶縁領域（１８、２０）によってチャネル領域から絶縁されており、
金属板の高さは、その幅よりも大きい、という特徴を有している
ことを特徴とする、方法。
【請求項２３】
パターン形成する前の半導体層（１６）に少なくとも１つの絶縁層（１８、２０）を供給する工程、または、
上記絶縁領域近傍の第１の電極領域（３４）をドープする工程、または、
上記誘電体層（４２、４４、４６）を、ＦｉｎＦＥＴ（１２２）の活性領域（８２）に位置する誘電体層と同時に形成する工程、または、
上記ＦｉｎＦＥＴ（１２２）の制御電極（５４）を、絶縁領域から離れた第２の電極領域（５６）の形成と同時に形成する工程から成ることを特徴とする、請求項２２に記載の方法。
【請求項２４】
上記電極層（５０）の形成後に補助層（５２）を形成する工程、または、
上記絶縁領域から離れた第２の電極領域（５６）、または、補助層（５２）をハードマスクとして用いたＦｉｎＦＥＴの制御電極（５４）を、パターン形成する工程から成ることを特徴とする、請求項２２または２３に記載の方法。
【請求項２５】
上記ＦｉｎＦＥＴ（１４２）の制御電極（５４）のパターン形成後に、他の補助層（６０）を供給する工程、または、
上記他の補助層（６０）に異方性エッチングを施す工程から成ることを特徴とする、請求項２２〜２４のいずれか１項に記載の方法。
【請求項２６】
上記絶縁層（１８、２０）を再びパターン形成する工程、または、前記補助層（５２）を完全には除去しない工程、または、
上記絶縁層（２０）のパターン形成後に、他の補助層（６０）に異方性エッチングを施す工程から成ることを特徴とする、請求項２２〜２５のいずれか１項に記載の方法。
【請求項２７】
上記絶縁領域から離れた第２の電極領域（５６）の形成後、または、ＦｉｎＦＥＴ（１２２）の制御電極（５４）のパターン形成後、半導体材料（１６）からなる露出領域に選択的エピタキシーを行う工程、または、
上記絶縁領域から離れた第２の電極領域（５６）の形成後、または、制御電極（５４）のパターン形成後、ＦｉｎＦＥＴ（１２２）の端子領域（７０、７２）をドープする工程から成ることを特徴とする、請求項２２〜２６のいずれか１項に記載の方法。
【請求項２８】
選択的エピタキシー実施後、補助層（５２）を除去する工程、または、
上記電極層（５４）または露出した半導体領域（１６）の上に、金属半導体化合物を選択的に形成する工程から成ることを特徴とする、請求項２２〜２７のいずれか１項に記載の方法。
【請求項２９】
パターン形成する前の半導体層（１６）に窒化シリコン層（１８）または第１の厚さを有する酸化物層（２０））を供給する工程、または、
上記絶縁領域近傍の第１の電極領域（３４）を、誘電体層（４２、４４、４６）を製造する前にドープする工程から成ることを特徴とする、請求項２３に記載の方法。
【請求項３０】
上記電極層（５０）の形成後に、酸化物層（１８、２０）よりも厚い補助層を形成する工程から成ることを特徴とする、請求項２４に記載の方法。
【請求項３１】
上記ＦｉｎＦＥＴ（１４２）の制御電極（５４）のパターン形成後に、窒化シリコン層を供給する工程から成ることを特徴とする、請求項２５に記載の方法。
【請求項３２】
上記絶縁層（１８、２０）を再びパターン形成する工程、補助層（５２）の厚さを薄くする、または、前記補助層（５２）を完全には除去しない工程から成ることを特徴とする、請求項２６に記載の方法。
【請求項３３】
上記絶縁領域から離れた第２の電極領域（５６）の形成後、または、制御電極（５４）のパターン形成後、および、エピタキシー後、ＦｉｎＦＥＴ（１２２）の端子領域（７０、７２）をドープする工程から成ることを特徴とする、請求項２７に記載の方法。
【請求項３４】
絶縁層（１８、２０）のパターン形成後、または、選択的エピタキシー実施後、補助層（５２）を除去する工程から成ることを特徴とする、請求項２８に記載の方法。
【請求項３５】
上記電極層（５４）または露出した半導体領域（１６）の上に、選択的ケイ化物を形成する工程から成ることを特徴とする、請求項２２〜２７のいずれか１項に記載の方法。