(57)【要約】  撮像素子は、第１光電変換部、第１光電変換部が生成した電荷を蓄積する第１蓄積部、および第１蓄積部の電圧に基づく第１信号を出力する第１出力部を有する第１画素と、第２光電変換部、第２光電変換部が生成した電荷を蓄積する第２蓄積部、および第２蓄積部の電圧に基づく第２信号を出力する第２出力部を有する第２画素と、第１出力部と第２出力部とが接続され第１信号および第２信号が出力される出力線と、第１蓄積部の電圧を第１電圧に制御可能であり、第２蓄積部の電圧を第１電圧と異なる第２電圧または第１電圧に制御可能な制御部と、を備える。
2020067503.tif 000002
【特許請求の範囲】
【請求項１】
光を光電変換して電荷を生成する第１光電変換部、前記第１光電変換部で生成された電荷を蓄積する第１蓄積部、および前記第１蓄積部の電圧に基づく第１信号を出力する第１出力部、を有する第１画素と、
光を光電変換して電荷を生成する第２光電変換部、前記第２光電変換部で生成された電荷を蓄積する第２蓄積部、および前記第２蓄積部の電圧に基づく第２信号を出力する第２出力部、を有する第２画素と、
前記第１出力部と前記第２出力部とが接続され、前記第１信号および前記第２信号が出力される出力線と、
前記第１蓄積部の電圧を第１電圧に制御可能であり、前記第２蓄積部の電圧を前記第１電圧と異なる第２電圧または前記第１電圧に制御可能な制御部と、
を備える撮像素子。
【請求項２】
請求項１に記載の撮像素子において、
前記制御部は、前記第１出力部が前記第１信号を出力する間、前記第２蓄積部を前記第２電圧に制御する、撮像素子。
【請求項３】
請求項１または２に記載の撮像素子において、
複数の前記第１画素を備え、
前記制御部は、複数の前記第１出力部が前記第１信号をそれぞれ出力する間、前記第２蓄積部の電圧を前記第２電圧に制御する、撮像素子。
【請求項４】
請求項３に記載の撮像素子において、
前記制御部は、複数の前記第１出力部が前記第１信号を同時に出力する間、前記第２蓄積部の電圧を前記第２電圧に制御する、撮像素子。
【請求項５】
請求項１から請求項４までのいずれか一項に記載の撮像素子において、
前記制御部は、前記第１出力部が前記第１信号を出力しない間のうち少なくとも一部の間、前記第２蓄積部の電圧を前記第１電圧に制御する、撮像素子。
【請求項６】
請求項１から請求項５までのいずれか一項に記載の撮像素子において、
前記第１蓄積部の電圧は、前記第１光電変換部で生成され、前記第１蓄積部に蓄積された電荷に基づく電圧である、撮像素子。
【請求項７】
請求項１から請求項６のいずれか一項に記載の撮像素子において、
前記第１蓄積部の電圧および前記第２蓄積部の電圧を前記第１電圧にするための第１配線と、
前記第２蓄積部の電圧を前記第２電圧にするための第２配線と、を備え、
前記制御部は、前記第１配線を介して前記第１蓄積部の電圧を制御し、前記第２配線を介して前記第２蓄積部の電圧を制御する撮像素子。
【請求項８】
請求項１から請求項７までのいずれか一項に記載の撮像素子において、
前記制御部は、前記第１蓄積部および前記第２蓄積部の少なくとも一方の電圧を、前記第１電圧または前記第２電圧に制御する、撮像素子。
【請求項９】
請求項８に記載の撮像素子において、
前記制御部は、前記第１出力部が前記第１信号を出力する間、前記第２蓄積部の電圧を前記第２電圧に制御し、前記第２出力部が前記第２信号を出力する間、前記第１蓄積部の電圧を前記第２電圧に制御する、撮像素子。
【請求項１０】
請求項８または請求項９に記載の撮像素子において、
前記第１蓄積部の電圧は、前記第１光電変換部で生成され、前記第１蓄積部に蓄積された電荷に基づく電圧であり、
前記第２蓄積部の電圧は、前記第２光電変換部で生成され、前記第２蓄積部に蓄積された電荷に基づく電圧である、撮像素子。
【請求項１１】
請求項８から請求項１０のいずれか一項に記載の撮像素子において、
前記第１蓄積部および前記第２蓄積部の電圧を前記第１電圧にするための第１配線と、
前記第１蓄積部および前記第２蓄積部の電圧を前記第２電圧にするための第２配線と、を備え、
前記制御部は、前記第１配線と前記第２配線とを介して、前記第１蓄積部および前記第２蓄積部の電圧を制御する撮像素子。
【請求項１２】
請求項１から請求項１０までのいずれか一項に記載の撮像素子において、
前記制御部は、前記第２蓄積部の電圧を、前記第２電圧、または前記第１電圧および前記第２電圧と異なる第３電圧に制御する、撮像素子。
【請求項１３】
請求項１２に記載の撮像素子において、
前記制御部は、前記第２蓄積部の電圧を前記第２電圧に制御した後に、前記第２蓄積部の電圧を前記第３電圧に制御する、撮像素子。
【請求項１４】
請求項１２または１３に記載の撮像素子において、
前記第１出力部は、前記第２蓄積部の電圧が前記第２電圧である間に、前記第１信号の補正に用いられる信号を出力し、前記第２蓄積部の電圧が前記第３電圧である間に、前記第１信号を出力する、撮像素子。
【請求項１５】
請求項１２から請求項１４のいずれか一項に記載の撮像素子において、
前記第２蓄積部の電位を前記第３電圧にするための第３配線を備え、
前記制御部は、前記第３配線を介して、前記第２蓄積部の電圧をそれぞれ制御する撮像素子。
【請求項１６】
請求項１から請求項１５までのいずれか一項に記載の撮像素子において、
前記出力線に接続される複数の前記第１画素を備え、
第１画素は第１分光特性を有する第１フィルタを有し、
前記第１光電変換部は前記第１フィルタを透過した光を光電変換する、撮像素子。
【請求項１７】
請求項１から請求項１４までのいずれか一項に記載の撮像素子において、
前記第１画素および前記第２画素の少なくとも一方は、焦点検出に用いる信号を出力する、撮像素子。
【請求項１８】
請求項１から請求項１７までのいずれか一項に記載の撮像素子において、
前記第１画素および前記第２画素を有する撮像部と積層され、前記出力線から前記第１信号および前記第２信号を読み出す読出部を備える、撮像素子。
【請求項１９】
光を光電変換して電荷を生成する第１光電変換部と、
前記第１光電変換部で生成された電荷を蓄積する第１蓄積部と、
前記第１蓄積部の電圧に基づく第１信号を出力する第１出力部と、
前記第１蓄積部の電圧を第１電圧、または前記第１電圧と異なる第２電圧に制御可能な制御部と、を備える撮像素子。
【請求項２０】
請求項１から請求項１９までのいずれか一項に記載の撮像素子と、
前記第１信号に基づいて画像データを生成する生成部と、を備える撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子および撮像装置に関する。
【背景技術】
【０００２】
従来、画素の一部を、撮像レンズにより形成される像の焦点を検出する素子として使用する撮像素子が知られている（例えば特許文献１）。焦点検出に用いられる画素と撮像に用いられる画素とでは出力される信号の値が異なる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】日本国特開２０１４−１０３５２５号公報
【発明の概要】
【０００４】
本発明の第１の態様によると、撮像素子は、光を光電変換して電荷を生成する第１光電変換部、前記第１光電変換部で生成された電荷を蓄積する第１蓄積部、および前記第１蓄積部の電圧に基づく第１信号を出力する第１出力部を有する第１画素と、光を光電変換して電荷を生成する第２光電変換部、前記第２光電変換部で生成された電荷を蓄積する第２蓄積部、および前記第２蓄積部の電圧に基づく第２信号を出力する第２出力部を有する第２画素と、前記第１出力部と前記第２出力部とが接続され、前記第１信号および前記第２信号が出力される出力線と、前記第１蓄積部の電圧を第１電圧に制御可能であり、前記第２蓄積部の電圧を前記第１電圧と異なる第２電圧または前記第１電圧に制御可能な制御部と、を備える。
本発明の第２の態様によると、撮像装置は、第１の態様による撮像素子と、前記第１信号に基づいて画像データを生成する生成部と、を備える。
【図面の簡単な説明】
【０００５】
【図１】撮像装置の構成を模式的に示す断面図。
【図２】撮像素子を撮像面側から見た平面図。図２（ａ）は撮像素子の全体図であり、図２（ｂ）はその一部を拡大した図。
【図３】撮像素子の画素の一部および読み出し回路の回路図。
【図４】撮像素子の制御部の回路図。
【図５】撮像素子の動作例を示すタイミングチャート。
【図６】撮像素子の断面図。
【図７】撮像画素および焦点検出用画素の断面図。
【発明を実施するための形態】
【０００６】
（撮像装置の実施形態）
図１は、第１の実施の形態に係る撮像素子を用いた撮像装置の構成を模式的に示す断面図である。撮像装置１は、撮像光学系２、撮像素子３、制御部４、レンズ移動部５、および表示部６を備える。
【０００７】
撮像光学系２は、撮像素子３の撮像面に被写体像を結像させる。撮像光学系２は、レンズ２ａ、フォーカシングレンズ２ｂ、およびレンズ２ｃから成る。フォーカシングレンズ２ｂは、撮像光学系２の焦点調節を行うためのレンズである。フォーカシングレンズ２ｂは、光軸Ｚ方向に移動可能に構成されている。
【０００８】
レンズ移動部５は、不図示のアクチュエータを有する。レンズ移動部５は、このアクチュエータにより、フォーカシングレンズ２ｂを光軸Ｚ方向に移動させる。撮像素子３は、被写体像を撮像して信号を出力する。撮像素子３は、撮像画素とＡＦ画素（焦点検出画素）とを有する。撮像画素は、画像生成に用いる信号（画像信号）を出力する。ＡＦ画素は、焦点検出に用いる信号（焦点検出信号）を出力する。制御部４は、撮像素子３等の各部を制御する。制御部４は、撮像素子３により出力された画像信号に画像処理等を施して画像データを生成する。制御部４は、不図示の記録媒体に画像データを記録したり、表示部６に画像データに基づく画像を表示したりする。制御部４は、画像信号に基づいて画像を生成する生成部と解釈することもできる。表示部６は、例えば液晶パネル等の表示部材を有する表示装置である。
【０００９】
また、制御部４は、公知の位相差検出方式により、撮像光学系２の自動焦点調節（ＡＦ）に必要な焦点検出処理を行う。具体的に、制御部４は、撮像光学系２による像が撮像素子３の撮像面上に結像するためのフォーカシングレンズ２ｂの合焦位置を検出する。制御部４は、撮像素子３から出力される一対の焦点検出信号に基づき、第１及び第２の像の像ズレ量を検出する。制御部４は、検出した像ズレ量に基づいて、フォーカシングレンズ２ｂの現在の位置と合焦位置とのずれ量（デフォーカス量）を算出する。フォーカシングレンズ２ｂがデフォーカス量に応じて駆動されることにより、焦点調節が自動で行われる。
【００１０】
（撮像素子の実施形態）
図２（ａ）は、本発明の実施形態の撮像素子３を撮像面側から、すなわち図１の−Ｚ側から見た図である。撮像素子３は、図２のｘ方向およびｙ方向に配列される複数の画素３０を有している。図２では一部を省略して描いているが、画素３０は、ｘ方向およびｙ方向にそれぞれ例えば１０００個以上に渡って多数配列されていてもよい。
複数の画素３０が配列された領域（撮像領域）の、図中の左端には水平制御部ＨＣが設けられ、図中の上端には垂直制御部ＶＣが設けられている。水平制御部ＨＣと垂直制御部ＶＣを合わせて、制御部ＣＵとも呼ぶ。
【００１１】
（画素ブロックの構成）
撮像素子３は、複数の画素ブロックＢＣを有する。図２では、１つの画素ブロックＢＣは、破線で示した境界線ＢＢにより囲まれる領域に、ｘ方向およびｙ方向に配列された複数の画素３０を有する。境界線ＢＢで囲まれた領域は１つの画素ブロックＢＣを構成する。各画素ブロックＢＣのそれぞれの中の複数の画素３０は、後述するようにそれぞれの出力部が１つの出力線に接続され、各画素３０が１つの読出部に接続されている。なお、画素ブロックＢＣのそれぞれの中の複数の画素３０は、複数の出力線に接続され、複数の読出部に接続されていてもよい。
図２では、説明を容易にするために１つの画素ブロックＢＣに相当する部分にハッチング付している。ただし、破線で示した各境界線ＢＢにより囲まれる各領域がそれぞれ画素ブロックＢＣである。複数の画素３０は分割されて、複数の画素ブロックＢＣの中に配列されている。
【００１２】
図２に示した例の場合、ｘ方向に４個およびｙ方向に４個配列される計１６個の画素３０が、１つの画素ブロックＢＣを構成している。１つの画素ブロックＢＣ内のｘ方向およびｙ方向の画素の配列数は、４個に限られるものではなく、６個や８個等の他の数であってもよい。ｘ方向とｙ方向で配列数が異なっていてもよい。
また、画素ブロックＢＣの外郭形状は図２に示した長方形に限られるものではなく、複数の画素３０を包含する任意の形状であってもよい。この場合、境界線ＢＢの形状は単純な直線ではなく、複数の直線が折れ曲がって接続された形状になる。
【００１３】
図２（ｂ）は、図２（ａ）に示した画素ブロックＢＣのうち、ｘ方向に隣接する２つの画素ブロックＢＣ１および画素ブロックＢＣ２を拡大して示す図である。図２（ｂ）に示したとおり、複数の画素３０には、例えばＲ（赤）、Ｇ（緑）、Ｂ（青）の異なる分光特性を有する３つのカラーフィルタ（色フィルタ）のいずれかが設けられる。Ｒのカラーフィルタは主に赤色の波長域の光を透過し、Ｇのカラーフィルタは主に緑色の波長域の光を透過し、Ｂのカラーフィルタは主に青色の波長域の光を透過する。画素は、配置されたカラーフィルタによって異なる分光特性を有する。画素３０には、赤（Ｒ）の光に感度を有する画素（以下、Ｒ画素Ｒと称する）と、緑（Ｇ）の光に感度を有する画素（以下、Ｇ画素Ｇと称する）と、青（Ｂ）の光に感度を有す画素（以下、Ｂ画素Ｂと称する）とがある。これらの画素３０は、いわゆるベイヤー配列で配列されている。Ｇ画素ＧｂはＢ画素Ｂと同じｙ方向に配置されたＧ画素であり、Ｇ画素ＧｒはＲ画素Ｒと同じｙ方向に配置されたＧ画素である。
【００１４】
画素ブロックＢＣ１は、ベイヤー配列で配列された、各４個のＧ画素Ｇｂ、Ｇ画素Ｇｒ、Ｒ画素Ｒ、Ｂ画素Ｂを有する。これらの画素３０は、いずれも撮像素子３の撮像面に形成された光学像の撮像のために使用される撮像画素Ｇｂ、Ｇｒ、Ｒ、Ｂ（以下、総称して撮像画素３０ｃとも呼ぶ）である。
【００１５】
画素ブロックＢＣ２は、その内部の画素３０の配列は画素ブロックＢＣ１とほぼ同様であるが、画素ブロックＢＣ１ではＢ画素Ｂが配置されている箇所の一部の画素が、上述の撮像画素３０ｃとは異なる特殊画素Ｚ１およびＺ２（総称して、特殊画素ＺＺとも呼ぶ）に置き換わっている。
【００１６】
特殊画素ＺＺは、例えば、ＡＦ画素であり、その構成については後述する。
特殊画素ＺＺは、ＡＦ画素に限らず、感度が上述の撮像画素３０ｃのいずれとも異なる画素であってもよい。また、分光特性が上述の撮像画素３０ｃのいずれとも異なるカラーフィルタを有する画素であってもよい。
【００１７】
画素ブロックＢＣ２は、複数の画素３０として特殊画素ＺＺを少なくとも１つ含み、撮像画素３０ｃを複数有する。
複数の画素ブロックＢＣのうち少なくとも１つの画素ブロックＢＣは、画素ブロックＢＣ２のように少なくとも１つの特殊画素ＺＺと複数の撮像画素３０ｃで構成される。撮像素子３の複数の画素ブロックＢＣが全て特殊画素ＺＺを含む画素ブロックＢＣ２で構成されていてもよい。撮像素子３の複数の画素ブロックＢＣのうち少なくとも一つが特殊画素ＺＺを含む画素ブロックＢＣ２、他の画素ブロックＢＣが全て撮像画素３０ｃで構成される画素ブロックＢＣであってもよい。
【００１８】
図２（ａ）に示した垂直制御部ＶＣからは、各画素３０に設けられた後述する選択部ＴＶ（図３に図示）に接続されている垂直選択線ＶＳ１〜ＶＳ８（総称して、垂直選択線ＶＳとも呼ぶ）がｙ方向に延びている。水平制御部ＨＣからは、各撮像画素３０ｃに設けられた後述する選択部ＴＨ２（図３に図示）に接続されている水平選択線ＨＳ１〜ＨＳ４（総称して、水平選択線ＨＳとも呼ぶ）がｘ方向に延びている。水平制御部ＨＣからは、各特殊画素Ｚ１およびＺ２の後述する選択部に接続されている特殊水平選択線ＺＳもｘ方向に延びている。
水平制御部ＨＣからは、各画素３０の後述するリセット部に接続されているリセット電圧線ＨＲ１〜ＨＲ４（総称して、リセット電圧線ＨＲとも呼ぶ）がｘ方向に延びている。
【００１９】
図２（ｂ）に示したとおり、垂直選択線ＶＳ１〜ＶＳ８のそれぞれは、ｙ方向に並ぶ複数の画素３０で共用されており、水平選択線ＨＳ１〜ＨＳ４のそれぞれは、ｘ方向に並ぶ複数の撮像画素３０ｃで共用されている。特殊水平選択線ＺＳは、ｘ方向に並ぶ複数の特殊画素ＺＺで共用されている。リセット電圧線ＨＲ１〜ＨＲ４のそれぞれは、ｘ方向に並ぶ複数の画素３０で共用されている。
【００２０】
図３は、図２（ｂ）に示した画素ブロックＢＣ２内の右下にある、２点鎖線で囲った領域ＰＢ内の４つの画素３０（縦方向に２個、横方向に２個配列）について、その電気回路の概要を示す図である。この４つの画素３０は、図２（ｂ）の領域ＰＢ内に示したとおり、左上がＧ画素Ｇｂ、右上が特殊画素Ｚ２、左下がＲ画素Ｒ、右下がＧ画素Ｇｒである。
４つの画素（Ｇｂ，Ｚ２，Ｒ，Ｇｒ）は、いずれも基本的には４トランジスタ型のＣＭＯＳ型撮像素子であるが、後述するとおり、いわゆる選択トランジスタの構成が通常の４トランジスタ型のＣＭＯＳ型撮像素子とは異なっている。
【００２１】
各画素（Ｇｂ，Ｚ２，Ｒ，Ｇｒ）において、光電変換部であるフォトダイオードＰＤは入射光を光電変換して電荷を生成し、生成した電荷を一時的に蓄積する。転送トランジスタＴＸは、不図示の転送制御線よりそのゲートに送られる転送信号に基づいて、フォトダイオードＰＤに蓄積された電荷を、容量ＣＣが形成されるフローティングデフュージョン（ＦＤ）領域ＦＤに転送する。増幅トランジスタＴＡは、転送された電荷によりＦＤ領域ＦＤに生じた電圧がそのゲートに印加されることにより、フォトダイオードＰＤで生成された電荷に応じた信号を出力する。
【００２２】
増幅トランジスタＴＡの入力側（ドレイン）には、電源電圧ＶＤＤが印加されている。ＦＤ領域ＦＤを所定の電圧にリセットするためのリセットトランジスタＴＲが設けられている。リセットトランジスタＴＲの入力側（ドレイン）は、リセット電圧線ＨＲ３またはＨＲ４に接続され、水平制御部ＨＣからリセット電圧線ＨＲを介して後述する所定の電圧が供給される。
【００２３】
各画素（Ｇｂ，Ｚ２，Ｒ，Ｇｒ）の増幅トランジスタＴＡの出力側（ソース側）は、垂直選択トランジスタＴＶの入力側に接続されている。垂直選択トランジスタＴＶのゲートには、垂直選択線ＶＳ７またはＶＳ８が接続されており、図２（ａ）に示した垂直制御部ＶＣから送られてくる制御信号により、垂直選択トランジスタＴＶが導通または非導通となるように制御される。
【００２４】
撮像画素（Ｇｂ，Ｒ，Ｇｒ）の垂直選択トランジスタＴＶの出力側は、水平選択トランジスタＴＨ１の入力側に接続されている。すなわち、垂直選択トランジスタＴＶと水平選択トランジスタＴＨ１は、直列に配置されている。水平選択トランジスタＴＨ１のゲートは、水平選択線ＨＳ３またはＨＳ４に接続されており、図２（ａ）に示した水平制御部ＨＣから送られてくる制御信号により、水平選択トランジスタＴＨ１が導通または非導通となる。
実施形態の撮像素子３の撮像画素（Ｇｂ，Ｒ，Ｇｒ）において、増幅トランジスタＴＡ、垂直選択トランジスタＴＶ、および水平選択トランジスタＴＨ１を一体として、あるいはそのいずれかを、出力部と解釈することができる。
【００２５】
一方、特殊画素Ｚ２においては、垂直選択トランジスタＴＶの出力側は、特殊水平選択トランジスタＴＨ２の入力側に接続されている。特殊水平選択トランジスタＴＨ２のゲートは、特殊水平選択線ＺＳに接続されており、図２（ａ）に示した水平制御部ＨＣから送られてくる制御信号により、特殊水平選択トランジスタＴＨ２が導通または非導通となる。
実施形態の撮像素子３の特殊画素Ｚ２の増幅トランジスタＴＡ、垂直選択トランジスタＴＶ、および特殊水平選択トランジスタＴＨ２を一体として、あるいはそのいずれかを、出力部と解釈することができる。
【００２６】
画素ブロックＢＣ２内の撮像画素（Ｇｂ，Ｒ，Ｇｒ）の水平選択トランジスタＴＨ１の出力部、および画素ブロックＢＣ２内の特殊画素Ｚ２内の特殊水平選択トランジスタＴＨ２の出力部は、いずれも１つの出力線ＲＷに接続されている。そして、出力線ＲＷは、画素３０の信号を読み出す読出部に接続されている。読出部は、例えば、画素３０から出力されるアナログ信号をデジタル信号に変換するＡＤ変換部ＡＤＣを有する。また出力線ＲＷは、各画素３０に電流を供給する電流源ＣＳと接続されている。
【００２７】
制御部ＣＵは、垂直選択線ＶＳおよび水平選択線ＨＳへの制御信号の電圧を制御することにより、画素ブロックＢＣ２内の任意の１つ以上の画素（Ｇｂ，Ｚ２，Ｒ，Ｇｒ）の信号（増幅トランジスタＴＡの出力）を出力線ＲＷに出力させる。読出部は、画素ブロックＢＣ２内の画素（Ｇｂ，Ｚ２，Ｒ，Ｇｒ）の信号を読み出す。
【００２８】
図４は、水平制御部ＨＣに含まれる回路図である。図４には、水平制御部ＨＣに含まれる回路の一部と、複数の画素３０の一部と、上述の画素ブロックＢＣ１，ＢＣ２内の画素３０に接続される水平選択線ＨＳの一部、特殊水平選択線ＺＳ、およびリセット電圧線ＨＲの一部が示されている。
【００２９】
それぞれの水平選択線ＨＳは、水平制御部ＨＣにおいて選択線切替スイッチＳＳ１〜ＳＳ４（総称して、選択線切替スイッチＳＳとも言う）に接続されている。選択線切替スイッチＳＳにより、それぞれの水平選択線ＨＳは、例えば電源電圧ＶＤＤ等の高電圧が供給されている高電圧線ＳＨか、例えば接地電圧ＧＮＤ等の低電圧が供給されている低電圧線ＳＬかのいずれかに、切替可能に接続される。
【００３０】
例えば、水平選択線ＨＳ１が、高電圧線ＳＨに接続された場合、水平選択線ＨＳ１が接続される画素３０内の水平選択トランジスタＴＨ１は導通状態となる。水平選択線ＨＳ１が、低電圧線ＳＬに接続された場合、その水平選択トランジスタＴＨ１は非導通状態となる。
特殊水平選択線ＺＳは、水平制御部ＨＣにおいて特殊切替スイッチＳＺに接続されている。特殊切替スイッチＳＺにより、特殊水平選択線ＺＳは、高電圧線ＳＨか低電圧線ＳＬかのいずれかに、切替可能に接続される。例えば、特殊水平選択線ＺＳが、高電圧線ＳＨに接続された場合、特殊水平選択線ＺＳが接続される画素３０内の水平選択トランジスタＴＨ２は導通状態となる。特殊水平選択線ＺＳが、低電圧線ＳＬに接続された場合、その水平選択トランジスタＴＨ２は非導通状態となる。
【００３１】
一方、それぞれのリセット電圧線ＨＲは、水平制御部ＨＣにおいてリセット線切替スイッチＳＲ１〜ＳＲ４（総称して、リセット線切替スイッチＳＲとも言う）に接続されている。リセット線切替スイッチＳＲにより、それぞれのリセット電圧線ＨＲは、例えば電源電圧ＶＤＤ等の第１電圧が供給されている第１電圧線ＲＲ１、第１電圧より基板電圧に近い第２電圧が供給されている第２電圧線ＲＲ２、または第２電圧より基板電圧に近い第３電圧が供給されている第３電圧線ＲＲ３のいずれかに、切替可能に接続される。
【００３２】
水平制御部ＨＣにより、各画素３０内のリセットトランジスタＴＲの入力側には、リセット電圧線ＨＲを介して、第１電圧、第２電圧、または第３電圧のいずれかが印加される。
選択線切替スイッチＳＳ、特殊切替スイッチＳＺ、リセット線切替スイッチＳＲは、いずれも、半導体スイッチ、たとえばＭＯＳトランジスタ回路で構成することができる。
【００３３】
図示は省略するが、垂直制御部ＶＣ内にも、図４に示した水平制御部ＨＣと同様に、各垂直選択線ＶＳに印加する電圧を切替える切替スイッチが配置されている。
これらの各スイッチの切替え、すなわち垂直選択線ＶＳ、水平選択線ＨＳ、特殊水平選択線ＺＳ、およびリセット電圧線ＨＲのそれぞれにどのような電圧の信号を送るかは、制御部ＣＵ内の制御回路により制御することができる。
なお、制御部ＣＵは、撮像素子が実装される各種装置、機器からの指示に基づき切替スイッチを移動制御することもできる。
【００３４】
図示は省略するが、図３に示した各画素３０内の転送トランジスタＴＸのゲート、およびリセットトランジスタＴＲのゲートには、従来のＣＭＯＳ型撮像素子と同様に、水平選択線ＨＳまたは垂直選択線ＶＳと同様の不図示の制御線が接続されている。そして、制御部ＣＵは、この制御線によりｘ方向に１行またはｙ方向に１列に並ぶ画素３０毎に転送トランジスタＴＸ、およびリセットトランジスタＴＲの導通状態を制御することができる。
【００３５】
あるいは、転送トランジスタＴＸおよびリセットトランジスタＴＲの制御を、画素３０毎に行う構成としてもよい。このためには、例えば、それぞれの制御線についても水平方向および垂直方向の２方向の制御線からなる構成とし、転送トランジスタＴＸおよびリセットトランジスタＴＲのそれぞれを直列で配置された２つのトランジスタで構成する。そして、２つのトランジスタのゲートのそれぞれに、水平方向の制御線および垂直方向の制御線のいずれかを接続すればよい。
【００３６】
本実施形態の撮像素子３においては、後述するように１つの読出部に接続されている１つの画素ブロックＢＣ内の任意の数の画素３０の信号を、出力線ＲＷおよび読出部を介して、合算して読み出すこと（ビニング読出し）ができる。
ビニング読出しにより、撮像素子３を、例えば撮像素子の総画素数よりも少ない画素数の画像データを出力する低解像度モードでの使用に、容易に適用することができる。ビニング読出しでは、１つの画素ブロックＢＣ内の２つ以上の画素３０を、読出部により合算して読み出すことにより各画素３０の信号に混入するノイズが平滑化されるため、よりノイズの少ない画像を得ることができる。
【００３７】
読出部により読み出し時に合算される複数の画素３０は、同色の画素であることが好ましい。よって、垂直制御部ＶＣおよび水平制御部ＨＣは、垂直選択線ＶＳおよび水平選択線ＨＳへの制御信号の電圧を制御して、１つの画素ブロックＢＣ内の２つ以上の同色の画素３０を選択し、それらの信号（増幅トランジスタＴＡの出力）を、出力線ＲＷに出力させる。
【００３８】
（読出し画素とクリップ動作画素の動作）
信号を読み出す際に、読出部の入力側における信号の電圧が所定の値を下回った場合のように読出部に異常値が出力される場合、画素ブロックＢＣ内の出力線ＲＷに繋がる電流源ＣＳや読出部に過剰な電流が流れる等により、電流源ＣＳや読出部が損傷する恐れがある。
これを防止するために、本実施形態の撮像素子３では、以下のようにして過剰な電流を抑制することができる。すなわち、１つの画素ブロックＢＣ内の任意の１つ以上の読出し画素の読み出し時に、１つの画素ブロックＢＣ内の他の任意の画素３０をクリップ動作画素とし、読出し画素とクリップ動作画素の信号を合算して読み出すことにより、過剰な電流を抑制することができる。
【００３９】
クリップ動作画素と合算して読出すことにより、合算された読出し信号の電圧の下限値は、クリップ動作画素からの信号による値にクリップされ、その値を下回ることを防止できるので、読出部や電流源ＣＳが損傷する恐れを解消することができる。
クリップ動作画素は、クリップのための一定の信号を出力するだけの画素として機能するで、読出し画素と同色の画素である必要はない。
【００４０】
以下、本実施形態の撮像素子３における撮像時等の光量信号の読出し動作について説明する。そして、まずは一例として、読出し画素が図３中の左上に配置されるＧ画素（撮像画素）Ｇｂであり、クリップ動作画素が図３中の左下に配置されるＲ画素（撮像画素）Ｒであるとして説明する。ただし、後述するように、読出し画素およびクリップ動作画素として他の任意の画素３０を選んでもよい。
【００４１】
撮像または焦点検出等のための露光動作に先立って、水平制御部ＨＣを含む制御部ＣＵはリセット線切替スイッチＳＲを制御して、各リセット電圧線ＨＲを第１電圧が供給されている第１電圧線ＲＲ１に接続する。そして、制御部ＣＵは、各画素３０のリセットトランジスタＴＲおよび転送トランジスタＴＸを導通状態として、ＦＤ領域およびフォトダイオードＰＤを上述の第１電圧にリセットする。
【００４２】
その後、制御部ＣＵは転送トランジスタＴＸを非導通とし、撮像素子３上のフォトダイオードＰＤに対して撮像または焦点検出等のための露光が行われる。
露光後に、露光によりフォトダイオードＰＤに生じた電荷に基づく信号を、いわゆる相関二重サンプリングを用いて読み出す。制御部ＣＵは、水平選択線ＨＳ３、水平選択線ＨＳ４、および垂直選択線ＶＳ７にハイレベルの電圧を印加し、読出し画素Ｇｂとクリップ動作画素Ｒのそれぞれの垂直選択トランジスタＴＶおよび水平選択トランジスタＴＨ１を導通状態とする。これにより、読出し画素Ｇｂとクリップ動作画素Ｒのそれぞれの増幅トランジスタＴＡの出力は、出力線ＲＷに出力され、合算されることとなる。
【００４３】
以下、図５に示したタイミングチャートも参照して説明する。
図５に示すタイミングチャートにおいて、横軸は時刻を示しており、ＴＸおよびＴＲは、各画素３０の転送トランジスタＴＸおよびリセットトランジスタＴＲのゲートに入力される制御信号の電圧を示している。一例として、各画素３０内の各トランジスタをｎＭＯＳ型としているので、図５において、制御信号がハイレベル（例えば電源電圧）の場合に制御信号が入力されるトランジスタが導通状態となり、制御信号がローレベル（例えば接地電圧）の場合に制御信号が入力されるトランジスタが非導通状態となる。
図５の、ＨＲ電圧は、各画素３０に接続されるリセット電圧線ＨＲに供給される電圧を示し、ＦＤ電圧は、各画素３０のＦＤ領域の電圧を示している。
【００４４】
読出しの開始時の時刻ｔ０においては、制御部ＣＵは、読出し画素Ｇｂおよびクリップ動作画素Ｒの、いずれの転送トランジスタＴＸおよびリセットトランジスタＴＲのゲートにも、ローレベルの制御信号を供給している。そして、制御部ＣＵは、読出し画素Ｇｂおよびクリップ動作画素Ｒのリセット電圧線ＨＲには第１電圧ＶＣ１を供給している。
なお、読出し画素Ｇｂおよびクリップ動作画素ＲのＦＤ領域ＦＤは、前述のリセット動作において第１電圧にリセットされているが、その後ノイズ等の影響により、時刻ｔ０におけるＦＤ領域ＦＤの電圧は不確定である。
【００４５】
続いて、制御部ＣＵは、時刻ｔ１から時刻ｔ２の間、読出し画素ＧｂのリセットトランジスタＴＲのゲートにハイレベルの電圧を印加し、読出し画素ＧｂのＦＤ領域ＦＤを第１電圧ＶＣ１にリセットする。この結果、読出し画素Ｇｂ内の増幅トランジスタＴＡのゲートには第１電圧ＶＣ１が印加され、増幅トランジスタＴＡはこれに基づく増幅信号、すなわちフォトダイオードＰＤに蓄積された電荷が反映されない、いわゆるダーク信号を出力する。この出力が、垂直選択トランジスタＴＶおよび水平選択トランジスタＴＨ１を介して出力線ＲＷに出力される。
【００４６】
一方、クリップ動作画素Ｒに対しては、制御部ＣＵは、時刻ｔ１以降、リセットトランジスタＴＲのゲートにハイレベル信号を印加し、クリップ動作画素Ｒに接続されるリセット電圧線ＨＲには第２電圧ＶＣ２を供給する。この結果、クリップ動作画素ＲのＦＤ領域ＦＤは第２電圧ＶＣ２にリセットされる。従って、クリップ動作画素Ｒ内の増幅トランジスタＴＡのゲートには第２電圧ＶＣ２が印加され、増幅トランジスタＴＡはこれに基づく増幅信号を出力する。この出力が、垂直選択トランジスタＴＶおよび水平選択トランジスタＴＨ１を介して出力線ＲＷに出力される。
【００４７】
本実施形態の撮像素子３では、読出し画素Ｇｂの信号とクリップ動作画素Ｒの信号は、いわゆるソースビニングとして合算される。従って、最終的に読出部から読み出される信号の電圧は、合算前の両信号が仮に別々に読出部から読み出された場合の電圧信号のうちの、高い方の電圧とほぼ一致する。
従って、クリップ動作画素ＲのリセットトランジスタＴＲに印加する第２電圧ＶＣ２は以下のように設定される。すなわち、仮にクリップ動作画素Ｒのみが接続されたときの読出部の出力電圧値が、仮にダーク信号を出力する読出し画素Ｇｒのみが接続されたときの読出部の出力電圧値の想定値を上回らない値となるように、第２電圧ＶＣ２は設定される。
【００４８】
具体的には、各画素３０の増幅トランジスタＴＡはｎＭＯＳ型なので、第２電圧ＶＣ２は、第１電圧ＶＣ１よりも低い（接地電圧に近い）電圧に設定する。ただし、あまり低い電圧であると、出力信号をクリップする機能が失われるので、接地電圧を基準として第１電圧ＶＣ１の２〜６割程度の電圧とするのがよい。
制御部ＣＵは、読出部に信号の読出しを指令し、この状態で読出部の入力部に加わる電圧がＡＤ変換され、ダークサンプリングが行われる。
【００４９】
次に、制御部ＣＵは、時刻ｔ３から時刻ｔ４の間、読出し画素Ｇｂの転送トランジスタＴＸのゲートにハイレベルの電圧を印加して、光電変換によって生じたフォトダイオードＰＤ内の電荷を、ＦＤ領域に転送する。一方、時刻ｔ３において、クリップ動作画素Ｒに接続されるリセット電圧線ＨＲに供給する電圧を第３電圧ＶＣ３に変更する。この結果、クリップ動作画素ＲのＦＤ領域ＦＤは第３電圧ＶＣ３にリセットされる。
【００５０】
時刻ｔ４に、制御部ＣＵは読出部に信号の読出しを指令し、この状態で読出部の入力部に加わる電圧がＡＤ変換され、シグナルサンプリングが行われる。
第３電圧ＶＣ３も以下のように設定される。すなわち、仮にクリップ動作画素Ｒのみが接続された読出部の出力電圧値が、仮に読出し画素Ｇｒのみが接続された読出部の出力電圧の想定値を上回らない値となるように、第３電圧ＶＣ３は設定される。
【００５１】
具体的には、第３電圧ＶＣ３は、第２電圧ＶＣ２より低く、接地電圧を基準として第２電圧ＶＣ２の３〜７割程度の電圧とするのがよい。
なお、各画素３０内の増幅トランジスタＴＡがｐＭＯＳ型である場合、上記の第１電圧、第２電圧、および第３電圧の高低関係は逆転する。
【００５２】
読出部は、上記のシグナルサンプリングとダークサンプリングの結果から、その差分を算出して、読出し画素Ｇｂからの光量信号の読出し結果として出力する。よって、ダークサンプリングによる読出し信号は、シグナルサンプリングによる読出し信号を補正するための補正信号と解釈することができる。
各画素ブロックＢＣ内の読出部で読み出された出力は、不図示の出力制御回路を経て、撮像素子３から出力される。
【００５３】
（読出し画素とクリップ動作画素の選択）
次に、制御部ＣＵが垂直選択線ＶＳ、水平選択線ＨＳ、および特殊水平選択線ＺＳの信号レベルを制御することにより行われる読出し画素およびクリップ動作画素の選択動作について、図２（ｂ）および図３を参照して説明する。
【００５４】
始めに、図２（ｂ）に示す画素ブロックＢＣ２内において、全てのＧ画素Ｇｂを読み出し画素とし、画素ブロックＢＣ２内の最下段に配置される水平選択線ＨＳ４に接続される２つのＲ画素Ｒをクリップ動作画素として選択する場合について説明する。
この場合、制御部ＣＵは、４つのＧ画素Ｇｂおよび２つのＲ画素Ｒに接続されている垂直選択線ＶＳ５、ＶＳ７に、垂直選択トランジスタＴＶを導通させるハイレベルの電圧を供給し、これらの画素に接続されている水平選択線ＨＳ１、ＨＳ３、ＨＳ４に、水平選択トランジスタＴＨ１を導通させるハイレベルの電圧を供給する。
【００５５】
一方、これらの画素に接続されていない、水平選択線ＨＳ２、特殊水平選択線ＺＳ、および垂直選択線ＶＳ６、ＶＳ８には、ローレベルの電圧を供給する。
これにより、各画素ブロックＢＣ２内の画素３０のうち、読出し画素である４つのＧ画素Ｇｂと水平選択線ＨＳ４に接続される２つのＲ画素Ｒからの信号のみを、出力線ＲＷに接続し、読出部により読み出すことができる。
【００５６】
すなわち、上述した相関２重サンプリングによる読出しにおいて、４つのＧ画素Ｇｂを読出し画素として、水平選択線ＨＳ４に接続される２つのＲ画素Ｒをクリップ動作画素として、読出しを行えばよい。
具体的には、４つのＧ画素Ｇｂのリセット部に接続されるリセット電圧線ＨＲ１、ＨＲ３には、常に第１電圧ＶＣ１を印加し、リセットトランジスタＴＲおよび転送トランジスタＴＸには、図５に示した所定のタイミング（読出し画素の所定のタイミング）でハイレベルの電圧を印加する。
【００５７】
水平選択線ＨＳ４に接続される２つのＲ画素Ｒのリセット部に接続されるリセット電圧線ＨＲ４には、図５に示した所定のタイミング（クリップ動作画素の所定のタイミング）で第１電圧ＶＣ１、第２電圧ＶＣ２、第３電圧ＶＣ３を順次印加する。また、水平選択線ＨＳ４に接続される２つのＲ画素ＲのリセットトランジスタＴＲには、所定のタイミングでハイレベルの電圧を印加する。
これにより、画素ブロックＢＣ２内において、２つのＲ画素Ｒをクリップ動作画素とし、４つのＧ画素Ｇｂを読み出し画素として、ビニング読出しを行うことができる。
【００５８】
上述の読出し動作において、水平選択線ＨＳ１にはローレベルの電圧を印加することで、画素ブロックＢＣ２内の、水平選択線ＨＳ３と接続している２つのＧ画素Ｇｂを読み出し画素とし、２つのＲ画素Ｒをクリップ動作画素として、ビニング読出しを行うこともできる。
また、垂直選択線ＶＳ５にもローレベルの電圧を印加することで、画素ブロックＢＣ２内の、水平選択線ＨＳ３と垂直選択線ＶＳ７に接続している１つのＧ画素Ｇｂを読み出し画素とし、１つのＲ画素Ｒをクリップ動作画素として、ビニング読出しを行うこともできる。
【００５９】
読出し画素とクリップ動作画素を同色の画素から選択することもできる。
例えば、画素ブロックＢＣ２内で、垂直選択線ＶＳ５にのみハイレベルの電圧を印加し、他の垂直選択線ＶＳにはローレベルの電圧を印加し、水平選択線ＨＳ１、ＨＳ３にハイレベルの電圧を印加し、水平選択線ＨＳ２、ＨＳ４にはローレベルの電圧を印加する。
これにより、垂直選択線ＶＳ５と接続されている２つのＧ画素Ｇｂの信号のみを、出力線ＲＷに接続することができる。これは、一方のＧ画素Ｇｂを読出し画素、他方のＧ画素Ｇｂをクリップ動作画素とする一例であり、水平制御部ＨＣは、次のようにリセット電圧線ＨＲおよび水平選択線ＨＳに供給する信号レベルを制御する。
【００６０】
図５のタイミングチャートに従って、リセット電圧線ＨＲ１に常に第１電圧ＶＣ１を供給する。一方、リセット電圧線ＨＲ３にはタイミングに応じて、第１電圧ＶＣ１、第２電圧ＶＣ２、第３電圧ＶＣ３を順次供給し、リセットトランジスタＴＲおよび転送トランジスタＴＸのゲートには、タイミングに応じて適宜ハイレベルの電圧を供給する。これにより、リセット電圧線ＨＲ１に接続されるＧ画素Ｇｂを読出し画素として、リセット電圧線ＨＲ３に接続されるＧ画素Ｇｂをクリップ動作画素として、読出しを行うことができる。
【００６１】
上述の読出しの例では、Ｇ画素Ｇｂを読出し画素とした例について説明したが、Ｇ画素ＧｒやＲ画素Ｒ、Ｂ画素Ｂまたは特殊画素ＺＺを、読出し画素とすることも、同様にできる。
その場合、クリップ動作画素としても、同様に、読出し画素と同色の画素を使用することもでき、あるいは読出し画素と異なる色の画素を使用することもできる。
【００６２】
読出し画素またはクリップ動作画素として特殊画素ＺＺを使用する場合、特殊画素ＺＺの信号を出力線ＲＷに出力するために、上述の水平選択線ＨＳに代えて、特殊画素ＺＺに接続されている特殊水平選択線ＺＳにハイレベルの電圧を印加する。
図２（ｂ）に示す画素ブロックＢＣ２においては、青色光に対して感度の高いＢ画素Ｂの一部が特殊画素Ｚ１、Ｚ２で置き換わっているが、画素ブロックＢＣ２におけるＢ画素Ｂからの読み出し動作も、上述のＧ画素Ｇｒからの読み出し動作とほぼ同様に行うことができる。
【００６３】
例えば、２つのＢ画素Ｂを読出し画素とし、２つの特殊画素Ｚ１、Ｚ２をクリップ動作画素として信号を読み出す際には、水平選択線ＨＳ１、特殊水平選択線ＺＳ、および垂直選択線ＶＳ６、垂直選択線ＶＳ８にハイレベルの電圧を加える。そして、他の水平選択線ＨＳおよび垂直選択線ＶＳには、ローレベルの電圧を加える。
【００６４】
これにより、２つのＢ画素Ｂと２つの特殊画素Ｚ１、Ｚ２の信号のみを、出力線ＲＷに接続することができる。そして、上述の例と同様に、２つのＢ画素Ｂが読出し画素に、２つの特殊画素Ｚ１、Ｚ２がクリップ動作画素となるようにリセット電圧線ＨＲ等に所定の電圧を印加して、上述の相関２重サンプリングを行えばよい。
【００６５】
この場合に、特殊水平選択線ＺＳに代えて、水平選択線ＨＳ２にハイレベルの電圧を印加するとともに、リセット電圧線ＨＲ２に図５に示したタイミングに応じて所定の電圧を印加することにより、水平選択線ＨＳ２に接続される２つのＧ画素Ｇｒをクリップ動作画素として使用することもできる。
【００６６】
なお、特殊水平選択線ＺＳと並行して配置される水平選択線ＨＳ３は、特殊画素Ｚ１、Ｚ２内の特殊水平選択トランジスタＴＨ２と接続されていない。従って、画素ブロックＢＣ２内のＢ画素Ｂの信号の読み出しに際し、水平制御部ＨＣが水平選択線ＨＳ３にどのような信号を送っても、Ｂ画素Ｂから読出す信号に、特殊画素Ｚ１、Ｚ２からの信号が混入することはない。
ただし、水平選択線ＨＳ３は、画素ブロックＢＣ２とｘ方向に隣接する画素ブロックＢＣ１等の他の画素ブロックＢＣにおいても共用されているので、水平選択線ＨＳ３に加える信号は、他の画素ブロックＢＣでの読み出しに適した信号を加えることが好ましい。
【００６７】
以上と同様に、特殊画素ＺＺを読出し画素とし、他の撮像画素３０ｃをクリップ動作画素として、特殊画素ＺＺの信号を読み出すこともできる。
一例として、領域ＰＢ内の特殊画素Ｚ２を読出し画素、領域ＰＢ内のＧ画素Ｇｒをクリップ動作画素として読み出す場合は、垂直選択線ＶＳ８、水平選択線ＨＳ４、および特殊水平選択線ＺＳにハイレベルの電圧を印加する。そして、他の垂直選択線ＶＳおよび水平選択線ＨＳにはローレベルの電圧を印加する。
【００６８】
これにより、領域ＰＢ内の特殊画素Ｚ２と領域ＰＢ内のＧ画素Ｇｒの信号のみを、出力線ＲＷに接続することができる。
そして、以上の例と同様に、領域ＰＢ内の特殊画素Ｚ２が読出し画素に、領域ＰＢ内のＧ画素Ｇｒがクリップ動作画素となるようにリセット電圧線ＨＲ等に所定の電圧を印加して、上述の相関２重サンプリングを行えばよい。
【００６９】
以上、画素ブロックＢＣ２内の画素３０の信号の読み出しについて説明したが、これは他の画素ブロックＢＣにおいても同様である。各画素ブロックＢＣの各画素３０の信号は、各画素ブロックＢＣにそれぞれ設けられている出力線ＲＷに出力され、読出部により読み出される。なお、画素ブロックＢＣ２以外の画素ブロックの読み出しにおいても、垂直選択線ＶＳ、水平選択線ＨＳ、および特殊水平選択線ＺＳは、複数の画素ブロックＢＣで共有されていてよい。例えば、水平選択線ＨＳ１〜ＨＳ４は、画素ブロックＢＣ１の様に、画素ブロックＢＣ２に対してｘ方向に並ぶ他の画素ブロックＢＣの各画素３０にも接続されていてもよい。また、垂直選択線ＶＳ５〜ＶＳ８は、画素ブロックＢＣ２に対してｙ方向に並ぶ他の画素ブロックＢＣの各画素３０に接続されていてもよい。
【００７０】
なお、特殊画素ＺＺと撮像画素（Ｇｂ、Ｇｒ、Ｒ、Ｂ）との各信号を読み出す順序は、任意である。例えば、制御部ＣＵは、垂直選択線ＶＳおよび水平選択線ＨＳを介して、始めに特殊画素ＺＺを選択し、読出部はその出力信号を読み出し、その後に撮像画素（Ｇｂ、Ｇｒ、Ｒ、Ｂ）を選択し、読出部はその出力信号を読み出す。
【００７１】
画素ブロックＢＣ内の特殊画素ＺＺの画素数（Ｚ１およびＺ２の２個）は撮像画素３０ｃの画素数（Ｇｂ、Ｇｒ、Ｒ、Ｂを合わせて１４個）よりも少ないので、特殊画素ＺＺの信号の読み出しに要する時間は撮像画素の信号の読み出しに要する時間よりも短い。つまり、特殊画素ＺＺの信号の読み出しは、撮像画素３０ｃの信号の読み出しよりも高速に行える。例えば、特殊画素ＺＺがＡＦ画素である場合、特殊画素ＺＺの信号の読み出しが、撮像画素（Ｇｂ、Ｇｒ、Ｒ、Ｂ）の信号の読み出しよりも先に行われることで、制御部４は焦点検出を高速に行うことができる。
また、１つの画素ブロックＢＣに、２つの読出部を設けてもよい。１つの出力線ＲＷに２つの読出部を接続させることで、２つの読出部それぞれが特殊画素ＺＺの信号と撮像画素（Ｇｂ、Ｇｒ、Ｒ、Ｂ）の信号とを読み出すようにしてもよい。これにより、読出部は、特殊画素ＺＺの信号と撮像画素（Ｇｂ、Ｇｒ、Ｒ、Ｂ）の信号とをそれぞれ最適の読出しゲイン等の条件で読み出すことができる。
【００７２】
以上で説明した読出し画素とクリップ動作画素とのビニング読出しにおいては、クリップ動作画素内の転送トランジスタＴＸのゲートにはハイレベルの信号（転送信号）が印加されない。よって、クリップ動作画素として使用した画素の中のフォトダイオードＰＤには、露光により発生した電荷（光電信号）が保存されている。
従って、以上で説明した読出し画素とクリップ動作画素の組合せによる読出しが終了した後に、クリップ動作画素として使用した画素の少なくとも一つを読出し画素として、その信号を読み出すことができる。
【００７３】
以上の実施形態において、クリップ動作画素のリセット部（リセットトランジスタＴＲ）に印加される電圧は、第１電圧ＶＣ１と第２電圧ＶＣ２の２通りであってもよい。また、これに対応して、水平制御部ＨＣ内のリセット線切替スイッチＳＲによりリセット電圧線ＨＲに接続される電圧源は、第１電圧線ＲＲ１、第１電圧より基板電圧に近い第２電圧が供給されている第２電圧線ＲＲ２の２つであってもよい。
【００７４】
この場合、図５に示したクリップ動作画素の場合のＨＲ電圧（クリップ動作画素に接続されるリセット電圧線ＨＲに供給される電圧）は、時刻ｔ０から時刻ｔ１までが第１電圧ＶＣ１で、時刻ｔ１以降は第２電圧ＶＣ２とすればよい。
この場合、第２電圧ＶＣ２は、接地電圧を基準として第１電圧ＶＣ１の２〜４割程度の電圧とすればよい。
【００７５】
以上の実施形態において、ソースビニング読出しにより合算して読み出される画素３０のうちの、読出し画素については第１画素と解釈することができる。一方の、クリップ動作画素については第２画素と解釈することができる。
また、各画素３０のＦＤ領域ＦＤは、フォトダイオードＰＤで光電変換された電荷が転送されここに蓄積されるので、蓄積部と解釈することもできる。そして、読出し画素（第１画素）のＦＤ領域ＦＤは第１蓄積部と解釈することもでき、クリップ動作画素（第２画素）のＦＤ領域ＦＤは第２蓄積部と解釈することもできる。
【００７６】
また、以上の実施形態において、クリップ動作画素を使用せず、ソースビニングにより合算して読み出される画素３０を複数の読出し画素のみとしてもよい。これは、上述の読出し例においてクリップ動作画素として使用している画素を選択しないことにより、実現できる。具体的には、相関２重サンプリング時に、クリップ動作画素を垂直選択線ＶＳ、水平選択線ＨＳ、および特殊水平選択線ＺＳで選択せず、または、クリップ動作画素に所定のタイミングで各種のリセット電圧やリセットトランジスタＴＲを制御する信号を送らなければよい。
【００７７】
この場合、合算して読み出される複数の画素３０のうちの任意の１つ以上を第１画素、第１画素以外の画素のうちの１つ以上を第２の画素と解釈することができる。そして、フォトダイオードＰＤで発生した電荷が転送された第１画素のＦＤ領域ＦＤに生じる電圧を第１電圧、フォトダイオードＰＤで発生した電荷が転送された第２画素のＦＤ領域ＦＤに生じる電圧を第２電圧と解釈することもできる。
【００７８】
図６は、本実施形態の撮像素子３の画素３０部分の断面を示す図である。なお図６では、撮像素子３の全体のうち、一部の断面のみを示している。図６中に示したｚ方向およびｚ方向は、図１中に示した各方向と同じである。撮像素子３は、いわゆる裏面照射型の撮像素子である。撮像素子３は、紙面上方向から入射した光を光電変換する。撮像素子３は、第１半導体基板７と、第２半導体基板８とを備える。
【００７９】
上述のとおり、撮像素子３は複数の画素３０を有している。１つの画素３０は、第１半導体基板７に設けられた画素上部３０ｘと、第２半導体基板８に設けられた画素下部３０ｙとを含む。１つの画素上部３０ｘには、１つのマイクロレンズ７４、１つのカラーフィルタ７３、１つのフォトダイオードＰＤの受光部３１等が含まれる。
【００８０】
第１半導体基板７は、画素上部３０ｘに含まれるフォトダイオードＰＤの受光部３１を含む受光層７１と、転送トランジスタＴＸ、増幅トランジスタＴＡ等のトランジスタが形成されている配線層７２とを備える。受光層７１は、第１半導体基板７の配線層７２とは反対側（裏面側）に配置される。受光層７１には、複数の受光部３１が二次元状に配置されている。
画素上部３０ｘは、入射光を光電変換する部分である受光部３１を含むので、撮像部と解釈することもできる。
第２半導体基板８には、画素下部３０ｙに含まれる垂直選択トランジスタＴＶ、水平選択トランジスタＴＨ１、特殊水平選択トランジスタＴＨ２、垂直選択線ＶＳ、水平選択線ＨＳ、特殊水平選択線ＺＳと、読出部および電流源ＣＳなどが配置されている。
【００８１】
配線層７２の表面には複数のバンプ７５が配置される。第２半導体基板８の、配線層７２に対向する面には、複数のバンプ７５に対応する複数のバンプ７６が配置される。複数のバンプ７５と複数のバンプ７６とは互いに接合されている。複数のバンプ７５と複数のバンプ７６とを介して、第１半導体基板７と第２半導体基板８とが電気的に接続されており、すなわち第１半導体基板７と第２半導体基板８とは積層されている。
なお、複数の画素３０からの信号を読み出す読出部は、第２半導体基板８に配置されているため、第１半導体基板７に配置されている撮像部に積層されていると解釈することもできる。
【００８２】
なお、上述した第１半導体基板７および第２半導体基板８にそれぞれ配置される回路要素の構成は一例であって、そのうちのいくつかの構成物は、第１半導体基板７および第２半導体基板８のどちらに配置してもよい。
フォトダイオードＰＤの受光部３１を含む受光層７１と、転送トランジスタＴＸ、増幅トランジスタＴＡ、および垂直選択トランジスタＴＶ、水平選択トランジスタＴＨ２、水平選択トランジスタＴＨ１、特殊水平選択トランジスタＴＨ２、水平選択線ＨＳ３，ＨＳ４、特殊水平選択線ＺＳを第１半導体基板７に形成し、読出部および電流源ＣＳを第２半導体基板８に配置してもよい。
垂直制御部ＶＣおよび水平制御部ＨＣは、第１半導体基板７および第２半導体基板８のどちらに配置してもよい。
ただし、第１半導体基板７に多くの回路要素を配置すると、第１半導体基板７に受光部３１を配置する面積または体積が十分に確保できなくなるので、読出部および電流源ＣＳは、第２半導体基板８に配置することが好ましい。
【００８３】
各画素３０のカラーフィルタ７３には、各画素の分光感度特性に合わせたカラーフィルタが配置されている。
また、画素３０のうち特殊画素ＺＺにも、カラーフィルタ７３が配置される。特殊画素ＺＺがＡＦ画素である場合、Ｇのカラーフィルタがカラーフィルタ７３として設けられる。なお、特殊画素ＺＺに設けられるカラーフィルタ７３は、入射光の全波長域を透過するフィルタであってもよい。また、特殊画素ＺＺに設けられるカラーフィルタ７３は、撮像画素３０ｃに配置されるカラーフィルタ７３のいずれとも、分光特性が異なるカラーフィルタ７３であってもよい。
【００８４】
特殊画素ＺＺが、赤外光を受光するための画素である場合、カラーフィルタ７３は、赤外光の透過率が高く可視光の透過率が低いものとなる。また、特殊画素ＺＺが、可視光を受光するための画素である場合、カラーフィルタ７３は、可視光の全波長域について透過率の高いものとなる。
【００８５】
なお、特殊画素ＺＺのカラーフィルタ７３の平均透過率を、撮像画素３０ｃのカラーフィルタ７３の平均透過率と異ならせること等により、特殊画素ＺＺの感度を、撮像画素３０ｃの感度と異ならせてもよい。ここで、平均透過率とは、受光部３１が光電変換する光の全波長に対する透過率の平均をいう。
特殊画素ＺＺの感度は、特殊画素ＺＺの受光部３１の面積を撮像画素３０ｃの受光部３１の面積と異ならせる、または受光部３１へのイオン注入の条件を異ならせることによって、撮像画素３０ｃの感度と異ならせてもよい。
【００８６】
図７は、特殊画素ＺＺがＡＦ画素である場合の一例を示す図である。図７では、図６に示した撮像素子３の断面図から第２半導体基板８を省略している。
特殊画素Ｚ１は、カラーフィルタ７３と第１半導体基板７の境界部に、受光部３１の右側を遮光する遮光部７５Ｒが設けられる。一方、特殊画素Ｚ２は、その境界部に、受光部３１の左側を遮光する遮光部７５Ｌが設けられる。
【００８７】
特殊画素Ｚ１に入射する光のうち、撮像素子３の入射面に垂直な方向ＰＬに対して−ｘ方向に傾いて入射する光ＬＬは、遮光部７５Ｒに遮光される。一方、特殊画素Ｚ２に入射する光のうち、撮像素子３の入射面に垂直な方向ＰＬに対して＋ｘ方向に傾いて入射する光ＬＲは、遮光部７５Ｌに遮光される。
この結果、特殊画素Ｚ１およびＺ２は、それぞれ異なる入射方向から入射する光に対する感度が低下し、逆に言えば、それぞれ異なる入射方向から入射する光に対する感度が相対的に高くなる。
【００８８】
この撮像素子３を、図１の撮像装置に適用すれば、特殊画素Ｚ１およびＺ２は、撮像光学系２の瞳面でそれぞれ異なる位置を通る光に対する感度が高い素子となるため、像面位相差合焦検出のための画素として機能する。
なお、遮光部７５Ｒ、７５Ｌを設ける位置は、上述のカラーフィルタ７３と第１半導体基板７の境界部に限られるわけではなく、マイクロレンズ７４から第１半導体基板７までの間のどこかに設ければよい。
【００８９】
以上の撮像素子の実施形態において、各画素３０の配列は、必ずしもベイヤー配列に限られるものではない。また、水平選択線ＨＳ、特殊水平選択線ＺＳは、撮像素子３の長辺方向ではなく短辺方向に延びていてもよく、垂直選択線ＶＳは、撮像素子３の短辺方向ではなく長辺方向に延びていてもよい。
また、各画素３０の信号の出力を制御する水平選択線ＨＳ、特殊水平選択線ＺＳ、および垂直選択線ＶＳは、必ずしも水平方向（ｘ方向）および垂直方向（ｙ方向）に延在するものでなくてもよい。そして、水平選択線ＨＳ、特殊水平選択線ＺＳ、および垂直選択線ＶＳは、複数の画素３０で共有されていなくてもよい。
【００９０】
なお、特殊画素ＺＺからの信号の出力は、遮光部７５Ｒ、７５Ｌが設けられる等により、撮像画素３０ｃからの信号の出力よりも小さな値となる場合が多い。そこで、特殊画素ＺＺには、その内部に、信号の出力を例えば２倍程度に増大させる増幅回路を組み込んでもよい。あるいは、特殊画素ＺＺからの出力信号にオフセットを加えることで、その値を増加させても良い。
【００９１】
なお、上述の実施形態においては、各画素ブロックＢＣ内の撮像画素３０ｃ、およびＢ画素Ｂの総数は、その画素ブロックＢＣ内に特殊画素ＺＺが含まれるか否かにより変動する。従って、上述のビニング読出しを行う場合には、画素ブロックＢＣの加算信号の大きさも、その画素ブロックＢＣが特殊画素ＺＺを含むか否かより変動する恐れがある。
【００９２】
そこで、この加算信号の変動を防止するために、特殊画素ＺＺを含む画素ブロックＢＣの加算信号を、画素ブロックＢＣに含まれる特殊画素ＺＺの数に応じて増減させる補正回路を設けても良い。この補正回路は、画素ブロックＢＣ内に設けても良く、画素ブロックＢＣ以外の撮像素子３内に設けても良い。あるいは、撮像素子３内に補正回路を設ける代わりに、制御部４においてこの補正を行っても良い。
【００９３】
例えば、図（ｂ）に示した例においては、画素ブロックＢＣ１には特殊画素ＺＺは含まれず、Ｇ画素Ｇｂ、Ｇ画素Ｇｒ、Ｂ画素Ｂ、Ｒ画素Ｒがそれぞれ４個ずつ含まれている。一方、画素ブロックＢＣ２には２個の特殊画素ＺＺ（Ｚ１、Ｚ２）が含まれ、Ｇ画素Ｇｂ、Ｇ画素Ｇｒ、Ｒ画素Ｒはそれぞれ４個ずつ含まれているが、Ｂ画素Ｂは２個しか含まれていない。従って、画素ブロックＢＣ２においてＢ画素Ｂのビニング読出しを行う場合には、加算信号を（４／２）倍する。これにより、Ｂ画素Ｂをビニング読出した際の加算信号を、画素ブロックＢＣ１と画素ブロックＢＣ２とでほぼ等しくすることができる。
【００９４】
（撮像素子の実施形態の効果）
（１）以上の実施形態の撮像素子３は、第１画素および第２画素を有している。そして、第１画素は、光を光電変換して電荷を生成するフォトダイオード（第１光電変換部）ＰＤ、フォトダイオードＰＤで生成された電荷を蓄積するＦＤ領域（第１蓄積部）ＦＤ、およびＦＤ領域ＦＤの電圧に基づく第１信号を出力する選択トランジスタ（第１出力部）ＴＨ１を有し、第２画素は、光を光電変換して電荷を生成するフォトダイオード（第２光電変換部）ＰＤ、フォトダイオードＰＤで生成された電荷を蓄積するＦＤ領域（第２蓄積部）ＦＤ、およびＦＤ領域ＦＤの電圧に基づく第２信号を出力する選択トランジスタ（第２出力部）ＴＨ１もしくはＴＨ２を有している。以上の実施形態の撮像素子３は、さらに、第１画素の選択トランジスタＴＨ１と第２画素の選択トランジスタＴＨ１もしくはＴＨ２とが接続され、第１信号および第２信号が出力される出力線ＲＷと、第１画素のＦＤ領域ＦＤの電圧を第１電圧に制御し、第２画素のＦＤ領域ＦＤの電圧を第１電圧と異なる第２電圧または第１電圧に制御可能な制御部ＣＵとを備えている。
このような構成としたので、出力線ＲＷに接続された複数の画素のうち、任意の１つまたは複数の画素３０の出力を選択して、出力線ＲＷに出力させることができるという効果を有している。
【００９５】
（２）さらに、制御部ＣＵは、第１出力部が第１信号を出力する間、第２蓄積部を第２電圧に制御することもできる。これにより、第１信号が所定の範囲を超える異常値である場合にも、電流源ＩＳに過剰な電流が生じることを防止でき、撮像素子３の破損を防止することができる。
【００９６】
上記では、種々の実施形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。また、各実施形態および変形例は、それぞれ単独で適用してもよいし、組み合わせて用いてもよい。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
【００９７】
次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
日本国特願２０１８−１８５６３５号（２０１８年９月２８日出願）
【符号の説明】
【００９８】
１：撮像装置、２：撮像レンズ、３：撮像素子、４：制御部（生成部）、５：レンズ移動部、７：第１半導体基板、８：第２半導体基板、ＢＣ，ＢＣ１，ＢＣ２：画素ブロック、ＨＣ：水平制御部、ＶＣ：垂直制御部、ＣＵ：制御部、画素３０、Ｇｒ，Ｇｂ：Ｇ画素、Ｒ：Ｒ画素、Ｂ：Ｂ画素、Ｚ１，Ｚ２：特殊画素、ＶＳ，ＶＳ１〜ＨＳ８：垂直選択線、ＨＳ，ＨＳ１〜ＨＳ４：水平選択線、ＺＳ：特殊水平選択線、ＨＲ，ＨＲ１〜ＨＲ４：リセット電圧線、ＰＤ：フォトダイオード、ＴＸ：転送トランジスタ、ＴＲ：リセットトランジスタ、ＴＡ：増幅トランジスタ、ＴＶ：垂直選択トランジスタ、ＴＨ１：水平選択トランジスタ、ＴＨ２：特殊水平選択トランジスタ、ＲＷ：読み出し線、ＡＤＣ：読出部、３１：感光部、７３：カラーフィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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