(57)【要約】  電源電圧が低下した場合であっても、クロック信号のデューティ比の調整を安定化する。  デューティ比補正回路は、反転バッファ、キャパシタ、低域フィルタ、誤差増幅器および調整部を具備する。反転バッファは、入力信号を反転する。キャパシタは、反転バッファの出力に接続されて反転された信号の立ち上がり時間および立ち下がり時間を調整する。低域フィルタは、反転された信号の低周波成分を抽出する。誤差増幅器は、抽出された低周波成分と参照信号との差分に基づいて反転バッファの出力ソース電流および出力シンク電流の少なくとも１つを制御することにより、反転された信号の立ち上がりおよび立ち下がりのうちの少なくとも１つを変化させて反転された信号のデューティ比の調整を行う。調整部は、誤差増幅器における反転バッファの制御を調整する。
2020044664.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を反転する反転バッファと、
前記反転バッファの出力に接続されて前記反転された信号の立ち上がり時間および立ち下がり時間を調整するキャパシタと、
前記反転された信号の低周波成分を抽出する低域フィルタと、
前記抽出された低周波成分と参照信号との差分に基づいて前記反転バッファの出力ソース電流および出力シンク電流の少なくとも１つを制御することにより、前記反転された信号の立ち上がりおよび立ち下がりのうちの少なくとも１つを変化させて前記反転された信号のデューティ比の調整を行う誤差増幅器と、
前記誤差増幅器における前記反転バッファの制御を調整する調整部と
を具備するデューティ比補正回路。
【請求項２】
前記反転バッファに電源電流を供給する定電流電源部を更に具備し、
前記誤差増幅器は、前記定電流電源部の電源電流を制御する制御信号を出力することにより、前記反転された信号の立ち上がりおよび立ち下がりのうちの少なくとも１つを変化させて前記反転された信号のデューティ比を調整し、
前記調整部は、前記出力される制御信号を調整することにより前記誤差増幅器における前記反転バッファの制御を調整する
請求項１記載のデューティ比補正回路。
【請求項３】
前記調整部は、電源電圧が印加されるカレントミラー回路を備え、前記カレントミラー回路のミラー電流を調整信号として前記出力される制御信号に重畳することにより前記出力される制御信号を調整する請求項２記載のデューティ比補正回路。
【請求項４】
前記定電流電源部は、前記反転バッファにソース側電源電流を供給するソース定電流電源部および前記反転バッファにシンク側電源電流を供給するシンク定電流電源部により構成される請求項２記載のデューティ比補正回路。
【請求項５】
前記誤差増幅器は、前記ソース定電流電源部に制御信号を出力するソース側誤差増幅器および前記シンク定電流電源部に制御信号を出力するシンク側誤差増幅器により構成される請求項４記載のデューティ比補正回路。
【請求項６】
前記制御信号に所定のバイアス電圧を付加して前記ソース側定電流電源部および前記シンク側定電流電源部に供給するバイアス回路をさらに具備する請求項４記載のデューティ比補正回路。
【請求項７】
前記誤差増幅器のオフセットを調整するオフセット調整部をさらに具備する請求項１記載のデューティ比補正回路。
【請求項８】
前記反転バッファは、ドレイン端子が共通に接続されるｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタにより構成されるとともに前記共通に接続されるドレイン端子が自身の反転バッファの出力端を構成する請求項１記載のデューティ比補正回路。
【請求項９】
前記反転バッファは、前記ｐチャネルＭＯＳトランジスタおよび前記ｎチャネルＭＯＳトランジスタのゲートと自身の反転バッファの入力端との間にキャパシタがそれぞれ接続される請求項８記載のデューティ比補正回路。
【請求項１０】
信号を発生する発振回路と、
前記信号を反転する反転バッファと、
前記反転バッファの出力に接続されて前記反転された信号の立ち上がり時間および立ち下がり時間を調整するキャパシタと、
前記反転された信号の低周波成分を抽出する低域フィルタと、
前記抽出された低周波成分と参照信号との差分に基づいて前記反転バッファの出力ソース電流および出力シンク電流の少なくとも１つを制御することにより、前記反転された信号の立ち上がりおよび立ち下がりのうちの少なくとも１つを変化させて前記反転された信号のデューティ比の調整を行う誤差増幅器と、
前記誤差増幅器における前記反転バッファの制御を調整する調整部と
を具備する信号生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、デューティ比補正回路および信号生成回路に関する。詳しくは、信号のデューティ比を補正するデューティ比補正回路および当該デューティ比補正回路を備える信号生成回路に関する。
【背景技術】
【０００２】
従来、モバイル機器の送信装置として、ＢＬＥ規格に準拠した送信装置が使用されている。この送信装置から送信される信号は、デューティ比を５０％にして２次歪みを低減する必要がある。妨害電波の送信を低減するためである。このような送信装置としてＤＣＯ（Digital Controlled Oscillator）により生成された信号のデューティ比を５０％に補正した後、パワーアンプにて増幅し、アンテナより送信する送信装置が使用されている。上述の信号のデューティ比を補正する回路として、例えば、クロック信号の立ち上がりタイミングを制御する回路を有するデューティ比補正回路が提案されている（例えば、特許文献１参照。）。【０００３】
このデューティ比補正回路は、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタにより構成されるＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータを有する。このＣＭＯＳインバータのｐチャネルＭＯＳトランジスタのソースは第２のｐチャネルＭＯＳトランジスタを介して電源線Ｖｄｄに接続され、ｎチャネルＭＯＳトランジスタのソースは第２のｎチャネルＭＯＳトランジスタを介して接地される。第２のｐチャネルＭＯＳトランジスタのゲートは所定の電圧にバイアスされる。一方、第２のｎチャネルＭＯＳトランジスタのゲートには帰還制御のための信号が入力される。具体的には、ローパスフィルタによりＣＭＯＳインバータの出力信号からデューティ比に応じた信号が生成され、上述の第２のｎチャネルＭＯＳトランジスタのゲートに負帰還される。このような構成により、ＣＭＯＳインバータに入力されたクロック信号は、立ち上がり時間が調整されてデューティ比が調整される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−０６８７９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述の従来技術では、電源電圧が低下した場合に、クロック信号のデューティ比が調整できないという問題がある。消費電力を低減するためには、送信機の低電源電圧化が必要となる。しかし、上述の従来技術では、ＣＭＯＳインバータに第２のｐチャネルＭＯＳトランジスタおよび第２のｎチャネルＭＯＳトランジスタが直列に接続される構成を採る。このため、低電源電圧化した際に第２のｎチャネルＭＯＳトランジスタのドレイン−ソース間電圧Ｖｄｓが不足する。立ち上がり時間の調整効率が低下することとなり、帰還制御系の利得が低下してクロック信号のデューティ比が調整できなくなるという問題がある。【０００６】
本開示は、上述した問題点に鑑みてなされたものであり、電源電圧が低下した場合であっても、信号のデューティ比の調整を安定化することを目的としている。
【課題を解決するための手段】
【０００７】
本開示は、上述の問題点を解消するためになされたものであり、その第１の態様は、入力信号を反転する反転バッファと、上記反転バッファの出力に接続されて上記反転された信号の立ち上がり時間および立ち下がり時間を調整するキャパシタと、上記反転された信号の低周波成分を抽出する低域フィルタと、上記抽出された低周波成分と参照信号との差分に基づいて上記反転バッファの出力ソース電流および出力シンク電流の少なくとも１つを制御することにより、上記反転された信号の立ち上がりおよび立ち下がりのうちの少なくとも１つを変化させて上記反転された信号のデューティ比の調整を行う誤差増幅器と、上記誤差増幅器における上記反転バッファの制御を調整する調整部とを具備するデューティ比補正回路である。【０００８】
また、この第１の態様において、上記反転バッファに電源電流を供給する定電流電源部を更に具備し、上記誤差増幅器は、上記定電流電源部の電源電流を制御する制御信号を出力することにより、上記反転された信号の立ち上がりおよび立ち下がりのうちの少なくとも１つを変化させて上記反転された信号のデューティ比を調整し、上記調整部は、上記出力される制御信号を調整することにより上記誤差増幅器における上記反転バッファの制御を調整してもよい。【０００９】
また、この第１の態様において、上記調整部は、電源電圧が印加されるカレントミラー回路を備え、上記カレントミラー回路のミラー電流を調整信号として上記出力される制御信号に重畳することにより上記出力される制御信号を調整してもよい。【００１０】
また、この第１の態様において、上記定電流電源部は、上記反転バッファにソース側電源電流を供給するソース定電流電源部および上記反転バッファにシンク側電源電流を供給するシンク定電流電源部により構成されてもよい。【００１１】
また、この第１の態様において、上記誤差増幅器は、上記ソース定電流電源部に制御信号を出力するソース側誤差増幅器および上記シンク定電流電源部に制御信号を出力するシンク側誤差増幅器により構成されてもよい。【００１２】
また、この第１の態様において、上記制御信号に所定のバイアス電圧を付加して上記ソース側定電流電源部および上記シンク側定電流電源部に供給するバイアス回路をさらに具備してもよい。【００１３】
また、この第１の態様において、上記誤差増幅器のオフセットを調整するオフセット調整部をさらに具備してもよい。【００１４】
また、この第１の態様において、上記反転バッファは、ドレイン端子が共通に接続されるｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタにより構成されるとともに上記共通に接続されるドレイン端子が自身の反転バッファの出力端を構成してもよい。【００１５】
また、この第１の態様において、上記反転バッファは、上記ｐチャネルＭＯＳトランジスタおよび上記ｎチャネルＭＯＳトランジスタのゲートと自身の反転バッファの入力端との間にキャパシタがそれぞれ接続されてもよい。【００１６】
また、本開示の第２の態様は、信号を発生する発振回路と、上記信号を反転する反転バッファと、上記反転バッファの出力に接続されて上記反転された信号の立ち上がり時間および立ち下がり時間を調整するキャパシタと、上記反転された信号の低周波成分を抽出する低域フィルタと、上記抽出された低周波成分と参照信号との差分に基づいて上記反転バッファの出力ソース電流および出力シンク電流の少なくとも１つを制御することにより、上記反転された信号の立ち上がりおよび立ち下がりのうちの少なくとも１つを変化させて上記反転された信号のデューティ比の調整を行う誤差増幅器と、上記誤差増幅器における上記反転バッファの制御を調整する調整部とを具備する信号生成回路である。【００１７】
上述の態様を採ることにより、誤差増幅器が反転バッファの出力ソース電流および出力シンク電流の少なくとも１つを制御して反転された信号のデューティ比の調整を行う際に、誤差増幅器による制御が調整部により調整されるという作用をもたらす。電源電圧の変化に応じた調整部による調整が想定される。
【発明の効果】
【００１８】
本開示によれば、電源電圧が低下した場合であっても、クロック信号のデューティ比の調整を安定化するという優れた効果を奏する。
【図面の簡単な説明】
【００１９】
【図１】本開示の実施の形態に係る送信装置の構成例を示す図である。
【図２】本開示の第１の実施の形態に係るデューティ比補正回路の構成例を示す図である。
【図３】本開示の第１の実施の形態に係る調整部の構成例を示す図である。
【図４】本開示の第１の実施の形態に係るデューティ比の補正の一例を示す図である。
【図５】本開示の第１の実施の形態に係る制御信号の調整の一例を示す図である。
【図６】本開示の第２の実施の形態に係るデューティ比補正回路の構成例を示す図である。
【図７】本開示の第２の実施の形態に係るオフセット調整部の構成例を示す図である。
【図８】本開示の第３の実施の形態に係るデューティ比補正回路の構成例を示す図である。
【図９】本開示の第３の実施の形態に係る調整部の構成例を示す図である。
【図１０】本開示の第３の実施の形態に係る制御信号の調整の一例を示す図である。
【図１１】本開示の第４の実施の形態に係るデューティ比補正回路の構成例を示す図である。
【図１２】本開示の第４の実施の形態に係るバイアス回路の構成例を示す図である。
【図１３】本開示の第４の実施の形態に係る制御信号の調整の一例を示す図である。
【図１４】本開示の第５の実施の形態に係るデューティ比補正回路の構成例を示す図である。
【発明を実施するための形態】
【００２０】
次に、図面を参照して、本開示を実施するための形態（以下、実施の形態と称する）を説明する。以下の図面において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は、模式的なものであり、各部の寸法の比率等は現実のものとは必ずしも一致しない。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれることは勿論である。また、以下の順序で実施の形態の説明を行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．第４の実施の形態
５．第５の実施の形態
【００２１】
＜１．第１の実施の形態＞
［送信装置の構成］
図１は、本開示の実施の形態に係る送信装置の構成例を示す図である。同図の送信装置１は、ＰＬＬ（Phase Locked Loop）２０と、デューティ比補正回路１０と、パワーアンプ３０と、マッチングネットワーク４０と、送信アンテナ５０とを備える。この送信装置１を例に挙げてデューティ比補正回路１０の構成を説明する。なお、ＰＬＬ２０およびデューティ比補正回路１０は、信号生成回路を構成する。
【００２２】
ＰＬＬ２０は、クロック信号を発生させる回路である。このＰＬＬ２０は、発振回路を内蔵し、所望の周波数および位相のクロック信号（矩形波）を発生する。クロック信号は、信号線２１を介してデューティ比補正回路１０に入力される。なお、ＰＬＬ２０は、請求の範囲に記載の発振回路の一例である。クロック信号は、請求の範囲に記載の信号の一例である。
【００２３】
デューティ比補正回路１０は、ＰＬＬ２０から出力されたクロック信号のデューティ比を５０％に補正する回路である。クロック信号のデューティ比が５０％でない場合には、２次歪みを伴う電波が送信アンテナ５０から送信され、妨害マージンが低下する。そこで、デューティ比補正回路１０を配置し、デューティ比を５０％に補正する。デューティ比が補正されたクロック信号は、信号線１１を介してパワーアンプ３０に出力される。
【００２４】
パワーアンプ３０は、デューティ比が補正されたクロック信号を増幅する増幅器である。このパワーアンプ３０には、Ｄ級アンプを使用することができる。同図の送信装置１においては、複数のパワーアンプ３０を並列に接続して送信電力の向上を図っている。
【００２５】
マッチングネットワーク４０は、パワーアンプ３０および送信アンテナ５０のインピーダンス整合を行う回路である。同図のマッチングネットワーク４０は、π型フィルタに構成され、増幅されたクロック信号の基本波を通過させる。
【００２６】
送信アンテナ５０は、マッチングネットワーク４０からのクロック信号の基本波を送信するアンテナである。
【００２７】
［デューティ比補正回路の構成］
図２は、本開示の第１の実施の形態に係るデューティ比補正回路の構成例を示す図である。同図のデューティ比補正回路１０は、誤差増幅器１０１と、バイアス回路１０３と、反転バッファ１０４乃至１０６と、ＭＯＳトランジスタ１１１乃至１１４と、キャパシタ１２１と、抵抗１２４と、低域フィルタ１４０と、調整部１５０とを備える。なお、ＭＯＳトランジスタ１１１および１１２は、ｐチャネルＭＯＳトランジスタを使用することができる。ＭＯＳトランジスタ１１３および１１４は、ｎチャネルＭＯＳトランジスタを使用することができる。同図のデューティ比補正回路１０には、電源を供給する電源線Ｖｄｄが配線される。
【００２８】
信号線２１は、ＭＯＳトランジスタ１１２のゲートおよびＭＯＳトランジスタ１１３のケートに接続される。ＭＯＳトランジスタ１１２のドレインは、ＭＯＳトランジスタ１１３のドレイン、反転バッファ１０４の入力およびキャパシタ１２１の一端に接続される。キャパシタ１２１の他の一端は、接地される。ＭＯＳトランジスタ１１２のソースはＭＯＳトランジスタ１１１のドレインに接続され、ＭＯＳトランジスタ１１１のソースは電源線Ｖｄｄに接続される。ＭＯＳトランジスタ１１１のゲートは信号線１３に接続される。この信号線１３には、調整部１５０の出力、誤差増幅器１０１の出力および抵抗１２４の一端がさらに接続される。抵抗１２４の他の一端は、接地される。ＭＯＳトランジスタ１１３のソースはＭＯＳトランジスタ１１４のドレインに接続され、ＭＯＳトランジスタ１１４のソースは接地される。ＭＯＳトランジスタ１１４のゲートは、バイアス回路１０３に接続される。
【００２９】
反転バッファ１０４の出力は、反転バッファ１０５の入力および低域フィルタ１４０の入力に接続される。反転バッファ１０５の出力は反転バッファ１０６の入力に接続され、反転バッファ１０６の出力は信号線１１に接続される。低域フィルタ１４０の出力は、誤差増幅器１０１の反転入力に接続される。誤差増幅器１０１の非反転入力は、信号線１９に接続される。なお、信号線１９には、不図示の参照信号生成部により生成された参照信号が入力される。
【００３０】
バイアス回路１０３は、電圧源により構成され、ＭＯＳトランジスタ１１４のゲートに所定のバイアス電圧を供給する回路である。
【００３１】
ＭＯＳトランジスタ１１２および１１３は、反転バッファ１１０を構成する。この反転バッファ１１０は、信号線２１を介して入力されたクロック信号の論理を反転し、信号線１２に出力する。ＭＯＳトランジスタ１１３のソースには、ＭＯＳトランジスタ１１４が接続される。上述のように、ＭＯＳトランジスタ１１４のゲートにはバイアス回路１０３によりバイアス電圧が印加され、ＭＯＳトランジスタ１１３のソースと接地との間に接続される。このため、ＭＯＳトランジスタ１１４は、ＭＯＳトランジスタ１１３にシンク側の電源電流を供給する定電流電源部を構成する。なお、ＭＯＳトランジスタ１１４は、請求の範囲に記載のシンク定電流電源部の一例である。
【００３２】
ＭＯＳトランジスタ１１１は、電源線ＶｄｄとＭＯＳトランジスタ１１２のドレインとの間に接続され、ＭＯＳトランジスタ１１２にソース側の電源電流を供給する。ＭＯＳトランジスタ１１１のゲートには、信号線１３を介して誤差増幅器１０１の出力が接続される。このため、ＭＯＳトランジスタ１１１は、誤差増幅器１０１の出力に応じたソース側電源電流をＭＯＳトランジスタ１１２に供給する。なお、ＭＯＳトランジスタ１１１は、請求の範囲に記載のソース定電流電源部の一例である。
【００３３】
キャパシタ１２１は、反転バッファ１１０により反転されたクロック信号の立ち上がり時間および立ち下がり時間を調整するキャパシタである。前述のように反転バッファ１１０には、ＭＯＳトランジスタ１１１および１１４が接続されてソース側およびシンク側の電源電流が供給される。反転バッファ１１０の出力に接続されるキャパシタ１２１は、これらソース側およびシンク側の電源電流に基づく出力ソース電流および出力シンク電流により充電および放電される。このため、反転バッファ１１０の出力クロック信号は、ランプ状の立ち上がりおよび立ち下がりを有する信号となる。このように、ＭＯＳトランジスタ１１１および１１４ならびにキャパシタ１２１により、反転されたクロック信号の立ち上がり時間および立ち下がり時間が調整される。
【００３４】
反転バッファ１０４は、反転バッファ１１０の出力クロック信号の論理を反転するとともに波形の整形を行うものである。上述のように、反転バッファ１１０の出力クロック信号は、ランプ状の立ち上がりおよび立ち下がりを有する信号となる。反転バッファ１０４により、このクロック信号を急峻な立ち上がりおよび立ち下がりを有する信号に整形する。整形後のクロック信号は、直列に接続された反転バッファ１０５および１０６を介して信号線１１に出力される。また、反転バッファ１０４により整形されたクロック信号は、低域フィルタ１４０にも入力される。
【００３５】
低域フィルタ１４０は、反転バッファ１０４により成型されたクロック信号の低周波数成分を抽出するフィルタである。この低域フィルタ１４０は、直列に接続された抵抗１４１およびキャパシタ１４２により構成され、クロック信号の高周波数成分を遮断し、低周波数成分を通過させる。低域フィルタ１４０のカットオフ周波数を十分低く設定することより、クロック信号のデューティ比に応じた信号を抽出することができる。クロック信号のデューティ比が５０％の場合には、低域フィルタ１４０の出力から電源電圧（Ｖｄｄ）の略１／２の電圧の信号が出力される。クロック信号のデューティ比が５０％を超える場合にはＶｄｄの１／２より高い電圧の信号が出力され、クロック信号のデューティ比が５０％未満の場合にはＶｄｄの１／２より低い電圧の信号が出力される。低域フィルタ１４０の出力信号は、信号線１４を介して誤差増幅器１０１の反転入力に入力される。
【００３６】
誤差増幅器１０１は、反転されたクロック信号のデューティ比の調整を行うものである。この誤差増幅器１０１は、低域フィルタ１４０から入力されるクロック信号の低周波成分と信号線１９を介して入力される参照信号との差分に基づいて反転バッファ１１０の出力ソース電流および出力シンク電流の少なくとも１つを制御する。これにより、反転されたクロック信号の立ち上がりおよび立ち下がりのうちの少なくとも１つを変化させ、反転されたクロック信号のデューティ比の調整を行う。同図の誤差増幅器１０１は、トランスコンダクタンス増幅器により構成される。このトランスコンダクタンス増幅器は、反転入力および非反転入力に印加される電圧の差分に応じた電流を出力する増幅器である。同図の誤差増幅器１０１は、反転入力および非反転入力に印加される電圧の差分を増幅するとともに電流に変換して出力する。誤差増幅器１０１の非反転入力に対して反転入力の電圧が高い場合には誤差増幅器１０１からはシンク側電流が流れ、誤差増幅器１０１の非反転入力に対して反転入力の電圧が低い場合には誤差増幅器１０１からはソース側電流が流れる。
【００３７】
この誤差増幅器１０１の出力電流は、抵抗１２４により電圧に変換される。この変換された誤差増幅器１０１の出力電圧が信号線１３を介してＭＯＳトランジスタ１１１のゲートに印加される。これにより、参照信号およびクロック信号の低周波数成分の差分に応じた電圧が制御信号としてＭＯＳトランジスタ１１１のゲートに印加される。ＭＯＳトランジスタ１１１が供給するソース側電源電流が誤差増幅器１０１の出力である制御信号により制御されることとなる。このように、低域フィルタ１４０を介して反転バッファ１１０の出力クロック信号を誤差増幅器１０１の入力に帰還することにより、反転バッファ１１０の出力クロック信号のデューティ比を変更して補正することができる。なお、ＭＯＳトランジスタ１１１はｐチャネルＭＯＳトランジスタであり、抵抗１２４によりＭＯＳトランジスタ１１１のゲートがプルダウンされるため、誤差増幅器１０１は信号線１３に対してソース側の電流を供給することによりＭＯＳトランジスタ１１１のソース側電源電流を制御する。デューティ比の補正の詳細については後述する。
【００３８】
調整部１５０は、誤差増幅器１０１における反転バッファ１１０の制御を調整するものである。この調整部１５０は、誤差増幅器１０１から出力される制御信号を調整する。具体的には、調整部１５０は、信号線１３に対して電流（調整信号）を出力する。この調整信号は、抵抗１２４を流れるため、誤差増幅器１０１の制御信号に重畳されて電圧に変換され、ＭＯＳトランジスタ１１１のゲートに印加される。調整部１５０による調整は、例えば、電源電圧Ｖｄｄの変化に基づいて行うことができる。電源電圧Ｖｄｄが変化してＭＯＳトランジスタ１１１のドレイン−ソース間電圧Ｖｄｓが変化すると、デューティ比の変更効率が変化して帰還制御系のループ利得が変化することとなる。このような場合に、ＭＯＳトランジスタ１１１のドレイン−ソース間電圧Ｖｄｓの変化を打ち消す調整信号を調整部１５０が出力することにより、デューティ比の変更効率の変化を軽減することができる。これにより、誤差増幅器１０１等による帰還制御系を安定化させることができる。
【００３９】
［調整部の構成］
図３は、本開示の第１の実施の形態に係る調整部の構成例を示す図である。同図は、調整部１５０の構成例を表す回路図である。同図の調整部１５０は、ＭＯＳトランジスタ１５１および１５２と、抵抗１５５とを備える。ＭＯＳトランジスタ１５１および１５２には、ｐチャネルＭＯＳトランジスタを使用することができる。
【００４０】
ＭＯＳトランジスタ１５１および１５２のソースは電源線Ｖｄｄに共通に接続される。ＭＯＳトランジスタ１５１のゲートは、ＭＯＳトランジスタ１５１のドレイン、ＭＯＳトランジスタ１５２のゲートおよび抵抗１５５の一端に接続される。抵抗１５５の他の一端は、接地される。ＭＯＳトランジスタ１５２のドレインは、信号線１３に接続される。
【００４１】
ＭＯＳトランジスタ１５１および１５２は、カレントミラー回路を構成する。ＭＯＳトランジスタ１５１には、電源電圧Ｖｄｄおよび抵抗１５５に応じた電流が流れる。このＭＯＳトランジスタ１５１に流れる電流がＭＯＳトランジスタ１５２にミラーされて信号線１３に出力される。電源電圧Ｖｄｄが変化した場合には、ＭＯＳトランジスタ１５１の電流も変化し、ＭＯＳトランジスタ１５２により信号線１３に出力される電流も変化する。また、例えば、デューティ比補正回路１０を構成する半導体素子の製造プロセスのばらつきにより、デューティ比補正回路１０に配置されるＭＯＳトランジスタの閾値等が変化した場合においても、ＭＯＳトランジスタ１５１の電流およびＭＯＳトランジスタ１５２により信号線１３に出力される電流が変化する。
【００４２】
また、例えば、周囲の温度が変化してデューティ比補正回路１０に配置されるＭＯＳトランジスタの閾値等が変化した場合においても同様に、ＭＯＳトランジスタ１５１の電流およびＭＯＳトランジスタ１５２により信号線１３に出力される電流が変化する。このように、調整部１５０は、電源線Ｖｄｄや製造プロセスのばらつき、温度の変化等に応じた電流を調整信号として信号線１３に出力することができる。なお、電源電圧Ｖｄｄが低い場合には、抵抗１５５を省略することができる。
【００４３】
［デューティ比の補正］
図４は、本開示の第１の実施の形態に係るデューティ比の補正の一例を示す図である。同図は、入力されるクロック信号のデューティ比が調整される様子を表した図である。同図において、デューティ比補正回路入力は、信号線２１から入力されるクロック信号を表す。反転バッファ出力は、信号線１２に出力される反転バッファ１１０の出力クロック信号を表す。デューティ比補正回路出力は、信号線１１に出力されるデューティ比が補正されたクロック信号を表す。また、同図の破線は、０Ｖ（接地電位）を表す。点線は、反転バッファ１０４の閾値を表す。この閾値は電源電圧Ｖｄｄの略１／２の電圧となる。また、同図におけるａ、ｂおよびｃは、入力クロック信号のデューティ比がそれぞれ５０％、５０％未満および５０％を超える場合を表したものである。
【００４４】
同図におけるａにおいて、デューティ比５０％のクロック信号は、反転バッファ１１０により反転され、キャパシタ１２１により立ち上がりおよび立ち下がりがランプ状に変化する波形に変換される。クロック信号のデューティ比が５０％であるため、反転バッファ１１０から出力されるクロック信号は、立ち上がり時間および立ち下がり時間が等しい波形となる。その後、反転バッファ１０４により再度反転されるとともに立ち上がりおよび立ち下がりが整形される。この際、誤差増幅器１０１の出力からのソース側電流（制御信号）および調整部１５０からのソース側電流（調整信号）が信号線１３に出力され、ＭＯＳトランジスタ１１１のゲートはこれらのソース側電流に基づく電圧にバイアスされる。このバイアス電圧により、ＭＯＳトランジスタ１１４のシンク側電源電流と絶対値が同じ値のソース側電源電流がＭＯＳトランジスタ１１１から反転バッファ１１０に供給される。このように、定常時における帰還制御が実行される。
【００４５】
同図におけるｂにおいて、クロック信号のデューティ比が５０％より低いため、低域フィルタ１４０の出力電圧は低下する。このため、誤差増幅器１０１の出力ソース電流が増加し、ＭＯＳトランジスタ１１１のゲート電圧が上昇する。これにより、ＭＯＳトランジスタ１１１のソース側電源電流が減少して反転バッファ１１０の出力クロック信号の立ち上がり時間が長くなる。反転バッファ１１０の出力クロック信号の立ち下がり時間はクロック信号のデューティ比が５０％の時と同じであるため、反転バッファ１０４により波形が整形された後のクロック信号の論理「１」の期間が延長され、デューティ比が５０％に調整される。
【００４６】
同図におけるｃにおいて、クロック信号のデューティ比が５０％より高いため、低域フィルタ１４０の出力電圧は上昇する。このため、誤差増幅器１０１の出力ソース電流が減少し、ＭＯＳトランジスタ１１１のゲート電圧が低下する。これにより、ＭＯＳトランジスタ１１１のソース側電源電流が増加して反転バッファ１１０の出力クロック信号の立ち上がり時間が短くなる。反転バッファ１０４により波形が整形された後のクロック信号の論理「１」の期間が短縮され、デューティ比が５０％に調整される。
【００４７】
［制御信号の調整］
図５は、本開示の第１の実施の形態に係る制御信号の調整の一例を示す図である。同図は、調整部１５０による誤差増幅器１０１の制御信号の調整の様子を表す図である。同図の横軸は誤差増幅器１０１の反転入力および非反転入力の差分を表す。反転入力および非反転入力の電圧が等しい場合に差分は値「０」となり、反転入力が非反転入力より高い場合に差分は正の値となる。同図の縦軸は、ＭＯＳトランジスタ１１１のゲート電圧を表す。
【００４８】
同図において破線のグラフ３０４は、帰還制御が停止した状態における。誤差増幅器１０１の入力の差分とＭＯＳトランジスタ１１１のゲート電圧との関係を表したものである。誤差増幅器１０１の反転入力の電圧が非反転入力の電圧より低い場合には、誤差増幅器１０１の入力の差分に応じたソース側電流が出力され、ゲート電圧がＭＯＳトランジスタ１１１に印加される。誤差増幅器１０１の反転入力の電圧が非反転入力の電圧より高くなると、誤差増幅器１０１はシンク側電流を出力する方向に動作する。しかし、抵抗１２４は、信号線１３に接続されていない側の端子が接地されているため、シンク側電流は流れず、ＭＯＳトランジスタ１１１のゲート電圧は０Ｖとなる。
【００４９】
実線のグラフ３０１は、図４におけるａにおいて説明した帰還制御系が定常状態にある場合の誤差増幅器１０１の入力の差分とＭＯＳトランジスタ１１１のゲート電圧との関係を表したものである。グラフ３０１は、グラフ３０４に対して正のゲート電圧の方向にシフトした形状となる。１点鎖線のグラフ３０３は、調整部１５０における調整信号が多い場合のグラフである。例えば、電源電圧Ｖｄｄが上昇した場合に、調整部１５０は調整信号を増加させる。これにより、グラフ３０１がグラフ３０３にシフトしてゲート電圧が全般的に高くなる。これにより、ＭＯＳトランジスタ１１１のソース側電源電流の増加を補償し、帰還制御系のループ利得の変化を軽減する。
【００５０】
一方、電源電圧Ｖｄｄが低下した場合には、調整部１５０の調整信号が減少する。これにより、グラフ３０１が２点鎖線のグラフ３０２にシフトしてゲート電圧が全般的に低くなり、ＭＯＳトランジスタ１１１のソース側電源電流の減少を補償し、帰還制御系のループ利得の変化を軽減する。
【００５１】
なお、製造プロセスのばらつきによりＭＯＳトランジスタの閾値等が変化した場合においても、調整部１５０により誤差増幅器１０１の制御信号が調整される。帰還制御系のループ利得の変化を軽減することができる。
【００５２】
以上説明したように、本開示の第１の実施の形態のデューティ比補正回路１０は、調整部１５０の調整信号により誤差増幅器１０１の制御信号を調整する。これにより、電源電圧Ｖｄｄが変化した場合であっても、クロック信号のデューティ比を５０％に補正することができる。
【００５３】
＜２．第２の実施の形態＞
上述の第１の実施の形態のデューティ比補正回路１０は、誤差増幅器１０１を配置して帰還制御を行うことにより、クロック信号のデューティ比を５０％に補正していた。これに対し、本開示の第２の実施の形態のデューティ比補正回路１０は、誤差増幅器１０１のオフセットを調整する点で、上述の第１の実施の形態と異なる。
【００５４】
［デューティ比補正回路の構成］
図６は、本開示の第２の実施の形態に係るデューティ比補正回路の構成例を示す図である。同図のデューティ比補正回路１０は、オフセット調整部１６０をさらに備える点で、図２において説明したデューティ比補正回路１０と異なる。
【００５５】
同図のオフセット調整部１６０は、誤差増幅器１０１のオフセットを略「０」に調整するものである。送信装置１の低電力化を図るため、デューティ比補正回路１０等の電源電圧Ｖｄｄを低くする場合がある。例えば、電源電圧Ｖｄｄを１Ｖ以下の低い電圧にする場合には、誤差増幅器１０１出力に対する許容オフセット誤差が低下する。そこで、誤差増幅器１０１のオフセットをキャンセルすることにより、オフセット誤差の影響を軽減することができる。
【００５６】
［オフセット調整部の構成］
図７は、本開示の第２の実施の形態に係るオフセット調整部の構成例を示す図である。同図のオフセット調整部１６０は、誤差増幅器１６１と、スイッチ１６２乃至１６４と、キャパシタ１６５とを備える。
【００５７】
スイッチ１６３は、信号線１４および誤差増幅器１０１の反転入力の間に接続される。スイッチ１６４は、誤差増幅器１０１の反転入力および非反転入力の間に接続される。誤差増幅器１６１の非反転入力は信号線１９に接続され、誤差増幅器１６１の反転入力はスイッチ１６２を介して誤差増幅器１６１の出力に接続される。また、誤差増幅器１６１の出力は信号線１３にさらに接続される。キャパシタ１６５は、誤差増幅器１６１の反転入力および接地の間に接続される。
【００５８】
キャパシタ１６５は、誤差増幅器１０１および１６１のオフセットに相当する電圧を保持するキャパシタである。誤差増幅器１６１は、キャパシタ１６５に保持された電圧に基づく電流を信号線１３に出力することにより、誤差増幅器１０１のオフセットを調整するものである。
【００５９】
オフセット調整部１６０は、不図示の制御回路により、オフセット補正期間および通常動作期間を切り替えて実行する。通常動作期間においては、スイッチ１６２および１６４を非導通状態とし、スイッチ１６３を導通状態にする。これにより、誤差増幅器１０１の反転入力に低域フィルタ１４０の出力が印加され、参照信号との差分に基づく電流が出力される。オフセット補正期間においては、スイッチ１６３を非導通状態とし、スイッチ１６２および１６４を導通状態にする。これにより、誤差増幅器１０１の反転入力および非反転入力ならびに誤差増幅器１６１の非反転入力に参照信号が入力される。誤差増幅器１０１の出力には、自身のオフセットに基づく電流が出力され、スイッチ１６２を介して誤差増幅器１６１の反転入力に印加されるとともにキャパシタ１６５を充電する。これにより、キャパシタ１６５に誤差増幅器１０１のオフセットに基づく電圧が保持される。この際、誤差増幅器１６１のオフセットに基づく電圧も同様にキャパシタ１６５に保持される。
【００６０】
次に、通常動作期間に移行すると、誤差増幅器１６１は、キャパシタ１６５に保持されたオフセット電圧に基づく電流を出力する。この誤差増幅器１６１の出力電流が誤差増幅器１０１の出力電流に重畳されるため、誤差増幅器１０１のオフセットをキャンセルすることができる。
【００６１】
これ以外のデューティ比補正回路１０の構成は本開示の第１の実施の形態において説明したデューティ比補正回路１０の構成と同様であるため、説明を省略する。
【００６２】
以上説明したように、本開示の第２の実施の形態のデューティ比補正回路１０は、オフセット調整部１６０を配置することにより、誤差増幅器１０１のオフセットを調整することができる。これにより、電源電圧Ｖｄｄが低い場合であっても、デューティ比の補正の誤差を低減することができる。
【００６３】
＜３．第３の実施の形態＞
上述の第１の実施の形態のデューティ比補正回路１０は、ＭＯＳトランジスタ１１１のソース側電源電流を制御していた。これに対し、本開示の第３の実施の形態のデューティ比補正回路１０は、ＭＯＳトランジスタ１１４のシンク側電源電流の制御をさらに行う点で、上述の第１の実施の形態と異なる。
【００６４】
［デューティ比補正回路の構成］
図８は、本開示の第３の実施の形態に係るデューティ比補正回路の構成例を示す図である。同図のデューティ比補正回路１０は、誤差増幅器１０２および抵抗１２５をさらに備え、調整部１５０の代わりに調整部１７０を備えるとともにバイアス回路１０３を省略する点で、図２において説明したデューティ比補正回路１０と異なる。
【００６５】
誤差増幅器１０２の反転入力は信号線１４に接続され、誤差増幅器１０２の非反転入力は信号線１９に接続される。誤差増幅器１０２の出力は、信号線１５に接続される。この信号線１５は、ＭＯＳトランジスタ１１４のゲートおよび抵抗１２５の一端にさらに接続される。抵抗１２５の他の一端は、電源線Ｖｄｄに接続される。調整部１７０は２つ出力を備え、それぞれ信号線１３および１５に接続される。これ以外の結線は、図２のデューティ比補正回路１０と同様であるため、説明を省略する。
【００６６】
ＭＯＳトランジスタ１１４のゲートには、信号線１５を介して誤差増幅器１０２の出力が接続される。このため、ＭＯＳトランジスタ１１４は、誤差増幅器１０２の出力に応じたシンク側電源電流をＭＯＳトランジスタ１１３に供給する。なお、ＭＯＳトランジスタ１１４は、請求の範囲に記載のシンク定電流電源部の一例である。誤差増幅器１０１は、請求の範囲に記載のソース側誤差増幅器の一例である。誤差増幅器１０２は、請求の範囲に記載のシンク側誤差増幅器の一例である。
【００６７】
誤差増幅器１０２は、誤差増幅器１０１と同様にトランスコンダクタンス増幅器により構成され、低域フィルタ１４０から入力されるクロック信号の低周波成分と信号線１９を介して入力される参照信号との差分に基づいて反転バッファ１１０の出力シンク電流を制御する。これにより、誤差増幅器１０２は、反転バッファ１１０により反転されたクロック信号の立ち下がりを変化させてクロック信号のデューティ比の調整を行う。誤差増幅器１０２の出力電流は、抵抗１２５により電圧に変換されてＭＯＳトランジスタ１１４のゲートに印加される。すなわち、参照信号およびクロック信号の低周波数成分の差分に応じた電圧が制御信号としてＭＯＳトランジスタ１１４のゲートに印加される。なお、ＭＯＳトランジスタ１１４はｎチャネルＭＯＳトランジスタであり、抵抗１２５によりＭＯＳトランジスタ１１４のゲートがプルアップされるため、誤差増幅器１０２は信号線１５に対してシンク側電流を供給することによりＭＯＳトランジスタ１１４のシンク側電源電流を制御する。
【００６８】
調整部１７０は、誤差増幅器１０１および１０２における反転バッファ１１０の制御を調整するものである。この調整部１７０は、誤差増幅器１０１および１０２から出力される制御信号を同時に調整する。具体的には、調整部１７０は、信号線１３および１５に対して調整信号をそれぞれ出力する。
【００６９】
［調整部の構成］
図９は、本開示の第３の実施の形態に係る調整部の構成例を示す図である。同図の調整部１７０は、ＭＯＳトランジスタ１５３および１５４をさらに備える点で、図３において説明した調整部１５０と異なる。ＭＯＳトランジスタ１５３および１５４には、ｎチャネルＭＯＳトランジスタを使用することができる。
【００７０】
抵抗１５５は、ＭＯＳトランジスタ１５１のドレインおよびＭＯＳトランジスタ１５３のドレインの間に接続される。ＭＯＳトランジスタ１５３のドレインは、ＭＯＳトランジスタ１５３のゲートおよびＭＯＳトランジスタ１５４のゲートにさらに接続される。ＭＯＳトランジスタ１５３のソースおよびＭＯＳトランジスタ１５４のソースは、ともに接地される。ＭＯＳトランジスタ１５４のドレインは、信号線１５に接続される。これ以外の結線は、図３の調整部１５０と同様であるため、説明を省略する。
【００７１】
ＭＯＳトランジスタ１５３および１５４は、カレントミラー回路を構成する。ＭＯＳトランジスタ１５３には、電源電圧Ｖｄｄおよび抵抗１５５に応じた電流が流れる。このＭＯＳトランジスタ１５３に流れる電流がＭＯＳトランジスタ１５４にミラーされて信号線１５に出力される。調整部１７０は、信号線１３および１５にソース側電流およびシンク側電流を調整信号としてそれぞれ出力する。
【００７２】
［制御信号の調整］
図１０は、本開示の第３の実施の形態に係る制御信号の調整の一例を示す図である。同図は、調整部１７０による誤差増幅器１０１および１０２の制御信号の調整の様子を表す図である。図５と共通するグラフには同じ符号を記載した。
【００７３】
同図の破線のグラフ３０８は、帰還制御が停止した状態における。誤差増幅器１０２の入力の差分とＭＯＳトランジスタ１１４のゲート電圧との関係を表したものである。誤差増幅器１０２の反転入力の電圧が非反転入力の電圧より高い場合には、誤差増幅器１０２の入力の差分に応じたシンク側電流が出力され、ゲート電圧がＭＯＳトランジスタ１１４に印加される。誤差増幅器１０２の反転入力の電圧が非反転入力の電圧より低くなると、誤差増幅器１０２はソース側電流を出力する方向に動作する。しかし、抵抗１２５は、信号線１５に接続されていない側の端子が電源線Ｖｄｄに接続されているため、ソース側電流は流れず、ＭＯＳトランジスタ１１４のゲートは電源電圧Ｖｄｄが印加される。
【００７４】
実線のグラフ３０５は、図４におけるａにおいて説明した帰還制御系が定常状態にある場合の誤差増幅器１０２の入力の差分とＭＯＳトランジスタ１１４のゲート電圧との関係を表したものである。グラフ３０５は、グラフ３０８に対して負のゲート電圧の方向にシフトした形状となる。１点鎖線のグラフ３０７は調整部１７０における調整信号が多い場合のグラフであり、２点鎖線のグラフ３０６は調整部１７０における調整信号が少ない場合のグラフである。このように、電源電圧Ｖｄｄの変化に伴うＭＯＳトランジスタ１１４のシンク側電源電流の増加および減少が補償され、帰還制御系のループ利得の変化が軽減される。
【００７５】
このように、同図のデューティ比補正回路１０は、誤差増幅器１０１および１０２を備え、反転バッファ１１０のソース側電源電流およびシンク側電源電流を制御する。これにより、クロック信号のデューティ比の補正効率を向上させることができる。  
【００７６】
なお、図８のデューティ比補正回路１０においても図６のデューティ比補正回路１０と同様にオフセットの調整を行うことができる。具体的には、図６において説明したオフセット調整部１６０を誤差増幅器１０１に接続するとともにオフセット調整部１６０と同じ構成の第２のオフセット調整部を誤差増幅器１０２に接続する。これにより、誤差増幅器１０１および１０２のオフセット調整を行い、デューティ比の補正の誤差を低減することができる。
【００７７】
これ以外のデューティ比補正回路１０の構成は本開示の第１の実施の形態において説明したデューティ比補正回路１０の構成と同様であるため、説明を省略する。
【００７８】
以上説明したように、本開示の第３の実施の形態のデューティ比補正回路１０は、２つの誤差増幅器１０１および１０２を配置し、反転バッファ１１０のソース側電源電流およびシンク側電源電流を制御する。これにより、クロック信号の立ち上がり時間および立ち下がり時間を同時に調整することができ、クロック信号のデューティ比の補正効率を向上させることができる。
【００７９】
＜４．第４の実施の形態＞
上述の第３の実施の形態のデューティ比補正回路１０は、２つの誤差増幅器１０１および１０２を使用していた。これに対し、本開示の第４の実施の形態のデューティ比補正回路１０は、１つの誤差増幅器１０１により、ＭＯＳトランジスタ１１１および１１４の制御を行う点で、上述の第３の実施の形態と異なる。
【００８０】
［デューティ比補正回路の構成］
図１１は、本開示の第４の実施の形態に係るデューティ比補正回路の構成例を示す図である。同図のデューティ比補正回路１０は、誤差増幅器１０２を省略し、抵抗１２４および１２５の代わりに定電流回路１３１および１３２を備え、バイアス回路１８０をさらに備える点で、図８において説明したデューティ比補正回路１０と異なる。
【００８１】
定電流回路１３１は、ソース側の定電流を供給する回路である。この定電流回路１３１は、ＭＯＳトランジスタ１１５およびＭＯＳトランジスタ１１５に所定のゲート電圧を供給する電圧源１０７により構成される。ＭＯＳトランジスタ１１５のソースは電源線Ｖｄｄに接続され、ドレインは信号線１３に接続される。ＭＯＳトランジスタ１１５には、ｐチャネルＭＯＳトランジスタを使用することができる。
【００８２】
定電流回路１３２は、シンク側の定電流を供給する回路である。この定電流回路１３２は、ＭＯＳトランジスタ１１６およびＭＯＳトランジスタ１１６に所定のゲート電圧を供給する電圧源１０８により構成される。ＭＯＳトランジスタ１１６のソースは接地され、ドレインは信号線１５に接続される。ＭＯＳトランジスタ１１６には、ｎチャネルＭＯＳトランジスタを使用することができる。なお、定電流回路１３２は、定電流回路１３１が供給する電流に対して絶対値が等しい電流を供給する。
【００８３】
バイアス回路１８０は、信号線１３および１５の間に接続され、所定のバイアス電圧を供給する回路である。このバイアス回路１８０は、誤差増幅器１０１の出力に接続され、誤差増幅器１０１の制御信号に上述のバイアス電圧を付加する。ＭＯＳトランジスタ１１１のゲートには、信号線１３を介して誤差増幅器１０１の制御信号が入力される。一方、ＭＯＳトランジスタ１１４のゲートには、バイアス回路１８０によるバイアス電圧が付加された誤差増幅器１０１の制御信号が印加される。このバイアス回路１８０を配置することにより、ＭＯＳトランジスタ１１１のゲートとは異なる電位のＭＯＳトランジスタ１１４のゲートに誤差増幅器１０１の制御信号を供給することができる。これ以外の結線は、図８のデューティ比補正回路１０と同様であるため、説明を省略する。
【００８４】
後述するように、バイアス回路１８０には、定電流回路１３１および１３２と同じ値の電流が流れる。入力されたクロック信号のデューティ比が低く、参照信号よりクロック信号の低周波成分が低い場合には、誤差増幅器１０１からソース側の電流が供給される。この際、定電流回路１３１が供給する電流に加えて誤差増幅器１０１からの電流がバイアス回路１８０および定電流回路１３２に流れることとなる。バイアス回路１８０の端子間電圧が上昇するとともに定電流回路１３２の出力電圧も上昇する。このため、定電流回路１３１の出力電圧が低下する。ＭＯＳトランジスタ１１１のゲート電圧が高くなってＭＯＳトランジスタ１１１のソース側電源電流が減少し、反転バッファ１１０から出力されるクロック信号の立ち上がり時間が長くなる。一方、ＭＯＳトランジスタ１１４のゲート電圧は高くなるため、ＭＯＳトランジスタ１１４のシンク側電源電流が増加して反転バッファ１１０から出力されるクロック信号の立ち下がり時間が短くなる。これらにより、反転バッファ１０４により整形されたクロック信号のデューティ比は上昇し、クロック信号のデューティ比が調整される。
【００８５】
入力されたクロック信号のデューティ比が高く、参照信号よりクロック信号の低周波成分が高い場合には、誤差増幅器１０１からシンク側の電流が供給される。定電流回路１３１の出力電流の一部が誤差増幅器１０１に流れることとなり、バイアス回路１８０および定電流回路１３２に流れる電流が不足する。このため、バイアス回路１８０の端子間電圧が低下するとともに定電流回路１３２の出力電圧も低下する。このため、定電流回路１３１の出力電圧も低下する。ＭＯＳトランジスタ１１１のゲート電圧が低くなってＭＯＳトランジスタ１１１のソース側電源電流が増加し、反転バッファ１１０から出力されるクロック信号の立ち上がり時間が短くなる。一方、ＭＯＳトランジスタ１１４のゲート電圧は低くなるため、ＭＯＳトランジスタ１１４のシンク側電源電流が減少して反転バッファ１１０から出力されるクロック信号の立ち下がり時間が長くなる。反転バッファ１０４により整形されたクロック信号のデューティ比は低下し、クロック信号のデューティ比が調整される。
【００８６】
［バイアス回路の構成］
図１２は、本開示の第４の実施の形態に係るバイアス回路の構成例を示す図である。同図のバイアス回路１８０は、電流源１８１および１８２と、ＭＯＳトランジスタ１８３乃至１８８を備える。ＭＯＳトランジスタ１８３乃至１８５は、ｎチャネルＭＯＳトランジスタを使用することができる。ＭＯＳトランジスタ１８６乃至１８８は、ｐチャネルＭＯＳトランジスタを使用することができる。
【００８７】
電流源１８１は、電源線ＶｄｄおよびＭＯＳトランジスタ１８３のドレインの間に接続される。ＭＯＳトランジスタ１８３のドレインは、ＭＯＳトランジスタ１８３のゲートおよびＭＯＳトランジスタ１８４のゲートにさらに接続される。ＭＯＳトランジスタ１８３のソースはＭＯＳトランジスタ１８５のドレインおよびゲートに接続され、ＭＯＳトランジスタ１８５のソースは接地される。電流源１８２は、ＭＯＳトランジスタ１８８のドレインおよび接地線の間に接続される。ＭＯＳトランジスタ１８８のドレインは、ＭＯＳトランジスタ１８８のゲートおよびＭＯＳトランジスタ１８７のゲートにさらに接続される。ＭＯＳトランジスタ１８８のソースはＭＯＳトランジスタ１８６のドレインおよびゲートに接続され、ＭＯＳトランジスタ１８６のソースは電源線Ｖｄｄに接地される。ＭＯＳトランジスタ１８４のドレインおよびＭＯＳトランジスタ１８７のソースは、信号線１３に共通に接続される。ＭＯＳトランジスタ１８４のソースおよびＭＯＳトランジスタ１８７のドレインは、信号線１５に共通に接続される。
【００８８】
同図の電流源１８１および１８２は、図１１において説明した定電流回路１３１および１３２が供給する電流の１／２の電流を供給する。ＭＯＳトランジスタ１８３および１８４はカレントミラー回路を構成するため、ＭＯＳトランジスタ１８４は、電流源１８１の供給電流と同じ値の電流を信号線１３から信号線１５に流す。同様に、ＭＯＳトランジスタ１８７は、電流源１８２の供給電流と同じ値の電流を信号線１３から信号線１５に流す。これらＭＯＳトランジスタ１８４および１８７により、バイアス回路１８０には、定電流回路１３１および１３２と同じ電流が流れることとなる。なお、ＭＯＳトランジスタ１８８および１８５は、信号線１３および１５に接続されるノードにおけるバイアス回路１８０電位を調整するＭＯＳトランジスタである。
【００８９】
なお、バイアス回路１８０の構成は、この例に限定されない。例えば、単一の抵抗をバイアス回路１８０として使用することもできる。この場合、この抵抗の両端には定電流回路１３１および１３２からの電流に基づくバイアス電圧が生成され、誤差増幅器１０１の制御信号に付加される。
【００９０】
［制御信号の調整］
図１３は、本開示の第４の実施の形態に係る制御信号の調整の一例を示す図である。同図は、調整部１７０による誤差増幅器１０１の制御信号の調整の様子を表す図である。同図において、実線のグラフ３１１は、誤差増幅器１０１の入力の差分とＭＯＳトランジスタ１１１のゲート電圧との関係を表すグラフである。また、１点鎖線のグラフ３１２は調整部１７０における調整信号が多い場合のグラフであり、２点鎖線のグラフ３１７は調整部１７０における調整信号が少ない場合のグラフである。
【００９１】
同図において、実線のグラフ３１５は、誤差増幅器１０１の入力の差分とＭＯＳトランジスタ１１４のゲート電圧との関係を表すグラフである。また、１点鎖線のグラフ３１７は調整部１７０における調整信号が多い場合のグラフであり、２点鎖線のグラフ３１６は調整部１７０における調整信号が少ない場合のグラフである。同図における「バイアス電圧」は、バイアス回路１８０によるバイアス電圧を表す。
【００９２】
同図に表したように、調整部１７０の調整信号に応じてバイアス回路１８０のバイアス電圧が変化し、ＭＯＳトランジスタ１１１および１１４のソース側電源電流およびシンク側電源電流の増加および減少が補償される。
【００９３】
これ以外のデューティ比補正回路１０の構成は本開示の第３の実施の形態において説明したデューティ比補正回路１０の構成と同様であるため、説明を省略する。
【００９４】
以上説明したように、本開示の第４の実施の形態のデューティ比補正回路１０は、１つの誤差増幅器１０１により反転バッファ１１０のソース側電源電流およびシンク側電源電流を制御する。これにより、デューティ比補正回路１０の構成を簡略化することができる。
【００９５】
＜５．第５の実施の形態＞
上述の第３の実施の形態のデューティ比補正回路１０は、ＭＯＳトランジスタ１１１および１１４により反転バッファ１１０にソース側電源電流およびシンク側電源電流を供給していた。これに対し、本開示の第５の実施の形態のデューティ比補正回路１０は、反転バッファ１１０を構成するＭＯＳトランジスタ１１２および１１３のゲートに制御信号を印加してソース側電源電流およびシンク側電源電流を調整する点で、上述の第３の実施の形態と異なる。
【００９６】
［デューティ比補正回路の構成］
図１４は、本開示の第５の実施の形態に係るデューティ比補正回路の構成例を示す図である。同図のデューティ比補正回路１０は、ＭＯＳトランジスタ１１１およびＭＯＳトランジスタ１１４を省略し、抵抗１２６および１２７ならびにキャパシタ１２２および１２３をさらに備える点で、図８において説明したデューティ比補正回路１０と異なる。
【００９７】
キャパシタ１２２は信号線２１およびＭＯＳトランジスタ１１２のゲートの間に接続され、キャパシタ１２３は信号線２１およびＭＯＳトランジスタ１１３のゲートの間に接続される。抵抗１２６は信号線１３およびＭＯＳトランジスタ１１２のゲートの間に接続され、抵抗１２７は信号線１５およびＭＯＳトランジスタ１１３のゲートの間に接続される。ＭＯＳトランジスタ１１２のソースは電源線Ｖｄｄに接続され、ＭＯＳトランジスタ１１３のソースは接地される。これ以外の結線は図８において説明したデューティ比補正回路１０と同様であるため、説明を省略する。
【００９８】
ＭＯＳトランジスタ１１２および１１３は、キャパシタ１２２および１２３を介して信号線２１からのクロック信号がゲートにそれぞれ入力される。また、ＭＯＳトランジスタ１１２および１１３のゲートには、抵抗１２６および１２７を介して誤差増幅器１０１および１０２の制御信号がそれぞれ入力される。この制御信号により、ＭＯＳトランジスタ１１２および１１３のゲートバイアス電圧が変化してＭＯＳトランジスタ１１２のソース側電流およびＭＯＳトランジスタ１１３のシンク側電流が調整される。
【００９９】
これ以外のデューティ比補正回路１０の構成は本開示の第３の実施の形態において説明したデューティ比補正回路１０の構成と同様であるため、説明を省略する。
【０１００】
以上説明したように、本開示の第５の実施の形態のデューティ比補正回路１０は、反転バッファ１１０を構成するＭＯＳトランジスタのゲートにキャパシタ結合により入力クロック信号を印加するとともに、ＭＯＳトランジスタのゲートに制御信号を印加する。これにより、ソース定電流電源部およびシンク定電流電源部を省略することができ、デューティ比補正回路１０の構成を簡略化することができる。
【０１０１】
最後に、上述した各実施の形態の説明は本開示の一例であり、本開示は上述の実施の形態に限定されることはない。このため、上述した各実施の形態以外であっても、本開示に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。
【０１０２】
なお、本技術は以下のような構成もとることができる。
（１）入力信号を反転する反転バッファと、
前記反転バッファの出力に接続されて前記反転された信号の立ち上がり時間および立ち下がり時間を調整するキャパシタと、
前記反転された信号の低周波成分を抽出する低域フィルタと、
前記抽出された低周波成分と参照信号との差分に基づいて前記反転バッファの出力ソース電流および出力シンク電流の少なくとも１つを制御することにより、前記反転された信号の立ち上がりおよび立ち下がりのうちの少なくとも１つを変化させて前記反転された信号のデューティ比の調整を行う誤差増幅器と、
前記誤差増幅器における前記反転バッファの制御を調整する調整部と
を具備するデューティ比補正回路。
（２）前記反転バッファに電源電流を供給する定電流電源部を更に具備し、
前記誤差増幅器は、前記定電流電源部の電源電流を制御する制御信号を出力することにより、前記反転された信号の立ち上がりおよび立ち下がりのうちの少なくとも１つを変化させて前記反転された信号のデューティ比を調整し、
前記調整部は、前記出力される制御信号を調整することにより前記誤差増幅器における前記反転バッファの制御を調整する前記（１）に記載のデューティ比補正回路。
（３）前記調整部は、電源電圧が印加されるカレントミラー回路を備え、前記カレントミラー回路のミラー電流を調整信号として前記出力される制御信号に重畳することにより前記出力される制御信号を調整する前記（２）に記載のデューティ比補正回路。
（４）前記定電流電源部は、前記反転バッファにソース側電源電流を供給するソース定電流電源部および前記反転バッファにシンク側電源電流を供給するシンク定電流電源部により構成される前記（２）または（３）に記載のデューティ比補正回路。
（５）前記誤差増幅器は、前記ソース定電流電源部に制御信号を出力するソース側誤差増幅器および前記シンク定電流電源部に制御信号を出力するシンク側誤差増幅器により構成される前記（４）に記載のデューティ比補正回路。
（６）前記制御信号に所定のバイアス電圧を付加して前記ソース側定電流電源部および前記シンク側定電流電源部に供給するバイアス回路をさらに具備する前記（４）に記載のデューティ比補正回路。
（７）前記誤差増幅器のオフセットを調整するオフセット調整部をさらに具備する前記（１）から（６）の何れかに記載のデューティ比補正回路。
（８）前記反転バッファは、ドレイン端子が共通に接続されるｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタにより構成されるとともに前記共通に接続されるドレイン端子が自身の反転バッファの出力端を構成する前記（１）から（７）の何れかに記載のデューティ比補正回路。
（９）前記反転バッファは、前記ｐチャネルＭＯＳトランジスタおよび前記ｎチャネルＭＯＳトランジスタのゲートと自身の反転バッファの入力端との間にキャパシタがそれぞれ接続される前記（８）に記載のデューティ比補正回路。
（１０）信号を発生する発振回路と、
前記信号を反転する反転バッファと、
前記反転バッファの出力に接続されて前記反転された信号の立ち上がり時間および立ち下がり時間を調整するキャパシタと、
前記反転された信号の低周波成分を抽出する低域フィルタと、
前記抽出された低周波成分と参照信号との差分に基づいて前記反転バッファの出力ソース電流および出力シンク電流の少なくとも１つを制御することにより、前記反転された信号の立ち上がりおよび立ち下がりのうちの少なくとも１つを変化させて前記反転された信号のデューティ比の調整を行う誤差増幅器と、
前記誤差増幅器における前記反転バッファの制御を調整する調整部と
を具備する信号生成回路。
【符号の説明】
【０１０３】
１０  デューティ比補正回路
２０  ＰＬＬ
３０  パワーアンプ
４０  マッチングネットワーク
５０  送信アンテナ
１０１、１０２、１６１  誤差増幅器
１０３、１８０  バイアス回路
１０４〜１０６、１１０  反転バッファ
１０７、１０８  電圧源
１１１〜１１６、１５１〜１５４、１８３〜１８８  ＭＯＳトランジスタ
１２１〜１２３、１４２、１６５  キャパシタ
１２４、１４１、１５５  抵抗
１３１、１３２  定電流回路
１４０  低域フィルタ
１５０、１７０  調整部
１６０  オフセット調整部
１６２〜１６４  スイッチ
１８１、１８２  電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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