(57)【要約】  一対の画素のそれぞれの浮遊拡散領域の電位差に応じた信号を読み出す固体撮像装置において、画像データの画質を向上させる。  画素部には、それぞれが複数の画素からなる複数の行が設けられる。読出行選択部は、所定周期が経過するたびに複数の行のいずれかを読出行として選択して読出行内の複数の画素のそれぞれに受光量に応じた信号電位を生成させる。参照行選択部は、所定周期が経過するたびに前回と異なる行を前記複数の行の中から今回の参照行として選択して前記参照行内の複数の画素のそれぞれに所定の参照電位を生成させる。読出し回路部は、信号電位と参照電位との差に応じた電圧信号を読み出す。
2019193799.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが複数の画素からなる複数の行が設けられた画素部と、
所定周期が経過するたびに前記複数の行のいずれかを読出行として選択して前記読出行内の前記複数の画素のそれぞれに受光量に応じた信号電位を生成させる読出行選択部と、
前記所定周期が経過するたびに前回と異なる行を前記複数の行の中から今回の参照行として選択して前記参照行内の前記複数の画素のそれぞれに所定の参照電位を生成させる参照行選択部と、
前記信号電位と前記参照電位との差に応じた信号を読み出す読出し回路部と
を具備する固体撮像装置。
【請求項２】
所定の乱数を生成する乱数生成部をさらに具備し、
前記参照行選択部は、前記乱数に基づいて前記参照行を選択する
請求項１記載の固体撮像装置。
【請求項３】
前記複数の行は、光電変換を行う有効画素からなる有効画素行と光電変換を行わないダミー画素からなるダミー画素行とを含み、
前記読出行選択部は、前記有効画素行のいずれかを前記読出行として選択し、
前記参照行選択部は、前記ダミー画素行のいずれかを前記参照行として選択する
請求項１記載の固体撮像装置。
【請求項４】
前記複数の行は、光電変換を行う有効画素からなる有効画素行を含み、
前記読出行選択部は、前記有効画素行を前記読出行として選択し、
前記参照行選択部は、前記有効画素行のうち前記読出行と異なる行を前記参照行として選択する
請求項１記載の固体撮像装置。
【請求項５】
前記参照行選択部は、所定方向に垂直な方向において前記読出行に隣接する有効画素行を前記参照行として選択する
請求項４記載の固体撮像装置。
【請求項６】
前記参照行選択部は、前記所定方向に垂直な方向において前記読出行に対する所定の相対位置の前記有効画素行を前記参照行として選択する
請求項４記載の固体撮像装置。
【請求項７】
前記読出行選択部は、いずれかの有効画素行を前記読出行として選択し、
前記参照行選択部は、前記所定方向に垂直な方向において前記読出行に対する所定の相対位置の前記有効画素行を前記参照行として選択する
請求項４記載の固体撮像装置。
【請求項８】
前記読出行選択部は、電荷電圧変換部を共有しない一対の有効画素行を前記読出行として選択し、
前記参照行選択部は、それぞれが前記電荷電圧変換部を共有する２対の有効画素行を前記参照行として選択する
請求項４記載の固体撮像装置。
【請求項９】
前記読出行選択部は、電荷電圧変換部を共有しない一対の有効画素行を前記読出行として選択し、
前記参照行選択部は、前記電荷電圧変換部を共有する一対の有効画素行を前記参照行として選択する
請求項４記載の固体撮像装置。
【請求項１０】
前記所定周期は、水平同期信号の周期であり、
前記参照行選択部は、前記水平同期信号より周波数の低い所定の垂直同期信号の周期が経過するたびに前回の前記読出行に対応する前記参照行とは異なる行を前記参照行として選択する
請求項１記載の固体撮像装置。
【請求項１１】
前記読出行内の前記複数の画素のそれぞれは、複数の入力チャネルからの各々の入力信号に応じて設けられ、サンプルホールド回路を介して入力される前記入力信号を増幅する読出し側の増幅トランジスタを備え、
前記参照行内の前記複数の画素のそれぞれは、前記読出し側の増幅トランジスタの各々と対になる参照側の増幅トランジスタを備え、
前記読出し側の増幅トランジスタ側のサンプルホールド回路には、前記読出し側増幅トランジスタの出力を負帰還として設定し、前記参照側の増幅トランジスタ側のサンプルホールド回路には、任意の電圧を設定する
請求項１記載の固体撮像装置。
【請求項１２】
前記複数の画素のそれぞれは、
光電変換部と、
前記光電変換部で光電変換された電荷を転送する転送トランジスタと、
前記転送トランジスタにより転送された電荷を電圧信号に変換する電荷電圧変換部と
、
前記電荷電圧変換部をリセットするリセットトランジスタと
を含んで構成される
請求項１１記載の固体撮像装置。
【請求項１３】
前記複数の画素のそれぞれは、前記画素を選択する選択トランジスタをさらに有し、
前記選択トランジスタは、前記読出し側の増幅トランジスタを含む読出画素と、前記参照側の増幅トランジスタを含む参照画素との任意の対を選択する
請求項１２に記載の固体撮像装置。
【請求項１４】
前記参照側の増幅トランジスタを含む参照画素は、列単位で読み出される
請求項１２に記載の固体撮像装置。
【請求項１５】
前記参照側の増幅トランジスタを含む参照画素において、前記転送トランジスタ及び前記電荷電圧変換部は、信号の蓄積及び読み出しを行う有効画素と同一に構成される
請求項１２に記載の固体撮像装置。
【請求項１６】
前記複数の画素のそれぞれは、ソースフォロア型の読み出しが可能であり、
前記読出し回路部は、ソースフォロア型の読み出しと、差動型の増幅読み出しとを切り替える切り替え部をさらに具備する
請求項１２記載の固体撮像装置。
【請求項１７】
前記読出し回路部は、前記読出し側の増幅トランジスタを含む読出画素と、前記参照側の増幅トランジスタを含む参照画素とを切り替える切り替え部をさらに有する
請求項１２に記載の固体撮像装置。
【請求項１８】
前記読出し回路部は、前記読出し側の増幅トランジスタにおいて前記転送トランジスタを介して読み出された信号を、前記参照側の増幅トランジスタとの差動対によって読み出した後に、前記読出し側の増幅トランジスタと前記参照側の増幅トランジスタとの結線を相補に切り替えて、切り替え前の前記参照側の増幅トランジスタにおいて前記転送トランジスタを介して読み出された信号を、切り替え前の前記読出し側の増幅トランジスタとの差動対によって読み出す
請求項１７記載の固体撮像装置。
【請求項１９】
前記切り替え部は、信号の蓄積及び読み出しを行う有効画素の近傍となる有効画素を、前記参照側の増幅トランジスタを含む参照画素とする
請求項１８に記載の固体撮像装置。
【請求項２０】
複数の参照側の増幅トランジスタは、その全部又は一部のソース側、ドレイン側、又はソース側とドレイン側の両方を結線している
請求項１２に記載の固体撮像装置。
【請求項２１】
前記読出行内の前記複数の画素のそれぞれは、複数の入力チャネルからの各々の入力信号に応じて設けられ、サンプルホールド回路を介して入力される前記入力信号を増幅する読出し側の増幅トランジスタを備え、
前記参照行内の前記複数の画素のそれぞれは、前記読出し側の増幅トランジスタの各々と対になる参照側の増幅トランジスタを備え、
複数の参照側の増幅トランジスタは、その全部又は一部のソース側、ドレイン側、又はソース側とドレイン側の両方を結線している
請求項１記載の固体撮像装置。
【請求項２２】
前記入力チャネルは、画素アレイ部に行列状に２次元配置される画素に含まれ、
前記複数の画素のそれぞれは、
光電変換部と、
前記光電変換部で光電変換された電荷を転送する転送トランジスタと、
前記転送トランジスタにより転送された電荷を電圧信号に変換する電荷電圧変換部と
、
前記電荷電圧変換部をリセットするリセットトランジスタと
を含んで構成される
請求項２１記載の固体撮像装置。
【請求項２３】
前記画素のそれぞれは、前記画素を選択する選択トランジスタをさらに有し、
前記選択トランジスタは、前記読出し側の増幅トランジスタを含む読出画素と、前記参照側の増幅トランジスタを含む参照画素との任意の対を選択する
請求項２２に記載の固体撮像装置。
【請求項２４】
前記参照側の増幅トランジスタを含む参照画素は、列単位で読み出され、
前記参照側の増幅トランジスタが結線されている前記参照画素の数は、前記読出し側の増幅トランジスタを含む読出画素の数と同一であるか、あるいは前記読出画素の数よりも少ない
請求項２２に記載の固体撮像装置。
【請求項２５】
前記参照側の増幅トランジスタを含む参照画素において、前記転送トランジスタ及び前記電荷電圧変換部は、信号の蓄積及び読み出しを行う有効画素と同一に構成される
請求項２２に記載の固体撮像装置。
【請求項２６】
前記複数の画素のそれぞれは、ソースフォロア型の読み出しが可能であり、
前記読出し回路部は、ソースフォロア型の読み出しと、差動型の増幅読み出しとを切り替える切り替え部をさらに有する
請求項２２に記載の固体撮像装置。
【請求項２７】
前記読出し回路部は、前記読出し側の増幅トランジスタを含む読出画素と、前記参照側の増幅トランジスタを含む参照画素とを切り替える切り替え部をさらに有する
請求項２２に記載の固体撮像装置。
【請求項２８】
前記読出し側の増幅トランジスタにおいて前記転送トランジスタを介して読み出された信号を、前記参照側の増幅トランジスタとの差動対によって読み出した後に、前記読出し側の増幅トランジスタと前記参照側の増幅トランジスタとの結線を相補に切り替えて、切り替え前の前記参照側の増幅トランジスタにおいて前記転送トランジスタを介して読み出された信号を、切り替え前の前記読出し側の増幅トランジスタとの差動対によって読み出す
請求項２７に記載の固体撮像装置。
【請求項２９】
前記切り替え部は、信号の蓄積及び読み出しを行う有効画素の近傍となる有効画素を、前記参照側の増幅トランジスタを含む参照画素とする
請求項２７に記載の固体撮像装置。
【請求項３０】
前記入力信号は、サンプルホールド回路を介して、前記読出し側の増幅トランジスタと、前記参照側の増幅トランジスタに入力され、
前記読出し側の増幅トランジスタ側のサンプルホールド回路には、前記差動増幅回路の出力を負帰還として設定し、
前記参照側の増幅トランジスタ側のサンプルホールド回路には、任意の電圧を設定する
請求項２２に記載の固体撮像装置。
【請求項３１】
前記読出し回路部は、オン状態の場合には前記複数の参照側の増幅トランジスタの全部又は一部のソース側、ドレイン側、又はソース側とドレイン側の両方を結線するスイッチをさらに備える
請求項２２記載の固体撮像装置。
【請求項３２】
それぞれが光電変換を行う複数の有効画素とそれぞれが光電変換を行わない複数の遮光行とが設けられた画素部と、
前記複数の有効画素のうち一対の有効画素の一方を読出有効画素として当該読出有効画素に受光量に応じた電位を生成させるとともに前記一対の有効画素の他方を参照有効画素として当該参照有効画素に所定の電位を生成させる有効画素行選択部と、
前記複数の遮光画素のうち一対の遮光画素の一方を読出遮光画素として当該読出遮光画素に暗電流に応じた電位を生成させるとともに前記一対の有効画素の他方を参照遮光画素として当該参照遮光画素に所定の電位を生成させる遮光画素行選択部と、
前記読出し有効画素の電位と前記参照有効画素および前記参照遮光画素のそれぞれの電位を平均化した電位との差に応じた信号を読み出すとともに前記読出し遮光画素の電位と前記平均化した電位との差に応じた信号を読み出す読出し回路と
を具備する固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像装置に関する。詳しくは、一対の画素のそれぞれの電位の差に応じた信号を読み出す固体撮像装置に関する。
【背景技術】
【０００２】
従来より、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが撮像装置などにおいて用いられている。例えば、有効画素とダミー画素とのそれぞれの浮遊拡散領域の電位の差を増幅して読み出す差動増幅型のＣＭＯＳイメージセンサが提案されている（例えば、特許文献１参照。）。ここで、有効画素は、フォトダイオードが設けられた画素であり、ダミー画素は、フォトダイオードが設けられていない画素である。ダミー画素は、有効画素が配列された領域の周囲のダミー行などに配置され、有効画素行が選択されるたびに、同一のダミー行が選択される。そして、選択された有効画素行およびダミー行において、同じ列の有効画素とダミー画素とのそれぞれの浮遊拡散領域の電位差に応じた信号が読み出される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２７１２８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述の従来技術では、電位の差を増幅することにより、暗所などにおいて高い感度で画像データを読み出すことができる。しかしながら、有効画素行の読出しのたびに同一のダミー行が選択されるため、そのダミー行に生じる固定パターンノイズが全ての有効画素行に出現し、画像データにストリーキングと呼ばれる横筋が現れてしまう。そして、このストリーキングなどにより画像データの画質が低下してしまうという問題がある。【０００５】
本技術はこのような状況に鑑みて生み出されたものであり、一対の画素のそれぞれの浮遊拡散領域の電位差に応じた信号を読み出す固体撮像装置において、画像データの画質を向上させることを目的とする。
【課題を解決するための手段】
【０００６】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、それぞれが複数の画素からなる複数の行が設けられた画素部と、所定周期が経過するたびに上記複数の行のいずれかを読出行として選択して上記読出行内の上記複数の画素のそれぞれに受光量に応じた信号電位を生成させる読出行選択部と、上記所定周期が経過するたびに前回と異なる行を上記複数の行の中から今回の参照行として選択して上記参照行内の上記複数の画素のそれぞれに所定の参照電位を生成させる参照行選択部と、上記信号電位と上記参照電位との差に応じた信号を読み出す読出し回路部とを具備する固体撮像装置である。これにより、信号電位と参照電位との差に応じた信号が読み出されるという作用をもたらす。【０００７】
また、この第１の側面において、所定の乱数を生成する乱数生成部をさらに具備し、上記参照行選択部は、上記乱数に基づいて上記参照行を選択してもよい。これにより、ランダムな参照行と読出行との差に応じた信号が読み出されるという作用をもたらす。【０００８】
また、この第１の側面において、上記複数の行は、光電変換を行う有効画素からなる有効画素行と光電変換を行わないダミー画素からなるダミー画素行とを含み、上記読出行選択部は、上記有効画素行のいずれかを上記読出行として選択し、上記参照行選択部は、上記ダミー画素行のいずれかを上記参照行として選択してもよい。これにより、ダミー行と読出行との差に応じた信号が読み出されるという作用をもたらす。【０００９】
また、この第１の側面において、上記複数の行は、光電変換を行う有効画素からなる有効画素行を含み、上記読出行選択部は、上記有効画素行のいずれかを上記読出行として選択し、上記参照行選択部は、上記有効画素行のうち上記読出行と異なる行を上記参照行として選択してもよい。これにより、読出行と異なる参照行と、その読出行との差に応じた信号が読み出されるという作用をもたらす。【００１０】
また、この第１の側面において、上記参照行選択部は、所定方向に垂直な方向において上記読出行に隣接する有効画素行を上記参照行として選択してもよい。これにより、読出行に隣接する参照行と、その読出行との差に応じた信号が読み出されるという作用をもたらす。【００１１】
また、この第１の側面において、上記参照行選択部は、上記所定方向に垂直な方向において上記読出行に対する所定の相対位置の上記有効画素行を上記参照行として選択してもよい。これにより、読出行に対する所定の相対位置の参照行と、その読出行との差に応じた信号が読み出されるという作用をもたらす。【００１２】
また、この第１の側面において、上記読出行選択部は、いずれかの有効画素行を前記読出行として選択し、前記参照行選択部は、前記所定方向に垂直な方向において前記読出行に対する所定の相対位置の前記有効画素行を前記参照行として選択してもよい。これにより、いずれかの有効画素行と、一対の参照行との差に応じた信号が読み出されるという作用をもたらす。【００１３】
また、この第１の側面において、上記読出行選択部は、電荷電圧変換部を共有しない一対の有効画素行を上記読出行として選択し、上記参照行選択部は、それぞれが上記電荷電圧変換部を共有する２対の有効画素行を上記参照行として選択してもよい。これにより、一対の有効画素行と、２対の参照行との差に応じた信号が読み出されるという作用をもたらす。【００１４】
また、この第１の側面において、上記読出行選択部は、電荷電圧変換部を共有しない一対の有効画素行を上記読出行として選択し、上記参照行選択部は、上記電荷電圧変換部を共有する一対の有効画素行を上記参照行として選択してもよい。これにより、一対の有効画素行と、一対の参照行との差に応じた信号が読み出されるという作用をもたらす。【００１５】
また、この第１の側面において、上記所定周期は、水平同期信号の周期であり、上記参照行選択部は、上記水平同期信号より周波数の低い所定の垂直同期信号の周期が経過するたびに前回の上記読出行に対応する上記参照行とは異なる行を上記参照行として選択してもよい。これにより、垂直同期信号の周期が経過するたびに前回と異なる参照行と、読出行との差に応じた信号が読み出されるという作用をもたらす。【００１６】
また、この第１の側面において、上記読出行内の上記複数の画素のそれぞれは、複数の入力チャネルからの各々の入力信号に応じて設けられ、サンプルホールド回路を介して入力される上記入力信号を増幅する読出し側の増幅トランジスタを備え、上記参照行内の上記複数の画素のそれぞれは、上記読出し側の増幅トランジスタの各々と対になる参照側の増幅トランジスタを備え、上記読出し側の増幅トランジスタ側のサンプルホールド回路には、上記読出し側増幅トランジスタの出力を負帰還として設定し、上記参照側の増幅トランジスタ側のサンプルホールド回路には、任意の電圧を設定してもよい。【００１７】
また、この第１の側面において、上記複数の画素のそれぞれは、光電変換部と、上記光電変換部で光電変換された電荷を転送する転送トランジスタと、上記転送トランジスタにより転送された電荷を電圧信号に変換する電荷電圧変換部と、上記電荷電圧変換部をリセットするリセットトランジスタとを含んで構成されてもよい。【００１８】
また、この第１の側面において、上記複数の画素のそれぞれは、上記画素を選択する選択トランジスタをさらに有し、上記選択トランジスタは、上記読出し側の増幅トランジスタを含む読出画素と、上記参照側の増幅トランジスタを含む参照画素との任意の対を選択してもよい。【００１９】
また、この第１の側面において、上記参照側の増幅トランジスタを含む参照画素は、列単位で読み出されてもよい。【００２０】
また、この第１の側面において、上記参照側の増幅トランジスタを含む参照画素において、上記転送トランジスタ及び上記電荷電圧変換部は、信号の蓄積及び読み出しを行う有効画素と同一に構成されてもよい。【００２１】
また、この第１の側面において、上記複数の画素のそれぞれは、ソースフォロア型の読み出しが可能であり、上記読出し回路部は、ソースフォロア型の読み出しと、差動型の増幅読み出しとを切り替える切り替え部をさらに具備することもできる。【００２２】
また、この第１の側面において、上記読出し回路部は、上記読出し側の増幅トランジスタを含む読出画素と、上記参照側の増幅トランジスタを含む参照画素とを切り替える切り替え部をさらに有してもよい。【００２３】
また、この第１の側面において、上記読出し回路部は、上記読出し側の増幅トランジスタにおいて上記転送トランジスタを介して読み出された信号を、上記参照側の増幅トランジスタとの差動対によって読み出した後に、上記読出し側の増幅トランジスタと上記参照側の増幅トランジスタとの結線を相補に切り替えて、切り替え前の上記参照側の増幅トランジスタにおいて上記転送トランジスタを介して読み出された信号を、切り替え前の上記読出し側の増幅トランジスタとの差動対によって読み出してもよい。【００２４】
また、この第１の側面において、上記切り替え部は、信号の蓄積及び読み出しを行う有効画素の近傍となる有効画素を、上記参照側の増幅トランジスタを含む参照画素としてもよい。【００２５】
また、この第１の側面において、複数の参照側の増幅トランジスタは、その全部又は一部のソース側、ドレイン側、又はソース側とドレイン側の両方を結線していてもよい。【００２６】
また、この第１の側面において、上記読出行内の上記複数の画素のそれぞれは、複数の入力チャネルからの各々の入力信号に応じて設けられ、サンプルホールド回路を介して入力される上記入力信号を増幅する読出し側の増幅トランジスタを備え、上記参照行内の上記複数の画素のそれぞれは、上記読出し側の増幅トランジスタの各々と対になる参照側の増幅トランジスタを備え、複数の参照側の増幅トランジスタは、その全部又は一部のソース側、ドレイン側、又はソース側とドレイン側の両方を結線していてもよい。【００２７】
また、この第１の側面において、上記入力チャネルは、画素アレイ部に行列状に２次元配置される画素に含まれ、上記複数の画素のそれぞれは、光電変換部と、上記光電変換部で光電変換された電荷を転送する転送トランジスタと、上記転送トランジスタにより転送された電荷を電圧信号に変換する電荷電圧変換部と、上記電荷電圧変換部をリセットするリセットトランジスタとを含んで構成されてもよい。【００２８】
また、この第１の側面において、上記画素のそれぞれは、上記画素を選択する選択トランジスタをさらに有し、上記選択トランジスタは、上記読出し側の増幅トランジスタを含む読出画素と、上記参照側の増幅トランジスタを含む参照画素との任意の対を選択してもよい。【００２９】
また、この第１の側面において、上記参照側の増幅トランジスタを含む参照画素は、列単位で読み出され、上記参照側の増幅トランジスタが結線されている上記参照画素の数は、上記読出し側の増幅トランジスタを含む読出画素の数と同一であるか、あるいは上記読出画素の数よりも少なくてもよい。【００３０】
また、この第１の側面において、上記参照側の増幅トランジスタを含む参照画素において、上記転送トランジスタ及び上記電荷電圧変換部は、信号の蓄積及び読み出しを行う有効画素と同一に構成されてもよい。【００３１】
また、この第１の側面において、上記複数の画素のそれぞれは、ソースフォロア型の読み出しが可能であり、上記読出し回路部は、ソースフォロア型の読み出しと、差動型の増幅読み出しとを切り替える切り替え部をさらに有してもよい。【００３２】
また、この第１の側面において、上記読出し回路部は、上記読出し側の増幅トランジスタを含む読出画素と、上記参照側の増幅トランジスタを含む参照画素とを切り替える切り替え部をさらに有してもよい。【００３３】
また、この第１の側面において、上記読出し側の増幅トランジスタにおいて上記転送トランジスタを介して読み出された信号を、上記参照側の増幅トランジスタとの差動対によって読み出した後に、上記読出し側の増幅トランジスタと上記参照側の増幅トランジスタとの結線を相補に切り替えて、切り替え前の上記参照側の増幅トランジスタにおいて上記転送トランジスタを介して読み出された信号を、切り替え前の上記読出し側の増幅トランジスタとの差動対によって読み出してもよい。【００３４】
また、この第１の側面において、上記切り替え部は、信号の蓄積及び読み出しを行う有効画素の近傍となる有効画素を、上記参照側の増幅トランジスタを含む参照画素としてもよい。【００３５】
また、この第１の側面において、上記入力信号は、サンプルホールド回路を介して、上記読出し側の増幅トランジスタと、上記参照側の増幅トランジスタに入力され、上記読出し側の増幅トランジスタ側のサンプルホールド回路には、上記差動増幅回路の出力を負帰還として設定し、上記参照側の増幅トランジスタ側のサンプルホールド回路には、任意の電圧を設定してもよい。【００３６】
また、この第１の側面において、前記読出し回路部は、オン状態の場合には前記複数の参照側の増幅トランジスタの全部又は一部のソース側、ドレイン側、又はソース側とドレイン側の両方を結線するスイッチをさらに備えてもよい。これにより、増幅トランジスタの全部又は一部のソース側やドレイン側がスイッチの制御により結線されるという作用をもたらす。【００３７】
また、本技術の第２の側面は、それぞれが光電変換を行う複数の有効画素とそれぞれが光電変換を行わない複数の遮光行とが設けられた画素部と、上記複数の有効画素のうち一対の有効画素の一方を読出有効画素として当該読出有効画素に受光量に応じた電位を生成させるとともに上記一対の有効画素の他方を参照有効画素として当該参照有効画素に所定の電位を生成させる有効画素行選択部と、上記複数の遮光画素のうち一対の遮光画素の一方を読出遮光画素として当該読出遮光画素に暗電流に応じた電位を生成させるとともに上記一対の有効画素の他方を参照遮光画素として当該参照遮光画素に所定の電位を生成させる遮光画素行選択部と、上記読出し有効画素の電位と上記参照有効画素および上記参照遮光画素のそれぞれの電位を平均化した電位との差に応じた信号を読み出すとともに上記読出し遮光画素の電位と上記平均化した電位との差に応じた信号を読み出す読出し回路とを具備する固体撮像装置である。これにより、読出し遮光画素の電位と平均化した電位との差に応じた信号が読み出されるという作用をもたらす。
【発明の効果】
【００３８】
本技術によれば、一対の画素のそれぞれの浮遊拡散領域の電位差に応じた信号を読み出す固体撮像装置において、画像データの画質を向上させることができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００３９】
【図１】ソースフォロア型の読み出しの構成でのノイズの発生箇所を示す回路図である。
【図２】画素共有がない場合の構成を示す回路図である。
【図３】画素共有がある場合の構成を示す回路図である。
【図４】差動型の増幅読み出しの構成でのノイズの発生箇所を示す回路図である。
【図５】リセットフィードスルーと差動動作点の問題点を説明する図である。
【図６】本技術を適用した固体撮像装置の一実施の形態の構成例を示す図である。
【図７】画素の構成例を示す回路図である。
【図８】第１の実施の形態の差動画素読出し回路の構成例を示す回路図である。
【図９】差動画素読出し回路を構成する画素の駆動例を示すタイミングチャートである。
【図１０】読出画素と参照画素を同一行に配置する場合の構成を示す回路図である。
【図１１】読出画素と参照画素を同一列に配置する場合の構成を示す回路図である。
【図１２】読出画素と参照画素が近接するが、異なる行及び列に配置する場合の構成を示す回路図である。
【図１３】カラムごとに参照専用の画素を配置する場合の構成を示す回路図である。
【図１４】カラムごとに参照専用のダミー画素を配置する場合の構成を示す回路図である。
【図１５】カスコード型カレントミラー回路を用いた構成を示す回路図である。
【図１６】読出画素と参照画素を切り替え可能な構成を示す回路図である。
【図１７】読出画素と参照画素を切り替え可能な構成を示す回路図である。
【図１８】読出画素と参照画素で切り替え可能な画素の駆動例を示すタイミングチャートである。
【図１９】ＳＦモードに切り替えられた画素の構成を示す回路図である。
【図２０】差動モードに切り替えられた画素の構成を示す回路図である。
【図２１】差動モードに切り替えられた画素の構成を示す回路図である。
【図２２】ＳＦモードに切り替えられた画素の駆動例を示すタイミングチャートである。
【図２３】差動モードに切り替えられた画素の駆動例を示すタイミングチャートである。
【図２４】第１の実施の形態を採用することで得られる効果を説明する図である。
【図２５】第２の実施の形態の画素読出し回路の構成例を示す回路図である。
【図２６】差動モード時の画素読出し回路の構成例を示す回路図である。
【図２７】差動モード時の画素読出し回路の構成例を示す回路図である。
【図２８】ＳＦモード時の画素読出し回路の構成例を示す回路図である。
【図２９】差動モードに切り替えられた画素の駆動例を示すタイミングチャートである。
【図３０】ＳＦモードに切り替えられた画素の駆動例を示すタイミングチャートである。
【図３１】差動モード時に、読出画素と参照画素の個数が異なる場合の構成を示す回路図である。
【図３２】第２の実施の形態を採用することで得られる効果を説明する図である。
【図３３】本技術の第３の実施の形態における差動モードの読出画素および参照画素の位置関係の一例を示す図である。
【図３４】本技術の第３の実施の形態における読出画素および参照画素が隣接しない場合の両者の位置関係の一例を示す図である。
【図３５】本技術の第３の実施の形態における読出画素および参照画素が行方向に隣接する場合の両者の位置関係の一例を示す図である。
【図３６】本技術の第３の実施の形態における読出画素および参照画素の位置関係の異なる例を示す図である。
【図３７】本技術の第４の実施の形態における画素の一構成例を示す図である。
【図３８】本技術の第４の実施の形態における差動モードの読出画素および参照画素の位置関係の一例を示す図である。
【図３９】本技術の第５の実施の形態におけるカラム読出し回路部の一構成例を示すブロック図である。
【図４０】本技術の第５の実施の形態における単位読出し回路の一構成例を示す回路図である。
【図４１】本技術の第５の実施の形態における読出画素および参照画素の位置関係の一例を示す図である。
【図４２】本技術の第６の実施の形態における単位読出し回路の一構成例を示す回路図である。
【図４３】本技術の第６の実施の形態における読出画素および参照画素の位置関係の一例を示す図である。
【図４４】本技術の第７の実施の形態における読出画素および参照画素の位置関係の一例を示す図である。
【図４５】本技術の第８の実施の形態における固体撮像装置の一例を示す図である。
【図４６】本技術の第８の実施の形態における読出画素および参照画素の位置関係の一例を示す図である。
【図４７】本技術の第８の実施の形態におけるフレーム単位の読出画素および参照画素の位置関係の一例を示す図である。
【図４８】本技術の第９の実施の形態におけるフレーム単位の読出画素および参照画素の位置関係の一例を示す図である。
【図４９】本技術の第１０の実施の形態におけるＣＭＯＳイメージセンサの一例を示す図である。
【図５０】本技術の第１０の実施の形態における単位読出し回路の一構成例を示す回路図である。
【図５１】本技術の第１０の実施の形態におけるカラム信号処理部の一構成例を示すブロック図である。
【図５２】本技術の第１０の実施の形態における水平信号線を追加した単位読出し回路の一構成例を示す回路図である。
【図５３】本技術を適用し得る積層型の固体撮像装置の構成例を示す図である。
【図５４】本技術を適用した固体撮像装置を有する電子機器の構成例を示すブロック図である。
【図５５】本技術を適用した固体撮像装置の使用例を示す図である。
【図５６】車両制御システムの概略的な構成の一例を示すブロック図である。
【図５７】車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
【発明を実施するための形態】
【００４０】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．本技術の概要
２．固体撮像装置の構成
３．第１の実施の形態：リセット電圧を外部印加及び負帰還で設定する構成
４．第２の実施の形態：参照側の増幅トランジスタを横繋ぎする構成
５．第３の実施の形態：有効画素行を参照行として選択する例
６．第４の実施の形態：１行ずつ読出し、１つのＦＤ行を参照行として選択する例
７．第５の実施の形態：２行ずつ読出し、一対のＦＤ行を参照行として選択する例
８．第６の実施の形態：２行ずつ読出し、１つのＦＤ行を参照行として選択する例
９．第７の実施の形態：ダミー行を参照行として選択する例
１０．第８の実施の形態：前回と異なるダミー行を参照行として選択する例
１１．第９の実施の形態：前回と異なる有効画素行を参照行として選択する例
１２．第１０の実施の形態：黒レベルのオフセットを補正する例
１３．変形例
１４．電子機器の構成
１５．固体撮像装置の使用例
１６．移動体への応用例
【００４１】
＜１．本技術の概要＞
ＣＭＯＳイメージセンサでは、画素アレイ部に行列状に２次元配置された単位画素（以下、画素ともいう）に、光電変換部としてのフォトダイオート゛(PD)と、フォトダイオードで光電変換された電子を電圧変換する浮遊拡散領域(FD：Floating Diffusion）と、浮遊拡散領域（FD）で得られる電圧をゲート入力とする増幅トランジスタを有し、この増幅トランジスタを用いたソースフォロア回路による読み出し（以下、ソースフォロア型の読み出しという）を行うのが一般的である。
【００４２】
一方で、画素は同様の構成ながら、ソース接地回路による読み出しを行う構成や、差動増幅回路による読み出し（以下、差動型の増幅読み出しという）を行う構成がある（例えば、上述した特許文献１参照）。
【００４３】
ところで、画素において、フォトダイオードで発生した電子は、FDノードの寄生容量に応じた１電子当たりの電圧変換効率(μV/e-)で電圧に変換される。この信号電子数に応じたＦＤノードの電圧振幅ΔVfdが、増幅トランジスタを介して、画素アレイ部に２次元配置された画素から読み出される。
【００４４】
このとき、読み出される信号には、ノイズが重畳される。このノイズの主な発生源としては、例えば、図１に示すようなものがある。
【００４５】
すなわち、画素９００内の増幅トランジスタ９１４が発生するノイズVn_pix(μVrms)と、２次元配置された画素から垂直信号線(VSL)９２２経由で読み出された電圧を増幅するなどのアナロク゛回路(AFE:Analog Front End)９３１が発生するノイス゛Vn_afe(μVrms)と、アナロク゛テ゛シ゛タル変換回路(ADC:Analog Digital Converter）９３２が発生するノイズVn_adc(μVrms)がある。
【００４６】
以下の説明では、ノイズVn_pixは、FDノードで発生する電圧ノイズに入力換算したもの、ノイズVn_afeは、垂直信号線９２２で発生する電圧ノイズに換算したもの、ノイズVn_adcは、アナログデジタル変換回路９３２の入力ノードで発生するノイズに換算したものとして定義する。
【００４７】
ソースフォロア型の読み出しの構成では、FDノート゛の電圧振幅ΔVfdに対する、垂直信号線(VSL)９２２の電圧振幅ΔVvslのケ゛インAsfは、0.8〜1.0倍となるので、下記の式（１）の関係を満たすことになる。
【００４８】
ΔVvsl ＝ Asf × ΔVfd ・・・（１）
【００４９】
ここで、ＦＤノードにおける電子電圧変換の変換効率（μV/e-）を、ηfdとする。すなわち、垂直信号線９２２における電子電圧変換の変換効率（μV/e-）を、ηvslとした場合、下記の式（２）の関係を満たすことになる。
【００５０】
ηvsl ＝ Asf × ηfd ・・・（２）
【００５１】
また、信号電子数を、Nsig_e とすると、下記の式（３）の関係により表すことができる。
【００５２】
ΔVvsl ＝ηvsl × Nsig_e ＝ηfd × Asf × Nsig_e・・・（３）
【００５３】
なお、ここでは、簡単のためにアナログ回路（AFE）９３１では、電圧増幅をしない、すなわち、ゲインが１倍であるとして、AD変換の出力に重畳するノイズを、垂直信号線９２２で発生する電圧ノイズに換算して、Vn_total（μVrms）とすると、Vn_adcと、Vn_afeと、Afd × Vn_pixとの和（二乗平均）となる。
【００５４】
これは、電子数Nsig_eによるVSL信号振幅ΔVvslに対して、Vn_totalのノイズが重畳していることを表している。ここで、画質の観点からすれば、ある信号電子数に対して、ノイズがどれだけ重畳しているかが重要となるため、ノイズをFDノードにおける電子数に換算（単位：e-rms）すると、下記の式（４）の関係を満たすことになる。
【数１】
2019193799.tif 000003
【００５５】
ただし、式（４）において、上述した式（２）により、ηvsl ＝ Asf × ηfdの関係となるから、Asfを大きくすれば、Vn_adc及びVn_afeの影響を小さくすることができる。また、ηfdを大きくすれば、Vn_adc，Vn_afe，及びVn_pixの影響を小さくすることができる。
【００５６】
Asfは、上述したように、ソースフォロア回路の電圧ゲインで、一般的に0.8〜1.0であり、論理的には1.0以下であるため、その改善が難しい。ηfdは、ＦＤノードからみた寄生容量の合計Cfdで決まるものであり、下記の式（５）の関係を満たしている。
【００５７】
ηfd ＝ e / Cfd ・・・（５）
【００５８】
ただし、式（５）において、eは、電子素量で、1.602 × 10-19クローンの定数である。ノイズ低減のために、容量削減をするためには、物理的な限界があり、さらに、画素ピッチを縮小するために、トランジスタを複数の画素で共有する構造を採用すると、Cfdが大きくなって、ηfdを大きくすることがさらに困難となる。
【００５９】
なお、図２には、画素アレイ部に配置された画素の一例として、画素９００−１１、画素９００−１２、画素９００−２１、及び画素９００−２２の各画素で、画素共有がなされずに、各画素で独立して信号が読み出される場合の構成を示している。
【００６０】
また、図３には、画素９００−１１、画素９００−１２、画素９００−２１、及び画素９００−２２の４つの画素で画素共有がなされ、画素９００−１１の浮遊拡散領域（ＦＤ）９２１と増幅トランジスタ９１４が、他の画素でも利用される場合の構成を示している。
【００６１】
このように、ソースフォロア型の読み出しの構成では、Asfの値が１倍程度であるから、微細画素において、ηfdを大きくすることができなくなると、ηvslも大きく設計することができず、結果として、ノイズ低減ができなくなってしまう。
【００６２】
一方で、差動型の増幅読み出しは、例えば、図４に示すような構成からなる。
【００６３】
すなわち、差動型の増幅読み出しの構成では、垂直信号線（VSL）９２２の電圧振幅ΔVvslのゲインAdifは、FDノードの寄生容量Cfdの一部であるVSLノードとの寄生容量分Cgdで決定される。なお、Cgdは、トランジスタの寄生容量だけでなく、ゲインAdifを調整するために、配線容量等で意図的に付加した容量をも含む場合がある。
【００６４】
このような差動型の増幅読み出しの構成においては、差動増幅回路のオープンループゲインを、Avとした場合に、下記の式（６）の関係を満たしている。
【００６５】
ηvsl ＝ e / {Cgd + Cfd / Av} ・・・（６）
【００６６】
同様に、差動型の増幅読み出しの構成におけるトータルノイズを、FDノードにおける電子数に換算すると、下記の式（７）の関係を満たすことになる。
【数２】
2019193799.tif 000004
【００６７】
この式（７）の関係から、ηvslやηfdを大きくすれば、ノイズを低減できることは、明らかである。
【００６８】
ここで、図１のソースフォロア型の読み出しの構成の式（４）と、図４の差動型の増幅読み出しの構成の式（７）とを比較すれば、Vn_adc及びVn_afeについて、次のようなことが言える。
【００６９】
すなわち、式（４）においては、ηvslが、式（２）により、ηvsl ＝ Asf × ηfd の関係を有し、さらに、Asfが、最大でも1.0であることから、下記の式（８）の関係が成立することになる。
【００７０】
ηvsl ≦ ηfd ＝ e / Cfd ・・・（８）
【００７１】
一方で、式（７）においては、ηvslが、式（６）により、ηvsl ＝ e / {Cgd + Cfd /Av} の関係を有し、さらに、Avは、一般的に、数10〜100程度となるため、Cfdの影響を抑えることができ、下記の式（９）の関係が成立することになる。
【００７２】
ηvsl ≒ e / Cgd ・・・（９）
【００７３】
このように、ソースフォロア型の読み出しの構成では、式（８）の関係から、Cfdを小さくすることが難しい状況では、ηvslを大きくする手段がない。
【００７４】
それに対し、差動型の増幅読み出しの構成では、式（９）の関係において、Cgdは、Cfdの一部であるため、Cfdよりも小さい値であって、図４に示すように、増幅トランジスタ９１４に寄生する容量であるため、トランジスタを複数の画素で共有する構造（図３）を採用したとしても、容量削減の妨げとはならない。
【００７５】
すなわち、ソースフォロア型の読み出しの構成よりも、差動型の増幅読み出しの構成のほうが、ηvslとして、より大きな値とすることができ、ノイズの観点で有利となる。一方で、従来の差動型の増幅読み出しの構成には、２つの問題点がある。
【００７６】
第１に、基準電位である初期FD電位は、フォトダイオード（PD）等の光電変換部９１１からの電荷が転送できる電圧に設定する必要があり、かつ、十分な信号電荷を読み出すために、振幅のダイナミックレンジを確保できる電圧に設定する必要がある。
【００７７】
図４に示した回路構成では、初期FD電位は、高いほうが電荷の転送には有利で、多くの信号電荷を転送することができるが、一方で、初期FD電位が低いほうが、出力電圧の振幅は大きくとれる。なお、光電変換部９１１としてのフォトダイオード（PD）の極性が逆の場合には、それぞれが逆の電位設定が有利とされる。
【００７８】
そのため、光電変換部９１１からの電荷転送が可能で、かつ、画素の出力電圧の振幅が大きくとれる初期FD電位を設定することが重要となる。
【００７９】
しかしながら、差動増幅回路では、増幅ゲインが高いため、素子特性や電源、温度等のバラツキによって、入力信号のバラツキが増幅され、結果として、大きな出力信号のバラツキとなることが問題となっている。特に、リセット時に、大きい入力信号が入ってくると、リセットの出力レベルが、読み出し可能な電圧レンジを外れて不定になってしまう。
【００８０】
ここで、上述した特許文献１には、画素ごとに、リセット時に出力レベルを入力に帰還させて初期FD電位を決めることで、素子特性や電源、温度等のバラツキを抑えることが開示されているが、このリセット時の浮遊拡散領域（FD）の電位レベルは、カレントミラートランジスタ、読み出しトランジスタ、及び負荷MOSトランジスタのオン抵抗の比で決まるものである。そして、これらのトランジスタのサイズと駆動電流を決めると、ほぼ一義的に電位レベルが決まってしまう。
【００８１】
特に、読み出しトランジスタは、画素アレイ部を構成する画素内に配置されるトランジスタであって、そのサイズを自由に調整することは難しく、フォトダイオードからの電荷転送と、画素の出力電圧の振幅を両立させる初期FD電位設定をコントロールすることは、一般的に難しい。
【００８２】
一方で、図５Ａに示すように、差動型の増幅読み出しでは、リセット動作が完了し、駆動信号RSTに応じてリセットトランジスタ９１３がオフ状態とされると、FD電位とVSL電位は、図５Ｂに示すような関係となる。
【００８３】
すなわち、リセットトランジスタ９１３をオフ状態にすると、浮遊拡散領域（FD）９２１は、外部配線から電気的に遮断され、フローティング状態（浮遊状態）になるが、主に、リセットトランジスタ９１３のゲート電極との容量カップリングによって、浮遊拡散領域（FD）９２１のFD電位は、低レベル側に押し下げられる。このリセットトランジスタ９１３のオン状態とオフ状態の切り替えでのFD電位の変動量ΔVを、リセットフィードスFDルーと呼ぶ。
【００８４】
そして、差動型の増幅読み出しの場合には、読み出し側と参照側のリセットフィードスルー量が大きく異なると、その差分は、ゲイン倍に増幅されて、垂直信号線（VSL）９２２に出力されるため、読み出し可能な電圧レンジを外れ、初期信号レベルが、不安定になってしまう。
【００８５】
このように、差動型の増幅読み出しの構成においては、高い変換効率（増幅率）を実現しつつ、リセットフィードスルーによるリセットレベルの読み出し可能レンジ外れを抑制するだけでなく、最適な初期FD電位を決定する必要がある。これが、第１の問題点である。
【００８６】
第２に、差動型の増幅読み出しの構成においては、最終的なノイズの総和が、差動対の参照側のトランジスタが追加されることで、画素内の増幅トランジスタが発生するノイズの分だけ大きくなることである。
【００８７】
ここで、ノイズVn_pixに注目すれば、図１のソースフォロア型の読み出しの構成での式（４）と、図４の差動型の増幅読み出しの構成での式（７）では、ηfdはともに、e / Cfdとなることから、ηfdに差はない。
【００８８】
しかしながら、図４に示した差動型の増幅読み出しの構成においては、参照側の増幅トランジスタが発生するノイズも重畳されるため、それに応じてノイズが２倍となってしまう。このように、差動型の増幅読み出しの構成のほうが、ソースフォロア型の読み出しの構成と比べて、トータルノイズとして、Vn_pix成分が２倍となるため、ノイズの観点から不利とされる。これが、第２の問題点である。
【００８９】
本開示に係る技術（本技術）では、このような第１の問題点と第２の問題点を解決するための手段を提案する。
【００９０】
すなわち、第１の問題点に対しては、差動型の増幅読み出しの構成において、参照画素のリセット電圧を外部印加とし、読出画素のリセット電圧は、垂直信号線から負帰還をかける構成とすることで、高い変換効率（増幅率）を実現しつつ、リセットフィードスルーによるリセットレベルの読み出し可能レンジ外れを抑制するだけでなく、リセット時の読出画素のFD電位を所望の値に制御することができるようにする。
【００９１】
また、第２の問題点に対しては、差動型の増幅読み出しの構成において、参照画素の増幅トランジスタのソース側、ドレイン側、又はソース側とドレイン側の両方のノードを、画素アレイ部の各列間で接続（結線）することで、高い変換効率（増幅率）を実現しつつ、ノイズ増加を抑圧することができるようにする。
【００９２】
以下、本技術の具体的な内容を、第１の実施の形態と、第２の実施の形態によって説明する。すなわち、第１の問題点を解決するための第１の手段として、第１の実施の形態を説明し、第２の問題点を解決するための第２の手段として、第２の実施の形態を説明する。
【００９３】
なお、第１の問題点を解決するための第１の手段と、第２の問題点を解決するための第２の手段は、それ単独の手段によって、問題点を解決してもよいし、一方の手段が、他方の手段と組み合わされるようにしてもよい。
【００９４】
すなわち、第１の手段を、第２の手段と組み合わせることで、第１の問題だけでなく、第２の問題をも解決することができ、その結果として双方の効果を得ることができる。同様にまた、第２の手段を、第１の手段と組み合わせることで、第１の問題をも解決することができ、その結果として双方の効果を得ることができる。
【００９５】
＜２．固体撮像装置の構成＞
（固体撮像装置の構成例）
図６は、本技術を適用した固体撮像装置の一実施の形態の構成例を示す図である。
【００９６】
図６のCMOSイメージセンサ１０は、CMOS(Complementary Metal Oxide Semiconductor)を用いた固体撮像装置の一例である。CMOSイメージセンサ１０は、光学レンズ系（不図示）を介して被写体からの入射光（像光）を取り込んで、撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
【００９７】
図６において、CMOSイメージセンサ１０は、画素アレイ部１１、垂直駆動部１２、カラム読出し回路部１３、カラム信号処理部１４、水平駆動部１５、システム制御部１６、信号処理部１７、及びデータ格納部１８を含んで構成される。
【００９８】
これら画素アレイ部１１、垂直駆動部１２、カラム読出し回路部１３、カラム信号処理部１４、水平駆動部１５、システム制御部１６、信号処理部１７、及びデータ格納部１８は、同一又は電気的に接続された複数の積層半導体基板（チップ）上に形成されている。
【００９９】
画素アレイ部１１には、入射光量に応じた電荷量を光電変換して内部に蓄積し、信号として出力を行うことが可能な光電変換部（例えば、フォトダイオード）を有する単位画素（画素）が、行列状に２次元配置されている。
【０１００】
なお、画素アレイ部１１には、有効な画素（有効画素）の他に、光電変換を行うフォトダイオードを持たない構造のダミー画素や、受光面を遮光して外部からの光入射を遮断していること以外は有効画素と等価な遮光画素が、行列状に２次元配置されている領域を含む場合がある。
【０１０１】
また、以下の説明では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合がある。
【０１０２】
画素アレイ部１１にはさらに、行列状の画素配列に対して行ごとに画素駆動線３１が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直画素配線３２が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線３１の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。
【０１０３】
カラム読出し回路部１３は少なくとも、画素アレイ部１１内の選択行画素に列ごとに定電流を供給する回路、高ゲインアンプを構成するカレントミラー回路、読出しモード切替スイッチから成り、画素アレイ部１１内の選択画素内のトランジスタと共に増幅器を構成し、光電荷信号を電圧信号に変換して垂直画素配線３２に出力する。
【０１０４】
垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部１２は、その具体的な構成については図示を省略するが、読み出し走査系と、掃き出し走査系あるいは、一括掃き出し、一括転送を有する構成となっている。
【０１０５】
読み出し走査系は、画素から信号を読み出すために、画素アレイ部１１の画素を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃き出しについては、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査が行なわれる。
【０１０６】
また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃き出しが行なわれる。この掃き出しにより、読み出し行の画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。
【０１０７】
ここで、電子シャッタ動作とは、直前まで光電変換素子に溜まっていた不要な光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作又は電子シャッタ動作以降に入射した光量に対応するものである。
【０１０８】
行駆動の場合は、直前の読み出し動作による読み出しタイミング又は電子シャッタ動作による掃出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、画素における光電荷の蓄積時間（露光時間）となる。グローバル露光の場合は、一括掃き出しから一括転送までの時間が蓄積時間（露光時間）となる。
【０１０９】
垂直駆動部１２によって選択走査された画素行の各画素から出力される画素信号は、垂直画素配線３２の各々を通してカラム信号処理部１４に供給される。カラム信号処理部１４は、画素アレイ部１１の画素列ごとに、選択行の各画素から垂直画素配線３２を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【０１１０】
具体的には、カラム信号処理部１４は、信号処理として少なくとも、ノイズ除去処理、例えば、相関二重サンプリング（CDS：Correlated Double Sampling）処理を行う。このカラム信号処理部１４による相関二重サンプリングにより、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム信号処理部１４にノイズ除去処理以外に、例えば、AD（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
【０１１１】
水平駆動部１５は、シフトレジスタやアドレスデコーダなどによって構成され、カラム信号処理部１４の画素列に対応する単位回路を順番に選択する。この水平駆動部１５による選択走査により、カラム信号処理部１４で信号処理された画素信号が順番に信号処理部１７に出力される。
【０１１２】
システム制御部１６は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１２、カラム信号処理部１４、及び水平駆動部１５などの駆動制御を行う。
【０１１３】
CMOSイメージセンサ１０はさらに、信号処理部１７及びデータ格納部１８を備えている。信号処理部１７は、少なくとも加算処理機能を有し、カラム信号処理部１４から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部１８は、信号処理部１７での信号処理に当たって、その処理に必要なデータを一時的に格納する。
【０１１４】
これら信号処理部１７及びデータ格納部１８については、CMOSイメージセンサ１０とは別の基板に設けられる外部信号処理部、例えばDSP(Digital Signal Processor)やソフトウェアによる処理でも構わないし、CMOSイメージセンサ１０と同じ基板上に搭載しても構わない。
【０１１５】
（画素の構成例）
次に、図７を参照して、図６の画素アレイ部１１に行列状に２次元配置されている画素１００の回路構成例について説明する。
【０１１６】
図７において、画素１００は、光電変換部１１１、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、及び選択トランジスタ１１５から構成される。また、画素１００においては、浮遊拡散領域（FD：Floating Diffusion）１２１が形成される。
【０１１７】
また、画素１００においては、垂直駆動部１２に一端が接続される画素駆動線３１であるところのSEL駆動線、RST駆動線、及びTRG駆動線、並びにカラム読出し回路部１３に一端が接続される垂直画素配線３２であるところの垂直信号線２２、垂直リセット入力線６１、及び垂直電流供給線６２が接続されている。
【０１１８】
光電変換部１１１としてのフォトダイオードのアノードは接地されており、フォトダイオードのカソードは、転送トランジスタ１１２のソースに接続されている。転送トランジスタ１１２のドレインは、それぞれリセットトランジスタ１１３のソース及び増幅トランジスタ１１４のゲートに接続されており、この接続点が浮遊拡散領域（FD）１２１を構成している。
【０１１９】
また、リセットトランジスタ１１３のドレインは、垂直リセット入力線６１に接続されており、増幅トランジスタ１１４のソースは、垂直電流供給線６２に接続されている。増幅トランジスタ１１４のドレインは、選択トランジスタ１１５のソースに接続されており、選択トランジスタ１１５のドレインは、垂直信号線（VSL）２２に接続されている。
【０１２０】
転送トランジスタ１１２のゲート、リセットトランジスタ１１３のゲート、及び選択トランジスタ１５のゲートは、画素駆動線３１（TRG駆動線、RST駆動線、及びSEL駆動線）を介して、垂直駆動部１２（図６）にそれぞれ接続されており、駆動信号としてのパルスがそれぞれ供給される。
【０１２１】
次に、図７に示した画素１００の基本機能について説明する。
【０１２２】
リセットトランジスタ１１３は、垂直駆動部１２（図６）から供給される駆動信号RSTに従って、浮遊拡散領域（FD）１２１に蓄積されている電荷の排出をオン／オフする。
【０１２３】
例えば、リセットトランジスタ１１３は、H(High)レベルの駆動信号RSTが供給されると、浮遊拡散領域（FD）１２１は、垂直リセット入力線６１を通して印可される電圧にクランプされ、浮遊拡散領域（FD）１２１に蓄積されていた電荷を排出（リセット）する。また、リセットトランジスタ１１３に、L(Low)レベルの駆動信号RSTが供給されると、浮遊拡散領域（FD）１２１は垂直リセット入力線６１と電気的に切断され、浮遊状態になる。
【０１２４】
一方、光電変換部１１１は、入射光を光電変換し、その光量に応じた電荷を生成し、蓄積する。転送トランジスタ１１２は、垂直駆動部１２（図６）から供給される駆動信号TRGに従って、光電変換部１１１から浮遊拡散領域（FD）１２１への電荷の転送をオン／オフする。
【０１２５】
例えば、転送トランジスタ１１２は、Hレベルの駆動信号TRGが供給されると、光電変換部１１１に蓄積されている電荷を浮遊拡散領域（FD）１２１に転送し、Lレベルの駆動信号TRGが供給されると、電荷の転送を停止する。なお、転送トランジスタ１１２が、浮遊拡散領域（FD）１２１への電荷の転送を停止している間、光電変換された電荷は、光電変換部１１１に蓄積される。
【０１２６】
浮遊拡散領域（FD）１２１は、光電変換部１１１から転送トランジスタ１１２を介して転送されてくる電荷を蓄積する機能を持ち、リセットトランジスタ１１３がオフした浮遊状態では、その蓄積された電荷量に応じて浮遊拡散領域（FD）１２１の電位は変調される。
【０１２７】
増幅トランジスタ１１４は、そのゲートに接続された浮遊拡散領域（FD）１２１の電位変動を入力信号とする増幅器として働き、その出力電圧信号は、選択トランジスタ１１５を介して垂直信号線２２に出力される。
【０１２８】
選択トランジスタ１１５は、垂直駆動部１２（図６）から供給される駆動信号SELに従って、増幅トランジスタ１１４からの電圧信号の垂直信号線２２への出力をオン／オフする。
【０１２９】
例えば、選択トランジスタ１１５は、Hレベルの駆動信号SELが供給されると、電圧信号を垂直信号線２２に出力し、Lレベルの駆動信号SELが供給されると、電圧信号の出力を停止する。これにより複数の画素１００が接続された垂直信号線２２において、選択した画素１００の出力のみを取り出すことが可能となる。
【０１３０】
このように、画素１００は、垂直駆動部１２（図６）から供給される駆動信号（TRG，RST，SEL）に従って駆動される。
【０１３１】
＜３．第１の実施の形態＞
次に、図８ないし図２４を参照しながら、第１の実施の形態として、差動型の増幅読み出しによって、高い変換効率（増幅率）を実現しつつ、リセットフィードスルーによるリセットレベルの読み出し可能レンジ外れを抑制するだけでなく、リセット時の読出画素のFD電位を所望の値に制御するための構成について説明する。
【０１３２】
（差動画素読出し回路の構成例）
図８は、第１の実施の形態の差動画素読出し回路の構成例を示す回路図である。
【０１３３】
図８において、差動画素読出し回路５０は、信号電荷の読み出しを行う読出画素１００Ｓと、信号電荷なしの基準電圧を与える参照画素１００Ｒと、PMOSトランジスタからなるカレントミラー回路５１と、画素に定電流を供給する負荷MOS回路５２とで構成される。
【０１３４】
読出画素１００Ｓは、フォトダイオード（PD）等の光電変換部１１１Ｓに加えて、例えば、転送トランジスタ１１２Ｓ、リセットトランジスタ１１３Ｓ、増幅トランジスタ１１４Ｓ、及び選択トランジスタ１１５Ｓの４つの画素トランジスタを有している。
【０１３５】
光電変換部１１１Ｓとしてのフォトダイオードは、その一端であるアノード電極が接地され、その他端であるカソード電極は、転送トランジスタ１１２Ｓのソースに接続されている。転送トランジスタ１１２Ｓのドレインは、それぞれリセットトランジスタ１１３Ｓのソース及び増幅トランジスタ１１４Ｓのゲートに接続されており、この接続点が、浮遊拡散領域（FD）１２１Ｓを構成している。
【０１３６】
リセットトランジスタ１１３Ｓのドレインは、読出し側垂直リセット入力線６１Ｓに接続されている。増幅トランジスタ１１４Ｓのソースは、読出し側垂直電流供給線６２Ｓに接続されている。増幅トランジスタ１１４Ｓのドレインは、選択トランジスタ１１５Ｓのソースと接続され、選択トランジスタ１１５Ｓのドレインは、読出し側垂直信号線２２Ｓと接続されている。
【０１３７】
転送トランジスタ１１２Ｓのゲート、リセットトランジスタ１１３Ｓのゲート、及び選択トランジスタ１１５Ｓのゲートには、画素駆動線３１（図６）を介して、垂直駆動部１２（図６）と接続され、駆動信号（TRG1，RST1，SEL1）としてのパルスがそれぞれ供給される。
【０１３８】
ここで、読出し側垂直信号線２２Ｓは、読出し側垂直リセット入力線６１Ｓ、カレントミラー回路５１の読出し側PMOSトランジスタ５１１Ｓのドレイン、及び当該差動画素読出し回路５０の出力端子５３に接続される。
【０１３９】
また、読出し側垂直リセット入力線６１Ｓは、読出し側垂直信号線２２Ｓに接続され、選択された読出画素１００Ｓの浮遊拡散領域１２１Ｓ、すなわち、増幅トランジスタ１１４Ｓの入力端子に接続され、リセットトランジスタ１１３Ｓがオンしているとき、当該差動画素読出し回路５０の出力信号が、負帰還される。
【０１４０】
参照画素１００Ｒは、フォトダイオード（PD）等の光電変換部１１１Ｒに加えて、例えば、転送トランジスタ１１２Ｒ、リセットトランジスタ１１３Ｒ、増幅トランジスタ１１４Ｒ、及び選択トランジスタ１１５Ｒの４つの画素トランジスタを有している。
【０１４１】
光電変換部１１１Ｒとしてのフォトダイオードは、その一端であるアノード電極が接地され、その他端であるカソード電極は、転送トランジスタ１１２Ｒのソースに接続されている。転送トランジスタ１１２Ｒのドレインは、それぞれリセットトランジスタ１１３Ｒのソース及び増幅トランジスタ１１４Ｒのゲートに接続されており、この接続点が、浮遊拡散領域（FD）１２１Ｒを構成している。
【０１４２】
リセットトランジスタ１１３Ｒのドレインは、参照側垂直リセット入力線６１Ｒに接続されている。増幅トランジスタ１１４Ｒのソースは、参照側垂直電流供給線６２Ｒに接続されている。増幅トランジスタ１１４Ｒのドレインは、選択トランジスタ１１５Ｒのソースと接続され、選択トランジスタ１１５Ｒのドレインは、参照側垂直信号線２２Ｒと接続されている。
【０１４３】
転送トランジスタ１１２Ｒのゲート、リセットトランジスタ１１３Ｒのゲート、及び選択トランジスタ１１５Ｒのゲートには、画素駆動線３１（図６）を介して、垂直駆動部１２（図６）と接続され、駆動信号（TRG2，RST2，SEL2）としてのパルスがそれぞれ供給される。
【０１４４】
ここで、参照側垂直信号線２２Ｒは、カレントミラー回路５１の参照側PMOSトランジスタ５１１Ｒのドレイン及びゲート、並びに読出し側PMOSトランジスタ５１１Ｓのゲートに接続される。
【０１４５】
また、参照側垂直リセット入力線６１Ｒは、電源Vrstに接続されており、リセット時には、この配線を通じて選択された参照画素１００Ｒの浮遊拡散領域１２１Ｒ、すなわち、増幅トランジスタ１１４Ｒの入力端子に、任意の入力電圧信号が印加される。
【０１４６】
読出し側垂直電流供給線６２Ｓ及び参照側垂直電流供給線６２Ｒは、接続点（Vcom）で互いに接続された後、一定電流源である負荷MOS回路５２に接続されている。
【０１４７】
以上のような構成を有する差動画素読出し回路５０においては、読出画素１００Ｓの増幅トランジスタ１１４Ｓと、参照画素１００Ｒの増幅トランジスタ１１４Ｒとが、差動増幅器（差動増幅回路）を構成することで、読出画素１００Ｓの光電変換部１１１Ｓで検出された信号電荷に応じた電圧信号が、出力端子５３を介して出力される。
【０１４８】
（差動画素の駆動例）
次に、図９のタイミングチャートを参照して、図８に示した差動画素読出し回路５０を構成する画素の駆動例について説明する。
【０１４９】
なお、図９の上段には、読出画素１００Ｓにおいて、選択トランジスタ１１５Ｓと、リセットトランジスタ１１３Ｓと、転送トランジスタ１１２Ｓのゲートにそれぞれ印加される駆動信号SEL1，RST1，TRG1のタイミングチャートが示されている。
【０１５０】
また、図９の下段には、参照画素１００Ｒにおいて、選択トランジスタ１１５Ｒと、リセットトランジスタ１１３Ｒと、転送トランジスタ１１２Ｒのゲートにそれぞれ印加される駆動信号TRG2，RST2，SEL2のタイミングチャートが示されている。なお、図９において、時間の方向は、図中の左側から右側に向かう方向とされる。
【０１５１】
まず、時刻t1ないし時刻t2の期間において、駆動信号RST1と駆動信号TRG1として、Hレベルのパルスが印加されると、読出画素１００Ｓの光電変換部１１１Ｓ及び浮遊拡散領域１２１Ｓに蓄積されている電荷が、リセットトランジスタ１１３Ｓによって排出される。
【０１５２】
これにより、これまで光電変換部１１１Ｓに蓄積されていた電荷が掃き出され、時刻tから時刻t25までの期間においては、新たに被写体からの光から得られた電荷が、光電変換部１１１Ｓに蓄積されることになる。
【０１５３】
次に、時刻t3ないし時刻t7の期間において、選択された読出画素１００Ｓ及び参照画素１００Ｒで、駆動信号SEL1，SEL2が、LレベルからHレベルに切り替えられると、増幅トランジスタ１１４Ｓ及び増幅トランジスタ１１４Ｒのソースからドレインに向けて、負荷MOS回路５２から電流が供給される。
【０１５４】
これにより、選択された読出画素１００Ｓの浮遊拡散領域１２１ＳのFD電位を入力電圧信号とする差動増幅回路が動作して、読出し側垂直信号線２２Ｓに増幅された電圧信号が出力されるようになる。この状態は、時刻t7において、駆動信号SEL1，SEL2が、HレベルからLレベルに切り替えられるまで継続される。
【０１５５】
なお、時刻t1ないし時刻t3の期間において、参照画素１００Ｒの駆動信号SEL2，RST2，TRG2は、読出画素１００Ｓの信号読出しには寄与しない。
【０１５６】
さらに、時刻t3ないし時刻t4の期間において、駆動信号RST1及び駆動信号RST2として、Hレベルのパルスが印加されると、読出画素１００Ｓ及び参照画素１００Ｒで、浮遊拡散領域１２１Ｓ及び浮遊拡散領域１２１Ｒに蓄積されていた電荷が排出され、信号レベルが初期化（リセット）される。
【０１５７】
このとき、差動画素読出し回路５０の出力端子５３は、読出し側垂直リセット入力線６１Ｓ及びリセットトランジスタ１１３Ｓを通じて、差動画素読出し回路５０の入力の１つである読出画素１００Ｓの浮遊拡散領域１２１Ｓに電気的に接続される。
【０１５８】
その結果として、差動画素読出し回路５０では、出力端子５３が一方の入力側の浮遊拡散領域１２１Ｓに負帰還されて仮想接地状態となるため、電源Vrstに外部印加で固定されている他方の入力側の浮遊拡散領域１２１Ｒと、浮遊拡散領域１２１Ｓ及び出力端子５３とが同電位となる。
【０１５９】
次に、時刻t4ないし時刻t5の期間において、駆動信号RST1及び駆動信号RST2として、Lレベルのパルスが印加されると、読出画素１００Ｓ及び参照画素１００Ｒでは、浮遊拡散領域１２１Ｓは、読出し側垂直リセット入力線６１Ｓと電気的に切断され、浮遊拡散領域１２１Ｒは、参照側垂直リセット入力線６１Ｒと電気的に切断され、それぞれ浮遊状態となる。
【０１６０】
このとき、読出画素１００Ｓの浮遊拡散領域１２１Ｓと、参照画素１００Ｒの浮遊拡散領域１２１Ｒは、ほぼ等価な構造であるから、リセットオフ時の電位変動（リセットフィードスルー）もほぼ同じで、浮遊拡散領域１２１ＳのFD電位と、浮遊拡散領域１２１ＲのFD電位は、ほぼ同じ動きをする。
【０１６１】
そのため、差動画素読出し回路５０の出力端子５３からの出力は、リセットオン時の電圧Vrstから、ほとんど変化せず、この状態が差動増幅読出しにおけるリセット状態（初期状態）となり、この出力レベルが、リセットレベル（初期レベル）とされる。このリセット状態は、時刻t5で、信号電荷の転送が行われるまで続き、リセットレベルとしての電圧が読み出される。
【０１６２】
次に、時刻t5ないし時刻t6の期間において、読出画素１００Ｓの駆動信号TRG1が、パルス状に印加されると、読出画素１００Ｓの光電変換部１１１Ｓに蓄積された電荷が、転送トランジスタ１１２Ｓによって、浮遊拡散領域１２１Ｓに転送される。
【０１６３】
そして、読出画素１００Ｓでは、この転送された電荷によって、浮遊拡散領域１２１Ｓが変調され、これが、増幅トランジスタ１１４Ｓのゲートに電圧信号として入力されると、読出し側垂直信号線２２Ｓに、蓄積電荷量に応じた電圧信号が出力される。この信号読出し状態は、時刻t7で、駆動信号SEL1，SEL2が、Lレベルになるまで続き、その間、信号レベルとしての電圧が読み出される。
【０１６４】
なお、カラム信号処理部１４（図６）では、このようにして読み出されたリセットレベルと信号レベルとの差分をとることでノイズを除去する相関二重サンプリング処理が行われ、ノイズが除去された画素信号が読み出される。
【０１６５】
（差動画素読出し回路の他の回路構成例）
（Ａ）読出画素と参照画素を同一行に配置
図１０は、読出画素と参照画素を同一行に配置する場合の構成を示す回路図である。
【０１６６】
図１０には、差動画素読出し回路５０Ａにおいて、画素アレイ部１１に配置される参照画素１００Ｒとして、撮像時の被写体から得られる信号を蓄積及び読み出しする有効画素であって、読出画素１００Ｓに近接する同一行の画素を用いた例を示している。
【０１６７】
このとき、有効画素は、信号の蓄積及び読み出しの他に、参照画素１００Ｒに切り替え可能で、例えば、画素駆動線３１（図６）とカラム読出し回路部１３（図６）の切り替えスイッチによって、読出画素１００Ｓと参照画素１００Ｒの画素ペアを入れ替えながら、アドレスを走査して、画素アレイ部１１に、２次元配置された全有効画素を読み出すことが可能となる。
【０１６８】
なお、図１０の画素アレイ部１１では、読出画素１００Ｓと参照画素１００Ｒとが同一行で、左右に隣接して配置されているが、読出画素１００Ｓと参照画素１００Ｒとの間に、差動駆動とは無関係な画素が挿入されていてもよい。
【０１６９】
この場合、１カラム当たりの貫通縦配線（垂直信号線２２、垂直リセット入力線６１、及び垂直電流供給線６２）と、AD変換器の数を少なくすることができるが、同一行の２画素の駆動信号（TRG，RST）を独立に駆動する必要性から、画素アレイ部１１を横切る画素駆動線３１の１行当たりの数を増やす必要はある。
【０１７０】
また、図１０の画素アレイ部１１において、同一行で左右に隣接した読出画素１００Ｓと参照画素１００Ｒとは、入れ替えるようにしてもよい。
【０１７１】
（Ｂ）読出画素と参照画素を同一列に配置
図１１は、読出画素と参照画素を同一列に配置する場合の構成を示す回路図である。
【０１７２】
図１１には、差動画素読出し回路５０Ｂにおいて、画素アレイ部１１に配置される参照画素１００Ｒとして、撮像時の被写体から得られる信号を蓄積及び読み出しする有効画素であって、読出画素１００Ｓに近接する同一列の画素を用いた例を示している。
【０１７３】
このとき、有効画素は、信号の蓄積及び読み出しの他に、参照画素１００Ｒに切り替え可能で、例えば、画素駆動線３１（図６）とカラム読出し回路部１３（図６）の切り替えスイッチによって、読出画素１００Ｓと参照画素１００Ｒの画素ペアを入れ替えながら、アドレスを走査して、画素アレイ部１１に、２次元配置された全有効画素を読み出すことが可能となる。
【０１７４】
なお、図１１の画素アレイ部１１では、読出画素１００Ｓと参照画素１００Ｒとが同一列で、上下に隣接して配置されているが、読出画素１００Ｓと参照画素１００Ｒとの間に、差動駆動とは無関係な画素が挿入されていてもよい。
【０１７５】
この場合、画素アレイ部１１を横切る画素駆動線３１の１行当たりの数は増加しないが、１カラム当たりの貫通縦配線（垂直信号線２２、垂直リセット入力線６１、及び垂直電流供給線６２）と、AD変換器の数を増やす必要はある。
【０１７６】
また、図１１の画素アレイ部１１において、同一列で上下に隣接した読出画素１００Ｓと参照画素１００Ｒとは、入れ替えるようにしてもよい。
【０１７７】
（Ｃ）読出画素と参照画素を異なる行及び列に配置
図１２は、読出画素と参照画素が近接するが、異なる行及び列に配置する場合の構成を示す回路図である。
【０１７８】
図１２には、差動画素読出し回路５０Ｃにおいて、画素アレイ部１１に配置される参照画素１００Ｒとして、撮像時の被写体から得られる信号を蓄積及び読み出しする有効画素であって、読出画素１００Ｓに近接するが、行及び列が異なる画素を用いた例を示している。
【０１７９】
このとき、有効画素は、信号の蓄積及び読み出しの他に、参照画素１００Ｒに切り替え可能で、例えば、画素駆動線３１（図６）とカラム読出し回路部１３（図６）の切り替えスイッチによって、読出画素１００Ｓと参照画素１００Ｒの画素ペアを入れ替えながら、アドレスを走査して、画素アレイ部１１に、２次元配置された全有効画素を読み出すことが可能となる。
【０１８０】
なお、図１２の画素アレイ部１１では、読出画素１００Ｓと参照画素１００Ｒとが、対角で、かつ最も近接して配置されているが、読出画素１００Ｓと参照画素１００Ｒとの間に、差動駆動とは無関係な画素が挿入されていてもよい。
【０１８１】
この場合、１カラム当たりの貫通縦配線（垂直信号線２２、垂直リセット入力線６１、及び垂直電流供給線６２）は、図１０に示した構成と同様であるが、第１非対角画素１００−１と第２非対角画素１００−２との画素ペア、すなわち、非活性である非対角の画素ペアと、読出画素１００Ｓと参照画素１００Ｒの駆動信号（SEL，TRG，RST）を独立に駆動する必要性から、画素アレイ部１１を横切る画素駆動線３１の１行当たりの数を増やす必要はある。
【０１８２】
また、図１２の画素アレイ部１１において、行及び列が異なって隣接した読出画素１００Ｓと参照画素１００Ｒとは、入れ替えるようにしてもよい。
【０１８３】
（Ｄ）カラムごとに参照専用の画素を配置
図１３は、カラムごとに参照専用の画素を配置する場合の構成を示す回路図である。
【０１８４】
図１３には、差動画素読出し回路５０Ｄにおいて、画素アレイ部１１に配置される参照画素１００Ｒとしての、カラムごとに配置された参照専用の画素と、２次元配置された信号読み出しを行う有効画素とで画素ペア（差動対）を構成する例を示している。
【０１８５】
ここで、画素アレイ部１１において、参照画素１００Ｒは、参照専用の画素であって、その周辺に、列ごとに配置された有効画素と等価な画素である。また、画素アレイ部１１において、２次元配置された全有効画素は、画素駆動線３１により読出画素１００Ｓとしてのみ走査され、その信号が読み出される。
【０１８６】
（Ｅ）カラムごとに参照専用のダミー画素を配置
図１４は、カラムごとに参照専用のダミー画素を配置する場合の構成を示す回路図である。
【０１８７】
図１４には、差動画素読出し回路５０Ｅにおいて、画素アレイ部１１に配置される参照画素１００Ｒとしての、カラムごとに配置された参照専用のダミー画素と、２次元配置された信号読み出しを行う有効画素とで画素ペア（差動対）を構成する例を示している。
【０１８８】
ここで、画素アレイ部１１において、参照画素１００Ｒは、参照専用のダミー画素であって、その周辺に、列ごとに配置された有効画素と同様のリセットフィードスルー特性を示す擬似画素である。また、画素アレイ部１１において、２次元配置された全有効画素は、画素駆動線３１により読出画素１００Ｓとしてのみ走査され、その信号が読み出される。
【０１８９】
ここで、参照画素１００Ｒは、参照専用のダミー画素として、例えば、有効画素に遮光を施した画素や、フォトダイオード等の光電変換部１１１Ｒを持たない画素とすることができる。
【０１９０】
なお、参照画素１００Ｒとしては、有効画素に遮光を施したり、光電変換部１１１Ｒを持たないようにしたりすること以外の構成は、有効画素としての読出画素１００Ｓと同一のレイアウト構成を有する画素とすることができる。また、参照画素１００Ｒとしては、有効画素としての読出画素１００Ｓとは異なるレイアウト構成となるが、リセットフィードスルー特性が読出画素１００Ｓのそれと同一になるように調整された擬似画素とすることもできる。
【０１９１】
（Ｆ）カスコード型カレントミラー回路を用いた構成
図１５は、カスコード型カレントミラー回路を用いた構成を示す回路図である。
【０１９２】
図１５には、差動画素読出し回路５０Ｆにおいて、カラム読出し回路部１３のカレントミラー回路として、カスコード型カレントミラー回路５４を構成する例を示している。
【０１９３】
図１５の差動画素読出し回路５０Ｆでは、図８に示した差動画素読出し回路５０と比べて、上段のカラム読出し回路部１３において、カレントミラー回路５１の代わりに、カスコード型カレントミラー回路５４が設けられている。
【０１９４】
カスコード型カレントミラー回路５４においては、読出し側PMOSトランジスタ５４１Ｓと参照側PMOSトランジスタ５４１Ｒの対とともに、読出し側PMOSトランジスタ５４２Ｓと参照側PMOSトランジスタ５４２Ｒの対が設けられ、カスコード型のカレントミラー回路を構成している。
【０１９５】
すなわち、読出し側PMOSトランジスタ５４１Ｓのドレインと、読出し側PMOSトランジスタ５４２Ｓのソースとが接続され、読出し側PMOSトランジスタ５４２Ｓのドレインは、出力端子５３及び読出し側垂直信号線２２Ｓに接続されている。
【０１９６】
一方で、参照側PMOSトランジスタ５４１Ｒのドレインは、参照側PMOSトランジスタ５４１Ｒのゲートと、読出し側PMOSトランジスタ５４１Ｓのゲートと、参照側PMOSトランジスタ５４２Ｒのソースに接続されている。また、参照側PMOSトランジスタ５４２Ｒのドレインは、参照側PMOSトランジスタ５４２Ｒのゲートと、読出し側PMOSトランジスタ５４２Ｓのゲートと、参照側垂直信号線２２Ｒに接続されている。
【０１９７】
（Ｇ）読出画素と参照画素を切り替え可能な構成
図１６及び図１７は、読出画素と参照画素を切り替え可能な構成を示す回路図である。
【０１９８】
図１６には、差動画素読出し回路５０Ｇ−１として、カラム読出し回路部１３のスイッチSWによる切り替え前の、画素アレイ部１１に配置される画素の構成の例を示している。一方で、図１７には、差動画素読出し回路５０Ｇ−２として、カラム読出し回路部１３のスイッチSWによる切り替え後の画素アレイ部１１に配置される画素の構成の例を示している。
【０１９９】
図１６の差動画素読出し回路５０Ｇ−１において、画素アレイ部１１には、２次元配置される画素のうち、同一行に隣接して配置される第１画素１００−１と第２画素１００−２が例示されている。また、上段のカラム読出し回路部１３において、スイッチSW1ないしSW8がスイッチング動作を行うことで、画素アレイ部１１では、第１画素１００−１が、読出画素１００Ｓとされ、第２画素１００−２が、参照画素１００Ｒとされている。
【０２００】
一方で、図１７の差動画素読出し回路５０Ｇ−２では、上段のカラム読出し回路部１３において、スイッチSW1ないしSW8がスイッチング動作を行うことで、画素アレイ部１１では、第１画素１００−１が、参照画素１００Ｒとされ、第２画素１００−２が、読出画素１００Ｓとされている。
【０２０１】
すなわち、差動画素読出し回路５０Ｇにおいては、上段のカラム読出し回路部１３のスイッチSW1ないしSW8がスイッチング動作を行うことにより、画素アレイ部１１では、第１画素１００−１が、読出画素１００Ｓ（図１６）から参照画素１００Ｒ（図１７）に切り替えられ、第２画素１００−２が、参照画素１００Ｒ（図１６）から読出画素１００Ｓ（図１７）に切り替えられる。
【０２０２】
換言すれば、差動画素読出し回路５０Ｇにおいては、上段のカラム読出し回路部１３に設けられたスイッチSW1ないしSW8を切り替えることで、差動対をなす画素ペア（差動ペア）の関係は同じであるが、読出画素１００Ｓの構成と、参照画素１００Ｒの構成とが入れ替えられていると言える。
【０２０３】
（切り替え可能な画素の駆動例）
ここで、図１８のタイミングチャートを参照して、図１６及び図１７に示した切り替え可能な画素の駆動例について説明する。
【０２０４】
なお、図１８の上段には、第１画素１００−１と、第２画素１００−２において、選択トランジスタ１１５と、リセットトランジスタ１１３と、転送トランジスタ１１２のゲートにそれぞれ印加される駆動信号SEL1，RST1，TRG1と、駆動信号SEL2，RST2，TRG2のタイミングチャートが示されている。
【０２０５】
一方で、図１８の下段には、上段のカラム読出し回路部１３において、スイッチSW1ないしSW8のオン／オフのタイミングを示すSW1ないしSW8のタイミングチャートが示されている。なお、図１８において、時間の方向は、図中の左側から右側に向かう方向とされる。
【０２０６】
まず、時刻t1ないし時刻t2の期間において、スイッチSW8がオン状態となって、さらに、駆動信号RST1と駆動信号TRG1として、Hレベルのパルスが印加されると、第１画素１００−１の光電変換部１１１及び浮遊拡散領域１２１に蓄積されている電荷が排出される。
【０２０７】
これにより、第１画素１００−１では、これまで光電変換部１１１に蓄積されていた電荷が掃き出され、時刻t1ないし時刻t7の期間においては、新たに被写体からの光から得られた電荷が、光電変換部１１１に蓄積されることになる。
【０２０８】
次に、時刻t3ないし時刻t4の期間において、スイッチSW5がオン状態となり、駆動信号RST2と駆動信号TRG2として、Hレベルのパルスが印加されると、第２の画素１００−２の光電変換部１１１及び浮遊拡散領域１２１に蓄積されている信号電荷が排出される。
【０２０９】
これにより、第２の画素１００−２では、これまで光電変換部１１１に蓄積されていた電荷が掃き出され、時刻t4ないし時刻t12の期間においては、新たに被写体からの光から得られた電荷が、光電変換部１１１に蓄積されることになる。
【０２１０】
次に、時刻t5ないし時刻t14の期間において、選択された第１画素１００−１及び第２画素１００−２で、駆動信号SEL1，SEL2が、LレベルからHレベルに切り替えられると、第１画素１００−１及び第２画素１００−２の増幅トランジスタ１１４のソースからドレインに向けて、負荷MOS回路５２から電流が供給される。
【０２１１】
さらに、時刻t5ないし時刻t9の期間において、スイッチSW2，SW3，SW5，SW8がオン状態とされると、選択された第１画素１００−１及び第２画素１００−２と、カラム読出し回路部１３のカレントミラー回路５１は、読出画素１００Ｓを、第１画素１００−１とし、参照画素１００Ｒを、第２画素１００−２とする差動画素読出し回路（例えば、図８の差動画素読出し回路５０）と等価になる。
【０２１２】
これにより、選択された第１画素１００−１及び第２画素１００−２の浮遊拡散領域１２１のFD電位差を入力電圧信号として増幅して、垂直信号線２２に出力するようになる。
【０２１３】
次に、時刻t5ないし時刻t6の期間において、駆動信号RST1及び駆動信号RST2として、Hレベルのパルスが印加されると、第１画素１００−１及び第２画素１００−２で、浮遊拡散領域１２１に蓄積されていた電荷が排出され、信号レベルが初期化（リセット）される。
【０２１４】
このリセット状態は、時刻t7まで続き、その間に、第１画素１００−１のリセットレベルとしての電圧が読み出される。
【０２１５】
時刻t7ないし時刻t8の期間において、駆動信号TRG1として、Hレベルのパルスが印加されると、第１画素１００−１では、光電変換部１１１に蓄積された電荷が、転送トランジスタ１１２によって、浮遊拡散領域１２１に転送される。
【０２１６】
そして、第１画素１００−１では、この転送された電荷によって、浮遊拡散領域１２１が変調され、これが、増幅トランジスタ１１４のゲートに電圧信号として入力されると、垂直信号線２２に、蓄積電荷量に応じた電圧信号が出力される。
【０２１７】
この信号読み出し状態は、時刻t9において、スイッチSW2，SW3，SW5，SW8がオフ状態とされるまで続き、その間に、第１画素１００−１の信号レベルとしての電圧が読み出される。
【０２１８】
次に、時刻t10ないし時刻t14の期間において、スイッチSW1，SW4，SW6，SW7がオン状態とされると、選択された第１画素１００−１及び第２画素１００−２と、カラム読出し回路部１３のカレントミラー回路５１は、読出画素１００Ｓを、第２画素１００−２とし、参照画素１００Ｒを、第２画素１００−２とする差動画素読出し回路（例えば、図８の差動画素読出し回路５０）と等価になる。
【０２１９】
これにより、選択された第１画素１００−１及び第２画素１００−２の浮遊拡散領域１２１のFD電位差を入力電圧信号として増幅して、垂直信号線２２に出力するようになる。
【０２２０】
次に、時刻t10ないし時刻t11の期間において、駆動信号RST1及び駆動信号RST2として、Hレベルのパルスが印加されると、第１画素１００−１及び第２画素１００−２で、浮遊拡散領域１２１に蓄積されていた電荷が排出され、信号レベルが初期化（リセット）される。
【０２２１】
このリセット状態は、時刻t12まで続き、その間に、第２画素１００−２のリセットレベルとしての電圧が読み出される。
【０２２２】
時刻t12ないし時刻t13の期間において、駆動信号TRG2として、Hレベルのパルスが印加されると、第２画素１００−２では、光電変換部１１１に蓄積された電荷が、転送トランジスタ１１２によって、浮遊拡散領域１２１に転送される。
【０２２３】
そして、第１画素１００−２では、この転送された電荷によって、浮遊拡散領域１２１が変調され、これが、増幅トランジスタ１１４のゲートに電圧信号として入力されると、垂直信号線２２に、蓄積電荷量に応じた電圧信号が出力される。
【０２２４】
この信号読み出し状態は、時刻t14において、スイッチSW1，SW4，SW6，SW7がオフ状態とされるまで続き、その間に、第２画素１００−２の信号レベルとしての電圧が読み出される。
【０２２５】
なお、カラム信号処理部１４（図６）では、第１画素１００−１及び第２画素１００−２のそれぞれについて、このようにして読み出されたリセットレベルと信号レベルとの差分をとることでノイズを除去する相関二重サンプリング処理が行われ、ノイズが除去された画素信号が読み出される。
【０２２６】
（Ｈ）SFモードと差動モードを切り替え可能な構成
ところで、差動型の増幅読み出しは、高い変換効率が得られるために、例えば、明時には、ダイナミックレンジの大きいソースフォロア型の読み出しで、読み出しが行われることが望ましい。すなわち、ソースフォロア型の読み出し（以下、SFモードという）と、差動型の増幅読み出し（以下、差動モードという）とを適宜切り替えることで、より適切な読み出しを行うことができる場合がある。
【０２２７】
図１９ないし図２１は、SFモードと差動モードとを切り替え可能な構成を示す回路図である。
【０２２８】
図１９には、画素読出し回路５０Ｈ−１として、カラム読出し回路部１３のスイッチSWによりSFモードに切り替えられた、画素アレイ部１１に配置される画素の構成の例を示している。一方で、図２０及び図２１には、画素読出し回路５０Ｈ−２，５０Ｈ−３として、カラム読出し回路部１３のスイッチSWにより差動モードに切り替えられた、画素アレイ部１１に配置される画素の構成の例を示している。
【０２２９】
図１９の画素読出し回路５０Ｈ−１において、画素アレイ部１１には、２次元配置される画素のうち、同一行に隣接して配置される第１画素１００−１と第２画素１００−２が例示されている。
【０２３０】
図１９の画素読出し回路５０Ｈ−１において、カラム読出し回路部１３のスイッチSW0，SW11ないしSW17，SW21ないしSW27が、スイッチング動作を行い、SFモードに遷移することで、第１画素１００−１と第２画素１００−２を独立に、ソースフォロア型の読み出しが行われる。
【０２３１】
なお、図１９の画素読出し回路５０Ｈ−１において、回路の配線のうち、太線で強調した部分が、SFモードでの動作時に有効とされる部分である。
【０２３２】
一方で、図２０の画素読出し回路５０Ｈ−２において、カラム読出し回路部１３のスイッチSW0，SW11ないしSW17，SW21ないしSW27が、スイッチング動作を行い、差動モードに遷移することで、画素アレイ部１１では、第１画素１００−１が読出画素１００Ｓとされ、第２画素１００−２が参照画素１００Ｒとされて、第１画素１００−１の差動型の増幅読み出しが行われる。
【０２３３】
なお、図２０の画素読出し回路５０Ｈ−２において、回路の配線のうち、太線で強調した部分が、差動モードでの動作時に有効とされる部分である。
【０２３４】
また、図２１の画素読出し回路５０Ｈ−３において、カラム読出し回路部１３のスイッ
チSW0，SW11ないしSW17，SW21ないしSW27が、スイッチング動作を行い、差動モードに遷
移することで、画素アレイ部１１では、第１画素１００−１が参照画素１００Ｒとされ、第２画素１００−２が読出画素１００Ｓとされて、第２画素１００−２の差動型の増幅読み出しが行われる。
【０２３５】
なお、図２１の画素読出し回路５０Ｈ−３において、回路の配線のうち、太線で強調した部分が、差動モードでの動作時に有効とされる部分である。
【０２３６】
このように、画素読出し回路５０Ｈにおいては、カラム読出し回路部１３のスイッチSW0，SW11ないしSW17，SW21ないしSW27が、スイッチング動作を行うことにより、画素アレイ部１１では、第１画素１００−１が、SFモードに対応した画素（図１９）のほか、差動モードに対応した読出画素１００Ｓ（図２０）又は参照画素１００Ｒ（図２１）に切り替えられ、第２画素１００−２が、SFモードに対応した画素（図１９）のほか、差動モードに対応した参照画素１００Ｒ（図２０）又は読出画素１００Ｓ（図２１）に切り替えられる。
【０２３７】
換言すれば、画素読出し回路５０Ｈにおいては、カラム読出し回路部１３に設けられたスイッチSW0，SW11ないしSW17，SW21ないしSW27を切り替えることで、ソースフォロア型の読み出しを行うだけでなく、差動型の増幅読み出しを行う際には、差動対をなす画素ペア（差動ペア）の構成を入れ替えることができる。
【０２３８】
（SFモードの駆動例）
ここで、図２２のタイミングチャートを参照して、図１９に示したSFモードに切り替えられた画素の駆動例について説明する。
【０２３９】
なお、図２２の上段には、第１画素１００−１と、第２画素１００−２において、選択トランジスタ１１５と、リセットトランジスタ１１３と、転送トランジスタ１１２のゲートにそれぞれ印加される駆動信号SEL1，RST1，TRG1と、駆動信号SEL2，RST2，TRG2のタイミングチャートが示されている。
【０２４０】
一方で、図２２の下段には、カラム読出し回路部１３において、スイッチSW0，スイッチSW11ないしSW17，及びスイッチSW21ないしSW27のオン／オフのタイミングを示すSW0，SW11ないしSW17，SW21ないしSW27のタイミングチャートが示されている。なお、図２２において、時間の方向は、図中の左側から右側に向かう方向とされる。
【０２４１】
ただし、説明の都合上、図２２のタイミングチャートは、上述した図１８に示したタイミングチャートと基本的に対応するように記述しているが、図２２の駆動例では、時刻tないし時刻t35の期間と、時刻t10ないし時刻t14の期間での駆動が、第１画素１００−１と第２画素１００−２の読み出しに寄与していない点が、特に、図１８の駆動例とは異なっている。
【０２４２】
まず、時刻t1ないし時刻t2の期間において、スイッチSW17，SW27がオン状態となって、さらに、駆動信号RST1，RST2と駆動信号TRG1，TRG2として、Hレベルのパルスが印加されると、第１画素１００−１及び第２画素１００−２の光電変換部１１１及び浮遊拡散領域１２１に蓄積されている電荷が排出される。
【０２４３】
これにより、第１画素１００−１及び第２画素１００−２では、これまで光電変換部１１１に蓄積されていた電荷が掃き出され、時刻t1ないし時刻t7の期間においては、新たに被写体からの光から得られた電荷が、光電変換部１１１に蓄積されることになる。
【０２４４】
次に、時刻t5ないし時刻t9の期間において、選択された第１画素１００−１及び第２画素１００−２で、駆動信号SEL1，SEL2が、LレベルからHレベルに切り替えられると、第１画素１００−１及び第２画素１００−２の増幅トランジスタ１１４のソースからドレインに向けて、負荷MOS回路５２から電流が供給される。
【０２４５】
さらに、時刻t5ないし時刻t9の期間において、スイッチSW12，SW14，SW17及びスイッチSW22，SW24，SW27がオン状態とされ、それ以外のスイッチSWがオフ状態とされると、選択された第１画素１００−１及び第２画素１００−２の読出し回路は、ソースフォロア型の読出し回路と等価になる。
【０２４６】
これにより、選択された第１画素１００−１及び第２画素１００−２では、浮遊拡散領域１２１のFD電位を入力電圧信号として増幅して、垂直信号線２２に出力するようになる。
【０２４７】
次に、時刻t5ないし時刻t6の期間において、駆動信号RST1及び駆動信号RST2として、Hレベルのパルスが印加されると、第１画素１００−１及び第２画素１００−２では、浮遊拡散領域１２１に蓄積されていた電荷が排出され、信号レベルが初期化（リセット）される。
【０２４８】
このリセット状態は、時刻t7まで続き、その間に、第１画素１００−１及び第２画素１００−２のリセットレベルとしての電圧が読み出される。
【０２４９】
時刻t7ないし時刻t8の期間において、駆動信号TRG1及び駆動信号TRG2として、Hレベルのパルスが印加されると、第１画素１００−１及び第２画素１００−２では、光電変換部１１１に蓄積された電荷が、転送トランジスタ１１２によって、浮遊拡散領域１２１に転送される。
【０２５０】
そして、第１画素１００−１及び第２画素１００−２では、この転送された電荷によって、浮遊拡散領域１２１が変調され、これが、増幅トランジスタ１１４のゲートに電圧信号として入力されると、垂直信号線２２に、蓄積電荷量に応じた電圧信号が出力される。
【０２５１】
この信号読み出し状態は、時刻t9において、スイッチSW12，SW14，SW17及びスイッチSW22，SW24，SW27がオフ状態とされるまで続き、その間に、第１画素１００−１及び第２画素１００−２の信号レベルとしての電圧が読み出される。
【０２５２】
なお、カラム信号処理部１４（図６）では、第１画素１００−１及び第２画素１００−２のそれぞれについて、このようにして読み出されたリセットレベルと信号レベルとの差分をとることでノイズを除去する相関二重サンプリング処理が行われ、ノイズが除去された画素信号が読み出される。
【０２５３】
（差動モードの駆動例）
次に、図２３のタイミングチャートを参照して、図２０及び図２１に示した差動モードに切り替えられた画素の駆動例について説明する。
【０２５４】
なお、図２３の上段には、第１画素１００−１と、第２画素１００−２において、選択トランジスタ１１５と、リセットトランジスタ１１３と、転送トランジスタ１１２のゲートにそれぞれ印加される駆動信号SEL1，RST1，TRG1と、駆動信号SEL2，RST2，TRG2のタイミングチャートが示されている。
【０２５５】
一方で、図２３の下段には、カラム読出し回路部１３において、スイッチSW0，スイッチSW11ないしSW17，及びスイッチSW21ないしSW27のオン／オフのタイミングを示すSW0，SW11ないしSW17，SW21ないしSW27のタイミングチャートが示されている。なお、図２３において、時間の方向は、図中の左側から右側に向かう方向とされる。
【０２５６】
ただし、説明の都合上、図２３のタイミングチャートは、上述した図１８に示したタイミングチャートと基本的に対応するように記述しているが、図２３の駆動例は、図１８の駆動例と比べて、読出画素１００Ｓと参照画素１００Ｒを切り替えるだけでなく、SFモードと差動モードを切り替える必要があるため、スイッチSWの数が増加しており、そのスイッチング制御が異なっている。
【０２５７】
すなわち、図２３のタイミングチャートにおいて、駆動信号SEL1，RST1，TRG1と、駆動信号SEL2，RST2，TRG2として、Hレベルのパルスが印加されるタイミングは、図１８のタイミングチャートと同様である。
【０２５８】
一方で、図２３のタイミングチャートでは、時刻t5ないし時刻t9の期間において、スイッチSW0，スイッチSW11ないしSW17，及びスイッチSW21ないしSW27のうち、スイッチSW0，SW13，SW15，SW21，SW23，SW26がオン状態となり、それ以外のスイッチSWがオフ状態となる。これにより、画素アレイ部１１では、第１画素１００−１が読出画素１００Ｓとされ、第２画素１００−２が参照画素１００Ｒとされて、第１画素１００−１の差動型の増幅読み出しが行われる。
【０２５９】
また、図２３のタイミングチャートでは、時刻t10ないし時刻t14の期間において、スイッチSW0，スイッチSW11ないしSW17，及びスイッチSW21ないしSW27のうち、スイッチSW0，SW11，SW13，SW16，SW23，SW25がオン状態となり、それ以外のスイッチSWがオフ状態となる。これにより、画素アレイ部１１では、第１画素１００−１が参照画素１００Ｒとされ、第２画素１００−２が読出画素１００Ｓとされて、第２画素１００−２の差動型の増幅読み出しが行われる。
【０２６０】
以上のように、画素読出し回路５０Ｈでは、カラム読出し回路部１３において、スイッチSW0，スイッチSW11ないしSW17，及びスイッチSW21ないしSW27がスイッチング動作を行うことで、差動モードでの読み出しと、SFモードでの読み出しとを、容易に切り替えることができる。そのため、例えば、明時において、ダイナミックレンジの大きいソースフォロア型の読み出しに切り替えることができる。
【０２６１】
（第１の実施の形態の構成で得られる効果）
次に、図２４を参照しながら、第１の実施の形態として、リセット電圧を外部印加及び負帰還で設定する構成を採用することで得られる効果を説明する。
【０２６２】
なお、図２４の上段には、読出画素１００Ｓにおいて、選択トランジスタ１１５Ｓと、リセットトランジスタ１１３Ｓと、転送トランジスタ１１２Ｓのゲートにそれぞれ印加される駆動信号SEL1，RST1，TRG1のタイミングチャートが示されている。
【０２６３】
また、図２４の中段には、参照画素１００Ｒにおいて、選択トランジスタ１１５Ｒと、リセットトランジスタ１１３Ｒと、転送トランジスタ１１２Ｒのゲートにそれぞれ印加される駆動信号TRG2，RST2，SEL2のタイミングチャートが示されている。
【０２６４】
図２４の上段と中段のタイミングチャートは、上述した図９に示したタイミングチャートと同様であるため、その説明は適宜省略するが、図２４のタイミングチャートには、下段に、VVRD，VFD，VVSL，VCOMの電圧波形のタイミングチャートが示されている。
【０２６５】
ただし、VVRDは、垂直リセット入力線（VRD）６１に印加される電圧の波形を示し、Vは、浮遊拡散領域（FFDD）１２１のFD電圧（FD電位）の波形を示し、VVSLは、出力端子５３に接続された垂直信号線（VSL）２２に印加される電圧（VSL電位）の波形を示し、VCOMは、負荷MOS回路５２に接続された垂直電流供給線６２に印加される電圧の波形を示している。
【０２６６】
ここで、時刻t3ないし時刻t4の期間に注目すれば、駆動信号RST1及び駆動信号RST2として、Hレベルのパルスが印加されると、読出画素１００Ｓ及び参照画素１００Ｒで、浮遊拡散領域１２１Ｓ及び浮遊拡散領域１２１Ｒに蓄積されていた電荷が排出され、信号レベルが初期化（リセット）される。
【０２６７】
このとき、差動画素読出し回路５０において、出力端子５３は、読出し側垂直リセット入力線６１Ｓ及びリセットトランジスタ１１３Ｓを通じて、浮遊拡散領域１２１Ｓに電気的に接続される。その結果として、差動画素読出し回路５０では、出力端子５３が一方の入力側の浮遊拡散領域１２１Ｓに負帰還されて仮想接地状態となるため、電源Vrstに外部印加で固定されている他方の入力側の浮遊拡散領域１２１Ｒと、浮遊拡散領域１２１Ｓ及び出力端子５３とが同電位となる。
【０２６８】
その後、時刻t4ないし時刻t5の期間において、駆動信号RST1及び駆動信号RST2として、Lレベルのパルスが印加されると、読出画素１００Ｓ及び参照画素１００Ｒでは、浮遊拡散領域１２１Ｓは、読出し側垂直リセット入力線６１Ｓと電気的に切断され、浮遊拡散領域１２１Ｒは、参照側垂直リセット入力線６１Ｒと電気的に切断され、それぞれ浮遊状態となる。
【０２６９】
このとき、読出画素１００Ｓの浮遊拡散領域１２１Ｓと、参照画素１００Ｒの浮遊拡散領域１２１Ｒは、ほぼ等価な構造であるから、リセットオフ時の電位変動（リセットフィードスルー）もほぼ同じで、浮遊拡散領域１２１ＳのFD電位と、浮遊拡散領域１２１ＲのFD電位は、ほぼ同じ動きをする。
【０２７０】
そのため、差動画素読出し回路５０の出力端子５３からの出力は、リセットオン時の電圧Vrstから、ほとんど変化せず、この状態が差動増幅読出しにおけるリセット状態（初期状態）となり、この出力レベルが、リセットレベル（初期レベル）とされる。このリセット状態は、時刻t5で、信号電荷の転送が行われるまで続き、リセットレベルとしての電圧が読み出される。
【０２７１】
このように、差動増幅読出し行うことで、高い変換効率（増幅率）を実現しつつ、リセットフィードスルーによるリセットレベルの読み出し可能レンジ外れを抑制することが可能になるが、第１の実施の形態では、さらに、リセット電圧を外部印加及び負帰還で設定する構成を採用することで、リセット時の読出画素１００ＳのFD電位（FD電圧）を所望の値に制御することができるようにしている。
【０２７２】
例えば、高い変換効率（増幅率）の増幅回路では、動作点が転送に不利になることが知られているが、読出画素１００ＳのFD電位を所望の値に制御することで、光電変換部１１１Ｓからの電荷転送が可能で、かつ、画素の出力電圧の振幅が大きく取れる初期FD電圧を設定するといったことが可能となる。
【０２７３】
以上、第１の実施の形態について説明した。
【０２７４】
＜４．第２の実施の形態＞
次に、図２５ないし図３２を参照しながら、第２の実施の形態として、差動型の増幅読み出しによって、高い変換効率（増幅率）を実現しつつ、ノイズ増加を抑圧するための構成について説明する。
【０２７５】
（画素読出し回路の構成例）
図２５は、第２の実施の形態の画素読出し回路の構成例を示す回路図である。
【０２７６】
図２５において、画素読出し回路は、画素アレイ部１１に配置される画素１００と、PMOSトランジスタ５１１からなるカレントミラー回路５１と、画素に定電流を供給する負荷MOS回路５２とで構成される。
【０２７７】
画素アレイ部１１において、画素１００のｉ行ｊ列を、画素１００−ｉｊで表せば、画素１００−１１は、フォトダイオード（PD）等の光電変換部１１１に加えて、例えば、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、及び選択トランジスタ１１５の４つの画素トランジスタを有している。
【０２７８】
画素１００−１１において、リセットトランジスタ１１３のドレインは、リセット入力線６１−１に接続されている。増幅トランジスタ１１４のソースは、垂直電流供給線６２−１に接続されている。増幅トランジスタ１１４のドレインは、選択トランジスタ１１５Ｓのソースと接続され、選択トランジスタ１１５のドレインは、垂直信号線２２−１と接続されている。
【０２７９】
転送トランジスタ１１２のゲート、リセットトランジスタ１１３のゲート、及び選択トランジスタ１１５のゲートには、画素駆動線３１（図６）を介して、垂直駆動部１２と接続され、駆動信号（TRGi，RSTi，SELi）としてのパルスがそれぞれ供給される。
【０２８０】
また、画素１００−１２は、画素１００−１１と同様に、光電変換部１１１に加えて、４つの画素トランジスタを有しているが、転送トランジスタ１１２、リセットトランジスタ１１３、及び選択トランジスタ１１５のゲートに、駆動信号（TRGj，RSTj，SELj）が供給される点で異なっている。
【０２８１】
すなわち、画素アレイ部１１において、各画素１００は、同様の構成からなるが、転送トランジスタ１１２、リセットトランジスタ１１３、及び選択トランジスタ１１５のゲートに供給される駆動信号が、例えば、奇数列の画素と偶数列の画素とで異なる。
【０２８２】
より具体的には、奇数列の画素１００−１１や画素１００−１３に対しては、駆動信号（TRGi，RSTi，SELi）が供給され、偶数列の画素１００−１２や画素１００−１４に対しては、駆動信号（TRGj，RSTj，SELj）が供給される。
【０２８３】
ここで、図２５の画素読出し回路には、スイッチSFEN、スイッチDAEN、スイッチDAS1、及びスイッチDAS2が設けられ、これらのスイッチがオン／オフのスイッチング動作を行うことで、SFモードと差動モードとが切り替えられる。
【０２８４】
また、図２５の画素読出し回路には、上段と下段にスイッチDAHZが設けられ、上段のスイッチDAHZがオン状態になることで、PMOSトランジスタ５１１の対からなるカレントミラー回路５１のバイアス電圧が横繋ぎで接続される。一方で、下段のスイッチDAHZがオン状態になることで、NMOSトランジスタ等から構成される負荷MOS回路５２による定電流源ノードが横繋ぎで接続される。
【０２８５】
なお、差動モードに切り替えられた場合の画素読出し回路の構成については、後述する図２６及び図２７の回路図を参照して説明し、その駆動例は、後述する図２９のタイミングチャートを参照して説明する。また、SFモードに切り替えられた場合の画素読出し回路の構成については、図２８の回路図を参照して説明し、その駆動例は、後述する図３０のタイミングチャートを参照して説明する。
【０２８６】
（差動モードの構成）
図２６及び図２７は、差動モード時に、読出画素と参照画素を切り替え可能な構成を示す回路図である。
【０２８７】
図２６及び図２７には、画素読出し回路として、スイッチSFENをオフ状態とし、かつ、スイッチDAENをオン状態とすることで、差動モードに切り替えられた、画素アレイ部１１に配置される画素の構成の例を示している。
【０２８８】
また、図２６の画素読出し回路では、スイッチDAS1をオン状態とし、かつ、スイッチDAS2をオフ状態とすることで、画素アレイ部１１に配置される画素のうち、例えば、奇数列の画素１００−１１及び画素１００−１３が参照画素１００Ｒとされ、偶数列の画素１００−１２及び画素１００−１４が読出画素１００Ｓとされる。これにより、差動型の増幅読み出しが行われる。
【０２８９】
一方で、図２７の画素読出し回路では、スイッチDAS1をオフ状態とし、かつ、スイッチDAS2をオン状態とすることで、画素アレイ部１１に配置される画素のうち、例えば、奇数列の画素１００−１１及び画素１００−１３が読出画素１００Ｓとされ、偶数列の画素１００−１２及び画素１００−１４が参照画素１００Ｒとされる。これにより、差動型の増幅読み出しが行われる。
【０２９０】
ここで、図２６及び図２７の画素読出し回路では、上段のスイッチDAHZがオン状態となって、PMOSトランジスタ５１１の対からなるカレントミラー回路５１のバイアス電圧が横繋ぎで接続されている（図中のHC1）。また、下段のスイッチDAHZがオン状態となって、NMOSトランジスタ等から構成される負荷MOS回路５２による定電流源ノードが横繋ぎで接続されている（図中のHC2）。
【０２９１】
このような横繋ぎを行うことで、各参照画素１００Ｒの増幅トランジスタ１１４Ｒでは、そのソース側とドレイン側の両方が結線され、各々の横繋ぎノードで発生するノイズが、横繋ぎ数に応じて抑圧されることになる。
【０２９２】
ここでは、横繋ぎHC1及び横繋ぎHC2のうち、少なくとも一方の横繋ぎを行うことで、横繋ぎノードで発生するノイズを抑圧することができるが、横繋ぎHC1及び横繋ぎHC2の両方の横繋ぎを行うことで、ノイズ抑圧の効果をより高めることができる。
【０２９３】
また、横繋ぎHC1を実現するための上段のスイッチDAHZの全てがオン状態になる場合に限らず、スイッチDAHZの一部がオン状態になることでも、横繋ぎノードで発生するノイズを抑圧することは可能であるが、横繋ぎHC1の横繋ぎ数が多いほうがノイズ抑圧の効果をより高めることができる。同様に、横繋ぎHC2を実現するための上段のスイッチDAHZの全部又は一部がオン状態になることで、横繋ぎノードで発生するノイズを抑圧することができる。
【０２９４】
すなわち、横繋ぎの単位は、カラム数が多ければ多いほど、ノイズ抑圧効果は大きくなるが、画素アレイ部１１に配置された画素配列の全ての画素ペア（差動対）を接続する場合に限らず、２カラム以上の単位で横繋ぎをすれば、ノイズ低減の効果を得ることができる。
【０２９５】
例えば、Ｒ（赤色）、Ｇ（緑色）、Ｂ（青色）の色別に分離して横繋ぎをしたり、あるいは、画角に応じて複数の領域で横繋ぎをしたり、それらの領域をモードに応じて切り替えられるようにしてもよい。上段又は下段のスイッチDAHZにおいては、各スイッチに供給されるDAHZ信号に応じて、スイッチング動作がなされ、横繋ぎを任意に切り離すことができる。
【０２９６】
このように、画素読出し回路において、参照画素１００Ｒの増幅トランジスタ１１４Ｒでは、その全部又は一部のソース側、ドレイン側、又はソース側とドレイン側の両方を結線することができる。
【０２９７】
なお、図２６の画素読出し回路において、画素１００−１１や画素１００−１３等の参照画素１００Ｒでは、垂直信号線２２は、カレントミラー回路５１のPMOSトランジスタ５１１−１のドレイン及びゲート、並びにPMOSトランジスタ５１１−２のゲートに接続される。
【０２９８】
図２６の参照画素１００Ｒにおいて、垂直リセット入力線６１は、電源Vrstに接続されており、リセット時には、この配線を通じて選択された浮遊拡散領域１２１、すなわち、増幅トランジスタ１１４の入力端子に、任意の入力電圧信号が印加される。
【０２９９】
また、図２６の画素読出し回路において、画素１００−１２や画素１００−１４等の読出画素１００Ｓでは、垂直信号線２２は、垂直リセット入力線６１、カレントミラー回路５１のPMOSトランジスタ５１１−２のドレイン、及び出力端子Voutに接続される。
【０３００】
図２６の読出画素１００Ｓにおいて、垂直リセット入力線６１は、垂直信号線２２に接続され、選択された読出画素１００の浮遊拡散領域１２１、すなわち、増幅トランジスタ１１４の入力端子に接続され、リセットトランジスタ１１３がオンしているとき、画素読出し回路の出力信号が、負帰還される。
【０３０１】
一方で、図２７の画素読出し回路において、画素１００−１１や画素１００−１３等の読出画素１００Ｓでは、垂直信号線２２は、垂直リセット入力線６１、カレントミラー回路５１のPMOSトランジスタ５１１−２のドレイン、及び出力端子Voutに接続される。
【０３０２】
図２７の読出画素１００Ｓでは、垂直リセット入力線６１は、垂直信号線２２に接続され、選択された読出画素１００の浮遊拡散領域１２１、すなわち、増幅トランジスタ１１４の入力端子に接続され、リセットトランジスタ１１３がオンしているとき、画素読出し回路の出力信号が、負帰還される。
【０３０３】
また、図２７の画素読出し回路において、画素１００−１２や画素１００−１４等の参照画素１００Ｒでは、垂直信号線２２は、カレントミラー回路５１のPMOSトランジスタ５１１−２のドレイン及びゲート、並びにPMOSトランジスタ５１１−１のゲートに接続される。
【０３０４】
図２７の参照画素１００Ｒでは、垂直リセット入力線６１は、電源Vrstに接続されており、リセット時には、この配線を通じて選択された参照画素１００Ｒの浮遊拡散領域１２１、すなわち、増幅トランジスタ１１４の入力端子に、任意の入力電圧信号が印加される。
【０３０５】
すなわち、図２６及び図２７の画素読出回路にお?ては、上述した第１の実施の形態の差動画素読出し回路（例えば、図８の差動画素読出し回路５０）と同様の構成を有し、この差動型の増幅読み出しによって、高い変換効率を実現しつつ、リセットフィードスルーによるリセットレベルの読み出し可能レンジ外れを抑制するだけでなく、リセット時の読出画素１００ＳのFD電位を所望の値に制御することができる。
【０３０６】
（SFモードの構成）
図２８は、SFモード時の画素読出し回路の構成例を示す回路図である。
【０３０７】
図２８には、画素読出し回路として、スイッチSFENをオン状態とし、かつ、スイッチDAEN，DAS1，DAS2をオフ状態とすることで、SFモードに切り替えられた、画素アレイ部１１に配置される画素の構成の例を示している。
【０３０８】
図２８の画素読出し回路では、スイッチSFENをオン状態とし、かつ、スイッチDAEN，DAS1，DAS2をオフ状態とすることで、画素アレイ部１１に配置される全ての画素、すなわち、例えば、画素１００−１１ないし画素１００−１４のそれぞれを独立に、ソースフォロア型の読み出しが行われる。
【０３０９】
なお、図２８の画素読出し回路においては、上段及び下段のスイッチDAHZがオフ状態となって、差動モードの場合のような横繋ぎの接続は行われていない。
【０３１０】
（差動モードの駆動例）
ここで、図２９のタイミングチャートを参照して、図２６及び図２７に示した差動モードに切り替えられた画素の駆動例について説明する。
【０３１１】
なお、図２９の上段には、画素１００−１１と、画素１００−１２において、選択トランジスタ１１５と、リセットトランジスタ１１３と、転送トランジスタ１１２のゲートにそれぞれ印加される駆動信号SELi，RSTi，TRGiと、駆動信号SELj，RSTj，TRGjのタイミングチャートが示されている。
【０３１２】
また、図２９の中段には、スイッチSFEN，DAEN，DAS1，DAS2，DAHZのオン／オフのタイミングを示すSFEN，DAEN，DAS1，DAS2，DAENのタイミングチャートが示されている。さらに、図２９の下段には、出力端子Voutk，Voutk+1の電圧波形のタイミングチャートが示されている。なお、図２９において、時間の方向は、図中の左側から右側に向かう方向とされる。
【０３１３】
なお、図２９のタイミングチャートにおいては、図１８や図２３のタイミングチャートの時刻t1ないし時刻t5の期間に示した動作を省略しているが、実際には、この時刻t1ないし時刻t5の期間に示した動作と同様の動作が行われる。
【０３１４】
時刻t1ないし時刻t11の期間において、画素１００−１１及び画素１００−１２で、駆動信号SELi，SELjがHレベルに切り替えられると、画素１００−１１及び画素１００−１２の増幅トランジスタ１１４のソースからドレインに向けて、負荷MOS回路５２から電流が供給される。
【０３１５】
さらに、時刻t1ないし時刻t6の期間において、スイッチDAEN，DAS1がオン状態とされると、選択された画素１００−１１及び画素１００−１２と、カレントミラー回路５１は、読出画素１００Ｓを、画素１００−１２とし、参照画素１００Ｒを、画素１００−１１とする差動画素読出し回路と等価になる。
【０３１６】
これにより、選択された画素１００−１１及び画素１００−１２の浮遊拡散領域１２１のFD電位差を入力電圧信号として増幅して、垂直信号線２２に出力するようになる。
【０３１７】
次に、時刻t2ないし時刻t3の期間において、駆動信号RSTi及び駆動信号RSTjとして、Hレベルのパルスが印加されると、画素１００−１１及び画素１００−１２で、浮遊拡散領域１２１に蓄積されていた電荷が排出され、信号レベルが初期化（リセット）される。
【０３１８】
このリセット状態は、時刻t4まで続き、その間に、画素１００−１２のリセットレベルとしての電圧が読み出される。
【０３１９】
時刻t4ないし時刻t5の期間において、駆動信号TRGjとして、Hレベルのパルスが印加さると、画素１００−１２では、光電変換部１１１に蓄積された電荷が、転送トランジスタ１１２によって、浮遊拡散領域１２１に転送される。
【０３２０】
そして、画素１００−１２では、この転送された電荷によって、浮遊拡散領域１２１が変調され、これが、増幅トランジスタ１１４のゲートに電圧信号として入力されると、垂直信号線２２に、蓄積電荷量に応じた電圧信号が出力される。
【０３２１】
この信号読み出し状態は、時刻t6において、スイッチDAS1がオフ状態とされるまで続き、その間に、画素１００−１２の信号レベルとしての電圧が読み出される（図中のVoutk+1の電圧波形）。
【０３２２】
次に、時刻t6ないし時刻t11の期間において、スイッチDAS1がオフ状態となる代わりに、スイッチDAS2がオン状態となって、スイッチDAEN，DAS2がオン状態とされると、選択された画素１００−１１及び画素１００−１２と、カレントミラー回路５１は、参照画素１００Ｒを、画素１００−１２とし、読出画素１００Ｓを、画素１００−１１とする差動画素読出し回路と等価になる。
【０３２３】
これにより、選択された画素１００−１１及び画素１００−１２の浮遊拡散領域１２１のFD電位差を入力電圧信号として増幅して、垂直信号線２２に出力するようになる。
【０３２４】
次に、時刻t7ないし時刻t8の期間において、駆動信号RSTi及び駆動信号RSTjとして、Hレベルのパルスが印加されると、画素１００−１１及び画素１００−１２で、浮遊拡散領域１２１に蓄積されていた電荷が排出され、信号レベルが初期化（リセット）される。
【０３２５】
このリセット状態は、時刻t9まで続き、その間に、画素１００−１１のリセットレベルとしての電圧が読み出される。
【０３２６】
時刻t9ないし時刻t10の期間において、駆動信号TRGiとして、Hレベルのパルスが印加されると、画素１００−１１では、光電変換部１１１に蓄積された電荷が、転送トランジスタ１１２によって、浮遊拡散領域１２１に転送される。
【０３２７】
そして、画素１００−１２では、この転送された電荷によって、浮遊拡散領域１２１が変調され、これが、増幅トランジスタ１１４のゲートに電圧信号として入力されると、垂直信号線２２に、蓄積電荷量に応じた電圧信号が出力される。
【０３２８】
この信号読み出し状態は、時刻t11において、スイッチDAS2がオフ状態とされるまで続き、その間に、画素１００−１２の信号レベルとしての電圧が読み出される（図中のVoutkの電圧波形）。
【０３２９】
ここで、時刻t1ないし時刻t11の期間においては、常に、スイッチDAHZがオン状態となって、PMOSトランジスタ５１１の対からなるカレントミラー回路５１のバイアス電圧が横繋ぎで接続され、さらに、NMOSトランジスタ等から構成される負荷MOS回路５２による定電流源ノードが横繋ぎで接続されている。そのため、各々の横繋ぎノードで発生するノイズが、横繋ぎ数に応じて抑圧されている。
【０３３０】
なお、カラム信号処理部１４（図６）では、画素１００−１１及び画素１００−１２のそれぞれについて、このようにして読み出されたリセットレベルと信号レベルとの差分をとることでノイズを除去する相関二重サンプリング処理が行われ、ノイズが除去された画素信号が読み出される。
【０３３１】
このように、スイッチSFENをオフ状態とし、かつ、スイッチDAENをオン状態とすることで、差動モードに切り替えられ、差動型の増幅読み出しが行われる。また、スイッチDAS1とスイッチDAS2とを排他的にオン／オフを切り替えることで、読出画素１００Ｓと参照画素１００Ｒを交互に切り替えての読み出しが可能となる。
【０３３２】
また、スイッチDAHZがオン状態となることで、PMOSトランジスタ５１１の対からなるカレントミラー回路５１のバイアス電圧が横繋ぎで接続されるとともに、読出画素１００Ｓと参照画素１００Ｒの画素ペア（差動対）のコモン電圧となる定電流源ノードを横繋ぎで接続することで、各々の横繋ぎノードで発生するノイズを、横繋ぎ数に応じて抑圧することができる。
【０３３３】
（SFモードの駆動例）
次に、図３０のタイミングチャートを参照して、図２８に示したSFモードに切り替えられた画素の駆動例について説明する。
【０３３４】
なお、図３０において、駆動信号SELi，RSTi，TRGiと、駆動信号SELj，RSTj，TRGjと、スイッチSFEN，DAEN，DAS1，DAS2，DAHZと、出力端子Voutk，Voutk+1の出力波形のタイミングチャートは、図２９に示したタイミングチャートと対応している。
【０３３５】
時刻t1ないし時刻t6の期間において、駆動信号SELiがHレベルに切り替えられると、画素１００−１１の増幅トランジスタ１１４のソースからドレインに向けて、負荷MOS回路５２から電流が供給される。
【０３３６】
なお、時刻t1ないし時刻t6の期間において、スイッチSFFNがオン状態とされる一方で、スイッチDAEN，DAS1，DAS2がオフ状態とされることで、選択された画素１００−１１の読出し回路は、ソースフォロア型の読出し回路と等価になる。これにより、選択された画素１００−１１で、浮遊拡散領域１２１のFD電位を入力電圧信号として増幅して、垂直信号線２２に出力するようになる。
【０３３７】
時刻t2ないし時刻t3の期間において、駆動信号RSTiとして、HレベルのHレベルのパルスが印加されると、画素１００−１１で、浮遊拡散領域１２１に蓄積されていた電荷が排出され、信号レベルが初期化（リセット）される。
【０３３８】
このリセット状態は、時刻t4まで続き、その間に、画素１００−１１のリセットレベルとしての電圧が読み出される。
【０３３９】
時刻t4ないし時刻t5の期間において、駆動信号TRGiとして、Hレベルのパルスが印加されると、画素１００−１１では、光電変換部１１１に蓄積された電荷が、転送トランジスタ１１２によって、浮遊拡散領域１２１に転送される。
【０３４０】
そして、画素１００−１１では、この転送された電荷によって、浮遊拡散領域１２１が変調され、これが、増幅トランジスタ１１４のゲートに電圧信号として入力されると、垂直信号線２２に、蓄積電荷量に応じた電圧信号が出力される。
【０３４１】
この信号読み出し状態は、時刻t6まで続き、その間に、画素１００−１１の信号レベルとしての電圧が読み出される（図中のVoutkの電圧波形）。
【０３４２】
次に、時刻t6ないし時刻t11の期間において、駆動信号SELiがLレベルに切り替えられ、さらに、駆動信号SELjがHレベルに切り替えられると、画素１００−１２の増幅トランジスタ１１４のソースからドレインに向けて、負荷MOS回路５２から電流が供給される。
【０３４３】
なお、時刻t6ないし時刻t11の期間においては、時刻t1ないし時刻t6の期間と同様に、スイッチSFFNがオン状態とされ、かつ、スイッチDAEN，DAS1，DAS2がオフ状態とされる状態が継続しているため、選択された画素１００−１２の読出し回路は、ソースフォロア型の読出し回路と等価になる。
【０３４４】
次に、時刻t7ないし時刻t8の期間において、駆動信号RSTjとして、Hレベルのパルスが印加されると、画素１００−１２で、浮遊拡散領域１２１に蓄積されていた電荷が排出され、信号レベルが初期化（リセット）される。
【０３４５】
このリセット状態は、時刻t9まで続き、その間に、画素１００−１２のリセットレベルとしての電圧が読み出される。
【０３４６】
時刻t9ないし時刻t10の期間において、駆動信号TRGjとして、Hレベルのパルスが印加されると、画素１００−１２では、光電変換部１１１に蓄積された電荷が、転送トランジスタ１１２によって、浮遊拡散領域１２１に転送される。
【０３４７】
そして、画素１００−１２では、この転送された電荷によって、浮遊拡散領域１２１が変調され、これが、増幅トランジスタ１１４のゲートに電圧信号として入力されると、垂直信号線２２に、蓄積電荷量に応じた電圧信号が出力される。
【０３４８】
この信号読み出し状態は、時刻t11まで続き、その間に、画素１００−１２の信号レベルとしての電圧が読み出される（図中のVoutk+1の電圧波形）。
【０３４９】
なお、SFモードでの駆動の場合、図３０の時刻t1ないし時刻t１１の期間において、スイッチDAHZがオフ状態となるため、カレントミラー回路５１のバイアス電圧や、負荷MOS回路５２による定電流源ノードについて、横繋ぎの接続はなされていない。
【０３５０】
また、カラム信号処理部１４（図６）では、画素１００−１１及び画素１００−１２のそれぞれについて、このようにして読み出されたリセットレベルと信号レベルとの差分をとることでノイズを除去する相関二重サンプリング処理が行われ、ノイズが除去された画素信号が読み出される。
【０３５１】
（差動モードの他の構成）
図３１は、差動モード時に、読出画素と参照画素の個数が異なる場合の構成を示す回路図である。
【０３５２】
上述した図２６及び図２７に示した差動モードの構成においては、読出画素１００Ｓと参照画素１００Ｒの数が、１：１の関係となっている。ここで、参照画素１００Ｒについて、横繋ぎを行う場合には、参照画素１００Ｒの個数は、読出画素１００Ｓの個数と必ずしも同一の個数である必要はない。
【０３５３】
例えば、図３１においては、画素１００−１１や画素１００−１３等の奇数列の画素が参照画素１００Ｒとなっているが、参照画素１００−１３を不使用とすることで、参照画素１００Ｒの個数が、読出画素１００Ｓの個数と異なっている。
【０３５４】
このような構成にするには、例えば、次のような制御が行われる。すなわち、図３１の構成において、スイッチDAEN，DAS1のうち、参照画素１００−１３に対するスイッチDAEN，DAS1を、スイッチDAEN'，DAS1'で表せば、参照画素１００−１３以外の他の画素１００に対するスイッチDAEN，DAS1がオン状態のときに、参照画素１００−１３に対するスイッチDAEN'，DAS1'をオフ状態とすれば、参照画素１００−１３が不使用とされ、横繋ぎから切断することができる。
【０３５５】
なお、図３１において、参照画素１００−１３に対するスイッチDAEN'，DAS1'は、スイッチDAEN'が２カ所とされ、スイッチDAS1'が１カ所とされる。また、参照画素１００−１３に対する負荷MOS回路５２（図中の点線の枠Ａ内の負荷MOS回路５２）は、参照画素１００−１３が不使用とされると、オフ状態となる。
【０３５６】
このように、参照画素１００Ｒの一部を不使用とすることで、横繋ぎに繋がる参照画素１００Ｒの一部を接続せずに、その個数を減らすことができる。このとき、不使用とした参照画素１００Ｒの数だけ、負荷MOS回路５２をオフ状態とすることが可能となって、消費電力を削減することができる。
【０３５７】
また、このとき、参照画素１００Ｒのノイズ削減効果は、参照画素１００Ｒの個数Nに対して、1/√N倍であるため、ノイズ低減効果は下がるが、十分な個数が接続されていれば、参照画素１００Ｒのノイズが支配的にならず、電力削減効果が得られる。
【０３５８】
（第２の実施の形態の構成で得られる効果）
次に、図３２を参照しながら、第２の実施の形態として、横繋ぎの構成を採用することで得られる効果を説明する。
【０３５９】
第２の実施の形態では、スイッチDAHZがオン状態となって、カレントミラー回路５１のバイアス電圧や、負荷MOS回路５２による定電流源ノードが横繋ぎされることで、各々の横繋ぎノードで発生するノイズを、横繋ぎ数に応じて抑圧することができるが、その理由は次の通りである。
【０３６０】
差動型の増幅読み出しによって、１電子当たりの垂直信号線（VSL）２２の電圧振幅を増幅し、垂直信号線２２以降で発生するノイズ成分を、入力換算（信号１電子当たりで入力換算）で、低減することができる構造でありながら、差動対の増幅トランジスタ１１４によるノイズ増加を抑制する効果が得られる。
【０３６１】
参照画素１００Ｒの増幅トランジスタ１１４で発生するランダムノイズは、それぞれの参照画素１００Ｒで無相関であるため、横繋ぎのノードを結線することで、ノイズが打ち消し合って抑圧することが可能となる。
【０３６２】
これは、参照画素１００Ｒ側の増幅トランジスタ１１４を共通化して結線した数だけ大きなトランジスタを用いているのと等価であって、それによって、参照画素１００Ｒに起因するノイズが抑えられているとも言い換えられる。
【０３６３】
ここで、接続した参照画素１００Ｒの数を、Npix_refとすると、参照画素１００Ｒに起因するノイズは、1/√Npix_ref倍に抑圧される。
【０３６４】
例えば、画素アレイ部１１に、1920×1080画素が配列される場合において、カラム並列で信号画素を読み出し、各カラムに対となる参照画素１００Ｒがある場合、1/√1920 ≒0.02 となり、上述した式（７）のVn_pix21.02とされる。にかかる2倍の係数は、1.02とされる。
【０３６５】
このとき、ノイズとしては、1/√(1.02×Vn_pix2n_pix の関係を満たす) ≒ 1.01 × Vことから、その影響は、1％以下まで抑圧することができ、さらに、Vn_adcとVn_afeとの二乗平均であることから、参照画素１００Ｒの影響はさらに無視できるレベルとなる。
【０３６６】
図３２には、縦軸を、トータルノイズ（e-rms）とし、横軸を、横繋ぎしたカラム数（列）とした場合に、Vn_adcとVn_afeとの和が100(μVrms)，Vn_pixが100(μVrms)であって、ηfdが100(μV/e-)，ηvslが400(μV/e-)である場合ときの参照画素１００Ｒの接続数と、トータルノイズVn_totalとの関係を表している。図３２に示した関係から、参照画素１００Ｒの接続数が多ければ多いほど、ノイズ抑圧効果が大きくなることは明らかである
。
【０３６７】
以上、第２の実施の形態について説明した。
【０３６８】
＜５．第３の実施の形態＞
上述の第１の実施の形態では、ＣＭＯＳイメージセンサ１０は、読出しを行う読出行が移動するにつれて、参照画素の行も移動させ、常に読出画素の近傍の画素を参照画素としていた。有効領域の画素には、製造上の寸法バラツキ等に起因した特性バラツキが生じるが、常に読出画素の近傍の画素を参照画素とすることにより、有効画素領域のトポロジに起因した変換効率等の特性バラツキや面内差等を排除できる、という効果が得られる。この第３の実施の形態では、読出画素の近傍の画素を参照画素とする際の読出画素−参照画素の位置関係の具体例を例示する。
【０３６９】
図３３は、本技術の第３の実施の形態における差動モードの読出画素および参照画素の位置関係の一例を示す図である。同図は、画素１列あたりの読出し行時間単位のアクセス順を示している。同図は、図１１に例示した参照画素が読出画素の同列の有効画素領域にあるケースである。また、図３３において、２入力１出力の１つのスイッチＳＷ１ａは、図１６に例示したスイッチＳＷ１およびＳＷ２に該当する。また、カラム信号処理部１４には、列ごとにＡＤＣ１４１が設けられる。
【０３７０】
読出画素は参照画素の１行前の行アドレスに位置し、読出画素のローリング読出しに伴い、読出画素と参照画素との相対的な位置関係を維持するように参照画素がアクセスされる。この例では、参照画素として、１行前のタイミングで読出しが完了した画素を選択している。画素のアクセスはシステム制御部１６により制御され、垂直駆動部１２によって駆動信号が送信される。
【０３７１】
以下、有効画素からなる行を「有効画素行」と称する。また、読出画素からなる行を「読出行」と称し、参照画素からなる行を「参照行」と称する。垂直駆動部１２は、有効画素行を順に読出行として選択し、その読出行に隣接する行を参照行として選択する。これらの読出行と参照行との差分を増幅した信号が、カラム読出し回路部１３により読み出される。
【０３７２】
図３４は、本技術の第３の実施の形態における読出画素および参照画素が隣接しない場合の両者の位置関係の一例を示す図である。同図は、参照行が読出行に隣接しない例である。垂直信号線を読出画素と共有していない画素を参照画素とすれば、同図のように隣り合う必要はない。また、同図のように参照画素は読出しが完了していない画素を選択しても良い。スイッチＳＷ１ａは、読出画素の信号が出力される垂直信号線がＡＤＣ１４１に接続されるように制御される。
【０３７３】
図３５は、本技術の第３の実施の形態における読出画素および参照画素が行方向に隣接する場合の両者の位置関係の一例を示す図である。同図は、画素２列あたりの読出し行時間単位のアクセス順を示す。同図は、参照画素が読出画素に対し水平方向の隣接位置にある例であり、図１０に例示した参照画素が読出画素の同行の有効画素領域にあるケースを示している。垂直駆動部１２は、読出画素と参照画素を入れ替えながら、同行を維持しつつ読出しアクセスを行う。
【０３７４】
例えば、垂直駆動部１２は、ｉ行目を読み出す場合に、ｉ行内の奇数列を読出画素として選択し、その行内の偶数列を参照画素として選択する。そして、カラム読出し回路部１３は、差動増幅回路によりｉ行内の奇数列の読出しを行う。次に垂直駆動部１２は、ｉ行内の偶数列を読出画素として選択し、その行内の奇数列を参照画素として選択する。すなわち、垂直駆動部１２は、行内で読出画素と参照画素とを入れ替える。そして、カラム読出し回路部１３は、差動増幅回路によりｉ行内の奇数列の読出しを行う。次に水平同期信号の周期である水平同期周期が経過すると垂直駆動部１２は、ｉ＋１行内の奇数列を読出画素として選択し、その行内の偶数列を参照画素として選択する。以下、同様の制御が繰り返される。
【０３７５】
ここで、水平同期信号の周波数は、垂直同期信号より高いものとする。垂直同期信号は、１枚のフレームを読み出すタイミングを示す周期信号であり、水平同期信号は、フレーム内の行を読み出すタイミングを示す周期信号である。
【０３７６】
図３６は、本技術の第３の実施の形態における読出画素および参照画素の位置関係の異なる例を示す図である。同図は、参照画素が読出画素に対し水平方向の隣接位置にある場合と、斜め方向に隣接位置にある場合とが混在する。図１０に例示した参照画素が読出画素の同行の有効画素領域にあるケースと、図１２に例示した参照画素が読出画素と異行異列の有効画素領域にあるケースを示している。参照画素は前の行に読出しが完了した画素であることを維持しつつ読出しアクセスを行う。
【０３７７】
例えば、垂直駆動部１２は、ｉ行目を読み出す場合に、ｉ行内の奇数列を読出画素として選択し、ｉ−１行内の偶数列（言い換えれば、斜め下の画素）を参照画素として選択する。そして、カラム読出し回路部１３は、差動増幅回路によりｉ行内の奇数列の読出しを行う。次いで垂直駆動部１２は、ｉ行内の偶数列を読出画素として選択し、その行内の奇数列を参照画素として選択する。そして、カラム読出し回路部１３は、差動増幅回路によりｉ行内の偶数列の読出しを行う。次に水平同期周期が経過すると、垂直駆動部１２は、ｉ＋１行内の奇数列を読出画素として選択し、ｉ行内の偶数列を参照画素として選択する。以下、同様の制御が繰り返される。
【０３７８】
このように、本技術の第３の実施の形態によれば、有効画素を参照画素として選択し、読出画素および参照画素のそれぞれの電位の差分を増幅した信号を読み出すため、ダミー画素や遮光画素を配置する必要が無くなる。
【０３７９】
＜６．第４の実施の形態＞
上述の第１の実施の形態では、画素ごとに、浮遊拡散領域や選択トランジスタを配置していたが、画素数が多くなるほど、画素アレイ部１１の回路規模が増大してしまう。この第４の実施の形態のＣＭＯＳイメージセンサ１０は、隣接する複数の画素が浮遊拡散領域を共有する点において第１の実施の形態と異なる。
【０３８０】
図３７は、本技術の第４の実施の形態における画素の一構成例を示す図である。同図におけるａは、画素ブロック２３０の一構成例を示す回路図である。同図におけるｂは、画素ブロック２３０を簡易化した図である。
【０３８１】
画素アレイ部１１には、複数の画素ブロック２３０が二次元格子状に配列される。画素ブロック２３０のそれぞれには、列方向に画素２１０および２２０が配列される。
【０３８２】
画素２１０は、光電変換部２１１、転送トランジスタ２１２、リセットトランジスタ２１３、浮遊拡散領域２１４、増幅トランジスタ２１５および選択トランジスタ２１６を備える。画素２２０は、光電変換部２２１および転送トランジスタ２２２を備える。
【０３８３】
転送トランジスタ２１２は、垂直駆動部１２の制御に従って光電変換部２１１から浮遊拡散領域２１４へ電荷を転送するものである。転送トランジスタ２２２は、垂直駆動部１２の制御に従って光電変換部２２１から浮遊拡散領域２１４へ電荷を転送するものである。
【０３８４】
浮遊拡散領域２１４は、転送された電荷を電圧信号に変換するものである。なお、浮遊拡散領域２１４は、特許請求の範囲に記載の電荷電圧変換部の一例である。
【０３８５】
リセットトランジスタ２１３は、垂直駆動部１２の制御に従って浮遊拡散領域２１４をリセットするものである。
【０３８６】
選択トランジスタ２１６は、垂直駆動部１２の制御に従って、電圧信号を垂直信号線ＶＳＬへ出力するものである。
【０３８７】
このように、隣接する一対の画素は、浮遊拡散領域２１４、増幅トランジスタ２１５および選択トランジスタ２１６を共有する。このため、浮遊拡散領域２１４（ＦＤ：Floating Diffusion）を共有する画素ブロック２３０の行を以下、「ＦＤ行」と称する。
【０３８８】
図３８は、本技術の第４の実施の形態における差動モードの読出画素および参照画素の位置関係の一例を示す図である。同図はＦＤ２画素共有構造の例である。読出画素はＰＤ(
（Photo Diode）単位だが、参照画素は、転送トランジスタを開かず、ＰＤと無関係のため、ＦＤ単位で図示する。同図は、画素１列あたりの読出し行時間単位のアクセス順を示す。参照画素は、読出画素のＦＤと相対的な位置関係を維持しつつアクセスされる。
【０３８９】
例えば、垂直駆動部１２は、ｉ行目のＦＤ行を読み出す場合、そのｉ行内の一対の有効画素行の一方を読出行として選択し、ｉ−１行目のＦＤ行内の一対の有効画素行の両方を参照行として選択する。そして、カラム読出し回路部１３は、差動増幅回路により読出行の読出しを行う。次に水平同期周期が経過すると垂直駆動部１２は、ｉ行目のＦＤ行内の一対の有効画素行の他方を読出行として選択し、画素ブロック２３０のｉ−１行目のＦＤ行内の一対の有効画素行の両方を参照行として選択する。そして、カラム読出し回路部１３は、差動増幅回路により読出行の読出しを行う。次いで水平同期周期が経過すると、ｉ＋１行目のＦＤ行内の一対の有効画素行の一方を読出行として選択し、ｉ行目のＦＤ行内の一対の有効画素行の両方を参照行として選択する。以下、同様の制御が繰り返される。
【０３９０】
このように、本技術の第４の実施の形態によれば、垂直駆動部１２は、浮遊拡散領域を共有する一対の画素を配置し、それらから順に電圧信号を読み出すため、浮遊拡散領域を共有しない場合と比較して画素アレイ部１１の回路規模を削減することができる。
【０３９１】
＜７．第５の実施の形態＞
上述の第４の実施の形態では、有効画素行を１行ずつ順に読み出していたが、行数が多いほど１フレームの読出しが完了するまでの時間が長くなる。この第５の実施の形態のＣＭＯＳイメージセンサ１０は、２行を同時に読み出す点において第４の実施の形態と異なる。
【０３９２】
図３９は、本技術の第５の実施の形態におけるカラム読出し回路部１３の一構成例を示すブロック図である。この第５の実施の形態のカラム読出し回路部１３には、列ごとに単位読出し回路３００が配置される。
【０３９３】
図４０は、本技術の第５の実施の形態における単位読出し回路３００の一構成例を示す回路図である。この単位読出し回路３００は、マルチプレクサ３１１と、スイッチ３２１、３３１、３４１および３５１と、ＰＭＯＳトランジスタ３２２、３３２、３４２および３５２とを備える。また、単位読出し回路３００は、スイッチ３２３乃至３２５と、スイッチ３３３および３３４と、スイッチ３４３および３４４と、スイッチ３５３および３５４と、負荷ＭＯＳ回路３１３とを備える。
【０３９４】
また、画素アレイ部１１には、垂直リセット入力線ＶＲＤ０乃至ＶＲＤ３と、垂直信号線ＶＳＬ０乃至ＶＳＬ３とが配線される。
【０３９５】
４ｍ（ｍは整数）行目のＦＤ行内のリセットトランジスタ２１３は、垂直リセット入力線ＶＲＤ０に接続され、その行内の選択トランジスタ２１６は、垂直信号線ＶＳＬ０に接続される。また、４ｍ＋１行目のＦＤ行内のリセットトランジスタ２１３は、垂直リセット入力線ＶＲＤ１に接続され、その行内の選択トランジスタ２１６は、垂直信号線ＶＳＬ１に接続される。同様に、４ｍ＋２行目のＦＤ行内のリセットトランジスタ２１３は、垂直リセット入力線ＶＲＤ２に接続され、その行内の選択トランジスタ２１６は、垂直信号線ＶＳＬ２に接続される。４ｍ＋３行目のＦＤ行内のリセットトランジスタ２１３は、垂直リセット入力線ＶＲＤ３に接続され、その行内の選択トランジスタ２１６は、垂直信号線ＶＳＬ３に接続される。また、列内の全画素は、接続点ＶＣＯＭを介して負荷ＭＯＳ回路３１３に接続される。
【０３９６】
マルチプレクサ３１１は、垂直駆動部１２の制御に従って垂直信号線ＶＳＬ０乃至３のうち２つを出力端子ＶｏｕｔｎおよびＶｏｕｔｎ＋１に接続するものである。これらの出力端子を介して画素信号がカラム信号処理部１４へ出力される。
【０３９７】
スイッチ３２１は、垂直駆動部１２の制御に従って垂直リセット入力線ＶＲＤ０を電源Ｖｒｓｔに接続するものである。同様に、スイッチ３３１、３４１および３５１は、垂直駆動部１２の制御に従って垂直リセット入力線ＶＲＤ１、ＶＲＤ２およびＶＲＤ３のそれぞれを電源Ｖｒｓｔに接続する。
【０３９８】
ＰＭＯＳトランジスタ３２２、３３２、３４２および３５２は、電源ＶＤＤに並列に接続される。また、これらのトランジスタのゲートは接続されている。ＰＭＯＳトランジスタ３２２のドレインは垂直信号線ＶＳＬ０に接続され、ＰＭＯＳトランジスタ３３２のドレインは垂直信号線ＶＳＬ１に接続される。ＰＭＯＳトランジスタ３４２のドレインは垂直信号線ＶＳＬ２に接続され、ＰＭＯＳトランジスタ３５２のドレインは垂直信号線ＶＳＬ３に接続される。
【０３９９】
スイッチ３２３は、垂直駆動部１２の制御に従ってＰＭＯＳトランジスタ３２２のゲートおよびドレインを短絡するものである。同様に、スイッチ３３３、３４３および３５３は、垂直駆動部１２の制御に従ってＰＭＯＳトランジスタ３３２、３４２および３５２のそれぞれのゲートおよびドレインを短絡するものである。
【０４００】
スイッチ３２４は、垂直駆動部１２の制御に従って垂直リセット入力線ＶＲＤ０と垂直信号線ＶＳＬ０とを接続するものである。同様に、スイッチ３３４、３４４および３５４は、垂直駆動部１２の制御に従って垂直リセット入力線ＶＲＤ１、ＶＲＤ２およびＶＲＤ３と垂直信号線ＶＳＬ１、ＶＳＬ２およびＶＳＬ３とを接続するものである。
【０４０１】
スイッチ３２５は、垂直駆動部１２の制御に従って、スイッチ３２１等やＰＭＯＳトランジスタ３２２等からなるカレントミラー回路のバイアス電圧を水平信号線３６８を介して横繋ぎで接続するものである。
【０４０２】
また、画素ブロック２３０のそれぞれの増幅トランジスタ２１５のソース側、ドレイン側、又はソース側とドレイン側の両方のノードは、各列間で接続（結線）されている。
【０４０３】
垂直駆動部１２は、隣接する一対の有効画素行を同時に読出行として選択し、それらの読出行に隣接する一対のＦＤ行（言い換えれば、２対の有効画素行）を参照行として選択する。垂直駆動部１２は、スイッチ３２１、３３１、３４１および３５１のうち参照行に対応する一対のスイッチをオン状態にし、残りをオフ状態にする。また、垂直駆動部１２は、スイッチ３２３、３３３、３４３および３５３のうち参照行に対応する一対のスイッチをオン状態にし、残りをオフ状態にする。垂直駆動部１２は、スイッチ３２４、３３４、３４４および３５４のうち読出行に対応する一対のスイッチをオン状態にし、残りをオフ状態にする。また、垂直駆動部１２は、差動読出しの期間においてスイッチ３２５をオン状態にする。
【０４０４】
なお、カラム読出し回路部１３は、ＳＦモードの読出しを行っていないが、スイッチを追加して、ＳＦモードおよび差動モードの切り替えを行う構成とすることもできる。この場合には、図１９や図２０に例示したように、垂直リセット入力線ＶＲＤ０等の接続先を電源ＶＤＤに切り替えるスイッチ（ＳＷ２７）を追加する。さらに、負荷ＭＯＳ回路３１３の接続先を増幅トランジスタから垂直信号線ＶＳＬ０等に切り替えるスイッチ（ＳＷ２３およびＳＷ２４）と、増幅トランジスタの接続先を電源ＶＤＤに切り替えるスイッチ（ＳＷ１７、ＳＷ２２）とを追加すればよい。
【０４０５】
図４１は、本技術の第５の実施の形態における読出画素および参照画素の位置関係の一例を示す図である。同図は、ＦＤ２画素共有構造で、読出画素２行同時読出しのケースである。２行同時読出しを行うため、読出画素２個に対し参照画素２個で２つの差動対を構成する場合、ＡＤＣは画素１列あたり２個配置される。同図では読出画素１つに対して参照画素１つはＦＤが２行離れており、読出画素２つに対して参照画素２つはＦＤが２行離れている。それぞれの参照画素は、それぞれの読出画素のＦＤと相対的な位置関係を維持しつつアクセスされる。
【０４０６】
例えば、列ごとにＡＤＣ１４１−１および１４１−２が配置される。垂直駆動部１２は、ｉ＋１行目のＦＤ行の上側の画素行とｉ＋２行目のＦＤ行の下側の画素行とを読出行として選択し、ｉ行目およびｉ−１行目のＦＤ行を参照行として選択する。マルチプレクサ３１１は、４本の垂直信号線のうち読出行に対応する２本をＡＤＣ１４１−１および１４１−２に接続する。
【０４０７】
次に水平同期周期が経過すると垂直駆動部１２は、ｉ＋２行目のＦＤ行の上側の画素行とｉ＋３行目のＦＤ行の下側の画素行とを読出行として選択し、ｉ＋１行目およびｉ行目のＦＤ行を参照行として選択する。以下、同様の制御が繰り返される。
【０４０８】
このように、本技術の第５の実施の形態によれば、ＦＤを共有する一対の行を同時に読出行として選択するため、１行ずつ読み出す場合と比較して読出し速度を向上させることができる。
【０４０９】
＜８．第６の実施の形態＞
上述の第５の実施の形態では、垂直駆動部１２は、一対の有効画素行を読出行として選択し、一対のＦＤ行（言い換えれば、２対の有効画素行）を参照行として選択していた。しかし、この構成では、垂直信号線および垂直リセット入力線を列ごとに４本配線する必要があり、有効画素行を１つずつ選択する第１の実施の形態と比較して、垂直方向の配線数が増大してしまう。この第６の実施の形態のＣＭＯＳイメージセンサ１０は、１つのＦＤ行（言い換えれば、一対の有効画素行）を参照行として選択することにより、垂直方向の配線数を削減する点において第１の実施の形態と異なる。
【０４１０】
図４２は、本技術の第６の実施の形態における単位読出し回路３００の一構成例を示す回路図である。この第６の実施の形態の単位読出し回路３００は、ＰＭＯＳトランジスタ３５２と、スイッチ３５１、３５３および３５４とが設けられない点において第５の実施の形態と異なる。
【０４１１】
また、画素アレイ部１１には、垂直リセット入力線ＶＲＤ３および垂直信号線ＶＳＬ３が配線されない。マルチプレクサ３１１は、垂直信号線ＶＳＬ０乃至ＶＳＬ２のいずれか２つを出力端子ＶｏｕｔｎおよびＶｏｕｔｎ＋１に接続する。
【０４１２】
そして、垂直駆動部１２は、隣接する一対の有効画素行を同時に読出行として選択し、それらの読出行に隣接する１つのＦＤ行（言い換えれば、一対の有効画素行）を参照行として選択する。
【０４１３】
なお、カラム読出し回路部１３は、ＳＦモードの読出しを行っていないが、スイッチを追加して、ＳＦモードおよび差動モードの切り替えを行う構成とすることもできる。この場合には、図１９や図２０に例示したように、垂直リセット入力線ＶＲＤ０等の接続先を電源ＶＤＤに切り替えるスイッチなどを追加すればよい。
【０４１４】
図４３は、本技術の第６の実施の形態における読出画素および参照画素の位置関係の一例を示す図である。同図は、ＦＤ２画素共有構造で、読出画素２行同時読出しのケースである。２行同時読出しを行うため、読出画素２個に対し参照画素１個で差動対を構成する。参照画素数は読出画素数に対して少なくても良い。同図では読出画素１つに対して参照画素はＦＤが２行離れており、読出画素２つに対して参照画素はＦＤが１行離れている。それぞれの参照画素は、それぞれの読出画素のＦＤと相対的な位置関係を維持しつつアクセスされる。
【０４１５】
例えば、垂直駆動部１２は、ｉ行目のＦＤ行の上側の画素行とｉ＋１行目のＦＤ行の下側の画素行とを読出行として選択し、ｉ−１行目のＦＤ行を参照行として選択する。次に水平同期周期が経過すると垂直駆動部１２は、ｉ＋１行目のＦＤ行の上側の画素行とｉ＋２行目のＦＤ行の下側の画素行とを読出行として選択し、ｉ行目のＦＤ行を参照行として選択する。以下、同様の制御が繰り返される。
【０４１６】
このように、本技術の第６の実施の形態によれば、垂直駆動部１２は、１つのＦＤ行（一対の有効画素行）を参照行として選択するため、一対のＦＤ行を参照行として選択する第５の実施の形態と比較して垂直方向の配線数を削減することができる。
【０４１７】
＜９．第７の実施の形態＞
上述の第１の実施の形態では、読出画素と参照画素とを入れ替えていたが、それらの画素を入れ替えるための多数のスイッチをカラム読出し回路部１３に配置する必要があり、それらのスイッチの分、カラム読出し回路部１３の回路規模が増大してしまう。この第７の実施の形態のＣＭＯＳイメージセンサ１０は、参照画素の位置を固定し、読出画素と参照画素とを入れ替える制御を行わない点において第１の実施の形態と異なる。
【０４１８】
図４４は、本技術の第７の実施の形態における読出画素および参照画素の位置関係の一例を示す図である。同図は、参照画素専用のダミー画素、もしくは有効画素の垂直方向端にある有効画素を参照画素として選択し、差動対を構成する。図１３および図１４に例示した回路構成例に紐づくアクセス例である。これらの図に例示するように参照画素と読出画素との入れ替えは不要であるため、カラム読出し回路部１３において、入れ替えのためのスイッチは設けられない。読出画素の読出しに関わらず、参照画素の絶対的な位置はダミー画素で固定される。
【０４１９】
例えば、下端のＩ（Ｉは、整数）行にダミー画素が配列され、Ｉ行以外の領域は、有効画素領域に該当する。垂直駆動部１２は、ｉ行目の有効画素行を読出行として選択し、Ｉ行目のダミー行を参照行として選択する。そして、カラム読出し回路部１３は、差動増幅回路によりｉ行の読出しを行う。次に水平同期周期が経過すると垂直駆動部１２は、ｉ＋１行目の有効画素行を読出行として選択し、Ｉ行目のダミー行を参照行として選択する。以下、同様の制御が繰り返される。
【０４２０】
このように、本技術の第７の実施の形態によれば、参照画素の位置を固定し、読出画素と参照画素とを入れ替えずに読出しを行うため、読出画素と参照画素とを入れ替えるためのスイッチが不要となり、回路規模を削減することができる。
【０４２１】
＜１０．第８の実施の形態＞
上述の第７の実施の形態では、参照画素の位置を固定していた。しかし、参照画素の位置が固定されている場合、閾値電圧Ｖｔｈなどのバラツキやリークなどの大きいダミー画素がある列の出力は他のカラムとオフセット・ゲインなどの出力特性が異なり、縦筋状の固定パターンノイズとなる。この第８の実施の形態のＣＭＯＳイメージセンサ１０は、読出しのたびに参照画素の位置を変更する点において第７の実施の形態と異なる。
【０４２２】
図４５は、本技術の第８の実施の形態におけるＣＭＯＳイメージセンサ１０の一例を示す図である。第８の実施の形態の垂直駆動部１２は、読出行選択部１２１および参照行選択部１２２を備える。また、第８の実施の形態の画素アレイ部１１には、複数の有効画素２４０が二次元格子状に配列される有効画素領域１１１と、複数のダミー画素２５０が二次元格子状に配列されるダミー画素領域１１２とが設けられる。第８の実施の形態のシステム制御部１６は、乱数生成部１６１およびタイミング制御部１６２を備える。なお、画素アレイ部１１は、特許請求の範囲に記載の画素部の一例である。
【０４２３】
タイミング制御部１６２は、垂直駆動部１２、カラム読出し回路部１３、カラム信号処理部１４および水平駆動部１５のそれぞれの動作タイミングを制御するものである。このタイミング制御部１６２は、水平同期信号を生成して垂直駆動部１２および乱数生成部１６１に供給する。
【０４２４】
乱数生成部１６１は、水平同期信号に同期して乱数を生成するものである。この乱数生成部１６１は、水平同期信号の周期が経過するたびに線形帰還シフトレジスタなどを用いて疑似乱数を生成し、参照行選択部１２２に供給する。
【０４２５】
読出行選択部１２１は、水平同期信号に同期して読出行を選択するものである。この読出行選択部１２１は、水平同期信号の周期が経過するたびに、有効画素行を順に読出行として選択する。選択された有効画素は、受光量に応じたＦＤ電位を信号電位として生成する。
【０４２６】
参照行選択部１２２は、水平同期信号に同期して参照行を選択するものである。この参照行選択部１２２は、水平同期信号の周期が経過するたびに、乱数に基づいて（言い換えればランダムに）前回と異なるダミー行を今回のダミー行として選択する。選択された参照画素は、所定のＦＤ電位を参照電位として生成する。なお、参照行選択部１２２は、ランダムに参照行を選択しているが、前回と異なる参照行を選択することができるのであれば、この構成に限定されない。例えば、参照行選択部１２２は、一定の順序で前回と異なるダミー行を参照行として選択することもできる。
【０４２７】
カラム読出し回路部１３は、列ごとに参照電位と信号電位との差分に応じた信号を画素信号として読み出す。なお、カラム読出し回路部１３は、特許請求の範囲に記載の読出し回路部の一例である。
【０４２８】
図４６は、本技術の第８の実施の形態における読出画素および参照画素の位置関係の一例を示す図である。同図は、１画素列あたりダミー画素を３個有する場合の時間方向の画素アクセス順を示す。ダミー画素は有効画素によらず３個のうちどれか１つがランダムに選択され、参照画素として差動対を構成する。ランダムな画素アドレス信号はシステム制御部１６により生成される。
【０４２９】
例えば、Ｉ行、Ｉ−１行乃至Ｉ−３行の３行にダミー画素２５０が配列され、それ以外には有効画素２４０が配列される。垂直駆動部１２は、ｉ行目の有効画素行を読出行として選択し、乱数に基づいてＩ−２行目のダミー行を参照行として選択する。次に水平同期信号の周期が経過すると垂直駆動部１２は、ｉ＋１行目の有効画素行を読出行として選択し、乱数に基づいてＩ−１行目のダミー行を参照行として選択する。以下、同様の制御が繰り返される。
【０４３０】
図４７は、本技術の第８の実施の形態におけるフレーム単位の読出画素および参照画素の位置関係の一例を示す図である。同図は、参照画素をフレーム単位でもランダムにする例を示す。時間はフレーム単位であり、あるｉ行目を読出しするときのフレーム毎の参照画素の位置を示す。同じ読出画素を読み出しているが、ダミー画素は３個のうちどれか1つがフレーム毎にランダムに選択され、参照画素として差動対を構成する。ランダムな画素アドレス信号はシステム制御部１６により生成される。
【０４３１】
例えば、垂直駆動部１２は、ｐフレーム目においてｉ行目の有効画素行を読出行として選択し、乱数に基づいてＩ−２行目のダミー行を参照行として選択する。次に垂直同期信号が経過すると垂直駆動部１２は、ｐ＋１フレーム目においてｉ行目の有効画素行を読出行として選択し、乱数に基づいてＩ−１行目のダミー行を参照行として選択する。以下、同様の制御が繰り返される。上述したように水平同期信号の周期（行）ごとに参照行を変更するだけでなく、垂直同期信号の周期（フレーム）ごとにおいても参照行を変更することが望ましい。
【０４３２】
このように、本技術の第８の実施の形態によれば、読出行を読み出すたびに参照行の位置を変更するため、参照行の位置を固定にする場合と比較して固定パターンノイズを軽減することができる。
【０４３３】
＜１１．第９の実施の形態＞
上述の第８の実施の形態では、ダミー行をランダムに参照行として選択していたが、この構成では、複数のダミー行を配置する必要があり、ダミー領域の分、画素アレイ部１１内の有効画素領域の割合が低下してしまう。この第９の実施の形態のＣＭＯＳイメージセンサ１０は、有効画素行をランダムに参照行として選択する点において第８の実施の形態と異なる。
【０４３４】
図４８は、本技術の第９の実施の形態におけるフレーム単位の読出画素および参照画素の位置関係の一例を示す図である。この第９の実施の形態の参照行選択部１２２は、読出行の近傍の有効画素行のいずれかをランダムに参照行として選択する点において第８の実施の形態と異なる。
【０４３５】
同図は、参照画素を有効画素内で選択する場合において、フレーム単位でランダムに参照画素をアクセスする例を示す。時間はフレーム単位であり、あるｉ行目を読出しするときのフレーム毎の参照画素の位置を示す。同じ読出画素を読み出しているが、参照画素は読出画素と垂直信号線を共有しない近傍の有効画素のどれか１つがフレーム毎にランダムに選択され、参照画素として差動対を構成する。ランダムな画素アドレス信号はシステム制御部１６により生成される。例えば、読出行に対する参照行のアドレスは相対的に−３行,−１行,＋１行,＋３行のどれかからランダムに選ばれる。
【０４３６】
例えば、垂直駆動部１２は、読出行が選択されるたびに、ランダムに参照行を選択する。また、ｐフレーム目においてｉ行目の有効画素行を読出行として選択し、乱数に基づいてｉ＋１行目の有効画素行を参照行として選択する。次に垂直同期信号の周期が経過すると垂直駆動部１２は、ｐ＋１フレーム目においてｉ行目の有効画素行を読出行として選択し、乱数に基づいてｉ＋１行目の有効画素行を参照行として選択する。以下、同様の制御が繰り返される。
【０４３７】
このように、本技術の第９の実施の形態によれば、有効画素行を参照行として選択するため、ダミー行を削減することができる。これにより、画素アレイ部１１内の有効画素領域の割合を高くすることができる。
【０４３８】
＜１２．第１０の実施の形態＞
上述の第２の実施の形態では、一対の有効画素を参照画素および読出画素として選択し、差動読出しを行っていたが、暗電流により画像データの画質が低下するおそれがある。例えば、他画素に光が入ったときに、差動型増幅器の同相ノードが変動し、横方向のオフセットによりストリーキングと呼ばれる横筋が発生する。有効画素に強い光が入り、出力信号振幅が大きいときに、アンプトランジスタやＰＭＯＳアクティブ負荷のチャネル長変調効果により差動アンプの電流バランスが崩れる。そして、その有効画素では、横つなぎのノードを介して他画素から電流を奪い、もしくは奪われることで電流バランスを調整しようという作用が働く。これにより、強い光が入っていない（例えば黒レベル）の画素出力にオフセットが乗ってしまい、ストリーキングが生じる。この第１０の実施の形態のＣＭＯＳイメージセンサ１０は、一対の遮光画素から差動読出しを行って、黒レベルのオフセットを補正する点において第１の実施の形態と異なる。
【０４３９】
図４９は、本技術の第１０の実施の形態におけるＣＭＯＳイメージセンサ１０の一例を示す図である。この第１０の実施の形態において、システム制御部１６には、乱数生成部１６１が配置されない。また、第１０の実施の形態の垂直駆動部１２は、有効画素行選択部１２３および遮光画素行選択部１２４が配置される。また、第１０の実施の形態の画素アレイ部１１には、有効画素領域１１１と、複数の遮光画素２６０が二次元格子状に配列された遮光画素領域１１３とが設けられる。
【０４４０】
有効画素行選択部１２３は、水平方向に隣接する一対の有効画素２４０の一方を読出画素、他方を参照画素として選択する。また、遮光画素行選択部１２４は、水平方向に隣接する一対の遮光画素２６０の一方を読出画素、他方を参照画素として選択する。
【０４４１】
図５０は、本技術の第１０の実施の形態における単位読出し回路３００の一構成例を示す回路図である。第１０の実施の形態のカラム読出し回路部１３には、２列ごとに単位読出し回路３００が配置される。
【０４４２】
第１０の実施の形態の単位読出し回路３００は、マルチプレクサ３１１および３１２と、スイッチ３２１、３３１、３４１および３５１と、ＰＭＯＳトランジスタ３２２、３３２、３４２および３５２とを備える。また、単位読出し回路３００は、スイッチ３２３乃至３２５と、スイッチ３３３および３３４と、スイッチ３４３乃至３４５と、スイッチ３５３および３５４と、負荷ＭＯＳ回路３１３および３１４と、スイッチ３６５とを備える。
【０４４３】
また、画素アレイ部１１内の単位読出し回路３００に対応する２列ごとに、垂直リセット入力線ＶＲＤ０、ＶＲＤ１、ＶＲＤ２およびＶＲＤ３と、垂直信号線ＶＳＬ０、ＶＳＬ１、ＶＳＬ２およびＶＳＬ３が配線される。
【０４４４】
垂直リセット入力線ＶＲＤ０および垂直信号線ＶＳＬ０は、有効画素領域内の奇数列に接続される。垂直リセット入力線ＶＲＤ２および垂直信号線ＶＳＬ２は、遮光画素領域内の奇数列に接続される。また、垂直リセット入力線ＶＲＤ１および垂直信号線ＶＳＬ１は、有効画素領域内の偶数列に接続される。垂直リセット入力線ＶＲＤ３および垂直信号線ＶＳＬ３は、遮光画素領域内の偶数列に接続される。
【０４４５】
マルチプレクサ３１１は、垂直駆動部１２の制御に従って垂直信号線ＶＳＬ０およびＶＳＬ１の一方を出力端子Ｖｏｕｔｋｓに接続する。マルチプレクサ３１２は、垂直駆動部１２の制御に従って垂直信号線ＶＳＬ２およびＶＳＬ３の一方を出力端子Ｖｏｕｔｋｄに接続する。
【０４４６】
負荷ＭＯＳ回路３１３は、接続点ＶＣＯＭ１を介して有効画素領域内の２列に接続され、負荷ＭＯＳ回路３１４は、接続点ＶＣＯＭ２を介して遮光画素領域内の２列に接続される。
【０４４７】
スイッチ３６５は、垂直駆動部１２の制御に従って接続点ＶＣＯＭ１と接続点ＶＣＯＭ２とを接続する。また、接続点ＶＣＯＭ２は、横繋ぎで水平信号線３６９を介して接続されている。
【０４４８】
スイッチ３２１および３３１と、ＰＭＯＳトランジスタ３２２および３３２と、スイッチ３２３乃至３２５と、スイッチ３３３および３３４とは、左側のカレントミラー回路を構成し、残りの素子は右側のカレントミラー回路を構成する。
【０４４９】
そして、左側のカレントミラー回路は、垂直リセット入力線ＶＲＤ０およびＶＲＤ１と、垂直信号線ＶＳＬ０およびＶＳＬ１とに接続され、水平方向に隣接する一対の有効画素２４０の一方を読出有効画素、他方を参照有効画素として差動増幅回路を構成する。一方、右側のカレントミラー回路は、垂直リセット入力線ＶＲＤ２およびＶＲＤ３と、垂直信号線ＶＳＬ２およびＶＳＬ３とに接続され、水平方向に隣接する一対の遮光画素２６０の一方を読出遮光画素、他方を参照遮光画素として差動増幅回路を構成する。
【０４５０】
また、差動読出しの期間において、垂直駆動部１２は、スイッチ３６５をオン状態に制御する。また、差動読出し期間において、参照有効画素の電位を平均化する際に垂直駆動部１２は、スイッチ３２５をオン状態にし、参照遮光画素の電位を平均化する際に垂直駆動部１２は、スイッチ３４５をオン状態にする。
【０４５１】
上述の構成により、参照画素の増幅トランジスタのソースまたはドレイン、あるいは、その両方のノードと、遮光画素の増幅トランジスタのソースまたはドレイン、あるいは、その両方のノードとが横繋ぎに接続される。
【０４５２】
また、マルチプレクサ３１１は、一対の有効画素から差動読出しされた信号を有効画素信号としてカラム信号処理部１４に出力し、マルチプレクサ３１２は、一対の遮光画素から差動読出しされた信号を遮光画素信号としてカラム信号処理部１４に出力する。ここで、横繋ぎの構成により、参照有効画素および参照遮光画素のそれぞれの電位が平均化され、その平均化された電位と読出有効画素のＦＤ電位との差分に応じた信号が有効画素信号として読み出される。同様に、その平均化された電位と読出遮光画素のＦＤ電位との差分に応じた信号が遮光画素信号として読み出される。
【０４５３】
なお、カラム読出し回路部１３は、ＳＦモードの読出しを行っていないが、スイッチを追加して、ＳＦモードおよび差動モードの切り替えを行う構成とすることもできる。この場合には、図１９や図２０に例示したように、垂直リセット入力線ＶＲＤ０等の接続先を電源ＶＤＤに切り替えるスイッチなどを追加すればよい。
【０４５４】
図５１は、本技術の第１０の実施の形態におけるカラム信号処理部１４の一構成例を示すブロック図である。この第１０の実施の形態のカラム信号処理部１４は、単位読出し回路３００ごとにＡＤＣ１４１−１および１４１−２を備える。また、カラム信号処理部１４は、ストリーキング補正部１４２を備える。このストリーキング補正部１４２は、加算平均処理部１４３および減算処理部１４４を備える。
【０４５５】
ＡＤＣ１４１−１は、出力端子Ｖｏｕｔｋｓからのアナログの有効画素信号をデジタル信号Ｄｓｋに変換し、減算処理部１４４に供給するものである。ＡＤＣ１４１−２は、出力端子Ｖｏｕｔｋｄからのアナログの遮光画素信号をデジタル信号Ｄｄｋに変換し、加算平均処理部１４３に供給ものである。
【０４５６】
加算平均処理部１４３は、ＡＤ変換した遮光画素信号（Ｄｄｋ）のそれぞれの平均値を黒レベルのオフセットとして算出するものである。加算平均処理部１４３は、算出したオフセットＤｄａｖｅを減算処理部１４４に供給する。
【０４５７】
減算処理部１４４は、ＡＤ変換した有効画素信号のそれぞれから、オフセットＤｄａｖｅを減算し、信号処理部１７へ出力するものである。これにより、黒レベルのオフセットが補正される。
【０４５８】
横繋ぎによりビクティム画素数／アグレッサー画素数比が大きくなり、ストリーキングが改善する。水平方向に遮光画素を配置すれば、オフセットを補正することができる。しかし、この場合には、画素アレイ部１１の面積が増大してしまう。これに対して、ＣＭＯＳイメージセンサ１０では、既存の垂直方向の遮光画素を流用するため、画素アレイ部１１の面積や配線の増大を抑制することができる。
【０４５９】
図５２は、本技術の第１０の実施の形態における水平信号線３６８を追加した単位読出し回路の一構成例を示す回路図である。また、スイッチ３４６および３５６も追加される。スイッチ３４６は、垂直駆動部１２の制御に従って、遮光画素に接続された垂直信号線ＶＳＬ２を水平信号線３６８に接続するものである。スイッチ３５６は、垂直駆動部１２の制御に従って、遮光画素に接続された垂直信号線ＶＳＬ３を水平信号線３６８に接続するものである。水平信号線３６８を介して、垂直信号線ＶＳＬ２またはＶＳＬ３が隣接する列と横繋ぎされる。
【０４６０】
垂直駆動部１２は、垂直信号線ＶＳＬ２に対応する遮光画素を読出遮光画素とする場合にスイッチ３４６をオン状態にし、スイッチ３５６をオフ状態にする。また、垂直駆動部１２は、垂直信号線ＶＳＬ３に対応する遮光画素を読出遮光画素とする場合にスイッチ３４６をオフ状態にし、スイッチ３５６をオン状態にする。これにより、各列の参照画素のＦＤ電位に加え、各列の読出遮光画素のＦＤ電位が平均化される。
【０４６１】
このように、本技術の第１０の実施の形態によれば、一対の遮光画素から差動読出しを行って黒レベルのオフセットを算出するため、そのオフセットの減算によりストリーキングを抑制することができる。
【０４６２】
＜１３．変形例＞
（積層型の構成）
図５３は、本技術を適用し得る積層型の固体撮像装置の構成例を示す図である。
【０４６３】
図５３Ａは、非積層型の固体撮像装置の概略構成例を示している。CMOSイメージセンサ１０（図６）は、図３３Ａに示すように、１枚のダイ（半導体基板）８１１を有する。このダイ８１１には、画素が２次元配置された画素領域８１２と、画素の駆動その他の各種の制御を行う制御回路８１３と、信号処理するためのロジック回路８１４とが搭載されている。
【０４６４】
図５３Ｂ及び図５３Ｃは、積層型の固体撮像装置の概略構成例を示している。CMOSイメージセンサ１０（図６）は、図３３Ｂ及び図３３Ｃに示すように、センサダイ８２１とロジックダイ８２４との２枚のダイが積層され、電気的に接続されて、１つの半導体チップとして構成されている。
【０４６５】
図５３Ｂでは、センサダイ８２１には、画素領域８１２と制御回路８１３が搭載され、ロジックダイ８２４には、信号処理を行う信号処理回路を含むロジック回路８１４が搭載されている。
【０４６６】
図５３Ｃでは、センサダイ８２１には、画素領域８１２が搭載され、ロジックダイ８２４には、制御回路８１３及びロジック回路８１４が搭載されている。
【０４６７】
（信号処理装置の構成）
上述した説明では、CMOSイメージセンサ１０等の固体撮像装置を一例に説明したが、本技術は、固体撮像装置に限らず、各種の信号処理を行う信号処理装置に適用することができる。なお、読出画素１００Ｓと参照画素１００Ｒにおいて、フローティングディフュージョン（FD）としての浮遊拡散領域１２１Ｓと浮遊拡散領域１２１Ｒは、サンプルホールド回路であるとも言える。すなわち、読出し側の増幅トランジスタ１１４Ｓは、複数の入力チャネルからの各々の入力信号に応じて設けられ、サンプルホールド回路を介して入力される入力信号を増幅するものであり、参照側の増幅トランジスタ１１４Ｒは、読出し側の増幅トランジスタ１１４Ｓの各々と対になるものである。
【０４６８】
＜１４．電子機器の構成＞
図５４は、本技術を適用した固体撮像装置を有する電子機器の構成例を示すブロック図である。電子機器１０００は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。
【０４６９】
電子機器１０００は、固体撮像装置１００１、ＤＳＰ回路１００２、フレームメモリ１００３、表示部１００４、記録部１００５、操作部１００６、及び、電源部１００７から構成される。また、電子機器１０００において、ＤＳＰ回路１００２、フレームメモリ１００３、表示部１００４、記録部１００５、操作部１００６、及び電源部１００７は、バスライン１００８を介して相互に接続されている。
【０４７０】
固体撮像装置１００１は、上述したＣＭＯＳイメージセンサ１０に対応しており、画素アレイ部１１に２次元状に配置される複数の画素に対して、差動型の増幅読み出しやソースフォロア型の読み出しが行われる。
【０４７１】
ここで、差動型の増幅読み出しの際には、参照画素のリセット電圧を外部印加とし、読出画素のリセット電圧は、垂直信号線２２Ｓから負帰還をかける構成とすることができる。また、差動型の増幅読み出しの際に参照画素の増幅トランジスタのソース側、ドレイン側、又はソース側とドレイン側の両方のノードを、画素アレイ部の各列間で接続（結線）することができる。
【０４７２】
ＤＳＰ回路１００２は、固体撮像装置１００１から供給される信号を処理するカメラ信号処理回路である。ＤＳＰ回路１００２は、固体撮像装置１００１からの信号を処理して得られる画像データを出力する。フレームメモリ１００３は、ＤＳＰ回路１００２により処理された画像データを、フレーム単位で一時的に保持する。
【０４７３】
表示部１００４は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置１００１で撮像された動画又は静止画を表示する。記録部１００５は、固体撮像装置１００１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。
【０４７４】
操作部１００６は、ユーザによる操作に従い、電子機器１０００が有する各種の機能についての操作指令を出力する。電源部１００７は、ＤＳＰ回路１００２、フレームメモリ１００３、表示部１００４、記録部１００５、及び、操作部１００６の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０４７５】
電子機器１０００は、以上のように構成される。本技術は、以上説明したように、固体撮像装置１００１に適用される。具体的には、ＣＭＯＳイメージセンサ１０は、固体撮像装置１００１に適用することができる。
【０４７６】
固体撮像装置１００１に本技術を適用することで、差動型の増幅読み出しの際には、参照画素のリセット電圧を外部印加とし、読出画素のリセット電圧は、垂直信号線２２Ｓから負帰還をかける構成とすることができる。そのため、差動型の増幅読み出しによって、高い変換効率（増幅率）を実現しつつ、リセットフィードスルーによるリセットレベルの読み出し可能レンジ外れを抑制するだけでなく、リセット時の読出画素の浮遊拡散領域の電位を所望の値に制御することができる。
【０４７７】
また、固体撮像装置１００１に本技術を適用することで、差動型の増幅読み出しの際には、参照画素の増幅トランジスタのソース側、ドレイン側、又はソース側とドレイン側の両方のノードを、画素アレイ部の各列間で接続（結線）することができる。そのため、差動型の増幅読み出しによって、高い変換効率（増幅率）を実現しつつ、ノイズ増加を抑圧することができる。
【０４７８】
＜１５．固体撮像装置の使用例＞
図５５は、本技術を適用した固体撮像装置の使用例を示す図である。
【０４７９】
ＣＭＯＳイメージセンサ１０は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。すなわち、図２２に示すように、鑑賞の用に供される画像を撮影する鑑賞の分野だけでなく、例えば、交通の分野、家電の分野、医療・ヘルスケアの分野、セキュリティの分野、美容の分野、スポーツの分野、又は、農業の分野などにおいて用いられる装置でも、ＣＭＯＳイメージセンサ１０を使用することができる。
【０４８０】
具体的には、鑑賞の分野において、例えば、デジタルカメラやスマートフォン、カメラ機能付きの携帯電話機等の、鑑賞の用に供される画像を撮影するための装置（例えば、図３４の電子機器１０００）で、ＣＭＯＳイメージセンサ１０を使用することができる。
【０４８１】
交通の分野において、例えば、自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置で、ＣＭＯＳイメージセンサ１０を使用することができる。
【０４８２】
家電の分野において、例えば、ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビ受像機や冷蔵庫、エアーコンディショナ等の家電に供される装置で、ＣＭＯＳイメージセンサ１０を使用することができる。また、医療・ヘルスケアの分野において、例えば、内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置で、ＣＭＯＳイメージセンサ１０を使用することができる。
【０４８３】
セキュリティの分野において、例えば、防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置で、ＣＭＯＳイメージセンサ１０を使用することができる。また、美容の分野において、例えば、肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置で、ＣＭＯＳイメージセンサ１０を使用することができる。
【０４８４】
スポーツの分野において、例えば、スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置で、ＣＭＯＳイメージセンサ１０を使用することができる。また、農業の分野において、例えば、畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置で、ＣＭＯＳイメージセンサ１０を使用することができる。
【０４８５】
＜１６．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【０４８６】
図５６は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【０４８７】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図５６に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
【０４８８】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【０４８９】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【０４９０】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【０４９１】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【０４９２】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【０４９３】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
【０４９４】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０４９５】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【０４９６】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図５６の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【０４９７】
図５７は、撮像部１２０３１の設置位置の例を示す図である。
【０４９８】
図５７では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
【０４９９】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【０５００】
なお、図５７には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【０５０１】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【０５０２】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０５０３】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【０５０４】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【０５０５】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２１０１に適用され得る。具体的には、図１のCMOSイメージセンサ１０は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、差動型の増幅読み出しによって、高い変換効率（増幅率）を実現しつつ、リセットフィードスルーによるリセットレベルの読み出し可能レンジ外れを抑制するだけでなく、リセット時の読出画素のFD電位を所望の値に制御したり、あるいは、ノイズ増加を抑圧したりすることができるため、例えば、より高品質な撮像画像を取得して、より正確に歩行者等の障害物を認識することが可能になる。
【０５０６】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【０５０７】
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
【０５０８】
なお、本技術は以下のような構成もとることができる。
（１）それぞれが複数の画素からなる複数の行が設けられた画素部と、
所定周期が経過するたびに前記複数の行のいずれかを読出行として選択して前記読出行内の前記複数の画素のそれぞれに受光量に応じた信号電位を生成させる読出行選択部と、
前記所定周期が経過するたびに前回と異なる行を前記複数の行の中から今回の参照行として選択して前記参照行内の前記複数の画素のそれぞれに所定の参照電位を生成させる参照行選択部と、
前記信号電位と前記参照電位との差に応じた信号を読み出す読出し回路部と
を具備する固体撮像装置。
（２）所定の乱数を生成する乱数生成部をさらに具備し、
前記参照行選択部は、前記乱数に基づいて前記参照行を選択する
前記（１）記載の固体撮像装置。
（３）前記複数の行は、光電変換を行う有効画素からなる有効画素行と光電変換を行わないダミー画素からなるダミー画素行とを含み、
前記読出行選択部は、前記有効画素行のいずれかを前記読出行として選択し、
前記参照行選択部は、前記ダミー画素行のいずれかを前記参照行として選択する
前記（１）または（２）に記載の固体撮像装置。
（４）前記複数の行は、光電変換を行う有効画素からなる有効画素行を含み、
前記読出行選択部は、前記有効画素行を前記読出行として選択し、
前記参照行選択部は、前記有効画素行のうち前記読出行と異なる行を前記参照行として選択する
前記（１）または（２）に記載の固体撮像装置。
（５）前記参照行選択部は、所定方向に垂直な方向において前記読出行に隣接する有効画素行を前記参照行として選択する
前記（４）記載の固体撮像装置。
（６）前記参照行選択部は、前記所定方向に垂直な方向において前記読出行に対する所定の相対位置の前記有効画素行を前記参照行として選択する
前記（４）記載の固体撮像装置。
（７）前記読出行選択部は、いずれかの有効画素行を前記読出行として選択し、
前記参照行選択部は、前記所定方向に垂直な方向において前記読出行に対する所定の相対位置の前記有効画素行を前記参照行として選択する
前記（４）記載の固体撮像装置。
（８）前記読出行選択部は、電荷電圧変換部を共有しない一対の有効画素行を前記読出行として選択し、
前記参照行選択部は、それぞれが前記電荷電圧変換部を共有する２対の有効画素行を前記参照行として選択する
前記（４）記載の固体撮像装置。
（９）前記読出行選択部は、電荷電圧変換部を共有しない一対の有効画素行を前記読出行として選択し、
前記参照行選択部は、前記電荷電圧変換部を共有する一対の有効画素行を前記参照行として選択する
前記（４）記載の固体撮像装置。
（１０）前記所定周期は、水平同期信号の周期であり、
前記参照行選択部は、前記水平同期信号より周波数の低い所定の垂直同期信号の周期が経過するたびに前回の前記読出行に対応する前記参照行とは異なる行を前記参照行として選択する
前記（１）から（９）のいずれかに記載の固体撮像装置。
（１１）前記読出行内の前記複数の画素のそれぞれは、複数の入力チャネルからの各々の入力信号に応じて設けられ、サンプルホールド回路を介して入力される前記入力信号を増幅する読出し側の増幅トランジスタを備え、
前記参照行内の前記複数の画素のそれぞれは、前記読出し側の増幅トランジスタの各々と対になる参照側の増幅トランジスタを備え、
前記読出し側の増幅トランジスタ側のサンプルホールド回路には、前記読出し側増幅トランジスタの出力を負帰還として設定し、前記参照側の増幅トランジスタ側のサンプルホールド回路には、任意の電圧を設定する
前記（１）から（１０）のいずれかに記載の固体撮像装置。
（１２）前記複数の画素のそれぞれは、
光電変換部と、
前記光電変換部で光電変換された電荷を転送する転送トランジスタと、
前記転送トランジスタにより転送された電荷を電圧信号に変換する電荷電圧変換部と
、
前記電荷電圧変換部をリセットするリセットトランジスタと
を含んで構成される
前記（１１）記載の固体撮像装置。
（１３）前記複数の画素のそれぞれは、前記画素を選択する選択トランジスタをさらに有し、
前記選択トランジスタは、前記読出し側の増幅トランジスタを含む読出画素と、前記参照側の増幅トランジスタを含む参照画素との任意の対を選択する
前記（１２）に記載の固体撮像装置。
（１４）前記参照側の増幅トランジスタを含む参照画素は、列単位で読み出される
前記（１２）または（１３）に記載の固体撮像装置。
（１５）前記参照側の増幅トランジスタを含む参照画素において、前記転送トランジスタ及び前記電荷電圧変換部は、信号の蓄積及び読み出しを行う有効画素と同一に構成される
前記（１２）から（１４）のいずれかに記載の固体撮像装置。
（１６）前記複数の画素のそれぞれは、ソースフォロア型の読み出しが可能であり、
前記読出し回路部は、ソースフォロア型の読み出しと、差動型の増幅読み出しとを切り替える切り替え部をさらに具備する
前記（１２）から（１５）のいずれかに記載の固体撮像装置。
（１７）前記読出し回路部は、前記読出し側の増幅トランジスタを含む読出画素と、前記参照側の増幅トランジスタを含む参照画素とを切り替える切り替え部をさらに有する
前記（１２）から（１５）のいずれかに記載の固体撮像装置。
（１８）前記読出し回路部は、前記読出し側の増幅トランジスタにおいて前記転送トランジスタを介して読み出された信号を、前記参照側の増幅トランジスタとの差動対によって読み出した後に、前記読出し側の増幅トランジスタと前記参照側の増幅トランジスタとの結線を相補に切り替えて、切り替え前の前記参照側の増幅トランジスタにおいて前記転送トランジスタを介して読み出された信号を、切り替え前の前記読出し側の増幅トランジスタとの差動対によって読み出す
前記（１７）記載の固体撮像装置。
（１９）前記切り替え部は、信号の蓄積及び読み出しを行う有効画素の近傍となる有効画素を、前記参照側の増幅トランジスタを含む参照画素とする
前記（１７）または（１８）に記載の固体撮像装置。
（２０）複数の参照側の増幅トランジスタは、その全部又は一部のソース側、ドレイン側、又はソース側とドレイン側の両方を結線している
前記（１２）から（１９）のいずれかに記載の固体撮像装置。
（２１）前記読出行内の前記複数の画素のそれぞれは、複数の入力チャネルからの各々の入力信号に応じて設けられ、サンプルホールド回路を介して入力される前記入力信号を増幅する読出し側の増幅トランジスタを備え、
前記参照行内の前記複数の画素のそれぞれは、前記読出し側の増幅トランジスタの各々と対になる参照側の増幅トランジスタを備え、
複数の参照側の増幅トランジスタは、その全部又は一部のソース側、ドレイン側、又はソース側とドレイン側の両方を結線している
前記（１）記載の固体撮像装置。
（２２）前記入力チャネルは、画素アレイ部に行列状に２次元配置される画素に含まれ、
前記複数の画素のそれぞれは、
光電変換部と、
前記光電変換部で光電変換された電荷を転送する転送トランジスタと、
前記転送トランジスタにより転送された電荷を電圧信号に変換する電荷電圧変換部と、
前記電荷電圧変換部をリセットするリセットトランジスタと
を含んで構成される
前記（２１）記載の固体撮像装置。
（２３）前記画素のそれぞれは、前記画素を選択する選択トランジスタをさらに有し、
前記選択トランジスタは、前記読出し側の増幅トランジスタを含む読出画素と、前記参照側の増幅トランジスタを含む参照画素との任意の対を選択する
前記（２２）に記載の固体撮像装置。
（２４）前記参照側の増幅トランジスタを含む参照画素は、列単位で読み出され、
前記参照側の増幅トランジスタが結線されている前記参照画素の数は、前記読出し側の増幅トランジスタを含む読出画素の数と同一であるか、あるいは前記読出画素の数よりも少ない
前記（２２）または（２３）に記載の固体撮像装置。
（２５）前記参照側の増幅トランジスタを含む参照画素において、前記転送トランジスタ及び前記電荷電圧変換部は、信号の蓄積及び読み出しを行う有効画素と同一に構成される
前記（２２）から（２４）のいずれかに記載の固体撮像装置。
（２６）前記複数の画素のそれぞれは、ソースフォロア型の読み出しが可能であり、
前記読出し回路部は、ソースフォロア型の読み出しと、差動型の増幅読み出しとを切り替える切り替え部をさらに有する
前記（２２）から（２５）のいずれかに記載の固体撮像装置。
（２７）前記読出し回路部は、前記読出し側の増幅トランジスタを含む読出画素と、前記参照側の増幅トランジスタを含む参照画素とを切り替える切り替え部をさらに有する
前記（２２）から（２５）に記載の固体撮像装置。
（２８）前記読出し側の増幅トランジスタにおいて前記転送トランジスタを介して読み出された信号を、前記参照側の増幅トランジスタとの差動対によって読み出した後に、前記読出し側の増幅トランジスタと前記参照側の増幅トランジスタとの結線を相補に切り替えて、切り替え前の前記参照側の増幅トランジスタにおいて前記転送トランジスタを介して読み出された信号を、切り替え前の前記読出し側の増幅トランジスタとの差動対によって読み出す
前記（２７）に記載の固体撮像装置。
（２９）前記切り替え部は、信号の蓄積及び読み出しを行う有効画素の近傍となる有効画素を、前記参照側の増幅トランジスタを含む参照画素とする
前記（２７）または（２８）に記載の固体撮像装置。
（３０）前記入力信号は、サンプルホールド回路を介して、前記読出し側の増幅トランジスタと
、前記参照側の増幅トランジスタに入力され、
前記読出し側の増幅トランジスタ側のサンプルホールド回路には、前記差動増幅回路の出力を負帰還として設定し、
前記参照側の増幅トランジスタ側のサンプルホールド回路には、任意の電圧を設定する
前記（２２）から（２９）のいずれかに記載の固体撮像装置。
（３１）前記読出し回路部は、オン状態の場合には前記複数の参照側の増幅トランジスタの全部又は一部のソース側、ドレイン側、又はソース側とドレイン側の両方を結線するスイッチをさらに備える
前記（２２）から（３０）のいずれかに記載の固体撮像装置。
（３２）それぞれが光電変換を行う複数の有効画素とそれぞれが光電変換を行わない複数の遮光行とが設けられた画素部と、
前記複数の有効画素のうち一対の有効画素の一方を読出有効画素として当該読出有効画素に受光量に応じた電位を生成させるとともに前記一対の有効画素の他方を参照有効画素として当該参照有効画素に所定の電位を生成させる有効画素行選択部と、
前記複数の遮光画素のうち一対の遮光画素の一方を読出遮光画素として当該読出遮光画素に暗電流に応じた電位を生成させるとともに前記一対の有効画素の他方を参照遮光画素として当該参照遮光画素に所定の電位を生成させる遮光画素行選択部と、
前記読出し有効画素の電位と前記参照有効画素および前記参照遮光画素のそれぞれの電位を平均化した電位との差に応じた信号を読み出すとともに前記読出し遮光画素の電位と前記平均化した電位との差に応じた信号を読み出す読出し回路と
を具備する固体撮像装置。
【符号の説明】
【０５０９】
１０  CMOSイメージセンサ
１１  画素アレイ部
１２  垂直駆動部
１３  カラム読出し回路部
１４  カラム信号処理部
１５  水平駆動部
１６  システム制御部
１７  信号処理部
１８  データ格納部
２２，２２Ｒ，２２Ｓ  垂直信号線
３１  画素駆動線
３２  垂直画素配線
５０  差動画素読出し回路
６１，６１Ｒ，６１Ｓ  垂直リセット入力線
６２，６２Ｒ，６２Ｓ  垂直電流供給線
１１１  有効画素領域
１１２  ダミー画素領域
１１３  遮光画素領域
１２１  読出行選択部
１２２  参照行選択部
１２３  有効画素行選択部
１２４  遮光画素行選択部
１４１、１４１−１、１４１−２  ＡＤＣ
１４２  ストリーキング補正部
１４３  加算平均処理部
１４４  減算処理部
１６１  乱数生成部
１６２  タイミング制御部
２１０、２２０  画素
２１１、２２１  光電変換部
２１２、２２２  転送トランジスタ
２１３  リセットトランジスタ
２１４  浮遊拡散領域
２１５  増幅トランジスタ
２１６  選択トランジスタ
２３０  画素ブロック
２４０  有効画素
２５０  ダミー画素
２６０  遮光画素
３００  単位読出し回路
３１１、３１２  マルチプレクサ
３１３、３１４  負荷ＭＯＳ回路
３２１、３２３〜３２５、３３１、３３３、３３４、３４１、３４３〜３４６、３５１、３５３、３５４、３５６、３６５  スイッチ
３２２、３３２、３４２、３５２  ＰＭＯＳトランジスタ
【図１】
2019193799.tif 000005
【図２】
2019193799.tif 000006
【図３】
2019193799.tif 000007
【図４】
2019193799.tif 000008
【図５】
2019193799.tif 000009
【図６】
2019193799.tif 000010
【図７】
2019193799.tif 000011
【図８】
2019193799.tif 000012
【図９】
2019193799.tif 000013
【図１０】
2019193799.tif 000014
【図１１】
2019193799.tif 000015
【図１２】
2019193799.tif 000016
【図１３】
2019193799.tif 000017
【図１４】
2019193799.tif 000018
【図１５】
2019193799.tif 000019
【図１６】
2019193799.tif 000020
【図１７】
2019193799.tif 000021
【図１８】
2019193799.tif 000022
【図１９】
2019193799.tif 000023
【図２０】
2019193799.tif 000024
【図２１】
2019193799.tif 000025
【図２２】
2019193799.tif 000026
【図２３】
2019193799.tif 000027
【図２４】
2019193799.tif 000028
【図２５】
2019193799.tif 000029
【図２６】
2019193799.tif 000030
【図２７】
2019193799.tif 000031
【図２８】
2019193799.tif 000032
【図２９】
2019193799.tif 000033
【図３０】
2019193799.tif 000034
【図３１】
2019193799.tif 000035
【図３２】
2019193799.tif 000036
【図３３】
2019193799.tif 000037
【図３４】
2019193799.tif 000038
【図３５】
2019193799.tif 000039
【図３６】
2019193799.tif 000040
【図３７】
2019193799.tif 000041
【図３８】
2019193799.tif 000042
【図３９】
2019193799.tif 000043
【図４０】
2019193799.tif 000044
【図４１】
2019193799.tif 000045
【図４２】
2019193799.tif 000046
【図４３】
2019193799.tif 000047
【図４４】
2019193799.tif 000048
【図４５】
2019193799.tif 000049
【図４６】
2019193799.tif 000050
【図４７】
2019193799.tif 000051
【図４８】
2019193799.tif 000052
【図４９】
2019193799.tif 000053
【図５０】
2019193799.tif 000054
【図５１】
2019193799.tif 000055
【図５２】
2019193799.tif 000056
【図５３】
2019193799.tif 000057
【図５４】
2019193799.tif 000058
【図５５】
2019193799.tif 000059
【図５６】
2019193799.tif 000060
【図５７】
2019193799.tif 000061
【国際調査報告】
2019193799.tif 000062
2019193799.tif 000063
2019193799.tif 000064