(57)【要約】  本発明は、素子オン抵抗を高めずゲート信頼性を低下させずに炭化珪素半導体装置の閾値電圧を高めることを目的とする。本発明の炭化珪素半導体装置は、炭化珪素基板（１）と、炭化珪素基板（１）上に設けられた第１導電型のドリフト層（２）と、ドリフト層（２）の表層に選択的に設けられた第２導電型の複数のウェル領域（３）と、複数のウェル領域（３）の表層に形成された第１導電型のソース領域（４）と、複数のウェル領域（３）に挟まれたドリフト層（２）の部分であって、ドリフト層（２）の上面を含む領域であるＪＦＥＴ領域（ＪＲ）を覆う絶縁膜（６）と、絶縁膜（６）を介してＪＦＥＴ領域（ＪＲ）上に設けられたゲート電極（７）と、を備え、ゲート電極（７）は絶縁膜（６）に接するパイロリティックカーボン層を含む。
2021095113.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素基板と、
前記炭化珪素基板上に設けられた第１導電型のドリフト層と、
前記ドリフト層の表層に選択的に設けられた第２導電型の複数のウェル領域と、
複数の前記ウェル領域の表層に形成された第１導電型のソース領域と、
前記複数のウェル領域に挟まれた前記ドリフト層の部分であって、前記ドリフト層の上面を含む領域であるＪＦＥＴ領域を覆う絶縁膜と、
前記絶縁膜を介して前記ＪＦＥＴ領域上に設けられたゲート電極と、を備え、
前記ゲート電極は前記絶縁膜に接するパイロリティックカーボン層を含む、
炭化珪素半導体装置。
【請求項２】
前記第１導電型はｎ型である、
請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記パイロリティックカーボン層は、ラマン評価スペクトルにおいてラマンシフト１４８０ｃｍ−１から１６８０ｃｍ−１の間にピークを示すＧバンドと、ラマンシフト１２５０ｃｍ−１から１４５０ｃｍ−１の間にピークを示すＤバンドと、を有し、
前記Ｄバンドのピーク値は前記Ｇバンドのピーク値の０．５倍以上である、
請求項１または請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記Ｄバンドのピーク値は前記Ｇバンドのピーク値より大きい、
請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記Ｄバンドのピーク値は、ラマン評価スペクトルのラマンシフト１２５０ｃｍ−１から１６８０ｃｍ−１の間で最大値を示す、
請求項４に記載の炭化珪素半導体装置。
【請求項６】
前記パイロリティックカーボン層の抵抗率は、１μΩｍ以上かつ１００μΩｍ以下である、
請求項１から請求項５のいずれか１項に記載の炭化珪素半導体装置。
【請求項７】
前記パイロリティックカーボン層の膜厚は、８０ｎｍ以上かつ２０００ｎｍ以下である、
請求項１から請求項６のいずれか１項に記載の炭化珪素半導体装置。
【請求項８】
前記パイロリティックカーボン層の膜厚は、１００ｎｍ以上かつ１０００ｎｍ以下である、
請求項７に記載の炭化珪素半導体装置。
【請求項９】
前記パイロリティックカーボン層の炭素質量割合は、９５％以上１００％以下である、
請求項１から請求項８のいずれか１項に記載の炭化珪素半導体装置。
【請求項１０】
前記ゲート電極は、前記絶縁膜に接する第１層と、前記第１層の上に堆積された第２層からなり、
前記第１層は前記パイロリティックカーボン層により構成され、
前記第２層は前記第１層とは異なる元素成分比を持つ膜から構成される、
請求項１から請求項９のいずれか１項に記載の炭化珪素半導体装置。
【請求項１１】
前記第２層は、珪素、ニッケル、チタン、モリブデン、タングステン、タンタル、および白金のいずれかから構成される、
請求項１０に記載の炭化珪素半導体装置。
【請求項１２】
請求項１から請求項１１のいずれか１項に記載の炭化珪素半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記炭化珪素半導体装置を駆動する駆動信号を前記炭化珪素半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、を備える、
電力変換装置。
【請求項１３】
請求項１から請求項１１のいずれか１項に記載の炭化珪素半導体装置の製造方法であって、
アセチレン、メタン、およびプロパンのいずれかの炭化水素ガス、もしくはエチルアルコールまたはメチルアルコールの低級アルコールを用いて、熱分解ＣＶＤ法により前記パイロリティックカーボン層を前記絶縁膜上に堆積する、
炭化珪素半導体装置の製造方法。
【請求項１４】
前記熱分解ＣＶＤ法による前記パイロリティックカーボン層の堆積は、８００℃以上１１００℃以下で実施される、
請求項１３に記載の炭化珪素半導体装置の製造方法。
【請求項１５】
前記パイロリティックカーボン層を堆積した後、アルゴンまたは窒素の不活性ガス雰囲気中で、１２００℃以上かつ１６００℃以下の範囲でアニールを実施する、
請求項１３または請求項１４に記載の炭化珪素半導体装置の製造方法。
【請求項１６】
前記パイロリティックカーボン層の上に、珪素、ニッケル、チタン、モリブデン、タングステン、タンタルおよび白金のいずれかを堆積する、
請求項１３から請求項１５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）半導体装置を電力用半導体装置として用いるため、炭化珪素半導体装置のオン特性を改善するための開発が活発に行われている。炭化珪素半導体装置とは、炭化珪素層を有する半導体装置である。特に、ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）のチャネル移動度を向上することにより、ＭＯＳＦＥＴのオン抵抗を更に低減することが望まれている。【０００３】
ｎ型チャネル移動度を向上させる手法として、チャネル領域をｎ型にドープすることが考えられる。しかし、チャネル領域をｎ型にドープするとゲートの閾値電圧ＶＴＨが低下する。このように、ｎ型チャネル移動度とＶＴＨはトレードオフの関係にある。【０００４】
ゲート電極の仕事関数はＶＴＨを増減させる。そのため、ゲート電極の材料に高い仕事関数を有する材料を選択すれば、ＶＴＨが高まり、炭化珪素半導体装置の特性を実質的に改善することができる。【０００５】
特許文献１，２には、仕事関数の高いｐ型ＳｉＣをゲート電極に用いることで、ＶＴＨが高くなることが記載されている。また、特許文献３には、ゲート電極に相当する層を、スパッタ法で形成したカーボン（Ｃ）膜とすることで、所望のＶＴＨを得ることができると記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第５７２１３５１号公報
【特許文献２】特開２０１７−２２４７００号公報
【特許文献３】特開２００５−３４７６８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１，２に記載の技術では、ゲート酸化膜上にｐ型ＳｉＣ膜を堆積するに際し、１５００℃以上の高温ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）プロセス、または１６００℃以上の高温活性化アニールプロセスが必要になり、ゲート酸化膜は甚大なダメージを受ける。よって、この技術を用いた素子作製は極めて困難である。【０００８】
特許文献３に記載の技術では、Ｃ層がスパッタ法またはプラズマＣＶＤ法で形成される。そのため、Ｃ層成膜時のイオン衝撃が、ｓｐ３結合の発生による高抵抗化、またはゲート酸化膜へのチャージダメージによるゲート信頼性低下を招く。【０００９】
本発明は、上記の問題点を解決するためになされたものであり、素子オン抵抗を高めずゲート信頼性を低下させずに炭化珪素半導体装置の閾値電圧を高めることを目的とする。
【課題を解決するための手段】
【００１０】
本発明の炭化珪素半導体装置は、炭化珪素基板と、炭化珪素基板上に設けられた第１導電型のドリフト層と、ドリフト層の表層に選択的に設けられた第２導電型の複数のウェル領域と、複数のウェル領域の表層に形成された第１導電型のソース領域と、複数のウェル領域に挟まれたドリフト層の部分であって、ドリフト層の上面を含む領域であるＪＦＥＴ領域を覆う絶縁膜と、絶縁膜を介してＪＦＥＴ領域上に設けられたゲート電極と、を備え、ゲート電極は絶縁膜に接するパイロリティックカーボン層を含む。
【発明の効果】
【００１１】
本発明の炭化珪素半導体装置のゲート電極は絶縁膜に接するパイロリティックカーボン層を含む。パイロリティックカーボン層は、その結合状態により高い仕事関数を有するため、素子オン抵抗を高めずゲート信頼性を低下させずに閾値電圧を高くすることが可能である。本発明の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１の第１構造のＳｉＣ半導体装置であるＭＯＳＦＥＴのユニットセルの構成を部分的に例示する断面図である。
【図２】実施の形態１の第２構造のＳｉＣ半導体装置であるＭＯＳＦＥＴのユニットセルの構成を部分的に例示する断面図である。
【図３】実施の形態１のＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図４】実施の形態１のＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図５】実施の形態１のＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図６】実施の形態１のＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図７】実施の形態１のＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図８】実施の形態１のＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図９】実施の形態１のＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図１０】実施の形態１のＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図１１】実施の形態１のＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図１２】実施の形態１のＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図１３】Ｐｙｒｏｌｙｔｉｃ−Ｃ膜のラマンスペクトルを示す図である。
【図１４】Ｐｙｒｏｌｙｔｉｃ−Ｃ膜のラマンスペクトルを示す図である。
【図１５】Ｐｙｒｏｌｙｔｉｃ−Ｃ膜の抵抗率の膜厚依存性を示す図である。
【図１６】ＭＯＳバンド構造とゲート電極の仕事関数の関係を示す図である。
【図１７】ＭＯＳバンド構造とゲート電極の仕事関数の関係を示す図である。
【図１８】簡易ｎ型ＭＯＳキャパシタのＣ−Ｖ特性を示す図である。
【図１９】簡易ｎ型ＭＯＳキャパシタのゲートリーク特性を示す図である。
【図２０】ｎチャネル横型ＭＯＳＦＥＴのＩＤ−ＶＧＳ特性を示す図である。
【図２１】図２０の縦軸を指数表示にした図である。
【図２２】ｎチャネル横型ＭＯＳＦＥＴのμｅｆｆ−ＶＧＳ特性を示す図である。
【図２３】ｎチャネル横型ＭＯＳＦＥＴの室温におけるμｐｅａｋとＶＴＨのトレードオフ特性を示す図である。
【図２４】ｎチャネル横型ＭＯＳＦＥＴの１７５℃におけるμｐｅａｋとＶＴＨのトレードオフ特性を示す図である。
【図２５】縦型ＭＯＳＦＥＴのＩＤ−ＶＧＳ特性（＠ＶＤＳ＝１０Ｖ、室温）を示す図である。
【図２６】ゲート電極にＰｙｒｏｌｙｔｉｃ−Ｃを用いた縦型ＭＯＳＦＥＴのＩＤ−ＶＤＳ特性を示す図である。
【図２７】縦型ＭＯＳＦＥＴの室温におけるＶＴＨとＲＯＮの関係を示す図である。
【図２８】縦型ＭＯＳＦＥＴの１７５℃におけるＶＴＨとＲＯＮの関係を示す図である。
【図２９】実施の形態２にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、添付される図面を参照しながら実施の形態について説明する。なお、図面は概略的に例示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化がなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。また、以下に記載される説明において、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。また、以下に記載される説明において、「第１の」、または、「第２の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
【００１４】
＜Ａ．実施の形態１＞
以下、本実施の形態に関するＳｉＣ半導体装置、および、ＳｉＣ半導体装置の製造方法について説明する。なお、以下の説明においては、第１の導電型がｎ型であり、第２の導電型がｐ型であるとする。
【００１５】
＜Ａ−１．ＳｉＣ半導体装置の構成＞
図１は、実施の形態１の第１構造のＳｉＣ半導体装置であるＭＯＳＦＥＴ１０１Ａの、ユニットセルの構成を部分的に例示する断面図である。図２は、実施の形態１の第２構造のＳｉＣ半導体装置であるＭＯＳＦＥＴ１０１Ｂの、ユニットセルの構成を部分的に例示する断面図である。第１構造と第２構造は、ゲート電極７が単層からなるか２層からなるかの違いである。そのため、以下ではＭＯＳＦＥＴ１０１Ａの構成について主に説明する。
【００１６】
ＭＯＳＦＥＴ１０１Ａは、ＳｉＣ基板１、ＳｉＣ層３０、ゲート絶縁膜６、ゲート電極７、層間絶縁膜８、ソース電極９、およびドレイン電極１０を備えて構成される。ＳｉＣ基板１の上面にＳｉＣ層３０が形成され、ＳｉＣ層３０の上面にゲート絶縁膜６が形成され、ゲート絶縁膜６の上面にゲート電極７が形成される。ＳｉＣ層３０の上面のうちゲート絶縁膜６が形成されない領域にはソース電極９が形成される。ＳｉＣ基板１の下面にはドレイン電極１０が形成される。
【００１７】
ＳｉＣ基板１は、ＳｉＣから作られるｎ型（第１の導電型）の半導体基板である。ＳｉＣ基板１のｎ型不純物濃度は、後述するドリフト層２の不純物濃度よりも高い。したがって、ＳｉＣ基板１の抵抗率はドリフト層２の抵抗率よりも低い。ＳｉＣ基板１は、単結晶構造を有する。ＳｉＣ基板１の結晶構造は六方晶系であり、好ましくはポリタイプ４Ｈである。ＳｉＣ基板１の表面、すなわち、図１におけるＳｉＣ基板１の上面の面方位は（０００１）または（０００−１）である。
【００１８】
ＳｉＣ層３０は、ＳｉＣ基板１に接触する下面Ｓ１と、上面Ｓ２とを有する。下面Ｓ１を第１の面とも称し、上面Ｓ２を第２の面とも称する。ＳｉＣ層３０は、ｎ型のドリフト層２、複数のｐ型（第２の導電型）のウェル領域３、複数のｎ型のソース領域４、および複数のｐ型のコンタクト領域５を備える。ＳｉＣ基板１上にドリフト層２が形成され、ドリフト層２の表層に複数のウェル領域３が選択的に形成され、複数のウェル領域３の表層にソース領域４およびコンタクト領域５が形成される。ＳｉＣ層３０の厚さは、例えば、１μｍ以上かつ１００μｍ以下である。
【００１９】
ドリフト層２は、互いに隣り合う複数のウェル領域３に挟まれた部分であるＪＦＥＴ領域ＪＲを含み、ＪＦＥＴ領域ＪＲにおいてドリフト層２がＳｉＣ層３０の上面Ｓ２を構成している。ドリフト層２の厚さの最大値はＳｉＣ層３０の厚さと同じであり、例えば、１μｍ以上かつ１００μｍ以下である。
【００２０】
ウェル領域３は、ＳｉＣ層３０の下面Ｓ１から離れており、かつ、ＳｉＣ層３０の上面Ｓ２を部分的に構成している。ウェル領域３は、ソース領域４とＪＦＥＴ領域ＪＲとの間で、ＳｉＣ層３０の上面Ｓ２を構成し、ゲート絶縁膜６に直接接触している。ＪＦＥＴ領域ＪＲは、ＳｉＣ層３０の上面Ｓ２において、ウェル領域３が互いに隣り合う方向、すなわち図１における横方向に沿って、幅ＷＪを有する。
【００２１】
ソース領域４は、ウェル領域３によってＪＦＥＴ領域ＪＲから隔てられて配置される。コンタクト領域５は、上面Ｓ２においてソース領域４に接触している。コンタクト領域５は、上面Ｓ２からＳｉＣ層３０内へ延びることによってウェル領域３内に達している。すなわち、コンタクト領域５が形成される深さは、ウェル領域３が形成される深さよりも浅い。
【００２２】
ゲート絶縁膜６は、ＳｉＣ層３０の上面Ｓ２に設けられている。ゲート絶縁膜６は、ソース領域４の一部とコンタクト領域５とを露出させる開口部を有する。ゲート絶縁膜６は、ドリフト層２を覆う部分、すなわち、図１においてＪＦＥＴ領域ＪＲを覆う部分を有する。
【００２３】
ゲート電極７は、ゲート絶縁膜６上に設けられている。図１に例示されるように、ゲート電極７は、ゲート絶縁膜６を介して、ウェル領域３のうちのＪＦＥＴ領域ＪＲとソース領域４との間の部分と、ＪＦＥＴ領域ＪＲとにそれぞれ対向するように配置されている。
【００２４】
図１に示すＭＯＳＦＥＴ１０１Ａにおいて、ゲート電極７はＰｙｒｏｌｙｔｉｃ−Ｃ膜で構成され、ゲート絶縁膜６に接している。Ｐｙｒｏｌｙｔｉｃ−Ｃ膜のＣ質量割合は９５％以上かつ１００％以下である。
【００２５】
図１３に例示されるように、ゲート電極７を構成するＰｙｒｏｌｙｔｉｃ−Ｃ膜のラマン評価スペクトルは、ｓｐ２結合に起因したＧバンド（ラマンシフト１５８０ｃｍ−１付近）と、グラファイト状の乱層構造に起因したＤバンド（ラマンシフト１３５０ｃｍ−１付近）にピークを有する。なお、Ｇバンドのピークは、ラマンシフト１４８０ｃｍ−１から１６８０ｃｍ−１の間にあれば良い。また、Ｄバンドのピークは、ラマンシフト１２５０ｃｍ−１から１４５０ｃｍ−１の間にあれば良い。ｓｐ２結合はグラファイトに類似の導電性をＰｙｒｏｌｙｔｉｃ−Ｃ膜に与える。乱層構造はグラファイト同士の滑りを抑制し、他のプロセスに対する熱的、化学的耐性をＰｙｒｏｌｙｔｉｃ−Ｃ膜に与える。即ち、ｓｐ２結合と乱層構造の適切な配合が、Ｐｙｒｏｌｙｔｉｃ−Ｃ膜に、電極として必要とされる導電性とプロセス耐性の両立と、高ＶＴＨ化とを可能にさせる。Ｄバンドのピーク値は、ラマン評価スペクトルのラマンシフト１２５０ｃｍ−１から１６８０ｃｍ−１の領域において、Ｇバンドのピーク値の０．５倍以上であることが望ましく、Ｇバンドのピーク値より大きいことが更に望ましい。また、Ｄバンドのピーク値が、ラマンシフト１２５０ｃｍ−１から１６８０ｃｍ−１の領域においてＰｙｒｏｌｙｔｉｃ−Ｃ膜のラマン評価スペクトルの最大値を示すことが望ましい。
【００２６】
図１５に例示されるように、Ｐｙｒｏｌｙｔｉｃ−Ｃ膜の抵抗率ρは膜厚Ｔｇａｔｅに対する依存性を持つ。Ｐｙｒｏｌｙｔｉｃ−Ｃ膜の膜厚Ｔｇａｔｅを８０ｎｍ以上とすることで、その抵抗率ρはゲート電極として適当な１μΩｍ以上かつ１００μΩｍ以下となる。したがって、Ｐｙｒｏｌｙｔｉｃ−Ｃ膜の膜厚は、８０ｎｍ以上で、かつ、ＳｉＣウエハに加わる応力に起因するひび割れが生じない２０００ｎｍ以下であることが好ましく、膜厚制御が容易な１００ｎｍ以上かつ１０００ｎｍ以下であることがより好ましい。
【００２７】
上記では、第１構造のＭＯＳＦＥＴ１０１Ａにおけるゲート電極７について説明した。一方、第２構造のＭＯＳＦＥＴ１０１Ｂにおいてゲート電極７は、図２に示されるように、ゲート絶縁膜６に接する第１層７１と、その上に堆積された第２層７２により構成される。第１層７１はＰｙｒｏｌｙｔｉｃ−Ｃ膜である。第２層７２は、第１層７１とは異なる元素成分比を持つ膜である。第２層７２には、例えば燐、または硼素が添加されたＰｏｌｙ−Ｓｉが用いられる。その他に、ニッケル、チタン、モリブデン、タングステン、タンタル、白金などの金属が第２層７２に用いられてもよい。
【００２８】
ソース電極９は、ＳｉＣ層３０の上面Ｓ２に形成されたオーミック電極であり、上面Ｓ２においてソース領域４の一部およびコンタクト領域５に接触する。
【００２９】
ドレイン電極１０は、ＳｉＣ基板１の下面に接触している。言い換えれば、ドレイン電極１０は、ＳｉＣ層３０の下面Ｓ１にＳｉＣ基板１を介して配置されている。ドレイン電極１０は、ＳｉＣ基板１の下面に形成されたオーミック電極である。言い換えれば、ドレイン電極１０は、ＳｉＣ基板１を介してＳｉＣ層３０にオーミック接合された電極である。
【００３０】
＜Ａ−２．ＳｉＣ半導体装置の製造方法＞
次に、ＭＯＳＦＥＴ１０１Ａの製造方法について、図３から図１１を参照して説明する。図３から図１１は、ＭＯＳＦＥＴ１０１Ａの製造方法を説明するための部分断面図である。図３から図１１における部分断面図の視野は、図１および図２における部分断面図の視野に対応している。
【００３１】
まず、図３に例示されるように、（０００１）面または（０００−１）面を表面に有するＳｉＣ基板１を準備する。
【００３２】
次に、ＳｉＣ基板１の表面におけるエピタキシャル成長により、ＳｉＣ層３０を形成する。これによって、ＳｉＣ基板１に面する下面Ｓ１と、上面Ｓ２とを有するＳｉＣ層３０が形成される。ＳｉＣ層３０は、上面Ｓ２を少なくとも部分的になすドリフト層２を含む。図３においてＳｉＣ層３０は、ドリフト層２によって構成されている。言い換えれば、この工程はドリフト層２を準備する工程である。エピタキシャル成長は、化学気相堆積（ＣＶＤ）法によって行い得る。ドリフト層２のｎ型不純物濃度、すなわちドナー濃度は、例えば１×１０１５ｃｍ−３以上かつ１×１０１８ｃｍ−３以下である。
【００３３】
次に、図４に例示されるように、幅ＷＪの間隔を空けて互いに隣り合うウェル領域３を形成する。具体的には、まず、ＳｉＣ層３０の上面Ｓ２上にレジストマスク（図４に図示せず）を形成する。そして、ＳｉＣ層３０の上面Ｓ２にｐ型不純物、すなわちアクセプターをイオン注入により添加する。その後、レジストマスクを除去する。このようにして、ドリフト層２の表層にウェル領域３を形成する。
【００３４】
ウェル領域３のアクセプターとしては、例えばアルミニウム、ホウ素、またはガリウムが用いられる。ウェル領域３のアクセプター濃度は、ドリフト層２のドナー濃度よりも高く、例えば１×１０１５ｃｍ−３以上かつ１×１０１９ｃｍ−３以下である。また、ウェル領域３のアクセプターのイオン注入の深さは、ドリフト層２の厚さを超えない範囲で、例えば０．５μｍ以上かつ３μｍ以下である。
【００３５】
次に、図５に例示されるように、それぞれのウェル領域３の表層にソース領域４を形成する。具体的には、まず、ＳｉＣ層３０の上面Ｓ２上にレジストマスク（図５で図示せず）を形成する。そして、上面Ｓ２にｎ型不純物、すなわちドナーをイオン注入により添加する。その後、レジストマスクを除去する。このようにして、ウェル領域３内の表層にソース領域４を形成する。ソース領域４は、ウェル領域３よりも浅く形成される。
【００３６】
ドナーとしては、例えば窒素、燐、またはヒ素が用いられる。ソース領域４のドナー濃度は、例えば１×１０１８ｃｍ−３以上かつ１×１０２０ｃｍ−３以下である。また、ドナーのイオン注入の深さは、ウェル領域３の深さよりも小さく、例えば０．１μｍ以上かつ２μｍ以下である。
【００３７】
次に、図６に例示されるように、それぞれのウェル領域３の表層にコンタクト領域５が形成される。具体的には、まず、ＳｉＣ層３０の上面Ｓ２上にレジストマスク（図６で図示せず）を形成する。そして、上面Ｓ２にｐ型不純物、すなわちアクセプターをイオン注入により添加する。その後、レジストマスクを除去する。このようにして、ウェル領域３の表層にソース領域４に隣接するコンタクト領域５を形成する。
【００３８】
コンタクト領域５のアクセプターとしては、例えばアルミニウム、ホウ素、またはガリウムが用いられる。コンタクト領域５のアクセプター濃度は、例えば１×１０１９ｃｍ−３以上かつ１×１０２１ｃｍ−３以下である。また、コンタクト領域５のアクセプターのイオン注入の深さは、０．１μｍ以上かつ２．１μｍ以下である。また、コンタクト領域５のアクセプターのイオン注入の深さは、ソース領域４よりも深くする。
【００３９】
次に、ＳｉＣ基板１とその上面に形成されたＳｉＣ層３０を、熱処理装置により、例えばアルゴンなどの不活性ガス雰囲気中で、１３００℃以上かつ２１００℃以下の範囲でアニールする。これによって、ＳｉＣ層３０にイオン注入されたホウ素、アルミニウム、または窒素などの不純物が電気的に活性化される。
【００４０】
次に、図７に例示されるように、ＳｉＣ層３０の上面Ｓ２にゲート絶縁膜６を形成する。ゲート絶縁膜６は、７００℃以上かつ１４００℃以下の温度での熱酸化、またはＣＶＤ法などの堆積法による積層プロセスによって形成される。ゲート絶縁膜６の膜厚は、例えば１０ｎｍ以上かつ２００ｎｍ以下である。
【００４１】
次に、図８に例示されるように、例えば、アセチレン（Ｃ２Ｈ２）、メタン（ＣＨ４）またはプロパン（Ｃ３Ｈ８）などの炭化水素ガス、もしくはエチルアルコール（Ｃ２Ｈ４ＯＨ：エタノール）またはメチルアルコール（ＣＨ３ＯＨ：メタノール）などの低級アルコールを用いて、熱分解ＣＶＤ法によって、ゲート絶縁膜６の上面にゲート電極７となるＰｙｒｏｌｙｔｉｃ−Ｃ膜を形成する。具体的には、熱分解ＣＶＤを行う成膜装置内に、アルゴン（Ａｒ）などの不活性ガスをキャリアガスとして流しながら、常圧或いは減圧下で成膜装置内の温度を８００℃から１１００℃の範囲に加熱する。加熱時間は２０分程度である。その後、キャリアガスに上記の炭素含有ガスを１０％程度含ませて流すことで、炭素含有ガスを熱分解し、ゲート絶縁膜６の面上に所定の厚さのＰｙｒｏｌｙｔｉｃ−Ｃ膜を形成する。このようにすれば、高純度の炭素含有ガスを用いることが出来るため、不純物の少ない高純度で良質なＰｙｒｏｌｙｔｉｃ−Ｃ膜が形成される。ここで、良質とはグラファイト化が進んだ状態を指す。
【００４２】
Ｐｙｒｏｌｙｔｉｃ−Ｃ膜のグラファイト化は、ラマン評価スペクトルにより評価できる。図１３は、Ｐｙｒｏｌｙｔｉｃ−Ｃ膜のラマン評価スペクトルを示している。図１３から分かるように、Ｐｙｒｏｌｙｔｉｃ−Ｃ膜のラマン評価スペクトルは、ラマンシフト１５８０ｃｍ−１付近を中心に、いわゆるＧバンドと呼ばれるｓｐ２結合に起因したピークを有している。このＧバンドは、Ｐｙｒｏｌｙｔｉｃ−Ｃ膜におけるグラファイト構造の存在を裏付けている。このグラファイト構造は、ゲート電極に必要不可欠な導電性をＰｙｒｏｌｙｔｉｃ−Ｃ膜に与える。
【００４３】
また、Ｐｙｒｏｌｙｔｉｃ−Ｃ膜のラマン評価スペクトルは、ラマンシフト１３５０ｃｍ−１付近を中心に、いわゆるＤバンドと呼ばれるグラファイト状乱層構造に起因したピークを有している。グラファイト状乱層構造は、グラファイト同士の滑りを抑制し、強固な結合をもたらす。この構造は、後述のプロセス耐性をＰｙｒｏｌｙｔｉｃ−Ｃ膜に与える。
【００４４】
Ｐｙｒｏｌｙｔｉｃ−Ｃ膜を堆積した後、熱処理装置によって、例えばアルゴンなどの不活性ガス雰囲気中で、１２００℃以上かつ１９００℃以下でアニールを行ってもよい。図１４は、アニールによるＰｙｒｏｌｙｔｉｃ−Ｃ膜のラマン評価スペクトルの変化を示している。図１４に示されるように、アニールによりｓｐ２結合の高配向化が進み、ラマン評価スペクトルの各バンドの半値幅は縮小する。すなわち、アニールにより導電性とプロセス耐性を高めることができる。ただし、１６００℃より高温のアニールはゲート絶縁膜にダメージを与えるため、アニール温度は１２００℃以上かつ１６００℃以下が望ましい。また、このアニール工程は、下記に示す層間絶縁膜８の堆積後に行ってもよい。
【００４５】
次に、図９に示されるように、フォトリソグラフィーおよびエッチング技術によるパターニングによって、ソース領域４とコンタクト領域５の上からＰｙｒｏｌｙｔｉｃ−Ｃ膜を削除し、ゲート電極７を完成する。ここで、Ｐｙｒｏｌｙｔｉｃ−Ｃ膜のエッチングには、酸素ガスを含む反応性イオンエッチング（Ｒｅｌａｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ：ＲＩＥ）または酸素プラズマアッシングが用いられる。
【００４６】
ゲート電極７の断面視における一方の端部は、互いに隣り合うソース領域４の一方とゲート絶縁膜６を挟んで対向する位置に配置される。つまり、ゲート電極７の図９における左端は、図９における左側のソース領域４とゲート絶縁膜６を挟んで対向する位置に配置される。言い換えれば、平面視において、ゲート電極７の図９における左端と図９における左側のソース領域４とは重なって配置される。
【００４７】
同様に、ゲート電極７の断面視における他方の端部は、互いに隣り合うソース領域４の他方とゲート絶縁膜６を挟んで対向する位置に配置される。つまり、ゲート電極７の図９における右端は、図９における右側のソース領域４とゲート絶縁膜６を挟んで対向する位置に配置される。言い換えれば、平面視において、ゲート電極７の図９における右端と図９における右側のソース領域４とは重なって配置される。
【００４８】
次に、フォトリソグラフィーに用いたレジストを薬液処理により除去する。この際、アセトンまたはイソプロピルアルコール中での超音波洗浄、濃硫酸と過酸化水素水の混合液による洗浄、またはＲＣＡ洗浄が用いられるため、Ｐｙｒｏｌｙｔｉｃ−Ｃ膜のグラファイト同士の剥がれが懸念される。一方、図１３に例示するラマンスペクトルのＤバンドにより表されるグラファイト状乱層構造は、薬液処理によるＰｙｒｏｌｙｔｉｃ−Ｃ膜のグラファイト同士の剥がれを抑制し、ゲート電極７の形状を保つことができる。ただし、乱層の成分比が高くなるに伴い、キャリアトラップが発現し、Ｐｙｒｏｌｙｔｉｃ−Ｃ膜の導電性が低下する。そのため、グラファイト構造と乱層構造の適切な配合が、プロセス耐性と、電極として必要とされる導電性の両立を可能にする。
【００４９】
次に、図１０に例示されるように、ゲート絶縁膜６とゲート電極７の上面に層間絶縁膜８を堆積する。層間絶縁膜８の材料には、例えば二酸化珪素（ＳｉＯ２）、燐ドープシリケートガラス（ＰＳＧ）、硼素ドープシリケートガラス（ＢＳＧ）、燐硼素ドープシリケートガラス（ＢＰＳＧ）、酸化アルミニウム（ＡｌＯ２）などが用いられる。これらはいずれも酸素を含むため、堆積時に酸素の反応が利用され、ゲート電極７であるＰｙｒｏｌｙｔｉｃ−Ｃ膜がエッチングされる恐れがある。一方、図１３に例示されるラマンスペクトルのＤバンドにより表されるグラファイト状乱層構造は、酸素との反応によるＰｙｒｏｌｙｔｉｃ−Ｃ膜のエッチングを抑制し、ゲート電極７の形状を保つことができる。
【００５０】
次に、図１１に例示されるように、ソース電極９を形成する。具体的には、層間絶縁膜８とゲート絶縁膜６のうち、ゲート電極７上とその周囲の部分を残し、それ以外の部分を除去する。すなわち、層間絶縁膜８とゲート絶縁膜６のうち、ソース領域４の表面の一部からコンタクト領域５の表面に跨る部分を除去する。そして、ゲート絶縁膜６の除去により露出したＳｉＣ層３０の上面Ｓ２にソース電極９を形成する。ソース電極９の材料には、例えばニッケル、チタン、アルミニウム、モリブデン、クロム、白金、タングステン、タンタル、ニオブ、珪素、炭化チタン、これらの窒化物、または、これらの合金などが用いられる。
【００５１】
次に、図１に例示されるように、ＳｉＣ基板１の下面にドレイン電極１０が形成される。ドレイン電極１０の材料には、ソース電極９の材料と同様のものを用いることができる。
【００５２】
次に、ソース電極９とソース電極９に接触しているＳｉＣとを合金化させるために、アニールが行われる。同様に、ドレイン電極１０とドレイン電極１０に接触しているＳｉＣとを合金化させるために、アニールが行われる。
【００５３】
以上の製造方法によって、図１に例示されるＭＯＳＦＥＴ１０１Ａが製造される。
【００５４】
なお、ＭＯＳＦＥＴ１０１Ｂを製造する場合は、図８に示したＰｙｒｏｌｙｔｉｃ−Ｃ膜をゲート電極７の第１層７１として、図１２に示すように、Ｐｙｒｏｌｙｔｉｃ−Ｃ膜上に第２層７２を堆積する。第２層７２は、例えばＣＶＤ法などによって燐または硼素が添加されたＰｏｌｙ−Ｓｉである。その他、ニッケル、チタン、モリブデン、タングステン、タンタル、または白金などの金属を第２層７２として堆積してもよい。その後のＭＯＳＦＥＴ１０１Ｂの製造工程は、ＭＯＳＦＥＴ１０１Ａの製造工程と同様であり図９から図１１を用いて説明した通りである。
【００５５】
＜Ａ−３．ゲート電極の仕事関数とＶＴＨ＞
図１６と図１７は、ゲート電極と半導体の仕事関数差がＭＯＳバンド構造に与える影響を模式的に示した図である。図１６は、比較例として燐ドープＰｏｌｙ−Ｓｉがゲート電極に用いられる場合を示しており、図１７は実施の形態１のＰｙｒｏｌｙｔｉｃ−Ｃがゲート電極に用いられる場合を示している。Ｐｙｒｏｌｙｔｉｃ−Ｃの仕事関数をＥＷＦ＿ｃは燐ドープＰｏｌｙ−Ｓｉの仕事関数ＥＷＦ＿Ｓｉよりも大きい。そのため、Ｐｙｒｏｌｙｔｉｃ−Ｃからなるゲート電極は、燐ドープＰｏｌｙ−Ｓｉからなる従来のゲート電極に比べてエネルギーバンドを変調し、フラットバンド電圧Ｖｆｂ、ひいてはＭＯＳＦＥＴのＶＴＨを正側にシフトさせる。その効果を検証するため、ＭＯＳキャパシタとＭＯＳＦＥＴの静特性評価を行った。次節より詳細を述べる。
【００５６】
＜Ａ−４．ＭＯＳキャパシタとＭＯＳＦＥＴの静特性評価＞
図１８は、簡易ｎ型ＭＯＳキャパシタのＣ−Ｖ特性の測定結果を示している。図１８において、実線はゲート電極にＰｙｒｏｌｙｔｉｃ−Ｃ（図中、ＰｙＣと表記）を用いた場合のＣ−Ｖ特性を示し、破線はゲート電極にＰｏｌｙ−Ｓｉを用いた場合のＣ−Ｖ特性を示している。また、フラットバンド容量（＝９．４ｐＦ）は、蓄積容量ＣＯＸとＰｏｉｓｓｏｎ方程式から算出した。ゲート電極がＰｏｌｙ−ＳｉとＰｙｒｏｌｙｔｉｃ−Ｃのいずれの場合も、良好なＣ−Ｖ特性が得られた。しかし、ゲート電極にＰｙｒｏｌｙｔｉｃ−Ｃを用いることにより、Ｖｆｂが従来よりも正側にシフトした。よって、冒頭で述べたＣとＳｉの仕事関数差が、図１７に描写されるＭＯＳバンド構造とＶｆｂを想定通りに変調したといえる。
【００５７】
また、同ＭＯＳキャパシタを用いて、蓄積モードのゲートリーク特性を評価した。図１９は、図１８と同様の簡易ｎ型ＭＯＳキャパシタのＩＧ−ＶＧ特性を示している。図１９に示すＩＧ−ＶＧ特性は、ゲート電極がＰｏｌｙ−ＳｉとＰｙｒｏｌｙｔｉｃ−Ｃのいずれの場合も、良好なＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（Ｆ−Ｎ）電流特性を示している。このことから、ゲート電極の物性がＭＯＳ界面には影響を及ぼさないことが明らかとなった。
【００５８】
次に、ｎチャネル横型ＭＯＳＦＥＴを用いてＩＤ−ＶＧＳを測定し、ＶＴＨ（＠接線法）と実効チャネル移動度μｅｆｆを導出した。図２０は、ｎチャネル横型ＭＯＳＦＥＴのＩＤ−ＶＧＳ特性（＠ＶＤＳ＝０．１Ｖ，室温）を示している。図２１は、図２０の縦軸を指数表示にしたものである。図２０および図２１において、ＰＷ２はＰＷ１よりＰウェル領域のアクセプター濃度が高く、ＰＷ３はＰＷ２よりＰウェル領域のアクセプター濃度が高い。これらの図に示すＩＤ−ＶＧＳ特性は、ゲート電極がＰｏｌｙ−ＳｉとＰｙｒｏｌｙｔｉｃ−Ｃのいずれの場合も、典型的な特性カーブを描いている。また、ウェル領域３のアクセプター濃度を高めることにより、ＶＴＨが大きく上昇した。そして、ＰＷ１，ＰＷ２，ＰＷ３の夫々において、Ｐｙｒｏｌｙｔｉｃ−Ｃゲート電極は従来よりも０．５から１Ｖ高いＶＴＨをもたらした。これは、ＭＯＳキャパシタのＶｆｂと同様、図１６および図１７に記載の仕事関数差によるＭＯＳバンド構造の変調によって定性的に説明できる。
【００５９】
図２２は、ｎチャネル横型ＭＯＳＦＥＴのμｅｆｆ−ＶＧＳ特性を示している。図２２のμｅｆｆ−ＶＧＳ特性は、チャネルピーク移動度μｐｅａｋがＰウェル領域のアクセプター濃度のみに依存することを示し、ゲート電極の物性がＭＯＳ界面に影響を及ぼさないことを裏付けている。
【００６０】
図２３は、ｎチャネル横型ＭＯＳＦＥＴの室温におけるμｐｅａｋとＶＴＨ（＠接線法）のトレードオフ特性を示し、図２４は、ｎチャネル横型ＭＯＳＦＥＴの１７５℃におけるμｐｅａｋとＶＴＨ（＠接線法）のトレードオフ特性を示している。いずれの温度、およびＰウェル領域のアクセプター濃度においても、ゲート電極にＰｙｒｏｌｙｔｉｃ−Ｃを使用することで、従来のゲート電極に比べてμｐｅａｋが殆ど不変である一方、ＶＴＨが０．５から１Ｖ上昇した。これらは、燐ドープＰｏｌｙ−Ｓｉよりも約１Ｖ高い仕事関数を有するＰｙｒｏｌｙｔｉｃ−Ｃ膜が、ＭＯＳ構造の一部であるゲート電極を構成することで、ＶｆｂひいてはＶＴＨを正側にシフトさせた結果である。
【００６１】
図１にその構造を示した縦型ＭＯＳＦＥＴの静特性から、ＶＴＨとオン抵抗ＲＯＮを評価した。図２５は、縦型ＭＯＳＦＥＴのＩＤ−ＶＧＳ特性（＠ＶＤＳ＝１０Ｖ、室温）を示している。図２５から、ウェル領域３のアクセプター濃度を高めることによってＶＴＨが高くなり、ゲート電極にＰｙｒｏｌｙｔｉｃ−Ｃを用いることによってもＶＴＨが高くなることが分かる。これは、上記で述べた横型ＭＯＳＦＥＴ特性のプロセス条件依存性が、縦型ＭＯＳＦＥＴにも直接反映した結果である。
【００６２】
図２６はゲート電極にＰｙｒｏｌｙｔｉｃ−Ｃを用いた縦型ＭＯＳＦＥＴのＩＤ−ＶＤＳ特性の一例を示している。図２６では、良好な特性カーブが得られている。ＩＤ−ＶＤＳ特性から各縦型ＭＯＳＦＥＴのＲＯＮを算出し、ＶＴＨとＲＯＮの関係を図２７および図２８にまとめた。図２７は室温における特性を示し、図２８は１７５℃における特性を示している。得られた結果は図２２を反映しており、ゲート電極にＰｙｒｏｌｙｔｉｃ−Ｃを用いることにより、同等のＲＯＮにおいてＶＴＨが従来よりも０．５から１Ｖ高くなった。この結果は、例えばＶＴＨが約３．５Ｖの場合、ＲＯＮが約１５％低減することに相当する。本手法は、高ＶＴＨが要求されるアプリケーションにおいて有効な技術となる。
【００６３】
＜Ａ−５．変形例＞
ＳｉＣ基板１の表面の面方位は（０００１）または（０００−１）に限らず、（１１−２０）であっても良い。また、ＳｉＣ基板１の表面は、これらの面方位に対してオフ角を有していてもよい。
【００６４】
選択的なイオン注入をする際に用いられるマスクは、レジストマスクに限らず、酸化膜からなるマスクであっても良い。
【００６５】
図１および図２に示すＭＯＳＦＥＴ１０１Ａ，１０１Ｂは、プレーナチャネル型のＭＯＳＦＥＴである。しかし、本実施の形態は、Ｕ溝形のゲート構造を持つＵＭＯＳＦＥＴ、またはＶ溝形のゲート構造を有するＶＭＯＳＦＥＴにも適用可能である。また、ＭＯＳＦＥＴに限らずＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｉｔｏｒ）またはＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）にも本実施の形態は適用可能である。ＩＧＢＴの場合、ＳｉＣ基板１の導電型はｎ型に代えてｐ型となる。
【００６６】
上記の実施の形態では、第１の導電型がｎ型であり、第２の導電型がｐ型である場合について説明された。しかしながら、これらの導電型は互いに入れ替えられてもよく、この場合、ドナーおよびアクセプターも入れ替えられる。
【００６７】
導電型不純物を添加するための複数のイオン注入工程の順番は、入れ替えが可能である。これによって、たとえば、ｎチャネルＭＯＳＦＥＴに代わりｐチャネルＭＯＳＦＥＴが得られる。
【００６８】
従来のＳｉＣ層を用いたｐチャネルＭＯＳＦＥＴは、その低いチャネル移動度に加えて、負側に大き過ぎるＶＴＨを示し、すなわちＭＯＳＦＥＴをオンさせるために負側に非常に高いゲート電圧を必要とする。本実施の形態のＳｉＣ半導体装置では、パイロリティックカーボンをｐチャネルＭＯＳＦＥＴのゲート電極に適用することにより、ＶＴＨを正側にシフトさせ、ｐチャネルをオンさせやすくなる。
【００６９】
以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面において例示であって、本願明細書に記載されたものに限られることはないものとする。
【００７０】
したがって、例示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合が含まれるものとする。
【００７１】
また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよい。
【００７２】
さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
【００７３】
また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
【００７４】
また、本願明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
【００７５】
また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
【００７６】
＜Ｂ．実施の形態２＞
本実施の形態は、上述した実施の形態１のＳｉＣ半導体装置を電力変換装置に適用したものである。本実施の形態は特定の電力変換装置に限定されるものではないが、以下、三相のインバータに本発明を適用した場合について説明する。
【００７７】
図２９は、実施の形態１のＳｉＣ半導体装置を適用した電力変換装置を含む電力変換システムの構成を示すブロック図である。図２９に示す電力変換システムは、電源１００、電力変換装置２００、負荷３００を備えて構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池または蓄電池で構成することができるし、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成することもできる。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成してもよい。
【００７８】
電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図２９に示すように、主変換回路２０１、駆動回路２０２および制御回路２０３を備えている。主変換回路２０１は、直流電力を交流電力に変換して出力する。駆動回路２０２は、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する。制御回路２０３は、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する。
【００７９】
駆動回路２０２は、ノーマリオフ型の各スイッチング素子を、ゲート電極の電圧とソース電極の電圧とを同電位にすることによってオフ制御している。
【００８０】
負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーターまたは空調機器向けの電動機として用いられる。
【００８１】
以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態１の炭化珪素半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
【００８２】
駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、駆動回路２０２は、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
【００８３】
制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、制御回路２０３は、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、制御回路２０３は、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、制御回路２０３は、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
【００８４】
本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子として実施の形態１の炭化珪素半導体装置を適用するため、低損失、かつ、高速スイッチングの信頼性を高めた電力変換装置を実現することができる。
【００８５】
本実施の形態では、実施の形態１のＳｉＣ半導体装置を２レベルの三相インバータに適用する例を説明した。しかし、実施の形態１のＳｉＣ半導体装置は、これに限らず種々の電力変換装置に適用することができる。また、２レベルの電力変換装置に代えて３レベル、または他のマルチレベルの電力変換装置であっても構わない。また、単相負荷に電力を供給する目的で、実施の形態１のＳｉＣ半導体装置を単相のインバータに適用しても良い。また、直流負荷等に電力を供給する目的で、ＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに実施の形態１のＳｉＣ半導体装置を適用することも可能である。
【００８６】
また、実施の形態１のＳｉＣ半導体装置を適用した電力変換装置の負荷は電動機に限らない。例えば、電力変換装置を、放電加工機、レーザー加工機、誘導加熱調理器または非接触器給電システムの電源装置、もしくは太陽光発電システムまたは蓄電システム等のパワーコンディショナーとして用いることも可能である。
【００８７】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【００８８】
１  ＳｉＣ基板、２  ドリフト層、３  ウェル領域、４  ソース領域、５  コンタクト領域、６  ゲート絶縁膜、７  ゲート電極、８  層間絶縁膜、９  ソース電極、１０  ドレイン電極、３０  ＳｉＣ層、７１  第１層、７２  第２層、１００  電源、２００  電力変換装置、２０１  主変換回路、２０２  駆動回路、２０３  制御回路、３００  負荷、ＪＲ  ＪＦＥＴ領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【手続補正書】
【提出日】令和3年4月13日(2021.4.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
炭化珪素基板と、
前記炭化珪素基板上に設けられた第１導電型のドリフト層と、
前記ドリフト層の表層に選択的に設けられた第２導電型の複数のウェル領域と、
複数の前記ウェル領域の表層に形成された第１導電型のソース領域と、
前記複数のウェル領域に挟まれた前記ドリフト層の部分であって、前記ドリフト層の上面を含む領域であるＪＦＥＴ領域を覆う絶縁膜と、
前記絶縁膜を介して前記ＪＦＥＴ領域上に設けられたゲート電極と、を備え、
前記ゲート電極は前記絶縁膜に接するパイロリティックカーボン層を含み、
前記パイロリティックカーボン層の抵抗率は、１μΩｍ以上かつ１００μΩｍ以下であり、
前記パイロリティックカーボン層の膜厚は８０ｎｍ以上かつ２０００ｎｍ以下である、
炭化珪素半導体装置。
【請求項２】
前記第１導電型はｎ型である、
請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記パイロリティックカーボン層は、ラマン評価スペクトルにおいてラマンシフト１４８０ｃｍ−１から１６８０ｃｍ−１の間にピークを示すＧバンドと、ラマンシフト１２５０ｃｍ−１から１４５０ｃｍ−１の間にピークを示すＤバンドと、を有し、
前記Ｄバンドのピーク値は前記Ｇバンドのピーク値の０．５倍以上である、
請求項１または請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記Ｄバンドのピーク値は前記Ｇバンドのピーク値より大きい、
請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記Ｄバンドのピーク値は、ラマン評価スペクトルのラマンシフト１２５０ｃｍ−１から１６８０ｃｍ−１の間で最大値を示す、
請求項４に記載の炭化珪素半導体装置。
【請求項６】
前記パイロリティックカーボン層の膜厚は、１００ｎｍ以上かつ１０００ｎｍ以下である、
請求項１から請求項５のいずれか１項に記載の炭化珪素半導体装置。
【請求項７】
前記パイロリティックカーボン層の炭素質量割合は、９５％以上１００％以下である、
請求項１から請求項６のいずれか１項に記載の炭化珪素半導体装置。
【請求項８】
前記ゲート電極は、前記絶縁膜に接する第１層と、前記第１層の上に堆積された第２層からなり、
前記第１層は前記パイロリティックカーボン層により構成され、
前記第２層は前記第１層とは異なる元素成分比を持つ膜から構成される、
請求項１から請求項７のいずれか１項に記載の炭化珪素半導体装置。
【請求項９】
前記第２層は、珪素、ニッケル、チタン、モリブデン、タングステン、タンタル、および白金のいずれかから構成される、
請求項８に記載の炭化珪素半導体装置。
【請求項１０】
請求項１から請求項９のいずれか１項に記載の炭化珪素半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記炭化珪素半導体装置を駆動する駆動信号を前記炭化珪素半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、を備える、
電力変換装置。
【請求項１１】
請求項１から請求項９のいずれか１項に記載の炭化珪素半導体装置の製造方法であって、
アセチレン、メタン、およびプロパンのいずれかの炭化水素ガス、もしくはエチルアルコールまたはメチルアルコールの低級アルコールを用いて、熱分解ＣＶＤ法により前記パイロリティックカーボン層を前記絶縁膜上に堆積する、
炭化珪素半導体装置の製造方法。
【請求項１２】
前記熱分解ＣＶＤ法による前記パイロリティックカーボン層の堆積は、８００℃以上１１００℃以下で実施される、
請求項１１に記載の炭化珪素半導体装置の製造方法。
【請求項１３】
前記パイロリティックカーボン層を堆積した後、アルゴンまたは窒素の不活性ガス雰囲気中で、１２００℃以上かつ１６００℃以下の範囲でアニールを実施する、
請求項１１または請求項１２に記載の炭化珪素半導体装置の製造方法。
【請求項１４】
前記パイロリティックカーボン層の上に、珪素、ニッケル、チタン、モリブデン、タングステン、タンタルおよび白金のいずれかを堆積する、
請求項１１から請求項１３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本開示の炭化珪素半導体装置は、炭化珪素基板と、炭化珪素基板上に設けられた第１導電型のドリフト層と、ドリフト層の表層に選択的に設けられた第２導電型の複数のウェル領域と、複数のウェル領域の表層に形成された第１導電型のソース領域と、複数のウェル領域に挟まれたドリフト層の部分であって、ドリフト層の上面を含む領域であるＪＦＥＴ領域を覆う絶縁膜と、絶縁膜を介してＪＦＥＴ領域上に設けられたゲート電極と、を備え、ゲート電極は絶縁膜に接するパイロリティックカーボン層を含み、パイロリティックカーボン層の抵抗率は、１μΩｍ以上かつ１００μΩｍ以下であり、パイロリティックカーボン層の膜厚は８０ｎｍ以上かつ２０００ｎｍ以下である。
【国際調査報告】
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