(57)【要約】  フィルタ回路モジュール（２０１）は、フィルタ回路素子（１０１）と、当該フィルタ回路素子（１０１）が実装される回路基板（９０）と、第１インダクタとで構成される。フィルタ回路素子（１０１）はＬＣ並列共振回路の一部である共振回路用キャパシタ（Ｃ１０）及び移相回路を含み、回路基板（９０）は第２インダクタ（Ｌ１０）を備える。移相回路を構成する１次コイル（Ｌ１）及び２次コイル（Ｌ２）は、巻回軸（ＷＡ）方向に視て、第２インダクタ（Ｌ１０）に重なり、共振回路用キャパシタ（Ｃ１０）は、１次コイル（Ｌ１）及び２次コイル（Ｌ２）よりも、回路基板（９０）への実装面側にあり、共振回路用キャパシタ（Ｃ１０）は、巻回軸（ＷＡ）方向に視て、１次コイル（Ｌ１）のコイル開口及び２次コイル（Ｌ２）のコイル開口を覆うキャパシタ電極を含む。
2020170708.tif 000002
【特許請求の範囲】
【請求項１】
導体パターンが形成された基材層を含む複数の基材層の積層体であるフィルタ回路素子と、当該フィルタ回路素子が実装される回路基板と、第１インダクタとを含むフィルタ回路モジュールであり、
前記フィルタ回路素子はＬＣ並列共振回路の一部である共振回路用キャパシタ及び移相回路を含み、
前記回路基板は第２インダクタを備え、
前記移相回路は、互いに磁界結合する１次コイル及び２次コイルと、入出力間キャパシタと、で構成され、
前記ＬＣ並列共振回路は、前記第２インダクタと当該第２インダクタに並列接続された前記共振回路用キャパシタとで構成され、
前記入出力間キャパシタは、前記１次コイルの第１端と前記２次コイルの第１端との間に接続され、
前記１次コイルの第１端は、前記第１インダクタに接続され、
前記１次コイルの第２端及び前記２次コイルの第２端は互いに接続され、
前記共振回路用キャパシタの第１端は前記２次コイルの第１端に接続され、
前記共振回路用キャパシタの第２端は前記２次コイルの第２端に接続され、
前記第２インダクタは、前記回路基板に形成され、
前記１次コイル及び前記２次コイルは、前記積層体の積層方向に視て、前記第２インダクタに重なり、
前記共振回路用キャパシタは、前記１次コイル及び前記２次コイルよりも、前記回路基板への実装面側にあり、
前記共振回路用キャパシタは複数のキャパシタ電極を有し、当該複数のキャパシタ電極は、前記積層方向に視て、前記１次コイルのコイル開口及び前記２次コイルのコイル開口を覆うキャパシタ電極を含む、
フィルタ回路モジュール。
【請求項２】
前記第１インダクタは前記回路基板に形成された配線パターンである、請求項１に記載のフィルタ回路モジュール。
【請求項３】
前記第１インダクタは前記回路基板に実装されたインダクタ素子である、請求項１に記載のフィルタ回路モジュール。
【請求項４】
前記入出力間キャパシタは複数のキャパシタ電極を有し、当該キャパシタ電極は、前記１次コイル及び前記２次コイルと前記共振回路用キャパシタとによって挟まれる位置にあり、
前記入出力間キャパシタが有する複数のキャパシタ電極のうち前記１次コイル及び前記２次コイルに最も近いキャパシタ電極は、前記積層方向に視て、前記１次コイル及び前記２次コイルのコイル開口内に収まる、
請求項１から３のいずれかに記載のフィルタ回路モジュール。
【請求項５】
前記入出力間キャパシタが有する複数のキャパシタ電極のそれぞれの面積は、前記１次コイル及び前記２次コイルの開口面積よりも小さい、
請求項４に記載のフィルタ回路モジュール。
【請求項６】
導体パターンが形成された基材層を含む複数の基材層の積層体で構成された、ＬＣ並列共振回路及び移相回路を含むフィルタ回路素子であり、
前記移相回路は、互いに磁界結合する１次コイル及び２次コイルと、入出力間キャパシタと、で構成され、
前記ＬＣ並列共振回路は、互いに並列接続された共振回路用インダクタ及び共振回路用キャパシタで構成され、
前記入出力間キャパシタは、前記１次コイルの第１端と前記２次コイルの第１端との間に接続され、
前記１次コイルの第２端及び前記２次コイルの第２端は互いに接続され、
前記共振回路用キャパシタの第１端は前記２次コイルの第１端に接続され、
前記共振回路用キャパシタの第２端は前記２次コイルの第２端に接続され、
前記共振回路用インダクタは、巻回軸を有するコイルで構成され、
前記１次コイル及び前記２次コイルは、前記巻回軸の方向に視て、前記共振回路用インダクタに重なり、
前記共振回路用キャパシタは、前記共振回路用インダクタを構成する前記コイルと前記１次コイル及び前記２次コイルとの間にあり、
前記共振回路用キャパシタは複数のキャパシタ電極で構成され、当該複数のキャパシタ電極は、前記巻回軸の方向に視て、前記１次コイルのコイル開口及び前記２次コイルのコイル開口を覆うキャパシタ電極を含む、
フィルタ回路素子。
【請求項７】
請求項１に記載のフィルタ回路モジュール又は請求項６に記載のフィルタ回路素子を備えるフィルタ回路であり、
信号線路とグランドとの間に、前記１次コイルの第１端と前記共振回路用キャパシタの第２端とが接続された、
フィルタ回路。
【請求項８】
高周波信号線路と、前記高周波信号線路とグランドとの間のシャント接続経路に接続された、請求項７に記載のフィルタ回路とを備えた、通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、移相回路を備えるフィルタ回路モジュール及びフィルタ回路素子に関する。また、本発明は、移相回路を備えるフィルタ回路、及びこのフィルタ回路を備える通信装置に関する。
【背景技術】
【０００２】
近年、2.4GHz帯を使用する無線LANとセルラーとの同時利用の機会が増えてきたことにより、2.4GHz帯の妨害波がセルラー用の通信モジュールに悪影響を与えることが顕在化している。そのため、2.4GHz帯の妨害波に対する対策が必要になってきている。例えば特許文献１には、特定の周波数帯のノイズを抑圧するために、図２２に示すようなノッチフィルタを備える通信モジュールが開示されている。【０００３】
図２２に示す例では、高周波スイッチモジュール９００は、スイッチＩＣ９２、位相調整回路９３、フィルタ９４、アンテナ整合回路９１を備える。フィルタ９４は、フィルタ用キャパシタＣｔ及びフィルタ用インダクタＬｔによるＬＣ並列共振回路で構成されている。このフィルタ９４は個別接続端子Ｐａと外部接続用端子Ｐｏとの間にシリーズに挿入されている。フィルタ９４はノッチフィルタとして作用し、フィルタ９４の減衰極周波数は、例えば、外部接続用端子Ｐｏから入力される高周波信号の２次高調波信号の周波数と一致もしくは略一致するように設定されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１４／１０９１１１号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、図２２に示したように、伝送線路に対してＬＣ並列共振回路（フィルタ９４）がシリーズに挿入される構造であると、このＬＣ並列共振回路によって信号の伝送損失が増加する。【０００６】
そこで、本発明の目的は、信号の伝送損失を増加させることなく、信号の減衰を改善することのできるフィルタ回路モジュール、フィルタ回路素子、フィルタ回路及び通信装置を提供することにある。
【課題を解決するための手段】
【０００７】
本開示の一例としてのフィルタ回路モジュールは、導体パターンが形成された基材層を含む複数の基材層の積層体であるフィルタ回路素子と、当該フィルタ回路素子が実装される回路基板と、第１インダクタとを含む。そして、前記フィルタ回路素子はＬＣ並列共振回路の一部である共振回路用キャパシタ及び移相回路を含み、前記回路基板は第２インダクタを備える。また、前記移相回路は、互いに磁界結合する１次コイル及び２次コイルと、入出力間キャパシタと、で構成され、前記ＬＣ並列共振回路は、前記第２インダクタと当該第２インダクタに並列接続された共振回路用キャパシタとで構成される。前記入出力間キャパシタは、前記１次コイルの第１端と前記２次コイルの第１端との間に接続され、前記１次コイルの第１端は、前記第１インダクタに接続され、前記１次コイルの第２端及び前記２次コイルの第２端は互いに接続され、前記共振回路用キャパシタの第１端は前記２次コイルの第１端に接続され、前記共振回路用キャパシタの第２端は前記２次コイルの第２端に接続される。前記第２インダクタは、前記回路基板に形成され、前記１次コイル及び前記２次コイルは、前記積層体の積層方向に視て、前記第２インダクタに重なる。そして、前記共振回路用キャパシタは前記１次コイル及び前記２次コイルよりも、前記回路基板への実装面側にあり、当該共振回路用キャパシタは複数のキャパシタ電極を有し、当該複数のキャパシタ電極は、前記積層方向に視て、前記１次コイルのコイル開口及び前記２次コイルのコイル開口を覆うキャパシタ電極を含む。【０００８】
本開示の一例としてのフィルタ回路素子は、導体パターンが形成された基材層を含む複数の基材層の積層体に形成された、ＬＣ並列共振回路及び移相回路を含む。そして、前記移相回路は、互いに磁界結合する１次コイル及び２次コイルと、入出力間キャパシタと、で構成され、前記ＬＣ並列共振回路は、互いに並列接続された共振回路用インダクタ及び共振回路用キャパシタで構成される。前記入出力間キャパシタは、前記１次コイルの第１端と前記２次コイルの第１端との間に接続され、前記１次コイルの第２端及び前記２次コイルの第２端は互いに接続され、前記共振回路用キャパシタの第１端は前記２次コイルの第１端に接続され、前記共振回路用キャパシタの第２端は前記２次コイルの第２端に接続される。前記共振回路用インダクタは、巻回軸を有するコイルで構成され、当該巻回軸方向に視て、前記１次コイル及び前記２次コイルは前記共振回路用インダクタに重なる。そして、前記共振回路用キャパシタは、前記共振回路用インダクタを構成する前記コイルと前記１次コイル及び前記２次コイルとの間にあり、前記共振回路用キャパシタは複数のキャパシタ電極で構成され、当該複数のキャパシタ電極は、前記巻回軸の方向に視て、前記１次コイルのコイル開口及び前記２次コイルのコイル開口を覆うキャパシタ電極を含む。
【発明の効果】
【０００９】
本発明によれば、信号の伝送損失を増加させることなく、信号の減衰を改善することのできるフィルタ回路モジュール、フィルタ回路素子、フィルタ回路及び通信装置が得られる。
【図面の簡単な説明】
【００１０】
【図１】図１は第１の実施形態に係るフィルタ回路モジュール２０１の回路図である。
【図２】図２は移相回路２０の回路図である。
【図３】図３（Ａ）、図３（Ｂ）は、トランスの等価回路図である。
【図４】図４は第１の実施形態に係る移相回路２０の移相量の周波数特性を示す図である。
【図５】図５は、フィルタ回路モジュール２０１Ｍの一部を構成するフィルタ回路素子１０１を示す図である。
【図６】図６（Ａ）は、図５に示したフィルタ回路モジュール２０１Ｍと、図２１に示した比較例のフィルタ回路モジュールとについて、２．４ＧＨｚ帯の挿入損失特性を示す図である。図６（Ｂ）は、フィルタ回路モジュール２０１Ｍと、比較例のフィルタ回路モジュールとについて、３次高調波の周波数帯における挿入損失特性を示す図である。
【図７】図７は、フィルタ回路モジュール２０１の一部を構成するフィルタ回路素子１０１を示す図である。
【図８】図８はフィルタ回路素子１０１の外観斜視図である。
【図９】図９（Ａ）は、フィルタ回路素子１０１の実装部の構成を示す回路基板９０の平面図である。図９（Ｂ）は回路基板９０にフィルタ回路素子１０１が実装されて構成されたフィルタ回路モジュール２０１の平面図である。図９（Ｃ）はフィルタ回路モジュール２０１の縦断面図である。
【図１０】図１０は、フィルタ回路モジュール２０１の正面図である。
【図１１】図１１はフィルタ回路素子１０１の各基材の下面図である。
【図１２】図１２は、１次コイルＬ１及び２次コイルＬ２を構成する導体パターンと、共振回路用キャパシタＣ１０を構成する電極との、大小関係及び位置関係を示す図である。
【図１３】図１３は、共振回路用キャパシタＣ１０を構成するキャパシタ電極Ｃ１０ａ〜Ｃ１０ｅと、１次コイルＬ１及び２次コイルＬ２との、巻回軸方向での大小関係及び位置関係を示す図である。
【図１４】図１４は、１次コイルＬ１及び２次コイルＬ２の導体パターンと、入出力間キャパシタＣ０を構成する一部のキャパシタ電極Ｃ０ｃとの、大小関係及び位置関係を示す図である。
【図１５】図１５は、入出力間キャパシタＣ０を構成するキャパシタ電極Ｃ０ａ，Ｃ０ｂ，Ｃ０ｃと、１次コイルＬ１及び２次コイルＬ２との、巻回軸方向での大小関係及び位置関係を示す図である。
【図１６】図１６は、入出力間キャパシタＣ０を構成する一部のキャパシタ電極Ｃ０ｃと、１次コイルＬ１及び２次コイルＬ２との、巻回軸方向での大小関係及び位置関係を示す別の図である。
【図１７】図１７（Ａ）は、第２の実施形態に係るフィルタ回路モジュールにおいて、フィルタ回路素子１０１の実装部の構成を示す回路基板９０の平面図である。図１７（Ｂ）は、回路基板９０にフィルタ回路素子１０１が実装されて構成されたフィルタ回路モジュール２０２の平面図である。
【図１８】図１８は、第３の実施形態に係るフィルタ回路素子１０２及びそれを備えるフィルタ回路モジュール２０１の回路図である。
【図１９】図１９はフィルタ回路素子１０２の各基材の下面図である。
【図２０】図２０は第４の実施形態に係る通信装置４０１の主要部の回路図である。
【図２１】図２１は比較例としてのフィルタ回路モジュールの回路図である。
【図２２】図２２は、特定の周波数帯のノイズを抑圧するノッチフィルタを備える、従来の通信モジュールの回路図である。
【発明を実施するための形態】
【００１１】
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明又は理解の容易性を考慮して、実施形態を説明の便宜上、複数の実施形態に分けて示すが、異なる実施形態で示した構成の部分的な置換又は組み合わせは可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
【００１２】
《第１の実施形態》
図１は第１の実施形態に係るフィルタ回路モジュール２０１の回路図である。このフィルタ回路モジュール２０１は、入出力ポートＰｏ１−Ｐｏ２間の信号線路ＳＬとグランドとの間にシャントに接続されたシャント接続回路を備える。このシャント接続回路は、第１インダクタＬ１１、移相回路２０及びＬＣ並列共振回路１０とで構成される。
【００１３】
ＬＣ並列共振回路１０は、第２インダクタＬ１０と共振回路用キャパシタＣ１０との並列接続回路（ＬＣタンク回路）である。このＬＣ並列共振回路１０の共振周波数は例えば、無線LANで使用される通信周波数帯の１つである、2.4GHzに定める。
【００１４】
入出力間キャパシタＣ０は、１次コイルＬ１の第１端と２次コイルＬ２の第１端との間に接続されている。１次コイルＬ１の第２端及び２次コイルＬ２の第２端は互いに接続され、共振回路用キャパシタＣ１０の第１端は２次コイルＬ２の第１端に接続され、共振回路用キャパシタＣ１０の第２端は２次コイルＬ２の第２端に接続されている。
【００１５】
図２は移相回路２０の回路図である。この移相回路２０は、互いに磁界結合する１次コイルＬ１及び２次コイルＬ２によるトランスと、入出力間キャパシタＣ０と、で構成される。
【００１６】
図３（Ａ）、図３（Ｂ）は、上記トランスの等価回路図である。トランスの等価回路は幾つかの形式で表現できる。図３（Ａ）の表現では、理想トランスＩＴと、その１次側に直列接続されたインダクタＬａと、１次側に並列接続されたインダクタＬｂと、２次側に直列接続されたインダクタＬｃとで表される。
【００１７】
図３（Ｂ）の表現では、理想トランスＩＴと、その１次側に直列接続された２つのインダクタＬａ，Ｌｃ１と、理想トランスＩＴの１次側に並列接続されたインダクタＬｂとで表される。
【００１８】
ここで、トランスのトランス比を１：√(L2 / L1)、１次コイルＬ１と２次コイルＬ２（図１参照）との結合係数をk、１次コイルＬ１のインダクタンスをL1、２次コイルＬ２のインダクタンスをL2でそれぞれ表すと、上記インダクタＬａ，Ｌｂ，Ｌｃ，Ｌｃ１のインダクタンスは次の関係にある。
【００１９】
Ｌａ：L1(1 - k)
Ｌｂ：k * L1
Ｌｃ：L2(1 - k)
Ｌｃ１：L1(1 - k)
理想トランスＩＴのトランス比は１次コイルＬ１と２次コイルＬ２との巻回数比である。
【００２０】
上記トランスは、１次コイルＬ１と２次コイルＬ２との結合係数kが１未満となるように構成しているため、並列インダクタンス（励磁インダクタンス）成分以外に、直列インダクタンス（漏れインダクタンス）成分が生じる。
【００２１】
図４は本実施形態の移相回路２０の移相量の周波数特性を示す図である。この図において、横軸は周波数、縦軸は移相量である。この例では、周波数2.4GHzにおいて移相量が９０°である。
【００２２】
図１に示したように、信号線路ＳＬとグランドとの間にシャントに接続されたシャント接続回路が、ＬＣ並列共振回路１０と移相回路２０との直列回路を含み、ＬＣ並列共振回路１０の共振周波数は、トラップしたい所望の周波数である2.4GHzになるように定められている。このような場合、移相回路２０がなければ、周波数2.4GHzにおいて信号線路からシャント接続回路がオープンに見えるが、移相回路２０が周波数2.4GHzにおいて９０°移相するので、ショートに見え、この2.4GHzの信号（ノイズ）はグランドに落ちる。そのため、上記シャント接続回路は2.4GHzのトラップフィルタとして作用する。
【００２３】
本実施形態では、ＬＣタンク回路が信号線路に対してシリーズに挿入されないため、例えば、基本波2GHz帯（1.71GHz〜1.91GHz）に対する伝送損失が殆ど無い。
【００２４】
また、本実施形態では、シャントに接続される第１インダクタＬ１１によって、基本波の高調波成分、例えば３次高調波成分（5.13GHz〜5.73GHz）が減衰される。これによって、本実施形態では、所望の周波数成分をトラップできるだけでなく、所望の信号の高調波成分も減衰させることができる。
【００２５】
次に、本実施形態の変形例について示す。図５は第１の実施形態の変形例に係るフィルタ回路モジュール２０１Ｍの回路図である。このフィルタ回路モジュール２０１Ｍは、図１に示したフィルタ回路モジュール２０１に、キャパシタＣ３１及びインダクタＬ３１による第１ＬＣ直列共振回路と、キャパシタＣ３２及びインダクタＬ３２による第２ＬＣ直列共振回路とを付加したものである。
【００２６】
ここで、比較例としてのフィルタ回路モジュールの回路を図２１に示す。このフィルタ回路モジュールは、所望の周波数成分をトラップし、所望の信号の高調波成分を減衰させる。図２１において、キャパシタＣ４０及びインダクタＬ４０によってＬＣ並列共振回路が構成され、キャパシタＣ３１及びインダクタＬ３１によって第１ＬＣ直列共振回路が構成され、キャパシタＣ３２及びインダクタＬ３２によって第２ＬＣ直列共振回路が構成されている。ＬＣ並列共振回路は信号線路ＳＬに対してシリーズ接続されていて、第１ＬＣ直列共振回路及び第２ＬＣ直列共振回路は、信号線路ＳＬとグランド間にシャントに接続されている。ＬＣ並列共振回路は所望の周波数をトラップし、第１ＬＣ直列共振回路及び第２ＬＣ直列回路は信号の所望の高調波成分を減衰させる。なお、２つのＬＣ直列共振回路を用いているのは、高調波成分の周波数幅に対応するためである。
【００２７】
図６（Ａ）は、図５に示したフィルタ回路モジュール２０１Ｍと、図２１に示した比較例のフィルタ回路モジュールとについて、２．４ＧＨｚ帯の挿入損失特性を示す図である。図６（Ｂ）は、フィルタ回路モジュール２０１Ｍと、比較例のフィルタ回路モジュールとについて、３次高調波の周波数帯における挿入損失特性を示す図である。図６（Ａ）、図６（Ｂ）において、実線はフィルタ回路モジュール２０１Ｍの特性、破線は比較例のフィルタ回路モジュールの特性である。
【００２８】
図６（Ａ）、図６（Ｂ）から明らかなように、比較例に比べて本実施形態の方が、所望の周波数（2.4GHz）帯における挿入損失が大きく、より効果的なトラップフィルタとなっていることが分かる。また、所望の高調波（３次高調波）帯（図６（Ｂ）中の２本の細線で示す周波数帯）に関しても、比較例に比べて本実施形態の方が大きな減衰を確保できている。さらに、図５に示した構成においては、１次コイルＬ１、２次コイルＬ２、入出力間キャパシタＣ０及び共振回路用キャパシタＣ１０を単一の部品として構成し、第２インダクタＬ１０を基板に形成し、第１インダクタＬ１１を配線パターンで形成する場合（後に例示する。）には、実装される部品点数は、図２１に示した比較例と比べて１つ少ない。さらに図２１に示した比較例の上述の特性を、図５に示した回路の特性と同程度にしようとすれば、実装される部品点数の差は２以上になる。したがって、本実施形態で示した構成の方が、部品（素子）点数の削減に伴って小型化できる。
【００２９】
図７は、フィルタ回路モジュール２０１の一部を構成するフィルタ回路素子１０１を示す図である。このフィルタ回路素子１０１は、１次コイルＬ１、２次コイルＬ２、入出力間キャパシタＣ０及び共振回路用キャパシタＣ１０を単一の部品として構成する。
【００３０】
図８はフィルタ回路素子１０１の外観斜視図である。フィルタ回路素子１０１は、導体パターンが形成された基材層を含む複数の基材層が積層された直方体状の積層体１００に形成されている。この積層体１００の外面に入出力端子Ｔ１，Ｔ２，Ｔ３及び空き端子ＮＣが形成されている。
【００３１】
図９（Ａ）は、フィルタ回路素子１０１の実装部の構成を示す回路基板９０の平面図である。図９（Ｂ）は回路基板９０にフィルタ回路素子１０１が実装されて構成されたフィルタ回路モジュール２０１の平面図である。図９（Ｃ）は、図９（Ｂ）におけるＣ−Ｃ部分の拡大縦断面図である。
【００３２】
回路基板９０の上面には、グランド電極Ｇ、実装用パッドＰ０，Ｐ１，Ｐ３等が形成されている。また、回路基板９０の内部には、配線パターンＷＰ、第２インダクタＬ１０等が形成されている。この第２インダクタＬ１０は、矩形スパイラル状の導体パターンで構成されている。この第２インダクタＬ１０の一端は層間接続導体Ｖ２を介して実装用パッドＰ３に接続されていて、他端は回路基板９０内のグランド導体に接続されている。配線パターンＷＰは、図７に示した信号線路ＳＬに接続される。
【００３３】
図９（Ｂ）に示すように、回路基板９０にフィルタ回路素子１０１を実装した状態で、入出力端子Ｔ１は実装用パッドＰ１に接続され、入出力端子Ｔ３は実装用パッドＰ３に接続され、入出力端子Ｔ２はグランド電極Ｇに接続され、空き端子ＮＣは実装用パッドＰ０に接続される。図９（Ｃ）に表れているように、入出力端子Ｔ１は、回路基板９０内に形成された層間接続導体Ｖ１を介して配線パターンＷＰの端部に接続されている。実装用パッドＰ３は、回路基板９０内に形成された層間接続導体Ｖ２を介して、回路基板９０内に形成された第２インダクタＬ１０の一端に接続されている。回路基板９０内部において、配線パターンＷＰと第２インダクタＬ１０とは形成平面が異なる。このことによって、第２インダクタＬ１０の設計自由度が高い。
【００３４】
上記配線パターンＷＰの寄生インダクタンスによって、図１、図７に示した第１インダクタＬ１１が構成される。なお、第１インダクタＬ１１は、チップインダクタを回路基板９０に実装することによって構成してもよい。
【００３５】
本実施形態によれば、第２インダクタＬ１０が回路基板９０に設けられるので、つまり、フィルタ回路素子１０１に第２インダクタＬ１０を設ける必要がないので、フィルタ回路素子１０１の積層方向の高さを低背化できる。または、配置面積を小さくできる。また、第２インダクタＬ１０を、多層化することなく、比較的広い領域に形成することができるので、そのインダクタンスを、小さなばらつきで高精度に形成できる。
【００３６】
図１０は、フィルタ回路モジュール２０１の正面図である。また、図１１はフィルタ回路素子１０１の各基材の下面図である。
【００３７】
フィルタ回路素子１０１は複数の絶縁性の基材Ｓ１〜Ｓ１９を備えている。これら基材Ｓ１〜Ｓ１９の積層により積層体１００が構成されている。つまり、基材Ｓ１〜Ｓ１９は積層状態で基材層を構成する。基材Ｓ１〜Ｓ１９の積層圧着前の状態では絶縁性シート、例えば、LTCC（LowTemperature Co-fired Ceramics：低温同時焼成セラミックス）等で構成された非磁性セラミック等のセラミックグリーンシート、である。基材Ｓ１〜Ｓ１９には各種導体パターンが形成されている。「各種導体パターン」には、基材の表面に形成された導体パターンだけでなく、層間接続導体を含む。ここで「層間接続導体」はビア導体だけでなく、積層体１００の端面に形成される端面電極を含む。
【００３８】
上記各種導体パターンは、AgやCuを主成分とする比抵抗の小さな導体材料によって構成される。基材層がセラミックであれば、例えば、AgやCuを主成分とする導電性ペーストのスクリーン印刷及び焼成により形成される。
【００３９】
基材Ｓ１〜Ｓ１９がセラミックグリーンシートの場合は、これら基材Ｓ１〜Ｓ１９を積層し、焼成することで、セラミックマザー基板を形成し、これを分割することで多数の積層体１００を得る。そして、積層体１００の外面に端面電極を形成することでフィルタ回路素子１０１を構成する。
【００４０】
また、上記絶縁性の基材はLTCCに限らず、ガラスを主成分とした絶縁ペーストのスクリーン印刷による塗布を繰り返すことで形成してもよい。この場合、フォトリソグラフィ工程により、上記各種導体パターンを形成する。絶縁性の基材がガラスである場合、セラミックに比べ誘電率が低いので、コイルの寄生容量を抑制できる。したがって、ＬＣ並列共振回路の共振周波数のずれを小さくでき、より高精度に所望の周波数をトラップできる。
【００４１】
基材Ｓ１は積層体１００の下面（フィルタ回路素子１０１の実装面）に相当する。基材Ｓ１には入出力端子Ｔ１，Ｔ２，Ｔ３及び空き端子ＮＣが形成されている。
【００４２】
基材Ｓ２〜Ｓ６には、共振回路用キャパシタＣ１０を構成するキャパシタ電極Ｃ１０ａ，Ｃ１０ｂ，Ｃ１０ｃ，Ｃ１０ｄ，Ｃ１０ｅがそれぞれ形成されている。キャパシタ電極Ｃ１０ａ，Ｃ１０ｃ，Ｃ１０ｅは入出力端子Ｔ２に接続され、キャパシタ電極Ｃ１０ｂ，Ｃ１０ｄは入出力端子Ｔ３に接続される。
【００４３】
基材Ｓ７〜Ｓ９には、入出力間キャパシタＣ０を構成するキャパシタ電極Ｃ０ａ，Ｃ０ｂ，Ｃ０ｃがそれぞれ形成されている。キャパシタ電極Ｃ０ａ，Ｃ０ｃは入出力端子Ｔ１に接続され、キャパシタ電極Ｃ０ｂは入出力端子Ｔ３に接続される。
【００４４】
基材Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１５には、１次コイルＬ１を構成する導体パターンＬ１ａ，Ｌ１ｂ，Ｌ１ｃ，Ｌ１ｄがそれぞれ形成されている。図１１において、層間接続導体を黒丸で表している。導体パターンＬ１ａの第１端は入出力端子Ｔ１に接続され、導体パターンＬ１ａの第２端は層間接続導体を介して導体パターンＬ１ｂの第１端に接続され、導体パターンＬ１ｂの第２端は層間接続導体を介して導体パターンＬ１ｃの第１端に接続され、導体パターンＬ１ｃの第２端は層間接続導体を介して導体パターンＬ１ｄの第１端に接続され、導体パターンＬ１ｄの第２端は入出力端子Ｔ２に接続される。
【００４５】
基材Ｓ１８，Ｓ１７，Ｓ１６，Ｓ１４には、２次コイルＬ２を構成する導体パターンＬ２ａ，Ｌ２ｂ，Ｌ２ｃ，Ｌ２ｄがそれぞれ形成されている。導体パターンＬ２ａの第１端は入出力端子Ｔ３に接続され、導体パターンＬ２ａの第２端は層間接続導体を介して導体パターンＬ２ｂの第１端に接続され、導体パターンＬ２ｂの第２端は層間接続導体を介して導体パターンＬ２ｃの第１端に接続され、導体パターンＬ２ｃの第２端は層間接続導体を介して導体パターンＬ２ｄの第１端に接続され、導体パターンＬ２ｄの第２端は入出力端子Ｔ２に接続される。
【００４６】
図１０、図１１に表れているように、１次コイルＬ１、２次コイルＬ２のいずれも巻回軸ＷＡのまわりに巻回された形状を有し、１次コイルＬ１、２次コイルＬ２いずれもコイル導体の巻回軸方向は図１０に示す軸でＺ軸方向である。また、２次コイルを構成する導体パターンＬ２ｄは、１次コイルを構成する導体パターンＬ１ｃとＬ１ｄとに、積層方向に挟まれていて、１次コイルを構成する導体パターンＬ１ｄは、２次コイルを構成する導体パターンＬ２ｄとＬ２ｃとに、積層方向に挟まれている。これによって、１次コイルと２次コイルとの結合を効果的に高めることができる。
【００４７】
図１２は、１次コイルＬ１及び２次コイルＬ２を構成する導体パターンと、共振回路用キャパシタＣ１０を構成する電極との、大小関係及び位置関係を示す図である。また、図１３は、共振回路用キャパシタＣ１０を構成するキャパシタ電極Ｃ１０ａ〜Ｃ１０ｅと、１次コイルＬ１及び２次コイルＬ２との、巻回軸方向での大小関係及び位置関係を示す図である。図１３において、破線は１次コイルＬ１と２次コイルＬ２との磁界結合に寄与する磁束を概略的に示す。
【００４８】
図１２においては、１次コイルＬ１を構成する導体パターン及び２次コイルＬ２を構成する導体パターンの平均的な導体パターンをＬＡで表している。また、共振回路用キャパシタＣ１０を構成する複数のキャパシタ電極のうち、面積の大きなキャパシタ電極Ｃ１０ａ，Ｃ１０ｃ，Ｃ１０ｅを示している。
【００４９】
このように、第２インダクタＬ１０と、１次コイルＬ１及び２次コイルＬ２との間に共振回路用キャパシタのキャパシタ電極が存在し、かつ、この共振回路用キャパシタＣ１０のキャパシタ電極Ｃ１０ａ，Ｃ１０ｃ，Ｃ１０ｅが、巻回軸方向（Ｚ軸方向）に視て、導体パターンＬ１ａ〜Ｌ１ｄによる１次コイルのコイル開口及び導体パターンＬ２ａ〜Ｌ２ｄによる２次コイルのコイル開口を覆うので、第２インダクタＬ１０と１次コイルＬ１及び２次コイルＬ２との不要な磁界結合（誘導性結合）が抑制される。しかも、共振回路用キャパシタＣ１０のキャパシタ電極Ｃ１０ａ，Ｃ１０ｃ，Ｃ１０ｅはグランドに接続されているので、１次コイルＬ１及び２次コイルＬ２と第２インダクタＬ１０との間に生じる寄生容量（容量性結合）も抑制される。
【００５０】
図１４は、１次コイルＬ１及び２次コイルＬ２の導体パターンと、入出力間キャパシタＣ０を構成する一部のキャパシタ電極Ｃ０ｃとの、大小関係及び位置関係を示す図である。また、図１５は、入出力間キャパシタＣ０を構成するキャパシタ電極Ｃ０ａ，Ｃ０ｂ，Ｃ０ｃと、１次コイルＬ１及び２次コイルＬ２との、巻回軸方向での大小関係及び位置関係を示す図である。図１５において、破線は１次コイルＬ１と２次コイルＬ２との磁界結合に寄与する磁束を概略的に示す。
【００５１】
図１４において、概略導体パターンをＬＡで表している。すなわち、巻回軸方向（Ｚ軸方向）に視て、１次コイルＬ１又は２次コイルＬ２の一方が覆う領域である。入出力間キャパシタＣ０用の複数のキャパシタ電極Ｃ０ａ，Ｃ０ｂ，Ｃ０ｃのうち１次コイルＬ１及び２次コイルＬ２に最も近いキャパシタ電極Ｃ０ｃは、巻回軸方向に視て、１次コイルＬ１及び２次コイルＬ２のコイル開口内に収まる。すなわち、キャパシタ電極Ｃ０ｃは概略導体パターンＬＡの開口内に収まる。
【００５２】
このように、入出力間キャパシタＣ０を構成するキャパシタ電極が、１次コイルＬ１及び２次コイルＬ２と共振回路用キャパシタＣ１０とによって挟まれる位置にあり、かつ、入出力間キャパシタＣ０用の複数のキャパシタ電極のうち１次コイルＬ１及び２次コイルＬ２に最も近いキャパシタ電極Ｃ０ｃが、巻回軸方向（Ｚ軸方向）に視て、１次コイルＬ１及び２次コイルＬ２のコイル開口内に収まるので、１次コイルＬ１及び２次コイルＬ２に鎖交する磁束の経路をキャパシタ電極Ｃ０ｃが阻害しない。換言すれば、キャパシタ電極Ｃ０ｃの面積が、１次コイルＬ１及び２次コイルＬ２のコイル開口面積よりも小さいので、コイル開口を全て覆うことがなく、１次コイルＬ１及び２次コイルＬ２のコイル開口を通る磁束を阻害しない。そのため、１次コイルＬ１と２次コイルＬ２との高い磁界結合が維持される。
【００５３】
図１６は、入出力間キャパシタＣ０を構成する一部のキャパシタ電極Ｃ０ｃと、１次コイルＬ１及び２次コイルＬ２との、巻回軸方向での大小関係及び位置関係を示す別の図である。図１３、図１５に示した例では、１次コイルＬ１を構成する各層のコイル導体パターンの内径及び外径の大部分が一定であるように表したが、図１６に示すように不揃いである場合には、巻回軸方向（Ｚ軸方向）に視て最も内側の径にキャパシタ電極Ｃ０ｃが収まることが好ましい。
【００５４】
なお、図１１に示した例では、１次コイルＬ１を構成する導体パターンＬ１ａ〜Ｌ１ｄの形成位置と２次コイルＬ２を構成する導体パターンＬ２ａ〜Ｌ２ｄの形成位置とが分離されておらず、一部が重なっている。つまり、導体パターンＬ２ｄは導体パターンＬ１ｃと導体パターンＬ１ｄとの間にあり、導体パターンＬ１ｄは導体パターンＬ２ｃと導体パターンＬ２ｄとの間にある。このように、１次コイルＬ１の構成要素である導体パターンの一部と、２次コイルＬ２の構成要素である導体パターンの一部とが、互いに相手側の導体パターンで挟まれる関係であることにより、１次コイルの導体パターンと２次コイルの導体パターンとの対向総面積が大きくなり、１次コイルＬ１と２次コイルＬ２との間に生じる容量を容易に大きくできる。そのため、入出力間キャパシタＣ０の必要面積は小さくて済む。
【００５５】
《第２の実施形態》
第２の実施形態では、第１の実施形態で示した例とは第２インダクタの形状が異なるフィルタ回路モジュールについて示す。
【００５６】
図１７（Ａ）は、フィルタ回路素子１０１の実装部の構成を示す回路基板９０の平面図である。図１７（Ｂ）は、回路基板９０にフィルタ回路素子１０１が実装されて構成されたフィルタ回路モジュール２０２の平面図である。
【００５７】
回路基板９０の上面には、配線パターンＷＰ、グランド電極Ｇ、実装用パッドＰ０，Ｐ３等が形成されている。また、回路基板９０の内部に第２インダクタＬ１０が形成されている。この第２インダクタＬ１０は、矩形スパイラル状の導体パターンで構成されている。この第２インダクタＬ１０の一端は実装用パッドＰ３に接続されていて、他端は回路基板９０内のグランド導体に接続されている。配線パターンＷＰは、図７に示した信号線路ＳＬに接続される。上記第２インダクタＬ１０を構成する導体パターンの形状は、この例に限らず、円形スパイラル状であってもよいし、ミアンダ形状であってもよい。
【００５８】
図１７（Ｂ）に示すように、回路基板９０にフィルタ回路素子１０１を実装した状態で、入出力端子Ｔ１は配線パターンＷＰの端部に接続され、入出力端子Ｔ３は実装用パッドＰ３に接続され、入出力端子Ｔ２はグランド電極Ｇに接続され、空き端子ＮＣは実装用パッドＰ０に接続される。フィルタ回路素子１０１の構成は第１の実施形態で示したとおりである。
【００５９】
本実施形態のフィルタ回路モジュール２０２では、第２インダクタＬ１０の平面サイズがフィルタ回路素子１０１の実装サイズより大幅に大きい。また、本実施形態では、第２インダクタＬ１０のコイル巻回軸とフィルタ回路素子１０１内の１次コイルＬ１及び２次コイルＬ２のコイル巻回軸とは一致しない。ただし、第２インダクタＬ１０のコイル巻回軸と、１次コイルＬ１及び２次コイルＬ２のコイル巻回軸とは互いに平行である。
【００６０】
このような構成であっても、第１の実施形態で示したフィルタ回路モジュールと同様の作用効果を奏する。フィルタ回路素子１０１の各基材の下面図である図１１を参照して説明すると、具体的には、第２インダクタＬ１０と、１次コイルＬ１及び２次コイルＬ２との間に、例えばキャパシタ電極Ｃ０ｃのような、コイル開口の径に収まる、換言すればコイル開口面積よりも小さな面積を有する、入出力間キャパシタＣ０のキャパシタ電極が存在する。このようなキャパシタ電極によって、磁界結合を妨げることなく、入出力間キャパシタを形成することができる。また、この共振回路用キャパシタＣ１０の、例えばキャパシタ電極Ｃ１０ａのようなコイル開口の径に収まらない、換言すればコイル開口面積よりも大きな面積を有する、共振回路用キャパシタのキャパシタ電極が存在する。このようなキャパシタ電極が、巻回軸方向（Ｚ軸方向）に視て、導体パターンＬ１ａ〜Ｌ１ｄによる１次コイルのコイル開口及び導体パターンＬ２ａ〜Ｌ２ｄによる２次コイルのコイル開口を覆うので、１次コイルＬ１及び２次コイルＬ２と第２インダクタＬ１０との不要な磁界結合が抑制される。
【００６１】
《第３の実施形態》
第３の実施形態では、共振回路用インダクタを内蔵するフィルタ回路素子について示す。
【００６２】
図１８は第３の実施形態に係るフィルタ回路素子１０２及びそれを備えるフィルタ回路モジュール２０１の回路図である。
【００６３】
フィルタ回路素子１０２は、１次コイルＬ１、２次コイルＬ２、入出力間キャパシタＣ０、共振回路用キャパシタＣ１０及び共振回路用インダクタＬ１０を単一の部品として構成する。この共振回路用インダクタＬ１０は第１、第２の実施形態における第２インダクタＬ１０に相当する。このフィルタ回路素子１０２の外観は図８に示したものとほぼ同様である。
【００６４】
図１９はフィルタ回路素子１０２の各基材の下面図である。フィルタ回路素子１０２は複数の絶縁性の基材Ｓ１〜Ｓ２１を備えている。これら基材Ｓ１〜Ｓ２１の積層により積層体が構成される。
【００６５】
基材Ｓ１は積層体の下面（フィルタ回路素子１０２の実装面）に相当する。基材Ｓ１には入出力端子Ｔ１，Ｔ２，Ｔ３及び空き端子ＮＣが形成されている。
【００６６】
基材Ｓ２，Ｓ３には共振回路用インダクタＬ１０を構成する導体パターンＬ１０ａ，Ｌ１０ｂが形成されている。導体パターンＬ１０ａの第１端は入出力端子Ｔ２に接続され、第２端は層間接続導体を介して導体パターンＬ１０ｂの第１端に接続される。導体パターンＬ１０ｂの第２端は入出力端子Ｔ３に接続される。
【００６７】
基材Ｓ１，Ｓ４〜Ｓ２１の構成は、第１の実施形態で図１１に示した基材Ｓ１〜Ｓ１９の構成と同じである。
【００６８】
第１、第２の実施形態では、図９（Ａ）や図１７（Ａ）に示したように回路基板９０に共振回路用インダクタＬ１０を設けたが、第３の実施形態によれば、共振回路用インダクタＬ１０を含むフィルタ回路素子１０２が構成されるので、回路基板９０に共振回路用インダクタＬ１０を設ける必要が基本的にない。
【００６９】
なお、入出力端子Ｔ２−Ｔ３間に、キャパシタ又はインダクタを接続することにより、共振回路用キャパシタＣ１０及び共振回路用インダクタＬ１０によるＬＣ並列共振回路の共振周波数を調整できる。また、入出力端子Ｔ２−Ｔ３間に、抵抗素子を接続することにより、共振回路用キャパシタＣ１０及び共振回路用インダクタＬ１０によるＬＣタンク回路の共振のＱ値を調整できる。つまり、回路基板９０に、所定キャパシタンスのキャパシタ又は所定インダクタンスのインダクタを設けておくことにより、回路基板９０に実装するフィルタ回路素子１０２内のＬＣ並列共振回路の共振周波数を微調整できる。また、回路基板９０に、所定レジスタンスの抵抗素子を設けておくことにより、回路基板９０に実装するフィルタ回路素子１０２内のＬＣ並列共振回路の共振のＱ値を微調整できる。
【００７０】
上記回路基板９０に設ける上記キャパシタ、インダクタ、抵抗素子はいずれも、回路基板９０に導体パターンを形成することによって設けてもよいし、素子を実装することによって設けてもよい。
【００７１】
本実施形態のように、共振回路用インダクタＬ１０がフィルタ回路素子１０２内に含まれている場合でも、先に示した実施形態と同様の作用効果を奏する。つまり、入出力間キャパシタＣ０のキャパシタ電極（例えば、キャパシタ電極Ｃ０ｃ）が１次コイルＬ１及び２次コイルＬ２のコイル開口径内に収まっていることで、（換言すれば、１次コイルＬ１及び２次コイルＬ２のコイル開口面積よりも小さな面積を有するキャパシタ電極が存在することにより、）１次コイルＬ１と２次コイルＬ２との磁界結合を妨げることなく、入出力間キャパシタＣ０を形成できる。
【００７２】
また、本実施形態において、１次コイルＬ１及び２次コイルＬ２のコイル開口径内に収まらない、（１次コイルＬ１および２次コイルＬ２のコイル開口面積よりも大きな面積を有する、）共振回路用キャパシタＣ１０のキャパシタ電極（例えばキャパシタ電極Ｃ１０ａ）が共振回路用インダクタＬ１０と１次コイルＬ１及び２次コイルＬ２との間に介在するので、巻回軸方向（Ｚ軸方向）に視て、導体パターンＬ１ａ〜Ｌ１ｄによる１次コイルのコイル開口及び導体パターンＬ２ａ〜Ｌ２ｄによる２次コイルのコイル開口を共振回路用キャパシタＣ１０のキャパシタ電極が覆う。このことにより、共振回路用インダクタＬ１０と１次コイルＬ１及び２次コイルＬ２との不要な磁界結合が抑制される。
【００７３】
なお、外部に共振回路の共振周波数設定用の素子や導体パターンを設けない場合には、図１８に示した入出力端子Ｔ３は不要である。
【００７４】
《第４の実施形態》
第４の実施形態では、フィルタ回路モジュールを備える通信装置の構成例を示す。
【００７５】
図２０は通信装置４０１の主要部の回路図である。この通信装置４０１は、高周波回路３０１と、この高周波回路３０１の高周波信号線路に接続されたフィルタ回路モジュール２０１とを備える。
【００７６】
具体的には、高周波回路３０１の高周波信号線路にフィルタ回路モジュール２０１の信号線路ＳＬが接続され、この信号線路とグランドとの間に第１インダクタＬ１１、移相回路２０及びＬＣ並列共振回路１０が接続されている。高周波回路３０１は、信号線路に高周波信号を出力する高周波増幅回路ＡＭＰを備えている。
【００７７】
フィルタ回路モジュール２０１は、信号線路ＳＬに重畳される2.4GHz帯のノイズ成分を減衰させる。また、高周波増幅回路ＡＭＰは不要な高調波信号を発生するが、フィルタ回路モジュール２０１は基本波成分を低損失で透過させ、上記高調波成分を減衰させる。
【００７８】
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形及び変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。
【００７９】
例えば、以上に示した各実施形態では、１次コイルＬ１と２次コイルＬ２との巻回数比が１：１である例を示したが、この巻回数比は１：ｎ（ｎは１以外）であってもよい。
【００８０】
《態様》
以上に示した本発明の実施形態により開示した態様を次に列挙する。
【００８１】
（態様１）
本発明の態様１のフィルタ回路モジュールは、
導体パターンが形成された基材層を含む複数の基材層Ｓ１〜Ｓ２１の積層体１００に形成されたフィルタ回路素子１０１，１０２と、当該フィルタ回路素子が実装される回路基板９０とで構成されるフィルタ回路モジュール２０１，２０２であり、
前記フィルタ回路素子１０１，１０２はＬＣ並列共振回路１０の一部である共振回路用キャパシタＣ１０及び移相回路２０を含み、
前記回路基板９０は第２インダクタＬ１０を備え、
前記移相回路２０は、互いに磁界結合する１次コイルＬ１及び２次コイルL2と、入出力間キャパシタＣ０と、で構成され、
前記ＬＣ並列共振回路１０は、前記第２インダクタＬ１０と当該第２インダクタＬ１０に並列接続された共振回路用キャパシタＣ１０とで構成され、
前記入出力間キャパシタＣ０は、前記１次コイルＬ１の第１端と前記２次コイルＬ２の第１端との間に接続され、
前記１次コイルＬ１の第１端は、前記第１インダクタＬ１１に接続され、
前記１次コイルＬ１の第２端及び前記２次コイルＬ２の第２端は互いに接続され、
前記共振回路用キャパシタＣ１０の第１端は前記２次コイルＬ２の第１端に接続され、
前記共振回路用キャパシタＣ１０の第２端は前記２次コイルＬ２の第２端に接続され、
前記第２インダクタＬ１０は、前記回路基板９０に形成された、巻回軸ＷＡを有するコイルで構成され、
前記１次コイルＬ１及び前記２次コイルＬ２は、前記巻回軸ＷＡ方向に視て、前記第２インダクタＬ１０に重なり、
前記共振回路用キャパシタＣ１０は、前記１次コイルＬ１及び前記２次コイルＬ２よりも、前記回路基板９０への実装面側にあり、
前記共振回路用キャパシタＣ１０は複数のキャパシタ電極Ｃ１０ａ〜Ｃ１０ｅで構成され、当該複数のキャパシタ電極Ｃ１０ａ〜Ｃ１０ｅは、前記巻回軸ＷＡ方向に視て、前記１次コイルＬ１のコイル開口及び前記２次コイルＬ２のコイル開口を覆うキャパシタ電極Ｃ１０ａ，Ｃ１０ｃ，Ｃ１０ｅを含む。
【００８２】
（態様２）
本発明の態様２では、前記第１インダクタＬ１１は前記回路基板９０に形成された配線パターンである。この構成によれば、部品としてのインダクタが不要となり、フィルタ回路モジュールが小型化される。
【００８３】
（態様３）
本発明の態様３では、前記第１インダクタＬ１１は前記回路基板９０に実装されたインダクタ素子である。この構成によれば、インダクタンス値が比較的大きなインダクタ素子を設けることができる。また、他のコイルやインダクタとの不要結合の抑制が容易となる。
【００８４】
（態様４）
本発明の態様４では、前記入出力間キャパシタＣ０は複数のキャパシタ電極Ｃ０ａ，Ｃ０ｂ，Ｃ０ｃを有し、当該キャパシタ電極Ｃ０ａ，Ｃ０ｂ，Ｃ０ｃは、前記１次コイルＬ１及び前記２次コイルＬ２と前記共振回路用キャパシタＣ１０とによって挟まれる位置にあり、
前記入出力間キャパシタＣ０用の複数のキャパシタ電極Ｃ０ａ，Ｃ０ｂ，Ｃ０ｃのうち前記１次コイルＬ１及び前記２次コイルＬ２に最も近いキャパシタ電極Ｃ０ａは、前記巻回軸ＷＡ方向に視て、前記１次コイルＬ１及び前記２次コイルＬ２のコイル開口内に収まる。
【００８５】
この構成によれば、入出力間キャパシタＣ０用の複数のキャパシタ電極Ｃ０ａ，Ｃ０ｂ，Ｃ０ｃが１次コイルＬ１及び２次コイルＬ２と共振回路用キャパシタＣ１０とによって挟まれる位置にあり、かつ、入出力間キャパシタＣ０用の複数のキャパシタ電極Ｃ０ａ，Ｃ０ｂ，Ｃ０ｃのうち１次コイルＬ１及び２次コイルＬ２に最も近いキャパシタ電極Ｃ０ｃが、巻回軸方向Ｚ軸方向に視て、１次コイルＬ１及び２次コイルＬ２のコイル開口内に収まるので、１次コイルＬ１及び２次コイルＬ２に鎖交する磁束の経路をキャパシタ電極Ｃ０ｃが阻害しない。そのため、１次コイルＬ１と２次コイルＬ２との高い磁界結合が維持される。
【００８６】
（態様５）
本発明の態様５では、前記入出力間キャパシタＣ０の複数のキャパシタ電極Ｃ０ａ，Ｃ０ｂ，Ｃ０ｃの全ては、前記１次コイルＬ１及び前記２次コイルＬ２の開口面積よりも小さい。この構成によれば、１次コイルＬ１及び２次コイルＬ２に鎖交する磁束の経路をキャパシタ電極Ｃ０ａ，Ｃ０ｂ，Ｃ０ｃが阻害しない。そのため、１次コイルＬ１と２次コイルＬ２との更に高い磁界結合が維持される。
【００８７】
（態様６）
本発明の態様６のフィルタ回路素子は、
導体パターンが形成された基材層を含む複数の基材層Ｓ１〜Ｓ２１の積層体１００に形成された、ＬＣ並列共振回路１０及び移相回路２０を含むフィルタ回路素子１０１，１０２であり、
前記移相回路２０は、互いに磁界結合する１次コイルＬ１及び２次コイルＬ２と、入出力間キャパシタＣ０と、で構成され、
前記ＬＣ並列共振回路１０は、互いに並列接続された共振回路用インダクタＬ１０及び共振回路用キャパシタＣ１０で構成され、
前記入出力間キャパシタＣ０は、前記１次コイルＬ１の第１端と前記２次コイルＬ２の第１端との間に接続され、
前記１次コイルＬ１の第２端及び前記２次コイルＬ２の第２端は互いに接続され、
前記共振回路用キャパシタＣ１０の第１端は前記２次コイルＬ２の第１端に接続され、
前記共振回路用キャパシタＣ１０の第２端は前記２次コイルＬ２の第２端に接続され、
前記共振回路用インダクタＬ１０は、巻回軸ＷＡを有するコイルで構成され、
前記１次コイルＬ１及び前記２次コイルＬ２は、前記巻回軸ＷＡ方向に視て、前記共振回路用インダクタＬ１０に重なり、
前記共振回路用キャパシタＣ１０は、前記共振回路用インダクタＬ１０を構成する前記コイルと前記１次コイルＬ１及び前記２次コイルＬ２との間にあり、
前記共振回路用キャパシタＣ１０は複数のキャパシタ電極Ｃ１０ａ〜Ｃ１０ｅで構成され、当該複数のキャパシタ電極Ｃ１０ａ〜Ｃ１０ｅは、前記巻回軸ＷＡ方向に視て、前記１次コイルＬ１のコイル開口及び前記２次コイルＬ２のコイル開口を覆うキャパシタ電極Ｃ０ａ，Ｃ０ｂ，Ｃ０ｃを含む。
【００８８】
（態様７）
本発明の態様７のフィルタ回路は、態様１に記載のフィルタ回路モジュール又は態様６に記載のフィルタ回路素子を備えるフィルタ回路であり、信号線路とグランドとの間に、前記１次コイルの第１端と前記共振回路用キャパシタの第２端とが接続されて構成される。
【００８９】
（態様８）
本発明の態様８の通信装置は、高周波回路３０１と、前記高周波回路３０１の高周波信号線路とグランドとの間のシャント接続経路に接続された、態様７に記載のフィルタ回路と、を備える。
【符号の説明】
【００９０】
ＡＭＰ…高周波増幅回路
Ｃ０…入出力間キャパシタ
Ｃ０ａ，Ｃ０ｂ，Ｃ０ｃ…キャパシタ電極
Ｃ１０…共振回路用キャパシタ
Ｃ１０ａ，Ｃ１０ｂ，Ｃ１０ｃ，Ｃ１０ｄ，Ｃ１０ｅ…キャパシタ電極
Ｃ３１，Ｃ３２，Ｃ４０…キャパシタ
Ｇ…グランド電極
ＩＴ…理想トランス
Ｌ１…１次コイル
Ｌ１０…第２インダクタ、共振回路用インダクタ
Ｌ１０ａ，Ｌ１０ｂ…導体パターン
Ｌ１１…第１インダクタ
Ｌ１ａ，Ｌ１ｂ，Ｌ１ｃ，Ｌ１ｄ…１次コイルの導体パターン
Ｌ２…２次コイル
Ｌ２ａ，Ｌ２ｂ，Ｌ２ｃ，Ｌ２ｄ…２次コイルの導体パターン
Ｌ３１，Ｌ３２，Ｌ４０…インダクタ
ＮＣ…空き端子
Ｐ０，Ｐ１，Ｐ３…実装用パッド
Ｐｏ１，Ｐｏ２…入出力ポート
Ｓ１〜Ｓ２１…基材
ＳＬ…信号線路
Ｔ１，Ｔ２，Ｔ３…入出力端子
ＷＡ…巻回軸
ＷＰ…配線パターン
１０…ＬＣ並列共振回路
２０…移相回路
９０…回路基板
１００…積層体
１０１，１０２…フィルタ回路素子
２０１，２０１Ｍ，２０２…フィルタ回路モジュール
３０１…高周波回路
４０１…通信装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【国際調査報告】
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