【手続補正書】
【提出日】平成21年1月21日(2009.1.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体トランジスタ・デバイス（２００）をモデリングするための方法であって、前記デバイスはトランジスタ応力を与える１つ以上のライナ膜（２６０）を有し、前記方法が、
ａ）物理的なトランジスタ設計情報を前記トランジスタに対応する実際の形状寸法（３１０）に変換するステップと、
ｂ）実際の形状寸法を前記１つ以上のライナ膜が与えるトランジスタ・デバイス応力レベル（３４３）に変換するステップと、
ｃ）前記トランジスタ・デバイスを含む回路（３４５、３４６）をモデリングする際に用いるコンパクト・モデル・パラメータを発生させるステップであって、前記コンパクト・モデル・パラメータが、前記計算した応力レベルに基づいた、前記トランジスタ・デバイスをモデリングする場合に応力の影響を定量化する際に用いられるモデル・パラメータを含む、ステップと、
を含む、方法。
【請求項２】
前記変換するステップａ）が、前記トランジスタ・デバイスのレイアウトのフィーチャを抽出するステップを含み、前記レイアウトのフィーチャを用いて前記実際の形状寸法を発生させる、請求項１に記載の方法。
【請求項３】
前記トランジスタ・デバイスのレイアウトのフィーチャを抽出する前記ステップが、
ｄ）前記トランジスタ・デバイスの前記ゲート構造に関連した基準位置に対応する第１の縁部を有するバケット構造を実施するステップと、
ｅ）前記バケット構造の１つ以上の追加の縁部を拡張して、前記バケット構造の前記第１のおよび１つ以上の追加の縁部によって画定された前記ゲート構造の近傍のフィーチャを検出するステップと、
ｆ）前記近傍で検出された前記フィーチャのレイアウトを表すインスタンス・パラメータを発生させるステップと、
を含む、請求項２に記載の方法。
【請求項４】
前記検出するステップｅ）が、前記バケット構造の前記１つ以上の追加の縁部を、前記基準位置に対して、前記ゲート構造の対向方向に拡張して、前記近傍でフィーチャを検出するステップを含む、請求項３に記載の方法。
【請求項５】
前記発生させるステップｆ）が、前記近傍で検出されたレイアウト形状の面積、外周、および頂点数の１つ以上を測定するステップを含む、請求項３に記載の方法。
【請求項６】
前記レイアウト形状がローカル相互接続金属コンタクト形状を含む、請求項５に記載の方法。
【請求項７】
前記レイアウト形状がローカル・ポリシリコン構造を含む、請求項５に記載の方法。
【請求項８】
前記発生させるステップｆ）が、前記ゲート構造から、前記トランジスタ・デバイスに適用される１つ以上の応力ライナ膜間の界面までの距離を測定するステップを含み、前記インスタンス・パラメータが前記測定した距離を含む、請求項５に記載の方法。
【請求項９】
前記ステップａ）から前記ステップｆ）を繰り返して、性能をモデリングする回路内の各トランジスタ・デバイスごとに、インスタンス・パラメータおよび測定した応力ライナ膜界面距離を発生させるステップを更に含む、請求項８に記載の方法。
【請求項１０】
トランジスタ・デバイスについて発生させた前記レイアウトのフィーチャを表す前記インスタンス・パラメータを、前記トランジスタ・デバイスが経験する応力を計算するコンパクト・モデル・ツールと通信を行うように適合されたインタフェースに書き込むステップを更に含む、請求項９に記載の方法。
【請求項１１】
前記レイアウトのフィーチャを表す前記発生させたインスタンス・パラメータを圧縮レイアウト・フォーマットに圧縮し、前記圧縮レイアウト・フォーマットをコンパクト・モデリング・ツールに渡すステップを更に含む、請求項９に記載の方法。
【請求項１２】
レイアウト依存フィーチャを表す前記インスタンス・パラメータをコンパクト・モデリング・ツールに書き込む前記ステップが、前記レイアウト依存フィーチャを表す形状の座標リストを含むレイアウト形状情報を前記コンパクト・モデリング・ツールに直接渡すことを含む、請求項１１に記載の方法。
【請求項１３】
拡張した隣接するバケット構造から取得した情報を用いてトランジスタ・デバイスについて発生させた前記インスタンス・パラメータをスキャンして、矩形形状の構造のサイズおよび位置を計算するステップを更に含む、請求項１０に記載の方法。
【請求項１４】
拡張した隣接するバケット構造から取得した情報を用いてトランジスタ・デバイスについて発生させた前記インスタンス・パラメータをスキャンして、前記ゲート構造の前記近傍で複雑な形状の構造を再度組み立てるステップを更に含む、請求項１０に記載の方法。
【請求項１５】
各トランジスタ・ゲート・デバイスごとに前記トランジスタ応力レベルを計算するために、形状のサイズおよび位置ならびに応力ライナ膜界面距離のリストをコンパイルするステップを更に含む、請求項１０に記載の方法。
【請求項１６】
前記コンパクト・モデル・パラメータが、ライナ−応力の影響を明らかにするように調節されたチャネル・キャリア移動度を含む、請求項１に記載の方法。
【請求項１７】
前記コンパクト・モデル・パラメータから、前記トランジスタ・デバイスを含む回路のシミュレーションにおいて用いる回路の量を計算するステップを更に含む、請求項１に記載の方法。
【請求項１８】
前記トランジスタ応力レベルが、前記トランジスタ・デバイスのチャネルが経験する平均の応力レベルを表し、前記応力が縦方向および横方向の応力成分を含む、請求項１に記載の方法。
【請求項１９】
前記トランジスタ応力レベルが、応力に影響を及ぼす前記ゲート構造の近傍のフィーチャが存在しない分離した前記トランジスタを表す自己応力成分を含む、請求項１８に記載の方法。
【請求項２０】
半導体トランジスタ・デバイス（２００）をモデリングするためのシステムであって、前記デバイスはトランジスタ応力を与える１つ以上のライナ膜（２６０）を有し、前記システムが、
前記トランジスタ・デバイスに対応する物理的トランジスタ設計データ（３２０）のフォーマットを処理し、非特定的なフィーチャ形状情報（３３０）を含むレイアウト情報を発生させるための抽出手段と、
前記レイアウト情報および前記非特定的なフィーチャ形状情報を受信してトランジスタ・デバイス応力レベル（３４５、３４６）を計算するためのコンパクト・モデル手段であって、前記半導体トランジスタ・デバイスを含む回路の性能をモデリングする際に用いるコンパクト・モデル・パラメータを発生させ、前記回路性能をモデリングする場合に応力の影響を定量化する際に用いられる前記計算した応力レベルに従って調節したコンパクト・モデル・パラメータを提供する、コンパクト・モデル手段と、
を含む、システム。    
【請求項２１】
１つ以上のライナ膜を有するトランジスタ・デバイスに加えられるライナ膜応力の作用を考慮するトランジスタ・パラメータを最適化するための方法であって、
ａ）前記トランジスタ・デバイスを含む回路レイアウト（３１０）を受信するステップと、
ｂ）前記トランジスタ・デバイス（３２０）のレイアウトのフィーチャを抽出するステップであって、前記レイアウトのフィーチャを用いてトランジスタ・デバイス・フィーチャの実際の形状寸法を発生させる、ステップと、
ｃ）実際の形状寸法を、前記１つ以上のライナ膜が与えるトランジスタ応力レベル（３４３）に変換するステップと、
ｄ）コンパクト・モデル・ツール（３４５）を用いて回路をシミュレーションするステップであって、前記シミュレーションが、前記トランジスタ応力レベルに従って調節されたコンパクト・モデル・パラメータを用いる、ステップと、
ｅ）前記トランジスタ・デバイスが性能目標を達成しない場合、前記回路レイアウトを変更し、前記回路の性能目標を達成するまで（３５０）前記ステップａ）から前記ステップｅ）を繰り返す、ステップと、
を含む、方法。
【請求項２２】
１つ以上のライナ膜（２６０）を有するトランジスタ・デバイス（２００）に加えられるライナ膜応力の作用を考慮するトランジスタ・パラメータを最適化するためのシステムであって、
前記トランジスタ・デバイスを含む回路レイアウト（３１０）を処理するための手段であって、前記回路レイアウトが、前記トランジスタ・デバイスに対応する物理的トランジスタ設計データのフォーマットを含み、前記処理する手段が、非特定的なフィーチャ形状情報を含むレイアウト情報（３２０）を更に発生させ、前記レイアウト情報が応力パラメータ情報（３４３）を更に含む、手段と、
前記トランジスタ・デバイスを含む回路（３４５）の性能をモデリングするためのコンパクト・モデル・ツールであって、前記ツールが、前記レイアウト情報、前記非特定的なフィーチャ形状情報、および応力パラメータ情報を受信し、前記１つ以上のライナ膜が与える前記トランジスタ・デバイスが経験する応力レベルを計算する、コンパクト・モデル・ツールと、
前記回路の性能目標が達成されたか否かを判定し、前記回路の性能目標が達成されていない場合には、前記回路レイアウトを変更して、前記コンパクト・モデル・ツールによって処理される更に別のレイアウト情報を発生させるための前記処理する手段に入力するため、更に別の回路レイアウト表現を発生するための手段であって、これによって、前記回路の性能目標が達成されるまで（３５０）前記回路レイアウトを変更する、手段と、
を含む、システム。
【請求項２３】
半導体トランジスタ・デバイス（２００）をモデリングするためのシステムであって、前記デバイスが、トランジスタ応力を与える１つ以上のライナ膜（２６０）を有し、前記システムが、
前記トランジスタ・デバイス（３１０）に対応する物理的トランジスタ設計データのフォーマットを処理し、非特定的なフィーチャ形状情報を含むレイアウト依存情報を発生させるための手段と、
前記半導体トランジスタ・デバイスを含む回路の性能をモデリングする際に用いられるコンパクト・モデル手段と、
前記非特定的なフィーチャ形状情報（３３０）を含む前記レイアウト依存情報を受信して、トランジスタ・デバイス応力レベル（３４３）を独立して計算するための手段であって、計算した応力レベルに基づいて対応するコンパクト・モデル・パラメータを更に発生させる、手段と、
を含む、システム。