(57)【要約】  この発明に係る半導体装置は、第１主面を備えた半導体領域４０を有し、半導体領域４０は、第１主面に沿って交互に設けられたｎ型ピラー層１３及びｐ型ピラー層１４と、ｎ型ピラー層１３内であってｎ型ピラー層１３の上面に設けられたｐ型の第１ウェル層２１と、第１ウェル層２１内であって第１ウェル層の上面に設けられたｎ型の第１ソース２２層と、ｎ型ピラー層１３とｐ型ピラー層１４の境界に設けられた第１トレンチ７４内の側面に設けられ、第１ウェル層２１及び第１ソース層２２と接している第１側面絶縁層３５と、第１トレンチ７４内の底面に設けられ、少なくとも一部がｐ型ピラー層１４内に接する第１底面絶縁層３６と、ｎ型トレンチ１３内に設けられ、第１側面絶縁層３５を介して第１ウェル層２１及び第１ソース層２２と向かい合っており、第１底面絶縁層３６を介してｐ型ピラー層１４と向かい合う第１ゲート電極７１と、を備えている。
2020084736.tif 000002
【特許請求の範囲】
【請求項１】
第１主面及び前記第１主面の反対側に第２主面を有する半導体領域を備えた半導体装置であって、
前記半導体領域は、前記第１主面に沿って交互に設けられた第１導電型の第１ピラー層及び第２導電型の第２ピラー層と、
前記第１ピラー層内であって前記第１ピラー層の上面に設けられた第２導電型の第１ウェル層と、
前記第１ウェル層内であって前記第１ウェル層の上面に設けられた第１導電型の第１ソース層と、
前記第１ピラー層と前記第２ピラー層の境界に設けられた第１トレンチ内の側面に設けられ、前記第１ウェル層及び前記第１ソース層と接している第１側面絶縁層と、
前記第１トレンチ内の底面に設けられ、少なくとも一部が前記第２ピラー層と接している第１底面絶縁層と、
前記第１トレンチ内に設けられ、前記第１側面絶縁層を介して前記第１ウェル層及び前記第１ソース層と向かい合っており、前記第１底面絶縁層を介して前記第２ピラー層と向かい合う第１ゲート電極と、を備えた半導体装置。
【請求項２】
前記第２ピラー層は、前記第２ピラー層内であって前記第２ピラー層の上面に設けられた第１導電型の第２ソース層と、を備え、
前記第１側面絶縁層は前記第１トレンチ内の両側面に設けられており、前記第２ピラー層内の第２導電型領域及び前記第２ソース層と接しており、
前記第１底面絶縁層は前記第２ピラー層内の第２導電型領域と接している請求項１に記載の半導体装置。
【請求項３】
前記第２ピラー層は、前記第２ピラー層内であって前記第２ピラー層の上面に設けられた第２導電型の第２ウェル層と、を備え、
前記第２ソース層は、前記第２ウェル層内であって前記第２ウェル層の上面に設けられた請求項２に記載の半導体装置。
【請求項４】
前記第２ソース層の底面は、前記第１ソース層の底面よりも前記第２主面に近い請求項２又は請求項３に記載の半導体装置。
【請求項５】
前記第１底面絶縁層は、前記第１側面絶縁層よりも膜厚が小さい請求項２から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１底面絶縁層は、前記第２ピラー層及び前記第１ピラー層と接している請求項２から請求項５のいずれか一項に記載の半導体装置。
【請求項７】
前記第２ピラー層内であって前記第１トレンチに対して平面視で垂直方向に設けられた第３トレンチ内の側面に設けられた第３側面絶縁層と、
前記第３トレンチの底面に設けられた第３底面絶縁層と、
前記第３トレンチ内に設けられ、前記第３側面絶縁層を介して前記第２ピラー層内の第２導電型領域及び前記第２ソース層と向かい合う第３ゲート電極と、を備えた請求項２から請求項６のいずれか一項に記載の半導体装置。
【請求項８】
前記第３ゲート電極は、前記第１ゲート電極とつながっている請求項７に記載の半導体装置。
【請求項９】
前記第２ピラー層内であって前記第１トレンチに対して平面視で平行方向に設けられた第４トレンチ内の側面に設けられ、両側面が第２ピラー層内の第２導電型領域及び前記第２ソース層と接している第４側面絶縁層と、
前記第４トレンチの底面に設けられた第４底面絶縁層と、
前記第４トレンチ内に設けられ、前記第４側面絶縁層を介して前記第２ピラー層内の第２導電型領域及び前記第２ソース層と向かい合う第４ゲート電極と、を備えた請求項２から請求項８のいずれか一項に記載の半導体装置。
【請求項１０】
前記第１ピラー層内に設けられた第２トレンチ内の側面に設けられた第２側面絶縁層と、
前記第２トレンチ内の底面に設けられた第２底面絶縁層と、
前記第２トレンチ内に設けられ、前記第２側面絶縁層を介して前記第１ウェル層及び前記第１ソース層と向かい合う第２ゲート電極と、を備えた請求項１から請求項９のいずれか一項に記載の半導体装置。
【請求項１１】
前記第２トレンチは前記第１トレンチに対して平面視で平行方向に設けられた請求項１０に記載の半導体装置。
【請求項１２】
前記第２ゲート電極は、前記第１ゲート電極とつながっている請求項１０又は請求項１１に記載の半導体装置。
【請求項１３】
活性領域において、前記第１ピラー層と前記第２ピラー層は平面視がストライプ形状になるように配置されている請求項１から請求項１２のいずれか一項に記載の半導体装置。
【請求項１４】
活性領域において、前記第１ピラー層は平面視が格子形状になるように配置され、前記第２ピラー層は平面視が前記第１ピラー層によって分断されたドット形状になるように配置されている請求項１から請求項１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記第２ピラー層の間隔は、前記第１ピラー層の間隔よりも小さい請求項１３又は請求項１４に記載の半導体装置。
【請求項１６】
前記第１ピラー層の間隔は一定であり、前記第２ピラー層の間隔は一定である請求項１３又は請求項１４に記載の半導体装置。
【請求項１７】
前記半導体領域は、炭化珪素からなる請求項１から請求項１６のいずれか一項に記載の半導体装置。
【請求項１８】
請求項１から請求項１７のいずれか一項に記載の半導体装置をスイッチング素子として用いて入力電力を変換する主変換部と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動部と、
前記駆動部を制御する制御信号を前記駆動部に出力する制御部と、を備えた電力変換装置。
【請求項１９】
半導体基板上に形成された第１導電型の結晶層に間隔を空けて複数のピラー形成用トレンチを形成して、前記ピラー形成用トレンチ間に複数の第１ピラー層を形成する第１エッチング工程と、
前記ピラー形成用トレンチ内に第２導電型の結晶を成長させて第２ピラー層を形成する結晶成長工程と、
前記第１ピラー層の上面に第２導電型の不純物をイオン注入して第１ウェル層を形成する第１イオン注入工程と、
前記第１ウェル層の上面に第１導電型の不純物をイオン注入して第１ソース層を形成する第２イオン注入工程と、
前記第１ピラー層と前記第２ピラー層の境界であって少なくとも第２ピラー層を含む領域をエッチングして第１トレンチを形成する第２エッチング工程と、
前記第１トレンチ内の側面及び底面に絶縁層を形成する絶縁層形成工程と、
前記絶縁層で囲まれた領域に第１ゲート電極を形成するゲート形成工程と、を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、電力変換装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
パワーエレクトロニクス分野において、モータなどの電動機の負荷を駆動するためにＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（ｉｎｓｕｌａｔｅｄ−ｇａｔｅ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ）などのスイッチング素子が用いられている。これらのスイッチング素子は、制御信号を入力することで低抵抗のオン状態と高抵抗のオフ状態を切り替えることで動作させる。パワーエレクトロニクスの用途では高電圧の入力を扱うため、これらのスイッチング素子はオフ状態において高い耐圧を備えることが重要である。この高い耐圧は、一般にドリフト層に空乏層を拡げることによって維持される。ドリフト層の厚さが厚いほど高い耐圧を得ることができ、またドリフト層の不純物濃度が低いほど空乏層幅が広くなるため、高い耐圧を得ることができる。【０００３】
一方、オン状態においては導通損失を減らすために低抵抗であることが求められる。ドリフト層の抵抗はオン抵抗の抵抗成分の一つであり、なるべく低いことが望ましい。ドリフト層の抵抗は、ドリフト層の厚さを薄くすること、あるいは、ドリフト層の不純物濃度を高くすることによって低減できる。しかしながら、前述のように、ドリフト層の厚さが薄くドリフト層の不純物濃度が高いと高い耐圧は得られない。このように、オフ状態における耐圧とオン状態におけるオン抵抗はトレードオフの関係となっている。【０００４】
オフ状態における耐圧とオン状態におけるオン抵抗との間のトレードオフを改善できる構造として、特許文献１に記載されているようなスーパージャンクション（超接合）構造が提案されている。スーパージャンクション構造では、電流の流れる向きと垂直な向きに、短冊形状などのｎ型ピラー層とｐ型ピラー層が交互に配置され、双方のピラー層内の実効不純物量が等しくなるようにチャージバランスを取っている。ここで、実効不純物量とは、ｐ型半導体においては実効的にアクセプタとして作用する不純物の量であり、ｎ型半導体においては実効的にドナーとして作用する不純物の量のことである。【０００５】
スーパージャンクション構造を採用することで、従来のスイッチング素子の課題であるオフ状態における耐圧とオン状態におけるオン抵抗との間のトレードオフの関係を改善することができる。すなわち、スーパージャンクション構造を有する半導体装置は、従来のスイッチング素子と比較して、例えば耐圧を維持したままオン抵抗を低減することができ、またオン抵抗を維持したまま耐圧を向上することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３１３８９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１における半導体素子のトレンチの底面はｎ型ピラー層に接している。その結果、トレンチ底部における電界集中による絶縁破壊が発生するおそれがあるという問題があった。【０００８】
本発明は、トレンチ底部における電界集中を緩和させることによって、上記課題を解決し、その結果、信頼性が高い半導体装置を得ることを目的とする。
【課題を解決するための手段】
【０００９】
本発明における半導体装置は、第１主面及び第１主面の反対側に第２主面を備えた半導体領域を有する半導体装置であって、半導体領域は、第１主面に沿って交互に設けられた第１導電型の第１ピラー層及び第２導電型の第２ピラー層と、第１ピラー層内であって第１ピラー層の上面に設けられた第２導電型の第１ウェル層と、第１ウェル層内であって第１ウェル層の上面に設けられた第１導電型の第1ソース層と、第１ピラー層と第２ピラー層の境界に設けられた第１トレンチ内の側面に設けられ、第１ウェル層及び第１ソース層と接している第１側面絶縁層と、第１トレンチ内の底面に設けられ、少なくとも一部が第２ピラー層内と接している第１底面絶縁層と、第１トレンチ内に設けられ、第１側面絶縁層を介して第１ウェル層及び第１ソース層と向かい合っており、第１底面絶縁層を介して第２ピラー層と向かい合う第１ゲート電極と、を備えている。【００１０】
また、本発明における半導体装置の製造方法は、半導体基板上に形成された第１導電型の結晶層に間隔を空けて複数のピラー形成用トレンチを形成して、ピラー形成用トレンチ間に複数の第１ピラー層を形成する第１エッチング工程と、ピラー形成用トレンチ内に第２導電型の結晶を成長させて第２ピラー層を形成する結晶成長工程と、第１ピラー層の上面に第２導電型の不純物をイオン注入して第１ウェル層を形成する第１イオン注入工程と、第１ウェル層の上面に第１導電型の不純物をイオン注入して第１ソース層を形成する第２イオン注入工程と、第１ピラー層と第２ピラー層の境界であって少なくとも第２ピラー層を含む領域をエッチングして第１トレンチを形成する第２エッチング工程と、第１トレンチ内の側面及び底面に絶縁層を形成する絶縁層形成工程と、絶縁層で囲まれた領域に第１ゲート電極を形成するゲート形成工程と、を有する。
【発明の効果】
【００１１】
本発明における半導体装置では、第１トレンチの底面に設けられた第１底面絶縁層と、第１トレンチ内に設けられ、第１側面絶縁層を介して第１ウェル層と第１ソース層と向かい合っており、第１底面絶縁層を介して第２ピラー層と向かい合う第１ゲート電極と、を備えている。その結果、半導体装置のオフ状態において空乏化した第２ピラー層により第１底面絶縁層に印加される電界が低減される。その結果、信頼性が高い半導体装置が得られるという効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１における半導体装置のＡ−Ａ’断面図である。
【図２】本発明の実施の形態１における半導体装置において、半導体領域の上面を示す平面図である。
【図３】本発明の実施の形態１における半導体装置の動作を示すＡ−Ａ’断面図である。
【図４】本発明の実施の形態１における半導体装置の製造方法を示す図である。
【図５】本発明の実施の形態１における半導体装置の製造方法を示す図である。
【図６】本発明の実施の形態１における半導体装置の製造方法を示す図である。
【図７】本発明の実施の形態１における半導体装置の製造方法を示す図である。
【図８】本発明の実施の形態１における半導体装置の製造方法を示す図である。
【図９】本発明の実施の形態１における半導体装置の製造方法を示す図である。
【図１０】本発明の実施の形態１における半導体装置の製造方法を示す図である。
【図１１】本発明の実施の形態１における半導体装置の製造方法を示す図である。
【図１２】本発明の実施の形態１における半導体装置の製造方法を示す図である。
【図１３】本発明の実施の形態２における半導体装置のＢ−Ｂ’断面図である。
【図１４】本発明の実施の形態２における半導体装置の平面図である。
【図１５】本発明の実施の形態２における半導体装置の動作を示すＢ−Ｂ’断面図である。
【図１６】本発明の実施の形態３における半導体装置のＣ−Ｃ’断面図である。
【図１７】本発明の実施の形態３における半導体装置において、半導体領域の上面を示す平面図である。
【図１８】本発明の実施の形態４における半導体装置のＤ−Ｄ’断面図である。
【図１９】本発明の実施の形態４における半導体装置において、半導体領域の上面を示す平面図である。
【図２０】本発明の実施の形態５における半導体装置のＥ−Ｅ’断面図である。
【図２１】本発明の実施の形態５における半導体装置において、半導体領域の上面を示す平面図である。
【図２２】本発明の実施の形態６における半導体装置のＦ−Ｆ’の断面図である。
【図２３】本発明の実施の形態６における半導体装置において、半導体領域の上面を示す平面図である。
【図２４】本発明の実施の形態７における半導体装置のＧ−Ｇ’の断面図である。
【図２５】本発明の実施の形態７における半導体装置において、半導体領域の上面を示す平面図である。
【図２６】本発明の実施の形態８における半導体装置のＨ−Ｈ’の断面図である。
【図２７】本発明の実施の形態８における半導体装置において、半導体領域の上面を示す平面図である。
【図２８】本発明の実施の形態８における半導体装置のＩ−Ｉ’の断面図である。
【図２９】本発明の実施の形態８における半導体装置のＩ−Ｉ’の断面図である。
【図３０】本発明の実施の形態９における半導体装置のＪ−Ｊ’の断面図である。
【図３１】本発明の実施の形態９における半導体装置において、半導体領域の上面を示す平面図である。
【図３２】本発明の実施の形態１０における半導体装置のＫ−Ｋ’の断面図である。
【図３３】本発明の実施の形態１０における半導体装置において、半導体領域の上面を示す平面図である。
【図３４】本発明の実施の形態１１における半導体装置のＬ−Ｌ’の断面図である。
【図３５】本発明の実施の形態１１における半導体装置において、半導体領域の上面を示す平面図である。
【図３６】本発明の実施の形態１１における半導体装置のＭ−Ｍ’の断面図である。
【図３７】本発明の実施の形態１１における半導体装置のＭ−Ｍ’の断面図である。
【図３８】本発明の実施の形態１２における半導体装置のＮ−Ｎ’の断面図である。
【図３９】本発明の実施の形態１２における半導体装置において、半導体領域の上面を示す平面図である。
【図４０】本発明の実施の形態１３における半導体装置のＯ−Ｏ’の断面図である。
【図４１】本発明の実施の形態１３における半導体装置において、半導体領域の上面を示す平面図である。
【図４２】本発明の実施の形態１４における半導体装置のＰ−Ｐ’の断面図である。
【図４３】本発明の実施の形態１４における半導体装置において、半導体領域の上面を示す平面図である。
【図４４】本発明の実施の形態１５における電力変換装置の機能構成図である。
【発明を実施するための形態】
【００１３】
実施の形態１
以下、本実施の形態の構成を図１〜図２を用いて説明する。なお、本明細書では、半導体装置を炭化珪素ＭＯＳＦＥＴ、第１導電型をｎ型、第２導電型をｐ型として説明する。なお、半導体装置の材料として炭化珪素を用いると、低損失化や動作可能温度の高温化が可能である。
【００１４】
図１は、本実施の形態における半導体装置の断面図であって、図２のＡ−Ａ’を結ぶ補助線の部分の断面図である。図２は、本実施の形態の半導体装置において、半導体領域の上面を示す平面図である。
【００１５】
図１に示すとおり、本実施の形態における半導体装置は、半導体領域４０、層間絶縁層３３、おもて面オーミック電極８１、ソース電極８２、裏面オーミック電極９１及びドレイン電極９２を備えている。半導体領域４０は、半導体基板であるｎ型の低抵抗の炭化珪素基板１１、ｎ型のエピタキシャル結晶層１２、第１ピラー層であるｎ型ピラー層１３と第２ピラー層であるｐ型ピラー層１４を備えたスーパージャンクション層１５を備えている。ｎ型ピラー層１３はｐ型の第１ウェル層２１、ｎ＋型の第１ソース層２２及び第１ｐ＋型層２３を備えている。ｐ型ピラー層１４は第２ｐ＋型層５２を備えている。
【００１６】
半導体領域４０は、第１主面と第２主面を有する。図１において、第１主面は半導体領域４０の紙面上側の面である。第２主面は半導体領域４０の紙面下型の面である。すなわち、第２主面は第１主面の反対側に設けられている。炭化珪素基板１１はｎ＋型である。炭化珪素基板１１は半導体領域４０内の第２主面上に設けられている。炭化珪素基板１１の第１主面側の面は、例えば（０００１）面に対して［１１−２０］方向へオフ角４°傾斜されている。また、炭化珪素基板１１のポリタイプは例えば４Ｈである。ｎ＋型とは、ｎ型よりも不純物濃度が高いことを意味する。
【００１７】
ｎ型のエピタキシャル結晶層１２は、炭化珪素基板１１の上面上に形成されている。エピタキシャル結晶層１２は、例えばｎ型の不純物濃度が１×１０１３ｃｍ−３〜１×１０１８ｃｍ−３で、例えば５〜１５０μｍの厚さの炭化珪素からなる。
【００１８】
エピタキシャル結晶層１２の上面上には、スーパージャンクション層１５が設けられている。スーパージャンクション層１５は、半導体領域４０の第１主面に沿って交互に設けられた短冊状のｎ型ピラー層１３と短冊状のｐ型ピラー層１４を備えている。また、１つのｎ型ピラー層１３のうち後述の第１ウェル層２１を省いた領域に含まれるｎ型実効不純物量と１つのｐ型ピラー層１４に含まれるｐ型実効量は等しくなるようにチャージバランスが取られている。図２に示すとおり、ｎ型ピラー層１３とｐ型ピラー層１４は平面視ではストライプ形状に形成されている。すなわち、スーパージャンクション層１５は平面視にてストライプ形状を呈している。
【００１９】
ｎ型ピラー層１３内であってｎ型ピラー層１３の上面にはｐ型の第１ウェル層２１が選択的に設けられている。第１ウェル層２１は平面視でストライプ形状に形成されている。ｐ型不純物としてはアルミニウム（Ａｌ）が用いられている。第１ウェル層２１内であって第１ウェル層２１の上面には、ｎ＋型の第１ソース層２２が選択的に設けられている。図２に示すとおり、本実施の形態では第１ソース層２２は平面視でストライプ形状に形成されている。なお、ｎ型不純物としては窒素（Ｎ）が用いられている。
【００２０】
第１ウェル層２１の深さは例えば０．５〜３μｍ程度とする。第１ウェル層２１の不純物濃度はエピタキシャル結晶層１２の不純物濃度より高いものとし、例えば１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３の範囲とする。また、第１ソース層２２の不純物濃度は例えば１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲とし、イオン注入したｎ型の不純物濃度が第１ウェル層２１のｐ型の不純物濃度を超えるものとする。
【００２１】
第１トレンチ７４は、ｎ型ピラー層１３とｐ型ピラー層１４の境界に設けられている。第１トレンチ７４は側面と底面を有する。第１トレンチ７４は全体がｐ型ピラー層１４内にある。第１トレンチ７４の底面は、第１ウェル層２１よりも深い位置に形成されている。図２に示すとおり、第１トレンチ７４は平面視ではストライプ形状に形成されている。図１に示す通り、第１トレンチ７４の側面は、炭化珪素基板１１に対して垂直であり、第１トレンチ７４の底面は炭化珪素基板１１に対して平行である。しかしながら、第１トレンチ７４の側面は、炭化珪素基板１１に対して必ずしも垂直でなくてもよい。第１トレンチ７４の底面は炭化珪素基板１１に対して必ずしも平行でなくてもよい。
【００２２】
第１トレンチ７４の側面全体には、二酸化珪素から成る第１側面絶縁層３５が形成されている。第１トレンチ７４の底面全体には、二酸化珪素から成る第１底面絶縁層３６が形成されている。第１側面絶縁層３５は、第１ウェル層２１および第１ソース層２２と接するように設けられている。第１底面絶縁層３６は、ｐ型ピラー層１４と接するように設けられている。第１ゲート電極７１は、第１トレンチ７４内に設けられている。第１ゲート電極７１は、第１側面絶縁層３５を介して第１ウェル層２１及び第１ソース層２２と向かい合っている。第１ゲート電極は、第１底面絶縁層３６を介してｐ型ピラー層１４と向かい合っている。第１ゲート電極７１の材料には例えばドープトポリシリコンが用いられている。
【００２３】
図１に示すとおり、第１ウェル層２１の上部の領域のうち、第１側面絶縁層３５に接していない領域には第１ｐ＋型層２３が形成されている。第１ｐ＋型層２３は第１ウェル層２１と接している。ｐ＋型とはｐ型よりも不純物濃度が高いことを意味する。図２に示すとおり、第１ｐ＋型層２３は平面視でストライプ形状に形成されている。
【００２４】
図１に示すとおり、ｐ型ピラー層１４の上部の領域のうち、第１側面絶縁層３５に接していない領域には第２ｐ＋型層５２が形成されている。図２に示すとおり、第２ｐ＋型層５２は平面視でストライプ形状に形成されている。
【００２５】
第１ｐ＋型層２３は、それぞれ第１ウェル層２１と後述のおもて面オーミック電極８１との電気的接触を良好にするために設けるものである。第２ｐ＋型層５２は、ｐ型ピラー層１４と後述のおもて面オーミック電極８１との電気的接触を良好にするために設けるものである。第１ｐ＋型層２３および第２ｐ＋型層５２の不純物濃度は、第１ウェル層２１の不純物濃度より高く設定することが望ましく、例えば１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３の範囲とする。これは、第１ｐ＋型層２３および第２ｐ＋型層５２が低抵抗であることが望ましいためである。
【００２６】
図１に示すとおり、第１ソース層２２、第１ｐ＋型層２３及び第２ｐ＋型層５２の上には、おもて面オーミック電極８１が設けられている。さらに、おもて面オーミック電極８１の上には、ソース電極８２が設けられている。ソース電極８２はおもて面オーミック電極８１を介して第１ソース層２２、第１ｐ＋型層２３及び第２ｐ＋型層５２に電気的に接続されている。おもて面オーミック電極８１はソース電極８２と第１ソース層２２、第１ｐ＋型層２３及び第２ｐ＋型層５２との間の接触抵抗を低減している。
【００２７】
また、図１に示すとおり、ソース電極８２と第１ゲート電極７１及びｐ型ピラー層１４の間には層間絶縁層３３が設けられている。第１ゲート電極７１とソース電極８２は、層間絶縁層３３によって電気的に絶縁されている。
【００２８】
また、図１によると、層間絶縁層３３の一部領域は、第１ソース層２２の上面上に設けられている。しかしながら層間絶縁層３３の一部領域は、第１ソース層２２の上面上に設けられていなくても構わない。また、層間絶縁層３３の一部は、第２ｐ＋型層５２の上面上に設けられていても設けられていなくても構わない。
【００２９】
図１に示すとおり、半導体領域４０の第２主面側には、裏面オーミック電極９１を介してドレイン電極９２が形成されている。ドレイン電極９２には金またはその他の金属またはそれらの積層体が用いられる。
【００３０】
次に、本実施の形態における半導体装置の動作について説明する。図３は、本実施の形態における半導体装置の動作を示すＡ−Ａ’断面図である。第１ゲート電極７１に特定の電圧値(第１しきい値電圧)よりも高い電圧が印加されたとき、第１ウェル層２１内のうち、第１側面絶縁層３５に接している領域にチャネルが形成される。その結果、ドレイン電極９２とソース電極８２との間の抵抗値が低くなり、ドレイン電極９２に正電圧を印加することでドレイン電極９２とソース電極８２との間に矢印５０１の方向に電流が流れる（オン状態）。
【００３１】
一方、第１ゲート電極７１に第１しきい値電圧よりも低い電圧が印加されたとき、上記チャネルは消失する。その結果、半導体装置のドレイン電極９２とソース電極８２との間の抵抗値が高くなり、電流がほとんど流れなくなる（オフ状態）。
【００３２】
次に、本実施の形態における半導体装置の製造方法について説明する。図４〜図１２は、本実施の形態における半導体装置の製造方法を示す図である。ここで、スーパージャンクション構造の形成方法は、主にマルチエピタキシャル方式とトレンチフィル方式の２つがある。マルチエピタキシャル方式は、ｎ型の半導体層のエピタキシャル成長とｐ型不純物のイオン注入を繰り返す方式である。スーパージャンクション構造においては、耐圧を向上するために、ｐ型ピラー層の深さを深くすることが有効である。マルチエピタキシャル方式は、イオン注入の注入可能深さでその繰り返し回数が決まる。例えば、１μｍの深さまで注入することが可能な場合に１０μｍのスーパージャンクション層を形成する場合、エピタキシャル成長とイオン注入の繰り返しを１０回行う必要がある。
【００３３】
一方、トレンチフィル方式は、まず必要なスーパージャンクション層の厚さだけｎ型導電型の半導体層をエピタキシャル成長させた後、異方性エッチングによりトレンチを形成し、その後ｐ型導電型の半導体層をエピタキシャル成長することでトレンチを埋め込む方式である。トレンチフィル方式は上記マルチエピタキシャル方式と比較してプロセスの工数が少ない。本実施の形態で説明する半導体装置の製造方法は、トレンチフィル方式における製造方法である。
【００３４】
まず、図４に示すとおり、ｎ＋型の炭化珪素基板１１を用意する。次に、図５に示すとおり、化学気相堆積（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法により、ｎ型のエピタキシャル結晶層１２を炭化珪素基板１１上にエピタキシャル成長させる。後述のとおり、ｎ型ピラー層１３は、エピタキシャル結晶層１２によって形成されている。エピタキシャル結晶層１２の厚さはｎ型ピラー層１３の厚さに応じて適宜設定すればよい。
【００３５】
次に、エピタキシャル結晶層１２の表面上に酸化膜１７を堆積させる。この酸化膜１７は、後の工程にてｐ型ピラー層１４を形成するためにエッチングする時のマスクとするために堆積するものである。酸化膜１７の厚さはｐ型ピラー層１４の厚さに応じて適宜設定すればよい。
【００３６】
酸化膜１７の堆積後、図６に示すとおり、フォトレジストを用いてｐ型ピラー層１４を形成するための酸化膜１７からなるマスクパターンを形成する。
【００３７】
次に、エピタキシャル結晶層１２をエッチングする（第１エッチング工程）。図７に示すとおり、エピタキシャル結晶層１２の表面上には、酸化膜１７で形成されたマスクパターンが間隔を空けて堆積している。したがって、複数のピラー形成用トレンチ１８がエピタキシャル結晶層１２に間隔を空けて形成される。後の工程で形成されるｐ型ピラー層１４の形状はこのピラー形成用トレンチ１８の形状となるため、ピラー形成用トレンチ１８の形状の制御がより簡単なドライエッチングによりエッチングすることが望ましい。
【００３８】
次に、図８に示すとおり、エピタキシャル成長によってピラー形成用トレンチ１８の内部にｐ型の炭化珪素のエピタキシャル結晶層１９を成長させる（結晶成長工程）。ｐ型の炭化珪素のエピタキシャル結晶層１９の不純物濃度は、ｎ型ピラー層１３のうち第１ウェル層２１を省いた領域に含まれる実効不純物量とｐ型ピラー層１４に含まれる実効不純物量とが同じとなるように、すなわち、チャージバランスするように設定される。
【００３９】
次に、図９に示すとおり、ｐ型のエピタキシャル結晶層１９及びｎ型のエピタキシャル結晶層１２の一部を化学機械研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）により除去し、ｎ型のエピタキシャル結晶層１２を炭化珪素基板１１の上面側に露出させる。炭化珪素基板１１の上面側に露出したｎ型のエピタキシャル結晶層１２の一部によってｎ型ピラー層１３が形成される。ｐ型のエピタキシャル結晶層１９によってｐ型ピラー層１４が形成される。ｎ型ピラー層１３及びｐ型ピラー層１４によって、スーパージャンクション層１５が形成される。
【００４０】
次に、フォトレジストなどにより注入マスクを形成し、ｐ型の不純物であるＡｌイオンをｎ型ピラー層１３の上部にイオン注入して、図１０に示すとおり、ｎ型ピラー層１３内であってｎ型ピラー層１３の上面に第２導電型の第１ウェル層２１を形成する（第１イオン注入工程）。イオン注入完了後、注入マスクを除去する。
【００４１】
次に、フォトレジストなどにより注入マスクを形成し、ｎ型の不純物であるＮイオンを第１ウェル層２１の上部にイオン注入して、図１０に示すとおり、第１ウェル層２１内であって第１ウェル層２１の上面に第１導電型の第１ソース層２２を選択的に形成する（第２イオン注入工程）。イオン注入完了後、注入マスクを除去する。
【００４２】
第１ソース層２２の深さは第１ウェル層２１の深さより浅いものとする。第１ソース層２２の深さと第１ウェル層２１の深さとの差でチャネル長が決定されるため、第１ソース層２２の深さは所望の電気的特性が得られるような設定とすればよい。
【００４３】
次に、フォトレジストなどにより注入マスクを形成し、ｐ型の不純物であるＡｌをｐ型ピラー層１４の上部及び第１ソース層２２の上部にイオン注入して、図１０に示すとおり、第１ｐ＋型層２３および第２ｐ＋型層５２を同時に形成する。イオン注入完了後、注入マスクを除去する。
【００４４】
なお、第１ウェル層２１、第１ソース層２２、第１ｐ＋型層２３および第２ｐ＋型層５２を形成する順序は任意であり、必ずしも上記の工程順でなくても構わない。
【００４５】
次に、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中または真空中で例えば１５００〜２１００℃、３０秒〜１時間のアニール処理を実施する。このアニール処理により、イオン注入されたＡｌおよびＮを電気的に活性化させる。
【００４６】
次に、図１１に示すとおり、第１トレンチ７４を形成する（第２エッチング工程）。具体的には、まずはレジストなどを用いて、ｎ型ピラー層１３とｐ型ピラー層１４の境界であって少なくともｐ型ピラー層１４を含む領域をエッチングするようにエッチングマスクを形成する。その後、エッチングにより第１トレンチ７４を形成し、最後に注入マスクを除去する。
【００４７】
なお、必ずしも酸化膜１７をマスクパターンとして用いる必要はなく、レジストマスクなどを用いてもよい。また、アニール工程と第１トレンチ７４を形成する工程の順序は任意であり、第１トレンチ７４を形成した後にアニール処理を実施してもよい。
【００４８】
次に、熱酸化法またはＣＶＤ法を用いて、第１トレンチ７４の側面及び底面にシリコン酸化層を形成する（絶縁層形成工程）。これにより、図１２に示すとおり、第１トレンチ７４の側面には第１側面絶縁層３５が形成され、第１トレンチ７４の底面には第１底面絶縁層３６が形成される。第１側面絶縁層３５および第１底面絶縁層３６の厚さはそれぞれ、例えば３０ｎｍ〜１５０ｎｍである。
【００４９】
次に、第１側面絶縁層３５及び第１底面絶縁層３６で囲まれた領域に、ドープトポリシリコンをＣＶＤ法により形成する（ゲート形成工程）。このとき、第１トレンチ７４の内部にはドープトポリシリコンが十分に埋め込まれることが望ましい。
【００５０】
次に、スーパージャンクション層１５の上面に堆積されたドープトポリシリコンをエッチバックにより除去する。このとき、第１トレンチ７４の内部のドープトポリシリコンは残存するようにする。第１トレンチ７４の内部に残存したドープトポリシリコンにより、図１２に示すとおり第１ゲート電極７１が形成される。なお、第１トレンチ７４の内部のドープトポリシリコンの上面がスーパージャンクション層１５の上面よりも下方にあっても問題はない。ただし、第１トレンチ７４の内部のドープトポリシリコンの上面は第１ソース層２２の底面よりも上方にある必要がある。この工程にて半導体領域４０は完成する。
【００５１】
次に、半導体領域４０の第１主面上にＣＶＤ法などにより絶縁層を堆積させる。その後、活性領域内で絶縁層をレジストマスクなどを用いて除去することで、第１ソース層２２、第１ｐ＋型層２３、および、第２ｐ＋型層５２に到達するソースコンタクトホールを形成する。このとき残存した絶縁層によって層間絶縁層３３が形成される。ここで活性領域とは、半導体装置に電圧を印加したときに電流が流れる半導体領域のことである。また、活性領域の周囲に沿って形成されている半導体領域のことを終端領域という。
【００５２】
次に、半導体領域４０の第１主面上にスパッタ蒸着法などを用いてニッケル（Ｎｉ）を主成分とする金属膜を形成した後、６００〜１１００℃の温度の熱処理を行ない、Ｎｉを主成分とする金属膜と第１ソース層２２、第１ｐ＋型層２３および第２ｐ＋型層５２の上面とを反応させて、両者の間にシリサイド層を形成する。続いて、反応してできたシリサイド層以外の、層間絶縁層３３の上に残留した金属膜を除去する。これによりおもて面オーミック電極８１が形成される。
【００５３】
次に、半導体領域４０の第２主面上にスパッタ蒸着法などを用いてＮｉを主成分とする金属膜を形成した後、半導体領域４０の第２主面上を熱処理することにより半導体領域４０の第２主面上に裏面オーミック電極９１を形成する。
【００５４】
次に、半導体領域４０の第１主面上に、スパッタ蒸着法または真空蒸着法などによりＡｌを含む金属膜を形成する。このとき、各コンタクトホールに金属が完全に埋め込まれることが望ましい。その後、不要な部分の金属膜をレジストマスクを用いたウェットエッチングなどで除去することでソース電極８２を形成する。
【００５５】
次に、裏面オーミック電極９１の表面にスパッタ蒸着法などを用いて金を含む金属膜を形成し、ドレイン電極９２を形成する。上記の一連の工程によって、図１に示すような本実施の形態における半導体装置が完成する。
【００５６】
なお、上記の一連の工程に、一般にガードリングと呼ばれる終端領域に形成される第２導電型の半導体層を形成する工程や、一般にフィールド絶縁層と呼ばれる終端領域の例えばゲート配線やゲートパッドなどの下に形成される絶縁層などを形成する工程などを適宜追加してもよい。
【００５７】
また、一般に、半導体装置の製造工程の各プロセスにおいて半導体装置の局所的な形状はプロセスの仕上がりに影響を与える。このため、例えば形状が周期的ではない場合は局所的な形状の仕上がりが一定ではなくなる場合があり、局所的な特性のばらつきを引き起こす。局所的な特性のばらつきは素子の信頼性悪化の原因となる。そこで、本実施の形態においてはｎ型ピラー層１３の間隔、及びｐ型ピラー層１４の間隔をそれぞれ一定とすることで局所的な特性のばらつきを抑え、半導体装置の信頼性悪化を防いでいる。
【００５８】
また、第１ウェル層２１及び第１ソース層２２等の半導体で形成された領域や第１トレンチ７４等の半導体以外で形成された領域は、本実施の形態のようにストライプ状に形成するのが望ましい。オフ角を有する炭化珪素基板１１を用いて結晶成長工程を実施する場合、レジストパターンニングのための露光工程で利用するアライメントマークが、オフ角に対応する方向にずれるということが起こりえる。その場合、第１ウェル層２１、第１ソース層２２等の半導体で形成された領域や第１トレンチ７４等の半導体以外で形成された領域は、ｎ型ピラー層１３に対してオフ角に対応した方向にずれた位置に形成されることになる。
【００５９】
例えば、第１ウェル層２１及び第１ソース層２２等の半導体で形成された領域や第１トレンチ７４等の半導体以外で形成された領域が、格子形状に形成される場合、アライメントマークがいずれの方向にずれた場合においても特性変動が生じる可能性がある。しかしながら、第１ウェル層２１及び第１ソース層２２等の半導体で形成された領域や第１トレンチ７４等の半導体以外で形成された領域が、ストライプ形状に形成される場合、アライメントマークのずれが生じる方向をストライプが延在する方向と一致させることで特性変動を抑えることができる。なお、このずれの大きさはｐ型ピラー層１４の深さが深いほど大きくなる。
【００６０】
上述のとおり、本発明における半導体装置では、第１トレンチ７４の底面に設けられた第１底面絶縁層３６と、第１トレンチ７４内に設けられ、第１側面絶縁層３５を介して第１ウェル層２１と第１ソース層２２と向かい合っており、第１底面絶縁層３６を介してｐ型ピラー層１４と向かい合う第１ゲート電極と、を備えている。その結果、本実施の形態における半導体装置がオフ状態において空乏化したｐ型ピラー層１４により第１底面絶縁層３６に印加される電界が低減される。その結果、信頼性が高い半導体装置が得られるという効果を奏する。
【００６１】
また、既存のスーパージャンクション構造を備えた半導体装置であれば、電界低減用のｐ型半導体層を形成する等の工程追加も必要無い。
【００６２】
特に、第１底面絶縁層３６全体がｐ型ピラー層１４に接していれば、電界低減の効果はさらに高く炭化珪素ＭＯＳＦＥＴの信頼性をより向上するという更なる効果を奏する。
【００６３】
なお、図１及び図２に示すとおり、第１トレンチ７４は、ストライプ形状に形成されたｐ型ピラー層１４に対し、両側のｎ型ピラー層１３との境界に設けられているが、いずれか片側の境界に設けてもよい。しかしながら、ストライプ形状に形成されたｐ型ピラー層１４に対し、両側のｎ型ピラー層１３との境界に設けるほうが、いずれか片側の境界に設けるよりもチャネル幅密度が大きくなるので、その結果オン抵抗を低減することができる。
【００６４】
実施の形態２
以下、本実施の形態の構成を図１３〜図１５を用いて説明する。図１３は、本実施の形態における半導体装置の断面図であって、図１４のＢ−Ｂ’を結ぶ補助線の部分の断面図である。図１４は、本実施の形態の半導体装置において、半導体領域の上面を示す平面図である。なお、本実施の形態の半導体装置は、実施の形態１と共通している部分がほとんどであり、実施の形態１における半導体装置との相違点についてのみ説明する。
【００６５】
本実施の形態における半導体装置は、図１３に示すとおり、実施の形態１に係る半導体装置の構成に加えて、ｐ型ピラー層１４内であってｐ型ピラー層１４の上面にｐ型の第２ウェル層２６が設けられている。また、第２ウェル層２６内であって第２ウェル層２６の上面にｎ＋型の第２ソース層２７が設けられている。本実施の形態におけるｐ型ピラー層１４は第２ウェル層２６及び第２ソース層２７を含む。
【００６６】
また、図１３に示すとおり、第１側面絶縁層３５は第１トレンチ７４内の両側面に設けられている。第１側面絶縁層３５は第２ウェル層２６及び第２ソース層２７と接している。第１底面絶縁層３６は第２ウェル層２６と接している。すなわち、第１底面絶縁層３６は、ｐ型ピラー層１４のうちｐ型の領域と接している。第２ウェル層２６は平面視ではストライプ形状に形成されている。
【００６７】
第２ウェル層２６の不純物濃度は、ｐ型ピラー層１４のうち第２ウェル層２６を省いた領域の不純物濃度と同じでもよいし、異なっていてもよい。また、第２ウェル層２６の不純物濃度は炭化珪素基板１１に対して垂直な方向に濃度が変化するような分布を有してもよい。また、第２ウェル層２６の不純物濃度の濃度分布が、第１底面絶縁層３６に接している箇所の不純物濃度がｐ型ピラー層１４のうち第２ウェル層２６を省いた領域の不純物濃度と同じになるような分布を呈していてもよい。一般的に、ＭＯＳＦＥＴのしきい値電圧はウェル領域の不純物濃度に依存するため、第２ウェル層２６の不純物濃度は狙いとするしきい値電圧を実現するような適切な不純物濃度とすればよい。なお本実施の形態においては、第２ウェル層２６の不純物濃度はｐ型ピラー層１４のうち第２ウェル層２６を省いた領域の不純物濃度より高く、第２ウェル層２６の不純物濃度は一定であるものとして説明する。
【００６８】
図１３に示すとおり、第２ウェル層２６内であって第２ウェル層２６の上面には、ｎ＋型の第２ソース層２７が形成されている。図１４に示すとおり、第２ソース層２７は平面視でストライプ形状に形成されている。本実施の形態におけるおもて面オーミック電極８１は、第１ソース層２２、第１ｐ＋型層２３、及び第２ｐ＋型層５２に加え、第２ソース層２７にも接している。
【００６９】
次に、本実施の形態における半導体装置の動作について説明する。図１５は、本実施の形態における半導体装置の動作を示すＢ−Ｂ’断面図であって、図１４のＢ−Ｂ’を結ぶ補助線の部分の断面図である。第１ゲート電極７１に特定の電圧値(第１しきい値電圧)よりも高い電圧が印加されたとき、第１ウェル層２１内のうち第１側面絶縁層３５に接している領域にチャネルが形成される。その結果、実施の形態１と同様にドレイン電極９２に正電圧を印加することでドレイン電極９２とソース電極８２との間に矢印５０１の方向に電流が流れる。
【００７０】
さらに、本実施の形態における半導体装置では、ソース電極８２と電気的に接続された第２ソース層２７をｐ型ピラー層１４の上部に備えている。このため、第１ゲート電極７１に特定の電圧値(第２しきい値電圧)よりも高い電圧が印加されたとき、第２ウェル層２６内の第１側面絶縁層３５に接している領域にもチャネルが形成される。その結果、ドレイン電極９２に正電圧を印加することでドレイン電極９２とソース電極８２との間に矢印５０１の方向に電流が流れるとともに、矢印５０２の方向にも電流が流れる。なお、第１しきい値電圧と第２しきい値電圧は同じであってもよいし、異なっていてもよい。
【００７１】
次に、本実施の形態における半導体装置の製造方法について説明する。なお、本実施の形態の半導体装置の製造方法は、実施の形態１と共通している部分がほとんどであり、実施の形態１における半導体装置の製造方法との相違点についてのみ説明する。
【００７２】
本実施の形態に係る半導体装置の製造方法には、ｐ型ピラー層１４の上面に第２ウェル層２６を形成する工程が含まれる。上記工程は、フォトレジストなどの注入マスクによって、図９に示されているｐ型ピラー層１４の上面にｐ型の不純物であるＡｌ（アルミニウム）をイオン注入し、図１３で示すような第２ウェル層２６を形成する。第２ウェル層２６の深さは例えば０．５〜４μｍ程度とする。第２ウェル層２６の深さはｐ型ピラー層１４の深さより浅い。第２ウェル層２６の不純物濃度はｐ型ピラー層１４のうち第２ウェル層２６を省いた領域の不純物濃度と同じとするか、高いものとし、第２ウェル層２６の不純物濃度はｐ型ピラー層１４のうち第２ウェル層２６を省いた領域の不純物濃度より高いものとし、例えば１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３の範囲とする。イオン注入完了後、注入マスクを除去する。
【００７３】
また、本実施の形態に係る半導体装置の製造方法には、上記で形成された第２ウェル層２６の上面に第２ソース層２７を形成する工程が含まれる。上記工程では、フォトレジストの注入マスクによって、上記で形成された第２ウェル層２６の上面にｎ型の不純物であるＮ（窒素）をイオン注入し、図１３で示すような第２ソース層２７を形成する。
【００７４】
第２ソース層２７の深さは第２ウェル層２６の深さより浅い。第２ソース層２７の深さはｐ型ピラー層１４の深さよりも浅くなければならない。また、第２ソース層２７の不純物濃度は第１ソース層２２の不純物濃度より高くてもよく低くてもよい。また、第２ウェル層２６の不純物濃度は炭化珪素基板１１に対して垂直な方向に濃度分布を有してもよい。例えば１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲とし、本工程でイオン注入したｎ型の不純物濃度は第２ウェル層２６のｐ型の不純物濃度を超えるものとする。イオン注入完了後、注入マスクを除去する。
【００７５】
上記で述べたｐ型ピラー層１４の上面に第２ウェル層２６を形成する工程、及び第２ウェル層２６の上面に第２ソース層２７を形成する工程は、第１ウェル層２１、第１ソース層２２、第１ｐ＋型層２３および第２ｐ＋型層５２を形成する工程の間または前後に追加すればよく、また、各工程の順序は任意であり、必ずしも上記の工程順でなくても構わない。
【００７６】
上述したとおり、本実施の形態における半導体装置は、ｐ型ピラー層１４内であってｐ型ピラー層１４の上面にｐ型の第２ウェル層２６が設けられている。また、図１３に示すとおり、第１側面絶縁層３５は第２ウェル層２６と第２ソース層２７と接しており、第１底面絶縁層３６は第２ウェル層２６と接している。その結果、半導体装置がオン時に第２ウェル層２６内のうち第１側面絶縁層３５に接している領域にもチャネルが形成される。。一方、特許文献１に記載の半導体素子は、ｎ型ピラー層内にトレンチゲート型のゲート構造が１つ設けられている。このため、本実施の形態における半導体装置は、特許文献１に記載の半導体素子よりもチャネル幅密度が大きい。したがって、本実施の形態における半導体装置は、特許文献１に記載の半導体素子よりもオン抵抗を低減することができるという更なる効果を奏する。
【００７７】
なお、トレンチフィル方式では形成するトレンチの深さが深いほど、プロセス上の制約からｐ型ピラー層の幅が大きくなる。例えば、半導体材料として炭化珪素を用いた場合、６．５ｋＶの耐圧を実現するためには４０μｍ程度の深さのｐ型ピラー層が必要とされる。トレンチフィル方式では一般に、堆積酸化膜のパターンをマスクとしたドライエッチングによりトレンチを形成する。堆積酸化膜のパターンはウエハ全面に酸化膜を堆積させたのち、パターニングされたレジストマスクを用いたドライエッチングにより形成される。すなわち、ウエハ上にトレンチを形成するためにドライエッチング工程が２回実施される。
【００７８】
ドライエッチングの際、酸化膜マスクないしレジストマスクはその上面からだけでなくその端面からも徐々にエッチングされるため、ポジ型レジストを用いる場合はレジストマスクの写真製版における露光領域の幅ないし面積よりも、仕上がりのトレンチ領域の幅ないし面積のほうが大きくなる。６．５ｋＶの耐圧を実現するために４０μｍ程度の深さのトレンチを形成する場合は、マスク端面がエッチングされる影響により、写真製版における露光領域が十分狭い場合でも、形成されるトレンチの幅はおおよそ７ｕｍ以上となる。
【００７９】
一方で、トレンチが形成されない領域、すなわちマスクがある領域について、マスクの幅をどこまでも狭くすることはできない。これは、レジスト幅が狭い場合にはレジストが倒れたりマスクがウエハから剥がれたりすることで、意図したパターンが形成されない恐れがあるためである。特に、スーパージャンクション構造を形成する場合はマスクパターンの平面視におけるアスペクト比が非常に大きいため、これらのパターン形成不良が生じる可能性がより高くなる。そこで、安定してトレンチ構造を形成するためにはｎ型ピラー層はおおよそ５μｍ以上の幅が必要となる。よって、４０μｍ程度の深さのｐ型ピラー層１４を形成するためには、ピラーピッチはおおよそ１２μｍ以上となる。
【００８０】
本実施の形態における半導体装置は、マルチエピタキシャル方式よりも量産性の高いトレンチフィル方式を用いて製造した場合、ｐ型ピラー層１４の幅が非常に大きくなる。特許文献１に記載の半導体素子の場合、ｐ型ピラー層にトレンチが設けられていないので、チャネル幅密度の低下の影響が大きい。本実施の形態の半導体装置において、特許文献１に記載の半導体素子よりも半導体装置のオン抵抗を低減することができるという効果の意義は大きい。
【００８１】
また、一般に、炭化珪素に形成されたトレンチ内に炭化珪素をエピタキシャル結晶成長させることは、シリコンに形成されたトレンチ内にシリコンを埋め込むことと比較して困難である。このため、トレンチフィル方式によってｐ型ピラー層１４を形成する場合は、シリコンと比較してより幅の広い第１トレンチ７４が必要になる可能性がある。このため、炭化珪素においては半導体装置のオン抵抗を低減することができるという効果の意義は大きい。
【００８２】
なお、第２ウェル層２６の深さが第１トレンチ７４の深さよりも浅く、かつ、第２ウェル層２６の不純物濃度プロファイルが第１ウェル層２１の不純物濃度プロファイルと同じ場合は、第２ウェル層２６と第１ウェル層２１を同時に形成してもよい。その場合は、単一の注入マスクを用いることができるためパターニングおよび注入の回数が少なく済み、製造工程を簡略化することができるという更なる効果を奏する。
【００８３】
また、第２ソース層２７の不純物濃度プロファイルが第１ソース層２２の不純物濃度プロファイルと同じ場合は、第２ソース層２７と第１ソース層２２を同時に形成してもよい。その場合は、単一の注入マスクを用いることができるためパターニングおよび注入の回数が少なく済み、製造工程を簡略化することができるという更なる効果を奏する。
【００８４】
実施の形態３
以下、本実施の形態の構成を図１６〜図１７を用いて説明する。図１６は、本実施の形態における半導体装置の断面図であって、図１７のＣ−Ｃ’を結ぶ補助線の部分の断面図である。図１７は、本実施の形態の半導体装置において、半導体領域の上面を示す平面図である。なお、本実施の形態の半導体装置は、実施の形態２と共通している部分がほとんどであり、実施の形態２における半導体装置との相違点についてのみ説明する。
【００８５】
本実施の形態における半導体装置は、図１６に示すとおり、実施の形態２に係る半導体装置の構成に対し、第２ソース層２７の代わりに第２ソース層２７ａを有する。第２ソース層２７ａは第１ソース層２２よりも深く形成されている。すなわち、第２ソース層２７ａの底面は、第１ソース層２２の底面よりも半導体領域４０の第２主面に近い。
【００８６】
次に、本実施の形態に係る半導体装置の製造方法について説明する。本実施の形態における半導体装置の製造方法は、実施の形態２における第２ソース層２７を形成する工程に対し、第２ソース層２７ａの深さが第１ソース層２２の深さよりも深くなるようにイオン注入を実施すればよい。
【００８７】
上述したとおり、本実施の形態における半導体装置は、第２ソース層２７ａの底面は、第１ソース層２２の底面よりも炭化珪素基板１１に近い。その結果、実施の形態２における半導体装置よりも第２ウェル層２６側に形成されるチャネル長が短くなり、第２ウェル層２６側のチャネル抵抗がより小さくなる。その結果、実施の形態２と比較して半導体装置のオン抵抗を低減することができるという更なる効果を奏する。
【００８８】
実施の形態４
以下、本実施の形態の構成を図１８〜図１９を用いて説明する。図１８は、本実施の形態における半導体装置の断面図であって、図１９のＤ−Ｄ’を結ぶ補助線の部分の断面図である。図１９は、本実施の形態の半導体装置において、半導体領域の上面を示す平面図である。なお、本実施の形態の半導体装置は、実施の形態２と共通している部分がほとんどであり、実施の形態２における半導体装置との相違点についてのみ説明する。
【００８９】
本実施の形態における半導体装置は、図１８に示すとおり、第１底面絶縁層３６の代わりに第１底面絶縁層３６ａを有する。第１底面絶縁層３６ａは第１側面絶縁層３５よりも膜厚が小さく形成されている。
【００９０】
次に、本実施の形態に係る半導体装置の製造方法について説明する。本実施の形態における半導体装置の製造方法は、実施の形態２における第１底面絶縁層３６を形成する工程に対し、第１底面絶縁層３６ａが第１側面絶縁層３５よりも膜厚が小さくなるようにすればよい。
【００９１】
本実施の形態では、炭化珪素基板１１の第１主面側への面として（０００１）面を用いている。（０００１）面は、炭化珪素の結晶面のうち最も酸化レートの遅い面である。このため、熱酸化により第１側面絶縁層３５と第１底面絶縁層３６を形成することで、自ずと第１底面絶縁層３６の厚さの方が第１側面絶縁層３５の厚さよりも薄くなる。
【００９２】
上述したとおり、本実施の形態における半導体装置は、第１底面絶縁層３６ａよりも第１側面絶縁層３５の膜厚が小さい。したがって、本実施の形態の半導体装置がオン状態のとき、第１底面絶縁層３６ａ近辺には、実施の形態２における半導体装置よりも大きな電界が印可される。すなわち、半導体装置がオン時に第１底面絶縁層３６ａ近傍には、反転キャリアが多く生成されることによって、チャネル抵抗は低減される。その結果、実施の形態２と比較して半導体装置のオン抵抗を低減することができるという更なる効果を奏する。
【００９３】
実施の形態５
以下、本実施の形態の構成を図２０〜図２１を用いて説明する。図２０は、本実施の形態における半導体装置の断面図であって、図２１のＥ−Ｅ’を結ぶ補助線の部分の断面図である。図２１は、本実施の形態の半導体装置において、半導体領域の上面を示す平面図である。
【００９４】
本実施の形態の半導体装置は、実施の形態３の第２ソース層２７ａと、実施の形態４の第１底面絶縁層３６ａをともに備えたものである。本実施の形態における半導体装置の製造方法も、実施の形態３の第２ソース層２７ａの製造方法と、実施の形態４の第１底面絶縁層３６ａの製造方法とを組み合わせたものであり、詳細な説明は省略する。
【００９５】
上述のとおり、実施の形態３の第２ソース層２７ａと、実施の形態４の第１底面絶縁層３６ａをともに備えているので、実施の形態３及び実施の形態４における半導体装置と同様の効果を奏する。
【００９６】
実施の形態６
以下、本実施の形態の構成を図２２〜図２３を用いて説明する。図２２は、本実施の形態における半導体装置の断面図であって、図２３のＦ−Ｆ’を結ぶ補助線の部分の断面図である。図２３は、本実施の形態の半導体装置において、半導体領域の上面を示す平面図である。なお、本実施の形態の半導体装置は、実施の形態２と共通している部分がほとんどであり、実施の形態２における半導体装置との相違点についてのみ説明する。
【００９７】
本実施の形態における半導体装置は、図２２に示すとおり、第１トレンチ７４の代わりに第１トレンチ７４ａを有する。第１トレンチ７４ａは、ｎ型ピラー層１３とｐ型ピラー層１４との境界をまたがって形成されている。すなわち、本実施の形態における第１底面絶縁層３６は、ｎ型ピラー層１３及びｐ型ピラー層１４の第２ウェル層２６と接するように設けられている。本実施の形態における第１底面絶縁層３６への電界集中は、第１トレンチ７４ａの底部近傍のｎ型ピラー層１３と、第２ウェル層２６及びｐ型ピラー層１４との界面に生じる空乏層により緩和される。
【００９８】
次に、本実施の形態に係る半導体装置の製造方法について説明する。本実施の形態における半導体装置の製造方法は、図１１で示されている第１トレンチ７４を形成する工程に対し、ｎ型ピラー層１３とｐ型ピラー層１４との境界をまたぐ位置に第１トレンチ７４ａが形成されるようにエッチングすればよい。すなわち、第１トレンチ７４ａを形成する際のマスクの開口パターンの位置がｎ型ピラー層１３とｐ型ピラー層１４との境界をまたぐ位置になるようにすればよい。
【００９９】
上述したとおり、本実施の形態における半導体装置は、第１底面絶縁層３６がｎ型ピラー層１３及びｐ型ピラー層１４の第２ウェル層２６と接するように設けられている。したがって、半導体装置のオン時に、第２ウェル層２６に生成される横方向のチャネル長が実施の形態２における半導体装置よりも短くなる。その結果、半導体装置のチャネル抵抗が低減されるという更なる効果を奏する。
【０１００】
なお、本実施の形態における半導体装置は、実施の形態３と同様、第２ソース層２７の代わりに、第１ソース層２２の深さよりも深い第２ソース層２７ａを有していてもよい。その場合、実施の形態３における半導体装置と同様の効果を奏する。
【０１０１】
実施の形態７
以下、本実施の形態の構成を図２４〜図２５を用いて説明する。図２４は、本実施の形態における半導体装置の断面図であって、図２５のＧ−Ｇ’を結ぶ補助線の部分の断面図である。図２５は、本実施の形態の半導体装置において、半導体領域の上面を示す平面図である。図２０に示されている実施の形態５における半導体装置のＥ−Ｅ’断面と、図２５に示されている本実施の形態における半導体装置のＧ−Ｇ’断面は、同様の構成を有する。本実施の形態の半導体装置は、実施の形態５と共通している部分がほとんどであり、実施の形態５における半導体装置との相違点についてのみ説明する。
【０１０２】
図２５に示すとおり、本実施の形態における半導体装置は、平面視がストライプ形状の第１トレンチ７４に加えて、ｎ型ピラー層１３内に平面視で第１トレンチ７４と垂直方向に第２トレンチ７４ｂが設けられている（図２５内の点線で囲われている箇所）。第２トレンチ７４ｂ内の側面には、第２側面絶縁層３５ｂが設けられている。前記第２トレンチ７４ｂの底面には、図示しない第２底面絶縁層が設けられている。前記第２トレンチ７４ｂ内には、第２ゲート電極７１ｂが第２側面絶縁層３５ｂを介して第１ウェル層２１と第１ソース層２２と向かい合うように設けられている。図２５に示すとおり、第２トレンチ７４ｂは、平面視において第１トレンチ７４とつながっている。
【０１０３】
次に、本実施の形態に係る半導体装置の製造方法について説明する。本実施の形態における半導体装置の製造方法は、第２トレンチ７４ｂを形成すること以外は実施の形態５における半導体装置の製造方法と同様である。第２トレンチ７４ｂは第１トレンチ７４と同様の製造方法で製造することができる。
【０１０４】
上述したとおり、本実施の形態における半導体装置は、平面視がストライプ形状の第１トレンチ７４に対して、平面視で垂直方向に第２トレンチ７４ｂがｎ型ピラー層１３内に設けられている。したがって、第２トレンチ７４ｂを有する分、実施の形態５における半導体装置よりもチャネル幅密度が大きい。その結果、半導体装置のチャネル抵抗が低減されるという更なる効果を奏する。
【０１０５】
また、本実施の形態における半導体装置は、実施の形態１と同様に、本実施の形態における半導体装置がオフ状態において空乏化したｐ型ピラー層１４により第１底面絶縁層３６ａに印加される電界が低減される。その結果、信頼性が高い半導体装置が得られるという効果を奏する。
【０１０６】
また、本実施の形態におけるｐ型ピラー層１４には、第２ウェル層２６及び第２ソース層２７が設けられていなくてもよい。その場合、既存のスーパージャンクション構造を備えた半導体装置において、電界低減用のｐ型半導体層を形成する等の工程追加も必要無い。
【０１０７】
なお、第１ゲート電極７１及び第２ゲート電極７１ｂは直接つながっていなくてもよい。第１ゲート電極７１及び第２ゲート電極７１ｂは電気的に接続していればよい。その場合も同様の効果を奏する。
【０１０８】
実施の形態８
以下、本実施の形態の構成を図２６〜図２９を用いて説明する。図２６は、本実施の形態における半導体装置のＨ−Ｈ’断面図であって、図２７のＨ−Ｈ’を結ぶ補助線の部分の断面図である。図２７は、本実施の形態における半導体装置の平面図である。図２０に示されている実施の形態５における半導体装置のＥ−Ｅ’断面と、図２７に示されている本実施の形態における半導体装置のＨ−Ｈ’断面は同様の構成を有する。
【０１０９】
図２７に示すとおり、本実施の形態における半導体装置は、平面視がストライプ形状の第１トレンチ７４に加えて、実施の形態７と同様にｎ型ピラー層１３内に平面視で垂直方向に第２トレンチ７４ｂが形成されている。さらに、第２トレンチ７４ｂの延長上に第３トレンチ７４ｃがｐ型ピラー層１４内に設けられている（図２７内の点線で囲われている箇所）。第３トレンチ７４ｃは第１トレンチ７４に対して平面視で垂直方向に設けられている。第３トレンチ７４ｃ内の側面には、第３側面絶縁層３５ｃが設けられている。第３トレンチ７４ｃの底面には、図示しない第３底面絶縁層が設けられている。第３トレンチ内７４ｃには、第３ゲート電極７１ｃが第３側面絶縁層３５ｃを介して第２ウェル層２６と第２ソース層２７ａと向かい合うように設けられている。第１トレンチ７４は、平面視において第２トレンチ７４ｂとつながっている。第３トレンチ７４ｃは、平面視において第２トレンチ７４ｂとつながっている。
【０１１０】
図２８及び図２９は、本実施の形態における半導体装置の断面図であって、図２７のＩ−Ｉ’を結ぶ補助線の部分の断面図である。ただし、図２８は図２７の紙面の上方から見たＩ−Ｉ’断面図である。図２９は図２７の紙面の下方から見たＩ−Ｉ’断面図である。図２８及び図２９によると、第３ゲート電極７１ｃは第３側面絶縁層３５ｃ及び第３底面絶縁層３６ｃを介して第２ウェル層２６と向かい合うように設けられている。
【０１１１】
図２８及び図２９によると、半導体装置がオン状態では、第２ウェル層２６のうち、第１側面絶縁層３５及び第３側面絶縁層３５ｃと接している箇所が反転しチャネルが形成される。その結果、図２８に示すように、ドレイン電極９２に正電圧を印加することで矢印５０３の方向に電流が流れる。すなわち、チャネル幅密度を大きくすることができる。よって、本実施の形態に係る半導体装置では実施の形態７に係る半導体装置と比較して第２ウェル層２６側のチャネル抵抗が低減し、半導体装置のオン抵抗が低減される。
【０１１２】
次に、本実施の形態に係る半導体装置の製造方法について説明する。本実施の形態における半導体装置の製造方法は、第３トレンチ７４ｃを形成すること以外は実施の形態７における半導体装置の製造方法と同様である。第３トレンチ７４ｃは第１トレンチ７４及び第２トレンチ７４ｂと同様の製造方法で製造することができる。
【０１１３】
上述したとおり、本実施の形態における半導体装置は、第１トレンチ７４及び第２トレンチ７４ｂに加え、第３トレンチ７４ｃがｐ型ピラー層１４内であって第１トレンチ７４と垂直方向に形成されている。したがって、第３トレンチ７４ｃを有する分、実施の形態７における半導体装置よりもチャネル幅密度が大きい。その結果、半導体装置のチャネル抵抗が低減されるという更なる効果を奏する。
【０１１４】
なお、第３ゲート電極７１ｃは、第１ゲート電極７１及び第２ゲート電極７１ｂと直接つながってなくてもよい。第３ゲート電極７１ｃは、第１ゲート電極７１及び第２ゲート電極７１ｂと電気的に接続していればよい。その場合も同様の効果を奏する。
【０１１５】
また、本実施の形態における半導体装置は、第２トレンチ７４ｂを備えていなくてもよい。その場合においても第３トレンチ７４ｃを有する分、実施の形態５における半導体装置よりもチャネル幅密度が大きい。その結果、半導体装置のチャネル抵抗が低減されるという更なる効果を奏する。
【０１１６】
実施の形態９
以下、本実施の形態の構成を図３０〜図３１を用いて説明する。図３０は、本実施の形態における半導体装置の断面図であって、図３１のＪ−Ｊ’を結ぶ補助線の部分の断面図である。図３１は、本実施の形態の半導体装置において、半導体領域の上面を示す平面図である。本実施の形態の半導体装置は、実施の形態５と共通している部分がほとんどであり、実施の形態５における半導体装置との相違点についてのみ説明する。
【０１１７】
本実施の形態における半導体装置は、図３０に示すとおり、第１トレンチ７４に加えて、第２トレンチ７４ｄがｎ型ピラー層１３内に設けられている。図３１に示すとおり、第２トレンチ７４ｄは第１トレンチ７４に対して平行に設けられている。第２トレンチ７４ｄ内の側面には、第２側面絶縁層３５ｄが設けられている。前記第２トレンチ７４ｄの底面には、第２底面絶縁層３６ｄが設けられている。前記第２トレンチ内には、第２ゲート電極７１ｄが第２側面絶縁層３５ｄを介して前記第１ウェル層２１と前記第１ソース層２２と向かい合うように設けられている。
【０１１８】
次に、本実施の形態に係る半導体装置の製造方法について説明する。本実施の形態における半導体装置の製造方法は、第２トレンチ７４ｄを形成すること以外は実施の形態５における半導体装置の製造方法と同様である。第２トレンチ７４ｄは第１トレンチ７４と同様の製造方法で製造することができる。
【０１１９】
上述したとおり、本実施の形態における半導体装置は、第１トレンチ７４に加え、ｎ型ピラー層１３上であって第１トレンチ７４と平行方向に第２トレンチ７４ｄが設けられている。したがって、第２トレンチ７４ｄを有する分、実施の形態５における半導体装置よりもチャネル幅密度が大きい。その結果、半導体装置のチャネル抵抗が低減されるという更なる効果を奏する。
【０１２０】
実施の形態１０
以下、本実施の形態の構成を図３２〜図３３を用いて説明する。図３２は、本実施の形態における半導体装置の断面図であって、図３３のＫ−Ｋ’を結ぶ補助線の部分の断面図である。図３２は、本実施の形態の半導体装置において、半導体領域の上面を示す平面図である。図３０に示されている実施の形態９における半導体装置のＪ−Ｊ’断面と、図３２に示されている本実施の形態における半導体装置のＫ−Ｋ’断面は、同様の構成を有する。本実施の形態の半導体装置は、実施の形態９と共通している部分がほとんどであり、実施の形態９における半導体装置との相違点についてのみ説明する。
【０１２１】
図３３に示すとおり、本実施の形態における半導体装置は、平面視がストライプ形状の第１トレンチ７４及び第２トレンチ７４ｄに対して、平面視で垂直方向に第２トレンチ７４ｂが設けられている（図３３内の一点鎖線で囲われている箇所）。第２トレンチ７４ｂはｎ型ピラー層１３内に設けられている。第２トレンチ７４ｂ内部には、第２ゲート電極７１ｂが設けられている。第２ゲート電極７１ｂは第２側面絶縁層３５ｂを介して第１ウェル層２１及び第１ソース層２２と向かい合うように設けられている。第２トレンチ７４ｂは、平面視において第１トレンチ７４とつながっている。第２トレンチ７４ｂは、平面視において第２トレンチ７４ｄとつながっている。
【０１２２】
次に、本実施の形態に係る半導体装置の製造方法について説明する。本実施の形態における半導体装置の製造方法は、第２トレンチ７４ｂを形成すること以外は実施の形態９における半導体装置の製造方法と同様である。第２トレンチ７４ｂは第１トレンチ７４及び第２トレンチ７４ｄと同様の製造方法で製造することができる。
【０１２３】
上述したとおり、本実施の形態における半導体装置は、平面視がストライプ形状の第１トレンチ７４及び第２トレンチ７４ｄに対して、平面視で垂直方向に第２トレンチ７４ｂが形成されている。したがって、第２トレンチ７４ｂを有する分、実施の形態９における半導体装置よりもチャネル幅密度が大きい。その結果、半導体装置のチャネル抵抗が低減されるという更なる効果を奏する。
【０１２４】
なお、第１ゲート電極７１、第２ゲート電極７１ｄ及び第２ゲート電極７１ｂは直接つながってなくてもよい。第１ゲート電極７１、第２ゲート電極７１ｄ及び第２ゲート電極７１ｂは電気的に接続していればよい。その場合も同様の効果を奏する。
【０１２５】
実施の形態１１
以下、本実施の形態の構成を図３４〜図３７を用いて説明する。図３４は、本実施の形態における半導体装置の断面図であって、図３５のＬ−Ｌ’を結ぶ補助線の部分の断面図である。図３５は、本実施の形態の半導体装置において、半導体領域の上面を示す平面図である。本実施の形態の半導体装置は、実施の形態１０と共通している部分がほとんどであり、実施の形態１０における半導体装置との相違点についてのみ説明する。
【０１２６】
本実施の形態における半導体装置は、図３４に示すとおり、第１トレンチ７４及び第２トレンチ７４ｄに加えて、第４トレンチ７４ｅがｐ型ピラー層１４内に設けられている（図３５内の一点鎖線で囲われている箇所）。図３５に示すとおり、第４トレンチ７４ｅは第１トレンチ７４及び第２トレンチ７４ｄに対して平面視で平行に設けられている。第４トレンチ７４ｅ内には、第４ゲート電極７１ｅが設けられている。第４トレンチ７４ｅ内の側面には、第４側面絶縁層３５ｅが設けられている。第４トレンチ７４ｅ内の両側面の第４側面絶縁層３５ｅは、第２ウェル層及び第２ソース層と接している。第４トレンチ７４ｅの底面には、第４底面絶縁層３６ｅが設けられている。第４トレンチ７４ｅ内には、第４ゲート電極７１ｅが第４側面絶縁層３５ｅを介して第２ウェル層２６と第２ソース層２７ａと向かい合うように設けられている。
【０１２７】
図３５に示すとおり、本実施の形態における半導体装置は、平面視がストライプ形状の第１トレンチ７４に対して、実施の形態１０と同様に平面視で垂直方向に第２トレンチ７４ｂがｎ型ピラー層１３内に設けられている。さらに、第２トレンチ７４ｂの延長上に第３トレンチ７４ｃに設けられている。第３トレンチ７４ｃはｐ型ピラー層１４内に設けられている。第３トレンチ７４ｃ内部には、第３ゲート電極７１ｃが設けられている。
【０１２８】
さらに、図３５に示すとおり、本実施の形態における半導体装置は、平面視がストライプ形状の第１トレンチ７４に対して、実施の形態１０と同様に平面視で平行方向に第２トレンチ７４ｄが設けられている。第２トレンチ７４ｄはｎ型ピラー層１３内に設けられている。平面視がストライプ形状の第１トレンチ７４に対して、平面視で平行方向に第４トレンチ７４ｅが設けられている。第４トレンチ７４ｅはｐ型ピラー層１４内に設けられている。
【０１２９】
図３６及び図３７は、本実施の形態における半導体装置の断面図であって、図３５のＭ−Ｍ’を結ぶ補助線の部分の断面図である。ただし、図３６は図３５の紙面の上方から見たＭ−Ｍ’断面図である。図３７は図３５の紙面の下方から見たＭ−Ｍ’断面図である。図３７及び図３８によると、第３ゲート電極７１ｃは第３側面絶縁層３５ｃ及び第３底面絶縁層３６ｃを介して第２ウェル層２６と向かい合うように設けられている。
【０１３０】
図３６及び図３７によると、半導体装置がオン状態では、第２ウェル層２６のうち、第１側面絶縁層３５、第３側面絶縁層３５ｃ及び第４側面絶縁層３５ｅと接している箇所が反転しチャネルが形成される。その結果、図３６に示すように、ドレイン電極９２に正電圧を印加することで矢印５０４の方向に電流が流れる。すなわち、チャネル幅密度を大きくすることができる。よって、本実施の形態に係る半導体装置では実施の形態１０に係る半導体装置と比較して第２ウェル層２６側のチャネル抵抗が低減し、半導体装置のオン抵抗が低減される。
【０１３１】
次に、本実施の形態に係る半導体装置の製造方法について説明する。本実施の形態における半導体装置の製造方法は、第３トレンチ７４ｃ及び第４トレンチ７４ｅを形成すること以外は実施の形態１０における半導体装置の製造方法と同様である。第３トレンチ７４ｃ及び第４トレンチ７４ｅは第１トレンチ７４、第２トレンチ７４ｂ及び第２トレンチ７４ｄと同様の製造方法で製造することができる。
【０１３２】
上述したとおり、本実施の形態における半導体装置は、平面視が第１トレンチ７４及び第２トレンチ７４ｂに加え、第２トレンチ７４ｂの延長上に第３トレンチ７４ｃが形成されている。さらに、平面視がストライプ形状の第１トレンチ７４に対して、平面視で平行方向に第４トレンチ７４ｅが形成されている。したがって、第３トレンチ７４ｃ及び第４トレンチ７４ｅを有する分、実施の形態１０における半導体装置よりもチャネル幅密度が大きい。その結果、半導体装置のチャネル抵抗が低減されるという更なる効果を奏する。
【０１３３】
なお、第３ゲート電極７１ｃ及び第４ゲート電極７１ｅは、第１ゲート電極７１、第２ゲート電極７１ｂ及び第２ゲート電極７１ｄと直接つながってなくてもよい。第３ゲート電極７１ｃ及び第４ゲート電極７１ｅは、第１ゲート電極７１、第２ゲート電極７１ｂ及び第２ゲート電極７１ｄと電気的に接続していればよい。その場合も同様の効果を奏する。
【０１３４】
また、本実施の形態における半導体装置は、第２トレンチ７４ｂ及び第２トレンチ７４ｄを備えていなくてもよい。その場合においても第３トレンチ７４ｃ及び第４トレンチ７４ｅを有する分、実施の形態５における半導体装置よりもチャネル幅密度が大きい。その結果、半導体装置のチャネル抵抗が低減されるという更なる効果を奏する。
【０１３５】
実施の形態１２
以下、本実施の形態の構成を図３８〜図３９を用いて説明する。図３８は、本実施の形態における半導体装置の断面図であって、図３９のＮ−Ｎ’を結ぶ補助線の部分の断面図である。図３９は、本実施の形態の半導体装置において、半導体領域の上面を示す平面図である。図２０に示されている実施の形態５における半導体装置のＥ−Ｅ’断面と、図３８に示されている本実施の形態における半導体装置のＮ−Ｎ’断面図は、同様の構成を有する。本実施の形態の半導体装置は、実施の形態７と共通している部分がほとんどであり、実施の形態７における半導体装置との相違点についてのみ説明する。
【０１３６】
本実施の形態における半導体装置は、図３８に示すとおり、スーパージャンクション層１５の代わりにスーパージャンクション層１５ａを有する。スーパージャンクション層１５ａは、ｎ型ピラー層１３の代わりにｎ型ピラー層１３ａを有する。スーパージャンクション層１５ａは、ｐ型ピラー層１４の代わりにｐ型ピラー層１４ａを有する。ｎ型ピラー層１３ａは平面視において格子形状を呈するように配置されている。ｐ型ピラー層１４ａは、平面視において格子形状を呈しているｎ型ピラー層１３ａの分断された領域内にドット形状に形成されている。
【０１３７】
第１トレンチ７４は、ｎ型ピラー層１３ａとｐ型ピラー層１４ａの境界に設けられている。第１トレンチ７４は全体がｐ型ピラー層１４ａ内にある。図３９に示すとおり、第１トレンチ７４は、第１トレンチ７４ｆと第１トレンチ７４ｇで構成される。
【０１３８】
図３９に示すとおり、第１トレンチ７４ｆは、ｎ型ピラー層１３ａとｐ型ピラー層１４ａの境界に設けられている（図３９内の点線で囲われている箇所）。第１トレンチ７４ｆは全体がｐ型ピラー層１４ａ内にある。第１トレンチ７４ｆは側面と底面を有する。第１トレンチ７４ｆの底面は、第１ウェル層２１よりも深い位置に形成されている。
【０１３９】
第１トレンチ７４ｆの側面全体には、二酸化珪素から成る第１側面絶縁層３５ｆが形成されている。第１トレンチ７４ｆの底面全体には、二酸化珪素から成る図示しない第１底面絶縁層が形成されている。第１側面絶縁層３５ｆは、第１ウェル層２１および第１ソース層２２と接するように設けられている。図示しない第１底面絶縁層は、ｐ型ピラー層１４ａと接するように設けられている。第１ゲート電極７１ｆは、第１トレンチ７４ｆ内に設けられている。第１ゲート電極７１ｆは、第１側面絶縁層３５ｆを介して第１ウェル層２１及び第１ソース層２２と向かい合っている。第１ゲート電極７１ｆは、図示しない第１底面絶縁層を介してｐ型ピラー層１４ａと向かい合っている。第１ゲート電極７１ｆの材料には例えばドープトポリシリコンが用いられている。
【０１４０】
また、図３９に示すとおり、第１トレンチ７４ｇは、ｎ型ピラー層１３ａとｐ型ピラー層１４ａの境界に設けられている（図３９内の一点鎖線で囲われている箇所）。第１トレンチ７４ｇは全体がｐ型ピラー層１４ａ内にある。第１トレンチ７４ｇは側面と底面を有する。第１トレンチ７４ｇの底面は、第１ウェル層２１よりも深い位置に形成されている。図３９に示すように、第１トレンチ７４ｇは第１トレンチ７４ｆに対して平面視で垂直方向に設けられている。第１トレンチ７４ｆと第１トレンチ７４ｇはつながっており、平面視でドット形状のｐ型ピラー層１４ａの外周を囲うように設けられている。
【０１４１】
第１トレンチ７４ｇの側面全体には、二酸化珪素から成る第１側面絶縁層３５ｇが形成されている。第１トレンチ７４ｇの底面全体には、二酸化珪素から成る第１底面絶縁層３６ｇが形成されている。第１側面絶縁層３５ｇは、第１ウェル層２１および第１ソース層２２と接するように設けられている。第１底面絶縁層３６ｇは、ｐ型ピラー層１４ａと接するように設けられている。第１ゲート電極７１ｇは、第１トレンチ７４ｇ内に設けられている。第１ゲート電極７１ｇは、第１側面絶縁層３５ｇを介して第１ウェル層２１及び第１ソース層２２と向かい合っている。第１ゲート電極７１ｇは、第１底面絶縁層３６ｇを介してｐ型ピラー層１４ａと向かい合っている。第１ゲート電極７１ｇの材料には例えばドープトポリシリコンが用いられている。
【０１４２】
また、図３９に示すとおり、ｎ型ピラー層１３ａ内には第２トレンチ７４ｈが設けられている（図３９内の二重点線で囲われている箇所）。第２トレンチ７４ｈは平面視で第１トレンチ７４ｆの延長上に設けられている。第２トレンチ７４ｈは第１トレンチ７４ｇに対して平面視で垂直方向に設けられている。第２トレンチ７４ｈ内の側面には、第２側面絶縁層３５ｈが設けられている。第２トレンチ７４ｈの底面には、図示しない第２底面絶縁層が設けられている。第２トレンチ７４ｈ内には、第２ゲート電極７１ｈが第２側面絶縁層３５ｈを介して第１ウェル層２１と第１ソース層２２と向かい合うように設けられている。図３９に示すとおり、第２トレンチ７４ｈは、平面視において第１トレンチ７４ｇとつながっている。
【０１４３】
また、図３９に示すとおり、ｎ型ピラー層１３ａ内には第２トレンチ７４ｉが設けられている（図３９内の二重実線で囲われている箇所）。第２トレンチ７４ｉは平面視で第１トレンチ７４ｇの延長上に設けられている。第２トレンチ７４ｉは第１トレンチ７４ｆに対して平面視で垂直方向に設けられている。第２トレンチ７４ｉ内の側面には、第２側面絶縁層３５ｉが設けられている。第２トレンチ７４ｉの底面には、図示しない第２底面絶縁層が設けられている。第２トレンチ７４ｉ内には、第２ゲート電極７１ｉが第２側面絶縁層３５ｉを介して第１ウェル層２１と第１ソース層２２と向かい合うように設けられている。図３９に示すとおり、第２トレンチ７４ｉは、平面視において第１トレンチ７４ｇとつながっている。第１トレンチ７４ｆ、第１トレンチ７４ｇ、第２トレンチ７４ｂ及び第２トレンチ７４ｄは平面視が格子形状になるように形成されている。
【０１４４】
次に、本実施の形態に係る半導体装置の製造方法について説明する。本実施の形態における半導体装置の製造方法は、実施の形態７における製造方法に対して、ｎ型ピラー層１３ａを格子形状を呈するように形成し、ｐ型ピラー層１４ａをｎ型ピラー層１３ａの閉じられた領域内にドット形状に形成する。また、ドット形状に形成されたｐ型ピラー層１４ａの周囲に沿うように第１トレンチ７４ｆ及び第１トレンチ７４ｇを形成し、第１トレンチ７４ｆ、第１トレンチ７４ｇ、第２トレンチ７４ｈ及び第２トレンチ７４ｉは平面視で格子形状になるように形成すればよい。
【０１４５】
上述したとおり、本実施の形態における半導体装置は、第１トレンチ７４ｆの底面に設けられた図示しない第１底面絶縁層と、第１トレンチ７４ｆ内に設けられ、第１側面絶縁層３５ｆを介して第１ウェル層２１と第１ソース層２２と向かい合っており、図示しない第１底面絶縁層を介してドット形状に形成されたｐ型ピラー層１４ａと向かい合う第１ゲート電極７１ｆと、を備えている。その結果、実施の形態１の半導体装置と同様に、本実施の形態における半導体装置がオフ状態において空乏化したｐ型ピラー層１４ａにより第１底面絶縁層３６ｆに印加される電界が低減される。その結果、信頼性が高い半導体装置が得られるという効果を奏する。
【０１４６】
また、第１トレンチ７４ｇの底面に設けられた第１底面絶縁層３６ｇと、第１トレンチ７４ｇ内に設けられ、第１側面絶縁層３５ｇを介して第１ウェル層２１と第１ソース層２２と向かい合っており、第１底面絶縁層３６ｇを介してドット形状に形成されたｐ型ピラー層１４ａと向かい合う第１ゲート電極７１ｇと、を備えている。その結果、実施の形態１の半導体装置と同様に、本実施の形態における半導体装置がオフ状態において空乏化したｐ型ピラー層１４ａにより第１底面絶縁層３６ｇに印加される電界が低減される。その結果、信頼性が高い半導体装置が得られるという効果を奏する。
【０１４７】
また、本実施の形態における半導体装置は、第１トレンチ７４ｇ、第２トレンチ７４ｈ及び第２トレンチ７４ｉに加えて、第１トレンチ７４ｆがｎ型ピラー層１３ａとｐ型ピラー層１４ａの境界に設けられている。第１トレンチ７４ｆは、第１トレンチ７４ｇに対して平面視で垂直方向に設けられている。第１トレンチ７４ｆは全体がｐ型ピラー層１４ａ内にある。したがって、第１トレンチ７４ｆを有する分、実施の形態７における半導体装置よりもチャネル幅密度が大きい。その結果、半導体装置のチャネル抵抗が低減されるという更なる効果を奏する。
【０１４８】
なお、第２ゲート電極７１ｈ及び第２ゲート電極７１ｉは、第１ゲート電極７１ｇと直接つながってなくてもよい。第２ゲート電極７１ｈ及び第２ゲート電極７１ｉは、第１ゲート電極７１と電気的に接続していればよい。その場合も同様の効果を奏する。
【０１４９】
また、本実施の形態における半導体装置は、第２トレンチ７４ｈ及び第２トレンチ７４ｉを備えていなくてもよい。その場合においても実施の形態１と同様に、本実施の形態における半導体装置がオフ状態において空乏化したｐ型ピラー層１４ａにより第１底面絶縁層３６ｇ及び第１トレンチ７４ｆの図示しない第１底面絶縁層に印加される電界が低減される。その結果、信頼性が高い半導体装置が得られるという効果を奏する。
【０１５０】
また、本実施の形態におけるｐ型ピラー層１４ａには、第２ウェル層２６及び第２ソース層２７が設けられていなくてもよい。その場合、実施の形態１と同様に既存のスーパージャンクション構造を備えた半導体装置において、電界低減用のｐ型半導体層を形成する等の工程追加も必要無い。
【０１５１】
実施の形態１３
以下、本実施の形態の構成を図４０〜図４１を用いて説明する。図４０は、本実施の形態における半導体装置の断面図であって、図４１のＯ−Ｏ’を結ぶ補助線の部分の断面図である。図４１は、本実施の形態の半導体装置において、半導体領域の上面を示す平面図である。本実施の形態の半導体装置は、実施の形態１２と共通している部分がほとんどであり、実施の形態１２における半導体装置との相違点についてのみ説明する。
【０１５２】
図４０に示すとおり、本実施の形態における半導体装置は、実施の形態１２における半導体装置に対し、第１トレンチ７４に加えて第２トレンチ７４ｄがｎ型ピラー層１３内に設けられている。
【０１５３】
図４１に示すとおり、本実施の形態における半導体装置は、実施の形態１２における半導体装置に加えて、平面視で第１トレンチ７４ｇの間、及び第２トレンチ７４ｉの間に第２トレンチ７４ｄが設けられている（図４１内の一点鎖線で囲われている箇所）。第２トレンチ７４ｄは平面視で第１トレンチ７４ｇと平行に設けられている。第２トレンチ７４ｄは平面視で第２トレンチ７４ｉと平行に設けられている。図４１では、平面視で第１トレンチ７４ｇの間、及び第２トレンチ７４ｉの間に設けられた第２トレンチ７４ｄはそれぞれ１つであるが、複数でもよい。
【０１５４】
また、図４１に示すとおり、さらに平面視で第１トレンチ７４ｆの間、及び第２トレンチ７４ｈの間に第２トレンチ７４ｂが設けられている（図４１内の点線で囲われている箇所）。第２トレンチ７４ｂは平面視で第１トレンチ７４ｆと平行に設けられている。第２トレンチ７４ｂは平面視で第２トレンチ７４ｈと平行に設けられている。図４１では、平面視で第１トレンチ７４ｆの間、及び第２トレンチ７４ｈの間に設けられた第２トレンチ７４ｂはそれぞれ１つであるが、複数でもよい。図４１に示すとおり、第２トレンチ７４ｂは第２トレンチ７４ｄと平面視でつながっている。また、第２トレンチ７４ｂは第１トレンチ７４ｇ又は第２トレンチ７４ｉと平面視でつながっている。
【０１５５】
また、図４０及び図４１に示すとおり、第２ウェル層２６内には、４つの第２ｐ＋型層５２がおもて面オーミック電極８１に接するように設けられている。なお、上記第２ｐ＋型層５２は４つ設けられると記載したが、個数は問わない。
【０１５６】
次に、本実施の形態に係る半導体装置の製造方法について説明する。本実施の形態における半導体装置の製造方法は、実施の形態１２における製造方法に対して、平面視で第１トレンチ７４ｇの間、及び第２トレンチ７４ｉの間に第２トレンチ７４ｄを設けるようにすればよい。また、平面視で第１トレンチ７４ｆの間、及び第２トレンチ７４ｈの間に第２トレンチ７４ｂを設けるようにすればよい。
【０１５７】
上述したとおり、本実施の形態における半導体装置は、実施の形態１２における半導体装置に加えて、平面視で第１トレンチ７４ｇの間、及び第２トレンチ７４ｉの間に第２トレンチ７４ｄが設けられている。上記第１トレンチ７４の間に設けられた第２トレンチ７４ｄは平面視で第１トレンチ７４と平行に設けられている。また、平面視で第１トレンチ７４ｆの間、及び第２トレンチ７４ｈの間に第２トレンチ７４ｂが設けられている。その結果、実施の形態１２における半導体装置よりもチャネル幅密度が大きい。その結果、半導体装置のチャネル抵抗が低減されるという更なる効果を奏する。
【０１５８】
なお、第２ゲート電極７１ｂは、第２ゲート電極７１ｄ、第１ゲート電極７１ｇ及び第２ゲート電極７１ｉと直接つながってなくてもよい。第２ゲート電極７１ｂは、第２ゲート電極７１ｄ、第１ゲート電極７１ｇ及び第２ゲート電極７１ｉと電気的に接続していればよい。その場合も同様の効果を奏する。
【０１５９】
実施の形態１４
以下、本実施の形態の構成を図４２〜図４３を用いて説明する。図４２は、本実施の形態における半導体装置の断面図であって、図４３のＰ−Ｐ’を結ぶ補助線の部分の断面図である。図４３は、本実施の形態の半導体装置において、半導体領域の上面を示す平面図である。本実施の形態の半導体装置は、実施の形態５と共通している部分がほとんどであり、実施の形態５における半導体装置との相違点についてのみ説明する。
【０１６０】
本実施の形態における半導体装置は、図４２に示すとおり、スーパージャンクション層１５の代わりにスーパージャンクション層１５ｂを有する。スーパージャンクション層１５ｂは、ｎ型ピラー層１３の代わりにｎ型ピラー層１３ｂを有する。ｎ型ピラー層１３ｂは、ｐ型ピラー層１４よりも幅が小さい。すなわち、ｐ型ピラー層１４の間隔は、ｎ型ピラー層の間隔よりも小さい。
【０１６１】
次に、本実施の形態に係る半導体装置の製造方法について説明する。本実施の形態における半導体装置の製造方法は、ｎ型ピラー層１３ｂの幅がｐ型ピラー層１４の幅よりも小さく製造する以外は、実施の形態５における半導体装置の製造方法と同様である。
【０１６２】
上述したとおり、本実施の形態における半導体装置は、ｎ型ピラー層１３ｂの幅がｐ型ピラー層１４の幅よりも小さい。すなわち、ｐ型ピラー層１４の間隔は、ｎ型ピラー層の間隔よりも小さい。したがって、ｎ型ピラー層１３ｂの幅が小さい分、半導体装置のチャネル幅密度が大きくなる。その結果、半導体装置のチャネル抵抗が低減されるという更なる効果を奏する。
【０１６３】
なお、本実施の形態における半導体装置は、実施の形態１２及び実施の形態１３と同様に、ｎ型ピラー層１３ｂが平面視において格子形状を呈し、ｐ型ピラー層１４が平面視において格子形状を呈しているｎ型ピラー層１３ａの閉じられた領域内にドット形状に形成されていてもよい。その場合においてもｎ型ピラー層１３ｂの幅が小さい分、半導体装置のチャネル幅密度が大きくなる。その結果、半導体装置のチャネル抵抗が低減されるという本実施の形態と同様の効果を奏する。
【０１６４】
実施の形態１５
本実施の形態における電力変換装置は、上述した実施の形態１〜１４における半導体装置を適用したものである。本実施の形態における電力変換装置において、３相のインバータに本発明を適用した場合について説明する。
【０１６５】
図４４は、本実施の形態に係る電力変換装置を適用した電力変換装置３０１の構成を示す機能構成図である。図４４に示す電力変換装置３０１には、電源３２１及び負荷３３１が接続されている。電源３２１は例えば商用交流電源をＡＣ／ＤＣコンバータで直流とした電源であり、電力変換装置３０１に直流電力を供給する。
【０１６６】
電力変換装置３０１は電源３２１と負荷３３１の間に接続された３相のインバータである。電力変換装置３０１は、電源３２１から供給された直流電力を交流電力に変換し、負荷３３１に交流電力を供給する。電力変換装置３０１は、図４４に示すように、直流電力を交流電力に変換して出力する主変換部３１１、主変換部３１１を構成するスイッチング素子を駆動する駆動信号を出力する駆動部３１２、及び駆動部３１２を制御する制御信号を駆動部３１２に出力する制御部３１３を備える。負荷３３１は、電力変換装置３０１から供給された交流電力によって駆動される３相の電動機である。
【０１６７】
主変換部３１１は、電源３２１から供給される直流電力を入力電力とする。主変換部３１１は、スイッチング素子と還流ダイオードとを備えている。主変換部３１１は、スイッチング素子がスイッチングすることによって、入力電力を交流電力に変換し、負荷３３１に供給する。主変換部３１１の具体的な回路構成は様々なものがある。例えば、本実施の形態に係る主変換部３１１は２レベルの３相フルブリッジ回路である。本実施の形態に係る主変換部３１１は、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列接続された６つの還流ダイオードとから構成することができる。
【０１６８】
主変換部３１１の各スイッチング素子は、実施の形態１〜１５のいずれかに記載されている半導体装置３１４である。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続されることで上下アームを構成し、各上下アームはフルブリッジ回路のＵ相、Ｖ相およびＷ相を構成する。各上下アームの出力端子、すなわち主変換部３１１の３つの出力端子は、負荷３３１に接続される。
【０１６９】
駆動部３１２は、主変換部３１１のスイッチング素子を駆動する駆動信号を生成し、主変換部３１１のスイッチング素子の制御電極に出力する。具体的には、制御部３１３から出力される制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。
【０１７０】
制御部３１３は、負荷３３１に所望の電力が供給されるよう主変換部３１１のスイッチング素子を制御する。具体的には、例えばＰＷＭ（ｐｕｌｓｅ  ｗｉｄｔｈ  ｍｏｄｕｌａｔｉｏｎ）制御により主変換部３１１を動作させる場合は、負荷３３１に供給すべき電力に基づいてスイッチング素子のスイッチングチャートを計算し、このスイッチングチャートを実現するための制御信号を駆動部３１２に出力する。駆動部３１２はこの制御信号に従い、各スイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
【０１７１】
本実施の形態に係る電力変換装置は主変換部３１１を構成するスイッチング素子として実施の形態１〜１４に係る半導体装置を備えるため、損失が小さく、かつ、高速なスイッチング動作が可能な電力変換装置を実現することができるという効果を奏する。
【０１７２】
また、本実施の形態では電源は商用交流電源をＡＣ／ＤＣコンバータで直流とした電源として説明したが、その他の種類の電源でもよい。例えば商用直流電源、太陽電池、蓄電池、交流電源に接続された整流回路、ＡＣ／ＤＣコンバータの出力、または、ＤＣ／ＤＣコンバータの出力などでもよい。
【０１７３】
なお、実施の形態１〜１４における半導体装置では、半導体基板を炭化珪素基板１１であるとして説明したが、必ずしも炭化珪素基板でなくてもよく、例えばシリコン、ダイヤモンドやその他のワイドギャップ半導体、化合物半導体、酸化物半導体などでもよい。
【０１７４】
また、実施の形態１〜１４における半導体装置では、炭化珪素基板１１の第１主面は、（０００１）面に対して［１１−２０］方向へ４°傾斜されているとして説明したが、例えば（０００−１）面など別の結晶面を利用してもよく、傾斜角度は０°〜８°など別の角度でもよい。また、炭化珪素のポリタイプは４Ｈであるとしたが、３Ｃや６Ｈなど他のポリタイプでもよい。
【０１７５】
また、実施の形態１〜１４における半導体装置では、第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型とし第２導電型をｎ型としてもよい。
【０１７６】
また、実施の形態１〜１４における半導体装置では、ｐ型不純物としてＡｌを例にとり説明したが、ホウ素（Ｂ）やガリウム（Ｇａ）などその他のＩＩＩ族元素であってもよい。また、ｎ型不純物としてＮを例にとり説明したが、リン（Ｐ）やヒ素（Ａｓ）などその他のＶ族元素であってもよい。
【０１７７】
また、実施の形態１〜１４における半導体装置では、第１ウェル層２１を形成する際にイオン注入を用いたが、例えばｐ型の半導体層をエピタキシャル成長した後に、第１ウェル層２１以外のｎ型とすべき半導体領域にｎ型の不純物をイオン注入するなどの方法で形成してもよい。イオン注入により形成するその他の半導体領域についても、製造工程として成り立つ限りエピタキシャル成長を利用して形成してもよい。
【０１７８】
また、実施の形態１〜１４における半導体装置では、第１側面絶縁層３５、第１底面絶縁層３６、第１底面絶縁層３６ａ、第２側面絶縁層３５ｂ、第２底面絶縁層３６ｂ、第３側面絶縁層３５ｃ、第３底面絶縁層３６ｃ、第２側面絶縁層３５ｄ、第２底面絶縁層３６ｄ、第４側面絶縁層３５ｅ及び第４底面絶縁層３６ｅ、第１側面絶縁層３５ｆ、第１トレンチ７４ｆの図示しない第１底面絶縁層、第１側面絶縁層３５ｇ、第１底面絶縁層３６ｇ、第２側面絶縁層３５ｈ、第２トレンチ７４ｈの図示しない第２底面絶縁層、第２側面絶縁層３５ｉ、及び第２トレンチ７４ｉの図示しない第２底面絶縁層の材料として二酸化珪素を用いたが、これは熱酸化法によって形成した熱酸化膜であっても、ＣＶＤ法による堆積膜であってもよい。また、窒化珪素、酸化アルミニウム、高誘電率絶縁層などの二酸化珪素以外の絶縁層を用いてもよい。
【０１７９】
また、実施の形態１〜１４における半導体装置では、第１ゲート電極７１、第２ゲート電極７１ｂ、第３ゲート電極７１ｃ、第２ゲート電極７１ｄ、第４ゲート電極７１ｅ、第１ゲート電極７１ｆ、第１ゲート電極７１ｇ、第２ゲート電極７１ｈ及び第２ゲート電極７１ｉの材料にドープトポリシリコンを用いたが、その導電型はｎ型でもｐ型でもよく、また、ドープトポリシリコンではなくアルミニウム、アルミニウム合金、その他の金属および金属シリサイド膜、またはそれらの積層体などであってもよい。
【０１８０】
また、実施の形態１〜１４における半導体装置では、ソース電極８２はアルミニウムとしているが、その他の金属や合金、またはそれらの積層体などであってもよい。
【０１８１】
また、実施の形態１〜１４における半導体装置のうち、ｎ型ピラー層１３およびｐ型ピラー層１４がストライプ形状に形成されている場合は、第１ｐ＋型層２３および第２ｐ＋型層５２はストライプ形状に形成されているとして説明したが、例えばドット形状などでもよい。第１ｐ＋型層２３および第２ｐ＋型層５２が平面視において少なくともどこか１箇所で下方のｐ型の半導体領域と重なっていればよい。ただし、下方のｐ型の半導体領域との接触箇所が少ない場合は、スイッチング損失の増大や信頼性悪化などの問題が生じる場合がある。
【０１８２】
また、実施の形態１〜１１及び実施の形態１４における半導体装置は、ｎ型ピラー層１３又はｎ型ピラー層１３ｂとｐ型ピラー層１４は平面視がストライプ形状になるように配置されている。しかしながら、ｎ型ピラー層１３又はｎ型ピラー層１３ｂとｐ型ピラー層１４は平面視がストライプ形状になるように配置されているのは、活性領域であればよい。終端領域においては、必ずしもｎ型ピラー層１３又はｎ型ピラー層１３ｂとｐ型ピラー層１４は平面視がストライプ形状になるように配置されている必要はない。
【０１８３】
また、実施の形態１２〜１３における半導体装置は、ｎ型ピラー層１３ａは平面視が格子形状になるように配置され、ｐ型ピラー層１４ａは平面視がｎ型ピラー層１３ａによって分断されたドット形状になるように配置されている。しかしながら、ｎ型ピラー層１３ａは平面視が格子形状になるように配置され、ｐ型ピラー層１４ａは平面視がｎ型ピラー層１３ａによって分断されたドット形状になるように配置されているのは、活性領域であればよい。終端領域においては、ｎ型ピラー層１３ａは平面視が格子形状になるように配置され、ｐ型ピラー層１４ａは平面視がｎ型ピラー層１３ａによって分断されたドット形状になるように配置されている必要はない。
【０１８４】
また、実施の形態１〜１４における半導体装置の各構成要素の寸法や形成方法、熱処理の条件などは具体的な例を用いて説明したが、これらは提示したものに限定されず適宜変更することができる。
【０１８５】
また、実施の形態１〜１４における半導体装置の構成を備える半導体装置であれば、本発明の効果はその製造方法に依存するものではなく、他の製造方法を用いて製造した場合でも同様の効果を得ることができる。
【０１８６】
また、実施の形態２〜１４における半導体装置において、ｐ型ピラー層１４内及びｐ型ピラー層１４ａ内の第２導電型領域には第２ウェル層２６も含む。また、第２ウェル層２６の第２導電型の不純物濃度と、ｐ型ピラー層１４内及びｐ型ピラー層１４ａ内の第２導電型領域のうち、第２ウェル層２６以外の領域の第２導電型の不純物濃度とは同じであってもよい。すなわち、第２ウェル層２６は無くてもよい。
【０１８７】
本発明は、実施の形態１〜１５に限られない。本発明の技術思想の範囲内において、その一部を変更、省略等することが可能である。
【産業上の利用可能性】
【０１８８】
本発明は、スーパージャンクション構造を備えた電力用半導体装置に適用することができる。
【符号の説明】
【０１８９】
１１  炭化珪素基板、
１２  エピタキシャル結晶層、
１３  ｎ型ピラー層、
１４  ｐ型ピラー層、
１４ａ  ｐ型ピラー層、
１５  スーパージャンクション層、
１７  酸化膜、
１８  ピラー形成用トレンチ、
１９  エピタキシャル結晶層、
２１  第１ウェル層、
２２  第１ソース層、
２３  第１ｐ＋型層、
２６  第２ウェル層、
２７  第２ソース層、
２７ａ  第２ソース層、
３３  層間絶縁層、
３５  第１側面絶縁層、
３６  第１底面絶縁層、
３６ａ  第１底面絶縁層、
３５ｂ  第２側面絶縁層、
３６ｂ  第２底面絶縁層、
３５ｃ  第３側面絶縁層、
３６ｃ  第３底面絶縁層、
３５ｄ  第２側面絶縁層、
３６ｄ  第２底面絶縁層、
３５ｅ  第４側面絶縁層、
３６ｅ  第４底面絶縁層、
３５ｆ  第１側面絶縁層、
３５ｇ  第１側面絶縁層、
３６ｇ  第１底面絶縁層、
３５ｈ  第２側面絶縁層、
３５ｉ  第２側面絶縁層、
４０  半導体領域、
５２  第２ｐ＋型層、
７１  第１ゲート電極、
７１ｂ  第２ゲート電極、
７１ｃ  第３ゲート電極、
７１ｄ  第２ゲート電極、
７１ｅ  第４ゲート電極、
７１ｆ  第１ゲート電極、
７１ｇ  第１ゲート電極、
７１ｈ  第２ゲート電極、
７１ｉ  第２ゲート電極、
７４  第１トレンチ、
７４ａ  第１トレンチ、
７４ｂ  第２トレンチ、
７４ｃ  第３トレンチ、
７４ｄ  第２トレンチ、
７４ｅ  第４トレンチ、
７４ｆ  第１トレンチ、
７４ｇ  第１トレンチ、
７４ｈ  第２トレンチ、
７４ｉ  第２トレンチ、
８１  おもて面オーミック電極、
８２  ソース電極、
９１  裏面オーミック電極、
９２  ドレイン電極、
３０１  電力変換装置、
３１１  主変換部、
３１２  駆動部、
３１３  制御部、
３１４  半導体装置、
３２１  電源、
３３１  負荷、
５０１  矢印、
５０２  矢印、
５０３  矢印、
５０４  矢印。
【図１】
2020084736.tif 000003
【図２】
2020084736.tif 000004
【図３】
2020084736.tif 000005
【図４】
2020084736.tif 000006
【図５】
2020084736.tif 000007
【図６】
2020084736.tif 000008
【図７】
2020084736.tif 000009
【図８】
2020084736.tif 000010
【図９】
2020084736.tif 000011
【図１０】
2020084736.tif 000012
【図１１】
2020084736.tif 000013
【図１２】
2020084736.tif 000014
【図１３】
2020084736.tif 000015
【図１４】
2020084736.tif 000016
【図１５】
2020084736.tif 000017
【図１６】
2020084736.tif 000018
【図１７】
2020084736.tif 000019
【図１８】
2020084736.tif 000020
【図１９】
2020084736.tif 000021
【図２０】
2020084736.tif 000022
【図２１】
2020084736.tif 000023
【図２２】
2020084736.tif 000024
【図２３】
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【図２４】
2020084736.tif 000026
【図２５】
2020084736.tif 000027
【図２６】
2020084736.tif 000028
【図２７】
2020084736.tif 000029
【図２８】
2020084736.tif 000030
【図２９】
2020084736.tif 000031
【図３０】
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【図３１】
2020084736.tif 000033
【図３２】
2020084736.tif 000034
【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【手続補正書】
【提出日】令和2年11月19日(2020.11.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１主面及び前記第１主面の反対側に第２主面を有する半導体領域を備えた半導体装置であって、
前記半導体領域は、前記第１主面に沿って交互に設けられた第１導電型の第１ピラー層及び第２導電型の第２ピラー層と、
前記第１ピラー層内であって前記第１ピラー層の上面に設けられた第２導電型の第１ウェル層と、
前記第１ウェル層内であって前記第１ウェル層の上面に設けられた第１導電型の第１ソース層と、
前記第１ピラー層と前記第２ピラー層の境界に設けられた第１トレンチ内の側面に設けられ、前記第１ウェル層及び前記第１ソース層と接している第１側面絶縁層と、
前記第１トレンチ内の底面に設けられ、少なくとも一部が前記第２ピラー層と接している第１底面絶縁層と、
前記第１トレンチ内に設けられ、前記第１側面絶縁層を介して前記第１ウェル層及び前記第１ソース層と向かい合っており、前記第１底面絶縁層を介して前記第２ピラー層と向かい合う第１ゲート電極と、を備え、
前記第２ピラー層は、前記第２ピラー層内であって前記第２ピラー層の上面に設けられた第１導電型の第２ソース層を備え、
前記第１側面絶縁層は前記第１トレンチ内の両側面に設けられており、前記第２ピラー層内の第２導電型領域及び前記第２ソース層と接しており、
前記第１底面絶縁層は前記第２ピラー層内の第２導電型領域と接しており、
前記第２ソース層の底面は、前記第１ソース層の底面よりも前記第２主面に近い半導体装置。
【請求項２】
前記第２ピラー層は、前記第２ピラー層内であって前記第２ピラー層の上面に設けられた第２導電型の第２ウェル層と、を備え、
前記第２ソース層は、前記第２ウェル層内であって前記第２ウェル層の上面に設けられた請求項１に記載の半導体装置。
【請求項３】
前記第１底面絶縁層は、前記第１側面絶縁層よりも膜厚が小さい請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第１底面絶縁層は、前記第２ピラー層及び前記第１ピラー層と接している請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記第２ピラー層内であって前記第１トレンチに対して平面視で垂直方向に設けられた第３トレンチ内の側面に設けられた第３側面絶縁層と、
前記第３トレンチの底面に設けられた第３底面絶縁層と、
前記第３トレンチ内に設けられ、前記第３側面絶縁層を介して前記第２ピラー層内の第２導電型領域及び前記第２ソース層と向かい合う第３ゲート電極と、を備えた請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記第３ゲート電極は、前記第１ゲート電極とつながっている請求項５に記載の半導体装置。
【請求項７】
前記第２ピラー層内であって前記第１トレンチに対して平面視で平行方向に設けられた第４トレンチ内の側面に設けられ、両側面が第２ピラー層内の第２導電型領域及び前記第２ソース層と接している第４側面絶縁層と、
前記第４トレンチの底面に設けられた第４底面絶縁層と、
前記第４トレンチ内に設けられ、前記第４側面絶縁層を介して前記第２ピラー層内の第２導電型領域及び前記第２ソース層と向かい合う第４ゲート電極と、を備えた請求項１から請求項６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１ピラー層内に設けられた第２トレンチ内の側面に設けられた第２側面絶縁層と、
前記第２トレンチ内の底面に設けられた第２底面絶縁層と、
前記第２トレンチ内に設けられ、前記第２側面絶縁層を介して前記第１ウェル層及び前記第１ソース層と向かい合う第２ゲート電極と、を備えた請求項１から請求項７のいずれか一項に記載の半導体装置。
【請求項９】
前記第２トレンチは前記第１トレンチに対して平面視で平行方向に設けられた請求項８に記載の半導体装置。
【請求項１０】
前記第２ゲート電極は、前記第１ゲート電極とつながっている請求項８又は請求項９に記載の半導体装置。
【請求項１１】
活性領域において、前記第１ピラー層と前記第２ピラー層は平面視がストライプ形状になるように配置されている請求項１から請求項１０のいずれか一項に記載の半導体装置。
【請求項１２】
活性領域において、前記第１ピラー層は平面視が格子形状になるように配置され、前記第２ピラー層は平面視が前記第１ピラー層によって分断されたドット形状になるように配置されている請求項１から請求項１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記第２ピラー層の間隔は、前記第１ピラー層の間隔よりも小さい請求項１１又は請求項１２に記載の半導体装置。
【請求項１４】
前記第１ピラー層の間隔は一定であり、前記第２ピラー層の間隔は一定である請求項１１又は請求項１２に記載の半導体装置。
【請求項１５】
前記半導体領域は、炭化珪素からなる請求項１から請求項１４のいずれか一項に記載の半導体装置。
【請求項１６】
請求項１から請求項１５のいずれか一項に記載の半導体装置をスイッチング素子として用いて入力電力を変換する主変換部と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動部と、
前記駆動部を制御する制御信号を前記駆動部に出力する制御部と、を備えた電力変換装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は、半導体装置および電力変換装置に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明における半導体装置は、第１主面及び第１主面の反対側に第２主面を有する半導体領域を備えた半導体装置であって、半導体領域は、第１主面に沿って交互に設けられた第１導電型の第１ピラー層及び第２導電型の第２ピラー層と、第１ピラー層内であって第１ピラー層の上面に設けられた第２導電型の第１ウェル層と、第１ウェル層内であって第１ウェル層の上面に設けられた第１導電型の第１ソース層と、第１ピラー層と第２ピラー層の境界に設けられた第１トレンチ内の側面に設けられ、第１ウェル層及び第１ソース層と接している第１側面絶縁層と、第１トレンチ内の底面に設けられ、少なくとも一部が第２ピラー層と接している第１底面絶縁層と、第１トレンチ内に設けられ、第１側面絶縁層を介して第１ウェル層及び第１ソース層と向かい合っており、第１底面絶縁層を介して第２ピラー層と向かい合う第１ゲート電極と、を備え、第２ピラー層は、第２ピラー層内であって第２ピラー層の上面に設けられた第１導電型の第２ソース層を備え、第１側面絶縁層は第１トレンチ内の両側面に設けられており、第２ピラー層内の第２導電型領域及び第２ソース層と接しており、第１底面絶縁層は第２ピラー層内の第２導電型領域と接しており、第２ソース層の底面は、第１ソース層の底面よりも前記第２主面に近い。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】削除
【補正の内容】
【国際調査報告】
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