(57)【要約】受光部を含む画素が行列状に配置されて成る画素アレイ部が形成された第１の基板、及び、画素を制御する画素制御部が形成された第２の基板が積層されて成る。第１の基板は、第１の電圧を伝送する第１の配線、第２の電圧を伝送する第２の配線、及び、画素アレイ部を、複数の画素列又は複数の画素行を単位として複数の画素ブロックに分割したとき、画素ブロック毎に、配線不良の検出を行う不良検出回路を備える。不良検出回路は、配線不良の検出時に、画素ブロック毎に、複数の画素列又は複数の画素行に対応する複数の配線を直列に接続し、各画素ブロックの直列に接続された配線チェーンの一端を第１の配線に接続し、他端を第２の配線に接続し、配線チェーンの中間位置の電位に基づいて配線不良の検出を行う。
2020095540.tif 000002
【特許請求の範囲】
【請求項１】
受光部を含む画素が行列状に配置されて成る画素アレイ部が形成された第１の基板、及び、画素を制御する画素制御部が形成された第２の基板が積層されて成り、
第１の基板は、
第１の電圧を伝送する第１の配線、
第２の電圧を伝送する第２の配線、及び、
画素アレイ部を、複数の画素列又は複数の画素行を単位として複数の画素ブロックに分割したとき、画素ブロック毎に、配線不良の検出を行う不良検出回路を備え、
不良検出回路は、
配線不良の検出時に、画素ブロック毎に、複数の画素列又は複数の画素行に対応する複数の配線を直列に接続し、各画素ブロックの直列に接続された配線チェーンの一端を第１の配線に接続し、他端を第２の配線に接続し、
配線チェーンの中間位置の電位に基づいて配線不良の検出を行う、
撮像装置。
【請求項２】
不良検出回路は、配線不良の検出時に、第１の配線と第２の配線との間に、画素ブロック毎に、複数の配線を直列に接続して配線チェーンを構成するスイッチ素子群を有し、
スイッチ素子群の一方の端部のスイッチ素子が第１の配線に接続され、他方の端部のスイッチ素子が第２の配線に接続されている、
請求項１に記載の撮像装置。
【請求項３】
第１の基板は、
第３の電圧を伝送する第３の配線、及び、
第４の電圧を伝送する第４の配線を有し、
不良検出回路は、
配線チェーンの中間位置に接続され、中間位置の電位を読み出す第１のスイッチ素子、及び、
第３の配線と第４の配線との間に接続され、第１のスイッチ素子を通して読み出された中間位置の電位に応じてオン／オフ動作を行う第２のスイッチ素子を有する、
請求項１に記載の撮像装置。
【請求項４】
不良検出回路は、第３の配線と第４の配線との間にショート電流が発生するか否かによって配線不良の検出を行う、
請求項３に記載の撮像装置。
【請求項５】
不良検出回路は、配線チェーンの一端と中間位置との間における配線の断線不良、又は、配線チェーンの中間位置と他端との間における配線の断線不良の検出を行う、
請求項４に記載の撮像装置。
【請求項６】
不良検出回路のスイッチ素子群の各スイッチ素子、第１のスイッチ素子、及び、第２のスイッチ素子は、画素を構成するトランジスタと同じ導電型のトランジスタから成る、
請求項３に記載の撮像装置。
【請求項７】
画素を構成するトランジスタが、ＮチャネルＭＯＳトランジスタから成るとき、
不良検出回路のスイッチ素子群の各スイッチ素子、第１のスイッチ素子、及び、第２のスイッチ素子は、画素と同種のＮチャネルＭＯＳトランジスタから成る、
請求項６に記載の撮像装置。
【請求項８】
受光部を含む画素が行列状に配置されて成る画素アレイ部が形成された第１の基板、及び、画素を制御する画素制御部が形成された第２の基板が積層されて成り、
第１の基板は、
第１の電圧を伝送する第１の配線、
第２の電圧を伝送する第２の配線、及び、
画素アレイ部を、複数の画素列又は複数の画素行を単位として複数の画素ブロックに分割したとき、画素ブロック毎に、配線不良の検出を行う不良検出回路を備え、
不良検出回路は、
配線不良の検出時に、画素ブロック毎に、複数の画素列又は複数の画素行に対応する複数の配線を直列に接続し、各画素ブロックの直列に接続された配線チェーンの一端を第１の配線に接続し、他端を第２の配線に接続し、
配線チェーンの中間位置の電位に基づいて配線不良の検出を行う、
撮像装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像装置及び電子機器に関する。
【背景技術】
【０００２】
半導体基板上にマトリクス状に配置されて成る受光素子について、受光信号出力用の穿孔状電極が形成される以前の状態でも、検査を行うことができるようにした受光チップがある（例えば、特許文献１参照）。【０００３】
特許文献１に記載の受光チップでは、複数の受光素子を幾つかの素子群に分割し、各素子群に対応して検査用パッドを設ける。そして、各素子群をそれぞれ共通の検査用信号線に接続し、各検査用パッドには、出力回路及び入力回路の双方を接続し、切替スイッチにより、検査用信号線を、対応する検査用パッドの出力回路又は入力回路の何れかに接続することで、検査用パッドを用いて受光素子の検査を可能にしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−１６５５４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の特許文献１に記載の受光チップは、受光信号出力用の穿孔状電極が形成される以前の状態での、受光素子の検査を目的としてなされたものである。【０００６】
本開示は、画素行毎あるいは画素列毎に形成された配線について、最小限の追加回路で検査を行うことができる撮像装置及び当該撮像装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の目的を達成するための本開示の撮像装置は、
受光部を含む画素が行列状に配置されて成る画素アレイ部が形成された第１の基板、及び、画素を制御する画素制御部が形成された第２の基板が積層されて成り、
第１の基板は、
第１の電圧を伝送する第１の配線、
第２の電圧を伝送する第２の配線、及び、
画素アレイ部を、複数の画素列又は複数の画素行を単位として複数の画素ブロックに分割したとき、画素ブロック毎に、配線不良の検出を行う不良検出回路を備え、
不良検出回路は、
配線不良の検出時に、画素ブロック毎に、複数の画素列又は複数の画素行に対応する複数の配線を直列に接続し、各画素ブロックの直列に接続された配線チェーンの一端を第１の配線に接続し、他端を第２の配線に接続し、
配線チェーンの中間位置の電位に基づいて配線不良の検出を行う。【０００８】
また、上記の目的を達成するための本開示の電子機器は、上記の構成の撮像装置を有する。
【図面の簡単な説明】
【０００９】
【図１】図１は、本開示の撮像装置の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。
【図２】図２は、画素の回路構成の一例を示す回路図である。
【図３】図３は、ＣＭＯＳイメージセンサに搭載される列並列アナログ−デジタル変換部の構成の一例を示すブロック図である。
【図４】図４は、積層型のチップ構造の概略を示す分解斜視図である。
【図５】図５は、ＣＯＷ方式の積層構造におけるチップ貼り合わせ手順を示す概略図である。
【図６】図６は、ＣＯＷ方式の積層構造におけるチップ貼り合わせ工程の流れを示す工程図である。
【図７】図７は、配線オープンの不良検出の一手法について説明する図である。
【図８】図８は、実施例１に係る画素チップの基本的な構成の一例を示す概略構成図である。
【図９】図９は、実施例２に係る画素チップの具体的な構成の一例を示す回路図である。
【図１０】図１０は、画素アレイ部の１つの画素ブロックにおけるデイジチェーン、及び、２つの不良検出回路の回路構成の一例を示す回路図である。
【図１１】図１１Ａは、オープン不良の検出時の第１の電圧Ｖa／第２の電圧Ｖb／第３の電圧Ｖc／第４の電圧Ｖdの各電圧値の設定、及び、制約について説明する図であり、図１１Ｂは、オープン不良の検出時に発生するケース分けについて説明する図である。
【図１２】図１２は、断線検査を行う際に発生するリーク電流について説明する図である。
【図１３】図１３は、リーク電流に起因する断線の誤検出を防止する手法の一例について説明する図である。
【図１４】図１４は、本開示に係る技術の適用例を示す図である。
【図１５】図１５は、本開示の電子機器の一例である撮像システムの構成の概略を示すブロック図である。
【図１６】図１６は、本開示に係る技術が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
【図１７】図１７は、内視鏡手術システムにおけるカメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
【図１８】図１８は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【図１９】図１９は、移動体制御システムにおける撮像部の設置位置の例を示す図である。
【発明を実施するための形態】
【００１０】
以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の撮像装置及び電子機器、全般に関する説明
２．本開示の撮像装置
２−１．ＣＭＯＳイメージセンサの構成例
２−２．画素の構成例
２−３．アナログ−デジタル変換部の構成例
２−４．積層型のチップ構造
２−５．配線のショート／オープン不良について
３．実施形態の説明
３−１．実施例１（画素チップの基本的な構成例）
３−２．実施例２（実施例１に係る画素チップの具体的な構成例）
４．変形例
５．応用例
６．本開示に係る技術の適用例
６−１．本開示の電子機器（撮像システムの例）
６−２．内視鏡手術システムへの応用例
６−３．移動体への応用例
７．本開示がとることができる構成
【００１１】
＜本開示の撮像装置及び電子機器、全般に関する説明＞
本開示の撮像装置及び電子機器にあっては、不良検出回路について、配線不良の検出時に、第１の配線と第２の配線との間に、画素ブロック毎に、複数の配線を直列に接続して配線チェーンを構成するスイッチ素子群を有する構成とすることができる。このとき、スイッチ素子群の一方の端部のスイッチ素子が第１の配線に接続され、他方の端部のスイッチ素子が第２の配線に接続された構成とすることができる。
【００１２】
上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、第１の基板について、第３の電圧を伝送する第３の配線、及び、第４の電圧を伝送する第４の配線を有する構成とすることができる。また、不良検出回路について、配線チェーンの中間位置に接続され、中間位置の電位を読み出す第１のスイッチ素子、及び、第３の配線と第４の配線との間に接続され、第１のスイッチ素子を通して読み出された中間位置の電位に応じてオン／オフ動作を行う第２のスイッチ素子を有する構成とすることができる。
【００１３】
更に、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、不良検出回路について、第３の配線と第４の配線との間にショート電流が発生するか否かによって配線不良の検出を行う構成とすることができる。そして、不良検出回路について、配線チェーンの一端と中間位置との間における配線の断線不良、又は、配線チェーンの中間位置と他端との間における配線の断線不良の検出を行う構成とすることができる。
【００１４】
更に、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、不良検出回路のスイッチ素子群の各スイッチ素子、第１のスイッチ素子、及び、第２のスイッチ素子について、画素を構成するトランジスタと同じ導電型のトランジスタから成る構成とすることができる。具体的には、画素を構成するトランジスタが、ＮチャネルＭＯＳトランジスタから成るとき、不良検出回路のスイッチ素子群の各スイッチ素子、第１のスイッチ素子、及び、第２のスイッチ素子について、画素と同種のＮチャネルＭＯＳトランジスタから成る構成とすることができる。
【００１５】
＜本開示の撮像装置＞
本開示に係る技術が適用される撮像装置（即ち、本開示の撮像装置）の基本的な構成について説明する。ここでは、撮像装置として、Ｘ−Ｙアドレス方式の撮像装置の一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。
【００１６】
［ＣＭＯＳイメージセンサの構成例］
図１は、本開示の撮像装置の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。
【００１７】
本例に係るＣＭＯＳイメージセンサ１は、画素アレイ部１１及び当該画素アレイ部１１の周辺回路部を有する構成となっている。画素アレイ部１１は、受光部（光電変換部）を含む画素２が行方向及び列方向に、即ち、行列状に２次元配置されて成る。ここで、行方向とは、画素行の画素２の配列方向（所謂、水平方向）を言い、列方向とは、画素列の画素２の配列方向（所謂、垂直方向）を言う。画素２は、光電変換を行うことにより、受光した光量に応じた光電荷を生成し、蓄積する。
【００１８】
画素アレイ部１１の周辺回路部は、例えば、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、水平転送走査部１５、信号処理部１６、及び、タイミング制御部１７等によって構成されている。
【００１９】
画素アレイ部１１において、行列状の画素配列に対し、画素行毎に画素制御線３１1〜３１m（以下、総称して「画素制御線３１」と記述する場合がある）が行方向に沿って配線されている。また、画素列毎に垂直信号線３２1〜３２n（以下、総称して「垂直信号線３２」と記述する場合がある）が列方向に沿って配線されている。画素制御線３１は、画素２から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素制御線３１について１本の配線として図示しているが、１本に限られるものではない。画素制御線３１の一端は、行選択部１２の各行に対応した出力端に接続されている。
【００２０】
以下に、画素アレイ部１１の周辺回路部の各回路部分、即ち、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、水平転送走査部１５、信号処理部１６、及び、タイミング制御部１７について説明する。
【００２１】
行選択部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２の選択に際して、画素行の走査や画素行のアドレスを制御する。この行選択部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
【００２２】
読出し走査系は、画素２から画素信号を読み出すために、画素アレイ部１１の画素２を行単位で順に選択走査する。画素２から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
【００２３】
この掃出し走査系による掃出し走査により、読出し行の画素２の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００２４】
定電流源部１３は、画素列毎に垂直信号線３２1〜３２nの各々に接続された、例えばＭＯＳトランジスタから成る複数の電流源Ｉを備えており、行選択部１２によって選択走査された画素行の各画素２に対し、垂直信号線３２1〜３２nの各々を通してバイアス電流を供給する。
【００２５】
アナログ−デジタル変換部１４は、画素アレイ部１１の画素列に対応して設けられた、例えば、画素列毎に設けられた複数のアナログ−デジタル変換器の集合から成る。アナログ−デジタル変換部１４は、画素列毎に垂直信号線３２1〜３２nの各々を通して出力されるアナログの画素信号を、Ｎビットのデジタル信号に変換する列並列型のアナログ−デジタル変換部である。
【００２６】
列並列アナログ−デジタル変換部１４におけるアナログ−デジタル変換器としては、例えば、参照信号比較型のアナログ−デジタル変換器の一例であるシングルスロープ型アナログ−デジタル変換器を用いることができる。但し、アナログ−デジタル変換器としては、シングルスロープ型アナログ−デジタル変換器に限られるものではなく、逐次比較型アナログ−デジタル変換器やデルタ−シグマ変調型（ΔΣ変調型）アナログ−デジタル変換器などを用いることができる。
【００２７】
水平転送走査部１５は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２の信号の読出しに際して、画素列の走査や画素列のアドレスを制御する。この水平転送走査部１５による制御の下に、アナログ−デジタル変換部１４でデジタル信号に変換された画素信号が画素列単位で、２Ｎビット幅の水平転送線１８に読み出される。
【００２８】
信号処理部１６は、水平転送線１８を通して供給されるデジタルの画素信号に対して、所定の信号処理を行い、２次元の画像データを生成する。例えば、信号処理部１６は、縦線欠陥、点欠陥の補正、又は、信号のクランプを行ったり、パラレル−シリアル変換、圧縮、符号化、加算、平均、及び、間欠動作などデジタル信号処理を行ったりする。信号処理部１６は、生成した画像データを、本ＣＭＯＳイメージセンサ１の出力信号として後段の装置に出力する。
【００２９】
タイミング制御部１７は、各種のタイミング信号、クロック信号、及び、制御信号等を生成し、これら生成した信号を基に、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、水平転送走査部１５、及び、信号処理部１６等の駆動制御を行う。
【００３０】
［画素の回路構成例］
図２は、画素２の回路構成の一例を示す回路図である。画素２は、受光部である光電変換部として、例えば、フォトダイオード２１を有している。画素２は、フォトダイオード２１に加えて、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する画素構成となっている。
【００３１】
転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタとしては、例えばＮチャネルのＭＯＳ型電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）を用いている。画素２をＮチャネルトランジスタのみで構成することで、面積効率や工程削減視点の最適化を図ることができる。但し、ここで例示した４つのトランジスタ２２〜２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００３２】
この画素２に対して、先述した画素制御線３１として、複数の制御線が同一画素行の各画素２に対して共通に配線されている。これら複数の制御線は、行選択部１２の各画素行に対応した出力端に画素行単位で接続されている。行選択部１２は、複数の制御線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
【００３３】
フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。ここで、増幅トランジスタ２４のゲート電極が電気的に繋がった領域は、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤである。フローティングディフュージョンＦＤは、電荷を電圧に変換する電荷電圧変換部である。
【００３４】
転送トランジスタ２２のゲート電極には、高レベル（例えば、ＶDDレベル）がアクティブとなる転送信号ＴＲＧが行選択部１２から与えられる。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された光電荷をフローティングディフュージョンＦＤに転送する。
【００３５】
リセットトランジスタ２３は、高電位側電源電圧ＶDDのノードとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ２３のゲート電極には、高レベルがアクティブとなるリセット信号ＲＳＴが行選択部１２から与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、フローティングディフュージョンＦＤの電荷を電圧ＶDDのノードに捨てることによってフローティングディフュージョンＦＤをリセットする。
【００３６】
増幅トランジスタ２４は、ゲート電極がフローティングディフュージョンＦＤに、ドレイン電極が高電位側電源電圧ＶDDのノードにそれぞれ接続されている。増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソース電極が選択トランジスタ２５を介して垂直信号線３２に接続される。そして、増幅トランジスタ２４と、垂直信号線３２の一端に接続される電流源Ｉとは、フローティングディフュージョンＦＤの電圧を垂直信号線３２の電位に変換するソースフォロワを構成している。
【００３７】
選択トランジスタ２５は、ドレイン電極が増幅トランジスタ２４のソース電極に接続され、ソース電極が垂直信号線３２に接続されている。選択トランジスタ２５のゲート電極には、高レベルがアクティブとなる選択信号ＳＥＬが行選択部１２から与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、画素２を選択状態として増幅トランジスタ２４から出力される信号を垂直信号線３２に伝達する。
【００３８】
尚、選択トランジスタ２５については、高電位側電源電圧ＶDDのノードと増幅トランジスタ２４のドレイン電極との間に接続する回路構成を採ることもできる。また、本例では、画素２の画素回路として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５から成る、即ち４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の構成とすることもできる。
【００３９】
［アナログ−デジタル変換部の構成例］
次に、列並列アナログ−デジタル変換部１４の構成例について説明する。図３は、列並列アナログ−デジタル変換部１４の構成の一例を示すブロック図である。本開示のＣＭＯＳイメージセンサ１におけるアナログ−デジタル変換部１４は、垂直信号線３２1〜３２nの各々に対応して設けられた複数のシングルスロープ型アナログ−デジタル変換器の集合から成る。ここでは、ｎ列目のシングルスロープ型アナログ−デジタル変換器１４０を例に挙げて説明する。
【００４０】
シングルスロープ型アナログ−デジタル変換器１４０は、比較器１４１、カウンタ回路１４２、及び、ラッチ回路１４３を有する回路構成となっている。シングルスロープ型アナログ−デジタル変換器１４０では、時間が経過するにつれて電圧値が線形に変化する、所謂、ＲＡＭＰ波形（スロープ波形）の参照信号が用いられる。ランプ波形の参照信号は、参照信号生成部１９で生成される。参照信号生成部１９については、例えば、ＤＡＣ（デジタル−アナログ変換）回路を用いて構成することができる。
【００４１】
比較器１４１は、画素２から読み出されるアナログの画素信号を比較入力とし、参照信号生成部１９で生成されるランプ波形の参照信号を基準入力とし、両信号を比較する。そして、比較器１４１は、例えば、参照信号が画素信号よりも大きいときに出力が第１の状態（例えば、高レベル）になり、参照信号が画素信号以下のときに出力が第２の状態（例えば、低レベル）になる。これにより、比較器１４１は、画素信号の信号レベルに応じた、具体的には、信号レベルの大きさに対応したパルス幅を持つパルス信号を比較結果として出力する。
【００４２】
カウンタ回路１４２には、比較器１４１に対する参照信号の供給開始タイミングと同じタイミングで、タイミング制御部１７からクロック信号ＣＬＫが与えられる。そして、カウンタ回路１４２は、クロック信号ＣＬＫに同期してカウント動作を行うことによって、比較器１４１の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの期間を計測する。このカウンタ回路１４２のカウント結果（カウント値）が、アナログの画素信号をデジタル化したデジタル値となる。
【００４３】
ラッチ回路１４３は、カウンタ回路１４２のカウント結果であるデジタル値を保持（ラッチ）する。また、ラッチ回路１４３は、信号レベルの画素信号に対応するＤ相のカウント値と、リセットレベルの画素信号に対応するＰ相のカウント値との差分をとることにより、ノイズ除去処理の一例である、ＣＤＳ（Correlated Double Sampling;相関二重サンプリング）を行う。そして、水平転送走査部１５による駆動の下に、ラッチしたデジタル値を水平転送線１８に出力する。
【００４４】
上述したように、シングルスロープ型アナログ−デジタル変換器１４０の集合から成る列並列アナログ−デジタル変換部１４では、参照信号生成部１９で生成される、線形に変化するアナログ値の参照信号と、画素２から出力されるアナログの画素信号との大小関係が変化するまでの時間情報からデジタル値を得る。尚、上記の例では、画素列に対して１対１の関係でアナログ−デジタル変換器１４０が配置されて成るアナログ−デジタル変換部１４を例示したが、複数の画素列を単位としてアナログ−デジタル変換器１４０が配置されて成るアナログ−デジタル変換部１４とすることも可能である。
【００４５】
［積層型のチップ構造］
上記の構成のＣＭＯＳイメージセンサ１のチップ（半導体集積回路）構造は、積層型のチップ構造（所謂、積層チップ）となっている。また、画素２の構造については、配線層が形成される側の基板面を表面（正面）とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることもできるし、表面側から照射される光を取り込む表面照射型の画素構造とすることもできる。
【００４６】
図４は、ＣＭＯＳイメージセンサ１の積層型のチップ構造の概略を示す分解斜視図である。図４に示すように、積層型のチップ構造は、第１の基板である画素チップ４１、及び、第２の基板であるロジックチップ４２の少なくとも２つの半導体基板が積層された構造となっている。
【００４７】
この積層構造において、１層目の画素チップ４１には、画素アレイ部１１の各画素２、画素制御線３１1〜３１m、及び、垂直信号線３２1〜３２nが形成される。２層目のロジックチップ４２には、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、水平転送走査部１５、信号処理部１６、タイミング制御部（ＴＧ）１７、及び、参照信号生成部１９等から成る、画素２を制御する画素制御部が形成される。画素制御部は、画素アレイ部１１の周辺回路部である。そして、１層目の画素チップ４１と２層目のロジックチップ４２とは、バンプ、ＴＣＶ（Through Chip Via）、Ｃｕ−Ｃｕハイブリッドボンディングなどの接続部４３，４４を介して電気的に接続される。
【００４８】
この積層構造のＣＭＯＳイメージセンサ１によれば、１層目の画素チップ４１として画素アレイ部１１を形成できるだけの大きさ（面積）のもので済むため、画素チップ４１のサイズ（面積）、ひいては、チップ全体のサイズを小さくできる。更に、１層目の画素チップ４１には、画素２の作製に適したプロセスを適用でき、２層目のロジックチップ４２には、画素制御部（ロジック）の作製に適したプロセスを適用できるため、ＣＭＯＳイメージセンサ１を製造するに当たって、プロセスの最適化を図ることができるメリットもある。特に、ロジックチップ４２に画素制御部を作製するに当たっては、先端の微細化プロセスの適用が可能になる。
【００４９】
尚、ここでは、画素チップ４１及びロジックチップ４２が積層されて成る２層構造の積層構造を例示したが、積層構造としては、２層構造に限られるものではなく、３層以上の構造とすることもできる。そして、３層以上の積層構造の場合、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、水平転送走査部１５、信号処理部１６、タイミング制御部１７、及び、参照信号生成部１９等から成る画素制御部については、２層目以降の半導体基板に分散して形成することができる。
【００５０】
ところで、ＣＭＯＳイメージセンサ１の良品／不良品の選別では、画素制御線３１1〜３１mや垂直信号線３２1〜３２nなどの配線のオープン（断線）の有無や、隣接する配線間のショート（短絡）の有無の検査が行われる。画素アレイ部１１が形成された画素チップ４１と、画素制御部が形成されたロジックチップ４２とを貼り合わせた３次元構造の積層チップ（積層型のチップ構造）の場合は、画素チップ４１及びロジックチップ４２を貼り合わせた後の最終形状であるウェハ状態での検査にて、良品／不良品の選別を行うケースが一般的である。
【００５１】
積層チップの積層方式には、ウェハとウェハとを貼り合わせる方式（ＷＯＷ：Wafer On Wafer）や、ウェハと良品チップとを貼り合わせる方式（ＣＯＷ：Chip On Wafer）などがある。ＣＯＷ方式の積層チップの場合は、ＷＯＷ方式の積層チップの場合と異なり、良品と良品とを選択的に組み合わせることで歩留りを上げることができる。
【００５２】
図５に示すように、ＣＯＷ方式の積層構造については、先ず、画素アレイ部１１を搭載する画素チップ４１、及び、行選択部１２やアナログ−デジタル変換部１４等の画素制御部（ロジック）を搭載するロジックチップ４２を別々のウェハプロセスで作製する。その後、ロジックチップ４２をダイシングし、ダイシング後のロジックチップ４２を、ウェハ状態の画素チップ４１に貼り付けていくことになる。
【００５３】
ＣＯＷ方式の積層構造の第１の利点は、画素チップ４１及びロジックチップ４２のそれぞれについて、最適化されたプロセスで作製できる点である。例えば、画素チップ４１については、白点、最大電荷量Ｑs等の画素特性に関して最適化されたプロセスを使うことができ、ロジックチップ４２については、先端の微細化プロセスを使うことで、高速化、省電力化を図ることができる。第２の利点は、図６に示すように、画素チップ４１及びロジックチップ４２のそれぞれについて、貼り合わせ前に良品選別を行い、良品チップ同士を貼り合わせすることで、無駄な歩留りロスを防ぐことができるため、低コスト化を図ることができる点である。特に面積の大きい大判センサでは、画素・ロジック単体チップの歩留りが高くない場合、良品／不良品の選別によるコスト低減の効果が大きい。
【００５４】
良品／不良品の選別を可能にするには、画素チップ４１及びロジックチップ４２の各単体チップでの不良選別が必須となる。ロジックチップ４２のプロセスでは、通常、低・高電圧（薄膜・厚膜）のＣＭＯＳトランジスタが用意されているため、不良検出回路の設計自由度が高い。しかし、画素チップ４１のプロセスでは、通常、高電圧のＮチャネルＭＯＳトランジスタしか対応しないことが多い。
【００５５】
［配線のショート／オープン不良について］
画素チップ４１に搭載される画素アレイ部１１の回路構成は、図１に示すように、列方向に垂直信号線３２1〜３２n、及び、行方向に画素制御線３１1〜３１mの各配線が張り巡らされる。これらの配線にショート（短絡）／オープン（断線）の不良が発生すると、撮像装置の出力映像の線欠陥となる。そして、これらの配線不良は、チップ不良の主要因となっている。
【００５６】
配線ショートの不良検出については、比較的簡単に実現できる。例えば、隣接配線に異なる電位を外部から与え、隣接配線間にリーク電流が観測された場合に、どこかに配線ショートが発生していると判断できる。
【００５７】
配線オープンの不良検出については、例えば、図７に示すように、複数の配線（ここでは、垂直信号線３２1〜３２nを例示）をスイッチ素子（例えば、ＭＯＳトランジスタ）４５1〜４５iで直列に接続し、１つのデイジチェーン（配線チェーン）を構成する。そして、良品／不良品の選別時に、テスト信号ｔｅｓｔ＿ｅｎを高レベル固定とし、スイッチ素子４５1〜４５iをオン状態にするとともに、デイジチェーンの両端に電圧Ｖa，Ｖbを与えるようにする。テスト信号ｔｅｓｔ＿ｅｎ及び電圧Ｖa，Ｖbの印加は、テストパッド４６を通して行われる。
【００５８】
配線オープンの不良がない場合、印加電圧Ｖa，Ｖbとデイジチェーンの想定抵抗の比に相当する電流がデイジチェーンに流れる。もし、デイジチェーンのどこかにオープン不良が発生した場合、デイジチェーンに電流が流れないことになる。デイジチェーンに想定電流が流れるか否かでオープン不良を検出することができる。尚、通常使用時には、テスト信号ｔｅｓｔ＿ｅｎを低レベル固定とし、電圧Ｖa，Ｖbの印加は行わない。
【００５９】
このオープン不良の検出法はコンセプトは簡単であるが、実現性に問題がある。具体的に、画素制御線３１1〜３１mや垂直信号線３２1〜３２nは、通常、数本当たりに十ｋΩ程度の配線抵抗を持ち、電流の測定精度(ｎＡ程度）を鑑みると、１つのデイジチェーンで直列に接続可能な配線本数が数十〜数百本が限界である。配線本数が数千〜数万本ある撮像装置では、多数のデイジチェーンに分ける必要があり、それぞれのデイジチェーンを独立に不良検出を行うための電源又はテストパッドを設ける必要があり、非現実的である。
【００６０】
＜実施形態の説明＞
近年の積層構造の撮像装置は、多画素、高速化のために画素単体の不良率よりも、画素制御線３１1〜３１mや垂直信号線３２1〜３２nの配線の不良率が高い傾向にある。そこで、本開示の実施形態では、画素アレイ部１１が形成される画素チップ４１において、配線層のみのチェックを主眼におき、最小限の回路を追加することにより、画素制御線３１1〜３１mや垂直信号線３２1〜３２nの配線不良、具体的には、オープン不良（断線）の検出を実現できるようにする。
【００６１】
具体的には、画素制御線３１1〜３１mや垂直信号線３２1〜３２nについて、全配線を複数のデイジチェーン（配線チェーン）に分割し、この分割したデイジチェーンの全てについてオープン不良の検出（選別）を並列に（同時に）行うようにする。これにより、配線不良（即ち、オープン不良）の検出に要する時間の短縮化を図ることができる。また、オープン不良を検出する回路の構成素子（例えば、トランジスタ）やテスト端子（テストパッド）の数が少なく済むため、面積のオーバヘッドも小さくて済む。
【００６２】
以下に、本開示の実施形態に係る画素チップ４１の良品／不良品の選別のための具体的な実施例について説明する。
【００６３】
［実施例１］
実施例１は、本開示の実施形態に係る画素チップ４１の基本的な構成例である。実施例１に係る画素チップ４１の基本的な構成の一例を図８に示す。
【００６４】
実施例１に係る画素チップ４１は、画素２が行列状に２次元配置されて成る画素アレイ部１１に加えて、画素アレイ部１１の上下左右に配置された、配線のオープン不良を検出（選別）する不良検出回路４７Ａ〜４７Ｄを搭載している。画素アレイ部１１の上下に配置された不良検出回路４７Ａ，４７Ｂは、画素列に沿って配線された垂直信号線３２1〜３２nの配線不良を検出するためのものである。画素アレイ部１１の左右に配置された不良検出回路４７Ｃ，４７Ｄは、画素行に沿って配線された画素制御線３１1〜３１mの配線不良を検出するためのものである。
【００６５】
画素チップ４１は、その周縁部に配された接続部４３Ａ，４３Ｂ及び接続部４４Ａ，４４Ｂを介して、ロジックチップ４２（図５参照）と電気的に接続されている。接続部４３Ａ，４３Ｂ及び接続部４４Ａ，４４Ｂは、バンプ、ＴＣＶ、Ｃｕ−Ｃｕハイブリッドボンディング等から成る。画素チップ４１の周縁部には更に、不良検出回路４７Ａ〜４７Ｄのそれぞれに対応して、良品／不良品の検査（選別）のためのパッド部４８Ａ〜４８Ｄが設けられている。
【００６６】
［実施例２］
実施例２は、実施例１に係る画素チップ４１の具体的な構成例である。実施例２に係る画素チップ４１の具体的な構成の一例を図９に示す。
【００６７】
以下では、画素列に沿って配線された垂直信号線３２1〜３２nのオープン不良（断線不良）を検出する場合を例に挙げて説明するが、同じコンセプトを、画素行に沿って配線された画素制御線３１1〜３１mのオープン不良の検出に応用することができる。
【００６８】
本実施例では、画素アレイ部１１を、行方向において複数（ｐ個）の領域に分割し、分割した各領域を画素ブロック５１1〜５１pとする。そして、画素列に沿って配線された垂直信号線３２1〜３２nについて、画素ブロック５１1〜５１p毎に１つのデイジチェーンを構成する。その詳細については後述する。
【００６９】
不良検出回路４７Ａは、行方向に沿って配線された３本の接続配線５２1，５２2，５２3を有する。画素アレイ部１１の画素ブロック５１1〜５１pは、各々、３本の接続配線５２1，５２2，５２3を通して、パッド部４８Ａのテストパッド５３1，５３2，５３3に接続されている。
【００７０】
テストパッド５３1には、テスト信号ｔｅｓｔ＿ｅｎが与えられ、このテスト信号ｔｅｓｔ＿ｅｎを、接続配線５２1が行方向に伝送する。テストパッド５３2には、第１の電圧Ｖaが印加され、この第１の電圧Ｖaを、第１の配線である接続配線５２2が行方向に伝送する。テストパッド５３3には、第２の電圧Ｖbが印加され、この第２の電圧Ｖbを、第２の配線である接続配線５２3が行方向に伝送する。
【００７１】
不良検出回路４７Ｂは、行方向に沿って配線された３本の接続配線５２4，５２5，５２6を有する。画素アレイ部１１の画素ブロック５１1〜５１pは、各々、３本の接続配線５２4，５２5，５２6を通して、パッド部４８Ｂのテストパッド５３4，５３5，５３6に接続されている。
【００７２】
テストパッド５３4には、テスト信号ｔｅｓｔ＿ｅｎが与えられ、このテスト信号ｔｅｓｔ＿ｅｎを、接続配線５２4が行方向に伝送する。テストパッド５３5には、第３の電圧Ｖcが印加され、この第３の電圧Ｖcを、第３の配線である接続配線５２5が行方向に伝送する。テストパッド５３6には、第４の電圧Ｖdが印加され、この第４の電圧Ｖdを、第４の配線である接続配線５２6が行方向に伝送する。
【００７３】
図１０に、画素アレイ部１１の１つの画素ブロックにおけるデイジチェーン、及び、２つの不良検出回路４７Ａ，４７Ｂの回路構成の一例を示す。ここでは、画素ブロック５１1を例に挙げて説明するが、他の画素ブロック５１2〜５１pについても同様の構成となる。また、図１０では、便宜上、画素ブロック５１1のｊ本の垂直信号線３２1〜３２jについて、ｖｓｌ＃１〜ｖｓｌ＃ｊと記している。
【００７４】
画素ブロック５１1のｊ本の垂直信号線ｖｓｌ＃１〜ｖｓｌ＃ｊは、両端部において、スイッチ素子群によって直列に接続されて１つのデイジチェーンを構成する。以下では、スイッチ素子群の各スイッチ素子（例えば、ＭＯＳトランジスタ）をスイッチトランジスタｓ1〜ｓjと記述する。スイッチトランジスタｓ1〜ｓjの各ゲート電極（ゲート端子）は、接続配線５２1，５２4を介してテストパッド５３1，５３4に接続されている。そして、オープン不良の検出時に、テストパッド５３1，５３4及び接続配線５２1，５２4を通して、高レベルのテスト信号ｔｅｓｔ＿ｅｎが与えられることで、オン状態となってデイジチェーンを構成する。
【００７５】
１本目の垂直信号線ｖｓｌ＃１に対応するスイッチトランジスタｓ1には、接続配線５２2を通して第１の電圧Ｖaが印加され、ｊ本目の垂直信号線ｖｓｌ＃ｊに対応するスイッチトランジスタｓjには、接続配線５２3を通して第２の電圧Ｖbが印加される。そして、高レベルのテスト信号ｔｅｓｔ＿ｅｎ、第１の電圧Ｖa、及び、第２の電圧Ｖbが印加されることにより、垂直信号線ｖｓｌ＃１〜ｖｓｌ＃ｊのオープン不良の検出（選別）が可能になる。
【００７６】
不良検出回路４７Ｂは、接続配線５２4，５２5，５２6、及び、スイッチトランジスタｓ2，ｓ4，・・・，ｓjの他に、第１のスイッチ素子であるスイッチトランジスタＴｒ1、及び、第２のスイッチ素子であるスイッチトランジスタＴｒ2を有する。スイッチトランジスタＴｒ1は、ゲート電極が接続配線５２4を介してテストパッド５３4に接続され、ドレイン電極がデイジチェーンの中間位置Ｖmに接続されている。スイッチトランジスタＴｒ2は、ソース電極が接続配線５２5を介してテストパッド５３5に接続され、ドレイン電極が接続配線５２6を介してテストパッド５３6に接続され、ゲート電極がスイッチトランジスタＴｒ1のソース電極に接続されている。
【００７７】
不良検出回路４７Ａ，４７Ｂの各スイッチトランジスタｓ1〜ｓj、及び、不良検出回路４７ＢのスイッチトランジスタＴｒ1，2については、画素２を構成するトランジスタと同じ導電型のトランジスタから成る構成とすることができる。具体的には、図４に示す積層構造の場合、画素チップ４１側には、面積効率や工程削減視点の最適化により、図２に示すように、ＮチャネルＭＯＳトランジスタのみで画素２が構成される。これに対応して、スイッチトランジスタｓ1〜ｓj、及び、スイッチトランジスタＴｒ1，2についても、画素２と同種のＮチャネルＭＯＳトランジスタを用いて構成することが好ましい。これにより、既存の画素プロセスから新規素子種の追加（即ち、新規プロセス工程の追加)が不要となる。
【００７８】
上記の構成の不良検出回路４７Ａ，４７Ｂでは、オープン不良の検出時（良品／不良品の選別時）に、テストパッド５３1，５３4に、高レベルのテスト信号ｔｅｓｔ＿ｅｎを印加するとともに、第１の電圧Ｖa／第２の電圧Ｖb／第３の電圧Ｖc／第４の電圧Ｖdとして所定の電圧値を印加する。そして、この状態で、テストパッド５３5，５３6間におけるショート電流の発生の有無を観測することにより、垂直信号線３２1〜３２nにオープン不良（断線不良）が発生しているか否かを、画素ブロック単位で判別することができる。
【００７９】
オープン不良の検出時（良品／不良品の選別時）の第１の電圧Ｖa／第２の電圧Ｖb／第３の電圧Ｖc／第４の電圧Ｖdの各電圧値の設定、及び、制約について、図１１Ａに示す。図１１Ａの表において、Ｖthは、スイッチトランジスタｓ1〜ｓj及びスイッチトランジスタＴｒ1，Ｔｒ2の閾値電圧である。
【００８０】
オープン不良の検出時の第１の電圧Ｖa／第２の電圧Ｖb／第３の電圧Ｖc／第４の電圧Ｖdの設定、及び、制約については、具体的には、第１の電圧Ｖa／第２の電圧Ｖbの一方に基準電位である例えば接地レベルＧＮＤを設定し、他方に電圧値ＶDD1を設定する。そして、設定ａでは、第１の電圧Ｖaに接地レベルＧＮＤを設定し、第２の電圧Ｖbに電圧値ＶDD1を設定する。設定ｂでは、第１の電圧Ｖaに電圧値ＶDD1を設定し、第２の電圧Ｖbに接地レベルＧＮＤを設定する。
【００８１】
また、テスト信号ｔｅｓｔ＿ｅｎ及び第３の電圧Ｖc／第４の電圧Ｖdとして、電圧値ＶDD2／電圧値ＶDD3／電圧値ＶDD4を設定する。テスト信号ｔｅｓｔ＿ｅｎ及び第３の電圧Ｖc／第４の電圧Ｖdの各電圧値については、設定ａ及び設定ｂに共通である。電圧値ＶDD1／電圧値ＶDD2／電圧値ＶDD3／電圧値ＶDD4の関係を図１１Ａに示す。条件(2)により、スイッチトランジスタｓ1〜ｓj及びスイッチトランジスタＴｒ1，Ｔｒ2がオン状態になり、垂直信号線ｖｓｌ＃１〜ｖｓｌ＃ｊが互いに電気的に直列に接続され、１つのデイジチェーンが構成される。
【００８２】
図１１Ｂに、オープン不良の検出時に発生するケース分けについて示す。オープン不良の検出時の共通設定として、第３の電圧Ｖcとして、電圧値ＶDD1／２＋Ｖthよりも高い電圧値ＶDD3を設定し、第４の電圧Ｖdとして、電圧値ＶDD3よりも高い電圧値ＶDD4を設定する（ＶDD3＜ＶDD4）。
【００８３】
・ケース(1)
ケース(1)は、デイジチェーンにおける垂直信号線ｖｓｌ＃１〜ｖｓｌ＃ｊにオープン不良が発生しない場合である。ケース(1)では、デイジチェーンの中間位置Ｖmの電位が電圧値ＶDD1の１／２になる。この中間位置Ｖmの電位は、スイッチトランジスタＴｒ1を介してスイッチトランジスタＴｒ2のゲート電極に入力される。図１１Ａの表における条件(3)_1により、スイッチトランジスタＴｒ2は、ゲート電圧がソース・ドレイン電圧より低いためオフ状態になる。従って、ケース(1)の場合、テストパッド５３5，５３6間にショート電流が発生しない。
【００８４】
・ケース(2)
ケース(2)は、デイジチェーンの一端と中間位置Ｖmとの間の、垂直信号線ｖｓｌ＃１〜ｖｓｌ＃ｊ／２にオープン不良が発生し、且つ、垂直信号線ｖｓｌ＃（ｊ／２＋１）〜ｖｓｌ＃ｊにオープン不良が発生しなかった場合である。この場合、デイジチェーンの中間位置Ｖmの電位がＶbの電位に引っ張られる。つまり、設定ａでは、中間位置Ｖmの電位が接地レベルＧＮＤになり、設定ｂでは、中間位置Ｖmの電位がＶDD1になる。そうすると、設定ｂでのスイッチトランジスタＴｒ2が、図１１Ａの表における条件(3)_2によってオン状態となる。これにより、テストパッド５３5，５３6間に、接続配線５２5，５２6を通してショートパスが形成され、ショート電流が発生する。尚、設定ａでは、スイッチトランジスタＴｒ2がオフとなるため、テストパッド５３5，５３6間にショート電流が発生しない。
【００８５】
・ケース(3)
ケース(3)は、デイジチェーンの中間位置Ｖmと他端との間の、垂直信号線ｖｓｌ＃１〜ｖｓｌ＃ｊ／２にオープン不良が発生せず、且つ、垂直信号線ｖｓｌ＃（ｊ／２＋１）〜ｖｓｌ＃ｊにオープン不良が発生した場合である。この場合、デイジチェーンの中間位置Ｖmの電位がＶaの電位に引っ張られる。つまり、設定ｂでは、中間位置Ｖmの電位がＶDD1になり、設定ａでは、中間位置Ｖmの電位が接地レベルＧＮＤになる。そうすると、設定ｂではスイッチトランジスタＴｒ2がオン状態となるため、テストパッド５３5，５３6間に、接続配線５２5，５２6を通してショートパスが形成され、ショート電流が発生する。尚、設定ａでは、スイッチトランジスタＴｒ2がオフ状態となるため、テストパッド５３5，５３6間にショート電流が発生しない。
【００８６】
・ケース(4)
ケース(4)は、垂直信号線ｖｓｌ＃１〜ｖｓｌ＃ｊ／２にも、垂直信号線ｖｓｌ＃（ｊ／２＋１）〜ｖｓｌ＃ｊにもオープン不良が発生した場合である。この場合、設定ａ，ｂのデイジチェーンの中間位置Ｖmの電位が不定の状態になる。もし、両方の設定ａ，ｂでも、スイッチトランジスタＴｒ2がたまたまオン状態になってしまった場合、オープン不良の検出漏れになる。
【００８７】
但し、画素チップ４１の単体選別では、オープン不良の検出漏れがあったとしても、画素チップ４１とロジックチップ４２とを貼り合わせ後の画像を用いた選別では線欠陥として不良選別できるため、不良チップの流出にはならない。ケース(4)がケース(2)，(3)に比べて発生確率が低いため、画素チップ４１単体の選別漏れによる貼り合わせチップの歩留まりや選別時間の悪化によるコスト影響が少ない。
【００８８】
上記では、ある１つの画素ブロック５１1のデイジチェーンの選別時の発生し得るユーズケースについて述べたが、実際の選別では、画素ブロック５１1〜５１pの全てについて同時に実行される。設定ａ及び設定ｂ共に、テストパッド５３5，５３6間にショート電流が発生しなかった場合、ケース(4)のオープン不良の検出漏れになる可能性もあるが、高い確率でオープン不良がないと判断し、貼り合わせの対象にしてよい。逆に、設定ａ及び設定ｂのどちらかで、テストパッド５３5，５３6間にショート電流が発生した場合、どこかのデイジチェーンでオープン不良が発生していると断言できる。
【００８９】
垂直信号線３２1〜３２nの全てを１つの大きなデイジチェーンにまとめるよりも、複数のデイジチェーンに分割した方が有利である。それは次の理由による。すなわち、デイジチェーン内に直列接続される配線の数が多いほど、デイジチェーンの抵抗値が高くなる。垂直信号線３２1〜３２nや画素制御線３１1〜３１mに接続されるトランジスタに、チップ不良にならない微弱なリーク電流が発生した場合、デイジチェーンの中間位置Ｖmの本来の期待電圧を変動させてしまい、正しい選別ができなくなる懸念がある。選別の安定性を考えると、１つのデイジチェーンの抵抗値が数百ｋΩ〜数ＭΩになるようなチェーン単位に分割することが現実的である。
【００９０】
尚、上記の微弱なリーク電流は、具体的には、画素制御線３１1〜３１mに接続されるトランジスタのゲートリークや、垂直信号線３２1〜３２nに接続される選択トランジスタ（図２の選択トランジスタ２５）のソースドレインリークである。
【００９１】
図１１Ａの表の印加電圧の条件(2)／(3)のように、選別時の印加する電圧についてはＮチャネルＭＯＳトランジスタの閾値電圧を考慮する必要がある。ＮチャネルＭＯＳトランジスタの閾値電圧のバラツキが大きいと、制約を満たせなくなり、選別精度へ悪影響を及ぼす可能性がある。ロット間／ウェハ間／チップ間の閾値電圧のバラツキが大きい場合、周知の技術を用いて画素トランジスタの閾値電圧を事前に取得し、その情報を用いて、選別時の印加電圧を動的に調整することで、バラツキの影響を抑制でき、選別のローバスト性を向上できる。
【００９２】
選別用に新規追加された回路が、ＣＭＯＳイメージセンサの通常動作に干渉し、悪影響を及ぼさないことを保証する必要である。その実現方法の例として、通常動作時に、スイッチトランジスタｓ1〜ｓj及びスイッチトランジスタＴｒ1，Ｔｒ2がオフ状態になり、デイジチェーンを構成しないようにする。具体的には、テスト信号ｔｅｓｔ＿ｅｎを接地レベル（もしくは、閾値電圧Ｖthよりも低い低い電圧)になるように、センサ外部から制御したり、あるいは、チップ内部に抵抗を付けたりすることで、通常動作時に、スイッチトランジスタｓ1〜ｓj及びスイッチトランジスタＴｒ1，Ｔｒ2をオフ状態にすることができる。第１の電圧Ｖa／第２の電圧Ｖb／第３の電圧Ｖc／第４の電圧Ｖdの各電圧値についても、必要に応じて、同様の処理が施せばよい。
【００９３】
ところで、垂直信号線３２（３２1〜３２n）の断線検査を行う際、選択トランジスタ２５を介して垂直信号線３２と電源電圧ＶDDのノードとの間にリークパスが発生し、図１２に点線の矢印で示すようなリーク電流が流れると、断線の誤検出を引き起こす可能性がある。このリーク電流に起因する断線の誤検出を防止する手法の一例を図１３に示す。
【００９４】
具体的には、各画素の選択トランジスタ２５に選択信号ＳＥＬを印加する配線ＳＥＬ_1〜ＳＥＬ_mの各一端を、スイッチトランジスタｓ11〜ｓ1mを介してテストパッド５３7に接続する。テストパッド５３7には、選択トランジスタ２５をオフ状態にできる程度に十分に低い電圧Ｖeが外部から印加される。そして、断線検査時には、スイッチトランジスタｓ11〜ｓ1mの各ゲート電極に、テストパッド５３8を介して高レベルのテスト信号ｔｅｓｔ＿ｅｎが与えられる。
【００９５】
このように、断線検査時に、スイッチトランジスタｓ11〜ｓ1mの各ゲート電極に、高レベルのテスト信号ｔｅｓｔ＿ｅｎが与えられることで、スイッチトランジスタｓ11〜ｓ1mがオン状態となって、十分に低い電圧Ｖeを、配線ＳＥＬ_1〜ＳＥＬ_mを介して各画素の選択トランジスタ２５のゲート電極に印加する。これにより、選択トランジスタ２５がオフ状態になり、リーク電流が流れないため、当該リーク電流に起因する断線の誤検出を防止することができる。
【００９６】
因みに、画素アレイ部１１の画素制御線３１1〜３１mについては、画素トランジスタ（転送トランジスタ２２、リセットトランジスタ２３、及び、選択トランジスタ２５）のゲート電極にしか接続されないため、上記のようなリークパスは発生しない。
【００９７】
＜変形例＞
以上、本開示に係る技術について、好ましい実施形態に基づき説明したが、本開示に係る技術は当該実施形態に限定されるものではない。上記の実施形態において説明した撮像装置の構成、構造は例示であり、適宜、変更することができる。
【００９８】
例えば、上記の実施形態では、画素２が行列状に配置されて成るＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本開示に係る技術は、ＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、本開示に係る技術は、画素２が行列状に２次元配置されて成るＸ−Ｙアドレス方式の撮像装置全般に対して適用可能である。
【００９９】
＜応用例＞
以上説明した本実施形態に係る撮像装置は、例えば図１４に示すように、可視光、赤外光、紫外光、Ｘ線等の光をセンシングする様々な装置に使用することができる。様々な装置の具体例について以下に列挙する。
【０１００】
・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【０１０１】
＜本開示に係る技術の適用例＞
本開示に係る技術は、様々な製品に適用することができる。より具体的には、デジタルスチルカメラやビデオカメラ等の撮像システムや、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像素子を用いる複写機などの電子機器に適用することができる。以下に、デジタルスチルカメラやビデオカメラ等の撮像システムに適用する場合について説明する。
【０１０２】
［本開示の電子機器］
図１５は、本開示の電子機器の一例である撮像システムの構成を示すブロック図である。図１５に示すように、本例に係る撮像システム１００は、レンズ群等を含む撮像光学系１０１、撮像部１０２、ＤＳＰ(Digital Signal Processor)回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
【０１０３】
撮像光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。
【０１０４】
フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
【０１０５】
操作系１０７は、ユーザによる操作の下に、本撮像システム１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１０６】
上記の構成の撮像システム１００において、撮像部１０２として、先述した実施形態に係る撮像装置を用いることができる。これにより、当該撮像装置によれば、画素行毎あるいは画素列毎に形成された配線について、最小限の追加回路で検査を行うことができるため、チップ面積の増大を抑制できる。従って、撮像部１０２として、先述した実施形態に係る撮像装置を用いることで、撮像システム１００の大型化の抑制に寄与できる。
【０１０７】
［内視鏡手術システムへの応用例］
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
【０１０８】
図１６は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
【０１０９】
図１６では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
【０１１０】
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
【０１１１】
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
【０１１２】
カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：  Ｃａｍｅｒａ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）１１２０１に送信される。
【０１１３】
ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
【０１１４】
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
【０１１５】
光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
【０１１６】
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
【０１１７】
処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
【０１１８】
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
【０１１９】
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
【０１２０】
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ  Ｂａｎｄ  Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
【０１２１】
図１７は、図１６に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
【０１２２】
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
【０１２３】
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
【０１２４】
撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
【０１２５】
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
【０１２６】
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
【０１２７】
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
【０１２８】
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
【０１２９】
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ  Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ  Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ  Ｗｈｉｔｅ  Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
【０１３０】
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
【０１３１】
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
【０１３２】
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
【０１３３】
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
【０１３４】
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
【０１３５】
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
【０１３６】
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
【０１３７】
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
【０１３８】
以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、カメラヘッド１１１０２の撮像部１１４０２に適用され得る。カメラヘッド１１１０２の撮像部１１４０２に本開示に係る技術を適用することにより、画素行毎あるいは画素列毎に形成された配線について、最小限の追加回路で検査を行うことができるためチップ面積の増大を抑制でき、その結果、チップ面積の増大を抑制できるため、カメラヘッド１１１０２の撮像部１１４０２の大型化の抑制に寄与できる。
【０１３９】
［移動体への応用例］
本開示に係る技術（本技術）は、内視鏡手術システムの他、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される撮像素子として実現されてもよい。
【０１４０】
図１８は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【０１４１】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１０２１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
【０１４２】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【０１４３】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【０１４４】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【０１４５】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【０１４６】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【０１４７】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ  Ｄｒｉｖｅｒ  Ａｓｓｉｓｔａｎｃｅ  Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
【０１４８】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０１４９】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【０１５０】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１８の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【０１５１】
図１９は、撮像部１２０３１の設置位置の例を示す図である。
【０１５２】
図１９では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
【０１５３】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【０１５４】
なお、図１９には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【０１５５】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【０１５６】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０１５７】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【０１５８】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【０１５９】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１等に適用され得る。撮像部１２０３１等に本開示に係る技術を適用することにより、画素行毎あるいは画素列毎に形成された配線について、最小限の追加回路で検査を行うことができるためチップ面積の増大を抑制でき、その結果、チップ面積の増大を抑制できるため、撮像部１２０３１等の大型化の抑制に寄与できる。
【０１６０】
＜本開示がとることができる構成＞
尚、本開示は、以下のような構成をとることもできる。
【０１６１】
≪Ａ．撮像装置≫
［Ａ−１］受光部を含む画素が行列状に配置されて成る画素アレイ部が形成された第１の基板、及び、画素を制御する画素制御部が形成された第２の基板が積層されて成り、
第１の基板は、
第１の電圧を伝送する第１の配線、
第２の電圧を伝送する第２の配線、及び、
画素アレイ部を、複数の画素列又は複数の画素行を単位として複数の画素ブロックに分割したとき、画素ブロック毎に、配線不良の検出を行う不良検出回路を備え、
不良検出回路は、
配線不良の検出時に、画素ブロック毎に、複数の画素列又は複数の画素行に対応する複数の配線を直列に接続し、各画素ブロックの直列に接続された配線チェーンの一端を第１の配線に接続し、他端を第２の配線に接続し、
配線チェーンの中間位置の電位に基づいて配線不良の検出を行う、
撮像装置。
［Ａ−２］不良検出回路は、配線不良の検出時に、第１の配線と第２の配線との間に、画素ブロック毎に、複数の配線を直列に接続して配線チェーンを構成するスイッチ素子群を有し、
スイッチ素子群の一方の端部のスイッチ素子が第１の配線に接続され、他方の端部のスイッチ素子が第２の配線に接続されている、
上記［Ａ−１］に記載の撮像装置。
［Ａ−３］第１の基板は、
第３の電圧を伝送する第３の配線、及び、
第４の電圧を伝送する第４の配線を有し、
不良検出回路は、
配線チェーンの中間位置に接続され、中間位置の電位を読み出す第１のスイッチ素子、及び、
第３の配線と第４の配線との間に接続され、第１のスイッチ素子を通して読み出された中間位置の電位に応じてオン／オフ動作を行う第２のスイッチ素子を有する、
上記［Ａ−１］又は上記［Ａ−２］に記載の撮像装置。
［Ａ−４］不良検出回路は、第３の配線と第４の配線との間にショート電流が発生するか否かによって配線不良の検出を行う、
上記［Ａ−３］に記載の撮像装置。
［Ａ−５］不良検出回路は、配線チェーンの一端と中間位置との間における配線の断線不良、又は、配線チェーンの中間位置と他端との間における配線の断線不良の検出を行う、
上記［Ａ−４］に記載の撮像装置。
［Ａ−６］不良検出回路のスイッチ素子群の各スイッチ素子、第１のスイッチ素子、及び、第２のスイッチ素子は、画素を構成するトランジスタと同じ導電型のトランジスタから成る、
上記［Ａ−３］に記載の撮像装置。
［Ａ−７］画素を構成するトランジスタが、ＮチャネルＭＯＳトランジスタから成るとき、
不良検出回路のスイッチ素子群の各スイッチ素子、第１のスイッチ素子、及び、第２のスイッチ素子は、画素と同種のＮチャネルＭＯＳトランジスタから成る、
上記［Ａ−６］に記載の撮像装置。
【０１６２】
≪Ｂ．電子機器≫
［Ｂ−１］受光部を含む画素が行列状に配置されて成る画素アレイ部が形成された第１の基板、及び、画素を制御する画素制御部が形成された第２の基板が積層されて成り、
第１の基板は、
第１の電圧を伝送する第１の配線、
第２の電圧を伝送する第２の配線、及び、
画素アレイ部を、複数の画素列又は複数の画素行を単位として複数の画素ブロックに分割したとき、画素ブロック毎に、配線不良の検出を行う不良検出回路を備え、
不良検出回路は、
配線不良の検出時に、画素ブロック毎に、複数の画素列又は複数の画素行に対応する複数の配線を直列に接続し、各画素ブロックの直列に接続された配線チェーンの一端を第１の配線に接続し、他端を第２の配線に接続し、
配線チェーンの中間位置の電位に基づいて配線不良の検出を行う、
撮像装置を有する電子機器。
［Ｂ−２］不良検出回路は、配線不良の検出時に、第１の配線と第２の配線との間に、画素ブロック毎に、複数の配線を直列に接続して配線チェーンを構成するスイッチ素子群を有し、
スイッチ素子群の一方の端部のスイッチ素子が第１の配線に接続され、他方の端部のスイッチ素子が第２の配線に接続されている、
上記［Ｂ−１］に記載の電子機器。
［Ｂ−３］第１の基板は、
第３の電圧を伝送する第３の配線、及び、
第４の電圧を伝送する第４の配線を有し、
不良検出回路は、
配線チェーンの中間位置に接続され、中間位置の電位を読み出す第１のスイッチ素子、及び、
第３の配線と第４の配線との間に接続され、第１のスイッチ素子を通して読み出された中間位置の電位に応じてオン／オフ動作を行う第２のスイッチ素子を有する、
上記［Ｂ−１］又は上記［Ｂ−２］に記載の電子機器。
［Ｂ−４］不良検出回路は、第３の配線と第４の配線との間にショート電流が発生するか否かによって配線不良の検出を行う、
上記［Ｂ−３］に記載の電子機器。
［Ｂ−５］不良検出回路は、配線チェーンの一端と中間位置との間における配線の断線不良、又は、配線チェーンの中間位置と他端との間における配線の断線不良の検出を行う、
上記［Ｂ−４］に記載の電子機器。
［Ｂ−６］不良検出回路のスイッチ素子群の各スイッチ素子、第１のスイッチ素子、及び、第２のスイッチ素子は、画素を構成するトランジスタと同じ導電型のトランジスタから成る、
上記［Ｂ−３］に記載の電子機器。
［Ｂ−７］画素を構成するトランジスタが、ＮチャネルＭＯＳトランジスタから成るとき、
不良検出回路のスイッチ素子群の各スイッチ素子、第１のスイッチ素子、及び、第２のスイッチ素子は、画素と同種のＮチャネルＭＯＳトランジスタから成る、
上記［Ｂ−６］に記載の電子機器。
【符号の説明】
【０１６３】
１・・・ＣＭＯＳイメージセンサ、２・・・画素、１１・・・画素アレイ部、１２・・・行選択部、１３・・・定電流源部、１４・・・アナログ−デジタル変換部、１５・・・水平転送走査部、１６・・・信号処理部、１７・・・タイミング制御部、１８・・・水平転送線、１９・・・参照信号生成部、２１・・・フォトダイオード（受光部）、２２・・・転送トランジスタ、２３・・・リセットトランジスタ、２４・・・増幅トランジスタ、２５・・・選択トランジスタ、３１（３１1〜３１m）・・・画素制御線、３２（３２1〜３２n）・・・垂直信号線、４１・・・画素チップ（第１の基板）、４２・・・ロジックチップ（第２の基板）、４３（４３Ａ，４３Ｂ），４４（４４Ａ，４４Ｂ）・・・接続部、４７Ａ〜４７Ｄ・・・不良検出回路、４８Ａ〜４８Ｄ・・・パッド部、５１1〜５１p・・・画素ブロック、５２1〜５２6・・・接続配線、５３1〜５３8・・・テストパッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【国際調査報告】
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