(57)【要約】半導体装置の電力を低減する。ダイナミック回路で構成されるラッチ回路を有する半導体装置である。ラッチ回路は、デコード機能を有する第１の回路、複数の容量素子、複数のクロック入力端子、信号入力端子、第１の出力端子、及び第２の出力端子を有する。第１のクロック信号に“Ｈ”が与えられる期間において、第１の容量素子の電位は、第１の回路のデコード結果によって更新される。第２のクロック信号に“Ｈ”が与えられる期間において、第２の容量素子の電位は、第１の容量素子の電位に応じて更新され、第１の出力端子には、第２の容量素子の電位が、第１の出力信号として与えられる。第３のクロック信号に“Ｈ”が与えられる期間において、第３の容量素子の電位は、第２の容量素子の電位に応じて更新され、第２の出力端子には、第３の容量素子の電位が、第２の出力信号として与えられる。
2020084407.tif 000002
【特許請求の範囲】
【請求項１】
ダイナミック回路で構成されるラッチ回路を有する半導体装置であって、
前記ラッチ回路は、第１の回路と、第１乃至第３の容量素子と、第１乃至第３のクロック入力端子と、信号入力端子と、第１の出力端子と、第２の出力端子とを有し、
前記第１の回路は、デコード機能を有し、
前記第１乃至第３のクロック入力端子には、順に第１乃至第３のクロック信号が与えられる機能を有し、
前記第１のクロック信号に“Ｈ”の信号が与えられる期間において、
前記第１の回路は、前記信号入力端子を介して複数の入力信号が与えられる機能を有し、
前記第１の容量素子の電位は、前記第１の回路がデコードした結果によって更新される機能を有し、
前記第２のクロック信号に“Ｈ”の信号が与えられる期間において、
前記第２の容量素子の電位は、前記第１の容量素子の電位に応じて更新される機能を有し、
前記第１の出力端子には、前記第２の容量素子の電位が、第１の出力信号として与えられる機能を有し、
前記第３のクロック信号に“Ｈ”の信号が与えられる期間において、
前記第３の容量素子の電位は、前記第２の容量素子の電位に応じて更新される機能を有し、
前記第２の出力端子には、前記第３の容量素子の電位が、第２の出力信号として与えられる機能を有する半導体装置。
【請求項２】
請求項１において、
前記ラッチ回路は、第４乃至第６のクロック入力端子を有し、
前記第４乃至第６のクロック入力端子には、順に第４乃至第６のクロック信号が与えられ、
前記第４のクロック信号に“Ｈ”の信号が与えられる期間において、
前記第１の容量素子は、プリチャージされ、
前記第５のクロック信号に“Ｈ”の信号が与えられる期間において、
前記第２の容量素子は、プリチャージされ、
前記第６のクロック信号に“Ｈ”の信号が与えられる期間において、
前記第３の容量素子は、プリチャージされる半導体装置。
【請求項３】
請求項１又は請求項２において、
前記ラッチ回路は、第２の回路を有し、
前記第２の回路は、前記第２のクロック入力端子に与えられる前記第２のクロック信号から、第７のクロック信号と、第８のクロック信号とを生成し、
前記第７のクロック信号に“Ｈ”の信号が与えられる期間において、前記ラッチ回路は、前記入力信号をデコードした結果をラッチし、前記ラッチした結果を前記第１の出力信号に出力する機能を有し、
前記第８のクロック信号に“Ｈ”の信号が与えられる期間において、
前記第５のクロック入力端子に前記第５のクロック信号が与えられることで前記第２の容量素子は、プリチャージされ、
前記第１の出力信号が“Ｈ”の信号であれば、前記プリチャージされた前記第２の容量素子の電位が、“Ｈ”の信号として前記第１の出力信号に出力され、
前記第１の出力信号が“Ｌ”の信号であれば、前記第２の出力信号によって前記第２の容量素子の電位が放電され、
前記第２の容量素子の電位が、“Ｌ”の信号として前記第１の出力信号に出力される半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、
カスケード接続された複数の前記ラッチ回路を有し、
複数の前記ラッチ回路が、カウンタ回路として機能する、半導体装置。
【請求項５】
請求項１乃至４のいずれか一のラッチ回路は、
第１乃至第５のトランジスタを有し、
第１のクロック入力端子は、前記第１のトランジスタのゲートと電気的に接続され、
第３のクロック入力端子は、前記第３のトランジスタのゲートと電気的に接続され、
第５のクロック入力端子は、前記第５のトランジスタのゲートと電気的に接続され、
前記第２の容量素子の電極の一方は、前記第４のトランジスタのゲートと電気的に接続され
前記第３の容量素子の電極の一方は、前記第５のトランジスタのゲートと電気的に接続され
前記第１乃至第５のトランジスタは、半導体層に金属酸化物を有し、
前記第１乃至第５のトランジスタは、バックゲートを有し、
前記第１乃至第３のトランジスタのバックゲートには、前記第４、第５のトランジスタのバックゲートと異なる電位が与えられる半導体装置。
【請求項６】
請求項４に記載の半導体装置と、検知回路と、バッテリと、を有する検知装置であって、
前記半導体装置の出力信号が、前記検知回路に与えられ、
前記検知回路は、前記出力信号を前記バッテリの出力電位を監視するモニタ周期として用いる検知装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明の一態様は、ラッチ回路、カウンタ回路、検知装置、バッテリ監視装置、及び半導体装置に関する。【０００２】  本発明の一様態は、物、方法、又は、製造方法に関する。又は、本発明は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関する。本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、照明装置又は電子機器に関する。また、本発明の一様態は、蓄電装置の充電制御方法、蓄電装置の状態推定方法、及び蓄電装置の異常検知に用いられる検出装置に関する。特に、蓄電装置の充電システム、及び蓄電装置の状態推定システム、及び蓄電装置の異常検知システムに関する。また、本発明の一態様である検出装置を有する電子機器には、身体の状態を検出する医療機器が含まれる。【０００３】  なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる素子、回路、又は装置等を指す。一例としては、トランジスタ、ダイオード等の半導体素子は半導体装置である。また別の一例としては、半導体素子を有する回路は、半導体装置である。また別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置である。
【背景技術】
【０００４】  近年、リチウムイオン二次電池、リチウムイオンキャパシタ、空気電池等、種々の蓄電装置の開発が盛んに行われている。特に高出力、高エネルギー密度であるリチウムイオン二次電池は、携帯電話、スマートフォン、タブレット、もしくはノート型コンピュータ等の携帯情報端末、ゲーム装置、携帯音楽プレーヤ、デジタルカメラ、医療機器、又は、ハイブリッド車（ＨＥＶ）、電気自動車（ＥＶ）、もしくはプラグインハイブリッド車（ＰＨＥＶ）等の次世代クリーンエネルギー自動車、電動バイクなど、半導体産業の発展と併せて急速にその需要が拡大し、充電可能なエネルギーの供給源として現代の情報化社会に不可欠なものとなっている。【０００５】  二次電池（リチウムイオン二次電池を含む）は、設計容量（ＤＣ）のうち、電池の残容量（ＲＣ）を満充電容量（ＦＣＣ（Ｆｕｌｌ  Ｃｈａｒｇｅ  Ｃａｐａｃｉｔｙ））のしめる割合、即ち充電率（ＳＯＣ）が０％から１００％まで全て使用する設定になっておらず、過放電を防ぐため０％からマージンが５％（又は１０％）程度とられている。また、過充電を防ぐため１００％からもマージン５％（又は１０％）程度がとられており、結果として、設計容量の５％から９５％の範囲内（又は１０％から９０％の範囲内）で使用しているといわれている。実際には二次電池に接続されるＢＭＳ（Ｂａｔｔｅｒｙ  Ｍａｎａｇｅｍｅｎｔ  Ｓｙｓｔｅｍ）を用いて上限電圧Ｖｍａｘと下限電圧Ｖｍｉｎの電圧範囲を設定することで設計容量の５％から９５％の範囲内（又は１０％から９０％の範囲内）で使用する。【０００６】  二次電池は、充放電、経時変化、温度変化などにより劣化が生じる。したがって、二次電池の内部の状態、特にＳＯＣ（充電率）を正確に知ることで二次電池を管理することができる。ＳＯＣを正確に知ることで上限電圧Ｖｍａｘと下限電圧Ｖｍｉｎの電圧範囲を広くすることもできる。二次電池を管理するためには、二次電池の内部の状態、特にＳＯＣ（充電率）を正確に知るための検知装置が求められている。さらに、検知装置の消費電力を低減することも求められている。【０００７】  特許文献１には、消費電力を低減するための半導体集積回路の一例が示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−６６９３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】  上記問題に鑑み、本発明の一態様は、新規な構成の半導体装置を提供することを課題の一とする。また、本発明の一態様は、消費電力を低減させる半導体装置を提供することを課題の一とする。また、本発明の一態様は、消費電力を低減させる検知装置を提供することを課題の一とする。【００１０】  なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１１】  本発明の一態様は、ダイナミック回路で構成されるラッチ回路を有する半導体装置である。ラッチ回路は、第１の回路と、第１乃至第３の容量素子と、第１乃至第３のクロック入力端子と、信号入力端子と、第１の出力端子と、第２の出力端子とを有する。第１の回路は、デコード機能を有する。第１乃至第３のクロック入力端子には、順に第１乃至第３のクロック信号が与えられる。第１のクロック信号に“Ｈ”の信号が与えられる期間において、第１の回路は、信号入力端子を介して複数の入力信号が与えられ、第１の容量素子の電位は、第１の回路がデコードした結果によって更新される。第２のクロック信号に“Ｈ”の信号が与えられる期間において、第２の容量素子の電位は、第１の容量素子の電位に応じて更新され、第１の出力端子には、第２の容量素子の電位が、第１の出力信号として与えられる。第３のクロック信号に“Ｈ”の信号が与えられる場合、第３の容量素子の電位は、第２の容量素子の電位に応じて更新され、第２の出力端子には、第３の容量素子の電位が、第２の出力信号として与えられる半導体装置である。【００１２】  上記構成において、ラッチ回路は、第４乃至第６のクロック入力端子を有する。第４乃至第６のクロック入力端子には、順に第４乃至第６のクロック信号が与えられる。第４のクロック信号に“Ｈ”の信号が与えられる期間において、第１の容量素子は、プリチャージされる。第５のクロック信号に“Ｈ”の信号が与えられる期間において、第２の容量素子は、プリチャージされる。第６のクロック信号に“Ｈ”の信号が与えられる期間において、第３の容量素子は、プリチャージされる。【００１３】  上記構成において、ラッチ回路は、第２の回路を有する。第２の回路は、第２のクロック入力端子に与えられる第２のクロック信号から、第７のクロック信号と、第８のクロック信号とを生成する。第７のクロック信号に“Ｈ”の信号が与えられる期間において、ラッチ回路は、入力信号をデコードした結果をラッチし、ラッチした結果を第１の出力信号に出力する機能を有する。第８のクロック信号に“Ｈ”の信号が与えられる期間において、第５のクロック入力端子に第５のクロック信号が与えられることで第２の容量素子は、プリチャージされる。第１の出力信号が“Ｈ”の信号であれば、プリチャージされた第２の容量素子の電位が、“Ｈ”の信号として第１の出力信号に出力される。第１の出力信号が“Ｌ”の信号であれば、第２の出力信号によって第２の容量素子の電位が放電され、第２の容量素子の電位が、“Ｌ”の信号として第１の出力信号に出力される。【００１４】  上記各構成において、カスケード接続された複数のラッチ回路は、カウンタ回路として機能することができる。【００１５】  上記各構成のいずれか一のラッチ回路は、第１乃至第５のトランジスタを有する。第４のクロック入力端子は、第１のトランジスタのゲートと電気的に接続される。第５のクロック入力端子は、第２のトランジスタのゲートと電気的に接続される。第６のクロック入力端子は、第３のトランジスタのゲートと電気的に接続される。第２の容量素子の電極の一方は、第４のトランジスタのゲートと電気的に接続される。第３の容量素子の電極の一方��、第５のトランジスタのゲートと電気的に接続される。第１乃至第５のトランジスタは、半導体層に金属酸化物を有する。第１乃至第５のトランジスタは、バックゲートを有する。第１乃至第３のトランジスタのバックゲートには、第４及び第５のトランジスタのバックゲートと異なる電位が与えられる。【００１６】  上記各構成に記載の半導体装置と、検知回路と、バッテリと、を有する検知装置である。半導体装置の出力信号が、検知回路に与えられる。検知回路は、出力信号をバッテリの出力電位を監視するモニタ周期として用いる検知装置である。
【発明の効果】
【００１７】  本発明の一態様は、新規な構成の半導体装置を提供することができる。また、本発明の一態様は、消費電力を低減させる半導体装置を提供することができる。また、本発明の一態様は、消費電力を低減させる検知装置を提供することができる。【００１８】  なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。したがって本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【００１９】図１Ａは、半導体装置を説明するブロック図である。図１Ｂは、半導体装置を説明する回路図である。
図２Ａは、半導体装置を説明するブロック図である。図２Ｂ１、図２Ｂ２、及び図２Ｃは、半導体装置を説明する回路図である。
図３は、半導体装置を説明するブロック図である。
図４Ａ１乃至図４Ａ３、及び図４Ｂは、半導体装置を説明する回路図である。
図５は、半導体装置を説明するブロック図である。
図６Ａ１乃至図６Ａ４は、半導体装置を説明する回路図である。
図７は、半導体装置を説明する回路図である。
図８Ａは、半導体装置を説明するブロック図である。図８Ｂは、半導体装置を説明する回路図である。
図９Ａは、半導体装置を説明する回路図である。図９Ｂは、半導体装置を説明するタイミングチャートである。
図１０Ａは、半導体装置を説明する回路図である。図１０Ｂは、半導体装置を説明するタイミングチャートである。
図１１は、半導体装置を説明する回路図である。
図１２は、半導体装置を説明する回路図である。
図１３Ａは、トランジスタの一例を示す上面図である。図１３Ｂ及び図１３Ｃは、トランジスタの一例を示す断面図である。
図１４Ａは、トランジスタの一例を示す上面図である。図１４Ｂ及び図１４Ｃは、トランジスタの一例を示す断面図である。
図１５は、半導体装置を説明するブロック図である。
図１６Ａは、バッテリ保護ＩＣのブロック図である。図１６Ｂは、バッテリ保護ＩＣの斜視図である。
図１７Ａ及び図１７Ｂは、電子機器を説明する図である。
図１８Ａ乃至図１８Ｃは、電子機器を説明する図である。
図１９Ａ１及び図１９Ａ２、ならびに図１９Ｂ１乃至図１９Ｂ４は、電子機器を説明する図である。
図２０は、試作デバイスを説明するブロック図である。
図２１Ａは、試作デバイス写真である。図２１Ｂは、トランジスタの断面を説明する図である。
図２２は、試作デバイスの測定データを説明する図である。
図２３Ａは、試作デバイスシミュレーションデータである。図２３Ｂは、試作デバイスの測定データである。
【発明を実施するための形態】
【００２０】  以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２１】  また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。
【００２２】  また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２３】  また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００２４】  また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
【００２５】  また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
【００２６】  また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続される場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や、異なる導電層によって形成される配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００２７】  また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
【００２８】  また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００２９】  また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
【００３０】  トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。したがって、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを言う場合がある。
【００３１】  一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、Ｖｇｓが−０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓが−０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、又は、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
【００３２】  また、本明細書等では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。
【００３３】  トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、又は１２５℃におけるオフ電流を表す場合がある。又は、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、又は、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、又は、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
【００３４】  トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、又は２０Ｖにおけるオフ電流を表す場合がある。又は、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、又は、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、又は、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
【００３５】  上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
【００３６】  また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
【００３７】  なお、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
【００３８】（実施の形態１）
本実施の形態では、半導体装置について、図１乃至図１２を用いて説明する。本実施の形態で説明する半導体装置は、ラッチ回路として機能する。また複数のラッチ回路をカスケード接続することで、カウンタ回路として機能させることができる。
【００３９】  本発明の一態様である半導体装置について説明する。半導体装置は、ダイナミック回路で構成される。
【００４０】  最初に、ダイナミック回路について簡単に説明する。ダイナミック回路とは、第１のトランジスタ、第２のトランジスタ、第１の回路、容量素子、第１の配線、及び第２の配線を有する。第１の回路は、第１の端子、第２の端子、第３の端子を有する。
【００４１】  第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続される。第１のトランジスタのソース又はドレインの他方は、第２のトランジスタのソース又はドレインの一方と、容量素子の電極の一方に電気的に接続される。第２のトランジスタのソース又はドレインの他方は、第１の回路の第１の端子に電気的に接続される。第１の回路の第２の端子は、容量素子の電極の他方と、第２の配線に電気的に接続される。容量素子の電極の一方は、出力端子に相当する。
【００４２】  第１の配線には、ダイナミック回路の電源電圧が与えられ、第２の配線には、ダイナミック回路の基準電圧が与えられる。第１の回路は、デコード機能を有する。
【００４３】  次に、ダイナミック回路の動作について簡単に説明する。第１のトランジスタのゲートには、第１の信号が与えられ、第１のトランジスタは、オン状態になる。第１の信号は、容量素子に対して第１のトランジスタを介して第１の配線に与えられる電源電圧をプリチャージすることができる。容量素子へのプリチャージが終了した後、第１のトランジスタは、オフ状態になる。なお、出力端子は、容量素子にプリチャージされた状態を“Ｈ”の信号として扱うことができる。また、出力端子は、容量素子が放電した状態を“Ｌ”の信号として扱うことができる。
【００４４】  次に第１の回路が有する第３の端子に入力信号が与えられる。入力信号は、一つの入力信号であってもよいし、複数の入力信号であってもよい。なお、複数の入力信号であれば、より複雑な条件を設定することができる。第１の回路に設定された条件と、与えられる入力信号の条件とが一致する場合、第１の回路の第１の端子と第２の端子は導通する。以降においては、第１の回路の第１の端子と第２の端子とが導通することを第１の回路がオン状態であるとして説明する。
【００４５】  続いて、第２のトランジスタのゲートには、第２の信号が与えられ、第２のトランジスタは、オン状態になる。第１の回路がオン状態であれば、容量素子に保持された電位は、第２のトランジスタ、及び第１の回路を介して放電される。
【００４６】  第１の回路に設定された条件と、与えられる入力信号の条件が一致する場合、出力端子が“Ｌ”の信号を出力する。
【００４７】  本実施の形態で説明するラッチ回路として機能する半導体装置について説明する。ラッチ回路は、第１の回路と、第１乃至第３の容量素子と、第１乃至第６のクロック入力端子と、信号入力端子と、第１の出力端子と、第２の出力端子とを有する。第１の回路は、デコード機能を有する。
【００４８】  第１乃至第６のクロック入力端子には、順に第１乃至第６のクロック信号が与えられる。第１のクロック信号に“Ｈ”の信号が与えられる期間において、第１の容量素子には、プリチャージ電位が与えられる。第２のクロック信号に“Ｈ”の信号が与えられる期間において、第１の回路がデコードした結果によって第１の容量素子の電位が更新される。
【００４９】  第３のクロック信号に“Ｈ”の信号が与えられる期間において、第２の容量素子には、プリチャージ電位が与えられる。第４のクロック信号に“Ｈ”の信号が与えられる期間において、第２の容量素子の電位は、第１の容量素子の電位が変化することで更新され、第１の出力端子には、第２の容量素子の電位が、第１の出力信号として与えられる。
【００５０】  第５のクロック信号に“Ｈ”の信号が与えられる期間において、第３の容量素子には、プリチャージ電位が与えられる。第６のクロック信号に“Ｈ”の信号が与えられる期間において、第３の容量素子の電位は、第２の容量素子の電位が変化することで更新され、第２の出力端子には、第３の容量素子の電位が、第２の出力信号として与えられる半導体装置である。
【００５１】  ラッチ回路は、さらに、第２の回路を有する。第２の回路は、第３のクロック入力端子に与えられる第３のクロック信号から、第７のクロック信号と、第８のクロック信号とを生成する。
【００５２】  第７のクロック信号に“Ｈ”の信号が与えられる期間において、ラッチ回路は、入力信号をデコードした結果をラッチし、ラッチした結果を第１の出力信号に出力する機能を有する。
【００５３】  第８のクロック信号に“Ｈ”の信号が与えられる期間において、第５のクロック入力端子に第５のクロック信号が与えられることで第２の容量素子は、プリチャージされる。第１の出力信号が“Ｈ”の信号であれば、プリチャージされた第２の容量素子の電位が、“Ｈ”の信号として第１の出力信号に出力される。第１の出力信号が“Ｌ”の信号であれば、第２の出力信号によって第２の容量素子の電位が放電され、第２の容量素子の電位が、“Ｌ”の信号として第１の出力信号に出力される。
【００５４】  ここで、ラッチ回路の詳細な説明をする。ラッチ回路は、第１乃至第７のトランジスタを有する。第１のクロック入力端子は、第１のトランジスタのゲートと電気的に接続される。第３のクロック入力端子は、第２のトランジスタのゲートと電気的に接続される。第４のクロック入力端子は、第３のトランジスタのゲートと電気的に接続される。第５のクロック入力端子は、第５のトランジスタのゲートと電気的に接続される。第６のクロック入力端子は、第６のトランジスタのゲートと電気的に接続される。なお、第２のクロック入力端子は、第１の回路と電気的に接続される。
【００５５】  第１の配線は、第１のトランジスタのソース又はドレインの一方、第３のトランジスタのソース又はドレインの一方、及び第５のトランジスタのソース又はドレインの一方と電気的に接続される。第１のトランジスタのソース又はドレインの他方は、第１の回路の第１の端子、第４のトランジスタのゲート、及び第１の容量素子の電極の一方と電気的に接続される。第２のトランジスタのソース又はドレインの他方は、第３のトランジスタのソース又はドレインの一方、第７のトランジスタのゲート、及び第２の容量素子の電極の一方と電気的に接続される。第３のトランジスタのソース又はドレインの他方は、第４のトランジスタのソース又はドレインの一方と電気的に接続される。第５のトランジスタのソース又はドレインの他方は、第６のトランジスタのソース又はドレインの一方、及び第３の容量素子の電極の一方と電気的に接続される。第６のトランジスタのソース又はドレインの他方は、第７のトランジスタのソース又はドレインの一方と電気的に接続される。第２の配線は、第１の回路の第２端子、第４のトランジスタのソース又はドレインの他方、第７のトランジスタのソース又はドレインの他方、第１の容量素子の電極の他方、第２の容量素子の電極の他方、及び第３の容量素子の電極の他方と電気的に接続される。
【００５６】  第１乃至第７のトランジスタは、半導体層に金属酸化物を有する。また、第１乃至第７のトランジスタは、バックゲートを有する。ただし、第１、第３、及び第５のトランジスタのバックゲートには、第３、第４、第６、及び第７のトランジスタのバックゲートと異なる電位が与えられる。
【００５７】  一例として第１、第２、及び第５のトランジスタのバックゲートには、第３、第４、第６、及び第７のトランジスタのバックゲートよりも小さな電位が与えられる。第１、第２、及び第５のトランジスタのバックゲートに与える電位が小さいと、第１、第２、及び第５のトランジスタのオン電流を大きくできる。第１、第２、及び第５のトランジスタのオン電流が、大きくなることで第１乃至第３の容量素子への充電を早くすることができる。
【００５８】  なお、第２の容量素子の電極の一方は、第１の出力端子と接続されるため、第１の出力端子に“Ｈ”の信号を出力する場合の駆動能力を向上させることができる。同様に、なお、第３の容量素子の電極の一方は、第２の出力端子と接続されるため、第２の出力端子に“Ｈ”の信号を出力する場合の駆動能力を向上させることができる。
【００５９】  また、第３、第４、第６、及び第７のトランジスタのバックゲートには、第１、第２、及び第５のトランジスタのバックゲートよりも大きな電位が与えられる。第３、第４、第６、及び第７のトランジスタのバックゲートに与える電位が大きいと、第３、第４、第６、及び第７のトランジスタのオン電流を小さくなる。
【００６０】  例えば、第３及び第４のトランジスタのオフ電流が小さくなることで、第２の容量素子から第３及び第４のトランジスタを介したリーク電流が小さくなる。同様に、第６及び第７のトランジスタのオフ電流が小さくなることで、第３の容量素子から第６及び第７のトランジスタを介したリーク電流が小さくなる。
【００６１】  一例として、カスケード接続された複数のラッチ回路は、カウンタ回路として機能することができる。当該カウンタ回路は、カスケード接続するラッチ回路の数、及び異なるデコード条件を設けることで、３進カウンタ回路、６進カウンタ回路、又は１０進カウンタ回路とすることができる。例えば、時計などの電子機器では、３進カウンタ回路、６進カウンタ回路、又は１０進カウンタ回路を用いることで消費電力を低減することができる。
【００６２】  また、異なる応用例として、当該カウンタ回路と、検知回路と、バッテリと、を有することで、バッテリ監視装置を実現することができる。例えば、カウンタ回路の出力信号が、検知回路に与えられる。検知回路は、カウンタ回路の出力信号をバッテリの出力電位を監視するモニタ周期として用いることができる。
【００６３】  続いて、本実施の形態で説明する半導体装置について、図面を参照して説明する。図１Ａは、ラッチ回路１０を説明するブロック図である。ラッチ回路１０は、回路２０、回路４０、信号入力端子１０ａ、クロック入力端子１０ｂ、端子１０ｃ、端子１０ｄ、出力端子１０ｅ、及び出力端子１０ｆを有する。
【００６４】  信号入力端子１０ａには、入力信号が与えられる。なお、入力信号は、１つであってもよいし、複数であってもよい。クロック入力端子１０ｂには、クロック信号が与えられる。クロック信号は、複数であることが好ましい。本実施の形態で説明するラッチ回路では、クロック信号Ｐ０乃至Ｐ５が与えられる例を示している。端子１０ｃには、信号ＥＮが与えられ、端子１０ｄには、信号ＥＮＢが与えられる。信号ＥＮＢは、信号ＥＮの反転信号である。出力端子１０ｅは、出力信号Ｑを出力し、出力端子１０ｆは、出力信号ＱＢを出力する。出力信号ＱＢは、出力信号Ｑの反転信号である。
【００６５】  図１Ｂで詳細に説明するが、回路２０は、端子（２０ａ、２０ｂ、２０ｃ）を有する。入力信号ＤＡは、信号入力端子１０ａを介して端子２０ｃに与えられる。なお、回路２０は、デコード機能を有する。
【００６６】  また、回路４０は、端子（４０ａ、４０ｂ、４０ｃ、４０ｄ、４０ｅ）を有する。信号ＥＮは、端子１０ｃを介して端子４０ａに与えられる。信号ＥＮＢは、端子１０ｄを介して端子４０ｂに与えられる。クロック信号Ｐ３は、クロック入力端子１０ｂを介して端子４０ｃに与えられる。回路４０は、クロック信号Ｐ３から、クロック信号Ｐ３Ｉ、クロック信号Ｐ３Ｒを生成することができる。
【００６７】  図１Ｂは、ラッチ回路１０を詳細に説明する回路図である。ラッチ回路１０は、トランジスタ１１乃至１９、容量素子Ｃ１乃至Ｃ３、回路２０、及び回路４０を有する。回路２０は、トランジスタ２１、及び回路３０を有する。回路３０は端子３０ａ乃至３０ｃを有する。回路４０は、トランジスタ４１、及びトランジスタ４２を有する。なお、ラッチ回路１０は、配線ＶＤＤ、及び配線ＶＳＳを有する。
【００６８】  クロック信号Ｐ０は、トランジスタ１１のゲートに与えられる。クロック信号Ｐ１は、トランジスタ２１のゲートに与えられる。クロック信号Ｐ２は、トランジスタ１２のゲートに与えられる。クロック信号Ｐ３Ｉは、トランジスタ１３のゲートに与えられる。クロック信号Ｐ３Ｒは、トランジスタ１５のゲートに与えられる。クロック信号Ｐ４は、トランジスタ１７のゲートに与えられる。クロック信号Ｐ５は、トランジスタ１８のゲートに与えられる。
【００６９】  配線ＶＤＤは、トランジスタ１１のソース又はドレインの一方、トランジスタ１２のソース又はドレインの一方、及びトランジスタ１７のソース又はドレインの一方と電気的に接続される。トランジスタ１１のソース又はドレインの他方は、回路２０の端子２０ａ、トランジスタ１４のゲート、及び容量素子Ｃ１の電極の一方と電気的に接続される。トランジスタ１４のソース又はドレインの一方は、トランジスタ１３のソース又はドレインの一方と電気的に接続される。トランジスタ１３のソース又はドレインの他方は、トランジスタ１２のソース又はドレインの他方、トランジスタ１５のソース又はドレインの一方、容量素子Ｃ２の電極の一方、トランジスタ１９のゲート、及び出力端子１０ｅと電気的に接続される。トランジスタ１５のソース又はドレインの他方は、トランジスタ１６のソース又はドレインの一方と電気的に接続される。トランジスタ１７のソース又はドレインの他方は、トランジスタ１８のソース又はドレインの一方、容量素子Ｃ３の電極の一方、及び出力端子１０ｆと電気的に接続される。トランジスタ１８のソース又はドレインの他方は、トランジスタ１９のソース又はドレインの一方と電気的に接続される。配線ＶＳＳは、回路２０の端子２０ｂ、トランジスタ１４のソース又はドレインの他方、トランジスタ１６のソース又はドレインの他方、トランジスタ１９のソース又はドレインの他方、容量素子Ｃ１の電極の他方、容量素子Ｃ２の電極の他方、及び容量素子Ｃ３の電極の他方と電気的に接続される。なお、ノードＦＮは、トランジスタ１１のソース又はドレインの他方、回路２０の端子２０ａ、トランジスタ１４のゲート、及び容量素子Ｃ１の電極の一方と接続されることで形成される。
【００７０】  端子４０ａは、トランジスタ４１のゲートと電気的に接続される。端子４０ｂは、トランジスタ４２のゲートと電気的に接続される。端子４０ｃは、トランジスタ４１のソース又はドレインの一方、及びトランジスタ４２のソース又はドレインの一方と電気的に接続される。トランジスタ４１のソース又はドレインの他方は、端子４０ｄを介してトランジスタ１３のゲートと電気的に接続される。トランジスタ４２のソース又はドレインの他方は、端子４０ｅを介してトランジスタ１５のゲートと電気的に接続される。出力端子１０ｆは、トランジスタ１６のゲートと電気的に接続される。
【００７１】  回路２０が有する端子２０ａは、トランジスタ２１のソース又はドレインの一方と電気的に接続される。トランジスタ２１のソース又はドレインの他方は、回路３０の有する端子３０ａと電気的に接続される。
【００７２】  続いて、ラッチ回路１０の動作について説明する。最初は、信号ＥＮには、“Ｈ”の信号が与えられ、トランジスタ４１がオン状態、且つ信号ＥＮＢには、“Ｌ”の信号が与えられ、トランジスタ４２がオフ状態の場合について説明する。上述した条件の場合、クロック信号Ｐ３が与えられるまでは、クロック信号Ｐ３Ｉ、及びクロック信号Ｐ３Ｒに“Ｌ”の信号が与えられる。
【００７３】  トランジスタ１１は、クロック信号Ｐ０に与えられる信号によってオン状態になる。容量素子Ｃ１は、トランジスタ１１を介して配線ＶＤＤに与えられる第１の電位でプリチャージされることで“Ｈ”の信号になる。
【００７４】  次に、クロック信号Ｐ１に“Ｈ”の信号が与えられる期間において、回路３０は、信号入力端子を介して複数の入力信号ＤＡが与えられ、容量素子Ｃ１の電位は、回路２０がデコードした結果によって更新される。
【００７５】  より詳細に説明すると、入力信号ＤＡの内容がデコードされた結果が一致した場合は、回路３０がオン状態になり端子３０ａと端子３０ｂは導通する。容量素子Ｃ１の電位は、トランジスタ２１、回路３０を介して放電する。入力信号ＤＡの内容がデコードされた結果が一致しない場合は、回路３０はオフ状態となり、端子３０ａと端子３０ｂは非導通となる。よって、容量素子Ｃ１の電位は、第１の電位を保持する。
【００７６】  次に、トランジスタ１２は、クロック信号Ｐ２に与えられる信号によってオン状態になる。容量素子Ｃ２は、トランジスタ１２を介して配線ＶＤＤに与えられる電位でプリチャージされることで“Ｈ”の信号になる。
【００７７】  次に、クロック信号Ｐ３に“Ｈ”の信号が与えられる期間において、クロック信号Ｐ３Ｉには“Ｈ”の信号が与えられ、クロック信号Ｐ３Ｒには“Ｌ”の信号が与えられる。容量素子Ｃ２の電位は、容量素子Ｃ１の電位に応じて更新され、出力端子１０ｅには、容量素子Ｃ２の電位が出力信号Ｑとして与えられる。
【００７８】  詳細に説明すると、容量素子Ｃ１の電位が“Ｈ”の信号の場合、トランジスタ１４がオン状態になる。且つ、クロック信号Ｐ３Ｉが“Ｈ”の信号の場合、トランジスタ１３は、オン状態になる。容量素子Ｃ２の電位は、トランジスタ１３、及びトランジスタ１４を介して放電する。よって出力端子１０ｅは、“Ｌ”の信号を出力する。異なる例として、容量素子Ｃ１の電位が“Ｌ”の信号の場合、トランジスタ１４がオフ状態になる。よって、容量素子Ｃ２の電位は、“Ｈ”の信号を保持する。
【００７９】  次に、トランジスタ１７は、クロック信号Ｐ４に与えられる信号によってオン状態になる。容量素子Ｃ３は、トランジスタ１７を介して配線ＶＤＤに与えられる電位でプリチャージされることで“Ｈ”の信号になる。
【００８０】  次に、クロック信号Ｐ５に“Ｈ”の信号が与えられる期間において、容量素子Ｃ３の電位は、容量素子Ｃ２の電位に応じて更新される。出力端子１０ｆには、容量素子Ｃ３の電位が出力信号ＱＢとして与えられる。
【００８１】  より詳細に説明すると、容量素子Ｃ２の電位が“Ｈ”の信号の場合、トランジスタ１９がオン状態になる。且つ、クロック信号Ｐ５が“Ｈ”の信号の場合、トランジスタ１８は、オン状態になる。容量素子Ｃ３の電位は、トランジスタ１８、及びトランジスタ１９を介して放電する。よって出力端子１０ｆは、“Ｌ”の信号を出力する。異なる例として、容量素子Ｃ２の電位が“Ｌ”の信号の場合、トランジスタ１９がオフ状態になる。よって、容量素子Ｃ３の電位は、第１の電位を保持する。
【００８２】  次に、クロック信号Ｐ３Ｒには“Ｈ”の信号が与えられ、且つ、クロック信号Ｐ３Ｉには“Ｌ”の信号が与えられる場合について説明する。クロック信号Ｐ３Ｉが“Ｌ”の信号の場合、トランジスタ１３がオフ状態になる。よって、入力信号ＤＡは、出力信号Ｑ又は出力信号ＱＢに影響を及ぼさない。
【００８３】  クロック信号Ｐ３に“Ｈ”の信号が与えられる期間において、クロック信号Ｐ３Ｒには“Ｈ”の信号が与えられ、クロック信号Ｐ３Ｉには“Ｌ”の信号が与えられた以降について説明する。なお、容量素子Ｃ２には、トランジスタ１２を介して配線ＶＤＤに与えられる電位でプリチャージされることで“Ｈ”の信号が保持されている。
【００８４】  出力信号ＱＢが“Ｌ”の信号ならば、トランジスタ１６はオフ状態になる。したがって、プリチャージされた容量素子Ｃ２の電位が、“Ｈ”の信号を保持する。よって出力信号Ｑには、“Ｈ”の信号が出力される。
【００８５】  出力信号ＱＢが“Ｈ”の信号ならば、トランジスタ１６はオン状態になる。したがって、容量素子Ｃ２の電位は、トランジスタ１５、及びトランジスタ１６を介して放電される。出力信号Ｑには、容量素子Ｃ２の電位が、“Ｌ”の信号として出力される。
【００８６】  一例としてラッチ回路１０は、容量素子にプリチャージする第１のトランジスタと、容量素子から放電させる第２のトランジスタを異なるクロック信号を用いて制御することができる。つまり、本実施の形態で説明するラッチ回路１０は、当該第１のトランジスタ及び当該第２のトランジスタの貫通電流を抑えることができるため、消費電力を低減することができる。なお、当該第１のトランジスタは、ラッチ回路１０のトランジスタ１１、トランジスタ１２、トランジスタ１７に相当し、当該第２のトランジスタは、ラッチ回路１０のトランジスタ１３、トランジスタ１４、トランジスタ１５、トランジスタ１６、トランジスタ１８、及びトランジスタ１９に相当する。
【００８７】  さらに、ラッチ回路１０は、信号ＥＮＢに“Ｈ”の信号が与えられ、かつ信号ＥＮに“Ｌ”の信号が与えられる期間は、出力信号Ｑ又は出力信号ＱＢは、リフレッシュされるため信号の劣化を低減することができる。
【００８８】  なお、ラッチ回路１０に用いられるトランジスタは、半導体層に金属酸化物を有することが好ましい。半導体層に金属酸化物を有するトランジスタは、トランジスタがオフ状態の場合のオフ電流が小さく、低速で動作する回路においては好適である。なお低速で駆動する回路とは、クロックの周期が５０ｋＨｚよりも低いことが好ましい。もしくは、クロックの周期が１ｋＨｚよりも低いことが好ましい。もしくは、クロックの周期が１００Ｈｚよりも低いことがより好ましい。なお、半導体層に金属酸化物を有するトランジスタを、ＯＳトランジスタと呼ぶ。ＯＳトランジスタについては、実施の形態４で詳細な説明をする。
【００８９】  図２Ａを用いて、ラッチ回路を用いたカウンタ回路について説明する。なお、以降の図面の説明において、ラッチ回路１０と異なる点について説明し、図１Ａ又は図１Ｂと同じ符号を有する構成要素については説明を省略する場合がある。
【００９０】  図２Ａは、３進カウンタ回路６０を説明するブロック図である。３進カウンタ回路６０は、ラッチ回路１０Ａ、ラッチ回路１０Ｂ、及び回路１０ＣＡを有する。ラッチ回路１０Ａは、回路２０Ａを有し、ラッチ回路１０Ｂは、回路２０Ｂを有する点が、図１のラッチ回路１０と異なる。さらに、ラッチ回路１０Ａ及びラッチ回路１０Ｂは同期して動作するため、回路４０は、ラッチ回路１０Ａ及びラッチ回路１０Ｂに対して一つ設ければよい。
【００９１】  ここで、３進カウンタ回路６０について詳細に説明する。入力信号ＤＡａは、ラッチ回路１０Ａの信号入力端子１０ａを介して、回路２０Ａの端子２０ｃに与えられる。入力信号ＤＡｂは、ラッチ回路１０Ｂの信号入力端子１０ａを介して、回路２０Ｂの端子２０ｃに与えられる。なお、入力信号ＤＡａ又は入力信号ＤＡｂには、出力信号Ｑ［１：０］及び出力信号ＱＢ［１：０］のいずれか一、もしくは複数の当該出力信号が与えられる。クロック信号Ｐ０乃至Ｐ５は、ラッチ回路１０Ａ及びラッチ回路１０Ｂのクロック入力端子１０ｂに与えられる。回路４０は、ラッチ回路１０Ａ及びラッチ回路１０Ｂの端子１０ｃに対してクロック信号Ｐ３Ｉを与えることができる。また、回路４０は、ラッチ回路１０Ａ及びラッチ回路１０Ｂの端子１０ｄに対してクロック信号Ｐ３Ｒを与えることができる。
【００９２】  ここで、回路１０ＣＡについて説明する。回路１０ＣＡは、端子１０ｃ１、端子１０ｃ２、端子１０ｃ３、及び端子１０ｃ４を有する。回路１０ＣＡの端子１０ｃ１は、ラッチ回路１０Ａ及びラッチ回路１０Ｂから出力信号Ｑ［１：０］が与えられる。また、回路１０ＣＡの端子１０ｃ２には、ラッチ回路１０Ａ及びラッチ回路１０Ｂから出力信号ＱＢ［１：０］が与えられる。また、回路１０ＣＡは、端子１０ｃ３に３進カウンタ回路のキャリー信号ＣＡ３、端子１０ｃ４にキャリー信号ＣＡ３Ｂを出力することができる。なお、キャリー信号ＣＡ３Ｂは、キャリー信号ＣＡ３の反転信号である。
【００９３】  図２Ｂ１は、回路２０Ａを説明する回路図である。回路２０Ａは、トランジスタ２１と回路３０Ａを有する。回路３０Ａは、トランジスタ３１、トランジスタ３２、端子３０ａ、端子３０ｂ、及び端子３０ｃを有する。なお、図２Ｂ１では、端子３０ｃを表示せず、代わりに、入力信号ＤＡａをデコードする一致条件を、回路３０Ａが有するトランジスタのゲートに与える形で表記する。入力信号ＤＡａをデコードする一致条件の詳細については後述する。
【００９４】  回路２０Ａの端子２０ａは、トランジスタ２１のソース又はドレインの一方と電気的に接続される。トランジスタ２１のソース又はドレインの他方は、端子３０ａを介して、トランジスタ３１のソース又はドレインの一方と電気的に接続される。トランジスタ３１のソース又はドレインの他方は、トランジスタ３２のソース又はドレインの一方と電気的に接続される。トランジスタ３２のソース又はドレインの他方は、端子３０ｂを介して端子２０ｂと電気的に接続される。トランジスタ３１のゲートには、出力信号ＱＢ０が与えられる。トランジスタ３２のゲートには、出力信号ＱＢ１が与えられる。
【００９５】  図２Ｂ２は、回路２０Ｂを説明する回路図である。回路２０Ｂは、トランジスタ２１と回路３０Ｂを有する。回路３０Ｂは、トランジスタ３３、端子３０ａ、端子３０ｂ、及び端子３０ｃを有する。なお、図２Ｂ２では、端子３０ｃを表示せず、代わりに、入力信号ＤＡｂをデコードする一致条件を、回路３０Ｂが有するトランジスタのゲートに与える形で表記する。入力信号ＤＡｂをデコードする一致条件の詳細については後述する。
【００９６】  回路２０Ｂの端子２０ａは、トランジスタ２１のソース又はドレインの一方と電気的に接続される。トランジスタ２１のソース又はドレインの他方は、端子３０ａを介して、トランジスタ３３のソース又はドレインの一方と電気的に接続される。トランジスタ３３のソース又はドレインの他方は、端子３０ｂを介して端子２０ｂと電気的に接続される。トランジスタ３３のゲートには、出力信号Ｑ０が与えられる。
【００９７】  ここで回路３０Ａ及び回路３０Ａがデコードする一致条件について説明する。回路３０Ａ及び回路３０Ａがデコードする一致条件は、カルノー図を用いて抽出するのが容易である。入力信号ＤＡａが式１で示すように論理積で表される場合は、ラッチ回路１０Ａは３進のカウンタとして動作することができる。
【００９８】
【数１】
2020084407.tif 000003
【００９９】  ラッチ回路１０Ｂの入力信号ＤＡｂは、式２で表すことができる。
【０１００】
【数２】
2020084407.tif 000004
【０１０１】  続いて、図２Ｃは、回路１０ＣＡを説明する回路である。回路１０ＣＡは、トランジスタ６１乃至トランジスタ６６、トランジスタ６１ａ、トランジスタ６２ａ、容量素子Ｃ４、容量素子Ｃ５、端子１０ｃ１、端子１０ｃ２、端子１０ｃ３、及び端子１０ｃ４を有する。なお、図２Ｃでは、端子１０ｃ１及び端子１０ｃ２を表示せず、代わりに、出力信号Ｑ［１：０］又は出力信号ＱＢ［１：０］をデコードする一致条件を、回路１０ＣＡが有するトランジスタのゲートに与える形で表記する。出力信号Ｑ［１：０］又は出力信号ＱＢ［１：０］をデコードする一致条件の詳細については後述する。
【０１０２】  クロック信号Ｐ０は、トランジスタ６１のゲート及びトランジスタ６１ａのゲートに与えられる。クロック信号Ｐ１は、トランジスタ６２のゲート及びトランジスタ６２ａのゲートに与えられる。配線ＶＤＤは、トランジスタ６１のソース又はドレインの一方、トランジスタ６１ａのソース又はドレインの一方と電気的に接続される。
【０１０３】  トランジスタ６１のソース又はドレインの他方は、トランジスタ６２のソース又はドレインの一方、容量素子Ｃ４の電極の一方、端子１０ｃ３と電気的に接続される。トランジスタ６２のソース又はドレインの他方は、トランジスタ６３のソース又はドレインの一方と電気的に接続される。トランジスタ６３のソース又はドレインの他方は、トランジスタ６４のソース又はドレインの一方と電気的に接続される。トランジスタ６４のソース又はドレインの他方は、配線ＶＳＳと電気的に接続される。容量素子Ｃ４の電極の他方は、配線ＶＳＳと電気的に接続される。
【０１０４】  トランジスタ６１ａのソース又はドレインの他方は、トランジスタ６２ａのソース又はドレインの一方、容量素子Ｃ５の電極の一方、端子１０ｃ４と電気的に接続される。トランジスタ６２ａのソース又はドレインの他方は、トランジスタ６５のソース又はドレインの一方、トランジスタ６６のソース又はドレインの一方と電気的に接続される。配線ＶＳＳは、トランジスタ６５のソース又はドレインの他方、トランジスタ６６のソース又はドレインの他方と電気的に接続される。容量素子Ｃ４の電極の他方は、配線ＶＳＳと電気的に接続される。
【０１０５】  ここで回路１０ＣＡがデコードする一致条件について説明する。トランジスタ６３のゲートには、出力信号ＱＢ０が与えられる。トランジスタ６４のゲートには、出力信号Ｑ１が与えられる。トランジスタ６５のゲートには、出力信号Ｑ０が与えられる。トランジスタ６６のゲートには、出力信号ＱＢ１が与えられる。
【０１０６】  回路１０ＣＡにより、出力信号Ｑ［１：０］をデコードする一致条件と、出力信号ＱＢ［１：０］をデコードする一致条件と、を設定することができる。出力信号Ｑ［１：０］をデコードする一致条件は、論理式ＣＡ３＿１で構成される。出力信号ＱＢ［１：０］をデコードする一致条件は、論理式ＣＡ３Ｂ＿１で構成される。論理式ＣＡ３＿１が式３で示すように論理積で表すことができる場合は、３進カウンタ回路６０が動作する。
【０１０７】
【数３】
2020084407.tif 000005
【０１０８】  また論理式ＣＡ３Ｂ＿１は、式４で示すように論理和で表すことができる。
【０１０９】
【数４】
2020084407.tif 000006
【０１１０】  図３は、６進カウンタ回路６０Ａを説明するブロック図である。６進カウンタ回路６０Ａは、ラッチ回路１０Ｃ、ラッチ回路１０Ｄ、ラッチ回路１０Ｅ、及び回路１０ＣＡａを有する。ラッチ回路１０Ｃは、回路２０Ｃを有し、ラッチ回路１０Ｄは、回路２０Ｄを有し、ラッチ回路１０Ｅは、回路２０Ｅを有する。ラッチ回路１０Ｃ、ラッチ回路１０Ｄ、及びラッチ回路１０Ｅは同期して動作する。
【０１１１】  ここで、６進カウンタ回路６０Ａについて詳細に説明する。入力信号ＤＡｃは、ラッチ回路１０Ｃの信号入力端子１０ａを介して、回路２０Ｃの端子２０ｃに与えられる。入力信号ＤＡｄは、ラッチ回路１０Ｄの信号入力端子１０ａを介して、回路２０Ｄの端子２０ｃに与えられる。入力信号ＤＡｅは、ラッチ回路１０Ｅの信号入力端子１０ａを介して、回路２０Ｅの端子２０ｃに与えられる。なお、入力信号ＤＡｃ、入力信号ＤＡｄ、又は入力信号ＤＡｅには、出力信号Ｑ［２：０］及び出力信号ＱＢ［２：０］のいずれか一もしくは複数の当該出力信号が与えられる。クロック信号Ｐ０乃至Ｐ５は、ラッチ回路１０Ｃ、ラッチ回路１０Ｄ、及びラッチ回路１０Ｅのクロック入力端子１０ｂに与えられる。回路４０は、ラッチ回路１０Ｃ、ラッチ回路１０Ｄ，及びラッチ回路１０Ｅの端子１０ｃに対してクロック信号Ｐ３Ｉを与えることができる。また、回路４０は、ラッチ回路１０Ｃ、ラッチ回路１０Ｄ，及びラッチ回路１０Ｅの端子１０ｄに対してクロック信号Ｐ３Ｒを与えることができる。
【０１１２】  ここで、回路１０ＣＡａについて説明する。回路１０ＣＡａは、端子１０ｃ１、端子１０ｃ２、端子１０ｃ３、及び端子１０ｃ４を有する。回路１０ＣＡａの端子１０ｃ１には、ラッチ回路１０Ｃ、ラッチ回路１０Ｄ、及びラッチ回路１０Ｅから出力信号Ｑ［２：０］が与えられる。また、回路１０ＣＡａの端子１０ｃ２には、ラッチ回路１０Ｃ、ラッチ回路１０Ｄ、及びラッチ回路１０Ｅから出力信号ＱＢ［２：０］が与えられる。また、回路１０ＣＡａは、端子１０ｃ３に６進カウンタ回路のキャリー信号ＣＡ６、端子１０ｃ４にキャリー信号ＣＡ６Ｂを出力することができる。
【０１１３】  次に図４Ａ１は、回路２０Ｃを説明する回路図である。回路２０Ｃは、トランジスタ２１と回路３０Ｃを有する。回路３０Ｃは、回路３０Ｂと同じ構成要素で構成される。よって、トランジスタ３３、端子３０ａ、端子３０ｂ、及び端子３０ｃを有する。なお、図４Ａ１では、端子３０ｃを表示せず、代わりに、入力信号ＤＡｃをデコードする一致条件を、回路３０Ｃが有するトランジスタのゲートに与える形で表記する。入力信号ＤＡｃをデコードする一致条件は、入力信号ＤＡｃと異なっている。トランジスタ３３のゲートには、出力信号ＱＢ０が与えられる。
【０１１４】  次に図４Ａ２は、回路２０Ｄを説明する回路図である。回路２０Ｄは、トランジスタ２１と回路３０Ｄを有する。回路３０Ｄは、トランジスタ３４乃至トランジスタ３８を有する点が回路３０Ｃと異なっている。
【０１１５】  入力信号ＤＡｄをデコードする一致条件について説明する。トランジスタ３４のゲートには、出力信号ＱＢ０が与えられる。トランジスタ３５のゲートには、出力信号Ｑ１が与えられる。トランジスタ３６のゲートには、出力信号Ｑ０が与えられる。トランジスタ３７のゲートには、出力信号ＱＢ１が与えられる。トランジスタ３８のゲートには、出力信号ＱＢ２が与えられる。
【０１１６】  回路３０Ｄの端子３０ａは、トランジスタ３４のソース又はドレインの一方、及びトランジスタ３６のソース又はドレインの一方と電気的に接続される。トランジスタ３４のソース又はドレインの他方は、トランジスタ３５のソース又はドレインの一方と電気的に接続される。トランジスタ３６のソース又はドレインの他方は、トランジスタ３７のソース又はドレインの一方と電気的に接続される。トランジスタ３７のソース又はドレインの他方は、トランジスタ３８のソース又はドレインの一方と電気的に接続される。回路３０Ｄの端子３０ｂは、トランジスタ３５のソース又はドレインの他方、及びトランジスタ３８のソース又はドレインの他方と電気的に接続される。
【０１１７】  次に図４Ａ３は、回路２０Ｅを説明する回路図である。回路２０Ｅは、トランジスタ２１と回路３０Ｅを有する。回路３０Ｅは、トランジスタ３９、及びトランジスタ３Ａ乃至トランジスタ３Ｃを有する点が回路３０Ｃと異なっている。
【０１１８】  入力信号ＤＡｅをデコードする一致条件について説明する。トランジスタ３９のゲートには、出力信号ＱＢ０が与えられる。トランジスタ３Ａのゲートには、出力信号Ｑ２が与えられる。トランジスタ３Ｂのゲートには、出力信号Ｑ０が与えられる。トランジスタ３Ｃのゲートには、出力信号Ｑ１が与えられる。
【０１１９】  回路３０Ｅの端子３３ａは、トランジスタ３９のソース又はドレインの一方、及びトランジスタ３Ｂのソース又はドレインの一方と電気的に接続される。トランジスタ３９のソース又はドレインの他方は、トランジスタ３Ａのソース又はドレインの一方と電気的に接続される。トランジスタ３Ｂのソース又はドレインの他方は、トランジスタ３Ｃのソース又はドレインの一方と電気的に接続される。回路３０Ｅの端子３０ｂは、トランジスタ３Ａのソース又はドレインの他方、及びトランジスタ３Ｂのソース又はドレインの他方と電気的に接続される。
【０１２０】  ラッチ回路１０Ｃの入力信号ＤＡｃが式５で表すことができる場合は、６進カウンタ回路６０Ａが動作する。
【０１２１】
【数５】
2020084407.tif 000007
【０１２２】  ラッチ回路１０Ｄの入力信号ＤＡｄは、式６で示すような第１項の論理積と、第２項の論理積との論理和で表すことができる。
【０１２３】
【数６】
2020084407.tif 000008
【０１２４】  ラッチ回路１０Ｅの入力信号ＤＡｅは、式７で示すような第１項の論理積と、第２項の論理積との論理和で表すことができる。
【０１２５】
【数７】
2020084407.tif 000009
【０１２６】  続いて、図４Ｂは、回路１０ＣＡａを説明する回路である。回路１０ＣＡａは、回路１０ＣＡと同じ構成要素で構成される。よって、トランジスタ６１乃至トランジスタ６６、トランジスタ６１ａ、トランジスタ６２ａ、容量素子Ｃ４、容量素子Ｃ５、端子１０ｃ１、端子１０ｃ２、端子１０ｃ３、及び端子１０ｃ４を有する。なお、図４Ｂでは、端子１０ｃ１及び端子１０ｃ２を表示せず、代わりに、出力信号Ｑ［２：０］又は出力信号ＱＢ［２：０］をデコードする一致条件を、回路１０ＣＡａが有するトランジスタのゲートに与える形で表記する。なお、回路１０ＣＡａの回路の説明は、図２Ｃの回路１０ＣＡの説明を参酌することができる。
【０１２７】  ここで回路１０ＣＡａがデコードする一致条件について説明する。トランジスタ６３のゲートには、出力信号Ｑ０が与えられる。トランジスタ６４のゲートには、出力信号Ｑ２が与えられる。トランジスタ６５のゲートには、出力信号ＱＢ０が与えられる。トランジスタ６６のゲートには、出力信号ＱＢ２が与えられる。
【０１２８】  回路１０ＣＡａにより、出力信号Ｑ［２：０］をデコードする一致条件と、出力信号ＱＢ［２：０］をデコードする一致条件と、を設定することができる。出力信号Ｑ［２：０］をデコードする一致条件は、論理式ＣＡ６＿１で構成される。出力信号ＱＢ［２：０］をデコードする一致条件は、論理式ＣＡ６Ｂ＿１で構成される。論理式ＣＡ６＿１が式８で示すように論理積で表すことができる場合は、６進カウンタ回路６０Ａが動作する。
【０１２９】
【数８】
2020084407.tif 000010
【０１３０】  また論理式ＣＡ６Ｂ＿１は、式９で示すように論理和で表すことができる。
【０１３１】
【数９】
2020084407.tif 000011
【０１３２】  図５は、１０進カウンタ回路６０Ｂを説明するブロック図である。図５は、ラッチ回路１０Ｆ、ラッチ回路１０Ｇ、ラッチ回路１０Ｈ、ラッチ回路１０Ｊ、及び回路１０ＣＡｂを有する。ラッチ回路１０Ｆは、回路２０Ｆを有し、ラッチ回路１０Ｇは、回路２０Ｇを有し、ラッチ回路１０Ｈは、回路２０Ｈを有し、ラッチ回路１０Ｊは、回路２０Ｊを有する。ラッチ回路１０Ｆ、ラッチ回路１０Ｇ、ラッチ回路１０Ｈ、及びラッチ回路１０Ｊは同期して動作する。
【０１３３】  ここで、１０進カウンタ回路６０Ｂについて詳細に説明する。入力信号ＤＡｆは、ラッチ回路１０Ｆの信号入力端子１０ａを介して、回路２０Ｆの端子２０ｃに与えられる。入力信号ＤＡｇは、ラッチ回路１０Ｇの信号入力端子１０ａを介して、回路２０Ｇの端子２０ｃに与えられる。入力信号ＤＡｈは、ラッチ回路１０Ｈの信号入力端子１０ａを介して、回路２０Ｈの端子２０ｃに与えられる。入力信号ＤＡｊは、ラッチ回路１０Ｊの信号入力端子１０ａを介して、回路２０Ｊの端子２０ｃに与えられる。なお、入力信号ＤＡｆ、入力信号ＤＡｇ、入力信号ＤＡｈ、又は入力信号ＤＡｊには、出力信号Ｑ［３：０］及び出力信号ＱＢ［３：０］が与えられる。クロック信号Ｐ０乃至Ｐ５は、ラッチ回路１０Ｆ、ラッチ回路１０Ｇ、ラッチ回路１０Ｈ、及びラッチ回路１０Ｊのクロック入力端子１０ｂに与えられる。回路４０は、ラッチ回路１０Ｆ、ラッチ回路１０Ｇ、ラッチ回路１０Ｈ、及びラッチ回路１０Ｊの端子１０ｃに対してクロック信号Ｐ３Ｉを与えることができる。回路４０は、ラッチ回路１０Ｆ、ラッチ回路１０Ｇ、ラッチ回路１０Ｈ、及びラッチ回路１０Ｊの端子１０ｄに対してクロック信号Ｐ３Ｒを与えることができる。
【０１３４】  ここで、回路１０ＣＡｂについて説明する。回路１０ＣＡｂは、端子１０ｃ１、端子１０ｃ２、端子１０ｃ３、及び端子１０ｃ４を有する。回路１０ＣＡｂの端子１０ｃ１には、ラッチ回路１０Ｆ、ラッチ回路１０Ｇ、ラッチ回路１０Ｈ、及びラッチ回路１０Ｊから出力信号Ｑ［３：０］が与えられる。また、回路１０ＣＡｂの端子１０ｃ２には、ラッチ回路１０Ｆ、ラッチ回路１０Ｇ、ラッチ回路１０Ｈ、及びラッチ回路１０Ｊから出力信号ＱＢ［３：０］が与えられる。また、回路１０ＣＡｂは、端子１０ｃ３に１０進カウンタ回路６０Ｂのキャリー信号ＣＡ１０、端子１０ｃ４にキャリー信号ＣＡ１０Ｂを出力することができる。
【０１３５】  次に図６Ａ１は、回路２０Ｆを説明する回路図である。回路２０Ｆは、トランジスタ２１と回路３０Ｆを有する。回路３０Ｆは、回路３０Ｂと同じ構成要素で構成される。よって、トランジスタ３３、端子３０ａ、端子３０ｂ、及び端子３０ｃを有する。なお、図６Ａ１では、端子３０ｃを表示せず、代わりに、入力信号ＤＡｆをデコードする一致条件を、回路３０Ｆが有するトランジスタのゲートに与える形で表記する。入力信号ＤＡｆをデコードする一致条件は、入力信号ＤＡｂと異なっている。トランジスタ３３のゲートには、出力信号ＱＢ０が与えられる。
【０１３６】  次に図６Ａ２は、回路２０Ｇを説明する回路図である。回路２０Ｇは、トランジスタ２１と回路３０Ｇを有する。回路３０Ｇは、回路３０Ｄと同じ構成要素で構成される。
【０１３７】  入力信号ＤＡｇをデコードする一致条件について説明する。トランジスタ３４のゲートには、出力信号ＱＢ０が与えられる。トランジスタ３５のゲートには、出力信号Ｑ１が与えられる。トランジスタ３６のゲートには、出力信号Ｑ０が与えられる。トランジスタ３７のゲートには、出力信号ＱＢ１が与えられる。トランジスタ３８のゲートには、出力信号ＱＢ３が与えられる。
【０１３８】  次に図６Ａ３は、回路２０Ｈを説明する回路図である。回路２０Ｈは、トランジスタ２１と回路３０Ｈを有する。回路３０Ｈは、トランジスタ３Ｄ乃至トランジスタ３Ｈ、並びにトランジスタ３０Ｊ及びトランジスタ３Ｋを有する。
【０１３９】  入力信号ＤＡｈをデコードする一致条件について説明する。トランジスタ３Ｄのゲートには、出力信号ＱＢ０が与えられる。トランジスタ３Ｅのゲートには、出力信号Ｑ２が与えられる。トランジスタ３Ｆのゲートには、出力信号ＱＢ１が与えられる。トランジスタ３Ｇのゲートには、出力信号Ｑ２が与えられる。トランジスタ３Ｈのゲートには、出力信号Ｑ０が与えられる。トランジスタ３Ｊのゲートには、出力信号Ｑ１が与えられる。トランジスタ３Ｋのゲートには、出力信号ＱＢ２が与えられる。
【０１４０】  回路３０Ｈの端子３０ａは、トランジスタ３Ｄのソース又はドレインの一方、トランジスタ３Ｆのソース又はドレインの一方、及びトランジスタ３Ｈのソース又はドレインの一方と電気的に接続される。トランジスタ３Ｄのソース又はドレインの他方は、トランジスタ３Ｅのソース又はドレインの一方と電気的に接続される。トランジスタ３Ｆのソース又はドレインの他方は、トランジスタ３Ｇのソース又はドレインの一方と電気的に接続される。トランジスタ３Ｈのソース又はドレインの他方は、トランジスタ３Ｊのソース又はドレインの一方と電気的に接続される。トランジスタ３Ｊのソース又はドレインの他方は、トランジスタ３Ｋのソース又はドレインの一方と電気的に接続される。回路３０Ｈの端子３０ｂは、トランジスタ３Ｅのソース又はドレインの他方、トランジスタ３Ｇのソース又はドレインの他方、及びトランジスタ３Ｋのソース又はドレインの他方と電気的に接続される。
【０１４１】  次に図６Ａ４は、回路２０Ｊを説明する回路図である。回路２０Ｊは、トランジスタ２１と回路３０Ｊを有する。回路３０Ｊは、回路３０Ｄと同じ構成要素で構成される。
【０１４２】  入力信号ＤＡｊをデコードする一致条件を示す。トランジスタ３４のゲートには、出力信号ＱＢ１が与えられる。トランジスタ３５のゲートには、出力信号Ｑ３が与えられる。トランジスタ３６のゲートには、出力信号Ｑ０が与えられる。トランジスタ３７のゲートには、出力信号Ｑ１が与えられる。トランジスタ３８のゲートには、出力信号Ｑ２が与えられる。
【０１４３】  ラッチ回路１０Ｆの入力信号ＤＡｆが式１０で表される場合は、１０進カウンタ回路６０Ｂが動作する。
【０１４４】
【数１０】
2020084407.tif 000012
【０１４５】  ラッチ回路１０Ｇの入力信号ＤＡｇは、式１１で示すような第１項の論理積と、第２項の論理積との論理和で表すことができる。
【０１４６】
【数１１】
2020084407.tif 000013
【０１４７】  ラッチ回路１０Ｈの入力信号ＤＡｈは、式１２で示すような第１項の論理積、第２項の論理積、及び第３項の論理積の論理和で表すことができる。
【０１４８】
【数１２】
2020084407.tif 000014
【０１４９】ラッチ回路１０Ｊの入力信号ＤＡｊは、式１３で示すような第１項の論理積と、第２項の論理積との論理和で表すことができる。
【０１５０】
【数１３】
2020084407.tif 000015
【０１５１】  続いて、図７は、回路１０ＣＡｂを説明する回路である。回路１０ＣＡｂは、回路１０ＣＡと同じ構成要素で構成される。よって、トランジスタ６１乃至トランジスタ６６、トランジスタ６１ａ、トランジスタ６２ａ、容量素子Ｃ４、容量素子Ｃ５、端子１０ｃ１、端子１０ｃ２、端子１０ｃ３、及び端子１０ｃ４を有する。なお、図７では、端子１０ｃ１及び端子１０ｃ２を表示せず、代わりに、出力信号Ｑ［３：０］又は出力信号ＱＢ［３：０］をデコードする一致条件を、回路１０ＣＡｂが有するトランジスタのゲートに与える形で表記する。なお、回路１０ＣＡｂの回路の説明は、図２Ｃの回路１０ＣＡの説明を参酌することができる。
【０１５２】  ここで回路１０ＣＡｂがデコードする一致条件について説明する。トランジスタ６３のゲートには、出力信号Ｑ０が与えられる。トランジスタ６４のゲートには、出力信号Ｑ３が与えられる。トランジスタ６５のゲートには、出力信号ＱＢ０が与えられる。トランジスタ６６のゲートには、出力信号ＱＢ３が与えられる。
【０１５３】  回路１０ＣＡｂにより、出力信号Ｑ［３：０］をデコードする一致条件と、出力信号ＱＢ［３：０］をデコードする一致条件と、を設定することができる。出力信号Ｑ［３：０］をデコードする一致条件は、論理式ＣＡ１０＿１で構成される。出力信号ＱＢ［３：０］をデコードする一致条件は、論理式ＣＡ１０Ｂ＿１で構成される。論理式ＣＡ１０＿１が式１４で示すように論理積で表すことができる場合は、１０進カウンタ回路６０Ｂが動作する。
【０１５４】
【数１４】
2020084407.tif 000016
【０１５５】  また論理式ＣＡ１０Ｂ＿１は、式１５で示すように論理和で表すことができる。
【０１５６】
【数１５】
2020084407.tif 000017
【０１５７】  図８Ａは、ラッチ回路１０Ｋを説明するブロック図である。図８Ａは、回路５０を有する点がラッチ回路１０とは異なっている。回路５０は、端子５０ａ、端子５０ｂ、及び端子５０ｃを有する。回路５０は、ラッチ回路１０Ｋをリセットすることができる。なお、回路５０は、複数のラッチ回路を同時にリセットすることができる。また、回路４０は、ラッチ回路１０Ｋに含まれてもよいし、複数のラッチ回路を同時に駆動してもよい。
【０１５８】  図８Ｂは、ラッチ回路１０Ｋを詳細に説明する回路図である。ここでは、回路５０について詳細な説明をする。ラッチ回路１０Ｋが有する他の構成については、図１Ｂのラッチ回路１０の説明を参酌することができるため説明を省略する。
【０１５９】  回路５０はトランジスタ５１及びトランジスタ５２を有する。信号Ｒｅｓｅｔは、端子５０ａを介してトランジスタ５１のゲート及びトランジスタ５２のゲートに与えられる。トランジスタ５１のソース又はドレインの一方には、配線ＶＳＳが電気的に接続される。トランジスタ５２のソース又はドレインの一方には、配線ＶＤＤが電気的に接続される。トランジスタ５１のソース又はドレインの他方は、端子５０ｂを介して出力端子１０ｅと電気的に接続される。トランジスタ５２のソース又はドレインの他方は、端子５０ｃを介して出力端子１０ｆと電気的に接続される
【０１６０】  信号Ｒｅｓｅｔが、回路５０の端子５０ａに与えられる期間について説明する。ラッチ回路１０Ｋの出力端子１０ｅには、トランジスタ５１を介して配線ＶＳＳに与えられる基準電位が与えられる。また、ラッチ回路１０Ｋの出力端子１０ｆには、トランジスタ５２を介して配線ＶＤＤに与えられる電位が与えられる。なお配線ＶＳＳに与えられる基準電位は、“Ｌ”の信号に相当し、配線ＶＤＤに与えられる電位は、“Ｈ”の信号に相当する。
【０１６１】  ラッチ回路１０Ｋをリセットする期間では、クロック信号Ｐ２が“Ｌ”の信号であることが好ましい。クロック信号Ｐ２が“Ｌ”の信号であることで、容量素子Ｃ２を放電させるときにトランジスタ１２、トランジスタ１５、及びトランジスタ１６を介した貫通電流の発生を抑制する。また、クロック信号Ｐ５が“Ｌ”の信号であることが好ましい。クロック信号Ｐ５が“Ｌ”の信号であることで、容量素子Ｃ２を充電するときに貫通電流の発生を抑制する。
【０１６２】  図９Ａは、ラッチ回路１０Ｋが有する回路２０Ｋを説明する回路図である。回路２０Ｋは、トランジスタ２１と、回路３０Ｋを有する。回路３０Ｋは、回路２０Ｂと同じ構成要素で構成される。なお、端子３０ｃには、出力信号ＱＢが与えられる。
【０１６３】  図９Ｂは、ラッチ回路１０Ｋの動作を説明するタイミングチャートである。なお、図９Ｂで説明するタイミングチャートでは、ラッチ回路１０Ｋの信号ＥＮに“Ｈ”の信号が与えられ、かつ信号ＥＮＢに“Ｌ”の信号が与えられるため入力信号をラッチすることができる。
【０１６４】  時刻Ｔ０において、信号Ｒｅｓｅｔに“Ｈ”の電位が与えられる。出力信号Ｑは、“Ｌ”の信号に変化する。出力信号ＱＢは、“Ｈ”の信号に変化する。
【０１６５】  時刻Ｔ１において、クロック信号Ｐ０に“Ｈ”の信号が与えられる。これにより、ノードＦＮは、トランジスタ１１を介してプリチャージされ“Ｈ”の信号に変化する。ノードＦＮが、“Ｈ”の信号に変化することでトランジスタ１４は、オン状態になる。ただし、トランジスタ１３がオフ状態のため出力端子１０ｅの出力信号Ｑは変化しない。なお、図９Ｂに示すように、信号Ｒｅｓｅｔは“Ｌ”の信号に変化していることが好ましい。
【０１６６】  時刻Ｔ２において、クロック信号Ｐ０に“Ｌ”の信号が与えられる。クロック信号Ｐ０、及びクロック信号Ｐ１の両方に“Ｌ”の信号が与えられる期間を有することで、トランジスタ１１、及び回路２０Ｋを介して貫通電流が流れることを抑制することができる。
【０１６７】  時刻Ｔ３において、クロック信号Ｐ１に“Ｈ”の信号が与えられる。時刻Ｔ０乃至時刻Ｔ１で信号Ｒｅｓｅｔに“Ｈ”の信号を与えたことにより、出力端子ＱＢは“Ｈ”の信号を出力している。よって、トランジスタ２１とトランジスタ３３はオン状態になる。これにより、回路２０Ｋは導通しオン状態になる。よって、ノードＦＮの電位は、“Ｌ”の信号に変化し、トランジスタ１４は、オフ状態になる。
【０１６８】  時刻Ｔ４において、クロック信号Ｐ１に“Ｌ”の信号が与えられる。クロック信号Ｐ０、及びクロック信号Ｐ１の両方に“Ｌ”の信号が与えられる期間を有することで、ノードＦＮの信号の状態が保持される。図９Ｂでは、ノードＦＮに“Ｌ”の信号を保持する場合を示している。
【０１６９】  時刻Ｔ５において、クロック信号Ｐ２に“Ｈ”の信号が与えられる。これにより、容量素子Ｃ２は、トランジスタ１２を介してプリチャージされ“Ｈ”の信号に変化する。よって出力信号Ｑは、“Ｈ”の信号に変化する。これにより、トランジスタ１９のゲートの電位が“Ｈ”となるので、トランジスタ１９は、オン状態になる。ただし、トランジスタ１８がオフ状態のため、出力信号ＱＢは変化しない。
【０１７０】  時刻Ｔ６において、クロック信号Ｐ２に“Ｌ”の信号が与えられる。クロック信号Ｐ２、及びクロック信号Ｐ３の両方に“Ｌ”の信号が与えられる期間を有することで、トランジスタ１２及びトランジスタ１３の両方がオフ状態となるため、出力信号Ｑの信号の状態が容量素子Ｃ２により保持される。図９Ｂでは、出力信号Ｑが“Ｈ”の信号を保持する場合を示している。
【０１７１】  時刻Ｔ７において、クロック信号Ｐ３に“Ｈ”の信号が与えられる。また、前述のように、配線ＥＮには、“Ｈ”の信号、且つ配線ＥＮＢには、“Ｌ”の信号が与えられる。よって、クロック信号Ｐ３Ｉが“Ｈ”の信号に変化し、トランジスタ１３がオン状態になる。ただし、ノードＦＮが“Ｌ”の信号を保持しているため、トランジスタ１４はオフ状態である。よって、容量素子Ｃ２にプリチャージされている電圧は放電されないため、出力信号Ｑは、“Ｈ”の信号を保持する。
【０１７２】  時刻Ｔ８において、クロック信号Ｐ３に“Ｌ”の信号が与えられる。クロック信号Ｐ２、及びクロック信号Ｐ３の両方に“Ｌ”の信号が与えられる期間を有することで、トランジスタ１２及びトランジスタ１３の両方がオフ状態となるため、出力信号Ｑの信号の状態が保持される。図９Ｂでは、出力信号Ｑが“Ｈ”の信号を保持する場合を示している。
【０１７３】  時刻Ｔ９において、クロック信号Ｐ４に“Ｈ”の信号が与えられる。これにより、配線ＶＤＤと容量素子Ｃ３がトランジスタ１７を介して導通し、容量素子Ｃ３は“Ｈ”の電位にプリチャージされる。ただし、図９Ｂでは、時刻Ｔ０乃至時刻Ｔ１で信号Ｒｅｓｅｔに“Ｈ”の信号を与えたことにより容量素子Ｃ３が“Ｈ”の信号を保持しているため、容量素子Ｃ３の電位は変化しない。よって出力信号ＱＢは、“Ｈ”の信号を保持する。
【０１７４】  時刻Ｔ１０において、クロック信号Ｐ４に“Ｌ”の信号が与えられる。クロック信号Ｐ４、及びクロック信号Ｐ５の両方に“Ｌ”の信号が与えられる期間を有することで、トランジスタ１７及びトランジスタ１８の両方がオフ状態となるため、出力信号ＱＢの信号の状態が容量素子Ｃ３により保持される。図９Ｂでは、出力信号ＱＢが“Ｈ”の信号を保持する場合を示している。
【０１７５】  時刻Ｔ１１において、クロック信号Ｐ５に“Ｈ”の信号が与えられる。これにより、トランジスタ１８は、オン状態になる。また、容量素子Ｃ２が“Ｈ”の信号を保持しているため、トランジスタ１９はオン状態である。以上により、容量素子Ｃ３にプリチャージされている電圧はトランジスタ１８及びトランジスタ１９を介して放電されるため、出力信号ＱＢは、“Ｌ”の信号に変化する。出力信号ＱＢが“Ｌ”の信号に変化することで、入力信号ＤＡには“Ｌ”の信号が与えられる。
【０１７６】  時刻Ｔ１２において、クロック信号Ｐ５に“Ｌ”の信号が与えられる。クロック信号Ｐ４、及びクロック信号Ｐ５の両方に“Ｌ”の信号が与えられる期間を有することで、トランジスタ１７及びトランジスタ１８の両方がオフ状態となるため、出力信号ＱＢの信号の状態が容量素子Ｃ３により保持される。図９Ｂでは、出力信号ＱＢが“Ｌ”の信号を保持する場合を示している。
【０１７７】  図１０Ａは、ラッチ回路１０Ｋが有する回路２０Ｋを説明する回路図である。回路２０Ｋは、図９Ａと同じ構成要素で構成されるため説明を省略する。
【０１７８】  図１０Ｂは、ラッチ回路１０Ｋの動作を説明するタイミングチャートである。なお、図１０Ｂで説明するタイミングチャートでは、ラッチ回路１０Ｋの信号ＥＮＢに“Ｈ”の信号が与えられ、かつ信号ＥＮに“Ｌ”の信号が与えられる。したがって出力信号Ｑ又は出力信号ＱＢは、リフレッシュされるため信号の劣化を低減することができる。なお、時刻Ｔ０乃至Ｔ６は、図９Ｂと動作が同じため説明を省略し、時刻Ｔ７以降について説明する。
【０１７９】  時刻Ｔ７において、クロック信号Ｐ３に“Ｈ”の信号、配線ＥＮには、“Ｌ”の信号、且つ配線ＥＮＢには、“Ｈ”の信号が与えられる。よって、トランジスタ４２がオン状態となることによりクロック信号Ｐ３Ｒが“Ｈ”の信号に変化し、トランジスタ１５がオン状態になる。また、出力信号ＱＢが“Ｈ”の信号を保持しているため、トランジスタ１６はオン状態である。よって、容量素子Ｃ２にプリチャージされている電圧は放電される。よって、出力信号Ｑは、“Ｌ”の信号に変化する。
【０１８０】  時刻Ｔ８において、クロック信号Ｐ３に“Ｌ”の信号が与えられる。クロック信号Ｐ２、及びクロック信号Ｐ３の両方に“Ｌ”の信号が与えられる期間を有することで、トランジスタ１２及びトランジスタ１５の両方がオフ状態となるため、出力信号Ｑの信号の状態が容量素子Ｃ２に保持される。図９Ｂでは、出力信号Ｑが“Ｌ”の信号を保持する場合を示している。
【０１８１】  時刻Ｔ９において、クロック信号Ｐ４に“Ｈ”の信号が与えられる。これにより、配線ＶＤＤと容量素子Ｃ３がトランジスタ１７を介して導通し、容量素子Ｃ３は“Ｈ”の電位にプリチャージされる。ただし、図９Ｂでは、時刻Ｔ０乃至時刻Ｔ１で信号Ｒｅｓｅｔに“Ｈ”の信号を与えたことにより容量素子Ｃ３が“Ｈ”の信号を保持しているため、容量素子Ｃ３の電位は変化しない。よって出力信号ＱＢは、“Ｈ”の信号を保持する。
【０１８２】  時刻Ｔ１０において、クロック信号Ｐ４に“Ｌ”の信号が与えられる。クロック信号Ｐ４、及びクロック信号Ｐ５の両方に“Ｌ”の信号が与えられる期間を有することで、トランジスタ１７及びトランジスタ１８の両方がオフ状態となるため、出力信号ＱＢの信号の状態が容量素子Ｃ３により保持される。図９Ｂでは、出力信号ＱＢが“Ｈ”の信号を保持する場合を示している。
【０１８３】  時刻Ｔ１１において、クロック信号Ｐ５に“Ｈ”の信号が与えられる。これにより、トランジスタ１８は、オン状態になる。また、容量素子Ｃ２が“Ｌ”の信号を保持しているため、トランジスタ１９はオフ状態である。以上により、容量素子Ｃ３にプリチャージされている電圧は放電されない。よって、出力信号ＱＢは、“Ｈ”の信号を保持する。出力信号ＱＢが“Ｈ”の信号を保持することで、入力信号ＤＡには、“Ｈ”の信号が与えられる。
【０１８４】  時刻Ｔ１２において、クロック信号Ｐ５に“Ｌ”の信号が与えられる。クロック信号Ｐ４、及びクロック信号Ｐ５の両方に“Ｌ”の信号が与えられる期間を有することで、トランジスタ１７及びトランジスタ１８の両方がオフ状態となるため、出力信号ＱＢの信号の状態が容量素子Ｃ３により保持される。図９Ｂでは、出力信号ＱＢが“Ｈ”の信号を保持する場合を示している。
【０１８５】  図１１は、ラッチ回路１０Ｋを説明する回路図である。図１１のラッチ回路は、トランジスタがバックゲートを有する点が図８Ａで説明したラッチ回路１０Ｋと異なっている。トランジスタがバックゲートを有することで、トランジスタのしきい値電圧を制御できる。
【０１８６】  配線ＢＧ１は、トランジスタ１３ａ、トランジスタ１４ａ、トランジスタ１５ａ、トランジスタ１６ａ、トランジスタ１８ａ、トランジスタ１９ａ、トランジスタ２１ａ、トランジスタ４１ａ、トランジスタ４２ａ、及びトランジスタ５１ａのそれぞれのバックゲートと電気的に接続される。配線ＢＧ２は、トランジスタ１１ａ、トランジスタ１２ａ、トランジスタ１７ａ、及びトランジスタ５２ａのそれぞれのバックゲートと電気的に接続される。
【０１８７】  配線ＢＧ１には、電位ＶＢＧ１が与えられる。配線ＢＧ２には、電位ＶＢＧ２が与えられる。電位ＶＢＧ１は、電位ＶＢＧ２と異なる電位が与えられることが好ましい。
【０１８８】  一例として電位ＶＢＧ２は、電位ＶＢＧ１よりも大きな電位が与えられる。電位ＶＢＧ２の電位が大きいと、例えばトランジスタ１３ａ又はトランジスタ１４ａと比べて、トランジスタ１１ａ、トランジスタ１２ａ、及びトランジスタ１７ａのしきい値電圧を小さくすることができるためオン電流を大きくできる。トランジスタ１１ａ、トランジスタ１２ａ、及びトランジスタ１７ａのオン電流が大きくなることで、容量素子Ｃ１乃至Ｃ３への充電を早くすることができる。また、容量素子Ｃ１乃至Ｃ３の充電電位を低くできるため、ラッチ回路１０Ｋの消費電力を小さくすることができる。
【０１８９】  なお、容量素子Ｃ２の電極の一方は、出力端子１０ｅと接続されるため、出力端子１０ｅに“Ｈ”の信号を出力する場合の電流供給能力を向上させることができる。同様に、容量素子Ｃ３の電極の一方は、出力端子１０ｆと接続されるため、出力端子１０ｆに“Ｈ”の信号を出力する場合の電流供給能力を向上させることができる。
【０１９０】  また、電位ＶＢＧ１は、電位ＶＢＧ２よりも小さな電位が与えられる。電位ＶＢＧ１の電位が小さいと、トランジスタ１３ａ、トランジスタ１４ａ、トランジスタ１５ａ、トランジスタ１６ａ、トランジスタ１８ａ、トランジスタ１９ａのオフ電流が小さくなる。
【０１９１】  例えばトランジスタ１３又はトランジスタ１４のオフ電流が小さくなることで、容量素子Ｃ２からトランジスタ１３及びトランジスタ１４を介したリーク電流が小さくなる。同様に、トランジスタ１８ａ又はトランジスタ１９ａのオフ電流が小さくなることで、容量素子Ｃ３からトランジスタ１８ａ及びトランジスタ１９ａを介したリーク電流が小さくなる。
【０１９２】  図１２は、ラッチ回路１０Ｋを説明する回路図である。図１２のラッチ回路は、トランジスタ１１ａ、トランジスタ１２ａ、及びトランジスタ１７ａのバックゲートが互いに異なる配線に接続される点が図１１で説明したラッチ回路１０Ｋと異なっている。
【０１９３】  配線ＢＧ３は、トランジスタ１１ａと電気的に接続される。配線ＢＧ４は、トランジスタ１２ａと電気的に接続される。配線ＢＧ５は、トランジスタ１７ａと電気的に接続される。
【０１９４】  配線ＢＧ３には、電位ＶＢＧ３が与えられ、配線ＢＧ４には、電位ＶＢＧ４が与えられ、配線ＢＧ３には、電位ＶＢＧ５が与えられる。
【０１９５】  クロック信号Ｐ０に“Ｈ”の信号が与えられるとき、電位ＶＢＧ３は、電位ＶＢＧ１より大きくなることが好ましい。これにより、ノードＦＮにプリチャージする速度が向上する。且つ、電位ＶＢＧ４及び電位ＶＢＧ５には、電位ＶＢＧ１と同じ電位が与えられることが好ましい。これにより、トランジスタ１２ａ及びトランジスタ１７ａのオフ電流を小さくし、出力信号Ｑ及び出力信号ＱＢの信号の劣化を抑えることができる。
【０１９６】  クロック信号Ｐ２に“Ｈ”の信号が与えられるとき、電位ＶＢＧ４は、電位ＶＢＧ１より大きくなることが好ましい。これにより、容量素子Ｃ２にプリチャージする速度が向上し、且つ出力信号Ｑの駆動能力が向上する。また、電位ＶＢＧ３及び電位ＶＢＧ５には、電位ＶＢＧ１と同じ電位が与えられることが好ましい。これにより、トランジスタ１１ａ及びトランジスタ１７ａのオフ電流を小さくし、ノードＦＮ及び出力信号ＱＢの信号の劣化を抑えることができる。
【０１９７】  クロック信号Ｐ４に“Ｈ”の信号が与えられるとき、電位ＶＢＧ５は、電位ＶＢＧ１より大きくなることが好ましい。これにより、容量素子Ｃ３にプリチャージする速度が向上し、且つ出力信号ＱＢの駆動能力が向上する。また、電位ＶＢＧ３及び電位ＶＢＧ４には、電位ＶＢＧ１と同じ電位が与えられることが好ましい。これにより、トランジスタ１１ａ及びトランジスタ１２ａのオフ電流を小さくし、ノードＦＮ及び出力信号Ｑの信号の劣化を抑えることができる。
【０１９８】  図１乃至図１２で説明したラッチ回路をダイナミック回路と呼ぶことができる。なお、３進カウンタ回路、６進カウンタ回路、１０進カウンタ回路について説明したが、ダイナミック回路によって構成されたラッチ回路は、デコードする一致条件を組み合わせることで他の進数のカウンタ回路に適用することができる。したがって、ダイナミック回路によって構成されたラッチ回路は、消費電力を低減することができ、且つ、必要に応じた周期を作成するのに適している。
【０１９９】  以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
【０２００】（実施の形態２）
本実施の形態では、実施の形態１に示すトランジスタの一例について、図１３、及び図１４を用いて説明する。
【０２０１】  図１３Ａにトランジスタ１３００の上面図を示す。なお、図１３Ａでは、図の明瞭化のため、一部の要素の図示を省略する。図１３Ｂに、図１３Ａにおける一点鎖線Ａ１−Ａ２間の断面図を示す。図１３Ｂは、トランジスタ１３００のチャネル長方向の断面図といえる。図１３Ｃに、図１３Ａにおける一点鎖線Ａ３−Ａ４間の断面図を示す。図１３Ｃは、トランジスタ１３００のチャネル幅方向の断面図といえる。
【０２０２】  図１４Ａにトランジスタ１３００Ａの上面図を示す。なお、図１４Ａでは、図の明瞭化のため、一部の要素の図示を省略する。図１４Ｂに、図１４Ａにおける一点鎖線Ａ１−Ａ２間の断面図を示す。図１４Ｂは、トランジスタ１３００Ａのチャネル長方向の断面図といえる。図１４Ｃに、図１４Ａにおける一点鎖線Ａ３−Ａ４間の断面図を示す。図１４Ｃは、トランジスタ１３００Ａのチャネル幅方向の断面図といえる。
【０２０３】  なお、図１４に示すトランジスタ１３００Ａは、図１３に示すトランジスタ１３００の変形例である。酸化物層１３３０ｃ、絶縁層１３５４、及び絶縁層１３８０が、図１３ではそれぞれ単層構造であり、図１４ではそれぞれ積層構造である。その他の構成は、図１３と図１４で同様である。
【０２０４】  トランジスタ１３００は、基板（図示しない）上に絶縁層１３１４を介して配置され、絶縁層１３１６に埋め込まれるように配置された導電層１３０５と、絶縁層１３１６及び導電層１３０５上に配置された絶縁層１３２２と、絶縁層１３２２上に配置された絶縁層１３２４と、絶縁層１３２４上に配置された酸化物層１３３０（酸化物層１３３０ａ、酸化物層１３３０ｂ、及び酸化物層１３３０ｃ）と、酸化物層１３３０上に配置された絶縁層１３５０と、絶縁層１３５０上に配置された導電層１３６０（導電層１３６０ａ及び導電層１３６０ｂ）と、酸化物層１３３０ｂの上面の一部と接する導電層１３４２ａ及び導電層１３４２ｂと、絶縁層１３２４の上面の一部、酸化物層１３３０ａの側面、酸化物層１３３０ｂの側面、導電層１３４２ａの側面及び上面、並びに、導電層１３４２ｂの側面及び上面に接して配置された絶縁層１３５４と、を有する。
【０２０５】  トランジスタ１３００上には、それぞれ層間膜として機能する、絶縁層１３８０、絶縁層１３７４、及び絶縁層１３８１が設けられる。また、トランジスタ１３００は、プラグとして機能する導電層１３４０（導電層１３４０ａ及び導電層１３４０ｂ）と電気的に接続される。なお、導電層１３４０の側面に接して絶縁層１３４１（絶縁層１３４１ａ及び絶縁層１３４１ｂ）が設けられる。
【０２０６】  酸化物層１３３０は、絶縁層１３２４上に配置された酸化物層１３３０ａと、酸化物層１３３０ａ上に配置された酸化物層１３３０ｂと、酸化物層１３３０ｂ上に配置され、少なくとも一部が酸化物層１３３０ｂの上面に接する酸化物層１３３０ｃと、を有することが好ましい。酸化物層１３３０ｂの下に酸化物層１３３０ａを有することで、酸化物層１３３０ａよりも下方に形成された構造物から、酸化物層１３３０ｂへの不純物の拡散を抑制することができる。また、酸化物層１３３０ｂ上に酸化物層１３３０ｃを有することで、酸化物層１３３０ｃよりも上方に形成された構造物から、酸化物層１３３０ｂへの不純物の拡散を抑制することができる。
【０２０７】  なお、トランジスタ１３００では、酸化物層１３３０が、酸化物層１３３０ａ、酸化物層１３３０ｂ、及び酸化物層１３３０ｃの３層構造である例を示しているが、本発明はこれに限られるものではない。酸化物層１３３０は、例えば、酸化物層１３３０ｂの単層、酸化物層１３３０ａと酸化物層１３３０ｂの２層構造、酸化物層１３３０ｂと酸化物層１３３０ｃの２層構造、又は４層以上の積層構造であってもよい。また、酸化物層１３３０ａ、酸化物層１３３０ｂ、酸化物層１３３０ｃのそれぞれが積層構造を有していてもよい。
【０２０８】  酸化物層１３３０ｂ上には、導電層１３４２（導電層１３４２ａ及び導電層１３４２ｂ）が設けられる。導電層１３４２の膜厚は、例えば、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２５ｎｍ以下とすることができる。
【０２０９】  導電層１３６０は、トランジスタ１３００の第１のゲート（トップゲートともいう。）電極として機能し、導電層１３４２ａ及び導電層１３４２ｂは、それぞれトランジスタ１３００のソース電極又はドレイン電極として機能する。
【０２１０】  トランジスタ１３００は、チャネル形成領域を有する酸化物層１３３０に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。酸化物半導体をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０２１１】  上記金属酸化物としては、バンドギャップが２．０ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。バンドギャップの大きい金属酸化物を酸化物層１３３０に用いることで、トランジスタのオフ電流を低減することができる。このようなトランジスタを用いることで、低消費電力のアンプ回路を提供できる。
【０２１２】  例えば、酸化物層１３３０として、インジウム（Ｉｎ）、元素Ｍ、及び亜鉛（Ｚｎ）を有するＩｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、又は錫を用いるとよい。また、酸化物層１３３０として、Ｉｎ−Ｍ酸化物、Ｉｎ−Ｚｎ酸化物、又はＭ−Ｚｎ酸化物を用いてもよい。
【０２１３】  トランジスタ１３００には、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア密度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０２１４】  特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。金属酸化物中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。したがって、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。
【０２１５】  よって、金属酸化物を酸化物層１３３０に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【０２１６】  酸化物層１３３０に金属酸化物を用いる場合、導電層１３４２（導電層１３４２ａ及び導電層１３４２ｂ）と酸化物層１３３０とが接することで、酸化物層１３３０中の酸素が導電層１３４２へ拡散し、導電層１３４２が酸化する場合がある。導電層１３４２が酸化することで、導電層１３４２の導電率が低下する蓋然性が高い。なお、酸化物層１３３０中の酸素が導電層１３４２へ拡散することを、導電層１３４２が酸化物層１３３０中の酸素を吸収する、と言い換えることができる。
【０２１７】  酸化物層１３３０中の酸素が導電層１３４２（導電層１３４２ａ及び導電層１３４２ｂ）へ拡散することで、導電層１３４２ａと、酸化物層１３３０ｂ及び酸化物層１３３０ｃとの間、及び、導電層１３４２ｂと、酸化物層１３３０ｂ及び酸化物層１３３０ｃとの間に、それぞれ、層が形成される場合がある。当該層は、導電層１３４２よりも酸素を多く含むため、絶縁性を有すると推定される。このとき、導電層１３４２と、当該層と、酸化物層１３３０ｂ又は酸化物層１３３０ｃとの３層構造は、金属−絶縁体−半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ場合がある。
【０２１８】  そこで、導電層１３４２（導電層１３４２ａ及び導電層１３４２ｂ）は、酸化物層１３３０中の水素が導電層１３４２へ拡散しやすく、かつ、酸化物層１３３０中の酸素が導電層１３４２へ拡散しにくい特性を有する導電性材料で構成されることが好ましい。これにより、酸化物層１３３０の水素が導電層１３４２へ拡散することで、酸化物層１３３０の水素濃度が低減され、トランジスタ１３００に安定した電気特性を付与することができる。
【０２１９】  上記導電性材料として、例えば、タンタル（Ｔａ）、チタン（Ｔｉ）などを含む導電体がある。特に、タンタルを含む導電体を導電層１３４２に用いることが好ましい。タンタルを含む導電体は、窒素を有してもよく、酸素を有してもよい。よって、タンタルを含む導電体は、組成式がＴａＮｘＯｙ（ｘは０より大きく１．６７以下の実数、かつ、ｙは０以上１．０以下の実数）を満たすことが好ましい。タンタルを含む導電体は、金属タンタル、酸化タンタル、窒化タンタル、窒酸化タンタル、酸窒化タンタルなどを有する。そこで、本明細書等では、タンタルを含む導電体を、ＴａＮｘＯｙと表記する場合がある。
【０２２０】  ＴａＮｘＯｙにおいて、タンタルの比率は高い方が好ましい。又は、窒素及び酸素の比率は低い方が好ましく、ｘ及びｙの値は小さい方が好ましい。タンタルの比率を高くすることで、ＴａＮｘＯｙの抵抗率が下がり、当該ＴａＮｘＯｙを導電層１３４２に用いたトランジスタ１３００に良好な電気特性を与えることができる。
【０２２１】  また、ＴａＮｘＯｙにおいて、窒素の比率は高い方が好ましく、ｘの値は大きい方が好ましい。窒素の比率が高いＴａＮｘＯｙを導電層１３４２に用いることで、導電層１３４２の酸化を抑制することができる。また、導電層１３４２と酸化物層１３３０との間に形成される層の膜厚を薄くすることができる。
【０２２２】  なお、導電層１３４２へ拡散した水素は、導電層１３４２に留まる場合がある。別言すると、酸化物層１３３０中の水素が導電層１３４２に吸収される場合がある。また、酸化物層１３３０中の水素は、導電層１３４２を透過して、導電層１３４２の周辺に設けられた構造体、又はトランジスタ１３００の外方へ放出される場合がある。
【０２２３】  酸化物層１３３０の水素濃度を低減し、導電層１３４２と酸化物層１３３０との間に層が形成されるのを抑制するには、導電層１３４２が、酸化物層１３３０中の水素が導電層１３４２へ拡散しやすい特性を有する導電性材料で構成され、かつ、導電層１３４２と酸化物層１３３０との間に、導電層１３４２の酸化を抑制する機能を有する層を設けることが好ましい。当該層を設けることで、導電層１３４２と酸化物層１３３０とが接しない構造となるので、導電層１３４２が、酸化物層１３３０の酸素を吸収することを抑制することができる。
【０２２４】  以下では、トランジスタ１３００の詳細な構成について説明する。
【０２２５】  絶縁層１３１４は、水、水素などの不純物が、基板側からトランジスタ１３００に拡散するのを抑制する絶縁性バリア膜として機能することが好ましい。したがって、絶縁層１３１４には、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する絶縁性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する絶縁性材料を用いることが好ましい。
【０２２６】  なお、本明細書において、不純物、又は酸素の拡散を抑制する機能とは、当該不純物、又は当該酸素のいずれか一又はすべての拡散を抑制する機能とする。また、水素又は酸素の拡散を抑制する機能を有する膜を、水素又は酸素が透過しにくい膜、水素又は酸素の透過性が低い膜、水素又は酸素に対してバリア性を有する膜、水素又は酸素に対するバリア膜などと呼ぶ場合がある。また、バリア膜に導電性を有する場合、当該バリア膜を導電性バリア膜と呼ぶことがある。
【０２２７】  例えば、絶縁層１３１４として、酸化アルミニウム膜、窒化シリコン膜などを用いることが好ましい。これにより、水、水素などの不純物が、絶縁層１３１４よりも基板側からトランジスタ１３００側に拡散するのを抑制することができる。又は、絶縁層１３２４などに含まれる酸素が、絶縁層１３１４よりも基板側に拡散するのを抑制することができる。なお、絶縁層１３１４は、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。例えば、酸化アルミニウム膜と窒化シリコン膜との積層としてもよい。
【０２２８】  また、例えば、絶縁層１３１４として、スパッタリング法を用いて成膜した、窒化シリコン膜を用いることが好ましい。これにより、絶縁層１３１４中の水素濃度を低くことができ、水、水素などの不純物が、絶縁層１３１４よりも基板側からトランジスタ１３００側に拡散するのをより抑制することができる。
【０２２９】  層間膜として機能する絶縁層１３１６は、絶縁層１３１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁層１３１６として、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、フッ素を添加した酸化シリコン膜、炭素を添加した酸化シリコン膜、炭素及び窒素を添加した酸化シリコン膜、空孔を有する酸化シリコン膜などを適宜用いればよい。
【０２３０】  絶縁層１３１６は、水素濃度が低く、化学量論的組成よりも酸素が過剰に存在する領域（以下、過剰酸素領域ともいう。）又は加熱により離脱する酸素（以下、過剰酸素ともいう。）を有することが好ましい。例えば、絶縁層１３１６として、スパッタリング法を用いて成膜した酸化シリコン膜を用いることが好ましい。これにより、酸化物層１３３０への水素の混入を抑制することができる、又は、酸化物層１３３０に酸素を供給し、酸化物層１３３０中の酸素欠損を低減することができる。したがって、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。
【０２３１】  絶縁層１３１６を積層構造にしてもよい。例えば、絶縁層１３１６において、少なくとも導電層１３０５の側面と接する部分に、絶縁層１３１４と同様の絶縁層を設ける構成にしてもよい。このような構成にすることで、絶縁層１３１６に含まれる酸素によって、導電層１３０５が酸化するのを抑制することができる。又は、導電層１３０５により、絶縁層１３１６に含まれる酸素量が減少するのを抑制することができる。
【０２３２】  導電層１３０５は、第２のゲート（ボトムゲートともいう。）電極として機能する場合がある。その場合、導電層１３０５に印加する電位を、導電層１３６０に印加する電位と連動させず、独立して変化させることで、トランジスタ１３００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電層１３０５に負の電位を印加することにより、トランジスタ１３００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電層１３０５に負の電位を印加したほうが、印加しない場合よりも、導電層１３６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
【０２３３】  導電層１３０５は、酸化物層１３３０及び導電層１３６０と重なる領域を有するように配置する。また、導電層１３０５は、絶縁層１３１４又は絶縁層１３１６に埋め込まれるように設けることが好ましい。
【０２３４】  導電層１３０５は、図１３Ｂに示すように、酸化物層１３３０におけるチャネル形成領域よりも、大きく設けるとよい。特に、図１３Ｃに示すように、導電層１３０５は、酸化物層１３３０のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物層１３３０のチャネル幅方向における側面の外側において、導電層１３０５と、導電層１３６０とは、絶縁層を介して重畳していることが好ましい。当該構成を有することで、第１のゲート電極として機能する導電層１３６０の電界と、第２のゲート電極として機能する導電層１３０５の電界によって、酸化物層１３３０のチャネル形成領域を電気的に取り囲むことができる。
【０２３５】  図１３Ｃに示すように、導電層１３０５は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電層１３０５の下に、配線として機能する導電層を設ける構成にしてもよい。また、導電層１３０５は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電層１３０５を複数のトランジスタで共有する構成にしてもよい。
【０２３６】  トランジスタ１３００では、導電層１３０５が２層の積層構造（絶縁層１３１４上の第１の導電層及び第１の導電層上の第２の導電層）である例について示しているが、本発明はこれに限られるものではない。例えば、導電層１３０５は、単層、又は３層以上の積層構造であってもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
【０２３７】  ここで、導電層１３０５の第１の導電層は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
【０２３８】  導電層１３０５の第１の導電層に、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電層１３０５の第２の導電層が酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。したがって、導電層１３０５の第１の導電層は、上記導電性材料を用いた単層構造又は積層構造とすることが好ましい。例えば、導電層１３０５の第１の導電層は、タンタル膜、窒化タンタル膜、ルテニウム膜、又は酸化ルテニウム膜と、チタン膜又は窒化チタン膜との積層としてもよい。
【０２３９】  導電層１３０５の第２の導電層には、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、図１３Ｂ等では、導電層１３０５の第２の導電層を単層で図示したが、積層構造としてもよく、例えば、チタン膜又は窒化チタン膜と、当該導電性材料を含む膜との積層としてもよい。
【０２４０】  絶縁層１３２２及び絶縁層１３２４は、ゲート絶縁層として機能する。
【０２４１】  絶縁層１３２２は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁層１３２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁層１３２２は、絶縁層１３２４よりも水素及び酸素の一方又は双方の拡散を抑制する機能を有することが好ましい。
【０２４２】  絶縁層１３２２の材料としては、絶縁性材料であるアルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁層１３２２を形成した場合、絶縁層１３２２は、酸化物層１３３０から基板側への酸素の放出や、トランジスタ１３００の周辺部から酸化物層１３３０への水素等の不純物の拡散を抑制する層として機能する。よって、絶縁層１３２２を設けることで、水素等の不純物が、トランジスタ１３００の内側へ拡散することを抑制し、酸化物層１３３０中の酸素欠損の生成を抑制することができる。また、導電層１３０５が、絶縁層１３２４や、酸化物層１３３０が有する酸素と反応することを抑制することができる。
【０２４３】  又は、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又は、これらの絶縁体を窒化処理してもよい。また、絶縁層１３２２は、これらの絶縁体を含む絶縁膜に、酸化シリコン膜、酸化窒化シリコン膜、又は窒化シリコン膜を積層して用いてもよい。
【０２４４】  絶縁層１３２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁材料を用いて、単層構造又は積層構造で形成してもよい。トランジスタの微細化及び高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁層として機能する絶縁層にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
【０２４５】  酸化物層１３３０と接する絶縁層１３２４は、加熱により酸素を脱離することが好ましい。例えば、絶縁層１３２４は、酸化シリコン膜、酸化窒化シリコン膜などを適宜用いればよい。酸素を含む絶縁層を酸化物層１３３０に接して設けることにより、酸化物層１３３０中の酸素欠損を低減し、トランジスタ１３００の信頼性を向上させることができる。
【０２４６】  絶縁層１３２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物層とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素分子の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、又は３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上である酸化物層である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上４００℃以下の範囲が好ましい。
【０２４７】  絶縁層１３２４は、水素濃度が低く、過剰酸素領域又は過剰酸素を有することが好ましく、例えば、絶縁層１３１６と同様の材料を用いて設けてもよい。
【０２４８】  絶縁層１３２２及び絶縁層１３２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
【０２４９】  酸化物層１３３０は、化学組成が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物層１３３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物層１３３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物層１３３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物層１３３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物層１３３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物層１３３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物層１３３０ｃは、酸化物層１３３０ａ又は酸化物層１３３０ｂに用いることができる金属酸化物を、用いることができる。
【０２５０】  酸化物層１３３０ｂ及び酸化物層１３３０ｃは、結晶性を有することが好ましい。例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極又はドレイン電極による、酸化物層１３３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物層１３３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ１３００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
【０２５１】  酸化物層１３３０ｃとして、ＣＡＡＣ−ＯＳを用いることが好ましく、酸化物層１３３０ｃが有する結晶のｃ軸が、酸化物層１３３０ｃの被形成面又は上面に概略垂直な方向を向いていることが好ましい。ＣＡＡＣ−ＯＳは、ｃ軸と垂直方向に酸素を移動させやすい性質を有する。したがって、酸化物層１３３０ｃが有する酸素を、酸化物層１３３０ｂに効率的に供給することができる。
【０２５２】  酸化物層１３３０ａ及び酸化物層１３３０ｃの伝導帯下端のエネルギー準位は、酸化物層１３３０ｂの伝導帯下端のエネルギー準位より高くなることが好ましい。言い換えると、酸化物層１３３０ａ及び酸化物層１３３０ｃの電子親和力は、酸化物層１３３０ｂの電子親和力より小さいことが好ましい。この場合、酸化物層１３３０ｃは、酸化物層１３３０ａに用いることができる金属酸化物を用いることが好ましい。このとき、キャリアの主たる経路は酸化物層１３３０ｂとなる。
【０２５３】  ここで、酸化物層１３３０ａ、酸化物層１３３０ｂ、及び酸化物層１３３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物層１３３０ａ、酸化物層１３３０ｂ、及び酸化物層１３３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物層１３３０ａと酸化物層１３３０ｂとの界面、及び酸化物層１３３０ｂと酸化物層１３３０ｃとの界面に形成される混合層の欠陥準位密度を低くするとよい。
【０２５４】  具体的には、酸化物層１３３０ａと酸化物層１３３０ｂ、酸化物層１３３０ｂと酸化物層１３３０ｃが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物層１３３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物層１３３０ａ及び酸化物層１３３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いてもよい。
【０２５５】  具体的には、酸化物層１３３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、又は１：１：０．５［原子数比］の金属酸化物を用いればよい。また、酸化物層１３３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］、又はＩｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の金属酸化物を用いればよい。また、酸化物層１３３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、又はＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いればよい。
【０２５６】  なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
【０２５７】  酸化物層１３３０ａ及び酸化物層１３３０ｃを上述の構成とすることで、酸化物層１３３０ａと酸化物層１３３０ｂとの界面、及び酸化物層１３３０ｂと酸化物層１３３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ１３００は高いオン電流、及び高い周波数特性を得ることができる。
【０２５８】  酸化物層１３３０ｃは、２層以上の積層構造を有していてもよい。例えば、酸化物層１３３０ｃは、第１の酸化物層と、当該第１の酸化物層上の第２の酸化物と、を有していてもよい。
【０２５９】  酸化物層１３３０ｃの第１の酸化物層は、酸化物層１３３０ｂに用いられる金属酸化物を構成する金属元素の少なくとも一つを含むことが好ましく、当該金属元素を全て含むことがより好ましい。例えば、酸化物層１３３０ｃの第１の酸化物層として、Ｉｎ−Ｇａ−Ｚｎ酸化物膜を用い、酸化物層１３３０ｃの第２の酸化物層として、Ｉｎ−Ｇａ−Ｚｎ酸化物膜、Ｇａ−Ｚｎ酸化物膜、又は酸化ガリウム膜を用いるとよい。これにより、酸化物層１３３０ｂと酸化物層１３３０ｃの第１の酸化物層との界面における欠陥準位密度を低くすることができる。また、酸化物層１３３０ｃの第２の酸化物層は、酸化物層１３３０ｃの第１の酸化物層より、酸素の拡散又は透過を抑制することが好ましい。絶縁層１３５０と酸化物層１３３０ｃの第１の酸化物層との間に酸化物層１３３０ｃの第２の酸化物層を設けることで、絶縁層１３８０に含まれる酸素が、絶縁層１３５０に拡散するのを抑制することができる。したがって、当該酸素は、酸化物層１３３０ｃの第１の酸化物層を介して、酸化物層１３３０ｂに供給されやすくなる。
【０２６０】  また、酸化物層１３３０ａ及び酸化物層１３３０ｃの第２の酸化物層の伝導帯下端のエネルギー準位が、酸化物層１３３０ｂ及び酸化物層１３３０ｃの第１の酸化物層の伝導帯下端のエネルギー準位より高くなることが好ましい。また、言い換えると、酸化物層１３３０ａ及び酸化物層１３３０ｃの第２の酸化物層の電子親和力は、酸化物層１３３０ｂ及び酸化物層１３３０ｃの第１の酸化物層の電子親和力より小さいことが好ましい。この場合、酸化物層１３３０ｃの第２の酸化物層は、酸化物層１３３０ａに用いることができる金属酸化物を用い、酸化物層１３３０ｃの第１の酸化物層は、酸化物層１３３０ｂに用いることができる金属酸化物を用いることが好ましい。このとき、酸化物層１３３０ｂだけでなく、酸化物層１３３０ｃの第１の酸化物層もキャリアの主たる経路となる場合がある。
【０２６１】  導電層１３４２としては、上述のＴａＮｘＯｙを用いることが好ましい。なお、ＴａＮｘＯｙはアルミニウムを含んでもよい。また、例えば、窒化チタン、チタンとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。
【０２６２】  絶縁層１３５４は、図１３Ｂに示すように、導電層１３４２ａの上面及び側面、導電層１３４２ｂの上面及び側面、酸化物層１３３０ａ及び酸化物層１３３０ｂの側面、並びに絶縁層１３２４の上面の一部に接することが好ましい。このような構成にすることで、絶縁層１３８０は、絶縁層１３５４によって、絶縁層１３２４、酸化物層１３３０ａ、及び酸化物層１３３０ｂと離隔される。
【０２６３】  絶縁層１３５４は、絶縁層１３２２と同様に、水素及び酸素の一方又は双方の拡散を抑制する機能を有することが好ましい。例えば、絶縁層１３５４は、絶縁層１３２４及び絶縁層１３８０よりも水素及び酸素の一方又は双方の拡散を抑制する機能を有することが好ましい。これにより、絶縁層１３８０に含まれる水素が、酸化物層１３３０ａ及び酸化物層１３３０ｂに拡散するのを抑制することができる。さらに、絶縁層１３２２及び絶縁層１３５４によって、絶縁層１３２４、酸化物層１３３０などを囲むことにより、水、水素などの不純物が、外方から絶縁層１３２４及び酸化物層１３３０に拡散することを抑制することができる。よって、トランジスタ１３００に良好な電気特性及び信頼性を与えることができる。
【０２６４】  絶縁層１３５４としては、例えば、アルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁膜を成膜するとよい。この場合、絶縁層１３５４は、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜されることが好ましい。ＡＬＤ法は、被覆性の良好な成膜法なので、絶縁層１３５４の凹凸によって、段切れなどが形成されるのを防ぐことができる。
【０２６５】  絶縁層１３５４としては、例えば、窒化アルミニウムを含む絶縁膜を用いることが好ましい。これにより、絶縁性に優れ、且つ熱伝導性に優れた膜とすることができるため、トランジスタ１３００を駆動したときに生じる熱の放熱性を高めることができる。また、窒化シリコン、窒化酸化シリコンなどを用いることもできる。
【０２６６】  絶縁層１３５４としては、例えば、ガリウムを含む酸化物を用いてもよい。ガリウムを含む酸化物は、水素及び酸素の一方又は双方の拡散を抑制する機能を有する場合があるため好ましい。なお、ガリウムを含む酸化物として、酸化ガリウム、ガリウム亜鉛酸化物、インジウムガリウム亜鉛酸化物などを用いることができる。なお、絶縁層１３５４としてインジウムガリウム亜鉛酸化物膜を用いる場合、インジウムに対するガリウムの原子数比は大きい方が好ましい。当該原子数比を大きくすることで、当該酸化物膜の絶縁性を高くすることができる。
【０２６７】  絶縁層１３５０は、ゲート絶縁層として機能する。絶縁層１３５０は、酸化物層１３３０ｃの上面に接して配置することが好ましい。絶縁層１３５０の材料には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
【０２６８】  絶縁層１３５０は、絶縁層１３２４と同様に、加熱により酸素が放出される絶縁膜を用いて形成することが好ましい。加熱により酸素が放出される絶縁膜を、絶縁層１３５０として、酸化物層１３３０ｃの上面に接して設けることにより、酸化物層１３３０ｂのチャネル形成領域に効果的に酸素を供給し、酸化物層１３３０ｂのチャネル形成領域の酸素欠損を低減することができる。したがって、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。また、絶縁層１３２４と同様に、絶縁層１３５０中の水、水素などの不純物濃度が低減されていることが好ましい。絶縁層１３５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
【０２６９】  導電層１３６０は、導電層１３６０ａと、導電層１３６０ａ上の導電層１３６０ｂと、を有することが好ましい。例えば、導電層１３６０ａは、導電層１３６０ｂの底面及び側面を包むように配置されることが好ましい。
【０２７０】  導電層１３６０ａには、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
【０２７１】  導電層１３６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁層１３５０に含まれる酸素により、導電層１３６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
【０２７２】  導電層１３６０は、配線としても機能するため、導電性が高い導電性材料を用いることが好ましい。例えば、導電層１３６０ｂには、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電層１３６０ｂは積層構造としてもよく、例えば、チタン膜、窒化チタン膜と上記導電性材料を含む膜との積層構造としてもよい。
【０２７３】  図１３Ａ及び図１３Ｂでは、導電層１３６０は、導電層１３６０ａと導電層１３６０ｂの２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
【０２７４】  トランジスタ１３００では、導電層１３６０は、絶縁層１３８０などに形成されている開口を埋めるように自己整合的に形成される。導電層１３６０をこのように形成することにより、導電層１３４２ａと導電層１３４２ｂとの間の領域に、導電層１３６０を位置合わせすることなく確実に配置することができる。
【０２７５】  図１３Ｂに示すように、導電層１３６０の上面は、絶縁層１３５０の上面及び酸化物層１３３０ｃの上面と略一致している。
【０２７６】  図１３Ｃに示すように、トランジスタ１３００のチャネル幅方向において、絶縁層１３２２の底面を基準として、導電層１３６０の、導電層１３６０と酸化物層１３３０ｂとが重ならない領域の底面の高さは、酸化物層１３３０ｂの底面の高さより低いことが好ましい。ゲート電極として機能する導電層１３６０が、絶縁層１３５０などを介して、酸化物層１３３０ｂのチャネル形成領域の側面及び上面を覆う構成とすることで、導電層１３６０の電界を酸化物層１３３０ｂのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ１３００のオン電流を増大させ、周波数特性を向上させることができる。
【０２７７】  絶縁層１３８０は、絶縁層１３５４を介して、絶縁層１３２４、酸化物層１３３０、及び導電層１３４２上に設けられる。また、絶縁層１３８０の上面は、平坦化されていてもよい。
【０２７８】  層間膜として機能する絶縁層１３８０は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜に用いることで、配線間に生じる寄生容量を低減することができる。絶縁層１３８０は、例えば、絶縁層１３１６と同様の材料を用いて設けることが好ましい。特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
【０２７９】  絶縁層１３８０中の水、水素などの不純物濃度は低減されていることが好ましい。また、絶縁層１３８０は、水素濃度が低く、過剰酸素領域又は過剰酸素を有することが好ましく、例えば、絶縁層１３１６と同様の材料を用いて設けてもよい。なお、絶縁層１３８０は、２層以上の積層構造を有していてもよい。
【０２８０】  絶縁層１３７４は、絶縁層１３１４などと同様に、水、水素などの不純物が、上方から絶縁層１３８０に拡散するのを抑制する絶縁性バリア膜として機能することが好ましい。また、絶縁層１３７４は、絶縁層１３１４などと同様に、水素濃度が低く、水素の拡散を抑制する機能を有することが好ましい。
【０２８１】  図１３Ｂに示すように、絶縁層１３７４は、導電層１３６０、絶縁層１３５０、及び酸化物層１３３０ｃのそれぞれの上面と接することが好ましい。これにより、絶縁層１３８１などに含まれる水素などの不純物が、絶縁層１３５０へ混入することを抑えることができる。したがって、トランジスタの電気特性及びトランジスタの信頼性への悪影響を抑制することができる。
【０２８２】  絶縁層１３７４の上に、層間膜として機能する絶縁層１３８１を設けることが好ましい。絶縁層１３８１は、絶縁層１３１６などと同様に、誘電率が低いことが好ましい。また、絶縁層１３８１は、絶縁層１３２４などと同様に、膜中の水、水素などの不純物濃度が低減されていることが好ましい。
【０２８３】  絶縁層１３８１、絶縁層１３７４、絶縁層１３８０、及び絶縁層１３５４に形成された開口に、導電層１３４０ａ及び導電層１３４０ｂを配置する。導電層１３４０ａ及び導電層１３４０ｂは、導電層１３６０を挟んで対向して設ける。なお、導電層１３４０ａ及び導電層１３４０ｂの上面の高さは、絶縁層１３８１の上面と、同一平面上としてもよい。
【０２８４】  なお、絶縁層１３８１、絶縁層１３７４、絶縁層１３８０、及び絶縁層１３５４の開口の側壁に接して、絶縁層１３４１ａが設けられ、その側面に接して導電層１３４０ａが形成されている。当該開口の底部の少なくとも一部には導電層１３４２ａが位置しており、導電層１３４０ａが導電層１３４２ａと接する。同様に、絶縁層１３８１、絶縁層１３７４、絶縁層１３８０、及び絶縁層１３５４の開口の側壁に接して、絶縁層１３４１ｂが設けられ、その側面に接して導電層１３４０ｂが形成されている。当該開口の底部の少なくとも一部には導電層１３４２ｂが位置しており、導電層１３４０ｂが導電層１３４２ｂと接する。
【０２８５】  導電層１３４０ａ及び導電層１３４０ｂには、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。
【０２８６】  導電層１３４０ａ及び導電層１３４０ｂは積層構造としてもよい。なお、トランジスタ１３００では、導電層１３４０ａ及び導電層１３４０ｂを、２層の積層構造として設ける構成について示しているが、本発明はこれに限られるものではない。例えば、導電層１３４０を単層、又は３層以上の積層構造としてもよい。
【０２８７】  絶縁層１３４１ａ及び絶縁層１３４１ｂとしては、例えば、絶縁層１３１４、絶縁層１３５４等に用いることができる絶縁膜を用いることができる。絶縁層１３４１ａ及び絶縁層１３４１ｂは、絶縁層１３５４に接して設けられるので、絶縁層１３８０などに含まれる水、水素などの不純物が、導電層１３４０ａ及び導電層１３４０ｂを通じて酸化物層１３３０に拡散するのを抑制することができる。また、絶縁層１３８０に含まれる酸素が導電層１３４０ａ及び導電層１３４０ｂに吸収されるのを防ぐことができる。
【０２８８】  また、図示しないが、導電層１３４０ａの上面、及び導電層１３４０ｂの上面に接して配線として機能する導電層を配置してもよい。配線として機能する導電層には、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電層は、積層構造としてもよく、例えば、チタン膜、窒化チタン膜と上記導電性材料を含む膜との積層としてもよい。なお、当該導電層は、絶縁層に設けられた開口に埋め込むように形成してもよい。
【０２８９】  また、図示しないが、上記導電層を覆うように、抵抗率が１．０×１０１３Ωｃｍ以上１．０×１０１５Ωｃｍ以下、好ましくは５．０×１０１３Ωｃｍ以上５．０×１０１４Ωｃｍ以下の絶縁層を設けることが好ましい。上記導電層上に上記のような抵抗率を有する絶縁層を設けることで、当該絶縁層は、絶縁性を維持しつつ、トランジスタ１３００、上記導電層等の配線間に蓄積される電荷を分散し、該電荷によるトランジスタや、該トランジスタを有する電子機器の特性不良や静電破壊を抑制することができ、好ましい。
【０２９０】  また、本実施の形態に示すトランジスタは、サイズを小さくできるため、精細度を高めることや、比較的小さな電子機器への適用が容易である。
【０２９１】  本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
【０２９２】（実施の形態３）
本実施の形態では、実施の形態１で説明したラッチ回路を有するカウンタ回路を適用した半導体装置について説明する。最初に、図２で説明した３進カウンタ回路、図３で説明した６進カウンタ回路、図５で説明した１０進カウンタ回路の出力を時計に適用した例を説明する。次に、３進カウンタ回路、６進カウンタ回路、１０進カウンタ回路の出力をバッテリ保護ＩＣに適用した例を説明する。
【０２９３】  図１５は、半導体装置８０を説明するブロック図である。半導体装置８０は、制御回路８１、発振器８２、分周器８３、回路８４ａ、回路８４ｂ、回路８４ｃ、デコーダ回路８６、セレクタ回路８７、及び表示装置８８ａ乃至８８ｆを有する。また半導体装置８０は、バッテリ保護ＩＣ９０を有する。回路８４ａは、１０進カウンタ回路８５ａ、及び６進カウンタ回路８５ｂを有する。回路８４ｂは、１０進カウンタ回路８５ａ、及び６進カウンタ回路８５ｂを有する。回路８４ｃは、１０進カウンタ回路８５ａ、及び３進カウンタ回路８５ｃを有する。
【０２９４】  発振器８２は、分周器８３と電気的に接続される。分周器８３は、回路８４が有する１０進カウンタ回路８５ａと電気的に接続される。なお、図１５に示すように、分周器８３は制御回路８１に含まれていてもよい。制御回路８１は、回路８４ａ、回路８４ｂ、回路８４ｃ、デコーダ回路８６、及びセレクタ回路８７と電気的に接続される。回路８４ａは、デコーダ回路８６と電気的に接続される。回路８４ｂは、デコーダ回路８６と電気的に接続される。回路８４ｃは、デコーダ回路８６と電気的に接続される。デコーダ回路８６は、セレクタ回路８７と電気的に接続される。セレクタ回路８７は、表示装置８８ａ乃至８８ｆのそれぞれと電気的に接続される。
【０２９５】  制御回路８１は、分周器８３を含んでもよい。制御回路８１が、分周器８３を含むことで、クロック信号Ｐ０乃至Ｐ５を容易に生成することができる。また、デコーダ回路８６に与える、信号ＰＲＥ、及び信号ＥＮ１、選択信号ｓｅｌ０乃至ｓｅｌ２を容易に生成することができる。
【０２９６】  回路８４ａが有する１０進カウンタ回路８５ａは、デコーダ回路８６に対して信号ｓｓ１を出力する。回路８４ａが有する６進カウンタ回路８５ｂは、デコーダ回路８６に対して信号ｓｓ２を出力する。回路８４ｂが有する１０進カウンタ回路８５ａは、デコーダ回路８６に対して信号ｍｍ１を出力する。回路８４ｂが有する６進カウンタ回路８５ｂは、デコーダ回路８６に対して信号ｍｍ２を出力する。回路８４ｃが有する１０進カウンタ回路８５ａは、デコーダ回路８６に対して信号ｈｈ１を出力する。回路８４ｃが有する３進カウンタ回路８５ｃは、デコーダ回路８６に対して信号ｈｈ２を出力する。
【０２９７】  また、デコーダ回路８６は、ダイナミック回路で構成されることが好ましい。信号ＰＲＥは、ダイナミック回路におけるプリチャージのタイミングを与える。信号ＥＮ１は、回路８４ａ、回路８４ｂ、回路８４ｃのいずれか一の出力を選択するための信号である。選択信号ｓｅｌ０乃至ｓｅｌ２により、表示装置８８ａ乃至８８ｆに表示する内容を選択することができる。例えば、表示装置８８ａ乃至８８ｆは、第１乃至第７のセグメントを有する。第１乃至第７のセグメントのうち、複数のセグメントを点灯させることで、数字の０乃至９を表示させることができる。
【０２９８】  よって、信号ｓ１は、表示装置８８ａに与えられ、１桁目の秒（ｓｅｃｏｎｄ）を表示する。信号ｓ２は、表示装置８８ｂに与えられ、２桁目の秒（ｓｅｃｏｎｄ）を表示する。信号ｍ１は、表示装置８８ｃに与えられ、１桁目の分（ｍｉｎｕｔｅ）を表示する。信号ｍ２は、表示装置８８ｄに与えられ、２桁目の分（ｍｉｎｕｔｅ）を表示する。信号ｈ１は、表示装置８８ｅに与えられ、１桁目の時（ｈｏｕｒ）を表示する。信号ｈ２は、表示装置８８ｆに与えられ、２桁目の時（ｈｏｕｒ）を表示する。よって、半導体装置８０は、時計として機能する。
【０２９９】  また、デコーダ回路８６は、バッテリ保護ＩＣ９０に信号ｍｎ１を出力することができる。
【０３００】  続いて、バッテリ保護ＩＣ９０について説明する。バッテリ保護ＩＣ９０は、バッテリと、検知回路を有する。なお、バッテリ保護ＩＣ９０は、検知装置と言い換えることができる。バッテリ保護ＩＣ９０では、電源電圧の管理とは別に、バッテリの不良モードを検出する検知回路を有する。例えば、リチウムイオンバッテリでは、マイクロショート（インターナルショート又はソフトショートとも言う）と呼ばれる不良が発生する。マイクロショートとは、負極に析出したリチウム金属が正極まで成長することにより正極負極間が短絡し、電池電圧がわずかに低下する不良モードである。デコーダ回路８６からバッテリ保護ＩＣ９０に与えられる信号ｍｎ１は、当該不良モードを監視するモニタ周期として用いることができる。
【０３０１】  なお、本明細書等において、上記ラッチ回路、又は上記カウンタ回路を適用したバッテリ保護ＩＣ９０をＢＴＯＳ（Ｂａｔｔｅｒｙ  ｏｐｅｒａｔｉｎｇ  ｓｙｓｔｅｍ、又はＢａｔｔｅｒｙ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ＢＴＯＳは、ＯＳトランジスタを有する。
【０３０２】  また、本実施の形態では、バッテリ保護ＩＣ９０について、図１６を用いて説明する。バッテリ保護ＩＣ９０が備えるマイクロショート検出回路（Ｍｉｃｒｏ−ｓｈｏｒｔ  ｄｅｔｅｃｔｏｒ）をＮ型のトランジスタで形成する。なお、マイクロショート検出回路は、半導体層に金属酸化物を有するトランジスタを用いることができる。
【０３０３】  図１６Ａは、バッテリ保護ＩＣ９０と、充電器（Ｂａｔｔｅｒｙ  ｃｈａｒｇｅｒ）と、制御部（Ｍｏｂｉｌｅ  ｄｅｖｉｃｅ）と、を示すブロック図である。一例として、バッテリ保護ＩＣ９０は、充電器および制御部を構成要素として含めてもよい。バッテリ保護ＩＣは、ＣＭＯＳプロセス（ＣＭＯＳ  Ｌａｙｅｒ）で形成される回路と、半導体層に金属酸化物（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｌａｙｅｒ）を有するトランジスタで形成されるマイクロショート検出のための回路で構成される。マイクロショート検出回路（Ｍｉｃｒｏ−ｓｈｏｒｔ  ｄｅｔｅｃｔｏｒ）と、電源電圧を管理するための過充電検出回路（Ｏｖｅｒ−ｃｈａｒｇｅ  ｄｅｔｅｃｔｏｒ）、過放電検出回路（Ｏｖｅｒ−ｄｉｓｃｈａｒｇｅ  ｄｅｔｅｃｔｏｒ）、過電流検出回路（Ｃｈａｒｇｉｎｇ  Ｏｖｅｒ−ｃｕｒｒｅｎｔ  ｄｅｔｅｃｔｏｒ、及びＤｉｓＣｈａｒｇｉｎｇ  Ｏｖｅｒ−ｃｕｒｒｅｎｔ  ｄｅｔｅｃｔｏｒ）、又は遅延回路（Ｄｅｌａｙ  ｃｉｒｃｕｉｔ）等を備えている。信号ｍｎ１は、マイクロショート検出回路、又は遅延回路に与えられる。
【０３０４】  図１６Ｂは、ＣＭＯＳプロセスで形成される回路（Ｌｏｇｉｃ  ｃｉｒｃｕｉｔ）と、半導体層に金属酸化物を有するトランジスタで形成されるマイクロショート検出のための回路（Ａｎａｌｏｇ  ｍｅｍｏｒｙ  ａｎｄ  Ａｎａｌｏｇ  ｃｉｒｃｕｉｔ）が積層された斜視図である。電源電圧を管理するための過充電検出回路、過放電検出回路、過電流検出回路、又は遅延回路等をＣＭＯＳプロセスで形成する例を示している。ＣＭＯＳプロセスで形成される電源電圧を管理するための回路と積層して、マイクロショート検出回路を設けることができる。マイクロショート検出回路は、Ｎ型トランジスタのみで形成することができるため、レイアウト面積を削減することができる。また、マイクロショート検出回路とその他の回路を積層することにより配線を短くすることができる。なお、ＣＭＯＳプロセスには、単結晶シリコン、多結晶シリコン、微結晶シリコンなどを用いることが好ましい。特に、多結晶シリコンは、単結晶シリコンに比べて低温で形成でき、且つアモルファスシリコンに比べて高い電界効果移動度と高い信頼性を備える。
【０３０５】実施の形態１で説明したダイナミック回路を用いたカウンタ回路を用いた時計、およびマイクロショート検出回路は、同じＮ型トランジスタのみで形成することができるため、製造工程を簡略化することができる。また、ＯＳトランジスタを用いることでオフ電流を小さくすることができるため消費電力を低減することができる。
【０３０６】  本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【０３０７】（実施の形態４）
本実施の形態では、トランジスタのチャネル形成領域に好適に用いることができる金属酸化物について説明する。
【０３０８】  トランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む金属酸化物などであり、例えば、後述するＣＡＣ−ＯＳなどを用いることができる。
【０３０９】  シリコンよりもバンドギャップが広く、且つキャリア密度の小さい金属酸化物を用いたトランジスタは、その低いオフ電流により、トランジスタと直列に接続された容量素子に蓄積した電荷を長期間に亘って保持することが可能である。
【０３１０】  半導体層は、例えばインジウム、亜鉛及びＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジム又はハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜とすることができる。
【０３１１】  半導体層を構成する金属酸化物がＩｎ−Ｍ−Ｚｎ系酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
【０３１２】  半導体層としては、キャリア密度の低い金属酸化物膜を用いる。例えば、半導体層は、キャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下、さらに好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１／ｃｍ３以下、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０９／ｃｍ３以上のキャリア密度の金属酸化物を用いることができる。そのような金属酸化物を、高純度真性又は実質的に高純度真性な金属酸化物と呼ぶ。当該酸化物半導体は、欠陥準位密度が低いため、安定な特性を有する金属酸化物であるといえる。
【０３１３】  なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成の酸化物半導体を用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【０３１４】  半導体層を構成する金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、半導体層において酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０３１５】  また、アルカリ金属及びアルカリ土類金属は、金属酸化物と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため半導体層における二次イオン質量分析法により得られるアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０３１６】  また、半導体層を構成する金属酸化物に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における二次イオン質量分析法により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
【０３１７】  酸化物半導体は、単結晶酸化物半導体と、非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及び非晶質酸化物半導体などがある。
【０３１８】  また、本発明の一態様で開示されるトランジスタの半導体層には、ＣＡＣ−ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いてもよい。
【０３１９】  なお、本発明の一態様で開示されるトランジスタの半導体層は、上述した非単結晶酸化物半導体又はＣＡＣ−ＯＳを好適に用いることができる。また、非単結晶酸化物半導体としては、ｎｃ−ＯＳ又はＣＡＡＣ−ＯＳを好適に用いることができる。
【０３２０】  なお、本発明の一態様では、トランジスタの半導体層として、ＣＡＣ−ＯＳを用いると好ましい。ＣＡＣ−ＯＳを用いることで、トランジスタに高い電気特性又は高い信頼性を付与することができる。
【０３２１】  なお、半導体層がＣＡＡＣ−ＯＳの領域、多結晶酸化物半導体の領域、ｎｃ−ＯＳの領域、擬似非晶質酸化物半導体の領域、及び非晶質酸化物半導体の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、又は積層構造を有する場合がある。
【０３２２】  以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
【０３２３】  ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、又はその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、又はその近傍のサイズで混合した状態をモザイク状、又はパッチ状ともいう。
【０３２４】  なお、金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれていてもよい。
【０３２５】  例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、又はインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、及びＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、又はガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、及びＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、又はＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
【０３２６】  つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合金属酸化物である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
【０３２７】  なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、及びＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、又はＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
【０３２８】  上記結晶性の化合物は、単結晶構造、多結晶構造、又はＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
【０３２９】  一方、ＣＡＣ−ＯＳは、金属酸化物の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
【０３３０】  なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
【０３３１】  なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
【０３３２】  なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
【０３３３】  ＣＡＣ−ＯＳは、例えば基板を加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つ又は複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
【０３３４】  ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ  ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折測定から、測定領域のａ−ｂ面方向、及びｃ軸方向の配向は見られないことが分かる。
【０３３５】  またＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域（リング領域）と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、及び断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
【０３３６】  また例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
【０３３７】  ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
【０３３８】  ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、金属酸化物としての導電性が発現する。したがって、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域が、金属酸化物中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
【０３３９】  一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、金属酸化物中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
【０３４０】  したがって、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、及び高い電界効果移動度（μ）を実現することができる。
【０３４１】  また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ−ＯＳは、ディスプレイをはじめとする様々な半導体装置に最適である。
【０３４２】  また、半導体層にＣＡＣ−ＯＳを有するトランジスタは電界効果移動度が高く、且つ駆動能力が高いので、該トランジスタを、駆動回路、代表的にはゲート信号を生成する走査線駆動回路に用いることで、額縁幅の狭い（狭額縁ともいう）表示装置を提供することができる。また、該トランジスタを、表示装置が有する信号線駆動回路（とくに、信号線駆動回路が有するシフトレジスタの端子に接続されるデマルチプレクサ）に用いることで、表示装置に接続される配線数が少ない表示装置を提供することができる。
【０３４３】  また、半導体層にＣＡＣ−ＯＳを有するトランジスタは低温ポリシリコンを用いたトランジスタのように、レーザ結晶化工程が不要である。これのため、大面積基板を用いた表示装置であっても、製造コストを低減することが可能である。さらに、ウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、「４Ｋ」）、スーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」）のよう高解像度であり、且つ大型の表示装置において、半導体層にＣＡＣ−ＯＳを有するトランジスタを駆動回路及び表示部に用いることで、短時間での書き込みが可能であり、表示不良を低減することが可能であり好ましい。
【０３４４】  又は、トランジスタのチャネルが形成される半導体にシリコンを用いてもよい。シリコンとしてアモルファスシリコンを用いてもよいが、特に結晶性を有するシリコンを用いることが好ましい。例えば、微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いることが好ましい。特に、多結晶シリコンは、単結晶シリコンに比べて低温で形成でき、且つアモルファスシリコンに比べて高い電界効果移動度と高い信頼性を備える。
【０３４５】  本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０３４６】（実施の形態５）
本実施の形態では、本発明の一態様に係る半導体装置を用いることができる電子機器の一例を説明する。
【０３４７】  図１７Ａは、実施の形態１又は実施の形態３で説明した半導体装置を適用した電子機器５００について説明する。
【０３４８】  電子機器５００は、半導体装置８０（非表示）と、バッテリ保護ＩＣ９０（非表示）と、プロセッサ（非表示）、メモリ（非表示）、バッテリ（非表示）、画像処理回路（非表示）、通信モジュール（非表示）、又はセンサ装置などを有する。
【０３４９】  電子機器５００は、携帯端末５０２を有する。携帯端末は、時計５０２ａ、メールの送受信５０２ｂ、通信機能５０２ｃ、バッテリ管理５０２ｄ、カレンダ５０２ｅ、通話機能などを有する。携帯端末は、電子機器５００の外側に配置され、センサ装置は、電子機器５００の内向きに配置される。
【０３５０】  センサ装置は、発光領域（５３１ａ、５３１ｂ）、センサ領域（５４１ａ、５４１ｂ、５４１ｃ）を有する。発光領域（５３１ａ、５３１ｂ）は、それぞれ異なるピーク波長を有する光を射出することができる。センサ領域（５４１ａ、５４１ｂ、５４１ｃ）は、それぞれの発光領域が射出する光のピーク波長を検出範囲に含むため、異なるピーク波長の光を同時に検出できる。
【０３５１】  図１７Ｂは、一例として電子機器５００を手首に装着した図である。センサ装置が内側に配置されることで、センサ装置は、生体モニタとして機能する。例えば、血中のグルコースの量を検出することで血糖値を管理することができる。半導体装置８０によって生成された信号ｍｎ１は、血糖値を検出するモニタ周期を設定することができる。検出されたグルコースの量はデータとして携帯端末のメモリに記憶され、一日の血中のグルコースの変化を管理することができる。また、血中のグルコースの変化を管理することで、電子機器５００は、糖尿病患者が投与するインスリンなどの投与タイミングを、バイブレーション、表示内容、点灯などにより通知することができる。また通信機能５０２ｃにより、当該データをサーバなどに送信することができる。なお、管理できるのは、グルコースに限定されない。例えば、ヘモグロビンの量を検出することができる。異なる例として体温の変化を検出することができる。また、半導体装置８０が、ダイナミック回路によって構成されるため消費電力を低減し、長期間のデータを取得することができる。
【０３５２】  図１８Ａは生体認証機器であり、薄型の筐体９１１、操作ボタン９１２、センサ装置９１３等を有する。センサ装置９１３上に手や指をかざす、又は密着させることにより静脈の形状を認識することができる。半導体装置８０によって生成された信号ｍｎ１は、静脈の形状が時間に対してどのように変化するか検出するためのモニタ周期を設定することができる。取得したデータは無線通信ユニット９１４でサーバに送信してデータベースと照合し、個人を特定することができる。また、操作ボタンにより暗証番号などを入力することもできる。本発明の一態様のセンサ装置９１３は、発光領域及びセンサ領域を有する薄型の認証機器を形成することができる。薄型であることで、様々な機器に組み込みやすくなる。また、携帯性も向上する。
【０３５３】  図１８Ｂは非破壊検査機器であり、筐体９２１、操作パネル９２２、搬送機構９２３、モニタ９２４、検知ユニット９２５等を有する。検知ユニット９２５はセンサ装置を有する。被検査部材９２６は搬送機構９２３で検知ユニット９２５の直下に運搬される。被検査部材９２６は、検知ユニット９２５内に設けられた本発明の一態様のセンサ装置９２７で撮像が行われ、撮像された画像がモニタ９２４に映し出される。なお、搬送機構９２３とセンサ装置９２７は、半導体装置８０によって生成された信号ｍｎ１によって同期して動作することが好ましい。その後、筐体９２１の出口まで被検査部材９２６が運搬され、不良品が分別されて回収される。近赤外線を用いた撮像により、非検査部材内部の欠陥や異物などの不良要素を非破壊で高速に検出することができる。本発明の一態様のセンサ装置９２７は、発光領域及びセンサ領域を有するため、検知ユニット９２５を安価に形成することができる。
【０３５４】  図１８Ｃは食品選別機器であり、筐体９３１、操作ボタン９３２、表示部９３３、遮光フード９３４等を有する。果物などの被検査食材に受光部の周囲に設けられた遮光フード９３４を密着させて撮像することにより、食材内に混入した異物、虫、食材内部の空洞や腐敗などを検出することができる。また、検出した近赤外光の強度から食材の糖度や水分量なども検出することができる。食品選別機器では、不良品やグレードの選別や収穫期の判断を行うことができる。なお糖度の検出に適した近赤外光と、水分量の検出に適した近赤外光の波長は異なるため、近赤外光は、複数の波長を用いることが好ましい。半導体装置８０によって生成された信号ｍｎ１によって複数の近赤外光の点灯時刻を管理することが好ましい。受光部に設けられた本発明の一態様のセンサ装置９３５は、発光領域及びセンサ領域を有するため、薄型、軽量で携帯性の良い食品選別機器を安価に形成することができる。なお、図１８Ｂに示す構成を食品選別機器として用いてもよい。又は、図１８Ｃに示す構成を非破壊検査機器として用いてもよい。
【０３５５】  図１９Ａ１は、複数のセンサモジュール等が、身体に装着される例を示している。当該センサモジュールは、赤外線センサ、近赤外センサ、温度センサ、加速度センサ等のうち少なくとも一つのセンサを有し、二次電池、検出装置、又は通信モジュール等を備えている。当該センサモジュールは、心電図などで用いられる誘導波形をサンプリングする機能、体温を検出する機能、脈拍を検出する機能、血糖値等を検出する機能、四肢の動作量を検出する機能等を有する。
【０３５６】  センサモジュールＬＡ、ＲＡ、ＬＬ、ＲＬが四肢に装着された例を示す。複数のセンサモジュールを用いることで、心臓に不整脈などの異常が発生していないかを検査するための、図１９Ｂ１に示すような心電図を取得することができる。例えば、センサモジュールＬＡは、左腕に装着し、センサモジュールＲＡは、右腕に装着し、センサモジュールＬＬは、左脚に装着し、センサモジュールＲＬは、右脚に装着する。なお、当該腕には、上腕、手首、手のひら、指などが含まれ、当該脚には、太もも、脹脛、すね、足首、足の甲、足の裏、指などが含まれる。
【０３５７】  当該心電図は、第１誘導波形（波形１）、第２誘導波形（波形２）、及び第３誘導波形（波形３）を比較して判断されることが知られている。つまり、センサモジュールＬＡは、ＲＡを基準に変化量を波形１として取得する。センサモジュールＬＬは、ＲＡを基準に変化量を波形２として取得する。センサモジュールＬＬは、ＬＡを基準に変化量を波形３として取得する。なお、センサモジュールＬＡ、ＲＡ、ＬＬ、ＲＬは、半導体装置８０によって生成された信号ｍｎ１によって同期して動作することが好ましい。半導体装置８０が、ダイナミック回路によって構成されるため消費電力を低減し、長期間のデータを取得することができる。
【０３５８】  それぞれのデータは、センサモジュール間で共有されてもよい。もしくは、それぞれのデータが図１９Ａ２の携帯データ端末に無線又は有線で送られ、携帯データ端末にて波形１乃至波形３を検出してもよい。携帯データ端末は、それぞれのセンサモジュールの取得データから不整脈などの問題が発生していないかを検出することができる。センサモジュールで取得したデータを携帯データ端末に有線で送る場合は、有線で接続するまでに取得した取得データをまとめて転送することが好ましい。なお、検出されるそれぞれのデータには、自動で日が付与されて携帯データ端末に保存され、個人的に管理してもよい。もしくは、ネットワーク（インターネットを含む）を介して病院等に送信されてもよい。当該データは、病院のデータサーバに管理され、治療時の検査データとして利用することができる。なお、携帯データ端末としては、図１７Ａに示す構成を利用することができる。
【０３５９】  上述したセンサモジュールが、さらに複数のマイクロニードルなどを備える場合、マイクロニードル間に流れる電流値もしくは抵抗値を測定することができる。つまりセンサモジュールは、マイクロニードル間の導電性を測定することで血中の血糖値（図１９Ｂ２）などを検出することができる。
【０３６０】  上述したセンサモジュールが、加速度センサを備えることで、四肢の動作の運動（移動）量を検出することができる。四肢の運動量を個別に管理することで、身体の運動量のバランスが崩れていないかを検出することができる。
【０３６１】  上述したように、複数のセンサモジュールを身体に装着することで、日常的な生活習慣の中で、不整脈などがどのような状態の場合に発生するかを携帯データ端末が検出することができる。不整脈が発生する場合の体温（図１９Ｂ３）、脈拍（図１９Ｂ４）、血糖値などの情報を用いることで正しい身体の管理、もしくは病院において病状を正しく診断することができる。
【０３６２】  上述したセンサモジュールは、シール等を用いて身体に直接貼り付けてもよいし、身体に埋め込んでもよいし、腕時計のような装着できる電子機器でもよい。なお、センサモジュールは、上述した全ての機能を備えてもよいし、複数もしくはいずれか一の機能を選択して備えることができる。
【０３６３】  本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【実施例１】
【０３６４】  本実施例は、実施の形態１で説明したダイナミック回路を用いたウェアラブル時計向けデバイスについて説明する。図２０は、試作したウェアラブル時計向けデバイスのブロック図を示す。ウェアラブル時計向けデバイス（以下、デバイス１４００と呼ぶ）は、発振器（ＯＳＣ）１４１０、分周器（１５ｂｉｔ  Ｄｉｖｉｄｅｒ）１４０１、カウンタ回路（Ｃｏｕｎｔｅｒ）１４０２、制御回路（Ｃｏｎｔｒｏｌｌｅｒ）１４０３、デコーダ回路（７−ｓｅｇｍｅｎｔ  Ｄｅｃｏｄｅｒ）１４０４、及び表示装置（７−ｓｅｇｍｅｎｔ  Ｄｉｓｐｌａｙ）１４２０を有する。カウンタ回路１４０２は、「秒（ＳＥＣＯＮＤＳ）」をカウントするカウンタ回路（ＳＥＣＯＮＤＳ  Ｃｏｕｎｔｅｒ）１４０２ａ、「分（ＭＩＮＵＴＥＳ）」をカウントするカウンタ回路（ＭＩＮＵＴＥＳ  Ｃｏｕｎｔｅｒ）１４０２ｂ、及び「時（ＨＯＵＲＳ）」をカウントするカウンタ回路（ＨＯＵＲＳ  Ｃｏｕｎｔｅｒ）１４０２ｃを有する。カウンタ回路１４０２ａとカウンタ回路１４０２ｂは、１０進カウンタと６進カウンタで構成される。カウンタ回路１４０２ｃは、１０進カウンタと３進カウンタで構成される。デコーダ回路１４０４は、数字を表示することのできる７つのセグメントを制御することで時刻を容易に表示する機能を有する。なお、分周器１４０１、カウンタ回路１４０２、制御回路１４０３、及びデコーダ回路１４０４は、実施の形態１で説明したダイナミック回路で構成されるラッチ回路を応用して適用することができる。【０３６５】  分周器１４０１は、発振器１４１０が出力する３２．７６８ｋＨｚを１５分周することで１Ｈｚのクロック信号を生成する。当該１Ｈｚのクロック信号は、カウンタ回路１４０２ａと制御回路１４０３に与える。カウンタ回路１４０２ａは、当該１Ｈｚのクロック信号により秒をカウントする。なお、カウンタ回路１４０２ａは、キャリーアウト信号をカウンタ回路１４０２ｂに与えることができる。さらに、カウンタ回路１４０２ｂは、キャリーアウト信号をカウンタ回路１４０２ｃに与えることができる。【０３６６】  制御回路１４０３は、当該クロック信号から６相のクロック信号Ｐ［５：０］を生成する。当該クロック信号Ｐ［５：０］は、カウンタ回路１４０２ａ、カウンタ回路１４０２ｂ、及びカウンタ回路１４０２ｃに与えることができる。また、制御回路１４０３は、デコーダ回路１４０４に制御信号を与えることができる。【０３６７】  カウンタ回路１４０２ａは「秒」のカウント値をデコーダ回路１４０４に与え、カウンタ回路１４０２ｂは「分」のカウント値をデコーダ回路１４０４に与え、カウンタ回路１４０２ｃは「時」のカウント値をデコーダ回路１４０４に与える。【０３６８】  デコーダ回路１４０４は、カウンタ回路１４０２ａから与えられた「秒」のカウント値を７セグメントのデータに変換して表示装置１４２０に与え、且つ、カウンタ回路１４０２ｂから与えられた「分」のカウント値を７セグメントのデータに変換して表示装置１４２０に与え、且つ、カウンタ回路１４０２ｃから与えられた「時」のカウント値を７セグメントのデータに変換して表示装置１４２０に与える。【０３６９】  図２１Ａは、試作したデバイス１４００の外観写真を示している。デバイス１４００は、Ｓｉ−Ｗａｆｅｒ上に積層した３５０ｎｍ  Ｔｏｐ−ｇａｔｅ−ｓｅｌｆ−ａｌｉｇｎｅｄ  ＣＡＡＣ−ＩＧＺＯ  ＦＥＴテクノロジーで形成した。Ｓｉ−Ｗａｆｅｒ上には、デバイス１４００として図２０で説明した分周器１４０１、カウンタ回路１４０２、制御回路１４０３、及びデコーダ回路１４０４を形成した。【０３７０】  デバイス１４００のチップサイズは、０．９ｍｍ×１．９２ｍｍの大きさである。デバイス１４００には、約１２０００個のトランジスタを使用した。【０３７１】  図２１Ｂは、ウェアラブル時計向けデバイスで用いたトランジスタの断面模式図である。Ｓｉ−Ｗａｆｅｒ（ｓｕｂｓｔｒａｔｅ）上にバックゲート（Ｂａｃｋ  Ｇａｔｅ）を形成し、導電層で形成したバックゲート上には、順に半導体層（ＯＳ）、導電層で形成したトップゲート（Ｔｏｐ  Ｇａｔｅ）を配置した。トランジスタは、当該トップゲート、当該半導体層、及び当該バックゲートが互いに重なることで形成する。なお、半導体層が金属酸化物を有するトランジスタを、ＯＳトランジスタと呼ぶ。また、当該ボトムゲート及び当該トップゲートの一部は配線として使用した。さらに、導電層（Ｍｅｔａｌ１、Ｍｅｔａｌ２）は、配線層として使用した。さらに、当該導電層の上に、信号の入出力用ＰＡＤを設けた。【０３７２】  図２２は、デバイス１４００を動作させた場合の測定波形である。なお、デバイス１４００は、正の電源電圧３．３Ｖ乃至４Ｖの範囲で正常な動作を確認した。なおクロック信号Ｐ０乃至Ｐ５は、クロック信号Φ１乃至Φ６として表示している。また、制御信号（信号ＰＲＥ、信号ＥＶＡ）は、制御回路１４０３からデコーダ回路１４０４に与える信号である。なお、信号ＰＲＥ及び信号ＥＶＡは、図１５で説明した信号ＰＲＥ及び信号ＥＮ１に相当する。出力信号Ｚ０乃至Ｚ６は、デコーダ回路１４０４から表示装置１４２０に与えられ、表示装置１４２０は、出力信号Ｚ０乃至Ｚ６により７セグメントのいずれかを点灯させることで数字を表示する。【０３７３】  図２３Ａは、デバイス１４００をシミュレーション動作させた場合の消費電力のシミュレーション結果を示す。正の電源電圧を３．３Ｖとした場合、デバイス１４００の消費電力は、５５．６ｕＷになった。デバイス１４００の消費電力の詳細は、分周器１４０１が１２．６ｕＷ、カウンタ回路１４０２が３．６ｕＷ、制御回路１４０３が１１．６ｕＷ、その他（Ｏｔｈｅｒｓ）が２７．８ｕＷである。【０３７４】  図２３Ｂは、試作したデバイス１４００を動作させた場合の消費電力を測定した結果を示す。前述のように、デバイス１４００は、ダイナミック回路（Ｄｙｎａｍｉｃ  Ｌｏｇｉｃ  ｃｉｒｃｕｉｔ）で構成されている。正の電源電圧は、３．３Ｖとした。デバイス１４００の消費電流は９０ｕＡであった。したがって、消費電力は、２９７ｕＷと算出された。なお、シミュレーションにおけるゲート絶縁膜の設定パラメータと、試作したデバイス１４００のゲート絶縁膜との差が異なるため、図２３Ａに示すシミュレーション結果と、図２３Ｂに示すデバイス１４００の消費電力との差が生じている。【０３７５】  オフ電流の小さなＯＳトランジスタを機能回���に適応し、低速動作回路としてウェアラブル時計向けデバイスを作製した。その結果、ＯＳトランジスタのみで貫通電流の少ない論理回路を実現するためにダイナミック方式を適用し、極低消費電力なウェアラブルシステムを実現した。
【符号の説明】
【０３７６】  ＢＧ１：配線、ＢＧ２：配線、ＢＧ３：配線、ＢＧ４：配線、ＢＧ５：配線、Ｃ１：容量素子、Ｃ２：容量素子、Ｃ３：容量素子、Ｃ４：容量素子、Ｃ５：容量素子、３Ａ：トランジスタ、３Ｂ：トランジスタ、３Ｃ：トランジスタ、３Ｄ：トランジスタ、３Ｅ：トランジスタ、３Ｆ：トランジスタ、３Ｇ：トランジスタ、３Ｈ：トランジスタ、３Ｊ：トランジスタ、３Ｋ：トランジスタ、１０：ラッチ回路、１０Ａ：ラッチ回路、１０Ｂ：ラッチ回路、１０Ｃ：ラッチ回路、１０ＣＡ：回路、１０ＣＡａ：回路、１０ＣＡｂ：回路、１０Ｄ：ラッチ回路、１０Ｅ：ラッチ回路、１０Ｆ：ラッチ回路、１０Ｇ：ラッチ回路、１０Ｈ：ラッチ回路、１０Ｊ：ラッチ回路、１０Ｋ：ラッチ回路、１１：トランジスタ、１１ａ：トランジスタ、１２：トランジスタ、１２ａ：トランジスタ、１３：トランジスタ、１３ａ：トランジスタ、１４：トランジスタ、１４ａ：トランジスタ、１５：トランジスタ、１５ａ：トランジスタ、１６：トランジスタ、１６ａ：トランジスタ、１７：トランジスタ、１７ａ：トランジスタ、１８：トランジスタ、１８ａ：トランジスタ、１９：トランジスタ、１９ａ：トランジスタ、２０：回路、２０Ａ：回路、２０Ｂ：回路、２０Ｃ：回路、２０Ｄ：回路、２０Ｅ：回路、２０Ｆ：回路、２０Ｇ：回路、２０Ｈ：回路、２０Ｊ：回路、２０Ｋ：回路、２１：トランジスタ、２１ａ：トランジスタ、３０：回路、３０Ａ：回路、３０Ｂ：回路、３０Ｃ：回路、３０Ｄ：回路、３０Ｅ：回路、３０Ｆ：回路、３０Ｇ：回路、３０Ｈ：回路、３０Ｊ：回路、３０Ｋ：回路、３１：トランジスタ、３２：トランジスタ、３３：トランジスタ、３４：トランジスタ、３５：トランジスタ、３６：トランジスタ、３７：トランジスタ、３８：トランジスタ、３９：トランジスタ、４０：回路、４１：トランジスタ、４１ａ：トランジスタ、４２：トランジスタ、４２ａ：トランジスタ、５０：回路、５１：トランジスタ、５１ａ：トランジスタ、５２：トランジスタ、５２ａ：トランジスタ、６１：トランジスタ、６１ａ：トランジスタ、６２：トランジスタ、６２ａ：トランジスタ、６３：トランジスタ、６４：トランジスタ、６５：トランジスタ、６６：トランジスタ、８０：半導体装置、８１：制御回路、８２：発振器、８３：分周器、８４：回路、８４ａ：回路、８４ｂ：回路、８４ｃ：回路、８６：デコーダ回路、８７：セレクタ回路、８８ａ：表示装置、８８ｂ：表示装置、８８ｃ：表示装置、８８ｄ：表示装置、８８ｅ：表示装置、８８ｆ：表示装置、９０：バッテリ保護ＩＣ、３００：トランジスタ、３１４：絶縁層、３２２：絶縁層、３２４：絶縁層、３３０：酸化物層、５００：電子機器、９１１：筐体、９１２：操作ボタン、９１３：センサ装置、９１４：無線通信ユニット、９２１：筐体、９２２：操作パネル、９２３：搬送機構、９２４：モニタ、９２５：検知ユニット、９２６：被検査部材、９２７：センサ装置、９３１：筐体、９３２：操作ボタン、９３３：表示部、９３４：遮光フード、９３５：センサ装置、１３００：トランジスタ、１３００Ａ：トランジスタ、１３０５：導電層、１３１４：絶縁層、１３１６：絶縁層、１３２２：絶縁層、１３２４：絶縁層、１���３０：酸化物層、１３３０ａ：酸化物層、１３３０ｂ：酸化物層、１３３０ｃ：酸化物層、１３４０：導電層、１３４０ａ：導電層、１３４０ｂ：導電層、１３４１：絶縁層、１３４１ａ：絶縁層、１３４１ｂ：絶縁層、１３４２：導電層、１３４２ａ：導電層、１３４２ｂ：導電層、１３５０：絶縁層、１３５４：絶縁層、１３６０：導電層、１３６０ａ：導電層、１３６０ｂ：導電層、１３７４：絶縁層、１３８０：絶縁層、１３８１：絶縁層、１４００：デバイス、１４０１：分周器、１４０２：カウンタ回路、１４０２ａ：カウンタ回路、１４０２ｂ：カウンタ回路、１４０２ｃ：カウンタ回路、１４０３：制御回路、１４０４：デコーダ回路、１４１０：発振器、１４２０：表示装置
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ１】
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【図２Ｃ】
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【図３】
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【図４Ａ１】
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【図４Ａ２】
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【図４Ａ３】
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【図４Ｂ】
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【図５】
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【図６Ａ１】
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【図６Ａ２】
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【図６Ａ３】
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【図６Ａ４】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９Ａ１】
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【図１９Ａ２】
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【図１９Ｂ１】
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【図１９Ｂ２】
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【図１９Ｂ３】
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【図１９Ｂ４】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【国際調査報告】
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