(57)【要約】  制御回路（４１）は、ディジタル信号の１ビット目を出力するときに、入力から供給されるアナログ信号が標本化用容量部（２０）及び積分用容量部（２２）に格納され、かつ、積分用容量部（２２）に基づく演算値がゲインステージ（１５）の出力として生成される１ビット目動作を行うように制御する。また、ディジタル信号の２ビット目を出力するときに、１ビット目動作により生成された演算値に基づいてディジタル信号のビットが生成されると共に、標本化用容量部（２０）に格納された信号が、積分用容量部（２２）に格納され、かつ、積分用容量部（２２）の積分値に基づく演算値がゲインステージ（１５）の出力として生成される転送演算動作を行うように制御する。これにより、積分型Ａ／Ｄ変換の高速動作を可能にする。
2020095393.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力と基準電位が入力される第２の入力とを備えた演算増幅回路、アナログ信号が入力される入力、及び演算値を出力する出力を有するゲインステージと、
前記演算値を、複数のビットのディジタル信号に変換するＡ／Ｄ変換回路と、
前記ディジタル信号の前記複数のビットの各々の値に応じた基準参照電圧を前記ゲインステージに提供するＤ／Ａ変換回路と、
前記ゲインステージ及び前記Ａ／Ｄ変換回路を制御する制御回路と、
を備え、
前記ゲインステージは、前記基準参照電圧が印加される標本化用容量部と、前記演算増幅回路の前記第１の入力に接続された積分用容量部と、前記演算増幅回路の前記第１の入力に前記標本化用容量部を接続するか、前記基準電位に前記標本化用容量部を接続するかを切り替えるための第１のスイッチ回路と、前記入力を前記積分用容量部に接続するか接続を解除するかを切り替えるための第２のスイッチ回路とを含み、
前記制御回路は、前記ディジタル信号の第１ビットを出力するときに、前記アナログ信号が前記標本化用容量部及び前記積分用容量部に格納され、かつ、前記積分用容量部に基づく値が前記演算値として出力されるように前記第１のスイッチ回路、前記第２のスイッチ回路、及び前記Ａ／Ｄ変換回路を制御し、
前記ディジタル信号の第２ビットを出力するときに、前記Ａ／Ｄ変換回路により、前記出力された前記演算値が、前記ディジタル信号のビットの値に変換されると共に、前記標本化用容量部に格納された信号が、前記積分用容量部に格納され、かつ、前記積分用容量部の積分値に基づく値が前記演算値として出力されるように前記第１のスイッチ回路、前記第２のスイッチ回路、及び前記Ａ／Ｄ変換回路を制御し、
前記制御回路は、前記ディジタル信号の第３ビット以降のビットを出力するときに、ビット毎に、前記Ａ／Ｄ変換回路により、前記出力された前記演算値が、前記ディジタル信号のビットの値に変換されると共に、前記アナログ信号が前記標本化用容量部に格納され、かつ、前記積分用容量部に格納される値が積分される標本化積分動作と、
前記標本化用容量部に格納された信号が、前記積分用容量部に格納され、かつ、前記積分用容量部の積分値に基づく値が前記演算値として出力される転送演算動作とを含む一連の動作を行うように前記第１のスイッチ回路、前記第２のスイッチ回路、及び前記Ａ／Ｄ変換回路を制御する
Ａ／Ｄ変換器。
【請求項２】
イメージセンサデバイスであって、
イメージセンサセルのアレイを含むセルアレイと、
前記セルアレイに接続され、かつ、請求項１に記載のＡ／Ｄ変換器を複数含む変換器アレイと、を備え、
前記Ａ／Ｄ変換器の各々は、前記セルアレイのカラム線を介して前記イメージセンサセルに接続されている、イメージセンサデバイス。
【請求項３】
請求項１に記載のＡ／Ｄ変換器を用いてアナログ信号からディジタル信号を生成する方法であって、
前記ディジタル信号の第１ビットを出力するときに、前記アナログ信号を前記標本化用容量部及び前記積分用容量部に格納するステップ、及び前記積分用容量部に基づく値を前記演算値として出力するステップ、を並行して行う第１のステップと、
前記ディジタル信号の第２ビットを出力するときに、前記Ａ／Ｄ変換回路により、前記第１のステップで出力された前記演算値を前記ディジタル信号のビットの値に変換すると共に、前記標本化用容量部に格納された信号を、前記積分用容量部に格納するステップ、及び、前記積分用容量部の積分値に基づく値を前記演算値として出力するステップ、を並行して行う第２のステップと、
前記Ａ／Ｄ変換回路により、一つ前のステップで出力された前記演算値を前記ディジタル信号のビットの値に変換すると共に、前記アナログ信号を前記標本化用容量部に格納するステップ、及び、前記積分用容量部に格納される値を積分するステップ、を並行して行う第３のステップと、
前記標本化用容量部に格納された信号を、前記積分用容量部に格納するステップ、及び、前記積分用容量部の積分値に基づく値を前記演算値として出力するステップ、を並行して行う第４のステップと、
前記ディジタル信号の３ビット以降のビットを出力するときに、ビット毎に、前記第３のステップ及び前記第４のステップを繰り返して行う第５のステップと、
を有するアナログ信号からディジタル信号を生成する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器、イメージセンサデバイス、及びアナログ信号からディジタル信号を生成する方法に関する。
【背景技術】
【０００２】
国際公開第２００８／０１６０４９号パンフレットには、Ａ／Ｄ変換器が記載されている。このＡ／Ｄ変換器では、入力されたアナログ信号に対して積分型（又は折り返し積分型）Ａ／Ｄ変換が行われると共に、折り返し積分型Ａ／Ｄ変換の残差アナログ信号に対して巡回型Ａ／Ｄ変換が行われる。折り返し積分型Ａ／Ｄ変換では、入力信号の標本化及び標本値の積分を繰り返しながらＡ／Ｄ変換のための演算が行われ、アナログ信号からディジタル値が得られる。このＡ／Ｄ変換における方式では、積分によるノイズ低減を図りながら折り返し動作によってダイナミックレンジが拡大されるので、低ノイズとダイナミックレンジの両立を図ることができる。【０００３】
国際公開第２００８／０１６０４９号パンフレットに記載された折り返し積分型Ａ／Ｄ変換器では、例えば、入力信号の電圧の範囲が０Ｖ〜１Ｖであった場合には、その出力の範囲は、−１Ｖ〜１Ｖというように２倍になる。この場合において、折り返し積分型Ａ／Ｄ変換の後に行う巡回型Ａ／Ｄ変換を全差動型の巡回型Ａ／Ｄ変換器で構成すれば、同じ参照電圧を用いながら、折り返し積分における入力電圧範囲の２倍の入力電圧範囲に対応することが可能である。【０００４】
また、国際公開第２０１２／１１１８２１号パンフレット、特開２０１７−１３９５８３号公報に記載されたＡ／Ｄ変換器が知られている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記国際公開第２００８／０１６０４９号パンフレットに記載のＡ／Ｄ変換器による積分型Ａ／Ｄ変換では、Ａ／Ｄ変換数（ビット数）だけ動作させる時間が必要になる。Ａ／Ｄ変換数で速度が決まってしまうため、高速動作としての課題がある。【０００６】
本発明は上記課題を解消するためになされたもので、積分型Ａ／Ｄ変換の高速動作が可能なＡ／Ｄ変換器、イメージセンサデバイス、及びアナログ信号からディジタル信号を生成する方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、第１の態様に係るＡ／Ｄ変換器は、第１の入力と基準電位が入力される第２の入力とを備えた演算増幅回路、アナログ信号が入力される入力、及び演算値を出力する出力を有するゲインステージと、前記演算値を、複数のビットのディジタル信号に変換するＡ／Ｄ変換回路と、前記ディジタル信号の前記複数のビットの各々の値に応じた基準参照電圧を前記ゲインステージに提供するＤ／Ａ変換回路と、前記ゲインステージ及び前記Ａ／Ｄ変換回路を制御する制御回路と、を備え、前記ゲインステージは、前記基準参照電圧が印加される標本化用容量部と、前記演算増幅回路の前記第１の入力に接続された積分用容量部と、前記演算増幅回路の前記第１の入力に前記標本化用容量部を接続するか、前記基準電位に前記標本化用容量部を接続するかを切り替えるための第１のスイッチ回路と、前記入力を前記積分用容量部に接続するか接続を解除するかを切り替えるための第２のスイッチ回路とを含み、前記制御回路は、前記ディジタル信号の第１ビットを出力するときに、前記アナログ信号が前記標本化用容量部及び前記積分用容量部に格納され、かつ、前記積分用容量部に基づく値が前記演算値として出力されるように前記第１のスイッチ回路、前記第２のスイッチ回路、及び前記Ａ／Ｄ変換回路を制御し、前記ディジタル信号の第２ビットを出力するときに、前記Ａ／Ｄ変換回路により、前記出力された前記演算値が、前記ディジタル信号のビットの値に変換されると共に、前記標本化用容量部に格納された信号が、前記積分用容量部に格納され、かつ、前記積分用容量部の積分値に基づく値が前記演算値として出力されるように前記第１のスイッチ回路、前記第２のスイッチ回路、及び前記Ａ／Ｄ変換回路を制御し、前記制御回路は、前記ディジタル信号の第３ビット以降のビットを出力するときに、ビット毎に、前記Ａ／Ｄ変換回路により、前記出力された前記演算値が、前記ディジタル信号のビットの値に変換されると共に、前記アナログ信号が前記標本化用容量部に格納され、かつ、前記積分用容量部に格納される値が積分される標本化積分動作と、前記標本化用容量部に格納された信号が、前記積分用容量部に格納され、かつ、前記積分用容量部の積分値に基づく値が前記演算値として出力される転送演算動作とを含む一連の動作を行うように前記第１のスイッチ回路、前記第２のスイッチ回路、及び前記Ａ／Ｄ変換回路を制御する。【０００８】
第２の態様に係るイメージセンサデバイスは、イメージセンサセルのアレイを含むセルアレイと、前記セルアレイに接続され、かつ、上記のＡ／Ｄ変換器を複数含む変換器アレイと、を備え、前記Ａ／Ｄ変換器の各々は、前記セルアレイのカラム線を介して前記イメージセンサセルに接続されている、イメージセンサデバイスである。【０００９】
第３の態様に係るアナログ信号からディジタル信号を生成する方法は、上記のＡ／Ｄ変換器を用いてアナログ信号からディジタル信号を生成する方法であって、前記ディジタル信号の第１ビットを出力するときに、前記アナログ信号を前記標本化用容量部及び前記積分用容量部に格納するステップ、及び前記積分用容量部に基づく値を前記演算値として出力するステップ、を並行して行う第１のステップと、前記ディジタル信号の第２ビットを出力するときに、前記Ａ／Ｄ変換回路により、前記第１のステップで出力された前記演算値を前記ディジタル信号のビットの値に変換すると共に、前記標本化用容量部に格納された信号を、前記積分用容量部に格納するステップ、及び、前記積分用容量部の積分値に基づく値を前記演算値として出力するステップ、を並行して行う第２のステップと、前記Ａ／Ｄ変換回路により、一つ前のステップで出力された前記演算値を前記ディジタル信号のビットの値に変換すると共に、前記アナログ信号を前記標本化用容量部に格納するステップ、及び、前記積分用容量部に格納される値を積分するステップ、を並行して行う第３のステップと、前記標本化用容量部に格納された信号を、前記積分用容量部に格納するステップ、及び、前記積分用容量部の積分値に基づく値を前記演算値として出力するステップ、を並行して行う第４のステップと、前記ディジタル信号の３ビット以降のビットを出力するときに、ビット毎に、前記第３のステップ及び前記第４のステップを繰り返して行う第５のステップと、を有する。
【発明の効果】
【００１０】
本発明の一態様であるＡ／Ｄ変換器、イメージセンサデバイス及びアナログ信号からディジタル信号を生成する方法によれば、積分型Ａ／Ｄ変換の高速動作が可能である、という効果が得られる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係るＡ／Ｄ変換器の構成を示す回路図である。
【図２】本発明の第１の実施形態に係るＡ／Ｄ変換器の動作を示すタイミングチャートである。
【図３】本発明の第１の実施形態に係るＡ／Ｄ変換器の動作を説明するための回路図である。
【図４】本発明の第１の実施形態に係るＡ／Ｄ変換器の動作を説明するための回路図である。
【図５】本発明の第１の実施形態に係るＡ／Ｄ変換器の動作を説明するための回路図である。
【図６】本発明の第１の実施形態に係るＡ／Ｄ変換器の動作を説明するための回路図である。
【図７】従来技術に係るＡ／Ｄ変換器の構成を示す回路図である。
【図８】従来技術に係るＡ／Ｄ変換器の動作を示すタイミングチャートである。
【図９】従来技術に係るＡ／Ｄ変換器の動作を説明するための回路図である。
【図１０】従来技術に係るＡ／Ｄ変換器の動作を説明するための回路図である。
【図１１】従来技術に係るＡ／Ｄ変換器の動作を説明するための回路図である。
【図１２】本発明の第２の実施形態に係るＡ／Ｄ変換器の構成を示す回路図である。
【図１３】本発明の第２の実施形態に係るＡ／Ｄ変換器の動作を示すタイミングチャートである。
【図１４】従来技術に係るＡ／Ｄ変換器の構成を示す回路図である。
【図１５】従来技術に係るＡ／Ｄ変換器の動作を示すタイミングチャートである。
【図１６】本発明の第３の実施形態に係るＡ／Ｄ変換器の構成を示す回路図である。
【図１７】イメージセンサセルを示す回路図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施形態を詳細に説明する。
【００１３】
[第１の実施形態]
＜システム構成＞
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明のＡ／Ｄ変換器、イメージセンサデバイス、及びアナログ信号からディジタル信号を生成する方法の実施形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
【００１４】
図１は、第１の実施形態に係るＡ／Ｄ変換器１１の回路図である。Ａ／Ｄ変換器１１は、いわゆるフォールディング積分型のＡ／Ｄ変換であるＡ／Ｄ変換動作を実施する。Ａ／Ｄ変換器１１は、当該Ａ／Ｄ変換器１１が含むスイッチの時系列の制御パターンにより、Ａ／Ｄ変換動作を実現する。
【００１５】
このＡ／Ｄ変換器１１は、ゲインステージ１５と、Ａ／Ｄ変換回路１７と、論理回路１９と、Ｄ／Ａ変換回路２１とを備える。また、Ａ／Ｄ変換器１１は、制御回路４１を含む。
【００１６】
ゲインステージ１５は、入力１５ａ、及び出力１５ｂを含む。入力１５ａは、ディジタル値に変換されるアナログ信号ＶＩＮを受ける。出力１５ｂは、演算値ＶＯＰを提供する。また、ゲインステージ１５は、標本化用容量部２０、積分用容量部２２、シングルエンド型の演算増幅回路２３、及びスイッチ回路７０を含む。
【００１７】
積分用容量部２２は、演算増幅回路２３の帰還容量である。
【００１８】
標本化用容量部２０及び積分用容量部２２は、各種の信号値の格納及び演算のための容量である。ここで、積分用容量部２２の容量Ｃ２は、標本化用容量部２０の容量Ｃ１より大きい。これにより、フォールディング積分型Ａ／Ｄ変換であるＡ／Ｄ変換動作において入力されるアナログ信号ＶＩＮは、その容量比（Ｃ１／Ｃ２）に従って減衰されて積分される。従って、フォールディング積分型Ａ／Ｄ変換において出力されるアナログ信号ＶＩＮの電圧範囲も、標本化用容量部２０及び積分用容量部２２の容量比に従って小さくなるので、シングルエンド構成により当該Ａ／Ｄ変換器１１を構成できる。
【００１９】
積分用容量部２２の容量は、例えば、標本化用容量部２０の２倍である。即ち、Ｃ１＝１／２×Ｃ２といった関係が成立する。このような標本化用容量部２０及び積分用容量部２２を含むＡ／Ｄ変換器１１によれば、フォールディング積分型Ａ／Ｄ変換において入力されるアナログ信号ＶＩＮは、１／２に減衰されてサンプリング及び積分される。従って、フォールディング積分型Ａ／Ｄ変換において出力されるアナログ信号である演算値ＶＯＰの電圧範囲も、標本化用容量部２０及び積分用容量部２２の容量比に従って１／２となる。
【００２０】
演算増幅回路２３は、第１の入力２３ａ、出力２３ｂ、及び第２の入力２３ｃを含む。第１の入力２３ａは、反転入力端子である。第２の入力２３ｃは、非反転入力端子である。出力２３ｂは、出力端子である。従って、出力２３ｂの信号の位相は、第１の入力２３ａに与えられた信号の位相と反転する。第２の入力２３ｃは、基準電位ＶＣＯＭを受ける。
【００２１】
ゲインステージ１５は、複数のスイッチ４７、４９、５１、５３、５９、６１を含む。図１に示されるスイッチ４７、４９、５１、５３、５９、６１の配置は一例である。これらのスイッチ４７、４９、５１、５３、５９、６１の制御は、制御回路４１によって行われる。スイッチ回路７０は、スイッチ４７、４９を含む。スイッチ回路７０は、制御信号（φ１２、φ２２）を利用して、演算増幅回路２３の第１の入力２３ａに標本化用容量部２０を接続させる。具体的には、スイッチ４７は、基準電位ＶＣＯＭと標本化用容量部２０との接続を切断させる。スイッチ４９は、演算増幅回路２３の第１の入力２３ａに標本化用容量部２０を接続させる。あるいは、スイッチ回路７０は、制御信号（φ１２、φ２２）を利用して、基準電位ＶＣＯＭに標本化用容量部２０を接続させる。具体的には、スイッチ４７は、基準電位ＶＣＯＭと標本化用容量部２０とを接続させる。スイッチ４９は、演算増幅回路２３の第１の入力２３ａと標本化用容量部２０との接続を切断させる。
【００２２】
Ａ／Ｄ変換回路１７は、コンパレータ１７ａを備え、ゲインステージ１５の出力１５ｂから出力される演算値ＶＯＰに基づき、参照電圧発生回路（図示省略）から提供される変換参照電圧ＶＲに応じたディジタル信号Ｄｏを生成する。
【００２３】
論理回路１９は、ディジタル信号Ｄｏに応じた制御信号φＤＨ、φＤＬを生成する。
【００２４】
Ｄ／Ａ変換回路２１は、出力２１ａ、及びスイッチ回路３１を含む。Ｄ／Ａ変換回路２１は、第１の基準参照電圧ＶＲＨ及び第２の基準参照電圧ＶＲＬの少なくともいずれか一方を、制御信号φＤＨ、φＤＬに基づくスイッチ回路３１の動作により、出力２１ａを介してゲインステージ１５に提供する。
【００２５】
ここで、スイッチ回路３１は、スイッチ３１ａ、３１ｂを動作させることにより第１の基準参照電圧ＶＲＨ及び第２の基準参照電圧ＶＲＬをそれぞれ出力２１ａに供給する。Ｄ／Ａ変換回路２１の出力２１ａは、標本化用容量部２０の一端２０ａに接続される。スイッチ３１ａ、３１ｂの開閉は、それぞれ、論理回路１９からの制御信号φＤＨ、φＤＬによって制御されるので、ディジタル信号Ｄｏの値は、制御信号φＤＨ、φＤＬのうちのいずれがアクティブになるかを決定する。
【００２６】
＜Ａ／Ｄ変換器の動作＞
図２に示されるように、Ａ／Ｄ変換動作は、１ビット目動作ＳＴａと、２ビット目の転送演算動作ＳＴｂと、標本化積分動作ＳＴｃと、３ビット目以降の転送演算動作ＳＴｄとを含む。すなわち、Ａ／Ｄ変換器１１により、１ビット目動作ＳＴａ、２ビット目の転送演算動作ＳＴｂが行われた後、標本化積分動作ＳＴｃ及び転送演算動作ＳＴｄが交互に行われる。
【００２７】
１ビット目動作ＳＴａでは、アナログ信号ＶＩＮの標本値を、標本化用容量部２０及び積分用容量部２２に格納し、かつ、積分用容量部２２に格納された標本値に基づいて演算値ＶＯＰを生成する。
【００２８】
２ビット目の転送演算動作ＳＴｂでは、１ビット目動作ＳＴａで生成された演算値ＶＯＰに基づいてディジタル信号のビットを生成する。また、２ビット目の転送演算動作ＳＴｂでは、標本化用容量部２０に格納されたアナログ信号ＶＩＮの標本値を、積分用容量部２２に転送し、かつ、演算増幅回路２３及び積分用容量部２２により演算値ＶＯＰを生成する。
【００２９】
標本化積分動作ＳＴｃでは、直前に生成された演算値ＶＯＰに基づいてディジタル信号のビットを生成する。また、標本化積分動作ＳＴｃでは、標本化用容量部２０に、ゲインステージ１５の入力１５ａから供給されるアナログ信号ＶＩＮを格納し、かつ、積分用容量部２２は、積分用容量部２２に転送されたアナログ信号ＶＩＮの標本値を積分する。
【００３０】
３ビット目以降の転送演算動作ＳＴｄでは、標本化用容量部２０に格納されたアナログ信号ＶＩＮの標本値を、積分用容量部２２に転送し、かつ、演算増幅回路２３及び積分用容量部２２により演算値ＶＯＰを生成する。
【００３１】
以下に説明する各ステップにおける動作は、スイッチ回路３１及び複数のスイッチ４７、４９、５１、５３、５９、６１により実現される（図２参照）。
【００３２】
まず、Ａ／Ｄ変換器１１は、１ビット目動作ＳＴａを行う。この動作では、クロック信号（φＲ＝１、φＳＩ＝１、φ１２＝１、φ２２＝１、φＤＨ＝０、φＤＬ＝０、φ３＝１、φＯ＝０）により、スイッチ４９、５１、５３、５９は導通とされ、スイッチ４７、３１ａ又は３１ｂは非導通とされる。
【００３３】
上記したクロック信号によれば、ゲインステージ１５は、図３に示されるような回路を構成する。具体的には、１ビット目動作ＳＴａでは、
【００３４】
ゲインステージ１５の入力１５ａと標本化用容量部２０とが接続されると共に、ゲインステージ１５の入力１５ａと積分用容量部２２とが接続され、かつ、積分用容量部２２と演算増幅回路２３の出力２３ｂとの間の接続が切断される。アナログ信号ＶＩＮの標本化により、標本化用容量部２０及び積分用容量部２２の双方にアナログ信号ＶＩＮの標本値が格納される。そして、積分用容量部２２に格納された標本値により、以下の式に示す演算値ＶＯＰ（１）がゲインステージ１５の出力１５ｂとして生成される。
【００３５】
【数１】
2020095393.tif 000003
【００３６】
ただし、ＶＣＯＭ＝ＶＲとする。
【００３７】
また、Ａ／Ｄ変換器１１は、２ビット目の転送演算動作ＳＴｂを行う。この動作では、
【００３８】
クロック信号（φＲ＝０、φＳＩ＝０、φ１２＝０、φ２２＝１、φＤＨ及びφＤＬの何れか一方が１で他方が０、φ３＝０、φＯ＝１）により、スイッチ４９、３１ａ又は３１ｂ、６１は導通とされ、スイッチ４７、５１、５３、５９は非導通とされる。
【００３９】
上記したクロック信号によれば、ゲインステージ１５は、図４に示されるような回路を構成する。具体的には、転送演算動作ＳＴｂでは、標本化用容量部２０がＤ／Ａ変換回路２１の出力２１ａと演算増幅回路２３の第１の入力２３ａとの間に接続され、標本化用容量部２０と積分用容量部２２との接続により、標本化用容量部２０に格納された標本値が、積分用容量部２２に転送される。
【００４０】
また、積分用容量部２２と、演算増幅回路２３との接続により、以下の式に示す演算値ＶＯＰ（２）がゲインステージ１５の出力１５ｂに生成される。
【００４１】
【数２】
2020095393.tif 000004
2020095393.tif 000005
【００４２】
ただし、Ｄ（１）は、ディジタル信号の１ビット目の値である。
【００４３】
そして、クロック信号（φＣ＝１）により、Ａ／Ｄ変換回路１７は、１ビット目動作ＳＴａでゲインステージ１５の出力１５ｂから出力された演算値ＶＯＰをラッチして、参照電圧発生回路（図示省略）から提供される変換参照電圧ＶＲに応じたディジタル信号Ｄｏを生成し、１ビット目とする。
【００４４】
このとき、Ａ／Ｄ変換回路１７は、コンパレータ１７ａを用いてディジタル信号Ｄｏを生成する。この場合には、ディジタル信号Ｄｏは、ｉビット目の１ビット（Ｄ（ｉ））のみであり、２値を表せる。コンパレータ１７ａにおいて基準として用いられる信号は、変換参照電圧ＶＲである。コンパレータ１７ａは、以下のように動作する。
【００４５】
ＶＯＰ＞ＶＲであるとき  Ｄ（ｉ）＝１
ＶＯＰ≦ＶＲであるとき  Ｄ（ｉ）＝０
【００４６】
また、Ｄ／Ａ変換回路２１は、コンパレータ１７ａからのディジタル信号Ｄｏに基づく制御信号φＤＨ、φＤＬに応じて、以下のような制御を行う。
【００４７】
Ｄ（ｉ）＝１であるとき：φＤＨ＝１、φＤＬ＝０
Ｄ（ｉ）＝０であるとき：φＤＨ＝０、φＤＬ＝１
【００４８】
また、Ａ／Ｄ変換器１１は、標本化積分動作ＳＴｃを行う。この動作では、クロック信号（φＲ＝０、φＳＩ＝１、φ１２＝１、φ２２＝０、φＤＨ＝０、φＤＬ＝０、φ３＝０、φＯ＝１）により、スイッチ４７、５９、６１は導通とされ、スイッチ３１ａ又は３１ｂ、４９、５１、５３は非導通とされる。
【００４９】
上記したクロック信号によれば、ゲインステージ１５は、図５に示されるような回路を構成する。具体的には、標本化積分動作ＳＴｃでは、標本化用容量部２０がゲインステージ１５の入力１５ａと基準電位ＶＣＯＭとの間に接続され、アナログ信号ＶＩＮの標本化により、標本化用容量部２０にアナログ信号ＶＩＮの標本値が格納される。
【００５０】
また、積分用容量部２２と、演算増幅回路２３との接続により、積分用容量部２２に転送された標本値が、積分用容量部２２に積分される。
【００５１】
そして、クロック信号（φＣ＝１）により、Ａ／Ｄ変換回路１７は、ひとつ前の転送演算動作ＳＴｂ又はＳＴｄでゲインステージ１５の出力１５ｂから出力された演算値ＶＯＰをラッチして、参照電圧発生回路（図示省略）から提供される変換参照電圧ＶＲに応じたディジタル信号Ｄｏを生成し、Ｎビット目とする。
【００５２】
また、Ａ／Ｄ変換器１１は、３ビット目以降の転送演算動作ＳＴｄを行う。この動作では、クロック信号（φＲ＝０、φＳＩ＝１、φ１２＝１、φ２２＝０、φＤＨ＝０、φＤＬ＝０、φ３＝０、φＯ＝１）により、スイッチ４７、５９、６１は導通とされ、スイッチ３１ａ又は３１ｂ、４９、５１、５３は非導通とされる。
【００５３】
上記したクロック信号によれば、ゲインステージ１５は、図６に示されるような回路を構成する。具体的には、３ビット目以降の転送演算動作ＳＴｄでは、転送演算動作ＳＴｂと同様に、標本化用容量部２０がＤ／Ａ変換回路２１の出力２１ａと演算増幅回路２３の第１の入力２３ａとの間に接続され、標本化用容量部２０と積分用容量部２２との接続により、標本化用容量部２０に格納された標本値が、積分用容量部２２に転送される。
【００５４】
また、積分用容量部２２と、演算増幅回路２３との接続により、以下の式に示す演算値ＶＯＰ（Ｎ）がゲインステージ１５の出力１５ｂに生成される。
【００５５】
【数３】
2020095393.tif 000006
【００５６】
＜従来技術の回路との比較＞
次に、従来技術の回路との比較について説明する。ここでは、図７に示すＡ／Ｄ変換器を従来技術の回路とする。
【００５７】
図８に示すように、従来技術のＡ／Ｄ変換器によるＡ／Ｄ変換動作は、１ビット目動作ＳＴａ、ＳＴａ’、ＳＴａ’’、ＳＴａ’’’と、２ビット目の転送演算動作ＳＴｂ、ＳＴｂ’と、標本化積分動作ＳＴｃと、３ビット目以降の転送演算動作ＳＴｄとを含む。すなわち、Ａ／Ｄ変換器１１により、１ビット目動作ＳＴａ、ＳＴａ’、ＳＴａ’ ’、ＳＴａ’ ’ ’と、２ビット目の転送演算動作ＳＴｂ、ＳＴｂ’が行われた後、標本化積分動作ＳＴｃと転送演算動作ＳＴｄが交互に行われる。
【００５８】
また、１ビット目動作ＳＴａ、ＳＴａ’、ＳＴａ’’、ＳＴａ’’’では、図８に示すクロック信号により、ゲインステージは、図９に示されるような回路を構成する。
【００５９】
このとき、１ビット目動作ＳＴａ、ＳＴａ’、ＳＴａ’’、ＳＴａ’’’各々での演算値ＶＯＰ（ａ）、ＶＯＰ（ａ’）、ＶＯＰ（ａ’’）、ＶＯＰ（ａ’’’）は以下の式で示される。
【００６０】
【数４】
2020095393.tif 000007
2020095393.tif 000008
2020095393.tif 000009
【００６１】
ＶＣＯＭ＝ＶＲＬとすると、２ビット目の転送演算動作ＳＴｂのときに最初にコンパレータがラッチする１ビット目の演算値ＶＯＰ（１）は以下の式で示される。
【００６２】
【数５】
2020095393.tif 000010
【００６３】
また、２ビット目の転送演算動作ＳＴｂ、ＳＴｂ’では、図８に示すクロック信号により、ゲインステージは、図１０に示されるような回路を構成する。
【００６４】
標本化積分動作ＳＴｃのときにコンパレータがラッチする２ビット目の演算値は以下の式で示される。
【００６５】
【数６】
2020095393.tif 000011
2020095393.tif 000012
【００６６】
ただし、Ｄ（１）は、ディジタル信号の１ビット目の値である。
【００６７】
また、標本化積分動作ＳＴｃと転送演算動作ＳＴｄでは、図８に示すクロック信号により、ゲインステージは、図１１に示されるような回路を構成する。
【００６８】
また、標本化積分動作ＳＴｃのときにコンパレータがラッチするＮビット目の演算値は以下の式で示される。
【００６９】
【数７】
2020095393.tif 000013
【００７０】
上記図２の動作例と図８の動作例とを比較すると、本実施形態のＡ／Ｄ変換器では、１ビット目のディジタル信号を生成するまでの動作を少ないことが分かる。
【００７１】
以上説明したように、第１の実施形態に係るＡ／Ｄ変換器、及び当該Ａ／Ｄ変換器を用いたアナログ信号からディジタル信号を生成する方法によれば、１ビット目のディジタル信号を生成するまでの動作を少なくすることにより、積分型Ａ／Ｄ変換の高速動作が可能である。
【００７２】
[第２の実施形態]
＜システム構成＞
次に、第２の実施形態に係るＡ／Ｄ変換器、及び当該Ａ／Ｄ変換器を用いたアナログ信号からディジタル信号を生成する方法について説明する。なお、第１の実施形態と同様の構成となる部分については同一符号を付して説明を省略する。
【００７３】
図１２は、第２の実施形態に係るＡ／Ｄ変換器２１１の回路図である。Ａ／Ｄ変換器２１１は、いわゆるフォールディング積分型のＡ／Ｄ変換であるＡ／Ｄ変換動作を実施する。Ａ／Ｄ変換器２１１は、当該Ａ／Ｄ変換器２１１が含むスイッチの時系列の制御パターンにより、Ａ／Ｄ変換動作を実現する。
【００７４】
このＡ／Ｄ変換器２１１は、ゲインステージ２１５と、Ａ／Ｄ変換回路２１７と、論理回路１９と、Ｄ／Ａ変換回路２２２とを備える。また、Ａ／Ｄ変換器２１１は、制御回路２４１を含む。
【００７５】
ゲインステージ２１５は、入力１５ａ、及び出力１５ｂを含む。また、ゲインステージ２１５は、標本化用容量部２２０、２２１、積分用容量部２２、シングルエンド型の演算増幅回路２３、及びスイッチ回路２７０を含む。
【００７６】
標本化用容量部２２０、２２１及び積分用容量部２２は、各種の信号値の格納及び演算のための容量である。
【００７７】
ゲインステージ２１５は、複数のスイッチ２４７、２４８、２４９、２５０、５１、５３、２５９、２６０、６１を含む。図１２に示されるスイッチ２４７、２４８、２４９、２５０、５１、５３、２５９、２６０、６１の配置は一例である。これらのスイッチ２４７、２４８、２４９、２５０、５１、５３、２５９、２６０、６１の制御は、制御回路２４１によって行われる。スイッチ回路２７０は、スイッチ２４７、２４８、２４９、２５０を含む。スイッチ回路２７０は、制御信号（φ１１、φ１２、φ２１、φ２２）を利用して、演算増幅回路２３の第１の入力２３ａに標本化用容量部２２０、２２１を接続させる。具体的には、スイッチ２４７は、基準電位ＶＣＯＭと標本化用容量部２２０との接続を切断させ、スイッチ２４９は、演算増幅回路２３の第１の入力２３ａに標本化用容量部２２０を接続させる。また、スイッチ２４８は、基準電位ＶＣＯＭと標本化用容量部２２１との接続を切断させ、スイッチ２５０は、演算増幅回路２３の第１の入力２３ａに標本化用容量部２２１を接続させる。
【００７８】
あるいは、スイッチ回路２７０は、制御信号（φ１１、φ１２、φ２１、φ２２）を利用して、基準電位ＶＣＯＭに標本化用容量部２２０、２２１を接続させる。具体的には、スイッチ２４７は、基準電位ＶＣＯＭと標本化用容量部２２０とを接続させ、スイッチ２４９は、演算増幅回路２３の第１の入力２３ａと標本化用容量部２２０との接続を切断させる。また、スイッチ２４８は、基準電位ＶＣＯＭと標本化用容量部２２１とを接続させ、スイッチ２５０は、演算増幅回路２３の第１の入力２３ａと標本化用容量部２２１との接続を切断させる。
【００７９】
Ａ／Ｄ変換回路２１７は、コンパレータ２１８を備え、ゲインステージ１５の出力１５ｂから出力される演算値ＶＯＰに基づき、コンパレータ２１８を用いて、参照電圧発生回路（図示省略）から提供される変換参照電圧ＶＲに応じたディジタル信号Ｄｏ（Ｂ０）を生成する。
【００８０】
論理回路１９は、ディジタル信号Ｄｏ（Ｂ０）に応じた制御信号φＤＨ１、φＤＬ１、φＤＨ２、φＤＬ２を生成する。
【００８１】
Ｄ／Ａ変換回路２２２は、出力２２２ａ、２２２ｂ、及びスイッチ回路２３１を含む。Ｄ／Ａ変換回路２２２は、制御信号φＤＨ１、φＤＬ１、φＤＨ２、φＤＬ２に基づくスイッチ回路２３１の動作により、第１の基準参照電圧ＶＲＨ及び第２の基準参照電圧ＶＲＬの少なくともいずれか一方を、出力２２２ａ、２２２ｂを介してゲインステージ２１５に提供する。
【００８２】
ここで、スイッチ回路２３１は、スイッチ２３１ａ、２３１ｂ、２３１ｃ、２３１ｄを動作させることにより第１の基準参照電圧ＶＲＨ及び第２の基準参照電圧ＶＲＬをそれぞれ出力２２２ａ、２２２ｂに供給する。Ｄ／Ａ変換回路２２２の出力２２２ａは、標本化用容量部２２０の一端２２０ａに接続される。スイッチ２３１ａ、２３１ｂ、２３１ｃ、２３１ｄの開閉は、それぞれ、論理回路１９からの制御信号φＤＨ１、φＤＬ１、φＤＨ２、φＤＬ２によって制御される。ディジタル信号Ｂ０の値は、制御信号φＤＨ１、φＤＬ１のうちのいずれがアクティブになるかを決定する。
【００８３】
＜Ａ／Ｄ変換器の動作＞
図１３に示されるように、Ａ／Ｄ変換動作は、奇数ビットを出力するためのＡ／Ｄ変換動作と、偶数ビットを出力するためのＡ／Ｄ変換動作とからなる。
【００８４】
奇数ビットを出力するためのＡ／Ｄ変換動作は、１ビット目動作ＳＴａと、２ビット目の転送演算動作ＳＴｂと、標本化積分動作ＳＴｃと、３ビット目以降の転送演算動作ＳＴｄとを含む。すなわち、Ａ／Ｄ変換器２１１において、スイッチ２４７、２４９、２５９、標本化用容量部２２０を用いた第１系統により、１ビット目動作ＳＴａ、２ビット目の転送演算動作ＳＴｂが行われた後、標本化積分動作ＳＴｃ及び転送演算動作ＳＴｄが交互に行われる。
【００８５】
偶数ビットを出力するためのＡ／Ｄ変換動作は、標本化積分動作ＳＴｃと、転送演算動作ＳＴｄとを含む。すなわち、Ａ／Ｄ変換器２１１において、スイッチ２４８、２５０、２６０、標本化用容量部２２１を用いた第２系統により、標本化積分動作ＳＴｃ及び転送演算動作ＳＴｄが交互に行われる。
【００８６】
１ビット目動作ＳＴａでは、アナログ信号ＶＩＮの標本値を、標本化用容量部２２０及び積分用容量部２２に格納し、かつ、積分用容量部２２に格納された標本値に基づいて演算値ＶＯＰを生成する。
【００８７】
第１系統の２ビット目の転送演算動作ＳＴｂでは、１ビット目動作ＳＴａで生成された演算値ＶＯＰに基づいてディジタル信号のビットを生成する。また、第１系統の２ビット目の転送演算動作ＳＴｂでは、標本化用容量部２２０に格納されたアナログ信号ＶＩＮの標本値を、積分用容量部２２に転送すると共に、演算増幅回路２３及び積分用容量部２２により演算値ＶＯＰを生成する。
【００８８】
第１系統の標本化積分動作ＳＴｃでは、直前に生成された演算値ＶＯＰに基づいてディジタル信号のビットを生成する。また、第１系統の標本化積分動作ＳＴｃでは、標本化用容量部２２０に、ゲインステージ１５の入力１５ａから供給されるアナログ信号ＶＩＮを格納すると共に、積分用容量部２２は、積分用容量部２２に転送されたアナログ信号ＶＩＮの標本値を積分する。
【００８９】
第２系統の標本化積分動作ＳＴｃでは、直前に生成された演算値ＶＯＰに基づいてディジタル信号のビットを生成する。また、第２系統の標本化積分動作ＳＴｃでは、標本化用容量部２２１に、ゲインステージ１５の入力１５ａから供給されるアナログ信号ＶＩＮを格納すると共に、積分用容量部２２は、積分用容量部２２に転送されたアナログ信号ＶＩＮの標本値を積分する。
【００９０】
第１系統の３ビット目以降の転送演算動作ＳＴｄでは、標本化用容量部２２０に格納されたアナログ信号ＶＩＮの標本値を、積分用容量部２２に転送すると共に、演算増幅回路２３及び積分用容量部２２により演算値ＶＯＰを生成する。
【００９１】
第２系統の３ビット目以降の転送演算動作ＳＴｄでは、標本化用容量部２２１に格納されたアナログ信号ＶＩＮの標本値を、積分用容量部２２に転送すると共に、演算増幅回路２３及び積分用容量部２２により演算値ＶＯＰを生成する。
【００９２】
上記図１３に示すように、奇数ビットを出力するためのＡ／Ｄ変換動作と、偶数ビットを出力するためのＡ／Ｄ変換動作とが並列に実行されるため、高速化を図ることができる。
【００９３】
＜従来技術の回路との比較＞
次に、従来技術の回路との比較について説明する。ここでは、図１４に示すＡ／Ｄ変換器を従来技術の回路とする。
【００９４】
図１５に示すように、従来技術のＡ／Ｄ変換器による奇数ビットを出力するためのＡ／Ｄ変換動作は、１ビット目動作ＳＴａ、ＳＴａ’、ＳＴａ’’、ＳＴａ’’’と、２ビット目の転送演算動作ＳＴｂ、ＳＴｂ’と、標本化積分動作ＳＴｃと、３ビット目以降の転送演算動作ＳＴｄとを含む。すなわち、Ａ／Ｄ変換器により、１ビット目動作ＳＴａ、ＳＴａ’、ＳＴａ’’、ＳＴａ’’’と、２ビット目の転送演算動作ＳＴｂ、ＳＴｂ’が行われた後、標本化積分動作ＳＴｃと転送演算動作ＳＴｄが交互に行われる。
【００９５】
偶数ビットを出力するためのＡ／Ｄ変換動作は、２ビット目の転送演算動作ＳＴｂ’と、標本化積分動作ＳＴｃと、３ビット目以降の転送演算動作ＳＴｄとを含む。すなわち、Ａ／Ｄ変換器により、２ビット目の転送演算動作ＳＴｂ’が行われた後、標本化積分動作ＳＴｃと転送演算動作ＳＴｄが交互に行われる。
【００９６】
上記図１３の動作例と図１５の動作例とを比較すると、本実施形態のＡ／Ｄ変換器では、１ビット目のディジタル信号を生成するまでの動作が少ないことが分かる。
【００９７】
以上説明したように、本発明の第２の実施形態に係るＡ／Ｄ変換器、及び当該Ａ／Ｄ変換器を用いたアナログ信号からディジタル信号を生成する方法によれば、１ビット目のディジタル信号を生成するまでの動作を少なくすることにより、積分型Ａ／Ｄ変換の高速動作が可能である。また、奇数ビットを出力するためのＡ／Ｄ変換動作と、偶数ビットを出力するためのＡ／Ｄ変換動作とが並列に実行されるため、更に高速化を図ることができる。
【００９８】
[第３の実施形態]
＜システム構成＞
次に、第３の実施形態に係るＡ／Ｄ変換器、及び当該Ａ／Ｄ変換器を用いたアナログ信号からディジタル信号を生成する方法について説明する。なお、第１の実施形態、第２の実施形態と同様の構成となる部分については同一符号を付して説明を省略する。
【００９９】
図１６は、第３の実施形態に係るＡ／Ｄ変換器３１１の回路図である。Ａ／Ｄ変換器３１１は、いわゆるフォールディング積分型のＡ／Ｄ変換である第１のＡ／Ｄ変換動作と、
巡回型Ａ／Ｄ変換である第２のＡ／Ｄ変換動作を、同一の回路構成を用いて実施する。Ａ／Ｄ変換器３１１は、当該Ａ／Ｄ変換器３１１が含むスイッチの時系列の制御パターンにより、第１及び第２のＡ／Ｄ変換動作を実現する。
【０１００】
このＡ／Ｄ変換器３１１は、ゲインステージ２１５と、Ａ／Ｄ変換回路３１７と、論理回路１９と、Ｄ／Ａ変換回路２２２とを備える。また、Ａ／Ｄ変換器３１１は、制御回路２４１を含む。
【０１０１】
Ａ／Ｄ変換回路３１７は、コンパレータ３１７ａ、３１７ｂを備え、ゲインステージ１５の出力１５ｂから出力される演算値ＶＯＰに基づき、コンパレータ３１７ａ、３１７ｂを用いて、参照電圧発生回路（図示省略）から提供される変換参照電圧ＶＲＣＨ、ＶＲＣＬに応じたディジタル信号Ｄｏ（Ｂ０、Ｂ１）を生成する。
【０１０２】
論理回路１９は、ディジタル信号Ｄｏ（Ｂ０、Ｂ１）に応じた制御信号φＤＨ１、φＤＬ１、φＤＨ２、φＤＬ２を生成する。
【０１０３】
Ｄ／Ａ変換回路２２２は、出力２２２ａ、２２２ｂ、及びスイッチ回路２３１を含む。Ｄ／Ａ変換回路２２２は、制御信号φＤＨ１、φＤＬ１、φＤＨ２、φＤＬ２に基づくスイッチ回路２３１の動作により、第１の基準参照電圧ＶＲＨ及び第２の基準参照電圧ＶＲＬの少なくともいずれか一方を、出力２２２ａ、２２２ｂを介してゲインステージ２１５に提供する。
【０１０４】
ここで、スイッチ回路２３１は、スイッチ２３１ａ、２３１ｂ、２３１ｃ、２３１ｄを動作させることにより第１の基準参照電圧ＶＲＨ及び第２の基準参照電圧ＶＲＬをそれぞれ出力２２２ａ、２２２ｂに供給する。Ｄ／Ａ変換回路２２２の出力２２２ａは、標本化用容量部２２０の一端２２０ａに接続される。スイッチ２３１ａ、２３１ｂ、２３１ｃ、２３１ｄの開閉は、それぞれ、論理回路１９からの制御信号φＤＨ１、φＤＬ１、φＤＨ２、φＤＬ２によって制御される。ディジタル信号Ｂ０、Ｂ１の値は、制御信号φＤＨ１、φＤＬ１、φＤＨ２、φＤＬ２のうちのいずれがアクティブになるかを決定する。
【０１０５】
また、ゲインステージ２１５は、第１のＡ／Ｄ変換動作において、上記第２の実施形態と同様のＡ／Ｄ変換動作を行い、第２のＡ／Ｄ変換動作において、演算動作及び格納動作を行うことができる。
【０１０６】
第２のＡ／Ｄ変換動作の格納動作では、演算値ＶＯＰを標本化用容量部２２０、２２１に格納する。第２のＡ／Ｄ変換動作の演算動作では、演算増幅回路２３、標本化用容量部２２０、２２１、及び積分用容量部２２により演算値ＶＯＰを生成する。すなわち、演算動作では、積分用容量部２２が演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続されると共に、標本化用容量部２２０、２２１がそれぞれＤ／Ａ変換回路２２２の出力２２２ａ又は出力２２２ｂと第１の入力２３ａとの間に接続される。そして、演算値ＶＯＰが当該ゲインステージ２１５の出力１５ｂに生成される。
【０１０７】
Ａ／Ｄ変換回路３１７は、ゲインステージ２１５の出力１５ｂからの信号ＶＯＰに基づき、変換参照電圧ＶＲＣＨ，ＶＲＣＬに応じてディジタル信号Ｄを生成する。
【０１０８】
Ａ／Ｄ変換回路３１７は、例えば２つのコンパレータ３１７ａ、３１７ｂを含むことができる。コンパレータ３１７ａ、３１７ｂは、それぞれ、入力アナログ信号をそれぞれの所定の第１及び第２の変換参照電圧ＶＲＣＨ，ＶＲＣＬと比較すると共に、比較結果信号Ｂ０、Ｂ１を提供する。Ａ／Ｄ変換回路３１７における変換参照電圧ＶＲＣＨ，ＶＲＣＬは、参照電圧発生回路（図示省略）によって提供される。変換参照電圧はＶＲＣＨとＶＲＣＬはそれぞれ、例えばＶＲＨ／４、ＶＲＬ／４である。ディジタル信号Ｄは、Ａ／Ｄ変換値を示す。ディジタル信号Ｄは、例えば２ビット（Ｂ０、Ｂ１）を有しており、各ビット（Ｂ０、Ｂ１）は、「１」または「０」を取りうる。ディジタル信号Ｄは、（Ｄ＝Ｂ０＋Ｂ１）と表される。Ａ／Ｄ変換回路３１１では、ビット（Ｂ０、Ｂ１）の組み合わせにより１回の積分動作又は一巡回毎のディジタル値は第１〜第３の値（Ｄ＝０、Ｄ＝１、Ｄ＝２）を有する。すなわち、コンパレータ３１７ａ、３１７ｂは、以下のように動作する。
【０１０９】
ＶＯＰ＞ＶＲＣＨのとき          Ｂ１＝１，Ｂ０＝１
ＶＲＣＬ＜ＶＯＰ≦ＶＲＣＨのとき  Ｂ１＝０，Ｂ０＝１
ＶＯＰ≦ＶＲＣＬのとき          Ｂ１＝０，Ｂ０＝０
【０１１０】
また、Ａ／Ｄ変換回路３１７は、第１のＡ／Ｄ変換動作において、例えば１つのコンパレータ１７ａを用いてディジタル信号Ｄを生成することとしてもよい。この場合には、ディジタル信号Ｄは、１ビット（Ｂ１）のみであり、２値を表せる。また、コンパレータ３１７ａにおいて基準として用いられる信号は、変換参照電圧ＶＲＣＨである。この場合には、コンパレータ３１７ａは、以下のように動作する。
【０１１１】
ＶＯＰ＞ＶＲＣＨのとき  Ｂ１＝１
ＶＯＰ≦ＶＲＣＨのとき  Ｂ１＝０
【０１１２】
ゲインステージ３１５は、巡回型Ａ／Ｄ変換ステップとして、演算ステップ及び格納ステップを所定回数繰り返して行う。
【０１１３】
＜適用例＞
上記第２の実施形態に係るＡ／Ｄ変換器２１１又は上記第３の実施形態に係るＡ／Ｄ変換器３１１を、イメージセンサデバイスに適用することができる。図１７は、イメージセンサの画素を示す図面である。このイメージセンサデバイスは、イメージセンサセル２ａのアレイを含むセルアレイと、セルアレイに接続されており複数のＡ／Ｄ変換器２１１又は３１１を含む変換器アレイとを備える。Ａ／Ｄ変換器２１１の各々は、セルアレイのカラム線８を介してイメージセンサセル２ａに接続されている。
【０１１４】
イメージセンサセル２ａは、例えばＣＭＯＳイメージセンサセルの構造を有する。フォトダイオードＤＦが、イメージに関連する一画素分の光Ｌを受ける。選択トランジスタＭＳのゲートは、行方向に伸びるロウ選択線Ｓに接続される。リセットトランジスタＭＲのゲートはリセット線Ｒに接続される。転送トランジスタＭＴのゲートは、行方向に伸びる転送選択線に接続される。フォトダイオードＤＦの一端は転送トランジスタＭＴを介して浮遊拡散層ＦＤに接続される。浮遊拡散層ＦＤは、リセットトランジスタＭＲを介してリセット電位線Ｒｅｓｅｔに接続されると共に、トランジスタＭＡのゲートに接続される。トランジスタＭＡの一電流端子（例えばドレイン）は、選択トランジスタＭＳを介してカラム線８に接続される。トランジスタＭＡは、浮遊拡散層ＦＤの電荷量に応じて電位を選択トランジスタＭＳを介してカラム線に提供する。
【０１１５】
この構造のイメージセンサセル２ａは、リセットレベルを示す第１の信号と該リセットレベルに重畳された信号レベルを示す第２の信号とを生成可能である。即ち、イメージセンサセル２ａは、まず、リセット制御信号ＲをリセットトランジスタＭＲに提供し、浮遊拡散層ＦＤをリセットする。増幅トランジスタＭＡを介して、このリセットレベルを読み出す。次いで、電荷転送制御信号ＴＸを転送トランジスタＭＴに供給し、フォトダイオードＤＦから光誘起信号電荷を浮遊拡散層に転送する。この後、トランジスタＭＡを介して、この信号レベルを読み出す。このように、イメージセンサセル２ａは、リセットレベルを示す第１の信号Ｓ１と該リセットレベルに重畳された信号レベルを示す第２の信号Ｓ２とを生成可能である。
【０１１６】
なお、本発明は、上述した実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
【０１１７】
例えば、上記の第２、第３の実施形態に係るＡ／Ｄ変換器を、イメージセンサデバイスに適用する場合を例に説明したが、これに限定されるものではなく、第１の実施形態のＡ／Ｄ変換器１１を、イメージセンサデバイスに適用してもよい。
【符号の説明】
【０１１８】
２ａ   イメージセンサセル
１１、２１１、３１１ Ａ／Ｄ変換器
１５、２１５  ゲインステージ
１７、２１７、３１７ Ａ／Ｄ変換回路
１９   論理回路
２０、２２０、２２１ 標本化用容量部
２１、２２２  Ｄ／Ａ変換回路
２２   積分用容量部
２３   演算増幅回路
３１、７０、２３１、２７０  スイッチ回路
３１ａ、３１ｂ、４７、４９、５１、５３、５９、６１      スイッチ
２３１ａ、２３１ｂ、２３１ｃ、２３１ｄ、２４７、２４８、２４９、２５０       スイッチ
４１、２４１  制御回路
【図１】
2020095393.tif 000014
【図２】
2020095393.tif 000015
【図３】
2020095393.tif 000016
【図４】
2020095393.tif 000017
【図５】
2020095393.tif 000018
【図６】
2020095393.tif 000019
【図７】
2020095393.tif 000020
【図８】
2020095393.tif 000021
【図９】
2020095393.tif 000022
【図１０】
2020095393.tif 000023
【図１１】
2020095393.tif 000024
【図１２】
2020095393.tif 000025
【図１３】
2020095393.tif 000026
【図１４】
2020095393.tif 000027
【図１５】
2020095393.tif 000028
【図１６】
2020095393.tif 000029
【図１７】
2020095393.tif 000030
【国際調査報告】
2020095393.tif 000031
2020095393.tif 000032
2020095393.tif 000033
2020095393.tif 000034