(57)【要約】  本発明は、消費電力量が小さい薄膜トランジスタアレイを提供する。薄膜トランジスタアレイは、列配線、行配線、キャパシタ配線と、第１の方向および第２の方向に沿ってマトリクス状に並べて設けられた、薄膜トランジスタ等を有する複数の画素とを含み、複数の画素は、Ｍ列Ｎ行の有効領域を形成し、薄膜トランジスタのソース電極は列配線に、ゲート電極は行配線に、ドレイン電極は画素電極に、キャパシタ電極はキャパシタ配線にそれぞれ接続され、行配線は第２の方向に並ぶＭ個の画素にわたる長さであり、列配線は第１の方向に並ぶＮ／２個の画素にわたる長さであり、キャパシタ配線は第１の方向に並ぶＮ個の画素にわたる長さである。
2020045297.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板と、
前記絶縁基板上において第１の方向に延伸する複数の列配線、前記第１の方向に直交する第２の方向に延伸する複数の行配線、前記第１の方向に延伸する複数のキャパシタ配線と、
前記第１の方向および前記第２の方向に沿ってマトリクス状に並べて設けられた、薄膜トランジスタ、画素電極、およびキャパシタ電極を有する複数の画素とを含む薄膜トランジスタアレイであって、
複数の前記画素は、前記第１の方向にＮ個並び、かつ前記第２の方向にＭ個並ぶ、Ｍ列Ｎ行（Ｍ、Ｎは自然数）のマトリクス構造よりなる矩形状の有効領域を形成し、
前記薄膜トランジスタは、ゲート電極、ソース電極、ドレイン電極を有し、
前記ソース電極は、前記列配線に接続され、
前記ゲート電極は、前記行配線に接続され、
前記ドレイン電極は、前記画素電極に接続され、
前記キャパシタ電極は、前記キャパシタ配線に接続され、
前記行配線は、前記有効領域において前記第２の方向に並ぶＭ個の前記画素にわたる長さであり、
前記列配線は、前記有効領域において前記第１の方向に並ぶＮ／２個の前記画素にわたる長さであり、
前記キャパシタ配線は、前記列配線とは異なる長さであり、前記有効領域において前記第１の方向に並ぶＮ個の前記画素にわたる長さである、
薄膜トランジスタアレイ。
【請求項２】
前記第２の方向に延伸するキャパシタ接続配線をさらに有し、
前記キャパシタ接続配線は、前記有効領域において前記第２の方向に並ぶ複数の前記キャパシタ配線全てについて、それぞれの全長の中点を接続して前記有効領域を前記第１の方向に並ぶ２つの領域に区画するとともに、前記行配線および前記列配線のいずれとも重なりを有しない、
請求項１記載の薄膜トランジスタアレイ。
【請求項３】
前記有効領域におけるＭ列Ｎ行は、Ｍ≧Ｎ／２を満たす、
請求項１または２記載の薄膜トランジスタアレイ。
【請求項４】
隣接する前記画素間の前記第１の方向におけるピッチは一定である、
請求項１〜３のいずれか１項に記載の薄膜トランジスタアレイ。
【請求項５】
前記列配線が、前記第１の方向に並ぶＮ／２個の前記画素からなる列１本毎に１本ずつ配置されることにより、前記２つの領域にそれぞれＭ本ずつ、前記有効領域全体で計２Ｍ本設けられ、
前記行配線が、前記第２の方向に並ぶＭ個の前記画素からなる行１本毎に１本ずつ配置されることにより、前記２つの領域にそれぞれＮ／２本ずつ、前記有効領域全体で計Ｎ本設けられ、
前記キャパシタ配線が、前記第１の方向に並ぶＮ個の前記画素からなる列１本毎に１本ずつ配置されることにより、前記有効領域全体でＭ本設けられた、
請求項１〜４のいずれか１項に記載の薄膜トランジスタアレイ。
【請求項６】
前記列配線が、前記第１の方向に並ぶＮ／２個の前記画素からなる列１本毎に１本ずつ配置されることにより、前記２つの領域にそれぞれＭ本ずつ、前記有効領域全体で計２Ｍ本設けられ、
前記行配線が、前記第２の方向に並ぶＭ個の前記画素からなる行１本毎に１本ずつ配置されることにより、前記２つの領域にそれぞれＮ／２本ずつ、前記有効領域全体で計Ｎ本設けられ、
前記キャパシタ配線が、前記第１の方向に並ぶＮ個の前記画素からなる列２本毎に１本ずつ配置されることにより、前記有効領域全体でＭ／２本設けられた、
請求項１〜４のいずれか１項に記載の薄膜トランジスタアレイ。
【請求項７】
前記列配線が、前記第１の方向に並ぶＮ／２個の前記画素からなる列１本毎に２本ずつ配置されることにより、前記２つの領域にそれぞれ２Ｍ本ずつ、前記有効領域全体で計４Ｍ本設けられ、
前記行配線が、前記第２の方向に並ぶＭ個の前記画素からなる行２本毎に１本ずつ配置されることにより、前記２つの領域にそれぞれＮ／４本ずつ、前記有効領域全体で計Ｎ／
２本設けられ、
前記キャパシタ配線が、前記第１の方向に並ぶＮ個の前記画素からなる列１本毎に１本ずつ配置されることにより、前記有効領域全体でＭ本設けられた、
請求項１〜４のいずれか１項に記載の薄膜トランジスタアレイ。
【請求項８】
複数の前記行配線の少なくとも一部は、一端にゲート給電線が接続され、
前記２つの領域の一方に形成されている前記列配線は、前記２つの領域の他方と反対側の一端に第１のソース給電線が接続され、
前記２つの領域の他方に形成されている前記列配線は、前記２つの領域の一方と反対側の一端に第２のソース給電線が接続され、
前記キャパシタ接続配線は、少なくとも一端にキャパシタ給電線が接続されている、
請求項１〜７のいずれか１項に記載の薄膜トランジスタアレイ。
【請求項９】
一端に前記ゲート給電線が接続された前記行配線は、他端に接続されたゲート中間線を介して前記ゲート給電線が接続されていない前記行配線に接続された、
請求項８項に記載の薄膜トランジスタアレイ。
【請求項１０】
前記ゲート給電線は、ゲートドライバ出力端子に接続され、
前記ソース給電線は、ソースドライバ出力端子に接続され、
前記キャパシタ給電線は、共通電圧出力端子、キャパシタ電圧出力端子、およびＧＮＤ端子のいずれかに接続された、
請求項８または９に記載の薄膜トランジスタアレイ。
【請求項１１】
前記ゲート電極および前記行配線を有する層と、
ゲート絶縁膜と、
前記ソース電極、前記列配線、および前記ドレイン電極を有する層と、
層間絶縁膜と、
前記キャパシタ電極および前記キャパシタ配線を有する層と、
キャパシタ絶縁膜と、
前記画素電極を有する層とを少なくともこの順に有し、
前記キャパシタ接続配線が、
前記キャパシタ電極および前記キャパシタ配線を有する層と、
前記ソース電極、前記列配線、および前記ドレイン電極を有する層と、
前記ゲート電極および前記行配線を有する層とのうちの少なくともいずれかにあり、
前記キャパシタ配線に接続されている、
請求項１〜１０のいずれか１項に記載の薄膜トランジスタアレイ。
【請求項１２】
前記キャパシタ接続配線が、前記層間絶縁膜および前記ゲート絶縁膜の少なくともいずれかに形成された開口を介して前記キャパシタ配線に接続されている、
請求項１１に記載の薄膜トランジスタアレイ。
【請求項１３】
前記ソース電極、前記列配線、および前記ドレイン電極を有する層と、
ゲート絶縁膜と、
前記ゲート電極および前記行配線を有する層と、
層間絶縁膜と、
前記キャパシタ電極および前記キャパシタ配線を有する層と、
キャパシタ絶縁膜と、
前記画素電極を有する層とを少なくともこの順に有し、
前記キャパシタ接続配線が、
前記キャパシタ電極および前記キャパシタ配線を有する層と、
前記ソース電極、前記列配線、および前記ドレイン電極を有する層と、
前記ゲート電極および前記行配線を有する層とのうちの少なくともいずれかにあり、
前記キャパシタ配線に接続されている、
請求項１〜１０のいずれか１項に記載の薄膜トランジスタアレイ。
【請求項１４】
キャパシタ接続配線が、前記層間絶縁膜および前記ゲート絶縁膜の少なくともいずれかに形成された開口を介してキャパシタ配線に接続されている、
請求項１３に記載の薄膜トランジスタアレイ。
【請求項１５】
前記ゲート電極、前記行配線、および前記ドレイン電極に接続されたドレイン副電極を有する層と、
ゲート絶縁膜と、
前記ソース電極、前記列配線、前記ドレイン電極、前記キャパシタ電極、および前記キャパシタ配線を有する層と、
層間絶縁膜と、
前記画素電極を有する層とを少なくともこの順に有し、
前記キャパシタ接続配線が、
前記ソース電極、前記列配線、前記ドレイン電極、前記キャパシタ電極、および前記キャパシタ配線を有する層と、
前記ゲート電極、前記行配線、および前記ドレイン副電極を有する層との少なくともいずれかにあり、
前記キャパシタ配線に接続されている、
請求項１〜１０のいずれか１項に記載の薄膜トランジスタアレイ。
【請求項１６】
前記キャパシタ接続配線が、前記ゲート絶縁膜に形成された開口を介して前記キャパシタ配線に接続されている、
請求項１５に記載の薄膜トランジスタアレイ。
【請求項１７】
前記ソース電極、前記列配線、前記ドレイン電極、前記キャパシタ電極、および前記キャパシタ配線を有する層と、
ゲート絶縁膜と、
前記ゲート電極、前記行配線、および前記ドレイン電極に接続されたドレイン副電極を有する層と、
層間絶縁膜と、
前記画素電極を有する層とを少なくともこの順に有し、
前記キャパシタ接続配線が、
前記ソース電極、前記列配線、前記ドレイン電極、前記キャパシタ電極、および前記キャパシタ配線を有する層と、
前記ゲート電極、前記行配線、および前記ドレイン副電極を有する層との少なくともいずれかにあり、
前記キャパシタ配線に接続されている、
請求項１〜１０のいずれか１項に記載の薄膜トランジスタアレイ。
【請求項１８】
前記キャパシタ接続配線が、前記ゲート絶縁膜に形成された開口を介して前記キャパシタ配線に接続されている、
請求項１７に記載の薄膜トランジスタアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタアレイに関する。本発明の薄膜トランジスタアレイは、表示装置に用いることができる。また、本発明の薄膜トランジスタアレイは、低消費電力用途に適している。
【背景技術】
【０００２】
半導体自体を基板としたトランジスタや集積回路技術を基礎として、ガラス基板上にアモルファスシリコン（ａ−Ｓｉ）やポリシリコン（ｐｏｌｙ−Ｓｉ）の薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）アレイが製造され、液晶ディスプレイなどに応用されている。ＴＦＴはスイッチの役割を果たしており、行配線（ゲート配線）に与えられた選択電圧によってＴＦＴをオンにした時に、列配線（ソース配線）に与えられた信号電圧をドレイン電極に接続された画素電極に書き込む。書き込まれた電圧は、ドレイン電極または画素電極と、キャパシタ電極との間に設けられた蓄積キャパシタに保持される。（ＴＦＴアレイの場合、ソースとドレインの働きは書き込む電圧の極性によって変わるため、動作で名称を決められない。そこで、便宜的に一方をソース、他方をドレインと、呼び方を統一しておく。本発明では、配線に接続されている方をソース、画素電極に接続されている方をドレインと呼ぶ。）【０００３】
ＴＦＴアレイは、液晶を表示媒体とした液晶表示装置として技術が進展してきた。近年、薄膜トランジスタアレイと電気泳動媒体を組合せた電子ペーパー表示装置が開発され、液晶よりも低消費電力な表示装置として期待されている。なぜなら、一般的な液晶表示装置は駆動を行っている間しか表示できず、表示を保つためには駆動を続ける必要があるのに対し、電気泳動タイプの電子ペーパーは駆動終了後にも表示を保つので、駆動を続ける必要がないからである。【０００４】
さらに、電子ペーパーを個体認識技術であるＲＦＩＤと組合せて、コンテナの表示部とする技術が開示された（特許文献１）。ＲＦＩＤに保存された内容物データを表示部に表示させることで、目視でもデータを確認できる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２３３７８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
このような表示装置には、内蔵する電池の電力を使って書替を行うタイプと、ＲＦＩＤの書替を行うリーダライタの電波を電力に変換し、その電力を用いて書替を行うタイプがある。いずれのタイプにおいても、書替時の消費電力量の低減が課題である。電池内蔵する表示装置では、消費電力量が大きいと頻繁に電池交換を行う必要がある。ＲＦ電波の電力を用いる表示装置では、消費電力量が大きいと電波が強い近距離でしか書替を行うことができない。【０００７】
本発明は、係る従来技術の状況に鑑みてなされたもので、消費電力量を小さくした薄膜トランジスタアレイを提供することを課題とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するための本発明の一局面は、絶縁基板と、絶縁基板上において第１の方向に延伸する複数の列配線、第１の方向に直交する第２の方向に延伸する複数の行配線、第１の方向に延伸する複数のキャパシタ配線と、第１の方向および第２の方向に沿ってマトリクス状に並べて設けられた、薄膜トランジスタ、画素電極、およびキャパシタ電極を有する複数の画素とを含む薄膜トランジスタアレイであって、複数の画素は、第１の方向にＮ個並び、かつ第２の方向にＭ個並ぶ、Ｍ列Ｎ行（Ｍ、Ｎは自然数）のマトリクス構造よりなる矩形状の有効領域（表示に用いることができる領域）を形成し、薄膜トランジスタは、ゲート電極、ソース電極、ドレイン電極を有し、ソース電極は、列配線に接続され、ゲート電極は、行配線に接続され、ドレイン電極は、画素電極に接続され、キャパシタ電極は、キャパシタ配線に接続され、行配線は、有効領域において第２の方向に並ぶＭ個の画素にわたる長さであり、列配線は、有効領域において第１の方向に並ぶＮ／２個の画素にわたる長さであり、キャパシタ配線は、列配線とは異なる長さであり、有効領域において第１の方向に並ぶＮ個の画素にわたる長さである、薄膜トランジスタアレイである。
【発明の効果】
【０００９】
本発明によれば、消費電力量が小さい、薄膜トランジスタアレイを提供できる。すなわち、本発明は、表示装置に用いることにより、表示装置の書替時の消費電力量を低減することができ、電池内蔵タイプの表示装置の電池交換頻度を減らすことができる。また、ＲＦ電波から電力変換するタイプの表示装置の書替可能距離を長くすることができる。
【図面の簡単な説明】
【００１０】
【図１Ａ】図１Ａは、本発明の第１の実施形態に係る薄膜トランジスタアレイの一例を示す平面図である。
【図１Ｂ】図１Ｂは、本発明の第１の実施形態に係る薄膜トランジスタアレイの一例を示す平面図である。
【図２Ａ】図２Ａは、本発明の第２の実施形態に係る薄膜トランジスタアレイの一例を示す平面図である。
【図２Ｂ】図２Ｂは、本発明の第２の実施形態に係る薄膜トランジスタアレイの一例を示す平面図である。
【図３Ａ】図３Ａは、本発明の第３の実施形態に係る薄膜トランジスタアレイの一例を示す平面図である。
【図３Ｂ】図３Ｂは、本発明の第３の実施形態に係る薄膜トランジスタアレイの一例を示す平面図である。
【図４Ａ】図４Ａは、電極間の静電容量の一例を示す断面図である。
【図４Ｂ】図４Ｂは、電極間の静電容量の一例を示す断面図である。
【図４Ｃ】図４Ｃは、電極間の静電容量の一例を示す断面図である。
【図４Ｄ】図４Ｄは、電極間の静電容量の一例を示す断面図である。
【図５Ａ】図５Ａは、第１の実施形態に係る薄膜トランジスタアレイへの給電例を示す平面図である。
【図５Ｂ】図５Ｂは、第１の実施形態に係る薄膜トランジスタアレイへの給電例を示す平面図である。
【図５Ｃ】図５Ｃは、第１の実施形態に係る薄膜トランジスタアレイへの給電例を示す平面図である。
【図５Ｄ】図５Ｄは、第１の実施形態に係る薄膜トランジスタアレイへの給電例を示す平面図である。
【図６】図６は、第１の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図と断面図である。
【図７】図７は、第１の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図と断面図である。
【図８】図８は、第１の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図と断面図である。
【図９】図９は、第１の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図と断面図である。
【図１０】図１０は、第１の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図と断面図である。
【図１１】図１１は、第１の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図と断面図である。
【図１２】図１２は、第１の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図と断面図である。
【図１３】図１３は、第１の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図と断面図である。
【図１４】図１４は、第１の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図と断面図である。
【図１５】図１５は、第１の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図と断面図である。
【図１６】図１６は、第１の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図と断面図である。
【図１７】図１７は、第１の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図と断面図である。
【図１８】図１８は、第１の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図と断面図である。
【図１９】図１９は、第１の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図と断面図である。
【図２０】図２０は、第１の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図と断面図である。
【図２１】図２１は、第１の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図と断面図である。
【図２２】図２２は、第１の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図と断面図である。
【図２３】図２３は、第１の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図と断面図である。
【図２４】図２４は、第１の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図と断面図である。
【図２５】図２５は、第１の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図と断面図である。
【図２６】図２６は、第１の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図と断面図である。
【図２７Ａ】図２７Ａは、第２の実施形態に係る薄膜トランジスタアレイへの給電例を示す平面図である。
【図２７Ｂ】図２７Ｂは、第２の実施形態に係る薄膜トランジスタアレイへの給電例を示す平面図である。
【図２７Ｃ】図２７Ｃは、第２の実施形態に係る薄膜トランジスタアレイへの給電例を示す平面図である。
【図２７Ｄ】図２７Ｄは、第２の実施形態に係る薄膜トランジスタアレイへの給電例を示す平面図である。
【図２８】図２８は、第２の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図と断面図である。
【図２９】図２９は、第２の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図と断面図である。
【図３０Ａ】図３０Ａは、第３の実施形態に係る薄膜トランジスタアレイへの給電例を示す平面図である。
【図３０Ｂ】図３０Ｂは、第３の実施形態に係る薄膜トランジスタアレイへの給電例を示す平面図である。
【図３０Ｃ】図３０Ｃは、第３の実施形態に係る薄膜トランジスタアレイへの給電例を示す平面図である。
【図３０Ｄ】図３０Ｄは、第３の実施形態に係る薄膜トランジスタアレイへの給電例を示す平面図である。
【図３１】図３１は、第３の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図と断面図である。
【図３２】図３２は、第３の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図と断面図である。
【図３３】図３３は、列配線での電圧波形、電流波形、電力量の計算を示す図である。
【図３４】図３４は、行配線での電圧波形、電流波形、電力量の計算を示す図である。
【図３５】図３５は、画素ＴＦＴでの電圧波形、電流波形、電力量の計算を示す図である。
【図３６】図３６は、従来の薄膜トランジスタアレイの一例を示す平面図である。
【図３７】図３７は、図３６の薄膜トランジスタへの給電例を示す平面図である。
【図３８】図３８は、従来の薄膜トランジスタアレイの一例を示す平面図である。
【図３９】図３９は、図３８の薄膜トランジスタへの給電例を示す平面図である。
【発明を実施するための形態】
【００１１】
本発明の実施の形態について、以下に図面を使用して詳細に説明する。なお、以下に使用する図面では、説明を判り易くするために縮尺は正確には描かれていない。また、各実施形態間で同一または対応する構成については、同じ参照符号を付して説明を省略する。
【００１２】
（第１〜第３の実施形態の基本構成）
本発明の第１〜第３の実施形態に係わる薄膜トランジスタアレイの基本構成をそれぞれ、図１Ａ、図２Ａ、または図３Ａに示す。図１Ａ、図２Ａ、図３Ａに示すように、薄膜トランジスタアレイは、絶縁基板１（不図示）と、絶縁基板１上において図の縦方向（第１の方向）に延伸する複数の列配線４Ｌ、縦方向に直交する図の横方向（第２の方向）に延伸する複数の行配線２Ｌと、縦方向に延伸する複数のキャパシタ配線８Ｌと、縦方向および横方向に沿ってマトリクス状に並べて設けられた、複数の画素（画素が配置される位置を正方形で示す。画素自体は不図示）とを含む。複数の画素は、縦方向にＮ個並び、かつ横方向にＭ個並ぶ、Ｍ列Ｎ行（Ｍ、Ｎは自然数）のマトリクス構造よりなる矩形状の有効領域を形成する。
【００１３】
図１Ａ、図２Ａ、図３Ａには記載していないが、画素は、薄膜トランジスタと画素電極１０とキャパシタ電極８を有し、薄膜トランジスタはゲート電極２、ソース電極４、ドレイン電極５を有し、ソース電極４・ドレイン電極５間に半導体パターン６を有し、半導体パターン６はゲート絶縁膜３を挟んでゲート電極２と重なりを有する。キャパシタ電極８は、画素電極１０との間に静電容量を有する。ソース電極４は列配線４Ｌに接続され、ゲート電極２は行配線２Ｌに接続され、ドレイン電極５は画素電極１０に接続され、キャパシタ電極８はキャパシタ配線８Ｌに接続されている。詳細は後述するが、これら電極および配線は複数の絶縁膜を挟んで積層されている。
【００１４】
図１Ａ、図２Ａ、図３Ａは、行配線２Ｌ、列配線４Ｌ、キャパシタ配線８Ｌの平面配置と長さを示す。行配線２Ｌは、有効領域において横方向に並ぶＭ個の画素にわたる長さである。列配線４Ｌは、有効領域において縦方向に並ぶＮ／２個の画素にわたる長さである。キャパシタ配線８Ｌは、有効領域において縦方向に並ぶＮ個の画素にわたる長さである。行配線２Ｌ、列配線４Ｌ、キャパシタ配線８Ｌの積層方向の位置は任意である。即ち、図１Ａ、図２Ａ、図３Ａでは列配線４Ｌとキャパシタ配線８Ｌが行配線２Ｌより上層として記載しているが、そうでなくてもよい。なお、表示面の上半分と下半分の領域について、以下では上領域、下領域とも呼ぶ。また、上領域、下領域のそれぞれに形成される行配線２Ｌ、列配線４Ｌは、上領域行配線２Ｌ、下領域行配線２Ｌ、上領域列配線４Ｌ、下領域列配線４Ｌとも呼ぶ。
【００１５】
図１Ａに示すように、第１の実施形態に係る薄膜トランジスタアレイでは、列配線４Ｌは、縦方向に並ぶＮ／２個の画素からなる列１本毎に１本ずつ配置される。これにより、列配線４Ｌは、２つの領域にそれぞれＭ本ずつ、有効領域全体では合計２Ｍ本設けられる。また、行配線２Ｌは、横方向に並ぶＭ個の画素からなる行１本毎に１本ずつ配置される。これにより、行配線２Ｌは、２つの領域にそれぞれＮ／２本ずつ、有効領域全体では合計Ｎ本設けられる。また、キャパシタ配線８Ｌは、縦方向に並ぶＮ個の画素からなる列１本毎に１本ずつ配置される。これにより、キャパシタ配線８Ｌは、有効領域全体でＭ本設けられる。
【００１６】
図２Ａに示すように、第２の実施形態に係る薄膜トランジスタアレイでは、列配線４Ｌは、縦方向に並ぶＮ／２個の画素からなる列１本毎に１本ずつ配置される。これにより、列配線４Ｌは、２つの領域にそれぞれＭ本ずつ、有効領域全体では合計２Ｍ本設けられる。また、行配線２Ｌは、横方向に並ぶＭ個の画素からなる行１本毎に１本ずつ配置される。これにより、行配線２Ｌは、２つの領域にそれぞれＮ／２本ずつ、有効領域全体では合計Ｎ本設けられる。また、キャパシタ配線８Ｌは、縦方向に並ぶＮ個の画素からなる列２本毎に１本ずつ配置される。これにより、有効領域全体でＭ／２本設けられる。
【００１７】
図３Ａに示すように、第３の実施形態に係る薄膜トランジスタアレイでは、列配線４Ｌは、縦方向に並ぶＮ／２個の画素からなる列１本毎に２本ずつ配置される。これにより、列配線４Ｌは、２つの領域にそれぞれ２Ｍ本ずつ、有効領域全体では合計４Ｍ本設けられる。また、行配線２Ｌは、横方向に並ぶＭ個の画素からなる行２本毎に１本ずつ配置される。これにより、行配線２Ｌは、２つの領域にそれぞれＮ／４本ずつ、有効領域全体では合計Ｎ／２本設けられる。また、キャパシタ配線８Ｌは、縦方向に並ぶＮ個の画素からなる列１本毎に１本ずつ配置される。これにより、有効領域全体でＭ本設けられる。
【００１８】
従来の薄膜トランジスタアレイの基本構成を、図３６と図３８に示す。図３６の薄膜トランジスタアレイは、縦方向に延伸する列配線４Ｌと、横方向に延伸する行配線２Ｌと、横方向に延伸するキャパシタ配線８Ｌとを有する。行配線２Ｌは有効領域の横方向に並ぶ全画素に届く（わたる）長さであり、列配線４Ｌは有効領域の縦方向に並ぶ全画素に届く長さであり、キャパシタ配線８Ｌは有効領域の横方向に並ぶ全画素に届く長さである。図３６の薄膜トランジスタアレイへの給電線を図３７に示す。ゲート給電線１１が行配線２Ｌの左端に接続され、ソース給電線１２が列配線４Ｌの下端に接続され、キャパシタ給電線１３がキャパシタ配線８Ｌの右端に接続されている。
【００１９】
図３８の薄膜トランジスタアレイは、縦方向に延伸する列配線４Ｌと、横方向に延伸する行配線２Ｌと、縦方向に延伸するキャパシタ配線８Ｌを有する。行配線２Ｌは有効領域の横方向に並ぶ全画素に届く長さであり、列配線４Ｌは有効領域の縦方向に並ぶ全画素に届く長さであり、キャパシタ配線８Ｌは有効領域の縦方向に並ぶ全画素に届く長さである。図３８の薄膜トランジスタアレイへの給電線を図３９に示す。ゲート給電線１１が行配線２Ｌの左端に接続され、ソース給電線１２が列配線４Ｌの下端に接続され、キャパシタ給電線１３がキャパシタ配線８Ｌの上端に接続されている。
【００２０】
このように、行配線２Ｌと列配線４Ｌとは必ず交差部を有し、キャパシタ配線８Ｌは少なくとも行配線２Ｌまたは列配線４Ｌと交差部を有する。交差部は、配線同士の重なり面積と絶縁膜の厚さと誘電率に依存する静電容量を有する。行配線・列配線間容量をＣｇｓｌ、行配線・キャパシタ配線間容量をＣｇｃ、列配線・キャパシタ配線間容量をＣｓｃとする。
【００２１】
また、行配線２Ｌや列配線４Ｌの大部分を画素電極１０で覆うことにより、行配線２Ｌや列配線４Ｌの電位が直接表示に影響するのを防止できるが、行配線２Ｌや列配線４Ｌと画素電極１０間の静電容量を無視できない。行配線・画素電極間容量をＣｇｐ、列配線・画素電極間容量をＣｓｐとする。
【００２２】
また、ＴＦＴはソース電極４・ドレイン電極５間に半導体パターン６を有し、半導体パターン６はゲート絶縁膜３を挟んでゲート電極２と重なりを有する。ソース電極４やドレイン電極５の一部もゲート電極２と重なりを有するので、原理的にゲート電極・ソース電極間容量Ｃｇｓと、ゲート電極・ドレイン電極間容量Ｃｇｄを有する。さらに、キャパシタ電極８は、画素電極１０との間に静電容量Ｃｓを有する。
【００２３】
図４Ａは、本発明の第１〜３の実施形態に係る薄膜トランジスタアレイを構成する薄膜トランジスタの例を示す断面図である。図４ＡのＴＦＴは、絶縁基板１上に、ゲート電極２・行配線２Ｌを有する第１導電層と、ゲート絶縁膜３と、ソース電極４・列配線４Ｌ・ドレイン電極５を有する第２導電層と、層間絶縁膜７と、キャパシタ電極８・キャパシタ配線８Ｌを有する第３導電層と、キャパシタ絶縁膜９と、画素電極１０を有する第４導電層をこの順に有する。
【００２４】
図４Ａには、各配線、電極間における静電容量（行配線・列配線間容量Ｃｇｓｌ、行配線・キャパシタ配線間容量Ｃｇｃ、列配線・キャパシタ配線間容量Ｃｓｃ、行配線・画素電極間容量Ｃｇｐ、列配線・画素電極間容量Ｃｓｐ、ゲート電極・ソース電極間容量Ｃｇｓ、ゲート電極・ドレイン電極間容量Ｃｇｄ、蓄積容量Ｃｓ）が発生する領域を模式的に示してある。（ＣｇｓｌとＣｇｃは、重なり部が断面に含まれていないので、矢印表記にしている。）ＴＦＴがオンの場合（ゲートフィードスルー電圧の計算時）、Ｃｇｓを算出するには、ゲート電極２・ソース電極４の重なり面積に、チャネル部６Ｃの面積の約半分が加算され、Ｃｇｄを算出するには、ゲート電極２・ドレイン電極５の重なり面積に、チャネル部６Ｃの面積の約半分が加算される。ＴＦＴがオフの場合（寄生容量の計算時）、Ｃｇｓには、ゲート電極２・ソース電極４の重なり面積のみ、Ｃｇｄには、ゲート電極２・ドレイン電極５の重なり面積のみが関係する。Ｃｓは、画素電極１０／キャパシタ絶縁膜９／キャパシタ電極８で構成される。
【００２５】
図４Ｂは、本発明の第１〜３の実施形態に係る薄膜トランジスタアレイを構成する薄膜トランジスタの例を示す断面図である。図４ＢのＴＦＴは、絶縁基板１上に、ソース電極４・列配線４Ｌ・ドレイン電極５を有する第１導電層と、ゲート絶縁膜３と、ゲート電極２・行配線２Ｌを有する第２導電層と、層間絶縁膜７と、キャパシタ電極８・キャパシタ配線８Ｌを有する第３導電層と、キャパシタ絶縁膜９と、画素電極１０を有する第４導電層をこの順に有する。
【００２６】
図４Ｂには、各配線、電極間における静電容量（行配線・列配線間容量Ｃｇｓｌ、行配線・キャパシタ配線間容量Ｃｇｃ、列配線・キャパシタ配線間容量Ｃｓｃ、行配線・画素電極間容量Ｃｇｐ、列配線・画素電極間容量Ｃｓｐ、ゲート電極・ソース電極間容量Ｃｇｓ、ゲート電極・ドレイン電極間容量Ｃｇｄ、蓄積容量Ｃｓ）が発生する領域を模式的に示してある。（ＣｇｓｌとＣｇｃは、重なり部が断面に含まれていないので、矢印表記にしている。）ＴＦＴがオンの場合（ゲートフィードスルー電圧の計算時）、Ｃｇｓを算出するには、ゲート電極２・ソース電極４の重なり面積に、チャネル部６Ｃの面積の約半分が加算され、Ｃｇｄを算出するには、ゲート電極２・ドレイン電極５の重なり面積に、チャネル部６Ｃの面積の約半分が加算される。ＴＦＴがオフの場合（寄生容量の計算時）、Ｃｇｓには、ゲート電極２・ソース電極４の重なり面積のみ、Ｃｇｄには、ゲート電極２・ドレイン電極５の重なり面積のみが関係する。Ｃｓは、画素電極１０／キャパシタ絶縁膜９／キャパシタ電極８で構成される。
【００２７】
図４Ｃは、本発明の第１〜３の実施形態に係る薄膜トランジスタアレイを構成する薄膜トランジスタの例を示す断面図である。図４ＣのＴＦＴは、絶縁基板１上に、ゲート電極２・行配線２Ｌ・ドレイン副電極５Ｓを有する第１導電層と、ゲート絶縁膜３と、ソース電極４・列配線４Ｌ・ドレイン電極５・キャパシタ電極８・キャパシタ配線８Ｌを有する第２導電層と、層間絶縁膜７と、画素電極１０を有する第３導電層をこの順に有する。
【００２８】
図４Ｃには、各配線、電極間における静電容量（行配線・列配線間容量Ｃｇｓｌ、行配線・キャパシタ配線間容量Ｃｇｃ、行配線・画素電極間容量Ｃｇｐ、列配線・画素電極間容量Ｃｓｐ、ゲート電極・ソース電極間容量Ｃｇｓ、ゲート電極・ドレイン電極間容量Ｃｇｄ、蓄積容量Ｃｓ）が発生する領域を模式的に示してある。（ＣｇｓｌとＣｇｃは、重なり部が断面に含まれていないので、矢印表記にしている。Ｃｓｃは、重なり部を有しないのでほぼ０である。）ＴＦＴがオンの場合（ゲートフィードスルー電圧の計算時）、Ｃｇｓを算出するには、ゲート電極２・ソース電極４の重なり面積に、チャネル部６Ｃの面積の約半分が加算され、Ｃｇｄを算出するには、ゲート電極２・ドレイン電極５の重なり面積に、チャネル部６Ｃの面積の約半分が加算される。ＴＦＴがオフの場合（寄生容量の計算時）、Ｃｇｓには、ゲート電極２・ソース電極４の重なり面積のみ、Ｃｇｄには、ゲート電極２・ドレイン電極５の重なり面積のみが関係する。Ｃｓは、主にキャパシタ電極８／ゲート絶縁膜３／ドレイン副電極５Ｓで構成されるが、画素電極１０／層間絶縁膜７／キャパシタ電極８の分も加算される。
【００２９】
図４Ｄは、本発明の第１〜３の実施形態に係る薄膜トランジスタアレイを構成する薄膜トランジスタの例を示す断面図である。図４ＤのＴＦＴは、絶縁基板１上に、ソース電極４・列配線４Ｌ・ドレイン電極５・キャパシタ電極８・キャパシタ配線８Ｌを有する第１導電層と、ゲート絶縁膜３と、ゲート電極２・行配線２Ｌ・ドレイン副電極５Ｓを有する第２導電層と、層間絶縁膜７と、画素電極１０を有する第３導電層をこの順に有する。
【００３０】
図４Ｄには、各配線、電極間における静電容量（行配線・列配線間容量Ｃｇｓｌ、行配線・キャパシタ配線間容量Ｃｇｃ、行配線・画素電極間容量Ｃｇｐ、列配線・画素電極間容量Ｃｓｐ、ゲート電極・ソース電極間容量Ｃｇｓ、ゲート電極・ドレイン電極間容量Ｃｇｄ、蓄積容量Ｃｓ）が発生する領域を模式的に示してある。（ＣｇｓｌとＣｇｃは、重なり部が断面に含まれていないので、矢印表記にしている。Ｃｓｃは、重なり部を有しないのでほぼ０である。）ＴＦＴがオンの場合（ゲートフィードスルー電圧の計算時）、Ｃｇｓを算出するには、ゲート電極２・ソース電極４の重なり面積に、チャネル部６Ｃの面積の約半分が加算され、Ｃｇｄを算出するには、ゲート電極２・ドレイン電極５の重なり面積に、チャネル部６Ｃの面積の約半分が加算される。ＴＦＴがオフの場合（寄生容量の計算時）、Ｃｇｓには、ゲート電極２・ソース電極４の重なり面積のみ、Ｃｇｄには、ゲート電極２・ドレイン電極５の重なり面積のみが関係する。Ｃｓは、ドレイン副電極５Ｓ／ゲート絶縁膜３／キャパシタ電極８で構成される。
【００３１】
ところで、以上８種の静電容量のうち、ＣｇｓｌとＣｇｓ、ＣｇｐとＣｇｄは並列関係にあるので、ＣｇｓｌをＣｇｓに含め、ＣｇｐをＣｇｄに含めることにより６種類となる。６種類のうち、Ｃｓは電位を保つために大きな値に設計される一方、Ｃｇｓ、Ｃｇｄ、Ｃｓｐ、Ｃｓｃ、Ｃｇｃは相対的に小さい。また、ＣｇｓとＣｇｄは０にすることができず、大きさは桁として同程度である。Ｃｓｐ、ＣｓｃまたはＣｇｃは設計によって０になることもあるが、大きくてもＣｇｓやＣｇｄと同程度である。
【００３２】
６種類の静電容量のうち、列配線４Ｌに直接接続されているのはＣｇｓ、Ｃｓｃ、Ｃｓｐ／／Ｃｓであり、行配線２Ｌに直接接続されているのはＣｇｓ、Ｃｇｃ、Ｃｇｄ／／Ｃｓである。ここで／／は、容量の直列回路を意味し、例えばＣｓｐ／／Ｃｓ＝１／（１／Ｃｓｐ＋１／Ｃｓ）である。
【００３３】
図３６や図３８の薄膜トランジスタアレイにおいて、列配線４Ｌの数はＭである。１本の列配線４Ｌに接続されたＣｇｓ、Ｃｓｃ、Ｃｓｐは各Ｎ個であり、即ち静電容量Ｃ＝Ｎ（Ｃｇｓ＋Ｃｓｃ＋Ｃｓｐ／／Ｃｓ）である。
【００３４】
列配線４Ｌは、各行のデータに合わせて電圧を変更するので、最も多く充放電されるのは１行毎に逆極性を書込む場合である。１フレームで消費される電力量は図３３のように計算できる。ただし、列配線４Ｌの電圧波形がＶ４、白書込と黒書込の電圧が±Ｖｓ、列配線抵抗（厳密には列配線抵抗と直列抵抗（ソースドライバの出力抵抗等）の和）がＲである。図３３で、横軸は時間ｔである。ソースドライバの正電源の電圧がＶｐ、電流がＩｐ、負電源の電圧がＶｎ、電流がＩｎ、ＧＮＤ線の電圧がＶ０＝０、電流がＩ０である。正電源の消費電力がＰｐ、負電源の消費電力がＰｎ、ＧＮＤ線の消費電力Ｐ０＝０である。式を簡単にするために各充電波形の積分範囲をｔ＝０〜∞として表記しているが、時定数ＣＲより充分大きければよく、例えばｔ＝０〜３ＣＲでも電力量の９５％をカバーして近似的にはｔ＝０〜∞と同等である。１本の列配線で１フレームに消費される電力量は、（２Ｎ−１）Ｃ（Ｖｓ）２である。よって、Ｍ本のソース配線で１フレームで消費される電力量は、Ｍ×（２Ｎ−１）×Ｎ（Ｃｇｓ＋Ｃｓｃ＋Ｃｓｐ／／Ｃｓ）×（Ｖｓ）２＝ＭＮ（２Ｎ−１）（Ｃｇｓ＋Ｃｓｃ＋Ｃｓｐ／／Ｃｓ）（Ｖｓ）２であり、Ｎが１より充分大きい場合には２ＭＮ２（Ｃｇｓ＋Ｃｓｃ＋Ｃｓｐ／／Ｃｓ）（Ｖｓ）２とみなせる。最も消費される電力量が小さいのは列配線の電圧を変えない場合であり、１フレームで消費される電力量は０である。
【００３５】
図３６や図３８の薄膜トランジスタアレイにおいて、行配線２Ｌの数はＮである。１本の行配線に接続されたＣｇｓ、Ｃｇｃ、Ｃｇｄ／／Ｃｓは各Ｍ個であり、即ち静電容量Ｃ＝Ｍ（Ｃｇｓ＋Ｃｇｃ＋Ｃｇｄ／／Ｃｓ）である。
【００３６】
行配線２Ｌは、各行の選択時に電圧をオフ→オン→オフに変更するので、充放電回数は画像に依存せず、電圧変化回数は１フレーム当たり２回である。行配線の電圧変化量をΔＶｇとすると、１フレームで消費される電力量は図３４のように計算できる。行配線２Ｌの電圧波形がＶ２である。ただし、図３４はＴＦＴがｐチャネルの場合であり、ｎチャネルの場合は電圧の正負が逆になるが、電力量は同じである。ゲートの正電圧がＶｐ、負電圧がＶｎ、行配線抵抗（厳密には行配線抵抗と直列抵抗（ゲートドライバの出力抵抗等）の和）がＲである。図３４で、横軸は時間ｔである。後述するゲートドライバ１４の正電源の電圧がＶｐ、電流がＩｐ、負電源の電圧がＶｎ、電流がＩｎである。正電源の消費電力がＰｐ、負電源の消費電力がＰｎである。式を簡単にするために各充電波形の積分範囲をｔ＝０〜∞として表記しているが、時定数ＣＲより充分大きければよく、例えばｔ＝０〜３ＣＲでも電力量の９５％をカバーして近似的にはｔ＝０〜∞と同等である。１本の行配線で１フレームに消費される電力量は、Ｃ（ΔＶｇ）２である。よって、Ｎ本のゲート配線で１フレームで消費される電力量は、Ｎ×Ｍ（Ｃｇｓ＋Ｃｇｃ＋Ｃｇｄ／／Ｃｓ）×（ΔＶｇ）２＝ＭＮ（Ｃｇｓ＋Ｃｇｃ＋Ｃｇｄ／／Ｃｓ）（ΔＶｇ）２である。
【００３７】
図３６や図３８の薄膜トランジスタアレイにおいて、画素数はＭＮである。ＴＦＴがオンの時に充電されるのはＣｓとＣｇｄ、即ち静電容量Ｃ＝Ｃｓ＋Ｃｇｄである。最も多く充電されるのは全画素の表示を変更する場合である。その場合、列配線の電圧変化量をＶｓとすると、１フレームで消費される電力量は図３５のように計算できる。画素の電圧波形がＶｐｉｘｅｌである。ＴＦＴ抵抗（厳密にはＴＦＴ抵抗と直列抵抗（列配線抵抗等）の和）がＲである。図３５で、横軸は時間ｔである。ドレイン電圧Ｖｄ＝Ｖｓを書込んだ時、電流がＩｔｆｔ、消費電力がＰｔｆｔである。式を簡単にするために充電波形の積分範囲をｔ＝０〜∞として表記しているが、時定数ＣＲより充分大きければよく、例えばｔ＝０〜３ＣＲでも電力量の９５％をカバーして近似的にはｔ＝０〜∞と同等である。１個のＴＦＴで１フレームに消費される電力量は（Ｃｓ＋Ｃｇｄ）（Ｖｓ）２であり、ＭＮ個ではＭＮ（Ｃｓ＋Ｃｇｄ）（Ｖｓ）２である。Ｖｄ＝−Ｖｓの場合も同じ値である。最も消費電力量が小さいのは全画素電位を変えない場合であり、消費電力量は０である。
【００３８】
以上より、配線で消費される電力量の最大値は、Ｎが１より充分大きければ、１フレーム当たり２ＭＮ２（Ｃｇｓ＋Ｃｓｃ＋Ｃｓｐ／／Ｃｓ）（Ｖｓ）２＋ＭＮ（Ｃｇｓ＋Ｃｇｃ＋Ｃｇｄ／／Ｃｓ）（ΔＶｇ）２である。列配線電圧変化による消費電力量が２ＭＮ２に比例し、行配線電圧変化による消費電力量がＭＮに比例する。（Ｃｇｓ＋Ｃｓｃ＋Ｃｓｐ／／Ｃｓ）と（Ｃｇｓ＋Ｃｇｃ＋Ｃｇｄ／／Ｃｓ）の大きさは桁として同程度であり、通常、Ｎの値は数十〜数百なので、列配線電圧変化による消費電力量の最大値の方が、行配線電圧変化による消費電力量より大きい。
【００３９】
配線以外のＴＦＴ部分や蓄積容量部分の構造が同じＴＦＴアレイの場合、図３６のＣｇｓと図３８のＣｇｓ、図３６のＣｓｐと図３８のＣｓｐ、図３６のＣｇｄと図３８のＣｇｄ、図３６のＣｓと図３８のＣｓは同じである。すると、Ｃｓｃが小さい構造（図３８のようにキャパシタ配線８Ｌが列配線４Ｌに平行であってキャパシタ配線８Ｌと列配線４Ｌが重ならない）の方が、Ｃｇｃが小さい構造（図３６のようにキャパシタ配線８Ｌが行配線２Ｌに平行であってキャパシタ配線８Ｌと行配線２Ｌが重ならない）よりも消費電力量の最大値が小さい。また、列配線４Ｌ電圧変化による消費電力量はＮの２乗に比例するので、Ｎが小さいと消費電力量が小さい。
【００４０】
そこで、図１Ａの構造ならば、図３８に比べて列配線４Ｌの数は２Ｍに増えるものの、１本の列配線４Ｌに接続されたＣｇｓ、Ｃｓｃ、Ｃｓｐの数がＮ／２に減少し、１フレーム当たりの電圧変化回数も半減するので、列配線４Ｌでの消費電力量の最大値は（２Ｍ）（Ｎ／２）（Ｎ−１）（Ｃｇｓ＋Ｃｓｃ＋Ｃｓｐ）（Ｖｓ）２≒ＭＮ２（Ｃｇｓ＋Ｃｓｃ＋Ｃｓｐ）（Ｖｓ）２に半減する。よって、列配線４Ｌでの消費電力量を大幅に低減できる。なお、行配線２Ｌでの消費電力量はＭＮ（Ｃｇｓ＋Ｃｇｃ＋Ｃｇｄ／／Ｃｓ）（ΔＶｇ）２で不変である。
【００４１】
次に図２Ａの構造ならば、図１に比べてキャパシタ配線８Ｌの数が半減し、行配線２Ｌ・キャパシタ配線８Ｌの重なりの数が半分になる。行配線・キャパシタ配線間容量はほぼ配線同士の重なりに起因するので、１本の行配線２Ｌに接続されたＣｇｃの数がＭ／２となる。よって、行配線２Ｌでの消費電力量がＭＮ（Ｃｇｓ＋Ｃｇｃ／２＋Ｃｇｄ／／Ｃｓ）（ΔＶｇ）２に低減する。列配線４Ｌでの消費電力量の最大値は、図１と同じ（２Ｍ）（Ｎ／２）（Ｎ−１）（Ｃｇｓ＋Ｃｓｃ＋Ｃｓｐ）（Ｖｓ）２≒ＭＮ２（Ｃｇｓ＋Ｃｓｃ＋Ｃｓｐ）（Ｖｓ）２である。
【００４２】
さらに図３Ａの構造では、図３８に比べて列配線４Ｌの数は４Ｍに増えるものの、１本の列配線４Ｌに接続されたＣｇｓ、Ｃｓｃの数がＮ／４に減る。画素電極１０に重なる列配線４Ｌが２本になるので、Ｃｓｐの数はＮ／２にしか減らない。１フレーム当たりの列配線電圧変化回数もＮ／４なので、列配線４Ｌでの消費電力量の最大値は（４Ｍ）（Ｎ／４）（Ｎ／２−１）（Ｃｇｓ／４＋Ｃｓｃ／４＋Ｃｓｐ／２）（Ｖｓ）２≒ＭＮ２（Ｃｇｓ＋Ｃｓｃ＋２Ｃｓｐ）（Ｖｓ）２／２に減少する。よって、列配線４Ｌでの消費電力量を大幅に低減できる。なお、行配線２Ｌでの消費電力量は図１と同じＭＮ（Ｃｇｓ＋Ｃｇｃ＋Ｃｇｄ／／Ｃｓ）（ΔＶｇ）２である。
【００４３】
一方、ＴＦＴで消費される電力量の最大値ＭＮ（Ｃｓ＋Ｃｇｄ）（Ｖｓ）２の係数はＭＮであり、列配線４Ｌでの消費電力量の最大値ＭＮ２（Ｃｇｓ＋Ｃｓｃ＋２Ｃｓｐ）（Ｖｓ）２／２の係数はＭＮ２であるから、ＣｓとＮＣｇｓ／２が同程度であり、かつＣｇｄ、Ｃｓｃ、Ｃｓｐが小さければ、ＴＦＴでの１フレーム当たり消費電力量と列配線４Ｌでの１フレーム当たり消費電力量は同程度である。
【００４４】
ただし電子ペーパーの場合、同一画像を複数フレームに亘って書込むことが多い。例えば横ストライプの画像を複数フレームに亘って描く場合、列配線４Ｌの消費電力量ＭＮ２（Ｃｇｓ＋Ｃｓｃ＋Ｃｓｐ）（Ｖｓ）２／２は書込み中の各フレームで必要だが、ＴＦＴの消費電力量ＭＮ（Ｃｓ＋Ｃｇｄ）（Ｖｓ）２は書始めのフレームでのみ必要であり、同一電圧を書込むフレームでは不要である。よって、数フレームあるいは数十フレームの書込み全体では列配線４Ｌでの消費電力量の方が大きい。
【００４５】
以上により、ＴＦＴの配線構造が図１Ａの場合、従来の図３８に比べて消費電力量を低減できる。図２Ａ、図３Ａの場合は、図１Ａよりもさらに消費電力量を低減できる。
【００４６】
なお、Ｍ列Ｎ行の有効領域は、Ｍ≧Ｎ／２を満たすことが望ましい。なぜなら、Ｍ＜Ｎ／２の場合、図３８の構造で行列を入れ替えてＮ列Ｍ行にすれば、配線での消費電力量の最大値≒２ＮＭ２（Ｃｇｓ＋Ｃｓｃ＋Ｃｓｐ／／Ｃｓ）（Ｖｓ）２＋ＭＮ（Ｃｇｓ＋Ｃｇｃ＋Ｃｇｄ／／Ｃｓ）（ΔＶｇ）２となり、図１の構造の配線での消費電力量の最大値≒ＭＮ２（Ｃｇｓ＋Ｃｓｃ＋Ｃｓｐ／／Ｃｓ）（Ｖｓ）２＋ＭＮ（Ｃｇｓ＋Ｃｇｃ＋Ｃｇｄ／／Ｃｓ）（ΔＶｇ）２より小さくなるからである。即ち、本発明は、Ｍ≧Ｎ／２の場合に効果が大きい。
【００４７】
さらに望ましくは、Ｍ列Ｎ行の有効領域は、Ｍ≧Ｎを満たすとなおよい。なぜなら、Ｎ／２≦Ｍ＜Ｎの場合、行列を入れ替えてから図１の構造を適用すれば、列配線での消費電力量の最大値≒ＮＭ２（Ｃｇｓ＋Ｃｓｃ＋Ｃｓｐ／／Ｃｓ）（Ｖｓ）２＋ＭＮ（Ｃｇｓ＋Ｃｇｃ＋Ｃｇｄ／／Ｃｓ）（ΔＶｇ）２となり、行列を入れ替えずに図１の構造を適用した場合の配線での消費電力量の最大値≒ＭＮ２（Ｃｇｓ＋Ｃｓｃ＋Ｃｓｐ／／Ｃｓ）（Ｖｓ）２＋ＭＮ（Ｃｇｓ＋Ｃｇｃ＋Ｃｇｄ／／Ｃｓ）（ΔＶｇ）２より小さいからである。ただし、有効領域の画素数Ｍ×Ｎと、用いるドライバの出力数の関係によっては、Ｎ／２≦Ｍ＜Ｎを用いることもあり得る。
【００４８】
図１Ａ、図２Ａ、図３Ａの構造では、列配線４Ｌの長さが画素（Ｎ／２）個分であるのに対し、列配線４Ｌに平行なキャパシタ配線８Ｌの長さが画素Ｎ個分である。一方、通常のパネルのキャパシタ配線８Ｌの長さは、図３６のように行配線２Ｌと平行な場合は行配線２Ｌの長さと同じであり、図３８のように列配線４Ｌと平行な場合は列配線４Ｌの長さと同じである。本発明は、列配線４Ｌの長さを画素（Ｎ／２）個分にすることで消費電力を抑えながら、各キャパシタ配線８Ｌの長さを画素Ｎ個分にすることで、各キャパシタ配線８Ｌへの給電は各キャパシタ配線の少なくとも１ヶ所ずつで済むという利点がある。あるいは、各キャパシタ配線への給電を上下から行うことによって、キャパシタ配線の抵抗による電圧降下を防止できるという利点がある。
【００４９】
図１Ｂ、図２Ｂ、図３Ｂの構造では、さらに有効領域の中央にキャパシタ接続配線８Ｃを有する。この構造により、キャパシタ配線８Ｌへの給電はキャパシタ接続配線８Ｃに給電するだけになり、とても容易になる。また、キャパシタ接続配線８Ｃが行配線２Ｌと重なりを有せず、キャパシタ接続配線８Ｃが列配線４Ｌと重なりを有しないことにより、ＣｇｃやＣｓｃが大きくなることを防止する。
【００５０】
また、図１Ａ、図２Ａ、図３Ａのみならず、図１Ｂ、図２Ｂ、図３Ｂの構造では有効領域の中央にキャパシタ接続配線８Ｃを有するにもかかわらず、有効領域の上からＮ／２行目とＮ／２＋１行目の画素ピッチＰが、他行の画素ピッチＰと同じとした。すなわち、隣接する画素間の縦方向におけるピッチを一定とした。これにより、観察者は、画像が上下に分離したような違和感を持つことがない。画素ピッチを揃えるために、キャパシタ接続配線８Ｃは、画素電極１０よりも下層に配置されることが好ましい。キャパシタ接続配線８ＣがＮ／２行目の画素電極１０やＮ／２＋１行目の画素電極１０と重なりを有する場合、重なりによる静電容量を相殺するように、Ｎ／２行目やＮ／２＋１行目のキャパシタ電極８の面積を減らすとよい。キャパシタ接続配線８Ｃは、後述するように、複数の導電層に並列で形成されてもよい。
【００５１】
（第１の実施形態の詳細）
第１の実施形態に係る薄膜トランジスタアレイでは、複数の行配線２Ｌの少なくとも一部の一端にゲート給電線１１を接続し、２つの領域の一方に形成されている列配線４Ｌの２つの領域の他方と反対側の一端に第１のソース給電線１２を接続し、２つの領域の他方に形成されている列配線４Ｌの２つの領域の一方と反対側の一端に第２のソース給電線１２を接続し、キャパシタ配線８Ｌの両端または一端にキャパシタ給電線１３を接続することにより給電することができる。さらに、一端にゲート給電線１１が接続された行配線２Ｌの他端にゲート中間線１１Ｍを接続し、これを介してゲート給電線１１が接続されていない行配線２Ｌに接続してもよい。
【００５２】
具体的には、図１Ａで示した構造では、例えば図５Ａのように、ゲート給電線１１が行配線２Ｌの左端または右端に接続され、ソース給電線１２が上領域列配線４Ｌの上端に接続され、別のソース給電線１２が下領域列配線４Ｌの下端に接続され、キャパシタ給電線１３がキャパシタ配線８Ｌの上下端に接続されることで給電ができる。ゲート給電線１１はゲートドライバ１４の出力端子１４Ｏに接続され、ソース給電線１２はソースドライバ１５の出力端子１５Ｏに接続され、キャパシタ給電線１３は共通電極電位またはキャパシタ電源１６の出力端子１６ＯまたはＧＮＤ端子に接続される。（共通電極電位とは、薄膜トランジスタアレイと対向電極を有する対向基板の間に表示媒体を挟んだ構造の表示装置における、対向電極に印加する電位である。表示媒体が液晶の場合に好適に用いられる。一方、表示媒体が電気泳動粒子の場合、キャパシタ電源電位、ＧＮＤ電位、または共通電極電位が好適に用いられる。）
【００５３】
図５Ａの場合、有効領域以外でも配線同士の重なりが少なく、有効領域以外での消費電力量を抑えられる。図５Ａにおいて有効領域以外で配線同士が重なるのは、ソース給電線１２とキャパシタ給電線１３の交差部（２（Ｍ−１）箇所）だけである。図５Ａのゲートドライバ１４、ソースドライバ１５、キャパシタ電源１６の入力端子は記載を省略している。図５Ａでは、ゲートドライバ１４が２個、ソースドライバ１５が２個に分離しているが、これに限定されない。例えば１個のゲートドライバと２個のソースドライバを用いてもよいし、２個または１個のゲート・ソース一体型ドライバを用いてもよい。
【００５４】
あるいは図１Ａに示す構造では、例えば図５Ｂのように、ゲート給電線１１が上領域行配線２Ｌまたは下領域行配線２Ｌの一方の左端または右端の一端に接続され、ゲート中間線１１Ｍの一端が上領域行配線２Ｌまたは下領域行配線２Ｌの一方の左端または右端の他端に接続され、ゲート中間線１１Ｍの他端が上領域行配線２Ｌまたは下領域行配線２Ｌの他方の左端または右端に接続され、ソース給電線１２が上領域列配線４Ｌの上端に接続され、別のソース給電線１２が下領域列配線４Ｌの下端に接続され、キャパシタ給電線１３がキャパシタ配線８Ｌの下端または上端に接続された給電ができる。ゲート給電線１１はゲートドライバ１４の出力端子１４Ｏに接続され、ソース給電線１２はソースドライバ１５の出力端子１５Ｏに接続され、キャパシタ給電線１３は共通電極電位またはキャパシタ電源１６の出力端子１６ＯまたはＧＮＤ端子に接続される。
【００５５】
この場合、有効領域以外では配線同士が重なることが少なく、有効領域以外での消費電力量を抑えられる。図５Ｂにおいて有効領域以外で配線同士が重なるのは、ソース給電線１２とキャパシタ給電線１３の交差部（Ｍ箇所）だけである。図５Ｂのゲートドライバ１４、ソースドライバ１５、キャパシタ電源１６の入力端子は記載を省略している。図５Ｂでは、ゲートドライバ１４が１個、ソースドライバ１５が２個に分離しているが、これに限定されない。例えば１個のゲートドライバと１個のソースドライバを用いてもよいし、１個のゲート・ソース一体型ドライバを用いてもよい。
【００５６】
図６の（ａ）〜図６の（ｃ）は、図４ＡのＴＦＴのように、絶縁基板１上に、ゲート電極２・行配線２Ｌを有する第１導電層と、ゲート絶縁膜３と、ソース電極４・列配線４Ｌ・ドレイン電極５を有する第２導電層と、層間絶縁膜７と、キャパシタ電極８・キャパシタ配線８Ｌを有する第３導電層と、キャパシタ絶縁膜９と、画素電極１０を有する第４導電層をこの順に有する薄膜トランジスタアレイの製造工程を示す。上の平面図は有効領域の上からＮ／２行目、Ｎ／２＋１行目、Ｎ／２＋２行目の画素１列分を示し、下の断面図は平面図の破線に沿った断面を表す。
【００５７】
図６の（ａ）は、絶縁基板１上に、ゲート電極２・行配線２Ｌを有し、その上にゲート絶縁膜３を有し、その上に半導体パターン６を有し、その上にソース電極４・列配線４Ｌ・ドレイン電極５・ドレイン接続配線５Ｃ・ドレインパッド５Ｐを有する状態を示す。行配線２Ｌは横方向に延伸している。列配線４Ｌは縦方向に延伸し、上領域の列配線４ＬはＮ／２行目の画素の途中まで、下領域の列配線４ＬはＮ／２＋１行目の画素の途中までで終わっている。図６の（ａ）に示す状態では、連続する行配線２Ｌからゲート電極２が分岐している。しかし、複数のゲート電極２の間を行配線２Ｌがつなぎ、ゲート電極２が行配線２Ｌの役割を兼ね、ゲート電極２と行配線２Ｌが全体として行配線２Ｌの役割を果たしてもよい。図６の（ａ）に示す状態では、連続する列配線４Ｌからソース電極４が分岐している。しかし、複数のソース電極４の間を列配線４Ｌがつなぎ、ソース電極４が列配線４Ｌの役割を兼ね、ソース電極４と列配線４Ｌが全体として列配線４Ｌの役割を果たしてもよい。
【００５８】
図６の（ｂ）は、図６の（ａ）に示す状態の上に層間絶縁膜７を有し、その上にキャパシタ電極８・キャパシタ配線８Ｌを有する状態を示す。図６の（ｂ）に示す状態では、複数のキャパシタ電極８の間をキャパシタ配線８Ｌがつなぎ、キャパシタ電極８がキャパシタ配線８Ｌの役割を兼ね、キャパシタ電極８とキャパシタ配線８Ｌが全体としてキャパシタ配線の役割を果たしている。しかし、連続するキャパシタ配線８Ｌからキャパシタ電極８が分岐していてもよい。
【００５９】
図６の（ｃ）は、図６の（ｂ）に示す状態の上にキャパシタ絶縁膜９を有し、その上に画素電極１０を有する構造を示す。画素電極１０は、キャパシタ絶縁膜９の開口と層間絶縁膜７の開口を介して、ドレインパッド５Ｐに電気的に接続されている。
【００６０】
あるいは、第１〜３の実施形態に係る薄膜トランジスタアレイで有効領域の上領域と下領域の間にキャパシタ接続配線８Ｃを有する場合には、複数の行配線２Ｌの少なくとも一部の一端にゲート給電線１１を接続し、２つの領域の一方に形成されている列配線４Ｌの２つの領域の他方と反対側の一端に第１のソース給電線１２を接続し、２つの領域の他方に形成されている列配線４Ｌの２つの領域の一方と反対側の一端に第２のソース給電線１２を接続し、キャパシタ接続配線８Ｃの一端または両端にキャパシタ給電線１３を接続することにより給電することができる。さらに、一端にゲート給電線１１が接続された行配線２Ｌの他端にゲート中間線１１Ｍを接続し、これを介してゲート給電線１１が接続されていない行配線２Ｌに接続してもよい。
【００６１】
具体的には、図１Ｂで示した構造では、例えば図５Ｃのように、ゲート給電線１１が行配線２Ｌの左端または右端に接続され、ソース給電線１２が上領域列配線４Ｌの上端に接続され、別のソース給電線１２が下領域列配線４Ｌの下端に接続され、キャパシタ給電線１３がキャパシタ接続配線８Ｃの左端または右端に接続されることで給電ができる。ゲート給電線１１はゲートドライバ１４の出力端子１４Ｏに接続され、ソース給電線１２はソースドライバ１５の出力端子１５Ｏに接続され、キャパシタ給電線１３は共通電極電位またはキャパシタ電源１６の出力端子１６ＯまたはＧＮＤ端子に接続される。（共通電極電位とは、薄膜トランジスタアレイと対向電極を有する対向基板の間に表示媒体を挟んだ構造の表示装置における、対向電極に印加する電位である。表示媒体が液晶の場合に好適に用いられる。一方、表示媒体が電気泳動粒子の場合、キャパシタ電源電位、ＧＮＤ電位、または共通電極電位が好適に用いられる。）
【００６２】
この場合、有効領域以外では配線同士が重なる部分を完全になくすことができ、有効領域以外での消費電力量を抑えられる。図５Ｃのゲートドライバ１４、ソースドライバ１５、キャパシタ電源１６の入力端子は記載を省略している。図５Ｃでは、ゲートドライバ１４が２個、ソースドライバ１５が２個に分離しているが、これに限定されない。例えば１個のゲートドライバと２個のソースドライバを用いてもよいし、２個または１個のゲート・ソース一体型ドライバを用いてもよい。
【００６３】
あるいは図１Ｂに示す構造では、例えば図５Ｄのように、ゲート給電線１１が上領域行配線２Ｌまたは下領域行配線２Ｌの一方の左端または右端の一端に接続され、ゲート中間線１１Ｍの一端が上領域行配線２Ｌまたは下領域行配線２Ｌの一方の左端または右端の他端に接続され、ゲート中間線１１Ｍの他端が上領域行配線２Ｌまたは下領域行配線２Ｌの他方の左端または右端に接続され、ソース給電線１２が上領域列配線４Ｌの上端に接続され、別のソース給電線１２が下領域列配線４Ｌの下端に接続され、キャパシタ給電線１３がキャパシタ接続配線８Ｃの左端または右端に接続された給電ができる。ゲート給電線１１はゲートドライバ１４の出力端子１４Ｏに接続され、ソース給電線１２はソースドライバ１５の出力端子１５Ｏに接続され、キャパシタ給電線１３は共通電極電位またはキャパシタ電源１６の出力端子１６ＯまたはＧＮＤ端子に接続される。
【００６４】
この場合、有効領域以外では配線同士が重なる部分を完全になくすことができ、有効領域以外での消費電力量を抑えられる。図５Ｄのゲートドライバ１４、ソースドライバ１５、キャパシタ電源１６の入力端子は記載を省略している。図５Ｄでは、ゲートドライバ１４が１個、ソースドライバ１５が２個に分離しているが、これに限定されない。例えば１個のゲートドライバと１個のソースドライバを用いてもよいし、１個のゲート・ソース一体型ドライバを用いてもよい。
【００６５】
図７の（ａ）〜図１３の（ｃ）は、図４ＡのＴＦＴのように、絶縁基板１上に、ゲート電極２・行配線２Ｌを有する第１導電層と、ゲート絶縁膜３と、ソース電極４・列配線４Ｌ・ドレイン電極５を有する第２導電層と、層間絶縁膜７と、キャパシタ電極８・キャパシタ配線８Ｌを有する第３導電層と、キャパシタ絶縁膜９と、画素電極１０を有する第４導電層をこの順に有する薄膜トランジスタアレイの製造工程を示す。上の平面図は有効領域の上からＮ／２行目、Ｎ／２＋１行目、Ｎ／２＋２行目の画素１列分を示し、下の断面図は平面図の破線に沿った断面を表す。
【００６６】
図７の（ａ）は、絶縁基板１上に、ゲート電極２・行配線２Ｌを有し、その上にゲート絶縁膜３を有し、その上に半導体パターン６を有し、その上にソース電極４・列配線４Ｌ・ドレイン電極５・ドレイン接続配線５Ｃ・ドレインパッド５Ｐを有する状態を示す。行配線２Ｌは横方向に延伸している。列配線４Ｌは縦方向に延伸し、上領域の列配線４ＬはＮ／２行目の画素の途中まで、下領域の列配線４ＬはＮ／２＋１行目の画素の途中までで終わっている。図７の（ａ）に示す状態では、連続する行配線２Ｌからゲート電極２が分岐している。しかし、複数のゲート電極２の間を行配線２Ｌがつなぎ、ゲート電極２が行配線２Ｌの役割を兼ね、ゲート電極２と行配線２Ｌが全体として行配線２Ｌの役割を果たしてもよい。図７の（ａ）に示す状態では、連続する列配線４Ｌからソース電極４が分岐している。しかし、複数のソース電極４の間を列配線４Ｌがつなぎ、ソース電極４が列配線４Ｌの役割を兼ね、ソース電極４と列配線４Ｌが全体として列配線４Ｌの役割を果たしてもよい。
【００６７】
図７の（ｂ）は、図７の（ａ）に示す状態の上に層間絶縁膜７を有し、その上にキャパシタ電極８・キャパシタ配線８Ｌ・キャパシタ接続配線８Ｃ３を有する状態を示す。図７の（ｂ）に示す状態では、複数のキャパシタ電極８の間をキャパシタ配線８Ｌがつなぎ、キャパシタ電極８がキャパシタ配線８Ｌの役割を兼ね、キャパシタ電極８とキャパシタ配線８Ｌが全体としてキャパシタ配線の役割を果たしている。しかし、連続するキャパシタ配線８Ｌからキャパシタ電極８が分岐していてもよい。キャパシタ電極８の間をつなぐキャパシタ配線８Ｌとの全体をキャパシタ配線とみた時の中点のキャパシタ配線８Ｌの間をキャパシタ接続配線８Ｃ３がつなぎ、この中点のキャパシタ配線８Ｌがキャパシタ接続配線８Ｃ３の役割を兼ね、中点のキャパシタ配線８Ｌとキャパシタ接続配線８Ｃ３が全体としてキャパシタ接続配線８Ｃ３の役割を果たしている。キャパシタ接続配線８Ｃ３は、行配線２Ｌや列配線４Ｌとは重なりを有しない。
【００６８】
図７の（ｃ）は、図７の（ｂ）に示す状態の上にキャパシタ絶縁膜９を有し、その上に画素電極１０を有する構造を示す。画素電極１０は、キャパシタ絶縁膜９の開口と層間絶縁膜７の開口を介して、ドレインパッド５Ｐに電気的に接続されている。また、Ｎ／２行目とＮ／２＋１行目の画素電極１０とキャパシタ接続配線８Ｃ３が重なりを有する分Ｃｓが増えるので、図７の（ｂ）に示すようにＮ／２行目とＮ／２＋１行目のキャパシタ電極８を、他行のキャパシタ電極８よりも小さくすることで、Ｃｓを同等に保つことができる。
【００６９】
図８の（ａ）は、絶縁基板１上に、ゲート電極２・行配線２Ｌを有し、その上にゲート絶縁膜３を有し、その上に半導体パターン６を有し、その上にソース電極４・列配線４Ｌ・ドレイン電極５・ドレイン接続配線５Ｃ・ドレインパッド５Ｐ・キャパシタ接続配線８Ｃ２を有する状態を示す。行配線２Ｌは横方向に延伸している。列配線４Ｌは縦方向に延伸し、上領域の列配線４ＬはＮ／２行目の画素の途中まで、下領域の列配線４ＬはＮ／２＋１行目の画素の途中までで終わっている。キャパシタ接続配線８Ｃ２は、行配線２Ｌや列配線４Ｌとは重なりを有しない。図８の（ａ）に示す状態では、連続する行配線２Ｌからゲート電極２が分岐している。しかし、複数のゲート電極２の間を行配線２Ｌがつなぎ、ゲート電極２が行配線２Ｌの役割を兼ね、ゲート電極２と行配線２Ｌが全体として行配線の役割を果たしてもよい。図８の（ａ）に示す状態では、連続する列配線４Ｌからソース電極４が分岐している。しかし、複数のソース電極４の間を列配線４Ｌがつなぎ、ソース電極４が列配線４Ｌの役割を兼ね、ソース電極４と列配線４Ｌが全体として列配線の役割を果たしてもよい。
【００７０】
図８の（ｂ）は、図８の（ａ）に示す状態の上に層間絶縁膜７を有し、その上にキャパシタ電極８・キャパシタ配線８Ｌを有する状態を示す。図８の（ｂ）に示す状態では、複数のキャパシタ電極８の間をキャパシタ配線８Ｌがつなぎ、キャパシタ電極８がキャパシタ配線８Ｌの役割を兼ね、キャパシタ電極８とキャパシタ配線８Ｌが全体としてキャパシタ配線の役割を果たしている。しかし、連続するキャパシタ配線８Ｌからキャパシタ電極８が分岐していてもよい。キャパシタ電極８の間をつなぐキャパシタ配線８Ｌとの全体をキャパシタ配線とみた時の中点のキャパシタ配線８Ｌが、層間絶縁膜７の開口を介して、第２導電層のキャパシタ接続配線８Ｃ２と電気的に接続されている。
【００７１】
図８の（ｃ）は、図８の（ｂ）に示す状態の上にキャパシタ絶縁膜９を有し、その上に画素電極１０を有する構造を示す。画素電極１０は、キャパシタ絶縁膜９の開口と層間絶縁膜７の開口を介して、ドレインパッド５Ｐに電気的に接続されている。また、Ｎ／２行目とＮ／２＋１行目の画素電極１０とキャパシタ接続配線８Ｃ２が重なりを有する分Ｃｓが増えるので、図８の（ｂ）に示すようにＮ／２行目とＮ／２＋１行目のキャパシタ電極８を、他行のキャパシタ電極８よりも小さくすることで、Ｃｓを同等に保つことができる。
【００７２】
図９の（ａ）は、絶縁基板１上に、ゲート電極２・行配線２Ｌを有し、その上にゲート絶縁膜３を有し、その上に半導体パターン６を有し、その上にソース電極４・列配線４Ｌ・ドレイン電極５・ドレイン接続配線５Ｃ・ドレインパッド５Ｐ・キャパシタ接続配線８Ｃ２を有する状態を示す。行配線２Ｌは横方向に延伸している。列配線４Ｌは縦方向に延伸し、上領域の列配線４ＬはＮ／２行目の画素の途中まで、下領域の列配線４ＬはＮ／２＋１行目の画素の途中までで終わっている。キャパシタ接続配線８Ｃ２は、行配線２Ｌや列配線４Ｌとは重なりを有しない。図９の（ａ）に示す状態では、連続する行配線２Ｌからゲート電極２が分岐している。しかし、複数のゲート電極２の間を行配線２Ｌがつなぎ、ゲート電極２が行配線２Ｌの役割を兼ね、ゲート電極２と行配線２Ｌが全体として行配線２Ｌの役割を果たしてもよい。図９の（ａ）に示す状態では、連続する列配線４Ｌからソース電極４が分岐している。しかし、複数のソース電極４の間を列配線４Ｌがつなぎ、ソース電極４が列配線４Ｌの役割を兼ね、ソース電極４と列配線４Ｌが全体として列配線４Ｌの役割を果たしてもよい。
【００７３】
図９の（ｂ）は、図９の（ａ）に示す状態の上に層間絶縁膜７を有し、その上にキャパシタ電極８・キャパシタ配線８Ｌ・キャパシタ接続配線８Ｃ３を有する状態を示す。図９の（ｂ）に示す状態では、複数のキャパシタ電極８の間をキャパシタ配線８Ｌがつなぎ、キャパシタ電極８がキャパシタ配線８Ｌの役割を兼ね、キャパシタ電極８とキャパシタ配線８Ｌが全体としてキャパシタ配線の役割を果たしている。しかし、連続するキャパシタ配線８Ｌからキャパシタ電極８が分岐していてもよい。キャパシタ電極８の間をつなぐキャパシタ配線８Ｌとの全体をキャパシタ配線とみた時の中点のキャパシタ配線８Ｌの間をキャパシタ接続配線８Ｃ３がつなぎ、この中点のキャパシタ配線８Ｌがキャパシタ接続配線８Ｃ３の役割を兼ね、中点のキャパシタ配線８Ｌとキャパシタ接続配線８Ｃ３が全体としてキャパシタ接続配線８Ｃ３の役割を果たしている。また、中点のキャパシタ配線８Ｌが、層間絶縁膜７の開口を介して、第２導電層のキャパシタ接続配線８Ｃ２と電気的に接続されている。
【００７４】
図９の（ｃ）は、図９の（ｂ）に示す状態の上にキャパシタ絶縁膜９を有し、その上に画素電極１０を有する構造を示す。画素電極１０は、キャパシタ絶縁膜９の開口と層間絶縁膜７の開口を介して、ドレインパッド５Ｐに電気的に接続されている。また、Ｎ／２行目とＮ／２＋１行目の画素電極１０とキャパシタ接続配線８Ｃ３が重なりを有する分Ｃｓが増えるので、図９の（ｂ）に示すようにＮ／２行目とＮ／２＋１行目のキャパシタ電極８を、他行のキャパシタ電極８よりも小さくすることで、Ｃｓを同等に保つことができる。
【００７５】
図１０の（ａ）は、絶縁基板１上に、ゲート電極２・行配線２Ｌ・キャパシタ接続配線８Ｃ１を有し、その上にゲート絶縁膜３を有し、その上に半導体パターン６を有し、その上にソース電極４・列配線４Ｌ・ドレイン電極５・ドレイン接続配線５Ｃ・ドレインパッド５Ｐを有する状態を示す。行配線２Ｌは横方向に延伸している。列配線４Ｌは縦方向に延伸し、上領域の列配線４ＬはＮ／２行目の画素の途中まで、下領域の列配線４ＬはＮ／２＋１行目の画素の途中までで終わっている。キャパシタ接続配線８Ｃ１は、行配線２Ｌや列配線４Ｌとは重なりを有しない。図１０の（ａ）に示す状態では、連続する行配線２Ｌからゲート電極２が分岐している。しかし、複数のゲート電極２の間を行配線２Ｌがつなぎ、ゲート電極２が行配線２Ｌの役割を兼ね、ゲート電極２と行配線２Ｌが全体として行配線２Ｌの役割を果たしてもよい。図１０の（ａ）に示す状態では、連続する列配線４Ｌからソース電極４が分岐している。しかし、複数のソース電極４の間を列配線４Ｌがつなぎ、ソース電極４が列配線４Ｌの役割を兼ね、ソース電極４と列配線４Ｌが全体として列配線４Ｌの役割を果たしてもよい。
【００７６】
図１０の（ｂ）は、図１０の（ａ）に示す状態の上に層間絶縁膜７を有し、その上にキャパシタ電極８・キャパシタ配線８Ｌを有する状態を示す。図１０の（ｂ）に示す状態では、複数のキャパシタ電極８の間をキャパシタ配線８Ｌがつなぎ、キャパシタ電極８がキャパシタ配線８Ｌの役割を兼ね、キャパシタ電極８とキャパシタ配線８Ｌが全体としてキャパシタ配線の役割を果たしている。しかし、連続するキャパシタ配線８Ｌからキャパシタ電極８が分岐していてもよい。キャパシタ電極８の間をつなぐキャパシタ配線８Ｌとの全体をキャパシタ配線とみた時の中点のキャパシタ配線８Ｌが、層間絶縁膜７の開口およびゲート絶縁膜３の開口を介して、キャパシタ接続配線８Ｃ１と電気的に接続されている。
【００７７】
図１０の（ｃ）は、図１０の（ｂ）に示す状態の上にキャパシタ絶縁膜９を有し、その上に画素電極１０を有する構造を示す。画素電極１０は、キャパシタ絶縁膜９の開口と層間絶縁膜７の開口を介して、ドレインパッド５Ｐに電気的に接続されている。また、Ｎ／２行目とＮ／２＋１行目の画素電極１０とキャパシタ接続配線８Ｃ１が重なりを有する分Ｃｓが増えるので、図１０の（ｂ）に示すようにＮ／２行目とＮ／２＋１行目のキャパシタ電極８を、他行のキャパシタ電極８よりも小さくすることで、Ｃｓを同等に保つことができる。
【００７８】
図１１の（ａ）は、絶縁基板１上に、ゲート電極２・行配線２Ｌ・キャパシタ接続配線８Ｃ１を有し、その上にゲート絶縁膜３を有し、その上に半導体パターン６を有し、その上にソース電極４・列配線４Ｌ・ドレイン電極５・ドレイン接続配線５Ｃ・ドレインパッド５Ｐ・キャパシタ接続配線８Ｃ２を有する状態を示す。行配線２Ｌは横方向に延伸している。列配線４Ｌは縦方向に延伸し、上領域の列配線４ＬはＮ／２行目の画素の途中まで、下領域の列配線４ＬはＮ／２＋１行目の画素の途中までで終わっている。第２導電層のキャパシタ接続配線８Ｃ２は、第１導電層のキャパシタ接続配線８Ｃ１と、ゲート絶縁膜３の開口を介して電気的に接続されている。また、キャパシタ接続配線８Ｃ１〜２は、行配線２Ｌや列配線４Ｌとは重なりを有しない。図１１の（ａ）に示す状態では、連続する行配線２Ｌからゲート電極２が分岐している。しかし、複数のゲート電極２の間を行配線２Ｌがつなぎ、ゲート電極２が行配線２Ｌの役割を兼ね、ゲート電極２と行配線２Ｌが全体として行配線２Ｌの役割を果たしてもよい。図１１の（ａ）に示す状態では、連続する列配線４Ｌからソース電極４が分岐している。しかし、複数のソース電極４の間を列配線４Ｌがつなぎ、ソース電極４が列配線４Ｌの役割を兼ね、ソース電極４と列配線４Ｌが全体として列配線４Ｌの役割を果たしてもよい。
【００７９】
図１１の（ｂ）は、図１１の（ａ）に示す状態の上に層間絶縁膜７を有し、その上にキャパシタ電極８・キャパシタ配線８Ｌを有する状態を示す。図１１の（ｂ）に示す状態では、複数のキャパシタ電極８の間をキャパシタ配線８Ｌがつなぎ、キャパシタ電極８がキャパシタ配線８Ｌの役割を兼ね、キャパシタ電極８とキャパシタ配線８Ｌが全体としてキャパシタ配線の役割を果たしている。しかし、連続するキャパシタ配線８Ｌからキャパシタ電極８が分岐していてもよい。キャパシタ電極８の間をつなぐキャパシタ配線８Ｌとの全体をキャパシタ配線とみた時の中点のキャパシタ配線８Ｌが、層間絶縁膜７の開口を介して、キャパシタ接続配線８Ｃ２と電気的に接続されている。
【００８０】
図１１の（ｃ）は、図１１の（ｂ）に示す状態の上にキャパシタ絶縁膜９を有し、その上に画素電極１０を有する構造を示す。画素電極１０は、キャパシタ絶縁膜９の開口と層間絶縁膜７の開口を介して、ドレインパッド５Ｐに電気的に接続されている。また、Ｎ／２行目とＮ／２＋１行目の画素電極１０とキャパシタ接続配線８Ｃ２が重なりを有する分Ｃｓが増えるので、図１１の（ｂ）に示すようにＮ／２行目とＮ／２＋１行目のキャパシタ電極８を、他行のキャパシタ電極８よりも小さくすることで、Ｃｓを同等に保つことができる。
【００８１】
図１２の（ａ）は、絶縁基板１上に、ゲート電極２・行配線２Ｌ・キャパシタ接続配線８Ｃ１を有し、その上にゲート絶縁膜３を有し、その上に半導体パターン６を有し、その上にソース電極４・列配線４Ｌ・ドレイン電極５・ドレイン接続配線５Ｃ・ドレインパッド５Ｐを有する状態を示す。行配線２Ｌは横方向に延伸している。列配線４Ｌは縦方向に延伸し、上領域の列配線４ＬはＮ／２行目の画素の途中まで、下領域の列配線４ＬはＮ／２＋１行目の画素の途中までで終わっている。キャパシタ接続配線８Ｃ１は、行配線２Ｌや列配線４Ｌとは重なりを有しない。図１２の（ａ）に示す状態では、連続する行配線２Ｌからゲート電極２が分岐している。しかし、複数のゲート電極２の間を行配線２Ｌがつなぎ、ゲート電極２が行配線２Ｌの役割を兼ね、ゲート電極２と行配線２Ｌが全体として行配線２Ｌの役割を果たしてもよい。図１２の（ａ）に示す状態では、連続する列配線４Ｌからソース電極４が分岐している。しかし、複数のソース電極４の間を列配線４Ｌがつなぎ、ソース電極４が列配線４Ｌの役割を兼ね、ソース電極４と列配線４Ｌが全体として列配線４Ｌの役割を果たしてもよい。
【００８２】
図１２の（ｂ）は、図１２の（ａ）に示す状態の上に層間絶縁膜７を有し、その上にキャパシタ電極８・キャパシタ配線８Ｌ・キャパシタ接続配線８Ｃ３を有する状態を示す。図１２の（ｂ）に示す状態では、複数のキャパシタ電極８の間をキャパシタ配線８Ｌがつなぎ、キャパシタ電極８がキャパシタ配線８Ｌの役割を兼ね、キャパシタ電極８とキャパシタ配線８Ｌが全体としてキャパシタ配線の役割を果たしている。しかし、連続するキャパシタ配線８Ｌからキャパシタ電極８が分岐していてもよい。キャパシタ電極８の間をつなぐキャパシタ配線８Ｌとの全体をキャパシタ配線とみた時の中点のキャパシタ配線８Ｌの間をキャパシタ接続配線８Ｃ３がつなぎ、この中点のキャパシタ配線８Ｌがキャパシタ接続配線８Ｃ３を兼ね、中点のキャパシタ配線８Ｌとキャパシタ接続配線８Ｃ３が全体としてキャパシタ接続配線８Ｃ３の役割を果たしている。また、中点のキャパシタ配線８Ｌが、層間絶縁膜７の開口およびゲート絶縁膜３の開口を介して、第１導電層のキャパシタ接続配線８Ｃ１と電気的に接続されている。キャパシタ接続配線８Ｃ１と８Ｃ３は、行配線２Ｌや列配線４Ｌとは重なりを有しない。
【００８３】
図１２の（ｃ）は、図１２の（ｂ）に示す状態の上にキャパシタ絶縁膜９を有し、その上に画素電極１０を有する構造を示す。画素電極１０は、キャパシタ絶縁膜９の開口と層間絶縁膜７の開口を介して、ドレインパッド５Ｐに電気的に接続されている。また、Ｎ／２行目とＮ／２＋１行目の画素電極１０とキャパシタ接続配線８Ｃ３が重なりを有する分Ｃｓが増えるので、図１２の（ｂ）に示すようにＮ／２行目とＮ／２＋１行目のキャパシタ電極８は、他行のキャパシタ電極８よりも小さくすることで、Ｃｓを同等に保つことができる。
【００８４】
図１３の（ａ）は、絶縁基板１上に、ゲート電極２・行配線２Ｌ・キャパシタ接続配線８Ｃ１を有し、その上にゲート絶縁膜３を有し、その上に半導体パターン６を有し、その上にソース電極４・列配線４Ｌ・ドレイン電極５・ドレイン接続配線５Ｃ・ドレインパッド５Ｐ・キャパシタ接続配線８Ｃ２を有する状態を示す。行配線２Ｌは横方向に延伸している。列配線４Ｌは縦方向に延伸し、上領域の列配線４ＬはＮ／２行目の画素の途中まで、下領域の列配線４ＬはＮ／２＋１行目の画素の途中までで終わっている。第２導電層のキャパシタ接続配線８Ｃ２は、第１導電層のキャパシタ接続配線８Ｃ１と、ゲート絶縁膜の開口を介して電気的に接続されている。また、キャパシタ接続配線８Ｃ１〜２は、行配線２Ｌや列配線４Ｌとは重なりを有しない。図１３の（ａ）に示す状態では、連続する行配線２Ｌからゲート電極２が分岐している。しかし、複数のゲート電極２の間を行配線２Ｌがつなぎ、ゲート電極２が行配線２Ｌの役割を兼ね、ゲート電極２と行配線２Ｌが全体として行配線２Ｌの役割を果たしてもよい。図１３の（ａ）に示す状態では、連続する列配線４Ｌからソース電極４が分岐している。しかし、複数のソース電極４の間を列配線４Ｌがつなぎ、ソース電極４が列配線４Ｌの役割を兼ね、ソース電極４と列配線４Ｌが全体として列配線４Ｌの役割を果たしてもよい。
【００８５】
図１３の（ｂ）は、図１３の（ａ）に示す状態の上に層間絶縁膜７を有し、その上にキャパシタ電極８・キャパシタ配線８Ｌ・キャパシタ接続配線８Ｃ３を有する状態を示す。図１３の（ｂ）に示す状態では、複数のキャパシタ電極８の間をキャパシタ配線８Ｌがつなぎ、キャパシタ電極８がキャパシタ配線８Ｌの役割を兼ね、キャパシタ電極８とキャパシタ配線８Ｌが全体としてキャパシタ配線の役割を果たしている。しかし、連続するキャパシタ配線８Ｌからキャパシタ電極８が分岐していてもよい。キャパシタ電極８の間をつなぐキャパシタ配線８Ｌとの全体をキャパシタ配線とみた時の中点のキャパシタ配線８Ｌの間をキャパシタ接続配線８Ｃ３がつなぎ、この中点のキャパシタ配線８Ｌがキャパシタ接続配線８Ｃ３の役割を兼ね、中点のキャパシタ配線８Ｌとキャパシタ接続配線８Ｃ３が全体としてキャパシタ接続配線８Ｃ３の役割を果たしている。また、中点のキャパシタ配線８Ｌが、層間絶縁膜７の開口を介して、第２導電層のキャパシタ接続配線８Ｃ２と電気的に接続されている。
【００８６】
図１３の（ｃ）は、図１３の（ｂ）に示す状態の上にキャパシタ絶縁膜９を有し、その上に画素電極１０を有する構造を示す。画素電極１０は、キャパシタ絶縁膜９の開口と層間絶縁膜７の開口を介して、ドレインパッド５Ｐに電気的に接続されている。また、Ｎ／２行目とＮ／２＋１行目の画素電極１０とキャパシタ接続配線８Ｃ３が重なりを有する分Ｃｓが増えるので、図１３の（ｂ）に示すようにＮ／２行目とＮ／２＋１行目のキャパシタ電極８を、他行のキャパシタ電極８よりも小さくすることで、Ｃｓを同等に保つことができる。
【００８７】
図１４の（ａ）〜図２０の（ｃ）は、図４ＢのＴＦＴのように、絶縁基板１上に、ソース電極４・列配線４Ｌ・ドレイン電極５を有する第１導電層と、ゲート絶縁膜３と、ゲート電極２・行配線２Ｌを有する第２導電層と、層間絶縁膜７と、キャパシタ電極８・キャパシタ配線８Ｌを有する第３導電層と、キャパシタ絶縁膜９と、画素電極１０を有する第４導電層をこの順に有する薄膜トランジスタアレイの製造工程を示す。上の平面図は有効領域の上からＮ／２行目、Ｎ／２＋１行目、Ｎ／２＋２行目の画素を示し、下の断面図は平面図の破線に沿った断面図である。
【００８８】
図１４の（ａ）は、絶縁基板１上に、半導体パターン６を有し、その上にソース電極４・列配線４Ｌ・ドレイン電極５・ドレイン接続配線５Ｃ・ドレインパッド５Ｐを有し、その上にゲート絶縁膜３を有し、その上にゲート電極２・行配線２Ｌを有する状態を示す。行配線２Ｌは横方向に延伸している。列配線４Ｌは縦方向に延伸し、上領域の列配線４ＬはＮ／２行目の画素の途中まで、下領域の列配線４ＬはＮ／２＋１行目の画素の途中までで終わっている。図１４の（ａ）に示す状態では、連続する行配線２Ｌからゲート電極２が分岐している。しかし、複数のゲート電極２の間を行配線２Ｌがつなぎ、ゲート電極２が行配線２Ｌの役割を兼ね、ゲート電極２と行配線２Ｌが全体として行配線２Ｌの役割を果たしてもよい。図１４の（ａ）に示す状態では、連続する列配線４Ｌからソース電極４が分岐している。しかし、複数のソース電極４の間を列配線４Ｌがつなぎ、ソース電極４が列配線４Ｌの役割を兼ね、ソース電極４と列配線４Ｌが全体として列配線４Ｌの役割を果たしてもよい。
【００８９】
図１４の（ｂ）は、図１４の（ａ）に示す状態の上に層間絶縁膜７を有し、その上にキャパシタ電極８・キャパシタ配線８Ｌ・キャパシタ接続配線８Ｃ３を有する状態を示す。図１４の（ｂ）に示す状態では、複数のキャパシタ電極８の間をキャパシタ配線８Ｌがつなぎ、キャパシタ電極８がキャパシタ配線８Ｌの役割を兼ね、キャパシタ電極８とキャパシタ配線８Ｌが全体としてキャパシタ配線の役割を果たしている。しかし、連続するキャパシタ配線８Ｌからキャパシタ電極８が分岐していてもよい。キャパシタ電極８の間をつなぐキャパシタ配線８Ｌとの全体をキャパシタ配線とみた時の中点のキャパシタ配線８Ｌの間をキャパシタ接続配線８Ｃ３がつなぎ、この中点のキャパシタ配線８Ｌがキャパシタ接続配線８Ｃ３の役割を兼ね、中点のキャパシタ配線８Ｌとキャパシタ接続配線８Ｃ３が全体としてキャパシタ接続配線８Ｃ３の役割を果たしている。キャパシタ接続配線８Ｃ３は、行配線２Ｌや列配線４Ｌとは重なりを有しない。
【００９０】
図１４の（ｃ）は、図１４の（ｂ）に示す状態の上にキャパシタ絶縁膜９を有し、その上に画素電極１０を有する構造を示す。画素電極１０は、キャパシタ絶縁膜９の開口と層間絶縁膜７の開口とゲート絶縁膜３の開口を介して、ドレインパッド５Ｐに電気的に接続されている。また、Ｎ／２行目とＮ／２＋１行目の画素電極１０とキャパシタ接続配線８Ｃ３が重なりを有する分Ｃｓが増えるので、図１４の（ｂ）に示すようにＮ／２行目とＮ／２＋１行目のキャパシタ電極８を、他行のキャパシタ電極８よりも小さくすることで、Ｃｓを同等に保つことができる。
【００９１】
図１５の（ａ）は、絶縁基板１上に、半導体パターン６を有し、その上にソース電極４・列配線４Ｌ・ドレイン電極５・ドレイン接続配線５Ｃ・ドレインパッド５Ｐを有し、その上にゲート絶縁膜３を有し、その上にゲート電極２・行配線２Ｌ・キャパシタ接続配線８Ｃ２を有する状態を示す。行配線２Ｌは横方向に延伸している。列配線４Ｌは縦方向に延伸し、上領域の列配線４ＬはＮ／２行目の画素の途中まで、下領域の列配線４ＬはＮ／２＋１行目の画素の途中までで終わっている。キャパシタ接続配線８Ｃ２は、行配線２Ｌや列配線４Ｌとは重なりを有しない。図１５の（ａ）に示す状態では、連続する行配線２Ｌからゲート電極２が分岐している。しかし、複数のゲート電極２の間を行配線２Ｌがつなぎ、ゲート電極２が行配線２Ｌの役割を兼ね、ゲート電極２と行配線２Ｌが全体として行配線２Ｌの役割を果たしてもよい。図１５の（ａ）に示す状態では、連続する列配線４Ｌからソース電極４が分岐している。しかし、複数のソース電極４の間を列配線４Ｌがつなぎ、ソース電極４が列配線４Ｌの役割を兼ね、ソース電極４と列配線４Ｌが全体として列配線４Ｌの役割を果たしてもよい。
【００９２】
図１５の（ｂ）は、図１５の（ａ）に示す状態の上に層間絶縁膜７を有し、その上にキャパシタ電極８・キャパシタ配線８Ｌを有する状態を示す。図１５の（ｂ）に示す状態では、複数のキャパシタ電極８の間をキャパシタ配線８Ｌがつなぎ、キャパシタ電極８がキャパシタ配線８Ｌの役割を兼ね、キャパシタ電極８とキャパシタ配線８Ｌが全体としてキャパシタ配線の役割を果たしている。しかし、連続するキャパシタ配線８Ｌからキャパシタ電極８が分岐していてもよい。キャパシタ電極８の間をつなぐキャパシタ配線８Ｌとの全体をキャパシタ配線とみた時の中点のキャパシタ配線８Ｌが、層間絶縁膜７の開口を介して、キャパシタ接続配線８Ｃ２と電気的に接続されている。
【００９３】
図１５の（ｃ）は、図１５の（ｂ）に示す状態の上にキャパシタ絶縁膜９を有し、その上に画素電極１０を有する構造を示す。画素電極１０は、キャパシタ絶縁膜９の開口と層間絶縁膜７の開口とゲート絶縁膜３の開口を介して、ドレインパッド５Ｐに電気的に接続されている。また、Ｎ／２行目とＮ／２＋１行目の画素電極１０とキャパシタ接続配線８Ｃ２が重なりを有する分Ｃｓが増えるので、図１５の（ｂ）に示すようにＮ／２行目とＮ／２＋１行目のキャパシタ電極８を、他行のキャパシタ電極８よりも小さくすることで、Ｃｓを同等に保つことができる。
【００９４】
図１６の（ａ）は、絶縁基板１上に、半導体パターン６を有し、その上にソース電極４・列配線４Ｌ・ドレイン電極５・ドレイン接続配線５Ｃ・ドレインパッド５Ｐを有し、その上にゲート絶縁膜３を有し、その上にゲート電極２・行配線２Ｌ・キャパシタ接続配線８Ｃ２を有する状態を示す。行配線２Ｌは横方向に延伸している。列配線４Ｌは縦方向に延伸し、上領域の列配線４ＬはＮ／２行目の画素の途中まで、下領域の列配線４ＬはＮ／２＋１行目の画素の途中までで終わっている。キャパシタ接続配線８Ｃ２は、行配線２Ｌや列配線４Ｌとは重なりを有しない。図１６の（ａ）に示す状態では、連続する行配線２Ｌからゲート電極２が分岐している。しかし、複数のゲート電極２の間を行配線２Ｌがつなぎ、ゲート電極２が行配線２Ｌの役割を兼ね、ゲート電極２と行配線２Ｌが全体として行配線２Ｌの役割を果たしてもよい。図１６の（ａ）に示す状態では、連続する列配線４Ｌからソース電極４が分岐している。しかし、複数のソース電極４の間を列配線４Ｌがつなぎ、ソース電極４が列配線４Ｌの役割を兼ね、ソース電極４と列配線４Ｌが全体として列配線４Ｌの役割を果たしてもよい。
【００９５】
図１６の（ｂ）は、図１６の（ａ）に示す状態の上に層間絶縁膜７を有し、その上にキャパシタ電極８・キャパシタ配線８Ｌ・キャパシタ接続配線８Ｃ３を有する状態を示す。図１６の（ｂ）に示す状態では、複数のキャパシタ電極８の間をキャパシタ配線８Ｌがつなぎ、キャパシタ電極８がキャパシタ配線８Ｌの役割を兼ね、キャパシタ電極８とキャパシタ配線８Ｌが全体としてキャパシタ配線の役割を果たしている。しかし、連続するキャパシタ配線８Ｌからキャパシタ電極８が分岐していてもよい。キャパシタ電極８の間をつなぐキャパシタ配線８Ｌとの全体をキャパシタ配線とみた時の中点のキャパシタ配線８Ｌの間をキャパシタ接続配線８Ｃ３がつなぎ、この中点のキャパシタ配線８Ｌがキャパシタ接続配線８Ｃ３を兼ね、中点のキャパシタ配線８Ｌとキャパシタ接続配線８Ｃ３が全体としてキャパシタ接続配線８Ｃ３の役割を果たしている。また、中点のキャパシタ配線８Ｌが、層間絶縁膜７の開口を介して、第２導電層のキャパシタ接続配線８Ｃ２と電気的に接続されている。
【００９６】
図１６の（ｃ）は、図１６の（ｂ）に示す状態の上にキャパシタ絶縁膜９を有し、その上に画素電極１０を有する構造を示す。画素電極１０は、キャパシタ絶縁膜９の開口と層間絶縁膜７の開口とゲート絶縁膜３の開口を介して、ドレインパッド５Ｐに電気的に接続されている。また、Ｎ／２行目とＮ／２＋１行目の画素電極１０とキャパシタ接続配線８Ｃ３が重なりを有する分Ｃｓが増えるので、図１６の（ｂ）に示すようにＮ／２行目とＮ／２＋１行目のキャパシタ電極８を、他行のキャパシタ電極８よりも小さくすることで、Ｃｓを同等に保つことができる。
【００９７】
図１７の（ａ）は、絶縁基板１上に、半導体パターン６を有し、その上にソース電極４・列配線４Ｌ・ドレイン電極５・ドレイン接続配線５Ｃ・ドレインパッド５Ｐ・キャパシタ接続配線８Ｃ１を有し、その上にゲート絶縁膜３を有し、その上にゲート電極２・行配線２Ｌを有する状態を示す。行配線２Ｌは横方向に延伸している。列配線４Ｌは縦方向に延伸し、上領域の列配線４ＬはＮ／２行目の画素の途中まで、下領域の列配線４ＬはＮ／２＋１行目の画素の途中までで終わっている。キャパシタ接続配線８Ｃ１は、行配線２Ｌや列配線４Ｌとは重なりを有しない。図１７の（ａ）に示す状態では、連続する行配線２Ｌからゲート電極２が分岐している。しかし、複数のゲート電極２の間を行配線２Ｌがつなぎ、ゲート電極２が行配線２Ｌの役割を兼ね、ゲート電極２と行配線２Ｌが全体として行配線２Ｌの役割を果たしてもよい。図１７の（ａ）に示す状態では、連続する列配線４Ｌからソース電極４が分岐している。しかし、複数のソース電極４の間を列配線４Ｌがつなぎ、ソース電極４が列配線４Ｌの役割を兼ね、ソース電極４と列配線４Ｌが全体として列配線４Ｌの役割を果たしてもよい。
【００９８】
図１７の（ｂ）は、図１７の（ａ）に示す状態の上に層間絶縁膜７を有し、その上にキャパシタ電極８・キャパシタ配線８Ｌを有する状態を示す。図１７の（ｂ）に示す状態では、複数のキャパシタ電極８の間をキャパシタ配線８Ｌがつなぎ、キャパシタ電極８がキャパシタ配線８Ｌの役割を兼ね、キャパシタ電極８とキャパシタ配線８Ｌが全体としてキャパシタ配線の役割を果たしている。しかし、連続するキャパシタ配線８Ｌからキャパシタ電極８が分岐していてもよい。キャパシタ電極８の間をつなぐキャパシタ配線８Ｌとの全体をキャパシタ配線とみた時の中点のキャパシタ配線８Ｌが、層間絶縁膜７の開口およびゲート絶縁膜３の開口を介して、第１導電層のキャパシタ接続配線８Ｃ１と電気的に接続されている。
【００９９】
図１７の（ｃ）は、図１７の（ｂ）に示す状態の上にキャパシタ絶縁膜９を有し、その上に画素電極１０を有する構造を示す。画素電極１０は、キャパシタ絶縁膜９の開口と層間絶縁膜７の開口とゲート絶縁膜３の開口を介して、ドレインパッド５Ｐに電気的に接続されている。また、Ｎ／２行目とＮ／２＋１行目の画素電極１０とキャパシタ接続配線８Ｃ１が重なりを有する分Ｃｓが増えるので、図１７の（ｂ）に示すようにＮ／２行目とＮ／２＋１行目のキャパシタ電極８を、他行のキャパシタ電極８よりも小さくすることで、Ｃｓを同等に保つことができる。
【０１００】
図１８の（ａ）は、絶縁基板１上に、半導体パターン６を有し、その上にソース電極４・列配線４Ｌ・ドレイン電極５・ドレイン接続配線５Ｃ・ドレインパッド５Ｐ・キャパシタ接続配線８Ｃ１を有し、その上にゲート絶縁膜３を有し、その上にゲート電極２・行配線２Ｌ・キャパシタ接続配線８Ｃ２を有する状態を示す。行配線２Ｌは横方向に延伸している。列配線４Ｌは縦方向に延伸し、上領域の列配線４ＬはＮ／２行目の画素の途中まで、下領域の列配線４ＬはＮ／２＋１行目の画素の途中までで終わっている。第２導電層のキャパシタ接続配線８Ｃ２は、第１導電層のキャパシタ接続配線８Ｃ１と、ゲート絶縁膜３の開口を介して電気的に接続されている。また、キャパシタ接続配線８Ｃ１〜２は、行配線２Ｌや列配線４Ｌとは重なりを有しない。図１８の（ａ）に示す状態では、連続する行配線２Ｌからゲート電極２が分岐している。しかし、複数のゲート電極２の間を行配線２Ｌがつなぎ、ゲート電極２が行配線２Ｌの役割を兼ね、ゲート電極２と行配線２Ｌが全体として行配線２Ｌの役割を果たしてもよい。図１８の（ａ）に示す状態では、連続する列配線４Ｌからソース電極４が分岐している。しかし、複数のソース電極４の間を列配線４Ｌがつなぎ、ソース電極４が列配線４Ｌの役割を兼ね、ソース電極４と列配線４Ｌが全体として列配線４Ｌの役割を果たしてもよい。
【０１０１】
図１８の（ｂ）は、図１８の（ａ）に示す状態の上に層間絶縁膜７を有し、その上にキャパシタ電極８・キャパシタ配線８Ｌを有する状態を示す。図１８の（ｂ）に示す状態では、複数のキャパシタ電極８の間をキャパシタ配線８Ｌがつなぎ、キャパシタ電極８がキャパシタ配線８Ｌの役割を兼ね、キャパシタ電極８とキャパシタ配線８Ｌが全体としてキャパシタ配線の役割を果たしている。しかし、連続するキャパシタ配線８Ｌからキャパシタ電極８が分岐していてもよい。キャパシタ電極８の間をつなぐキャパシタ配線８Ｌとの全体をキャパシタ配線とみた時の中点のキャパシタ配線８Ｌが、層間絶縁膜７の開口を介して、キャパシタ接続配線８Ｃ２と電気的に接続されている。
【０１０２】
図１８の（ｃ）は、図１８の（ｂ）に示す状態の上にキャパシタ絶縁膜９を有し、その上に画素電極１０を有する構造を示す。画素電極１０は、キャパシタ絶縁膜９の開口と層間絶縁膜７の開口とゲート絶縁膜３の開口を介して、ドレインパッド５Ｐに電気的に接続されている。また、Ｎ／２行目とＮ／２＋１行目の画素電極１０とキャパシタ接続配線８Ｃ２が重なりを有する分Ｃｓが増えるので、図１８の（ｂ）に示すようにＮ／２行目とＮ／２＋１行目のキャパシタ電極８を、他行のキャパシタ電極８よりも小さくすることで、Ｃｓを同等に保つことができる。
【０１０３】
図１９の（ａ）は、絶縁基板１上に、半導体パターン６を有し、その上にソース電極４・列配線４Ｌ・ドレイン電極５・ドレイン接続配線５Ｃ・ドレインパッド５Ｐ・キャパシタ接続配線８Ｃ１を有し、その上にゲート絶縁膜３を有し、その上にゲート電極２・行配線２Ｌを有する状態を示す。行配線２Ｌは横方向に延伸している。列配線４Ｌは縦方向に延伸し、上領域の列配線４ＬはＮ／２行目の画素の途中まで、下領域の列配線４ＬはＮ／２＋１行目の画素の途中までで終わっている。キャパシタ接続配線８Ｃ１は、行配線２Ｌや列配線４Ｌとは重なりを有しない。図１９の（ａ）に示す状態では、連続する行配線２Ｌからゲート電極２が分岐している。しかし、複数のゲート電極２の間を行配線２Ｌがつなぎ、ゲート電極２が行配線２Ｌの役割を兼ね、ゲート電極２と行配線２Ｌが全体として行配線２Ｌの役割を果たしてもよい。図１９の（ａ）に示す状態では、連続する列配線４Ｌからソース電極４が分岐している。しかし、複数のソース電極４の間を列配線４Ｌがつなぎ、ソース電極４が列配線４Ｌの役割を兼ね、ソース電極４と列配線４Ｌが全体として列配線４Ｌの役割を果たしてもよい。
【０１０４】
図１９の（ｂ）は、図１９の（ａ）に示す状態の上に層間絶縁膜７を有し、その上にキャパシタ電極８・キャパシタ配線８Ｌ・キャパシタ接続配線８Ｃ３を有する状態を示す。図１９の（ｂ）に示す状態では、複数のキャパシタ電極８の間をキャパシタ配線８Ｌがつなぎ、キャパシタ電極８がキャパシタ配線８Ｌの役割を兼ね、キャパシタ電極８とキャパシタ配線８Ｌが全体としてキャパシタ配線の役割を果たしている。しかし、連続するキャパシタ配線８Ｌからキャパシタ電極８が分岐していてもよい。キャパシタ電極８の間をつなぐキャパシタ配線８Ｌとの全体をキャパシタ配線とみた時の中点のキャパシタ配線８Ｌの間をキャパシタ接続配線８Ｃ３がつなぎ、中点のキャパシタ配線８Ｌがキャパシタ接続配線８Ｃ３を兼ね、中点のキャパシタ配線８Ｌとキャパシタ接続配線８Ｃ３が全体としてキャパシタ接続配線８Ｃ３の役割を果たしている。また、中点のキャパシタ配線８Ｌが、層間絶縁膜７の開口およびゲート絶縁膜３の開口を介して、第１導電層のキャパシタ接続配線８Ｃ１と電気的に接続されている。キャパシタ接続配線８Ｃ１と８Ｃ３は、行配線２Ｌや列配線４Ｌとは重なりを有しない。
【０１０５】
図１９の（ｃ）は、図１９の（ｂ）に示す状態の上にキャパシタ絶縁膜９を有し、その上に画素電極１０を有する構造を示す。画素電極１０は、キャパシタ絶縁膜９の開口と層間絶縁膜７の開口とゲート絶縁膜３の開口を介して、ドレインパッド５Ｐに電気的に接続されている。また、Ｎ／２行目とＮ／２＋１行目の画素電極１０とキャパシタ接続配線８Ｃ３が重なりを有する分Ｃｓが増えるので、図１９の（ｂ）に示すようにＮ／２行目とＮ／２＋１行目のキャパシタ電極８を、他行のキャパシタ電極８よりも小さくすることで、Ｃｓを同等に保つことができる。
【０１０６】
図２０の（ａ）は、絶縁基板１上に、半導体パターン６を有し、その上にソース電極４・列配線４Ｌ・ドレイン電極５・ドレイン接続配線５Ｃ・ドレインパッド５Ｐ・キャパシタ接続配線８Ｃ１を有し、その上にゲート絶縁膜３を有し、その上にゲート電極２・行配線２Ｌ・キャパシタ接続配線８Ｃ２を有する状態を示す。行配線２Ｌは横方向に延伸している。列配線４Ｌは縦方向に延伸し、上領域の列配線４ＬはＮ／２行目の画素の途中まで、下領域の列配線４ＬはＮ／２＋１行目の画素の途中までで終わっている。第２導電層のキャパシタ接続配線８Ｃ２は、第１導電層のキャパシタ接続配線８Ｃ１と、ゲート絶縁膜の開口を介して電気的に接続されている。また、キャパシタ接続配線８Ｃ１と８Ｃ２は、行配線２Ｌや列配線４Ｌとは重なりを有しない。図２０の（ａ）に示す状態では、連続する行配線２Ｌからゲート電極２が分岐している。しかし、複数のゲート電極２の間を行配線２Ｌがつなぎ、ゲート電極２が行配線２Ｌの役割を兼ね、ゲート電極２と行配線２Ｌが全体として行配線２Ｌの役割を果たしてもよい。図２０の（ａ）に示す状態では、連続する列配線４Ｌからソース電極４が分岐している。しかし、複数のソース電極４の間を列配線４Ｌがつなぎ、ソース電極４が列配線４Ｌの役割を兼ね、ソース電極４と列配線４Ｌが全体として列配線４Ｌの役割を果たしてもよい。
【０１０７】
図２０の（ｂ）は、図２０の（ａ）に示す状態の上に層間絶縁膜７を有し、その上にキャパシタ電極８・キャパシタ配線８Ｌ・キャパシタ接続配線８Ｃ３を有する状態を示す。図２０の（ｂ）に示す状態では、複数のキャパシタ電極８の間をキャパシタ配線８Ｌがつなぎ、キャパシタ電極８がキャパシタ配線８Ｌの役割を兼ね、キャパシタ電極８とキャパシタ配線８Ｌが全体としてキャパシタ配線の役割を果たしている。しかし、連続するキャパシタ配線８Ｌからキャパシタ電極８が分岐していてもよい。キャパシタ電極８の間をつなぐキャパシタ配線８Ｌとの全体をキャパシタ配線とみた時の中点のキャパシタ配線８Ｌの間をキャパシタ接続配線８Ｃ３がつなぎ、この中点のキャパシタ配線８Ｌがキャパシタ接続配線８Ｃ３を兼ね、中点のキャパシタ配線８Ｌとキャパシタ接続配線８Ｃ３が全体としてキャパシタ接続配線８Ｃ３の役割を果たしている。また、中点のキャパシタ配線８Ｌが、層間絶縁膜７の開口を介して、第２導電層のキャパシタ接続配線８Ｃ２と電気的に接続されている。
【０１０８】
図２０の（ｃ）は、図２０の（ｂ）に示す状態の上にキャパシタ絶縁膜９を有し、その上に画素電極１０を有する構造を示す。画素電極１０は、キャパシタ絶縁膜９の開口と層間絶縁膜７の開口とゲート絶縁膜３の開口を介して、ドレインパッド５Ｐに電気的に接続されている。また、Ｎ／２行目とＮ／２＋１行目の画素電極１０とキャパシタ接続配線８Ｃ３が重なりを有する分Ｃｓが増えるので、図１３の（ｂ）に示すようにＮ／２行目とＮ／２＋１行目のキャパシタ電極８を、他行のキャパシタ電極８よりも小さくすることで、Ｃｓを同等に保つことができる。
【０１０９】
図２１の（ａ）〜図２３の（ｂ）は、図４ＣのＴＦＴのように、絶縁基板１上に、ゲート電極２・行配線２Ｌ・ドレイン副電極５Ｓを有する第１導電層と、ゲート絶縁膜３と、ソース電極４・列配線４Ｌ・ドレイン電極５・キャパシタ電極８を有する第２導電層と、層間絶縁膜７と、画素電極１０を有する第３導電層をこの順に有する薄膜トランジスタアレイの製造工程を示す。上の平面図は有効領域の上からＮ／２行目、Ｎ／２＋１行目、Ｎ／２＋２行目の画素を示し、下の断面図は平面図の破線に沿った断面図である。
【０１１０】
図２１の（ａ）は、絶縁基板１上に、ゲート電極２・行配線２Ｌ・ドレイン副電極５Ｓを有し、その上にゲート絶縁膜３を有し、その上に半導体パターン６を有し、その上にソース電極４・列配線４Ｌ・ドレイン電極５・ドレイン接続配線５Ｃ・ドレインパッド５Ｐ・キャパシタ電極８・キャパシタ配線８Ｌ・キャパシタ接続配線８Ｃ２を有する状態を示す。行配線２Ｌは横方向に延伸している。列配線４Ｌは縦方向に延伸し、上領域の列配線４ＬはＮ／２行目の画素の途中まで、下領域の列配線４ＬはＮ／２＋１行目の画素の途中までで終わっている。ドレイン電極５はゲート絶縁膜３の開口を介してドレイン副電極５Ｓに接続され、ドレイン副電極５Ｓはゲート絶縁膜３を介してキャパシタ電極８と重なりを有する。図２１の（ａ）に示す状態では、複数のキャパシタ電極８の間をキャパシタ配線８Ｌがつなぎ、キャパシタ電極８がキャパシタ配線８Ｌの役割を兼ね、キャパシタ電極８とキャパシタ配線８Ｌが全体としてキャパシタ配線の役割を果たしている。しかし、連続するキャパシタ配線８Ｌからキャパシタ電極８が分岐していてもよい。キャパシタ電極８の間をつなぐキャパシタ配線８Ｌとの全体をキャパシタ配線とみた時の中点のキャパシタ配線８Ｌの間をキャパシタ接続配線８Ｃ２がつなぎ、この中点のキャパシタ配線８Ｌがキャパシタ接続配線８Ｃ２の役割を兼ね、中点のキャパシタ配線８Ｌとキャパシタ接続配線８Ｃ２が全体としてキャパシタ接続配線８Ｃ２の役割を果たしている。キャパシタ接続配線８Ｃ２は、行配線２Ｌや列配線４Ｌとは重なりを有しない。
【０１１１】
図２１の（ｂ）は、図２１の（ａ）に示す状態の上に層間絶縁膜７を有し、その上に画素電極１０を有する構造を示す。画素電極１０は、層間絶縁膜７の開口を介して、ドレインパッド５Ｐに電気的に接続されている。また、Ｎ／２行目とＮ／２＋１行目の画素電極１０とキャパシタ接続配線８Ｃ２が重なりを有する分Ｃｓが増えるので、図２１の（ａ）に示すようにＮ／２行目とＮ／２＋１行目のキャパシタ電極８を、他行のキャパシタ電極８よりも小さくすることで、Ｃｓを同等に保つことができる。
【０１１２】
図２２の（ａ）は、絶縁基板１上に、ゲート電極２・行配線２Ｌ・ドレイン副電極５Ｓ・キャパシタ接続配線８Ｃ１を有し、その上にゲート絶縁膜３を有し、その上に半導体パターン６を有し、その上にソース電極４・列配線４Ｌ・ドレイン電極５・ドレイン接続配線５Ｃ・ドレインパッド５Ｐを有する状態を示す。行配線２Ｌは横方向に延伸している。列配線４Ｌは縦方向に延伸し、上領域の列配線４ＬはＮ／２行目の画素の途中まで、下領域の列配線４ＬはＮ／２＋１行目の画素の途中までで終わっている。キャパシタ接続配線８Ｃ１は、行配線２Ｌや列配線４Ｌとは重なりを有しない。図２２の（ａ）に示す状態では、複数のキャパシタ電極８の間をキャパシタ配線８Ｌがつなぎ、キャパシタ電極８がキャパシタ配線８Ｌの役割を兼ね、キャパシタ電極８とキャパシタ配線８Ｌが全体としてキャパシタ配線の役割を果たしている。しかし、連続するキャパシタ配線８Ｌからキャパシタ電極８が分岐していてもよい。キャパシタ電極８の間をつなぐキャパシタ配線８Ｌとの全体をキャパシタ配線とみた時の中点のキャパシタ配線８Ｌが、ゲート絶縁膜３の開口を介して、第１導電層のキャパシタ接続配線８Ｃ１と電気的に接続されている。
【０１１３】
図２２の（ｂ）は、図２２の（ａ）に示す状態の上に層間絶縁膜７を有し、その上に画素電極１０を有する構造を示す。画素電極１０は、層間絶縁膜７の開口を介して、ドレインパッド５Ｐに電気的に接続されている。また、Ｎ／２行目とＮ／２＋１行目の画素電極１０とキャパシタ接続配線８Ｃ１が重なりを有する分Ｃｓが増えるので、図２２の（ａ）に示すようにＮ／２行目とＮ／２＋１行目のキャパシタ電極８が、他行のキャパシタ電極８よりも小さくすることで、Ｃｓを同等に保つことができる。
【０１１４】
図２３の（ａ）は、絶縁基板１上に、ゲート電極２・行配線２Ｌ・ドレイン副電極５Ｓ・キャパシタ接続配線８Ｃ１を有し、その上にゲート絶縁膜３を有し、その上に半導体パターン６を有し、その上にソース電極４・列配線４Ｌ・ドレイン電極５・ドレイン接続配線５Ｃ・ドレインパッド５Ｐ・キャパシタ接続配線８Ｃ２を有する状態を示す。行配線２Ｌは横方向に延伸している。列配線４Ｌは縦方向に延伸し、上領域の列配線４ＬはＮ／２行目の画素の途中まで、下領域の列配線４ＬはＮ／２＋１行目の画素の途中までで終わっている。図２３の（ａ）に示す状態では、複数のキャパシタ電極８の間をキャパシタ配線８Ｌがつなぎ、キャパシタ電極８がキャパシタ配線８Ｌの役割を兼ね、キャパシタ電極８とキャパシタ配線８Ｌが全体としてキャパシタ配線の役割を果たしている。しかし、連続するキャパシタ配線８Ｌからキャパシタ電極８が分岐していてもよい。キャパシタ電極８の間をつなぐキャパシタ配線８Ｌとの全体をキャパシタ配線とみた時の中点のキャパシタ配線８Ｌの間をキャパシタ接続配線８Ｃ２がつなぎ、中点のキャパシタ配線８Ｌがキャパシタ接続配線８Ｃ２の役割を兼ね、中点のキャパシタ配線８Ｌとキャパシタ接続配線８Ｃ２が全体としてキャパシタ接続配線８Ｃ２の役割を果たしている。また、中点のキャパシタ配線８Ｌが、ゲート絶縁膜の開口を介して、第１導電層のキャパシタ接続配線８Ｃ１と電気的に接続されている。キャパシタ接続配線８Ｃ１と８Ｃ２は、行配線２Ｌや列配線４Ｌとは重なりを有しない。
【０１１５】
図２３の（ｂ）は、図２３の（ａ）に示す状態上に層間絶縁膜７を有し、その上に画素電極１０を有する構造を示す。画素電極１０は、層間絶縁膜７の開口を介して、ドレインパッド５Ｐに電気的に接続されている。また、Ｎ／２行目とＮ／２行＋１目の画素電極１０とキャパシタ接続配線８Ｃ２が重なりを有する分Ｃｓが増えるので、図２３の（ａ）に示すようにＮ／２行目とＮ／２＋１行目のキャパシタ電極８を、他行のキャパシタ電極８よりも小さくすることで、Ｃｓを同等に保つことができる。
【０１１６】
図２４の（ａ）〜図２６の（ｂ）は、図４ＤのＴＦＴのように、絶縁基板１上に、ソース電極４・列配線４Ｌ・ドレイン電極５・ドレイン接続配線電極５Ｃを有する第１導電層と、ゲート絶縁膜３と、ゲート電極２・行配線２Ｌ・ドレイン副電極５Ｓを有する第２導電層と、層間絶縁膜７と、画素電極１０を有する第３導電層をこの順に有する薄膜トランジスタアレイの製造工程を示す。上の平面図は有効領域の上からＮ／２行目、Ｎ／２＋１行目、Ｎ／２＋２行目の画素を示し、下の断面図は平面図の破線に沿った断面図である。
【０１１７】
図２４の（ａ）は、絶縁基板１上に、半導体パターン６を有し、その上にソース電極４・列配線４Ｌ・ドレイン電極５・ドレイン接続配線５Ｃ・ドレインパッド５Ｐ・キャパシタ電極８・キャパシタ配線８Ｌ・キャパシタ接続配線８Ｃ１を有し、その上にゲート絶縁膜３を有し、その上にゲート電極２・行配線２Ｌ・ドレイン副電極５Ｓを有する状態を示す。行配線２Ｌは横方向に延伸している。列配線４Ｌは縦方向に延伸し、上領域の列配線４ＬはＮ／２行目の画素の途中まで、下領域の列配線４ＬはＮ／２＋１行目の画素の途中までで終わっている。ドレイン電極５はゲート絶縁膜３の開口を介してドレイン副電極５Ｓに接続され、ドレイン副電極５Ｓはゲート絶縁膜３を介してキャパシタ電極８と重なりを有する。図２４の（ａ）に示す状態では、複数のキャパシタ電極８の間をキャパシタ配線８Ｌがつなぎ、キャパシタ電極８がキャパシタ配線８Ｌの役割を兼ね、キャパシタ電極８とキャパシタ配線８Ｌが全体としてキャパシタ配線の役割を果たしている。しかし、連続するキャパシタ配線８Ｌからキャパシタ電極８が分岐していてもよい。キャパシタ電極８の間をつなぐキャパシタ配線８Ｌとの全体をキャパシタ配線とみた時の中点のキャパシタ配線８Ｌの間をキャパシタ接続配線８Ｃ１がつなぎ、中点のキャパシタ配線８Ｌがキャパシタ接続配線８Ｃ１の役割を兼ね、中点のキャパシタ配線８Ｌとキャパシタ接続配線８Ｃ１が全体としてキャパシタ接続配線８Ｃ１の役割を果たしている。キャパシタ接続配線８Ｃ１は、行配線２Ｌや列配線４Ｌとは重なりを有しない。
【０１１８】
図２４の（ｂ）に示す状態は、図２４の（ａ）に示す状態の上に層間絶縁膜７を有し、その上に画素電極１０を有する構造を示す。画素電極１０は、層間絶縁膜７の開口とゲート絶縁膜３の開口を介して、ドレインパッド５Ｐに電気的に接続されている。また、Ｎ／２行目とＮ／２＋１行目の画素電極１０とキャパシタ接続配線８Ｃ１が重なりを有する分Ｃｓが増えるので、図２４の（ａ）に示すようにＮ／２行目とＮ／２＋１行目のキャパシタ電極８を、他行のキャパシタ電極８よりも小さくすることで、Ｃｓを同等に保つことができる。
【０１１９】
図２５の（ａ）は、絶縁基板１上に、半導体パターン６を有し、その上にソース電極４・列配線４Ｌ・ドレイン電極５・ドレイン接続配線５Ｃ・ドレインパッド５Ｐを有し、その上にゲート絶縁膜３を有し、その上にゲート電極２・行配線２Ｌ・ドレイン副電極５Ｓ・キャパシタ接続配線８Ｃ２を有する状態を示す。行配線２Ｌは横方向に延伸している。列配線４Ｌは縦方向に延伸し、上領域の列配線４ＬはＮ／２行目の画素の途中まで、下領域の列配線４ＬはＮ／２＋１行目の画素の途中までで終わっている。キャパシタ接続配線８Ｃ２は、行配線２Ｌや列配線４Ｌとは重なりを有しない。図２５の（ａ）に示す状態では、複数のキャパシタ電極８の間をキャパシタ配線８Ｌがつなぎ、キャパシタ電極８がキャパシタ配線８Ｌの役割を兼ね、キャパシタ電極８とキャパシタ配線８Ｌが全体としてキャパシタ配線の役割を果たしている。しかし、連続するキャパシタ配線８Ｌからキャパシタ電極８が分岐していてもよい。キャパシタ電極８の間をつなぐキャパシタ配線８Ｌとの全体をキャパシタ配線とみた時の中点のキャパシタ配線８Ｌが、ゲート絶縁膜３の開口を介して、キャパシタ接続配線８Ｃ２と電気的に接続されている。キャパシタ接続配線８Ｃ２は、行配線２Ｌや列配線４Ｌとは重なりを有しない。
【０１２０】
図２５の（ｂ）は、図２５の（ａ）に示す状態の上に層間絶縁膜７を有し、その上に画素電極１０を有する構造を示す。画素電極１０は、層間絶縁膜７の開口およびゲート絶縁膜３の開口を介して、ドレインパッド５Ｐに電気的に接続されている。また、Ｎ／２行目とＮ／２＋１行目の画素電極１０とキャパシタ接続配線８Ｃ２が重なりを有する分Ｃｓが増えるので、図２５の（ａ）に示すようにＮ／２行目とＮ／２＋１行目のキャパシタ電極８を、他行のキャパシタ電極８よりも小さくすることで、Ｃｓを同等に保つことができる。
【０１２１】
図２６の（ａ）は、絶縁基板１上に、半導体パターン６を有し、その上にソース電極４・列配線４Ｌ・ドレイン電極５・ドレイン接続配線５Ｃ・ドレインパッド５Ｐ・キャパシタ接続配線８Ｃ１を有し、その上にゲート絶縁膜３を有し、その上にゲート電極２・行配線２Ｌ・ドレイン副電極５Ｓ・キャパシタ接続配線８Ｃ２を有する状態を示す。行配線２Ｌは横方向に延伸している。列配線４Ｌは縦方向に延伸し、上領域の列配線４ＬはＮ／２行目の画素の途中まで、下領域の列配線４ＬはＮ／２＋１行目の画素の途中までで終わっている。図２６の（ａ）に示す状態では、複数のキャパシタ電極８の間をキャパシタ配線８Ｌがつなぎ、キャパシタ電極８がキャパシタ配線８Ｌの役割を兼ね、キャパシタ電極８とキャパシタ配線８Ｌが全体としてキャパシタ配線の役割を果たしている。しかし、連続するキャパシタ配線８Ｌからキャパシタ電極８が分岐していてもよい。キャパシタ電極８の間をつなぐキャパシタ配線８Ｌとの全体をキャパシタ配線とみた時の中点のキャパシタ配線８Ｌの間をキャパシタ接続配線８Ｃ１がつなぎ、この中点のキャパシタ配線８Ｌがキャパシタ接続配線８Ｃ１を兼ね、中点のキャパシタ配線８Ｌとキャパシタ接続配線８Ｃ１が全体としてキャパシタ接続配線８Ｃ１の役割を果たしている。また、中点のキャパシタ配線８Ｌが、ゲート絶縁膜の開口を介して、第２導電層のキャパシタ接続配線８Ｃ２と電気的に接続されている。キャパシタ接続配線８Ｃ１と８Ｃ２は、行配線２Ｌや列配線４Ｌとは重なりを有しない。
【０１２２】
図２６の（ｂ）は、図２６の（ａ）に示す状態の上に層間絶縁膜７を有し、その上に画素電極１０を有する構造を示す。画素電極１０は、層間絶縁膜７の開口およびゲート絶縁膜３の開口を介して、ドレインパッド５Ｐに電気的に接続されている。また、Ｎ／２行目とＮ／２行＋１目の画素電極１０とキャパシタ接続配線８Ｃ２が重なりを有する分Ｃｓが増えるので、図２６の（ａ）に示すようにＮ／２行目とＮ／２＋１行目のキャパシタ電極８を、他行のキャパシタ電極８よりも小さくすることで、Ｃｓを同等に保つことができる。
【０１２３】
なお、ソース電極４・ドレイン電極５が半導体パターン６の上層にあるトップコンタクトの例を示したが、ソース電極４・ドレイン電極５が半導体パターン６の下層にあるボトムコンタクトでもよいし、ソース電極４・ドレイン電極５が半導体パターン６と同層であるコプレーナでもよい。
【０１２４】
絶縁基板１の材料としては、ガラスなどの無機物や、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）、ポリカーボネート、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリスチレン（ＰＳ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ナイロン（Ｎｙ）、エポキシなどの有機物を用いることができる。
【０１２５】
第１導電層、第２導電層、第３導電層、第４導電層の材料としては、Ａｌ、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｐｔ、Ｎｂ等の金属や、ＩＴＯ等の導電性酸化物、カーボン、導電性高分子等を用いることができる。第１導電層、第２導電層、第３導電層、第４導電層の製法としては、インクを印刷・焼成してもよいし、スパッタ等で全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよい。あるいは、スパッタ等で全面成膜後にレジスト印刷・エッチング・レジスト剥離によって形成してもよい。
【０１２６】
ゲート絶縁膜３、層間絶縁膜７、キャパシタ絶縁膜９の材料としては、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ等の無機物や、ポリビニルフェノール（ＰＶＰ）、エポキシ等の有機物を用いることができる。ゲート絶縁膜３、層間絶縁膜７、キャパシタ絶縁膜９の製法としては、スパッタ、ＣＶＤ等の真空成膜や、溶液の塗布・焼成によって得られる。
【０１２７】
半導体パターン６の材料としては、アモルファスＳｉ、ｐｏｌｙ−Ｓｉ等の無機半導体や、ポリチオフェン系、アセン系、アリルアミン系などの有機半導体や、Ｉｎ２Ｏ３系、Ｇａ２Ｏ３系、ＺｎＯ系、ＳｎＯ２系、ＩｎＧａＺｎＯ系、ＩｎＧａＳｎＯ系、ＩｎＳｎＺｎＯ系などの酸化物半導体を用いることができる。半導体パターン６の製法としては、プラズマＣＶＤ等で成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよい。あるいは、溶液をインクジェット、ディスペンサ、凸版印刷等で印刷・焼成する方法もある。
【０１２８】
なお、図５Ａ〜図５Ｄで示した構造では、図３７や図３９で示した構造に比べて、必要なソースドライバ出力端子１５Ｏの数が倍になる。しかし、各ソースドライバ出力端子１５Ｏの担当する画素数は半減しているので、ソースドライバ出力端子１５Ｏの数が倍になっても、ソースドライバでの消費電力量は倍より小さく、略同等である。また、ソースドライバでの消費電力量は、配線での消費電力量の減少分に比べて小さいので、ソースドライバでの消費電力量が増加した場合でも、全体での消費電力量は減少する。
【０１２９】
（第２の実施形態の詳細）
第２の実施形態に係る薄膜トランジスタアレイでは、複数の行配線２Ｌの少なくとも一部の一端にゲート給電線１１を接続し、２つの領域の一方に形成されている列配線４Ｌの２つの領域の他方と反対側の一端に第１のソース給電線１２を接続し、２つの領域の他方に形成されている列配線４Ｌの２つの領域の一方と反対側の一端に第２のソース給電線１２を接続し、キャパシタ配線８Ｌの両端または一端にキャパシタ給電線１３を接続することにより給電することができる。さらに、一端にゲート給電線１１が接続された行配線２Ｌの他端にゲート中間線１１Ｍを接続し、これを介してゲート給電線１１が接続されていない行配線２Ｌに接続してもよい。
【０１３０】
具体的には、図２Ａで示した構造では、例えば図２７Ａのように、ゲート給電線１１が行配線２Ｌの左端または右端に接続され、ソース給電線１２が上領域列配線４Ｌの上端に接続され、別のソース給電線１２が下領域列配線４Ｌの下端に接続され、キャパシタ給電線１３がキャパシタ配線８Ｌの上下端に接続されることで給電ができる。ゲート給電線１１はゲートドライバ１４の出力端子１４Ｏに接続され、ソース給電線１２はソースドライバ１５の出力端子１５Ｏに接続され、キャパシタ給電線１３は共通電極電位またはキャパシタ電源１６の出力端子１６ＯまたはＧＮＤ端子に接続される。（共通電極電位とは、薄膜トランジスタアレイと対向電極を有する対向基板の間に表示媒体を挟んだ構造の表示装置における、対向電極に印加する電位である。表示媒体が液晶の場合に好適に用いられる。一方、表示媒体が電気泳動粒子の場合、キャパシタ電源電位、ＧＮＤ電位、または共通電極電位が好適に用いられる。）
【０１３１】
図２７Ａの場合、有効領域以外でも配線同士の重なりが少なく、有効領域以外での消費電力量を抑えられる。図２７Ａにおいて有効領域以外で配線同士が重なるのは、ソース給電線１２とキャパシタ給電線１３の交差部（２（Ｍ−１）箇所）だけである。図２７Ａのゲートドライバ１４、ソースドライバ１５、キャパシタ電源１６の入力端子は記載を省略している。図２７Ａでは、ゲートドライバ１４が２個、ソースドライバ１５が２個に分離しているが、これに限定されない。例えば１個のゲートドライバと２個のソースドライバを用いてもよいし、２個または１個のゲート・ソース一体型ドライバを用いてもよい。
【０１３２】
あるいは図２Ａに示す構造では、例えば図２７Ｂのように、ゲート給電線１１が上領域行配線２Ｌまたは下領域行配線２Ｌの一方の左端または右端の一端に接続され、ゲート中間線１１Ｍの一端が上領域行配線２Ｌまたは下領域行配線２Ｌの一方の左端または右端の他端に接続され、ゲート中間線１１Ｍの他端が上領域行配線２Ｌまたは下領域行配線２Ｌの他方の左端または右端に接続され、ソース給電線１２が上領域列配線４Ｌの上端に接続され、別のソース給電線１２が下領域列配線４Ｌの下端に接続され、キャパシタ給電線１３がキャパシタ配線８Ｌの下端または上端に接続された給電ができる。ゲート給電線１１はゲートドライバ１４の出力端子１４Ｏに接続され、ソース給電線１２はソースドライバ１５の出力端子１５Ｏに接続され、キャパシタ給電線１３は共通電極電位またはキャパシタ電源１６の出力端子１６ＯまたはＧＮＤ端子に接続される。
【０１３３】
この場合、有効領域以外では配線同士が重なることが少なく、有効領域以外での消費電力量を抑えられる。図２７Ｂにおいて有効領域以外で配線同士が重なるのは、ソース給電線１２とキャパシタ給電線１３の交差部（（Ｍ−１）箇所）だけである。図２７Ｂのゲートドライバ１４、ソースドライバ１５、キャパシタ電源１６の入力端子は記載を省略している。図２７Ｂでは、ゲートドライバ１４が１個、ソースドライバ１５が２個に分離しているが、これに限定されない。例えば１個のゲートドライバと１個のソースドライバを用いてもよいし、１個のゲート・ソース一体型ドライバを用いてもよい。
【０１３４】
図２８の（ａ）〜図２８の（ｃ）は、図２７ＡのＴＦＴのように、絶縁基板１上に、ゲート電極２・行配線２Ｌを有する第１導電層と、ゲート絶縁膜３と、ソース電極４・列配線４Ｌ・ドレイン電極５を有する第２導電層と、層間絶縁膜７と、キャパシタ電極８・キャパシタ配線８Ｌを有する第３導電層と、キャパシタ絶縁膜９と、画素電極１０を有する第４導電層をこの順に有する薄膜トランジスタアレイの製造工程を示す。上の平面図は有効領域の上からＮ／２行目、Ｎ／２＋１行目、Ｎ／２＋２行目の画素２列分を示し、下の断面図は平面図の破線に沿った断面を表す。
【０１３５】
図２８の（ａ）は、絶縁基板１上に、ゲート電極２・行配線２Ｌを有し、その上にゲート絶縁膜３を有し、その上に半導体パターン６を有し、その上にソース電極４・列配線４Ｌ・ドレイン電極５・ドレインパッド５Ｐを有する状態を示す。行配線２Ｌは横方向に延伸している。列配線４Ｌは縦方向に延伸し、上領域の列配線４ＬはＮ／２行目の画素の途中まで、下領域の列配線４ＬはＮ／２＋１行目の画素の途中までで終わっている。図２８の（ａ）に示す状態では、連続する行配線２Ｌからゲート電極２が分岐している。しかし、複数のゲート電極２の間を行配線２Ｌがつなぎ、ゲート電極２が行配線２Ｌの役割を兼ね、ゲート電極２と行配線２Ｌが全体として行配線２Ｌの役割を果たしてもよい。図２８の（ａ）に示す状態では、連続する列配線４Ｌからソース電極４が分岐している。しかし、複数のソース電極４の間を列配線４Ｌがつなぎ、ソース電極４が列配線４Ｌの役割を兼ね、ソース電極４と列配線４Ｌが全体として列配線４Ｌの役割を果たしてもよい。
【０１３６】
図２８の（ｂ）は、図２８の（ａ）に示す状態の上に層間絶縁膜７を有し、その上にキャパシタ電極８・キャパシタ配線８Ｌを有する状態を示す。図２８の（ｂ）に示す状態では、複数のキャパシタ電極８の間をキャパシタ配線８Ｌがつなぎ、キャパシタ電極８がキャパシタ配線８Ｌの役割を兼ね、キャパシタ電極８とキャパシタ配線８Ｌが全体としてキャパシタ配線の役割を果たしている。しかし、連続するキャパシタ配線８Ｌからキャパシタ電極８が分岐していてもよい。
【０１３７】
図２８の（ｃ）は、図２８の（ｂ）に示す状態の上にキャパシタ絶縁膜９を有し、その上に画素電極１０を有する構造を示す。画素電極１０は、キャパシタ絶縁膜９の開口と層間絶縁膜７の開口を介して、ドレインパッド５Ｐに電気的に接続されている。
【０１３８】
図２Ｂで示した構造では、例えば図２７Ｃのように、ゲート給電線１１が行配線２Ｌの左端または右端に接続され、ソース給電線１２が上領域列配線４Ｌの上端に接続され、別のソース給電線１２が下領域列配線４Ｌの下端に接続され、キャパシタ給電線１３がキャパシタ接続配線８Ｌの左端または右端に接続されることで給電ができる。ゲート給電線１１はゲートドライバ出力端子１４Ｏに接続され、ソース給電線１２はソースドライバ出力端子１５Ｏに接続され、キャパシタ給電線１３は共通電圧出力端子またはキャパシタ電圧出力端子１６ＯまたはＧＮＤ端子に接続される。
【０１３９】
この場合、有効領域以外では配線同士が重なる部分を完全になくすことができ、有効領域以外での消費電力量を抑えられる。図２７Ｃに示すゲートドライバ１４、ソースドライバ１５、キャパシタ電源１６の入力端子は記載を省略している。図２７Ｃでは、ゲートドライバが２個、ソースドライバが２個に分離しているが、これに限定されない。例えば１個のゲートドライバと２個のソースドライバを用いてもよいし、２個または１個のゲート・ソース一体型ドライバを用いてもよい。
【０１４０】
あるいは図２Ｂに示す構造では、図２７Ｄのように、ゲート給電線１１が上領域行配線２Ｌまたは下領域行配線２Ｌの一方の左端または右端の一端に接続され、ゲート中間線１１Ｍの一端が上領域行配線２Ｌまたは下領域行配線２Ｌの一方の左端または右端の他端に接続され、ゲート中間線１１Ｍの他端が上領域または下領域の他方の左端または右端に接続され、ソース給電線１２が上領域列配線４Ｌの上端に接続され、別のソース給電線１２が下領域列配線４Ｌの下端に接続され、キャパシタ給電線１３がキャパシタ接続配線８Ｌの左端または右端に接続された給電ができる。ゲート給電線１１はゲートドライバ出力端子１４Ｏに接続され、ソース給電線１２はソースドライバ出力端子１５Ｏに接続され、キャパシタ給電線１３は共通電圧出力端子またはキャパシタ電圧出力端子１６ＯまたはＧＮＤ端子に接続される。
【０１４１】
この場合、有効領域以外では配線同士が重なる部分を完全になくすことができ、有効領域以外での消費電力量を抑えられる。図２７Ｄのゲートドライバ１４、ソースドライバ１５、キャパシタ電源１６の入力端子は記載を省略している。図２７Ｄでは、ゲートドライバが１個、ソースドライバが２個に分離しているが、これに限定されない。例えば１個のゲートドライバと１個のソースドライバを用いてもよいし、１個のゲート・ソース一体型ドライバを用いてもよい。
【０１４２】
図２９の（ａ）〜図２９の（ｃ）は、図４ＡのＴＦＴのように、絶縁基板１上に、ゲート電極２・行配線２Ｌを有する第１導電層と、ゲート絶縁膜３と、ソース電極４・列配線４Ｌ・ドレイン電極５を有する第２導電層と、層間絶縁膜７と、キャパシタ電極８・キャパシタ配線８Ｌを有する第３導電層と、キャパシタ絶縁膜９と、画素電極１０を有する第４導電層をこの順に有する薄膜トランジスタアレイの製造工程を示す。上の平面図は有効領域の上からＮ／２行目、Ｎ／２＋１行目、Ｎ／２＋２行目の画素２列分を示し、下の断面図は平面図の破線に沿った断面を表す。
【０１４３】
図２９の（ａ）は、絶縁基板１上に、ゲート電極２・行配線２Ｌ・キャパシタ接続配線８Ｃ１を有し、その上にゲート絶縁膜３を有し、その上に半導体パターン６を有し、その上にソース電極４・列配線４Ｌ・ドレイン電極５・ドレイン接続配線５Ｃ・ドレインパッド５Ｐ・キャパシタ接続配線８Ｃ２を有する状態を示す。行配線２Ｌは横方向に延伸している。列配線４Ｌは縦方向に延伸し、上領域の列配線４ＬはＮ／２行目の画素の途中まで、下領域の列配線４ＬはＮ／２＋１行目の画素の途中までで終わっている。第２導電層のキャパシタ接続配線８Ｃ２は、第１導電層のキャパシタ接続配線８Ｃ１と、ゲート絶縁膜３の開口を介して電気的に接続されている。また、キャパシタ接続配線８Ｃ１〜２は、行配線２Ｌや列配線４Ｌとは重なりを有しない。図２９の（ａ）に示す状態では、連続する行配線２Ｌからゲート電極２が分岐している。しかし、複数のゲート電極２の間を行配線２Ｌがつなぎ、ゲート電極２が行配線２Ｌの役割を兼ね、ゲート電極２と行配線２Ｌが全体として行配線２Ｌの役割を果たしてもよい。図２９の（ａ）に示す状態では、連続する列配線４Ｌからソース電極４が分岐している。しかし、複数のソース電極４の間を列配線４Ｌがつなぎ、ソース電極４が列配線４Ｌの役割を兼ね、ソース電極４と列配線４Ｌが全体として列配線４Ｌの役割を果たしてもよい。
【０１４４】
図２９の（ｂ）は、図２９の（ａ）に示す状態の上に層間絶縁膜７を有し、その上にキャパシタ電極８・キャパシタ配線８Ｌ・キャパシタ接続配線８Ｃ３を有する状態を示す。図２９の（ｂ）に示す状態では、複数のキャパシタ電極８の間をキャパシタ配線８Ｌがつなぎ、キャパシタ電極８がキャパシタ配線８Ｌの役割を兼ね、キャパシタ電極８とキャパシタ配線８Ｌが全体としてキャパシタ配線の役割を果たしている。しかし、連続するキャパシタ配線８Ｌからキャパシタ電極８が分岐していてもよい。キャパシタ電極８の間をつなぐキャパシタ配線８Ｌとの全体をキャパシタ配線とみた時の中点のキャパシタ配線８Ｌの間をキャパシタ接続配線８Ｃ３がつなぎ、この中点のキャパシタ配線８Ｌがキャパシタ接続配線８Ｃ３の役割を兼ね、中点のキャパシタ配線８Ｌとキャパシタ接続配線８Ｃ３が全体としてキャパシタ接続配線８Ｃ３の役割を果たしている。また、中点のキャパシタ配線８Ｌが、層間絶縁膜７の開口を介して、第２導電層のキャパシタ接続配線８Ｃ２と電気的に接続されている。
【０１４５】
図２９の（ｃ）は、図２９の（ｂ）に示す状態の上にキャパシタ絶縁膜９を有し、その上に画素電極１０を有する構造を示す。画素電極１０は、キャパシタ絶縁膜９の開口と層間絶縁膜７の開口を介して、ドレインパッド５Ｐに電気的に接続されている。また、Ｎ／２行目とＮ／２＋１行目の画素電極１０とキャパシタ接続配線８Ｃ３が重なりを有する分Ｃｓが増えるので、図２９の（ｂ）に示すようにＮ／２行目とＮ／２＋１行目のキャパシタ電極８を、他行のキャパシタ電極８よりも小さくすることで、Ｃｓを同等に保つことができる。
【０１４６】
あるいは第１の実施形態の詳細で示したように、キャパシタ接続配線８Ｃは、第１導電層のキャパシタ接続配線８Ｃ１、第２導電層のキャパシタ接続配線８Ｃ２、第３導電層のキャパシタ接続配線８Ｃ３のうちの１〜２層でもよい。また、図４Ｂに示すＴＦＴのように、ソース電極４・列配線４Ｌ・ドレイン電極５を有する第１導電層と、ゲート絶縁膜３と、ゲート電極２・行配線２Ｌを有する第２導電層と、層間絶縁膜７と、キャパシタ電極８・キャパシタ配線８Ｌを有する第３導電層と、キャパシタ絶縁膜９と、画素電極１０を有する第４導電層をこの順に有するＴＦＴアレイが、キャパシタ接続配線８Ｃを有してもよい。図４Ｃに示すＴＦＴのように、ゲート電極２・行配線２Ｌ・ドレイン副電極５Ｓを有する第１導電層と、ゲート絶縁膜３と、ソース電極４・列配線４Ｌ・ドレイン電極５・キャパシタ電極８・キャパシタ配線８Ｌを有する第２導電層と、層間絶縁膜７と、画素電極１０を有する第３導電層をこの順に有するＴＦＴアレイが、キャパシタ接続配線８Ｃを有してもよい。図４Ｄに示すＴＦＴのように、ソース電極４・列配線４Ｌ・ドレイン電極５・キャパシタ電極８・キャパシタ配線８Ｌを有する第１導電層と、ゲート絶縁膜３と、ゲート電極２・行配線２Ｌ・ドレイン副電極５Ｓを有する第２導電層と、層間絶縁膜７と、画素電極１０を有する第３導電層をこの順に有するＴＦＴアレイが、キャパシタ接続配線８Ｃを有してもよい。
【０１４７】
なお、ソース電極４・ドレイン電極５が半導体パターン６の上層にあるトップコンタクトの例を示したが、ソース電極４・ドレイン電極５が半導体パターン６の下層にあるボトムコンタクトでもよいし、ソース電極４・ドレイン電極５が半導体パターン６と同層であるコプレーナでもよい。
【０１４８】
第２の実施形態に係る薄膜トランジスタアレイも、第１の実施形態に係る薄膜トランジスタアレイと同様の材料を用いて、同様の方法で形成することができる。
【０１４９】
なお、図２７Ａ〜図２７Ｄに示す構造では、図３７や図３９で示す構造に比べて、必要なソースドライバ出力端子１５Ｏの数が倍になる。しかし、各ソースドライバ出力端子１５Ｏの担当する画素数は半減しているので、ソースドライバ出力端子１５Ｏの数が倍になっても、ソースドライバでの消費電力量は倍より小さく、略同等である。また、ソースドライバでの消費電力量は配線での消費電力量の減少に比べて小さいので、ソースドライバでの消費電力量が増加した場合でも、全体での消費電力量は減少する。
【０１５０】
（第３の実施形態の詳細）
第３の実施形態に係る薄膜トランジスタアレイでは、複数の行配線２Ｌの少なくとも一部の一端にゲート給電線１１を接続し、２つの領域の一方に形成されている列配線４Ｌの２つの領域の他方と反対側の一端に第１のソース給電線１２を接続し、２つの領域の他方に形成されている列配線４Ｌの２つの領域の一方と反対側の一端に第２のソース給電線１２を接続し、キャパシタ配線８Ｌの両端または一端にキャパシタ給電線１３を接続することにより給電することができる。さらに、一端にゲート給電線１１が接続された行配線２Ｌの他端にゲート中間線１１Ｍを接続し、これを介してゲート給電線１１が接続されていない行配線２Ｌに接続してもよい。
【０１５１】
具体的には、図３Ａで示した構造では、例えば図３０Ａのように、ゲート給電線１１が行配線２Ｌの左端または右端に接続され、ソース給電線１２が上領域列配線４Ｌの上端に接続され、別のソース給電線１２が下領域列配線４Ｌの下端に接続され、キャパシタ給電線１３がキャパシタ配線８Ｌの上下端に接続されることで給電ができる。ゲート給電線１１はゲートドライバ１４の出力端子１４Ｏに接続され、ソース給電線１２はソースドライバ１５の出力端子１５Ｏに接続され、キャパシタ給電線１３は共通電極電位またはキャパシタ電源１６の出力端子１６ＯまたはＧＮＤ端子に接続される。（共通電極電位とは、薄膜トランジスタアレイと対向電極を有する対向基板の間に表示媒体を挟んだ構造の表示装置における、対向電極に印加する電位である。表示媒体が液晶の場合に好適に用いられる。一方、表示媒体が電気泳動粒子の場合、キャパシタ電源電位、ＧＮＤ電位、または共通電極電位が好適に用いられる。）
【０１５２】
図３０Ａの場合、有効領域以外でも配線同士の重なりが少なく、有効領域以外での消費電力量を抑えられる。図３０Ａにおいて有効領域以外で配線同士が重なるのは、ソース給電線１２とキャパシタ給電線１３の交差部（（４Ｍ−２）箇所）だけである。図３０Ａのゲートドライバ１４、ソースドライバ１５、キャパシタ電源１６の入力端子は記載を省略している。図３０Ａでは、ゲートドライバ１４が２個、ソースドライバ１５が２個に分離しているが、これに限定されない。例えば１個のゲートドライバと２個のソースドライバを用いてもよいし、２個または１個のゲート・ソース一体型ドライバを用いてもよい。
【０１５３】
あるいは図３Ａに示す構造では、例えば図３０Ｂのように、ゲート給電線１１が上領域行配線２Ｌまたは下領域行配線２Ｌの一方の左端または右端の一端に接続され、ゲート中間線１１Ｍの一端が上領域行配線２Ｌまたは下領域行配線２Ｌの一方の左端または右端の他端に接続され、ゲート中間線１１Ｍの他端が上領域行配線２Ｌまたは下領域行配線２Ｌの他方の左端または右端に接続され、ソース給電線１２が上領域列配線４Ｌの上端に接続され、別のソース給電線１２が下領域列配線４Ｌの下端に接続され、キャパシタ給電線１３がキャパシタ配線８Ｌの下端または上端に接続された給電ができる。ゲート給電線１１はゲートドライバ１４の出力端子１４Ｏに接続され、ソース給電線１２はソースドライバ１５の出力端子１５Ｏに接続され、キャパシタ給電線１３は共通電極電位またはキャパシタ電源１６の出力端子１６ＯまたはＧＮＤ端子に接続される。
【０１５４】
この場合、有効領域以外では配線同士が重なることが少なく、有効領域以外での消費電力量を抑えられる。図３０Ｂにおいて有効領域以外で配線同士が重なるのは、ソース給電線１２とキャパシタ給電線１３の交差部（（２Ｍ−１）箇所）だけである。図３０Ｂのゲートドライバ１４、ソースドライバ１５、キャパシタ電源１６の入力端子は記載を省略している。図３０Ｂでは、ゲートドライバ１４が１個、ソースドライバ１５が２個に分離しているが、これに限定されない。例えば１個のゲートドライバと１個のソースドライバを用いてもよいし、１個のゲート・ソース一体型ドライバを用いてもよい。
【０１５５】
図３１の（ａ）〜図３１の（ｃ）は、図４ＡのＴＦＴのように、絶縁基板１上に、ゲート電極２・行配線２Ｌを有する第１導電層と、ゲート絶縁膜３と、ソース電極４・列配線４Ｌ・ドレイン電極５を有する第２導電層と、層間絶縁膜７と、キャパシタ電極８・キャパシタ配線８Ｌを有する第３導電層と、キャパシタ絶縁膜９と、画素電極１０を有する第４導電層をこの順に有する薄膜トランジスタアレイの製造工程を示す。上の平面図は有効領域の上からＮ／２行目、Ｎ／２＋１行目、Ｎ／２＋２行目の画素１列分を示し、下の断面図は平面図の破線に沿った断面を表す。
【０１５６】
図３１の（ａ）は、絶縁基板１上に、ゲート電極２・行配線２Ｌを有し、その上にゲート絶縁膜３を有し、その上に半導体パターン６を有し、その上にソース電極４・列配線４Ｌ・ドレイン電極５・ドレインパッド５Ｐを有する状態を示す。行配線２Ｌは横方向に延伸している。列配線４Ｌは縦方向に延伸し、上領域の列配線４ＬはＮ／２行目の画素の途中まで、下領域の列配線４ＬはＮ／２＋１行目の画素の途中までで終わっている。図３１の（ａ）に示す状態では、連続する行配線２Ｌからゲート電極２が分岐している。しかし、複数のゲート電極２の間を行配線２Ｌがつなぎ、ゲート電極２が行配線２Ｌの役割を兼ね、ゲート電極２と行配線２Ｌが全体として行配線２Ｌの役割を果たしてもよい。図３１の（ａ）に示す状態では、連続する列配線４Ｌからソース電極４が分岐している。しかし、複数のソース電極４の間を列配線４Ｌがつなぎ、ソース電極４が列配線４Ｌの役割を兼ね、ソース電極４と列配線４Ｌが全体として列配線４Ｌの役割を果たしてもよい。
【０１５７】
図３１の（ｂ）は、図３１の（ａ）に示す状態の上に層間絶縁膜７を有し、その上にキャパシタ電極８・キャパシタ配線８Ｌを有する状態を示す。図３１の（ｂ）に示す状態では、複数のキャパシタ電極８の間をキャパシタ配線８Ｌがつなぎ、キャパシタ電極８がキャパシタ配線８Ｌの役割を兼ね、キャパシタ電極８とキャパシタ配線８Ｌが全体としてキャパシタ配線の役割を果たしている。しかし、連続するキャパシタ配線８Ｌからキャパシタ電極８が分岐していてもよい。
【０１５８】
図３１の（ｃ）は、図３１の（ｂ）に示す状態の上にキャパシタ絶縁膜９を有し、その上に画素電極１０を有する構造を示す。画素電極１０は、キャパシタ絶縁膜９の開口と層間絶縁膜７の開口を介して、ドレインパッド５Ｐに電気的に接続されている。
【０１５９】
図３Ｂに示す構造では、図３０Ｃのように、ゲート給電線１１が行配線２Ｌの左端または右端に接続され、ソース給電線１２が上領域列配線４Ｌの上端に接続され、別のソース給電線１２が下領域列配線４Ｌの下端に接続され、キャパシタ給電線１３がキャパシタ接続配線８Ｌの左端または右端に接続された給電ができる。ゲート給電線１１はゲートドライバ出力端子１４Ｏに接続され、ソース給電線１２はソースドライバ出力端子１５Ｏに接続され、キャパシタ給電線１３は共通電圧出力端子またはキャパシタ電圧出力端子１６ＯまたはＧＮＤ端子に接続される。
【０１６０】
この場合、有効領域以外では配線同士が重なる部分を完全になくすことができ、有効領域以外での消費電力量を抑えられる。図３０Ｃに示すゲートドライバ１４、ソースドライバ１５、キャパシタ電源１６の入力端子は記載を省略している。図３０Ｃでは、ゲートドライバが２個、ソースドライバが２個に分離しているが、これに限定されない。例えば１個のゲートドライバと２個のソースドライバを用いてもよいし、２個または１個ゲート・ソース一体型ドライバを用いてもよい。
【０１６１】
あるいは図３Ｂに示す構造では、例えば図３０Ｄのように、ゲート給電線１１が上領域行配線２Ｌまたは下領域行配線２Ｌの一方の左端または右端の一端に接続され、ゲート中間線１１Ｍの一端が上領域行配線２Ｌまたは下領域行配線２Ｌの一方の左端または右端の他端に接続され、ゲート中間線１１Ｍの他端が上領域または下領域の他方の左端または右端に接続され、ソース給電線１２が上領域列配線４Ｌの上端に接続され、別のソース給電線１２が下領域列配線４Ｌの下端に接続され、キャパシタ給電線１３がキャパシタ接続配線８Ｌの左端または右端に接続された給電ができる。ゲート給電線１１はゲートドライバ出力端子１４Ｏに接続され、ソース給電線１２はソースドライバ出力端子１５Ｏに接続され、キャパシタ給電線１３は共通電圧出力端子またはキャパシタ電圧出力端子１６ＯまたはＧＮＤ端子に接続される。
【０１６２】
この場合、有効領域以外では配線同士が重なる部分を完全になくすことができ、有効領域以外での消費電力量を抑えられる。図３０Ｄに示すゲートドライバ１４、ソースドライバ１５、キャパシタ電源１６の入力端子は記載を省略している。図３０Ｄでは、ゲートドライバが１個、ソースドライバが２個に分離しているが、これに限定されない。例えば１個のゲートドライバと１個のソースドライバを用いてもよいし、１個のゲート・ソース一体型ドライバを用いてもよい。
【０１６３】
図３２の（ａ）〜図３２の（ｃ）は、図４ＡのＴＦＴのように、絶縁基板１上に、ゲート電極２・行配線２Ｌを有する第１導電層と、ゲート絶縁膜３と、ソース電極４・列配線４Ｌ・ドレイン電極５を有する第２導電層と、層間絶縁膜７と、キャパシタ電極８・キャパシタ配線８Ｌを有する第３導電層と、キャパシタ絶縁膜９と、画素電極１０を有する第４導電層をこの順に有する薄膜トランジスタアレイの製造工程を示す。上の平面図は有効領域の上からＮ／２行目、Ｎ／２＋１行目、Ｎ／２＋２行目の画素１列分を示し、下の断面図は平面図の破線に沿った断面を表す。
【０１６４】
図３２の（ａ）は、絶縁基板１上に、ゲート電極２・行配線２Ｌ・キャパシタ接続配線８Ｃ１を有し、その上にゲート絶縁膜３を有し、その上に半導体パターン６を有し、その上にソース電極４・列配線４Ｌ・ドレイン電極５・ドレイン接続配線５Ｃ・ドレインパッド５Ｐ・キャパシタ接続配線８Ｃ２を有する状態を示す。行配線２Ｌは横方向に延伸している。列配線４Ｌは縦方向に延伸し、上領域の列配線４ＬはＮ／２行目の画素の途中まで、下領域の列配線４ＬはＮ／２＋１行目の画素の途中までで終わっている。第２導電層のキャパシタ接続配線８Ｃ２は、第１導電層のキャパシタ接続配線８Ｃ１と、ゲート絶縁膜３の開口を介して電気的に接続されている。また、キャパシタ接続配線８Ｃ１〜２は、行配線２Ｌや列配線４Ｌとは重なりを有しない。図３２の（ａ）に示す状態では、連続する行配線２Ｌからゲート電極２が分岐している。しかし、複数のゲート電極２の間を行配線２Ｌがつなぎ、ゲート電極２が行配線２Ｌの役割を兼ね、ゲート電極２と行配線２Ｌが全体として行配線２Ｌの役割を果たしてもよい。図３２の（ａ）に示す状態では、連続する列配線４Ｌからソース電極４が分岐している。しかし、複数のソース電極４の間を列配線４Ｌがつなぎ、ソース電極４が列配線４Ｌの役割を兼ね、ソース電極４と列配線４Ｌが全体として列配線４Ｌの役割を果たしてもよい。
【０１６５】
図３２の（ｂ）は、図３２の（ａ）に示す状態の上に層間絶縁膜７を有し、その上にキャパシタ電極８・キャパシタ配線８Ｌ・キャパシタ接続配線８Ｃ３を有する状態を示す。図３２の（ｂ）に示す状態では、複数のキャパシタ電極８の間をキャパシタ配線８Ｌがつなぎ、キャパシタ電極８がキャパシタ配線８Ｌの役割を兼ね、キャパシタ電極８とキャパシタ配線８Ｌが全体としてキャパシタ配線の役割を果たしている。しかし、連続するキャパシタ配線８Ｌからキャパシタ電極８が分岐していてもよい。キャパシタ電極８の間をつなぐキャパシタ配線８Ｌとの全体をキャパシタ配線とみた時の中点のキャパシタ配線８Ｌの間をキャパシタ接続配線８Ｃ３がつなぎ、この中点のキャパシタ配線８Ｌがキャパシタ接続配線８Ｃ３の役割を兼ね、中点のキャパシタ配線８Ｌとキャパシタ接続配線８Ｃ３が全体としてキャパシタ接続配線８Ｃ３の役割を果たしている。また、中点のキャパシタ配線８Ｌが、層間絶縁膜７の開口を介して、第２導電層のキャパシタ接続配線８Ｃ２と電気的に接続されている。
【０１６６】
図３２の（ｃ）は、図３２の（ｂ）に示す状態の上にキャパシタ絶縁膜９を有し、その上に画素電極１０を有する構造を示す。画素電極１０は、キャパシタ絶縁膜９の開口と層間絶縁膜７の開口を介して、ドレインパッド５Ｐに電気的に接続されている。また、Ｎ／２行目とＮ／２＋１行目の画素電極１０とキャパシタ接続配線８Ｃ３が重なりを有する分Ｃｓが増えるので、図３２の（ｂ）に示すようにＮ／２行目とＮ／２＋１行目のキャパシタ電極８を、他行のキャパシタ電極８よりも小さくすることで、Ｃｓを同等に保つことができる。
【０１６７】
あるいは第１の実施形態の詳細で示したように、キャパシタ接続配線８Ｃは、第１導電層のキャパシタ接続配線８Ｃ１、第２導電層のキャパシタ接続配線８Ｃ２、第３導電層のキャパシタ接続配線８Ｃ３のうちの１〜２層でもよい。また、図４Ｂに示すＴＦＴのように、ソース電極４・列配線４Ｌ・ドレイン電極５を有する第１導電層と、ゲート絶縁膜３と、ゲート電極２・行配線２Ｌを有する第２導電層と、層間絶縁膜７と、キャパシタ電極８・キャパシタ配線８Ｌを有する第３導電層と、キャパシタ絶縁膜９と、画素電極１０を有する第４導電層をこの順に有するＴＦＴアレイが、キャパシタ接続配線８Ｃを有してもよい。図４Ｃに示すＴＦＴのように、ゲート電極２・行配線２Ｌ・ドレイン副電極５Ｓを有する第１導電層と、ゲート絶縁膜３と、ソース電極４・列配線４Ｌ・ドレイン電極５・キャパシタ電極８・キャパシタ配線８Ｌを有する第２導電層と、層間絶縁膜７と、画素電極１０を有する第３導電層をこの順に有するＴＦＴアレイが、キャパシタ接続配線８Ｃを有してもよい。図４Ｄに示すＴＦＴのように、ソース電極４・列配線４Ｌ・ドレイン電極５・キャパシタ電極８・キャパシタ配線８Ｌを有する第１導電層と、ゲート絶縁膜３と、ゲート電極２・行配線２Ｌ・ドレイン副電極５Ｓを有する第２導電層と、層間絶縁膜７と、画素電極１０を有する第３導電層をこの順に有するＴＦＴアレイが、キャパシタ接続配線８Ｃを有してもよい。
【０１６８】
なお、ソース電極４・ドレイン電極５が半導体パターン６の上層にあるトップコンタクトの例を示したが、ソース電極４・ドレイン電極５が半導体パターン６の下層にあるボトムコンタクトでもよいし、ソース電極４・ドレイン電極５が半導体パターン６と同層であるコプレーナでもよい。
【０１６９】
第３の実施形態に係る薄膜トランジスタアレイも、第１の実施形態に係る薄膜トランジスタアレイと同様の材料を用いて、同様の方法で形成することができる。
【０１７０】
なお、図３０Ａ〜図３０Ｄに示す構造では、図３７や図３９で示す構造に比べて、必要なソースドライバ出力端子１５Ｏの数が４倍になる。しかし、各ソースドライバ出力端子１５Ｏの担当する画素数は４分の１に減っているので、ソースドライバ出力端子１５Ｏの数が４倍になっても、ソースドライバでの消費電力量は４倍より小さく、略同等である。また、ソースドライバでの消費電力量は、配線での消費電力量の減少に比べて小さいので、ソースドライバでの消費電力量が増加した場合でも、全体での消費電力量は減少する。
【実施例】
【０１７１】
（実施例１）
図１Ｂに示すＴＦＴを作製した。列配線数２Ｍ＝６９０、行配線数Ｎ／２＝９６である。図５Ｄの接続を行い、１行ストライプ画像を用いて１行ずつ＋１５Ｖと−１５Ｖの書込を交互に行った。ソースドライバＩＣの電源の電流波形をオシロスコープ（キーサイト製、Ｉｎｆｉｎｉｖｉｓｉｏｎ  ＤＳＯ−Ｘ  ４０２４Ａ）の電流プローブを用いて観測でき、書込中の正電源の平均電流は０．７ｍＡ、負電源の平均電流は−０．７ｍＡであった。電圧±１５Ｖを乗じて求めた消費電力は計２１ｍＷであり、さらにフレーム時間２０ｍｓを乗じて求めた消費電力量は０．４２ｍＪ／フレームである。これが列配線での消費電力量である。また、ゲートドライバＩＣの電源の電流波形をオシロスコープの電流プローブを用いて観測しようとしたが、小さくて観測できなかった。即ち、行配線での消費電力量は列配線での消費電力量より小さい。また、ドライバＩＣの論理電源の消費電力量は０．０６ｍＪ／フレーム以下であった。【０１７２】
（実施例２）
図２Ｂに示すＴＦＴを作製した。列配線数２Ｍ＝６９０、行配線数Ｎ／２＝９６である。図２７Ｄの接続を行い、１行ストライプ画像を用いて１行ずつ＋１５Ｖと−１５Ｖの書込を交互に行った。ソースドライバＩＣの電源の電流波形をオシロスコープの電流プローブを用いて観測でき、書込中の正電源の平均電流は０．７ｍＡ、負電源の平均電流は−０．７ｍＡであった。電圧±１５Ｖを乗じて求めた消費電力は計２１ｍＷであり、さらにフレーム時間２０ｍｓを乗じて求めた消費電力量は０．４２ｍＪ／フレームである。これが列配線での消費電力量である。また、ゲートドライバＩＣの電源の電流波形をオシロスコープの電流プローブを用いて観測しようとしたが、小さくて観測できなかった。即ち、行配線での消費電力量は列配線での消費電力量より小さい。また、ドライバＩＣの論理電源の消費電力量は０．０６ｍＪ／フレーム以下であった。【０１７３】
（実施例３）
図３Ｂに示すＴＦＴを作製した。列配線数４Ｍ＝１３８０、行配線数Ｎ／４＝４８である。図３０Ｄの接続を行い、１行ストライプ画像を用いて１行ずつ＋１５Ｖと−１５Ｖの書込を交互に行った。ソースドライバＩＣの電源の電流波形をオシロスコープの電流プローブを用いて観測でき、書込中の正電源の平均電流は０．４ｍＡ、負電源の平均電流は−０．４ｍＡであった。電圧±１５Ｖを乗じて求めた消費電力は計１２ｍＷであり、さらにフレーム時間２０ｍｓを乗じて求めた消費電力量は０．２４ｍＪ／フレームである。これが列配線での消費電力量である。また、ゲートドライバＩＣの電源の電流波形をオシロスコープの電流プローブを用いて観測しようとしたが、小さくて観測できなかった。即ち、行配線での消費電力量は列配線での消費電力量より小さい。また、ドライバＩＣの論理電源の消費電力量は０．０６ｍＪ／フレーム以下であった。【０１７４】
以上では、キャパシタ接続配線を備えた実施例を用いて各測定を行った。しかしながら、図１Ａ、図２Ａ、図３Ａに示した有効領域の中央にキャパシタ接続配線を備えない実施形態においても同様の結果が得られる。【０１７５】
（比較例）
図３８に示すＴＦＴを作製した。列配線数Ｍ＝３４５、行配線数Ｎ＝１９２である。図３９の接続を行い、１行ストライプ画像を用いて１行ずつ＋１５Ｖと−１５Ｖの書込を交互に行った。ソースドライバＩＣの電源の電流波形をオシロスコープの電流プローブを用いて観測でき、書込中の正電源の平均電流は１．４ｍＡ、負電源の平均電流は−１．４ｍＡであった。電圧±１５Ｖを乗じて求めた消費電力は計４２ｍＷであり、さらにフレーム時間２０ｍｓを乗じて求めた消費電力量は０．８４ｍＪ／フレームである。これが列配線での消費電力量である。また、ゲートドライバＩＣの電源の電流波形をオシロスコープの電流プローブを用いて観測しようとしたが、小さくて観測できなかった。即ち、行配線での消費電力量は列配線での消費電力量より小さい。また、ドライバＩＣの論理電源の消費電力量は０．０６ｍＪ／フレーム以下であった。
【産業上の利用可能性】
【０１７６】
本発明は、電子ペーパー等の表示装置に用いることができる。
【符号の説明】
【０１７７】
１    …  絶縁基板
２    …  ゲート電極
２Ｌ  …  行配線
３    …  ゲート絶縁膜
４    …  ソース電極
４Ｌ  …  列配線
５    …  ドレイン電極
５Ｃ  …  ドレイン接続配線
５Ｐ  …  ドレインパッド
５Ｓ  …  ドレイン副電極
６    …  半導体パターン
６Ｃ  …  チャネル部
７    …  層間絶縁膜
８    …  キャパシタ電極
８Ｌ  …  キャパシタ配線
８Ｃ  …  キャパシタ接続配線
８Ｃ１  …  キャパシタ接続配線（第１導電層）
８Ｃ２  …  キャパシタ接続配線（第２導電層）
８Ｃ３  …  キャパシタ接続配線（第３導電層）
９    …  キャパシタ絶縁膜
１０    …  画素電極
１１    …  ゲート給電線
１１Ｍ  …  ゲート中間線
１２    …  ソース給電線
１３    …  キャパシタ給電線
１４    …  ゲートドライバ
１４Ｏ  …  ゲートドライバ出力端子
１５    …  ソースドライバ
１５Ｏ  …  ソースドライバ出力端子
１６    …  キャパシタ電源
１６Ｏ  …  キャパシタ電圧出力端子
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７Ａ】
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【図２７Ｂ】
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【図２７Ｃ】
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【図２７Ｄ】
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【図２８】
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【図２９】
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【図３０Ａ】
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【図３０Ｂ】
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【図３０Ｃ】
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【図３０Ｄ】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
2020045297.tif 000052
【図３６】
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【図３７】
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【図３８】
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【図３９】
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【手続補正書】
【提出日】令和3年1月15日(2021.1.15)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図３２
【補正方法】変更
【補正の内容】
【図３２】
2020045297.tif 000057
【国際調査報告】
2020045297.tif 000058
2020045297.tif 000059