(57)【要約】  ゲート駆動回路は、第１の端子、第２の端子、およびゲート端子を有する半導体スイッチをオンオフ制御するゲート駆動部と、ゲート駆動部とゲート端子との間に接続されたゲート抵抗と、ゲート駆動部と第１の端子との間に接続され、ゲート駆動部が半導体スイッチをターンオフさせる場合に、配線インダクタンスの起電圧によって第１の端子に発生する負電位の大きさに応じて、半導体スイッチのゲート電荷がゲート抵抗を介して放電される放電速度を遅らせる方向に変化させるゲート放電電流調整回路と、を備える。
2020095351.tif 000002
【特許請求の範囲】
【請求項１】
第１の端子、第２の端子、およびゲート端子を有する半導体スイッチをオンオフ制御するゲート駆動部と、
前記ゲート駆動部と前記ゲート端子との間に接続されたゲート抵抗と、
前記ゲート駆動部と前記第１の端子との間に接続され、前記ゲート駆動部が前記半導体スイッチをターンオフさせる場合に、配線インダクタンスの起電圧によって前記第１の端子に発生する負電位の大きさに応じて、前記半導体スイッチのゲート電荷が前記ゲート抵抗を介して放電される放電速度を遅らせる方向に変化させるゲート放電電流調整回路と、
を備えるゲート駆動回路。
【請求項２】
前記ゲート放電電流調整回路は、基準とする電位から前記第１の端子に対して電流を流すことで、前記放電速度を遅らせる方向に変化させる、
請求項１に記載のゲート駆動回路。
【請求項３】
前記ゲート放電電流調整回路は、
前記第１の端子と前記ゲート駆動部との間に接続された第１の抵抗と、
前記基準とする電位を供給する電圧源と、
第１のダイオード、第２の抵抗、およびコンデンサが任意の順序で直列接続されることで構成された直列回路と、
を含んで構成され、
前記直列回路は、一端が前記第１の抵抗と前記ゲート駆動部との接続点に接続され、他端が前記電圧源に接続されている、
請求項２に記載のゲート駆動回路。
【請求項４】
前記電圧源は、複数の前記半導体スイッチによりハーフブリッジが構成されている場合には、前記ハーフブリッジの下アームのゲート駆動用電源である、
請求項３に記載のゲート駆動回路。
【請求項５】
前記ゲート放電電流調整回路は、
前記第１の端子と前記ゲート駆動部との間に接続された第１の抵抗と、
前記第１の抵抗と前記ゲート駆動部との接続点と、前記第１の端子に接続された配線インダクタンスの下流側との間に接続された第３の抵抗と、
を含んで構成され、
前記基準とする電位を、前記配線インダクタンスの下流側の電位とする、
請求項２に記載のゲート駆動回路。
【請求項６】
前記ゲート放電電流調整回路は、
前記第１の端子と前記ゲート駆動部との間に接続された第１の抵抗と、
第２のダイオード、および第４の抵抗が任意の順序で直列接続されることで構成された直列回路と、
を含んで構成され、
前記直列回路は、一端が前記第１の抵抗と前記ゲート駆動部との接続点に接続され、他端がＧＮＤに接続され、
前記基準とする電位を前記ＧＮＤとする、
請求項２に記載のゲート駆動回路。
【請求項７】
請求項１から６のいずれか１項に記載のゲート駆動回路、
を備えた電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチをオンオフ制御するゲート駆動回路、およびゲート駆動回路を備えた電力変換装置に関する。
【背景技術】
【０００２】
半導体スイッチ、中でも電圧駆動形の半導体スイッチは、制御端子であるゲート端子に印加される電圧に応じて、主電流が入出力される二つの端子間の抵抗値が変化することで、流れる電流が変化する。電圧駆動形の半導体スイッチとしては、電力用のＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｃｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等が知られている。【０００３】
電圧駆動形の半導体スイッチは、スイッチング動作が高速であるという特徴を有しており、高周波の電力変換装置によく用いられている。しかしながら、電圧駆動形の半導体スイッチのスイッチングが高速化されると、ターンオフ時の電流遮断により、半導体スイッチに印加されるサージ電圧も大きくなる。【０００４】
ここで、ターンオフ時の電流遮断によるサージ電圧の発生メカニズムについて説明する。プリント基板のパターン、バスバーなど、電流が流れる配線には必ず寄生的なインダクタンス成分が存在する。【０００５】
オンしている半導体スイッチの順方向に電源からの電流が流れている時に、オンしている半導体スイッチをターンオフさせて電流を遮断する場合を考える。この場合、配線の寄生インダクタンスには電流の時間変化率に比例した起電圧が、電流の変化を妨げる方向に発生する。この起電圧は、ターンオフした半導体スイッチに対しては、電源の電圧に対して積み上がる方向となる。この起電圧は、一般的にサージ電圧と呼ばれている。なお、半導体スイッチの順方向は、例えばＮチャネル型のＭＯＳＦＥＴであれば、ドレイン端子からソース端子に向かう方向である。【０００６】
サージ電圧の発生は、半導体スイッチによって電流をオンオフ制御する装置では避けられない現象である。このため、半導体スイッチは、その装置で発生し得るサージ電圧に電源電圧を加算した電圧よりも高い耐圧を有している必要がある。【０００７】
しかしながら、相対的に耐圧が高い半導体スイッチほど、オン時の導通抵抗値が大きい。このため、半導体スイッチでの電力損失が大きくなり、それによって必要な放熱装置も大きくなる。従って、できるだけ耐圧が低い半導体スイッチを使いこなすことが得策である。換言すると、サージ電圧を抑制することが求められる。【０００８】
サージ電圧を抑制するためには、前述した発生原理より、電流の時間変化率を下げる、すなわち半導体スイッチのスイッチング速度を遅くする、という解決方法が考えられる。しかしながら、スイッチング速度を単純に遅くすると、スイッチング損失が大きくなる。この結果、半導体スイッチでの電力損失が大きくなり、必要な放熱装置も大きくなる。【０００９】
スナバ回路を付加することでサージ電圧を吸収する解決方法もある。しかしながら、この解決方法は、部品点数が増えるため、装置の費用増大および大形化を招く。【００１０】
このように、サージ電圧の低減と、半導体スイッチの電力損失の抑制との間には、一般的にはトレードオフの関係がある。このため、スイッチング損失の増加を抑制しつつ、サージ電圧を低減することが要望されている。【００１１】
このような課題を解決する従来技術として、例えば、電圧駆動型の半導体スイッチの出力端子の電圧を検出し、あらかじめ設定された値以上の電圧を検出すると、ゲート電荷の放電経路におけるゲート抵抗値を、より大きな値に変化させるものがある。【００１２】
ゲート抵抗値をより大きな値へ変化させるには、２つの放電経路を設け、そのうちの１つを遮断させることで行うことができる（例えば、特許文献１参照）。放電経路のゲート抵抗値をより大きな値に変化させることによって、ゲート電圧が減少する速度を遅くすることができ、電流変化（ｄｉ／ｄｔ）が緩和することでサージ電圧を低減させることができる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００１−４５７４０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、上述した従来技術には以下の課題がある。
特許文献１に係る従来技術は、電源電圧にサージ電圧の固定値を加算した値を検出して、ピーク電圧を抑制する。このため、特許文献１に係る従来技術において、サージ電圧の抑制量は、電源電圧によって変化することとなり、サージ電圧の実際の大きさではなく、半導体スイッチに印加される電圧の絶対値に対しての制限しかできない。ここで、一例として、ハーフブリッジを基本構成とした汎用のゲートドライバＩＣを用いて半導体スイッチを駆動する場合を考える。この場合、ゲートドライバＩＣに対して、その中点電位がスイッチングによるサージ電圧により負電位になるレベルを一意に制御できない。【００１５】
ゲートドライバＩＣは、サージ電圧によって発生する負電圧に対する耐圧を有している。耐圧超過によるゲートドライバＩＣの故障を防止するためには、発生する負電圧を耐圧の範囲内に抑える必要がある。しかしながら、半導体スイッチに印加される、サージ電圧を含む電圧のピーク電圧を抑制するだけでは、電源電圧のレベルによって中点電位の負電圧を制御することができず、耐圧超過の防止が困難である。【００１６】
本発明は、前記のような課題を解決するためになされたものであり、半導体スイッチをスイッチングする際に発生するスイッチング損失の増大を抑制しつつ、サージ電圧を抑制することが可能なゲート駆動回路、および電力変換装置を得ることを目的とする。
【課題を解決するための手段】
【００１７】
本発明に係るゲート駆動回路は、第１の端子、第２の端子、およびゲート端子を有する半導体スイッチをオンオフ制御するゲート駆動部と、ゲート駆動部とゲート端子との間に接続されたゲート抵抗と、ゲート駆動部と第１の端子との間に接続され、ゲート駆動部が半導体スイッチをターンオフさせる場合に、配線インダクタンスの起電圧によって第１の端子に発生する負電位の大きさに応じて、半導体スイッチのゲート電荷がゲート抵抗を介して放電される放電速度を遅らせる方向に変化させるゲート放電電流調整回路と、を備えるものである。【００１８】
また、本発明に係る電力変換装置は、本発明に係るゲート駆動回路を備えるものである。
【発明の効果】
【００１９】
本発明によれば、半導体スイッチをスイッチングする際に発生するスイッチング損失の増大を抑制しつつ、サージ電圧を抑制することが可能なゲート駆動回路、および電力変換装置を得ることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１に係るゲート駆動回路とその周辺構成を示すブロック図である。
【図２】本発明の実施の形態１における図１に示したゲート放電電流調整回路の詳細を示した回路図である。
【図３】本発明の実施の形態１におけるパワーＭＯＳＦＥＴおよびインダクタに関する各部の波形を示した図である。
【図４】本発明の実施の形態１に係るゲート駆動回路を備える電力変換装置の概略構成を示す図である。
【図５】本発明の実施の形態２に係るゲート駆動回路が備えるゲート放電電流調整回路の詳細を示した回路図である。
【図６】本発明の実施の形態３に係るゲート駆動回路が備えるゲート放電電流調整回路の詳細を示した回路図である。
【発明を実施するための形態】
【００２１】
以下、本発明に係るゲート駆動回路および電力変換装置の好適な実施の形態につき図面を用いて説明する。なお、以下の説明では、同一の部品は同一の符号で表記する。
【００２２】
実施の形態１．
図１は、本発明の実施の形態１に係るゲート駆動回路とその周辺構成を示すブロック図である。より具体的には、単相または複数相のブリッジ型の電力変換装置を構成する１つの半導体スイッチ、およびその周辺部分を抜き出したものである。
【００２３】
半導体スイッチ５１は、Ｎチャネル型のパワーＭＯＳＦＥＴであり、以下の説明では、半導体スイッチ５１のことをパワーＭＯＳＦＥＴ５１と表記する。パワーＭＯＳＦＥＴ５１は、制御回路４１とパワーＭＯＳＦＥＴ５１との間に接続されるゲート駆動回路３１によってオンオフ駆動が行なわれる。パワーＭＯＳＦＥＴ５１のソース端子に接続されているインダクタ６１は、ソース端子に接続された配線のインダクタンス成分を示している。
【００２４】
次に、ゲート駆動回路３１の内部構成について説明する。ゲートドライバ２１は、制御回路４１から、ＧＮＤ電位を基準としたオンオフ制御信号を受信する。そして、ゲートドライバ２１は、受信したオンオフ制御信号を、駆動力を増幅してパワーＭＯＳＦＥＴ５１のソース端子の電位を基準とした駆動出力に変換する。さらに、ゲートドライバ２１は、ゲート抵抗Ｒｇを介してパワーＭＯＳＦＥＴ５１のゲート端子とソース端子との間に電圧を供給することで、パワーＭＯＳＦＥＴ５１のオンオフ駆動を行なう。ゲート抵抗Ｒｇは、スイッチング速度等を調整する機能を有する。
【００２５】
本実施の形態１において、ソース端子は、第１の端子に相当し、ドレイン端子は、第２の端子に相当し、ゲートドライバ２１は、ゲート駆動部に相当する。
【００２６】
また、パワーＭＯＳＦＥＴ５１のソース端子とゲートドライバ２１との間には、ゲート放電電流調整回路１１が接続されている。ゲート放電電流調整回路１１は、本実施の形態１の中核部となる構成であり、さらに詳細に説明する。
【００２７】
図２は、本発明の実施の形態１における図１に示したゲート放電電流調整回路１１の詳細を示した回路図である。ゲート放電電流調整回路１１は、ダイオードＤ１、抵抗Ｒ２、コンデンサＣ１、および抵抗Ｒ１が直列接続された直列回路と、電圧源ＶＳとから構成されている。そして、この直列回路は、電圧源ＶＳと、パワーＭＯＳＦＥＴ５１のソース端子との間に接続されている。すなわち、直列回路において、ダイオードＤ１側の端部が電圧源ＶＳに接続され、抵抗Ｒ１側の端部がパワーＭＯＳＦＥＴ５１のソース端子に接続されている。
【００２８】
ダイオードＤ１は、アノード端子が電圧源ＶＳに接続され、カソード端子が抵抗Ｒ２に接続されている。また、コンデンサＣ１の一端は、抵抗Ｒ２に接続され、コンデンサＣ１の他端は、抵抗Ｒ１に接続されている。本実施の形態１において、抵抗Ｒ１は、第１の抵抗、抵抗Ｒ２は、第２の抵抗、ダイオードＤ１は、第１のダイオード、にそれぞれ相当する。
【００２９】
また、抵抗Ｒ１の一端は、コンデンサＣ１の他端に接続されるとともに、ゲートドライバ２１に接続されている。抵抗Ｒ１の他端は、パワーＭＯＳＦＥＴ５１のソース端子に接続されている。
【００３０】
すなわち、ゲート放電電流調整回路１１は、電圧源ＶＳと、抵抗Ｒ１およびゲートドライバ２１の接続点との間に、ダイオードＤ１、抵抗Ｒ２、およびコンデンサＣ１を直列に接続した構成となっている。なお、ダイオードＤ１、抵抗Ｒ２、およびコンデンサＣ１を直列接続する際の接続順序は、任意であり、図２に示した接続順序は、一例に過ぎない。
【００３１】
ここで、電圧源ＶＳは、ＧＮＤ電位を基準とした任意の電圧の電源でよい。複数の半導体スイッチ５１によりハーフブリッジが構成される場合には、電圧源ＶＳとしては、ハーフブリッジの下アームに対するゲート駆動用電源を適用することが好適である。また、下アームに適用する場合には、ダイオードＤ１を省略して、電圧源ＶＳに対して抵抗Ｒ２を直接接続することも可能である。
【００３２】
図３は、本発明の実施の形態１におけるパワーＭＯＳＦＥＴ５１およびインダクタ６１に関する各部の波形を示した図である。より具体的には、図３では、図２のゲート駆動回路３１によって駆動されるパワーＭＯＳＦＥＴ５１がオン状態からオフ状態に移るまでの各部の波形の一例を模式的に示している。
【００３３】
図３に示した各符号は、以下の内容を意味している。
Ｖｇｓ：パワーＭＯＳＦＥＴ５１のゲート・ソース間電圧
Ｖｄｓ：パワーＭＯＳＦＥＴ５１のドレイン・ソース間電圧
Ｉｄ：パワーＭＯＳＦＥＴ５１のドレイン電流
ＶＬ：インダクタ６１の両端電圧
Ｉｇ：パワーＭＯＳＦＥＴ５１のゲート電流
なお、インダクタ６１の両端電圧ＶＬは、パワーＭＯＳＦＥＴ５１のソース端子側を正としている。また、ゲート電流Ｉｇは、放電する方向を正としている。また、Ｖｇｓ、Ｖｄｓ、Ｉｄ、ＶＬ、Ｉｇについて、以下の説明においては、適宜、符号のみを記載する。
【００３４】
次に、本実施の形態１でのパワーＭＯＳＦＥＴ５１およびインダクタ６１の動作について、図３に示す区間Ａ〜区間Ｇに分けて個別に説明する。
【００３５】
＜区間Ａについて＞
区間Ａは、制御回路４１から出力されるオン指令に基づいて、ゲートドライバ２１がパワーＭＯＳＦＥＴ５１をオン駆動した状態である。区間Ａにおいて、ドレイン端子からソース端子に向かう方向である順方向の電流が、図示しない直流電源からインダクタ６１を経由して流れる。このとき、コンデンサＣ１は、電圧源ＶＳの電圧からダイオードＤ１の電圧降下を引いた電圧により充電された平衡状態となっている。従って、ゲート放電電流調整回路１１内において、電流は流れていない。
【００３６】
＜区間Ｂについて＞
区間Ｂは、制御回路４１から出力されるターンオフ指令に基づいて、ゲートドライバ２１がパワーＭＯＳＦＥＴ５１のオフ駆動を開始した状態である。区間Ｂにおいて、ゲート抵抗Ｒｇ→ゲートドライバ２１→抵抗Ｒ１の経路で、Ｉｇが放電電流として流れる。この放電電流に応じて、Ｖｇｓが低下する。ただし、Ｖｇｓがオンしきい値付近の電圧に低下するまでは、スイッチングは起こらない。
【００３７】
＜区間Ｃについて＞
区間Ｃは、Ｖｇｓがオンしきい値付近の電圧に低下した状態である。Ｖｇｓがオンしきい値付近の電圧に低下すると、パワーＭＯＳＦＥＴ５１のオン抵抗が急激に上昇するのに伴い、Ｖｄｓが上昇する。このとき、Ｖｇｓは、ミラー効果により減少率が急激に低下し、ほぼ横ばいの変化となる。
【００３８】
＜区間Ｄについて＞
区間Ｄは、Ｖｄｓが直流電源の電圧を越え、Ｉｄが減少を始める状態である。Ｖｄｓが直流電源の電圧を越えると、Ｖｇｓがオンしきい値を越える電圧であっても、Ｉｄが減少を始める。そして、Ｖｄｓには、Ｉｄの減少速度と、Ｉｄの電流変化が発生するループにおける寄生インダクタンスの総和と、の掛け算により決まるサージ電圧ΔＶが発生する。
【００３９】
このとき、電流変化が発生するループにおける寄生インダクタンスの一部であるインダクタ６１の両端電圧ＶＬにも、Ｉｄの減少速度と、インダクタ６１のインダクタンス値との積で求まる起電圧が、電流変化を妨げる方向に発生する。このため、両端電圧ＶＬは、負電圧となる。
【００４０】
パワーＭＯＳＦＥＴ５１がハーフブリッジの下アームの場合、または、パワーＭＯＳＦＥＴ５１がローサイドスイッチの場合であれば、インダクタ６１の下流の電位は、ＧＮＤとなる。一方、パワーＭＯＳＦＥＴ５１がハーフブリッジの上アームの場合、または、パワーＭＯＳＦＥＴ５１がハイサイドスイッチの場合であれば、インダクタ６１の下流の電位は、下アームにおけるパワーＭＯＳＦＥＴ５１の寄生ダイオードまたは還流ダイオードによる還流電圧である−Ｖｆに対して、下アームの配線インダクタンスでの起電圧を加算した電位となる。このため、いずれの場合もパワーＭＯＳＦＥＴ５１のソース端子は、負電位となる。
【００４１】
それにより、電圧源ＶＳからパワーＭＯＳＦＥＴ５１のソース端子に向かって、パワーＭＯＳＦＥＴ５１のソース端子の負電位の大きさに応じた電流が流れる。その結果、ゲートドライバ２１の基準側は、パワーＭＯＳＦＥＴ５１のソース端子に対して抵抗Ｒ１での電圧降下分だけ高電位となり、パワーＭＯＳＦＥＴ５１のゲート電荷の放電速度を決めるゲート抵抗Ｒｇの両端電圧が小さくなる。このため、パワーＭＯＳＦＥＴ５１のゲート電流Ｉｇは、小さくなる。
【００４２】
＜区間Ｅについて＞
区間Ｅは、Ｖｄｓが平衡状態を保ったまま、Ｉｄがゼロになるまで推移する状態である。前の区間Ｄにおいて、ＶＬに関する負電圧の絶対値が大きくなるにつれて、抵抗Ｒ１での電圧降下は大きくなる。その結果、ゲート抵抗Ｒｇの両端電圧は、さらに小さくなり、ゲート電流Ｉｇも、さらに小さくなる。
【００４３】
この結果、ターンオフ速度は、低下し、サージ電圧ΔＶは、抑制される。すなわち、Ｖｄｓのサージ電圧ΔＶが一定になるように、ゲート電流Ｉｇを調整するように、電圧源ＶＳからの電流が抵抗Ｒ１を介してパワーＭＯＳＦＥＴ５１のソース端子に流れる。従って、区間Ｅにおいては、Ｖｄｓが平衡状態を保ったまま、Ｉｄがゼロになるまで推移する。
【００４４】
＜区間Ｆについて＞
区間Ｆは、Ｉｄがゼロになり、パワーＭＯＳＦＥＴ５１が完全にオフとなった状態である。前の区間Ｅにおいて、最終的にＩｄがゼロとなると、ＶＬの起電圧がゼロになるとともに、Ｖｄｓのサージ電圧ΔＶもゼロとなる。この結果、区間Ｆにおいて、パワーＭＯＳＦＥＴ５１は完全にオフ状態となる。このとき、電圧源Ｖｓからの電流もゼロとなり、Ｉｇは、ゲート抵抗Ｒｇ→ゲートドライバ２１→抵抗Ｒ１の経路に流れ、最終的にゼロとなる。
【００４５】
＜区間Ｇについて＞
区間Ｇは、Ｉｇがゼロとなり、パワーＭＯＳＦＥＴ５１がオフに維持されている状態である。ゲートドライバ２１は、制御回路４１からのオフ信号に基づいて、ゲート抵抗Ｒｇと抵抗Ｒ１との間に供給する電圧により、パワーＭＯＳＦＥＴ５１のオフ状態を維持する。
【００４６】
次に、図２のゲート放電電流調整回路１１の抵抗値とサージ電圧の制限値との関係について説明する。より具体的には、ハーフブリッジを基本とした電力変換装置に図２のゲート駆動回路３１を適用した場合を例として、抵抗値とサージ電圧の制限値との関係を詳細に説明する。
【００４７】
図４は、本発明の実施の形態１に係るゲート駆動回路を備える電力変換装置の概略構成を示す図である。図４では、直流電源９１の直流電力を、電力変換装置７１によって電力変換して、モータなどの負荷８１を駆動するシステムの全体構成を示している。
【００４８】
電力変換装置７１は、Ｎチャネル型のパワーＭＯＳＦＥＴ５１ａおよび５１ｂの直列接続で構成されたハーフブリッジと、ハーフブリッジに並列接続された平滑コンデンサ１０１と、を備えている。平滑コンデンサ１０１は、パワーＭＯＳＦＥＴ５１ａおよび５１ｂのスイッチング時に、直流端子間の電圧を平滑するためのコンデンサである。
【００４９】
直流電源９１の正極端子は、電力変換装置７１の高電圧側直流端子Ｐに接続されており、直流電源９１の負極端子は、電力変換装置７１の低電圧側直流端子Ｎに接続されている。また、ハーフブリッジの中点には、モータ巻線などの負荷８１が接続されている。なお、図４では、説明を簡略化するために、基本単位であるハーフブリッジを１つのみ備える電力変換装置７１を示している。ただし、電力変換装置７１は、負荷８１となるモータなどの種類によって、複数のハーフブリッジを並列接続させた構成であってもよい。
【００５０】
パワーＭＯＳＦＥＴ５１ａには、本実施の形態１に係るゲート駆動回路３１ａが接続されており、パワーＭＯＳＦＥＴ５１ｂには、本実施の形態１に係るゲート駆動回路３１ｂが接続されている。さらに、ゲート駆動回路３１ａおよび３１ｂの上流に制御回路４１が接続されている。ここで、ゲート駆動回路３１ａおよび３１ｂの内部は、図２のゲート駆動回路３１と同様の回路構成である。
【００５１】
電力変換装置７１内に示されたインダクタＬＨＤ、ＬＨＳ、ＬＬＤ、ＬＬＳ、ＬＣＰ、およびＬＣＮは、いずれも内部の各配線部の寄生的なインダクタンス成分を示している。ここでは、各インダクタのインダクタンス値を前述の符号で表し、それらの合計のインダクタンス値をＬａｌｌと定義する。
【００５２】
また、同様に、ゲート駆動回路３１ａ、および３１ｂ内の抵抗Ｒ１、およびＲ２についても、それらの抵抗値は前述の符号Ｒ１、Ｒ２で表す。両端電圧は、符号の先頭に「Ｖ」を付して表す。それにより、例えば、インダクタＬＨＤの両端電圧は、ＶＬＨＤと表される。
【００５３】
ここで、パワーＭＯＳＦＥＴ５１ａがオフ、かつパワーＭＯＳＦＥＴ５１ｂがオンで、直流電源９１→負荷８１→パワーＭＯＳＦＥＴ５１ｂの経路で電流が流れている状態から、ゲート駆動回路３１ｂによりパワーＭＯＳＦＥＴ５１ｂをターンオフさせた場合の動作について説明する。
【００５４】
このときのパワーＭＯＳＦＥＴ５１ｂおよびゲート駆動回路３１ｂ内の一連の動作は、前述の図３と同様となる。そこで、特に、区間Ｅの状態での各数値について詳細に説明する。
【００５５】
パワーＭＯＳＦＥＴ５１ｂのターンオフ中におけるミラー領域のゲート・ソース間電圧、すなわち区間Ｅでのゲート・ソース間電圧を、Ｖｇｓ＿ｍと定義する。このときのＶＬＬＳは、下式（１）で表される。
【００５６】
【数１】
2020095351.tif 000003
【００５７】
さらに、ＶＬＬＳとＶＬａｌｌには、下式（２）の関係がある。
【００５８】
【数２】
2020095351.tif 000004
【００５９】
すなわち、上式（１）、（２）より、下式（３）が得られる。
【００６０】
【数３】
2020095351.tif 000005
【００６１】
これより、上式（３）に基づいて抵抗Ｒ１と抵抗Ｒ２のそれぞれの抵抗値を設定することにより、パワーＭＯＳＦＥＴ５１ｂのドレイン端子とソース端子との間に印加される最大のサージ電圧ＶＬａｌｌを自在に制御することが可能であることがわかる。
【００６２】
次に、パワーＭＯＳＦＥＴ５１ｂがオフ、かつパワーＭＯＳＦＥＴ５１ａがオンで、直流電源９１→パワーＭＯＳＦＥＴ５１ａ→負荷８１の経路で電流が流れている状態から、ゲート駆動回路３１ａによりパワーＭＯＳＦＥＴ５１ａをターンオフさせた場合の動作について説明する。
【００６３】
このときのパワーＭＯＳＦＥＴ５１ａおよびゲート駆動回路３１ａ内の一連の動作は、前述の図３と同様となる。そこで、特に、区間Ｅの状態での各数値について詳細に説明する。
【００６４】
パワーＭＯＳＦＥＴ５１ａのターンオフ中におけるミラー領域のゲート・ソース間電圧、すなわち区間Ｅでのゲート・ソース間電圧を、パワーＭＯＳＦＥＴ５１ｂと同様にＶｇｓ＿ｍと定義する。このときのＶＬＬＳ＋ＶＬＬＤ＋ＶＬＨＳは、下式（４）で表される。
【００６５】
【数４】
2020095351.tif 000006
【００６６】
さらに、ＶＬＬＳ＋ＶＬＬＤ＋ＶＬＨＳと、ＶＬａｌｌには、下式（５）の関係がある。
【００６７】
【数５】
2020095351.tif 000007
【００６８】
そこで、上式（４）、（５）より、下式（６）が得られる。
【００６９】
【数６】
2020095351.tif 000008
【００７０】
これより、上式（６）に基づいて抵抗Ｒ１と抵抗Ｒ２のそれぞれの抵抗値を設定することにより、パワーＭＯＳＦＥＴ５１ｂのドレイン端子とソース端子との間に印加される最大のサージ電圧ＶＬａｌｌを自在に制御することが可能であることがわかる。
【００７１】
Ｌａｌｌ、ＬＬＳ、ＬＬＤ、およびＬＨＳは、電力変換装置７１に接続されたバスバー、プリント基板等の配線構造によって一意的に決まる定数であり、個体によるばらつきはほとんど発生しない。Ｖｇｓ＿ｍには、若干の個体ばらつきは存在するものの、温度特性を含めて最大を見込んでも、ばらつきは２Ｖ未満には収まる。そこで、抵抗Ｒ１と抵抗Ｒ２の抵抗値の比率を、例えば１：１に設定すると、ＶＬａｌｌの個体ばらつきは、最大でも４Ｖ未満に抑えることができる。
【００７２】
以上に述べたように、本実施の形態１によれば、サージ電圧が発生する図３の区間Ｅのみターンオフの速度を遅らせる構成を備えている。このような構成を備えることで、スイッチングにおけるターンオフ損失の増大を抑制しつつ、サージ電圧をより適切に低減することが可能となる。その結果、耐圧が低い、すなわち導通損失が小さい半導体スイッチを適用することができるため、半導体スイッチでの損失を低減できる。
【００７３】
このため、半導体スイッチのサイズを下げることで、または、放熱系の構成を簡素化することで、もしくはその両方を適用することで、製品の小型化とコストダウンとの両立を図ることができる。
【００７４】
また、発生したサージ電圧が、ゲート駆動回路に自動的にフィードバックされてサージ電圧が制限される。このため、サージの制限電圧が半導体スイッチの特性ばらつきに依存しない。その結果として、設計または製造において、半導体スイッチの特性ばらつきに対しての個別の調整が不要となり、半導体スイッチの特性ばらつきを考慮したマージン設計を排除することができる。従って、高い信頼性のゲート駆動回路、およびゲート駆動回路を備えた電力変換装置を、より低コストで製造することが可能となる。
【００７５】
さらには、サージ電圧ΔＶを抑制することのできるこのような構成により、サージ電圧ΔＶによって発生する負電圧も抑制することができる。この結果、サージ電圧ΔＶを抑制することのできるこのような構成は、ゲートドライバＩＣに印加される負電圧に対する保護にも寄与する。従って、ゲートドライバ２１として汎用的なゲートドライバＩＣを使用することができるようになる。
【００７６】
また、サージ電圧を抑制する構成は、電力変換装置の配線に必ず存在する寄生インダクタンスで発生する誘起電圧によって電流が流れるようにする少数の受動素子のみで実現できる。このため、サージ電圧を抑制する構成は、非常に堅牢で低コストとなる。
【００７７】
実施の形態２．
図５は、本発明の実施の形態２に係るゲート駆動回路が備えるゲート放電電流調整回路の詳細を示した回路図である。先の実施の形態１の図２と比較すると、図５の構成は、ゲート放電電流調整回路１１の内部構成のみが異なっている。
【００７８】
図５に示したゲート放電電流調整回路１１は、抵抗Ｒ１と抵抗Ｒ３から構成されている。抵抗Ｒ１は、一端がゲートドライバ２１に接続され、他端がパワーＭＯＳＦＥＴ５１のソース端子に接続されている。また、抵抗Ｒ３は、一端がゲートドライバ２１に接続され、他端がインダクタ６１の下流側に接続されている。すなわち、抵抗Ｒ３は、抵抗Ｒ１とゲートドライバ２１との接続点と、インダクタ６１の下流側との間に接続されている。本実施の形態２において、抵抗Ｒ１は、第１の抵抗、抵抗Ｒ３は、第３の抵抗にそれぞれ相当する。
【００７９】
次に、本実施の形態２でのパワーＭＯＳＦＥＴ５１およびインダクタ６１の動作について、図３に示す区間Ａ〜区間Ｇに分けて個別に説明する。
【００８０】
＜区間Ａについて＞
区間Ａは、制御回路４１から出力されるオン指令に基づいて、ゲートドライバ２１がパワーＭＯＳＦＥＴ５１をオン駆動した状態である。区間Ａにおいて、ドレイン端子からソース端子に向かう方向である順方向の電流が、図示しない直流電源からインダクタ６１を経由して流れる。このとき、インダクタ６１の両端は、同電位となっており、ゲート放電電流調整回路１１内では、電流は流れていない。
【００８１】
＜区間Ｂについて＞
区間Ｂは、制御回路４１から出力されるターンオフ指令に基づいて、ゲートドライバ２１がパワーＭＯＳＦＥＴ５１のオフ駆動を開始した状態である。区間Ｂにおいて、ゲート抵抗Ｒｇ→ゲートドライバ２１→抵抗Ｒ１と抵抗Ｒ３の並列回路の経路で、Ｉｇが放電電流として流れる。この放電電流に応じて、Ｖｇｓが低下する。ただし、Ｖｇｓがオンしきい値付近の電圧に低下するまでは、スイッチングは起こらない。
【００８２】
＜区間Ｃについて＞
区間Ｃは、Ｖｇｓがオンしきい値付近の電圧に低下した状態である。Ｖｇｓがオンしきい値付近の電圧に低下すると、パワーＭＯＳＦＥＴ５１のオン抵抗が急激に上昇するのに伴い、Ｖｄｓが上昇する。このとき、Ｖｇｓは、ミラー効果により減少率が急激に低下し、ほぼ横ばいの変化となる。
【００８３】
＜区間Ｄについて＞
区間Ｄは、Ｖｄｓが直流電源の電圧を越え、Ｉｄが減少を始める状態である。Ｖｄｓが直流電源の電圧を越えると、Ｖｇｓがオンしきい値を越える電圧であっても、Ｉｄが減少を始める。そして、Ｖｄｓには、Ｉｄの減少速度と、Ｉｄの電流変化が発生するループにおける寄生インダクタンスの総和と、の掛け算により決まるサージ電圧ΔＶが発生する。
【００８４】
このとき、電流変化が発生するループにおける寄生インダクタンスの一部であるインダクタ６１の両端電圧ＶＬにも、Ｉｄの減少速度と、インダクタ６１のインダクタンス値との積で求まる起電圧が、電流変化を妨げる方向に発生する。このため、両端電圧ＶＬは、負電圧となる。
【００８５】
それにより、インダクタ６１の下流側から抵抗Ｒ３および抵抗Ｒ１を介してパワーＭＯＳＦＥＴ５１のソース端子に向かって、インダクタ６１の両端に発生する起電圧の大きさに応じた電流が流れる。インダクタ６１の下流側は、本実施の形態２での基準とする電位である。
【００８６】
その結果として、ゲートドライバ２１の基準側は、パワーＭＯＳＦＥＴ５１のソース端子に対して抵抗Ｒ１での電圧降下分だけ高電位となり、パワーＭＯＳＦＥＴ５１のゲート電荷の放電速度を決めるゲート抵抗Ｒｇの両端電圧が小さくなる。このため、パワーＭＯＳＦＥＴ５１のゲート電流Ｉｇは、小さくなる。
【００８７】
＜区間Ｅについて＞
区間Ｅは、Ｖｄｓが平衡状態を保ったまま、Ｉｄがゼロになるまで推移する状態である。前の区間Ｄにおいて、ＶＬに関する負電圧の絶対値が大きくなるにつれて、抵抗Ｒ１での電圧降下は大きくなる。一方、抵抗Ｒ３を流れる電流は大きくなる。その結果、ゲート抵抗Ｒｇの両端電圧は、さらに小さくなり、ゲート電流Ｉｇも、さらに小さくなる。
【００８８】
この結果、ターンオフ速度は、低下し、サージ電圧ΔＶは、抑制される。すなわち、Ｖｄｓのサージ電圧ΔＶが一定になるように、ゲート電流Ｉｇを調整するように、電流が抵抗Ｒ３および抵抗Ｒ１を介してパワーＭＯＳＦＥＴ５１のソース端子に流れる。従って、区間Ｅにおいては、Ｖｄｓが平衡状態を保ったまま、Ｉｄがゼロになるまで推移する。
【００８９】
＜区間Ｆについて＞
区間Ｆは、Ｉｄがゼロになり、パワーＭＯＳＦＥＴ５１が完全にオフとなった状態である。前の区間Ｅにおいて、最終的にＩｄがゼロとなると、ＶＬの起電圧がゼロになるとともに、Ｖｄｓのサージ電圧ΔＶもゼロとなる。この結果、区間Ｆにおいて、パワーＭＯＳＦＥＴ５１は完全にオフ状態となる。このとき、インダクタ６１の下流から抵抗Ｒ３と抵抗Ｒ１を経由する電流もゼロとなり、Ｉｇは、ゲート抵抗Ｒｇ→ゲートドライバ２１→抵抗Ｒ１と抵抗Ｒ３の並列回路の経路に流れ、最終的にゼロとなる。
【００９０】
＜区間Ｇについて＞
区間Ｇは、Ｉｇがゼロとなり、パワーＭＯＳＦＥＴ５１がオフに維持されている状態である。ゲートドライバ２１は、制御回路４１からのオフ信号に基づいて、ゲート抵抗Ｒｇと抵抗Ｒ１との間に供給する電圧により、パワーＭＯＳＦＥＴ５１のオフ状態を維持する。
【００９１】
次に、図５のゲート放電電流調整回路１１の各抵抗値とサージ電圧の制限値との関係について説明する。より具体的には、ハーフブリッジを基本とした図４に示す電力変換装置７１に、図５のゲート駆動回路３１を適用した場合を例として、具体的に説明する。
【００９２】
図４の説明は前述の通りであるため、ここでは省略する。図４に示す電力変換装置７１は、図５に示す本実施の形態２に係るゲート駆動回路３１を適用可能である。従って、図４に示す電力変換装置７１は、本実施の形態２に係る電力変換装置にも相当する。
【００９３】
ここで、パワーＭＯＳＦＥＴ５１ａがオフ、かつパワーＭＯＳＦＥＴ５１ｂがオンで、直流電源９１→負荷８１→パワーＭＯＳＦＥＴ５１ｂの経路で電流が流れている状態から、ゲート駆動回路３１ｂによりパワーＭＯＳＦＥＴ５１ｂをターンオフさせた場合の動作について説明する。
【００９４】
このときのパワーＭＯＳＦＥＴ５１ｂおよびゲート駆動回路３１ｂ内の一連の動作は、前述の図３と同様となる。そこで、特に、区間Ｅの状態での各数値について詳細に説明する。
【００９５】
パワーＭＯＳＦＥＴ５１ｂのターンオフ中におけるミラー領域のゲート・ソース間電圧、すなわち区間Ｅでのゲート・ソース間電圧を、Ｖｇｓ＿ｍと定義する。このときのＶＬＬＳは、下式（７）で表される。
【００９６】
【数７】
2020095351.tif 000009
【００９７】
さらに、ＶＬＬＳとＶＬａｌｌには、下式（８）の関係がある。
【００９８】
【数８】
2020095351.tif 000010
【００９９】
すなわち、上式（７）、（８）より、下式（９）が得られる。
【０１００】
【数９】
2020095351.tif 000011
【０１０１】
これより、上式（９）に基づいて抵抗Ｒ１と抵抗Ｒ３のそれぞれの抵抗値を設定することにより、パワーＭＯＳＦＥＴ５１ｂのドレイン端子とソース端子との間に印加される最大のＶＬａｌｌを自在に制御することが可能であることがわかる。
【０１０２】
次に、パワーＭＯＳＦＥＴ５１ｂがオフ、かつパワーＭＯＳＦＥＴ５１ａがオンで、直流電源９１→パワーＭＯＳＦＥＴ５１ａ→負荷８１の経路で電流が流れている状態から、ゲート駆動回路３１ａによりパワーＭＯＳＦＥＴ５１ａをターンオフさせた場合の動作について説明する。
【０１０３】
このときのパワーＭＯＳＦＥＴ５１ａおよびゲート駆動回路３１ａ内の一連の動作は、前述の図３と同様となる。そこで、特に、区間Ｅの状態での各数値について詳細に説明する。
【０１０４】
パワーＭＯＳＦＥＴ５１ａのターンオフ中におけるミラー領域のゲート・ソース間電圧、すなわち区間Ｅでのゲート・ソース間電圧を、パワーＭＯＳＦＥＴ５１ｂと同様にＶｇｓ＿ｍと定義する。このときのＶＬＨＳは、下式（１０）で表される。
【０１０５】
【数１０】
2020095351.tif 000012
【０１０６】
さらに、ＶＬＨＳとＶＬａｌｌには、下式（１１）の関係がある。
【０１０７】
【数１１】
2020095351.tif 000013
【０１０８】
すなわち、上式（１０）、（１１）より、下式（１２）が得られる。
【０１０９】
【数１２】
2020095351.tif 000014
【０１１０】
これより、上式（１２）に基づいて抵抗Ｒ１と抵抗Ｒ３のそれぞれの抵抗値を設定することにより、パワーＭＯＳＦＥＴ５１ｂのドレイン端子とソース端子との間に印加される最大のＶＬａｌｌを自在に制御することが可能であることがわかる。
【０１１１】
Ｌａｌｌ、ＬＬＳ、およびＬＨＳは、電力変換装置７１に接続されたバスバー、プリント基板等の配線構造によって一意的に決まる定数であり、個体によるばらつきはほとんど発生しない。Ｖｇｓ＿ｍには、若干の個体ばらつきは存在するものの、温度特性を含めて最大を見込んでも、ばらつきは２Ｖ未満には収まる。そこで、抵抗Ｒ１と抵抗Ｒ３の抵抗値の比率を、例えば１：１に設定すると、ＶＬａｌｌの個体ばらつきは、最大でも４Ｖ未満に抑えることができる。
【０１１２】
このように、本実施の形態２によれば、上記実施の形態１と同様な効果を得ることができ、その回路構成、および使用部品は、上記実施の形態１のそれよりもさらに簡素で低コストなものとなる。そのため、本実施の形態２は、ゲート駆動回路、および電力変換装置の製造コストをより抑制するうえでも有効である。
【０１１３】
実施の形態３．
図６は、本発明の実施の形態３に係るゲート駆動回路が備えるゲート放電電流調整回路の詳細を示した回路図である。先の実施の形態１の図２と比較すると、図６の構成は、ゲート放電電流調整回路１１の内部構成のみが異なっている。
【０１１４】
図６に示したゲート放電電流調整回路１１は、抵抗Ｒ１、抵抗Ｒ４、およびダイオードＤ２から構成されている。ダイオードＤ２のアノード端子は、ＧＮＤに接続され、カソード端子は、抵抗Ｒ４の一端に接続されている。抵抗Ｒ４の他端は、ゲートドライバ２１と抵抗Ｒ１との接続点に接続されている。なお、ダイオードＤ２、および抵抗Ｒ４を直列接続する際の接続順序は、任意であり、図６に示した接続順序は、一例に過ぎない。
【０１１５】
また、抵抗Ｒ１は、ゲートドライバ２１とパワーＭＯＳＦＥＴ５１のソース端子との間に接続されている。本実施の形態３において、抵抗Ｒ１は、第１の抵抗、抵抗Ｒ４は、第４の抵抗、ダイオードＤ２は、第２のダイオードにそれぞれ相当する。
【０１１６】
次に、本実施の形態３でのパワーＭＯＳＦＥＴ５１およびインダクタ６１の動作について、図３に示す区間Ａ〜区間Ｇに分けて個別に説明する。
【０１１７】
＜区間Ａについて＞
区間Ａは、制御回路４１から出力されるオン指令に基づいて、ゲートドライバ２１がパワーＭＯＳＦＥＴ５１をオン駆動した状態である。区間Ａにおいて、ドレイン端子からソース端子に向かう方向である順方向の電流が、図示しない直流電源からインダクタ６１を経由して流れる。このとき、インダクタ６１の両端は、同電位となっており、ゲート放電電流調整回路１１内では、電流は流れていない。
【０１１８】
＜区間Ｂについて＞
区間Ｂは、制御回路４１から出力されるターンオフ指令に基づいて、ゲートドライバ２１がパワーＭＯＳＦＥＴ５１のオフ駆動を開始した状態である。区間Ｂにおいて、ゲート抵抗Ｒｇ→ゲートドライバ２１→抵抗Ｒ１の経路で、Ｉｇが放電電流として流れる。この放電電流に応じて、Ｖｇｓは低下する。ただし、Ｖｇｓがオンしきい値付近の電圧に低下するまでは、スイッチングは起こらない。
【０１１９】
＜区間Ｃについて＞
区間Ｃは、Ｖｇｓがオンしきい値付近の電圧に低下した状態である。Ｖｇｓがオンしきい値付近の電圧に低下すると、パワーＭＯＳＦＥＴ５１のオン抵抗が急激に上昇するのに伴い、Ｖｄｓが上昇する。このとき、Ｖｇｓは、ミラー効果により減少率が急激に低下し、ほぼ横ばいの変化となる。
【０１２０】
＜区間Ｄについて＞
区間Ｄは、Ｖｄｓが直流電源の電圧を越え、Ｉｄが減少を始める状態である。Ｖｄｓが直流電源の電圧を越えると、Ｖｇｓがオンしきい値を越える電圧であっても、Ｉｄが減少を始める。そして、Ｖｄｓには、Ｉｄの減少速度と、Ｉｄの電流変化が発生するループにおける寄生インダクタンスの総和と、の掛け算により決まるサージ電圧ΔＶが発生する。
【０１２１】
このとき、電流変化が発生するループにおける寄生インダクタンスの一部であるインダクタ６１の両端電圧ＶＬにも、Ｉｄの減少速度と、インダクタ６１のインダクタンス値との積で求まる起電圧が、電流変化を妨げる方向に発生する。このため、両端電圧ＶＬは、負電圧となる。
【０１２２】
パワーＭＯＳＦＥＴ５１がハーフブリッジの下アームの場合、または、パワーＭＯＳＦＥＴ５１がローサイドスイッチの場合であれば、インダクタ６１の下流の電位は、ＧＮＤとなる。一方、パワーＭＯＳＦＥＴ５１がハーフブリッジの上アームの場合、または、パワーＭＯＳＦＥＴ５１がハイサイドスイッチの場合であれば、インダクタ６１の下流の電位は、下アームにおけるパワーＭＯＳＦＥＴ５１の寄生ダイオードまたは還流ダイオードによる還流電圧である−Ｖｆに対して、下アームの配線インダクタンスでの起電圧を加算した電位となる。このため、いずれの場合もパワーＭＯＳＦＥＴ５１のソース端子は、負電位となる。
【０１２３】
それにより、ＧＮＤから、ダイオードＤ２→抵抗Ｒ４→抵抗Ｒ１の経路でパワーＭＯＳＦＥＴ５１のソース端子に向かって、パワーＭＯＳＦＥＴ５１のソース端子の負電位の大きさに応じた電流が流れる。
【０１２４】
その結果として、ゲートドライバ２１の基準側は、パワーＭＯＳＦＥＴ５１のソース端子に対して抵抗Ｒ１での電圧降下分だけ高電位となり、パワーＭＯＳＦＥＴ５１のゲート電荷の放電速度を決めるゲート抵抗Ｒｇの両端電圧が小さくなる。このため、パワーＭＯＳＦＥＴ５１のゲート電流Ｉｇは、小さくなる。
【０１２５】
＜区間Ｅについて＞
区間Ｅは、Ｖｄｓが平衡状態を保ったまま、Ｉｄがゼロになるまで推移する状態である。前の区間Ｄにおいて、ＶＬに関する負電圧の絶対値が大きくなるにつれて、抵抗Ｒ１での電圧降下は大きくなる。一方、ＧＮＤから抵抗Ｒ４と抵抗Ｒ１を介して流れる電流も大きくなる。従って、ゲート抵抗Ｒｇの両端電圧は、さらに小さくなり、ゲート電流Ｉｇも、さらに小さくなる。
【０１２６】
この結果、ターンオフ速度は、低下し、サージ電圧ΔＶは、抑制される。すなわち、Ｖｄｓのサージ電圧ΔＶが一定になるように、ゲート電流Ｉｇを調整するように、電流がＧＮＤから抵抗Ｒ１に流れる。従って、区間Ｅにおいては、Ｖｄｓが平衡状態を保ったまま、Ｉｄがゼロになるまで推移する。
【０１２７】
＜区間Ｆについて＞
区間Ｆは、Ｉｄがゼロになり、パワーＭＯＳＦＥＴ５１が完全にオフとなった状態である。前の区間Ｅにおいて、最終的にＩｄがゼロとなると、ＶＬの起電圧がゼロになるとともに、Ｖｄｓのサージ電圧ΔＶもゼロとなる。この結果、区間Ｆにおいて、パワーＭＯＳＦＥＴ５１は完全にオフ状態となる。このとき、ＧＮＤから抵抗Ｒ４と抵抗Ｒ１を経由する電流もゼロとなり、Ｉｇは、ゲート抵抗Ｒｇ→ゲートドライバ２１→抵抗Ｒ１の経路を流れ、最終的にゼロとなる。
【０１２８】
＜区間Ｇについて＞
区間Ｇは、Ｉｇがゼロとなり、パワーＭＯＳＦＥＴ５１がオフに維持されている状態である。ゲートドライバ２１は、制御回路４１からのオフ信号に基づいて、ゲート抵抗Ｒｇと抵抗Ｒ１との間に供給する電圧により、パワーＭＯＳＦＥＴ５１のオフ状態を維持する。
【０１２９】
次に、図６のゲート放電電流調整回路１１の各抵抗値とサージ電圧の制限値との関係について説明する。より具体的には、ハーフブリッジを基本とした図４に示す電力変換装置７１に、図６のゲート駆動回路３１を適用した場合を例として、具体的に説明する。
【０１３０】
図４の説明は前述の通りであるため、ここでは省略する。図４に示す電力変換装置７１は、図６に示す本実施の形態３に係るゲート駆動回路３１を適用可能である。従って、図４に示す電力変換装置７１は、本実施の形態３に係る電力変換装置にも相当する。
【０１３１】
ここで、パワーＭＯＳＦＥＴ５１ａがオフ、かつパワーＭＯＳＦＥＴ５１ｂがオンで、直流電源９１→負荷８１→パワーＭＯＳＦＥＴ５１ｂの経路で電流が流れている状態から、ゲート駆動回路３１ｂによりパワーＭＯＳＦＥＴ５１ｂをターンオフさせた場合の動作について説明する。
【０１３２】
このときのパワーＭＯＳＦＥＴ５１ｂおよびゲート駆動回路３１ｂ内の一連の動作は、前述の図３と同様となる。そこで、特に、区間Ｅの状態での各数値について詳細に説明する。
【０１３３】
パワーＭＯＳＦＥＴ５１ｂのターンオフ中におけるミラー領域のゲート・ソース間電圧、すなわち区間Ｅでのゲート・ソース間電圧を、Ｖｇｓ＿ｍと定義する。このときのＶＬＬＳは、下式（１３）で表される。
【０１３４】
【数１３】
2020095351.tif 000015
【０１３５】
さらに、ＶＬＬＳとＶＬａｌｌには、下式（１４）の関係がある。
【０１３６】
【数１４】
2020095351.tif 000016
【０１３７】
すなわち、上式（１３）、（１４）より、下式（１５）が得られる。
【０１３８】
【数１５】
2020095351.tif 000017
【０１３９】
これより、上式（１５）に基づいて抵抗Ｒ１と抵抗Ｒ４のそれぞれの抵抗値を設定することにより、パワーＭＯＳＦＥＴ５１ｂのドレイン端子とソース端子との間に印加される最大のＶＬａｌｌを自在に制御することが可能であることがわかる。
【０１４０】
次に、パワーＭＯＳＦＥＴ５１ｂがオフ、かつパワーＭＯＳＦＥＴ５１ａがオンで、直流電源９１→パワーＭＯＳＦＥＴ５１ａ→負荷８１の経路で電流が流れている状態から、ゲート駆動回路３１ａによりパワーＭＯＳＦＥＴ５１ａをターンオフさせた場合の動作について説明する。
【０１４１】
このときのパワーＭＯＳＦＥＴ５１ａおよびゲート駆動回路３１ａ内の一連の動作は、前述の図３と同様となる。そこで、特に、区間Ｅの状態での各数値について詳細に説明する。
【０１４２】
パワーＭＯＳＦＥＴ５１ａのターンオフ中におけるミラー領域のゲート・ソース間電圧、すなわち区間Ｅでのゲート・ソース間電圧を、パワーＭＯＳＦＥＴ５１ｂと同様にＶｇｓ＿ｍと定義する。このときのＶＬＬＳ＋ＶＬＬＤ＋ＶＬＨＳは、下式（１６）で表される。
【０１４３】
【数１６】
2020095351.tif 000018
【０１４４】
さらに、ＶＬＬＳ＋ＶＬＬＤ＋ＶＬＨＳと、ＶＬａｌｌには、下式（１７）の関係がある。
【０１４５】
【数１７】
2020095351.tif 000019
【０１４６】
すなわち、上式（１６）、（１７）より、下式（１８）が得られる。
【０１４７】
【数１８】
2020095351.tif 000020
【０１４８】
これより、上式（１８）に基づいて抵抗Ｒ１と抵抗Ｒ４のそれぞれの抵抗値を設定することにより、パワーＭＯＳＦＥＴ５１ｂのドレイン端子とソース端子との間に印加される最大のＶＬａｌｌを自在に制御することが可能であることがわかる。
【０１４９】
Ｌａｌｌ、ＬＬＳ、ＬＬＤ、およびＬＨＳは、電力変換装置７１に接続されたバスバー、プリント基板等の配線構造によって一意的に決まる定数であり、個体によるばらつきはほとんど発生しない。Ｖｇｓ＿ｍには、若干の個体ばらつきは存在するものの、温度特性を含めて最大を見込んでも、ばらつきは２Ｖ未満には収まる。そこで、抵抗Ｒ１と抵抗Ｒ４の抵抗値の比率を、例えば１：１に設定すると、ＶＬａｌｌの個体ばらつきは、最大でも４Ｖ未満に抑えることができる。
【０１５０】
このように、本実施の形態３によれば、上記実施の形態１と同様な効果を得ることができ、その回路構成および使用部品は、上記実施の形態１のそれよりもさらに簡素で低コストなものとなる。そのため、本実施の形態３は、上記実施の形態２と同様に、ゲート駆動回路、および電力変換装置の製造コストをより抑制するうえでも有効である。
【０１５１】
なお、本発明は、上述した実施の形態１〜３に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等を行ったものは、本発明に含まれる。
【０１５２】
本実施の形態１、２、３は、ハーフブリッジ型の電力変換装置に対して、本発明を適用したものである。しかしながら、本発明を適用可能な電力変換装置は、ハーフブリッジ型の電力変換装置に限定されない。電力変換装置は、半導体スイッチを高速にスイッチングするものであれば良い。
【０１５３】
そのため、電力変換装置は、Ｈブリッジ型（２相ブリッジ）の電力変換装置、３相ブリッジ型の電力変換装置、４相以上のブリッジ型の電力変換装置等であってもよい。大電流を流す電力変換装置である場合には、複数の半導体スイッチを並列接続した構成であってもよい。本発明に係るゲート駆動回路は、電力変換装置が備える１つ以上の半導体スイッチのスイッチングに用いることができる。
【０１５４】
また、本実施の形態１、２、３では、電力変換装置に用いられる半導体スイッチとして、パワーＭＯＳＦＥＴを用いて説明した。しかしながら、半導体スイッチは、ＩＧＢＴなど他の電圧駆動型の半導体スイッチでも構わない。
【０１５５】
また、ゲート駆動回路は、ターンオン・ターンオフそれぞれのスイッチング速度を個別に制御するために、ゲート抵抗Ｒｇと並列に回路を接続して、ターンオンとターンオフのゲート電流が別の経路を流れる構成となっていても構わない。このことから、電力変換装置と同様に、ゲート駆動回路も本実施の形態１〜３のような構成に限定されない。
【０１５６】
さらに、ハーフブリッジの上アームと下アームへの本実施の形態１〜３の適用は、任意の組み合わせとすることが可能である。
【符号の説明】
【０１５７】
１１  ゲート放電電流調整回路、２１  ゲートドライバ（ゲート駆動部）、３１、３１ａ、３１ｂ  ゲート駆動回路、４１  制御回路、５１、５１ａ、５１ｂ  パワーＭＯＳＦＥＴ、６１  インダクタ（配線の寄生インダクタンス）、７１  電力変換装置、８１  負荷、９１  直流電源、ＬＨＤ、ＬＨＳ，ＬＬＤ、ＬＬＳ、ＬＣＰ、ＬＣＮ  インダクタ（寄生インダクタンス）、Ｒ１  抵抗（第１の抵抗）、Ｒ２  抵抗（第２の抵抗）、Ｒ３  抵抗（第３の抵抗）、Ｒ４  抵抗（第４の抵抗）、Ｒｇ  ゲート抵抗、Ｄ１  ダイオード（第１のダイオード）、Ｄ２  ダイオード（第２のダイオード）、ＶＳ  電圧源。
【図１】
2020095351.tif 000021
【図２】
2020095351.tif 000022
【図３】
2020095351.tif 000023
【図４】
2020095351.tif 000024
【図５】
2020095351.tif 000025
【図６】
2020095351.tif 000026
【国際調査報告】
2020095351.tif 000027
2020095351.tif 000028
2020095351.tif 000029
2020095351.tif 000030