(57)【要約】  Ｄ型フリップフロップ回路１は、一般的なＤ型フリップフロップ回路が備えるｐＭＯＳトランジスタｐ１〜ｐ７，ｐ１１〜ｐ１５およびｎＭＯＳトランジスタｎ１〜ｎ７，ｎ１１〜ｎ１５に、ｐＭＯＳトランジスタｐ８およびｎＭＯＳトランジスタｎ８を追加した構成である。
2019235363.tif 000002
【特許請求の範囲】
【請求項１】
マスターラッチと、トランスミッションゲートと、スレーブラッチとを備え、
前記マスターラッチは、第１のインバータと、第１のトライステートインバータとを備え、
第１のインバータは、第１のｐＭＯＳトランジスタと、第１のｎＭＯＳトランジスタとを備え、
第１のｐＭＯＳトランジスタは、ソースドレインの一方が電源電位に接続され、
第１のｎＭＯＳトランジスタは、ソースドレインの一方が第１のｐＭＯＳトランジスタのソースドレインの他方に接続され、ソースドレインの他方が接地され、ゲートが第１のｐＭＯＳトランジスタのゲートに接続され、
第１のトライステートインバータは、第２のｐＭＯＳトランジスタと、第３のｐＭＯＳトランジスタと、第２のｎＭＯＳトランジスタと、第３のｎＭＯＳトランジスタとを備え、
第２のｐＭＯＳトランジスタは、ソースドレインの一方が電源電位に接続され、
第３のｐＭＯＳトランジスタは、ソースドレインの一方が直接又は間接的に第２のｐＭＯＳトランジスタのソースドレインの他方に接続され、ソースドレインの他方が直接又は間接的に第１のノードに接続され、ゲートには反転クロック信号が入力され、
第１のノードは、第１のｐＭＯＳトランジスタのゲートおよび第１のｎＭＯＳトランジスタのゲートに接続され、第１のｐＭＯＳトランジスタのゲートおよび第１のｎＭＯＳトランジスタのゲートとともに前記マスターラッチの入力部をなしており、
第２のｎＭＯＳトランジスタは、ソースドレインの一方が直接又は間接的に第１のノードに接続され、ゲートにはクロック信号が入力され、
第３のｎＭＯＳトランジスタは、ソースドレインの一方が直接又は間接的に第２のｎＭＯＳトランジスタのソースドレインの他方に接続され、ソースドレインの他方が接地され、
第２のｐＭＯＳトランジスタのゲートおよび第３のｎＭＯＳトランジスタのゲートは、互いに接続されて前記マスターラッチの出力部をなすとともに、第１のｐＭＯＳトランジスタのソースドレインの他方および第１のｎＭＯＳトランジスタのソースドレインの一方に接続され、
前記トランスミッションゲートは、第４のｐＭＯＳトランジスタと、第４のｎＭＯＳトランジスタとを備え、
第４のｐＭＯＳトランジスタのソースドレインの一方および第４のｎＭＯＳトランジスタのソースドレインの一方は、互いに接続されて前記トランスミッションゲートの入力部をなすとともに、前記マスターラッチの前記出力部に接続され、
第４のｐＭＯＳトランジスタのソースドレインの他方および第４のｎＭＯＳトランジスタのソースドレインの他方は、互いに接続されて前記トランスミッションゲートの出力部をなしており、
前記スレーブラッチは、第２のインバータと、第２のトライステートインバータとを備え、
第２のインバータは、第５のｐＭＯＳトランジスタと、第５のｎＭＯＳトランジスタとを備え、
第５のｐＭＯＳトランジスタは、ソースドレインの一方が電源電位に接続され、
第５のｎＭＯＳトランジスタは、ソースドレインの一方が第５のｐＭＯＳトランジスタのソースドレインの他方に接続され、ソースドレインの他方が接地され、ゲートが第５のｐＭＯＳトランジスタのゲートに接続され、
第２のトライステートインバータは、第６のｐＭＯＳトランジスタと、第７のｐＭＯＳトランジスタと、第６のｎＭＯＳトランジスタと、第７のｎＭＯＳトランジスタとを備え、
第６のｐＭＯＳトランジスタは、ソースドレインの一方が電源電位に接続され、
第７のｐＭＯＳトランジスタは、ソースドレインの一方が直接又は間接的に第６のｐＭＯＳトランジスタのソースドレインの他方に接続され、ソースドレインの他方が直接又は間接的に第２のノードに接続され、ゲートにはクロック信号が入力され、
第２のノードは、第５のｐＭＯＳトランジスタのゲートおよび第５のｎＭＯＳトランジスタのゲートに接続され、第５のｐＭＯＳトランジスタのゲートおよび第５のｎＭＯＳトランジスタのゲートとともに前記スレーブラッチの入力部をなしており、
第６のｎＭＯＳトランジスタは、ソースドレインの一方が直接又は間接的に第２のノードに接続され、ゲートには反転クロック信号が入力され、
第７のｎＭＯＳトランジスタは、ソースドレインの一方が直接又は間接的に第６のｎＭＯＳトランジスタのソースドレインの他方に接続され、ソースドレインの他方が接地され、
第６のｐＭＯＳトランジスタのゲートおよび第７のｎＭＯＳトランジスタのゲートは、互いに接続されて前記スレーブラッチの出力部をなすとともに、第５のｐＭＯＳトランジスタのソースドレインの他方、第５のｎＭＯＳトランジスタのソースドレインの一方および前記トランスミッションゲートの前記出力部に接続された、Ｄ型フリップフロップ回路であって、
第１のトライステートインバータは、第８のｐＭＯＳトランジスタおよび第８のｎＭＯＳトランジスタをさらに備え、
第８のｐＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第２のｐＭＯＳトランジスタのソースドレインの他方および第３のｐＭＯＳトランジスタのソースドレインの一方、または、第３のｐＭＯＳトランジスタのソースドレインの他方および第１のノードに接続され、
第８のｎＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第２のｎＭＯＳトランジスタのソースドレインの他方および第３のｎＭＯＳトランジスタのソースドレインの一方、または、第１のノードおよび第２のｎＭＯＳトランジスタのソースドレインの一方に接続され、
第８のｐＭＯＳトランジスタのゲートおよび第８のｎＭＯＳトランジスタのゲートは、互いに接続されているとともに、第６のｐＭＯＳトランジスタのソースドレインの他方と第７のｐＭＯＳトランジスタのソースドレインの他方の接続部および第６のｎＭＯＳトランジスタのソースドレインの他方と第７のｎＭＯＳトランジスタのソースドレインの一方の接続部に接続されている、Ｄ型フリップフロップ回路。
【請求項２】
第８のｐＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第２のｐＭＯＳトランジスタのソースドレインの他方および第３のｐＭＯＳトランジスタのソースドレインの一方に接続され、
第８のｎＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第２のｎＭＯＳトランジスタのソースドレインの他方および第３のｎＭＯＳトランジスタのソースドレインの一方に接続されている、請求項１に記載のＤ型フリップフロップ回路。
【請求項３】
第８のｐＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第３のｎＭＯＳトランジスタのソースドレインの他方および第１のノードに接続され、
第８のｎＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第１のノードおよび第２のｎＭＯＳトランジスタのソースドレインの一方に接続されている、請求項１に記載のＤ型フリップフロップ回路。
【請求項４】
前記スレーブラッチは、第３のインバータをさらに備え、
第３のインバータは、第９のｐＭＯＳトランジスタと、第９のｎＭＯＳトランジスタとを備え、
第９のｐＭＯＳトランジスタは、ソースドレインの一方が電源電位に接続され、
第９のｎＭＯＳトランジスタは、ソースドレインの一方が第９のｐＭＯＳトランジスタのソースドレインの他方に接続され、ソースドレインの他方が接地され、ゲートが第９のｐＭＯＳトランジスタのゲートに接続され、
第９のｐＭＯＳトランジスタのゲートおよび第９のｎＭＯＳトランジスタのゲートには、前記スレーブラッチの出力部からの出力信号の反転信号が入力され、
第２のトライステートインバータは、第１０のｐＭＯＳトランジスタと、第１０のｎＭＯＳトランジスタと、をさらに備え、
第１０のｐＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第６のｐＭＯＳトランジスタのソースドレインの他方および第７のｐＭＯＳトランジスタのソースドレインの一方、または、第７のｐＭＯＳトランジスタのソースドレインの他方および第２のノードに接続され、
第１０のｎＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第６のｎＭＯＳトランジスタのソースドレインの他方および第７のｎＭＯＳトランジスタのソースドレインの一方、または、第２のノードおよび第６のｎＭＯＳトランジスタのソースドレインの一方に接続され、
第１０のｐＭＯＳトランジスタのゲートおよび第１０のｎＭＯＳトランジスタのゲートは、互いに接続されているとともに、第９のｐＭＯＳトランジスタのソースドレインの他方および第９のｎＭＯＳトランジスタのソースドレインの一方に接続されている、請求項１〜３のいずれかに記載のＤ型フリップフロップ回路。
【請求項５】
第１０のｐＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第６のｐＭＯＳトランジスタのソースドレインの他方および第７のｐＭＯＳトランジスタのソースドレインの一方に接続され、
第１０のｎＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第６のｎＭＯＳトランジスタのソースドレインの他方および第７のｎＭＯＳトランジスタのソースドレインの一方に接続されている、請求項４に記載のＤ型フリップフロップ回路。
【請求項６】
第１０のｐＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第７のｐＭＯＳトランジスタのソースドレインの他方および第２のノードに接続され、
第１０のｎＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第２のノードおよび第６のｎＭＯＳトランジスタのソースドレインの一方に接続されている、請求項４に記載のＤ型フリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ型フリップフロップ回路に関し、特に、ソフトエラーに対する耐性を向上させたＤ型フリップフロップ回路に関する。
【背景技術】
【０００２】
集積回路（ＬＳＩ）は、微細化および高集積化により高性能になり、それによって計算機の性能が上がりまた微細化が進むというサイクルを歩んできた。しかし、プロセスの微細化に伴い、ソフトエラーに代表される一過性のエラーが増加している。ソフトエラーは過酷な宇宙線にさらされる宇宙空間で使用される集積回路の問題であったが、近年では地上でもソフトエラーの対策が必要となってきている。ソフトエラーとは、集積回路に放射線が通過、または衝突することにより電子正孔対が生成され、一時的にメモリの保持値やフリップフロップの論理値が反転するエラーのことである。【０００３】
図１４に、ソフトエラーの発生原理を表す。中性子線が基板のＳｉ原子に衝突すると２次イオンが生じる。アルファ線や重イオン、２次イオンが拡散層の近傍を通過すると、拡散や空乏層の電界によるドリフトにより拡散層に電子または正孔が集まる。この電子または正孔によりドレインの電位が変化して出力が反転する。【０００４】
図１５および図１６に示すように、ラッチ回路を構成しているトランジスタを放射線が通過すると、放射線の電離作用により生じた電荷によって、トランジスタの出力のハイ（ハイレベル）とロウ（ロウレベル）とが一時的に反転する。当該トランジスタの出力が反転した状態で安定すると、回路が誤作動することになる。【０００５】
このため、高信頼性が必要な医療機器、航空機および自動車、又は回路規模が大きいサーバーやスーパーコンピュータ等に用いられる集積回路に対しては、特に、ソフトエラーに対する対策が必須となっている。加えて、近年の集積回路の微細化にともなう集積化や電源電位の低下によって、ソフトエラーの影響が顕在化している。これからの集積回路にとってソフトエラーの対策は不可欠である。【０００６】
ソフトエラー対策としては、回路レベルで対策する方法と、回路を構成するデバイスレベルで対策する方法とが考えられる。【０００７】
回路レベルでの対策としては、記憶素子（フリップフロップ回路）を多重化する構造による対策を挙げることができる。【０００８】
図１７は、フリップフロップ（ＦＦ）回路を三重化し、それぞれのフリップフロップ回路の出力に多数決回路を接続したＴＭＲＦＦ（Triple Modular Redundancy Flip Flop）を示している。ＴＭＲＦＦでは、３つのフリップフロップ回路のうち、１つだけがソフトエラーによって出力のハイとロウとが反転しても、他の２つが正しい出力の値を保っていれば、多数決回路は、多数決によって正しい信号を出力する。このように、フリップフロップ回路を多重化することにより、ソフトエラーに対する耐性は強くなる。しかし、フリップフロップ回路を三重化しているため、ＴＭＲＦＦは一般的なＤ型フリップフロップに比べ、回路面積、遅延時間および消費電力がそれぞれ、５．２倍、１．５倍および３．２倍程度に増加する。【０００９】
このように、回路レベルでの対策では、信頼性が高くなるが、面積、遅延時間および消費電力のオーバーヘッドが大きいという問題がある。【００１０】
これに対し、デバイスレベルでの対策としては、シリコン基板とトランジスタ（表面シリコン）との間に絶縁物の層を設ける、いわゆるＦＤ‐ＳＯＩ（Fully Depleted Silicon On Insulator）構造による対策を挙げることができる。【００１１】
図１８に示すように、ＦＤ‐ＳＯＩ構造では、シリコン基板とトランジスタとの間にＢＯＸ（Buried OXide）層と呼ばれる絶縁層を設ける。ＢＯＸ層としては、主にＳｉＯ２が用いられる。これによると、ドレインへの電荷の収集をＢＯＸ層で抑制することができるため、バルク構造と比べソフトエラーに対する耐性は５０〜１００倍程度に向上する。【００１２】
しかし、ＦＤ‐ＳＯＩ構造であっても、寄生バイポーラ効果によるソフトエラーの問題がある。具体的には、図１９に示すように、ｎＭＯＳトランジスタの場合には基板に残った正孔による寄生バイポーラトランジスタがＯＮになると、電荷がドレインに収集され、保持値が反転する。【００１３】
したがって、十分なソフトエラー対策のためには、ＦＤ‐ＳＯＩ構造によるデバイスレベルでの対策と、回路レベルでの対策とを組み合わせる必要がある。【００１４】
そのような対策の一つとして、Ｃエレメントを用いた非多重化対策が提案されている（非特許文献１）。図２０に示すように、Ｃエレメントは、電源電位と基準電位との間に接続されたｐＭＯＳトランジスタｐ１０１、ｐＭＯＳトランジスタｐ１０２、ｎＭＯＳトランジスタｎ１０１およびｐＭＯＳトランジスタｐ１０２を備えており、ｐＭＯＳトランジスタｐ１０２およびｎＭＯＳトランジスタｎ１０１への入力Ｉｎ２は、インバータＩＮ１０３，ＩＮ１０４で構成された遅延回路によってｐＭＯＳトランジスタｐ１０１およびｎＭＯＳトランジスタｎ１０２への入力Ｉｎ１に対し遅延している。そのため、インバータＩＮ１０５においてソフトエラーによるパルスが瞬間的に発生しても、ｐＭＯＳトランジスタｐ１０１およびｐＭＯＳトランジスタｐ１０２、ならびに、ｎＭＯＳトランジスタｎ１０１およびｎＭＯＳトランジスタｎ１０２は同時に切り替わらないため、出力ＯＵＴは変動しない。【００１５】
また、図２１に示すように、ｎＭＯＳトランジスタｎ１０１のみが寄生バイポーラ効果によってＯＮしても、ｎＭＯＳトランジスタｎ１０２がＯＦＦであれば、出力ＯＵＴは変動しない。このようなＦＤ‐ＳＯＩ構造とＣエレメントを用いた非多重化対策により、ソフトエラー耐性を高めることができる。【００１６】
非特許文献２では、Ｃエレメントを用いた非多重化対策を施したＤ型フリップフロップ回路（Guard-Gate Flip Flop）が提案されている。図２２は、一般的なＤ型フリップフロップ回路１０の回路図であり、図２３は、非特許文献２に開示されたＤ型フリップフロップ回路２０の回路図である。【００１７】
Ｄ型フリップフロップ回路１０は、ＴＧＦＦ（Transmission Gate Flip Flop）であり、図２２に示すように、マスターラッチＬＡ１１と、トランスミッションゲートＴＧと、スレーブラッチＬＡ１２と、トライステートインバータＴ３と、インバータＩＮ１０と、クロック信号生成回路ＣＬを備えている。マスターラッチＬＡ１１は、ｐＭＯＳトランジスタｐ１およびｎＭＯＳトランジスタｎ１を有するインバータＩＮ１と、ｐＭＯＳトランジスタｐ２、ｐＭＯＳトランジスタｐ３、ｎＭＯＳトランジスタｎ２およびｎＭＯＳトランジスタｎ３を有するトライステートインバータＴ１１とを備えており、ＣＬＫ＝１のときにマスターラッチＬＡ１１で値を保持する。スレーブラッチＬＡ１２は、ｐＭＯＳトランジスタｐ５およびｎＭＯＳトランジスタｎ５を有するインバータＩＮ２と、ｐＭＯＳトランジスタｐ６、ｐＭＯＳトランジスタｐ７、ｎＭＯＳトランジスタｎ６およびｎＭＯＳトランジスタｎ７を有するトライステートインバータＴ１２とを備えており、ＣＬＫ＝０のときにスレーブラッチＬＡ１２で値を保持する。【００１８】
Ｄ型フリップフロップ回路１０では、インバータＩＮ１を構成するいずれかのＭＯＳの出力またはトライステートインバータＴ１１を構成するいずれかのＭＯＳの出力がソフトエラーにより反転すると、マスターラッチＬＡ１１の保持値が変化してしまう。同様に、インバータＩＮ２を構成するいずれかのＭＯＳの出力またはトライステートインバータＴ１2を構成するいずれかのＭＯＳの出力がソフトエラーにより反転すると、スレーブラッチＬＡ１２の保持値が変化してしまう。【００１９】
そこで、図２３に示すＤ型フリップフロップ回路２０は、一般的なＤ型フリップフロップ回路１０において、インバータＩＮ１およびインバータＩＮ２をそれぞれＣエレメントＣ１およびＣエレメントＣ２に置き換え、さらに、ＣエレメントＣ１への一方の入力にインバータＩＮ２１，ＩＮ２２を有する遅延回路を設け、ＣエレメントＣ２への一方の入力にインバータＩＮ２３，ＩＮ２４を有する遅延回路を設けた構成となっている。このように、Ｄ型フリップフロップ回路２０は、一般的なＤ型フリップフロップ回路１０にＣエレメントを用いた非多重化対策を施すことにより、ソフトエラー耐性を強化している。
【先行技術文献】
【非特許文献】
【００２０】
【非特許文献１】A. Balasubramanian et al.、"RHBD Techniques for Mitigating Effects of Single-Event Hits Using Guard-Gates"、IEEE TRANSACTIONS ON NUCLEAR SCIENCE、 VOL. 52、 NO. 6、 DECEMBER 2005、p. 2531-2535
【非特許文献２】H. Zhang et al.、"Temperature Dependence of Soft-Error Rates for FF designs in 20-nm Bulk Planar and 16-nm Bulk FinFET Technologies"、2016 IEEE International Reliability Physics Symposium (IRPS)
【発明の概要】
【発明が解決しようとする課題】
【００２１】
図２３に示すＤ型フリップフロップ回路２０は、ソフトエラー耐性が強化されているが、一般的なＤ型フリップフロップ回路１０に計１２個のＭＯＳトランジスタｐ２１〜ｐ２６，ｎ２１〜ｎ２６を追加した構成であるため、回路面積が大きくなる。また、Ｃエレメントに遅延回路を設けているため、遅延時間が大きくなり、高周波クロックを用いたシステムには適用できない。【００２２】
本発明は、上記問題を解決するためになされたものであって、ソフトエラー耐性が強化された従来のＤ型フリップフロップ回路に比べ、回路面積および遅延時間の増大を抑えながら、高いソフトエラー耐性を有するＤ型フリップフロップ回路を提供することを課題とする。
【課題を解決するための手段】
【００２３】
上記課題を解決するために、本発明に係るＤ型フリップフロップ回路は、マスターラッチと、トランスミッションゲートと、スレーブラッチとを備え、前記マスターラッチは、第１のインバータと、第１のトライステートインバータとを備え、第１のインバータは、第１のｐＭＯＳトランジスタと、第１のｎＭＯＳトランジスタとを備え、第１のｐＭＯＳトランジスタは、ソースドレインの一方が電源電位に接続され、第１のｎＭＯＳトランジスタは、ソースドレインの一方が第１のｐＭＯＳトランジスタのソースドレインの他方に接続され、ソースドレインの他方が接地され、ゲートが第１のｐＭＯＳトランジスタのゲートに接続され、第１のトライステートインバータは、第２のｐＭＯＳトランジスタと、第３のｐＭＯＳトランジスタと、第２のｎＭＯＳトランジスタと、第３のｎＭＯＳトランジスタとを備え、第２のｐＭＯＳトランジスタは、ソースドレインの一方が電源電位に接続され、第３のｐＭＯＳトランジスタは、ソースドレインの一方が直接又は間接的に第２のｐＭＯＳトランジスタのソースドレインの他方に接続され、ソースドレインの他方が直接又は間接的に第１のノードに接続され、ゲートには反転クロック信号が入力され、第１のノードは、第１のｐＭＯＳトランジスタのゲートおよび第１のｎＭＯＳトランジスタのゲートに接続され、第１のｐＭＯＳトランジスタのゲートおよび第１のｎＭＯＳトランジスタのゲートとともに前記マスターラッチの入力部をなしており、第２のｎＭＯＳトランジスタは、ソースドレインの一方が直接又は間接的に第１のノードに接続され、ゲートにはクロック信号が入力され、第３のｎＭＯＳトランジスタは、ソースドレインの一方が直接又は間接的に第２のｎＭＯＳトランジスタのソースドレインの他方に接続され、ソースドレインの他方が接地され、第２のｐＭＯＳトランジスタのゲートおよび第３のｎＭＯＳトランジスタのゲートは、互いに接続されて前記マスターラッチの出力部をなすとともに、第１のｐＭＯＳトランジスタのソースドレインの他方および第１のｎＭＯＳトランジスタのソースドレインの一方に接続され、前記トランスミッションゲートは、第４のｐＭＯＳトランジスタと、第４のｎＭＯＳトランジスタとを備え、第４のｐＭＯＳトランジスタのソースドレインの一方および第４のｎＭＯＳトランジスタのソースドレインの一方は、互いに接続されて前記トランスミッションゲートの入力部をなすとともに、前記マスターラッチの前記出力部に接続され、第４の第ｐＭＯＳトランジスタのソースドレインの他方および第４のｎＭＯＳトランジスタのソースドレインの他方は、互いに接続されて前記トランスミッションゲートの出力部をなしており、前記スレーブラッチは、第２のインバータと、第２のトライステートインバータとを備え、第２のインバータは、第５のｐＭＯＳトランジスタと、第５のｎＭＯＳトランジスタとを備え、第５のｐＭＯＳトランジスタは、ソースドレインの一方が電源電位に接続され、第５のｎＭＯＳトランジスタは、ソースドレインの一方が第５のｐＭＯＳトランジスタのソースドレインの他方に接続され、ソースドレインの他方が接地され、ゲートが第５のｐＭＯＳトランジスタのゲートに接続され、第２のトライステートインバータは、第６のｐＭＯＳトランジスタと、第７のｐＭＯＳトランジスタと、第６のｎＭＯＳトランジスタと、第７のｎＭＯＳトランジスタとを備え、第６のｐＭＯＳトランジスタは、ソースドレインの一方が電源電位に接続され、第７のｐＭＯＳトランジスタは、ソースドレインの一方が直接又は間接的に第６のｐＭＯＳトランジスタのソースドレインの他方に接続され、ソースドレインの他方が直接又は間接的に第２のノードに接続され、ゲートにはクロック信号が入力され、第２のノードは、第５のｐＭＯＳトランジスタのゲートおよび第５のｎＭＯＳトランジスタのゲートに接続され、第５のｐＭＯＳトランジスタのゲートおよび第５のｎＭＯＳトランジスタのゲートとともに前記スレーブラッチの入力部をなしており、第６のｎＭＯＳトランジスタは、ソースドレインの一方が直接又は間接的に第２のノードに接続され、ゲートには反転クロック信号が入力され、第７のｎＭＯＳトランジスタは、ソースドレインの一方が直接又は間接的に第６のｎＭＯＳトランジスタのソースドレインの他方に接続され、ソースドレインの他方が接地され、第６のｐＭＯＳトランジスタのゲートおよび第７のｎＭＯＳトランジスタのゲートは、互いに接続されて前記スレーブラッチの出力部をなすとともに、第５のｐＭＯＳトランジスタのソースドレインの他方、第５のｎＭＯＳトランジスタのソースドレインの一方および前記トランスミッションゲートの前記出力部に接続された、Ｄ型フリップフロップ回路であって、第１のトライステートインバータは、第８のｐＭＯＳトランジスタおよび第８のｎＭＯＳトランジスタをさらに備え、第８のｐＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第２のｐＭＯＳトランジスタのソースドレインの他方および第３のｐＭＯＳトランジスタのソースドレインの一方、または、第３のｐＭＯＳトランジスタのソースドレインの他方および第１のノードに接続され、第８のｎＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第２のｎＭＯＳトランジスタのソースドレインの他方および第３のｎＭＯＳトランジスタのソースドレインの一方、または、第１のノードおよび第２のｎＭＯＳトランジスタのソースドレインの一方に接続され、第８のｐＭＯＳトランジスタのゲートおよび第８のｎＭＯＳトランジスタのゲートは、互いに接続されているとともに、第６のｐＭＯＳトランジスタのソースドレインの他方と第７のｐＭＯＳトランジスタのソースドレインの他方の接続部および第６のｎＭＯＳトランジスタのソースドレインの他方と第７のｎＭＯＳトランジスタのソースドレインの一方の接続部に接続されていることを特徴とする。
【発明の効果】
【００２４】
本発明によれば、ソフトエラー耐性が強化された従来のＤ型フリップフロップ回路に比べ、回路面積および遅延時間の増大を抑えながら、高いソフトエラー耐性を有するＤ型フリップフロップ回路を提供することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施形態に係るＤ型フリップフロップ回路の回路図である。
【図２】Ｄ型フリップフロップ回路におけるソフトエラーの抑制メカニズムの説明図である。
【図３】Ｄ型フリップフロップ回路におけるソフトエラーの抑制メカニズムの説明図である。
【図４】Ｄ型フリップフロップ回路におけるソフトエラーの抑制メカニズムの説明図である。
【図５】Ｄ型フリップフロップ回路におけるソフトエラーの抑制メカニズムの説明図である。
【図６】Ｄ型フリップフロップ回路におけるソフトエラーの抑制メカニズムの説明図である。
【図７】Ｄ型フリップフロップ回路におけるソフトエラーの抑制メカニズムの説明図である。
【図８】Ｄ型フリップフロップ回路におけるソフトエラーの抑制メカニズムの説明図である。
【図９】変形例１に係るＤ型フリップフロップ回路の回路図である。
【図１０】変形例２に係るＤ型フリップフロップ回路の回路図である。
【図１１】変形例３に係るＤ型フリップフロップ回路の回路図である。
【図１２】放射線がｎＭＯＳトランジスタｎ１に衝突した時の図１０に示すＤ型フリップフロップ回路のノードＮＡ，ＮＢ，ＮＤ，ＮＥにおける各電位の時間変化を示すグラフである。
【図１３】放射線がｎＭＯＳトランジスタｎ１に衝突した時の図２２に示す一般的なＤ型フリップフロップ回路のノードＮＢにおける電位の時間変化を示すグラフである。
【図１４】ソフトエラーの発生原理を表す図である。
【図１５】放射線がトランジスタを通過している様子を概略的に表す図である。
【図１６】放射線によって、トランジスタの出力電圧が反転している様子を表す図である。
【図１７】フリップフロップ回路を三重化した回路を概略的に表す図である。
【図１８】ＢＯＸ層が設けられた半導体チップの構成を概略的に表す図である。
【図１９】寄生バイポーラ効果によるソフトエラーの説明図である。
【図２０】Ｃエレメントを用いた非多重化対策を施した回路例である。
【図２１】Ｃエレメントを用いた非多重化対策の説明図である。
【図２２】一般的なＤ型フリップフロップ回路の回路図である。
【図２３】ソフトエラー耐性が強化された従来のＤ型フリップフロップ回路の回路図である。
【図２４】実施例２における測定結果を示すグラフである。
【発明を実施するための形態】
【００２６】
以下、本発明の一実施形態について添付図面を参照して説明する。
【００２７】
図１は、本発明の一実施形態に係るＤ型フリップフロップ回路１の回路図である。Ｄ型フリップフロップ回路１は、トライステートインバータＴ３と、マスターラッチＬＡ１と、トランスミッションゲートＴＧと、スレーブラッチＬＡ２と、インバータＩＮ１０と、クロック信号生成回路ＣＬを備えている。
【００２８】
トライステートインバータＴ３は、電源電位側からＧＮＤである基準電位側へ向けて順に直列接続されている、ｐＭＯＳトランジスタｐ１１、ｐＭＯＳトランジスタｐ１２、ｎＭＯＳトランジスタｎ１１およびｎＭＯＳトランジスタｎ１２を有する。ｐＭＯＳトランジスタｐ１２のゲートには、制御用のクロック信号（ＣＬＫ）が入力され、ｎＭＯＳトランジスタｎ１１のゲートには反転クロック（「上バー付き」のＣＬＫ）信号が入力される。トライステートインバータＴ３は出力部であるノードＮ０を備えている。
【００２９】
マスターラッチＬＡ１は、インバータＩＮ１と、トライステートインバータＴ１とを備えている。インバータＩＮ１は、ｐＭＯＳトランジスタｐ１と、ｎＭＯＳトランジスタｎ１とを備えている。ｐＭＯＳトランジスタｐ１は、ソース（ソースドレインの一方）が電源電位に接続され、ｎＭＯＳトランジスタｎ１は、ドレイン（ソースドレインの一方）がｐＭＯＳトランジスタｐ１のドレイン（ソースドレインの他方）に接続され、ソース（ソースドレインの他方）が接地され、ゲートがｐＭＯＳトランジスタｐ１のゲートに接続されている。トライステートインバータＴ１は、ｐＭＯＳトランジスタｐ２と、ｐＭＯＳトランジスタｐ３と、ｎＭＯＳトランジスタｎ２と、ｎＭＯＳトランジスタｎ３とを備えている。ｐＭＯＳトランジスタｐ２は、ソース（ソースドレインの一方）が電源電位に接続され、ｐＭＯＳトランジスタｐ３は、ソース（ソースドレインの一方）が直接または間接的にｐＭＯＳトランジスタｐ２のドレイン（ソースドレインの他方）に接続され、ドレイン（ソースドレインの他方）が直接または間接的にノードＮ１に接続され、ゲートには反転クロック信号が入力される。ノードＮ１は、ｐＭＯＳトランジスタｐ１のゲートおよびｎＭＯＳトランジスタｎ１のゲートに接続され、ｐＭＯＳトランジスタｐ１のゲートおよびｎＭＯＳトランジスタｎ１のゲートとともにマスターラッチＬＡ１の入力部をなしている。ｎＭＯＳトランジスタｎ２は、ドレイン（ソースドレインの一方）が直接又は間接的にノードＮ１に接続され、ゲートにはクロック信号が入力される。ｎＭＯＳトランジスタｎ３は、ドレイン（ソースドレインの一方）が直接又は間接的にｎＭＯＳトランジスタｎ２のソース（ソースドレインの他方）に接続され、ソース（ソースドレインの他方）が接地されている。ｐＭＯＳトランジスタｐ２のゲートおよびｎＭＯＳトランジスタｎ３のゲートは、互いに接続されてマスターラッチＬＡ１の出力部をなすとともに、ｐＭＯＳトランジスタｐ１のドレイン（ソースドレインの他方）およびｎＭＯＳトランジスタｎ１のドレイン（ソースドレインの一方）に接続されている。
【００３０】
マスターラッチＬＡ１の構成は、図２２に示す一般的なＤ型フリップフロップ回路１０のマスターラッチＬＡ１１と同様であるが、本実施形態に係るＤ型フリップフロップ回路１のマスターラッチＬＡ１では、トライステートインバータＴ１は、ｐＭＯＳトランジスタｐ８およびｎＭＯＳトランジスタｎ８をさらに備えている。ｐＭＯＳトランジスタｐ８およびｎＭＯＳトランジスタｎ８の接続については、後述する。
【００３１】
トランスミッションゲートＴＧは、ｐＭＯＳトランジスタｐ４と、ｎＭＯＳトランジスタｎ４とを備えている。ｐＭＯＳトランジスタｐ４のソース（ソースドレインの一方）およびｎＭＯＳトランジスタｎ４のソース（ソースドレインの一方）は、互いに接続されてトランスミッションゲートＴＧの入力部をなすとともに、マスターラッチＬＡ１の出力部に接続されている。ｐＭＯＳトランジスタｐ４のドレイン（ソースドレインの他方）およびｎＭＯＳトランジスタｎ４のドレイン（ソースドレインの他方）は、互いに接続されてトランスミッションゲートＴＧの出力部をなしている。
【００３２】
スレーブラッチＬＡ２は、インバータＩＮ２と、トライステートインバータＴ２とを備えている。インバータＩＮ２は、ｐＭＯＳトランジスタｐ５と、ｎＭＯＳトランジスタｎ５とを備えている。ｐＭＯＳトランジスタｐ５は、ソース（ソースドレインの一方）が電源電位に接続され、ｎＭＯＳトランジスタｎ５は、ドレイン（ソースドレインの一方）がｐＭＯＳトランジスタｐ５のドレイン（ソースドレインの他方）に接続され、ソース（ソースドレインの他方）が接地され、ゲートがｐＭＯＳトランジスタｐ５のゲートに接続されている。トライステートインバータＴ２は、ｐＭＯＳトランジスタｐ６と、ｐＭＯＳトランジスタｐ７と、ｎＭＯＳトランジスタｎ６と、ｎＭＯＳトランジスタｎ７とを備えている。ｐＭＯＳトランジスタｐ６は、ソース（ソースドレインの一方）が電源電位に接続され、ｐＭＯＳトランジスタｐ７は、ソース（ソースドレインの一方）が直接又は間接的にｐＭＯＳトランジスタｐ６のドレイン（ソースドレインの他方）に接続され、ドレイン（ソースドレインの他方）が直接又は間接的にノードＮ２に接続され、ゲートにはクロック信号が入力される。ノードＮ２は、ｐＭＯＳトランジスタｐ５のゲートおよびｎＭＯＳトランジスタｎ５のゲートに接続され、ｐＭＯＳトランジスタｐ５のゲートおよびｎＭＯＳトランジスタｎ５のゲートとともにスレーブラッチＬＡ２の入力部をなすとともに、トランスミッションゲートＴＧの出力部に接続されている。ｎＭＯＳトランジスタｎ６は、ドレイン（ソースドレインの一方）が直接又は間接的にノードＮ２に接続され、ゲートには反転クロック信号が入力される。ｎＭＯＳトランジスタｎ７は、ドレイン（ソースドレインの一方）が直接又は間接的にｎＭＯＳトランジスタｎ６のソース（ソースドレインの他方）に接続され、ソース（ソースドレインの他方）が接地されている。ｐＭＯＳトランジスタｐ６のゲートおよびｎＭＯＳトランジスタｎ７のゲートは、互いに接続されてスレーブラッチＬＡ２の出力部をなすとともに、ｐＭＯＳトランジスタｐ５のドレイン（ソースドレインの他方）およびｎＭＯＳトランジスタｎ５のドレイン（ソースドレインの一方）に接続されている。
【００３３】
スレーブラッチＬＡ２の以上の構成は、図２２に示す一般的なＤ型フリップフロップ回路１０のスレーブラッチＬＡ１２と同様である。
【００３４】
インバータＩＮ１０は、ｐＭＯＳトランジスタｐ１３と、ｎＭＯＳトランジスタｎ１３とを備えている。ｐＭＯＳトランジスタｐ１３およびｎＭＯＳトランジスタｎ１３は、電源電位側から基準電位側へ向けて、順に直列接続されている。具体的には、ｐＭＯＳトランジスタｐ１３は、ソースが電源電位と接続されており、ドレインがｎＭＯＳトランジスタｎ１３のドレインと接続されている。ｎＭＯＳトランジスタｎ１３のソースは接地されている。ｐＭＯＳトランジスタｐ１３のドレインとｎＭＯＳトランジスタｎ１３のドレインとの接続部は、インバータＩＮ１０の出力部をなしている。ｐＭＯＳトランジスタｐ１３およびｎＭＯＳトランジスタｎ１３のゲートは、互いに接続されているとともに、スレーブラッチＬＡ２の出力部に接続されている。
【００３５】
クロック信号生成回路ＣＬは、クロック信号および反転クロック信号を生成する回路であり、２段のインバータＩＮ１１およびインバータＩＮ１２を備えている。インバータＩＮ１１は、ｐＭＯＳトランジスタｐ１４と、ｎＭＯＳトランジスタｎ１４とを備えている。ｐＭＯＳトランジスタｐ１４のゲートと、ｎＭＯＳトランジスタｎ１４のゲートとは接続配線により接続されており、当該接続配線に、インバータＩＮ１１へのクロック信号が入力される。ｐＭＯＳトランジスタｐ１４のソースは電源電位と接続されており、ｐＭＯＳトランジスタｐ１４のドレインは、ｎＭＯＳトランジスタｎ１４のドレインと接続されており、当該接続部分は、インバータＩＮ１１の信号の出力部をなしている。ｎＭＯＳトランジスタｎ１４のソースはＧＮＤである基準電位と接続されている。インバータＩＮ１２は、ｐＭＯＳトランジスタｐ１５と、ｎＭＯＳトランジスタｎ１５とを備えている。ｐＭＯＳトランジスタｐ１５のゲートと、ｎＭＯＳトランジスタｎ１５のゲートとは接続配線により接続されており、当該接続配線は、インバータＩＮ１１の出力部と接続されている。ｐＭＯＳトランジスタｐ１５のソースは電源電位と接続されており、ｐＭＯＳトランジスタｐ１５のドレインは、ｎＭＯＳトランジスタｎ１５のドレインと接続されており、当該接続部分は、インバータＩＮ１２の信号の出力部をなしている。ｎＭＯＳトランジスタｎ１５のソースは基準電位と接続されている。以上の構成により、クロック信号生成回路ＣＬは、インバータＩＮ１１から反転クロック信号を出力し、インバータＩＮ１２からクロック信号を出力する。
【００３６】
以上説明したＤ型フリップフロップ回路１の構成のうち、トライステートインバータＴ３、トランスミッションゲートＴＧ、インバータＩＮ１０およびクロック信号生成回路ＣＬは、図２２に示す一般的なＤ型フリップフロップ回路１０と同一である。一方、上述のように、マスターラッチＬＡ１は、トライステートインバータＴ１がｐＭＯＳトランジスタｐ８およびｎＭＯＳトランジスタｎ８をさらに備えている点で、Ｄ型フリップフロップ回路１０のマスターラッチＬＡ１１と異なっている。
【００３７】
具体的には、ｐＭＯＳトランジスタｐ８のソース（ソースドレインの一方）およびドレイン（ソースドレインの他方）はそれぞれ、ｐＭＯＳトランジスタｐ２のドレイン（ソースドレインの他方）およびｐＭＯＳトランジスタｐ３のソース（ソースドレインの一方）に接続されている。また、ｎＭＯＳトランジスタｎ８のドレイン（ソースドレインの一方）およびソース（ソースドレインの他方）はそれぞれ、ｎＭＯＳトランジスタｎ２のソース（ソースドレインの他方）およびｎＭＯＳトランジスタｎ３のドレイン（ソースドレインの一方）に接続されている。さらに、ｐＭＯＳトランジスタｐ８のゲートおよびｎＭＯＳトランジスタｎ８のゲートは、互いに接続されているとともに、トライステートインバータＴ２のｐＭＯＳトランジスタｐ６のドレイン（ソースドレインの他方）およびｎＭＯＳトランジスタｎ７のドレイン（ソースドレインの一方）に接続されている。
【００３８】
以上のように、本実施形態に係るＤ型フリップフロップ回路１は、図２２に示す一般的なＤ型フリップフロップ回路１０において、ｐＭＯＳトランジスタｐ８およびｎＭＯＳトランジスタｎ８の計２個のＭＯＳを追加した構成である。これに対し、図２３に示すソフトエラー耐性を強化した従来のＤ型フリップフロップ回路２０は、Ｄ型フリップフロップ回路１０に計１２個のＭＯＳを追加した構成である。そのため、Ｄ型フリップフロップ回路１は、Ｄ型フリップフロップ回路２０に比べ、回路面積の増大を大幅に抑えることができる。また、Ｄ型フリップフロップ回路１は、遅延回路を備えていないため、Ｄ型フリップフロップ回路２０に比べ、遅延時間も抑えることができる。
【００３９】
さらに、Ｄ型フリップフロップ回路１のマスターラッチＬＡ１は、Ｄ型フリップフロップ回路２０のマスターラッチＬＡ２１と同等のソフトエラー耐性を備えている。Ｄ型フリップフロップ回路１におけるソフトエラーの抑制メカニズムについて、図２〜図８に基づいて説明する。
【００４０】
図２は、ＣＬＫ＝１のときにマスターラッチＬＡ１で値を保持している初期状態におけるＤ型フリップフロップ回路１のマスターラッチＬＡ１、トランスミッションゲートＴＧおよびスレーブラッチＬＡ２を示している。図中、ノードＮＡ、ＮＢ、ＮＣ、ＮＤおよびＮＥの電位について、ハイレベルの場合は［１］、ロウレベルの場合は［０］と表示している。また、各ＭＯＳの状態について、導通状態の場合はＯＮ、非導通状態の場合はＯＦＦと表示している。初期状態では、ノードＮＡ、ＮＢ、ＮＣ、ＮＤおよびＮＥの各電位は、それぞれ［０］，［１］，［１］，［０］，［１］であり、マスターラッチＬＡ１は「１」の値を保持している。
【００４１】
ここで、図３に示すように、マスターラッチＬＡ１のｎＭＯＳトランジスタｎ１に粒子線が衝突し、ソフトエラーによってＯＦＦからＯＮに反転したとする。これにより、パルスが瞬間的に発生し、ノードＮＢの電位は、［１］から［０］に切り替わる。なお、図３〜図８では、反転したＭＯＳの状態を斜体文字で示す。
【００４２】
続いて、図４に示すように、パルスがトライステートインバータＴ１のｐＭＯＳトランジスタｐ２およびｎＭＯＳトランジスタｎ３に取り込まれ、ｐＭＯＳトランジスタｐ２およびｎＭＯＳトランジスタｎ３の状態が反転する。また、トランスミッションゲートＴＧを通過したパルスにより、インバータＩＮ２のｐＭＯＳトランジスタｐ５およびｎＭＯＳトランジスタｎ５の状態が反転する。
【００４３】
これにより、図５に示すように、インバータＩＮ２によって反転したパルス（以下、「第１反転パルス」と称する）により、ノードＮＤの電位が［０］から［１］に切り替わる。このとき、インバータＩＮ２が遅延回路として機能するため、反転していたｐＭＯＳトランジスタｐ２およびｎＭＯＳトランジスタｎ３の状態が初期状態に戻る。
【００４４】
続いて、図６に示すように、第１反転パルスがトライステートインバータＴ２のｐＭＯＳトランジスタｐ６およびｎＭＯＳトランジスタｎ７に取り込まれ、ｐＭＯＳトランジスタｐ６およびｎＭＯＳトランジスタｎ７の状態が反転する。
【００４５】
これにより、図７に示すように、トライステートインバータＴ２によってさらに反転したパルス（以下、「第２反転パルス」と称する）により、ノードＮＥの電位が［１］から［０］に切り替わる。
【００４６】
続いて、図８に示すように、第２反転パルスがトライステートインバータＴ１のｐＭＯＳトランジスタｐ８およびｎＭＯＳトランジスタｎ８に取り込まれ、ｐＭＯＳトランジスタｐ８およびｎＭＯＳトランジスタｎ８の状態が反転する。しかし、ｐＭＯＳトランジスタｐ２およびｎＭＯＳトランジスタｎ３がそれぞれＯＦＦおよびＯＮであるため、ノードＮＡの状態は変化しない。したがって、マスターラッチＬＡ１は「１」の値を保持し続けることができる。
【００４７】
このように、ソフトエラーによってパルスが発生すると、トライステートインバータＴ１のｐＭＯＳトランジスタｐ２およびｐＭＯＳトランジスタｐ８、ならびに、ｎＭＯＳトランジスタｎ３およびｎＭＯＳトランジスタｎ８は一時的に反転する。しかし、パルスが通過するインバータＩＮ２およびトライステートインバータＴ２が遅延回路として機能するため、ｐＭＯＳトランジスタｐ２およびｐＭＯＳトランジスタｐ８、ならびに、ｎＭＯＳトランジスタｎ３およびｎＭＯＳトランジスタｎ８は同時に反転しない。よって、マスターラッチＬＡ１の保持値は恒常的に切り替わらない。
【００４８】
以上のように、Ｄ型フリップフロップ回路１のマスターラッチＬＡ１は、図２２に示す一般的なＤ型フリップフロップ回路１０にＭＯＳを２個追加した構成であるが、配線を工夫することにより、図２３に示すソフトエラー耐性を強化した従来のＤ型フリップフロップ回路２０のマスターラッチＬＡ２１と同等のソフトエラー耐性を有している。また、上述のように、Ｄ型フリップフロップ回路１は、Ｄ型フリップフロップ回路２０に比べ、回路面積の増大を大幅に抑えることができる。さらに、Ｄ型フリップフロップ回路１は、マスターラッチＬＡ１の入力部とスレーブラッチＬＡ２の出力部との間に、遅延回路が設けられていないため、遅延時間も抑えることができる。したがって、ソフトエラー耐性が強化された従来のＤ型フリップフロップ回路２０に比べ、回路面積および遅延時間の増大を抑えながら、高いソフトエラー耐性を有することができる。
【００４９】
（変形例１）
図９は、変形例１に係るＤ型フリップフロップ回路２の回路図である。Ｄ型フリップフロップ回路２は、図１に示すＤ型フリップフロップ回路１において、トライステートインバータＴ１をトライステートインバータＴ１’に置き換えた構成である。トライステートインバータＴ１’では、ｐＭＯＳトランジスタｐ８のソース（ソースドレインの一方）およびドレイン（ソースドレインの他方）はそれぞれ、ｎＭＯＳトランジスタｎ３のソース（ソースドレインの他方）およびノードＮ１に接続されている。また、ｎＭＯＳトランジスタｎ８のドレイン（ソースドレインの一方）およびソース（ソースドレインの他方）はそれぞれ、ノードＮ１およびｎＭＯＳトランジスタｎ２のドレイン（ソースドレインの一方）に接続されている。すなわち、トライステートインバータＴ１’は、図１に示すトライステートインバータＴ１において、ｐＭＯＳトランジスタｐ８とｐＭＯＳトランジスタｐ３とを入れ替え、ｎＭＯＳトランジスタｎ８とｎＭＯＳトランジスタｎ３とを入れ替えた構成である。
【００５０】
前述のように、ｐＭＯＳトランジスタｐ２およびｐＭＯＳトランジスタｐ８、ならびに、ｎＭＯＳトランジスタｎ３およびｎＭＯＳトランジスタｎ８が同時に反転しなければ、マスターラッチＬＡ１およびスレーブラッチＬＡ２の保持値は恒常的に切り替わらない。図９に示すＤ型フリップフロップ回路２では、ｐＭＯＳトランジスタｐ２とｐＭＯＳトランジスタｐ８との距離、および、ｎＭＯＳトランジスタｎ３とｎＭＯＳトランジスタｎ８との距離が、図１に示すＤ型フリップフロップ回路１に比べ大きくなっている。そのため、１つの粒子線によって、ｐＭＯＳトランジスタｐ２およびｐＭＯＳトランジスタｐ８、または、ｎＭＯＳトランジスタｎ３およびｎＭＯＳトランジスタｎ８が同時に反転する確率を低くすることができるため、ソフトエラー耐性をさらに向上させることができる。
【００５１】
（変形例２）
上述のＤ型フリップフロップ回路１，２では、マスターラッチＬＡ１におけるソフトエラー耐性を向上させていたが、変形例２では、スレーブラッチＬＡ２におけるソフトエラー耐性を向上させる構成について説明する。
【００５２】
図１０は、変形例２に係るＤ型フリップフロップ回路３の回路図である。Ｄ型フリップフロップ回路３は、図１に示すＤ型フリップフロップ回路１において、スレーブラッチＬＡ２が、インバータＩＮ３をさらに備え、トライステートインバータＴ２をトライステートインバータＴ２’に置き換えた構成である。インバータＩＮ３は、ｐＭＯＳトランジスタｐ９と、ｎＭＯＳトランジスタｎ９とを備えている。ｐＭＯＳトランジスタｐ９は、ソース（ソースドレインの一方）が電源電位に接続され、ｎＭＯＳトランジスタｎ９は、ドレイン（ソースドレインの一方）がｐＭＯＳトランジスタｐ９のドレイン（ソースドレインの他方）に接続され、ソース（ソースドレインの他方）が接地され、ゲートがｐＭＯＳｐ９のゲートに接続されている。ｐＭＯＳトランジスタｐ９のゲートおよびｎＭＯＳトランジスタｎ９のゲートは、インバータＩＮ１０を介してスレーブラッチＬＡ２の出力部に接続されている。すなわち、ｐＭＯＳトランジスタｐ９のゲートおよびｎＭＯＳトランジスタｎ９のゲートには、スレーブラッチＬＡ２の出力部からの出力信号の反転信号が入力される。
【００５３】
トライステートインバータＴ２’は、ｐＭＯＳトランジスタｐ１０と、ｎＭＯＳトランジスタｎ１０と、をさらに備えている。ｐＭＯＳトランジスタｐ１０のソース（ソースドレインの一方）およびドレイン（ソースドレインの他方）はそれぞれ、ｐＭＯＳトランジスタｐ６のドレイン（ソースドレインの他方）およびｐＭＯＳトランジスタｐ７のソース（ソースドレインの一方）に接続されている。また、ｎＭＯＳトランジスタｎ１０のドレイン（ソースドレインの一方）およびソース（ソースドレインの他方）はそれぞれ、ｎＭＯＳトランジスタｎ６のドレイン（ソースドレインの他方）およびｎＭＯＳトランジスタｎ７のドレイン（ソースドレインの一方）に接続されている。ｐＭＯＳトランジスタｐ１０のゲートおよびｎＭＯＳトランジスタｎ１０のゲートは、互いに接続されているとともに、ｐＭＯＳトランジスタｐ９のドレイン（ソースドレインの他方）およびｎＭＯＳトランジスタｎ９のドレイン（ソースドレインの一方）に接続されている。
【００５４】
以上の構成により、Ｄ型フリップフロップ回路３では、ソフトエラーにより、スレーブラッチＬＡ２のインバータＩＮ２のいずれかのＭＯＳの状態が反転し、パルスが発生したとしても、インバータＩＮ１０およびインバータＩＮ３が遅延回路として機能するため、ｐＭＯＳトランジスタｐ６およびｐＭＯＳトランジスタｐ１０、ならびに、ｎＭＯＳトランジスタｎ７およびｎＭＯＳトランジスタｎ１０は、同時に反転しない。よって、４個のＭＯＳを追加するだけで、スレーブラッチＬＡ２におけるソフトエラー耐性を向上させることができる。
【００５５】
（変形例３）
図１１は、変形例３に係るＤ型フリップフロップ回路４の回路図である。Ｄ型フリップフロップ回路４は、図１０に示すＤ型フリップフロップ回路３において、トライステートインバータＴ１をトライステートインバータＴ１’に置き換え、トライステートインバータＴ２’をトライステートインバータＴ２”に置き換えた構成である。トライステートインバータＴ１’は、図９に示すものと同一である。トライステートインバータＴ２”では、ｐＭＯＳトランジスタｐ１０のソース（ソースドレインの一方）およびドレイン（ソースドレインの他方）はそれぞれ、ｐＭＯＳトランジスタｐ７のドレイン（ソースドレインの他方）およびノードＮ２に接続され、ｎＭＯＳトランジスタｎ１０のドレイン（ソースドレインの一方）およびソース（ソースドレインの他方）はそれぞれ、ノードＮ２およびｎＭＯＳトランジスタｎ６のドレイン（ソースドレインの一方）に接続されている。
【００５６】
図１１に示すＤ型フリップフロップ回路４では、ｐＭＯＳトランジスタｐ６とｐＭＯＳトランジスタｐ１０との距離、および、ｎＭＯＳトランジスタｎ６とｎＭＯＳトランジスタｎ１０との距離が、図１０に示すＤ型フリップフロップ回路３に比べ大きくなっている。そのため、１つの粒子線によって、ｐＭＯＳトランジスタｐ６およびｐＭＯＳトランジスタｐ１０、または、ｎＭＯＳトランジスタｎ６およびｎＭＯＳトランジスタｎ１０が同時に反転する確率を低くすることができるため、ソフトエラー耐性をさらに向上させることができる。
【００５７】
（総括）
図２２に示す一般的なＤ型フリップフロップ回路１０、図２３に示すソフトエラー耐性を強化した従来のＤ型フリップフロップ回路２０、上記実施形態に係るＤ型フリップフロップ回路１およびＤ型フリップフロップ回路３の回路性能（電源電圧１．２Ｖ、プロセス６５ｎｍＦＤＳＯＩ）を表１に示す。
【表１】
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【００５８】
遅延時間、動的電力および面積の数値は、Ｄ型フリップフロップ回路１０を１とした場合の相対値であり、括弧内の数値は、Ｄ型フリップフロップ回路２０を１とした場合の相対値である。Ｄ型フリップフロップ回路１およびＤ型フリップフロップ回路３では、従来のＤ型フリップフロップ回路２０に比べ、遅延時間が約５０％削減され、面積オーバーヘッドが約２０％削減されている。また、後述の実施例に示されるように、Ｄ型フリップフロップ回路３は、Ｄ型フリップフロップ回路２０と同等のソフトエラー耐性を有している。
【００５９】
このように、本実施形態に係るＤ型フリップフロップ回路１〜４は、ソフトエラー耐性が強化された従来のＤ型フリップフロップ回路２０に比べ、回路面積および遅延時間の増大を抑えながら、同等のソフトエラー耐性を有している。
【００６０】
以上、本発明の実施形態および変形例について説明したが、本発明は上記実施形態および変形例に限定されるものではなく、その趣旨を逸脱しない限りにおいて種々の変更が可能である。そのため、上記実施形態および変形例に開示された技術的手段を適宜組み合わせて得られる形態も、本発明の技術的範囲に属する。
【００６１】
また、上記実施形態では、各ＭＯＳトランジスタは、図１８に示すＦＤ‐ＳＯＩ構造であるが、バルク構造であってもよい。
【実施例】
【００６２】
［実施例１］
本実施例１では、図１０に示すＤ型フリップフロップ回路３が、十分なソフトエラー耐性を有していることを、デバイスシミュレーション（ＴＣＡＤ）により検証した。ＴＣＡＤでは、Synopsys Sentaurusを使用した。具体的には、Sentaurus Structure Editorを用いてレイアウトに沿ったデバイス構造を３Ｄで構築し、Sentaurus Deviceを用いて粒子線衝突の評価を行った。【００６３】
粒子線衝突の評価では、図１０に示すインバータＩＮ１を３Ｄで作成し、トライステートインバータＴ１、トランスミッションゲートＴＧ、インバータＩＮ２、トライステートインバータＴ２’、インバータＩＮ３およびインバータＩＮ１０を回路モデルで作成した。電源電圧を１．２Ｖとし、初期状態では、ノードＮＡ，ＮＢ，ＮＤ，ＮＥにおける各電位をそれぞれ０Ｖ、１．２Ｖ、０Ｖ、１．２Ｖとした。続いて、６０ＭｅＶ−ｃｍ２／ｍｇの荷電粒子をｎＭＯＳトランジスタｎ１に衝突させ、ノードＮＡ，ＮＢ，ＮＤ，ＮＥにおける各電位の時間変化を調べた。その結果を、図１２に示す。【００６４】
インバータＩＮ２およびトライステートインバータＴ２’が遅延回路として機能するため、粒子線衝突からノードＮＥの電位がロウレベル（約０．４Ｖ）となるまで６５ｐｓかかっている。その時点で、ノードＮＢの電位はハイレベル（約１．０Ｖ）に戻っているため、ｐＭＯＳトランジスタｐ２およびｐＭＯＳトランジスタｐ８、ならびに、ｎＭＯＳトランジスタｎ３およびｎＭＯＳトランジスタｎ８は同時に反転せず、ノードＮＡの電位はほとんど変動しなかった。【００６５】
このように、Ｄ型フリップフロップ回路３では、６０ＭｅＶ・ｃｍ２／ｍｇの荷電粒子が衝突しても、保持値が反転しないことが分かった。【００６６】
また、比較例として、図２２に示す一般的なＤ型フリップフロップ回路１０のソフトエラー耐性も検証した。具体的には、図２２に示すインバータＩＮ１を３Ｄで作成し、トライステートインバータＴ１１、トランスミッションゲートＴＧ、インバータＩＮ２、トライステートインバータＴ１２およびインバータＩＮ１０を回路モデルで作成した。電源電圧を１．２Ｖとし、初期状態では、ノードＮＢにおける電位をそれぞれ１．２Ｖとした。続いて、５．８または５．９ＭｅＶ・ｃｍ２／ｍｇの荷電粒子をｎＭＯＳトランジスタｎ１に衝突させ、ノードＮＢの電位の時間変化を調べた。その結果を、図１３に示す。【００６７】
図１３から、一般的なＤ型フリップフロップ回路１０では、上述の実施例１における荷電粒子の１／１０のエネルギー（約６ＭｅＶ・ｃｍ２／ｍｇ）の荷電粒子が衝突しても、保持値が反転してしまうことが分かった。すなわち、Ｄ型フリップフロップ回路３は、一般的なＤ型フリップフロップ回路１０に比べ、１０倍以上のソフトエラー耐性を有することが分かった。【００６８】
このように、一般的なＤ型フリップフロップ回路では、荷電粒子の衝突により発生したパルスが広い範囲のＭＯＳトランジスタに影響を及ぼしていた。一方、本発明に係るＤ型フリップフロップ回路では、一般的なＤ型フリップフロップ回路にＭＯＳトランジスタを２個追加した構成であるが、配線を工夫することで、荷電粒子の衝突により発生したパルスの影響を狭い範囲に留めている。すなわち、２個のＭＯＳトランジスタの追加によって、ソフトエラー耐性を飛躍的に向上させることができることを、本発明者らは初めて見出した。【００６９】
［実施例２］
本実施例２では、本発明に係るＤ型フリップフロップ回路が自動運転に必要な信頼性を満たしていることを実証するために、中性子線照射による信頼性試験を行った。具体的には、図１に示すＤ型フリップフロップ回路１（トランジスタ間距離Ｄ１＝２４０ｎｍ、以下、「ＦＦ１２４０」）、Ｄ型フリップフロップ回路１（トランジスタ間距離Ｄ１＝４８０ｎｍ、以下、「ＦＦ１４８０」）、図３に示すＤ型フリップフロップ回路３（トランジスタ間距離Ｄ１＝２４０ｎｍ、以下、「ＦＦ３２４０」）、Ｄ型フリップフロップ回路３（トランジスタ間距離Ｄ１＝４８０ｎｍ、以下、「ＦＦ３４８０」）に対し、白色中性子（加速係数：３．７７×１０８）を照射し、各回路についてＦＩＴ値を測定した。また、比較例として、図２２に示すＤ型フリップフロップ回路１０（以下、「ＦＦ１０」）、および図２３に示すＤ型フリップフロップ回路２０（以下、「ＦＦ２０」）に対しても同様に、白色中性子線（加速係数：３．７７×１０８）を照射し、各回路についてＦＩＴ値を測定した。電源電圧は、いずれの回路においても０．６Ｖであった。測定結果を、表２および図２４に示す。【００７０】
【表２】
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【００７１】
これに対し、自動車用機能安全規格ＩＳＯ２６２６２では、自動車部品に応じて表３のようにＦＩＴ値（１ＦＩＴ：１チップが平均１０９時間に１回の確率で不良が発生すること）が定められている。【００７２】
【表３】
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【００７３】
本実施例に係る回路（ＦＦ１２４０、ＦＦ１４８０、ＦＦ３２４０、ＦＦ３４８０）は、いずれも１０ＦＩＴ／Ｍｂｉｔを切っており、ＡＳＩＬ−Ｄを満たしていることが分かった。一方、従来の一般的な回路（ＦＦ１０）は、誤差範囲の上限が１０ＦＩＴ／Ｍｂｉｔを上回っていた。また、非多重化対策を施した従来の回路（ＦＦ２０）は、ＡＳＩＬ−Ｄを満たしていたが、回路面積および遅延時間が大きいため、高周波クロックを用いたシステムには適用できない。【００７４】
以上のように、本発明に係るＤ型フリップフロップ回路は、回路面積および遅延時間の増大を抑えながら、自動運転の安全規格を十分に満たすソフトエラー耐性を有していることが分かった。
【産業上の利用可能性】
【００７５】
本発明に係るＤ型フリップフロップ回路は、あらゆる電気機器に適用可能であるが、ソフトエラー耐性が要求される自動車、航空機、宇宙機、医療機器などに特に好適である。
【符号の説明】
【００７６】
１  Ｄ型フリップフロップ回路
２  Ｄ型フリップフロップ回路
３  Ｄ型フリップフロップ回路
４  Ｄ型フリップフロップ回路
１０  Ｄ型フリップフロップ回路
２０  Ｄ型フリップフロップ回路
ＣＬ  クロック信号生成回路
ＩＮ１  インバータ（第１のインバータ）
ＩＮ２  インバータ（第２のインバータ）
ＩＮ３  インバータ（第３のインバータ）
ＩＮ１０  インバータ
ＩＮ１１  インバータ
ＩＮ１２  インバータ
ＬＡ１  マスターラッチ
ＬＡ２  スレーブラッチ
Ｎ０  ノード
Ｎ１  ノード（第１のノード）
Ｎ２  ノード（第２のノード）
ＮＡ  ノード
ＮＢ  ノード
ＮＣ  ノード
ＮＤ  ノード
ＮＥ  ノード
Ｔ１  トライステートインバータ（第１のトライステートインバータ）
Ｔ１’  トライステートインバータ（第１のトライステートインバータ）
Ｔ２  トライステートインバータ（第２のトライステートインバータ）
Ｔ２’  トライステートインバータ（第２のトライステートインバータ）
Ｔ２”  トライステートインバータ（第２のトライステートインバータ）
Ｔ３  トライステートインバータ
ＴＧ  トランスミッションゲート
ｎ１〜ｎ１０  ｎＭＯＳトランジスタ
ｎ１１〜ｎ１５  ｎＭＯＳトランジスタ
ｐ１〜ｐ１０  ｐＭＯＳトランジスタ
ｐ１１〜ｐ１５  ｐＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【国際調査報告】
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