(57)【要約】  基準信号と比較信号の高低の比較結果を出力する比較回路であって、２つのヒステリシスコンパレータ２Ａ、２Ｂと、基準信号と比較信号を２つのヒステリシスコンパレータ２Ａ、２Ｂのそれぞれに入力する入力回路１Ａ、１Ｂと、２つのヒステリシスコンパレータ２Ａ、２Ｂに入力される基準信号に、異なるバイアスを加えるバイアス回路３Ａ、３Ｂと、２つのヒステリシスコンパレータ２Ａ、２Ｂの一方のヒステリシスコンパレータのＨｉｇｈからＬｏｗへの出力反転に基づき、出力信号をＨｉｇｈからＬｏｗ若しくはＬｏｗからＨｉｇｈに反転させ、他方のヒステリシスコンパレータのＬｏｗからＨｉｇｈへの出力反転に基づき、出力信号をＬｏｗからＨｉｇｈ若しくはＨｉｇｈからＬｏｗに反転させる出力回路５と、を備えることにより、比較結果に遅延が生じないようにした比較回路。
2020065816.tif 000002
【特許請求の範囲】
【請求項１】
基準信号と比較信号の高低の比較結果を出力する比較回路であって、
２つのヒステリシスコンパレータと、
前記基準信号と比較信号を、前記２つのヒステリシスコンパレータのそれぞれに入力する入力回路と、
前記２つのヒステリシスコンパレータに入力される基準信号に、異なるバイアスを加えるバイアス回路と、
前記２つのヒステリシスコンパレータの一方のヒステリシスコンパレータのＨｉｇｈからＬｏｗへの出力反転に基づき、出力信号をＨｉｇｈからＬｏｗ若しくはＬｏｗからＨｉｇｈに反転させ、他方のヒステリシスコンパレータのＬｏｗからＨｉｇｈへの出力反転に基づき、出力信号をＬｏｗからＨｉｇｈ若しくはＨｉｇｈからＬｏｗに反転させる出力回路と、
を備えることを特徴とする比較回路。
【請求項２】
一方の前記ヒステリシスコンパレータに入力される基準信号にプラスのバイアスを加え、他方の前記ヒステリシスコンパレータに入力される基準信号にマイナスのバイアスを加えることを特徴とする請求項１に記載の比較回路。
【請求項３】
前記プラスのバイアスの絶対値と、前記マイナスのバイアスの絶対値が略同一であることを特徴とする請求項２に記載の比較回路。
【請求項４】
基準信号と比較信号の高低の比較結果を出力する比較回路であって、
２つのヒステリシスコンパレータと、
前記基準信号と比較信号を、前記２つのヒステリシスコンパレータのそれぞれに入力する入力回路と、
前記２つのヒステリシスコンパレータに入力される比較信号に、異なるバイアスを加えるバイアス回路と、
前記２つのヒステリシスコンパレータの一方のヒステリシスコンパレータのＨｉｇｈからＬｏｗへの出力反転に基づき、出力信号をＨｉｇｈからＬｏｗ若しくはＬｏｗからＨｉｇｈに反転させ、他方のヒステリシスコンパレータのＬｏｗからＨｉｇｈへの出力反転に基づき、出力信号をＬｏｗからＨｉｇｈ若しくはＨｉｇｈからＬｏｗに反転させる出力回路と、
を備えることを特徴とする比較回路。
【請求項５】
一方の前記ヒステリシスコンパレータに入力される比較信号にプラスのバイアスを加え、他方の前記ヒステリシスコンパレータに入力される比較信号にマイナスのバイアスを加えることを特徴とする請求項４に記載の比較回路。
【請求項６】
前記プラスのバイアスの絶対値と、前記マイナスのバイアスの絶対値が略同一であることを特徴とする請求項５に記載の比較回路。
【請求項７】
前記バイアスの絶対値が、前記ヒステリシスコンパレータのヒステリシス幅の略１／２であることを特徴とする請求項１から６の何れかに記載の比較回路。
【請求項８】
請求項１から７の何れかに記載の比較回路を用い、前記基準信号をゼロ点とし、前記比較信号を交流電源波形信号とすることで、交流電源波形のゼロ点検知を行うゼロ点検知回路。
【請求項９】
請求項８に記載のゼロ点検知回路と、
出力目標値をトリガ角に変換する出力目標値トリガ角変換部と、
前記ゼロ点検知回路によって検知される交流電源波形のゼロ点に基づいて、前記トリガ角を出力するトリガ角出力部と、
前記トリガ角に基づいてサイリスタを制御するサイリスタ制御部と、
を備えることを特徴とする交流電力調整器。
【請求項１０】
基準信号と比較信号の高低の比較結果を出力する比較方法であって、
２つのヒステリシスコンパレータを用い、
前記基準信号と比較信号を、前記２つのヒステリシスコンパレータのそれぞれに入力するステップと、
前記２つのヒステリシスコンパレータに入力される基準信号に、異なるバイアスを加えるステップと、
前記２つのヒステリシスコンパレータの一方のヒステリシスコンパレータのＨｉｇｈからＬｏｗへの出力反転に基づき、出力信号をＨｉｇｈからＬｏｗ若しくはＬｏｗからＨｉｇｈに反転させ、他方のヒステリシスコンパレータのＬｏｗからＨｉｇｈへの出力反転に基づき、出力信号をＬｏｗからＨｉｇｈ若しくはＨｉｇｈからＬｏｗに反転させるステップと、
を備えることを特徴とする信号比較方法。
【請求項１１】
基準信号と比較信号の高低の比較結果を出力する比較方法であって、
２つのヒステリシスコンパレータと、
前記基準信号と比較信号を、前記２つのヒステリシスコンパレータのそれぞれに入力するステップと、
前記２つのヒステリシスコンパレータに入力される比較信号に、異なるバイアスを加えるステップと、
前記２つのヒステリシスコンパレータの一方のヒステリシスコンパレータのＨｉｇｈからＬｏｗへの出力反転に基づき、出力信号をＨｉｇｈからＬｏｗ若しくはＬｏｗからＨｉｇｈに反転させ、他方のヒステリシスコンパレータのＬｏｗからＨｉｇｈへの出力反転に基づき、出力信号をＬｏｗからＨｉｇｈ若しくはＨｉｇｈからＬｏｗに反転させるステップと、
を備えることを特徴とする信号比較方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、比較回路、ゼロ点検知回路、交流電力調整器及び信号比較方法に関する。
【背景技術】
【０００２】
各種の電気、電子回路においては、その処理動作において各種の信号の大きさを比較することが行われており、そのための比較回路を備えている。
このような比較回路の一例として、交流電源のゼロクロス点を検知するためのゼロ点検知回路がある。ゼロ点検知回路は、例えば、位相制御方式によって商用の交流電源の電圧を調整して負荷に供給する交流電力調整器において使用されている。
このような位相制御方式の交流電力調整器における、ゼロクロス点をより正確に検知するための技術が特許文献１によって開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−３９６４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
比較回路における信号の比較では、ノイズの影響等によって信号が理想の波形から歪んだ場合においても誤作動をしないようにすることが望ましい。
このようなノイズ対策として、例えばノイズを除去するフィルター回路を設けることが行われる。また、比較回路としてコンパレータを使用する場合には、ヒステリシス付きコンパレータを用いることが行われる。
しかしながら、フィルター回路を設ける場合、フィルター回路によって信号の位相に遅れが生じ、ゼロ点検知回路などにおいてはゼロクロス点の検知が遅れる等の問題がある。位相に遅れが出ないような回路構成とすることも可能であるが、回路が複雑となりコスト増となる問題がある。また、ヒステリシス付きコンパレータを用いる場合においても、ゼロ点検知回路などにおいてゼロクロス点の検知がヒステリシス幅に応じて遅れるという問題がある。【０００５】
本発明は、上記の点に鑑み、信号の大きさを比較する比較回路であって、その比較結果に遅延が生じないようすることが可能であり、且つ、比較的簡易な回路構成の比較回路、ゼロ点検知回路、交流電力調整器及び信号比較方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
（構成１）
基準信号と比較信号の高低の比較結果を出力する比較回路であって、２つのヒステリシスコンパレータと、前記基準信号と比較信号を、前記２つのヒステリシスコンパレータのそれぞれに入力する入力回路と、前記２つのヒステリシスコンパレータに入力される基準信号に、異なるバイアスを加えるバイアス回路と、前記２つのヒステリシスコンパレータの一方のヒステリシスコンパレータのＨｉｇｈからＬｏｗへの出力反転に基づき、出力信号をＨｉｇｈからＬｏｗ若しくはＬｏｗからＨｉｇｈに反転させ、他方のヒステリシスコンパレータのＬｏｗからＨｉｇｈへの出力反転に基づき、出力信号をＬｏｗからＨｉｇｈ若しくはＨｉｇｈからＬｏｗに反転させる出力回路と、を備えることを特徴とする比較回路。【０００７】
（構成２）
一方の前記ヒステリシスコンパレータに入力される基準信号にプラスのバイアスを加え、他方の前記ヒステリシスコンパレータに入力される基準信号にマイナスのバイアスを加えることを特徴とする構成１に記載の比較回路。【０００８】
（構成３）
前記プラスのバイアスの絶対値と、前記マイナスのバイアスの絶対値が略同一であることを特徴とする構成２に記載の比較回路。【０００９】
（構成４）
基準信号と比較信号の高低の比較結果を出力する比較回路であって、２つのヒステリシスコンパレータと、前記基準信号と比較信号を、前記２つのヒステリシスコンパレータのそれぞれに入力する入力回路と、前記２つのヒステリシスコンパレータに入力される比較信号に、異なるバイアスを加えるバイアス回路と、前記２つのヒステリシスコンパレータの一方のヒステリシスコンパレータのＨｉｇｈからＬｏｗへの出力反転に基づき、出力信号をＨｉｇｈからＬｏｗ若しくはＬｏｗからＨｉｇｈに反転させ、他方のヒステリシスコンパレータのＬｏｗからＨｉｇｈへの出力反転に基づき、出力信号をＬｏｗからＨｉｇｈ若しくはＨｉｇｈからＬｏｗに反転させる出力回路と、を備えることを特徴とする比較回路。【００１０】
（構成５）
一方の前記ヒステリシスコンパレータに入力される比較信号にプラスのバイアスを加え、他方の前記ヒステリシスコンパレータに入力される比較信号にマイナスのバイアスを加えることを特徴とする構成４に記載の比較回路。【００１１】
（構成６）
前記プラスのバイアスの絶対値と、前記マイナスのバイアスの絶対値が略同一であることを特徴とする構成５に記載の比較回路。【００１２】
（構成７）
前記バイアスの絶対値が、前記ヒステリシスコンパレータのヒステリシス幅の略１／２であることを特徴とする構成１から６の何れかに記載の比較回路。【００１３】
（構成８）
構成１から７の何れかに記載の比較回路を用い、前記基準信号をゼロ点とし、前記比較信号を交流電源波形信号とすることで、交流電源波形のゼロ点検知を行うゼロ点検知回路。【００１４】
（構成９）
構成８に記載のゼロ点検知回路と、出力目標値をトリガ角に変換する出力目標値トリガ角変換部と、前記ゼロ点検知回路によって検知される交流電源波形のゼロクロス点に基づいて、前記トリガ角を出力するトリガ角出力部と、前記トリガ角に基づいてサイリスタを制御するサイリスタ制御部と、を備えることを特徴とする交流電力調整器。【００１５】
（構成１０）
基準信号と比較信号の高低の比較結果を出力する比較方法であって、２つのヒステリシスコンパレータを用い、前記基準信号と比較信号を、前記２つのヒステリシスコンパレータのそれぞれに入力するステップと、前記２つのヒステリシスコンパレータに入力される基準信号に、異なるバイアスを加えるステップと、前記２つのヒステリシスコンパレータの一方のヒステリシスコンパレータのＨｉｇｈからＬｏｗへの出力反転に基づき、出力信号をＨｉｇｈからＬｏｗ若しくはＬｏｗからＨｉｇｈに反転させ、他方のヒステリシスコンパレータのＬｏｗからＨｉｇｈへの出力反転に基づき、出力信号をＬｏｗからＨｉｇｈ若しくはＨｉｇｈからＬｏｗに反転させるステップと、を備えることを特徴とする信号比較方法。【００１６】
（構成１１）
基準信号と比較信号の高低の比較結果を出力する比較方法であって、２つのヒステリシスコンパレータと、前記基準信号と比較信号を、前記２つのヒステリシスコンパレータのそれぞれに入力するステップと、前記２つのヒステリシスコンパレータに入力される比較信号に、異なるバイアスを加えるステップと、前記２つのヒステリシスコンパレータの一方のヒステリシスコンパレータのＨｉｇｈからＬｏｗへの出力反転に基づき、出力信号をＨｉｇｈからＬｏｗ若しくはＬｏｗからＨｉｇｈに反転させ、他方のヒステリシスコンパレータのＬｏｗからＨｉｇｈへの出力反転に基づき、出力信号をＬｏｗからＨｉｇｈ若しくはＨｉｇｈからＬｏｗに反転させるステップと、を備えることを特徴とする信号比較方法。
【発明の効果】
【００１７】
本発明の比較回路によれば、比較結果に遅延が生じないようすることが可能な比較回路を、比較的簡易な回路構成にて提供することが出来る。
【図面の簡単な説明】
【００１８】
【図１】本発明に係る実施形態の交流電力調整器の構成を示す概略ブロック図
【図２】実施形態のゼロ点検知回路（比較回路）の構成を示す図
【図３】ゼロ点検知回路（比較回路）が備えるマイコン（出力回路）の処理動作の概略を示すフローチャート
【図４】ゼロ点検知回路（比較回路）の動作を説明するための説明図
【図５】ゼロ点検知における従来の問題点を説明するための説明図
【図６】比較回路の構成を示す図
【図７】ゼロ点検知回路（比較回路）の別の動作例を説明するための説明図
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態について、図面を参照しながら具体的に説明する。なお、以下の実施形態は、本発明を具体化する際の一形態であって、本発明をその範囲内に限定するものではない。
【００２０】
図１は、本発明に係る実施形態１の交流電力調整器の構成の概略を示すブロック図である。本実施形態の交流電力調整器１００は、負荷に対する電力供給の制御を位相制御によって行う交流電力調整器である。より具体的には、交流電力調整器１００は、外部装置である調節計（温度調節器）２００から入力される目標値に基づいて、開閉器６００（例えば、リレーやブレーカーなど）及びヒューズ６０を介して交流電源５００と接続されるサイリスタ５０を制御することで、トランス４００の１次側に供給する電力を位相制御によって調整し、被制御対象３００のヒータに対する交流電源５００からの電力供給の制御を行うものである。
本実施形態では、スイッチング素子としてサイリスタ５０が実装されている例を示しているが、これに限るものではなく、例えば、スイッチング素子としてトライアックなどが実装されていてもよい。
【００２１】
交流電力調整器１００は、交流電源波形のゼロ点検知を行う零点検出部１０と、出力目標値をトリガ角に変換する出力目標値トリガ角変換部２０と、零点検出部１０によって検知される交流電源波形のゼロクロス点に基づいて、トリガ角を出力するトリガ角出力部３０と、トリガ角に基づいてサイリスタを制御するサイリスタ制御部４０と、点弧角及びゼロクロス点のタイミングで交流電源５００から被制御対象３００のヒータへの電力供給をスイッチングするサイリスタ５０と、ヒューズ６０と、を備える。
交流電力調整器１００における位相制御方法や、そのための構成については、零点検出部１０部分を除き、従来の交流電力調整器と同様であるため、ここでのこれ以上の詳しい説明を省略し、以下主に零点検出部１０部分について説明する。
なお、図１では機能ごとに構成を分けて記載しているが、必ずしもハード的にこれらの構成に分かれていることを示すものではなく、例えば、ＰＬＣ、ＭＣＵ、マイコン等の周知の汎用デバイスを用いて各構成がソフトウェア的に実装されるものであってもよい。もちろん各構成がハード的に構成されるものであってよく、例えばＦＰＧＡ等を利用して構成されるものや、ＡＳＩＣなどによって専用のハードとして構成されるもの等であってもよい。
【００２２】
図２は、零点検出部１０の回路構成（ゼロ点検知回路）を示す図である。
零点検出部（ゼロ点検知回路）１０は、２つのヒステリシスコンパレータ２Ａ、２Ｂと、基準信号（ゼロ点）と比較信号（交流電源波形信号）を、２つのヒステリシスコンパレータ２Ａ、２Ｂのそれぞれに入力する入力回路１Ａ、１Ｂと、２つのヒステリシスコンパレータ２Ａ、２Ｂに入力される基準信号（ゼロ点）に、異なるバイアスを加えるバイアス回路３Ａ、３Ｂと、２つのヒステリシスコンパレータの一方のヒステリシスコンパレータのＨｉｇｈからＬｏｗへの出力反転に基づき、出力信号をＨｉｇｈからＬｏｗ若しくはＬｏｗからＨｉｇｈに反転させ、他方のヒステリシスコンパレータＬｏｗからＨｉｇｈへの出力反転に基づき、出力信号をＬｏｗからＨｉｇｈ若しくはＨｉｇｈからＬｏｗに反転させる出力回路であるマイコンユニット５と、マイコンユニット５への入力信号（ヒステリシスコンパレータ２Ａ、２Ｂからの出力信号）のレベル調節回路４Ａ、４Ｂと、を備える。
【００２３】
入力回路１Ａ（１Ｂ）に備えられる、抵抗Ｒ１Ａ、Ｒ２Ａ（Ｒ１Ｂ、Ｒ２Ｂ）は、交流電源５００の振幅を、ヒステリシスコンパレータ２Ａ（２Ｂ）への入力として適当なレベルに調節するための分圧回路である（本実施形態では振幅を±４Ｖに調節）。
ヒステリシスコンパレータ２Ａ（２Ｂ）に備えられる抵抗Ｒ３Ａ、Ｒ４Ａ（Ｒ３Ｂ、Ｒ４Ｂ）は、ヒステリシス幅を調整するための分圧回路である。本実施形態では、ヒステリシスコンパレータ２Ａ、２Ｂのヒステリシス幅は、何れも２Ｖである。
【００２４】
バイアス回路３Ａ（３Ｂ）に備えられる抵抗Ｒ４Ａ、Ｒ５Ａ（Ｒ４Ｂ、Ｒ５Ｂ）は、バイアス量を調整するための分圧回路である。
本実施形態においては、バイアス回路３Ａは＋５Ｖの電源ラインが接続され、抵抗Ｒ４Ａ、Ｒ５Ａの分圧回路によって、コンパレータＡに入力される基準信号（ゼロ点＝０Ｖ）を＋１Ｖ分バイアスする。これにより、図４に示されるように、ヒステリシスコンパレータ２Ａのヒステリシスの下端がゼロ点＝０Ｖとなり、上端が＋２Ｖとなる。
一方、バイアス回路３Ｂは−５Ｖの電源ラインが接続され、抵抗Ｒ４Ｂ、Ｒ５Ｂの分圧回路によって、コンパレータＢに入力される基準信号（ゼロ点＝０Ｖ）を−１Ｖ分バイアスする。これにより、図４に示されるように、ヒステリシスコンパレータ２Ｂのヒステリシスの下端が−２Ｖとなり、上端がゼロ点＝０Ｖとなる。
即ち、一方のヒステリシスコンパレータに入力される基準信号にプラスのバイアスを加え、他方のヒステリシスコンパレータに入力される基準信号にマイナスのバイアスを加えるものである。また、プラスのバイアスの絶対値と、マイナスのバイアスの絶対値が略同一であり、バイアスの絶対値が、ヒステリシスコンパレータのヒステリシス幅の略１／２である。
【００２５】
レベル調節回路４Ａ（４Ｂ）は、＋５Ｖの電源ラインが接続され、抵抗Ｒ６Ａ、Ｒ７Ａ（Ｒ６Ｂ、Ｒ７Ｂ）の分圧回路によって、マイコンユニット５への入力信号（ヒステリシスコンパレータ２Ａ、２Ｂからの出力信号）のレベルを適当な値に調節する（本実施形態ではＨｉｇｈ＝５Ｖ、Ｌｏｗ＝０Ｖに調節する）。
【００２６】
次に、上述した構成の回路によってヒステリシスコンパレータ２Ａ、２Ｂからの入力を受けるマイコンユニット５の処理動作について、図３のフローチャートを参照しつつ説明する。
ステップ３０１〜３０４の処理は、交流電源５００のゼロクロス点検知を行う間において繰り返し動作するループ処理である。
ステップ３０１では、ヒステリシスコンパレータ２Ａからの信号がＬｏｗからＨｉｇｈに変化したか否かを監視し、ＬｏｗからＨｉｇｈに変化した場合には、ステップ３０３へと移行する。ステップ３０３では、出力端子６からの出力をＬｏｗからＨｉｇｈに反転させる。
ステップ３０２では、ヒステリシスコンパレータ２Ｂからの信号がＨｉｇｈからＬｏｗに変化したか否かを監視し、ＨｉｇｈからＬｏｗに変化した場合には、ステップ３０４へと移行する。ステップ３０４では、出力端子６からの出力をＨｉｇｈからＬｏｗに反転させる。
上記の処理を繰り返すことにより、交流電源５００のゼロクロス点において遅延無くＨｉｇｈとＬｏｗが反転する信号が出力端子６から出力される。
【００２７】
図４は、零点検出部（ゼロ点検知回路）１０の動作を説明するための説明図である。
図４の上側には交流電源５００の波形と、ヒステリシスコンパレータ２Ａ、２Ｂのそれぞれのヒステリシスを図示し、下側にはヒステリシスコンパレータ２Ａ、２Ｂのそれぞれの出力波形と、マイコンユニット５（出力端子６）からの出力波形を示している。
【００２８】
図４に示されるように、ヒステリシスコンパレータ２Ａではヒステリシスの上端が＋２Ｖである一方、ヒステリシスの下端がゼロ点＝０Ｖである。従って、ヒステリシスコンパレータ２Ａの出力波形としては、交流電源５００の波形がヒステリシスの上端側である＋２Ｖを越える際にＨｉｇｈ／Ｌｏｗが切り替わり、交流電源５００の波形がヒステリシスの下端側である０Ｖを下回る際にＬｏｗ／Ｈｉｇｈが切り替わる。よって、ヒステリシスの下端側である０Ｖを下回る際においては、ゼロクロス点を遅延無く表す。
一方、ヒステリシスコンパレータ２Ｂではヒステリシスの上端がゼロ点＝０Ｖである一方、ヒステリシスの下端が−２Ｖである。従って、ヒステリシスコンパレータ２Ｂの出力波形としては、交流電源５００の波形がヒステリシスの上端側である０Ｖを越える際にＨｉｇｈ／Ｌｏｗが切り替わり、交流電源５００の波形がヒステリシスの下端側である−２Ｖを下回る際にＬｏｗ／Ｈｉｇｈが切り替わる。よって、ヒステリシスの上端側である０Ｖを越える際においては、ゼロクロス点を遅延無く表す。
マイコンユニット５では、前述した図３の処理により、ヒステリシスコンパレータ２Ａにおける交流電源５００の波形がヒステリシスの下端側である０Ｖを下回る際のＬｏｗ／Ｈｉｇｈの切り替わりと、ヒステリシスコンパレータ２Ｂにおける、交流電源５００の波形がヒステリシスの上端側である０Ｖを越える際のＨｉｇｈ／Ｌｏｗの切り替わりに基づいて、ＨｉｇｈとＬｏｗを切り替える信号を出力端子６から出力する。
従って、出力端子６から出力は、交流電源５００のゼロクロス点を遅延無く表す波形となる。
【００２９】
以上のごとく、本実施形態の交流電力調整器１００における零点検出部（ゼロ点検知回路）１０によれば、交流電源５００のゼロクロス点を遅延無く検知することができる。また、ゼロクロス点を遅延無く検知することができ、且つ、ノイズの影響を低減することができる回路を、比較的簡易な回路構成にて実現することができる。
【００３０】
図５は、従来の交流電力調整器１００において、交流電源のゼロクロス点の測定に一定の遅延があることが原因となって生じる問題を説明するための図である。
図５（ａ）に示されるように、交流電源の電源波形が通常の波形である場合には、ゼロクロス点の測定に一定の遅延が生じる回路構成であっても、その遅延時間分を差し引いて処理を行えば問題はない。即ち、トリガ点の発呼タイミングを、ゼロ点検知の遅延時間を加味した上で、ｎ−１回目のゼロ点を検知した時点から算出すれば問題ない。
しかしながら、例えば三相の交流電源の一相において、他の相の電力供給の影響によって電源波形の位相が一時的に進んでしまう現象が起きる場合がある。
このように電源波形の位相が進んだ状況を示しているのが図５（ｂ）である。
図５（ｂ）では、トリガ点を図５（ａ）と同じタイミングとしているが、電源波形の位相が進んだ結果、図５（ｂ）ではトリガ点よりゼロクロス点が先に到来している。装置としては、位相が進んでいるか否かの判別ができず、図５（ａ）と同様に、ｎ−１回目のゼロ点を検知した時点からゼロ点検知の遅延時間を加味した上でトリガ点を定めているからである。
その結果、本来小さな電力供給とすべきところで、大きな電力供給となってしまうことが起こり得る。このような過大な出力となってしまうと、トランスの磁気飽和によって過大な突入電流が流れ、ヒューズが切れたり、トランスの破損を起こしてしまう問題が発生する場合がある。
交流電源のゼロクロス点の測定に一定の遅延が生じてしまう場合、図５（ｂ）のような瞬間的な位相のズレを、トリガ点の到来前に検知することが難しい状況が生じるため、上記のような問題に対処することが難しいものである。
これに対し、本実施形態の交流電力調整器１００における零点検出部（ゼロ点検知回路）１０によれば、前述のごとく、交流電源５００のゼロクロス点を遅延無く検知することができるため、上記のような問題に対処することも可能となるものである。
【００３１】
なお、本実施形態では、図４に示されるように、ヒステリシスコンパレータ２Ａ（２Ｂ）の出力信号が、交流電源５００の波形がヒステリシスの上端側を越える際にＨｉｇｈからＬｏｗに切り替わり、交流電源５００の波形がヒステリシスの下端側を下回る際にＬｏｗからＨｉｇｈに切り替わるものであり、マイコンユニット５では、ヒステリシスコンパレータ２ＡにおけるＬｏｗからＨｉｇｈの切り替わりに応じて出力信号をＬｏｗからＨｉｇｈとし、ヒステリシスコンパレータ２ＢにおけるＨｉｇｈからＬｏｗの切り替わりに応じて出力信号をＨｉｇｈからＬｏｗに切り替えるものを例としているが、各信号におけるＨｉｇｈかＬｏｗかの違いは、適宜変更できるものである。即ち、例えば図４の下側における各出力波形のＨｉｇｈとＬｏｗを反転するものであってよい（全て反転するものや、何れかの出力波形のみ反転するもの等、任意の組み合わせが可能である）。
【００３２】
本実施形態では、交流電力調整器におけるゼロ点検知回路を例として説明したが、本発明をこれに限るものではなく、基準信号と比較信号の高低の比較結果を出力する比較回路、信号比較方法として広く利用することができる。
即ち、図６に示したように、２つのヒステリシスコンパレータを有するコンパレータ回路１２と、基準信号と比較信号が入力される入力端子１１１、１１２を備え（何れの端子に基準信号を入力するかは任意）、２つのヒステリシスコンパレータのそれぞれに基準信号と比較信号を入力する入力回路１１と、２つのヒステリシスコンパレータに入力される基準信号に、異なるバイアスを加えるバイアス回路１３と、２つのヒステリシスコンパレータの一方のヒステリシスコンパレータのＨｉｇｈからＬｏｗへの出力反転に基づき、出力信号をＨｉｇｈからＬｏｗ若しくはＬｏｗからＨｉｇｈに反転させ、他方のヒステリシスコンパレータＬｏｗからＨｉｇｈへの出力反転に基づき、出力信号をＬｏｗからＨｉｇｈ若しくはＨｉｇｈからＬｏｗに反転させる出力回路１５と、を備える比較回路により、任意の信号を比較することができる。
なお、本実施形態では、出力回路がマイコンユニット５上でソフト的に構成されるものを例としたが、出力回路を専用回路等によってハード的に構成するものとしてもよい。
【００３３】
本実施形態では、基準信号にバイアスを加えるものを例としているが、比較信号に対してバイアスを加えるものであってもよい。
また、本実施形態では、一方のヒステリシスコンパレータに入力される信号にプラスのバイアスを加え、他方のヒステリシスコンパレータに入力される信号にマイナスのバイアスを加え、プラスとマイナスのバイアスの絶対値が略同一、且つバイアスがヒステリシス幅の略１／２であるものを例としたが、本発明をこれに限るものではなく、プラスとマイナスのバイアスの絶対値が異なるものや、双方のヒステリシスコンパレータに入力される信号にプラス（若しくはマイナス）のバイアスを加えるもの等としてもよい。
加えて、本実施形態では、上記構成により、一方のヒステリシスコンパレータのヒステリシスの上端と、他方のヒステリシスコンパレータのヒステリシスの下端が同一になるようにしているが、双方のヒステリシスの一部の領域が重なるものや、双方のヒステリシスの間に間隔ができるようなものであってもよい。
上記した点は、比較したい信号やその目的に応じて適宜選択すればよいものである。
例えば、図７には、実施形態と同様のゼロ点検知回路において、双方のヒステリシスの間に間隔ができるようにした場合を示した。同図から理解されるように、ゼロ点の上下に間隔をあけて双方のヒステリシスが位置するようにすることで、実際のゼロクロス点よりも早い時点が検知される（Ｈｉｇｈ／Ｌｏｗの出力が反転される）ものとなる。用途によっては、実際のゼロクロス点よりも少し早い時点を検知したいということもあり得、そのような要請に応えることができるものである。
【符号の説明】
【００３４】
１００．．．交流電力調整器
１０．．．零点検出部（ゼロ点検知回路、比較回路）
１Ａ、１Ｂ．．．入力回路
２Ａ、２Ｂ．．．ヒステリシスコンパレータ
３Ａ、３Ｂ．．．バイアス回路
５．．．マイコンユニット（出力回路）
２０．．．出力目標値トリガ角変換部
３０．．．トリガ角出力部
４０．．．サイリスタ制御部
５０．．．サイリスタ
【図１】
2020065816.tif 000003
【図２】
2020065816.tif 000004
【図３】
2020065816.tif 000005
【図４】
2020065816.tif 000006
【図５】
2020065816.tif 000007
【図６】
2020065816.tif 000008
【図７】
2020065816.tif 000009
【国際調査報告】
2020065816.tif 000010
2020065816.tif 000011
2020065816.tif 000012
2020065816.tif 000013