(57)【要約】ＦＤ加算を行う第１、第２の画素部を備える。第１の画素部は、一方のソース／ドレイン電極がＦＤに接続された第１のスイッチトランジスタ、及び、第１のスイッチトランジスタの他方のソース／ドレイン電極と電源ノードとの間に接続されたリセットトランジスタを有する。第２の画素部は、一方のソース／ドレイン電極がＦＤに接続された第２のスイッチトランジスタ、第２のスイッチトランジスタの他方のソース／ドレイン電極に一方のソース／ドレイン電極が接続された第３のスイッチトランジスタ、及び、第３のスイッチトランジスタの他方のソース／ドレイン電極と基準電位ノードとの間に接続された容量素子を有する。そして、第１のスイッチトランジスタ及び第２のスイッチトランジスタの各他方のソース／ドレイン電極が電気的に接続されている。
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【特許請求の範囲】
【請求項１】
受光部から転送される電荷を電圧に変換するフローティングディフュージョンを有し、画素間でフローティングディフュージョンを電気的に接続することによって画素信号を加算する画素加算を選択的に行う第１の画素部及び第２の画素部を備え、
第１の画素部は、一方のソース／ドレイン電極がフローティングディフュージョンに接続された第１のスイッチトランジスタ、及び、第１のスイッチトランジスタの他方のソース／ドレイン電極と電源ノードとの間に接続されたリセットトランジスタを有し、
第２の画素部は、一方のソース／ドレイン電極がフローティングディフュージョンに接続された第２のスイッチトランジスタ、第２のスイッチトランジスタの他方のソース／ドレイン電極に一方のソース／ドレイン電極が接続された第３のスイッチトランジスタ、及び、第３のスイッチトランジスタの他方のソース／ドレイン電極と基準電位ノードとの間に接続された容量素子を有し、
第１のスイッチトランジスタ及び第２のスイッチトランジスタの各他方のソース／ドレイン電極が電気的に接続されている、
撮像装置。
【請求項２】
第１の画素部又は第２の画素部は、画素加算なしの場合において、第１のスイッチトランジスタ又は第２のスイッチトランジスタが非導通状態のとき、フローティングディフュージョンの変換効率に関して高変換効率を実現する、
請求項１に記載の撮像装置。
【請求項３】
第１の画素部及び第２の画素部は、画素加算なしの場合において、第１のスイッチトランジスタ及び第２のスイッチトランジスタが共に非導通状態のとき、フローティングディフュージョンの変換効率に関して中変換効率を実現する、
請求項１に記載の撮像装置。
【請求項４】
第１の画素部及び第２の画素部は、画素加算なしの場合において、第１のスイッチトランジスタ、第２のスイッチトランジスタ、及び、第３のスイッチトランジスタが導通状態のとき、フローティングディフュージョンの変換効率に関して低変換効率を実現する、
請求項１に記載の撮像装置。
【請求項５】
第１の画素部及び第２の画素部は、第１のスイッチトランジスタ及び第２のスイッチトランジスタが共に導通状態のとき、画素加算を行うとともに、フローティングディフュージョンの変換効率に関して中変換効率を実現する、
請求項１に記載の撮像装置。
【請求項６】
第１の画素部及び第２の画素部は、第１のスイッチトランジスタ、第２のスイッチトランジスタ、及び、第３のスイッチトランジスタが共に導通状態のとき、画素加算を行うとともに、フローティングディフュージョンの変換効率に関して低変換効率を実現する、
請求項１に記載の撮像装置。
【請求項７】
容量素子は、第１の画素部及び第２の画素部の各画素に分割して配置されている、
請求項１に記載の撮像装置。
【請求項８】
容量素子は、メタル配線間のカップリング容量によって実現される、
請求項７に記載の撮像装置。
【請求項９】
第１の画素部及び第２の画素部はそれぞれ複数の画素から成り、
複数の画素間でフローティングディフュージョンを共有する、
請求項１に記載の撮像装置。
【請求項１０】
第１の画素部及び第２の画素部は、同色の画素間で画素加算を行う、
請求項９に記載の撮像装置。
【請求項１１】
第１の画素部の構成素子、及び、第２の画素部の構成素子は、第１の画素部と第２の画素部との間の中心線に関して対称性を確保した画素レイアウトとなっている、
請求項１に記載の撮像装置。
【請求項１２】
第１の画素部及び第２の画素部の各フローティングディフュージョンは、第１の画素部及び第２の画素部の各中心部よりも、第１の画素部と第２の画素部との間の中心線に近い位置に配置されている、
請求項１１に記載の撮像装置。
【請求項１３】
第１の画素部及び第２の画素部は、裏面照射型の画素構造を有する、
請求項１に記載の撮像装置。
【請求項１４】
受光部から転送される電荷を電圧に変換するフローティングディフュージョンを有し、画素間でフローティングディフュージョンを電気的に接続することによって画素信号を加算する画素加算を選択的に行う第１の画素部及び第２の画素部を備え、
第１の画素部は、一方のソース／ドレイン電極がフローティングディフュージョンに接続された第１のスイッチトランジスタ、及び、第１のスイッチトランジスタの他方のソース／ドレイン電極と電源ノードとの間に接続されたリセットトランジスタを有し、
第２の画素部は、一方のソース／ドレイン電極がフローティングディフュージョンに接続された第２のスイッチトランジスタ、第２のスイッチトランジスタの他方のソース／ドレイン電極に一方のソース／ドレイン電極が接続された第３のスイッチトランジスタ、及び、第３のスイッチトランジスタの他方のソース／ドレイン電極と基準電位ノードとの間に接続された容量素子を有し、
第１のスイッチトランジスタ及び第２のスイッチトランジスタの各他方のソース／ドレイン電極が電気的に接続されている、
撮像装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像装置及び電子機器に関する。
【背景技術】
【０００２】
撮像装置を搭載するカメラ等の電子機器では、撮像装置の全画素のフル画角で画素信号を読み出す静止画モード、及び、ＨＤ(High Definition)／４Ｋといったより小さい画角で画素信号を読み出す動画モードの両モードへの対応が求められる。【０００３】
動画モードでは、画素信号の間引き読み出しや加算読み出しなどが行われるが、単純な間引き読み出しの場合、空間解像度やコントラスト感度が低下してしまうため、間引き読み出しよりも、複数の画素間で画素信号を加算して読み出す加算読み出しが望ましい。加算読み出しの方式の一つとして、画素のフローティングディフュージョンＦＤ(Floating Diffusion)間で加算を行うＦＤ加算方式がある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−１０３９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の特許文献１に記載の従来技術は、２つの画素のＦＤノード間を、変換効率（電荷を電圧に変換する効率）を切り替えるためのスイッチを介して選択的に接続する構成となっている。従って、この従来技術では、スイッチが非導通状態のときは、２つの画素のＦＤノード間をショートするための配線の寄生容量が余計な容量としてＦＤノードに付くことがないため、静止画モードにおいて変換効率が低下することはない。しかしながら、当該従来技術では、低変換効率の状態でしかＦＤ加算による加算読み出しを行うことができないという問題点がある。【０００６】
そこで、本開示は、低変換効率の状態以外の状態においてもＦＤ加算による加算読み出しを行うことが可能な撮像装置、及び、当該撮像装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の目的を達成するための本開示の撮像装置は、
受光部から転送される電荷を電圧に変換するフローティングディフュージョンを有し、画素間でフローティングディフュージョンを電気的に接続することによって画素信号を加算する画素加算を選択的に行う第１の画素部及び第２の画素部を備え、
第１の画素部は、一方のソース／ドレイン電極がフローティングディフュージョンに接続された第１のスイッチトランジスタ、及び、第１のスイッチトランジスタの他方のソース／ドレイン電極と電源ノードとの間に接続されたリセットトランジスタを有し、
第２の画素部は、一方のソース／ドレイン電極がフローティングディフュージョンに接続された第２のスイッチトランジスタ、第２のスイッチトランジスタの他方のソース／ドレイン電極に一方のソース／ドレイン電極が接続された第３のスイッチトランジスタ、及び、第３のスイッチトランジスタの他方のソース／ドレイン電極と基準電位ノードとの間に接続された容量素子を有し、
第１のスイッチトランジスタ及び第２のスイッチトランジスタの各他方のソース／ドレイン電極が電気的に接続されている。
また、上記の目的を達成するための本開示の電子機器は、上記の構成の撮像装置を有する。
【図面の簡単な説明】
【０００８】
【図１】図１は、本開示の撮像装置の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。
【図２】図２は、画素の回路構成の一例を示す回路図である。
【図３】図３は、ＣＭＯＳイメージセンサに搭載される列並列アナログ−デジタル変換部の構成の一例を示すブロック図である。
【図４】図４は、平置型のチップ構造の概略を示す平面図である。
【図５】図５は、積層型のチップ構造の概略を示す分解斜視図である。
【図６】図６は、ロジック加算方式の加算読み出しの概略についての説明図である。
【図７】図７は、ＡＤ（アナログ−デジタル）加算方式の加算読み出しの概略についての説明図である。
【図８】図８は、ＳＦ（ソースフォロワ）加算方式の加算読み出しの概略についての説明図である。
【図９】図９は、ＦＤ（フローティングディフュージョン）加算方式の加算読み出しの概略についての説明図である。
【図１０】図１０は、ロジック加算方式、ＡＤ加算方式、ＳＦ加算方式、及び、ＦＤ加算方式の消費電力、及び、加算後の信号のリニアリティについて比較して説明する図である。
【図１１】図１１は、ＳＦ加算方式のリニアリティの問題について説明する図である。
【図１２】図１２は、ＦＤ加算方式の入力換算の回路ノイズ電子数の悪化について説明する図である。
【図１３】図１３は、実施例１に係る画素回路の回路構成を示す回路図である。
【図１４】図１４は、画素加算なしの静止画モード時の高変換効率の場合の動作説明のためのタイミングチャートである。
【図１５】図１５は、画素加算なしの静止画モード時の中変換効率の場合の動作説明のためのタイミングチャートである。
【図１６】図１６は、画素加算なしの静止画モード時の低変換効率の場合の動作説明のためのタイミングチャートである。
【図１７】図１７Ａは、中変換効率での加算読み出しの場合の動作説明のためのタイミングチャートであり、図１７Ｂは、低変換効率での加算読み出しの場合の動作説明のためのタイミングチャートである。
【図１８】図１８は、実施例１に係る画素回路のレイアウトを示す平面図である。
【図１９】図１９は、図１８のＸ−Ｘ線に沿った矢視断面図である。
【図２０】図２０は、実施例２に係る画素回路の回路構成を示す回路図である。
【図２１】図２１は、ベイヤー画素配列における画素加算について説明する図である。
【図２２】図２２は、画素加算なしの静止画モード時の高変換効率の場合の動作説明のためのタイミングチャートである。
【図２３】図２３は、画素加算なしの静止画モード時の中変換効率の場合の動作説明のためのタイミングチャートである。
【図２４】図２４は、画素加算なしの静止画モード時の低変換効率の場合の動作説明のためのタイミングチャートである。
【図２５】図２５Ａは、中変換効率での画素１及び画素３の加算読み出しの場合の動作説明のためのタイミングチャートであり、図２５Ｂは、中変換効率での画素２及び画素４の加算読み出しの場合の動作説明のためのタイミングチャートである。
【図２６】図２６Ａは、低変換効率での画素１及び画素３の加算読み出しの場合の動作説明のためのタイミングチャートであり、図２６Ｂは、低変換効率での画素２及び画素４の加算読み出しの場合の動作説明のためのタイミングチャートである。
【図２７】図２７は、実施例２に係る画素回路のレイアウトを示す平面図である。
【図２８】図２８は、図２７のＹ−Ｙ線に沿った矢視断面図である。
【図２９】図２９は、本開示に係る技術の適用例を示す図である。
【図３０】図３０は、本開示の電子機器の一例である撮像システムの構成の概略を示すブロック図である。
【発明を実施するための形態】
【０００９】
以下、本開示に係る技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の撮像装置及び電子機器、全般に関する説明
２．本開示の撮像装置
２−１．ＣＭＯＳイメージセンサの構成例
２−２．画素の回路構成例
２−３．アナログ−デジタル変換部の構成例
２−４．チップ構造
２−４−１．平置型のチップ構造（所謂、平置構造）
２−４−２．積層型のチップ構造（所謂、積層構造）
２−５．画素信号の加算読み出しについて
２−５−１．ロジック加算方式
２−５−２．ＡＤ加算方式
２−５−３．ＳＦ加算方式
２−５−４．ＦＤ加算方式
２−５−５．各加算方式の消費電力及びリニアリティについての比較
２−５−６．ＳＦ加算方式のリニアリティの問題について
２−５−７．ＦＤ加算方式の入力換算の回路ノイズ電子数の悪化について
３．本開示の実施形態
３−１．実施例１（第１、第２の画素部がそれぞれ単一の画素から成る例）
３−２．実施例２（第１、第２の画素部がそれぞれ複数の画素から成り、複数の画素間でＦＤを共有する例）
４．変形例
５．応用例
６．本開示の電子機器（撮像装置の例）
７．本開示がとることができる構成
【００１０】
＜本開示の撮像装置及び電子機器、全般に関する説明＞
本開示の撮像装置及び電子機器にあっては、第１の画素部又は第２の画素部について、画素加算なしの場合において、第１のスイッチトランジスタ又は第２のスイッチトランジスタが非導通状態のとき、フローティングディフュージョンの変換効率に関して高変換効率を実現する構成とすることができる。
【００１１】
上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、第１の画素部及び第２の画素部について、画素加算なしの場合において、第１のスイッチトランジスタ及び第２のスイッチトランジスタがそれぞれ非導通状態のとき、フローティングディフュージョンの変換効率に関して高変換効率を実現する構成とすることができる。また、第１の画素部及び第２の画素部について、画素加算なしの場合において、第１のスイッチトランジスタ、第２のスイッチトランジスタ、及び、第３のスイッチトランジスタが共に導通状態のとき、フローティングディフュージョンの変換効率に関して低変換効率を実現する構成とすることができる。
【００１２】
また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、第１の画素部及び第２の画素部について、第１のスイッチトランジスタ及び第２のスイッチトランジスタが共に導通状態のとき、画素加算を行うとともに、フローティングディフュージョンの変換効率に関して中変換効率を実現する構成とすることができる。更に、第１の画素部及び第２の画素部について、第３のスイッチトランジスタが導通状態のとき、フローティングディフュージョンの変換効率に関して低変換効率を実現する構成とすることができる。
【００１３】
また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、容量素子について、第１の画素部及び第２の画素部の各画素に分割して配置されている構成とすることができる。更に、容量素子について、メタル配線間のカップリング容量によって実現される構成とすることができる。
【００１４】
また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、第１の画素部及び第２の画素部がそれぞれ複数の画素から成り、複数の画素間でフローティングディフュージョンを共有する構成することができる。また、第１の画素部及び第２の画素部について、同色の画素間で画素加算を行う構成することができる。
【００１５】
また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、第１の画素部の構成素子、及び、第２の画素部の構成素子について、第１の画素部と第２の画素部との間の中心線に関して対称性を確保した画素レイアウトとなっている構成することができる。また、第１の画素部及び第２の画素部の各フローティングディフュージョンについて、第１の画素部及び第２の画素部の各中心部よりも、第１の画素部と第２の画素部との間の中心線に近い位置に配置されている構成することができる。
【００１６】
また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、第１の画素部及び第２の画素部について、裏面照射型の画素構造を有する構成することができる。
【００１７】
＜本開示の撮像装置＞
本開示に係る技術が適用される撮像装置（即ち、本開示の撮像装置）の基本的な構成について説明する。ここでは、撮像装置として、Ｘ−Ｙアドレス方式の撮像装置の一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。
【００１８】
［ＣＭＯＳイメージセンサの構成例］
図１は、本開示の撮像装置の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。
【００１９】
本例に係るＣＭＯＳイメージセンサ１は、画素アレイ部１１及び当該画素アレイ部１１の周辺回路部を有する構成となっている。画素アレイ部１１は、受光部（光電変換部）を含む画素２が行方向及び列方向に、即ち、行列状に２次元配置されて成る。ここで、行方向とは、画素行の画素２の配列方向（所謂、水平方向）を言い、列方向とは、画素列の画素２の配列方向（所謂、垂直方向）を言う。画素２は、光電変換を行うことにより、受光した光量に応じた光電荷を生成し、蓄積する。
【００２０】
画素アレイ部１１の周辺回路部は、例えば、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、水平転送走査部１５、信号処理部１６、及び、タイミング制御部１７等によって構成されている。
【００２１】
画素アレイ部１１において、行列状の画素配列に対し、画素行毎に画素制御線３１1〜３１m（以下、総称して「画素制御線３１」と記述する場合がある）が行方向に沿って配線されている。また、画素列毎に垂直信号線３２1〜３２n（以下、総称して「垂直信号線３２」と記述する場合がある）が列方向に沿って配線されている。画素制御線３１は、画素２から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素制御線３１について１本の配線として図示しているが、１本に限られるものではない。画素制御線３１の一端は、行選択部１２の各行に対応した出力端に接続されている。
【００２２】
以下に、画素アレイ部１１の周辺回路部の各回路部分、即ち、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、水平転送走査部１５、信号処理部１６、及び、タイミング制御部１７について説明する。
【００２３】
行選択部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２の選択に際して、画素行の走査や画素行のアドレスを制御する。この行選択部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
【００２４】
読出し走査系は、画素２から画素信号を読み出すために、画素アレイ部１１の画素２を行単位で順に選択走査する。画素２から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
【００２５】
この掃出し走査系による掃出し走査により、読出し行の画素２の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００２６】
定電流源部１３は、画素列毎に垂直信号線３２1〜３２nの各々に接続された、例えばＭＯＳトランジスタから成る複数の電流源Ｉを備えており、行選択部１２によって選択走査された画素行の各画素２に対し、垂直信号線３２1〜３２nの各々を通してバイアス電流を供給する。
【００２７】
アナログ−デジタル変換部１４は、画素アレイ部１１の画素列に対応して設けられた、例えば、画素列毎に設けられた複数のアナログ−デジタル変換器の集合から成る。アナログ−デジタル変換部１４は、画素列毎に垂直信号線３２1〜３２nの各々を通して出力されるアナログの画素信号を、Ｎビットのデジタル信号に変換する列並列型のアナログ−デジタル変換部である。
【００２８】
列並列アナログ−デジタル変換部１４におけるアナログ−デジタル変換器としては、例えば、参照信号比較型のアナログ−デジタル変換器の一例であるシングルスロープ型アナログ−デジタル変換器を用いることができる。但し、アナログ−デジタル変換器としては、シングルスロープ型アナログ−デジタル変換器に限られるものではなく、逐次比較型アナログ−デジタル変換器やデルタ−シグマ変調型（ΔΣ変調型）アナログ−デジタル変換器などを用いることができる。
【００２９】
水平転送走査部１５は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２の信号の読出しに際して、画素列の走査や画素列のアドレスを制御する。この水平転送走査部１５による制御の下に、アナログ−デジタル変換部１４でデジタル信号に変換された画素信号が画素列単位で、２Ｎビット幅の水平転送線１８に読み出される。
【００３０】
信号処理部１６は、水平転送線１８を通して供給されるデジタルの画素信号に対して、所定の信号処理を行い、２次元の画像データを生成する。例えば、信号処理部１６は、縦線欠陥、点欠陥の補正、又は、信号のクランプを行ったり、パラレル−シリアル変換、圧縮、符号化、加算、平均、及び、間欠動作などデジタル信号処理を行ったりする。信号処理部１６は、生成した画像データを、本ＣＭＯＳイメージセンサ１の出力信号として後段の装置に出力する。
【００３１】
タイミング制御部１７は、各種のタイミング信号、クロック信号、及び、制御信号等を生成し、これら生成した信号を基に、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、水平転送走査部１５、及び、信号処理部１６等の駆動制御を行う。
【００３２】
［画素の回路構成例］
図２は、画素２の回路構成の一例を示す回路図である。画素２は、受光部である光電変換部として、例えば、フォトダイオード２１を有している。画素２は、フォトダイオード２１に加えて、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する画素構成となっている。
【００３３】
転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタとしては、例えばＮチャネルのＭＯＳ型電界効果トランジスタ（Field effect transistor：ＦＥＴ）を用いている。画素２をＮチャネルトランジスタのみで構成することで、面積効率や工程削減視点の最適化を図ることができる。但し、ここで例示した４つのトランジスタ２２〜２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００３４】
この画素２に対して、先述した画素制御線３１として、複数の制御線が同一画素行の各画素２に対して共通に配線されている。これら複数の制御線は、行選択部１２の各画素行に対応した出力端に画素行単位で接続されている。行選択部１２は、複数の制御線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
【００３５】
フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。ここで、増幅トランジスタ２４のゲート電極が電気的に繋がった領域は、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤである。フローティングディフュージョンＦＤは、電荷を電圧に変換する電荷電圧変換部である。
【００３６】
転送トランジスタ２２のゲート電極には、高レベル（例えば、ＶDDレベル）がアクティブとなる転送信号ＴＲＧが行選択部１２から与えられる。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された光電荷をフローティングディフュージョンＦＤに転送する。
【００３７】
リセットトランジスタ２３は、高電位側電源電圧ＶDDのノードとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ２３のゲート電極には、高レベルがアクティブとなるリセット信号ＲＳＴが行選択部１２から与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、フローティングディフュージョンＦＤの電荷を電圧ＶDDのノードに捨てることによってフローティングディフュージョンＦＤをリセットする。
【００３８】
増幅トランジスタ２４は、ゲート電極がフローティングディフュージョンＦＤに、ドレイン電極が高電位側電源電圧ＶDDのノードにそれぞれ接続されている。増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソース電極が選択トランジスタ２５を介して垂直信号線３２に接続される。そして、増幅トランジスタ２４と、垂直信号線３２の一端に接続された電流源Ｉとは、フローティングディフュージョンＦＤの電圧を垂直信号線３２の電位に変換するソースフォロワを構成している。
【００３９】
選択トランジスタ２５は、ドレイン電極が増幅トランジスタ２４のソース電極に接続され、ソース電極が垂直信号線３２に接続されている。選択トランジスタ２５のゲート電極には、高レベルがアクティブとなる選択信号ＳＥＬが行選択部１２から与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、画素２を選択状態として増幅トランジスタ２４から出力される信号を垂直信号線３２に伝達する。
【００４０】
尚、選択トランジスタ２５については、高電位側電源電圧ＶDDのノードと増幅トランジスタ２４のドレイン電極との間に接続する回路構成を採ることもできる。また、本例では、画素２の画素回路として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５から成る、即ち４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の構成とすることもできる。
【００４１】
［アナログ−デジタル変換部の構成例］
次に、列並列アナログ−デジタル変換部１４の構成例について説明する。図３は、列並列アナログ−デジタル変換部１４の構成の一例を示すブロック図である。本開示のＣＭＯＳイメージセンサ１におけるアナログ−デジタル変換部１４は、垂直信号線３２1〜３２nの各々に対応して設けられた複数のシングルスロープ型アナログ−デジタル変換器の集合から成る。ここでは、ｎ列目のシングルスロープ型アナログ−デジタル変換器１４０を例に挙げて説明する。
【００４２】
シングルスロープ型アナログ−デジタル変換器１４０は、比較器１４１、カウンタ回路１４２、及び、ラッチ回路１４３を有する回路構成となっている。シングルスロープ型アナログ−デジタル変換器１４０では、時間が経過するにつれて電圧値が線形に変化する、所謂、ＲＡＭＰ波形（スロープ波形）の参照信号が用いられる。ランプ波形の参照信号は、参照信号生成部１９で生成される。参照信号生成部１９については、例えば、ＤＡＣ（デジタル−アナログ変換）回路を用いて構成することができる。
【００４３】
比較器１４１は、画素２から読み出されるアナログの画素信号を比較入力とし、参照信号生成部１９で生成されるランプ波形の参照信号を基準入力とし、両信号を比較する。そして、比較器１４１は、例えば、参照信号が画素信号よりも大きいときに出力が第１の状態（例えば、高レベル）になり、参照信号が画素信号以下のときに出力が第２の状態（例えば、低レベル）になる。これにより、比較器１４１は、画素信号の信号レベルに応じた、具体的には、信号レベルの大きさに対応したパルス幅を持つパルス信号を比較結果として出力する。
【００４４】
カウンタ回路１４２には、比較器１４１に対する参照信号の供給開始タイミングと同じタイミングで、タイミング制御部１７からクロック信号ＣＬＫが与えられる。そして、カウンタ回路１４２は、クロック信号ＣＬＫに同期してカウント動作を行うことによって、比較器１４１の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの期間を計測する。このカウンタ回路１４２のカウント結果（カウント値）が、アナログの画素信号をデジタル化したデジタル値となる。
【００４５】
ラッチ回路１４３は、カウンタ回路１４２のカウント結果であるデジタル値を保持（ラッチ）する。また、ラッチ回路１４３は、信号レベルの画素信号に対応するＤ相のカウント値と、リセットレベルの画素信号に対応するＰ相のカウント値との差分をとることにより、ノイズ除去処理の一例である、ＣＤＳ（Correlated Double Sampling;相関二重サンプリング）を行う。そして、水平転送走査部１５による駆動の下に、ラッチしたデジタル値を水平転送線１８に出力する。
【００４６】
上述したように、シングルスロープ型アナログ−デジタル変換器１４０の集合から成る列並列アナログ−デジタル変換部１４では、参照信号生成部１９で生成される、線形に変化するアナログ値の参照信号と、画素２から出力されるアナログの画素信号との大小関係が変化するまでの時間情報からデジタル値を得る。尚、上記の例では、画素列に対して１対１の関係でアナログ−デジタル変換器１４０が配置されて成るアナログ−デジタル変換部１４を例示したが、複数の画素列を単位としてアナログ−デジタル変換器１４０が配置されて成るアナログ−デジタル変換部１４とすることも可能である。
【００４７】
［チップ構造］
上記の構成のＣＭＯＳイメージセンサ１のチップ（半導体集積回路）構造としては、平置型のチップ構造及び積層型のチップ構造を例示することができる。以下に、平置型のチップ構造及び積層型のチップ構造について具体的に説明する。
【００４８】
・平置型のチップ構造
図４は、ＣＭＯＳイメージセンサ１の平置型のチップ構造の概略を示す平面図である。図４に示すように、平置型のチップ構造、所謂、平置構造は、画素２が行列状に配置されて成る画素アレイ部１１と同じ半導体基板４１上に、画素アレイ部１１の周辺の回路部分を形成した構造となっている。具体的には、画素アレイ部１１と同じ半導体基板４１上に、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、水平転送走査部１５、信号処理部１６、及び、タイミング制御部１７等が形成されている。
【００４９】
・積層型のチップ構造
図５は、ＣＭＯＳイメージセンサ１の積層型のチップ構造の概略を示す分解斜視図である。図５に示すように、積層型のチップ構造、所謂、積層構造は、第１半導体基板４２及び第２半導体基板（所謂、ロジックチップ）４３の少なくとも２つの半導体基板が積層された構造となっている。第１半導体基板４２は、所謂、画素チップであり、第２半導体基板４３は、所謂、ロジックチップである。
【００５０】
この積層構造において、画素アレイ部１１は、１層目の第１半導体基板４２に形成される。また、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、水平転送走査部１５、信号処理部１６、及び、タイミング制御部１７等の回路部分は、２層目の第２半導体基板４３に形成される。そして、１層目の第１半導体基板４２と２層目の第２半導体基板４３とは、バンプ、ビア（ＶＩＡ）、Ｃｕ−Ｃｕ接続などの接続部４４を通して電気的に接続される。
【００５１】
この積層構造のＣＭＯＳイメージセンサ１によれば、第１半導体基板４２として画素アレイ部１１を形成できるだけの大きさ（面積）のもので済むため、１層目の第１半導体基板４２のサイズ（面積）、ひいては、チップ全体のサイズを小さくできる。更に、１層目の第１半導体基板４２には画素２の作製に適したプロセスを適用でき、２層目の第２半導体基板４３には回路部分の作製に適したプロセスを適用できるため、ＣＭＯＳイメージセンサ１の製造に当たって、プロセスの最適化を図ることができるメリットもある。特に、回路部分の作製に当たっては、先端プロセスの適用が可能になる。
【００５２】
尚、ここでは、第１半導体基板４２及び第２半導体基板４３が積層されて成る２層構造の積層構造を例示したが、積層構造としては、２層構造に限られるものではなく、３層以上の構造とすることもできる。そして、３層以上の積層構造の場合、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、水平転送走査部１５、信号処理部１６、及び、タイミング制御部１７等の回路部分については、２層目以降の半導体基板に分散して形成することができる。
【００５３】
［画素信号の加算読み出しについて］
上述したＣＭＯＳイメージセンサ１に代表される撮像装置を搭載するカメラ等の電子機器では、静止画モード及び動画モードの両モードへの対応が求められる。静止画モードでは、全画素読み出しが行われる。動画モードでは、画素信号の間引き読み出しや加算読み出しなどが行われるが、空間解像度やコントラスト感度の点で、間引き読み出しよりも加算読み出しの方が望ましいと言うことができる。
【００５４】
加算読み出しの方式には、アナログ−デジタル変換部１４の後段で加算を行うロジック加算方式、アナログ−デジタル変換部１４で加算を行うＡＤ（アナログ−デジタル）加算方式、垂直信号線３２上で加算を行うＳＦ（ソースフォロワ）加算方式、及び、画素２のフローティングディフュージョンＦＤ間で加算を行うＦＤ加算方式がある。
【００５５】
以下に、ロジック加算方式、ＡＤ加算方式、ＳＦ加算方式、及び、ＦＤ加算方式の各加算読み出しの概略について説明する。ここでは、第１列目の画素列において上下に隣接する画素１と画素２との間で画素信号の加算を行う画素加算を例に挙げて説明する。
・ロジック加算方式
ロジック加算方式の加算読み出しの概略についての説明図を図６に示す。垂直信号線３２1，３２2の各出力端は、アナログ−デジタル変換器（ＡＤＣ）１４０1，１４０2の各入力端に接続されている。
【００５６】
画素１の画素信号は、垂直信号線３２1を通してアナログ−デジタル変換器１４０1に供給され、デジタル信号に変換される。画素２の画素信号は、垂直信号線３２2を通してアナログ−デジタル変換器１４０2に供給され、デジタル信号に変換される。そして、アナログ−デジタル変換器１４０1，１４０2の後段のロジック回路３０において、アナログ−デジタル変換器１４０1，１４０2でデジタル信号に変換された画素１，２の各画素信号の加算処理が行われる。
【００５７】
・ＡＤ加算方式
ＡＤ加算方式の加算読み出しの概略についての説明図を図７に示す。垂直信号線３２1，３２2の各出力端は、スイッチＳＷ1，ＳＷ2の各一端に接続されている。スイッチＳＷ1，ＳＷ2の各他端とグランドとの間には、サンプルホールド容量ＳＨ1，ＳＨ2が接続されている。また、スイッチＳＷ1，ＳＷ2の各他端間には、スイッチＳＷ3が接続されている。
【００５８】
そして、垂直信号線３２1，３２2を通して読み出された画素１，２の各画素信号は、サンプルホールド容量ＳＨ1，ＳＨ2にサンプルホールドされた後アナログ−デジタル変換器１４０1に供給され、当該アナログ−デジタル変換器１４０1において加算され、アナログ−デジタル変換処理が行われる。
【００５９】
・ＳＦ加算方式
ＳＦ加算方式の加算読み出しの概略についての説明図を図８に示す。先述したように、各画素の増幅トランジスタ２４と、垂直信号線３２（３２1〜３２n）の一端に接続された電流源Ｉとはソースフォロワを構成している。そして、画素１，２の各画素信号は共に、同一の垂直信号線３２1に読み出され、当該ソースフォロワにおいて加算処理が行われる。
【００６０】
・ＦＤ加算方式
ＦＤ加算方式の加算読み出しの概略についての説明図を図９に示す。画素１，２の各フローティングディフュージョンＦＤ間には、当該ＦＤノード間を選択的に接続するスイッチトランジスタ２６が接続されている。そして、スイッチトランジスタ２６が導通状態になることで、画素１，２の各画素信号について、画素１，２の各フローティングディフュージョンＦＤ間において加算処理が行われる。
【００６１】
ここで、ロジック加算方式、ＡＤ加算方式、ＳＦ加算方式、及び、ＦＤ加算方式の消費電力、及び、加算後の信号のリニアリティについて、図１０を用いて説明する。図１０に記載の数値は、垂直信号線３２の一端に接続された電流源Ｉ、及び、アナログ−デジタル変換器１４０の消費電流の相対値である。
【００６２】
ロジック加算方式及びＡＤ加算方式の場合、２本の垂直信号線３２1，３２2を通して画素１，２の各画素信号を読み出し、しかも、ロジック加算方式の場合、２つのアナログ−デジタル変換器１４０1，１４０2を用いて加算処理を行う。従って、１本の垂直信号線３２1を通して画素１，２の各画素信号を読み出しを行うＳＦ加算方式及びＦＤ加算方式の方が、ロジック加算方式及びＡＤ加算方式よりも消費電力が小さい。
【００６３】
ＳＦ加算方式では、加算後の信号のリニアリティの点で問題がある。このＳＦ加算方式のリニアリティの問題について図１１を用いて説明する。
【００６４】
２つの画素の増幅トランジスタ２４に入力される画素信号Ｖ1，Ｖ2の電位差が小さいと（領域ａ）、加算後の信号Ｖoが、画素信号Ｖ1，Ｖ2の平均値に追従できる。しかし、画素信号Ｖ1，Ｖ2の電位差が大きくなると（領域ｂ）、加算後の信号Ｖoが、画素信号Ｖ1，Ｖ2の電位の高い方にクリップされてしまい、理想的に、画素信号Ｖ1，Ｖ2の平均値に追従できなくなる。
【００６５】
ＦＤ加算方式の場合、ＳＦ加算方式の場合のようなリニアリティの問題は生じない。従って、消費電力、及び、加算後の信号のリニアリティに関して、ロジック加算方式、ＡＤ加算方式、ＳＦ加算方式、及び、ＦＤ加算方式のうち、ＦＤ加算方式が、加算読み出しの方式として最も優れていると言うことができる。
【００６６】
しかし、ＦＤ加算を実現するに当たり、図１２に示すように、単純に、２つの画素のＦＤノード間（ＦＤ1−ＦＤ2）を選択的に接続する配線Ｌ1，Ｌ2やスイッチトランジスタ２６を設けると、ＦＤノードに余計な寄生容量が付いてしまう。ＦＤノードに付く余計な寄生容量は、配線Ｌ1，Ｌ2の寄生容量ｃ11，ｃ12、スイッチトランジスタ２６のゲート電極とドレイン／ソース領域とのカップリング容量ｃ21，ｃ22、及び、ドレイン／ソース領域の拡散容量ｃ31，ｃ32等である。
【００６７】
そして、ＦＤ加算方式の場合、ＦＤノードに余計な寄生容量が付くと、スイッチトランジスタ２６が非導通状態で、画素加算を行わない静止画モードでの変換効率が、スイッチトランジスタ２６が導通状態で、画素加算を行う場合に比べて低下し、入力換算の回路ノイズ電子数が悪化してしまう。ここで、「変換効率」とは、フローティングディフュージョンＦＤにおいて、電荷を電圧に変換する効率である。この変換効率は、フローティングディフュージョンＦＤの容量（寄生容量も含む）で決まる。
【００６８】
因みに、特許文献１に記載の従来技術では、２つの画素のＦＤノード間を、変換効率を切り替えるためのスイッチを介して選択的に接続する構成となっており、当該スイッチが非導通状態のときは、２つの画素のＦＤノード間をショートするための配線の寄生容量が余計な容量としてＦＤノードに付くことがない。従って、当該従来技術では、静止画モードにおいて変換効率が低下することはないものの、低変換効率の状態でしかＦＤ加算による画素加算を行うことができない。
【００６９】
＜本開示の実施形態＞
本開示の実施形態では、低変換効率の状態以外の状態においてもＦＤ加算による加算読み出し（画素加算）を行うことを可能にするために、ＦＤ加算による画素加算なしの読み出しモード（静止画モード）、及び、画素加算ありの読み出しモード（動画モード）のいずれの場合にも、変換効率を複数段切り替え可能な構成とする。具体的には、画素加算なしの読み出しモードの変換効率を、低／中／高の３段階の切り替え可能とする。これにより、ＩＳＯ感度に応じてノイズ特性／最大電荷量Ｑsの最適設定の自由度が高くなる。また、画素加算ありの読み出しモードでは、低変換効率に加えて、中変換効率も実現できるため、高ＩＳＯ感度の設定でのノイズ特性の向上を図ることができる。このようにして、フローティングディフュージョンＦＤの変換効率の多段切り替えの機能、及び、画素間のＦＤ加算の機能の両立を図ることができる。
【００７０】
以下に、低変換効率の状態以外の状態においてもＦＤ加算による加算読み出し（画素加算）を行うことを可能にする本実施形態の具体的な実施例について説明する。
【００７１】
［実施例１］
実施例１は、ＦＤ加算による画素加算を行う実施形態に係る画素回路の基本形であり、第１、第２の画素部がそれぞれ単一の画素から成る例である。実施例１に係る画素回路の回路構成を図１３に示す。ここでは、ある画素列において上下に隣接する第１の画素部２０Ａと第２の画素部２０Ｂとの間で画素加算を選択的に行う場合を例に挙げて説明する。実施例１では、第１の画素部２０Ａが単一の画素１から成り、第２の画素部２０Ｂが単一の画素２から成る。
【００７２】
画素１及び画素２は共に、受光部の一例であるフォトダイオード２１、転送トランジスタ２２、フローティングディフュージョンＦＤ（ＦＤ1／ＦＤ2）、増幅トランジスタ２４、及び、選択トランジスタ２５を有している。
【００７３】
画素１は、上記の回路素子に加えて、第１のスイッチトランジスタ２６1、リセットトランジスタ２３、及び、容量素子Ｃ1を有している。第１のスイッチトランジスタ２６1の一方のソース／ドレイン電極は、フローティングディフュージョンＦＤ1に接続されている。リセットトランジスタ２３は、第１のスイッチトランジスタ２６1の他方のソース／ドレイン電極と電源電圧ＶDDの電源ノードとの間に接続されている。ここで、第１のスイッチトランジスタ２６1の他方のソース／ドレイン電極とリセットトランジスタ２３の一方のソース／ドレイン電極との共通接続ノードをノードＦＤsとする。
【００７４】
画素２は、上記の回路素子に加えて、第２のスイッチトランジスタ２６2、第３のスイッチトランジスタ２７、及び、容量素子Ｃ2を有している。第２のスイッチトランジスタ２６2の一方のソース／ドレイン電極は、フローティングディフュージョンＦＤ2に接続されている。第３のスイッチトランジスタ２７の一方のソース／ドレイン電極は、第２のスイッチトランジスタ２６2の他方のソース／ドレイン電極に接続されている。ここで、第２のスイッチトランジスタ２６2の他方のソース／ドレイン電極と第３のスイッチトランジスタ２７の一方のソース／ドレイン電極との共通接続ノードをノードＦＤsとする。
【００７５】
容量素子Ｃ1，Ｃ2は、画素１及び画素２に分割して配置されている。具体的には、画素１に配置される容量素子Ｃ1は、一端が配線Ｌbを介して第３のスイッチトランジスタ２７の他方のソース／ドレイン電極に接続され、他端が基準電位ノードであるＧＮＤノードに接続されている。容量素子Ｃ1の一端と配線Ｌbとの共通接続ノードをノードＦＤbとする。画素２に配置される容量素子Ｃ2は、一端が第３のスイッチトランジスタ２７の他方のソース／ドレイン電極に接続され、他端がＧＮＤノードに接続されている。容量素子Ｃ2の一端と第３のスイッチトランジスタ２７の他方のソース／ドレイン電極との共通接続ノードをノードＦＤbとする。
【００７６】
画素１及び画素２において、第２のスイッチトランジスタ２６1の他方のソース／ドレイン電極、第２のスイッチトランジスタ２６2の他方のソース／ドレイン電極の各接続ノードであるノードＦＤs間は、配線Ｌsによって電気的に接続されている。また、容量素子Ｃ1，Ｃ2の各一端の接続ノードであるノードＦＤb間は配線Ｌbによって電気的に接続されている。
【００７７】
上記の構成の実施例１に係る画素回路では、画素加算なしの読み出しモード（静止画モード）の変換効率について、低／中／高の３段階の切り替えが可能となる。
【００７８】
具体的には、画素１／画素２において、画素信号の読み出し時に、第１のスイッチトランジスタ２６1／第２のスイッチトランジスタ２６2が非導通状態となる。これにより、フローティングディフュージョンＦＤ1，ＦＤ2の各変換効率は、ＦＤ1ノード及びＦＤ2ノードの各容量で決まり、高変換効率となる。
【００７９】
画素１／画素２において、画素信号の読み出し時に、第１のスイッチトランジスタ２６1／第２のスイッチトランジスタ２６2が共に導通状態となる。これにより、ＦＤ1ノード及びＦＤ2ノードの各容量には、第１，第２のスイッチトランジスタ２６1，２６2の各ゲート容量、及び、画素１，２のノードＦＤsを繋ぐ配線Ｌsの寄生容量が加わる。その結果、フローティングディフュージョンＦＤ1，ＦＤ2の各変換効率は中変換効率となる。
【００８０】
画素１／画素２において、画素信号の読み出し時に、第１のスイッチトランジスタ２６1／第２のスイッチトランジスタ２６2／第３のスイッチトランジスタ２７が共に導通状態となる。これにより、ＦＤ1ノード及びＦＤ2ノードの各容量には、第１，第２のスイッチトランジスタ２６1，２６2の各ゲート容量、及び、配線Ｌsの寄生容量の他に、容量素子Ｃ1，Ｃ2の各容量、及び、ノードＦＤbを繋ぐ配線Ｌbの寄生容量が加わる。その結果、フローティングディフュージョンＦＤ1，ＦＤ2の各変換効率は低変換効率となる。
【００８１】
また、画素加算ありの読み出しモード（動画モード）の変換効率について、低／中の２段階の切り替えが可能となる。
【００８２】
具体的には、加算読み出し時に、第１のスイッチトランジスタ２６1及び第２のスイッチトランジスタ２６2が共に導通状態となることで、変換効率は、ＦＤ1ノード及びＦＤ2ノードの各容量、第１，第２のスイッチトランジスタ２６1，２６2の各ゲート容量、及び、配線Ｌsの寄生容量で決まり、中変換効率となる。
【００８３】
また、加算読み出し時に、第１のスイッチトランジスタ２６1、第２のスイッチトランジスタ２６2、及び、第３のスイッチトランジスタ２７が共に導通状態となることで、変換効率は、ＦＤ1ノード及びＦＤ2ノードの各容量、第１，第２のスイッチトランジスタ２６1，２６2の各ゲート容量、配線Ｌsの寄生容量、及び、配線Ｌbの寄生容量で決まり、低変換効率となる。
【００８４】
続いて、実施例１に係る画素回路における画素加算なしの静止画モード時、及び、画素加算ありの動画モード時の回路動作について説明する。
【００８５】
（画素加算なしの静止画モード）
(1)高変換効率の場合
図１４は、画素加算なしの静止画モード時の高変換効率の場合の動作説明のためのタイミングチャートである。図１４のタイミングチャートには、水平同期信号ＸＨＳ、リセット信号ＲＳＴ、第１のスイッチ信号ＦＤＬ1、第２のスイッチ信号ＦＤＬ2、第３のスイッチ信号ＦＤＧ、及び、転送信号ＴＲＧ1，ＴＲＧ2のタイミング関係を示している。後述する各タイミングチャートにおいても同様である。
【００８６】
・画素１の読み出し
画素１の画素信号の読み出しでは、時刻ｔ11でリセット信号ＲＳＴ及び第１のスイッチ信号ＦＤＬ1が低レベルから高レベルに遷移することで、リセットトランジスタ２３及び第１のスイッチトランジスタ２６1が導通状態なる。これにより、画素１のフローティングディフュージョンＦＤ1のリセットが行われる。この場合、第２のスイッチ信号ＦＤＬ2のレベルについては不問である。
【００８７】
次に、時刻ｔ12で第１のスイッチ信号ＦＤＬ1が高レベルから低レベルに遷移した後、時刻ｔ13で転送信号ＴＲＧ1が低レベルから高レベルに遷移することで、画素１の転送トランジスタ２２が導通状態となり、画素１での画素信号の読み出しが行われる。そして、時刻ｔ14で転送信号ＴＲＧ1が高レベルから低レベルに遷移した後、時刻ｔ15でリセット信号ＲＳＴが高レベルから低レベルに遷移する。
【００８８】
・画素２の読み出し
画素２の画素信号の読み出しでは、時刻ｔ11でリセット信号ＲＳＴ及び第２のスイッチ信号ＦＤＬ2が低レベルから高レベルに遷移することで、リセットトランジスタ２３及び第２のスイッチトランジスタ２６2が導通状態なる。これにより、画素２のフローティングディフュージョンＦＤ2のリセットが行われる。この場合、第１のスイッチ信号ＦＤＬ1のレベルについては不問である。
【００８９】
次に、時刻ｔ12で第２のスイッチ信号ＦＤＬ2が高レベルから低レベルに遷移した後、時刻ｔ13で転送信号ＴＲＧ2が低レベルから高レベルに遷移することで、画素２の転送トランジスタ２２が導通状態となり、画素２での画素信号の読み出しが行われる。そして、時刻ｔ14で転送信号ＴＲＧ2が高レベルから低レベルに遷移した後、時刻ｔ15でリセット信号ＲＳＴが高レベルから低レベルに遷移する。
【００９０】
(2)中変換効率の場合
図１５は、画素加算なしの静止画モード時の中変換効率の場合の動作説明のためのタイミングチャートである。
【００９１】
・画素１の読み出し
画素１の画素信号の読み出しでは、時刻ｔ21でリセット信号ＲＳＴ、第１のスイッチ信号ＦＤＬ1及び第２のスイッチ信号ＦＤＬ2が低レベルから高レベルに遷移することで、リセットトランジスタ２３、第１のスイッチトランジスタ２６1及び第２のスイッチトランジスタ２６2が導通状態なる。これにより、画素１のフローティングディフュージョンＦＤ1及び画素２のフローティングディフュージョンＦＤ2のリセットが行われる。
【００９２】
次に、時刻ｔ22でリセット信号ＲＳＴが高レベルから低レベルに遷移した後、時刻ｔ23で転送信号ＴＲＧ1が低レベルから高レベルに遷移することで、画素１の転送トランジスタ２２が導通状態となり、画素１での画素信号の読み出しが行われる。そして、時刻ｔ24で転送信号ＴＲＧ1が高レベルから低レベルに遷移した後、時刻ｔ25で第１のスイッチ信号ＦＤＬ1及び第２のスイッチ信号ＦＤＬ2が高レベルから低レベルに遷移する。
【００９３】
・画素２の読み出し
画素２の画素信号の読み出しでは、時刻ｔ21でリセット信号ＲＳＴ、第１のスイッチ信号ＦＤＬ1及び第２のスイッチ信号ＦＤＬ2が低レベルから高レベルに遷移することで、リセットトランジスタ２３、第１のスイッチトランジスタ２６1及び第２のスイッチトランジスタ２６2が導通状態なる。これにより、画素１のフローティングディフュージョンＦＤ1及び画素２のフローティングディフュージョンＦＤ2のリセットが行われる。
【００９４】
次に、時刻ｔ22でリセット信号ＲＳＴが高レベルから低レベルに遷移した後、時刻ｔ23で転送信号ＴＲＧ2が低レベルから高レベルに遷移することで、画素２の転送トランジスタ２２が導通状態となり、画素２での画素信号の読み出しが行われる。そして、時刻ｔ24で転送信号ＴＲＧ2が高レベルから低レベルに遷移した後、時刻ｔ25で第１のスイッチ信号ＦＤＬ1及び第２のスイッチ信号ＦＤＬ2が高レベルから低レベルに遷移する。
【００９５】
(3)低変換効率の場合
図１６は、画素加算なしの静止画モード時の低変換効率の場合の動作説明のためのタイミングチャートである。
【００９６】
・画素１の読み出し
画素１の画素信号の読み出しでは、時刻ｔ31でリセット信号ＲＳＴ、第１のスイッチ信号ＦＤＬ1、第２のスイッチ信号ＦＤＬ2、及び、第３のスイッチ信号ＦＤＧが低レベルから高レベルに遷移することで、リセットトランジスタ２３、第１のスイッチトランジスタ２６1、第２のスイッチトランジスタ２６2、及び、第３のスイッチトランジスタ２７が導通状態なる。これにより、画素１のフローティングディフュージョンＦＤ1及び画素２のフローティングディフュージョンＦＤ2のリセットが行われるとともに、ノードＦＤsに容量素子Ｃ1，Ｃ2が接続される。
【００９７】
次に、時刻ｔ32でリセット信号ＲＳＴが高レベルから低レベルに遷移した後、時刻ｔ33で転送信号ＴＲＧ1が低レベルから高レベルに遷移することで、画素１の転送トランジスタ２２が導通状態となり、画素１での画素信号の読み出しが行われる。そして、時刻ｔ34で転送信号ＴＲＧ1が高レベルから低レベルに遷移した後、時刻ｔ35で第１のスイッチ信号ＦＤＬ1、第２のスイッチ信号ＦＤＬ2、及び、第３のスイッチ信号ＦＤＧが高レベルから低レベルに遷移する。
【００９８】
・画素２の読み出し
画素２の画素信号の読み出しでは、時刻ｔ31でリセット信号ＲＳＴ、第１のスイッチ信号ＦＤＬ1、第２のスイッチ信号ＦＤＬ2、及び、第３のスイッチ信号ＦＤＧが低レベルから高レベルに遷移することで、リセットトランジスタ２３、第１のスイッチトランジスタ２６1、第２のスイッチトランジスタ２６2、及び、第３のスイッチトランジスタ２７が導通状態なる。これにより、画素１のフローティングディフュージョンＦＤ1及び画素２のフローティングディフュージョンＦＤ2のリセットが行われるとともに、ノードＦＤsに容量素子Ｃ1，Ｃ2が接続される。
【００９９】
次に、時刻ｔ32でリセット信号ＲＳＴが高レベルから低レベルに遷移した後、時刻ｔ33で転送信号ＴＲＧ2が低レベルから高レベルに遷移することで、画素２の転送トランジスタ２２が導通状態となり、画素２での画素信号の読み出しが行われる。そして、時刻ｔ34で転送信号ＴＲＧ2が高レベルから低レベルに遷移した後、時刻ｔ35で第１のスイッチ信号ＦＤＬ1、第２のスイッチ信号ＦＤＬ2、及び、第３のスイッチ信号ＦＤＧが高レベルから低レベルに遷移する。
【０１００】
（画素加算ありの動画モード）
続いて、画素加算ありの動画モード時の回路動作について説明する。画素加算ありの動画モードでは、中変換効率での加算読み出し、及び、低変換効率での加算読み出しが行われる。
【０１０１】
・中変換効率での加算読み出し
図１７Ａは、中変換効率での加算読み出しの場合の動作説明のためのタイミングチャートである。
【０１０２】
時刻ｔ41でリセット信号ＲＳＴ、第１のスイッチ信号ＦＤＬ1及び第２のスイッチ信号ＦＤＬ2が低レベルから高レベルに遷移することで、リセットトランジスタ２３、第１のスイッチトランジスタ２６1及び第２のスイッチトランジスタ２６2が導通状態なる。これにより、画素１のフローティングディフュージョンＦＤ1及び画素２のフローティングディフュージョンＦＤ2のリセットが行われる。
【０１０３】
次に、時刻ｔ42でリセット信号ＲＳＴが高レベルから低レベルに遷移した後、時刻ｔ43で画素１の転送信号ＴＲＧ1及び画素２の転送信号ＴＲＧ2が共に低レベルから高レベルに遷移することで、画素１及び画素２の転送トランジスタ２２が共に導通状態となる。これにより、画素１及び画素２の間で画素信号の加算読み出しが行われる。そして、時刻ｔ44で転送信号ＴＲＧ1，ＴＲＧ2が高レベルから低レベルに遷移した後、時刻ｔ45で第１のスイッチ信号ＦＤＬ1及び第２のスイッチ信号ＦＤＬ2が高レベルから低レベルに遷移する。
【０１０４】
・低変換効率での加算読み出し
図１７Ｂは、低変換効率での加算読み出しの場合の動作説明のためのタイミングチャートである。
【０１０５】
時刻ｔ41でリセット信号ＲＳＴ、第１のスイッチ信号ＦＤＬ1、第２のスイッチ信号ＦＤＬ2、及び、第３のスイッチ信号ＦＤＧが低レベルから高レベルに遷移することで、リセットトランジスタ２３、第１のスイッチトランジスタ２６1、第２のスイッチトランジスタ２６2、及び、第３のスイッチトランジスタ２７が導通状態なる。これにより、画素１のフローティングディフュージョンＦＤ1及び画素２のフローティングディフュージョンＦＤ2のリセットが行われるとともに、ノードＦＤsに容量素子Ｃ1，Ｃ2が接続される。
【０１０６】
次に、時刻ｔ42でリセット信号ＲＳＴが高レベルから低レベルに遷移した後、時刻ｔ43で画素１の転送信号ＴＲＧ1及び画素２の転送信号ＴＲＧ2が共に低レベルから高レベルに遷移することで、画素１及び画素２の転送トランジスタ２２が共に導通状態となる。これにより、画素１及び画素２の間で画素信号の加算読み出しが行われる。そして、時刻ｔ44で転送信号ＴＲＧ1，ＴＲＧ2が高レベルから低レベルに遷移した後、時刻ｔ45で第１のスイッチ信号ＦＤＬ1、第２のスイッチ信号ＦＤＬ2、及び、第３のスイッチ信号ＦＤＧが高レベルから低レベルに遷移する。
【０１０７】
（画素回路のレイアウト）
実施例１に係る画素回路のレイアウト図（平面図）を図１８に示し、図１８のＸ−Ｘ線に沿った矢視断面図を図１９に示す。図１８において、理解を容易にするために、各トランジスタのゲート電極については斜線を付して図示している。
【０１０８】
第１の画素部２０Ａである画素１の構成素子と、第２の画素部２０Ｂである画素２の構成素子とは、画素１と画素２との間の中心線Ｏに関して対称性を確保した画素レイアウトとなっている。具体的には、画素１の構成素子については、中心線Ｏ側から、第１のスイッチトランジスタ２６1、フローティングディフュージョンＦＤ1、増幅トランジスタ２４、選択トランジスタ２５、リセットトランジスタ２３の順に配置されている。画素２の構成素子については、中心線Ｏ側から、第２のスイッチトランジスタ２６2、フローティングディフュージョンＦＤ1、増幅トランジスタ２４、選択トランジスタ２５、第３のスイッチトランジスタ２７の順に配置されている。
【０１０９】
上記の画素１及び画素２のレイアウトでは、フローティングディフュージョンＦＤ1及びフローティングディフュージョンＦＤ2が、画素１及び画素２の中心部よりも中心線Ｏに近い位置に配置されている。これにより、フローティングディフュージョンＦＤ1とフローティングディフュージョンＦＤ2とは近い配置関係となっている。この配置関係によれば、画素１及び画素２の各ノードＦＤbの配線Ｌsが短くて済み、当該配線Ｌsの寄生容量を小さくできるため、画素加算時の中変換効率を高くすることができる。
【０１１０】
低変換効率を決める画素１の容量素子Ｃ1及び画素２の容量素子Ｃ2については、画素１及び画素２に共通の一つの容量素子として構成することができる。但し、画素１及び画素２に分割して配置した方が、画素レイアウトの対称性を向上し、画素特性の均一性を確保できるため好ましい。
【０１１１】
図１９に示すように、画素１の容量素子Ｃ1及び画素２の容量素子Ｃ2については、メタル配線Ｍ11とメタル配線Ｍ12とのカップリング容量で実現することができる。但し、メタル配線Ｍ11，Ｍ12間のカップリング容量による実現に限られるものではなく、例えば、酸化膜を用いた容量素子で実現するようにしてもよい。
【０１１２】
ところで、第１の画素部２０Ａ及び第２の画素部２０Ｂ画素構造については、配線層が配される側の基板面を表面（正面）とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることもできるし、表面側から照射される光を取り込む表面照射型の画素構造とすることもできる。
【０１１３】
表面照射型の画素構造の場合は、容量素子Ｃ1及び容量素子Ｃ2を構成するメタル配線Ｍ11，Ｍ12については、フォトダイオード２１（ＰＤ1，ＰＤ2）の領域に食み出さないように配置することが重要である。メタル配線Ｍ11，Ｍ12がフォトダイオード２１の領域に食み出した場合には、フォトダイオード２１の開口面積が減ることになる。
【０１１４】
これに対し、裏面照射型の画素構造の場合には、配線層が配される側と反対側から光を取り込む構造であるために、メタル配線Ｍ11，Ｍ12の配置に関して、表面照射型の画素構造の場合のような制約はない。これにより、裏面照射型の画素構造の場合には、容量素子Ｃ1，Ｃ2を構成するメタル配線Ｍ11，Ｍ12を、フォトダイオード２１の領域まで広げて配置することができるため、より大きな容量値の容量素子Ｃ1，Ｃ2を実現することができる。
【０１１５】
［実施例２］
実施例２は、第１、第２の画素部がそれぞれ複数の画素から成り、複数の画素間でフローティングディフュージョンＦＤを共有する例である。実施例２に係る画素回路の回路構成を図２０に示す。ここでは、第１、第２の画素部２０Ａ，２０Ｂがそれぞれ２つの画素から成り、フローティングディフュージョンＦＤを、２つの画素のフォトダイオード（ＰＤ）２１間で共有する回路構成を例示する。
【０１１６】
ＦＤ共有なしの実施例１に係る画素回路では、各々のフォトダイオード２１（ＰＤ1／ＰＤ2）に、リセットトランジスタ２３／第３のスイッチトランジスタ２７、増幅トランジスタ２４、選択トランジスタ２５、及び、第１のスイッチトランジスタ２６1／第２のスイッチトランジスタ２６2のセットが専用に割り当てられる。そのため、画素の開口面積が小さくなる。
【０１１７】
これに対し、ＦＤ共有ありの実施例２に係る画素回路では、２つの画素のフォトダイオード（ＰＤ11，ＰＤ12／ＰＤ21，ＰＤ2）間でフローティングディフュージョンＦＤ、及び、それ以降の回路素子を共有することで、個々の画素の開口率の向上を図ることができる。フローティングディフュージョンＦＤ以降の回路素子は、第１の画素部２０Ａでは、リセットトランジスタ２３、増幅トランジスタ２４、選択トランジスタ２５、及び、第１のスイッチトランジスタ２６1であり、第２の画素部２０Ｂでは、第３のスイッチトランジスタ２７、増幅トランジスタ２４、選択トランジスタ２５、及び、第２のスイッチトランジスタ２６2である。
【０１１８】
ＦＤ共有ありの実施例２に係る画素回路に対しても、実施例１に係る画素回路の技術を適用することができる。これにより、実施例１に係る画素回路の場合と同様に、画素加算なしの読み出しモード（静止画モード）の変換効率について、低／中／高の３段階に切り替えを行うことができ、画素加算ありの動画モードでは、中変換効率での加算読み出し、及び、低変換効率での加算読み出しを行うことができる。
【０１１９】
ここで、ＦＤ共有ありの実施例２に係る画素回路における画素加算について説明する。図２１に示すベイヤー画素配列（カラーフィルタの配列）において、縦２画素がフローティングディフュージョンＦＤを共有する組を成す（図中、破線で囲んだ画素の組）。具体的には、赤の画素Ｒと緑の画素Ｇｂ、及び、緑の画素Ｇｒと青の画素ＢがそれぞれフローティングディフュージョンＦＤを共有する組になる。
【０１２０】
静止画モードでは、組内のそれぞれの画素のフォトダイオード（ＰＤ）２１で光電変換された電荷を読み出すが、動画モードでは、隣接の同色縦２画素間で画素信号の加算を行う。具体的には、画素Ｒ1と画素Ｒ2、画素Ｇｂ1と画素Ｇｂ2、画素Ｇｒ1と画素Ｇｒ2、及び、画素Ｂ1と画素Ｂ2を加算する。
【０１２１】
同色の画素加算の単位回路を、図２１に一点鎖線で囲って図示している。図２０の画素回路との対応において、フォトダイオードＰＤ11を含む画素１が画素Ｒ1、フォトダイオードＰＤ12を含む画素２が画素Ｇｂ1、フォトダイオードＰＤ21を含む画素３が画素Ｒ2、フォトダイオードＰＤ22を含む画素４が画素Ｇｂ2にそれぞれ相当する。
【０１２２】
続いて、実施例２に係る画素回路における画素加算なしの静止画モード時、及び、画素加算ありの動画モード時の回路動作について説明する。実施例２に係る画素回路では、第１の画素部２０Ａの２つの画素を画素１及び画素２とし、第２の画素部２０Ｂの２つの画素を画素３及び画素４とする。
【０１２３】
（画素加算なしの静止画モード）
(1)高変換効率の場合
図２２は、画素加算なしの静止画モード時の高変換効率の場合の動作説明のためのタイミングチャートである。図２２のタイミングチャートには、水平同期信号ＸＨＳ、リセット信号ＲＳＴ、第１のスイッチ信号ＦＤＬ1、第２のスイッチ信号ＦＤＬ2、第３のスイッチ信号ＦＤＧ、及び、転送信号ＴＲＧ11，ＴＲＧ12，ＴＲＧ21，ＴＲＧ22のタイミング関係を示している。後述する各タイミングチャートにおいても同様である。
【０１２４】
・画素１の読み出し
画素１の読み出しでは、時刻ｔ51でリセット信号ＲＳＴ及び第１のスイッチ信号ＦＤＬ1が低レベルから高レベルに遷移することで、リセットトランジスタ２３及び第１のスイッチトランジスタ２６1が導通状態なる。これにより、第１の画素部２０Ａの画素共有のフローティングディフュージョンＦＤ1のリセットが行われる。この場合、第２のスイッチ信号ＦＤＬ2のレベルについては不問である。
【０１２５】
次に、時刻ｔ52で第１のスイッチ信号ＦＤＬ1が高レベルから低レベルに遷移した後、時刻ｔ53で転送信号ＴＲＧ11が低レベルから高レベルに遷移することで、画素１の転送トランジスタ２２が導通状態となり、フォトダイオードＰＤ11で光電変換された電荷の読み出しが行われる。そして、時刻ｔ54で転送信号ＴＲＧ11が高レベルから低レベルに遷移した後、時刻ｔ55でリセット信号ＲＳＴが高レベルから低レベルに遷移する。
【０１２６】
・画素２の読み出し
画素２の読み出しでは、時刻ｔ51でリセット信号ＲＳＴ及び第１のスイッチ信号ＦＤＬ1が低レベルから高レベルに遷移することで、リセットトランジスタ２３及び第１のスイッチトランジスタ２６1が導通状態なる。これにより、第１の画素部２０Ａの画素共有のフローティングディフュージョンＦＤ1のリセットが行われる。この場合、第２のスイッチ信号ＦＤＬ2のレベルについては不問である。
【０１２７】
次に、時刻ｔ52で第２のスイッチ信号ＦＤＬ2が高レベルから低レベルに遷移した後、時刻ｔ53で転送信号ＴＲＧ12が低レベルから高レベルに遷移することで、画素２の転送トランジスタ２２が導通状態となり、フォトダイオードＰＤ12で光電変換された電荷の読み出しが行われる。そして、時刻ｔ54で転送信号ＴＲＧ12が高レベルから低レベルに遷移した後、時刻ｔ55でリセット信号ＲＳＴが高レベルから低レベルに遷移する。
【０１２８】
・画素３の読み出し
画素３の読み出しでは、時刻ｔ51でリセット信号ＲＳＴ及び第２のスイッチ信号ＦＤＬ1が低レベルから高レベルに遷移することで、リセットトランジスタ２３及び第２のスイッチトランジスタ２６2が導通状態なる。これにより、第２の画素部２０Ｂの画素共有のフローティングディフュージョンＦＤ2のリセットが行われる。この場合、第１のスイッチ信号ＦＤＬ1のレベルについては不問である。
【０１２９】
次に、時刻ｔ52で第２のスイッチ信号ＦＤＬ2が高レベルから低レベルに遷移した後、時刻ｔ53で転送信号ＴＲＧ21が低レベルから高レベルに遷移することで、画素２の転送トランジスタ２２が導通状態となり、フォトダイオードＰＤ21で光電変換された電荷の読み出しが行われる。そして、時刻ｔ54で転送信号ＴＲＧ21が高レベルから低レベルに遷移した後、時刻ｔ55でリセット信号ＲＳＴが高レベルから低レベルに遷移する。
【０１３０】
・画素４の読み出し
画素４の読み出しでは、時刻ｔ51でリセット信号ＲＳＴ及び第２のスイッチ信号ＦＤＬ1が低レベルから高レベルに遷移することで、リセットトランジスタ２３及び第２のスイッチトランジスタ２６2が導通状態なる。これにより、第２の画素部２０Ｂの画素共有のフローティングディフュージョンＦＤ2のリセットが行われる。この場合、第１のスイッチ信号ＦＤＬ1のレベルについては不問である。
【０１３１】
次に、時刻ｔ52で第２のスイッチ信号ＦＤＬ2が高レベルから低レベルに遷移した後、時刻ｔ53で転送信号ＴＲＧ22が低レベルから高レベルに遷移することで、画素２の転送トランジスタ２２が導通状態となり、フォトダイオードＰＤ22で光電変換された電荷の読み出しが行われる。そして、時刻ｔ54で転送信号ＴＲＧ22が高レベルから低レベルに遷移した後、時刻ｔ55でリセット信号ＲＳＴが高レベルから低レベルに遷移する。
【０１３２】
(2)中変換効率の場合
図２３は、画素加算なしの静止画モード時の高変換効率の場合の動作説明のためのタイミングチャートである。
【０１３３】
・画素１の読み出し
画素１の読み出しでは、時刻ｔ51でリセット信号ＲＳＴ、第１のスイッチ信号ＦＤＬ1及び第２のスイッチ信号ＦＤＬ2が低レベルから高レベルに遷移することで、リセットトランジスタ２３、第１のスイッチトランジスタ２６1及び第２のスイッチトランジスタ２６2が導通状態なる。これにより、第１の画素部２０Ａの画素共有のフローティングディフュージョンＦＤ1、及び、第２の画素部２０Ｂの画素共有のフローティングディフュージョンＦＤ2のリセットが行われる。
【０１３４】
次に、時刻ｔ52でリセット信号ＲＳＴが高レベルから低レベルに遷移した後、時刻ｔ53で転送信号ＴＲＧ11が低レベルから高レベルに遷移することで、画素１の転送トランジスタ２２が導通状態となり、フォトダイオードＰＤ11で光電変換された電荷の読み出しが行われる。そして、時刻ｔ54で転送信号ＴＲＧ11が高レベルから低レベルに遷移した後、時刻ｔ55でリセット信号ＲＳＴが高レベルから低レベルに遷移する。
【０１３５】
・画素２の読み出し
画素２の読み出しでは、時刻ｔ51でリセット信号ＲＳＴ、第１のスイッチ信号ＦＤＬ1及び第２のスイッチ信号ＦＤＬ2が低レベルから高レベルに遷移することで、リセットトランジスタ２３、第１のスイッチトランジスタ２６1及び第２のスイッチトランジスタ２６2が導通状態なる。これにより、第１の画素部２０Ａの画素共有のフローティングディフュージョンＦＤ1、及び、第２の画素部２０Ｂの画素共有のフローティングディフュージョンＦＤ2のリセットが行われる。
【０１３６】
次に、時刻ｔ52でリセット信号ＲＳＴが高レベルから低レベルに遷移した後、時刻ｔ53で転送信号ＴＲＧ12が低レベルから高レベルに遷移することで、画素２の転送トランジスタ２２が導通状態となり、フォトダイオードＰＤ12で光電変換された電荷の読み出しが行われる。そして、時刻ｔ54で転送信号ＴＲＧ12が高レベルから低レベルに遷移した後、時刻ｔ55でリセット信号ＲＳＴが高レベルから低レベルに遷移する。
【０１３７】
・画素３の読み出し
画素３の読み出しでは、時刻ｔ51でリセット信号ＲＳＴ、第１のスイッチ信号ＦＤＬ1及び第２のスイッチ信号ＦＤＬ2が低レベルから高レベルに遷移することで、リセットトランジスタ２３、第１のスイッチトランジスタ２６1及び第２のスイッチトランジスタ２６2が導通状態なる。これにより、第１の画素部２０Ａの画素共有のフローティングディフュージョンＦＤ1、及び、第２の画素部２０Ｂの画素共有のフローティングディフュージョンＦＤ2のリセットが行われる。
【０１３８】
次に、時刻ｔ52でリセット信号ＲＳＴが高レベルから低レベルに遷移した後、時刻ｔ53で転送信号ＴＲＧ21が低レベルから高レベルに遷移することで、画素２の転送トランジスタ２２が導通状態となり、フォトダイオードＰＤ21で光電変換された電荷の読み出しが行われる。そして、時刻ｔ54で転送信号ＴＲＧ21が高レベルから低レベルに遷移した後、時刻ｔ55でリセット信号ＲＳＴが高レベルから低レベルに遷移する。
【０１３９】
・画素４の読み出し
画素４の読み出しでは、時刻ｔ51でリセット信号ＲＳＴ、第１のスイッチ信号ＦＤＬ1及び第２のスイッチ信号ＦＤＬ2が低レベルから高レベルに遷移することで、リセットトランジスタ２３、第１のスイッチトランジスタ２６1及び第２のスイッチトランジスタ２６2が導通状態なる。これにより、第１の画素部２０Ａの画素共有のフローティングディフュージョンＦＤ1、及び、第２の画素部２０Ｂの画素共有のフローティングディフュージョンＦＤ2のリセットが行われる。
【０１４０】
次に、時刻ｔ52でリセット信号ＲＳＴが高レベルから低レベルに遷移した後、時刻ｔ53で転送信号ＴＲＧ22が低レベルから高レベルに遷移することで、画素２の転送トランジスタ２２が導通状態となり、フォトダイオードＰＤ22で光電変換された電荷の読み出しが行われる。そして、時刻ｔ54で転送信号ＴＲＧ22が高レベルから低レベルに遷移した後、時刻ｔ55でリセット信号ＲＳＴが高レベルから低レベルに遷移する。
【０１４１】
(3)低変換効率の場合
図２４は、画素加算なしの静止画モード時の低変換効率の場合の動作説明のためのタイミングチャートである。
【０１４２】
・画素１の読み出し
画素１の読み出しでは、時刻ｔ51でリセット信号ＲＳＴ、第１のスイッチ信号ＦＤＬ1、第２のスイッチ信号ＦＤＬ2、及び、第３のスイッチ信号ＦＤＧが低レベルから高レベルに遷移することで、リセットトランジスタ２３、第１のスイッチトランジスタ２６1、第２のスイッチトランジスタ２６2、及び、第３のスイッチトランジスタ２７が導通状態なる。
【０１４３】
これにより、第１の画素部２０Ａの画素共有のフローティングディフュージョンＦＤ1、及び、第２の画素部２０Ｂの画素共有のフローティングディフュージョンＦＤ2のリセットが行われる。更に、ノードＦＤsに、画素１の容量素子Ｃ11、画素２の容量素子Ｃ12、画素３の容量素子Ｃ21、及び、画素４の容量素子Ｃ22が接続される。
【０１４４】
次に、時刻ｔ52でリセット信号ＲＳＴが高レベルから低レベルに遷移した後、時刻ｔ53で転送信号ＴＲＧ11が低レベルから高レベルに遷移することで、画素１の転送トランジスタ２２が導通状態となり、フォトダイオードＰＤ11で光電変換された電荷の読み出しが行われる。そして、時刻ｔ54で転送信号ＴＲＧ11が高レベルから低レベルに遷移した後、時刻ｔ55でリセット信号ＲＳＴが高レベルから低レベルに遷移する。
【０１４５】
・画素２の読み出し
画素２の読み出しでは、時刻ｔ51でリセット信号ＲＳＴ、第１のスイッチ信号ＦＤＬ1、第２のスイッチ信号ＦＤＬ2、及び、第３のスイッチ信号ＦＤＧが低レベルから高レベルに遷移することで、リセットトランジスタ２３、第１のスイッチトランジスタ２６1、第２のスイッチトランジスタ２６2、及び、第３のスイッチトランジスタ２７が導通状態なる。
【０１４６】
これにより、第１の画素部２０Ａの画素共有のフローティングディフュージョンＦＤ1、及び、第２の画素部２０Ｂの画素共有のフローティングディフュージョンＦＤ2のリセットが行われる。更に、ノードＦＤsに、画素１の容量素子Ｃ11、画素２の容量素子Ｃ12、画素３の容量素子Ｃ21、及び、画素４の容量素子Ｃ22が接続される。
【０１４７】
次に、時刻ｔ52でリセット信号ＲＳＴが高レベルから低レベルに遷移した後、時刻ｔ53で転送信号ＴＲＧ12が低レベルから高レベルに遷移することで、画素２の転送トランジスタ２２が導通状態となり、フォトダイオードＰＤ12で光電変換された電荷の読み出しが行われる。そして、時刻ｔ54で転送信号ＴＲＧ12が高レベルから低レベルに遷移した後、時刻ｔ55でリセット信号ＲＳＴが高レベルから低レベルに遷移する。
【０１４８】
・画素３の読み出し
画素３の読み出しでは、時刻ｔ51でリセット信号ＲＳＴ、第１のスイッチ信号ＦＤＬ1、第２のスイッチ信号ＦＤＬ2、及び、第３のスイッチ信号ＦＤＧが低レベルから高レベルに遷移することで、リセットトランジスタ２３、第１のスイッチトランジスタ２６1、第２のスイッチトランジスタ２６2、及び、第３のスイッチトランジスタ２７が導通状態なる。
【０１４９】
これにより、第１の画素部２０Ａの画素共有のフローティングディフュージョンＦＤ1、及び、第２の画素部２０Ｂの画素共有のフローティングディフュージョンＦＤ2のリセットが行われる。更に、ノードＦＤsに、画素１の容量素子Ｃ11、画素２の容量素子Ｃ12、画素３の容量素子Ｃ21、及び、画素４の容量素子Ｃ22が接続される。
【０１５０】
次に、時刻ｔ52でリセット信号ＲＳＴが高レベルから低レベルに遷移した後、時刻ｔ53で転送信号ＴＲＧ21が低レベルから高レベルに遷移することで、画素２の転送トランジスタ２２が導通状態となり、フォトダイオードＰＤ21で光電変換された電荷の読み出しが行われる。そして、時刻ｔ54で転送信号ＴＲＧ21が高レベルから低レベルに遷移した後、時刻ｔ55でリセット信号ＲＳＴが高レベルから低レベルに遷移する。
【０１５１】
・画素４の読み出し
画素４の読み出しでは、時刻ｔ51でリセット信号ＲＳＴ、第１のスイッチ信号ＦＤＬ1、第２のスイッチ信号ＦＤＬ2、及び、第３のスイッチ信号ＦＤＧが低レベルから高レベルに遷移することで、リセットトランジスタ２３、第１のスイッチトランジスタ２６1、第２のスイッチトランジスタ２６2、及び、第３のスイッチトランジスタ２７が導通状態なる。
【０１５２】
これにより、第１の画素部２０Ａの画素共有のフローティングディフュージョンＦＤ1、及び、第２の画素部２０Ｂの画素共有のフローティングディフュージョンＦＤ2のリセットが行われる。更に、ノードＦＤsに、画素１の容量素子Ｃ11、画素２の容量素子Ｃ12、画素３の容量素子Ｃ21、及び、画素４の容量素子Ｃ22が接続される。
【０１５３】
次に、時刻ｔ52でリセット信号ＲＳＴが高レベルから低レベルに遷移した後、時刻ｔ53で転送信号ＴＲＧ22が低レベルから高レベルに遷移することで、画素２の転送トランジスタ２２が導通状態となり、フォトダイオードＰＤ22で光電変換された電荷の読み出しが行われる。そして、時刻ｔ54で転送信号ＴＲＧ22が高レベルから低レベルに遷移した後、時刻ｔ55でリセット信号ＲＳＴが高レベルから低レベルに遷移する。
【０１５４】
上述したように、実施例２に係る画素回路においても、実施例１に係る画素回路の場合と同様に、画素加算なしの読み出しモード（静止画モード）では、画素共有のフローティングディフュージョンＦＤ1，ＦＤ2の変換効率について、高／中／低の３段階の切り替えが行われることになる。
【０１５５】
（画素加算ありの動画モード）
続いて、画素加算ありの動画モード時の回路動作について説明する。画素加算ありの動画モードでは、中変換効率での画素１及び画素３の加算、及び、画素２及び画素４の加算読み出し、並びに、低変換効率での画素１及び画素３の加算、及び、画素２及び画素４の加算読み出しが行われる。
【０１５６】
画素加算ありの動画モードにおいて、画素１及び画素３の加算読み出しは、フォトダイオードＰＤ11及びフォトダイオードＰＤ21の各電荷の加算読み出しであり、画素２及び画素４の加算読み出しは、フォトダイオードＰＤ12及びフォトダイオードＰＤ22の各電荷の加算読み出しである。
【０１５７】
・中変換効率での画素１及び画素３の加算読み出し
図２５Ａは、中変換効率での画素１及び画素３の加算読み出しの場合の動作説明のためのタイミングチャートである。
【０１５８】
時刻ｔ61でリセット信号ＲＳＴ、第１のスイッチ信号ＦＤＬ1及び第２のスイッチ信号ＦＤＬ2が低レベルから高レベルに遷移することで、リセットトランジスタ２３、第１のスイッチトランジスタ２６1及び第２のスイッチトランジスタ２６2が導通状態なる。これにより、第１の画素部２０Ａの画素共有のフローティングディフュージョンＦＤ1、及び、第２の画素部２０Ｂの画素共有のフローティングディフュージョンＦＤ2のリセットが行われる。
【０１５９】
次に、時刻ｔ62でリセット信号ＲＳＴが高レベルから低レベルに遷移した後、時刻ｔ63で画素１の転送信号ＴＲＧ11及び画素３の転送信号ＴＲＧ21が共に低レベルから高レベルに遷移することで、画素１の転送トランジスタ２２及び画素３の転送トランジスタ２２が共に導通状態となる。これにより、画素１のフォトダイオードＰＤ11と画素３のフォトダイオードＰＤ21との間で電荷の加算読み出しが行われる。すなわち、図２１では、同色の画素Ｒ1と画素Ｒ2との間で画素信号の加算読み出しが行われる。そして、時刻ｔ64で転送信号ＴＲＧ11，ＴＲＧ21が高レベルから低レベルに遷移した後、時刻ｔ65で第１のスイッチ信号ＦＤＬ1及び第２のスイッチ信号ＦＤＬ2が高レベルから低レベルに遷移する。
【０１６０】
・中変換効率での画素２及び画素４の加算読み出し
図２５Ｂは、中変換効率での画素２及び画素４の加算読み出しの場合の動作説明のためのタイミングチャートである。
【０１６１】
時刻ｔ61でリセット信号ＲＳＴ、第１のスイッチ信号ＦＤＬ1及び第２のスイッチ信号ＦＤＬ2が低レベルから高レベルに遷移することで、リセットトランジスタ２３、第１のスイッチトランジスタ２６1及び第２のスイッチトランジスタ２６2が導通状態なる。これにより、第１の画素部２０Ａの画素共有のフローティングディフュージョンＦＤ1、及び、第２の画素部２０Ｂの画素共有のフローティングディフュージョンＦＤ2のリセットが行われる。
【０１６２】
次に、時刻ｔ62でリセット信号ＲＳＴが高レベルから低レベルに遷移した後、時刻ｔ63で画素２の転送信号ＴＲＧ12及び画素４の転送信号ＴＲＧ22が共に低レベルから高レベルに遷移することで、画素１の転送トランジスタ２２及び画素３の転送トランジスタ２２が共に導通状態となる。これにより、画素２のフォトダイオードＰＤ12と画素４のフォトダイオードＰＤ22との間で電荷の加算読み出しが行われる。すなわち、図２１では、同色の画素Ｇｂ1と画素Ｇｂ2との間で画素信号の加算読み出しが行われる。そして、時刻ｔ64で転送信号ＴＲＧ11，ＴＲＧ21が高レベルから低レベルに遷移した後、時刻ｔ65で第１のスイッチ信号ＦＤＬ1及び第２のスイッチ信号ＦＤＬ2が高レベルから低レベルに遷移する。
【０１６３】
・低変換効率での画素１及び画素３の加算読み出し
図２６Ａは、低変換効率での画素１及び画素３の加算読み出しの場合の動作説明のためのタイミングチャートである。
【０１６４】
時刻ｔ61でリセット信号ＲＳＴ、第１のスイッチ信号ＦＤＬ1、第２のスイッチ信号ＦＤＬ2、及び、第３のスイッチ信号ＦＤＧが低レベルから高レベルに遷移することで、リセットトランジスタ２３、第１のスイッチトランジスタ２６1、第２のスイッチトランジスタ２６2、及び、第３のスイッチトランジスタ２７が導通状態なる。これにより、第１の画素部２０Ａの画素共有のフローティングディフュージョンＦＤ1、及び、第２の画素部２０Ｂの画素共有のフローティングディフュージョンＦＤ2のリセットが行われる。更に、ノードＦＤsに、画素１の容量素子Ｃ11、画素２の容量素子Ｃ12、画素３の容量素子Ｃ21、及び、画素４の容量素子Ｃ22が接続される。
【０１６５】
次に、時刻ｔ62でリセット信号ＲＳＴが高レベルから低レベルに遷移した後、時刻ｔ63で画素１の転送信号ＴＲＧ11及び画素３の転送信号ＴＲＧ21が共に低レベルから高レベルに遷移することで、画素１の転送トランジスタ２２及び画素３の転送トランジスタ２２が共に導通状態となる。これにより、画素１のフォトダイオードＰＤ11と画素３のフォトダイオードＰＤ21との間で、即ち、同色の画素Ｒ1と画素Ｒ2との間で画素信号の加算読み出しが行われる。そして、時刻ｔ64で転送信号ＴＲＧ11，ＴＲＧ21が高レベルから低レベルに遷移した後、時刻ｔ65で第１のスイッチ信号ＦＤＬ1及び第２のスイッチ信号ＦＤＬ2が高レベルから低レベルに遷移する。
【０１６６】
・低変換効率での画素２及び画素４の加算読み出し
図２６Ｂは、低変換効率での画素２及び画素４の加算読み出しの場合の動作説明のためのタイミングチャートである。
【０１６７】
時刻ｔ61でリセット信号ＲＳＴ、第１のスイッチ信号ＦＤＬ1、第２のスイッチ信号ＦＤＬ2、及び、第３のスイッチ信号ＦＤＧが低レベルから高レベルに遷移することで、リセットトランジスタ２３、第１のスイッチトランジスタ２６1、第２のスイッチトランジスタ２６2、及び、第３のスイッチトランジスタ２７が導通状態なる。これにより、第１の画素部２０Ａの画素共有のフローティングディフュージョンＦＤ1、及び、第２の画素部２０Ｂの画素共有のフローティングディフュージョンＦＤ2のリセットが行われる。更に、ノードＦＤsに、画素１の容量素子Ｃ11、画素２の容量素子Ｃ12、画素３の容量素子Ｃ21、及び、画素４の容量素子Ｃ22が接続される。
【０１６８】
次に、時刻ｔ62でリセット信号ＲＳＴが高レベルから低レベルに遷移した後、時刻ｔ63で画素２の転送信号ＴＲＧ12及び画素４の転送信号ＴＲＧ22が共に低レベルから高レベルに遷移することで、画素２の転送トランジスタ２２及び画素４の転送トランジスタ２２が共に導通状態となる。これにより、画素２のフォトダイオードＰＤ12と画素４のフォトダイオードＰＤ22との間で、即ち、同色の画素Ｇｂ1と画素Ｇｂ2との間で画素信号の加算読み出しが行われる。そして、時刻ｔ64で転送信号ＴＲＧ12，ＴＲＧ22が高レベルから低レベルに遷移した後、時刻ｔ65で第１のスイッチ信号ＦＤＬ1及び第２のスイッチ信号ＦＤＬ2が高レベルから低レベルに遷移する。
【０１６９】
上述したように、実施例２に係る画素回路においても、実施例１に係る画素回路の場合と同様に、画素加算ありの読み出しモード（動画モード）では、画素共有のフローティングディフュージョンＦＤ1，ＦＤ2の変換効率について、中／低の２段階の切り替えが行われることになる。
【０１７０】
（画素回路のレイアウト）
実施例２に係る画素回路のレイアウト図（平面図）を図２７に示し、図２７のＹ−Ｙ線に沿った矢視断面図を図２８に示す。図２７において、理解を容易にするために、各トランジスタのゲート電極については斜線を付して図示している。
【０１７１】
第１の画素部２０Ａである画素１及び画素２の構成素子と、第２の画素部２０Ｂである画素３及び画素４の構成素子とは、第１の画素部２０Ａと第２の画素部２０Ｂとの間の中心線Ｏに関して対称性を確保した画素レイアウトとなっている。
【０１７２】
低変換効率を決める第１の画素部２０Ａの容量素子Ｃ11，Ｃ12、及び、第２の画素部２０Ｂの容量素子Ｃ21，Ｃ22については、第１の画素部２０Ａ及び第２の画素部２０Ｂに共通の一つの容量素子として構成することができる。但し、画素１、画素２、画素３、及び、画素４に分割して配置した方が、画素レイアウトの対称性を向上し、画素特性の均一性を確保できるため好ましい。
【０１７３】
図２７に示すように、画素１の容量素子Ｃ11、画素２の容量素子Ｃ12、画素３の容量素子Ｃ21、及び、画素４の容量素子Ｃ22については、メタル配線Ｍ11とメタル配線Ｍ12とのカップリング容量で実現することができる。但し、メタル配線Ｍ11，Ｍ12間のカップリング容量による実現に限られるものではなく、例えば、酸化膜を用いた容量素子で実現するようにしてもよい。
【０１７４】
また、実施例１に係る画素回路の場合と同様の理由により、第１の画素部２０Ａ及び第２の画素部２０Ｂの画素構造については、メタル配線Ｍ11，Ｍ12の配置に関して、表面照射型の画素構造の場合のような制約はない裏面照射型の画素構造とすることが好ましい。これにより、容量素子Ｃ11，Ｃ12，Ｃ21，Ｃ22を構成するメタル配線Ｍ11，Ｍ12を、フォトダイオード２１の領域まで広げて配置することができるため、より大きな容量値の容量素子Ｃ11，Ｃ12，Ｃ21，Ｃ22を実現することができる。
【０１７５】
＜変形例＞
以上、本開示に係る技術について、好ましい実施形態に基づき説明したが、本開示に係る技術は当該実施形態に限定されるものではない。上記の実施形態において説明した撮像装置の構成、構造は例示であり、適宜、変更することができる。
【０１７６】
例えば、上記の実施形態では、画素２が行列状に配置されて成るＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本開示に係る技術は、ＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、本開示に係る技術は、画素２が行列状に２次元配置されて成るＸ−Ｙアドレス方式の撮像装置全般に対して適用可能である。
【０１７７】
＜応用例＞
以上説明した本実施形態に係る撮像装置は、例えば図２９に示すように、可視光、赤外光、紫外光、Ｘ線等の光をセンシングする様々な装置に使用することができる。様々な装置の具体例について以下に列挙する。
【０１７８】
・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【０１７９】
＜適用例＞
本開示に係る技術は、様々な製品に適用することができる。より具体的には、デジタルスチルカメラやビデオカメラ等の撮像システムや、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像装置を用いる複写機などの電子機器に適用することができる。以下に、デジタルスチルカメラやビデオカメラ等の撮像システムに適用する場合について説明する。
【０１８０】
［撮像システム］
図３０は、電子機器の一例である撮像システムの構成を示すブロック図である。図３０に示すように、本例に係る撮像システム１００は、レンズ群等を含む撮像光学系１０１、撮像部１０２、ＤＳＰ(Digital Signal Processor)回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
【０１８１】
撮像光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。
【０１８２】
フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
【０１８３】
操作系１０７は、ユーザによる操作の下に、本撮像システム１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１８４】
上記の構成の撮像システム１００において、撮像部１０２として、先述した実施形態に係る撮像装置を用いることができる。そして、当該撮像装置を撮像部１０２として用いることで、低変換効率の状態以外の状態においてもＦＤ加算による加算読み出しを行うことができる。
【０１８５】
＜本開示がとることができる構成＞
尚、本開示は、以下のような構成をとることもできる。
【０１８６】
≪Ａ．撮像装置≫
［Ａ−１］受光部から転送される電荷を電圧に変換するフローティングディフュージョンを有し、画素間でフローティングディフュージョンを電気的に接続することによって画素信号を加算する画素加算を選択的に行う第１の画素部及び第２の画素部を備え、
第１の画素部は、一方のソース／ドレイン電極がフローティングディフュージョンに接続された第１のスイッチトランジスタ、及び、第１のスイッチトランジスタの他方のソース／ドレイン電極と電源ノードとの間に接続されたリセットトランジスタを有し、
第２の画素部は、一方のソース／ドレイン電極がフローティングディフュージョンに接続された第２のスイッチトランジスタ、第２のスイッチトランジスタの他方のソース／ドレイン電極に一方のソース／ドレイン電極が接続された第３のスイッチトランジスタ、及び、第３のスイッチトランジスタの他方のソース／ドレイン電極と基準電位ノードとの間に接続された容量素子を有し、
第１のスイッチトランジスタ及び第２のスイッチトランジスタの各他方のソース／ドレイン電極が電気的に接続されている、
撮像装置。
［Ａ−２］第１の画素部又は第２の画素部は、画素加算なしの場合において、第１のスイッチトランジスタ又は第２のスイッチトランジスタが非導通状態のとき、フローティングディフュージョンの変換効率に関して高変換効率を実現する、
上記［Ａ−１］に記載の撮像装置。
［Ａ−３］第１の画素部及び第２の画素部は、画素加算なしの場合において、第１のスイッチトランジスタ及び第２のスイッチトランジスタが共に非導通状態のとき、フローティングディフュージョンの変換効率に関して中変換効率を実現する、
上記［Ａ−１］に記載の撮像装置。
［Ａ−４］第１の画素部及び第２の画素部は、画素加算なしの場合において、第１のスイッチトランジスタ、第２のスイッチトランジスタ、及び、第３のスイッチトランジスタが共に導通状態のとき、フローティングディフュージョンの変換効率に関して低変換効率を実現する、
上記［Ａ−１］に記載の撮像装置。
［Ａ−５］第１の画素部及び第２の画素部は、第１のスイッチトランジスタ及び第２のスイッチトランジスタが共に導通状態のとき、画素加算を行うとともに、フローティングディフュージョンの変換効率に関して中変換効率を実現する、
上記［Ａ−１］に記載の撮像装置。
［Ａ−６］第１の画素部及び第２の画素部は、第１のスイッチトランジスタ、第２のスイッチトランジスタ、及び、第３のスイッチトランジスタが共に導通状態のとき、画素加算を行うとともに、フローティングディフュージョンの変換効率に関して低変換効率を実現する、
上記［Ａ−１］に記載の撮像装置。
［Ａ−７］容量素子は、第１の画素部及び第２の画素部の各画素に分割して配置されている、
上記［Ａ−１］乃至上記［Ａ−６］のいずれかに記載の撮像装置。
［Ａ−８］容量素子は、メタル配線間のカップリング容量によって実現される、
上記［Ａ−７］に記載の撮像装置。
［Ａ−９］第１の画素部及び第２の画素部はそれぞれ複数の画素から成り、
複数の画素間でフローティングディフュージョンを共有する、
上記［Ａ−１］乃至上記［Ａ−８］のいずれかに記載の撮像装置。
［Ａ−１０］第１の画素部及び第２の画素部は、同色の画素間で画素加算を行う、
上記［Ａ−９］に記載の撮像装置。
［Ａ−１１］第１の画素部の構成素子、及び、第２の画素部の構成素子は、第１の画素部と第２の画素部との間の中心線に関して対称性を確保した画素レイアウトとなっている、
上記［Ａ−１］乃至上記［Ａ−１０］のいずれかに記載の撮像装置。
［Ａ−１２］第１の画素部及び第２の画素部の各フローティングディフュージョンは、第１の画素部及び第２の画素部の各中心部よりも、第１の画素部と第２の画素部との間の中心線に近い位置に配置されている、
上記［Ａ−１１］に記載の撮像装置。
［Ａ−１３］第１の画素部及び第２の画素部は、裏面照射型の画素構造を有する、
上記［Ａ−１］乃至上記［Ａ−１２］のいずれかに記載の撮像装置。
【０１８７】
≪Ｂ．電子機器≫
［Ｂ−１］受光部から転送される電荷を電圧に変換するフローティングディフュージョンを有し、画素間でフローティングディフュージョンを電気的に接続することによって画素信号を加算する画素加算を選択的に行う第１の画素部及び第２の画素部を備え、
第１の画素部は、一方のソース／ドレイン電極がフローティングディフュージョンに接続された第１のスイッチトランジスタ、及び、第１のスイッチトランジスタの他方のソース／ドレイン電極と電源ノードとの間に接続されたリセットトランジスタを有し、
第２の画素部は、一方のソース／ドレイン電極がフローティングディフュージョンに接続された第２のスイッチトランジスタ、第２のスイッチトランジスタの他方のソース／ドレイン電極に一方のソース／ドレイン電極が接続された第３のスイッチトランジスタ、及び、第３のスイッチトランジスタの他方のソース／ドレイン電極と基準電位ノードとの間に接続された容量素子を有し、
第１のスイッチトランジスタ及び第２のスイッチトランジスタの各他方のソース／ドレイン電極が電気的に接続されている、
撮像装置を有する電子機器。
［Ｂ−２］第１の画素部又は第２の画素部は、画素加算なしの場合において、第１のスイッチトランジスタ又は第２のスイッチトランジスタが非導通状態のとき、フローティングディフュージョンの変換効率に関して高変換効率を実現する、
上記［Ｂ−１］に記載の電子機器。
［Ｂ−３］第１の画素部及び第２の画素部は、画素加算なしの場合において、第１のスイッチトランジスタ及び第２のスイッチトランジスタが共に非導通状態のとき、フローティングディフュージョンの変換効率に関して中変換効率を実現する、
上記［Ｂ−１］に記載の電子機器。
［Ｂ−４］第１の画素部及び第２の画素部は、画素加算なしの場合において、画素加算なしの場合において、第１のスイッチトランジスタ、第２のスイッチトランジスタ、及び、第３のスイッチトランジスタが共に導通状態のとき、フローティングディフュージョンの変換効率に関して低変換効率を実現する、
上記［Ｂ−１］に記載の電子機器。
［Ｂ−５］第１の画素部及び第２の画素部は、第１のスイッチトランジスタ及び第２のスイッチトランジスタが共に導通状態のとき、画素加算を行うとともに、フローティングディフュージョンの変換効率に関して中変換効率を実現する、
上記［Ｂ−１］に記載の電子機器。
［Ｂ−６］第１の画素部及び第２の画素部は、第１のスイッチトランジスタ、第２のスイッチトランジスタ、及び、第３のスイッチトランジスタが共に導通状態のとき、画素加算を行うとともに、フローティングディフュージョンの変換効率に関して低変換効率を実現する、
上記［Ｂ−１］に記載の電子機器。
［Ｂ−７］容量素子は、第１の画素部及び第２の画素部の各画素に分割して配置されている、
上記［Ｂ−１］乃至上記［Ｂ−６］のいずれかに記載の電子機器。
［Ｂ−８］容量素子は、メタル配線間のカップリング容量によって実現される、
上記［Ｂ−７］に記載の電子機器。
［Ｂ−９］第１の画素部及び第２の画素部はそれぞれ複数の画素から成り、
複数の画素間でフローティングディフュージョンを共有する、
上記［Ｂ−１］乃至上記［Ｂ−８］のいずれかに記載の電子機器。
［Ｂ−１０］第１の画素部及び第２の画素部は、同色の画素間で画素加算を行う、
上記［Ｂ−９］に記載の電子機器。
［Ｂ−１１］第１の画素部の構成素子、及び、第２の画素部の構成素子は、第１の画素部と第２の画素部との間の中心線に関して対称性を確保した画素レイアウトとなっている、
上記［Ｂ−１］乃至上記［Ｂ−１０］のいずれかに記載の電子機器。
［Ｂ−１２］第１の画素部及び第２の画素部の各フローティングディフュージョンは、第１の画素部及び第２の画素部の各中心部よりも、第１の画素部と第２の画素部との間の中心線に近い位置に配置されている、
上記［Ｂ−１１］に記載の電子機器。
［Ｂ−１３］第１の画素部及び第２の画素部は、裏面照射型の画素構造を有する、
上記［Ｂ−１］乃至上記［Ｂ−１２］のいずれかに記載の電子機器。
【符号の説明】
【０１８８】
１・・・ＣＭＯＳイメージセンサ、２・・・画素、１１・・・画素アレイ部、１２・・・行選択部、１３・・・定電流源部、１４・・・アナログ−デジタル変換部、１５・・・水平転送走査部、１６・・・信号処理部、１７・・・タイミング制御部、１８・・・水平転送線、１９・・・参照信号生成部、２０Ａ・・・第１の画素部、２０Ｂ・・・第２の画素部、２１・・・フォトダイオード（光電変換部）、２２・・・転送トランジスタ、２３・・・リセットトランジスタ、２４・・・増幅トランジスタ、２５・・・選択トランジスタ、２６1・・・第１のスイッチトランジスタ、２６2・・・第２のスイッチトランジスタ、２７・・・第３のスイッチトランジスタ、３１（３１1〜３１m）・・・画素駆動線、３２（３２1〜３２n）・・・垂直信号線、Ｃ1，Ｃ2，Ｃ11，Ｃ12，Ｃ21，Ｃ22・・・容量素子、ＦＤ（ＦＤ1，ＦＤ2）・・・フローティングディフュージョン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2020095544.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【国際調査報告】
2020095544.tif 000033
2020095544.tif 000034