(57)【要約】  撮像装置は、半導体基板と、光電変換を行う第１画素と、第１シールドと、を備える。前記第１画素は、前記半導体基板内に存在する第１拡散領域と、前記第１拡散領域に接続された第１配線と、第１トランジスタと、前記第１トランジスタのドレインまたはソースへの電圧供給経路の少なくとも一部を構成する第１電圧線と、を含む。第１配線には、前記第１画素による前記光電変換で得られた第１信号電荷が流れる。前記第１トランジスタのゲートには、前記第１配線を経由して前記第１信号電荷が流入する。第１電圧線には、互いに異なる電圧が印加される。前記第１電圧線と前記第１シールドとの間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さい。
2020090150.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、光電変換を行う第１画素と、第１シールドと、を備え、
前記第１画素は、
前記半導体基板内に存在する第１拡散領域と、
前記第１拡散領域に接続された第１配線であって、前記第１画素による前記光電変換で得られた第１信号電荷が流れる第１配線と、
前記第１配線を経由して前記第１信号電荷が流入するゲートを含む第１トランジスタと、
前記第１トランジスタのドレインまたはソースへの電圧供給経路の少なくとも一部を構成する第１電圧線であって、互いに異なる電圧が印加される第１電圧線と、
を含み、
前記第１電圧線と前記第１シールドとの間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さい、
撮像装置。
【請求項２】
半導体基板と、光電変換を行う第１画素と、光電変換を行う第２画素と、第１シールドと、を備え、
前記第１画素および前記第２画素は、互いに隣接しており、
前記第１画素は、
前記半導体基板内に存在する第１拡散領域と、
前記第１拡散領域に接続された第１配線であって、前記第１画素による前記光電変換で得られた第１信号電荷が流れる第１配線と、
を含み、
前記第２画素は、
前記第２画素による前記光電変換で得られた第２信号電荷が流入するゲートを含む第１トランジスタと、
前記第１トランジスタのドレインまたはソースへの電圧供給経路の少なくとも一部を構成する第１電圧線であって、互いに異なる電圧が印加される第１電圧線と、
を含み、
前記第１電圧線と前記第１シールドとの間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さい、
撮像装置。
【請求項３】
前記第１シールドの電圧が固定された状態で、前記第１電圧線の電圧が変更される、
請求項１または請求項２に記載の撮像装置。
【請求項４】
前記半導体基板の厚さ方向に関する第１の位置に設けられた第１配線層をさらに備え、
前記第１電圧線は、前記第１配線層内に配置され、
前記第１シールドは、前記第１配線層内に配置され、
前記第１配線は、前記第１配線層内に位置する第１部分を含み、
平面視において、前記第１シールドは、前記第１部分と前記第１電圧線との間にある、
請求項１から請求項３のいずれか一項に記載の撮像装置。
【請求項５】
前記半導体基板の厚さ方向に関する互いに異なる位置に設けられた第１配線層および第２配線層をさらに備え、
前記第１電圧線は、前記第１配線層内に配置され、
前記第１シールドは、前記第２配線層内に配置され、
前記第１配線は、前記第２配線層内に位置する第１部分を含み、
平面視において、第１シールドは、前記第１部分と前記第１電圧線との間にある、
請求項１から請求項３のいずれか一項に記載の撮像装置。
【請求項６】
第２シールドをさらに備え、
前記第１電圧線と前記第２シールドとの間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さい、
請求項１から請求項５のいずれか一項に記載の撮像装置。
【請求項７】
前記第１シールドと前記第１電圧線との間の距離は、前記第１シールドと前記第１配線との間の距離よりも小さい、
請求項１から請求項６のいずれか一項に記載の撮像装置。
【請求項８】
平面視において、前記第１電圧線と前記第１シールドとの間に、配線が存在しない、
請求項１から請求項７のいずれか一項に記載の撮像装置。
【請求項９】
前記第１シールドは、第１シールド線を含み、
前記第１電圧線と前記第１シールド線との間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さい、
請求項１から請求項８のいずれか一項に記載の撮像装置。
【請求項１０】
容量素子をさらに備え、
前記容量素子は、
一対の電極と、
前記一対の電極に挟まれた誘電体層と、
を含み、
前記第１シールドは、前記一対の電極の一方を含む、
請求項１から請求項９のいずれか一項に記載の撮像装置。
【請求項１１】
前記一対の電極の前記一方は、前記一対の電極の他方に比べて前記第１電圧線に近く、
前記一対の電極の前記一方と前記第１電圧線との間の距離は、前記第１配線と前記第１電圧線との間の距離よりも小さい、
請求項１０のいずれか一項に記載の撮像装置。
【請求項１２】
前記第１画素は、第１光電変換部をさらに備え、
前記第１光電変換部は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置された光電変換層と、を含み、
前記光電変換層は、入射光を前記第１信号電荷に変換し、
前記第１配線は、前記第２電極と前記第１拡散領域とを接続している、
請求項１から請求項１１のいずれか一項に記載の撮像装置。
【請求項１３】
前記半導体基板の厚さ方向に関し、前記第１電圧線および前記第１シールドは、前記第１光電変換部と前記半導体基板との間の位置にある、
請求項１２に記載の撮像装置。
【請求項１４】
前記半導体基板の厚さ方向に関する互いに異なる位置に設けられた複数の配線層をさらに備え、
前記複数の配線層は、第１配線層を含み、
前記第１電圧線は、前記第１配線層に配置され、
前記第１配線層は、前記複数の配線層のうち前記第１光電変換部に最も近い層である、
請求項１２または請求項１３に記載の撮像装置。
【請求項１５】
前記半導体基板の厚さ方向に関し、前記第２電極と、前記第１シールドと、前記第１電圧線と、前記半導体基板とは、この順に並んでいる、
請求項１２から請求項１４のいずれか一項に記載の撮像装置。
【請求項１６】
前記第１シールドは、第１シールド線を含み、
平面視において、前記第１シールド線は、前記第１電圧線の少なくとも一部と重なっている、
請求項１５に記載の撮像装置。
【請求項１７】
平面視において、前記第１シールド線は、前記第１電圧線の全体と重なっている、
請求項１６に記載の撮像装置。
【請求項１８】
第３電極をさらに備え、
前記第３電極は、前記光電変換層からみて前記第２電極と同じ側に設けられており、
前記第３電極は、前記第２電極と電気的に分離されており、
前記第３電極は、前記第１シールドと電気的に接続されている、
請求項１２から請求項１７のいずれか一項に記載の撮像装置。
【請求項１９】
前記第１シールドと前記第１電圧線との間の距離は、
前記半導体基板の厚さ方向に関する前記第２電極と前記第１電圧線との間の距離よりも小さく、かつ、
平面視における前記第１電圧線と前記第１配線との間の距離よりも小さい、
請求項１２から請求項１８のいずれか一項に記載の撮像装置。
【請求項２０】
前記第１画素は、前記半導体基板内に存在する第１フォトダイオードを更に含み、
前記第１拡散領域は、第１フォトダイオードに含まれ、
前記第１フォトダイオードは、入射光を前記第１信号電荷に変換し、
前記第１配線は、前記第１トランジスタと前記第１拡散領域とを電気的に接続している、
請求項１から請求項１１のいずれか一項に記載の撮像装置。
【請求項２１】
前記第１画素は、前記半導体基板内に存在する第１フォトダイオードを更に含み、
前記第１拡散領域は、１つ又は複数のトランジスタを介して前記第１フォトダイオードに接続され、
前記第１フォトダイオードは、入射光を前記第１信号電荷に変換し、
前記第１配線は、前記第１トランジスタと前記第１拡散領域とを電気的に接続している、
請求項１から請求項１１のいずれか一項に記載の撮像装置。
【請求項２２】
半導体基板と、光電変換を行う第１画素と、第１シールドと、を備え、
前記第１画素は、
前記半導体基板内に存在する第１拡散領域と、
前記第１拡散領域に接続された第１配線であって、前記第１画素による前記光電変換で得られた信号電荷が流れる第１配線と、
第１トランジスタと、
前記第１トランジスタのゲートへの電圧供給経路の少なくとも一部を構成する第１電圧線であって、互いに異なる電圧が印加される第１電圧線と、
を含み、
前記第１電圧線と前記第１シールドとの間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さい、
撮像装置。
【請求項２３】
半導体基板と、光電変換を行う第１画素と、光電変換を行う第２画素と、第１シールドと、を備え、
前記第１画素および前記第２画素は、互いに隣接しており、
前記第１画素は、
第１トランジスタと、
前記第１トランジスタのゲートへの電圧供給経路の少なくとも一部を構成する第１電圧線であって、互いに異なる電圧が印加される第１電圧線と、
を含み、
前記第２画素は、
前記半導体基板内に存在する第１拡散領域と、
前記第１拡散領域に接続された第１配線であって、前記第２画素による前記光電変換で得られた信号電荷が流れる第１配線と、
を含み、
前記第１電圧線と前記第１シールドとの間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さい、
撮像装置。
【請求項２４】
前記第１電圧線に前記互いに異なる電圧を印加する電圧供給回路をさらに備えた請求項１から請求項２３のいずれか一項に記載の撮像装置。
【請求項２５】
前記電圧供給回路は、前記第１シールドに固定電圧を印加した状態で、前記第１電圧線の電圧を変更する、請求項２４に記載の撮像装置。
【請求項２６】
前記第１シールドは、前記第１電圧線と前記第一配線との間の寄生容量を低減する請求項１から請求項２５のいずれか一項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像装置に関する。
【背景技術】
【０００２】
デジタルカメラなどに、イメージセンサが用いられている。イメージセンサとしては、ＣＣＤ（Charge Coupled Device）イメージセンサおよびＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが例示される。これらのイメージセンサでは、半導体基板に、フォトダイオードが設けられている。【０００３】
他方、特許文献１および２では、半導体基板と光電変換部との積層構造を有する撮像装置が提案されている。特許文献１および２の積層型の撮像装置では、光電変換部は、光電変換を行う光電変換層を有する。光電変換により、電荷が生成される。電荷は、電荷蓄積領域（「フローティングディフュージョン」と呼ばれる）に蓄積される。半導体基板には、ＣＣＤ回路またはＣＭＯＳ回路が設けられている。電荷蓄積領域に蓄積された電荷の量に応じた信号が、ＣＣＤ回路またはＣＭＯＳ回路を介して読み出される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第６１０８２８０号
【特許文献２】特許第６１２４２１７号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ノイズを抑制する技術が要求されている。
【課題を解決するための手段】
【０００６】
本開示は、
半導体基板と、光電変換を行う第１画素と、第１シールドと、を備え、
前記第１画素は、
前記半導体基板内に存在する第１拡散領域と、
前記第１拡散領域に接続された第１配線であって、前記第１画素による前記光電変換で得られた第１信号電荷が流れる第１配線と、
前記第１配線を経由して前記第１信号電荷が流入するゲートを含む第１トランジスタと、
前記第１トランジスタのドレインまたはソースへの電圧供給経路の少なくとも一部を構成する第１電圧線であって、互いに異なる電圧が印加される第１電圧線と、
を含み、
前記第１電圧線と前記第１シールドとの間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さい、
撮像装置を提供する。
【発明の効果】
【０００７】
本開示は、ノイズを抑制する技術を提供する。
【図面の簡単な説明】
【０００８】
【図１】図１は、撮像装置の例示的な回路構成を示す模式図である。
【図２】図２は、画素の例示的な回路構成を示す模式図である。
【図３】図３は、画素の例示的な回路構成を示す模式図である。
【図４】図４は、撮像装置の例示的な回路構成を示す模式図である。
【図５】図５は、読み出し回路の動作の一例を説明するためのタイミングチャートである。
【図６】図６は、画素における各配線のレイアウトの一例を模式的に示す平面図である。
【図７Ａ】図７Ａは、画素における各配線のレイアウトの一例を模式的に示す平面図である。
【図７Ｂ】図７Ｂは、画素における各配線のレイアウトの一例を模式的に示す平面図である。
【図８】図８は、画素における各配線のレイアウトの一例を模式的に示す平面図である。
【図９】図９は、画素における断面の一例を模式的に示す断面図である。
【図１０】図１０は、画素における断面の一例を模式的に示す断面図である。
【図１１】図１１は、画素における断面の一例を模式的に示す断面図である。
【図１２】図１２は、画素における断面の一例を模式的に示す断面図である。
【図１３Ａ】図１３Ａは、画素における断面の一例を模式的に示す断面図である。
【図１３Ｂ】図１３Ｂは、画素における断面の一例を模式的に示す断面図である。
【図１３Ｃ】図１３Ｃは、画素における断面の一例を模式的に示す断面図である。
【図１４】図１４は、画素における断面の一例を模式的に示す断面図である。
【図１５】図１５は、撮像装置の例示的な回路構成を示す模式図である。
【図１６】図１６は、画素の例示的な回路構成を示す模式図である。
【図１７】図１７は、読み出し回路の動作の一例を説明するためのタイミングチャートである。
【図１８】図１８は、画素における各配線のレイアウトの一例を模式的に示す平面図である。
【図１９】図１９は、画素における各配線のレイアウトの一例を模式的に示す平面図である。
【図２０】図２０は、画素における断面の一例を模式的に示す断面図である。
【図２１】図２１は、画素における断面の一例を模式的に示す断面図である。
【図２２】図２２は、画素における各配線のレイアウトの一例を模式的に示す平面図である。
【図２３】図２３は、画素における断面の一例を模式的に示す断面図である。
【図２４Ａ】図２４Ａは、画素における各配線のレイアウトの一例を模式的に示す平面図である。
【図２４Ｂ】図２４Ｂは、画素における各配線のレイアウトの一例を模式的に示す平面図である。
【図２５】図２５は、画素における断面の一例を模式的に示す断面図である。
【図２６】図２６は、画素における断面の一例を模式的に示す断面図である。
【図２７】図２７は、カメラシステムのブロック図である。
【発明を実施するための形態】
【０００９】
（本開示に係る一態様の概要）
本開示の第１態様に係る撮像装置は、
半導体基板と、第１画素と、第１シールドと、を備え、
前記第１画素は、
前記半導体基板に設けられた第１拡散領域と、
前記第１拡散領域に接続された第１配線であって、前記第１画素による光電変換で得られた第１信号電荷が流れる第１配線と、
前記第１信号電荷が流入するゲートを含む第１トランジスタと、
前記第１トランジスタのドレインまたはソースへの電圧供給経路の少なくとも一部を構成する第１電圧線であって、互いに異なる電圧が印加される第１電圧線と、
を含み、
前記第１電圧線と前記第１シールドとの間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さい。
【００１０】
第１態様は、ノイズを抑制するのに適している。具体的には、第１態様の第１シールドは、第１電圧線が原因で第１配線にノイズが重畳されるのを抑制するのに適している。
【００１１】
本開示の第２態様に係る撮像装置は、
半導体基板と、第１画素と、第２画素と、第１シールドと、を備え、
前記第１画素および前記第２画素は、互いに隣接しており、
前記第１画素は、
前記半導体基板に設けられた第１拡散領域と、
前記第１拡散領域に接続された第１配線であって、前記第１画素による光電変換で得られた第１信号電荷が流れる第１配線と、
を含み、
前記第２画素は、
前記第２画素による光電変換で得られた第２信号電荷が流入するゲートを含む第１トランジスタと、
前記第１トランジスタのドレインまたはソースへの電圧供給経路の少なくとも一部を構成する第１電圧線であって、互いに異なる電圧が印加される第１電圧線と、
を含み、
前記第１電圧線と前記第１シールドとの間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さい。
【００１２】
第２態様は、ノイズを抑制するのに適している。具体的には、第２態様の第１シールドは、第１電圧線が原因で第１配線にノイズが重畳されるのを抑制するのに適している。
【００１３】
本開示の第３態様において、例えば、第１態様または第２態様に係る撮像装置では、
前記第１シールドの電圧が固定された状態で、前記第１電圧線の電圧が変更されてもよい。
【００１４】
第３態様の第１シールドは、第１電圧線が原因で第１配線にノイズが重畳されるのを抑制するのに適している。
【００１５】
本開示の第４態様において、例えば、第１から第３態様のいずれか１つに係る撮像装置は、前記半導体基板の厚さ方向に関する第１の位置に設けられた第１配線層をさらに備えていてもよく、
前記第１電圧線は、前記第１配線層に配置されていてもよく、
前記第１シールドは、前記第１配線層に配置されていてもよく、
前記第１配線は、前記第１配線層内に位置する第１部分を含んでいてもよく、
平面視において、前記第１シールドは、前記第１部分と前記第１電圧線との間にあってもよい。
【００１６】
第１電圧線および第１シールドが、同じ配線層に配置されている場合がある。そのような場合において、第４態様の第１シールドは、上記ノイズ抑制効果を発揮し得る。
【００１７】
本開示の第５態様において、例えば、第１から第３態様のいずれか１つに係る撮像装置は、前記半導体基板の厚さ方向に関する互いに異なる位置に設けられた第１配線層および第２配線層をさらに備えていてもよく、
前記第１電圧線は、前記第１配線層に配置されていてもよく、
前記第１シールドは、前記第２配線層に配置されていてもよく、
前記第１配線は、前記第２配線層内に位置する第１部分を含んでいてもよく、
平面視において、第１シールドは、前記第１部分と前記第１電圧線との間にあってもよい。
【００１８】
第１電圧線および第１シールドが、互いに異なる配線層に配置されている場合がある。そのような場合において、第５態様の第１シールドは、上記ノイズ抑制効果を発揮し得る。
【００１９】
本開示の第６態様において、例えば、第１から第５態様のいずれか１つに係る撮像装置は、第２シールドを備えていてもよく、
前記第１電圧線と前記第２シールドとの間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さくてもよい。
【００２０】
第６態様の第２シールドは、第１電圧線が原因で第１配線にノイズが重畳されるのを抑制するのに適している。
【００２１】
本開示の第７態様において、例えば、第１から第６態様のいずれか１つに係る撮像装置では、
前記第１シールドと前記第１電圧線との間の距離は、前記第１シールドと前記第１配線との間の距離よりも小さくてもよい。
【００２２】
第７態様の第１シールドは、第１電圧線が原因で第１配線にノイズが重畳されるのを抑制するのに適している。
【００２３】
本開示の第８態様において、例えば、第１から第７態様のいずれか１つに係る撮像装置では、
平面視において、前記第１電圧線と前記第１シールドとの間に、配線が存在しなくてもよい。
【００２４】
第８態様の第１シールドは、第１電圧線が原因で第１配線にノイズが重畳されるのを抑制するのに適している。
【００２５】
本開示の第９態様において、例えば、第１から第８態様のいずれか１つに係る撮像装置では、
前記第１シールドは、第１シールド線を含んでいてもよく、
前記第１電圧線と前記第１シールド線との間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さくてもよい。
【００２６】
第９態様の第１シールド線は、第１電圧線が原因で第１配線にノイズが重畳されるのを抑制するのに適している。
【００２７】
本開示の第１０態様において、例えば、第１から第９態様のいずれか１つに係る撮像装置は、容量素子をさらに備えていてもよく、
前記容量素子は、
一対の電極と、
前記一対の電極に挟まれた誘電体層と、
を含んでいてもよく、
前記第１シールドは、前記一対の電極の一方を含んでいてもよい。
【００２８】
第１０態様の容量素子の電極は、上記ノイズ抑制のためのシールドとして作用し得る。
【００２９】
本開示の第１１態様において、例えば、第１０態様に係る撮像装置では、
前記一対の電極の前記一方は、前記一対の電極の他方に比べて前記第１電圧線に近い近くてもよく、
前記一対の電極の前記一方と前記第１電圧線との間の距離は、前記第１配線と前記第１電圧線との間の距離よりも小さくてもよい。
【００３０】
第１１態様の一対の電極の一方は、第１電圧線が原因で第１配線にノイズが重畳されるのを抑制するのに適している。
【００３１】
本開示の第１２態様において、例えば、第１から第１１態様のいずれか１つに係る撮像装置は、第１光電変換部をさらに備えていてもよく、
前記第１光電変換部は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置された光電変換層と、を含んでいてもよく、
前記光電変換層は、入射光を前記第１信号電荷に変換してもよく、
前記第１配線は、前記第２電極と前記第１拡散領域とを接続していてもよい。
【００３２】
第１２態様の第１配線は、第１光電変換部から第１拡散領域へと信号電荷を流すのに適している。第１２態様の第１電極および第２電極は、光電変換層に印加される電界を調整して光電変換層で生成される第１信号電荷の量を調整するのに適している。
【００３３】
本開示の第１３態様において、例えば、第１２態様に係る撮像装置では、
前記半導体基板の厚さ方向に関し、前記第１電圧線および前記第１シールドは、前記第１光電変換部と前記半導体基板との間の位置にあってもよい。
【００３４】
第１３態様の第１電圧線および第１シールドの配置は、第１２態様において採用され得る配置の一例である。
【００３５】
本開示の第１４態様において、例えば、第１２態様または第１３態様に係る撮像装置は、前記半導体基板の厚さ方向に関する互いに異なる位置に設けられた複数の配線層をさらに備えていてもよく、
前記複数の配線層は、第１配線層を含んでいてもよく、
前記第１電圧線は、前記第１配線層に配置されていてもよく、
前記複数の配線層のうち前記第１光電変換部に最も近い層を近位層と定義したとき、前記第１配線層は、前記近位層であってもよい。
【００３６】
第１４態様は、第１電圧線からみて第１光電変換部側に信号線および電源線を配置するのを回避するのに適している。このようにすれば、第１電圧線の電圧変動を考慮した設計が一部緩和され、配線が容易となる。
【００３７】
本開示の第１５態様において、例えば、第１２から第１４態様のいずれか１つに係る撮像装置では、
前記半導体基板の厚さ方向に関し、前記第２電極と、前記第１シールドと、前記第１電圧線と、前記半導体基板とは、この順に並んでいてもよい。
【００３８】
第１５態様の第１シールドは、第１電圧線が原因で第２電極にノイズが重畳されるのを抑制するのに適している。
【００３９】
本開示の第１６態様において、例えば、第１５態様に係る撮像装置では、
前記第１シールドは、第１シールド線を含んでいてもよく、
平面視において、前記第１シールド線は、前記第１電圧線の少なくとも一部と重なっていてもよい。
【００４０】
第１６態様のシールド線は、第１電圧線が原因で第２電極にノイズが重畳されるのを抑制するのに適している。
【００４１】
本開示の第１７態様において、例えば、第１６態様に係る撮像装置では、
平面視において、前記第１シールド線は、前記第１電圧線の全体と重なっていてもよい。
【００４２】
第１７態様のシールド線は、第１電圧線が原因で第２電極にノイズが重畳されるのを抑制するのに適している。
【００４３】
本開示の第１８態様において、例えば、第１２から第１７態様のいずれか１つに係る撮像装置は、第３電極をさらに備えていてもよく、
前記第３電極は、前記光電変換層からみて前記第２電極と同じ側に設けられていてもよく、
前記第３電極は、前記第２電極と電気的に分離されていてもよく、
前記第３電極は、前記第１シールドと電気的に接続されていてもよい。
【００４４】
第１８態様の構成は、第３電極と第１シールドとが共通の電圧供給元を利用可能な構成の一例である。
【００４５】
本開示の第１９態様において、例えば、第１２から第１８態様のいずれか１つに係る撮像装置では、
前記第１シールドと前記第１電圧線との間の距離は、
前記半導体基板の厚さ方向に関する前記第２電極と前記第１電圧線との間の距離よりも小さく、かつ、
平面視における前記第１電圧線と前記第１配線との間の距離よりも小さくてもよい。
【００４６】
第１９態様の第１シールドは、第１電圧線が原因で第２電極にノイズが重畳されるのを抑制することと、第１電圧線が原因で第１配線にノイズが重畳されるのを抑制することと、に適している。
【００４７】
本開示の第２０態様において、例えば、第１から第１１態様のいずれか１つに係る撮像装置では、
前記第１拡散領域と、前記半導体基板とによって、第１フォトダイオードが構成されていてもよく、
前記第１フォトダイオードは、入射光を前記第１信号電荷に変換してもよく、
前記第１配線は、前記第１トランジスタと前記第１拡散領域とを電気的に接続していてもよい。
【００４８】
第２０態様によれば、フォトダイオードを用いた撮像装置を実現できる。
【００４９】
本開示の第２１態様に係る撮像装置は、
半導体基板と、第１画素と、第１シールドと、を備え、
前記第１画素は、
前記半導体基板に設けられた第１拡散領域と、
前記第１拡散領域に接続された第１配線であって、前記第１画素による光電変換で得られた信号電荷が流れる第１配線と、
第１トランジスタと、
前記第１トランジスタのゲートに接続された第１電圧線であって、互いに異なる電圧が印加される第１電圧線と、
を含み、
前記第１電圧線と前記第１シールドとの間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さい。
【００５０】
第２１態様は、ノイズを抑制するのに適している。具体的には、第２１態様の第１シールドは、第１電圧線が原因で第１配線にノイズが重畳されるのを抑制するのに適している。
【００５１】
本開示の第２２態様は、
半導体基板と、第１画素と、第２画素と、第１シールドと、を備え、
前記第１画素および前記第２画素は、互いに隣接しており、
前記第１画素は、
第１トランジスタと、
前記第１トランジスタのゲートに接続された第１電圧線であって、互いに異なる電圧が印加される第１電圧線と、
を含み、
前記第２画素は、
前記半導体基板に設けられた第１拡散領域と、
前記第１拡散領域に接続された第１配線であって、前記第２画素による光電変換で得られた信号電荷が流れる第１配線と、
を含み、
前記第１電圧線と前記第１シールドとの間の距離は、前記第１電圧線と前記第１配線との間の距離よりも小さい。
【００５２】
第２２態様は、ノイズを抑制するのに適している。具体的には、第２２態様の第１シールドは、第１電圧線が原因で第１配線にノイズが重畳されるのを抑制するのに適している。
【００５３】
以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
【００５４】
本明細書では、２つの物体間の距離は、２つの物体を結ぶ最短の線分の長さを指す。
【００５５】
本明細書では、ＦＤ配線およびシールド線という用語を用いることがある。ＦＤ配線は、ビアを含んでいてもよい要素を指す。シールド線は、ビアを含んでいてもよい要素を指す。また、本明細書では、ビアホールおよびその内部の導体をまとめて「ビア」と呼ぶ。
【００５６】
本明細書では、第１、第２、第３・・・という序数詞を用いることがある。ある要素に序数詞が付されている場合に、より若番の同種類の要素が存在することは必須ではない。必要に応じて序数詞の番号を変更することができる。
【００５７】
＜１−１．撮像装置１００の構造＞
以下、第１の実施形態について説明する。図１は、本実施形態に係る撮像装置１００の構造を示す図である。図１を参照しながら、撮像装置１００の構造を説明する。
【００５８】
以下に説明する例では、撮像装置１００は、光電変換膜積層型の撮像装置である。撮像装置１００では、光電変換膜が半導体基板の一方面側に積層された構成となっている。
【００５９】
撮像装置１００は、複数の画素１０１と、周辺回路と、を備える。
【００６０】
複数の画素１０１により、画素領域が構成されている。本実施形態では、複数の画素１０１は、二次元状に配置されている。ただし、複数の画素１０１は、一次元に配列されていてもよい。その場合、撮像装置１００は、ラインセンサである。
【００６１】
図１の例では、複数の画素１０１は、行方向および列方向に配列されている。行方向は、行が延びる方向である。列方向は、列が延びる方向である。垂直方向が、列方向である。水平方向が、行方向である。
【００６２】
撮像装置１００は、制御信号線ＣＯＮ１、制御信号線ＣＯＮ２、制御信号線ＣＯＮ３と、出力信号線１１１と、電源線ＣＯＮ４と、電源線１１２と、を備える。制御信号線ＣＯＮ１、制御信号線ＣＯＮ２および制御信号線ＣＯＮ３は、行毎に配置されている。出力信号線１１１および電源線ＣＯＮ４は、列毎に配置されている。電源線１１２は、基準電圧Ｖｐが印加され、全ての画素に基準電圧Ｖｐを供給する。画素１０１の各々は、対応する列に対応して配置されている出力信号線１１１に接続されている。画素１０１の詳細な説明は後述する。
【００６３】
周辺回路は、垂直走査回路１０２と、カラム信号処理回路１０３と、水平信号読み出し回路１０４と、定電流源１０５Ａと、定電流源１０５Ｂとを含む。垂直走査回路１０２は、行走査回路とも呼ばれる。カラム信号処理回路１０３は、行信号蓄積回路とも呼ばれる。水平信号読み出し回路１０４は、列走査回路とも呼ばれる。
【００６４】
カラム信号処理回路１０３、定電流源１０５Ａおよび定電流源１０５Ｂは、例えば、二次元に配列された画素１０１の列毎に配置される。以下、周辺回路の構成の一例を説明する。
【００６５】
垂直走査回路１０２は、制御信号線ＣＯＮ１と制御信号線ＣＯＮ２と制御信号線ＣＯＮ３とに接続されている。垂直走査回路１０２は、制御信号線ＣＯＮ１に所定の電圧を印加することにより、各行に配置された複数の画素１０１を行単位で選択する。これにより、選択された画素１０１の信号電圧の読み出しと、後述する画素電極のリセットとが実行される。
【００６６】
各列に配置された画素１０１は、各列に対応した出力信号線１１１を介してカラム信号処理回路１０３に電気的に接続されている。カラム信号処理回路１０３は、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換（ＡＤ変換）などを行う。
【００６７】
複数の列に対応して設けられた複数のカラム信号処理回路１０３には、水平信号読み出し回路１０４が電気的に接続されている。水平信号読み出し回路１０４は、複数のカラム信号処理回路１０３から出力された信号を水平信号共通線１１３に順次読み出す。
【００６８】
電源線ＣＯＮ４には、複数の値の電圧が印加される。例えば、これら複数の値の電圧は、図示しない電圧源により生成される。なお、この電圧源は、撮像装置１００の内部に設けられていてもよいし、撮像装置１００の外部に設けられていてもよい。
【００６９】
図２は、本実施形態に係る撮像装置１００内の画素１０１の例示的な構成を示す回路図である。画素１０１は、光電変換部１２１と、読み出し回路１２２とを含んでいる。
【００７０】
光電変換部１２１は、光検出器である。光電変換部１２１は、光信号である入射光を電気信号である信号電荷に変換する。
【００７１】
読み出し回路１２２は、光電変換部１２１により検出された電気信号を読み出す。読み出し回路１２２は、帯域制御部１２３と、電荷蓄積領域１２４と、選択トランジスタ１２５と、増幅トランジスタ１２６とを含んでいる。
【００７２】
電荷蓄積領域１２４は、光電変換部１２１によって検出された信号電荷が蓄積される領域の一部を指す。具体的には、電荷蓄積領域１２４は、半導体基板に設けられた拡散領域に対応する。電荷蓄積領域１２４を、フローティングディフュージョン（ＦＤ）と呼ぶことができる。
【００７３】
以下では、電荷蓄積部ＣＳＰという用語を用いることがある。電荷蓄積部ＣＳＰは、光電変換部１２１によって検出された信号電荷が蓄積される構成全体を指す。電荷蓄積部ＣＳＰは、電荷蓄積領域１２４を含む。
【００７４】
例えば、光電変換部１２１は、第１電極と、第２電極と、光電変換膜とを有する。光電変換膜は、第１電極と第２電極との間に位置する。光電変換膜は、例えば、有機光電変換膜である。第１電極には基準電圧Ｖｐが印加される。電荷蓄積領域１２４が第２電極に電気的に接続されている。これにより、光電変換部１２１で生成された信号電荷は電荷蓄積領域１２４に蓄積される。
【００７５】
光電変換膜を有する光電変換部１２１を用いる場合において、信号電荷を電荷蓄積領域１２４に蓄積する方法を具体的に説明する。
【００７６】
光電変換膜に光が入射すると、光電変換により電子−正孔対が発生する。第１電極と第２電極との間に電位差がある場合、発生した電子あるいは正孔の一方が、第２電極に移動する。例えば、第１電極に印加される基準電圧Ｖｐが第２電極の電圧よりも高い場合には、正孔が第２電極に移動する。第２電極の電圧は、例えばリセット電圧である。正孔は配線を介して電荷蓄積領域１２４に移動する。これにより、正孔を信号電荷として利用することができる。
【００７７】
電子を信号電荷として用いることもできる。
【００７８】
他の一例では、図３に示す画素１０１のように、光電変換部として、フォトダイオード１２７が用いられる。フォトダイオード１２７は、例えば基板表面に位置するｎ型拡散層と、基板内に位置し、ｎ型拡散層に接するｐ型拡散層とを含む。フォトダイオード１２７のｐ型層にはグランド電位または基準電圧Ｖｐが印加される。一具体例では、図示しない転送トランジスタを介してフォトダイオード１２７と電荷蓄積領域１２４とが電気的に接続され得る。この具体例は、後述の図２６の形態に対応する。この具体例では、フォトダイオード１２７で生成された信号電荷は、転送トランジスタを介して電荷蓄積領域１２４に転送され、蓄積される。ただし、図２５に示すように、転送トランジスタは必須ではない。光電変換部としてフォトダイオード１２７が用いられる場合については、図２５および２６を参照して後述する。
【００７９】
光電変換部として、光電変換機能を有する素子を広く利用することができる。
【００８０】
再び図２を参照する。電荷蓄積領域１２４は、配線層を介して光電変換部１２１と接続されている。電荷蓄積領域１２４は、増幅トランジスタ１２６のゲートに接続されている。増幅トランジスタ１２６は、電荷蓄積領域１２４に蓄積された信号電荷の量に対応した信号を帯域制御部１２３および選択トランジスタ１２５に出力する。
【００８１】
帯域制御部１２３は、リセットトランジスタ１３１と、帯域制御トランジスタ１３２と、容量素子１３３と、容量素子１３４とを含んでいる。リセットトランジスタ１３１は、電荷蓄積領域１２４をリセットするために用いられる。帯域制御トランジスタ１３２は、電荷蓄積領域１２４から増幅トランジスタ１２６を通り帰還される帰還信号の帯域を制限するために用いられる。
【００８２】
後述する「ノイズ抑制期間」において、電荷蓄積領域１２４から読み出された信号電荷は、増幅トランジスタ１２６によって増幅され、帯域制御トランジスタ１３２によって帯域制限をかけられた後に電荷蓄積領域１２４に帰還される。つまり、読み出し回路１２２は、増幅トランジスタ１２６から出力された、信号電荷の量に応じた信号を、電荷蓄積領域１２４に負帰還する帰還経路を有する。この帰還経路は、電荷蓄積領域１２４と、増幅トランジスタ１２６と、帯域制御トランジスタ１３２と、容量素子１３４とを含む。
【００８３】
選択トランジスタ１２５は、少なくとも２つの画素１０１で共有される出力信号線１１１に接続されている。出力信号線１１１を共有する画素１０１は、同じ列に属していてもよい。出力信号線１１１は、全ての列に配置されていなくてもよい。例えば、複数の列に対して一本の出力信号線１１１が配置されており、複数の列で一本の出力信号線１１１を共有していてもよい。あるいは、１つの列に複数の出力信号線１１１が配置されていてもよい。例えば、図４に示すように、１つの列に第１出力信号線１１１Ａおよび第２出力信号線１１１Ｂが配置され、奇数行に位置する画素１０１の信号が第１出力信号線１１１Ａに出力され、偶数行に位置する画素１０１の信号が第２出力信号線１１１Ｂに出力されてもよい。
【００８４】
後述する「読み出し期間およびリセット読み出し期間」において、増幅トランジスタ１２６によって増幅された信号は、選択トランジスタ１２５を介して出力信号線１１１に出力される。この期間において、帰還経路は形成されない。「容量素子」は、電極の間に絶縁膜などの誘電体が挟まれた構造を意味する。また、「電極」は、金属から形成された電極に限定されず、ポリシリコン層などを広く含むように解釈される。本明細書における「電極」は、半導体基板の一部分であってもよい。
【００８５】
＜１−２．読出し回路１２２の動作＞
読出し回路１２２の動作について説明する。なお、トランジスタのドレインおよびソースは、厳密には印加電圧により決定されるものであり、構造上区別できない場合がある。よって、本実施形態では、これらをドレインおよびソースの一方、または、ドレインおよびソースの他方と記す。また、便宜上、図２における下側の端子をドレインおよびソースの一方と記し、上側の端子をドレインおよびソースの他方と記す。また、ドレインおよびソースは、それぞれ拡散領域で構成される。
【００８６】
図２に示すように、増幅トランジスタ１２６のゲートには、電荷蓄積領域１２４が電気的に接続されている。増幅トランジスタ１２６のドレインおよびソースの他方は、帯域制御トランジスタ１３２のドレインおよびソースの他方と、選択トランジスタ１２５のドレインおよびソースの一方とに、電気的に接続されている。
【００８７】
また、帯域制御トランジスタ１３２のドレインおよびソースの一方は、容量素子１３３の一端に電気的に接続されている。また、容量素子１３３の他端には基準電圧ＶＲ１が印加される。これにより、帯域制御トランジスタ１３２と容量素子１３３とによってＲＣフィルタ回路が形成される。
【００８８】
帯域制御トランジスタ１３２のドレインおよびソースの一方は、さらに、容量素子１３４の一端と電気的に接続されている。また、容量素子１３４の他端は、電荷蓄積領域１２４に電気的に接続されている。
【００８９】
帯域制御トランジスタ１３２のゲートには、制御信号線ＣＯＮ２が接続されている。制御信号線ＣＯＮ２の電圧により、帯域制御トランジスタ１３２のオン・オフが決定される。
【００９０】
例えば、制御信号線ＣＯＮ２の電圧がハイレベルのとき、帯域制御トランジスタ１３２はオンする。その結果、電荷蓄積領域１２４と、増幅トランジスタ１２６と、帯域制御トランジスタ１３２と、容量素子１３４とによって、帰還経路が形成される。
【００９１】
制御信号線ＣＯＮ２の電圧が低くなると、帯域制御トランジスタ１３２の抵抗成分が大きくなる。そのため、該抵抗成分と帰還経路における容量成分とによって定まるカットオフ周波数が低くなり、帰還する信号の周波数領域は狭くなる。
【００９２】
帰還経路が形成されているとき、帯域制御トランジスタ１３２が出力する信号は、容量素子１３４および電荷蓄積領域１２４の寄生容量によって形成される減衰回路で減衰され、減衰された信号が電荷蓄積領域１２４に帰還される。容量素子１３４の容量をＣｃ、電荷蓄積領域１２４の寄生容量をＣｆｄとすると、減衰率Ｂは、Ｃｃ／（Ｃｃ＋Ｃｆｄ）で表される。
【００９３】
制御信号線ＣＯＮ２の電圧がさらに低くなり、ローレベルになると、帯域制御トランジスタ１３２はオフする。この場合、帰還経路は形成されない。
【００９４】
電荷蓄積領域１２４は、さらに、リセットトランジスタ１３１のドレインおよびソースの一方に電気的に接続されている。リセットトランジスタ１３１のドレインおよびソースの一方は、電荷蓄積領域１２４として機能してもよい。つまり、リセットトランジスタ１３１のドレインおよびソースの一方は、電荷蓄積領域１２４であってもよい。リセットトランジスタ１３１のドレインおよびソースの他方は、ノード１２９に接続されている。ここで、ノードは、電気回路における複数の要素間の電気的な接続部を意味し、該要素間の電気的な接続を担う配線などを含む概念である。
【００９５】
リセットトランジスタ１３１のゲートには、制御信号線ＣＯＮ３が接続されている。制御信号線ＣＯＮ３の電圧により、リセットトランジスタ１３１の状態が決定される。例えば、制御信号線ＣＯＮ３の電圧がハイレベルのとき、リセットトランジスタ１３１はオンする。これにより、電荷蓄積領域１２４はノード１２９の電圧にリセットされる。
【００９６】
選択トランジスタ１２５のソースまたはドレインの他方は、出力信号線１１１に接続されている。選択トランジスタ１２５のゲートは制御信号線ＣＯＮ１に接続されている。制御信号線ＣＯＮ１の電圧により選択トランジスタ１２５のオン・オフが決定される。例えば、制御信号線ＣＯＮ１の電圧がハイレベルのとき、選択トランジスタ１２５はオンする。これにより、増幅トランジスタ１２６と出力信号線１１１とは電気的に接続される。制御信号線ＣＯＮ１の電圧がローレベルのとき、選択トランジスタ１２５はオフする。その結果、選択トランジスタ１２５と出力信号線１１１とは電気的に分離される。
【００９７】
増幅トランジスタ１２６のドレインおよびソースの一方には、電源線ＣＯＮ４が接続されている。電荷蓄積領域１２４がリセットされるリセット期間において、増幅トランジスタ１２６のドレインおよびソースの一方には、電源線ＣＯＮ４から電圧ＶＡ１が印加される。また、電荷蓄積領域１２４から電荷が読み出される読み出し期間において、増幅トランジスタ１２６のドレインおよびソースの一方には、電源線ＣＯＮ４から電圧ＶＡ２が印加される。電源線ＣＯＮ４に印加される電圧を制御することにより、増幅トランジスタ１２６のドレインおよびソースの一方に印加する電圧が、電圧ＶＡ１または電圧ＶＡ２に切り替えられる。
【００９８】
例えば、電圧ＶＡ１は、ＧＮＤである。ＧＮＤは、接地電圧である。電圧ＶＡ２は、ＶＤＤである。ＶＤＤは、電源電圧である。
【００９９】
電源線ＣＯＮ４と増幅トランジスタ１２６とを含む増幅回路は、画素１０１毎に設けられていてもよいし、複数の画素１０１で共有されていてもよい。増幅回路を複数の画素１０１で共有することで、１画素当りの素子数を削減できる。
【０１００】
出力信号線１１１には、定電流源１０５Ａまたは１０５Ｂが接続され得る。選択トランジスタ１２５がオンのとき、選択トランジスタ１２５、増幅トランジスタ１２６、および定電流源１０５Ａまたは１０５Ｂによって、ソースフォロア回路が形成される。
【０１０１】
電荷蓄積領域１２４に蓄積された信号電荷に応じた信号は、出力信号線１１１に出力され、外部に読み出される。具体的には、後述するリセット期間およびノイズ抑制期間においては、定電流源１０５Ａが出力信号線１１１に接続される。読み出し期間およびリセット読み出し期間においては、定電流源１０５Ｂが出力信号線１１１に接続される。
【０１０２】
次に、タイミングチャートを用いて読み出し回路１２２の動作を説明する。図５は、読み出し回路１２２の動作の一例を示すタイミングチャートである。各グラフにおいて、横軸は時刻を示している。縦軸は、上から、制御信号線ＣＯＮ１の電圧レベル、制御信号線ＣＯＮ２の電圧レベル、制御信号線ＣＯＮ３の電圧レベル、および、電源線ＣＯＮ４の電圧レベルを、それぞれ示す。
【０１０３】
（露光期間）
時刻ｔ０から時刻ｔ１までが、露光期間に対応する。
【０１０４】
時刻ｔ０から時刻ｔ１までの期間では、制御信号線ＣＯＮ１の電圧がローレベルであるため、選択トランジスタ１２５はオフしている。また、この期間において、入射光に応じて生成された信号電荷が電荷蓄積領域１２４に蓄積される。
【０１０５】
（読み出し期間）
時刻ｔ１から時刻ｔ２までが、読み出し期間に対応する。
【０１０６】
時刻ｔ１において制御信号線ＣＯＮ１の電圧がハイレベルになることで、選択トランジスタ１２５がオンする。また、電源線ＣＯＮ４の電圧レベルは電圧ＶＡ２（例えばＶＤＤ）である。この状態においては、増幅トランジスタ１２６と定電流源１０５Ｂとがソースフォロア回路を形成する。これにより、電荷蓄積領域１２４に蓄積された信号電荷に応じた信号が出力信号線１１１に出力される。このとき、ソースフォロア回路の増幅率は、例えば１倍程度である。
【０１０７】
（リセット期間）
時刻ｔ２から時刻ｔ３までが、リセット期間に対応する。
【０１０８】
時刻ｔ２において制御信号線ＣＯＮ２の電圧がハイレベルになることで、帯域制御トランジスタ１３２がオンする。また、電源線ＣＯＮ４の電圧レベルが電圧ＶＡ１になり、増幅トランジスタ１２６のドレインおよびソースの一方に電圧ＶＡ１が印加される。電圧ＶＡ１は、例えばＧＮＤである。さらに、制御信号線ＣＯＮ３の電圧がハイレベルになることでリセットトランジスタ１３１がオンする。これにより、電荷蓄積領域１２４の電圧は、電圧ＶＡ１にリセットされる。
【０１０９】
なお、電源線ＣＯＮ４には、抵抗成分がある。電源線ＣＯＮ４を電流が流れると、この抵抗成分により電圧降下が生じる。このため、厳密には、リセットトランジスタ１３１がオンすることにより、電荷蓄積領域１２４の電圧は、電圧ＶＡ１からずれた基準電圧にリセットされる。現実には他の配線においてもその抵抗成分による電圧降下は生じるが、説明の便宜上、そのような電圧降下の議論は割愛する。
【０１１０】
（ノイズ抑制期間）
時刻ｔ３から時刻ｔ４までが、ノイズ抑制期間に対応する。
【０１１１】
時刻ｔ３において、制御信号線ＣＯＮ３の電圧がローレベルになることでリセットトランジスタ１３１がオフする。このとき、読み出し回路１２２は、−Ａ×Ｂの増幅率で帰還経路を形成している。そのため、リセットトランジスタ１３１をオフしたときの電荷蓄積領域１２４のｋＴＣノイズは、１／（１＋Ａ×Ｂ）倍に抑制される。ここで、Ａは、増幅トランジスタ１２６の増幅率である。Ｂは、減衰率である。先に述べたように、減衰率は、Ｂ＝Ｃｃ／（Ｃｃ＋Ｃｆｄ）で表される。Ｃｃは、容量素子１３４の容量である。Ｃｆｄは、電荷蓄積領域１２４の寄生容量である。
【０１１２】
時刻ｔ２から時刻ｔ３までの期間においては、制御信号線ＣＯＮ２の電圧は、ハイレベルの電圧に設定される。これに対し、時刻ｔ３から時刻ｔ４の期間においては、制御信号線ＣＯＮ２の電圧は、ハイレベルとローレベルとの間のミドルレベルの電圧に設定される。このため、時刻ｔ２から時刻ｔ３までの期間に比べ、時刻ｔ３から時刻ｔ４の期間においては、帯域制御トランジスタ１３２の動作帯域が狭い。
【０１１３】
帯域制御トランジスタ１３２の動作帯域を狭くすることにより、ノイズ抑制効果は大きくなる。一方、そのようにすると、ノイズ抑制に必要な時間は長くなり、従って時刻ｔ３から時刻ｔ４までの時間として長い時間が必要となる。時刻ｔ３から時刻ｔ４までの時間として許容できる時間に応じて、設計者は、帯域制御トランジスタ１３２の動作帯域を任意に調整できる。以下、ノイズ抑制期間における帯域制御トランジスタ１３２の動作帯域を、増幅トランジスタ１２６の動作帯域よりも十分に低いものとして扱う。なお、ノイズ抑制期間における帯域制御トランジスタ１３２の動作帯域が増幅トランジスタ１２６の動作帯域より高くても、ノイズ抑制効果は得られる。
【０１１４】
ノイズ抑制期間における帯域制御トランジスタ１３２の動作帯域が増幅トランジスタ１２６の動作帯域よりも低い状態においては、帯域制御トランジスタ１３２で発生するｋＴＣノイズは、１／（１＋Ａ×Ｂ）1/2倍に抑制される。
【０１１５】
この状態で時刻ｔ４において制御信号線ＣＯＮ２の電圧がローレベルになると、帯域制御トランジスタ１３２がオフする。帯域制御トランジスタ１３２をオフした時に電荷蓄積領域１２４に残存するｋＴＣノイズは、リセットトランジスタ１３１に起因したｋＴＣノイズと、帯域制御トランジスタ１３２に起因したｋＴＣノイズと、の二乗和平方根となる。
【０１１６】
容量素子１３３の容量をＣｓとする。この場合、帰還による抑制がない状態において発生する帯域制御トランジスタ１３２のｋＴＣノイズは、帰還による抑制がない状態で発生するリセットトランジスタ１３１のｋＴＣノイズに比べて（Ｃｆｄ／Ｃｓ）1/2倍になる。この点を考慮すると、帰還がある場合のｋＴＣノイズは、帰還がない場合に対して〔｛１＋（１＋Ａ×Ｂ）×Ｃｆｄ／Ｃｓ｝1/2／（１＋Ａ×Ｂ）〕倍に抑制される。
【０１１７】
（リセット読み出し期間）
時刻ｔ４から時刻ｔ５までが、リセット読み出し期間に対応する。
【０１１８】
時刻ｔ４において、電源線ＣＯＮ４の電圧レベルが電圧ＶＡ２になる。電圧ＶＡ２は、例えばＶＤＤである。これにより、増幅トランジスタ１２６のドレインおよびソースの一方に電圧ＶＡ２が印加される。この状態においては、増幅トランジスタ１２６と定電流源１０５Ｂとがソースフォロア回路を形成する。これにより、リセット電圧に応じた信号が出力信号線１１１に出力される。
【０１１９】
例えば、後段の回路において、このリセット読み出し期間に読み出された信号と、読み出し期間に読み出された信号との差分が算出される相関二重サンプリング処理が行われる。そして、得られた差分が画素信号として撮像装置１００の外部に出力される。
【０１２０】
ｋＴＣノイズは、ランダムノイズに含まれる。ここで、ランダムノイズは、光電変換部１２１で変換される電気信号が０である時の出力の揺らぎを意味する。ｋＴＣノイズはノイズ抑制期間に〔｛１＋（１＋Ａ×Ｂ）×Ｃｆｄ／Ｃｓ｝1/2／（１＋Ａ×Ｂ）〕倍に抑制される。その結果、ランダムノイズが抑制された良好な画像データを取得することができる。
【０１２１】
容量素子１３３の容量Ｃｓは、容量素子１３４の容量Ｃｃよりも大きいことが好ましい。
【０１２２】
通常、電荷蓄積領域１２４の容量を大きくすると、ランダムノイズは低減される。しかし、電荷蓄積領域１２４において電荷信号を電圧信号に変換する際、信号が小さくなってしまう。したがって、単純に電荷蓄積領域１２４自体の容量を大きくするだけでは、結果としてＳ／Ｎは改善されない。
【０１２３】
本実施形態では、電荷蓄積領域１２４と容量素子１３３との間に、容量素子１３４が介在されている。この介在により、電荷蓄積領域１２４と容量素子１３３とが電気的に分離されている。したがって、容量素子１３３の容量を大きくしても、電荷蓄積領域１２４における信号の低下は生じにくい。よって、信号の低下を抑制しつつ、ランダムノイズを効果的に抑制できる。これにより、Ｓ／Ｎを効果的に改善できる。
【０１２４】
本実施形態では、読み出し期間において、電荷蓄積領域１２４の信号はソースフォロア回路により読み出されるので、増幅率は１倍程度である。しかし、これに限定されるものではなく、設計者は、システムに必要なＳ／Ｎまたは回路レンジに応じて増幅率を変えてもよい。
【０１２５】
本実施形態によれば、ノイズキャンセルのための帰還を各画素内で行う。これにより、例えば、出力信号線１１１を介した帰還を行う場合に比べて、出力信号線１１１の時定数が与える影響を低減できる。よって、ノイズキャンセルを高速に行える。さらに、画素１０１内に配置する容量素子の容量を大きくすることにより、より大きなノイズ抑制効果が得られる。
【０１２６】
＜１−３．寄生容量低減（シールド挿入）＞
読出し回路１２２の動作についての上述の説明により理解されるように、電源線ＣＯＮ４の電圧は、読出し期間からリセット期間への遷移時に変動する。つまり、電源線ＣＯＮ４の電圧は、図５の時刻ｔ２において変動する。また、電源線ＣＯＮ４の電圧は、ノイズ抑制期間からリセット読出し期間への遷移時にも変動する。つまり、電源線ＣＯＮ４の電圧は、図５の時刻ｔ４において変動する。
【０１２７】
電源線ＣＯＮ４と電荷蓄積部ＣＳＰとの間には、寄生容量が生じることがある。この寄生容量の存在により、時刻ｔ２および時刻ｔ４における電源線ＣＯＮ４の電圧の電圧変動が、電荷蓄積部ＣＳＰの電圧を変動させ得る。
【０１２８】
これを踏まえ、本実施形態では、電源線ＣＯＮ４と電荷蓄積部ＣＳＰとの間の寄生容量を低減するためのシールドが設けられている。ここでのシールドは、導電体の電界の影響を遮断する静電シールドを意味する。シールドは導電性を有する材料を含み得る。シールドは所定の電位に保持される。
【０１２９】
図６は、図１の構成における画素１０１のＦＤ配線１４１、電源線ＣＯＮ４および第１シールド１７１のレイアウトの一例を模式的に示す平面図である。ＦＤ配線１４１は、電荷蓄積領域１２４に接続されている。ＦＤ配線１４１は、電荷蓄積部ＣＳＰに含まれる。
【０１３０】
第１シールド１７１の材料は、例えば、金属、ポリシリコン、半導体である。
【０１３１】
図６の例では、第１シールド１７１は、第１シールド線１７１Ｌを含む。第１シールド１７１は、シールド線１７１Ｌによって構成されていてもよい。ただし、第１シールド１７１は、非線状体によって構成されていてもよい。第１シールド１７１は、シールド線と非線状体とを含んでいてもよい。
【０１３２】
図６の例では、第１シールド１７１は、平面視において、ＦＤ配線１４１と電源線ＣＯＮ４との間に位置する。第１シールド１７１は、ＦＤ配線１４１よりも電源線ＣＯＮ４に近接している。平面視において、電源線ＣＯＮ４および第１シールド１７１の間には、配線は存在しない。
【０１３３】
この例では、平面視は、半導体基板に垂直な方向から観察することをいう。
【０１３４】
具体的には、第１シールド線１７１Ｌは、平面視において、ＦＤ配線１４１と電源線ＣＯＮ４との間に位置する。第１シールド線１７１Ｌは、ＦＤ配線１４１よりも電源線ＣＯＮ４に近接している。平面視において、電源線ＣＯＮ４および第１シールド線１７１Ｌの間には、配線は存在しない。
【０１３５】
電源線ＣＯＮ４は、列方向に延びている。ただし、電源線ＣＯＮ４は、行方向等の他の方向に延びていてもよい。
【０１３６】
第１シールド線１７１Ｌは、列方向に延びている。ただし、第１シールド線１７１Ｌは、行方向等の他の方向に延びていてもよい。
【０１３７】
非連続なパタンを、隣接する２つの画素１０１間または１つの画素１０１内に設けてもよい。そのような非連続なパタンの全部または一部は、シールドとして機能し得る。非連続なパタンは、複数の部分によって構成できる。
【０１３８】
複数の部分は、電気的に互いに分離されていてもよい。この場合、複数の部分に、互いに異なる電圧を印加することができる。一具体例では、複数の部分のそれぞれに所定の電圧を供給できるように、画素１０１内で、各部分が、対応する固定電圧の電圧源に接続される。
【０１３９】
複数の部分は、電気的に互いに接続されていてもよい。例えば、ある配線層に複数の部分を設け、その配線層に隣接する配線層の同一配線からこれら複数の部分に複数のビアを延ばすことができる。このようにすれば、複数の部分を電気的に接続することができる。
【０１４０】
上記複数の部分は、第１シールド１７１と第２シールド１７２とを含み得る。図７Ａおよび７Ｂに示す例では、上記複数の部分は、第１シールド線１７１Ｌと第２シールド線１７２Ｌとを含む。
【０１４１】
図７Ａに示す例では、第１シールド線１７１Ｌと第２シールド線１７２Ｌとの間には、ギャップＧが形成されている。第１シールド線１７１Ｌおよび第２シールド線１７２Ｌは、共通軸ＣＸ上を延びている。共通軸ＣＸは、電源線ＣＯＮ４と平行に延びている。
【０１４２】
図７Ｂに示す例では、第１シールド線１７１Ｌと第２シールド線１７２Ｌは、共通軸上を延びていない。この例では、第１シールド線１７１Ｌは、電源線ＣＯＮ４の一部と平行に延びている。第２シールド線１７２Ｌは、電源線ＣＯＮ４の別の一部と平行に延びている。
【０１４３】
電源線ＣＯＮ４は、図１に示すように全画素に対して共通に用いられる電源線であってもよい。この場合、電源線ＣＯＮ４は、少なくとも列方向に延びる配線部分を有する。例えば、電源線ＣＯＮ４は、画素領域内において列方向に延びる複数の配線部分を有する。配線部分は、列毎に設けられる。また、複数の配線部分は、画素領域外で電気的に互いに接続されている。
【０１４４】
上述の説明により理解されるように、電源線ＣＯＮ４の電圧は、読出し期間からリセット期間への遷移時に変動する。電源線ＣＯＮ４の電圧は、ノイズ抑制期間からリセット読出し期間への遷移時にも変動する。電源線ＣＯＮ４とＦＤ配線１４１との間には寄生容量があるため、これらの電圧変動は、ＦＤ配線１４１に伝わることがある。しかし、図６，７Ａおよび７Ｂに例示する構成をとることにより、電源線ＣＯＮ４とＦＤ配線１４１間の寄生容量を低減し、容量カップリングによるＦＤ配線１４１の電圧変動を抑制できる。
【０１４５】
図８に例示する構成が用いられてもよい。図８は、図４の構成における画素１０１の電荷蓄積領域１２４、電源線ＣＯＮ４およびシールドのレイアウトの一例を模式的に示す平面図である。
【０１４６】
図８の例では、平面視において、ＦＤ配線１４１は、第１シールド１７１Ａと、第１シールド１７１Ｂとの間に配置されている。具体的には、平面視において、ＦＤ配線１４１は、第１シールド線１７１ＬＡと、第１シールド線１７１ＬＢとの間に配置されている。
【０１４７】
図８の例では、平面視において、第１シールド１７１Ａは、ＦＤ配線１４１と電源線ＣＯＮ４Ａとの間に位置する。具体的には、平面視において、第１シールド線１７１ＬＡは、ＦＤ配線１４１と電源線ＣＯＮ４Ａとの間に位置する。
【０１４８】
図８の例では、平面視において、第１シールド１７１Ｂは、ＦＤ配線１４１と電源線ＣＯＮ４Ｂとの間に位置する。具体的には、平面視において、第１シールド線１７１ＬＢは、ＦＤ配線１４１と電源線ＣＯＮ４Ｂとの間に位置する。
【０１４９】
第１シールド１７１Ａと第１シールド１７１Ｂは、電気的に接続されていてもよく、電気的に分離されていてもよい。
【０１５０】
図４および図８の例では、電源線ＣＯＮ４Ａおよび電源線ＣＯＮ４Ｂは、同じ列に配置されている。電源線ＣＯＮ４Ａおよび電源線ＣＯＮ４Ｂは、画素領域内において電気的に接続されていない。電源線ＣＯＮ４Ａおよび電源線ＣＯＮ４Ｂは、互いに異なる画素１０１に接続されている。具体的には、電源線ＣＯＮ４Ａは、ある画素１０１に含まれる増幅トランジスタ１２６のソースおよびドレインの一方に電気的に接続されている。電源線ＣＯＮ４Ｂは、別の画素１０１に含まれる増幅トランジスタ１２６のソースおよびドレインの一方に電気的に接続されている。例えば、電源線ＣＯＮ４Ａは、奇数行に位置する画素１０１に含まれる増幅トランジスタ１２６のソースおよびドレインの一方に電気的に接続されており、電源線ＣＯＮ４Ｂは、偶数行に位置する画素１０１に含まれる増幅トランジスタ１２６のソースおよびドレインの一方に電気的に接続されていてもよい。
【０１５１】
別例では、電源線ＣＯＮ４Ａおよび電源線ＣＯＮ４Ｂは、同じ列に配置されている。電源線ＣＯＮ４Ａおよび電源線ＣＯＮ４Ｂは、画素領域内において電気的に接続されている。電源線ＣＯＮ４Ａおよび電源線ＣＯＮ４Ｂは、同じ画素１０１に接続されている。具体的には、電源線ＣＯＮ４Ａおよび電源線ＣＯＮ４Ｂは、ある画素１０１に含まれる増幅トランジスタ１２６のソースおよびドレインの一方に電気的に接続されている。
【０１５２】
電源線ＣＯＮ４Ａが設けられており電源線ＣＯＮ４Ｂが設けられていない列Ａと、電源線ＣＯＮ４Ｂが設けられており電源線ＣＯＮ４Ａが設けられていない列Ｂと、が存在してもよい。列Ａと列Ｂとが交互に並んでいてもよい。１つの列に対して設けられる電源線ＣＯＮ４の数は、１つであってもよく、複数であってもよい。
【０１５３】
例えば、同じ列において、画素１０１Ａと、画素１０１Ｂと、が隣接しているとする。また、その列に対して電源線ＣＯＮ４Ａと電源線ＣＯＮ４Ｂとが設けられているとする。画素１０１Ａに電源線ＣＯＮ４Ａが接続され、画素１０１Ｂに電源線ＣＯＮ４Ｂが接続され得る。このような状態において、図８のように第１シールド１７１Ａおよび第１シールド１７１Ｂを設ければ、画素１０１Ａ内の素子と電源線ＣＯＮ４Ｂとの間の容量カップリングを抑制でき、画素１０１Ｂ内の素子と電源線ＣＯＮ４Ａとの間の容量カップリングを抑制できる。これに関連する技術は、第６実施形態の図２４Ｂを用いた例において詳細に説明する。
【０１５４】
図９に、図６のＡ０−Ａ１線の断面を模式的に表す断面図を示す。図１０に、図８のＡ０−Ａ１線の断面を模式的に表す断面図を示す。図示の例では、光電変換部１２１および半導体基板１５１を含む積層構造が構成されている。ここでは、半導体基板１５１としてｐ型シリコン（Ｓｉ）基板を用いる例を説明する。
【０１５５】
図示する例において、半導体基板１５１、層間絶縁層１５２、光電変換部１２１は、この順に並んでいる。層間絶縁層１５２は、層間絶縁層１５２Ａ、１５２Ｂ、１５２Ｃおよび１５２Ｄを含む。層間絶縁層１５２Ａ、１５２Ｂ、１５２Ｃおよび１５２Ｄは、この順に積層されている。
【０１５６】
図示する例において、光電変換部１２１は、第１電極１５３と光電変換層１５４と第２電極１５５とを含む。第１電極１５３と光電変換層１５４と第２電極１５５とは、この順に並んだ状態で積層されている。第１電極１５３は、光電変換層１５４の、被写体からの光が入射する側の面に設けられている。光電変換層１５４は、第１電極１５３と第２電極１５５との間に配置されている。典型的には、光電変換層１５４は、膜の形状を有する。光電変換層１５４は、例えば、有機光電変換膜である。光電変換層１５４は、アモルファスシリコン膜であってもよい。
【０１５７】
ある画素１０１の第２電極１５５とその画素１０１に隣接する画素１０１の第２電極１５５との間には、シールド電極１５６が設けられている。シールド電極１５６は、互いに隣接する画素１０１の境界で光電変換した電荷を排出し、混色特性を向上させる。シールド電極１５６には、固定電圧が供給され得る。
【０１５８】
図９の例では、シールド電極１５６には、配線１５９Ｃおよびビア１５９Ｄを介して電圧が印加され得る。具体的には、図示しない電源から配線１５９Ｃおよびビア１５９Ｄを介してシールド電極１５６に電圧が印加され得る。
【０１５９】
図９では図示が省略されているが、増幅トランジスタ１２６は、半導体基板１５１と光電変換部１２１との間に形成されている。ＦＤ配線１４１は、配線１５７Ａ，１５７Ｂおよび１５７Ｃと、ビア１５８Ａ，１５８Ｂ，１５８Ｃおよび１５８Ｄと、を含む。配線１５７Ａ〜１５７Ｃおよびビア１５８Ａ〜１５８Ｄは、層間絶縁層１５２内に配置されている。
【０１６０】
図９の例では、配線１５７Ａ〜１５７Ｃは、互いに異なる配線層に配置されている。具体的には、配線１５７Ａは、配線層１９２Ａに配置されている。配線１５７Ｂは、配線層１９２Ｂに配置されている。配線１５７Ｃは、配線層１９２Ｃに配置されている。
【０１６１】
図９の例では、第１シールド１７１と、電源線ＣＯＮ４と、配線１５７Ｂは、同じ配線層１９２Ｂに配置されている。電源線ＣＯＮ４と配線１５７Ｂとの間に第１シールド１７１が配置されている。これにより、ＦＤ配線１４１と電源線ＣＯＮ４との寄生容量による容量カップリングを抑制できる。
【０１６２】
図９の例では、具体的には、第１シールド線１７１Ｌと、電源線ＣＯＮ４と、配線１５７Ｂは、同じ配線層１９２Ｂに配置されている。電源線ＣＯＮ４と配線１５７Ｂとの間に第１シールド線１７１Ｌが配置されている。
【０１６３】
図１０の例では、第１シールド１７１Ａと、電源線ＣＯＮ４Ａと、配線１５７Ｂは、同じ配線層１９２Ｂに配置されている。電源線ＣＯＮ４Ａと配線１５７Ｂとの間に第１シールド１７１Ａが配置されている。これにより、ＦＤ配線１４１と電源線ＣＯＮ４Ａとの寄生容量による容量カップリングを抑制できる。
【０１６４】
図１０の例では、具体的には、第１シールド線１７１ＬＡと、電源線ＣＯＮ４Ａと、配線１５７Ｂは、同じ配線層１９２Ｂに配置されている。電源線ＣＯＮ４Ａと配線１５７Ｂとの間に第１シールド線１７１ＬＡが配置されている。
【０１６５】
図１０の例では、第１シールド１７１Ｂと、電源線ＣＯＮ４Ｂと、配線１５７Ｂは、同じ配線層１９２Ｂに配置されている。電源線ＣＯＮ４Ｂと配線１５７Ｂとの間に第１シールド１７１Ｂが配置されている。これにより、ＦＤ配線１４１と電源線ＣＯＮ４Ｂとの寄生容量による容量カップリングを抑制できる。
【０１６６】
図１０の例では、具体的には、第１シールド線１７１ＬＢと、電源線ＣＯＮ４Ｂと、配線１５７Ｂは、同じ配線層１９２Ｂに配置されている。電源線ＣＯＮ４Ｂと配線１５７Ｂとの間に第１シールド線１７１ＬＢが配置されている。
【０１６７】
１つの電源線ＣＯＮ４が、複数の配線層をまたぐように配置されていてもよい。複数の配線層に、互いに異なる電源線ＣＯＮ４を配置してもよい。これらの場合、電源線ＣＯＮ４が存在する各配線層に第１シールド１７１（具体的には第１シールド線１７１Ｌ）を配置することによって、寄生容量を抑制できる。具体的には、上記各配線層において、本実施形態で説明したように第１シールド１７１を配置することによって、寄生容量を抑制できる。
【０１６８】
典型的には、第１シールド１７１には、画素の読出し期間において、変動しない電圧が供給される。ここで画素の読出し期間は、信号読出し期間、リセット期間、リセット読出し期間を含む。先に説明したとおり、信号読出し期間は、図５の時刻ｔ１からｔ２までの期間に対応する。リセット期間は、図５の時刻ｔ２からｔ３までの期間に対応する。リセット読出し期間は、図５の時刻ｔ４からｔ５までの期間に対応する。
【０１６９】
第１シールド１７１に電圧を供給する電圧源は、他の要素に電圧を供給する電圧源と共通していてもよい。このようにすれば、撮像装置１００における電源数を削減できる。例えば、ＧＮＤ、電源電圧ＶＤＤ、およびシールド電極１５６に印加する電圧のいずれかを、第１シールド１７１に供給できる。ただし、第１シールド１７１用の専用電源を用いても良い。
【０１７０】
図１１は、図６に示すＡ０−Ａ１線の断面の変形例を模式的に示す断面図である。
【０１７１】
図１１に示す例では、第１シールド１７１（具体的には第１シールド線１７１Ｌ）が、複数の配線層にまたがって配置されている点で図９に示す例と異なる。具体的には、図１１では、第１シールド１７１が３つの配線層１９２Ａ，１９２ｂおよび１９２Ｃに配置されている。ただし、第１シールド１７１は、２つの配線層にまたがって配置されていてもよく、４つ以上の配線層にまたがって配置されていてもよい。
【０１７２】
ＦＤ配線１４１は、電源線ＣＯＮ４が配置された配線層１９２Ｂとは異なる配線層１９２Ａおよび１９２Ｃにも配置されている。この場合、図１１に示すように、第１シールド１７１（具体的には第１シールド線１７１Ｌ）を、配線層１９２Ｂ内のみならず配線層１９２Ａおよび配線層１９２Ｃ内にも配置することが考えられる。このようにすることは、ＦＤ配線１４１の配線１５７Ａと電源線ＣＯＮ４との間、および、ＦＤ配線１４１の配線１５７Ｃと電源線ＣＯＮ４との間の容量カップリングを抑制する観点から有利である。
【０１７３】
本実施形態の撮像装置１００は、以下のように説明され得る。
【０１７４】
撮像装置１００は、半導体基板１５１と、第１画素１０１と、第１シールド１７１と、を備える。第１画素１０１は、第１拡散領域１２４と、第１配線１４１と、第１トランジスタ１２６と、第１電圧線ＣＯＮ４と、を含む。第１拡散領域１２４は、半導体基板１５１に設けられている。第１配線１４１は、第１拡散領域１２４に接続されている。第１配線１４１では、第１画素１０１による光電変換で得られた第１信号電荷が流れる。第１トランジスタ１２６は、第１信号電荷が流入するゲートを含む。第１電圧線ＣＯＮ４は、第１信号電荷１２６のドレインまたはソースへの電圧供給経路の少なくとも一部を構成する。第１電圧線ＣＯＮ４には、互いに異なる電圧ＶＡ１およびＶＡ２が印加される。第１電圧線ＣＯＮ４と第１シールド１７１との間の距離Ｄａは、第１電圧線ＣＯＮ４と第１配線１４１との間の距離Ｄｄよりも小さい。本実施形態は、ノイズを抑制するのに適している。具体的には、本実施形態の第１シールド１７１は、第１電圧線ＣＯＮ４が原因で第１配線１４１にノイズが重畳されるのを抑制するのに適している。
【０１７５】
撮像装置１００は、第１電圧線ＣＯＮ４に互いに異なる電圧を印加する電圧供給回路を備えていてもよい。本実施形態では、第１拡散領域１２４は、電荷蓄積領域１２４に対応する。第１配線１４１は、ＦＤ配線１４１に対応する。第１トランジスタ１２６は、増幅トランジスタ１２６に対応する。第１電圧線ＣＯＮ４は、電源線ＣＯＮ４に対応する。例えば、光電変換部１２１の光電変換で得られた第１信号電荷は、光電変換部１２１に接続された第１配線１４１を介して、第１拡散領域１２４および第１トランジスタ１２６のゲートに流入する。
【０１７６】
具体的には、距離Ｄａは、第１画素１０１内に存する第１電圧線ＣＯＮ４と、第１シールド１７１と、の間の距離である。距離Ｄｄは、第１画素１０１内に存する第１電圧線ＣＯＮ４と、第１画素１０１内に存する第１配線１４１と、の間の距離である。そして、距離Ｄａは、距離Ｄｄよりも小さい。このような構成に係る第１シールド１７１は、第１画素１０１内に存する第１電圧線ＣＯＮ４が原因で第１画素１０１に存する第１配線１４１にノイズが重畳されるのを抑制するのに適している。
【０１７７】
具体的には、第１シールド１７１は、第１配線１４１と第１電圧線ＣＯＮ４との間の電気力線の少なくとも一部を遮蔽することができる。
【０１７８】
典型的には、互いに異なる電圧は、互いに異なる直流電圧である。
【０１７９】
図２の例では、第１電圧線ＣＯＮ４は、第１信号電荷１２６のドレインまたはソースと接続されている。
【０１８０】
第１シールド１７１は、第１画素１０１に含まれていてもよく、第１画素１０１に含まれていなくてもよい。
【０１８１】
第１画素１０１に該当する画素の数は、１つであってもよく、複数であってもよい。撮像装置１００におけるすべての画素が第１画素１０１に該当してもよい。
【０１８２】
本実施形態では、第１シールド１７１の電圧が固定された状態で、第１電圧線ＣＯＮ４の電圧が変更される。例えば、上述した電圧供給回路は、第１シールド１７１に固定電圧を印加した状態で、第１電圧線ＣＯＮ４の電圧を変更してもよい。このような構成に係る第１シールド１７１は、第１電圧線ＣＯＮ４が原因で第１配線１４１にノイズが重畳されるのを抑制するのに適している。なお、「第１シールド１７１の電圧が固定された状態で、第１電圧線ＣＯＮ４の電圧が変更される」という表現は、第１シールド１７１の電圧が常に一定である態様のみを表すと限定的に解釈されるべきではない。この表現は、第１電圧線ＣＯＮ４の電圧変更時以外には、第１シールド１７１の電圧は変動する態様を含むと解釈されるべきである。
【０１８３】
図９の例では、撮像装置１００は、第１配線層１９２Ｂを備える。第１配線層１９２Ｂは、半導体基板１５１の厚さ方向に関する第１の位置に設けられている。第１電圧線ＣＯＮ４は、第１配線層１９２Ｂに配置されている。第１シールド１７１は、第１配線層１９２Ｂに配置されている。第１配線１４１は、第１配線層１９２Ｂ内に位置する第１部分を含む。平面視において、第１シールド１７１は、第１部分と第１電圧線ＣＯＮ４との間にある。このように、第１電圧線ＣＯＮ４および第１シールド１７１が、同じ配線層に配置されている場合がある。そのような場合において、この例の第１シールドは、上記ノイズ抑制効果を発揮し得る。この例では、第１部分は、配線１５７Ｂに対応する。
【０１８４】
図７Ａおよび７Ｂの例では、撮像装置１００は、第２シールド１７２を備える。第１電圧線ＣＯＮ４と第２シールド１７２との間の距離Ｄｘは、第１電圧線ＣＯＮ４と第１配線１４１との間の距離Ｄｄよりも小さい。このような構成に係る第２シールドは、第１電圧線ＣＯＮ４が原因で第１配線１４１にノイズが重畳されるのを抑制するのに適している。
【０１８５】
具体的には、距離Ｄｘは、第１画素１０１内に存する第１電圧線ＣＯＮ４と、第２シールド１７２と、の間の距離である。距離Ｄｄは、第１画素１０１内に存する第１電圧線ＣＯＮ４と、第１画素１０１内に存する第１配線１４１と、の間の距離である。そして、距離Ｄｘは、距離Ｄｄよりも小さい。このような構成に係る第２シールド１７２は、第１画素１０１内に存する第１電圧線ＣＯＮ４が原因で第１画素１０１に存する第１配線１４１にノイズが重畳されるのを抑制するのに適している。
【０１８６】
具体的には、第２シールド１７２は、第１配線１４１と第１電圧線ＣＯＮ４との間の電気力線の少なくとも一部を遮蔽することができる。
【０１８７】
第２シールド１７２の電圧が固定された状態で、第１電圧線ＣＯＮ４の電圧が変更され得る。このような構成に係る第２シールド１７２は、第１電圧線ＣＯＮ４が原因で第１配線１４１にノイズが重畳されるのを抑制するのに適している。
【０１８８】
第１シールド１７１および第２シールド１７２は、電気的に分離されていてもよく、電気的に接続されていてもよい。
【０１８９】
第２シールド１７２は、第１画素１０１に含まれていてもよく、第１画素１０１に含まれていなくてもよい。
【０１９０】
第１シールド１７１に印加される電圧と第２シールド１７２に印加される電圧とは、同じであってもよく、異なっていてもよい。
【０１９１】
図６の例では、第１シールド１７１と第１電圧線ＣＯＮ４との間の距離Ｄａは、第１シールド１７１と第１配線１４１との間の距離Ｄｆよりも小さい。このような構成に係る第１シールド１７１は、第１電圧線ＣＯＮ４が原因で第１配線１４１にノイズが重畳されるのを抑制するのに適している。
【０１９２】
図６の例では、平面視において、第１電圧線ＣＯＮ４と第１シールド１７１との間に、配線が存在しない。このような構成に係る第１シールド１７１は、第１電圧線ＣＯＮ４が原因で第１配線１４１にノイズが重畳されるのを抑制するのに適している。
【０１９３】
図６の例では、撮像装置１００は、第１配線層１９２Ｂを備える。第１配線層１９２Ｂは、半導体基板１５１の厚さ方向に関する第１の位置に設けられている。第１電圧線ＣＯＮ４は、第１配線層１９２Ｂに配置されている。第１シールド１７１は、第１配線層１９２Ｂに配置されている。第１配線１４１は、第１配線層１９２Ｂ内に位置する第１部分を含む。平面視において、第１シールド１７１は、第１部分と第１電圧線ＣＯＮ４との間にある。平面視において、第１電圧線ＣＯＮ４と第１シールド１７１との間に、配線が存在しない。
【０１９４】
図６の例では、第１シールド１７１は、第１シールド線１７１Ｌを含む。第１電圧線ＣＯＮ４と第１シールド線１７１Ｌとの間の距離Ｄａは、第１電圧線ＣＯＮ４と第１配線１４１との間の距離Ｄｄよりも小さい。このような構成に係る第１シールド線１７１Ｌは、第１電圧線ＣＯＮ４が原因で第１配線１４１にノイズが重畳されるのを抑制するのに適している。
【０１９５】
具体的には、距離Ｄａは、第１画素１０１内に存する第１電圧線ＣＯＮ４と、第１シールド線１７１Ｌと、の間の距離である。距離Ｄｄは、第１画素１０１内に存する第１電圧線ＣＯＮ４と、第１画素１０１内に存する第１配線１４１と、の間の距離である。そして、距離Ｄａは、距離Ｄｄよりも小さい。このような構成に係る第１シールド線１７１Ｌは、第１画素１０１内に存する第１電圧線ＣＯＮ４が原因で第１画素１０１に存する第１配線１４１にノイズが重畳されるのを抑制するのに適している。
【０１９６】
具体的には、第１シールド線１７１Ｌは、第１配線１４１と第１電圧線ＣＯＮ４との間の電気力線の少なくとも一部を遮蔽することができる。
【０１９７】
図７Ａおよび７Ｂの例では、第２シールド１７２は、第２シールド線１７２Ｌを含む。第１電圧線ＣＯＮ４と第２シールド線１７２Ｌとの間の距離Ｄｘは、第１電圧線ＣＯＮ４と第１配線１４１との間の距離Ｄｄよりも小さい。このような構成に係る第２シールド線１７２Ｌは、第１電圧線ＣＯＮ４が原因で第１配線１４１にノイズが重畳されるのを抑制するのに適している。
【０１９８】
具体的には、距離Ｄｘは、第１画素１０１内に存する第１電圧線ＣＯＮ４と、第２シールド線１７２Ｌと、の間の距離である。距離Ｄｄは、第１画素１０１内に存する第１電圧線ＣＯＮ４と、第１画素１０１内に存する第１配線１４１と、の間の距離である。そして、距離Ｄｘは、距離Ｄｄよりも小さい。このような構成に係る第２シールド線１７２Ｌは、第１画素１０１内に存する第１電圧線ＣＯＮ４が原因で第１画素１０１に存する第１配線１４１にノイズが重畳されるのを抑制するのに適している。
【０１９９】
具体的には、第２シールド線１７２Ｌは、第１配線１４１と第１電圧線ＣＯＮ４との間の電気力線の少なくとも一部を遮蔽することができる。
【０２００】
第１シールド線１７１Ｌおよび第２シールド線１７２Ｌは、電気的に分離されていてもよく、電気的に接続されていてもよい。
【０２０１】
図７Ａおよび７Ｂの例では、第１シールド線１７１Ｌおよび第１電圧線ＣＯＮ４は、それらが最も接近している領域において、平行に延びている。第２シールド線１７２Ｌおよび第１電圧線ＣＯＮ４は、それらが最も接近している領域において、平行に延びている。
【０２０２】
図６の例では、第１シールド線１７１Ｌと第１電圧線ＣＯＮ４との間の距離Ｄａは、第１シールド１７１と第１配線１４１との間の距離Ｄｆよりも小さい。
【０２０３】
図６の例では、平面視において、第１電圧線ＣＯＮ４と第１シールド線１７１Ｌとの間に、配線が存在しない。
【０２０４】
図６の例では、撮像装置１００は、第１配線層１９２Ｂを備える。第１配線層１９２Ｂは、半導体基板１５１の厚さ方向に関する第１の位置に設けられている。第１電圧線ＣＯＮ４は、第１配線層１９２Ｂに配置されている。第１シールド線１７１Ｌは、第１配線層１９２Ｂに配置されている。第１配線１４１は、第１配線層１９２Ｂ内に位置する第１部分を含む。平面視において、第１シールド線１７１Ｌは、第１部分と第１電圧線ＣＯＮ４との間にある。平面視において、第１電圧線ＣＯＮ４と第１シールド線１７１Ｌとの間に、配線が存在しない。
【０２０５】
図９の例では、撮像装置１００は、第１光電変換部１２１を備える。第１光電変換部１２１は、第１電極１５３と、第２電極１５５と、第１電極１５３と第２電極１５５との間に配置された光電変換層１５４と、を含む。光電変換層１５４は、入射光を第１信号電荷に変換する。第１配線１４１は、第２電極１５５と第１拡散領域１２４とを接続している。このような構成に係る第１配線１４１は、第１光電変換部１２１から第１拡散領域１２４へと第１信号電荷を流すのに適している。また、第１電極１５３および第２電極１５５は、光電変換層１５４に印加される電界を調整して光電変換層１５４で生成される第１信号電荷の量を調整するのに適している。
【０２０６】
図９の例では、半導体基板１５１の厚さ方向に関し、第１電圧線ＣＯＮ４および第１シールド１７１は、第１光電変換部１２１と半導体基板１５１との間の位置にある。
【０２０７】
図９の例では、半導体基板１５１の厚さ方向に関し、第１電圧線ＣＯＮ４および第１シールド線１７１Ｌは、第１光電変換部１２１と半導体基板１５１との間の位置にある。
【０２０８】
図９の例では、撮像装置１００は、第３電極１５６を備える。第３電極１５６は、光電変換層１５４からみて第２電極１５５と同じ側に設けられている。第３電極１５６は、第２電極１５５と電気的に分離されている。第３電極１５６を、第１シールド１７１と電気的に接続してもよい。この構成は、第３電極と第１シールドとが共通の電圧供給元を利用可能な構成の一例である。図９の例では、第３電極１５６は、シールド電極１５６に対応する。
【０２０９】
（第２実施形態）
以下、第２実施形態について説明する。第２実施形態においては、第１実施形態と同様の内容については、説明を省略することがある。
【０２１０】
図１２に示すように、第２実施形態では、電源線ＣＯＮ４と第１シールド１７１とが、互いに異なる配線層に配置されている。
【０２１１】
図１２の例では、電源線ＣＯＮ４は、配線層１９２Ｂに配置されている。第１シールド１７１は、配線層１９２Ａに配置されている。
【０２１２】
具体的には、第１シールド１７１は、第１シールド線１７１Ｌを含んでいる。電源線ＣＯＮ４と第１シールド線１７１Ｌとが、互いに異なる配線層に配置されている。第１シールド線１７１Ｌは、配線層１９２Ａに配置されている。
【０２１３】
電源線ＣＯＮ４が配置された配線層にシールドを設けることが、容易ではない状況がある。例えば、電源線ＣＯＮ４とＦＤ配線１４１との間隔が狭い状況が、そのような状況に該当する。また、電源線ＣＯＮ４が配置された配線層と他の配線層とを電気的に接続するためのビアが、電源線ＣＯＮ４とＦＤ配線１４１との間に配置されている場合も、そのような状況に該当する。
【０２１４】
上記のような状況において、電源線ＣＯＮ４が配置された配線層とは異なる配線層にシールドを配置することが考えられる。異なる配線層に配置された場合であっても、シールドは、ＦＤ配線１４１と電源線ＣＯＮ４との寄生容量による容量カップリングを抑制し得る。例えば、シールドの方が電源線ＣＯＮ４よりもＦＤ配線１４１の近くに配置されている場合、シールドは、電源線ＣＯＮ４とＦＤ配線１４１との間の電気力線の一部を遮蔽し得る。
【０２１５】
図１２の例では、電源線ＣＯＮ４が配置された配線層からみて半導体基板１５１側の配線層に、第１シールド１７１が配置されている。ただし、後述する第３実施形態で説明するように、電源線ＣＯＮ４が配置された配線層からみて半導体基板１５１とは反対側の配線層に、第１シールド１７１が配置されていてもよい。電源線ＣＯＮ４が配置された配線層からみて半導体基板１５１側の配線層と半導体基板１５１とは反対側の配線層の両方に、第１シールド１７１が配置されていてもよい。
【０２１６】
具体的には、図１２の例では、電源線ＣＯＮ４が配置された配線層からみて半導体基板１５１側の配線層に、第１シールド線１７１Ｌが配置されている。ただし、電源線ＣＯＮ４が配置された配線層からみて半導体基板１５１とは反対側の配線層に、第１シールド線１７１Ｌが配置されていてもよい。電源線ＣＯＮ４が配置された配線層からみて半導体基板１５１側の配線層と半導体基板１５１とは反対側の配線層の両方に、第１シールド線１７１Ｌが配置されていてもよい。
【０２１７】
本実施形態の撮像装置１００は、以下のように説明され得る。
【０２１８】
撮像装置１００は、第１配線層１９２Ｂおよび第２配線層１９２Ｃを備えている。第１配線層１９２Ｂおよび第２配線層１９２Ｃは、半導体基板１５１の厚さ方向に関する互いに異なる位置に設けられている。第１電圧線ＣＯＮ４は、第１配線層１９２Ｂに配置されている。第１シールド１７１は、第２配線層１９２Ａに配置されている。第１配線１４１は、第２配線層１９２Ａ内に位置する第１部分を含む。平面視において、第１シールド１７１は、第１部分と第１電圧線ＣＯＮ４との間にある。このように、第１電圧線および第１シールドが、互いに異なる配線層に配置されている場合がある。そのような場合において、本実施形態の第１シールドは、上記ノイズ抑制効果を発揮し得る。図１２の例では、第１部分は、配線１５７Ａに対応する。
【０２１９】
図１２の例では、第１配線１４１は、第１配線層１９２Ｂ内に位置する第２部分を含む。平面視において、第１シールド１７１は、第２部分と第１電圧線ＣＯＮ４との間にある。図１２の例では、第２部分は、配線１５７Ａに対応する。
【０２２０】
図１２の例では、第１シールド線１７１Ｌは、第２配線層１９２Ａに配置されている。平面視において、第１シールド線１７１Ｌは、第１部分と第１電圧線ＣＯＮ４との間にある。平面視において、第１シールド線１７１Ｌは、第２部分と第１電圧線ＣＯＮ４との間にある。
【０２２１】
図１２の例では、第１電圧線ＣＯＮ４が位置している第１配線層１９２Ｂおよび第１シールド１７１が位置している第２配線層１９２Ａは、互いに隣接している。ただし、第１電圧線ＣＯＮ４が位置している配線層および第１シールド１７１が位置している配線層は、互いに隣接していなくてもよい。
【０２２２】
（第３実施形態）
以下、第３実施形態について説明する。第３実施形態においては、第２実施形態と同様の内容については、説明を省略することがある。
【０２２３】
図１３Ａに示すように、第３実施形態では、電源線ＣＯＮ４が配置された配線層１９２Ｂからみて半導体基板１５１とは反対側の配線層１９２Ｃに、第１シールド１７１が配置されている。
【０２２４】
具体的には、第１シールド１７１は第１シールド線１７１Ｌを含んでいる。上記反対側の配線層１９２Ｃに、第１シールド線１７１Ｌが配置されている。
【０２２５】
半導体基板１５１の厚さ方向に関し、第２電極１５５と、第１シールド１７１と、電源線ＣＯＮ４と、半導体基板１５１とは、この順に並んでいる。具体的には、半導体基板１５１の厚さ方向に関し、第２電極１５５と、第１シールド１７１線と、電源線ＣＯＮ４と、半導体基板１５１とは、この順に並んでいる。
【０２２６】
第２電極１５５は、電荷蓄積部ＣＳＰに含まれる。このため、ノイズを低減する観点からは、電源線ＣＯＮ４とＦＤ配線１４１との間の寄生容量のみならず、電源線ＣＯＮ４と第２電極１５５との間の寄生容量を抑制することが有利である。
【０２２７】
これを考慮し、本実施形態の撮像装置１００は、以下のように説明され得る特徴を有している。
【０２２８】
第１シールド１７１は、第１シールド線１７１Ｌを含む。平面視において、第１シールド線１７１Ｌは、第１電圧線ＣＯＮ４の少なくとも一部と重なっている。このように構成すると、第１電圧線ＣＯＮ４と第２電極１５５との間の電気力線を遮蔽し易い。このような構成に係る第１シールド線１７１Ｌは、第１電圧線ＣＯＮ４が原因で第２電極１５５にノイズが重畳されるのを抑制するのに適している。
【０２２９】
図１３Ａの例では、平面視において、第１シールド線１７１Ｌは、第１電圧線ＣＯＮ４の全体と重なっている。このように構成すると、第１電圧線ＣＯＮ４と第２電極１５５との間の電気力線を特に遮蔽し易い。したがって、この構成は、第１電圧線ＣＯＮ４が原因で第２電極１５５にノイズが重畳されるのを抑制するのに特に適している。
【０２３０】
図１３Ａの例では、平面視において、第１シールド線１７１Ｌの幅は、第１電圧線ＣＯＮ４の幅よりも広い。このように構成すると、第１電圧線ＣＯＮ４と第２電極１５５との間の電気力線を遮蔽し易い。したがって、この構成は、第１電圧線ＣＯＮ４が原因で第２電極１５５にノイズが重畳されるのを抑制するのに適している。なお、平面視において、第１シールド線１７１Ｌと第１電圧線ＣＯＮ４とが重複していなくても、第１電圧線ＣＯＮ４と第２電極１５５との間の電気力線を遮蔽する効果は得られる。
【０２３１】
図１３Ｂに示すような構成も採用可能である。
【０２３２】
図１３Ｂの例では、撮像装置１００は、半導体基板１５１の厚さ方向に関する互いに異なる位置に設けられた複数の配線層１９２Ａ〜１９２Ｃを備える。複数の配線層１９２Ａ〜１９２Ｃは、第１配線層１９２Ｃを含む。第１電圧線ＣＯＮ４は、第１配線層１９２Ｃに配置されている。複数の配線層１９２Ａ〜１９２Ｃのうち第１光電変換部１５１に最も近い層を近位層と定義したとき、第１配線層１９２Ｃは、近位層である。このようにすることは、第１電圧線ＣＯＮ４からみて光電変換層１５４側に、信号線および電源線を配置するのを回避するのに適している。このようにすれば、第１電圧線ＣＯＮ４の電圧変動を考慮した設計が一部緩和され、配線が容易となる。
【０２３３】
半導体基板１５１の厚さ方向に関する層間絶縁層１５２Ｄのサイズが大きく、第２電極１５５と近位層１９２Ｃとの間隔が大きい場合がある。特に限定されないが、そのような場合には、図１３Ｂの構成を採用することが有利である。なぜなら、そのような場合には、第２電極１５５と第１電圧線ＣＯＮ４との間の寄生容量が大きくなり難いためである。
【０２３４】
図１３Ｃに示すような構成も採用可能である。
【０２３５】
図１３Ｃの例では、第１シールド１７１と第１電圧線ＣＯＮ４との間の距離Ｄｃは、半導体基板１５１の厚さ方向に関する第２電極１５５と第１電圧線ＣＯＮ４との間の距離Ｄｂよりも小さい。距離Ｄｃは、平面視における第１電圧線ＣＯＮ４と第１配線１４１との間の距離Ｄｄよりも小さい。
【０２３６】
図１３Ｃの例では、具体的には、第１シールド線１７１Ｌと第１電圧線ＣＯＮ４との間の距離Ｄｃは、半導体基板１５１の厚さ方向に関する第２電極１５５と第１電圧線ＣＯＮ４との間の距離Ｄｂよりも小さい。距離Ｄｃは、平面視における第１電圧線ＣＯＮ４と第１配線１４１との間の距離Ｄｄよりも小さい。
【０２３７】
（第４実施形態）
以下、第４実施形態について説明する。第４実施形態においては、第３実施形態と同様の内容については、説明を省略することがある。
【０２３８】
図１４に示すように、第４実施形態では、撮像装置１００は、容量素子１８５を備える。容量素子１８５は、電極１８１と、電極１８３と、誘電体層１８２と、を含む。電極１８１および電極１８３は、誘電体層１８２を挟んで互いに反対側にある。
【０２３９】
図１４の例では、容量素子１８５は、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）容量である。電極１８１を、第１ＭＩＭ電極１８１と称することができる。電極１８３を、第２ＭＩＭ電極１８３と称することができる。
【０２４０】
容量素子１８５として、容量素子１３３または容量素子１３４を採用可能である。
【０２４１】
第１ＭＩＭ電極１８１は、図示しない電源に電気的に接続されている。一例では、この電源は、第１ＭＩＭ電極１８１に固定電圧を供給する。第２ＭＩＭ電極１８３は、第２拡散領域１８４に電気的に接続されている。第２拡散領域１８４は、半導体基板１５１に設けられている。第２拡散領域１８４は、第１拡散領域１２４とは異なる拡散領域である。第２拡散領域１８４は、リセットトランジスタ１３１のドレインおよびソースの他方であってもよい。
【０２４２】
上述のように、電源線ＣＯＮ４と同一の配線層にシールドを設けることが、容易ではない状況がある。例えば、電源線ＣＯＮ４とＦＤ配線１４１との間隔が狭い状況が、そのような状況に該当する。また、電源線ＣＯＮ４が配置された配線層と他の配線層とを電気的に接続するためのビアが、電源線ＣＯＮ４とＦＤ配線１４１との間に配置されている場合も、そのような状況に該当する。そのような状況において、本実施形態の容量素子１８５の電極により、電源線ＣＯＮ４とＦＤ配線１４１との間の電気力線の一部を遮蔽し得る。これにより、ＦＤ配線１４１と電源線ＣＯＮ４との寄生容量による容量カップリングを抑制し得る。
【０２４３】
図１４の例では、第１ＭＩＭ電極１８１が、電源線ＣＯＮ４とＦＤ配線１４１との間の電気力線の一部を遮蔽する役割を担う。第１ＭＩＭ電極１８１は、第１シールド１７１に含まれていると考えることができる。
【０２４４】
本実施形態の撮像装置１００は、以下のように説明され得る。
【０２４５】
撮像装置１００は、容量素子１８５を備える。容量素子１８５は、一対の電極１８１および１８３と、誘電体層１８２と、を含む。誘電体層１８２は、一対の電極１８１および１８３に挟まれている。第１シールド１７１は、一対の電極１８１および１８３の一方を含む。このような構成に係る容量素子１８５の電極は、上記ノイズ抑制のためのシールドとして作用し得る。
【０２４６】
図１４の例では、一対の電極１８１および１８３の上記一方は、一対の電極１８１および１８３の他方に比べて第１電圧線ＣＯＮ４に近い。一対の電極１８１および１８３の上記一方と第１電圧線ＣＯＮ４との間の距離Ｄｅは、第１配線１４１と第１電圧線ＣＯＮ４との間の距離Ｄｄよりも小さい。このような構成に係る近位電極は、第１電圧線が原因で第１配線１４１にノイズが重畳されるのを抑制するのに適している。図１４の例では、一対の電極１８１および１８３の上記一方は、第１ＭＩＭ電極１８１に対応する。
【０２４７】
（第５実施形態）
以下、第５実施形態について説明する。第５実施形態においては、第１実施形態と同様の内容については、説明を省略することがある。
【０２４８】
図１５に示すように、第５実施形態の撮像装置２００では、図１に示す第１実施形態の撮像装置１００と同様、複数の画素２０１は、行方向および列方向に配列されている。
【０２４９】
図１の例では、列毎に、１本の出力信号線１１１が設けられている。各列の出力信号線１１１は、その列の画素１０１に接続されている。各列の出力信号線１１１に対して、定電流源１０５Ａまたは定電流源１０５Ｂが接続され得る。
【０２５０】
図１５の例では、列毎に、１本の信号線２１１が設けられている。各列の信号線２１１は、その列の画素２０１に接続されている。各列の信号線２１１に対して、定電流源１０５Ｂまたは電源線ＣＯＮ４が接続され得る。
【０２５１】
図１５の例では、さらに、信号線２１２が、各画素２０１に接続されている。出力信号線２１２に対して、定電流源１０５Ａまたは電源ＶＤＤが接続され得る。
【０２５２】
図１６に、本実施形態に係る撮像装置２００内の画素２０１の例示的な回路図を示す。図１６の例では、図２に示す第１実施形態の回路構成とは異なる回路構成が採用されている。
【０２５３】
以下、図２の回路構成を、図１６の回路構成と比較しつつ説明する。以下では、図２に関する説明に倣い、図１６における下側の端子をドレインおよびソースの一方と記し、上側の端子をドレインおよびソースの他方と記す。
【０２５４】
具体的には、図２の例では、増幅トランジスタ１２６のドレインおよびソースの一方に、電源線ＣＯＮ４が接続されている。増幅トランジスタ１２６のドレインおよびソースの他方に、定電流源１０５Ａまたは定電流源１０５Ｂが、選択トランジスタ１２５を介して電気的に接続され得る。
【０２５５】
図１６の例では、増幅トランジスタ１２６のドレインおよびソースの一方に、定電流源１０５Ｂまたは電源線ＣＯＮ４が、選択トランジスタ１２５を介して電気的に接続され得る。増幅トランジスタ１２６のドレインおよびソースの他方に、定電流源１０５Ａまたは電源ＶＤＤが電気的に接続され得る。
【０２５６】
図２の例では、選択トランジスタ１２５のドレインおよびソースの一方は、増幅トランジスタ１２６のドレインおよびソースの他方に電気的に接続されている。選択トランジスタ１２５のドレインおよびソースの一方は、帯域制御トランジスタ１３２に電気的に接続されている。
【０２５７】
図１６の例では、選択トランジスタ１２５のドレインおよびソースの他方は、増幅トランジスタ１２６のドレインおよびソースの一方に電気的に接続されている。選択トランジスタ１２５のドレインおよびソースの一方は、定電流源１０５Ｂまたは電源線ＣＯＮ４が電気的に接続され得る。
【０２５８】
次にタイミングチャートを用いて読出し回路２２２の動作について説明する。図１７は、読み出し回路２２２の動作の一例を示すタイミングチャートである。各グラフの横軸は時刻を示す。縦軸は、上から、制御信号線ＣＯＮ１の電圧レベル、制御信号線ＣＯＮ２の電圧レベル、制御信号線ＣＯＮ３の電圧レベル、および、電源線ＣＯＮ４の電圧レベルを、それぞれ示す。
【０２５９】
なお、以下に説明する例では、電源線ＣＯＮ４がとる電圧の値は、１値である。ただし、電源線ＣＯＮ４がとる電圧の値は、複数の値であってもよい。
【０２６０】
（露光期間）
時刻ｔ０から時刻ｔ１までが、露光期間に対応する。
【０２６１】
時刻ｔ０から時刻ｔ１までの期間では、制御信号線ＣＯＮ１の電圧がローレベルであるため、選択トランジスタ１２５はオフしている。また、この期間において、入射光に応じて生成された信号電荷が電荷蓄積領域１２４に蓄積される。
【０２６２】
（読み出し期間）
時刻ｔ１から時刻ｔ２までが、読み出し期間に対応する。
【０２６３】
時刻ｔ１において制御信号線ＣＯＮ１の電圧がハイレベルになることで、選択トランジスタ１２５がオンする。また、読み出し期間においては、増幅トランジスタ１２６に電源ＶＤＤが電気的に接続され、選択トランジスタ１２５に定電流源１０５Ｂが電気的に接続されている。この状態においては、増幅トランジスタ１２６と定電流源１０５Ｂとがソースフォロア回路を形成する。これにより、電荷蓄積領域１２４に蓄積された信号電荷に応じた信号が信号線２１１に出力される。
【０２６４】
（リセット期間）
時刻ｔ２から時刻ｔ３までが、リセット期間に対応する。
【０２６５】
時刻ｔ２において制御信号線ＣＯＮ２の電圧がハイレベルになることで、帯域制御トランジスタ１３２がオンする。また、リセット期間においては、増幅トランジスタ１２６に定電流源１０５Ａが電気的に接続され、選択トランジスタ１２５に電源線ＣＯＮ４が電気的に接続され、増幅トランジスタ１２６のドレインおよびソースの一方に電圧ＶＡ１が印加される。さらに、時刻ｔ２において、制御信号線ＣＯＮ３の電圧がハイレベルになることでリセットトランジスタ１３１がオンする。これにより、電荷蓄積領域１２４の電圧は、電圧ＶＡ１にリセットされる。
【０２６６】
時刻ｔ３において、制御信号線ＣＯＮ３の電圧がローレベルになることでリセットトランジスタ１３１がオフする。このとき、読み出し回路１２２は、−Ａ×Ｂの増幅率で帰還経路を形成している。そのため、リセットトランジスタ１３１をオフしたときの電荷蓄積領域１２４のｋＴＣノイズは、１／（１＋Ａ×Ｂ）倍に抑制される。
【０２６７】
（ノイズ抑制期間）
時刻ｔ３から時刻ｔ４までが、ノイズ抑制期間に対応する。
【０２６８】
時刻ｔ２から時刻ｔ３までの期間においては、制御信号線ＣＯＮ２の電圧は、ハイレベルの電圧に設定される。これに対し、時刻ｔ３から時刻ｔ４の期間においては、制御信号線ＣＯＮ２の電圧は、ハイレベルとローレベルとの間のミドルレベルの電圧に設定される。
【０２６９】
この状態で時刻ｔ４において制御信号線ＣＯＮ２の電圧がローレベルになると、帯域制御トランジスタ１３２がオフする。
【０２７０】
結果として、ノイズは、第１実施形態と同様、帰還がない場合に対して〔｛１＋（１＋Ａ×Ｂ）×Ｃｆｄ／Ｃｓ｝1/2／（１＋Ａ×Ｂ）〕倍に抑制される。
【０２７１】
（リセット読み出し期間）
時刻ｔ４から時刻ｔ５までが、リセット読み出し期間に対応する。
【０２７２】
時刻ｔ４において、再び、増幅トランジスタ１２６に電源ＶＤＤが電気的に接続され、選択トランジスタ１２５に定電流源１０５Ｂが電気的に接続される。この状態において、増幅トランジスタ１２６と定電流源１０５Ｂとがソースフォロア回路を形成する。これにより、リセット電圧に応じた信号が信号線２１１に出力される。
【０２７３】
読出し回路２２２の動作についての上述の説明により理解されるように、信号線２１１の電気的な接続先は、定電流源１０５Ｂと電源線ＣＯＮ４との間で切り替わる。この切り替わりは、信号線２１１の電圧の変動をもたらす。
【０２７４】
具体的には、信号線２１１の電圧は、読出し期間からリセット期間への遷移時に変動する。つまり、信号線２１１の電圧は、図１７の時刻ｔ２において変動する。また、信号線２１１の電圧は、ノイズ抑制期間からリセット読出し期間への遷移時にも変動する。つまり、信号線２１１の電圧は、図１７の時刻ｔ４において変動する。
【０２７５】
信号線２１１と電荷蓄積部ＣＳＰとの間には、寄生容量があることがある。この寄生容量があると、時刻ｔ２および時刻ｔ４における信号線２１１の電圧の電圧変動は、電荷蓄積部ＣＳＰの電圧を変動させ得る。
【０２７６】
これを踏まえ、本実施形態では、信号線２１１と電荷蓄積部ＣＳＰとの間の寄生容量を低減するためのシールドが設けられている。
【０２７７】
図１８は、図１５の構成における画素２０１の電荷蓄積領域１２４、信号線２１１および第１シールド１７１のレイアウトの一例を模式的に示す平面図である。第１実施形態と同様、ＦＤ配線１４１は、電荷蓄積領域１２４に接続されている。
【０２７８】
図１８の例では、第１シールド１７１は、平面視において、ＦＤ配線１４１と信号線２１１との間に位置する。この例では、第１実施形態と同様、平面視は、半導体基板１５１に垂直な方向から観察することをいう。
【０２７９】
図１８の例では、第１シールド線１７１Ｌは、ＦＤ配線１４１よりも信号線２１１に近接している。平面視において、信号線２１１およびシールド線の間には、配線は存在しない。
【０２８０】
信号線２１１は、列方向に延びている。ただし、信号線２１１は、行方向等の他の方向に延びていてもよい。
【０２８１】
第１シールド線１７１Ｌは、列方向に延びている。ただし、第１シールド線１７１Ｌは、行方向等の他の方向に延びていてもよい。
【０２８２】
上述の説明により理解されるように、信号線２１１の電圧は、読出し期間からリセット期間への遷移時に変動する。信号線２１１の電圧は、ノイズ抑制期間からリセット読出し期間への遷移時にも変動する。信号線２１１とＦＤ配線１４１との間に寄生容量があると、これらの電圧変動は、ＦＤ配線１４１に伝わることがある。しかし、図１８に例示する構成をとることにより、信号線２１１とＦＤ配線１４１間の寄生容量を低減し、容量カップリングによるＦＤ配線１４１の電圧変動を抑制できる。
【０２８３】
本実施形態の撮像装置２００は、以下のように説明され得る。
【０２８４】
撮像装置２００は、半導体基板１５１と、第１画素２０１と、第１シールド１７１と、を備える。第１画素２０１は、第１拡散領域１２４と、第１配線１４１と、第１トランジスタ１２６と、第１電圧線２１１と、を含む。第１拡散領域１２４は、半導体基板１５１に設けられている。第１配線１４１は、第１拡散領域１２４に接続されている。第１配線１４１では、第１画素２０１による光電変換で得られた第１信号電荷が流れる。第１電圧線２１１には、第１トランジスタ１２６のドレインまたはソースへの電圧供給経路の少なくとも一部を構成する。第１電圧線２１１には、互いに異なる電圧が印加される。第１電圧線２１１と第１シールド１７１との間の距離Ｄａは、第１電圧線２１１と第１配線１４１との間の距離Ｄｄよりも小さい。本実施形態は、ノイズを抑制するのに適している。具体的には、本実施形態の第１シールド１７１は、第１電圧線２１１が原因で第１配線１４１にノイズが重畳されるのを抑制するのに適している。
【０２８５】
本実施形態では、第１電圧線２１１は、信号線２１１に対応する。信号線２１１に印加される電圧は、信号線２１１が定電流源１０５Ｂに接続されているときと電源線ＣＯＮ４に接続されているときとで変化し得る。
【０２８６】
具体的には、距離Ｄａは、第１画素２０１内に存する第１電圧線２１１と、第１シールド１７１と、の間の距離である。距離Ｄｄは、第１画素２０１内に存する第１電圧線２１１と、第１画素２０１内に存する第１配線１４１と、の間の距離である。そして、距離Ｄａは、距離Ｄｄよりも小さい。このような構成に係る第１シールド１７１は、第１画素２０１内に存する第１電圧線２１１が原因で第１画素２０１に存する第１配線１４１にノイズが重畳されるのを抑制するのに適している。
【０２８７】
具体的には、第１シールド１７１は、第１配線１４１と第１電圧線２１１との間の電気力線の少なくとも一部を遮蔽することができる。
【０２８８】
典型的には、互いに異なる電圧は、互いに異なる直流電圧である。
【０２８９】
第１から第４形態で説明した技術を、第５実施形態に適用可能である。
【０２９０】
（第６実施形態）
以下、第６実施形態について説明する。第６実施形態においては、第１実施形態と同様の内容については、説明を省略することがある。
【０２９１】
第１実施形態では、ＦＤ配線１４１と電源線ＣＯＮ４との間の寄生容量の抑制について述べた。しかし、図５のタイミングチャートに示したように、制御信号線ＣＯＮ１、制御信号線ＣＯＮ２、制御信号線ＣＯＮ３も、画素の読出し期間中に電圧が変動する。各信号線とＦＤ配線１４１との間の寄生容量があると、その寄生容量を介してそれぞれの信号線の電圧変動によってＦＤ配線１４１の電圧が変化する。このため、ノイズを低減する観点からは、ＦＤ配線１４１と制御信号線ＣＯＮ１との間の寄生容量、ＦＤ配線１４１と制御信号線ＣＯＮ２との間の寄生容量およびＦＤ配線１４１と制御信号線ＣＯＮ３間の寄生容量を抑制することが有利である。第５実施形態についても、同様のことが言える。
【０２９２】
これを考慮すると、図１に係る画素１０１の電荷蓄積領域１２４、制御信号線ＣＯＮ１、制御信号線ＣＯＮ２、制御信号線ＣＯＮ３および第１シールド１７１を、図１９に例示するようにレイアウトすることが考えられる。
【０２９３】
図１９の例では、第１シールド１７１は、平面視において、ＦＤ配線１４１と制御信号線ＣＯＮ１との間に位置する。第１シールド１７１は、平面視において、ＦＤ配線１４１と制御信号線ＣＯＮ２との間に位置する。第１シールド１７１は、平面視において、ＦＤ配線１４１と制御信号線ＣＯＮ３との間に位置する。
【０２９４】
図１９の例では、第１シールド１７１は、第１シールド線１７１Ｌを含む。第１シールド１７１は、シールド線１７１Ｌによって構成されていてもよい。ただし、第１シールド１７１は、非線状体によって構成されていてもよい。第１シールド１７１は、シールド線と非線状体とを含んでいてもよい。
【０２９５】
図１９の例では、第１シールド線１７１Ｌは、平面視において、ＦＤ配線１４１と制御信号線ＣＯＮ１との間に位置する。第１シールド線１７１Ｌは、平面視において、ＦＤ配線１４１と制御信号線ＣＯＮ２との間に位置する。第１シールド線１７１Ｌは、平面視において、ＦＤ配線１４１と制御信号線ＣＯＮ３との間に位置する。
【０２９６】
図１９の例では、第１シールド１７１は、ＦＤ配線１４１よりも制御信号線ＣＯＮ１に近接している。平面視において、制御信号線ＣＯＮ１および第１シールド１７１の間には、配線は存在しない。
【０２９７】
具体的には、第１シールド線１７１Ｌは、ＦＤ配線１４１よりも制御信号線ＣＯＮ１に近接している。平面視において、制御信号線ＣＯＮ１および第１シールド線１７１Ｌの間には、配線は存在しない。
【０２９８】
図１９の例では、制御信号線ＣＯＮ１、制御信号線ＣＯＮ２、制御信号線ＣＯＮ３は、行方向に延びている。ただし、制御信号線ＣＯＮ１、制御信号線ＣＯＮ２、制御信号線ＣＯＮ３は、列方向に延びていてもよい。
【０２９９】
図１９の例では、第１シールド線１７１Ｌは、行方向に延びている。ただし、第１シールド線１７１Ｌは、列方向に延びていてもよい。
【０３００】
上述のように、非連続なパタンを、隣接する２つの画素１０１間または１つの画素１０１内に設けてもよい。そのような非連続なパタンの全部または一部は、シールドとして機能し得る。非連続なパタンは、電気的に互いに分離された複数の部分によって構成できる。図７Ａおよび図７Ｂを参照して説明したように、上記複数の部分は、第１シールド１７１と第２シールド１７２とを含み得る。上記複数の部分は、第１シールド線１７１Ｌと第２シールド線１７２Ｌとを含み得る。
【０３０１】
制御信号線ＣＯＮ１、制御信号線ＣＯＮ２および制御信号線ＣＯＮ３の配置は、図１９の配置に限定されない。例えば、第１シールド１７１に近い方から、制御信号線ＣＯＮ３、制御信号線ＣＯＮ２および制御信号線ＣＯＮ１がこの順で並んでいてもよい。第１シールド線１７１Ｌに近い方から、制御信号線ＣＯＮ３、制御信号線ＣＯＮ２および制御信号線ＣＯＮ１がこの順で並んでいてもよい。
【０３０２】
図２０に、図１９のＡ０−Ａ１線の断面を模式的に表す断面図を示す。
【０３０３】
図１９および図２０の例では、第１シールド１７１、制御信号線ＣＯＮ１、制御信号線ＣＯＮ２および制御信号線ＣＯＮ３は、同一の配線層１９２Ｂに配置されている。具体的には、第１シールド線１７１Ｌ、制御信号線ＣＯＮ１、制御信号線ＣＯＮ２および制御信号線ＣＯＮ３は、同一の配線層１９２Ｂに配置されている。
【０３０４】
制御信号線ＣＯＮ１、制御信号線ＣＯＮ２および制御信号線ＣＯＮ３は、互いに異なる配線層に配置されていてもよい。その場合は、図２１に示すように、平面視において各制御信号線とＦＤ配線１４１との間に、第１シールド１７１を配置することができる。具体的には、平面視において各制御信号線とＦＤ配線１４１との間に、第１シールド線１７１Ｌを配置することができる。
【０３０５】
図２１の例では、制御信号線ＣＯＮ１は、配線層１９２Ｃに配置されている。制御信号線ＣＯＮ２は、配線層１９２Ｂに配置されている。制御信号線ＣＯＮ３は、配線層１９２Ａに配置されている。また、図２１の例では、第１シールド１７１が複数の配線層にまたがって配置されている。具体的には、図２１では、第１シールド１７１が３つの配線層１９２Ｃ、配線層１９２Ｂ、および配線層１９２Ａに配置されている。第１シールド１７１は、具体的には第１シールド線１７１Ｌを含む。配線層１９２Ｃにおいて、制御信号線ＣＯＮ１とＦＤ配線１４１との間に、第１シールド線１７１Ｌが配置されている。
【０３０６】
配線層１９２Ｂにおいて、制御信号線ＣＯＮ２とＦＤ配線１４１との間に、第１シールド線１７１Ｌが配置されている。
【０３０７】
配線層１９２Ａにおいて、制御信号線ＣＯＮ３とＦＤ配線１４１との間に、第１シールド線１７１Ｌが配置されている。
【０３０８】
このように構成することにより、ＦＤ配線１４１と制御信号線ＣＯＮ１、制御信号線ＣＯＮ２、および制御信号線ＣＯＮ３との間の容量カップリングを抑制することができる。
【０３０９】
図１９のレイアウトとは異なるレイアウトを採用することもできる。図２２は、図１の構成における画素１０１の電荷蓄積領域１２４、制御信号線ＣＯＮ１、制御信号線ＣＯＮ２、制御信号線ＣＯＮ３、およびシールドのレイアウトの別例を模式的に示す平面図である。
【０３１０】
図２２の例では、ＦＤ配線１４１は、平面視において、第１シールド１７１Ａと、第１シールド１７１Ｂとの間に位置する。第１シールド１７１Ａは、平面視において、ＦＤ配線１４１と制御信号線ＣＯＮ１との間に位置する。第１シールド１７１Ｂは、平面視において、ＦＤ配線１４１と制御信号線ＣＯＮ３との間に位置する。
【０３１１】
具体的には、ＦＤ配線１４１は、平面視において、第１シールド線１７１ＬＡと、第１シールド線１７１ＬＢとの間に位置する。第１シールド線１７１ＬＡは、平面視において、ＦＤ配線１４１と制御信号線ＣＯＮ１との間に位置する。第１シールド線１７１ＬＢは、平面視において、ＦＤ配線１４１と制御信号線ＣＯＮ３との間に位置する。
【０３１２】
図２３に、図２２のＡ０−Ａ１線の断面を模式的に表す断面図を示す。
【０３１３】
図２３の例では、制御信号線ＣＯＮ１、制御信号線ＣＯＮ２および制御信号線ＣＯＮ３は、同一の配線層１９２Ｂに配置されている。その配線層１９２Ｂに、第１シールド１７１Ａおよび第１シールド１７１Ｂも配置されている。具体的には、配線層１９２Ｂに、第１シールド線１７１ＬＡおよび第１シールド線１７１ＬＢが配置されている。
【０３１４】
図２２および２３に示すように第１シールド１７１Ａおよび１７１Ｂを設けることで、ＦＤ配線１４１の両側に制御信号線が配置される場合においても、容量カップリングを抑制できる。
【０３１５】
互いに隣接する画素間での容量カップリングを抑制可能なレイアウトも採用され得る。そのようなレイアウトの例を、図２４Ａに示す。図２４Ａは、同じ列で隣接する画素１０１Ａおよび画素１０１Ｂにおけるレイアウトの一例を模式的に示す平面図である。
【０３１６】
図２４Ａの例では、画素１０１Ａおよび画素１０１Ｂのそれぞれが、電荷蓄積領域１２４、制御信号線ＣＯＮ１、制御信号線ＣＯＮ２、制御信号線ＣＯＮ３、第１シールド１７１Ａおよび第１シールド１７１Ｂを含んでいる。
【０３１７】
具体的には、画素１０１Ａおよび画素１０１Ｂのそれぞれが、電荷蓄積領域１２４、制御信号線ＣＯＮ１、制御信号線ＣＯＮ２、制御信号線ＣＯＮ３、第１シールド線１７１ＬＡおよび第１シールド線１７１ＬＢを含んでいる。
【０３１８】
画素１０１Ａでは、平面視において、ＦＤ配線１４１は、第１シールド１７１Ａと、第１シールド１７１Ｂとの間に位置する。画素１０１Ａでは、平面視において、第１シールド１７１Ａは、ＦＤ配線１４１と制御信号線ＣＯＮ１との間に位置する。画素１０１Ｂについても同様である。
【０３１９】
具体的には、画素１０１Ａでは、平面視において、ＦＤ配線１４１は、第１シールド線１７１ＬＡと、第１シールド線１７１ＬＢとの間に位置する。画素１０１Ａでは、平面視において、第１シールド線１７１ＬＡは、ＦＤ配線１４１と制御信号線ＣＯＮ１との間に位置する。画素１０１Ｂについても同様である。
【０３２０】
さらに、平面視において、画素１０１Ｂの第１シールド１７１Ｂは、画素１０１ＢのＦＤ配線１４１と画素１０１Ａの制御信号線ＣＯＮ３との間に位置する。
【０３２１】
具体的には、平面視において、画素１０１Ｂの第１シールド線１７１ＬＢは、画素１０１ＢのＦＤ配線１４１と画素１０１Ａの制御信号線ＣＯＮ３との間に位置する。
【０３２２】
図２４Ａの構成によれば、画素１０１Ａの第１シールド１７１Ａによって、画素１０１ＡのＦＤ配線１４１と画素１０１Ａの制御信号線ＣＯＮ１との間の容量カップリングを抑制できる。画素１０１Ｂの第１シールド１７１Ａによって、画素１０１ＢのＦＤ配線１４１と画素１０１Ｂの制御信号線ＣＯＮ１との間の容量カップリングを抑制できる。また、画素１０１Ｂの第１シールド１７１Ｂによって、画素１０１ＢのＦＤ配線１４１と画素１０１Ａの制御信号線ＣＯＮ３との間の容量カップリングを抑制できる。
【０３２３】
画素１０１Ａが第１シールド１７１Ｃを有しており、第１シールド１７１Ｃが、画素１０１Ａの制御信号線のうち最も画素１０１ＢのＦＤ配線１４１に近いものと、画素１０１ＢのＦＤ配線１４１との間に位置していてもよい。この形態によっても、画素１０１Ａの第１シールド１７１Ｃによって、画素１０１ＢのＦＤ配線１４１と画素１０１Ａの制御信号線ＣＯＮ１〜３との間の容量カップリングを抑制できる。
【０３２４】
図２４Ｂのレイアウトも採用可能である。図２４Ｂの例では、第２画素１０１Ｂの電源線ＣＯＮ４と第１シールド１７１との間の距離Ｄａは、第２画素１０１Ｂの電源線ＣＯＮ４と第１画素１０１Ｂの第１配線１４１との間の距離Ｄｄよりも小さい。このようにすれば、第２画素１０１Ｂの電源線ＣＯＮ４と第１画素１０１Ｂの第１配線１４１との間の容量カップリングを抑制できる。
【０３２５】
図２４Ｂに係る撮像装置１００は、以下のように説明され得る。
【０３２６】
撮像装置１００は、半導体基板１５１と、第１画素１０１Ａと、第２画素１０１Ｂと、第１シールドと、を備える。第１画素１０１Ａおよび第２画素１０１Ｂは、互いに隣接している。第１画素１０１Ａは、第１拡散領域１２４と、第１配線１４１と、を含む。第１拡散領域１２４は、半導体基板１５１に設けられている。第１配線１４１は、第１拡散領域１２４に接続されている。第１配線１４１では、第１画素１０１Ａによる光電変換で得られた第１信号電荷が流れる。第２画素１０１Ｂは、第１トランジスタ１２６と、第１電圧線ＣＯＮ４と、を含む。第１トランジスタ１２６は、第２画素１０１Ｂによる光電変換で得られた第２信号電荷が流入するゲートを含む。第１電圧線ＣＯＮ４は、第１トランジスタ１２６のドレインまたはソースへの電圧供給経路の少なくとも一部を構成する。第１電圧線ＣＯＮ４には、互いに異なる電圧ＶＡ１およびＶＡ２が印加される。第１電圧線ＣＯＮ４と第１シールド１７１との間の距離Ｄａは、第１電圧線ＣＯＮ４と第１配線１４１との間の距離Ｄｄよりも小さい。この構成は、ノイズを抑制するのに適している。具体的には、このような構成に係る第１シールド１７１は、第１電圧線ＣＯＮ４が原因で第１配線１４１にノイズが重畳されるのを抑制するのに適している。
【０３２７】
第１実施形態と同様、図２４Ｂの例では、第１拡散領域１２４は、電荷蓄積領域１２４に対応する。第１配線１４１は、ＦＤ配線１４１に対応する。第１トランジスタ１２６は、増幅トランジスタ１２６に対応する。第１電圧線ＣＯＮ４は、電源線ＣＯＮ４に対応する。
【０３２８】
具体的には、距離Ｄａは、第２画素１０１Ｂ内に存する第１電圧線ＣＯＮ４と、第１シールド１７１と、の間の距離である。距離Ｄｄは、第２画素１０１Ｂ内に存する第１電圧線ＣＯＮ４と、第１画素１０１Ａ内に存する第１配線１４１と、の間の距離である。そして、距離Ｄａは、距離Ｄｄよりも小さい。このような構成に係る第１シールド１７１は、第２画素１０１Ｂ内に存する第１電圧線ＣＯＮ４が原因で第１画素１０１Ａに存する第１配線１４１にノイズが重畳されるのを抑制するのに適している。
【０３２９】
具体的には、第１シールド１７１は、第１配線１４１と第１電圧線ＣＯＮ４との間の電気力線の少なくとも一部を遮蔽することができる。
【０３３０】
典型的には、互いに異なる電圧は、互いに異なる直流電圧である。
【０３３１】
この例では、第１電圧線ＣＯＮ４は、第１信号電荷１２６のドレインまたはソースと接続されている。
【０３３２】
具体的には、図２４Ｂの例では、半導体基板１５１に、第２画素１０１Ｂの第２拡散層が設けられている。第２画素１０１Ｂの第２配線が、第２拡散層に接続されている。第２配線では、第２画素１０１Ｂの光電変換で得られた第２信号電荷が流れる。第２画素１０１Ｂの第１トランジスタ１２６のゲートには、第２拡散層が電気的に接続されている。第２拡散層は、第２画素１０１Ｂの電荷蓄積領域１２４に対応する。第２配線は、第２画素１０１ＢのＦＤ配線１４１に対応する。
【０３３３】
第１シールド１７１は、第１画素１０１Ａの構成要素であってもよく、第２画素１０１Ｂの構成要素であってもよく、これらの画素１０１Ａおよび１０１Ｂの構成要素でなくてもよい。
【０３３４】
具体的には、撮像装置の画素は、アレイを構成している。第１画素１０１Ａと第２画素１０１Ｂは、アレイの行方向または列方向に、互いに隣り合っている。
【０３３５】
第２画素１０１Ｂの増幅トランジスタ１２６および第１電圧線ＣＯＮ４は、第１実施形態等で先に説明した第２画素１０１Ｂの増幅トランジスタ１２６および第１電圧線ＣＯＮ４の特徴と同様の特徴を有し得る。その他、図２４Ｂの例に対し、先に説明した実施形態の特徴を組み合わせることができる。
【０３３６】
（第７実施形態）
以下、第７実施形態について説明する。第７実施形態においては、第１実施形態と同様の内容については、説明を省略することがある。
【０３３７】
光電変換部は、第１実施形態で説明されたものに限られない。第７実施形態では、光電変換部としてフォトダイオード１２７が用いられている。
【０３３８】
光電変換部としてフォトダイオード１２７が用いられる場合であっても、図６に示すレイアウトを採用可能である。図２５は、その場合の図６に示すＡ０−Ａ１線の断面図の一例である。
【０３３９】
図２５の例では、電荷蓄積領域１２４と、半導体基板１５１とで、フォトダイオード１２７が構成されている。第１実施形態と同様、半導体基板１５１に、電荷蓄積領域１２４が設けられていると言える。
【０３４０】
電荷蓄積領域１２４は、ＦＤ配線１４１に接続されている。図２５の例では、ＦＤ配線１４１は、電荷蓄積領域１２４と、図示しない増幅トランジスタ１２６のゲートと、を電気的に接続している。
【０３４１】
図２５の例では、ＦＤ配線１４１の一部と、第１シールド１７１と、電源線ＣＯＮ４とが、同一の配線層１９２Ａに配置されている。具体的には、ＦＤ配線１４１の一部と、第１シールド線１７１Ｌと、電源線ＣＯＮ４とが、同一の配線層１９２Ａに配置されている。
【０３４２】
具体的には、ＦＤ配線１４１は、ビア１５８Ａと、配線１５７Ａと、を含んでいる。ＦＤ配線１４１の上記一部は、配線１５７Ａである。例えば、フォトダイオード１２７で生成された信号電荷は、電荷蓄積領域１２４からＦＤ配線１４１を経由して、図３に示した増幅トランジスタ１２６のゲートに流入する。
【０３４３】
図２５の例に対し、先に説明した実施形態の特徴を組み合わせることができる。
【０３４４】
例えば、図２５の例では、第１電圧線ＣＯＮ４と第１シールド１７１との間の距離Ｄａは、第１電圧線ＣＯＮ４と第１配線１４１との間の距離Ｄｄよりも小さい。
【０３４５】
図２５の例では、配線層１９２Ａにおいて、第１配線１４１の一部と第１電圧線ＣＯＮ４との間に、第１シールド１７１が配置されている。これにより、第１配線１４１と第１電圧線ＣＯＮ４との寄生容量による容量カップリングを抑制できる。
【０３４６】
撮像装置において、フォトダイオードとともに転送トランジスタが用いられる場合であっても、図６に示すレイアウトを採用可能である。図２６は、その場合の図６に示すＡ０−Ａ１線の断面図の一例である。以下では、図２５の例と重複する説明は、省略することがある。
【０３４７】
図２６の例では、図２５の例と同様、電荷蓄積領域と、半導体基板１５１とで、フォトダイオード１２７が構成されている。
【０３４８】
図２６の例では、フォトダイオード１２７の電荷蓄積領域とは別の電荷蓄積領域１２４が、半導体基板１５１に設けられている。転送トランジスタ１６１および１６２を介して、フォトダイオード１２７と電荷蓄積領域１２４とが電気的に接続され得る。
【０３４９】
図２６の例では、２つの転送トランジスタ１６１および１６２が用いられている。しかし、用いられる転送トランジスタの数は、１つであってもよく、３つ以上であってもよい。例えば、フォトダイオード１２７で生成された信号電荷は、トランジスタ１６１、１６２を介して電荷蓄積領域１２４に流入し、さらに、電荷蓄積領域１２４から第１配線１４１を介して、図３に示した増幅トランジスタ１２６のゲートに流入する。
【０３５０】
このように、本実施形態に係る撮像装置では、第１拡散領域１２４または拡散領域と、半導体基板１５１とによって、第１フォトダイオード１２７が構成されている。すなわち、第１フォトダイオード１２７は、半導体基板１５１内に存在し、第１拡散領域１２４または拡散領域を含む。第１フォトダイオード１２７は、入射光を第１信号電荷に変換する。第１配線１４１は、第１トランジスタ１２６と第１拡散領域１２４とを電気的に接続している。
【０３５１】
（図１９および図２４Ａに係る撮像装置）
先に説明した図２４Ａに係る撮像装置１００は、以下のように説明され得る。
【０３５２】
撮像装置１００は、半導体基板１５１と、第１画素１０１Ａと、第１シールドと、を備える。第１画素１０１Ａは、第１拡散領域１２４と、第１配線１４１と、第１トランジスタと、第１電圧線と、を含む。第１拡散領域１２４は、半導体基板１５１に設けられている。第１配線１４１は、第１拡散領域１２４に接続されている。第１配線１４１では、第１画素１０１Ａによる光電変換で得られた信号電荷が流れる。第１電圧線は、第１トランジスタのゲートに接続されている。第１電圧線には、互いに異なる電圧が印加される。第１電圧線と第１シールドとの間の距離は、第１電圧線と第１配線１４１との間の距離よりも小さい。このような構成は、ノイズを抑制するのに適している。具体的には、このような構成に係る第１シールドは、第１電圧線が原因で第１配線にノイズが重畳されるのを抑制するのに適している。
【０３５３】
第１トランジスタおよび第１電圧線の組み合わせは、第１画素１０１Ａの選択トランジスタ１２５と第１画素１０１Ａの制御信号線ＣＯＮ１の組み合わせに対応し得る。第１トランジスタおよび第１電圧線の組み合わせは、第１画素１０１Ａの帯域制御トランジスタ１３２と第１画素１０１Ａの制御信号線ＣＯＮ２の組み合わせに対応し得る。第１トランジスタおよび第１電圧線の組み合わせは、第１画素１０１Ａのリセットトランジスタ１３１と第１画素１０１Ａの制御信号線ＣＯＮ３の組み合わせに対応し得る。第１シールドは、図２４Ａにおいて第１画素１０１Ａを表す二点鎖線内を延びる第１シールド１７１Ａに対応し得る。第１シールドは、具体的には、同二点鎖線内を延びる第１シールド線１７１ＬＡに対応し得る。
【０３５４】
具体的には、第１画素１０１Ａ内に存する第１電圧線と、第１シールドと、の間の距離は、第１画素１０１Ａ内に存する第１電圧線と、第１画素１０１Ａ内に存する第１配線１４１と、の間の距離よりも小さい。このような構成に係る第１シールドは、第１画素１０１Ａ内に存する第１電圧線が原因で第１画素１０１Ａに存する第１配線１４１にノイズが重畳されるのを抑制するのに適している。
【０３５５】
具体的には、第１シールドは、第１配線１４１と第１電圧線との間の電気力線の少なくとも一部を遮蔽することができる。
【０３５６】
典型的には、互いに異なる電圧は、互いに異なる直流電圧である。
【０３５７】
第１シールドは、第１画素１０１Ａの構成要素であってもよく、第１画素１０１Ａの構成要素でなくてもよい。
【０３５８】
図２４Ａに係る上記の説明は、図１９の例においても成立する。
【０３５９】
先に説明した図２４Ａに係る撮像装置１００は、以下のようにも説明され得る。
【０３６０】
撮像装置１００は、半導体基板１５１と、第１画素１０１Ａと、第２画素１０１Ｂと、第１シールドと、を備える。第１画素１０１Ａおよび第２画素１０１Ｂは、互いに隣接している。第１画素１０１Ａは、第１トランジスタと、第１電圧線と、を含む。第１電圧線は、第１トランジスタのゲートに接続されている。第１電圧線には、互いに異なる電圧が印加される。第２画素１０１Ｂは、第１拡散領域１２４と、第１配線１４１と、を含む。第１拡散領域１２４は、半導体基板１５１に設けられている。第１配線１４１は、第１拡散領域１２４に接続されている。第１配線１４１では、第２画素１０１Ｂによる光電変換で得られた信号電荷が流れる。第１電圧線と第１シールドとの間の距離は、第１電圧線と第１配線１４１との間の距離よりも小さい。このような構成は、ノイズを抑制するのに適している。具体的には、このような構成に係る第１シールドは、第１電圧線が原因で第１配線にノイズが重畳されるのを抑制するのに適している。
【０３６１】
第１トランジスタおよび第１電圧線の組み合わせは、第１画素１０１Ａの選択トランジスタ１２５と第１画素１０１Ａの制御信号線ＣＯＮ１の組み合わせに対応し得る。第１トランジスタおよび第１電圧線の組み合わせは、第１画素１０１Ａの帯域制御トランジスタ１３２と第１画素１０１Ａの制御信号線ＣＯＮ２の組み合わせに対応し得る。第１トランジスタおよび第１電圧線の組み合わせは、第１画素１０１Ａのリセットトランジスタ１３１と第１画素１０１Ａの制御信号線ＣＯＮ３の組み合わせに対応し得る。第１シールドは、図２４Ａにおいて第２画素１０１Ｂを表す二点鎖線内を延びる第１シールド１７１Ｂに対応し得る。第１シールドは、具体的には、同二点鎖線内を延びる第１シールド線１７１ＬＢに対応し得る。
【０３６２】
具体的には、第１画素１０１Ａ内に存する第１電圧線と、第１シールドと、の間の距離は、第１画素１０１Ａ内に存する第１電圧線と、第２画素１０１Ｂ内に存する第１配線１４１と、の間の距離よりも小さい。このような構成に係る第１シールドは、第１画素１０１Ａ内に存する第１電圧線が原因で第２画素１０１Ｂに存する第１配線１４１にノイズが重畳されるのを抑制するのに適している。
【０３６３】
具体的には、第１シールドは、第１配線１４１と第１電圧線との間の電気力線の少なくとも一部を遮蔽することができる。
【０３６４】
典型的には、互いに異なる電圧は、互いに異なる直流電圧である。
【０３６５】
第１シールドは、第１画素１０１Ａの構成要素であってもよく、第２画素１０１Ｂの構成要素であってもよく、これらの画素１０１Ａおよび１０１Ｂの構成要素でなくてもよい。
【０３６６】
具体的には、撮像装置の画素は、アレイを構成している。第１画素１０１Ａと第２画素１０１Ｂは、アレイの行方向または列方向に、互いに隣り合っている。
【０３６７】
＜カメラシステム＞
先に説明した各実施形態に係る撮像装置を用いて、カメラシステムを構成できる。以下、カメラシステムの一例を、図２７を参照しつつ説明する。
【０３６８】
図２７に示すカメラシステム３００は、光学系３１０と、撮像装置１００と、信号処理回路３６０と、システムコントローラ３７０と、表示装置３８０と、を備えている。カメラシステム３００は、例えば、スマートフォン、デジタルカメラおよびビデオカメラなどである。撮像装置１００に代えて、撮像装置２００を用いることも可能である。
【０３６９】
信号処理回路３６０は、例えばＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）である。信号処理回路３６０は撮像装置１００からの出力データを受け取り、例えばガンマ補正、色補間処理、空間補間処理、およびオートホワイトバランスなどの処理を行う。
【０３７０】
表示装置３８０は、例えば液晶ディスプレイおよび有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイである。表示装置３８０は、タッチパネルのような入力インタフェースを含んでいてもよい。これにより、ユーザは、タッチペンを用いて、信号処理回路３６０の処理内容の選択、制御および撮像条件を入力インタフェースを介して設定できる。
【０３７１】
システムコントローラ３７０は、カメラシステム３００全体を制御する。システムコントローラ３７０は、典型的には半導体集積回路であり、例えばＣＰＵである。
【０３７２】
図２７のカメラシステム３００によれば、撮影した画像を表示装置３８０に表示できる。このため、撮影した画像をすぐに確認できる。さらに、表示装置３８０を利用したＧＵＩ（Ｇｒａｐｈｉｃ  Ｕｓｅｒ  Ｉｎｔｅｒｆａｃｅ）制御が可能になる。
【産業上の利用可能性】
【０３７３】
本開示に係る撮像装置は、種々の撮像装置として有用である。またデジタルカメラ、デジタルビデオカメラ、カメラ付携帯電話、電子内視鏡などの医療用カメラ、車載カメラ、ロボット用カメラ等の用途にも応用できる。
【符号の説明】
【０３７４】
１００，２００  撮像装置
１０１，１０１Ａ，１０１Ｂ，２０１  画素
１０２  垂直走査回路
１０３  カラム信号処理回路
１０４  水平信号読み出し回路
１０５Ａ，１０５Ｂ  定電流源
１１１，１１１Ａ，１１１Ｂ  出力信号線
１１２  電源線
１１３  水平信号共通線
１２１  光電変換部
１２２，２２２  読出し回路
１２３  帯域制御部
１２４  電荷蓄積領域
１２５  選択トランジスタ
１２６  増幅トランジスタ
１２７  フォトダイオード
１２８，１３０，１５７Ａ，１５７Ｂ，１５７Ｃ  配線
１２９  ノード
１３１  リセットトランジスタ
１３２  帯域制御トランジスタ
１３３，１３４，１８５  容量素子
１４１  ＦＤ配線
１５１  半導体基板
１５２，１５２Ａ，１５２Ｂ，１５２Ｃ，１５２Ｄ  層間絶縁層
１５３  第１電極
１５４  光電変換層
１５５  第２電極
１５６  シールド電極
１５８Ａ，１５８Ｂ，１５８Ｃ，１５８Ｄ  ビア
１６１，１６２  転送トランジスタ
１７１，１７１Ａ，１７１Ｂ，１７２  シールド
１７１Ｌ，１７１ＬＡ，１７１ＬＢ，１７２Ｌ  シールド線
１８１  第１ＭＩＭ電極
１８２  誘電体層
１８３  第２ＭＩＭ電極
１９２Ａ，１９２Ｂ，１９２Ｃ  配線層
２１１，２１２  信号線
３００  カメラシステム
３１０  光学系
３６０  信号処理回路
３７０  システムコントローラ
３８０  表示装置
ＣＯＮ１，ＣＯＮ２，ＣＯＮ３  制御信号線
ＣＯＮ４，ＣＯＮ４Ａ，ＣＯＮ４Ｂ  電源線
ＣＸ  共通軸
Ｖｐ  基準電圧
【図１】
2020090150.tif 000003
【図２】
2020090150.tif 000004
【図３】
2020090150.tif 000005
【図４】
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【図５】
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【図６】
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【図７Ａ】
2020090150.tif 000009
【図７Ｂ】
2020090150.tif 000010
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４】
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【図１５】
2020090150.tif 000020
【図１６】
2020090150.tif 000021
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
2020090150.tif 000026
【図２２】
2020090150.tif 000027
【図２３】
2020090150.tif 000028
【図２４Ａ】
2020090150.tif 000029
【図２４Ｂ】
2020090150.tif 000030
【図２５】
2020090150.tif 000031
【図２６】
2020090150.tif 000032
【図２７】
2020090150.tif 000033
【国際調査報告】
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2020090150.tif 000035
2020090150.tif 000036
2020090150.tif 000037