(57)【要約】  ＶＮＷ  ＦＥＴを用いた電源スイッチセルについて、小面積であり、かつ、電源電圧降下が抑制可能なレイアウト構造を提供する。電源スイッチセルは、グローバル電源配線とローカル電源配線（４１１，４１３）とを電気的に接続するか否かを切替可能に構成されたスイッチ素子（２３）を備える。スイッチ素子（２３）は、１つまたは複数のＶＮＷ（Vertical Nanowire：縦型ナノワイヤ）  ＦＥＴ  によって構成されている。スイッチ素子（２３）を構成するＶＮＷ  ＦＥＴは、トップ電極が、グローバル電源配線と接続されている。
2019194007.tif 000002
【特許請求の範囲】
【請求項１】
グローバル電源配線と、
電源ドメインとを備え、
前記電源ドメインは、
ローカル電源配線と、
前記ローカル電源配線と接続された複数のスタンダードセルと、
電源スイッチセルとを備え、
前記電源スイッチセルは、
前記グローバル電源配線と前記ローカル電源配線とを電気的に接続するか否かを切替可能に構成されたスイッチ素子を備え、
前記スイッチ素子は、１つまたは複数のＶＮＷ（Vertical Nanowire：縦型ナノワイヤ）  ＦＥＴによって構成されており、
前記スイッチ素子を構成するＶＮＷ  ＦＥＴは、トップ電極が、前記グローバル電源配線と接続されている
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記電源スイッチセルは、
前記ローカル電源配線と平面視で重なりを有しており、かつ、前記ローカル電源配線と重なる領域において、前記ローカル電源配線と接続されているボトム領域を備え、
前記スイッチ素子を構成するＶＮＷ  ＦＥＴのうち少なくともいずれかは、ボトム電極が前記ボトム領域に接続されている
ことを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記電源スイッチセルは、
前記グローバル電源配線と前記ローカル電源配線とを電気的に接続するか否かを切替可能に構成されており、前記スイッチ素子よりも駆動能力が低い第２スイッチ素子を備え、
前記第２スイッチ素子は、１つまたは複数のＶＮＷ  ＦＥＴによって構成されている
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
前記第２スイッチ素子を構成するＶＮＷ  ＦＥＴは、トップ電極が、前記グローバル電源配線と接続されている
ことを特徴とする半導体集積回路装置。
【請求項５】
請求項３記載の半導体集積回路装置において、
前記電源スイッチセルは、
前記ローカル電源配線と平面視で重なりを有しており、かつ、前記ローカル電源配線と重なる領域において、前記ローカル電源配線と接続されているボトム領域を備え、
前記スイッチ素子を構成するＶＮＷ  ＦＥＴのうち少なくともいずれか、および、前記第２スイッチ素子を構成するＶＮＷ  ＦＥＴは、ボトム電極が前記ボトム領域に接続されている
ことを特徴とする半導体集積回路装置。
【請求項６】
請求項１記載の半導体集積回路装置において、
前記ローカル電源配線は、第１方向に延びており、
前記電源スイッチセルは、
前記第１方向におけるセル端の少なくともいずれか一方と、前記スイッチ素子との間に、ダミーＶＮＷ  ＦＥＴが配置されている
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、縦型ナノワイヤ（ＶＮＷ：Vertical Nanowire）ＦＥＴ（Field Effect Transistor）を備えた半導体集積回路装置に関し、特に、電源遮断技術における電源スイッチに関する。
【背景技術】
【０００２】
ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。その１つとして、縦型ナノワイヤＦＥＴ（以下、適宜、ＶＮＷ  ＦＥＴという）が注目されている。【０００３】
また、半導体集積回路装置の低消費電力化を実現するための技術の一つに、電源遮断技術がある。電源遮断技術とは、半導体集積回路装置の内部を複数の電源ドメイン（回路ブロック）に分割し、動作していない電源ドメインの電源を遮断することによって電力消費の原因となるリーク電流を抑制する技術である。電源遮断技術では、チップに配置される回路全体に対して設けられるグローバル電源配線と電源ドメインの回路に対して設けられるローカル電源配線との接続／遮断を切替制御する電源スイッチが用いられる。【０００４】
特許文献１では、駆動能力が異なる２つのスイッチを備えた電源スイッチの構成が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７１４２０１９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、ＶＮＷ  ＦＥＴを用いた電源スイッチセルについて、そのレイアウト構造を開示した先行文献はない。【０００７】
本開示は、ＶＮＷ  ＦＥＴを用いた電源スイッチセルについて、小面積であり、かつ、電源電圧降下が抑制可能なレイアウト構造を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本開示の態様では、半導体集積回路装置は、グローバル電源配線と、電源ドメインとを備え、前記電源ドメインは、ローカル電源配線と、前記ローカル電源配線と接続された複数のスタンダードセルと、電源スイッチセルとを備え、前記電源スイッチセルは、前記グローバル電源配線と前記ローカル電源配線とを電気的に接続するか否かを切替可能に構成されたスイッチ素子を備え、前記スイッチ素子は、１つまたは複数のＶＮＷ（Vertical Nanowire：縦型ナノワイヤ）  ＦＥＴによって構成されており、前記スイッチ素子を構成するＶＮＷ  ＦＥＴは、トップ電極が、前記グローバル電源配線と接続されている。【０００９】
この態様によると、電源スイッチセルにおいて、グローバル電源配線とローカル電源配線とを電気的に接続するか否かを切替可能に構成されたスイッチ素子は、１つまたは複数のＶＮＷ  ＦＥＴによって構成されている。そして、スイッチ素子を構成するＶＮＷ  ＦＥＴは、トップ電極が、グローバル電源配線と接続されている。これにより、電源電圧の供給経路における抵抗値を抑制することができ、電源電圧降下を抑制することができる。
【発明の効果】
【００１０】
本開示によると、ＶＮＷ  ＦＥＴを用いた電源スイッチセルについて、小面積であり、かつ、電源電圧降下が抑制可能なレイアウト構造を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図
【図２】実施形態に係る電源ドメインのレイアウト構成を示す平面図
【図３】第１実施形態に係る電源スイッチセルの回路構成例
【図４】第１実施形態に係る電源スイッチセルのレイアウト構造を示す平面図
【図５】図４のレイアウト構造の層別の平面図
【図６】図４のレイアウト構造の層別の平面図
【図７】図４のレイアウト構造の層別の平面図
【図８】第２実施形態に係る電源スイッチセルの回路構成例
【図９】第２実施形態に係る電源スイッチセルのレイアウト構造を示す平面図
【図１０】図９のレイアウト構造の層別の平面図
【図１１】図９のレイアウト構造の層別の平面図
【図１２】図９のレイアウト構造の層別の平面図
【図１３】変形例に係る電源スイッチセルのレイアウト構造を示す平面図
【図１４】縦型ナノワイヤＦＥＴの基本構造例を示す模式図であり、（ａ）は断面図、（ｂ）は平面図
【図１５】（ａ），（ｂ）は縦型ナノワイヤＦＥＴの基本構造例であって、ローカル配線を用いた構造例を示す模式平面図
【発明を実施するための形態】
【００１２】
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は電源遮断技術を実現するための電源スイッチセルを備えており、この電源スイッチセルは、いわゆる縦型ナノワイヤＦＥＴ（ＶＮＷ  ＦＥＴ）を備えるものとする。
【００１３】
図１４はＶＮＷ  ＦＥＴの基本構造例を示す模式図であり、（ａ）は断面図、（ｂ）は平面図である。なお、図１４（ｂ）では、メタル配線の図示を省いており、また、理解のしやすさのために、実際の平面視では見えない構成要素を図示している。
【００１４】
図１４に示すように、半導体基板５０１上に、Ｐ型ウェル５０２とＮ型ウェル５０３が形成されている。ただし、半導体基板５０１がＰ型基板であるとき、Ｐ型ウェルを形成しなくてもよい。Ｐ型ウェル５０２上に、Ｎ型トランジスタであるＶＮＷ  ＦＥＴ５１０が形成されており、Ｎ型ウェル５０３上に、Ｐ型トランジスタであるＶＮＷ  ＦＥＴ５２０が形成されている。５０４は絶縁膜、５０５は層間絶縁膜である。
【００１５】
ＶＮＷ  ＦＥＴ５１０は、ソース／ドレイン電極となるボトム電極５１１と、ソース／ドレイン電極となるトップ電極５１２と、ボトム電極５１１とトップ電極５１２との間に、縦方向（基板面に対して垂直方向）に形成されたナノワイヤ５１３とを備える。ボトム電極５１１およびトップ電極５１２は、Ｎ導電型にドーピングされている。ナノワイヤ５１３の少なくとも一部がチャネル領域となる。ナノワイヤ５１３の周囲にはゲート絶縁膜５１５が形成されており、さらにその周囲にゲート電極５１４が形成されている。なお、ゲート電極５１４はナノワイヤ５１３の周囲全体を囲んでいてもよいし、ナノワイヤ５１３の周囲の一部のみを囲んでいてもよい。ゲート電極５１４がナノワイヤ５１３の周囲の一部のみを囲んでいる場合は、ゲート絶縁膜５１５はゲート電極５１４がナノワイヤ５１３を囲んでいる部分にのみ形成されていてもよい。
【００１６】
ボトム電極５１１は、半導体基板５０１の上面に沿って広がるように形成されたボトム領域５１６と接続されている。ボトム領域５１６も、Ｎ導電型にドーピングされている。ボトム領域５１６の表面にはシリサイド領域５１７が形成されている。また、トップ電極５１２の周囲に、サイドウォール５１８が形成されている。トップ電極５１２の上に、シリサイド領域５１９が形成されている。ただし、サイドウォール５１８およびシリサイド領域５１９は形成しなくてもよい。
【００１７】
同様に、ＶＮＷ  ＦＥＴ５２０は、ソース／ドレイン電極となるボトム電極５２１と、ソース／ドレイン電極となるトップ電極５２２と、ボトム電極５２１とトップ電極５２２との間に、縦方向に形成されたナノワイヤ５２３とを備える。ボトム電極５２１およびトップ電極５２２は、Ｐ導電型にドーピングされている。ナノワイヤ５２３の少なくとも一部がチャネル領域となる。ナノワイヤ５２３の周囲にはゲート絶縁膜５２５が形成されており、さらにその周囲にゲート電極５２４が形成されている。
【００１８】
ボトム電極５２１は、半導体基板５０１の上面に沿って広がるように形成されたボトム領域５２６と接続されている。ボトム領域５２６も、Ｐ導電型にドーピングされている。ボトム領域５２６の表面にはシリサイド領域５２７が形成されている。また、トップ電極５２２の周囲に、サイドウォール５２８が形成されている。トップ電極５２２の上に、シリサイド領域５２９が形成されている。ただし、サイドウォール５２８およびシリサイド領域５２９は形成しなくてもよい。
【００１９】
図１４の構造では、ＶＮＷ  ＦＥＴ５１０のゲート電極領域５１４とＶＮＷ  ＦＥＴ５２０のゲート電極領域５２４とが、ゲート配線５３１によって接続されている。また、ボトム領域５１６、シリサイド領域５１９、ゲート配線５３１、シリサイド領域５２９およびボトム領域５２６は、それぞれ、コンタクト５３２およびコンタクト５４１を介して、メタル配線層Ｍ１に形成された配線５４２に接続されている。なお、メタル配線層Ｍ１のさらに上層に、メタル配線層を積層することができる。
【００２０】
半導体基板５０１は、例えば、バルクＳｉ、ゲルマニウム、その化合物や合金等によって構成されている。Ｎ型ドーパントの例としては、Ａｓ、Ｐ、Ｓｂ、Ｎ、Ｃまたはこれらの組み合わせ等がある。Ｐ型ドーパントの例としては、Ｂ、ＢＦ２、Ｉｎ、Ｎ、Ｃまたはこれらの組み合わせ等がある。また、ＶＮＷ  ＦＥＴ５１０，５２０の平面形状（ナノワイヤ５１３，５２３の横断面形状）は、例えば、円形、矩形、楕円形等であってもよい。
【００２１】
絶縁膜５０４の材質は、例えば、ＳｉＮ、ＳｉＣＮ等である。層間絶縁膜５０５の材料は、例えば、ＳｉＯ、ＴＥＯＳ、ＰＳＧ、ＢＰＳＧ、ＦＳＧ、ＳｉＯＣ、ＳＯＧ、Spin on Polymers、ＳｉＣ、または、これらの混合物等がある。シリサイド領域５１７，５２７の材質は、例えば、ＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉ、ＷＳｉ等である。
【００２２】
ゲート電極５１４，５２４、および、ゲート配線５３１の材料は、例えば、ＴｉＮ、ＴａＮ、ＴｉＡｌ、Ｔｉ−containing Metal、Ｔａ−containing Metal、Ａｌ−containing Metal、Ｗ−containing Metal、ＴｉＳｉ、ＮｉＳｉ、ＰｔＳｉ、polysilicon with silicide、これらの組み合わせ等がある。ゲート絶縁膜５１５，５２５の材料は、例えば、ＳｉＯＮ、Ｓｉ３Ｎ４、Ｔａ２Ｏ５、Ａｌ２Ｏ３、Ｈｆ  oxide、Ｔａ  oxide、Ａｌ  oxide等がある。また、ｋ値は７以上であることが好ましい。
【００２３】
トップ電極５１２，５２２上に設けるシリサイド領域５１９，５２９の材料としては、ＮｉＳｉ、ＣｏＳｉ、ＭｏＳｉ、ＷＳｉ、ＰｔＳｉ、ＴｉＳｉまたはこれらの組み合わせ等がある。また、他の構成として、Ｗ、Ｃｕ、Ａｌ等のメタルや、ＴｉＮ、ＴａＮ等の合金等、不純物注入された半導体等、またはこれらの組み合わせとしてもよい。サイドウォール５１８，５２８の材料としては、例えば、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＣＮ等がある。
【００２４】
コンタクト５３２の材料としては、例えば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ等がある。また、Ｃｕ、Ｃｕ−arroy、Ｗ、Ａｇ、Ａｕ、Ｎｉ、Ａｌ等がある。あるいは、Ｃｏ、Ｒｕでもよい。
【００２５】
図１５はＶＮＷ  ＦＥＴの基本構造例であって、ローカル配線を用いた構造例を示す。図１５（ａ）では、メタル配線層Ｍ１と、ＶＮＷ  ＦＥＴ５１０のトップ電極５１２およびＶＮＷ  ＦＥＴ５２０のトップ電極５２２との間に、ローカル配線５３４が形成されている。ボトム領域５１６，５２６およびゲート配線５３１は、それぞれ、コンタクト５３３、ローカル配線５３４およびコンタクト５４１を介して、メタル配線層Ｍ１に形成された配線５４２に接続されている。また、シリサイド領域５１９，５２９は、それぞれ、ローカル配線５３４およびコンタクト５４１を介して、メタル配線層Ｍ１に形成された配線５４２に接続されている。
【００２６】
図１５（ｂ）では、メタル配線層Ｍ１とボトム領域５１６，５２６との間に、ローカル配線５３５が形成されている。言い換えると、ローカル配線５３５は、図１５（ａ）におけるコンタクト５３３およびローカル配線５３４が一体となったものに相当する。シリサイド領域５３６は、ローカル配線５３５を形成する工程において、エッチングストッパとして用いられる。
【００２７】
以下の説明では、ＶＮＷ  ＦＥＴのボトム電極、トップ電極、ゲート電極のことを、適宜、単にボトム、トップ、ゲートという。また、縦型ナノワイヤ、トップ、ボトムおよびゲートからなる単位構成が、１個または複数個によって、１個のＶＮＷ  ＦＥＴを構成する場合、この単位構成のことを単に「ＶＮＷ」といい、ＶＮＷ  ＦＥＴと区別するものとする。また、「ＶＤＤ」は電源電圧または高電圧側電源線を示し、「ＶＳＳ」は電源電圧または低電圧側電源線を示す。
【００２８】
なお、以下の説明では、図２等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）としている。また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
【００２９】
（第１実施形態）
図１は実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図である。図１に示す半導体集積回路装置１は、内部回路が形成されたコア領域２と、コア領域２の周囲に設けられ、インターフェイス回路（ＩＯ回路）が形成されたＩＯ領域３とを備えている。コア領域２には、当該コア領域２に電源電位および接地電位を供給するためのグローバル電源配線（図示せず）が、全体にわたって設けられている。グローバル電源配線は例えばメッシュ状に構成されている。また図１では図示を簡略化しているが、ＩＯ領域３には、コア領域２を囲むように、インターフェイス回路を構成する複数のＩＯセル４が配置されている。
【００３０】
図１では、コア領域２に、電源ドメイン（Power Domain）ＰＤ１〜ＰＤ４が配置されている。電源ドメインＰＤ１〜ＰＤ４にはそれぞれ、電源電位および接地電位を供給するローカル電源配線（図示せず）が設けられている。そして、各電源ドメインＰＤ１〜ＰＤ４は、グローバル電源配線とローカル電源配線とを電気的に接続するか否かを制御信号によって切替可能に構成された複数の電源スイッチを備えている。制御信号は例えば、電源遮断を制御する制御ブロックから送られる。制御信号によって複数の電源スイッチを切り替えることによって、電源ドメインＰＤ１〜ＰＤ４毎に、電源供給／遮断の制御を行うことができる。本実施形態では、電源スイッチは、電源電位を供給するグローバル電源配線と電源電位を供給するローカル電源配線との間に設けられているものとする。なお、電源スイッチは、接地電位を供給するグローバル電源配線と接地電位を供給するローカル電源配線との間に設けてもよい。
【００３１】
図２は図１の半導体集積回路装置における電源ドメインＰＤ１〜ＰＤ４のいずれか１つを拡大した図である。図２では電源ドメインのレイアウトを簡略化して図示している。図２では、複数のスタンダードセル６がＸ方向（図面横方向）に並べて配置されており、複数のスタンダードセル６を備えたスタンダードセル列７が、Ｙ方向（図面縦方向）に複数列並べて配置されている。スタンダードセル６は、例えばインバータや論理回路等の機能を有する基本回路素子であり、スタンダードセル６を組み合わせて配置配線することによって、所定の機能を実現する回路ブロックを設計・製造することができる。スタンダードセル６は、Ｐ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ＰＭＯＳ）が形成されるＮ型領域とＮ型ＭＯＳトランジスタ（ＮＭＯＳ）が形成されるＰ型領域とをそれぞれ有している。本開示では、スタンダードセル６は、Ｎ型領域とＰ型領域とがＹ方向に並べて配置されており、かつ、スタンダードセル列７は、１行おきに、Ｎ型領域とＰ型領域との並びが反転しているものとする。なお、スタンダードセル６の内部構造については図示を省略している。
【００３２】
スタンダードセル列７同士の間に、スタンダードセル６に電源電位を供給するローカル電源配線８（右横にＶＶＤＤと記す）と、スタンダードセル６に接地電位を供給するローカル電源配線９（右横にＶＳＳと記す）とが、交互に、配置されている。ローカル電源配線８，９はともに、Ｘ方向に延びるように配置されている。ローカル電源配線８は、そのＹ方向両側のスタンダードセル列７に電源電位を供給する。また、ローカル電源配線９は、そのＹ方向両側のスタンダードセル列７に接地電位を供給する。
【００３３】
スタンダードセル列７やローカル電源配線８，９の上層に、電源電位を供給するグローバル電源配線１１（下にＶＤＤと記す）と、接地電位を供給するグローバル電源配線１２（下にＶＳＳと記す）とが、Ｙ方向に延びるように配置されている。また、スタンダードセル列７やローカル電源配線８，９の上層に、Ｙ方向に延びるように配置されたローカル電源配線１３（下にＶＶＤＤと記す）が設けられている。ローカル電源配線１３は、電源供給を強化するために設けられており、ビア構造１６を介して、その下方を通過するローカル電源配線８と接続されている。また、グローバル電源配線１２は、ビア構造１７を介して、その下方を通過するローカル電源配線９と接続されている。
【００３４】
そして、各ローカル電源配線８に対して、電源スイッチセル２０（ハッチを付している）が設けられている。電源スイッチセル２０は、スタンダードセル６に対する電源供給を遮断するか否かを制御するものであり、制御信号に応じて、ローカル電源配線８と、グローバル電源配線１１とを電気的に接続するか否かを切替可能に構成されたスイッチ素子を有する。ここでは、電源スイッチセル２０はダブルハイトセルであるものとしている。電源スイッチセル２０は、グローバル電源配線１１とローカル電源配線９とが平面視で交差する箇所において、２本のローカル電源配線８の間に、設けられている。ただし、グローバル電源配線１１とローカル電源配線９とが平面視で交差する箇所であっても、電源スイッチセル２０が配置されていない箇所がある。
【００３５】
なお、図２では、電源供給元から電源スイッチセル２０までの電源配線、すなわちグローバル電源配線１１には「ＶＤＤ」と記しており、電源スイッチセル２０を経由した後の電源配線、すなわちローカル電源配線８，１３には「ＶＶＤＤ」と記している。ただし、ＶＤＤとＶＶＤＤは、電源スイッチセル２０が接続状態にある場合において、電源電位は同一である。
【００３６】
図３は本実施形態に係る電源スイッチセル２０の回路構成を示す図である。図３に示すように、電源スイッチセル２０は、直列に接続されたインバータ２１，２２と、スイッチ素子２３とを有する。インバータ２１はＰ型トランジスタＰ１およびＮ型トランジスタＮ１を有し、インバータ２２はＰ型トランジスタＰ２およびＮ型トランジスタＮ２を有する。スイッチ素子２３は、Ｐ型トランジスタＰＳを有する。ノードＩＮ１に制御信号が与えられ、この制御信号はインバータ２１，２２を経由してノードＯＵＴ１から出力される。Ｐ型トランジスタＰＳは、ゲートがインバータ２１，２２の間の中間ノードＭＩＤ１と接続されており、ソースがノードＶＤＤと接続され、ドレインがノードＶＶＤＤと接続されている。制御信号がハイレベルのとき、中間ノードＭＩＤ１の電位はローレベルになり、Ｐ型トランジスタＰＳはオン状態（導通状態）になる。一方、制御信号がローレベルのとき、中間ノードＭＩＤ１の電位はハイレベルになり、Ｐ型トランジスタＰＳはオフ状態（非導通状態）になる。
【００３７】
すなわち、電源スイッチセル２０は、ノードＶＤＤとノードＶＶＤＤとの間の導通／遮断を、制御信号によって切替可能である。電源スイッチセル２０は、ノードＶＤＤがグローバル電源配線１１と接続され、ノードＶＶＤＤがローカル電源配線８と接続される。また、電源ドメインにおいて、電源スイッチセル２０は、制御信号を順次伝達するようチェーン状に接続されている。
【００３８】
また、図３の回路構成では、ノードＭＩＤ１に、Ｐ型ダミートランジスタＤＰ１およびＮ型ダミートランジスタＤＮ１，ＤＮ３が接続されており、ノードＯＵＴ１に、Ｐ型ダミートランジスタＤＰ２およびＮ型ダミートランジスタＤＮ２が接続されている。
【００３９】
図４〜図７は第１実施形態に係る電源スイッチセルのレイアウト構造を示す図であり、図４は全体平面図、図５〜図７は層別の平面図である。具体的には、図５はＶＮＷ  ＦＥＴおよびその下の層を示し、図６はＶＮＷ  ＦＥＴからローカル配線までを示し、図７はローカル配線およびＭ１配線を示す。
【００４０】
なお、図４等の平面図において縦横に走る点線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。例えば、ＶＮＷ  ＦＥＴのグリッドとＭ１配線のグリッドとが、異なる間隔で配置されていてもよい。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
【００４１】
また、本実施形態に係るデバイス構造は、図１５（ａ）の構造を前提としている。ただし、図１４や図１５（ｂ）の構造や、他のデバイス構造を前提とした構造にもなり得る。以降の実施形態についても同様である。また、図を分かりやすくするために、ウェル、ＳＴＩ、各絶縁膜、ボトム上のシリサイド層、トップ上のシリサイド層、および、トップのサイドウォールについては、図示を省略している。以降の図についても同様である。
【００４２】
図４〜図７に示す電源スイッチセルは、Ｘ方向に延びるローカル電源配線（ＶＶＤＤ）４１１，４１３の間に配置されており、その上層をローカル電源配線（ＶＳＳ）４１２が通過している。ローカル電源配線４１１，４１３は図２に示すローカル電源配線８の一部であり、ローカル電源配線４１２は図２に示すローカル電源配線９の一部である。また、Ｍ１配線４２１，４２２がノードＶＤＤに相当しており、Ｍ１配線４２１，４２２はその上層をＹ方向に通過するグローバル電源配線１１と接続されている。Ｍ１配線４３１がノードＩＮ１に対応しており、Ｍ１配線４３２がノードＭＩＤ１に対応しており、Ｍ１配線４３３がノードＯＵＴ１に対応している。
【００４３】
ローカル電源配線４１１の下層から、ローカル電源配線４１１とローカル電源配線４１２との間のほぼ中央付近にかけて、Ｎウェルが形成されている。ローカル電源配線４１３の下層から、ローカル電源配線４１３とローカル電源配線４１２との間のほぼ中央付近にかけて、Ｎウェルが形成されている。
【００４４】
また、Ｘ方向におけるほぼ中央部に位置する、スイッチ素子２３が形成される領域では、ローカル電源配線４１１からローカル電源配線４１３にかけて、Ｎウェルが連続して形成されている。このＮウェルの上部に、Ｐ導電型にドーピングされたボトム領域１１１，１１２が形成されている。ボトム領域１１１は、ビア、ローカル配線を介してローカル電源配線４１１と接続されている。ボトム領域１１２は、ビア、ローカル配線を介してローカル電源配線４１３と接続されている。
【００４５】
ボトム領域１１１上に、２０個（Ｘ方向に４列、Ｙ方向に５行）のＶＮＷが形成されており、各ＶＮＷのボトムがボトム領域１１１と接続されている。ボトム領域１１２上に、２８個（Ｘ方向に４列、Ｙ方向に７行）のＶＮＷが形成されており、各ＶＮＷのボトムがボトム領域１１２と接続されている。ボトム領域１１１，１１２上に形成された計４８個のＶＮＷによって、スイッチ素子２３を構成するＰ型トランジスタＰＳが形成されている。
【００４６】
Ｐ型トランジスタＰＳを構成する４８個のＶＮＷは、Ｙ方向に並ぶＶＮＷ毎にそれぞれ、ゲート配線２１３，２１４，２１５，２１６によって、ゲート同士が接続されている。ゲート配線２１３，２１４，２１５，２１６は、ビアおよびローカル配線を介して、Ｘ方向に延びる、中間ノードＭＩＤ１となるＭ１配線４３２と接続されている。
【００４７】
Ｐ型トランジスタＰＳを構成するＶＮＷのうち、ボトム領域１１１上に形成されたＶＮＷは、Ｙ方向に並ぶＶＮＷ毎にそれぞれ、ローカル配線３２１，３２２，３２３，３２４によって、トップ同士が接続されている。ローカル配線３２１，３２２，３２３，３２４は、ビアを介して、グローバル電源配線１１と接続された、Ｘ方向に延びるＭ１配線４２１と接続されている。
【００４８】
Ｐ型トランジスタＰＳを構成するＶＮＷのうち、ボトム領域１１２上に形成されたＶＮＷは、Ｙ方向に並ぶＶＮＷ毎にそれぞれ、ローカル配線３２５，３２６，３２７，３２８によって、トップ同士が接続されている。ローカル配線３２５，３２６，３２７，３２８は、ビアを介して、グローバル電源配線１１と接続された、Ｘ方向に延びるＭ１配線４２２と接続されている。
【００４９】
スイッチ素子２３の図面左側の領域において、ローカル電源配線４１１の近傍に、ボトム領域１１３が形成されている。ローカル電源配線４１２の下に、Ｙ方向に延びるように、ボトム領域１１４が形成されている。ローカル電源配線４１３の近傍に、ボトム領域１１５が形成されている。ボトム領域１１３は、ビア、ローカル配線３１７を介してＭ１配線４２１と接続されており、Ｍ１配線４２１から電源電圧ＶＤＤが供給される。ボトム領域１１４は、ビア、ローカル配線を介してＭ１配線４１２と接続されており、Ｍ１配線４１２から電源電圧ＶＳＳが供給される。ボトム領域１１５は、ビア、ローカル配線３１９を介してＭ１配線４２２と接続されており、Ｍ１配線４２２から電源電圧ＶＤＤが供給される。
【００５０】
インバータ２１を構成するＰ型トランジスタＰ１およびＮ型トランジスタＮ１、並びに、インバータ２２を構成するＰ型トランジスタＰ２およびＮ型トランジスタＮ２は、それぞれ、２個のＶＮＷによって構成されている。
【００５１】
トランジスタＰ１は、ボトム領域１１３上に形成されており、ボトムがボトム領域１１３と接続されている。トランジスタＮ１は、ボトム領域１１４上に形成されており、ボトムがボトム領域１１４と接続されている。トランジスタＰ１，Ｎ１は、Ｙ方向に延びるゲート配線２１１によって、ゲート同士が接続されている。ゲート配線２１１は、ビア、ローカル配線３１２を介して、ノードＩＮ１となるＭ１配線４３１と接続されている。トランジスタＰ１のトップは、ローカル配線３１１に接続されている。ローカル配線３１１は、ビア、Ｍ１配線４４１、ローカル配線３３１、ビアを介して、中間ノードＭＩＤ１となるＭ１配線４３２と接続されている。トランジスタＮ１のトップは、ローカル配線３１３に接続されている。ローカル配線３１３は、ビアを介して、中間ノードＭＩＤ１となるＭ１配線４３２と接続されている。
【００５２】
トランジスタＰ２は、ボトム領域１１５上に形成されており、ボトムがボトム領域１１５と接続されている。トランジスタＮ２は、ボトム領域１１４上に形成されており、ボトムがボトム領域１１４と接続されている。トランジスタＰ２，Ｎ２は、Ｙ方向に延びるゲート配線２１２によって、ゲート同士が接続されている。ゲート配線２１２は、ビア、ローカル配線３１５を介して、Ｍ１配線４３４と接続されている。Ｍ１配線４３４は、ビア、ローカル配線３１８、ビアを介して、中間ノードＭＩＤ１となるＭ１配線４３２と接続されている。トランジスタＰ２のトップは、ローカル配線３１６に接続されている。ローカル配線３１６は、ビア、Ｍ１配線４４２、ローカル配線３３２、ビアを介して、ノードＯＵＴ１となるＭ１配線４３３と接続されている。トランジスタＮ２のトップは、ローカル配線３１４に接続されている。ローカル配線３１４は、ビアを介して、ノードＯＵＴ１となるＭ１配線４３３と接続されている。
【００５３】
インバータ２１，２２を構成するトランジスタＰ１，Ｎ１，Ｎ２，Ｐ２の図面左側に、Ｐ型ダミートランジスタＤＰ１，ＤＰ２およびＮ型ダミートランジスタＤＮ１，ＤＮ２が配置されている。トランジスタＤＰ１，ＤＮ１，ＤＮ２，ＤＰ２は、それぞれ、２個のＶＮＷによって構成されており、この順で、Ｙ方向に並べて配置されている。
【００５４】
トランジスタＤＰ１，ＤＮ１は、ゲート配線２２１によって、ゲート同士が接続されており、トップがローカル配線３３１と接続されている。ローカル配線３３１は、ビアを介して中間ノードＭＩＤ１となるＭ１配線４３２と接続されている。トランジスタＤＰ２，ＤＮ２は、ゲート配線２２２によって、ゲート同士が接続されており、トップがローカル配線３３２と接続されている。ローカル配線３３２は、ビアを介してノードＯＵＴ１となるＭ１配線４３３と接続されている。
【００５５】
インバータ２１，２２を構成するトランジスタＰ１，Ｎ１，Ｎ２，Ｐ２の図面右側に、Ｎ型ダミートランジスタＤＮ３が配置されている。トランジスタＤＮ３は、Ｙ方向に並ぶ４個のＶＮＷによって構成されている。トランジスタＤＮ３は、トップがローカル配線３１８と接続されている。ローカル配線３１８は、ビアを介して中間ノードＭＩＤ１となるＭ１配線４３２と接続されている。
【００５６】
また、スイッチ素子２３のＸ方向における両側に、タップ領域３１，３２が形成されている。タップ領域３１，３２は、Ｎウェルに電源電圧ＶＤＤを供給し、ＰウェルまたはＰ基板に電源電圧ＶＳＳを供給する。
【００５７】
タップ領域３１，３２において、Ｎウェルの上部に、Ｎ導電型にドーピングされたボトム領域１２１，１２３，１２４，１２６が形成されている。ボトム領域１２１，１２４は、ビア、ローカル配線を介してＭ１配線４２１と接続されており、Ｍ１配線４２１から電源電圧ＶＤＤが供給される。ボトム領域１２３，１２６は、ビア、ローカル配線を介してＭ１配線４２２と接続されており、Ｍ１配線４２２から電源電圧ＶＤＤが供給される。
【００５８】
タップ領域３１，３２において、Ｐ基板またはＰウェルの上部に、Ｐ導電型にドーピングされたボトム領域１２２，１２５が形成されている。ボトム領域１２２，１２５は、ビア、ローカル配線を介してＭ１配線４１２と接続されており、Ｍ１配線４１２から電源電圧ＶＳＳが供給される。
【００５９】
また、スイッチ素子２３が構成された領域とタップ領域３１，３２との間に、ダミートランジスタ４１，４２が、それぞれ配置されている。これにより、スイッチ素子２３が構成された領域とタップ領域３１，３２との間の間隔を確保している。また、タップ領域３２と電源スイッチセルの図面右側の端との間に、ダミートランジスタ４３，４４が配置されている。これにより、タップ領域３２と、電源スイッチの右側に隣接するセルとの間の間隔を確保している。
【００６０】
本実施形態に係る電源スイッチセルのレイアウト構造は、例えば、次のような特徴を有する。
【００６１】
スイッチ素子２３を構成するＰ型トランジスタＰＳは、４８個のＶＮＷによって構成されている。そして、４８個のＶＮＷのトップが、グローバル電源配線１１に接続されたＭ１配線４２１，４２２に接続されている。これにより、電源電圧ＶＤＤの供給経路における抵抗値を抑制することができ、電源電圧降下を抑制することができる。また、４８個のＶＮＷのボトムが接続されたボトム領域１１１，１１２は、ローカル電源配線４１１，４１３の下層まで延伸されており、平面視でローカル電源配線４１１，４１３と重なる部分において、ローカル電源配線４１１，４１３と接続されている。これにより、電源電圧ＶＤＤの供給経路における抵抗値を抑制することができる。
【００６２】
図面左側のセル端近傍に、ダミートランジスタＤＰ１，ＤＮ１，ＤＰ２，ＤＮ２が配置されている。また、図面右側のセル端近傍に、ダミートランジスタ４３，４４が配置されている。これにより、電源スイッチセルのＸ方向における両側に配置された他のスタンダードセルについて、トランジスタの性能予測可能性が保たれる。なお、ダミートランジスタは、配置しなくてもかまわない。ただし、ダミートランジスタを配置することによって、トランジスタのパターン均一性が向上する。
【００６３】
なお、ボトム領域１１１は２０個のＶＮＷが共通に接続された矩形状のものとし、ボトム領域１１２は２８個のＶＮＷが共通に接続された矩形状のものとしたが、ＶＮＷのボトムが接続されるボトム領域の形状はこれに限られるものではない。例えば、ボトム領域１１１を短冊状に４本に分割して形成し、Ｙ方向に並ぶ５個のＶＮＷ毎に、それぞれ接続してもよい。
【００６４】
（第２実施形態）
第１実施形態では、電源スイッチセル２０は１個のスイッチ素子２３を含むものとした。本実施形態では、電源スイッチセル２０は、駆動能力が異なる２個のスイッチ素子を含むものとする。
【００６５】
図８は本実施形態に係る電源スイッチセル２０の回路構成例である。図８に示すように、電源スイッチセル２０は、スイッチ素子２３，２８を含む。スイッチ素子２３はＰ型トランジスタＰＳＳによって構成されており、スイッチ素子２８はＰ型トランジスタＰＷＳによって構成されている。ここでは、スイッチ素子２８を構成するＰ型トランジスタＰＷＳは、スイッチ素子２３を構成するＰ型トランジスタＰＳＳよりも駆動能力が低いものとする。
【００６６】
すなわち、電源スイッチセル２０は、直列に接続されたインバータ２１，２２と、スイッチ素子２３とを有する。インバータ２１はＰ型トランジスタＰ１およびＮ型トランジスタＮ１を有し、インバータ２２はＰ型トランジスタＰ２およびＮ型トランジスタＮ２を有する。スイッチ素子２３は、Ｐ型トランジスタＰＳＳを有する。ノードＩＮ１に制御信号が与えられ、この制御信号はインバータ２１，２２を経由してノードＯＵＴ１から出力される。Ｐ型トランジスタＰＳＳは、ゲートがインバータ２１，２２の間の中間ノードＭＩＤ１と接続されており、ソースがノードＶＤＤと接続され、ドレインがノードＶＶＤＤと接続されている。制御信号がハイレベルのとき、中間ノードＭＩＤ１の電位はローレベルになり、Ｐ型トランジスタＰＳＳはオン状態（導通状態）になる。一方、制御信号がローレベルのとき、中間ノードＭＩＤ１の電位はハイレベルになり、Ｐ型トランジスタＰＳＳはオフ状態（非導通状態）になる。
【００６７】
また、電源スイッチセル２０は、直列に接続されたインバータ２６，２７と、スイッチ素子２８とを有する。インバータ２６はＰ型トランジスタＰ３およびＮ型トランジスタＮ３を有し、インバータ２７はＰ型トランジスタＰ４およびＮ型トランジスタＮ４を有する。スイッチ素子２８は、Ｐ型トランジスタＰＷＳを有する。ノードＩＮ２に制御信号が与えられ、この制御信号はインバータ２６，２７を経由してノードＯＵＴ２から出力される。Ｐ型トランジスタＰＷＳは、ゲートがインバータ２６，２７の間の中間ノードＭＩＤ２と接続されており、ソースがノードＶＤＤと接続され、ドレインがノードＶＶＤＤと接続されている。制御信号がハイレベルのとき、中間ノードＭＩＤ２の電位はローレベルになり、Ｐ型トランジスタＰＷＳはオン状態（導通状態）になる。一方、制御信号がローレベルのとき、中間ノードＭＩＤ２の電位はハイレベルになり、Ｐ型トランジスタＰＷＳはオフ状態（非導通状態）になる。
【００６８】
すなわち、電源スイッチセル２０は、ノードＶＤＤとノードＶＶＤＤとの間の導通／遮断を、２個の制御信号によって切替可能である。電源スイッチセル２０は、ノードＶＤＤがグローバル電源配線１１と接続され、ノードＶＶＤＤがローカル電源配線８と接続される。また、電源ドメインにおいて、電源スイッチセル２０は、２個の制御信号をそれぞれ順次伝達するようチェーン状に接続されている。
【００６９】
また、ノードＭＩＤ１に、Ｐ型ダミートランジスタＤＰ１およびＮ型ダミートランジスタＤＮ１，ＤＮ３が接続されており、ノードＯＵＴ１に、Ｐ型ダミートランジスタＤＰ２およびＮ型ダミートランジスタＤＮ２が接続されている。また、ノードＭＩＤ２に、Ｐ型ダミートランジスタＤＰ４およびＮ型ダミートランジスタＤＮ４，ＤＮ６が接続されており、ノードＯＵＴ２に、Ｐ型ダミートランジスタＤＰ５およびＮ型ダミートランジスタＤＮ５が接続されている。
【００７０】
図９〜図１２は第２実施形態に係る電源スイッチセルのレイアウト構造の例を示す図であり、図９は全体平面図、図１０〜図１２は層別の平面図である。具体的には、図１０はＶＮＷ  ＦＥＴおよびその下の層を示し、図１１はＶＮＷ  ＦＥＴからローカル配線までを示し、図１２はローカル配線およびＭ１配線を示す。なお、ここでは、第１実施形態と共通の構成要素については、説明を省略する場合がある。
【００７１】
図９〜図１２に示す電源スイッチセルは、Ｘ方向に延びるローカル電源配線（ＶＶＤＤ）４１１，４１３の間に配置されており、その上層をローカル電源配線（ＶＳＳ）４１２が通過している。ローカル電源配線４１１，４１３は図２に示すローカル電源配線８の一部であり、ローカル電源配線４１２は図２に示すローカル電源配線９の一部である。また、Ｍ１配線４２１，４２２がノードＶＤＤに相当しており、Ｍ１配線４２１，４２２はその上層をＹ方向に通過するグローバル電源配線１１と接続されている。Ｍ１配線４３１がノードＩＮ１に対応しており、Ｍ１配線４３２がノードＭＩＤ１に対応しており、Ｍ１配線４３３がノードＯＵＴ１に対応している。Ｍ１配線４５１がノードＩＮ２に対応しており、Ｍ１配線４５２がノードＭＩＤ２に対応しており、Ｍ１配線４５３がノードＯＵＴ２に対応している。
【００７２】
ローカル電源配線４１１の下層から、ローカル電源配線４１１とローカル電源配線４１２との間のほぼ中央付近にかけて、Ｎウェルが形成されている。ローカル電源配線４１３の下層から、ローカル電源配線４１３とローカル電源配線４１２との間のほぼ中央付近にかけて、Ｎウェルが形成されている。
【００７３】
また、Ｘ方向におけるほぼ中央部に位置する、スイッチ素子２３，２８が形成される領域では、ローカル電源配線４１１からローカル電源配線４１３にかけて、Ｎウェルが連続して形成されている。このＮウェルの上部に、Ｐ導電型にドーピングされたボトム領域１１１，１１２が形成されている。ボトム領域１１１は、ビア、ローカル配線を介してローカル電源配線４１１と接続されている。ボトム領域１１２は、ビア、ローカル配線を介してローカル電源配線４１３と接続されている。
【００７４】
ボトム領域１１１上に、Ｘ方向に４列、ＶＮＷが形成されており、各ＶＮＷのボトムがボトム領域１１１と接続されている。図面左側３列はＶＮＷが５個ずつ並んでおり、図面最右列は４個のＶＮＷが並んでいる。ボトム領域１１２上に、２８個（Ｘ方向に４列、Ｙ方向に７行）のＶＮＷが形成されており、各ＶＮＷのボトムがボトム領域１１２と接続されている。ボトム領域１１１に形成されたＶＮＷのうち図面左側３列の１５個のＶＮＷと、ボトム領域１１２上に形成された２８個のＶＮＷ、計４３個のＶＮＷによって、スイッチ素子２３を構成するＰ型トランジスタＰＳＳが形成されている。ボトム領域１１１に形成されたＶＮＷのうち図面最右列の４個のＶＮＷによって、スイッチ素子２８を構成するＰ型トランジスタＰＷＳが形成されている。
【００７５】
Ｐ型トランジスタＰＳＳを構成する４３個のＶＮＷは、Ｙ方向に並ぶＶＮＷ毎にそれぞれ、ゲート配線２１３，２１４，２１５，２３１によって、ゲート同士が接続されている。ゲート配線２１３，２１４，２１５，２３１は、ビアおよびローカル配線を介して、Ｘ方向に延びる、中間ノードＭＩＤ１となるＭ１配線４３２と接続されている。
【００７６】
Ｐ型トランジスタＰＷＳを構成する４個のＶＮＷは、ゲート配線２３２によって、ゲート同士が接続されている。ゲート配線２３２は、ビアおよびローカル配線を介して、Ｘ方向に延びる、中間ノードＭＩＤ２となるＭ１配線４５２と接続されている。
【００７７】
Ｐ型トランジスタＰＳＳを構成するＶＮＷのうち、ボトム領域１１１上に形成されたＶＮＷは、Ｙ方向に並ぶＶＮＷ毎に、ローカル配線３２１，３２２，３２３によって、トップ同士が接続されている。ローカル配線３２１，３２２，３２３は、ビアを介して、グローバル電源配線１１と接続された、Ｘ方向に延びるＭ１配線４２１と接続されている。Ｐ型トランジスタＰＷＳを構成する、ボトム領域１１１上に形成されたＶＮＷは、ローカル配線３３１によって、トップ同士が接続されている。ローカル配線３３１は、ビアを介して、グローバル電源配線１１と接続された、Ｘ方向に延びるＭ１配線４２１と接続されている。
【００７８】
Ｐ型トランジスタＰＳＳを構成するＶＮＷのうち、ボトム領域１１２上に形成されたＶＮＷは、Ｙ方向に並ぶＶＮＷ毎に、ローカル配線３２５，３２６，３２７，３２８によって、トップ同士が接続されている。ローカル配線３２５，３２６，３２７，３２８は、ビアを介して、グローバル電源配線１１と接続された、Ｘ方向に延びるＭ１配線４２２と接続されている。
【００７９】
スイッチ素子２３，２８の図面左側の領域のレイアウト構造は、第１実施形態で説明した、スイッチ素子２３の図面左側の領域のレイアウト構造と同様である。
【００８０】
スイッチ素子２３，２８の図面右側の領域において、ローカル電源配線４１１の近傍に、ボトム領域１３１が形成されている。ローカル電源配線４１２の下に、Ｙ方向に延びるように、ボトム領域１３２が形成されている。ローカル電源配線４１３の近傍に、ボトム領域１３３が形成されている。ボトム領域１３１は、ビア、ローカル配線３４７を介してＭ１配線４２１と接続されており、Ｍ１配線４２１から電源電圧ＶＤＤが供給される。ボトム領域１３２は、ビア、ローカル配線を介してＭ１配線４１２と接続されており、Ｍ１配線４１２から電源電圧ＶＳＳが供給される。ボトム領域１３３は、ビア、ローカル配線３４９を介してＭ１配線４２２と接続されており、Ｍ１配線４２２から電源電圧ＶＤＤが供給される。
【００８１】
インバータ２６を構成するＰ型トランジスタＰ３およびＮ型トランジスタＮ３、並びに、インバータ２７を構成するＰ型トランジスタＰ４およびＮ型トランジスタＮ４は、それぞれ、２個のＶＮＷによって構成されている。
【００８２】
トランジスタＰ３は、ボトム領域１３１上に形成されており、ボトムがボトム領域１３１と接続されている。トランジスタＮ３は、ボトム領域１３２上に形成されており、ボトムがボトム領域１３２と接続されている。トランジスタＰ３，Ｎ３は、Ｙ方向に延びるゲート配線２４１によって、ゲート同士が接続されている。ゲート配線２４１は、ビア、ローカル配線３４２を介して、ノードＩＮ２となるＭ１配線４５１と接続されている。トランジスタＰ３のトップは、ローカル配線３４１に接続されている。ローカル配線３４１は、ビア、Ｍ１配線４６１、ローカル配線３５１、ビアを介して、中間ノードＭＩＤ２となるＭ１配線４５２と接続されている。トランジスタＮ３のトップは、ローカル配線３４３に接続されている。ローカル配線３４３は、ビアを介して、中間ノードＭＩＤ２となるＭ１配線４５２と接続されている。
【００８３】
トランジスタＰ４は、ボトム領域１３３上に形成されており、ボトムがボトム領域１３３と接続されている。トランジスタＮ４は、ボトム領域１３２上に形成されており、ボトムがボトム領域１３２と接続されている。トランジスタＰ４，Ｎ４は、Ｙ方向に延びるゲート配線２４２によって、ゲート同士が接続されている。ゲート配線２４２は、ビア、ローカル配線３４５を介して、Ｍ１配線４５４と接続されている。Ｍ１配線４５４は、ビア、ローカル配線３４８、ビアを介して、中間ノードＭＩＤ２となるＭ１配線４５２と接続されている。トランジスタＰ４のトップは、ローカル配線３４６に接続されている。ローカル配線３４６は、ビア、Ｍ１配線４６２、ローカル配線３５２、ビアを介して、ノードＯＵＴ２となるＭ１配線４５３と接続されている。トランジスタＮ４のトップは、ローカル配線３４４に接続されている。ローカル配線３４４は、ビアを介して、ノードＯＵＴ２となるＭ１配線４５３と接続されている。
【００８４】
インバータ２６，２７を構成するトランジスタＰ３，Ｎ３，Ｎ４，Ｐ４の図面右側に、Ｐ型ダミートランジスタＤＰ４，ＤＰ５およびＮ型ダミートランジスタＤＮ４，ＤＮ５が配置されている。トランジスタＤＰ４，ＤＮ４，ＤＮ５，ＤＰ５は、それぞれ、２個のＶＮＷによって構成されており、この順で、Ｙ方向に並べて配置されている。
【００８５】
トランジスタＤＰ４，ＤＮ４は、ゲート配線２５１によって、ゲート同士が接続されており、トップがローカル配線３５１と接続されている。ローカル配線３５１は、ビアを介して中間ノードＭＩＤ２となるＭ１配線４５２と接続されている。トランジスタＤＰ５，ＤＮ５は、ゲート配線２５２によって、ゲート同士が接続されており、トップがローカル配線３５２と接続されている。ローカル配線３５２は、ビアを介してノードＯＵＴ２となるＭ１配線４５３と接続されている。
【００８６】
インバータ２６，２７を構成するトランジスタＰ３，Ｎ３，Ｎ４，Ｐ４の図面左側に、Ｎ型ダミートランジスタＤＮ６が配置されている。トランジスタＤＮ６は、Ｙ方向に並ぶ４個のＶＮＷによって構成されている。トランジスタＤＮ６は、トップがローカル配線３４８と接続されている。ローカル配線３４８は、ビアを介して中間ノードＭＩＤ２となるＭ１配線４５２と接続されている。
【００８７】
また、スイッチ素子２３，２８のＸ方向における両側に、タップ領域３１，３２が形成されている。タップ領域３１，３２のレイアウト構造は、第１実施形態で示したレイアウト構造と同様である。また、スイッチ素子２３，２８が構成された領域とタップ領域３１，３２との間に、ダミートランジスタ４１，４２が、それぞれ配置されている。これにより、スイッチ素子２３，２８が構成された領域とタップ領域３１，３２との間の間隔を確保している。
【００８８】
本実施形態に係る電源スイッチセルのレイアウト構造は、例えば、次のような特徴を有する。
【００８９】
ボトム領域１１１に、スイッチ素子２３が有するＰ型トランジスタＰＳＳを構成する１５個のＶＮＷ、および、スイッチ素子２８が有するＰ型トランジスタＰＷＳを構成する４個のＶＮＷのボトムが、共通に接続されている。すなわち、Ｐ型トランジスタＰＳＳとＰ型トランジスタＰＷＳとがボトム領域を共用しているので、電源電圧ＶＤＤの供給経路における抵抗値を抑制することができる。
【００９０】
また、スイッチ素子２３を構成するＰ型トランジスタＰＳＳは４３個のＶＮＷによって構成されており、スイッチ素子２８を構成するＰ型トランジスタＰＷＳは４個のＶＮＷによって構成されている。そして、これら計４７個のＶＮＷのトップが、グローバル電源配線１１に接続されたＭ１配線４２１，４２２に接続されている。これにより、電源電圧ＶＤＤの供給経路における抵抗値を抑制することができ、電源電圧降下を抑制することができる。また、４７個のＶＮＷのボトムが接続されたボトム領域１１１，１１２は、ローカル電源配線４１１，４１３の下層まで延伸されており、平面視でローカル電源配線４１１，４１３と重なる部分において、ローカル電源配線４１１，４１３と接続されている。これにより、電源電圧ＶＤＤの供給経路における抵抗値を抑制することができる。
【００９１】
図面左側のセル端近傍に、ダミートランジスタＤＰ１，ＤＮ１，ＤＰ２，ＤＮ２が配置されている。また、図面右側のセル端近傍に、ダミートランジスタＤＰ４，ＤＮ４，ＤＰ５，ＤＮ５が配置されている。これにより、電源スイッチセルのＸ方向における両側に配置された他のスタンダードセルについて、トランジスタの性能予測可能性が保たれる。なお、ダミートランジスタは、配置しなくてもよい。ただし、ダミートランジスタを配置することによって、トランジスタのパターン均一性が向上する。
【００９２】
なお、ボトム領域１１１は１９個のＶＮＷが共通に接続された矩形状のものとし、ボトム領域１１２は２８個のＶＮＷが共通に接続された矩形状のものとしたが、ＶＮＷのボトムが接続されるボトム領域の形状はこれに限られるものではない。例えば、ボトム領域１１２を短冊状に４本に分割して形成し、Ｙ方向に並ぶ７個のＶＮＷ毎に、それぞれ接続してもよい。
【００９３】
（変形例）
図１３は変形例に係る電源スイッチセルのレイアウト構造を示す全体平面図である。図１３に示すレイアウト構造は、図４に示す第１実施形態に係る電源スイッチセルのレイアウト構造をベースにして変形を加えたものである。ここでは、図４のレイアウト構造と共通の構成については説明を省略する。
【００９４】
図１３のレイアウト構造では、Ｙ方向におけるセル全体にわたって一体となった、ボトム領域１０１が形成されている。すなわち、図４におけるボトム領域１１１，１１２が、Ｍ１配線４３２の下方において連結された構成となっている（破線Ａ１）。この構成により、ボトム領域１０１上に形成されたＶＮＷによって構成されたスイッチ素子２３は、全体として、ローカル電源配線４１１にもローカル電源配線４１３にも、直接、電流を供給することができる。したがって、電源強化を実現することができる。
【００９５】
また、図１３のレイアウト構造では、ダミートランジスタ４１が形成された領域において、ローカル配線３０１が、ビアを介して、電源電圧ＶＤＤを供給するＭ１配線４２１，４２２と接続されている（破線Ａ２）。また、ダミートランジスタ４２が形成された領域において、ローカル配線３０２が、ビアを介して、電源電圧ＶＤＤを供給するＭ１配線４２１，４２２と接続されている（破線Ａ２）。この構成により、電源スイッチセル内で、電源電圧ＶＤＤを供給するＭ１配線４２１，４２２が互いに接続されるので、電源強化を実現することができる。
【００９６】
なお、本変形例は、第２実施形態に係る電源スイッチセルのレイアウト構造に適用してもかまわない。
【００９７】
（他の実施形態）
なお、上述の実施形態では、スイッチ素子２３，２８のＸ方向における両側にタップ領域３１，３２をそれぞれ設けるものとしたが、これに限られるものではない。例えば、タップ領域を、スイッチ素子２３，２８の一方の側のみに設けてもよいし、あるいは、設けなくてもかまわない。ただし、上述したレイアウト構造では、Ｐ基板またはＰウェルは、スイッチ素子２３，２８の存在によって、Ｘ方向において２つに分断されている。このため、タップ領域、特にＰ基板またはＰウェルに電源電圧ＶＳＳを供給する構成は、スイッチ素子２３，２８の両側にそれぞれ設けることが好ましい。
【００９８】
また、上述の実施形態では、グローバル電源配線１１に接続されており、電源電圧ＶＤＤを供給するＭ１配線４２１，４２２は、２グリッド幅を有する太い配線であるものとしたが、これに限られるものではない。例えば、他のＭ１配線と同一幅の配線を２本、配置するようにしてもよい。
【００９９】
また、図３や図８に示した電源スイッチセルの回路構成はあくまでも一例であり、電源スイッチセルは、制御信号に応じて、ローカル電源配線とグローバル電源配線とを電気的に接続するか否かを切替可能に構成されたスイッチ素子を備えていればよい。例えば図３において、インバータ２１，２２に代えてバッファを用いてもよい。この場合は、制御信号の論理と接続／遮断との関係が上で説明したものと逆になる。また、上述した実施形態では、電源スイッチセルはダブルハイトセルとしたが、これに限られるものではなく、例えばシングルハイトセルとしてもよい。
【産業上の利用可能性】
【０１００】
本開示では、ＶＮＷ  ＦＥＴを用いた電源スイッチセルについて、小面積であり、かつ、電源電圧降下が抑制可能なレイアウト構造を実現できるので、例えば、ＬＳＩの性能向上や小型化に有効である。
【符号の説明】
【０１０１】
６  スタンダードセル
８  ローカル電源配線
１１  グローバル電源配線
２０  電源スイッチセル
２３  スイッチ素子
２８  スイッチ素子（第２スイッチ素子）
１１１，１１２  ボトム領域
４１１，４１３  ローカル電源配線
４２１，４２２  グローバル電源配線と接続されたＭ１配線
ＰＤ１〜ＰＤ４  電源ドメイン
【図１】
2019194007.tif 000003
【図２】
2019194007.tif 000004
【図３】
2019194007.tif 000005
【図４】
2019194007.tif 000006
【図５】
2019194007.tif 000007
【図６】
2019194007.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】令和2年9月24日(2020.9.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
グローバル電源配線と、
電源ドメインとを備え、
前記電源ドメインは、
ローカル電源配線と、
前記ローカル電源配線と接続された複数のスタンダードセルと、
電源スイッチセルとを備え、
前記電源スイッチセルは、
前記グローバル電源配線と前記ローカル電源配線とを電気的に接続するか否かを切替可能に構成されたスイッチ素子を備え、
前記スイッチ素子は、１つまたは複数のＶＮＷ（Vertical Nanowire：縦型ナノワイヤ）  ＦＥＴによって構成されており、
前記スイッチ素子を構成するＶＮＷ  ＦＥＴは、トップ電極が、前記グローバル電源配線と接続されている
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記電源スイッチセルは、
前記ローカル電源配線と平面視で重なりを有しており、かつ、前記ローカル電源配線と重なる領域において、前記ローカル電源配線と接続されているボトム領域を備え、
前記スイッチ素子を構成するＶＮＷ  ＦＥＴのうち少なくともいずれかは、ボトム電極が前記ボトム領域に接続されている
ことを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記電源スイッチセルは、
前記グローバル電源配線と前記ローカル電源配線とを電気的に接続するか否かを切替可能に構成されており、前記スイッチ素子よりも駆動能力が低い第２スイッチ素子を備え、
前記第２スイッチ素子は、１つまたは複数のＶＮＷ  ＦＥＴによって構成されている
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
前記第２スイッチ素子を構成するＶＮＷ  ＦＥＴは、トップ電極が、前記グローバル電源配線と接続されている
ことを特徴とする半導体集積回路装置。
【請求項５】
請求項３記載の半導体集積回路装置において、
前記電源スイッチセルは、
前記ローカル電源配線と平面視で重なりを有しており、かつ、前記ローカル電源配線と重なる領域において、前記ローカル電源配線と接続されているボトム領域を備え、
前記スイッチ素子を構成するＶＮＷ  ＦＥＴのうち少なくともいずれか、および、前記第２スイッチ素子を構成するＶＮＷ  ＦＥＴは、ボトム電極が前記ボトム領域に接続されている
ことを特徴とする半導体集積回路装置。
【請求項６】
請求項１記載の半導体集積回路装置において、
前記ローカル電源配線は、第１方向に延びており、
前記電源スイッチセルは、
前記第１方向におけるセル端の少なくともいずれか一方と、前記スイッチ素子との間に、ダミーＶＮＷ  ＦＥＴが配置されている
ことを特徴とする半導体集積回路装置。
【請求項７】
グローバル電源配線と、
電源ドメインとを備え、
前記電源ドメインは、
ローカル電源配線と、
前記ローカル電源配線と接続された複数のスタンダードセルと、
電源スイッチセルとを備え、
前記ローカル電源配線は、
第１方向に並行して延びており、第１電源電位を供給する第１および第２電源配線と、
前記第１電源配線と前記第２電源配線との間において前記第１方向に延びており、前記第１電源電位と異なる第２電源電位を供給する第３電源配線とを含み、
前記電源スイッチセルは、
前記グローバル電源配線と前記第１および第２電源配線とを電気的に接続するか否かを切替可能に構成されたスイッチ素子と、
前記第３電源配線と平面視で重なりを有する、ボトム領域とを備え、
前記スイッチ素子は、前記第１電源配線と前記第３電源配線との間の領域に配置された１つまたは複数の第１ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ）  ＦＥＴと、前記第２電源配線と前記第３電源配線との間の領域に配置された１つまたは複数の第２ＶＮＷ  ＦＥＴとを備えており、
前記第１および第２ＶＮＷ  ＦＥＴは、トップ電極が、前記グローバル電源配線と接続されており、ボトム電極が前記ボトム領域と接続されている
ことを特徴とする半導体集積回路装置。
【請求項８】
請求項７記載の半導体集積回路装置において、
前記ボトム領域は、前記第１および第２電源配線と平面視で重なりを有しており、かつ、前記第１および第２電源配線と重なる領域において、前記第１および第２電源配線とそれぞれ接続されている
ことを特徴とする半導体集積回路装置。
【請求項９】
請求項７記載の半導体集積回路装置において、
前記電源スイッチセルは、
前記グローバル電源配線と前記第１および第２電源配線とを電気的に接続するか否かを切替可能に構成されており、前記スイッチ素子よりも駆動能力が低い第２スイッチ素子を備え、
前記第２スイッチ素子は、１つまたは複数のＶＮＷ  ＦＥＴによって構成されている
ことを特徴とする半導体集積回路装置。
【請求項１０】
請求項９記載の半導体集積回路装置において、
前記第２スイッチ素子を構成するＶＮＷ  ＦＥＴは、トップ電極が、前記グローバル電源配線と接続されている
ことを特徴とする半導体集積回路装置。
【請求項１１】
請求項９記載の半導体集積回路装置において、
前記第２スイッチ素子を構成するＶＮＷ  ＦＥＴは、ボトム電極が前記ボトム領域に接続されている
ことを特徴とする半導体集積回路装置。
【請求項１２】
請求項７記載の半導体集積回路装置において、
前記電源スイッチセルは、
前記第１方向におけるセル端の少なくともいずれか一方と、前記スイッチ素子との間に、ダミーＶＮＷ  ＦＥＴが配置されている
ことを特徴とする半導体集積回路装置。
【請求項１３】
請求項７記載の半導体集積回路装置において、
前記電源スイッチセルは、
前記グローバル電源配線と接続されており、前記第１電源配線と前記第３電源配線との間の領域に配置された第４電源配線と、
前記グローバル電源配線と接続されており、前記第２電源配線と前記第３電源配線との間の領域に配置された第５電源配線とを備える
ことを特徴とする半導体集積回路装置。
【請求項１４】
請求項１３記載の半導体集積回路装置において、
前記電源スイッチセルは、
前記第４電源配線と前記第５電源配線とを接続する配線を備える
ことを特徴とする半導体集積回路装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
【図１】実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図
【図２】実施形態に係る電源ドメインのレイアウト構成を示す平面図
【図３】第１実施形態に係る電源スイッチセルの回路構成例
【図４】第１実施形態に係る電源スイッチセルのレイアウト構造を示す平面図
【図５】図４のレイアウト構造の層別の平面図
【図６】図４のレイアウト構造の層別の平面図
【図７】図４のレイアウト構造の層別の平面図
【図８】第２実施形態に係る電源スイッチセルの回路構成例
【図９】第２実施形態に係る電源スイッチセルのレイアウト構造を示す平面図
【図１０】図９のレイアウト構造の層別の平面図
【図１１】図９のレイアウト構造の層別の平面図
【図１２】図９のレイアウト構造の層別の平面図
【図１３】変形例に係る電源スイッチセルのレイアウト構造を示す平面図
【図１４】縦型ナノワイヤＦＥＴの基本構造例を示す模式図であり、（ａ）は断面図、（ｂ）は平面図
【図１５】（ａ），（ｂ）は縦型ナノワイヤＦＥＴの基本構造例であって、ローカル配線を用いた構造例を示す模式断面図
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００９５
【補正方法】変更
【補正の内容】
【００９５】
また、図１３のレイアウト構造では、ダミートランジスタ４１が形成された領域において、ローカル配線３０１が、ビアを介して、電源電圧ＶＤＤを供給するＭ１配線４２１，４２２と接続されている（破線Ａ２）。また、ダミートランジスタ４２が形成された領域において、ローカル配線３０２が、ビアを介して、電源電圧ＶＤＤを供給するＭ１配線４２１，４２２と接続されている（破線Ａ３）。この構成により、電源スイッチセル内で、電源電圧ＶＤＤを供給するＭ１配線４２１，４２２が互いに接続されるので、電源強化を実現することができる。
【国際調査報告】
2019194007.tif 000018
2019194007.tif 000019
2019194007.tif 000020
2019194007.tif 000021