(57)【要約】  位相同期回路は、第１の遅延量が調整可能であり、前記第１の遅延量で第１の参照クロック信号を遅延し、第１の遅延参照クロック信号を出力する第１の遅延回路（３１１）と、前記第１の遅延参照クロック信号と第１の出力クロック信号の位相を比較し、前記比較の結果に基づいて第１のクロック制御信号を生成する第１のクロック制御回路（３１２〜３１４，３１６）と、前記第１のクロック制御信号に基づいて前記第１の出力クロック信号を生成する第１のクロック信号生成回路（３１５）と、前記第１の出力クロック信号のジッタを監視し、前記第１の出力クロック信号のジッタの監視結果に基づいて前記第１の遅延量を調整する第１の監視回路（３１７，３１８）とを有する。
2020012550.tif 000002
【特許請求の範囲】
【請求項１】
第１の遅延量が調整可能であり、前記第１の遅延量で第１の参照クロック信号を遅延し、第１の遅延参照クロック信号を出力する第１の遅延回路と、
前記第１の遅延参照クロック信号と第１の出力クロック信号の位相を比較し、前記比較の結果に基づいて第１のクロック制御信号を生成する第１のクロック制御回路と、
前記第１のクロック制御信号に基づいて前記第１の出力クロック信号を生成する第１のクロック信号生成回路と、
前記第１の出力クロック信号のジッタを監視し、前記第１の出力クロック信号のジッタの監視結果に基づいて前記第１の遅延量を調整する第１の監視回路と
を有する位相同期回路。
【請求項２】
前記第１の監視回路は、前記第１のクロック制御信号の変動に基づいて、前記第１の遅延量を調整する請求項１に記載の位相同期回路。
【請求項３】
さらに、第２の参照クロック信号と第２の出力クロック信号の位相を比較し、前記比較の結果に基づいて第２のクロック制御信号を生成する第２のクロック制御回路と、
前記第２のクロック制御信号に基づいて前記第２の出力クロック信号を生成する第２のクロック信号生成回路とを有し、
前記第１の監視回路は、前記第１のクロック制御信号の変動と前記第２のクロック制御信号の変動に基づいて、前記第１の遅延量を調整する請求項１に記載の位相同期回路。
【請求項４】
さらに、第２の参照クロック信号と第２の出力クロック信号の位相を比較し、前記比較の結果に基づいて第２のクロック制御信号を生成する第２のクロック制御回路と、
前記第２のクロック制御信号に基づいて前記第２の出力クロック信号を生成する第２のクロック信号生成回路と、
第２の遅延量が調整可能であり、前記第２の遅延量で第３の参照クロック信号を遅延し、第２の遅延参照クロック信号を出力する第２の遅延回路と、
前記第２の遅延参照クロック信号と第３の出力クロック信号の位相を比較し、前記比較の結果に基づいて第３のクロック制御信号を生成する第３のクロック制御回路と、
前記第３のクロック制御信号に基づいて前記第３の出力クロック信号を生成する第３のクロック信号生成回路と、
前記第３の出力クロック信号のジッタを監視し、前記第３の出力クロック信号のジッタの監視結果に基づいて前記第２の遅延量を調整する第２の監視回路とを有する請求項１に記載の位相同期回路。
【請求項５】
前記第１のクロック制御回路と前記第１のクロック信号生成回路の組みは、前記第２のクロック制御回路と前記第２のクロック信号生成回路の組みと、前記第３のクロック制御回路と前記第３のクロック信号生成回路の組みとの間に設けられ、
前記第１の監視回路は、前記第１のクロック制御回路と前記第１のクロック信号生成回路の組みと、前記第２のクロック制御回路と前記第２のクロック信号生成回路の組みとが動作し、前記第３のクロック制御回路と前記第３のクロック信号生成回路の組みが動作していない状態で、前記第１のクロック制御信号の変動に基づいて、前記第１の遅延量を調整し、
その後、前記第２の監視回路は、前記第１のクロック制御回路と前記第１のクロック信号生成回路の組みと、前記第２のクロック制御回路と前記第２のクロック信号生成回路の組みと、前記第３のクロック制御回路と前記第３のクロック信号生成回路の組みが動作している状態で、前記第３のクロック制御信号の変動に基づいて、前記第２の遅延量を調整する請求項４に記載の位相同期回路。
【請求項６】
前記第１の監視回路は、前記第１の出力クロック信号に基づいて生成された送信信号のアイパターンに基づいて、前記第１の遅延量を調整する請求項１に記載の位相同期回路。
【請求項７】
第１の出力クロック信号を生成する第１の位相同期回路と、
前記第１の出力クロック信号に基づいて送信を行う第１の送信回路と、
前記第１の出力クロック信号に基づいて受信を行う第１の受信回路とを有し、
前記第１の位相同期回路は、
第１の遅延量が調整可能であり、前記第１の遅延量で第１の参照クロック信号を遅延し、第１の遅延参照クロック信号を出力する第１の遅延回路と、
前記第１の遅延参照クロック信号と前記第１の出力クロック信号の位相を比較し、前記比較の結果に基づいて第１のクロック制御信号を生成する第１のクロック制御回路と、
前記第１のクロック制御信号に基づいて前記第１の出力クロック信号を生成する第１のクロック信号生成回路と、
前記第１の出力クロック信号のジッタを監視し、前記第１の出力クロック信号のジッタの監視結果に基づいて前記第１の遅延量を調整する第１の監視回路と
を有する送受信回路。
【請求項８】
前記第１の監視回路は、前記第１のクロック制御信号の変動に基づいて、前記第１の遅延量を調整する請求項７に記載の送受信回路。
【請求項９】
さらに、第２の出力クロック信号を生成する第２の位相同期回路と、
前記第２の出力クロック信号に基づいて送信を行う第２の送信回路と、
前記第２の出力クロック信号に基づいて受信を行う第２の受信回路とを有し、
前記第２の位相同期回路は、
第２の参照クロック信号と前記第２の出力クロック信号の位相を比較し、前記比較の結果に基づいて第２のクロック制御信号を生成する第２のクロック制御回路と、
前記第２のクロック制御信号に基づいて前記第２の出力クロック信号を生成する第２のクロック信号生成回路とを有し、
前記第１の監視回路は、前記第１のクロック制御信号の変動と前記第２のクロック制御信号の変動に基づいて、前記第１の遅延量を調整する請求項７に記載の送受信回路。
【請求項１０】
さらに、第２の出力クロック信号を生成する第２の位相同期回路と、
前記第２の出力クロック信号に基づいて送信を行う第２の送信回路と、
前記第２の出力クロック信号に基づいて受信を行う第２の受信回路と、
第３の出力クロック信号を生成する第３の位相同期回路と、
前記第３の出力クロック信号に基づいて送信を行う第３の送信回路と、
前記第３の出力クロック信号に基づいて受信を行う第３の受信回路とを有し、
前記第２の位相同期回路は、
第２の参照クロック信号と前記第２の出力クロック信号の位相を比較し、前記比較の結果に基づいて第２のクロック制御信号を生成する第２のクロック制御回路と、
前記第２のクロック制御信号に基づいて前記第２の出力クロック信号を生成する第２のクロック信号生成回路とを有し、
前記第３の位相同期回路は、
第２の遅延量が調整可能であり、前記第２の遅延量で第３の参照クロック信号を遅延し、第２の遅延参照クロック信号を出力する第２の遅延回路と、
前記第２の遅延参照クロック信号と前記第３の出力クロック信号の位相を比較し、前記比較の結果に基づいて第３のクロック制御信号を生成する第３のクロック制御回路と、
前記第３のクロック制御信号に基づいて前記第３の出力クロック信号を生成する第３のクロック信号生成回路と、
前記第３の出力クロック信号のジッタを監視し、前記第３の出力クロック信号のジッタの監視結果に基づいて前記第２の遅延量を調整する第２の監視回路とを有する請求項７に記載の送受信回路。
【請求項１１】
前記第１の位相同期回路は、前記第２の位相同期回路と前記第３の位相同期回路との間に設けられ、
前記第１の監視回路は、前記第１の位相同期回路と前記第２の位相同期回路が動作し、前記第３の位相同期回路が動作していない状態で、前記第１のクロック制御信号の変動に基づいて、前記第１の遅延量を調整し、
その後、前記第２の監視回路は、前記第１の位相同期回路と前記第２の位相同期回路と前記第３の位相同期回路が動作している状態で、前記第３のクロック制御信号の変動に基づいて、前記の第２の遅延量を調整する請求項１０に記載の送受信回路。
【請求項１２】
前記第１の監視回路は、前記第１の送信回路により前記第１の出力クロック信号に基づいて生成された送信信号のアイパターンに基づいて、前記第１の遅延量を調整する請求項７に記載の送受信回路。
【請求項１３】
第１の出力クロック信号を生成する第１の位相同期回路と、
前記第１の出力クロック信号に基づいて、第１の送信データを送信する第１の送信回路と、
前記第１の出力クロック信号に基づいて、第１の受信データを受信する第１の受信回路と、
前記第１の送信データを前記第１の送信回路に出力し、前記第１の受信データを前記第１の受信回路から入力する内部回路とを有し、
前記第１の位相同期回路は、
第１の遅延量が調整可能であり、前記第１の遅延量で第１の参照クロック信号を遅延し、第１の遅延参照クロック信号を出力する第１の遅延回路と、
前記第１の遅延参照クロック信号と前記第１の出力クロック信号の位相を比較し、前記比較の結果に基づいて第１のクロック制御信号を生成する第１のクロック制御回路と、
前記第１のクロック制御信号に基づいて前記第１の出力クロック信号を生成する第１のクロック信号生成回路と、
前記第１の出力クロック信号のジッタを監視し、前記第１の出力クロック信号のジッタの監視結果に基づいて前記第１の遅延量を調整する第１の監視回路と
を有する集積回路。
【請求項１４】
前記第１の監視回路は、前記第１のクロック制御信号の変動に基づいて、前記第１の遅延量を調整する請求項１３に記載の集積回路。
【請求項１５】
さらに、第２の出力クロック信号を生成する第２の位相同期回路と、
前記第２の出力クロック信号に基づいて、第２の送信データを送信する第２の送信回路と、
前記第２の出力クロック信号に基づいて、第２の受信データを受信する第２の受信回路とを有し、
前記第２の位相同期回路は、
第２の参照クロック信号と前記第２の出力クロック信号の位相を比較し、前記比較の結果に基づいて第２のクロック制御信号を生成する第２のクロック制御回路と、
前記第２のクロック制御信号に基づいて前記第２の出力クロック信号を生成する第２のクロック信号生成回路とを有し、
前記第１の監視回路は、前記第１のクロック制御信号の変動と前記第２のクロック制御信号の変動に基づいて、前記第１の遅延量を調整する請求項１３に記載の集積回路。
【請求項１６】
さらに、第２の出力クロック信号を生成する第２の位相同期回路と、
前記第２の出力クロック信号に基づいて、第２の送信データを送信する第２の送信回路と、
前記第２の出力クロック信号に基づいて、第２の受信データを受信する第２の受信回路と、
第３の出力クロック信号を生成する第３の位相同期回路と、
前記第３の出力クロック信号に基づいて、第３の送信データを送信する第３の送信回路と、
前記第３の出力クロック信号に基づいて、第３の受信データを受信する第３の受信回路とを有し、
前記第２の位相同期回路は、
第２の参照クロック信号と前記第２の出力クロック信号の位相を比較し、前記比較の結果に基づいて第２のクロック制御信号を生成する第２のクロック制御回路と、
前記第２のクロック制御信号に基づいて前記第２の出力クロック信号を生成する第２のクロック信号生成回路とを有し、
前記第３の位相同期回路は、
第２の遅延量が調整可能であり、前記第２の遅延量で第３の参照クロック信号を遅延し、第２の遅延参照クロック信号を出力する第２の遅延回路と、
前記第２の遅延参照クロック信号と前記第３の出力クロック信号の位相を比較し、前記比較の結果に基づいて第３のクロック制御信号を生成する第３のクロック制御回路と、
前記第３のクロック制御信号に基づいて前記第３の出力クロック信号を生成する第３のクロック信号生成回路と、
前記第３の出力クロック信号のジッタを監視し、前記第３の出力クロック信号のジッタの監視結果に基づいて前記第２の遅延量を調整する第２の監視回路とを有する請求項１３に記載の集積回路。
【請求項１７】
前記第１の位相同期回路は、前記第２の位相同期回路と前記第３の位相同期回路との間に設けられ、
前記第１の監視回路は、前記第１の位相同期回路と前記第２の位相同期回路が動作し、前記第３の位相同期回路が動作していない状態で、前記第１のクロック制御信号の変動に基づいて、前記第１の遅延量を調整し、
その後、前記第２の監視回路は、前記第１の位相同期回路と前記第２の位相同期回路と前記第３の位相同期回路が動作している状態で、前記第３のクロック制御信号の変動に基づいて、前記第２の遅延量を調整する請求項１６に記載の集積回路。
【請求項１８】
前記第１の監視回路は、前記第１の送信回路により前記第１の出力クロック信号に基づいて生成された送信信号のアイパターンに基づいて、前記第１の遅延量を調整する請求項１３に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期回路、送受信回路及び集積回路に関する。
【背景技術】
【０００２】
電圧制御発振器の出力クロックを所定の値に分周したフィードバッククロックを分周器により生成するフェーズロックループを用いたクロック発生回路が知られている（特許文献１参照）。位相比較器は、フィードバッククロックと入力基準クロックとの位相差を検出してこの位相差を無くすための位相誤差信号を生成して電圧制御発振器の出力クロックを制御する。調整回路は、入力基準クロックの周波数変動が所定の範囲より大きい場合、周波数変動を所定の範囲内に調整する。【０００３】
また、位相比較器の第１の入力に与えられる信号と位相比較器の第２の入力に与えられる信号との間の位相差を示す信号を生成するための位相比較器を含む位相ロックループ回路が知られている（特許文献２参照）。第１の遅延素子は、位相比較器の第１の入力に供給される信号に遅延を与える。第２の遅延素子は、位相比較器の第２の入力に供給される信号に遅延を与える。第１の遅延素子及び第２の遅延素子のうちの少なくとも１つによって与えられる遅延は、関連する遅延制御値に従って変化する。マイクロコントローラは、第１の遅延素子及び第２の遅延素子に結合され、関連する遅延制御値を生成する。位相ロックループ回路と第１の遅延素子と第２の遅延素子とマイクロコントローラは、同じ半導体基板上に存在する。【０００４】
また、入力クロックから位相補間制御信号を生成する位相補間制御部を有する位相ロックループが知られている（特許文献３参照）。位相／周波数検出器は、第２の基準クロックとフィードバッククロックとの位相差を検出し、位相差を表す位相誤差信号を出力する。ループフィルタは、位相誤差信号をフィルタリングして第１の制御信号を生成する。位相補間発振器は、位相補間制御信号によって制御される第１の基準クロックと第１の制御信号によって制御される発振条件とによって位相補間された出力クロックを生成する。Ｎ分周回路（Ｎは整数）は、フィードバッククロックを生成するために出力クロックをＮ分周する。可変遅延モジュールは、位相／周波数検出器に結合され、第２の制御信号によって制御される量だけ入力クロックを遅延させて第２の基準クロックを生成する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１５３３３２号公報
【特許文献２】米国特許第９８５９９０１号明細書
【特許文献３】米国特許第８２５３４５４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
位相ロックループ回路は、出力クロック信号を生成する。しかし、出力クロック信号にジッタが発生することがある。ジッタは、出力クロック信号の時間軸方向に発生する高周波数の変動（揺らぎ）である。【０００７】
１つの側面では、本発明の目的は、出力クロック信号のジッタを低減することができる位相同期回路、送受信回路及び集積回路を提供することである。
【課題を解決するための手段】
【０００８】
位相同期回路は、第１の遅延量が調整可能であり、前記第１の遅延量で第１の参照クロック信号を遅延し、第１の遅延参照クロック信号を出力する第１の遅延回路と、前記第１の遅延参照クロック信号と第１の出力クロック信号の位相を比較し、前記比較の結果に基づいて第１のクロック制御信号を生成する第１のクロック制御回路と、前記第１のクロック制御信号に基づいて前記第１の出力クロック信号を生成する第１のクロック信号生成回路と、前記第１の出力クロック信号のジッタを監視し、前記第１の出力クロック信号のジッタの監視結果に基づいて前記第１の遅延量を調整する第１の監視回路とを有する。
【発明の効果】
【０００９】
１つの側面では、第１の出力クロック信号のジッタを低減することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１の実施形態による集積回路の構成例を示す図である。
【図２】図２は、複数の位相ロックループ回路に共通に接続される電源電位ノード及びグランド電位ノードを示す図である。
【図３】図３は、位相ロックループ回路の構成例を示す図である。
【図４】図４は、集積回路の制御方法を示すフローチャートである。
【図５】図５は、第２の実施形態による位相ロックループ回路の構成例を示す図である。
【図６】図６は、第３の実施形態による位相ロックループ回路の構成例を示す図である。
【図７】図７は、集積回路の制御方法を示すフローチャートである。
【図８】図８は、第４の実施形態による送受信回路の構成例を示す図である。
【図９】図９は、遅延回路の遅延量調整前のアイパターンを示す図である。
【図１０】図１０は、遅延回路の遅延量調整後のアイパターンを示す図である。
【発明を実施するための形態】
【００１１】
（第１の実施形態）
図１は、第１の実施形態による集積回路１００の構成例を示す図である。集積回路１００は、中央処理ユニット（ＣＰＵ）１０１と、複数レーンの送受信回路１１１〜１１４とを有する。
【００１２】
送受信回路１１１は、送信回路（ＴＸ）１２１と、位相ロックループ（ＰＬＬ）回路１３１と、受信回路（ＲＸ）１４１とを有する。位相ロックループ回路１３１は、位相同期回路であり、出力クロック信号を生成する。送信回路１２１は、位相ロックループ回路１３１が生成する出力クロック信号に基づいて、送信データを送信する。受信回路１４１は、位相ロックループ回路１３１が生成する出力クロック信号に基づいて、受信データを受信する。中央処理ユニット１０１は、内部回路であり、送信回路１２１に送信データを出力し、受信回路１４１から受信データを入力する。送信回路１２１は、位相ロックループ回路１３１が生成する出力クロック信号に同期して、中央処理ユニット１０１から入力した送信データをパラレルからシリアルに変換し、シリアルの送信データを他の集積回路に送信する。受信回路１４１は、クロックデータリカバリ（ＣＤＲ）回路を有し、位相ロックループ回路１３１が生成する出力クロック信号に同期して、他の集積回路から受信したシリアルの受信信号を基に、クロック信号と受信データを再生する。そして、受信回路１４１は、受信データをシリアルからパラレルに変換し、パラレルの受信データを中央処理ユニット１０１に出力する。
【００１３】
送受信回路１１２は、送信回路１２２と、位相ロックループ回路１３２と、受信回路１４２とを有する。位相ロックループ回路１３２は、位相同期回路であり、出力クロック信号を生成する。送信回路１２２は、位相ロックループ回路１３２が生成する出力クロック信号に基づいて、送信データを送信する。受信回路１４２は、位相ロックループ回路１３２が生成する出力クロック信号に基づいて、受信データを受信する。中央処理ユニット１０１は、送信回路１２２に送信データを出力し、受信回路１４２から受信データを入力する。送信回路１２２は、送信回路１２１と同様の処理を行う。受信回路１４２は、受信回路１４１と同様の処理を行う。
【００１４】
送受信回路１１３は、送信回路１２３と、位相ロックループ回路１３３と、受信回路１４３とを有する。位相ロックループ回路１３３は、位相同期回路であり、出力クロック信号を生成する。送信回路１２３は、位相ロックループ回路１３３が生成する出力クロック信号に基づいて、送信データを送信する。受信回路１４３は、位相ロックループ回路１３３が生成する出力クロック信号に基づいて、受信データを受信する。中央処理ユニット１０１は、送信回路１２３に送信データを出力し、受信回路１４３から受信データを入力する。送信回路１２３は、送信回路１２１と同様の処理を行う。受信回路１４３は、受信回路１４１と同様の処理を行う。
【００１５】
送受信回路１１４は、送信回路１２４と、位相ロックループ回路１３４と、受信回路１４４とを有する。位相ロックループ回路１３４は、位相同期回路であり、出力クロック信号を生成する。送信回路１２４は、位相ロックループ回路１３４が生成する出力クロック信号に基づいて、送信データを送信する。受信回路１４４は、位相ロックループ回路１３４が生成する出力クロック信号に基づいて、受信データを受信する。中央処理ユニット１０１は、送信回路１２４に送信データを出力し、受信回路１４４から受信データを入力する。送信回路１２４は、送信回路１２１と同様の処理を行う。受信回路１４４は、受信回路１４１と同様の処理を行う。
【００１６】
送受信回路１１１〜１１４は、それぞれ、位相ロックループ回路１３１〜１３４を有するので、送受信速度を異ならせることができる。しかし、複数の位相ロックループ回路１３１〜１３４は、相互に近くに配置されるため、電源ノイズの干渉が発生し易い。
【００１７】
なお、５個以上の送受信回路１１１〜１１４等を設けてもよい。また、送受信回路１１１〜１１４毎に中央処理ユニット１０１を設けてもよい。
【００１８】
図２は、複数の位相ロックループ回路１３１〜１３４に共通に接続される電源電位ノードＶＤＤ及びグランド電位ノードＧＮＤを示す図である。３種類の電源接続方法が存在する。
【００１９】
第１の電源接続方法では、複数の位相ロックループ回路１３１〜１３４は、集積回路１００内で、共通の電源電位ノードＶＤＤ及びグランド電位ノードＧＮＤに接続されている。
【００２０】
第２の電源接続方法では、複数の位相ロックループ回路１３１〜１３４の電源電位ノード及びグランド電位ノードは、集積回路１００内では分離されている。その場合、複数の位相ロックループ回路１３１〜１３４は、パッケージの電源接続により、共通の電源電位ノードＶＤＤ及びグランド電位ノードＧＮＤに接続されている。
【００２１】
第３の電源接続方法では、複数の位相ロックループ回路１３１〜１３４の電源電位ノード及びグランド電位ノードは、集積回路１００及びパッケージ内では分離されている。その場合、複数の位相ロックループ回路１３１〜１３４は、ボードの電源接続により、共通の電源電位ノードＶＤＤ及びグランド電位ノードＧＮＤに接続されている。
【００２２】
集積回路１００が多数の送受信回路１１１〜１１４を設ける場合には、パッケージの端子（ボール）を全ての送受信回路１１１〜１１４毎に分離することが困難である。その場合、第２の電源接続方法になる場合が多い。
【００２３】
複数の位相ロックループ回路１３１〜１３４が同時に動作すると、複数の位相ロックループ回路１３１〜１３４間では、電源電位ノードＶＤＤ及びグランド電位ノードＧＮＤを介して、電源ノイズが相互干渉する。
【００２４】
図３は、本実施形態による位相ロックループ回路１３１及び１３２の構成例を示す図である。
【００２５】
位相ロックループ回路１３１は、遅延回路３１１と、位相周波数検出器（ＰＦＤ）３１２と、チャージポンプ（ＣＰ）３１３と、ローパスフィルタ（ＬＰＦ）３１４と、電圧制御発振器（ＶＣＯ）３１５と、分周器（ＤＩＶ）３１６と、アナログデジタル変換器（ＡＤＣ）３１７と、遅延制御回路３１８とを有し、出力クロック信号ＣＫ１を生成する。
【００２６】
遅延回路３１１は、遅延量が調整可能であり、その遅延量で参照クロック信号ＲＣＫを遅延し、遅延参照クロック信号ＲＣＫａを出力する。参照クロック信号ＲＣＫは、例えば１００ＭＨｚである。分周器３１６は、電圧制御発振器３１５が生成した出力クロック信号ＣＫ１を分周し、その分周したクロック信号ＣＫ１ａを位相周波数検出器３１２に出力する。位相周波数検出器３１２は、遅延参照クロック信号ＲＣＫａとクロック信号ＣＫ１ａとの位相及び周波数を比較し、その比較の結果に基づいてアップ信号ＵＰ又はダウン信号ＤＮをチャージポンプ３１３に出力する。チャージポンプ３１３は、アップ信号ＵＰが入力されると制御信号Ｖ１の電圧を高くし、ダウン信号ＤＮが入力されると制御信号Ｖ１の電圧を低くする。ローパスフィルタ３１４は、制御信号Ｖ１をローパスフィルタリングし、そのローパスフィルタリングしたクロック制御信号Ｖ１ａを電圧制御発振器３１５に出力する。位相周波数検出器３１２とチャージポンプ３１３とローパスフィルタ３１４と分周器３１６は、クロック制御信号Ｖ１ａを生成するクロック制御回路の一例である。電圧制御発振器３１５は、クロック信号生成回路であり、クロック制御信号Ｖ１ａの電圧に基づいた周波数の出力クロック信号ＣＫ１を生成する。出力クロック信号ＣＫ１は、例えば、数ＧＨｚである。なお、アナログデジタル変換器３１７と遅延制御回路３１８については、後述する。
【００２７】
位相ロックループ回路１３２は、遅延回路３２１と、位相周波数検出器３２２と、チャージポンプ３２３と、ローパスフィルタ３２４と、電圧制御発振器３２５と、分周器３２６とを有し、出力クロック信号ＣＫ２を生成する。
【００２８】
遅延回路３２１は、所定の遅延量で参照クロック信号ＲＣＫを遅延し、遅延参照クロック信号ＲＣＫｂを出力する。なお、遅延回路３２１は、削除してもよい。分周器３２６は、電圧制御発振器３２５が生成した出力クロック信号ＣＫ２を分周し、その分周したクロック信号ＣＫ２ｂを位相周波数検出器３２２に出力する。位相周波数検出器３２２は、遅延参照クロック信号ＲＣＫｂとクロック信号ＣＫ２ｂとの位相及び周波数を比較し、その比較の結果に基づいてアップ信号ＵＰ又はダウン信号ＤＮをチャージポンプ３２３に出力する。チャージポンプ３２３は、アップ信号ＵＰが入力されると制御信号Ｖ２の電圧を高くし、ダウン信号ＤＮが入力されると制御信号Ｖ２の電圧を低くする。ローパスフィルタ３２４は、制御信号Ｖ２をローパスフィルタリングし、そのローパスフィルタリングしたクロック制御信号Ｖ２ｂを電圧制御発振器３２５に出力する。位相周波数検出器３２２とチャージポンプ３２３とローパスフィルタ３２４と分周器３２６は、クロック制御信号Ｖ２ｂを生成するクロック制御回路の一例である。電圧制御発振器３２５は、クロック信号生成回路であり、クロック制御信号Ｖ２ｂの電圧に基づいた周波数の出力クロック信号ＣＫ２を生成する。なお、位相ロックループ回路１３２は、位相ロックループ回路１３１に対して、異なる構成により、出力クロック信号ＣＫ２を生成してもよい。
【００２９】
位相ロックループ回路１３１及び１３２が同時に動作すると、位相ロックループ回路１３１及び１３２間では、電源電位ノードＶＤＤ及びグランド電位ノードＧＮＤを介して、電源ノイズが相互干渉する。その結果、出力クロック信号ＣＫ１及び出力クロック信号ＣＫ２にジッタが生じる。ジッタは、出力クロック信号ＣＫ１及びＣＫ２の時間軸方向に発生する高周波数の変動（揺らぎ）である。
【００３０】
出力クロック信号ＣＫ１のジッタの大きさは、電源ノイズと出力クロック信号ＣＫ１の位相に依存している。したがって、出力クロック信号ＣＫ１の位相を適切な位相に変えることにより、出力クロック信号ＣＫ１のジッタを低減することができる。位相ロックループ回路１３１は、遅延回路３１１が遅延参照クロック信号ＲＣＫａの位相を変えることにより、出力クロック信号ＣＫ１の位相を変え、その結果、出力クロック信号ＣＫ１のジッタを低減することができる。遅延制御回路３１８は、出力クロック信号ＣＫ１のジッタが最小になるように、遅延回路３１１の遅延量を調整する。
【００３１】
出力クロック信号ＣＫ１のジッタの大きさは、クロック制御信号Ｖ１ａの変動量の大きさに依存する。すなわち、クロック制御信号Ｖ１ａの変動量が大きいほど、出力クロック信号ＣＫ１のジッタが大きくなる。そこで、アナログデジタル変換器３１７は、クロック制御信号Ｖ１ａをアナログからデジタルに変換し、デジタルの制御信号Ｄ１を遅延制御回路３１８に出力する。遅延制御回路３１８は、制御信号Ｄ１の変動量が最小になるように、遅延制御信号ＣＴＬ１により、遅延回路３１１の遅延量を調整する。これにより、遅延制御回路３１８は、出力クロック信号ＣＫ１のジッタが最小になるように、遅延制御信号ＣＴＬ１により、遅延回路３１１の遅延量を調整することができる。
【００３２】
具体的には、遅延制御回路３１８は、遅延回路３１１の遅延量を最小値から最大値まで変化させ、遅延量毎に、制御信号Ｄ１の最大値と最小値を検出し、制御信号Ｄ１の最大値と最小値との差分を変動量として検出する。そして、遅延制御回路３１８は、遅延回路３１１の遅延量の最小値から最大値の中で、制御信号Ｄ１の変動量が最小となる遅延量を探索し、遅延回路３１１の遅延量を固定する。これにより、出力クロック信号ＣＫ１のジッタを最小にすることができる。
【００３３】
遅延回路３１１の遅延量を変えることにより、遅延参照クロック信号ＲＣＫａの位相が変わり、位相ロックループ回路１３１による電源ノイズの位相が変わる。これにより、位相ロックループ回路１３２が生成する出力クロック信号ＣＫ２のジッタも低減する。
【００３４】
以上のように、アナログデジタル変換器３１７と遅延制御回路３１８は、監視回路の一例であり、出力クロック信号ＣＫ１のジッタを監視し、出力クロック信号ＣＫ１のジッタの監視結果に基づいて、遅延回路３１１の遅延量を調整する。
【００３５】
図４は、集積回路１００の制御方法を示すフローチャートである。ステップＳ４０１では、中央処理ユニット１０１は、位相ロックループ回路１３１及び位相ロックループ回路１３２を起動する。ステップＳ４０２では、中央処理ユニット１０１は、位相ロックループ回路１３１のアナログデジタル変換器３１７を起動する。
【００３６】
ステップＳ４０３では、遅延制御回路３１８は、遅延回路３１１の遅延量ｄｅｌに０（最小値）を代入する。遅延量ｄｅｌは、遅延コードでもよい。ステップＳ４０４では、遅延制御回路３１８は、変数ｉに０を代入する。
【００３７】
ステップＳ４０５では、遅延制御回路３１８は、遅延量ｄｅｌが最大遅延量ｎより小さいか否かを判定する。遅延制御回路３１８は、遅延量ｄｅｌが最大遅延量ｎより小さい場合には、ステップＳ４０６に進み、遅延量ｄｅｌが最大遅延量ｎより小さくない場合には、ステップＳ４１９に進む。
【００３８】
ステップＳ４０６では、遅延制御回路３１８は、アナログデジタル変換器３１７が出力する制御信号Ｄ１の値を最大値ｍａｘ及び最小値ｍｉｎに代入する。
【００３９】
ステップＳ４０７では、遅延制御回路３１８は、変数ｉが検出回数ｍより小さいか否かを判定する。検出回数ｍは、遅延制御回路３１８が制御信号Ｄ１を検出する回数である。遅延制御回路３１８は、変数ｉが検出回数ｍより小さい場合には、ステップＳ４０８に進み、変数ｉが検出回数ｍより小さくない場合には、ステップＳ４１４に進む。
【００４０】
ステップＳ４０８では、遅延制御回路３１８は、アナログデジタル変換器３１７が出力する制御信号Ｄ１の値を変数ｏｕｔに代入する。ステップＳ４０９では、遅延制御回路３１８は、変数ｏｕｔが最大値ｍａｘより大きいか否かを判定する。遅延制御回路３１８は、変数ｏｕｔが最大値ｍａｘより大きい場合には、ステップＳ４１２に進み、変数ｏｕｔが最大値ｍａｘより大きくない場合には、ステップＳ４１０に進む。
【００４１】
ステップＳ４１２では、遅延制御回路３１８は、最大値ｍａｘに変数ｏｕｔを代入し、ステップＳ４１３に進む。
【００４２】
ステップＳ４１０では、遅延制御回路３１８は、変数ｏｕｔが最小値ｍｉｎより小さいか否かを判定する。遅延制御回路３１８は、変数ｏｕｔが最小値ｍｉｎより小さい場合には、ステップＳ４１１に進み、変数ｏｕｔが最小値ｍｉｎより小さくない場合には、ステップＳ４１３に進む。
【００４３】
ステップＳ４１１では、遅延制御回路３１８は、最小値ｍｉｎに変数ｏｕｔを代入し、ステップＳ４１３に進む。
【００４４】
ステップＳ４１３では、遅延制御回路３１８は、変数ｉをインクリメントし、ステップＳ４０７に戻る。上記の処理をｍ回繰り返すことにより、制御信号Ｄ１の最大値ｍａｘと最小値ｍｉｎを検出することができる。
【００４５】
ステップＳ４１４では、遅延制御回路３１８は、最大値ｍａｘから最小値ｍｉｎを減算した値を、変動量ａｍｐに代入する。
【００４６】
ステップＳ４１５では、遅延制御回路３１８は、遅延量ｄｅｌが０であるか否かを判定する。遅延制御回路３１８は、遅延量ｄｅｌが０である場合には、ステップＳ４１７に進み、遅延量ｄｅｌが０でない場合には、ステップＳ４１６に進む。
【００４７】
ステップＳ４１７では、遅延制御回路３１８は、変動量ａｍｐを最小変動量ａｍｐ＿ｍｉｎに代入し、遅延量ｄｅｌを最小変動遅延量ｄｅｌ＿ｍｉｎに代入し、ステップＳ４１８に進む。
【００４８】
ステップＳ４１６では、遅延制御回路３１８は、変動量ａｍｐが最小変動量ａｍｐ＿ｍｉｎより小さいか否かを判定する。遅延制御回路３１８は、変動量ａｍｐが最小変動量ａｍｐ＿ｍｉｎより小さい場合には、ステップＳ４１７に進み、変動量ａｍｐが最小変動量ａｍｐ＿ｍｉｎより小さくない場合には、ステップＳ４１８に進む。
【００４９】
ステップＳ４１８では、遅延制御回路３１８は、遅延量ｄｅｌをインクリメントし、ステップＳ４０４に戻る。遅延量ｄｅｌの最小値０から最大値ｎまで上記の処理を繰り返す。最小変動量ａｍｐ＿ｍｉｎには、遅延量ｄｅｌを最小値０から最大値ｎまで変化させた場合の変動量ａｍｐの中で、最小の変動量ａｍｐが代入される。最小変動遅延量ｄｅｌ＿ｍｉｎには、遅延量ｄｅｌの最小値０から最大値ｎまでの中で、最小の変動量ａｍｐ＿ｍｉｎとなる場合の遅延量ｄｅｌが代入される。
【００５０】
ステップＳ４１９では、遅延制御回路３１８は、遅延量ｄｅｌに最小変動遅延量ｄｅｌ＿ｍｉｎを代入する。ステップＳ４２０では、遅延制御回路３１８は、遅延回路３１１の遅延量ｄｅｌを固定し、遅延量ｄｅｌの調整を完了する。その後、集積回路１００は、通常動作を行う。
【００５１】
（第２の実施形態）
図５は、第２の実施形態による位相ロックループ回路１３１及び１３２の構成例を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。図５の位相ロックループ回路１３１は、図３の位相ロックループ回路１３１と同じ構成を有する。図５の位相ロックループ回路１３２は、図３の位相ロックループ回路１３２に対して、アナログデジタル変換器３２７を追加したものである。
【００５２】
アナログデジタル変換器３２７は、ローパスフィルタ３２４が出力するクロック制御信号Ｖ２ｂをアナログからデジタルに変換し、デジタルの制御信号Ｄ２を遅延制御回路３１８に出力する。遅延制御回路３１８は、遅延回路３１１の遅延量を最小値から最大値まで変化させ、制御信号Ｄ１の変動量と制御信号Ｄ２の変動量の総和が最小となる遅延回路３１１の遅延量を探索する。そして、遅延制御回路３１８は、遅延回路３１１の遅延量を、制御信号Ｄ１の変動量と制御信号Ｄ２の変動量の総和が最小となる遅延量に調整する。具体的な調整方法は、図４のフローチャートと同様である。これにより、位相ロックループ回路１３１が生成する出力クロック信号ＣＫ１のジッタと、位相ロックループ回路１３２が生成する出力クロック信号ＣＫ２を低減することができる。
【００５３】
本実施形態は、３個以上の位相ロックループ回路に適用することもできる。すべての位相ロックループ回路１３１〜１３４に、アナログデジタル変換器と可変の遅延回路を設け、すべての位相ロックループ回路１３１〜１３４に共通の遅延制御回路３１８を設ける。遅延制御回路３１８は、各位相ロックループ回路１３１〜１３４の遅延回路の遅延量を変化させ、すべての位相ロックループ回路１３１〜１３４の制御信号Ｄ１，Ｄ２等の変動量の総和が最小となるように、すべての位相ロックループ回路１３１〜１３４の遅延回路の遅延量を調整する。
【００５４】
なお、すべての位相ロックループ回路１３１〜１３４の制御信号Ｄ１，Ｄ２等の変動量の総和が最小であっても、いずれかの位相ロックループ回路の制御信号の変動量が閾値より大きい場合には、その遅延量の組み合わせは、採用しないようにしてもよい。
【００５５】
（第３の実施形態）
図６は、第３の実施形態による位相ロックループ回路１３１〜１３４の構成例を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。位相ロックループ回路１３１と位相ロックループ回路１３２と位相ロックループ回路１３３と位相ロックループ回路１３４は、その順番で、相互に隣接して設けられている。位相ロックループ回路１３２は、位相ロックループ回路１３１と位相ロックループ回路１３３との間に設けられている。位相ロックループ回路１３３は、位相ロックループ回路１３２と位相ロックループ回路１３４との間に設けられている。
【００５６】
図６の位相ロックループ回路１３１は、図３の位相ロックループ回路１３１に対して、アナログデジタル変換器３１７及び遅延制御回路３１８を削除したものである。遅延回路３１１は、所定の遅延量で参照クロック信号ＲＣＫを遅延し、遅延参照クロック信号ＲＣＫａを位相周波数検出器３１２に出力する。なお、遅延回路３１１は、削除してもよい。
【００５７】
図６の位相ロックループ回路１３２は、図３の位相ロックループ回路１３２に対して、アナログデジタル変換器３２７及び遅延制御回路３２８を追加したものである。遅延回路３２１は、遅延量が調整可能であり、その遅延量で参照クロック信号ＲＣＫを遅延し、遅延参照クロック信号ＲＣＫｂを位相周波数検出器３２２に出力する。アナログデジタル変換器３２７は、クロック制御信号Ｖ２ｂをアナログからデジタルに変換し、デジタルの制御信号Ｄ２を遅延制御回路３２８に出力する。遅延制御回路３２８は、制御信号Ｄ２の変動量が最小になるように、遅延制御信号ＣＴＬ２により、遅延回路３２１の遅延量を調整する。これにより、遅延制御回路３２８は、出力クロック信号ＣＫ２のジッタが最小になるように、遅延制御信号ＣＴＬ２により、遅延回路３２１の遅延量を調整することができる。アナログデジタル変換器３２７と遅延制御回路３２８は、監視回路の一例であり、出力クロック信号ＣＫ２のジッタを監視し、出力クロック信号ＣＫ２のジッタの監視結果に基づいて、遅延回路３２１の遅延量を調整する。
【００５８】
位相ロックループ回路１３３は、遅延回路３３１と、位相周波数検出器３３２と、チャージポンプ３３３と、ローパスフィルタ３３４と、電圧制御発振器３３５と、分周器３３６と、アナログデジタル変換器３３７と、遅延制御回路３３８とを有し、出力クロック信号ＣＫ３を生成する。
【００５９】
遅延回路３３１は、遅延量が調整可能であり、その遅延量で参照クロック信号ＲＣＫを遅延し、遅延参照クロック信号ＲＣＫｃを出力する。分周器３３６は、電圧制御発振器３３５が生成した出力クロック信号ＣＫ３を分周し、その分周したクロック信号ＣＫ３ｃを位相周波数検出器３３２に出力する。位相周波数検出器３３２は、遅延参照クロック信号ＲＣＫｃとクロック信号ＣＫ３ｃとの位相及び周波数を比較し、その比較の結果に基づいてアップ信号ＵＰ又はダウン信号ＤＮをチャージポンプ３３３に出力する。チャージポンプ３３３は、アップ信号ＵＰが入力されると制御信号Ｖ３の電圧を高くし、ダウン信号ＤＮが入力されると制御信号Ｖ３の電圧を低くする。ローパスフィルタ３３４は、制御信号Ｖ３をローパスフィルタリングし、そのローパスフィルタリングしたクロック制御信号Ｖ３ｃを電圧制御発振器３３５に出力する。位相周波数検出器３３２とチャージポンプ３３３とローパスフィルタ３３４と分周器３３６は、クロック制御信号Ｖ３ｃを生成するクロック制御回路の一例である。電圧制御発振器３３５は、クロック信号生成回路であり、クロック制御信号Ｖ３ｃの電圧に基づいた周波数の出力クロック信号ＣＫ３を生成する。アナログデジタル変換器３３７は、クロック制御信号Ｖ３ｃをアナログからデジタルに変換し、デジタルの制御信号Ｄ３を遅延制御回路３３８に出力する。遅延制御回路３３８は、制御信号Ｄ３の変動量が最小になるように、遅延制御信号ＣＴＬ３により、遅延回路３３１の遅延量を調整する。これにより、遅延制御回路３３８は、出力クロック信号ＣＫ３のジッタが最小になるように、遅延制御信号ＣＴＬ３により、遅延回路３３１の遅延量を調整することができる。アナログデジタル変換器３３７と遅延制御回路３３８は、監視回路の一例であり、出力クロック信号ＣＫ３のジッタを監視し、出力クロック信号ＣＫ３のジッタの監視結果に基づいて、遅延回路３３１の遅延量を調整する。
【００６０】
位相ロックループ回路１３４は、遅延回路３４１と、位相周波数検出器３４２と、チャージポンプ３４３と、ローパスフィルタ３４４と、電圧制御発振器３４５と、分周器３４６と、アナログデジタル変換器３４７と、遅延制御回路３４８とを有し、出力クロック信号ＣＫ４を生成する。
【００６１】
遅延回路３４１は、遅延量が調整可能であり、その遅延量で参照クロック信号ＲＣＫを遅延し、遅延参照クロック信号ＲＣＫｄを出力する。分周器３４６は、電圧制御発振器３４５が生成した出力クロック信号ＣＫ４を分周し、その分周したクロック信号ＣＫ４ｄを位相周波数検出器３４２に出力する。位相周波数検出器３４２は、遅延参照クロック信号ＲＣＫｄとクロック信号ＣＫ４ｄとの位相及び周波数を比較し、その比較の結果に基づいてアップ信号ＵＰ又はダウン信号ＤＮをチャージポンプ３４３に出力する。チャージポンプ３４３は、アップ信号ＵＰが入力されると制御信号Ｖ４の電圧を高くし、ダウン信号ＤＮが入力されると制御信号Ｖ４の電圧を低くする。ローパスフィルタ３４４は、制御信号Ｖ４をローパスフィルタリングし、そのローパスフィルタリングしたクロック制御信号Ｖ４ｄを電圧制御発振器３４５に出力する。位相周波数検出器３４２とチャージポンプ３４３とローパスフィルタ３４４と分周器３４６は、クロック制御信号Ｖ４ｄを生成するクロック制御回路の一例である。電圧制御発振器３４５は、クロック信号生成回路であり、クロック制御信号Ｖ４ｄの電圧に基づいた周波数の出力クロック信号ＣＫ４を生成する。アナログデジタル変換器３４７は、クロック制御信号Ｖ４ｄをアナログからデジタルに変換し、デジタルの制御信号Ｄ４を遅延制御回路３４８に出力する。遅延制御回路３４８は、制御信号Ｄ４の変動量が最小になるように、遅延制御信号ＣＴＬ４により、遅延回路３４１の遅延量を調整する。これにより、遅延制御回路３４８は、出力クロック信号ＣＫ４のジッタが最小になるように、遅延制御信号ＣＴＬ４により、遅延回路３４１の遅延量を調整することができる。アナログデジタル変換器３４７と遅延制御回路３４８は、監視回路の一例であり、出力クロック信号ＣＫ４のジッタを監視し、出力クロック信号ＣＫ４のジッタの監視結果に基づいて、遅延回路３４１の遅延量を調整する。
【００６２】
図７は、本実施形態による集積回路１００の制御方法を示すフローチャートである。位相ロックループ回路１３１〜１３４は、距離が近い位相ロックループ回路間の電源ノイズの干渉が大きく、距離が遠い位相ロックループ回路間の電源ノイズの干渉が小さい。そこで、本実施形態では、位相ロックループ回路１３１〜１３４のうち、隣接した位相ロックループ回路間でジッタを最小にするための遅延量の調整を順に行うことで、すべての位相ロックループ回路間の電源ノイズの干渉を抑制する。これにより、すべての位相ロックループ回路１３１〜１３４の出力クロック信号ＣＫ１〜ＣＫ４のジッタを低減することができる。
【００６３】
ステップＳ７０１では、中央処理ユニット１０１は、位相ロックループ回路１３１及び１３２を動作させ、他の位相ロックループ回路１３３及び１３４等を動作させない状態に制御する。
【００６４】
次に、ステップＳ７０２では、遅延制御回路３２８は、図４のフローチャートと同様に、制御信号Ｄ２の変動量を観測し、制御信号Ｄ２の変動量が最小となるように、遅延回路３２１の遅延量を調整する。これにより、隣接する位相ロックループ回路１３１及び１３２間の電源ノイズの干渉を抑制し、出力クロック信号ＣＫ１及びＣＫ２のジッタを低減することができる。
【００６５】
次に、ステップＳ７０３では、中央処理ユニット１０１は、位相ロックループ回路１３１〜１３３を動作させ、他の位相ロックループ回路１３４等を動作させない状態に制御する。
【００６６】
次に、ステップＳ７０４では、遅延制御回路３３８は、図４のフローチャートと同様に、制御信号Ｄ３の変動量を観測し、制御信号Ｄ３の変動量が最小となるように、遅延回路３３１の遅延量を調整する。これにより、隣接する位相ロックループ回路１３１〜１３３間の電源ノイズの干渉を抑制し、出力クロック信号ＣＫ１〜ＣＫ３のジッタを低減することができる。
【００６７】
次に、ステップＳ７０５では、中央処理ユニット１０１は、位相ロックループ回路１３１〜１３４を動作させ、他の位相ロックループ回路を動作させない状態に制御する。
【００６８】
次に、ステップＳ７０６では、遅延制御回路３４８は、図４のフローチャートと同様に、制御信号Ｄ４の変動量を観測し、制御信号Ｄ４の変動量が最小となるように、遅延回路３４１の遅延量を調整する。これにより、隣接する位相ロックループ回路１３１〜１３４間の電源ノイズの干渉を抑制し、出力クロック信号ＣＫ１〜ＣＫ４のジッタを低減することができる。
【００６９】
その後、すべての位相ロックループ回路について同様の処理を行う。これにより、すべての位相ロックループ回路の出力クロック信号のジッタを低減することができる。
【００７０】
（第４の実施形態）
図８は、第４の実施形態による送受信回路１１１及び１１２の構成例を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。
【００７１】
送受信回路１１１は、送信回路１２１と、位相ロックループ回路１３１と、受信回路１４１と、アイモニタ１５１とを有する。図８の位相ロックループ回路１３１は、図３の位相ロックループ回路１３１に対して、アナログデジタル変換器３１７を削除したものである。送信回路１２１は、位相ロックループ回路１３１が生成した出力クロック信号ＣＫ１に同期して、パターンジェネレータにより生成されたテストパターンデータを送信する。受信回路１４１の入力端子は、切り替え可能である。図１の通常モードでは、受信回路１４１の入力端子は、他の集積回路に接続され、受信回路１４１は、他の集積回路が送信したデータを受信する。図８の調整モードでは、受信回路１４１の入力端子は、送信回路１２１の出力端子に接続され、受信回路１４１は、送信回路１２１が送信したデータを受信する。アイモニタ１５１は、図９及び図１０に示すように、受信回路１４１が受信したデータのアイパターンの開口９０１及び１００１を検出する。アイパターンは、複数のデータ遷移パターンを時間軸上で重ね合わせることにより形成されるパターンである。遅延制御回路３１８は、アイモニタ１５１が検出したアイパターンの開口９０１及び１００１を基に、出力クロック信号ＣＫ１のジッタが最小になるように、遅延回路３１１の遅延量を調整する。
【００７２】
送受信回路１１２は、送信回路１２２と、位相ロックループ回路１３２と、受信回路１４２と、アイモニタ１５２とを有する。図８の位相ロックループ回路１３２は、図３の位相ロックループ回路１３２と同じ構成を有する。送信回路１２２は、位相ロックループ回路１３２が生成した出力クロック信号ＣＫ２に同期して、パターンジェネレータにより生成されたテストパターンデータを送信する。受信回路１４２の入力端子は、切り替え可能である。図１の通常モードでは、受信回路１４２の入力端子は、他の集積回路に接続され、受信回路１４２は、他の集積回路が送信したデータを受信する。図８の調整モードでは、受信回路１４２の入力端子は、送信回路１２２の出力端子に接続され、受信回路１４２は、送信回路１２２が送信したデータを受信する。アイモニタ１５２は、受信回路１４２が受信したデータのアイパターンの開口を検出する。
【００７３】
なお、遅延回路３２１の遅延量の制御を行わないので、送信回路１２２は、テストパターンデータを送信しなくてもよい。受信回路１４２の入力端子は、送信回路１２２の出力端子に接続しなくてもよい。アイモニタ１５２は、削除してもよい。
【００７４】
図９は、遅延回路３１１の遅延量調整前のアイパターンを示す図である。アイモニタ１５１は、アイパターンの開口９０１を検出する。遅延回路３１１の遅延量が不適切である場合には、出力クロック信号ＣＫ１のジッタが大きくなり、アイパターンの開口９０１が小さくなる。
【００７５】
図１０は、遅延回路３１１の遅延量調整後のアイパターンを示す図である。アイモニタ１５１は、アイパターンの開口１００１を検出する。遅延回路３１１の遅延量が適切である場合には、出力クロック信号ＣＫ１のジッタが小さくなり、アイパターンの開口１００１が大きくなる。
【００７６】
遅延制御回路３１８は、アイパターンの開口面積が最大になるように、遅延回路３１１の遅延量を調整する。すなわち、遅延制御回路３１８は、出力クロック信号ＣＫ１に基づいて生成された送信信号のアイパターンの開口に基づいて、遅延回路３１１の遅延量を調整する。
【００７７】
例えば、アイモニタ１５１は、受信回路１４１の出力信号に対して、メイン用サンプラとモニタ用サンプラにより、サンプリングし、閾値と比較することにより２値判定を行う。この際、アイモニタ１５１は、モニタ用サンプラのサンプリング位相と閾値を変えながら、メイン用サンプラを用いて判定された値とモニタ用サンプラを用いて判定された値とを比較することにより、アイパターンの開口を検出する。遅延制御回路３１８は、アイパターンの開口面積が最大となる遅延回路３１１の遅延量を探索する。そして、遅延制御回路３１８は、アイパターンの開口面積が最大となるように、遅延回路３１１の遅延量を調整する。これにより、出力クロック信号ＣＫ１及びＣＫ２のジッタを低減することができる。
【００７８】
なお、ジッタの観点から、遅延制御回路３１８は、アイパターンの時間軸方向の中央部の開口面積が最大となるように、遅延回路３１１の遅延量を調整してもよい。
【００７９】
また、上記の受信回路１４１及びアイモニタ１５１の代わりに、他の集積回路内の受信回路及びアイモニタを用いてもよい。その場合、送信回路１２１は、出力クロック信号ＣＫ１に同期して、テストパターンデータを他の集積回路に送信する。他の集積回路では、受信回路がそのテストパターンデータを受信し、アイモニタ１５１がそのテストパターンデータのアイパターンの開口を検出する。遅延制御回路３１８は、他の集積回路のアイモニタにより検出されたアイパターンの開口面積が最大になるように、遅延回路３１１の遅延量を調整する。
【００８０】
また、図８に示した、第４の実施形態による位相ロックループ回路１３１、１３２に対しては、以下のような変形が可能である。
【００８１】
例えば、図５に示した、第２の実施形態による位相ロックループ回路１３１、１３２と同様に、遅延制御回路３１８が、アイモニタ１５１が検出したアイパターンの開口に加えて、アイモニタ１５２が検出したアイパターンの開口を基に、アイモニタ１５１及び１５２が検出した２つのアイパターンの開口面積の総和が最大となるように、遅延回路３１１の遅延量を調整するようにしてもよい。
【００８２】
また、図６に示した、第３の実施形態による位相ロックループ回路１３１〜１３４と同様に、図８の位相ロックループ回１３１、１３２に加えて、位相ロックループ回路１３１と同様の回路を相互に隣接するように設け、隣接した位相ロックループ回路間でジッタを最小にするための遅延量の調整を順に行うようにしてもよい。
【００８３】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【産業上の利用可能性】
【００８４】
１つの側面では、出力クロック信号のジッタを低減することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】令和2年12月10日(2020.12.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
アナログデジタル変換器３２７は、ローパスフィルタ３２４が出力するクロック制御信号Ｖ２ｂをアナログからデジタルに変換し、デジタルの制御信号Ｄ２を遅延制御回路３１８に出力する。遅延制御回路３１８は、遅延回路３１１の遅延量を最小値から最大値まで変化させ、制御信号Ｄ１の変動量と制御信号Ｄ２の変動量の総和が最小となる遅延回路３１１の遅延量を探索する。そして、遅延制御回路３１８は、遅延回路３１１の遅延量を、制御信号Ｄ１の変動量と制御信号Ｄ２の変動量の総和が最小となる遅延量に調整する。具体的な調整方法は、図４のフローチャートと同様である。これにより、位相ロックループ回路１３１が生成する出力クロック信号ＣＫ１のジッタと、位相ロックループ回路１３２が生成する出力クロック信号ＣＫ２のジッタを低減することができる。
【国際調査報告】
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