【誤訳訂正書】
【提出日】平成21年10月28日(2009.10.28)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
電気的に絶縁性の絶縁領域と、少なくとも１つの連続した領域とを有する集積回路構造（１４０）であって、
上記少なくとも１つの連続した領域は、キャパシタ（１４４）を形成しているとともに、
上記絶縁領域に近接した電極領域（３４）と、
誘電体領域（４６）と、
絶縁領域から離れた電極領域（５６）とをこの順で有しており、
上記絶縁領域が、平面に配置された絶縁層（１４）の一部であり、
上記集積回路構造（１４０）の上記キャパシタ（１４４）と、少なくとも１つの能動素子（１４２）とが、上記絶縁層（１４）に対して同じ側に配置されており、
上記能動素子（１４２）は、各端子領域（８０，８２）と、上記各端子領域（８０，８２）の間の活性領域（８４）と、上記活性領域（８４）上の制御電極（５４）を含み、
上記電極領域（３４）と、上記活性領域（８４）とが、絶縁層（１４）の配置されている平面と平行な平面に配置されており、
上記キャパシタと上記能動素子とが、記憶セル（１５０）を形成しており、
スペーサ（６０，６２）が、上記能動素子（１４２）の制御電極（５４）の両側に配置されており、
スペーサ（６４，６６）が、上記絶縁領域から離れた電極領域（５６）の少なくとも一方側に配置されており、
上記各端子領域（８０，８２）の少なくとも一方の上に、ケイ化物領域（９０，９４）を有していることを特徴とする、集積回路構造。
【請求項２】
上記能動素子（１４２）は、電界効果トランジスタ（１４２）であり、
この電界効果トランジスタ（１４２）のチャネル領域（８４）が、上記活性領域であり、上記チャネル領域（８４）が、ドープまたは非ドープされており、
上記制御電極（５４）が、上記電極領域（５６）と同じ材料を含み、
上記電界効果トランジスタ（１４２）の制御電極絶縁領域（４２）が、上記誘電体領域（４６）と同じ材料および同じ厚みを有する材料を含む請求項１に記載の回路構造（１４０）。
【請求項３】
上記電界効果トランジスタ（１４２）が、プレーナ型の電界効果トランジスタであり、
上記トランジスタが、補助端子領域（５８，５９）を含み、
上記補助端子領域は、端子領域（８０，８２）と同じ導電型ではあるが少なくとも１桁小さいドーパント濃度にドーピングされており、
上記トランジスタが、補助ドーピング領域を備え、
上記補助ドーピング領域は、上記端子領域（８０，８２）および上記補助端子領域（５８，５９）に近接して配置されており、上記端子領域（８０，８２）および上記補助端子領域（５８，５９）とは異なる導電性型のドーピングを有し、
上記制御電極（５４）上に、金属半導体組成物（９２）を含む領域を有している、請求項２に記載の回路構造（１４０）。
【請求項４】
上記トランジスタ（１４２）の端子領域（８０，８２）または上記トランジスタ（１４２）の両方の端子領域（８０，８２）が、上記絶縁層（１４）上に形成されており、
上記ケイ化物領域（９０，９４）は、上記ケイ化物領域（９０，９４）と上記端子領域（８０，８２）との境界線が、上記活性領域（８４）の上記絶縁層（１４）から離れた側の表面より、上記絶縁層（１４）に近くなるように形成されている、請求項２または３に記載の回路構造（１４０）。
【請求項５】
上記トランジスタ（１４２）の端子領域（８０，８２）または上記トランジスタ（１４２）の両方の端子領域（８０，８２）が、上記絶縁層（１４）上に形成されており、
上記ケイ化物領域（９０，９４）は、上記ケイ化物領域（９０，９４）と上記端子領域（８０，８２）との境界線が、上記活性領域（８４）の上記絶縁層（１４）から離れた側の表面より、上記絶縁層（１４）から遠くなるように形成されている、請求項２または３に記載の回路構造（１４０）。
【請求項６】
上記制御電極（５４）の両側のスペーサは、上記制御電極（５４）とは異なる材料からなり、
上記絶縁領域から離れた電極領域（５６）の少なくとも一方側のスペーサは、上記電極領域（５６）とは異なる材料からなる、請求項２から５のいずれか１項に記載の回路構造（１４０）。
【請求項７】
上記制御電極（５４）の両側のスペーサ、および上記絶縁領域から離れた電極領域（５６）の少なくとも一方側のスペーサは、二酸化シリコンまたは窒化シリコンからなる、請求項６に記載の回路構造（１４０）。
【請求項８】
上記電界効果トランジスタの端子領域（５９ａ）と、上記キャパシタ（１５４）の絶縁領域に近接した電極領域（３４ａ）とが、相互に隣接し、上記端子領域（５９ａ）と上記電極領域（３４ａ）との境界で導電性接続されており、
上記電極領域（３４ａ）に隣接する上記トランジスタの端子領域（５９ａ）の上に、上記ケイ化物領域を有せず、
他の端子領域（８０ａ）上にケイ化物領域（７０ａ）を有する、請求項２から７のいずれか１項に記載の回路構造（１４０）。
【請求項９】
上記端子領域（８２）に隣接する、上記電極領域（３４）の側面が、上記側面を横断するように配置されている、上記絶縁領域に近接した上記電極領域（３４）の他の側面よりも長く、
上記トランジスタが、トランジスタ幅（Ｗ１）を有し、このトランジスタ幅は、最小形状（Ｆ）の倍数で、３倍を上回る、請求項８に記載の回路構造（１４０）。
【請求項１０】
上記電極領域（３４）における、上記端子領域（８２）に隣接する側面を横断する上記電極領域（３４）の他の側面が、上記端子領域（８２）に隣接している上記電極領域（３４）の側面よりも長く、
上記トランジスタが、トランジスタ幅（Ｗ２）を有しており、このトランジスタ幅は、最小形状（Ｆ）の３倍未満である、請求項８に記載の回路構造（１４０）。
【請求項１１】
上記絶縁領域に近接した上記電極領域（３４）が、ドープされた半導体単結晶領域であり、
上記絶縁領域に近接した上記電極領域（３４）および／または活性領域（８４）が、１００ｎｍ未満、または、５０ｎｍ未満の厚みを有しており、
上記活性領域（８４）が、ドープまたは非ドープされた半導体単結晶領域であり、
上記絶縁層（１４）が、一方の側面で、担体基板（１２）に隣接し、
上記担体基板は、半導体材料を含んでおり、
上記絶縁層（１４）が、他方の側面で、上記絶縁領域に近接した上記電極領域（３４）に隣接し、
上記絶縁層（１４）が、電気的に絶縁性のある材料を含み、
上記能動素子（１４２）が、プレーナ型の電界効果トランジスタである、請求項１〜１０のいずれか１項に記載の回路構造（１４０）。
【請求項１２】
上記誘電体領域（４６）が、二酸化シリコンを含み、または、二酸化シリコンからなり、
または、上記誘電体領域（４６）が、４以上または１０以上または５０以上の誘電定数を有する材料からなり、
上記絶縁領域から離れた上記電極領域（５６）が、多結晶シリコン、金属、および低インピーダンス材料の内の何れか一つを含み、上記低インピーダンス材料は、窒化チタン、窒化タンタル、ルビジウムまたは高ドープしたシリコンゲルマニウムを含み、
上記絶縁領域から離れた上記電極領域（５６）上に、金属半導体組成物（９６）を有する、請求項１〜１１のいずれか１項に記載の回路構造（１４０）。
【請求項１３】
上記記憶セル（１５０）は、ダイナミックＲＡＭメモリユニットを形成し、
上記記憶セルが、トランジスタ（１５２，Ｍ１〜Ｍ３）を含む、請求項１〜１２のいずれかに記載の回路構造（１４０）。
【請求項１４】
上記ケイ化物領域（９４）は、上記制御電極（５４）における、上記電極領域（５６）側のスペーサ（６２）と、上記電極領域（５６）における、上記制御電極（５４）側のスペーサ（６４）との間に設けられている、請求項１に記載の回路構造（１４０）。
【請求項１５】
上記制御電極（５４ａ）における、上記電極領域（５６ａ）側のスペーサ（６２ａ）と、上記電極領域（５６ａ）における、上記制御電極（５４ａ）側のスペーサ（６４ａ）とが接触している、請求項１に記載の回路構造（１４０）。
【請求項１６】
上記請求項１から１５のいずれか１項に記載の回路構造（１４０）にキャパシタ（１４４）を有する集積回路構造（１４０）の製造方法において、
電気的に絶縁性の材料から成る絶縁層（１４）と、半導体層（１６）とを含む基板（１０）を用意し、
キャパシタ用の少なくとも１つの電極領域（３４）を形成するため、および、トランジスタ（１４２）用の少なくとも１つの活性領域（８４）を形成するために、半導体層（１６）をパターン化し、
半導体層（１６）をパターン化した後、少なくとも１つの誘電性層（４０）を生成し、
誘電性層（４０）を生成した後、電極層（４１）を生成し、
上記電極層（４１）に基づき、キャパシタ（１４４）の電極領域（５６）を形成し、
補助層を、上記半導体層（１６）、上記制御電極（５４）および上記電極領域（５６）上に生成し、上記補助層は、エピタキシャル層成長のための開始点としては適していない材料からなり、
上記補助層を異方性エッチングして、上記制御電極（５４）の側壁にスペーサ（６０、６２）および上記電極領域（５６）の側壁にスペーサ（６４、６６）を形成し、
上記異方性エッチングにより露出した上記半導体層（１６）上に選択的エピタキシーを行って、エピタキシャル領域（７０、７４）を形成し、
上記エピタキシャル領域（７０、７４）および上記エピタキシャル領域（７０、７４）の下方の上記半導体層（１６）をドーピングし、
上記ドープされた上記エピタキシャル領域（７０、７４）上に、摂氏１４００℃以上の融点を有する高融点金属を堆積してケイ化物領域（９０、９４）を形成する、方法。
【請求項１７】
パターン化の前に半導体層（１６）に、窒化シリコン層（２０）および／または酸化物層（１８）を形成する工程であって、窒化シリコン層（２０）が、半導体層（１６）のパターン化中に、ハードマスクの機能を果たすようになっており、
誘電性層（４０）の生成前に、トランジスタ（１４２）のチャネル領域（８４）をドーピングし、
角取り酸化物（２６，２８）を形成するために、電極層（４１）を形成する前に、上記半導体層（１６）を熱酸化し、
誘電性層（４０）を生成する前に、上記絶縁領域に近接した電極領域（３４）をドーピングし、
トランジスタ（１２２）の活性領域（８４）に、誘電性層（４０）を生成し、
上記絶縁領域から離れた電極領域（５６）の形成と同時にトランジスタ（１４２）の制御電極（５４）を形成することを特徴とする、請求項１６に記載の方法。
【請求項１８】
トランジスタ（１４２）の制御電極（５４）をパターン化した後に、トランジスタ（１４２）の端子領域（８０，８２）よりも低いドーパント濃度を有する補助端子領域（５８，５９）を形成し、
トランジスタ（１４２）の制御電極（５４）をパターン化した後に、上記補助層（６０）を形成することを特徴とする、請求項１６または１７に記載の方法。
【請求項１９】
上記絶縁領域から離れた電極領域（５６）を形成した後、
トランジスタ（１４２）の制御電極（５４）をパターン化した後、
半導体層（１６）からなる露出領域に、選択的エピタキシーを行った後、
上記エピタキシャル領域（７０、７４）の下方の上記半導体層（１６）をドーピングすることを特徴とする、請求項１６から１８のいずれか１項に記載の方法。
【請求項２０】
上記制御電極（５４）上に、金属半導体組成物を選択的に形成することを特徴とする、請求項１６から１９のいずれか１項に記載の方法。
【請求項２１】
上記補助層は、窒化シリコン層、二酸化シリコン層、またはＴＥＯＳ層からなる、請求項１６から２０のいずれか１項に記載の方法。
【請求項２２】
上記高融点金属は、ニッケル、チタンまたはコバルトである、請求項１６から２１のいずれか１項に記載の方法。
【請求項２３】
上記エピタキシャル領域（７０、７４）を、上記制御電極（５４）の高さの半分まで生成する、請求項１６から２２のいずれか１項に記載の方法。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】００４６
【訂正方法】変更
【訂正の内容】
【００４６】
エピタキシャル領域７０・７４のエピタキシャル層の厚みは、主に、半導体層１６の厚みと、以下で説明するケイ化反応とに依存している。ケイ化反応では、反応用に相当する十分量のシリコンが準備され、上記準備により存在するシリコンが消費される。この措置によって、ドレイン領域／ソース領域内のチャンネル端子が「取り除かれる」ことを防止することができる。ゲート電極５４と被覆電極５６とには、それぞれ、エピタキシャル領域７２・７６が配置されている。エピタキシャル領域７２・７６が配置されない他のゲート材料を使用してもよい。