(57)【要約】  本技術は、コンパレータの動作点電位を容易に変更することができるようにするコンパレータ及び撮像装置に関する。差動対には、画素から出力される画素信号、及び、電圧が変化する参照信号が入力される。差動対には、カレントミラーが接続され、差動対を構成するトランジスタと、カレントミラーを構成するトランジスタとの間には、所定の電圧降下を生じさせる電圧降下機構が接続されている。電圧降下機構には、スイッチが、並列に接続されている。本技術は、例えば、画像を撮像するイメージセンサ等に適用することができる。
2020012943.tif 000002
【特許請求の範囲】
【請求項１】
画素から出力される画素信号、及び、電圧が変化する参照信号が入力される差動対と、
前記差動対に接続されたカレントミラーと、
前記差動対を構成するトランジスタと、前記カレントミラーを構成するトランジスタとの間に接続された、所定の電圧降下を生じさせる電圧降下機構と、
前記電圧降下機構に並列に接続されたスイッチと
を備えるコンパレータ。
【請求項２】
前記電圧降下機構は、ダイオード接続されたトランジスタである
請求項１に記載のコンパレータ。
【請求項３】
前記参照信号の変化として、電圧が下降する通常変化が行われる場合、前記スイッチは、前記コンパレータの動作点電位を決定するオートゼロ動作時、及び、前記画素信号と前記参照信号とを比較する比較動作時のいずれもオンにされ、
前記参照信号の変化として、電圧が上昇する反転変化が行われる場合、前記スイッチは、前記オートゼロ動作時にオフにされ、前記比較動作時にオンにされる
ように構成された請求項１に記載のコンパレータ。
【請求項４】
前記差動対を構成する一対のトランジスタのうちの一方のトランジスタと、前記カレントミラーを構成する一対のトランジスタうちの一方のトランジスタとの間に接続された第１の電圧降下機構と、
前記第１の電圧降下機構に並列に接続された第１のスイッチと
を、前記電圧降下機構及び前記スイッチとして備える
請求項１に記載のコンパレータ。
【請求項５】
前記差動対を構成する一対のトランジスタのうちの他方のトランジスタと、前記カレントミラーを構成する一対のトランジスタうちの他方のトランジスタとの間に接続された第２の電圧降下機構と、
前記第２の電圧降下機構に並列に接続された第２のスイッチと
を、前記電圧降下機構及び前記スイッチとしてさらに備える
請求項４に記載のコンパレータ。
【請求項６】
前記差動対を構成する一対のトランジスタのうちの、前記画素信号が入力されるトランジスタが、前記コンパレータの出力信号を出力するアンプに接続された
請求項１に記載のコンパレータ。
【請求項７】
光電変換を行い、画素信号を出力する画素と、
前記画素信号と、電圧が変化する参照信号とを比較するコンパレータと、
前記コンパレータの、前記画素信号と前記参照信号との比較結果に基づいて、前記画素信号と前記参照信号とが一致するまでの、前記参照信号の変化に要する時間をカウントすることにより得られるカウント値を、前記画素信号のAD(Analog Digital)変換結果として求めるカウンタと
を備え、
前記コンパレータは、
前記画素信号、及び、前記参照信号が入力される差動対と、
前記差動対に接続されたカレントミラーと、
前記差動対を構成するトランジスタと、前記カレントミラーを構成するトランジスタとの間に接続された、所定の電圧降下を生じさせる電圧降下機構と、
前記電圧降下機構に並列に接続されたスイッチと
を有する
撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、コンパレータ及び撮像装置に関し、特に、例えば、コンパレータの動作点電位を容易に変更することができるようにするコンパレータ及び撮像装置に関する。
【背景技術】
【０００２】
例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサは、光電変換を行うPD(Photo diode)等の光電変換素子を有する画素が出力するアナログの画素信号をAD(Analog to Digital)変換するADC(AD Converter)を、例えば、画素の列等ごとに有する。【０００３】
CMOSイメージセンサのADCとしては、例えば、コンパレータとカウンタとを有し、所定の参照信号と画素が出力する画素信号とを比較することにより、画素信号のAD変換を行う、シングルスロープ型と呼ばれるADCがある。【０００４】
シングルスロープ型のADCでは、コンパレータにおいて、ランプ(RAMP)信号等の一定の傾きで電圧が変化する参照信号と画素が出力する画素信号とが比較され、カウンタにおいて、参照信号と画素信号とのレベルが一致するまでの、参照信号の電圧の変化に要する時間がカウントされることにより、画素が出力する画素信号がAD変換される。【０００５】
CMOSイメージセンサでは、画素をリセットした直後の画素信号であるリセットレベルのAD変換結果と、リセット後に、画素のPDに蓄積される電荷を含む電荷に対応する画素信号である信号レベルのAD変換結果との差分を求めるCDS(Correlated Double Sampling)が行われ、そのCDSの結果得られる差分が、画素値として出力される。【０００６】
ところで、シングルスロープ型のADCを採用するCMOSイメージセンサでは、AD変換の前に、コンパレータの動作点電位を決定するオートゼロ動作が行われる。オートゼロ動作では、コンパレータ（を構成する差動対）に入力される画素信号と参照信号とがオートゼロ電位と呼ばれる同一の電位になるように、コンパレータが設定される。【０００７】
特許文献１には、コンパレータの外部に設けられた外部印加電圧生成回路において、外部印加電圧を生成し、その外部印加電圧をコンパレータに供給することにより、オートゼロ電位を変更する技術が記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開2014-197772号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
近年、オートゼロ動作のオートゼロ電位、すなわち、コンパレータの動作点電位を、容易に変更することができる技術の提案が要請されている。【００１０】
本技術は、このような状況に鑑みてなされたものであり、コンパレータの動作点電位を容易に変更することができるようにするものである。
【課題を解決するための手段】
【００１１】
本技術のコンパレータは、画素から出力される画素信号、及び、電圧が変化する参照信号が入力される差動対と、前記差動対に接続されたカレントミラーと、前記差動対を構成するトランジスタと、前記カレントミラーを構成するトランジスタとの間に接続された、所定の電圧降下を生じさせる電圧降下機構と、前記電圧降下機構に並列に接続されたスイッチとを備えるコンパレータである。【００１２】
本技術の撮像装置は、光電変換を行い、画素信号を出力する画素と、前記画素信号と、電圧が変化する参照信号とを比較するコンパレータと、前記コンパレータの、前記画素信号と前記参照信号との比較結果に基づいて、前記画素信号と前記参照信号とが一致するまでの、前記参照信号の変化に要する時間をカウントすることにより得られるカウント値を、前記画素信号のAD(Analog Digital)変換結果として求めるカウンタとを備え、前記コンパレータは、画素信号、及び、前記参照信号が入力される差動対と、前記差動対に接続されたカレントミラーと、前記差動対を構成するトランジスタと、前記カレントミラーを構成するトランジスタとの間に接続された、所定の電圧降下を生じさせる電圧降下機構と、前記電圧降下機構に並列に接続されたスイッチとを有する撮像装置である。【００１３】
本技術のコンパレータ及び撮像装置においては、画素から出力される画素信号、及び、電圧が変化する参照信号が入力される差動対を構成するトランジスタと、前記差動対に接続されたカレントミラーを構成するトランジスタとの間に、所定の電圧降下を生じさせる電圧降下機構が接続され、前記電圧降下機構には、スイッチが、並列に接続されている。【００１４】
コンパレータや撮像装置は、独立した装置（チップやモジュールを含む）であっても良いし、１つの装置を構成している内部ブロックであっても良い。
【発明の効果】
【００１５】
本技術によれば、コンパレータの動作点電位を容易に変更することができる。【００１６】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１７】
【図１】本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。
【図２】イメージセンサ２の構成例を示すブロック図である。
【図３】画素１１ｍ，ｎの構成例を示す回路図である。
【図４】ADC３１ｎの構成例を示すブロック図である。
【図５】コンパレータ６１ｎの第１の構成例を示す回路図である。
【図６】コンパレータ６１ｎの第１の構成例の動作の例を説明するタイミングチャートである。
【図７】RAMP信号及びVSL信号が反転変化する場合のコンパレータ６１ｎの第１の構成例の動作の例を説明するタイミングチャートである。
【図８】コンパレータ６１ｎの第２の構成例を示す回路図である。
【図９】コンパレータ６１ｎの第２の構成例において、VSL信号やRAMP信号が通常変化する場合の比較動作時のスイッチ１０７及びスイッチ１０８、並びに、スイッチ１２２の状態を示す図である。
【図１０】RAMP信号及びVSL信号が通常変化する場合のコンパレータ６１ｎの第２の構成例の動作の例を説明するタイミングチャートである。
【図１１】コンパレータ６１ｎの第２の構成例において、VSL信号やRAMP信号が反転変化する場合のオートゼロ動作時のスイッチ１０７及びスイッチ１０８、並びに、スイッチ１２２の状態を示す図である。
【図１２】RAMP信号及びVSL信号が反転変化する場合のコンパレータ６１ｎの第２の構成例の動作の例を説明するタイミングチャートである。
【図１３】コンパレータ６１ｎの第３の構成例を示す回路図である。
【図１４】コンパレータ６１ｎの第３の構成例において、VSL信号やRAMP信号が通常変化する場合の比較動作時のスイッチ１０７及びスイッチ１０８、並びに、スイッチ１２２及びスイッチ１３２の状態を示す図である。
【図１５】RAMP信号及びVSL信号が通常変化する場合のコンパレータ６１ｎの第３の構成例の動作の例を説明するタイミングチャートである。
【図１６】コンパレータ６１ｎの第３の構成例において、VSL信号やRAMP信号が反転変化する場合のオートゼロ動作時のスイッチ１０７及びスイッチ１０８、並びに、スイッチ１２２及びスイッチ１３２の状態を示す図である。
【図１７】RAMP信号及びVSL信号が反転変化する場合のコンパレータ６１ｎの第３の構成例の動作の例を説明するタイミングチャートである。
【図１８】コンパレータ６１ｎの第４の構成例を示す回路図である。
【図１９】コンパレータ６１ｎの第５の構成例を示す回路図である。
【図２０】イメージセンサ２を使用する使用例を示す図である。
【図２１】車両制御システムの概略的な構成の一例を示すブロック図である。
【図２２】車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
【発明を実施するための形態】
【００１８】
＜本技術を適用したディジタルカメラの一実施の形態＞
【００１９】
図１は、本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。
【００２０】
なお、ディジタルカメラは、静止画、及び、動画のいずれも撮像することができる。
【００２１】
図１において、ディジタルカメラは、光学系１、イメージセンサ２、メモリ３、信号処理部４、出力部５、及び、制御部６を有する。
【００２２】
光学系１は、例えば、図示せぬズームレンズや、フォーカスレンズ、絞り等を有し、外部からの光を、イメージセンサ２に入射させる。
【００２３】
イメージセンサ２は、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサ等の撮像装置であり、光学系１からの入射光を受光し、光電変換を行って、光学系１からの入射光に対応する画像データを出力する。
【００２４】
メモリ３は、イメージセンサ２が出力する画像データを一時記憶する。
【００２５】
信号処理部４は、メモリ３に記憶された画像データを用いた信号処理としての、例えば、ノイズの除去や、ホワイトバランスの調整等の処理を行い、出力部５に供給する。
【００２６】
出力部５は、信号処理部４からの画像データを出力する。
【００２７】
すなわち、出力部５は、例えば、液晶等で構成されるディスプレイ（図示せず）を有し、信号処理部４からの画像データに対応する画像を、いわゆるスルー画として表示する。
【００２８】
また、出力部５は、例えば、半導体メモリや、磁気ディスク、光ディスク等の記録媒体を駆動するドライバ（図示せず）を有し、信号処理部４からの画像データを記録媒体に記録する。
【００２９】
制御部６は、ユーザの操作等に従い、ディジタルカメラを構成する各ブロックを制御する。
【００３０】
以上のように構成されるディジタルカメラでは、イメージセンサ２が、光学系１からの入射光を受光し、その入射光に応じて、画像データを出力する。
【００３１】
イメージセンサ２が出力する画像データは、メモリ３に供給されて記憶される。メモリ３に記憶された画像データについては、信号処理部４による信号処理が施され、その結果得られる画像データは、出力部５に供給されて出力される。
【００３２】
＜イメージセンサ２の構成例＞
【００３３】
図２は、図１のイメージセンサ２の構成例を示すブロック図である。
【００３４】
図２において、イメージセンサ２は、画素アレイ１０、制御部２０、画素駆動部２１、列並列AD変換部２２、及び、出力部２３を有する。
【００３５】
画素アレイ１０は、光電変換を行うM×N個（M及びNは、1以上の整数）の画素１１１，１，１１１，２，・・・，１１１，Ｎ，１１２，１，１１２，２，・・・，１１２，Ｎ，・・・，１１Ｍ，１，１１Ｍ，２，・・・，１１Ｍ，Ｎを有し、画像を撮像する撮像部（撮像素子）として機能する。
【００３６】
M×N個の画素１１１，１ないし１１Ｍ，Ｎは、２次元平面上に、M行N列の行列（格子）状に配置されている。
【００３７】
画素アレイ１０の、（上から）m行目（m＝1,2,・・・,M）の行方向（横方向）に並ぶN個の画素１１ｍ，１ないし１１ｍ，Ｎには、行方向に延びる画素制御線４１ｍが接続されている。
【００３８】
また、（左から）n列目（n＝1,2,・・・,N）の列方向（縦方向）に並ぶM個の画素１１１，ｎないし１１Ｍ，ｎには、列方向に延びるVSL(Vertical Signal Line)４２ｎが接続されている。
【００３９】
画素１１ｍ，ｎは、そこに入射する光（入射光）の光電変換を行う。さらに、画素１１ｍ，ｎは、光電変換によって得られる電荷に対応する電圧としての画素信号を、画素駆動部２１からの、画素制御線４１ｍを介しての制御に従い、電流源４３ｎが接続されたVSL４２ｎ上に出力する。
【００４０】
なお、画素１１ｍ，ｎは、例えば、ベイヤ配列等の色フィルタ（図示せず）を介して入射する所定の色の光の光電変換を行うことができる。
【００４１】
制御部２０は、画素駆動部２１や、列並列AD変換部２２（を構成するオートゼロ制御部３２や、参照信号出力部３３等）、その他の必要なブロックを、所定のロジック等に従って制御する。
【００４２】
画素駆動部２１は、制御部２０の制御に従い、画素制御線４１ｍを介して、その画素制御線４１ｍに接続されている画素１１ｍ，１ないし１１ｍ，Ｎを制御（駆動）する。
【００４３】
列並列AD変換部２２は、一行に並ぶ画素１１ｍ，１ないし１１ｍ，Ｎそれぞれと、VSL４２１ないし４２Ｎを介して接続されており、したがって、画素１１ｍ，ｎがVSL４２ｎ上に出力する画素信号（電圧）（以下、VSL信号ともいう）は、列並列AD変換部２２に供給される。
【００４４】
列並列AD変換部２２は、一行に並ぶ画素１１ｍ，１ないし１１ｍ，Ｎそれぞれから、VSL４２１ないし４２Ｎを介して供給されるVSL信号のAD変換を、並列で行う処理装置であり、AD変換の結果得られるディジタルデータを、画素１１ｍ，１ないし１１ｍ，Ｎの画素値（画素データ）として、出力部２３に供給する。
【００４５】
ここで、列並列AD変換部２２は、一行に並ぶN個の画素１１ｍ，１ないし１１ｍ，Ｎすべての画素信号のAD変換を、並列で行う他、そのN個の画素１１ｍ，１ないし１１ｍ，Ｎのうちの、N個未満の1個以上の画素の画素信号のAD変換を、並列で行うことができる。
【００４６】
但し、以下では、説明を簡単にするため、列並列AD変換部２２は、一行に並ぶN個の画素１１ｍ，１ないし１１ｍ，ＮすべてのVSL信号のAD変換を、並列で行うこととする。
【００４７】
列並列AD変換部２２は、一行に並ぶN個の画素１１ｍ，１ないし１１ｍ，ＮすべてのVSL信号のAD変換を、並列で行うために、N個のADC(Analog to Digital Converter)３１１ないし３１Ｎを有する。
【００４８】
さらに、列並列AD変換部２２は、オートゼロ制御部３２、参照信号出力部３３、及び、クロック出力部３４を有する。
【００４９】
オートゼロ制御部３２は、ADC３１ｎが有する、後述するコンパレータ６１ｎのオートゼロ動作を制御するための信号であるオートゼロパルス（オートゼロ信号）を、オートゼロ信号線３２Ａを介して、ADC３１１ないし３１Ｎに供給（出力）する。
【００５０】
参照信号出力部３３は、例えば、DAC(Digital to Analog Converter)で構成され、ランプ(RAMP)信号のような一定の傾きで、所定の初期値から所定の最終値まで電圧が変化する期間を有する参照信号を、参照信号線３３Ａを介して、ADC３１１ないし３１Ｎに供給（出力）する。
【００５１】
クロック出力部３４は、所定の周波数のクロックを、クロック信号線３４Ａを介して、ADC３１１ないし３１Ｎに供給（出力）する。
【００５２】
ADC３１ｎは、VSL４１ｎに接続されており、したがって、ADC３１ｎには、画素１１ｍ，ｎがVSL４１ｎ上に出力するVSL信号（画素信号）が供給される。
【００５３】
ADC３１ｎは、画素１１ｍ，ｎが出力するVSL信号のAD変換を、参照信号出力部３３からの参照信号、及び、クロック出力部３４からのクロックを用いて行い、さらに、CDS(Correlated Double Sampling)を行って、画素値としてのディジタルデータを求める。
【００５４】
ここで、ADC３１ｎは、画素１１ｍ，ｎのVSL信号と、参照信号出力部３３からの参照信号とを比較し、画素１１ｍ，ｎのVSL信号と参照信号との電圧が一致するまでの（VSL信号と参照信号との大小関係が逆転するまでの）、参照信号の電圧の変化に要する時間をカウントすることにより、画素１１ｍ，ｎのVSL信号のAD変換を行う。
【００５５】
ADC３１ｎにおいて、画素１１ｍ，ｎのVSL信号と参照信号との電圧が一致するまでの、参照信号の電圧の変化に要する時間のカウントは、クロック出力部３４からのクロックをカウントすることにより行われる。
【００５６】
また、N個のADC３１１ないし３１Ｎには、画素アレイ１０の第1行ないし第M行の各行のN個の画素１１ｍ，１ないし１１ｍ，ＮのVSL信号が、例えば、第1行から順次供給され、そのVSL信号のAD変換、及び、CDSが、行単位で行われる。
【００５７】
出力部２３は、画素値を読み出す列nを選択し、その列nのADC３１ｎから、そのADC３１ｎで求められた画素１１ｍ，ｎのAD変換（及びCDS）の結果を、画素値として読み出し、外部（本実施の形態では、メモリ３（図１））に出力する。
【００５８】
なお、ここでは、ADC３１ｎにおいて、AD変換の他、CDSを行うこととしたが、ADC３１ｎでは、AD変換のみを行い、CDSは、出力部２３で行うことが可能である。
【００５９】
また、以下では、CDSについては、適宜、説明を省略する。
【００６０】
＜画素１１ｍ，ｎの構成例＞
【００６１】
図３は、図２の画素１１ｍ，ｎの構成例を示す回路図である。
【００６２】
図３において、画素１１ｍ，ｎは、PD５１、並びに、４個のNMOS(negative channel MOS)のFET(Field Effect Transistor)５２，５４，５５、及び、５６を有する。
【００６３】
また、画素１１ｍ，ｎにおいては、FET５２のドレイン、FET５４のソース、及び、FET５５のゲートが接続されており、その接続点には、電荷を電圧に変換するためのFD(Floating Diffusion)（容量）５３が形成されている。
【００６４】
PD５１は、光電変換を行う光電変換素子の一例であり、入射光を受光して、その入射光に対応する電荷をチャージすることにより、光電変換を行う。
【００６５】
PD５１のアノードはグランド(ground)に接続され（接地され）、PD５１のカソードは、FET５２のソースに接続されている。
【００６６】
FET５２は、PD５１にチャージされた電荷を、PD５１からFD５３に転送するためのFETであり、以下、転送Tr５２ともいう。
【００６７】
転送Tr５２のソースは、PD５１のカソードに接続され、転送Tr５２のドレインは、FD５３を介して、FET５４のソースに接続されている。
【００６８】
また、転送Tr５２のゲートは、画素制御線４１ｍに接続されており、転送Tr５２のゲートには、画素制御線４１ｍを介して、転送パルスTRGが供給される。
【００６９】
ここで、画素駆動部２１（図２）が、画素制御線４１ｍを介して、画素１１ｍ，ｎを駆動（制御）するために、画素制御線４１ｍに供給する制御信号（電圧）には、転送パルスTRGの他、後述するリセットパルスRST、及び、選択パルスSELがある。
【００７０】
FD５３は、転送Tr５２のドレイン、FET５４のソース、及び、FET５５のゲートの接続点に形成された、コンデンサの如く電荷を電圧に変換する領域である。
【００７１】
FET５４は、FD５３にチャージされた電荷（電圧（電位））をリセットするためのFETであり、以下、リセットTr５４ともいう。
【００７２】
リセットTr５４のドレインは、電源Vddに接続されている。
【００７３】
また、リセットTr５４のゲートは、画素制御線４１ｍに接続されており、リセットTr５４のゲートには、画素制御線４１ｍを介して、リセットパルスRSTが供給される。
【００７４】
FET５５は、FD５３の電圧をバッファするためのFETであり、以下、増幅Tr５５ともいう。
【００７５】
増幅Tr５５のゲートは、FD５３に接続され、増幅Tr５５のドレインは、電源Vddに接続されている。また、増幅Tr５５のソースは、FET５６のドレインに接続されている。
【００７６】
FET５６は、VSL４２ｎへの画素信号（VSL信号）の出力を選択するためのFETであり、以下、選択Tr５６ともいう。
【００７７】
選択Tr５６のソースは、VSL４２ｎに接続されている。
【００７８】
また、選択Tr５６のゲートは、画素制御線４１ｍに接続されており、選択Tr５６のゲートには、画素制御線４１ｍを介して、選択パルスSELが供給される。
【００７９】
ここで、増幅Tr５５のソースが、選択Tr５６、及び、VSL４２ｎを介して電流源４３ｎに接続されることで、増幅Tr５５及び電流源４３ｎによって、SF(Source Follower)（の回路）が構成されており、したがって、FD５３の電圧は、SFを介して、VSL４２ｎ上のVSL信号となる。
【００８０】
なお、画素１１ｍ，ｎは、選択Tr５６なしで構成することができる。
【００８１】
また、画素１１ｍ，ｎの構成としては、FD５３ないし選択Tr５６を、複数のPD５１及び転送Tr５２で共有する共有画素の構成を採用することができる。
【００８２】
以上のように構成される画素１１ｍ，ｎでは、PD５１は、そこに入射する光を受光し、光電変換を行うことにより、受光した入射光の光量に応じた電荷のチャージを開始する。なお、ここでは、説明を簡単にするために、選択パルスSELはHレベルになっており、選択Tr５６はオン状態であることとする。
【００８３】
PD５１での電荷のチャージが開始されてから、所定の時間（露光時間）が経過すると、画素駆動部２１（図２）は、転送パルスTRGを、一時的に、（L(Low)レベルから）H(High)レベルにする。
【００８４】
転送パルスTRGが一時的にHレベルになることにより、転送Tr５２は、一時的に、オン状態になる。
【００８５】
転送Tr５２がオン状態になると、PD５１にチャージされた電荷は、転送Tr５２を介して、FD５３に転送されてチャージされる。
【００８６】
画素駆動部２１は、転送パルスTRGを一時的にHレベルにする前に、リセットパルスRSTを、一時的に、Hレベルにし、これにより、リセットTr５４を、一時的に、オン状態にする。
【００８７】
リセットTr５４がオン状態になることにより、FD５３は、リセットTr５４を介して、電源Vddに接続され、FD５３にある電荷は、リセットTr５４を介して、電源Vddに掃き出されてリセットされる。
【００８８】
ここで、以上のように、FD５３が、電源Vddに接続され、FD５３にある電荷がリセットされることが、画素１１ｍ，ｎのリセットである。
【００８９】
FD５３の電荷のリセット後、画素駆動部２１は、上述のように、転送パルスTRGを、一時的に、Hレベルにし、これにより、転送Tr５２は、一時的に、オン状態になる。
【００９０】
転送Tr５２がオン状態になることにより、PD５１にチャージされた電荷は、転送Tr５２を介して、リセット後のFD５３に転送されてチャージされる。
【００９１】
FD５３にチャージされた電荷に対応する電圧（電位）は、増幅Tr５５及び選択Tr５６を介して、VSL信号として、VSL４２ｎ上に出力される。
【００９２】
VSL４２ｎに接続されているADC３１ｎ（図２）では、画素１１ｍ，ｎのリセットが行われた直後のVSL信号であるリセットレベルがAD変換される。
【００９３】
さらに、ADC３１ｎでは、転送Tr５２が一時的にオン状態になった後のVSL信号（PD５１にチャージされ、FD５３に転送された電荷に対応する電圧）である信号レベル（リセットレベルと、画素値となるレベルとを含む）がAD変換される。
【００９４】
そして、ADC３１ｎでは、リセットレベルのAD変換結果（以下、リセットレベルAD値ともいう）と、信号レベルのAD変換結果（以下、信号レベルAD値ともいう）との差分を、画素値として求めるCDSが行われる。
【００９５】
＜ADC３１ｎの構成例＞
【００９６】
図４は、図２のADC３１ｎの構成例を示すブロック図である。
【００９７】
ADC３１ｎは、コンパレータ６１ｎ、及び、カウンタ６２ｎを有し、シングルスロープ型のAD変換、及び、CDSを行う。
【００９８】
コンパレータ６１ｎは、反転入力端子(-)、及び、非反転入力端子(+)の２つの入力端子を有する。
【００９９】
コンパレータ６１ｎの２つの入力端子のうちの一方の入力端子である反転入力端子(-)には、参照信号出力部３３からの参照信号、及び、画素１１ｍ，ｎのVSL信号（リセットレベル、信号レベル）のうちの一方である、例えば、参照信号が供給される。コンパレータ６１ｎの２つの入力端子のうちの他方の入力端子である非反転入力端子(+)には、参照信号出力部３３からの参照信号、及び、画素１１ｍ，ｎのVSL信号のうちの他方である、例えば、VSL信号が供給される。
【０１００】
コンパレータ６１ｎは、反転入力端子に供給される参照信号と、非反転入力端子に供給されるVSL信号とを比較し、その比較結果を出力する。
【０１０１】
すなわち、コンパレータ６１ｎは、反転入力端子に供給される参照信号が、非反転入力端子に供給されるVSL信号よりも大である場合、H及びLレベルのうちの一方である、例えば、Lレベルを出力する。
【０１０２】
また、コンパレータ６１ｎは、非反転入力端子に供給されるVSL信号が、反転入力端子に供給される参照信号の電圧よりも大である場合、H及びLレベルのうちの他方であるHレベルを出力する。
【０１０３】
なお、コンパレータ６１ｎには、オートゼロ制御部３２から、オートゼロ信号線３２Ａを介して、オートゼロパルスが供給される。コンパレータ６１ｎでは、オートゼロ制御部３２からのオートゼロパルスに従って、コンパレータ６１ｎの動作点電位であるオートゼロ電位を決定するオートゼロ動作が行われる。
【０１０４】
ここで、オートゼロ動作では、コンパレータ６１ｎに入力（供給）される画素信号と参照信号とが同一のオートゼロ電位になるように、コンパレータが設定される。したがって、オートゼロ動作では、コンパレータ６１ｎにおいて、そのコンパレータ６１ｎに現に与えられている２つの入力信号、すなわち、コンパレータ６１ｎの反転入力端子に現に供給されている信号と、非反転入力端子に現に供給されている信号とが一致している旨の比較結果が得られるように、コンパレータ６１ｎが設定される。
【０１０５】
カウンタ６２ｎには、コンパレータ６１ｎの出力と、クロック出力部３４からのクロックとが供給される。
【０１０６】
カウンタ６２ｎは、例えば、参照信号出力部３３からコンパレータ６１ｎに供給される参照信号（の電圧）が変化を開始するタイミングで、クロック出力部３４からのクロックのカウントを開始し、コンパレータ６１ｎの出力が、例えば、LレベルからHレベルになると（、又は、HレベルからLレベルになると）、すなわち、コンパレータ６１ｎの反転入力端子に供給される参照信号と、非反転入力端子に供給されるVSL信号との電圧が等しくなると（参照信号とVSL信号との大小関係が逆転すると）、クロック出力部３４からのクロックのカウントを終了する。
【０１０７】
そして、カウンタ６２ｎは、クロックのカウント値を、コンパレータ６１ｎの非反転入力端子に供給されるVSL信号のAD変換結果として出力する。
【０１０８】
ここで、参照信号出力部３３は、参照信号として、例えば、所定の初期値から所定の最終値まで、一定の割合で電圧が小さく又は大きくなっていくスロープ（スロープ状の波形）を有するRAMP信号を出力する。
【０１０９】
カウンタ６２ｎでは、スロープの開始から、参照信号が、コンパレータ６１ｎの非反転入力端子に供給されるVSL信号に一致する電圧に変化するまでの時間がカウントされ、そのカウントにより得られるカウント値が、コンパレータ６１ｎの非反転入力端子に供給されるVSL信号のAD変換結果とされる。
【０１１０】
ADC３１ｎは、画素１１ｍ，ｎからコンパレータ６１ｎの非反転入力端子に供給されるVSL信号としてのリセットレベル、及び、信号レベルのAD変換結果を得る。そして、ADC３１ｎは、信号レベルのAD変換結果（信号レベルAD値）と、リセットレベルのAD変換結果（リセットレベルAD値）との差分を求めるCDSを行い、そのCDSにより得られる差分を、画素１１ｍ，ｎの画素値として出力する。
【０１１１】
なお、ADC３１ｎにおいて、CDSは、信号レベルAD値とリセットレベルAD値との差分を求める演算を実際に実行することにより行う他、例えば、カウンタ６２ｎでのクロックのカウントを制御することにより行うことができる。
【０１１２】
すなわち、カウンタ６２ｎにおいて、リセットレベルについては、例えば、カウント値を、１ずつデクリメントしながら、クロックをカウントし、信号レベルについては、リセットレベルについてのクロックのカウント値を初期値として、カウント値を、リセットレベルの場合とは逆に、１ずつインクリメントしながら、クロックをカウントすることにより、リセットレベル、及び、信号レベルのAD変換を行いつつ、信号レベル（のAD変換結果）とリセットレベル（のAD変換結果）との差分を求めるCDSを行うことができる。
【０１１３】
＜コンパレータ６１ｎの第１の構成例＞
【０１１４】
図５は、図４のコンパレータ６１ｎの第１の構成例を示す回路図である。
【０１１５】
コンパレータ６１ｎは、NMOSのFET１０１及びFET１０２、PMOS(positive channel MOS)のFET１０３及びFET１０４、NMOSのFET１０５及びFET１０６、スイッチ１０７及びスイッチ１０８、PMOSのFET１０９、NMOSのFET１１０、並びに、コンデンサC0, C1, C2, C3を有する。
【０１１６】
FET１０１及びFET１０２は、いわゆる差動対を構成しており、それぞれのソースどうしが接続されている。さらに、FET１０１及びFET１０２のソースどうしの接続点は、FET１０５のドレインに接続されている。
【０１１７】
FET１０１のゲートは、コンデンサC1を介して、コンパレータ６１ｎの反転入力端子に接続されており、FET１０１のゲートには、コンデンサC1を介して、参照信号としてのRAMP信号が供給される。FET１０２のゲートは、コンデンサC2を介して、コンパレータ６１ｎの非反転入力端子に接続されており、FET１０２のゲートには、コンデンサC2を介して、画素１１ｍ，ｎが出力するVSL信号（画素信号）が供給される。
【０１１８】
コンパレータ６１ｎは、以上のように、FET１０１、及び、FET１０２で構成される差動対を入力段に有し、その差動対の入力段としてのFET１０１及び１０２のゲートには、コンデンサC1及びC2がそれぞれ設けられている。
【０１１９】
FET１０３及びFET１０４は、カレントミラーを構成しており、FET１０１及び１０２で構成される差動対のアクティブロードとして機能する。FET１０３及びFET１０４において、ゲートどうしは接続され、ソースは、電源（電圧）VDD(>0)に接続されている、FET１０３及びFET１０４のゲートどうしの接続点は、FET１０３のドレインに接続されている。
【０１２０】
カレントミラーを構成するFET１０３及びFET１０４のうちの、FET１０３のドレインは、FET１０１のドレインに接続され、FET１０４のドレインは、FET１０２のドレインに接続されている。
【０１２１】
そして、FET１０２及びFET１０４のドレインどうしの接続点は、FET１０９のゲートに接続されており、したがって、FET１０２及びFET１０４のドレインどうしの接続点の信号は、FET１０９に対して、そのFET１０９の入力信号として与えられる。
【０１２２】
スイッチ１０７及びスイッチ１０８は、例えば、FET等で構成されるスイッチであり、オートゼロ制御部３２から供給されるオートゼロパルスに応じて、オン又はオフする。
【０１２３】
すなわち、スイッチ１０７は、オートゼロパルスに応じて、FET１０１のゲートとドレインとの間を接続又は切断するようにオン又はオフする。スイッチ１０８は、オートゼロパルスに応じて、FET１０２のゲートとドレインとの間を接続又は切断するようにオン又はオフする。
【０１２４】
ここで、スイッチ１０７及びスイッチ１０８は、オートゼロ動作において、オンになる。スイッチ１０７及びスイッチ１０８がオンになると、FET１０１及びFET１０２それぞれのゲート電圧及びドレイン電圧が等しくなるように、コンデンサC1及びC2がチャージされる。したがって、オートゼロ動作によれば、コンデンサC1を介してFET１０１のゲートに供給されるRAMP信号であるDIFF_DAC信号と、コンデンサC2を介してFET１０２のゲートに供給されるVSL信号であるDIFF_VSL信号との電圧が、同一になる。
【０１２５】
この、オートゼロ動作によって等しくなるDIFF_DAC信号及びDIFF_VSL信号の電圧が、コンパレータ６１ｎの動作点電位であるオートゼロ電位である。
【０１２６】
FET１０５のドレインは、上述したように、差動対を構成するFET１０１及びFET１０２のソースどうしの接続点に接続されている。そして、FET１０５のソースは、FET１０６のドレインに接続され、FET１０５のゲートには、図示せぬ回路から制御信号としてのBIASCUT信号が供給される。
【０１２７】
FET１０６のゲート及びソースは、コンデンサC0の一端及び他端とそれぞれ接続されている。FET１０６のゲートとコンデンサC0の一端との接続点には、図示せぬ回路から制御信号としてのVGCM信号が供給され、FET１０６のソースとコンデンサC0の他端との接続点は、電源（電圧）VSS(<VDD)に接続されている。FET１０５及び１０６、並びに、コンデンサC0は、電流源を構成する。
【０１２８】
FET１０９のソースは、電源VDDに接続され、ドレインは、FET１１０のドレインに接続されている。
【０１２９】
FET１１０のゲート及びソースは、コンデンサC3の一端及び他端とそれぞれ接続されている。FET１１０のゲートとコンデンサC3の一端との接続点には、図示せぬ回路から制御信号としてのVBIAS信号が供給され、FET１１０のソースとコンデンサC3の他端との接続点は、電源VSSに接続されている。FET１１０及びコンデンサC3は、電流源を構成する。
【０１３０】
以上のように構成されるコンパレータ６１ｎでは、FET１０１（のドレインからソース）には、FET１０１のゲート電圧としてのDIFF_DAC信号に対応する電流i1が流れ、FET１０２（のドレインからソース）には、FET１０２のゲート電圧としてのDIFF_VSLに対応する電流i2が流れる。
【０１３１】
また、カレントミラーを構成するFET１０３及びFET１０４（のソースからドレイン）には、FET１０１に流れる電流i1と同一の電流が流れる。
【０１３２】
FET１０１のゲート電圧としてのDIFF_DAC信号が、FET１０２のゲート電圧としてのDIFF_VSL信号よりも大である場合には、FET１０１に流れる電流i1が、FET１０２に流れる電流i2よりも大になる。
【０１３３】
この場合、FET１０１に接続されているFET１０３をミラー元としてカレントミラーを構成するFET１０４には、FET１０１に流れる電流i1と同一の電流が流れるが、FET１０４と接続しているFET１０２に流れる電流i2は、電流i1よりも小さい電流であるため、FET１０２では、電流i2を増大させようとして、ドレインソース間電圧が大になる。
【０１３４】
その結果、FET１０２とFET１０４の接続点の電圧は、Hレベルになる。
【０１３５】
一方、FET１０２のゲート電圧としてのDIFF_VSL信号が、FET１０１のゲート電圧としてのDIFF_DAC信号よりも大である場合には、FET１０２に流れる電流i2が、FET１０１に流れる電流i1よりも大になる。
【０１３６】
この場合、FET１０１に接続されているFET１０３をミラー元としてカレントミラーを構成するFET１０４には、FET１０１に流れる電流i1と同一の電流が流れるが、FET１０４と接続しているFET１０２に流れる電流i2は、電流i1よりも大きい電流であるため、FET１０２では、電流i2を減少させようとして、ドレインソース間電圧が小になる。
【０１３７】
その結果、FET１０２とFET１０４との接続点の電圧は、Lレベルになる。
【０１３８】
FET１０２とFET１０４との接続点の電圧は、差動対とカレントミラーとで構成される差動アンプの出力である差動出力として、コンパレータ６１ｎの出力信号であるOUT信号を出力する出力アンプを構成するFET１０９のゲートに供給される。
【０１３９】
FET１１０は、そのゲートに供給される差動出力に応じて、コンパレータ６１ｎの出力信号であるOUT信号を出力する。
【０１４０】
すなわち、差動出力がHレベルである場合には、FET１０９はオフになって、LレベルのOUT信号を出力する。また、差動出力がLレベルである場合には、FET１０９はオンになって、HレベルのOUT信号を出力する。
【０１４１】
以上から、参照信号としてのRAMP信号（の電圧）が、VSL信号（の電圧）よりも高い場合には、コンパレータ６１ｎの出力信号であるOUT信号は、Lレベルになる。一方、VSL信号が、RAMP信号よりも高い場合には、コンパレータ６１ｎの出力信号であるOUT信号は、Hレベルになる。
【０１４２】
以上のように構成されるコンパレータ６１ｎでは、オートゼロ動作と比較動作とが行われる。
【０１４３】
オートゼロ動作では、スイッチ１０７及びスイッチ１０８がオンになる。
【０１４４】
スイッチ１０７及びスイッチ１０８がオンになると、FET１０１のゲートとドレインとが接続されるとともに、FET１０２のゲートとドレインとが接続され、FET１０１及びFET１０２のゲート電圧は、同一になる。
【０１４５】
FET１０１のゲート電圧は、コンデンサC1を介して供給されるRAMP信号であるDIFF_DAC信号であり、FET１０２のゲート電圧は、コンデンサC2を介して供給されるVSL信号であるDIFF_VSL信号である。オートゼロ動作では、これらのDIFF_DAC信号とDIFF_VSL信号とが一致するように、コンデンサC1及びC2には、電荷がチャージされる。
【０１４６】
その後、コンパレータ６１ｎでは、スイッチ１０７及びスイッチ１０８がオフになり、コンパレータ６１ｎに供給されるRAMP信号とVSL信号とを比較する比較動作が開始される。スイッチ１０７及びスイッチ１０８がオフになることにより、コンデンサC1及びC2では、スイッチ１０７及びスイッチ１０８がオンになっているときにチャージされた電荷が維持される。
【０１４７】
その結果、コンパレータ６１ｎは、スイッチ１０７及びスイッチ１０８がオンになっているときにコンパレータ６１ｎに与えられていたDIFF_DAC信号としてのRAMP信号とDIFF_VSL信号としてのVSL信号とが一致するように設定される。
【０１４８】
以上のようなコンパレータ６１ｎの設定が行われる動作が、オートゼロ動作である。
【０１４９】
オートゼロ動作が行われることにより、その後の比較動作では、コンパレータ６１ｎにおいて、オートゼロ動作時に、コンパレータ６１ｎに与えられていたRAMP信号（電圧）と、VSL信号（電圧）とが一致しているということを基準として、RAMP信号とVSL信号との大小関係を判定することができる。
【０１５０】
図６は、図５のコンパレータ６１ｎの第１の構成例の動作の例を説明するタイミングチャートである。
【０１５１】
図６には、スイッチ１０７及びスイッチ１０８のオン／オフ、コンパレータ６１ｎの動作、並びに、RAMP信号及びVSL信号が示されている。
【０１５２】
ここで、VSL信号のAD変換では、図３等で説明したように、リセットレベルのVSL信号のAD変換と、信号レベルのVSL信号のAD変換とが行われる。
【０１５３】
VSL信号のAD変換では、図４で説明したように、一定の割合で電圧が小さく又は大きくなっていくスロープを有するRAMP信号のスロープの開始から、RAMP信号が、VSL信号に一致する電圧に変化するまでの時間がカウントされ、そのカウントにより得られるカウント値が、VSL信号のAD変換結果とされる。
【０１５４】
リセットレベルのVSL信号のAD変換が行われるRAMP信号のスロープの期間はP(Preset)相と呼ばれ、信号レベルのVSL信号のAD変換が行われるRAMP信号のスロープの期間はD(Data)相と呼ばれる。ここでは、P相及びD相の順で、AD変換を行うこととする。但し、AD変換は、D相及びP相の順で行うことも可能である。
【０１５５】
コンパレータ６１ｎでは、例えば、画素１１ｍ，ｎに入射する光が明るいほど（光の強度が強いほど）、その画素１１ｍ，ｎが出力するVSL信号（電圧）が低下することを前提として、P相及びD相で電圧が低下するRAMP信号が用いられる。
【０１５６】
ここで、図６では（後述する図でも同様）、画素１１ｍ，ｎに入射する光が明るい場合のVSL信号を実線で、暗い場合のVSL信号を点線で、それぞれ示してある。
【０１５７】
コンパレータ６１ｎでは、オートゼロ動作（AZ動作）において、スイッチ１０７及びスイッチ１０８がオンにされる。これにより、RAMP信号としてのDIFF_DAC信号と、VSL信号としてのDIFF_VSL信号とは、いずれもオートゼロ電位(AZ電位）VNとなる。
【０１５８】
オートゼロ電位VNは、スイッチ１０７（スイッチ１０８）がオンになっているときのFET１０１（FET１０２）のゲート電圧であるから、FET１０１（FET１０２）のドレイン電圧に等しい。したがって、オートゼロ電位VNは、電源電圧VDDから、FET１０３（FET１０４）のゲートソース間電圧Vgsp2を減算した電圧VDD-Vgsp2である。
【０１５９】
コンパレータ６１ｎでは、オートゼロ動作後、スイッチ１０７及びスイッチ１０８がオフになり、比較動作が開始される。
【０１６０】
比較動作では、VSL信号のAD変換、すなわち、リセットレベルのVSL信号のAD変換と、信号レベルのVSL信号のAD変換とが行われる。
【０１６１】
比較動作では、P相の開始前に、RAMP信号（としてのDIFF_DAC信号）が、所定の電圧だけ上昇するようにオフセットされ、その後、P相において、一定の割合で下降される。そして、P相の開始から、RAMP信号（としてのDIFF_DAC信号）と、リセットレベルのVSL信号（としてのDIFF_VSL信号）との大小関係が逆転するまでの時間がカウントされ、そのカウントにより得られるカウント値が、リセットレベルのVSL信号のAD変換結果となる。
【０１６２】
P相の終了後、RAMP信号は、P相の開始時の電圧まで上昇するようにオフセットされ、その後、D相において、一定の割合で下降される。そして、D相の開始から、RAMP信号と、信号レベルのVSL信号との大小関係が逆転するまでの時間がカウントされ、そのカウントにより得られるカウント値が、信号レベルのVSL信号のAD変換結果となる。
【０１６３】
ここでは、上述したように、画素１１ｍ，ｎに入射する光が明るいほど、その画素１１ｍ，ｎが出力するVSL信号が低下することを前提としているので、D相において、画素１１ｍ，ｎに入射する光が明るい場合には、図６に実線で示すように、信号レベルのVSL信号は大きく低下し、画素１１ｍ，ｎに入射する光が暗い場合には、図６に点線で示すように、信号レベルのVSL信号はあまり低下しない。
【０１６４】
以上のように、画素１１ｍ，ｎに入射する光が明るいほど、その画素１１ｍ，ｎが出力するVSL信号が低下することを前提として、RAMP信号としては、P相及びD相において時間の経過とともに低下（下降）する信号が用いられる。
【０１６５】
ここで、上述のような、画素１１ｍ，ｎに入射する光が明るいほど低下するVSL信号の変化、及び、P相及びD相において時間の経過とともに低下（下降）するRAMP信号の変化を、通常変化ともいう。
【０１６６】
図５の第１の構成例のコンパレータ６１ｎは、VSL信号やRAMP信号が通常変化することを前提として設計されている。
【０１６７】
すなわち、電源電圧VDDより、FET１０３及びFET１０４が飽和領域で動作するのに必要なFET１０３及びFET１０４のドレインソース間電圧Vdsだけ低い電圧を、電圧VHとする。また、電源電圧VSSより、FET１０５及びFET１０６が飽和領域で動作するのに必要なFET１０５のドレインソース間電圧VdsとFET１０６のドレインソース間電圧Vdsとの加算値だけ高い電圧を、電圧VL(>VH)とする。
【０１６８】
コンパレータ６１ｎは、電圧VL以上電圧VH以下の範囲を、コンパレータ６１ｎの動作範囲として、通常変化するRAMP信号（としてのDIFF_DAC信号）及びVSL信号（としてのDIFF_VSL信号）が、コンパレータ６１ｎの動作範囲に収まるように設計される。
【０１６９】
ところで、通常変化とは反対に、入射する光が明るいほど、VSL信号（画素信号）が上昇する新規の画素が開発された場合、かかる新規の画素については、RAMP信号としては、通常変化とは反対に、P相及びD相において時間の経過とともに上昇するRAMP信号が適切な場合があり得る。
【０１７０】
また、新規の画素については、通常変化するRAMP信号が適切であるか、又は、通常変化とは反対に、P相及びD相において時間の経過とともに上昇するRAMP信号が適切であるかは、実際に試して評価してみないと分からないことがあり得る。
【０１７１】
ここで、VSL信号及びRAMP信号の通常変化とは反対の変化、すなわち、画素１１ｍ，ｎに入射する光が明るいほど上昇するVSL信号の変化、及び、P相及びD相において時間の経過とともに上昇するRAMP信号の変化を、反転変化ともいう。
【０１７２】
図７は、RAMP信号及びVSL信号が反転変化する場合のコンパレータ６１ｎの第１の構成例の動作の例を説明するタイミングチャートである。
【０１７３】
図７には、図６と同様に、スイッチ１０７及びスイッチ１０８のオン／オフ、コンパレータ６１ｎの動作、並びに、RAMP信号及びVSL信号が示されている。
【０１７４】
図７では、RAMP信号及びVSL信号が通常変化するのではなく、反転変化している点が、図６の場合と異なっている。
【０１７５】
コンパレータ６１ｎでは、オートゼロ動作（AZ動作）において、スイッチ１０７及びスイッチ１０８がオンにされる。これにより、RAMP信号としてのDIFF_DAC信号と、VSL信号としてのDIFF_VSL信号とは、いずれもオートゼロ電位(AZ電位）VNとなる。
【０１７６】
オートゼロ電位VNは、図６で説明したように、電源電圧VDDから、FET１０３のゲートソース間電圧Vgsp2を減算した電圧VDD-Vgsp2である。
【０１７７】
コンパレータ６１ｎでは、オートゼロ動作後、スイッチ１０７及びスイッチ１０８がオフになり、比較動作が開始される。
【０１７８】
比較動作では、VSL信号のAD変換、すなわち、リセットレベルのVSL信号のAD変換と、信号レベルのVSL信号のAD変換とが行われる。
【０１７９】
反転変化するRAMP信号が用いられる場合、比較動作では、P相の開始前に、RAMP信号が、所定の電圧だけ下降するようにオフセットされ、その後、P相において、一定の割合で上昇される。そして、P相の開始から、RAMP信号と、リセットレベルのVSL信号との大小関係が逆転するまでの時間がカウントされ、そのカウントにより得られるカウント値が、リセットレベルのVSL信号のAD変換結果となる。
【０１８０】
P相の終了後、RAMP信号は、P相の開始時の電圧まで下降するようにオフセットされ、その後、D相において、一定の割合で上昇される。そして、D相の開始から、RAMP信号と、信号レベルのVSL信号との大小関係が逆転するまでの時間がカウントされ、そのカウントにより得られるカウント値が、信号レベルのVSL信号のAD変換結果となる。
【０１８１】
図７では、VSL信号が反転変化するので、D相において、画素１１ｍ，ｎに入射する光が明るい場合には、図７に実線で示すように、信号レベルのVSL信号は大きく上昇し、画素１１ｍ，ｎに入射する光が暗い場合には、図７に点線で示すように、信号レベルのVSL信号はあまり上昇しない。
【０１８２】
コンパレータ６１ｎの第１の構成例では、RAMP信号及びVSL信号が通常変化する場合でも、反転変化する場合でも、オートゼロ電位は電圧（電位）VNのままで変化しない。オートゼロ電位が電圧VNである場合、RAMP信号及びVSL信号が通常変化するときには、図６に示したように、RAMP信号及びVSL信号は、コンパレータ６１ｎの動作範囲である電圧VL以上電圧VH以下の範囲に収まる。しかしながら、オートゼロ電位が電圧VNである場合、RAMP信号及びVSL信号が反転変化するときには、図７に示したように、RAMP信号及びVSL信号が、コンパレータ６１ｎの動作範囲である電圧VL以上電圧VH以下の範囲に収まらず、電圧VHを超えた電圧になることがあり得る。
【０１８３】
このように、RAMP信号やVSL信号が、電圧VHを超えた電圧になると、FET１０３及びFET１０４が飽和領域で動作することができず、AD変換のリニアリティが損なわれる。
【０１８４】
そこで、特許文献１には、コンパレータの外部に設けられた外部印加電圧生成回路において、外部印加電圧を生成し、その外部印加電圧をコンパレータに供給することにより、オートゼロ電位を変更する技術が記載されている。
【０１８５】
しかしながら、コンパレータの外部の外部印加電圧生成回路において、外部印加電圧を生成し、コンパレータに供給する場合には、コンパレータの外部に、外部印加電圧生成回路を設ける必要がある。さらに、例えば、外部印加電圧生成回路を、CMOSイメージセンサとしてのチップの外部に設ける場合には、外部印加電圧生成回路に加えて、チップに、外部印加電圧生成回路が生成する外部印加電圧をコンパレータに供給するための外部入力端子が必要となる。
【０１８６】
そこで、以下では、コンパレータのオートゼロ電位を容易に変更することができるコンパレータ、すなわち、例えば、外部印加電圧生成回路を設けることなく、簡単な構成で、オートゼロ電位を容易に変更することができるコンパレータを説明する。
【０１８７】
＜コンパレータ６１ｎの第２の構成例＞
【０１８８】
図８は、図４のコンパレータ６１ｎの第２の構成例を示す回路図である。
【０１８９】
なお、図８において、図５の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０１９０】
図８において、コンパレータ６１ｎは、FET１０１ないしFET１１０、コンデンサC0ないし C3、PMOSのFET１２１、及び、スイッチ１２２を有する。
【０１９１】
したがって、図８のコンパレータ６１ｎは、FET１０１ないしFET１１０、及び、コンデンサC0ないしC3を有する点で、図５の場合と共通する。但し、図８のコンパレータ６１ｎは、FET１２１、及び、スイッチ１２２が新たに設けられている点で、図５の場合と相違する。
【０１９２】
FET１２１は、差動対を構成するFET１０２と、カレントミラーを構成するFET１０４との間に接続されている。すなわち、FET１２１のドレインは、FET１０２のドレインと接続され、FET１２１のソースは、FET１０４のドレインと接続されている。そして、FET１２１のゲートは、FET１２１のドレインと接続されている。したがって、FET１２１は、ダイオード接続されており、FET１０２とFET１０４との間で、所定の電圧降下を生じさせる電圧降下機構として機能する。
【０１９３】
なお、本実施の形態では、所定の電圧降下を生じさせる電圧降下機構として、ダイオード接続されたFET等のトランジスタを採用するが、電圧降下機構としては、例えば、ダイオードや抵抗等の、所定の電圧降下を生じさせる任意の機構を採用することができる。
【０１９４】
スイッチ１２２は、例えば、FET等で構成され、電圧降下機構としてのダイオード接続されたFET１２１に並列に接続されている。すなわち、スイッチ１２２は、差動対を構成するFET１０２と、カレントミラーを構成するFET１０４との間に、FET１２１をバイパスするように接続されている。
【０１９５】
なお、図８では、図６の場合と同様に、FET１０２とFET１０４との接続点の電圧である差動出力が、コンパレータ６１ｎの出力信号であるOUT信号を出力する出力アンプを構成するFET１０９のゲートに供給される。
【０１９６】
したがって、コンパレータ６１ｎでは、VSL信号が入力されるFET１０２（のドレイン）が、出力アンプを構成するFET１０９（のゲート）に接続されている。
【０１９７】
ここで、出力アンプを構成するFET１０９には、差動対を構成するFET１０１及びFET１０２のうちの、FET１０２ではなく、FET１０１（のドレイン）を接続することができる。
【０１９８】
但し、FET１０１のゲートには、RAMP信号を入力するための参照信号線３３Ａ（図４）が接続され、参照信号線３３Ａは、１行の画素１１ｍ，１ないし画素１１ｍ，Ｎに接続されている。FET１０９に、FET１０１を接続する場合には、ある画素１１ｍ，ｎのVSL信号（画素信号）を処理するコンパレータ６１ｎのFET１０９の影響が、参照信号線３３Ａを介して、画素１１ｍ，ｎの隣の画素１１ｍ，ｎ−１や画素１１ｍ，ｎ＋１に伝播することがある。そのため、FET１０９に、参照信号線３３Ａが接続されたFET１０１を接続することは、ストリーキングの原因となる。ストリーキングとは、例えば、光源等を撮像したときに、その光源の光が左右に帯状に広がって映るような現象である。
【０１９９】
そこで、FET１０９には、図８に示したように、差動対を構成するFET１０１及びFET１０２のうちの、参照信号線３３Ａが接続されていないFET１０２を接続することができる。
【０２００】
FET１０９にFET１０２を接続することにより、ストリーキングを抑制することができる。
【０２０１】
なお、FET１０９にFET１０２を接続することにより、VSL信号やRAMP信号が通常変化する場合、及び、反転変化する場合のいずれの場合も、FET１０９を、飽和領域の、なるべく線形領域から離れた位置から動作を開始させることができる。これにより、コンパレータ６１ｎの動作の安定性に資することができる。
【０２０２】
また、図８では、FET１２１及びスイッチ１２２が、差動対を構成するFET１０１及びFET１０２のうちの、VSL信号が入力されるFET１０２と、カレントミラーを構成するFET１０３及びFET１０４のうちの、ミラー先のFET１０４との間に接続されている。但し、FET１２１及びスイッチ１２２は、FET１０２とFET１０４との間ではなく、差動対を構成するFET１０１及びFET１０２のうちの、RAMP信号が入力されるFET１０１と、カレントミラーを構成するFET１０３及びFET１０４のうちの、ミラー元のFET１０３との間に接続することができる。
【０２０３】
以上のように構成されるコンパレータ６１ｎにおいて、VSL信号やRAMP信号が通常変化する場合、オートゼロ動作時には、図８に示したように、スイッチ１０７及びスイッチ１０８、並びに、スイッチ１２２は、オンになる。スイッチ１２２がオンである場合、FET１０２とFET１０４とは、ダイオード接続のFET１２１をバイパスして、いわば直接接続される。
【０２０４】
図９は、図８のコンパレータ６１ｎの第２の構成例において、VSL信号やRAMP信号が通常変化する場合の比較動作時のスイッチ１０７及びスイッチ１０８、並びに、スイッチ１２２の状態を示す図である。
【０２０５】
図８のコンパレータ６１ｎの第２の構成例において、VSL信号やRAMP信号が通常変化する場合、比較動作時には、図９に示したように、スイッチ１０７及びスイッチ１０８は、オフになり、スイッチ１２２は、オンになる。したがって、VSL信号やRAMP信号が通常変化する場合、スイッチ１２２は、常時オンになる。
【０２０６】
図１０は、RAMP信号及びVSL信号が通常変化する場合のコンパレータ６１ｎの第２の構成例の動作の例を説明するタイミングチャートである。
【０２０７】
図１０には、図６と同様に、スイッチ１０７及びスイッチ１０８のオン／オフ、コンパレータ６１ｎの動作、並びに、RAMP信号及びVSL信号が示されている。さらに、図１０には、スイッチ１２２のオン／オフが示されている。
【０２０８】
RAMP信号及びVSL信号が通常変化する場合、スイッチ１２２は、常時オンになる。したがって、図８のコンパレータ６１ｎの第２の構成例において、FET１０２とFET１０４とは、スイッチ１２２を介して接続される。すなわち、説明を簡単にするため、スイッチ１２２での電圧降下がないと考えれば、FET１０２とFET１０４とは、図５のコンパレータ６１ｎの第１の構成例と同様に、直接接続されていると考えることができる。
【０２０９】
したがって、図８のコンパレータ６１ｎの第２の構成例は、図５のコンパレータ６１ｎの第１の構成例と同様に動作する。
【０２１０】
すなわち、コンパレータ６１ｎでは、オートゼロ動作（AZ動作）において、スイッチ１０７及びスイッチ１０８がオンにされる。これにより、RAMP信号としてのDIFF_DAC信号と、VSL信号としてのDIFF_VSL信号とは、いずれもオートゼロ電位(AZ電位）VNとなる。
【０２１１】
オートゼロ電位VNは、図５の場合と同様に、電源電圧VDDから、FET１０３のゲートソース間電圧Vgsp2を減算した電圧VDD-Vgsp2である。
【０２１２】
コンパレータ６１ｎでは、オートゼロ動作後、スイッチ１０７及びスイッチ１０８がオフになり、比較動作が開始される。
【０２１３】
比較動作では、VSL信号のAD変換、すなわち、リセットレベルのVSL信号のAD変換と、信号レベルのVSL信号のAD変換とが行われる。
【０２１４】
通常変化するRAMP信号が用いられる場合、比較動作では、P相の開始前に、RAMP信号が、所定の電圧だけ上昇するようにオフセットされ、その後、P相において、一定の割合で下降される。そして、P相の開始から、RAMP信号と、リセットレベルのVSL信号との大小関係が逆転するまでの時間がカウントされ、そのカウントにより得られるカウント値が、リセットレベルのVSL信号のAD変換結果となる。
【０２１５】
P相の終了後、RAMP信号は、P相の開始時の電圧まで上昇するようにオフセットされ、その後、D相において、一定の割合で下降される。そして、D相の開始から、RAMP信号と、信号レベルのVSL信号との大小関係が逆転するまでの時間がカウントされ、そのカウントにより得られるカウント値が、信号レベルのVSL信号のAD変換結果となる。
【０２１６】
なお、図１０では、図６と同様に、実線のVSL信号は、画素１１ｍ，ｎに入射する光が明るい場合のVSL信号を示しており、点線のVSL信号は、画素１１ｍ，ｎに入射する光が暗い場合のVSL信号を示している。
【０２１７】
図１０において、VSL信号及びRAMP信号は、図６の場合と同様に、オートゼロ電位である電圧VN=VDD-Vgsp2を基準として通常変化するので、その通常変化するRAMP信号及びVSL信号は、コンパレータ６１ｎの動作範囲に収まる。
【０２１８】
図１１は、図８のコンパレータ６１ｎの第２の構成例において、VSL信号やRAMP信号が反転変化する場合のオートゼロ動作時のスイッチ１０７及びスイッチ１０８、並びに、スイッチ１２２の状態を示す図である。
【０２１９】
図８のコンパレータ６１ｎの第２の構成例において、VSL信号やRAMP信号が反転変化する場合、オートゼロ動作時には、図１１に示したように、スイッチ１０７及びスイッチ１０８は、オンになり、スイッチ１２２は、オフになる。
【０２２０】
スイッチ１２２がオフになることにより、FET１０２とFET１０４とは、ダイオード接続のFET１２１を介して接続される。その結果、FET１０２とFET１０４との間では、ダイオード接続のFET１２１において、FET１２１のゲートソース間電圧Vgsp3だけの電圧降下が生じる。
【０２２１】
したがって、VSL信号やRAMP信号が反転変化する場合のオートゼロ電位は、VSL信号やRAMP信号が通常変化する場合のオートゼロ電位である電圧VNよりも、FET１２１のゲートソース間電圧Vgsp3だけ低い電圧VN-Vgsp3=VDD-Vgsp2-Vgsp3となる。
【０２２２】
図８のコンパレータ６１ｎの第２の構成例では、オートゼロ動作後、図９に示したように、スイッチ１０７及びスイッチ１０８がオフになり、さらに、スイッチ１２２がオンになって、比較動作が開始される。
【０２２３】
図１２は、RAMP信号及びVSL信号が反転変化する場合のコンパレータ６１ｎの第２の構成例の動作の例を説明するタイミングチャートである。
【０２２４】
図１２には、図６と同様に、スイッチ１０７及びスイッチ１０８のオン／オフ、コンパレータ６１ｎの動作、並びに、RAMP信号及びVSL信号が示されている。さらに、図１２には、スイッチ１２２のオン／オフが示されている。
【０２２５】
図１２では、RAMP信号及びVSL信号が通常変化するのではなく、反転変化している点が、図１０の場合と異なっている。さらに、図１２では、オートゼロ動作時に、スイッチ１２２がオフになる点、及び、オートゼロ電位が、RAMP信号及びVSL信号が通常変化する場合のオートゼロ電位VNから、ダイオード接続されたFET１２１のゲートソース間電圧Vgsp3だけ低い電圧VRになっている点が、図１０の場合と異なっている。
【０２２６】
コンパレータ６１ｎでは、オートゼロ動作（AZ動作）において、スイッチ１０７及びスイッチ１０８がオンにされるとともに、スイッチ１２２がオフにされる。これにより、RAMP信号としてのDIFF_DAC信号と、VSL信号としてのDIFF_VSL信号とは、いずれもオートゼロ電位(AZ電位）VRとなる。
【０２２７】
図１１で説明したように、RAMP信号及びVSL信号が反転変化する場合、スイッチ１２２がオフになることにより、FET１０２とFET１０４との間では、ダイオード接続のFET１２１において、FET１２１のゲートソース間電圧Vgsp3だけの電圧降下が生じる。その結果、RAMP信号及びVSL信号が反転変化する場合のオートゼロ電位VRは、VSL信号やRAMP信号が通常変化する場合のオートゼロ電位である電圧VNよりも、FET１２１のゲートソース間電圧Vgsp3だけ低い電圧VN-Vgsp3=VDD-Vgsp2-Vgsp3となる。
【０２２８】
コンパレータ６１ｎでは、オートゼロ動作後、スイッチ１０７及びスイッチ１０８がオフになり、さらに、スイッチ１２２がオンになって、比較動作が開始される。
【０２２９】
比較動作では、VSL信号のAD変換、すなわち、リセットレベルのVSL信号のAD変換と、信号レベルのVSL信号のAD変換とが行われる。
【０２３０】
反転変化するRAMP信号が用いられる場合、比較動作では、P相の開始前に、RAMP信号が、所定の電圧だけ下降するようにオフセットされ、その後、P相において、一定の割合で上昇される。そして、P相の開始から、RAMP信号と、リセットレベルのVSL信号との大小関係が逆転するまでの時間がカウントされ、そのカウントにより得られるカウント値が、リセットレベルのVSL信号のAD変換結果となる。
【０２３１】
P相の終了後、RAMP信号は、P相の開始時の電圧まで下降するようにオフセットされ、その後、D相において、一定の割合で上昇される。そして、D相の開始から、RAMP信号と、信号レベルのVSL信号との大小関係が逆転するまでの時間がカウントされ、そのカウントにより得られるカウント値が、信号レベルのVSL信号のAD変換結果となる。
【０２３２】
なお、図１２では、図７と同様に、実線のVSL信号は、画素１１ｍ，ｎに入射する光が明るい場合のVSL信号を示しており、点線のVSL信号は、画素１１ｍ，ｎに入射する光が暗い場合のVSL信号を示している。
【０２３３】
図１２において、VSL信号及びRAMP信号は、図６や図７の場合のオートゼロ電位VNよりも、FET１２１のゲートソース間電圧Vgsp3だけ低い電圧VR=VN-Vgsp3を基準として反転変化するので、その反転変化するRAMP信号及びVSL信号を、コンパレータ６１ｎの動作範囲に収めることができる。
【０２３４】
したがって、RAMP信号やVSL信号が反転変化する場合に、図７に示したように、RAMP信号やVSL信号が、コンパレータ６１ｎの動作範囲である電圧VL以上電圧VH以下の範囲に収まらず、電圧VHを超えた電圧になって、AD変換のリニアリティが損なわれることを防止することができる。
【０２３５】
以上のように、図８のコンパレータ６１ｎの第２の構成例によれば、電圧降下機構としてのダイオード接続されたFET１２１及びスイッチ１２２を追加した簡単な構成により、オートゼロ電位を、スイッチ１２２のオン／オフだけで容易に変更することができる。
【０２３６】
これにより、RAMP信号やVSL信号が通常変化する場合、及び、反転変化する場合のいずれの場合にも、リニアリティを維持したAD変換を行うことができる。
【０２３７】
また、図８のコンパレータ６１ｎの第２の構成例では、オートゼロ電位を変更するために、特許文献１に記載の技術のように、外部印加電圧生成回路や、外部印加電圧生成回路が生成する外部印加電圧をコンパレータに供給するための外部入力端子を設ける必要がない。したがって、オートゼロ電位を変更するために、イメージセンサ２としてのチップが大型化することを抑制することができる。
【０２３８】
さらに、図８のコンパレータ６１ｎの第２の構成例では、RAMP信号やVSL信号が通常変化する場合、及び、反転変化する場合のいずれの場合にも、差動対を構成するFET１０１及びFET１０２のうちの、参照信号線３３Ａが接続される（RAMP信号が入力される）方ではないFET１０２が、出力アンプを構成するFET１０９に接続された状態になっているので、FET１０９の影響が、参照信号線３３Ａを介して伝播することに起因するストリーキングを抑制することができる。
【０２３９】
＜コンパレータ６１ｎの第３の構成例＞
【０２４０】
図１３は、図４のコンパレータ６１ｎの第３の構成例を示す回路図である。
【０２４１】
なお、図１３において、図８の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０２４２】
図１３において、コンパレータ６１ｎは、FET１０１ないしFET１１０、コンデンサC0ないしC3、FET１２１、スイッチ１２２、PMOSのFET１３１、及び、スイッチ１３２を有する。
【０２４３】
したがって、図１３のコンパレータ６１ｎは、FET１０１ないしFET１１０、コンデンサC0ないしC3、FET１２１、及び、スイッチ１２２を有する点で、図８の場合と共通する。但し、図１３のコンパレータ６１ｎは、FET１３１、及び、スイッチ１３２が新たに設けられている点で、図８の場合と相違する。
【０２４４】
ここで、図８のコンパレータ６１ｎの第２の構成例では、差動対を構成するFET１０１及びFET１０２のうちの一方であるFET１０２と、カレントミラーを構成するFET１０３及びFET１０４のうちの一方であるFET１０４との間に、FET１２１及びスイッチ１２２が設けられている。但し、差動対を構成するFET１０１及びFET１０２のうちの他方であるFET１０１と、カレントミラーを構成するFET１０３及びFET１０４のうちの他方であるFET１０３との間には、FET１２１及びスイッチ１２２に相当する回路は、設けられていない。したがって、図８のコンパレータ６１ｎの第２の構成例において、差動対とカレントミラーとで構成される差動アンプは、いわば左右対称に構成されていない。
【０２４５】
このように差動アンプが左右対称に構成されていない場合には、例えば、RAMP信号やVSL信号が通常変化する場合と反転変化する場合とで、コンパレータ６１ｎの動作にずれが生じることが懸念される。
【０２４６】
そこで、図１３のコンパレータ６１ｎの第３の構成例では、図８のコンパレータ６１ｎの第２の構成例のFET１０１とFET１０３との間に、FET１２１及びスイッチ１２２に相当する回路であるFET１３１及びスイッチ１３２を設けることで、差動対とカレントミラーとで構成される差動アンプが左右対称の構成になっている。
【０２４７】
すなわち、図１３において、FET１３１は、差動対を構成するFET１０１と、カレントミラーを構成するFET１０３との間に接続されている。具体的には、FET１３１のドレインは、FET１０１のドレインと接続され、FET１３１のソースは、FET１０３のドレインと接続されている。そして、FET１３１のゲートは、FET１３１のドレインと接続されている。したがって、FET１３１は、FET１２１と同様に、ダイオード接続されており、FET１０１とFET１０３との間で、所定の電圧降下を生じさせる電圧降下機構として機能する。
【０２４８】
スイッチ１３２は、例えば、FET等で構成され、電圧降下機構としてのダイオード接続されたFET１３１に並列に接続されている。すなわち、スイッチ１３２は、差動対を構成するFET１０１と、カレントミラーを構成するFET１０３との間に、FET１３１をバイパスするように接続されている。
【０２４９】
なお、図１３でも、図８の場合と同様に、FET１０９には、FET１０２が接続されることにより、ストリーキングの抑制等が担保されるようになっている。
【０２５０】
以上のように構成されるコンパレータ６１ｎにおいて、VSL信号やRAMP信号が通常変化する場合、オートゼロ動作時には、図１３に示したように、スイッチ１０７及びスイッチ１０８、並びに、スイッチ１２２及びスイッチ１３２は、オンになる。スイッチ１２２及びスイッチ１３２がオンである場合、FET１０２とFET１０４とが、ダイオード接続のFET１２１をバイパスして直接接続されるとともに、FET１０１とFET１０３とが、ダイオード接続のFET１３１をバイパスして直接接続される。
【０２５１】
図１４は、図１３のコンパレータ６１ｎの第３の構成例において、VSL信号やRAMP信号が通常変化する場合の比較動作時のスイッチ１０７及びスイッチ１０８、並びに、スイッチ１２２及びスイッチ１３２の状態を示す図である。
【０２５２】
図１３のコンパレータ６１ｎの第３の構成例において、VSL信号やRAMP信号が通常変化する場合、比較動作時には、図１４に示したように、スイッチ１０７及びスイッチ１０８は、オフになり、スイッチ１２２及びスイッチ１３２は、オンになる。したがって、VSL信号やRAMP信号が通常変化する場合、スイッチ１２２及びスイッチ１３２は、常時オンになる。
【０２５３】
図１５は、RAMP信号及びVSL信号が通常変化する場合のコンパレータ６１ｎの第３の構成例の動作の例を説明するタイミングチャートである。
【０２５４】
図１５には、図１０と同様に、スイッチ１０７及びスイッチ１０８のオン／オフ、コンパレータ６１ｎの動作、RAMP信号及びVSL信号、並びに、スイッチ１２２のオン／オフが示されている。さらに、図１５には、スイッチ１３２のオン／オフが示されている。
【０２５５】
RAMP信号及びVSL信号が通常変化する場合、スイッチ１２２及びスイッチ１３２は、常時オンになる。したがって、図１３のコンパレータ６１ｎの第３の構成例において、FET１０２とFET１０４とは、スイッチ１２２を介して接続されるとともに、FET１０１とFET１０３とは、スイッチ１３２を介して接続される。すなわち、説明を簡単にするため、スイッチ１２２及びスイッチ１３２での電圧降下がないと考えれば、図５のコンパレータ６１ｎの第１の構成例と同様に、FET１０２とFET１０４とが直接接続され、FET１０１とFET１０３とが直接接続されていると考えることができる。
【０２５６】
したがって、図１３のコンパレータ６１ｎの第３の構成例は、図５のコンパレータ６１ｎの第１の構成例と同様に動作する。
【０２５７】
すなわち、コンパレータ６１ｎでは、オートゼロ動作（AZ動作）において、スイッチ１０７及びスイッチ１０８がオンにされる。これにより、RAMP信号としてのDIFF_DAC信号と、VSL信号としてのDIFF_VSL信号とは、いずれもオートゼロ電位(AZ電位）VNとなる。
【０２５８】
オートゼロ電位VNは、電源電圧VDDから、FET１０３のゲートソース間電圧Vgsp2を減算した電圧VDD-Vgsp2である。電源電圧VDDから、FET１０３のゲートソース間電圧Vgsp2を減算した電圧VDD-Vgsp2は、電源電圧VDDから、FET１０１のゲートソース間電圧を減算した電圧でもある。
【０２５９】
コンパレータ６１ｎでは、オートゼロ動作後、スイッチ１０７及びスイッチ１０８がオフになり、比較動作が開始される。
【０２６０】
比較動作では、VSL信号のAD変換が、図６や図１０の場合と同様に行われる。
【０２６１】
すなわち、通常変化するRAMP信号が用いられる場合、比較動作では、P相の開始前に、RAMP信号が、所定の電圧だけ上昇するようにオフセットされ、その後、P相において、一定の割合で下降される。そして、P相の開始から、RAMP信号と、リセットレベルのVSL信号との大小関係が逆転するまでの時間がカウントされ、そのカウントにより得られるカウント値が、リセットレベルのVSL信号のAD変換結果となる。
【０２６２】
P相の終了後、RAMP信号は、P相の開始時の電圧まで上昇するようにオフセットされ、その後、D相において、一定の割合で下降される。そして、D相の開始から、RAMP信号と、信号レベルのVSL信号との大小関係が逆転するまでの時間がカウントされ、そのカウントにより得られるカウント値が、信号レベルのVSL信号のAD変換結果となる。
【０２６３】
図１５において、VSL信号及びRAMP信号は、図６や図１０の場合と同様に、オートゼロ電位である電圧VN=VDD-Vgsp2を基準として通常変化するので、その通常変化するRAMP信号及びVSL信号は、コンパレータ６１ｎの動作範囲に収まる。
【０２６４】
図１６は、図１３のコンパレータ６１ｎの第３の構成例において、VSL信号やRAMP信号が反転変化する場合のオートゼロ動作時のスイッチ１０７及びスイッチ１０８、並びに、スイッチ１２２及びスイッチ１３２の状態を示す図である。
【０２６５】
図１３のコンパレータ６１ｎの第３の構成例において、VSL信号やRAMP信号が反転変化する場合、オートゼロ動作時には、図１６に示したように、スイッチ１０７及びスイッチ１０８は、オンになり、スイッチ１２２及びスイッチ１３２は、オフになる。
【０２６６】
スイッチ１２２及びスイッチ１３２がオフになることにより、FET１０２とFET１０４とは、ダイオード接続のFET１２１を介して接続され、FET１０１とFET１０３とは、ダイオード接続のFET１３１を介して接続される。その結果、FET１０２とFET１０４との間では、ダイオード接続のFET１２１において、FET１２１のゲートソース間電圧Vgsp3だけの電圧降下が生じる。さらに、FET１０１とFET１０３との間では、ダイオード接続のFET１３１において、FET１３１のゲートソース間電圧だけの電圧降下が生じる。
【０２６７】
したがって、VSL信号やRAMP信号が反転変化する場合のオートゼロ電位は、VSL信号やRAMP信号が通常変化する場合のオートゼロ電位である電圧VNよりも、FET１２１のゲートソース間電圧Vgsp3だけ低い電圧VN-Vgsp3=VDD-Vgsp2-Vgsp3となる。
【０２６８】
なお、FET１０３及びFET１０４は、同一の特性を有し、FET１２１及びFET１３１は、同一の特性を有することとする。VSL信号やRAMP信号が通常変化する場合のオートゼロ電位VNは、電源電圧VDDから、FET１０３のゲートソース間電圧Vgsp2を減算した電圧VDD-Vgsp2であり、この電圧VDD-Vgsp2は、電源電圧VDDから、FET１０４のゲートソース間電圧を減算した電圧に等しい。そして、VSL信号やRAMP信号が反転変化する場合のオートゼロ電位VRは、VSL信号やRAMP信号が通常変化する場合のオートゼロ電位である電圧VNよりも、FET１２１のゲートソース間電圧Vgsp3だけ低い電圧VN-Vgsp3=VDD-Vgsp2-Vgsp3であり、この電圧VN-Vgsp3は、電圧VNより、FET１３１のゲートソース間電圧だけ低い電圧に等しい。
【０２６９】
図１３のコンパレータ６１ｎの第３の構成例では、オートゼロ動作後、図１４に示したように、スイッチ１０７及びスイッチ１０８がオフになり、さらに、スイッチ１２２及びスイッチ１３２がオンになって、比較動作が開始される。
【０２７０】
図１７は、RAMP信号及びVSL信号が反転変化する場合のコンパレータ６１ｎの第３の構成例の動作の例を説明するタイミングチャートである。
【０２７１】
図１７には、図１２と同様に、スイッチ１０７及びスイッチ１０８のオン／オフ、コンパレータ６１ｎの動作、RAMP信号及びVSL信号、並びに、スイッチ１２２のオン／オフが示されている。さらに、図１７には、スイッチ１３２のオン／オフが示されている。
【０２７２】
図１７では、RAMP信号及びVSL信号が通常変化するのではなく、反転変化している点が、図１５の場合と異なっている。さらに、図１７では、オートゼロ動作時に、スイッチ１２２がオフになる点、及び、オートゼロ電位が、RAMP信号及びVSL信号が通常変化する場合のオートゼロ電位VNから、ダイオード接続されたFET１２１（又はFET１３１）のゲートソース間電圧Vgsp3だけ低い電圧VRになっている点が、図１５の場合と異なっている。
【０２７３】
コンパレータ６１ｎでは、オートゼロ動作（AZ動作）において、スイッチ１０７及びスイッチ１０８がオンにされるとともに、スイッチ１２２及びスイッチ１３２がオフにされる。これにより、RAMP信号としてのDIFF_DAC信号と、VSL信号としてのDIFF_VSL信号とは、いずれもオートゼロ電位(AZ電位）となる。
【０２７４】
図１６で説明したように、RAMP信号及びVSL信号が反転変化する場合、スイッチ１２２及びスイッチ１３２がオフになることにより、FET１０２とFET１０４との間では、ダイオード接続のFET１２１において、FET１２１のゲートソース間電圧Vgsp3だけの電圧降下が生じる。同様に、FET１０１とFET１０３との間では、ダイオード接続のFET１３１において、FET１３１のゲートソース間電圧だけの電圧降下が生じる。その結果、RAMP信号及びVSL信号が反転変化する場合のオートゼロ電位VRは、VSL信号やRAMP信号が通常変化する場合のオートゼロ電位である電圧VNよりも、FET１２１のゲートソース間電圧Vgsp3だけ低い電圧VN-Vgsp3=VDD-Vgsp2-Vgsp3となる。図１６で説明したように、電圧VN-Vgsp3は、電圧VNより、FET１３１のゲートソース間電圧だけ低い電圧に等しい。
【０２７５】
コンパレータ６１ｎでは、オートゼロ動作後、スイッチ１０７及びスイッチ１０８がオフになり、さらに、スイッチ１２２及びスイッチ１３２がオンになって、比較動作が開始される。
【０２７６】
比較動作では、VSL信号のAD変換が、図１２の場合と同様に行われる。
【０２７７】
すなわち、反転変化するRAMP信号が用いられる場合、比較動作では、P相の開始前に、RAMP信号が、所定の電圧だけ下降するようにオフセットされ、その後、P相において、一定の割合で上昇される。そして、P相の開始から、RAMP信号と、リセットレベルのVSL信号との大小関係が逆転するまでの時間がカウントされ、そのカウントにより得られるカウント値が、リセットレベルのVSL信号のAD変換結果となる。
【０２７８】
P相の終了後、RAMP信号は、P相の開始時の電圧まで下降するようにオフセットされ、その後、D相において、一定の割合で上昇される。そして、D相の開始から、RAMP信号と、信号レベルのVSL信号との大小関係が逆転するまでの時間がカウントされ、そのカウントにより得られるカウント値が、信号レベルのVSL信号のAD変換結果となる。
【０２７９】
図１７において、VSL信号及びRAMP信号は、図１５の場合のオートゼロ電位VNよりも、FET１２１のゲートソース間電圧Vgsp3だけ低い電圧VR=VN-Vgsp3を基準として反転変化するので、その反転変化するRAMP信号及びVSL信号を、コンパレータ６１ｎの動作範囲に収めることができる。
【０２８０】
したがって、RAMP信号やVSL信号が反転変化する場合に、図７に示したように、RAMP信号やVSL信号が、コンパレータ６１ｎの動作範囲である電圧VL以上電圧VH以下の範囲に収まらず、電圧VHを超えた電圧になって、AD変換のリニアリティが損なわれることを防止することができる。また、図１７のコンパレータ６１ｎの第３の構成例によれば、その他、図８のコンパレータ６１ｎの第２の構成例と同様の効果を奏することができる。
【０２８１】
さらに、図１７のコンパレータ６１ｎの第３の構成例では、差動対とカレントミラーとで構成される差動アンプが左右対称に構成されているので、いわば、差動アンプの左右のバランスが等しくなる。その結果、例えば、RAMP信号やVSL信号が通常変化する場合と反転変化する場合とで、コンパレータ６１ｎの動作にずれが生じることを抑制することができる。
【０２８２】
＜コンパレータ６１ｎの第４の構成例＞
【０２８３】
図１８は、図４のコンパレータ６１ｎの第４の構成例を示す回路図である。
【０２８４】
ここで、図８のコンパレータ６１ｎの第２の構成例は、いわゆるN-top型のコンパレータであるが、コンパレータ６１ｎは、P-top型のコンパレータに構成することができる。図１８のコンパレータ６１ｎの第４の構成例は、図８のコンパレータ６１ｎの第２の構成例に対応するP-top型のコンパレータになっている。
【０２８５】
図１８において、コンパレータ６１ｎは、PMOSのFET２０１及びFET２０２、NMOSのFET２０３及びFET２０４、PMOSのFET２０５及びFET２０６、スイッチ２０７及びスイッチ２０８、NMOSのFET２０９、PMOSのFET２１０、コンデンサC10, C11, C12, C13、NMOSのFET２２１、並びに、スイッチ２２２を有する。
【０２８６】
FET２０１ないしFET２１０、コンデンサC10ないしC13、FET２２１、及び、スイッチ２２２は、図８のFET１０１ないしFET１１０、コンデンサC0ないしC3、FET１２１、及び、スイッチ１２２に、それぞれ相当する。
【０２８７】
そして、図１８のコンパレータ６１ｎの第４の構成例は、図８の場合と極性が反対になっていること、すなわち、図８において電源電圧VDDに接続されている側が、図１８では、電源電圧VSSに接続され、図８において電源電圧VSSに接続されている側が、図１８では、電源電圧VDDに接続されていることを除き、図８の場合と同様に構成されるため、説明は省略する。
【０２８８】
図１８のコンパレータ６１ｎの第４の構成例によれば、図８のコンパレータ６１ｎの第２の構成例の場合と同様の効果を奏することができる。
【０２８９】
＜コンパレータ６１ｎの第５の構成例＞
【０２９０】
図１９は、図４のコンパレータ６１ｎの第５の構成例を示す回路図である。
【０２９１】
ここで、図１３のコンパレータ６１ｎの第３の構成例は、図８の場合と同様に、N-top型のコンパレータである。図１９のコンパレータ６１ｎの第５の構成例は、図１３のN-top型のコンパレータ６１ｎの第３の構成例に対応するP-top型のコンパレータになっている。
【０２９２】
図１９において、コンパレータ６１ｎは、PMOSのFET２０１及びFET２０２、NMOSのFET２０３及びFET２０４、PMOSのFET２０５及びFET２０６、スイッチ２０７及びスイッチ２０８、NMOSのFET２０９、PMOSのFET２１０、コンデンサC10, C11, C12, C13、NMOSのFET２２１、スイッチ２２２、NMOSのFET２３１、及び、スイッチ２３２を有する。
【０２９３】
FET２０１ないしFET２１０、コンデンサC10ないしC13、FET２２１、スイッチ２２２、FET２３１、及び、スイッチ２３２は、図１３のFET１０１ないしFET１１０、コンデンサC0ないしC3、FET１２１、スイッチ１２２、FET１３１、及び、スイッチ１３２に、それぞれ相当する。
【０２９４】
そして、図１９のコンパレータ６１ｎの第５の構成例は、図１３の場合と極性が反対になっていること、すなわち、図１３において電源電圧VDDに接続されている側が、図１９では、電源電圧VSSに接続され、図１３において電源電圧VSSに接続されている側が、図１９では、電源電圧VDDに接続されていることを除き、図１３の場合と同様に構成されるため、説明は省略する。
【０２９５】
図１９のコンパレータ６１ｎの第５の構成例によれば、図１３のコンパレータ６１ｎの第３の構成例の場合と同様の効果を奏することができる。
【０２９６】
なお、コンパレータ６１ｎは、FET以外のトランジスタ、すなわち、例えば、バイポーラトランジスタ等で構成することができる。
【０２９７】
また、FET１２１及びスイッチ１２２のセット（FET１３１及び１３２や、FET２２１及びスイッチ２２２、FET２３１及びスイッチ２３２についても同様）を、直列的に複数セット設けることにより、オン／オフするスイッチ１２２（の数）によって、オートゼロ電位を、３段階以上の値に変更することができる。
【０２９８】
＜イメージセンサの使用例＞
【０２９９】
図２０は、図１のイメージセンサ２を使用する使用例を示す図である。
【０３００】
イメージセンサ２は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々な電子機器に使用することができる。
【０３０１】
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する電子機器
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される電子機器
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される電子機器
・内視鏡や、電子顕微鏡、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される電子機器
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される電子機器
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される電子機器
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される電子機器
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される電子機器
【０３０２】
＜移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【０３０３】
図２１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【０３０４】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
【０３０５】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【０３０６】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【０３０７】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【０３０８】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【０３０９】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【０３１０】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ  Ｄｒｉｖｅｒ  Ａｓｓｉｓｔａｎｃｅ  Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
【０３１１】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０３１２】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【０３１３】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２１の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【０３１４】
図２２は、撮像部１２０３１の設置位置の例を示す図である。
【０３１５】
図２２では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
【０３１６】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【０３１７】
なお、図２２には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【０３１８】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【０３１９】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０３２０】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【０３２１】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【０３２２】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、例えば、図５や、図８、図１３、図１８、図１９のコンパレータ６１ｎを有する図２のイメージセンサ２は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、RAMP信号やVSL信号が通常変化する場合及び反転変化する場合の両方に対応する撮像部１２０３１を安価に構成することができ、その結果、車両１２１００が高コスト化することを抑制することができる。
【０３２３】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０３２４】
また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
【０３２５】
なお、本技術は、以下のような構成をとることができる。
【０３２６】
＜１＞
画素から出力される画素信号、及び、電圧が変化する参照信号が入力される差動対と、
前記差動対に接続されたカレントミラーと、
前記差動対を構成するトランジスタと、前記カレントミラーを構成するトランジスタとの間に接続された、所定の電圧降下を生じさせる電圧降下機構と、
前記電圧降下機構に並列に接続されたスイッチと
を備えるコンパレータ。
＜２＞
前記電圧降下機構は、ダイオード接続されたトランジスタである
＜１＞に記載のコンパレータ。
＜３＞
前記参照信号の変化として、電圧が下降する通常変化が行われる場合、前記スイッチは、前記コンパレータの動作点電位を決定するオートゼロ動作時、及び、前記画素信号と前記参照信号とを比較する比較動作時のいずれもオンにされ、
前記参照信号の変化として、電圧が上昇する反転変化が行われる場合、前記スイッチは、前記オートゼロ動作時にオフにされ、前記比較動作時にオンにされる
ように構成された＜１＞又は＜２＞に記載のコンパレータ。
＜４＞
前記差動対を構成する一対のトランジスタのうちの一方のトランジスタと、前記カレントミラーを構成する一対のトランジスタうちの一方のトランジスタとの間に接続された第１の電圧降下機構と、
前記第１の電圧降下機構に並列に接続された第１のスイッチと
を、前記電圧降下機構及び前記スイッチとして備える
＜１＞ないし＜３＞のいずれかに記載のコンパレータ。
＜５＞
前記差動対を構成する一対のトランジスタのうちの他方のトランジスタと、前記カレントミラーを構成する一対のトランジスタうちの他方のトランジスタとの間に接続された第２の電圧降下機構と、
前記第２の電圧降下機構に並列に接続された第２のスイッチと
を、前記電圧降下機構及び前記スイッチとしてさらに備える
＜４＞に記載のコンパレータ。
＜６＞
前記差動対を構成する一対のトランジスタのうちの、前記画素信号が入力されるトランジスタが、前記コンパレータの出力信号を出力するアンプに接続された
＜１＞ないし＜５＞のいずれかに記載のコンパレータ。
＜７＞
光電変換を行い、画素信号を出力する画素と、
前記画素信号と、電圧が変化する参照信号とを比較するコンパレータと、
前記コンパレータの、前記画素信号と前記参照信号との比較結果に基づいて、前記画素信号と前記参照信号とが一致するまでの、前記参照信号の変化に要する時間をカウントすることにより得られるカウント値を、前記画素信号のAD(Analog Digital)変換結果として求めるカウンタと
を備え、
前記コンパレータは、
前記画素信号、及び、前記参照信号が入力される差動対と、
前記差動対に接続されたカレントミラーと、
前記差動対を構成するトランジスタと、前記カレントミラーを構成するトランジスタとの間に接続された、所定の電圧降下を生じさせる電圧降下機構と、
前記電圧降下機構に並列に接続されたスイッチと
を有する
撮像装置。
【符号の説明】
【０３２７】
１  光学系，  ２  イメージセンサ，  ３  メモリ，  ４  信号処理部，  ５  出力部，  ６  制御部，  １０  画素アレイ，  １１１，１ないし１１Ｍ，Ｎ  画素，  ２０  制御部，  ２１  画素駆動部，  ２２  列並列AD変換部，  ３１１ないし３１Ｎ  ADC，  ３２  オートゼロ制御部，  ３２Ａ  オートゼロ信号線，  ３３  参照信号出力部，  ３３Ａ  参照信号線，  ３４  クロック出力部，  ３４Ａ  クロック信号線，  ４１１ないし４１Ｍ  画素制御線，  ４２１ないし４２Ｎ  VSL，  ４３１ないし４３Ｎ  電流源，  ５１  PD，  ５２  転送Tr，  ５３  FD，  ５４  リセットTr，  ５５  増幅Tr，  ５６  選択Tr，  ６１１ないし６１Ｎ  コンパレータ，  ６２１ないし６２Ｎ  カウンタ，  １０１ないし１０６  FET，  １０７，１０８  スイッチ，  １０９，１１０，１２１  FET，  １２２  スイッチ，  １３１  FET，  １３２  スイッチ，  ２０１ないし２０６  FET，  ２０７，２０８  スイッチ，  ２０９，２１０，２２１  FET，  ２２２  スイッチ，  ２３１  FET，  ２３２  スイッチ
【図１】
2020012943.tif 000003
【図２】
2020012943.tif 000004
【図３】
2020012943.tif 000005
【図４】
2020012943.tif 000006
【図５】
2020012943.tif 000007
【図６】
2020012943.tif 000008
【図７】
2020012943.tif 000009
【図８】
2020012943.tif 000010
【図９】
2020012943.tif 000011
【図１０】
2020012943.tif 000012
【図１１】
2020012943.tif 000013
【図１２】
2020012943.tif 000014
【図１３】
2020012943.tif 000015
【図１４】
2020012943.tif 000016
【図１５】
2020012943.tif 000017
【図１６】
2020012943.tif 000018
【図１７】
2020012943.tif 000019
【図１８】
2020012943.tif 000020
【図１９】
2020012943.tif 000021
【図２０】
2020012943.tif 000022
【図２１】
2020012943.tif 000023
【図２２】
2020012943.tif 000024
【国際調査報告】
2020012943.tif 000025
2020012943.tif 000026
2020012943.tif 000027