(57)【要約】共通のドレインが負荷に接続された駆動用ＮＭＯＳトランジスタおよび駆動用ＰＭＯＳトランジスタと、レベルシフト回路と、を備えた駆動回路が提供される。レベルシフト回路は、ＮＭＯＳトランジスタである第１トランジスタと、ＮＭＯＳトランジスタである第２トランジスタと、第２電位に設定される第３ソースと、ＰＭＯＳトランジスタである第３トランジスタと、ＰＭＯＳトランジスタである第４トランジスタと、を有する。第１トランジスタの第１ドレインと第４トランジスタの第４ゲートとが接続され、第２トランジスタの第２ドレインと第３トランジスタの第３ゲートとが接続される。各入力端子相補的なパルス信号が入力され、当該パルス信号は、信号レベルが切り替わるときに各入力端子がともに基準電位となる期間が設定されている。
2020031538.tif 000002
【特許請求の範囲】
【請求項１】
共通のドレインが負荷に接続された駆動用ＮＭＯＳトランジスタおよび駆動用ＰＭＯＳトランジスタと、
基準電位と前記基準電位よりも高い第１電位との間で変動する第１入力端子および第２入力端子の電位に基づいて、前記駆動用ＮＭＯＳトランジスタおよび前記駆動用ＰＭＯＳトランジスタのゲートの電位が、前記基準電位と前記第１電位よりも高い第２電位との間で変動するように信号処理するレベルシフト回路と、
を備え、
前記駆動用ＮＭＯＳトランジスタのソースが前記基準電位側に設けられ、前記駆動用ＰＭＯＳトランジスタのソースが前記第２電位に設定され、
前記レベルシフト回路は、
前記基準電位に設定される第１ソースと、前記第１入力端子に接続される第１ゲートと、第１ドレインと、を有するＮＭＯＳトランジスタである第１トランジスタと、
前記基準電位に設定される第２ソースと、前記第２入力端子に接続される第２ゲートと、前記駆動用ＮＭＯＳトランジスタのゲートに接続される第２ドレインと、を有するＮＭＯＳトランジスタである第２トランジスタと、
前記第２電位に設定される第３ソースと、第３ゲートと、前記第１ドレインに接続される第３ドレインと、を有するＰＭＯＳトランジスタである第３トランジスタと、
前記第２電位に設定される第４ソースと、第４ゲートと、前記第２ドレインおよび前記駆動用ＰＭＯＳトランジスタのゲートに接続される第４ドレインと、を有するＰＭＯＳトランジスタである第４トランジスタと、
を有し、前記第１ドレインと前記第４ゲートとが接続され、前記第２ドレインと前記第３ゲートとが接続され、
前記第１入力端子と前記第２入力端子には互いに相補的なパルス信号が入力され、当該パルス信号は、信号レベルが切り替わるときに前記第１入力端子と前記第２入力端子がともに前記基準電位となる期間が設定されている、
駆動回路。
【請求項２】
前記レベルシフト回路は、
前記第１ドレインと前記第３ドレインとの間に第１ドレイン抵抗を有し、前記第２ドレインと前記第４ドレインとの間に第２ドレイン抵抗を有する、
請求項１に記載された駆動回路。
【請求項３】
前記レベルシフト回路は、
前記基準電位のノードと前記第１ソースとの間の第１ソース抵抗、
前記第１入力端子と前記第１ゲートとの間の第１ゲート抵抗、
前記基準電位のノードと前記第２ソースとの間の第２ソース抵抗、
前記第２入力端子と前記第２ゲートとの間の第２ゲート抵抗、
前記第２電位のノードと前記第３ソースとの間の第３ソース抵抗、
前記第３ゲートと前記第２ドレインとの間の第３ゲート抵抗、
前記第２電位のノードと前記第４ソースとの間の第４ソース抵抗、および、
前記第４ゲートと前記第１ドレインとの間の第４ゲート抵抗のうち、少なくともいずれか１つの抵抗を備える、
請求項１または２に記載された駆動回路。
【請求項４】
前記レベルシフト回路は、
前記第１ドレインと前記第３ドレインとの間に第１ドレイン可変抵抗、
前記第２ドレインと前記第４ドレインとの間に第２ドレイン可変抵抗、
前記基準電位のノードと前記第１ソースとの間の第１ソース可変抵抗、
前記第１入力端子と前記第１ゲートとの間の第１ゲート可変抵抗、
前記基準電位のノードと前記第２ソースとの間の第２ソース可変抵抗、
前記第２入力端子と前記第２ゲートとの間の第２ゲート可変抵抗、
前記第２電位のノードと前記第３ソースとの間の第３ソース可変抵抗、
前記第３ゲートと前記第２ドレインとの間の第３ゲート可変抵抗、
前記第２電位のノードと前記第４ソースとの間の第４ソース可変抵抗、および、
前記第４ゲートと前記第１ドレインとの間の第４ゲート可変抵抗のうち、少なくとも
いずれか１つの可変抵抗を備える、
請求項１に記載された駆動回路。
【請求項５】
前記少なくともいずれか１つの可変抵抗はスイッチ素子を含み、当該スイッチ素子を制御することにより、複数の抵抗値の中からいずれかの抵抗値に設定される、
請求項４に記載された駆動回路。
【請求項６】
請求項１から５のいずれか１項に記載された駆動回路と、
マイクロコントローラと、を備え、
前記マイクロコントローラによって前記第１入力端子および前記第２入力端子の電位が設定される、駆動システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路および駆動システムに関する。
【背景技術】
【０００２】
従来、モータを駆動するためのインバータ装置として、マイクロコントローラからの指令に基づき、モータに与える電圧を制御するスイッチ素子に対する信号を生成する専用ＩＣが設けられたものが知られている（例えば、日本国登録公報特許第５６５２２４０号の図１を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】日本国登録公報：特許第５６５２２４０号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
モータ等の負荷を駆動する駆動回路において専用ＩＣを設ける場合には、設計の自由度が高いため、専用ＩＣを設けない場合よりも、例えば消費電力、応答性、エネルギー損失等の特性上で有利であるが、コスト面では不利である。
したがって、専用ＩＣを用いずに駆動回路を構成することが好ましい。その場合、素子を保護する観点から駆動回路内の貫通電流を防止することももとめられる。  【０００５】
そこで、本発明は、負荷をスイッチング駆動する場合に専用ＩＣを用いずに性能向上を実現し、かつ貫通電流を防止することを目的とする。
【課題を解決するための手段】
【０００６】
本願の例示的な第１発明は、共通のドレインが負荷に接続された駆動用ＮＭＯＳトランジスタおよび駆動用ＰＭＯＳトランジスタと、基準電位と前記基準電位よりも高い第１電位との間で変動する第１入力端子および第２入力端子の電位に基づいて、前記駆動用ＮＭＯＳトランジスタおよび前記駆動用ＰＭＯＳトランジスタのゲートの電位が、前記基準電位と前記第１電位よりも高い第２電位との間で変動するように信号処理するレベルシフト回路と、を備え、前記駆動用ＮＭＯＳトランジスタのソースが前記基準電位側に設けられ、前記駆動用ＰＭＯＳトランジスタのソースが前記第２電位に設定され、前記レベルシフト回路は、前記基準電位に設定される第１ソースと、前記第１入力端子に接続される第１ゲートと、第１ドレインと、を有するＮＭＯＳトランジスタである第１トランジスタと、前記基準電位に設定される第２ソースと、前記第２入力端子に接続される第２ゲートと、前記駆動用ＮＭＯＳトランジスタのゲートに接続される第２ドレインと、を有するＮＭＯＳトランジスタである第２トランジスタと、前記第２電位に設定される第３ソースと、第３ゲートと、前記第１ドレインに接続される第３ドレインと、を有するＰＭＯＳトランジスタである第３トランジスタと、前記第２電位に設定される第４ソースと、第４ゲートと、前記第２ドレインおよび前記駆動用ＰＭＯＳトランジスタのゲートに接続される第４ドレインと、を有するＰＭＯＳトランジスタである第４トランジスタと、を有し、前記第１ドレインと前記第４ゲートとが接続され、前記第２ドレインと前記第３ゲートとが接続され、前記第１入力端子と前記第２入力端子には互いに相補的なパルス信号が入力され、当該パルス信号は、信号レベルが切り替わるときに前記第１入力端子と前記第２入力端子がともに前記基準電位となる期間が設定されている、駆動回路である。
【発明の効果】
【０００７】
本発明によれば、負荷をスイッチング駆動する場合に専用ＩＣを用いずに性能向上を実現し、かつ貫通電流を防止することができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態のモータ駆動システムのシステム構成を示す図である。
【図２】第１の実施形態の駆動回路の回路図である。
【図３】第１の実施形態の駆動回路の動作を示すタイミングチャートである。
【図４】第１の実施形態の駆動回路のＭＯＳトランジスタの構造例を示す図である。
【図５】第１の実施形態の駆動回路のＭＯＳトランジスタの別の構造例を示す図である。
【図６】第２の実施形態の駆動回路の回路図である。
【図７】第２の実施形態の駆動回路の各部の電流波形の一例を示す図である。
【図８】第２の実施形態の駆動回路の各部の電流波形の一例を示す図である。
【図９】第２の実施形態の駆動回路の各部の電流波形の一例を示す図である。
【図１０】第３の実施形態の駆動回路の回路図である。
【図１１】第３の実施形態の駆動回路に含まれる各可変抵抗の等価回路を示す図である。
【図１２】第３の実施形態の駆動回路に含まれるＰ／Ｎ型可変抵抗の構成例を示す図である。
【図１３】第４の実施形態の駆動回路の回路図である。
【図１４】第５の実施形態の駆動回路の回路図である。
【０００９】
以下、本発明の駆動システムの実施形態であるモータ駆動システムについて説明する。  【００１０】
（１）第１の実施形態
（１−１）システム構成
以下、本発明のモータ駆動システムの一実施形態について図面を参照して説明する。
図１は、実施形態のモータ駆動システム１のシステム構成を示す図である。モータ駆動システム１は、インバータ装置２、リニアレギュレータ（ＬＤＯ：Low Dropout）３、ＣＰＵ（Central Processing Unit）５、および、３相交流モータＭを備える。ＣＰＵ５は、マイクロコントローラの例である。
インバータ装置２は、３相電圧生成部１０およびレベルシフト回路群２０を備え、３相交流電力を発生させて３相交流モータＭに供給する。３相交流モータＭには、回転子の位置を検出する相ごとのホールセンサ１００が取り付けられている。  【００１１】
以下の説明において、回路内のノードまたは端子の電圧は、グランド電位ＧＮＤ（以下の説明では、「ＧＮＤ電位」とする。）を基準とした電位を意味している。例えば、インバータ装置２において最も高い電位は電源電位ＶＣＣ（＋１２Ｖ）であるが、ＧＮＤ電位は０Ｖとみなしてよいため、適宜、「電源電圧Ｖｃｃ」ともいう。
リニアレギュレータ３は、電源電圧Ｖｃｃ（＋１２Ｖ）をＣＰＵ５が動作するのに必要となる所定の電圧（本実施形態の例では、＋３．３Ｖ）まで低下させてＣＰＵ５に供給する。
ＣＰＵ５は、レベルシフト回路群２０のレベルシフト回路２１〜２３の各々に対して、振幅が３．３Ｖのパルス信号を供給する。各レベルシフト回路は、ＣＰＵ５からのパルス信号を、３相電圧生成部１０内のＭＯＳトランジスタを動作可能となる信号レベルに変換する。
図１では、レベルシフト回路２１〜２３がそれぞれ、ノードＮ１１〜Ｎ１３に対応しており、それぞれ後述する駆動回路の出力端子に相当する。  【００１２】
（１−２）インバータ装置２の構成
以下、インバータ装置２の構成を詳細に説明する。
図１に示すように、インバータ装置２の３相電圧生成部１０は、ローサイドスイッチとしてのＮＭＯＳトランジスタＱ１１，Ｑ２１，Ｑ３１、および、ハイサイドスイッチとしてのＰＭＯＳトランジスタＱ１２，Ｑ２２，Ｑ３２を備える。３相交流モータＭは１００％デューティで動作する場合もあるため、３相電圧生成部１０は、ハイサイドスイッチをＰＭＯＳトランジスタとしている。  【００１３】
本実施形態では、ＰＭＯＳトランジスタＱ１２とＮＭＯＳトランジスタＱ１１は、３相交流モータＭに供給される３相交流電力のＵ相に対して設けられる。ＰＭＯＳトランジスタＱ１２とＮＭＯＳトランジスタＱ１１とがスイッチング動作を行うことによりＵ相の出力電圧であるＵ相電圧Ｖｕが生成される。
同様に、ＰＭＯＳトランジスタＱ２２とＮＭＯＳトランジスタＱ２１は、３相交流モータＭに供給される３相交流電力のＶ相に対して設けられる。ＰＭＯＳトランジスタＱ２２とＮＭＯＳトランジスタＱ２１とがスイッチング動作を行うことによりＶ相の出力電圧であるＶ相電圧Ｖｖが生成される。ＰＭＯＳトランジスタＱ３２とＮＭＯＳトランジスタＱ３１は、３相交流モータＭに供給される３相交流電力のＷ相に対して設けられる。ＰＭＯＳトランジスタＱ３２とＮＭＯＳトランジスタＱ３１とがスイッチング動作を行うことによりＷ相の出力電圧であるＷ相電圧Ｖｗが生成される。  【００１４】
ＮＭＯＳトランジスタＱ１１，Ｑ２１，Ｑ３１のソースは、グランド電位ＧＮＤに設定されている。ＰＭＯＳトランジスタＱ１２，Ｑ２２，Ｑ３２のソースは、インバータ装置２の電源電圧Ｖｃｃに接続されている。  【００１５】
Ｕ相のＮＭＯＳトランジスタＱ１１とＰＭＯＳトランジスタＱ１２の共通のドレイン（ノードＮ１１）は、３相交流モータＭのＵ相の巻線（図示せず）の一端に接続される。同様に、Ｖ相のＮＭＯＳトランジスタＱ２１とＰＭＯＳトランジスタＱ２２の共通のドレイン（ノードＮ１２）は、３相交流モータＭのＶ相の巻線（図示せず）の一端に接続され、Ｗ相のＮＭＯＳトランジスタＱ３１とＰＭＯＳトランジスタＱ３２の共通のドレイン（ノードＮ１３）は、３相交流モータＭのＷ相の巻線（図示せず）の一端に接続される。  【００１６】
ＣＰＵ５は、３相交流モータＭの回転子の位置を検出するホールセンサ１００の各相の検出値を示す信号Ｈｕ，Ｈｖ，Ｈｗに基づいて、レベルシフト回路群２０のレベルシフト回路２１〜２３に供給するパルス信号のデューティ比を決定する。なお、信号Ｈｕ，Ｈｖ，Ｈｗは、順に１２０度ずつ位相差がある正弦波信号である。ＣＰＵ５は、決定したデューティ比のパルス信号を各レベルシフト回路に供給する。各レベルシフト回路に供給されるパルス信号の振幅は、ＣＰＵ５の動作電圧と同一の３．３Ｖである。  【００１７】
レベルシフト回路群２０の各レベルシフト回路は、振幅３．３ＶのＣＰＵ５からのパルス信号を振幅１２Ｖのパルス信号にレベル変換する。レベルシフト回路２１は、Ｕ相のＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２の各ゲートに対してレベル変換したパルス信号を入力する。レベルシフト回路２２は、Ｖ相のＮＭＯＳトランジスタＱ２１およびＰＭＯＳトランジスタＱ２２の各ゲートに対してレベル変換したパルス信号を入力する。レベルシフト回路２３は、Ｗ相のＮＭＯＳトランジスタＱ３１およびＰＭＯＳトランジスタＱ３２の各ゲートに対してレベル変換したパルス信号を入力する。
レベルシフト回路２１，２２，２３によってレベル変換されたパルス信号によって、ローサイドスイッチであるＮＭＯＳトランジスタＱ１１，Ｑ２１，Ｑ３１およびハイサイドスイッチであるＰＭＯＳトランジスタＱ１２，Ｑ２２，Ｑ３２の動作が制御される。  【００１８】
（１−３）レベルシフト回路群２０の構成
以下、レベルシフト回路群２０の構成について、図２を参照してさらに詳しく説明する。図２は、レベルシフト回路２１と、３相電圧生成部１０においてレベルシフト回路２１に対応するＵ相のＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２と、を備えた駆動回路の回路構成を示している。
レベルシフト回路２２と、対応するＶ相のＮＭＯＳトランジスタＱ２１およびＰＭＯＳトランジスタＱ２２と、を備えた駆動回路、および、レベルシフト回路２３と、対応するＷ相のＮＭＯＳトランジスタＱ３１およびＰＭＯＳトランジスタＱ３２と、を備えた駆動回路は、Ｕ相の場合と同じである。そのため、以下ではＵ相の場合についてのみ説明し、Ｖ相およびＷ相についての重複説明は省略する。  【００１９】
ＮＭＯＳトランジスタＱ１１（駆動用ＮＭＯＳトランジスタの例）およびＰＭＯＳトランジスタＱ１２（駆動用ＰＭＯＳトランジスタの例）の共通のドレインが、負荷としての３相交流モータＭに接続される。ＮＭＯＳトランジスタＱ１１のソースがグランド電位ＧＮＤに設定され、ＰＭＯＳトランジスタＱ１２のソースが電源電位ＶＣＣに設定される。  【００２０】
レベルシフト回路２１は、グランド電位ＧＮＤ（基準電位の例）と３．３Ｖ（第１電位の例）との間で変動する第１入力端子Ｐ１および第２入力端子Ｐ２の電位に基づいて、ＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２のゲートの電位が、グランド電位ＧＮＤと電源電位ＶＣＣ（＋１２Ｖ；第２電位の例）との間で変動するように信号処理する。
第１入力端子Ｐ１と第２入力端子Ｐ２には、ＣＰＵ５から、グランド電位ＧＮＤと３．３Ｖの間で変動する互いに相補的なパルス信号が入力される。  【００２１】
レベルシフト回路２１は、ＮＭＯＳトランジスタＭ１（第１トランジスタの例）と、ＮＭＯＳトランジスタＭ２（第２トランジスタの例）と、ＰＭＯＳトランジスタＭ３（第３トランジスタの例）と、ＰＭＯＳトランジスタＭ４（第４トランジスタの例）とを有する。
ＮＭＯＳトランジスタＭ１は、グランド電位ＧＮＤに設定されるソース（第１ソースの例）と、第１入力端子Ｐ１に接続されるゲート（第１ゲートの例）と、ドレイン（第１ドレインの例）と、を有する。
ＮＭＯＳトランジスタＭ２は、グランド電位ＧＮＤに設定されるソース（第２ソースの例）と、第２入力端子Ｐ２に接続されるゲート（第２ゲートの例）と、ＮＭＯＳトランジスタＱ１１のゲートに接続されるドレイン（第２ドレインの例）と、を有する。
ＰＭＯＳトランジスタＭ３は、電源電位ＶＣＣに設定されるソース（第３ソースの例）と、ゲート（第３ゲートの例）と、ＮＭＯＳトランジスタＭ１のドレインに接続されるドレイン（第３ドレインの例）と、を有する。
ＰＭＯＳトランジスタＭ４は、電源電位ＶＣＣに設定されるソース（第４ソースの例）と、ゲート（第４ゲートの例）と、ＰＭＯＳトランジスタＱ１２のゲートに接続されるドレイン（第４ドレインの例）と、を有する。ＰＭＯＳトランジスタＭ４のゲートは、ＮＭＯＳトランジスタＭ２のドレインに接続される。
ＮＭＯＳトランジスタＭ１のドレインとＰＭＯＳトランジスタＭ４のゲートとが接続され、ＮＭＯＳトランジスタＭ２のドレインとＰＭＯＳトランジスタＭ３のゲートとが接続される。  【００２２】
レベルシフト回路２１は、ドレイン抵抗Ｒｄ１（第１ドレイン抵抗の例）とドレイン抵抗Ｒｄ２（第２ドレイン抵抗の例）を有する。ドレイン抵抗Ｒｄ１は、ＮＭＯＳトランジスタＭ１のドレインとＰＭＯＳトランジスタＭ３のドレインとの間に設けられる。ドレイン抵抗Ｒｄ２は、ＮＭＯＳトランジスタＭ２のドレインとＰＭＯＳトランジスタＭ４のドレインとの間に設けられる。  【００２３】
（１−４）駆動回路の動作
次に、レベルシフト回路２１と、ＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２と、を備えた駆動回路の動作について、図３を参照して説明する。図３は、図２に示す駆動回路の動作を示すタイミングチャートである。図３において、上から１番目と２番目のタイミングチャートは、それぞれ、ＰＭＯＳトランジスタＱ１２のオン／オフの状態、ＮＭＯＳトランジスタＱ１１のオン／オフの状態を示している。図３において、上から３番目、４番目、および５番目のタイミングチャートは、それぞれ、ＮＭＯＳトランジスタＭ１のドレイン電圧Ｖｄ１、ＰＭＯＳトランジスタＭ４のドレイン電圧Ｖｄ４、およびＮＭＯＳトランジスタＭ２のドレイン電圧Ｖｄ２を示している。図３において、上から６番目と７番目のタイミングチャートは、第２入力端子Ｐ２の電圧Ｖ２と第１入力端子Ｐ１の電圧Ｖ１を示している。
なお、図３に示す各ドレイン電圧の最大値（１２Ｖ）は、各ＭＯＳトランジスタのオン抵抗およびドレイン抵抗による電圧降下分を無視した値である。  【００２４】
図３に示す動作例では、説明の目的で、第２入力端子Ｐ２の電圧Ｖ２と第１入力端子Ｐ１の電圧Ｖ１がパルスであり、そのデューティ比が概ね５０％である場合を示している。  【００２５】
時刻ｔ０から時刻ｔ１に達する前まで、第１入力端子Ｐ１の電圧Ｖ１が３．３Ｖ（以下、「Ｈレベル」という。）であり、第２入力端子Ｐ２の電圧Ｖ２がＧＮＤレベル（以下、「Ｌレベル」という。）である。そのため、時刻ｔ０から時刻ｔ１に達する前まで、ＮＭＯＳトランジスタＭ１がオフ、ＮＭＯＳトランジスタＭ２がオン、ＰＭＯＳトランジスタＭ３がオン、ＰＭＯＳトランジスタＭ４がオフ、ＰＭＯＳトランジスタＱ１２がオン、ＮＭＯＳトランジスタＱ１１がオフとなっている。  【００２６】
時刻ｔ１になると、第２入力端子Ｐ２の電圧Ｖ２がＨレベルからＬレベルとなる。時刻ｔ１から時刻ｔ２に達するまでの期間（デッドタイムｄｔ）は、第１入力端子Ｐ１の電圧Ｖ１と第２入力端子Ｐ２の電圧Ｖ２を共にＬレベルとすることで、ＮＭＯＳトランジスタＭ１，Ｍ２を共にオフとし、貫通電流を防止する。
このとき、ＮＭＯＳトランジスタＭ２のドレイン電圧Ｖｄ２（つまり、ＮＭＯＳトランジスタＱ１１のゲート）はＧＮＤレベルであり、ＮＭＯＳトランジスタＱ１１はオフである。  【００２７】
時刻ｔ２になると、第１入力端子Ｐ１の電圧Ｖ１がＨレベルとなるため、ＮＭＯＳトランジスタＭ１がオンとなり、図３に示すように、ＮＭＯＳトランジスタＭ１のドレイン電圧Ｖｄ１が１２ＶからＧＮＤレベルに下降する。その下降途中でドレイン電圧Ｖｄ１が閾値電圧ＴＨ１に達すると、ＰＭＯＳトランジスタＭ４のゲートの電圧も閾値電圧ＴＨ１まで低下することによって、ＰＭＯＳトランジスタＭ４がオンとなる。そのため、ＰＭＯＳトランジスタＭ４のドレイン電圧Ｖｄ４がＧＮＤレベルから１２Ｖに上昇する。その上昇の途中でドレイン電圧Ｖｄ４が閾値電圧ＴＨ４に達すると、ＰＭＯＳトランジスタＱ１２のゲートも閾値電圧ＴＨ４まで上昇することによって、ＰＭＯＳトランジスタＱ１２がオフとなる。
他方、ＰＭＯＳトランジスタＭ４のドレイン電圧Ｖｄ４の上昇に伴って、ドレイン抵抗Ｒｄ２と寄生キャパシタによって定まる遅延時間遅れて、ＮＭＯＳトランジスタＭ２のドレイン電圧Ｖｄ２が上昇する。ドレイン電圧Ｖｄ２が閾値電圧ＴＨ２に達すると、ＮＭＯＳトランジスタＱ１１のゲートも閾値電圧ＴＨ２まで上昇することによってＮＭＯＳトランジスタＱ１１がオンとなる。
なお、ＮＭＯＳトランジスタＭ２のドレイン電圧Ｖｄ２が上昇に伴ってＰＭＯＳトランジスタＭ３のゲート電位が上昇するため、ＰＭＯＳトランジスタＭ３がオフとなる。  【００２８】
時刻ｔ３になると、第１入力端子Ｐ１の電圧Ｖ１がＨレベルからＬレベルとなる。時刻ｔ３から時刻ｔ４に達するまでの期間（デッドタイムｄｔ）は、第１入力端子Ｐ１の電圧Ｖ１と第２入力端子Ｐ２の電圧Ｖ２を共にＬレベルとすることで、ＮＭＯＳトランジスタＭ１，Ｍ２を共にオフとし、貫通電流を防止する。
このとき、ＮＭＯＳトランジスタＭ１のドレイン電圧Ｖｄ１はＧＮＤレベルを維持している。  【００２９】
時刻ｔ４になると、第２入力端子Ｐ２の電圧Ｖ２がＬレベルからＨレベルとなるため、ＮＭＯＳトランジスタＭ２がオンとなり、図３に示すように、ＮＭＯＳトランジスタＭ２のドレイン電圧Ｖｄ２が１２ＶからＧＮＤレベルに下降する。その下降途中でドレイン電圧Ｖｄ２が閾値電圧ＴＨ２に達すると、ＮＭＯＳトランジスタＱ１１のゲートも閾値電圧ＴＨ２まで低下することによってＮＭＯＳトランジスタＱ１１がオフとなる。
ＮＭＯＳトランジスタＭ２のドレイン電圧Ｖｄ２の低下に伴って、ＮＭＯＳトランジスタＭ２のドレインに接続されたＰＭＯＳトランジスタＭ３のゲートの電圧も低下し、ＰＭＯＳトランジスタＭ３のゲートソース間電圧ＶＧＳが閾値電圧を超えると、ＰＭＯＳトランジスタＭ３がオンとなる。ＰＭＯＳトランジスタＭ３がオンになると、ドレイン抵抗Ｒｄ１と寄生キャパシタによって定まる遅延時間遅れて、図３に示すように、ＮＭＯＳトランジスタＭ１のドレイン電圧Ｖｄ１が上昇する。その上昇の途中でドレイン電圧Ｖｄ１が閾値電圧ＴＨ１に達すると、ＮＭＯＳトランジスタＭ１のドレインに接続されたＰＭＯＳトランジスタＭ４のゲート電圧も閾値電圧ＴＨ１になり、ＰＭＯＳトランジスタＭ４のゲートソース間電圧ＶＧＳが閾値電圧より低下する。その結果、ＰＭＯＳトランジスタＭ４がオフとなる。
ＰＭＯＳトランジスタＭ４がオフになると、ＰＭＯＳトランジスタＭ４のドレイン電圧Ｖｄ４が低下する。ドレイン電圧Ｖｄ４が閾値電圧ＴＨ４まで低下すると、ＰＭＯＳトランジスタＱ１２も閾値電圧ＴＨ４まで低下し、ＰＭＯＳトランジスタＱ１２のゲートソース間電圧ＶＧＳが閾値電圧を超えてＰＭＯＳトランジスタＱ１２がオンとなる。  【００３０】
時刻ｔ５になると、第２入力端子Ｐ２の電圧Ｖ２がＨレベルからＬレベルとなる。時刻ｔ５の各部の状態は時刻ｔ１の各部の状態と同じであり、以後、同じ動作を繰り返す。
図３では、ＰＭＯＳトランジスタＱ１２とＮＭＯＳトランジスタＱ１１が共にオフである期間をデッドタイムＤＴとして示している。つまり、デッドタイムＤＴは、第１入力端子Ｐ１と第２入力端子Ｐ２に入力されるパルス信号が、信号レベルが切り替わるときにおいて、共にグランド電位ＧＮＤとなる期間である。デッドタイムＤＴは、第１入力端子Ｐ１の電圧Ｖ１と第２入力端子Ｐ２の電圧Ｖ２において設定されるデッドタイムｄｔと、ドレイン抵抗Ｒｄ１，Ｒｄ２および寄生キャパシタによって生ずる遅延時間とによって決定される。  【００３１】
図２および図３を参照して説明したように、本願発明の駆動回路には以下の有利な効果がある。
(i) ＰＭＯＳトランジスタＱ１２がオン時には、ＮＭＯＳトランジスタＭ１がオフ、ＮＭＯＳトランジスタＭ２がオン、ＰＭＯＳトランジスタＭ３がオン、ＰＭＯＳトランジスタＭ４がオフとなる。また、ＮＭＯＳトランジスタＱ１１がオン時には、ＮＭＯＳトランジスタＭ１がオン、ＮＭＯＳトランジスタＭ２がオフ、ＰＭＯＳトランジスタＭ３がオフ、ＰＭＯＳトランジスタＭ４がオンとなる。そのため、ＰＭＯＳトランジスタＭ３、ドレイン抵抗Ｒｄ１、ＮＭＯＳトランジスタＭ１を流れる電流、および、ＰＭＯＳトランジスタＭ４、ドレイン抵抗Ｒｄ２，ＮＭＯＳトランジスタＭ２に流れる電流は、定常時にはゼロとなり、低消費電力化が実現する。  【００３２】
(ii) 図２の駆動回路では、ＰＭＯＳトランジスタＭ４のドレインがＰＭＯＳトランジスタＱ１２のゲートに接続されている。そのため、第１入力端子Ｐ１の電圧Ｖ１がＬレベルからＨレベルになるときには（図３の時刻ｔ２）、ＮＭＯＳトランジスタＭ１オン、ＰＭＯＳトランジスタＭ４オンとなり、ＰＭＯＳトランジスタＱ１２のゲート電位が急速に上昇することで、ＰＭＯＳトランジスタＱ１２がオフになる。すなわち、ＰＭＯＳトランジスタＱ１２を高速にオフとすることができる。  【００３３】
(iii) ＮＭＯＳトランジスタＱ１１のオン時には、ＮＭＯＳトランジスタＭ１がオン、ＮＭＯＳトランジスタＭ２がオフ、ＰＭＯＳトランジスタＭ３オフ、ＰＭＯＳトランジスタＭ４がオンとなる。そのため、ＮＭＯＳトランジスタＱ１１のゲートソース間電圧ＶＧＳは、入力電圧の３．３Ｖではなく電源電圧Ｖｃｃ（＋１２Ｖ）となる。よって、ＮＭＯＳトランジスタＱ１１のオン抵抗を低い値とすることができ、損失低減に寄与する。  【００３４】
以上説明したように、本実施形態のモータ駆動システム１において３相交流モータＭを駆動するための駆動回路は、ＣＰＵ５からの３．３Ｖの低電力のパルス信号を電源電圧Ｖｃｃ（＋１２Ｖ）まで昇圧させるレベルシフト回路２１〜２３を設けることによって駆動用ＭＯＳトランジスタを制御する。そして、各レベルシフト回路は、低消費電力であり、応答性に優れ、かつ低損失にて動作することから、専用ＩＣを用いずに性能向上を実現することができる。  【００３５】
上述した実施形態の駆動回路において、ドレイン抵抗Ｒｄ１とドレイン抵抗Ｒｄ２を有することは必ずしも必須ではない。しかし、ドレイン抵抗Ｒｄ１とドレイン抵抗Ｒｄ２を設けることで、入力信号にデッドタイムｄｔを設定しない場合でも、ＮＭＯＳトランジスタＱ１１とＰＭＯＳトランジスタＱ１２のデッドタイムＤＴを設けることが可能となる。さらに入力信号にデッドタイムｄｔを設定することで、デッドタイムのマージンを拡大することができる。  【００３６】
（１−５）ＭＯＳトランジスタの構造
本実施形態の駆動回路における好ましいＭＯＳトランジスタの構造について、図４および図５を参照して説明する。図４は、本実施形態の駆動回路のＭＯＳトランジスタの構造例を示す図である。図５は、本実施形態の駆動回路のＭＯＳトランジスタの別の構造例を示す図である。
なお、図４では、図２に示す駆動回路のレベルシフト回路２１のうちＮＭＯＳトランジスタＭ２、ドレイン抵抗Ｒｄ２、および、ＰＭＯＳトランジスタＭ４のみを示しているが、ＮＭＯＳトランジスタＭ１、ドレイン抵抗Ｒｄ１、および、ＰＭＯＳトランジスタＭ３についても同様の構造とすることができる。  【００３７】
図４に示すＭＯＳトランジスタの構造例では、駆動用ＭＯＳトランジスタであるＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２を縦型構造としている。縦型構造では、図４に示すように、ドレイン電極がゲート電極およびソース電極と反対側に設けられる。ＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２は共通のドレインがノードＮ１１（図１参照）に接続されているため、同一の金属（リードフレーム）上に実装することができる。
縦型構造を採用することでＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２のオン抵抗を低くすることができる。  【００３８】
他方、図４に示すＭＯＳトランジスタの構造例では、レベルシフト回路２１に含まれるＮＭＯＳトランジスタＭ２およびＰＭＯＳトランジスタＭ４を横型構造としている。後述する実施形態で明らかとなるように、レベルシフト回路を多数設ける場合があるため、レベルシフト回路内のＭＯＳトランジスタを横型構造として１チップ化することにより集積度が上がり、低コスト化を図ることができる。
なお、レベルシフト回路内のＭＯＳトランジスタを縦型構造とし、縦型構造のＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２と合わせて駆動回路のすべてのＭＯＳトランジスタを縦型構造のみで構成してもよい。  【００３９】
なお、ＮＭＯＳトランジスタＭ２およびＰＭＯＳトランジスタＭ４では、ゲートソース間最大定格電圧ＶＧＳＳが電源電圧Ｖｃｃ（＋１２Ｖ）を満足する必要があるが、一般的なＩＣ内部の横型構造のＭＯＳトランジスタの場合、ゲートソース間最大定格ＶＧＳＳは５Ｖ程度である。しかし、図２に示すレベルシフト回路２１の各ＭＯＳトランジスタでは、大きな駆動能力や低オン抵抗を必要としないため、一般的な横型構造のＭＯＳトランジスタよりもゲート酸化膜を厚くすることでゲートソース間最大定格電圧ＶＧＳＳを大きくすることができる。すなわち、横型構造のＭＯＳトランジスタであってもゲートソース間最大定格電圧ＶＧＳＳを１２Ｖ以上とすることができる。  【００４０】
ＮＭＯＳトランジスタＭ２およびＰＭＯＳトランジスタＭ４のｐ型基板はＧＮＤ電位であるため、ＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２のリードフレームとは分離する必要がある。そのため、レベルシフト回路の横型構造のＭＯＳトランジスタ用のチップにボンディングパッド領域を設け、縦型構造の駆動用ＭＯＳトランジスタとの結線をワイヤボンディングで行う。  【００４１】
図５に示すＭＯＳトランジスタの構造例では、図４に対して横型構造のＭＯＳトランジスタのｐウェルがない構造となっている。かかる構造を横型構造のＭＯＳトランジスタとして適用してもよく、図４の縦型構造のＭＯＳトランジスタと組み合わせることもできる。  【００４２】
（２）第２の実施形態
次に、第２の実施形態のモータ駆動システムについて説明する。本実施形態のモータ駆動システムの全体構成は、図１に示したものと同じであり、駆動回路が図２に示したものと異なる。
図６は、第２の実施形態の駆動回路の回路図である。図６に示す駆動回路が図２に示した駆動回路と異なる点は、レベルシフト回路内の各ＭＯＳトランジスタにソース抵抗およびゲート抵抗が設けられる点にある。すなわち、本実施形態の駆動回路のレベルシフト回路２１Ａでは、以下の抵抗を備える。  【００４３】
・グランド電位ＧＮＤのノードＮＧＮＤとＮＭＯＳトランジスタＭ１のソースの間のソース抵抗Ｒｓ１（第１ソース抵抗の例）
・第１入力端子Ｐ１とＮＭＯＳトランジスタＭ１のゲートとの間のゲート抵抗Ｒｇ１（第１ゲート抵抗の例）
・グランド電位ＧＮＤのノードＮＧＮＤとＮＭＯＳトランジスタＭ２のソースとの間のソース抵抗Ｒｓ２（第２ソース抵抗の例）
・第２入力端子Ｐ２とＮＭＯＳトランジスタＭ２のゲートとの間のゲート抵抗Ｒｇ２（第２ゲート抵抗の例）
・電源電位ＶｃｃのノードＮＶＣＣとＰＭＯＳトランジスタＭ３のソースとの間のソース抵抗Ｒｓ３（第３ソース抵抗の例）
・ＰＭＯＳトランジスタＭ３のゲートとＮＭＯＳトランジスタＭ２のドレインとの間のゲート抵抗Ｒｇ３（第３ゲート抵抗の例）
・電源電位ＶｃｃのノードＮＶＣＣとＰＭＯＳトランジスタＭ４のソースとの間のソース抵抗Ｒｓ４（第４ソース抵抗の例）
・ＰＭＯＳトランジスタＭ４のゲートとＮＭＯＳトランジスタＭ１のドレインとの間のゲート抵抗Ｒｇ４（第４ゲート抵抗の例）
【００４４】
なお、図６に示す例では、各ＭＯＳトランジスタのソース抵抗Ｒｓ１〜Ｒｓ４およびゲート抵抗Ｒｇ１〜Ｒｇ４をすべて備えるレベルシフト回路２１Ａを示しているが、その限りではなく、これらの抵抗のうち、少なくともいずれか１つの抵抗を備えていればよい。
本実施形態において、各ＭＯＳトランジスタのソース抵抗Ｒｓ１〜Ｒｓ４およびゲート抵抗Ｒｇ１〜Ｒｇ４を設けているのは、貫通電流および各ＭＯＳトランジスタのドレイン電流を抑制するためである。  【００４５】
図７〜図９はそれぞれ、ソース抵抗Ｒｓ１〜Ｒｓ４およびゲート抵抗Ｒｇ１〜Ｒｇ４を変化させた場合に、ＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２のオン／オフが切り替わるときの各部の電流波形を示している。具体的には、出力電流ＩＯＵＴ、ＰＭＯＳトランジスタＱ１２のドレイン電流ＩＱ１２、ＮＭＯＳトランジスタＱ１１のドレイン電流ＩＱ１１、および、ＰＭＯＳトランジスタＭ４のドレイン電流ＩＭ４Ｄの波形を示している。なお、レベルシフト回路２１Ａ内のＭＯＳトランジスタのドレイン電流の中で、ＰＭＯＳトランジスタＭ４のドレイン電流ＩＭ４Ｄが最も大きいため、図７〜図９では、ドレイン電流ＩＭ４Ｄの波形のみを示している。  【００４６】
図７〜図９は、すべてドレイン抵抗Ｒｄ１，Ｒｄ２が共に５００Ωの場合である。図７は、ソース抵抗Ｒｓ１〜Ｒｓ４およびゲート抵抗Ｒｇ１〜Ｒｇ４が設定されていない場合を示している。
図８は、ソース抵抗Ｒｓ１，Ｒｓ２が共に５０Ωであり、ソース抵抗Ｒｓ３，Ｒｓ４が共に１００Ωであり、ゲート抵抗Ｒｇ１，Ｒｇ２が共に５００Ωであり、ゲート抵抗Ｒｇ３，Ｒｇ４が共に１００Ωである場合を示している。
図９は、図８の場合に対してドレイン抵抗Ｒｄ２を５００Ωから２０００Ωに変更した場合を示している。  【００４７】
図７の場合は実質的に、図２においてドレイン抵抗Ｒｄ１，Ｒｄ２を５００Ωとした場合と同じ条件である。この場合、ドレイン電流ＩＭ４Ｄのピーク電流は８００ｍＡと高い値となっている。
それに対して、図８では、ソース抵抗およびゲート抵抗を設定することにより、ドレイン電流ＩＭ４Ｄのピーク電流が８０ｍＡとなって図７の場合と比較してドレイン電流ＩＭ４Ｄが１０分の１程度となるが、ＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２の貫通電流が２０Ａまで増加する。これは、ＮＭＯＳトランジスタＱ１１とＰＭＯＳトランジスタＱ１２が同時にオンし、貫通電流が流れているためである。そこで、ドレイン抵抗Ｒｄ２を増加させることで、図９に示すように、ＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２の貫通電流を無くし、ドレイン電流を定常電流の６００ｍＡまで低下させつつ、ＰＭＯＳトランジスタＭ４のドレイン電流ＩＭ４Ｄを８０ｍＡに維持させることができる。  【００４８】
図７〜図９からわかるように、レベルシフト回路２１Ａ内の各ＭＯＳトランジスタにソース抵抗およびゲート抵抗を適宜設けることで、ＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２の貫通電流を低下させることができる。同時に、レベルシフト回路２１Ａ内の各ＭＯＳトランジスタのドレイン電流を低下させることができる。なお、レベルシフト回路２１Ａ内の各ＭＯＳトランジスタにおいて、ソース抵抗および／またはゲート抵抗の有無、および、ソース抵抗および／またはゲート抵抗を設ける場合の抵抗値は、電源電圧の値や駆動用ＭＯＳトランジスタのオン抵抗等に応じて適宜決定することができる。ソース抵抗および／またはゲート抵抗の抵抗値の上限値は、高周波のパルス入力信号に対する応答性の許容レベルに応じて決定することができる。
以上説明したように、本実施形態の駆動回路によれば、第１の実施形態の駆動回路に対して、レベルシフト回路内のＭＯＳトランジスタに対してソース抵抗および／またはゲート抵抗を設けたため、貫通電流およびドレイン電流をさらに抑制することが可能となる。  【００４９】
（３）第３の実施形態
次に、第３の実施形態のモータ駆動システムについて、図１０〜図１２を参照して説明する。本実施形態のモータ駆動システムの全体構成は、図１に示したものと同じであり、ゲート駆動回路が図６に示したものと異なる。
図１０は、第３の実施形態の駆動回路の回路図である。図１１は、本実施形態の駆動回路に含まれる各可変抵抗の等価回路を示す図である。図１２は、本実施形態の駆動回路に含まれるＰ／Ｎ型可変抵抗の構成例を示す図である。  【００５０】
図１０に示す駆動回路が図６に示した駆動回路と異なる点は、レベルシフト回路内の各ＭＯＳトランジスタにドレイン可変抵抗、ソース可変抵抗、およびゲート可変抵抗が設けられる点にある。すなわち、本実施形態の駆動回路のレベルシフト回路２１Ｂでは、以下の抵抗を備える。  【００５１】
・ＮＭＯＳトランジスタＭ１のドレインとＰＭＯＳトランジスタＭ３のドレインとの間のドレイン可変抵抗Ｒｄ１＿ｐｎ（第１ドレイン可変抵抗の例）
・ＮＭＯＳトランジスタＭ２のドレインとＰＭＯＳトランジスタＭ４のドレインとの間にドレイン可変抵抗Ｒｄ２＿ｐｎ（第２ドレイン可変抵抗の例）
・グランド電位ＧＮＤのノードＮＧＮＤとＮＭＯＳトランジスタＭ１のソースの間のソース可変抵抗Ｒｓ１＿ｎ（第１ソース可変抵抗の例）
・第１入力端子Ｐ１とＮＭＯＳトランジスタＭ１のゲートとの間のゲート可変抵抗Ｒｇ１＿ｎ（第１ゲート可変抵抗の例）
・グランド電位ＧＮＤのノードＮＧＮＤとＮＭＯＳトランジスタＭ２のソースとの間のソース可変抵抗Ｒｓ２＿ｎ（第２ソース可変抵抗の例）
・第２入力端子Ｐ２とＮＭＯＳトランジスタＭ２のゲートとの間のゲート可変抵抗Ｒｇ２＿ｎ（第２ゲート可変抵抗の例）
・電源電位ＶｃｃのノードＮＶＣＣとＰＭＯＳトランジスタＭ３のソースとの間のソース可変抵抗Ｒｓ３＿ｐ（第３ソース可変抵抗の例）
・ＰＭＯＳトランジスタＭ３のゲートとＮＭＯＳトランジスタＭ２のドレインとの間のゲート可変抵抗Ｒｇ３＿ｐｎ（第３ゲート可変抵抗の例）
・電源電位ＶｃｃのノードＮＶＣＣとＰＭＯＳトランジスタＭ４のソースとの間のソース可変抵抗Ｒｓ４＿ｐ（第４ソース可変抵抗の例）
・ＰＭＯＳトランジスタＭ４のゲートとＮＭＯＳトランジスタＭ１のドレインとの間のゲート可変抵抗Ｒｇ４＿ｐｎ（第４ゲート可変抵抗の例）
【００５２】
ソース可変抵抗Ｒｓ１＿ｎ，Ｒｓ２＿ｎ、および、ゲート可変抵抗Ｒｇ１＿ｎ，Ｒｇ２＿ｎは、図１１（ａ）に等価回路を例示するＮ型可変抵抗である。図１１（ａ）の例では、可変抵抗の両端Ｔ１，Ｔ２（端子Ｔ２は高圧側の端子、端子Ｔ１は低圧側の端子）の間に、抵抗Ｒａ，Ｒｂが並列に設けられ、一方の抵抗Ｒｂに直列にスイッチ素子ＳＷが設けられる。スイッチ素子ＳＷは、例えばＮＭＯＳトランジスタによって構成できる。Ｎ型可変抵抗において低圧側にスイッチ素子ＳＷを設けているのは、スイッチ素子ＳＷがオン時のゲートソース間電圧ＶＧＳを大きくとれるようにするためである。  【００５３】
ソース可変抵抗Ｒｓ３＿ｐ，Ｒｓ４＿ｐは、図１１（ｂ）に等価回路を例示するＰ型可変抵抗である。図１１（ｂ）の例では、可変抵抗の両端Ｔ１，Ｔ２（端子Ｔ２は高圧側の端子、端子Ｔ１は低圧側の端子）の間に、抵抗Ｒａ，Ｒｂが並列に設けられ、一方の抵抗Ｒｂに直列にスイッチ素子ＳＷが設けられる。スイッチ素子ＳＷは、例えばＰＭＯＳトランジスタによって構成できる。Ｐ型可変抵抗において高圧側にスイッチ素子ＳＷを設けているのは、スイッチ素子ＳＷがオン時のゲートソース間電圧ＶＧＳを大きくとれるようにするためである。  【００５４】
ドレイン可変抵抗Ｒｄ１＿ｐｎ，Ｒｄ２＿ｐｎおよび、ゲート可変抵抗Ｒｇ３＿ｐｎ，Ｒｇ４＿ｐｎは、図１１（ｃ）に等価回路を例示するＰ／Ｎ型可変抵抗である。図１１（ｃ）の例では、可変抵抗の両端Ｔ１，Ｔ２（端子Ｔ２は高圧側の端子、端子Ｔ１は低圧側の端子）の間に、抵抗Ｒａ，Ｒｂが並列に設けられ、一方の抵抗Ｒｂに直列にスイッチ素子ＳＷ１，ＳＷ２が設けられる。スイッチ素子ＳＷ１，ＳＷ２は、それぞれＮＭＯＳトランジスタ、ＰＭＯＳトランジスタによって構成できる。ドレイン可変抵抗およびゲート可変抵抗においてスイッチ素子ＳＷ１，ＳＷ２を設けているのは、ドレイン可変抵抗およびゲート可変抵抗が設定されるノードが低圧側と高圧側のいずれもとりうるためである。  【００５５】
図１１に例示する可変抵抗では、スイッチ素子ＳＷまたは、スイッチ素子ＳＷ１，ＳＷ２の導通状態がＣＰＵ５からの制御信号によって個別に制御されることによって、その合成抵抗値がＲａまたはＲａ・Ｒｂ／（Ｒａ＋Ｒｂ）となる。各可変抵抗において、抵抗Ｒａ，Ｒｂの値を独立に設定してよいが、スイッチ素子と直列に接続されていない抵抗Ｒａは比較的大きな値とすることが好ましい。  【００５６】
図１１に例示する可変抵抗では、２個の抵抗を並列に設け、いずれかの抵抗に直列にスイッチ素子を設けた例を示したが、その限りではない。３個以上の抵抗を並列に設け、２個以上のスイッチ素子を設けることで、可変抵抗値（合成抵抗値）が採りうる抵抗値の数の任意の値に設定することもできる。  【００５７】
図１１に例示する可変抵抗では、スイッチ素子の状態に関わらず両端Ｔ１，Ｔ２の間が開放状態にならないが、スイッチ素子の状態によって両端Ｔ１，Ｔ２の間が開放状態となるように構成してもよい。例えば、図１１に示すように、互いに並列な２個の抵抗によって構成する場合には、各抵抗に直列にスイッチ素子を設ける。互いに並列な３個以上の抵抗によって構成する場合も同様に、各抵抗に直列にスイッチ素子を設ける。第５の実施形態において後述するが、特にＰ／Ｎ型可変抵抗において開放状態となることが可能となるように構成することで、出力端子をフローティング状態とすることが可能となる。  【００５８】
図１２に示す具体的なＰ／Ｎ型可変抵抗では、スイッチ素子ＳＷ１としてＮＭＯＳトランジスタｍ５が設けられ、スイッチ素子ＳＷ２としてＰＭＯＳトランジスタｍ６が設けられる。図１２のＰ／Ｎ型可変抵抗においてレベルシフト回路８は、ＣＰＵ５からのスイッチ制御信号ｓｗ＿ｏｆｆ，ｓｗ＿ｏｎ（例えばＧＮＤレベルまたは３．３Ｖの信号）をＧＮＤレベルまたは電源電圧Ｖｃｃ（＋１２Ｖ）となる信号にレベル変換してＮＭＯＳトランジスタｍ５、ＰＭＯＳトランジスタｍ６のゲートに入力する。レベルシフト回路８の回路構成は、図２のレベルシフト回路２１と同じである。
スイッチ制御信号ｓｗ＿ｏｆｆがＨレベル（３．３Ｖ）であり、かつスイッチ制御信号ｓｗ＿ｏｎがＬレベル（ＧＮＤレベル）である場合には、ＮＭＯＳトランジスタｍ５、ＰＭＯＳトランジスタｍ６が共にオフとなり、Ｐ／Ｎ型可変抵抗の端子Ｔ１，Ｔ２間の抵抗がＲａとなる。スイッチ制御信号ｓｗ＿ｏｆｆがＬレベル（ＧＮＤレベル）であり、かつスイッチ制御信号ｓｗ＿ｏｎがＨレベル（３．３Ｖ）である場合には、ＮＭＯＳトランジスタｍ５、ＰＭＯＳトランジスタｍ６が共にオンとなり、Ｐ／Ｎ型可変抵抗の端子Ｔ１，Ｔ２間の抵抗がＲａ・Ｒｂ／（Ｒａ＋Ｒｂ）となる。  【００５９】
スイッチ制御信号ｓｗ＿ｏｆｆ，ｓｗ＿ｏｎは通常、所望の抵抗値となるように初期に設定した固定の信号レベルとなるため、レベルシフト回路８の動作は遅くてもよい。そのため、レベルシフト回路８のドレイン抵抗ｒｄ１，ｒｄ２を大きな値とすることができ、レベルシフト回路８内の貫通電流を抑制することができる。  【００６０】
図１０に示す例では、各ＭＯＳトランジスタのソース可変抵抗Ｒｓ１＿ｎ，Ｒｓ２＿ｎ，Ｒｓ３＿ｐ，Ｒｓ４＿ｐ、ゲート可変抵抗Ｒｇ１＿ｎ，Ｒｇ２＿ｎ，Ｒｇ３＿ｐｎ，Ｒｇ４＿ｐｎ、および、ドレイン可変抵抗Ｒｄ１＿ｐｎ，Ｒｄ２＿ｐｎをすべて備えるレベルシフト回路２１Ｂを示しているが、その限りではなく、これらの抵抗のうち、少なくともいずれか１つの可変抵抗を備えていればよい。
上述したように、本実施形態の駆動回路によれば、レベルシフト回路２１Ｂの各ＭＯＳトランジスタのソース、ゲート、および、ドレインに可変抵抗を設けることで、負荷（３相交流モータＭ）に応じて最適な抵抗値（つまり、貫通電流およびドレイン電流を抑制し、かつ応答性が悪化しない抵抗値）とすることができる。  【００６１】
（４）第４の実施形態
次に、第４の実施形態のモータ駆動システムについて、図１３を参照して説明する。本実施形態のモータ駆動システムの全体構成は、図１に示したものと同じであり、ゲート駆動回路が図２に示したものと異なる。図１３は、第４の実施形態の駆動回路の回路図である。  【００６２】
図３に示したように、図２の駆動回路では、ＰＭＯＳトランジスタＱ１２がオンからオフになりＮＭＯＳトランジスタＱ１１がオフからオンになるときのデッドタイムＤＴと、ＮＭＯＳトランジスタＱ１１がオンからオフになりＰＭＯＳトランジスタＱ１２がオフからオンになるときのデッドタイムＤＴとは同じである。しかし、負荷によってはデッドタイムを大きくとりたい場合もあり、いずれか一方のデッドタイムをより大きくとりたい場合もある。
そこで、図１３に示す本実施形態の駆動回路は、ＮＭＯＳトランジスタＱ１１とＰＭＯＳトランジスタＱ１２に対してそれぞれ独立にレベルシフト回路を設けている。
すなわち、本実施形態のレベルシフト回路２１Ｃは、ＮＭＯＳトランジスタＱ１１に対応する第１レベルシフト回路２１１と、ＰＭＯＳトランジスタＱ１２に対応する第２レベルシフト回路２１２とを備える。  【００６３】
第１レベルシフト回路２１１は、グランド電位ＧＮＤと３．３Ｖとの間で変動する第１入力端子Ｐ１１および第２入力端子Ｐ１２の電位に基づいて、ＮＭＯＳトランジスタＱ１１のゲートの電位が、グランド電位ＧＮＤと電源電位ＶＣＣとの間で変動するように信号処理する。第１レベルシフト回路２１１は、ＮＭＯＳトランジスタＭ１１，Ｍ２１、ＰＭＯＳトランジスタＭ３１，Ｍ４１およびドレイン抵抗Ｒｄ１１，Ｒｄ２１を備える。  【００６４】
第２レベルシフト回路２１２は、グランド電位ＧＮＤと３．３Ｖとの間で変動する第３入力端子Ｐ１３および第４入力端子Ｐ１４の電位に基づいて、ＰＭＯＳトランジスタＱ１２のゲートの電位が、グランド電位ＧＮＤと電源電位ＶＣＣとの間で変動するように信号処理する。第２レベルシフト回路２１２は、ＮＭＯＳトランジスタＭ１２，Ｍ２２、ＰＭＯＳトランジスタＭ３２，Ｍ４２およびドレイン抵抗Ｒｄ１２，Ｒｄ２２を備える。  【００６５】
第１レベルシフト回路２１１および第２レベルシフト回路２１２のそれぞれの動作は、図２のレベルシフト回路２１と同様である。
第１レベルシフト回路２１１では、第１入力端子Ｐ１１および第２入力端子Ｐ１２に対して相補的に入力されるパルス信号に基づいて、ＮＭＯＳトランジスタＱ１１のオフからオンになるタイミング、および、オンからオフになるタイミングが決定される。すなわち、第１入力端子Ｐ１１がＨレベルであり、第２入力端子Ｐ１２がＬレベルである場合、ＮＭＯＳトランジスタＭ１１がオン、ＮＭＯＳトランジスタＭ２１がオフ、ＰＭＯＳトランジスタＭ３１がオフ、ＰＭＯＳトランジスタＭ４１がオンとなるため、ＮＭＯＳトランジスタＱ１１がオンとなる。他方、第１入力端子Ｐ１１がＬレベルであり、第２入力端子Ｐ１２がＨレベルである場合、ＮＭＯＳトランジスタＭ１１がオフ、ＮＭＯＳトランジスタＭ２１がオン、ＰＭＯＳトランジスタＭ３１がオン、ＰＭＯＳトランジスタＭ４１がオフとなるため、ＮＭＯＳトランジスタＱ１１がオフとなる。
また、第２レベルシフト回路２１２では、第３入力端子Ｐ１３および第４入力端子Ｐ１４に対して相補的に入力されるパルス信号に基づいて、ＰＭＯＳトランジスタＱ１２のオフからオンになるタイミング、および、オンからオフになるタイミングが決定される。すなわち、第３入力端子Ｐ１３がＨレベルであり、第４入力端子Ｐ１４がＬレベルである場合、ＮＭＯＳトランジスタＭ１２がオン、ＮＭＯＳトランジスタＭ２２がオフ、ＰＭＯＳトランジスタＭ３２がオフ、ＰＭＯＳトランジスタＭ４２がオンとなるため、ＰＭＯＳトランジスタＱ１２がオフとなる。他方、第３入力端子Ｐ１３がＬレベルであり、第４入力端子Ｐ１４がＨレベルである場合、ＮＭＯＳトランジスタＭ１２がオフ、ＮＭＯＳトランジスタＭ２２がオン、ＰＭＯＳトランジスタＭ３２がオン、ＰＭＯＳトランジスタＭ４２がオフとなるため、ＰＭＯＳトランジスタＱ１２がオンとなる。  【００６６】
したがって、本実施形態の駆動回路では、第１入力端子Ｐ１１および第２入力端子Ｐ１２の各信号のレベル変化のタイミングと、第３入力端子Ｐ１３および第４入力端子Ｐ１４の各信号のレベル変化のタイミングとを個別に設定することで、ＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２のデッドタイムを所望の値に独立に設定することが可能となる。  【００６７】
（５）第５の実施形態
次に、第５の実施形態のモータ駆動システムについて、図１４を参照して説明する。本実施形態のモータ駆動システムの全体構成は、図１に示したものと同じであり、ゲート駆動回路が図２に示したものと異なる。図１４は、第５の実施形態の駆動回路の回路図である。
３相交流モータＭの始動時に出力端子（図１のノードＮ１１）がフローティング状態とする場合があるが、図２に示した駆動回路では出力端子をフローティング状態とすることができない。例えば、図２の駆動回路において、第１入力端子Ｐ１と第２入力端子Ｐ２のいずれもＬレベル（ＧＮＤレベル）としてもＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１２のゲート電位は電源電位Ｖｃｃの中間電位となるため、いずれのＭＯＳトランジスタもオンとなって出力端子はフローティング状態とならない。  【００６８】
そこで、図１４に示す本実施形態の駆動回路は、３相交流モータＭの始動時に出力端子（図１のノードＮ１１）がフローティング状態とするように構成されている。図１４に示す駆動回路は、図２に示した駆動回路に対して、ＮＭＯＳトランジスタＭ２のドレインとＰＭＯＳトランジスタＭ３のゲートの間に、ＮＭＯＳトランジスタｍ５およびＰＭＯＳトランジスタｍ６からなるスイッチ素子を備えたレベルシフト回路２１Ｄを含む。このスイッチ素子によって、ＮＭＯＳトランジスタＭ２のドレインとＰＭＯＳトランジスタＭ３のゲートの間の導通状態が制御される。
ＮＭＯＳトランジスタｍ５およびＰＭＯＳトランジスタｍ６の各ゲートには、図１２に示したＰ／Ｎ型可変抵抗に適用されているレベルシフト回路８が接続される。すなわち、ＣＰＵ５からのスイッチ制御信号ｓｗ＿ｏｆｆ，ｓｗ＿ｏｎ（例えばＧＮＤレベルまたは３．３Ｖの信号）をＧＮＤレベルまたは電源電圧Ｖｃｃ（＋１２Ｖ）となる信号までレベル変換してＮＭＯＳトランジスタｍ５、ＰＭＯＳトランジスタｍ６のゲートに入力する。  【００６９】
図１４の駆動回路において、３相交流モータＭの始動時には、ＣＰＵ５は、スイッチ制御信号ｓｗ＿ｏｆｆ，ｓｗ＿ｏｎをそれぞれＨレベル（３．３Ｖ）、Ｌレベル（ＧＮＤレベル）とする。すると、ＮＭＯＳトランジスタｍ５のゲートはＧＮＤレベルとなり、ＰＭＯＳトランジスタｍ６のゲートは電源電位ｃｃとなるため、ＮＭＯＳトランジスタｍ５およびＰＭＯＳトランジスタｍ６は共にオフとなる。そのため、ＮＭＯＳトランジスタＭ２のドレインとＰＭＯＳトランジスタＭ３のゲートの間が非導通状態となる。このとき、ＣＰＵ５から入力端子Ｐ１，Ｐ２に与えられる信号レベルを共にＨレベル（３．３Ｖ；第１電位の例）とすることで、出力端子であるノードＮ１１はフローティング状態となる。  【００７０】
図１４の駆動回路を備えたモータ駆動システムの動作は以下のとおりである。
３相交流モータＭの始動時には、スイッチ制御信号ｓｗ＿ｏｆｆ，ｓｗ＿ｏｎをそれぞれＨレベル、Ｌレベルとする。それによって、ＮＭＯＳトランジスタＭ２のドレインとＰＭＯＳトランジスタＭ３のゲートの間が非導通状態となる。この状態で、第１入力端子Ｐ１，第２入力端子Ｐ２の入力信号を共にＨレベルとする。すると、ＮＭＯＳトランジスタＭ１がオンとなり、ＰＭＯＳトランジスタＭ４のゲートがＧＮＤレベルとなって、ＰＭＯＳトランジスタＭ４がオンとなる。そのため、ＰＭＯＳトランジスタＱ１２がオフとなる。このとき、ＰＭＯＳトランジスタＭ３のゲートが電源電位ｃｃとなるため、ＰＭＯＳトランジスタＭ３はオフとなる。
他方、第２入力端子Ｐ２の入力信号がＨレベルであるため、ＮＭＯＳトランジスタＭ２がオンし、ＮＭＯＳトランジスタＱ１１のゲート電位がＧＮＤレベルとなって、ＮＭＯＳトランジスタＱ１１がオフとなる。このとき、ＮＭＯＳトランジスタＭ２のドレインはＧＮＤレベルとなるが、ＮＭＯＳトランジスタＭ２のドレインとＰＭＯＳトランジスタＭ３のゲートが非導通状態となっているため、ＰＭＯＳトランジスタＭ３のオフ状態が維持される。
以上の動作説明のとおり、３相交流モータＭの始動時には、ＮＭＯＳトランジスタＱ１１とＰＭＯＳトランジスタＱ１２が共にオフとなり、出力端子であるノードＮ１１はフローティング状態となる。  【００７１】
次いで、スイッチ制御信号ｓｗ＿ｏｆｆ，ｓｗ＿ｏｎをそれぞれＬレベル、Ｈレベルとすることで、ＮＭＯＳトランジスタｍ５のゲートは電源電圧Ｖｃｃとなり、ＰＭＯＳトランジスタｍ６のゲートはＧＮＤレベルとなるため、ＮＭＯＳトランジスタｍ５およびＰＭＯＳトランジスタｍ６は共にオンとなる。そのため、ＮＭＯＳトランジスタＭ２のドレインとＰＭＯＳトランジスタＭ３のゲートの間が導通状態となり、図２の駆動回路と同一の動作となる。   【００７２】
以上説明したように、図１４に示した本実施形態の駆動回路によれば、３相交流モータＭの始動時に出力端子をフローティング状態とすることができる。  【００７３】
なお、３相交流モータＭの始動時に出力端子をフローティング状態とすることができる駆動回路は図１４に限られず、図１３に示した駆動回路によっても実現することができる。図１３の駆動回路において、３相交流モータＭの始動時に、ＣＰＵ５によって、第１入力端子Ｐ１１をＬレベル（グランド電位ＧＮＤ）に設定し、第２入力端子Ｐ１２をＨレベル（３．３Ｖ）に設定し、第３入力端子Ｐ１３をＨレベル（３．３Ｖ）に設定し、第４入力端子Ｐ１４をＬレベル（グランド電位ＧＮＤ）設定する。その場合、前述したように、ＮＭＯＳトランジスタＱ１１がオフとＰＭＯＳトランジスタＱ１２が共にオフとなる。そのため、出力端子がフローティング状態となる。  【００７４】
以上、本発明のモータ駆動システムの実施形態について詳細に説明したが、本発明の範囲は上記の実施形態に限定されない。また、上記の実施形態は、本発明の主旨を逸脱しない範囲において、種々の改良や変更が可能である。  【００７５】
例えば、上述した実施形態では、３相電圧生成部１０の各駆動用ＭＯＳトランジスタのオン・オフ制御が、ホールセンサの位置情報に基づく１２０度通電によって行われる場合について説明したが、その限りではない。各駆動用ＭＯＳトランジスタのオン・オフ制御方法は、１８０度通電等の他の通電制御方法を適用してもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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