(57)【要約】  発光素子基板は、第１発光素子（１４ａ）と第２発光素子（１４ｂ）が搭載される搭載面（１ａ）を有する基板（１）と、搭載面（１ａ）の側に配置され、駆動回路（３２）とそれに並列接続された第１駆動線（２５ａ）と第２駆動線（２５ｂ）を含む画素部（１５）と、を備える。第１駆動線（２５ａ）は常時駆動線、第２駆動線（２５ｂ）は冗長駆動線であり、搭載面（１ａ）の側に第１発光素子（１４ａ）に接続される第１正電極パッド（２０ｐａ）と第１負電極パッド（２０ｎａ）が配置される。第１正電極パッド（２０ｐａ）と第１負電極パッド（２０ｎａ）の一方が第１駆動線（２５ａ）に接続されており、搭載面（１ａ）の側に第２発光素子（１４ｂ）に接続される第２正電極パッド（２０ｐｂ）と第２負電極パッド（２０ｎｂ）が配置される。第２正電極パッド（２０ｐｂ）と第２負電極パッド（２０ｎｂ）の一方が第２駆動線（２５ｂ）に接続されている。
2020174879.tif 000002
【特許請求の範囲】
【請求項１】
第１発光素子および第２発光素子が搭載される搭載面を有する基板と、
前記搭載面の側に配置され、駆動回路と前記駆動回路に並列接続された第１駆動線および第２駆動線を含む画素部と、を備える発光素子基板であって、
前記第１駆動線は常時駆動線、前記第２駆動線は冗長駆動線であり、
前記搭載面の側に前記第１発光素子に接続される第１正電極パッドおよび第１負電極パッドが配置されるとともに、前記第１正電極パッドおよび前記第１負電極パッドの一方が前記第１駆動線に接続されており、
前記搭載面の側に前記第２発光素子に接続される第２正電極パッドおよび第２負電極パッドが配置されるとともに、前記第２正電極パッドおよび前記第２負電極パッドの一方が前記第２駆動線に接続されている発光素子基板。
【請求項２】
前記第１駆動線上に前記第１駆動線の駆動、非駆動を制御する第１スイッチが配置されており、
前記第２駆動線上に前記第２駆動線の駆動、非駆動を制御する第２スイッチが配置されている請求項１に記載の発光素子基板。
【請求項３】
前記第１スイッチおよび前記第２スイッチのいずれか一方を閉状態とし他方を開状態とする切り替え制御を行う切替制御部を備えている請求項２に記載の発光素子基板。
【請求項４】
前記切替制御部は、正規の発光素子の駆動電圧と駆動電流の電圧−電流相関データを記憶している記憶部と、前記電圧−電流相関データを参照して前記第１発光素子の電流異常を検知する電流異常検知部と、を備えており、前記第１発光素子の電流異常を検知したときに、前記第１スイッチを開状態とし、前記第２スイッチを閉状態とする請求項３に記載の発光素子基板。
【請求項５】
前記切替制御部は、正規の発光素子の駆動電圧と発光強度の電圧−発光相関データを記憶している記憶部と、前記電圧−発光相関データを参照して前記第１発光素子の発光異常を検知する発光異常検知部と、を備えており、前記第１発光素子の発光異常を検知したときに、前記第１スイッチを開状態とし、前記第２スイッチを閉状態とする請求項３に記載の発光素子基板。
【請求項６】
前記切替制御部は、前記画素部に備えられている請求項３〜５のいずれか１項に記載の発光素子基板。
【請求項７】
前記画素部は、行列状に複数配列されており、
前記切替部は、複数の前記画素部のそれぞれに配置されており、
前記切替制御部は、行方向に配列された複数の前記画素部および／または列方向に配列された複数の前記画素部に対応して備わっている請求項３〜５のいずれか１項に記載の発光素子基板。
【請求項８】
前記第１発光素子および前記第２発光素子はマイクロＬＥＤ素子である請求項１〜７のいずれか１項に記載の発光素子基板。
【請求項９】
第１発光素子および第２発光素子が搭載される搭載面を有する基板と、
前記搭載面の側に配置され、駆動回路と前記駆動回路に並列接続された第１駆動線および第２駆動線を含む画素部と、を備える発光素子基板であって、
前記第１駆動線は前記第１発光素子を常時駆動する常時駆動線であり、
前記第２駆動線は前記第２発光素子を冗長駆動する冗長駆動線であり、
前記第１駆動線および前記第２駆動線の一方を導通状態とし他方を非導通状態とする切替部と、
前記切替部に接続された切替制御部と、を備えている発光素子基板。
【請求項１０】
前記切替部および前記切替制御部は、前記画素部に備えられている請求項９に記載の発光素子基板。
【請求項１１】
前記画素部は、行列状に複数配列されており、
前記切替部は、複数の前記画素部のそれぞれに配置されており、
前記切替制御部は、行方向に配列された複数の前記画素部および／または列方向に配列された複数の前記画素部に対応して備わっている請求項９に記載の発光素子基板。
【請求項１２】
前記切替制御部は、第１反転論理回路と、その後段側に直列接続された第２反転論理回路と、を備えたスタティックメモリ回路であり、
前記切替部は、前記第１反転論理回路および前記第２反転論理回路に並列的に接続されている請求項９〜１１のいずれか１項に記載の発光素子基板。
【請求項１３】
前記切替制御部は、スタティックメモリ回路と、その後段側に並列接続された反転論理回路と、を備えており、
前記切替部は、前記スタティックメモリ回路および前記反転論理回路に並列的に接続されている請求項９〜１１のいずれか１項に記載の発光素子基板。
【請求項１４】
請求項１〜１３のいずれか１項に記載の発光素子基板を備える表示装置であって、
前記基板は、前記搭載面と反対側の反対面と側面とを有しており、
前記発光素子基板は、前記側面に配置された側面配線と、前記反対面の側に配置された駆動部と、を有しており、
前記第１発光素子および前記第２発光素子は、前記側面配線を介して前記駆動部に接続されている表示装置。
【請求項１５】
請求項１４に記載の表示装置のリペア方法であって、
前記基板の前記搭載面に搭載された前記第１発光素子を常時駆動し、
次に、前記第１発光素子の電流異常または発光異常を検知したときに、前記搭載面に前記第２発光素子を搭載するとともに、前記第１駆動線を非駆動状態とし、前記第２駆動線を駆動状態とする表示装置のリペア方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、マイクロＬＥＤ（Light  Emitting  Diode）素子等の発光素子を備える発光素子基板、それを用いた表示装置および表示装置のリペア方法に関する。
【背景技術】
【０００２】
従来、マイクロＬＥＤ素子等の発光素子を備える発光素子基板、及びその発光素子基板を用いた、バックライト装置が不要な自発光型の表示装置が知られている。そのような表示装置は、例えば特許文献１に記載されている。この従来技術の表示装置は、ガラス基板と、ガラス基板上の所定の方向（例えば、行方向）に配置された走査信号線と、走査信号線と交差させて所定の方向と交差する方向（例えば、列方向）に配置された発光制御信号線と、走査信号線と発光制御信号線によって区分けされた画素部の複数から構成された有効領域（画素領域）と、絶縁層上に配置された複数の発光素子と、を有する構成である。走査信号線及び発光制御信号線は、ガラス基板の側面に配置された側面配線を介してガラス基板の裏面にある裏面配線に接続される。裏面配線は、ガラス基板の裏面に設置されたＩＣ，ＬＳＩ等の駆動素子に接続される。即ち、表示装置はガラス基板の裏面にある駆動素子によって表示が駆動制御される。駆動素子は、例えば、ガラス基板の裏面側にＣＯＧ（Chip  On  Glass）方式等の手段によって搭載される。【０００３】
それぞれの画素部には、発光領域にある発光素子の発光、非発光、発光強度等を制御するための発光制御部が配置されている。発光制御部は、発光素子のそれぞれに駆動信号を入力するためのスイッチとしての薄膜トランジスタ（Thin  Film  Transistor：ＴＦＴ）と、発光制御信号（発光制御信号線を伝達する信号）のレベル（電圧）に応じた、正電圧（アノード電圧：３〜５Ｖ程度）と負電圧（カソード電圧：−３Ｖ〜０Ｖ程度）の電位差（駆動信号）から発光素子を電流駆動するための駆動素子としてのＴＦＴと、を含む。ＴＦＴのゲート電極とソース電極とを接続する接続線上には容量素子が配置されており、容量素子はＴＦＴのゲート電極に入力された発光制御信号の電圧を次の書き換えまでの期間（１フレームの期間）保持する保持容量として機能する。【０００４】
発光素子は、有効領域に配設された絶縁層を貫通するスルーホール等の貫通導体を介して、発光制御部、正電圧入力線、負電圧入力線に電気的に接続されている。即ち、発光素子の正電極は、貫通導体及び発光制御部を介して正電圧入力線に接続されており、発光素子の負電極は、貫通導体を介して負電圧入力線に接続されている。【０００５】
また表示装置は、平面視において、有効領域とガラス基板の端との間に表示に寄与しない額縁部があり、この額縁部に発光制御信号線駆動回路、走査信号線駆動回路等が配置される場合がある。この額縁部の幅はできるだけ小さくすることが要望されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−６５２００号公報
【発明の概要】
【０００７】
本開示の発光素子基板は、第１発光素子および第２発光素子が搭載される搭載面を有する基板と、前記搭載面の側に配置され、駆動回路と前記駆動回路に並列接続された第１駆動線および第２駆動線を含む画素部と、を備える発光素子基板であって、前記第１駆動線は常時駆動線、前記第２駆動線は冗長駆動線であり、前記搭載面の側に前記第１発光素子に接続される第１正電極パッドおよび第１負電極パッドが配置されるとともに、前記第１正電極パッドおよび前記第１負電極パッドの一方が前記第１駆動線に接続されており、前記搭載面の側に前記第２発光素子に接続される第２正電極パッドおよび第２負電極パッドが配置されるとともに、前記第２正電極パッドおよび前記第２負電極パッドの一方が前記第２駆動線に接続されている構成である。
【０００８】
本開示の発光素子基板は、第１発光素子および第２発光素子が搭載される搭載面を有する基板と、前記搭載面の側に配置され、駆動回路と前記駆動回路に並列接続された第１駆動線および第２駆動線を含む画素部と、を備える発光素子基板であって、前記第１駆動線は前記第１発光素子を常時駆動する常時駆動線であり、前記第２駆動線は前記第２発光素子を冗長駆動する冗長駆動線であり、前記第１駆動線および前記第２駆動線の一方を導通状態とし他方を非導通状態とする切替部と、前記切替部を制御する切替制御部と、を備えている構成である。
【０００９】
本開示の表示装置は、上記本開示の発光素子基板を備える表示装置であって、前記基板は、前記搭載面と反対側の反対面と側面とを有しており、前記発光素子基板は、前記側面に配置された側面配線と、前記反対面の側に配置された駆動部と、を有しており、前記第１発光素子および前記第２発光素子は、前記側面配線を介して前記駆動部に接続されている構成である。
【００１０】
本開示の表示装置のリペア方法は、上記本開示の表示装置のリペア方法であって、前記基板の前記搭載面に搭載された前記第１発光素子を常時駆動し、次に、前記第１発光素子の電流異常または発光異常を検知したときに、前記搭載面に前記第２発光素子を搭載するとともに、前記第１駆動線を非駆動状態とし、前記第２駆動線を駆動状態とする構成である。
【図面の簡単な説明】
【００１１】
本発明の目的、特色、および利点は、下記の詳細な説明と図面とからより明確になるであろう。
【図１】本開示の発光素子基板について実施の形態の１例を示すものであり、画素部の回路図である。
【図２】本開示の発光素子基板について実施の形態の他例を示すものであり、画素部の回路図である。
【図３】本開示の発光素子基板について実施の形態の他例を示すものであり、画素部の回路図である。
【図４Ａ】本開示の発光素子基板について実施の形態の他例を示す画素部の回路図である。
【図４Ｂ】図４Ａの画素部における切替制御部の具体例の回路図である。
【図５Ａ】本開示の発光素子基板について実施の形態の他例を示す画素部の回路図である。
【図５Ｂ】本開示の発光素子基板について実施の形態の他例を示す画素部の回路図である。
【図６Ａ】本開示の発光素子基板について実施の形態の他例を示す画素部の回路図である。
【図６Ｂ】本開示の発光素子基板について実施の形態の他例を示す画素部の回路図である。
【図７Ａ】本開示の発光素子基板について実施の形態の他例を示すものであり、第１発光素子の異常電流を検知するのに用いる電圧−電流相関データのグラフである。
【図７Ｂ】本開示の発光素子基板について実施の形態の他例を示すものであり、第１発光素子の異常発光を検知するのに用いる電圧−発光相関データのグラフである。
【図８】本開示の発光素子基板について実施の形態の他例を示すものであり、発光素子基板の反対面に配置された駆動部および裏面配線の平面図である。
【図９】従来の表示装置の１例を示す基本構成のブロック回路図である。
【図１０Ａ】図９のＡ１−Ａ２線における断面図である。
【図１０Ｂ】図９における１つの画素部の拡大平面図である。
【図１１Ａ】従来の表示装置の画素部の構成を示すものであり、一つの発光素子を備える画素部の回路図である。
【図１１Ｂ】従来の表示装置の画素部の構成を示すものであり、冗長構造の発光素子を備える画素部の回路図である。
【図１２】本開示の発光素子基板について実施の形態の他例を示すものであり、画素部の回路図である。
【図１３Ａ】図１２の発光素子基板に備わった切替制御部としてのスタティックメモリ回路の例を示す回路図である。
【図１３Ｂ】図１２の発光素子基板に備わった切替制御部としてのスタティックメモリ回路の例を示す回路図である。
【図１４Ａ】本開示の発光素子基板について実施の形態の他例を示すものであり、１つの行の行方向に配列された複数の画素部に対応して１つのスタティックメモリ回路が備わった構成の回路図である。
【図１４Ｂ】本開示の発光素子基板について実施の形態の他例を示すものであり、１つの行の行方向に配列された複数の画素部に対応して１つのスタティックメモリ回路が備わった構成の回路図である。
【図１５】本開示の発光素子基板について実施の形態の他例を示すものであり、１つの行の行方向に配列された複数の画素部に対応して１つのスタティックメモリ回路が備わった構成の回路図である。
【図１６Ａ】本開示の発光素子基板について実施の形態の他例を示すものであり、１つの列の列方向に配列された複数の画素部に対応して１つのスタティックメモリ回路が備わった構成の回路図である。
【図１６Ｂ】本開示の発光素子基板について実施の形態の他例を示すものであり、１つの列の列方向に配列された複数の画素部に対応して１つのスタティックメモリ回路が備わった構成の回路図である。
【図１７】本開示の発光素子基板について実施の形態の他例を示すものであり、１つの列の列方向に配列された複数の画素部に対応して１つのスタティックメモリ回路が備わった構成の回路図である。
【発明を実施するための形態】
【００１２】
本発明の目的、特色、および利点は、下記の詳細な説明と図面とからより明確になるであろう。
【００１３】
まず、図９〜図１１Ｂを参照して、本開示の表示装置が基礎とする構成について説明する。本開示の表示装置が基礎とする表示装置は、マイクロＬＥＤ素子等の発光素子を備える発光素子基板、及びその発光素子基板を用いた、バックライト装置が不要な自発光型の表示装置であって、そのような表示装置の基本構成のブロック回路図を図９に示す。また、図９のＡ１−Ａ２線における断面図を図１０Ａに示す。
【００１４】
本開示の表示装置が基礎とする構成の表示装置は、ガラス基板１と、ガラス基板１上の所定の方向（例えば、行方向）に配置された走査信号線２と、走査信号線２と交差させて所定の方向と交差する方向（例えば、列方向）に配置された発光制御信号線３と、走査信号線２と発光制御信号線３によって区分けされた画素部（Ｐｍｎ）１５の複数から構成された有効領域（画素領域）１１と、絶縁層上に配置された複数の発光素子１４と、を有する構成である。
【００１５】
走査信号線２及び発光制御信号線３は、ガラス基板１の側面１Ｓ（図１０に示す）に配置された側面配線３０（図１０Ｂに示す）を介してガラス基板１の裏面にある裏面配線９に接続される。裏面配線９は、ガラス基板１の裏面に設置されたＩＣ，ＬＳＩ等の駆動素子６に接続される。即ち、表示装置はガラス基板１の裏面にある駆動素子６によって表示が駆動制御される。駆動素子６は、例えば、ガラス基板１の裏面側にＣＯＧ（Chip  On  Glass）方式等の手段によって搭載される。
【００１６】
それぞれの画素部（Ｐｍｎ）１５には、発光領域（Ｌｍｎ）にある発光素子（ＬＤｍｎ）１４の発光、非発光、発光強度等を制御するための発光制御部２２が配置されている。発光制御部２２は、発光素子１４のそれぞれに駆動信号を入力するためのスイッチとしての薄膜トランジスタ（Thin  Film  Transistor：ＴＦＴ）１２（図１０Ｂに示す）と、発光制御信号（発光制御信号線３を伝達する信号）のレベル（電圧）に応じた、正電圧（アノード電圧：３〜５Ｖ程度）と負電圧（カソード電圧：−３Ｖ〜０Ｖ程度）の電位差（駆動信号）から発光素子１４を電流駆動するための駆動素子としてのＴＦＴ１３（図１０Ｂに示す）と、を含む。ＴＦＴ１３のゲート電極とソース電極とを接続する接続線上には容量素子が配置されており、容量素子はＴＦＴ１３のゲート電極に入力された発光制御信号の電圧を次の書き換えまでの期間（１フレームの期間）保持する保持容量として機能する。
【００１７】
発光素子１４は、有効領域１１に配設された絶縁層４１（図１０Ａに示す）を貫通するスルーホール等の貫通導体２３ａ，２３ｂを介して、発光制御部２２、正電圧入力線１６、負電圧入力線１７に電気的に接続されている。即ち、発光素子１４の正電極は、貫通導体２３ａ及び発光制御部２２を介して正電圧入力線１６に接続されており、発光素子１４の負電極は、貫通導体２３ｂを介して負電圧入力線１７に接続されている。
【００１８】
また表示装置は、平面視において、有効領域１１とガラス基板１の端との間に表示に寄与しない額縁部１ｇがあり、この額縁部１ｇに発光制御信号線駆動回路、走査信号線駆動回路等が配置される場合がある。この額縁部１ｇの幅はできるだけ小さくすることが要望されている。
【００１９】
図１１Ａおよび図１１Ｂは、従来の発光素子基板において発光制御部としての駆動回路３２を備えた画素部１５の回路図である。駆動回路３２の前段にはスイッチとしてのｐチャネルＴＦＴ（Ｔｇ）１２が配置されており、ＴＦＴ１２は走査信号線（Ｇａｔｅ１）２から伝送されたオン信号（Ｌ（Ｌｏｗ）信号：−３〜０Ｖ）がｐチャネルＴＦＴ１２のゲート電極に入力されることによって、ｐチャネルＴＦＴ１２のチャネルが導通状態となるオン状態となり、発光制御信号線（Ｓｉｇ１）３から伝送された発光制御信号（Ｌ（Ｌｏｗ）信号：Ｖｇ）が駆動回路３２に入力される。
【００２０】
発光制御信号（Ｌ信号：Ｖｇ）は、駆動回路３２の駆動素子としてのｐチャネルＴＦＴ（Ｔｄ）１３のゲート電極に入力されることによって、ｐチャネルＴＦＴ１３のチャネルが導通状態となるオン状態となり、駆動信号（ＶＤＤ：３Ｖ〜５Ｖ程度）が、駆動線２５を介して発光素子１４に入力され発光する。発光制御信号（Ｖｇ）のレベル（電圧）を制御することにより、発光素子１４の発光強度（輝度）を制御することができる。
【００２１】
なお、図１１Ａにおいて、ｐチャネルＴＦＴ１３のゲート電極とソース電極とを接続する接続線上には保持容量としての容量素子（Ｃ１）１８が配置されている。また、ｐチャネルＴＦＴ１３と発光素子１４との間の駆動線２５上には、発光素子１４の発光（Emission）、非発光（Non-Emission）を制御するｐチャネルＴＦＴ（Ｔｓ）１９が配置されており、ｐチャネルＴＦＴ（Ｔｓ）１９のゲート電極に発光／非発光制御信号（Ｌ信号：Ｅｍｉ）が入力されることによって、ｐチャネルＴＦＴ１９のチャネルが導通状態となるオン状態となり、駆動信号（ＶＤＤ）が駆動線２５を介して発光素子１４に入力され発光する。発光素子１４は、駆動線２５上に配置された正電極パッド２０ｐおよび負電極パッド２０ｎに、ハンダ，厚膜型導電層等の導電性接続部材を介して接続される。
【００２２】
図１１Ｂは、他の従来例を示すものであり、画素部１５の回路図である。発光素子は、アノード及びカソードになる一対の電極と、その間に保持された発光層とからなる二端子型の薄膜素子（有機エレクトルルミネッセンス（ＥＬ）素子）であり、一対の電極のうち少なくとも片方を複数個に分割することで、発光素子が複数のサブ発光素子（ＥＬ１）２４ａ，（ＥＬ２）２４ｂに分割され、複数のサブ発光素子２４ａ，２４ｂは、駆動素子１３から駆動電流の供給を受け、全体として映像信号に応じた輝度で発光する。一つのサブ発光素子２４ａに短絡欠陥がある場合、これを画素部１５から切り離して、駆動電流を残りのサブ発光素子２４ｂに供給し、以って残りのサブ発光素子２４ｂで映像信号に応じた輝度の発光を維持可能にしたアクティブマトリクス表示装置である。
【００２３】
図１１Ａおよび図１１Ｂに示す発光素子基板において、図１１Ａの構成の場合、多数（数１００個〜数１００万個程度）の発光素子のそれぞれを、正電極パッド２０ｐおよび負電極パッド２０ｎにハンダ等を介して導電接続したときに、一部の発光素子において接続不良が発生した場合、駆動信号が十分に入力されないために発光強度が低下して所望の発光強度が得られなかったり、駆動信号が入力されないために発光（点灯）しない場合が生じ得る。また、多数の発光素子の中に元々不良品があった場合、また使用中に発光素子の発光層の劣化、破損等が生じて不良品となった場合にも、同様の課題が生じ得る。
【００２４】
このような課題を解消するために、図１１Ｂの冗長的な構成が提案されている。しかしながら、発光素子が基板上に薄膜で積層形成された薄膜素子（ＥＬ素子）であり、一対の電極のうち少なくとも片方を複数個に分割することによって複数のサブ発光素子２４ａ，２４ｂに分割し、一つのサブ発光素子２４ａに短絡欠陥がある場合、これを画素部１５から切り離して、駆動電流を残りのサブ発光素子２４ｂに供給し、残りのサブ発光素子２４ｂで映像信号に応じた輝度の発光を維持していることから、元々の映像信号を残りの一つのサブ発光素子２４ｂに入力することとなる。そのため、例えば２つのサブ発光素子２４ａ，２４ｂ分の映像信号が、一つのサブ発光素子２４ｂに入力されるために、サブ発光素子２４ｂに過大な駆動電流が流れ、サブ発光素子２４ｂが経時的に劣化し寿命が短くなりやすいという問題点があった。また、この問題点を解消するために一つのサブ発光素子２４ｂに入力する映像信号の電圧を下げると、サブ発光素子２４ｂの発光強度が低下し十分な発光強度が得られない。
【００２５】
以下、本開示の発光素子基板、表示装置および表示装置のリペア方法の実施の形態について、図面を参照しながら説明する。但し、以下で参照する各図は、本実施の形態の発光素子基板、表示装置および表示装置のリペア方法の主要な構成部材等を示している。従って、本実施の形態の発光素子基板、表示装置および表示装置のリペア方法は、図に示されていない回路基板、配線部材、制御ＩＣ，ＬＳＩ、筐体等の周知の構成部材を備えていてもよい。また、本実施の形態を示す各図において、従来例を示す図８〜図１１Ａ、図１１Ｂと同じ部位には同じ符号を付しており、それらの詳細な説明は省く。
【００２６】
図１〜図７Ａ，図７Ｂは本実施の形態の発光素子基板を示すものである。図１に示すように、発光素子基板は、第１発光素子１４ａおよび第２発光素子１４ｂが搭載される搭載面１ａ（図１０Ａおよび図１０Ｂに示す）を有する基板１と、搭載面１ａの側に配置され、駆動回路３２と駆動回路３２に並列接続された第１駆動線２５ａおよび第２駆動線２５ｂを含む画素部１５と、を備える発光素子基板であって、第１駆動線２５ａは常時駆動線、第２駆動線２５ｂは冗長駆動線であり、搭載面１ａの側に第１発光素子１４ａに接続される第１正電極パッド２０ｐａおよび第１負電極パッド２０ｎａが配置されるとともに、第１正電極パッド２０ｐａおよび第１負電極パッド２０ｎａの一方が第１駆動線２５ａに接続されており、搭載面１ａの側に第２発光素子１４ｂに接続される第２正電極パッド２０ｐｂおよび第２負電極パッド２０ｎｂが配置されるとともに、第２正電極パッド２０ｐｂおよび第２負電極パッド２０ｎｂの一方が第２駆動線２５ｂに接続されている構成である。
【００２７】
図１の構成の場合、第１正電極パッド２０ｐａが第１駆動線２５ａに接続され、第１負電極パッド２０ｎａが接地電位端子（ＶＳＳ）に接続されているが、電源端子（ＶＤＤ）が負電位である場合は接続関係が逆であってもよい。同様に、第２正電極パッド２０ｐｂが第２駆動線２５ｂに接続され、第２負電極パッド２０ｎｂが接地電位端子（ＶＳＳ）に接続されているが、電源端子（ＶＤＤ）が負電位である場合は接続関係が逆であってもよい。
【００２８】
上記の構成により、以下の効果を奏する。第１発光素子１４ａを第１正電極パッド２０ｐａおよび第１負電極パッド２０ｎａにハンダ等を介して導電接続したときに、第１発光素子１４ａにおいて接続不良が発生した場合、また第１発光素子１４ａが不良品であった場合等に、第１駆動線２５ａを非駆動状態（不使用状態）とし、第２正電極パッド２０ｐｂおよび第２負電極パッド２０ｎｂに第２発光素子１４ｂを接続して第２駆動線２５ｂを駆動状態（使用状態）とすることができる。これにより、発光不良または発光不能な画素部１５が発生することを効果的に抑えることができる。また、第１正電極パッド２０ｐａと第２正電極パッド２０ｐｂは物理的および電気的に互いに独立し、かつ第１負電極パッド２０ｎａと第２負電極パッドｎｂは物理的および電気的に互いに独立していることから、即ち駆動系統が互いに独立していることから、常時駆動される発光素子を第１発光素子１４ａから第２発光素子１４ｂに切り替えても駆動信号の再調整等は不要である。その結果、駆動信号線駆動回路（発光制御信号線駆動回路）が複雑化すること、それにより消費電力が増大することを抑えることができる。また、従来のように第２発光素子１４ｂに過大な駆動電流が入力されることがないので、第２発光素子１４ｂの寿命が短くなることもない。
【００２９】
図１に示す構成は、１つの画素部１５において、常時駆動線としての第１駆動線２５ａが１本配置され、冗長駆動線としての第２駆動線２５ｂが１本配置された構成であるが、冗長駆動線が複数本配置されていてもよい。その場合、冗長性が向上し、表示不良の画素部１５が発生するリスクを低減させることができる。また、１つの画素部１５において常時駆動線が複数本配置されていてもよい。その場合、カラー表示等の多色表示等が可能な表示装置等を構成することができる。
【００３０】
また、図１の構成の発光素子基板において、第１発光素子１４ａ，第２発光素子１４ｂは搭載されていない状態であってもよい。また、第１発光素子１４ａのみを発光素子基板に搭載して常時駆動し、第１発光素子１４ａに発光強度低下等の異常が発生した場合に第２発光素子１４ｂを発光素子基板に搭載してもよい。さらには、第１発光素子１４ａおよび第２発光素子１４ｂを予め発光素子基板に搭載しておいてもよい。
【００３１】
本実施の形態の発光素子基板において、基板１はガラス基板，プラスチック基板等の透光性基板であってもよく、あるいはセラミック基板，非透光性プラスチック基板，金属基板等の非透光性基板であってもよい。さらには、ガラス基板とプラスチック基板を積層した複合基板、ガラス基板とセラミック基板を積層した複合基板、ガラス基板と金属基板を積層した複合基板、その他上記の各種基板のうち異なる材質のものを複数積層した複合基板であってもよい。また基板１は、電気的に絶縁性の基板であるガラス基板，プラスチック基板，セラミック基板等が、配線導体が形成しやすい点でよい。また基板１は、矩形状、円形状、楕円形状、台形状等の種々の形状であってよい。
【００３２】
本実施の形態の発光素子基板に用いられる発光素子は、マイクロＬＥＤ素子，半導体レーザ素子，無機ＥＬ素子，有機ＥＬ素子等のバックライトが不要な自発光型のものであり、基板１上に搭載可能なチップ型のものである。これらのうち、マイクロＬＥＤ素子は、低消費電力で発光効率が高く長寿命であるため良い。またマイクロＬＥＤ素子は、電極パッドとの接続が容易で小型の発光素子であることから、本実施の形態の発光素子基板を用いて表示装置を構成した場合、高品質の画像表示が可能で発光素子のリペアも容易なものとなる。またマイクロＬＥＤ素子は、基板１の搭載面１ａの上に縦方向（搭載面１ａに垂直な方向）に搭載される縦型のものであり、例えば搭載面１ａの側から正電極、発光層、負電極が積層された構造を有している。また、搭載面１ａの側から負電極、発光層、正電極が積層された構造であってもよい。
【００３３】
マイクロＬＥＤ素子のサイズは、平面視形状が矩形状のものである場合、一辺の長さが１μｍ程度以上１００μｍ程度以下であり、より具体的には３μｍ程度以上１０μｍ程度以下であるが、これらのサイズに限るものではない。
【００３４】
また、マイクロＬＥＤ素子は、画素部１５ごとに発光色が異なっていてもよい。例えば、第１画素部に配置されたマイクロＬＥＤ素子は、その発光色が赤色，橙色，赤橙色，赤紫色，紫色であり、第１画素部に隣接した第２画素部に配置されたマイクロＬＥＤ素子は、その発光色が緑色，黄緑色であり、第２画素部に隣接した第３画素部に配置されたマイクロＬＥＤは、その発光色が青色であってもよい。これにより、発光素子基板を用いてカラー表示が可能な表示装置等を作製することが容易になる。また、１つの画素部１５に常時駆動されるマイクロＬＥＤ素子が２つ以上あってもよい。
【００３５】
第１正電極パッド２０ｐａ、第１負電極パッド２０ｎａ、第２正電極パッド２０ｐｂおよび第２負電極パッド２０ｎｂは、例えばタンタル（Ｔａ）、タングステン（Ｗ），チタン（Ｔｉ），モリブデン（Ｍｏ），アルミニウム（Ａｌ），クロム（Ｃｒ），銀（Ａｇ），銅（Ｃｕ）等の導体層から成る。また、第１正電極パッド２０ｐａ、第１負電極パッド２０ｎａ、第２正電極パッド２０ｐｂおよび第２負電極パッド２０ｎｂは、Ｍｏ層／Ａｌ層／Ｍｏ層（Ｍｏ層上にＡｌ層、Ｍｏ層が順次積層された積層構造を示す）等から成る金属層から構成されていてもよく、さらにはＡｌ層，Ａｌ層／Ｔｉ層，Ｔｉ層／Ａｌ層／Ｔｉ層，Ｍｏ層，Ｍｏ層／Ａｌ層／Ｍｏ層，Ｔｉ層／Ａｌ層／Ｍｏ層，Ｍｏ層／Ａｌ層／Ｔｉ層，Ｃｕ層，Ｃｒ層，Ｎｉ層，Ａｇ層等の金属層から構成されていてもよい。また、発光素子の正電極および負電極も、第１正電極パッド２０ｐａ、第１負電極パッド２０ｎａ、第２正電極パッド２０ｐｂおよび第２負電極パッド２０ｎｂと同様の構成であってもよい。
【００３６】
画素部１５は、表示単位として機能する。例えば、単色画像表示の表示装置の場合、多数の第１発光素子１４ａの個々の発光強度（輝度）を制御することによって、単色画像表示が可能な表示装置となる。また、カラー表示の表示装置の場合、発光色が赤色の第１発光素子１４ａを備えたサブ画素部と、発光色が緑色の第１発光素子１４ａを備えたサブ画素部と、発光色が青色の第１発光素子１４ａを備えたサブ画素部と、を１組のカラー表示画素部とし、カラー表示画素部を多数組有することによって、カラーの階調表示が可能な表示装置となる。
【００３７】
画素部１５において、発光素子の発光、非発光、発光強度等を制御するための、スイッチ、制御素子としてのＴＦＴを含む駆動回路（発光制御部）３２は、発光素子の下方に絶縁層を介して配置されていてもよい。この場合、画素部１５のサイズが小さくなり、本実施の形態の発光素子基板を用いた表示装置において高画質の画像表示が可能となる。
【００３８】
本実施の形態の発光素子基板は、第２正電極パッド２０ｐｂの平面視での面積が第１正電極パッド２０ｐａの平面視での面積よりも大きい構成、第２負電極パッド２０ｎｂの平面視での面積が第１負電極パッド２０ｎａの平面視での面積よりも大きい構成のうち、少なくとも一方の構成を採用することがよい。この場合、冗長的発光素子である第２発光素子１４ｂを第２正電極パッド２０ｐｂおよび第２負電極パッド２０ｎｂに接続するときの接続性が向上する。即ち、第２発光素子１４ｂが、より広面積の第２正電極パッド２０ｐｂ、第２負電極パッド２０ｎｂに接続されるため、第２発光素子１４ｂが接続しやいとともに接続不良が発生しにくいものとなる。また、カメラ等の撮像装置によって第２正電極パッド２０ｐｂ、第２負電極パッド２０ｎｂを光学的に認識して第２発光素子１４ｂを位置合せする場合、第２正電極パッド２０ｐｂ、第２負電極パッド２０ｎｂの光学的な認識が容易になる。
【００３９】
具体例として、第２正電極パッド２０ｐｂの平面視形状が第１正電極パッド２０ｐａの平面視形状である正方形よりも大きな長方形である構成、第２負電極パッド２０ｎｂの平面視形状が第１負電極パッド２０ｎａの平面視形状である正方形よりも大きな長方形である構成のうち、少なくとも一方の構成を採用することができる。
【００４０】
また、第２正電極パッド２０ｐｂおよび第２負電極パッド２０ｎｂの、ハンダ等の導電性接続部材を介しての第２発光素子１４ｂに対する導電接続性を向上させるために、第２正電極パッド２０ｐｂの表面および第２負電極パッド２０ｎｂの表面を粗面としてもよい。この場合、粗面の凹凸によるアンカー効果によって導電性接続部材の粗面に対する接合力が高まる。粗面の算術平均粗さは１μｍ〜１００μｍ程度であることがよい。第２正電極パッド２０ｐｂの表面および第２負電極パッド２０ｎｂの表面を粗面とする方法としては、それらの表面にドライエッチング法等のエッチング処理を施す方法、第２正電極パッド２０ｐｂおよび第２負電極パッド２０ｎｂをＣＶＤ（Chemical  Vapor  Deposition）法等の薄膜形成方法によって形成する際に、成膜時間、成膜温度等を制御することによって、薄膜中に巨大単結晶粒子、巨大多結晶粒子等の粒子化構造を生成させる方法等が採用できる。
【００４１】
また本実施の形態の発光素子基板は、第２正電極パッド２０ｐｂの光反射率が第１正電極パッド２０ｐａの光反射率よりも高い構成、第２負電極パッド２０ｎｂの光反射率が第１負電極パッド２０ｎａの光反射率よりも高い構成のうち、少なくとも一方の構成を採用することがよい。この場合、冗長的発光素子である第２発光素子１４ｂを第２正電極パッド２０ｐｂおよび第２負電極パッド２０ｎｂに接続するときの接続性が向上する。即ち、第２発光素子１４ｂが、より光反射率の第２正電極パッド２０ｐｂ、第２負電極パッド２０ｎｂに接続されるため、第２発光素子１４ｂが接続しやくなる。例えば、カメラ等の撮像装置によって第２正電極パッド２０ｐｂ、第２負電極パッド２０ｎｂを光学的に認識して第２発光素子１４ｂを位置合せする場合、第２正電極パッド２０ｐｂ、第２負電極パッド２０ｎｂの光学的な認識が容易になる。
【００４２】
本実施の形態の発光素子基板は、図２に示すように、第１駆動線２５ａ上に第１駆動線２５ａの駆動、非駆動を制御する第１スイッチ２６ａが配置されており、第２駆動線２５ｂ上に第２駆動線２５ｂの駆動、非駆動を制御する第２スイッチ２６ｂが配置されていることがよい。この場合、第１駆動線２５ａを駆動状態とし第２駆動線２５ｂを非駆動状態とする駆動形態と、第１駆動線２５ａを非駆動状態とし第２駆動線２５ｂを駆動状態とする駆動形態と、の切り替えが容易になる。
【００４３】
また、第１スイッチ２６ａおよび第２スイッチ２６ｂのいずれか一方を閉状態とし他方を開状態とする切り替え制御を行う切替制御部２７を備えることがよい。この場合、常時駆動される発光素子を第１発光素子１４ａから第２発光素子１４ｂに切り替える動作が迅速化される。その結果、発光不良状態が即座に解消される。
【００４４】
切替制御部２７は、第１発光素子１４ａが常時駆動状態である第１駆動形態において、常時駆動線である第１駆動線２５ａが駆動状態となるように、ｐチャネルＴＦＴから成る第１スイッチ２６ａのゲート電極にオン信号（Ｖｇａ：Ｌ信号）を入力するとともに、冗長駆動線である第２駆動線２５ｂが非駆動状態となるように、ｐチャネルＴＦＴから成る第２スイッチ２６ｂのゲート電極にオフ信号（Ｖｇｂ：Ｈ信号）を入力する。一方、切替制御部２７は、第２発光素子１４ｂが常時駆動状態である第２駆動形態において、常時駆動線である第１駆動線２５ａが非駆動状態となるように、ｐチャネルＴＦＴから成る第１スイッチ２６ａのゲート電極にオフ信号（Ｖｇａ：Ｈ信号）を入力するとともに、冗長駆動線である第２駆動線２５ｂが駆動状態となるように、ｐチャネルＴＦＴから成る第２スイッチ２６ｂのゲート電極にオン信号（Ｖｇｂ：Ｌ信号）を入力する。
【００４５】
切替制御部２７は、図３に示す構成であってもよい。切替制御部２７は、第１駆動状態において、第１スイッチ２６ａのゲート電極にオン信号（Ｖｇａ：Ｌ信号）を入力するために、Ｈ信号を出力するＶＨ信号端子と第１スイッチ２６ａのゲート電極との間の接続線上に抵抗２７ａを配置してＨ信号の伝達を阻止し、Ｌ信号を出力するＶＬ信号端子と第１スイッチ２６ａのゲート電極との間の接続線を導通状態としている。また、第２スイッチ２６ｂのゲート電極にオフ信号（Ｖｇｂ：Ｈ信号）を入力するために、Ｈ信号を出力するＶＨ信号端子と第２スイッチ２６ｂのゲート電極との間の接続線を導通状態とし、Ｌ信号を出力するＶＬ信号端子と第２スイッチ２６ｂのゲート電極との間の接続線上に抵抗２７ｂを配置してＬ信号の伝達を阻止している。
【００４６】
切替制御部２７が第２駆動形態に切り替わる場合、第１スイッチ２６ａのゲート電極にオフ信号（Ｖｇａ：Ｈ信号）を入力するために、ＶＬ信号端子と第１スイッチ２６ａのゲート電極との間の接続線において、ＶＬ信号端子とノードｎｄａとの間の部位をレーザ光を照射することによって溶断し切断するレーザカットを施す。そして、ＶＨ信号端子から抵抗２７ａの電圧降下分を加味したオフ信号（Ｖｇａ：Ｈ信号）を出力する。一方、第２スイッチ２６ｂのゲート電極にオン信号（Ｖｇｂ：Ｌ信号）を入力するために、ＶＨ信号端子と第２スイッチ２６ｂのゲート電極との間の接続線において、ＶＨ信号端子とノードｎｄｂとの間の部位をレーザ光を照射することによって溶断し切断するレーザカットを施す。そして、ＶＬ信号端子から抵抗２７ｂの電圧降下分を加味したオン信号（Ｖｇｂ：Ｌ信号）を出力する。なお、レーザカットに代えて、研削装置等を用いた機械的切断法、エッチング法等を用いた化学的切断法等を採用してもよい。
【００４７】
また他の開示の発光素子基板の実施の形態を図４Ａ，図４Ｂに示す。切替制御部２８は、第１スイッチ２６ａおよび第２スイッチ２６ｂに並列接続されるスタティックメモリ回路２８ａと、反転論理回路２８ｃと、を備えており、反転論理回路２８ｃは、スタティックメモリ回路２８ａと第１スイッチ２６ａ間の第１接続線ＬＳ１上またはスタティックメモリ回路２８ａと第２スイッチ２６ｂ間の第２接続線ＬＳ２上のいずれか一方に配置されていることがよい。この場合、スタティックメモリ回路２８ａはそれに入力されたＨ信号またはＬ信号を出力信号として保持することができるために、スタティックメモリ回路２８ａにより第１発光素子１４ａを常時駆動状態とするとともに第２発光素子１４ｂを非駆動状態とする駆動形態を維持することが容易になる。また逆の駆動形態を維持することも容易になる。
【００４８】
切替制御部２８は、スタティックＲＡＭ（Random  Access  Memory）等から成るスタティックメモリ回路２８ａと、ｐチャネルＴＦＴから成るスイッチ２８ｂと、反転論理回路所謂インバータ２８ｃと、を含んで成る。スイッチ２８ｂは、そのゲート電極がゲート制御信号線（Cont）に接続されており、ゲート制御信号線によって伝送されたオン信号（Ｌ信号）によってチャネルが導通状態（オン状態）となる。スイッチ２８ｂのソース電極は発光制御信号線（Sig1）３に接続されている。
【００４９】
そして、第１発光素子１４ａを常時駆動状態とし第２発光素子１４ｂを非駆動状態とする場合、スイッチ２８ｂは、ゲート電極にオン信号が入力されたオン状態とされ、発光制御信号線３から伝送されたオン信号（Ｌ信号）をスタティックメモリ回路２８ａを介してスイッチ２６ａに伝達するとともに、スタティックメモリ回路２８ａおよびインバータ２８ｃを介してオン信号の反転信号であるオフ信号（Ｈ信号）をスイッチ２６ｂに伝達する。これにより、第１発光素子１４ａが常時駆動状態となるとともに第２発光素子１４ｂは非駆動状態となる。このとき、スタティックメモリ回路２８ａは、スイッチ２６ａに対してオン信号を出力するとともにスイッチ２６ｂに対してオフ信号を出力する信号出力状態を保持する。
【００５０】
一方、第１発光素子１４ａを非駆動状態とし第２発光素子１４ｂを常時駆動状態とする場合、スイッチ２８ｂは、ゲート電極にオン信号が入力されたオン状態とされ、発光制御信号線３から伝送されたオフ信号（Ｈ信号）をスタティックメモリ回路２８ａを介してスイッチ２６ａに伝達するとともに、スタティックメモリ回路２８ａおよびインバータ２８ｃを介してオフ信号の反転信号であるオン信号（Ｌ信号）をスイッチ２６ｂに伝達する。これにより、第１発光素子１４ａが非駆動状態となるとともに第２発光素子１４ｂは常時駆動状態となる。このとき、スタティックメモリ回路２８ａは、スイッチ２６ａに対してオフ信号を出力するとともにスイッチ２６ｂに対してオン信号を出力する信号出力状態を保持する。
【００５１】
スタティックメモリ回路２８ａは、図４Ｂに示すように、第１インバータ２８ａａと第２インバータ２８ａｂとを直列的に接続して構成される。第１インバータ２８ａａは、ｐチャネルＴＦＴおよびｎチャネルＴＦＴから成り、それらのゲート電極が共通接続されるとともにそれらのドレイン電極が共通接続されている。ｐチャネルＴＦＴのソース電極は正電圧電源（ＶＤＤ）に接続され、ｎチャネルＴＦＴのソース電極は負電圧電源（ＶＳＳ）に接続されている。第２インバータ２８ａｂも第１インバータ２８ａａと同様の構成である。
【００５２】
そして、スタティックメモリ回路２８ａは以下のように動作する。第１インバータ２８ａａの入力側（ゲート電極側）に入力されたオン信号（オフ信号）は、第１インバータ２８ａａで反転されオフ信号（オン信号）となり出力側（ドレイン電極側）から出力され、第２インバータ２８ａｂの入力側に入力される。第２インバータ２８ａｂの入力側に入力されたオフ信号（オン信号）は、第２インバータ２８ａｂで反転されオン信号（オフ信号）となり出力側から出力される。スタティックメモリ回路２８ａは、スイッチ２８ｂから新たにオフ信号が伝送されてくるまで、この信号出力状態を保持する。なお、インバータ２８ｃは第１インバータ２８ａａと同様の構成である。
【００５３】
図５Ａおよび図５Ｂは、図２の発光素子基板における切替制御部２７の具体的な実施の形態を示すものである。図５Ａおよび図５Ｂに示すように、切替制御部２９は、正規の発光素子の駆動電圧と駆動電流の電圧−電流相関データを記憶している記憶部２９ａと、電圧−電流相関データを参照して第１発光素子１４ａの電流異常を検知する電流異常検知部２９ｂと、を備えており、第１発光素子１４ａの電流異常を検知したときに、第１スイッチ２６ａを開状態とし、第２スイッチ２６ｂを閉状態とする切り替え制御を行うことがよい。この場合、視認により第１発光素子１４ａの発光状態を検知する場合と比較して、第１発光素子１４ａの発光不良を自動的かつ正確に検知することができる。
【００５４】
また、図５Ａおよび図５Ｂに示す発光素子基板は、電流異常検知部２９ｂは、電圧−電流相関データ５０（図７Ａに示す）における参照駆動電圧に対応する参照駆動電流と、第１発光素子１４ａの参照駆動電圧における測定駆動電流と、を比較し、参照駆動電流と測定駆動電流との乖離が所定値以上になったときに第１発光素子１４ａを電流異常と判定することがよい。この場合、第１発光素子１４ａの発光不良をより正確に検知することができる。
【００５５】
第１駆動線２５ａの電流異常を検知する電流異常検知部２９ｂは、第１駆動線２５ａに接続された検知線から伝送された駆動電流を測定し、測定駆動電流とする。電流異常検知部２９ｂは、記憶部２９ａに格納された電圧−電流相関データ５０（図７Ａに示す）における参照駆動電圧に対応する参照駆動電流と、測定駆動電流５２ａ（５２ｂ）とを比較する。測定駆動電流５２ａは、その値が参照駆動電流との乖離が許容範囲内にある場合であり、測定駆動電流５２ｂは、その値が参照駆動電流との乖離が許容範囲外にある場合である。測定駆動電流５２ａの場合、切替制御部２９は切替制御は行わず、第１発光素子１４ａが常時駆動状態であるとともに第２発光素子１４ｂが非駆動状態である駆動状態が維持される。測定駆動電流５２ｂの場合、切替制御部２９はオン／オフ制御部２９ｃによって、切替制御を実行する。即ち、第１発光素子１４ａが非駆動状態であるとともに第２発光素子１４ｂが常時駆動状態である駆動状態に、切り替える。オン／オフ制御部２９ｃは、例えば図４Ａおよび図４Ｂに示す、スイッチ２８ｂとスタティックメモリ回路２８ａとインバータ２８ｃとから構成されるものであってもよい。
【００５６】
測定駆動電流と参照駆動電流との乖離が、例えば参照駆動電流の値を１００％としたとき、参照駆動電流の値に対して±１０％の範囲内であれば、許容範囲内にあると判定することができる。図７Ａにおいて、符号５１ａは、測定駆動電流と参照駆動電流との乖離が＋１０％である場合の電圧−電流相関データであり、符号５１ｂは、測定駆動電流と参照駆動電流との乖離が−１０％である場合の電圧−電流相関データである。乖離の程度は上記範囲に限るものではなく、求められる表示品質の許容範囲、発光素子の経時劣化等を考慮して種々設定することができる。
【００５７】
図５Ａは、記憶部２９ａが画素部１５の中にある構成であり、図５Ｂは、記憶部２９ａが画素部１５の外、例えば有効領域（表示領域）の周辺部、にある構成である。記憶部２９ａのメモリ容量が大きい場合等には、画素部１５のサイズが大きくなり過ぎることがないようにするために、図５Ｂの構成とすることができる。
【００５８】
図６Ａおよび図６Ｂは、図２の発光素子基板における切替制御部２７の他の具体的な実施の形態を示すものである。図６Ａおよび図６Ｂに示すように、切替制御部３３は、正規の発光素子の駆動電圧と発光強度の電圧−発光相関データ６０（図７Ｂに示す）を記憶している記憶部３３ａと、電圧−発光相関データ６０を参照して第１発光素子１４ａの発光異常を検知する発光異常検知部３３ｂと、を備えており、第１発光素子１４ａの発光異常を検知したときに、第１スイッチ２６ａを開状態とし、第２スイッチ２６ｂを閉状態とする切り替え制御を行うことがよい。この場合、視認により第１発光素子１４ａの発光状態を検知する場合と比較して、第１発光素子１４ａの発光不良を自動的かつ正確に検知することができる。
【００５９】
また図６Ａおよび図６Ｂに示す発光素子基板は、発光異常検知部３３ｂは、電圧−発光相関データ６０における参照駆動電圧に対応する参照発光強度と、第１発光素子１４ａの参照駆動電圧における測定発光強度と、を比較し、参照発光強度と測定発光強度との乖離が所定値以上になったときに第１発光素子１４ａを発光異常と判定することがよい。この場合、第１発光素子１４ａの発光不良をより正確に検知することができる。
【００６０】
第１駆動線２５ａの発光異常を検知する発光異常検知部３３ｂは、第１駆動線２５ａに接続された第１発光素子１４ａの発光強度（輝度）を検知するフォトダイオード、チャネルが受光することによって導通状態が変化するＴＦＴ等の光電変換機能を有する受光部を備えている。発光異常検知部３３ｂは第１発光素子１４ａから放射された光を受光し、測定発光強度とする。発光異常検知部３３ｂは、記憶部３３ａに格納された電圧−発光相関データ６０（図７Ｂに示す）における参照駆動電圧に対応する参照発光強度と、測定発光強度６２ａ（６２ｂ）とを比較する。測定発光強度６２ａは、その値が参照発光強度との乖離が許容範囲内にある場合であり、測定発光強度６２ｂは、その値が参照発光強度との乖離が許容範囲外にある場合である。測定発光強度６２ａの場合、切替制御部３３は切替制御は行わず、第１発光素子１４ａが常時駆動状態であるとともに第２発光素子１４ｂが非駆動状態である駆動状態が維持される。測定発光強度６２ｂの場合、切替制御部３３はオン／オフ制御部３３ｃによって、切替制御を実行する。即ち、第１発光素子１４ａが非駆動状態であるとともに第２発光素子１４ｂが常時駆動状態である駆動状態に、切り替える。オン／オフ制御部３３ｃは、例えば、図４Ａおよび図４Ｂに示す、スイッチ２８ｂとスタティックメモリ回路２８ａとインバータ２８ｃとから構成されるものであってもよい。
【００６１】
本実施の形態の発光素子基板において、測定発光強度と参照発光強度との乖離が、例えば参照発光強度の値を１００％としたとき、参照発光強度の値に対して±１０％の範囲内であれば、許容範囲内にあると判定することができる。図７Ｂにおいて、符号６１ａは、測定発光強度と参照発光強度との乖離が＋１０％である場合の電圧−発光相関データであり、符号６１ｂは、測定発光強度と参照発光強度との乖離が−１０％である場合の電圧−発光相関データである。乖離の程度は上記範囲に限るものではなく、求められる表示品質の許容範囲、発光素子の経時劣化等を考慮して種々設定することができる。
【００６２】
図６Ａは、記憶部３３ａが画素部１５の中にある構成であり、図６Ｂは、記憶部３３ａが画素部１５の外、例えば有効領域（表示領域）の周辺部、にある構成である。記憶部３３ａのメモリ容量が大きい場合等には、画素部１５のサイズが大きくなり過ぎることがないようにするために、図６Ｂの構成とすることができる。
【００６３】
また本実施の形態の発光素子基板は、切替制御部２７，２８，２９，３３は、画素部１５に備えられていることがよい。この場合、常時駆動される発光素子を第１発光素子１４ａから第２発光素子１４ｂに切り替える動作がより迅速化される。その結果、発光不良状態がより即座に解消される。また、切替制御部２７，２８，２９，３３が画素部１５以外の有効領域の周辺部にある場合には発光素子基板が大型化するが、そのような問題も生じない小型化されたものとなる。
【００６４】
また他の開示の発光素子基板は、第１発光素子１４ａおよび第２発光素子１４ｂが搭載される搭載面１ａを有する基板１と、搭載面１ａの側に配置され、駆動回路３２と駆動回路３２に並列接続された第１駆動線２５ａおよび第２駆動線２５ｂを含む画素部１５と、を備える発光素子基板であって、第１駆動線２５ａは第１発光素子１４ａを常時駆動する常時駆動線であり、第２駆動線２５ｂは第２発光素子１４ｂを冗長駆動する冗長駆動線であり、第１駆動線２５ａおよび第２駆動線２５ｂの一方を導通状態とし他方を非導通状態とする切替部と、切替部を制御する切替制御部と、を備えている構成である。この構成によっても、上記開示と同様の効果を奏する。
【００６５】
切替部は、信号の伝送路を２方向のうちのいずれか１方向に切り替える１つのスイッチであってもよく、または図２に示すような、第１スイッチ２６ａおよび第２スイッチ２６ｂから成る２つのスイッチであってもよい。切替制御部は、切替部に接続されており、その切替制御を行う。
【００６６】
図２、図１２に示すように、切替部および切替制御部は、画素部１５に備えられていることがよい。この場合、画素部１５内に切替部および切替制御部があることから、常時駆動される発光素子を第１発光素子１４ａから第２発光素子１４ｂに切り替える動作がより迅速化される。その結果、発光不良状態がより即座に解消される。
【００６７】
図１４〜図１７に示すように、画素部１５は、行列状に複数配列されており、切替部としての第１スイッチ２６ａおよび第２スイッチ２６ｂは、複数の画素部１５のそれぞれに配置されており、切替制御部としてのスタティックメモリ回路２８Ｇ，２８Ｓは、行方向に配列された複数の画素部１５m1〜１５mnおよび／または列方向に配列された複数の画素部１５1n〜１５mnに対応して備わっていることがよい。この場合、切替制御部の数を大幅に減少させ得る。その結果、小型化された発光素子基板となる。また、回路構造が簡易化されるので、低消費電力の発光素子基板となる。
【００６８】
例えば、切替制御部としてのスタティックメモリ回路２８Ｇは、行方向に配列された複数の画素部１５m1〜１５mnの１行に対応して１個が備わっていてもよい。その場合、ｎ行（ｎは２以上の整数である場合）であれば、スタティックメモリ回路２８Ｇはｎ個が備わっていてもよい。またスタティックメモリ回路２８Ｇは、複数行に対応して１個が備わっていてもよい。また複数行毎に１個が備わっていてもよい。さらに全ての行に対応して１個が備わっていてもよい。
【００６９】
例えば、切替制御部としてのスタティックメモリ回路２８Ｓは、列方向に配列された複数の画素部１５1n〜１５mnの１列に対応して１個が備わっていてもよい。その場合、ｍ列（ｍは２以上の整数である場合）であれば、スタティックメモリ回路２８Ｓはｍ個が備わっていてもよい。またスタティックメモリ回路２８Ｓは、複数列に対応して１個が備わっていてもよい。また複数列毎に１個が備わっていてもよい。さらに全ての列に対応して１個が備わっていてもよい。
【００７０】
また、１個の切替制御部が全ての画素部１５に対応して備わっていてもよい。
【００７１】
図１３Ａおよび図１３Ｂに示すように、切替制御部は、第１反転論理回路としての第１インバータ２８ａａと、その後段側に直列接続された第２反転論理回路としての第２インバータ２８ａｂと、を備えたスタティックメモリ回路２８−１，２８−２であり、切替部としての第１スイッチ２６ａおよび第２スイッチ２６ｂは、第１インバータ２８ａａおよび第２インバータ２８ａｂに並列的に接続されていることがよい。即ち、第１スイッチ２６ａおよび第２スイッチ２６ｂを総体的に切替部としてみると、切替部は第１インバータ２８ａａおよび第２インバータ２８ａｂに並列的に接続されている。この場合、スタティックメモリ回路２８−１，２８−２だけで切替部を切替制御できるので、回路構成が簡易化され、低消費電力の発光素子基板となる。
【００７２】
そして、上記の構成において、切替制御部であるスタティックメモリ回路２８−１，２８−２は、第１インバータ２８ａａの第１出力信号（図１３ＡにおけるＶｇａ）によって第１駆動線２５ａの導通／非導通を制御するとともに第２インバータ２８ａｂの第２出力信号（図１３ＡにおけるＶｇｂ）によって第２駆動線２５ｂの非導通／導通を制御する第１切替制御と、第２出力信号（図１３ＢにおけるＶｇａ）によって第１駆動線２５ａの導通／非導通を制御するとともに第１出力信号（図１３ＢにおけるＶｇｂ）によって第２駆動線２５ｂの非導通／導通を制御する第２切替制御と、のいずれかを行う。
【００７３】
また、図４Ａおよび図４Ｂに示すように、切替制御部２８は、スタティックメモリ回路２８ａと、その後段側に並列接続された反転論理回路としてのインバータ２８ｃ、を備えており、切替部としての第１スイッチ２６ａおよび第２スイッチ２６ｂは、スタティックメモリ回路２８ａおよびインバータ２８ｃに並列的に接続されていてもよい。即ち、第１スイッチ２６ａおよび第２スイッチ２６ｂを総体的に切替部としてみると、切替部はスタティックメモリ回路２８ａおよびインバータ２８ｃに並列的に接続されている。この場合、スタティックメモリ回路２８ａの動作が安定化するので、切替制御を安定的に行える。即ち、第１インバータ２８ａａの出力線に反転信号を導出するための分岐線を接続すると、反転信号の電位が低下して第２インバータ２８ａｂの動作が不安定になるおそれがあるが、そのおそれがなくなる。
【００７４】
そして、上記の構成において、切替制御部２８であるスタティックメモリ回路２８ａおよびインバータ２８ｃは、スタティックメモリ回路２８ａの第１出力信号（図４Ａおよび図４ＢにおけるＶｇａ）によって第１駆動線２５ａの導通／非導通を制御するとともにインバータ２８ｃの第２出力信号（図４Ａおよび図４ＢにおけるＶｇｂ）によって第２駆動線２５ｂの非導通／導通を制御する第１切替制御と、第２出力信号（Ｖｇｂ）によって第１駆動線２５ａの導通／非導通を制御するとともに第１出力信号（Ｖｇａ）によって第２駆動線２５ｂの非導通／導通を制御する第２切替制御と、のいずれかを行う。
【００７５】
また他の開示の発光素子基板の実施の形態を図１２〜図１７に示す。図１２、図１３Ａ，図１３Ｂに示すように、切替制御部２８−１，２８−２は、スタティックメモリ回路２８ａを有しており、スタティックメモリ回路２８ａは、第１反転論理回路としての第１インバータ２８ａａ、第１インバータ２８ａａの後段側に直列接続された第２反転論理回路としての第２インバータ２８ａｂと、を有しており、第１スイッチ２６ａが第１インバータ２８ａａの第１出力線２８ａａｌに接続されるとともに第２スイッチ２６ｂが第２インバータ２８ａｂの第２出力線２８ａｂｌに接続されている第１接続形態（図１３Ａに示す）と、第１スイッチ２６ａが第２インバータ２８ａｂの第２出力線２８ａｂｌに接続されるとともに第２スイッチ２６ｂが第１インバータ２８ａａの第１出力線２８ａａｌに接続されている第２接続形態（図１３Ｂに示す）と、のいずれかとされる。
【００７６】
これにより、スタティックメモリ回路２８ａはそれに入力されたＨ信号またはＬ信号を出力信号として保持することができるために、スタティックメモリ回路２８ａにより第１発光素子１４ａを常時駆動状態とするとともに第２発光素子１４ｂを非駆動状態とする駆動形態を維持することが容易になる。また逆の駆動形態を維持することも容易になる。また、スタティックメモリ回路２８ａの他に反転論理回路が不要となり、回路構造が簡易化される。
【００７７】
図１３Ａおよび図１３Ｂの構成において、第１接続線ＬＳ１は、スタティックメモリ回路２８ａと第１スイッチ２６ａを接続し、第３接続線ＬＳ３は、スタティックメモリ回路２８ａと第２スイッチ２６ｂを接続する。
【００７８】
図１３Ａの構成において、第１接続線ＬＳ１は第１出力線２８ａａｌに接続されている。従って、第１インバータ２８ａａの出力（例えば、Ｌ信号）が第１スイッチ２６ａのゲート電極に入力されることによって、第１スイッチ２６ａが常時オン状態となり、第１発光素子１４ａが常時駆動状態となる。また、第３接続線ＬＳ３は第２出力線２８ａｂｌに接続されている。従って、第２インバータ２８ａｂの出力（例えば、Ｈ信号）が第２スイッチ２６ｂのゲート電極に入力されることによって、第２スイッチ２６ｂが常時オフ状態となり、第２発光素子１４ｂが常時非駆動状態となる。そして、第１発光素子１４ａに発光異常等の不良が生じた場合、第１インバータ２８ａａの出力をＨ信号（オフ信号）として第１スイッチ２６ａを常時オフ状態とし、第２インバータ２８ａｂの出力をＬ信号（オン信号）として第２スイッチ２６ｂを常時オン状態とする。この切替動作は、スイッチ２８ｂに発光制御信号線（Ｓｉｇ１）３から入力される信号（Ｈ信号またはＬ信号）によって行われる。
【００７９】
図１３Ｂの構成において、第１接続線ＬＳ１は第２出力線２８ａｂｌに接続されている。従って、第２インバータ２８ａｂの出力（例えば、Ｌ信号）が第１スイッチ２６ａのゲート電極に入力されることによって、第１スイッチ２６ａが常時オン状態となり、第１発光素子１４ａが常時駆動状態となる。また、第３接続線ＬＳ３は第１出力線２８ａａｌに接続されている。従って、第１インバータ２８ａａの出力（例えば、Ｈ信号）が第２スイッチ２６ｂのゲート電極に入力されることによって、第２スイッチ２６ｂが常時オフ状態となり、第２発光素子１４ｂが常時非駆動状態となる。そして、第１発光素子１４ａに発光異常等の不良が生じた場合、第２インバータ２８ａｂの出力をＨ信号（オフ信号）として第１スイッチ２６ａを常時オフ状態とし、第１インバータ２８ａａの出力をＬ信号（オン信号）として第２スイッチ２６ｂを常時オン状態とする。この切替動作は、スイッチ２８ｂに発光制御信号線（Ｓｉｇ１）３から入力される信号（Ｌ信号またはＨ信号）によって行われる。
【００８０】
図１４Ａ，図１４Ｂは、それぞれ実施の形態の他例を示すものであり、１つの行（ＧＡＴＥ［ｍ］；ｍ（自然数）はｍ番目の行であることを示す）の行方向に配列された複数の画素部１５m1〜１５mnに対応して１つのスタティックメモリ回路２８Ｇが備わった構成の回路図である。図１４Ａに示すように、各第１スイッチ２６ａが第１インバータ２８Ｇａの第１出力線２８Ｇａｌに接続されるとともに、各第２スイッチ２６ｂが第２インバータ２８Ｇｂの第２出力線２８Ｇｂｌに接続されている。第１インバータ２８Ｇａの出力（例えば、Ｌ信号／ＬＥＤ_ＳＥＬ１［ｍ］）が、ｎ個（ｎは２以上の整数）の画素部１５m1〜１５mnのそれぞれの第１スイッチ２６ａのゲート電極に入力されることによって、各第１スイッチ２６ａが常時オン状態となり、各第１発光素子１４ａが常時駆動状態となる。また、第２インバータ２８Ｇｂの出力（例えば、Ｈ信号／ＬＥＤ_ＳＥＬ２［ｍ］）が各第２スイッチ２６ｂのゲート電極に入力されることによって、各第２スイッチ２６ｂが常時オフ状態となり、各第２発光素子１４ｂが常時非駆動状態となる。そして、ｎ個の第１発光素子１４ａの１つ以上に発光異常等の不良が生じた場合、第１インバータ２８Ｇａの出力をＨ信号（オフ信号）として各第１スイッチ２６ａを常時オフ状態とし、第２インバータ２８Ｇｂの出力をＬ信号（オン信号）として各第２スイッチ２６ｂを常時オン状態とする。この切替動作は、スイッチ２８ｔに発光調節信号線（Ｓｉｇ_ｔｒｉｍ）から入力される発光調節信号（Ｈ信号またはＬ信号）によって行われる。スイッチ２８ｔは、そのゲート電極に入力されるゲート調節信号（ＴＲＩＭ［ｍ］）によって、オン／オフ制御される。スタティックメモリ回路２８Ｇおよびスイッチ２８ｔは、ゲート信号線駆動回路（ゲートドライバ）７０に含まれていてもよい。
【００８１】
図１４Ｂに示すように、第１出力線２８Ｇａｌの分岐線にバッファ回路８１が接続されており、バッファ回路８１を介して、第１インバータ２８Ｇａの出力（例えば、Ｌ信号／ＬＥＤ_ＳＥＬ１［ｍ］）が、ｎ個（ｎは２以上の整数）の画素部１５m1〜１５mnのそれぞれの第１スイッチ２６ａのゲート電極に入力されることがよい。この場合、第１出力線２８Ｇａｌの分岐線によってその分岐線の電位が不安定になりやすいこと、分岐線が複数の第１スイッチ２６ａのゲート電極に接続されることによっても分岐線の電位が不安定になりやすいこと、を抑制することができる。また、第２出力線２８Ｇｂｌにバッファ回路８２が接続されており、バッファ回路８２を介して、第２インバータ２８Ｇｂの出力（例えば、Ｈ信号／ＬＥＤ_ＳＥＬ２［ｍ］）が、ｎ個（ｎは２以上の整数）の画素部１５m1〜１５mnのそれぞれの第２スイッチ２６ｂのゲート電極に入力されることがよい。この場合、第１出力線２８Ｇａｌの分岐線によって第２出力線２８Ｇｂｌの電位が不安定になりやすいこと、第２出力線２８Ｇｂｌが複数の第２スイッチ２６ｂのゲート電極に接続されることによっても第２出力線２８Ｇｂｌの電位が不安定になりやすいこと、を抑制することができる。
【００８２】
バッファ回路８１，８２は、それぞれ２つのインバータを直列接続した構成であるが、この構成に限るものではない。
【００８３】
図１４Ａおよび図１４Ｂの構成において、複数の行の行方向に配列された複数の画素部１５m1〜１５mn，１５(m+1)1〜１５(m+1)n・・・に対応して、１つのスタティックメモリ回路２８Ｇが備わった構成であってもよい。さらには、全ての画素部に対応して１つのスタティックメモリ回路２８Ｇが備わった構成であってもよい。
【００８４】
図１５は、実施の形態の他例を示すものであり、１つの行（ＧＡＴＥ［ｍ］）の行方向に配列された複数の画素部１５m1〜１５mnに対応して１つのスタティックメモリ回路２８Ｇが備わった構成の回路図である。各第１スイッチ２６ａが第２インバータ２８Ｇｂの第２出力線２８Ｇｂｌに接続されるとともに、各第２スイッチ２６ｂが第１インバータ２８Ｇａの第１出力線２８Ｇａｌに接続されている。第２インバータ２８Ｇｂの出力（例えば、Ｌ信号／ＬＥＤ_ＳＥＬ１［ｍ］）が、ｎ個の画素部１５m1〜１５mnのそれぞれの第１スイッチ２６ａのゲート電極に入力されることによって、各第１スイッチ２６ａが常時オン状態となり、各第１発光素子１４ａが常時駆動状態となる。また、第１インバータ２８Ｇａの出力（例えば、Ｈ信号／ＬＥＤ_ＳＥＬ２［ｍ］）が各第２スイッチ２６ｂのゲート電極に入力されることによって、各第２スイッチ２６ｂが常時オフ状態となり、各第２発光素子１４ｂが常時非駆動状態となる。そして、ｎ個の第１発光素子１４ａの１つ以上に発光異常等の不良が生じた場合、第２インバータ２８Ｇｂの出力をＨ信号（オフ信号）として各第１スイッチ２６ａを常時オフ状態とし、第１インバータ２８Ｇａの出力をＬ信号（オン信号）として各第２スイッチ２６ｂを常時オン状態とする。この切替動作は、スイッチ２８ｔに発光調節信号線（Ｓｉｇ_ｔｒｉｍ）から入力される発光調節信号（Ｌ信号またはＨ信号）によって行われる。スイッチ２８ｔは、そのゲート電極に入力されるゲート調節信号（ＴＲＩＭ［ｍ］）によって、オン／オフ制御される。スタティックメモリ回路２８Ｇおよびスイッチ２８ｔは、ゲート信号線駆動回路７０に含まれていてもよい。
【００８５】
図１５の構成において、図１４Ｂの構成を採用し得る。即ち、第１出力線２８Ｇａｌの分岐線にバッファ回路８２が接続され、第２出力線２８Ｇｂｌにバッファ回路８１が接続されていてもよい。
【００８６】
図１５の構成において、複数の行の行方向に配列された複数の画素部１５m1〜１５mn，１５(m+1)1〜１５(m+1)n・・・に対応して、１つのスタティックメモリ回路２８Ｇが備わった構成であってもよい。さらには、全ての画素部に対応して１つのスタティックメモリ回路２８Ｇが備わった構成であってもよい。
【００８７】
図１６Ａ，図１６Ｂは、実施の形態の他例を示すものであり、１つの列（ＳＯＵＲＣＥ［ｎ］）の列方向に配列された複数の画素部１５1n〜１５mnに対応して１つのスタティックメモリ回路２８Ｓが備わった構成の回路図である。図１６Ａに示すように、各第１スイッチ２６ａが第１インバータ２８Ｓａの第１出力線２８Ｓａｌに接続されるとともに、各第２スイッチ２６ｂが第２インバータ２８Ｓｂの第２出力線２８Ｓｂｌに接続されている。第１インバータ２８Ｓａの出力（例えば、Ｌ信号／ＬＥＤ_ＳＥＬ１［ｎ］）が、ｎ個の画素部１５1n〜１５mnのそれぞれの第１スイッチ２６ａのゲート電極に入力されることによって、各第１スイッチ２６ａが常時オン状態となり、各第１発光素子１４ａが常時駆動状態となる。また、第２インバータ２８Ｓｂの出力（例えば、Ｈ信号／ＬＥＤ_ＳＥＬ２［ｎ］）が各第２スイッチ２６ｂのゲート電極に入力されることによって、各第２スイッチ２６ｂが常時オフ状態となり、各第２発光素子１４ｂが常時非駆動状態となる。そして、ｎ個の第１発光素子１４ａの１つ以上に発光異常等の不良が生じた場合、第１インバータ２８Ｓａの出力をＨ信号（オフ信号）として各第１スイッチ２６ａを常時オフ状態とし、第２インバータ２８Ｓｂの出力をＬ信号（オン信号）として各第２スイッチ２６ｂを常時オン状態とする。この切替動作は、スイッチ２８ｔに発光調節信号線（Ｓｉｇ_ｔｒｉｍ）から入力される発光調節信号（Ｌ信号またはＨ信号）によって行われる。スイッチ２８ｔは、そのゲート電極に入力されるゲート調節信号（ＴＲＩＭ［ｎ］）によって、オン／オフ制御される。スタティックメモリ回路２８Ｓおよびスイッチ２８ｔは、画像信号線駆動回路（ソースドライバ）７１に含まれていてもよい。
【００８８】
図１６Ｂに示すように、第１出力線２８Ｓａｌの分岐線にバッファ回路８１が接続されており、バッファ回路８１を介して、第１インバータ２８Ｓａの出力（例えば、Ｌ信号／ＬＥＤ_ＳＥＬ１［ｍ］）が、ｎ個（ｎは２以上の整数）の画素部１５1n〜１５mnのそれぞれの第１スイッチ２６ａのゲート電極に入力されることがよい。この場合、上述した電位の不安定化を抑制する効果と同様の効果が得られる。また、第２出力線２８Ｓｂｌにバッファ回路８２が接続されており、バッファ回路８２を介して、第２インバータ２８Ｓｂの出力（例えば、Ｈ信号／ＬＥＤ_ＳＥＬ２［ｍ］）が、ｎ個（ｎは２以上の整数）の画素部１５1n〜１５mnのそれぞれの第２スイッチ２６ｂのゲート電極に入力されることがよい。この場合、上述した電位の不安定化を抑制する効果と同様の効果が得られる。
【００８９】
図１６Ａおよび図１６Ｂの構成において、複数の列の列方向に配列された複数の画素部１５1n〜１５mn，１５1(n+1)〜１５m(n+1)・・・に対応して、１つのスタティックメモリ回路２８Ｓが備わった構成であってもよい。さらには、全ての画素部に対応して１つのスタティックメモリ回路２８Ｓが備わった構成であってもよい。
【００９０】
図１７は、実施の形態の他例を示すものであり、１つの列（ＳＯＵＲＣＥ［ｎ］）の列方向に配列された複数の画素部１５1n〜１５mnに対応して１つのスタティックメモリ回路２８Ｓが備わった構成の回路図である。各第１スイッチ２６ａが第２インバータ２８Ｓｂの第２出力線２８Ｓｂｌに接続されるとともに、各第２スイッチ２６ｂが第１インバータ２８Ｓａの第１出力線２８Ｓａｌに接続されている。第２インバータ２８Ｓｂの出力（例えば、Ｌ信号／ＬＥＤ_ＳＥＬ１［ｎ］）が、ｎ個の画素部１５1n〜１５mnのそれぞれの第１スイッチ２６ａのゲート電極に入力されることによって、各第１スイッチ２６ａが常時オン状態となり、各第１発光素子１４ａが常時駆動状態となる。また、第１インバータ２８Ｓａの出力（例えば、Ｈ信号／ＬＥＤ_ＳＥＬ２［ｎ］）が各第２スイッチ２６ｂのゲート電極に入力されることによって、各第２スイッチ２６ｂが常時オフ状態となり、各第２発光素子１４ｂが常時非駆動状態となる。そして、ｎ個の第１発光素子１４ａの１つ以上に発光異常等の不良が生じた場合、第２インバータ２８Ｓｂの出力をＨ信号（オフ信号）として各第１スイッチ２６ａを常時オフ状態とし、第１インバータ２８Ｓａの出力をＬ信号（オン信号）として各第２スイッチ２６ｂを常時オン状態とする。この切替動作は、スイッチ２８ｔに発光調節信号線（Ｓｉｇ_ｔｒｉｍ）から入力される発光調節信号（Ｌ信号またはＨ信号）によって行われる。スイッチ２８ｔは、そのゲート電極に入力されるゲート調節信号（ＴＲＩＭ［ｎ］）によって、オン／オフ制御される。スタティックメモリ回路２８Ｓおよびスイッチ２８ｔは、画像信号線駆動回路７１に含まれていてもよい。
【００９１】
図１７の構成において、図１６Ｂの構成を採用し得る。即ち、第１出力線２８Ｓａｌの分岐線にバッファ回路８２が接続され、第２出力線２８Ｓｂｌにバッファ回路８１が接続されていてもよい。
【００９２】
図１７の構成において、複数の列の列方向に配列された複数の画素部１５1n〜１５mn，１５1(n+1)〜１５m(n+1)・・・に対応して、１つのスタティックメモリ回路２８Ｓが備わった構成であってもよい。さらには、全ての画素部に対応して１つのスタティックメモリ回路２８Ｓが備わった構成であってもよい。
【００９３】
本実施の形態の表示装置は、上記発光素子基板を備える表示装置であって、基板１は、搭載面１ａと反対側の反対面１ｂ（図１０Ａに示す）と側面１ｓ（図１０Ａおよび図１０Ｂに示す）を有しており、発光素子基板は、側面１ｓに配置された側面配線３０（図１０Ａおよび図１０Ｂに示す）と、反対面１ｂの側に配置された駆動部６（図８に示す）と、を有しており、第１発光素子１４ａおよび第２発光素子１４ｂは、側面配線１ｓを介して駆動部６に接続されている構成である。この構成により、表示不能な画素部１５が発生することを効果的に抑えることができる。また、駆動信号線駆動回路（発光制御信号線駆動回路）が複雑化すること、それにより消費電力が増大することを抑えることができる。また、従来にように切替制御部によって過大な電流が第２発光素子１４ｂに流れることに起因して第２発光素子１４ｂの寿命が短くなることもない。
【００９４】
駆動部６は、ＩＣ，ＬＳＩ等の駆動素子をチップオングラス方式で実装した構成のものでよいが、駆動素子を搭載した回路基板であってもよい。また、駆動部６は、ガラス基板から成る基板１の反対面１ｂ上に、ＣＶＤ法等の薄膜形成方法によって直接的に形成されたＬＴＰＳ（Low  Temperature  Poly  Silicon）から成る半導体層を有するＴＦＴ等を備えた薄膜回路であってもよい。
【００９５】
側面配線３０は、銀（Ａｇ），銅（Ｃｕ），アルミニウム（Ａｌ），ステンレススチール等の導電性粒子、未硬化の樹脂成分、アルコール溶媒および水等を含む導電性ペーストを、加熱法、紫外線等の光照射によって硬化させる光硬化法、光硬化加熱法等の方法によって形成され得る。また側面配線３０は、メッキ法、蒸着法、ＣＶＤ法等の薄膜形成方法によっても形成され得る。また、側面配線３０が配置される基板１の側面１ｓの部位に溝があってもよい。その場合、導電性ペーストが側面１ｓの所望の部位である溝に配置されやすくなる。
【００９６】
本実施の形態の表示装置は、複数の発光素子を搭載した基板１の複数を、同じ面上において縦横に配置するとともにそれらの側面同士を接着材等によって結合（タイリング）させることによって、複合型かつ大型の表示装置、所謂マルチディスプレイを構成することができる。
【００９７】
また、本実施の形態の表示装置は発光装置として構成し得る。発光装置は、画像形成装置等に用いられるプリンタヘッド、照明装置、看板装置、掲示装置等として用いることができる。
【００９８】
本実施の形態の表示装置のリペア方法は、上記本実施の形態の表示装置のリペア方法であって、基板１の搭載面１ａにおいて、第１正電極パッド２０ｐａおよび第１負電極パッド２０ｎａに第１発光素子１４ａを接続し搭載して常時駆動し、次に、第１発光素子１４ａの電流異常または発光異常を検知したときに、基板１の搭載面１ａにおいて、第２正電極パッド２０ｐｂおよび第２負電極パッド２０ｎｂに第２発光素子１４ｂを接続し搭載するとともに、第１駆動線２５ａを非駆動状態とし、第２駆動線２５ｂを駆動状態とする構成である。この構成により、第１発光素子１４ａを常時駆動している状態においては冗長駆動用の第２発光素子１４ｂを接続しておく必要がない。従って、多数の発光素子を必要とする表示装置を作製する場合、発光素子の個数が冗長駆動分を含めて膨大なものになるのを抑えることができ、低コストに作製可能な表示装置を提供することができる。
【００９９】
なお、本開示の発光素子基板及び表示装置は、上記実施の形態に限定されるものではなく、適宜の設計的な変更、改良を含んでいてもよい。例えば、基板１が非透光性のものである場合、基板１は黒色、灰色等の色に着色されたガラス基板、摺りガラスから成るガラス基板であってもよい。
【０１００】
本開示は、次の実施の形態が可能である。
【０１０１】
本開示の発光素子基板は、第１発光素子および第２発光素子が搭載される搭載面を有する基板と、前記搭載面の側に配置され、駆動回路と前記駆動回路に並列接続された第１駆動線および第２駆動線を含む画素部と、を備える発光素子基板であって、前記第１駆動線は常時駆動線、前記第２駆動線は冗長駆動線であり、前記搭載面の側に前記第１発光素子に接続される第１正電極パッドおよび第１負電極パッドが配置されるとともに、前記第１正電極パッドおよび前記第１負電極パッドの一方が前記第１駆動線に接続されており、前記搭載面の側に前記第２発光素子に接続される第２正電極パッドおよび第２負電極パッドが配置されるとともに、前記第２正電極パッドおよび前記第２負電極パッドの一方が前記第２駆動線に接続されている構成である。
【０１０２】
本開示の発光素子基板は、前記第１駆動線上に前記第１駆動線の駆動、非駆動を制御する第１スイッチが配置されており、前記第２駆動線上に前記第２駆動線の駆動、非駆動を制御する第２スイッチが配置されていることがよい。
【０１０３】
また本開示の発光素子基板は、前記第１スイッチおよび前記第２スイッチのいずれか一方を閉状態とし他方を開状態とする切り替え制御を行う切替制御部を備えていることがよい。
【０１０４】
また本開示の発光素子基板において、前記切替制御部は、正規の発光素子の駆動電圧と駆動電流の電圧−電流相関データを記憶している記憶部と、前記電圧−電流相関データを参照して前記第１発光素子の電流異常を検知する電流異常検知部と、を備えており、前記第１発光素子の電流異常を検知したときに、前記第１スイッチを開状態とし、前記第２スイッチを閉状態とすることがよい。
【０１０５】
また本開示の発光素子基板は、前記切替制御部は、正規の発光素子の駆動電圧と発光強度の電圧−発光相関データを記憶している記憶部と、前記電圧−発光相関データを参照して前記第１発光素子の発光異常を検知する発光異常検知部と、を備えており、前記第１発光素子の発光異常を検知したときに、前記第１スイッチを開状態とし、前記第２スイッチを閉状態とすることがよい。
【０１０６】
また本開示の発光素子基板において、前記切替制御部は、前記画素部に備えられていることがよい。
【０１０７】
また本開示の発光素子基板は、前記画素部は、行列状に複数配列されており、前記切替部は、複数の前記画素部のそれぞれに配置されており、前記切替制御部は、行方向に配列された複数の前記画素部および／または列方向に配列された複数の前記画素部に対応して備わっていることがよい。
【０１０８】
また本開示の発光素子基板は、前記第１発光素子および前記第２発光素子はマイクロＬＥＤ素子であることがよい。
【０１０９】
本開示の発光素子基板は、第１発光素子および第２発光素子が搭載される搭載面を有する基板と、前記搭載面の側に配置され、駆動回路と前記駆動回路に並列接続された第１駆動線および第２駆動線を含む画素部と、を備える発光素子基板であって、前記第１駆動線は前記第１発光素子を常時駆動する常時駆動線であり、前記第２駆動線は前記第２発光素子を冗長駆動する冗長駆動線であり、前記第１駆動線および前記第２駆動線の一方を導通状態とし他方を非導通状態とする切替部と、前記切替部を制御する切替制御部と、を備えている構成である。
【０１１０】
本開示の発光素子基板において、前記切替部および前記切替制御部は、前記画素部に備えられていることがよい。
【０１１１】
また本開示の発光素子基板において、前記画素部は、行列状に複数配列されており、前記切替部は、複数の前記画素部のそれぞれに配置されており、前記切替制御部は、行方向に配列された複数の前記画素部および／または列方向に配列された複数の前記画素部に対応して備わっていることがよい。
【０１１２】
また本開示の発光素子基板において、前記切替制御部は、第１反転論理回路と、その後段側に直列接続された第２反転論理回路と、を備えたスタティックメモリ回路であり、前記切替部は、前記第１反転論理回路および前記第２反転論理回路に並列的に接続されていることがよい。
【０１１３】
また本開示の発光素子基板において、前記切替制御部は、スタティックメモリ回路と、その後段側に並列接続された反転論理回路と、を備えており、前記切替部は、前記スタティックメモリ回路および前記反転論理回路に並列的に接続されていることがよい。
【０１１４】
本開示の表示装置は、上記本開示の発光素子基板を備える表示装置であって、前記基板は、前記搭載面と反対側の反対面と側面とを有しており、前記発光素子基板は、前記側面に配置された側面配線と、前記反対面の側に配置された駆動部と、を有しており、前記第１発光素子および前記第２発光素子は、前記側面配線を介して前記駆動部に接続されている構成である。
【０１１５】
本開示の表示装置のリペア方法は、上記本開示の表示装置のリペア方法であって、前記基板の前記搭載面に搭載された前記第１発光素子を常時駆動し、次に、前記第１発光素子の電流異常または発光異常を検知したときに、前記搭載面に前記第２発光素子を搭載するとともに、前記第１駆動線を非駆動状態とし、前記第２駆動線を駆動状態とする構成である。
【０１１６】
本開示の発光素子基板は、第１発光素子および第２発光素子が搭載される搭載面を有する基板と、前記搭載面の側に配置され、駆動回路と前記駆動回路に並列接続された第１駆動線および第２駆動線を含む画素部と、を備える発光素子基板であって、前記第１駆動線は常時駆動線、前記第２駆動線は冗長駆動線であり、前記搭載面の側に前記第１発光素子に接続される第１正電極パッドおよび第１負電極パッドが配置されるとともに、前記第１正電極パッドおよび前記第１負電極パッドの一方が前記第１駆動線に接続されており、前記搭載面の側に前記第２発光素子に接続される第２正電極パッドおよび第２負電極パッドが配置されるとともに、前記第２正電極パッドおよび前記第２負電極パッドの一方が前記第２駆動線に接続されている構成であることから、以下の効果を奏する。第１発光素子を第１正電極パッドおよび第１負電極パッドにハンダ等を介して導電接続したときに、第１発光素子において接続不良が発生した場合、また第１発光素子が不良品であった場合等に、第１駆動線を非駆動状態（不使用状態）とし、第２正電極パッドおよび第２負電極パッドに第２発光素子を接続して第２駆動線を駆動状態（使用状態）とすることができる。これにより、発光不良または発光不能な画素部が発生することを効果的に抑えることができる。また、第１正電極パッドと第２正電極パッドは物理的および電気的に互いに独立し、かつ第１負電極パッドと第２負電極パッドは物理的および電気的に互いに独立していることから、即ち駆動系統が互いに独立していることから、常時駆動される発光素子を第２発光素子に切り替えても駆動信号の再調整等は不要である。その結果、駆動信号線駆動回路（発光制御信号線駆動回路）が複雑化すること、それにより消費電力が増大することを抑えることができる。また、従来のように第２発光素子に過大な電流が流れてその寿命が短くなることもない。
【０１１７】
本発開示の発光素子基板は、前記第１駆動線上に前記第１駆動線の駆動、非駆動を制御する第１スイッチが配置されており、前記第２駆動線上に前記第２駆動線の駆動、非駆動を制御する第２スイッチが配置されている場合、第１駆動線を駆動状態とし第２駆動線を非駆動状態とする駆動形態と、第１駆動線を非駆動状態とし第２駆動線を駆動状態とする駆動形態と、の切り替えが容易になる。
【０１１８】
また本開示の発光素子基板は、前記第１スイッチおよび前記第２スイッチのいずれか一方を閉状態とし他方を開状態とする切り替え制御を行う切替制御部を備える場合、第１駆動線を駆動状態とし第２駆動線を非駆動状態とする駆動形態と、第１駆動線を非駆動状態とし第２駆動線を駆動状態とする駆動形態と、の切り替えがより容易になる。その結果、常時駆動される発光素子を第１発光素子から第２発光素子に切り替える動作が迅速化され、発光不良状態が即座に解消される。
【０１１９】
また本開示の発光素子基板において、前記切替制御部は、正規の発光素子の駆動電圧と駆動電流の電圧−電流相関データを記憶している記憶部と、前記電圧−電流相関データを参照して前記第１発光素子の電流異常を検知する電流異常検知部と、を備えており、前記第１発光素子の電流異常を検知したときに、前記第１スイッチを開状態とし、前記第２スイッチを閉状態とする切り替え制御を行う場合、視認により第１発光素子の発光状態を検知する場合と比較して、第１発光素子の発光不良を自動的かつ正確に検知することができる。
【０１２０】
また本開示の発光素子基板において、前記切替制御部は、正規の発光素子の駆動電圧と発光強度の電圧−発光相関データを記憶している記憶部と、前記電圧−発光相関データを参照して前記第１発光素子の発光異常を検知する発光異常検知部と、を備えており、前記第１発光素子の発光異常を検知したときに、前記第１スイッチを開状態とし、前記第２スイッチを閉状態とする切り替え制御を行う場合、視認により第１発光素子の発光状態を検知する場合と比較して、第１発光素子の発光不良を自動的かつ正確に検知することができる。
【０１２１】
また本開示の発光素子基板において、前記切替制御部は、前記画素部に備えられている場合、常時駆動される発光素子を第２発光素子に切り替える動作がより迅速化される。その結果、発光不良状態がより即座に解消される。また、切替制御部が画素部以外の画素部の周辺部にある場合には発光素子基板が大型化するが、そのような問題も生じない小型化されたものとなる。
【０１２２】
また本開示の発光素子基板において、前記画素部は、行列状に複数配列されており、前記切替部は、複数の前記画素部のそれぞれに配置されており、前記切替制御部は、行方向に配列された複数の前記画素部および／または列方向に配列された複数の前記画素部に対応して備わっている場合、切替制御部の数を大幅に減少させ得る。その結果、小型化された発光素子基板となる。また、回路構造が簡易化されるので、低消費電力の発光素子基板となる。
【０１２３】
また本開示の発光素子基板は、前記第１発光素子および前記第２発光素子はマイクロＬＥＤ素子である場合、電極パッドとの接続が容易で小型の発光素子であることから、本開示の発光素子基板を用いて表示装置を構成した場合、高品質の画像表示が可能で発光素子のリペアも容易なものとなる。
【０１２４】
本開示の発光素子基板は、第１発光素子および第２発光素子が搭載される搭載面を有する基板と、前記搭載面の側に配置され、駆動回路と前記駆動回路に並列接続された第１駆動線および第２駆動線を含む画素部と、を備える発光素子基板であって、前記第１駆動線は前記第１発光素子を常時駆動する常時駆動線であり、前記第２駆動線は前記第２発光素子を冗長駆動する冗長駆動線であり、前記第１駆動線および前記第２駆動線の一方を導通状態とし他方を非導通状態とする切替部と、前記切替部を制御する切替制御部と、を備えている構成である。この構成により、以下の効果を奏する。第１発光素子を搭載面に搭載したときに、第１発光素子において接続不良が発生した場合、また第１発光素子が不良品であった場合等に、第１駆動線を非駆動状態（不使用状態）とし、第２駆動線を駆動状態（使用状態）とすることができる。これにより、発光不良または発光不能な画素部が発生することを効果的に抑えることができる。また、第１駆動線と第２駆動線は物理的および電気的に互いに独立していることから、即ち駆動系統が互いに独立していることから、常時駆動される発光素子を第２発光素子に切り替えても駆動信号の再調整等は不要である。その結果、駆動信号線駆動回路（発光制御信号線駆動回路）が複雑化すること、それにより消費電力が増大することを抑えることができる。また、従来のように第２発光素子に過大な電流が流れてその寿命が短くなることもない。
【０１２５】
本開示の発光素子基板において、前記切替部および前記切替制御部は、前記画素部に備えられている場合、常時駆動される発光素子を第２発光素子に切り替える動作がより迅速化される。その結果、発光不良状態がより即座に解消される。
【０１２６】
また本開示の発光素子基板において、前記画素部は、行列状に複数配列されており、前記切替部は、複数の前記画素部のそれぞれに配置されており、前記切替制御部は、行方向に配列された複数の前記画素部および／または列方向に配列された複数の前記画素部に対応して備わっている場合、切替制御部の数を大幅に減少させ得る。その結果、小型化された発光素子基板となる。また、回路構造が簡易化されるので、低消費電力の発光素子基板となる。
【０１２７】
また本開示の発光素子基板において、前記切替制御部は、第１反転論理回路と、その後段側に直列接続された第２反転論理回路と、を備えたスタティックメモリ回路であり、前記切替部は、前記第１反転論理回路および前記第２反転論理回路に並列的に接続されている場合、スタティックメモリ回路だけで切替部を切替制御できるので、回路構成が簡易化され、低消費電力の発光素子基板となる。
【０１２８】
また本開示の発光素子基板において、前記切替制御部は、スタティックメモリ回路と、その後段側に並列接続された反転論理回路と、を備えており、前記切替部は、前記スタティックメモリ回路および前記反転論理回路に並列的に接続されている場合、スタティックメモリ回路の動作が安定化するので、切替制御を安定的に行える。
【０１２９】
本開示の表示装置は、上記本開示の発光素子基板を備える表示装置であって、前記基板は、前記搭載面と反対側の反対面と側面とを有しており、前記発光素子基板は、前記側面に配置された側面配線と、前記反対面の側に配置された駆動部と、を有しており、前記第１発光素子および前記第２発光素子は、前記側面配線を介して前記駆動部に接続されている構成であることから、表示不能な画素部が発生することを効果的に抑えることができるものとなる。また、駆動信号線駆動回路（発光制御信号線駆動回路）が複雑化すること、それにより消費電力が増大することを抑えることができる。また、第２発光素子の寿命が短くなることもない。
【０１３０】
本開示の表示装置のリペア方法は、上記本開示の表示装置のリペア方法であって、前記基板の前記搭載面に搭載された前記第１発光素子を常時駆動し、次に、前記第１発光素子の電流異常または発光異常を検知したときに、前記搭載面に前記第２発光素子を搭載するとともに、前記第１駆動線を非駆動状態とし、前記第２駆動線を駆動状態とする構成であることから、第１発光素子を常時駆動している状態においては冗長駆動用の第２発光素子を接続しておく必要がない。従って、多数の発光素子を必要とする表示装置を作製する場合、発光素子の個数が冗長駆動分を含めて膨大なものになるのを抑えることができ、低コストに作製可能な表示装置を提供することができる。
【産業上の利用可能性】
【０１３１】
本開示の表示装置は、各種の電子機器に適用できる。その電子機器としては、複合型かつ大型の表示装置（マルチディスプレイ）、自動車経路誘導システム（カーナビゲーションシステム）、船舶経路誘導システム、航空機経路誘導システム、スマートフォン端末、携帯電話、タブレット端末、パーソナルデジタルアシスタント（ＰＤＡ）、ビデオカメラ、デジタルスチルカメラ、電子手帳、電子書籍、電子辞書、パーソナルコンピュータ、複写機、ゲーム機器の端末装置、テレビジョン、商品表示タグ、価格表示タグ、産業用のプログラマブル表示装置、カーオーディオ、デジタルオーディオプレイヤー、ファクシミリ、プリンター、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、ヘッドマウントディスプレイ（ＨＭＤ）、デジタル表示式腕時計、スマートウォッチなどがある。【０１３２】
本開示は、その精神または主要な特徴から逸脱することなく、他のいろいろな形態で実施できる。したがって、前述の実施形態はあらゆる点で単なる例示に過ぎず、本発明開示の範囲は特許請求の範囲に示すものであって、明細書本文には何ら拘束されない。さらに、特許請求の範囲に属する変形や変更は全て本発明開示の範囲内のものである。
【符号の説明】
【０１３３】
１  基板
１ａ  搭載面
１ｂ  反対面
１ｓ  側面
６  駆動部
１４ａ  第１発光素子
１４ｂ  第２発光素子
１５  画素部
２０ｐａ  第１正電極パッド
２０ｎａ  第１負電極パッド
２０ｐｂ  第２正電極パッド
２０ｎｂ  第２負電極パッド
２５ａ  第１駆動線
２５ｂ  第２駆動線
２６ａ  第１スイッチ
２６ｂ  第２スイッチ
２７，２８，２９，３３  切替制御部
２８ａ，２８Ｇ，２８Ｓ  スタティックメモリ回路
２８Ｇａ，２８Ｓａ  第１インバータ
２８Ｇａｌ，２８Ｓａｌ  第１出力線
２８Ｇｂ，２８Ｓｂ  第２インバータ
２８Ｇｂｌ，２８Ｓｂｌ  第２出力線
３０  側面配線
５０  電圧−電流相関データ
６０  電圧−発光相関データ
８１，８２  バッファ回路
【図１】
2020174879.tif 000003
【図２】
2020174879.tif 000004
【図３】
2020174879.tif 000005
【図４Ａ】
2020174879.tif 000006
【図４Ｂ】
2020174879.tif 000007
【図５Ａ】
2020174879.tif 000008
【図５Ｂ】
2020174879.tif 000009
【図６Ａ】
2020174879.tif 000010
【図６Ｂ】
2020174879.tif 000011
【図７Ａ】
2020174879.tif 000012
【図７Ｂ】
2020174879.tif 000013
【図８】
2020174879.tif 000014
【図９】
2020174879.tif 000015
【図１０Ａ】
2020174879.tif 000016
【図１０Ｂ】
2020174879.tif 000017
【図１１Ａ】
2020174879.tif 000018
【図１１Ｂ】
2020174879.tif 000019
【図１２】
2020174879.tif 000020
【図１３Ａ】
2020174879.tif 000021
【図１３Ｂ】
2020174879.tif 000022
【図１４Ａ】
2020174879.tif 000023
【図１４Ｂ】
2020174879.tif 000024
【図１５】
2020174879.tif 000025
【図１６Ａ】
2020174879.tif 000026
【図１６Ｂ】
2020174879.tif 000027
【図１７】
2020174879.tif 000028
【国際調査報告】
2020174879.tif 000029
2020174879.tif 000030
2020174879.tif 000031
2020174879.tif 000032
2020174879.tif 000033
2020174879.tif 000034