(57)【要約】【課題】ノイズ等によるゲート電圧の変動を抑制する。【解決手段】駆動回路１は、第１端子Ｔ１と、第２端子Ｔ２と、第３端子Ｔ３と、電圧出力装置９と、電圧保持回路５と、キャパシタ素子Ｃと、第３ダイオードＤ３と、を備える。第１端子Ｔ１はスイッチング素子ＳＷのゲート電極Ｇに接続される。第２端子Ｔ２はスイッチング素子ＳＷの他の二端子のいずれかに接続される。電圧出力装置９は、第３端子Ｔ３と第２端子Ｔ２との間に電圧を出力する。電圧保持回路５は、第１端子と第２端子との間に接続され、直列接続されたカソード側が第１端子Ｔ１を向く第１ダイオードＤ１とカソード側が第２端子Ｔ２を向く第２ダイオードＤ２を有する。キャパシタ素子Ｃは、一端が第１端子Ｔ１に接続され、他端が第３端子Ｔ３に接続される。第３ダイオードＤ３は、カソード側が第３端子Ｔ３に接続され、アノード側が第１端子Ｔ１に接続され、キャパシタ素子Ｃと並列接続される。
2020032062.tif 000002
【特許請求の範囲】
【請求項１】
二端子間の導通状態を制御するスイッチング素子の駆動回路であって、  前記スイッチング素子のゲート電極に接続される第１端子と、  前記スイッチング素子の前記二端子のいずれかに接続される第２端子と、  第３端子と、  前記第３端子と前記第２端子との間に駆動電圧を出力する電圧出力装置と、  前記第１端子と前記第２端子との間に接続され、カソード側が前記第１端子側に向いた第１ダイオードと、前記第１ダイオードに直列接続されカソード側が前記第２端子側に向いた第２ダイオードと、を有する電圧保持回路と、  一端が前記第１端子に接続され、他端が前記第３端子に接続されたキャパシタ素子と、  カソード側が前記第３端子に接続され、アノード側が前記第１端子に接続され、前記キャパシタ素子と並列接続される第３ダイオードと、  を備える、駆動回路。
【請求項２】
前記スイッチング素子をオン状態とする前記駆動電圧は、前記第１ダイオードをカソード側からアノード側へ導通させる第１電圧よりも大きく、かつ、前記第１電圧と前記第３ダイオードをカソード側からアノード側へ導通させる第２電圧との和以下である、請求項１に記載の駆動回路。
【請求項３】
前記キャパシタ素子の容量は、前記ゲート電極にて形成される容量成分の容量の１０倍以上である、請求項１又は２に記載の駆動回路。
【請求項４】
前記第１ダイオードをカソード側からアノード側へ導通させる第１電圧は、前記スイッチング素子の前記二端子間を導通させるために必要な前記ゲート電極に印加する電圧よりも大きい、請求項１〜３のいずれかに記載の駆動回路。
【請求項５】
前記第１ダイオードのアノード側が前記第２端子に接続され、前記第２ダイオードのアノード側が前記第１端子に接続され、前記第１ダイオードのカソード側が前記第２ダイオードのカソード側に接続される、請求項１〜４のいずれかに記載の駆動回路。
【請求項６】
前記第１ダイオードのカソード側が前記第１端子に接続され、前記第２ダイオードのカソード側が前記第２端子に接続され、前記第１ダイオードのアノード側が前記第２ダイオードのアノード側に接続される、請求項１〜４のいずれかに記載の駆動回路。
【請求項７】
前記第１ダイオードはツェナーダイオードである、請求項１〜６のいずれかに記載の駆動回路。
【請求項８】
前記第３ダイオードはツ
ェナーダイオードである、請求項１〜７のいずれかに記載の駆動回路。
【請求項９】
動作前に、前記スイッチング素子の二端子間をオン状態とした後にオフ状態とする、請求項１〜８のいずれかに記載の駆動回路。
【請求項１０】
前記スイッチング素子のゲート電極を負電位とする負電位印加回路をさらに備える、請求項１〜９のいずれかに記載の駆動回路。
【請求項１１】
前記負電位印加回路は、  一端が前記スイッチング素子のゲート電極に接続される負電位印加キャパシタ素子と、  一端が前記負電位印加キャパシタ素子の他端に接続される充電抵抗素子と、  正電位側が前記充電抵抗素子の他端に接続される充電電源と、  一端が前記負電位印加キャパシタ素子の他端に接続される放電抵抗素子と、  導通状態がオン状態とオフ状態で切り替わる二端子の一方が前記放電抵抗素子の他端に接続され、他方が前記充電電源の０電位側に接続される充放電スイッチング素子と、  を有する、請求項１０に記載の駆動回路。
【請求項１２】
前記スイッチング素子の前記二端子間に並列接続される抵抗素子をさらに備える、請求項１〜１１のいずれかに記載の駆動回路。
【請求項１３】
入力電源の正電位側に接続される第１入力端子と、前記入力電源の０電位側に接続される第２入力端子と、を有する第１入力部と、  第１出力端子と、前記第２入力端子に接続される第２出力端子と、を有する第１出力部と、  一端が前記第１出力端子に接続される第１インダクタ素子と、  所定の周期でオン状態とオフ状態とが切り替わる二端子の一方が前記第１入力端子に接続され、他方が前記第１インダクタ素子の他端に接続される第１スイッチング素子と、  前記第１スイッチング素子とは相補的にオン状態とオフ状態とが切り替わる二端子のうちの一方が前記第１インダクタ素子の他端に接続され、他方が前記第２出力端子に接続される第２スイッチング素子と、  を有する降圧チョッパ型電源回路と、  前記第１端子が前記第２スイッチング素子のゲート電極に接続され、前記第２端子が前記第２出力端子に接続される、請求項１〜１２のいずれかに記載の駆動回路と、  を備える電源回路。
【請求項１４】
入力電源の正電位側に接続される第３入力端子と、前記入力電源の０電位側に接続される第４入力端子と、を有する第２入力部と  第３出力端子と、前記第４入力端子に接続される第４出力端子と、を有する第２出力部と、  一端が前記第３入力端子に接続される第２インダクタ素子と、  所定の周期でオン状態とオフ状態とが切り替わる二端子の一方が前記第２インダクタ素子の他端に接続され、他方が前記第４入力端子に接続される第３スイッチング素子と、  前記第３スイッチング素子とは相補的にオン状態とオフ状態とが切り替わる二端子の一方が前記第３出力端子に接続され、他方が前記第２インダクタ素子の他端に接続される第４スイッチング素子と、  を有する昇圧チョッパ型電源回路と、  前記第１端子が前記第４スイッチング素子のゲート電極に接続され、前記第２端子が前記第２インダクタ素子の他端に接続される、請求項１〜１２のいずれかに記載の駆動回路と、  を備える電源回路。
【請求項１５】
入力電源の正電位側に接続される第５入力端子と、前記入力電源の負電位側に接続される第６入力端子と、を有する第３入力部と  第５出力端子を有する第３出力部と、  所定の周期でオン状態とオフ状態とが切り替わる二端子の一方が前記第５入力端子に接続され、他方が前記第５出力端子に接続される第５スイッチング素子と、  所定の周期でオン状態とオフ状態とが切り替わる二端子の一方が前記第５出力端子に接続され、他方が前記第６入力端子に接続される第６スイッチング素子と、  を有する回路を１つのアームとして含むインバータ回路と、  前記第１端子が前記第５スイッチング素子又は前記第６スイッチング素子の少なくとも一方のゲート電極に接続され、ゲート電極に前記第１端子が接続した前記第５スイッチング素子又は前記第６スイッチング素子の二端子の一方に前記第２端子が接続される、請求項１〜１２のいずれかに記載の駆動回路と、  を備える電源回路。
【請求項１６】
第１電源の正電位側に接続される第１入出力端子と、前記第１電源の０電位側に接続される第２入出力端子と、を有する第１入出力部と、  前記第１電源よりも電圧が低い第２電源の正電位側に接続される第３入出力端子と、前記第２電源の０電位側及び前記第２入出力端子に接続される第４入出力端子と、を有する第２入出力部と、  一端が前記第３入出力端子に接続される第３インダクタ素子と、  前記第１電源から前記第２電源へ電力を供給するときに所定の周期でオン状態とオフ状態とが切り替わる二端子の一方が前記第１入出力端子に接続され、他方が前記第３インダクタ素子の他端に接続される第７スイッチング素子と、  前記第２電源から前記第１電源へ電力を供給するときに所定の周期でオン状態とオフ状態とが切り替わる二端子の一方が前記第３インダクタ素子の他端に接続され、他方が前記第２入出力端子に接続される第８スイッチング素子と、  を有する双方向コンバータ回路と、  前記第１端子が前記第７スイッチング素子のゲート電極に接続され、前記第２端子が前記第３インダクタ素子の他端に接続される、請求項１〜１１のいずれかに記載の駆動回路である第１駆動回路と、  前記第１端子が前記第８スイッチング素子のゲート電極に接続され、前記第２端子が前記第２入出力端子に接続される、請求項１〜１１のいずれかに記載の駆動回路である第２駆動回路と、  を備える電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路及び電源回路に関する。
【背景技術】
【０００２】
インバータ装置、ＤＣ−ＤＣコンバータなどの電源装置は、高速なスイッチング動作を実現するために、ＭＯＳＦＥＴなどの電界効果トランジスタ、サイリスタ、などのゲート端子を含む３端子を有する半導体スイッチング素子を備える。電源装置が適切に動作するためには、上記半導体スイッチング素子は、オフ状態であるべきときに確実にオフ状態となり、オン状態であるべきときに確実にオン状態となる必要がある。  【０００３】
一方、所定の閾値以下の電圧をゲート端子に印加するとオフ状態となる半導体スイッチング素子において、ゲート電極に負電圧を印加してこの半導体スイッチング素子を確実にオフ状態とする回路が知られている（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】日本国公開公報：特開２０１３−９０２２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の電源装置において、半導体スイッチング素子に特許文献１などに開示されたゲート電圧を負電圧とする回路を接続しても、当該半導体スイッチング素子が正常に動作しないことがあった。  例えば、ゲート電圧を負電圧とした状態で半導体スイッチがオフ状態となっているときに、サージなどのノイズがゲート端子に入力されることにより、ゲート電圧が上昇することがあった。ゲート電圧が上昇することにより、半導体スイッチング素子が、本来オフ状態となるべきタイミングで確実にはオフ状態とできないことがあった。  【０００６】
その一方、例えば、ゲート電圧を正電圧とした状態で半導体スイッチがオン状態となっているときに、サージなどのノイズがゲート端子に入力されることにより、ゲート電圧が低下することがあった。半導体スイッチング素子のチャネル間の導電性はゲート電圧により決まるので、ゲート電圧が低下することにより、チャネル間の抵抗値が上昇して半導体スイッチング素子が発熱し、当該発熱により半導体スイッチング素子に異常が発生することがあった。また、従来の回路では、上記したノイズ等によるゲート電圧の低下を解消することが困難であった。  【０００７】
本発明は、導通状態を制御するゲート端子を有する半導体スイッチング素子において、ノイズ等によるゲート電圧の変動を抑制することを目的とする。
【課題を解決するための手段】
【０００８】
本願の例示的な一実施形態の駆動回路は、二端子間の導通状態を制御するスイッチング素子の駆動回路である。駆動回路は、第１端子と、第２端子と、第３端子と、電圧出力装置と、電圧保持回路と、キャパシタ素子と、第３ダイオードと、を備える。第１端子は、スイッチング素子のゲート電極に接続される。第２端子は、スイッチング素子の導通状態が制御される二端子のいずれかに接続される。電圧出力装置は、第３端子と第２端子との間に電圧を出力する。  【０００９】
電圧保持回路は、第１端子と第２端子との間に接続される。また、電圧保持回路は、第１ダイオードと、第２ダイオードと、を有する。第１ダイオードは、カソード側が第１端子側に向いている。第２ダイオードは、第１ダイオードに直列接続され、カソード側が第２端子側に向いている。キャパシタ素子は、一端が第１端子に接続され、他端が第３端子に接続されている。第３ダイオードは、カソード側が第３端子に接続され、アノード側が第１端子に接続され、キャパシタ素子と並列接続される。
【発明の効果】
【００１０】
本願の例示的な一実施形態の駆動回路では、ゲート電極にノイズ等が入力された場合に、当該ノイズによるゲート電圧の変動を抑制するための電気的な経路が確保されているので、ノイズ等によるゲート電圧の変動を抑制できる。その結果、半導体スイッチング素子がオン状態又はオフ状態のときにゲート端子にノイズ等が入力されても、当該ノイズ等により半導体スイッチング素子のオン状態又はオフ状態に大きな変化が生じることを抑制できる。
【図面の簡単な説明】
【００１１】
【図１】図１は、駆動回路の構成を示す図である。
【図２】図２は、駆動回路の他の例を示す図である。
【図３】図３は、スイッチング素子がオン状態のときの動作を示す図である。
【図４】図４は、ゲート−ソース間の電圧降下を補填する電流の経路を示す図である。
【図５】図５は、スイッチング素子がオフ状態のときの動作を示す図である。
【図６】図６は、ゲート−ソース間の電圧上昇を抑制する電流の経路を示す図である。
【図７】図７は、駆動回路を降圧チョッパ型電源回路へ適用した場合の適用例を示す図である。
【図８】図８は、駆動回路を昇圧チョッパ型電源回路へ適用した場合の適用例を示す図である。
【図９Ａ】図９Ａは、駆動回路をインバータ回路へ適用した場合の一例を示す図である。
【図９Ｂ】図９Ｂは、駆動回路をインバータ回路へ適用した場合の他の例を示す図である。
【図１０】図１０は、駆動回路を双方向コンバータ回路へ適用した場合の適用例を示す図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら、本発明の実施形態について説明する。なお、本発明の範囲は、以下の実施形態に限定されず、本発明の技術的思想の範囲内で任意に変更可能である。  
【００１３】
（実施の形態１）［１−１．スイッチング素子］  以下、実施の形態１に係る駆動回路１について説明する。まず、駆動回路１にて駆動するスイッチング素子ＳＷについて説明する。スイッチング素子ＳＷは、導電性を有するオン状態と導電性を有しないオフ状態とを切り替え可能な二端子と、当該二端子間の導電性を制御する制御端子と、の三端子を有する半導体素子である。このような半導体素子は、高速なオン状態とオフ状態の切換ができるため、後述するように、電源回路のスイッチング素子として用いられる。  
【００１４】
半導体素子としてのスイッチング素子ＳＷとしては、例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ、ＩＧＢＴ）などがある。  
【００１５】
スイッチング素子ＳＷがＭＯＳＦＥＴの場合、オン状態とオフ状態とが切り替わる二端子は、ソース電極とドレイン電極である。また、ソース−ドレイン間の導電性を制御する制御端子は、ゲート電極である。ソース−ドレイン間の導電性は、ゲート電極に印加される電圧により制御される。  
【００１６】
一方、スイッチング素子ＳＷが絶縁ゲートバイポーラトランジスタの場合、オン状態とオフ状態とが切り替わる二端子は、コレクタ電極とエミッタ電極である。また、コレクタ−エミッタ間の導電性を制御する制御端子は、ゲート電極である。コレクタ−エミッタ間の導電性は、ゲート電極に印加される電圧により制御される。  
【００１７】
本実施形態では、スイッチング素子ＳＷとして、ｎチャネル型のＭＯＳＦＥＴを採用した場合を例にとって駆動回路を説明する。ｎチャネル型のＭＯＳＦＥＴは、ゲート電極とソース電極との間（以後、ゲート−ソース間と呼ぶ）に所定の閾値を超えた正電圧が印加されると、ゲート電極以外の二端子間であるソース電極とドレイン電極との間（以後、ソース−ドレイン間と呼ぶ）が導通した状態、すなわち、オン状態となる。一方、ゲート−ソース間に所定の閾値をより小さい電圧が印加されると、ソース−ドレイン間が非導通状態、すなわち、オフ状態となる。  
【００１８】
なお、以下の説明では、ゲート−ソース間の電圧は、ゲート電極の電位がソース電極の電位よりも高い場合を「正電圧」とする。また、「ＡとＢとの間に正電圧を印加する」とは、Ａの電位がＢの電位よりも高い電圧を、ＡとＢとの間に印加することを意味する。  
【００１９】
［１−２．駆動回路の構成］  次に、図１を用いて、ｎチャネル型のＭＯＳＦＥＴであるスイッチング素子ＳＷを駆動する駆動回路１を説明する。図１は、駆動回路の構成を示す図である。駆動回路１は、接続端子３と、電圧保持回路５と、負電位発生回路７と、電圧出力装置９と、を備える。  
【００２０】
接続端子３は、駆動回路１と駆動する対象であるスイッチング素子ＳＷとを接続するための端子である。接続端子３は、第１端子Ｔ１と、第２端子Ｔ２と、を有する。第１端子Ｔ１は、スイッチング素子ＳＷのゲート電極Ｇに接続される。一方、第２端子Ｔ２は、スイッチング素子ＳＷのソース電極Ｓに接続される。  
【００２１】
電圧保持回路５は、第１端子Ｔ１と第２端子Ｔ２との間に接続された回路である。電圧保持回路５は、第１端子Ｔ１と第２端子Ｔ２との間、すなわち、ゲート−ソース間に印加される電圧を所定の一定値に保持する回路である。具体的には、電圧保持回路５は、第１ダイオードＤ１と、第２ダイオードＤ２と、を有する。電圧保持回路５において、第１ダイオードＤ１と第２ダイオードＤ２は直列接続されている。  
【００２２】
具体的には、第１ダイオードＤ１は、アノード側が第２端子Ｔ２に接続され、カソード側が第２ダイオードＤ２のカソード側に接続される。その結果、第１ダイオードＤ１は、カソード側が第１端子Ｔ１側に向いている。第１ダイオードＤ１は、例えばツェナーダイオードである。  
【００２３】
第１ダイオードＤ１をカソード側からアノード側へ導通させる第１電圧ＶＺ１は、スイッチング素子ＳＷのソース−ドレイン間を導通させるために必要なゲート−ソース間電圧に印加する電圧よりも大きい。具体的には、第１電圧ＶＺ１は、ゲート−ソース間電圧の変動によりソース−ドレイン間の導通状態が変動しない範囲のゲート−ソース間電圧に相当する電圧とすることが好ましい。つまり、第１ダイオードＤ１は、ソース−ドレイン間をオン状態とするゲート−ソース間の閾値電圧よりも十分に高い降伏電圧を有することが好ましい。これにより、第１端子Ｔ１と第２端子Ｔ２との間に正電圧が印加されたときに、スイッチング素子ＳＷのソース−ドレイン間を確実に導通できる。  
【００２４】
第２ダイオードＤ２は、アノード側が第１端子Ｔ１に接続され、カソード側が第１ダイオードＤ１のカソード側に接続される。その結果、第２ダイオードＤ２は、カソード側が第２端子Ｔ２側に向いている。第２ダイオードＤ２は、ｐｎダイオード、ショットキーダイオードなどの一般的なダイオードである。  
【００２５】
負電位発生回路７は、一端が第１端子Ｔ１に接続され、他端が第３端子Ｔ３に接続されている。負電位発生回路７は、電圧出力装置９が第３端子Ｔ３と第２端子Ｔ２との間に０電圧を出力したときに、第１端子Ｔ１と第２端子Ｔ２との間に負電圧を発生する、すなわち、第１端子Ｔ１を負電位とする回路である。負電位発生回路７は、キャパシタ素子Ｃと、第３ダイオードＤ３と、を有する。負電位発生回路７において、キャパシタ素子Ｃと第３ダイオードＤ３は並列接続されている。  
【００２６】
具体的には、キャパシタ素子Ｃは、一端が第１端子Ｔ１及び第３ダイオードＤ３のアノード側に接続され、他端が第３端子Ｔ３及び第３ダイオードＤ３のカソード側に接続される。キャパシタ素子Ｃは、セラミックコンデンサ、フィルムコンデンサ、マイラコンデンサ、電解コンデンサなどの一般的なコンデンサである。  
【００２７】
また、キャパシタ素子Ｃの容量は、スイッチング素子ＳＷのゲート電極Ｇとチャネルとの間に形成される容量成分の容量の１０倍以上であることが好ましい。これにより、例えば、スイッチング素子ＳＷをオフ状態とするために駆動電圧を０Ｖとしたときに、キャパシタ素子Ｃの容量を上記のように大きくすることで、万が一、スイッチング素子ＳＷの電位が高い電極（ドレイン電極Ｄ）からゲート電極Ｇに電流が流れてキャパシタ素子Ｃで当該電流が蓄電されても、それに伴うゲート電極Ｇの電位上昇を抑制できる。つまり、ゲート電極Ｇにノイズが入力されても、そのノイズによりスイッチング素子ＳＷがオフ状態となることを回避できる。  
【００２８】
第３ダイオードＤ３は、アノード側が第１端子Ｔ１及びキャパシタ素子Ｃの一端に接続され、カソード側が第３端子Ｔ３及びキャパシタ素子Ｃの他端に接続される。第１ダイオードＤ１は、例えばツェナーダイオードである。
【００２９】
電圧出力装置９は、第３端子Ｔ３と第２端子Ｔ２に接続され、第３端子Ｔ３と第２端子Ｔ２の間に、スイッチング素子ＳＷをオン状態又はオフ状態とする駆動電圧を出力する。電圧出力装置９は、例えば、スイッチング素子ＳＷのゲート電極Ｇへ印加する駆動電圧を発生するゲートドライバである。電圧出力装置９は、駆動電圧波形を制御する制御回路と、制御回路による制御に基づいて駆動電圧を出力する電圧出力回路と、により構成される。  
【００３０】
電圧出力装置９は、スイッチング素子ＳＷをオン状態とする場合には、第３端子Ｔ３と第２端子Ｔ２との間に正電圧ＶＯＵＴを出力する。一方、スイッチング素子ＳＷをオフ状態とする場合には、第３端子Ｔ３と第２端子Ｔ２との間に０Ｖの電圧を出力する。また、電圧出力装置９は、０ＶとＶＯＵＴの間で変化しＰＷＭ制御されたパルス信号を出力できる。  
【００３１】
電圧出力装置９の上記構成において、制御回路は、ＣＰＵ、記憶装置（ＲＡＭなどの一時記憶装置、ＲＯＭなどの非一時記憶装置）、各種インターフェースを備えるコンピュータシステムにより実現されてもよい。また、駆動電圧の制御は、当該コンピュータシステムにて実行可能なプログラムにより実現されてもよい。当該プログラムは、上記記憶装置に記憶される。  
【００３２】
また、電圧出力装置９は、その機能の一部又は全部が、例えば、ＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ  ｇａｔｅ  ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｉｏｎ  Ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）などにより１チップのハードウェアとして実現されてもよい。  
【００３３】
図１に示すように、スイッチング素子ＳＷのソース−ドレイン間には、第４ダイオードＤ４が並列接続されていてもよい。具体的には、第４ダイオードＤ４のカソード側がドレイン電極Ｄに接続され、アノード側がソース電極Ｓに接続される。また、第４ダイオードＤ４は、ＭＯＳＦＥＴであるスイッチング素子ＳＷの内部に形成された寄生ダイオードであってもよい。  
【００３４】
電圧保持回路５においては、第１ダイオードＤ１のカソード側が第１端子Ｔ１を向いており、第２ダイオードＤ２のカソード側が第２端子Ｔ２を向いていればよい。従って、駆動回路１の変形例として、図２に示すように、第１ダイオードＤ１と第２ダイオードＤ２の接続関係が、図１に示す場合とは逆になっていてもよい。具体的には、第１ダイオードＤ１のカソード側が第１端子Ｔ１に接続され、アノード側が第２ダイオードＤ２のアノード側に接続されてもよい。さらに、第２ダイオードＤ２のカソード側が第２端子Ｔ２に接続され、アノード側が第１ダイオードＤ１のアノード側に接続されてもよい。図２は、駆動回路の他の例を示す図である。  
【００３５】
［１−３．駆動回路の動作］［１−３−１．スイッチング素子がオン状態のときの動作］  次に、上記の図１及び図２に示す構成を有する駆動回路１によるスイッチング素子ＳＷの駆動動作を説明する。まず、図３を用いて、スイッチング素子ＳＷがオン状態のときの動作を説明する。図３は、スイッチング素子がオン状態のときの動作を示す図である。図３に示すように、スイッチング素子ＳＷをオン状態とする場合には、電圧出力装置９は、第３端子Ｔ３と第２端子Ｔ２との間に正電圧ＶＯＵＴを出力する。  
【００３６】
このとき、電流は、図３の太矢印で示すように、（ｉ）電圧出力装置９、（ｉｉ）キャパシタ素子Ｃ、（ｉｉｉ）第２ダイオードＤ２、（ｉｖ）第１ダイオードＤ１、の順に流れる。このとき、第２ダイオードＤ２の順方向電圧を無視すると、第１端子Ｔ１（ゲート電極Ｇ）とソース電極との間の電圧は、第１ダイオードＤ１の存在により、第１ダイオードＤ１の降伏電圧である第１電圧ＶＺ１となっている。この第１電圧ＶＺ１により、ゲート電極Ｇへも電流が流れ、ゲート電極Ｇの電位が上昇し最終的には第１電圧ＶＺ１となる。  
【００３７】
上記のように、第１ダイオードＤ１は、ソース−ドレイン間をオン状態とするゲート−ソース間の閾値電圧よりも十分に高い降伏電圧（第１電圧ＶＺ１）を有するので、第３端子Ｔ３と第２端子Ｔ２との間に正電圧ＶＯＵＴを出力することで、スイッチング素子ＳＷがオン状態となる。  
【００３８】
なお、図３の太矢印に示す方向の電流を流すために、上記の正電圧ＶＯＵＴは、第１電圧ＶＺ１よりも大きく設定されている。さらに、第３ダイオードＤ３に電流をできるだけ流さないように、上記の正電圧ＶＯＵＴは、第１電圧ＶＺ１と、第３ダイオードＤ３をカソード側からアノード側へ導通させる降伏電圧である第２電圧ＶＺ２と、の和ＶＺ１＋ＶＺ２以下に設定されている。  
【００３９】
ここで、第３端子Ｔ３と第２端子Ｔ２との間に正電圧ＶＯＵＴが印加された状態で、例えば、ゲート−ドレイン間に形成された容量結合を介して、サージノイズがゲート電極Ｇに入力されて、ゲート−ソース間の電圧がＶＺ１よりも下がったとする。この場合、第３ダイオードＤ３の存在により、ゲート−ソース間の電圧は、ＶＯＵＴ−ＶＺ２よりも下がらない。  
【００４０】
なぜなら、仮にゲート−ソース間の電圧がＶＯＵＴ−ＶＺ２よりも下がったとしても、この場合には、第３ダイオードＤ３のカソードとアノードとの間に降伏電圧よりも大きい電圧が印加されるからである。その結果、図４の太点線に示すように、当該ノイズによる電圧降下を補填する電流が、電圧出力装置９から第３ダイオードＤ３を通してゲート電極Ｇへ流れるからである。図４は、ゲート−ソース間の電圧降下を補填する電流の経路を示す図である。  
【００４１】
つまり、第３ダイオードＤ３は、ゲート電極Ｇに上記のサージノイズが入力された場合に、当該サージノイズによるゲート−ソース間の電圧の変動を抑制するための電気的な経路を形成している。  
【００４２】
スイッチング素子ＳＷのソース−ドレイン間の導電状態は、ゲート−ソース間に印加された電圧により変化する。従って、ノイズがゲート電極に入力されてもゲート−ソース間の電圧が過剰に低下しないことにより、当該ノイズによりソース−ドレイン間の抵抗値が過剰に上昇することを回避できる。その結果、ゲート電極Ｇに入力されるノイズにより、ソース−ドレイン間に電流が流れても、スイッチング素子ＳＷが過剰に発熱することを抑制できる。
【００４３】
なお、ゲート電極Ｇに入力されたノイズによるソース−ドレイン間の抵抗値の上昇を抑制するために、例えば、電圧出力装置９が出力する正電圧ＶＯＵＴをＶＺ１＋ＶＺ２近傍まで高くするか、及び／又は、第３ダイオードＤ３の降伏電圧（第２電圧ＶＺ２）を低くして、ＶＯＵＴ−ＶＺ２を第１電圧ＶＺ１に近づけることが好ましい。  
【００４４】
［１−３−２．スイッチング素子がオフ状態のときの動作］  次に、図５を用いて、スイッチング素子ＳＷがオフ状態のときの駆動回路１の動作を説明する。図５は、スイッチング素子がオフ状態のときの動作を示す図である。図５に示すように、スイッチング素子ＳＷをオフ状態とする場合には、電圧出力装置９は、第３端子Ｔ３と第２端子Ｔ２との間に０Ｖを出力する。  
【００４５】
このとき、キャパシタ素子Ｃの第３端子Ｔ３に接続された側の電位がＶＯＵＴから０Ｖへと低下する。一方、キャパシタ素子Ｃの第１端子Ｔ１に接続された側の電位は、上記の電位の低下に従って、ＶＺ１−ＶＯＵＴに低下する。この電位の低下により、電流は、図５の太矢印で示すように、ゲート電極Ｇからキャパシタ素子Ｃ、及び、キャパシタ素子Ｃから電圧出力装置９へと流れる。その結果、ゲート電極Ｇの電位は、最終的にＶＺ１−ＶＯＵＴまで低下する。  
【００４６】
上記のように、ＶＯＵＴはＶＺ１よりも大きいので、電圧出力装置９が０Ｖを出力するときに、ゲート電極Ｇの電位、すなわち、ゲート−ソース間の電圧は負電圧となる。このようにして、ゲート−ソース間の電圧を負電圧とすることで、スイッチング素子ＳＷを確実にオフ状態とできる。  
【００４７】
ここで、例えば、第３端子Ｔ３と第２端子Ｔ２との間に０Ｖが印加された状態で、ソース−ドレイン間に大きな電圧の変化が発生したとする。このとき、ゲート−ドレイン間に形成された容量結合を介して、サージノイズがゲート電極Ｇに入力され、ゲート−ソース間の電圧がＶＺ１よりも上昇することがある。しかしながら、容量が大きいキャパシタ素子Ｃの存在により、ゲート−ソース間の電圧の上昇は抑制される。なぜなら、上記のノイズにより発生した電荷はキャパシタ素子Ｃに蓄電されるからである。すなわち、上記のノイズにより発生した電荷をキャパシタ素子Ｃにも蓄電することで、当該電荷をゲート電極Ｇにて形成される容量成分のみで蓄電する場合と比較して、電圧上昇を抑制できるからである。このようにして、駆動回路１は、誤点弧の発生を抑制できる。  
【００４８】
また、例えば、大きなサージノイズが発生しキャパシタ素子Ｃによっても当該ノイズによる電圧上昇を抑制しきれない場合であっても、ゲート−ソース間の電圧は、第３ダイオードＤ３の順方向電圧よりも大きい電圧にはならない。ここで、ダイオードの順方向電圧とは、当該ダイオードをアノード側からカソード側へ導通させるために必要な電圧を言う。  
【００４９】
なぜなら、仮にゲート−ソース間の電圧が第３ダイオードＤ３の順方向電圧よりも上昇したとしても、この場合には、第３ダイオードＤ３のアノードとカソードとの間に順方向電圧よりも大きい電圧が印加されるからである。その結果、図６の太点線に示すように、第３ダイオードＤ３から電圧出力装置９の方向に電流が流れて、キャパシタ素子Ｃ及びゲート電極Ｇの容量成分に電荷が蓄電されないからである。図６は、ゲート−ソース間の電圧上昇を抑制する電流の経路を示す図である。  
【００５０】
つまり、第３ダイオードＤ３は、ゲート電極Ｇに上記のサージノイズが入力された場合に、当該サージノイズによるゲート−ソース間の電圧の変動を抑制するための電気的な経路を形成している。  
【００５１】
一般的に、ダイオードの順方向電圧は降伏電圧よりも低く、第３ダイオードＤ３の順方向電圧は、第１ダイオードＤ１の降伏電圧、すなわち、第１電圧ＶＺ１よりも十分に小さい。従って、ゲート電極Ｇにノイズが入力されてゲート−ソース間の電圧が第３ダイオードＤ３の順方向電圧まで上昇しても、スイッチング素子ＳＷはオフ状態のままである。つまり、ゲート電極Ｇにノイズが入力されることにより、スイッチング素子ＳＷが誤ってオン状態になることを抑制できる。  
【００５２】
［１−４．まとめ］  上記のように、本実施形態の駆動回路１は、ゲート電極Ｇへノイズが入力されても、ゲート−ソース間の電圧が変動することを抑制して、スイッチング素子ＳＷが誤動作することを抑制できる。従って、本実施形態の駆動回路１は、例えば、窒化ガリウム系材料を用いた半導体スイッチング素子、安価なＭＯＳＦＥＴなど、一般的にゲート−ソース間の閾値電圧が低い素子を駆動する回路として有用である。  
【００５３】
［１−５．駆動回路の適用例］［１−５−１．概略］  以下、上記にて説明した駆動回路１を、ＭＯＳＦＥＴ、ＩＧＢＴなどの半導体のスイッチング素子ＳＷが用いられる各種回路に適用した場合を例示する。ＭＯＳＦＥＴ、ＩＧＢＴなどのスイッチング素子ＳＷは、比較的容量の大きな電源回路で用いられることが多いので、以下では、各種電源回路に駆動回路１
を適用した場合を例示する。  
【００５４】
［１−５−２．降圧チョッパ型電源回路への適用例］  まず、図７を用いて、駆動回路１を降圧チョッパ型電源回路１１へ適用した場合の適用例を説明する。図７は、駆動回路を降圧チョッパ型電源回路へ適用した場合の適用例を示す図である。  図７に示すように、降圧チョッパ型電源回路１１は、第１入力部１３と、第１出力部１５と、第１インダクタ素子Ｌ１と、第１スイッチング素子ＳＷ１と、第２スイッチング素子ＳＷ２と、を備える。  
【００５５】
第１入力部１３は、入力電源Ｐｉ１を接続する。入力電源Ｐｉ１は、直流電源であってもよいし、交流電力を全波整流又は半波整流後に平滑化した電力を発生する装置であってもよい。具体的には、第１入力部１３は、入力電源Ｐｉ１の正電位側に接続される第１入力端子Ｉ１と、入力電源Ｐｉ１の０電位側に接続される第２入力端子Ｉ２と、を有する。  
【００５６】
第１出力部１５は、第１出力端子Ｏ１と、第２入力端子Ｉ２に接続される第２出力端子Ｏ２と、を有する。降圧チョッパ型電源回路１１にて駆動する装置（負荷）は、第１出力端子Ｏ１と第２出力端子Ｏ２との間に接続される。
【００５７】
第１インダクタ素子Ｌ１は、一端が第１出力端子Ｏ１に接続される。第１インダクタ素子Ｌ１は、インダクタ成分を有する素子であり、例えばコイルである。  
【００５８】
第１スイッチング素子ＳＷ１は、例えば、ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄを有するＭＯＳＦＥＴである。第１スイッチング素子ＳＷ１のドレイン電極Ｄが第１入力端子Ｉ１に接続され、ソース電極Ｓが第１インダクタ素子Ｌ１の他端に接続される。第１スイッチング素子ＳＷ１のゲート−ソース間には、ゲートドライバ１７が接続される。  
【００５９】
ゲートドライバ１７は、第１スイッチング素子ＳＷ１のゲート−ソース間に、ＰＷＭ制御された所定の周期を有するパルス信号を印加する。ゲートドライバ１７は、上記で説明した電圧出力装置９に対応する装置である。  
【００６０】
第１スイッチング素子ＳＷ１は、降圧チョッパ型電源回路１１において、第１出力端子Ｏ１と第２出力端子Ｏ２との間に出力される電圧値を調整するスイッチング機能を実現する。  
【００６１】
第２スイッチング素子ＳＷ２は、例えば、ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄを有するＭＯＳＦＥＴである。第２スイッチング素子ＳＷ２のドレイン電極Ｄが第１インダクタ素子Ｌ１の他端に接続され、ソース電極Ｓが第２出力端子Ｏ２に接続される。  
【００６２】
第２スイッチング素子ＳＷ２のソース−ドレイン間は、所定のデッドタイムを挟んで、第１スイッチング素子ＳＷ１のソース−ドレイン間とは相補的にオン状態とオフ状態が切り替わる。第２スイッチング素子ＳＷ２は、降圧チョッパ型電源回路１１において、第１スイッチング素子ＳＷ１に対する同期整流機能を実現する。  
【００６３】
また、図７に示すように、第２スイッチング素子ＳＷ２のドレイン電極Ｄは、第１スイッチング素子ＳＷ１を介して、入力電源Ｐｉ１の正電位側に接続されている。  
【００６４】
従って、第２スイッチング素子ＳＷ２がオフ状態のときに第１スイッチング素子ＳＷ１がオフ状態からオン状態へと切り替わるタイミングで、第２スイッチング素子ＳＷ２のドレイン電極Ｄの電位が、入力電源Ｐｉ１の正電位側の電位へと急激に変化する。このドレイン電極Ｄの急激な電位の変化により、ゲート−ドレイン間の容量結合を介して、サージノイズが第２スイッチング素子ＳＷ２のゲート電極Ｇに入力されて、第２スイッチング素子ＳＷ２において誤点弧が発生する可能性がある。  
【００６５】
よって、第２スイッチング素子ＳＷ２のゲート−ソース間には、上記の駆動回路１が接続される。具体的には、駆動回路１の第１端子Ｔ１が第２スイッチング素子ＳＷ２のゲート電極Ｇに接続され、第２端子Ｔ２が第２出力端子Ｏ２に接続される。  
【００６６】
上記の構成の降圧チョッパ型電源回路１１においては、第１スイッチング素子ＳＷ１が当該電源回路のスイッチング機能を実現し、第２スイッチング素子ＳＷ２が当該電源回路の同期整流機能を実現している。これにより、降圧チョッパ型電源回路１１は、入力電源Ｐｉ１の電圧以下であり、ゲートドライバ１７のパルス信号のデューティ比により決定される直流電圧を、第１出力端子Ｏ１と第２出力端子Ｏ２との間に出力できる。  
【００６７】
上記の構成を有する降圧チョッパ型電源回路１１において、当該電源回路の動作前に、駆動回路１により、第２スイッチング素子ＳＷ２のソース−ドレイン間をオン状態とした後にオフ状態とする。その後、第１スイッチング素子ＳＷ１のスイッチング動作を開始することで、降圧チョッパ型電源回路１１の動作を開始する。これにより、誤点弧の発生が懸念される第２スイッチング素子ＳＷ２のゲート−ソース間を予め負電圧として、当該電源回路の動作中に第２スイッチング素子ＳＷ２にて誤点弧が発生することを抑制できる。  
【００６８】
［１−５−３．昇圧チョッパ型電源回路への適用例］  次に、図８を用いて、駆動回路１を昇圧チョッパ型電源回路２１へ適用した場合の適用例を説明する。図８は、駆動回路を昇圧チョッパ型電源回路へ適用した場合の適用例を示す図である。  図８に示すように、昇圧チョッパ型電源回路２１は、第２入力部２３と、第２出力部２５と、第２インダクタ素子Ｌ２と、第３スイッチング素子ＳＷ３と、第４スイッチング素子ＳＷ４と、を備える。  
【００６９】
第２入力部２３は、入力電源Ｐｉ２を接続する。入力電源Ｐｉ２は、直流電源であってもよいし、交流電力を全波整流又は半波整流後に平滑化した電力を発生する装置であってもよい。具体的には、第２入力部２３は、入力電源Ｐｉ２の正電位側に接続される第３入力端子Ｉ３と、入力電源Ｐｉ２の０電位側に接続される第４入力端子Ｉ４と、を有する。  
【００７０】
第２出力部２５は、第３出力端子Ｏ３と、第４入力端子Ｉ４に接続される第４出力端子Ｏ４と、を有する。昇圧チョッパ型電源回路２１にて駆動する装置（負荷）は、第３出力端子Ｏ３と第４出力端子Ｏ４との間に接続される。
【００７１】
第２インダクタ素子Ｌ２は、一端が第３入力端子Ｉ３に接続される。第２インダクタ素子Ｌ２は、インダクタ成分を有する素子であり、例えばコイルである。  
【００７２】
第３スイッチング素子ＳＷ３は、例えば、ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄを有するＭＯＳＦＥＴである。第３スイッチング素子ＳＷ３のドレイン電極Ｄが第２インダクタ素子Ｌ２の他端に接続され、ソース電極Ｓが第４入力端子Ｉ４に接続される。第３スイッチング素子ＳＷ３のゲート−ソース間には、ゲートドライバ２７が接続される。  
【００７３】
ゲートドライバ２７は、第３スイッチング素子ＳＷ３のゲート−ソース間に、ＰＷＭ制御された所定の周期を有するパルス信号を印加する。ゲートドライバ２７は、上記で説明した電圧出力装置９に対応する装置である。  
【００７４】
第３スイッチング素子ＳＷ３は、昇圧チョッパ型電源回路２１において、第３出力端子Ｏ３と第４出力端子Ｏ４との間に出力される電圧値を調整するスイッチング機能を実現する。  
【００７５】
第４スイッチング素子ＳＷ４は、例えば、ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄを有するＭＯＳＦＥＴである。第４スイッチング素子ＳＷ４のドレイン電極Ｄが第３出力端子Ｏ３に接続され、ソース電極Ｓが第２インダクタ素子Ｌ２の他端に接続される。  
【００７６】
第４スイッチング素子ＳＷ４のソース−ドレイン間は、所定のデッドタイムを挟んで、第３スイッチング素子ＳＷ３のソース−ドレイン間とは相補的にオン状態とオフ状態が切り替わる。第４スイッチング素子ＳＷ４は、昇圧チョッパ型電源回路２１において、第３スイッチング素子ＳＷ３に対する同期整流機能を実現する。  
【００７７】
また、図８に示すように、第４スイッチング素子ＳＷ４のソース電極Ｓは、第３スイッチング素子ＳＷ３を介して、入力電源Ｐｉ２の０電位側に接続されている。また、当該ソース電極Ｓは、第２インダクタ素子Ｌ２を介して、入力電源Ｐｉ２の正電位側に接続されている。  
【００７８】
従って、第４スイッチング素子ＳＷ４がオフ状態のときに第３スイッチング素子ＳＷ３がオフ状態からオン状態へと切り替わるタイミングで、第４スイッチング素子ＳＷ４のソース電極Ｓの電位が、入力電源Ｐｉ２の正電位側の電位よりも高い電位から、０電位近くまで急激に変化する。その結果、ソース−ドレイン間の電圧が急激に変化する。このソース−ドレイン間の電圧の急激な変化により、ゲート−ドレイン間の容量結合を介して、サージノイズが第４スイッチング素子ＳＷ４のゲート電極Ｇに入力されて、第４スイッチング素子ＳＷ４において誤点弧が発生する可能性がある。  
【００７９】
よって、第４スイッチング素子ＳＷ４のゲート−ソース間には、上記の駆動回路１が接続される。具体的には、駆動回路１の第１端子Ｔ１が第４スイッチング素子ＳＷ４のゲート電極Ｇに接続され、第２端子Ｔ２が第２インダクタ素子Ｌ２の他端に接続される。  
【００８０】
上記の構成の昇圧チョッパ型電源回路２１においては、第３スイッチング素子ＳＷ３が当該電源回路のスイッチング機能を実現し、第４スイッチング素子ＳＷ４が当該電源回路の同期整流機能を実現している。これにより、昇圧チョッパ型電源回路２１は、入力電源Ｐｉ２の電圧以上であり、ゲートドライバ２７のパルス信号のデューティ比により決定される直流電圧を、第３出力端子Ｏ３と第４出力端子Ｏ４との間に出力できる。  
【００８１】
上記の構成を有する昇圧チョッパ型電源回路２１において、当該電源回路の動作前に、駆動回路１により、第４スイッチング素子ＳＷ４のソース−ドレイン間をオン状態とした後にオフ状態とする。その後、第３スイッチング素子ＳＷ３のスイッチング動作を開始することで、昇圧チョッパ型電源回路２１の動作を開始する。これにより、誤点弧の発生が懸念される第４スイッチング素子ＳＷ４のゲート−ソース間を予め負電圧として、当該電源回路の動作中に第４スイッチング素子ＳＷ４にて誤点弧が発生することを抑制できる。  
【００８２】
［１−５−４．インバータ回路への適用例］  次に、図９Ａ及び図９Ｂを用いて、駆動回路１をインバータ回路３１へ適用した場合の適用例を説明する。図９Ａは、駆動回路をインバータ回路へ適用した場合の一例を示す図である。図９Ｂは、駆動回路をインバータ回路へ適用した場合の他の例を示す図である。  図９Ａ及び図９Ｂに示すように、インバータ回路３１は、第３入力部３３と、第３出力部３５と、第５スイッチング素子ＳＷ５と、第６スイッチング素子ＳＷ６と、を備える。なお、図９Ａ及び図９Ｂにおいては、説明を簡単にするため、インバータ出力１相分のアームの回路構成のみを示している。従って、例えば、３相のインバータ回路は、３つのインバータ回路３１を含んでいる。３相のインバータ回路においては、３つのインバータ回路３１が入力電源Ｐｉ３に対して並列接続される。  
【００８３】
第３入力部３３は、入力電源Ｐｉ３を接続する。入力電源Ｐｉ３は、直流電源であってもよいし、交流電力を全波整流又は半波整流後に平滑化した電力を発生する装置であってもよい。具体的には、第３入力部３３は、入力電源Ｐｉ３の正電位側に接続される第５入力端子Ｉ５と、入力電源Ｐｉ３の負電位側に接続される第６入力端子Ｉ６と、を有する。なお、入力電源Ｐｉ３の負電位側は、０電位であってもよいし、０電位より低い電位であってもよい。  
【００８４】
第３出力部３５は、インバータ回路３１にて駆動する装置（負荷）の１つの電力入力端子に接続される第５出力端子Ｏ５を有する。  
【００８５】
第５スイッチング素子ＳＷ５は、例えば、ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄを有するＭＯＳＦＥＴである。第５スイッチング素子Ｓ
Ｗ５のドレイン電極Ｄが第５入力端子Ｉ５に接続され、ソース電極Ｓが第５出力端子Ｏ５に接続される。  
【００８６】
第６スイッチング素子ＳＷ６は、例えば、ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄを有するＭＯＳＦＥＴである。第６スイッチング素子ＳＷ６のドレイン電極Ｄが第５出力端子Ｏ５に接続され、ソース電極Ｓが第６入力端子Ｉ６に接続される。  
【００８７】
上記構成を有するインバータ回路３１においては、第５スイッチング素子ＳＷ５のソース−ドレイン間をオン状態とオフ状態とで所定の周期にて切り換るとともに、同一相のインバータ回路３１の第６スイッチング素子ＳＷ６のソース−ドレイン間は、所定のデッドタイムを挟んで、第５スイッチング素子ＳＷ５のソース−ドレイン間とは相補的にオン状態とオフ状態とが切り換えられる。第５スイッチング素子ＳＷ５のオン状態の比率が高い場合には、入力電源Ｐｉ３側から第５出力端子Ｏ５側へと電流が流れ、第５スイッチング素子ＳＷ５のオン状態の比率が小さい場合には、第５出力端子Ｏ５側から入力電源Ｐｉ３側へと電流が流れる。  
【００８８】
従って、インバータ回路３１において、入力電源Ｐｉ３側から第５出力端子Ｏ５側へと電流が流れている状態で第５スイッチング素子ＳＷ５がオフ状態からオン状態に切り替わったときに、オフ状態にある第６スイッチング素子ＳＷ６のソース−ドレイン間の電圧が大きく変化し、第６スイッチング素子ＳＷ６側で誤点弧が発生する可能性がある。  
【００８９】
その一方、第５出力端子Ｏ５側から入力電源Ｐｉ３側へと電流が流れている状態で第６スイッチング素子ＳＷ６がオフ状態からオン状態に切り替わったときに、オフ状態にある第５スイッチング素子ＳＷ５のソース−ドレイン間の電圧が大きく変化し、第５スイッチング素子ＳＷ５側で誤点弧が発生する可能性がある。  
【００９０】
従って、図９Ａ及び図９Ｂに示すインバータ回路３１では、ハイサイドである第５スイッチング素子ＳＷ５、及び、ローサイドである第６スイッチング素子ＳＷ６ともに、上記の駆動回路１が接続されていることが好ましい。これにより、このインバータ回路３１においては、第５スイッチング素子ＳＷ５のゲート電極Ｇに対してＰＷＭ制御された電圧を印加してインバータ回路３１を動作させた場合、及び、第６スイッチング素子ＳＷ６のゲート電極Ｇに対してＰＷＭ制御された電圧を印加してインバータ回路３１を動作させた場合の両方において、他方のスイッチング素子で誤点弧が発生することを抑制できる。  
【００９１】
また、図９Ａ及び図９Ｂに示すように、インバータ回路３１は、抵抗素子Ｒ１を含んでいる。図９Ａに示すインバータ回路３１では、抵抗素子Ｒ１の一端が第５出力端子Ｏ５に接続され、他端が第６入力端子Ｉ６に接続されることで、抵抗素子Ｒ１が第６スイッチング素子ＳＷ６のソース−ドレイン間に並列接続される。これにより、インバータ回路３１が動作していないときに、第６スイッチング素子ＳＷ６のソース電極Ｓの電位とドレイン電極Ｄの電位とをほぼ同じとできる。  
【００９２】
図９Ａに示すインバータ回路３１においては、このインバータ回路３１の動作前に、第６スイッチング素子ＳＷ６のソース−ドレイン間をオン状態とした後にオフ状態として、第６スイッチング素子ＳＷ６のゲート−ソース間を負電圧とする。その後に、インバータ回路３１を動作させる。  
【００９３】
抵抗素子Ｒ１が第６スイッチング素子ＳＷ６のソース−ドレイン間に並列接続されることで、上記のインバータ回路３１の動作前に行う第６スイッチング素子ＳＷ６のオン動作の際に、第５スイッチング素子ＳＷ５において誤点弧が発生することを抑制できる。なぜなら、上記のインバータ回路３１の動作前に行う第６スイッチング素子ＳＷ６のオン動作の際に、第６スイッチング素子ＳＷ６のドレイン電極Ｄに接続された第５スイッチング素子ＳＷ５のソース電極Ｓの電位がほとんど変化しないからである。その結果、第５スイッチング素子ＳＷ５に誤点弧を起こさせることなく、第６スイッチング素子ＳＷ６のゲート−ソース間を負電圧とすることができるからである。  
【００９４】
しかる後に、インバータ回路３１の動作が開始されるが、その際には、第５スイッチング素子ＳＷ５のソース−ドレイン間をオン状態とする動作より開始することが好ましい。第６スイッチング素子ＳＷ６は、上述の通りすでにゲート−ソース間が負電圧となっているため、誤点弧の発生が抑制されているからである。また、次に第５スイッチング素子ＳＷ５をオフ状態とすることで、第５スイッチング素子ＳＷ５のオフ状態におけるゲート−ソース間も負電圧とすることができるからである。  
【００９５】
上記の動作により、以降のインバータ回路３１の動作において、第５スイッチング素子ＳＷ５も第６スイッチング素子ＳＷ６も共に誤点弧が発生しにくくなるので、信頼性の高いインバータ回路３１の動作を実現することができる。  
【００９６】
一方、図９Ｂに示すインバータ回路３１では、抵抗素子Ｒ１の一端が第５出力端子Ｏ５に接続され、他端が第５入力端子Ｉ５に接続されることで、抵抗素子Ｒ１が第５スイッチング素子ＳＷ５のソース−ドレイン間に並列接続される。これにより、インバータ回路３１が動作していないときに、第５スイッチング素子ＳＷ５のソース電極Ｓの電位とドレイン電極Ｄの電位とをほぼ同じとできる。  
【００９７】
図９Ｂに示すインバータ回路３１においては、このインバータ回路３１の動作前に、第５スイッチング素子ＳＷ５のソース−ドレイン間をオン状態とした後にオフ状態として、第５スイッチング素子ＳＷ５のゲート−ソース間を負電圧とする。その後に、インバータ回路３１を動作させる。  
【００９８】
抵抗素子Ｒ１が第５スイッチング素子ＳＷ５のソース−ドレイン間に並列接続されることで、インバータ回路３１の動作前に行う第５スイッチング素子ＳＷ５のオン動作の際に、第６スイッチング素子ＳＷ６において誤点弧が発生することを抑制できる。なぜなら、インバータ回路３１の動作前に行う第５スイッチング素子ＳＷ５のオン動作の際に、第５スイッチング素子ＳＷ５のソース電極Ｓに接続された第６スイッチング素子ＳＷ６のドレイン電極Ｄの電位がほとんど変化しないからである。その結果、第６スイッチング素子ＳＷ６に誤点弧を起こさせることなく、第５スイッチング素子ＳＷ５のゲート−ソース間を負電圧とすることができるからである。  
【００９９】
しかる後に、インバータ回路３１の動作が開始されるが、その際には、第６スイッチング素子ＳＷ６のソース−ドレイン間をオン状態とする動作より開始することが好ましい。第５スイッチング素子ＳＷ５は、上述の通りすでにゲート−ソース間が負電圧となっているため、誤点弧の発生が抑制されているからである。また、次に第６スイッチング素子ＳＷ６をオフ状態とすることで、第６スイッチング素子ＳＷ６のオフ状態におけるゲート−ソース間も負電圧とすることができるからである。  
【０１００】
上記の動作により、以降のインバータ回路３１の動作において、第５スイッチング素子ＳＷ５も第６スイッチング素子ＳＷ６も共に誤点弧が発生しにくくなるので、信頼性の高いインバータ回路３１の動作を実現することができる。  
【０１０１】
なお、上記の抵抗素子Ｒ１は、第５スイッチング素子ＳＷ５のソース−ドレイン間と第６スイッチング素子ＳＷ６のソース−ドレイン間の両方に並列接続されていてもよい。  
【０１０２】
また、上記の抵抗素子Ｒ１は、第５出力端子Ｏ５に接続される負荷が有するインピーダンスよりも十分に大きな抵抗値を有することが好ましい。例えば、第５出力端子Ｏ５に接続される負荷がモータである場合には、例えば、１００ｋΩ〜２００ｋΩ程度の抵抗値を有することが好ましい。これにより、抵抗素子Ｒ１の存在がインバータ回路３１の動作に影響することを抑制できる。  
【０１０３】
［１−５−５．双方向コンバータ回路への適用例］  次に、図１０を用いて、駆動回路１を双方向コンバータ回路４１へ適用した場合の適用例を説明する。図１０は、駆動回路を双方向コンバータ回路へ適用した場合の適用例を示す図である。  図１０に示すように、双方向コンバータ回路４１は、第１入出力部４３と、第２入出力部４５と、第３インダクタ素子Ｌ３と、第７スイッチング素子ＳＷ７と、第８スイッチング素子ＳＷ８と、を備える。  
【０１０４】
第１入出力部４３は、第１電源Ｐ１を接続する。第１電源Ｐ１は、例えば、二次電池である。具体的には、第１入出力部４３は、第１電源Ｐ１の正電位側に接続される第１入出力端子ＩＯ１と、第１電源Ｐ１の０電位側に接続される第２入出力端子ＩＯ２と、を有する。  
【０１０５】
第２入出力部４５は、第２電源Ｐ２を接続する。第２電源Ｐ２は、例えば、第１電源Ｐ１の電圧よりも低い電圧を有する二次電池である。具体的には、第２入出力部４５は、第２電源Ｐ２の正電位側に接続される第３入出力端子ＩＯ３と、第２電源Ｐ２の０電位側及び第２入出力端子ＩＯ２に接続される第４入出力端子ＩＯ４と、を有する。  
【０１０６】
第３インダクタ素子Ｌ３は、一端が第３入出力端子ＩＯ３に接続される。第３インダクタ素子Ｌ３は、インダクタ成分を有する素子であり、例えばコイルである。  
【０１０７】
第７スイッチング素子ＳＷ７は、例えば、ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄを有するＭＯＳＦＥＴである。第７スイッチング素子ＳＷ７のドレイン電極Ｄが第１入出力端子ＩＯ１に接続され、ソース電極Ｓが第３インダクタ素子Ｌ３の他端に接続される。  
【０１０８】
第８スイッチング素子ＳＷ８は、例えば、ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄを有するＭＯＳＦＥＴである。第８スイッチング素子ＳＷ８のドレイン電極Ｄが第３インダクタ素子Ｌ３の他端に接続され、ソース電極Ｓが第２入出力端子ＩＯ２に接続される。  
【０１０９】
上記の回路において、第７スイッチング素子ＳＷ７のソース−ドレイン間にてオン状態とオフ状態とを所定の周期にて切り換え、第８スイッチング素子ＳＷ８のソース−ドレイン間にて、所定のデットタイムを挟んで第７スイッチング素子ＳＷ７とは相補的にオン状態とオフ状態とを切り換えることで、双方向コンバータ回路４１は、降圧チョッパ型電源として機能する。その結果、第１電源Ｐ１から第２電源Ｐ２への電力供給がなされる。  
【０１１０】
すなわち、上記の場合、第７スイッチング素子ＳＷ７は、第３入出力端子ＩＯ３と第４入出力端子ＩＯ４との間に出力する電圧値を決定するスイッチング機能を実現する。その一方、第８スイッチング素子ＳＷ８は、第７スイッチング素子ＳＷ７に対する同期整流機能を実現する。  
【０１１１】
上記のように、双方向コンバータ回路４１が降圧チョッパ型電源として機能する場合には、同期整流機能を実現する第８スイッチング素子ＳＷ８側で誤点弧が発生する可能性がある。そのため、上記の駆動回路１が、第８スイッチング素子ＳＷ８のゲート−ソース間に接続される。具体的には、駆動回路１の第１端子Ｔ１が第８スイッチング素子ＳＷ８のゲート電極Ｇに接続され、第２端子Ｔ２が第２入出力端子ＩＯ２に接続される。以後、第８スイッチング素子ＳＷ８に接続される駆動回路１を「第２駆動回路１ｂ」と呼ぶ。  
【０１１２】
その一方、第８スイッチング素子ＳＷ８のソース−ドレイン間にてオン状態とオフ状態とを所定の周期にて切り換え、第７スイッチング素子ＳＷ７のソース−ドレイン間にて、所定のデットタイムを挟んで第８スイッチング素子ＳＷ８とは相補的にオン状態とオフ状態とを切り換えることで、双方向コンバータ回路４１は、昇圧チョッパ型電源として機能する。その結果、第２電源Ｐ２から第１電源Ｐ１への電力供給がなされる。  
【０１１３】
すなわち、上記の場合、第８スイッチング素子ＳＷ８は、第１入出力端子ＩＯ１と第２入出力端子ＩＯ２との間に出力する電圧値を決定するスイッチング機能を実現する。その一方、第７スイッチング素子ＳＷ７は、第８スイッチング素子ＳＷ８に対する同期整流機能を実現する。  
【０１１４】
上記のように、双方向コンバータ回路４１が昇圧チョッパ型電源として機能する場合には、同期整流機能を実現する第７スイッチング素子ＳＷ７側で誤点弧が発生する可能性がある。そのため、上記の駆動回路１が、第７スイッチング素子ＳＷ７のゲート−ソース間にも接続される。具体的には、駆動回路１の第１端子Ｔ１が第７スイッチング素子ＳＷ７のゲート電極Ｇに接続され、第２端子Ｔ２が第３インダクタ素子Ｌ３の他端に接続される。以後、第７スイッチング素子ＳＷ７に接続される駆動回路１を「第１駆動回路１ａ」と呼ぶ。  
【０１１５】
上記の双方向コンバータ回路４１においても、第７スイッチング素子ＳＷ７及び第８スイッチング素子ＳＷ８における誤点弧の発生を抑制するため、双方向コンバータ回路４１の動作前に、いずれかのスイッチング素子のゲート−ソース間を負電圧としておくことが好ましい。  
【０１１６】
しかしながら、双方向コンバータ回路４１においては、他の電源回路と異なり、いずれかのスイッチング素子のゲート−ソース間を負電圧とするために、当該スイッチング素子のソース−ドレイン間をオン状態とした後にオフ状態としようとすると、他方のスイッチング素子において誤点弧が発生する可能性がある。  
【０１１７】
具体的には、第８スイッチング素子ＳＷ８をオン状態とすると、第３インダクタ素子Ｌ３を介して第２電源Ｐ２の正電位側に接続された第７スイッチング素子ＳＷ７のソース電極Ｓの電位が、第２電源Ｐ２の正電位から０電位へと変化する。その結果、第７スイッチング素子ＳＷ７のソース−ドレイン間の電圧が第２電源Ｐ２の電圧分急激に変化し、第７スイッチング素子ＳＷ７において誤点弧が発生する可能性がある。  
【０１１８】
その一方、第７スイッチング素子ＳＷ７をオン状態とすると、第８スイッチング素子ＳＷ８のドレイン電極Ｄの電位が、第２電源Ｐ２の正電位から第１電源Ｐ１の正電位へと変化する。その結果、第８スイッチング素子ＳＷ８のソース−ドレイン間の電圧が第２電源Ｐ２の電圧から第１電源Ｐ１の電圧に急激に変化し、第８スイッチング素子ＳＷ８において誤点弧が発生する可能性がある。  
【０１１９】
従って、双方向コンバータ回路４１においては、図１０に示すような負電位印加回路４７をいずれかのスイッチング素子のゲート−ソース間に接続し、負電位印加回路４７により当該ゲート−ソース間を負電圧にする。これにより、双方向コンバータ回路４１の動作前に、第７スイッチング素子ＳＷ７及び第８スイッチング素子ＳＷ８において誤点弧を発生させることなく、いずれかのスイッチング素子のゲート−ソース間を負電圧とできる。  
【０１２０】
なお、図１０に示す双方向コンバータ回路４１においては、第８スイッチング素子ＳＷ８のゲート−ソース間に負電位印加回路４７が接続されているが、負電位印加回路４７を第７スイッチング素子ＳＷ７のゲート−ソース間に接続してもよい。  
【０１２１】
［１−５−６．負電位印加回路］  以下、図１０を用いて、負電位印加回路４７の構成例、及び、負電位印加回路４７を用いてゲート電極Ｇを負電位にする方法を説明する。まず、負電位印加回路４７の構成を説明する。図１０に示すように、負電位印加回路４７は、負電位印加キャパシタ素子Ｃ１と、充電抵抗素子Ｒ２と、放電抵抗素子Ｒ３と、充電電源Ｐ３と、充放電スイッチング素子ＳＷ９と、を有する。  
【０１２２】
負電位印加キャパシタ素子Ｃ１は、一端が負電位印加回路４７を接続したスイッチング素子のゲート電極Ｇに接続され、他端が充電抵抗素子Ｒ２を介して充電電源Ｐ３の正電位側に接続される。なお、図１０において、負電位印加回路４７を接続したスイッチング素子は、第８スイッチング素子ＳＷ８である。負電位印加キャパシタ素子Ｃ１は、例えば、セラミックコンデンサ、フィルムコンデンサ、マイラコンデンサ、電解コンデンサなどの一般的なコンデンサである。  
【０１２３】
充電抵抗素子Ｒ２は、一端が負電位印加キャパシタ素子Ｃ１の他端に接続され、他端が充電電源Ｐ３の正電位側に接続される。充電電源Ｐ３は、例えば、直流電池、直流電源装置、などである。充電電源Ｐ３として、例えば、ゲートドライバ、駆動回路１の電圧出力装置９の駆動電源を用いて、他の装置と電源を共有してもよい。  
【０１２４】
放電抵抗素子Ｒ３は、一端が負電位印加キャパシタ素子Ｃ１の他端に接続され、他端が充放電スイッチング素子ＳＷ９のドレイン電極Ｄに接続される。充放電スイッチング素子ＳＷ９は、例えば、ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄを有するＭＯＳＦＥＴである。上記のように、充放電スイッチング素子ＳＷ９のドレイン電極Ｄは、放電抵抗素子Ｒ３の他端に接続される。ソース電極Ｓは、充電電源Ｐ３の０電位側に接続される。  
【０１２５】
充放電スイッチング素子ＳＷ９のゲート−ソース間には、ゲートドライバ４９が接続されている。例えば、充放電スイッチング素子ＳＷ９がｎチャネルのＭＯＳＦＥＴの場合には、ゲートドライバから正電圧を出力することで、充放電スイッチング素子ＳＷ９のソース−ドレイン間をオン状態とできる。一方、ゲートドライバから０Ｖを出力することで、充放電スイッチング素子ＳＷ９のソース−ドレイン間をオフ状態とできる。  
【０１２６】
上記の電源回路に用いられる第１スイッチング素子ＳＷ１〜第８スイッチング素子ＳＷ８が高速スイッチング動作可能な素子である一方、充放電スイッチング素子ＳＷ９は高速にスイッチング動作が不要である。従って、充放電スイッチング素子ＳＷ９には、安価なスイッチング素子を用いることができる。また、ゲートドライバ４９は、高周波数のパルス信号を出力する必要がなく、パルス信号のデューティ比を可変とする必要もないので、安価な装置とできる。  
【０１２７】
上記の構成を有する負電位印加回路４７を用いて、以下のようにしてゲート電極Ｇを負電位、すなわち、ゲート−ソース間を負電圧とできる。最初に、負電位印加回路４７を接続したスイッチング素子に接続された駆動回路１の電圧出力装置９から０Ｖを出力する。次に、充電抵抗素子Ｒ２を介して、負電位印加キャパシタ素子Ｃ１を充電する。この結果、負電位印加キャパシタ素子Ｃ１のゲート電極Ｇに接続された側の電位が０電位近傍となり、充電抵抗素子Ｒ２に接続された側が充電電源Ｐ３の正電位と同じ電位となった状態で、負電位印加キャパシタ素子Ｃ１に蓄電される。  
【０１２８】
その後、充放電スイッチング素子ＳＷ９のソース−ドレイン間をオン状態とすると、負電位印加キャパシタ素子Ｃ１の正電位となった側が、放電抵抗素子Ｒ３及び充放電スイッチング素子ＳＷ９を介して、充電電源Ｐ３の０電位側に接続され、最終的に０電位へと変化する。  
【０１２９】
上記の電位の変化に従って、負電位印加キャパシタ素子Ｃ１のゲート電極Ｇに接続された側の電位が０電位近傍から負電位へと変化する。このようにして、負電位印加回路４７が接続されたスイッチング素子のゲート電極Ｇを負電位とできる。  
【０１３０】
（その他実施形態）  以上のように、本出願において開示する技術の例示として、上記実施形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行うことは可能である。そこで、以下、他の実施の形態を例示する。  
【０１３１】
［１］  駆動回路１の第３ダイオードＤ３の降伏電圧及び順方向電圧は、低い方が好ましい。例えば、第３ダイオードＤ３の降伏電圧は、５Ｖよりも小さい方が好ましい。  
【０１３２】
［２］  インバータ回路３１において、駆動回路１が接続されたスイッチング素子のソース−ドレイン間に並列接続された抵抗素子Ｒ１は、インバータ回路３１以外の他の電源回路においても同様に設けることができる。例えば、図７に示す降圧チョッパ型電源回路１１においては、駆動回路１が接続された第２スイッチング素子ＳＷ２のソース−ドレイン間に抵抗素子Ｒ１を並列接続できる。  また、図８に示す昇圧チョッパ型電源回路２１においては、駆動回路１が接続された第４スイッチング素子ＳＷ４のソース−ドレイン間に抵抗素子Ｒ１を並列接続できる。  
【０１３３】
［３］  駆動回路１において厳密な電圧制御をするために、第１ダイオードＤ１及び第３ダイオードＤ３はツェナーダイオードとすることが好ましいが、一般的なダイオードを用いることもできる。  
【０１３４】
［４］  図１０を用いて説明した負電位印加回路４７は、双方向コンバータ回路４１のスイッチング素子だけでなく、他の電源回路などのスイッチング素子に対しても使用できる。
【符号の説明】
【０１３５】
１     駆動回路１ａ   第１駆動回路１ｂ   第２駆動回路３     接続端子５     電圧保持回路７     負電位発生回路９     電圧出力装置１１   降圧チョッパ型電源回路１３   第１入力部１５   第１出力部１７   ゲートドライバ２１   昇圧チョッパ型電源回路２３   第２入力部２５   第２出力部２７   ゲートドライバ３１   インバータ回路３３   第３入力部３５   第３出力部４１   双方向コンバータ回路４３   第１入出力部４５   第２入出力部４７   負電位印加回路４９   ゲートドライバＣ     キャパシタ素子Ｃ１   負電位印加キャパシタ素子Ｄ１   第１ダイオードＤ２   第２ダイオードＤ３   第３ダイオードＤ４   第４ダイオードＩ１   第１入力端子Ｉ２   第２入力端子Ｉ３   第３入力端子Ｉ４   第４入力端子Ｉ５   第５入力端子Ｉ６   第６入力端子ＩＯ１ 第１入出力端子ＩＯ２ 第２入出力端子ＩＯ３ 第３入出力端子ＩＯ４ 第４入出力端子Ｌ１   第１インダクタ素子Ｌ２   第２インダクタ素子Ｌ３   第３インダクタ素子Ｏ１   第１出力端子Ｏ２   第２出力端子Ｏ３   第３出力端子Ｏ４   第４出力端子Ｏ５   第５出力端子Ｐ１   第１電源Ｐ２   第２電源Ｐ３   充電電源Ｐｉ１〜Ｐｉ３       入力電源Ｒ１   抵抗素子Ｒ２   充電抵抗素子Ｒ３   放電抵抗素子ＳＷ   スイッチング素子ＳＷ１ 第１スイッチング素子ＳＷ２ 第２スイッチング素子ＳＷ３ 第３スイッチング素子ＳＷ４ 第４スイッチング素子ＳＷ５ 第５スイッチング素子ＳＷ６ 第６スイッチング素子ＳＷ７ 第７スイッチング素子ＳＷ８ 第８スイッチング素子ＳＷ９ 充放電スイッチング素子Ｔ１   第１端子Ｔ２   第２端子Ｔ３   第３端子ＶＯＵＴ      正電圧ＶＺ１ 第１電圧ＶＺ２ 第２電圧
【図１】
2020032062.tif 000003
【図２】
2020032062.tif 000004
【図３】
2020032062.tif 000005
【図４】
2020032062.tif 000006
【図５】
2020032062.tif 000007
【図６】
2020032062.tif 000008
【図７】
2020032062.tif 000009
【図８】
2020032062.tif 000010
【図９Ａ】
2020032062.tif 000011
【図９Ｂ】
2020032062.tif 000012
【図１０】
2020032062.tif 000013
【国際調査報告】
2020032062.tif 000014
2020032062.tif 000015
2020032062.tif 000016
2020032062.tif 000017