【手続補正書】
【提出日】平成21年4月6日(2009.4.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
プロセッサであって、
複数のキャッシュラインを記録するように構成されたデータメモリおよび複数のタグを記録するように構成されたタグメモリを含むキャッシュを有し、前記複数のタグの各々は、前記複数のキャッシュラインの各々の１つに対応しているものであり、
複数の仮想ページを識別する仮想アドレスの複数のページ部を記録するように構成された第１の変換索引バッファ（ＴＬＢ）を有し、前記複数の仮想ページを識別する仮想アドレスのための物理アドレス変換が前記第１ＴＬＢに記録されており、
前記第１ＴＬＢに接続されたタグ回路を有し、前記タグ回路は、前記キャッシュに記録されるとともに前記複数の仮想ページ内に記録される複数のキャッシュラインのうちの１つもしくはそれ以上のキャッシュラインを識別するように構成されており、前記タグ回路は、前記タグ回路によって識別された複数のキャッシュラインのうちの前記１つもしくはそれ以上のキャッシュラインに対応する１つもしくはそれ以上の仮想アドレスのページ内の部分を記録するように構成されており、さらに、前記タグ回路は、ヒットを検出するために前記１つもしくはそれ以上の仮想アドレスの前記ページ内の部分を前記第１仮想アドレスの対応するページ内の部分と比較するように構成されており、
前記第１ＴＬＢの第１仮想アドレスによるヒットと、前記タグ回路の前記第１仮想アドレスによるヒットとに応じて、前記タグ回路は、前記キャッシュの前記タグメモリの読み出しを阻止するように構成されている、
プロセッサ。
【請求項２】
前記第１ＴＬＢの第１仮想アドレスによるヒットと前記タグ回路の前記第１仮想アドレスによるミスとに応じて、前記キャッシュは、前記タグメモリに記録された１つまたはそれ以上のタグを読み出すように構成され、かつ、前記キャッシュ内で前記第１仮想アドレスがヒットするかどうかを検出するように構成される、請求項１に記載のプロセッサ。
【請求項３】
前記第１ＴＬＢは、前記第１仮想アドレスに対応する第１物理アドレスのページ部を出力するように構成されており、さらに、前記キャッシュは、前記第１物理アドレスのタグ部を受信するように構成されているとともに、前記キャッシュにおける前記ヒットを検出するために、前記第１物理アドレスのタグ部を前記タグメモリからの１つもしくはそれ以上のタグと比較するように構成されている、請求項２に記載のプロセッサ。
【請求項４】
前記タグ回路は、前記タグメモリにおける前記第１仮想アドレスのヒットに応じて、第１タグの少なくとも一部を記録するように構成されており、前記第１タグは前記第１仮想アドレスによる前記キャッシュラインヒットに対応する、請求項２に記載のプロセッサ。
【請求項５】
第２ＴＬＢをさらに含み、
前記第２ＴＬＢは前記第１ＴＬＢのミスに応じてアクセスされ、
前記第２ＴＬＢは第２ＴＬＢにおけるヒットに応じて前記第１仮想アドレスに対応する第１物理アドレスのページ部を与えるように構成されており、
前記キャッシュは前記第１物理アドレスのタグ部を受信するように結合されるとともに、前記キャッシュにおける前記ヒットを検出するために、前記第１物理アドレスの前記タグ部を前記タグメモリからの少なくとも第１タグと比較するように構成されている、請求項２に記載のプロセッサ。
【請求項６】
前記第１ＴＬＢは、第１の複数のエントリを含み、前記第１の複数のエントリの各々は仮想アドレスの複数のページ部のうち、対応するページ部を記録するように構成され、かつ、前記第１ＴＬＢは前記第１仮想アドレスによってヒットした前記第１の複数のエ ントリのうちの第１エントリの表示を出力するように構成される、請求項１記載のプロセッサ。
【請求項７】
前記タグ回路は、前記第１エントリの表示を受信するように結合され、かつ、前記タグ回路は第２の複数のエントリを含み、前記第２の複数のエントリのサブセットは前記第１ＴＬＢの前記第１の複数のエントリのうちの１つに対応し、かつ、前記キャッシュに記録され、前記第１の複数のエントリのうちの１つに記録されるページ部によって示されたページ内にあるキャッシュラインを識別し、かつ、前記タグ回路は前記第１エントリの前記表示に応じて、ヒットに対する前記サブセットをチェックするように構成される、請求項６に記載のプロセッサ。
【請求項８】
前記サブセットは予め定められたものである、請求項７記載のプロセッサ。
【請求項９】
前記第２の複数のエントリの各々は、前記仮想アドレスのページ部に含まれずかつ前記仮想アドレスのキャッシュラインのオフセット部に含まれない仮想アドレスビットを記録するように構成される、請求項７に記載のプロセッサ。
【請求項１０】
前記第１ＴＬＢはタグ部とデータ部とに分割され、さらに、前記タグ部は第１の複数のエントリを含み、さらに、前記データ部は前記物理アドレス変換を記録するように構成された第３の複数のエントリを含む、請求項６記載のプロセッサ。
【請求項１１】
前記第３の複数のエントリは前記第１の複数のエントリにおけるヒットに応答してアクセスされ、さらに、前記第３の複数のエントリは前記第１の複数のエントリがアクセスされるのとは異なる前記プロセッサのパイプライン段階においてアクセスされる、請求項１０記載のプロセッサ。
【請求項１２】
第１仮想アドレスを使用して、第１変換索引バッファ（ＴＬＢ）へアクセスするステップを含み、前記第１ＴＬＢは、複数の仮想ページを識別する仮想アドレスの複数のページ部を記録するとともに、前記複数の仮想ページを識別する仮想アドレスの物理アドレス変換を記録するように構成されており、
前記第１ＴＬＢの前記第１仮想アドレスによるヒットに応じて、キャッシュに記録され、かつ、複数の仮想ページ内にある複数のキャッシュラインを識別するように構成されたタグ回路へアクセスするステップを含み、前記タグ回路は、前記タグ回路によって識別された前記複数のキャッシュラインのうちの１つもしくはそれ以上のキャッシュラインに対応する１つもしくはそれ以上の仮想アドレスのページ内の部分を記録するものであって、
前記第１ＴＬＢの前記第１仮想アドレスと前記タグ回路によるヒットを検出するステップを含み、前記タグ回路においてヒットを検出するステップは、前記１つもしくはそれ以上の仮想アドレスの前記ページ内の部分を前記第１仮想アドレスの対応するページ内の部分と比較するように構成されており、
かつ、
前記第１ＴＬＢの前記第１仮想アドレスによるヒットに応じて、前記キャッシュにおいてタグメモリの読み出しを阻止するステップを含む、方法。
【請求項１３】
プロセッサであって、
複数のキャッシュラインを記録するように構成されたデータメモリおよび複数のタグを記録するように構成されたタグメモリを含むキャッシュであって、前記複数のタグの各々は、前記複数のキャッシュラインの各々の１つに対応しているキャッシュと、
前記複数のキャッシュラインのサブセットに対する第１仮想アドレスによって、前記キャッシュ内でのヒットを検出するように構成されたタグ回路とを含み、
前記タグ回路の前記第１仮想アドレスによるヒットに応じて、前記タグ回路はタグメモリの読み出しを阻止するように構成されており、かつ、前記データメモリは前記第１仮想アドレスに対応する第１キャッシュラインの少なくとも一部を出力するように構成される、プロセッサ。