【手続補正書】
【提出日】平成21年3月6日(2009.3.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のデータ・ビットと、該複数のデータ・ビットに付随する順ストローブとを送信するように構成可能な少なくとも１つのコンポーネントと、
複数の信号を受信するように構成可能な少なくとも１つのコンポーネントと、
を備えており、前記受信するように構成可能な少なくとも１つのコンポーネントが、
順ストローブ・サンプリング・クロックを位置合わせして、サンプリング精度を高めるように構成可能な順ストローブ・クロック再現回路と、
サンプリング精度を高めるようにデータ・ビット・サンプリング・クロックを位置合わせし、前記受信するように構成可能な少なくとも１つのコンポーネントの動作中に、前記データ・ビット・サンプリング・クロックが前記順ストローブ・サンプリング・クロックに追従するようにさせる、前記順ストローブ・クロック再現回路からの信号を受け取るように構成可能な少なくとも１つのデータ・ビット・クロック再現回路と、
を備えている、システム。
【請求項２】
請求項１記載のシステムにおいて、前記順ストローブ・クロック再現回路から受け取る前記信号は、順ストローブ・クロック・オフセットを備えており、前記順ストローブ・クロック・オフセットを中間データ・ビット・クロック・オフセットと結合して、データ・ビット・クロック・オフセットを発生する、システム。
【請求項３】
請求項１記載のシステムにおいて、前記少なくとも１つのデータ・ビット・クロック再現回路がアクティブである間の訓練段階において、データ・ビット・クロック・オフセットを発生することにより、前記データ・ビット・サンプリング・クロックを位置合わせし、前記データ・ビット・クロック・オフセットは、前記順ストローブ・クロック再現回路からの前記信号と結合した中間データ・ビット・クロック・オフセットを含み、前記信号は順ストローブ・クロック・オフセットを備えている、システム。
【請求項４】
請求項３記載のシステムにおいて、前記受信するように構成可能な少なくとも１つのコンポーネントの動作中、前記少なくとも１つのデータ・ビット・クロック再現回路はインアクティブであり、前記中間データ・ビット・クロック・オフセットは固定されており、前記データ・ビット・クロック・オフセットは前記順ストローブ・クロック・オフセットと共に変動する、システム。
【請求項５】
請求項１記載のシステムにおいて、
前記順ストローブ・クロック再現回路は、順ストローブ・クロック・オフセットの発生を含む、順ストローブ訓練段階の間に、前記順ストローブ・サンプリング・クロックを位置合わせし、
前記少なくとも１つのデータ・ビット・クロック再現回路は、前記順ストローブ・クロック再現回路がインアクティブになっているデータ・ビット訓練段階の間に、前記データ・ビット・サンプリング・クロックを位置合わせし、前記順ストローブ・クロックから受け取る前記信号は前記順ストローブ・オフセットであり、中間データ・クロック・オフセットと結合して、データ・ビット・クロック・オフセットを発生する、システム。
【請求項６】
請求項１記載のシステムにおいて、前記少なくとも１つのデータ・ビット・クロック再現回路は、前記複数のデータ・ビットの各々について１つのデータ・ビット・クロック再現回路を備えている、システム。
【請求項７】
請求項６記載のシステムにおいて、前記少なくとも１つのデータ・ビット・クロック再現回路は、それぞれのデータ・ビットおよび再現したデータ・クロック信号を受け取り、位相差を表す早／遅指示を出力する位相検出器を含む、システム。
【請求項８】
請求項７記載のシステムにおいて、前記少なくとも１つのデータ・ビット・クロック再現回路は、更に、前記早／遅指示を受け取り、中間データ・ビット・クロック・オフセットを出力する位相カウンタを含む、システム。
【請求項９】
請求項８記載のシステムにおいて、前記位相カウンタが前記早／遅指示を受け取る前に、該早／遅指示を所定数で分割する、システム。
【請求項１０】
請求項８記載のシステムにおいて、前記少なくとも１つのデータ・ビット・クロック再現回路は、更に、前記中間データ・ビット・クロック・オフセットを、前記順ストローブ・クロック再現回路から受け取った前記信号と加算する加算器を含み、前記信号は順ストローブ・クロック・オフセットを備えている、システム。
【請求項１１】
請求項１０記載のシステムにおいて、前記少なくとも１つのデータ・ビット・クロック再現回路は、更に、前記加算器の出力を受け取り、前記再現データ・クロック信号を発生するクロック位相遅延回路を含む、システム。
【請求項１２】
命令を格納したコンピュータ読み取り可能媒体であって、前記命令をシステムにおいて実行すると、該システムにデータ転送方法を実施させ、該方法が、
サンプリング精度を高めるために用いられる順ストローブ・サンプリング・クロック・オフセットを決定するために、順ストローブ・クロック再現回路を訓練するステップと、
サンプリング精度を高めるために用いられるデータ・ビット・サンプリング・クロック・オフセットを決定するために、少なくとも１つのデータ・ビット・クロック再現回路を訓練するステップであって、前記データ・ビット・サンプリング・クロック・オフセットが、前記順ストローブ・サンプリング・クロック・オフセットと、中間データ・ビット・サンプリング・クロック・オフセットとを含む、ステップと、
を備えている、コンピュータ読み取り可能媒体。
【請求項１３】
請求項１２記載の媒体において、前記システムによって実施する方法は、更に、前記順ストローブ・クロック再現回路を訓練している間、前記順ストローブ・クロック再現回路をイネーブルし、前記データ・クロック再現回路をディスエーブルするステップを含む、媒体。
【請求項１４】
請求項１２記載の媒体において、前記システムによって実施する方法は、更に、前記データ・クロック再現回路を訓練している間、前記順ストローブ・クロック再現回路をディスエーブルし、前記データ・クロック再現回路をイネーブルするステップを備えている、媒体。
【請求項１５】
請求項１２記載の媒体において、前記システムによって実施する方法は、更に、前記データ・ビット・サンプリング・クロック・オフセットが、前記順ストローブ・サンプリング・クロック・オフセットを追従するように、システム動作の間、前記順ストローブ・クロック再現回路をイネーブルし、前記データ・クロック再現回路をディスエーブルするステップを備えている、媒体。
【請求項１６】
請求項１２記載の媒体において、前記システムによって実施する方法は、更に、
前記システムの動作の間、少なくとも１つのクロック再現イベントを検出するステップと、
少なくとも１つのデータ・ビット・クロック再現回路の訓練を繰り返すステップと、
を備えている、媒体。
【請求項１７】
請求項１６記載の媒体において、前記少なくとも１つのクロック再現イベントは、前記少なくとも１つのデータ・クロック再現回路の最後の訓練以来、所定の時間量が経過することと、
前記少なくとも１つのデータ・クロック再現回路を含むシステム・コンポーネントのアイドル状態と、
前記少なくとも１つのデータ・クロック再現回路を含むシステム・コンポーネントの低電力状態と、
を含む、媒体。
【請求項１８】
システムにおけるデータ転送方法であって、
サンプリング精度を高めるために用いられる順ストローブ・サンプリング・クロック・オフセットを決定するために、順ストローブ・クロック再現回路を訓練するステップと、
サンプリング精度を高めるために用いられるデータ・ビット・サンプリング・クロック・オフセットを決定するために、少なくとも１つのデータ・ビット・クロック再現回路を訓練するステップであって、前記データ・ビット・サンプリング・クロック・オフセットが、前記順ストローブ・サンプリング・クロック・オフセットと、中間データ・ビット・サンプリング・クロック・オフセットとを含む、ステップと、
を備えている、方法。
【請求項１９】
請求項１８記載の方法であって、更に、前記順ストローブ・クロック再現回路を訓練している間、前記順ストローブ・クロック再現回路をイネーブルし、前記データ・クロック再現回路をディスエーブルするステップを含む、方法。
【請求項２０】
請求項１８記載の方法であって、更に、前記データ・クロック再現回路を訓練している間、前記順ストローブ・クロック再現回路をディスエーブルし、前記データ・クロック再現回路をイネーブルするステップを備えている、方法。
【請求項２１】
請求項１８記載の方法であって、更に、前記データ・ビット・サンプリング・クロック・オフセットが、前記順ストローブ・サンプリング・クロック・オフセットに追従するように、システム動作の間、前記順ストローブ・クロック再現回路をイネーブルし、前記データ・クロック再現回路をディスエーブルするステップを備えている、方法。
【請求項２２】
請求項１８記載の方法であって、更に、
前記システムの動作の間、少なくとも１つのクロック再現イベントを検出するステップと、
少なくとも１つのデータ・ビット・クロック再現回路の訓練を繰り返すステップと、
を備えている、方法。
【請求項２３】
請求項２２記載の方法において、前記少なくとも１つのクロック再現イベントは、
前記少なくとも１つのデータ・クロック再現回路の最後の訓練以来、所定の時間量が経過することと、
前記少なくとも１つのデータ・クロック再現回路を含むシステム・コンポーネントのアイドル状態と、
前記少なくとも１つのデータ・クロック再現回路の低電力状態と、
を含む、方法。
【請求項２４】
データ送信装置であって、
伝送媒体上でストローブ信号を送信するストローブ信号送信機と、
伝送媒体上で少なくとも１つのデータ信号を送信する少なくとも１つのデータ送信機であって、前記ストローブ信号をサンプリングするために、受信機ストローブ・サンプリング・クロックを位置合わせし、前記位置合わせした受信機ストローブ・サンプリング・クロックに追従するように、少なくとも１つの受信機データ・サンプリング・クロックを位置合わせする、少なくとも１つのデータ送信機と、
を備えている、データ送信装置。
【請求項２５】
請求項２４記載の装置において、前記伝送媒体上で前記ストローブ信号を連続的に送信する、装置。
【請求項２６】
請求項２５記載の装置において、前記連続的に送信されるストローブ信号を論理高値と論理低値との間で切り換える、装置。
【請求項２７】
データ送信方法であって、
伝送媒体上でストローブ信号を送信するステップと、
伝送媒体上で少なくとも１つのデータ信号を送信するステップであって、前記送信されたストローブ信号をサンプリングするストローブ・サンプリング・クロックを、前記ストローブ・サンプリング・クロックを位置合わせするために用いる調節値によって調節し、前記少なくとも１つのデータ信号をサンプリングする少なくとも１つのデータ・サンプリング・クロックを位置合わせするために、前記調節値を更に用いる、ステップと、
を備えている、データ送信方法。
【請求項２８】
請求項２７記載の方法において、前記ストローブ信号を送信するステップは、前記伝送媒体上で前記ストローブ信号を連続的に送信するステップを含む、方法。
【請求項２９】
請求項２８記載の方法において、前記ストローブ信号を連続的に送信するステップは、前記連続的に送信されるストローブ信号を論理高値と論理低値との間で切り換えるステップを含む、方法。
【請求項３０】
データを受信する受信機であって、
順ストローブ・サンプリング・クロックを位置合わせするように構成可能な順ストローブ・クロック再現回路と、
データ・ビット・サンプリング・クロックを位置合わせし、前記順ストローブ・クロック再現回路から信号を受け取るように構成可能な少なくとも１つのデータ・ビット・クロック再現回路であって、動作の間、前記順ストローブ・サンプリング・クロックを追従するように前記データ・ビット・サンプリング・クロックを構成する、少なくとも１つのデータ・ビット再現回路と、
を備えている、受信機。
【請求項３１】
請求項３０記載の受信機において、前記順ストローブ・クロック再現回路から受け取る前記信号は、順ストローブ・クロック・オフセットを備えており、前記順ストローブ・クロック・オフセットを中間データ・ビット・クロック・オフセットと結合して、データ・ビット・クロック・オフセットを発生する、受信機。
【請求項３２】
請求項３０記載の受信機において、前記少なくとも１つのデータ・ビット・クロック再現回路がアクティブである間の訓練段階において、データ・ビット・クロック・オフセットを発生することにより、前記データ・ビット・サンプリング・クロックを位置合わせし、前記データ・ビット・クロック・オフセットは、前記順ストローブ・クロック再現回路からの前記信号と結合した中間データ・ビット・クロック・オフセットを含み、前記信号は順ストローブ・クロック・オフセットを備えている、受信機。
【請求項３３】
請求項３２記載の受信機において、前記受信するように構成可能な少なくとも１つのコンポーネントの動作中、前記少なくとも１つのデータ・ビット・クロック再現回路はインアクティブであり、前記中間データ・ビット・クロック・オフセットは固定されており、前記データ・ビット・クロック・オフセットは前記順ストローブ・クロック・オフセットと共に変動する、受信機。
【請求項３４】
請求項３０記載の受信機において、
前記順ストローブ・クロック再現回路は、順ストローブ・クロック・オフセットの発生を含む、順ストローブ訓練段階の間に、前記順ストローブ・サンプリング・クロックを位置合わせし、
前記少なくとも１つのデータ・ビット・クロック再現回路は、前記順ストローブ・クロック再現回路がインアクティブになっているデータ・ビット訓練段階の間に、前記データ・ビット・サンプリング・クロックを位置合わせし、前記順ストローブ・クロックから受け取る前記信号は前記順ストローブ・オフセットであり、中間データ・クロック・オフセットと結合して、データ・ビット・クロック・オフセットを発生する、受信機。
【請求項３５】
請求項３０記載の受信機において、前記少なくとも１つのデータ・ビット・クロック再現回路は、前記複数のデータ・ビットの各々について１つのデータ・ビット・クロック再現回路を備えている、受信機。
【請求項３６】
請求項３５記載の受信機において、前記少なくとも１つのデータ・ビット・クロック再現回路は、それぞれのデータ・ビットおよび再現したデータ・クロック信号を受け取り、位相差を表す早／遅指示を出力する位相検出器を含む、受信機。
【請求項３７】
請求項３６記載の受信機において、前記少なくとも１つのデータ・ビット・クロック再現回路は、更に、前記早／遅指示を受け取り、中間データ・ビット・クロック・オフセットを出力する位相カウンタを含む、受信機。
【請求項３８】
請求項３７記載の受信機において、前記位相カウンタが前記早／遅指示を受け取る前に、該早／遅指示を所定数で分割する、受信機。
【請求項３９】
請求項３７記載の受信機において、前記少なくとも１つのデータ・ビット・クロック再現回路は、更に、前記中間データ・ビット・クロック・オフセットを、前記順ストローブ・クロック再現回路から受け取った前記信号と加算する加算器を含み、前記信号は順ストローブ・クロック・オフセットを備えている、受信機。
【請求項４０】
請求項３９記載の受信機において、前記少なくとも１つのデータ・ビット・クロック再現回路は、更に、前記加算器の出力を受け取り、前記再現データ・クロック信号を発生するクロック位相遅延回路を含む、受信機。
【請求項４１】
データの受信方法であって、
順ストローブの受信に応答して、順ストローブ・クロック再現回路が順ストローブ・サンプリング・クロックを位置合わせするステップと、
動作の間、前記順ストローブ・サンプリング・クロックを追従するようにデータ・ビット・サンプリング・クロックを位置合わせするステップと、
を備えている、方法。
【請求項４２】
請求項４１記載の方法において、前記順ストローブ・クロック再現回路から受け取る前記信号は、順ストローブ・クロック・オフセットを備えており、前記順ストローブ・クロック・オフセットを中間データ・ビット・クロック・オフセットと結合して、データ・ビット・クロック・オフセットを発生する、方法。
【請求項４３】
請求項４１記載の方法において、前記少なくとも１つのデータ・ビット・クロック再現回路がアクティブである間の訓練段階において、データ・ビット・クロック・オフセットを発生することにより、前記データ・ビット・サンプリング・クロックを位置合わせし、前記データ・ビット・クロック・オフセットは、前記順ストローブ・クロック再現回路からの前記信号と結合した中間データ・ビット・クロック・オフセットを含み、前記信号は順ストローブ・クロック・オフセットを備えている、方法。
【請求項４４】
請求項４３記載の方法において、前記受信するように構成可能な少なくとも１つのコンポーネントの動作中、前記少なくとも１つのデータ・ビット・クロック再現回路はインアクティブであり、前記中間データ・ビット・クロック・オフセットは固定されており、前記データ・ビット・クロック・オフセットは前記順ストローブ・クロック・オフセットと共に変動する、方法。
【請求項４５】
請求項４１記載の方法において、
前記順ストローブ・クロック再現回路は、順ストローブ・クロック・オフセットの発生を含む、順ストローブ訓練段階の間に、前記順ストローブ・サンプリング・クロックを位置合わせし、
前記少なくとも１つのデータ・ビット・クロック再現回路は、前記順ストローブ・クロック再現回路がインアクティブになっているデータ・ビット訓練段階の間に、前記データ・ビット・サンプリング・クロックを位置合わせし、前記順ストローブ・クロックから受け取る前記信号は前記順ストローブ・オフセットであり、中間データ・クロック・オフセットと結合して、データ・ビット・クロック・オフセットを発生する、方法。
【請求項４６】
請求項４１記載の方法において、前記少なくとも１つのデータ・ビット・クロック再現回路は、前記複数のデータ・ビットの各々について１つのデータ・ビット・クロック再現回路を備えている、方法。
【請求項４７】
請求項４６記載の方法において、前記少なくとも１つのデータ・ビット・クロック再現回路は、それぞれのデータ・ビットおよび再現したデータ・クロック信号を受け取り、位相差を表す早／遅指示を出力する位相検出器を含む、方法。
【請求項４８】
請求項４７記載の方法において、前記少なくとも１つのデータ・ビット・クロック再現回路は、更に、前記早／遅指示を受け取り、中間データ・ビット・クロック・オフセットを出力する位相カウンタを含む、方法。
【請求項４９】
請求項４８記載の方法において、前記位相カウンタが前記早／遅指示を受け取る前に、該早／遅指示を所定数で分割する、方法。
【請求項５０】
請求項４８記載の方法において、前記少なくとも１つのデータ・ビット・クロック再現回路は、更に、前記中間データ・ビット・クロック・オフセットを、前記順ストローブ・クロック再現回路から受け取った前記信号と加算する加算器を含み、前記信号は順ストローブ・クロック・オフセットを備えている、方法。
【請求項５１】
請求項５０記載の方法において、前記少なくとも１つのデータ・ビット・クロック再現回路は、更に、前記加算器の出力を受け取り、前記再現データ・クロック信号を発生するクロック位相遅延回路を含む、方法。