【手続補正書】
【提出日】平成21年6月1日(2009.6.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
パラレルシリアル変換器（５２）であって、
パラレルデータ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）を受信するように構成されたデータパイプライン（６２）と、
前記データパイプライン（６２）からパラレルデータ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）を受信するように配置され、前記パラレルデータ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）をシリアルに出力するように構成された複数のスイッチ（７０）を備えるバイナリソートロジック（６４）と、であって、
第１のスイッチ（７０）が、第１の制御信号（ＲＣＫ＜１＞）の状態に応じて、第１のデータ入力ビット（ｄ０）または第２のデータ入力ビット（ｄ４）のどちらかを送信するように構成され、第２のスイッチ（７０）が第２の制御信号（ＲＣＫ＜２＞）の状態に応じて、第３のデータ入力ビット（ｄ２）または第４のデータ入力ビット（ｄ６）のどちらかを送信するように構成されるものと、
を備えることを特徴とするパラレルシリアル変換器（５２）。
【請求項２】
請求項１に記載のパラレルシリアル変換器（５２）であって、前記複数のスイッチ（７０）が、
前記データパイプライン（６２）からデータをパラレルに受信するように構成された第１の複数のスイッチ（７０）を備える第１の段と、
前記第１の複数のスイッチ（７０）から前記データを受信するように構成された第２の複数のスイッチ（７０）を備える第２の段と、
前記第２の複数のスイッチ（７０）から前記データを受信するように構成され、前記データをシリアルに出力するように構成されたスイッチングロジックを備える最終段（７２）と、
を備えることを特徴とするパラレルシリアル変換器（５２）。
【請求項３】
請求項２に記載のパラレルシリアル変換器（５２）であって、前記第１の段は前記パラレルデータ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）の周波数を２倍にするように構成され、前記第２の段は前記第１の段から受信されたデータの周波数を２倍にするように構成され、前記最終段（７２）は前記第２の段から受信されたデータの周波数を２倍にするように構成される、ことを特徴とするパラレルシリアル変換器（５２）。
【請求項４】
請求項２に記載のパラレルシリアル変換器（５２）であって、前記第１の段は４つのスイッチ（７０）を備え、前記第２の段は２つのスイッチ（７０）を備える、ことを特徴とするパラレルシリアル変換器（５２）。
【請求項５】
請求項１に記載のパラレルシリアル変換器（５２）であって、前記データパイプライン（６２）は前記パラレルデータ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）を第１の周波数で受信するように構成され、前記バイナリデータソートロジック（６４）は前記パラレルデータ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）をシリアルに第２の周波数で出力するように構成され、前記第２の周波数が第１の周波数より大きい、ことを特徴とするパラレルシリアル変換器（５２）。
【請求項６】
データソート装置（６４）であって、
８本のデータバス上でデータ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）をパラレルに受信するように構成された第１のスイッチング段であって、前記データ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）を４本のデータバスで伝送するように構成され、前記第１のスイッチング段は複数のスイッチ（７０）からなり、前記複数のスイッチ（７０）の各々は各クロック信号（ＲＣＫ＜１＞、ＲＣＫ＜２＞、ＦＣＫ＜１＞、ＦＣＫ＜２＞）によって制御され、各クロック信号（ＲＣＫ＜１＞、ＲＣＫ＜２＞、ＦＣＫ＜１＞、ＦＣＫ＜２＞）は異なる位相からなるものと、
前記第１のスイッチング段から前記４本のデータバス上で前記データ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）を受信するように構成され、前記データ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）を２本のデータバスで伝送するように構成された第２のスイッチング段と、
前記第２のスイッチング段から前記２本のデータバス上で前記データ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）を受信するように構成され、前記データを出力バス（５８）でシリアルに伝送するように構成された最終スイッチング段（７２）と、
を備えることを特徴とするデータソート装置（６４）。
【請求項７】
請求項６に記載のデータソート装置（６４）であって、前記第１のスイッチング段の前記第１の複数のスイッチ（７０）が、
前記８本のデータバス（５４）の第１のデータバス上のデータワードの第１ビット（ｄ０）を受信し、前記８本のデータバス（５４）の第２のデータバス上の前記データワードの第５ビット（ｄ４）を受信するように構成され、前記第１ビット（ｄ０）および前記第５ビット（ｄ４）を前記４本のデータバスの第１のデータバス上に交互に送信するようにさらに構成された第１のスイッチ（７０）と、
前記８本のデータバス（５４）の第３のデータバス上の前記データワードの第３ビット（ｄ２）を受信し、前記８本のデータバス（５４）の第４のデータバス上の前記データワードの第７ビット（ｄ６）を受信するように構成され、前記第３ビット（ｄ２）および前記第７ビット（ｄ６）を前記４本のデータバスの第２のデータバス上に交互に送信するようにさらに構成された第２のスイッチ（７０）と、
前記８本のデータバス（５４）の第５のデータバス上の前記データワードの第２ビット（ｄ１）を受信し、前記８本のデータバス（５４）の第６のデータバス上の前記データワ
ードの第６ビット（ｄ５）を受信するように構成され、前記第２ビット（ｄ１）および前記第６ビット（ｄ５）を前記４本のデータバスの第３のデータバス上に交互に送信するようにさらに構成された第３のスイッチ（７０）と、
前記８本のデータバス（５４）の第７のデータバス上の前記データワードの第４ビット（ｄ３）を受信し、前記８本のデータバス（５４）の第８のデータバス上の前記データワードの第８ビット（ｄ７）を受信するように構成され、前記第４ビット（ｄ３）および前記第８ビット（ｄ７）を前記４本のデータバスの第４のデータバス上に交互に送信するようにさらに構成された第４のスイッチ（７０）と、
を備えることを特徴とするデータソート装置。
【請求項８】
請求項７に記載のデータソート装置（６４）であって、前記第２のスイッチング段が、
前記４本のデータバスの前記第１のデータバスの前記第１ビット（ｄ０）および前記第５ビット（ｄ４）を交互に受信し、前記４本のデータバスの前記第２のデータバス上の前記第３ビット（ｄ２）および前記第７ビット（ｄ６）を交互に受信するように構成され、前記第１ビット（ｄ０）、前記第３ビット（ｄ２）、前記第５ビット（ｄ４）、および前記第７ビット（ｄ６）をそれぞれ前記２本のデータバスの第１のデータバス上に交互に送信するようにさらに構成された第５のスイッチ（７０）と、
前記４本のデータバスの前記第３のデータバス上の前記第２ビット（ｄ１）および前記第６ビット（ｄ５）を交互に受信し、前記４本のデータバスの前記第４のデータバス上の前記第４ビット（ｄ３）および前記第８ビット（ｄ７）を交互に受信するように構成され、前記第２ビット（ｄ１）、前記第４ビット（ｄ３）、前記第６ビット（ｄ５）、および前記第８ビット（ｄ７）をそれぞれ前記２本のデータバスの第２のデータバス上に交互に送信するようにさらに構成された第６のスイッチ（７０）と、
を備えることを特徴とするデータソート装置（６４）。
【請求項９】
請求項８に記載のデータソート装置（６４）であって、前記最終スイッチング段（７２）が、前記２本のデータバスの前記第１のデータバス上の前記第１ビット（ｄ０）、前記第３ビット（ｄ２）、前記第５ビット（ｄ４）、および前記第７ビット（ｄ６）を交互に受信し、前記２本のデータバスの前記第２のデータバス上の前記第２ビット（ｄ１）、前記第４ビット（ｄ３）、前記第６ビット（ｄ５）、および前記第８ビット（ｄ７）を交互に受信するように構成され、前記第１ビット（ｄ０）、前記第２ビット（ｄ１）、前記第３ビット（ｄ２）、前記第４ビット（ｄ３）、前記第５ビット（ｄ４）、前記第６ビット（ｄ５）、前記第７ビット（ｄ６）、および前記第８ビット（ｄ７）を前記出力バス（５８）上に交互に送信するようにさらに構成される、ことを特徴とするデータソート装置（６４）。
【請求項１０】
請求項６に記載のデータソート装置（６４）であって、前記４本のデータバスのデータ送信速度が前記８本のデータバスのデータ送信速度の２倍である、ことを特徴とするデータソート装置（６４）。
【請求項１１】
請求項６に記載のデータソート装置（６４）であって、前記２本のデータバスのデータ送信速度が前記４本のデータバスのデータ送信速度の２倍である、ことを特徴とするデータソート装置（６４）。
【請求項１２】
前記請求項６に記載のデータソート装置（６４）であって、前記出力バス（５８）のデータ送信速度が前記２本のデータバスのデータ送信速度の２倍である、ことを特徴とするデータソート装置（６４）。