【手続補正書】
【提出日】平成21年7月29日(2009.7.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の独立的に制御可能なメモリブロックと、
複数のデータリンクインターフェイスであって、前記複数のデータリンクインターフェイスのうちのいずれか1つと、前記複数のメモリブロックのうちのいずれか1つとの間でデータを独立的に転送するように動作する複数のデータリンクインターフェースと、
前記複数のデータリンクインターフェイスの少なくとも２つへ、およびそこから、独立的にメモリが動作している間、実質的に同時にデータ転送する制御をするように構成された制御モジュールと
を含む半導体メモリ装置。
【請求項２】
前記メモリブロックが不揮発性メモリブロックを含む請求項1に記載の半導体メモリ装置。
【請求項３】
前記不揮発性メモリブロックがフラッシュメモリブロックである請求項2に記載の半導体メモリ装置。
【請求項４】
前記フラッシュメモリブロックが、直列に接続されたトランジスタメモリセルと並列に接続されたトランジスタメモリセルの一方を含む請求項3に記載の半導体メモリ装置。
【請求項５】
前記制御モジュールが、前記複数のメモリブロックのうちの1つへの、およびそこからのシリアル入力データおよびシリアル出力データの前記転送を制御する旨のコンピュータ実行可能命令を受信する請求項1に記載の半導体メモリ装置。
【請求項６】
前記制御モジュールが、前記シリアル入力データのアドレスフィールドに含まれているアドレス情報に応答して前記シリアル入力データの転送を制御する請求項5に記載の半導体メモリ装置。
【請求項７】
前記複数のデータリンクインターフェイスが2つのデータリンクインターフェイスを含む請求項1に記載の半導体メモリ装置。
【請求項８】
前記複数のデータリンクインターフェイスがシリアルにデータを受信するとともにシリアルにデータを出力する請求項1に記載の半導体メモリ装置。
【請求項９】
前記複数のデータリンクインターフェイスが、前記複数のメモリブロックのいずれかにおけるいずれのアドレスにもアクセスすることを独立的に制御可能である請求項1に記載の半導体メモリ装置。
【請求項１０】
前記複数のデータリンクインターフェイスが、前記複数のメモリブロックのいずれかにおけるいずれの行およびいずれの列にもアクセスすることを独立的に制御可能である請求項9に記載の半導体メモリ装置。
【請求項１１】
前記複数のデータリンクインターフェイスが、いずれの動作を実行することも独立的に制御可能である請求項1に記載の半導体メモリ装置。
【請求項１２】
半導体メモリ装置におけるシリアルデータリンクインターフェイスと複数のメモリバンクとの間のデータ転送を制御する方法であって、
(a)シリアルデータリンクインターフェイスでデータストリームを受信するステップと、
(b)第1のメモリバンク識別子を抽出するために、前記データストリームを構文解析するステップと、
(c)第1のメモリバンクが利用されていることを示すように、前記第1のメモリバンクに対応させて第1のメモリバンクステータスインジケータを更新するステップと、
(d)前記シリアルデータリンクインターフェイスと前記第1のメモリバンクとの間にデータを送るステップと
を含む方法。
【請求項１３】
前記(c)が、ステータスレジスタにおいてビット値を設定するステップをさらに含む請求項12に記載の方法。
【請求項１４】
前記(d)の後、前記メモリバンクステータスインジケータを、前記メモリバンクがもはや使用されていないことを示すように更新するステップをさらに含む請求項12に記載の方法。
【請求項１５】
(e)前記シリアルリンクインターフェイスで第2のデータストリームを受信するステップと、
(f)第2のメモリバンク識別子を抽出するために、前記第2のデータストリームを構文解析するステップと、
(i)前記第2のメモリバンクが利用されていることを示すように、前記第2のメモリバンク識別子に対応させてメモリバンクステータスインジケータを更新するステップと、
(j)(d)が実行される期間と少なくとも重なる期間中、前記シリアルリンクインターフェイスと前記第2のメモリバンクとの間にデータを送るステップと
をさらに含む請求項12に記載の方法。
【請求項１６】
(d)および(j)が別々の処理スレッドを使用して行われる請求項12に記載の方法。
【請求項１７】
(e)第2のメモリバンクに格納されているデータの要求を前記シリアルリンクインターフェイスから受信するステップと、
(f)前記第2のメモリバンクに対応するメモリバンクステータスインジケータを、前記第2のメモリバンクが使用されていることを示すように更新するステップと、
(g)(d)が実行される期間と少なくとも重なる期間中、前記第2のメモリバンクと前記シリアルリンクインターフェイスとの間にデータを送るステップと
をさらに含む請求項12に記載の方法。
【請求項１８】
(d)および(g)が別々の処理スレッドを使用して行われる請求項17に記載の方法。
【請求項１９】
複数の独立的に制御可能なメモリブロックと、
複数のデータリンクインターフェイスであって、前記複数のデータリンクインターフェイスのうちのいずれか1つと前記複数の独立的に制御可能なメモリブロックのうちのいずれか1つとの間でデータを独立的に転送するように動作する複数のデータリンクインターフェイスと
を含み、
前記複数のデータリンクインターフェイスは、不揮発性メモリがデータ転送動作をしている期間と重複している期間において、入出力ピンからデータを受信または出力する動作が可能である、半導体メモリ装置。
【請求項２０】
前記不揮発性メモリがデータ転送動作をしている期間と前記重複している期間に発生する動作は、ページ読み取りと、プログラムと、削除のうちの少なくとも一つの動作を含んでいる請求項19に記載の半導体メモリ装置。
【請求項２１】
前記複数の独立的に制御可能なメモリブロックと前記複数のデータリンクインターフェイスは、片面パッドアーキテクチャを有するチップパッケージ内に配置されており、
前記入出力ピンは、前記パッケージを介して前記複数のデータリンクインターフェイスにデータを結合する請求項19に記載の半導体メモリ装置。
【請求項２２】
前記複数のデータリンクインターフェイスは、データをシリアルに受信する請求項19に記載の半導体メモリ装置。
【請求項２３】
チップパッケージ内の半導体メモリ装置であって、
クロック信号を受信するための前記チップパッケージ内のクロック入力ピンと、
複数の独立的に制御可能なメモリブロックと、
複数のデータリンクインターフェイスであって、前記チップパッケージの中の入力データポートと出力データポートとを、それぞれが有している複数のデータリンクインターフェイスと
を含み、
前記複数のデータリンクインターフェイスは、前記クロック信号と同期化されているとともに、不揮発性メモリデータ転送動作の間に、前記複数のデータリンクインターフェイスのいずれか一つと前記複数のメモリブロックのいずれか一つとの間でデータを独立的に転送する動作が可能である、チップパッケージ内の半導体メモリ装置。
【請求項２４】
チップパッケージ内の半導体メモリ装置であって、
クロック信号を受信するための前記チップパッケージ内のクロック入力ピンと、
複数の独立的に制御可能なメモリブロックと、
データをシリアルに受信および送信するための複数のデータリンクインターフェイスと
を含み、
前記複数のデータリンクインターフェイスは、前記クロック信号と同期化されているとともに、不揮発性メモリデータ転送動作の間に、前記複数のデータリンクインターフェイスのいずれか一つと前記複数のメモリブロックのいずれか一つとの間でデータを独立的に転送する動作が可能である、チップパッケージ内の半導体メモリ装置。
【請求項２５】
チップパッケージ内の半導体メモリ装置であって、
クロック信号を受信するための前記チップパッケージ内のクロック入力ピンと、
複数の独立的に制御可能なメモリブロックと、
データストリームをシングルビット・ワイドで受信および送信するための複数のデータリンクインターフェイスと
を含み、
前記複数のデータリンクインターフェイスは、前記クロック信号と同期化されているとともに、不揮発性メモリデータ転送動作の間に、前記複数のデータリンクインターフェイスのいずれか一つと前記複数のメモリブロックのいずれか一つとの間でデータを独立的に転送する動作が可能である、チップパッケージ内の半導体メモリ装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正の内容】
【００８０】
上述したように、メモリ装置は、デュアルバンクメモリとすることができ、各バンクは、任意のシリアルリンクによってアクセスされ得る。メモリ装置のシリアルインターフェイスは、機能豊富な操作をサポートしながら、従来のパラレルインターフェイス方式に比べて、データスループットをかなり向上させる。例えば、プログラム操作は、(2,000+64)バイトページに200 μs で実行され、消去操作は、(128,000+4,000)バイトブロックに1.5 ms で実行され得る。オンチップ書き込みコントローラを使用して、パルス反復を使用する場合はそれも含め、すべてのプログラムおよび消去機能や、内部検証およびデータのマージニングを自動化してもよい。書き込みの多いシステムで、リアルタイムマッピングアウトアルゴリズム(real time mapping-out algorithm)による誤り訂正コード(ECC)は、メモリ装置における100,000のプログラム/消去サイクルの拡張された信頼性を強化するために使用され得る。