【手続補正書】
【提出日】平成21年10月16日(2009.10.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板；
前記基板内に形成された第１導電型の第１の不純物領域；
前記第１の不純物領域から隔てられて前記基板内に形成された前記第１導電型の第２の不純物領域；
前記第１の不純物領域と前記第２の不純物領域との間に位置する前記第１導電型のチャネル領域；
前記半導体基板上に位置する第２導電型のゲート電極領域；及び
前記基板内に形成された前記第２導電型のゲート領域であり、前記ゲート電極領域から拡散された不純物を有し、且つ前記ゲート電極領域に実質的に位置整合されたゲート領域；
を有する接合型電界効果トランジスタ。
【請求項２】
前記ゲート電極領域の少なくとも一部は、少なくともシリコン及びカーボンを含む多結晶合金を有する、請求項１に記載の接合型電界効果トランジスタ。
【請求項３】
前記ゲート電極領域は更に、ゲルマニウム、ガリウム、アルミニウム、ヒ素及びリンのうちの少なくとも１つを有する、請求項２に記載の接合型電界効果トランジスタ。
【請求項４】
前記ゲート電極領域は多結晶シリコンを有する、請求項１に記載の接合型電界効果トランジスタ。
【請求項５】
前記ゲート電極領域は複数の多結晶合金層を有する、請求項１に記載の接合型電界効果トランジスタ。
【請求項６】
前記第１の不純物領域はソース領域を有し；且つ
前記第２の不純物領域はドレイン領域を有する；
請求項１に記載の接合型電界効果トランジスタ。
【請求項７】
前記半導体基板上に位置する前記第１導電型のソース電極領域；及び
前記半導体基板上に位置する前記第１導電型のドレイン電極領域；
を更に有する請求項６に記載の接合型電界効果トランジスタ。
【請求項８】
前記ソース電極領域は多結晶シリコンを有し；且つ
前記ドレイン電極領域は多結晶シリコンを有する；
請求項７に記載の接合型電界効果トランジスタ。
【請求項９】
前記ソース領域の少なくとも一部は、前記ソース電極領域から拡散された不純物を有する、請求項７に記載の接合型電界効果トランジスタ。
【請求項１０】
前記ドレイン領域の少なくとも一部は、前記ドレイン電極領域から拡散された不純物を有する、請求項７に記載の接合型電界効果トランジスタ。
【請求項１１】
前記ゲート電極領域は第１の境界及び第２の境界を有し；且つ
前記ゲート領域は第１の境界、第２の境界及び第３の境界を有し、該第３の境界は前記ゲート電極領域に隣接し、該第１の境界は前記ゲート電極領域の前記第１の境界に実質的に位置整合されている；
請求項１に記載の接合型電界効果トランジスタ。
【請求項１２】
前記ゲート領域の前記第２の境界は前記ゲート電極領域の前記第２の境界に実質的に位置整合されている、請求項１１に記載の接合型電界効果トランジスタ。
【請求項１３】
前記チャネル領域は前記ゲート電極領域に実質的に位置整合されている、請求項１に記載の接合型電界効果トランジスタ。
【請求項１４】
前記ゲート領域は第１の境界及び第２の境界を有し；且つ
前記チャネル領域は第１の境界、第２の境界及び第３の境界を有し、前記第３の境界は前記ゲート領域に隣接し、前記チャネル領域の前記第１の境界の少なくとも一部は前記ゲート領域の前記第１の境界に実質的に位置整合されている；
請求項１に記載の接合型電界効果トランジスタ。
【請求項１５】
前記チャネル領域の前記第２の境界の少なくとも一部は前記ゲート領域の前記第２の境界に実質的に位置整合されている；
請求項１４に記載の接合型電界効果トランジスタ。
【請求項１６】
前記チャネル領域は前記ゲート領域に実質的に位置整合されている、請求項１に記載の接合型電界効果トランジスタ。
【請求項１７】
ソース電極領域；及び
ドレイン電極領域；
を更に有し、
前記ソース電極領域、前記ドレイン電極領域、及び前記ゲート電極領域は、実質的に同一平面上の平面を有する、
請求項１に記載の接合型電界効果トランジスタ。
【請求項１８】
前記第１導電型はｎ型であり；且つ
前記第２導電型はｐ型である；
請求項１に記載の接合型電界効果トランジスタ。
【請求項１９】
前記第１導電型はｐ型であり；且つ
前記第２導電型はｎ型である；
請求項１に記載の接合型電界効果トランジスタ。
【請求項２０】
前記半導体基板内に形成されたウェル領域を更に有し；
前記第１の不純物領域、前記第２の不純物領域、前記ゲート領域、及び前記チャネル領域は前記ウェル領域内に形成されており；
前記半導体基板は前記第１導電型を有し；且つ
前記ウェル領域は前記第２導電型を有する；
請求項１に記載の接合型電界効果トランジスタ。
【請求項２１】
前記ウェル領域はフローティングのウェル領域である、請求項２０に記載の接合型電界効果トランジスタ。
【請求項２２】
前記半導体基板内に形成され、且つ前記ウェル領域の少なくとも一部を囲む絶縁領域、を更に有する請求項２０に記載の接合型電界効果トランジスタ。
【請求項２３】
前記ゲート電極領域上に形成され、且つ前記ゲート領域にオーミック接触するゲートコンタクト領域、を更に有する請求項１に記載の接合型電界効果トランジスタ。
【請求項２４】
前記ソース電極領域上に形成され、且つ前記ソース領域にオーミック接触するソースコンタクト領域、を更に有する請求項７に記載の接合型電界効果トランジスタ。
【請求項２５】
前記ドレイン電極領域上に形成され、且つ前記ドレイン領域にオーミック接触するドレインコンタクト領域、を更に有する請求項７に記載の接合型電界効果トランジスタ。
【請求項２６】
前記ゲートコンタクト領域はシリサイドを有する、請求項２３に記載の接合型電界効果トランジスタ。
【請求項２７】
前記ゲートコンタクト領域は前記ゲート領域に実質的に位置整合されている、請求項２３に記載の接合型電界効果トランジスタ。
【請求項２８】
前記ゲートコンタクト領域は前記チャネル領域に実質的に位置整合されている、請求項２３に記載の接合型電界効果トランジスタ。
【請求項２９】
前記チャネル領域及び前記ゲート領域の少なくとも一方は、エピタキシャル成長されたシリコン−ゲルマニウム−カーボン合金材料で形成されている、請求項１に記載の接合型電界効果トランジスタ。
【請求項３０】
前記ソース領域は第１ソース部及び第２ソース部を有し；且つ
前記第１ソース部は前記第２ソース部と前記チャネル領域とを接続している；
請求項６に記載の接合型電界効果トランジスタ。
【請求項３１】
前記第１ソース部は、前記第２ソース部とは独立にドープされた不純物濃度を有する、請求項３０に記載の接合型電界効果トランジスタ。
【請求項３２】
前記ドレイン領域は第１ドレイン部及び第２ドレイン部を有し；且つ
前記第１ドレイン部は前記第２ドレイン部と前記チャネル領域とを接続している；
請求項６に記載の接合型電界効果トランジスタ。
【請求項３３】
前記第１ドレイン部は、前記第２ドレイン部とは独立にドープされた不純物濃度を有する、請求項３２に記載の接合型電界効果トランジスタ。
【請求項３４】
前記チャネルは０．５Ｖ以下の動作電圧で電流を導通する、請求項１に記載の接合型電界効果トランジスタ。
【請求項３５】
前記チャネル領域は、前記第１の不純物領域及び前記第２の不純物領域の不純物濃度より低い不純物濃度でドープされている、請求項１に記載の接合型電界効果トランジスタ。
【請求項３６】
当該トランジスタはエンハンスメントモードトランジスタである、請求項３５に記載の接合型電界効果トランジスタ。
【請求項３７】
前記ソース電極領域の少なくとも一部は、少なくともシリコン及びカーボンを含む多結晶合金を有する、請求項７に記載の接合型電界効果トランジスタ。
【請求項３８】
前記ドレイン電極領域の少なくとも一部は、少なくともシリコン及びカーボンを含む多結晶合金を有する、請求項７に記載の接合型電界効果トランジスタ。
【請求項３９】
前記ゲート領域の、前記ゲート電極領域との位置整合は、当該接合型電界効果トランジスタのキャパシタンスを低減させている、請求項１に記載の接合型電界効果トランジスタ。
【請求項４０】
半導体基板内に第１導電型の第１の不純物領域を形成する工程；
前記半導体基板内に前記第１導電型の第２の不純物領域を形成する工程；
前記第１の不純物領域と前記第２の不純物領域との間に前記第１導電型のチャネル領域を形成する工程；
前記半導体基板上に位置するように第２導電型のゲート電極領域を形成する工程；及び
前記ゲート電極領域に実質的に位置整合されたゲート領域を形成するように、前記ゲート電極領域から前記半導体基板内に前記第２導電型の不純物を拡散させる工程；
を有する接合型電界効果トランジスタを製造する方法。
【請求項４１】
前記半導体基板上に位置する前記第１導電型のソース電極領域を形成する工程を更に有し；
前記第１の不純物領域を形成する工程は、前記ソース電極領域から前記半導体基板内に前記第１導電型の不純物を拡散させる工程を有する；
請求項４０に記載の方法。
【請求項４２】
前記半導体基板上に位置する前記第１導電型のドレイン電極領域を形成する工程を更に有し；
前記第２の不純物領域を形成する工程は、前記ドレイン電極領域から前記半導体基板内に前記第１導電型の不純物を拡散させる工程を有する；
請求項４０に記載の方法。
【請求項４３】
前記第１の不純物領域はソース領域を有し；且つ
前記第２の不純物領域はドレイン領域を有する；
請求項４０に記載の方法。
【請求項４４】
前記第１導電型の前記半導体基板内に前記第２導電型のウェル領域を形成する工程を更に有し；
前記第１の不純物領域を形成する工程は、前記ウェル領域内に前記第１の不純物領域を形成する工程を有し；
前記第２の不純物領域を形成する工程は、前記ウェル領域内に前記第２の不純物領域を形成する工程を有し；
前記チャネル領域を形成する工程は、前記ウェル領域内に前記チャネル領域を形成する工程を有し；且つ
前記不純物を拡散させる工程は、前記ゲート領域を形成するように、前記ゲート電極領域から前記ウェル領域内に前記第２導電型の不純物を拡散させる工程を有する；
請求項４０に記載の方法。
【請求項４５】
前記ウェル領域はフローティングのウェル領域である、請求項４４に記載の方法。
【請求項４６】
前記ウェル領域の少なくとも一部を囲むように前記半導体基板内に絶縁体領域を形成する工程、を更に有する請求項４４に記載の方法。
【請求項４７】
前記ゲート領域にオーミック接触するように前記ゲート電極領域上にゲートコンタクト領域を形成する工程、を更に有する請求項４０に記載の方法。
【請求項４８】
前記ゲートコンタクト領域は前記ゲート電極領域に実質的に位置整合される、請求項４７に記載の方法。
【請求項４９】
前記チャネル領域は前記ゲート領域に実質的に位置整合される、請求項４０に記載の方法。
【請求項５０】
前記第１の不純物領域と前記チャネル領域とを接続する前記第１導電型の第１の連結領域を前記半導体基板内に形成する工程；及び
前記第２の不純物領域と前記チャネル領域とを接続する前記第１導電型の第２の連結領域を前記半導体基板内に形成する工程；
を更に有する請求項４０に記載の方法。
【請求項５１】
前記第１導電型はｎ型であり；且つ
前記第２導電型はｐ型である；
請求項４０に記載の方法。
【請求項５２】
前記第１導電型はｐ型であり；且つ
前記第２導電型はｎ型である；
請求項４０に記載の方法。
【請求項５３】
１つ以上のデバイスを有する電子回路であって、当該電子回路内の少なくとも１つのデバイスは接合型電界効果トランジスタ（ＪＦＥＴ）であり、
前記接合型電界効果トランジスタは：
半導体基板；
前記基板内に形成された第１導電型の第１の不純物領域；
前記第１の不純物領域から隔てられて前記基板内に形成された前記第１導電型の第２の不純物領域；
前記第１の不純物領域と前記第２の不純物領域との間に位置する前記第１導電型のチャネル領域；
前記半導体基板上に位置する第２導電型のゲート電極領域；及び
前記基板内に形成された前記第２導電型のゲート領域であり、前記ゲート電極領域から拡散された不純物を有し、且つ前記ゲート電極領域に実質的に位置整合されたゲート領域；
を有する、
電子回路。
【請求項５４】
前記接合型電界効果トランジスタはｎチャネルＪＦＥＴであり；且つ
前記１つ以上のデバイスのうちの少なくとも１つはｐチャネルＪＦＥＴである；
請求項５３に記載の電子回路。
【請求項５５】
前記ｎチャネルＪＦＥＴ及び前記ｐチャネルＪＦＥＴはインバータ回路として動作する、請求項５４に記載の電子回路。
【請求項５６】
前記ＪＦＥＴの前記ゲート電極領域の少なくとも一部は、少なくともシリコン及びカーボンを含む多結晶合金を有する、請求項５３に記載の電子回路。
【請求項５７】
前記第１の不純物領域はソース領域を有し；且つ
前記第２の不純物領域はドレイン領域を有する；
請求項５３に記載の電子回路。
【請求項５８】
前記接合型電界効果トランジスタは更に：
前記半導体基板上に位置する前記第１導電型のソース電極領域；及び
前記半導体基板上に位置する前記第１導電型のドレイン電極領域；
を有する、請求項５７に記載の電子回路。
【請求項５９】
前記ソース領域の少なくとも一部は、前記ソース電極領域から拡散された不純物を有する、請求項５８に記載の電子回路。
【請求項６０】
前記ドレイン領域の少なくとも一部は、前記ドレイン電極領域から拡散された不純物を有する、請求項５８に記載の電子回路。
【請求項６１】
前記ゲート電極領域は第１の境界及び第２の境界を有し；且つ
前記ゲート領域は第１の境界、第２の境界及び第３の境界を有し、前記第３の境界は前記ゲート電極領域に隣接し、前記ゲート領域の前記第１の境界は前記ゲート電極領域の前記第１の境界に実質的に位置整合されている；
請求項５３に記載の電子回路。
【請求項６２】
前記ゲート領域の前記第２の境界は前記ゲート電極領域の前記第２の境界に実質的に位置整合されている、請求項６１に記載の電子回路。
【請求項６３】
前記ゲート領域は第１の境界及び第２の境界を有し；且つ
前記チャネル領域は第１の境界、第２の境界及び第３の境界を有し、前記第３の境界は前記ゲート領域に隣接し、前記チャネル領域の前記第１の境界の少なくとも一部は前記ゲート領域の前記第１の境界に実質的に位置整合されている；
請求項５３に記載の電子回路。
【請求項６４】
前記チャネル領域は前記ゲート電極領域に実質的に位置整合されている、請求項５３に記載の電子回路。
【請求項６５】
前記接合型電界効果トランジスタは更に：
ソース電極領域；及び
ドレイン電極領域；
を有し、
前記ソース電極領域、前記ドレイン電極領域、及び前記ゲート電極領域は、実質的に同一平面上の平面を有する、
請求項５３に記載の電子回路。
【請求項６６】
前記第１導電型はｎ型であり；且つ
前記第２導電型はｐ型である；
請求項５３に記載の電子回路。
【請求項６７】
前記第１導電型はｐ型であり；且つ
前記第２導電型はｎ型である；
請求項５３に記載の電子回路。
【請求項６８】
前記接合型電界効果トランジスタは更に、前記半導体基板内に形成されたウェル領域を有し；
前記第１の不純物領域、前記第２の不純物領域、前記ゲート領域、及び前記チャネル領域は前記ウェル領域内に形成されており；
前記半導体基板は前記第１導電型を有し；且つ
前記ウェル領域は前記第２導電型を有する；
請求項５３に記載の電子回路。
【請求項６９】
前記接合型電界効果トランジスタは更に、前記ゲート電極領域上に形成され且つ前記ゲート領域にオーミック接触するゲートコンタクト領域を有する、請求項５３に記載の電子回路。
【請求項７０】
前記ゲートコンタクト領域はシリサイドを有する、請求項６９に記載の電子回路。
【請求項７１】
前記ゲートコンタクト領域は前記ゲート領域に実質的に位置整合されている、請求項６９に記載の電子回路。
【請求項７２】
前記ゲートコンタクト領域は前記チャネル領域に実質的に位置整合されている、請求項６９に記載の電子回路。
【請求項７３】
前記ソース領域は第１ソース部及び第２ソース部を有し；且つ
前記第１ソース部は前記第２ソース部と前記チャネル領域とを接続している；
請求項５７に記載の電子回路。
【請求項７４】
前記ドレイン領域は第１ドレイン部及び第２ドレイン部を有し；且つ
前記第１ドレイン部は前記第２ドレイン部と前記チャネル領域とを接続している；
請求項５７に記載の電子回路。
【請求項７５】
前記チャネルは０．５Ｖ以下の動作電圧で電流を導通する、請求項５３に記載の電子回路。
【請求項７６】
前記チャネル領域は、前記第１の不純物領域及び前記第２の不純物領域の不純物濃度より低い不純物濃度でドープされている、請求項５３に記載の電子回路。
【請求項７７】
前記トランジスタはエンハンスメントモードトランジスタである、請求項７６に記載の電子回路。
【請求項７８】
前記ゲート領域の、前記ゲート電極領域との位置整合は、前記接合型電界効果トランジスタのキャパシタンスを低減させている、請求項６１に記載の電子回路。
【請求項７９】
前記接合型電界効果トランジスタはｐチャネルＪＦＥＴであり；且つ
前記１つ以上のデバイスのうちの少なくとも１つはｎチャネルＪＦＥＴである；
請求項５３に記載の電子回路。