(57)【要約】【課題】金属触媒を用いたポリシリコンマスクの製造方法及びこれを用いた半導体素子の製造方法を提供すること。【解決手段】本発明に係る金属触媒を用いたポリシリコンマスクの製造方法は、基板１０を提供するステップと、基板１０上に所定のパターンを有する非晶質シリコン層３０を形成するステップと、非晶質シリコン層３０上に金属触媒層４０を形成するステップと、非晶質シリコン層３０を熱処理してポリシリコンマスク３１を形成するステップとを含むことを特徴とする。
2012523129.tif 000002
【特許請求の範囲】
【請求項１】
ポリシリコンマスクの製造方法であって、
基板を提供するステップと、
前記基板上に所定のパターンを有する非晶質シリコン層を形成するステップと、
前記非晶質シリコン層上に金属触媒層を形成するステップと、
前記非晶質シリコン層を熱処理してポリシリコンマスクを形成するステップとを含むことを特徴とする方法。
【請求項２】
ポリシリコンマスクの製造方法であって、
基板を提供するステップと、
前記基板上に非晶質シリコン層を形成するステップと、
前記非晶質シリコン層上に金属触媒層を形成するステップと、
前記非晶質シリコン層を熱処理してポリシリコン層を形成するステップと、
前記ポリシリコン層を所定のパターンでパターニングしてポリシリコンマスクを形成するステップとを含むことを特徴とする方法。
【請求項３】
前記金属触媒層が、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄ及びＰｔからなる群より選択された１つ以上の物質を含むことを特徴とする請求項１または２に記載のポリシリコンマスクの製造方法。
【請求項４】
前記熱処理温度が、５００℃〜６５０℃の範囲であることを特徴とする請求項１または２に記載のポリシリコンマスクの製造方法。
【請求項５】
前記金属触媒層の厚さを調節することによって、前記ポリシリコンマスク内に残存する金属の量を制御するようにしたことを特徴とする請求項１または２に記載のポリシリコンマスクの製造方法。
【請求項６】
前記金属触媒層を、ＡＬＤ（Atomic Layer Deposition）法を用いて形成したことを特徴とする請求項１または２に記載のポリシリコンマスクの製造方法。
【請求項７】
前記金属触媒層を、前記非晶質シリコン層上に１未満のカバー率で形成したことを特徴とする請求項１または２に記載のポリシリコンマスクの製造方法。
【請求項８】
ポリシリコンマスクを用いた半導体素子の製造方法であって、
内部に形成されたソース／ドレイン領域及び該ソース／ドレイン領域を露出させるゲートラインを有する基板の上部にエッチング阻止層を形成するステップと、
前記エッチング阻止層上にモールド層を形成するステップと、
前記モールド層上に非晶質シリコン層を形成するステップと、
前記非晶質シリコン層上に金属触媒層を形成するステップと、
前記非晶質シリコン層を熱処理してポリシリコンマスクを形成するステップと、
前記ポリシリコンマスクを用いて前記エッチング阻止層及び前記モールド層をエッチングしてストレージコンタクトホールを形成するステップと、
前記ストレージコンタクトホールを介して前記ソース／ドレイン領域に電気的に接続するストレージ電極を含むキャパシタを形成するステップとを含むことを特徴とする方法。
【請求項９】
前記金属触媒層が、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄ及びＰｔからなる群より選択された１つ以上の物質を含むことを特徴とする請求項８に記載のポリシリコンマスクを用いた半導体素子の製造方法。
【請求項１０】
前記熱処理温度が、５００℃〜６５０℃の範囲であることを特徴とする請求項８に記載のポリシリコンマスクを用いた半導体素子の製造方法。
【請求項１１】
前記金属触媒層の厚さを調節することによって、前記ポリシリコンマスク内に残存する金属の量を制御するようにしたことを特徴とする請求項８に記載のポリシリコンマスクを用いた半導体素子の製造方法。
【請求項１２】
前記金属触媒層を、ＡＬＤ（Atomic Layer Deposition）法を用いて形成したことを特徴とする請求項８に記載のポリシリコンマスクを用いた半導体素子の製造方法。
【請求項１３】
前記金属触媒層を、前記非晶質シリコン層上に１未満のカバー率で形成したことを特徴とする請求項８に記載のポリシリコンマスクを用いた半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属触媒を用いたポリシリコンマスクの製造方法及び該マスクを用いた半導体素子の製造方法に関し、より詳細には、半導体素子のエッチング工程に用いられるポリシリコンマスクを金属触媒を利用して低い温度で製造する方法と、該マスクを用いて半導体素子のパターン精度を向上させた半導体素子の製造方法に関する。
【背景技術】
【０００２】
近年、ほとんどの電子機器に内蔵されるメモリと非メモリの需要が増加するに伴い、半導体技術分野の発展が急速に進んでいる。また、携帯電話、ノート型パソコン、ＰＤＡ（Personal Digital Assistants）、大型テレビのようなディスプレイの需要の増加に伴い、軽薄短小型の平板ディスプレイ（Flat Panel Display）技術分野の発展も急速に進んでいる。
【０００３】
特に、半導体分野においては、処理速度と記憶容量が向上した高集積半導体を実現するための技術が開発されている。また、平板ディスプレイ分野においては、画質の鮮明度を向上させるために単位面積当たりの画素数が増加しており、サイズの減少と駆動速度の向上のために、ガラス上に走査ドライバ及びデータドライバを共に集積するＳＯＰ（System On Panel）技術が開発されている。
【０００４】
この技術を達成するためには、配線パターンの幅を最小化し、パターンの精度を向上させる技術が要求されるが、このためには、パターンの幅及び精度を決定するマスクの機能が最も重要になる。
【０００５】
従来では、半導体素子の製造において、マスク物質としてフォトレジストを使用してきた。しかし、最近、半導体素子の集積度の向上に伴い、アスペクト比（aspect ratio）の高いコンタクトホール（contact hole）構造を形成しなければならないが、フォトレジストマスクは、エッチング選択比が低いという問題により、微細パターンを有する半導体素子の製造において、その役割を果たすには限界があった。
【０００６】
したがって、この問題を解決するために、エッチング選択比の高いハードマスクを使用する方法が提案された。ハードマスクの物質としては、通常、ポリシリコン（poly-Si）が使用されている。
【０００７】
ポリシリコンハードマスクは、非晶質シリコン（amorphous-Si）を形成した後、６５０℃以上の温度で結晶化熱処理する工程を経てはじめて製造できる。しかし、この結晶化熱処理は高温で行われるため、半導体素子のサーマルバジェット（thermal budget）を増加させ、ハードマスクの形状及び構造に変形をもたらし、半導体素子の製造時、精密なエッチング工程を実現できないという問題があった。この問題は、結局、半導体素子の諸特性、信頼性及び生産性の低下につながる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記の従来技術の諸問題を解決するためのものであって、その目的は、ポリシリコンで形成されるハードマスクの結晶化温度と時間を減少させることのできる、金属触媒を用いたポリシリコンマスクの製造方法を提供することである。
【０００９】
また、本発明の他の目的は、金属触媒を用いたポリシリコンマスクを使用することにより、半導体素子のパターン形成（エッチング工程）時に発生する特性の低下及び生産性の低下を改善することのできる、半導体素子の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の上記の目的は、基板を提供するステップと、前記基板上に所定のパターンを有する非晶質シリコン層を形成するステップと、前記非晶質シリコン層上に金属触媒層を形成するステップと、前記非晶質シリコン層を熱処理してポリシリコンマスクを形成するステップとを含むことを特徴とするポリシリコンマスクの製造方法により達成される。
【００１１】
また、本発明の上記の目的は、基板を提供するステップと、前記基板上に非晶質シリコン層を形成するステップと、前記非晶質シリコン層上に金属触媒層を形成するステップと、前記非晶質シリコン層を熱処理してポリシリコン層を形成するステップと、前記ポリシリコン層を所定のパターンを有するようにパターニングしてポリシリコンマスクを形成するステップとを含むことを特徴とするポリシリコンマスクの製造方法により達成される。
【００１２】
さらに、本発明の上記の目的は、その内部にソース／ドレイン領域及び、前記ソース／ドレイン領域を露出させるゲートラインを含む基板の上部にエッチング阻止層を形成するステップと、前記エッチング阻止層上にモールド層を形成するステップと、前記モールド層上に非晶質シリコン層を形成するステップと、前記非晶質シリコン層上に金属触媒層を形成するステップと、前記非晶質シリコン層を熱処理してポリシリコンマスクを形成するステップと、前記ポリシリコンマスクを用いて前記エッチング阻止層及び前記モールド層をエッチングしてストレージコンタクトホールを形成するステップと、前記ストレージコンタクトホールを介して前記ソース／ドレイン領域に電気的に接続するストレージ電極を含むキャパシタを形成するステップとを含むことを特徴とするポリシリコンマスクを用いた半導体素子の製造方法により達成される。
【００１３】
前記金属触媒層は、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄ及びＰｔからなる群より選択した１つ以上の物質を含むことができる。
【００１４】
前記熱処理温度は、５００℃〜６５０℃の範囲であり得る。
【００１５】
前記金属触媒層の厚さを調節することにより、前記ポリシリコンマスク内に残存する金属の量を制御することができる。
【００１６】
前記金属触媒層は、ＡＬＤ（Atomic Layer Deposition）法を用いて形成され得る。
【００１７】
前記金属触媒層は、前記非晶質シリコン層上に１未満のカバー率に形成され得る。
【発明の効果】
【００１８】
本発明によれば、ポリシリコンハードマスクの製造時に金属触媒を用いることによって、非晶質シリコンの結晶化熱処理温度を下げることができる。
【００１９】
また、本発明によれば、金属触媒を用いて製造したポリシリコンマスクを用いて半導体素子の集積度を向上させることができる。
【００２０】
さらに、本発明によれば、金属触媒を用いて製造したポリシリコンマスクを用いて半導体素子のエッチング精度を向上させることができる。
【００２１】
なお、本発明によれば、金属触媒を用いて製造したポリシリコンマスクを用いて半導体素子の諸特性、信頼性及び生産性を向上させることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態に係る金属触媒を用いたポリシリコンマスクの製造方法及びこれを用いた半導体素子の製造工程を示す図である。
【図２】本発明の一実施形態に係る金属触媒を用いたポリシリコンマスクの製造方法及びこれを用いた半導体素子の製造工程を示す図である。
【図３】本発明の一実施形態に係る金属触媒を用いたポリシリコンマスクの製造方法及びこれを用いた半導体素子の製造工程を示す図である。
【図４】本発明の一実施形態に係る金属触媒を用いたポリシリコンマスクの製造方法及びこれを用いた半導体素子の製造工程を示す図である。
【図５】本発明の一実施形態に係る金属触媒を用いたポリシリコンマスクの製造方法及びこれを用いた半導体素子の製造工程を示す図である。
【図６】本発明の一実施形態に係るポリシリコンマスクを用いたＤＲＡＭのセル領域の製造工程を示す図である。
【図７】本発明の一実施形態に係るポリシリコンマスクを用いたＤＲＡＭのセル領域の製造工程を示す図である。
【図８】本発明の一実施形態に係るポリシリコンマスクを用いたＤＲＡＭのセル領域の製造工程を示す図である。
【図９】本発明の一実施形態に係るポリシリコンマスクを用いたＤＲＡＭのセル領域の製造工程を示す図である。
【図１０】本発明の一実施形態に係るポリシリコンマスクを用いたＤＲＡＭのセル領域の製造工程を示す図である。
【図１１】本発明の一実施形態に係るポリシリコンマスクを用いたＤＲＡＭのセル領域の製造工程を示す図である。
【図１２】本発明の一実施形態に係るポリシリコンマスクを用いたＤＲＡＭのセル領域の製造工程を示す図である。
【図１３】本発明の一実施形態に係るポリシリコンマスクを用いたＤＲＡＭのセル領域の製造工程を示す図である。
【発明を実施するための形態】
【００２３】
以下、本発明の上記の目的と技術的構成及びそれによる作用効果については、本発明の好ましい実施形態を示している図面を参照して詳細に説明する。
【００２４】
［実施形態］
【００２５】
図１〜図５は、本発明の一実施形態に係る金属触媒を用いたポリシリコンマスクの製造方法及びこれを用いた半導体素子の製造工程を示す図である。
【００２６】
まず、図１に示すように、基板１０が提供される。この基板１０は、不透明材質（例えば、半導体ウエハ）または透明材質（例えば、ガラス、プラスチック）であり得るが、これに限定されるものではない。
【００２７】
さらに、図１に示すように、基板１０上には１層または複数の層からなる薄膜層２０が形成され得る。この薄膜層２０は、図示していないが、半導体素子を構成する絶縁層、導電層、半導体層のうち少なくともいずれか１つであり得る。
【００２８】
次に、図２に示すように、薄膜層２０上には、一定のパターンを有する非晶質シリコン層３０を形成することができる。この非晶質シリコン層３０は、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）やＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成することができる。このとき、非晶質シリコン層３０は、薄膜層２０中におけるエッチングが必要な領域のみを露出させるようにパターンが形成されているため、後の工程においてマスクの機能を果たすことができる。
【００２９】
さらに、図２に示すように、非晶質シリコン層３０上には、金属触媒層４０を形成することができる。この金属触媒層４０は、後の非晶質シリコン層３０の結晶化熱処理時において金属触媒として用いられる、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、ＣｄまたはＰｔのいずれか１つ以上を含むことができるが、ニッケル（Ｎｉ）を使用することが好ましい。この金属触媒層４０は、熱蒸着またはスパッタのような物理気相蒸着法や、ＬＰＣＶＤまたはＰＥＣＶＤのような化学気相蒸着法を用いて形成することができる。
【００３０】
次に、図３に示すように、図２の状態において、一定温度での熱処理過程を行うことにより、非晶質シリコン層３０をポリシリコン層３１（以下、機能の面によって「ポリシリコンマスク」という。）に結晶化することができる。
【００３１】
より詳細には、この熱処理により、金属触媒層４０に含まれる金属触媒（図示せず）中の一部が非晶質シリコン層３０の表面に移動することができる。すなわち、金属触媒層４０の金属触媒が非晶質シリコン層３０のシリコンと結合して金属シリサイドを形成し、この金属シリサイドが結晶化の核であるシード（seed）として作用し、非晶質シリコン層３０の結晶化を誘導することができる。このとき、熱処理温度は、５００℃〜６５０℃の範囲で行うことができるが、好ましくは、５５０℃の温度で金属触媒を非晶質シリコン層３０まで拡散して結晶化することができる。また、熱処理雰囲気は、不活性ガス雰囲気、還元性ガス雰囲気、酸化性ガス雰囲気のいずれか１つ、またはこれらが混合した雰囲気であることが好ましい。ここで、不活性ガスとしてはＡｒ、Ｎ２などが、還元性ガスとしてはＨ２、ＮＨ３などが、酸化性ガスとしてはＯ２、Ｎ２Ｏ、Ｈ２Ｏ、オゾンなどが使用可能である。このような熱処理方法では、炉（Furnace）工程、ＲＴＡ（Rapid Thermal Annealing）工程、ＵＶ工程、またはレーザ工程のいずれか１つ以上を利用することができる。
【００３２】
したがって、ポリシリコンマスク３１は、従来のように６５０℃を超過する高温で熱処理を行うことなく、金属触媒を用いることによって低温の５５０℃でも容易に結晶化することができる。
【００３３】
一方、金属触媒を用いた非晶質シリコン層３０の結晶化熱処理過程によりポリシリコン層３１内に拡散した金属はポリシリコンマスク３１内に残存し、この残存する金属は、以後、ポリシリコンマスク３１を用いた半導体素子の製造過程で再び拡散し、半導体素子の諸特性を低下させる汚染物質として作用し得る。したがって、ポリシリコンマスク３１内の金属の残存量をできるだけ減少させるためには、非晶質シリコン層３０上に形成される金属触媒層４０の厚さをできるだけ薄くなるように調節する必要がある。本発明において、金属触媒層４０の厚さを調節することにより、ポリシリコンマスク３１内の金属の残存量を制御することができ、さらに、ポリシリコンマスク３１内に残存する金属の量を最小限に維持するために、金属触媒層４０の厚さを１原子層または１原子層未満に調節する必要もある。ここで、１原子層未満とは、金属触媒層４０が非晶質シリコン層３０の全面積を完全にカバーしない場合、つまり、非晶質シリコン層３０上に金属触媒層４０が連続して形成されずに散在する島（island）状に形成される場合をいう（カバー率＜１）。この１原子層または１原子層未満に金属触媒層４０を形成する場合、ＡＬＤ（Atomic Layer Deposition）法を用いることが好ましい。
【００３４】
次に、図４に示すように、ポリシリコンマスク３１を用いて薄膜層２０を一定のパターンにエッチングしてコンタクトホール２０ａを形成することができる。薄膜層２０は、ドライエッチング法を用いてエッチングすることができるが、これに限定されない。
【００３５】
次に、図５に示すように、薄膜層２０上に形成されたポリシリコンマスク３１及び金属触媒層４０を除去することができる。ポリシリコンマスク３１及び金属触媒層４０は、ドライエッチング法、ウェットエッチング法、ＣＭＰ（Chemical Mechanical Polishing）法などを用いてエッチングすることができるが、これに限定されない。
【００３６】
上述のように、本発明の一実施形態に係るポリシリコンマスクは、金属触媒を用いて従来よりも低い温度で製造可能である。したがって、本発明に係るポリシリコンマスクを用いて半導体素子を製造すると、半導体素子のサーマルバジェットを低減することができる。また、高精度のエッチング工程を行うことができるため、微細パターンを有する半導体素子の実現が可能になる。したがって、本発明によれば、半導体素子の諸特性、信頼性及び生産性を向上させることができる。
【００３７】
一方、本発明の一実施形態では、マスクを実現するために、非晶質シリコン層３０を結晶化熱処理する前に非晶質シリコン層３０をパターン化したが、本発明は必ずしもこれに限定されない。すなわち、必要によっては、非晶質シリコン層３０上に金属触媒層４０を形成し、結晶化熱処理してポリシリコン層を形成した後、これをパターン化してポリシリコンマスクを実現できることはいうまでもない。
【００３８】
ポリシリコンマスクを用いたＤＲＡＭの製造
【００３９】
以下では、ＤＲＡＭ（Dynamic Random Access Memory）の製造時、ポリシリコンマスクを用いて高いアスペクト比を有する複数のコンタクトホールを形成する工程を例として説明する。しかし、本発明はこれに限定されず、ＤＲＡＭ以外の半導体素子の製造においていかなるパターンを形成する場合でも制限なく使用することができる。
【００４０】
図６〜図１３は、本発明の一実施形態に係るポリシリコンマスクを用いたＤＲＡＭのセル領域の製造工程を示す図である。
【００４１】
まず、図６に示すように、基板１００を提供することができる。この基板１００は、半導体ウエハであり得るが、例えば、ｎ型またはｐ型の半導体（シリコン）基板であり得る。このとき、基板１００の内部には、セル間の領域を分離できる絶縁機能を有する分離領域２００が形成され得る。
【００４２】
次に、基板１００上には、絶縁物質で形成されるゲート絶縁層３１０と、導電物質で形成されるゲート電極３２０と、絶縁物質で形成されるキャップ層３３０とが順に積層され得る。ゲート絶縁層３１０は、例えば、シリコン酸化膜（ＳｉＯｘ）であり得る。ゲート電極３２０は、例えば、ポリシリコン、金属（例えば、タングステンまたはモリブデンなど）、及び金属シリサイドからなる群より選択された少なくとも１つを含むことができる。キャップ層３３０は、シリコン窒化膜（ＳｉｘＮｙ）であり得る。
【００４３】
次に、積層されたゲート絶縁層３１０、ゲート電極３２０、キャップ層３３０を一定のパターンにエッチングし、デュアルゲートタイプ（特に、基板１００の中央部に配置された２つのゲートライン３００）のゲートライン３００（３１０、３２０、３３０）を形成することができる。すなわち、ゲート絶縁層３１０、ゲート電極３２０、キャップ層３３０の一部領域を一括してエッチングし、基板１００の一部領域（後に説明される第１のソース／ドレイン領域１１０ａ及び第２のソース／ドレイン領域１１０ｂ）が露出するようにコンタクトホール３１１をそれぞれ形成することができる。このエッチング工程において、本発明の一実施形態に係るポリシリコンマスク３１を適用することができる。
【００４４】
より詳細には、前記エッチング工程は、キャップ層３３０上に一定のパターンの非晶質シリコン層３０を形成し、非晶質シリコン層３０上に金属触媒層４０を形成し、非晶質シリコン層３０及び金属触媒層４０を一定のパターンにパターン化し、５５０℃程度の温度で結晶化熱処理工程を行い、パターン化した非晶質シリコン層３０を結晶化してポリシリコンマスク３１を形成し、ゲート絶縁層３１０、ゲート電極３２０、キャップ層３３０の一部領域をエッチングしてコンタクトホール３１１を形成し、ポリシリコンマスク３１及び金属層４０を除去する過程を含むことができる。
【００４５】
次に、前記エッチング過程で形成されたゲートライン３００をマスクとして、基板１００の所定の領域にドーパント（dopant）を注入することができる。例えば、基板１００の分離領域２００上のゲートライン３００間には、第１のソース／ドレイン領域１１０ａがそれぞれ形成され得、基板１００の中央部のゲートライン３００間には、第２のソース／ドレイン領域１１０ｂが形成され得る。
【００４６】
次に、図７に示すように、ゲートライン３００の両側面上にキャップスペーサ３４０を形成することができる。このキャップスペーサ３４０は、例えば、基板１００の全面にキャップ層３３０と同じシリコン窒化膜（ＳｉｘＮｙ）を化学気相蒸着法を用いて形成した後、これをドライエッチング法を用いて異方性エッチングすることによって形成することができる。このキャップ層３３０及びキャップスペーサ３４０を含むキャップ部は、後続の上部酸化膜のエッチング時にゲート電極３２０の損傷を防止する役割を果たすことができる。
【００４７】
次に、図８に示すように、第１のソース／ドレイン領域１１０ａ及び第２のソース／ドレイン領域１１０ｂを露出させるコンタクトホール３１１ごとにコンタクトパッド３３０ａ、３３０ｂを形成することができる。これらコンタクトパッド３３０ａ、３３０ｂは、基板１００の全面にタングステンと同じ導電物質を形成した後、コンタクトホール３１１以外の部分に形成された導電物質を除去する工程を行って形成することができる。
【００４８】
次に、基板１００の全面に第１の層間絶縁層４１０を形成することができる。この第１の層間絶縁層４１０は、例えば、化学気相蒸着法によって形成されたシリコン酸化膜（ＳｉＯｘ）であり得る。
【００４９】
次に、第１の層間絶縁層４１０を一定のパターンにエッチングし、第２のソース／ドレイン領域１１０ｂに接続するコンタクトパッド３３０ｂを露出させるビットラインコンタクトホール４１１を形成することができる。このビットラインコンタクトホール４１１の形成時においても、上述したコンタクトホール３１１の形成時と同様に、本発明の一実施形態に係るポリシリコンマスク３１を適用することができる。この過程は、第１の層間絶縁層４１０上に非晶質シリコン層３０及び金属触媒層４０を形成した後、結晶化熱処理してポリシリコンマスク３１を形成する過程を含むことができる。
【００５０】
また、後の工程で行われる第１のソース／ドレイン領域１１０ａに接続するコンタクトパッド３３０ａを露出させるストレージコンタクトホール４２１（図９に示されている）を形成するための第１の層間絶縁層４１０をエッチングする場合も、本発明の一実施形態に係るポリシリコンマスク３１を同様に適用することができる。
【００５１】
次に、図９に示すように、ビットラインコンタクトホール４１１に、コンタクトパッド３３０ｂに接続するコンタクトプラグ４３０ｂを形成することができる。このコンタクトプラグ４３０ｂは、基板１００の全面にタングステンと導電物質を形成した後、ビットラインコンタクトホール４１１以外の部分に形成された導電物質を除去する工程を行って形成することができる。
【００５２】
次に、導電物質によりコンタクトプラグ４３０ｂに接続するビットライン４４０を形成した後、基板１００の全面に第２の層間絶縁層４２０を形成することができる。この第２の層間絶縁層４２０は、例えば、化学気相蒸着法によって形成されたシリコン酸化膜（ＳｉＯｘ）であり得る。
【００５３】
次に、上述したのと同様に、第２の層間絶縁層４２０を一定のパターンにエッチングし、第１のソース／ドレイン領域１１０ａに接続するコンタクトパッド３３０ａを露出させるストレージコンタクトホール４２１を形成することができる。
【００５４】
次に、ストレージコンタクトホール４２１に、コンタクトパッド３３０ａに接続するコンタクトプラグ４３０ａを形成することができる。このコンタクトプラグ４３０ａは、基板１００の全面にタングステンのような導電物質を形成した後、ストレージコンタクトホール４２１以外の部分に形成された導電物質を除去する工程を行って形成することができる。
【００５５】
次に、基板１００の全面にエッチング阻止層５００を形成することができ、エッチング阻止層５００上にはモールド層５１０を形成することができる。例えば、エッチング阻止層５００は、化学気相蒸着法によって形成されたシリコン窒化膜（ＳｉｘＮｙ）であり、モールド層５１０は、化学気相蒸着法によって形成されたシリコン酸化膜（ＳｉＯｘ）であり得る。
【００５６】
次に、図１０及び図１１に示すように、エッチング阻止層５００及びモールド層５１０を一定のパターンにエッチングし、第１のソース／ドレイン領域１１０ａに接続するためのコンタクトプラグ４３０ａを露出させるキャパシタコンタクトホール５１１を形成することができる。このキャパシタコンタクトホール５１１の形成時においても、上述したコンタクトホール３１１、ビットラインコンタクトホール４１１、及びストレージコンタクトホール４２１の形成時と同様に、本発明の一実施形態に係るポリシリコンマスク３１を適用することができる。この過程は、第１の層間絶縁層４１０上に非晶質シリコン層３０及び金属触媒層４０を形成した後、結晶化熱処理してポリシリコンマスク３１を形成する過程を含むことができる。
【００５７】
最後に、図１２及び図１３に示すように、キャパシタコンタクトホール５１１上にストレージ電極６００を形成することができる。ストレージ電極６００は、基板１００の全面にタングステンのような導電物質を形成した後、キャパシタコンタクトホール５１１以外の部分に形成された導電物質を除去する工程を行って形成することができる。次に、モールド層５１０を除去する工程を行うことができる。最後に、ストレージ電極６００上に誘電層７００及びプレート電極８００を順に積層してキャパシタを形成することができるが、キャパシタを形成する前記工程は、公知の技術であるため、本明細書では詳細な説明は省略する。
【００５８】
上述のように、ＤＲＡＭの製造時、本発明の一実施形態に係るポリシリコンマスク３１を用いることにより、高いアスペクト比を有するコンタクトホールを形成するためのエッチング工程をより精度よく行うことができる。特に、本発明の金属触媒を用いて結晶化熱処理温度を下げたポリシリコンマスクをＤＲＡＭの製造に用いることにより、ＤＲＡＭのサーマルバジェットを低減し、ＤＲＡＭの素子特性、信頼性及び生産性を向上させることができる。
【００５９】
本発明は、上述のような好ましい実施形態を挙げて図示及び説明したが、上記の実施形態に限定されず、本発明の精神を逸脱しない範囲内で当該発明の属する技術分野における通常の知識を有する者によって多様な変形及び変更が可能である。そのような変形例及び変更例は、本発明と添付した特許請求の範囲に属するものとみなすべきである。
【符号の説明】
【００６０】
１０、１００：基板
２０：薄膜層
３０：非晶質シリコン層
３１：ポリシリコンマスク
４０：金属触媒層
２００：分離領域
３００：ゲートライン
５００：エッチング阻止層
５１０：モールド層
６００：ストレージ電極
７００：誘電層
８００：プレート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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