【手続補正書】
【提出日】平成21年9月28日(2009.9.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
デイジーチェーンカスケード配列で構成された複数のデバイスを有する装置であって、
第1のメモリデバイスであって、
(a) メモリと、
(b) 前記メモリ内の記憶場所に関連するアドレス情報を受信するための第1の入力部と、
(c) 前記記憶場所に含まれたデータを第1のメモリデバイスから出力するように構成された第1の出力部と、
を有する第1のメモリデバイスと、
第2のメモリデバイスであって、
(a) 前記第1のデバイスの第1の出力部に連結され、前記第1のメモリデバイスから出力されたデータを受信するように構成された第1の入力部を有する
第2のメモリデバイスと、
を備える装置。
【請求項２】
前記データは、前記第1のメモリデバイスの前記第1の出力部から前記第2のメモリデバイスの前記第1の入力部にシリアルに転送される、請求項1に記載の装置。
【請求項３】
前記データは、クロックサイクルの立ち上がりエッジおよび立ち下がりエッジに基づいて、2倍のデータ転送率でシリアルに転送される、請求項1に記載の装置。
【請求項４】
前記第2のメモリデバイスの前記第1の入力部に転送されるデータは、デバイスアドレス情報を含む、請求項2に記載の装置。
【請求項５】
前記デバイスアドレス情報は、前記第2のメモリデバイスに関連する、請求項4に記載の装置。
【請求項６】
前記第2のメモリデバイスの前記第1の入力部に転送されるデータは、コマンドおよびデータ情報をさらに含む、請求項4に記載の装置。
【請求項７】
前記第1のメモリデバイスは、
(a) 前記第1のメモリデバイスの前記第1の入力をイネーブルにして前記アドレス情報を受信するために使用される第1の入力イネーブル信号を受信するための第2の入力部と、
(b) 第2の入力イネーブル信号を出力するための第2の出力部と、をさらに有する、
請求項1に記載の装置。
【請求項８】
前記第1のメモリデバイスは、
前記データを前記第1のメモリデバイスの前記第1の出力部で出力できるようにするために使用される第1の出力イネーブル信号を受信するための第3の入力部と、
第3の出力イネーブル信号を前記第1のメモリデバイスから出力するための第3の出力部と、
を有する、請求項7に記載の装置。
【請求項９】
前記第2の入力イネーブル信号は、前記第1の入力信号から誘導される、請求項7に記載の装置。
【請求項１０】
前記第2のメモリデバイスは、前記第1のメモリデバイスの前記第2の出力部に連結された第2の入力部を有し、その第2の入力部は、前記第2の入力イネーブル信号を前記第2のメモリデバイスで受信するためのものである、請求項7に記載の装置。
【請求項１１】
前記第1のメモリデバイスは、
第1の出力イネーブル信号を受け取るための第2の入力部であって、その第1の出力イネーブル信号は、前記データを前記第1のメモリデバイスの前記第1の出力部で出力することを可能にするために使用されるものである、第2の入力部と、
第2の出力イネーブル信号を前記第1のメモリデバイスから出力するための第2の出力部と、
を有する、請求項1に記載の装置。
【請求項１２】
前記第2のメモリデバイスは、前記第1のメモリデバイスの前記第2の出力部に連結された第2の入力部を有し、その第2の入力部は、前記第2の出力イネーブル信号を前記第2のメモリデバイスで受信するためのものである、請求項11に記載の装置。
【請求項１３】
前記第1のメモリデバイスおよび第2のメモリデバイスはそれぞれ、クロック信号を受信するための第2の入力部を有し、そのクロック信号は、アクセスしたデータを前記第1のメモリデバイスの前記第1の出力部から前記第2のメモリデバイスの前記第1の入力部に転送することに対応するために、前記第1および第2のメモリデバイスによって使用されるものである、請求項1に記載の装置。
【請求項１４】
前記第1のメモリデバイスは、前記第2のメモリデバイスの前記第2の入力部に連結された第2の出力部を有し、その第2の出力部は、前記クロック信号を前記第1のメモリデバイスから前記第2のメモリデバイスに転送するためのものである、請求項13に記載の装置。
【請求項１５】
前記メモリはフラッシュメモリを含む、請求項1に記載の装置。
【請求項１６】
情報をデバイス同士の間で転送するための方法であって、
第1のメモリデバイスの第1の入力部に、前記第1のメモリデバイスに具備されたメモリの記憶場所に関連するアドレス情報を入力する段階と、
前記第1のメモリデバイスに具備されたメモリ内のデータに前記記憶場所でアクセスする段階と、
そのアクセスしたデータを前記第1のメモリデバイスから第2のメモリデバイスに転送することが可能となるように、前記第1のメモリデバイスの第1の出力部を前記第2のメモリデバイスの第1の入力部に連結する段階と、
を含む方法。
【請求項１７】
クロック信号を前記第1のメモリデバイスおよび前記第2のメモリデバイスに連結する段階であって、前記クロック信号は、前記アクセスしたデータを前記第1のメモリデバイスから前記第2のメモリデバイスに転送することに対応するために、前記第1のメモリデバイスおよび第2のメモリデバイスによって使用される、段階をさらに含む、請求項16に記載の方法。
【請求項１８】
前記第1のメモリデバイスの第2の入力部に第1の入力イネーブル信号を入力する段階であって、その第1の入力イネーブル信号は、前記アドレス情報を前記第1のメモリデバイスの前記第1の入力部に入力することを可能にするために使用される、段階と、
第2の入力イネーブル信号を前記第1のメモリデバイスの第2の出力部から出力する段階と、
前記第2の入力イネーブル信号を前記第1のメモリデバイスから前記第2のメモリデバイスに転送できるように、前記第1のメモリデバイスの前記第2の出力部を前記第2のメモリデバイスの第2の入力部に連結する段階と、
をさらに含む、請求項16に記載の方法。
【請求項１９】
前記第2の入力イネーブル信号は、前記第1の入力イネーブル信号から誘導される、請求項18に記載の方法。
【請求項２０】
前記第1のメモリデバイスの第2の入力部に第1の出力イネーブル信号を入力する段階であって、その第1の出力イネーブル信号は、前記アクセスしたデータを前記第1のメモリデバイスから出力することを可能にするために使用される、段階と、
第2の出力イネーブル信号を前記第1のメモリデバイスの第2の出力部から出力する段階と、
前記第2の出力イネーブル信号を前記第1のメモリデバイスから前記第2のメモリデバイスに転送できるように、前記第1のメモリデバイスの前記第2の出力部を前記第2のメモリデバイスの第2の入力部に連結する段階と、
をさらに含む請求項16に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
図10は、デュアルポートデバイスに対する例示的なシリアル出力制御論理回路1000のブロック図である。各ポートごとに、シリアル出力制御論理回路1000は、IPE入力バッファ1002、SI入力バッファ1004、OPE入力バッファ1006、入力ラッチ制御部1008、シリアルパラレルレジスタ1010、出力ラッチ制御部1012、データレジスタ1014、アドレスレジスタ1016、コマンドインタプリタ1018、セレクタ1020、ページバッファ1024、論理和ゲート1026、出力バッファ1028およびセレクタ1030を備えており、これらはそれぞれ、上述のIPE入力バッファ902、SIP入力バッファ904、OPE入力バッファ906、入力ラッチ制御部908、シリアルパラレルレジスタ910、出力ラッチ制御部912、データレジスタ914、アドレスレジスタ916、コマンドインタプリタ918、セレクタ920、ページバッファ924、論理和ゲート926、出力バッファ928およびセレクタ930と同一である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正の内容】
【００７６】
データ出力レジスタ1402は、デバイス1450に具備されたメモリから読み取られたデータを格納するように構成された通常のレジスタである。レジスタ1402は、実例として、メモリからパラレルにデータをロードし、ゲート1408の入力部にシリアルにデータを転送するパラレルシリアルデータレジスタである。SCLKは、レジスタ1402がデータをゲート1408に転送するために使用するクロックを与える。図示のように、データレジスタ1402は、ビットD0からD7を備える1バイトのデータを保持するように構成されており、ここで、D0はバイトの最下位ビット(LSB)であり、ビットD7はバイトの最上位ビット(MSB)である。レジスタ1402は、データがバイト幅だけメモリからパラレルにロードされる。次いでデータが、レジスタからシフトされ、MSBを初めとして1ビットずつゲート1408の入力部にシリアルに供給される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正の内容】
【００８０】
図15は、論理回路1400を使用して、デバイス1450aに具備されたメモリからデバイス1450bにデータをバイト幅だけ転送することに関するタイミングを示すタイミング図である。図14および15を参照すると、OPEが入力バッファ1404でデバイス1450aに供給された直後に、OPEIがアサートされている。OPEIがゲート1408に供給されて、データ出力レジスタ1402のD7に出現するデータを、SCLKの次の立ち上がりエッジにおいてラッチ1410でラッチすることが可能となる。加えて、SCLKのこの次の立ち上がりエッジにより、データがデータ出力レジスタ1402において右シフトされ、したがって、D6内のデータがD7にシフトされ、D5内のデータが136にシフトされ、以下同様となる。ラッチ1410の出力はセレクタ1414に出現し、このセレクタ1414は、ID_MATCHがアサートされていると仮定すると、データのラッチ状態をバッファ1416に出力する。バッファ1416は、このラッチ状態をデバイス1450aからSO0として出力し、このSO0は、デイジーチェーンカスケードにおける次のデバイス1450bのSI入力部(SI1)に供給される。その間に、OPEがアサートされた後の最初のクロックの立ち上がりエッジにおいて、OPEの状態がまたラッチ1412でラッチされる。ラッチ1412の出力はバッファ1418に転送され、バッファ1418はOPEのラッチ状態をデバイス1450aからOPEQ(OPEQ0)として出力し、OPEQはデイジーチェーンカスケードにおける次のデバイス1450bのOPE入力部(OPE1)に供給される。この手順が、ビットD6からD0に対して繰り返される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
【図１】複数のシングルポートデバイスを備える例示的なデバイス構成のブロック図であり、これらのシングルポートデバイスはシリアルデイジーチェーンカスケード配列で構成されている。
【図２】複数のシングルポートデバイスを備える例示的なデバイス構成のブロック図であり、これらのシングルポートデバイスは、カスケード接続されたクロックを有するシリアルデイジーチェーンカスケード配列で構成されている。
【図３】複数のデュアルポートデバイスを備える例示的なデバイス構成のブロック図であり、これらのデュアルポートディバイスはシリアルデイジーチェーンカスケード配列で構成されている。
【図４】複数のシングルポートデバイスを備える例示的なデバイス構成のブロック図であり、これらのシングルポートデバイスは、様々なイネーブル信号に対する入力部および出力部を有するシリアルデイジーチェーン配列で構成されている。
【図５】デュアルポートデバイスを備える例示的なデバイス構成のブロック図であり、これらのデュアルポートデバイスは、様々なイネーブル信号に対する入力部および出力部を有するシリアルデイジーチェーン配列で構成されている。
【図６】多数のシリアル入力部および多数のシリアル出力部を有する複数のデバイスを備える例示的なデバイス構成のブロック図であり、これらのデバイスはシリアルデイジーチェーンカスケード配列で構成されている。
【図７】読取り動作に関するタイミングを示すタイミング図であり、この読取り操作は、単一のデバイスとシリアルデイジーチェーンカスケード配列で構成された複数のデバイスとで実施されたものである。
【図８】情報に関するタイミングを示すタイミング図であり、この情報は、シリアルデイジーチェーンカスケード配列で構成されたデバイス間で転送されたものである。
【図９】シングルポートデバイスに対する例示的なシリアル出力制御論理回路の高レベルブロック図である。
【図１０】デュアルポートデバイスに対する例示的なシリアル出力制御論理回路の高レベルブロック図である。
【図１１】デバイスに対する例示的なシリアル出力制御論理回路の詳細なブロック図である。
【図１２】デバイスの例示的な構成のブロック図であり、これらのデバイスは、シリアルデイジーチェーンカスケード配列で構成されており、例示的なシリアル出力制御論理回路を具備している。
【図１３】例示的なシリアル出力制御論理回路を備えるデバイスの入力および出力に関するタイミングを示すタイミング図である。
【図１４】例示的なシリアル出力制御論理回路のブロック図であり、このシリアル出力制御論理回路は、あるデイジーチェーンカスケードにおける第1のデバイスに具備されたメモリからそのデイジーチェーンカスケードにおける第2のデバイスにデータを転送するために使用しうるものである。
【図１５】例示的なシリアル出力制御論理回路を使用して、あるデイジーチェーンカスケードにおける第1のデバイスのメモリに含まれたデータを、そのデイジーチェーンカスケードにおける第2のデバイスに転送することに関するタイミングを示すタイミング図である。