【手続補正書】
【提出日】平成23年3月25日(2011.3.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の基板と、
この基板上に形成された第２導電型の第１の埋め込み層と、
この第１の埋め込み層上に形成された第１導電型の第２の埋め込み層と、
この第２の埋め込み層上に形成された第２導電型のエピタキシャル層と、
前記第２の埋め込み層上に形成され前記エピタキシャル層を囲む第１導電型の第１の拡散領域と、
少なくともその一部が前記第１の拡散領域上に形成された第１導電型の第２の拡散領域と、
この第２の拡散領域上に形成された第１導電型の第３の拡散領域と、
この第３の拡散領域上に形成された第１の電極と、
少なくともその一部が前記エピタキシャル層内に形成された第２導電型の第４の拡散領域と、
この第４の拡散領域上に形成された第１導電型の第５の拡散領域および第２導電型の第６の拡散領域と、
前記第５の拡散領域および第６の拡散領域上に形成された第２の電極と、
前記第３の拡散領域と前記第５の拡散領域との間に絶縁膜を介して形成され、前記第２の電極を介して前記第５の拡散領域および第６の拡散領域と短絡した第３の電極と、
を備え、
前記第１の埋め込み層はフローティング状態であることを特徴とする半導体装置。
【請求項２】
第１導電型の基板と、
この基板上に形成された第２導電型の第１の埋め込み層と、
この第１の埋め込み層上に形成された第１導電型の第２の埋め込み層と、
この第２の埋め込み層上に形成された第２導電型のエピタキシャル層と、
前記第２の埋め込み層上に形成され前記エピタキシャル層を囲む第１導電型の第１の拡散領域と、
少なくともその一部が前記第１の拡散領域上に形成された第１導電型の第２の拡散領域と、
この第２の拡散領域上に形成された第１導電型の第３の拡散領域と、
この第３の拡散領域上に形成された第１の電極と、
少なくともその一部が前記エピタキシャル層内に形成された第２導電型の第４の拡散領域と、
この第４の拡散領域上に形成された第１導電型の第５の拡散領域および第２導電型の第６の拡散領域と、
前記第５の拡散領域および第６の拡散領域上に形成された第２の電極と、
前記第３の拡散領域と前記第５の拡散領域との間に絶縁膜を介して形成され、前記第２の電極を介して前記第５の拡散領域および第６の拡散領域と短絡した第３の電極と、
前記第１の拡散領域を囲むように形成され、前記第１の埋め込み層上から素子形成領域の表面に至るまで形成された第２導電型の半導体領域と、
を備え、
前記第２導電型の半導体領域の表面から前記第１の埋め込み層に電圧を印加し、その電位を前記基板および前記第２の埋め込み層の電位よりも高電位としたことを特徴とする半導体装置。
【請求項３】
前記エピタキシャル層内で前記エピタキシャル層に囲まれるように形成された第２導電型の第７の拡散領域と、
この第７の拡散領域上に形成された第１導電型の第８の拡散領域と、
をさらに備え、
前記第８の拡散領域上には前記第２の電極が形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１導電型の基板上には第１導電型チャネルＤＭＯＳトランジスタが混載されており、前記第１導電型チャネルＤＭＯＳトランジスタのソース電極が電源電圧接続線に接続され、前記第１導電型チャネルＤＭＯＳトランジスタのドレイン電極と前記第１の電極とが接続され、前記第２の電極および前記第３の電極がパッド端子に接続されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１導電型の基板上には第２導電型チャネルＤＭＯＳトランジスタが混載されており、前記第２導電型チャネルＤＭＯＳトランジスタのソース電極が接地され、前記第２導電型チャネルＤＭＯＳトランジスタのドレイン電極と前記第２の電極および前記第３の電極とが接続され、前記第１の電極がパッド端子に接続されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
Ｐ型埋め込み層３上には、Ｎ型エピタキシャル層４と、このＮ型エピタキシャル層４に囲まれた第７の拡散領域としてのＮ型拡散領域５と、Ｎ型エピタキシャル層４およびＮ型拡散層５からなるＮ型領域の周囲を囲むように形成された、第１の拡散領域としてのＰ型拡散層６と、が形成されている。Ｎ型拡散層５とＰ型拡散層６は深い拡散を要し、分離領域を形成する。Ｎ型拡散層５は電界集中とサージ対策を主目的として設けられている。すなわち、Ｎ型拡散層５を設けることで、拡散領域が表面から下方に向けて形成され、これにより、電界の集中が下層に向けるようにでき、サージをＰ型基板１に向けて抜けやすくする効果がある。Ｎ型拡散層５はソース部に、Ｐ型拡散層６はドレイン部に形成される。Ｎ型エピタキシャル層４の上方には素子形成領域の表面から形成されたＳＴＩ（Shallow Trench Isolation）７が形成されている。ＳＴＩ７は、Ｐ型基板１に垂直な方向から平面視したときに、Ｐ型拡散層６に隣接して形成され、浅い溝による分離領域を形成している。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
Ｎ型エピタキシャル層４およびＮ型拡散層５内には、双方を跨るように第４の拡散領域としてのＮ型拡散層９が形成されている。そして、Ｎ型拡散層９上には、第５の拡散領域としてのＰ型拡散層１２と第６の拡散領域としてのＮ型拡散層１３とが隣接して形成されている。Ｐ型拡散層１２はＮ型エピタキシャル層４側に形成され、Ｎ型拡散層１３はＮ型拡散層５側に形成されている。また、Ｐ型拡散層１２およびＮ型拡散層１３はそれぞれ、Ｎ型拡散層９と比べて高不純物濃度領域である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
第８の拡散領域としてのＰ型拡散層１４はＮ型拡散層５上に形成され、かつ、Ｎ型拡散層１３に隣接しその間に挟まれた領域に形成されている。Ｐ型拡散層１４は、Ｐ型拡散層１２、Ｎ型拡散層１３と同様に、浅く、濃い拡散層を形成している。Ｐ型拡散層１２、Ｎ型拡散層１３、およびＮ型拡散層１４上には図示しない第２の電極としてのソース電極が形成されている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
ＤＭＯＳトランジスタ構造は、主に、Ｐ型基板１と、Ｎ型埋め込み層２と、Ｎ型エピタキシャル層４と、Ｐ型拡散層８，１１と、Ｎ型拡散層９，１３およびＰ型拡散層１２と、ゲート電極１０と、から構成される。このＤＭＯＳトランジスタ構造は、Ｐ型チャネルＤＭＯＳ構造である。また、このＰ型チャネルＤＭＯＳトランジスタは、高耐圧用のデバイスであり、横幅を広げることで高耐圧を実現することができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
次に、図３（ｄ）に示すように、Ｎ型とＰ型の浅く濃い拡散層、すなわち、Ｐ型拡散層１１，１２，１４、Ｎ型拡散層１３を形成する。Ｐ型拡散層１１はＰ型拡散層（Pwell）８上に、Ｐ型拡散層１２およびＮ型拡散層１３はともにＮ型拡散層（Nwell）９上に、Ｐ型拡散層１４はＮ型拡散層（ＮＩＳＯ）５上に、それぞれ形成する。また、Ｐ型拡散層１２、Ｎ型拡散層１３、Ｐ型拡散層１４上に図示しないソース電極を形成し、Ｐ型拡散層１１上に図示しないドレイン電極を形成する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
（第２の実施の形態）
図４は、本実施の形態にかかる半導体装置の断面構成の一例を示す図である。図４では、第１の実施の形態のダイオードとＰ型チャネルＤＭＯＳトランジスタとが同一の基板上に混載されている。図５は、本実施の形態にかかる半導体装置の断面構成の別の一例を示す図である。図５では、第１の実施の形態のダイオードとＮ型チャネルＤＭＯＳトランジスタとが同一の基板上に混載されている。図４の半導体装置１９においてはダイオードのカソードの端子に機器が接続され、図５の半導体装置４０においてはダイオードのアノードの端子に機器が接続される。図６は、図４および図５を組み合わせてなる構成の回路図である。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
図４に示すように、Ｐ型基板１上には、ＤＴＩ（Deep Trench Isolation）１８により相互に素子分離された領域が形成され、一方の領域には第１の実施の形態のダイオード２０が搭載され、他方の領域にはＰ型チャネルＤＭＯＳトランジスタ２１が搭載されている。ダイオード２０については、図１を参照して既に説明したので、同一の構成要素には同一の符号を付して説明を省略する。なお、Ｐ型拡散層１１上にはドレイン電極７０が、Ｐ型拡散層１２上にはソース電極７１が、Ｎ型拡散層１３上にはソース電極７２が、Ｐ型拡散層１４上にはソース電極７３が、それぞれ形成されている。なお、ダイオード２０とＰ型チャネルＤＭＯＳトランジスタ２１を比較することで、ダイオード２０がＰ型チャネルＤＭＯＳ構造を利用したダイオードであることがわかる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
次に、図５に示すように、Ｐ型基板１上には、ＤＴＩ（Deep Trench Isolation）１８により相互に素子分離された領域が形成され、一方の領域には第１の実施の形態のダイオード４２が搭載され、他方の領域にはＮ型チャネルＤＭＯＳトランジスタ４１が搭載されている。ダイオード４２については、図１を参照して既に説明したので、同一の構成要素には同一の符号を付して説明を省略する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
図７では、図１に示したドレイン部（アノード）を囲むように、このドレイン部（アノード）のさらに外側にＮ型の半導体層６０を形成している。すなわち、Ｎ型埋め込み層２上には、Ｐ型埋め込み層３、Ｐ型拡散層（ＰＩＳＯ）６、Ｐ型拡散層（Pwell）８、およびＰ型拡散層１１からなるＰ型の領域の周囲を囲むように、Ｎ型の半導体層６０が形成されている。このＮ型の半導体層６０は、具体的にはＮ型エピタキシャル層またはＮ型拡散層（ＮＩＳＯ）である。Ｎ型の半導体層６０にはＳＴＩ６１と浅くて濃い不純物濃度のＮ型拡散層６２が形成されている。Ｎ型拡散層６２からは接続線が引き出されている。Ｎ型の半導体層６０およびＮ型の拡散層６２は、Ｎ型埋め込み層２上から素子形成領域の表面に至るまで形成されたＮ型の半導体領域である。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
本実施の形態によれば、横方向（基板の幅方向）のパラメータで耐圧が決まるＤＭＯＳを利用してダイオードを形成したので、この横方向のパラメータ調節で高耐圧を保証するダイオードを提供することができる。従って、従来のように、基板上に形成されたダイオードの耐圧が縦方向（基板の厚さ方向）のパラメータ、特に拡散層の厚さによって決まることがないので、高耐圧を確保するために装置の厚さを厚くしなくてはならないという問題が回避される。