(57)【要約】  トレンチ・シールドされた電力用半導体デバイス等の性能を改良するための種々の構造および方法について記載されている。
2012518292.tif 000002
【特許請求の範囲】
【請求項１】
表面を有する半導体領域と、
前記半導体領域の第１エリアと、
前記半導体領域内であって、前記第１エリアのまわりに配置された第１導電型のウェル領域と、
前記半導体領域に延びる複数のトレンチとを備え、
各トレンチは、前記ウェル領域の第１部分内に配置された第１エンドと、前記ウェル領域の第２部分内に配置された第２エンドと、前記第１エンドと前記第２エンドとの間であって前記第１エリア内に配置された中間部分とを有し、各トレンチは、誘電体層によってライニングされた対向する側壁および前記誘電体層の少なくとも一部の上に配置された導電性電極とを更に有する半導体デバイス。
【請求項２】
前記ウェル領域の少なくとも一部は、前記半導体領域の前記表面よりも下方にリセスされた表面を有し、各トレンチの前記第１エンド部分および前記第２エンド部分のボトムは、前記トレンチの前記中間部分のボトムよりも下方にある、請求項１の半導体デバイス。
【請求項３】
前記トレンチは、互いに平行に配置されている、請求項１の半導体デバイス。
【請求項４】
前記ウェル領域内に配置された第１エンド・トレンチを更に備え、
前記第１エンド・トレンチは、第１エンドと、第２エンドと、誘電体層によってライニングされた対向する側壁と、前記誘電体層の少なくとも一部に配置された導電性電極とを有し、更に、前記第１エンド・トレンチは、前記複数のトレンチの１つのサイドに配置され、前記複数のトレンチと平行である、請求項３の半導体デバイス。
【請求項５】
前記第１エンド・トレンチは、前記複数のトレンチのうちの１つのトレンチの幅の０.８倍から１.２倍の範囲の幅を有する、請求項４の半導体デバイス。
【請求項６】
前記複数のトレンチのうちの隣接する２つのトレンチの間に配置された第１メサと、前記第１エンド・トレンチと前記複数のトレンチとの間に配置された第２メサとを更に備え、前記第２メサは、前記第１メサのトレンチの幅の０.８倍から１.２倍の範囲の幅を有する、請求項４の半導体デバイス。
【請求項７】
前記ウェル領域内に配置された第２エンド・トレンチを更に備え、
前記第２エンド・トレンチは、第１エンドと、第２エンドと、誘電体層によってライニングされた対向する側壁と、前記誘電体層の少なくとも一部に配置された導電性電極とを有し、前記第２エンド・トレンチは、更に、前記複数のトレンチの前記第１エンドに対し直角に配置されている、請求項４の半導体デバイス。
【請求項８】
前記第１エンド・トレンチの第１エンドと前記第２エンド・トレンチの第１エンドとは結合されている、請求項７の半導体デバイス。
【請求項９】
前記ウェル領域の少なくとも一部は、前記半導体領域の前記表面よりも下方にリセスされた表面を有し、各トレンチの前記第１および第２エンド部分のボトムは、前記トレンチの前記中間部分のボトムよりも下方にあり、前記第１および第２エンド・トレンチのボトムは、他のトレンチのうちの少なくとも１つの前記中間部分のボトムよりも下方にある、請求項８の半導体デバイス。
【請求項１０】
前記ウェル領域内に配置されたエンド・トレンチを更に備え、
前記エンド・トレンチは、第１エンドと、第２エンドと、誘電体層によってライニングされた対向する側壁と、前記誘電体層の少なくとも一部に配置された導電性電極とを有し、前記エンド・トレンチは、更に、前記複数のトレンチの前記第１エンドに対し直角に配置されている、請求項３の半導体デバイス。
【請求項１１】
前記ウェル領域内に配置され、前記複数のトレンチを囲む周辺トレンチを更に備える、請求項１の半導体デバイス。
【請求項１２】
前記半導体領域内に配置されており、前記半導体領域の第１エリア内に配置された前記第１導電型と反対の第２導電型のアクティブ領域を更に備える、請求項１の半導体デバイス。
【請求項１３】
前記ウェル領域は、前記半導体領域の前記表面と同一平面である表面を有する、請求項１の半導体デバイス。
【請求項１４】
半導体ウェーハの第１表面に複数のトレンチを画定するためのフォトマスクであって、前記半導体ウェーハは、その第１表面における第１エリアと、その第１表面にあり、前記第１エリアに隣接する第２エリアと、前記第１エリアと前記第２エリアとの間の周辺エッジとを有し、前記第１エリアは、前記第２エリアと異なる高さにあり、前記フォトマスクは、
前記半導体ウェーハの前記第１エリアと前記第２エリアとの間の前記周辺エッジに前記フォトマスクを位置合わせするためのアライメント・マークと、
前記半導体ウェーハの前記第１表面に複数のトレンチを画定するためのストライプ領域のアレイとを備え、
各ストライプ領域は、前記半導体ウェーハの前記第１エリア内に位置合わせされる第１部分と、前記第２エリア内に位置合わせされる第２部分とを有し、前記ストライプ領域の前記第１部分は、第１の幅を有し、前記ストライプ領域の第２部分は、第２の幅を有し、前記第１の幅は前記第２の幅と異なる、フォトマスク。
【請求項１５】
前記第１の幅は、前記第２の幅よりも広い、請求項１４のフォトマスク。
【請求項１６】
前記第２の幅は、前記第１の幅よりも広い、請求項１４のフォトマスク。
【請求項１７】
各ストライプ領域は、その第１部分と第２部分との間に配置された第３部分を更に有し、前記第３部分は、前記半導体ウェーハの前記第２エリア内に位置合わせされる前記周辺エッジと接するエッジを有し、前記第２の幅よりも前記第１の幅に近い幅および第１の値の長さを有する、請求項１４のフォトマスク。
【請求項１８】
前記第３部分の幅は、前記第１の幅に実質的に等しい、請求項１７のフォトマスク。
【請求項１９】
前記第３部分の長さは、１０ミクロン以下である、請求項１７のフォトマスク。
【請求項２０】
前記第３部分の長さは、０.２ミクロンから５ミクロンの範囲内にある、請求項１７のフォトマスク。
【請求項２１】
前記第３部分の長さは、０.５ミクロンから２ミクロンの範囲内にある、請求項１７のフォトマスク。
【請求項２２】
前記周辺エッジは、ストライプ領域の前記アレイに実質的に平行に延びる部分を有し、前記周辺エッジの前記部分に最も近い前記アレイのうちのストライプ領域は、少なくとも前記第１の値だけ前記部分から離して位置合わせされる、請求項１７のフォトマスク。
【請求項２３】
前記周辺エッジは、前記ストライプ領域の前記アレイに実質的に平行に延びる部分を有し、前記フォトマスクは、ストライプ領域の前記アレイの一つのサイドに配置された第１ストライプ領域を更に備え、
前記第１ストライプ領域は、前記第１の値以下の距離だけ前記周辺エッジの前記部分から離して位置合わせされ、前記第１ストライプ領域は、前記第２の幅よりも前記第１の幅に近い幅を有する、請求項１７のフォトマスク。
【請求項２４】
前記ストライプ領域の幅は、前記第１の幅に等しい、請求項２３のフォトマスク。
【請求項２５】
前記フォトマスクは、前記第１ストライプ領域に隣接する第２ストライプ領域を更に備え、
前記第２ストライプ領域は、前記半導体ウェーハの前記第１エリアの前記第２部分内で位置合わせされ、前記第２ストライプ領域は、前記第２の幅よりも前記第１の幅に近い幅を有する、請求項２３のフォトマスク。
【請求項２６】
前記第２ストライプ領域の幅は、前記第１の幅に等しい、請求項２５のフォトマスク。
【請求項２７】
前記複数のストライプ領域の第１部分に隣接して配置されたエンド・ストライプ領域を更に備え、前記エンド・ストライプ領域は、前記半導体ウェーハの前記第１エリア内で位置合わせされ、前記エンド・ストライプ領域は、前記第２の幅よりも前記第１の幅に近い幅を有する、請求項１４のフォトマスク。
【請求項２８】
前記エンド・ストライプ領域の幅は、前記第１の幅に等しい、請求項２７のフォトマスク。
【請求項２９】
前記第１エリアの高さは、前記第２エリアの高さよりも低い、請求項１４のフォトマスク。
【請求項３０】
前記第１エリアの高さは、前記第２エリアの高さよりも高い、請求項１４のフォトマスク。
【請求項３１】
前記第１の幅および前記第２の幅のうちの少なくとも一方は、１ミクロン未満である、請求項１４のフォトマスク。
【請求項３２】
請求項１４のフォトマスクと、前記半導体ウェーハの前記第１表面に前記第１エリアを画定するための第２フォトマスクとを備える、フォトマスクの組。
【請求項３３】
１つ以上のトレンチを有する半導体デバイスを製造するための方法であって、この方法は、
各々がボトム壁および１つ以上の側壁を有する１つ以上の初期トレンチを半導体領域内に形成するステップと、
前記初期トレンチの前記壁に犠牲酸化膜を成長させるステップと、
前記犠牲酸化膜を除去するステップと、
前記犠牲酸化膜を除去した後に、前記１つ以上のトレンチの側壁およびボトム壁に誘電体層を形成するステップと、
前記１つ以上のトレンチを導電性材料で満たすステップとを含む方法。
【請求項３４】
前記初期トレンチを形成するステップは、パターン化されたエッチ・マスクを通してフッ素系ガスにより、前記半導体領域をプラズマ・エッチングするステップを含む、請求項３３の方法。
【請求項３５】
前記パターン化されたエッチ・マスクは、パターン化されたフォトレジスト層を備える、請求項３４の方法。
【請求項３６】
前記パターン化されたエッチ・マスクは、パターン化された酸化膜を備える、請求項３４の方法。
【請求項３７】
前記初期トレンチを形成するステップは、パターン化されたエッチ・マスクを通して塩素系ガスにより、前記半導体領域をプラズマ・エッチングするステップを含む、請求項３３の方法。
【請求項３８】
前記パターン化されたエッチ・マスクは、パターン化されたフォトレジスト層を備える、請求項３７の方法。
【請求項３９】
前記パターン化されたエッチ・マスクは、パターン化された酸化膜を備える、請求項３７の方法。
【請求項４０】
前記フッ素系ガスにより前記半導体領域をプラズマ・エッチングするステップは、第１プラズマ・エッチングであり、
前記初期トレンチを形成する前記ステップは、前記半導体材料に対してより低いエネルギー衝撃を有する第２プラズマ・エッチングに前記初期トレンチを暴露するステップを更に含む、請求項３４の方法。
【請求項４１】
前記初期トレンチを形成するステップは、
パターン化されたエッチ・マスクを通して第１エッチャント・ガスにより前記半導体領域をプラズマ・エッチングするステップであって、前記第１エッチャント・ガスのエッチング特性が等方性ではなく異方性であり、前記第１エッチングガスが１つ以上の化学成分を含む前記プラズマ・エッチングするステップと、
その後第２エッチャント・ガスにより前記半導体領域をプラズマ・エッチングするステップであって、前記第２エッチャント・ガスのエッチング特性が第１エッチングガスのエッチング特性より等方性であり、前記第２エッチャント・ガスが１つ以上の化学成分を含む前記プラズマ・エッチングするステップとを含む、請求項３３の方法。
【請求項４２】
前記犠牲酸化膜を成長させるステップは、約１１００℃以上の温度で酸化膜を成長させるステップを含む、請求項３３の方法。
【請求項４３】
約１１００℃以上の温度で成長された前記酸化膜は、１０００オングストローム以下の厚さを有する、請求項４２の方法。
【請求項４４】
前記犠牲酸化膜を除去した後、第２犠牲酸化膜を成長させるステップと、前記第２犠牲酸化膜を除去するステップとを更に備える、請求項３３の方法。
【請求項４５】
誘電体薄膜を形成する前記ステップは、１つ以上の不活性ガスで希釈されたドライ酸素環境内で１１００℃以上の温度でトレンチのボトム壁および側壁上に酸化膜を成長させるステップを含む、請求項３３の方法。
【請求項４６】
約１１２５℃から約１２００℃の範囲の温度で前記酸化膜を成長させ、酸素は、気体成長環境の１０容積％から７５容積％を構成する、請求項４５の方法。
【請求項４７】
約１１２５℃から約１２００℃の範囲の温度で前記酸化膜を成長させ、酸素は、気体成長環境の２５容積％から６０容積％を構成する、請求項４５の方法。
【請求項４８】
１つ以上のトレンチを有する半導体デバイスを製造するための方法であって、この方法は、
各々がボトム壁および１つ以上の側壁を有する１つ以上のトレンチを半導体領域内に形成するステップと、
１つ以上の不活性ガスで希釈されたドライ酸素環境内で、１１００℃以上の温度で前記１つ以上のトレンチのボトム壁および側壁上に酸化膜を成長させるステップと、
前記１つ以上のトレンチを導電性材料で満たすステップとを含む方法。
【請求項４９】
約１１２５℃から約１２００℃の範囲の温度で前記酸化膜を成長させ、酸素は、気体成長環境の１０容積％から７５容積％を構成する、請求項４８の方法。
【請求項５０】
約１１２５℃から約１２００℃の範囲の温度で前記酸化膜を成長させ、酸素は、気体成長環境の２５容積％から６０容積％を構成する、請求項４８の方法。
【請求項５１】
表面を有する半導体領域と、
半導体領域内に延びる複数のトレンチとを備え、
各トレンチは、第１エンドと、第２エンドと、前記第１エンドと前記第２エンドとの間の中間部分とを有し、各トレンチは、誘電体層によってライニングされた対向する側壁および前記誘電体層の少なくとも一部の上に配置された導電性電極とを更に有し、前記導電性電極は、ｐドープされたポリシリコンを含む半導体デバイス。
【請求項５２】
前記ｐドープされたポリシリコンの少なくとも一部は、１立方センチ当たり（ｃｍ−３）１×１０１８個以上のドーパント原子のネットのドーピング・レベルを有する、請求項５１の半導体デバイス。
【請求項５３】
１つ以上のトレンチを有する半導体デバイスの製造方法であって、
各々がボトム壁および１つ以上の側壁を有する１つ以上のトレンチを半導体領域内に形成するステップであって、前記１つ以上のトレンチが前記１つ以上のトレンチに隣接する半導体領域の表面を画定する前記形成するステップと、
前記１つ以上のトレンチの側壁およびボトム壁に誘電体層を形成するステップと、
前記１つ以上のトレンチをｐドープされたポリシリコン材料で満たすステップとを含む方法。
【請求項５４】
前記誘電体層を形成するステップは、前記１つ以上のトレンチに隣接する前記半導体領域の前記表面に前記層を形成し、
前記ｐドープされたポリシリコン材料で前記１つ以上のトレンチを満たすステップは、
前記誘電体層を覆うようにｐドープされたポリシリコン材料の層をデポジットするステップと、
前記デポジットされたポリシリコン材料をアニールするステップと、
前記アニールされたポリシリコン材料のトップ部分を除去するステップとを含む、請求項５３の方法。
【請求項５５】
前記ｐドープされたポリシリコンの少なくとも一部は、１立方センチ当たり（ｃｍ−３）１×１０１８個以上のドーパント原子のネットのドーピング・レベルを有する、請求項５４の半導体デバイス。
【請求項５６】
前記ポリシリコン材料は、第１温度でデポジットされ、
前記デポジットされたポリシリコン材料をアニールするステップは、前記第１温度よりも高い第２温度まで前記デポジットされたポリシリコン層を加熱するステップを含む、請求項５４の方法。
【請求項５７】
ｐドープされたポリシリコン材料で前記１つ以上のトレンチを満たすステップは、
前記誘電体層および前記半導体領域を覆うようにポリシリコン材料の層をデポジットするステップと、
ｐ型ドーパントを前記ポリシリコン材料内に注入ステップと、
前記注入されたポリシリコン材料をアニールするステップと、
前記アニールされたポリシリコン材料のトップ部分を除去するステップとを含む、請求項５３の方法。
【請求項５８】
ｐ型ドーパントを注入するステップは、２つ以上の注入エネルギーレベルで前記ドーパントを注入するステップを含む、請求項５７の方法。
【請求項５９】
前記ｐ型ドーパントの注入ドーズ量は、１平方センチあたり少なくとも５×１０１４個のドーパント原子である、請求項５７の方法。
【請求項６０】
前記ｐ型ドーパントの注入ドーズ量は、１平方センチあたり５×１０１４個のドーパント原子から１平方センチあたり５×１０１６個のドーパント原子までの範囲である請求項５７の方法。
【請求項６１】
前記誘電体層を形成するステップは、前記１つ以上のトレンチに隣接する前記半導体領域の前記表面に前記層を形成し、
前記ｐドープされたポリシリコン材料で前記１つ以上のトレンチを満たすステップは、
前記誘電体層の上にポリシリコン材料の層をデポジットするステップと、
前記ポリシリコン材料を気相ｐ型ドーパントに暴露しながら、前記ポリシリコン材料をアニールするステップと、
前記アニールされたポリシリコン材料のトップ部分を除去するステップとを備える、請求項５３の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の背景）
本発明は、大まかには半導体技術に関し、特に電力用半導体デバイスおよびその製造方法に関する。
【背景技術】
【０００２】
トランジスタおよびダイオード等のいくつかのタイプの電力用半導体デバイスは、バーチカル・デバイスを含む。一般的に、バーチカル・デバイスは、半導体基板の半導体エピタキシャル層内に形成されたメサ構造を備え、メサは、エピタキシャル層内およびメサのまわりに配置された１つ以上のトレンチによって画定される。一般的に、エピタキシャル層および半導体基板の表面に直角（例えば、垂直）方向に、メサの上からメサの下に向かって制御可能な電流が流れる。一般的に、バーチカル・デバイスは、電気抵抗の小さいメサを通って電流が流れるオン状態と、非常に小さいリーク電流を除き電流の流れが実質的に抑制されるオフ状態とを有する。オフ状態では、電流の流れを抑制する間にメサを通して維持できる電圧は、数十ボルトの範囲の非常に高い値にできる。しかし、キャリアのアバランシュ等の半導体材料内で生じる種々のプロセスのため、オフ状態では、所定のレベルの電圧（ブレークダウン電圧ということが多い）で電流の流れを抑制する能力が失われる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
トレンチ・シールド電力用半導体デバイスの信頼性および性能を改善したいというニーズが依然として存在する。このニーズは、上記ブレークダウン電圧の値を高め、メサ内に形成されたデバイスの電気的特性を改善することである。
【課題を解決するための手段】
【０００４】
（発明の簡単な概要）
本願の第１発明は、トレンチ・シールドされた半導体デバイスに関する。本発明の第１実施形態は、大まかには、表面を有する半導体領域と、前記半導体領域の第１エリアと、前記半導体領域内であって、前記第１エリアのまわりに配置された第１導電型のウェル領域と、前記半導体領域に延びる複数のトレンチとを備える。各トレンチは、前記ウェル領域の第１部分内に配置された第１エンドと、前記ウェル領域の第２部分内に配置された第２エンドと、前記第１エンドと前記第２エンドとの間であって前記第１エリア内に配置された中間部分とを有する。各トレンチは、誘電体層によってライニングされた対向する側壁および前記誘電体層の少なくとも一部の上に配置された導電性電極とを更に有する。隣接するトレンチの中間部分の間に任意の、適当な所望するタイプのデバイス領域を配置してよい。上記構成は、電位線および電界をデバイス領域から離して、デバイスのブレークダウン電圧を高めることを助ける。本発明の別の実施形態は、上記複数のトレンチの両サイドに配置されたエンド・トレンチを含み、各エンド・トレンチは、ウェル領域の各部分内に配置されてよい。更に別の実施形態は、上記複数のトレンチの第１エンドおよび第２エンドに配置された追加的なエンド・トレンチを含み、各追加的なエンド・トレンチは、ウェル領域の各部分内に配置されてよい。上記構成も、電位線および電界をデバイス領域から離して、デバイスのブレークダウン電圧を高めることを助ける。
【０００５】
本願の第２発明は、１つ以上のトレンチを有する半導体デバイスの製造方法に関する。本発明者たちは、本発明の一環として、ボトム壁が丸く、誘電体層の質が改善されたトレンチは、改善されたブレークダウン電圧を提供できることを発見した。本発明の実施形態は、大まかには、各々がボトム壁および１つ以上の側壁を有する１つ以上の初期トレンチを半導体領域内に形成するステップと、前記初期トレンチの前記壁に犠牲酸化膜を成長させるステップと、前記犠牲酸化膜を除去するステップと、前記犠牲酸化膜を除去した後に、前記１つ以上のトレンチの側壁およびボトム壁に誘電体層を形成するステップと、前記１つ以上のトレンチを導電性材料で満たすステップとを含む。犠牲酸化膜を成長させ除去すると、トレンチのボトム壁が丸くなり、トレンチの壁のエッチングされた半導体材料のダングリング・ボンド（ｄａｎｇｌｉｎｇ  ｂｏｎｄ）を結合させ（つまり、解消する）ことにより、後で形成される誘電体層の質を改善できることを、本発明者たちは発見した。
【０００６】
本願の第３発明は、１つ以上のトレンチを有する半導体デバイスの製造方法に関する。本発明者たちは、発明の一環として、ブレークダウン状態を生じさせ得る導電性ブリッジがトレンチの誘電体層内に形成されることがあることを発見し、導電性ブリッジの形成を阻止する良好な酸化物誘電体膜を成長させる方法を発見した。本発明の実施形態は、大まかには、各々がボトム壁および１つ以上の側壁を有する１つ以上のトレンチを半導体領域内に形成するステップと、１つ以上の不活性ガスで希釈されたドライ酸素環境内で、１１００℃以上の温度で前記１つ以上のトレンチのボトム壁および側壁上に酸化膜を成長させるステップと、前記１つ以上のトレンチを導電性材料で満たすステップとを含む。トレンチ・シールドされた電力用デバイスにおいて、上記酸化物成長条件は、より良好な質の誘電体層を提供する。
【０００７】
本願の第４発明は、フォトレジスト層を画定するためのフォトマスクに関し、画定されたフォトレジスト層は、同様に半導体ウェーハ内にトレンチを画定するのに使用される。半導体ウェーハの一例は、第１表面に位置する第１エリア、ウェーハの表面上かつ第１エリアに隣接する第２エリア、および第１エリアと第２エリアの間の周辺エッジを有してよい。第１エリアは、第２エリアと異なる高さにあり、リセスされ、または高くされる。第２エリアは、トレンチが形成されるダイのアクティブ・エリアを含み、第２エリアのまわりに第１エリアを形成してよい。トレンチは、第１エリア内にも延びてよい。通常のフォトマスクではサブミクロンのトレンチ寸法で第１エリアおよび第２エリアのうちの最も下方のエリア内にフォトレジスト層を画定することが困難なことを、本発明者たちは発見した。本願の第４発明は、第１エリアおよび第２エリアのうちの最も下方のエリア内にフォトレジスト・トレンチ・エリアを画定するための光近接効果補正機能をフォトマスクに設けるものである。本発明の実施形態は、前記半導体ウェーハの前記第１エリアと前記第２エリアとの間の前記周辺エッジに前記フォトマスクを位置合わせするためのアライメント・マークと、前記半導体ウェーハの前記第１表面に複数のトレンチを画定するためのストライプ領域のアレイとを備える。各ストライプ領域は、前記半導体ウェーハの前記第１エリア内に位置合わせされる第１部分と、前記第２エリア内に位置合わせされる第２部分とを有する。前記ストライプ領域の前記第１部分は、第１の幅を有し、前記ストライプ領域の第２部分は、第２の幅を有し、前記第１の幅は前記第２の幅と異なる。ポジトーンのフォトレジストを画定するとき、最も下方のエリアを覆うように位置合わせされる幅は、他のエリアを覆うように位置合わせされる幅よりも広くてよい。ネガトーンのフォトレジストを画定するとき、最も下方のエリアを覆うように位置合わせされる幅は、他のエリア上を覆うように位置合わせされる幅よりも狭くてよい。
【０００８】
本願の第５発明は、ｐドープされたポリシリコン・トレンチ電極を有するトレンチ・シールドされた半導体デバイスに関する。ｐドープされたポリシリコン材料がトレンチ電極の能力を高め、電位線および電界からデバイスのメサをシールドし、デバイスのブレークダウン電圧を高めることを、本発明者たちは発見した。本発明の第１実施形態は、半導体デバイスに関し、このデバイスは、大まかには、表面を有する半導体領域と、半導体領域内に延びる複数のトレンチとを備え、各トレンチは、第１エンドと、第２エンドと、前記第１エンドと前記第２エンドとの間の中間部分とを有し、各トレンチは、誘電体層によってライニングされた対向する側壁および前記誘電体層の少なくとも一部の上に配置された導電性電極とを更に有し、前記導電性電極は、ｐドープされたポリシリコンを含む。本発明の第２実施形態は、１つ以上のトレンチを有する半導体デバイスの製造方法に関し、この方法は、大まかには、各々がボトム壁および１つ以上の側壁を有する１つ以上のトレンチを半導体領域内に形成するステップであって、前記１つ以上のトレンチが前記１つ以上のトレンチに隣接する半導体領域の表面を画定する前記形成するステップと、前記１つ以上のトレンチの側壁およびボトム壁に誘電体層を形成するステップと、前記１つ以上のトレンチをｐドープされたポリシリコン材料で満たすステップとを含む。デポジット中にその場所でドーピングすることにより、デポジット後にｐ型ドーパントを注入することにより、またはアニール中にｐ型ドーパントに気相暴露することにより、ポリシリコンをドープしてよい。
【０００９】
以上の発明とその他の発明の以上の実施形態とその他の実施形態について、図面を参照して、以下の詳細な説明で詳細に説明する。
【００１０】
本願で説明する実施形態および本発明の形態は、単独で使用してもよいし、任意の組み合わせで使用してもよい。
【図面の簡単な説明】
【００１１】
【図１】本願の発明のトレンチ・シールドされた電力用半導体デバイスの一例の部分横断面図を示す。
【図２】本願の発明の図１に示すデバイスの一例の平面図を示す。
【図３】本願の発明の図１および２に示すデバイスの一例の別の部分横断面図を示す。
【図４】本願の別の発明のトレンチ・シールドされた電力用半導体デバイスの製造方法の一例のフローチャートを示す。
【図５】本願の発明の図４に示す方法の一例による製造方法の種々のステージにおけるトレンチ・シールドされた電力用半導体デバイスの横断面図を示す。
【図６】本願の発明の図４に示す方法の一例による製造方法の種々のステージにおけるトレンチ・シールドされた電力用半導体デバイスの横断面図を示す。
【図７】本願の発明の図４に示す方法の一例による製造方法の種々のステージにおけるトレンチ・シールドされた電力用半導体デバイスの横断面図を示す。
【図８】本願の発明の図４に示す方法の一例による製造方法の種々のステージにおけるトレンチ・シールドされた電力用半導体デバイスの横断面図を示す。
【図９】本願の発明の図４に示す方法の一例による製造方法の種々のステージにおけるトレンチ・シールドされた電力用半導体デバイスの横断面図を示す。
【図１０】本願の発明の図４に示す方法の一例による製造方法の種々のステージにおけるトレンチ・シールドされた電力用半導体デバイスの横断面図を示す。
【図１１】本願の別の発明の半導体ウェーハの特徴を画定するフォトマスクの例の平面図を示す。
【図１２】本願の別の発明の半導体ウェーハの特徴を画定するフォトマスクの例の平面図を示す。
【図１３】本願の別の発明の半導体ウェーハの特徴を画定するフォトマスクの例の平面図を示す。
【図１４】本願の発明のトレンチ・シールドされた電力用半導体デバイスの一例のトレンチ形成前の部分横断面図を示す。
【図１５】本願の発明のトレンチ・シールドされた電力用半導体デバイスの別の例の部分横断面図を示す。
【発明を実施するための形態】
【００１２】
（発明の詳細な説明）
以下、本発明の実施形態の例を示す添付図面を参照して、本発明の技術について更に詳細に説明する。しかし、本発明は、別の形態でも実施してよく、ここで説明する実施形態だけに限定されると解すべきでない。むしろこれらの実施形態は、開示が完全となり、かつ当業者に対して発明の範囲を十分に伝えるために提供される。図面において、層および領域の厚さは、発明を明瞭にするために誇張されるかもしれない。明細書全体にわたり、同じ要素を示すために同じ参照番号を使用する。
【００１３】
層、領域、電極等の要素が別の要素「を覆う」、「の上に」、「に接続」、「に結合」、「に電気的に結合」等と記載されているとき、当然、この要素は、直接別の要素「を覆う」、「の上に」ある、「に接続」されている、あるいは「に結合」されるか、介在する要素が存在してよい。これと対照的に、この要素が別の要素「の上に直接」、「に直接接続されている」、「に直接結合されている」、「に直接電気的に結合されている」等と記載されているときには、介在する要素は存在しない。本願では、「を覆う」、「下」、「上方」、「下方」、「上部」、「下部」、「前」、「後」、「右」、「左」等の空間的相対語は、図示されるようなある要素（単数または複数）または特徴（単数または複数）に対する別の要素または特徴の関係の記述を容易にするために使用する。当然、これらの空間的相対語は、図示された位置の他に、使用中または作動中のデバイスの別の位置も含む。例えば、図中の物体が引っくり返された場合、別の要素または特徴の「下」または「下方」と記載されている要素は、別の要素または特徴の「上」または「上方」に位置するだろう。したがって、「上」なる用語は、上の位置および下の位置の両方も含み得る。
【００１４】
本願で使用される用語は、本発明を説明するだけであり、本発明の意味または範囲を限定すると解すべきではない。本明細書で使用されているように、コンテキストが特定の場合を明示していない場合、単数形は、複数形も含み得る。また、本明細書で使用されている「ｃｏｍｐｒｉｓｅ」および／または「ｃｏｍｐｒｉｓｉｎｇ」（「含む」、「備える」）なる表現は、記述される形状、数、ステップ、動作、作動、部材、要素および／またはこれらのグループを定義するものでもないし、１つ以上の他の異なる形状、数、ステップ、動作、部材、要素、および／またはこれらのグループの存在やそれらの追加を否定するものでもない。本願で使用されている「および／または」なる用語は、リストアップした関連するアイテムのいずれか、１つ以上のすべての組み合わせを含む。本願に使用されているように、「第１」、「第２」等の用語は、種々のアイテムを記述するのに使用されている。しかし、かかるアイテムは、これらの用語によって定義されるべきでないことは明らかである。これらの用語は、あるアイテムを別のアイテムから区別するためだけに使用される用語である。したがって、本発明の範囲を逸脱しない範囲で、記述される第１アイテムは、第２アイテムも意味し得る。
【００１５】
半導体技術で知られているように、ある半導体領域に注入、拡散または成長させ、この領域をｎ型にし得るｎ型ドーパント（例えば、ヒ素、リン）が存在し、ある半導体領域に注入、拡散または成長させ、この領域をｐ型にし得るｐ型ドーパント（例えば、ホウ素）が存在する。多くのデバイス製造プロセスでは、既存のｐ型領域内にｎ型ドーパントを注入または拡散させ、ｎ型サブ領域にすることは一般的である。このｎ型サブ領域では、ｎ型ドーパントの濃度は、ｐ型ドーパントの濃度を超えている。導入されたｎ型ドーパントの濃度から既存のｐ型ドーパントの濃度を引いた値に等しい「ネット」のｎ型ドーパント濃度がこのサブ領域内に存在する。ｎ型サブ領域の電気的な性質のかなりの部分は、（導入されたｎ型ドーパント濃度よりも）ネットのｎ型ドーピング濃度に関連するので、半導体技術ではネットの濃度と導入された濃度とを区別する。領域形成中に、あるタイプのドーパントだけを領域内に導入すれば、「ネット」のドーピング濃度を導入されたドーピング濃度に等しくし得る。
【００１６】
図１は、本発明のトレンチ・シールドされた電力用半導体デバイス１００の一例の部分横断面図を示す。デバイス１００は、ショットキー・バリア整流器、ｐ−ｎ接合整流器、ＭＯＳＦＥＴトランジスタ、ＢＪＴトランジスタ、ＩＧＢＴトランジスタまたはそれらの組み合わせを含む。一般性を失わないように説明するため、デバイスのダイの中心領域内にアクティブなショットキー・バリア整流器と、中心部分の周辺に電界終端領域内の寄生ｐ−ｎ接合整流器とを備えるデバイス１００を、ここでは示す。
【００１７】
デバイス１００は、Ｎ＋にドープされた半導体基板１０５と、この基板１０５のボトム表面に配置された第１導電層１０４と、トップ表面の半導体基板１０５に配置された１つ以上のエピタキシャル成長半導体のｎ型層１０６（「エピタキシャル半導体層」）とを備える。上で示したように、半導体領域をｎ型ドーパントでｎ導電型領域（または「ｎ型領域」）にドープしてもよいし、ｐ型ドーパントでｐ導電型領域（または「ｐ型領域」）にドープしてもよいし、またはドープしなくともよい（真性タイプの領域）。デバイス１００は、デバイスのアクティブ・コンポーネント（例えば、ショットキー・バリア整流器）が位置するデバイス領域１２０またはアクティブ・エリア１２０と、ダイの周辺にある電界を形作ってデバイスの逆ブレークダウン電圧を改善する電界終端領域１５０とを備える。電界終端領域１５０は、下記に説明する寄生ｐ−ｎ接合整流器を有する。
【００１８】
デバイス領域１２０では、デバイス１００は、半導体層１０６内に配置された複数のトレンチ１２２と、これらのトレンチ１２２の間にインターリーブされた半導体材料の複数のメサ１３０と、これらのメサ１３０のトップを覆うように配置された導電性コンタクト層１１２と、このコンタクト層１１２を覆うように配置された第２導電性層１１０とを更に備える。各トレンチ１２２は、層１０６のトップ表面から基板１０５に向かって層１０６内に延び、誘電体層１２３でライニングされた対向する側壁と、側壁の間に配置されたシールド電極１２４とを有する。コンタクト層１１２は、各メサ１３０と共に個々のショットキー・バリア・ダイオードを形成し、ここでダイオードは、第１導電層１０４と第２導電層１１０との間に電気的に並列に結合されている。コンタクト層１１２は、ショットキー・バリア整流器のアノードであり、基板１０５は、カソードである。第１導電層１０４が整流器のカソード・ターミナルとなり、第２導電層１１０がアノード・ターミナルとなる。製造プロセスの一例のアーティファクト（ａｒｔｉｆａｃｔ）として、シールド電極１２４と第２導電層１１０との間にコンタクト層１１２を介在させて、シールド電極１２４と層１１０の両方に対する電気的コンタクトを形成してよい。
【００１９】
シールド電極１２４は、第２導電層１１０によってコンタクト層１１２と同一の電位に電気的に結合されている。これらの電極は、半導体層１０６に深く、かつメサ１３０のトップ表面の下方に、アノード電位にある電気的に絶縁されたアイランドを形成するように働き、コンタクト層１１２とメサ１３０のトップとの間のショットキー・コンタクトを基板１０５および半導体層１０６の下方部分に存在するカソード電位から実質的にシールドする。シールド電極１２４は、キャリア（電子）をメサ１３０から空乏状態にするようにも働き、これによって（主にメサの中心線に沿って）メサ１３０内まで延びる逆バイアス電圧の等電位線が、メサのトップに集中するのではなく、メサの高さ方向に沿って実質的にリニアに分布される。このことは、逆バイアス電圧の等電位線をショットキー・コンタクトから離すことにより、ショットキー・バリア・ダイオードの逆バイアス・リーク電流およびブレークダウン電圧を大幅に改善する。トレンチ１２２は、低ブレークダウン電圧用（ＶＢ＜５０Ｖ）に０.０５から２.０ミクロンの深さ、中間ブレークダウン電圧用（９０Ｖ＜ＶＢ＜１５０Ｖ）に１から５ミクロンの深さ、非常に高いブレークダウン電圧用に２５ミクロンまでの深さを有してよい。
【００２０】
電界終端領域１５０では、デバイス１００は、半導体層１０６内に配置された比較的深いネットのｐドープされたアイソレーション・ウェル１５６と、デバイス・エリア１２０内の最も左側のトレンチ１２２に隣接するアイソレーション・ウェル１５６内に配置されたエンド・トレンチ１６２と、このエンド・トレンチ１６２と最も左側のトレンチ１２２との間に配置されたエンド・メサ１７０とを更に備える。アイソレーション・ウェル１５６およびエンド・トレンチ１６２の各々は、半導体層１０６のトップ表面から基板１０５に向かって層１０６内に延びる。ウェル１５６の最も右側のエッジは、エンド・メサ１７０内、またはデバイス・エリア１２０の最も左側のトレンチ１２２にて終端している。エンド・トレンチ１６２は、アイソレーション・ウェル１５６内に含まれることが好ましい。エンド・トレンチ１６２は、誘電体層１６３でライニングされた対向する側壁と、側壁の間に配置されたシールド電極１６４とを有する。第２導電層１１０は、アイソレーション・ウェル１５６を覆うように配置され、ウェル１５６およびエンド・トレンチ１６２のシールド電極１６４に電気的に結合されている。誘電場層１５８は、ウェル１５６とウェル１５６の最も左側のエッジにある（例えば、電界終端エリア１５０の周辺に沿った）第２導電層１１０との間に配置される。製造プロセスの一例のアーティファクトとして、ウェル１５６と第２導電層１１０との間にコンタクト層１１２を介在させて、ウェル１５６と層１１０の両方に対する電気的コンタクトを形成してよい（メサ１３０のより低いｎ型ドーピング・レベルと比較して、ウェルのｐ型ドーピング・レベルは比較的高くなっているので、層１１２からウェル１５６まで導電性コンタクトが形成される）。アーティファクトとして、シールド電極１６４と第２導電層１１０との間にコンタクト層１１２を介在させて、シールド１６４および層１１０の両方に対する電気的コンタクトを形成してもよい。
【００２１】
第２導電層１１０に対する電気的結合により、アイソレーション・ウェル１５６は、シールド電極１２４、１６４およびコンタクト層１１２に存在する同じ電位に電気的に結合される。ウェル１５６は、それ自身とｎ型層１０６との間にｐ−ｎ接合を形成し、ウェル１５６のまわりの層１０６のエリアをキャリアの空乏状態にし、トレンチ１２２、１６２およびエンド・メサ１７０から電界を押しやる。トレンチ１２２が所定位置にあると、ブレークダウン電圧を定めるキャリアのアバランシュ・ブレークダウン状態にし得るメサ１３０のボトム部分内の等電位線および逆バイアス電圧の電界が主にメサ１３０の中心線に沿ってクリープする。ウェル１５６およびトレンチ１６２がない場合、最も左側のメサ１３０内に等電位線および逆バイアス電圧の電界がクリープし、内側メサ１３０よりも大きくなって、最も左側のメサ１３０がブレークダウン状態の場所になる。ウェル１５６およびトレンチ１６２がない場合、最も左側のメサ１３０内の等電位線および電界のより大きな広がりのため、最も左側のメサ１３０にあるブレークダウン電圧の値は、内側メサ１３０の値よりも低くなる。アイソレーション・ウェル１５６およびトレンチウェル１６２は、等電位線および電界を最も左側のトレンチ１２２から押しやり、等電位線および電界がクリープし、最も左側のメサ１３０内でより大きくなるのを防止するように働く。実際に、ウェル１５６およびトレンチ１６２を、最も左側のメサ１３０内に等電位線および電界がクリープし、内側メサよりも小さくなるように構成してよい。これによってアバランシュ・ブレークダウン状態をデバイス・エリア１２０の内部に生じさせてより広い面積にわたって逆バイアス電流を分散させ、電流の損傷効果が低減する。必要なら、デバイス・エリア１２０の内側部分のブレークダウン電圧よりも高いブレークダウン電圧を有するｐ−ｎ接合を設けるか、またはより低いブレークダウン電圧を有するｐ−ｎ接合を設けるように、ウェル１５６およびｎ型層１０６のドーピング・レベルを選択できる。後者の、より低いブレークダウン電圧を有するｐ−ｎ接合を設けるケースでは、逆バイアスブレークダウン電流の損傷効果はｐ−ｎ接合に集中する。かかるドーピング・レベルの選択は、半導体デバイス技術における設計者の通常の能力の範囲で、当技術分野で広く入手できるコンピュータ・シミュレーション・プログラムを使って行うことができる。
【００２２】
図１から分かるように、電界終端領域１５０内の半導体層１０６のトップ表面に小さいリセス１５２がある。リセス１５２は、プロセスの種々のフォトリソグラフィ・マスクのためのアライメント・マークを設けるための製造プロセス中に形成される。この製造プロセスのリセスおよびその他の特徴の結果として、トレンチ１６２のボトムの深さはトレンチ１２２のボトムの深さよりも低くなる。エンド・トレンチ１６２のボトムの深さが低いことにより、等電位線および電界を最も左側のトレンチ１２２から押しやり、デバイスのブレークダウン電圧を高めることを更に助ける。デバイス１００の他の実現例では、トレンチ１６２のボトムの深さをトレンチ１２２の深さと等しくすることができ、このことは、トレンチ１６２を画定するために、より狭いリソグラフィ・ウィンドーを使用するか、またはリセス１５２を形成しない異なるアライメント（位置合わせ）方法を使用して、実行できる。トレンチ１６２の幅は、トレンチ１２２の幅の０.８倍からトレンチ１２２の幅の１.２倍の範囲にでき、エンド・メサ１７０の幅をメサ１３０の幅の０.５倍からメサ１３０の幅の１.２５倍の範囲にできる。好ましい実施形態では、トレンチ１６２の幅は、トレンチのトップで測定した場合にトレンチ１２２の幅と実質的に同じで（１ミクロン未満の幅のトレンチに対しては、好ましくは０.１ミクロン以内、より好ましくは０.０５ミクロン以内）である。好ましい実施形態では、エンド・メサ１７０の幅も、メサのトップで測定した場合にメサ１３０の幅の０.８倍から１.２倍の範囲（１ミクロン未満のトレンチ幅に対しては、好ましくは０.１ミクロン、より好ましくは０.０５ミクロン以内）である。上記幅は、必要なら、トレンチおよびメサ・エッジに合わせた最小二乗ライン・セグメントを使って実際のダイ上で測定してよい。サブミクロンのトレンチの幅およびメサの幅に対しては、通常のフォトリソグラフィ方法を使ってこれらの好ましい寸法を達成することは、（リセス１５２が存在すると）困難である。しかし、後述の光近接効果補正（ＯＰＣ）フォトリソグラフィの発明を使用すれば、これらの好ましい寸法を容易に達成できる。ＯＰＣ機能により達成できる代表的な寸法の一組は、約０.５ミクロンのトレンチ幅、約１.１ミクロンのトレンチ深さ、約４００から５００オングストロームのトレンチ誘電体層の厚さ、約０.３ミクロンのメサ深さ、および約０.８ミクロンの隣接トレンチ１２２間のピッチを含む。
【００２３】
図２は、図１の横断面の位置が切断線１−１によって図示されているデバイス１００の平面図を示す。ここには、アクティブ・エリア１２０、電界終端エリア１５０、リセス１５２、トレンチ１２２、メサ１３０、エンド・トレンチ１６２およびエンド・メサ１７０の位置が示されている。図にこれらの特徴を明瞭に示すために、比較的少数のトレンチ１２２およびメサ１３０を有するデバイス１００の実現例が図示されている。一般的な実現例は、５０個以上のトレンチ１２２と、５０以上の数から１を引いた個数のメサ１３０を有することができる。１０００個以上のトレンチを使用する実現例も可能である。図２には、トレンチ１２２のアレイの左側および右側に２つの追加的なエンド・トレンチ１６６も示されている。追加的なエンド・トレンチ１６６は、トレンチ１２２および１６２のエンドに接触する（例えば、エンドに接する）ことが好ましいため、これらのトレンチを、「トレンチのエンド」のトレンチ１６６という。これらのトレンチは、誘電体層によってライニングされた側壁およびシールド電極を有するトレンチ１６２と同じ構造を有する。エンド・トレンチ１６２と１６６との組み合わせは、周辺トレンチ１６０を構成する。
【００２４】
図３は、図２に図示された切断線３−３に沿ったデバイス１００の横断面図を示す。この横断面図は、トレンチ１２２の長手方向の構造を示し、トレンチ１２２は、エンド・トレンチ１６６でどのように終端しているかを示す。横断面図には、トレンチ１６６の側壁をライニングする誘電体層１６７およびトレンチ１６６内に配置されたシールド電極１６８も示されている。シールド電極１６８は、トレンチ１２２のシールド電極１２４と電気的に接触することが好ましい。エンド・トレンチ１６６は、ｐ−ウェル１５６内に配置することが好ましい。エンド・トレンチ１６２に沿った横断面は、図３に示す横断面と同じ形状である。リセス１５２の結果、各トレンチ１２２および１６２のエンド部分のボトムの深さは、図示された実施形態におけるトレンチの中間部分の深さよりも低い。トレンチのエンド部分の深さが低いことにより、トレンチのアクティブ・エリアから等電位線および電界を押しのけることを更に助けてデバイスのブレークダウン電圧を高めている。
【００２５】
一般的な実施形態における領域１５６の幅の一例は、約９ミクロンである。領域１５６内にエンド・トレンチ１６２および１６６を置くことによる別の効果は、領域１５６の側壁と最も外側のトレンチ１２２の位置とを位置合わせするのに必要な精度を大幅に低減できることである。その理由は、（図１から２に示す）領域１５６がメサの幅を十分には横断しない場合、トレンチ１６２および１６６がメサ１７０でのキャリアの空乏状態を生じさせるからである。別の実現例では、エンド・トレンチ１６６を省略してよい。これらの実現例では、トレンチ１２２および１６２のエンドは、トレンチの幅以上の距離だけ、領域１５６内に延びるが、各エンドは、少なくとも空乏深さだけ、領域１５６の最も外側の側壁（外周エッジ）から離す。当業者であれば、トレンチ誘電体層の厚さ、トレンチ内部の導電材料の仕事関数、およびトレンチのエンド近傍の領域１５６のネットのドーピング・レベルから空乏深さを容易に決定できる。一般的な実現例では、普通、この空乏深さはメサ１７０の深さ以下である。
【００２６】
次に、図４に示すフローチャート１８０を参照し、デバイス１００を製造するための方法の一例について説明する。フローチャート１８０は、複数のブロックを有し、各ブロックにおいて１つ以上の動作が生じる。ブロック１８２では、（図１から３に示す）リセス１５２を形成するために半導体ウェーハのトップ表面でアライメント・エッチ、すなわち、「キー・エッチ」が実行される。この動作は、基板のトップ表面を覆うようにフォトレジスト層を形成するステップと、リセス１５２の位置に重なったフォトレジスト部分を除去できるようにフォトレジスト層を化学線（ａｃｔｉｎｉｃ  ｒａｄｉａｔｉｏｎ）のパターンで露光するステップと、露光されたフォトレジストを現像し、これらの部分を除去し、基板のトップ表面の露光された部分を残すステップとを含んでよい。その後、露光された部分をエッチャントに暴露すると、エッチャントは、露光された領域内の基板の材料を除去する。プラズマ（ドライ）エッチまたはアクエアス（ａｑｕｅｏｕｓ）化学（ウェット）エッチを使用してよい。このエッチは、等方性特性、異方性特性、または両方の特性の組み合わせを有してよい。現在のところ、シリコン・ウェーハには等方性プラズマが好ましい。キー・エッチは、５００オングストロームから２０００オングストロームの範囲の深さのリセス１５２を提供してよいが、一般的には、１２００オングストロームの深さのものが使用される。
【００２７】
ブロック１８４では、アイソレーション・ウェル１５６を形成してよい。この動作は、前に配置されたパターン化されたフォトレジスト層をイオン注入マスクとして使用してリセス１５２のエッチングされたエリア内にドーパントをイオン注入するステップを含んでよい。４０ＫｅＶの注入エネルギーで１平方センチメートル当たり５×１０１３ドーパント原子（例えば、ｐ型に対してはホウ素）の注入ドーズ量を使用してよい。次に、（例えば、酸素プラズマ洗浄を用いて）フォトレジスト層を剥離し、次に、通常のＨ２ＳＯ４／Ｈ２Ｏ２エッチに続けてＲＣＡ  ＳＣ−１標準クリーニング・エッチにより基板のトップ表面をクリーニングしてよい。次に、通常の拡散プロセスにより、注入物を拡散させることができ、この拡散プロセスは、注入物を約１.２から１.３ミクロンの深さに拡散させるのに十分な時間、実質的に不活性の雰囲気（例えば、９９％の窒素、１％の酸素）内で１１５０℃の温度に暴露するステップを含んでよい。トレンチ１２２、１６２および１６６の形成に向けて、同じ拡散炉を使用する拡散プロセスの直後に、基板のトップ表面を覆うようにハード酸化膜を成長させてよい。ハード酸化膜は、約２１００オングストロームの厚さを有してよく、最初のスチーム環境内に続けてドライ酸素（水蒸気を含まない）環境内で９５０℃の温度で成長させてよく、ドライ酸素環境は、ウェーハ内とウェーハ間の酸化膜の厚さの変動を低減する。図５はこれらのプロセスの結果を示す。後のエッチング・ステップでは、ハード酸化膜をエッチ・マスクとして使用する。その厚さが下記のように層内に形成されるパターンのフォトリソグラフィ分解能を高め、エッチング・ステップ後にかなりの量の層が残ることを保証するように選択される。
【００２８】
ブロック１８６（図４）において、トレンチ１２２、１６２および１６６を形成してよい。この動作は、上記ハード酸化膜の形成に続けてハード酸化膜を覆うようにフォトレジスト層を形成するステップと、トレンチの位置に重なるフォトレジスト部分を除去できるようにフォトレジストに化学線のパターンを露光するステップと、露光されたフォトレジストを現像し、この部分を除去し、ハード酸化膜の露光された部分を残すステップとを含んでよい。周知の方法を使い、フォトリソグラフィ・ステップ中にこれらの層による化学線の吸収を最大にして後方反射を最小にし、パターンの特徴の解像度を改善（例えば、限界寸法を改善）するように、フォトレジスト層とハード酸化膜の厚さの組み合わせを選択する。後でより詳細に説明するように、フォトレジストのパターン露光に使用されるフォトマスクに、リセス１５２内のサブミクロン幅のトレンチの形成を容易にするよう、１つ以上のＯＰＣの特徴を組み込んでよい。その後、ハード・マスクの露光された部分は、除去される酸化膜に適したプラズマ・エッチ等のエッチングにより、ハード・マスクの露光された部分を除去し、トレンチが形成される半導体基板の露光された部分を残す。次に、（プラズマ洗浄等により）フォトレジスト層を剥離し、通常のＨ２ＳＯ４／Ｈ２Ｏ２エッチに続けてＲＣＡ  ＳＣ−１標準クリーニング・エッチにより基板のトップ表面をクリーニングしてよい。その後、半導体基板の露光部分を、異方性プラズマ・エッチングに暴露することにより、トレンチを形成してよい。トレンチに丸いボトム表面を形成することが好ましく、フッ素系プラズマ・エッチャントは、丸いボトム表面を設けるので、現在のところ、フッ素系プラズマ・エッチャントが好ましい。次のフッ素系ガスエッチャントも使用してよい。ＳＦ６（６フッ化）硫黄、ＳＦ６＋不活性ガス（例えば、希ガス）、ＳＦ６＋酸素および１つ以上の不活性ガス（例えば、ＨｅおよびＡｒ）、並びにＳＦ６＋臭化水素（ＨＢｒ）および１つ以上の不活性ガス（例えば、ＨｅおよびＡｒ）。更に、上記不活性ガス（Ｏ２、ＨＢｒ等）と共にＣ２Ｆ６、Ｃ４Ｆ８、ＮＦ３その他のフッ化物質を使用してよい。フッ素は、シリコン基板をエッチングするが、他方、酸素およびＨＢｒは、フッ素による側壁のエッチングを最小にする副産物をトレンチの側壁に形成する（これによってエッチング・プロセスに異方性特性を与える）。参照することによって、本願に組み込まれ、本願と一緒に譲渡されたグレブス外の米国特許第６，６８０，２３２号にはエッチング・プロセスの例が記載されている。次に、緩衝化した（ｂｕｆｆｅｒｅｄ）酸化膜エッチャントにより、ハード酸化膜マスクを除去できる。約３００オングストロームの材料を除去できるソフト・プラズマ・エッチ（例えば、ＣＦ４下流マイクロウェーブ・プラズマ）に続けて通常のＨ２ＳＯ４／Ｈ２Ｏ２エッチ、さらにそれに続けてＲＣＡ  ＳＣ−１標準クリーニング・エッチにより基板およびトレンチのトップ表面をクリーニングしてよい。ソフト・プラズマ・エッチは、前のプラズマ・エッチによって生じた半導体材料の結晶構造に生じた損傷を除去する。ソフト・プラズマ・エッチのエッチング特性は、通常のエッチより��より等方性であり、異方性より等方性が好ましい。更に、ソフト・プラズマ・エッチは、初期のプラズマ・エッチよりも半導体材料に対するエネルギー衝撃が小さい。
【００２９】
パターン化された酸化膜をエッチ・マスクとして使用するトレンチのエッチングを説明したが、当然、パターン化されたフォトレジスト層をエッチ・マスクとして使用するトレンチのエッチングを実行してよい。また、当然、トレンチの初期の形態を画定するのに使用する最初のエッチャントは、フッ素系ガスの代わりに塩素系ガスを含んでよい。
【００３０】
トレンチのボトムを更に丸くするために、約１１００℃以上の温度でトレンチの側壁上で約４００オングストロームの薄い犠牲酸化膜を成長させ、次に、緩衝化した酸化膜エッチャントに短時間（約３０秒）暴露することにより、酸化膜を除去してよい。この犠牲酸化膜は、１０００オングストローム以下の厚さを有してよい。この犠牲酸化膜は、前のプラズマ・エッチング・プロセスによって生じたトレンチ側壁上のダングリング・シリコン・ボンドを結合させ、後に形成されるトレンチの誘電体層１２３、１６３および１６７の質も改善する。トレンチのボトム表面を更に丸くするために第２犠牲酸化膜を成長させ、除去してもよい。１つ以上の酸化膜が成長され、除去された後に、通常のＨ２ＳＯ４／Ｈ２Ｏ２エッチに続けてＲＣＡ  ＳＣ−１標準クリーニング・エッチにより基板およびトレンチのトップ表面をクリーニングしてよい。
【００３１】
ブロック１８８（図４）では、トレンチ誘電体層１２３、１６３および１６７を形成してよい。この動作は、不活性ガスで希釈されたドライ酸素環境（水蒸気を含まない）で、１１００℃以上の高温でトレンチの側壁上に酸化薄膜を成長させるステップを含んでよい。本願で「シールド酸化膜」ともいう酸化膜を、約４００オングストロームから６００オングストロームの範囲の厚さに成長させてよいが、約５００オングストロームの厚さが好ましい。成長プロセス中、メサのトップが露出されるので、シールド酸化膜は、メサのトップにも形成される。一般的な実現例では、成長温度は、１１２５℃から１２００℃の範囲であるが、約１１７５℃（±１０℃）の値が好ましく、環境は、５０％の酸素と５０％のアルゴン（例えば、毎分１０リットルの各ガスの流量）からなる。電力用半導体技術では、シールド酸化膜を成長させるために高い成長温度と希釈されたドライ酸素環境とを組み合わせて使用することは普通のことではないが、本発明者たちは、このように組み合わせると、膜内のピンホール欠陥がほとんどなくなり、これによってゲート酸化膜の質が改善され、Ｑｂｄ（電荷対ブレークダウン）の値がより高くなり、厚さの均一性がより良好となることを発見した。酸素は、気相成長環境の１０容積％から７５容積％、より好ましくは２５容積％から６０容積％を構成するように酸素を希釈してよい。このプロセスの終りまでに、デバイス１００の一般的な実現例として、トレンチは約０.５ミクロンの幅および約１.１ミクロンの深さを有し、メサは約０.３ミクロンの幅を有し得る。
【００３２】
ブロック１９０（図４）において、シールド電極１２４、１６４および１６８を形成してよい。この動作は、前に形成されたシールド酸化膜を覆うようにポリシリコン材料の層をデポジットするステップを含んでよく、シールド酸化膜は、同様に基板のトップ表面（メサのトップ）およびトレンチの側壁を覆うように形成される。このデポジションは、公知の通常のポリシリコン・デポジット装置によって行ってよい。約０.５ミクロンのトレンチ幅および１.１ミクロンのトレンチ深さにトレンチ・エリアをポリシリコン材料で満たすために、５６０℃の温度で基板のトップ表面で測定した場合、５０００オングストローム（０.５ミクロン）の厚さにポリシリコン材料をデポジットしてよい。この材料の量は、トレンチの側壁をコーティングし、トレンチを満たすのに十分な値である。一般的に、シールド電極内にボイド（空隙）が生じるのを防止するには、満たされるトレンチの幅の半分からトレンチの幅の２倍までの範囲の厚さでポリシリコン（またはその他のシールド材料）をデポジットしなければならない。一般的に、デポジットされる厚さはトレンチの幅に等しい。ポリシリコンは、ドープされた形態、またはドープされていない形態でデポジットしてよい。ドープされた形態でデポジットされる場合、ポリシリコンはデポジット中にその場所でドープし、ポリシリコンは１立法センチメートル当たり（ｃｍ−３）１×１０１８個以上のドーパント原子のドーピング・レベルを有することが好ましく、１立法センチメートル当たり５×１０１８個以上のドーピング・レベルを有することがより好ましい。ポリシリコンを形成するのに使用されるガス（例えば、シランおよびアンモニア）と共に、ドーパント含有ガス（例えば、ｎ型に対してはホスフィン、およびｐ型に対してはジルボランまたは３フッ化ホウ素）を導入することにより、その場所でドーピングしてよい。ドープされていない形態でデポジットする場合、次の（後述する）アニール・ステージ中に、ポリシリコンをドーパント・ガスに蒸気暴露してもよいし、アニール前に３０ＫｅＶの注入エネルギーで１平方センチメートル当たり（ｃｍ−２）５×１０１５個のドーパント原子のドーズ量でドーパントを注入してもよい。ドーパントのドーズ量は５×１０１４ｃｍ−２から５×１０１６ｃｍ−２の範囲でよい。２つ以上の注入エネルギーでそのドーズ量を注入することにより、より均一なドーパント分布を得ることができる。例えば、１２０ＫｅＶでの２.５×１０１５のドーズ量での第１注入、および３０ＫｅＶでの２.５×１０１５のドーズ量での第２注入を使用してよい。別の例では、１０ＫｅＶ、５０ＫｅＶ、８０ＫｅＶおよび１２０ＫｅＶでの４回の注入（各注入は１.２５×１０１５のドーズ量である）を使用してよい。複数回注入は、特にアニール後の、トレンチ電極内のドーパントの分布がより均一となる。（図１および３に示す）トレンチのトップにおけるドーパントのレベルが高い場合、コンタクト層１１２に対する良好な導電性コンタクトを保証し、トレンチのボトムにおけるドーパントのレベルが高いと、良好なシールド動作を保証する。
【００３３】
ポリシリコンに対するドーパントは、ｎ型でもｐ型でもよい。当技術では、従来、ｎ型ドーパントが使用されており、ｐ型ドーパントは使用されていない。しかし、シールド電極に対してｐ型をドーピングすると、材料に対する仕事関数がより良好となり、同様に（図１に示す）メサ１３０のシールドが良好になることを、本発明者たちは発見した。したがって、現在ではシールド電極に対してｐ型をドーピングすることが好ましい。
【００３４】
ポリシリコンをデポジットし、オプションの注入をした後に、ポリシリコンのグレインを凝固させ、注入されたドーピング（使用されれば）を再分散するのに十分な時間の間、８００℃以上の温度でポリシリコンをアニールしてよい。９５０℃のアニール温度を使用してもよい。アニール中、ポリシリコンを気相でドープする場合、アニール温度を１０００℃以上に上げてよい。アニール・プロセス中にポリシリコンを覆うように形成される酸化膜は、緩衝化した酸化物エッチに短時間暴露することにより除去でき、通常のＨ２ＳＯ４／Ｈ２Ｏ２エッチに続けてＲＣＡ  ＳＣ−１標準クリーニング・エッチにより基板をクリーニングしてよい。図７はこれらのプロセスの結果を示す。この時点で、メサのトップには薄い酸化膜上のポリシリコンの層が残る。次に、シールド酸化膜が、エッチング・ストッパーとして働くように、通常のポリシリコンエッチを行い、メサのトップに残されているポリシリコンをエッチバックしてよい。このことは、メサおよびトレンチの両方を覆うポリシリコン層のトップ部分をエッチングして除去する。メサのトップよりも下方にシールド電極のトップの高さが位置するように、このポリシリコンのエッチングを更に短時間継続してトレンチ内のポリシリコンを若干エッチバックしてよい。ポリシリコン・エッチング後、通常のＨ２ＳＯ４／Ｈ２Ｏ２エッチに続けてＲＣＡ  ＳＣ−１標準クリーニング・エッチにより基板をクリーニングしてよい。図８はこれらのプロセスの結果を示す。
【００３５】
この時点で、誘電場層１５８、コンタクト層１１２、第１層１０４および第２層１１０は、まだそれぞれのプロセスにより製造されていないが、これらのプロセスのほとんどは、一般的に、高温に暴露する必要がある。更に、一般的に、多くのアプリケーションで、メサ１３０のトップ表面に浅い注入を行った後、高温に暴露して注入物をアニールし、注入されたドーズ量を所望の程度に分散して、ショットキー・ダイオードの順方向バイアスの電気的特性を調節する。残りの要素を形成するのに必要なプロセス温度および時間に応じ、更に特定の注入物に必要なアニール温度および時間に応じて、この時点または残りの要素を形成するための一部のプロセスの後、このオプションの注入を行ってよい。この方法の一例の一実現例では、このステージで、メサのトップ表面を覆うように配置されたシールド酸化膜を通して、十分な量のドーパントを輸送するのに十分な５×１０１２ｃｍ−２の注入ドーズ量レベルおよび４０ＫｅＶの注入エネルギーにて、ｐ型ホウ素の注入を実施する。注入物をアニールし、ドーパントを分散させるために、残りのステップの処理温度および時間を使用する。５０Ｖ以下のブレークダウン電圧に対しては、この注入ドーズ量が最適であり、メサ領域内に接合部を形成しない程度に十分低い。より高いか、または低いブレークダウン電圧に対しては、注入ドーズ量を変えてよい。
【００３６】
ブロック１９２（図４）において、誘電場層１５８を形成してよい。この動作は、５０００オングストロームの低温酸化膜（ＬＴＯ）をデポジットした後、水蒸気環境内で約８７５℃にてＬＴＯ膜をリフローするステップを含んでよい。ＬＴＯ膜は、２５００オングストロームから１０，０００オングストロームの範囲の厚さでデポジットしてよい。一部の実現例では、ホウ素リン・シリケートガラス（ＢＰＳＧ）を使用できるが、ＢＰＳＧ層と半導体メサ１３０との間の自己ドーピング効果を考慮するように注意しなければならない（すなわち、その後の炉のドライブ中に、環境内にＢＰＳＧ層内のドーピングが混入し、半導体メサの露出した表面に再デポジットするかもしれない。デバイスの設計に当たり、メサへのデポジットされたかかるドーピングの拡散を考慮しなければならない）。その後、ＬＴＯ膜の形状を画定し、コンタクト層１１２に対するデポジット・ウィンドーを開口するように、ＬＴＯ膜をパターン・エッチングしてよい。この動作は、ＬＴＯ膜を覆うようにフォトレジスト層を形成するステップと、リセス１５２に重なるフォトレジスト部分およびダイの中心部分を除去できるように、フォトレジストに化学線のパターンを露光するステップと、露光されたフォトレジストを現像し、これらの部分を除去し、ＬＴＯ膜の露光された部分を残すステップとを含んでよい。次に、この露光された部分は、ＬＴＯ膜の９０％から９５％を除去するプラズマ・エッチングに続けてメサのトップにある残留膜および下層のシールド酸化膜を除去するための緩衝化した酸化膜エッチングにより露光された部分を除去してよい。このエッチング・プロセスの後、フォトレジスト層を除去し、通常のＨ２ＳＯ４／Ｈ２Ｏ２のエッチに続けてＲＣＡ  ＳＣ−１標準クリーニング・エッチにより基板をクリーニングしてよい。図９はこれらのプロセスの結果を示す。
【００３７】
この時点で、必要なら、ショットキー・バリア・ダイオードの順方向のバイアス特性を調節するための上記オプションの注入を実行後、アニール・プロセスを実行してよい。
【００３８】
ブロック１９４（図４）では、コンタクト層１１２を形成してより。この動作は、メサおよびシールド電極の露出したトップにニッケル・シリサイド層または他のシリサイド層を形成するステップを含んでよい。このためのプロセスの一例は、形成された酸化膜を除くために、メサおよびシールド電極の露出したトップを短時間の間、フッ化水素（ＨＦ）エッチャントに暴露するステップと、基板の表面上の約１０００オングストロームのニッケル（Ｎｉ）を蒸発させるステップと、約５分間、２５０℃から４００℃の範囲の温度でニッケル層の第１アニールを実行するステップと、約５分間、４００℃から７００℃の範囲の温度で第２アニールを実行するステップを含んでよい。第１アニール・プロセスは、ニッケル層のかなりの部分をＮｉ２Ｓｉに変換し、第２アニール・プロセスは、Ｎｉ２ＳｉをＮｉＳｉに変換する。一実現例では、第１アニール温度は、約３５０℃（±１０℃）であり、第２アニール温度は約５００℃（±２５℃）である。アニール・プロセスは、メサのトップの約１０００オングストロームをシリコンからニッケル・シリサイドに変換し、メサのトップ表面にショットキー・バリアを形成する。アニール・プロセスは、ポリシリコン・シールド電極のトップの一部も変換し、シールド電極内のドーピング・レベルが高いため、導電性コンタクトをシールド電極で形成する。図１０はこれらのプロセスの結果を示す。シリコン酸化膜を覆うようにデポジットされるニッケルは、シリサイドには変換されず、通常のニッケル・エンチャントを用いてエッチング除去してよい。上記ニッケル層は、２００オングストロームから２０００オングストロームの範囲の厚さでデポジットしてよい。
【００３９】
ブロック１９６（図４）では、第１層１０４および第２層１１０もしくはターミナル層を形成してよい。この動作は、基板の各表面を覆うように、１つ以上の導電性層をデポジットするステップを含んでよい。デポジットされた各導電層は、アルミニウム、アルミシリコン（Ｓｉが約１％のＡｌＳｉ）およびアルミニウム−シリコン−銅であるＡｌ／ＳｉＣｕ（１％のＳｉおよび０.５％のＣｕ）等のアルミ合金、銅、およびチタン（Ｔｉ）、１つの合金または２つの別個の層としてのチタン−タングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）等のバリア材料を含んでよい。ニッケル・シリサイドに対する金属層の接着性を改善し、金属層のスパイクがシリサイド層を貫通する危険性を低減し、移動するトップにある金属がニッケル・シリサイドの仕事関数を変えることを防止するために、ニッケル・シリサイドと厚い金属層（例えば、アルミニウムおよび／または銅を含む層）との間にバリア材料を配置してもよい。しかし、バリア層は不要である。公知の適当な物理的蒸着方法により、これらの層をデポジットしてもよい。各表面にデポジットされる１つ以上の層の厚さは、０.１ミクロンから１０ミクロンの範囲でよく、２.５ミクロンの厚さが一般的である。図１はこれらのプロセスの結果を示す。
【００４０】
本明細書に開示し、請求項に記載した方法のいずれかの動作の実行が別の動作の完了が前提でない場合、これらの動作は、種々の動作の同時実行およびインターリーブ実行（インターリーブ実行は、例えば、２つ以上の動作の一部が混合状態で実行されるときに行われる。）を含む相互に任意の時間シーケンス（例えば、時間順序）で実行してよいと解すべきである。したがって、当然、本願の方法の請求項は、動作の組を記載しているが、これらの方法の請求項は、請求項の記載に列挙された動作の順序に限られず、むしろ請求項に特別の記載（例えば、ある動作が別の動作に先行するか、または後続することの明示）がない限り、動作の同時実行およびインターリーブ実行、並びに明示されていないその他の可能な順序を含むすべてをカバーする。
【００４１】
光近接効果補正の発明
上記のように、リセス１５２内のサブミクロンのトレンチ幅およびメサの幅を容易に達成するために、本願の光近接効果補正（ＯＰＣ）フォトリソグラフィの発明を使用してしてよい。更に、ＯＰＣの発明は、メサおよびトレンチがダイの中心エリアからリセス１５２に移動してもメサおよびトレンチにおける実質的に均一な幅を可能にするものである。メサの幅にばらつきがあると、中心エリア（すなわち、デバイスのアクティブ領域）およびリセス１５２のエリア（すなわち、終端領域）のブレークダウン電圧に望ましくない差が生じるという重要なことを、本発明者たちは発見した。一般的に、終端領域におけるメサの幅が狭くなると、終端領域はアクティブ領域と比べてブレークダウン電圧が低くなり得る。他方、メサの幅があまりに広い場合、メサのトップでデバイス・エリアのシールドが低下することがあり、このことは、逆バイアス・リーク電流をより大きくし、および／またはブレークダウン電圧をより低くする。フォトマスクおよびフォトレジスト層に関する背景情報の一部を述べた後に、ＯＰＣの発明について説明する。
【００４２】
コストを低減し、スループットを増加するには、１つの半導体ウェーハ上でいくつかの半導体ダイを一緒に製造し、製造後、これらのダイをウェーハから分離する。半導体産業の黎明期では、製造プロセスで使用される各フォトマスクは、ウェーハ上のすべてのダイのためのパターンを含み、各フォトマスクは、初期の製造ステージでウェーハ内に作られたアライメント・マークに位置合わせされる外側エッジに位置するアライメント・マークを有する。しかし、ウェーハの自然の反りおよび製造中の熱膨張効果のため、このようなアプローチにより達成できる最小形状が制限されていた。
【００４３】
今日、半導体産業で使用される大多数のフォトマスクは、レチクル形式であり、１つのレチクルは、１つの処理ステージのためにウェーハ上の少数の半導体ダイのイメージング・パターンを提供する。一般的に、レチクルの最大サイズは、リソグラフィ装置により、２.５ｍｍ×２.５ｍｍの面積に制限される。一般的に、メーカーは、この最大面積にできるだけ多くのダイおよびダイ・ストリートを合わせ、次に、各レチクル寸法内の全個数のダイおよびダイ・ストリートに合うように、レチクルの寸法をトリミングする（公知のように、１つのダイ・ストリートは、隣接するダイの境界を定める不使用のウェーハ・スペースのストリップであり、製造後、ウェーハからダイを取り除くために、切り取られるエリアである）。しかし、メーカーは、特徴のより良好な分解能を得るために、１つのダイおよび２つのダイ・ストリートだけを１つのレチクルに置くよう、または数個のダイおよび対応する数のダイ・ストリートだけをレチクル内に入れ、最大レチクル・サイズをフルに使用しないことを選択してもよい。我々は、ダイの数にかかわらず、１つのレチクルによってカバーされるダイを「ダイ・グループ」という。特定の露光プロセス中に（リソグラフィ・ソースの一部である）ステッパーまたはステッパー・スキャナにより、ウェーハ上の各ダイ・グループのサイトを別々に露光するように、ウェーハ上でフォトマスク・レチクルをステップ動作させる。レチクルは、ステッパーまたはステッパー・スキャナに取り付けられており、ウェーハは、おおまかにステッパーまたはステッパー・スキャナに位置合わせされており、ステッパーまたはステッパー・スキャナは、ウェーハをレチクルに大まかに位置合わせする。次に、ステッパーまたはステッパー・スキャナは、レチクルを通過する化学線で各ダイ・グループ・サイトを露光する直前に、ウェーハ上の各ダイ・グループ・サイトにレチクルを精密に位置合わせする。一般的に、レチクルには、ウェーハ上またはダイ・グループ・サイト上のそれぞれのアライメント・マスクに位置合わせされる２つ以上のアライメント・マークが設けられており、スキャナまたはステッパーは、レチクルに対してウェーハの位置を調節し、ダイ・グループ・サイト上の対応するマークにレチクルのアライメント・マークを全体的に最良に合わせてよい。アライメント・マークは、ダイ・グループ内の一部のダイのコンポーネント（電力用デバイスの一部の周辺）を形成するパターンの一部でもよいし、または別個のものでもよい。一般的に、アライメント・マークは、ダイ・グループ内の最も外側のダイのうちの２つ以上に隣接するダイ・ストリート内に置かれるか、またはダイ・グループの各ダイに隣接するダイ・ストリート内に置かれる。以下、一般性を失うことがないように、アライメント・マークがダイ・ストリート内に置かれた本発明について説明する。アライメント・マークは、公知の任意の形状でよく、本願では、視覚的に簡単にするために、十字マークで表示する。しかし、詳細な説明および請求項のアライメント・マークは、公知の、および可能なすべてのアライメント・マークをカバーすると解すべきである。アライメント・マークがどんな形状であれ、アライメン��・マークの間のスペースの距離は、ウェーハではなく、レチクルの寸法の大きさであり、このことは、これまで最小形状に制限していた熱膨張および反りの作用を大幅に低減する。
【００４４】
フォトレジストの化学的組成は種々あるが、これらのフォトレジストは、基本的な２つのグループ、いわゆる「ポジトーン」のフォトレジストと「ネガトーン」のフォトレジストとに分類できる。ポジトーンのフォトレジストの一部を化学線で露光すると、現像溶液によって半導体ウェーハからこの露光された部分を除去できる。露光されたフォトレジストを除去できるようにするために、スレッショルド量の化学線の線量が必要であり、この場合、線量は化学線の強度の時間積分量である。スレッショルド量を超える化学線で露光されなかったポジトーンのフォトレジストの部分は、現像液によっては除去できず、ウェーハ上に残る。したがって、ポジトーンのフォトレジストのためのフォトマスクは、現像溶液によって除去されるフォトレジストの位置を画定するための透過領域と、ウェーハ上に残されるフォトレジストの位置を画定するための不透明領域とを有する。逆に、スレッショルド線量の化学線でネガトーンのフォトレジストの一部が露光されると、この部分は、現像溶液によって半導体ウェーハから除去できず、ウェーハ上に残る。しかし、スレッショルド線量を超えるような化学線で露光されなかったネガトーンのフォトレジストの一部は現像溶液によって除去できる。したがって、ネガトーンのフォトレジストのフォトマスクは、残されるフォトレジストの位置を画定する透過領域と、現像溶液によって除去されるフォトレジストの位置を画定する不透明領域とを有する。したがって、一般的に、ウェーハ内に同じ画像を形成するには、ネガトーンのフォトレジストのためのフォトマスクは、ポジトーンのフォトレジストのためのフォトマスクのネガ画像からなる。
【００４５】
今日、ポジトーンのフォトレジストのほうが、より広く使用されているが、本願の光近接効果補正の発明は、ポジトーンのフォトレジストまたはネガトーンのフォトレジストのいずれを使用してよい。両方のタイプのフォトレジストを含むために、本願の詳細な説明および請求項には、１つのマスクはフォトレジスト内の対応する領域を画定するための領域を有すると記載されているが、その記載されたフォトレジスト内の領域を画定するためのマスクの領域の不透明度（例えば、透明または不透明）は、フォトレジストのトーンに基づき選択される。最後に、フォトレジストは、一旦、パターン化され、現像されて、意図するマスクの目的のために使用されてしまうと、トーンにかかわらず、適当な溶剤またはエッチャント（例えば、プラズマ・エッチング）により、除去される。
【００４６】
図１１は、半導体デバイス１００内にリセス１５２を画定するためのレチクル形式のフォトマスク２００の一例の平面図を示す。視覚的に明瞭にするために、かつ一般性を失わないよう、本願に示され、記載されているフォトマスクは、単一のダイおよびこの単一ダイを囲む隣接するダイ・ストリートを備え、ダイ・ストリートは、通常の幅の半分となっているダイ・グループを有する。本願で示されているフォトマスクの各々で、ダイ・エリアは、参照番号２０５で示されており、ダイ・ストリートは、参照番号２０６で示されている。フォトマスク２００は、リセス１５２を画定するための領域２１０を備える。領域２１０は、外周エッジ２１１および内周エッジ２１２を有する四角形リングの形状を備える。リセス１５２は、エッチングにより形成されるので領域２１０の不透明度は、リセス１５２が形成される位置にあるフォトレジストを除去するように、フォトレジスト層のトーンに基づき選択される。したがって、領域２１０は、ポジトーンのフォトレジストに対しては透過性であり、ネガトーンのフォトレジストに対しては不透明である。後のマスクを位置合わせするのに、領域２１０の外周エッジ２１１または内周エッジ２１２、およびリセス１５２の対応する周辺エッジを使用してよい。例えば、各外周エッジのコーナーは、後のフォトマスクに対して使用できる固有のアライメント・マスクとなる。一般性を失わないよう、ダイ・ストリート２０６内にあって、ダイ・エリア２０５の対向する対角コーナーにある２つのアライメント・マスク２０１および２０２が使用される。露光およびエッチングの後で、これらのアライメント・マスクは、ウェーハの表面に対応するアライメント・マスクを残し、これらのアライメント・マスクに対し、後のフォトマスクのアライメント・マスクを位置合わせできる。露光およびエッチング後でも、ウェーハの第１表面に次のものが形成される。第１の高さの第１エリア（例えば、図１に示すリセス１５２）、および（図１に示すアクティブ・エリア１２０を含む）第１エリアに隣接する第２の高さの第２エリアおよび第１エリアと第２エリアとの間の周辺エッジ。（図１に示す）デバイス１００に対し、第１の高さは、第２の高さよりも低い（第１の高さが第２の高さよりも高い例については後述する）。
【００４７】
図１２は、半導体デバイス１００内のトレンチ１２２、１６２、１６６を画定するためのレチクル形式のフォトマスク２２０の一例の平面図を示す。フォトマスク２２０は、アライメント・マーク２０１および２０２によりウェーハの表面に残されるマークを位置合わせするための２つのアライメント・マーク２２１および２２２を有する。参考として、図ではリセス１５２の内周および外周エッジは点線で示されている。リセス１５２の内周エッジは、第１エリアと第２エリアの間の上記周辺エッジに対応する。アライメント・マーク２２１および２２２は、フォトマスク２００と２２０とが互いに位置合わせされたときに、フォトマスク２００のアライメント・マーク２０１および２０２と実質的に一致する。したがって、フォトマスク２２０のアライメント・マーク２２１および２２２は、フォトマスク２００のアライメント・マーク２０１および２０２に対応する。フォトマスク２２０は、ポジトーンのフォトレジストに適する。フォトマスク２２０は、（図２に示す）トレンチ１２２のうちの中心トレンチを画定するための第１ストライプ領域２３２と、トレンチ１２２の外側トレンチ（すなわち、トレンチ１２２のアレイの外側トレンチ）を画定するための２つの第２ストライプ領域２３４と、（図２に示す）エンド・トレンチ１６２を画定するための２つの追加的な第２ストライプ領域２３６と、（図２に示す）エンド・トレンチ１６６を画定するための２つの第３ストライプ領域２３８とを備える。
【００４８】
ストライプ領域２３２の各々は、リセス１５２の最も左側の部分（上記第１エリア）内に位置合わせされる最も左側の末端部分と、リセス１５２の最も右側の部分内に位置合わせされる最も右側の末端部分と、リセスされた領域外であって、上記第２エリア内に位置合わせされる中間部分とを有する。ストライプ領域２３２の各末端部分は、第１の幅Ｗ１を有し、中間部分は、第１の幅と異なる第２の幅Ｗ２を有する。ウェーハ表面の第１エリアがウェーハ表面の第２エリアよりも下方にリセスされるとき、ポジトーンのフォトレジストでは、幅Ｗ１は幅Ｗ２より広い。リセス１５２に対するパターンの焦点平面の間の距離が長いため、ストライプ領域２３２の末端部分では化学線の若干の焦点のずれが生じ、これによって末端部分のエッジにおいて、化学線の強度の低下が生じることを、本発明者たちは発見した。幅Ｗ１とＷ２とを等しくすると、トレンチ１２２およびストライプ領域２３２の末端部分に対応するトレンチ・エリアのフォトレジスト材料が架橋するため、トレンチ１２２を形成するようにフォトレジストを正しくパターン化することができないことを、本発明者たちは発見した。このような架橋効果を防止するために、線量を増加した場合、トレンチの中間部分に対するフォトレジストの寸法（Ｗ２）が過度に広くなることも、本発明者たちは発見した。幅Ｗ１を幅Ｗ２よりも広くすることにより、ストライプ領域２３２の末端部分に対応するトレンチ・エリアの意図するエッジにおいて化学線の強度が増加し、トレンチ１２２およびストライプ領域２３２の末端部分においてフォトレジスト層を正しく画定できる。したがって、フォトマスク内で２つの異なる幅Ｗ１およびＷ２を使用することにより、フォトレジスト層内にトレンチを形成するためにフォトレジストを露光し、フォトレジストを現像した後、幅Ｗ１でパターン化されたフォトレジスト・トレンチは、幅Ｗ２でパターン化されたフォトレジスト・トレンチの幅に等しくなるか、またはより厳密に一致する。次に、リセス１５２およびダイの中心エリア内に実質的に均一な幅で（上記）エッチング・プロセスにより、フォトレジスト層内のトレンチを半導体ウェーハ内に転写してよい。
【００４９】
リセス１５２のエリア内の焦点のずれた化学線の効果は、マスク２２０の左上コーナーの近くに示されている距離ＤＦだけ、リセス１５２の内周エッジからトレンチ・アレイの中間に向かって内側に及ぶことを、本発明者たちは更に発見した。ＤＦの値は、ステッパーおよびステッパー・スキャナの光学的特性、トレンチの寸法、フォトレジストの厚さおよびウェーハならびに現像液の性質により変化する。ＤＦの値は、１ミクロンのオーダーであるが、この値は０ミクロンから１０ミクロンまで変化し得ると考えられる。距離ＤＦにわたる焦点ずれの効果に対する対策のために、リセス１５２のエリア（上記第１エリア）外にあって、かつリセス１５２の内周エッジの距離ＤＦ内にあるストライプ領域２３２の部分は、図示されるように、幅Ｗ１で製造してよい。この領域は、ストライプ領域２３２の各末端部分と中間部分との間に配置された幅Ｗ１の第３領域を有する各ストライプ領域２３２として見ることができる。各第３部分は、Ｗ１に等しいか、または幅Ｗ１とＷ２の間の値に等しい幅でよい。一般的に、第３部分の幅は、Ｗ２よりもＷ１に近い。各第３部分の長さをＤＦに等しくてもよいし、これよりも多少短いか多少長くしてもよい。この距離は、０から１０ミクロンの間で変化し得るが、一般的に、０.２ミクロンから５ミクロンの間で変化し、より一般的には０.５ミクロンから２ミクロンの間で変化する。各第３部分の幅は、Ｗ１からＷ２までのテーパを付けることもできるが、今日の処理機器を用いた場合、一般的に、このようなテーパ付けはサブミクロンレベルの寸法で実現することは困難である。
【００５０】
当業者であれば、Ｗ２の所望する値に対応する数個のＷ１を選択し、リセス１５２外に位置し、リセス１５２の内周エッジから約１ミクロン離した幅Ｗ１とＷ２の間の分割線の数個のテスト・フォトマスクを製造することにより、過度の実験を行うことなく、特定の処理条件に対するＷ１とＷ２の値を決定できる。次に、それぞれリセス１５２を有する一組のテスト・ダイで、これらのテスト・フォトマスクを使用し、これらのテスト・マスクから得られるフォトレジスト層の質を検討し、リセス１５２内でフォトレジスト分解能を最良にするダイ（およびそのＷ１の値）を選択してよい。次に、Ｗ１およびＷ２の選択された値を使用するが、幅Ｗ１とＷ２の間の分割線とリセス１５２の内周エッジとの間のスペース距離を変えた別の組のテスト・フォトマスクからＤＦの値を推定してよい。次に、それぞれリセス１５２を有する第２の組のテスト・ダイで、この第２の組のテスト・フォトマスクを使用してよい。これらのフォトマスクから得られるフォトレジスト層の質を検討し、リセス１５２の内周付近のフォトレジストの分解能を最良にするダイを選択し、ＤＦの値を与える（すなわち、幅Ｗ１およびＷ２とこの最良のテスト・ダイのうちのリセス１５２の内周エッジとの間のスペース距離とが、ＤＦの推定値を与える）。
【００５１】
リセス１５２（上記第１エリア）内にトレンチ１６２および１６６（図２）があるので、第２ストライプ領域２３６および第３ストライプ領域２３８の幅は、Ｗ２よりもＷ１の値に近く、Ｗ１に設定することが好ましい。トレンチのうちの外側トレンチ（すなわち、トレンチ１２２のアレイの外側のトレンチ）がリセス１５２の内周エッジの距離ＤＦ内にある場合、図１２に示すように、第２ストライプ領域２３４の幅をＷ１に設定することが望ましい。しかし、ストライプ領域２３４の幅は、Ｗ１とＷ２の間の値を有し、Ｗ２よりもＷ１に近い値を有してよい。
【００５２】
図１３は、ネガトーンのフォトレジストを使用する半導体デバイス１００内にトレンチ１２２、１６２および１６６を画定するためのレチクル形式のフォトマスク２２０’の一例の平面図を示す。フォトマスク２２０’は、アライメント・マスク２０１および２０２によりウェーハの表面に残されたマークに位置合わせするための２つのアライメント・マスク２２１’および２２２’を有する。参考として、リセス１５２の内周および外周エッジは、図では点線で示す。フォトマスク２００と２２０’とを互いに位置合わせすると、アライメント・マスク２２１’および２２２’は、フォトマスク２００のアライメント・マーク２０１および２０２と実質的に一致する。したがって、フォトマスク２２０’のアライメント・マーク２２１’および２２２’は、フォトマスク２００のアライメント・マーク２０１および２０２に対応する。フォトマスク２２０’は、（図２に示す）トレンチ１２２のうちの中心トレンチを画定するための第１ストライプ領域２３２’のアレイと、トレンチ１２２のうちの外側トレンチを画定するための２つの第２ストライプ領域２３４’（すなわち、トレンチ１２２のアレイの外側トレンチ）と、（図２に示す）エンド・トレンチ１６２を画定するための２つの追加的な第２ストライプ領域２３６’と、（図２に示す）エンド・トレンチ１６６を画定するための２つの第３ストライプ領域２３８’とを備える。したがって、フォトマスク２２０’のストライプ領域２３２’、２３４’、２３６’および２３８’は、フォトマスク２２０のストライプ領域２３２、２３４、２３６および２３８と同じ目的を有する。しかし、ストライプ領域の部分の寸法は異なる。
【００５３】
ストライプ領域２３２’の各々は、リセス１５２の最も左側の部分（上記第１エリア）内に位置合わせされる最も左側の末端部分と、リセス１５２の最も右側部分内に位置合わせされる最も右側の末端部分と、ダイの中心エリア（上記第２エリア）内のリセスされた領域外に位置合わせされる中間部分とを有する。ストライプ領域２３２’の各末端部分は、第１の幅Ｗ１’を有し、中間部分は第２の幅Ｗ２’を有する。ウェーハ表面の第１エリアがウェーハ表面の第２エリアよりも下方にリセスされるとき、第２の幅Ｗ２’は幅Ｗ１’よりも広い。この関係は、フォトマスク２２０におけるＷ１とＷ２の間の関係と反対になっており、ポジトーンのフォトレジストとネガトーンのフォトレジストの相補的性質のためである。
【００５４】
フォトマスク２２０’は、ネガトーンのフォトレジストの特性が異なるため、多少異なる値を有するが、フォトマスク２２０の距離ＤＦと同じ理由と目的の距離ＤＦ’を有してよい。それにもかかわらず、距離ＤＦ’は、距離ＤＦに対する上記範囲と同じ範囲を有してよい。距離ＤＦ’にわたる焦点のずれの効果に対する対策として、図示されるように、リセス１５２のエリア外にあるが、リセス１５２の内周エッジの距離ＤＦ’内にあるストライプ領域２３２’の部分を幅Ｗ１’で作ってよい。このことは、ストライプ領域２３２’の各末端部分と中間部分との間に配置された幅Ｗ１’の第３領域を有する各ストライプ領域２３２’として見てもよい。各第３部分は、Ｗ１’に等しいか、または幅Ｗ１’とＷ２’との間の値に等しい幅を有してよい。各第３部分の長さは、ＤＦ’に等しくし、または多少短くするか多少長くすることができる。この距離は、０から１０ミクロンまでの間で変わることができるが、一般的に、０.２ミクロンから５ミクロンの間で変化し、より一般的には、０.５ミクロンから２ミクロンの間で変化する。各第３部分の幅は、Ｗ１’からＷ２’までのテーパ状にしてもよい。トレンチ１６２および１６６（図２）はリセス１５２内にあるので、第２ストライプ領域２３６’および第３ストライプ領域２３８’の幅をＷ１’にセットすることが好ましい。トレンチのうちの外側トレンチ（すなわち、トレンチ１２２のアレイの外側トレンチ）が、リセス１５２の内周エッジの距離ＤＦ’内にある場合、図１３に示されるように、第２ストライプ領域２３４’の幅をＷ１’に設定することが好ましい。しかし、ストライプ領域２３４’、２３６’および２３８’の幅は、Ｗ１のＷ２の間の値を有し、Ｗ２よりもＷ１に近い値を有してよい。
【００５５】
フォトマスク２２０’のＷ１’、Ｗ２’およびＤＦ’の値は、フォトマスク２２０のＷ１、Ｗ２およびＤＦに対する上記実験方法と同じ実験方法によって推定してよい。フォトマスク２２０’は、あたかもネガトーンのフォトレジストであるかのように露光されるが、露光後処理され、現像液によりポジトーンの画像として現像される、いわゆる「ネガ動作の」ポジトーンのフォトレジストにも適している。
【００５６】
本願の光近接効果補正の発明は、リセス１５２ではなく、第１エリア内にメサ領域が位置する他のデバイス構成に適用してもよい。その例を、図１４のトレンチ形成前のデバイスのダイの横断面図に示す。図１５に、完成したデバイスを番号１００’で示す。このデバイスのダイは、リセス１５２を有しておらず、半導体層１０６のトップ表面と実質的に同一平面のトップ表面を有するｐドープされたアイソレーション・ウェル１５６’を有する。再び図１４を参照すると、トレンチの形成前、ウェル１５６’および半導体層１０６のトップ表面を覆うように酸化膜が配置され、この酸化膜は、ウェル１５６’を覆う隆起エリアを有する。この構造は、ウェル１５６’にドーピングするために、ｐドープされたＢＰＳＧガラスのパターン化された層を使用した結果得てよい。デポジット後、図１１に示すマスク２００によってパターン化されたフォトレジスト層を通して、ＢＰＳＧ層をエッチングしてよい。パターン化されたＢＰＳＧ層をアニールするために加熱し、半導体層内にドーパントを拡散し、ウェル１５６’を形成してよい。アニール中、水蒸気および／またはドライ酸素雰囲気を導入し、ダイの中心部分を覆うように酸化膜を成長させてよい。アニール後、酸化膜のメサ・エリアは、３０００オングストロームから１３，０００オングストロームまでのレンジの厚さを有し、中心エリアは、１５００オングストロームから２５００オングストローム（２０００オングストロームが一般的である）の厚さを有してよい。
【００５７】
次に、酸化膜を覆うようにフォトレジスト層を形成し、フォトレジストを通して化学線でパターン化し、酸化膜をエッチングするのに使用できるフォトレジスト・トレンチを残すように現像してよい。次に、半導体表面に形成するために、エッチャントとパターン化された酸化膜を使用してよい。中心エリアがメサ・エリアよりも低い場合、周辺エリア（例えば、図１に示すデバイス１００に対してはリセス１５２のエリア）ではなく、中心エリア内でフォトレジスト内の上記焦点がずれる効果が生じる。したがって、フォトマスクのＷ１とＷ２の間の前の関係が反転する。すなわち、ポジトーンのフォトレジストでは、メサ・エリア（例えば、ウェーハ表面の上記第１エリア）が中心エリア（例えば、ウェーハ表面の上記第２エリア）よりも上方にある場合、幅Ｗ１は幅Ｗ２よりも狭くなる。したがって、フォトマスク２２０’の反転画像を有するフォトマスクを使って、ポジトーンのフォトレジストをパターン化してよい。ネガトーンのフォトレジストに対し、この場合、幅Ｗ１のほうが幅Ｗ２より広くなり、フォトマスク２２０の反転画像を有するフォトマスクを使用して、ネガトーンのフォトレジストをパターン化してよい。
【００５８】
本明細書における、冠詞「ａ」、「ａｎ」および「ｔｈｅ」は、特に明示していない限り１つ以上のものを意味する。
【００５９】
本願で採用した用語および表現は、説明するために使用したものであり、限定するために使用したものでなく、そのような用語および表現の使用は、図示し、説明した特徴の均等物を排除する意図はなく、請求項に記載の発明の範囲で種々の変形が可能であると考える。
【００６０】
本発明の一部について、ほとんどＮチャンネル・トレンチ・シールドされたデバイスに関する種々の実施形態を説明したが、本発明の実施形態は、層および領域の導電型を反転したＰチャンネル・トレンチ・シールドされたデバイスとして実現してよい。更に、本発明の一部について、ショットキー・バリア整流器を使用して実施形態を説明したが、本発明の実施形態は、ＭＯＳＦＥＴ構造、ＩＧＢＴ構造、ＢＪＴ構造、シールドされたゲート同期整流器（例えば、集積シールドされたゲートＭＯＳＦＥＴおよびショットキー）および本願に記載したデバイスのスーパージャンクション変形（例えば、交互導電型シリコンのコラムを有するデバイス）で実現してよい。
【００６１】
更に本発明の１つ以上の実施形態の１つ以上の特徴は、本発明の範囲から逸脱することなく、本発明の他の実施形態の１つ以上の特徴と組み合わせてよい。
【００６２】
本発明は、特に図示した実施形態について説明したが、当然、本開示に基づき、種々の変更、変形、適応および均等物配置を行ってよく（例えば、特定の状況に適応するように、その要素に対して種々の変形を行ったり、均等物で置換してよく）、これらは、本発明および請求項の範囲内である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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