(57)【要約】【課題】ＳＥＴ回路用の既存の設計及びテストツール内で容易に使用することができ、スキャン・テストをサポートし、プロセッサチップ上で小さいスペースしか占有せず、使用時に少ない電力しか消費しない、ＤＥＴ記憶セルを提供すること。【解決手段】パルス発生器（５）と記憶素子（６）とを有する記憶セル（１）が提供される。記憶素子入力（７）は、データ入力信号（ＤＩＮ）を受信するように接続される。記憶素子出力（９）は、データ出力信号（ＤＯＵＴ）を提供するように接続される。記憶素子（６）は、パルス発生器（５）から受信した記憶制御信号（ＳＣ）に応答して、データ保持状態及びデータ転送状態のうちの一方で動作可能である。パルス発生器（５）は、立ち上がり及び立ち下がりクロック信号エッジ（１３、１４）を有するクロック信号（ＣＫ）を受信するように接続され、かつ、記憶制御信号（ＳＣ）内に制御パルス（１５、１６）を提供するように構成される。各制御パルス（１５、１６）は、リーディング・エッジ（１７）及びトレーリング・エッジ（１８）を有する。制御パルス（１５、１６）は、そのリーディング・エッジ（１７）上でデータ転送状態を起動するのに適した極性を有する。新規な特徴は、パルス発生器（５）が、立ち上がりクロック信号エッジ（１３）を受信したときに立ち上がりエッジ制御パルス（１５）を始動し、立ち下がりクロック信号エッジ（１４）を受信したときに立ち下がりエッジ制御パルス（１６）を始動するように構成されたことである。このようにすることで、組合せ論理回路、及び、１つのレベル型又はシングル・エッジ・トリガ型記憶素子（６）のみを用いて、デュアル・エッジ・トリガ型フリップフロップを作ることができる。記憶セル（１）は、低電力消費であり、スキャン・テストを容易にし、広範囲な設計ツール及びテスト装置で用いることができる。【選択図】図３
2012521700.tif 000002
【特許請求の範囲】
【請求項１】
データ出力端子（３）と、クロック端子（４）と、パルス発生器（５）と、記憶素子（６）と、入力回路（１０）とを有する記憶セル（１）であって、前記記憶素子（６）は、記憶入力（７）と、記憶出力（９）とを有し、前記記憶入力（７）は、データ入力信号（ＤＩＮ）を前記入力回路（１０）から受信するように接続され、前記記憶出力（９）は、データ出力信号（ＤＯＵＴ）を前記データ出力端子（３）に提供するように接続され、前記記憶素子（６）は、前記パルス発生器（５）から受信した記憶制御信号（ＳＣ）に応答して、データ保持状態及びデータ転送状態のうちの一方で動作可能であり、前記パルス発生器（５）は、立ち上がり及び立ち下がりクロック信号エッジ（１３、１４）を有するクロック信号（ＣＫ）を前記クロック端子（４）から受信するように接続され、かつ、前記記憶制御信号（ＳＣ）内に制御パルス（１５、１６）をもたらすように構成され、各制御パルス（１５、１６）は、リーディング・エッジ（１７）及びトレーリング・エッジ（１８）を有し、前記制御パルス（１５、１６）は、そのリーディング・エッジ（１７）上で前記データ転送状態を起動するのに適した極性を有し、各制御パルス（１５、１６）は、立ち上がりエッジ制御パルス（１５）及び立ち下がりエッジ制御パルス（１６）のうちの一方であり、前記パルス発生器（５）は、立ち上がりクロック信号エッジ（１３）を受信したときに立ち上がりエッジ制御パルス（１５）を始動し、立ち下がりクロック信号エッジ（１４）を受信したときに立ち下がりエッジ制御パルス（１６）を始動するように構成されたことを特徴とする、記憶セル。
【請求項２】
前記記憶素子（６）が、前記記憶制御信号（ＳＣ）の遷移（１７、１８）に応答して、前記データ転送状態を一時的に起動するようにされたことを特徴とする、請求項１に記載の記憶セル。
【請求項３】
前記記憶素子（６）が、前記記憶制御信号（ＳＣ）が第１の論理レベルを有するときに前記データ保持状態になり、前記記憶制御信号（ＳＣ）が前記第１の論理レベルの否定である第２の論理レベルを有するときに前記データ転送状態になることを特徴とする、請求項１に記載の記憶セル。
【請求項４】
前記パルス発生器（５）が、前記データ出力信号（ＤＯＵＴ）並びに前記データ入力信号（ＤＩＮ）を受信するように接続され、かつ、前記データ出力信号（ＤＯＵＴ）の論理レベルが前記データ入力信号（ＤＩＮ）の論理レベルに対して所定の関係を有するときに、始動された制御パルス（１５、１６）を終了するように構成されたことを特徴とする、前記請求項１から３のいずれかに記載の記憶セル。
【請求項５】
前記パルス発生器（５）が、前記データ出力信号（ＤＯＵＴ）並びに前記データ入力信号（ＤＩＮ）を受信するように接続され、かつ、前記データ出力信号（ＤＯＵＴ）の論理レベルが前記データ入力信号（ＤＩＮ）の論理レベルに対して所定の関係を有したときに、制御パルス（１５、１６）の始動をディスエーブルにするように構成されたことを特徴とする、前記請求項１から４のいずれかに記載の記憶セル。
【請求項６】
前記パルス発生器（５）が、前記クロック信号（ＣＫ）、前記データ出力信号（ＤＯＵＴ）及び前記データ入力信号（ＤＩＮ）を受信するように接続された論理回路（３６、４５）を含み、前記論理回路（３６、４５）は、ゲーティングされたクロック信号（ＧＣＫ）を提供するように構成され、前記ゲーティングされたクロック信号（ＧＣＫ）は、前記クロック信号（ＣＫ）の複製又は反転複製であり、前記論理回路（３６、４５）はさらに、前記データ出力信号（ＤＯＵＴ）の論理レベルが前記データ入力信号（ＤＩＮ）の論理レベルに対して所定の関係を有するときに、前記ゲーティングされたクロック信号（ＧＣＫ）をアイドルにするように構成されたことを特徴とする、前記請求項１から５のいずれかに記載の記憶セル。
【請求項７】
前記記憶セル（１）がさらに、データ入力端子（２）と、テスト入力端子（２０）と、テスト制御端子（２１）とを有し、前記入力回路（１０）が、前記テスト制御端子（２１）から受信したテスト制御信号（ＴＥＳＴ）に応答して前記データ入力端子（２）及び前記テスト入力端子（２０）のうちの一方を前記記憶入力（７）に接続するように動作可能なスイッチ（２４）を含むことを特徴とする、前記請求項１から６のいずれかに記載の記憶セル。
【請求項８】
前記記憶セル（１）がさらに、第１のトリガ制御端子（２２、２３）を有し、前記パルス発生器（５）がさらに、第１のトリガ制御信号（ＴＣＲ、ＴＣＦ）を前記第１のトリガ制御端子（２２、２３）から受信するように接続された第１のトリガ制御入力（２６、２７）を有し、前記パルス発生器（５）がさらに、前記第１のトリガ制御信号（ＴＣＲ、ＴＣＦ）に応答して、前記立ち上がりエッジ制御パルス（１５）及び前記立ち下がりエッジ制御パルス（１６）のうちの一方の始動を選択的にイネーブル又はディスエーブルにするように構成されたことを特徴とする、前記請求項１から７のいずれかに記載の記憶セル。
【請求項９】
前記記憶セル（１）がさらに、第２のトリガ制御端子（２２、２３）を有し、前記パルス発生器（５）がさらに、第２のトリガ制御信号（ＴＣＲ、ＴＣＦ）を前記第２のトリガ制御端子（２２、２３）から受信するように接続された第２のトリガ制御入力（２６、２７）を有し、前記パルス発生器（５）がさらに、前記第２のトリガ制御信号（ＴＣＲ、ＴＣＦ）に応答して、前記立ち上がりエッジ制御パルス（１５）及び前記立ち下がりエッジ制御パルス（１６）のうちの他方の始動を選択的にイネーブル又はディスエーブルにするように構成されたことを特徴とする、請求項８に記載の記憶セル。
【請求項１０】
記憶素子（１１８、１２０）と、システム・クロック端子（１２５）と、クロック・ゲート端子（１２８）と、クロック出力端子（１３０）とを有するクロック・ゲーティング回路（１１６）であって、前記記憶素子（１１８、１２０）は、クロック信号（ＣＫ）を前記クロック出力端子（１３０）に提供するように接続されたデータ出力（１３２）を有し、前記クロック・ゲーティング回路（１１６）は、前記システム・クロック端子（１２５）上で受信した、立ち上がり及び立ち下がりシステム・クロック信号エッジ（１５６、１５７）を有するシステム・クロック信号（ＳＣＫ）に応答して、前記クロック信号（ＣＫ）内に遷移を提供するように構成され、前記クロック信号（ＣＫ）内の各遷移は、立ち上がり又は立ち下がりシステム・クロック信号エッジ（１５６、１５７）と同時に生じ、前記クロック・ゲーティング回路（１１６）はさらに、前記クロック・ゲート端子（１２８）上で受信したクロック・ゲート信号（ＣＧ）に応答して、前記クロック信号（ＣＫ）内に遷移を提供することを選択的にイネーブル又はディスエーブルにするように構成され、前記クロック・ゲーティング回路（１１６）はさらに、パルス発生器（１１７）を含み、前記記憶素子（１１８、１２０）は、前記パルス発生器（１１７）から受信したトリガ信号（Ｔ）に応答して、データ保持状態及びトグル状態のうちの一方で動作可能であり、前記記憶素子（１１８、１２０）は、前記トグル状態にあるときに前記クロック信号（ＣＫ）をトグルするように構成され、前記パルス発生器（１１７）は、前記システム・クロック信号（ＳＣＫ）を受信するように接続され、かつ、トリガ・パルス（１５８）を前記トリガ信号（Ｔ）内に提供するように構成され、各トリガ・パルス（１５８）は、リーディング・エッジ及びトレーリング・エッジを有し、前記トリガ・パルス（１５８）は、そのリーディング・エッジ上で前記トグル状態を起動するのに適した極性を有し、各トリガ・パルス（１５８）はさらに、立ち上がりエッジ・トリガ・パルス（１５８）及び立ち下がりエッジ・トリガ・パルス（１５８）のうちの一方であり、前記パルス発生器（１１７）はさらに、立ち上がりシステム・クロック信号エッジ（１５６）を受信したときに立ち上がりエッジ・トリガ・パルス（１５８）を始動し、立ち下がりシステム・クロック信号エッジ（１５７）を受信したときに立ち下がりエッジ・トリガ・パルス（１５８）を始動するように構成されたことを特徴とする、クロック・ゲーティング回路（１１６）。
【請求項１１】
前記クロック・ゲーティング回路（１１６）がさらに、第１のクロック制御端子（１２６、１２７）を有し、前記パルス発生器（１１７）がさらに、第１のクロック信号（ＣＣＲ、ＣＣＦ）を前記第１のクロック制御端子（１２６、１２７）から受信するように接続された第１のクロック制御入力（１３８、１３９）を有し、前記パルス発生器（１１７）がさらに、前記第１のクロック信号（ＣＣＲ、ＣＣＦ）に応答して、前記立ち上がりエッジ・トリガ・パルス（１５８）及び前記立ち下がりエッジ・トリガ・パルス（１５８）のうちの一方を提供することを選択的にイネーブル又はディスエーブルにするように構成されたことを特徴とする、請求項１０に記載のクロック・ゲーティング回路（１１６）。
【請求項１２】
前記クロック・ゲーティング回路（１１６）がさらに、第２のクロック制御端子（１２６、１２７）を有し、前記パルス発生器（１１７）がさらに、第２のクロック信号（ＣＣＲ、ＣＣＦ）を前記第２のクロック制御端子（１２６、１２７）から受信するように接続された第２のクロック制御入力（１３８、１３９）を有し、前記パルス発生器（１１７）がさらに、前記第２のクロック信号（ＣＣＲ、ＣＣＦ）に応答して、前記立ち上がりエッジ・トリガ・パルス（１５８）及び前記立ち下がりエッジ・トリガ・パルス（１５８）のうちの他方を提供することを選択的にイネーブル又はディスエーブルにするように構成されたことを特徴とする、請求項１１に記載のクロック・ゲーティング回路（１１６）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スキャン・テストのためのサポートを有する低電力デュアル・エッジ・トリガ型記憶セル、及びそのためのクロック・ゲーティング回路に関する。より詳細には、本発明は、自動回路テストを容易にするビルトイン回路を備えた低電力消費のデュアル・エッジ・トリガ型（ＤＥＴ）フリップフロップ、及び、そのようなＤＥＴフリップフロップに供給されるクロック信号をゲーティングするための回路に関する。
【０００２】
本発明は、例えば、デジタル回路の電力消費が主たる関心事である、補聴器のような用途において有用である。
【背景技術】
【０００３】
Ｋｏｗｎ他に付与された特許文献１は、印加されるクロック周波数を二倍にすることによってダイナミックＲＡＭのような集積回路をテストする方法を開示する。クロック周波数は、二倍モードと非二倍モードとの間で切り換えることができるパルス発生器によって変更することができる。
【０００４】
Ｋｕｎｄｕによる特許文献２は、それぞれがクロック信号の反対向きの遷移に応答し、その出力がクロック信号の位相に応じて多重化される２つのシングル・エッジ・トリガ型（ＳＥＴ）フリップフロップを含む、ＤＥＴフリップフロップを開示する。この特許文献２はさらに、フリップフロップの周囲の回路のいわゆるスキャン・テストをサポートする回路を開示する。スキャン・テストは、テスト・モードでテスト入力データをフリップフロップの組へとクロックするステップと、クロック信号を通常モードで一度トリガするステップと、その後でフリップフロップの出力をテスト出力データとして読み出すステップとを含む。開示された回路は、ＳＥＴフリップフロップ毎に別々のテストモードクロック信号を含む。
【０００５】
Ｈｕｊｉｂｒｅｇｔｓによる特許文献３は、スキャン・テストをサポートするための回路を備えたＳＥＴフリップフロップを開示する。
【０００６】
Ａｈｎに付与された特許文献４は、データ入力がデータ出力と等しいときにクロック信号がフリップフロップをトリガすることを避けるためのゲーティング回路を備えた、ＳＥＴフリップフロップを開示する。その目的は、消費電力を削減することである。この特許文献４はさらに、ゲーティングされたクロックを、パルス・クロック信号として供給することを開示する。Ｒｅｙｅｓ他に付与された特許文献５もまた、データ入力がデータ出力と等しいときにクロック信号がフリップフロップをトリガすることを避けるためのゲーティング回路を備えた、ＳＥＴフリップフロップを開示する。
【０００７】
Ｓｈａｒｐｅ−Ｇｅｉｓｌｅｒに付与された特許文献６は、クロック信号をＤＥＴフリップフロップ用に変更する回路を開示する。出力クロック信号の遷移は、入力クロック信号の立ち上がり及び／又は立ち下がりエッジと任意に同期する。この回路は、入力クロック信号のエッジ方向ごとに選択的に遷移をイネーブル又はディスエーブルすることを可能にする。
【０００８】
Ｆｅｌｉｘに付与された特許文献７は、スキャン・テストをサポートする回路を備えたＤＥＴフリップフロップを開示する。このフリップフロップは、テストを容易するためにＳＥＴモードとＤＥＴモードとの間で切り換えることができる。
【０００９】
Ｐｏｓｅｔ  Ｌｌｏｐｉｓに付与された特許文献８及びＴｓｃｈａｎｚ他に付与された特許文献９は、ＤＥＴフリップフロップのようなＤＥＴ回路に対してクロック信号を供給するための回路を開示する。この回路は、クロック信号出力をディスエーブルにする手段を含む。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第５，９５９，９１５号明細書
【特許文献２】米国特許出願公開第２００４／００４１６１０号明細書
【特許文献３】米国特許出願公開第２００１／００５２０９６号明細書
【特許文献４】米国特許第６，８２８，８３７号明細書
【特許文献５】米国特許第５，４９８，９８８号明細書
【特許文献６】米国特許第５，７１９，５１６号明細書
【特許文献７】米国特許第５，６４６，５６７号明細書
【特許文献８】米国特許第６，１３７，３３１号明細書
【特許文献９】米国特許第７，１０９，７７６号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１１】
低電力消費であること、サイズが小さいこと及び高信頼性のもとで機能することは、補聴器で用いられる電子回路にとってきわめて重要な要件である。低消費電力という要件のために、今日の先進的な補聴器の一部であるデジタル信号プロセッサの記憶セルにおいては、ＤＥＴ回路の使用を検討することが自明になっている。ＤＥＴ回路の使用は、主としてクロック回路によって消費される電力の削減を考慮に入れたものである。しかしながら、ＤＥＴ回路はプロセッサチップ上でＳＥＴ回路よりも広いスペースすなわち「材料資源」を必要とし、さらに、電子チップ上のデジタル回路の設計及びテストのために一般に用いられるツールに関して多くの問題がある。特に、スキャン・テスト用に広く採用されている規格は、ＤＥＴ回路用に設計されていないので、ＤＥＴ回路では動作することができない。その結果として、デジタルプロセッサ内のＤＥＴ回路及び／又は周囲回路は、製造設備において完全にはテスト可能ではないことがあり、これは信頼性についての要件に反する。さらに、デジタルチップの設計のために一般に用いられるツールもまたＤＥＴ回路には適合せず、このことにより、ＤＥＴ回路を用いた設計は、時間がかかり、それゆえ費用もかかる、設計エラーのリスクが高い作業となる。
【００１２】
したがって、ＳＥＴ回路用の既存の設計及びテストツール内で容易に使用することができ、スキャン・テストをサポートし、プロセッサチップ上で小さいスペースしか占有することがなく、使用時の電力消費が少ない、ＤＥＴ記憶セルが必要とされている。上記の先行技術文献はいずれも、これらの要件を全て満たすＤＥＴ記憶セルを開示していない。本発明の目的は、このような記憶セルを提供することである。
【００１３】
本発明のさらなる目的は、最小限の数の、フリップフロップ及びラッチのような記憶素子を用いて実装することができるＤＥＴ記憶セルを提供することである。
【００１４】
本発明のさらなる目的は、レベル制御型記憶素子を用いて実装することができるＤＥＴ記憶セルを提供することである。
【００１５】
本発明のさらなる目的は、記憶素子のための高信頼制御信号を有するＤＥＴ記憶セルを提供することである。
【００１６】
本発明のさらなる目的は、記憶素子のための制御信号が、トランジスタ技術や、供給電圧、温度などの変化に対して自動的に適合する、ＤＥＴ記憶セルを提供することである。
【００１７】
本発明のさらなる目的は、頻繁に変化しないデータ入力信号を受けたときに最小限の電力しか消費しない、ＤＥＴ記憶セルを提供することである。
【００１８】
本発明のさらなる目的は、その機能を広範囲にテストすることができるＤＥＴ記憶セルを提供することである。
【００１９】
本発明のさらなる目的は、スキャン・テストをサポートするＤＥＴ記憶セルを提供することである。
【００２０】
本発明のさらなる目的は、ＳＥＴ回路のテスト専用のテスト装置を用いたスキャン・テストをサポートする、ＤＥＴ記憶セルを提供することである。
【００２１】
本発明のさらなる目的は、ＳＥＴ回路の設計専用の設計ツールでモデル化することができる、ＤＥＴ記憶セルを提供することである。
【００２２】
本発明のさらなる目的は、ＤＥＴモードとＳＥＴモードとの間で選択的に切り換えることができる、ＤＥＴ記憶セルを提供することである。
【００２３】
本発明のさらなる目的は、ＤＥＴモードとＳＥＴモードとの間で選択的に切り換えることができ、ＳＥＴモードにあるときには、ポジティブ・エッジ・トリガ記憶セルとネガティブ・エッジ・トリガ記憶セルとの間で選択的に切り換えることができる、ＤＥＴ記憶セルを提供することである。
【００２４】
クロック・ゲーティングは、クロック供給ツリーにおける電力消費を削減するために一般に適用される技術であり、これを本発明によるＤＥＴ記憶セルに適用することが望ましい。しかしながら、上記の先行技術はいずれも、本発明によるＤＥＴ記憶セルの機能を完全にサポートするクロック・ゲーティング回路を開示していない。本発明のさらなる目的は、このようなクロック・ゲーティング回路を提供することである。
【００２５】
本発明のさらなる目的は、先行技術のクロック・ゲーティング回路よりも電力およびスペースを消費しないクロック・ゲーティング回路を提供することである。
【課題を解決するための手段】
【００２６】
本発明の目的は、添付の特許請求の範囲に記載され、以下で説明される本発明によって達成される。
【００２７】
本発明の目的は、データ出力端子と、クロック端子と、パルス発生器と、記憶素子と、入力回路とを有する記憶セルによって達成することができる。記憶素子は、記憶入力と、記憶出力とを有する。記憶入力は、データ出力信号を入力回路から受信するように接続される。記憶出力は、データ出力信号をデータ出力端子に提供するように接続される。記憶素子は、パルス発生器から受信した記憶制御信号に応答して、データ保持状態及びデータ転送状態のうちの一方で動作可能である。パルス発生器は、立ち上がり及び立ち下がりクロック信号エッジを有するクロック信号をクロック端子から受信するように接続されており、記憶制御信号内に制御パルスを提供するように構成される。各制御パルスは、リーディング・エッジ及びトレーリング・エッジを有する。制御パルスは、そのリーディング・エッジ上でデータ転送状態を起動するのに適した極性を有する。新規な特徴は、各制御パルスが、立ち上がりエッジ制御パルス及び立ち下がりエッジ制御パルスのうちの一方であり、パルス発生器が、立ち上がりクロック信号エッジを受信したときに立ち上がりエッジ制御パルスを始動し、立ち下がりクロック信号エッジを受信したときに立ち下がりエッジ制御パルスを始動するように構成されたことである。このようにすると、組合せ論理回路及び１つのＳＥＴ記憶素子のみを用いて、ＤＥＴフリップフロップを作ることができる。これは、先行技術のＤＥＴ記憶セルよりも低い電力消費を可能とする。
【００２８】
記憶素子は、記憶制御信号の遷移に応答してデータ転送状態を一時的に起動するように構成されることが有利である。これは、従来のエッジ・トリガ型ＳＥＴフリップフロップを記憶素子として用いることを可能とする。
【００２９】
記憶素子は、記憶制御信号が第１の論理レベルを有するときにデータ保持状態になり、記憶制御信号が第１の論理レベルの否定である第２の論理レベルを有するときにデータ転送状態になるようにすることが有利である。これは、従来のレベル制御型ラッチを記憶素子として用いることを可能とする。レベル制御型ラッチは、典型的には、エッジ・トリガ型フリップフロップよりも必要とするチップスペースが少なく、消費電力も少ない。
【００３０】
パルス発生器は、データ出力信号並びにデータ入力信号を受信するように接続され、かつ、データ出力信号の論理レベルがデータ入力信号の論理レベルに対して所定の関係を有するときに、始動された制御パルスを終了するように構成されることが有利である。このようにすると、制御パルスの持続時間が、記憶素子内の伝搬遅延に自動的に適合するようにでき、したがって、記憶素子の制御は高信頼性になり、例えばトランジスタ技術の変化や、供給電圧又は温度の変化の影響を受けにくくなる。
【００３１】
パルス発生器は、データ出力信号並びにデータ入力信号を受信するように接続され、かつ、データ出力信号の論理レベルがデータ入力信号の論理レベルに対して所定の関係を有するときに、制御パルスの始動をディスエーブルにするように構成されることが有利である。このようにすると、記憶素子の制御回路は、データ入力信号の論理レベルが変わらないままであるときには動的電力を消費しないようにすることができる。
【００３２】
パルス発生器は、クロック信号、データ出力信号及びデータ入力信号を受信するように接続された論理回路を含み、この論理回路は、クロック信号の複製又は反転複製であるゲーティングされたクロック信号を提供するように構成され、論理回路はさらに、データ出力信号の論理レベルがデータ入力信号の論理レベルに対して所定の関係を有するときにゲーティングされたクロック信号をアイドルにするように構成されることが有利である。このようにすることで、パルス発生器は、データ入力信号の論理レベルが変わらないままであるときには動的電力の消費を少なくすることができる。
【００３３】
記憶セルはさらに、データ入力端子と、テスト入力端子と、テスト制御端子とを有し、入力回路は、テスト制御端子から受信したテスト制御信号に応答してデータ入力端子及びテスト入力端子のうちの一方を記憶入力に接続するように動作可能なスイッチを含むことが有利である。これは、周囲回路のスキャン・テストのときに記憶セルを用いることを可能とする。
【００３４】
記憶セルはさらに、第１のトリガ制御端子を有し、パルス発生器はさらに、第１のトリガ制御信号を第１のトリガ制御端子から受信するように接続された第１のトリガ制御入力を有し、パルス発生器はさらに、第１のトリガ制御信号に応答して、立ち上がりエッジ制御パルス及び立ち下がりエッジ制御パルスのうちの一方の始動を選択的にイネーブル又はディスエーブルするように構成されることが有利である。立ち上がりエッジ制御パルス又は立ち下がりエッジ制御パルスのいずれかを選択的にイネーブル又はディスエーブルにすることによって、記憶素子をＤＥＴモードとＳＥＴモードとの間で選択的に切り換えることができる。
【００３５】
記憶セルはさらに、第２のトリガ制御端子を有し、パルス発生器はさらに、第２のトリガ制御信号を第２の制御端子から受信するように接続された第２のトリガ制御入力を有し、パルス発生器はさらに、第２のトリガ制御信号に応答して立ち上がりエッジ制御パルス及び立ち下がりエッジ制御パルスのうちの他方の始動を選択的にイネーブル又はディスエーブルするように構成されることが有利である。このようにすることで、記憶素子はさらに、ＳＥＴモードにあるときに、ポジティブ・エッジ・トリガ記憶セルとして機能する状態とネガティブ・エッジ・トリガ記憶セルとして機能する状態との間で選択的に切り換えることができる。
【００３６】
本発明のさらなる目的は、記憶素子と、システム・クロック端子と、クロック・ゲート端子と、クロック出力端子とを有するクロック・ゲーティング回路によって達成することができる。記憶素子は、データ出力を有し、これは、クロック信号をクロック出力端子に供給するように接続される。クロック・ゲーティング回路は、システム・クロック端子で受信したシステム・クロック信号に応答してクロック信号内に遷移をもたらすように構成される。システム・クロック信号は、立ち上がり及び立ち下がりシステム・クロック信号エッジを有する。クロック信号内の各遷移は、システム・クロック信号内の立ち上がり又は立ち下がりエッジと同時に生じる。クロック・ゲーティング回路はさらに、クロック・ゲート端子上で受信したクロック・ゲート信号に応答して、クロック信号内に遷移をもたらすことを選択的にイネーブル又はディスエーブルにするように構成される。新規な特徴は、クロック・ゲーティング回路がさらにパルス発生器を含むこと、記憶素子が、パルス発生器から受信したトリガ信号に応答してデータ保持状態及びトグル状態のうちの一方で動作可能であること、記憶素子が、トグル状態にあるときにクロック信号をトグルするようにされたこと、パルス発生器が、システム・クロック信号を受信するように接続され、かつ、制御パルスをトリガ信号内に提供するようにされたこと、各トリガ・パルスがリーディング・エッジ及びトレーリング・エッジを有すること、トリガ・パルスが、そのリーディング・エッジ上でトグル状態を起動するのに適した極性を有すること、各トリガ・パルスがさらに、立ち上がりエッジ・トリガ・パルス及び立ち下がりエッジ・トリガ・パルスのうちの一方であること、及びパルス発生器がさらに、立ち上がりシステム・クロック信号エッジを受信したときに立ち上がりエッジ・トリガ・パルスを始動し、立ち下がりシステム・クロック信号エッジを受信したときに立ち下がりエッジ・トリガ・パルスを始動するようにされたことである。このようにすることで、組合せ論理回路及び単一のＳＥＴ記憶素子のみを用いて、クロック・ゲーティング回路を作ることができる。これは、先行技術のクロック・ゲーティング回路よりも低い電力消費及び小さいスペース要件を可能とする。
【００３７】
クロック・ゲーティング回路はさらに、第１のクロック制御端子を有し、パルス発生器はさらに、第１のクロック制御信号を第１のクロック制御端子から受信するように接続された第１のクロック制御入力を有し、パルス発生器はさらに、第１のクロック制御信号に応答して、立ち上がりエッジ・トリガ・パルス及び立ち下がりエッジ・トリガ・パルスのうちの一方を提供することを選択的にイネーブル又はディスエーブルするように構成されることが有利である。立ち上がりエッジ・トリガ・パルス又は立ち下がりエッジ・トリガ・パルスを提供することを選択的にイネーブル又はディスエーブルにすることによって、クロック・ゲーティング回路をＤＥＴモードとＳＥＴモードとの間で切り換えることができる。これは、ＳＥＴ回路のテスト専用のテスト装置を用いた場合でさえも、スキャン・テスト中にこのクロック・ゲーティング回路から供給される記憶セルを用いることを可能にする。
【００３８】
クロック・ゲーティング回路はさらに、第２のクロック制御端子を有し、パルス発生器はさらに、第２のクロック制御信号を第２のクロック制御端子から受信するように接続された第２のクロック制御入力を有し、パルス発生器はさらに、第２のクロック制御信号に応答して、立ち上がりエッジ・トリガ・パルス及び立ち下がりエッジ・トリガ・パルスのうちの他方を提供することを選択的にイネーブル又はディスエーブルにするように構成されることが有利である。このようにすることで、ポジティブ・エッジ・トリガ及びネガティブ・エッジ・トリガ回路の両方を、このクロック・ゲーティング回路から供給される記憶セルを用いてスキャン・テストすることができる。
【００３９】
上記したシステム、並びに「発明を実施するための形態」の詳細な説明及び特許請求の範囲に記載されたシステムの構造的特徴は、ここに記載された方法の対応する段階と適宜置き換えることにより、ここに記載された方法のいずれとも組み合わせることができる、ということが意図される。このような方法についての実施形態は、対応するシステムと同じ利点を有する。本発明のさらなる目的は、従属請求項及び発明の詳細な説明において定義された実施形態によって達成することができる。
【００４０】
本明細書において、単数形の不定冠詞及び定冠詞は、特に断わりのない限り、複数形も含む（すなわち「少なくとも１つの」という意味を有する）ことが意図される。さらに、「有する」、「含む」、「からなる」、「有している」、「含んでいる」及び／又は「を備えている」という用語は、本明細書で用いられる場合、言及した特徴、整数、ステップ、動作、要素及び／又は成分の存在を特定するが、１つ又はそれ以上のその他の特徴、整数、ステップ、動作、要素及び／又は成分の存在を排除するものではないことも理解されたい。ある要素が別の要素に「接続」又は「結合」されていると述べられている場合、特に断りのない限り、これは、他の要素に直接的に接続され又は結合されていてもよく、又は介在する要素が存在してもよいことを理解されたい。さらに、本明細書で用いられる「接続」又は「結合」は、無線接続又は結合を含むことができる。本明細書において、「及び／又は」という用語は、それに関連して列挙された事項のうちの１つ又はそれ以上のいずれか及び全ての組合せを含む。本明細書において開示されるいずれの方法のステップも、特に断りのない限り、開示された通りの順序で実行される必要はない。
【００４１】
本明細書において用いられる「論理レベル」及び「レベル」という用語は、特に断りのない限り、デジタル電子信号の論理レベルを指す。「高」及び「低」という用語は、特に断りのない限り、それぞれ、高論理レベル及び低論理レベルを指し、抽象的な意味であり、したがって開示された回路の実装において用いられる実際の電圧及び／又は電流のレベルとは無関係である。このような実際のレベルは、用いられる技術に応じて広範囲で変化することができる。具体的には、高論理レベルは、必ずしも低論理レベルよりも高い電圧又は電流のことを指す訳ではない。「信号が高い、高くなる／低い、低くなる」という語句は、「信号が高／低論理レベルを有する／に達する」と解釈すべきである。「立ち上がりエッジ」、「ポジティブ・エッジ」又は「ポジティブ遷移」は、低から高への信号の遷移を指す。「立ち下がりエッジ」、「ネガティブ・エッジ」又は「ネガティブ遷移」は、高から低への信号の遷移を指す。高レベル及び低レベルは、それぞれ「Ｈ」及び「Ｌ」又は「１」及び「０」と称されることもある。本明細書において用いられる場合、「端子」という用語は、電子回路への電気的接続を容易にするのに適したあらゆる導電性構造体を指す。
【００４２】
ＯＲ−、ＮＯＲ−、ＸＯＲ−、ＡＮＤ−及びＮＡＮＤ−ゲートのような従来の論理回路は、本明細書で言及される場合、特に断りがなければ、２つの入力と１つの出力とを有するデバイスであり、インバータは、１つの入力と１つの出力とを有するＮＯＴ−ゲートである。上記のデバイス型式は各々、その入力に印加された信号に対応する論理演算（すなわち、それぞれ、論理和、否定論理和、排他的論理和、論理積、否定論理積、否定）を実行し、得られた信号をその出力に与える。デバイスは、正論理であり、これは、論理的真が高レベルに等しく、論理的偽が低レベルに等しいことを意味する。
【００４３】
本発明は、以下に、好ましい実施形態と関連して、図面を参照しながらより詳細に説明される。
【図面の簡単な説明】
【００４４】
【図１】本発明による記憶セルの第１の実施形態を示す。
【図２】図１の記憶セルの機能を表す信号を示す。
【図３】本発明による記憶セルの第２の実施形態を示す。
【図４】図３の記憶セルの機能を表す信号を示す。
【図５】図３の記憶セルのためのパルス発生器の第１の実施形態を示す。
【図６】図５のパルス発生器の機能を表す信号を示す。
【図７】図３の記憶セルのためのパルス発生器の第２の好ましい実施形態を示す。
【図８】図７のパルス発生器の機能を表す信号を示す。
【図９】図７のパルス発生器の機能を表す状態図を示す。
【図１０】図７のパルス発生器のための改造ＮＯＲ−ゲートの実施形態を示す。
【図１１】図７のパルス発生器のための改造ＮＡＮＤ−ゲートの実施形態を示す。
【図１２】ＤＥＴ回路へのクロックを制御するためのクロック・ゲーティング回路の実施形態を示す。
【図１３】図１２のクロック・ゲーティング回路のためのパルス発生器の第１の実施形態を示す。
【図１４】図１２のクロック・ゲーティング回路の機能を表す信号を示す。
【図１５】図１２のクロック・ゲーティング回路のための第２の実施形態を示す。
【図１６】図１５のパルス発生器の第２の実施形態の機能を表す信号を示す。
【図１７】ＳＥＴ記憶セルの実施形態を示す。
【図１８】図１７のＳＥＴ記憶セルの機能を表す信号を示す。
【発明を実施するための形態】
【００４５】
図面は、模式的であり、分かり易くするために簡略化されており、本発明の理解のために必須な詳細のみを示しており、他の詳細は省略されている。全体を通じて、同じ参照番号及び名称が同一又は対応する部分に対して用いられている。信号図においては、立ち上がり時間、立ち下がり時間及び個々の信号間の時間差は、誇張されている場合がある。
【００４６】
本発明のさらなる応用範囲は、以下の詳細な説明から明らかとなろう。しかしながら、本発明の真意及び範囲内の種々の変更及び修正は、この詳細な説明から当業者には明らかとなるので、詳細な説明及び特定の実施例は、本発明の好ましい実施形態を示しているとはいえ、単に例示のために提示されるものであることを理解されたい。
【００４７】
記憶セル１の第１の実施形態を図１に示す。これは、データ入力端子２、データ出力端子３、クロック端子４、パルス発生器５、記憶素子６及び入力回路１０を有する。パルス発生器５は、外部クロック入力１２並びに制御出力１１を有し、外部クロック入力１２で立ち上がりエッジ１３又は立ち下がりエッジ１４を受信するたびに、制御出力１１に制御パルス１５、１６（図２参照）を提供するように構成される。記憶素子６は、記憶入力７、記憶制御入力８及び記憶出力９を備えた、従来のポジティブ・エッジ・トリガ型Ｄ型フリップフロップである。記憶素子６は、記憶制御入力８上の立ち上がりエッジに対して、記憶入力７のレベルを記憶出力９に転送するデータ転送状態へと一時的に変化することで反応し、その後、記憶入力７のレベルにかかわらず記憶出力９のレベルを維持するデータ保持状態に自律的に戻るように構成される。状態変化のタイミングは、記憶素子６内の内部回路遅延に依存する。
【００４８】
記憶入力７は、入力回路１０からデータ入力信号ＤＩＮを受信するように接続され、これは、本実施形態においては、単記憶入力７とデータ入力端子２との間の単なる接続であり、記憶出力９は、データ出力端子３にデータ出力信号ＤＯＵＴを提供するように接続される。記憶素子６の記憶制御入力８は、パルス発生器５の制御出力１１から記憶制御信号ＳＣを受信するように接続される。パルス発生器５の外部クロック入力１２は、クロック端子４からクロック信号ＣＫを受信するように接続される。
【００４９】
記憶セル１の第１の実施形態の機能が、図１と、図２に示される例示的信号とを参照して説明される。外部回路（図示せず）は、データ入力信号ＤＩＮをデータ入力端子２に供給し、クロック信号ＣＫをクロック端子４に供給する。クロック信号ＣＫは、交番信号であり、立ち上がりエッジ１３及び立ち下がりエッジ１４を有すると共に、連続するエッジ１３と１４との間に高相又は低相を有する。クロック信号ＣＫは、約５０パーセントのデューティー・サイクルを有する。データ入力信号ＤＩＮは、ランダムに変化するが、クロック信号ＣＫの遷移１３、１４の間は安定なレベルを有する。パルス発生器５は、クロック信号ＣＫ内の立ち上がりエッジ１３を受信すると、記憶制御信号ＳＣ内で立ち上がりエッジ制御パルス１５を始動する。パルス発生器５は、立ち下がりエッジ１４を受信すると、記憶制御信号ＳＣ内で立ち下がりエッジ制御パルス１６を始動する。各制御パルス１５、１６は、その始動時に生じるリーディング・エッジ１７と、その終了時に生じるトレーリング・エッジ１８とを有する。したがって、各リーディング・エッジ１７は、クロック信号ＣＫの立ち上がりエッジ１３又は立ち下がりエッジ１４のいずれかと実質的に同時に生じることになる。パルス発生器５は、一定の遅延時間後に各制御パルス１５、１６を終了し、それによって各制御パルス１５、１６の持続時間１９を定める。持続時間１９は、クロック信号ＣＫの立ち上がり又は立ち下がりエッジ１３、１４のどちらかとその後の立ち下がり又は立ち上がりエッジ１４、１３との間の時間間隔よりも実質的に短い大きさとされる。
【００５０】
各リーディング・エッジ１７は、記憶素子６を一時的にデータ転送状態に変化させ、データ入力信号ＤＩＮのレベルをデータ出力信号ＤＯＵＴに転送させる。記憶素子６は、自律的にデータ保持状態に戻り、次のリーディング・エッジ１７が生じるまで、データ出力信号ＤＯＵＴのレベルを保持する。このようにして、データ入力信号ＤＩＮは記憶素子６へとクロックされる。リーディング・エッジ１７は、クロック信号ＣＫ内の立ち上がり又は立ち下がりエッジ１３、１４毎に生じるので、したがって記憶セル１はＤＥＴフリップフロップとして機能することになる。
【００５１】
ポジティブ・エッジ・トリガ型Ｄ型フリップフロップの代わりに、ネガティブ・エッジ・トリガ型Ｄ型フリップフロップを記憶素子６として用いることができる。この場合においては、パルス発生器５を、逆の極性の記憶制御信号ＳＣ及び制御パルス１５、１６を提供するように変更しなければならない。
【００５２】
図１の記憶セル１は、従来のエッジ・トリガ型Ｄ型フリップフロップである単一の記憶素子６と、いくつかの組合せ論理のみを用いて実装することができる。単一の記憶素子６のみを用いることで、先行技術のＤＥＴフリップフロップに比べて、プロセッサチップ上で比較的小さいスペースしか占有せず、また使用時に比較的少ない電力しか消費しない記憶セル１が得られる。
【００５３】
記憶セル１の第２の実施形態を図３に示す。これは、データ入力端子２と、テスト入力端子２０と、テスト制御端子２１と、データ出力端子３と、クロック端子４と、立ち上がりエッジ・トリガ制御端子２２と、立ち下がりエッジ・トリガ制御端子２３と、パルス発生器５と、記憶素子６と、スイッチ２４とを含む入力回路１０を有する。記憶素子６は、記憶入力７と、記憶制御入力８と、記憶出力９とを備えた、従来のレベル制御型ラッチである。記憶素子６は、記憶制御入力８に高レベルが印加されているときにデータ転送状態になり、それ以外のときにはデータ保持状態になるように構成される。データ転送状態において、記憶出力９のレベルは記憶入力７のレベルに従う。データ保持状態において、記憶素子６は、記憶入力７のレベルにかかわらず、記憶出力９のレベルを保持する。
【００５４】
記憶入力７は、スイッチ２４からデータ入力信号ＤＩＮを受信するように接続される。スイッチ２４は、テスト制御端子２１からテスト制御信号ＴＥＳＴを受信するように接続されたスイッチ制御入力２５を有する。スイッチ２４は、テスト制御信号ＴＥＳＴに応じて、その出力、したがって記憶入力７が、データ入力端子２からのデータ信号Ｄ、又はテスト入力端子２０からのテスト入力信号ＴＩＮのいずれかを受信する接続となるように構成される。スイッチ２４は、例えば、実際に入力を出力に接続する電子スイッチの形態で、又は入力信号のうちの１つをその出力で再現するマルチプレクサの形態で、実装することができる。記憶制御入力８は、パルス発生器５の制御出力１１から記憶制御信号ＳＣを受信するように接続される。記憶出力９は、データ出力信号ＤＯＵＴをデータ出力端子３に提供するように接続される。パルス発生器５の外部クロック入力１２は、クロック端子４からクロック信号ＣＫを受信するように接続される。パルス発生器５の立ち上がりエッジ・トリガ制御入力２６は、立ち上がりエッジ・トリガ制御端子２２から立ち上がりエッジ・トリガ制御信号ＴＣＲを受信するように接続される。パルス発生器５の立ち下がりエッジ・トリガ制御入力２７は、立ち下がりエッジ・トリガ制御端子２３から立ち下がりエッジ・トリガ制御信号ＴＣＦを受信するように接続される。パルス発生器５の第１のセンス入力２８は、入力回路１０から、したがって記憶入力７からデータ入力信号ＤＩＮを受信するように接続される。パルス発生器５の第２のセンス入力２９は、記憶素子６の記憶出力９からデータ出力信号ＤＯＵＴを受信するように接続される。
【００５５】
記憶セル１の第２の実施形態の機能は、図３と、図４に示される例示的信号とを参照して説明される。外部回路（図示せず）は、データ信号Ｄ（図示せず）、テスト入力信号ＴＩＮ（図示せず）、テスト制御信号ＴＥＳＴ（図示せず）、立ち上がりエッジ・トリガ制御信号ＴＣＲ、クロック信号ＣＫ、及び立ち下がりエッジ・トリガ制御信号ＴＣＦを、それぞれ、端子２、２０、２１、２２、４、２３に供給する。記憶セル１の通常の使用状態では、テスト制御信号ＴＥＳＴは、スイッチ２４が記憶入力７をデータ入力端子２に接続させるレベルを有する。したがって、データ入力信号ＤＩＮはデータ信号Ｄと等しく、以下の説明において、特に断りのない限り、信号Ｄ、ＤＩＮのうちの一方に対して述べたことは、もう一方に対しても同様に述べたものとする。クロック信号ＣＫは、交番信号であり、立ち上がりエッジ１３及び立ち下がりエッジ１４を有すると共に、連続するエッジ１３と１４との間に高相又は低相を有する。クロック信号ＣＫは、約５０パーセントのデューティー比を有する。データ入力信号ＤＩＮは、ランダムに変化するが、クロック信号ＣＫの遷移１３、１４の間は安定なレベルを有する。トリガ制御信号ＴＣＲ、ＴＣＦは、その動作モード、すなわちＤＥＴ、ポジティブ・エッジ・トリガ（ＳＥＴ）又はネガティブ・エッジ・トリガ（ＳＥＴ）を選択するために、典型的には記憶セル１の使用に先立ってセットアップされる。しかしながら、図４においては、トリガ制御信号ＴＣＲ、ＴＣＦは、その機能を例示するために変化する。
【００５６】
パルス発生器５は、クロック信号ＣＫ内の立ち上がりエッジ１３を受信すると、記憶制御信号ＳＣ内で立ち上がりエッジ制御パルス１５を始動するが、これは、立ち上がりエッジ・トリガ制御信号ＴＣＲが高であり、かつ、データ入力信号ＤＩＮのレベルがデータ出力信号ＤＯＵＴのレベルと異なる場合にのみ、行われる。これは、例えば、時間ｔ１における場合である。これらの条件の一方又は両方が満たされない場合には、パルス発生器５は、立ち上がりエッジ１３を無視し、これはは、例えば、データ入力信号ＤＩＮとデータ出力信号ＤＯＵＴとが等しいレベルを有する、時間ｔ２において生じる。したがって、立ち上がりエッジ１３は、立ち上がりエッジ・トリガ制御信号ＴＣＲが低であるｔ４とｔ５との間の時間間隔においても無視される。
【００５７】
パルス発生器５は、クロック信号ＣＫ内の立ち下がりエッジ１４を受信すると、記憶制御信号ＳＣ内で立ち下がりエッジ制御パルス１６を始動するが、これは、立ち下がりエッジ・トリガ制御信号ＴＣＦが高であり、かつ、データ入力信号ＤＩＮのレベルがデータ出力信号ＤＯＵＴのレベルと異なる場合にのみ、行われる。これは例えば、時間ｔ３における場合である。これらの条件の一方又は両方が満たされない場合には、パルス発生器５は立ち下がりエッジ１４を無視する。したがって、立ち下がりエッジ１４は、立ち下がりエッジ・トリガ制御信号ＴＣＦが低である時間ｔ６以降は無視される。
【００５８】
パルス発生器５の内部挙動の詳細な説明は、以下において、図５及び図７に示されるその２つの好ましい実施形態の説明で見ることができる。
【００５９】
各制御パルス１５、１６は、その始動時に生じるリーディング・エッジ１７と、その終了時に生じるトレーリング・エッジ１８とを有する。したがって、各リーディング・エッジ１７は、クロック信号ＣＫの立ち上がりエッジ１３又は立ち下がりエッジ１４のいずれかと実質的に同時に生じることになる。
【００６０】
記憶素子６は、記憶制御入力８上で制御パルス１５、１６を受信する。これら制御パルス１５、１６は高であるので、各リーディング・エッジ１７は、記憶素子６をデータ転送状態に変化させ、データ入力信号ＤＩＮのレベルをデータ出力信号ＤＯＵＴに転送させる。パルス発生器５は、データ出力信号ＤＯＵＴがデータ入力信号ＤＩＮと同じレベルを獲得するとすぐに各制御パルス１５、１６を終了させ、それによって記憶素子６はデータ保持状態へと戻され、データ入力信号ＤＩＮのレベルにかかわらず、データ出力信号ＤＯＵＴのレベルを保持することになる。このようにして、データ入力信号ＤＩＮは記憶素子６へとクロックされる。
【００６１】
したがって、記憶セル１は、トリガ制御信号ＴＣＲ、ＴＣＦが両方とも高であるときには、立ち上がり又は立ち下がりエッジ１３、１４毎にリーディング・エッジ１７が生じるので、ＤＥＴフリップフロップとして機能し、例外はデータ入力信号ＤＩＮとデータ出力信号ＤＯＵＴのレベルが等しいときであるが、この場合には、いずれにしても、記憶動作によって記憶出力信号ＤＯＵＴのレベルは変更されない。同様に、記憶セル１は、立ち上がりエッジ・トリガ制御信号ＴＣＲのみが高であるときにはポジティブ・エッジ・トリガ型フリップフロップとして機能し、立ち下がりエッジ・トリガ制御信号ＴＣＦのみが高であるときにはネガティブ・エッジ・トリガ型フリップフロップとして機能する。信号ＴＣＲ、ＴＣＦの両方が低であるときには、記憶セル１は、データ入力信号ＤＩＮのレベル及びクロック信号ＣＫ内で受信されるエッジ１３、１４にかかわらず、データ出力信号ＤＯＵＴのレベルを保持する。
【００６２】
フリップフロップのような記憶セルを含む複雑な回路のスキャン・テストは、典型的には、テスト・モードにおいて複数の記憶セルを接続していわゆるスキャン・チェーンを形成する手段を提供することによって、助力することができる。通常モードにおいて、記憶セルは組合せ論理回路を介して接続され、スキャン・テストの目的は、組合せ論理回路と記憶セルの両方をテストすることである。テスト・モードにおいて、スキャン・チェーン内の記憶セルはシフト・レジスタを形成し、クロック信号をスキャン・チェーン内の記憶セルの数に等しい回数アサートすることによって、任意のテストデータ・ベクトルを記憶セルのメモリへ及び／又はメモリからクロックすることができる。スキャン・テスト・シーケンスは、典型的には、テスト・モードの記憶セルでテスト・データ入力ベクトルをクロック・インし、その後、通常モードの記憶セルでクロック信号を一回アサートし、次いで、テスト・モードの記憶セルでテスト・データ出力ベクトルをクロック・アウトすることによって行われる。次いで、テスト・データ出力ベクトルは、予想結果からの変位を検出することによって検査される。完全なスキャン・テストは、数千ものスキャン・テスト・シーケンスを含むことがあるので、テスト・データ入力ベクトルは、典型的には自動的に生成される。
【００６３】
図３の記憶セル１は、テスト制御信号ＴＥＳＴを、スイッチ２４により記憶入力７がテスト入力端子２０に接続させられるようになるレベルに変更して、通常モードからテスト・モードに切り換え可能とすることで、スキャン・テストをサポートする。この場合には、データ入力信号ＤＩＮは、テスト入力信号ＴＩＮに等しく、データ信号Ｄには等しくない。これ以外は、記憶セル１は、実質的に通常モードについて上で説明したのと同様に動作する。スキャン・チェーンは、テスト入力端子２０を第２の記憶セルのデータ出力端子に接続し、データ出力端子３を第３の記憶セルのテスト入力端子に接続することによって形成することができる。テスト装置の能力に応じて、記憶セル１の動作モード、すなわちＤＥＴ、ポジティブ・エッジ・トリガ（ＳＥＴ）又はネガティブ・エッジ・トリガ（ＳＥＴ）は、トリガ制御信号ＴＣＲ、ＴＣＦに適切なレベルを印加することにより、通常モード及びテスト・モードの各々に対して個別に選択することができる。ブラックボックスとして見ると、記憶セル１は、トリガ・エッジ極性のうちの一方がディスエーブルになっているときには、まさにＳＥＴ記憶セルとして機能する。したがって、これは、ＳＥＴ回路試験専用の自動化テスト装置、回路及び／又は方法を用いたスキャン・テストの際に用いることができる。
【００６４】
上記のようなスキャン・テストは、実行が簡単であると共に、記憶セル１及び周囲回路のほぼ全ての回路部分をカバーすることができる。上記のスキャン・テスト・シーケンスのステップは、既存のＳＥＴ回路用テスト装置でのスキャン・テストの一部として自動的に実行することができ、公知のスキャン・テストとの唯一の違いは、スキャン・テストの際に適切なトリガ制御信号ＴＣＲ、ＴＣＦをトリガ制御端子２２、２３に印加することである。さらに、全ての回路部分がテストに関与しているので、記憶セル１のほぼ全ての回路部分を上記のスキャン・テスト・シーケンスを用いてテストすることができる。このように、本発明によるＤＥＴ記憶セル１は、それ自体の広範囲なテストを可能とし、ＳＥＴ回路のテスト専用のテスト装置を用いた場合でも、スキャン・テストをサポートする。
【００６５】
チップ上の電子回路を設計するために最も広く用いられている設計ツールは、回路の半自動又は完全自動生成を提供するので、各回路は、ライブラリ由来の、例えば記憶セルのような所定のビルディング・ブロックで構成される。これらのツールは、典型的には、論理ゲートレベルでの回路シミュレーションを行うものであって、ＳＥＴ回路生成専用であり、それゆえＳＥＴ回路シミュレーション専用であるので、公知のＤＥＴ記憶セルを用いるのでは正しく作業することができず、それにより、効率的な設計プロセスが妨げられる。しかしながら、本発明によるＤＥＴ記憶セル回路は、シミュレーションを行う前に適切にシミュレートされたトリガ制御信号ＴＣＲ、ＴＣＦをトリガ制御端子２２、２３に印加することにより、正しくシミュレーションすることができるようになる。したがって、本発明によるＤＥＴ記憶セルは、エラー又はエラーメッセージを引き起こすことなく、このような設計及び合成ツールにおけるビルディング・ブロックとして用いることができ、そのことにより、効率的な設計プロセスを可能にする。
【００６６】
図５は、図３に示されるパルス発生器５の第１の実施形態を示す。これは、インバータ３０と、ＮＯＲ−ゲート３１と、３つのＮＡＮＤ−ゲート３２、３３、３５と、ＯＲ−ゲート３４と、ＸＯＲ−ゲート３６と、ＡＮＤ−ゲート３７とを含み、これらは全て従来の論理回路である。端子及び外部信号は、図３と対応する番号及び／又は名称が付けらされる。インバータ３０の入力は、立ち上がりエッジ・トリガ制御入力２６から立ち上がりエッジ・トリガ制御信号ＴＣＲを受信するように接続される。ＮＯＲ−ゲート３１の第１の入力は、インバータ３０の出力と接続され、第２の入力は、外部クロック入力１２からクロック信号ＣＫを受信するように接続される。第１のＮＡＮＤ−ゲート３２の第１の入力は、立ち下がりエッジ・トリガ制御入力２７から立ち下がりエッジ・トリガ制御信号ＴＣＦを受信するように接続され、第２の入力は外部クロック入力１２からクロック信号ＣＫを受信するように接続される。第２のＮＡＮＤ−ゲート３３の第１の入力は、ＮＯＲ−ゲート３１の出力から遅延立ち上がりエッジ信号ＲＤを受信するように接続され、第２の入力は、外部クロック入力１２からクロック信号ＣＫを受信するように接続される。第３のＮＡＮＤ−ゲート３５の第１の入力は、第２のＮＡＮＤ−ゲート３３の出力から立ち上がりエッジ・パルス信号ＲＰ＼を受信するように接続され、第２の入力は、ＯＲ−ゲート３４の出力から立ち下がりエッジ・パルス信号ＦＰ＼を受信するように接続される。ＸＯＲ−ゲート３６の第１の入力は、第１のセンス入力２８からデータ入力信号ＤＩＮを受信するように接続され、第２の入力は第２のセンス入力２９からデータ出力信号ＤＯＵＴを受信するように接続される。ＡＮＤ−ゲート３７の第１の入力は第３のＮＡＮＤ−ゲート３５の出力からパルス信号Ｐを受信するように接続され、第２の入力はＸＯＲ−ゲート３６の出力からゲート信号ＧＡＴＥを受信するように接続される。
【００６７】
パルス発生器５の第１の実施形態の機能は、図５と、図６に示される例示的信号とを参照して説明される。クロック信号ＣＫ、トリガ制御信号ＴＣＲ、ＴＣＦ、及びデータ入力信号ＤＩＮは図４の対応する信号と等しい。図４及び図６の信号は、両方とも、パルス発生器５の第１の実施形態を用いて計算されたものであるので、図６のデータ出力信号ＤＯＵＴ及び記憶制御信号ＳＣもまた図４の対応する信号と等しい。
【００６８】
上述のように、トリガ制御信号ＴＣＲ、ＴＣＦは典型的には、記憶セル１の通常の使用状態の間は変更されない。しかしながら、変更が必要とされる場合には、データ入力信号ＤＩＮとデータ出力信号ＤＯＵＴのレベルが互いに異なるときには、これらのレベルの変更が、記憶制御信号ＳＣ内にスプリアス・パルス又はグリッチを引き起こすことがあるので、これらのレベルを変更しないように注意すべきである。
【００６９】
最初に、トリガ制御信号ＴＣＲ、ＴＣＦが両方とも高であると仮定する。この状態は、図６の左三分の一に示されており、遅延立ち上がりエッジ信号ＲＤ及び遅延立ち下がりエッジ信号ＦＤ＼はクロック信号ＣＫの反転した複製であるが、それぞれ、ＮＯＲ−ゲート３１及び第１のＮＡＮＤ−ゲート３２における伝搬遅延により、クロック信号ＣＫに対して遅延する。この遅延のため、第２のＮＡＮＤ−ゲート３３は、立ち上がりエッジ・パルス信号ＲＰ＼を与え、これはアイドル時には高であり、クロック信号ＣＫ内に立ち上がりエッジ１３が生じる毎に、例えば時間ｔ１及びｔ３において低パルスを有する。同様に、ＯＲ−ゲート３４は、立ち下がりエッジ・パルス信号ＦＰ＼を与え、これはアイドル時には高であり、クロック信号ＣＫ内に立ち下がりエッジ１４が生じる毎に、例えば時間ｔ２及びｔ４において、低パルスを有する。したがって、第３のＮＡＮＤ−ゲート３５は、パルス信号Ｐを出力し、これは、アイドル時には低であり、クロック信号ＣＫ内に立ち上がりエッジ１３又は立ち下がりエッジ１４が生じる毎に、例えば時間ｔ１、ｔ２、ｔ３及びｔ４において、高パルスを有する。ゲート信号ＧＡＴＥは、データ入力信号ＤＩＮとデータ出力信号ＤＯＵＴのレベルが互いに異なるとき、例えば時間ｔ１及びｔ４において、高である。したがって、ＡＮＤ−ゲート３７は、データ入力信号ＤＩＮとデータ出力信号ＤＯＵＴのレベルが互いに異なるときにパルス信号Ｐを許容し、信号ＤＩＮとＤＯＵＴとが等しいときにパルスを抑止するので、記憶制御信号ＳＣ内の制御パルス１５、１６は必要時、例えば時間ｔ１及びｔ４においてのみ生じる。したがって、記憶制御入力８は、データ入力信号ＤＩＮのレベルがクロック信号ＣＫの連続するエッジ１３、１４間で変化しないとき、例えば時間ｔ２及びｔ３においては、アイドルのままである。これにより、記憶素子６の電力消費、したがって記憶セル１の電力消費を大幅に削減することができる。
【００７０】
各制御パルス１５、１６は、記憶素子６（図３参照）をデータ転送状態へと変化させ、したがって、データ入力信号ＤＩＮのレベルをデータ出力信号ＤＯＵＴに転送させる。これが、ゲート信号ＧＡＴＥを低に戻し、したがって、対応する制御パルス１５、１６を終了させる。このようにして、制御パルス１５、１６の持続時間１９（図２参照）は、例えば供給電圧及び／又は動作温度の変動により引き起こされることがある記憶素子６の内部回路タイミングの変化に自動的に適応合する。この適応的なパルス終了により、制御パルス１５、１６は、常にデータ入力信号ＤＩＮのレベルの高信頼記憶を保証するに十分な長さでありながら、なお可能な限り短いものとなることが保証され、それゆえ、できる限り高速なクロック信号ＣＫが可能になる。さらに、記憶セル１は、全体の回路設計を変更することなく、異なる半導体技術で実装することができる。
【００７１】
時間ｔ５の場合のように、立ち上がりエッジ・トリガ制御信号ＴＣＲが低であるときには、遅延立ち上がりエッジ信号ＲＤは低にされるので、その結果、立ち上がりエッジ・パルス信号ＲＰ＼は高にされ、それにより、立ち上がりエッジ制御パルス１５はディスエーブルにされる。時間６の場合のように、立ち下がりエッジ・トリガ制御信号ＴＣＦが低であるときには、遅延立ち下がりエッジ信号ＦＤ＼が高にされるので、その結果、立ち下がりエッジ・パルス信号ＦＰ＼は高にされ、それにより、立ち下がり制御パルス信号１６はディスエーブルにされる。
【００７２】
図５のパルス発生器５を備えた図３の記憶セル１は、従来のレベル制御型ラッチである単一の記憶素子６と、いくつかの組合せ論理回路とを含む。ラッチは、典型的にはエッジ・トリガ型フリップフロップよりも少ないトランジスタしか含まないので、単一のラッチのみを使用することで、先行技術のＤＥＴフリップフロップよりも小さいスペースしか占有せず、かつ使用時に少ない電力しか消費しない記憶セル１が得られる。
【００７３】
図５に示されるパルス発生器５の第１の実施形態は、図１に示される記憶セル１の第１の実施形態において用いることができるが、トリガ制御入力２６、２７には高レベルが印加される。さらに、ゲート信号ＧＡＴＥを高にさせ、それにより制御パルス１５、１６を永続的にイネーブルにするために、第１及び第２のセンス入力２８、２９に対して適切なレベルを印加しなければならない。あるいは、図５のパルス発生器５は、上記の静的レベルがパルス発生器５のトリガ制御及びセンス入力２６、２７、２８、２９に印加される場合には余分な、回路の部分を取り除くように改造することができる。この改造は、当業者には簡単な作業であろう。その最も単純な構成（図示せず）において、パルス発生器５は、反転ＸＯＲ−ゲートとインバータとを含むことができ、インバータの入力はクロック信号ＣＫを受信するように接続され、クロック信号ＣＫは反転ＸＯＲ−ゲートの第１の入力にも供給され、インバータの出力は反転ＸＯＲ−ゲートの第２の入力に接続され、反転ＸＯＲ−ゲートの出力は、記憶制御信号ＳＣを提供する。
【００７４】
図７に、図３に示されるパルス発生器５の第２の実施形態を示す。これは、ＸＯＲ−ゲート３６と、２つのＡＮＤ−ゲート４５、４６と、３つのＮＡＮＤ−ゲート４７、４８、４９と、ＯＲ−ゲート５０とを含み、これらは、全て従来の論理回路である。パルス発生器５はさらに、各々がイネーブル入力５４、５５及びクロック入力５６、５７を有する、改造ＮＯＲ−ゲート５１及び改造ＮＡＮＤ−ゲート５２を含む。端子及び外部信号は、図３と対応して番号付け及び／又は名称付けされる。改造ＮＯＲ−ゲート５１は、従来のＮＯＲ−ゲートと同様に機能するが、ただし、イネーブル入力５４が低、かつクロック入力５６が高の状態に入力が入ったときに、改造ＮＯＲ−ゲート５１はホールド状態になり、出力レベルを保持する。下記の表１は、改造ＮＯＲ−ゲート５１の真偽表を示し、信号名称は図７に従う。改造ＮＡＮＤ−ゲート５２は、従来のＮＡＮＤ−ゲートと同様に機能するが、ただし、イネーブル入力５５が高、かつクロック入力５７が低の状態に入力が入ったときに、改造ＮＡＮＤ−ゲート５２はホールド状態になり、出力レベルを保持する。下記の表２は、改造ＮＡＮＤ−ゲート５２の真偽表を示し、信号名称は図７に従う。
【表１】
2012521700.tif 000003
表１
【表２】
2012521700.tif 000004
表２
【００７５】
改造ゲート５１、５２は、それぞれ図１０及び図１１を参照して、後でより詳細に説明される。
【００７６】
ＸＯＲ−ゲート３６の第１の入力は、第１のセンス入力２８からデータ入力信号ＤＩＮを受信するように接続され、第２の入力は、第２のセンス入力２９からデータ出力信号ＤＯＵＴを受信するように接続される。ＸＯＲ−ゲート３６の出力は、ゲート信号ＧＡＴＥを、第１及び第２のＡＮＤ−ゲート４５、４６の各々の第１の入力、並びに第１のＮＡＮＤ−ゲート４７の第１の入力に提供するように接続される。第１のＡＮＤゲート４５の第２の入力は、外部クロック入力１２からクロック信号ＣＫを受信するように接続される。第２のＡＮＤ−ゲート４６は、立ち下がりエッジ・トリガ制御入力２７から立ち下がりエッジ・トリガ制御信号ＴＣＦを受信するように接続される。第１のＮＡＮＤ−ゲート４７の第２の入力は、立ち上がりエッジ・トリガ制御入力２６から立ち上がりエッジ・トリガ制御信号ＴＣＲを受信するように接続される。第１のＡＮＤ−ゲート４５の出力は、ゲーティングされたクロック信号ＧＣＫを、改造ゲート５１、５２の各々のクロック入力５６、５７、並びに第２のＮＡＮＤ−ゲート４８及びＯＲ−ゲート５０の各々の第１の入力に提供するように接続される。第１のＮＡＮＤ−ゲート４７の出力は、立ち上がりエッジ・イネーブル信号ＲＥ＼を改造ＮＯＲ−ゲート５１のイネーブル入力５４に提供するように接続される。第２のＡＮＤ−ゲート４６の出力は、立ち下がりエッジ・イネーブル信号ＦＥを改造ＮＡＮＤ−ゲート５２のイネーブル入力５５に提供するように接続される。改造ＮＯＲ−ゲート５１の出力は、立ち上がりエッジ・ゲート信号ＲＧを第２のＮＡＮＤ−ゲート４８の第２の入力に提供するように接続される。改造ＮＡＮＤ−ゲート５２の出力は、立ち下がりエッジ・ゲート信号ＦＧ＼をＯＲ−ゲート５０の第２の入力に提供するように接続される。第２のＮＡＮＤ−ゲート４８の出力は、ゲーティングされた立ち上がりエッジ・パルス信号ＲＰＧ＼を第３のＮＡＮＤ−ゲート４９の第１の入力に提供するように接続される。ＯＲ−ゲート５０の出力は、ゲーティングされた立ち下がりエッジ・パルス信号ＦＰＧ＼を第３のＮＡＮＤ−ゲート４９の第２の入力に提供するように接続される。第３のＮＡＮＤ−ゲート４９の出力は、記憶制御信号ＳＣを制御出力１１に提供するように接続される。
【００７７】
パルス発生器５の第２の実施形態の機能は、図７と、図８に示される例示的信号とを参照して説明される。クロック信号ＣＫ、トリガ制御信号ＴＣＲ、ＴＣＦ、及びデータ入力信号ＤＩＮは図６の対応する信号と等しく、時間ｔ１、ｔ２、ｔ３、ｔ４、ｔ５及びｔ６は、これらの信号に関する対応する位置に配置される。ブラックボックスとして見ると、パルス発生器５の第１及び第２の実施形態は、同様に挙動する。それゆえ、図８の記憶制御信号ＳＣ及びデータ出力信号ＤＯＵＴは、図６の対応する信号と同様である。タイミングのみがわずかに異なる。図８において、改造ＮＯＲ−ゲート５１又は改造ＮＡＮＤ−ゲート５２がホールド状態にある時間間隔は、それぞれ立ち上がりエッジ及び立ち下がりエッジ・ゲート信号ＲＧ、ＦＧ＼内の点描領域で示され、例えば、それぞれ、時間ｔ１の直後、及び時間ｔ７とｔ１との間である。
【００７８】
データ入力信号ＤＩＮとデータ出力信号ＤＯＵＴとから構成されるゲート信号ＧＡＴＥは、図６における対応する信号と似ている。これは、データ入力信号ＤＩＮとデータ出力信号ＤＯＵＴのレベルが互いに異なるとき、例えば時間ｔ１、ｔ４、ｔ５及びｔ６において高であり、それ以外のとき、例えば時間ｔ２及びｔ３において低である。このようにＸＯＲ−ゲート３６はコンパレータとして働き、データ入力信号ＤＩＮが変更され、したがって記憶素子６がその後のクロック信号ＣＫ内の立ち上がり又は立ち下がりエッジ１３、１４上で新たなデータを記憶することを許可すべきときを指示するが、それでもなおトリガ制御信号ＴＣＲ、ＴＣＦのレベルに依存する。
【００７９】
立ち上がりエッジ・トリガ制御信号ＴＣＲが低のとき、例えば時間ｔ５において、立ち上がりエッジ・イネーブル信号ＲＥ＼は高にされ、立ち上がりエッジ・ゲート信号ＲＧは低にされ、ゲーティングされた立ち上がりエッジ・パルス信号ＲＰＧ＼は高にされるので、記憶制御信号ＳＣのレベルは、立ち下がりエッジ・トリガ制御信号ＴＣＦ及びクロック信号ＣＫのレベルにのみ依存することになる。相応して、立ち下がりエッジ・トリガ制御信号ＴＣＦが低のとき、例えば時間ｔ６において、立ち下がりエッジ・イネーブル信号ＦＥは低にされ、立ち下がりエッジ・ゲート信号ＦＧ＼は高にされ、ゲーティングされた立ち下がりエッジ・パルス信号ＦＰＧ＼は高にされるので、記憶制御信号ＳＣのレベルは、立ち上がりエッジ・トリガ制御信号ＴＣＲ及びクロック信号ＣＫのレベルにのみ依存することになる。したがって、トリガ制御信号ＴＣＲ、ＴＣＦが両方とも低のとき（図示せず）には、クロック信号ＣＫのレベルにかかわらず、記憶制御信号ＳＣは低のままとなる。
【００８０】
ゲート信号ＧＡＴＥが低のとき、例えば時間ｔ２において、クロック信号ＣＫのレベルにかかわらず、立ち上がりエッジ・イネーブル信号ＲＥ＼が高にされ、立ち上がりエッジ・ゲート信号ＲＧが低にされ、ゲーティングされた立ち上がりエッジ・パルス信号ＲＰＧ＼は高にされ、立ち下がりエッジ・イネーブル信号ＦＥは低にされ、立ち下がりエッジ・ゲート信号ＦＧ＼は高にされ、ゲーティングされた立ち下がりエッジ・パルス信号ＦＰＧ＼は高にされ、記憶制御信号ＳＣは低にされる。
【００８１】
その後ゲート信号ＧＡＴＥが高になるとき、パルス発生器５におけるレベルは、ゲート信号ＧＡＴＥの遷移がクロック信号ＣＫの低相の間に生じるか又は高相の間に生じるかに応じて、変化する。これらの２つの場合の以下の説明において、トリガ制御信号ＴＣＲ、ＴＣＦは特に断りのない限り両方とも高であると仮定する。
【００８２】
クロック信号ＣＫが低相の間にゲート信号ＧＡＴＥが高になる、例えば時間ｔ７の場合には、以下のことが起こる。ゲート信号ＧＡＴＥの立ち上がりは、立ち上がりエッジ・イネーブル信号ＲＥ＼を低にさせ、立ち下がりエッジ・イネーブル信号ＦＥを高にさせ、その間、ゲーティングされたクロック信号ＧＣＫは低のままである。これにより、改造ＮＯＲ−ゲート５１は立ち上がりエッジ・ゲート信号ＲＧを高に切換え、改造ＮＡＮＤ−ゲート５２はホールド状態へと変更され、これは立ち下がりエッジ・ゲート信号ＦＧ＼の高レベルを保持する。さらにまだゲーティングされたクロック信号ＧＣＫは低なので、ゲーティングされた立ち上がりエッジ・パルス信号ＲＰＧ＼並びにゲーティングされた立ち下がりエッジ・パルス信号ＦＰＧ＼は高のままであり、記憶制御信号ＳＣは低のままである。クロック信号ＣＫのその後の立ち上がりエッジ１３が生じたとき、例えば時間ｔ１において、ゲーティングされたクロック信号ＧＣＫは高になり、それにより改造ＮＯＲ−ゲート５１はホールド状態へと変化し、これが立ち上がりエッジ・ゲート信号ＲＧを高レベルに保持する。したがって、ゲーティングされたクロック信号ＧＣＫの立ち上がりエッジは、第２及び第３のＮＡＮＤ−ゲート４８、４９を通って、それぞれゲーティングされた立ち上がりエッジ・パルス信号ＲＰＧ＼及び記憶制御信号ＳＣにおける立ち下がり及び立ち上がりエッジとして伝搬する。立ち上がりエッジ制御パルス１５は、このようにして始動される。ゲーティングされたクロック信号ＧＣＫの立ち上がりエッジはさらに、改造ＮＡＮＤ−ゲート５２に、立ち下がりエッジ・ゲート信号ＦＧ＼を低に切り換えさせる。しかしながら、改造ＮＡＮＤ−ゲート５２の伝搬遅延のため、ＯＲ−ゲート５０から見て、ゲーティングされたクロック信号ＧＣＫは立ち下がりエッジ・ゲート信号ＦＧ＼が低になる前に高になるので、ＯＲ−ゲート５０は、ゲーティングされた立ち下がりエッジ・パルス信号ＦＰＧ＼の高レベルを変化させない。したがって、この遅延は、パルス発生器５の下部分岐３９が望ましくないグリッチを記憶制御信号ＳＣ内に生じさせることを防ぐ。立ち上がりエッジ制御パルス１５は、記憶素子６にデータ出力信号ＤＯＵＴを更新させ、これは、最終的にゲート信号ＧＡＴＥを低に戻し、それにより立ち上がりエッジ制御パルス１５を終了させる。立ち下がりエッジ・トリガ制御信号ＴＣＦの低レベルは、下部分岐３９内の信号のみに影響を及ぼし、立ち下がりエッジ・イネーブル信号ＦＥは低のままであり、これにより、改造ＮＡＮＤ−ゲート５２は立ち下がりエッジ・ゲート信号ＦＧ＼を高に保持し、その結果、ＯＲ−ゲート５０は、ゲーティングされた立ち下がりエッジ・パルス信号ＦＰＧ＼を高に保持する。いずれにしても後者の場合なので、立ち下がりエッジ・トリガ制御信号ＴＣＦの低レベルは立ち上がりエッジ制御パルス１５の生成に影響を及ぼさない。しかしながら、立ち上がりエッジ・トリガ制御信号ＴＣＲのレベルが低である、例えば時間ｔ５の場合、立ち上がりエッジ・イネーブル信号ＲＥ＼は高のままであり、これにより改造ＮＯＲ−ゲート５１は立ち上がりエッジ・ゲート信号ＲＧを低に維持し、したがって立ち上がりエッジ制御パルス１５の始動を防ぐ。したがってゲート信号ＧＡＴＥは高のままであり、パルス発生器５は、後述のようにクロック信号ＣＫの高相の間にゲート信号ＧＡＴＥが高になる場合と同様に、クロック信号ＣＫ内のその後の立ち下がりエッジ１４に対して反応する。このようにして、立ち上がりエッジ制御パルス１５は、立ち上がりエッジ・トリガ制御信号ＴＣＲを低に設定することによってディスエーブルにすることができる。
【００８３】
クロック信号ＣＫが高相の間にゲート信号ＧＡＴＥが高になる、例えば時間ｔ８の場合には、以下のことが起こる。ゲート信号ＧＡＴＥの立ち上がりは、立ち上がりエッジ・イネーブル信号ＲＥ＼を低にさせ、立ち下がりエッジ・イネーブル信号ＦＥ並びにゲーティングされたクロック信号ＧＣＫを高にさせる。第１のＮＡＮＤ−ゲート４７は、その出力を、ほぼ等しい伝搬遅延を有する第１及び第２のＡＮＤ−ゲート４５、４６よりも遅延させるような大きさとされる。これにより、ゲーティングされたクロック信号ＧＣＫの立ち上がりエッジが、立ち上がりエッジ・イネーブル信号ＲＥ＼の立ち下がりエッジよりも前に改造ＮＯＲ−ゲート５１に到達することを保証する。したがって改造ＮＯＲ−ゲート５１は立ち上がりエッジ・ゲート信号ＲＧのレベルが低の間にホールド状態へと変化し、それにより立ち上がりエッジ・ゲート信号ＲＧの低レベルを保持する。その結果、第２のＮＡＮＤ−ゲート４８は、立ち上がりエッジ・パルス信号ＲＰＧ＼の高レベルを変化させない。このようにして、第１のＮＡＮＤ−ゲート４７内の伝搬遅延の方大きくなることによって、立ち上がりエッジ・イネーブル信号ＲＥ＼及びゲーティングされたクロック信号ＧＣＫが両方とも低になって改造ＮＯＲ−ゲート５１に立ち上がりエッジ・ゲート信号ＲＧを高レベルに切換させることを防ぎ、したがって、ゲーティングされたクロック信号ＧＣＫ内の次の立ち上がりエッジ上で記憶制御信号ＳＣ内に望ましくない制御パルス１５、１６が始動することを防ぐ。ゲーティングされたクロック信号ＧＣＫ及び立ち下がりエッジ・イネーブル信号ＦＥの両方が高であるので、改造ＮＡＮＤ−ゲート５２は立ち下がりエッジ・ゲート信号ＦＧ＼を低に変化させる。しかしながら、改造ＮＡＮＤ−ゲート５２における伝搬遅延のため、ゲーティングされたクロック信号ＧＣＫの立ち上がりエッジは、立ち下がりエッジ・ゲート信号ＦＧ＼の立ち下がりエッジよりも前にＯＲ−ゲート５０に到達するので、ＯＲ−ゲート５０は、ゲーティングされた立ち下がりエッジ・パルス信号ＦＰＧ＼の高レベルを変化させない。したがって、記憶制御信号ＳＣは低のままである。クロック信号ＣＫの立ち下がりエッジ１４が時間ｔ４で生じたとき、ゲーティングされたクロック信号ＧＣＫは低になり、それにより、改造ＮＡＮＤ−ゲート５２はホールド状態へと変化し、これは、立ち下がりエッジ・ゲート信号ＦＧ＼の低レベルを保持する。このようにしてゲーティングされたクロック信号ＧＣＫの立ち下がりエッジは、ＯＲ−ゲート５０及び第３のＮＡＮＤ−ゲート４９を通って、それぞれゲーティングされた立ち下がりエッジ・パルス信号ＦＰＧ＼及び記憶制御信号ＳＣにおける立ち下がり及び立ち上がりエッジとして伝搬する。立ち下がりエッジ制御パルス１６は、このようにして始動される。ゲーティングされたクロック信号ＧＣＫの立ち下がりエッジはさらに、改造ＮＯＲ−ゲート５１立ち上がりエッジ・ゲート信号ＲＧを高に切り換えさせる。しかしながら、改造ＮＯＲ−ゲート５１の伝搬遅延のため、第２のＮＡＮＤ−ゲート４８から見て、ゲーティングされたクロック信号ＧＣＫは立ち上がりエッジ・ゲート信号ＲＧが高になる前に低になるので、第２のＮＡＮＤ−ゲート４８はゲーティングされた立ち上がりエッジ・パルス信号ＲＰＧ＼の高レベルを変化させない。したがって、この遅延は、パルス発生器５の上部分岐３８が望ましくないグリッチを記憶制御信号ＳＣ内に生じさせることを防ぐ。立ち下がりエッジ制御パルス１６は、記憶素子６にデータ出力信号ＤＯＵＴを更新させ、これは、最終的にゲート信号ＧＡＴＥを低に戻し、それにより立ち下がりエッジ制御パルス１６を終了させる。立ち上がりエッジ・トリガ制御信号ＴＣＲの低レベルは、上部分岐３８内の信号レベルのみに影響を及ぼし、立ち上がりエッジ・イネーブル信号ＲＥ＼は高のままであり、これにより、改造ＮＯＲ−ゲート５１は立ち上がりエッジ・ゲート信号ＲＧを低に保持し、その結果、第２のＮＡＮＤ−ゲート４８は、ゲーティングされた立ち上がりエッジ・パルス信号ＲＰＧ＼を高に保持する。いずれにしても後者の場合なので、立ち上がりエッジ・トリガ制御信号ＴＣＲの低レベルは、立ち下がりエッジ制御パルス１６の生成に影響を及ぼさない。しかしながら、立ち下がりエッジ・トリガ制御信号ＴＣＦのレベルが低である、例えば時間ｔ６の場合、立ち下がりエッジ・イネーブル信号ＦＥは低のままであり、これにより改造ＮＡＮＤ−ゲート５２は立ち下がりエッジ・ゲート信号ＦＧ＼を高に維持し、したがって、立ち下がりエッジ制御パルス１６の始動を防ぐ。しがたって、ゲート信号ＧＡＴＥは高のままであり、パルス発生器５は、前述のようにクロック信号ＣＫの低相の間にゲート信号ＧＡＴＥが高になる場合と同様に、クロック信号ＣＫ内のその後の立ち上がりエッジ１３に対して反応する。このようにして、立ち下がりエッジ制御パルス１６は、立ち下がりエッジ・トリガ制御信号ＴＣＦを低に設定することによってディスエーブルにすることができる。立ち上がりエッジ制御パルス１５及び立ち下がりエッジ制御パルス１６は、このようにして独立にディスエーブルされる。
【００８４】
パルス発生器５の第２の実施形態は、図９の状態図で示される方法を実装する。記憶セル１が制御された方式でスタートアップすることを可能にするために、リセット入力（図示せず）を装備してもよく、これは、短時間アサートされたときに、記憶素子６内に記憶されたレベルと、それゆえデータ出力信号ＤＯＵＴとを、所定のリセットレベル、例えば低にさせる。したがって、リセット入力を短時間アサートし、リセットレベルと同じレベルをデータ入力端子２に印加することで、ゲート信号ＧＡＴＥが低になることが保証される。次にパルス発生器５は、アイドル状態６０で開始し、その状態でゲート信号ＧＡＴＥが高になるのを待機する。ゲート信号ＧＡＴＥが高になると、パルス発生器５は第１のテスト６１に進む。クロック信号ＣＫがテストされて低であるならば、パルス発生器５は、クロック信号ＣＫ内の立ち上がりエッジ１３を待機する第１の待機状態６２に入る。クロック信号ＣＫがテストされて高であるならば、パルス発生器５は、立ち下がりエッジ１４を待機する第２の待機状態６３に入る。パルス発生器５が第１又は第２の待機状態６２、６３にある間に、クロック信号エッジ１３、１４が生じる前にゲート信号ＧＡＴＥが低になると、パルス発生器５はアイドル状態６０に戻る。
【００８５】
パルス発生器５が第１の待機状態６２にあるときに立ち上がりエッジ１３が生じると、パルス発生器５は第２のテスト６４へと進む。立ち上がりエッジ・トリガ制御信号ＴＣＲがテストされて低であるならば、パルス発生器５は、立ち下がりクロック・エッジ１４を待機する第２の待機状態６３に入る。立ち上がりエッジ・トリガ制御信号ＴＣＲがテストされて高であるならば、パルス発生器５は、第１のアクション６６において、記憶制御信号ＳＣを高に切り換えることによって立ち上がりエッジ制御パルス１５を始動し、次いで、低ゲート信号ＧＡＴＥを待機する第３の待機状態に入る。パルス発生器５が第２の待機状態６３にあるときに立ち下がりエッジ１４が生じると、パルス発生器５は第３のテスト６５へと進む。立ち下がりエッジ・トリガ制御信号ＴＣＦがテストされて低であるならば、パルス発生器５は立ち上がりクロック・エッジ１３を待機する第１の待機状態６２に入る。立ち下がりエッジ・トリガ制御信号ＴＣＦがテストされて高であるならば、パルス発生器５は、第１のアクション６６において、記憶制御信号ＳＣを高に切り換えることによって立ち下がりエッジ制御パルス１６を始動し、次いで、低ゲート信号ＧＡＴＥを待機する第３の待機状態に入る。
【００８６】
第１のアクション６６によって引き起こすことができる記憶制御信号ＳＣの高レベルは、記憶素子６をデータ転送状態へと変化させ、データ入力信号ＤＩＮのレベルをデータ出力信号ＤＯＵＴにコピーし、これによりゲート信号ＧＡＴＥは低になる。しかしながら、パルス発生器５は第２のアクション７０において、記憶制御信号ＳＣを低に切り換えることによってそれぞれ立ち上がりエッジ又は立ち下がりエッジ制御パルス１５、１６を終了し、アイドル状態６０に戻る。記憶制御信号ＳＣの低レベルは、記憶素子６をデータ保持状態に変化させる。
【００８７】
ブラックボックスとして見ると、パルス発生器５の第２の実施形態はこのようにして第１の実施形態と実質的に同様に機能し、その結果、記憶セル１に対して同じ利点をもたらす。しかしながら、第２の実施形態は、消費電力及びクロック信号負荷の点で第１の実施形態よりも改良されている。第１の実施形態において、遅延立ち上がりエッジ信号ＲＤ、遅延立ち下がりエッジ信号ＦＤ＼、立ち上がりエッジ・パルス信号ＲＰ＼、立ち下がりエッジ・パルス信号ＦＰ＼及びパルス信号Ｐは全て、ゲート信号ＧＡＴＥのレベルにかかわらず、パルス発生器５がクロック信号ＣＫを受けたときに繰り返し切り替わる。第２の実施形態においては、どの信号もゲート信号ＧＡＴＥが高になるまで切り替わらない。このことにより、データ入力信号ＤＩＮが頻繁に変化しない場合には、第２の実施形態は第１の実施形態よりも消費する電力が少ない。第１の実施形態において、外部クロック入力１２は、ＮＯＲ−ゲート３１の入力、第１及び第２のＮＡＮＤ−ゲート３２、３３の入力、並びにＯＲ−ゲート３４の入力に接続される。したがって、クロック信号ＣＫに供給する回路には、少なくとも８つのトランジスタ・ゲートによる負荷がかかる。第２の実施形態において、外部クロック入力１２は、第１のＡＮＤ−ゲート４５の入力にのみ接続されるので、２つのトランジスタ・ゲートという低い負荷に抑えることができる。クロック信号負荷の低減は、クロック供給回路によって消費される電力を削減し、同時に、より高速のクロック信号ＣＫの使用を可能にする。ＸＯＲ−ゲート３６と第１のＡＮＤ−ゲート４５とにより形成される論理回路内でクロック信号ＣＫをゲーティングすること、したがってシステム・クロック信号ＳＣＫを入力側でゲーティングすることによって、データ入力信号ＤＩＮが頻繁に変化しない場合には、ゲーティングが出力側、すなわちＡＮＤ−ゲート３７で行われるパルス発生器５の第１の実施形態よりも、切り換えが行われる信号が少なくなる。
【００８８】
図７に示されるパルス発生器５の第２の実施形態は、図１に示される記憶セルの第１の実施形態において用いることができるが、ただし、トリガ制御入力２６、２７には高レベルが印加される。さらに、ゲート信号ＧＡＴＥを高にさせ、それにより制御パルス１５、１６を永続的にイネーブルにするために、第１及び第２のセンス入力２８、２９に対して適切なレベルを印加しなければならない。あるいは、図７のパルス発生器５は、上記の静的レベルがパルス発生器５のトリガ制御及びセンス入力、２６、２７、２８、２９に印加される場合には、余分な、回路の部分を取り除くように改造することができる。この改造は、当業者には簡単な作業であろう。
【００８９】
図１０は、パルス発生器５の第２の実施形態に含まれる改造ＮＯＲ−ゲート５１の好ましい実施形態を示す。改造ＮＯＲ−ゲート５１は、４つのスイッチ素子７２、７３、７４、７５と、ホールド回路９３と、クロック入力端子８７と、イネーブル入力端子９１と、出力端子９２と、正供給端子７６と、負供給端子７７とを含む。各スイッチ素子７２、７３、７４、７５は、ドレインと、ソースと、ゲートとを有し、ゲートとドレイン又はソースとの間の制御電圧に応答して、閉状態と開状態との間で切り換えることができる。閉状態において、スイッチ素子は、ドレインからソースに流れる電流に対して低抵抗を有し、開状態において、そのような電流に対する高抵抗を有する。スイッチ素子７２、７３、７４、７５は、正供給端子７６と負供給端子７７との間で直列に接続され、第１のスイッチ素子７２のドレイン７８は正供給端子７６に接続し、第２のスイッチ素子７３のドレイン８０は第１のスイッチ素子７２のソース７９に接続し、第３のスイッチ素子７４のドレイン８２は、第２のスイッチ素子７３のソース８１及び出力端子９２に接続し、第４のスイッチ素子７５のドレイン８４は第３のスイッチ素子７４のソース８３に接続し、第４のスイッチ素子７５のソース８５は負供給端子７７に接続する。第１のスイッチ素子７２のゲート８６は、クロック入力端子８７に接続される残りのスイッチ素子７３、７４、７５のゲート８８、８９、９０はイネーブル入力端子９１に接続される。第１及び第２のスイッチ素子７２、７３は、従来のＰ型チャネル電界効果型トランジスタであり、各々、ゲート８６、８８とドレイン７８、８０との間に十分に大きい負電圧がかかったときに閉状態となり、それ以外のときは開状態にある。残りの２つのスイッチ素子７４、７５は、従来のＮ型チャネル電界効果型トランジスタであり、各々、ゲート８９、９０とソース８３、８５との間に十分に大きい正電圧がかかったときに閉状態となり、それ以外のときは開状態にある。ホールド回路９３は、出力端子９２に接続され、第１及び第２のスイッチ素子７２、７３のうちの少なくとも１つと、残りの２つのスイッチ素子７４、７５のうちの少なくとも１つとが開状態にあるときに出力端子９２上のレベルを保持し、それ以外のときにはスイッチ素子７２、７３、７４、７５が出力端子９２上のレベルを制御することを可能にするような大きさとされる。
【００９０】
図７のパルス発生器５において、クロック入力端子８７は、ゲーティングされたクロック信号ＧＣＫをクロック信号として受信し、イネーブル入力端子９１は、立ち上がりエッジ・イネーブル信号ＲＥ＼をイネーブル信号として受信し、出力端子９２は、立ち上がりエッジ・ゲート信号ＲＧを出力信号として提供する。さらに、正供給端子７６は正供給電圧ＶＤＤ（図７には図示せず）に接続され、負供給端子７７は負供給電圧ＶＳＳ（図７には図示せず）に接続される。改造ＮＯＲ−ゲート５１は、従来のＮＯＲ−ゲートと同様に機能するが、ただしイネーブル信号ＲＥ＼が低、かつクロック信号ＧＣＫが高の状態に入力が入ったときに、改造ＮＯＲ−ゲート５１はホールド状態になり、出力信号ＲＧのレベルを保持する（表１参照）。これは、以下のような方法で達成される。イネーブル信号ＲＥ＼が高のとき、第２のスイッチ素子７３は開状態にあり、第３及び第４のスイッチ素子７４、７５は閉状態にあり、したがって、クロック信号ＧＣＫのレベルにかかわらず、低出力信号ＲＧが提供される。イネーブル信号ＲＥ＼及びクロック信号ＧＣＫが両方とも低のとき、第１及び第２のスイッチ素子７２、７３は閉状態にあり、残りのスイッチ素子７４、７５は開状態にあり、したがって、高出力信号ＲＧが提供される。残りの場合、すなわちイネーブル信号ＲＥ＼が低であり、クロック信号ＧＣＫが高の場合、４つのスイッチ素子７２、７３、７４、７５は全て開状態にあり、ホールド回路９３は出力信号ＲＧのレベルを保持する。したがって、改造ＮＯＲ−ゲート５１はホールド状態になる。
【００９１】
このように、改造ＮＯＲ−ゲート５１は、イネーブル信号ＲＥ＼が高になるまでクロック信号ＧＣＫ内の立ち上がりエッジの影響が遅延する、ＮＯＲ関数を提供する。この関数は、パルス発生器５の第２の実施形態の場合のように、論理信号を同期させるために有用であり得る。
【００９２】
図１１は、パルス発生器の第２の実施形態に含まれる改造ＮＡＮＤ−ゲート５２の好ましい実施形態を示す。改造ＮＡＮＤ−ゲート５２は、４つのスイッチ素子９４、９５、９６、９７と、ホールド回路１１５と、クロック入力端子１１３と、イネーブル入力端子１１１と、出力端子１１４と、正供給端子９８と、負供給端子９９とを含む。各スイッチ素子９４、９５、９６、９７は、ドレインと、ソースと、ゲートとを有し、ゲートとドレイン又はソースとの間の制御電圧に応答して、閉状態と開状態との間で切り換えることができる。閉状態において、スイッチ素子は、ドレインからソースに流れる電流に対して低抵抗を有し、開状態において、そのような電流に対する高抵抗を有する。スイッチ素子９４、９５、９６、９７は、正供給端子９８と負供給端子９９との間で直列に接続され、第１のスイッチ素子９４のドレイン１００は正供給端子９８に接続し、第２のスイッチ素子９５のドレイン１０２は第１のスイッチ素子９４のソース１０１に接続し、第３のスイッチ素子９６のドレイン１０４は、第２のスイッチ素子９５のソース１０３及び出力端子１１４に接続し、第４のスイッチ素子９７のドレイン１０６は第３のスイッチ素子９６のソース１０５に接続し、第４のスイッチ素子９７のソース１０７は負供給端子９９に接続する。第４のスイッチ素子９７のゲート１１２は、クロック入力端子１１３に接続される。残りのスイッチ素子９４、９５、９６のゲート１０８、１０９、１１０はイネーブル入力端子１１１に接続される。第１及び第２のスイッチ素子９４、９５は、従来のＰ型チャネル電界効果型トランジスタであり、各々、ゲート１０８、１０９とドレイン１００、１０２との間に十分に大きい負電圧がかかったときに閉状態となり、それ以外のときは開状態にある。残りの２つのスイッチ素子９６、９７は、従来のＮ型チャネル電界効果型トランジスタであり、各々、ゲート１１０、１１２とソース１０５、１０７との間に十分に大きい正電圧がかかったときに閉状態となり、それ以外のときは開状態にある。ホールド回路１１５は、出力端子１１４に接続され、第１及び第２のスイッチ素子９４、９５のうちの少なくとも１つと、残りの２つのスイッチ素子９６、９７のうちの少なくとも１つとが開状態にあるときに出力端子１１４上のレベルを保持し、それ以外のときにはスイッチ素子９４、９５、９６、９７が出力端子１１４上のレベルを制御することを可能にするような大きさとされる。
【００９３】
図７のパルス発生器５において、クロック入力端子１１３は、ゲーティングされたクロック信号ＧＣＫをクロック信号として受信し、イネーブル入力端子１１１は、立ち下がりエッジ・イネーブル信号ＦＥをイネーブル信号として受信し、出力端子１１４は立ち下がりエッジ・ゲート信号ＦＧ＼を出力信号として提供する。さらに、正供給端子９８は正供給電圧ＶＤＤ（図７には図示せず）に接続され、負供給端子９９は負供給電圧ＶＳＳ（図７には図示せず）に接続される。改造ＮＡＮＤ−ゲート５２は、従来のＮＡＮＤ−ゲートと同様に機能するが、イネーブル信号ＦＥが高、かつクロック信号ＧＣＫが低の状態に入力が入ったときに、改造ＮＡＮＤ−ゲート５２はホールド状態になり、出力信号ＦＧ＼のレベルを保持する（表２参照）。これは、以下のような方法で達成される。イネーブル信号ＦＥが低のとき、第３のスイッチ素子９６は開状態にあり、第１及び第２のスイッチ素子９４、９５は閉状態にあり、したがって、クロック信号ＧＣＫのレベルにかかわらず、高出力信号ＦＧ＼が提供される。イネーブル信号ＦＥ及びクロック信号ＧＣＫが両方とも高のとき、第１及び第２のスイッチ素子９４、９５は開状態にあり、残りのスイッチ素子９６、９７は閉状態にあり、したがって、低出力信号ＦＧ＼が提供される。残りの場合、すなわちイネーブル信号ＦＥが高であり、クロック信号ＧＣＫが低の場合、４つのスイッチ素子９４、９５、９６、９７は全て開状態にあり、ホールド回路１１５は出力信号ＦＧ＼のレベルを保持する。したがって、改造ＮＡＮＤ−ゲート５２はホールド状態になる。
【００９４】
このように、改造ＮＡＮＤ−ゲート５２は、イネーブル信号ＦＥが低になるまでクロック信号ＧＣＫ内の立ち下がりエッジの影響が遅延する、ＮＡＮＤ関数を提供する。この関数は、パルス発生器５の第２の実施形態の場合のように、論理信号を同期させるために有用であり得る。
【００９５】
改造ＮＯＲ−ゲート５１及び／又は改造ＮＡＮＤ−ゲート５２は、電界効果型トランジスタ以外のタイプのスイッチ素子７２、７３、７４、７５、９４、９５、９６、９７を用いて実装することができることは、当業者には明らかであろう。
【００９６】
上述のような本発明によるＤＥＴ記憶セル１は、特に、補聴器で用いられるデジタル信号プロセッサのような低電力デジタル回路のための計算回路、例えばカウンタ又はデジタル・フィルタを実装する場合には、単一のチップ上で大量に用いられることがある。電力消費をさらに削減するために、このような回路の部分に供給されるクロック信号ＣＫを、それらの部分によって実行される機能が必要ないときには、アイドルにすることが知られている。これは、典型的にはいわゆるクロック・ゲーティング回路を用いて達成される。しかしながら、公知のクロック・ゲーティング回路は、本発明によるＤＥＴ記憶セル１には適合しない。したがって、ポジティブ遷移並びにネガティブ遷移を有するシステム・クロック信号を受信して、クロック信号を提供するクロック・ゲーティング回路が必要であり、このクロック・ゲーティング回路は、コントロール信号に応答して、アイドル・モードと、デュアル・エッジ・モードと、ポジティブ・エッジ・モードと、ネガティブ・エッジ・モードとの間で選択的に切り換え可能であり、クロック・ゲーティング回路がデュアル・エッジ・モードにあるときにはクロック信号の遷移とシステム・クロック信号の遷移は同時に生じ、クロック・ゲーティング回路がポジティブ・エッジ・モードであるときにはクロック信号のポジティブ遷移とシステム・クロック信号のポジティブ遷移は同時に生じ、クロック・ゲーティング回路がネガティブ・エッジ・モードにあるときにはクロック信号のネガティブ遷移とシステム・クロック信号のネガティブ遷移は同時に生じる。本発明による記憶セル１のグループにクロック信号を供給するために接続した場合、このようなクロック・ゲーティング回路は、前述の個別のスキャン・テスト・シーケンスの際に必要とされる特定の遷移を提供するようにクロック信号を選択的に切り換えることができるので、記憶セル１のグループを用いる広範囲なスキャン・テストを可能にすることができる。クロック信号のアクティブ遷移は、対応するシステム・クロック信号の遷移と同時に生じ、したがって、クロック・ゲーティング回路はアクティブ遷移のタイミングを変化させないので、このようなクロック・ゲーティング回路はさらに、記憶セル１及び周囲回路のテストされるグループ内のタイミング遅延を定めることを可能にすることができる。この文脈において、アクティブ遷移は、クロック・ゲーティング回路がＤＥＴモードにあるか、ポジティブ・エッジ・トリガＳＥＴモードにあるか、又はネガティブ・エッジ・トリガＳＥＴモードにあるかに応じて、全ての遷移、ポジティブ遷移又はネガティブ遷移として理解すべきである。以下で説明するクロック・ゲーティング回路は、これら及びその他の目的を満たす。
【００９７】
上記のＤＥＴ記憶セル１のようなＤＥＴ回路を駆動するためのクロック・ゲーティング回路１１６の実施形態を図１２に示す。クロック・ゲーティング回路１１６は、パルス発生器１１７と、エッジ・トリガ型フリップ・フリップフロップ１１８と、ＮＯＲ−ゲート１１９と、２つのインバータ１２０、１２１と、２入力ＯＲ−ゲート１８８と、２つの３入力ＯＲ−ゲート１２２、１２３と、ＡＮＤ−ゲート１２４とを含む。クロック・ゲーティング回路１１６はさらに、システム・クロック端子１２５と、立ち上がりエッジ・クロック制御端子１２６と、立ち下がりエッジ・クロック制御端子１２７と、クロック・ゲート端子１２８と、テスト・イネーブル端子１８７と、クロック・リセット端子１２９と、クロック出力端子１３０とを有する。フリップフロップ１１８は、データ入力１３１と、データ出力１３２と、トリガ入力１３３と、セット入力１３４と、リセット入力１３５とを有する。パルス発生器１１７は、システム・クロック入力１３６と、トリガ出力１３７と、立ち上がりエッジ・クロック制御入力１３８と、立ち下がりエッジ・クロック制御入力１３９と、ゲート入力１４０とを有する。フリップフロップ１１８は、セット入力１３４及びリセット入力１３５の両方が高であるという条件で、トリガ入力１３３上に立ち上がりエッジが生じたときに、データ出力１３２をデータ入力１３１のレベルと等しいレベルに切り換えるように構成される。セット入力１３４における低レベルは、データ出力１３２を即時に高にさせ、リセット入力１３５における低レベルは、データ出力１３２を即時に低にさせる。セット入力１３４及びリセット入力１３５の両方が低である場合は、リセット入力１３５が優先する。
【００９８】
データ入力１３１は、第１のインバータ１２０の出力から反転クロック信号を受信するように接続される。データ出力１３２は、クロック信号ＣＫを、第１のインバータ１２０の入力と、クロック出力端子１３０とに提供するように接続される。トリガ入力１３３は、パルス発生器１１７のトリガ出力１３７からトリガ信号Ｔを受信するように接続される。セット入力１３４は、第１の３入力ＯＲ−ゲート１２２の出力からセット信号Ｓ＼を受信するように接続される。リセット入力１３５は、ＡＮＤ−ゲート１２４の出力からリセット信号Ｒ＼を受信するように接続される。システム・クロック端子１２５は、システム・クロック信号ＳＣＫを、パルス発生器１１７のシステム・クロック入力１３６と、第２のインバータ１２１の入力と、第２の３入力ＯＲ−ゲート１２３の第１の入力とに提供するように接続される。第２のインバータ１２１の出力は、反転システム・クロック信号を第１の３入力ＯＲ−ゲート１２２の第１の入力に提供するように接続される。立ち上がりエッジ・クロック制御端子１２６は、立ち上がりエッジ・クロック制御信号ＣＣＲを、パルス発生器１１７の立ち上がりエッジ・クロック制御入力１３８と、ＮＯＲ−ゲート１１９の第１の入力と、第１の３入力ＯＲ−ゲート１２２の第２の入力とに提供するように接続される。立ち下がりエッジ・クロック制御端子１２７は、立ち下がりエッジ・クロック制御信号ＣＣＦを、パルス発生器１１７の立ち下がりエッジ・クロック制御入力１３９と、ＮＯＲ−ゲート１１９の第２の入力と、第２の３入力ＯＲ−ゲート１２３の第２の入力とに提供するように接続される。ＮＯＲ−ゲート１１９の出力は、クロック・ホールド信号ＣＨを第１及び第２の３入力ＯＲ−ゲート１２２、１２３の各々の第３の入力に提供するように接続される。クロック・ゲート端子１２８は、クロック・ゲート信号ＣＧを２入力ＯＲ−ゲート１８８の第１の入力に提供するように接続される。テスト・イネーブル端子１８７は、テスト・イネーブル信号ＴＥを２入力ＯＲ−ゲート１８８の第２の入力に提供するように接続される。２入力ＯＲ−ゲート１８８の出力は、パルス・ゲート信号ＰＧをパルス発生器１１７のゲート入力１４０に提供するように接続される。クロック・リセット端子１２９は、クロック・リセット信号ＣＲ＼をＡＮＤ−ゲート１２４の第１の入力に提供するように接続され、第２の３入力ＯＲ−ゲート１２３の出力は、内部リセット信号ＩＲ＼をＡＮＤ−ゲート１２４の第２の入力に提供するように接続される。
【００９９】
フリップフロップ１１８及びインバータ１２０は共同で、トリガ信号Ｔに応答してデータ保持状態とトグル状態との間で切り替わる記憶素子として機能する。データ保持状態において、記憶素子１１８、１２０は、クロック信号ＣＫのレベルを保持する。トグル状態において、記憶素子１１８、１２９は、クロック信号ＣＫをトグルする。
【０１００】
クロック・ゲーティング回路１１６のためのパルス発生器１１７の第１の実施形態は図１３に示され、これは、図５に示されたパルス発生器５の第１の実施形態をわずかに改造したバージョンである。これは、ＸＯＲ−ゲート３６並びに２つのセンス入力２８、２９が省かれている点、ゲート入力１４０を含む点、及び、ＡＮＤ−ゲート３７の第２の入力がゲート入力１４０からパルス・ゲート信号ＰＧを直接受信するように接続されている点で異なる。図１３において、内部の素子及び信号は図５に示されるものと同じ名称及び／又は番号を有するが、入力、出力及び外部信号は、図１２に対応して名称及び／又は番号付けが変更されている。変更は以下の通りである。インバータ３０の入力は、立ち上がりエッジ・クロック制御信号ＣＣＲを立ち上がりエッジ・クロック制御入力１３８から受信するように接続され、ＮＯＲ−ゲート３１の第２の入力は、システム・クロック信号ＳＣＫをシステム・クロック入力１３６から受信するように接続され、第１のＮＡＮＤ−ゲート３２の第１の入力は、立ち下がりエッジ・クロック制御信号ＣＣＦを立ち下がりエッジ・クロック制御入力１３９から受信するように接続され、第２の入力は、システム・クロック信号ＳＣＫをシステム・クロック入力１３６から受信するように接続され、第２のＮＡＮＤ−ゲート３３の第２の入力は、システム・クロック信号ＳＣＫをシステム・クロック入力１３６から受信するように接続され、ＯＲ−ゲート３４の第２の入力は、システム・クロック信号ＳＣＫをシステム・クロック入力１３６から受信するように接続される。
【０１０１】
クロック・ゲーティング回路１１６の機能は、図１２と、図１３と、図１４に示される例示的信号とを参照して説明される。外部回路（図示せず）は、クロック制御信号ＣＣＲ、ＣＣＦをクロック制御端子１２６、１２７に供給し、システム・クロック信号ＳＣＫをシステム・クロック端子１２５に供給し、クロック・ゲート信号ＣＧをクロック・ゲート端子１２８に供給し、テスト・イネーブル信号ＴＥをテスト・イネーブル端子１８７に供給し、クロック・リセット信号ＣＲ＼をクロック・リセット端子１２９に供給する。テスト・イネーブル信号ＴＥは、例えばチップ上の全ての回路がアクティブであることが望ましいスキャン・テストの際には、クロック・パルス信号ＰＧを高にするために、高にセットすることができる。しかしながら、本例では、テスト・イネーブル信号ＴＥは低で保持されるので、パルス・ゲート信号ＰＧはクロック・ゲート信号ＣＧに等しい。クロック制御信号ＣＣＲ、ＣＣＦは、典型的にはクロック・ゲーティング回路１１６を用いる前に、その動作モード、すなわち、デュアル・エッジ、ポジティブ・エッジ又はネガティブ・エッジを選択するために、セットアップされる。しかしながら、図１４において、クロック制御信号ＣＣＲ、ＣＣＦはその機能を例示するために、時間ｔ９、ｔ１２及びｔ１５において変化する。システム・クロック信号ＳＣＫは、交番信号であり、立ち上がりエッジ１５６及び立ち下がりエッジ１５７を有すると共に、連続するエッジ１５６と１５７との間に高相又は低相を有する。システム・クロック信号ＳＣＫは、約５０パーセントのデューティー・サイクルを有する。クロック・ゲート信号ＣＧ、したがってパルス・ゲート信号ＰＧは、ランダムに変化するが、システム・クロック信号ＳＣＫの遷移１５６、１５７の間は安定なレベルを有する。したがって、クロック・ゲート信号ＣＧは、高レベルを有する多数のゲートパルス１４９、１５０、１５１、１５２、１５３、１５４、１５５を有し、図１４にはそのうち７つが示される。クロック制御信号ＣＣＲ、ＣＣＦをセットアップすると共にシステム・クロック信号ＳＣＫを開始した後、クロック・リセット信号ＣＲ＼が、図１４の時間ｔ１においてこれを高レベルに切り換えることによって、放出される。クロック・リセット信号ＣＲ＼は、時間ｔ１６においてこれを低レベルに切り換えることによって再アサートされる。クロック・リセット信号ＣＲ＼が低のとき、リセット信号Ｒ＼、したがってクロック信号ＣＫは、それ以外の入力信号ＣＣＲ、ＳＣＫ、ＣＣＦ、ＣＧ、ＴＥのレベルにかかわらず、低にされ、それゆえクロック・ゲーティング回路１１６はアイドル・モードになる。しかしながら、クロック信号ＣＫが高のときにクロック・リセット信号ＣＲ＼を低にセットすると、クロック信号ＣＫにおける高−低遷移を引き起こすことに留意すべきである。クロック・リセット信号ＣＲ＼が高のとき、例えば時間ｔ１とｔ１６との間は、クロック・ゲーティング回路１１６は下記のように機能する。
【０１０２】
パルス発生器１１７は、図５に示すパルス発生器５と同様に機能するが、ただし、トリガ出力１３７に対して提供されるトリガ信号Ｔのゲーティングは、本例ではクロック・ゲート信号ＣＧに等しいパルス・ゲート信号ＰＧで直接制御される。したがって、パルス発生器１１７は、クロック制御信号ＣＣＲ、ＣＣＦのレベル並びにクロック・ゲート信号ＣＧのレベルに応じて、トリガ信号Ｔ内に短いポジティブトリガパルス１５８を生成する。立ち上がりエッジ・クロック制御信号ＣＣＲ及びクロック・ゲート信号ＣＧが両方とも高の場合、トリガ・パルス１５８は、システム・クロック信号ＳＣＫ内の立ち上がりエッジ１５６毎に、例えば時間ｔ２、ｔ５、ｔ７、ｔ１０及びｔ１１において、生成される。立ち上がりエッジ・クロック制御信号ＣＣＲ及びクロック・ゲート信号ＣＧの少なくとも一方が低の場合、トリガ・パルス１５８は立ち上がりエッジ１５６では生成されない。立ち下がりエッジ・クロック制御信号ＣＣＦ及びクロック・ゲート信号ＣＧが両方とも高の場合、トリガ・パルス１５８は、システム・クロック信号ＳＣＫ内の立ち下がりエッジ１５７毎に、例えば時間ｔ６、ｔ８、ｔ１３及びｔ１４において、生成される。立ち下がりエッジ・クロック制御信号ＣＣＦ及びクロック・ゲート信号ＣＧの少なくとも一方が低の場合、トリガ・パルス１５８は立ち下がりエッジ１５７では生成されない。セット信号Ｓ＼及びリセット信号Ｒ＼が両方とも高の場合、各トリガ・パルス１５８は、フリップフロップ１１８がデータ入力１３１のレベルをクロック信号ＣＫにコピーするようにさせる。インバータ１２０があるので、これにより、フリップフロップ１１８は、クロック信号ＣＫのレベルを、例えば時間ｔ２、ｔ５、ｔ６、ｔ７、ｔ８、ｔ１０、ｔ１１、ｔ１３及びｔ１４においてトグルさせる。したがって、パルス発生器１１７は、クロック・ゲート信号ＣＧが高の場合、立ち上がりエッジ・クロック制御信号ＣＣＲが高のときにシステム・クロック信号ＳＣＫ内で立ち上がりエッジ１５６が生じるたび、並びに立ち下がりエッジ・クロック制御信号ＣＣＦが高のときにシステム・クロック信号ＳＣＫ内で立ち下がりエッジ１５７が生じるたびに、クロック・ゲーティング回路１１６がクロック信号ＣＫの遷移を提供することを保証する。
【０１０３】
クロック制御信号ＣＣＲ、ＣＣＦが両方とも低の場合には、例えば時間ｔ１５とｔ１６との間、パルス発生器１１７はいかなるトリガ・パルス１５８も生成しない。さらに、クロック・ホールド信号ＣＨは高にされ、これは、セット信号Ｓ＼と、内部リセット信号ＩＲ＼と、したがってリセット信号Ｒ＼とを高にさせるので、フリップフロップ１１８は、クロック信号ＣＫのレベルを保持する。したがって、クロック・ゲーティング回路１１６はアイドル・モードになる。
【０１０４】
クロック制御信号ＣＣＲ、ＣＣＦが両方とも高の場合、例えば時間ｔ１とｔ９との間、パルス発生器１１７は、クロック・ゲート信号ＣＧが高のときには、システム・クロック信号ＳＣＫの立ち上がりエッジ１５６及び立ち下がりエッジ１５７の両方で、上記のようにトリガ・パルス１５８を生成する。クロック制御信号ＣＣＲ、ＣＣＦの高レベルは、クロック・ホールド信号ＣＨのレベルにかかわらず、セット信号Ｓ＼と、内部リセット信号ＩＲ＼と、したがってリセット信号Ｒ＼とを高にさせる。したがって、フリップフロップ１１８は、トリガ・パルス１５８が生じる毎にクロック信号ＣＫのレベルをトグルし、それ以外のときは保持する。したがって、クロック・ゲーティング回路１１６はクロック・ゲート信号ＣＧが高のときにはデュアル・エッジ・モードになり、クロック・ゲート信号ＣＧが低のときにはアイドル・モードになる。
【０１０５】
立ち上がりエッジ・クロック制御信号ＣＣＲが高で、立ち下がりエッジ・クロック制御信号ＣＣＦが低の場合、例えば時間ｔ９とｔ１２との間、パルス発生器１１７は、クロック・ゲート信号ＣＧが高のときにシステム・クロック信号ＳＣＫの立ち上がりエッジ１５６が生じる場合にのみ、上記のようにトリガ・パルス１５８を生成する。高い立ち上がりエッジ・クロック制御信号ＣＣＲは、クロック・ホールド信号ＣＨを低にさせ、セット信号Ｓ＼を高にさせる。低い立ち下がりエッジ・クロック制御信号ＣＣＦ及び低いクロック・ホールド信号ＣＨは、内部リセット信号ＩＲ＼と、その結果としてリセット信号Ｒ＼とを、システム・クロック信号ＳＣＫに従うようにさせる。したがって、クロック信号ＣＫは、システム・クロック信号ＳＣＫが低相の間、低にされる。クロック・ゲート信号ＣＧが高のとき、例えば時間ｔ１０におけるシステム・クロック信号ＳＣＫ内の立ち上がりエッジ１５６は、パルス発生器１１７に、トリガ・パルス１５８を生成させ、さらに、内部リセット信号ＩＲ＼と、その結果としてのリセット信号Ｒ＼とを高にさせる。クロック・ゲーティング回路１１６内の信号遅延は、フリップフロップ１１８が、クロック信号ＣＫのレベルを高レベルにトグルすることによってトリガ・パルス１５８と反応することができるように、リセット信号Ｒ＼がトリガ・パルス１５８の立ち上がりエッジよりも十分先に放出されることが保証されるような大きさとされる。図１３に示されるパルス発生器１１７の第１の実施形態においては、このことは、システム・クロック信号ＳＣＫ内の立ち上がりエッジ１５６が、トリガ・パルス１５８内の立ち上がりエッジとして現れるまえに３つのゲート、すなわち第２及び第３のＮＡＮＤ−ゲート３３、３５並びにＡＮＤ−ゲート３７を通過するのに対し、リセット信号Ｒ＼内の立ち上がりエッジとして現れるまえに２つのゲート、すなわち第２の３入力ＯＲ−ゲート１２３及びＡＮＤ−ゲート１２４のみを通過するようにすることで達成される。クロック・ゲート信号ＣＧが高の場合には、クロック信号ＣＫは、システム・クロック信号ＳＣＫ内に立ち上がりエッジ１５６が生じたときに、常に低から高に遷移し、したがって、クロック信号ＣＫのポジティブ遷移は、システム・クロック信号ＳＣＫのポジティブ遷移と同時に生じる。したがって、クロック・ゲーティング回路１１６は、クロック・ゲート信号ＣＧが高のときにはポジティブ・エッジ・モードであり、クロック・ゲート信号ＣＧが低のときにはアイドル・モードである。
【０１０６】
立ち上がりエッジ・クロック制御信号ＣＣＲが低で、立ち下がりエッジ・クロック制御信号ＣＣＦが高の場合には、例えば時間ｔ１２とｔ１５との間、パルス発生器１１７は、クロック・ゲート信号ＣＧが高のときにシステム・クロック信号ＳＣＫの立ち下がりエッジ１５７が生じる場合にのみ、上記のようにトリガ・パルス１５８を生成する。高い立ち下がりエッジ・クロック制御信号ＣＣＦは、クロック・ホールド信号ＣＨを低にさせ、内部リセット信号ＩＲ＼と、その結果としてのリセット信号Ｒ＼とを高にさせる。低い立ち上がりエッジ・クロック制御信号ＣＣＲ及び低いクロック・ホールド信号ＣＨは、セット信号Ｓ＼がシステム・クロック信号ＳＣＫに従うようにさせる。したがって、クロック信号ＣＫは、システム・クロック信号ＳＣＫが高相の間、高にされる。クロック・ゲート信号ＣＧが高のとき、例えば時間ｔ１３におけるシステム・クロック信号ＳＣＫ内の立ち下がりエッジ１５７は、パルス発生器１１７により、トリガ・パルス１５８を生成させ、さらに、セット信号Ｓ＼を高にさせる。クロック・ゲーティング回路１１６内の信号遅延は、フリップフロップ１１８が、クロック信号ＣＫのレベルを低レベルにトグルすることによってトリガ・パルス１５８と反応することができるように、セット信号Ｓ＼がトリガ・パルス１５８の立ち上がりエッジよりも十分先に放出されることが保証されるような大きさとされる。図１３に示されるパルス発生器１１７の第１の実施形態において、このことは、システム・クロック信号ＳＣＫ内の立ち下がりエッジ１５７が、トリガ・パルス１５８内の立ち上がりエッジとして現れる前に３つのゲート、すなわちＯＲ−ゲート３４、第３のＮＡＮＤ−ゲート３５及びＡＮＤ−ゲート３７を通過するのに対し、セット信号Ｓ＼内の立ち上がりエッジとして現れる前に２つのゲート、すなわち第２のインバータ１２１及び第１の３入力ＯＲ−ゲート１２２のみを通過するようにすることで達成される。クロック・ゲート信号ＣＧが高の場合には、クロック信号ＣＫは、システム・クロック信号ＳＣＫ内に立ち下がりエッジ１５７が生じたときに、常に高から低に遷移し、したがって、クロック信号ＣＫのネガティブ遷移は、システム・クロック信号ＳＣＫのネガティブ遷移と同時に生じる。したがって、クロック・ゲーティング回路１１６は、クロック・ゲート信号ＣＧが高のときにはネガティブ・エッジ・モードであり、クロック・ゲート信号ＣＧが低のときにはアイドル・モードである。
【０１０７】
図１５に示されるパルス発生器１１７の第２の実施形態は、図１３に示される第１の実施形態に対する改良点を有する。これは、２つのＡＮＤ−ゲート１４１、１４２と、４つのＮＡＮＤ−ゲート１４３、１４４、１４５、１４６と、ＮＯＲ−ゲート１４７と、ＯＲ−ゲート１４８とを含む。端子及び外部信号は、図１３と等しく名称及び／又は番号が付けられる。第１のＮＡＮＤ−ゲート１４３の第１の入力は、立ち上がりエッジ・クロック制御信号ＣＣＲを立ち上がりエッジ・クロック制御入力１３８から受信するように接続され、第２の入力は、パルス・ゲート信号ＰＧをゲート入力１４０から受信するように接続される。第１のＡＮＤ−ゲート１４１の第１の入力は、システム・クロック信号ＳＣＫをシステム・クロック入力１３６から受信するように接続され、第２の入力は、パルス・ゲート信号ＰＧをゲート入力１４０から受信するように接続される。第２のＡＮＤ−ゲート１４２の第１の入力は、立ち下がりエッジ・クロック制御信号ＣＣＦを立ち下がりエッジ・クロック制御入力１３９から受信するように接続され、第２の入力は、パルス・ゲート信号ＰＧをゲート入力１４０から受信するように接続される。ＮＯＲ−ゲート１４７の第１の入力は、立ち上がりエッジ・クロック・イネーブル信号ＣＲＥ＼を第１のＮＡＮＤ−ゲート１４３から受信するように接続され、第２の入力は、ゲーティングされたシステム・クロック信号ＳＣＧを第１のＡＮＤ−ゲート１４１から受信するように接続される。第２のＮＡＮＤ−ゲート１４４の第１の入力は、立ち下がりエッジ・クロック・イネーブル信号ＣＦＥを第２のＡＮＤ−ゲート１４２から受信するように接続され、第２の入力は、ゲーティングされたシステム・クロック信号ＳＣＧを第１のＡＮＤ−ゲート１４１から受信するように接続される。第３のＮＡＮＤ−ゲート１４５の第１の入力は、立ち上がりエッジ・ゲート信号ＣＲＧをＮＯＲ−ゲート１４７から受信するように接続され、第２の入力は、ゲーティングされたシステム・クロック信号ＳＣＧを第１のＡＮＤ−ゲート１４１から受信するように接続される。ＯＲ−ゲート１４８の第１の入力は、立ち下がりエッジ・ゲート信号ＣＦＧ＼を第２のＮＡＮＤ−ゲート１４４から受信するように接続され、第２の入力は、ゲーティングされたシステム・クロック信号ＳＣＧを第１のＡＮＤ−ゲート１４１から受信するように接続される。第４のＮＡＮＤ−ゲート１４６の第１の入力は、立ち上がりエッジ・パルス信号ＣＲＰ＼を第３のＮＡＮＤ−ゲート１４５から受信するように接続され、第２の入力は、立ち下がりエッジ・パルス信号ＣＦＰ＼をＯＲ−ゲート１４８から受信するように接続され、出力は、トリガ信号Ｔをトリガ出力１３７に提供するように接続される。
【０１０８】
パルス発生器１１７の第２の実施形態は、図１５と、図１６に示される例示的信号とを参照して説明される。図１６において、クロック制御信号ＣＣＲ、ＣＣＦ、システム・クロック信号ＳＣＫ、及びクロック・ゲート信号ＣＧは、図１４に示される対応する信号と同じである。ブラックボックスとして見ると、パルス発生器１１７の第２の実施形態は第１の実施形態と同様に機能し、それにより、実質的に同じ時間にトリガ・パルス１５８を提供する。しかしながら、内部的には、第２の実施形態の挙動は第１の実施形態の挙動とは異なる。
【０１０９】
立ち上がりエッジ・クロック制御信号ＣＣＲが低の場合には、立ち上がりエッジ・クロック・イネーブル信号ＣＲＥ＼が高にされ、立ち上がりエッジ・ゲート信号ＣＲＧが低にされ、立ち上がりエッジ・パルス信号ＣＲＰ＼が高にされるので、パルス発生器１１７の上部分岐４０によってトリガ信号Ｔ内のトリガ・パルス１５８を生成することが防がれる。立ち下がりエッジ・クロック制御信号ＣＣＦが低の場合には、立ち下がりエッジ・クロック・イネーブル信号ＣＦＥは低にされ、立ち下がりエッジ・ゲート信号ＣＦＧ＼は高にされ、立ち下がりエッジ・パルス信号ＣＦＰ＼は高にされるので、パルス発生器１１７の下部分岐４１によってトリガ・パルス１５８を生成することが防がれる。これらの場合には、それぞれの反対の分岐４１、４０は、それぞれ立ち下がりエッジ・パルス信号ＣＦＰ＼又は立ち上がりエッジ・パルス信号ＣＲＰ＼が一時的に低にされることによって、トリガ・パルス１５８を生成することができる。クロック・ゲート信号ＣＧ、したがってパルス・ゲート信号ＰＧが低の場合、立ち上がりエッジ・クロック・イネーブル信号ＣＲＥ＼は高にされ、立ち下がりエッジ・クロック・イネーブル信号ＣＦＥは低にされるので、両方の分岐４０、４１がトリガ・パルス１５８を生成することが防がれる。
【０１１０】
上部分岐４０は、立ち上がりエッジ・クロック制御信号ＣＣＲ及びクロック・ゲート信号ＣＧが両方とも高であるときにシステム・クロック信号ＳＣＫ内に立ち上がりエッジ１５６が生じた場合、例えば時間ｔ２において、トリガ・パルス１５８を生成する。システム・クロック信号ＳＣＫ内の立ち上がりエッジ１５６に先立って、立ち上がりエッジ・クロック制御信号ＣＣＲ及びクロック・ゲート信号ＣＧの高レベル、並びにシステム・クロック信号ＳＣＫの低レベルが、立ち上がりエッジ・クロック・イネーブル信号ＣＲＥ＼を低にさせ、ゲーティングされたシステム・クロック信号ＳＣＧを低にさせ、立ち上がりエッジ・ゲート信号ＣＲＧを高にさせ、立ち上がりエッジ・パルス信号ＣＲＰ＼を高にさせる。クロック・ゲート信号ＣＧが高なので、システム・クロック信号ＳＣＫ内の立ち上がりエッジ１５６は、第１のＡＮＤ−ゲート１４１を通って伝搬し、それにより、ゲーティングされたシステム・クロック信号ＳＣＧ内に立ち上がりエッジ１５９を生じさせる。ゲーティングされたシステム・クロック信号ＳＣＧ内の立ち上がりエッジ１５９は、ＮＯＲ−ゲート１４７を通って伝搬し、それにより、立ち上がりエッジ・ゲート信号ＣＲＧ内に立ち下がりエッジ１６０を生じさせる。ＮＯＲ−ゲート１４７内の伝搬遅延により、立ち上がりエッジ・ゲート信号ＣＲＧ内の立ち下がりエッジ１６０は、ゲーティングされたシステム・クロック信号ＳＣＧ内の立ち上がりエッジ１５９よりも後に第３のＮＡＮＤ−ゲート１４５に到達する。したがって、第３のＮＡＮＤ−ゲート１４５は、立ち上がりエッジ・パルス信号ＣＲＰ＼内に短い低パルス１６１を生成し、これが、トリガ信号Ｔ内にトリガ・パルス１５８を生じさせる。
【０１１１】
立ち上がりエッジ・クロック制御信号ＣＣＲ及びクロック・ゲート信号ＣＧが両方とも高のときにシステム・クロック信号ＳＣＫ内に立ち下がりエッジ１５７が生じた場合、例えば時間ｔ６において、システム・クロック信号ＳＣＫ内の立ち下がりエッジ１５７は、第３のＮＡＮＤ−ゲート１４５を通って同様に伝搬するが、立ち上がりエッジ・ゲート信号ＣＲＧは、以前のゲーティングされたシステム・クロック信号ＳＣＧの高レベルに起因して、今は低であり、ゲーティングされたクロック信号ＳＣＧが低になった後までは高にならないので、第３のＮＡＮＤ−ゲート１４５は立ち上がりエッジ・パルス信号ＣＲＰ＼の高レベルを保持する。したがって、パルス発生器１１７の上部分岐４０は、システム・クロック信号ＳＣＫ内に立ち下がりエッジ１５７が生じたときには、トリガ・パルス１５８を生成しない。
【０１１２】
立ち上がりエッジ・クロック制御信号ＣＣＲ及びシステム・クロック信号ＳＣＫが両方とも高のときにクロック・ゲート信号ＣＧが高になった場合、例えば、時間ｔ９の直前において、立ち上がりエッジ・クロック・イネーブル信号ＣＲＥ＼は低にされ、ゲーティングされたシステム・クロック信号ＳＣＧはほぼ同時に高にされる。立ち上がりエッジ・ゲート信号ＣＲＧ内のグリッチを防止するために、第１のＮＡＮＤ−ゲート１４３内の伝搬遅延は、第１のＡＮＤ−ゲート１４１内の伝搬遅延よりも大きくなるような大きさとされる。したがって、立ち上がりエッジ・クロック・イネーブル信号ＣＲＥ＼が低になる前にゲーティングされたシステム・クロック信号ＳＣＧが高になることが保証されるので、ＮＯＲ−ゲート１４７は、立ち上がりエッジ・ゲート信号ＣＲＧの低レベルを保持し、それによって望まれないトリガ・パルス１５８の生成が防止される。
【０１１３】
同様に、立ち上がりエッジ・クロック制御信号ＣＣＲ及びシステム・クロック信号ＳＣＫが両方とも高のときにクロック・ゲート信号ＣＧが低になった場合、例えば時間ｔ３において、ゲーティングされたシステム・クロック信号ＳＣＧは低にされ、立ち上がりエッジ・クロック・イネーブル信号ＣＲＥ＼はほぼ同時に高にされる。第１のＮＡＮＤ−ゲート１４３、第１のＡＮＤ−ゲート１４１及びＮＯＲ−ゲート１４７内の伝搬遅延は、立ち上がりエッジ・クロック・イネーブル信号ＣＲＥ＼が高になる前、したがってまた立ち上がりエッジ・ゲート信号ＣＲＧが高になる前に、ゲーティングされたシステム・クロック信号ＳＣＧが低になること保証する。したがって、第３のＮＡＮＤ−ゲート１４５は、立ち上がりエッジ・パルス信号ＣＲＰ＼の高レベルを保持し、それにより、所望されないトリガ・パルス１５８の生成が防止される。
【０１１４】
下部分岐４１は、立ち下がりエッジ・クロック制御信号ＣＣＦ及びクロック・ゲート信号ＣＧが両方とも高であるときにシステム・クロック信号ＳＣＫ内に立ち下がりエッジ１５７が生じた場合、例えば時間ｔ６において、トリガ・パルス１５８を生成する。システム・クロック信号ＳＣＫ内の立ち下がりエッジ１５７に先立って、立ち下がりエッジ・クロック制御信号ＣＣＦ及びクロック・ゲート信号ＣＧの高レベル、並びにシステム・クロック信号ＳＣＫの高レベルが、立ち下がりエッジ・クロック・イネーブル信号ＣＦＥを高にさせ、ゲーティングされたシステム・クロック信号ＳＣＧを高にさせ、立ち下がりエッジ・ゲート信号ＣＦＧ＼を低にさせ、立ち下がりエッジ・パルス信号ＣＦＰ＼を高にさせる。クロック・ゲート信号ＣＧが高なので、システム・クロック信号ＳＣＫ内の立ち下がりエッジ１５７は、第１のＡＮＤ−ゲート１４１を通って伝搬し、それにより、ゲーティングされたシステム・クロック信号ＳＣＧ内に立ち下がりエッジ１６２を生じさせる。ゲーティングされたシステム・クロック信号ＳＣＧ内の立ち下がりエッジ１６２は、第２のＮＡＮＤ−ゲート１４４を通って伝搬し、それにより、立ち下がりエッジ・ゲート信号ＣＦＧ＼内に立ち上がりエッジ１６３を生じさせる。第２のＮＡＮＤ−ゲート１４４内の伝搬遅延により、立ち下がりエッジ・ゲート信号ＣＦＧ＼内の立ち上がりエッジ１６３は、ゲーティングされたシステム・クロック信号ＳＣＧ内の立ち下がりエッジ１６２よりも後にＯＲ−ゲート１４８に到達するしたがって、ＯＲ−ゲート１４８は、立ち下がりエッジ・パルス信号ＣＦＰ＼内に短い低パルス１６４を生成し、これが、トリガ信号Ｔ内にトリガ・パルス１５８を生じさせる。
【０１１５】
立ち下がりエッジ・クロック制御信号ＣＣＦ及びクロック・ゲート信号ＣＧが両方とも高のときに、システム・クロック信号ＳＣＫ内に立ち上がりエッジ１５６が生じた場合には、例えば時間ｔ２において、システム・クロック信号ＳＣＫ内の立ち上がりエッジ１５６は、ＯＲ−ゲート１４８を通って同様に伝搬するが、立ち下がりエッジ・ゲート信号ＣＦＧ＼は、以前のゲーティングされたシステム・クロック信号ＳＣＧの低レベルに起因して、今は高であり、ゲーティングされたシステム・クロック信号ＳＣＧが高になった後までは低にならないので、ＯＲ−ゲート１４８は立ち下がりエッジ・パルス信号ＣＦＰ＼の高レベルを保持する。したがって、パルス発生器１１７の下部分岐４１は、システム・クロック信号ＳＣＫ内に立ち上がりエッジ１５６が生じたときには、トリガ・パルス１５８を生成しない。
【０１１６】
立ち下がりエッジ・クロック制御信号ＣＣＦ及びシステム・クロック信号ＳＣＫが両方とも高のときにクロック・ゲート信号ＣＧが低になった場合、例えば、時間ｔ３において、立ち下がりエッジ・クロック・イネーブル信号ＣＦＥは低にされ、それにより立ち下がりエッジ・ゲート信号ＣＦＧ＼は高にされ、ゲーティングされたシステム・クロック信号ＳＣＧはほぼ同時に低にされる。立ち下がりエッジ・パルス信号ＣＦＰ＼内のグリッチを防止するために、第１のＡＮＤ−ゲート１４１内の伝搬遅延は、第２のＡＮＤ−ゲート１４２及び第２のＮＡＮＤ−ゲート１４４内の複合遅延よりも大きくなるような大きさとされる。したがって、ゲーティングされたシステム・クロック信号ＳＣＧが低になる前に立ち下がりエッジ・ゲート信号ＣＦＧ＼が高になることが保証されるので、ＯＲ−ゲート１４８は、立ち下がりエッジ・パルス信号ＣＦＰ＼の高レベルを保持し、それにより、望まれないトリガ・パルス１５８の生成が防止される。
【０１１７】
同様に、立ち下がりエッジ・クロック制御信号ＣＣＦ及びシステム・クロック信号ＳＣＫが両方とも高のときにクロック・ゲート信号ＣＧが高になった場合、例えば時間ｔ９の直前において、立ち下がりエッジ・クロック・イネーブル信号ＣＦＥ及びゲーティングされたシステム・クロック信号ＳＣＧはほぼ同時に高にされ、それにより立ち下がりエッジ・ゲート信号ＣＦＧ＼は低にされる。第２のＮＡＮＤ−ゲート１４４内の伝搬遅延は、立ち下がりエッジ・ゲート信号ＣＦＧ＼が低になる前にゲーティングされたシステム・クロック信号ＳＣＧが高になることを保証する。したがって、ＯＲ−ゲート１４８は、立ち下がりエッジ・パルス信号ＣＦＰ＼の高レベルを保持し、それにより、所望されないトリガ・パルス１５８の生成が防止される。
【０１１８】
図１３に示されるパルス発生器１１７の第１の実施形態においては、システム・クロック信号ＳＣＫは、４つのゲート入力、すなわち、ＮＯＲ−ゲート３１の入力、第１及び第２のＮＡＮＤ−ゲート３２、３３の入力、並びにＯＲ−ゲート３４の入力で受信される。図１５に示されるパルス発生器１１７の第２の実施形態においては、システム・クロック信号ＳＣＫは、ただ１つのゲート入力、すなわち、第１のＡＮＤ−ゲート１４１の入力で受信される。したがって、パルス発生器１１７の第２の実施形態は、パルス発生器１１７の第１の実施形態よりも、外部クロック生成回路（図示せず）にかかる負荷が少ない。したがって、この第２の実施形態は、第１の実施形態よりも低い電力消費を可能にし、より高速のシステム・クロック信号ＳＣＫの使用を可能にし、このことは、それぞれのパルス発生器１１７を組み入れた本発明によるクロック・ゲーティング回路１１６にも当てはまる。パルス発生器１１７の第２の実施形態において、システム・クロック信号ＳＣＫのゲーティングは、入力側、すなわち第１のＡＮＤ−ゲート１４１によって行われるので、クロック・ゲート信号ＣＧの低相の間に切り換えられる信号は、ゲーティングが出力側、すなわちＡＮＤ−ゲート３７によって行われるパルス発生器１１７の第１の実施形態よりも少ない。このことが、パルス発生器１１７及びクロック・ゲーティング回路１１６における電力消費をさらに削減する。
【０１１９】
フリップフロップ１１８は、エッジ・トリガ型フリップフロップの代わりにレベル制御型ラッチを用いて実装することができるが、この場合には、トリガ信号Ｔ内でのトリガ・パルス１５８の持続時間は、トリガ・パルス１５８毎に記憶素子１１８、１２０がクロック信号ＣＫを１回だけトグルすることを保証するような大きさとされる。より具体的には、各トリガ・パルス１５８は、インバータ１２０を通ってラッチ１１８のデータ入力１３１まで伝搬するトリガ・パルス１５８のリーディング・エッジによって生じるクロック信号ＣＫ内のレベル変化の前に、終了しなければならない。そうしなければ、インバータ１２０を通るフィードバックが、トリガ・パルス１５８毎にクロック信号ＣＫ内で１回より多い遷移を引き起こすことになる。
【０１２０】
上述したようなＤＥＴ回路の使用が望ましくない用途においても、低電力消費の記憶セル、及びスキャン・テストを容易にする手段がなお必要とされている。以下で説明するＳＥＴ記憶セルは、この目的及び他の目的を満たす。ＳＥＴ記憶セル１６５の実施形態を図１７に示す。これは、スイッチ１６６と、記憶素子１６７と、２つのＮＡＮＤ−ゲート１６８、１６９と、反転ＸＯＲ−ゲート１７０と、データ入力端子１７１と、テスト入力端子１７２と、テスト制御端子１７３と、クロック端子１７４と、データ出力端子１７５とを有する。スイッチ１６６は、３つの入力１７６、１７７、１７８と、データ制御入力１７９と、テスト制御入力１８０と、出力１８４とを有する。スイッチ１６６は、制御入力１７９、１８０で受信した信号に応答して、入力１７６、１７７、１７８のうちの１つを選択的に出力１８４に接続するように構成される。スイッチ１６６は、能動出力ドライバを含み、例えば、バッファ又がその後に続く電子スイッチとして、又はマルチプレクサとして実装することができる。記憶素子は、記憶入力１８１、記憶出力１８２及び記憶制御入力１８３を備えた、従来のレベル制御型ラッチである。記憶素子１６７は、記憶制御入力１８３に低レベルが印加されているときにデータ転送状態にあり、それ以外のときにはデータ保持状態にあるように構成される。データ転送状態において、記憶出力１８２のレベルは記憶入力１８１のレベルに従う。データ保持状態において、記憶素子１６７は、記憶入力１８１のレベルにかかわらず、記憶出力１８２のレベルを保持する。反転ＸＯＲ−ゲート１７０は、入力における信号レベルが等しいときにはその出力に高信号を提供し、それ以外のときには低信号を提供する。
【０１２１】
スイッチ１６６の第１の入力１７６は、記憶入力信号ＳＩＮをスイッチ１６６の出力１８４から受信するように接続される。スイッチ１６６の第２の入力１７７は、データ入力信号ＤＩＮをデータ入力端子１７１から受信するように接続される。スイッチ１６６の第３の入力１７８は、テスト入力信号ＴＩＮをテスト入力端子１７２から受信するように接続される。スイッチ１６６のデータ制御入力１７９は、記憶制御信号ＳＣを第１のＮＡＮＤ−ゲート１６８から受信するように接続される。スイッチ１６６のテスト制御入力１８０は、テスト制御信号ＴＥＳＴをテスト制御端子１７３から受信するように接続される。記憶素子１６７の記憶入力１８１は、記憶入力信号ＳＩＮをスイッチ１６６の出力１８４から受信するように接続される。記憶素子１６７の記憶出力１８２は、データ出力信号ＤＯＵＴをデータ出力端子１７５に提供するように接続される。記憶制御入力１８３は、記憶制御信号ＳＣを第１のＮＡＮＤ−ゲート１６８から受信するように接続される。第１のＮＡＮＤ−ゲート１６８の第１の入力は、クロック信号ＣＫをクロック端子１７４から受信するように接続され、第２の入力は、クロック・イネーブル信号ＣＥを第２のＮＡＮＤ−ゲート１６９から受信するように接続される。第２のＮＡＮＤ−ゲート１６９の第１の入力は、記憶制御信号ＳＣを第１のＮＡＮＤ−ゲート１６８から受信するように接続され、第２の入力は、ゲート信号ＧＡＴＥ＼を反転ＸＯＲ−ゲート１７０から受信するように接続される。反転ＸＯＲ−ゲートの第１の入力は、記憶入力信号ＳＩＮをスイッチ１６６の出力１８４から受信するように接続され、第２の入力はデータ出力信号ＤＯＵＴを記憶素子１６７の記憶出力１８２から受信するように接続される。
【０１２２】
ＳＥＴ記憶セル２６５の機能は、図１と、図１８に示す例示的信号を参照して説明される。外部回路（図示せず）が、データ入力信号ＤＩＮをデータ入力端子１７１に供給し、クロック信号ＣＫをクロック入力端子１７４に供給する。クロック信号ＣＫは、交番信号であり、立ち上がりエッジ１８５及び立ち下がりエッジ１８６を有すると共に、連続するエッジ１８５と１８６との間に高相又は低相を有する。クロック信号ＣＫは、約５０パーセントのデューティー・サイクルを有する。データ入力信号ＤＩＮは、ランダムに変化するが、クロック信号ＣＫの遷移１８５、１８６の間、並びにクロック信号ＣＫの高相の間は安定なレベルを有する。
【０１２３】
スイッチ１６６は、以下のように動作する。記憶制御信号ＳＣのレベルと等しいデータ制御入力１７９のレベルが低のとき、スイッチ１６６は、第１の入力１７６を出力１８４に接続し、これにより記憶入力信号ＳＩＮのレベルを出力ドライバによって保持する。記憶制御信号ＳＣが高のとき、該スイッチ１６６は、テスト制御入力で受信する信号に応じて、したがってテスト制御信号ＴＥＳＴに応じて、第２の入力１７７又は第３の入力１７８を出力１８４に接続する。図１８では、この状況において、スイッチ１６６が第２の入力１７７を出力１８４に接続させるようなテスト制御信号ＴＥＳＴが印加されているものと仮定する。したがって、記憶入力信号ＳＩＮは、記憶制御信号ＳＣが高のときにはデータ入力信号ＤＩＮに従う。出力１８４から第１の入力１７６への信号フィードバックにより、スイッチ１６６の機能は、データ入力を２つの信号ソース間で切り換えることを可能にする、ビルトイン・マルチプレクサを備えた従来のレベル制御型ラッチの機能と同様である。
【０１２４】
図１８に示す時間ｔ１において、ロック信号ＣＫ内で立ち上がりエッジ１８５が生じる直前に、外部回路は、データ入力信号ＤＩＮを低レベルに切り換えている。データ出力信号ＤＯＵＴはまだ高のままなので、これにより反転ＸＯＲ−ゲート１７０はゲート信号ＧＡＴＥ＼を低に切り換え、それがクロック・イネーブル信号ＣＥを高にさせる。時間ｔ１において開始するクロック信号ＣＫの高相により、第１のＮＡＮＤ−ゲート１６８は記憶制御信号ＳＣを低に切り換え、これにより、スイッチ１６６は記憶入力信号ＳＩＮを低レベルに保持し、記憶素子１６７はデータ転送状態になり、したがって、低レベルをデータ出力信号ＤＯＵＴに伝搬する。これにより、データ入力信号ＤＩＮとデータ出力信号ＤＯＵＴとは互いに等しくなるので、反転ＸＯＲ−ゲート１７０はゲート信号ＧＡＴＥ＼を高に切り換える。しかしながら、記憶制御信号ＳＣの低レベルは、第２のＮＡＮＤ−ゲート１６９にクロック・イネーブル信号ＣＥを保持させ、最終的に第１のＮＡＮＤ−ゲート１６８に記憶制御信号ＳＣを低に保持させる。その後の時間ｔ２で開始するクロック信号ＣＫの低相は、記憶制御信号ＳＣを高にさせ、これにより記憶素子１６７はデータ保持状態になり、データ出力信号ＤＯＵＴの低レベルを保持する。記憶制御信号ＳＣの高レベルは、さらに、スイッチ１６６が第２の入力１７７を出力１８４に接続するようにさせるので、記憶入力信号ＳＩＮはデータ入力信号ＤＩＮに従うことになる。これは時間ｔ３まで続き、ここで外部回路はデータ入力信号ＤＩＮを再び切り換え、したがってＳＥＴ記憶セル１６５は上記の動作を繰り返すが、ただし、データ入力信号ＤＩＮ、記憶入力信号ＳＩＮ及びデータ出力信号ＤＯＵＴのレベルは反転する。
【０１２５】
例えば時間ｔ４、ｔ５及びｔ６において、データ入力信号ＤＩＮとデータ出力信号ＤＯＵＴのレベルは互いに等しく、これはゲート信号ＧＡＴＥ＼を高にさせる。記憶制御信号ＳＣも高なので、クロック・イネーブル信号ＣＥは低にされ、したがって第１のＮＡＮＤ−ゲート１６８は、クロック信号ＣＫのレベルにかかわらず記憶制御信号ＳＣの高レベルを保持する。したがって、時間ｔ４で生じる立ち上がりエッジ１８５は、ＳＥＴ記憶セル１６５内の信号レベルにいかなる変化も生じさせない。それゆえ、ＳＥＴ記憶セル１６５はデータ入力信号ＤＩＮとデータ出力信号ＤＯＵＴのレベルが互いに等しいときには、いかなる内部信号も切り換えない。これにより、ＳＥＴ記憶セル１６５の電力消費を削減することができる。このことが、ＳＥＴ記憶セル１６５の電力消費をさらに削減する。
【０１２６】
ＳＥＴ記憶セル１６５は、テスト制御信号ＴＥＳＴを印加することによって通常モードからテスト・モードに切り換え可能であることにより、スキャン・テストをサポートし、このテスト制御信号ＴＥＳＴは、スイッチ１６６に第３の入力１７８を出力１８４に接続させ、したがって記憶制御信号ＳＣが高のときに記憶入力信号ＳＩＮがテスト入力信号ＴＩＮに従うようにさせる。したがって、ＳＥＴ記憶セル１６５は、図３に示されるＤＥＴ記憶セル１に関して上述したのと同様に、周囲回路のスキャン・テストにおいて用いることができる。
【０１２７】
上述したようなスキャン・テストは、実行が簡単であり、かつ、ＳＥＴ記憶セル１６５及び周囲回路のほぼ全ての回路部分をカバーすることができる。上述のスキャン・テスト・シーケンスのステップは、既存のテスト装置の一部として自動的に実行することができる。さらに、全ての回路部分がテストに関与しているので、ＳＥＴ記憶セル１６５のほぼ全ての回路部分を上述のスキャン・テスト・シーケンスを用いてテストすることができる。本発明のＳＥＴ記憶セル１６５は、したがって、それ自体の広範囲なテストを可能にし、かつ、スキャン・テストをサポートする。
【０１２８】
本発明の真意及び範囲から逸脱することなく、説明したいずれの信号及び／又は対応する回路コンポーネントの極性も、例えば、回路コンポーネント間の協調性を高めるため、又は接続された回路における反転論理レベルにこれらを適合させるために、反転させることができることが、当業者には自明であろう。このことは、上述及び図中の信号及び回路のいずれか及び全てに適用される。例えば、本発明による記憶セル１内に含まれる記憶素子６は、反転記憶素子として実装することができ、これは、記憶素子６がデータ転送状態にあるとき、データ出力信号ＤＯＵＴがデータ入力信号ＤＩＮの否定に等しいことを意味する。この場合、記憶制御信号ＳＣ内の制御パルス１５、１６の始動の終止のための条件及びディスエーブルのための条件は、データ入力信号ＤＩＮのレベルとは異なるデータ出力信号ＤＯＵＴのレベルに対して逆転させなければならないことは明白である。
【０１２９】
さらに、本発明の真意及び範囲から逸脱することなく、信号は、言及された端子から直接受信することもでき、又は、介在するバッファ、インバータ、論理ゲート、トランジスタなどのような受動回路又は能動回路を介して間接的に受信することもできる。
【０１３０】
本発明は、独立請求項の特徴によって定義される。好ましい実施形態は、従属請求項で定義される。請求項中のいずれの参照番号も、その範囲を限定しないことが意図される。
【０１３１】
いくつかの好ましい実施形態を上で示したが、本発明はそれらに限定されるものではなく、以下の特許請求の範囲で定義される主題の範囲内のその他の方式で具体化することができることが強調されるべきである。例えば、説明した実施形態の特徴を任意に組み合わせることができる。
【符号の説明】
【０１３２】
１：記憶セル
２：データ入力端子
３：データ出力端子
４：クロック端子
５、１１７：パルス発生器
６、１１８、１２０：記憶素子
７：記憶入力
９：記憶出力
１０：入力回路
１３、１４：立ち上がり及び立ち下がりクロック信号エッジ
１５、１６：立ち上がり及び立ち下がりエッジ制御パルス
１７：リーディング・エッジ
１８：トレーリング・エッジ
２０：テスト入力端子
２１：テスト制御端子
２２、２３：トリガ制御端子
２４：スイッチ
２６、２７：トリガ制御入力
１１６：クロック・ゲーティング回路
１２５：システム・クロック端子
１２６、１２７：クロック制御端子
１２８：クロック・ゲート端子
１３０：クロック出力端子
１３２：データ出力
１３８、１３９：クロック制御入力
１５６、１５７：立ち上がり及び立ち下がりシステム・クロック信号エッジ
１５８：トリガ・パルス
ＣＣＲ、ＣＣＦ：クロック制御信号
ＣＫ：クロック信号
ＤＩＮ：データ入力信号
ＤＯＵＴ：データ出力信号
ＧＣＫ：ゲーティングされたクロック信号
ＳＣ：記憶制御信号
ＳＣＫ：システム・クロック信号
ＴＣＲ、ＴＣＦ：トリガ制御信号
【図１】
2012521700.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
2012521700.tif 000023
2012521700.tif 000024
2012521700.tif 000025