【手続補正書】
【提出日】平成23年9月22日(2011.9.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１ｐＭＯＳトランジスタ、第１ｎＭＯＳトランジスタ、第２ｐＭＯＳトランジスタおよび第２ｎＭＯＳトランジスタを有する半導体装置であって、
半導体基板と、
前記半導体基板に形成された第１ｐ型不純物領域と、
前記半導体基板に形成された第２ｐ型不純物領域と、
前記半導体基板に形成された第１ｎ型不純物領域と、
前記半導体基板に形成された第２ｎ型不純物領域と、
前記半導体基板上に形成された第１ゲート電極と、
前記半導体基板上に形成された第２ゲート電極と、
前記第１ｐ型不純物領域上、前記第１ｎ型不純物領域上、前記第２ｐ型不純物領域上、前記第２ｎ型不純物領域上、前記第１ゲート電極上および前記第２ゲート電極上に形成された絶縁層とを備え、
前記第１ゲート電極は第１箇所および第２箇所を有し、
前記第２ゲート電極は第３箇所および第４箇所を有し、
前記第１ｐＭＯＳトランジスタおよび前記第１ｎＭＯＳトランジスタのゲート長方向において、前記第１箇所の長さは前記第２箇所の長さよりも小さく、
前記第２ｐＭＯＳトランジスタおよび前記第２ｎＭＯＳトランジスタのゲート長方向において、前記第３箇所の長さは前記第４箇所の長さよりも小さく、
前記第１ゲート電極は、前記第１ｐＭＯＳトランジスタおよび前記第１ｎＭＯＳトランジスタで共有されており、
前記第２ゲート電極は、前記第２ｐＭＯＳトランジスタおよび前記第２ｎＭＯＳトランジスタで共有されており、
前記第１ｐＭＯＳトランジスタは、前記第１ｐ型不純物領域および前記第１ゲート電極の前記第２箇所を有し、
前記第１ｎＭＯＳトランジスタは、前記第１ｎ型不純物領域および前記第１ゲート電極の前記第２箇所を有し、
前記第２ｐＭＯＳトランジスタは、前記第２ｐ型不純物領域および前記第２ゲート電極の前記第４箇所を有し、
前記第２ｎＭＯＳトランジスタは、前記第２ｎ型不純物領域および前記第２ゲート電極の前記第４箇所を有し、
前記絶縁層には、前記第１ゲート電極の前記第１箇所および前記第２ｐ型不純物領域に到達する第１シェアードコンタクトホールと、前記第２ゲート電極の前記第３箇所および前記第１ｐ型不純物領域に到達する第２シェアードコンタクトホールとが形成されていることを特徴とする半導体装置。
【請求項２】
前記第１ゲート電極の前記第１箇所は、第１側壁および前記第１側壁と反対側の第２側壁を有し、
前記第１ゲート電極の前記第２箇所は、第３側壁および前記第３側壁と反対側の第４側壁を有し、
平面視において、前記第２側壁は前記第４側壁と同一直線上に位置しており、
平面視において、前記第１側壁は前記第３側壁の仮想延長線よりも前記第２側壁側にずれて位置していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２ゲート電極の前記第３箇所は、第５側壁および前記第５側壁と反対側の第６側壁を有し、
前記第２ゲート電極の前記第４箇所は、第７側壁および前記第７側壁と反対側の第８側壁を有し、
平面視において、前記第６側壁は前記第８側壁と同一直線上に位置しており、
平面視において、前記第５側壁は前記第７側壁の仮想延長線よりも前記第６側壁側にずれて位置していることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１ｐＭＯＳトランジスタ、前記第１ｎＭＯＳトランジスタ、前記第２ｐＭＯＳトランジスタおよび前記第２ｎＭＯＳトランジスタは、ＳＲＡＭを構成していることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は、半導体装置に関し、特に、ゲート電極層と不純物領域との双方に達するシェアードコンタクトホールを有する半導体装置に関するものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、シェアードコンタクトホールの開口不良を抑制できる半導体装置を提供することである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
本実施の形態の半導体装置は、第１ｐＭＯＳトランジスタ、第１ｎＭＯＳトランジスタ、第２ｐＭＯＳトランジスタおよび第２ｎＭＯＳトランジスタを有する半導体装置であって、半導体基板と、半導体基板に形成された第１ｐ型不純物領域と、半導体基板に形成された第２ｐ型不純物領域と、半導体基板に形成された第１ｎ型不純物領域と、半導体基板に形成された第２ｎ型不純物領域と、半導体基板上に形成された第１ゲート電極と、半導体基板上に形成された第２ゲート電極と、第１ｐ型不純物領域上、第１ｎ型不純物領域上、第２ｐ型不純物領域上、第２ｎ型不純物領域上、第１ゲート電極上および第２ゲート電極上に形成された絶縁層とを備えている。第１ゲート電極は第１箇所および第２箇所を有している。第２ゲート電極は第３箇所および第４箇所を有している。第１ｐＭＯＳトランジスタおよび第１ｎＭＯＳトランジスタのゲート長方向において、第１箇所の長さは第２箇所の長さよりも小さい。第２ｐＭＯＳトランジスタおよび第２ｎＭＯＳトランジスタのゲート長方向において、第３箇所の長さは第４箇所の長さよりも小さい。第１ゲート電極は、第１ｐＭＯＳトランジスタおよび第１ｎＭＯＳトランジスタで共有されている。第２ゲート電極は、第２ｐＭＯＳトランジスタおよび第２ｎＭＯＳトランジスタで共有されている。第１ｐＭＯＳトランジスタは、第１ｐ型不純物領域および第１ゲート電極の第２箇所を有している。第１ｎＭＯＳトランジスタは、第１ｎ型不純物領域および第１ゲート電極の第２箇所を有している。第２ｐＭＯＳトランジスタは、第２ｐ型不純物領域および第２ゲート電極の第４箇所を有している。第２ｎＭＯＳトランジスタは、第２ｎ型不純物領域および第２ゲート電極の第４箇所を有している。絶縁層には、第１ゲート電極の第１箇所および第２ｐ型不純物領域に到達する第１シェアードコンタクトホールと、第２ゲート電極の第３箇所および第１ｐ型不純物領域に到達する第２シェアードコンタクトホールとが形成されている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本実施の形態の半導体装置によれば、シェアードコンタクトホール形成時に開口不良が生じることを抑制することができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
負荷トランジスタＬＴ１は、１対のソース／ドレイン領域となる１対のｐ型不純物領域ＰＩＲ、ＰＩＲと、ゲート電極層ＧＥ１とを有している。１対のｐ型不純物領域ＰＩＲ、ＰＩＲの各々は、ｎ型ウェル領域ＮＷ内の半導体基板ＳＢの主表面に互いに間隔をあけて形成されている。ゲート電極層ＧＥ１は、１対のｐ型不純物領域ＰＩＲ、ＰＩＲに挟まれるチャネル形成領域ＣＨＮ１上にゲート絶縁層ＧＩを挟んで形成されている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
主に図５を参照して、上記の複数のコンタクトホールＣＨ１〜ＣＨ８およびシェアードコンタクトホールＳＣ１、ＳＣ２の各々の内部には導電層ＰＬ１（図５）が充填されている。層間絶縁層ＩＩ１上には、絶縁層ＢＬ１と層間絶縁層ＩＩ２とが順に積層して形成されている。ここで、絶縁層ＢＬ１は、たとえば窒化シリコン、炭化シリコン、炭酸化シリコン若しくは炭窒化シリコンよりなり、層間絶縁層ＩＩ２はたとえば酸化シリコンよりなる。この絶縁層ＢＬ１および層間絶縁層ＩＩ２には複数の貫通孔が形成されており、複数の貫通孔の各々の内部には複数の導電層（第１メタル層）ＣＬ１の各々が埋め込まれている。これら複数の導電層ＣＬ１により導電層パターンが構成されている。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正の内容】
【００８０】
次に、上記のゲート電極層を形成するためのフォトマスクの構成について説明する。
図２２は、本発明の実施の形態２における半導体装置を製造するために用いられるフォトマスクの構成を概略的に示す部分拡大平面図である。図２２を参照して、本実施の形態のフォトマスクの遮光部ＬＳ１は、平面視において互いに対向する一方側壁Ｅ１１、Ｅ１２Ａ、Ｅ１２Ｂと他方側壁Ｅ１３、Ｅ１４Ａ、Ｅ１４Ｂとを有している。平面視において、第２パターン部分ＬＳ１ｂの一方側壁Ｅ１２Ａが、第１パターン部分ＬＳ１ａの一方側壁Ｅ１１の仮想延長線Ｅ１１ａよりも他方側壁側Ｅ１３、Ｅ１４Ａ、Ｅ１４Ｂ側にずれて位置している。また平面視において、第２パターン部分ＬＳ１ｂの線幅（２×Ｗ１２）の中心線（Ｃ１２−Ｃ１２線）が、第１パターン部分ＬＳ１ａの線幅（２×Ｗ１１）の中心線（Ｃ１１−Ｃ１１線）に対して他方側壁Ｅ１３、Ｅ１４Ａ、Ｅ１４Ｂ側にずれて位置している。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００９０
【補正方法】変更
【補正の内容】
【００９０】
また第２パターン部ＬＳ１ｂの一方側壁Ｅ１２Ａは、その一方側壁Ｅ１２Ａよりも遮光部ＬＳ１の先端側に位置する第３パターン部ＬＳ１ｃの一方側壁Ｅ１２Ｂに対しても他方側壁Ｅ１４Ａ、Ｅ１４Ｂ側に退行している。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００９１
【補正方法】変更
【補正の内容】
【００９１】
また他方側壁Ｅ１４Ａは他方側壁Ｅ１３よりも一方側壁Ｅ１２Ａとは反対側にずれて位置している。また他方側壁Ｅ１４Ｂは他方側壁Ｅ１４Ａよりも一方側壁Ｅ１２Ａ、Ｅ１２Ｂとは反対側にずれて位置している。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１２４
【補正方法】変更
【補正の内容】
【０１２４】
検索部ＳＲは、Ｘ１セルに対応して設けられるＭＯＳトランジスタＴＱ１およびＴＱ２と、Ｙ１セルに対応して設けられるＭＯＳトランジスタＴＱ３およびＴＱ４とを含んでいる。ＭＯＳトランジスタＴＱ１およびＴＱ２は、マッチ線ＭＬと接地ノードとの間に直列に接続されている。ＭＯＳトランジスタＴＱ１のゲートは、Ｘ１セルの記憶ノードＮ２に結合されている。ＭＯＳトランジスタＴＱ２は、検索候補データビットＳＬをゲートに受けている。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１４１
【補正方法】変更
【補正の内容】
【０１４１】
検索部ＳＲにおいてはコンタクトホールＣＨ１１はｎＭＯＳトランジスタＴＱ１のソース／ドレイン領域ＮＩＲに達しており、コンタクトホールＣＨ１２はｎＭＯＳトランジスタＴＱ３のソース／ドレイン領域ＮＩＲに達している。またコンタクトホールＣＨ１３はｎＭＯＳトランジスタＴＱ２のゲート電極層ＧＥ５に達しており、コンタクトホールＣＨ１４はｎＭＯＳトランジスタＴＱ４のゲート電極層ＧＥ６に達している。またコンタクトホールＣＨ１５はｎＭＯＳトランジスタＴＱ２およびＴＱ４で共有されるソース／ドレイン領域ＮＩＲに達している。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１４４
【補正方法】変更
【補正の内容】
【０１４４】
検索部ＳＲにおいては、Ｘ１セルのコンタクトホールＣＨ２とコンタクトホールＣＨ１１とを電気的に接続するように導電層ＣＬ１が形成されている。またＸ２セルのコンタクトホールＣＨ２とコンタクトホールＣＨ１２とを電気的に接続するように導電層ＣＬ１が形成されている。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１５９
【補正方法】変更
【補正の内容】
【０１５９】
本発明は、ゲート電極層と不純物領域との双方に達するシェアードコンタクトホールを有する半導体装置に特に有利に適用され得る。