【手続補正書】
【提出日】平成21年2月16日(2009.2.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
駆動ゲートによって駆動される被駆動ゲートの遅延を算出する方法であって、前記駆動ゲートは、前記被駆動ゲートの接地または電源の電圧とは異なる接地または電源の電圧を有し、前記方法は、
前記被駆動ゲートおよびその駆動ゲートの前記電源および接地の電圧から調整電源電圧値を算出することと、
前記調整電源電圧値を、単一電圧パラメータとして、前記被駆動ゲートに関する事前に特徴付けられた遅延モデルへ適用することと、
を含む、前記方法。
【請求項２】
前記被駆動ゲートの前記遅延を、スリュー範囲の差異に従って調整することをさらに含む、請求項１に記載の方法。
【請求項３】
駆動ゲートに接続されている被駆動ゲートの少なくとも１つの遅延を算出するプロセスであって、
前記被駆動ゲートおよび駆動ゲートの電源および接地の電圧を算出することと、
前記算出された電圧から単一電圧を確定することと、
前記被駆動ゲートと関連する遅延ルールへ適用される前記単一電圧から、前記被駆動ゲートの前記遅延を算出することと、
を含む、前記プロセス。
【請求項４】
前記被駆動ゲートの前記遅延を、閾値の変動およびスリュー範囲の差異のうちの少なくとも１つに応じて調整することをさらに含む、請求項３に記載のプロセス。
【請求項５】
立ち上がり遷移に由来する遅延の算出に関して、前記算出された電圧の変換がＶｄｄ＿ｓｒｃ−Ｇｎｄ＿ｓｉｎｋに相当し、前記算出された駆動ゲート電圧がＶｄｄ＿ｓｒｃおよびＧｎｄ＿ｓｒｃであり、前記算出された被駆動ゲート電圧がＶｄｄ＿ｓｉｎｋおよびＧｎｄ＿ｓｉｎｋである、請求項３に記載のプロセス。
【請求項６】
前記被駆動ゲートが、複数の内部段を有する複合ゲートであるか否かを判断することをさらに含む、請求項３に記載のプロセス。
【請求項７】
前記複合ゲートに関し、入力段用の前記単一電圧がＶｄｄ＿ｓｒｃ−Ｇｎｄ＿ｓｉｎｋであり、後続段用の前記単一電圧がＶｄｄ＿ｓｉｎｋ−Ｇｎｄ＿ｓｉｎｋである、請求項６に記載のプロセス。
【請求項８】
立ち下がり遷移に由来する遅延の算出に関し、前記単一電圧がＶｄｄ＿ｓｉｎｋ−Ｇｎｄ＿ｓｒｃに相当し、前記算出された駆動ゲート電圧がＶｄｄ＿ｓｒｃおよびＧｎｄ＿ｓｒｃであり、前記算出された被駆動ゲート電圧がＶｄｄ＿ｓｉｎｋおよびＧｎｄ＿ｓｉｎｋである、請求項３に記載のプロセス。
【請求項９】
前記被駆動ゲートが、複数の内部段を有する複合ゲートであるか否かを判断することをさらに含む、請求項８に記載のプロセス。
【請求項１０】
前記複合ゲートに関し、入力段用の前記単一電圧がＶｄｄ＿ｓｉｎｋ−Ｇｎｄ＿ｓｒｃであり、後続段用の前記単一電圧がＶｄｄ＿ｓｉｎｋ−Ｇｎｄ＿ｓｉｎｋである、請求項９に記載のプロセス。
【請求項１１】
前記被駆動ゲートに対する入力の最終電圧が、前記被駆動ゲートの出力がその遷移の大部分を終了するより前に達成されるか否かを判断することと、
前記被駆動ゲートに対する前記入力の前記最終電圧が、前記被駆動ゲートの前記出力がその遷移の大部分を終了するより前に達成される場合に、
前記算出された電圧の変換がＶｄｄ＿ｓｒｃ−Ｇｎｄ＿ｓｉｎｋに相当する、立ち上がり遷移に由来する遅延と、
前記算出された電圧の変換がＶｄｄ＿ｓｉｎｋ−Ｇｎｄ＿ｓｒｃに相当する、立ち下がり遷移に由来する遅延と、
のうちの少なくとも１つを算出することと、
をさらに含み、前記算出された駆動ゲート電圧がＶｄｄ＿ｓｒｃおよびＧｎｄ＿ｓｒｃであり、前記算出された被駆動ゲート電圧がＶｄｄ＿ｓｉｎｋおよびＧｎｄ＿ｓｉｎｋである、請求項３に記載のプロセス。
【請求項１２】
前記入力が最小論理閾値を超えるとほとんどすぐに前記出力が遷移し始めれば、前記被駆動ゲートが単一段ゲートであると推論することをさらに含む、請求項３に記載のプロセス。
【請求項１３】
調整された値および従来の値が、後期および初期のモードの遅延を計算するのに利用される、請求項３に記載のプロセス。
【請求項１４】
後期モードの遅延に関して、前記単一電圧が以下の計算式、
ｄｅｌａｙ＿ｒｉｓｉｎｇ＿ｉｎ＝ｆ（ｍｉｎ（Ｖｄｄ＿ｓｉｎｋ−Ｇｎｄ＿ｓｉｎｋ，Ｖｄｄ＿ｓｒｃ−Ｇｎｄ＿ｓｉｎｋ））、および
ｄｅｌａｙ＿ｆａｌｌｉｎｇ＿ｉｎ＝ｆ（ｍｉｎ（Ｖｄｄ＿ｓｉｎｋ−Ｇｎｄ＿ｓｉｎｋ，Ｖｄｄ＿ｓｉｎｋ−Ｇｎｄ＿ｓｒｃ））
から確定され、前記算出された駆動ゲート電圧がＶｄｄ＿ｓｒｃおよびＧｎｄ＿ｓｒｃであり、前記算出された被駆動ゲート電圧がＶｄｄ＿ｓｉｎｋおよびＧｎｄ＿ｓｉｎｋである、請求項１３に記載のプロセス。
【請求項１５】
初期モードの遅延に関して、前記単一電圧が以下の計算式、
ｄｅｌａｙ＿ｒｉｓｉｎｇ＿ｉｎ＝ｆ（ｍａｘ（Ｖｄｄ＿ｓｉｎｋ−Ｇｎｄ＿ｓｉｎｋ，Ｖｄｄ＿ｓｒｃ−Ｇｎｄ＿ｓｉｎｋ））、および
ｄｅｌａｙ＿ｆａｌｌｉｎｇ＿ｉｎ＝ｆ（ｍａｘ（Ｖｄｄ＿ｓｉｎｋ−Ｇｎｄ＿ｓｉｎｋ，Ｖｄｄ＿ｓｉｎｋ−Ｇｎｄ＿ｓｒｃ））
から確定され、前記算出された駆動ゲート電圧がＶｄｄ＿ｓｒｃおよびＧｎｄ＿ｓｒｃであり、前記算出された被駆動ゲート電圧がＶｄｄ＿ｓｉｎｋおよびＧｎｄ＿ｓｉｎｋである、請求項１３に記載のプロセス。
【請求項１６】
予測不可能な、電圧の局地的な変動に関しては、前記算出された電圧の変換が、以下の計算式、すなわち、
後期モードの場合は、
ｄｅｌａｙ＿ｒｉｓｉｎｇ＿ｉｎ＝ｆ（ｍｉｎ（Ｖｄｄ＿ｓｉｎｋ＿ｍｉｎ−Ｇｎｄ＿ｓｉｎｋ＿ｍａｘ，Ｖｄｄ＿ｓｒｃ＿ｍｉｎ−Ｇｎｄ＿ｓｉｎｋ＿ｍａｘ））、および
ｄｅｌａｙ＿ｆａｌｌｉｎｇ＿ｉｎ＝ｆ（ｍｉｎ（Ｖｄｄ＿ｓｉｎｋ＿ｍｉｎ−Ｇｎｄ＿ｓｉｎｋ＿ｍａｘ，Ｖｄｄ＿ｓｉｎｋ＿ｍｉｎ−Ｇｎｄ＿ｓｒｃ＿ｍａｘ））と、
初期モードの場合は、
ｄｅｌａｙ＿ｒｉｓｉｎｇ＿ｉｎ＝ｆ（ｍａｘ（Ｖｄｄ＿ｓｉｎｋ＿ｍａｘ−Ｇｎｄ＿ｓｉｎｋ＿ｍｉｎ，Ｖｄｄ＿ｓｒｃ＿ｍａｘ−Ｇｎｄ＿ｓｉｎｋ＿ｍｉｎ））、および    ｄｅｌａｙ＿ｆａｌｌｉｎｇ＿ｉｎ＝ｆ（ｍａｘ（Ｖｄｄ＿ｓｉｎｋ＿ｍａｘ−Ｇｎｄ＿ｓｉｎｋ＿ｍｉｎ，Ｖｄｄ＿ｓｉｎｋ＿ｍａｘ−Ｇｎｄ＿ｓｒｃ＿ｍｉｎ））と、
を含み、前記算出された駆動ゲート電圧がＶｄｄ＿ｓｒｃおよびＧｎｄ＿ｓｒｃであり、前記算出された被駆動ゲート電圧がＶｄｄ＿ｓｉｎｋおよびＧｎｄ＿ｓｉｎｋである、請求項３に記載のプロセス。
【請求項１７】
前記ゲートが、少なくとも１つの切り替え入力を有する多入力ゲートである、請求項３に記載のプロセス。
【請求項１８】
前記切り替え入力が立ち下がりであり、非切り替え入力Ｘがローである場合、前記プロセスは、Ｖｄｄ＿ｓｉｎｋ−Ｇｎｄ＿ｓｒｃ＿Ｘに相当する最小値または最大値を含め、これら値をそれぞれ使用してシンク・ブロックの後期または初期の遅延の計算用の電圧をそれぞれ求めることをさらに含み、Ｖｄｄ＿ｓｉｎｋが前記被駆動ゲートの電圧を表し、Ｇｎｄ＿ｓｒｃ＿Ｘが前記非切り替え入力Ｘの前記駆動ゲートの接地電圧を表している、請求項１７に記載のプロセス。
【請求項１９】
前記切り替え入力が立ち上がりであり、非切り替え入力Ｘがハイである場合、前記プロセスは、Ｖｄｄ＿ｓｒｃ＿Ｘ−Ｇｎｄ＿ｓｉｎｋに相当する最小値または最大値を含め、これら値をそれぞれ使用してシンク・ブロックの後期または初期の遅延の計算用の電圧をそれぞれ求めることをさらに含み、Ｖｄｄ＿ｓｒｃ＿Ｘが前記非切り替え入力Ｘの前記駆動ゲートの電圧を表し、Ｇｎｄ＿ｓｉｎｋが前記被駆動ゲートの接地電圧を表す、請求項１７に記載のプロセス。
【請求項２０】
立ち下がり入力に起因する遅延を計算するときに、全ての入力ｉに関してＶｄｄ＿ｓｉｎｋ−Ｇｎｄ＿ｓｒｃ＿ｉの最大値または最小値を使用して、立ち下がり入力に由来する前記遅延を計算することと、
立ち上がり入力に起因する遅延を計算するときに、全ての入力ｉに関してＶｄｄ＿ｓｒｃ＿ｉ−Ｇｎｄ＿ｓｉｎｋの最大値または最小値を使用して、立ち上がり入力に由来する前記遅延を計算することと、をさらに含み、
Ｖｄｄ＿ｓｉｎｋおよびＧｎｄ＿ｓｉｎｋが前記被駆動ゲートの電圧を表し、Ｖｄｄ＿ｓｒｃ＿ｉおよびＧｎｄ＿ｓｒｃ＿ｉが前記駆動ゲートの全ての入力ｉの電圧を表している、請求項１７に記載のステップ。
【請求項２１】
被駆動ゲートおよび駆動ゲートの電源および接地の電圧を受信するデバイスと、
前記受信した電圧から単一電圧を形成するように構成され配置されている制御ユニットと、
前記被駆動ゲートに関連する前記単一電圧を遅延ルールから確定するデバイスと、
を含む、遅延アナライザ。
【請求項２２】
前記受信した電源および接地の電圧を、閾値の変動に従って調整するデバイスをさらに含む、請求項２１に記載の遅延アナライザ。
【請求項２３】
前記確定された遅延を、スリュー範囲の差異に従って調整するデバイスをさらに含む、請求項２１に記載の遅延アナライザ。
【請求項２４】
被駆動ゲート遅延を算出するためのコンピュータ・プログラムであって、
コンピュータに、
被駆動ゲートおよび駆動ゲートの電源および接地の電圧を算出することと、
前記算出された電圧から単一電圧を生成することと、
前記被駆動ゲートに関する遅延ルールから、前記単一電圧に関連する前記遅延にアクセスすることと、
を実行させる、コンピュータ・プログラム。