【手続補正書】
【提出日】平成23年4月13日(2011.4.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＣＭＯＳ製造プロセスで形成されたバイポーラトランジスタとＭＯＳＦＥＴを含む回路素子で構成された参照基準電圧発生回路を有する半導体集積回路装置であって、
上記参照基準電圧発生回路は、
エミッタが基準電位に接続された第１バイポーラトランジスタと、
上記第１バイポーラトランジスタのエミッタ面積よりも大きなエミッタ面積を有し、エミッタが第１抵抗素子を介して上記基準電位に接続され、ベースが上記第１バイポーラトランジスタのベースに接続された第２バイポーラトランジスタと、
上記第１バイポーラトランジスタのコレクタ電圧とベース電圧を一対の入力とし、出力信号を上記第１及び第２バイポーラトランジスタのベースに帰還伝達する構成によって上記第１バイポーラトランジスタのベース電圧とコレクタ電圧が等しくなる状態を維持する第１差動増幅回路と、
コレクタとベースとが結合され、エミッタと上記基準電位との間に第２抵抗素子が設けられ、上記結合されたコレクタ・ベースと上記基準電位との間に第３抵抗素子が設けられた第３バイポーラトランジスタと、
上記第１バイポーラトランジスタのコレクタ電圧と第２バイポーラトランジスタのコレクタの電圧を一対の入力とする第２差動増幅回路と、
上記第２差動増幅回路の出力電圧がゲートに供給され、ソースが第４ないし第６抵抗素子を介してそれぞれ電源電位に接続され、上記第１ないし第３バイポーラトランジスタのコレクタ電流をそれぞれ形成する第１ないし第３ＭＯＳＦＥＴと
を有し、
参照基準電圧が上記第３バイポーラトランジスタの結合されたコレクタ・ベースから出力され、
上記第１抵抗素子は、エミッタ面積の異なる上記第１バイポーラトランジスタと上記第２バイポーラトランジスタとの間に生じるエミッタ電流密度の違いに対応して発生するエミッタ・ベース間電圧の差分を補償する大きさの抵抗値に設定され、
上記第１抵抗素子と第２抵抗素子は、上記参照基準電圧に生じる温度依存性を相殺する抵抗比に設定され、
上記第４ないし第６抵抗素子は、上記第１ないし第３ＭＯＳＦＥＴを含む電流路間に生じるバラツキに起因する上記参照基準電圧の変動を抑制する大きさの抵抗値に設定されてなる
半導体集積回路装置。
【請求項２】
請求項１において、
ソースが上記電源電位に接続され、ゲートが上記第１差動増幅回路の出力に接続され、ドレインが上記第１及び第２バイポーラトランジスタのベースに共通接続され、上記第１差動増幅回路の上記出力信号で制御されるドレイン電流を上記共通結合されたベースに帰還伝達する構成に接続された第４ＭＯＳＦＥＴと、
上記第４ＭＯＳＦＥＴで検出された上記第１及び第２バイポーラトランジスタのベース電流に対応して、上記第３バイポーラトランジスタの上記コレクタ・ベース結合部に供給される電流の変動を抑制する電流ミラー回路と、を更に有する
半導体集積回路装置。
【請求項３】
ＣＭＯＳ製造プロセスで形成されたバイポーラトランジスタとＭＯＳＦＥＴを含む回路素子で構成された参照基準電圧発生回路を有する半導体集積回路装置であって、
上記参照基準電圧発生回路は、
エミッタが基準電位に接続された第１バイポーラトランジスタと、
上記第１バイポーラトランジスタのエミッタ面積よりもエミッタ面積が大きく形成され、エミッタが第１抵抗素子を介して上記基準電位に接続され、ベースが上記第１バイポーラトランジスタのベースに接続された第２バイポーラトランジスタと、
上記第１バイポーラトランジスタのコレクタ電圧とベース電圧を一対の入力とし、出力信号を上記第１及び第２バイポーラトランジスタのベースに帰還伝達する構成によって上記第１バイポーラトランジスタのベース電圧とコレクタ電圧が等しくなる状態を維持する第１差動増幅回路と、
コレクタとベースとが結合され、エミッタと上記基準電位との間に第２抵抗素子が設けられ、上記結合されたコレクタ・ベースと上記基準電位との間に第３抵抗素子が設けられた第３バイポーラトランジスタと、
上記第１バイポーラトランジスタのコレクタ電圧と上記第２バイポーラトランジスタのコレクタ電圧を一対の入力とする第２差動増幅回路と、
上記第２差動増幅回路の出力電圧がゲートに共通に供給され、ソースがそれぞれ電源電位に接続され、上記第１ないし第３バイポーラトランジスタのコレクタに供給される電流が等しくなるような電流をそれぞれ形成する第１ないし第３ＭＯＳＦＥＴと
を有し、
参照基準電圧が上記第３バイポーラトランジスタの結合されたコレクタ・ベースから出力され、
上記第１抵抗素子は、エミッタ面積の異なる上記第１バイポーラトランジスタと上記第２バイポーラトランジスタとの間に生じるエミッタ電流密度の違いに対応して発生するエミッタ・ベース間電圧の差分を補償する大きさの抵抗値に設定され、
上記第１抵抗素子と第２抵抗素子は、上記参照基準電圧に生じる温度依存性を相殺する抵抗比に設定されてなり、
ソースが上記電源電位に接続され、ドレインが上記第１及び第２バイポーラトランジスタのベースに接続され、上記第１差動増幅回路の出力電圧がゲートに供給された第４ＭＯＳＦＥＴと、
上記第４ＭＯＳＦＥＴで検出された上記第１及び第２バイポーラトランジスタのベース電流に対応して、上記第３バイポーラトランジスタの上記コレクタ・ベース結合部に供給される電流の変動を抑制する電流ミラー回路と、を更に有する
半導体集積回路装置。
【請求項４】
請求項３において、
上記第１乃至第３ＭＯＳＦＥＴのソースが第４乃至第６抵抗素子を介してそれぞれ電源電位に接続され、上記第４乃至第６抵抗素子は、上記製造プロセスに起因して上記第１乃至第３ＭＯＳＦＥＴの間に生じるしきい値電圧のバラツキを抑制する大きさの抵抗値に設定されてなる
半導体集積回路装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
上記ＣＭＯＳ製造プロセスは、Ｐ型基板上にＮ型ウェル領域を形成する段階と、上記Ｎ型ウェル領域内にＰ型ウェル領域を形成する段階と、上記Ｐ型ウェル領域内にＮチャネルＭＯＳＦＥＴのソース，ドレインを形成するためのＮ型領域を形成する段階とを含み、
上記第１ないし第３バイポーラトランジスタは、上記Ｎ型ウェル領域を形成する段階で形成されたＮ型ウェル領域をコレクタとし、上記Ｐ型ウェル領域を形成する段階で上記Ｎ型コレクタ領域内に形成されるＰ型領域をベースとし、上記ソース，ドレインを形成するためのＮ型領域を形成する段階で上記Ｐ型ベース領域に形成されたＮ型領域をエミッタとするものであり、
上記第１ないし第３ＭＯＳＦＥＴはそれぞれ、上記Ｎ型ウェル領域上に形成されたＰ型領域をソース，ドレインとするＰチャネルＭＯＳＦＥＴである
半導体集積回路装置。
【請求項６】
請求項２乃至４のいずれかにおいて、
上記電流ミラー回路は、
上記第４ＭＯＳＦＥＴと、
ソースが上記電源電位に接続され、ゲートが上記第４ＭＯＳＦＥＴのゲートに共通接続され、第４ＭＯＳＦＥＴに流れる電流に対し同じ電流を流すように電流ミラー形態に接続された第５ＭＯＳＦＥＴと、
上記第５ＭＯＳＦＥＴのドレインと上記基準電位の間に接続された第６ＭＯＳＦＥＴと、
上記第２バイポーラトランジスタと第１抵抗素子で構成される電流路に対し並列接続された第７ＭＯＳＦＥＴと、
上記第１バイポーラトランジスタの電流路に対し並列接続された第８ＭＯＳＦＥＴと
を含み、
上記第６ないし第８ＭＯＳＦＥＴのゲートを上記第５ＭＯＳＦＥＴのドレインに共通接続し、上記第７及び第８ＭＯＳＦＥＴを上記第６ＭＯＳＦＥＴに対しそれぞれ半分の電流を流す電流ミラー形態に接続して構成されたものである
半導体集積回路装置。
【請求項７】
請求項２乃至４のいずれかにおいて、
上記電流ミラー回路は、
上記第４ＭＯＳＦＥＴと、
ソースが上記電源電位に接続され、ゲートが上記第４ＭＯＳＦＥＴのゲートに共通接続され、第４ＭＯＳＦＥＴに対し半分のサイズに形成され、ドレイン電流を電流ミラー形態で上記第３バイポーラトランジスタのコレクタ・ベース結合部に供給する第５ＭＯＳＦＥＴとを有する
半導体集積回路装置。
【請求項８】
請求項７において、
上記第４及び第５ＭＯＳＦＥＴのソースはそれぞれ第７及び第８抵抗素子を介して上記電源電位に接続されている
半導体集積回路装置。
【請求項９】
請求項２乃至４のいずれかにおいて、
上記電流ミラー回路は、
上記第４ＭＯＳＦＥＴと、
ソースが上記電源電位に接続され、ゲートが上記第４ＭＯＳＦＥＴのゲートに共通接続され、第４ＭＯＳＦＥＴと同じサイズに形成され、ドレイン電流を電流ミラー形態で供給する第５ＭＯＳＦＥＴと、
上記第５ＭＯＳＦＥＴのドレインと上記基準電位の間に接続された第６ＭＯＳＦＥＴと、
上記第２バイポーラトランジスタと第１抵抗素子で構成される電流路に対し並列接続された第７ＭＯＳＦＥＴと、
上記第１バイポーラトランジスタの電流路に対し並列接続された第８ＭＯＳＦＥＴと
を有し、
上記第６乃至第８ＭＯＳＦＥＴのゲートを上記第５ＭＯＳＦＥＴのドレインに共通接続し、上記第７及び第８ＭＯＳＦＥＴを上記第６ＭＯＳＦＥＴに対し電流ミラー形態に接続して構成されたものである
半導体集積回路装置。
【請求項１０】
請求項６ないし９のいずれかにおいて、
上記ＣＭＯＳ製造プロセスは、Ｐ型基板上にＮ型ウェル領域を形成する段階と、上記Ｎ型ウェル領域内にＰ型ウェル領域を形成する段階と、上記Ｐ型ウェル領域内にＮチャネルＭＯＳＦＥＴのソース，ドレインを形成するためのＮ型領域を形成する段階とを含み、
上記第１ないし第３バイポーラトランジスタは、上記Ｎ型ウェル領域を形成する段階で形成されたＮ型ウェル領域をコレクタとし、上記Ｐ型ウェル領域を形成する段階で上記Ｎ型コレクタ領域内に形成されるＰ型領域をベースとし、上記ソース，ドレインを形成するためのＮ型領域を形成する段階でＰ型ベース領域内に形成されたＮ型領域をエミッタとするものであり、
上記第１ないし第５ＭＯＳＦＥＴは、上記Ｎ型ウェル領域上に形成されたＰ型のソース，ドレインが形成されたＰチャネルＭＯＳＦＥＴである
半導体集積回路装置。