【手続補正書】
【提出日】平成21年4月16日(2009.4.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリと、
シリアル入力データをシリアルデータ入力ポートで受信するように、およびシリアルデータをシリアルデータ出力ポートに転送するように構成されたシリアルデータリンクインターフェースと、
前記メモリデバイスが前記シリアルデータを前記シリアルデータ出力ポートに転送できるようにするために使用される、第１の出力イネーブル信号を受信するための制御入力ポートと、
第２の出力イネーブル信号を出力するための制御出力ポートと、
前記シリアルデータ出力ポート上でのデータ転送を制御する前記第１の出力イネーブル信号に応答する制御回路と
を備える、半導体メモリデバイス。
【請求項２】
前記メモリデバイスが前記シリアル入力データを受信できるようにするために使用される、入力イネーブル信号を受信するための第2の制御入力ポートをさらに備え、
前記制御入力ポートは、第１の制御入力ポートである、請求項1に記載の半導体メモリデバイス。
【請求項３】
第2の入力イネーブル信号を出力するための第2の制御出力ポートをさらに備え、
前記入力イネーブル信号は、第１の入力イネーブル信号に対応している、請求項2に記載の半導体メモリデバイス。
【請求項４】
前記第2の出力イネーブル信号が、遅延した前記第1の出力イネーブル信号である、請求項１から３のいずれか一項に記載の半導体メモリデバイス。
【請求項５】
さらに前記シリアルデータリンクインターフェースが、シリアル入力データをパラレルデータに変換するように、および前記データを前記メモリに転送するように構成された、請求項1から３のいずれか一項に記載の半導体メモリデバイス。
【請求項６】
前記メモリ、前記シリアルデータリンクインターフェース、および前記制御回路が、片面パッドアーキテクチャを有する単一パッケージ内に配置される、請求項1から３のいずれか一項に記載の半導体メモリデバイス。
【請求項７】
さらに前記制御回路が、前記シリアル出力ポート上での前記データ転送が完了するまで出力イネーブル信号が引き続きアクティブであることを要求するように構成される、請求項1から３のいずれか一項に記載の半導体メモリデバイス。
【請求項８】
メモリと、
シリアル入力データをシリアルデータ入力ポートで受信するように、およびシリアルデータをシリアルデータ出力ポートに転送するように構成された、シリアルデータリンクインターフェースと、
前記メモリデバイスが前記シリアルデータを前記シリアルデータ出力ポートに転送できるようにするために使用される、第１の出力イネーブル信号を受信するための第1の制御入力ポートと、
前記メモリデバイスが前記シリアル入力データを受信することができるようにするために使用される、入力イネーブル信号を受信するための第2の制御入力ポートと、
第２の出力イネーブル信号を出力するための制御出力ポートと、
クロック信号を受信するためのクロック入力ポートと、
前記シリアルデータ出力ポート上でのデータ転送を制御する前記出力イネーブル信号と、前記デバイスが前記シリアル入力データを受信することができるようにする前記入力イネーブル信号とに応答する制御回路と
を備える、半導体メモリデバイス。
【請求項９】
前記第1の制御入力ポート、前記第2の制御入力ポート、前記制御出力ポート、前記シリアルデータ入力ポート、および前記シリアルデータ出力ポートが、前記クロック信号と同期するように構成される、請求項８に記載の半導体メモリデバイス。
【請求項１０】
前記制御回路が、ターゲットデバイスアドレスおよびコマンド命令が受信されるまで、入力イネーブル信号が引き続きアクティブであることを要求するように構成される、請求項８又は９に記載の半導体メモリデバイス。
【請求項１１】
さらに前記制御回路が、選択された一つ以上の行アドレスおよび列アドレスが受信されるまで、入力イネーブル信号が引き続きアクティブであることを要求するように構成される、請求項１０に記載の半導体メモリデバイス。
【請求項１２】
命令をシリアルデータ入力ポートで受信するステップと、
出力イネーブル信号を制御入力ポートで受信するステップと、
前記出力イネーブル信号に基づいて、シリアル出力データの出力を実行可能にするステップと、
シリアルデータリンクインターフェースからシリアル出力データストリームを送信するステップと
を含む、半導体メモリデバイスにおいてシリアルデータリンクインターフェースからのデータ転送を制御する方法。
【請求項１３】
前記メモリと前記シリアルデータリンクインターフェースとの間でパラレルデータを転送するステップと、
前記シリアル出力データストリームを前記シリアルデータリンクインターフェースから送信するステップに先立って、前記パラレルデータをシリアル出力データに変換するステップと
をさらに含む、請求項１２に記載の方法。
【請求項１４】
シリアル入力データを受信するためのシリアルデータ入力ポートと、シリアル出力データを出力するためのシリアルデータ出力ポートと、外部ソースデバイスから第１の出力イネーブル信号を受信するための制御入力ポートとを有する第1のフラッシュメモリデバイスと、
第２の出力イネーブル信号を出力するための制御出力ポートと、
前記第１のフラッシュメモリデバイスに直列に接続されているとともに、シリアルデータ入力ポートを有し、前記シリアル出力データを前記第1のフラッシュメモリデバイスから受信するように構成されている第2のフラッシュメモリデバイスと
を備え、
前記第1のフラッシュメモリデバイスが、シリアル出力データを前記第１の出力イネーブル信号に基づいて出力するように構成されている、フラッシュメモリシステム。
【請求項１５】
前記第2のフラッシュメモリデバイスが、シリアル出力データを出力するように構成されたシリアルデータ出力ポートと、前記第１のフラッシュメモリデバイスの前記制御出力ポートから前記第2の出力イネーブル信号を受信するように構成された制御入力ポートとをさらに含む、請求項１４に記載のフラッシュメモリシステム。
【請求項１６】
前記複数のフラッシュメモリデバイスのそれぞれが、
フラッシュメモリバンクと、
前記シリアルデータ入力ポートで前記シリアル入力データを受信し、前記シリアル入力データを前記フラッシュメモリバンクに転送するように構成されているとともに、前記シリアル出力データを前記シリアルデータ出力ポートに転送するように構成されている、シリアルデータリンクインターフェースと、
前記シリアルデータリンクインターフェースと前記フラッシュメモリバンクとの間、および、前記シリアルデータリンクインターフェースと前記シリアルデータ出力ポートとの間でのデータ転送を制御する制御回路と
をさらに含む、請求項１４又は１５に記載のフラッシュメモリシステム。
【請求項１７】
フラッシュメモリアレイと、
クロック信号を受信するためのクロック入力ピンと、
クロック信号に同期して、データを出力するためのデータインターフェースと、
を備え、
前記データインターフェースは、データが前記データインターフェースによって出力される「とき」を示す信号を受信するための出力イネーブルピンを有している、フラッシュメモリデバイス。
【請求項１８】
フラッシュメモリアレイと、
クロック信号を受信するためのクロック入力ピンと、
クロック信号に同期してデータを受信するためのデータインターフェースと、
を備え、
前記データインターフェースは、データが前記データインターフェースによって受信される「とき」を示す信号を受信するための入力イネーブルピンを有している、フラッシュメモリデバイス。
【請求項１９】
前記データは、前記フラッシュメモリアレイから出力された読み取りデータ、他のフラッシュメモリデバイスから出力された読み取りデータ、コマンド、およびアドレスのうちの一つを有している、請求項１７又は１８に記載のフラッシュメモリデバイス。
【請求項２０】
前記データインターフェースは、前記フラッシュメモリアレイから出力される読み取りデータ、他のフラッシュメモリデバイスから出力される読み取りデータ、コマンド、およびアドレスのうちの一つを出力するための出力データピンを有している、請求項１７又は１８に記載のフラッシュメモリデバイス。
【請求項２１】
前記出力データピンは、前記出力イネーブルピンが所定の論理レベルを持つ信号を受信したとき、前記データを出力するためにイネーブルにされ、
前記出力データピンは、前記信号が他の論理レベルであるとき、ディスエーブルにされる、請求項２０に記載のフラッシュメモリデバイス。
【請求項２２】
クロック信号に同期して、フラッシュメモリバンクとの通信においてデータインターフェースで出力イネーブル信号を受信するステップと、
前記出力イネーブル信号に同期させて前記データインターフェースから読み取りデータを出力するステップと
を含み、
前記出力イネーブル信号は、前記読み取りデータが前記データインターフェースによって出力される「とき」を示している、フラッシュメモリデバイスに記憶されたデータを読み取る方法。
【請求項２３】
ＣＬＫＩ信号が受信されるとともに、ＣＬＫＯ信号が送信されるデバイスであって、
フラッシュメモリと、
データを受信するための複数の入力接続部であるとともに、前記受信されたデータに関して同期をとるためのＣＬＫＩ信号を受信するための複数の入力接続部と、
データを送信するための複数の出力接続部であるとともに、他の同期をとるためのＣＬＫＯ信号を送信するための複数の出力接続部と、
前記ＣＬＫＩ信号とＣＬＫＯ信号との間のいかなる位相差も一致させる位相ロックループ（ＰＬＬ）と
を備える、デバイス。
【請求項２４】
ＣＬＫＩ信号が受信されるとともに、ＣＬＫＯ信号が送信されるデバイスであって、
フラッシュメモリと、
データを受信するための複数の入力接続部であるとともに、前記受信されたデータに関して同期をとるためのＣＬＫＩ信号を受信するための複数の入力接続部と、
データを送信するための複数の出力接続部であるとともに、他の同期をとるためのＣＬＫＯ信号を送信するための複数の出力接続部と、
前記ＣＬＫＩ信号とＣＬＫＯ信号との間のいかなる位相差も一致させるデジタル位相ロックループ（ＤＬＬ）と
を備える、デバイス。
【請求項２５】
前記他の同期は、前記送信されたデータに関しての同期である、請求項２３又は２４に記載のデバイス。