【手続補正書】
【提出日】平成22年11月26日(2010.11.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
差動入力信号のレベルを変換して差動出力するレベル変換回路と、
前記レベル変換回路の差動出力が入力される差動増幅器と、
前記差動増幅器の出力に入力が接続される出力段と、
を備えて構成され、
前記レベル変換回路と前記差動増幅器との組合せが、前記差動入力信号のレベル差の検出と、該レベル差に応じた前記出力段に対する駆動能力の制御とを共通に行い、
前記レベル変換回路は、
前記差動入力信号の一方を入力とし、前記入力に所定の電圧を加えた第１の電位と前記第１の電位より高電位の第２の電位を出力する第１の出力対と、
前記差動入力信号の他方を入力とし、前記所定の電圧を加えた第３の電位と前記第３の電位より高電位の第４の電位を出力する第２の出力対とを有し、
前記差動増幅器は、
前記第２の電位及び前記第４の電位の出力を入力とし、それぞれの一端が第１の接続部で互いに接続される第１導電型トランジスタの差動対と、
前記第１の電位及び前記第３の電位の出力を入力とし、それぞれの一端が第２の接続部で互いに接続される第２導電型トランジスタの差動対と、
前記第１導電型トランジスタの差動対それぞれの他端が接続される第１の電流電圧変換回路と、
前記第２導電型トランジスタの差動対それぞれの他端が接続される第２の電流電圧変換回路と、
前記第１導電型トランジスタの差動対及び前記第２導電型トランジスタの差動対に流れる電流によって電位降下を発生させる駆動電流制御回路と、を有し、
前記第１の電流電圧変換回路は第１の電源に接続され、
前記第２の電流電圧変換回路は前記第１の電源より低電位の第２の電源に接続され、
前記第１の接続部と前記第２の接続部とが、前記駆動電流制御回路を介して前記第１の電源と前記第２の電源に対して直列に接続されていることを特徴とする演算増幅器。
【請求項２】
請求項１において、
前記第１導電型トランジスタの差動対は、前記第２の電位及び前記第４の電位の出力がゲートに入力され、ソース同士が前記第１の接続部で接続されるＮ型ＭＯＳトランジスタの差動対であり、
前記第２導電型トランジスタの差動対は、前記第１の電位及び前記第３の電位の出力がゲートに入力され、ソース同士が前記第２の接続部で接続されるＰ型ＭＯＳトランジスタの差動対であり、
前記Ｎ型ＭＯＳトランジスタの差動対それぞれのドレインが前記第１の電流電圧変換回路に接続され、
前記Ｐ型ＭＯＳトランジスタの差動対それぞれのドレインが前記第２の電流電圧変換回路に接続され、
前記駆動電流制御回路により、前記Ｎ型ＭＯＳトランジスタの差動対及び前記Ｐ型ＭＯＳトランジスタの差動対のゲート−ソース間電圧が減少することを特徴とする演算増幅器。
【請求項３】
請求項１において、
前記駆動電流制御回路は抵抗素子を含んで構成されていることを特徴とする演算増幅器。
【請求項４】
請求項１において、
前記第１導電型トランジスタの差動対それぞれの一端に、前記第１の接続部に対して第１の耐圧保護素子が直列に接続され、
前記第２導電型トランジスタの差動対それぞれの一端に、前記第２の接続部に対して第２の耐圧保護素子が直列に接続されていることを特徴とする演算増幅器。
【請求項５】
請求項１において、
前記差動入力信号が無い定常状態にて前記第１の電流電圧変換回路の出力電圧を第１の所定電圧以下に抑えるための第１の抵抗素子が、前記第１の電流電圧変換回路の出力と前記第１の電源間に接続され、
前記差動入力信号が無い定常状態にて前記第２の電流電圧変換回路の出力電圧を第２の所定電圧以下に抑えるための第２の抵抗素子が、前記第２の電流電圧変換回路の出力と前記第２の電源間に接続され、
前記第１の所定電圧は、前記出力段を構成する第１のトランジスタに電流が流れない状態になるための閾値電圧であり、
前記第２の所定電圧は、前記出力段を構成する第２のトランジスタに電流が流れない状態になるための閾値電圧であることを特徴とする演算増幅器。
【請求項６】
請求項１において、
前記レベル変換回路は、
前記第１の電源に接続される電流源とドレインが前記第２の電源に接続されるＭＯＳトランジスタとの間に、ドレインとゲートを接続したＰ型ＭＯＳトランジスタ及びドレインとゲートを接続したＮ型ＭＯＳトランジスタとを含んで構成され、
前記出力段は、
前記第１の電流電圧変換回路の出力を入力とするソース接地Ｐ型ＭＯＳトランジスタと、前記第２の電流電圧変換回路の出力を入力とするソース接地Ｎ型ＭＯＳトランジスタを備えることを特徴とする演算増幅器。
【請求項７】
請求項１において、
前記第１の電流電圧変換回路は、前記第１導電型トランジスタの差動対それぞれのドレインにそれぞれのドレインが接続され、かつ、前記第１導電型トランジスタの差動対の一方のドレインに共通のゲートが接続され、かつ、前記第１導電型トランジスタの差動対の他方のドレインが出力となっている第１の能動負荷トランジスタ対を含んで構成され、
前記第２の電流電圧変換回路は、前記第２導電型トランジスタの差動対それぞれのドレインにそれぞれのドレインが接続され、かつ、前記第２導電型トランジスタの差動対の一方のドレインに共通のゲートが接続され、かつ、前記第２導電型トランジスタの差動対の他方のドレインが出力となっている第２の能動負荷トランジスタ対を含んで構成されることを特徴とする演算増幅器。
【請求項８】
請求項４において、
前記第１および第２の耐圧保護素子はダイオードを含んで構成されていることを特徴とする演算増幅器。
【請求項９】
請求項４において、
前記第１および第２の耐圧保護素子はＭＯＳトランジスタを含んで構成されていることを特徴とする演算増幅器。
【請求項１０】
請求項１において、
前記第１の電流電圧変換回路を構成するＰ型ＭＯＳトランジスタの閾値電圧の絶対値が、前記出力段を構成するＰ型ＭＯＳトランジスタの閾値電圧の絶対値より小さく、
前記第２の電流電圧変換回路を構成するＮ型ＭＯＳトランジスタの閾値電圧の絶対値が、前記出力段を構成するＮ型ＭＯＳトランジスタの閾値電圧の絶対値より小さいことを特徴とする演算増幅器。
【請求項１１】
入力信号の電位を変換して第１の電位と前記第１の電位より高電位の第２の電位を出力する第１のレベル変換回路と、
前記入力信号の電位を変換して第３の電位と前記第３の電位より高電位の第４の電位を出力する第２のレベル変換回路と、
前記第２の電位及び前記第４の電位の出力がゲートに入力され、ソース同士が前記第１の接続部で接続されるＮ型ＭＯＳトランジスタの差動対と、
前記第１の電位及び前記第３の電位の出力がゲートに入力され、ソース同士が前記第２の接続部で接続されるＰ型ＭＯＳトランジスタの差動対と、
前記Ｎ型ＭＯＳトランジスタの差動対それぞれのドレインが接続される第１の電流電圧変換回路と、
前記Ｐ型ＭＯＳトランジスタの差動対それぞれのドレインが接続される第２の電流電圧変換回路と、
前記第１及び第２の電流電圧変換回路の出力と電気的に接続され、前記第１及び第２の電流電圧変換回路により制御される出力段と、
前記Ｎ型ＭＯＳトランジスタの差動対及び前記Ｐ型ＭＯＳトランジスタの差動対のゲートーソース間の電圧を制御する駆動電流制御回路と、を有し、
前記第１の電流電圧変換回路は第１の電源に接続され、
前記第２の電流電圧変換回路は前記第１の電源より低電位の第２の電源に接続され、
前記第１の接続部と前記第２の接続部とが、前記駆動電流制御回路を介して前記第１の電源と前記第２の電源に対して直列に接続されていることを特徴とする演算増幅器。
【請求項１２】
請求項１１において、
前記駆動電流制御回路により、前記Ｎ型ＭＯＳトランジスタの差動対及び前記Ｐ型ＭＯＳトランジスタの差動対に流れる電流によって電位降下が発生して、前記ゲートーソース間の電圧が減少することを特徴とする演算増幅器。
【請求項１３】
請求項１１において、
前記駆動電流制御回路は抵抗素子を含んで構成されていることを特徴とする演算増幅器。
【請求項１４】
請求項１１において、
前記Ｎ型ＭＯＳトランジスタの差動対それぞれのソースに、前記第１の接続部に対して第１の耐圧保護素子が直列に接続され、
前記Ｐ型ＭＯＳトランジスタの差動対それぞれのソースに、前記第２の接続部に対して第２の耐圧保護素子が直列に接続されていることを特徴とする演算増幅器。
【請求項１５】
請求項１１において、
前記入力信号差が無い定常状態にて前記第１の電流電圧変換回路の出力電圧を第１の所定電圧以下に抑えるための第１の抵抗素子が、前記第１の電流電圧変換回路の出力と前記第１の電源間に接続され、
前記入力信号差が無い定常状態にて前記第２の電流電圧変換回路の出力電圧を第２の所定電圧以下に抑えるための第２の抵抗素子が、前記第２の電流電圧変換回路の出力と前記第２の電源間に接続され、
前記第１の所定電圧は、前記出力段を構成する第１のトランジスタに電流が流れない状態になるための閾値電圧であり、
前記第２の所定電圧は、前記出力段を構成する第２のトランジスタに電流が流れない状態になるための閾値電圧であることを特徴とする演算増幅器。
【請求項１６】
請求項１１において、
前記第１及び第２のレベル変換回路それぞれは、
前記第１の電源に接続される電流源とドレインが前記第２の電源に接続されるＭＯＳトランジスタとの間に、ドレインとゲートを接続したＰ型ＭＯＳトランジスタ及びドレインとゲートを接続したＮ型ＭＯＳトランジスタとを含んで構成され、
前記出力段は、
前記第１の電流電圧変換回路の出力を入力とするソース接地Ｐ型ＭＯＳトランジスタと、前記第２の電流電圧変換回路の出力を入力とするソース接地Ｎ型ＭＯＳトランジスタを備えることを特徴とする演算増幅器。
【請求項１７】
請求項１１において、
前記第１の電流電圧変換回路は、前記Ｎ型ＭＯＳトランジスタの差動対それぞれのドレインにそれぞれのドレインが接続され、かつ、前記Ｎ型ＭＯＳトランジスタの差動対の一方のドレインに共通のゲートが接続され、かつ、前記Ｎ型ＭＯＳトランジスタの差動対の他方のドレインが出力となっている第１の能動負荷トランジスタ対を含んで構成され、
前記第２の電流電圧変換回路は、前記Ｐ型ＭＯＳトランジスタの差動対それぞれのドレインにそれぞれのドレインが接続され、かつ、前記Ｐ型ＭＯＳトランジスタの差動対の一方のドレインに共通のゲートが接続され、かつ、前記Ｐ型ＭＯＳトランジスタの差動対の他方のドレインが出力となっている第２の能動負荷トランジスタ対を含んで構成されることを特徴とする演算増幅器。
【請求項１８】
請求項１４において、
前記第１および第２の耐圧保護素子はダイオードを含んで構成されていることを特徴とする演算増幅器。
【請求項１９】
請求項１４において、
前記第１および第２の耐圧保護素子はＭＯＳトランジスタを含んで構成されていることを特徴とする演算増幅器。
【請求項２０】
請求項１１において、
前記第１の電流電圧変換回路を構成するＰ型ＭＯＳトランジスタの閾値電圧の絶対値が、前記出力段を構成するＰ型ＭＯＳトランジスタの閾値電圧の絶対値より小さく、
前記第２の電流電圧変換回路を構成するＮ型ＭＯＳトランジスタの閾値電圧の絶対値が、前記出力段を構成するＮ型ＭＯＳトランジスタの閾値電圧の絶対値より小さいことを特徴とする演算増幅器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
図７に本発明の別の実施例を示す。この回路は、Ｖｉｎから入力された電圧を、抵抗Ｒ
４，Ｒ５の抵抗値をｒ４，ｒ５とすると、（ｒ４＋ｒ５）/ｒ５倍し、本発明の演算増幅
器をボルテージホロワとして用いたバッファを介して出力している。この回路では、レベ
ル変換回路の低電力化を行うため、演算増幅器の前段の情報を用いてバイアス電流を制御
している。なお、演算増幅器前段の増幅回路の構成は、実施例の形式に限定されない。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
回路動作を説明する。電源ＶＤＤ２−ＶＳＳ間の入力信号Ｖｉｎは、定電流限Ｉ３によ
ってバイアスされた差動トランジスタ対Ｍ２１，Ｍ２２によって電流に変換される。変換
された電流は、Ｍ２３とＭ２５、Ｍ２４とＭ２６のカレントミラー対によって折り返され
る。Ｍ２５で折り返された電流は、ゲート接地回路Ｍ２７を介してＶＤＤ２よりも高い電
源ＶＤＤに接続されたカレントミラーＭ２９，Ｍ３０で再び折り返される。この電流は、
Ｍ２６によって折り返された電流と比較され、ソースフォロワを構成するＭ３１に入力さ
れる。抵抗Ｒ４、Ｒ５で分圧された電圧がＶｉｎと等しくなるように帰還がかかるため、
ソースフォロワの出力電位は、Ｖｉｎの（ｒ４＋ｒ５）/ｒ５倍となる。この電圧は、ボ
ルテージホロワとして用いられる本発明の演算増幅器に入力され、バッファされて出力さ
れる。演算増幅器のレベル変換回路１５，１６は、前段のＭ２９，Ｍ３０で構成されるカ
レントミラーを用いて、バイアス電流を生成している。演算増幅器の入力Ｖｉｎ１，Ｖｉ
ｎ２が増加したときには、Ｍ３２，Ｍ３３が流すバイアス電流がレベル変換回路出力の動
作速度が遅くなってしまうため、バイアス電流を多く流すことが求められる。一方。Ｖｉ
ｎ１，Ｖｉｎ２が減少したときには、Ｍ９，Ｍ１２がレベル変換回路の動作速度を決定す
るため、バイアス電流は小さくても良い。また、変化しないときには、レベル変換回路は
定常状態であるため電流は少なくても良い。このように、レベル変換回路のバイアス電流
が動作速度を決めているのは、演算増幅器の入力電圧が増加する場合である。前段のＭ２
９に流れる電流は、演算増幅器の入力電圧が増加する場合に多く、減少または入力が等し
い場合には減少するので、Ｍ２９を用いてレベル変換回路の電流を生成することで、定常
状態での電力消費量を減少させることができる。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2009171479.tif 000001