【手続補正書】
【提出日】平成21年5月14日(2009.5.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性連想メモリ・セルであって、
マッチ・ラインに直接接続した１つの端部を有する第１相変化材料素子と、
ワード・ラインに接続したゲートと、真ビット読み取り書き込み検索ラインに接続したソースと、前記第１相変化材料素子の別の端部に接続したドレインとを有する第１トランジスタと、
前記マッチ・ラインに直接接続した１つの端部を有する、第２相変化材料素子と、
前記ワード・ラインに接続したゲートと、相補ビット読み取り書き込み検索ラインに接続したソースと、前記第２相変化材料素子の別の端部に接続したドレインとを有する第２トランジスタとを備えるメモリ・セル。
【請求項２】
前記第１相変化材料素子及び前記第２相変化材料素子の各々はカルコゲニドを含む、請求項１に記載のメモリ・セル。
【請求項３】
前記第１相変化材料素子及び前記第２相変化材料素子の各々は、ゲルマニウム、アンチモン及びテルルのうちの少なくとも１つを含んだ合金を含む、請求項１に記載のメモリ・セル。
【請求項４】
前記第１相変化材料素子及び前記第２相変化材料素子の各々はＧｅ２Ｓｂ２Ｔｅ５を含む、請求項１に記載のメモリ・セル。
【請求項５】
前記第１トランジスタ及び前記第２トランジスタの各々はｎチャネル電界効果トランジスタを含む、請求項１に記載のメモリ・セル。
【請求項６】
不揮発性連想メモリ・システムであって、
複数のワード・ラインと、
複数のマッチ・ラインと、
複数の真ビット読み取り書き込み検索ラインと、
複数の相補ビット読み取り書き込み検索ラインと、
不揮発性連想メモリ・セルのアレイとを備え、前記メモリ・セルのうちの少なくとも１つは、
前記複数のマッチ・ラインのうちの１つに直接接続した１つの端部を有する第１相変化材料素子と、
前記複数のワード・ラインのうちの１つに接続したゲートと、前記複数の真ビット読み取り書き込み検索ラインのうちの１つに接続したソースと、前記第１相変化材料素子の別の端部に接続したドレインとを有する第１トランジスタと、
前記マッチ・ラインに直接接続した１つの端部を有する第２相変化材料素子と、
前記ワード・ラインに接続したゲートと、前記複数の相補ビット読み取り書き込み検索ラインのうちの１つに接続したソースと、前記第２相変化材料素子の別の端部に接続したドレインとを有する第２トランジスタとを備える、メモリ・システム。
【請求項７】
前記不揮発性連想メモリ・セルのアレイは、不揮発性連想メモリ・セルの二次元マトリックスを含む、請求項６に記載のメモリ・システム。
【請求項８】
前記複数のマッチ・ラインにそれぞれ接続した複数のマッチ・ライン制御ブロックをさらに備える、請求項６に記載のメモリ・システム。
【請求項９】
少なくとも１つのマッチ・ライン制御ブロックは、第１モードにおいて、マッチ・ラインを第１電圧レベルにまでプリチャージし、第２モードにおいては、プリチャージ段階で前記マッチ・ラインを第２電圧レベルにまでプリチャージし、評価段階ではセンス動作を実行する、請求項８に記載のメモリ・システム。
【請求項１０】
前記複数のワード・ラインにそれぞれ接続した複数のワード・ライン・ドライバ・ブロックをさらに備える、請求項６に記載のメモリ・システム。
【請求項１１】
少なくとも１つのワード・ライン・ドライバ・ブロックは、第１モードにおいて、ワード・ライン・デコーダ及びドライバとして機能し、第２モードにおいては、前記複数のワード・ラインを所定の電圧レベルにする、請求項１０に記載のメモリ・システム。
【請求項１２】
前記複数の真ビット読み取り書き込み検索ラインと前記複数の相補ビット読み取り書き込み検索ラインとの対にそれぞれ接続した複数の読み取り書き込み検索ライン・ドライバをさらに備える、請求項６に記載のメモリ・システム。
【請求項１３】
少なくとも１つの読み取り書き込み検索ライン・ドライバは、０書き込み動作、１書き込み動作及び読み取り動作をそれぞれ実行するために、対応するトランジスタを切り替えるのに使用されるセット信号、リセット信号及び読み取り信号を発生させる、請求項１２に記載のメモリ・システム。
【請求項１４】
前記ワード・ラインのうちの１つ又は複数を非活性化することにより、対応するワード・ラインがマスクされて連想メモリの検索動作に関与しなくなる、請求項６に記載のメモリ・システム。
【請求項１５】
真ビット読み取り書き込み検索ラインと相補ビット読み取り書き込み検索ラインの対を浮動又は弱く高いレベルのうちの１つに設定することにより、対応する検索ラインがブロックされる、請求項６に記載のメモリ・システム。
【請求項１６】
不揮発性メモリ・セルであって、
マッチ・ラインに直接接続した１つの端部を有する第１相変化材料素子と、
ワード・ラインに接続したゲートと、真ビット読み取り書き込み検索ラインに接続したソースと、前記第１相変化材料素子の別の端部に接続したドレインとを有する第１トランジスタと、
前記マッチ・ラインに直接接続した１つの端部を有する、第２相変化材料素子と、
前記ワード・ラインに接続したゲートと、相補ビット読み取り書き込み検索ラインに接続したソースと、前記第２相変化材料素子の別の端部に接続したドレインとを有する第２トランジスタとを備え、
前記第１トランジスタ、前記第１相変化材料素子、前記第２トランジスタ及び前記第２相変化材料素子は、ランダムアクセスメモリモード（ＲＡＭ）、若しくは連想メモリモード（ＣＡＭ）で選択的に動作する、前記不揮発性メモリ・セル。
【請求項１７】
請求項１６に記載の前記不揮発性メモリ・セルにおいて、ＲＡＭモードにおける論理１書き込み時に、前記マッチ・ラインは固定した電圧に維持されてリセット電流が前記真ビット読み取り書き込み検索ラインに付与され、セット電流が前記相補ビット読み取り書き込み検索ラインに付与されて、前記第１相変化材料素子がリセット状態になり、それにより論理１を記憶し、一方、前記第２相変化材料素子がセット状態になり、それにより論理０を記憶する、前記不揮発性メモリ・セル。
【請求項１８】
請求項１６に記載の前記不揮発性メモリ・セルにおいて、ＲＡＭモードにおける論理０書き込み時に、前記マッチ・ラインは固定した電圧に維持されてセット電流が前記真ビット読み取り書き込み検索ラインに付与され、リセット電流が前記相補ビット読み取り書き込み検索ラインに付与されて、前記第１相変化材料素子がセット状態になり、それにより論理０を記憶し、一方、前記第２相変化材料素子がリセット状態になり、それにより論理１を記憶する、前記不揮発性メモリ・セル。
【請求項１９】
請求項１６に記載の前記不揮発性メモリ・セルにおいて、ＣＡＭモードにおける論理０検索動作において、前記相補ビット読み取り書き込み検索ラインは、ローにされ、一方、真ビット読み取り書き込み検索ラインはフロートにセットされる、前記不揮発性メモリ・セル。
【請求項２０】
請求項１９に記載の前記不揮発性メモリ・セルにおいて、前記第１相変化材料素子はリセット状態にあり、前記マッチ・ラインは、前記相補ビット読み取り書き込みラインへの導通パスにより、ロー状態に放電される、前記不揮発性メモリ・セル。
【請求項２１】
請求項１６に記載の前記不揮発性メモリ・セルにおいて、ＣＡＭモードにおける論理１検索動作において、前記ビット読み取り書き込み検索ラインは、ロー状態にされ、前記相補読み取り書き込み検索ラインはフローとにセットされる、前記不揮発性メモリ。