【手続補正書】
【提出日】平成23年6月23日(2011.6.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
４個のＭＯＳトランジスタが基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記４個のＭＯＳトランジスタの各々は、
メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための第１及び第２のＰＭＯＳのアクセストランジスタと、メモリセルのデータを読み出しするために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタとして機能し、
メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための第１及び第２のＰＭＯＳのアクセストランジスタにおいて、
Ｐ型の第１の拡散層、第１の柱状半導体層及びＰ型の第２の拡散層が、基板上に垂直方向に階層的に配置され、前記第１の柱状半導体層は前記第１の柱状半導体層の底部に形成される前記第１の拡散層と前記第１の柱状半導体層の上部に形成される前記第２の拡散層の間に配置され、前記第１の柱状半導体層の側壁に第１のゲートが形成されており、
メモリセルのデータを読み出しするために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタにおいて、
Ｎ型の第３の拡散層、第２の柱状半導体層及びＮ型の第４の拡散層が、基板上に垂直方向に階層的に配置され、前記第２の柱状半導体層は前記第２の柱状半導体層の底部に形成される前記第３の拡散層と前記第１の柱状半導体層の上部に形成される前記第４の拡散層の間に配置され、前記第２の柱状半導体層の側壁に第２のゲートが形成されており、
前記第１のＰＭＯＳのアクセストランジスタ及び前記第１のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
前記第２のＰＭＯＳのアクセストランジスタ及び前記第２のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
前記基板には該基板に電位を与えるための複数のメモリセルに共通の第１のウェルが形成され、
前記第１のＰＭＯＳのアクセストランジスタの底部に形成される前記Ｐ型の第１の拡散層及び前記第１のＮＭＯＳのドライバトランジスタの底部に形成される前記Ｎ型の第３の拡散層は、各々の表面に形成された第１のシリサイド層を介して相互に接続され、
前記相互に接続された前記Ｐ型の第１の拡散層及びＮ型の第３の拡散層は、メモリセルに記憶されるデータを保持するための第１の記憶ノードとして機能し、
前記Ｎ型の第３の拡散層又はＰ型の第１の拡散層と前記第１のウェル間のリークを防止するために、前記Ｎ型の第３の拡散層又はＰ型の第１の拡散層と前記第１のウェルの間に前記第１のウェルと反対の導電型を持つ第１のリーク防止拡散層の底部が素子分離より浅くなるように形成され、
前記第１のリーク防止拡散層は、前記Ｐ型の第１の拡散層又はＮ型の第３の拡散層と直接接続され、
前記第２のＰＭＯＳのアクセストランジスタの底部に形成される前記Ｐ型の第１の拡散層及び前記第２のＮＭＯＳのドライバトランジスタの底部に形成される前記Ｎ型の第３の拡散層は、各々の表面に形成された第２のシリサイド層を介して相互に接続され、
前記相互に接続された前記Ｐ型の第１の拡散層及びＮ型の第３の拡散層は、メモリセルに記憶されるデータを保持するための第２の記憶ノードとして機能し、
前記Ｎ型の第３の拡散層又はＰ型第１の拡散層と前記第１のウェル間のリークを防止するために、前記Ｎ型の第３の拡散層又はＰ型の第１の拡散層と前記第１のウェルの間に前記第１のウェルと反対の導電型を持つ第２のリーク防止拡散層の底部が素子分離より浅くなるように形成され、
前記第２のリーク防止拡散層は、前記Ｐ型の第１の拡散層又はＮ型の第３の拡散層と直接接続されていることを特徴とする半導体記憶装置。
【請求項２】
前記第１のリーク防止拡散層は、前記Ｎ型の第３の拡散層と前記第１のウェル間のリークを防止するために、前記Ｎ型の第３の拡散層と前記第１のウェルの間に形成されると共に、前記Ｐ型の第１の拡散層と直接接続され、
前記第２のリーク防止拡散層は、前記Ｎ型の第３の拡散層と前記第１のウェル間のリークを防止するために、前記Ｎ型の第３の拡散層と前記第１のウェルの間に形成されると共に、前記Ｐ型の第１の拡散層と直接接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のリーク防止拡散層は、前記Ｐ型の第１の拡散層と前記第１のウェル間のリークを防止するために、前記Ｐ型の第１の拡散層と前記第１のウェルの間に形成されると共に、前記Ｎ型の第３の拡散層と直接接続され、
前記第２のリーク防止拡散層は、前記Ｐ型の第１の拡散層と前記第１のウェル間のリークを防止するために、前記Ｐ型の第１の拡散層と前記第１のウェルの間に形成されると共に、前記Ｎ型の第３の拡散層と直接接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１及び第２のＰＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトの少なくとも１つを、隣接するメモリセルのＰＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共通化したことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記第１の記憶ノード（Ｑａ３）として機能する前記第１の拡散層上に形成されるドライバトランジスタ（Ｑｎ１３）のゲートより延在するゲート配線が、前記第２の記憶ノード（Ｑｂ３）として機能する拡散層と共通のコンタクト(３１０ｂ)により接続され、
前記第２の記憶ノード（Ｑｂ３）として機能する前記第２の拡散層上に形成されるドライバトランジスタ（Ｑｎ２３）のゲートより延在するゲート配線が、前記第１の記憶ノード（Ｑａ３）として機能する拡散層と共通のコンタクト（３１０ａ）により接続されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、前記第１及び第２のＰＭＯＳのアクセストランジスタを形成する柱状半導体層の側壁の周囲長以上の値を持つこと、
又は前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、前記第１及び第２のＰＭＯＳのアクセストランジスタを形成する柱状半導体層の側壁の周囲長以下の値を持つこと、を特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記４個のＭＯＳトランジスタは、前記基板上に２行２列に配列され、
前記第１のＰＭＯＳのアクセストランジスタは１行１列目に配列され、
前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
前記第２のＰＭＯＳのアクセストランジスタは１行２列目に配列され、
前記第２のＮＭＯＳのドライバトランジスタは２行２列目に配列されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
前記第１及び第２のＮＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトを共有したことを特徴とする請求項５に記載の半導体記憶装置。
【請求項９】
前記４個のＭＯＳトランジスタは、
前記第１のＰＭＯＳのアクセストランジスタと前記第２のＰＭＯＳのアクセストランジスタは隣接して配列され、
第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタの隣接方向に直交する一方の方向において前記第１のＰＭＯＳのアクセストランジスタに隣接して拡散層上に第１のコンタクトが配置され、
第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタの隣接方向に直交する他方の方向において前記第２のＰＭＯＳのアクセストランジスタに隣接して拡散層上に第２のコンタクトが配置され、
第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタの隣接方向に直交する一方の方向において前記第１のＮＭＯＳのドライバトランジスタは前記第１のＰＭＯＳのアクセストランジスタと隣接して配列され、
第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタの隣接方向に直交する他方の方向において前記第２のＮＭＯＳのドライバトランジスタは前記第２のＰＭＯＳのアクセストランジスタと隣接して配列されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１０】
前記４個のＭＯＳトランジスタは、
前記第１のＰＭＯＳのアクセストランジスタと前記第２のＰＭＯＳのアクセストランジスタは隣接して配列され、
第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタの隣接方向に直交する一方の方向において前記第１のＮＭＯＳのドライバトランジスタは前記第１のＰＭＯＳのアクセストランジスタと隣接して配列され、
前記第１のＮＭＯＳのドライバトランジスタと前記第１のＰＭＯＳのアクセストランジスタの間の拡散層上には第３のコンタクトが形成され、
第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタの隣接方向に直交する他方の方向において前記第２のＮＭＯＳのドライバトランジスタは前記第２のＰＭＯＳのアクセストランジスタと隣接して配列され、
前記第２のＮＭＯＳのドライバトランジスタと前記第２のＰＭＯＳのアクセストランジスタの間の拡散層上には第４のコンタクトが形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１１】
前記柱状半導体上に形成されるコンタクトと、基板上に形成されるコンタクト又はゲート配線上に形成されるコンタクトを異なるリソグラフィー工程において形成することを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項１２】
第１及び第２のＰＭＯＳのアクセストランジスタを形成する柱状半導体層の上部に形成されるコンタクトの少なくとも１つを、隣接するメモリセルのＰＭＯＳのアクセストランジスタを形成する柱状半導体層の上部に形成されるコンタクトと共有化したことを特徴とする請求項１に記載の半導体記憶装置。