【手続補正書】
【提出日】平成23年2月7日(2011.2.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
２本の導体が互いに間隔をおいて並行に配置された並行部と、２本の導体が電気的に絶縁されて交差する交差部とをそれぞれ奇数個有するループ状の伝送線路と、
前記２本の導体の間に接続されたアクティブ回路と、
前記２本の導体の間に接続された複数の可変容量素子を含み、ディジタル制御データにより容量値が制御される可変容量部とを備え、
前記可変容量部は、複数の第１の可変容量素子を含む第１の可変容量部と、複数の第２の可変容量素子を含む第２の可変容量部とを有し、
前記第１の可変容量素子の高容量状態と低容量状態との切り替えは、ΣΔ変調された制御データにより行うことを特徴とするディジタル制御発振回路。
【請求項２】
前記可変容量部は、それぞれが前記複数の可変容量素子の一部を含む複数の可変容量素子ブロックに分割されており、
前記複数の可変容量素子ブロックは、前記伝送線路の互いに異なる部分に配置されていることを特徴とする請求項１に記載のディジタル制御発振回路。
【請求項３】
前記伝送線路は、半導体基板の上に形成され、
前記複数の可変容量素子のうちの少なくとも一部は、前記半導体基板における前記伝送線路の下側の領域に形成されていることを特徴とする請求項１又は２に記載のディジタル制御発振回路。
【請求項４】
前記可変容量部は、
複数の第３の可変容量素子を含む第３の可変容量素子部を有し、
前記第３の可変容量素子における高容量状態と低容量状態と間の容量変化量は、前記第２の可変容量素子よりも大きいことを特徴とする請求項１〜３のいずれか１項に記載のディジタル制御発振回路。
【請求項５】
ディジタル制御発振回路と、前記ディジタル制御発振回路の発振周波数を制御する発振周波数制御部とを備え、
前記ディジタル制御発振回路は、
２本の導体が互いに間隔をおいて並行に配置された並行部と、２本の導体が電気的に絶縁されて交差する交差部とをそれぞれ奇数個有するループ状の伝送線路と、
前記２本の導体の間に接続されたアクティブ回路と、
前記２本の導体の間に接続された複数の第１の可変容量素子を含む第１の可変容量部及び複数の第２の可変容量素子を含む第２の可変容量部とを有し、
前記発振周波数制御部は、
基準周波数信号を生成する基準周波数信号生成回路と、
前記ディジタル制御発振回路の出力に基づいて比較信号を生成する比較信号生成回路と、
前記基準周波数信号と前記比較信号との位相及び周波数の少なくとも一方を比較してディジタル制御データを生成する信号比較回路と、
前記ディジタル制御データの一部をΣΔ変調して前記複数の第１の可変容量素子の高容量状態と低容量状態とを切り替える第１の制御データを生成するΣΔ変調回路とを有していることを特徴とする周波数シンセサイザ。
【請求項６】
前記第１の可変容量部は、それぞれが前記複数の第１の可変容量素子の一部を含む複数の第１の可変容量素子ブロックに分割されており、
前記複数の第１の可変容量素子ブロックは、前記伝送線路の互いに異なる部分に配置されていることを特徴とする請求項５に記載の周波数シンセサイザ。
【請求項７】
前記発振周波数制御部は、前記ΣΔ変調回路の一クロック周期において、前記複数の第１の可変容量素子ブロックのうちの一部を選択し、選択した第１の可変容量素子ブロックに含まれる前記第１の可変容量素子の高容量状態と低容量状態とを切り替えることを特徴とする請求項６に記載の周波数シンセサイザ。
【請求項８】
前記発振周波数制御部は、選択する前記第１の可変容量素子ブロックの位置が分散するようにして、前記第１の可変容量素子ブロックを選択することを特徴とする請求項７に記載の周波数シンセサイザ。
【請求項９】
前記発振周波数制御部は、前記第１の可変容量素子ブロックをあらかじめ定められたパターンに従い選択することを特徴とする請求項８に記載の周波数シンセサイザ。
【請求項１０】
前記発振周波数制御部は、前記第１の可変容量素子ブロックをランダムに選択することを特徴とする請求項８に記載の周波数シンセサイザ。
【請求項１１】
前記複数の第１の可変容量素子ブロックのそれぞれに含まれる前記第１の可変容量素子は、対応する前記第１の可変容量素子同士が並列に接続されていることを特徴とする請求項６に記載の周波数シンセサイザ。
【請求項１２】
前記第２の可変容量部は、それぞれが前記複数の第２の可変容量素子の一部を含む複数の第２の可変容量素子ブロックに分割されており、
前記複数の第２の可変容量素子ブロックは、前記伝送線路の互いに異なる部分に配置されていることを特徴とする請求項５〜１１に記載の周波数シンセサイザ。
【請求項１３】
前記発振周波数制御部は、前記ディジタル制御データに応じて前記複数の第２の可変容量素子ブロックのうちの一部を選択し、選択した第２の可変容量素子ブロックに含まれる前記第２の可変容量素子の高容量状態と低容量状態とを切り替えることを特徴とする請求項１２に記載の周波数シンセサイザ。
【請求項１４】
前記発振周波数制御部は、選択する前記第２の可変容量素子が含まれる前記第２の可変容量素子ブロックの位置が分散するようにして、前記第２の可変容量素子ブロックを選択することを特徴とする請求項１３に記載の周波数シンセサイザ。
【請求項１５】
前記複数の第２の可変容量素子ブロックのそれぞれに含まれる前記第２の可変容量素子は、対応する前記第２の可変容量素子同士が並列に接続されていることを特徴とする請求項１２に記載の周波数シンセサイザ。
【請求項１６】
前記発振周波数制御部は、
前記第１の制御データを供給する前記第１の可変容量素子ブロックを選択するデータ出力選択回路とを有していることを特徴とする請求項６に記載の周波数シンセサイザ。
【請求項１７】
前記発振周波数制御部は、
前記信号比較回路における位相の誤差レベルを検出する位相誤差レベル検出回路を有し、
前記位相の誤差レベルが最小となるように前記データ出力選択回路を制御することを特徴とする請求項１６に記載の周波数シンセサイザ。
【請求項１８】
前記データ出力選択回路は、選択された前記第１の可変容量素子ブロックを除く第１の可変容量素子に対して、前記第１の制御データとは異なる制御データを供給することを特徴とする請求項１６又は１７に記載の周波数シンセサイザ。
【請求項１９】
前記第１の可変容量素子は、前記伝送線路の一部に集中して配置されていることを特徴とする請求項５に記載の周波数シンセサイザ。
【請求項２０】
前記ディジタル制御発振回路は、前記伝送線路の互いに異なる部分と接続された複数の出力端子を有し、
前記発振周波数制御部は、
前記複数の出力端子のうちの１つを選択する発振出力選択回路とを有していることを特徴とする請求項１９に記載の周波数シンセサイザ。
【請求項２１】
前記発振周波数制御部は、
前記信号比較回路における位相の誤差レベルを検出する位相誤差レベル検出回路を有し、
前記位相の誤差レベルが最小となるように前記発振出力選択回路を制御することを特徴とする請求項２０に記載の周波数シンセサイザ。
【請求項２２】
前記ディジタル制御発振回路は、
前記２本の導体の間に接続された複数の第３の可変容量素子を含む第３の可変容量部を有し、
前記第３の可変容量素子における高容量状態と低容量状態との間の容量変化量は、前記第２の可変容量素子よりも大きいことを特徴とする請求項５〜２１のいずれか１項に記載の周波数シンセサイザ。
【請求項２３】
前記第３の可変容量部は、それぞれが前記複数の第３の可変容量素子の一部を含む複数の第３の可変容量素子ブロックに分割されており、
前記複数の第３の可変容量素子ブロックは、前記伝送線路の互いに異なる部分に配置されていることを特徴とする請求項２２に記載の周波数シンセサイザ。
【請求項２４】
前記伝送線路は、半導体基板の上に形成され且つ外周の形状が対称性を有し、
前記発振周波数制御部は、前記半導体基板における前記伝送線路の内側の領域の中央部に配置されていることを特徴とする請求項５〜２３のいずれか１項に記載の周波数シンセサイザ。
【請求項２５】
前記伝送線路は、複数の屈曲部を有し、
前記各第１の可変容量素子と前記発振周波数制御部との間隔の平均は、前記第１の可変容量素子以外の可変容量素子と前記発振周波数制御部との間隔の平均よりも短いことを特徴とする請求項２４に記載の周波数シンセサイザ。
【請求項２６】
前記第２の可変容量素子は、前記第１の可変容量素子と同一の容量変化量を有する可変容量素子と、前記第１の可変容量素子の整数倍の容量変化量を有する可変容量素子とを含むことを特徴とする請求項５〜２５のいずれか１項に記載の周波数シンセサイザ。
【請求項２７】
請求項１６に記載の周波数シンセサイザと、
信号品質を検出する信号品質検出回路を有する受信回路及び送信回路の少なくとも一方とを備え、
前記発振周波数制御部は、前記信号品質が最大となるように前記データ出力選択回路を制御することを特徴とする無線通信機器。
【請求項２８】
請求項２０に記載の周波数シンセサイザと、
信号品質を検出する信号品質検出回路を有する受信回路及び送信回路の少なくとも一方とを備え、
前記発振周波数制御部は、前記信号品質が最大となるように前記発振出力選択回路を制御することを特徴とする無線通信機器。