【誤訳訂正書】
【提出日】平成20年12月22日(2008.12.22)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
導電材料の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された導電性酸化物結合層と、
前記導電性酸化物結合層上に形成された導電材料の第２層とを具えることを特徴とする電極構造。
【請求項２】
請求項１に記載の電極構造において、前記導電性酸化物結合層は、少なくとも半導体であり、該電極構造を焼きなまし、前記第２層からの導電材料を酸化物層中に化学吸着させることによって形成されたことを特徴とする電極構造。
【請求項３】
請求項２に記載の電極構造において、該電極構造は、前記第２層から前記酸化物層中への導電材料の化学吸着を制御するように選択された温度において、予め決められた期間焼きなまされたことを特徴とする電極構造。
【請求項４】
請求項１に記載の電極構造において、前記第１層は、酸化物に付着する金属であることを特徴とする電極構造。
【請求項５】
請求項１に記載の電極構造において、前記第２層は、酸化物中に拡散可能であり、酸化物に接着する金属であることを特徴とする電極構造。
【請求項６】
導電材料の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された二酸化シリコンを含む酸化物結合層と、
前記酸化物結合層上に形成された導電材料の第２層とを具える電極構造において、前記第２層の導電材料は、前記酸化物結合層中に拡散可能であり、前記酸化物結合層が電流を伝導することができるようにするように選択されたことを特徴とする電極構造。
【請求項７】
導電材料の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された導電性酸化物結合層と、
前記導電性酸化物結合層上に形成された導電材料の第２層とを具える電極構造において、前記導電性酸化物結合層は、前記第１及び第２層間に付着力を与え、前記第２層が、該電極構造に適用された化学的／機械的平面化プロセスによって形成された力によって前記誘電体層における開口から押し出されることを防ぐように選択されたことを特徴とする電極構造。
【請求項８】
金属化の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された酸化物結合層と、
前記酸化物結合層上に形成された金属化の第２層とを具えることを特徴とする電極構造。
【請求項９】
請求項８に記載の電極構造において、前記金属化の第１層は、タングステン及びニッケルの一方であることを特徴とする電極構造。
【請求項１０】
請求項８に記載の電極構造において、前記金属化の第２層は、銀及びニッケルの一方であることを特徴とする電極構造。
【請求項１１】
請求項８に記載の電極構造において、前記酸化物結合層は、少なくとも半導体であり、該電極構造を焼きなまし、前記第２層からの金属を酸化物層中に拡散させることによって形成されたことを特徴とする電極構造。
【請求項１２】
金属化の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された酸化物結合層と、
前記酸化物結合層上に形成された金属化の第２層とを具える電極構造において、前記酸化物結合層は、前記誘電体層における開口中に絶縁された金属化構造を形成するために該電極構造に適用される化学的／機械的平面化プロセスによって形成される力によって、前記金属化の第２層が前記誘電体層の開口から押し出されるのを防ぐように、前記金属化の第１及び第２層間に付着力を与えるように選択されたことを特徴とする電極構造。
【請求項１３】
請求項１２に記載の電極構造において、前記酸化物結合層は、酸化物と、前記第２層から前記酸化物中に拡散された金属とを含むことを特徴とする電極構造。
【請求項１４】
タングステン、ニッケル及び半導体材料のうちの１つの第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された導電性酸化物結合層と、
前記導電性酸化物結合層上に形成された銀の第２層とを具える電極構造において、前記導電性酸化物結合層は、酸化物と、前記第２層から前記酸化物中に拡散された銀とを含むことを特徴とする電極構造。
【請求項１５】
金属化の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された導電性酸化物結合層と、
前記導電性酸化物結合層上に形成された金属化の第２層とを具える電極構造において、前記導電性酸化物結合層は、二酸化シリコンと、該電極構造を選択された温度において予め決められた期間焼きなますことによって前記第２層から拡散された金属とを含むことを特徴とする電極構造。
【請求項１６】
請求項１５に記載の電極構造において、前記金属化の第２層は銀であり、前記導電性酸化物結合層は、酸化物と、前記開口においてダマシン銀層を形成するための平面化中に前記第２層から前記導電性酸化物結合層中に拡散され、前記第１及び第２層間に付着力を与える銀とを含むことを特徴とする電極構造。
【請求項１７】
請求項１６に記載の電極構造において、該電極構造を３５０℃の温度において１０分間焼きなますことによって、銀は前記導電性酸化物結合層中に拡散されたことを特徴とする電極構造。
【請求項１８】
導電材料の第１層と、
前記第１層の表面上に形成された第１誘電体層と、
前記第１誘電体層上に形成された第２誘電体層であって、前記第１誘電体層は該第２誘電体層より速いエッチングレートを有する、第２誘電体層と、
前記第１層の表面の一部を露出するように前記第１及び第２誘電体層において形成された開口であって、前記第１及び第２誘電体層間のエッチングレートにおける差に応じて、側部が前記第１層の露出された部分へ向かって広がった断面を有する開口と、
前記第１層の表面の露出された部分に形成された導電性酸化物結合層と、
前記導電性酸化物結合層上に形成された導電材料の第２層とを具えることを特徴とする電極構造。
【請求項１９】
導電材料の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部が露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された酸化物結合層と、
前記酸化物結合層上に形成された導電材料の第２層と、
前記導電材料の第２層上に形成されたドープトカルコゲニド材料の層と、
前記ドープトカルコゲニド材料の層上に形成された導電材料の第３層とを具えることを特徴とするメモリセル。
【請求項２０】
請求項１９に記載のメモリセルにおいて、前記カルコゲニド材料の層は、前記第３層からの導電材料が前記カルコゲニド層中に拡散することによってドープされたことを特徴とするメモリセル。
【請求項２１】
請求項２０に記載のメモリセルにおいて、前記第３層は、銀、ニッケル及びポリシリコンのうちの１つを具えることを特徴とするメモリセル。
【請求項２２】
導電材料の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部が露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された酸化物結合層と、
前記酸化物結合層上に形成された導電材料の第２層と、
前記導電材料の第２層上に形成されたセレン化ゲルマニウム材料の層と、
前記ドープトセレン化ゲルマニウム材料の層上に形成された導電材料の第３層とを具えることを特徴とするメモリセル。
【請求項２３】
請求項２２に記載のメモリセルにおいて、前記セレン化ゲルマニウムの層におけるゲルマニウムのセレンに対する濃度比は、１５／８５と４０／６０との間であることを特徴とするメモリセル。
【請求項２４】
導電材料の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部が露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された酸化物結合層と、
前記酸化物結合層上に形成された導電材料の第２層と、
前記導電材料の第２層上に形成されたドープトカルコゲニド材料の層と、
前記カルコゲニド材料の層上に形成された銀又はニッケルの一方を含む第３層とを具えるメモリセルにおいて、前記カルコゲニド材料の層は、焼きなまし、前記第３層からの銀又はニッケルのいくらかを前記カルコゲニド層中に拡散させたことによってドープされたことを特徴とするメモリセル。
【請求項２５】
請求項２４に記載のメモリセルにおいて、前記カルコゲニド材料の層は、セレン化ゲルマニウムであることを特徴とするメモリセル。
【請求項２６】
金属化の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部が露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された導電性酸化物結合層と、
前記導電性酸化物結合層上に形成された金属化の第２層であって、前記導電性酸化物結合層は、二酸化シリコンと、該第２層から拡散された金属とを含む、第２層と、
前記導電材料の第２層上に形成されたドープトカルコゲニド材料の層と、
前記ドープトカルコゲニド材料の層上に形成された導電材料の第３層とを具えることを特徴とするメモリセル。
【請求項２７】
請求項２６に記載のメモリセルにおいて、前記金属化の第２層は、銀又はニッケルの一方であり、前記導電性酸化物結合層は、酸化物と、選択された温度において予め決められた期間焼きなますことによって前記第２層から前記導電性酸化物結合層中に拡散された銀又はニッケルとを含むことを特徴とするメモリセル。
【請求項２８】
請求項２６に記載のメモリセルにおいて、前記カルコゲニド材料の層は、前記第３層からの導電材料が前記カルコゲニド材料の層中に拡散することによってドープされたことを特徴とするメモリセル。
【請求項２９】
タングステン、ニッケル又はポリシリコンのうち１つの第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された導電性酸化物結合層と、
前記導電性酸化物結合層上に形成された銀又はニッケルのうち一方の第２層であって、前記導電性酸化物結合層は、二酸化シリコンと、選択された温度によって予め決められた期間焼きなますことによって導電体層を形成するために前記第２層から前記二酸化シリコン中に拡散された銀又はニッケルとを含む、第２層と、
前記銀又はニッケルの第２層上に形成されたセレン化ゲルマニウム材料の層と、
前記セレン化ゲルマニウムの層上に形成された銀又はニッケルを含む第３層とを具え、前記セレン化ゲルマニウム材料の層は、前記第３層からの銀又はニッケルの予め決められたレベルの化学吸着を生じさせ、前記セレン化ゲルマニウム材料の層中へ拡散させるための、選択された期間の紫外線焼きなましによってドープされたことを特徴とするメモリセル。
【請求項３０】
導電材料の第１層と、
前記第１層の表面上に形成された第１誘電体層と、
前記第１誘電体層上に形成された第２誘電体層と、
前記第１層の表面の一部を露出するように前記第１及び第２誘電体層において形成された開口であって、前記第１及び第２誘電体層間のエッチングレートにおける差に応じて、側部が前記第１層の露出された部分へ向かって広がった断面を有する開口と、
前記第１層の表面の露出された部分に形成された酸化物結合層と、
前記酸化物結合層上に形成された導電材料の第２層と、
前記導電材料の第２層上に形成されたカルコゲニド材料の層と、
前記カルコゲニド材料の層上に形成された導電材料の第３層とを具え、前記カルコゲニド材料の層は、前記第３層からの導電材料が前記カルコゲニドの層中に拡散することによってドープされたことを特徴とするメモリ装置。
【請求項３１】
メモリ素子のアレイを具え、各々のメモリ素子が、
導電材料の第１層と、
前記第１層上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された酸化物結合層と、
前記酸化物結合層上に形成された導電材料の第２層と、
前記導電材料の第２層上に形成されたカルコゲニド材料の層と、
前記カルコゲニド層上に形成された導電材料の第３層とを含み、該メモリセルは焼きなまされ、前記第２層からの導電材料は前記カルコゲニド材料の層中に拡散され、前記カルコゲニド材料の層はドープされたことを特徴とするメモリシステム。
【請求項３２】
請求項３１に記載のメモリシステムにおいて、前記酸化物結合層は、少なくとも半導体であり、焼きなまし、前記第２層からの導電材料を酸化物層中に化学吸着させることによって形成されたことを特徴とするメモリシステム。
【請求項３３】
請求項３１に記載のメモリシステムにおいて、前記酸化物結合層は、前記第１及び第２層間に付着力を与えるように選択されたことを特徴とするメモリシステム。
【請求項３４】
請求項３１に記載のメモリシステムにおいて、前記第２層は、酸化物中に拡散可能で酸化物に接着する金属であることを特徴とするメモリシステム。
【請求項３５】
メモリ素子のアレイを具え、各々のメモリ素子が、
導電材料の第１層と、
前記第１層上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された酸化物結合層と、
前記酸化物結合層上に形成された導電材料の第２層と、
前記導電材料の第２層上に形成されたセレン化ゲルマニウム材料の層と、
前記セレン化ゲルマニウムの層上に形成された導電材料の第３層とを含み、前記セレン化ゲルマニウムの層は、紫外線焼きなましされ、前記第３層からの導電材料が前記セレン化ゲルマニウムの層中に拡散されることによってドープされたことを特徴とするメモリシステム。
【請求項３６】
メモリ素子のアレイを具え、各々のメモリ素子が、
導電材料の第１層と、
前記第１層上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された導電性酸化物結合層と、
前記導電性酸化物結合層上に形成された金属化の第２層であって、前記導電性酸化物結合層は、二酸化シリコンと、該第２層から拡散された金属とを含む、第２層と、
前記導電材料の第２層上に形成されたドープトカルコゲニド材料の層と、
前記ドープトカルコゲニド材料の層上に形成された導電材料の第３層とを具えることを特徴とするメモリシステム。
【請求項３７】
メモリ素子のアレイを具え、各々のメモリ素子が、
タングステン、ニッケル又はポリシリコンのうち１つの第１層と、
前記第１層上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された導電性酸化物結合層と、
前記導電性酸化物結合層上に形成された銀又はニッケルのうち一方の第２層であって、前記導電性酸化物結合層は、二酸化シリコンと、選択された温度において予め決められた期間焼きなますことによって前記導電性酸化物結合層を形成するために該第２層から前記二酸化シリコン中に拡散された銀又はニッケルとを含む、第２層と、
前記銀又はニッケルの第２層上に形成されたセレン化ゲルマニウム材料の層と、
前記セレン化ゲルマニウムの層上に形成された銀又はニッケルを含む第３層とを具え、前記セレン化ゲルマニウム材料の層は、選択された期間紫外線焼きなましを行い、前記第３層からの銀又はニッケルの予め決められたレベルの化学吸着を生じさせ、前記セレン化ゲルマニウム材料の層中に拡散させることによってドープされたことを特徴とするメモリシステム。
【請求項３８】
行及び列において配置されたメモリ素子のアレイと、
メモリ素子のある行又はある列の一方に各々結合された複数のアドレスラインと、
メモリ素子のある行又はある列の一方に各々結合された複数のデータラインとを具え、各々のメモリ素子は、
あるアドレスラインに結合されたゲート端子と、あるデータラインに結合されたソース／ドレイン端子とを含むトランジスタと、
前記トランジスタの他のソース／ドレイン端子に結合されたプログラマブルメモリセルとを含み、前記プログラマブルメモリセルは、
導電材料の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された酸化物結合層と、
前記酸化物結合層上に形成された導電材料の第２層と、
前記導電材料の第２層上に形成されたドープトカルコゲニド材料の層と、
前記ドープトカルコゲニド材料の層上に形成された導電材料の第３層とを含むことを特徴とするメモリシステム。
【請求項３９】
行及び列において配置されたメモリ素子のアレイと、
メモリ素子のある行又はある列の一方に各々結合された複数のアドレスラインと、
メモリ素子のある行又はある列の一方に各々結合された複数のデータラインとを具え、各々のメモリ素子は、
あるアドレスラインに結合されたゲート端子と、あるデータラインに結合されたソース／ドレイン端子とを含むトランジスタと、
前記トランジスタの他のソース／ドレイン端子に結合されたプログラマブルメモリセルとを含み、前記プログラマブルメモリセルは、
金属化又はポリシリコンのうち一方の第１層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された導電性酸化物結合層と、
前記導電性酸化物結合層上に形成された銀又はニッケルのうち一方の第２層であって、前記導電性酸化物結合層は、二酸化シリコンと、選択された温度において予め決められた期間焼きなますことによって前記導電性酸化物結合層を形成するために該第２層から前記二酸化シリコン中に拡散された銀又はニッケルとを含む、第２層と、
前記銀又はニッケルの第２層上に形成されたセレン化ゲルマニウム材料の層と、
前記セレン化ゲルマニウムの層上に形成された銀又はニッケルを含む第３層とを含み、前記セレン化ゲルマニウム材料の層は、選択された期間紫外線焼きなましを行い、前記第３層からの銀又はニッケルの予め決められたレベルの化学吸着を生じさせ、前記セレン化ゲルマニウム材料の層中に拡散させることによってドープされたことを特徴とするメモリシステム。
【請求項４０】
基板と、
前記基板によって支持された集積回路とを具え、前記集積回路は、少なくとも１つの電極を含み、前記少なくとも１つの電極は、
導電材料の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された酸化物結合層と、
前記酸化物結合層上に形成された導電材料の第２層とを含むことを特徴とする半導体ダイ。
【請求項４１】
基板と、
前記基板によって支持された集積回路とを具え、前記集積回路は、少なくとも１つの電極構造を含み、前記少なくとも１つの電極構造は、
金属化の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された導電性酸化物結合層と、
前記導電性酸化物結合層上に形成された金属化の第２層とを含み、前記導電性酸化物結合層は、二酸化シリコンと、前記電極構造を選択された温度において予め決められた期間焼きなますことによって前記第２層から拡散された金属とを含むことを特徴とする半導体ダイ。
【請求項４２】
基板と、
前記基板によって支持された集積回路とを具え、前記集積回路は、少なくとも１つの電極構造を含み、前記少なくとも１つの電極構造は、
金属化の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された酸化物結合層と、
前記酸化物結合層上に形成された金属化の第２層とを含み、前記酸化物結合層は、前記誘電体層における開口において形成された絶縁された金属化構造を形成するために前記電極構造に適用される化学的／機械的平面化プロセスによって形成された力によって前記誘電体層における開口から前記金属化の第２層が押し出されるのを防ぐために、前記第１及び第２層間に粘着力を与えるように選択されたことを特徴とする半導体ダイ。
【請求項４３】
基板と、
前記基板によって支持された集積回路とを具え、前記集積回路は、少なくとも１つの電極構造を含み、前記少なくとも１つの電極構造は、
タングステン、ニッケル及びポリシリコンのうち１つの第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された導電性酸化物結合層と、
前記導電性酸化物結合層上に形成された銀の第２層とを含み、前記導電性酸化物結合層は、二酸化シリコンと、前記開口においてダマシン銀層を形成するための平面化中に前記第１層及び第２層間に付着力を与えるために前記第２層から前記二酸化シリコン中に拡散された銀とを含むことを特徴とする半導体ダイ。
【請求項４４】
プロセッサと、
前記プロセッサに結合されたメモリシステムとを具え、前記メモリシステムは、メモリ素子のアレイを具え、各々のメモリ素子は、
導電材料の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された酸化物結合層と、
前記酸化物結合層上に形成された導電材料の第２層と、
前記導電材料の第２層上に形成されたドープトカルコゲニド材料の層と、
前記ドープトカルコゲニド材料の層上に形成された導電材料の第３層とを含むことを特徴とする電子システム。
【請求項４５】
プロセッサと、
前記プロセッサに結合されたメモリシステムとを具え、前記メモリシステムは、メモリ素子のアレイを具え、各々のメモリ素子は、
導電材料の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された酸化物結合層と、
前記酸化物結合層上に形成された導電材料の第２層と、
前記導電材料の第２層上に形成されたセレン化ゲルマニウム材料の層と、
前記セレン化ゲルマニウム材料の層上に形成された導電材料の第３層とを含み、前記セレン化ゲルマニウムの層は、紫外線焼きなましされ、前記第３層からの導電材料が前記セレン化ゲルマニウムの層中に拡散されることによってドープされたことを特徴とする電子システム。
【請求項４６】
プロセッサと、
前記プロセッサに結合されたメモリシステムとを具え、前記メモリシステムは、メモリ素子のアレイを具え、各々のメモリ素子は、
金属化の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された導電性酸化物結合層と、
前記導電性酸化物結合層上に形成された金属化の第２層であって、前記導電性酸化物結合層は、二酸化シリコンと、該第２層から拡散された金属とを含む、第２層と、
前記導電材料の第２層上に形成されたドープトカルコゲニド材料の層と、
前記ドープトカルコゲニド材料の層上に形成された導電材料の第３層とを含むことを特徴とする電子システム。
【請求項４７】
プロセッサと、
前記プロセッサに結合されたメモリシステムとを具え、前記メモリシステムは、メモリ素子のアレイを具え、各々のメモリ素子は、
タングステン、ニッケル又はポリシリコンのうち１つの第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された導電性酸化物結合層と、
前記導電性酸化物結合層上に形成された銀又はニッケルのうち１つの第２層であって、前記導電性酸化物結合層は、二酸化シリコンと、選択された温度において予め決められた期間焼きなますことによって前記導電性酸化物結合層を形成するために該第２層から前記二酸化シリコン中に拡散された銀又はニッケルとを含む、第２層と、
前記銀又はニッケルの第２層上に形成されたセレン化ゲルマニウム材料の層と、
前記セレン化ゲルマニウムの層上に形成された銀又はニッケルを含む第３層とを含み、前記セレン化ゲルマニウム材料の層は、選択された期間紫外線焼きなましされ、前記第３層からの銀又はニッケルの予め決められたレベルの化学吸着を生じさせ、前記セレン化ゲルマニウム材料の層中に拡散させることによってドープされたことを特徴とする電子システム。
【請求項４８】
プロセッサと、
前記プロセッサに結合されたメモリシステムとを具え、前記メモリシステムは、
行及び列において配置されたメモリ素子のアレイと、
メモリ素子のある行又はある列の一方に各々結合された複数のアドレスラインと、
メモリ素子のある行又はある列の一方に各々結合された複数のデータラインとを含み、各々のメモリ素子は、
あるアドレスラインに結合されたゲート端子と、あるデータラインに結合されたソース／ドレイン端子とを含むトランジスタと、
前記トランジスタの他のソース／ドレイン端子に結合されたプログラマブルメモリセルとを含み、前記プログラマブルメモリセルは、
導電材料の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された酸化物結合層と、
前記酸化物結合層上に形成された導電材料の第２層と、
前記導電材料の第２層上に形成されたドープトカルコゲニド材料の層と、
前記ドープトカルコゲニド材料の層上に形成された導電材料の第３層とを含むことを特徴とする電子システム。
【請求項４９】
プロセッサと、
前記プロセッサに結合されたメモリシステムとを具え、前記メモリシステムは、
行及び列において配置されたメモリ素子のアレイと、
メモリ素子のある行又はある列の一方に各々結合された複数のアドレスラインと、
メモリ素子のある行又はある列の一方に各々結合された複数のデータラインとを含み、各々のメモリ素子は、
あるアドレスラインに結合されたゲート端子と、あるデータラインに結合されたソース／ドレイン端子とを含むトランジスタと、
前記トランジスタの他のソース／ドレイン端子に結合されたプログラマブルメモリセルとを含み、前記プログラマブルメモリセルは、
金属化又はポリシリコンのうち１つの第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記開口の側壁および前記第１層の表面の露出された部分、または、前記第１層の表面の露出された部分に形成された導電性酸化物結合層と、
前記導電性酸化物結合層上に形成された銀又はニッケルのうち１つの第２層であって、前記導電性酸化物結合層は、二酸化シリコンと、選択された温度において予め決められた期間焼きなましすることによって前記導電性酸化物結合層を形成するために該第２層から前記二酸化シリコン中に拡散された銀又はニッケルとを含む、第２層と、
前記銀又はニッケルの第２層上に形成されたセレン化ゲルマニウム材料の層と、
前記セレン化ゲルマニウムの層上に形成された銀又はニッケルを含む第３層とを含み、前記セレン化ゲルマニウム材料の層は、選択された期間紫外線焼きなましされ、前記第３層からの銀又はニッケルの予め決められたレベルの化学吸着を生じさせ、前記セレン化ゲルマニウム材料の層中に拡散させることによってドープされたことを特徴とする電子システム。
【請求項５０】
導電材料の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部を露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層の上面、前記開口の側壁および前記第１層の表面の露出された部分、または、前記誘電体層の上面および前記第１層の表面の露出された部分に酸化物結合層を形成するステップと、
前記酸化物結合層上に導電材料の第２層を形成するステップとを含むことを特徴とする電極構造を形成する方法。
【請求項５１】
請求項５０に記載の方法において、前記酸化物結合層を形成するステップは、
酸化物層を形成するステップと、
前記電極構造を焼きなまし、前記第２層からの導電材料を前記酸化物層中に化学吸着させるステップとを含むことを特徴とする方法。
【請求項５２】
請求項５１に記載の方法において、前記第２層からの導電材料の前記酸化物層中への化学吸着を、選択された温度において予め決められた期間焼きなますことによって制御するステップをさらに含むことを特徴とする方法。
【請求項５３】
請求項５０に記載の方法において、前記材料の第２層に関して酸化物中に拡散可能な金属を選択するステップをさらに含むことを特徴とする方法。
【請求項５４】
請求項５０に記載の方法において、前記電極構造を、化学的／機械的平面化プロセスによって平面化するステップをさらに含むことを特徴とする方法。
【請求項５５】
電極構造を形成する方法において、
金属化の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部を露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層の上面、前記開口の側壁および前記第１層の表面の露出された部分、または、前記誘電体層の上面および前記第１層の表面の露出された部分に酸化物結合層を形成するステップと、
前記酸化物結合層上に金属化の第２層を形成するステップと、
前記電極構造を焼きなまし、前記第２層からの金属化を前記酸化物結合層中に拡散させ、前記金属化の第１及び第２層間に付着力を与えるステップと、
前記電極構造を化学的／機械的平面化プロセスによって平面化し、前記誘電体層における開口中に形成された絶縁された金属化構造を形成するステップとを含むことを特徴とする方法。
【請求項５６】
電極構造を形成する方法において、
タングステン、ニッケル及びポリシリコンのうち１つを含む第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部を露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層の上面、前記開口の側壁および前記第１層の表面の露出された部分、または、前記誘電体層の上面および前記第１層の表面の露出された部分に酸化物結合層を形成するステップと、
前記酸化物結合層上に銀及びニッケルのうち１つを含む第２層を形成するステップと、
前記電極構造を選択された温度において予め決められた期間焼きなまし、銀又はニッケルの前記酸化物結合層中への化学吸着を制御するステップと、
前記電極構造を平坦化し、前記開口においてダマシン銀層を形成するステップとを含むことを特徴とする方法。
【請求項５７】
導電材料の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部を露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層の上面、前記開口の側壁および前記第１層の表面の露出された部分、または、前記誘電体層の上面および前記第１層の表面の露出された部分に酸化物結合層を形成するステップと、
前記酸化物結合層上に導電材料の第２層を形成するステップとを含むことを特徴とする電極構造を形成する方法。
【請求項５８】
電極構造を形成する方法において、
タングステン、ニッケル及びポリシリコンのうち１つを含む第１層を形成するステップと、
前記第１層の表面上に第１誘電体層を形成するステップと、
前記第１誘電体層上に第２誘電体層を形成するステップであって、前記第１誘電体層は前記第２誘電体層より速いエッチングレートを有する、ステップと、
前記第１層の表面の一部を露出するように前記第１及び第２誘電体層において開口を形するステップであって、前記開口は、前記第１及び第２誘電体層間のエッチングレートにおける差に応じて、側部が前記第１層の露出された部分へ向かって広がった断面を有するステップと、
前記誘電体層の上面および前記第１層の表面の露出された部分に酸化物結合層を形成するステップと、
前記酸化物結合層上に銀及びニッケルのうち１つを含むの第２層を形成するステップと、
前記電極構造を選択された温度において予め決められた期間焼きなまし、銀又はニッケルの前記酸化物結合層中への化学吸着を制御するステップと、
前記電極構造を平坦化し、前記開口においてダマシン銀層を形成するステップとを含むことを特徴とする方法。
【請求項５９】
導電材料の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部を露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層の上面、前記開口の側壁および前記第１層の表面の露出された部分、または、前記誘電体層の上面および前記第１層の表面の露出された部分に酸化物結合層を形成するステップと、
前記酸化物結合層上に導電材料の第２層を形成するステップと、
前記導電材料の第２層上にドープトカルコゲニド材料の層を形成するステップと、
前記ドープトカルコゲニド材料の層上に導電材料の第３層を形成するステップとを含むことを特徴とするメモリセルを形成する方法。
【請求項６０】
メモリセルを形成する方法において、
導電材料の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部を露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層の上面、前記開口の側壁および前記第１層の表面の露出された部分、または、前記誘電体層の上面および前記第１層の表面の露出された部分に酸化物結合層を形成するステップと、
前記酸化物結合層上に導電材料の第２層を形成するステップと、
前記導電材料の第２層上にセレン化ゲルマニウム材料の層を形成するステップと、
前記セレン化ゲルマニウム材料の層上に導電材料の第３層を形成するステップと、
前記メモリセルを焼きなまし、前記第３層からの導電材料を前記セレン化ゲルマニウムの層中に拡散させるステップとを含むことを特徴とする方法。
【請求項６１】
請求項６０に記載の方法において、前記セレン化ゲルマニウム層におけるゲルマニウムのセレンに対する濃度は、１５／８５と４０／６０との間であることを特徴とする方法。
【請求項６２】
メモリセルを形成する方法において、
金属化の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部を露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層の上面、前記開口の側壁および前記第１層の表面の露出された部分、または、前記誘電体層の上面および前記第１層の表面の露出された部分に二酸化シリコンを含む酸化物結合層を形成するステップと、
前記酸化物結合層上に金属化の第２層を形成するステップと、
前記第２層からの金属化を前記酸化物結合層中に拡散させるステップと、
前記金属化の第２層上にカルコゲニド材料の層を形成するステップと、
前記カルコゲニド材料の層上に金属化の第３層を形成するステップと、
前記メモリセルを焼きなまし、前記第３層からの金属化を前記カルコゲニド材料の層中に拡散させるステップとを含むことを特徴とする方法。
【請求項６３】
メモリセルを形成する方法において、
タングステン、ニッケル又はポリシリコンのうち１つの第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部を露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層の上面、前記開口の側壁および前記第１層の表面の露出された部分、または、前記誘電体層の上面および前記第１層の表面の露出された部分に二酸化シリコンを含む酸化物結合層を形成するステップと、
前記酸化物結合層上に銀又はニッケルのうち１つの第２層を形成するステップと、
選択された温度において予め決められた期間焼きなますことによって、銀又はニッケルを前記第２層から前記酸化物結合層中に拡散させるステップと、
前記銀又はニッケルの第２層上にセレン化ゲルマニウム材料の層を形成するステップと、
前記セレン化ゲルマニウム材料の層上に銀又はニッケルを含む第３層を形成するステップと、
前記メモリセルを焼きなまし、前記第３層からの銀又はニッケルを前記セレン化ゲルマニウム材料の層中に拡散させるステップとを含むことを特徴とする方法。
【請求項６４】
メモリセルを形成する方法において、
導電材料の第１層を形成するステップと、
前記第１層の表面上に第１誘電体層を形成するステップと、
前記第１誘電体層上に第２誘電体層を形成するステップと、
前記第１層の表面の一部を露出するように前記第１及び第２誘電体層において開口を形するステップであって、前記開口は、前記第１及び第２誘電体層間のエッチングレートにおける差に応じて、側部が前記第１層の露出された部分へ向かって広がった断面を有するステップと、
前記誘電体層の上面および前記第１層の表面の露出された部分に酸化物結合層を形成するステップと、
前記酸化物結合層上に導電材料の第２層を形成するステップと、
前記導電材料の第２層上にカルコゲニド材料の層を形成するステップと、
前記カルコゲニド材料の層上に導電材料の第３層を形成するステップと、
前記メモリセルを焼きなまし、前記第３層からの導電材料を前記カルコゲニド材料の層によって化学吸着させるステップとを含むことを特徴とする方法。
【請求項６５】
メモリシステムを形成する方法において、
メモリ素子のアレイを形成するステップと、
各々のメモリ素子に関係するメモリセルを形成するステップとを含み、各々のメモリセルを形成するステップが、
導電材料の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部を露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層の上面、前記開口の側壁および前記第１層の表面の露出された部分、または、前記誘電体層の上面および前記第１層の表面の露出された部分に酸化物結合層を形成するステップと、
前記酸化物結合層上に導電材料の第２層を形成するステップと、
前記導電材料の第２層上にドープトカルコゲニド材料の層を形成するステップと、
前記ドープトカルコゲニド材料の層上に導電材料の第３層を形成するステップとを含むことを特徴とする方法。
【請求項６６】
メモリシステムを形成する方法において、
メモリ素子のアレイを形成するステップと、
各々のメモリ素子に関係するメモリセルを形成するステップとを含み、各々のメモリセルを形成するステップが、
導電材料の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部を露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層の上面、前記開口の側壁および前記第１層の表面の露出された部分、または、前記誘電体層の上面および前記第１層の表面の露出された部分に酸化物結合層を形成するステップと、
前記酸化物結合層上に導電材料の第２層を形成するステップと、
前記導電材料の第２層上にセレン化ゲルマニウム材料の層を形成するステップと、
前記セレン化ゲルマニウム材料の層上に導電材料の第３層を形成するステップと、
前記メモリセルを焼きなまし、前記第３層からの導電材料を前記セレン化ゲルマニウムの層中に拡散させるステップとを含むことを特徴とする方法。
【請求項６７】
メモリシステムを形成する方法において、
メモリ素子のアレイを形成するステップと、
各々のメモリ素子に関係するメモリセルを形成するステップとを含み、各々のメモリセルを形成するステップが、
タングステン、ニッケル又はポリシリコンのうち１つの第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部を露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層の上面、前記開口の側壁および前記第１層の表面の露出された部分、または、前記誘電体層の上面および前記第１層の表面の露出された部分に酸化物結合層を形成するステップと、
前記酸化物結合層上に銀又はニッケルのうち１つの第２層を形成するステップと、
選択された温度において予め決められた期間焼きなますことによって、前記第２層から銀又はニッケルを前記酸化物結合層中に拡散させるステップと、
前記銀又はニッケルの第２層上にセレン化ゲルマニウム材料の層を形成するステップと、
前記セレン化ゲルマニウム材料の層上に銀又はニッケルを含む第３層を形成するステップと、
前記メモリセルを焼きなまし、前記第３層からの銀又はニッケルの予め決められたレベルの化学吸着を生じさせ、前記セレン化ゲルマニウムの層中に拡散させるステップとを含むことを特徴とする方法。
【請求項６８】
メモリシステムを形成する方法において、
行及び列において配置されたメモリ素子のアレイを形成するステップと、
メモリ素子のある列又はある行の一方に各々結合された複数のアドレスラインを形成するステップと、
メモリ素子のある列又はある行の一方に各々結合された複数のデータラインを形成するステップとを含み、各々のメモリ素子を形成するステップが、
前記複数のアドレスラインのうち１つに結合されたゲート端子と、前記複数のデータラインのうち１つに結合されたソース／ドレイン端子とを含むトランジスタを形成するステップと、
前記トランジスタの他のソース／ドレイン端子に結合されたメモリセルを形成するステップとを含み、前記メモリセルを形成するステップが、
導電材料の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部が露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層の上面、前記開口の側壁および前記第１層の表面の露出された部分、または、前記誘電体層の上面および前記第１層の表面の露出された部分に酸化物結合層を形成するステップと、
前記酸化物結合層上に導電材料の第２層を形成するステップと、
前記導電材料の第２層上にドープトカルコゲニド材料の層を形成するステップと、
前記ドープトカルコゲニド材料の層上に導電材料の第３層を形成するステップとを含むことを特徴とする方法。
【請求項６９】
メモリシステムを形成する方法において、
行及び列において配置されたメモリ素子のアレイを形成するステップと、
メモリ素子のある列又はある行の一方に各々結合された複数のアドレスラインを形成するステップと、
メモリ素子のある列又はある行の一方に各々結合された複数のデータラインを形成するステップとを含み、各々のメモリ素子を形成するステップが、
前記複数のアドレスラインのうち１つに結合されたゲート端子と、前記複数のデータラインのうち１つに結合されたソース／ドレイン端子とを含むトランジスタを形成するステップと、
前記トランジスタの他のソース／ドレイン端子に結合されたメモリセルを形成するステップとを含み、前記メモリセルを形成するステップが、
タングステン、ニッケル又はポリシリコンのうち１つの第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部が露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層の上面、前記開口の側壁および前記第１層の表面の露出された部分、または、前記誘電体層の上面および前記第１層の表面の露出された部分に二酸化シリコンを含む酸化物結合層を形成するステップと、
前記酸化物結合層上に銀又はニッケルのうち１つの第２層を形成するステップと、
選択された温度において予め決められた期間焼きなますことによって、前記第２層から銀又はニッケルを前記酸化物結合層中に拡散させるステップと、
前記銀又はニッケルの第２層上にセレン化ゲルマニウム材料の層を形成するステップと、
前記セレン化ゲルマニウムの層上に導電材料の第３層を形成するステップと、
前記メモリセルを焼きなまし、前記第３層からの銀又はニッケルの予め決められたレベルの化学吸着を生じさせ、前記セレン化ゲルマニウム材料の層中に拡散させるステップとを含むことを特徴とする方法。
【請求項７０】
半導体ダイを形成する方法において、
基板を設けるステップと、
前記基板によって支持された集積回路を形成するステップと、
前記集積回路に結合された電極を形成するステップとを含み、前記電極を形成するステップは、
導電材料の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部が露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層の上面、前記開口の側壁および前記第１層の表面の露出された部分、または、前記誘電体層の上面および前記第１層の表面の露出された部分に酸化物結合層を形成するステップと、
前記酸化物結合層上に導電材料の第２層を形成するステップを含むことを特徴とする方法。
【請求項７１】
半導体ダイを形成する方法において、
基板を設けるステップと、
前記基板によって支持された集積回路を形成するステップと、
前記集積回路に関係付けられた電極構造を形成するステップとを含み、前記電極構造を形成するステップは、
金属化の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部が露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層の上面、前記開口の側壁および前記第１層の表面の露出された部分、または、前記誘電体層の上面および前記第１層の表面の露出された部分に酸化物結合層を形成するステップと、
前記酸化物結合層上に金属化の第２層を形成するステップと、
前記電極構造を焼きなまし、前記第２層からの金属化を前記酸化物結合層中に拡散させ、前記金属化の第１及び第２層間に付着力を与えるステップと、
前記電極構造を化学的／機械的平面化プロセスによって平面化し、前記誘電体層における開口中に形成された絶縁された金属化構造を形成するステップとを含むことを特徴とする方法。
【請求項７２】
半導体ダイを形成する方法において、
基板を設けるステップと、
前記基板によって支持された集積回路を形成するステップと、
前記集積回路に関係付けられた電極構造を形成するステップとを含み、前記電極構造を形成するステップは、
タングステン、ニッケル又はポリシリコンのうち１つの第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部が露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層の上面、前記開口の側壁および前記第１層の表面の露出された部分、または、前記誘電体層の上面および前記第１層の表面の露出された部分に酸化物結合層を形成するステップと、
前記酸化物結合層上に銀及びニッケルのうち１つを含む第２層を形成するステップと、
前記電極構造を選択された温度において予め決められた時間焼きなまし、銀又はニッケルの前記酸化物結合層中への化学吸着を制御するステップと、
前記電極構造を平面化し、前記開口中にダマシン銀層を形成するステップとを含むことを特徴とする方法。
【請求項７３】
電子システムを形成する方法において、
プロセッサを形成するステップと、
前記プロセッサに結合されたメモリシステムを形成するステップとを含み、前記メモリシステムを形成するステップは、
メモリ素子のアレイを形成するステップと、
各々のメモリ素子に関係付けられたメモリセルを形成するステップとを含み、各々のメモリセルを形成する方法は、
導電材料の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部が露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層の上面、前記開口の側壁および前記第１層の表面の露出された部分、または、前記誘電体層の上面および前記第１層の表面の露出された部分に酸化物結合層を形成するステップと、
前記酸化物結合層上に導電材料の第２層を形成するステップと、
前記導電材料の第２層上にドープトカルコゲニド材料の層を形成するステップと、
前記ドープトカルコゲニド材料の層上に導電材料の第３層を形成するステップとを含むことを特徴とする方法。
【請求項７４】
電子システムを形成する方法において、
プロセッサを形成するステップと、
前記プロセッサに結合されたメモリシステムを形成するステップとを含み、前記メモリシステムを形成するステップは、
メモリ素子のアレイを形成するステップと、
各々のメモリ素子に関係付けられたメモリセルを形成するステップとを含み、各々のメモリセルを形成する方法は、
導電材料の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部が露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層の上面、前記開口の側壁および前記第１層の表面の露出された部分、または、前記誘電体層の上面および前記第１層の表面の露出された部分に酸化物結合層を形成するステップと、
前記酸化物結合層上に導電材料の第２層を形成するステップと、
前記導電材料の第２層上にセレン化ゲルマニウム材料の層を形成するステップと、
前記セレン化ゲルマニウム材料の層上に導電材料の第３層を形成するステップと、
前記メモリセルを焼きなまし、前記第３層からの導電材料を前記セレン化ゲルマニウムの層中に拡散させるステップとを含むことを特徴とする方法。
【請求項７５】
電子システムを形成する方法において、
プロセッサを形成するステップと、
前記プロセッサに結合され、複数のメモリセルを含むメモリシステムを形成するステップとを含み、前記メモリシステムを形成するステップは、
行及び列において配置されたメモリ素子のアレイを形成するステップと、
前記メモリ素子のある行又はある列のうち一方に各々結合された複数のアドレスラインを形成するステップと、
前記メモリ素子のある行又はある列のうち一方に各々結合された複数のデータラインを形成するステップとを含み、各々のメモリ素子を形成するステップは、
前記複数のアドレスラインのうち１つに結合されたゲート端子と、前記複数のデータラインのうち１つに結合されたソース／ドレイン端子とを含むトランジスタを形成するステップと、
前記トランジスタの他のソース／ドレイン端子に結合されたメモリセルを形成するステップとを含み、前記メモリ素子を形成するステップは、
導電材料の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部が露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層の上面、前記開口の側壁および前記第１層の表面の露出された部分、または、前記誘電体層の上面および前記第１層の表面の露出された部分に酸化物結合層を形成するステップと、
前記酸化物結合層上に導電材料の第２層を形成するステップと、
前記導電材料の第２層上にドープトカルコゲニド材料の層を形成するステップと、
前記ドープトカルコゲニド材料の層上に導電材料の第３層を形成するステップとを含むことを特徴とする方法。
【請求項７６】
電子システムを形成する方法において、
プロセッサを形成するステップと、
前記プロセッサに結合され、複数のメモリセルを含むメモリシステムを形成するステップとを含み、前記メモリシステムを形成するステップは、
行及び列において配置されたメモリ素子のアレイを形成するステップと、
前記メモリ素子のある行又はある列のうち一方に各々結合された複数のアドレスラインを形成するステップと、
前記メモリ素子のある行又はある列のうち一方に各々結合された複数のデータラインを形成するステップとを含み、各々のメモリ素子を形成するステップは、
前記複数のアドレスラインのうち１つに結合されたゲート端子と、前記複数のデータラインのうち１つに結合されたソース／ドレイン端子とを含むトランジスタを形成するステップと、
前記トランジスタの他のソース／ドレイン端子に結合されたメモリセルを形成するステップとを含み、前記メモリ素子を形成するステップは、
導電材料の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部が露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層の上面、前記開口の側壁および前記第１層の表面の露出された部分、または、前記誘電体層の上面および前記第１層の表面の露出された部分に酸化物結合層を形成するステップと、
前記酸化物結合層上に導電材料の第２層を形成するステップと、
前記導電材料の第２層上にドープトカルコゲニド材料の層を形成するステップと、
前記カルコゲニド材料のドープト層上に導電材料の第３層を形成するステップとを含むことを特徴とする方法。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】発明の名称
【訂正方法】変更
【訂正の内容】
【発明の名称】集積回路において使用する電極構造、メモリセル、メモリ装置、メモリシステム、半導体ダイおよび電子システム、ならびに、これらを形成する方法
【誤訳訂正３】
【訂正対象書類名】明細書
【訂正対象項目名】００１４
【訂正方法】変更
【訂正の内容】
【００１４】
図１Ｂにおいて、電極構造１００Ｂは、不活性周囲環境中で、選択された温度において、予め決められた期間、焼きなまされる。前記不活性周囲環境は、窒素、アルゴン、又は、電極構造１００を形成する材料に対して不活性な何か他のガスであってもよい。ＴＥＯＳの酸化物層１１０と、銀の第２導電層１１２とに関して、約３５０℃における、約１０分間の焼きなましは、銀分子のＴＥＯＳ中への適切な量の拡散及び化学吸着を与え、第１及び第２導電層の間に電気的バリアを形成しないように、少なくとも半導体の酸化物層１１０を形成する。したがって、酸化物層１１０は、前記焼きなまし動作によって、導体、又は少なくとも半導体の結合層１１０’に変換される。電極構造１００Ｂは、約１３０℃又は室温と同じくらい低い温度において焼きなましてもよいが、適切なレベルの化学吸着を達成するための期間は、はるかにより長くなり、これによって、製造プロセスに関する全体的な時間の長さを増大する。本発明によれば、焼きなまし温度及び期間は、第２層１１２からの導電材料又は金属の分子の酸化物層１１０中への拡散又は化学吸着のレート及び量を制御するように調節されることができる。焼きなまし温度及び期間は、すでにウェハ又は半導体ダイ上に形成されている、又は、半導体チップを製造するためのコスト及び時間を増加させる追加の処理動作を結果として生じる他の構成要素に悪影響又はダメージを及ぼさないようにするために、他の構成要素及び後の処理ステップの考慮によっても選択される。
【誤訳訂正４】
【訂正対象書類名】明細書
【訂正対象項目名】００１９
【訂正方法】変更
【訂正の内容】
【００１９】
図２Ｄにおいて、セル構造２００Ｄは平面化され、絶縁されたセル構造２００Ｄ、又は第３層接触又はダマシン層２１６’を形成し、その後の処理動作のために平坦又はより一様な表面２１８を与える。セル構造２００Ｄは、ＣＭＰ等によって平面化される。導電材料の第４層２２０は、平面化された表面２１８上と、第３層接触２１６’との電気的接触において形成される。
【誤訳訂正５】
【訂正対象書類名】明細書
【訂正対象項目名】００２０
【訂正方法】変更
【訂正の内容】
【００２０】
開口２０６の側壁２２２において形成された第２層２１２の導電材料又は金属は、堆積プロセスによって最小にされることができ、焼きなましプロセス中、側壁２２２上の酸化物層２１０中に実質的に拡散される。この方法において、ＣＭＰ動作後で第４層が形成される前の追加のステップを必要とする絶縁又は誘電体は、側壁２２２上の任意の残余の金属化と、導電材料の第４層２２０との間に必要とされない。
【誤訳訂正６】
【訂正対象書類名】明細書
【訂正対象項目名】００２１
【訂正方法】変更
【訂正の内容】
【００２１】
図３Ａ-３Ｅは、凹型の輪郭を形成し、導電材料が誘電体層における開口の側壁において形成するのを防ぐ、本発明の他の実施例によるプログラマブルメモリセル３００の形成における動作を例示する。図３Ａにおいて、第１導電体層３０２が形成される。第１導電体層３０２は、タングステン、ニッケル等のような金属、又は、半導体材料又はポリシリコンであってもよい。あるエッチングレートを有する第１誘電体層３０４は、第１導電体層３０２上に形成され、第２のエッチングレートを有する第２誘電体層３０６は、第１誘電体層３０４上に形成される。本発明によれば、第１誘電体層３０４のエッチングレートは、第２誘電体層３０６のエッチングレートより速い。したがって、図３Ｂにおいて、第１及び第２誘電体層３０４及び３０６が選択的にパターン化され、開口３０８が形成される場合、この開口は、開口３０８が下に延びるにつれ角度が戻り、第１導電体層３０２が露出する断面を有する凹型の輪郭を有する。酸化物の層３１２は、第２誘電体層３０６上と、開口３０８において第１導電体層３０２の露出された表面部分３１４上とにおいて形成される。導電材料の第２層３１６は、酸化物層３１２上に形成される。第２導電体層３１６は、酸化物中に拡散可能である銀、ニッケル、又は他の導電材料又は金属であってもよい。開口３０８の凹型の輪郭のため、第２導電体層３１６及び酸化物層３１２は、開口３０８の側壁３１０上に形成されることができない。
【誤訳訂正７】
【訂正対象書類名】明細書
【訂正対象項目名】００２６
【訂正方法】変更
【訂正の内容】
【００２６】
図５への参照により、システム４００と同様のメモリシステムか、本発明による新規の電極構造１００Ｃ（図１Ｅ）メモリセルメモリセル２００Ｄ（図２Ｄ）又は３００Ｅ（図３Ｅ）を含む電子システムかを含むことができる半導体ダイ５１０は、シリコンウェハ５００から製造することができる。ダイ５１０は、特定の機能を実行する回路網を含む、基板上の個々のパターン、代表的には長方形である。半導体ウェハ５００は、代表的には、同じ機能性を含むこのようなダイ５１０の繰り返されるパターンを含む。ダイ５１０は、さらに、追加の回路網を含むことができ、多数の機能性を有する単一体のプロセッサのような複雑な装置まで拡張することができる。ダイ５１０は、代表的に、これらから延び、一方的又は相互的な通信又は制御用のダイ５１０の回路網へのアクセスを与える導線（図示せず）を有する保護ケーシング（図示せず）においてパッケージされる。
【誤訳訂正８】
【訂正対象書類名】明細書
【訂正対象項目名】００２７
【訂正方法】変更
【訂正の内容】
【００２７】
図６に示されるように、本発明による新規の電極構造１００Ｃ又はメモリセル２００Ｄ又は３００Ｅを取り入れた少なくとも１つの電子システム又はメモリシステム４００を含む２つ又はそれ以上のダイ５１０は、保護ケーシングあり又はなしで、回路モジュール６００に結合され、個々のダイ５１０の機能性を増強又は拡張することができる。回路モジュール６００は、種々の機能性を表すダイ５１０の組み合わせ、又は、同じ機能性を含むダイ５１０の組み合わせであってもよい。回路モジュール６００のいくつかの例は、メモリモジュールと、装置ドライバと、電力モジュールと、通信モデムと、プロセッサモジュールと、アプリケーション特定モジュールとを含み、多層多チップモジュールを含むことができる。回路モジュール６００は、クロック、テレビジョン、セル電話、パーソナルコンピュータ、自動車、工業制御システム、飛行機他のような種々の電子システムのサブ構成要素であってもよい。回路モジュール６００は、これらから延び、一方的又は相互的な通信及び制御を与える種々の導線を含む。
【誤訳訂正９】
【訂正対象書類名】明細書
【訂正対象項目名】００２９
【訂正方法】変更
【訂正の内容】
【００２９】
図８は、本発明の新規のメモリシステム４００及び電極構造１００Ｃ又はメモリセル２００Ｄ又は３００Ｅを含む上述したような１つ以上の回路モジュール６００を含む電子システム８００を示す。電子システム８００は、一般に、ユーザインタフェース８１０を含む。ユーザインタフェース８１０は、電子システム８００のユーザに、電子システム８００の結果のある形式の制御又は観測を与える。ユーザインタフェース８１０のいくつかの例は、パーソナルコンピュータのキーボード、ポインティングデバイス、モニタ及びプリンタと、ラジオの同調ダイアル、ディスプレイ及びスピーカと、自動車のイグニッションスイッチ及びガスペダルと、自動預金受払機のカードリーダ、キーパッド、ディスプレイ及び通貨ディスペンサとを含む。ユーザインタフェース８１０は、さらに、電子システム８００に供給されるアクセスポートを記述することができる。アクセスポートは、電子システムを、以前に例として示したものより実体的なユーザインタフェースに接続するために使用される。１つ又はそれ以上の回路モジュール６００は、ユーザインタフェース８１０からの入力又はこれへの出力の操作、制御又は命令の、又は、電子システム８００中にプリプログラムされるか、別な方法で与えられる他の情報のある形態を与えるプロセッサであってもよい。以前に与えられた例のリストから明らかなように、電子システム８００は、回路モジュール６００及びユーザインタフェース８１０に加えて、特定の機械的構成要素（図示せず）をしばしば含む。電子システム８００における１つ又はそれ以上の回路モジュール６００は、単一の集積回路によって置き換えられることができることは明らかであろう。さらに、電子システム８００は、より大きい電子システムのサブ構成要素であってもよい。