(57)【要約】  本発明は、複数の順次素子（１０３、１０４、１０５、１０６）、入力順次素子を転送先順次素子へ接続する少なくとも一つのデータ伝導路（１０１、１０２）、そして順次素子の速度を設定するためにクロック・ツリー上にクロック信号（ｃｌｋ）を出力するクロックを含むデジタル電子回路（１００）に関する。前記回路は、伝導路上を伝わり転送先順次素子に到達する少なくとも一つのデータ信号（Ｄ１、Ｄ２）を入力として受けるモニタリング・デバイス（Ｓ１、Ｓ２）を含み、モニタリング・デバイスは、クロック・ツリーに従って少なくとも一つの検出ウィンドウを定義するための手段（Ｓ２、Ｘ３）、そして、検出ウィンドウ中に受けた各データ信号の遷移を検出するための手段（Ｘ１）を含むことを特徴とする。また、各検出ウィンドウは、前記データ信号を受ける転送先順次素子が受けるクロック信号エッジに対して、データ信号の上昇時間または保守時間の違反に対応する誤りの検出あるいは予想を可能にするよう定義される。
2012524283.tif 000002
【特許請求の範囲】
【請求項１】
複数の順次素子（１０３、１０４、１０５、１０６）、
入力順次素子を転送先順次素子へ接続する少なくとも一つのデータ伝導路（１０１、１０２）、そして
順次素子の速度を設定するためにクロック・ツリー上にクロック信号（ｃｌｋ）を出力するクロックからなる電子デジタル回路（１００）であって、
伝導路上に伝わり転送先順次素子に到達する少なくとも一つのデータ信号（Ｄ１、Ｄ２）を入力として受けるモニタリング・デバイス（Ｓ１、Ｓ２）からなることを特徴とし、
モニタリング・デバイスは、
クロック・ツリーに従って少なくとも一つの検出ウィンドウを定義するための手段（Ｓ２、Ｘ３）、そして
検出ウィンドウ中に受ける各データ信号の遷移を検出するための手段（Ｘ１）からなり、そして
各検出ウィンドウは、このデータ信号を受ける転送先順次素子が受けるクロック信号エッジに対するデータ信号の上昇時間または保守時間の違反に対応する誤りの検出または予想を可能にするように定義される、電子デジタル回路。
【請求項２】
モニタリング・デバイスの前記検出手段が、複数の転送先順次素子に各々到達する複数の受データ信号に対して、一つの同じ検出ウィンドウ上で信号遷移を検出する、請求項１に記載の電子デジタル回路。
【請求項３】
少なくとも一つの検出ウィンドウを定義するための前記手段が、クロック・ツリー内へ挿入されるジェネレータ回路（Ｓ２）を含み、前記ジェネレータ回路は、少なくとも一つの転送先順次素子まで前記クロック信号を伝搬して、少なくとも一つの検出ウィンドウの発生を可能にする少なくとも一つのタイミング信号（ｃｌｋｗ）を供給する、請求項１または２に記載の電子デジタル回路。
【請求項４】
少なくとも一つの検出ウィンドウが可変であり、前記検出ウィンドウ定義手段が、可変検出ウィンドウの定義を可能にする少なくとも一つの制御信号を受ける、請求項１から３のいずれかに記載の回路。
【請求項５】
少なくとも一つの検出ウィンドウ（７１１）がクロック信号エッジに配置されることを特徴とする、請求項１から４のいずれかに記載の回路。
【請求項６】
少なくとも一つの検出ウィンドウ（７１２）が一つのクロック信号エッジの周りに配置されることを特徴とする、請求項１から４のいずれかに記載の回路。
【請求項７】
少なくとも一つの検出ウィンドウが一つのクロック信号エッジの後に配置されることを特徴とする、請求項１から４のいずれかに記載の回路。
【請求項８】
モニタリング回路が、遷移検出手段（Ｘ１）で検出された少なくとも一つの遷移を記憶するための、少なくとも一つのメモリ素子（Ｘ２）を含むことを特徴とする、請求項１から７の少なくとも一つに記載の回路。
【請求項９】
さらに、遷移検出手段（Ｘ１）によって検出された遷移の関数としてクロック信号周波数を制御するための手段を含む、請求項５に記載の回路。
【請求項１０】
さらに、遷移検出手段（Ｘ１）によって検出された遷移の関数として回路の作動電圧および／または基板電圧を制御するための手段を含む、請求項７に記載の回路。
【請求項１１】
順次素子が、クロック信号エッジに依存する流通型フリップフロップである、請求項１から１０のいずれかに記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル回路のオペレーションをモニターして管理するためのデバイスに関する。その目的は、本質的に、問題のデジタル回路がオペレーション中に、タイミング・コンストレインツ、特にフリップフロップまたはラッチ・タイプ・メモリ素子の立上り時間および保守時間に関わるタイミング・コンストレインツに違反する信号を予測する、および／または検出することである。
【背景技術】
【０００２】
本発明は、概してデジタル電子回路の分野に関する。このような種類の回路は、特にフリップフロップまたはラッチ・タイプの順次素子間でデータ転送の速度をセットするために、クロック周波数と呼ぶ所定周波数でクロック信号を発生させるクロックを使用する。デジタル回路のタイミング・パフォーマンスを向上させるための最も効果的な方式の一つは、可能な限りの最高クロック周波数の使用を試みることである。
【０００３】
また、デジタル電子回路においては、回路がパフォーマンス・コンストレインツに順応することを確実にするために、そして、より具体的には、回路が規定クロック周波数で継続的に作動可能であることを検証するために、タイミング検証と呼ぶいくつかの検証が実行されなければならない。これらの検証は、回路全体に対して、到着フリップフロップ／ラッチの保守および立上り時間コンストレインツに違反がないことを確保しながら、回路内のデータ路およびクロック路に沿って伝搬時間を計算することによって実行される（これらは、タイミング違反と呼ばれる）。フリップフロップ／ラッチの立上り時間は、クロック信号エッジが現れる前にフリップフロップ入力でデータ信号が、フリップフロップ／ラッチによって効果的に考慮されるよう順応しなければならない最小安定時間に対応する。フリップフロップ／ラッチの保守時間は、クロック信号エッジが現れた後にフリップフロップ／ラッチ入力で、データ信号がフリップフロップ／ラッチによって効果的に考慮されるよう、データ信号が順応しなければならない最小安定時間に対応する。
【０００４】
マイクロスケール技術においては、回路の作動周波数を制限するクリティカル路を確認するために、そして、それらの路に沿う伝搬時間を現実的に推定するために、最悪事態分析が用いられる。慣例におけるクリティカル路は、信号が採りそうでタイミング違反のリスクが最もあり得る路に対応する。タイミング・マージン（スラック）は、信号の予想到着時間と、コンストレインツの違反を起こす到着時間との差として定義される。
【０００５】
ナノスケール技術における回路デザインにおける、特に低消費電力回路における、最悪事態分析の目的で仮定するマージンは、回路が効果的に最適化できない程度へと、非常に悲観的になっている。実際、製造プロセスにおけるバラツキ、供給電圧の局所的な、一時的な低下等の環境変化、あるいは温度の上昇や降下さえも、実に、回路パフォーマンスへ影響を与えるいくつかの現象であり、最新の分析法を採用してすべての可能性をカバーすることを確実にするためには、より大きなタイミング・マージンを考慮しなければならないことを意味する。
【０００６】
予測困難な、温度および印加電圧における変動から生じるタイミング・パフォーマンスの変動は、今や、それらの変動を検出し、最新の遅延分析法の使用によって導入されるタイミング・マージンを可能な限り削減することによって回路の最適な作動点を見つけ出すことが可能な素子を回路自体に一体化させることによって、回路パフォーマンスをオンラインでモニターしなければならないことを意味する。
【０００７】
第一の手法として、デジタル回路のパフォーマンスは、最大動作周波数を決定するために、リング発振器を一体化する、あるいはクリティカル路の複製を使用することによって、オンラインでモニターできる。しかし、これらのセンサは、電力を消費する、かさばっている、そして動作させるのが困難である。また、回路内のグローバルな変動のみをカバーする。しかしながら、それらの効力は、局部的な変動の存在から劇的な影響を受ける。
【０００８】
局部的な変動を考慮するために、オンライン・パフォーマンス・モニタリングを提供するためのもう一つの解決策は、回路自体の機能に一体化されるシステムを提案することである。文献「ダス，Ｓ氏らの『遅延エラー検出および訂正を用いる自己同調型ＤＶＳプロセッサ』ＩＥＥＥ_ＪＳＳＣ、２００６、４１、７９２−８０４」（Das, S et al. "A self-tuning DVS processor using delay-error detection and correction", IEEE_JSSC, 2006, 41, 792-804）には、レイザー（ＲＡＺＯＲ）フリップフロップと呼ばれるフリッ
プフロップは、順次素子の、特にフリップフロップ・タイプのレベルでの冗長性を利用することによって、立上り時間違反の検出が可能である、とある。しかしながら、この解決策には多くの課題がある。クリティカル路上で許容可能なカバレージ・レートを達成するには、この冗長性を挿入する影響を最小限にする必要がある。それは、レイザー・フリップフロップが、従来のフリップフロップに比べ、２倍から３倍広くシリコン表面積を取り、著しく電力消費が大きいためである。データの安定性の検証に基づくもう一つの方法は、如何なるタイミング違反をも検出するために、その機能がフリップフロップ入出力を比較することからなる物質検証構造に依存する。このような方法は、例えば以下の文献に説明されている。「ヤダ氏らの『オンライン・エラー検出のための修正型安定性チェック』２００７年第２０回目のＶＬＳＩデザイン国際会議、ＶＬＳＩＤ'０７のプロシーディン
グ」（Yada et al. "Modified Stability Checking for On-line Error Detection" proceedings of VLSID'07, 20th International Conference on VLSI Design, 2007）。
【０００９】
この方法には、特にレイザー・フリップフロップを使用する解決策に比べ、シリコン表面に関するコストを相当に削減するという長所があるが、残念なことに、検証構造を特徴づけるエラー検出のためのタイミング・ウィンドウは、固定されており、両方の例において、あまりに広い。したがって、第一の順次素子と第二の順次素子との間にクリティカル路が確認され、そして、もう一つの順次素子と第二の順次素子との間（あるいは、おそらく第一の順次素子との間）に、もう一つのより短い路が存在する場合に問題が生じる。その場合、このより短い路上に、いくつかの遅延セルあるいはバッファを追加する必要がある。それによって、信号がこのより短い路をとるときに順次素子の入力における保守時間違反を回避するため、問題の二つの順次素子間における信号伝搬を減速させる。また、これらの構造は、例えば、より低い周波数で誤りと確認されたシーケンスを再実行することによる調整モジュール、すなわちエラー訂正モジュールを含むアーキテクチャのみに挿入可能である。そういうわけで、このアプローチは、主に、高い演算速度を持つ高性能プロセッサのために設計される。
【００１０】
文献「アガーワル氏らの『老化する実用性および保証に対する最適化回路故障予測』国際的な試験会議１０月０８日」（Agarwal et al. "Optimized Circuit Failure Prediction for Aging Practicality and Promise", International Test conference Oct 08）は、レイザーよりも軽い、誤りの予測を可能にすることによって調整モジュールの挿入の必要性を回避するシステムを提案している。しかしながら、その実施例は、予想ウィンドウの幅が回路の環境条件に相互に密接に関連しているため、最適点（テンション、周波数）を探すときに変動するマージンに関する問題が生じる。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明によるモニタリング・デバイスは、前述の問題および欠点に解決策を提案する。
本発明では、回路の作動中、タイミング・コンストレインツに違反する信号を予測および／または検出するための解決策を提案する。この目的で、本発明においては、所要時間および繰返しが非常に正確に決定される該当デジタル回路のクロック信号から、タイミング・ウィンドウを発生するための手段が提供される。本発明では、また特に、データサンプリング素子としてフリップフロップ／ラッチを使用するデジタル論理回路に既に存在するクロック・ツリーの有効利用をも提供する。
【課題を解決するための手段】
【００１２】
したがって、本発明によるデバイスは、概して、クロック信号エッジの出現の前にタイミング・ウィンドウを配置することによって、変動から起こる上昇時間および保守時間の違反を予測および検出することを可能にする。任意のデジタル回路に対して、本発明によるデバイスは、また、特にクロック信号の最大動作周波数を決定することによって、考察中のデジタル回路の静的な変化（製造後に、デザイン技術を特徴づける全パラメータを与えることによって定義される回路の品質）および／または動的変動（回路の使用期間中に一時的に発生し、回路のタイミング・パフォーマンスに影響を及ぼす構成要素の老化、印加電圧あるいは温度の変動、その他の変動）を可能にする。
【００１３】
本発明は、したがって本質的に、以下のものからなる電子デジタル回路に関する。
−  複数の順次素子。
−  入力順次素子を転送先順次素子へ接続する少なくとも一つのデータ伝導路。
−  順次素子の速度を設定するためにクロック・ツリー上にクロック信号を出力するクロック。
この回路は、伝導路上を伝わり転送先順次素子に到達する少なくとも一つのデータ信号を入力として受けるモニタリング・デバイスからなることが特徴であり、そしてモニタリング・デバイスは、以下のものからなる。
−  クロック・ツリーに従って少なくとも一つの検出ウィンドウを定義するための手段。そして
−  検出ウィンドウ中に受ける各データ信号の遷移を検出するための手段。
このデバイスにおける各検出ウィンドウは、このデータ信号を受ける転送先順次素子が受けるクロック信号エッジに対して、データ信号の上昇時間あるいは保守時間の違反に対応する誤りの検出または予想を可能にするように定義される。
【００１４】
先行する段落に説明した特徴の他に、本発明による回路は、以下にリストする一つ以上の追加の特徴を含んでもよい。
−  モニタリング・デバイスの前記検出手段は、複数の転送先順次素子に各々到達する複数の受データ信号に対して、同じ検出ウィンドウ上で信号遷移を検出する。
−  少なくとも一つの検出ウィンドウを定義するための前記手段は、クロック・ツリー内へ挿入されるジェネレータ回路を含む。そして、このジェネレータ回路は、少なくとも転送先順次素子までクロック信号を伝搬して、少なくとも一つの検出ウィンドウの発生を可能にする少なくとも一つのタイミング信号を供給する。
−  少なくとも一つの検出ウィンドウは可変であり、検出ウィンドウを定義するための手段は、可変検出ウィンドウの定義を可能にする少なくとも一つのモニタリング信号を受ける。
−  少なくとも一つの検出ウィンドウは、クロック信号のエッジの前に配置される。
−  少なくとも一つの検出ウィンドウは、クロック信号のエッジの周りに配置される。
−  少なくとも一つの検出ウィンドウは、クロック信号のエッジの後に配置される。
−  モニタリング回路は、遷移検出手段で検出された少なくとも一つの遷移を記憶するために、少なくとも一つのメモリ素子を含む。
−  デジタル電子回路は、さらに、遷移検出手段によって検出された遷移に応じてクロック信号の周波数を調節するための手段を含む。
−  デジタル電子回路は、さらに、遷移検出手段によって検出された遷移に応じて回路の作動電圧および／あるいは基板の電圧を調節するための手段を含む。
−  順次素子は、クロック信号のエッジに依存する流通型フリップフロップである。
【００１５】
本発明は、また、電子デジタル回路のオペレーションをモニターするためのデバイスに関する。そのデジタル回路は、特に以下のものを含む。
−  特にフリップフロップ・タイプの複数の順次素子。
−  複数のデータ伝導路。複数の路の各々は、前記複数の順次素子の二つの順次素子を接続する。
−  クロック信号を出力するクロック。このクロック信号は、特に順次素子の速度を設定する。
モニタリング・デバイスは、少なくとも一つのモニタリング回路を含み、このモニタリング回路は、入力として以下のものを受けることを特徴とする。
−  複数の伝導路の一つの路上を伝わるデータ信号。
−  可変検出ウィンドウと呼ぶ可変ウィンドウを発生させるために伝送されるタイミング信号。このタイミング信号は、クロック信号の高周波よりも短い周期の高周波を持つ。
また、モニタリング回路は、検出ウィンドウ中にデータ信号の遷移を検出するための手段を含むという特徴がある。
【００１６】
上記段落にリストした主な特徴の他に、本発明によるデバイスは、また、以下にリストする一つ以上の追加の特徴を含んでもよい。
−  本発明によるデバイスは、可変検出ウィンドウを発生させ、それをクロック信号のエッジの前に配置するための手段を含む。
−  本発明によるデバイスは、可変検出ウィンドウを発生させ、それをクロック信号のエッジの周りに配置するための手段を含む。
−  本発明によるデバイスは、可変検出ウィンドウを発生させ、それをクロック信号のエッジの後に配置するための手段を含む。
−  本発明によるデバイスは、複数の検出ウィンドウを発生させ、少なくとも一つの検出ウィンドウをクロック信号の上昇エッジの前に、そして少なくとも一つの検出ウィンドウをクロック信号のエッジの周りに配置するための手段を含む。
−  モニタリング回路は、検出ウィンドウ中にデータ信号の遷移を検出するための手段で検出された遷移を記憶するために、少なくとも一つのメモリ素子を含む。
−  モニタリング回路は、モニタリング回路のデータ信号の遷移を検出するための手段へタイミング信号を伝送するために使用される、少なくとも一つのトランジスタを含む。
−  少なくとも可変ウィンドウの形態で伝送されるタイミング信号を発生させるために、モニタリング回路はジェネレータ回路を含み、このジェネレータ回路は、特に、第一の入力で、おそらく遅れたクロック信号に対応する第一の信号を、そして第二の入力で、少なくとも一つのインバータ素子および／あるいは少なくとも一つの組合せゲート・タイプ非反転素子を通過後の第一の信号に対応する第二の信号を受ける組合せ素子を含む。
−  ジェネレータ回路の組合せ素子はＮＡＮＤゲート・タイプである。
【００１７】
本発明によるデバイスの種々の追加の特徴は、相互に除外しない範囲で、本発明による方法の実施例における種々の例を達成するために入れ替えて組み込んでもよい。
【００１８】
添付の図面を参照しながら以下の説明を読むことによって、本発明、そしてその種々のアプリケーションを良く理解することができる。
【００１９】
これらは、説明目的のためのみに提供されており、本発明を限定することを全く意図していない。
【図面の簡単な説明】
【００２０】
【図１】本発明によるデバイスが一体化された電子デジタル回路を表す略図である。
【図２】本発明によるモニタリング／観察デバイスのモニタリング／観察回路を機能的に表す概略図である。
【図３】本発明によるモニタリング／観察デバイスのモニタリング／観察回路の遷移検出素子の種々の実施例を示す。
【図４】図３の検出回路の複数の例の一つに到達する異なる信号の種々のクロノグラムを示す。
【図５】本発明によるデュ・モニタリング・デバイスのモニタリング回路のメモリ素子の模範的な実施例を示す。
【図６】検出ウィンドウを遷移検出回路内に挿入することを可能にする構造の、種々の模範的な実施例を示す。
【図７】本発明によるモニタリング／観察デバイスを使用可能な種々の例を示す。
【図８】本発明によるモニタリング・デバイス内に使用されるタイミング・ウィンドウのためのジェネレータ回路の、模範的な実施例を示す。
【００２１】
異なる図中に現れる種々の素子は、そうでないと示している場合を除き、同じ参照番号を用いて識別している。
【発明を実施するための形態】
【実施例１】
【００２２】
図１は、デジタル回路１００の一部を概略的に表記している。第一のデータ伝導路１０１および第二のデータ伝導路１０２は、各々、第一のフリップフロップ・タイプ入力順次素子１０３を第一のフリップフロップ・タイプ転送先順次素子１０４へ、そして第二のフリップフロップ・タイプ入力順次素子１０５を第二のフリップフロップ・タイプ転送先順次素子１０６へ接続する。各データ路は、典型的に、論理ゲート・タイプ組合せ素子からなり、考慮中の路上を移動するデータが通過する。本発明によれば、デジタル回路内には遷移検出回路Ｓ１が挿入される。この遷移検出回路は、各々第一のバイパス・リンク１０７および第二のバイパス・リンク１０８を介して、第一の路１０１および第二の路１０２上を移動する入力データ信号Ｄ１およびＤ２を受け取る。第一のクロック信号Ｃｌｋは、フリップフロップ１０３および１０５へ移行した後、クロック・ツリー（ｃｌｋ１）の一部分へ、そして同時にクロック・ツリーの残りの部分へ、それからタイミング・ウィンドウ・ジェネレータ回路Ｓ２へ伝送される。タイミング・ウィンドウ・ジェネレータ回路Ｓ２は、フリップフロップ１０４および１０６へ第二のクロック信号Ｃｌｋ２を、そして検出回路Ｓ１へ、少なくとも一つの可変検出ウィンドウからなるタイミング信号を供給する。実用的な条件において、本発明によるモニタリング・デバイスは、本質的に、検出回路Ｓ１およびジェネレータ回路Ｓ２からなる。
【００２３】
したがって、図１に示すように、検出回路Ｓ１は、回路フリップフロップの近く、デジタル回路１００内のデータ路に挿入される。検出回路Ｓ１は、組合せ部分（データ路）から来る信号を入力信号ｎ１として、そして、検出回路Ｓ１によって使用される一つ以上の検出タイミング・ウィンドウを較正することがその機能であるジェネレータ回路Ｓ２から来る信号をｎ２として受け取る。検出回路Ｓ１は、少なくとも一つの検出タイミング・ウィンドウが有効であった間にデータ信号に遷移が効果的に検出されたときに始動されるｎ３出力を供給する。このことは、以下に、より詳細に説明する。
【００２４】
したがって、ジェネレータ回路Ｓ２は、デジタル回路１００のクロック路内に挿入される。通常、ジェネレータ回路Ｓ２は、デジタル回路１００内のどこに位置してもよい。しかしながら、クロック・ツリーの対称性に一貫性があるように挿入を維持することが好ましい。また、種々のツリー・リーフの終端でのクロック信号の到着時間における遅れ（ス
キュー）に関連する問題を導入することを回避するために、ジェネレータ回路Ｓ２を、フリップフロップに最も近く配置する、すなわちクロック・ツリーのリーフの終端に、換言すれば、検出回路Ｓ１の近くに配置することも有利である。
【００２５】
Ｓ２は、未だにその転送先へクロックを移動させながら、クロック信号を入力として受け、検出ウィンドウの較正を可能にするとともにＳ１に信号を送る一つ以上の信号ｃｌｋｗを発生させる。Ｓ２は、また、ワイヤｎ２を介して送信すべき検出ウィンドウを選択するために使用可能な制御信号を受けてもよい。
【００２６】
図２に概略的に示すように、検出回路Ｓ１は、次のゲートの入力静電容量を放出することによって、ＸＯＲと呼ぶ既知の原理に従って機能する。これは、以下の素子から形成される。
−  遷移検出器とも呼ぶ遷移検出手段Ｘ１。本発明によれば、図示の例ではｎ１の、検出回路Ｓ１が許容する入力信号と同数の多くの遷移検出器Ｘ１が存在する。
−  遷移検出回路Ｓ１からの出力ビット数でもあるｎ３−ｎ３と番号が付された、少なくとも一つのメモリ素子Ｘ２。
−  図示の例では、その機能は、タイミング・ウィンドウが有効である間にデータ信号に検出された遷移に関する情報を記憶する。各メモリ素子は、また、問題のメモリの内容をクリアすることが可能な、外部の制御信号を入力として受けてもよい。
−  遷移検出器Ｘ１のレベルで検出回路Ｓ１内に検出ウィンドウを挿入するための、遷移検出ウィンドウの挿入に関する、図示の例ではｎ２と番号が付された、少なくとも一つの素子Ｘ３。同時に始動される検出ウィンドウＸ３の存在と同数の、多くの出力ビットが遷移検出回路Ｓ１からあることに注意すべきである。
【００２７】
図３は、遷移検出器Ｘ１の二つの実施例を図解する。
【００２８】
第一の実施例３００は、以下のアーキテクチャを持つ。
−  第一の電界効果トランジスタ（ＦＥＴ）（Ｎチャネル）Ｔ１１が、そのゲートでデータ信号Ｄ１を受ける。ＦＥＴ、Ｔ１１のドレインは、メモリ素子Ｘ２へ接続される。
−  第二のＮチャネルＦＥＴ、Ｔ１２も、信号が第一のインバータ・ディレイ３０１およびノン・インバータ・ディレイ３０２を通過した後、そのゲートで信号Ｄ１を受ける。全インバータ・ディレイの機能は、信号を保持し、それを逆にすることである。インバータ・ディレイは、例えば、論理セルを用いて形成される。ＦＥＴ、Ｔ１２のドレインは、ＦＥＴ、Ｔ１１のソースへ接続される。
−  第三のｎチャネルＦＥＴ、Ｔ１３は、信号が第一のインバータ・ディレイ３０１を通過した後、そのゲートで信号Ｄ１を受ける。ＦＥＴＴ１３のドレインは、メモリ素子Ｘ２へ接続される。
−  第四のｎチャネルＦＥＴは、信号が第一のインバータ・ディレイ３０１、ノン・インバータ・ディレイ３０２、そしてインバータ・ディレイ３０３を通過した後、そのゲートで信号Ｄ１を受ける。ＦＥＴ、Ｔ１４のドレインは、ＦＥＴ、Ｔ１２のソースへ接続される。
−  ＦＥＴ、Ｔ１２のソースおよびＦＥＴ、Ｔ１４のソースは、素子Ｘ３へ接続される。
【実施例２】
【００２９】
第二の実施例３１０は、以下のアーキテクチャを持つ。
−  第一のｎチャネルＦＥＴ、Ｔ２１は、そのゲートでデータ信号Ｄ１を受ける。ＦＥＴ、Ｔ２１のドレインは、メモリ素子Ｘ２へ接続される。
−  第二のｎチャネルＦＥＴ、Ｔ２２も、信号が第一のインバータ・ディレイ３１１を通過した後、そのゲートで信号Ｄ１を受ける。ＦＥＴ、Ｔ２２のドレインは、ＦＥＴ、Ｔ２１のソースへ接続される。
−  第三のｎチャネルＦＥＴ、Ｔ２３は、信号が第一のインバータ・ディレイ３１１および第二のインバータ・ディレイ３１２を通過した後、そのゲートで信号Ｄ１を受ける。ＦＥＴ、Ｔ２３のドレインは、メモリ素子Ｘ２へ接続される。ＦＥＴ、Ｔ２３のソースは、ＦＥＴ、Ｔ２２のドレインへ接続される。
−  ＦＥＴ、Ｔ２２のソースは、素子Ｘ３へ接続される。
【００３０】
したがって、通常、遷移検出器Ｘ１は、フリップフロップの前に到達するデータを入力として取り、上昇または降下エッジを検出する。説明の例では、それは、単純に、Ｘ２内に含まれる接続ゲートから入力静電容量の放電を可能とするｎトランジスタ、放電値をバックアップすることを可能にし、そして所望の極性に応じて信号０または１を供給するメモリ素子から構成される。完全に同等な構造が、ＰＭＯＳトランジスタ・ベースの双対論理で形成できることは明白であり、事実、ＮＭＯＳおよびＰＭＯＳの組み合わせでさえも可能であることに注意すべきである。
【００３１】
複数の入力のケースでは、遷移検出器Ｘ１の構造が、入力データ信号の存在と同数だけ平行に繰り返される。また、次のことにも注意すべきである。同様の構造は、動的論理でも具現でき、評価中でないクロックのフェーズ中にＸ１からの出力をプレロードして、より高いレベルで記憶されてもよい信号を発生させるモジュールＸ２に関連させて、（一つ以上の入力で）遷移検出器Ｘ１のすべての素子を再現できる。
【００３２】
さて、図４のクロノグラムを用いて、第二の実施例３１０が、どのようにデータ信号Ｄ１の遷移の検出を可能にするのかを説明する。
【００３３】
図中、
−  第一のクロノグラム４０１は、デジタル回路１００におけるクロック信号ｃｌｋの経時的進展を示す。
−  第二のクロノグラム４０２は、検出ウィンドウｃｌｋｗの経時的進展を示す。
−  第三のクロノグラム４０３は、データ信号Ｄ１の経時的進展を示す。
−  第四のクロノグラム４０４は、第一のＦＥＴ、Ｔ２１のパス／ブロック性質の経時的進展を示す。
−  第五のクロノグラム４０５は、第二のＦＥＴ、Ｔ２２のパス／ブロック性質の経時的進展を示す。
−  第六のクロノグラム４０６は、第三のＦＥＴ、Ｔ２３のパス／ブロック性質の経時的進展を示す。
−  第七のクロノグラム４０７は、メモリ素子Ｘ２に対する再初期化信号の進展を示す。−  第八のクロノグラム４０８は、「エラー」パラメータが値「１」のときに検出が行われるような選択極性である場合における、メモリ素子Ｘ２内に記憶されるエラー情報の進展を示す。
【００３４】
図示の例において、第二の例３１０のアーキテクチャによれば、以下の二つの組み合わせの一つが観察されれば、メモリ素子Ｘ２への入力で放電が起こる。
−  検出ウィンドウが作動中であり（信号ｃｌｋｗがバイナリ値１を持ち）、そしてＦＥＴ２１および２２が信号の通過を可能にしている。このケースでは、データ信号Ｄ１の、０から１への遷移が検出される。
−  検出ウィンドウが作動中であり、そして、ＦＥＴ２３および２２が信号の通過を可能にしている。このケースでは、データ信号Ｄ１の１から０への遷移が検出される。
【００３５】
したがって、図示のクロノグラムは、検出ウィンドウの上昇エッジ（上昇エッジ４１２）の後にデータＤ１がフリップフロップに到達し（上昇エッジ４１１）、時間ｔ１でエラーが検出されたケースに対応する。この観察に基づき、Ｄ１が移動した路は、使用クロッ
ク周波数に対して、あまりに長いものである、と述べてもよい。結果的に、クロック周波数は引き下げなければならない。
【００３６】
逆に言えば、値１から値０へのデータ信号の遷移のすぐ後の時間ｔ２では、エラーは全く検出されない。データ信号Ｄ１は、上昇エッジ４１４によって示す新検出ウィンドウの前に、十分に離れて到達する降下エッジ４１３を示す。このケースでデータＤ１が採る路は、時間ｔ１でエラーを促した先の路よりも短い。
【００３７】
図５は、メモリ素子Ｘ２の実施例を図解する。この例におけるメモリ素子Ｘ２は、インバータ回路５０１およびＮＡＮＤタイプ論理回路５０２からなる。この後者は、メモリ内に検出エラー情報を記憶することを可能にする。遷移検出器Ｘ１から出力される信号は、インバータ回路５０１へ、そしてＮＡＮＤタイプ論理回路５０２へ同時に伝送される。この場合、これらの二つの回路は、リンク５０３を介して相互へ接続されている。
【００３８】
したがって通常は、メモリ素子Ｘ２は、本発明によるモニタリング・デバイスを統合しているグローバルなシステム内のより高いレベルで、それを有利に伝送するために、遷移検出の値を保持する。メモリーモジュールＸ２は、ＮＡＮＤタイプ論理回路５０２へ伝送される特定信号Ｓｓで、有利に０リセットしてもよい。もちろん、メモリ素子Ｘ２を具現するための、多くの可能なオプションがある（ラッチ、インバータ＋フリップフロップ、等）。
【００３９】
種々のタイミング・ウィンドウから来る情報を詳細化するために、タイミング・ウィンドウ・ジェネレータ回路Ｓ２から来る形成されたタイミング・ウィンドウと同数の、多くのメモリ素子Ｘ２を持つことが必要である。
【００４０】
図６は、遷移検出回路への検出ウィンドウの挿入を可能にする構造Ｘ３の、種々の実施例を図解する。遷移検出回路Ｓ１の構造Ｘ３の役割は、検出ウィンドウが作動中の場合に限り、データ信号の遷移に関する情報を伝える信号の放出を可能にすることである。構造Ｘ３の第一の実施例によれば、所望のウィンドウをカバーするのにジェネレータ回路Ｓ２が生成する単一のパルスで十分であるという状況に対応するには、僅か一つのトランジスタ６０３が必要である。構造Ｘ３の第二の実施例によれば、ジェネレータ回路Ｓ２が、検出ウィンドウを開くことを意図した第一の信号６０５、そして検出ウィンドウを閉じることを意図した第二の信号６０４を生成するという状況に対応するには、第一のトランジスタ６０６および第二のトランジスタ６０７、例えばｎ型ＦＥＴトランジスタを使用し、第一のトランジスタ６０６のソースを第二のトランジスタ６０７のドレインへ接続し、ジェネレータ回路によって発生させた信号を二つのトランジスタのゲートに受けさせる必要がある。また、センサ・システムの発動を可能にする、あるいは防止するために、構造Ｘ３の前に、あるいはそれに一体化させて、制御ロジックを含むことも十分にあり得る。
【００４１】
本発明によるモニタリング・デバイスは、種々のモード、特に  図７に示すものに使用してもよい。
【００４２】
第一のモード７０１では、クロック信号の上昇エッジの前に検出ウィンドウ７１１を配置することによって誤りを予測するよう、デバイスを使用する。
【００４３】
第二のモード７０２および７０３では、クロック信号の上昇エッジの周りに検出ウィンドウ７１２を配置することによって、デバイスを誤り検出器として使用する。第一のケース７０２では、エラーが検出され、検出ウィンドウ７１２中にデータ信号Ｄ１が上昇エッジ７１５を示す。第二のケース７０３では、エラーが全く検出されず、検出ウィンドウ７１２の後にデータ信号Ｄ１が上昇エッジ７１６を示す。これらの異なるシナリオは、図４
を参照して詳細に説明した。
【００４４】
第三のモード７０４では、複数の検出ウィンドウを発生させることによって、例えば、第一のウィンドウ７１３および第二のウィンドウ７１４を、クロック・エッジの前に、そしてクロック・エッジの上に各々配置して、誤りメッセージ・ディスクリミネータとしてデバイスを使用する。本発明では、複数の検出ウィンドウがある場合、これらのウィンドウに関連する信号は、ジェネレータ回路Ｓ２によって発生されてから、独立して伝搬されてもよい。あるいは、ディレイを回路Ｓ１内へ導入することによって、開始信号から遷移検出回路Ｓ１内で形成してもよい。第二のシナリオでは、回路Ｓ１への入力に存在する導線の数が制限される。
【００４５】
図８は、ジェネレータ回路Ｓ２の実施例を示す。この回路の機能は、第二の枝ライン８０４のレベルで、そして同じクロック信号ｃｌｋから、検出ウィンドウｃｌｋｗを形成するのに必要なエレメントを発生させている間に、第一の枝ライン８０３のレベルでフリップフロップへ高品質のクロック信号ｃｌｋを伝搬することである。この目的のために、本発明は、検出ウィンドウおよびクロック信号を較正および調整できるよう、特にインバータ・タイプの素子を利用してクロック信号の伝搬時間を用いることを提案する。
【００４６】
したがって、図示の例では、長い路を形成するために、第二の枝ライン８０４の第一のリンク８０５上に、一連のインバータ８０１およびバッファを実装した。インバータおよびバッファの数は、特に、観察されるディレイ変動、そして電源または温度における変動に依存する。検出ウィンドウは、一方で第一のリンク８０５を入力として受ける、そして他方で、クロック信号ｃｌｋを搬送する第二の枝ライン８０４からの第二のリンク８０６を受けるＮＡＮＤゲート８０２の存在によって発生する。この第二のリンクは、短い路を形成する。したがって、クロック信号の高周波よりも短い高周波を持つ検出ウィンドウが発生する。
【産業上の利用可能性】
【００４７】
タイミング・コンストレインツ違反を予測する機能から離れて、本発明によるモニタリング・デバイスは、異なる路上に設けられたフリップフリップの保守時間における誤りを補充するためのバッファの追加を必要とせずに、非常に良好な時間軸分解度を提供する。信号のクリティカリティ・オンライン検出は、信頼性の高い最適な作動ゾーンでデジタル機能を維持するために、クロック周波数および／または作動電圧および／または基板電圧を隷属させるのに有利に使用できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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