【手続補正書】
【提出日】平成23年1月28日(2011.1.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１メモリ部と、
第１ビット数からなる第１データと、
前記第１ビット数より小さい第２ビット数からなる第２データと、
制御回路と、を備え、
前記制御回路は、複数の前記第２データに基づいて前記第１データを生成し、前記生成された第１データを前記第１メモリ部に書き込み、
さらに、第２メモリ部と、を備え、
前記制御回路は、
前記第１メモリ部に書き込まれた前記第１データのビットを前記第１メモリ部から読み出し、
前記第１メモリ部から読み出された前記第１データに基づいて前記第１ビット数を有する第３データを生成し、
前記生成された第３データのビットを前記第２メモリ部に書き込む、ことを特徴とする半導体記憶装置。
【請求項２】
前記第２ビット数と同数のビット数からなる第４データと、を備え、
前記制御回路は、
前記第２メモリ部に書き込まれた前記第３データのビットを前記第２メモリ部から読み出し、
前記読み出された第３データに基づいて複数の前記第４データを生成し、
さらに、前記半導体記憶装置の故障検出テストとして前記第４データを所定のデータと一致するか否かをテストするテスターに、前記生成された複数の前記第４データをそれぞれ出力する、ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第２データ又は前記第４データを前記半導体記憶装置へ入出力するように構成した入出力端子を含み、
前記第１メモリ部は、前記第１データを第１メモリ部へ入出力するように構成した第１内部端子を含み、
前記第２メモリ部は、前記第３データを第２メモリ部へ入出力するように構成した第２内部端子を含み、
前記第１内部端子及び前記第２内部端子の数は、前記入出力端子の数より大きいことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記半導体記憶装置に供給されるリードコマンド及びライトコマンドを備え、
前記リードコマンドが前記半導体記憶装置に供給された後に前記ライトコマンドが前記半導体記憶装置に供給される場合に、
前記制御回路は、
前記ライトコマンドが前記半導体記憶装置に供給された後に、前記半導体記憶装置に供給されたリードコマンドを受け取るのに応じて前記第１メモリ部から前記第１データのビットを読み出し、
前記読み出しの後、前記半導体記憶装置に供給されたライトコマンドを受け取るのに応じて前記第２メモリ部へ前記第３データのビットを書き込むことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第１データの前記第１ビット数は、複数の前記第２データの総ビット数と同数であることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
データを記憶するメモリ部と、
ｎ（ｎ≧２）個のデータ入出力端子を介してｎビット幅のデータを前記メモリ部にクロック信号に同期して入出力する手段と、
前記ｎ個のデータ入出力端子のうちの予め選択されたｍ（ｍ≦ｎ）個のデータ入出力端子を介して前記メモリ部にデータを入出力する手段と、
前記メモリ部の任意の記憶領域から順次前記ｎビット幅でデータを読み出し、前記読み出した該ｎビット幅のデータを前記記憶領域とは異なる記憶領域に記憶させるループバック回路と、
を備えることを特徴とする半導体記憶装置。
【請求項７】
前記メモリ部は、前記ｎビット幅のデータの読み出し及び書き込みを独立に行うメモリブロックを複数有し、
前記ループバック回路は、前記メモリブロックから入力されるｎビット幅のデータを異なる前記メモリブロックへ出力する
ことを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記半導体記憶装置は、
書き込みコマンドが読み出しコマンド入力後予め定められたクロックサイクル経過後に入力されると、前記読み出しコマンドで指定される前記メモリ部の記憶領域から前記ｎビット幅のデータを読み出すと共に、前記ループバック回路を使用して読み出した該データを前記書き込みコマンドで指定される前記メモリ部の記憶領域に記憶させる
ことを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記データ入出力端子は、データの入出力を行うデータ端子と共に、前記半導体記憶装置の故障検出テスト用データの入出力のみを行うテストデータ専用端子とを含み、
前記ｎビット幅のデータは、前記テストデータ専用端子を介して入力されたデータである
ことを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
半導体記憶装置におけるテスト方法であって、
テスターからのテストデータの入出力としてはテストデータ専用端子のみ使用し、
前記テスターが、前記テストデータ専用端子から前記テストデータを入力し、メモリ部の第１の記憶領域に記憶させるテストデータ入力過程と、
前記メモリ部の前記第１の記憶領域から前記テストデータを読み出すと共に、ループバック回路を使用して読み出した該テストデータを前記メモリ部の前記第１の記憶領域とは異なる第２の記憶領域に記憶させる動作テスト過程と、
前記テスターが、前記メモリ部の前記第２の記憶領域から前記テストデータを前記テストデータ専用端子から読み出し、読み出した該テストデータが予め定めたデータと一致するか否かにより前記半導体記憶装置の故障を検出するテストデータ出力過程と
を有することを特徴とするテスト方法。
【請求項１１】
前記テストデータ入力過程又は前記テストデータ出力過程における前記半導体記憶装置に入力されるクロック信号の周波数は、前記動作テスト過程における前記半導体記憶装置に入力されるクロック周波数より遅い
ことを特徴とする請求項１０に記載のテスト方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
上記問題を解決するために、本発明は、第１メモリ部と、第１ビット数からなる第１データと、前記第１ビット数より小さい第２ビット数からなる第２データと、制御回路と、を備え、前記制御回路は、複数の前記第２データに基づいて前記第１データを生成し、前記生成された第１データを前記第１メモリ部に書き込み、さらに、第２メモリ部と、を備え、前記制御回路は、前記第１メモリ部に書き込まれた前記第１データのビットを前記第１メモリ部から読み出し、前記第１メモリ部から読み出された前記第１データに基づいて前記第１ビット数を有する第３データを生成し、前記生成された第３データのビットを前記第２メモリ部に書き込む、ことを特徴とする半導体記憶装置である。
（１）また、本発明は、データを記憶するメモリ部と、ｎ（ｎ≧２）個のデータ入出力端子を介してｎビット幅のデータを前記メモリ部に  クロック信号に同期して入出力する手段（制御回路１１、２１、３１及びループバック回路１４、２４、３４）と、前記ｎ個のデータ入出力端子のうちの予め選択されたｍ（ｍ≦ｎ）個のデータ入出力端子を介して前記メモリ部にデータを入出力する手段（制御回路１１、２１、３１及びループバック回路１４、２４、３４）と、前記メモリ部の任意の記憶領域から順次前記ｎビット幅でデータを読み出し、読み出した該ｎビット幅のデータを前記記憶領域とは異なる記憶領域に記憶させるループバック回路と、を備えることを特徴とする半導体記憶装置である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
（７）また、本発明は、半導体記憶装置におけるテスト方法であって、テスターからのテストデータの入出力としてはテストデータ専用端子のみ使用し、前記テスターが、前記テストデータ専用端子から前記テストデータを入力し、メモリ部の第１の記憶領域に記憶させるテストデータ入力過程と、前記メモリ部の前記第１の記憶領域から前記テストデータを読み出すと共に、ループバック回路を使用して読み出した該テストデータを前記メモリ部の前記第１の記憶領域とは異なる第２の記憶領域に記憶させる動作テスト過程と、前記テスターが、前記メモリ部の前記第２の記憶領域から前記テストデータを前記テストデータ専用端子から読み出し、読み出した該テストデータが予め定めたデータと一致するか否かにより前記半導体記憶装置の故障を検出するテストデータ出力過程とを有することを特徴とするテスト方法である。