【手続補正書】
【提出日】平成23年6月29日(2011.6.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
同一基板上に第１のフィン型半導体領域及び第２のフィン型半導体領域を形成する工程（ａ）と、
前記第１のフィン型半導体領域に第１導電型不純物をプラズマドーピング法によって注入し、それにより、前記第１のフィン型半導体領域の上部に第１の第１導電型不純物領域を形成すると共に、前記第１のフィン型半導体領域の側部に第２の第１導電型不純物領域を形成する工程（ｂ）と、
前記第２のフィン型半導体領域に第２導電型不純物をプラズマドーピング法によって注入し、それにより、前記第２のフィン型半導体領域の上部に第１の第２導電型不純物領域を形成すると共に、前記第２のフィン型半導体領域の側部に第２の第２導電型不純物領域を形成する工程（ｃ）とを備え、
前記第１導電型不純物はｐ型不純物又はｎ型不純物であり、
前記第２導電型不純物は前記第１導電型不純物とは異なる導電型の不純物であり、
前記第２導電型不純物の質量が前記第１導電型不純物の質量よりも重い場合には、前記工程（ｃ）でのプラズマドーピング時の圧力を前記工程（ｂ）でのプラズマドーピング時の圧力以下に設定し、
前記第１導電型不純物の質量が前記第２導電型不純物の質量よりも重い場合には、前記工程（ｂ）でのプラズマドーピング時の圧力を前記工程（ｃ）でのプラズマドーピング時の圧力以下に設定することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記工程（ｂ）において、前記第２の第１導電型不純物領域の注入ドーズ量は前記第１の第１導電型不純物領域の注入ドーズ量の８０％以上であり、
前記工程（ｃ）において、前記第２の第２導電型不純物領域の注入ドーズ量は前記第１の第２導電型不純物領域の注入ドーズ量の８０％以上であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記工程（ａ）と前記工程（ｂ）及び前記工程（ｃ）との間に、前記第１のフィン型半導体領域の所定の部分における少なくとも側面及び上部コーナーを覆うように第１のゲート絶縁膜を形成すると共に前記第２のフィン型半導体領域の所定の部分における少なくとも側面及び上部コーナーを覆うように第２のゲート絶縁膜を形成する工程をさらに備え、
前記工程（ｂ）の後、前記第１のゲート絶縁膜の外側に位置する前記第１のフィン型半導体領域における上部コーナーの曲率半径ｒ１’は、前記第１のゲート絶縁膜の下側に位置する前記第１のフィン型半導体領域における上部コーナーの曲率半径ｒ１よりも大きく且つ２×ｒ１以下であり、
前記工程（ｃ）の後、前記第２のゲート絶縁膜の外側に位置する前記第２のフィン型半導体領域における上部コーナーの曲率半径ｒ２’は、前記第２のゲート絶縁膜の下側に位置する前記第２のフィン型半導体領域における上部コーナーの曲率半径ｒ２よりも大きく且つ２×ｒ２以下であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置の製造方法において、
前記第２導電型不純物の質量は前記第１導電型不純物の質量よりも重く、
前記工程（ｂ）において、プラズマドーピング時のイオン電流密度を０．５ｍＡ／ｃｍ2 以下に設定し、
前記工程（ｃ）において、プラズマドーピング時のイオン電流密度を０．１ｍＡ／ｃｍ2 以下に設定することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置の製造方法において、
前記第２導電型不純物の質量は前記第１導電型不純物の質量よりも重く、
前記第１導電型不純物はボロンであり、
前記第２導電型不純物は砒素又は燐であり、
前記工程（ｂ）は、前記第１導電型不純物を含むガスからなるプラズマを用いて行われ、
前記工程（ｃ）は、前記第２導電型不純物を含むガスからなるプラズマを用いて行われることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜４のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｂ）は、前記第１導電型不純物を含む第１のガスからなるプラズマを用いて行われ、
前記工程（ｃ）は、前記第２導電型不純物を含む第２のガスからなるプラズマを用いて行われ、
前記第１のガスは、前記第１導電型不純物を含む分子をヘリウムで希釈してなるガスであり、
前記第２のガスは、前記第２導電型不純物を含む分子をヘリウムで希釈してなるガスであることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜４のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｂ）は、前記第１導電型不純物を含む第１のガスからなるプラズマを用いて行われ、
前記工程（ｃ）は、前記第２導電型不純物を含む第２のガスからなるプラズマを用いて行われ、
前記第１のガス又は前記第２のガスの一方はＢ2 Ｈ6 とＨｅとの混合ガスであることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜４のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｂ）は、前記第１導電型不純物を含む第１のガスからなるプラズマを用いて行われ、
前記工程（ｃ）は、前記第２導電型不純物を含む第２のガスからなるプラズマを用いて行われ、
前記第１のガス又は前記第２のガスの一方はＡｓＨ3 とＨｅとの混合ガスであることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１〜４のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｂ）は、前記第１導電型不純物を含む第１のガスからなるプラズマを用いて行われ、
前記工程（ｃ）は、前記第２導電型不純物を含む第２のガスからなるプラズマを用いて行われ、
前記第１のガス又は前記第２のガスの一方はＰＨ3 とＨｅとの混合ガスであることを特徴とする半導体装置の製造方法。
【請求項１０】
同一基板上に形成された第１のフィン型半導体領域及び第２のフィン型半導体領域と、
前記第１のフィン型半導体領域の上部に形成された第１の第１導電型不純物領域と、
前記第１のフィン型半導体領域の側部に形成された第２の第１導電型不純物領域と、
前記第２のフィン型半導体領域の上部に形成された第１の第２導電型不純物領域と、
前記第２のフィン型半導体領域の側部に形成された第２の第２導電型不純物領域と、
前記第１のフィン型半導体領域の所定の部分における少なくとも側面及び上部コーナーを覆うように形成された第１のゲート絶縁膜と、
前記第２のフィン型半導体領域の所定の部分における少なくとも側面及び上部コーナーを覆うように形成された第２のゲート絶縁膜とを備え、
前記第１のゲート絶縁膜の外側に位置する前記第１のフィン型半導体領域における上部コーナーの曲率半径ｒ１’は、前記第１のゲート絶縁膜の下側に位置する前記第１のフィン型半導体領域における上部コーナーの曲率半径ｒ１よりも大きく且つ２×ｒ１以下であり、
前記第２のゲート絶縁膜の外側に位置する前記第２のフィン型半導体領域における上部コーナーの曲率半径ｒ２’は、前記第２のゲート絶縁膜の下側に位置する前記第２のフィン型半導体領域における上部コーナーの曲率半径ｒ２よりも大きく且つ２×ｒ２以下であることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第２の第１導電型不純物領域のシート抵抗は前記第１の第１導電型不純物領域のシート抵抗の１．２５倍以下であり、
前記第２の第２導電型不純物領域のシート抵抗は前記第１の第２導電型不純物領域のシート抵抗の１．２５倍以下であることを特徴とする半導体装置。
【請求項１２】
請求項１０に記載の半導体装置において、
前記第２の第１導電型不純物領域の比抵抗は前記第１の第１導電型不純物領域の比抵抗の１．２５倍以下であり、
前記第２の第２導電型不純物領域の比抵抗は前記第１の第２導電型不純物領域の比抵抗の１．２５倍以下であることを特徴とする半導体装置。
【請求項１３】
請求項１０に記載の半導体装置において、
前記第２の第１導電型不純物領域の拡がり抵抗は前記第１の第１導電型不純物領域の拡がり抵抗の１．２５倍以下であり、
前記第２の第２導電型不純物領域の拡がり抵抗は前記第１の第２導電型不純物領域の拡がり抵抗の１．２５倍以下であることを特徴とする半導体装置。
【請求項１４】
請求項１０〜１３のいずれか１項に記載の半導体装置において、
前記第２の第１導電型不純物領域の接合深さは、前記第１の第１導電型不純物領域の接合深さと比べて同等以上であり、
前記第２の第２導電型不純物領域の接合深さは、前記第１の第２導電型不純物領域の接合深さと比べて同等以上であることを特徴とする半導体装置。
【請求項１５】
請求項１０〜１４のいずれか１項に記載の半導体装置において、
前記第１のフィン型半導体領域及び前記第２のフィン型半導体領域のそれぞれと前記基板との間には絶縁層が形成されていることを特徴とする半導体装置。
【請求項１６】
請求項１０〜１５のうちのいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極とをさらに備え、
前記第１の第１導電型不純物領域及び前記第２の第１導電型不純物領域は、前記第１のフィン型半導体領域における前記所定の部分以外の他の部分に形成されており、
前記第１の第２導電型不純物領域及び前記第２の第２導電型不純物領域は、前記第２のフィン型半導体領域における前記所定の部分以外の他の部分に形成されていることを特徴とする半導体装置。
【請求項１７】
請求項１６に記載の半導体装置において、
前記第１のゲート絶縁膜は、前記第１のフィン型半導体領域の前記所定の部分における上面上にも形成されており、
前記第２のゲート絶縁膜は、前記第２のフィン型半導体領域の前記所定の部分における上面上にも形成されていることを特徴とする半導体装置。
【請求項１８】
請求項１６又は１７に記載の半導体装置において、
前記第１の第１導電型不純物領域及び前記第２の第１導電型不純物領域はＰ型のエクステンション領域であり、
前記第１の第２導電型不純物領域及び前記第２の第２導電型不純物領域はＮ型のエクステンション領域であることを特徴とする半導体装置。
【請求項１９】
請求項１６〜１８のいずれか１項に記載の半導体装置において、
前記第１のゲート電極の側面上に形成された第１の絶縁性サイドウォールスペーサと、
前記第２のゲート電極の側面上に形成された第２の絶縁性サイドウォールスペーサと、
前記第１のフィン型半導体領域の上部に形成された第３の第１導電型不純物領域と、
前記第１のフィン型半導体領域の側部に形成された第４の第１導電型不純物領域と、
前記第２のフィン型半導体領域の上部に形成された第３の第２導電型不純物領域と、
前記第２のフィン型半導体領域の側部に形成された第４の第２導電型不純物領域とをさらに備え、
前記第３の第１導電型不純物領域及び前記第４の第１導電型不純物領域は、前記第１のフィン型半導体領域の前記他の部分のうち前記第１の絶縁性サイドウォールスペーサの外側に位置する部分に形成されており、
前記第３の第２導電型不純物領域及び前記第４の第２導電型不純物領域は、前記第２のフィン型半導体領域の前記他の部分のうち前記第２の絶縁性サイドウォールスペーサの外側に位置する部分に形成されていることを特徴とする半導体装置。
【請求項２０】
請求項１９に記載の半導体装置において、
前記第３の第１導電型不純物領域及び前記第４の第１導電型不純物領域はＰ型のソース・ドレイン領域であり、
前記第３の第２導電型不純物領域及び前記第４の第２導電型不純物領域はＮ型のソース・ドレイン領域であることを特徴とする半導体装置。
【請求項２１】
請求項１０〜２０のいずれか１項に記載の半導体装置において、
前記第１のフィン型半導体領域の側面の高さは、前記第１のフィン型半導体領域の上面におけるゲート幅方向の幅と比べて大きく、
前記第２のフィン型半導体領域の側面の高さは、前記第２のフィン型半導体領域の上面におけるゲート幅方向の幅と比べて大きいことを特徴とする半導体装置。
【請求項２２】
請求項１０〜２１のいずれか１項に記載の半導体装置において、
前記第１のフィン型半導体領域及び前記第２のフィン型半導体領域のそれぞれの上面におけるゲート幅方向の幅は２０ｎｍ以下であることを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【００６３】
同様に、アスペクト比が小さければ、フィン型半導体領域側部に形成された第４のｐ型不純物領域２７ｂ及び第４のｎ型不純物領域９２７ｂの注入ドーズ量が、フィン型半導体領域上部に形成された第３のｐ型不純物領域２７ａ及び第３のｎ型不純物領域９２７ａの注入ドーズ量と比べてある程度小さくても、つまり、第４のｐ型不純物領域２７ｂ及び第４のｎ型不純物領域９２７ｂのシート抵抗、比抵抗又は拡がり抵抗が第３のｐ型不純物領域２７ａ及び第３のｎ型不純物領域９２７ａのシート抵抗、比抵抗又は拡がり抵抗と比べてある程度大きくても、トランジスタ特性の劣化は少ない。一方、このアスペクト比が大きくなるに従って、第４のｐ型不純物領域２７ｂ及び第４のｎ型不純物領域９２７ｂの注入ドーズ量を第３のｐ型不純物領域２７ａ及び第３のｎ型不純物領域９２７ａの注入ドーズ量と比べて同等以上にする必要性、つまり第４のｐ型不純物領域２７ｂ及び第４のｎ型不純物領域９２７ｂのシート抵抗、比抵抗又は拡がり抵抗を第３のｐ型不純物領域２７ａ及び第３のｎ型不純物領域９２７ａのシート抵抗、比抵抗又は拡がり抵抗と比べて同等以下にする必要性が増す。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正の内容】
【００８８】
まず、図４に示すように、ｎ型のフィン型半導体領域１３ａ、１３ｂに対して、ｐ型不純物をプラズマドーピング法を用いて注入する。これにより、フィン型半導体領域１３ａ、１３ｂの上部には、注入イオン１８ａと、吸着種（ガス分子やラジカル等の中性種）１８ｂと、スパッタリングによってフィン型半導体領域１３ａ、１３ｂを離脱する不純物１８ｃとのバランスによって決まる注入ドーズ量を持つ第１のｐ型不純物領域１７ａが形成される。また、フィン型半導体領域１３ａ、１３ｂの側部には、主として吸着種（ガス分子やラジカル等の中性種）１８ｂによって決まる注入ドーズ量を持つ第２のｐ型不純物領域１７ｂが形成される。このとき、フィン型半導体領域１３ａ、１３ｂの側面に対して斜めに入射するイオンも存在するため、注入イオン１８ａやスパッタリングによってフィン型半導体領域１３ａ、１３ｂを離脱する不純物１８ｃも存在するが、吸着種１８ｂと比べるとその影響は非常に小さく、吸着種１８ｂによるドーピングが支配的になる。すなわち、フィン型半導体領域１３ａ、１３ｂの上部にドーピングされる注入イオン１８ａ及びフィン型半導体領域１３ａ、１３ｂの上部からスパッタリングによって離脱する不純物１８ｃの数と比べて、フィン型半導体領域１３ａ、１３ｂの側部にドーピングされる注入イオン１８ａ及びフィン型半導体領域１３ａ、１３ｂの側部からスパッタリングによって離脱する不純物１８ｃの数は圧倒的に少ない。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１２９
【補正方法】変更
【補正の内容】
【０１２９】
図１６は、プラズマドーピングによってｐ型のフィン型半導体領域（正確にはフィンを有する半導体領域９５１）を構成するシリコン中に砒素を注入した後、さらに熱処理を施して砒素をシリコン中で電気的に活性化することによって低抵抗領域９５２を形成した様子を示している。図１６に示すように、第１のｎ型不純物領域（フィン上部）だけではなく第２のｎ型不純物領域（フィン側部）にも低抵抗領域９５２が形成されている。図８（ａ）に示すフィン型ＰＭＩＳＦＥＴの場合と同様に、図１６に示すフィン型ＮＭＩＳＦＥＴの場合も、第１のｎ型不純物領域（フィン上部）のシート抵抗と第２のｎ型不純物領域（フィン側部）のシート抵抗とをわずか±１０％の差で同程度に設定することができ、これは、従来技術では達成不可能なコンフォーマルドーピング性能である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１８７
【補正方法】変更
【補正の内容】
【０１８７】
【図１】図１（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の構造を示す図であり、図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）におけるＡ−Ａ線の断面図であり、図１（ｃ）は図１（ａ）におけるＢ−Ｂ線の断面図であり、図１（ｄ）は図１（ａ）におけるＣ−Ｃ線の断面図であり、図１（ｅ）は図１（ａ）におけるＤ−Ｄ線の断面図である。
【図２】図２（ａ）〜（ｊ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】図３（ａ）〜（ｈ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】図４は、本発明のプラズマドーピングによるドーピング方法を説明するための断面図である。
【図５】図５（ａ）は本発明の第１実施例に係るフィン型ＣＭＩＳＦＥＴの斜視図であり、図５（ｂ）は図５（ａ）に示すフィン型ＣＭＩＳＦＥＴのうちＮＭＩＳＦＥＴの拡大斜視図である。
【図６】図６（ａ）は、本発明の第１実施例に係るフィン型ＣＭＩＳＦＥＴのうちのフィン型ＰＭＩＳＦＥＴにおけるプラズマドーピング前のフィン型半導体領域の断面形状を模式的に示す図であり、図６（ｂ）は、本発明の第１実施例に係るフィン型ＣＭＩＳＦＥＴのうちのフィン型ＰＭＩＳＦＥＴにおけるプラズマドーピング後のフィン型半導体領域の断面形状を模式的に示す図である。
【図７】図７（ａ）及び（ｂ）は、本発明の第１実施例に係るフィン型ＣＭＩＳＦＥＴのうちのフィン型ＰＭＩＳＦＥＴにおけるプラズマドーピング前のフィン型半導体領域の断面形状を模式的に示す図及びその拡大図であり、図７（ｃ）及び（ｄ）は図７（ａ）及び（ｂ）に示すフィン型半導体領域の斜視図及びその拡大図である。
【図８】図８（ａ）は、本発明の第１実施例に係るフィン型ＣＭＩＳＦＥＴのうちのフィン型ＰＭＩＳＦＥＴにおけるプラズマドーピング後のフィン型半導体領域の断面構造を模式的に示す図であり、図８（ｂ）は、図８（ａ）のＡ−Ａ線上における拡がり抵抗の変化を示す図であり、図８（ｃ）、は図８（ａ）のＢ−Ｂ線上における拡がり抵抗の変化を示す図であり、図８（ｄ）は、本発明の第１実施例に係るフィン型ＣＭＩＳＦＥＴのうちのフィン型ＰＭＩＳＦＥＴに形成された第１の不純物領域（フィン上部）のＳＩＭＳ測定結果を示す図である。
【図９】図９は、本発明の第１実施例に係るフィン型ＣＭＩＳＦＥＴのうちのフィン型ＰＭＩＳＦＥＴにおけるプラズマドーピング後のフィン型半導体領域の断面構造を模式的に示す図である。
【図１０】図１０は、本発明の第１実施例に係るフィン型ＣＭＩＳＦＥＴのうちのフィン型ＰＭＩＳＦＥＴにおけるプラズマドーピング後のフィン型半導体領域の断面構造を模式的に示す図である。
【図１１】図１１は、本発明の第１実施例に係るフィン型ＣＭＩＳＦＥＴのうちのフィン型ＰＭＩＳＦＥＴにおけるフィン角部の削れ量の時間変化を示す図である。
【図１２】図１２（ａ）は、本発明の第１実施例に係るフィン型ＣＭＩＳＦＥＴのうちのフィン型ＰＭＩＳＦＥＴを形成するためのｐ型不純物のプラズマドーピングにおける圧力とイオン電流密度との関係を示す図であり、図１２（ｂ）は、本発明の第１実施例に係るフィン型ＣＭＩＳＦＥＴのうちのフィン型ＰＭＩＳＦＥＴを形成するためのｐ型不純物のプラズマドーピングにおける圧力と電子温度との関係を示す図である。
【図１３】図１３は、本発明の第１実施例に係るフィン型ＣＭＩＳＦＥＴのうちのフィン型ＰＭＩＳＦＥＴにおけるプラズマドーピング後のフィン型半導体領域の断面構造を模式的に示す図である。
【図１４】図１４（ａ）は、本発明の第１実施例に係るフィン型ＣＭＩＳＦＥＴのうちのフィン型ＮＭＩＳＦＥＴにおけるプラズマドーピング前のフィン型半導体領域の断面形状を模式的に示す図であり、図１４（ｂ）は、本発明の第１実施例に係るフィン型ＣＭＩＳＦＥＴのうちのフィン型ＮＭＩＳＦＥＴにおけるプラズマドーピング後のフィン型半導体領域の断面形状を模式的に示す図である。
【図１５】図１５（ａ）及び（ｂ）は、本発明の第１実施例に係るフィン型ＣＭＩＳＦＥＴのうちのフィン型ＮＭＩＳＦＥＴにおけるプラズマドーピング前のフィン型半導体領域の断面形状を模式的に示す図及びその拡大図であり、図１５（ｃ）及び（ｄ）は図１５（ａ）及び（ｂ）に示すフィン型半導体領域の斜視図及びその拡大図である。
【図１６】図１６は、本発明の第１実施例に係るフィン型ＣＭＩＳＦＥＴのうちのフィン型ＮＭＩＳＦＥＴにおけるプラズマドーピング後のフィン型半導体領域の断面構造を模式的に示す図である。
【図１７】図１７（ａ）及び（ｂ）は、本発明の第１実施例に係るフィン型ＣＭＩＳＦＥＴのうちのフィン型ＮＭＩＳＦＥＴにおけるプラズマドーピング後のフィン型半導体領域の断面構造を模式的に示す図である。
【図１８】図１８（ａ）は、本発明の第１実施例に係るフィン型ＣＭＩＳＦＥＴのうちのフィン型ＮＭＩＳＦＥＴを形成するためのｎ型不純物のプラズマドーピングにおける圧力とイオン電流密度との関係を示す図であり、図１８（ｂ）は、本発明の第１実施例に係るフィン型ＣＭＩＳＦＥＴのうちのフィン型ＮＭＩＳＦＥＴを形成するためのｎ型不純物のプラズマドーピングにおける圧力と電子温度との関係を示す図である。
【図１９】図１９は、本発明の第１実施例に係るフィン型ＣＭＩＳＦＥＴのうちのフィン型ＮＭＩＳＦＥＴにおけるプラズマドーピング後のフィン型半導体領域の断面構造を模式的に示す図である。
【図２０】図２０（ａ）は本発明の第２実施例に係るフィン型ＣＭＩＳＦＥＴの斜視図であり、図２０（ｂ）は図２０（ａ）に示すフィン型ＣＭＩＳＦＥＴのうちＮＭＩＳＦＥＴの拡大斜視図である。
【図２１】図２１（ａ）〜（ｃ）は、本発明の第２実施例に係るフィン型ＣＭＩＳＦＥＴのうちのフィン型ＮＭＩＳＦＥＴにおけるフィン角部の削れ量を説明する図である。
【図２２】図２２は本発明の第１実施例及び第２実施例に係る半導体装置の基本構造の一例を模式的に示す斜視図である。
【図２３】図２３は本発明の第１実施例及び第２実施例に係る半導体装置の基本構造の他例を模式的に示す斜視図である。
【図２４】図２４は本発明の第１の実施形態の第１変形例に係る半導体装置の平面図である。
【図２５】図２５（ａ）〜（ｄ）は本発明の第１の実施形態の第２変形例に係る半導体装置の断面構造を示す図であり、図２５（ａ）は図１（ａ）におけるＡ−Ａ線の断面図であり、図２５（ｂ）は図１（ａ）におけるＢ−Ｂ線の断面図であり、図２５（ｃ）は図１（ａ）におけるＣ−Ｃ線の断面図であり、図２５（ｄ）は図１（ａ）におけるＤ−Ｄ線の断面図である。
【図２６】図２６（ａ）は比較例のフィン型ＣＭＩＳＦＥＴの斜視図であり、図２６（ｂ）は図２６（ａ）に示すフィン型ＣＭＩＳＦＥＴのうちフィン型ＮＭＩＳＦＥＴの拡大斜視図である。
【図２７】図２７（ａ）〜（ｄ）は、従来のフィン型ＦＥＴの構造を示す図であり、図２７（ａ）は平面図であり、図２７（ｂ）は図２７（ａ）におけるＡ−Ａ線の断面図であり、図２７（ｃ）は図２７（ａ）におけるＢ−Ｂ線の断面図であり、図２７（ｄ）は図２７（ａ）におけるＣ−Ｃ線の断面図である。
【図２８】図２８（ａ）〜（ｄ）は、従来の半導体装置の製造方法を工程順に示す断面図である。
【図２９】図２９（ａ）は、特許文献１におけるフィン型ＦＥＴのソース・ドレイン領域を形成する工程を示した断面図であり、図２９（ｂ）は、非特許文献１におけるフィン型ＦＥＴのソース・ドレイン領域を形成する工程を示した断面図である。
【図３０】図３０（ａ）は、特許文献２に開示されたプラズマドーピング法を平坦な半導体領域に適用した場合の削れ量を説明する図であり、図３０（ｂ）は、特許文献２に開示されたプラズマドーピング法をフィン形状の半導体領域に適用した場合の削れ量を説明する図である。
【図３１】図３１は従来の半導体装置の構造を模式的に示す斜視図である。