【手続補正書】
【提出日】平成23年9月22日(2011.9.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力された電圧に応じた周波数で発振することにより、内部信号を生成する発振部と、前記内部信号を分周して分周信号を生成する分周部と、外部から入力された基準信号の位相と前記分周信号の位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、前記位相誤差信号に基づいて制御電圧を生成する生成部と、を有するＰＬＬ回路であって、
前記制御電圧が前記発振部へ入力される第１の状態と、参照電圧が前記発振部へ入力される第２の状態とを切り替える切り替え部と、
前記第２の状態において、前記分周信号の周波数と前記基準信号の周波数とを比較し、前記分周信号の周波数が前記基準信号の周波数に等しくなるように、前記発振部に入力された電圧に対する前記発振部における発振の周波数を補正する補正部と、を備え、
前記補正部は、前記分周信号の周波数が前記基準信号の周波数に等しくなるように、前記発振部に入力された電圧に対する前記発振部における発振の周波数の特性である前記発振部のゲインを補正し、
前記発振部は、
前記制御電圧または前記参照電圧がゲートに入力される入力トランジスタと、
前記入力トランジスタのソース−ドレイン間を流れる電流に応じた電流を流すカレントミラー回路と、
前記カレントミラー回路により流された電流を受けて、受けた電流の大きさに応じた周波数で発振するリングオシレータと、を含み、
前記補正部は、前記基準信号の周波数と前記分周信号の周波数との比較結果に基づいて相互コンダクタンスが制御されるＭＯＳトランジスタを含み、
前記分周信号の周波数が前記基準信号の周波数よりも高い場合、前記ＭＯＳトランジスタの相互コンダクタンスが減少し、
前記分周信号の周波数が前記基準信号の周波数よりも低い場合、前記ＭＯＳトランジスタの相互コンダクタンスが増大し、
前記補正部は、
前記分周信号の周波数と外部から受けた前記基準信号の周波数とを比較し、比較結果に応じた差信号を出力する周波数比較部と、
前記差信号に応じて、保持しているデジタル制御値を変更して、変更されたデジタル制御値を保持する制御値保持部と、
前記制御値保持部に保持され前記制御値保持部から出力された前記変更されたデジタル制御値をＤ／Ａ変換することにより、アナログ制御値を生成するＤ／Ａ変換部と、
前記アナログ制御値がゲートに入力され、ソースが基準電圧に接続され、ドレインが前記入力トランジスタのソースに接続された前記ＭＯＳトランジスタと、を含む
ことを特徴とするＰＬＬ回路。
【請求項２】
前記周波数比較部は、
前記分周部から受けた前記分周信号のクロック数をカウントすることにより、前記分周信号の周波数を計る第１のカウンタと、
外部から受けた前記基準信号のクロック数をカウントすることにより、前記基準信号の周波数を計る第２のカウンタと、
前記第２のカウンタのカウント値から前記第１のカウンタのカウント値を減算することにより、前記差信号を生成して出力する減算器と、
を含む
ことを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記制御値保持部は、前記分周信号の周波数が前記基準信号の周波数より低いことが前記差信号により示されている場合、保持しているデジタル制御値をカウントアップして、カウントアップされたデジタル制御値を保持し、前記分周信号の周波数が前記基準信号の周波数より高いことが前記差信号により示されている場合、保持しているデジタル制御値をカウントダウンして、カウントダウンされたデジタル制御値を保持し、
前記ＭＯＳトランジスタは、前記カウントアップされたデジタル制御値に対応したアナログ制御値がゲートに入力された場合、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさを増加させ、前記カウントダウンされたデジタル制御値に対応したアナログ制御値がゲートに入力された場合、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさを減少させ、
前記発振部のゲインは、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさが増加することにより上がり、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさが減少することにより下がる
ことを特徴とする請求項１に記載のＰＬＬ回路。
【請求項４】
入力された電圧に応じた周波数で発振することにより、内部信号を生成する発振部と、前記内部信号を分周して分周信号を生成する分周部と、外部から入力された基準信号の位相と前記分周信号の位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、前記位相誤差信号に基づいて制御電圧を生成する生成部と、を有するＰＬＬ回路であって、
前記制御電圧が前記発振部へ入力される第１の状態と、第１の参照電圧が前記発振部へ入力される第３の状態と、前記第１の参照電圧より高い第２の参照電圧が前記発振部へ入力される第４の状態とを切り替える切り替え部と、
前記第３の状態における前記分周信号の周波数と前記第４の状態における前記分周信号の周波数との周波数差の絶対値と目標値とを比較し、前記第３の状態における前記分周信号の周波数と前記第４の状態における前記分周信号の周波数との周波数差の絶対値が目標値に等しくなるように、前記発振部に入力された電圧に対する前記発振部における発振の周波数を補正する補正部と、
を備えたことを特徴とするＰＬＬ回路。
【請求項５】
前記補正部は、前記第３の状態における前記分周信号の周波数と前記第４の状態における前記分周信号の周波数との周波数差の絶対値が目標値に等しくなるように、前記発振部に入力された電圧に対する前記発振部における発振の周波数の特性である前記発振部のゲインを補正する
ことを特徴とする請求項４に記載のＰＬＬ回路。
【請求項６】
前記補正部は、前記周波数差の絶対値が前記目標値より少ない場合、前記発振部のゲインが上がるように、前記周波数差の絶対値が前記目標値より多い場合、前記発振部のゲインが下がるように、前記発振部のゲインを補正する
ことを特徴とする請求項５に記載のＰＬＬ回路。
【請求項７】
前記発振部は、
前記制御電圧または参照電圧がゲートに入力される入力トランジスタと、
前記入力トランジスタのソース−ドレイン間を流れる電流に応じた電流を流すカレントミラー回路と、
前記カレントミラー回路により流された電流を受けて、受けた電流の大きさに応じた周波数で発振するリングオシレータと、を含む
ことを特徴とする請求項５または６に記載のＰＬＬ回路。
【請求項８】
前記補正部は、前記基準信号の周波数と前記分周信号の周波数との比較結果に基づいて相互コンダクタンスが制御されるＭＯＳトランジスタを含み、
前記分周信号の周波数が前記基準信号の周波数よりも高い場合、前記ＭＯＳトランジスタの相互コンダクタンスが減少し、
前記分周信号の周波数が前記基準信号の周波数よりも低い場合、前記ＭＯＳトランジスタの相互コンダクタンスが増大する
ことを特徴とする請求項７に記載のＰＬＬ回路。
【請求項９】
前記補正部は、
前記周波数差の絶対値と前記目標値とを比較し、比較結果に応じた差信号を出力する周波数差比較部と、
前記差信号に応じて、保持しているデジタル制御値を変更して、変更されたデジタル制御値を保持する制御値保持部と、
前記制御値保持部に保持され前記制御値保持部から出力された前記変更されたデジタル制御値をＤ／Ａ変換することにより、アナログ制御値を生成するＤ／Ａ変換部と、
前記アナログ制御値がゲートに入力され、ソースが基準電圧に接続され、ドレインが前記入力トランジスタのソースに接続された前記ＭＯＳトランジスタと、を含む
ことを特徴とする請求項８に記載のＰＬＬ回路。
【請求項１０】
前記周波数差比較部は、
前記第３の状態における前記分周信号のクロック数をカウントすることにより、前記第３の状態における前記分周信号の周波数を計る第３のカウンタと、
前記第４の状態における前記分周信号のクロック数をカウントすることにより、前記第４の状態における前記分周信号の周波数を計る第４のカウンタと、
前記第４のカウンタのカウント値から前記第３のカウンタのカウント値を減算するとともに減算した結果から前記目標値をさらに減算することにより、前記差信号を生成して出力する減算器と、を含む
ことを特徴とする請求項９に記載のＰＬＬ回路。
【請求項１１】
前記制御値保持部は、前記周波数差の絶対値が前記目標値より少ないことが前記差信号により示されている場合、保持しているデジタル制御値をカウントアップして、カウントアップされたデジタル制御値を保持し、前記周波数差の絶対値が前記目標値より多いことが前記差信号により示されている場合、保持しているデジタル制御値をカウントダウンして、カウントダウンされたデジタル制御値を保持し、
前記ＭＯＳトランジスタは、前記カウントアップされたデジタル制御値に対応したアナログ制御値がゲートに入力された場合、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさを増加させ、前記カウントダウンされたデジタル制御値に対応したアナログ制御値がゲートに入力された場合、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさを減少させ、
前記発振部のゲインは、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさが増加することにより上がり、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさが減少することにより下がる
ことを特徴とする請求項９に記載のＰＬＬ回路。