【誤訳訂正書】
【提出日】平成23年8月24日(2011.8.24)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
ソース領域及びドレイン領域を有する表面を有し、前記ソース領域及び前記ドレイン領域がチャネル領域によって分離された半導体基板と、
前記チャネル領域の上の前記基板の表面上に配置された３ｎｍを超えるゲート絶縁膜厚を有するトンネル障壁絶縁体構造、前記トンネル障壁絶縁体構造及び前記チャネル領域の上に配置された導電層、前記導電層及び前記チャネル領域の上に配置された電荷捕獲構造、並びに前記電荷捕獲構造及び前記チャネル領域の上に配置された上側絶縁体構造を有する、前記チャネル上の多層スタックと、
前記上側絶縁体構造及び前記チャネル領域の上に配置された上側導電層とを具え、
前記チャネル領域が、ソース−ドレイン間における長さを有し、該チャネル領域が該長さに垂直な４５ｎｍ未満の幅を有し、
電荷は、ただ前記電荷捕獲構造中にのみ捕獲されるメモリセル。
【請求項２】
請求項１記載のメモリセルにおいて、前記多層スタックがゲート絶縁膜厚を有し、前記チャネル領域が、ソース−ドレイン間の長さ及び前記多層スタックのゲート絶縁膜厚の１．５倍未満の長さに垂直な幅を有することを特徴とするメモリセル。
【請求項３】
請求項１記載のメモリセルにおいて、前記チャネル領域が、アクティブ領域を有し、該アクティブ領域がソース−ドレイン間における長さを有し、該チャネル領域が該長さに垂直な幅を有し、前記導電層が、前記チャネル領域のアクティブ領域の幅にほぼ等しい幅を有することを特徴とするメモリセル。
【請求項４】
請求項１記載のメモリセルにおいて、前記トンネル障壁絶縁体構造が酸化シリコンを含むことを特徴とするメモリセル。
【請求項５】
請求項１記載のメモリセルにおいて、前記トンネル障壁絶縁体構造が窒化シリコンを含むことを特徴とするメモリセル。
【請求項６】
請求項１記載のメモリセルにおいて、前記トンネル障壁絶縁体構造が、バンドギャップが調整されたトンネル障壁構造を具えることを特徴とするメモリセル。
【請求項７】
請求項１記載のメモリセルにおいて、前記導電層が、ドープされた半導体材料を含むことを特徴とするメモリセル。
【請求項８】
請求項１記載のメモリセルにおいて、前記導電層が、６ｎｍ未満の厚さを有するドープされたポリシリコンを含むことを特徴とするメモリセル。
【請求項９】
請求項１記載のメモリセルにおいて、前記導電層が金属を含むことを特徴とするメモリセル。
【請求項１０】
請求項１記載のメモリセルにおいて、前記電荷捕獲構造が窒化シリコンを含むことを特徴とするメモリセル。
【請求項１１】
請求項１記載のメモリセルにおいて、前記電荷捕獲構造が、酸化シリコン層と、前記酸化シリコン層の上に配置された窒化シリコン層とを具えることを特徴とするメモリセル。
【請求項１２】
半導体基板上のメモリセルのアレイと、
前記基板においてチャネル領域によって分離されるソース領域及びドレイン領域と、前記チャネル領域の上に配置された３ｎｍを超えるゲート酸化膜厚を有するトンネル障壁絶縁体構造と、前記トンネル障壁絶縁体構造及び前記チャネル領域の上に配置された導電層と、前記導電層及び前記チャネル領域の上に配置された電荷捕獲構造と、前記電荷捕獲構造の上に配置された上側絶縁体構造と、前記上側絶縁体構造及び前記チャネル領域の上に配置された上側導電層とを具え、前記チャネル領域が、ソース−ドレイン間における長さを有し、該チャネル領域が該長さに垂直な４５ｎｍ未満の幅を有し、電荷は、ただ前記電荷捕獲構造中にのみ捕獲されるメモリセルと、
行デコーダと、
列デコーダと、
センス増幅器と、
少なくとも一つの入力ポートと、
少なくとも一つの出力ポートと、
データイン構造と、
バイアス配置状態マシンとを具える記憶装置。
【請求項１３】
半導体基板の表面上に３ｎｍを超える実質的なゲート酸化膜厚を有するトンネル障壁絶縁体構造を形成し、前記トンネル障壁絶縁体構造の上に導電層を形成し、前記導電層の上に電荷捕獲構造を形成し、前記電荷捕獲構造の上に上側絶縁体構造を形成し、前記上側絶縁体構造の上に上側導電層を形成するステップと、
前記半導体基板の表面にドーパントを注入してソース領域及びドレイン領域を形成するステップであって、前記ソース領域及びドレイン領域は、チャネル領域によって分離されるとともに、前記チャネル領域を前記トンネル障壁絶縁体構造より下にする、ステップと、を有し、
前記チャネル領域が、ソース−ドレイン間における長さを有し、該チャネル領域が該長さに垂直な４５ｎｍ未満の幅を有し、電荷は、ただ前記電荷捕獲構造中にのみ捕獲される、メモリセルの製造方法。
【請求項１４】
請求項１３記載の方法において、複数のメモリセルを具えるメモリアレイを形成することを特徴とするメモリセルの製造方法。
【請求項１５】
請求項１３記載の方法において、前記トンネル障壁絶縁体構造が、３〜６ｎｍの範囲の厚さを有する酸化シリコンを含むことを特徴とするメモリセルの製造方法。
【請求項１６】
請求項１３記載の方法において、前記トンネル障壁絶縁体構造の形成が、複数の絶縁体層を形成することによるバンドギャップが調整されたトンネル障壁構造の形成を具えることを特徴とするメモリセルの製造方法。
【請求項１７】
請求項１３記載の方法において、前記導電層が、６ｎｍ未満の厚さを有するポリシリコンを含むことを特徴とするメモリセルの製造方法。
【請求項１８】
請求項１３記載の方法において、前記電子捕獲構造が、４〜８ｎｍの範囲の厚さを有する窒化シリコンを含むことを特徴とするメモリセルの製造方法。
【請求項１９】
請求項１３記載の方法において、前記トンネル絶縁体構造の形成が、絶縁体層の形成及び前記絶縁体層上の電子捕獲層の形成を具えることを特徴とするメモリセルの製造方法。
【請求項２０】
請求項１３記載の方法において、前記上側絶縁体構造が、５〜９ｎｍの範囲の厚さを有する酸化シリコンを含むことを特徴とするメモリセルの製造方法。
【請求項２１】
請求項１３記載の方法において、前記上側導電層が、約５０ｎｍの厚さを有するポリシリコンを含むことを特徴とするメモリセルの製造方法。
【請求項２２】
３ｎｍを超える大きさのゲート酸化膜厚を有するトンネル障壁絶縁体構造を半導体基板の表面上に形成し、前記トンネル障壁絶縁体構造の上に導電層を形成し、前記導電層の上に電荷捕獲構造を形成し、前記電子捕獲構造の上に上側絶縁体構造を形成し、前記上側絶縁体構造の上に上側導電層を形成し、前記上側導電層の上にハードマスク層を形成するステップと、
全ての層及び全ての構造を貫く複数のメモリセル間並びに基板に絶縁材料の複数の絶縁構造を形成するステップと、
前記ハードマスク層を剥離するステップと、
前記トンネル障壁絶縁体構造並びに前記トンネル障壁絶縁体構造の上に配置された全ての層及び全ての構造をエッチングすることによってメモリセルの複数の行を形成するステップと、
前記半導体基板の表面にドーパントを注入することによってソース領域及びドレイン領域を形成するステップであって、前記ソース領域及び前記ドレイン領域の対をメモリセルチャネル領域によって分離するとともに、前記チャネル領域を前記トンネル障壁絶縁体構造より下にするステップと、を有し、
前記チャネル領域が、ソース−ドレイン間における長さを有し、該チャネル領域が該長さに垂直な４５ｎｍ未満の幅を有し、電荷は、ただ前記電荷捕獲構造中にのみ捕獲される、メモリセルのアレイの製造方法。
【請求項２３】
請求項２２記載のメモリセルのアレイの製造方法において、前記ハードマスク層が、約１００ｎｍの厚さを有する窒化シリコンを含むことを特徴とするメモリセルのアレイの製造方法。
【請求項２４】
請求項２２記載のメモリセルのアレイの製造方法において、絶縁材料の分離構造が酸化シリコンを含むことを特徴とするメモリセルのアレイの製造方法。
【請求項２５】
請求項２２記載のメモリセルのアレイの製造方法において、複数の絶縁材料の分離構造の形成による余分な酸化物の除去が化学機械研磨を含むことを特徴とするメモリセルのアレイの製造方法。
【請求項２６】
請求項２２記載のメモリセルのアレイの製造方法において、前記ハードマスク層の剥離後の前記上側導電層からの酸化物の除去が、湿式のフッ化水素溶液の浸漬エッチングを具えることを特徴とするメモリセルのアレイの製造方法。