【手続補正書】
【提出日】平成23年4月6日(2011.4.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
信号の入出力端子と電源端子間の抵抗値の大きさ、またはトランジスタのオン電流の値によって、情報を記憶するメモリセルと、
前記メモリセルの情報が入出力される前記入出力端子に接続されたビット線と、
前記ビット線にゲートが接続され、前記ビット線のデータ信号を増幅するシングルエンド型のセンスアンプである第１の電界効果トランジスタと、
前記ビット線に接続され、前記ビット線を第１の所定電位に制御する第２の電界効果トランジスタと、
前記第１の電界効果トランジスタの出力をグローバルビット線に接続する第３の電界効果トランジスタと、
前記グローバルビット線に接続され、前記グローバルビット線の信号を検出するグローバルビット線センスアンプと、を含み、
前記メモリセルが流す電流に応じて前記ビット線の前記第１の所定電位が遷移し、前記第１の電界効果トランジスタが、前記遷移した前記ビット線の電圧に応じて電流を流す、ことを特徴とする半導体装置。
【請求項２】
第２の電界効果トランジスタは、前記ビット線に前記メモリセルから情報が出力される前に、前記ビット線を第１の所定電位に制御する、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３の電界効果トランジスタは、前記メモリセルがアクセスされた後、所定時間導通し、前記第１の電界効果トランジスタが、前記遷移した前記ビット線の電圧に応じて電流を流す、ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体装置が、階層型ビット線構造をなし、
前記メモリセルの選択端子がワード線に、前記電源端子が第１の電源に接続され、
前記第１の電界効果トランジスタのソースが第２の電源に接続され、
前記第２の電界効果トランジスタのゲートが第１の信号線に接続され、ソースが第３の電源に接続され、ドレインが前記ビット線に接続され、
前記第３の電界効果トランジスタのゲートが第２の信号線に接続され、ソースが前記第１の電界効果トランジスタのドレインに接続され、ドレインがグローバルビット線に接続され、
前記第１の電源と前記第３の電源との電圧値が異なることにより、前記ビット線には前記所定の電位が与えられ、前記メモリセルが流す電流に応じて前記第１の所定電位が遷移する、ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記メモリセルの第１の情報に対応した抵抗値と前記ビット線の容量による第１の時定数は、前記メモリセルの第２に情報に対応した抵抗値と前記ビット線の容量による第２の時定数よりも、１，０００倍以上大きく、前記メモリセルの前記第１の情報に対応した抵抗値は前記メモリセルの前記第２の情報に対応した抵抗値よりも高いことを特徴とする請求項１に記載の半導体装置。
【請求項６】
更に、前記ビット線と前記グローバルビット線との間に接続され、前記メモリセルに情報を書き込む第４の電界効果トランジスタを備える、ことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記メモリセルの前記電源端子が、第１の電源に接続され、
前記第１の電界効果トランジスタのソースが第２の電源に接続され、ドレインが前記第３の電界効果トランジスタを介して前記グローバルビット線に接続され、
前記第２の電界効果トランジスタのソースが第３の電源に接続され、ドレインが前記ビット線に接続され、
更に、前記グローバルビット線と第４の電源との間に接続され、前記グローバルビット線を第２の所定電位に制御する第５の電界効果トランジスタと、を備え、
前記第１の電源と前記第３の電源との電圧値が異なることにより、前記ビット線には前記第１の所定の電位が与えられ、前記メモリセルが流す電流に応じて前記所定電位が遷移し、
前記第２の電源と前記第４の電源との電圧値が異なることにより、前記グローバルビット線には前記第２の所定の電位が与えられ、前記第１の電界効果トランジスタが流す電流に応じて前記第２の所定電位が遷移する、ことを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第３の電源と前記第４の電源との電圧値が異なる、ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第３の電源と前記第４の電源との電圧値が同じである、ことを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記メモリセルが、情報により異なる抵抗値を備える抵抗素子と、電界効果トランジスタで構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記メモリセルが、フローティングボディ型電界効果トランジスタ、ゲート絶縁膜中にチャージトラップ領域を設けた電界効果トランジスタ、またはゲート絶縁膜に強誘電体を用いた電界効果トランジスタ、のいずれかで構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項１２】
信号の入出力端子と電源端子間の抵抗値の大きさ、またはトランジスタのオン電流の値によって、情報を記憶するメモリセルと、
前記メモリセルの情報が入出力される前記入出力端子に接続されたビット線と、
前記ビット線にゲートが接続され、前記ビット線のデータ信号を増幅するシングルエンド型のセンスアンプである第１の電界効果トランジスタと、
前記ビット線に接続され、前記ビット線を第１の所定電位に制御する第２の電界効果トランジスタと、
前記第１の電界効果トランジスタの出力をグローバルビット線に接続する第３の電界効果トランジスタと、
前記グローバルビット線に接続され、前記グローバルビット線の信号を検出するグローバルビット線センスアンプと、を含み、
前記メモリセルがアクセスされる前、前記第２の電界効果トランジスタを導通させることによって前記ビット線を第１の所定電圧に遷移させ、
前記メモリセルがアクセスされた後、前記メモリセルが流す電流に応じて前記ビット線の前記第１の所定電位が遷移し、前記第１の電界効果トランジスタが、前記遷移した前記ビット線の電圧に応じて電流を流す、ことを特徴とする半導体装置。
【請求項１３】
前記第３の電界効果トランジスタは、前記メモリセルがアクセスされた後、所定時間導通し、前記第１の電界効果トランジスタが、前記遷移した前記ビット線の電圧に応じて電流を流す、ことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記グローバルビット線と第４の電源との間に接続され、前記グローバルビット線を第２の所定電位に制御する第５の電界効果トランジスタを更に備え、
前記メモリセルがアクセスされる前、前記第５の電界効果トランジスタを導通させることによって前記グローバルビット線が前記第２の所定電位に遷移し、
前記メモリセルがアクセスされた後、前記第１の電界効果トランジスタが流す電流に応じて前記第２の所定電位が遷移する、ことを特徴とする請求項１２に記載の半導体装置。
【請求項１５】
前記第３の電界効果トランジスタが前記所定時間導通する時、前記ビット線の電圧は、前記メモリセルの第１の情報に対応した抵抗値が流す電流に従って前記第１の電界効果トランジスタの閾値電圧よりも低くなり、前記メモリセルの第２の情報に対応した抵抗値が流す電流に従って前記第１の電界効果トランジスタの閾値電圧よりも高くなり、前記メモリセルの前記第１の情報に対応した抵抗値は前記メモリセルの前記第２の情報に対応した抵抗値よりも高いことを特徴とする請求項１３に記載の半導体装置。
【請求項１６】
信号の入出力端子と電源端子間の抵抗値の大きさ、またはトランジスタのオン電流の値によって、情報を記憶するメモリセルと、
前記メモリセルの情報が入出力される前記入出力端子に接続されたビット線と、
前記ビット線にゲートが接続され、前記ビット線のデータ信号を増幅するシングルエンド型のセンスアンプである第１の電界効果トランジスタと、
前記ビット線に接続され、前記ビット線を第１の所定電位に制御する第２の電界効果トランジスタと、
前記第１の電界効果トランジスタの出力をグローバルビット線に接続する第３の電界効果トランジスタと、
前記グローバルビット線に接続され、前記グローバルビット線の信号を検出するグローバルビット線センスアンプと、を含み、
前記メモリセルが流す電流と前記第２の電界効果トランジスタが流す電流とに応じて前記ビット線の前記第１の所定電位が遷移し、前記第１の電界効果トランジスタが、前記遷移した前記ビット線の電圧に応じて電流を流す、ことを特徴とする半導体装置。
【請求項１７】
前記第３の電界効果トランジスタは、前記メモリセルがアクセスされた後、所定時間導通し、前記第１の電界効果トランジスタが、前記遷移した前記ビット線の電圧に応じて電流を流す、ことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記グローバルビット線と第４の電源との間に接続され、前記グローバルビット線を第２の所定電位に制御する第５の電界効果トランジスタを更に備え、
前記第１の電界効果トランジスタが流す電流と前記第５の電界効果トランジスタが流す電流とに応じて前記グローバルビット線の前記第２の所定電位が遷移する、ことを特徴とする請求項１６に記載の半導体装置。
【請求項１９】
前記第３の電界効果トランジスタが前記所定時間導通する時、前記ビット線の電圧は、前記メモリセルの第１の情報に対応した抵抗値が流す電流に従って前記第１の電界効果トランジスタの閾値電圧よりも低くなり、前記メモリセルの第２の情報に対応した抵抗値が流す電流に従って前記第１の電界効果トランジスタの閾値電圧よりも高くなり、前記メモリセルの前記第１の情報に対応した抵抗値は前記メモリセルの前記第２の情報に対応した抵抗値よりも高いことを特徴とする請求項１７に記載の半導体装置。
【請求項２０】
更に、前記ビット線と前記グローバルビット線との間に接続され、前記メモリセルに情報を書き込む第４の電界効果トランジスタを備える、ことを特徴とする請求項１６に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
ビット線ＢＬには、図示しないモリセルが他に複数個接続されており、この結果、本実施形態では、ビット線ＢＬの寄生容量Ｃｂは、例えば、１０ｆＦとなっている。また、特に規定されないが、本実施形態の抵抗素子Ｒｓでは、高抵抗状態の抵抗値分布の下限Ｒｓ［Ｈ］ｍｉｎが１００ＭΩ、低抵抗状態の抵抗値分布の上限Ｒｓ［Ｌ］ｍａｘが１００ＫΩとなっている。この結果、抵抗素子Ｒｓとビット線寄生容量Ｃｂからなる系の時定数τは、抵抗素子が、高抵抗状態の場合に、１μｓ以上、低抵抗状態の場合に、１ｎｓ以下となる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
図３は、本実施形態に係る抵抗値変化型メモリセル対応のセンスアンプ２１を含む抵抗値変化型メモリセルアレイの一部分の回路を示している。なお、基本的な構成は、第１の実施形態と同様であるため、以下では、相違する部分のみについて説明する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
＜センスアンプの読み出し時の動作波形＞
図４は、センスアンプ２１の読み出し時の動作波形を示す図である。なお、基本的な動作は、第１の実施形態と同様であるため、以下では、相違する部分のみについて説明する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
図５は、本実施形態に係る抵抗値変化型メモリセル対応のセンスアンプ２２を含む抵抗値変化型メモリセルアレイの一部分の回路を示している。なお、基本的な構成は、第１の実施形態と同様であるため、以下では、相違する部分のみについて説明する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
＜メモリセルとセンスアンプの構成＞
センスアンプ２２を構成するｐＭＯＳトランジスタＱ１は、ゲートにビット線ＢＬが接続され、ビット線に読みだされた信号電圧をセンス・増幅してドレイン電流に変換する。センスアンプ読み出し選択ｐＭＯＳトランジスタＱ３は、ゲートに選択信号の反転信号／ＲＥを受け、センスアンプ２２の出力ノードであるｐＭＯＳトランジスタＱ１のドレインとグローバルビット線ＧＢＬを選択的に接続する。グローバルビット線プリチャージｎＭＯＳトランジスタＱ６は、プリチャージ信号ＰＣをゲートに受け、ＰＣがハイの状態にある時に、グローバルビット線ＧＢＬをグランド電位ＶＳＳにプリチャージする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
＜センスアンプの読み出し時の動作波形＞
図６は、センスアンプ２２の読み出し時の動作波形を示す図である。なお、基本的な動作は、第１の実施形態と同様であるため、以下では、相違する部分のみについて説明する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【００６７】
図７は、本実施形態に係る抵抗値変化型メモリセル対応のセンスアンプ２３を含む抵抗値変化型メモリセルアレイの一部分の回路を示している。なお、基本的な構成は、第１の実施形態と同様であるため、以下では、相違する部分のみについて説明する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】
センスアンプ読み出し選択ｐＭＯＳトランジスタＱ３は、ゲートに選択信号ＲＥの反転信号／ＲＥを受け、センスアンプ２３の出力ノードであるｐＭＯＳトランジスタＱ１のドレインとグローバルビット線ＧＢＬを選択的に接続する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正の内容】
【００７２】
＜センスアンプの読み出し時の動作波形＞
図８は、センスアンプ２３の読み出し時の動作波形を示す図である。なお、基本的な動作は、第１の実施形態と同様であるため、以下では、相違する部分のみについて説明する。