【手続補正書】
【提出日】平成23年2月1日(2011.2.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、該基板上に設けられたシリコンゲルマニウム歪み層と、該基板上に設けられているトランジスタとを含む構造であって、
該トランジスタが、
前記基板に設けられたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間に設けられていて、第１の種類の歪みを有しているチャネル領域と、
前記チャネル領域上にかつ前記ソース領域と前記ドレイン領域との間に設けられていて、ドープ半導体、金属および金属化合物からなる群から選択される材料を含むゲートと、
トレンチ内に設けられているトレンチ構造とを含んでおり、
前記トレンチが、前記ソース領域および前記ドレイン領域の一方の少なくとも一方の側に隣接しており、
前記トレンチ構造の第１の種類の歪みの一部のみが、前記トレンチ構造によって導入されており、
前記チャネル領域の少なくとも一部が歪み層内に設けられており、
前記トレンチ内に設けられている前記トレンチ構造が、前記トレンチのトレンチサイドウォールおよびトレンチ底部分を被覆する第１の誘電層と、前記第１の誘電層上にコンフォーマルに堆積された保護ライナと、前記保護ライナ上の前記トレンチを充填する充填材料とを含み、
前記チャネル領域の少なくとも一部が歪み層内に設けられており、
前記第１の誘電層が、１０００℃より低い温度での湿式の酸化またはＣＶＤ法によって形成されている、構造。
【請求項２】
前記第１の誘電層と前記保護ライナが異なる種類の歪みを有していている、請求項１に記載の構造。
【請求項３】
前記基板上に設けられた誘電層をさらに含み、前記歪み層が、該誘電層上に設けられかつ当該誘電層と接触している、請求項１に記載の構造。
【請求項４】
前記第１の種類の歪みが引張り歪みである、請求項１に記載の構造。
【請求項５】
前記第１の種類の歪みが圧縮歪みである、請求項１に記載の構造。
【請求項６】
前記基板が、シリコンおよびゲルマニウムの少なくとも一方を含む、請求項１に記載の構造。
【請求項７】
前記基板が、シリコン以外の少なくとも１つの元素を含むシリコン基板である、請求項１に記載の構造。
【請求項８】
前記シリコン以外の元素がゲルマニウムである、請求項７に記載の構造。
【請求項９】
前記トランジスタの表面上に設けられたキャップ層をさらに含み、前記第１の種類の歪みが、当該キャップ層によって導入される、請求項１に記載の構造。
【請求項１０】
前記キャップ層が窒化シリコンを含む、請求項９に記載の構造。
【請求項１１】
前記ソース領域および前記ドレイン領域の少なくとも一方が、金属−半導体アロイを含み、前記チャネル領域内の歪みが、当該金属−半導体アロイによって導入される、請求項１に記載の構造。
【請求項１２】
前記第１の種類の歪みは、前記トランジスタの前記ソース領域と前記ドレイン領域のそれぞれに隣接し、かつ、前記ソース領域及び前記ドレイン領域よりも大きな格子定数を有する半導体材料である第１の材料によって導入される、請求項１に記載の構造。
【請求項１３】
前記第１の材料が、前記ソース領域及び前記ドレイン領域よりもＧｅ含有量が高いＳｉＧｅ、およびＧｅからなる群から選択される材料を含む、請求項１２に記載の構造。
【請求項１４】
前記第１の種類の歪みは、前記トランジスタの前記ソース領域と前記ドレイン領域のそれぞれに隣接し、かつ、前記ソース領域及び前記ドレイン領域よりも小さな格子定数を有する半導体材料である第１の材料によって導入される、請求項１に記載の構造。
【請求項１５】
前記第１の材料が、前記ソース領域及び前記ドレイン領域よりもＧｅ含有量が低いＳｉＧｅ、Ｓｉ、ＳｉＣからなる群から選択される材料を含む、請求項１４に記載の構造。
【請求項１６】
前記第１の種類の歪みがゲートによって導入される、請求項１に記載の構造。
【請求項１７】
前記ゲートが、金属シリサイド、金属ゲルマノシリサイドおよび金属ゲルマノサイドからなる群から選択される材料を含む、請求項１６に記載の構造。
【請求項１８】
前記トランジスタがチップ内に設けられており、前記構造が、前記チップを収容するパッケージをさらに含み、該パッケージが、前記チャネル領域内に歪みを導入する、請求項１に記載の構造。
【請求項１９】
半導体構造を形成する方法であって、
半導体基板を準備し、該基板上にシリコンゲルマニウム歪み層が設けられており、
前記基板に、ソース領域およびドレイン領域を画定し、前記ソース領域と前記ドレイン領域との間に、第１の種類の歪みを有するチャネル領域を画定し、前記チャネル領域上にかつ前記ソース領域と前記ドレイン領域との間に、ドープ半導体、金属および金属化合物からなる群から選択される材料を含むゲートを形成し、前記ソース領域および前記ドレイン領域の一方の少なくとも一方の側に隣接させてトレンチ構造を形成することによって、前記基板の上にトランジスタを形成し、
前記トレンチ構造の形成が、該トレンチ構造を形成する領域にトレンチを形成し、該トレンチのトレンチサイドウォールおよびトレンチ底部分を第１の誘電層で被覆し、前記第１の誘電層上に保護ライナをコンフォーマルに堆積し、前記トレンチを充填材料で充填することを含み、
前記トレンチ構造を、前記チャネル領域内に第１の種類の歪みの一部のみを導入するように調整し、
前記チャネル領域の少なくとも一部が歪み層内に設けられており、
前記第１の誘電層を、１０００℃より低い温度での湿式の酸化またはＣＶＤ法によって形成する、方法。
【請求項２０】
前記第１の誘電層と前記保護ライナが異なる種類の歪みを有している、請求項１９に記載の方法。
【請求項２１】
前記トランジスタの表面上にキャップ層を形成することをさらに含み、該キャップ層が、前記チャネル領域内に前記第１の種類の歪みを導入するように調整される、請求項１９に記載の方法。
【請求項２２】
前記トランジスタの形成が、前記トランジスタの前記ソース領域に隣接する領域と前記ドレイン領域に隣接する領域の各々に、前記ソース領域及び前記ドレイン領域よりも格子定数が大きな半導体材料を設けることによって、前記第１の種類の歪みの少なくとも一部を導入することを含む、請求項１９に記載の方法。
【請求項２３】
前記トランジスタの形成が、前記トランジスタの前記ソース領域に隣接する領域と前記ドレイン領域に隣接する領域の各々に、前記ソース領域及び前記ドレイン領域よりも格子定数が小さな半導体材料を設けることによって、前記第１の種類の歪みの少なくとも一部を導入することを含む、請求項１９に記載の方法。
【請求項２４】
金属−半導体アロイを、前記ソース領域および前記ドレイン領域の少なくとも一方の上に形成することをさらに含み、該金属−半導体アロイは、前記チャネル領域内に前記第１の種類の歪みを導入するように調整されている、請求項１９に記載の方法。
【請求項２５】
前記ゲートの形成が、該ゲート上に被覆層を堆積させ、当該ゲートをアニールして、前記第１の種類の歪みの少なくとも一部が、前記ゲートによって導入されようにすることを含む、請求項１９に記載の方法。
【請求項２６】
前記ゲートの形成が、前記基板上に多結晶半導体層を形成し、該多結晶シリコン半導体層と金属とを、前記ゲートが金属と半導体層との合金から構成されるように反応させて、前記第１の種類の歪みの少なくとも一部が、前記ゲートによって導入されるようにすることを含む、請求項１９に記載の方法。
【請求項２７】
前記トランジスタがチップ内に設けられており、
前記チップをパッケージに取り付けることをさらに含み、
前記第１の種類の歪みの少なくとも一部が、前記パッケージによって導入される、請求項１９に記載の方法。