【誤訳訂正書】
【提出日】平成21年1月30日(2009.1.30)
【誤訳訂正１】
【訂正対象書類名】明細書
【訂正対象項目名】特許請求の範囲
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】  −半導体基板（１０）の主面の範囲内に複数のメモリセル（２３０）が存在し、
−それらのメモリセル（２３０）がそれぞれソース（２９）、ゲート（ＷＬ１もしくはＷＬ２）及びドレイン（６０）を有する少なくとも１個のＭＯＳトランジスタを含んでおり、
−メモリセル（２３０）がほぼ平行に延びるメモリセルの列内に配置されており、
−隣接するメモリセルの列が絶縁トレンチ（２０）により絶縁されており、
−隣接するメモリセルの列がそれぞれ少なくとも１つのビット線（６０、６０′、６０″）を含んでおり、その際
−２つの隣接するメモリセルの列のビット線（６０、６０′、６０″）が互いに向かい合っているメモリセル装置において、
絶縁トレンチ（２０）が半導体基板（１０）内にビット線（６０、６０′、６０″）よりも深く侵入しており、また絶縁トレンチ（２０）の下方にソース（２９）及び／又はドレインの少なくとも一部の範囲があることを特徴とするメモリセル装置。
【請求項２】  隣接するＭＯＳトランジスタのソース（２９）及び／又はドレインが、連続してドーピングされた領域として形成されていることを特徴とする請求項１記載のメモリセル装置。
【請求項３】  絶縁トレンチ（２０）がビット線（６０、６０′、６０″）よりも０．１〜０．５μm深く半導体基板（１０）内に侵入していることを特徴とする請求項１又は２に記載のメモリセル装置。
【請求項４】  ビット線（６０、６０′、６０″）が０．１〜０．３μmの高さを有することを特徴とする請求項１乃至３のいずれか１つに記載のメモリセル装置。
【請求項５】  −それぞれ２つの隣接する絶縁トレンチ（２０）間に互いに向かい合う側壁を有する隆起部（３０）が配置されており、
−この隆起部（３０）がそれぞれ２つのメモリセルの列を有しており、
−メモリセルの列のビット線（６０）がそれぞれ隆起部（３０）の側壁の一方に  接しており、
−ビット線（６０）の長手方向に対し垂直に、隣接するメモリセルが共有のソース（２９）及び／又はドレインを有する
ことを特徴とする請求項１乃至４のいずれか１つに記載のメモリセル装置。
【請求項６】  半導体基板（１０）内に絶縁トレンチ（２０）をエッチングし、それにより絶縁トレンチ（２０）間に隆起部（３０）を形成し、引続きビット線（６０、６０′、６０″）を形成する、メモリセル装置の製造方法において、ビット線（６０、６０′、６０″）を形成する前にチャネル領域を形成し、ビット線（６０、６０′、６０″）を形成した後、絶縁トレンチ（２０）が半導体基板（１０）内により深く侵入するように、もう１つのエッチング工程を行うことを特徴とするメモリセル装置の製造方法。
【請求項７】  ビット線（６０、６０′、６０″）をイオン（３５）注入により形成することを特徴とする請求項６記載の方法。
【請求項８】  ビット線（６０、６０′、６０″）を金属化合物に変換することを特徴とする請求項６又は７記載の方法。
【請求項９】  ビット線（６０、６０′、６０″）を金属ケイ化物に変換することを特徴とする請求項８記載の方法。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】０００５
【訂正方法】変更
【訂正の内容】
【０００５】
この種のメモリセル装置は米国特許第５３０６９４１号明細書に記載されている。このメモリセル装置の場合、メモリセルの隆起部の縁範囲にビット線が配置されており、その際隣接するメモリセルの隆起部のビット線は互いに向い合っている。その際ビット線はそれぞれ絶縁材料で満たされた絶縁トレンチにより互いに分離されている。更にこの文献は、メモリセルの隆起部を半導体基板内に絶縁トレンチをエッチングすることにより形成する、メモリセル装置の製造方法を開示している。絶縁トレンチをエッチングした後、ドーパントの拡散が行われ、その際この拡散によりビット線が形成される。この種のメモリセル装置は、少なくとも０．５μmの構造寸法及びＲＯＭ固定データメモリに適している。しかしこの場合、電気的にプログラミングすることは不可能である。
【誤訳訂正３】
【訂正対象書類名】明細書
【訂正対象項目名】００１０
【訂正方法】変更
【訂正の内容】
【００１０】
即ち本発明は、メモリセル装置がメモリセル隆起部を有し、この隆起部間に、半導体基板内に深く侵入し、それにより互いに対向するビット線を効果的に絶縁することができる絶縁トレンチが存在するように、メモリセル装置を形成しようとするものである。
【誤訳訂正４】
【訂正対象書類名】明細書
【訂正対象項目名】００１１
【訂正方法】変更
【訂正の内容】
【００１１】
異なるメモリセル隆起部のソース及び／又はドレイン間の電気的接続は、好ましくはソース及び／又はドレインの領域の一部が、１つのメモリセルの隆起部からもう１つのメモリセルの隆起部に及んでいることにより実現される。
【誤訳訂正５】
【訂正対象書類名】明細書
【訂正対象項目名】００１４
【訂正方法】変更
【訂正の内容】
【００１４】
更に本発明は、半導体基板内に絶縁トレンチをエッチングし、それにより絶縁トレンチ間に隆起部を形成し、引続きビット線を形成するメモリセル装置の製造方法に関する。この方法は本発明により、ビット線を形成する前にチャネル領域を形成し、ビット線の形成後に絶縁トレンチが半導体基板内に一層深く侵入するように、もう１つのエッチング工程を行うことで遂行される。
【誤訳訂正６】
【訂正対象書類名】明細書
【訂正対象項目名】００１７
【訂正方法】変更
【訂正の内容】
【００１７】
マスク１５を塗布した後、エッチング工程、例えば複数段階で、即ちＣＦ4とＯ2又はＣＨＦ3とＯ2から成るガス混合物により第１のエッチング工程を、またＨＢｒ含有ガスによる第２のエッチング工程を行い、その結果半導体基板１０内に絶縁トレンチ２０を形成する。これらの絶縁トレンチ２０間には隆起部３０があり、その際隣合う隆起部３０の平均間隔は２Ｆとなる。この場合Ｆは最少に形成可能の、好ましくは０．１〜０．５μmの範囲の構造寸法を意味する。この半導体基板の加工状態を図１に示す。
【誤訳訂正７】
【訂正対象書類名】明細書
【訂正対象項目名】００１８
【訂正方法】変更
【訂正の内容】
【００１８】
引続き第１のドーパント２２の注入を行い、それにより隆起部３０の側面範囲２５及び絶縁トレンチ２０の底部範囲２８をｐドーピングする。隆起部３０の側面範囲２５及び絶縁トレンチ２０の底部範囲２８は、完成メモリセル装置内にチャネル領域を形成する。ｐドーピング部を形成するため、例えばホウ素を好ましくは１０〜２０ｋｅＶ程度の注入エネルギーで注入する。このドーズ量は、ドーピングすべき層の所望の濃度と厚さの積に等しく、例えば約０．２μmの好ましい層厚及び２×１０17ｃｍ-3の好ましい濃度では、４×１０12ｃｍ-2となる。注入及びドライブインの後、側面範囲２５及び下方の底部範囲２８内のドーパント濃度は約２×１０17ｃｍ-3となる。ドーパントのドライブインによりこれと接続されている２つの側面範囲２５を有する底部範囲２８が完成メモリセル装置内に連続するチャネルを形成できる範囲を作る。半導体基板のこの加工状態を図２に示す。
【誤訳訂正８】
【訂正対象書類名】明細書
【訂正対象項目名】００１９
【訂正方法】変更
【訂正の内容】
【００１９】
引続き、別のドーパント３５の注入を行い、その結果隆起部３０の側壁４０及び絶縁トレンチ２０の上方の底部範囲５０を、側面範囲２５及び底部範囲２８とは逆の導電形により高ドープする。即ちｎ+ドーピング部を形成するため、例えばリン又はヒ素を、有利には４０〜８０ｋｅＶ程度の注入エネルギー及び約２×１０15ｃｍ-2の範囲のドーズ線量で注入する。この注入の後、側壁４０内及び底部範囲５０内の上方の個所におけるドーパントの濃度は約２×１０20ｃｍ-3となる。半導体基板のこの加工状態を図３に示す。
【誤訳訂正９】
【訂正対象書類名】明細書
【訂正対象項目名】００２０
【訂正方法】変更
【訂正の内容】
【００２０】
個々の隆起部３０間を絶縁するため、引続きもう１つのエッチングプロセスを行う。それにより絶縁トレンチ２０は一層深くエッチングされ、絶縁トレンチ２０のドーピングされた上方の底部範囲５０は除去される（図４）。このプロセスにより隆起部３０の側壁４０から、空間的に互いに分離されたビット線６０が形成され、絶縁トレンチ２０ができるだけ深く基板内に侵入することにより、ビット線相互の絶縁は保証される。ビット線６０の部分は、完成メモリセル装置内でＭＯＳトランジスタのドレインを形成する。ビット線６０は約２００ｎｍの高さを有する。絶縁トレンチ２０の深さはビット線６０の高さ以上である。それにより，半導体基板１０を通る電流路のための実効的な路長１が増大する。半導体基板のこの加工状態を図４に示す。
【誤訳訂正１０】
【訂正対象書類名】明細書
【訂正対象項目名】００２６
【訂正方法】変更
【訂正の内容】
【００２６】
絶縁トレンチ２０を絶縁材料で満たした後、プレーナ化プロセス、有利には化学機械的プレーナ化プロセスを行う。その後適宜の誘電層を隆起部３０及び絶縁トレンチ２０上に施す。この誘電層は多重層により形成してもよい。この誘電層が、厚さ約３ｎｍの酸化シリコンＳｉＯ2から成る第１の誘電層９０、約７〜８ｎｍの厚さの窒化シリコンから成る中間の誘電層１００及び厚さ約４ｎｍの酸化シリコンから成る上方の誘電層１１０を有する三重層であると特に有利である。
【誤訳訂正１１】
【訂正対象書類名】明細書
【訂正対象項目名】００２７
【訂正方法】変更
【訂正の内容】
【００２７】
第１の誘電層９０は、例えばＯ2含有雰囲気下に熱処理することにより所望の層厚に形成される。その際隆起部３０のシリコンは酸化シリコンに変換される。引続きこの層は、例えばＣＨＦ3での異方性エッチングによりパターニング可能である。
【誤訳訂正１２】
【訂正対象書類名】明細書
【訂正対象項目名】００３２
【訂正方法】変更
【訂正の内容】
【００３２】
引続きホトレジストを半導体層１２０上に施す。その後エッチングプロセスを、例えば第１のエッチング工程をＣＦ4及びＯ2又はＣＨＦ3及びＯ2から成るガス混合物で行い、第２のエッチング工程を、ＨＢｒ含有ガスを使用して多段式に行う。それにより半導体層１２０内に絶縁トレンチ１３０がエッチングされる。絶縁トレンチ１３０間に残留する半導体層１２０の材料により、完成メモリセル装置内でワード線の作用をする隆起部１４０が形成される。
【誤訳訂正１３】
【訂正対象書類名】明細書
【訂正対象項目名】００３３
【訂正方法】変更
【訂正の内容】
【００３３】
引続き隆起部１４０及び絶縁トレンチ１３０上にできるだけ同形になるような適切な方法で絶縁層１５０を析出する（図６）。絶縁層１５０をＴＥＯＳ法により形成することは、特にこの目的に合致する。これはテトラエチルオルトシリケートＳｉ（ＯＣ2Ｈ5）4を約７００℃の温度及び４０Ｐａの範囲の圧力で酸化シリコンＳｉＯ2に変換することにより得られる。
【誤訳訂正１４】
【訂正対象書類名】明細書
【訂正対象項目名】００３４
【訂正方法】変更
【訂正の内容】
【００３４】
誘電層９０、１００及び１１０並びに隆起部１４０が存在する半導体基板の一部切断図を図６に示す。その際図６は図１〜４に示された切断面に対し隆起部３０を垂直に切断した図を示している。
【誤訳訂正１５】
【訂正対象書類名】明細書
【訂正対象項目名】００３５
【訂正方法】変更
【訂正の内容】
【００３５】
引続き絶縁層１５０の異方性エッチングを行うが、その際このエッチング工程のエッチング切除はこの絶縁１５０の平面領域の厚さに相当する。従って隆起部１４０の側壁に、ＴＥＯＳスペーサといわれる間隔区間１６０が残留する。半導体基板のこの状態は図７に示されている。
【誤訳訂正１６】
【訂正対象書類名】明細書
【訂正対象項目名】００３７
【訂正方法】変更
【訂正の内容】
【００３７】
引続き新たに三重層を成長させる。そのため下方の誘電層１８０、中間の誘電層１９０及び上方の誘電層２００を形成する。下方の誘電層１８０は酸化シリコンＳｉＯ2から成り、例えば熱処理法により所望の層厚に形成する。この場合隆起部１４０及び半導体物質１２０の表面範囲内のシリコンは酸素含有雰囲気下に約８００〜９００℃の温度で酸化シリコンＳｉＯ2に変換される。中間の誘電層１９０は、ＬＰＣＶＤ法により約７００℃で形成される、有利には窒化物層によ
り形成される。最上の誘電層２００は下方の誘電層１８０と同じ材料からできていると有利であり、即ち同様にＳｉＯ2層が優先される。下方の誘電層１８０の厚さは最終状態で例えば３ｎｍであり、中間の誘電層１９０は約７〜８ｎｍの厚さである。上方の誘電層２００の厚さは４ｎｍである。このような層の厚さの連続は、取り込まれた電荷をできるだけ長く貯えるのに極めて有利である。この半導体基板の状態を図９に示す。
【誤訳訂正１７】
【訂正対象書類名】明細書
【訂正対象項目名】００４０
【訂正方法】変更
【訂正の内容】
【００４０】
この電極層２１０は、ワード線を形成する隆起部１４０間の絶縁トレンチ１３０を満たすのに十分な厚さに形成される。そのため電極層２１０は約０．２ 〜０．６μmの厚さ、特に０．４μmの厚さに析出される。
【誤訳訂正１８】
【訂正対象書類名】明細書
【訂正対象項目名】００４２
【訂正方法】変更
【訂正の内容】
【００４２】
引続き隆起部の上方の誘電層１７０を、それらの部分層１８０、１９０及び２００を除去することにより除く。その後もう１つのエッチバック又は化学的機械的プレーナ化（ＣＭＰ）プロセスを行う（図１０）。
【誤訳訂正１９】
【訂正対象書類名】明細書
【訂正対象項目名】００４３
【訂正方法】変更
【訂正の内容】
【００４３】
このメモリセル装置内に、ドレインの役目をするビット線６０及びそれに隣接しチャネル領域の役目をする側面範囲２５の一部、ソース２９並びに誘電体の役目をする９０、１００、１１０から成る誘電層及びゲート電極の作用をする隆起部１４０もしくはゲート誘電体の役目をする１８０、１９０、２００から成る三重層、及びゲート電極の役目をするパターニングされた電極層２１０のそれぞれ１つから構成される、ＭＯＳトランジスタによりメモリセルが実現する。
【誤訳訂正２０】
【訂正対象書類名】明細書
【訂正対象項目名】００４４
【訂正方法】変更
【訂正の内容】
【００４４】
隆起部１４０及びパターニングされた電極層２１０は互いに自己整合により形成されることから、隆起部３０の１つに沿って隣接するゲート電極の平均間隔が最小に製造可能の構造寸法Ｆを有するメモリセル装置を製造することができる。隣接する隆起部３０の平均間隔は、フォトリソグラフィ処理工程により製造されるマスク１５を使用する場合、最小で２Ｆである。隆起部３０がビット線６０の長手方向に対し垂直にそれぞれ２つの隣接するメモリセルを有するため、１メモリセル当たりの所要面積は２Ｆ2となる。
【誤訳訂正２１】
【訂正対象書類名】明細書
【訂正対象項目名】００４５
【訂正方法】変更
【訂正の内容】
【００４５】
マスク１５をスペーサ技術により形成すると、隣接する隆起部３０の平均の間隔Ｆが得られる。従って結果として１メモリセル当たり０．５×Ｆ2の所要面積が生じる。
【誤訳訂正２２】
【訂正対象書類名】明細書
【訂正対象項目名】００４６
【訂正方法】変更
【訂正の内容】
【００４６】
完成メモリセル装置の平面図を図１１に示す。この図面に、ビット線６０並びに第１のワード線ＷＬ１及び第２のワード線ＷＬ２の配置を見ることができる。第１のワード線ＷＬ１及び第２のワード線ＷＬ２は、隆起部１４０及び／又はパターニングされた電極層２１０により構成される。
【誤訳訂正２３】
【訂正対象書類名】明細書
【訂正対象項目名】００４７
【訂正方法】変更
【訂正の内容】
【００４７】
その際隆起部３０に接する両方のビット線６０のうち、一方のビット線６０がセル領域の上方の範囲で接点２２０と接続されていることが判る。この隆起部３０の他方のビット線６０は、それぞれ図示されていない方法で、セル領域の下方の端部と接続されている。
【誤訳訂正２４】
【訂正対象書類名】明細書
【訂正対象項目名】００５４
【訂正方法】変更
【訂正の内容】
【００５４】
本発明は、上記の実施例に限定されるものではない。特にｎ及びｐドーピングは相互に交換可能である。
【図面の簡単な説明】
【図１】
本発明によるメモリセル装置の、第１のエッチング工程後の半導体基板の断面図。
【図２】
第１のドーパントを注入後の図１に示す半導体基板の断面図。
【図３】
第２のドーパントを注入後の図１に示す半導体基板の断面図。
【図４】
もう１つのエッチング工程後の半導体基板の断面図。
【図５】
図４に示された半導体基板の個々の範囲を電気的に接続するための回路図。
【図６】
図１〜４に示す断面に垂直な誘電層の析出、半導体層の析出及びパターニング及びもう１つの絶縁材料の析出後の半導体基板の上方範囲からの部分切断面図。
【図７】
異方性エッチングを実施後の半導体基板の上方範囲からの部分断面図。
【図８】
更に別のエッチング工程後の半導体基板の上方範囲からの部分断面図。
【図９】
誘電層を成長させた後の半導体基板の上方範囲からの部分断面図。
【図１０】
誘電層を被着し、部分的にエッチング除去した後の半導体基板の上方範囲からの部分断面図。
【図１１】
完成メモリセル装置の平面図。
【図１２】
セル領域の部分図の電気回路図。
【符号の説明】
１      路長
１０    半導体基板
１５    マスク
２０、１３０  絶縁トレンチ
２２    第１のドーパントの注入
２５    隆起部の側面範囲
２８    絶縁トレンチの底部範囲
２９    ソース
３０、  １４０  隆起部
３５    別のドーパントの注入
４０    隆起部の側壁
５０    絶縁トレンチの底部範囲の上方部分
６０    ビット線（ドレイン）
９０、１００、１１０  下方の三重の誘電層（ゲート誘電体）
１２０  半導体層
１５０  絶縁層
１６０  間隔区間（ＴＥＯＳスペーサ）
１８０、１９０、２００  上方の誘電層
２１０  電極層
２３０  メモリセル
ＷＬ１  第１のゲート電極（第１のワード線）
ＷＬ２  第２のゲート電極（第２のワード線）