【手続補正書】
【提出日】平成23年3月2日(2011.3.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
エンコードされたデータのブロックの変換を決定する装置であって、該エンコードされたデータのブロックは複数のデータ要素を具備する、前記装置は：
所定の量のデータ要素を受信するために構成された入力レジスタ；
該入力レジスタに接続された少なくとも１のバタフライプロセッサ、該バタフライプロセッサは、処理されたデータ要素の出力を生成するために、選択された対のデータ要素に少なくとも１の数学演算を実施するために構成される；
該バタフライプロセッサに接続された少なくとも１の中間レジスタ、該中間レジスタは、該処理されたデータ要素を一時的に記憶するために構成される；及び
該中間レジスタ及び該バタフライプロセッサに接続するフィードバックループ、ここで、該フィードバックループは、追加の数学演算を実施するために該適切なバタフライプロセッサに該処理されたデータ要素の第１の部分を転送するためにイネーブルにされ、及び、少なくとも１の保持レジスタに該処理されたデータ要素の第２の部分を転送するためにディスエーブルにされる、ここで、該データ要素の第１の部分は、該データ要素のうち該追加の数学演算を必要とする部分であり、そして該データ要素の第２の部分は、該データ要素のうち該追加の数学演算を必要としない部分である、
ここで、該保持レジスタは、該データ要素の第１の部分に対する該追加の数学演算が終了するまで、該処理された該データ要素の第２の部分を記憶するために構成される、を具備する装置。
【請求項２】
請求項１に記載の装置であって、該フィードバックループ及び該中間レジスタに接続する少なくとも１の入力マルチプレクサをさらに具備する、ここで、各入力マルチプレクサは、データ要素を一時的に選択するため、及び該適切なバタフライプロセッサにデータ要素を転送するために構成される。
【請求項３】
請求項１に記載の装置であって、該バタフライプロセッサ及び該中間レジスタに接続する少なくとも１の出力マルチプレクサをさらに具備する、ここで、各出力マルチプレクサは、データ要素を一時的に選択するため、及び該適切な中間レジスタにデータ要素を転送するために構成される。
【請求項４】
請求項１に記載の装置、ここで、該変換は、離散コサイン変換（ＤＣＴ）、差分カッドツリー変換（ＤＱＴ）、逆離散コサイン変換（ＩＤＣＴ）、及び逆差分カッドツリー変換（ＩＤＱＴ）からなるグループから選択される。
【請求項５】
請求項１に記載の装置、ここで、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、及び、該入力レジスタに接続されたトランスポーズランダムアクセスメモリ（ＲＡＭ）をさらに具備する、ここで、該トランスポーズＲＡＭは、該カラムデータが処理されている間、該ローデータを記憶するために構成され、及びここで、該トランスポーズＲＡＭは、該ローデータが処理されている間、該カラムデータを記憶するために構成される。
【請求項６】
請求項５に記載の装置、ここで、該トランスポーズＲＡＭは、エンコードされたデータの２個のブロックを記憶するために構成できる。
【請求項７】
請求項５に記載の装置であって、該保持レジスタに接続する書き込みマルチプレクサをさらに具備する、ここで、該書き込みマルチプレクサは、１次元変換を終了するためにデータ要素を再び順番に並べるために構成される。
【請求項８】
請求項１に記載の装置、ここで、該データ要素は、該ブロックの少なくとも２個のサブブロックからのデータ要素であり、ここで、該バタフライプロセッサは、ブロックサイズ割当てに関係なく該サブブロックのそれぞれに対する変換の少なくとも一部を実行する。
【請求項９】
請求項１に記載の装置、ここで、該バタフライプロセッサは、該変換のタイプに関係なく変換の少なくとも一部を実行する。
【請求項１０】
請求項１に記載の装置、ここで、該バタフライプロセッサは、該変換の該部分のある数学演算に関係なく変換の少なくとも一部を実行する。
【請求項１１】
請求項１に記載の装置であって、該フィードバックループに接続された制御シーケンサをさらに具備する、ここで、該制御シーケンサは、該フィードバックループをイネーブル若しくはディスエーブルにするために構成される。
【請求項１２】
請求項１１に記載の装置、ここで、該制御シーケンサは、スカラーを有する該バタフライプロセッサを与える。
【請求項１３】
請求項１２に記載の装置、ここで、該スカラーは、ビー・ジー・リーのアルゴリズムに基づいて選択される。
【請求項１４】
請求項１１に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて特定の１の該入力レジスタをイネーブルにする。
【請求項１５】
請求項１１に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて該バタフライプロセッサへ該ブロックの該処理されたデータ要素の第１の部分を転送するために該フィードバックループをイネーブルにする。
【請求項１６】
請求項１１に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて特定の１の該中間レジスタをイネーブルにする。
【請求項１７】
請求項１１に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて特定の１の該出力レジスタをイネーブルにする。
【請求項１８】
請求項１に記載の装置、ここで、該数学演算は、足し算、掛け算、及び引き算のうちの１つである。
【請求項１９】
請求項１に記載の装置、ここで、各バタフライプロセッサは、１次元変換の一部分を実施する。
【請求項２０】
請求項１に記載の装置、ここで、該バタフライプロセッサは、エンコードされたデータのブロックの該変換を一連の１次元変換として実行する。
【請求項２１】
エンコードされたデータのブロックの変換を決定する装置であって、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わされることができ、各ロー及びカラムは、複数のデータ要素を具備する、前記装置は:
該エンコードされたデータのブロックを記憶するために構成されたトランスポーズランダムアクセスメモリ（ＲＡＭ）；
該トランスポーズＲＡＭに接続された少なくとも１の入力レジスタ、該入力レジスタは、該トランスポーズＲＡＭからデータのカラムを受信するために構成される；
該入力レジスタに接続された少なくとも１のバタフライプロセッサ、該バタフライプロセッサは、１次のカラムデータの出力を生成するために該カラムデータから選択された対のデータ要素について１次元変換の一部分を実施するために構成される；
該バタフライプロセッサに接続された少なくとも１の中間レジスタ、該中間レジスタは、該１次のカラムデータを一時的に記憶するために構成される；及び
該中間レジスタ及び該バタフライプロセッサに接続するフィードバックループ、ここで、該フィードバックループは、１次元変換の追加の部分を実施するために該バタフライプロセッサに該１次のカラムデータの該データ要素の第１の部分を転送するためにイネーブルにされ、そして、保持レジスタに該１次のカラムデータの該データ要素の第２の部分を転送するためにディスエーブルにされる、ここで、該カラムデータの該データ要素の第１の部分は、該データ要素のうち該追加の１次元変換を必要とする部分であり、そして該データ要素の第２の部分は、該データ要素のうち該追加の１次元変換を必要としない部分である； 
ここで、該保持レジスタは、該カラムデータに対する該１次元変換が終了すると該トランスポーズＲＡＭに該カラムデータを与える、
ここで、該入力レジスタは、その後、該トランスポーズＲＡＭからデータのローを受信するために構成される、該バタフライプロセッサは、１次のローデータの出力を生成するために該データのローからの選択された対のデータ要素について１次元変換の一部分を実施するために構成される、該中間レジスタは、該１次のローデータを一時的に記憶するために構成される、ここで、該フィードバックループは、１次元変換の追加の部分を実施するために該バタフライプロセッサに該１次のローデータの該データ要素の第１の部分を転送するためにイネーブルにされ、そして、該保持レジスタに該１次のローデータの該データ要素の第２の部分を転送するためにディスエーブルにされる、ここで、該ローデータの該データ要素の第１の部分は、該データ要素のうち該追加の１次元変換を必要とする部分であり、そして該データ要素の第２の部分は、該データ要素のうち該追加の１次元変換を必要としない部分である、
ここで、該保持レジスタは、該ローデータに対する該１次元変換が終了すると出力レジスタに該ローデータを与える、
を具備する装置。
【請求項２２】
請求項２１に記載の装置、ここで、該フィードバックループは、該カラム若しくはローについて１次元変換が終了するとディスエーブルにされる。
【請求項２３】
請求項２１に記載の装置であって、該フィードバックループ及び該中間レジスタに接続する少なくとも１の入力マルチプレクサをさらに具備する、ここで、各入力マルチプレクサは、データ要素を一時的に選択するため、及び該適切なバタフライプロセッサにデータ要素を転送するために構成される。
【請求項２４】
請求項２１に記載の装置であって、該バタフライプロセッサ及び該中間レジスタに接続する少なくとも１の出力マルチプレクサをさらに具備する、ここで、各出力マルチプレクサは、データ要素を一時的に選択するため、及び該適切な中間レジスタにデータ要素を転送するために構成される。
【請求項２５】
請求項２１に記載の装置、ここで、該変換は、離散コサイン変換（ＤＣＴ）、差分カッドツリー変換（ＤＱＴ）、逆離散コサイン変換（ＩＤＣＴ）、及び逆差分カッドツリー変換（ＩＤＱＴ）からなるグループから選択される。
【請求項２６】
請求項２１に記載の装置、ここで、該トランスポーズＲＡＭは、エンコードされたデータの２個のブロックを記憶するために構成できる。
【請求項２７】
請求項２１に記載の装置であって、該保持レジスタに接続する書き込みマルチプレクサをさらに具備する、ここで、該書き込みマルチプレクサは、該１次元変換を終了させるためにデータ要素を再び順番に並べるために構成される。
【請求項２８】
請求項２１に記載の装置、ここで、該バタフライプロセッサは、ブロックサイズ割当て、変換のタイプ若しくは数学演算のタイプに関係なく変換の少なくとも一部を実行する。
【請求項２９】
請求項２１に記載の装置であって、該フィードバックループに接続された制御シーケンサをさらに具備する、ここで、該制御シーケンサは、該フィードバックループをイネーブル若しくはディスエーブルにするために構成される。
【請求項３０】
請求項２９に記載の装置、ここで、該制御シーケンサは、スカラーを有する該バタフライプロセッサを与える。
【請求項３１】
請求項２９に記載の装置、ここで、該スカラーは、ビー・ジー・リーのアルゴリズムに基づいて選択される。
【請求項３２】
請求項２９に記載の装置、ここで、該制御シーケンサは、所定の基準に基づいて特定の該入力レジスタ、バタフライプロセッサ、中間レジスタ、若しくは出力レジスタをイネーブルにする。
【請求項３３】
請求項２１に記載の装置、ここで、該数学演算は、足し算、掛け算、及び引き算のうちの１つである。
【請求項３４】
請求項２１に記載の装置、ここで、各バタフライプロセッサは、１次元変換の一部分を実施する。
【請求項３５】
請求項２１に記載の装置、ここで、該バタフライプロセッサは、エンコードされたデータのブロックの該変換を一連の１次元変換として実行する。
【請求項３６】
エンコードされたデータのブロックの逆離散コサイン変換を決定するための装置であって、該エンコードされたデータのブロックは複数のデータ要素を具備する、前記装置は:      所定の量のデータ要素を受信するために構成された入力レジスタ；
該入力レジスタに接続された少なくとも１のバタフライプロセッサ、該バタフライプロセッサは、処理されたデータ要素の出力を生成するために、選択された対のデータ要素について該逆離散コサイン変換の少なくとも１の数学演算を実施するために構成される；
該バタフライプロセッサに接続された少なくとも１の中間レジスタ、該中間レジスタは、該処理されたデータ要素を一時的に記憶するために構成される；及び
該中間レジスタ及び該バタフライプロセッサに接続するフィードバックループ、ここで、該フィードバックループは、追加の数学演算を実施するために該適切なバタフライプロセッサに該処理されたデータ要素の第１の部分を転送するためにイネーブルにされ、そして、少なくとも１の保持レジスタに該処理されたデータ要素の第２の部分を転送するためにディスエーブルにされる、ここで、該データ要素の第１の部分は、該データ要素のうち該追加の数学演算を必要とする部分であり、そして該データ要素の第２の部分は、該データ要素のうち該追加の数学演算を必要としない部分である；
ここで、該保持レジスタは、該データ要素の第１の部分に対する該追加の数学演算終了するまで、該処理されたデータ要素の第２の部分を記憶するために構成される、
を具備する装置。
【請求項３７】
エンコードされたデータのブロックの変換を決定する装置であって、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わされることができ、各ロー及びカラムは、複数のデータ要素を具備する、前記装置は:
該エンコードされたデータのブロックを記憶するために構成されたトランスポーズランダムアクセスメモリ（ＲＡＭ）；
該トランスポーズＲＡＭに接続された少なくとも１の入力レジスタ、該入力レジスタは、該トランスポーズＲＡＭからデータのカラムを受信するために構成される；
該入力レジスタに接続された少なくとも１のバタフライプロセッサ、該バタフライプロセッサは、１次のカラムデータの出力を生成するために該カラムデータから選択された対のデータ要素について一次変換を実施するために構成される；
該バタフライプロセッサに接続された少なくとも１の中間レジスタ、該中間レジスタは、該１次のカラムデータを一時的に記憶するために構成される；
該中間レジスタ及び該バタフライプロセッサに接続するフィードバックループ、ここで、該フィードバックループは、追加の変換を実施するために該バタフライプロセッサに該１次のカラムデータの該データ要素の第１の部分を転送するためにイネーブルにされ、そして、保持レジスタに該１次のカラムデータの該データ要素の第２の部分を転送するためにディスエーブルにされる、ここで、該１次のカラムデータの該データ要素の第１の部分は、該データ要素のうち該追加の変換を必要とする部分であり、そして該データ要素の第２の部分は、該データ要素のうち該追加の変換を必要としない部分である；
ここで、該保持レジスタは、該カラムデータに対する該変換が終了すると該トランスポーズＲＡＭに該カラムデータを与える、及び
該フィードバックループに接続された制御シーケンサ、ここで、該制御シーケンサは、該フィードバックループをイネーブル若しくはディスエーブルにするために構成される；
ここで、該入力レジスタは、その後、該トランスポーズＲＡＭからデータのローを受信するために構成される、該バタフライプロセッサは、１次のローデータの出力を生成するために該データのローから選択された対のデータ要素について１次の変換を実施するために構成される、該中間レジスタは、該１次のローデータを一時的に記憶するために構成される、該フィードバックループは、追加の変換を実施するために該バタフライプロセッサに該１次のローデータの該データ要素の第１の部分を転送するためにイネーブルにされ、そして、該保持レジスタに該１次のローデータの該データ要素の第２の部分を転送するためにディスエーブルにされる、ここで、該ローデータの該データ要素の第１の部分は、該データ要素のうち該追加の変換を必要とする部分であり、そして該データ要素の第２の部分は、該データ要素のうち該追加の変換を必要としない部分である、
ここで、該保持レジスタは、該ローデータに対する該変換が終了すると出力レジスタに該ローデータを与える、
を具備する装置。
【請求項３８】
エンコードされたデータのブロックの変換を決定するための方法、該エンコードされたデータのブロックは、複数のデータ要素を具備する、前記方法は:
（ａ）  入力レジスタにより所定の量のデータ要素を受信する、
（ｂ）  処理されたデータ要素の出力を生成するために、上記（ａ）において受信したデータ要素から選択された対のデータ要素について少なくとも１のバタフライプロセッサにより少なくとも１の数学演算を実施する、
（ｃ）  制御シーケンサにより、上記（ｂ）において該処理されたデータ要素のいずれかが追加の数学演算を必要とするか否かに関する決定をする、
（ｄ）  上記（ｃ）において決定された追加の数学演算のために、フィードバックループを介して該バタフライプロセッサにフィードバックとして与えるために該処理されたデータ要素の第１の部分を、該制御シーケンサにより選択する、ここで、該データ要素の第１の部分は、該データ要素のうち該追加の数学演算を必要とする部分である、
（ｅ）  上記（ｃ）において追加の数学演算が必要でないと決定された該処理されたデータ要素の第２の部分を、該制御シーケンサにより選択する、ここで、該データ要素の第２の部分は、該データ要素のうち該追加の数学演算を必要としない部分である、
（ｆ）  処理されたデータ要素の第２の出力を生成するために、該バタフライプロセッサにより、上記（ｄ）において選択した対の該処理されたデータ要素の第１の部分に対して少なくとも１の追加の数学演算を実施する、ここで、該第２の出力は、該数学演算を終了した該データ要素の該第１の部分と第２の部分とを含む、及び
（ｇ）  上記（ｆ）において該データ要素の第１の部分に対する該追加の数学演算が終了するまで、保持レジスタで該処理されたデータ要素の第２の部分を記憶する、
を具備する方法。
【請求項３９】
請求項３８に記載の方法であって、
（ｈ）  必要に応じてステップ（ｃ）、（ｄ）、（ｅ）、（ｆ）及び（ｇ）を繰り返す、をさらに具備する。
【請求項４０】
請求項３８に記載の方法であって、
（ｉ）  該エンコードされたデータのブロックの該データ要素の全てが追加の数学演算を必要としない場合、出力レジスタに該エンコードされたデータのブロックを出力する、をさらに具備する。
【請求項４１】
請求項３８に記載の方法、ここで、変換は、離散コサイン変換（ＤＣＴ）、差分カッドツリー変換（ＤＱＴ）、逆離散コサイン変換（ＩＤＣＴ）、及び逆差分カッドツリー変換（ＩＤＱＴ）からなるグループから選択される。
【請求項４２】
請求項３８に記載の方法、ここで、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができ、及び以下をさらに具備する：
該カラムデータが処理されている間、トランスポーズランダムアクセスメモリ（ＲＡＭ）を用いて該ローデータを記憶し；及び
該ローデータが処理されている間、該トランスポーズランダムアクセスメモリ（ＲＡＭ）を用いて該カラムデータを記憶する。
【請求項４３】
請求項３８に記載の方法であって、書き込みマルチプレクサを用いて、該記憶するステップの前に、データ要素を再び順番に並べる、その結果、データ要素のその後の配信が効率的な方法で実施される、をさらに具備する。
【請求項４４】
請求項３８に記載の方法であって、ブロックサイズ割当てに基づきステップ（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）及び（ｈ）を制御する、をさらに具備する。
【請求項４５】
請求項４４に記載の方法であって、ブロックサイズ割当てに基づき特定のデータ要素に適用するために該バタフライプロセッサにスカラーを与える、をさらに具備する。
【請求項４６】
請求項４５に記載の方法、ここで、該スカラーは、ビー・ジー・リーのアルゴリズムに基づいて選択される。
【請求項４７】
請求項３８に記載の方法、ここで、該数学演算は、足し算、掛け算、及び引き算のうちの１つである。
【請求項４８】
請求項３８に記載の方法、ここで、各バタフライプロセッサは、１次元変換の一部分を実施する。
【請求項４９】
請求項３８に記載の方法、ここで、該バタフライプロセッサは、エンコードされたデータのブロックの該変換を一連の１次元変換として実行する。
【請求項５０】
一方法を実施するためにコンピュータシステムを制御するための構成を包含するコンピュータで読み取り可能な媒体であって、前記方法は:
（ａ）  所定の量のデータ要素を入力レジスタにより受信する；
（ｂ）  処理されたデータ要素の出力を生成するために、選択された対のデータ要素について少なくとも１の数学演算を少なくとも１のバタフライプロセッサにより実施する；
（ｃ）  該処理されたデータ要素のいずれが追加の数学演算を必要とするか否かを制御シーケンサにより決定をする；
（ｄ）  追加の数学演算を必要とすると決定された該処理されたデータ要素の第１の部分を該制御シーケンサにより選択する；
（ｅ）  追加の数学演算を必要としないと決定された該処理されたデータ要素の第２の部分を該制御シーケンサにより選択する、ここで、該データ要素の第１の部分は、該データ要素のうち該追加の数学演算を必要とする部分であり、そして該データ要素の第２の部分は、該データ要素のうち該追加の数学演算を必要としない部分である；
（ｆ）  第２の処理されたデータ要素の出力を生成するために、選択された対の該データ要素の第１の部分について少なくとも１の追加の数学演算を該少なくとも１のバタフライプロセッサにより実施する；及び
（ｇ）  該データ要素の第１の部分該データ要素の第１の部分に対する該追加の数学演算が終了するまで、該処理されたデータ要素の第２の部分を保持レジスタに記憶する、を具備する方法である、コンピュータで読み取り可能な媒体。
【請求項５１】
エンコードされたデータのブロックの変換を決定する装置あって、該エンコードされたデータのブロックは複数のデータ要素を具備する、前記装置は:
（ａ）  所定の量のデータ要素を受信するための手段；
（ｂ）  処理されたデータ要素の出力を生成するために、選択された対のデータ要素について少なくとも１の数学演算を実施するための手段、ここで、該数学演算はバタフライ演算である；
（ｃ）  該処理されたデータ要素のいずれが追加の数学演算を必要とするか否かに関する決定をするための手段；
（ｄ）  追加の数学演算を必要とする該処理されたデータ要素の第１の部分を選択するための手段；
（ｅ）  追加の数学演算を必要としない該処理されたデータ要素の第２の部分を選択するための手段；
（ｆ）  第２の処理されたデータ要素の出力を生成するために、フィードバックループを介して選択された対の該データ要素の第１部分について少なくとも１の追加の数学演算を実施するための手段、ここで、該データ要素の第１の部分は、該データ要素のうち該追加の数学演算を必要とする部分である；及び
（ｇ）  該数学演算手段により、該データ要素の第１の部分に対する該追加の数学演算終了するまで、該処理されたデータ要素の第２の部分を記憶するための手段、ここで、該データ要素の第２の部分は、該データ要素のうち該追加の数学演算を必要としない部分である、
を具備する装置。
【請求項５２】
請求項５１に記載の装置であって、
（ｈ）  必要に応じて、ステップ（ｃ）、（ｄ）、（ｅ）、（ｆ）及び（ｇ）を繰り返すための手段、をさらに具備する。
【請求項５３】
請求項５１に記載の装置であって、
（ｉ）  該エンコードされたデータの該ブロックのデータ要素の全てが、追加の数学演算を必要としない場合、該エンコードされたデータのブロックを出力するための手段、をさらに具備する。
【請求項５４】
請求項５１に記載の装置、ここで、該変換は、離散コサイン変換（ＤＣＴ）、差分カッドツリー変換（ＤＱＴ）、逆離散コサイン変換（ＩＤＣＴ）、及び逆差分カッドツリー変換（ＩＤＱＴ）からなるグループから選択される。
【請求項５５】
請求項５１に記載の装置であって、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、及び以下をさらに具備する:
該カラムデータが処理されている間、該ローデータを記憶するための手段；及び       該ローデータが処理されている間、該カラムデータを記憶するための手段。
【請求項５６】
請求項５１に記載の装置であって、該記憶するステップの前にデータ要素を再び順番に並べるための手段、その結果、データ要素のその後の配信が効率的な方法で実施される、をさらに具備する。
【請求項５７】
請求項５１に記載の装置であって、ブロックサイズ割当てに基づいて要素（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、及び（ｈ）を制御するための手段、をさらに具備する。
【請求項５８】
請求項５７に記載の装置であって、ブロックサイズ割当てに基づいて、特定のデータ要素にスカラーを与える、をさらに具備する。
【請求項５９】
請求項５８に記載の装置、ここで、該スカラーは、ビー・ジー・リーのアルゴリズムに基づいて選択される。
【請求項６０】
請求項５１に記載の装置、ここで、該数学演算は、足し算、掛け算、及び引き算のうちの１つである。
【請求項６１】
請求項５１に記載の装置、ここで、各バタフライプロセッサは、１次元変換の一部分を実施する。
【請求項６２】
エンコードされたデータの変換を決定する装置であって、該エンコードされたデータはピクセルドメイン中に複数のデータ要素を具備する、前記装置は:
該複数のデータ要素を受信するため及び該ピクセルドメイン中の複数のデータ要素グループに該要素をグループ分けするために構成されたブロックサイズアサイナ；
該ブロックサイズアサイナで受信されグループ分けされた該データ要素を該ピクセルドメインから周波数ドメインへ変換するために構成されたＤＣＴ／ＤＱＴ変換器、
を具備し、該変換器は：
該グループの所定の量のデータ要素を受信するために構成された入力レジスタ；
該入力レジスタに接続された少なくとも１のバタフライプロセッサ、該バタフライプロセッサは、処理されたデータ要素の出力を生成するために、選択された対のデータ要素について少なくとも１の数学演算を実施するために構成される；
該バタフライプロセッサに接続された少なくとも１の中間レジスタ、該中間レジスタは、該処理されたデータ要素を一時的に記憶するために構成される；及び
該中間レジスタ及び該バタフライプロセッサに接続するフィードバックループ、ここで、該フィードバックループは、追加の数学演算を実施するために該適切なバタフライプロセッサに該処理されたデータ要素の第１の部分を転送するためにイネーブルにされ、そして少なくとも１の保持レジスタに該処理されたデータ要素の第２の部分を転送するためにディスエーブルにされる、ここで、該データ要素の第１の部分は、該データ要素のうち該追加の数学演算を必要とする部分であり、そして該データ要素の第２の部分は、該データ要素のうち該追加の数学演算を必要としない部分である；
ここで、該保持レジスタは、該第１の部分のデータ要素に対する該追加の数学演算が終了するまで、該処理されたデータ要素の該第２の部分を記憶するために構成される；
を具備する変換器であり、前記装置は、
該ＤＣＴ／ＤＱＴ変換器で変換された該周波数ドメイン要素を人間の視覚システムにより敏感な要素を強調するために、及び人間の視覚システムに敏感でない要素を強調しないために、量子化するために構成されたコンタイザー；
該コンタイザーで量子化された該周波数ドメイン要素の順番に並べられたストリームを生成するために構成されたシリアライザー；及び
該シリアライザーにより生成された該ストリームから連続する周波数ドメイン要素及び不連続の周波数ドメイン要素を決定するために構成された可変長コーダ、
をさらに具備する装置。
【請求項６３】
請求項６２に記載の装置であって、該フィードバックループ及び該中間レジスタに接続する少なくとも１の入力マルチプレクサをさらに具備する、ここで、各入力マルチプレクサは、データ要素を一時的に選択するため、及び該適切なバタフライプロセッサにデータ要素を転送するために構成される。
【請求項６４】
請求項６２に記載の装置であって、該バタフライプロセッサ及び該中間レジスタに接続する少なくとも１の出力マルチプレクサをさらに具備する、ここで、各出力マルチプレクサは、データ要素を一時的に選択するため、及び該適切な中間レジスタにデータ要素を転送するために構成される。
【請求項６５】
請求項６２に記載の装置であって、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、及び、該入力レジスタに接続されたトランスポーズランダムアクセスメモリ（ＲＡＭ）をさらに具備する、ここで、該トランスポーズＲＡＭは、該カラムデータが処理されている間、該ローデータを記憶するために構成され、及びここで、該トランスポーズＲＡＭは、該ローデータが処理されている間、該カラムデータを記憶するために構成される。
【請求項６６】
請求項６５に記載の装置、ここで、該トランスポーズＲＡＭは、エンコードされたデータの２個のブロックを記憶するために構成することができる。
【請求項６７】
請求項６５に記載の装置であって、該保持レジスタに接続する書き込みマルチプレクサをさらに具備する、ここで、該書き込みマルチプレクサは、１次元変換を終了するためにデータ要素を再び順番に並べるために構成される。
【請求項６８】
請求項６２に記載の装置、ここで、該データ要素は、少なくとも２個のサブブロックからのデータ要素を含み、そしてここで、該バタフライプロセッサは、ブロックサイズ割当てに関係なく該サブブロックのそれぞれに対する変換の少なくとも一部を実行する。
【請求項６９】
請求項６２に記載の装置であって、該フィードバックループに接続された制御シーケンサをさらに具備する、ここで、該制御シーケンサは、該フィードバックループをイネーブル若しくはディスエーブルにするために構成される。
【請求項７０】
請求項６９に記載の装置、ここで、該制御シーケンサは、スカラーを有する該バタフライプロセッサを与える。
【請求項７１】
請求項６９に記載の装置、ここで、該制御シーケンサは、所定のイベントに基づいて特定の１の該入力レジスタをイネーブルにする。
【請求項７２】
請求項６９に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて該バタフライプロセッサへ該ブロックの該処理されたデータ要素の第１の部分を転送するために該フィードバックループをイネーブルにする。
【請求項７３】
請求項６９に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて特定の１の該中間レジスタをイネーブルにする。
【請求項７４】
請求項６９に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて特定の１の該出力レジスタをイネーブルにする。
【請求項７５】
請求項６２に記載の装置、ここで、該数学演算は、足し算、掛け算、及び引き算のうちの１つである。
【請求項７６】
請求項６２に記載の装置、ここで、各バタフライプロセッサは、１次元変換の一部分を実施する。
【請求項７７】
エンコードされたデータをピクセルドメインから周波数ドメインへ変換する方法であって、該エンコードされたデータは複数のデータ要素を具備する、前記方法は:
（ａ）  該ピクセルドメイン中の該複数のデータ要素を複数のブロックにグループ分けする、各ブロックは該ピクセルドメイン中に複数のデータ要素を具備する；
（ｂ）  処理されたデータ要素の出力を生成するために、上記（ａ）において該グループ分けしたデータ要素から選択した対のデータ要素に対して少なくとも１のバタフライプロセッサにより少なくとも１の数学演算を実施する；
（ｃ）  制御シーケンサにより、上記（ｂ）において該処理されたデータ要素のいずれが追加の数学演算を必要とするか否かに関する決定をする；
（ｄ）  上記（ｃ）において追加の数学演算を必要とすると決定された該処理されたデータ要素の第１の部分を、該制御シーケンサにより選択する、ここで、該データ要素の第１の部分は、該データ要素のうち該追加の数学演算を必要とする部分である；
（ｅ）  上記（ｃ）において追加の数学演算を必要としないと決定された該処理されたデータ要素の第２の部分を、該制御シーケンサにより選択する、ここで、該データ要素の第２の部分は、該データ要素のうち該追加の数学演算を必要としない部分である；
（ｆ）  処理されたデータ要素の第２の出力を生成するために、上記（ｄ）において選択した対の該処理されたデータ要素の第１部分に対して該少なくとも１のバタフライプロセッサにより少なくとも１の追加の数学演算を実施する、ここで、該第２の出力は、数学演算を終了した該データ要素の該第１の部分と該第２の部分を含む、；
（ｇ）  上記（ｄ）において選択した該データ要素の第１の部分に対する該追加の数学演算が終了するまで、保持レジスタで上記（ｅ）において選択した該処理されたデータ要素の第２の部分を記憶する；
（ｈ）  該データ要素の全てが追加の数学演算を必要としなくなるまで、及び周波数ドメイン要素に変換されるまで、必要に応じて、ステップ（ｃ）、（ｄ）、（ｅ）、（ｆ）及び（ｇ）を繰り返す；
（ｉ）  人間の視覚システムにより敏感な要素を強調するために、及び該人間の視覚システムに敏感でない要素を強調しないために、上記（ｈ）において変換された該周波数ドメインデータ要素をコンタイザーにより量子化する；
（ｊ）  周波数ドメイン要素の順番に並べられたストリームを生成するために上記（ｉ）において該量子化された周波数ドメインデータ要素をスキャンシリアライザーにより順番に並べる；及び
（ｋ）  連続する周波数ドメイン要素及び不連続の周波数ドメイン要素を決定するために上記（ｊ）において該順番に並べられた周波数ドメイン要素をコーダによりコーディングする、
を具備する方法。
【請求項７８】
請求項７７に記載の方法、ここで、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、及び以下をさらに具備する：
該カラムデータが処理されている間、トランスポーズランダムアクセスメモリ（ＲＡＭ）を用いて該ローデータを記憶し；及び
該ローデータが処理されている間、該トランスポーズランダムアクセスメモリ（ＲＡＭ）を用いて該カラムデータを記憶する。
【請求項７９】
請求項７７に記載の方法であって、要求される制御信号に基づきステップ（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）及び（ｈ）を制御する、をさらに具備する。
【請求項８０】
請求項７９に記載の方法であって、ブロックサイズ割当てに基づき特定のデータ要素に適用するために該バタフライプロセッサにスカラーを与える、をさらに具備する。
【請求項８１】
請求項７７に記載の方法、ここで、各バタフライプロセッサは、１次元変換の一部分を実施する。
【請求項８２】
請求項７７に記載の方法、ここで、該バタフライプロセッサは、エンコードされたデータのブロックの該変換を一連の１次元変換として実行する。
【請求項８３】
請求項１５に記載の装置、ここで、該制御シーケンサは、該ブロックに対して生成されたＰＱＲデータに基づいて該バタフライプロセッサに該ブロックの該処理されたデータ要素の該第１の部分を転送するために該フィードバックループをイネーブルにする。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００８４
【補正方法】変更
【補正の内容】
【００８４】
好ましい実施例のこれまでの説明は、本技術分野に知識のあるいかなる者でも、本発明を作成し、若しくは使用することを可能にする。これらの実施例に対する各種の変形は、本技術分野に知識のある者に、容易に実現されるであろう。そして、ここで定義された一般的な原理は、創作的な能力を使用しなくとも他の実施例に適用できる。それゆえ、本発明は、ここに示された実施例に制限することを意図したものではなく、ここに開示した原理及び卓越した特性と整合する広い範囲に適用されるものである。なお、本願の出願当初の請求項と同一の記載をその他の実施例として以下に付記する。
[その他の実施例１]
エンコードされたデータのブロックの変換を決定する装置であって、前記エンコードされたデータのブロックは複数のデータ要素を具備する、前記装置は：
所定の量のデータ要素を受信するように構成された入力レジスタ；
前記入力レジスタに接続された少なくとも１のバタフライプロセッサ、前記バタフライプロセッサは、データ要素の選択された対に少なくとも１の数学演算を実行して、処理されたデータ要素の出力を生成するように構成される；
前記バタフライプロセッサに接続された少なくとも１の中間レジスタ、前記中間レジスタは、前記処理されたデータ要素を一時的に記憶するように構成される；及び
前記中間レジスタ及び前記バタフライプロセッサに接続するフィードバックループ、ここで、前記フィードバックループは、もしイネーブルであれば、追加の数学演算を実行するために前記適切なバタフライプロセッサに前記処理されたデータ要素の第１の部分を転送する、そして、もしディスエーブルであれば、少なくとも１の保持レジスタに前記処理されたデータ要素の第２の部分を転送する、
ここで、前記保持レジスタは、前記第１の部分のデータ要素の全てがさらに処理されるまで、前記処理されたデータ要素を記憶するように構成される、
を具備する、装置。
[その他の実施例２]
前記フィードバックループ及び前記中間レジスタに接続する少なくとも１の入力マルチプレクサをさらに具備する、ここで、各入力マルチプレクサは、データ要素を一時的に選択するように、及び前記適切なバタフライプロセッサにデータ要素を転送するように構成される、その他の実施例１に記載の装置。
[その他の実施例３]
前記バタフライプロセッサ及び前記中間レジスタに接続する少なくとも１の出力マルチプレクサをさらに具備する、ここで、各出力マルチプレクサは、データ要素を一時的に選択するように、及び前記適切な中間レジスタにデータ要素を転送するように構成される、その他の実施例１に記載の装置。
[その他の実施例４]
前記変換は、離散コサイン変換（ＤＣＴ）、差分カッドツリー変換（ＤＱＴ）、逆離散コサイン変換（ＩＤＣＴ）、及び逆差分カッドツリー変換（ＩＤＱＴ）からなるグループから選択される、その他の実施例１に記載の装置。
[その他の実施例５]
前記エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、及び、前記入力レジスタに接続されたトランスポーズランダムアクセスメモリ（ＲＡＭ）をさらに具備する、ここで、前記トランスポーズＲＡＭは、前記カラムデータが処理されている間、前記ローデータを記憶するように構成され、及びここで、前記トランスポーズＲＡＭは、前記ローデータが処理されている間、前記カラムデータを記憶するように構成される、その他の実施例１に記載の装置。
[その他の実施例６]
前記トランスポーズＲＡＭは、エンコードされたデータの２個のブロックを記憶するように設定可能である、その他の実施例５に記載の装置。
[その他の実施例７]
前記保持レジスタに接続する書き込みマルチプレクサをさらに具備する、ここで、前記書き込みマルチプレクサは、データ要素を再び順番に並べて、１次元変換を終了するように構成される、その他の実施例５に記載の装置。
[その他の実施例８]
前記フィードバックループは、同一の構成要素がブロックサイズに関係なく再使用されることを許容する、その他の実施例１に記載の装置。
[その他の実施例９]
前記フィードバックループは、同一の構成要素が前記変換のタイプに関係なく再使用されることを許容する、その他の実施例１に記載の装置。
[その他の実施例１０]
前記フィードバックループは、同一の構成要素が数学演算に関係なく再使用されることを許容する、その他の実施例１に記載の装置。
[その他の実施例１１]
前記フィードバックループに接続された制御シーケンサをさらに具備する、ここで、前記制御シーケンサは、前記フィードバックループをイネーブル若しくはディスエーブルにするように構成される、その他の実施例１に記載の装置。
[その他の実施例１２]
前記制御シーケンサは、単一係数乗算器を有する前記バタフライプロセッサを与える、その他の実施例１１に記載の装置。
[その他の実施例１３]
前記単一係数乗算器は、ビー・ジー・リーのアルゴリズムに基づく、その他の実施例１２に記載の装置。
[その他の実施例１４]
前記制御シーケンサは、所定のイベントに基づいて前記入力レジスタのうちの特定の１つをイネーブルにする、その他の実施例１１に記載の装置。
[その他の実施例１５]
前記制御シーケンサは、所定の基準に基づいて前記バタフライプロセッサのうちの特定の１つをイネーブルにする、その他の実施例１１に記載の装置。
[その他の実施例１６]
前記制御シーケンサは、所定の基準に基づいて前記中間レジスタのうちの特定の１つをイネーブルにする、その他の実施例１１に記載の装置。
[その他の実施例１７]
前記制御シーケンサは、所定の基準に基づいて前記出力レジスタのうちの特定の１つをイネーブルにする、その他の実施例１１に記載の装置。
[その他の実施例１８]
前記数学演算は、足し算、掛け算、及び引き算からなるグループからである、その他の実施例１に記載の装置。
[その他の実施例１９]
各バタフライプロセッサは、１次元変換の一部分を実行する、その他の実施例１に記載の装置。
[その他の実施例２０]
エンコードされたデータのブロックの前記変換は、一連の１次元変換として計算される、その他の実施例１に記載の装置。
[その他の実施例２１]
エンコードされたデータのブロックの変換を決定する装置、前記エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わされることができ、各ロー及びカラムは、複数のデータ要素を具備する、前記装置は:
前記エンコードされたデータのブロックを記憶するように構成されたトランスポーズランダムアクセスメモリ（ＲＡＭ）；
前記トランスポーズＲＡＭに接続された少なくとも１の入力レジスタ、前記入力レジスタは、前記トランスポーズＲＡＭからデータのカラムを受信するように構成される；
前記入力レジスタに接続された少なくとも１のバタフライプロセッサ、前記バタフライプロセッサは、前記カラムデータから選択されたデータ要素の対について１次元変換の一部分を実行して、１次のカラムデータの出力を生成するように構成される；
前記バタフライプロセッサに接続された少なくとも１の中間レジスタ、前記中間レジスタは、前記１次のカラムデータを一時的に記憶するように構成される；及び
前記中間レジスタ及び前記バタフライプロセッサに接続するフィードバックループ、ここで、前記フィードバックループは、もしイネーブルであれば、前記バタフライプロセッサに前記１次のカラムデータの前記データ要素の第１の部分を転送して１次元変換の追加の部分を実行するように構成される、ここで、もしディスエーブルであれば、前記トランスポーズＲＡＭに前記カラムデータを転送するように構成される；
ここで、前記入力レジスタは、その後、前記トランスポーズＲＡＭからデータのローを受信するように構成される、前記バタフライプロセッサは、前記データのローからの選択されたデータ要素の対について１次元変換の一部分を実行して１次のローデータの出力を生成するように構成される、前記中間レジスタは、前記１次のローデータを一時的に記憶するように構成される、ここで、前記フィードバックループは、前記バタフライプロセッサに前記１次のローデータの前記データ要素の第１の部分を転送して１次元変換の追加の部分を実行するように構成される、ここで、もしディスエーブルであれば、出力レジスタに前記ローデータを転送するように構成される、
を具備する、装置。
[その他の実施例２２]
前記フィードバックループは、前記カラム若しくはローについて１次元変換が終了するとディスエーブルにされる、その他の実施例２１に記載の装置。
[その他の実施例２３]
前記フィードバックループ及び前記中間レジスタに接続する少なくとも１の入力マルチプレクサをさらに具備する、ここで、各入力マルチプレクサは、データ要素を一時的に選択するように、及び前記適切なバタフライプロセッサにデータ要素を転送するように構成される、その他の実施例２１に記載の装置。
[その他の実施例２４]
前記バタフライプロセッサ及び前記中間レジスタに接続する少なくとも１の出力マルチプレクサをさらに具備する、ここで、各出力マルチプレクサは、データ要素を一時的に選択するように、及び前記適切な中間レジスタにデータ要素を転送するように構成される、その他の実施例２１に記載の装置。
[その他の実施例２５]
前記変換は、離散コサイン変換（ＤＣＴ）、差分カッドツリー変換（ＤＱＴ）、逆離散コサイン変換（ＩＤＣＴ）、及び逆差分カッドツリー変換（ＩＤＱＴ）からなるグループから選択される、その他の実施例２１に記載の装置。
[その他の実施例２６]
前記トランスポーズＲＡＭは、エンコードされたデータの２個のブロックを記憶するように設定可能である、その他の実施例２１に記載の装置。
[その他の実施例２７]
前記保持レジスタに接続する書き込みマルチプレクサをさらに具備する、ここで、前記書き込みマルチプレクサは、前記１次元変換を終了させるためにデータ要素を再び順番に並べるように構成される、その他の実施例２１に記載の装置。
[その他の実施例２８]
前記フィードバックループは、同一の構成要素がブロックサイズ、変換のタイプ若しくは数学演算のタイプに関係なく再使用されることを容認する、その他の実施例２１に記載の装置。
[その他の実施例２９]
前記フィードバックループに接続された制御シーケンサをさらに具備する、ここで、前記制御シーケンサは、前記フィードバックループをイネーブル若しくはディスエーブルにするように構成される、その他の実施例２１に記載の装置。
[その他の実施例３０]
前記制御シーケンサは、単一係数乗算器を有する前記バタフライプロセッサを与える、その他の実施例２９に記載の装置。
[その他の実施例３１]
前記単一係数乗算器は、ビー・ジー・リーのアルゴリズムに基づく、その他の実施例２９に記載の装置。
[その他の実施例３２]
前記制御シーケンサは、所定の基準に基づいて前記入力レジスタ、バタフライプロセッサ、中間レジスタ、若しくは出力レジスタのうちの特定の１つをイネーブルにする、その他の実施例２９に記載の装置。
[その他の実施例３３]
前記数学演算は、足し算、掛け算、及び引き算からなるグループからである、その他の実施例２１に記載の装置。
[その他の実施例３４]
各バタフライプロセッサは、１次元変換の一部分を実行する、その他の実施例２１に記載の装置。
[その他の実施例３５]
エンコードされたデータのブロックの前記変換は、一連の１次元変換として計算される、その他の実施例２１に記載の装置。
[その他の実施例３６]
エンコードされたデータブロックについてＮ個の１次元変換のカスケードとしてＮ次元変換を実行する装置であって、前記エンコードされたデータは複数のデータ要素を具備する、前記装置は:
入力レジスタに接続されたバタフライプロセッサのクラスタ、各バタフライプロセッサは、データ要素の選択された対について１次元変換の一部分を実行して、複数の部分的に処理されたデータ要素を具備する部分的に処理されたデータの出力を生成するように構成される；
各バタフライプロセッサに接続された少なくとも１の中間レジスタ、前記中間レジスタは、前記部分的に処理されたデータを一時的に記憶するように構成される；及び
前記中間レジスタ及び前記バタフライプロセッサに接続されたフィードバックループ、ここで、前記フィードバックループは、前記適切なバタフライプロセッサに前記部分的処理されたデータ要素の選択された対を必要に応じて送って、１次元変換が終了するまで１次元変換の追加部分を実行するようにイネーブルにされる、
を具備する、装置。
[その他の実施例３７]
前記変換は、離散コサイン変換（ＤＣＴ）、差分カッドツリー変換（ＤＱＴ）、逆離散コサイン変換（ＩＤＣＴ）、及び逆差分カッドツリー変換（ＩＤＱＴ）からなるグループから選択される、その他の実施例３６に記載の装置。
[その他の実施例３８]
前記エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができ、そして前記入力レジスタに接続されたトランスポーズリードオンリーメモリ（ＲＡＭ）をさらに具備する、ここで、前記トランスポーズＲＡＭは、前記カラムデータが処理されている間、前記ローデータを記憶するように構成される、及びここで、前記トランスポーズＲＡＭは、前記ローデータが処理されている間、前記カラムデータを記憶するように構成される、その他の実施例３６に記載の装置。
[その他の実施例３９]
前記トランスポーズＲＡＭは、エンコードされたデータの２個のブロックを記憶するように設定可能である、その他の実施例３８に記載の装置。
[その他の実施例４０]
前記フィードバックループは、同一の構成要素がブロックサイズ、変換のタイプ若しくは数学演算のタイプに関係なく再使用されること容認する、その他の実施例３６に記載の装置。
[その他の実施例４１]
前記フィードバックループに接続された制御シーケンサをさらに具備する、ここで、前記制御シーケンサは、前記フィードバックループをイネーブル若しくはディスエーブルにするように構成される、その他の実施例３６に記載の装置。
[その他の実施例４２]
前記制御シーケンサは、単一係数乗算器を有するバタフライプロセッサを与える、その他の実施例４１に記載の装置。
[その他の実施例４３]
前記単一係数乗算器は、ビー・ジー・リーのアルゴリズムに基づく、その他の実施例４２に記載の装置。
[その他の実施例４４]
前記制御シーケンサは、所定の基準に基づいて前記入力レジスタ、バタフライプロセッサ、中間レジスタ、若しくは出力レジスタのうちの特定の１つをイネーブルにする、その他の実施例４１に記載の装置。
[その他の実施例４５]
エンコードされたデータのブロックの逆離散コサイン変換を決定するための装置であって、前記エンコードされたデータのブロックは複数のデータ要素を具備する、前記装置は:
所定の量のデータ要素を受信するように構成された入力レジスタ；
前記入力レジスタに接続された少なくとも１のバタフライプロセッサ、前記バタフライプロセッサは、データ要素の選択された対について前記逆離散コサイン変換の少なくとも１の数学演算を実行して処理されたデータ要素の出力を生成するように構成される；      前記バタフライプロセッサに接続された少なくとも１の中間レジスタ、前記中間レジスタは、前記処理されたデータ要素を一時的に記憶するように構成される；及び
前記中間レジスタ及び前記バタフライプロセッサに接続されたフィードバックループ、ここで、前記フィードバックループは、もしイネーブルであれば、前記適切なバタフライプロセッサに処理されたデータ要素の第１の部分を転送して追加の数学演算を実行ように構成される、ここで、もしディスエーブルであれば、少なくとも１の保持レジスタに処理されたデータ要素の第２の部分を転送するように構成される；
ここで、前記保持レジスタは、前記データ要素の第１の部分の全てがさらに処理されるまで前記処理されたデータ要素を記憶するように構成される、
を具備する、装置。
[その他の実施例４６]
エンコードされたデータのブロックの変換を決定する装置であって、前記エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わされることができ、各ロー及びカラムは、複数のデータ要素を具備する、前記装置は:
前記エンコードされたデータのブロックを記憶するように構成されたトランスポーズランダムアクセスメモリ（ＲＡＭ）；
前記トランスポーズＲＡＭに接続された少なくとも１の入力レジスタ、前記入力レジスタは、前記トランスポーズＲＡＭからデータのカラムを受信するように構成される；
前記入力レジスタに接続された少なくとも１のバタフライプロセッサ、前記バタフライプロセッサは、１次のカラムデータの出力を生成するために前記カラムデータからデータ要素の選択された対について一次変換を実行するように構成される；
前記バタフライプロセッサに接続された少なくとも１の中間レジスタ、前記中間レジスタは、前記１次のカラムデータを一時的に記憶するように構成される；
前記中間レジスタ及び前記バタフライプロセッサに接続されたフィードバックループ、ここで、前記フィードバックループは、もしイネーブルであれば、前記バタフライプロセッサに前記１次のカラムデータの前記データ要素の第１の部分を転送して追加の変換を実行するように構成される、そしてここで、もしディスエーブルであれば、前記トランスポーズＲＡＭに前記カラムデータを転送するように構成される；及び
前記フィードバックループに接続された制御シーケンサ、ここで、前記制御シーケンサは、前記フィードバックループをイネーブル若しくはディスエーブルにするように構成される；
ここで、前記入力レジスタは、その後、前記トランスポーズＲＡＭからデータのローを受信するように構成される、前記バタフライプロセッサは、前記データのローからデータ要素の選択された対について１次の変換を実行して１次のローデータの出力を生成するように構成される、前記中間レジスタは、前記１次のローデータを一時的に記憶するように構成される、前記フィードバックループは、前記バタフライプロセッサに前記１次のローデータの前記データ要素の第１の部分を転送して追加の変換を実行するように構成される、ここで、もしディスエーブルであれば、前記ローデータを出力レジスタに転送するように構成される、
を具備する、装置。
[その他の実施例４７]
エンコードされたデータのブロックの変換を決定するための方法であって、前記エンコードされたデータのブロックは、複数のデータ要素を具備する、前記方法は:
（ａ）  所定の量のデータ要素を受信する、
（ｂ）  データ要素の選択された対について少なくとも１の数学演算を実行して、処理されたデータ要素の出力を生成する、
（ｃ）  前記処理されたデータ要素のいずれが追加の数学演算が必要とするかどうか関する判断を行う、
（ｄ）  追加の数学演算が必要な処理されたデータ要素の第１の部分を選択する、      （ｅ）  追加の数学演算が必要でない処理されたデータ要素の第２の部分を選択する、
（ｆ）  選択された対の処理されたデータ要素の前記第１の部分について少なくとも１の数学演算を実行して、処理されたデータ要素の第２の出力を生成する、及び
（ｇ）  前記データ要素の第１の部分の全てが処理されるまで、保持レジスタで前記処理されたデータ要素の第２の部分を記憶する。
を具備する、方法。
[その他の実施例４８]
（ｈ）  必要に応じてステップ（ｃ）、（ｄ）、（ｅ）、（ｆ）及び（ｇ）を繰り返す、をさらに具備する、その他の実施例４７に記載の方法。
[その他の実施例４９]
（ｉ）  前記エンコードされたデータのブロックの前記データ要素の全てが追加の数学演算を必要としない場合、出力レジスタに前記エンコードされたデータのブロックを出力する、をさらに具備する、その他の実施例４７に記載の方法。
[その他の実施例５０]
前記変換は、離散コサイン変換（ＤＣＴ）、差分カッドツリー変換（ＤＱＴ）、逆離散コサイン変換（ＩＤＣＴ）、及び逆差分カッドツリー変換（ＩＤＱＴ）からなるグループから選択される、その他の実施例４７に記載の方法。
[その他の実施例５１]
前記エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、及び前記方法は：
前記カラムデータが処理されている間、前記ローデータを記憶し；及び
前記ローデータが処理されている間、前記カラムデータを記憶する、
をさらに具備する、その他の実施例４７に記載の方法。
[その他の実施例５２]
前記記憶するステップの前に、データ要素を再び順番に並べること、をさらに具備し、その結果、データ要素のその後の配信が効率的な方法で実行される、その他の実施例４７に記載の方法。
[その他の実施例５３]
所定の基準に基づきステップ（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）及び（ｈ）を制御する、をさらに具備する、その他の実施例４７に記載。
[その他の実施例５４]
所定の基準に基づき特定のデータ要素に単一係数乗算を提供すること、をさらに具備する、その他の実施例５３に記載の方法。
[その他の実施例５５]
前記単一係数乗算器は、ビー・ジー・リーのアルゴリズムに基づく、その他の実施例５４に記載の方法。
[その他の実施例５６]
前記数学演算は、足し算、掛け算、及び引き算からなるグループからである、その他の実施例４７に記載の方法。
[その他の実施例５７]
各バタフライプロセッサは、１次元変換の一部分を実行する、その他の実施例４７に記載の方法。
[その他の実施例５８]
エンコードされたデータのブロックの前記変換は、一連の１次元変換として計算される、その他の実施例４７に記載の方法。
[その他の実施例５９]
一方法を実行するためにコンピュータシステムを制御するための構造を包含するコンピュータで読み取り可能なメディア、前記方法は:
（ａ）  所定の量のデータ要素を受信すること；
（ｂ）  データ要素の選択された対について少なくとも１の数学演算を実行して、処理されたデータ要素の出力を生成すること；
（ｃ）  前記処理されたデータ要素のいずれが追加の数学演算を必要とするかどうかに関する判断を行うこと；
（ｄ）  追加の数学演算を必要とする処理されたデータ要素の第１の部分を選択すること；
（ｅ）  追加の数学演算を必要としない処理されたデータ要素の第２の部分を選択すること；
（ｆ）  データ要素の選択された対の前記第１の部分について少なくとも１の数学演算を実行して、処理されたデータ要素の第２の部分を生成すること、；及び
（ｇ）  データ要素の前記第１の部分の全てが処理されるまで、処理されたデータ要素の前記第２の部分を記憶すること、
を具備する方法である、コンピュータで読み取り可能なメディア。
[その他の実施例６０]
エンコードされたデータのブロックの変換を決定する装置あって、前記エンコードされたデータのブロックは複数のデータ要素を具備する、前記装置は:
（ａ）  所定の量のデータ要素を受信するための手段；
（ｂ）  データ要素の選択された対について少なくとも１の数学演算を実行して、処理されたデータ要素の出力を生成するための手段；
（ｃ）  前記処理されたデータ要素のいずれが追加の数学演算を必要とするかどうかに関する判断を行うための手段；
（ｄ）  追加の数学演算を必要とする処理されたデータ要素の第１の部分を選択するための手段；
（ｅ）  追加の数学演算を必要としない処理されたデータ要素の第２の部分を選択するための手段；
（ｆ）  データ要素の前記第１の部分の選択された対について少なくとも１の数学演算を実行して、処理されたデータ要素の第２の部分を生成するための手段；及び
（ｇ）  データ要素の前記第１の部分の全てが処理されるまで、処理されたデータ要素の前記第２の部分を記憶するための手段、
を具備する装置。
[その他の実施例６１]
（ｈ）  必要に応じて、ステップ（ｃ）、（ｄ）、（ｅ）、（ｆ）及び（ｇ）を繰り返すための手段、をさらに具備する、その他の実施例４７に記載の装置。
[その他の実施例６２]
（ｉ）  前記エンコードされたデータのブロックの前記データ要素の全てが、追加の数学演算を必要としない場合、前記エンコードされたデータの前記ブロックを出力するための手段、をさらに具備する、その他の実施例４７に記載の装置。
[その他の実施例６３]
前記変換は、離散コサイン変換（ＤＣＴ）、差分カッドツリー変換（ＤＱＴ）、逆離散コサイン変換（ＩＤＣＴ）、及び逆差分カッドツリー変換（ＩＤＱＴ）からなるグループから選択される、その他の実施例４７に記載の装置。
[その他の実施例６４]
前記エンコードされたデータの前記ブロックは、ローデータ及びカラムデータとして表わすことができる、前記装置は:
前記カラムデータが処理されている間、前記ローデータを記憶するための手段；及び
前記ローデータが処理されている間、前記カラムデータを記憶するための手段、をさらに具備する、その他の実施例４７に記載の装置。
[その他の実施例６５]
前記記憶するステップの前にデータ要素を再び順番に並べるための手段、をさらに具備し、その結果、データ要素のその後の配信が効率的な方法で実行される、その他の実施例４７に記載の装置。
[その他の実施例６６]
所定の基準に基づいて要素（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、及び（ｈ）を制御するための手段、をさらに具備する、その他の実施例４７に記載の装置。
[その他の実施例６７]
所定の基準に基づいて、特定のデータ要素に単一係数乗算器を提供すること、をさらに具備する、その他の実施例６６に記載の装置。
[その他の実施例６８]
前記単一係数乗算器は、ビー・ジー・リーのアルゴリズムに基づく、その他の実施例６７に記載の装置。
[その他の実施例６９]
前記数学演算は、足し算、掛け算、及び引き算からなるグループからである、その他の実施例６０に記載の装置。
[その他の実施例７０]
各バタフライプロセッサは、１次元変換の一部分を実行する、その他の実施例６０に記載の装置。
[その他の実施例７１]
エンコードされたデータの変換を決定する装置であって、前記エンコードされたデータはピクセルドメイン中に複数のデータ要素を具備する、前記装置は:
前記複数のデータ要素を受信するように、そして前記ピクセルドメインにおいて複数のデータ要素グループへと前記要素をグループ分けするように構成されたブロックサイズアサイナ；
前記ピクセルドメインから周波数ドメインへ前記データ要素を変換するように構成されたＤＣＴ／ＤＱＴ変換器、前記変換器は：
前記グループの所定の量のデータ要素を受信するように構成された入力レジスタ；
前記入力レジスタに接続された少なくとも１のバタフライプロセッサ、前記バタフライプロセッサは、データ要素の選択された対について少なくとも１の数学演算を実行して処理されたデータ要素の出力を生成するように構成される；
前記バタフライプロセッサに接続された少なくとも１の中間レジスタ、前記中間レジスタは、前記処理されたデータ要素を一時的に記憶するように構成される；及び            前記中間レジスタ及び前記バタフライプロセッサに接続するフィードバックループ、をさらに具備する、ここで、前記フィードバックループは、もしイネーブルであれば、前記適切なバタフライプロセッサに処理されたデータ要素の第１の部分を転送して追加の数学演算を実行するように構成される、ここで、もしディスエーブルであれば、少なくとも１の保持レジスタに処理されたデータ要素の第２の部分を転送するように構成される；
ここで、前記保持レジスタは、前記第１の部分のデータ要素の全てがさらに処理されるまで、前記処理されたデータ要素を記憶するように構成される；
人間の視覚システムにより敏感な要素を強調するように、そして人間の視覚システムに敏感でない要素を強調しないように、前記周波数ドメイン要素を量子化するように構成されたコンタイザー；
周波数ドメイン要素の順番に並べられたストリームを生成するように構成されたシリアライザー；及び
連続する周波数ドメイン要素及び不連続の周波数ドメイン要素を決定するように構成された可変長コーダ、
を具備する装置。
[その他の実施例７２]
前記フィードバックループ及び前記中間レジスタに接続する少なくとも１の入力マルチプレクサをさらに具備する、ここで、各入力マルチプレクサは、データ要素を一時的に選択するように、及び前記適切なバタフライプロセッサにデータ要素を転送するように構成される、その他の実施例７１に記載の装置。
[その他の実施例７３]
前記バタフライプロセッサ及び前記中間レジスタに接続する少なくとも１の出力マルチプレクサをさらに具備する、ここで、各出力マルチプレクサは、データ要素を一時的に選択するように、及び前記適切な中間レジスタにデータ要素を転送するように構成される、その他の実施例７１に記載の装置。
[その他の実施例７４]
前記エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、及び、前記装置は、前記入力レジスタに接続されたトランスポーズランダムアクセスメモリ（ＲＡＭ）をさらに具備する、ここで、前記トランスポーズＲＡＭは、前記カラムデータが処理されている間、前記ローデータを記憶するように構成され、及びここで、前記トランスポーズＲＡＭは、前記ローデータが処理されている間、前記カラムデータを記憶するように構成される、その他の実施例７１に記載の装置。
[その他の実施例７５]
前記トランスポーズＲＡＭは、エンコードされたデータの２個のブロックを記憶するように設定可能である、その他の実施例７４に記載の装置。
[その他の実施例７６]
前記保持レジスタに接続する書き込みマルチプレクサをさらに具備する、ここで、前記書き込みマルチプレクサは、データ要素を再び順番に並べて１次元変換を終了するように構成される、その他の実施例７４に記載の装置。
[その他の実施例７７]
前記フィードバックループは、同一の構成要素がブロックサイズに関係なく再使用されることを容認する、その他の実施例７１に記載の装置。
[その他の実施例７８]
前記フィードバックループに接続された制御シーケンサをさらに具備する、ここで、前記制御シーケンサは、前記フィードバックループをイネーブル若しくはディスエーブルにするように構成される、その他の実施例７１に記載の装置。
[その他の実施例７９]
前記制御シーケンサは、単一係数乗算器を有するバタフライプロセッサを提供する、その他の実施例７８に記載の装置。
[その他の実施例８０]
前記制御シーケンサは、所定のイベントに基づいて前記入力レジスタのうちの特定の１つをイネーブルにする、その他の実施例７８に記載の装置。
[その他の実施例８１]
前記制御シーケンサは、所定の基準に基づいて前記バタフライプロセッサのうちの特定の１つをイネーブルにする、その他の実施例７８に記載の装置。
[その他の実施例８２]
前記制御シーケンサは、所定の基準に基づいて前記中間レジスタのうちの特定の１つをイネーブルにする、その他の実施例７８に記載の装置。
[その他の実施例８３]
前記制御シーケンサは、所定の基準に基づいて前記出力レジスタのうちの特定の１つをイネーブルにする、その他の実施例７８に記載の装置。
[その他の実施例８４]
前記数学演算は、足し算、掛け算、及び引き算からなるグループからである、その他の実施例７１に記載の装置。
[その他の実施例８５]
各バタフライプロセッサは、１次元変換の一部分を実行する、その他の実施例７１に記載の装置。
[その他の実施例８６]
エンコードされたデータをピクセルドメインから周波数ドメインへ変換する方法であって、前記エンコードされたデータは複数のデータ要素を具備する、前記方法は:
（ａ）  前記ピクセルドメイン中の前記複数のデータ要素を複数のブロックにグループ分けすること、各ブロックは前記ピクセルドメイン中に複数のデータ要素を具備する；
（ｂ）  データ要素の選択された対について少なくとも１の数学演算を実行して、処理されたデータ要素の出力を生成すること；
（ｃ）  前記処理されたデータ要素のいずれかが追加の数学演算を必要とするかどうか関する判断を行うこと；
（ｄ）  追加の数学演算を必要とする処理されたデータ要素の第１の部分を選択すること；
（ｅ）  追加の数学演算を必要としない処理されたデータ要素の第２の部分を選択すること；
（ｆ）  前記第１の部分の処理されたデータ要素の選択された対について少なくとも１の数学演算を実行して処理されたデータ要素の第２の出力を生成すること；
（ｇ）  前記データ要素の第１の部分の全てが処理されるまで、処理されたデータ要素の前記第２の部分を記憶すること；
（ｈ）  前記データ要素の全てが追加の数学演算を必要としなくなるまで、及び周波数ドメイン要素に変換されるまで、必要に応じて、ステップ（ｃ）、（ｄ）、（ｅ）、（ｆ）及び（ｇ）を繰り返すこと；
（ｉ）  人間の視覚システムにより敏感な要素を強調するように、及び前記人間の視覚システムに敏感でない要素を強調しないように前記周波数ドメインデータ要素を量子化すること；
（ｊ）  前記量子化された周波数ドメインデータ要素を順番に並べて周波数ドメイン要素の順番に並べられたストリームを生成すること；及び
（ｋ）  連続する周波数ドメイン要素及び不連続の周波数ドメイン要素を判断するために前記順番に並べられた周波数ドメイン要素をコーディングすること、
を具備する方法。
[その他の実施例８７]
前記エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、及び前記方法は：
前記カラムデータが処理されている間、前記ローデータを記憶すること；及び
前記ローデータが処理されている間、前記カラムデータを記憶すること、
をさらに具備する、その他の実施例８６に記載の方法。
[その他の実施例８８]
要求される制御信号に基づきステップ（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）及び（ｈ）を制御する、をさらに具備する、その他の実施例８６に記載の方法。
[その他の実施例８９]
所定の基準に基づき特定のデータ要素に単一係数乗算器を提供すること、をさらに具備する、その他の実施例８８に記載の方法。
[その他の実施例９０]
各バタフライプロセッサは、１次元変換の一部分を実行する、その他の実施例８６に記載の方法。
[その他の実施例９１]
前記バタフライプロセッサは、エンコードされたデータのブロックの前記変換を一連の１次元変換として実行する、その他の実施例８６に記載の方法。