【手続補正書】
【提出日】平成23年6月3日(2011.6.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の周期を有する第１のクロック信号と、
第２の周期を有し位相が互いに所定の間隔で離間している複数の第２のクロック信号からなる第２のクロック信号群と、
活性化信号と、
遅延量を設定する選択信号と、
を入力し、
前記活性化信号が活性化された時点における、前記第１のクロック信号の有効エッジを基準として、前記選択信号によって規定される、前記第１の周期の所定倍の遅延時間と、前記第２のクロック信号群の隣接クロック信号間の位相間隔に対応する時間の所定倍の遅延時間と、を合成した遅延量を遅延させたタイミング信号を出力するデジタル遅延回路を備え、前記第１の周期の所定倍は前記第１の周期の２倍以上である、ことを特徴とするタイミング制御回路。
【請求項２】
前記第１の周期をＴ１とし、前記第２の周期をＴ２として前記第２のクロック信号群を、隣接する第２のクロック信号間の位相がＴ２／Ｌ（但し、Ｌは所定の正整数）離間しているＬ相クロックとし、第１、第２の前記選択信号でそれぞれ規定される値を非負の整数ｍ、ｎとし、前記活性化信号が活性化された時点における前記第１のクロック信号の有効エッジから前記タイミング信号の有効エッジまでの遅延時間をｔｄとすると、前記ｔｄは、Ｔ１のｍ倍の時間ｍ・Ｔ１と、（Ｔ２／Ｌ）のｎ倍の時間ｎ・（Ｔ２／Ｌ）との和で規定される、ことを特徴とする請求項１記載のタイミング制御回路。
【請求項３】
前記デジタル遅延回路において、
前記活性化信号が活性化された時点における前記第１のクロック信号の有効エッジから、ｍ・Ｔ１の遅延量で疎調タイミング信号を出力する疎調遅延回路と、
前記活性化信号の活性化されたタイミングでの前記第１のクロック信号の有効エッジと、同時または直後のタイミングに有効エッジを持つ１つの前記第２のクロック信号を前記第２のクロック信号群の中から検出した結果に基づき、前記活性化信号の活性化されたタイミングにおける前記第１のクロック信号の有効エッジから、ｍサイクル目に前記疎調タイミング信号の有効エッジと同一タイミングの有効エッジを持つ２つ目の前記第２のクロック信号を前記第２のクロック信号群の中から選択し、
前記第２のクロック信号群の中から選択された前記２つ目の前記第２のクロック信号が、Ｌ相の微調クロック群におけるＬ相クロック信号の第１相クロック信号に位置するように、前記第２のクロック信号群を並び替えることで、Ｌ相の微調クロック群を生成し、
前記生成されたＬ相の微調クロック群に基づき、前記疎調タイミング信号の有効エッジから、ｎ・（Ｔ２／Ｌ）の遅延量の微調タイミング信号を出力する微調遅延回路と、
を備えている、ことを特徴とする請求項２記載のタイミング制御回路。
【請求項４】
前記ｍ、ｎは、レジスタにそれぞれ可変自在に記録される、ことを特徴とする請求項２または３に記載のタイミング制御回路。
【請求項５】
前記第１の周期（＝Ｔ１）の第１のクロック信号と、前記活性化信号と、前記レジスタからの前記第１の選択信号（値＝ｍ）とを入力し、前記活性化信号が活性化された時点における前記第１のクロック信号の有効エッジから、ｍ・Ｔ１の遅延量にて、疎調タイミング信号を出力する前記疎調遅延回路と、
前記第２の周期（＝Ｔ２）を有し位相がＴ２／Ｌ（ただし、Ｌは２以上の所定の整数）で離間しているＬ個の第２のクロック信号からなる前記第２のクロック信号群と、前記疎調遅延回路から出力される前記疎調タイミング信号と、前記レジスタからの前記第１の選択信号（値＝ｍ）、及び、前記レジスタからの第２の選択信号（値＝ｎ）と、を入力とし、
前記第２のクロック信号群の中から選択し、
前記Ｌ相の微調クロック群を生成し、
前記微調タイミング信号を出力する前記微調遅延回路と、
を備えている、ことを特徴とする請求項３記載のタイミング制御回路。
【請求項６】
前記疎調遅延回路は、
入力されるシフトクロックに応答して固定値を順次後方に転送するシフトレジスタと、
前記第１のクロック信号と前記活性化信号を入力し、前記活性化信号が活性状態のとき、前記第１のクロック信号を伝達出力し、前記活性化信号が非活性状態のとき、前記第１のクロック信号をマスクするゲート回路と、
を備え、
前記ゲート回路から出力されるクロック信号が、前記シフトクロックのシフトクロックとして用いられ、
前記ゲート回路からのクロック信号が入力端に共通に接続され、出力端が１つのノードに共通に接続され、前記レジスタからの前記第１の選択信号に対応して設けられた複数のスイッチを備え、
前記複数のスイッチのうち、前記レジスタからの前記第１の選択信号の値ｍに対応して選択されたスイッチは、前記シフトレジスタの出力に基づき、前記シフトレジスタの前記前記第１の選択信号に対応するｍ段まで前記固定値がシフトされた時点でオンとされ、
前記活性化信号が活性化された時点における前記第１のクロック信号の有効エッジから、前記第１の選択信号で選択されたｍサイクル後に、前記ゲート回路からのクロック信号を前記ノードに出力し、前記疎調タイミング信号を出力する、ことを特徴とする請求項５記載のタイミング制御回路。
【請求項７】
前記疎調遅延回路は、
前記第１の選択信号に対応するスイッチを、前記第１の選択信号が活性化されているとき、前記シフトレジスタの出力に基づき、前記シフトレジスタの前記第１の選択信号の値ｍに対応するｍ段まで前記固定値がシフトされた時点でオフからオンに設定し、
前記シフトレジスタにおいて前記ｍ＋１段まで前記固定値がシフトされた時点で、オンからオフに設定し、
前記第１の選択信号が非活性化状態のとき、オフとする回路を備えている、ことを特徴とする請求項６記載のタイミング制御回路。
【請求項８】
前記疎調遅延回路は、
前記複数のスイッチの出力端が共通に接続される前記ノードの信号をバッファして前記疎調タイミング信号を出力するバッファ回路を備え、
前記バッファ回路は、前記ノードの信号を入力する反転回路を備え、前記反転回路の出力が第１の論理値のとき、前記ノードを第２の論理値に対応する電位の端子に接続するスイッチを備えている、ことを特徴とする請求項６又は７記載のタイミング制御回路。
【請求項９】
前記疎調遅延回路において、前記シフトレジスタには、前記ゲート回路から出力されるクロック信号を反転した信号が、前記シフトクロックとして用いられる、ことを特徴とする請求項６記載のタイミング制御回路。
【請求項１０】
前記微調遅延回路は、
前記第２のクロック信号群を入力し、前記第２のクロック信号群のうち、前記活性化信号が活性状態のときに入力される前記第１のクロック信号の有効エッジと同時又は直後に遷移する有効エッジを持つ前記１つの前記第２のクロック信号を前記第２のクロック信号群から検出するエッジ検出回路と、
前記エッジ検出回路からの検出信号を受け、前記第１の選択信号（値ｍ）に基づき、前記活性化信号の活性化されたタイミングにおける前記第１のクロック信号の有効エッジからｍサイクル目に前記疎調タイミング信号と同一タイミングの有効エッジを持つ前記２つ目の前記第２のクロック信号を前記第２のクロック信号群から選択し、前記第２のクロック信号群から選択された前記２つ目の第２のクロック信号が前記Ｌ相の微調クロック群におけるＬ相クロックの第１相クロックに位置するように位相選択信号を生成し、前記位相選択信号に基づき、前記第２のクロック信号群を並び替えて、Ｌ相の微調クロック群を生成する位相選択回路と、
前記微調クロック群に基づき（Ｔ２／Ｌ）毎に互いに異なる位相で、前記疎調タイミング信号をサンプルして得た信号から、（Ｔ２／Ｌ）のｎ倍の遅延に対応する信号を選択して前記微調タイミング信号として出力する遅延生成回路と、
を備えている、ことを特徴とする請求項３又は５記載のタイミング制御回路。
【請求項１１】
前記微調遅延回路において、前記エッジ検出回路は、
前記第２のクロック信号群を前記活性化信号が活性状態のときに入力される前記第１のクロック信号でサンプルする複数のフリップフロップと、
前記複数のフリップフロップに対応して設けられ、隣接フリップフロップの出力同士の一致を検出する、複数の一致検出回路と、
前記一致検出回路と隣の一致検出回路の出力とを受け、前記一致検出回路が一致を示し、且つ、前記隣の一致検出回路が不一致を示しているとき、活性化した検出信号を出力するゲート回路と、
を備えている、ことを特徴とする請求項１０記載のタイミング制御回路。
【請求項１２】
前記微調遅延回路において、前記位相選択回路は、
前記エッジ検出回路からの検出信号を受け、前記第１の選択信号（値ｍ）とに基づき、前記活性化信号の活性化されたタイミングにおける前記第１のクロック信号の有効エッジからｍサイクル目に、前記疎調タイミング信号と同一タイミングの有効エッジを持つ前記２つ目の第２のクロック信号を前記第２のクロック信号群から選択し、前記選択された前記２つ目の第２のクロック信号が、前記Ｌ相の微調クロック群におけるＬ相クロックの第１相クロックとなるように位相選択信号を生成する位相演算回路と、
前記第２のクロック信号群の中から、前記位相選択信号に基づき、第１乃至第Ｌ相のクロック信号をそれぞれ選択する第１乃至第Ｌのセレクタと、
を備えている、ことを特徴とする請求項１０記載のタイミング制御回路。
【請求項１３】
前記微調遅延回路において、前記遅延生成回路は、
前記疎調タイミング信号を共通に入力し、入力した前記疎調タイミング信号を前記微調クロック群のそれぞれのクロック信号でサンプルするフリップフロップ群と、
前記フリップフロップ群の出力のうち前記レジスタからの前記第２の選択信号の値ｎに対応するフリップフロップ群の出力を前記微調タイミング信号として出力する選択回路と、
を備えている、ことを特徴とする請求項１０記載のタイミング制御回路。
【請求項１４】
前記微調遅延回路において、前記遅延生成回路は、
前記フリップフロップ群のそれぞれの出力を入力し、それぞれ前記微調クロック群の各クロック信号でサンプルする別のフリップフロップ群を備え、
前記選択回路は、前記フリップフロップ群と前記別のフリップフロップ群の出力のうち前記レジスタからの前記第２の選択信号の値ｎに対応するフリップフロップの出力を前記微調タイミング信号として出力する、ことを特徴とする請求項１３記載のタイミング制御回路。
【請求項１５】
前記微調遅延回路の前記エッジ検出回路において、
前記一致検出回路の１つは、対応するフリップフロップの出力信号と、隣接するフリップフロップの出力の反転信号とを入力する、ことを特徴とする請求項１１記載のタイミング制御回路。
【請求項１６】
前記微調遅延回路の前記位相選択回路において、
前記第１乃至第Ｌのセレクタの各第１の入力には、前記第２のクロック信号群の第１乃至第Ｌ相のクロック信号がそれぞれ入力され、
前記第１乃至第Ｌのセレクタの各第２の入力は、前記第２のクロック信号群の第２乃至第Ｌ相、第１相のクロック信号が入力され、
以下、前記第１乃至第Ｌのセレクタの各第Ｌの入力には、前記第２のクロック信号群の第Ｌ、第１乃至第Ｌ−１相のクロック信号が入力され、
前記第１乃至第Ｌのセレクタは、前記位相選択信号に基づき、第１乃至第Ｌの入力の１つを選択して出力する、ことを特徴とする請求項１２記載のタイミング制御回路。
【請求項１７】
請求項１乃至１６のいずれか一に記載のタイミング制御回路を有し、チップ内部のタイミングを制御する半導体記憶装置。
【請求項１８】
請求項１７に記載の半導体記憶装置において、半導体記憶装置はＤＲＡＭ（ダイナミックランダムアクセスメモリ）であり、
前記タイミング制御回路で発生したタイミングを、
ビット線イコライズの解除、
ワード線の活性化、
センスアンプの活性化、
列選択線の活性化、
メインアンプの活性化のうちの少なくとも一つに用いることを特徴とする半導体記憶装置。
【請求項１９】
チップ内部のタイミングを制御する回路として、
請求項１乃至１６のいずれか一に記載のタイミング制御回路を有する半導体装置。
【請求項２０】
第１の周期の第１のクロック信号と、活性化信号と、遅延を設定する第１の選択信号（値＝ｍ）とを入力し、前記活性化信号が活性化された時点における前記第１のクロック信号の有効エッジから、ｍ・（前記第１の周期）の遅延量にて第１のタイミング信号を出力し、
第２の周期を有し位相が（第２の周期／Ｌ）（ただし、Ｌは２以上の所定の整数）で離間しているＬ個の第２のクロック信号からなる第２のクロック信号群と、前記第１の遅延ユニットから出力される前記第１のタイミング信号と、前記第１の選択信号（値＝ｍ）、及び、遅延を設定する第２の選択信号（値＝ｎ）と、を入力とし、前記活性化信号の活性化されたタイミングでの前記第１のクロック信号の有効エッジと同時または直後に位置する有効エッジを持つ１つの前記第２のクロック信号を第２のクロック信号群の中から検出した結果に基づき、前記第１のクロック信号の有効エッジからｍサイクル目に前記第１のタイミング信号の有効エッジと同一タイミングの有効エッジを持つ２つ目の前記第２のクロック信号を前記第２のクロック信号群の中から選択し、
前記第２のクロック信号群の中から選択された前記２つ目の前記第２のクロック信号がＬ相の微調クロック信号群におけるＬ相クロック信号の第１相クロック信号に位置するように、前記第２のクロック信号群を並び替えることでＬ相の微調クロック群を生成し、
前記生成されたＬ相の微調クロック群に基づき、前記第１のタイミング信号の有効エッジから、ｎ・（第２の周期／Ｌ）の遅延量の第２のタイミング信号を出力する、ことを特徴とするタイミング生成方法。
【請求項２１】
前記第２のクロック信号群から選択された前記１つの前記第２のクロック信号が、前記第２のクロック信号群から検出された前記２つ目の前記第２のクロック信号と同一である、請求項３又は５記載のタイミング制御回路。
【請求項２２】
前記第２のクロック信号群から選択された前記１つの前記第２のクロック信号が、前記第２のクロック信号群から検出された前記２つ目の前記第２のクロック信号と同一である、請求項２０記載のタイミング生成方法。