【手続補正書】
【提出日】平成23年5月31日(2011.5.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のデータ線と、
第２のデータ線と、
第３のデータ線と、
第１のワード線と、
第２のワード線と、
第１の電源線と、
第２の電源線と、
Ｐチャネル型である第１のトランジスタ及びＮチャネル型である第２のトランジスタを有する第１のインバータ回路と、
Ｐチャネル型である第３のトランジスタ及びＮチャネル型である第４のトランジスタを有する第２のインバータ回路と、
ゲートが前記第１のワード線に電気的に接続され、ソース及びドレインの一方が前記第１のデータ線に電気的に接続され、ソース及びドレインの他方が前記第１のインバータ回路の出力端子に電気的に接続された第５のトランジスタと、
ゲートが前記第１のワード線に電気的に接続され、ソース及びドレインの一方が前記第２のインバータ回路の出力端子に電気的に接続され、ソース及びドレインの他方が前記第２のデータ線に電気的に接続された第６のトランジスタと、
ゲートが前記第１のインバータ回路の入力端子及び前記第２のインバータ回路の出力端子に電気的に接続され、ソース及びドレインの一方が前記第２の電源線に電気的に接続された第７のトランジスタと、
ゲートが前記第２のワード線に電気的に接続され、ソース及びドレインの一方が前記第７のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が前記第３のデータ線に電気的に接続された第８のトランジスタと、を有し、
前記第１のインバータ回路は、入力端子が前記第２のインバータ回路の出力端子に電気的に接続され、出力端子が前記第２のインバータ回路の入力端子に電気的に接続され、第１の電位供給端子が前記第１の電源線に電気的に接続され、第２の電位供給端子が前記第２の電源線に電気的に接続され、
前記第２のインバータ回路は、第１の電位供給端子が前記第１の電源線に電気的に接続され、第２の電位供給端子が前記第２の電源線に電気的に接続され、
前記第３のトランジスタのしきい値電圧の絶対値は、前記第１のトランジスタのしきい値電圧の絶対値より小さいことを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
抵抗素子と、
容量素子と
ゲートが前記抵抗素子を介して前記第１の電源線、且つ前記容量素子を介して前記第２の電源線に電気的に接続され、ソース及びドレインの一方が前記第１のワード線に電気的に接続され、ソース及びドレインの他方が前記第２の電源線に電気的に接続された第９のトランジスタと、を有することを特徴とする半導体記憶装置。
【請求項３】
第１のデータ線と、
第２のデータ線と、
第３のデータ線と、
第１のワード線と、
第２のワード線と、
第１の電源線と、
第２の電源線と、
Ｐチャネル型である第１のトランジスタ及びＮチャネル型である第２のトランジスタを有する第１のインバータ回路と、
Ｐチャネル型である第３のトランジスタ及びＮチャネル型である第４のトランジスタを有する第２のインバータ回路と、
ゲートが前記第１のワード線に電気的に接続され、ソース及びドレインの一方が前記第１のデータ線に電気的に接続され、ソース及びドレインの他方が前記第１のインバータ回路の出力端子に電気的に接続された第５のトランジスタと、
ゲートが前記第１のワード線に電気的に接続され、ソース及びドレインの一方が前記第２のインバータ回路の出力端子に電気的に接続され、ソース及びドレインの他方が前記第２のデータ線に電気的に接続された第６のトランジスタと、
ゲートが前記第１のインバータ回路の入力端子及び前記第２のインバータ回路の出力端子に電気的に接続され、ソース及びドレインの一方が前記第１の電源線に電気的に接続された第７のトランジスタと、
ゲートが前記第２のワード線に電気的に接続され、ソース及びドレインの一方が前記第７のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が前記第３のデータ線に電気的に接続された第８のトランジスタと、を有し、
前記第１のインバータ回路は、入力端子が前記第２のインバータ回路の出力端子に電気的に接続され、出力端子が前記第２のインバータ回路の入力端子に電気的に接続され、第１の電位供給端子が前記第１の電源線に電気的に接続され、第２の電位供給端子が前記第２の電源線に電気的に接続され、
前記第２のインバータ回路は、第１の電位供給端子が前記第１の電源線に電気的に接続され、第２の電位供給端子が前記第２の電源線に電気的に接続され、
前記第３のトランジスタのしきい値電圧の絶対値は、前記第１のトランジスタのしきい値電圧の絶対値より小さいことを特徴とする半導体記憶装置。
【請求項４】
請求項３において、
抵抗素子と、
容量素子と
ゲートが前記抵抗素子を介して前記第１の電源線、且つ前記容量素子を介して前記第２の電源線に電気的に接続され、ソース及びドレインの一方が前記第１のワード線に電気的に接続され、ソース及びドレインの他方が前記第１の電源線に電気的に接続された第９のトランジスタと、を有することを特徴とする半導体記憶装置。
【請求項５】
第１のデータ線と、
第２のデータ線と、
ワード線と、
第１の電源線と、
第２の電源線と、
Ｐチャネル型である第１のトランジスタ及びＮチャネル型である第２のトランジスタを有する第１のインバータ回路と、
Ｐチャネル型である第３のトランジスタ及びＮチャネル型である第４のトランジスタを有する第２のインバータ回路と、
ゲートが前記ワード線に電気的に接続され、ソース及びドレインの一方が前記第１のデータ線に電気的に接続され、ソース及びドレインの他方が前記第１のインバータ回路の出力端子に電気的に接続された第５のトランジスタと、
ゲートが前記ワード線に電気的に接続され、ソース及びドレインの一方が前記第２のインバータ回路の出力端子に電気的に接続され、ソース及びドレインの他方が前記第２のデータ線に電気的に接続された第６のトランジスタと、を有し、
前記第１のインバータ回路は、入力端子が前記第２のインバータ回路の出力端子に電気的に接続され、出力端子が前記第２のインバータ回路の入力端子に電気的に接続され、第１の電位供給端子が前記第１の電源線に電気的に接続され、第２の電位供給端子が前記第２の電源線に電気的に接続され、
前記第２のインバータ回路は、第１の電位供給端子が前記第１の電源線に電気的に接続され、第２の電位供給端子が前記第２の電源線に電気的に接続され、
前記第３のトランジスタのしきい値電圧の絶対値は、前記第１のトランジスタのしきい値電圧の絶対値より小さいことを特徴とする半導体記憶装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記第２のトランジスタのしきい値電圧の絶対値は、前記第４のトランジスタのしきい値電圧の絶対値より小さいことを特徴とする半導体記憶装置。
【請求項７】
請求項１乃至請求項６のいずれか一において、
前記第１のトランジスタにおける半導体層の膜厚は、前記第１のトランジスタのチャネル長の１／４以上１／２以下であり、
前記第３のトランジスタにおける半導体層の膜厚は、前記第３のトランジスタのチャネル長の１／２以上であることを特徴とする半導体記憶装置。
【請求項８】
請求項１乃至請求項６のいずれか一において、
前記第３のトランジスタのゲート絶縁膜は、前記第１のトランジスタのゲート絶縁膜よりも薄いことを特徴とする半導体記憶装置。
【請求項９】
請求項１乃至請求項８において、
前記第２のトランジスタにおける半導体層の膜厚は、前記第２のトランジスタのチャネル長の１／２以上であり、
前記第４のトランジスタにおける半導体層の膜厚は、前記第４のトランジスタのチャネル長の１／４以上１／２以下であることを特徴とする半導体記憶装置。
【請求項１０】
請求項１乃至請求項８のいずれか一において、
前記第２のトランジスタのゲート絶縁膜は、前記第４のトランジスタのゲート絶縁膜よりも薄いことを特徴とする半導体記憶装置。
【請求項１１】
請求項１乃至請求項１０のいずれか一において、
前記第１のトランジスタ乃至前記第４のトランジスタのいずれかは、該トランジスタのしきい値電圧を制御するための電圧が入力される基板端子を有することを特徴とする半導体記憶装置。
【請求項１２】
請求項１乃至請求項１１のいずれか一に記載の半導体記憶装置を有する第１の記憶装置と、
演算部を有するＣＰＵと、
第２の記憶装置と、を有し、
前記第２の記憶装置は、主となる記憶装置であり、
前記第１の記憶装置は、副となる記憶装置であることを特徴とする半導体装置。