【手続補正書】
【提出日】平成23年1月31日(2011.1.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のデータ又は第２のデータを記憶する複数の第１メモリセル、前記第１のデータを記憶する複数の第１ダミーセル、及び前記第２のデータを記憶する複数の第２ダミーセルに接続される複数の第１データ線と、
前記第１のデータ又は前記第２のデータを記憶する複数の第２メモリセル、前記第１のデータを記憶する複数の第３ダミーセル、及び前記第２のデータを記憶する複数の第４ダミーセルに接続される複数の第２データ線と、
前記複数の第１データ線と複数の第１スイッチを介して接続される第１共通データ線と、
前記複数の第２データ線と複数の第２スイッチを介して接続される第２共通データ線と、
前記第１共通データ線及び前記第２共通データ線と接続され、前記第１共通データ線と前記第２共通データ線の間の電位差を増幅する読み出し回路と、を有し、
前記複数の第１メモリセルのうち選択された一つからデータを読み出す際に、前記複数の第３ダミーセルのうち一つ、前記複数の第４ダミーセルのうち一つ、前記複数の第１スイッチのうち選択された前記第１メモリセルに接続される一つ、及び前記複数の第２スイッチのうち選択された前記第３ダミーセル及び選択された前記第４ダミーセルに接続される二つが選択され、
前記複数の第２メモリセルのうち選択された一つからデータを読み出す際に、前記複数の第１ダミーセルのうち一つ、前記複数の第２ダミーセルのうち一つ、前記複数の第２スイッチのうち選択された前記第２メモリセルに接続される一つ、及び前記複数の第１スイッチのうち選択された前記第１ダミーセル及び選択された前記第２ダミーセルに接続される二つが選択されることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記読み出し回路は読み出しデータ線と接続され、
前記読み出し回路は、前記複数の第１メモリセルのうち選択された一つまたは前記複数の第２メモリセルのうち選択された一つからデータを読み出す際に、前記読み出しデータ線を、前記複数の第１メモリセルのうち選択された一つまたは前記複数の第２メモリセルのうち選択された一つから読み出されるデータに対応する電位に駆動することを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記複数の第１スイッチと前記複数の第２スイッチは、同数であることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記複数の第１データ線及び前記複数の第２データ線と交差する複数のワード線を有し、
前記複数の第１データ線には、前記複数の第１ダミーセルと接続される第１ダミーデータ線及び前記複数の第２ダミーセルと接続される第２ダミーデータ線が含まれ、
前記複数の第２データ線には、前記複数の第３ダミーセルと接続される第３ダミーデータ線及び前記複数の第４ダミーセルと接続される第４ダミーデータ線が含まれ、
前記複数のワード線のそれぞれは、前記複数の第１ダミーセルのうち一つ、前記複数の第２ダミーセルのうち一つ、前記複数の第３ダミーセルのうち一つ、前記複数の第４ダミーセルのうち一つ、前記複数の第１メモリセルのうち少なくとも一つ、及び前記複数の第２メモリセルのうち少なくとも一つと接続されることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記読み出し回路は、前記第１共通データ線と接続される第１カレントミラー回路、前記第２共通データ線と接続される第２カレントミラー回路、前記第１カレントミラー回路と接続される第１センスデータ線、前記第２カレントミラー回路と接続される第２センスデータ線、及び前記第１センスデータ線と前記第２センスデータ線の間の電位差を比較するセンスアンプを有することを特徴とする半導体装置。
【請求項６】
第１のデータ又は第２のデータを記憶する複数の第１メモリセル及び前記第１のデータを記憶する複数の第１ダミーセルに接続される複数の第１データ線と、
前記第１のデータ又は前記第２のデータを記憶する複数の第２メモリセル及び前記第１のデータを記憶する複数の第２ダミーセルに接続される複数の第２データ線と、
前記第１のデータ又は前記第２のデータを記憶する複数の第３メモリセル及び前記第２のデータを記憶する複数の第３ダミーセルに接続される複数の第３データ線と、
前記第１のデータ又は前記第２のデータを記憶する複数の第４メモリセル及び前記第２のデータを記憶する複数の第４ダミーセルに接続される複数の第４データ線と、
前記複数の第１データ線と複数の第１スイッチを介して接続される第１共通データ線と、
前記複数の第２データ線と複数の第２スイッチを介して接続される第２共通データ線と、
前記複数の第３データ線と複数の第３スイッチを介して接続される第３共通データ線と、
前記複数の第４データ線と複数の第４スイッチを介して接続される第４共通データ線と。
前記第１共通データ線と前記第３共通データ線とを接続する第５スイッチと、
前記第２共通データ線と前記第４共通データ線とを接続する第６スイッチと、
前記第１共通データ線及び前記第２共通データ線と接続され、前記第１共通データ線と前記第２共通データ線の間の電位差を増幅する第１読み出し回路と、
前記第３共通データ線及び前記第４共通データ線と接続され、前記第３共通データ線と前記第４共通データ線の間の電位差を増幅する第２読み出し回路と、を有し、
前記複数の第１メモリセルのうち選択された一つ及び前記複数の第３メモリセルのうち選択された一つからデータを読み出す際に、前記複数の第２ダミーセルのうち一つ、前記複数の第４ダミーセルのうち一つ、前記複数の第１スイッチのうち選択された前記第１メモリセルに接続される一つ、前記複数の第２スイッチのうち選択された前記第２ダミーセルに接続される一つ、前記複数の第３スイッチのうち選択された前記第３メモリセルに接続される一つ、前記複数の第４スイッチのうち選択された前記第４ダミーセルに接続される一つ、及び前記第６スイッチが選択され、
前記複数の第２メモリセルのうち選択された一つ及び前記複数の第４メモリセルのうち選択された一つからデータを読み出す際に、前記複数の第１ダミーセルのうち一つ、前記複数の第３ダミーセルのうち一つ、前記複数の第１スイッチのうち選択された前記第１ダミーセルに接続される一つ、前記複数の第２スイッチのうち選択された前記第２メモリセルに接続される一つ、前記複数の第３スイッチのうち選択された前記第３ダミーセルに接続される一つ、前記複数の第４スイッチのうち選択された前記第４メモリセルに接続される一つ、及び前記第５スイッチが選択されることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１読み出し回路は、第１読み出しデータ線と接続され、
前記第２読み出し回路は、第２読み出しデータ線と接続されることを特徴とする半導体装置。
【請求項８】
請求項６記載の半導体装置において、
前記複数の第１スイッチ、前記複数の第２スイッチ、前記複数の第３スイッチ、及び前記複数の第４スイッチは、それぞれ同数であることを特徴とする半導体装置。
【請求項９】
請求項６記載の半導体装置において、
前記複数の第１データ線、前記複数の第２データ線、前記複数の第３データ線、及び前記複数の第４データ線と交差する複数のワード線と、
前記複数の第１データ線には、前記複数の第１ダミーセルと接続される第１ダミーデータ線が含まれ、
前記複数の第２データ線には、前記複数の第２ダミーセルと接続される第２ダミーデータ線が含まれ、
前記複数の第３データ線には、前記複数の第３ダミーセルと接続される第３ダミーデータ線が含まれ、
前記複数の第４データ線には、前記複数の第４ダミーセルと接続される第４ダミーデータ線が含まれ、
前記複数のワード線のそれぞれは、前記複数の第１メモリセルのうち少なくとも一つ、前記複数の第２メモリセルのうち少なくとも一つ、前記複数の第３メモリセルのうち少なくとも一つ、前記複数の第４メモリセルのうち少なくとも一つ、前記複数の第１ダミーセルのうち一つ、前記複数の第２ダミーセルのうち一つ、前記複数の第３ダミーセルのうち一つ、及び前記複数の第４ダミーセルのうち一つと接続されることを特徴とする半導体装置。
【請求項１０】
請求項６記載の半導体装置において、
前記第１読み出し回路は、前記第１共通データ線と接続される第１カレントミラー回路、前記第２共通データ線と接続される第２カレントミラー回路、前記第１カレントミラー回路と接続される第１センスデータ線、前記第２カレントミラー回路と接続される第２センスデータ線、及び前記第１センスデータ線と前記第２センスデータ線の間の電位差を比較する第１センスアンプ回路を有し、
前記第２読み出し回路は、前記第３共通データ線と接続される第３カレントミラー回路、前記第４共通データ線と接続される第４カレントミラー回路、前記第１カレントミラー回路と接続される第３センスデータ線、前記第４カレントミラー回路と接続される第４センスデータ線、及び前記第３センスデータ線と前記第４センスデータ線の間の電位差を比較する第２センスアンプ回路を有することを特徴とする半導体装置。
【請求項１１】
メモリセルから情報を読み出す際に、メモリセル、第１ダミーセル、第２ダミーセルを選択することを特徴とする半導体装置。