【手続補正書】
【提出日】平成23年10月24日(2011.10.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
外部クロックに対して異なる遅延量を有する複数のクロックを生成して出力するクロック生成回路であって、
前記外部クロックを第１の遅延素子を通すことにより遅延させ、前記外部クロックに対して前記第１の遅延素子の伝播遅延量に依存した第１の遅延量を有した第１のクロックを生成して出力する第１の生成部と、
前記外部クロックを第２の遅延素子を通すことにより遅延させ、前記外部クロックに対して前記第２の遅延素子の伝播遅延量に依存した第２の遅延量を有した第２のクロックを生成して出力する第２の生成部と、
前記第１の遅延素子の伝播遅延量に対する相関がありかつ前記第２の遅延素子の伝播遅延量に対する相関がある伝播遅延量をそれぞれ有する複数の第３の遅延素子を用いて、前記複数の第３の遅延素子の伝播遅延量の合計が前記外部クロックの周期に依存した目標値になるように、前記第３の遅延素子を制御するための制御信号を生成し、前記制御信号を用いて、前記第１の遅延素子の伝播遅延量、前記第２の遅延素子の伝播遅延量、及び前記第３の遅延素子の伝播遅延量を制御する制御部と、
を備えたことを特徴とするクロック生成回路。
【請求項２】
前記第１のクロック及び前記第２のクロックは、ノンオーバーラップ期間を有する
ことを特徴とする請求項１に記載のクロック生成回路。
【請求項３】
前記制御部は、
前記複数の第３の遅延素子を含んでおり、前記外部クロックを前記複数の第３の遅延素子を通すことにより遅延させ、前記外部クロックに対して前記複数の第３の遅延素子の伝播遅延量の合計に依存した第３の遅延量を有した第３のクロックを生成するクロック生成部と、
前記クロック生成部により生成された前記第３のクロックの位相と前記外部クロックの位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、
前記位相誤差信号に応じて、前記複数の第３の遅延素子の伝播遅延量の合計が前記目標値になるように、前記制御信号を生成し、前記制御信号を前記第１の遅延素子、前記第２の遅延素子、及び前記複数の第３の遅延素子のそれぞれへ供給することにより、前記第１の遅延素子の伝播遅延量、前記第２の遅延素子の伝播遅延量、及び前記第３の遅延素子の伝播遅延量のそれぞれが前記外部クロックの周期に応じて一定になるように制御する遅延制御部と、
を含むことを特徴とする請求項１又は２に記載のクロック生成回路。
【請求項４】
前記制御部は、
前記複数の第３の遅延素子を含んでおり、前記複数の第３の遅延素子を用いて、前記複数の第３の遅延素子の伝播遅延量の合計に依存した周波数で発振することにより、第４のクロックを生成する発振部と、
前記第４のクロックを分周して分周クロックを生成する分周部と、
前記分周部から受けた前記分周クロックの位相と前記外部クロックの位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、
前記位相誤差信号に応じて、前記分周クロックの位相と前記外部クロックの位相とが等しくなるように、前記制御信号を生成し、前記制御信号を前記第１の遅延素子、前記第２の遅延素子、及び前記発振部のそれぞれへ供給することにより、前記第１の遅延素子の伝播遅延量、前記第２の遅延素子の伝播遅延量、及び前記第３の遅延素子の伝播遅延量のそれぞれが前記外部クロックの周期に応じて一定になるように制御する遅延制御部と、
を含む
ことを特徴とする請求項１又は２に記載のクロック生成回路。
【請求項５】
前記第１の遅延素子、前記第２の遅延素子、及び前記第３の遅延素子は、互いに同じ前記制御信号を受けて、受けた前記制御信号に応じて互いに相関のある伝播遅延量を有するように制御される
ことを特徴とする請求項１から４のいずれか１項に記載のクロック生成回路。
【請求項６】
前記第１の遅延素子及び前記第２の遅延素子、及び前記第３の遅延素子は、互いに同じ構造を有している
ことを特徴とする請求項１から５のいずれか１項に記載のクロック生成回路。
【請求項７】
外部クロックに対してノンオーバーラップ期間を有する複数のクロックを生成して出力するクロック生成回路であって、
第１の遅延素子を含んでおり、前記外部クロックを前記第１の遅延素子を通すことにより遅延させ、前記外部クロックに対して前記第１の遅延素子の伝播遅延量に依存した第１の遅延量を有した第１のクロックを生成して出力する第１の生成部と、
第２の遅延素子を含んでおり、前記外部クロックを前記第２の遅延素子を通すことにより遅延させ、前記外部クロックに対して前記第２の遅延素子の伝播遅延量に依存した第２の遅延量を有した第２のクロックを生成して出力する第２の生成部と、
複数の第３の遅延素子を含んでおり、前記外部クロックを前記複数の第３の遅延素子を通すことにより遅延させ、前記複数の第３の遅延素子の伝播遅延量の合計が前記外部クロックの周期に依存した目標値になるように、前記第３の遅延素子を制御するための制御信号を生成し、前記制御信号を前記第１の遅延素子、前記第２の遅延素子、及び前記複数の第３の遅延素子のそれぞれへ供給することにより、前記第１の遅延素子の伝播遅延量、前記第２の遅延素子の伝播遅延量、及び前記第３の遅延素子の伝播遅延量を制御する制御部と、
を備えたことを特徴とするクロック生成回路。
【請求項８】
外部クロックに対してノンオーバーラップ期間を有する複数のクロックを生成して出力するクロック生成回路であって、
第１の遅延素子を含んでおり、前記外部クロックを前記第１の遅延素子を通すことにより遅延させ、前記外部クロックに対して前記第１の遅延素子の伝播遅延量に依存した第１の遅延量を有した第１のクロックを生成して出力する第１の生成部と、
第２の遅延素子を含んでおり、前記外部クロックを前記第２の遅延素子を通すことにより遅延させ、前記外部クロックに対して前記第２の遅延素子の伝播遅延量に依存した第２の遅延量を有した第２のクロックを生成して出力する第２の生成部と、
複数の第３の遅延素子を含んでおり、前記複数の第３の遅延素子の伝播遅延量の合計に依存した周波数で発振して第３のクロックを生成し、生成した前記第３のクロックを分周した分周クロックの位相と前記外部クロックの位相とを比較することにより、前記複数の第３の遅延素子の伝播遅延量の合計が前記外部クロックの周期に依存した目標値になるように、前記第３の遅延素子を制御するための制御信号を生成し、前記制御信号を前記第１の遅延素子、前記第２の遅延素子、及び前記複数の第３の遅延素子のそれぞれへ供給することにより、前記第１の遅延素子の伝播遅延量、前記第２の遅延素子の伝播遅延量、及び前記第３の遅延素子の伝播遅延量を制御する制御部と、
を備えたことを特徴とするクロック生成回路。
【請求項９】
請求項１から８のいずれか１項に記載のクロック生成回路と、
前記クロック生成回路から出力された前記第１のクロック及び前記第２のクロックを用いて動作するＡＤコンバータと、
を備えたことを特徴とする集積回路。
【請求項１０】
外部クロックに対して異なる遅延量を有する第１のクロックおよび第２のクロックを生成して出力するクロック生成回路と、前記第１のクロックおよび前記第２のクロックに応じて動作する画素アレイとを備える撮像センサであって、
前記外部クロックを第１の遅延素子を通すことにより遅延させ、前記外部クロックに対して前記第１の遅延素子の伝播遅延量に依存した第１の遅延量を有した前記第１のクロックを生成して出力する第１の生成部と、
前記外部クロックを第２の遅延素子を通すことにより遅延させ、前記外部クロックに対して前記第２の遅延素子の伝播遅延量に依存した第２の遅延量を有した前記第２のクロックを生成して出力する第２の生成部と、
前記第１の遅延素子の伝播遅延量に対する相関がありかつ前記第２の遅延素子の伝播遅延量に対する相関がある伝播遅延量をそれぞれ有する複数の第３の遅延素子を用いて、前記複数の第３の遅延素子の伝播遅延量の合計が前記外部クロックの周期に依存した目標値になるように、前記第３の遅延素子を制御するための制御信号を生成し、前記制御信号を用いて、前記第１の遅延素子の伝播遅延量、前記第２の遅延素子の伝播遅延量、及び前記第３の遅延素子の伝播遅延量を制御する制御部と、
を備えたことを特徴とする撮像センサ。
【請求項１１】
前記第１のクロック及び前記第２のクロックは、ノンオーバーラップ期間を有することを特徴とする請求項１０に記載の撮像センサ。
【請求項１２】
前記制御部は、
前記複数の第３の遅延素子を含んでおり、前記外部クロックを前記複数の第３の遅延素子を通すことにより遅延させ、前記外部クロックに対して前記複数の第３の遅延素子の伝播遅延量の合計に依存した第３の遅延量を有した第３のクロックを生成するクロック生成部と、
前記クロック生成部により生成された前記第３のクロックの位相と前記外部クロックの位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、
前記位相誤差信号に応じて、前記複数の第３の遅延素子の伝播遅延量の合計が前記目標値になるように、前記制御信号を生成し、前記制御信号を前記第１の遅延素子、前記第２の遅延素子、及び前記複数の第３の遅延素子のそれぞれへ供給することにより、前記第１の遅延素子の伝播遅延量、前記第２の遅延素子の伝播遅延量、及び前記第３の遅延素子の伝播遅延量のそれぞれが前記外部クロックの周期に応じて一定になるように制御する遅延制御部と、
を含む
ことを特徴とする請求項１０又は１１に記載の撮像センサ。
【請求項１３】
前記制御部は、
前記複数の第３の遅延素子を含んでおり、前記複数の第３の遅延素子を用いて、前記複数の第３の遅延素子の伝播遅延量の合計に依存した周波数で発振することにより、第４のクロックを生成する発振部と、
前記第４のクロックを分周して分周クロックを生成する分周部と、
前記分周部から受けた前記分周クロックの位相と前記外部クロックの位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、
前記位相誤差信号に応じて、前記分周クロックの位相と前記外部クロックの位相とが等しくなるように、前記制御信号を生成し、前記制御信号を前記第１の遅延素子、前記第２の遅延素子、及び前記発振部のそれぞれへ供給することにより、前記第１の遅延素子の伝播遅延量、前記第２の遅延素子の伝播遅延量、及び前記第３の遅延素子の伝播遅延量のそれぞれが前記外部クロックの周期に応じて一定になるように制御する遅延制御部と、
を含む
ことを特徴とする請求項１０又は１１に記載の撮像センサ。
【請求項１４】
前記第１の遅延素子、前記第２の遅延素子、及び前記第３の遅延素子は、互いに同じ前記制御信号を受けて、受けた前記制御信号に応じて互いに相関のある伝播遅延量を有するように制御される
ことを特徴とする請求項１０から１３のいずれか１項に記載の撮像センサ。
【請求項１５】
前記第１の遅延素子及び前記第２の遅延素子、及び前記第３の遅延素子は、互いに同じ構造を有している
ことを特徴とする請求項１０から１４のいずれか１項に記載の撮像センサ。
【請求項１６】
前記第１のクロックおよび前記第２のクロックに応じて前記画素アレイからの信号の読み出し動作を制御する走査回路を更に備えることを特徴とする請求項１０から１５のいずれか１項に記載の撮像センサ。
【請求項１７】
前記第１のクロックおよび前記第２のクロックに応じて前記画素アレイからの信号をＡＤ変換するＡＤコンバータを更に備えることを特徴とする請求項１０から１５のいずれか１項に記載の撮像センサ。
【請求項１８】
外部クロックに対してノンオーバーラップ期間を有する第１のクロックおよび第２のクロックを生成して出力するクロック生成回路と、前記第１のクロックおよび前記第２のクロックに応じて動作する画素アレイとを備える撮像センサであって、
第１の遅延素子を含んでおり、前記外部クロックを前記第１の遅延素子を通すことにより遅延させ、前記外部クロックに対して前記第１の遅延素子の伝播遅延量に依存した第１の遅延量を有した前記第１のクロックを生成して出力する第１の生成部と、
第２の遅延素子を含んでおり、前記外部クロックを前記第２の遅延素子を通すことにより遅延させ、前記外部クロックに対して前記第２の遅延素子の伝播遅延量に依存した第２の遅延量を有した前記第２のクロックを生成して出力する第２の生成部と、
複数の第３の遅延素子を含んでおり、前記外部クロックを前記複数の第３の遅延素子を通すことにより遅延させ、前記複数の第３の遅延素子の伝播遅延量の合計が前記外部クロックの周期に依存した目標値になるように、前記第３の遅延素子を制御するための制御信号を生成し、前記制御信号を前記第１の遅延素子、前記第２の遅延素子、及び前記複数の第３の遅延素子のそれぞれへ供給することにより、前記第１の遅延素子の伝播遅延量、前記第２の遅延素子の伝播遅延量、及び前記第３の遅延素子の伝播遅延量を制御する制御部と、
を備えたことを特徴とする撮像センサ。
【請求項１９】
前記第１のクロックおよび前記第２のクロックに応じて前記画素アレイからの信号の読み出し動作を制御する走査回路を更に備えることを特徴とする請求項１８に記載の撮像センサ。
【請求項２０】
前記第１のクロックおよび前記第２のクロックに応じて前記画素アレイからの信号をＡＤ変換するＡＤコンバータを更に備えることを特徴とする請求項１８に記載の撮像センサ。
【請求項２１】
外部クロックに対してノンオーバーラップ期間を有する第１のクロックおよび第２のクロックを生成して出力するクロック生成回路と、前記第１のクロックおよび前記第２のクロックに応じて動作する画素アレイとを備える撮像センサであって、
第１の遅延素子を含んでおり、前記外部クロックを前記第１の遅延素子を通すことにより遅延させ、前記外部クロックに対して前記第１の遅延素子の伝播遅延量に依存した第１の遅延量を有した第１のクロックを生成して出力する第１の生成部と、
第２の遅延素子を含んでおり、前記外部クロックを前記第２の遅延素子を通すことにより遅延させ、前記外部クロックに対して前記第２の遅延素子の伝播遅延量に依存した第２の遅延量を有した第２のクロックを生成して出力する第２の生成部と、
複数の第３の遅延素子を含んでおり、前記複数の第３の遅延素子の伝播遅延量の合計に依存した周波数で発振して第３のクロックを生成し、生成した前記第３のクロックを分周した分周クロックの位相と前記外部クロックの位相とを比較することにより、前記複数の第３の遅延素子の伝播遅延量の合計が前記外部クロックの周期に依存した目標値になるように、前記第３の遅延素子を制御するための制御信号を生成し、前記制御信号を前記第１の遅延素子、前記第２の遅延素子、及び前記複数の第３の遅延素子のそれぞれへ供給することにより、前記第１の遅延素子の伝播遅延量、前記第２の遅延素子の伝播遅延量、及び前記第３の遅延素子の伝播遅延量を制御する制御部と、
を備えたことを特徴とする撮像センサ。
【請求項２２】
前記第１のクロックおよび前記第２のクロックに応じて前記画素アレイからの信号の読み出し動作を制御する走査回路を更に備えることを特徴とする請求項２１に記載の撮像センサ。
【請求項２３】
前記第１のクロックおよび前記第２のクロックに応じて前記画素アレイからの信号をＡＤ変換するＡＤコンバータを更に備えることを特徴とする請求項２１に記載の撮像センサ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】クロック生成回路、集積回路及び撮像センサ
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は、クロック生成回路、集積回路及び撮像センサに関する。