【手続補正書】
【提出日】平成21年11月5日(2009.11.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
境界しきい値電圧に関して１グループのメモリセルを並行してプログラムする方法であって、
（ａ）前記グループのメモリセルにプログラミングパルスを加えるステップと、
（ｂ）前記グループのメモリセルを、前記境界しきい値電圧のものから所定のマージン下の第１の基準しきい値電圧に関してベリファイするステップと、
（ｃ）前記セルのうちの１つが前記第１基準しきい値電圧に関してベリファイされるまで（ａ）から（ｂ）までを反復するステップと、
（ｄ）ベリファイされたメモリセルのためのプログラミングセットアップを、これらのセルのためのその後のプログラミングを低速化するために前記第１の基準しきい値電圧に変更するステップと、
（ｅ）前記グループのメモリセルにプログラミングパルスを加えるステップと、
（ｆ）前記グループのメモリセルを、前記境界しきい値電圧のものから所定のマージン下の前記第１の基準しきい値電圧に関してベリファイするステップと、
（ｇ）ベリファイされたメモリセルのための前記プログラミングセットアップを、これらのセルのためのその後のプログラミングを低速化するために前記第１の基準しきい値電圧に変更するステップと、
（ｈ）前記グループのメモリセルを前記境界しきい値電圧に関してベリファイするステップと、
（ｉ）前記境界しきい値電圧に関してベリファイされたメモリセルがさらにプログラムされるのを妨げるステップと、
（ｊ）前記グループ中の全てのセルが前記境界しきい値電圧に関してプログラムベリファイされるまで（ｅ）から（ｉ）までを反復するステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
関連するビット線により前記グループのメモリセルにアクセスするステップをさらに含み、
前記プログラミングセットアップを変更するステップは、ベリファイされた前記セルのビット線の電圧を、前記プログラミングを低速化するために前記第１の基準しきい値電圧に高めるステップを含む方法。
【請求項３】
請求項１記載の方法において、
関連するビット線により前記グループのメモリセルにアクセスするステップと、
供給電圧を提供するステップと、をさらに含み、
前記メモリセルがさらにプログラムされるのを妨げるステップは、妨げられないセルのビット線が実質的にゼロ電圧である間に前記メモリセルと関連する前記ビット線を実質的に前記供給電圧に高めるステップを含む方法。
【請求項４】
請求項１記載の方法において、
前記プログラミングパルスは、全てのパルスで単調に増大する方法。
【請求項５】
請求項１記載の方法において、
前記グループのメモリセルは、フラッシュＥＥＰＲＯＭの一部分である方法。
【請求項６】
請求項１記載の方法において、
前記グループのメモリセルは、メモリカードにおいて具体化される方法。
【請求項７】
境界しきい値電圧に関して１グループのメモリセルを並行してプログラムする方法であって、
交互にプログラミングパルスを加え、前記グループのメモリセルについてのプログラムされた結果を並行してベリファイするステップを含み、
前記ベリファイするステップは、
前記境界しきい値電圧のものから所定のマージン下の第１の基準しきい値電圧に関しての第１のベリファイと、
前記第１の基準しきい値電圧に関してベリファイされた前記セルのプログラミングを低速化するステップと、
前記境界しきい値電圧に関しての第２のベリファイと、
前記境界しきい値電圧に関してベリファイされた前記メモリセルがさらにプログラムされるのを妨げるステップと、をさらに含み、
前記グループのメモリセルのうちの少なくとも１つが前記第１のしきい値電圧に関してベリファイされるまで前記第２のベリファイは省かれる方法。
【請求項８】
請求項７記載の方法において、
関連するビット線により前記グループのメモリセルにアクセスするステップをさらに含み、
前記プログラミングを低速化するステップは、ベリファイされた前記セルのビット線の電圧を前記第１の基準しきい値電圧に高めるステップを含む方法。
【請求項９】
請求項７記載の方法において、
関連するビット線により前記グループのメモリセルにアクセスするステップと、
供給電圧を提供するステップと、をさらに含み、
前記メモリセルがさらにプログラムされるのを妨げるステップは、妨げられないセルのビット線が実質的にゼロ電圧である間に前記メモリセルと関連する前記ビット線を実質的に前記供給電圧に高めるステップを含む方法。
【請求項１０】
請求項７記載の方法において、
前記プログラミングパルスは、全てのパルスで単調に増大する方法。
【請求項１１】
請求項７記載の方法において、
前記グループのメモリセルは、フラッシュＥＥＰＲＯＭの一部分である方法。
【請求項１２】
請求項７記載の方法において、
前記グループのメモリセルは、メモリカードにおいて具体化される方法。
【請求項１３】
請求項７〜１２のいずれか記載の方法において、
個々のメモリセルは各々２つの状態のうちの一方にプログラム可能であり、前記境界しきい値電圧は前記２つの状態を区別するためのものである方法。
【請求項１４】
請求項７〜１２のいずれか記載の方法において、
個々のメモリセルは各々３つ以上の状態のうちの１つにプログラム可能であり、前記境界しきい値電圧は前記３つ以上の状態を区別するための複数の境界しきい値電圧のうちの１つである方法。
【請求項１５】
請求項７〜１２のいずれか記載の方法において、
個々のメモリセルは各々３つ以上の状態のうちの１つにプログラム可能であり、前記境界しきい値電圧は前記３つ以上の状態を区別するための複数の境界しきい値電圧のうちの１つであり、前記複数の境界しきい値電圧の各々に関して前記ステップの全てを反復するステップをさらに含む方法。
【請求項１６】
不揮発性メモリであって、
境界しきい値電圧に関してプログラムされるべきメモリセルアレイと、
グループのメモリセルにプログラミングパルスを加えるためのプログラミング回路と、
前記境界しきい値電圧のものから所定のマージン下の第１の基準しきい値電圧に関して前記グループのメモリセルをベリファイする第１の構成を有する感知回路と、
メモリコントローラであって、
前記セルのうちの１つが前記第１の基準しきい値電圧に関してベリファイされるまで前記プログラミング回路と前記第１の構成を有する前記感知回路とを前記コントローラが交互に制御するメモリコントローラと、
前記第１の基準しきい値電圧に関してベリファイされたメモリセルのその後のプログラミングを低速化するためのプログラミング遅延回路と、
前記境界しきい値電圧に関してベリファイされたメモリセルがそれ以上プログラムされることを妨げるためのプログラミング禁止回路と、を含み、
前記グループ中の全てのセルが前記境界しきい値電圧に関してプログラムベリファイされるまで、前記プログラミング回路の操作と、前記境界しきい値電圧に関してのベリファイが次に行われる、前記第１の基準しきい値電圧に関して前記グループのメモリセルをベリファイする前記感知回路の操作とを前記コントローラが交互に制御する不揮発性メモリ。
【請求項１７】
請求項１６記載の不揮発性メモリにおいて、
関連するビット線により前記グループのメモリセルにアクセスすることをさらに含み、
前記プログラミングセットアップを変更することは、ベリファイされた前記セルのビット線の電圧を、前記プログラミングを低速化するために前記第１の基準しきい値電圧に高めることを含む不揮発性メモリ。
【請求項１８】
請求項１６記載の不揮発性メモリにおいて、
関連するビット線により前記グループのメモリセルにアクセスすることをさらに含み、
前記プログラミング禁止回路は、妨げられないセルのビット線が実質的にゼロ電圧である間に、妨げられるべき前記メモリセルと関連する前記ビット線を実質的に供給電圧に高めることを含む不揮発性メモリ。
【請求項１９】
請求項１６記載の不揮発性メモリにおいて、
前記プログラミングパルスは、全てのパルスで単調に増大する不揮発性メモリ。
【請求項２０】
請求項１６記載の不揮発性メモリにおいて、
前記グループのメモリセルは、フラッシュＥＥＰＲＯＭの一部分である不揮発性メモリ。
【請求項２１】
請求項１６記載の不揮発性メモリにおいて、
前記グループのメモリセルは、メモリカードにおいて具体化される不揮発性メモリ。
【請求項２２】
境界しきい値電圧に関してプログラムされるべきメモリセルアレイと、
グループのメモリセルにプログラミングパルスを加えるためのプログラミング回路と、
前記境界しきい値電圧のものから所定のマージン下の第１の基準しきい値電圧に関して前記グループのメモリセルをベリファイする第１の構成を有する感知回路と、
交互にプログラミングパルスを加え、前記グループのメモリセルについてのプログラムされた結果を並行してベリファイするメモリコントローラと、を含む不揮発性メモリであって、
前記ベリファイすることは、
前記境界しきい値電圧のものから所定のマージン下の第１の基準しきい値電圧に関しての第１のベリファイと、
前記第１の基準しきい値電圧に関してベリファイされた前記セルのその後のプログラミングのレートを減らすステップと、
前記境界しきい値電圧に関しての第２のベリファイと、
前記境界しきい値電圧に関してベリファイされた前記メモリセルがさらにプログラムされるのを妨げることと、をさらに含み、
前記グループのメモリセルのうちの少なくとも１つが前記第１のしきい値電圧に関してベリファイされるまで前記第２のベリファイは省かれる不揮発性メモリ。
【請求項２３】
請求項２２記載の不揮発性メモリにおいて、
前記グループのメモリセルにアクセスするための１組の関連するビット線と、
前記セルのその後のプログラミングを低速化するために、前記第１の基準しきい値電圧に関してベリファイされた前記セルのビット線の電圧を高めるための供給電圧と、
をさらに含む不揮発性メモリ。
【請求項２４】
請求項２２記載の不揮発性メモリにおいて、
前記グループのメモリセルにアクセスするための１組の関連するビット線とをさらに含み、
前記プログラミング禁止回路は、妨げられないセルのビット線が実質的にゼロ電圧である間に、妨げられるべき前記メモリセルと関連する前記ビット線を実質的に供給電圧に高めることを含む不揮発性メモリ。
【請求項２５】
請求項２２記載の不揮発性メモリにおいて、
前記プログラミングパルスは、全てのパルスで単調に増大する不揮発性メモリ。
【請求項２６】
請求項２２記載の不揮発性メモリにおいて、
前記グループのメモリセルは、フラッシュＥＥＰＲＯＭの一部分である不揮発性メモリ
。
【請求項２７】
請求項２２記載の不揮発性メモリにおいて、
前記グループのメモリセルは、メモリカードにおいて具体化される不揮発性メモリ。
【請求項２８】
請求項２２記載の不揮発性メモリにおいて、
前記グループのメモリセルは、ＮＡＮＤ構造で組織されたメモリアレイからのものである不揮発性メモリ。
【請求項２９】
請求項２２記載の不揮発性メモリにおいて、
個々のメモリセルは、各々２つ以上のデータビットを格納する不揮発性メモリ。