【手続補正書】
【提出日】平成23年2月24日(2011.2.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
リセット可能多段シグマデルタアナログ／デジタル（Ａ／Ｄ）変換器であって、
総数の積分器及び遅延の割当てを有する少なくとも２つのリセット可能シグマデルタループから成るカスケードと、
デジタルデシメーションフィルタであって、該デジタルデシメーションフィルタは前記少なくとも２つのリセット可能シグマデルタループに結合され、該デジタルデシメーションフィルタは、
複数の積分器から成るカスケードであって、該デジタルデシメーションフィルタのための、該複数の積分器から成るカスケード内の前記積分器の数は、前記少なくとも２つのリセット可能シグマデルタループから成るカスケード内の前記積分器の総数に等しく、該複数の積分器から成るカスケード内の遅延の割当ては、前記少なくとも２つのリセット可能シグマデルタループから成るカスケード内の前記遅延の割当てに等しい、複数の積分器から成るカスケードを備える、デジタルデシメーションフィルタと、
該リセット可能多段シグマデルタＡ／Ｄ変換器の分解能よりも低い分解能を有する複数のＡ／Ｄ変換器と、
複数のデジタル／アナログ（Ｄ／Ａ）変換器であって、前記複数のＡ／Ｄ変換器及び該複数のＤ／Ａ変換器は前記少なくとも２つのリセット可能シグマデルタループから成るカスケードを前記デジタルデシメーションフィルタに結合する、複数のＤ／Ａ変換器と、
前記少なくとも２つのリセット可能シグマデルタループのための、前記複数の積分器から成るカスケード内の前記積分器に結合されると共に、前記デジタルデシメーションフィルタのための、前記複数の積分器から成るカスケード内の前記積分器に結合されるリセットラインと、
を備える、リセット可能多段シグマデルタＡ／Ｄ変換器。
【請求項２】
前記少なくとも２つのリセット可能シグマデルタループから成るカスケードは、前記少なくとも２つのリセット可能シグマデルタループの間に複数のフィードフォワードループを含み、
前記デジタルデシメーションフィルタのための、前記複数の積分器から成るカスケードは、前記少なくとも２つのリセット可能シグマデルタループの間の前記フィードフォワードループの数に対応する複数の非遅延積分器を含む、請求項１に記載のリセット可能多段シグマデルタＡ／Ｄ変換器。
【請求項３】
前記フィードフォワードループは、前記少なくとも２つのリセット可能シグマデルタループの最後のループ内にあり、前記非遅延積分器は、前記デジタルデシメーションフィルタのための、前記複数の積分器から成るカスケード内の最後から２番目の積分器である、請求項２に記載のリセット可能多段シグマデルタＡ／Ｄ変換器。
【請求項４】
前記デジタルデシメーションフィルタのための、前記複数の積分器から成るカスケード内の前記遅延の割当ては、前記少なくとも２つのリセット可能シグマデルタループから成るカスケード内の前記遅延の割当てのうちの、前記遅延に対応するデジタルスケーリングを含む、請求項１に記載のリセット可能多段シグマデルタＡ／Ｄ変換器。
【請求項５】
前記少なくとも２つのリセット可能シグマデルタループから成るカスケードは、前記少なくとも２つのリセット可能シグマデルタループの各リセット可能シグマデルタループ内にフィードフォワードループを含む、請求項１に記載のリセット可能多段シグマデルタＡ／Ｄ変換器。
【請求項６】
前記複数のＡ／Ｄ変換器のうちの最後のＡ／Ｄ変換器の出力を、前記デジタルデシメーションフィルタのための、前記複数の積分器から成るカスケード内の最後の積分器の出力に加算して、前記リセット可能多段シグマデルタＡ／Ｄ変換器によって出力されるビット数を増大させる加算器をさらに備える、請求項１に記載のリセット可能多段シグマデルタＡ／Ｄ変換器。
【請求項７】
前記最後のＡ／Ｄ変換器の前記出力は、前記加算器のみに提供される、請求項６に記載のリセット可能多段シグマデルタＡ／Ｄ変換器。
【請求項８】
前記最後のＡ／Ｄ変換器の前記出力は、前記加算器、及び前記複数のＤ／Ａ変換器のうちの最後のＤ／Ａ変換器に提供される、請求項６に記載のリセット可能多段シグマデルタＡ／Ｄ変換器。
【請求項９】
前記少なくとも２つのリセット可能シグマデルタループのうちの１つはリセット可能二次シグマデルタループである、請求項１に記載のリセット可能多段シグマデルタＡ／Ｄ変換器。
【請求項１０】
前記少なくとも２つのリセット可能シグマデルタループは、リセット可能二次シグマデルタループと、リセット可能一次シグマデルタループとを含む、請求項１に記載のリセット可能多段シグマデルタＡ／Ｄ変換器。
【請求項１１】
前記少なくとも２つのリセット可能シグマデルタループから成る前記カスケードにおいて、前記リセット可能一次シグマデルタループは前記リセット可能二次シグマデルタループに後続する、請求項１０に記載のリセット可能多段シグマデルタＡ／Ｄ変換器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
２つ以上のアナログ積分器を有する単一ループのシグマデルタ変換器の限界に対処するために、リセット可能多段シグマデルタＡ／Ｄ変換器が開発された。このリセット可能多段シグマデルタＡ／Ｄ変換器は、総数の積分器及び遅延の割当てを有する少なくとも２つのリセット可能シグマデルタループから成るカスケードと、デジタルデシメーションフィルタであって、該デジタルデシメーションフィルタは少なくとも２つのリセット可能シグマデルタループに結合され、該デジタルデシメーションフィルタは、複数の積分器から成るカスケードであって、該デジタルデシメーションフィルタのための、該複数の積分器から成るカスケード内の積分器の数は、少なくとも２つのリセット可能シグマデルタループから成るカスケード内の積分器の総数に等しく、該複数の積分器から成るカスケード内の遅延の割当ては、少なくとも２つのリセット可能シグマデルタループから成るカスケード内の遅延の割当てに等しい、複数の積分器から成るカスケードを備える、デジタルデシメーションフィルタと、該リセット可能多段シグマデルタＡ／Ｄ変換器の分解能よりも低い分解能を有する複数のＡ／Ｄ変換器と、複数のデジタル／アナログ（Ｄ／Ａ）変換器であって、複数のＡ／Ｄ変換器及び該複数のＤ／Ａ変換器は少なくとも２つのリセット可能シグマデルタループから成るカスケードをデジタルデシメーションフィルタに結合する、複数のＤ／Ａ変換器と、少なくとも２つのリセット可能シグマデルタループのための、複数の積分器から成るカスケード内の積分器に結合されると共に、デジタルデシメーションフィルタのための、複数の積分器から成るカスケード内の積分器に結合されるリセットラインとを備える。
また、１つの方法はアナログ信号をデジタル値に変換する方法である。該方法は、第１の数の遅延積分器を有するカスケード多段シグマデルタ変換器にアナログ信号を結合すること、該多段シグマデルタ変換器の各段の出力を、最終出力よりも少ないビットを有するデジタル値に変換すること、変換された各出力をデジタルフィルタリングすることであって、該デジタルフィルタリングは、第２の数の遅延積分器を用いて実施され、該遅延積分器の第２の数は該遅延積分器の第１の数に等しい、デジタルフィルタリングすること、及び該デジタルフィルタリングにおいて最後の遅延積分器に関するデジタル出力値が整定された後に、該第１の数及び該第２の数の遅延積分器のすべてをリセットすることを含む。
１つの例としての実施の形態によれば、デジタルフィルタリングはデシメーションフィルタを用いて実施される。
また、１つの例としての実施の形態によれば、多段シグマデルタ変換器の各段は、デジタル／アナログ（Ｄ／Ａ）変換器によってカスケード内の次の段に結合される。
また、１つの例としての実施の形態によれば、多段シグマデルタ変換器の各段は、フォワードループによってカスケード内の次の段に結合される。
また、１つの例としての実施の形態によれば、最後のＤ／Ａ変換器の出力をスケーリングすること、及び該スケーリングされた出力を、デジタルフィルタリングに使用される最後の遅延積分器の出力に加算することであって、最終デジタル出力を生成する、加算すること、をさらに含む。
また、１つの例としての実施の形態によれば、カスケードシグマデルタ変換器内の最後の遅延積分器の出力をデジタル値に変換すること、デジタル値をスケーリングすること、及びスケーリングされた出力を、デジタルフィルタリングに使用される該最後の遅延積分器の出力に加算することであって、最終デジタル出力を生成する、加算すること、をさらに含む。
また、１つの例としての実施の形態によれば、多段シグマデルタ変換器の段は１−１構成に配列される。
また、１つの例としての実施の形態によれば、多段シグマデルタ変換器の段は２−１−１構成に配列される。