【手続補正書】
【提出日】平成21年1月23日(2009.1.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板内に配置された半導体デバイスであって、
ソース領域、ドレイン領域、チャネル領域、ゲート誘電体層、ゲート電極、及び１つ又は複数のゲート側壁スペーサを含む少なくとも１つの電界効果トランジスタ（ＦＥＴ）を備え、前記ゲート電極は、前記１つ又は複数のゲート側壁スペーサによって横方向に制限され、かつ、前記ＦＥＴの前記チャネル領域内に応力を生じさせるように配置された、内因性応力が加えられたゲート金属シリサイド層を含む、半導体デバイス。
【請求項２】
前記少なくとも１つのＦＥＴはｐ−チャネルＦＥＴ（ｐ−ＦＥＴ）であり、前記内因性応力が加えられたゲート金属シリサイド層は、前記ｐ−ＦＥＴの前記チャネル領域内に圧縮応力を生じさせるように配置される、請求項１に記載の半導体デバイス。
【請求項３】
前記ｐ−ＦＥＴは、隆起型ソース及びドレイン領域を含む、請求項２に記載の半導体デバイス。
【請求項４】
前記ｐ−ＦＥＴは、前記半導体基板のベースの格子定数より大きい格子定数を有する材料層からなる埋め込まれたソース及びドレイン領域を含む、請求項２に記載の半導体デバイス。
【請求項５】
前記１つ又は複数のゲート側壁スペーサの上方に突出するゲート金属シリサイド層を備えたゲート電極を有する少なくとも１つのｎ−チャネルＦＥＴ（ｎ−ＦＥＴ）をさらに含む、請求項２に記載の半導体デバイス。
【請求項６】
前記ｎ−ＦＥＴは、隆起型ソース及びドレイン領域を含む、請求項５に記載の半導体デバイス。
【請求項７】
前記ｎ−ＦＥＴは、前記半導体基板のベースの格子定数より小さい格子定数を有する材料層からなる埋め込まれたソース及びドレイン領域を含む、請求項５に記載の半導体デバイス。
【請求項８】
前記１つ又は複数のゲート側壁スペーサによって横方向に制限され、かつ、前記ｎ−ＦＥＴのチャネル領域内に引張応力を生じさせるように配置された、内因性応力が加えられたゲート金属シリサイド層を備えたゲート電極を有する少なくとも１つのｎ−チャネルＦＥＴ（ｎ−ＦＥＴ）をさらに含む、請求項２に記載の半導体デバイス。
【請求項９】
前記ｎ−ＦＥＴは、隆起型ソース及びドレイン領域を含む、請求項８に記載の半導体デバイス。
【請求項１０】
前記ｎ−ＦＥＴは、前記半導体基板のベースの格子定数より小さい格子定数を有する材料層からなる埋め込まれたソース及びドレイン領域を含む、請求項８に記載の半導体デバイス。
【請求項１１】
半導体デバイスを製造する方法であって、
半導体基板内に、ソース領域、ドレイン領域、チャネル領域、ゲート誘電体層、ゲート電極、及び１つ又は複数のゲート側壁スペーサを含む少なくとも１つの電界効果トランジスタ（ＦＥＴ）を形成するステップと、
前記ゲート電極の表面内に内因性応力が加えられた金属シリサイド層を形成するステップであって、前記内因性応力が加えられた金属シリサイド層は、前記ゲート側壁スペーサによって横方向に制限され、かつ、前記ＦＥＴの前記チャネル領域内に応力を生じさせるように配置される、ステップと
を含む方法。
【請求項１２】
前記少なくとも１つのＦＥＴはｐ−チャネルＦＥＴ（ｐ−ＦＥＴ）であり、前記内因性応力が加えられたゲート金属シリサイド層は、前記ｐ−ＦＥＴの前記チャネル領域内に圧縮応力を生じさせるように配置される、請求項１１に記載の方法。
【請求項１３】
前記ｐ−ＦＥＴに加えて、前記１つ又は複数のゲート側壁スペーサの上方に突出するゲート金属シリサイド層を備えたゲート電極を有する少なくとも１つのｎ−チャネルＦＥＴ（ｎ−ＦＥＴ）を形成するステップをさらに含む、請求項１２に記載の方法。
【請求項１４】
凹ませられたゲート電極を有する少なくとも１つのｐ−ＦＥＴ前駆構造体と、凹ませられていないゲート電極を有する少なくとも１つのｎ−ＦＥＴ前駆構造体とを形成するステップと、
前記ｐ−ＦＥＴ前駆構造体及び前記ｎ−ＦＥＴ前駆構造体の上に金属層を堆積させるステップと、
前記金属層の上に第１のキャッピング層及び第２のキャッピング層を堆積させるステップと、
前記ｐ−ＦＥＴ前駆構造体及び前記ｎ−ＦＥＴ前駆構造体を高温でアニールして、前記ｐ−ＦＥＴ前駆構造体の前記凹ませられたゲート電極の表面内に第１の金属シリサイド層を形成し、前記ｎ−ＦＥＴ前駆構造体の前記凹ませられていないゲート電極の表面内に第２の金属シリサイド層を形成するステップと、
前記ｐ−ＦＥＴ前駆構造体及び前記ｎ−ＦＥＴ前駆構造体から、未反応金属、前記第１のキャッピング層及び前記第２のキャッピング層を除去して、前記ｐ−ＦＥＴ及び前記ｎ−ＦＥＴを形成するステップと
を含む、請求項１３に記載の方法。
【請求項１５】
凹ませられたゲート電極を有する少なくとも１つのｐ−ＦＥＴと、凹ませられていないゲート電極を有する少なくとも１つのｎ−ＦＥＴとを準備するステップと、
前記ｐ−ＦＥＴ及び前記ｎ−ＦＥＴの上に金属層を堆積させるステップと、
前記金属層の上に第１のキャッピング層を堆積させて、前記ｐ−ＦＥＴ及び前記ｎ−ＦＥＴの両方を覆うステップと、
前記第１のキャッピング層の上にパターン形成された第２のキャッピング層を形成し、前記ｐ−ＦＥＴを選択的に覆うステップと、
前記ｐ−ＦＥＴ及び前記ｎ−ＦＥＴを高温でアニールし、前記ｐ−ＦＥＴの前記凹ませられたゲート電極の表面内に第１の金属シリサイド層を形成し、前記ｎ−ＦＥＴの前記凹ませられていないゲート電極の表面内に第２の金属シリサイド層を形成するステップと、
前記ｐ−ＦＥＴ及び前記ｎ−ＦＥＴから、未反応金属、前記第１のキャッピング層及び前記パターン形成された第２のキャッピング層を除去するステップと
を含む、請求項１３に記載の方法。
【請求項１６】
凹ませられたゲート電極を有する少なくとも１つのｐ−ＦＥＴ前駆構造体と、凹ませられていないゲート電極を有する少なくとも１つのｎ−ＦＥＴ前駆構造体とを準備するステップと、
前記ｐ−ＦＥＴ前駆構造体及び前記ｎ−ＦＥＴ前駆構造体の上の金属層と、前記金属層の上の第１のキャッピング層とを堆積させて、前記ｐ−ＦＥＴ前駆構造体及び前記ｎ−ＦＥＴ前駆構造体の両方を覆うステップと、
前記ｐ−ＦＥＴ前駆構造体及び前記ｎ−ＦＥＴ前駆構造体を第１の高温でアニールし、前記ｐ−ＦＥＴ前駆構造体の前記凹ませられたゲート電極の表面内に第１の金属シリサイド層を形成し、前記ｎ−ＦＥＴ前駆構造体の前記凹ませられていないゲート電極の表面内に第２の金属シリサイド層を形成するステップであって、前記第１の金属シリサイド層及び前記第２の金属シリサイド層は第１のシリサイド相を有する、ステップと、
前記ｐ−ＦＥＴ前駆構造体及び前記ｎ−ＦＥＴ前駆構造体から、未反応金属及び前記第１のキャッピング層を除去するステップと、
パターン形成された第２のキャッピング層を形成し、前記ｐ−ＦＥＴ前駆構造体を選択的に覆うステップと、
前記ｐ−ＦＥＴ前駆構造体及び前記ｎ−ＦＥＴ前駆構造体を第２の高温でアニールし、前記第１の金属シリサイド層及び前記第２の金属シリサイド層を、前記第１のシリサイド相から第２の異なるシリサイド相に変換するステップと、
前記パターン形成された第２のキャッピング層を除去し、前記ｐ−ＦＥＴ及び前記ｎ−ＦＥＴを形成するステップと
を含む、請求項１３に記載の方法。
【請求項１７】
凹ませられたゲート電極を有する少なくとも１つのｐ−ＦＥＴ前駆構造体と、凹ませられていないゲート電極を有する少なくとも１つのｎ−ＦＥＴ前駆構造体とを準備するステップと、
前記ｐ−ＦＥＴ前駆構造体及び前記ｎ−ＦＥＴ前駆構造体の上の金属層と、前記金属層の上の第１のキャッピング層を堆積させて、ｐ−ＦＥＴ前駆構造体及びｎ−ＦＥＴ前駆構造体の両方を覆うステップと、
前記ｐ−ＦＥＴ前駆構造体及び前記ｎ−ＦＥＴ前駆構造体を第１の高温でアニールし、前記ｐ−ＦＥＴ前駆構造体の前記凹ませられたゲート電極の表面内に第１の金属シリサイド層を形成し、前記ｎ−ＦＥＴ前駆構造体の前記凹ませられていないゲート電極の表面内に第２の金属シリサイド層を形成するステップであって、前記第１の金属シリサイド層及び前記第２の金属シリサイド層は第１のシリサイド相を有する、ステップと、
前記ｐ−ＦＥＴ前駆構造体及び前記ｎ−ＦＥＴ前駆構造体から、未反応金属及び前記第１のキャッピング層を除去するステップと、
パターン形成された第２のキャッピング層を形成し、前記ｐ−ＦＥＴ前駆構造体を選択的に覆うステップであって、前記パターン形成された第２のキャッピング層に圧縮応力が加えられる、ステップと、
前記ｐ−ＦＥＴ前駆構造体及び前記ｎ−ＦＥＴ前駆構造体を第２の高温でアニールし、前記第１の金属シリサイド層及び前記第２の金属シリサイド層を前記第１のシリサイド相から第２の異なるシリサイド相に変換するステップと、
パターン形成された第３のキャッピング層を形成し、前記ｎ−ＦＥＴ前駆構造体を選択的に覆うステップであって、前記パターン形成された第３のキャッピング層に引張応力が加えられ、前記ｐ−ＦＥＴ及び前記ｎ−ＦＥＴを形成する、ステップと
を含む、請求項１３に記載の方法。
【請求項１８】
前記ｐ−ＦＥＴに加えて、前記１つ又は複数のゲート側壁スペーサによって横方向に制限される内因性応力が加えられたゲート金属シリサイド層を備えたゲート電極を有する少なくとも１つのｎ−チャネルＦＥＴ（ｎ−ＦＥＴ）を形成するステップをさらに含み、前記ｎ−ＦＥＴの前記内因性応力が加えられたゲート金属シリサイド層は、前記ｎ−ＦＥＴのチャネル領域内に引張応力を生じさせるように配置される、請求項１２に記載の方法。