【手続補正書】
【提出日】平成21年7月9日(2009.7.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
セルフリフレッシュモードと非セルフリフレッシュモードとで選択的に動作するダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスであって、
前記リフレッシュモードの選択に対応してセルフリフレッシュモード信号を出力する検出回路と、
ＤＲＡＭ電力表示信号に対応して発振信号を生成する発振回路と、
前記セルフリフレッシュモード信号および前記発振信号に対応してセルフリフレッシュ要求信号を出力するセルフリフレッシュ要求回路と、
前記セルフリフレッシュ要求信号に対応してリフレッシュされるようにＤＲＡＭセルのリフレッシュアドレスを出力するリフレッシュアドレス回路と
を有することを特徴とするＤＲＡＭデバイス。
【請求項２】
前記発振回路は、前記発振信号を生成する自励発振器を有し、
前記自励発振器は、電力信号に対応して前記発振信号の生成を開始する請求項１に記載のＤＲＡＭデバイス。
【請求項３】
検出回路は、前記セルフリフレッシュモードに入ることとそこから出ることのそれぞれに対応してセルフリフレッシュモード信号をイネーブルおよび非イネーブルにするものであり、
セルフリフレッシュ要求回路は、前記セルフリフレッシュモードに入ることと前記セルフリフレッシュモードから出ることのそれぞれに対応してセルフリフレッシュ要求信号をイネーブルおよび非イネーブルにするものである請求項２に記載のＤＲＡＭデバイス。
【請求項４】
前記検出回路は、セルフリフレッシュモードと非セルフリフレッシュモードのそれぞれに対応して、前記セルフリフレッシュモード信号が「ハイ」および「ロー」論理状態になることを可能にする請求項３に記載のＤＲＡＭデバイス。
【請求項５】
前記発振回路は、前記発振信号として「ハイ」および「ロー」論理状態を持つパルス信号を生成し、
前記発振信号の論理状態の変化は、前記セルフリフレッシュモード信号の論理状態にかかわらずに行われる請求項４に記載のＤＲＡＭデバイス。
【請求項６】
前記セルフリフレッシュ要求回路は、
前記セルフリフレッシュ要求信号として論理的に組み合わされた出力信号を出力するために、前記セルフリフレッシュモード信号と前記発振信号とを論理的に組み合わせる論理回路を有する請求項５に記載のＤＲＡＭデバイス。
【請求項７】
前記論理回路は、前記セルフリフレッシュモード信号の論理状態が「ハイ」のとき、前記発振信号の「ロー」論理状態から「ハイ」論理状態への変化に対応して前記セルフリフレッシュ要求信号を出力する請求項６に記載のＤＲＡＭデバイス。
【請求項８】
前記論理回路は、前記セルフリフレッシュモード信号の論理状態が「ロー」のとき、前記セルフリフレッシュ要求信号の出力を停止する請求項７に記載のＤＲＡＭデバイス。
【請求項９】
前記論理回路は、
前記セルフリフレッシュモード信号および前記発振信号の「ハイ」論理状態がオーバラップしているとき、前記セルフリフレッシュモード信号と前記発振信号との間の信号タイミングの競合を調停する調停回路を有する請求項６に記載のＤＲＡＭデバイス。
【請求項１０】
前記セルフリフレッシュモード信号および前記発振信号の「ハイ」論理状態がオーバラップしているとき、前記論理回路は、前記発振信号の「ロー」論理状態から「ハイ」論理状態へのその後の変化に対応して、前記セルフリフレッシュ要求信号を出力する請求項９に記載のＤＲＡＭデバイス。
【請求項１１】
前記セルフリフレッシュモード信号および前記発振信号の「ハイ」論理状態がオーバラップしているとき、前記論理回路は、前記発振信号の「ハイ」論理状態から「ロー」論理状態へのその後の変化に対応して、前記セルフリフレッシュ要求信号の出力を停止する請求項１０に記載のＤＲＡＭデバイス。
【請求項１２】
前記調停回路は、
カスケード接続された第１および第２フリップフロップ回路を有するラッチ回路を有し、
前記第１および第２フリップフロップ回路のそれぞれは、セット入力およびリセット入力を持ち、
前記第１フリップフロップ回路のセット入力およびリセット入力は、それぞれ、前記セルフリフレッシュモード信号および前記発振信号を受け、
前記第２フリップフロップ回路のセット入力およびリセット入力は、それぞれ、前記第１フリップフロップ回路の出力および前記発振信号を受け、
前記第２フリップフロップ回路の出力は、提供される前記セルフリフレッシュ要求信号を出力する請求項９に記載のＤＲＡＭデバイス。
【請求項１３】
前記論理回路は、
前記セルフリフレッシュ要求信号として論理的に組み合わされた信号を生成するために、前記第２フリップフロップ回路の出力信号と前記発振信号とを論理的に組み合わせるＡＮＤゲートをさらに有する請求項１２に記載のＤＲＡＭデバイス。
【請求項１４】
セルフリフレッシュモードと非セルフリフレッシュモードとで動作するメモリセルを持つダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスをセルフリフレッシュするための方法であって、
前記セルフリフレッシュモードと非セルフリフレッシュモードとで、それぞれイネーブルおよび非イネーブルにされるセルフリフレッシュモード信号を出力するステップと、
前記セルフリフレッシュモード信号の状態にかかわらずに発振信号を生成するステップと、
前記セルフリフレッシュモード信号および前記発振信号に対応してセルフリフレッシュ要求信号を出力するステップと、
アドレス信号によって選択されたワードラインに関連するメモリセルをリフレッシュするために、前記セルフリフレッシュ要求信号に対応して前記アドレス信号を出力するステップとを有することを特徴とする方法。
【請求項１５】
前記セルフリフレッシュモード信号および前記発振信号に対応してセルフリフレッシュ要求信号の出力を停止するステップをさらに有する請求項１４に記載の方法。
【請求項１６】
前記発振信号を生成するステップは、
前記ＤＲＡＭデバイスの動作状態に対応して提供される電力信号に対応して自励発振信号を生成するステップを有する請求項１５に記載の方法。
【請求項１７】
前記セルフリフレッシュモード信号を出力するステップは、「ハイ」および「ロー」論理状態を持つセルフリフレッシュモード信号を出力するステップを有し、
前記発振信号を生成するステップは、「ハイ」および「ロー」論理状態を持つ発振信号を生成するステップを有し、
前記セルフリフレッシュ要求信号を出力するステップは、前記セルフリフレッシュモード信号および前記発振信号の論理状態に対応してセルフリフレッシュ要求信号を出力するステップを有する請求項１６に記載の方法。
【請求項１８】
前記セルフリフレッシュ要求信号を出力するステップは、
前記セルフリフレッシュモード信号および前記発振信号が「ハイ」論理状態である状況における前記論理状態に基づいて、前記セルフリフレッシュ要求信号を出力するタイミングを調停するステップを有する請求項１７に記載の方法。
【請求項１９】
前記タイミングを調停するステップは、
前記セルフリフレッシュモード信号の上昇変化が前記発振信号の上昇変化よりも早期である状況では、前記発振信号のその後の上昇変化に対応して前記セルフリフレッシュ信号を出力するステップを有する請求項１８に記載の方法。
【請求項２０】
前記タイミングを調停するステップは、
前記発振信号の上昇変化が前記セルフリフレッシュモード信号の上昇変化よりも早期である状況では、前記発振信号のその後の降下変化に対応して、前記セルフリフレッシュ信号の出力を停止するステップを有する請求項１８に記載の方法。
【請求項２１】
セルフリフレッシュモードと非セルフリフレッシュモードとで選択的に動作するダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスに使用されるセルフリフレッシュ制御装置であって、
前記リフレッシュモードの選択に対応してセルフリフレッシュモード信号を出力する検出回路と、
ＤＲＡＭ電力表示信号に対応して発振信号を生成する発振回路と、を有し、
セルフリフレッシュ要求信号に対応して、前記ＤＲＡＭのワードラインに関連するメモリセルをリフレッシュするために、アドレス信号を出力することを特徴とするセルフリフレッシュ制御装置。
【請求項２２】
前記発振回路は、セルフリフレッシュモードおよび非セルフリフレッシュモードの期間に前記発振信号を生成するものであり、
前記検出回路は、前記発振信号と並行にセルフリフレッシュモード信号を出力するものであり、
前記セルフリフレッシュモード信号は、前記セルフリフレッシュモードにおいてイネーブルにされる請求項２１に記載のセルフリフレッシュ制御装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
ＤＲＡＭセル保有時間の可変範囲は、プロセス技術が４５ｎｍ以下に移行した場合、数マイクロ秒と数ミリ秒との間になる可能性がある。したがって、セルフリフレッシュモード・エントリ要求を受け取りしだい、セルフリフレッシュのための内部発振器は、極めて短時間に、セルフリフレッシュ信号の生成のために始動されなければならない。セルフリフレッシュ信号は、長期間にわたる確実な発振特性で、可能な限り短いセル保有時間（例えば、マイクロ秒オーダ）のものに対してセルフリフレッシュを適切に実行するとともに、可能な限り長いセル保有時間（例えば、ミリ秒オーダ）のものに対してもまた前記適切な実行が維持されるように、生成される必要がある。したがって、セル保有時間が広範囲に渡って変化するにもかかわらずに、確実なセルフリフレッシュを実行するとともに達成するＤＲＡＭデバイスが求められている。
【特許文献１】米国特許第４６３６９８９号明細書
【特許文献２】米国特許第５３６５４８７号明細書
【特許文献３】米国特許第５５６６１１７号明細書
【特許文献４】米国特許第６８３４０２１号明細書
【特許文献５】米国特許第７３６９４５１号明細書
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
本発明の他の特徴によれば、セルフリフレッシュモードと非セルフリフレッシュモードとで動作するメモリセルを持つＤＲＡＭデバイスをセルフリフレッシュするための方法が提供される。前記方法では、セルフリフレッシュモード信号が使用される。前記セルフリフレッシュモード信号は、前記セルフリフレッシュモードと非セルフリフレッシュモードとで、それぞれイネーブルおよび非イネーブルにされる。前記セルフリフレッシュモード信号の状態にかかわらずに、発振信号が生成される。セルフリフレッシュ要求信号は、前記セルフリフレッシュモード信号と前記発振信号とに対応して出力される。前記セルフリフレッシュ要求信号に対応して、アドレス信号が出力される。前記アドレス信号によって、ワードラインが選択され、選択されたワードラインの関連メモリセルがリフレッシュされる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
例えば、発振器２１７は、セルフリフレッシュのための信号２１３の生成の如何にかかわらず、パワーアップ信号２２１によって作動される自励発振器を有している。前記自励発振器は、不要になるか、またはＤＲＡＭデバイスの電源が切られるまで、動作を続行する。したがって、本発明の実施形態に係るＤＲＡＭデバイスでは、セルフリフレッシュのための発振の外部始動が必要ではない。また、制御装置２１５の調停機能によって、発振信号２１９が信号２１３よりも早期に「ハイ」になるとき、要求信号２２３は発振信号２１９のその後の変化に対応して出力される。また、発振信号２１９がセルフリフレッシュ信号２１３よりも遅れて「ロー」になるとき、要求信号２２３は発振信号２１９のその後の降下変化に対応して停止される。このように、制御装置２１５は、発振信号２１９とセルフリフレッシュ信号２１３との間のタイミング競合を調停する。