【手続補正書】
【提出日】平成21年10月30日(2009.10.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１ウェハを提供する工程、
第１側面及び第２側面を有する第２ウェハを提供する工程であって、前記第２ウェハは半導体構造と、記憶層と、ゲート材料の層とを含み、前記記憶層は前記半導体構造とゲート材料の層との間に配置され、前記記憶層は前記半導体構造よりも前記第２ウェハの第１側面に近接して配置される工程、
前記第２ウェハの第１側面を前記第１ウェハに接着する工程、
前記接着後、前記半導体構造の層を残すために、前記半導体構造の第１部分を除去する工程、及び、
少なくとも一部が前記半導体構造の層によって形成されたチャネル領域を有するトランジスタを形成する工程
からなる半導体素子の製造方法。
【請求項２】
前記トランジスタを形成する工程は、さらに、ウェルコンタクトとして用いるために前記チャネル領域に隣接する導電性領域を形成する工程を有する請求項１に記載の方法。
【請求項３】
前記導電性領域を形成する工程は、
前記チャネル領域上に犠牲層を形成する工程、
前記犠牲層をパターニングして前記チャネル領域への開口部を形成する工程、
ドープされた半導体材料を堆積して前記開口部を充填する工程、
前記開口部の周囲のドープされた半導体材料を除去する工程、及び、
前記犠牲層を除去して導電性領域を残す工程
からなる請求項２に記載の方法。
【請求項４】
前記トランジスタを形成する工程は、さらに、前記トランジスタのソース／ドレインとして用いるために前記チャネルに隣接する導電性領域をエピタキシャルに成長させる工程、及び、
前記チャネル領域に隣接するゲート材料の領域をアモルファス領域に変換し、さらに前記アモルファス領域をエッチングして前記トランジスタのゲートを残す工程を有する請求項３に記載の方法。
【請求項５】
基板と、
前記基板上のゲートと、
前記ゲート上の記憶層と、
前記記憶層上のチャネル領域と、
前記チャネルの側方に隣接するソース／ドレイン領域と、
前記チャネル領域上及び前記チャネル領域に直接接触し、前記チャネル領域を覆う導電性領域と
を備える半導体素子の構造。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体素子の製造方法及び構造
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
図１を参照すると、一例として、層１０９はドープされたポリシリコンを含むが、他に、アモルファスシリコン、タングステン、タングステンシリコン、ゲルマニウム、非晶質ゲルマニウム、チタニウム、窒化チタン、チタニウムシリコン、チタニウムシリコン窒化物、タンタル、タンタルシリコン、タンタルシリコン窒化物、他のシリサイド材料、他の金属、又は異なる半導体材料の多数の層を含むそれらの組合せ等の、他の材料で構成されてもよい。絶縁体１１１は層１０９上に形成され（例えば、成長させ又は堆積させ）てもよい。一実施形態において、絶縁体１１１は酸化ケイ素を含むが、例えばＰＳＧ、ＦＳＧ、窒化ケイ素、及び／又は他の種類の、高熱導電性の誘電材料を含む、他の誘電材料を含んでもよい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
図３はウェハ２０１の側断面図の一部を示す。図３（又は以降の図）に示されていないのは絶縁体１１３及び基板１１５である。層２０３を形成するために基板１０５が切除された後、酸化物層３０３が層２０３上に形成される。層３０３は層２０３よりも厚くてもよい。次に、図４に示されるように、導電性領域４０１を形成するために、酸化物層３０３の中央部分がパターニングされ、続いてエッチングされた後、酸化物層３０３上にポリシリコンの層が堆積されてもよい。そのため、ポリシリコン層はトランジスタチャネル上に直接堆積される。前記ポリシリコン層はその場所で、又は注入によってドープされてもよい。製造されている素子の種類に基づき、適切なドーピング材料が用いられる。導電性領域４０１はウェルコンタクトとして使用されてもよい。必要ならば、界面の任意の酸化物層を除去するために適切な前洗浄が行われてもよい。導電性領域４０１は、ウェハ２０１から形成されたトランジスタのチャネル領域２０３からの正孔等の少数キャリアを除去する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
次に、図５に示されるように、導電性領域４０１を形成するポリシリコン層は、例えば化学機械研磨によって平坦化される。さらに、導電性領域４０１を形成するポリシリコン層の上部から一部分がエッチングされ、導電性領域４０１の上部に窒化物キャップ５０１が形成されてもよい。一実施形態において、窒化物キャップ５０１は少なくとも層２０３と等しい厚さを有し、図７に関連して説明される注入中に、窒化物キャップ５０１が注入マスクとしての機能を果たすようにしてもよい。これにより、層４０１のドーピングが注入中に変質しないようにすることができる。次に図６を参照すると、酸化物層３０３が除去された後に、酸化物ライナー等のライナー６０１が形成される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
次に、図７に示されるように、２回の注入７０１が行われる。最初に、アモルファス化注入が部分７０７／７０９において行われる。一例として、アモルファス化注入を行うためにゲルマニウムが用いられる。次に、ソース／ドレインのエクステンションを形成するために、ソース／ドレイン注入が部分７０３／７０５において行われる。適切なｎ型又はｐ型ドーパントがこのステップの一部として用いられる。導電性領域４０１下の領域（２０３）はチャネル領域としての機能を果たす。次に図８を参照すると、スペーサ８０１は導電性領域４０１の側壁（ライナー６０１によって描かれている）上に形成されてもよい。スペーサ８０１は誘電体の多数の層で構成されてもよい。スペーサ８０１はその後の処理において、部分７０３／７０５の特定の部分を保護する。次に、部分７０３／７０５の露出部分がエッチングされる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
ここで、図１３を参照すると、アモルファスシリコン層１３０１／１３０３が堆積される。アモルファスシリコン層１３０１／１３０３は化学機械研磨を受け、エッチバックされる。次に、図１４に示されるように、フォトレジスト層１４０１がウェハ２０１の選択された部分の上部に形成され、ソース／ドレイン注入１４０３が構成され、ドープされたソース／ドレイン領域１４０５及び１４１１を形成する。次に、図１５に示されるように、窒化物キャップ５０１が剥ぎ取られた後、シリサイド１５０１、１５０３、及び１５０５が形成される。ゲートシリサイド１５０３が導電性領域４０１の上部に形成される。一例として、シリサイドはシリサイド注入（例えばコバルト又はニッケル）を用いて形成され、その後に熱処理が続く。或いは、シリサイドはウェハ上に金属の層を堆積し、前記金属を下層の材料と反応させることで形成される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
一例として、ウェハ２０１上に形成された半導体素子は非揮発性メモリとして使用できる。前記非揮発性メモリは半導体素子によって構成されたセルを含んでもよく、前記半導体素子はホットキャリア注入等の技術を用いてプログラムされてもよい。例えば、ＨＣＩを用いて、ゲート１０９に正バイアス電圧を適用することと、ドレイン領域１４１１に正の電圧を適用することと、ソース領域１４０５を接地することと、導電性領域４０１に負の電圧を適用すること又は導電性領域４０１を接地することとによって、１セル当たり１ビットが記憶層１０７に記憶される。ＨＣＩプログラミングは、衝撃イオン化に起因する正孔等の少数キャリアが発生するという結果をもたらす。導電性領域４０１は正孔のための脱出経路を提供し、それによりチャネル領域２０３における正孔蓄積を防止する。