【手続補正書】
【提出日】平成23年1月5日(2011.1.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
下部ソース／ドレイン領域と上部ソース／ドレイン領域を分離する垂直方向のチャンネルと、
前記チャンネル上に具備されるゲート絶縁パターンと、
前記ゲート絶縁パターンを横切って前記チャンネルを連結する一体型ゲート電極／連結ラインと、を含み、
前記一体型ゲート電極／連結ラインは前記ゲート絶縁パターンと隣接するように具備され、前記下部ソース／ドレインの一部と少なくともオーバーレイ（ｏｖｅｒｌａｙ）されるディセンディングリップ領域（ｄｅｓｃｅｎｄｉｎｇ  ｌｉｐ  ｐｏｒｔｉｏｎ）を含むことを特徴とするアクセス素子。
【請求項２】
前記絶縁膜パターンは下部側面領域を含み、前記下部側面領域は前記チャンネルから延長され、前記下部ソース／ドレイン領域から前記ディセンディングリップ領域を分離していることを特徴とする請求項１記載のアクセス素子。
【請求項３】
前記一体型ゲート電極／連結ラインは一体型ゲート電極／ワードラインであり、前記下部ソース／ドレイン領域は埋め込みビットライン構造（ｂｕｒｉｅｄ  ｂｉｔ  ｌｉｎｅ  ｓｔｒｕｃｔｕｒｅ）内に配置されていることを特徴とする請求項１記載のアクセス素子。
【請求項４】
前記埋め込みビットライン構造はオフセットステップ領域（ｏｆｆｓｅｔ  ｓｔｅｐ  ｒｅｇｉｏｎ）を含むことを特徴とする請求項３記載のアクセス素子。
【請求項５】
前記下部ソース／ドレイン領域は、第１ソース／ドレイン領域及び第２ソース／ドレイン領域を含むマルチレベルソース／ドレイン領域であり、前記第１ソース／ドレインは前記オフセットステップ領域の上部領域に配置され、前記第２ソース／ドレイン領域は前記オフセットステップ領域の下部領域に配置されていることを特徴とする請求項４記載のアクセス素子。
【請求項６】
前記下部ソース／ドレイン領域は第１ソース／ドレイン領域及び第２ソース／ドレインを含み、前記第１ソース／ドレインは前記チャンネルを少なくとも一部取り囲む周辺領域に配置され、前記第２ソース／ドレイン領域は前記埋め込みビットラインの長手方向に延長する側面領域に配置されていることを特徴とする請求項３記載のアクセス素子。
【請求項７】
前記上部ソース／ドレイン領域と電気的に連結されたコンタクトパッドを更に含むことを特徴とする請求項６記載のアクセス素子。
【請求項８】
前記チャンネルはシリコン物質の垂直ピラーを含み、前記コンタクトパッドは前記シリコン物質からエピタキシャル成長させたシリコンコンタクトパッドであることを特徴とする請求項７記載のアクセス素子。
【請求項９】
前記一体型ゲート電極／連結ラインは一体型ゲート電極／ワードラインであり、前記下部ソース／ドレイン領域は埋め込みビットライン内に配置され、
前記一体型ゲート電極／ワードライン、前記チャンネル、前記下部ソース／ドレイン及び前記上部ソース／ドレインは、メモリセル内電界効果トランジスタ（ＦＥＴ）として結合され駆動することを特徴とする請求項１記載のアクセス素子。
【請求項１０】
前記一体型ゲート電極／連結ラインは、前記チャンネルの少なくとも一部を完全に取り囲むことを特徴とする請求項１記載のアクセス素子。
【請求項１１】
基板上に隣接するように配置され、下部ソース／ドレイン及び上部ソース／ドレインを分離する垂直方向のチャンネル及び前記チャンネル上に形成されるゲート絶縁パターンを含む第１アクセス素子及び第２アクセス素子と、
前記基板上に配置され、前記第１及び第２アクセス素子を分離する第１層間絶縁膜と、
前記第１層間絶縁膜上に具備され、前記第１及び第２アクセス素子のチャンネルを連結する一体型ゲート電極／連結ラインと、を含み、
前記一体型ゲート電極／連結ラインはディセンディングリップ領域を含み、前記ディセンディングリップ領域は前記第１又は第２アクセス素子のゲート絶縁パターンと隣接するように配置され前記第１又は第２アクセス素子の結合された下部ソース／ドレインの少なくとも一部とオーバーレイされていることを特徴とする半導体素子。
【請求項１２】
前記ゲート絶縁パターンは前記チャンネルから延長し、前記下部ソース／ドレイン領域から前記一体型ゲート電極／連結ラインのディセンディングリップ領域を分離する下部側面領域を含むことを特徴とする請求項１１記載の半導体素子。
【請求項１３】
前記半導体素子は半導体メモリ素子であり、前記一体型ゲート電極／連結ラインは一体型ゲート電極／ワードラインであり、それぞれの前記下部ソース／ドレイン領域はそれぞれの埋め込みビットライン構造内に配置されることを特徴とする請求項１１記載の半導体素子。
【請求項１４】
前記それぞれの下部ソース／ドレイン領域は、第１ソース／ドレイン領域及び第２ソース／ドレイン領域を含むマルチレベルソース／ドレインであり、前記第１ソース／ドレインはオフセットステップ領域の上部領域に形成され、前記第２ソース／ドレインは前記オフセットステップ領域の下部領域に形成されていることを特徴とする請求項１１記載の半導体素子。
【請求項１５】
それぞれの前記下部ソース／ドレイン領域は第１ソース／ドレイン領域及び第２ソース／ドレイン領域を含み、前記第１ソース／ドレイン領域は前記チャンネルを少なくとも一部取り囲む周辺領域に形成され、前記第２ソース／ドレイン領域は埋め込みビットラインの長手方向に延長される側面領域に形成されていることを特徴とする請求項１１記載の半導体素子。
【請求項１６】
前記それぞれの一体型ゲート電極／連結ラインはゲート電極／ワードラインであり、それぞれの前記下部ソース／ドレインは埋め込みビットライン構造内に配置され、前記第１及び第２アクセス素子は各メモリセルの電界効果トランジスタとして動作することを特徴とする請求項１１記載の半導体素子。
【請求項１７】
前記半導体素子は、ＤＲＡＭ、ＳＲＡＭ、ＰＲＡＭ、ＮＯＲ型フラッシュメモリ、及びＮＡＮＤ型フラッシュメモリで構成されたグループから選択された１つであることを特徴とする請求項１６記載の半導体素子。
【請求項１８】
メモリの作動を制御するために前記メモリと連結されるメモリコントローラを含み、
前記メモリはメモリセル領域を含み、前記メモリセル領域はメモリセルアレイを含み、前記アレイ内のそれぞれのメモリセルはアクセス要素及び保存要素を含み、それぞれの前記アクセス要素は、下部ソース／ドレイン領域及び上部ソース／ドレイン領域を分離する垂直方向のチャンネル、前記チャンネル上に配置されるゲート絶縁パターン及び前記ゲート絶縁パターンを横切って前記チャンネルを連結する一体型ゲート電極／ワードラインを含み、前記一体型ゲート電極／ワードラインは前記ゲート絶縁パターンと隣接するように具備され前記下部ソース／ドレイン領域に少なくとも一部オーバーレイされたディセンディングリップ領域を含むことを特徴とするメモリシステム。
【請求項１９】
前記ゲート絶縁パターンは下部側面領域を含み、前記下部側面領域は前記チャンネルから延長され、前記下部ソース／ドレイン領域から前記一体型ゲート電極／ワードラインのディセンディングリップ領域を分離していることを特徴とする請求項１８記載のメモリシステム。
【請求項２０】
前記下部ソース／ドレイン領域は、オフセットステップ領域を含む埋め込みビットライン構造内に配置されていることを特徴とする請求項１８記載のメモリシステム。