【手続補正書】
【提出日】平成23年2月16日(2011.2.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルと、
前記メモリセルに接続されたローカルビット線と、
前記ローカルビット線に第１入出力端子が接続されて読み出しに用いられる第１の電界効果トランジスタを含むローカルセンスアンプであって、前記メモリセルへデータを書き込み、前記メモリセルのデータを増幅するローカルセンスアンプと、
前記ローカルセンスアンプの第２入出力端子が接続されるグローバルビット線と、
前記グローバルビット線に接続されるグローバルセンスアンプであって、前記第２入出力端子を介して前記メモリセルへデータを書きこみ、前記メモリセルのデータを増幅するグローバルセンスアンプと、
前記第１の電界効果トランジスタの閾値電圧及び当該閾値電圧の温度依存性変動をモニタする閾値モニタ回路と、
前記閾値電圧のモニタ結果に基づき、前記メモリセルへの書込電圧を生成する生成回路と、を備え、
前記グローバルセンスアンプは、前記ローカルセンスアンプの出力電圧に基づき前記メモリセルの情報を読み出し、そして前記ローカルセンスアンプが示す前記メモリセルの情報に基づき前記書込電圧を前記メモリセルに印加する、ことを特徴とする半導体記憶装置。
【請求項２】
前記第１の電界効果トランジスタは、前記第１入出力端子にゲートが接続された第１のトランジスタである、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１のトランジスタのゲートが前記ローカルビット線に接続され、ソースが基準電圧に接続され、ドレインが前記第２入出力端子に接続され、以って、前記第１のトランジスタは読出時に作動するシングルエンド型のセンスアンプである、ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記ローカルセンスアンプは、前記第１入出力端子と前記第２入出力端子の間に接続され、書込時に作動する第２のトランジスタを更に含む、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記グローバルセンスアンプは、前記グローバルビット線に接続される第３入出力端子、外部装置と連絡する第４入出力端子、及びラッチ回路を備え、
前記第３入出力端子と前記ラッチ回路の第１の部分との間に接続されて読出動作時にオンされる読出トランジスタと、
前記第３入出力端子と前記ラッチ回路の第２の部分との間に接続されて書込動作時にオンされる書込トランジスタを具備した、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記メモリセルの読出データが前記読出トランジスタを介して前記グローバルセンスアンプに転送され、その後、前記書込トランジスタを介して前記メモリセルに再書込される、ことを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
読出動作時、前記第１のトランジスタにより読み出される前記ローカルビット線に転送される前記メモリセルの高レベルデータとは逆位相の電圧が前記グローバルビット線を介して前記グローバルセンスアンプに供給され、
書込動作時、前記グローバルセンスアンプは前記メモリセルの高レベルデータと同位相の電圧を前記メモリセルに供給する、ことを特徴とする請求項２記載の半導体記憶装置。
【請求項８】
書込動作時において前記ローカルビット線に印加される前記書込電圧は、前記ローカルセンスアンプが前記メモリセルから高レベルデータを読み出したときに前記ローカルビット線に現れる電位よりも高い、ことを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
前記ローカルセンスアンプは、前記第１のトランジスタと前記グローバルビット線との間に接続されて読出動作時に前記第１のトランジスタの出力電流を選択的に前記グローバルビット線に供給する第３のトランジスタを更に具備した、ことを特徴とする請求項２記載の半導体記憶装置。
【請求項１０】
前記閾値モニタ回路は、前記ローカルセンスアンプの前記第１の電界効果トランジスタと同サイズでありその閾値電圧をモニタする第２の電界効果トランジスタを含み、
前記生成回路はモニタされた閾値電圧に基づいて書込データを生成する、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項１１】
前記メモリセルは第３の電界効果トランジスタとキャパシタから構成される、ことを特徴とする請求項１０記載の半導体記憶装置。
【請求項１２】
高レベルデータ又は低レベルデータにオフセット電圧を加算して前記キャパシタに印加し、
前記モニタされた閾値電圧は、前記キャパシタの容量Ｃｓと前記ローカルビット線の寄生容量Ｃｂによる「（Ｃｓ＋Ｃｂ）／Ｃｓ」倍され、その後、シフト値分シフトして前記オフセット電圧を生成する、ことを特徴とする請求項１１記載の半導体記憶装置。
【請求項１３】
前記シフト値は、前記キャパシタに印加される前記書込電圧が基準温度における前記ローカルセンスアンプの前記第１の電界効果トランジスタに規定される所定値と同一になるように予め決定される、ことを特徴とする請求項１２記載の半導体記憶装置。
【請求項１４】
前記キャパシタは、前記ローカルビット線を介して印加される前記書込電圧と、高レベルな前記書込電圧と低レベルな前記書込電圧との間の中間電圧であるプレート電圧と、の差により電荷を蓄積する、ことを特徴とする請求項１３記載の半導体記憶装置。
【請求項１５】
ローカルビット線に入出力端子が接続されるメモリセルと、
書込データと同じ情報の読出データが前記メモリセルから読み出されるときに前記ローカルビット線に現れる読出信号電圧を増幅する第１の電界効果トランジスタを含むローカルセンスアンプと、
前記書込データを前記メモリセルに書き込む書込アンプと、
前記第１の電界効果トランジスタの閾値電圧及び閾値電圧の温度依存性変動をモニタする閾値モニタ回路と、
前記閾値電圧のモニタ結果に基づいて書込電圧を生成する生成回路と、を具備し、
前記ローカルセンスアンプは、前記書込アンプが出力する前記書込データに関連する前記書込電圧を、前記ローカルビット線へ転送し、
前記ローカルセンスアンプの前記第１の電界効果トランジスタは、ゲートが前記ローカルビット線に接続され、ソースが基準電圧に接続され、ドレインが出力ノードを形成し、以って、読出動作時に作動するシングルエンド型センスアンプとして機能する第１のトランジスタであり、
前記書込アンプは、前記書込データに基づいて前記メモリセルに前記書込電圧を印加する、ことを特徴とする半導体記憶装置。
【請求項１６】
前記第１のトランジスタの出力ノードに接続されるグローバルビット線と、
前記書込アンプとともに前記グローバルビット線に接続されるグローバルセンスアンプと、
前記ローカルビット線と前記グローバルビット線との間に接続されて書込動作時に作動する第２のトランジスタを更に具備し、
前記グローバルセンスアンプは、前記ローカルセンスアンプにより読み出される前記メモリセルの読出データを前記グローバルビット線を介して入力し、
前記書込アンプは前記グローバルビット線及び前記第２のトランジスタを介して外部装置の書込データを書き込む、ことを特徴とする請求項１５記載の半導体記憶装置。
【請求項１７】
前記書込アンプ及び前記グローバルセンスアンプは、前記メモリセルに書き込まれる書込データをラッチするとともに、前記ローカルセンスアンプにより読み出される前記メモリセルの読出データをラッチするラッチ回路を共有する、ことを特徴とする請求項１６記載の半導体記憶装置。
【請求項１８】
前記メモリセルの読出データは一旦前記グローバルセンスアンプに転送された後、前記書込アンプにより前記メモリセルに再書込される、ことを特徴とする請求項１６記載の半導体記憶装置。
【請求項１９】
前記書込アンプ及び前記グローバルセンスアンプは、前記メモリセルに書き込まれる書込データをラッチするとともに、前記ローカルセンスアンプにより読み出される前記メモリセルの読出データをラッチするラッチ回路を共有する、ことを特徴とする請求項１８記載の半導体記憶装置。
【請求項２０】
読出動作時、前記第１のトランジスタが前記メモリセルの高レベルデータを読み出すときに前記ローカルビット線に現れる電位とは逆位相の電圧が前記グローバルビット線を介して前記グローバルセンスアンプに供給され、
書込動作時、前記ローカルビット線に現れる電位と同位相の電圧が前記メモリセルに供給される、ことを特徴とする請求項１８記載の半導体記憶装置。
【請求項２１】
書込動作時の前記ローカルビット線の電位は、読出動作時、前記ローカルセンスアンプが前記メモリセルから高レベルデータを読み出すときに前記ローカルビット線に現れる読出信号電圧よりも高い、ことを特徴とする請求項２０記載の半導体記憶装置。
【請求項２２】
前記書込アンプ及び前記グローバルセンスアンプは、前記メモリセルに書き込まれる書込データをラッチするとともに、前記ローカルセンスアンプにより読み出される前記メモリセルの読出データをラッチするラッチ回路を共有するものである、ことを特徴とする請求項２１記載の半導体記憶装置。
【請求項２３】
前記ローカルセンスアンプは、前記第１のトランジスタの出力ノードと前記グローバルビット線との間に接続され、読出動作時、前記第１のトランジスタの出力電流を選択的に前記グローバルビット線に供給する第３のトランジスタを更に具備する、ことを特徴とする請求項１６記載の半導体記憶装置。
【請求項２４】
前記閾値モニタ回路は、前記第１のトランジスタと同サイズであり閾値電圧をモニタする第２の電界効果トランジスタを含み、前記生成回路はモニタされた閾値電圧に基づいて前記書込電圧を生成する、ことを特徴とする請求項１５記載の半導体記憶装置。
【請求項２５】
前記メモリセルは、第３の電界効果トランジスタとキャパシタから構成される、ことを特徴とする請求項１５記載の半導体記憶装置。
【請求項２６】
高レベル書込データ又は低レベル書込データにオフセット電圧を加算して前記キャパシタに印加し、
前記モニタされた閾値電圧は、前記キャパシタの容量Ｃｓと前記ローカルビット線の寄生容量Ｃｂによる「（Ｃｓ＋Ｃｂ）／Ｃｓ」倍され、その後、シフト値分シフトして前記オフセット電圧を生成する、ことを特徴とする請求項２５記載の半導体記憶装置。
【請求項２７】
前記シフト値は、前記キャパシタに印加される前記書込電圧が基準温度における前記ローカルセンスアンプの前記第１の電界効果トランジスタに規定される所定値と同一になるように予め決定される、ことを特徴とする請求項２６記載の半導体記憶装置。
【請求項２８】
前記キャパシタは、前記ローカルビット線を介して印加される前記書込電圧と、高レベルな前記書込電圧と低レベルな前記書込電圧との間の中間電圧であるプレート電圧と、の差により電荷を蓄積する、ことを特徴とする請求項２７記載の半導体記憶装置。