【手続補正書】
【提出日】平成21年8月14日(2009.8.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性メモリセルであって、
ダイオードと、
１つの金属のみを含む抵抗率切り換え金属酸化物または窒化物の化合物の層を備える抵抗切り換え要素と、を備え、
ダイオードおよび抵抗切り換え要素は、メモリセルの一部である不揮発性メモリセル。
【請求項２】
請求項１記載の不揮発性メモリセルにおいて、
金属酸化物または窒化物の化合物は、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれる不揮発性メモリセル。
【請求項３】
請求項１記載の不揮発性メモリセルにおいて、
ダイオードおよび抵抗切り換え要素は、直列に接続される不揮発性メモリセル。
【請求項４】
請求項３記載の不揮発性メモリセルにおいて、
ダイオードおよび抵抗切り換え要素は、第１の導体と第２の導体との間に配置される不揮発性メモリセル。
【請求項５】
請求項４記載の不揮発性メモリセルにおいて、
第２の導体は、第１の導体の上にあり、ダイオードおよび抵抗切り換え要素は、それらの間に垂直に配置される不揮発性メモリセル。
【請求項６】
請求項５記載の不揮発性メモリセルにおいて、
ダイオードは、抵抗切り換え要素の上にある不揮発性メモリセル。
【請求項７】
請求項５記載の不揮発性メモリセルにおいて、
抵抗切り換え要素は、ダイオードの上にある不揮発性メモリセル。
【請求項８】
請求項５記載の不揮発性メモリセルにおいて、
柱をさらに備え、ダイオードは、柱内にあり、垂直に向けられている不揮発性メモリセル。
【請求項９】
請求項８記載の不揮発性メモリセルにおいて、
第１の導体および第２の導体は、レール状である不揮発性メモリセル。
【請求項１０】
請求項９記載の不揮発性メモリセルにおいて、
第１の導体は、第１の方向に延在し、第２の導体は、第１の方向とは異なる第２の方向に延在する不揮発性メモリセル。
【請求項１１】
請求項１０記載の不揮発性メモリセルにおいて、
抵抗切り換え要素は、柱内に配置される不揮発性メモリセル。
【請求項１２】
請求項１０記載の不揮発性メモリセルにおいて、
抵抗切り換え要素は、レール状であり、第２の導体とダイオードとの間に配置され、第２の方向に延在する不揮発性メモリセル。
【請求項１３】
請求項１０記載の不揮発性メモリセルにおいて、
抵抗切り換え要素は、レール状であり、第１の導体とダイオードとの間に配置され、第１の方向に延在する不揮発性メモリセル。
【請求項１４】
請求項８記載の不揮発性メモリセルにおいて、
第１の導体または第２の導体は、アルミニウムを備える不揮発性メモリセル。
【請求項１５】
請求項８記載の不揮発性メモリセルにおいて、
第１の導体または第２の導体は、タングステンを備える不揮発性メモリセル。
【請求項１６】
請求項３記載の不揮発性メモリセルにおいて、
ダイオードは、半導体接合ダイオードである不揮発性メモリセル。
【請求項１７】
請求項１６記載の不揮発性メモリセルにおいて、
半導体接合ダイオードは、シリコン、ゲルマニウム、もしくはシリコンまたはゲルマニウムの合金を備える不揮発性メモリセル。
【請求項１８】
請求項１７記載の不揮発性メモリセルにおいて、
シリコン、ゲルマニウム、もしくはシリコンまたはゲルマニウムの合金は、単結晶ではない不揮発性メモリセル。
【請求項１９】
請求項１８記載の不揮発性メモリセルにおいて、
シリコン、ゲルマニウム、もしくはシリコンまたはゲルマニウムの合金は、多結晶である不揮発性メモリセル。
【請求項２０】
請求項１７記載の不揮発性メモリセルにおいて、
半導体接合ダイオードは、垂直に向けられ、第１の導電形を有する底部濃ドープ領域と、中間部真性または軽ドープ領域と、第２の導電形を有する上部濃ドープ領域とを備える不揮発性メモリセル。
【請求項２１】
請求項１７記載の不揮発性メモリセルにおいて、
半導体接合ダイオードは、ツェナーダイオードである不揮発性メモリセル。
【請求項２２】
請求項２１記載の不揮発性メモリセルにおいて、
ツェナーダイオードは、垂直に向けられ、第１の導電形を有する底部濃ドープ領域と、第２の導電形を有する上部濃ドープ領域とを備える不揮発性メモリセル。
【請求項２３】
請求項３記載の不揮発性メモリセルにおいて、
メモリセルは、第１のメモリレベルの一部である不揮発性メモリセル。
【請求項２４】
請求項２３記載の不揮発性メモリセルにおいて、
第１のメモリレベルは、単結晶シリコン基板の上に形成される不揮発性メモリセル。
【請求項２５】
請求項２３記載の不揮発性メモリセルにおいて、
少なくとも第２のメモリレベルは、モノリシックな三次元メモリアレイ内の第１の上にモノリシック的に形成される不揮発性メモリセル。
【請求項２６】
請求項１記載の不揮発性メモリセルにおいて、
抵抗切り換え要素は、貴金属の近傍にある不揮発性メモリセル。
【請求項２７】
請求項２６記載の不揮発性メモリセルにおいて、
貴金属は、Ｐｔ，Ｐｄ，Ｉｒ，およびＡｕからなる群から選ばれる不揮発性メモリセル。
【請求項２８】
請求項３記載の不揮発性メモリセルにおいて、
抵抗率切り換え金属酸化物または窒化物の化合物の層は、複数の抵抗率状態のうちの１つの状態であり得る不揮発性メモリセル。
【請求項２９】
請求項２８記載の不揮発性メモリセルにおいて、
抵抗率切り換え金属酸化物または窒化物の化合物の層は、セットパルスが抵抗切り換え要素に対して印加されると、高抵抗率状態から低抵抗率状態へ変換される不揮発性メモリセル。
【請求項３０】
請求項２８記載の不揮発性メモリセルにおいて、
抵抗率切り換え金属酸化物または窒化物の化合物の層は、リセットパルスが抵抗切り換え要素に対して印加されると、低抵抗率状態から高抵抗率状態へ変換される不揮発性メモリセル。
【請求項３１】
請求項１記載の不揮発性メモリセルにおいて、
メモリセルは、再書き込み可能である不揮発性メモリセル。
【請求項３２】
請求項１記載の不揮発性メモリセルにおいて、
抵抗率切り換え金属酸化物または窒化物の化合物の層は、複数の抵抗率状態のうちの１つの状態であり得る不揮発性メモリセル。
【請求項３３】
請求項３２記載の不揮発性メモリセルにおいて、
抵抗率切り換え金属酸化物または窒化物の化合物の層は、セットパルスが抵抗切り換え要素に対して印加されると、高抵抗率状態から低抵抗率状態へ変換される不揮発性メモリセル。
【請求項３４】
請求項３２記載の不揮発性メモリセルにおいて、
抵抗率切り換え金属酸化物または窒化物の化合物の層は、リセットパルスが抵抗切り換え要素に対して印加されると、低抵抗率状態から高抵抗率状態へ変換される不揮発性メモリセル。
【請求項３５】
請求項１記載の不揮発性メモリセルにおいて、
抵抗率切り換え金属酸化物または窒化物の化合物の層は、金属添加物を含み、金属添加物は、金属酸化物または窒素酸化物の層内の金属分子の０．０１％と５％との間である不揮発性メモリセル。
【請求項３６】
請求項３５記載の不揮発性メモリセルにおいて、
金属添加物は、コバルト、アルミニウム、ガリウム、インジウム、マンガン、ニッケル、ニオブ、ジルコニウム、チタン、ハフニウム、タンタル、マグネシウム、クロム、バナジウム、ボロン、イットリウム、およびランタンからなる群から選ばれる不揮発性メモリセル。
【請求項３７】
複数の不揮発性メモリセルであって、
第１の方向に延在する、実質的に平行で実質的に同一平面の第１の複数の導体と、
第１の複数のダイオードと、
第１の複数の抵抗切り換え要素と、
第１の方向とは異なる第２の方向に延在する、実質的に平行で実質的に同一平面の第２の複数の導体と、を備え、
各メモリセルにおいて、第１のダイオードのうちの１つおよび第１の抵抗切り換え要素のうちの１つは直列に配列され、第１の導体のうちの１つと第２の導体のうちの１つとの間に配置され、
第１の複数の抵抗切り換え要素は、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料の層を備える複数の不揮発性メモリセル。
【請求項３８】
請求項３７記載の複数の不揮発性メモリセルにおいて、
第１の導体は第１の高さに形成され、第２の導体は第２の高さに形成され、第２の高さは第１の高さより高い複数の不揮発性メモリセル。
【請求項３９】
請求項３８記載の複数の不揮発性メモリセルにおいて、
第１のダイオードは、垂直に向けられた半導体接合ダイオードである複数の不揮発性メモリセル。
【請求項４０】
請求項３９記載の複数の不揮発性メモリセルにおいて、
第１のダイオードは、ｐ−ｉ−ｎダイオードである複数の不揮発性メモリセル。
【請求項４１】
請求項３９記載の複数の不揮発性メモリセルにおいて、
第１のダイオードは、ツェナーダイオードである複数の不揮発性メモリセル。
【請求項４２】
請求項３９記載の複数の不揮発性メモリセルにおいて、
第１の複数の柱をさらに備え、各柱は、第１の導体のうちの１つと第２の導体のうちの１つとの間に配置される複数の不揮発性メモリセル。
【請求項４３】
請求項４２記載の複数の不揮発性メモリセルにおいて、
第１のダイオードの各々は、第１の柱のうちの１つ内に配置される複数の不揮発性メモリセル。
【請求項４４】
請求項４３記載の複数の不揮発性メモリセルにおいて、
第１の抵抗切り換え要素の各々は、第１の柱のうちの１つ内に配置される複数の不揮発性メモリセル。
【請求項４５】
請求項４３記載の複数の不揮発性メモリセルにおいて、
第１の抵抗切り換え要素の各々は、第１の柱のうちの１つ内に配置されない複数の不揮発性メモリセル。
【請求項４６】
請求項３７記載の複数の不揮発性メモリセルにおいて、
第１の複数のダイオードは、シリコン、ゲルマニウム、もしくはシリコンまたはゲルマニウムの合金を備える複数の不揮発性メモリセル。
【請求項４７】
モノリシックな三次元メモリアレイであって、
ａ）基板の上に形成された第１のメモリレベルであって、第１の複数のメモリセルを備え、第１のメモリレベルの各メモリセルは、１つの金属のみを有する抵抗率切り換え金属酸化物または窒化物の化合物の層を備える抵抗切り換え要素を備える、第１のメモリレベルと、
ｂ）第１のメモリレベルの上にモノリシック的に形成された、少なくとも第２のメモリレベルと、
を備えるモノリシックな三次元メモリアレイ。
【請求項４８】
請求項４７記載のモノリシックな三次元メモリアレイにおいて、
金属酸化物または窒化物の化合物は、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれるモノリシックな三次元メモリアレイ。
【請求項４９】
請求項４７記載のモノリシックな三次元メモリアレイにおいて、
第１のメモリセルは、再書き込み可能なメモリセルであるモノリシックな三次元メモリアレイ。
【請求項５０】
請求項４７記載のモノリシックな三次元メモリアレイにおいて、
第１のメモリセルは、１回プログラム可能なメモリセルであるモノリシックな三次元メモリアレイ。
【請求項５１】
請求項４７記載のモノリシックな三次元メモリアレイにおいて、
第１のメモリセルは、複数の検出可能なデータ状態のうちの１つを記憶可能であるモノリシックな三次元メモリアレイ。
【請求項５２】
請求項５１記載のモノリシックな三次元メモリアレイにおいて、
複数の検出可能なデータ状態は、２つのデータ状態を含むモノリシックな三次元メモリアレイ。
【請求項５３】
請求項５１記載のモノリシックな三次元メモリアレイにおいて、
複数の検出可能なデータ状態は、少なくとも３つのデータ状態を含むモノリシックな三次元メモリアレイ。
【請求項５４】
請求項５１記載のモノリシックな三次元メモリアレイにおいて、
複数の検出可能なデータ状態は、少なくとも４つのデータ状態を含むモノリシックな三次元メモリアレイ。
【請求項５５】
請求項４７記載のモノリシックな三次元メモリアレイにおいて、
基板は、単結晶シリコンを備えるモノリシックな三次元メモリアレイ。
【請求項５６】
請求項４７記載のモノリシックな三次元メモリアレイにおいて、
第１のメモリレベルは、第１の複数のダイオードをさらに備え、第１のメモリレベルの各メモリセルは、第１のダイオードのうちの１つを備えるモノリシックな三次元メモリアレイ。
【請求項５７】
請求項５６記載のモノリシックな三次元メモリアレイにおいて、
第１のメモリレベルの各メモリセルにおいて、ダイオードおよび抵抗切り換え要素は、直列に配列されるモノリシックな三次元メモリアレイ。
【請求項５８】
請求項５７記載のモノリシックな三次元メモリアレイにおいて、
第１のメモリレベルは、
第１の方向に延在する、実質的に平行で実質的に同一平面の第１の複数の導体と、
第１の方向とは異なる第２の方向に延在する、実質的に平行で実質的に同一平面の、第１の導体の上にある第２の複数の導体と、をさらに備え、
第１のメモリレベルの各メモリセルにおいて、第１のダイオードおよび抵抗切り換え要素は、第１の導体のうちの１つと第２の導体のうちの１つとの間に配置されるモノリシックな三次元メモリアレイ。
【請求項５９】
請求項５８記載のモノリシックな三次元メモリアレイにおいて、
第１のメモリレベルは、第１の複数の柱をさらに備え、第１の柱の各々は、第１の導体のうちの１つと第２の導体のうちの１つとの間に垂直に配置されるモノリシックな三次元メモリアレイ。
【請求項６０】
請求項５８記載のモノリシックな三次元メモリアレイにおいて、
第１の導体または第２の導体は、タングステンを備えるモノリシックな三次元メモリアレイ。
【請求項６１】
請求項５８記載のモノリシックな三次元メモリアレイにおいて、
第１の導体または第２の導体は、アルミニウムを備えるモノリシックな三次元メモリアレイ。
【請求項６２】
請求項５８記載のモノリシックな三次元メモリアレイにおいて、
第１のダイオードは、半導体接合ダイオードであるモノリシックな三次元メモリアレイ。
【請求項６３】
請求項６２記載のモノリシックな三次元メモリアレイにおいて、
第１のダイオードは、ゲルマニウム、シリコン、もしくはゲルマニウムおよび／またはシリコンの合金を備えるモノリシックな三次元メモリアレイ。
【請求項６４】
請求項６３記載のモノリシックな三次元メモリアレイにおいて、
第１のダイオードは、ゲルマニウムまたは少なくとも８０原子パーセントのゲルマニウムである半導体合金を実質的に含むモノリシックな三次元メモリアレイ。
【請求項６５】
請求項６４記載のモノリシックな三次元メモリアレイにおいて、
半導体合金は、少なくとも９０原子パーセントのゲルマニウムであるモノリシックな三次元メモリアレイ。
【請求項６６】
請求項５７記載のモノリシックな三次元メモリアレイにおいて、
第１のメモリレベルは、抵抗率切り換え材料の連続層をさらに備え、各抵抗切り換え要素は、抵抗率切り換え材料の連続層内に配置されるモノリシックな三次元メモリアレイ。
【請求項６７】
請求項６６記載のモノリシックな三次元メモリアレイにおいて、
抵抗率切り換え材料の連続層は、第１のダイオードの上にあるモノリシックな三次元メモリアレイ。
【請求項６８】
請求項６６記載のモノリシックな三次元メモリアレイにおいて、
抵抗率切り換え材料の連続層は、第１のダイオードの下にあるモノリシックな三次元メモリアレイ。
【請求項６９】
請求項４７記載のモノリシックな三次元メモリアレイにおいて、
第２のメモリレベルは、第２の複数のメモリセルを備え、第２のメモリレベルの各メモリセルは、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料の層を備える抵抗切り換え要素を備えるモノリシックな三次元メモリアレイ。
【請求項７０】
複数の不揮発性メモリセルを形成するための方法であって、
実質的に平行で実質的に同一平面の第１の複数の導体を形成するステップと、
第１の複数の導体の上に第１の複数のダイオードを形成するステップと、
第１の複数の抵抗切り換え要素を形成するステップと、
第１のダイオードの上に実質的に平行で実質的に同一平面の第２の複数の導体を形成するステップと、を含み、
第１の抵抗切り換え要素は、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備える方法。
【請求項７１】
請求項７０記載の方法において、
第１の導体は、基板の上に形成される方法。
【請求項７２】
請求項７１記載の方法において、
基板は、単結晶シリコンを備える方法。
【請求項７３】
請求項７０記載の方法において、
第１のダイオードの各々は、第１の抵抗切り換え要素のうちの１つと直列に配列される方法。
【請求項７４】
請求項７３記載の方法において、
第１の導体を形成するステップは、
導電性材料の第１の層または積み重ねを堆積させるステップと、
導電性材料の第１の層または積み重ねをパターン形成およびエッチングして第１の導体を形成するステップと、
第１の導体間に誘電充填物を堆積させるステップと、
を含む方法。
【請求項７５】
請求項７３記載の方法において、
第１のダイオードを形成するステップは、
半導体層の積み重ねを第１の導体の上に堆積させるステップと、
半導体層の積み重ねをパターン形成およびエッチングして第１のダイオードを形成するステップと、
を含む方法。
【請求項７６】
請求項７５記載の方法において、
半導体層の積み重ねは、シリコン、ゲルマニウム、またはそれらの合金を備える方法。
【請求項７７】
請求項７３記載の方法において、
第１の抵抗切り換え要素を形成するステップは、第１の導体の上に、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備える抵抗率切り換え材料の層を堆積させるステップを含む方法。
【請求項７８】
請求項７７記載の方法において、
第１の抵抗切り換え要素を形成するステップは、第１のダイオードをパターン形成およびエッチングするために使用されるのと同一のパターン形成するステップにおいて、抵抗率切り換え材料の層をパターン形成およびエッチングするステップをさらに含む方法。
【請求項７９】
請求項７３記載の方法において、
第１の導体は、アルミニウムを備える方法。
【請求項８０】
請求項７３記載の方法において、
第１の導体は、タングステンを備える方法。
【請求項８１】
請求項７３記載の方法において、
第１のダイオードは、垂直に向けられた柱の形式を取る方法。
【請求項８２】
請求項７３記載の方法において、
第２の導体を形成するステップは、
導電性材料の第２の層または積み重ねを堆積させるステップと、
導電性材料の第２の層または積み重ねをパターン形成およびエッチングして第２の導体を形成するステップと、
を含む方法。
【請求項８３】
請求項８２記載の方法において、
第１の抵抗切り換え要素を形成するステップは、第１のダイオードの上に、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備える抵抗率切り換え材料の層を堆積させるステップを含む方法。
【請求項８４】
請求項８３記載の方法において、
第１の抵抗切り換え要素を形成するステップは、第２の導体をパターン形成およびエッチングするために使用されるのと同一のパターン形成するステップにおいて、抵抗率切り換え材料の層をパターン形成およびエッチングするステップをさらに含む方法。
【請求項８５】
モノリシックな三次元メモリアレイを形成するための方法であって、
ａ）第１のメモリレベルを基板の上に形成するステップであって、第１のメモリレベルは、
ｉ）第１の複数のダイオードを形成するステップと、
ｉｉ）Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備える第１の複数の抵抗切り換え要素を形成するステップと、を含む方法によって形成される、ステップと、
ｂ）少なくとも第２のメモリレベルを第１のメモリレベルと基板との上にモノリシック的に形成するステップと、
を含む方法。
【請求項８６】
請求項８５記載の方法において、
基板は、単結晶シリコンを備える方法。
【請求項８７】
請求項８５記載の方法において、
第１のメモリレベルを形成するステップは、
実質的に平行で実質的に同一平面の第１の複数の導体を形成するステップと、
実質的に平行で実質的に同一平面の第２の複数の導体を形成するステップと、をさらに備え、
第２の導体は、第１の導体の上にある方法。
【請求項８８】
請求項８７記載の方法において、
第１のメモリレベルは、第１の複数のメモリセルを備え、各メモリセルは、第１の導体のうちの一部と、第１のダイオードのうちの１つと、抵抗切り換え要素の１つと、第２の導体のうちの１つの一部とを備える方法。
【請求項８９】
請求項８７記載の方法において、
第１のダイオードを形成するステップは、
第１の半導体層の積み重ねを第１の導体の上に堆積させて、誘電空隙充填物を介在させるステップと、
第１の半導体層の積み重ねをパターン形成およびエッチングして第１のダイオードを形成するステップと、
を含む方法。
【請求項９０】
請求項８９記載の方法において、
第１の半導体層の積み重ねをパターン形成およびエッチングして第１のダイオードを形成するステップは、半導体層の積み重ねをパターン形成およびエッチングして第１の複数の柱を形成するステップを含む方法。
【請求項９１】
請求項８５記載の方法において、
第１の複数の抵抗切り換え要素を形成するステップは、抵抗率切り換え材料の第１の層を堆積させるステップを含む方法。
【請求項９２】
請求項８５記載の方法において、
少なくとも第２のメモリレベルを第１のメモリレベルの上にモノリシック的に形成するステップは、抵抗率切り換え材料の第２の層を基板の上に堆積させるステップを含む方法。
【請求項９３】
請求項８５記載の方法において、
第１のダイオードは、ゲルマニウム、シリコン、もしくはそれらの合金を備える方法。
【請求項９４】
モノリシックな三次元メモリアレイを形成するための方法であって、
実質的に平行で実質的に同一平面の第１の複数の導体を、基板の上に第１の高さで、第１の方向に延在するように形成するステップと、
実質的に平行で実質的に同一平面の第２の複数の導体を、第１の高さより高い第２の高さで、第１の方向とは異なる第２の方向に延在するように形成するステップと、
Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備える第１の複数の抵抗切り換え要素を形成するステップと、
第１の複数のダイオードを形成するステップであって、第１のダイオードおよび第１の抵抗切り換え要素は、第１の高さより高く、第２の高さより低い、ステップと、
第２のダイオードを第２の導体の上に形成するステップと、
第３の導体を第２の導体の上に形成するステップと、
を含む方法。
【請求項９５】
請求項９４記載の方法において、
モノリシックな三次元メモリアレイは、第１の複数のメモリセルを備え、第１のメモリセルの各々は、第１の導体のうちの１つと第２の導体のうちの１つとの間に直列に配列された、第１のダイオードのうちの１つと抵抗切り換え要素のうちの１つとを備える方法。
【請求項９６】
請求項９４記載の方法において、
Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備える、第２の導体の上に形成された第２の複数の抵抗切り換え要素をさらに備える方法。
【請求項９７】
請求項９４記載の方法において、
第３の導体は、第２のダイオードの上にある方法。
【請求項９８】
請求項９４記載の方法において、
第２のダイオードの上に、実質的に平行で実質的に同一平面の第４の複数の導体をさらに備える方法。
【請求項９９】
請求項９８記載の方法において、
第２のダイオードは、第３の導体の上にある方法。
【請求項１００】
請求項９４記載の方法において、
第１のダイオードは、シリコン、ゲルマニウム、もしくはシリコンまたはゲルマニウムの合金を備える方法。
【請求項１０１】
不揮発性メモリセルを形成するための方法であって、
第１の導体を形成するステップと、
第２の導体を形成するステップと、
抵抗切り換え要素を形成するステップと、
ダイオードを形成するステップであって、ダイオードおよび抵抗切り換え要素は、第１の導体と第２の導体との間に電気的に直列に配置される、ステップと、を含み、
第１および第２の導体、ダイオード、ならびに抵抗切り換え要素の形成中ならびにダイオードの結晶化中に、温度は摂氏約５００度を超えない方法。
【請求項１０２】
請求項１０１記載の方法において、
抵抗切り換え要素は、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備える方法。
【請求項１０３】
請求項１０１記載の方法において、
温度は、摂氏約４７５度を超えない方法。
【請求項１０４】
請求項１０１記載の方法において、
温度は、摂氏約４００度を超えない方法。
【請求項１０５】
請求項１０１記載の方法において、
温度は、摂氏約３５０度を超えない方法。
【請求項１０６】
請求項１０１記載の方法において、
ダイオードは、ゲルマニウムまたはゲルマニウム合金からなる半導体材料を備える方法。
【請求項１０７】
請求項１０６記載の方法において、
ゲルマニウム合金は、少なくとも８０原子パーセントのゲルマニウムである方法。
【請求項１０８】
請求項１０７記載の方法において、
ゲルマニウム合金は、少なくとも９０原子パーセントのゲルマニウムである方法。
【請求項１０９】
請求項１０７記載の方法において、
ダイオードは、半導体接合ダイオードである方法。
【請求項１１０】
請求項１０６記載の方法において、
半導体材料は、実質的に多結晶である方法。
【請求項１１１】
請求項１０１記載の方法において、
第１の導体または第２の導体は、アルミニウム層を備える方法。
【請求項１１２】
請求項１０１記載の方法において、
第１の導体または第２の導体は、銅層を備える方法。
【請求項１１３】
請求項１０１記載の方法において、
基板は、単結晶シリコンを備える方法。
【請求項１１４】
モノリシックな三次元メモリアレイを形成するための方法であって、
ｉ）第１のメモリレベルを基板の上に形成するステップであって、第１のメモリレベルは、複数の第１のメモリセルを備え、第１のメモリセルの各々は、
ａ）抵抗切り換え要素と、
ｂ）ダイオードとを備え、第１のメモリレベルの形成中の温度は、摂氏約４７５度を超えない、ステップと、
ｉｉ）少なくとも第２のメモリレベルを第１のメモリレベルの上にモノリシック的に形成するステップと、
を含む方法。
【請求項１１５】
請求項１１４記載の方法において、
第１のメモリセルの各々の抵抗切り換え要素は、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備える方法。
【請求項１１６】
請求項１１４記載の方法において、
ダイオードは、ゲルマニウムまたはゲルマニウム合金である半導体材料を備える方法。
【請求項１１７】
請求項１１６記載の方法において、
半導体材料は、少なくとも８０原子パーセントのゲルマニウムである方法。
【請求項１１８】
請求項１１７記載の方法において、
半導体材料は、少なくとも９０原子パーセントのゲルマニウムである方法。
【請求項１１９】
請求項１１６記載の方法において、
半導体材料は、実質的に多結晶である方法。
【請求項１２０】
請求項１１６記載の方法において、
第１のメモリレベルは、複数の第１の導体と、複数の第２の導体とをさらに備え、第２の導体は、第１の導体の上に形成され、
第１のメモリセルの各々は、第１の導体のうちの１つの一部と、第２の導体のうちの１つの一部とを備え、
第１の導体または第２の導体は、アルミニウム層または銅層を備える方法。
【請求項１２１】
不揮発性メモリセルであって、
ゲルマニウムまたはゲルマニウム合金である半導体材料を備えるダイオードと、
抵抗切り換え要素と、
を備える不揮発性メモリセル。
【請求項１２２】
請求項１２１記載の不揮発性メモリセルにおいて、
抵抗切り換え要素は、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備える不揮発性メモリセル。
【請求項１２３】
請求項１２１記載の不揮発性メモリセルにおいて、
ゲルマニウム合金は、少なくとも２０原子パーセントのゲルマニウムである不揮発性メモリセル。
【請求項１２４】
請求項１２３記載の不揮発性メモリセルにおいて、
ゲルマニウム合金は、少なくとも５０原子パーセントのゲルマニウムである不揮発性メモリセル。
【請求項１２５】
請求項１２４記載の不揮発性メモリセルにおいて、
ゲルマニウム合金は、少なくとも８０原子パーセントのゲルマニウムである不揮発性メモリセル。
【請求項１２６】
請求項１２１記載の不揮発性メモリセルにおいて、
半導体材料は、ゲルマニウムである不揮発性メモリセル。
【請求項１２７】
請求項１２１記載の不揮発性メモリセルにおいて、
底部導体と上部導体とをさらに備え、ダイオードおよび抵抗切り換え要素は、底部導体と上部導体との間に直列に配列され、上部導体は、底部導体の上にある不揮発性メモリセル。
【請求項１２８】
請求項１２７記載の不揮発性メモリセルにおいて、
上部導体または底部導体は、銅層またはアルミニウム層を備える不揮発性メモリセル。
【請求項１２９】
モノリシックな三次元メモリアレイであって、
ｉ）基板の上に形成された第１のメモリレベルであって、第１のメモリレベルは、複数の第１のメモリセルを備え、第１のメモリセルの各々は、
ａ）抵抗切り換え要素と、
ｂ）ゲルマニウムまたはゲルマニウム合金である半導体材料を備えるダイオードと、
を備える、第１のメモリレベルと、
ｉｉ）第１のメモリレベルの上に形成された、少なくとも第２のメモリレベルと、
を備えるモノリシックな三次元メモリアレイ。
【請求項１３０】
請求項１２９記載のモノリシックな三次元メモリアレイにおいて、
抵抗切り換え要素は、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備えるモノリシックな三次元メモリアレイ。
【請求項１３１】
請求項１２９記載のモノリシックな三次元メモリアレイにおいて、
ゲルマニウム合金は、少なくとも２０原子パーセントのゲルマニウムであるモノリシックな三次元メモリアレイ。
【請求項１３２】
請求項１３１記載のモノリシックな三次元メモリアレイにおいて、
ゲルマニウム合金は、少なくとも５０原子パーセントのゲルマニウムであるモノリシックな三次元メモリアレイ。
【請求項１３３】
請求項１３１記載のモノリシックな三次元メモリアレイにおいて、
ゲルマニウム合金は、少なくとも８０原子パーセントのゲルマニウムであるモノリシックな三次元メモリアレイ。
【請求項１３４】
請求項１２９記載のモノリシックな三次元メモリアレイにおいて、
ダイオードは、半導体接合ダイオードであるモノリシックな三次元メモリアレイ。
【請求項１３５】
請求項１３４記載のモノリシックな三次元メモリアレイにおいて、
ダイオードは、ｐ−ｉ−ｎダイオードであるモノリシックな三次元メモリアレイ。
【請求項１３６】
請求項１３４記載のモノリシックな三次元メモリアレイにおいて、
ダイオードは、ツェナーダイオードであるモノリシックな三次元メモリアレイ。
【請求項１３７】
請求項１２９記載のモノリシックな三次元メモリアレイにおいて、
第１のメモリレベルは、
第１の方向に延在し、基板の上に形成される、実質的に平行で実質的に同一平面の第１の複数の導体と、
第２の方向に延在し、第１の導体の上に形成される、実質的に平行で実質的に同一平面の第２の複数の導体と、をさらに備え、
第１のメモリセルの各々は、第１の導体のうちの１つの一部と、第２の導体のうちの１つの一部とをさらに備え、
各メモリセルにおいて、ダイオードおよび抵抗切り換え要素は、第１の導体のうちの１つと第２の導体のうちの１つとの間に配置されるモノリシックな三次元メモリアレイ。
【請求項１３８】
請求項１３７記載のモノリシックな三次元メモリアレイにおいて、
第１の導体または第２の導体は、アルミニウム層または銅層を備えるモノリシックな三次元メモリアレイ。
【請求項１３９】
モノリシックな三次元メモリアレイであって、
ｉ）基板の上に形成された第１のメモリレベルであって、第１のメモリレベルは、複数の第１のメモリセルを備え、第１のメモリセルの各々は、
ａ）アルミニウム、アルミニウム合金、または銅の層を備える、基板の上に形成された第１の底部導体と、
ｂ）抵抗切り換え要素と、
ｃ）第１の底部導体の上に形成されたダイオードと、を備える、第１のメモリレベルと、
ｉｉ）第１のメモリレベルの上にモノリシック的に形成された、少なくとも第２のメモリレベルと、
を備えるモノリシックな三次元メモリアレイ。
【請求項１４０】
請求項１３９記載のモノリシックな三次元メモリアレイにおいて、
抵抗切り換え要素は、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備えるモノリシックな三次元メモリアレイ。
【請求項１４１】
請求項１３９記載のモノリシックな三次元メモリアレイにおいて、
ダイオードは、ゲルマニウムまたはゲルマニウム合金から形成されるモノリシックな三次元メモリアレイ。
【請求項１４２】
請求項１４１記載のモノリシックな三次元メモリアレイにおいて、
ダイオードは、多結晶であるモノリシックな三次元メモリアレイ。
【請求項１４３】
正確に１つの金属を含む金属酸化物または窒化物の化合物の抵抗率切り換え層を備えるメモリセルをメモリアレイにプログラムするための方法であって、
抵抗率切り換え層を第１の抵抗率状態から第２のプログラムされた抵抗率状態へ変化させることによって、メモリセルをプログラムするステップを含み、
第２のプログラムされた抵抗率状態は、メモリセルのデータ状態を記憶する方法。
【請求項１４４】
請求項１４３記載の方法において、
メモリアレイは、メモリセルをプログラムおよび読み出すための回路を備え、回路は、メモリセルをたった１回だけプログラムするように適合され、メモリアレイは、１回プログラム可能なアレイである方法。
【請求項１４５】
請求項１４４記載の方法において、
回路は、メモリセルを２つの予想データ状態のうちの１つにプログラムするように適合されている方法。
【請求項１４６】
請求項１４４記載の方法において、
回路は、メモリセルを２つ以上の予想データ状態のうちの１つにプログラムするように適合されている方法。
【請求項１４７】
請求項１４６記載の方法において、
回路は、メモリセルを３つまたは４つの予想データ状態のうちの１つにプログラムするように適合されている方法。
【請求項１４８】
請求項１４４記載の方法において、
メモリセルをプログラムするステップは、第１のプログラミングパルスを印加するステップを含む方法。
【請求項１４９】
請求項１４８記載の方法において、
第１のプログラミングパルスを印加した後にメモリセルを読み出すステップをさらに含む方法。
【請求項１５０】
請求項１４９記載の方法において、
第２のプログラムされた抵抗率状態が達成できていない場合に、第２のプログラミングパルスを印加するステップをさらに含む方法。
【請求項１５１】
請求項１４３記載の方法において、
金属酸化物または窒化物の化合物は、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれる方法。
【請求項１５２】
請求項１４３記載の方法において、
メモリセルは、抵抗率切り換え層と直列のダイオードをさらに備える方法。
【請求項１５３】
請求項１５２記載の方法において、
ダイオードは、シリコン、ゲルマニウム、もしくはシリコンまたはゲルマニウムの合金を備える方法。
【請求項１５４】
請求項１５３記載の方法において、
シリコン、ゲルマニウム、もしくはシリコンまたはゲルマニウムの合金は、多結晶である方法。
【請求項１５５】
請求項１４３記載の方法において、
回路は、メモリセルを２つ以上の予想データ状態のうちの１つにプログラムするように適合されている方法。
【請求項１５６】
請求項１５５記載の方法において、
回路は、メモリセルを３つまたは４つの予想データ状態のうちの１つにプログラムするように適合されている方法。
【請求項１５７】
請求項１５６記載の方法において、
メモリアレイは、再書き込み可能なメモリアレイである方法。
【請求項１５８】
メモリセルをメモリアレイにおいてプログラムおよび検知するための方法であって、メモリセルは、正確に１つの金属を含む金属酸化物または窒化物の化合物の抵抗率切り換え層と、多結晶半導体材料を備えるダイオードとを備え、抵抗率切り換え層およびダイオードは、電気的に直列に配列される方法において、
ｉ）第１のプログラミングパルスをメモリセルに印加するステップであって、第１のプログラミングパルスは、
ａ）抵抗率切り換え層の第１の抵抗率状態を検出可能に変化させるか、または
ｂ）多結晶半導体材料の第２の抵抗率状態を検出可能に変化させるか、または
ｃ）抵抗率切り換え層の第１の抵抗率状態を検出可能に変化させ、かつ、多結晶半導体材料の第２の抵抗率状態を検出可能に変化させる、ステップと、
ｉｉ）メモリセルを読み出すステップであって、抵抗率切り換え層の第１の抵抗率状態は、データを記憶するように働き、多結晶半導体材料の第２の抵抗率状態は、データを記憶するように働く、ステップと、
を含む方法。
【請求項１５９】
請求項１５８記載の方法において、
メモリセルは、３つまたは４つのデータ状態のうちの１つを記憶するように適合されている方法。
【請求項１６０】
請求項１５８記載の方法において、
多結晶半導体材料は、ポリシリコンである方法。
【請求項１６１】
請求項１５８記載の方法において、
ダイオードは、接合ダイオードである方法。
【請求項１６２】
請求項１５８記載の方法において、
金属酸化物または窒化物の化合物は、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれる方法。
【請求項１６３】
請求項１６２記載の方法において、
金属酸化物または窒化物の化合物は、ＮｉＯ，Ｎｂ2 Ｏ5 ，ＴｉＯ2 ，ＨｆＯ2 ，Ａｌ2 Ｏ3 ，ＭｇＯ，ＣｏＯ，ＣｒＯ2 ，ＶＯ，ＺｎＯ，ＺｒＯ，ＢＮおよびＡｌＮからなる群から選ばれる方法。
【請求項１６４】
不揮発性メモリセルであって、
ダイオードと、
１つの金属のみを含む抵抗率切り換え金属酸化物または窒化物の化合物の層を備える抵抗切り換え要素と、を備え、
ダイオードおよび抵抗切り換え要素は、メモリセルの一部であり、
ダイオードおよび抵抗切り換え要素は、直列に接続され、
ダイオードおよび抵抗切り換え要素は、第１の導体と第２の導体との間に配置される不揮発性メモリセル。
【請求項１６５】
不揮発性メモリセルであって、
ダイオードと、
１つの金属のみを含む抵抗率切り換え金属酸化物または窒化物の化合物の層を備える抵抗切り換え要素と、を備え、
ダイオードおよび抵抗切り換え要素は、メモリセルの一部であり、
ダイオードおよび抵抗切り換え要素は、直列に接続され、
ダイオードは、半導体接合ダイオードである不揮発性メモリセル。
【請求項１６６】
不揮発性メモリセルであって、
ダイオードと、
１つの金属のみを含む抵抗率切り換え金属酸化物または窒化物の化合物の層を備える抵抗切り換え要素と、を備え、
ダイオードおよび抵抗切り換え要素は、メモリセルの一部であり、
ダイオードおよび抵抗切り換え要素は、直列に接続され、
メモリセルは、第１のメモリレベルの一部である不揮発性メモリセル。
【請求項１６７】
不揮発性メモリセルであって、
ダイオードと、
１つの金属のみを含む抵抗率切り換え金属酸化物または窒化物の化合物の層を備える抵抗切り換え要素と、を備え、
ダイオードおよび抵抗切り換え要素は、メモリセルの一部であり、
抵抗切り換え要素は、貴金属の近傍にある不揮発性メモリセル。
【請求項１６８】
不揮発性メモリセルであって、
ダイオードと、
１つの金属のみを含む抵抗率切り換え金属酸化物または窒化物の化合物の層を備える抵抗切り換え要素と、を備え、
ダイオードおよび抵抗切り換え要素は、メモリセルの一部であり、
抵抗率切り換え金属酸化物または窒化物の化合物の層は、金属添加物を含み、
金属添加物は、金属酸化物または窒素酸化物の層内の金属分子の０．０１％と５％との間である不揮発性メモリセル。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明の他の態様は、複数の不揮発性メモリセルを形成するための方法を提供するものであって、この方法は、実質的に平行で実質的に同一平面の第１の複数の導体を形成するステップと、第１の複数の導体の上に第１の複数のダイオードを形成するステップと、第１の複数の抵抗切り換え要素を形成するステップと、第１のダイオードの上に実質的に平行で実質的に同一平面の第２の複数の導体を形成するステップとを含み、第１の抵抗切り換え要素は、Ｎｉx Ｏy ，Ｎｂx Ｏy ，Ｔｉx Ｏy ，Ｈｆx Ｏy ，Ａｌx Ｏy ，Ｍｇx Ｏy ，Ｃｏx Ｏy ，Ｃｒx Ｏy ，Ｖx Ｏy ，Ｚｎx Ｏy ，Ｚｒx Ｏy ，Ｂx Ｎy およびＡｌx Ｎy からなる群から選ばれた材料を備える。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
さらに他の実施形態は、不揮発性メモリセルを形成するための方法を提供するものであって、この方法は、第１の導体を形成するステップと、第２の導体を形成するステップと、抵抗切り換え要素を形成するステップと、ダイオードを形成するステップであって、ダイオードおよび抵抗切り換え要素は、第１の導体と第２の導体との間に電気的に直列に配置される、ステップと、を含み、第１および第２の導体、ダイオード、ならびに抵抗切り換え要素の形成中ならびにダイオードの結晶化中に、温度は摂氏約５００度を超えない。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正の内容】
【００９９】
柱３００は、任意の適切なマスキングおよびエッチング処理を使用して形成することができる。例えば、フォトレジストを堆積させて、標準的なフォトリソグラフィ手法を使用してパターン形成して、エッチングすることができ、その後、フォトレジストは除去されうる。代わりに、例えば二酸化シリコンなどのいくつかの他の材料のハードマスクを半導体層の積み重ねの上に形成することができ、底部はその上に反射防止コーティング（ＢＡＲＣ）がなされ、その後、パターン形成およびエッチングされる。同様に、誘電反射防止コーティング（ＤＡＲＣ）をハードマスクとして使用することもできる。