【手続補正書】
【提出日】平成22年12月9日(2010.12.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
略矩形状の外形形状と、外部接続端子を備える第１の面と、素子搭載部と少なくとも第１の長辺に沿った第１のパッド領域および第２の長辺に沿った第２のパッド領域に配置された接続パッドとを備える第２の面とを有する配線基板と；
長辺に沿って配列された電極パッドを有する複数の第１のメモリ素子を備え、前記複数の第１のメモリ素子は前記長辺が前記配線基板の前記第１のパッド領域の近傍に位置すると共に前記電極パッドが露出するように、前記配線基板の前記素子搭載部上に階段状に積層されている第１の素子群と；
長辺に沿って配列された電極パッドを有する複数の第２のメモリ素子を備え、前記複数の第２のメモリ素子は前記長辺が前記配線基板の前記第２のパッド領域の近傍に位置すると共に前記電極パッドが露出するように、前記第１の素子群上に前記第１の素子群の階段方向とは逆方向に向けて階段状に積層されている第２の素子群と；
前記第２の素子群上に配置され、少なくとも一つの外形辺に沿って配列された電極パッドを有するコントローラ素子と；
前記第１のパッド領域に配置された前記接続パッドと前記複数の第１のメモリ素子の前記電極パッドとを電気的に接続する第１の金属ワイヤと；
前記第２のパッド領域に配置された前記接続パッドと前記複数の第２のメモリ素子の前記電極パッドとを電気的に接続する第２の金属ワイヤと；
前記配線基板の前記接続パッドと前記コントローラ素子の前記電極パッドとを電気的に接続する第３の金属ワイヤと；
前記第１および第２の素子群と前記コントローラ素子とを前記第１ないし第３の金属ワイヤと共に封止するように、前記配線基板の前記第２の面上に形成された封止樹脂層とを具備し、
前記配線基板は前記第１の長辺に設けられた切り欠き部を有し、前記第１のパッド領域は前記第１の長辺の前記切り欠き部を除く部分に沿って設けられており、かつ前記第１のメモリ素子の前記電極パッドは前記配線基板の前記第１のパッド領域と対応するように偏った配列形状を有し、
前記第２のメモリ素子の前記電極パッドは前記第１のメモリ素子と同一の偏った配列形状を有し、前記第２のメモリ素子は前記第１のメモリ素子とは反転した状態で配置されており、かつ前記配線基板の前記第２のパッド領域は前記第２のメモリ素子の前記電極パッドの配列形状に対応するように配置された前記接続パッドを有し、
前記第２の素子群における最下段の前記第２のメモリ素子はそれ以外の前記第２のメモリより厚い厚さを有し、
前記第１および第２のメモリ素子の角部近傍に位置する前記電極パッドの少なくとも一部は前記配線基板の短辺に沿って設けられたパッド領域に配置された前記接続パッドと電気的に接続されていることを特徴とする半導体メモリカード。
【請求項２】
外部接続端子を備える第１の面と、素子搭載部と少なくとも第１の長辺に沿った第１のパッド領域および第２の長辺に沿った第２のパッド領域に配置された接続パッドとを備える第２の面とを有する配線基板と；
長辺に沿って配列された電極パッドを有し、前記長辺が前記配線基板の前記第１のパッド領域の近傍に位置するように、前記配線基板の前記素子搭載部上に配置された第１のメモリ素子と；
長辺に沿って配列された電極パッドを有し、前記長辺が前記配線基板の前記第２のパッド領域の近傍に位置するように、前記第１のメモリ素子上に配置された第２のメモリ素子と；
前記第２のメモリ上に配置され、少なくとも一つの外形辺に沿って配列された電極パッドを有するコントローラ素子と；
前記第１のパッド領域に配置された前記接続パッドと前記第１のメモリ素子の前記電極パッドとを電気的に接続する第１の金属ワイヤと；
前記第２のパッド領域に配置された前記接続パッドと前記第２のメモリ素子の前記電極パッドとを電気的に接続する第２の金属ワイヤと；
前記配線基板の前記接続パッドと前記コントローラ素子の前記電極パッドとを電気的に接続する第３の金属ワイヤと；
前記第１および第２のメモリ素子と前記コントローラ素子とを前記第１ないし第３の金属ワイヤと共に封止するように、前記配線基板の前記第２の面上に形成された封止樹脂層と
を具備することを特徴とする半導体メモリカード。
【請求項３】
略矩形状の外形形状と、外部接続端子を備える第１の面と、素子搭載部と少なくとも第１の長辺に沿った第１のパッド領域および第２の長辺に沿った第２のパッド領域に配置された接続パッドとを備える第２の面とを有する配線基板と；
長辺に沿って配列された電極パッドを有する複数の第１のメモリ素子を備え、前記複数の第１のメモリ素子は前記長辺が前記配線基板の前記第１のパッド領域の近傍に位置すると共に前記電極パッドが露出するように、前記配線基板の前記素子搭載部上に階段状に積層されている第１の素子群と；
長辺に沿って配列された電極パッドを有する複数の第２のメモリ素子を備え、前記複数の第２のメモリ素子は前記長辺が前記配線基板の前記第２のパッド領域の近傍に位置すると共に前記電極パッドが露出するように、前記第１の素子群上に前記第１の素子群の階段方向とは逆方向に向けて階段状に積層されている第２の素子群と；
前記第２の素子群上に配置され、少なくとも一つの外形辺に沿って配列された電極パッドを有するコントローラ素子と；
前記第１のパッド領域に配置された前記接続パッドと前記複数の第１のメモリ素子の前記電極パッドとを電気的に接続する第１の金属ワイヤと；
前記第２のパッド領域に配置された前記接続パッドと前記複数の第２のメモリ素子の前記電極パッドとを電気的に接続する第２の金属ワイヤと；
前記配線基板の前記接続パッドと前記コントローラ素子の前記電極パッドとを電気的に接続する第３の金属ワイヤと；
前記第１および第２の素子群と前記コントローラ素子とを前記第１ないし第３の金属ワイヤと共に封止するように、前記配線基板の前記第２の面上に形成された封止樹脂層と
を具備することを特徴とする半導体メモリカード。
【請求項４】
請求項３記載の半導体メモリカードにおいて、
前記第２の素子群における最下段の前記第２のメモリ素子はそれ以外の前記第２のメモリより厚い厚さを有することを特徴とする半導体メモリカード。
【請求項５】
請求項２ないし請求項４のいずれか１項記載の半導体メモリカードにおいて、
前記配線基板は前記第１の長辺に設けられた切り欠き部を有し、前記第１のパッド領域は前記第１の長辺の前記切り欠き部を除く部分に沿って設けられており、かつ前記第１のメモリ素子の前記電極パッドは前記配線基板の前記第１のパッド領域と対応するように偏った配列形状を有することを特徴とする半導体メモリカード。
【請求項６】
請求項５記載の半導体メモリカードにおいて、
前記第２のメモリ素子の前記電極パッドは前記第１のメモリ素子と同一の偏った配列形状を有し、前記第２のメモリ素子は前記第１のメモリ素子とは反転した状態で配置されており、かつ前記配線基板の前記第２のパッド領域は前記第２のメモリ素子の前記電極パッドの配列形状に対応するように配置された前記接続パッドを有することを特徴とする半導体メモリカード。
【請求項７】
請求項２ないし請求項６のいずれか１項記載の半導体メモリカードにおいて、
前記第１および第２のメモリ素子の角部近傍に位置する前記電極パッドの少なくとも一部は前記配線基板の短辺に沿って設けられたパッド領域に配置された前記接続パッドと電気的に接続されていることを特徴とする半導体メモリカード。