【手続補正書】
【提出日】平成23年3月17日(2011.3.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＳＲＡＭ（スタティック型ランダムアクセスメモリ）と、ＲＯＭ（リードオンリーメモリ）とを備える混載メモリ装置であって、
行列状に配置された複数の第１のメモリセル及び複数の第２のメモリセルを備え、
前記複数の第１のメモリセルはそれぞれ、ＳＲＡＭセルとＲＯＭセルとを含み、
前記複数の第２のメモリセルはそれぞれ、ＳＲＡＭセルを含み、かつＲＯＭセルを含まず、
前記複数の第１のメモリセルはそれぞれ、少なくとも一つの前記第２のメモリセルと隣接して配置され、
前記複数の第１のメモリセルと前記複数の第２のメモリセルとは、行方向に交互に配置され、かつ列方向に交互に配置される
混載メモリ装置。
【請求項２】
前記混載メモリ装置は、さらに、
行毎に設けられ、対応する行に配置された前記ＳＲＡＭセル及び前記ＲＯＭセルを選択するためのワードラインと、
列毎に設けられ、対応する列に配置された前記ＳＲＡＭセルからのデータの読み出し及び前記ＳＲＡＭセルへのデータの書き込みを行うための第１ビットライン及び第２ビットラインと、
列毎に設けられ、対応する列に配置された前記ＲＯＭセルからのデータの読み出しを行うための第３のビットラインとを備える
請求項１記載の混載メモリ装置。
【請求項３】
前記ＳＲＡＭセルは、
第１のノードに入力端が接続され、第２のノードに出力端が接続される第１のインバータと、
前記第２のノードに入力端が接続され、前記第１のノードに出力端が接続される第２のインバータと、
前記第１のノードにドレイン及びソースの一方である第１端子が接続され、前記第１のビットラインにドレイン及びソースの他方である第２端子が接続され、ワードラインにゲートが接続される第１のトランジスタと、
前記第２のノードにドレイン及びソースの一方である第１端子が接続され、前記第２のビットラインにドレイン及びソースの他方である第２端子が接続され、前記ワードラインにゲートが接続される第２のトランジスタとを備え、
前記ＲＯＭセルは、ＧＮＤにソースが接続され、ゲートに前記ワードラインが接続される第３のトランジスタを備え、
前記ＲＯＭセルは、前記第３のトランジスタのドレインと前記第３のビットラインとを接続するコンタクトを有するか否かに応じて定まるデータを前記第３のビットラインに出力する
請求項２記載の混載メモリ装置。
【請求項４】
前記第１のメモリセルに含まれる前記第３のトランジスタの一部の領域は、当該第１のメモリセルに隣接して配置される前記第２のメモリセルの領域内に配置される
請求項３記載の混載メモリ装置。
【請求項５】
前記複数の第１のメモリセル及び前記複数の第２のメモリセルにおいて、当該第１のメモリセル及び当該第２のメモリセルの列方向の端部である第１端部から第２端部に向かい、前記第１のインバータ及び前記第２のインバータ、前記第１のトランジスタ及び前記第２のトランジスタの順に配置され、
前記複数の第１のメモリセル及び前記複数の第２のメモリセルは、列方向に隣接する第１のメモリセル又は第２のメモリセルと、前記第１端部がそれぞれ対向する、又は前記第２端部がそれぞれ対向するように配置され、
前記第１のメモリセルに含まれる前記第３トランジスタの一部の領域は、前記第２端部における境界上に配置される
請求項４記載の混載メモリ装置。
【請求項６】
各行に配置される前記第１のメモリセル及び前記第２のメモリセルに含まれる前記第１のトランジスタ、前記第２のトランジスタ及び前記第３のトランジスタは、行方向に並んで配置され、
各行に配置される前記第１のメモリセル及び前記第２のメモリセルに含まれる前記第１のインバータ及び第２のインバータは、行方向に並んで配置され、
各行に配置される前記第１のメモリセル及び前記第２のメモリセルに含まれる前記第１のトランジスタ、前記第２のトランジスタ及び前記第３のトランジスタのゲートは、共通のポリシリコン線で形成され、
前記第２端部において隣接する前記第１のメモリセル及び前記第２のメモリセルのそれぞれに含まれる、二つの前記第１のトランジスタの第１端子は、前記第２端部の境界上に配置される一つの第１拡散領域で形成され、二つの前記第２のトランジスタの第１端子は、前記第２端部の境界上に配置される一つの第２拡散領域で形成され、
前記ＲＯＭセルのソースは、互いに行方向に隣接して配置される一つの前記第１のインバータ及び一つの前記第２のインバータのＧＮＤと共通の一つの第３拡散領域で形成され、
前記第３のトランジスタのドレインとなる第４拡散領域は、前記第２端部における境界上に、前記第１拡散領域及び前記第２拡散領域と行方向に並んで配置される
請求項５記載の混載メモリ装置。
【請求項７】
前記第３のビットラインは、複数の第４のビットラインを含み、
前記ＲＯＭセルは、前記第３のトランジスタのドレインと前記各第４のビットラインとを接続するコンタクトを有するか否かに応じて定まるデータを当該第４のビットラインに出力することにより、前記複数の第４のビットラインを介して複数ビットのデータを出力する
請求項３記載の混載メモリ装置。
【請求項８】
前記ＲＯＭセルは、前記第３のトランジスタのドレインと前記複数の第４のビットラインのうちいずれか一つとを接続する一つのコンタクトを有する、又は、当該コンタクトを有さないことにより定まる複数ビットのデータを前記複数の第４のビットラインに出力する
請求項７記載の混載メモリ装置。
【請求項９】
前記複数の第１のメモリセルと前記複数の第２のメモリセルとは、行方向に交互に配置され、かつ列方向に交互に配置され、
前記第４のビットラインは、三つのビットラインであり、
前記ＲＯＭセルは、前記第３のトランジスタのドレインと前記三つの第４のビットラインのうちいずれか一つとを接続する一つのコンタクトを有する、又は、当該コンタクトを有さないことにより定まる、４パターンの３ビットのデータを前記三つの第４のビットラインに出力する
請求項８記載の混載メモリ装置。
【請求項１０】
前記第１のビットライン及び前記第２のビットラインは、第１の金属配線層で形成され、
前記複数の第４のビットラインは、前記第１の金属配線層とは異なる第２の金属配線層で形成される
請求項７記載の混載メモリ装置。
【請求項１１】
前記混載メモリ装置は、さらに、
前記複数の第４のビットライン毎に設けられ、対応する第４のビットラインのデータを増幅する複数のセンスアンプと、
前記複数のセンスアンプにより増幅された複数ビットのデータを、ビット数が減少するようにエンコードするエンコード回路とを備える
請求項７記載の混載メモリ装置。
【請求項１２】
前記混載メモリ装置は、さらに、
前記複数の第１のビットライン及び第２のビットラインの組のうち、外部から入力されたアドレスに対応した組を選択するＲＡＭカラム選択回路と、
前記ＲＡＭカラム選択回路により選択された第１のビットライン及び第２のビットラインの組の信号を増幅するＲＡＭ読み出し回路と、
前記ＲＡＭカラム選択回路により選択された第１のビットライン及び第２のビットラインの組に、書き込みデータに対応する信号を供給するＲＡＭ書き込み回路と、
前記複数の第３のビットラインのうち、前記アドレスに対応した第３のビットラインを選択するＲＯＭカラム選択回路と、
前記ＲＯＭカラム選択回路により選択された第３のビットラインの信号を増幅するＲＯＭ読み出し回路とを備え、
前記ＲＡＭカラム選択回路は、前記ＲＯＭカラム選択回路が、前記複数の第３のビットラインのうちいずれかを選択している間は、前記複数の組のいずれも選択せず、
前記ＲＯＭカラム選択回路は、前記ＲＡＭカラム選択回路が、前記複数の組のうちいずれかを選択している間は、前記複数の第３のビットラインのいずれも選択しない
請求項２記載の混載メモリ装置。
【請求項１３】
前記混載メモリ装置は、さらに、
前記ＳＲＡＭセルへのデータの書き込み動作時と、前記ＳＲＡＭセルからのデータの読み出し動作時と、前記ＲＯＭセルからのデータの読み出し動作時とにおいて、それぞれ異なる時間、前記ワードラインを活性化させるタイミング回路を備える
請求項２記載の混載メモリ装置。
【請求項１４】
前記ＲＯＭセルは、（１）ＧＮＤにソースが接続され、ゲートに前記ワードラインが接続され、ドレインに前記第３のビットラインが接続される第３のトランジスタを備えるか否か、又は（２）ゲートに前記ワードラインが接続され、ドレインに前記第３のビットラインが接続される第３のトランジスタを備え、当該第３のトランジスタのソースとＧＮＤとを接続する拡散領域を有するか否か、に応じて定まるデータを前記第３のビットラインに出力する
請求項２記載の混載メモリ装置。
【請求項１５】
フラッシュメモリと、
請求項１〜１４のいずれか１項に記載の混載メモリ装置とを備え、
前記混載メモリ装置が備える前記ＲＯＭは、前記フラッシュメモリにデータを書き込むためのローダプログラムを格納する
半導体装置。