【手続補正書】
【提出日】平成22年11月11日(2010.11.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
６個のＭＯＳトランジスタが基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記６個のＭＯＳトランジスタの各々は、
メモリにアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタと、メモリセルのデータを保持するために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタと、メモリセルのデータを保持するために電荷を供給する第１及び第２のＰＭＯＳのロードトランジスタとして機能し、
メモリにアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタの第１の拡散層、前記柱状半導体層及び第２の拡散層とは、
第１の拡散層、柱状半導体層及び第２の拡散層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記柱状半導体層は前記第１の拡散層と前記第２の拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
メモリセルのデータを保持するために記憶ノードを駆動する第1及び第2のＮＭＯＳのドライバトランジスタの第３の拡散層、柱状半導体層及び第４の拡散層とは、
第３の拡散層、柱状半導体層及び第４の拡散層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記柱状半導体層は前記第３の拡散層と前記第４の拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
メモリセルのデータを保持するために電荷を供給する第１及び第２のＰＭＯＳのロードトランジスタの第５の拡散層、柱状半導体層及び第６の拡散層とは、
第５の拡散層、柱状半導体層及び第６拡散層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記柱状半導体層は前記第５の拡散層と前記第６の拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
第１のＮＭＯＳのアクセストランジスタ、第１のＮＭＯＳのドライバトランジスタ及び第１のＰＭＯＳのロードトランジスタは、互いに隣接して配列され、
第２のＮＭＯＳのアクセストランジスタ、第２のＮＭＯＳのドライバトランジスタ及び第２のＰＭＯＳのロードトランジスタは、互いに隣接して配列され、
基板に電位を与えるための複数のメモリセルに共通の第１のウェルが形成され、
第１のＮＭＯＳのアクセストランジスタの底部に形成されるＮ型の導電型を持つ第１の拡散層、第１のＮＭＯＳのドライバトランジスタの底部に形成されるＮ型の導電型を持つ第３の拡散層及び第１のＰＭＯＳのロードトランジスタの底部に形成されるＰ型の導電型を持つ第５の拡散層は、前記第１の拡散層、第３の拡散層及び第５の拡散層の表面に形成された第１のシリサイド層を介して相互に接続され、
前記相互に接続された前記第１の拡散層、第３の拡散層及び第５の拡散層はメモリセルに記憶されるデータを保持するための第１の記憶ノードとして機能し、
前記第５の拡散層と前記第１のウェル間のリークを防止するために、前記第５の拡散層と第１のウェルの間に前記第１のウェルと反対の導電型を持つ第１のリーク防止拡散層が形成され、
前記第１のリーク防止拡散層は、前記第１の拡散層及び第３の拡散層と直接接続され、
第２のＮＭＯＳのアクセストランジスタの底部に形成されるＮ型の導電型を持つ第１の拡散層、第２のＮＭＯＳのドライバトランジスタの底部に形成されるＮ型の導電型を持つ第３の拡散層及び第２のＰＭＯＳのロードトランジスタの底部に形成されるＰ型の導電型を持つ第５の拡散層は、前記第１の拡散層、第３の拡散層及び第５の拡散層の表面に形成された第２のシリサイド層を介して相互に接続され、
前記相互に接続された前記第１の拡散層、第３の拡散層及び第５の拡散層はメモリセルに記憶されるデータを保持するための第２の記憶ノードとして機能し、
前記第５の拡散層と前記第１のウェル間のリークを防止するために、前記第５の拡散層と前記第１のウェルの間には、前記第１のウェルと反対の導電型を持つ第２のリーク防止拡散層が形成され、
前記第２のリーク防止拡散層は、前記第１の拡散層及び第３の拡散層と直接接続されていることを特徴とする半導体記憶装置。
【請求項２】
６個のＭＯＳトランジスタが基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記６個のＭＯＳトランジスタの各々は、
メモリにアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタと、メモリセルのデータを保持するために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタと、メモリセルのデータを保持するために電荷を供給する第１及び第２のＰＭＯＳのロードトランジスタとして機能し、
メモリにアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタの第１の拡散層、前記柱状半導体層及び第２の拡散層とは、
第１の拡散層、柱状半導体層及び第２の拡散層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記柱状半導体層は前記第１の拡散層と前記第２の拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
メモリセルのデータを保持するために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタの第３の拡散層、柱状半導体層及び第４の拡散層とは、
第３の拡散層、柱状半導体層及び第４の拡散層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記柱状半導体層は前記第３の拡散層と前記第４の拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
メモリセルのデータを保持するために電荷を供給する第１及び第２のＰＭＯＳのロードトランジスタの第５の拡散層、柱状半導体層及び第６の拡散層とは、
第５の拡散層、柱状半導体層及び第６拡散層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記柱状半導体層は前記第５の拡散層と前記第６の拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
第１のＮＭＯＳのアクセストランジスタ、第１のＮＭＯＳのドライバトランジスタ及び第１のＰＭＯＳのロードトランジスタは、互いに隣接して配列され、
第２のＮＭＯＳのアクセストランジスタ、第２のＮＭＯＳのドライバトランジスタ及び第２のＰＭＯＳのロードトランジスタは、互いに隣接して配列され、
基板に電位を与えるための複数のメモリセルに共通の第１のウェルが形成され、
第１のＮＭＯＳのアクセストランジスタの底部に形成されるＮ型の導電型を持つ第１の拡散層、第１のＮＭＯＳのドライバトランジスタの底部に形成されるＮ型の導電型を持つ第３の拡散層及び第１のＰＭＯＳのロードトランジスタの底部に形成されるＰ型の導電型を持つ第５の拡散層は、前記第１の拡散層、第３の拡散層及び第５の拡散層の表面に形成された第１のシリサイド層を介して相互に接続され、
前記相互に接続された前記第１の拡散層、第３の拡散層及び第５の拡散層はメモリセルに記憶されるデータを保持するための第１の記憶ノードとして機能し、
前記第１の拡散層及び前記第３の拡散層と前記第１のウェル間のリークを防止するために、前記第１の拡散層と第１のウェルの間、及び前記第３の拡散層と第１のウェルの間には前記第１のウェルと反対の導電型を持つ第１のリーク防止拡散層が形成され、
前記第１のリーク防止拡散層は、前記第５の拡散層と直接接続され、
第２のＮＭＯＳのアクセストランジスタの底部に形成されるＮ型の導電型を持つ第１の拡散層、第２のＮＭＯＳのドライバトランジスタの底部に形成されるＮ型の導電型を持つ第３の拡散層及び第２のＰＭＯＳのロードトランジスタの底部に形成されるＰ型の導電型を持つ第５の拡散層は、前記第１の拡散層、第３の拡散層及び第５の拡散層の表面に形成された第２のシリサイド層を介して相互に接続され、
前記相互に接続された前記第１の拡散層、第３の拡散層及び第５の拡散層はメモリセルに記憶されるデータを保持するための第２の記憶ノードとして機能し、
前記第１の拡散層及び前記第３の拡散層と前記第１のウェル間のリークを防止するために、前記第１の拡散層と前記第１のウェルの間、及び前記第３の拡散層と前記第１のウェルの間には、前記第１のウェルと反対の導電型を持つ第２のリーク防止拡散層が形成され、
前記第２のリーク防止拡散層は、前記第５の拡散層と直接接続されていることを特徴とする半導体記憶装置。
【請求項３】
前記第１の記憶ノードとして機能する拡散層上に形成される前記第１のＮＭＯＳのドライバトランジスタおよび前記第１のＰＭＯＳのロードトランジスタのゲートより延在する第１のゲート配線が共通の第１のコンタクトにより接続され、第２の記憶ノードとして機能する拡散層上に形成される前記第２のＮＭＯＳのドライバトランジスタおよび前記第２のＰＭＯＳのロードトランジスタのゲートより延在する第２のゲート配線が共通の第１のコンタクトにより接続されることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、前記第１及び第２のＰＭＯＳのロードトランジスタを形成する柱状半導体層の側壁の周囲長より長いことを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項５】
前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層を楕円形状に形成することにより、前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層の側壁の周囲長を前記第１及び第２のＰＭＯＳのロードトランジスタを形成する柱状半導体層の側壁の周囲長より長くすることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項６】
前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、前記第１及び第２のＮＭＯＳのアクセストランジスタを形成する柱状半導体層の側壁の周囲長より長いことを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項７】
前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層を楕円形状に形成することにより、前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層の側壁の周囲長を前記第１及び第２のＮＭＯＳのアクセストランジスタを形成する柱状半導体層の側壁の周囲長より長くすることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項８】
前記第１及び第２のＰＭＯＳのロードトランジスタを形成する柱状半導体層の側壁の周囲長は、前記第１及び第２のＮＭＯＳのアクセストランジスタを形成する柱状半導体層の側壁の周囲長より短いことを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項９】
第１及び第２のＮＭＯＳのアクセストランジスタのゲート電極よりそれぞれ延在する第３及び第４のゲート配線上にそれぞれ形成される第３及び第４のコンタクトの少なくとも１つを、隣接するメモリセルのＮＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共有化したことを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項１０】
複数の前記柱状半導体層は、六方格子状に配列されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項１１】
前記第１の記憶ノードとして機能する拡散層上に形成される前記第１のＮＭＯＳのドライバトランジスタおよび前記第１のＰＭＯＳのロードトランジスタのゲートより延在する各々の第５のゲート配線が、前記第２の記憶ノードとして機能する拡散層と第１の共通のコンタクトにより接続され、
前記第２の記憶ノードとして機能する拡散層上に形成される前記第２のＮＭＯＳのドライバトランジスタおよび前記第２のＰＭＯＳのロードトランジスタのゲートより延在する各々の第６のゲート配線が、前記第１の記憶ノードとして機能する拡散層と第２の共通のコンタクトにより接続されることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項１２】
前記６個のＭＯＳトランジスタは、前記基板上において互いに直交する行方向と列方向に行列状に配列されており、
前記６個のＭＯＳトランジスタは、前記基板上に３行２列に配列され、
前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、
前記第１のＰＭＯＳのロードトランジスタは２行１列目に配列され、
前記第１のＮＭＯＳのドライバトランジスタは３行１列目に配列され、
前記第２のＮＭＯＳのアクセストランジスタは３行２列目に配列され、
前記第２のＰＭＯＳのロードトランジスタは２行２列目に配列され、
前記第２のＮＭＯＳのドライバトランジスタは１行２列目に配列されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項１３】
前記６個のＭＯＳトランジスタは、前記基板上において互いに直交する行方向と列方向に行列状に配列されており、
前記６個のＭＯＳトランジスタは、前記基板上に３行２列に配列され、
前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、
前記第１のＰＭＯＳのロードトランジスタは３行１列目に配列され、
前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
前記第２のＮＭＯＳのアクセストランジスタは３行２列目に配列され、
前記第２のＰＭＯＳのロードトランジスタは１行２列目に配列され、
前記第２のＮＭＯＳのドライバトランジスタは２行２列目に配列されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項１４】
前記６個のＭＯＳトランジスタは、前記基板上において互いに直交する行方向と列方向に行列状に配列されており、
前記６個のＭＯＳトランジスタは、前記基板上に３行２列に配列され、
前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、
前記第１のＰＭＯＳのロードトランジスタは３行１列目に配列され、
前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
前記第２のＮＭＯＳのアクセストランジスタは１行２列目に配列され、
前記第２のＰＭＯＳのロードトランジスタは３行２列目に配列され、
前記第２のＮＭＯＳのドライバトランジスタは２行２列目に配列されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項１５】
前記第１及び第２のＮＭＯＳのアクセストランジスタのゲートより延在する第７のゲート配線上に形成される第５のコンタクトを共有したことを特徴とする請求項１４に記載の半導体記憶装置。
【請求項１６】
前記６個のＭＯＳトランジスタは、前記基板上において互いに直交する行方向と列方向に行列状に配列されており、
前記６個のＭＯＳトランジスタは、前記基板上に２行３列に配列され、
前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、
前記第１のＰＭＯＳのロードトランジスタは２行２列目に配列され、
前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
前記第２のＮＭＯＳのアクセストランジスタは２行３列目に配列され、
前記第２のＰＭＯＳのロードトランジスタは１行２列目に配列され、
前記第２のＮＭＯＳのドライバトランジスタは１行３列目に配列されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項１７】
前記柱状半導体上に形成されるコンタクトと、それ以外のコンタクトが異なるエッチング工程において形成されることを特徴とする請求項１又は２に記載の半導体記憶装置の製造方法。