【手続補正書】
【提出日】平成23年2月28日(2011.2.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、
前記第１〜第Ｎの回路ブロックの前記第２の方向側に前記第４の辺に沿って設けられる第１のインターフェース領域と、
前記第２の方向の反対方向を第４の方向とした場合に、前記第１〜第Ｎの回路ブロックの前記第４の方向側に前記第２の辺に沿って設けられる第２のインターフェース領域とを含み、
前記第１〜第Ｎの回路ブロックは、
データ線を駆動するための少なくとも１つのデータドライバブロックを含み、
前記第１のインターフェース領域、前記第１〜第Ｎの回路ブロック、前記第２のインターフェース領域の前記第２の方向での幅を、各々、Ｗ１、ＷＢ、Ｗ２とした場合に、集積回路装置の前記第２の方向での幅Ｗは、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２であり、
前記データドライバブロックは、
その各々が１画素分の画像データに対応するデータ信号を出力し、前記第２の方向に沿って並ぶＱ個のドライバセルを含むことを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記第１のインターフェース領域は、前記データドライバブロックの前記第２の方向側に、他の回路ブロックを介さずに配置され、
前記第２のインターフェース領域は、前記データドライバブロックの前記第４の方向側に、他の回路ブロックを介さずに配置されることを特徴とする集積回路装置。
【請求項３】
請求項１又は２において、
前記ドライバセルの前記第２の方向での幅をＷＤとし、前記データドライバブロックが含む周辺回路部分の第２の方向での幅をＷＰＣＢとした場合に、前記第１〜第Ｎの回路ブロックの前記第２の方向での幅ＷＢは、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣＢであることを特徴とする集積回路装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
表示パネルの水平走査方向の画素数をＨＰＮとし、データドライバブロックのブロック数をＤＢＮとし、前記ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとした場合に、
前記第２の方向に沿って並ぶ前記ドライバセルの個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）であることを特徴とする集積回路装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
階調電圧を生成する階調電圧生成回路を更に含み、
前記ドライバセルの各々は、
前記階調電圧生成回路からの前記階調電圧を用いて、画像データのＤ／Ａ変換を行うＤ／Ａ変換器を含むことを特徴とする集積回路装置。
【請求項６】
請求項５において、
前記ドライバセルに前記階調電圧を供給するための階調電圧信号線が、回路ブロック内の配線であるローカル配線よりも上層のグローバル配線により形成されることを特徴とする集積回路装置。
【請求項７】
請求項５又は６において、
前記ドライバセルの各々は、
前記画像データをラッチするデータラッチ回路と、
前記Ｄ／Ａ変換器からのデータ電圧をバッファリングして前記データ線に出力する出力回路を含み、
前記Ｄ／Ａ変換器は、
前記階調電圧生成回路からの複数の階調電圧の中から、前記画像データに対応する電圧を選択して、前記データ電圧として出力することを特徴とする集積回路装置。
【請求項８】
請求項７において、
前記データラッチ回路、前記Ｄ／Ａ変換器、前記出力回路が、前記第１の方向に沿って配置されることを特徴とする集積回路装置。
【請求項９】
請求項７において、
前記データラッチ回路、前記Ｄ／Ａ変換器、前記出力回路が、前記第２の方向に沿って配置されることを特徴とする集積回路装置。
【請求項１０】
請求項１乃至４のいずれかにおいて、
前記ドライバセルの各々は、
その各々が１サブピクセル分の画像データに対応するデータ信号を出力し、前記ドライバセル内において前記第１の方向に沿って並ぶ複数のサブピクセルドライバセルを含むことを特徴とする集積回路装置。
【請求項１１】
請求項１０において、
前記サブピクセルドライバセルの出力信号の取り出し線の配列順序を並び替えるための並び替え配線領域が、前記サブピクセルドライバセルの配置領域に設けられることを特徴とする集積回路装置。
【請求項１２】
集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、
前記第１〜第Ｎの回路ブロックの前記第２の方向側に前記第４の辺に沿って設けられる第１のインターフェース領域と、
前記第２の方向の反対方向を第４の方向とした場合に、前記第１〜第Ｎの回路ブロックの前記第４の方向側に前記第２の辺に沿って設けられる第２のインターフェース領域とを含み、
前記第１〜第Ｎの回路ブロックは、
データ線を駆動するための少なくとも１つのデータドライバブロックを含み、
前記第１のインターフェース領域、前記第１〜第Ｎの回路ブロック、前記第２のインターフェース領域の前記第２の方向での幅を、各々、Ｗ１、ＷＢ、Ｗ２とした場合に、集積回路装置の前記第２の方向での幅Ｗは、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２であり、
前記第１のインターフェース領域は、前記データドライバブロックの前記第２の方向側に、他の回路ブロックを介さずに配置され、
前記第２のインターフェース領域は、前記データドライバブロックの前記第４の方向側に、他の回路ブロックを介さずに配置されることを特徴とする集積回路装置。
【請求項１３】
請求項１乃至１２のいずれかにおいて、
前記第１〜第Ｎの回路ブロックは、
前記少なくとも１つのデータドライバブロックとして、前記第１の方向に沿って配置される第１〜第４のデータドライバブロックを含むことを特徴とする集積回路装置。
【請求項１４】
請求項１乃至１３のいずれかにおいて、
前記第１〜第Ｎの回路ブロックは、
表示タイミングを制御するための制御信号を生成するロジック回路ブロックを含むことを特徴とする集積回路装置。
【請求項１５】
請求項１乃至１４のいずれかにおいて、
前記第１のインターフェース領域には、前記第２の方向での段数が複数段となるパッドが設けられることを特徴とする集積回路装置。
【請求項１６】
請求項１乃至１５のいずれかにおいて、
前記第１のインターフェース領域には、パッドと、前記パッドの下に配置される回路素子とが設けられることを特徴とする集積回路装置。
【請求項１７】
請求項１乃至１６のいずれかにおいて、
集積回路装置の長辺方向での長さをＬＤとし、チップ形状比をＳＰ＝ＬＤ／Ｗとした場合に、ＳＰ＞１０であることを特徴とする集積回路装置。
【請求項１８】
請求項１乃至１７のいずれかにおいて、
前記第１〜第Ｎの回路ブロックは、
画像データを記憶する少なくとも１つのメモリブロックを含むことを特徴とする集積回路装置。
【請求項１９】
請求項１８において、
前記第１のインターフェース領域は、前記メモリブロックの前記第２の方向側に、他の回路ブロックを介さずに配置され、
前記第２のインターフェース領域は、前記メモリブロックの前記第４の方向側に、他の回路ブロックを介さずに配置されることを特徴とする集積回路装置。
【請求項２０】
請求項１８又は１９において、
前記メモリブロックから隣接するデータドライバブロックに対して、前記メモリブロックに記憶される画像データが、１水平走査期間において複数回読み出されることを特徴とする集積回路装置。
【請求項２１】
請求項１乃至２０のいずれかにおいて、
集積回路装置の前記第２の方向での幅Ｗは、Ｗ＜２×ＷＢであることを特徴とする集積回路装置。
【請求項２２】
請求項１乃至２１のいずれかに記載の集積回路装置と、
前記集積回路装置により駆動される表示パネルと、
を含むことを特徴とする電子機器。