【手続補正書】
【提出日】平成23年6月6日(2011.6.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の半導体素子のうち、欠陥領域を有する第１半導体素子と、前記第１半導体素子に積層される第２半導体素子であって前記第１半導体素子に積層されたときに前記第２半導体素子の正常領域に前記欠陥領域による動作不良が生じない第２半導体素子との組を選択する素子選択段階と、
前記素子選択段階で選択された前記第１半導体素子と前記第２半導体素子とを互いに積層する素子積層段階とを備える積層半導体素子製造方法。
【請求項２】
前記素子選択段階では、前記第１半導体素子の前記欠陥領域に対応する位置に欠陥領域を有する半導体素子を前記第２半導体素子として選択し、
前記素子積層段階では、前記第１半導体素子の前記欠陥領域と前記第２半導体素子の前記欠陥領域とが互いに重なるように、前記第１半導体素子と前記第２半導体素子とを互いに積層する請求項１に記載の積層半導体素子製造方法。
【請求項３】
前記複数の半導体素子は、それぞれ独立して機能する複数の領域を有し、
前記素子選択段階において、積層されたときに互いに重なる前記正常領域の数がより多くなるように、前記第１半導体素子と前記第２半導体素子との組を選択する請求項２に記載の積層半導体素子製造方法。
【請求項４】
前記素子選択段階では、前記第１半導体素子及び前記第２半導体素子の少なくとも一方として、同一の半導体素子内の前記欠陥領域および積層された相手側の半導体素子の前記欠陥領域の少なくとも一方を救済する冗長回路を有する半導体素子を選択する請求項１から３のいずれか一項に記載の積層半導体素子製造方法。
【請求項５】
前記冗長回路により前記欠陥領域を救済すべく、前記冗長回路に接続された配線であって積層状態で用いられない配線を切断する配線切断段階をさらに備える請求項４に記載の積層半導体素子製造方法。
【請求項６】
前記配線切断段階では、前記第１半導体素子の前記欠陥領域が前記第２半導体素子の前記正常領域に重なる場合、前記第１半導体素子に設けられた前記冗長回路と前記第１半導体素子の前記欠陥領域とを接続する配線以外の配線を切断する請求項５に記載の積層半導体素子製造方法。
【請求項７】
前記配線切断段階では、前記第１半導体素子の前記欠陥領域が前記第２半導体素子の前記正常領域に重なる場合、前記第２半導体素子に設けられた前記冗長回路と前記第１半導体素子の前記欠陥領域とを接続する配線以外の配線を切断する請求項５に記載の積層半導体素子製造方法。
【請求項８】
前記素子選択段階において、前記第１半導体素子において前記冗長回路で救済できる前記欠陥領域の数と前記第２半導体素子において前記冗長回路で救済できる前記欠陥領域の数との合計が、前記第１半導体素子の前記欠陥領域の数と前記第２半導体素子の前記欠陥領域の数との合計以上になるように、前記第１半導体素子と前記第２半導体素子との組を選択する請求項４から７のいずれか一項に記載の積層半導体素子製造方法。
【請求項９】
前記複数の半導体素子の欠陥の内容を検出する欠陥検出段階を備え、
前記素子選択段階では、前記欠陥検出段階で検出された前記欠陥の内容に基づいて、前記半導体素子の組を選択する請求項１から８のいずれか一項に記載の積層半導体素子製造方法。
【請求項１０】
前記欠陥の内容は、欠陥の有無、欠陥の数、欠陥の発生位置、及び、修復又は救済の可否の少なくとも一つを含む請求項９に記載の積層半導体素子製造方法。
【請求項１１】
前記複数の半導体素子は、第１半導体素子群と第２半導体素子群とを有し、
前記欠陥検出段階は、前記第１半導体素子群の前記各半導体素子の欠陥の内容を検出する第１の欠陥検出段階と、前記第２半導体素子群の前記各半導体素子の欠陥の内容を検出する第２の欠陥検出段階とを有し、
前記素子選択段階では、前記欠陥の内容に基づいて、前記第１半導体素子群から前記第１半導体素子となる前記半導体素子を選択し、前記第２半導体素子群から前記第２半導体素子となる前記半導体素子を選択する請求項９または１０に記載の積層半導体素子製造方法。
【請求項１２】
前記第１半導体素子および前記第２半導体素子の一方は個別に切り離された個別チップであり、他方はウエハ上に形成され個別に切り離される前の半導体素子である請求項１から１１のいずれか一項に記載の積層半導体素子製造方法。
【請求項１３】
半導体素子を積層して積層半導体素子を製造する積層半導体素子製造装置であって、
複数の前記半導体素子のうち、欠陥領域を有する第１半導体素子と、前記第１半導体素子に積層される第２半導体素子であって前記第１半導体素子に積層されたときに前記第２半導体素子の正常領域に前記欠陥領域による動作不良が生じない第２半導体素子との組を選択する素子選択部と、
前記素子選択部で選択された前記第１半導体素子と前記第２半導体素子とを互いに積層する素子積層部とを備える積層半導体素子製造装置。
【請求項１４】
前記素子選択部は、前記第１半導体素子の前記欠陥領域に対応する位置に欠陥領域を有する半導体素子を前記第２半導体素子として選択し、
前記素子積層部は、前記第１半導体素子の前記欠陥領域と前記第２半導体素子の前記欠陥領域とが互いに重なるように、前記第１半導体素子と前記第２半導体素子とを互いに積層する請求項１３に記載の積層半導体素子製造装置。
【請求項１５】
前記素子選択部は、積層されたときに互いに重なる前記正常領域の数がより多くなるように、前記第１半導体素子と前記第２半導体素子との組を選択する請求項１４に記載の積層半導体素子製造装置。
【請求項１６】
前記素子選択部では、前記第１半導体素子及び前記第２半導体素子の少なくとも一方として、同一の半導体素子内の前記欠陥領域および積層された相手側の半導体素子の前記欠陥領域の少なくとも一方を救済する冗長回路を有する半導体素子を選択する請求項１３から１５のいずれか一項に記載の積層半導体素子製造装置。
【請求項１７】
前記冗長回路により前記欠陥領域を救済すべく、前記冗長回路に接続された配線であって積層状態で用いられない配線を切断する配線切断部をさらに備える請求項１６に記載の積層半導体素子製造装置。
【請求項１８】
前記配線切断部は、前記第１半導体素子の前記欠陥領域が前記第２半導体素子の前記正常領域に重なる場合、前記第１半導体素子に設けられた前記冗長回路と前記第１半導体素子の前記欠陥領域とを接続する配線以外の配線を切断する請求項１７に記載の積層半導体素子製造装置。
【請求項１９】
前記配線切断部は、前記第１半導体素子の前記欠陥領域が前記第２半導体素子の前記正常領域に重なる場合、前記第２半導体素子に設けられた前記冗長回路と前記第１半導体素子の前記欠陥領域とを接続する配線以外の配線を切断する請求項１７に記載の積層半導体素子製造装置。
【請求項２０】
前記素子選択部は、前記第１半導体素子において前記冗長回路で救済できる前記欠陥領域の数と前記第２半導体素子において前記冗長回路で救済できる前記欠陥領域の数との合計が、前記第１半導体素子の前記欠陥領域の数と前記第２半導体素子の前記欠陥領域の数との合計以上になるように、前記第１半導体素子と前記第２半導体素子との組を選択する請求項１６から１９のいずれか一項に記載の積層半導体素子製造装置。
【請求項２１】
前記複数の半導体素子の欠陥の内容を検出する欠陥検出部を備え、
前記素子選択部は、前記欠陥検出部で検出された前記欠陥の内容に基づいて、前記半導体素子の組を選択する請求項１３から２０のいずれか一項に記載の積層半導体素子製造装置。
【請求項２２】
前記欠陥の内容は、欠陥の有無、欠陥の数、欠陥の発生位置、及び、修復又は救済の可否の少なくとも一つを含む請求項２１に記載の積層半導体素子製造装置。
【請求項２３】
前記欠陥検出部は、前記複数の半導体素子のうち第１半導体素子群の前記各半導体素子の欠陥の内容と、前記複数の半導体素子のうち第２半導体素子群の前記各半導体素子の欠陥の内容とを検出し、
前記素子選択部は、前記欠陥の内容に基づいて、前記第１半導体素子群から前記第１半導体素子となる前記半導体素子を選択し、前記第２半導体素子群から前記第２半導体素子となる前記半導体素子を選択する請求項２１または２２に記載の積層半導体素子製造装置。
【請求項２４】
個別に切り離された個別チップである前記第１半導体素子と、ウエハ上に形成され個別に切り離される前の半導体素子である前記第２半導体素子とを積層する請求項１３から２３のいずれか一項に記載の積層半導体素子製造装置。