【手続補正書】
【提出日】平成22年12月10日(2010.12.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
位相周波数比較器と第１のチャージポンプと第２のチャージポンプとループフィルタと電圧制御発振器と分周器とを含むＰＬＬ回路を内蔵して、
前記位相周波数比較器は、基準信号と前記分周器の出力信号である帰還信号の位相差を比較して、位相比較出力信号としての第１出力信号と第２出力信号とを出力して、
前記第１のチャージポンプと前記第２のチャージポンプとは、前記位相周波数比較器の前記第１出力信号と前記第２出力信号とに応答して前記ループフィルタの充放電動作をそれぞれ実行可能とされ、
前記第１のチャージポンプの出力と前記第２のチャージポンプの出力とは、前記ループフィルタに接続され、
前記ＰＬＬ回路の動作モードは、ロック動作が停止されているスタンバイ状態と、ロック動作を開始するロック応答動作と、前記ロック応答動作によって開始された前記ロック動作を継続する定常ロック動作とを含み、
前記ＰＬＬ回路の前記動作モードの前記スタンバイ状態では、前記ＰＬＬ回路の少なくとも前記位相周波数比較器と前記第１のチャージポンプと前記第２のチャージポンプと前記分周器とが遮断状態に制御され、
前記ＰＬＬ回路の前記動作モードの前記スタンバイ状態から前記ロック応答動作に変化させる制御信号が、前記ＰＬＬ回路に供給され、
前記ＰＬＬ回路への前記制御信号の供給に応答して、前記ＰＬＬ回路の少なくとも前記位相周波数比較器と前記第１のチャージポンプと前記分周器とは前記遮断状態から解除され動作を開始する
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記ＰＬＬ回路は、前記制御信号のレベル変化に応答して所定の遅延時間の後にレベル変化する制御出力信号を生成するコントローラを更に含み、
前記コントローラから生成される前記制御出力信号のレベル変化に応答して、前記ロック応答動作での前記逆位相の前記第２のチャージポンプによる前記充放電動作の停止が解除され、前記定常ロック動作での前記第２のチャージポンプによる前記逆相の充放電動作の実行が開始される
ことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記ＰＬＬ回路は、前記分周器に接続された変調器を更に含み、
前記変調器の出力に応答することよって前記分周器は異なる値の分周数の間で変化することにより、前記分周器の平均分周数が整数部と分数部との和であるフラクショナルＰＬＬの動作モードで前記ＰＬＬ回路が動作する
ことを特徴とする半導体集積回路。
【請求項４】
請求項３において、
前記半導体集積回路はオンチップ化されたシリアルＡＴＡインターフェースユニットを更に備え、
前記フラクショナルＰＬＬの前記動作モードで動作する前記ＰＬＬ回路は前記オンチップ化されたシリアルＡＴＡインターフェースユニットで使用されるスプレッドスペトクラムクロック発生器を構成する
ことを特徴とする半導体集積回路。
【請求項５】
請求項４において、
前記シリアルＡＴＡインターフェースユニットを含む前記半導体集積回路は記憶ディスク装置とホスト装置との間に接続可能とされ、
前記半導体集積回路は、前記記憶ディスク装置から読み出し信号を読み出して前記ホスト装置に読み出しデータを供給する一方、前記ホスト装置からの書き込みデータを受けて前記記憶ディスク装置へ書き込み信号を供給するものである
ことを特徴とする半導体集積回路。
【請求項６】
請求項５において、
前記第１のチャージポンプの充電制御入力端子と放電制御入力端子とに、前記位相周波数比較器の前記第１出力信号と前記第２出力信号とがそれぞれ供給可能とされ、
前記第２のチャージポンプの充電制御入力端子と放電制御入力端子とに、前記位相周波数比較器の前記第２出力信号と前記第１出力信号とがそれぞれ供給可能とされる
ことを特徴とする半導体集積回路。
【請求項７】
請求項６において、
前記第１のチャージポンプの出力と前記第２のチャージポンプの出力とは前記ループフィルタの抵抗の一端と他端とに接続され、
前記抵抗の前記他端と接地電位との間に容量が接続される
ことを特徴とする半導体集積回路。
【請求項８】
請求項２において、
前記ロック動作を開始する前記ロック応答動作では、前記第１のチャージポンプによる前記ループフィルタの前記充放電動作に対して同位相の前記第２のチャージポンプによる前記ループフィルタの前記充放電動作が実行される
ことを特徴とする半導体集積回路。
【請求項９】
記憶ディスク装置とホスト装置との間に接続可能とされたインターフェース用途のための半導体集積回路であって、
前記記憶ディスク装置と接続可能に構成されると伴に第１のＰＬＬ回路を含む記録再生ユニットと、
前記ホスト装置と接続可能に構成されると伴に第２のＰＬＬ回路を含むインターフェースユニットと
を具備して、
前記半導体集積回路は、前記記憶ディスク装置から読み出し信号を読み出して前記ホスト装置に読み出しデータを供給する一方、前記ホスト装置からの書き込みデータを受けて前記記憶ディスク装置へ書き込み信号を供給するものであり、
前記半導体集積回路の前記記録再生ユニットは、前記記憶ディスク装置から前記読み出し信号を読み出して前記記憶ディスク装置へ前記書き込み信号を供給するものであり、
前記半導体集積回路の前記インターフェースユニットは、前記ホスト装置からの前記書き込みデータを受けて前記記憶ディスク装置へ前記書き込み信号を供給するものであり、
前記第１のＰＬＬ回路と前記第２のＰＬＬ回路との各ＰＬＬ回路は、位相周波数比較器と第１のチャージポンプと第２のチャージポンプとループフィルタと電圧制御発振器と分周器とを含み、
前記各ＰＬＬ回路の前記位相周波数比較器は、基準信号と前記分周器の出力信号である帰還信号の位相差を比較して、位相比較出力信号としての第１出力信号と第２出力信号とを出力して、
前記各ＰＬＬ回路の前記第１のチャージポンプと前記第２のチャージポンプとは、前記位相周波数比較器の前記第１出力信号と前記第２出力信号とに応答して前記ループフィルタの充放電動作をそれぞれ実行可能とされ、
前記各ＰＬＬ回路の前記第１のチャージポンプの出力と前記第２のチャージポンプの出力とは、前記ループフィルタに接続され、
前記各ＰＬＬ回路の動作モードは、ロック動作が停止されているスタンバイ状態と、ロック動作を開始するロック応答動作と、前記ロック応答動作によって開始された前記ロック動作を継続する定常ロック動作とを含み、
前記第２のＰＬＬ回路は、前記第２のＰＬＬ回路の前記分周器に接続された変調器を更に含み、
前記変調器の出力に応答することよって前記第２のＰＬＬ回路の前記分周器は異なる値の分周数の間で変化することにより、前記分周器の平均分周数が整数部と分数部との和であるフラクショナルＰＬＬの動作モードで前記第２のＰＬＬ回路が動作し、
前記各ＰＬＬ回路の前記動作モードを前記スタンバイ状態では、前記各ＰＬＬ回路の少なくとも前記位相周波数比較器と前記第１のチャージポンプと前記第２のチャージポンプと前記分周器とが遮断状態に制御され、
前記各ＰＬＬ回路の前記動作モードを前記スタンバイ状態から前記ロック応答動作に変化させる制御信号が、前記各ＰＬＬ回路に供給され、
前記各ＰＬＬ回路への前記制御信号の供給に応答して、前記各ＰＬＬ回路の少なくとも前記位相周波数比較器と前記第１のチャージポンプと前記分周器とは前記遮断状態から解除され動作を開始する
ことを特徴とする半導体集積回路。
【請求項１０】
請求項９において、
前記各ＰＬＬ回路は、前記制御信号のレベル変化に応答して所定の遅延時間の後にレベル変化する制御出力信号を生成するコントローラを更に含み、
前記各ＰＬＬ回路では、前記コントローラから生成される前記制御出力信号のレベル変化に応答して、前記ロック応答動作での前記逆位相の前記第２のチャージポンプによる前記充放電動作の停止が解除され、前記定常ロック動作での前記第２のチャージポンプによる前記逆相の充放電動作の実行が開始される
ことを特徴とする半導体集積回路。
【請求項１１】
請求項１０において、
前記各ＰＬＬ回路の前記第１のチャージポンプの充電制御入力端子と放電制御入力端子とに、前記位相周波数比較器の前記第１出力信号と前記第２出力信号とがそれぞれ供給可能とされ、
前記各ＰＬＬ回路の前記第２のチャージポンプの充電制御入力端子と放電制御入力端子とに、前記位相周波数比較器の前記第２出力信号と前記第１出力信号とがそれぞれ供給可能とされる
ことを特徴とする半導体集積回路。
【請求項１２】
請求項１１において、
前記各ＰＬＬ回路の前記第１のチャージポンプの出力と前記第２のチャージポンプの出力とは前記ループフィルタの抵抗の一端と他端とに接続され、
前記抵抗の前記他端と接地電位との間に容量が接続される
ことを特徴とする半導体集積回路。
【請求項１３】
請求項１０において、
前記半導体集積回路は、シリアルＡＴＡインターフェースユニットとして構成される前記インターフェースユニットで使用されるスプレッドスペトクラムクロック発生器を更に備え、
前記第２のＰＬＬ回路は前記スプレッドスペトクラムクロック発生器を構成する
ことを特徴とする半導体集積回路。
【請求項１４】
請求項１０において、
前記ロック動作を開始する前記ロック応答動作では、前記第１のチャージポンプによる前記ループフィルタの前記充放電動作に対して同位相の前記第２のチャージポンプによる前記ループフィルタの前記充放電動作が実行される
ことを特徴とする半導体集積回路。
【請求項１５】
請求項１において、
前記基準信号の位相と前記分周器からの前記帰還信号の位相とが所定の関係のロック状態に維持される前記ＰＬＬ回路の前記定常ロック動作では、前記第１のチャージポンプの前記出力の充放電電流の電流値よりも、前記第２のチャージポンプの前記出力の充放電電流の電流値が小さく設定され、
前記ＰＬＬ回路の前記定常ロック動作の前記動作モードでは、前記第１のチャージポンプと前記第２のチャージポンプとは、前記位相周波数比較器の前記第１出力信号と前記第２出力信号とに応答して前記ループフィルタの互いに逆相の充放電動作を実行して、
前記ロック動作を開始する前記ロック応答動作では、前記第１のチャージポンプによる前記ループフィルタの前記充放電動作に対して逆位相の前記第２のチャージポンプによる前記ループフィルタの前記充放電動作が停止される
ことを特徴とする半導体集積回路。
【請求項１６】
請求項９において、
前記各ＰＬＬ回路で前記基準信号の位相と前記分周器からの前記帰還信号の位相とが所定の関係のロック状態に維持される前記ＰＬＬ回路の前記定常ロック動作では、前記第１のチャージポンプの前記出力の充放電電流の電流値よりも、前記第２のチャージポンプの前記出力の充放電電流の電流値が小さく設定され、
前記各ＰＬＬ回路の前記定常ロック動作の前記動作モードでは、前記第１のチャージポンプと前記第２のチャージポンプとは、前記位相周波数比較器の前記第１出力信号と前記第２出力信号とに応答して前記ループフィルタの互いに逆相の充放電動作を実行して、
前記各ＰＬＬ回路で前記ロック動作を開始する前記ロック応答動作では、前記第１のチャージポンプによる前記ループフィルタの前記充放電動作に対して逆位相の前記第２のチャージポンプによる前記ループフィルタの前記充放電動作が停止される
ことを特徴とする半導体集積回路。