【手続補正書】
【提出日】平成23年8月2日(2011.8.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
出力電圧と基準値との偏差を検出するエラーアンプの出力信号に基づき第１のスイッチング素子を制御するとともに、コイルに蓄積したエネルギに基づく電圧を入力電圧に重畳することにより昇圧した出力電圧を出力端子を介して得る昇圧形スイッチング電源回路であって、
前記コイルの出力側と前記出力端子との間に接続されたＰ形のＭＯＳＦＥＴからなる第２のスイッチング素子と、
アノードが前記コイルの出力側に接続された第１のダイオードと、
アノードが前記出力端子に接続され、そのカソードと前記第１のダイオードのカソードとが相互に接続されるとともに両者の接続点が前記第２のスイッチング素子のバックゲートに接続されている第２のダイオードと、
前記コイルの出力側と前記第２のスイッチング素子のバックゲートとの間に接続されるとともに、自身のバックゲートが前記第２のスイッチング素子のバックゲートに接続されたＰ形のＭＯＳＦＥＴからなる第３のスイッチング素子と、
前記出力端子と前記第２のスイッチング素子のバックゲートとの間に接続されるとともに、自身のバックゲートが前記第２のスイッチング素子のバックゲートに接続されたＰ形のＭＯＳＦＥＴからなる第４のスイッチング素子と、
昇圧動作のための制御の開始を一定時間遅延させる遅延手段と、
前記遅延手段による遅延期間内において前記第２のスイッチング素子を定電流駆動する定電流駆動手段と、
前記遅延期間の経過後に前記第１のスイッチング素子と前記第２のスイッチング素子とを交互にオン・オフ制御する第１のスイッチング制御手段と、
前記昇圧動作のための制御の停止時又は前記遅延期間内においてコンパレータで比較する前記入力電圧が前記出力電圧よりも大きいときは前記第３のスイッチング素子がオンするとともに前記第４のスイッチング素子がオフするように、また前記コンパレータで比較する前記入力電圧が前記出力電圧よりも小さいときは前記第３のスイッチング素子がオフするとともに前記第４のスイッチング素子がオンし、さらに前記遅延期間の経過後には前記コンパレータで比較する前記入力電圧と前記出力電圧との大小関係の如何にかかわらず前記第３のスイッチング素子がオフするとともに前記第４のスイッチング素子がオンするようにスイッチング制御を行う第２のスイッチング制御手段とを有することを特徴とする昇圧形スイッチング電源回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
上記目的を達成するための本発明の第１の態様は、出力電圧と基準値との偏差を検出するエラーアンプの出力信号に基づき第１のスイッチング素子を制御するとともに、コイルに蓄積したエネルギに基づく電圧を入力電圧に重畳することにより昇圧した出力電圧を出力端子を介して得る昇圧形スイッチング電源回路であって、前記コイルの出力側と前記出力端子との間に接続されたＰ形のＭＯＳＦＥＴからなる第２のスイッチング素子と、アノードが前記コイルの出力側に接続された第１のダイオードと、アノードが前記出力端子に接続され、そのカソードと前記第１のダイオードのカソードとが相互に接続されるとともに両者の接続点が前記第２のスイッチング素子のバックゲートに接続されている第２のダイオードと、前記コイルの出力側と前記第２のスイッチング素子のバックゲートとの間に接続されるとともに、自身のバックゲートが前記第２のスイッチング素子のバックゲートに接続されたＰ形のＭＯＳＦＥＴからなる第３のスイッチング素子と、前記出力端子と前記第２のスイッチング素子のバックゲートとの間に接続されるとともに、自身のバックゲートが前記第２のスイッチング素子のバックゲートに接続されたＰ形のＭＯＳＦＥＴからなる第４のスイッチング素子と、昇圧動作のための制御の開始を一定時間遅延させる遅延手段と、前記遅延手段による遅延期間内において前記第２のスイッチング素子を定電流駆動する定電流駆動手段と、前記遅延期間の経過後に前記第１のスイッチング素子と前記第２のスイッチング素子とを交互にオン・オフ制御する第１のスイッチング制御手段と、前記昇圧動作のための制御の停止時又は前記遅延期間内においてコンパレータで比較する前記入力電圧が前記出力電圧よりも大きいときは前記第３のスイッチング素子がオンするとともに前記第４のスイッチング素子がオフするように、また前記コンパレータで比較する前記入力電圧が前記出力電圧よりも小さいときは前記第３のスイッチング素子がオフするとともに前記第４のスイッチング素子がオンし、さらに前記遅延期間の経過後には前記コンパレータで比較する前記入力電圧と前記出力電圧との大小関係の如何にかかわらず前記第３のスイッチング素子がオフするとともに前記第４のスイッチング素子がオンするようにスイッチング制御を行う第２のスイッチング制御手段とを有することを特徴とする昇圧形スイッチング電源回路にある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
定電流源バッファ回路９は、この部分を抽出して図２に詳細に示すように、定電流回路１０及びバッファ回路１１を有している。かかる、定電流源バッファ回路９の動作は、後に詳説するが、イネーブル信号Ｄが立ち上がり、遅延回路８に設定された遅延期間が経過するまで、すなわち遅延信号Ｃが立ち上がるまではバッファ回路１１の動作が停止され、定電流回路１０の基準電圧ＶＲＥＦ１に基づく定電圧の信号であるスイッチング制御信号Ｅが定電流回路１０からスイッチング素子ＳＷ２のゲートに供給される。この結果、スイッチング素子ＳＷ２には所定の定電流が流れる。このとき、イネーブル信号Ｄ、スイッチング制御信号Ｂ及びスイッチング制御信号Ｆを論理回路の入力とするバッファ回路１１の出力段のスイッチング素子ＳＷ５，ＳＷ６は何れもオフ状態となっている。一方、遅延期間の経過後には、定電流回路１０の動作が停止され、バッファ回路１１を介してスイッチング制御回路１５によるスイッチング素子ＳＷ２のスイッチング制御が行われる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
遅延期間ＴＤにおいてはスイッチング制御信号ＦがＨ状態であり、この結果バッファ回路１１（図２参照；以下同じ。）のスイッチング素子ＳＷ５，ＳＷ６が何れもオフ状態に制御されているので、このバッファ回路１１からスイッチング制御信号Ｅが送出されることはない。一方、遅延期間ＴＤにおいては遅延信号ＣがＬ状態であり、この結果定電流回路１０（図２参照；以下同じ。）からは基準電圧ＶＲＥＦ１に基づく定電圧の信号であるスイッチング制御信号Ｅがスイッチング素子ＳＷ２のゲートに供給される。この結果、スイッチング素子ＳＷ２は所定の定電流で動作を開始する。すなわち、遅延期間ＴＤを設けてこの遅延期間ＴＤには定電流を流すように制御することで始動時の突入電流を抑制することができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
昇圧動作のための制御の停止時、コンパレータ１２で比較する入力電圧ＶＩＮが出力電圧ＶＯＵＴよりも小さいときはスイッチング素子ＳＷ３がオフするとともにスイッチング素子ＳＷ４がオンするように制御する。このことにより、出力電圧ＶＯＵＴに起因して入力側に向かって流れようとする電流はダイオードＤ１でブロックされる。この結果、出力電圧ＶＯＵＴの影響が入力側に及ぶことはない。