【手続補正書】
【提出日】平成23年7月4日(2011.7.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＤＬＬ回路の入力端子に入力される所定周波数の入力信号に所定値の遅延量を与え、ＤＬＬ回路の出力端子に出力信号として出力する遅延回路と、
前記入力信号と前記出力信号との位相を比較し、前記出力信号が前記入力信号に対して位相が進んでいる第１の状態と位相が遅れている第２の状態を示す比較結果を比較結果信号として出力する位相比較回路と、
前記比較結果信号を入力し、前記遅延回路の遅延量を制御する制御回路と、を備え、
前記制御回路は、前記位相比較回路が複数回実行した比較動作の総回数に占める前記第１と第２の状態のいずれか一方の状態を示す比較結果の回数が、所定回数であることに対応して前記遅延量を変更し、
前記制御回路は、更に、前記遅延回路に対する第１乃至第３の制御を含み、
前記第１の制御は、前記所定回数が第１の数であることに対応して前記遅延量を増加と減少のいずれか一方に制御し、
前記第２の制御は、前記所定回数が前記第１の数よりも大きな第２の数であることに対応して前記遅延量を変更せずに現在の遅延量を維持し、
前記第３の制御は、前記所定回数が前記第２の数よりも大きな第３の数であることに対応して前記遅延量を増加と減少のいずれか他方に制御する、ことを特徴とするＤＬＬ回路。
【請求項２】
前記制御回路は、前記入力信号と出力信号の位相が一致した状態において、前記第１乃至第３の制御を実行する、ことを特徴とする請求項１に記載のＤＬＬ回路。
【請求項３】
前記制御回路は、前記比較動作の総回数を決定する第１のカウンタを含む、ことを特徴とする請求項１に記載のＤＬＬ回路。
【請求項４】
前記第１のカウンタは、前記入力信号の遷移をカウンティングする、ことを特徴とする請求項３に記載のＤＬＬ回路。
【請求項５】
前記制御回路は、前記比較結果をカウントする第２のカウンタと、前記第２のカウンタが示す値を基本として前記第１乃至第３の制御を決定する判定回路と、を含み、
前記第１のカウンタは、前記第２のカウンタと前記判定回路の履歴をリセットする、ことを特徴とする請求項３に記載のＤＬＬ回路。
【請求項６】
入力クロック信号が可変遅延回路を介して出力クロック信号として出力されると共に、入力クロック信号と出力クロック信号との位相比較結果に基づいて前記可変遅延回路における遅延量を制御するＤＬＬ回路であって、
前記入力クロック信号と前記出力クロック信号との位相比較結果を所定の期間に亘って積算し、積算結果の分布に基づいて前記遅延量を制御する位相比較結果判定回路を備え、
前記位相比較結果判定回路は、前記入力クロック信号に対し前記出力クロック信号の位相が進んでいること示す前記位相比較結果を積算する場合において、前記積算結果が第１の閾値以上である場合に前記遅延量を増加させ、前記積算結果が前記第１の閾値より小さい第２の閾値以下である場合に前記遅延量を減少させることを特徴とするＤＬＬ回路。
【請求項７】
前記積算結果が、前記第１の閾値より小さく、且つ前記第２の閾値より大きな第３の閾値の場合、前記遅延量を変更せずに現在の遅延量を維持する、ことを特徴とする請求項６に記載のＤＬＬ回路。
【請求項８】
入力クロック信号が可変遅延回路を介して出力クロック信号として出力されると共に、入力クロック信号と出力クロック信号との位相比較結果に基づいて前記可変遅延回路における遅延量を制御するＤＬＬ回路であって、
前記入力クロック信号と前記出力クロック信号との位相比較結果を所定の期間に亘って積算し、積算結果の分布に基づいて前記遅延量を制御する位相比較結果判定回路を備え、
前記位相比較結果判定回路は、前記入力クロック信号に対し前記出力クロック信号の位相が遅れていること示す前記位相比較結果を積算する場合において、前記積算結果が第１の閾値以上である場合に前記遅延量を減少させ、前記積算結果が前記第１の閾値より小さい第２の閾値以下である場合に前記遅延量を増加させることを特徴とするＤＬＬ回路。
【請求項９】
前記積算結果が、前記第１の閾値より小さく、且つ前記第２の閾値より大きな第３の閾値の場合、前記遅延量を変更せずに現在の遅延量を維持する、ことを特徴とする請求項８に記載のＤＬＬ回路。
【請求項１０】
前記可変遅延回路における遅延量を制御するためのカウント値をカウントする位相調整カウンタを備え、
前記位相調整カウンタは、前記積算結果と前記第１および第２の閾値との比較結果に基づいて前記カウント値を増減させることを特徴とする請求項６または８に記載のＤＬＬ回路。
【請求項１１】
前記位相比較結果判定回路は、前記入力クロック信号と前記出力クロック信号の位相が一致した状態において、前記積算結果の分布に基づいて前記遅延量を制御する、ことを特徴とする請求項６から１０のいずれか一項に記載のＤＬＬ回路。
【請求項１２】
入力クロック信号が可変遅延回路を介して出力クロック信号として出力されると共に、入力クロック信号と出力クロック信号との位相を比較し、その位相比較結果に基づいて前記可変遅延回路における遅延量を制御するＤＬＬ回路の制御方法であって、
前記入力クロック信号と前記出力クロック信号との位相比較結果を所定の期間に亘って積算し、
前記積算の結果の分布に基づいて前記遅延量を制御すること、を含み、
前記遅延量の制御は、前記入力クロック信号と前記出力クロック信号の位相が一致した状態において、前記積算を行い、前記遅延量の制御を実行する、ことを特徴とするＤＬＬ回路の制御方法。
【請求項１３】
前記積算は、前記出力クロック信号が前記入力クロック信号に対して位相が進んでいる第１の状態と位相が遅れている第２の状態を示す前記位相比較結果のいずれか一方をカウンティングし、
前記分布は、前記位相比較の総回数に占める前記カウンティングされた数値の比率を示す、ことを特徴とする請求項１２に記載のＤＬＬ回路の制御方法。
【請求項１４】
前記遅延量の制御は、前記比率が第１の値に対応して前記遅延量を増加と減少のいずれか一方に制御し、前記比率が前記第１の数よりも大きな第２の数であることに対応して前記遅延量を変更せずに現在の遅延量を維持し、前記比率が前記第２の数よりも大きな第３の数であることに対応して前記遅延量を増加と減少のいずれか他方に制御する、ことを特徴とする請求項１３に記載のＤＬＬ回路の制御方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明の１つのアスペクト（側面）に係るＤＬＬ回路は、ＤＬＬ回路の入力端子に入力される所定周波数の入力信号に所定値の遅延量を与え、ＤＬＬ回路の出力端子に出力信号として出力する遅延回路と、入力信号と出力信号との位相を比較し、出力信号が入力信号に対して位相が進んでいる第１の状態と位相が遅れている第２の状態を示す比較結果を比較結果信号として出力する位相比較回路と、比較結果信号を入力し、遅延回路の遅延量を制御する制御回路と、を備え、制御回路は、位相比較回路が複数回実行した比較動作の総回数に占める第１と第２の状態のいずれか一方の状態を示す比較結果の回数が、所定回数であることに対応して遅延量を変更し、制御回路は、更に、遅延回路に対する第１乃至第３の制御を含み、第１の制御は、所定回数が第１の数であることに対応して遅延量を増加と減少のいずれか一方に制御し、第２の制御は、所定回数が第１の数よりも大きな第２の数であることに対応して遅延量を変更せずに現在の遅延量を維持し、第３の制御は、所定回数が第２の数よりも大きな第３の数であることに対応して遅延量を増加と減少のいずれか他方に制御する。
本発明の他のアスペクト（側面）に係るＤＬＬ回路は、入力クロック信号が可変遅延回路を介して出力クロック信号として出力されると共に、入力クロック信号と出力クロック信号との位相比較結果に基づいて可変遅延回路における遅延量を制御するＤＬＬ回路であって、入力クロック信号と出力クロック信号との位相比較結果を所定の期間に亘って積算し、積算結果の分布に基づいて遅延量を制御する位相比較結果判定回路を備え、位相比較結果判定回路は、入力クロック信号に対し出力クロック信号の位相が進んでいること示す位相比較結果を積算する場合において、積算結果が第１の閾値以上である場合に遅延量を増加させ、積算結果が第１の閾値より小さい第２の閾値以下である場合に遅延量を減少させる。
本発明の他のアスペクト（側面）に係るＤＬＬ回路は、入力クロック信号が可変遅延回路を介して出力クロック信号として出力されると共に、入力クロック信号と出力クロック信号との位相比較結果に基づいて可変遅延回路における遅延量を制御するＤＬＬ回路であって、入力クロック信号と出力クロック信号との位相比較結果を所定の期間に亘って積算し、積算結果の分布に基づいて遅延量を制御する位相比較結果判定回路を備え、位相比較結果判定回路は、入力クロック信号に対し出力クロック信号の位相が遅れていること示す位相比較結果を積算する場合において、積算結果が第１の閾値以上である場合に遅延量を減少させ、積算結果が第１の閾値より小さい第２の閾値以下である場合に遅延量を増加させる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明の１つのアスペクト（側面）に係るＤＬＬ回路の制御方法は、入力クロック信号が可変遅延回路を介して出力クロック信号として出力されると共に、入力クロック信号と出力クロック信号との位相を比較し、その位相比較結果に基づいて可変遅延回路における遅延量を制御するＤＬＬ回路の制御方法であって、入力クロック信号と出力クロック信号との位相比較結果を所定の期間に亘って積算し、積算の結果の分布に基づいて遅延量を制御すること、を含み、遅延量の制御は、入力クロック信号と出力クロック信号の位相が一致した状態において、積算を行い、遅延量の制御を実行する。