【手続補正書】
【提出日】平成20年11月19日(2008.11.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
マイクロプロセッサであって、
命令及びデータでオペレーションを行うように構成されている実行ユニットと、
前記実行ユニットと結合されているキャッシュメモリサブシステムとを備えており、
前記キャッシュメモリサブシステムは、
独立してアクセス可能な複数のストレージブロックを備えたキャッシュメモリと、
前記複数のストレージブロックと結合され、かつ、各々がアドレスタグ値を含む、複数のタグを格納するように構成されている、独立してアクセス可能な複数のタグユニットと、
複数のキャッシュアクセスリクエストを前記複数のストレージブロックの各々へ運ぶために結合されている複数のキャッシュバスとを備えており、
前記複数のキャッシュバスを通じて運ぶために前記複数のキャッシュアクセスリクエストを選択するよう構成されたコントローラを有し、
前記キャッシュコントローラは、更に、前記独立してアクセス可能な複数のタグユニットのいずれにおいてもキャッシュアクセスの競合が存在しないように、前記複数のキャッシュアクセスリクエストを選択するよう構成され、
前記複数のキャッシュバスに運ばれる、前記複数のキャッシュアクセスリクエストを受けて、前記複数のストレージブロックの別々のストレージブロックが同時にアクセス可能となる、マイクロプロセッサ。
【請求項２】
前記複数のストレージブロックの各々が、独立してアクセス可能な複数のストレージサブブロックを備えており、前記ストレージサブブロックの各々が、アサートされた非同期リードイネーブル信号の受信を受けて、出力データを提供するように構成され、かつ、所定の前記ストレージサブブロックの１つが、アサートされた非同期ライトイネーブル信号の受信を受けて、データを格納するように構成されている、請求項１記載のマイクロプロセッサ。
【請求項３】
前記複数のタグユニットは、それぞれ前記複数のストレージブロックの異なる一つに対応する、請求項１記載のマイクロプロセッサ。
【請求項４】
前記複数のキャッシュアクセスリクエストの受信を受けて、前記複数のタグユニットの別々のタグユニットが同時にアクセス可能となる、請求項１記載のマイクロプロセッサ。
【請求項５】
前記複数のストレージブロックの各々が、独立してアクセス可能な複数のストレージサブブロックを備え、前記ストレージブロックの別々のストレージブロックに関連するいずれの２つの前記サブブロックが、同時にアクセスされるとともに、同じストレージブロックに関連するいずれの２つの前記サブブロックが、連続するシーケンシャルサイクルでアクセスされる、請求項１記載のマイクロプロセッサ。
【請求項６】
キャッシュメモリサブシステムであって、
独立してアクセス可能な複数のストレージブロック（２２０Ａ、２２０Ｂ．．．２２０Ｎ）を備えたキャッシュメモリと、
前記複数のストレージブロックと結合され、かつ、各々がアドレスタグ値を含む、複数のタグを格納するように構成されている、独立してアクセス可能な複数のタグユニット（２１０Ａ、２１０Ｂ．．．２１０Ｎ）と、
複数のキャッシュアクセスリクエストを、前記複数のストレージブロックの各々に運ぶために結合されている複数のキャッシュバス（２４０）とを備えており、
前記複数のキャッシュバスを通じて運ぶために前記複数のキャッシュアクセスリクエストを選択するよう構成されたコントローラを有し、
前記キャッシュコントローラは、更に、前記独立してアクセス可能な複数のタグユニットのいずれにおいてもキャッシュアクセスの競合が存在しないように、前記複数のキャッシュアクセスリクエストを選択するよう構成され、
前記複数のキャッシュバスに運ばれる、前記複数のキャッシュアクセスリクエストを受けて、前記複数のストレージブロックの別々のストレージブロックが同時にアクセス可能となるキャッシュメモリサブシステム。
【請求項７】
前記複数のストレージブロックの各々が、独立してアクセス可能な複数のストレージサブブロックを備えており、前記ストレージブロックの別々の１つに関連する、いずれの２つの前記サブブロックが同時にアクセスされるとともに、同じストレージブロックに関連する、いずれの２つの前記サブブロックが、連続するシーケンシャルサイクルでアクセスされる、請求項６記載のキャッシュメモリサブシステム。
【請求項８】
コンピュータシステムであって、
命令及びデータを格納するように構成されているシステムメモリと、
メモリバスを介して前記システムメモリと結合されているマイクロプロセッサを備えており、
前記マイクロプロセッサは、
前記命令及びデータでオペレーションを行うように構成されている実行ユニット（１２４）と、
前記実行ユニットと結合され、かつ、前記実行ユニットが実行するための前記命令及びデータを格納するように構成されている、キャッシュメモリサブシステムとを備えており、
前記キャッシュメモリサブシステムは、
独立してアクセス可能な複数のストレージブロック（２２０Ａ、２２０Ｂ．．．２２０Ｎ）を備えたキャッシュメモリと、
前記複数のストレージブロックと結合され、かつ、各々がアドレスタグ値を含む、複数のタグを格納するように構成されている、独立してアクセス可能な複数のタグユニット（２１０Ａ、２１０Ｂ．．．２１０Ｎ）と、
前記複数のストレージブロックの各々へ複数のキャッシュアクセスリクエストを運ぶために結合されている、複数のキャッシュバス（２４０）とを備え、
前記複数のキャッシュバスを通じて運ぶために前記複数のキャッシュアクセスリクエストを選択するよう構成されたコントローラを有し、
前記キャッシュコントローラは、更に、前記独立してアクセス可能な複数のタグユニットのいずれにおいてもキャッシュアクセスの競合が存在しないように、前記複数のキャッシュアクセスリクエストを選択するよう構成され、
前記複数のキャッシュバスに運ばれる、前記複数のキャッシュアクセスリクエストを受けて、前記複数のストレージブロックの別々のストレージブロックが同時にアクセス可能となるコンピュータシステム。
【請求項９】
前記複数のストレージブロックの各々が、独立してアクセス可能な複数のストレージサブブロックを備えており、前記ストレージサブブロックの各々が、アサートされた非同期リードイネーブル信号の受信を受けて、出力データを提供するように構成され、かつ、所定の前記ストレージサブブロックの１つが、アサートされた非同期ライトイネーブル信号の受信を受けて、データを格納するように構成されている、請求項８記載のコンピュータシステム。
【請求項１０】
前記複数のタグユニットは、それぞれ前記複数のストレージブロックの異なる一つに対応する、請求項８記載のコンピュータシステム。
【請求項１１】
前記複数のキャッシュアクセスリクエストの受信を受けて、前記複数のタグユニットの別々のタグユニットが同時にアクセス可能となる、請求項８記載のコンピュータシステム。
【請求項１２】
前記複数のストレージブロックの各々が、独立してアクセス可能な複数のストレージサブブロックを備えており、前記ストレージブロックの別々のストレージブロックに関連した、いずれの２つの前記サブブロックが同時にアクセスされるとともに、同じストレージブロックに関連するいずれの２つの前記サブブロックが、連続するシーケンシャルサイクルでアクセスされる、請求項８記載のコンピュータシステム。