【手続補正書】
【提出日】平成23年10月19日(2011.10.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
前記の目的を達成するため、本開示の半導体装置は、基板上に、同一の導電型である第１電界効果型トランジスタ及び第２電界効果型トランジスタが形成され、第１電界効果型トランジスタは、基板における第１活性領域上に形成された第１ゲート電極と、第１ゲート電極の側方に形成された堆積絶縁膜からなる第１サイドウォールスペーサーと、第１活性領域における第１ゲート電極下方を挟む両側に形成された第１導電型の第１エクステンション領域とを備え、第２電界効果型トランジスタは、基板における第２活性領域上に形成された第２ゲート電極と、第２ゲート電極の側方に形成された堆積絶縁膜からなる第２サイドウォールスペーサーと、第２活性領域における第２ゲート電極下方を挟む両側に形成された第１導電型の第２エクステンション領域とを備え、第２電界効果型トランジスタは、第１電界効果型トランジスタよりも閾値電圧が高く、第１エクステンション領域と第１ゲート電極とが重なるゲート長方向の長さは、第２エクステンション領域と第２ゲート電極とが重なるゲート長方向の長さよりも長く、第１ゲート電極と第１サイドウォールスペーサーとの間の距離は、第２ゲート電極と第２サイドウォールスペーサーとの間の距離よりも短い。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
次に、前記の目的を達成するため、第１ゲート電極を含む第１電界効果型トランジスタ及び第２ゲート電極を含む第２電界効果型トランジスタを備える本開示の第１の半導体装置の製造方法は、基板における第１活性領域上に第１ゲート電極を形成すると共に、基板における第２活性領域上に第２ゲート電極を形成する工程（ａ）と、第１ゲート電極の側壁に第１オフセットスペーサーを堆積法を用いて形成すると共に、第２ゲート電極の側壁に、第１オフセットスペーサーよりも厚さの厚い第２オフセットスペーサーを堆積法を用いて形成する工程（ｂ）と、工程（ｂ）の後に、第１ゲート電極及び第１オフセットスペーサーをマスクとして第１活性領域に対して第１の不純物注入を行ない、第１活性領域における第１ゲート電極の両側に第１導電型の第１エクステンション領域を形成すると共に、第２ゲート電極及び第２オフセットスペーサーをマスクとして第２活性領域に対して第１の不純物注入を行ない、第２活性領域における第２ゲート電極の両側に第１導電型の第２エクステンション領域を形成する工程（ｃ）とを備える。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
次に、前記目的を達成するため、第１ゲート電極を含む第１電界効果型トランジスタ及び第２ゲート電極を含む第２電界効果型トランジスタを備える本開示の第２の半導体装置の製造方法は、基板における第１活性領域上に第１ゲート電極を形成すると共に、基板における第２活性領域上に第２ゲート電極を形成する工程（ａ）と、第２ゲート電極の側壁にオフセットスペーサーを堆積法を用いて形成する工程（ｂ）と、工程（ｂ）の後に、第１ゲート電極をマスクとして第１活性領域に対して第１の不純物注入を行ない、第１活性領域における第１ゲート電極の両側に第１導電型の第１エクステンション領域を形成すると共に、第２ゲート電極及びオフセットスペーサーをマスクとして第２活性領域に対して第１の不純物注入を行ない、第２活性領域における第２ゲート電極の両側に第１導電型の第２エクステンション領域を形成する工程（ｃ）とを備え、工程（ｃ）において、第１ゲート電極の側壁にオフセットスペーサーが形成されていない状態で第１の不純物注入を行なう。
【手続補正４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上に、同一の導電型である第１電界効果型トランジスタ及び第２電界効果型トランジスタが形成され、
前記第１電界効果型トランジスタは、
前記基板における第１活性領域上に形成された第１ゲート電極と、
前記第１ゲート電極の側方に形成された堆積絶縁膜からなる第１サイドウォールスペーサーと、
前記第１活性領域における前記第１ゲート電極下方を挟む両側に形成された第１導電型の第１エクステンション領域とを備え、
前記第２電界効果型トランジスタは、
前記基板における第２活性領域上に形成された第２ゲート電極と、
前記第２ゲート電極の側方に形成された堆積絶縁膜からなる第２サイドウォールスペーサーと、
前記第２活性領域における前記第２ゲート電極下方を挟む両側に形成された第１導電型の第２エクステンション領域とを備え、
前記第２電界効果型トランジスタは、前記第１電界効果型トランジスタよりも閾値電圧が高く、
前記第１エクステンション領域と前記第１ゲート電極とが重なるゲート長方向の長さは、前記第２エクステンション領域と前記第２ゲート電極とが重なるゲート長方向の長さよりも長く、
前記第１ゲート電極と前記第１サイドウォールスペーサーとの間の距離は、前記第２ゲート電極と前記第２サイドウォールスペーサーとの間の距離よりも短いことを特徴とする半導体装置。
【請求項２】
請求項１の半導体装置において、
前記第１サイドウォールスペーサーと、前記第１ゲート電極との間に、第１オフセットスペーサーが設けられ、
前記第２サイドウォールスペーサーと、前記第２ゲート電極との間に、前記第１のオフセットスペーサーよりも厚い第２オフセットスペーサー設けられていることを特徴とする半導体装置。
【請求項３】
請求項２の半導体装置において、
前記第１オフセットスペーサー及び前記第２オフセットスペーサーのうちの少なくとも前記第２オフセットスペーサーは、２層以上の積層構造であり、
前記第２オフセットスペーサーの積層数は、前記第１オフセットスペーサーの積層数よりも多いことを特徴とする半導体装置。
【請求項４】
請求項１の半導体装置において、
前記第１サイドウォールスペーサーは、前記第１ゲート電極の側壁に接しており、
前記第２サイドウォールスペーサーと、前記第２ゲート電極との間に、オフセットスペーサーが設けられていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１つの半導体装置において、
前記第１エクステンション領域と前記第１ゲート電極とが重なるゲート長方向の長さは、前記第２エクステンション領域と前記第２ゲート電極とが重なるゲート長方向の長さよりも所定の距離だけ長いことを特徴とする半導体装置。
【請求項６】
請求項１〜４のいずれか１つの半導体装置において、
前記第１ゲート電極と前記第１サイドウォールスペーサーとの間の距離は、前記第２ゲート電極と前記第２サイドウォールスペーサーとの間の距離よりも所定の距離だけ短いことを特徴とする半導体装置。
【請求項７】
請求項５又は６の半導体装置において、
前記所定の距離は、前記第１電界効果型トランジスタの閾値電圧と前記第２電界効果型トランジスタの閾値電圧との違いによって設定されていることを特徴とする半導体装置。
【請求項８】
請求項５〜７のいずれか１つの半導体装置において、
前記所定の距離は、２ｎｍ以上で且つ４ｎｍ以下であることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１つの半導体装置において、
前記第１ゲート電極のゲート長方向の寸法と、前記第２ゲート電極のゲート長方向の寸法とは実質的に同一寸法に形成されていることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のいずれか１つの半導体装置において、
前記第１ゲート電極の下方における前記第１エクステンション領域間の距離は、前記第２ゲート電極の下方における前記第２エクステンション領域間の距離よりも短いことを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のいずれか１つの半導体装置において、
前記第１エクステンション領域と前記基板との間に設けられた第２導電型の第１ハロー領域と、
前記第２エクステンション領域と前記基板との間に設けられた第２導電型の第２ハロー領域とを更に備えることを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のいずれか１つの半導体装置において、
前記第１活性領域における前記第１ゲート電極から見て前記第１エクステンション領域の外側に形成された第１導電型の第１ソース／ドレイン領域と、
前記第２活性領域における前記第２ゲート電極から見て前記第２エクステンション領域の外側に形成された第１導電型の第２ソース／ドレイン領域とを備えることを特徴とする半導体装置。
【請求項１３】
第１ゲート電極を含む第１電界効果型トランジスタ及び第２ゲート電極を含む第２電界効果型トランジスタを備える半導体装置を製造する方法において、
基板における第１活性領域上に前記第１ゲート電極を形成すると共に、前記基板における第２活性領域上に前記第２ゲート電極を形成する工程（ａ）と、
前記第１ゲート電極の側壁に第１オフセットスペーサーを堆積法を用いて形成すると共に、前記第２ゲート電極の側壁に、前記第１オフセットスペーサーよりも厚さの厚い第２オフセットスペーサーを堆積法を用いて形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記第１ゲート電極及び前記第１オフセットスペーサーをマスクとして前記第１活性領域に対して第１の不純物注入を行ない、前記第１活性領域における前記第１ゲート電極の両側に第１導電型の第１エクステンション領域を形成すると共に、前記第２ゲート電極及び前記第２オフセットスペーサーをマスクとして前記第２活性領域に対して前記第１の不純物注入を行ない、前記第２活性領域における前記第２ゲート電極の両側に第１導電型の第２エクステンション領域を形成する工程（ｃ）とを備えることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３の半導体装置の製造方法において、
前記第１オフセットスペーサー及び前記第２オフセットスペーサーのうちの少なくとも前記第２オフセットスペーサーは、２層以上の積層構造であり、
前記第２オフセットスペーサーの積層数は、前記第１オフセットスペーサーの積層数よりも多いことを特徴とする半導体装置の製造方法。
【請求項１５】
第１ゲート電極を含む第１電界効果型トランジスタ及び第２ゲート電極を含む第２電界効果型トランジスタを備える半導体装置を製造する方法において、
基板における第１活性領域上に前記第１ゲート電極を形成すると共に、前記基板における第２活性領域上に前記第２ゲート電極を形成する工程（ａ）と、
前記第２ゲート電極の側壁にオフセットスペーサーを堆積法を用いて形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記第１ゲート電極をマスクとして前記第１活性領域に対して第１の不純物注入を行ない、前記第１活性領域における前記第１ゲート電極の両側に第１導電型の第１エクステンション領域を形成すると共に、前記第２ゲート電極及び前記オフセットスペーサーをマスクとして前記第２活性領域に対して前記第１の不純物注入を行ない、前記第２活性領域における前記第２ゲート電極の両側に第１導電型の第２エクステンション領域を形成する工程（ｃ）とを備え、
前記工程（ｃ）において、前記第１ゲート電極の側壁にオフセットスペーサーが形成されていない状態で前記第１の不純物注入を行なうことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１３〜１５のいずれか１つの半導体装置の製造方法において、
前記工程（ｃ）の後に、前記第１ゲート電極及び前記第２ゲート電極の側方にそれぞれ第１サイドウォールスペーサー及び第２サイドウォールスペーサーを形成した後、
前記第１活性領域及び前記第２活性領域に対して第２の不純物注入を行なうことにより、前記第１活性領域における前記第１ゲート電極から見て前記第１サイドウォールスペーサーの外側に第１導電型の第１ソース／ドレイン領域を形成すると共に、前記第２活性領域における前記第２ゲート電極から見て前記第２サイドウォールスペーサーの外側に第１導電型の第２ソース／ドレイン領域を形成することを特徴とする半導体装置の製造方法。