(57)【要約】  半導体デバイスが以下の要素を備えている：量子井戸構造を備える活性層（１）と、電荷キャリア閉じ込め層を活性層に形成するように適合された活性層の下のバッファ層（４）。バッファ層（４）は活性層（１）の歪み全体を増大させないように適合される。活性層（１）はすでに、活性層とバッファ層（４）間の格子不整合の結果として歪みをつけられている。バッファ層（４）の歪みは、歪みコントロールバッファ層（４１）を使用して、バッファ層とバッファ層が成長される基板（３）の材料および組成を適切に選択することによってコントロール可能である。
2012523712.tif 000002
【特許請求の範囲】
【請求項１】
量子井戸構造を備える活性層と、
活性層の下の歪みコントロールバッファ層と、
歪みコントロールバッファ層の下に隣接するメインバッファ層と、
メインバッファ層の下の基板とを備えており、
歪みコントロールバッファ層が、活性層に隣接する歪みコントロールバッファ層の表面の歪みが、歪みコントロール活性層に隣接するメインバッファ層の歪みに対して低減されるように形成され、バッファ層が電荷キャリア閉じ込め層を活性層に形成する、半導体デバイス。
【請求項２】
活性層の厚さが５ｎｍより厚い、請求項１に記載の半導体デバイス。
【請求項３】
歪みコントロールバッファ層の歪みが０．１％未満である、請求項１または請求項２に記載の半導体デバイス。
【請求項４】
歪みコントロールバッファ層の歪みが０．０５％未満である、請求項３に記載の半導体デバイス。
【請求項５】
歪みコントロールバッファ層の表面の歪みが、歪みコントロール活性層に隣接するメインバッファ層の歪みと逆符号であり、これによって活性層の歪み全体が低減される、請求項１または請求項２に記載の半導体デバイス。
【請求項６】
活性層がＩＩＩ−Ｖ族半導体を備えており、バッファ層が三元ＩＩＩ−Ｖ族絶縁材料を備えている、請求項１から５のいずれかに記載の半導体デバイス。
【請求項７】
ＩＩＩ−Ｖ族半導体がＩｎＳｂであり、三元ＩＩＩ−Ｖ族絶縁材料がＡｌｘＩｎ１−ｘＳｂを備えており、ここでｘが歪みコントロールバッファ層とメインバッファ層間で変動する、請求項６に記載の半導体デバイス。
【請求項８】
歪みコントロールバッファ層のｘがメインバッファ層のｘより大きい、請求項７に記載の半導体デバイス。
【請求項９】
歪みコントロールバッファ層が厚さ１μｍ未満である、請求項１から８のいずれかに記載の半導体デバイス。
【請求項１０】
歪みコントロールバッファ層が厚さ０．６μｍ未満である、請求項１から９のいずれかに記載の半導体デバイス。
【請求項１１】
基板がＧａＡｓを備える、請求項１から１０のいずれかに記載の半導体デバイス。
【請求項１２】
基板がＳｉを備える、請求項１から１０のいずれかに記載の半導体デバイス。
【請求項１３】
半導体デバイスが、活性層上に上部閉じ込め層を備える、請求項１から１１のいずれかに記載の半導体デバイス。
【請求項１４】
半導体デバイスがさらに、活性層のキャリアを提供するためのドーパントシートを備える、請求項１から１３のいずれかに記載の半導体デバイス。
【請求項１５】
ドーパントシートが歪みコントロールバッファ層と活性層間に提供される、請求項１４に記載の半導体デバイス。
【請求項１６】
活性層が導電性チャネルを提供するＦＥＴを形成するためのソース、ドレインおよびゲートをさらに備える、請求項１から１５のいずれかに記載の半導体デバイス。
【請求項１７】
基板上にメインバッファ層をエピタキシャル成長させるステップと、
メインバッファ層上に歪みコントロールバッファ層をエピタキシャル成長させるステップと、
歪みコントロールバッファ層上に、量子井戸構造を備える活性層をエピタキシャル成長させるステップと、
半導体デバイスをバッファ層の成長温度から動作温度に冷却するステップとを備えており、
活性層に隣接する歪みコントロールバッファ層の表面の歪みが、歪みコントロール活性層に隣接するメインバッファ層の歪みに対して低減され、バッファ層が、電荷キャリア閉じ込め層を活性層に形成する、半導体デバイス形成方法。
【請求項１８】
メインコントロール層およびバッファコントロール層が、組成の異なる同一の三元化合物を備える、請求項１７に記載の方法。
【請求項１９】
メインコントロール層およびバッファコントロール層が、ｘの値が異なるＡｌｘＩｎ１−ｘＳｂを備え、活性層がＩｎＳｂ量子井戸構造を備える、請求項１８に記載の方法。
【請求項２０】
量子井戸構造を備える活性層と、
活性層の下のバッファ層とを備えており、
活性層が、活性層とバッファ層間の格子不整合によって歪みをつけられ、活性層に隣接するバッファ層が、格子不整合から生じる歪みより活性層の歪みを増大させないように適合される半導体デバイス。
【請求項２１】
活性層に隣接するバッファ層が実質的に歪んでいない、請求項２０に記載の半導体デバイス。
【請求項２２】
活性層に隣接するバッファ層が、格子不整合から生じる活性層の歪みとは反対方向に歪みをつけられることによって活性層の歪み全体が低減される、請求項２０に記載の半導体デバイス。
【請求項２３】
添付の図面を参照して実質的に本明細書で先に説明された任意のデバイスまたは方法。
【請求項２４】
添付の図面を参照して本明細書で先に説明された任意の新規の特徴または特徴の組み合わせ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスにおける歪みコントロールに関する。本発明は、具体的には、量子井戸活性層、とりわけＱＷＦＥＴ（量子井戸電界効果トランジスタ）を具備する半導体デバイスにおける歪みコントロールに関する。本発明は、ｐ型およびｎ型両方のデバイスに関する。
【背景技術】
【０００２】
論理回路を向上させるためには、デバイス構造、とりわけより高周波数でかつより低電力で動作する電界効果トランジスタ（ＦＥＴ）を形成することが望ましい。ディジタル回路設計の標準アーキテクチャはＣＭＯＳである。ＣＭＯＳ回路を達成するために、（電荷キャリアとして電子を具備する）ｎ−ＦＥＴおよび（電荷キャリアとして正孔を具備する）ｐ−ＦＥＴの両方が必要とされる。
【０００３】
従来のＣＭＯＳ設計はＳｉ半導体技術に大きく基づいている。ｎ−ＦＥＴについて、非常に高い動作周波数および低い動作電力が、半導体としてＩｎＳｂを使用することによって達成されてきた。本システムにおいては、ＡｌｘＩｎ１−ｘＳｂの層がＧａＡｓなどの適切な基板上に成長され、この上にＩｎＳｂの薄型デバイス層が成長される。電子を提供するためのドナー層がデバイス層上に成長され、小型のＡｌｘＩｎ１−ｘＳｂスペーサ層によってこれから分離されている。デバイス層は適切なＡｌｘＩｎ１−ｘＳｂ層によって被覆され、量子井戸を形成するデバイス層領域に電荷キャリアを閉じ込める。ＡｌｘＩｎ１−ｘＳｂ組成の領域について、値ｘは領域ごとに変化しうる。ＩｎＳｂとＡｌｘＩｎ１−ｘＳｂ間には格子不整合があり、このことは、キャリア移動度を増大させる量子井戸の歪みをもたらす恐れがある。ＩｎＳｂは非常に高い電子移動度を有しており、極めて良好な結果が得られた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】英国特許出願公開第０９０６３３６号明細書
【特許文献２】英国特許出願公開第０９０６３３３号明細書
【非特許文献】
【０００５】
【非特許文献１】Ｊｏｕｒｎａｌ  ｏｆ  Ｃｒｙｓｔａｌ  Ｇｒｏｗｔｈ  Ｖｏｌ．２９（１９７５）ｐｐ．２７３〜２８０
【非特許文献２】Ｍ．Ｒａｄｏｓａｖｌｊｅｖｉｃらによる「Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ  ４０ｎｍ  Ｇａｔｅ  Ｌｅｎｇｔｈ  ＩｎＳｂ  ｐ−Ｃｈａｎｎｅｌ  Ｃｏｍｐｒｅｓｓｉｖｅｌｙ  Ｓｔｒａｉｎｅｄ  Ｑｕａｎｔｕｍ  Ｗｅｌｌ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｓ  ｆｏｒ  Ｌｏｗ−Ｐｏｗｅｒ  （Ｖｃｃ＝０．５）  Ｌｏｇｉｃ  Ａｐｐｌｉｃａｔｉｏｎｓ」ｔｈｅ  ２００８  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  ｍｅｅｔｉｎｇ（ＩＥＤＢ  ２００８）
【非特許文献３】Ｔ．Ａｓｈｌｅｙらによる「ＩｎＳｂ−ｂａｓｅｄ  Ｑｕａｎｔｕｍ  Ｗｅｌｌ  Ｔｒａｎｓｉｓｔｏｒｓ  ｆｏｒ  Ｈｉｇｈ  Ｓｐｅｅｄ，Ｌｏｗ  Ｐｏｗｅｒ  Ａｐｐｌｉｃａｔｉｏｎｓ」ｔｈｅ  ２００５  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｃｏｍｐｏｕｎｄ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍａｎｕｆａｃｔｕｒｅ（ＣＳ  Ｍａｎｔｅｃｈ）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
歪みＩｎＳｂ量子井戸構造は良好な正孔移動度を有しており、従来のＳｉや他のＩＩＩ−Ｖ族半導体システムよりもかなり高い相互コンダクタンスおよびカットオフ周波数のｐ−ＦＥＴもまた達成されている。歪み量子井戸システムにおける量子井戸層の有用な厚さは制限されるが、それは、格子不整合が、２つの層の境界におけるミスフィット転位の発生を結果的にもたらすことになり、歪みを緩和するからである。この転位効果が生じる厚さは、所与の格子不整合についてのＪｏｕｒｎａｌ  ｏｆ  Ｃｒｙｓｔａｌ  Ｇｒｏｗｔｈ  Ｖｏｌ．２９（１９７５）ｐｐ．２７３〜２８０に説明されているＭａｔｔｈｅｗｓ＆Ｂｌａｋｅｓｌｅｅモデルによって予測可能である。Ａｌ０．３５Ｉｎ０．６５Ｓｂのバッファ層上に形成されたＩｎＳｂ量子井戸について、この臨界厚さは７ｎｍと予測される。しかしながら、実際には、量子井戸の厚さが、Ａｌ０．３５Ｉｎ０．６５Ｓｂのバッファ層上に形成されたＩｎＳｂ井戸についてはかなり小さい値、５ｎｍを超えると、正孔移動度は低下することが分かっている。使用可能な量子状態の数が限られているため、移動度は非常に薄い量子井戸の場合にも低減され、このことは有効キャリア質量を増大させるという効果を有する。したがって、ＩｎＳｂ量子井戸および他の量子井戸構造の有効厚さは、理論的ミスフィット転位限度まで、可能ならばこれ以上に増大されることが望ましい。
【課題を解決するための手段】
【０００７】
第１の態様において、本発明は、量子井戸構造を備える活性層と、活性層の下に隣接する歪みコントロールバッファ層と、歪みコントロールバッファ層の下に隣接するメインバッファ層と、メインバッファ層の下の基板とを備える半導体デバイスであって、歪みコントロールバッファ層が、活性層に隣接する歪みコントロールバッファ層の表面の歪みが、歪みコントロール活性層に隣接するメインバッファ層の歪みに対して低減されるように形成され、バッファ層が、電荷キャリア閉じ込め層を活性層に形成する半導体デバイスを提供する。
【０００８】
この構造は、活性層に隣接する場所では、実質的に歪みがないバッファ層上に活性層が成長可能になるために、かなり好都合である。好ましくは、歪みコントロールバッファ層の歪みは０．１％未満、さらには０．０５％未満である。これによって、活性層の厚さは５ｎｍより大きくなる。
【０００９】
このアプローチを使用して、歪みコントロールバッファ層の表面の歪みは、歪みコントロール活性層に隣接するメインバッファ層の歪みと逆符号で形成されてもよい。これによって、活性層は、Ｍａｔｔｈｅｗｓ＆Ｂｌａｋｅｓｌｅｅモデルによって予測されるより厚い厚さで構成されてもよい。
【００１０】
メインバッファ層と関連して歪みコントロールバッファ層を使用することによって、基板とバッファ層間の熱膨張不整合によって導入される歪みがコントロール可能である。
【００１１】
一構成において、活性層はＩＩＩ−Ｖ族半導体を備えており、バッファ層は、より大きなバンドギャップを具備する三元ＩＩＩ−Ｖ族材料を備えている。具体的に説明されているこのタイプの構成において、ＩＩＩ−Ｖ族半導体はＩｎＳｂであり、三元ＩＩＩ−Ｖ族材料はＡｌｘＩｎ１−ｘＳｂを備えており、ここでｘは歪みコントロールバッファ層とメインバッファ層間で変化する。この場合、歪みコントロールバッファ層のｘはメインバッファ層のｘより大きい。好ましくは、ｘは、歪みコントロールバッファ層内で略一定のままである（言い換えると、歪みコントロールバッファ層は好ましくは組成的に類別されない）。
【００１２】
本発明での使用に適した他の可能なＩＩＩ−Ｖ族半導体材料はＧａＳｂ、ＩｎＧａＳｂおよびＡｌＧａＳｂである。
【００１３】
歪みコントロールバッファ層は、この中にフリーズされる歪みについては十分に薄く、好都合なことに、この層は１μｍ未満の厚さであり、好ましい実施形態では０．６μｍ未満の厚さである。
【００１４】
このようなデバイスは好都合なことに、ＧａＡｓまたはＳｉ基板上に成長されてもよい。
【００１５】
好都合なことに、デバイスはまた、活性層上に上部閉じ込め層を備えてもよい。上記システムでは、これもまた大部分はＡｌｘＩｎ１−ｘＳｂからできていてもよい。
【００１６】
他の層がデバイスに存在することもあり、バッファ層と活性層間にあることもある。ドーパントシートが、活性層にキャリアを提供するために形成されてもよい。これは通常、例えばＡｌｘＩｎ１−ｘＳｂの薄層であってもよい狭いスペーサによってのみ活性層から分離される。このようなドーパントシートは、バッファ層と活性層間、または活性層と上部閉じ込め層間のいずれかに形成されてもよい。
【００１７】
半導体デバイスは電界効果トランジスタの前駆体構造であってもよく、前記構造は、本明細書に説明されているように、基板と、エピタキシャル成長されたバッファおよび活性層とを備えている。任意に、前駆体構造は一時的または永続的キャップ層を備えてもよく、適切な被覆材料が当業者に知られている。半導体デバイスはさらに、活性層が導電性チャネルを提供するＦＥＴを形成するためのソース、ドレインおよびゲートを備えてもよい。ｎ−ＦＥＴおよびｐ−ＦＥＴは両方とも、上記材料システムを使用してこのように形成可能である。
【００１８】
さらなる態様では、本発明は、基板上にメインバッファ層をエピタキシャル成長させるステップと、メインバッファ層上に歪みコントロールバッファ層をエピタキシャル成長させるステップと、歪みコントロールバッファ層上に、量子井戸を備える活性層をエピタキシャル成長させるステップと、半導体デバイスをバッファ層の成長温度から動作温度まで冷却するステップとを備える半導体デバイス形成方法であって、活性層に隣接する歪みコントロールバッファ層の表面の歪みは、歪みコントロール活性層に隣接するメインバッファ層の歪みに対して低減され、バッファ層が電荷キャリア閉じ込め層を活性層に形成する、半導体デバイス形成方法を提供する。
【００１９】
好都合なことに、歪みコントロールバッファ層およびメインバッファ層は、組成の異なる同じ三元化合物を備えている。このような構成において、歪みコントロールバッファ層およびメインバッファ層は、ｘの値が異なるＡｌｘＩｎ１−ｘＳｂを備えており、活性層はＩｎＳｂ量子井戸構造を備えている。
【００２０】
さらに別の態様では、本発明は、量子井戸構造を備える活性層と、活性層の下のバッファ層とを備える半導体デバイスであって、活性層が、活性層とバッファ層間の格子不整合によって歪みをもたらされ、活性層に隣接するバッファ層が、格子不整合から生じる歪みより活性層の歪みを増大させないように適合される半導体デバイスを提供する。
【００２１】
活性層に隣接するバッファ層は実質的に歪みがないこともあり、または格子不整合から生じる活性層の歪みとは反対方向に歪みがもたらされることもあるため、活性層の歪み全体が低減される。
【００２２】
本発明の一態様の特徴は、適切な組み合わせで本発明の他の態様に適用可能である。とりわけ、デバイスの態様は方法の態様に適用可能であり、この逆も可能である。本発明は、添付の図面を参照して、実質的に本明細書に説明されているデバイスまたは方法まで拡張される。
【００２３】
以下、本発明の具体的実施形態は、添付の図面を参照して一例として説明される。
【図面の簡単な説明】
【００２４】
【図１】Ａｌ０．３Ｉｎ０．７Ｓｂバッファ層の層厚による歪み変動を図示している。
【図２】ＧａＡｓ基板上に成長されたＡｌＩｎＳｂバッファ層のＡｌ割合による歪み変動を図示している。
【図３】３μｍ厚のＡｌ０．３５Ｉｎ０．６５Ｓｂバッファ層上に成長されたＩｎＳｂ量子井戸構造の量子井戸厚の正孔移動度の変動を図示している。
【図４】本発明の第１の実施形態にしたがった半導体デバイスを示している。
【図５】ｐ−ＦＥＴに一体化された図４の半導体デバイスを示している。
【図６】図２のバッファ層と比較して、図４に示されたタイプの例示的半導体デバイスの歪みを図示している。
【図７】図３のバッファ層と比較して、図４に示されたタイプの例示的半導体デバイスの正孔移動度を図示している。
【図８】図２のバッファ層と比較して、Ｓｉ基板上に成長された３μｍ厚のＡｌ０．３５Ｉｎ０．６５Ｓｂバッファ層の歪みを図示している。
【図９】本発明の第２の実施形態にしたがった半導体デバイスを示している。
【発明を実施するための形態】
【００２５】
以下、本発明の実施形態の利点を示すために、従来のバッファ層の特徴が説明される。
【００２６】
量子井戸活性層を具備する従来の半導体デバイスは以下の主要な要素を含んでいる。活性層は、ＩｎＳｂなどの適切な半導体の層を備えている。この層は数ｎｍ厚で、適切な材料のバッファ層上に成長される。このバッファ層は概して、良好な閉じ込めを提供するバンドギャップを有するように選択された半導体であり、これおよび他のシステムの特徴の組み合わせは、活性層における優れたキャリア移動度を達成する。ＩｎＳｂ活性層にとって特に適切なバッファ層の選択はＡｌｘＩｎ１−ｘＳｂであり、ここでＡｌ割合（値ｘ）は、必要ならば異なる特徴を達成するように変更されてもよい。類似のＡｌｘＩｎ１−ｘＳｂは概して、上部閉じ込め層として活性層上に配置される。ＩｎＳｂ層は、適切なエピタキシャル成長技術によってＡｌｘＩｎ１−ｘＳｂバッファ層上に形成され、ＡｌｘＩｎ１−ｘＳｂ層自体が適切な基板、最も一般的にはこの材料システムについてはＧａＡｓまたはＳｉのものの上にエピタキシャル成長される。分子線エピタキシ（ＭＢＥ）および有機金属化学気相成長法（ＭＯＣＶＤ）は特に適切なエピタキシャル成長技術であるが、任意の適切な成長技術が使用可能である（他の例としてＭＯＶＰＥ、ＡＬＤおよびＭＥＣＶＤがある）。バッファ層構造自体は、さらに後述されるように、（ドーパントシートなどの）さらなる層を含むことがある。
【００２７】
ＩｎＳｂとＡｌｘＩｎ１−ｘＳｂ間には相当な格子不整合があり、両者は閃亜鉛鉱結晶構造を用いているが、三元化合物の単位格子はより小さく、ｘ＝０．３５の値に対しておよそ２％の活性層への圧縮歪みをもたらす。これは、本システムのＩｎＳｂ量子井戸の優れた電気特性に寄与し、ＩｎＳｂとＡｌｘＩｎ１−ｘＳｂ間のバレンスおよび導電バンドオフセットにつながり、極めて良好な閉じ込めと、優れた正孔および電子の移動度をもたらす。この不整合は、しかしながら、達成可能な活性層の厚さを制限し、上記のように、ミスフィット転位の活性層形成の臨界厚さはミスフィット歪みを緩和し、正孔移動度は結果として大きく低減される。（上記参照された）Ｍａｔｔｈｅｗｓ＆Ｂｌａｋｅｓｌｅｅモデルを使用して、この臨界厚さは、Ａｌ０．３５Ｉｎ０．６５Ｓｂ上のＩｎＳｂ活性層について７ｎｍであると予測される。
【００２８】
実際、本発明者らは、考慮すべきもう１つの歪み成分があることに気付いている。バッファ層自体にも歪みがある場合もある。ＧａＡｓもまた閃亜鉛鉱結晶構造を用いているが、ＧａＡｓ基板とＡｌｘＩｎ１−ｘＳｂバッファ層間にも相当な格子不整合がある。図１は、ｘ＝０．３の厚さのこのようなバッファ層の歪みに関する実験結果を示している。ＧａＡｓとＡｌｘＩｎ１−ｘＳｂ間の相当な格子不整合は、高密度のミスフィット転位と、両者間の界面の加工硬化をもたらす。加工硬化は、結晶成長において知られている現象であり、相互ピン止めによる転位の固定化を指す。このピン止めは結晶構造のさらなる緩和を防止する。この効果は、臨界厚さ値の何倍もの１．５μｍ以上の厚さでのみ完全に緩和するバッファ層の歪みをもたらす。
【００２９】
しかしながら、図１から分かるように、２μｍ以上の厚さでもバッファ層には依然として歪みが存在する。この歪みは厚さによって変動するものではなく、格子不整合によってもたらされるものでもない。この歪みは、ＧａＡｓおよびＡｌｘＩｎ１−ｘＳｂの異なる熱膨張から生じるものである。ＧａＡｓ、ＩｎＳｂおよびＡｌＳｂの熱膨張係数はそれぞれ、αＧａＡｓ＝５．４×１０−６Ｋ−１、αＩｎＳｂ＝５．６×１０−６Ｋ−１およびαＡｌＳｂ＝４．３×１０−６Ｋ−１であり、つまりＧａＡｓおよびＩｎＳｂの熱膨張係数は極めて類似しているが、ＡｌＳｂのそれはかなり小さく、ＡｌｘＩｎ１−ｘＳｂについて対応する結果となる。ＧａＡｓ上のＡｌｘＩｎ１−ｘＳｂのエピタキシャル成長はおよそ３５０℃の温度で生じる。得られた構造が室温まで冷却されると、２つの材料の間の熱膨張係数の差異は、バッファ層厚さによって大きく変動しない歪み成分をもたらす。
【００３０】
図２に示されているように、熱膨張係数の不整合から生じる歪みは、ＡｌＳｂのより高い熱膨張係数によっては一定であるが、バッファ層におけるＡｌの割合によって増大する。図２は、ＧａＡｓ基板上に成長された３μｍ厚のＡｌｘＩｎ１−ｘＳｂバッファ層に対するＡｌ割合による歪み変動を示している。図２は、ＧａＡｓ上のＩｎＳｂバッファ層において最小熱膨張歪みがあることを示唆しているが、両者間の熱膨張係数の類似性を考慮すると合理的に予測可能である。
【００３１】
図３に示されているように、ＩｎＳｂ量子井戸構造における正孔移動度は、Ｍａｔｔｈｅｗｓ＆Ｂｌａｋｅｓｌｅｅモデルが予測するような７ｎｍではなく、量子井戸構造に対して５ｎｍの臨界厚超に低下する。本発明者らは、臨界厚の低下は、ＡｌｘＩｎ１−ｘＳｂバッファ層における熱膨張歪みから生じると仮定する。
【００３２】
本発明者らは、しかしながら、図１を参照して上述された加工硬化現象ゆえに１μｍ未満のＡｌｘＩｎ１−ｘＳｂ層が完全に緩和することは不可能であることにも注目している。したがって、本発明の第１の実施形態が、図４に示されているようなものとして案出された。本実施形態において、バッファ層４は第１のバッファ層４１および第２のバッファ層４２を備えている。第２のバッファ層４２は適切なエピタキシャルプロセスによってＧａＡｓ基板３上に成長され、第１のバッファ層４１は同様に第２のバッファ層４２上に成長される。ＩｎＳｂ量子井戸構造２は第１のバッファ層４１上に成長される。第１および第２のバッファ層は両方ともＡｌｘＩｎ１−ｘＳｂから形成されるが、Ａｌの割合は両者で異なり、第１のバッファ層についてはｘ＝０．３５であり、第２のバッファ層についてはｘ＝０．３である。
【００３３】
図５は、ｐチャネルＦＦＴで具現化されたこの基本デバイス構造を示している。図４で識別されている要素はすべて存在しているが、これらに加えて、ＩｎＳｂ量子井戸構造２上に配置された上部閉じ込め層５１がある。この上部層もまた主としてＡｌｘＩｎ１−ｘＳｂからできており（第１のバッファ層４１に関して、適切な組成は、先と同様にＡｌ０．３５Ｉｎ０．６５Ｓｂであってもよい）、通常は最大２０ｎｍ厚であり、これは、活性層における電荷キャリアの適切な閉じ込めを提供するのには十分な厚さであるが、ゲートがチャネルの電流を効果的にコントロールできるように十分薄い厚さである必要がある。上部閉じ込め層５１はいくつかのサブ層を含有している。スペーサ層５１１がＩｎＳｂ量子井戸構造２に隣接しており、適切なスペーサ層は３ｎｍ厚のＡｌ０．３５Ｉｎ０．６５Ｓｂである。これは、量子井戸構造２をドーパントシート５１２から分離して、チャネルにキャリアを提供する。ｐチャネルについて、適切なドーパントシートがＢｅ  δ−ドーピングを使用してもよい。このメイン上部閉じ込め層５１３もまたＡｌｘＩｎ１−ｘＳｂから形成されており、この場合もＡｌ０．３５Ｉｎ０．６５Ｓｂの組成であってもよく、活性層に電荷キャリアを閉じ込めるように作用する。ｐ−ＦＥＴのソース５２、ドレイン５３およびゲート５４は、適切なメタライゼーションプロセスによって上部閉じ込め層５１上に提供される。メイン上部閉じ込め層５１３は、活性層と、ソース５２およびドレイン５３との間に良好な電気接触を提供するために適切な場所でドーピング可能であり、メイン上部閉じ込め層５１３もまた、ゲート５４がｐチャネルをより効果的にコントロールできるように、ゲート５４の領域でエッチバックされてもよい。
【００３４】
この構造の代替物も可能である。例えば、ドーパントシートは、上部閉じ込め層の代わりに歪みコントロールバッファ層に形成されてもよく、これは依然として、歪みが歪みコントロールバッファ層にフリーズされるようにする。ここに説明されている例はｐチャネルを具備するｐ−ＦＥＴについてのものであるが、本発明の実施形態は、ｎ−ＦＥＴ、つまりｎチャネルを具備する別のこのようなデバイスについて構成されてもよい点に注目すべきである。異なるドーパントが用いられてもよい（例えば、Ｔｅ  δ−ドーピングを使用するドーパントシートが適切である）が、概して同一の構造がｎ−ＦＥＴに用いられてもよい。
【００３５】
ＩｎＳｂ歪みＱＷＦＥＴの製造および構造に関するさらなる説明が以下の論文に見られる。２００８  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  ｍｅｅｔｉｎｇ（ＩＥＤＢ２００８）に提出された論文である、Ｍ．Ｒａｄｏｓａｖｌｊｅｖｉｃらによる「Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ  ４０ｎｍ  Ｇａｔｅ  Ｌｅｎｇｔｈ  ＩｎＳｂ  ｐ−Ｃｈａｎｎｅｌ  Ｃｏｍｐｒｅｓｓｉｖｅｌｙ  Ｓｔｒａｉｎｅｄ  Ｑｕａｎｔｕｍ  Ｗｅｌｌ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｓ  ｆｏｒ  Ｌｏｗ−Ｐｏｗｅｒ（Ｖｃｃ＝０．５）  Ｌｏｇｉｃ  Ａｐｐｌｉｃａｔｉｏｎｓ」はｐ−ＦＥＴの製造および構造について説明している。２００５  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｃｏｍｐｏｕｎｄ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍａｎｕｆａｃｔｕｒｅ（ＣＳ  Ｍａｎｔｅｃｈ）に提出された論文である、Ｔ．Ａｓｈｌｅｙらによる「ＩｎＳｂ−ｂａｓｅｄ  Ｑｕａｎｔｕｍ  Ｗｅｌｌ  Ｔｒａｎｓｉｓｔｏｒｓ  ｆｏｒ  Ｈｉｇｈ  Ｓｐｅｅｄ，Ｌｏｗ  Ｐｏｗｅｒ  Ａｐｐｌｉｃａｔｉｏｎｓ」はｎ−ＦＥＴの製造および構造について説明している。ＩｎＳｂシステムに基づいた歪み量子井戸活性層を使用するＦＥＴに関するこれらの文献で説明されている一般原理は、本発明の実施形態で使用するのに適切である。
【００３６】
このデバイスの通常の製造プロセスは以下のとおりである。第２の、つまりメインバッファ層４２が、適切な成長温度（ＡｌｘＩｎ１−ｘＳｂについておよそ３５０℃）でＭＢＥまたはＭＯＣＶＤなどの適切なエピタキシャル成長技術によって基板３上に成長される。成長温度の選択は、この技術分野で確立された原理にしたがってなされることが可能である（例えば、ＡｌｘＩｎ１−ｘＳｂ層は概して、Ａｌ割合が高いほど高温で成長され、層は、すでに成長されている層にダメージを与える温度では成長されない）。成長組成は修正され、第１の、つまり歪みコントロールバッファ層４１は次いで、同じプロセスによって第２のバッファ層４２上に成長される。次いで類似のエピタキシャル成長プロセスが、上部閉じ込め層５１を成長させるための第１のバッファ層４１の成長条件に戻る前に、ＩｎＳｂ量子井戸構造２に対して使用される。フォトリソグラフィックマスキングまたはｅビームリソグラフィなどの従来のリソグラフィックプロセスおよびエッチングプロセスが、次いで、メタライゼーションをこの上に形成して、ソース５２、ドレイン５３およびゲート５４を形成するために使用される。
【００３７】
この２層バッファ構造の効果は、第１のバッファ層に逆符号の歪みを構築することによって熱膨張歪みを補償することである。この歪みは、Ａｌ０．３５Ｉｎ０．６５ＳｂとＡｌ０．３Ｉｎ０．７Ｓｂ間の格子不整合ゆえに導入される。Ａｌ０．３５Ｉｎ０．６５Ｓｂ層は薄いため、完全に緩和することはできず、歪みは「フリーズされる」。バッファ層は、量子井戸構造に電荷キャリアを含有するのに依然として十分に効果的であるが、量子井戸構造に隣接するバッファ層の一部は歪みのないものである。これは図６に実験的に示されており、そこで図４の構造の第１のバッファ層４１の歪みが図２に示されているデータと比較して示されている。図６から分かるように、得られる歪みは、従来のＡｌ０．３５Ｉｎ０．６５Ｓｂバッファ層の０．２％の歪みに対して、０．０５％未満である。この歪みもまた、熱膨張歪みを補償する以上のフリーズ歪みの場合のように逆符号であり、厚さまたは組成の適切な変動はこの歪みをさらに低減し、あるいは必要ならば負の値をより大きくすることができる。
【００３８】
図７は、活性層に隣接するバッファ層からの歪み除去について観察された効果を示している。この図は、（図３に示されているような）従来のバッファ層と比較して、第１のバッファ層４１が実質的に歪みのないものである図４の２層バッファにおける正孔移動度を示している。活性層の臨界厚さが、Ｍａｔｔｈｅｗｓ＆Ｂｌａｋｅｓｌｅｅモデルによって予測された限度付近まで増大される、つまり６ｎｍの正孔移動度が、従来のバッファ層の５ｎｍで見られるのと同じ値を有することが分かる。従来のバッファ層について、５ｎｍ活性層厚で最大正孔移動度に達し、この後正孔移動度は、熱膨張歪みから生じる転位の結果として減少する。
【００３９】
この構成は、正孔移動度の損失なしに活性層厚を増大させることによって電気的特徴を改良するため有益である。活性層厚の増大は量子井戸の容量を増大させ、キャリア移動度を増大させることもある。キャリア数および移動度は共に、デバイスが対処可能な電流に影響を与え、キャリア移動度はデバイス速度に関連する。量子井戸厚の増大はまたデバイスの信頼性を改良可能であり、これは、量子井戸が厚いデバイスほど、動作中に欠陥を発生しにくいからである。
【００４０】
さらなる利点も達成可能である。先に指摘したように、第１のバッファ層の歪みは歪みなしにまで低減されるのみならず、実際、熱膨張歪みを過剰補償することによって（例えば、より多くのフリーズ歪みを具備するより薄い第１のバッファ層を使用することによって）、反対歪みの第１のバッファ層を生成するまでさらに「低減」可能である。これによって活性層は、移動度の損失なく臨界厚を超えて成長可能であり、これは、逆符号の歪みが、より厚い厚さになるまで、転位の形成を防止するのに十分な不整合歪みを緩和するからである。
【００４１】
より低い熱膨張係数の基板がある場合、小さな歪みは第１のバッファ層にフリーズされる必要がある。図８は、図２に示されているデータと比較して、Ｓｉ基板上に成長された３μｍのＡｌ０．３５Ｉｎ０．６５Ｓｂバッファ層の歪みを示している。Ｓｉは２．６×１０−６Ｋ−１の熱膨張係数を有しており、従来のバッファ層においてかなり小さい歪みをもたらす。このことは、図４のバッファ層構造の使用が、活性層に隣接するバッファ層において逆符号の歪みをもたらすことを意味しており、上記Ｍａｔｔｈｅｗｓ＆Ｂｌａｋｅｓｌｅｅ限度より厚く量子井戸厚さを増大させることができ、これは、図４と同じ構造だがＧａＡｓ基板をＳｉ基板９３と置き換えた構造を示している図９に図示されている。類似の効果が、熱膨張関連歪みを調整するためにバッファにおいて異なる組成の層を使用することによって達成可能である。これらの効果は累積的に使用可能であり、量子井戸との界面においてバッファ層の歪みをかなり補償できること、ひいては、算出されたＭａｔｔｈｅｗｓ＆Ｂｌａｋｅｓｌｅｅ限度を超えて量子井戸厚を相当に増大させることができることを見込んでいる。
【００４２】
上記実施形態は、ＧａＡｓまたはＳｉ基板上に成長されたＡｌＩｎＳｂバッファ層上のＩｎＳｂの成長に関しているが、他の半導体システムに適した実施形態も展開可能である。同一の原理が、格子パラメータ、弾性定数および熱膨張係数を考慮するこの構造の適切な修正によって、三元バッファ層を使用するＩＩＩ−Ｖ族半導体システムに明らかに適用可能である。例えば、このアプローチは、（法律が許す範囲内で参照して本明細書に組み込まれている、出願人の英国特許出願公開第０９０６３３６．３号明細書で、「Ｐ−Ｔｙｐｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ」と題された同日付の同時係属ＰＣＴ出願とに説明されているように）ＩｎＳｂではなくα−Ｓｎを半導体として使用するシステムに適用可能である。これらの原理の適用はＩＩＩ−Ｖシステムに限られず、これらの原理はまた、少なくともＶ−ＶおよびＩＩ−ＶＩ半導体システムに適用可能である。ここに説明されている原理はまた、例えば、法律が許す範囲内で参照して本明細書に組み込まれている、出願人の英国特許出願公開第０９０６３３３．０号明細書で、「Ｕｎｉａｘｉａｌ  Ｔｅｎｓｉｌｅ  Ｓｔｒａｉｎ  ｉｎ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ」と題された同日付の同時係属ＰＣＴ出願とに説明されているように、歪みを調整することによってデバイスの電気特性を改良するための他のアプローチと併用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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