(57)【要約】マルチポートメモリデバイスの実施形態は、複数のポートと、いくつかが各ポートにネイティブでいくつかが各ポートに非ネイティブである複数のメモリバンクを含んでよい。そのメモリデバイスは、メモリバンクをポートにマッピングすることを示す構成データを記憶する構成レジスタを含んでよい。その構成データに応答して、例えば、ステアリングロジックは、ポートの各々をネイティブメモリバンクの一つまたは全てに、あるいは非ネイティブメモリバンクの一つまたは全てに結合してよい。
2012525662.tif 000002
【特許請求の範囲】
【請求項１】
メモリデバイスであって、
複数のポートであって、前記ポートの各々は少なくとも一つのメモリバンクに接続されるものと、
前記ポートのうちのそれぞれ一つに接続されている少なくとも一つのメモリバンクを前記ポートうちの他の一つに選択的にマップするように構成されるバンク／ポート回路と、
を備えることを特徴とするメモリデバイス。
【請求項２】
前記ポートの各々は、各単方向命令／アドレスバスと、各双方向データバスを備えることを特徴とする請求項１に記載のメモリデバイス。
【請求項３】
前記バンク／ポート回路は、
前記ポートのうちのそれぞれ一つに接続される少なくとも一つのバンクの各々がマップされるべき態様を示す構成データを記憶する構成レジスタと、
命令デコーダと、
アドレスデコーダと、
前記構成レジスタおよび前記ポートの各々に接続されるスイッチング回路であって、前記スイッチング回路は、前記構成レジスタから受信される任意の構成データに応答して、前記命令デコーダおよび前記アドレスデコーダを前記ポートのうちのそれぞれ一つの命令／アドレスバスまたは前記ポートのうちの他の一つの命令／アドレスバスのいずれかに選択的に接続するように構成されるものと、
を備えることを特徴とする請求項１に記載のメモリデバイス。
【請求項４】
前記スイッチング回路はさらに、前記構成レジスタから受信される構成データに応答して、各々が前記メモリバンクのうちのそれぞれ一つに対応する複数の選択信号のうちの一つを生成するように構成され、前記スイッチング回路はさらに、前記選択信号に応答して、前記ポートのうちのそれぞれ一つと前記選択信号に対応するメモリバンクのそれぞれの間でデータを結合する、
ことを特徴とする請求項３に記載のメモリデバイス。
【請求項５】
前記バンク／ポート回路は、
前記ポートのうちの各々が前記ポートのうちの各々に対するメモリバンクにマップされるべき態様を示す構成データを記憶する構成レジスタと、
前記構成レジスタおよび前記ポートの各々および前記メモリバンクの各々に接続されるスイッチング回路であって、前記スイッチング回路は、前記構成レジスタから受信される前記構成データに応答して、前記ポートの各々のデータバスを選択信号のそれぞれに対応するメモリバンクに接続するように構成されるものと、
を備えることを特徴とする請求項１に記載のメモリデバイス。
【請求項６】
前記スイッチング回路は、前記ポートの各々のデータバスを、選択信号のそれぞれに対応するメモリバンクの各々のグローバル入力／出力バスのそれぞれに接続するように構成される、
ことを特徴とする請求項５に記載のメモリデバイス。
【請求項７】
前記構成レジスタおよび前記スイッチング回路は、統合制御回路を備え、前記統合制御回路は、複数の統合制御回路のうちの一つであり、前記統合制御回路のうちの各々は、前記ポートのうちのそれぞれ一つに接続され、それぞれのポートの少なくとも一つのバンクを前記他のポートのうちの任意のものに選択的に接続するように構成される、
ことを特徴とする請求項３に記載のメモリデバイス。
【請求項８】
前記少なくとも一つのメモリバンクは、前記ポートのうちのそれぞれ一つに接続される複数のメモリバンクを備え、前記バンク／ポート回路は、前記それぞれのポートから、複数のメモリバンクの各々が前記ポートのうちの他のものにマップされる態様を示す構成データを受信するように接続されるプログラマブル構成レジスタを備え、前記構成レジスタは前記受信された構成データを記憶するように構成される、
ことを特徴とする請求項１に記載のメモリデバイス。
【請求項９】
外部的にアクセス可能な端子をさらに備え、前記バンク／ポート回路は、前記外部的にアクセス可能な端子に供給される信号に応答して、前記ポートのうちのそれぞれ一つに接続される少なくとも一つのメモリバンクが前記ポートのうちの他のものにマップされる態様を制御する、
ことを特徴とする請求項１に記載のメモリデバイス。
【請求項１０】
複数のコンタクトパッドのうちの一つに接続される少なくとも一つのボンディングワイヤをさらに備え、前記バンク／ポート回路は、前記ボンディングワイヤが接続される前記コンタクトパッドのいずれに応答して、前記ポートのうちのそれぞれ一つに接続される少なくとも一つのメモリバンクが前記ポートのうちの他のものにマップされる態様を制御するように構成される、
ことを特徴とする請求項１に記載のメモリデバイス。
【請求項１１】
メモリデバイスであって、
複数のポートと、
複数のメモリバンクと、
前記複数のポートおよび前記複数のメモリバンクに接続されるマッピング回路であって、前記マッピング回路は、前記メモリバンクのうちの任意のものを前記ポートのうちの任意のものにマップするように構成されるものと、
を備えることを特徴とするメモリデバイス。
【請求項１２】
前記マッピング回路は、
前記メモリバンクと前記ポートの間のマッピングを示す構成データを記憶するように構成されるレジスタと、
前記レジスタに接続され、前記レジスタに記憶された構成データに応答して、前記メモリバンクのそれぞれの一つ以上を前記ポートのうちの一つに選択的に接続するように構成されるステアリングロジックと、
を備えることを特徴とする請求項１１に記載のメモリデバイス。
【請求項１３】
前記マッピング回路はさらに前記ポートの各々に対するそれぞれのアドレスデコーダおよびそれぞれの命令デコーダを備え、前記ポートの各々は命令／アドレスバスおよびデータバスを備え、前記ステアリングロジックは第１のポートへのアドレスデコーダおよび命令デコーダを前記第１のポートの命令／アドレスバスまたは前記第１のポート以外のポートの命令／アドレスバスのいずれかに接続するように動作可能である、
ことを特徴とする請求項１２に記載のメモリデバイス。
【請求項１４】
前記ポートの各々はさらにデータバスを備え、前記ステアリング回路は第１のポートに対するデータバスを前記第１のポートに対応する少なくとも一つのメモリバンクまたは前記第１のポート以外のポートに対応する少なくとも一つのメモリバンクに接続するように動作可能である、
ことを特徴とする請求項１２に記載のメモリデバイス。
【請求項１５】
前記メモリバンクの各々はダイナミックランダムアクセスメモリセルのバンクを備える、
ことを特徴とする請求項１１に記載のメモリデバイス。
【請求項１６】
複数のポートと複数のメモリバンクを有するマルチポートメモリデバイスを動作する方法であって、
構成データをリードし、
前記リード構成データに選択的に応答して、前記ポートのうちのそれぞれ一つにネイティブな少なくとも一つのバンクを前記ポートのうちの他の一つにマッピングする、
ことを備えることを特徴とする方法。
【請求項１７】
前記構成データをリードする動作は前記メモリデバイスに与えられる少なくとも一つの信号を受信することを備えることを特徴とする請求項１６に記載の方法。
【請求項１８】
前記構成データを前記メモリデバイス内に記憶することをさらに備えることを特徴とする請求項１６に記載の方法。
【請求項１９】
前記構成データを前記メモリデバイス内に記憶する動作は、
前記構成データを前記メモリデバイスに送信し、
前記送信された構成データを前記メモリデバイス内に記憶する、
ことを備えることを特徴とする請求項１８に記載の方法。
【請求項２０】
前記構成データを前記メモリデバイス内に記憶する動作は、前記メモリデバイスを製造する間に前記構成データを用いて前記メモリデバイスをプログラミングすることを備えることを特徴とする請求項１８に記載の方法。
【請求項２１】
前記少なくとも一つメモリバンクをマッピングする動作は、前記ポートの他の一つからの命令およびアドレスを前記ポートのうちのそれぞれ一つにネイティブな少なくとも一つのメモリバンクに接続することを備えることを特徴とする請求項１６に記載の方法。
【請求項２２】
前記ポートのうちの他の一つと前記メモリバンクのうちのそれぞれ一つにネイティブな少なくとも一つのメモリバンクの間でデータを結合することをさらに備えることを特徴とする請求項２１に記載の方法。
【請求項２３】
前記ポートの各々と前記複数のメモリバンクのうちの一つの間でデータを結合する動作は、前記ポートの各々と前記複数のメモリバンクの一つの中のグローバル入力／出力線の間でデータを結合することを備えることを特徴とする請求項２２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリ装置、特に、マルチポートメモリデバイスに関する。
【背景技術】
【０００２】
多種多様なメモリデバイスが常用されている。徐々に普及するようになっているメモリデバイスの一つのタイプは、複数の入出力（“Ｉ／Ｏ”）ポートを有するメモリデバイスである。従来技術のマルチポートメモリデバイスは、通常は、各ポートを介してアクセス可能な固定されたメモリ容量を有している。例えば、４ポートを有する１Ｇｂメモリデバイスは、通常は、各ポートを介してアクセス可能な２５６Ｍｂの記憶領域を有する。そのポートごと固定容量アプローチは、多くのアプリケーションに対しては十分である。しかしながら、多くのアプリケーションは、各ポートを介してそのメモリデバイスに接続された異なるメモリアクセスデバイスが異なるデータ記憶要求を有するようなメモリデバイスを必要とする。そのようなケースにおいて、トレードオフは、或るメモリアクセスデバイスに利用可能なように不足した容量を備えるか、他のメモリアクセスデバイスに利用可能なように過多な容量を備えるかである。どちらのアプローチも、或る程度の性能またはコストの不利益を招く。
【０００３】
ポートごと固定容量アプローチの上述した制限に対する一つの解決策は、いくつかのポートのそれぞれに対して異なる固定容量を与えることであるかもしれない。例えば、上述した４ポートを備える１Ｇｂメモリデバイスにおいて、或るプロセッサは５１２Ｍｂの容量を要求してよく従って５１２Ｍｂが可能な一つのポートを介してそのメモリデバイスにアクセスし、或るベースバンドプロセッサは２５６Ｍｂの容量を要求してよく従って２５６Ｍｂが可能な一つのポートを介してそのメモリデバイスにアクセスし、２つの他のメモリアクセスデバイスはそれぞれ１２８Ｍｂの容量を要求してよく従って各ポートを介してアクセス可能なそれぞれ１２８Ｍｂを有するポートを介してそのメモリデバイスにアクセスするだろう。このアプローチは或るアプリケーションに対しては理想的かもしれないが、他のアプリケーションに対しては受け入れることができないかもしれない。例えば、そのメモリデバイスの他のユーザは４ポートのそれぞれを介してアクセス可能な２５６Ｍｂを有するメモリデバイスが必要かもしれない。あるいは、一つのポートを介してアクセス可能な５１２Ｍｂと、２つのポートを介してアクセス可能な２５６Ｍｂと、４番目のポートを介してアクセス可能な容量は無しを有するメモリデバイスが必要かもしれない。このアプローチは、多種多様なポート構成を有するメモリデバイスを製造することによりある程度緩和することができるが、このアプローチは、メモリデバイス製造者に、大量の異なるメモリデバイスを設計し、製造し、在庫し、販売することを要求するだろう。このアプローチのそのようなコストは、間違いなく、そのようなメモリデバイスが相対的に高価になる結果を招くだろう。
【０００４】
そのため、多種多様なポート構成を備えるマルチポートメモリデバイスに対するニーズに対して、完全に受け入れることのできる解決策はない。
【図面の簡単な説明】
【０００５】
【図１Ａ】バンク統合によってバンクを他のポートにマップすることのできるマルチポートメモリデバイスの実施形態を示す概略図である。
【図１Ｂ】バンク統合によってバンクを他のポートにマップすることのできるマルチポートメモリデバイスの実施形態を示す概略図である。
【図１Ｃ】バンク統合によってバンクを他のポートにマップすることのできるマルチポートメモリデバイスの実施形態を示す概略図である。
【図２Ａ】ポート統合によってバンクを他のポートにマップすることのできるマルチポートメモリデバイスの実施形態を示す概略図である。
【図２Ｂ】ポート統合によってバンクを他のポートにマップすることのできるマルチポートメモリデバイスの実施形態を示す概略図である。
【図３Ａ】ポート統合によってバンクを他のポートにマップすることのできるマルチポートメモリデバイスの他の実施形態を示す概略図である。
【図３Ｂ】ポート統合によってバンクを他のポートにマップすることのできるマルチポートメモリデバイスの他の実施形態を示す概略図である。
【図４】本発明の一実施形態によるマルチポートメモリデバイスのブロック図である。
【図５】図４のメモリデバイスにおいて使用してよいバンク／ポート回路の実施形態のブロック図である。
【図６】図５のバンク／ポート回路に使用してよいバンク／ポート統合制御回路の実施形態のブロック図である。
【図７】図４のメモリデバイスに使用してよいバンク／ポート回路の他の実施形態のブロック図である。
【発明を実施するための最良の形態】
【０００６】
図１Ａから１Ｃに、本発明の一実施形態によるメモリデバイスが示される。図１Ａに示されるように、メモリデバイス１０は、それぞれがメモリセルの２つの１２８Ｍｂバンク２０，２２にアクセスできる４ポート１２，１４，１６，１８を含む。そのメモリセルは、ダイナミックランダムアクセスメモリ（“ＤＲＡＭ”）セル、スタティックランダムアクセスメモリ（“ＳＲＡＭ”）メモリセル、フラッシュメモリセル、あるいは任意の他のタイプの現存するまたは今後開発されるメモリセルとすることができる。従って、メモリデバイス１０は１Ｇｂの容量を有し、各ポート１２−１８は２５６Ｍｂにアクセスできる。それらの各ポート１２−１８からアクセス可能なバンク２０，２２は、ここで“ネイティブ”バンクと呼ぶ。
【０００７】
以下にさらに詳細に説明するように、そのメモリデバイスは、ポート１２−１８を介してアクセス可能としてよいメモリ容量をユーザによって変更するように構成可能である。図１Ｂに示されるように、ポート１４にネイティブな（本来対応する）メモリバンク２２はポート１２にマップすることができ、ポート１８にネイティブなメモリバンク２０はポート１６にマップすることができる。他のポートにマップされたバンクを、ここでは、“非ネイティブ”バンクと呼ぶ。図１Ｃに示されるように、メモリデバイス１０が再構成された後、３８４Ｍｂがポート１２，１６にアクセス可能で、１２８Ｍｂの容量がポート１４，１８にアクセス可能である。このように、２つのネイティブバンク２０，２２および一つの非ネイティブバンク２２にポート１２を介してアクセスすることができ、２つのネイティブバンク２０，２２および一つの非ネイティブバンク２０にポート１６を介してアクセスすることができ、一つのネイティブバンク２０にポート１４を介してアクセスすることができ、一つのネイティブバンク２２にポート１８を介してアクセスすることができる。他の構成はもちろん可能である。一つのポートから他へのバンクのマッピングは、ここでは、“バンク統合”と呼ぶ。
【０００８】
図２Ａに更に示されるように、ポート１２にネイティブな両方のバンク２０，２２はポート１４にマップすることができ、ポート１８にネイティブな両方のバンク２０，２２はポート１６にマップすることができる。その結果、図２Ｂに示されるように、２つのネイティブバンク２０，２２および２つの非ネイティブバンク２０，２２にポート１４を介してアクセスでき、２つのネイティブバンク２０，２２および２つの非ネイティブバンク２０，２２にポート１６を介してアクセスできる。メモリデバイス１０が再構成された後、ポート１２，１８を介してアクセスできるメモリセルは無くなる。このように、メモリデバイス１０は、ポート１４，１６の各々を介してアクセス可能な５１２Ｍｂを有する２ポートメモリデバイスに再構成することができる。一つのポートにネイティブなバンク２０，２２の全ての異なるポートへのマッピングは、ここでは“ポート統合”と呼ぶ。
【０００９】
図３Ａに、ポート統合の他の例を示す。そこに示されるように、ポート１４−１８の各々にネイティブな両方のバンク２０，２２は、ポート１２にマップすることができる。その結果、図３Ｂに示されるように、２つのネイティブバンク２０，２２および６つの非ネイティブバンク２０，２２に、ポート１２を介してアクセスすることができる。このように、バンク統合は、メモリデバイスをポート１２を介してアクセス可能な１Ｇｂを有するシングル（単一）ポートメモリデバイスにする結果を生じる。
【００１０】
図１Ａ−３Ｂに示されるメモリデバイス１０は同じ数のポートと、各ポートに対応する同じ数のネイティブバンクを備えるが、他の実施形態においては、異なる数のポートが与えられ、各ポートに対して異なる数のバンクがネイティブとなる。あるいはまたは加えて、さらに他の実施形態においては、いくつかのポートの各々にネイティブなバンクのメモリ容量は、ポートごとに変更することができる。例えば、一実施形態においては、一つの６４Ｍｂバンクは第１のポートにネイティブにしてよく、一つの１２８Ｍｂバンクは第２のポートにネイティブにしてよく、一つの２５６Ｍｂバンクおよび一つの３２Ｍｂバンクは第３のポートにネイティブで、一つの２５６Ｍｂバンク、一つの１２８Ｍｂバンク、および一つの６４Ｍｂバンクは第４のポートにネイティブで、一つの６４Ｍｂバンクおよび一つの３２Ｍｂバンクは第５のポートにネイティブとなる。他のネイティブ構成ももちろん、他の実施形態において使用してよい。
【００１１】
メモリデバイス１０の再構成は、様々な技術を用いて成されてよい。例えば、一実施形態においては、ポート統合は、各ポートを介してアクセス可能なネイティブおよび非ネイティブの両方の全てのバンクを、そのバンクがマップされた先のポートに関連付けられたレジスタ（図示せず）によって制御することで成されてよい。対照的に、一実施形態では、バンク統合は、他のポートにマップされたバンクを、そのバンクがマップされた元のポートに関連付けられたレジスタ（図示せず）によって制御することで成されてよい。しかしながら他の実施形態においては、バンク統合は、他のポートにマップされたバンクを、そのバンクがマップされた先のポートに関連付けられたレジスタ（図示せず）によって制御することで成されてよい。
【００１２】
バンクおよびポート統合を与えるバンクのマッピングは、プログラマブルレジスタ以外のデバイスを用いることによってもまた成すことができる。例えば、一実施形態においては、バンクまたはポート統合は、半導体基板上のコンタクトパッドにボンディングワイヤが接続される態様（仕方）を変更することによってどのバンクがマップされるかを選択することで成されてもよい。しかしながら、バンクのマッピングは、ヒューズまたはアンチヒューズをとばすことによって制御されてもよい。さらに他の実施形態においては、どのバンクをマップするために選択しそのバンクがマップされるべきどのポートを選択するかは、外部アクセス可能な端子を予め設定されたＶccまたは接地のような電圧と同電圧にすることによって制御されてもよい。他の選択方法がまた使用されてもよい。
【００１３】
下記表Ａに、ポート１からポート２へのバンクまたはポート統合後に、バンクをアドレスすることのできる方法の一例を示す。
【表１】
2012525662.tif 000003
【００１４】
表Ａに示されるように、ポート１のバンクがポート０にマップされるとき、ポート０バンクは依然としてそれらのポート０およびポート１アドレスを維持する。このように、バンクアドレス０は依然としてポート０のバンク０をアドレスするために使用されてよく、バンクアドレス１は依然としてポート０のバンク１をアドレスするために使用されてよい。しかしながら、もしバンクアドレス２または３がポート０に適用されたら、ポート１のバンクがアドレスされてよい。特に、表Ａにまた示されるように、バンクアドレス２はポート１のバンク０をアドレスするために使用されてよく、バンクアドレス３はポート１のバンク１をアドレスするために使用されてよい。同様のアドレッシングの仕組みを、任意のポートから任意の他のポートへのバンクまたはポート統合のために使用することができる。
【００１５】
図４に、一実施形態によるマルチポートメモリデバイス３０を示す。メモリデバイス３０は、４ポートＡ−Ｄを持つ。しかし、他の実施形態は４つより少ないまたは４つより多い数のポートを有してよい。ポートＡ−Ｄは各々、そのポートと各バンク／ポート回路４０ａ−ｄのようなスイッチング回路またはマッピング回路との間を接続する結合された単方向命令／アドレス（“Ｃ／Ａ”）バス３４と、双方向データバス（“ＤＡＴＡ”）３６を備える。各バンク／ポート回路は、その各ネイティブポートだけでなく、他のポートの各々にもまた接続される。このように、例えば、バンクＡに対するバンク／ポート回路４０ａはＣ／Ａ［Ａ］およびＤＡＴＡ［Ａ］バスだけではなく、Ｃ／Ａ［Ｂ］，ＤＡＴＡ［Ｂ］、Ｃ／Ａ［Ｃ］，ＤＡＴＡ［Ｃ］、およびＣ／Ａ［Ｄ］，ＤＡＴＡ［Ｄ］バスにもまた接続される。
【００１６】
バンク／ポート回路４０ａ−ｄは、図４に示される実施形態においては、実質的には互いに同一である。図５に、スイッチング回路またはマッピング回路として使用されるバンク／ポート回路４０ａ−ｄの実施形態を示す。バンク／ポート回路４０は、上述のようにポートの全てに対してはもちろん、Ｃ／Ａ［ｎ］バス５２およびＤＡＴＡ［ｎ］バス５４を介してその各Ｐｏｒｔ（ポート）［ｎ］に接続される各バンク／ポート統合制御回路５０を含む。バンク／ポート回路４０はまた、メモリセルの２つのバンク５６，５８を含む。それらはそれぞれ、Ｂａｎｋ（バンク）［ｎ］［０］およびＢａｎｋ［ｎ］［１］と呼ばれてよい。ここで、文字“ｎ”は、そのバンクがネイティブであるポートを示している。バンク５６，５８は、ＤＡＴＡ＿ネイティブバス６０を介して、バンク／ポート統合制御回路５０に接続される。図５に示されるバンク／ポート回路４０ａの実施形態は各ポートに対して２つのバンクを使用するが、他の実施形態においては、２よりも多いまたは少ないバンクの数が使用されてもよい。バンク／ポート回路４０ａはまた、各命令デコーダ６２および各アドレスデコーダ６４を含む。それらの両方とも、Ｃ／Ａ＿ネイティブバス６６を介してバンク／ポート統合制御回路５０に接続される。
【００１７】
図６に、一実施形態によるバンク／ポート統合制御回路５０を示す。バンク／ポート統合制御回路５０は、任意のポートまたはバンクの統合が成されるべき態様を示す構成データを記憶する構成レジスタ７０を含む。構成レジスタ７０は、統合データを示すコードを生成し、それが制御／デコードロジック７４に通される。制御／デコードロジック７４は、構成レジスタからの構成データをデコードし、バス７６上に、ステアリングロジック８０に対してそのポートに対してネイティブであるバンク５６，５８（図５）をマップされるべき各ポートにマップさせる、制御信号を生成する。いくつかの実施形態において、構成レジスタ７０は、制御／デコードロジック７４がＣ／Ａ［ｎ］バスを介して、その構成レジスタがどのようにプログラムされるかを示すデータを受信することにより（それ故ロジック７４へのＣ／Ａ［ｎ］バスの接続が破線で示される）、動的にプログラムすることができる。制御／デコードロジック７４は、それに従って、構成レジスタ７０をプログラムできる。しかしながら、他の実施形態においては、構成レジスタ７０のプログラミングは静的である。その場合、構成レジスタ７０は、製造者によって製造される間か後にユーザによってかのいずれかでプログラムされるアンチヒューズ、ヒューズ、または他のプログラマブル要素によって形成される。
【００１８】
図６をさらに参照して、ステアリングロジック８０は、制御／デコードロジック７４によって生成される制御信号に応答して、ネイティブＣ／Ａ［ｎ］バスからまたは非ネイティブＣ／Ａ［ｎ］バスのうちの一つからのいずれかよりの命令をＣ／Ａ＿ネイティブバスに接続し、ネイティブＤＡＴＡ［ｎ］バスまたは非ネイティブＤＡＴＡ［ｎ］バスのうちの一つのいずれかへのおよびいずれかよりのデータをＤＡＴＡ＿ネイティブバスに接続する。ステアリングロジック８０は、例えば、マルチプレクサの組として実装することができる。上記説明をしたように、ＤＡＴＡ＿ネイティブバスは、メモリセルのネイティブバンク５６，５８（図５）に接続され、Ｃ／Ａ＿ネイティブバス６６は、命令デコーダ６２およびアドレスデコーダ６４に接続される。従って、ステアリングロジック８０は、ネイティブバンク５６，５８のいずれかまたは両方を、各ポートのニーズに依存して、４つのポートのうちの任意のものに有効にマップすることができる。
【００１９】
図７に、バンク／ポート回路４０ａ−ｄの他の実施形態を示す。バンク／ポート回路４０は、Ｃ／Ａ［ｎ］バス５２およびＤＡＴＡ［ｎ］バス５４を介してその各Ｐｏｒｔ［ｎ］に接続される、各バンク／ポート統合制御回路１００を含む。バンク／ポート統合制御回路１００はまた、図４を参照して上記説明をしたように、ポートの全てに接続される。バンク／ポート回路４０はまた、メモリセルの２つのバンク１０４，１０６を含む。それらは再びそれぞれ、Ｂａｎｋ［ｎ］［０］およびＢａｎｋ［ｎ］［１］と呼ばれてよい。バンク／ポート統合制御回路１００は、図６のバンク／ポート統合制御回路５０にやや似ている。特に、バンク／ポート統合制御回路１００はまた、構成データを記憶する構成レジスタ７０を含み、それとともに、構成レジスタ７０からの構成データをデコードし、バス７６上に、ステアリングロジック１１０に対してそのポートに対してネイティブであるバンク１０４，１０６を各ポートにマップさせる、制御信号を生成する制御／デコードロジック７４を含む。バンク／ポート統合制御回路１００はまた、Ｃ／Ａ＿ネイティブバス６６を介してステアリングロジック１１０に接続される命令デコーダ６２およびアドレスデコーダ６４を含む。ステアリングロジック１１０はまた、Ｃ／Ａバス５４をＣ／Ａ＿ネイティブバス６６にまたは非ネイティブＣ／Ａバスに選択的に接続する。しかしながら、ステアリングロジック１１０は、ＤＡＴＡ［ｎ］バス５４をＤＡＴＡ＿ネイティブバス６０に対してのみ選択的に接続する点が、図６に示されるステアリングロジック８０と異なる。ステアリングロジック１１０はまた、データを非ネイティブバンクのうちの一つからＤＡＴＡ［ｎ］バス５４に接続させる２ビットＳｅｌ［ｎ＋１］［１：０］，Ｓｅｌ［ｎ＋２］［１：０］，Ｓｅｌ［ｎ＋３］［１：０］信号を生成する。特に、バンク／ポート回路４０は、通過ゲート１２４ａ，ｂ，ｃの第１の組と、通過ゲート１２６ａ，ｂ，ｃの第２の組を含むデータスイッチ１２０を含む。通過ゲート１２４，１２６は、それぞれネイティブバンク１０４，１０６内にあってよく、それぞれバンク１０４，１６０内のグローバルＩ／Ｏバス１３４，１３６に接続されてよい。当業者には容易に理解できるように、グローバルＩ／Ｏバスまたは線は、アレイ内のデータの全てをそのデータをメモリデバイスから出力する回路に接続するために、一般にメモリアレイ内に見つけることができる。通過ゲート１２４ａ−ｃの各々は、各Ｓｅｌ信号の“０”ビットによってスイッチされて、各非ネイティブＢａｎｋ［０］のグローバルＩ／Ｏバス１４０ａ−ｃを、ＤＡＴＡ＿ネイティブバスに接続されるグローバルＩ／Ｏバス１３４に選択的に接続する。例えば、Ｓｅｌ［ｎ＋２］信号に応答して、通過ゲート１２４ｂは、Ｂａｎｋ［ｎ＋１］［０］からのグローバルＩ／Ｏ［ｎ＋２］［０］バスをネイティブグローバルＩ／Ｏ［ｎ］［０］バスに接続し、そのネイティブグローバルＩ／Ｏ［ｎ］［０］バスは次に、バンク／ポート統合制御回路１００を介してＤＡＴＡ［ｎ］ポートに接続される。同様の方法で、通過ゲート１２６ａ−ｃの各々は、各Ｓｅｌ信号の“１”ビットによってスイッチされて、各非ネイティブＢａｎｋ［１］のグローバルＩ／Ｏバス１４０ａ−ｃを、ＤＡＴＡ＿ネイティブバスに接続されるグローバルＩ／Ｏバス１３６に選択的に接続する。スイッチ１２０の通過ゲート１２４，１２６は図７の実施形態のバンク内に配置されるが、バスゲート１２４，１２６または他のスイッチング回路は、他の実施形態においては、他の位置に配置できることが理解されよう。
【００２０】
本発明は、開示された実施形態を参照して説明されたが、当業者ならば本発明から離れることなく形状および詳細において変更がなされてよいことを認識できよう。そのような変形は、当業者の技術の範囲内によく収まる。従って、本発明は、添付された請求項による場合を除いて制限されるものではない。
【図４】
2012525662.tif 000004
【図１Ａ】
2012525662.tif 000005
【図１Ｂ】
2012525662.tif 000006
【図１Ｃ】
2012525662.tif 000007
【図２Ａ】
2012525662.tif 000008
【図２Ｂ】
2012525662.tif 000009
【図３Ａ】
2012525662.tif 000010
【図３Ｂ】
2012525662.tif 000011
【図５】
2012525662.tif 000012
【図６】
2012525662.tif 000013
【図７】
2012525662.tif 000014
【手続補正書】
【提出日】平成24年1月30日(2012.1.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリデバイスであって、
複数のポートであって、前記ポートの各々は少なくとも一つのメモリバンクに接続されるものと、
前記ポートのうちのそれぞれ一つに接続されている少なくとも一つのメモリバンクを前記ポートうちの他の一つに選択的にマップするように構成されるバンク／ポート回路と、
を備えることを特徴とするメモリデバイス。
【請求項２】
前記ポートの各々は、各単方向命令／アドレスバスと、各双方向データバスを備えることを特徴とする請求項１に記載のメモリデバイス。
【請求項３】
前記バンク／ポート回路は、
前記ポートのうちのそれぞれ一つに接続される少なくとも一つのバンクの各々がマップされるべき態様を示す構成データを記憶する構成レジスタと、
命令デコーダと、
アドレスデコーダと、
前記構成レジスタおよび前記ポートの各々に接続されるスイッチング回路であって、前記スイッチング回路は、前記構成レジスタから受信される任意の構成データに応答して、前記命令デコーダおよび前記アドレスデコーダを前記ポートのうちのそれぞれ一つの命令／アドレスバスまたは前記ポートのうちの他の一つの命令／アドレスバスのいずれかに選択的に接続するように構成されるものと、
を備えることを特徴とする請求項１に記載のメモリデバイス。
【請求項４】
前記スイッチング回路はさらに、前記構成レジスタから受信される構成データに応答して、各々が前記メモリバンクのうちのそれぞれ一つに対応する複数の選択信号のうちの一つを生成するように構成され、前記スイッチング回路はさらに、前記選択信号に応答して、前記ポートのうちのそれぞれ一つと前記選択信号に対応するメモリバンクのそれぞれの間でデータを結合する、
ことを特徴とする請求項３に記載のメモリデバイス。
【請求項５】
前記バンク／ポート回路は、
前記ポートのうちの各々が前記ポートのうちの各々に対するメモリバンクにマップされるべき態様を示す構成データを記憶する構成レジスタと、
前記構成レジスタおよび前記ポートの各々および前記メモリバンクの各々に接続されるスイッチング回路であって、前記スイッチング回路は、前記構成レジスタから受信される前記構成データに応答して、前記ポートの各々のデータバスを選択信号のそれぞれに対応するメモリバンクに接続するように構成されるものと、
を備えることを特徴とする請求項１に記載のメモリデバイス。
【請求項６】
前記スイッチング回路は、前記ポートの各々のデータバスを、選択信号のそれぞれに対応するメモリバンクの各々のグローバル入力／出力バスのそれぞれに接続するように構成される、
ことを特徴とする請求項５に記載のメモリデバイス。
【請求項７】
前記構成レジスタおよび前記スイッチング回路は、統合制御回路を備え、前記統合制御回路は、複数の統合制御回路のうちの一つであり、前記統合制御回路のうちの各々は、前記ポートのうちのそれぞれ一つに接続され、それぞれのポートの少なくとも一つのバンクを前記他のポートのうちの任意のものに選択的に接続するように構成される、
ことを特徴とする請求項３に記載のメモリデバイス。
【請求項８】
前記少なくとも一つのメモリバンクは、前記ポートのうちのそれぞれ一つに接続される複数のメモリバンクを備え、前記バンク／ポート回路は、前記それぞれのポートから、複数のメモリバンクの各々が前記ポートのうちの他のものにマップされる態様を示す構成データを受信するように接続されるプログラマブル構成レジスタを備え、前記構成レジスタは前記受信された構成データを記憶するように構成される、
ことを特徴とする請求項１に記載のメモリデバイス。
【請求項９】
外部的にアクセス可能な端子をさらに備え、前記バンク／ポート回路は、前記外部的にアクセス可能な端子に供給される信号に応答して、前記ポートのうちのそれぞれ一つに接続される少なくとも一つのメモリバンクが前記ポートのうちの他のものにマップされる態様を制御する、
ことを特徴とする請求項１に記載のメモリデバイス。
【請求項１０】
複数のコンタクトパッドのうちの一つに接続される少なくとも一つのボンディングワイヤをさらに備え、前記バンク／ポート回路は、前記少なくとも一つのボンディングワイヤが接続される前記コンタクトパッドのいずれかに応答して、前記ポートのうちのそれぞれ一つに接続される少なくとも一つのメモリバンクが前記ポートのうちの他のものにマップされる態様を制御するように構成される、
ことを特徴とする請求項１に記載のメモリデバイス。
【請求項１１】
メモリデバイスであって、
複数のポートと、
複数のメモリバンクと、
前記複数のポートおよび前記複数のメモリバンクに接続されるマッピング回路であって、前記マッピング回路は、前記メモリバンクのうちの任意のものを前記ポートのうちの任意のものにマップするように構成されるものと、
を備えることを特徴とするメモリデバイス。
【請求項１２】
前記マッピング回路は、
前記メモリバンクと前記ポートの間のマッピングを示す構成データを記憶するように構成されるレジスタと、
前記レジスタに接続され、前記レジスタに記憶された構成データに応答して、前記メモリバンクのそれぞれの一つ以上を前記ポートのうちの一つに選択的に接続するように構成されるステアリングロジックと、
を備えることを特徴とする請求項１１に記載のメモリデバイス。
【請求項１３】
前記マッピング回路はさらに前記ポートの各々に対するそれぞれのアドレスデコーダおよびそれぞれの命令デコーダを備え、前記ポートの各々は命令／アドレスバスおよびデータバスを備え、前記ステアリングロジックは第１のポートへのアドレスデコーダおよび命令デコーダを前記第１のポートの命令／アドレスバスまたは前記第１のポート以外のポートの命令／アドレスバスのいずれかに接続するように動作可能である、
ことを特徴とする請求項１２に記載のメモリデバイス。
【請求項１４】
前記ポートの各々はさらにデータバスを備え、前記ステアリング回路は第１のポートに対するデータバスを前記第１のポートに対応する少なくとも一つのメモリバンクまたは前記第１のポート以外のポートに対応する少なくとも一つのメモリバンクに接続するように動作可能である、
ことを特徴とする請求項１２に記載のメモリデバイス。
【請求項１５】
前記メモリバンクの各々はダイナミックランダムアクセスメモリセルのバンクを備える、
ことを特徴とする請求項１１に記載のメモリデバイス。
【請求項１６】
複数のポートと複数のメモリバンクを有するマルチポートメモリデバイスを動作する方法であって、
構成データをリードし、
前記リード構成データに選択的に応答して、前記ポートのうちのそれぞれ一つにネイティブな少なくとも一つのバンクを前記ポートのうちの他の一つにマッピングする、
ことを備えることを特徴とする方法。
【請求項１７】
前記構成データをリードする動作は前記メモリデバイスに与えられる少なくとも一つの信号を受信することを備えることを特徴とする請求項１６に記載の方法。
【請求項１８】
前記構成データを前記メモリデバイス内に記憶することをさらに備えることを特徴とする請求項１６に記載の方法。
【請求項１９】
前記構成データを前記メモリデバイス内に記憶する動作は、
前記構成データを前記メモリデバイスに送信し、
前記送信された構成データを前記メモリデバイス内に記憶する、
ことを備えることを特徴とする請求項１８に記載の方法。
【請求項２０】
前記構成データを前記メモリデバイス内に記憶する動作は、前記メモリデバイスを製造する間に前記構成データを用いて前記メモリデバイスをプログラミングすることを備えることを特徴とする請求項１８に記載の方法。
【請求項２１】
前記少なくとも一つメモリバンクをマッピングする動作は、前記ポートの他の一つからの命令およびアドレスを前記ポートのうちのそれぞれ一つにネイティブな少なくとも一つのメモリバンクに接続することを備えることを特徴とする請求項１６に記載の方法。
【請求項２２】
前記ポートのうちの他の一つと前記ポートのうちのそれぞれ一つにネイティブな少なくとも一つのメモリバンクの間でデータを結合することをさらに備えることを特徴とする請求項２１に記載の方法。
【請求項２３】
前記ポートのうちの他の一つと前記少なくとも一つのメモリバンクとの間でデータを結合する動作は、前記ポートの各々と前記複数のメモリバンクのうちの一つの中のグローバル入力／出力線の間でデータを結合することを備えることを特徴とする請求項２２に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
図７に、バンク／ポート回路４０ａ−ｄの他の実施形態を示す。バンク／ポート回路４０は、Ｃ／Ａ［ｎ］バス５２およびＤＡＴＡ［ｎ］バス５４を介してその各Ｐｏｒｔ［ｎ］に接続される、各バンク／ポート統合制御回路１００を含む。バンク／ポート統合制御回路１００はまた、図４を参照して上記説明をしたように、ポートの全てに接続される。バンク／ポート回路４０はまた、メモリセルの２つのバンク１０４，１０６を含む。それらは再びそれぞれ、Ｂａｎｋ［ｎ］［０］およびＢａｎｋ［ｎ］［１］と呼ばれてよい。バンク／ポート統合制御回路１００は、図６のバンク／ポート統合制御回路５０にやや似ている。特に、バンク／ポート統合制御回路１００はまた、構成データを記憶する構成レジスタ７０を含み、それとともに、構成レジスタ７０からの構成データをデコードし、バス７６上に、ステアリングロジック１１０に対してそのポートに対してネイティブであるバンク１０４，１０６を各ポートにマップさせる、制御信号を生成する制御／デコードロジック７４を含む。バンク／ポート統合制御回路１００はまた、Ｃ／Ａ＿ネイティブバス６６を介してステアリングロジック１１０に接続される命令デコーダ６２およびアドレスデコーダ６４を含む。ステアリングロジック１１０はまた、Ｃ／Ａバス５４をＣ／Ａ＿ネイティブバス６６にまたは非ネイティブＣ／Ａバスに選択的に接続する。しかしながら、ステアリングロジック１１０は、ＤＡＴＡ［ｎ］バス５４をＤＡＴＡ＿ネイティブバス６０に対してのみ選択的に接続する点が、図６に示されるステアリングロジック８０と異なる。ステアリングロジック１１０はまた、データを非ネイティブバンクのうちの一つからＤＡＴＡ［ｎ］バス５４に接続させる２ビットＳｅｌ［ｎ＋１］［１：０］，Ｓｅｌ［ｎ＋２］［１：０］，Ｓｅｌ［ｎ＋３］［１：０］信号を生成する。特に、バンク／ポート回路４０は、通過ゲート１２４ａ，ｂ，ｃの第１の組と、通過ゲート１２６ａ，ｂ，ｃの第２の組を含むデータスイッチ１２０を含む。通過ゲート１２４，１２６は、それぞれネイティブバンク１０４，１０６内にあってよく、それぞれバンク１０４，１６０内のグローバルＩ／Ｏバス１３４，１３６に接続されてよい。当業者には容易に理解できるように、グローバルＩ／Ｏバスまたは線は、アレイ内のデータの全てをそのデータをメモリデバイスから出力する回路に接続するために、一般にメモリアレイ内に見つけることができる。通過ゲート１２４ａ−ｃの各々は、各Ｓｅｌ信号の“０”ビットによってスイッチされて、各非ネイティブＢａｎｋ［０］のグローバルＩ／Ｏバス１４０ａ−ｃを、ＤＡＴＡ＿ネイティブバスに接続されるグローバルＩ／Ｏバス１３４に選択的に接続する。例えば、Ｓｅｌ［ｎ＋２］信号に応答して、通過ゲート１２４ｂは、Ｂａｎｋ［ｎ＋１］［０］からのグローバルＩ／Ｏ［ｎ＋２］［０］バスをネイティブグローバルＩ／Ｏ［ｎ］［０］バスに接続し、そのネイティブグローバルＩ／Ｏ［ｎ］［０］バスは次に、バンク／ポート統合制御回路１００を介してＤＡＴＡ［ｎ］ポートに接続される。同様の方法で、通過ゲート１２６ａ−ｃの各々は、各Ｓｅｌ信号の“１”ビットによってスイッチされて、各非ネイティブＢａｎｋ［１］のグローバルＩ／Ｏバス１４０ａ−ｃを、ＤＡＴＡ＿ネイティブバスに接続されるグローバルＩ／Ｏバス１３６に選択的に接続する。スイッチ１２０の通過ゲート１２４，１２６は図７の実施形態のバンク内に配置されるが、通過ゲート１２４，１２６または他のスイッチング回路は、他の実施形態においては、他の位置に配置できることが理解されよう。
【国際調査報告】
2012525662.tif 000015
2012525662.tif 000016