【手続補正書】
【提出日】平成20年12月11日(2008.12.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路であって、
メモリセルに結合される第１および第２のタイプのアレイ線を備えるメモリアレイと、
アドレス情報を復号化し、第１のタイプの１つ以上のアレイ線を選択するための第１の階層型デコーダ回路とを備え、前記第１の階層型デコーダ回路は、複数ヘッドデコーダ回路の少なくとも２つの階層レベルを備える、集積回路。
【請求項２】
メモリアレイは少なくとも２つのメモリ面を有する三次元メモリアレイを備え、前記メモリアレイは、
少なくとも１つのアレイ線の層の各々の上の、第１のタイプのそれぞれの複数のアレイ線と、
少なくとも１つのアレイ線の層の各々の上の、第２のタイプのそれぞれの複数のアレイ線とを備える、請求項１に記載の集積回路。
【請求項３】
第１の階層型デコーダ回路は、
複数のアドレス信号入力を復号化し、複数の第１のレベルの復号化された出力を発生させるための第１のレベルのデコーダ回路と、
複数の第２のレベルの複数ヘッドデコーダ回路とを備え、各々それぞれ１つはそれぞれの第１のレベルの復号化された出力に結合され、各々はそれぞれの複数の第２のレベルの復号化された出力をもたらすためのものであり、前記第１の階層型デコーダ回路はさらに、
複数の第３のレベルの複数ヘッドデコーダ回路を備え、各々それぞれ１つはそれぞれの第２のレベルの復号化された出力に結合され、各々はメモリアレイに結合されるそれぞれの複数の第３のレベルの復号化された出力をもたらすためのものである、請求項１に記載の集積回路。
【請求項４】
第２のレベルの複数ヘッドデコーダ回路の各々それぞれ１つはそれぞれの複数の第２のレベルのドライバ回路を備え、各々の第２のレベルのドライバ回路は、
第１のレベルの復号化された出力のそれぞれ１つに結合される入力と、
それぞれの複数の第２のレベルの復号化された出力の対応する１つに結合される出力と、
入力に結合される第１のレベルの復号化された出力が選択されるときに複数の第１のバイアスノードの関連付けられる１つに出力を結合し、そうでなければ、複数の第２のバイアスノードの関連付けられる１つに出力を結合するための各々の第２のレベルのドライバ回路とを備える、請求項３に記載の集積回路。
【請求項５】
第１の階層型デコーダ回路は、
複数の第１のバイアスノード上で好適な条件をそれぞれに発生させるための第１の複数の第２のレベルのバイアス回路と、
複数の第２のバイアスノード上で好適な条件をそれぞれに発生させるための第２の複数の第２のレベルのバイアス回路とをさらに備え、
第１のバイアスノードの少なくとも１つの好適な条件は時には、選択された第２のレベルの復号化された出力バイアス条件であり、
第１のバイアスノードの少なくとも別の１つの好適な条件は時には、選択されない第２のレベルの復号化された出力バイアス条件である、請求項４に記載の集積回路。
【請求項６】
第２のレベルのドライバ回路はそれぞれに、
入力に結合される第１のレベルの復号化された出力が選択されるときに、複数の第１のバイアスノードの関連付けられる１つにドライバ回路の出力を結合するための第１のトランジスタ回路と、
入力に結合される第１のレベルの復号化された出力が選択されないときに、複数の第２のバイアスノードの関連付けられる１つにドライバ回路の出力を結合するための第２のトランジスタ回路とを備える、請求項５に記載の集積回路。
【請求項７】
第１のトランジスタ回路は、反対の導電タイプを有する２つの並列接続されたトランジスタデバイスを備える、請求項６に記載の集積回路。
【請求項８】
第２のトランジスタ回路は、別個の信号によって制御される少なくとも２つの並列接続されたトランジスタデバイスを備える、請求項６に記載の集積回路。
【請求項９】
第３のレベルの複数ヘッドデコーダ回路の各々それぞれ１つは、それぞれの複数の第３のレベルのドライバ回路を備え、各々の第３のレベルのドライバ回路は、
第２のレベルの復号化された出力のそれぞれ１つに結合される入力と、
それぞれの複数の第３のレベルの復号化された出力の対応する１つに結合される出力と、
入力に結合される第２のレベルの復号化された出力が選択されるときに複数の第３のバス線の関連付けられる１つに出力を結合し、そうでなければ、複数の第４のバイアスノードの関連付けられる１つに出力を結合するための各々の第３のレベルのドライバ回路とを備える、請求項４に記載の集積回路。
【請求項１０】
第１の階層型デコーダ回路は、
複数の第３のバス線上で好適な条件を時にはそれぞれに発生させるための第１の複数の第３のレベルのバイアス回路と、
複数の第４のバイアスノード上で好適な条件をそれぞれに発生させるための第２の複数の第３のレベルのバイアス回路とをさらに備え、
第３のバス線の少なくとも１つの好適な条件は時には、選択された第３のレベルの復号化された出力バイアス条件であり、
第３のバイアスノードの少なくとも別の１つの好適な条件は時には、選択されない第３のレベルの復号化された出力バイアス条件である、請求項９に記載の集積回路。
【請求項１１】
第３のバス線の少なくとも１つの好適な条件は時には、フローティングノード条件である、請求項１０に記載の集積回路。
【請求項１２】
第４のバイアスノードの少なくとも１つの好適な条件は時には、選択されない第３のレベルの復号化された出力バイアス条件であり、
第４のバイアスノードの少なくとも別の１つの好適な条件は時には、フローティングノード条件である、請求項１０に記載の集積回路。
【請求項１３】
第３のレベルのドライバ回路はそれぞれに、
入力に結合される第２のレベルの復号化された出力が選択されるときに、複数の第３のバス線の関連付けられる１つに第３のレベルのドライバ回路の出力を結合するための第３のトランジスタ回路と、
入力に結合される第２のレベルの復号化された出力が選択されないときに、複数の第４のバイアスノードの関連付けられる１つに第３のレベルのドライバ回路の出力を結合するための第４のトランジスタ回路とを備える、請求項１０に記載の集積回路。
【請求項１４】
第３のトランジスタ回路および第４のトランジスタ回路の少なくとも１つは、
反対の導電タイプを有しかつ別個の信号によって制御される少なくとも２つの並列接続されたトランジスタデバイスを備える、請求項１３に記載の集積回路。
【請求項１５】
第２のレベルの復号化された出力は、実質的にメモリアレイ全体にわたって横断する、請求項３に記載の集積回路。
【請求項１６】
第２のレベルの復号化された出力は、選択されたバイアス条件および選択されないバイアス条件の少なくとも１つについてＶＤＤを上回る電圧に駆動される、請求項３に記載の集積回路。
【請求項１７】
メモリアレイは、基板の上に配置される少なくとも２つのメモリ面を有し、さらに少なくとも１つのアレイ線の層上の第１のタイプのそれぞれの複数のアレイ線を有し、少なくとも１つのアレイ線の層上の第２のタイプのそれぞれの複数のアレイ線を有する三次元アレイを備え、
少なくとも１つの複数の第２のレベルおよび第３のレベルの複数ヘッドデコーダ回路は、実質的にメモリアレイの横方向の範囲内に配置される、請求項３に記載の集積回路。
【請求項１８】
複数の第３のレベルの複数ヘッドデコーダ回路は、実質的にメモリアレイの外側に配置される、請求項１７に記載の集積回路。
【請求項１９】
第１のレベルのデコーダ回路はメモリアレイの下に配置され、
第３のレベルのドライバ回路は各々それぞれに２つのトランジスタデバイスで構成される、請求項１８に記載の集積回路。
【請求項２０】
複数の第２のレベルの複数ヘッドデコーダ回路は、実質的にメモリアレイの外側に配置され、
第３のレベルの復号化された出力はメモリアレイにおけるビット線を備え、各々はメモリアレイにおける関連付けられる複数のメモリセルに結合され、
複数の第３のバス線はそれぞれに、それぞれの読出／書込バスに結合される、請求項１８に記載の集積回路。
【請求項２１】
複数の第２のレベルの複数ヘッドデコーダ回路は、実質的にメモリアレイの外側に配置
され、
複数の第３のレベルの複数ヘッドデコーダ回路は、実質的にメモリアレイの下に配置される、請求項３に記載の集積回路。
【請求項２２】
第３のレベルの復号化された出力はメモリアレイにおけるワード線から成り、各々は関連付けられる複数のメモリセルに結合され、前記メモリセルは受動素子アンチヒューズメモリセルを備える、請求項２１に記載の集積回路。
【請求項２３】
第２のレベルの複数ヘッドデコーダ回路内の複数の第２のレベルのドライバ回路は、このような第２のレベルのドライバ回路のグループに配置され、グループ内の個々の第２のレベルのドライバ回路は、複数の第１のバイアスノードのそれぞれ１つにそれぞれに結合されるが、グループによって共有される複数の第２のバイアスノードのそれぞれ１つにともに結合される、請求項４に記載の集積回路。
【請求項２４】
集積回路は、アドレス情報を復号化し、メモリアレイのビット線を選択するための第２の階層型デコーダ回路をさらに備え、前記第２の階層型デコーダ回路は、複数ヘッドデコーダ回路の少なくとも２つの階層レベルを備え、
第２の階層型デコーダ回路は、
複数のアドレス信号入力を復号化し、複数の第１のレベルの復号化された出力を発生させるための第１のレベルのデコーダ回路と、
複数の第２のレベルの複数ヘッドデコーダ回路とを備え、各々それぞれ１つはそれぞれの第１のレベルの復号化された出力に結合され、各々はそれぞれの複数の第２のレベルの復号化された出力をもたらすためのものであり、前記第２のレベルの複数ヘッドデコーダ回路はメモリアレイの外側に配置され、前記第２の階層型デコーダ回路はさらに、
複数の第３のレベルの複数ヘッドデコーダ回路を備え、各々それぞれ１つはそれぞれの第２のレベルの復号化された出力に結合され、各々は関連付けられる読出／書込バスにメモリアレイの１つ以上の選択されたビット線を結合するためのものであって、前記第３のレベルの複数ヘッドデコーダ回路はメモリアレイの外側に配置される、請求項２２に記載の集積回路。
【請求項２５】
メモリアレイは、各々が２つ以上のそれぞれのワード線の層の各々の上にそれぞれのワード線セグメントを備える個々のワード線を備える、請求項２４に記載の集積回路。
【請求項２６】
第３のレベルの複数ヘッドデコーダ回路は各々、少なくとも１６個の第３のレベルのドライバ回路を備え、
各々の第３のレベルの複数ヘッドデコーダ回路の少なくとも１６個の第３のレベルのドライバ回路は、少なくとも４個のドライバ回路の少なくとも４個のグループの状態で構成され、各グループは共通の選択されないバイアス線を共有する、請求項９に記載の集積回路。