【手続補正書】
【提出日】平成22年11月11日(2010.11.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
本発明の請求項１に記載の半導体記憶装置は、半導体基板上に行列状に配置され、各々第１導電型のウェル領域に形成された一対のアクセストランジスタ及び一対のドライブトランジスタと、各々第２導電型のウェル領域に形成された一対のロードトランジスタとで構成され、半導体基板上で２つの第１導電型のウェル領域の間に第２導電型のウェル領域が挟まれるようにウェル領域が行方向に並んで形成され、２つの第１導電型のウェル領域のそれぞれに１つずつのアクセストランジスタとドライブトランジスタとが形成された行方向に長い形状のＣＭＯＳ型ＳＲＡＭセルを複数備え、ＣＭＯＳ型ＳＲＡＭセルを構成するトランジスタの上部に複数の配線層を備えた半導体記憶装置であって、複数のうちの１つの配線層で形成され、それぞれ列方向に延びて同一列のＣＭＯＳ型ＳＲＡＭセルに接続され、行方向に並んで配置された複数の対をなすビット線と、ビット線と同層の配線層で形成され、それぞれ対をなすビット線の間に配置され同一列のＣＭＯＳ型ＳＲＡＭセルに接続される複数のＶＤＤ電源配線と、ビット線より１層上の配線層で形成され、それぞれ行方向に延びて同一行のＣＭＯＳ型ＳＲＡＭセルに接続され、列方向に並んで配置された複数のワード線と、ワード線より１層上の配線層で形成され、ＣＭＯＳ型ＳＲＡＭセルに接続されるＶＳＳ電源配線とを設け、ＶＳＳ電源配線は、ＶＳＳ電源配線より１層下の配線層で形成されたＶＳＳ電源接続用パターンを介してＣＭＯＳ型ＳＲＡＭセルと接続されており、ＶＳＳ電源配線とＶＳＳ電源接続用パターンとの接続が１つのＶＳＳ電源接続用パターンあたり複数のビア部の配置によってなされたことを特徴とする。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
請求項２に記載の半導体記憶装置は、半導体基板上に行列状に配置され、各々第１導電型のウェル領域に形成された一対のアクセストランジスタ及び一対のドライブトランジスタと、各々第２導電型のウェル領域に形成された一対のロードトランジスタとで構成され、半導体基板上で２つの第１導電型のウェル領域の間に第２導電型のウェル領域が挟まれるようにウェル領域が行方向に並んで形成され、２つの第１導電型のウェル領域のそれぞれに１つずつのアクセストランジスタとドライブトランジスタとが形成された行方向に長い形状のＣＭＯＳ型ＳＲＡＭセルを複数備え、ＣＭＯＳ型ＳＲＡＭセルを構成するトランジスタの上部に複数の配線層を備えた半導体記憶装置であって、複数のうちの１つの配線層で形成され、それぞれ行方向に延びて同一行のＣＭＯＳ型ＳＲＡＭセルに接続され、列方向に並んで配置された複数のワード線と、ワード線より１層上の配線層で形成され、それぞれ列方向に延びて同一列のＣＭＯＳ型ＳＲＡＭセルに接続され、行方向に並んで配置された複数の対をなすビット線と、ビット線と同層の配線層で形成され、それぞれ対をなすビット線の間に配置され同一列のＣＭＯＳ型ＳＲＡＭセルに接続される複数のＶＤＤ電源配線と、ビット線より１層上の配線層で形成され、ＣＭＯＳ型ＳＲＡＭセルに接続されるＶＳＳ電源配線とを設け、ＶＳＳ電源配線が行方向に並んで複数配置され、かつビット線を覆うように配置されたことを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
請求項３に記載の半導体記憶装置は、請求項１または２に記載の半導体記憶装置において、ＣＭＯＳ型ＳＲＡＭセルの各々の領域は、行方向の幅が列方向の幅の２倍以上である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
請求項４に記載の半導体記憶装置は、請求項１または２に記載の半導体記憶装置において、ワード線を屈曲させたことを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
請求項７に記載の半導体記憶装置は、請求項１または２に記載の半導体記憶装置において、ＣＭＯＳ型ＳＲＡＭセルを構成するトランジスタの基板電位確保用基板コンタクトセル領域内でワード線と同層の配線層で形成され、行方向に延びた電源補強配線を設け、電源補強配線をＶＤＤ電源配線またはＶＳＳ電源配線との交差部においてＶＤＤ電源配線またはＶＳＳ電源配線と接続したことを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
請求項８に記載の半導体記憶装置は、請求項１または２に記載の半導体記憶装置において、ＶＳＳ電源配線がメッシュ形状であることを特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
請求項９に記載の半導体記憶装置は、請求項１または２に記載の半導体記憶装置において、ＶＳＳ電源配線を形成する配線層の膜厚が、ＶＳＳ電源配線より下層の配線層の膜厚よりも厚いことを特徴とする。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
請求項１０に記載の半導体記憶装置は、請求項１または２に記載の半導体記憶装置において、カラム冗長回路を持たず、ロウ冗長回路のみを有することを特徴とする。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
請求項２に記載の本発明によれば、ＶＳＳ電源配線を横方向（行方向）に並んで配置させることによりメモリセル１個につき一本のＶＳＳ電源配線を有することとなる。縦方向（列方向）に並んで配置されたＶＳＳ電源配線を有する場合には、ワード線アクティブ時に、ワード線に接ながる全てのメモリセルのセル電流を一本のＶＳＳ電源配線でまかなうこととなるが、そうしたものよりも、電源電圧低下やエレクトロマイグレーションの影響を緩和出来る。かつ、下層に存在するビット線を覆う形でＶＳＳ電源配線が存在するので、メモリブロックの上を通過する信号に対するシールド層となり、メモリの誤動作防止を図りながらチップ設計時にメモリブロック上に信号線を通すことが可能となる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
請求項３に記載の本発明によれば、横方向の幅が縦方向の２倍以上である横に長いメモリセル（ＣＭＯＳ型ＳＲＡＭセル）を用いることにより、請求項１または２に記載のメモリセルの効力をより引き出すことが出来る。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
請求項４に記載の本発明によれば、細いワード線を屈曲させて、ワード線と同層に存在するＶＳＳパターンとの間隔を空けた場合には、ワード線容量を減少させ、ショート不良発生確率を減少させることが出来る。また、ワード線を太くした場合には、ワード線抵抗を減少させ、ワード線の断線不良発生確率を低くすることが出来る。
【手続補正１２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に行列状に配置され、各々第１導電型のウェル領域に形成された一対のアクセストランジスタ及び一対のドライブトランジスタと、各々第２導電型のウェル領域に形成された一対のロードトランジスタとで構成され、前記半導体基板上で２つの前記第１導電型のウェル領域の間に前記第２導電型のウェル領域が挟まれるようにウェル領域が行方向に並んで形成され、２つの前記第１導電型のウェル領域のそれぞれに１つずつの前記アクセストランジスタと前記ドライブトランジスタとが形成された行方向に長い形状のＣＭＯＳ型ＳＲＡＭセルを複数備え、前記ＣＭＯＳ型ＳＲＡＭセルを構成するトランジスタの上部に複数の配線層を備えた半導体記憶装置であって、
複数のうちの１つの前記配線層で形成され、それぞれ列方向に延びて同一列の前記ＣＭＯＳ型ＳＲＡＭセルに接続され、行方向に並んで配置された複数の対をなすビット線と、
前記ビット線と同層の前記配線層で形成され、それぞれ前記対をなすビット線の間に配置され同一列の前記ＣＭＯＳ型ＳＲＡＭセルに接続される複数のＶＤＤ電源配線と、
前記ビット線より１層上の前記配線層で形成され、それぞれ行方向に延びて同一行の前記ＣＭＯＳ型ＳＲＡＭセルに接続され、列方向に並んで配置された複数のワード線と、
前記ワード線より１層上の前記配線層で形成され、前記ＣＭＯＳ型ＳＲＡＭセルに接続されるＶＳＳ電源配線とを設け、
前記ＶＳＳ電源配線は、前記ＶＳＳ電源配線より１層下の配線層で形成されたＶＳＳ電源接続用パターンを介して前記ＣＭＯＳ型ＳＲＡＭセルと接続されており、前記ＶＳＳ電源配線と前記ＶＳＳ電源接続用パターンとの接続が１つの前記ＶＳＳ電源接続用パターンあたり複数のビア部の配置によってなされたことを特徴とする半導体記憶装置。
【請求項２】
半導体基板上に行列状に配置され、各々第１導電型のウェル領域に形成された一対のアクセストランジスタ及び一対のドライブトランジスタと、各々第２導電型のウェル領域に形成された一対のロードトランジスタとで構成され、前記半導体基板上で２つの前記第１導電型のウェル領域の間に前記第２導電型のウェル領域が挟まれるようにウェル領域が行方向に並んで形成され、２つの前記第１導電型のウェル領域のそれぞれに１つずつの前記アクセストランジスタと前記ドライブトランジスタとが形成された行方向に長い形状のＣＭＯＳ型ＳＲＡＭセルを複数備え、前記ＣＭＯＳ型ＳＲＡＭセルを構成するトランジスタの上部に複数の配線層を備えた半導体記憶装置であって、
複数のうちの１つの前記配線層で形成され、それぞれ行方向に延びて同一行の前記ＣＭＯＳ型ＳＲＡＭセルに接続され、列方向に並んで配置された複数のワード線と、
前記ワード線より１層上の前記配線層で形成され、それぞれ列方向に延びて同一列の前記ＣＭＯＳ型ＳＲＡＭセルに接続され、行方向に並んで配置された複数の対をなすビット線と、
前記ビット線と同層の前記配線層で形成され、それぞれ前記対をなすビット線の間に配置され同一列の前記ＣＭＯＳ型ＳＲＡＭセルに接続される複数のＶＤＤ電源配線と、
前記ビット線より１層上の前記配線層で形成され、前記ＣＭＯＳ型ＳＲＡＭセルに接続されるＶＳＳ電源配線とを設け、
前記ＶＳＳ電源配線が行方向に並んで複数配置され、かつビット線を覆うように配置されたことを特徴とする半導体記憶装置。
【請求項３】
前記ＣＭＯＳ型ＳＲＡＭセルの各々の領域は、行方向の幅が列方向の幅の２倍以上である請求項１または２に記載の半導体記憶装置。
【請求項４】
前記ワード線を屈曲させたことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項５】
前記ＶＳＳ電源配線と同層の配線層で形成され、前記ＶＤＤ電源配線と接続されるＶＤＤ補強配線を設けたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記ＶＤＤ補強配線と前記ＶＤＤ電源配線との接続を、前記ＣＭＯＳ型ＳＲＡＭセルを構成するトランジスタの基板電位確保用基板コンタクトセル領域で行なったことを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記ＣＭＯＳ型ＳＲＡＭセルを構成するトランジスタの基板電位確保用基板コンタクトセル領域内で前記ワード線と同層の配線層で形成され、行方向に延びた電源補強配線を設け、前記電源補強配線を前記ＶＤＤ電源配線または前記ＶＳＳ電源配線との交差部において前記ＶＤＤ電源配線または前記ＶＳＳ電源配線と接続したことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項８】
前記ＶＳＳ電源配線がメッシュ形状であることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項９】
前記ＶＳＳ電源配線を形成する配線層の膜厚が、前記ＶＳＳ電源配線より下層の配線層の膜厚よりも厚いことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項１０】
カラム冗長回路を持たず、ロウ冗長回路のみを有することを特徴とする請求項１または２に記載の半導体記憶装置。