(57)【要約】  本発明は、入力電圧が、少なくとも１つの周期的パターンで制御されるスイッチを少なくとも用いて処理されるシステムにおいて、スナバ回路の動作を制御する装置に関する。スナバ回路の動作が可能にされたときに入力電圧がスナバ回路に印加される。本装置は、各スイッチを制御するために用いられる周期的パターンを確定する手段であって、該周期的パターンは入力電圧を変更する、確定する手段と、スナバ回路の動作を不能にする手段と、各スイッチを確定された周期的パターンで制御する手段と、入力電圧が所与の値と適合しているか否かを検査する手段と、入力電圧が所与の値と適合している場合に、スナバ回路の動作を可能にする手段と、を具備する。
2012525111.tif 000002
【特許請求の範囲】
【請求項１】
システムにおいて、スナバ回路の動作を制御する装置であって、
前記システムにおいて、少なくとも１つの周期的パターンで制御されるスイッチを少なくとも用いて、入力電圧が処理される
装置において、
前記スナバ回路の前記動作が可能にされたときに、前記入力電圧が前記スナバ回路に印加されることを特徴とし、かつ、
前記装置は、
‐前記スイッチを制御するために用いられる周期的パターンを確定する手段であって、前記周期的パターンは前記入力電圧を変更する、周期的パターンを確定する手段と、
‐前記スナバ回路の前記動作を不能にする手段と、
‐前記スイッチを前記確定された周期的パターンで制御する手段と、
‐前記入力電圧が所与の値と適合しているか否かを検査する手段と、
‐前記入力電圧が前記所与の値と適合している場合に、前記スナバ回路の前記動作を可能にする手段と、
を具備することを特徴とする、装置。
【請求項２】
前記入力電圧を処理するために用いられる前記スイッチは、複数のブリッジ装置で構成される昇圧コンバーターのスイッチであることを特徴とする、請求項１に記載の装置。
【請求項３】
前記スナバ回路の前記動作を可能／不能にする前記手段はスイッチで構成されることを特徴とする、請求項１又は２に記載の装置。
【請求項４】
前記スナバ回路の前記動作を可能／不能にする前記手段は、２つのＮ−ＭＯＳＦＥＴトランジスタと、それらのそれぞれのボディダイオードとで構成されることを特徴とする、請求項１又は２に記載の装置。
【請求項５】
前記スナバ回路は、直列に接続された部分回路およびコンデンサーで構成され、前記部分回路は、並列に接続された抵抗器及びダイオードで構成されることを特徴とする、請求項１〜４のいずれか一項に記載の装置。
【請求項６】
システムにおいて、スナバ回路の動作を制御する方法であって、
前記システムにおいて、少なくとも１つの周期的パターンを用いるスイッチを少なくとも用いて、入力電圧が処理される
方法において、
前記スナバ回路の前記動作が可能にされたときに前記入力電圧が前記スナバ回路に印加されることを特徴とし、かつ、
前記方法は、
‐前記スイッチを制御するために用いられる周期的パターンを確定するステップであって、前記周期的パターンは前記入力電圧を変更する、周期的パターンを確定するステップと、
‐前記スナバ回路の前記動作を不能にするステップと、
‐前記スイッチを前記確定された周期的パターンで制御するステップと、
‐前記入力電圧が所与の値と適合しているか否かを検査するステップと、
‐前記入力電圧が前記所与の値と適合している場合に、前記スナバ回路の前記動作を可能にするステップと、
を含むことを特徴とする、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、包括的には、スナバ回路の動作を制御する方法及び装置に関する。
【背景技術】
【０００２】
スナバ回路は誘導負荷を備えた電気システムで頻繁に使用される。誘導負荷を備えた電気システムでは、電流の急な中断により、その中断をもたらしているデバイスの両端の電圧が急激に上昇することが多い。この電圧の急激な上昇は過渡的であり、半導体デバイスを損傷しその故障をもたらす可能性がある。スパークが生成され（アーキング）、電磁干渉をもたらす可能性がある。スナバ回路は、デバイスの周囲に過渡電流を導通させることによってこの望ましくない電圧を阻止する。小さいコンデンサーＣSと直列の小さい抵抗器ＲSを備えた単純なスナバが使用されることが多い。したがって、スナバ回路は、電圧降伏に対してパワーデバイスを保護するとともに、いくつかの規則及び標準規格に準拠するために電磁干渉も回避する。
【０００３】
スナバ回路はＤＣ／ＤＣコンバーターで使用されることが多い。従来のＤＣ／ＤＣコンバーターは、直流を、第１の電圧から第２の電圧（第１の電圧より大きい場合もあるし小さい場合もある）に変換するために、インダクターを使用する。
【０００４】
インダクターは、磁界（電流）の形態でエネルギーを蓄積するために用いられ、それには多くの欠点がある。インダクターは重量があり、主に銅材料からなるためコストが比較的大きい。
【０００５】
インダクターに取って代わるためのスイッチ及びコンデンサーの組合せはすでに提案されている。
【０００６】
例えば、ＤＣ／ＤＣコンバーターとしても知られるチャージポンプは、エネルギー蓄積素子としてコンデンサーを用いる。誘導性スイッチングＤＣ／ＤＣコンバーター（これはインダクターをエネルギー蓄積素子として用いる）と比較した場合、チャージポンプは、いくつかのエンドユーザー用途に対してそれを魅力的なものとする独自の特徴を提供する。
【０００７】
基本的に、従来のＤＣ／ＤＣ昇圧コンバーターのインダクターは、直列に接続された「ｋ」個のブリッジ装置によって置き換えられ、各ブリッジ装置は４つのスイッチ及び１つのコンデンサーで構成される。
【０００８】
各ブリッジにおける電圧は、スイッチの制御に従って正、ゼロ又は負である場合がある。ブリッジコンデンサーが短絡する可能性を回避するために、各ブリッジの脚のハイ側スイッチのスイッチングとロー側スイッチのスイッチングとの間に不感時間(dead time)を与える必要がある。
【０００９】
しかしながら、不感時間により、スイッチに現れる高圧オーバーシュート等、いくつかの欠点がもたらされる可能性がある。これらのオーバーシュートは、複数のブリッジ装置で構成される昇圧コンバーターの入力に、単一スイッチング期間内において何回か（通常、最大２k回（ｋはブリッジ装置の数））表れる。電源として複数のブリッジ装置で構成される昇圧コンバーターに接続された光起電モジュールの場合、光起電モジュールの最大電力点（ＭＰＰ）周辺での振動に起因して発電損失が示される可能性があるため、入力電圧変動はなおさら望ましくない。
【００１０】
スナバ回路は、電圧オーバーシュートを回避しスイッチを保護する。
【００１１】
複数のブリッジ装置で構成される昇圧コンバーターに接続された光起電モジュールの特別な場合では、スナバ回路は電圧オーバーシュートを回避し、また結果としてＭＰＰ周辺の発電損失を回避する。
【００１２】
複数のブリッジ装置で構成される昇圧コンバーターは、利用可能なブリッジの数によって決まる、電圧昇圧比（したがってデューティサイクルＤの値、ただし比＝１／（１−Ｄ））のいくつかの離散値しか達成することができない。
【００１３】
周期的なスイッチングパターンは、種々の昇圧比を提供するために選択される。入力電圧が変化する場合、別の昇圧比を提供する別のスイッチングパターンを選択する必要がある場合がある。
【００１４】
昇圧比を変化させることにより、或る時間の間、光起電モジュールの入力電圧が変化する可能性がある。この時間は、平衡状態において各デューティサイクルの場合に対し各ブリッジコンデンサーに存在する電圧レベルが、種々の昇圧比間で異なる可能性がある時間である。
【００１５】
この遷移時間の間、複数のブリッジ装置で構成される昇圧コンバーターのスナバ回路は、こうした入力電圧変動に対処しなければならない。入力において複数のブリッジ装置で構成される昇圧コンバーターによって加えられる電圧が、スナバコンデンサーにおける電圧レベルより小さい場合、大きい電流ピークが生成される可能性がある。
【００１６】
そして、スナバ回路の構成要素は、大きい電流ピークに対処するために寸法が決められる必要がある。
【００１７】
そして、複数のブリッジ装置で構成される昇圧コンバーターの全体的なコストが増大する。
【００１８】
更なる電力損失がインダクター昇圧レスコンバーター(inductor boost less converter)に加わり、昇圧コンバーターの構成要素は、そのより大きい電流ピークによって損傷を受ける可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【００１９】
本発明は、高電流に耐えることができるスナバ回路を必要とすることなく、所与のデューティサイクルに対し通常の動作状態のスナバ回路の利点を提供する方法及び装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
その目的のために、本発明は、システムにおいて、スナバ回路の動作を制御する装置であって、前記システムにおいて、少なくとも１つの周期的パターンで制御されるスイッチを少なくとも用いて、入力電圧が処理される、装置において、
前記装置は、前記スナバ回路の前記動作が可能にされたときに前記入力電圧が前記スナバ回路に印加されることを特徴としかつ、該装置は、
‐前記スイッチを制御するために用いられる周期的パターンを確定する手段であって、該周期的パターンは前記入力電圧を変更する、周期的パターンを確定する手段と、
‐前記スナバ回路の前記動作を不能にする手段と、
‐前記スイッチを前記確定された周期的パターンで制御する手段と、
‐前記入力電圧が所与の値と適合しているか否かを検査する手段と、
‐前記入力電圧が前記所与の値と適合している場合に、前記スナバ回路の前記動作を可能にする手段と、
を具備することを特徴とする、装置に関する。
【００２１】
また、本発明は、システムにおいて、スナバ回路の動作を制御する方法であって、前記システムにおいて、少なくとも１つの周期的パターンを用いるスイッチを少なくとも用いて、入力電圧が処理される、方法において、
前記方法は、前記スナバ回路の前記動作が可能にされたときに前記入力電圧が前記スナバ回路に印加されることを特徴とし、かつ、
該方法は、
‐前記スイッチを制御するために用いられる周期的パターンを確定するステップであって、該周期的パターンは前記入力電圧を変更する、周期的パターンを確定するステップと、
‐前記スナバ回路の前記動作を不能にするステップと、
‐前記スイッチを前記確定された周期的パターンで制御するステップと、
‐前記入力電圧が所与の値と適合しているか否かを検査するステップと、
‐前記入力電圧が前記所与の値と適合している場合に、前記スナバ回路の前記動作を可能にするステップと、
を含むことを特徴とする、方法に関する。
【００２２】
したがって、高電流で動作することができるスナバ回路を有することが不要である。
【００２３】
特定の特徴によれば、入力電圧を処理するために使用されるスイッチは、複数のブリッジ装置で構成される昇圧コンバーターのスイッチである。
【００２４】
したがって、関連するスイッチングパターンを通じて、複数のブリッジ装置デューティサイクルで構成される昇圧コンバーターを変更することにより、一定の出力電圧を得ることが可能である。
【００２５】
特定の特徴によれば、スナバ回路の動作を可能／不能にする手段はスイッチで構成される。
【００２６】
したがって、コンバーター起動途中やデューティサイクル変更中等、スナバ回路が存在することに起因して高電流が生成される可能性がある瞬間を除き、複数のブリッジ装置で構成される昇圧コンバーターにスナバ回路を継続的に接続しておくことができる。
【００２７】
特定の特徴によれば、スナバ回路の動作を可能／不能にする手段は、２つのＮ−ＭＯＳＦＥＴトランジスタと、それらのそれぞれのボディダイオードとで構成され、これらは直列にかつ反対位置に接続される。
【００２８】
したがって、Ｎ−ＭＯＳＦＥＴボディダイオードを通って流れる可能性がある望ましくない電流が完全に回避され、２つのＮ−ＭＯＳＦＥＴを通って流れる電流は、それらの両方が使用可能（オン状態）である場合にのみ可能となる。
【００２９】
特定の特徴によれば、第１のダイオードのアノードは第１のＮ−ＭＯＳＦＥＴトランジスタＳWS1のソースに接続され、第１のダイオードのカソードは第１のＮ−ＭＯＳＦＥＴトランジスタのドレインに接続され、第２のダイオードのアノードは第２のＮ−ＭＯＳＦＥＴトランジスタのソースに接続され、第２のダイオードのカソードは第２のＮ−ＭＯＳＦＥＴトランジスタＳWSのドレインに接続され、第１のＮ−ＭＯＳＦＥＴトランジスタＳWS1のドレインは第２のＮ−ＭＯＳＦＥＴトランジスタのドレインに接続される。
【００３０】
特定の特徴によれば、スナバ回路は、直列に接続された部分回路およびコンデンサーで構成され、部分回路は、並列に接続された抵抗器及びダイオードで構成される。
【００３１】
したがって、光起電モジュールのＭＰＰ等の平均電圧値の周辺の望ましくない大きい電圧変動を回避して、所与の持続時間中に必要な電圧上昇を制御することが可能である。
【００３２】
本発明の特徴は、実施形態例の以下の説明を読むことによってより明確になるであろう。上記説明は、以下のうちからの添付図面を参照して行う。
【図面の簡単な説明】
【００３３】
【図１】本発明が実施される３つのブリッジ装置で構成される昇圧コンバーターの一例の図である。
【図２】スナバ回路を切断するか否かのスイッチの一例を表す図である。
【図３】複数のブリッジ装置で構成される昇圧コンバーターを備えた装置の一例を表す図である。
【図４】周期的パターンが８つの時間インターバルに分解される場合に第１の昇圧比を有するための、３つのブリッジで構成される昇圧コンバーターのブリッジにおける電圧値の一例の表である。
【図５】周期的パターンが７つの時間インターバルに分解される場合に第２の昇圧比を有するための、３つのブリッジで構成される昇圧コンバーターのブリッジにおける電圧値の一例の表である。
【図６】本発明による、複数のブリッジ装置で構成される昇圧コンバーターにスナバ回路を接続するか否かを制御するアルゴリズムの一例の図である。
【発明を実施するための形態】
【００３４】
図１は、本発明が実施される３つのブリッジ装置で構成される昇圧コンバーターの一例である。
【００３５】
昇圧コンバーターは、リアクトルレス昇圧コンバーター（Reactor Less Boost Converter）又はインダクターレス昇圧コンバーター(inductor less boost converter)とも呼ばれ、本明細書ではＲＬＢＣと呼ぶ。
【００３６】
本発明を、光起電モジュールに接続されたＲＬＢＣにおいて説明する。本願はまた、入力電圧が変化する可能性があり、かつスイッチ及びコンデンサーが使用されるいかなるシステムにおいても適用可能である。
【００３７】
基本的に、従来のＤＣ／ＤＣ昇圧コンバーターのインダクターは、直列に接続される「ｋ」個のブリッジ装置に置き換えられる。各ブリッジ装置は、図１に示すように４つのスイッチ及びコンデンサーで構成される。２つのスイッチは、スイッチとして作用するダイオードの形態としてもよいことが留意されなければならない。この個々のブリッジ構造は「ビット」とも呼ばれる。複数のブリッジ装置で構成される昇圧コンバーターは、ダイオードＤｏ及びコンデンサーＣOを備える出力段もまた有する。
【００３８】
図１では、３つのビットすなわちブリッジ装置Ｂ１、Ｂ２及びＢ３が示され、直列に接続されており、第３のビットＢ３は出力段に接続されている。
【００３９】
より多数のブリッジ装置を含む昇圧コンバーターを、必要なだけビットＢ１を複製することによって得ることができる。
【００４０】
ビットＢ１は、４つのスイッチＳ11、Ｓ12、Ｓ13及びＳ14並びに１つのコンデンサーＣ1で構成される。
【００４１】
スイッチＳ11及びＳ14は、ビットＢ１のハイ側のスイッチであり、スイッチＳ12及びＳ13は、ビットＢ１のロー側のスイッチである。
【００４２】
スイッチＳ11及びＳ12は、ビットＢ１の一方の脚のスイッチであり、スイッチＳ14及びＳ13は、ビットＢ１の他方の脚のスイッチである。
【００４３】
ビットＢ２は、４つのスイッチＳ21、Ｓ22、Ｓ23及びＳ24並びに１つのコンデンサーＣ2で構成される。
【００４４】
スイッチＳ21及びＳ24は、ビットＢ２のハイ側のスイッチであり、スイッチＳ22及びＳ23は、ビットＢ２のロー側のスイッチである。
【００４５】
スイッチＳ21及びＳ22は、ビットＢ２の一方の脚のスイッチであり、スイッチＳ24及びＳ23は、ビットＢ２の他方の脚のスイッチである。
【００４６】
ビットＢ３は、３つのスイッチＳ31、Ｓ32及びＳ33並びに１つのコンデンサーＣ3で構成される。
【００４７】
各ビットＢｉ（ただしｉ＝１又は２）について、スイッチＳi1の第１の端子は、スイッチＳi2の第２の端子に接続されている。スイッチＳi1の第２の端子は、スイッチＳi4の第２の端子とコンデンサーＣiの正の端子とに接続されている。スイッチＳi2の第１の端子は、コンデンサーＣiの負の端子と、スイッチＳi3の第１の端子とに接続されている。スイッチＳi4の第１の端子は、スイッチＳi3の第２の端子に接続されている。
【００４８】
光起電モジュールのような直流電流提供手段は、入力電圧Ｖｉｎを提供する。直流電流提供手段の正の端子は、スイッチＳ11の第１の端子に接続されている。
【００４９】
ビットＢ３について、スイッチＳ31の第１の端子は、スイッチＳ32の第２の端子に接続されている。スイッチＳ31の第２の端子は、ダイオードＤOのアノードとコンデンサーＣ3の正の端子とに接続されている。スイッチＳ32の第１の端子は、コンデンサーＣ3の負の端子とスイッチＳ33の第２の端子とに接続されている。スイッチＳ33の第１の端子は、直流電流提供手段の負の端子に接続されている。
【００５０】
ダイオードＤOのカソードは、コンデンサーＣOの正の端子に接続されている。コンデンサーＣOの負の端子は、直流電流提供手段の負の端子に接続されている。
【００５１】
スイッチＳ14の第１の端子はスイッチＳ21の第１の端子に接続されている。
【００５２】
スイッチＳ24の第１の端子はスイッチＳ31の第１の端子に接続されている。
【００５３】
コンデンサーＣOにおける電圧はＶｏｕｔに等しい。
【００５４】
Ｂ１の入力と出力との間の電圧差をＶｂ１と呼び、Ｂ２の入力と出力との電圧差をＶｂ２と呼び、Ｂ３の入力と出力との電圧差をＶｂ３と呼ぶ。スイッチＳ33がオンの場合、Ｖｂ３はＶｂ３*に等しく、スイッチＳ33がオフの場合、Ｖｂ３はＶｂ３**に等しい。
【００５５】
Ｃ1における電圧差をＶC1と呼び、Ｃ2における電圧差をＶC2と呼び、Ｃ3における電圧差をＶC3と呼ぶ。
【００５６】
ＲＬＢＣはスナバ回路を更に備えている。
【００５７】
スナバ回路は、ダイオードＤS、抵抗器ＲSおよびコンデンサーＣSで構成される。
【００５８】
直流電流提供手段の正の端子は、ダイオードＤSのアノードと抵抗器ＲSの第１の端子とに接続されている。ダイオードＤSのカソードは、抵抗器ＲSの第２の端子とコンデンサーＣSの第１の端子とに接続されている。
【００５９】
本発明によれば、本発明ではスナバ回路の動作を可能にする（イネーブル）か又は不能にする（ディセーブル）スイッチが設けられている。
【００６０】
コンデンサーＣSの第２の端子は、スイッチＳWSの第１の端子に接続されている。スイッチＳWSの第２の端子は、直流電流提供手段の負の端子に接続されている。
【００６１】
従来の昇圧コンバーターとＲＬＢＣとの主な相違は、後者が、電圧昇圧比（したがってデューティサイクルＤの値、ただし比＝１／（１−Ｄ）である）のいくつかの離散的な値にしか達することができないという事実による。これは利用可能な「ビット」の数に依存する。
【００６２】
動作時に、ＲＬＢＣは、利用可能な「ビット」の数に依存する電圧昇圧比の離散的な値を提供する。この昇圧比の離散的な値の数は、以下の法則に従うことができる。
ｎratios＝２k
式中、「ｎratios」は、可能な昇圧比（又はデューティサイクル）の総数であり、「ｋ」は直列に接続されるビットの数である。
【００６３】
各ビットに課される電圧値は、以下の法則に従うことができる。
［Ｖｃ１：Ｖｃ２：…：Ｖｃｎ］＝［１：２：…：２(k-1)］Ｖｃｏ／２k
式中、ＶCOは上昇した出力電圧である。
【００６４】
一定の出力電圧を得るために、以下の法則に従う、「ｎratios」個の異なる入力電圧を有することが可能である。
Ｖｉｎ＝Ｖｃｏ／ｒａｔｉｏi，  ｉ＝１，２，…，ｎratios
【００６５】
図１のｎ＝３ビットの場合、［Ｖｃ１：Ｖｃ２：Ｖｃ３］＝［１：２：４］Ｖｒｅｆである。
【００６６】
各ブリッジＢｉのスイッチのスイッチングパターンは、そのブリッジの両コネクタに、＋Ｖｃｉ、−Ｖｃｉ又は０に等しい電圧Ｖｂｉを提供するように定義される。ここで、ＶｃｉはコンデンサーＣiの電圧である。さらに、各ビットＢｉのスイッチングパターンは、主スイッチ周期Ｔ＝１／ｆの、２k個の等しい連続したサブ周期ΔＴとして適時に定義される。
【００６７】
図４又は図５を参照して、３つのブリッジ装置で構成される昇圧コンバーターのブリッジにおける電圧値の例について説明する。
【００６８】
ここでは、［Ｖｃ１：Ｖｃ２：Ｖｃ３］＝［２：３：４］又は「Ｖｃ１：Ｖｃ２：Ｖｃ３：Ｖｃ３］＝［１：１：１：４］のような他の構成を使用することができることが留意されなければならない。さらに、ｎratiosは最終的に２kを超えることができる。
【００６９】
スイッチングパターンは、スイッチＳ11、Ｓ12、Ｓ13、Ｓ14、Ｓ21、Ｓ22、Ｓ23、Ｓ24、Ｓ31、Ｓ32及びＳ33に適用される。
【００７０】
あるシステムにおける、スナバ回路の動作が制御される。このシステムでは、少なくとも１つの周期的パターンで制御されるスイッチを少なくとも使用して、入力電圧が処理される。スナバ回路の動作が可能にされたときに、入力電圧がスナバ回路に印加される。
【００７１】
本発明によれば、各スイッチを制御するために用いられる周期的パターンが確定され、周期的パターンは入力電圧を増大させ、それにより、遷移状態の間に入力電圧値が幾分か変更される。遷移状態の間、スナバ回路の動作は不能にされ、各スイッチは確定された周期的パターンで制御され、遷移状態が終了しかつ入力電圧が安定しているか否かが検査される。入力電圧が所与の値と適合している(compatible)場合、スナバ回路の動作は可能にされる。
【００７２】
図２は、スナバ回路を切断するか否かのスイッチの一例を表す。
【００７３】
スイッチＳWSは、例えば、２つのＮ−ＭＯＳＦＥＴトランジスタとそれぞれのボディダイオードで構成される。ボディダイオードＤS1のアノードは、Ｎ−ＭＯＳＦＥＴトランジスタＳWS1のソースに接続され、ボディダイオードＤS1のカソードはＮ−ＭＯＳＦＥＴトランジスタＳWS1のドレインに接続されている。
【００７４】
ボディダイオードＤS2のアノードは、Ｎ−ＭＯＳＦＥＴトランジスタＳWS2のソースに接続され、ボディダイオードＤS2のカソードはＮ−ＭＯＳＦＥＴトランジスタＳWS2のドレインに接続されている。
【００７５】
Ｎ−ＭＯＳＦＥＴトランジスタＳWS1のドレインはＮ−ＭＯＳＦＥＴトランジスタＳWS2のドレインに接続されている。Ｎ−ＭＯＳＦＥＴトランジスタＳWS2のソースは、直流電流提供手段の負の端子に接続されている。
【００７６】
図３は、複数個のブリッジ装置で構成される昇圧コンバーターを備えた装置の一例を表す。
【００７７】
装置３０は、例えば、バス３０１によって互いに接続された構成要素と、図６に開示するようなアルゴリズムに関連するプログラムによって制御されるプロセッサ３００とに基づくアーキテクチャを有している。
【００７８】
ここで、装置３０は、変形形態では、以下に開示するようにプロセッサ３００によって実行されるものと同じ動作を実行する１つ又はいくつかの専用集積回路の形態で実装されることが留意されなければならない。
【００７９】
バス３０１は、プロセッサ３００を、リードオンリーメモリＲＯＭ３０２、ランダムアクセスメモリＲＡＭ３０３、アナログ／デジタル変換器ＡＤＣ３０６及び図１に開示するもののようなＲＬＢＣモジュールに連結する。
【００８０】
リードオンリーメモリＲＯＭ３０２は、図６に開示するようなアルゴリズムに関連するプログラムの命令を含み、それらは、装置３０に電源が投入されると、ランダムアクセスメモリＲＡＭ３０３に転送される。
【００８１】
リードオンリーメモリＲＯＭ３０２は、本発明の図４及び図５に示す表を記憶する。
【００８２】
ＲＡＭメモリ３０３は、変数を受け取るように意図されたレジスタと、図６に開示するようなアルゴリズムに関連するプログラムの命令とを含む。
【００８３】
アナログ／デジタル変換器３０６は、ＲＬＢＣに接続され、入力電圧Ｖｉｎ及び／又は出力電圧Ｖｏｕｔを表す電圧を２値情報に変換する。
【００８４】
図４は、周期的パターンが８つの時間インターバルに分解される場合に第１の昇圧比を有するための、３つのブリッジで構成される昇圧コンバーターのブリッジにおける電圧値の一例である。
【００８５】
図４は、比Ｖｏｕｔ／Ｖｉｎ＝１．１４を有するためのＲＬＢＣの各ブリッジにおける電圧値を含む。
【００８６】
行４０１において、１に等しい値は、Ｖｂ１＝Ｖrefを意味し、−１に等しい値はＶｂ１＝−Ｖrefを意味し、０に等しい値はＶｂ１＝０を意味する。
【００８７】
行４０２において、１に等しい値は、Ｖｂ２＝２Ｖrefを意味し、−１に等しい値はＶｂ２＝−２Ｖrefを意味し、０に等しい値はＶｂ２＝０を意味する。
【００８８】
行４０３において、１に等しい値は、Ｖｂ３＝４Ｖrefを意味し、−１に等しい値はＶｂ３＝−４Ｖrefを意味し、０に等しい値はＶｂ３＝０を意味する。
【００８９】
各時間インターバルｔ1〜ｔ8の持続時間はΔＴ＝Ｔ／Ｎ（Ｎ＝８）であり、ここで、Ｔは、図１のスイッチＳ33によって作動するスイッチングサイクルの持続時間である。
【００９０】
比Ｖｏｕｔ／Ｖｉｎ＝１．１４を得るために、８つの時間インターバルが必要である。
【００９１】
時間インターバルｔ1では、Ｖｂ１＝Ｖref、Ｖｂ２＝２Ｖref及びＶｂ３＝４Ｖrefである。時間インターバルｔ2、ｔ3、ｔ4及びｔ5では、Ｖｂ１＝−Ｖref及びＶｂ２＝Ｖｂ３＝０である。時間インターバルｔ6及びｔ7では、Ｖｂ１＝Ｖref、Ｖｂ２＝−２Ｖref及びＶｂ３＝０である。時間インターバルｔ8では、Ｖｂ１＝Ｖref、Ｖｂ２＝２Ｖref及びＶｂ３＝−４Ｖrefである。
【００９２】
図５は、周期的パターンが７つの時間インターバルに分解される場合に第２の昇圧比を有するための、３つのブリッジで構成される昇圧コンバーターの各ブリッジにおける電圧値の一例である。
【００９３】
図５は、比Ｖｏｕｔ／Ｖｉｎ＝１．１６を有するためのＲＬＢＣの各ブリッジにおける電圧値を含む。
【００９４】
行５０１において、１に等しい値は、Ｖｂ１＝Ｖrefを意味し、−１に等しい値はＶｂ１＝−Ｖrefを意味し、０に等しい値はＶｂ１＝０を意味する。
【００９５】
行５０２において、１に等しい値は、Ｖｂ２＝２Ｖrefを意味し、−１に等しい値はＶｂ２＝−２Ｖrefを意味し、０に等しい値はＶｂ２＝０を意味する。
【００９６】
行５０３において、１に等しい値は、Ｖｂ３＝４Ｖrefを意味し、−１に等しい値はＶｂ３＝−４Ｖrefを意味し、０に等しい値はＶｂ３＝０を意味する。
【００９７】
各時間インターバルｔ1〜ｔ7の持続時間はΔＴ＝Ｔ／Ｎ（Ｎ＝７）であり、ここで、ｔは、図１のスイッチＳ33によって作動するスイッチングサイクルの持続時間である。
【００９８】
比Ｖｏｕｔ／Ｖｉｎ＝１．１６を得るために、７つの時間インターバルが必要である。
【００９９】
時間インターバルＴ１では、Ｖｂ１＝０、Ｖｂ２＝２Ｖref及びＶｂ３＝４Ｖrefである。時間インターバルｔ2、ｔ3及びｔ4では、Ｖｂ１＝−Ｖref、Ｖｂ２＝０及びＶｂ３＝０である。時間インターバルｔ5及びｔ6では、Ｖｂ１＝Ｖref、Ｖｂ２＝−２Ｖref及びＶｂ３＝０である。時間インターバルｔ7では、Ｖｂ１＝Ｖref、Ｖｂ２＝２Ｖref及びＶｂ３＝−４Ｖrefである。
【０１００】
図６は、本発明によるスナバ回路を制御するアルゴリズムの一例である。
【０１０１】
より厳密には、本アルゴリズムは、装置３０のプロセッサ３００によって実行される。
【０１０２】
ステップＳ６００において、プロセッサ２００は入力電圧Ｖｉｎを得る。入力電圧Ｖｉｎは、複数のブリッジ装置で構成される昇圧コンバーターが昇圧しなければならない電圧である。例えば、Ｖｉｎを、複数のブリッジ装置で構成される昇圧コンバーターに印加される入力電圧のデジタル変換器３０６によって行われる測定の結果とすることができる。他の例として、Ｖｉｎを、特定の調節機能を実現するように、他の信号（ビット電圧、出力電圧、入力電流又は出力電流等）のデジタル変換器３０６によってなされるさらに他の測定から、プロセッサ３００による計算によって求めることができる。本発明の特別な実施形態では、調節機能は、複数のブリッジ装置で構成される昇圧コンバーターを通過する電力を最大限にするように確定される。
【０１０３】
次のステップＳ６０１において、プロセッサ３００は、所与のデューティサイクルＤ（例えば図４の表に対応する周期的パターンによって提供されるもの）を用いて、ＲＬＢＣによって昇圧される入力電圧Ｖｉｎを検査する。
【０１０４】
入力電圧Ｖｉｎが出力電圧の所望の範囲に含まれる出力電圧値を提供する場合、プロセッサ３００はステップＳ６００に戻る。そうでない場合、プロセッサ３００はステップＳ６０２に移る。
【０１０５】
ステップＳ６０２において、プロセッサ３００は、変数Ｖｐｒｅｖの値をＶｉｎの値に設定する。
【０１０６】
次のステップＳ６０３において、プロセッサ３００は、スイッチＳWSを非導通状態（オフ状態）に設定するコマンドをＲＬＢＣに転送することによって、ＲＬＢＣのスナバ回路の動作を不能にする。
【０１０７】
次のステップＳ６０４において、プロセッサ３００は、入力電圧を、出力電圧の所望の範囲に含まれる出力電圧値に昇圧するのを可能にする別のデューティサイクルＤを選択する。例えば、プロセッサ３００は、図５の表に対応する周期的パターンによって提供されるデューティサイクルＤを選択する。
【０１０８】
次のステップＳ６０５において、プロセッサ３００は、ステップＳ６０４によって選択されたデューティサイクルに対応する、メモリ３０２に格納されたパターンに従って、ＲＬＢＣ３０５の各スイッチに命令する。
【０１０９】
デューティサイクルの変更が必要であるときはいつでも（また、コンバーターの起動途中でも）、種々の回路構成要素の電圧レベルはまだ平衡状態ではない。したがって、スイッチＳWSが非導通状態（オフ）ではない場合、スナバ抵抗器に望ましくない電圧が現れ、スナバコンデンサーの電圧は、ＲＬＢＣコンバーターによって加えられる入力電圧より高くなる。それにより、スナバ回路の抵抗器及びコンデンサーを通して、したがってＲＬＢＣ回路を通して、電流ピークがもたらされことになる。この理由は、スナバ回路が、光起電モジュールのような電流提供手段から到来する電流を増大させるためである。
【０１１０】
第２の周期的パターンにより平衡状態に達する前に、図１、図４及び図５に従って本明細書で説明したこの特定の場合に、抵抗器ＲSに、Ｖｏｕｔ／（８＊ＲS）に等しい最大ピーク電流がある可能性がある。
【０１１１】
本発明により、この電流は生成されない。
【０１１２】
次のステップＳ６０６において、プロセッサ３００は、入力電圧Ｖｉｎを取得する。入力電圧Ｖｉｎは、ステップＳ６００において開示したように、複数のブリッジ装置で構成される昇圧コンバーターが昇圧しなければならない電圧である。
【０１１３】
次のステップＳ６０７において、プロセッサ３００は、電圧Ｖｉｎが所与の値と適合する(compatible)か否かを検査する。
【０１１４】
電圧Ｖｉｎが安定しており、かつデューティサイクル変更に起因した遷移変動が終了している場合、電圧Ｖｉｎは所与の値と適合している。
【０１１５】
電圧Ｖｉｎは、その平均値の周辺の変動が±５パーセントであるときには、安定している。Ｖｉｎの安定性は、移動平均計算により、すべてのスイッチング期間それぞれにおいて利用可能なすべての点を用いて検査される。２つの連続した平均計算値の差が５パーセント未満である場合、安定性が達成される。
【０１１６】
電圧Ｖｉｎが所与の値と適合していない場合、プロセッサ３００はステップＳ６０６に戻る。
【０１１７】
電圧Ｖｉｎが安定しているが、記憶された値Ｖｐｒｅｖ未満である場合、プロセッサ３００はまたステップＳ６０６に戻る。
【０１１８】
電圧Ｖｉｎが安定しておりかつＶｐｒｅｖ以上である場合、プロセッサ３００はステップＳ６０８に移る。
【０１１９】
次のステップＳ６０８において、プロセッサ３００は、スイッチＳWSを導通状態（オン状態）に設定するコマンドをＲＬＢＣに転送することによって、ＲＬＢＣのスナバ回路の動作を可能にする。
【０１２０】
その後、プロセッサ３００はステップＳ６００に戻る。
【０１２１】
ここで、ＲＬＢＣの電源がオンとなるとき、又はＲＬＢＣが初期状態にリセットされるときには、プロセッサ３００は、ステップＳ６０７において説明したようにＶｉｎが安定している場合にのみ、ＲＬＢＣのスナバ回路の動作を可能にするということが留意されなければならない。Ｖｉｎの安定性は、移動平均計算により、すべてのスイッチング期間それぞれにおいて利用可能なすべての点を用いて検査される。スナバコンデンサーは、こうした状況では完全に又は略完全に放電される。
【０１２２】
２つの連続した平均計算値の差が５パーセント未満である場合、安定性が達成される。この時点で、他に何も考慮することなくスナバ回路を使用可能（ＳSWがオン状態）とすることができる。コンデンサーＣSを流れる電流はＩSCに制限され、ＶｉｎはＶOC（光起電モジュール開放電圧）に等しい。この電圧は、ＲＬＢＣ回路によって入力に印加される電圧と同じ電圧でもある。起動途中にはスイッチSWが開放されているため、Ｖｉｎは初期Ｖｐｒｅｖ＝０よりも大きい。
【０１２３】
当然のことながら、本発明の範囲から逸脱することなく、上述した本発明の実施形態に対して多くの変更を行うことができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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