【手続補正書】
【提出日】平成23年9月26日(2011.9.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１入力電圧を受け付ける第１入力端子と、
第２入力電圧を受け付ける第２入力端子と、
前記第１入力端子によって受け付けられた前記第１入力電圧と前記第２入力端子によって受け付けられた前記第２入力電圧との差から得られる差動入力電圧を増幅することによって、差動出力電圧を生成する差動アンプと、
前記第１入力端子と前記第２入力端子とを電気的に接続する又は切り離す切替部と、
基準電圧を生成する電源に接続され、前記切換部によって前記第１入力端子と前記第２入力端子とが電気的に接続されたときに、前記差動出力電圧及び前記基準電圧に基づいて、前記差動アンプのオフセット補正電圧を生成するサンプルホールド部と、を備えることを特徴とする半導体集積回路。
【請求項２】
前記第１入力端子と前記第２入力端子とを電気的に接続する制御信号を、前記切替部に供給する制御部をさらに備え、
前記切換部は、前記制御部から前記制御信号が供給された場合に、前記第１入力端子と前記第２入力端子とを電気的に接続する、請求項１に記載の半導体集積回路。
【請求項３】
前記切替部は、少なくともＰチャネルＤＭＯＳ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を備え、
前記制御部は、前記ＰチャネルＤＭＯＳのオン及びオフを切り換える制御信号を、前記切替部に供給する、請求項２に記載の半導体集積回路。
【請求項４】
前記切替部は、さらに、前記ＰチャネルＤＭＯＳと並列に接続されたＮチャネルＤＭＯＳを備え、
前記制御部は、さらに、前記ＮチャネルＤＭＯＳのオン及びオフを切り換える制御信号を、前記切替部に供給する、請求項３に記載の半導体集積回路。
【請求項５】
前記制御部は、前記切換部に対して前記制御信号を供給する場合に、前記第１入力電圧又は前記第２入力電圧と、閾値電圧と、を比較し、比較結果に基づく制御信号を、前記切替部に供給する、請求項４に記載の半導体集積回路。
【請求項６】
前記制御部は、前記第１入力電圧又は前記第２入力電圧が前記閾値電圧より高い場合には、前記ＰチャネルＤＭＯＳがオンになり、前記第１入力電圧又は前記第２入力電圧が前記閾値電圧以下である場合には、前記ＮチャネルＤＭＯＳがオンになるように、前記制御信号を前記切替部に供給する、請求項５に記載の半導体集積回路。
【請求項７】
前記閾値電圧は、前記ＰチャネルＤＭＯＳ及び前記ＮチャネルＤＭＯＳの両方が動作可能な範囲で定められる、請求項５に記載の半導体集積回路。
【請求項８】
前記ＮチャネルＤＭＯＳ及び前記ＰチャネルＤＭＯＳは、前記制御部から前記制御信号が供給された場合に、前記第１入力端子と前記第２入力端子とを電気的に接続する、請求項４に記載の半導体集積回路。
【請求項９】
前記ＮチャネルＤＭＯＳ及び前記ＰチャネルＤＭＯＳの少なくとも一方は、前記制御部から前記制御信号が供給された場合に、前記第１入力端子と前記第２入力端子とを電気的に接続する、請求項４に記載の半導体集積回路。
【請求項１０】
前記切換部は、
前記差動アンプの負電圧入力端子に接続された第１抵抗分割点に、ドレインが接続された第１ＰチャネルＤＭＯＳと、
前記差動アンプの正電圧入力端子に接続された第２抵抗分割点に、ドレインが接続された第２ＰチャネルＤＭＯＳと、を備え、
前記制御部は、前記第１ＰチャネルＤＭＯＳのオン及びオフ並びに前記第２ＰチャネルＤＭＯＳのオン及びオフを切り換える制御信号を生成する、請求項２に記載の半導体集積回路。
【請求項１１】
前記切換部は、さらに、
前記第１抵抗分割点にソースが接続された第１ＮチャネルＤＭＯＳと、
前記第２抵抗分割点にソースが接続された第２ＮチャネルＤＭＯＳと、を備え、
前記制御部は、前記第１ＮチャネルＤＭＯＳのオン及びオフ並びに前記第２ＮチャネルＤＭＯＳのオン及びオフを切り換える制御信号を生成する、請求項１０に記載の半導体集積回路。
【請求項１２】
前記第１ＮチャネルＤＭＯＳのドレインは、前記第２ＮチャネルＤＭＯＳのドレインと接続され、
前記第１ＰチャネルＤＭＯＳのゲートは、前記第２ＰチャネルＤＭＯＳのソースと接続され、
前記第１ＰチャネルＤＭＯＳのソースは、前記第２ＰチャネルＤＭＯＳのゲートと接続される、請求項１１に記載の半導体集積回路。
【請求項１３】
前記制御部は、前記切換部に対して前記制御信号を供給する場合に、前記第１入力電圧又は前記第２入力電圧と、閾値電圧と、を比較し、比較結果に基づいて、前記第１ＰチャネルＤＭＯＳのオン及びオフと、前記第２ＰチャネルＤＭＯＳのオン及びオフと、前記第１ＮチャネルＤＭＯＳのオン及びオフと、前記第２ＮチャネルＤＭＯＳのオン及びオフと、を切り換える制御信号を、前記切替部に供給する、請求項１１に記載の半導体集積回路。
【請求項１４】
前記制御部は、前記第１入力電圧又は前記第２入力電圧が前記閾値電圧より高い場合には、前記第１ＰチャネルＤＭＯＳ及び前記第２ＰチャネルＤＭＯＳをオンにし、前記第１入力電圧又は前記第２入力電圧が前記閾値電圧以下である場合には、前記第１ＮチャネルＤＭＯＳ及び前記第２ＮチャネルＤＭＯＳをオンにする制御信号を、前記切替部に供給する、請求項１３に記載の半導体集積回路。
【請求項１５】
前記閾値電圧は、前記第１ＰチャネルＤＭＯＳ、前記第２ＰチャネルＤＭＯＳ、前記第１ＮチャネルＤＭＯＳ、及び前記第２ＮチャネルＤＭＯＳの全てが動作可能な範囲で定められる、請求項１３に記載の半導体集積回路。
【請求項１６】
前記制御部は、前記切換部に対して前記制御信号を供給する場合に、前記第１ＰチャネルＤＭＯＳ及び前記第２ＰチャネルＤＭＯＳの組み合わせと、前記第１ＮチャネルＤＭＯＳ及び前記第２ＮチャネルＤＭＯＳの組み合わせと、の少なくとも一方をオンにする制御信号を供給する、請求項１１に記載の半導体集積回路。
【請求項１７】
前記サンプルホールド部は、
前記電源に接続され、前記制御部が前記制御信号を前記切替部に供給したときに、前記差動出力電圧と前記基準電圧との差を増幅するＧｍアンプと、
前記Ｇｍアンプの出力電圧と電源電圧との差を増幅するサンプルホールドアンプと、
前記サンプルホールドアンプの出力電圧に対応する電荷を蓄積するキャパシタと、を備える請求項２に記載の半導体集積回路。
【請求項１８】
前記キャパシタは、前記オフセット補正電圧に対応する電荷を蓄積する、請求項１７に記載の半導体集積回路。
【請求項１９】
前記制御部は、周期的に、前記制御信号を前記切替部に供給する、請求項２に記載の半導体集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明の一態様によれば、
第１入力電圧を受け付ける第１入力端子と、
第２入力電圧を受け付ける第２入力端子と、
前記第１入力端子によって受け付けられた前記第１入力電圧と前記第２入力端子によって受け付けられた前記第２入力電圧との差から得られる差動入力電圧を増幅することによって、差動出力電圧を生成する差動アンプと、
前記第１入力端子と前記第２入力端子とを電気的に接続する又は切り離す切替部と、
基準電圧を生成する電源に接続され、前記切換部によって前記第１入力端子と前記第２入力端子とが電気的に接続されたときに、前記差動出力電圧及び前記基準電圧に基づいて、前記差動アンプのオフセット補正電圧を生成するサンプルホールド部と、を備えることを特徴とする半導体集積回路が提供される。