【手続補正書】
【提出日】平成23年2月17日(2011.2.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
多層配線構造を有する半導体装置であって、
半導体装置の機能を実現するうえで必要な機能パターンと、
半導体装置の所定の層に、前記機能パターンと共に形成される複数のダミーパターンとを備え、
前記複数のダミーパターンは、第一の大きさの複数のダミーパターンと、前記第一の大きさよりも小さい第二の大きさの複数のダミーパターンとで構成され、
前記第一の大きさの複数のダミーパターンが規則的に配置され、
前記第一の大きさの複数のダミーパターンが規則的に配置されない領域に、前記第二の大きさの複数のダミーパターンが規則的に配置され、
前記第一の大きさの複数のダミーパターンと前記機能パターンとの間に前記第二の大きさの複数のダミーパターンが配置され、
第一所定方向に配置された前記第一の大きさの複数のダミーパターンそれぞれと、第二所定方向に配置された前記第二の大きさの複数のダミーパターンそれぞれとは隣り合うように配置され、
前記機能パターン及び前記複数のダミーパターンはそれぞれ、層間絶縁膜上に導電膜を堆積した後、前記導電膜をエッチングすることによりパターニングされて形成されるものであり、
前記第一の大きさのダミーパターン間の幅は、前記第二の大きさのダミーパターン間の幅よりも大きいことを特徴とする半導体装置。
【請求項２】
前記機能パターンは、少なくとも１つの配線層を貫通する配線部材を備え、
前記ダミーパターンは、前記配線部材と干渉しないように形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
メモリ装置の構成要素となる機能パターンが形成されるメモリ領域と、
ロジック回路の構成要素となる機能パターンが形成されるロジック回路領域とを備え、
前記ロジック回路領域に形成される前記ダミーパターンは、そのダミーパターンと同じ層に形成されるメモリ回路用の機能パターンと同じパターンを含むことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第一の大きさのダミーパターンは、第一の方向の一辺が第一の長さで、前記第一の方向と異なる第二の方向の一辺が第二の長さの四角形であり、
前記第二の大きさのダミーパターンは、第三の方向の一辺が第三の長さで、前記第三の方向と異なる第四の方向の一辺が第四の長さの四角形であり、
前記第一の長さは前記第三の長さよりも長く、前記第二の長さは前記第四の長さよりも長いことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第一所定方向は前記第二所定方向であり、前記第一の方向は前記第三の方向と同じであり、前記第二の方向は前記第四の方向と同じであり、前記第一の長さは前記第二の長さと同じであり、前記第三の長さは前記第四の長さと同じであることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記所定の層は、ゲート電極を覆う前記層間絶縁膜上に形成される層であり、
前記第一の大きさの複数のダミーパターンそれぞれの形状は等しく、前記第二の大きさの複数のダミーパターンそれぞれの形状は等しいことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記機能パターンは複数存在し、
前記第一所定方向に配置された前記第一の大きさの複数のダミーパターンそれぞれは前記複数の機能パターンの一部と隣接するように配置され、
前記第二所定方向に配置された前記第二の大きさの複数のダミーパターンそれぞれは前記複数の機能パターンの他の一部と隣接するように配置されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
多層配線構造を有する半導体装置であって、
半導体装置の機能を実現するうえで必要な機能パターンと、
半導体装置の所定の層に、前記機能パターンと共に形成される複数のダミーパターンとを備え、
前記複数のダミーパターンは、第一の面積の複数のダミーパターンと、前記第一の面積よりも小さい第二の面積の複数のダミーパターンとで構成され、
前記第一の面積の複数のダミーパターンが規則的に第一の領域に配置され、
前記第二の面積の複数のダミーパターンが規則的に第二の領域に配置され、
前記機能パターンと前記第一の領域の間に前記第二の領域が設けられ、
前記第一の領域内の前記第一の面積の複数のダミーパターンそれぞれと、前記第二の領域内の前記第二の面積の複数のダミーパターンそれぞれとは隣接するように配置され、
前記機能パターン及び前記複数のダミーパターンはそれぞれ、層間絶縁膜上に導電膜を堆積した後、前記導電膜をエッチングすることによりパターニングされて形成されるものであり、
前記第一の面積のダミーパターン間の距離は、前記第二の面積のダミーパターン間の距離よりも大きいことを特徴とする半導体装置。
【請求項９】
前記第一の面積のダミーパターンは、第一の方向の一辺が第一の長さで、前記第一の方向と異なる第二の方向の一辺が第二の長さの四角形であり、
前記第二の面積のダミーパターンは、第三の方向の一辺が第三の長さで、前記第三の方向と異なる第四の方向の一辺が第四の長さの四角形であり、
前記第一の長さは前記第三の長さよりも長く、前記第二の長さは前記第四の長さよりも長いことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第一の方向は前記第三の方向と同じであり、前記第二の方向は前記第四の方向と同じであり、前記第一の長さは前記第二の長さと同じであり、前記第三の長さは前記第四の長さと同じであることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記所定の層は、ゲート電極を覆う前記層間絶縁膜上に形成される層であり、
前記第一の面積の複数のダミーパターンそれぞれの形状は等しく、前記第二の面積の複数のダミーパターンそれぞれの形状は等しいことを特徴とする請求項８に記載の半導体装置。
【請求項１２】
前記機能パターンは複数存在し、
前記第一の領域内の前記第一の面積の複数のダミーパターンそれぞれは前記複数の機能パターンの一部と隣接するように配置され、
前記第二の領域内の前記第二の面積の複数のダミーパターンそれぞれは前記複数の機能パターンの他の一部と隣接するように配置されることを特徴とする請求項８に記載の半導体装置。
【請求項１３】
多層配線構造を有する半導体装置であって、
半導体装置の機能を実現するうえで必要な機能パターンと、
半導体装置の所定の層に、前記機能パターンと共に形成される複数のダミーパターンとを備え、
平面視で見た際に前記複数のダミーパターンは、それぞれが第一の大きさの領域を有する複数の第一ダミーパターンと、それぞれが前記第一の大きさよりも小さい第二の大きさの領域を有する複数の第二ダミーパターンとで構成され、
前記複数の第一ダミーパターンが規則的に配置され、
前記複数の第一ダミーパターンが規則的に配置されない領域に、前記複数の第二ダミーパターンが規則的に配置され、
前記複数の第一ダミーパターンと前記機能パターンとの間に前記複数の第二ダミーパターンが配置され、
第一所定方向に配置された前記複数の第一ダミーパターンそれぞれと、第二所定方向に配置された前記複数の第二ダミーパターンそれぞれとは隣り合うように配置され、
前記機能パターン及び前記複数のダミーパターンはそれぞれ、層間絶縁膜上に導電膜を堆積した後、前記導電膜をエッチングすることによりパターニングされて形成されるものであり、
前記第一ダミーパターン間の距離は、前記第二ダミーパターン間の距離よりも大きいことを特徴とする半導体装置。
【請求項１４】
前記第一ダミーパターンは、第一の方向の一辺が第一の長さで、前記第一の方向と異なる第二の方向の一辺が第二の長さの四角形であり、
前記第二ダミーパターンは、第三の方向の一辺が第三の長さで、前記第三の方向と異なる第四の方向の一辺が第四の長さの四角形であり、
前記第一の長さは前記第三の長さよりも長く、前記第二の長さは前記第四の長さよりも長いことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第一所定方向は前記第二所定方向であり、前記第一の方向は前記第三の方向と同じであり、前記第二の方向は前記第四の方向と同じであり、前記第一の長さは前記第二の長さと同じであり、前記第三の長さは前記第四の長さと同じであることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記所定の層は、ゲート電極を覆う前記層間絶縁膜上に形成される層であり、
前記第一ダミーパターンそれぞれの形状は等しく、前記第二ダミーパターンそれぞれの形状は等しいことを特徴とする請求項１３に記載の半導体装置。
【請求項１７】
前記機能パターンは複数存在し、
前記第一所定方向に配置された前記複数の第一ダミーパターンそれぞれは前記複数の機能パターンの一部と隣接するように配置され、
前記第二所定方向に配置された前記複数の第二ダミーパターンそれぞれは前記複数の機能パターンの他の一部と隣接するように配置されることを特徴とする請求項１３に記載の半導体装置。
【請求項１８】
複数のトランジスタを形成する工程と、
前記複数のトランジスタが形成された層上の層間絶縁膜上に、半導体装置の機能を実現するのに必要な機能パターンと、複数のダミーパターンとを形成する工程とを有する半導体装置の製造方法であって、
前記複数のダミーパターンは、第一の面積の複数のダミーパターンと、前記第一の面積よりも小さい第二の面積の複数のダミーパターンとで構成され、
前記第一の面積の複数のダミーパターンが規則的に配置され、
前記第一の面積の複数のダミーパターンが規則的に配置されない領域に、前記第二の面積の複数のダミーパターンが規則的に配置され、
前記第一の面積の複数のダミーパターン間の距離は、前記第二の面積の複数のダミーパターン間の距離よりも大きく、
前記第一の面積の複数のダミーパターンと前記機能パターンとの間に前記第二の面積の複数のダミーパターンが配置され、
前記機能パターン及び前記複数のダミーパターンを形成する工程において、前記層間絶縁膜上に導電膜を堆積した後、前記導電膜をエッチングすることにより前記機能パターン及び前記複数のダミーパターンがパターニングされて形成されるものであり、
第一所定方向に配置された前記第一の面積の複数のダミーパターンそれぞれと、第二所定方向に配置された前記第二の面積の複数のダミーパターンそれぞれとは隣り合うように配置されていることを特徴とする半導体装置の製造方法。
【請求項１９】
前記機能パターンは、少なくとも１つの配線層を貫通する配線部材を備え、
前記ダミーパターンは、前記配線部材と干渉しないように形成されていることを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
メモリ装置の構成要素となる機能パターンが形成されるメモリ領域と、ロジック回路の構成要素となる機能パターンが形成されるロジック回路領域とを備え、
前記ロジック回路領域に形成される前記ダミーパターンは、そのダミーパターンと同じ層に形成されるメモリ回路用の機能パターンと同じパターンを含むことを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２１】
前記第一の面積のダミーパターンは、第一の方向の一辺が第一の長さで、前記第一の方向と異なる第二の方向の一辺が第二の長さの四角形であり、
前記第二の面積のダミーパターンは、第三の方向の一辺が第三の長さで、前記第三の方向と異なる第四の方向の一辺が第四の長さの四角形であり、
前記第一の長さは前記第三の長さよりも長く、前記第二の長さは前記第四の長さよりも長いことを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２２】
前記第一所定方向は前記第二所定方向であり、前記第一の方向は前記第三の方向と同じであり、前記第二の方向は前記第四の方向と同じであり、前記第一の長さは前記第二の長さと同じであり、前記第三の長さは前記第四の長さと同じであることを特徴とする請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記第一の面積の複数のダミーパターンそれぞれの形状は等しく、前記第二の面積の複数のダミーパターンそれぞれの形状は等しいことを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２４】
前記機能パターンは複数存在し、
前記第一所定方向に配置された前記第一の面積の複数のダミーパターンそれぞれは前記複数の機能パターンの一部と隣接するように配置され、
前記第二所定方向に配置された前記第二の面積の複数のダミーパターンそれぞれは前記複数の機能パターンの他の一部と隣接するように配置されることを特徴とする請求項２３に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本願の発明に係る半導体装置は、多層配線構造を有する半導体装置であって、半導体装置の機能を実現するうえで必要な機能パターンと、半導体装置の所定の層に、該機能パターンと共に形成される複数のダミーパターンとを備え、該複数のダミーパターンは、第一の大きさの複数のダミーパターンと、該第一の大きさよりも小さい第二の大きさの複数のダミーパターンとで構成され、該第一の大きさの複数のダミーパターンが規則的に配置され、該第一の大きさの複数のダミーパターンが規則的に配置されない領域に、該第二の大きさの複数のダミーパターンが規則的に配置され、該第一の大きさの複数のダミーパターンと該機能パターンとの間に該第二の大きさの複数のダミーパターンが配置され、第一所定方向に配置された該第一の大きさの複数のダミーパターンそれぞれと、第二所定方向に配置された該第二の大きさの複数のダミーパターンそれぞれとは隣り合うように配置され、該機能パターン及び該複数のダミーパターンはそれぞれ、層間絶縁膜上に導電膜を堆積した後、該導電膜をエッチングすることによりパターニングされて形成されるものであり、該第一の大きさのダミーパターン間の幅は、該第二の大きさのダミーパターン間の幅よりも大きいことを特徴とする。