【誤訳訂正書】
【提出日】平成23年2月24日(2011.2.24)
【誤訳訂正１】
【訂正対象書類名】明細書
【訂正対象項目名】特許請求の範囲
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
複数のレジスタを備えたオン−チップＣＰＵと、前記オン−チップＣＰＵと前記オン−チップＣＰＵにローカルな第１メモリとの間の並列データバスと、を含んで構成される集積回路チップを有するコンピュータシステムであって、
前記集積回路チップはさらに、ポートと、論理回路とを含んで構成され、
前記ポートは前記集積回路チップ上の前記並列データバスに接続されるとともに外部コンピュータ装置に接続され、
前記論理回路は、前記第１メモリから得られた命令の前記オン−チップＣＰＵによる実行を中断する中断事象と、セットリセットハンドラ事象と、ラン事象と、を含む前記外部コンピュータ装置からの複数の事象を、前記ポートを介して受信するように構成され、
前記論理回路は、前記オン−チップＣＰＵによる命令の再実行で使用するための目標アドレスを保持するための、リセットハンドラレジスタを有し、
前記セットリセットハンドラ事象は、前記リセットハンドラレジスタに新しい目標アドレスを供給し、
前記新しい目標アドレスは、ブートコードを識別し、
前記論理回路は、前記ブートコードによって前記オン−チップＣＰＵの実行を開始するために前記ラン事象に応答する
ことを特徴とするコンピュータシステム。
【請求項２】
前記論理回路は、前記複数の事象を信号パケットの形式で受信するように構成されることを特徴とする請求項１に記載のコンピュータシステム。
【請求項３】
前記信号パケットは、外部ビットシリアル形式で前記ポートで受信されかつ内部オン−チップ並列フォーマットに前記ポートにより変えられる請求項２に記載のコンピュータシステム。
【請求項４】
前記集積回路チップは、前記オン−チップＣＰＵと同じ前記チップ上の少なくとも１つの更なるオン−チップＣＰＵを備え、
前記オン−チップＣＰＵと前記少なくとも１つの更なるオン−チップＣＰＵとの各々は、前記並列データバスと前記ポートとに接続されていることを特徴とする請求項１〜３の何れか１項に記載のコンピュータシステム。
【請求項５】
前記複数の事象は、前記オン−チップＣＰＵがソフトリセットを行うようなリセット事象を含むことを特徴とする請求項１〜４の何れか１項に記載のコンピュータシステム。
【請求項６】
前記外部コンピュータ装置は、前記チップ上の前記オン−チップＣＰＵと前記少なくとも１つの更なるオン−チップＣＰＵの１つによる実行を中断することを実行可能であり、前記オン−チップＣＰＵと前記少なくとも１つの更なるオン−チップＣＰＵの一方が中断中に他方がそのリセットハンドラレジスタ内に保持された前記新しい目標アドレスからブートコードを実行することを特徴とする請求項４に記載のコンピュータシステム。
【請求項７】
コンピュータシステムをブートする方法であって、
前記コンピュータシステムは、オン−チップＣＰＵを備えた集積回路チップ、複数のレジスタ、及び前記オン−チップＣＰＵと前記オン−チップＣＰＵにローカルな第１メモリとの間の並列データバスを備え、前記集積回路チップは、ポートと、論理回路とを有し、前記ポートは前記並列データバスに接続されるとともに外部コンピュータ装置に接続され、前記外部コンピュータ装置は、複数の事象を前記論理回路に送信し、前記複数の事象には、前記第１メモリから得られた命令の前記オン−チップＣＰＵによる実行を中断する中断事象と、セットリセットハンドラ事象と、ラン事象と、を含み、前記論理回路は、前記オン−チップＣＰＵによる命令の再実行で使用するための目標アドレスを保持するための、リセットハンドラレジスタを有し、
前記方法は、
前記セットリセットハンドラ事象が前記リセットハンドラレジスタに新しい目標アドレスを供給するステップを備え、
前記新しい目標アドレスは、ブートコードを識別し、
前記ラン事象は、前記ブートコードによって前記オン−チップＣＰＵの実行を開始する
ことを特徴とするコンピュータシステムをブートする方法。
【請求項８】
前記ブートコードは、前記並列データバスに接続されたＤＲＡＭに記憶されていることを特徴とする請求項７に記載のコンピュータシステムをブートする方法。
【請求項９】
前記ブートコードは、外部メモリに記憶されていることを特徴とする請求項８に記載のコンピュータシステムをブートする方法。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】０００２
【訂正方法】変更
【訂正の内容】
【０００２】
【従来の技術】
例えば接続を有するネットワーク内において、単一チップマイクロコンピュータが、デバッギングルーチンにおいて使用するためのホストマイクロコンピュータに接続されるように外部通信ポートを有する当該単一チップマイクロコンピュータが知られている。このようなシステムは、相互接続したマイクロコンピュータチップのそれぞれがローカルメモリを有することで知られている。
【誤訳訂正３】
【訂正対象書類名】明細書
【訂正対象項目名】００２０
【訂正方法】変更
【訂正の内容】
【００２０】
デバッグポート３０で生じる並列から直列への変換は、並列パケットと直列パケットとの間の１対１等値を持って、一方のパケットフォームに含まれる全てのデータが他方のパケットフォームに含まれるようにする。このため、変換には、パケットタイプの識別と、タイプにより決定される方法でのパケットフィールドに亘る複写が含まれる。パケットが並列データバス２０から送り出しパケットバッファ５０に入力されると、バッファが最も長いパケットを保持するための３５バイトの長さであるので、パケットはその全体にわたって保持される。図４に示されるように、送り出しパケットバッファ５０は転送バス７１によってポートステートマシン５９、更にシフトレジスタ７０に接続されている。シフトレジスタ７０は並−直列変換器５６に接続される。ポートステートマシン５９は送り出しパケットバッファ５０に入力信号７２を供給し、その制御下でＰ−リンクパケットから特定バイトを転送バス７１に複写する。まず、パケットの、宛先ヘッダー７３を保持する最も重要なバイトがバイトワイド転送バス７１上に置かれる。ポートステートマシン５９は、この値と、パケットがシフトレジスタと出力直列リンクに向かうことを表示する値とを比較する。パケットが出力直列リンクに向かう場合、ポートステートマシンはパケットのタイプを示す命令コードであるパケットの次のバイト７４を転送バス７１上に配置させる。転送バス７１を介してポートステートマシン５９に供給される命令コード７４から、ポートステートマシン５９は並列データバス２０から引き出されるパケットの長さ及びフォーマットを決定して、合成すべき直列パケットの長さ及びフォーマットを決定する。ポートステートマシン５９は直列パケットの長さを示すバイトを転送バス７１上に出力し、このバイトはシフトレジスタ７０の第一バイト位置内にシフトされる。その後、ポートステートマシン５９はバイトを送り出しパケットバッファ５０から転送バス７１上に複写し、転送バス７１でこれらのバイトはシフトレジスタ７０内の次のバイト位置内にシフトされる。この操作作業は送り出しパケットバッファ５０からの全てのバイトが全体にわたって複写されるまで継続される。送り出しパケットバッファ５０からのバイトの引き出し命令は、ポートステートマシン５９が直列フォーマットにおける再フォーマットを決定するので、ポートステートマシン５９内に含まれる。そして、直列パケットは出力ピン５２を介して、図１１から図１４を参照して説明される外部接続された回路に出力リンクエンジン５５によって出力される。
【誤訳訂正４】
【訂正対象書類名】明細書
【訂正対象項目名】００３３
【訂正方法】変更
【訂正の内容】
【００３３】
・「ＥＶＥＮＴ．ＲＵＮ」特別事象をＣＰＵに送る。これは中断フラグを取り消す。「ＳＵＳＰＥＮＤ ＰＩＮ」を否定した場合、これにより、受け取ったＣＰＵに実行を再開させる。
中断状態に入ることにより、ＣＰＵに実行パイプラインを空にする。これには、実行定義時間を要する。ＣＰＵが中断している間に、その実行文脈は以下の方法のいずれかに変化する。
【誤訳訂正５】
【訂正対象書類名】明細書
【訂正対象項目名】００３４
【訂正方法】変更
【訂正の内容】
【００３４】
・リセットアドレス制御レジスタ「ＲＥＳＥＴ．ＨＡＮＤＬＥＲ」が変化する。
・ＣＰＵがリセットする。
ハードリセット（即ち、チップ上の全ての状態のリセット）で、「ＳＵＳＰＥＮＤ ＰＩＮ」がハードリセットの動作エッジで宣言されると、ＣＰＵは初期化されるがブートしない。ＣＰＵは、実行状態に入ると、リセット前に設定される「ＲＥＳＥＴ．ＨＡＮＤＬＥＲ」内に含まれるアドレスからブートする。
【誤訳訂正６】
【訂正対象書類名】明細書
【訂正対象項目名】００３５
【訂正方法】変更
【訂正の内容】
【００３５】
「ＥＶＥＮＴ．ＲＥＳＥＴ」により、受け取ったＣＰＵがソフトリセットを実行する。このタイプのリセットにより、専用シャドウレジスタ内に旧値を保持すると同時に、キー内部状態を既知の値に初期化して、リセットが起きた時のＣＰＵの状態を決定するソフトウエアをデバッグできるようにする。ＣＰＵ１２又は１３の命令実行システムとその特別事象論理回路４４との関係を図９を参照して説明する。正常動作では、ＣＰＵは命令サイクルを以下のように取り出し、実行する。プリフェッチャー１０１が命令キャッシュ４２からの命令を検索し、命令はデコードユニット１０２によりデコードされるためにバッファ内に配列して配置される。デコードユニット１０２は実行に適した命令のフォーマットを標準化する。ディスパッチャー回路１０３は、どの命令が実行可能かを制御決定し、何らかのオペランドとともに命令を実行ユニット１０４又はロード／ストアユニット１０５に発行する。また、本例のマイクロコンピュータチップは特別な事象論理回路４４を有する。この事象論理回路４４はバスネットワーク１５上のパケットから発生する命令をＰ−リンクインタフェース２３を介して受けて、正常命令取り出しシーケンスを無効にする。「事象中断」パケットを受けると、特別な事象論理回路４４はプリフェッチャー１０１の命令取り出しを停止させるとともに、ディスパッチャー回路１０３の命令送り出しを停止させる。命令の実行パイプラインは一杯になる。「事象実行」パケットは、特別な事象論理回路４４に、中断ピンが宣言されないことを条件としてプリフェッチャー１０１に対して命令の取り出しの再開をさせるようにする。正常実行命令の停止または開始に加えて、特別な事象論理回路４４は、チップが既に実行しているときにソフトウエアにより開始されるソフトリセットによって「命令ストリーム」状態を再初期化することができ、チップ上のいくつかの状態だけをリセットする。また、パケットはリセット操作に続いてコードが取り出されるアドレスを保持するレジスタを重ね書きできる。