(57)【要約】  接合形電界効果トランジスタ（ＪＦＥＴ）を駆動するための、ＤＣ接続２段ゲートドライバが提供される。ＪＦＥＴは、ＳｉＣ  ＪＦＥＴのようなワイドバンドギャップ接合形電界効果トランジスタ（ＪＦＥＴ）であり得る。ドライバは、第１ターンオン回路、第２ターンオン回路及びプルダウン回路を含む。ドライバは、入力パルス幅変調（ＰＷM）制御信号を受け入れて、ＪＦＥＴのゲートを駆動させるための出力ドライバ信号を発生させるように配置される。【選択図】  なし
2012527178.tif 000002
【特許請求の範囲】
【請求項１】
ゲート、ソースおよびドレインを有する接合形電界効果トランジスタ（ＪＦＥＴ）を駆動するための２段ゲートドライバ回路であって、前記２段ゲートドライバ回路は、
制御パルス信号Vｉｎを供給するための入力部；
各々、第１端子と第２端子を有しており、第２端子によってＪＦＥＴのゲートに電気的に接続された、３つの抵抗器、Ｒ１、Ｒ２およびＲ３、
入力部と抵抗器Ｒ２の第１端子との間で電気的に接続された第１ターンオン回路、
入力部と抵抗器Ｒ１の第１端子との間で電気的に接続された第２ターンオン回路、および
入力部と抵抗器Ｒ３の第１端子との間で電気的に接続されたプルダウン回路、
を含むことを特徴とする２段ゲートドライバ回路。
【請求項２】
前記制御パルス信号Ｖｉｎは、パルス持続時間ｔｏｎおよびパルスオフ持続時間ｔｏｆｆを有するように配置され、パルス持続時間ｔｏｎに、ＪＦＥＴはＪＦＥＴが伝導状態にあり、一方、パルスオフ持続時間ｔｏｆｆに、ＪＦＥＴはブロッキング状態であることを特徴とする請求項１に記載の２段ゲートドライバ回路。
【請求項３】
前記第１ターンオン回路が、
ゲート、抵抗器Ｒ２の第１端子に電気的に接続されたソース、および正の電圧＋Ｖ１を供給するための第１電流源に電気的に接続されたドレインを有するスイッチＳ１、および
入力部とスイッチＳ１のゲートとの間で電気的に接続されたパルス発生器、
を含むことを特徴とする請求項２に記載の２段ゲートドライバ回路。
【請求項４】
前記第２ターンオン回路は、入力部に電気的に接続されたゲート、抵抗器Ｒ１の第１端子に電気的に接続されたソース、および正の電圧＋Ｖ２を供給するための第２電流源に電気的に接続されたドレインを有するスイッチＳ２を含むことを特徴とする請求項３に記載の２段ゲートドライバ回路。
【請求項５】
前記第１電流源および前記第２電流源が、単一の電流源または２つの異なる電流源に対応することを特徴とする請求項４に記載の２段ゲートドライバ回路。
【請求項６】
前記プルダウン回路が、入力部に電気的に接続されたゲート、負の電圧−Ｖ３を供給するための第３電流源に電気的に接続されたソース、および抵抗器Ｒ３の第１端子に電気的に接続されたドレインを有するスイッチＳ３を含むことを特徴とする請求項４に記載の２段ゲートドライバ回路。
【請求項７】
前記プルダウン回路が、さらに、入力部とスイッチＳ３との間に電気的に接続されたインバータを含むことを特徴とする請求項６に記載の２段ゲートドライバ回路。
【請求項８】
前記制御パルス信号Ｖｉｎが供給されると、パルス発生器が、すぐ反応して、パルス持続時間ｔ１を有する、対応する制御パルス信号Ｖｃ２を発生させ、パルス持続時間ｔ１の間スイッチＳ１をターンオンにし、
それぞれ、制御パルス信号Ｖｉｎが、パルス持続時間ｔｏｎの間スイッチＳ２をターンオンにし、パルス持続時間ｔｏｆｆの間スイッチＳ２をターンオフにし、および
それぞれ、制御パルス信号Ｖｉｎが、パルス持続時間ｔｏｎの間スイッチＳ３をターンオフにし、パルス持続時間ｔｏｆｆの間スイッチＳ３をターンオンにする、
ことを特徴とする請求項７に記載の２段ゲートドライバ回路。
【請求項９】
発生された制御パルス信号Ｖｃ２が前記制御パルス信号と同期し、発生された制御パルス信号Ｖｃ２のパルス持続時間ｔ１が、前記制御パルス信号Ｖｉｎのパルス持続時間ｔｏｎの１５％に等しい、またはそれ未満であることを特徴とする請求項８に記載の２段ゲートドライバ回路。
【請求項１０】
発生された制御パルス信号Ｖｃ２のパルス持続時間ｔ１が、手動で調整可能であることを特徴とする請求項９に記載の２段ゲートドライバ回路。
【請求項１１】
発生された制御パルス信号Ｖｃ２のパルス持続時間ｔ１が、ＪＦＥＴからのフィードバック信号ＶＦＢに従って自動的に調整可能であることを特徴とする請求項９に記載の２段ゲートドライバ回路。
【請求項１２】
ゲート、ソースおよびドレインを有する接合形電界効果トランジスタ（ＪＦＥＴ）を駆動するための２段ゲートドライバ回路であって、前記２段ゲートドライバ回路は、
制御パルス信号Ｖｉｎを供給するための入力部、
第１ターンオン回路、
第２ターンオン回路、および
プルダウン回路、
を有し、第１ターンオン回路、第２ターンオン回路およびプルダウン回路は、入力部とＪＦＥＴのゲートとの間で並列に電気的に接続されることを特徴とする２段ゲートドライバ回路。
【請求項１３】
前記制御パルス信号Ｖｉｎが、パルス持続時間ｔｏｎおよびパルスオフ持続時間ｔｏｆｆを有するように配置され、パルス持続時間ｔｏｎに、ＪＦＥＴは伝導状態であり、一方、パルスオフ持続時間ｔｏｆｆに、ＪＦＥＴはブロッキング状態であることを特徴とする請求項１２に記載の２段ゲートドライバ回路。
【請求項１４】
前記第１ターンオン回路が、
ゲート、抵抗器Ｒ２を介してＪＦＥＴに電気的に接続されたソース、および正の電圧＋Ｖ１を供給するための第１電流源に電気的に接続されたドレインを有するスイッチＳ１、および
入力部とスイッチＳ１のゲートとの間で電気的に接続されたパルス発生器、
を含むことを特徴とする請求項１３に記載の２段ゲートドライバ回路。
【請求項１５】
前記制御パルス信号Ｖｉｎが供給されると、前記パルス発生器が、すぐ反応して前記制御パルス信号Ｖｉｎと同期する、対応する制御パルス信号Ｖｃ２を発生させるように、前記パルス発生器が配置された請求項１４に記載の２段ゲートドライバ回路。
【請求項１６】
発生された制御パルス信号Ｖｃ２が、前記制御パルス信号Ｖｉｎのパルス持続時間ｔｏｎの１５％に等しい、またはそれ未満であることを特徴とする請求項１５に記載の２段ゲートドライバ回路。
【請求項１７】
発生された制御パルス信号Ｖｃ２のパルス持続時間ｔ１が、手動で調整可能であることを特徴とする請求項１６に記載の２段ゲートドライバ回路。
【請求項１８】
発生された制御パルス信号Ｖｃ２のパルス持続時間ｔ１が、ＪＦＥＴからのフィードバック信号ＶＦＢに従って自動的に調整可能であることを特徴とする請求項１６に記載の２段ゲートドライバ回路。
【請求項１９】
前記第２ターンオン回路が、入力部に電気的に接続されたゲート、抵抗器Ｒ１を介してＪＦＥＴに電気的に接続されたソース、および正の電圧＋Ｖ２を供給するための第２電流源に電気的に接続されたドレインを有するスイッチＳ２を含むことを特徴とする請求項１４に記載の２段ゲートドライバ回路。
【請求項２０】
前記プルダウン回路が、
ゲート、負の電圧−Ｖ３を供給するための第３電流源に電気的に接続されたソース、および抵抗器Ｒ３を介してＪＦＥTのゲートに電気的に接続されたドレインを有するスイッチＳ３、および
入力部とスイッチＳ３のゲートとの間で電気的に接続されたインバータ、
を含むことを特徴とする請求項１９に記載の２段ゲートドライバ回路。
【請求項２１】
前記第１ターンオン回路が、第１電流源とＪＦＥTのゲートとの間で抵抗器Ｒ２を介して電気的に接続され、第１電流源が、正の電圧＋Ｖ１を供給するために印加されることを特徴とする請求項１３に記載の２段ゲートドライバ回路。
【請求項２２】
動作中、前記制御パルス信号Ｖｉｎがパルス持続時間ｔｏｎにある時、前記第１ターンオン回路が、前記制御パルス信号Ｖｉｎのパルス持続時間ｔｏｎの１５％に等しい、またはそれ未満である持続時間ｔ１の間ターンオンにあり、一方、前記制御パルス信号Ｖｉｎがパルスオフ持続時間ｔｏｆｆである時、前記第１ターンオン回路が、パルスオフ持続時間ｔｏｆｆの間ターンオフにあることを特徴とする請求項２１に記載の２段ゲートドライバ回路。
【請求項２３】
前記第２ターンオン回路は、第２電流源とＪＦＥＴのゲートとの間で抵抗器Ｒ１を介して電気的に接続され、ここでＲ１＞Ｒ１であり、および、前記第２電流源は正の電圧＋Ｖ２を供給するために印加されることを特徴とする請求項２２に記載の２段ゲートドライバ回路。
【請求項２４】
前記第１電流源および前記第２電流源が、単一の電流源または２つの異なる電流源に対応することを特徴とする請求項２３に記載の２段ゲートドライバ回路。
【請求項２５】
動作中、前記制御パルス信号Ｖｉｎがパルス持続時間ｔｏｎにある時、前記第２ターンオン回路が、持続時間ｔ１の間ターンオンにあり、一方、前記制御パルス信号Ｖｉｎがパルスオフ持続時間ｔｏｆｆである時、前記第２ターンオン回路が、パルスオフ持続時間ｔｏｆｆの間ターンオフにあることを特徴とする請求項２３に記載の２段ゲートドライバ回路。
【請求項２６】
前記プルダウン回路が、第３電流源とＪＦＥTのゲートとの間で抵抗器Ｒ３を介して電気的に接続され、前記第３電流源が、負の電圧−Ｖ３を供給するために印加されることを特徴とする請求項２３に記載の２段ゲートドライバ回路。
【請求項２７】
前記プルダウン回路が、入力部と抵抗器Ｒ３との間で電気的に接続されたインバータを含むことを特徴とする請求項２６に記載の２段ゲートドライバ回路。
【請求項２８】
前記制御パルス信号Ｖｉｎがパルス持続時間ｔｏｎにある時、前記プルダウン回路がパルス持続時間ｔｏｎの間ターンオフにされ、前記制御パルス信号Ｖｉｎがパルスオフ持続時間ｔｏｆｆにある時、前記プルダウン回路がパルスオフ持続時間ｔｏｆｆの間ターンオンにされることを特徴とする請求項２７に記載の２段ゲートドライバ回路。
【請求項２９】
前記ＪＦＥＴが、ワイドバンドギャップＪＦＥＴまたはＳｉＣ  ＪＦＥＴであることを特徴とする請求項１に記載の２段ゲートドライバ回路。
【請求項３０】
前記ＪＦＥＴが、ワイドバンドギャップＪＦＥＴまたはＳｉＣ  ＪＦＥＴであることを特徴とする請求項１２に記載の２段ゲートドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００９年１１月１１日に出願された米国仮特許出願第６１／１７７，４３７号の利益を主張し、これは、その全体が本明細書に参照により組み込まれる。
【０００２】
本発明は、一般的に、ゲートドライバおよびゲートドライバを含むＩＣに関し、より具体的には、エンハンスメントモード型およびデプレションモード型のワイドバンドギャップ半導体ＪＦＥＴのためのｎチャネルの接合形電界効果トランジスタ（ＪＦＥＴ）ベースのゲートドライバに関する。
【背景技術】
【０００３】
ワイドバンドギャップ接合形電界効果トランジスタ（ＪＦＥＴ）のための１つの応用は、高電圧、高周波パワーエレクトロニクスにある。ワイドバンドギャップＪＦＥＴの例外的なデバイス特性は、これらのデバイスが、多くの応用において、高電圧絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）に代替することを可能とする。スイッチングエネルギー損失は、新しい目的のためにデバイスを選ぶ場合に比較されるパワー半導体スイッチの主な特性のうちの１つである。転移（transition）速度は、最終的にはデバイスによって限定される。しかしながら、ゲートドライバの性能はこの速度に相当影響を与える。
【０００４】
ゲートドライバの主な機能は、デバイスが状態間の転移をするために、デバイスの内部ゲートソースおよびミラー容量が要する必要なゲート電荷を運ぶ／除去することである。ゲートドライバがより速くこのタスクを行なうことができればできるほど、デバイスは、より速くオフ状態からオン状態へ、そしてオン状態からオフ状態へ転移する。従って、実用システムアプリケーション内でのデバイスの最大性能のために、適切に設計されたゲートドライバ回路を使用することは重要である。
【０００５】
ＪＦＥＴのゲート構造は、デバイスを伝導性へと駆動させるために２つの異なる要求が必要とされる。これらの要求は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）およびバイポーラ接合トランジスタ（ＢＪＴ）の組み合わせに類似する。第１に、ＭＯＳＦＥＴのそれのような、ゲート容量を速く荷電するための高いピークの過渡電流が推奨される。第２に、ＢＪＴと同様に、伝導性を維持するための小さなＤＣゲート電流が必要とされる。
【０００６】
ほとんどの応用において、ＡＣ接続の、ＢＪＴのようなＲＣドライバをワイドバンドギャップＪＦＥＴのために使用することができる。この型のドライバを図１に示す。このドライバの解決策は、例外的なスイッチング性能を提供したが、デューティ比およびスイッチング周波数の制限を伴う。ＲＣドライバは、半導体スイッチのゲート／ベースとパルス幅変調（ＰＷＭ）ＩＣまたは他のパルス発生回路の出力の間で接続している、並列抵抗器およびバイパスコンデンサからなる。
【０００７】
ＲＣドライバは、速いターンオン（turn-on）のためのほとんどのパワー半導体によって必要とされる高いピークの過渡電流を提供することのみでなく、レベル・シフティング、ＤＣ電流の制限のセッティングが可能である。一貫して最大のスイッチングスピードを維持するために、次のスイッチング事象前にＲＣドライバのバイパスコンデンサは全て放電されなければならない。放電のための時間は、ＲＣドライバのＲＣ時定数に依存する。従って、アプリケーション（application）の最大のスイッチング周波数およびデューティ比は、ＲＣドライバのＲＣ時定数によって制限される。
【０００８】
従って、ＲＣドライバの制限を克服することができる、ワイドバンドギャップＪＦＥＴのための改善されたゲートドライバ、特に、能動的な、ＤＣ接続ドライバの必要がまだ存在する。
【発明の概要】
【０００９】
ゲート、ソースおよびドレインを有する接合形電界効果トランジスタ（ＪＦＥＴ）を駆動するための２段（two-stage）ゲートドライバ回路が提供され、これは、以下を含む：
制御パルス信号Vｉｎを供給するための入力部（input）；
各々、第１端子と第２端子を有しており、第２端子によってＪＦＥＴのゲートに電気的に接続された、３つの抵抗器、Ｒ１、Ｒ２およびＲ３；
入力と抵抗器Ｒ２の第１端子との間で電気的に接続された第１ターンオン回路；
入力と抵抗器Ｒ１の第１端子との間で電気的に接続された第２ターンオン回路；
および、入力と抵抗器Ｒ３の第１端子との間で電気的に接続されたプルダウン回路。
【００１０】
ゲート、ソースおよびドレインを有する接合形電界効果トランジスタ（ＪＦＥＴ）を駆動するための２段ゲートドライバ回路も提供され、これは、以下を含む：
制御パルス信号Vｉｎを供給するための入力部；
第１ターンオン回路；
第２ターンオン回路；
および、プルダウン回路、ここで、第１ターンオン回路、第２ターンオン回路およびプルダウン回路は、入力とＪＦＥＴのゲートとの間で並列に電気的に接続されることを特徴とする。
【００１１】
この特性および本教示の他の特性が本明細書に詳しく説明される。
【００１２】
添付の図面は、本発明の１以上の実施形態を図示し、書かれた記載と共に、本発明の原理を説明するのに役立つ。可能な限り、実施形態の同じまたは類似の要素を言及するために、図面の全体にわたって同じ参考番号が使用される。
【図面の簡単な説明】
【００１３】
【図１】図１は、ＡＣ接続ＲＣゲートドライバの回路図である。
【図２】図２は、ｐｎダイオードと並列なキャパシタンスとしてモデル化されたVＪＦＥＴの略図である。
【図３】図３は、ワイドバンドギャップＪＦＥＴのためのＤＣ接続２段ゲートドライバの回路図である。
【図４】図４は、パルス発生器回路へのフィードバックを有するワイドバンドギャップのＪＦＥＴのためのＤＣ接続２段ゲートドライバの回路図である。
【図５】図５は、さらなる実施形態に係るワイドバンドギャップのＪＦＥＴのためのＤＣ接続２段ゲートドライバの回路図である。
【図６】図６は、さらなる実施形態に係るパルス発生器回路へのフィードバックを有するワイドバンドギャップのＪＦＥＴのためのＤＣ接続２段ゲートドライバの回路図である。
【図７】図７は、期間ｔ１の間の動作におけるゲートドライバの一部を示す回路図である。
【図８】図８は、期間ｔ２の間の動作におけるゲートドライバの一部を示す回路図である。
【図９】図９は、期間ｔ３の間の動作におけるゲートドライバの一部を示す回路図である。
【図１０】図１０（Ａ−Ｆ）は、２段ＪＦＥＴゲートドライバのための動作波形を示す。
【図１１Ａ】図１１Ａは、エンハンスメントモード型（ＥＭ）ＳｉＣ  ＪＦＥＴを駆動するために使用されているデュアル（dual）ドライバＩＣの回路図である。
【図１１Ｂ】図１１Ｂは、図１１Ａのデバイスのための波形である。
【図１２Ａ】図１２Ａは、シングル（single）デバイス試験のためのスイッチングエネルギー試験回路の回路図である。
【図１２Ｂ】図１２Ｂは、ブリッジ配置試験のためのスイッチングエネルギー試験回路の回路図である。
【図１３】図１３は、図１２Ａのシングルスイッチ試験回路におけるＡＣ接続ドライバのための動作の波形を示す。
【図１４Ａ】図１４Ａは、図１２Ｂの試験回路を使用した全相レグにおいて試験された、ＳｉＣ  ＪＥＦＴ（ＳＪＥＰ１２０Ｒ１２５）のためのスイッチングエネルギーの測定を示す。
【図１４Ｂ】図１４Ｂは、図１２Ｂの試験回路を使用した全相レグ（full phase leg）において試験された、ＳｉＣ  ＪＥＦＴ（ＳＪＥＰ１２０Ｒ１２５）のためのスイッチングエネルギーの測定を示す。
【図１５Ａ】図１５Ａは、２つのＳｉＣ  ＪＦＥＴ（ＳＪＥＰ１２０Ｒ１２５とＳＪＥＰ１２０Ｒ０６３）のための２５℃および１５０℃の接合部温度におけるスイッチングエネルギー対負荷電流を示すグラフである。
【図１５Ｂ】図１５Ｂは、２つのＳｉＣ  ＪＦＥＴ（ＳＪＥＰ１２０Ｒ１２５とＳＪＥＰ１２０Ｒ０６３）のための２５℃および１５０℃の接合部温度におけるスイッチングエネルギー対負荷電流を示すグラフである。
【図１６Ａ】図１６Ａは、エンハンスメントモード型（ＥＭ）ＳｉＣ  ＪＦＥＴを駆動するために、デュアル駆動回路が使用されることを特徴とする実施形態の概略図である。
【図１６Ｂ】図１６Ｂは、図１６Ａに示された実施形態に関する実験結果を示す。
【図１６Ｃ】図１６Cは、図１６Ａに示された実施形態に関する実験結果を示す。
【図１６Ｄ】図１６Dは、図１６Ａに示された実施形態に関する実験結果を示す。
【図１６Ｅ】図１６Ｅは、図１６Ａに示された実施形態に関する実験結果を示す。
【図１７Ａ】１７Ａは、エンハンスメントモード型（ＥＭ）ＳｉＣ  ＪＦＥＴを駆動するために、ＩＣドライバおよびトランジスタドライバが使用されることを特徴とする実施形態の概略図である。
【図１７Ｂ】図１７Ｂは、図１７Ａに示された実施形態に関する実験結果を示す。
【図１７Ｃ】図１７Cは、図１７Ａに示された実施形態に関する実験結果を示す。
【図１７Ｄ】図１７Dは、図１７Ａに示された実施形態に関する実験結果を示す。
【図１７Ｅ】図１７Ｅは、図１７Ａに示された実施形態に関する実験結果を示す。
【図１８Ａ】図１８Ａは、エンハンスメントモード型（ＥＭ）ＳｉＣ  ＪＦＥＴを駆動するために、ＩＣドライバおよびトランジスタドライバが使用されることを特徴とする代替の実施形態の概略図である。
【図１８Ｂ】図１８Ｂは、図１８Ａに示された実施形態に関する実験結果を示す。
【図１８Ｃ】図１８Ｃは、図１８Ａに示された実施形態に関する実験結果を示す。
【発明を実施するための形態】
【００１４】
本発明の様々な実施形態がここで詳細に記載される。図面に関して、同種の数は、その図中で同種の部品を言及する。本明細書の記載において、及びそれに続く請求項の全体にわたって使用される場合、「１つの（"a"、"an"）」および「その（"the"）」は、文脈が明白にそうでないと示さないならば、複数の言及を含んでいる。また、本明細書の記載において、およびそれに続く請求項の全体にわたって使用される場合、「において（"in"）」は、文脈が明白にそうでないと示さないならば、「において（"in"）」、「に関して（"on"）」を含む。
【００１５】
記載は、添付の図面と共に本発明の実施形態に関してなされる。
【００１６】
ＪＦＥＴの転移速度は、最終的にはデバイスによって制限される。しかしながら、ゲートドライバの性能はこの速度に顕著に影響を与え得る。上述のように、２つの主な要求：ダイナミックゲート電荷の運搬／除去；および伝導中のＤＣゲート電圧および結果として生じるゲートソース電流の持続性は、ゲートドライバによって満たされなければならない。デバイスの内部ゲートソースおよびミラー容量キャパシタンスが要する、必要なゲート電荷を迅速に運ぶ／除去するゲートドライバの能力は、デバイスが状態間に転移するのにかかる時間に影響を与える主な因子である。ゲートドライバはまた、伝導中に最小のＲＤＳ（ＯＮ）を維持するのに必要な定常状態ＤＣゲート電圧およびゲート電流を効率的に維持するように設計されるべきである。
【００１７】
ＡＣ（コンデンサ）結合ゲートドライバ回路は、ＪＦＥＴのゲートを標準ＣＯＴＳ  ＭＯＳＦＥＴ／ＩＧＢＴゲートドライバＩＣの出力部（output）へ、単純なＲＣ回路網とで接し、さまざまな用途において、ＭＯＳＦＥＴまたはＩＧＢＴを通常オフのＳｉＣ  ＪＦＥＴとドロップイン置換（drop-in replacement）することを可能にする。ＡＣ接続ドライバは、エンハンスメントモード型（ＥＭ）ＳｉＣ  ＪＦＥＴを駆動する有効な手段であると分かっているが、それはデューティ比とスイッチング周波数の制限を生じ得る。
【００１８】
図１は、ＡＣ接続ドライバの概略図を提供する。この特定のゲートドライバは、指定されたＩＧＦＷＤにおけるゲートドライバＩＣの高レベルの出力とＳｉＣ  ＪＦＥＴの必要とされるゲート−ソース電圧の間の電位差を下げることによって、「オン」状態でＤＣ動作点を設定するために、限流抵抗器ＲＣＬを使用する。バイパスコンデンサは、急速に速いターンオンおよびターンオフ（turn-off）のためのダイナミックゲート電荷を運ぶ／除去するために使用される。ある意味では、コンデンサは、ＪＦＥＴのゲートをオーバードライブするように思われ、端子で測定されるようなゲート−ソース電圧のオバーシュートによって可視化される。低オーム抵抗器を介してゲートに接続された＋１５Ｖの最大のドライバＩＣ電圧を有する、持続時間＜２００ｎｓの間のゲートのオーバードライブは、許容可能で、早いターンオンのために推奨される。デバイスがブロッキング状態と導電状態の間で転移している間、ゲートドライバからの高いピーク電流は、入力容量によって必要とされる電荷を運んで、ゲートソースダイオードを通って流れない。一旦入力容量が完全に荷電されると、定常状態の条件が限流抵抗器によって調節される。さらなる低オーム抵抗器（典型的には、１−５オーム）は、任意の観察されたゲートリンギング（ringing）を抑制するためのバイパスコンデンサと直列で含まれ得る。
【００１９】
この型のドライバは、ユニポーラまたはバイポーラの駆動電圧で使用することができる。もしユニポーラの駆動電圧で使用されれば、バイパスコンデンサは、ターンオフでいくらかの負のゲートバイアスを提供し、縮められたターンオフ時間に役立ち、制限された持続時間にある程度のノイズイミュニティを提供する。ＭＯＳＦＥＴとＩＧＢＴは、典型的に、ゲート抵抗器を介してドライバＩＣにインターフェースで連結するので、抵抗器の値およびバイパスコンデンサの追加における単純な変化は、ほとんどのパワースイッチング技術において、標準ＭＯＳＦＥＴ／ＩＧＢＴ駆動をＳｉＣ  ＪＦＥＴドライバに変換するのに必要なもの全てである。
【００２０】
適切なＣＢＰ値は、ＳｉＣ  ＪＦＥＴのＱｇに基づいて選択され、その独立したＰＷＭ／ドライバＩＣはレール電圧を供給する。寄生回路効果は、ＣＢＰの選択に影響を及ぼし得、従って、1つの特定の値ＣＢＰが、すべての用途に必ずしも適切ではない。経験的に評価されるある程度の範囲のＣＢＰ値は開始点としてユーザーに示され、以下の式によって定義される：
【００２１】
【数１】
2012527178.tif 000003
【００２２】
ＲＣＬは、ＳｉＣ  ＪＦＥＴのゲートソースダイオードを介してＰＷＭ／ドライバＩＣから流れる連続的な電流を制限するために使用され、それにより、ゲート−ソース電圧をセットする。定常状態の伝導中のＪＦＥＴのゲートをオーバードライブしないようにするために、＋３．０Ｖ以下の正のゲートソースバイアスが印加されることが推奨される。ＲＣＬの選択は、以下の情報を必要とする：
ａ．ＶＯ＝ＰＷＭ／ドライバＩＣの正の出力電圧
ｂ．ＶＧＳ＝所望のＪＦＥＴゲート−ソース電圧
ｃ．ＩＧＦＷＤ＝所望のゲート−ソース電圧でのゲート−ソースダイオード電流。ＩＧＦＷＤは、データシートの図Ｘから推定することができる。
その後、以下の式がＲＣＬを計算するために使用される：
【００２３】
【数２】
2012527178.tif 000004
【００２４】
できるだけ最も早いスイッチング性能を一貫して得るために、ＲＣ回路網のバイパスコンデンサが次のスイッチング事象前に完全放電されることが必要である。このコンデンサのサイズは、用途およびドライバＩＣの詳細に依存する。任意の特定の値は、スイッチング周波数とデューティ比のある組み合わせに利用可能な時間より放電に時間を必要とする場合がある。このコンデンサを完全放電しないことからは、何の動作上の問題も生じないが；次のターンオン事象でのドライバＩＣの出力とのコンデンサ電圧の間のより少ない電圧差があるので、より遅いターンオン転移が起こる。従って、より広範囲のスイッチング周波数とデューティ比にわたって動作することができるさらなるＤＣ接続ゲートドライバの設計が必要である。
【００２５】
ＪＦＥＴデバイスのこのゲートソースおよびゲートドレインの構造は、図２に示されるようなｐｎダイオードと並列にキャパシタンスとして形成することができる。このデバイス等価モデルは格別であり、ＭＯＳＦＥＴの幾つかの特性およびＢＪＴの幾つかの特性を表わす。パワーＪＦＥＴは、ゲートドライバに対する２つの主な要求を示す：総ゲート容量を充放電（charging/discharging）するための、ダイナミック電荷の早い運搬／除去；および伝導状態の持続時間を通じてのゲートソースダイオードの必要とされた定常状態の電圧／電流の要件の持続性。
【００２６】
高周波の適用は、最高の性能のためのＲＣ時定数に依存しないドライバを必要とする。２段ＤＣ接続ドライバ設計は、特にＪＦＥＴのために開発されてきた。１つの実施形態に係る２段ＤＣ接続ドライバは、図３に示される。２段ゲートドライバの他の実施形態は、図４、５および６に示される。ドライバは、速いターンオンのために、必要なダイナミック荷電を出来るだけ迅速に供給するために高いピーク電流パルスを適用し、伝導を持続するために、定常状態のＤＣゲート電圧／電流を維持することができる。ドライバは、ターンオン過渡状態中のゲートをオーバードライブする（overdrive）のに使用することができる。開発された２段ドライバは、定常状態の条件のみでなく、オーバードライブの条件の正確な制御を可能にする。
【００２７】
図３に示される回路は、シングルＰＷＭ制御信号を受けて、オリジナルの制御信号と同期された第２のパルス幅変調（ＰＷＭ）信号を発生する。発生されたパルスは、デバイスのゲートおよびミラー（またはドレインへのゲート）のキャパシタンスを迅速に荷電するための高いピーク電流原を供給する、第１のターンオンステージを駆動する。デバイスのミラー容量が完全に荷電され、ドレイン電源電圧が完全に崩壊するまで、この第２制御パルスのパルス幅は続く。この第２制御パルスは、開ループまたは閉ループの回路によって発生することができる。
【００２８】
オリジナルの制御信号と同期する、第２のＰＷＭ信号は、はるかに短いパルス幅を有する。発生されたパルスは、ダイナミックゲート荷電の運搬を制御する第１のターンオンステージを駆動する。第１ステージのスイッチＳ１は、ターンオンでデバイスのゲートおよびミラー容量を迅速に荷電するために高いピーク電流原を接続する。オリジナルの制御パルスは、第２のターンオンステージに適用され、そこでは、スイッチＳ２は、伝導を維持するのに要求される、必要な定常状態ＤＣゲート電流を供給する。限流抵抗器Ｒ１は、正のレール電圧からＪＦＥＴのゲートによって必要とされる電圧まで、電圧を下げる間に、前方のゲート電流ＩＧＦＷＤをセットするために適切に大きさが決められる。Ｒ１は、ＡＣ接続ＲＣドライブ回路において限流抵抗器に使用された同じアプローチで大きさが決められる。ユーザーが供給したＰＷＭパルスの部品は、低オームのプルダウン抵抗器Ｒ３を介してＪＦＥＴゲートを引き下げるターンオフステージを制御する。このドライバアプローチは多くの方法で；離散トランジスタ（discrete transistor）、並列のドライバＩＣまたはシングルデュアルドライバＩＣを使用して、実現することができる。選択された方法は、必要とされるドライバ電圧、転移時間および所望のピーク電流供給に依存する。
【００２９】
オリジナルの制御パルスは、伝導性を維持するのに要する、必要な定常状態ＤＣゲート電流を供給する、第２のターンオンステージに適用される。限流抵抗器は、正のレール電圧からＪＦＥＴのゲートによって必要とされる電圧まで、電圧を下げる間に、ゲート順電流をセットするために適切に大きさが決められる。ユーザー入力ＰＷＭ信号がＪＦＥＴの所望のＴｏｆｆ期間を示す論理ステージへ転移すると、プルダウン回路は、小さなプルダウン抵抗器を介してスイッチコモンか負の電圧のいずれかまでゲートを下げる。
【００３０】
使用されるトランジスタ技術（すなわち、ＦＥＴまたはバイポーラ）に依存して、反転回路は、プルダウン回路を駆動するのには必要でないことがある。図４は、パルス発生器回路を備えたフィードバックを有するワイドバンドギャップＪＦＥＴのためのＤＣ接続２段ゲートドライバを示す。図５は、さらなる実施形態に係るワイドバンドギャップＪＦＥＴのためのＤＣ接続２段ゲートドライバの回路図である。図６は、さらなる実施形態に係るパルス発生器回路へのフィードバックを有するワイドバンドギャップのＪＦＥＴのためのＤＣ接続２段ゲートドライバの回路図である。図４−６に示されるように、２段ゲートドライバは、３つのセクションに分けられる。
【００３１】
図１０（Ａ−Ｆ）は、完全なゲートドライバ動作を記述する、対応する波形を提供する。期間ｔ１の間、第１のターンオン回路がアクティブ（active）である。ユーザー入力Ｖｉｎ（図１０のＡに示される）は受け入れられ、パルス発生器回路は、第２制御パルスＶｃ２（図１０のＢに示される）を駆動する。Ｖｃ２は、ＪＦＥＴのゲートを、小さな減衰抵抗器Ｒ２を介して高いピーク電流原に接続するスイッチを駆動する。ゲート電流（ＩＧ）のための波形（図１のＦに示される）は、ｔ１の期間の間、ゲート電流は高い、≦１Ａであることを示す。ドレイン電源電圧ＶＤＳ（図１０のＥに示される）が崩壊した後、第１のターンオン回路がオフにされる。
【００３２】
時間ｔ１の期間は、好ましい実施形態の場合には手動で調節されるか、またはＪＦＥＴからフィードバックに基づいて自動的に調節されることができる。第２のターンオン回路もｔ１の始めにオンにされる。しかしながら、ドライバのこのステージの小電流の寄与は、第１のターンオンステージのそれと比較して、最小である。第１のターンオン回路がスイッチを切られた後、第２のターンオン回路は、残りの伝導期間の間、ＤＣゲート電流を調節する（≦１Ａ）。図１０のＦから、ＩＧがｔ２の始めに、ずっと低い値まで下げられることが理解され得る。ｔ２期間の終わりは、ユーザー入力電圧によって決定される。ゲートプルダウン回路は、ｔ２の終わりでオフにされ、期間ｔ３が始まる。この期間に、ＪＦＥＴは、ブロッキングステージに転移し、次の入力パルスが受け取られるまでブロックしたままである。ｔ３の間、プルダウン回路は、デバイスのゲートを、ブロッキングステージの期間の間、スイッチコモンまたは負の電圧のいずれかに保持する。
【００３３】
図７は、期間ｔ１の間の動作におけるゲートドライバの一部を示す回路図である。図８は、期間ｔ２の間の動作におけるゲートドライバの一部を示す回路図である。図９は、期間ｔ３の間の動作におけるゲートドライバの一部を示す回路図である。
【実施例】
【００３４】
以下を含む回路が提供される：
ワイドバンドギャップ接合形電界効果トランジスタ（ＪＦＥＴ）；および
ＤＣ接続２段ドライバ、ここで、該ドライバは、以下を含み：
第１のターンオン回路；
第２のターンオン回路；および
プルダウン回路；
ここで、該ドライバは、入力パルス幅変調（ＰＷＭ）制御信号を受けて、ワイドバンドギャップＪＦＥＴのゲートを駆動するための出力ドライバ信号を発生するように構成される。
【００３５】
ユーザー入力制御パルスの期間は、パルス持続時間、ＪＦＥＴが伝導状態にあることを示すＴｏｎとＪＦＥＴがブロックしている時間を示すｔｏｆｆの合計と等しくなり得る。
【００３６】
第１のターンオン回路は、パルス発生器回路および高いピーク電流原を含み得る。パルス発生器回路は、ユーザー入力ＰＷＭ制御信号を受けて、第２制御パルスを発生することができる。出力はユーザー入力パルスと同期するが、ユーザー入力パルスのパルス幅の≦１５％である。第１のターンオン回路は、正のレール電圧＋Ｖ１に接続され得る。パルス幅は調整可能であり得る。例えば、パルス幅は、ＪＦＥＴからフィードバックに基づいて、手動で調節するか自動的に調節することができる。
【００３７】
第１のターンオン回路は、低い値（例えば＜10オーム）の減衰抵抗器を介して高いピーク電流原にワイドバンドギャップのＪＦＥＴのゲートを接続することができる。
【００３８】
第１のターンオン回路は、パルス発生器回路によって決定されるようなユーザー入力制御パルスのｔｏｎ期間の≦１５％の間、オンにされ得る。
【００３９】
第２のターンオン回路は、トランジスタのゲートを、限流抵抗器（例えば＜２キロオーム）によって、正の電圧レール＋Ｖ２に接続することができる。第２のターンオン回路は、ユーザー入力制御パルスの全ｔｏｎ期間の間、アクティブであり得る。
【００４０】
プルダウン回路は、トランジスタのゲートを、低い減衰抵抗器（例えば＜１００オーム）を介して、回路コモンまたは負のレール電圧−Ｖ３に接続し得る。プルダウン回路は反転回路を含み得る。プルダウン回路は、ユーザー入力電圧のｔｏｆｆ期間の間、アクティブであり得る。
【００４１】
正のレール電圧＋Ｖ１および＋Ｖ２は、別々の正電圧になり得るか、または同じ正の電圧レールに接続することができる。
【００４２】
＜実験＞
デュアルドライバＩＣは、エンハンスメントモード型（ＥＭ）ＳｉＣ  ＪＦＥＴを駆動するために使用された。このアプローチは図１１Ａに示される。この回路において、ドライバ（Ａ）はダイナミックな荷電状態を制御し、一方、ドライバ（Ｂ）は定常のゲート状態を制御する。ドライバ（Ａ）への入力のパルス幅は、≦２００ｎｓに制限され得る。ドライバ（Ａ）の目的は、荷電されたデバイス入力容量のために高いピーク電流を送達することなので、そのパルス幅は、１００ｎｓを超えることでデバイスのターンオン時間を超過するべきでない。再び、ターンオン過渡状態中に供給された高いピーク電流は、内部に分配され、その結果、入力容量に電荷を運び、ゲートソースダイオードを単純に通って流れない。これは、正確に制限された時間の間、＋３Ｖより大きなゲート電圧のオバーシュートを引き起こす。しかし、一旦、入力容量が完全に充電され、ドレイン電圧が完全に崩壊すると、ゲート電圧は上昇し続け、ドライバ（Ａ）がオフされるまで、高電流をゲートソースダイオードに流れさせる。転移期間の終わりと、ドライバ（Ａ）がオフである時間との間の時間差は、可能な限り最小限にされることが推奨される。ドライバ（Ａ）が伝導期間の間アクティブにとどまる任意の持続時間については、過度の電力損失は、ゲートによって散逸され、この持続時間が１００ｎｓより長く続くならば、ゲートへ損傷を引き起こし得る。
【００４３】
図１１Ｂは、図１１Ａに示されるデュアル駆動回路を使用したＳｉＣ  ＪＦＥＴの駆動に関するいくつかの実験結果を示す。使用したＳｉＣ  ＪＦＥＴは、ＳｅｍｉＳｏｕｔｈ  Ｌａｂｏｒａｔｏｒｉｅｓ，Ｉｎｃ.によって製造されたＳＪＥＰ１２０Ｒ１２５であった。＋１５Ｖおよび−１０Ｖのゲートドライバ電圧を供給し、抵抗器はそれに従って大きさを決めた（すなわち、Ｒ１＝Ｒ３＝５オームおよびＲ２＝１３５オーム）。ドライバ（Ａ）のパルス幅は１００ｎｓにセットした。
【００４４】
図１１Ｂは、ターンオン転移の間、ＶＧＳ＝＋６ＶでＩＧＳ（ＰＫ）＝２Ａを示す。一旦ドライバ（Ａ）がオフになり、ドライバ（Ｂ）が制御をとれば、定常状態をＶＧＳ＝＋３ＶおよびＩＧＳ＝１００ｍＡで測定した。
【００４５】
スイッチングエネルギー損失は、新しい設計に対する異なる半導体トランジスタを比較する際に使用される主な性能の１つである。この種の損失が全体のデバイス損失の大部分になり得るので、この数を最小限にすることが高いスイッチング周波数の適用のための有先事項である。通常オフのＳｉＣ  ＪＦＥＴは、ＭＯＳＦＥＴ／ＩＧＢＴと同じ標準に従って測定される。標準の、ダブルパルスの、クランプ誘導性（clamped inductive）負荷試験回路を用いて、ターンオンとターンオフの両方の間のエネルギー損失を観察する。これらの測定を、スイッチ形態（すなわち、シングルデバイスまたはブリッジ配置）のみでなく、異なる駆動電圧の推奨（すなわちユニポーラかバイポーラのドライブ）にも基づいても行った。測定は、高温でも行われ、接合温度が上昇しても、スイッチングエネルギーにほとんど変化がないことを示す。
【００４６】
シングルデバイス適用、例えば、昇圧型と降圧型のコンバーター、のために、ユニポーラの駆動電圧は、ＥＭ  ＳｉＣ  ＪＦＥＴを駆動するのに典型的に十分である。これらのタイプの回路において、電流は、メインのパワートランジスタとフリーホイーリングダイオードの間で整流される。各適用／設計が異なるセットの条件を示すことができるので、実験結果によって、負のレールの使用がシングルスイッチ適用に通常必要ではないことが証明された。ＡＣ接続のＲＣドライバの使用は、速いターンオフを補助するため、および制限された時間の間ある程度のノイズイミュニティを提供するために、ターンオフ（ＲＣ時定数に基づいた負バイアスの持続時間）で幾つか負バイアスを提供するバイパスコンデンサによるほとんどのシングルスイッチ適用に十分であることも分かった。ＳｉＣ  ＪＦＥＴ（すなわちＳＪＥＰ１２０Ｒ１２５）に対するスイッチング損失が様々な条件の下で観察された。ＡＣ結合のＲＣドライバインターフェースと組み合わせた＋１５Ｖ／−１０Ｖのバイポーラドライバのみでなく、＋１５ＶユニポーラドライバＩＣも、図１２Ａに示される試験回路を使用して評価された。デューティ比は、バイパスコンデンサが完全放電、および部分放電された時スイッチング損失の差を観察するために調節された。表１は、各ケースに対する結果として生じたターンオン損失を一覧表にしたものである。予想通りに、ターンオンエネルギー損失は、次のスイッチング事象前にバイパスキャップが完全放電されない時は、２倍（２ｘ）まで大きくなり得る。これらの結果は、特定の適用の必要に基づいて、十分なことがあり、または十分でないことがあり、より高いスイッチング周波数またはより高いデューティ比を達成するために適度の負のレールを備えた２段ドライバの使用が要求されることがある。
【００４７】
条件に基づいたスイッチングエネルギーをモニターするための試験回路は、図１２Ｂに示されるようなブリッジ配置を使用して、適用で経た条件を反映するように変更された。これらの適用について、シュートスルーは大問題であり得、従って、ノイズイミュニティは評価さなければならない。負の駆動電圧が、ターンオフに対してノイズイミュニティを補助し、そして「ミラー効果」によって引き起こされるシュートスルーを防ぐために推奨される。ＭＯＳＦＥＴおよびＩＧＢＴと同様に、ゲート電圧上の正のスパイク（positive spike）がデバイスのしきい電圧に達するのを防ぐための３つの一般のアプローチがある：
ａ．ターンオフ中のゲート上の負の駆動電圧；
ｂ．ゲートソース端に近接して接続された容量性クランプ；
ｃ．スイッチング中のｄＶ／ｄｔの制限。
【００４８】
できるだけ低いスイッチング損失が要求されるならば、負の電圧の量を付加するか増加させることによって、ターンオフ電圧としきい電圧の間の電圧差を増加させることが、第１のアプローチとして推奨される。これは、ハイサイドデバイスまたはローサイドデバイスのいずれかのスイッチング性能に影響を与えない容易な解決法、かつ唯一の解決法である。しかしながら、全てのフィールド制御パワーデバイスと同様に、ＳｉＣ  ＪＦＥＴのゲートに適用されることができる負の電圧の量に制限がある。最大の負の電圧が加えられた後、正のゲートスパイクが依然として明白ならば、その時は別のアプローチがとられるべきである。各デバイスのゲートソース端にまたがってしっかりと接続された容量性クランプは、必要な変位電流を引くための二次電源装置を提供する。これはゲートで正のスパイクを減少させる；しかしながら、この方法は、各ターンオンのスイッチング事象中に、より多くのゲート電荷を送達することをゲートドライバに要求する。ゲートドライバ電力の適度の増加およびおそらくわずかに遅いターンオン速度が観察されるだろう。最後の選択肢は、ゲートドライバの直列ゲート抵抗器（series gate resistance）を調節することによる、ｄＶ／ｄｔの下方修正である。これは、両方のスイッチのミラー容量を介してピーク電流を少なくし、ブロッキングスイッチを介してシュートスルーの可能性を少なくするだろう。この第３の選択肢は、明らかに、起こり得る最大レベルより遅いスイッチングを結果として生じるだろう；従って、設計者は、個々の特定の適用に対して、トレード・オフを試みなければならない（way trade-off）。
【００４９】
図１４Ａおよび１４Ｂは、図１２Ｂの試験回路を使用して、全相レグにおいて試験された、ＳｉＣ  ＪＥＦＴ（ＳＪＥＰ１２０Ｒ１２５）に対するスイッチングエネルギー測定を示す。
【００５０】
表１は、ＤＣ接続ゲートドライバを使用した、図１２Ｂに記載された試験セットアップを使用して観察されたスイッチング損失を含んでいる。
【００５１】
【表１】
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【００５２】
図１５Ａおよび１５Ｂは、負荷電流と接合部温度の関数として、２つのＳｉＣ  ＪＦＥＴ（すなわち、ＳＪＥＰ１２０Ｒ１２５とＳＪＥＰ１２０Ｒ０６３、両方ともＳｅｍｉＳｏｕｔｈ  Ｌａｂｏｒａｔｏｒｉｅｓ，Ｉｎｃ．によって製造された）に対して測定されたスイッチングエネルギー損失を示す。示されるように、２５℃と１５０℃の接合部温度の間の総スイッチングエネルギーに約１０％の増加がある。
【００５３】
たとえエンハンスメントモード型ＳｉＣ  ＪＦＥＴが新しいデバイス技術であっても、他の型の高周波数パワートランジスタに有効な同じ設計と配置チップ（layout tip）の多くは、ＳｉＣ  ＪＦＥＴ設計には依然として適用可能である。電力変換器のためのＰＣＢレイアウトを作成する時、更なる結合容量が導入されないように、デバイスは、スイッチングＩＣおよび磁性部品の近くに実装されないように、デバイスと並列にする場合、対称的な配置が使用されるように、および適切な冷却／放熱が採られるように、常に注意が払われなければならない。
【００５４】
ゲートリンギング（ringing）は、不適当な別個の信号および電源グラウンドによって引き起こされるデバイスのミラー容量またはグランウンドバウンスによる、高周波ノイズのフィードバックによって引き起こされ得る。単一の点で作られた２つの電源グラウンド間の共通接続によって、信号グラウンドから別々の電源グラウンドを離して適切に配置がなされるべきである。グラウンド面の適切な使用はまた、他の高周波回路接続だけでなくドレインからもゲートを遮蔽するのを助けることができる。ＳｉＣ  ＪＦＥＴのゲート端子にできるだけ接近して接続されたフェライトビードはまた、ゲートで電圧スパイク（voltage spike）を減らすために使用され得る。本明細書において示された設計例において使用されるように、小さな低オーム外部ゲート抵抗器は、十分なこともあり得る。主なＤＣ電圧バスを横切って直接接続している直列ＲＣスナッバーの使用によって、ミラー容量を介して高周波ノイズフィードバックの量を減らすことが証明された。結局、ゲートドライバおよびゲートターンオフ部品は、前述のゲートノイズの寄与の全てを減らすために、デバイスのゲート端子に常にできるだけ接近して接続されるべきである。
【００５５】
適用の詳細が、評価され、最良のゲートドライバアプローチを決定することができる。デュアルドライバＩＣの使用は最も単純な方法である。しかしながら、２つの別個のドライバＩＣが所望のピーク電流定格を達成するために使用され得る。オーバードライブパルスの導出（derivation）は、不必要なゲート電力散逸を最小限にするために、正確、かつ厳密に、トランジスタのターンオン速度と合致するべきである。
【００５６】
任意の低しきい値デバイスのように、ノイズイミュニティは重要事項である。ブリッジまたは直列配置においてＥＭ  ＳｉＣ  ＪＦＥＴを使用する場合、負のターンオフ電圧が推奨される。ＭＯＳＦＥＴ／ＩＧＢＴのように、ＪＦＥＴはまた、「ミラー容量」に起因する間違ったトリガー（false triggering）を経る。しかしながら、ターンオフ電圧とゲートしきい電圧との間の電圧差を増加させることによって、この悪影響を最小限にし得る。正のゲート電圧スパイクが依然として問題となるならば、相対するＪＦＥＴのゲートに対する高いｄＶ／ｄｔの影響を制限するために、ゲート−ソース端子にわたる小容量性クランプを付加することが推奨される。
【００５７】
＜さらなる実施形態＞
ワイドバンドギャップ接合形電界効果トランジスタ（ＪＦＥＴ）およびＤＣ接続２段ドライバを含む回路も提供される。ドライバは、上部のターンオンドライバ（Ｕ９）回路；下部のターンオンドライバ（Ｕ１１）回路；および、入力から信号を受け取り、上部のターンオンドライバ（Ｕ９）に対して単純な「ターンオン」パルスを発生するためのロジックゲート（Ｕ１２）を含む。上部および低部のドライバは、入力パルス幅変調（ＰＷＭ）制御信号を受けて、ワイドバンドギャップＪＦＥＴのゲートの駆動のための出力ドライバ信号ＶＧを発生するように構成される。
【００５８】
この実施形態によれば、上部のターンオンドライバは、ターンオンドライバ（Ｕ９）、第１抵抗器（５）および第１ダイオードＤ１を含み、ターンオンドライバ（Ｕ９）の出力は第１抵抗器の第１端子に接続され、第１抵抗器の第２端子は第１ダイオードD1の陽極端子に接続され、および第１ダイオードＤ１の陰極は上部の駆動回路の出力を形成する。下部のターンオンドライバは、ターンオンドライバ（Ｕ１１）、第１端子および第２端子を有する第２抵抗器（１００）、陽極および陰極を有する第２ダイオードＤ２、および第１端子および第２端子を有する第３抵抗器を含む。ターンオンドライバ（Ｕ１１）の出力は、第２抵抗器の第１端子および第２ダイオードＤ２の陰極に接続される。第２ダイオードＤ２の陽極は、第３抵抗器の第１端子に接続される。下部の駆動回路の出力を形成するために、第３抵抗器の第２端子は第３抵抗器の第２端子に接続される。上部の駆動回路の出力および下部の駆動回路の出力は、ワイドバンドギャップ接合形電界効果トランジスタ（ＪＦＥＴ）への入力を形成するために接続される。
【００５９】
エンハンスメントモード型（ＥＭ）ＳｉＣ  ＪＦＥＴを駆動するためにデュアル駆動回路が使用された。このアプローチは図１６Ａに示される。この回路において、ロジックゲート（Ｕ１２）の出力は、上部のターンオンドライバ（Ｕ９）の入力および下部のターンオンドライバ（Ｕ１１）の入力に接続される。
【００６０】
図１６Ｂは、ロジックゲート（Ｕ１２）の入力（ＶＡ）およびロジックゲート（Ｕ１２）の出力（ＶＢ）のむだ時間を示す。上部のターンオンドライバ（Ｕ９）の出力の波形は、Ｖ１として図１６Ｃに示され、および下部のターンオンドライバ（Ｕ１１）の出力の波形は、V２として図１６Ｃに示される。
【００６１】
図１６Ｃは、上部のターンオンドライバ（Ｕ９）が、下部のターンオンドライバ（Ｕ１１）の出力と比較して、余分な時間遅れをもたらすことを示す。この遅れは、下部のターンオンドライバ（Ｕ１１）から、「ＯＮを維持する」パルスのずっと後ろにある。時間遅れを少なくするために使用され得る有効な１つのアプローチは、図１６Ｄに示されるようにＶ１およびＶ２を整列させるために、下部のターンオンドライバ（Ｕ１１）に対する入力部に１．５Ｋの抵抗器および１２０ｐＦのコンデンサＲＣ遅延回路を付加することを含む。ＲＣ遅延回路の抵抗器およびコンデンサの値は、上部のターンオンドライバ（Ｕ９）の出力および下部のターンオンドライバ（Ｕ１１）の出力が、同時に高くなるように選択され得る。
【００６２】
図１６Ｄにおいて、上部のターンオンドライバ（Ｕ９）の出力および下部のターンオンドライバ（Ｕ１１）の出力は、同時に高くなることが示される。図１６Ｄに示されるように、第３抵抗器（６．８オームを示す）および第２ダイオードＤ２が使用されなかった時、遅いターンオフが観察される。ターンオフの速度を速めるために、第３抵抗器（６．８オームを示す）および第２ダイオードＤ２が使用され、より速いターンオフを生み出した。速度を速める回路を付加することの効果は、図１６Ｅに示される。
【００６３】
ワイドバンドギャップ接合形電界効果トランジスタ（ＪＦＥＴ）およびＤＣ接続２段ドライバを含む回路も提供される。この実施形態によれば、ドライバは、パルス幅変調（ＰＷＭ）制御信号を受け取り、許可信号および逆ＰＷＭ信号を発生するための論理回路；逆ＰＷＭ信号の入力を有する論理回路（ＬＯＧＩＣ）およびトランジスタ駆動回路からのＰＷＭ入力信号および許可信号入力を有するＩＣドライバ（５０９）回路を含む。ＩＣドライバ（５０９）回路およびトランジスタ駆動回路は、入力パルス幅変調（ＰＷＭ）制御信号を受けて、ワイドバンドギャップＪＦＥＴのゲートの駆動のための出力ドライバ信号ＶＧを発生するように構成される。
【００６４】
この実施形態に係る論理回路（ＬＯＧＩＣ）は、第１ＮＯＲゲート、第２ＮＯＲゲート、第１端子および第２端子を有する第１コンデンサ、陽極および陰極を有する第２ダイオード（１Ｎ９１４）、第１端子および第２端子を有する第４抵抗器（５００）、第３ＮＯＲゲート、および第４ＮＯＲゲートを含む。第１、第２、第３、第４のＮＯＲゲートの各々は、第１入力、第２入力および出力を有している。詳細な回路配置は、図１７Ａに示される。
【００６５】
ＩＣドライバ（５０９）回路は、５０９ドライバＩＣおよび第１抵抗器（１）を含む。５０９ドライバＩＣは、正の電源、負の電源、ＰＷＭ制御信号を受け取る入力端子、許可信号および出力を受け取るための入力を有する。許可信号を受け取るための入力は、論理回路（ＬＯＧＩＣ）の出力から許可信号を受け取る。入力端子は、ＰＷＭ制御信号を受け取る。５０９ドライバＩＣの出力は、第１抵抗器の第１端子に接続され、および第１抵抗器の第２端子は、ＪＦＥＴのゲート端子に接続される。
【００６６】
トランジスタ駆動回路は、陽極および陰極を有するツェナーダイオードＤ１、第１端子および第２端子を有する第２抵抗器（１００）、ベース端子、エミッタ端子およびコレクタ端子を有するトランジスタ（２Ｎ３９０６）、および第１端子および第２端子を有する第３抵抗器（１５）を含む。ツェナーダイオードＤ１の陽極は、トランジスタ駆動回路の入力を形成する。ツェナーダイオードＤ１の陰極は、第２抵抗器（１００）の第１端子に接続される。第２抵抗器（１００）の第２端子は、トランジスタのベース端子に接続される。トランジスタのエミッタ端子は、トランジスタ駆動回路の正の電源に接続される。トランジスタのコレクタ端子は、第３抵抗器の第１端子に接続される。第３抵抗器の第２端子は、ＩＣドライバ（５０９）回路の出力およびＪＦＥＴのゲート端子に接続される。
【００６７】
ＩＣドライバ（５０９）回路の出力およびトランジスタ駆動回路の出力は接続され、ワイドバンドギャップ接合形電界効果トランジスタ（ＪＦＥＴ）への入力を形成する。
【００６８】
上述のようなドライバ配置は、エンハンスメントモード型（ＥＭ）ＳｉＣ  ＪＦＥＴを駆動するために使用された。このアプローチは、図１７Ａに示される。この回路において、論理回路（ＬＯＧＩＣ）の出力は、ＩＣ駆動回路の許可信号入力に接続され、および論理回路（ＬＯＧＩＣ）のＰＷＭ信号出力の反転したもの（inverse）は、トランジスタ駆動回路の入力に接続される。図１７Ｂは、ゲート端子とＪＦＥＴのソース端子との間の電圧のダブルパルス波形、およびＪＦＥＴのゲートに流れ込む電流を示す。図１７Ｃは、ＪＦＥＴのゲート端子とソース端子の間のターンオン電圧、およびＪＦＥＴのゲートの中へ流れ込むターンオンパルス電流を示し、電流は５．５Ａでピークに達したことを示す。従って、ＩＣドライバのような少なくとも１つの高電流ドライバは、ターンオンとターンオフの両方のために含まれるべきである。拡大した時間尺度で見た時、リップル効果は、ターンオンエッジとターンオフエッジで示される。図１７Ｄは、ＪＦＥＴのゲートの中へ流れ込むダブルパルスの電流を示す。それは、ターンオンエッジおよびターンオフエッジは、敏速で、かつはっきりしている。「ステイオン」電流は、下部の電源から動力が供給されたより低電流のトランジスタによって提供され得る。このような配置は、部品を節約し、かつ関連するゲート抵抗器の損失を少なくするために使用される。図１７Ｅは、ＪＦＥＴのゲート端子とソース端子との間のターンオン電圧、およびＪＦＥＴのゲートの中へのターンオンパルスの電流賦フローを示す。拡大した時間尺度で見た時、リップル効果は、ターンオンエッジとターンオフエッジで示される。
【００６９】
別の同様の２段駆動回路が図１８Ａに示される。ＪＦＥＴのまわりの部品のみがさらに付加され変更された。図１８Ｂは、ＪＦＥＴのゲート端子とソース端子との間のターンオン電圧と、ＪＦＥＴのゲート端子に流れ込むターンオフ電流を示す。図１８Ｃは、ＪＦＥＴのゲート端子およびソース端子との間のターンオフ電圧、およびＪＦＥＴのゲート端子に流れ込むターンオフ電流を示す。ターンオフ波形は顕著なリップルを示す。理論に縛られるのが望まれないとはいえ、このようなリップルの理由は、その「スカイ−ワイヤリング（sky-wiring）」に起因する高い論理回路の高いｄＶ／ｄＴの誤ったトリガーに関係し得ると信じられている。
【００７０】
本発明の例示的実施形態の前述の記載は、説明と記載のためにのみ提供されており、本発明を開示された正確な形式に制限又は限定することは意図されない。上記の教示内容に照らして、多くの変更および改変が可能である。
【００７１】
実施形態は、当業者が本発明および様々な実施形態を利用し、そして熟考された特定の使用に適するような様々な変更を伴って利用するように、本発明の原理およびそれらの実用的応用を説明するために選択され、記述された。代替の実施例が、その精神および範囲から逸脱することなく本発明が関わる技術分野の当業者に明白になるだろう。従って、本発明の範囲は、本明細書に記述された前述の記載および例示的実施形態ではなく、むしろ添付された特許請求の範囲によって定められる。
【００７２】
＜参考文献＞
［１］Ｄ．  Ｂｏｒｔｉｓ，  Ｐ．  Ｓｔｅｉｎｅｒ，  Ｊ．  Ｂｉｅｌａ，  ａｎｄ  Ｊ．  Ｗ．  Ｋｏｌａｒ，  “Ｄｏｕｂｌｅ‐Ｓｔａｇｅ  Ｇａｔｅ  Ｄｒｉｖｅｒ  Ｃｉｒｃｕｉｔ  ｆｏｒ  Ｐａｒａｌｌｅｌ  Ｃｏｎｎｅｃｔｅｄ  ＩＧＢＴ  Ｍｏｄｕｌｅｓ，”  Ｐｒｏｃ．  ｏｆ  ｔｈｅ  ２００８  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｐｏｗｅｒ  Ｍｏｄｕｌａｔｏｒ  Ｃｏｎｆｅｒｅｎｃｅ  （２００８）
［２］Ｇ．  Ｓｃｈｍｉｔｔ，  Ｒ．  Ｋｅｎｎｅｌ，  ａｎｄ  Ｊ．  Ｈｏｌｔｚ，  “  Ｖｏｌｔａｇｅ  Ｇｒａｄｉｅｎｔ  Ｌｉｍｉｔａｔｉｏｎ  ｏｆ  ＩＧＢＴｓ  ｂｙ  Ｏｐｔｉｍｉｚｅｄ  Ｇａｔｅ‐Ｃｕｒｒｅｎｔ  Ｐｒｏｆｉｌｅｓ，”  Ｐｏｗｅｒ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｓｐｅｃｉａｌｉｓｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，  ２００８．  ＰＥＳＣ  ２００８，  ｐｐ．  ３５９２  ‐  ３５９６  （Ｊｕｎｅ  １５‐１９，  ２００８）
［３］Ｍ．  Ａｂｕ‐Ｋｈａｉｚａｒａｎ，  Ｐ．  Ｐａｌｍｅｒ，  ａｎｄ  Ｙ．  Ｗａｎｇ，  “Ｐａｒａｍｅｔｅｒｓ  Ｉｎｆｌｕｅｎｃｉｎｇ  ｔｈｅ  Ｐｅｒｆｏｒｍａｎｃｅ  ｏｆ  ａｎ  ＩＧＢＴ  Ｇａｔｅ  Ｄｒｉｖｅｒ，”  Ｐｏｗｅｒ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｓｐｅｃｉａｌｉｓｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，  ２００８，  ｐｐ．  ３４５７  ‐  ３４６２  （Ｊｕｎｅ  １５‐１９，  ２００８）
【図２】
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【図８】
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【図９】
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【図１０】
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【図１１Ｂ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【図１６Ｅ】
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【図１７Ｂ−１７Ｅ】
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【図１８Ａ】
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【図１８Ｃ】
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【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図１１Ａ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１７Ａ】
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【図１８Ｂ】
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【国際調査報告】
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