【手続補正書】
【提出日】平成23年2月16日(2011.2.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
図１２に示す２相クロック信号生成装置１０１は、マシンクロック信号出力部１０２、ＣＰＵで構成された制御回路部１０３、２相クロック信号のノンオーバーラップ時間を調整するための調整用データが記憶されている記憶回路部１０５、および２相クロック信号を生成する２相クロック信号生成部１０４から構成される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
制御回路部１０３は、動作環境を検出するための温度センサ１０６および電圧センサ１０７が出力したセンサ信号に応じて、２相クロック信号のノンオーバーラップ時間を調整するための調整用データが記憶されている記憶回路部１０５から適切なデータを読み出して、２相クロック信号生成部１０４に設定用データを出力する。２相クロック信号生成部１０４は、制御回路部１０３より与えられた設定用データによってＡ相クロック信号とＢ相クロック信号間のオーバーラップ時間を可変設定できるように構成されている。このように構成された２相クロック信号生成装置１０１においては、ノンオーバーラップ時間の調整を行う。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
可変遅延器１は、１個若しくはそれ以上を継続接続した論理素子１４と、可変遅延器入力端子１３ａと、可変遅延器出力端子１３ｂと、制御信号入力端子１５とを有する。第２の実施の形態においては、論理素子１４としてインバータを使用した例で説明するが、本発明においては論理素子１４をインバータに限定するものではない。図５の（ｂ）は論理素子１４の構成を示す回路図である。論理素子１４はＰＭＯＳ１９ａと、ＮＭＯＳ１９ｂと、クロック信号入力端子１６ａと、クロック信号出力端子１６ｂと、論理素子１４の電源端子１７ａと、論理素子１４のＧＮＤ端子１７ｂと、ＰＭＯＳ１９ａのバックゲート端子１８ａと、ＮＭＯＳ１９ｂのバックゲート端子１８ｂとで構成される。論理素子１４は通常、電源端子１７ａを電源電圧に、ＧＮＤ端子１７ｂをＧＮＤ電圧に、ＰＭＯＳバックゲート端子１８ａを電源電圧、ＮＭＯＳバックゲート端子１８ｂをＧＮＤ電圧に固定して使用する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
上記のように構成された論理素子１４は、電源端子１７ａとＧＮＤ端子１７ｂとの間の電圧差が大きくなるとクロック信号入力端子１６ａからクロック信号出力端子１６ｂへ信号が伝達するときの遅延量が減少し、逆に、電源端子１７ａとＧＮＤ端子１７ｂとの間の電圧差が小さくなると遅延量が増加する。この現象を利用して、制御信号入力端子１５に入力される制御信号生成部３からの制御信号Ｄを、論理素子１４の電源電圧端子１７ａまたはＧＮＤ端子１７ｂまたはその両方に接続することにより、論理素子１４の遅延量が調整可能となる。結果として、制御信号Ｄにより可変遅延器１の遅延量を可変することが可能な構成となる。ここで、論理素子１４の電源端子１７ａは、電圧を高くすると論理素子１４の遅延量が減少するのに対して、論理素子１４のＧＮＤ端子１７ｂは、電圧を高くすると論理素子１４の遅延量が増加するので、どちらを制御するかによって制御信号生成部３の制御信号Ｄの極性を変える必要があることに注意しなければならない。また、論理素子１４の電源端子１７ａおよびＧＮＤ端子１７ｂを同時に制御する場合においては、極性の異なる制御信号Ｄが必要となる。このため、図１では図示していないが、制御信号生成部３で複数の制御信号Ｄを生成し、複数の制御信号Ｄを可変遅延器１に供給すればよい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
また、論理素子１４は、ＰＭＯＳバックゲート端子１８ａの電圧が高くなるとＰＭＯＳ１９ａの閾値電圧の絶対値が高くなり遅延量が増加し、ＮＭＯＳバックゲート端子１８ｂの電圧が低くなるとＮＭＯＳ１９ｂの閾値電圧の絶対値が高くなり遅延量が増加する。この現象を利用して、制御信号入力端子１５に入力される制御信号生成部３からの制御信号Ｄを、論理素子１４のＰＭＯＳバックゲート端子１８ａまたはＮＭＯＳバックゲート端子１８ｂまたはその両方に接続することにより、論理素子１４の遅延量を調整することが可能となる。結果として、制御信号Ｄにより可変遅延器１の遅延量を可変することが可能となる。ここで、論理素子１４のＰＭＯＳバックゲート端子１８ａは、電圧を高くすると論理素子１４の遅延量が増加するのに対して、論理素子１４のＮＭＯＳバックゲート端子１８ｂは、電圧を高くすると論理素子１４の遅延量が減少するので、どちらを制御するかによって制御信号生成部３の制御信号Ｄの極性を変える必要があることに注意しなければならない。また、論理素子１４のＰＭＯＳバックゲート端子１８ａおよびＮＭＯＳバックゲート端子１８ｂを同時に制御する場合においては、極性の異なる制御信号Ｄが必要となる。このため、図１では図示していないが、制御信号生成部３で複数の制御信号Ｄを生成し、複数の制御信号Ｄを可変遅延器１に供給すればよい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
図７の（ａ）は、第４の実施の形態のノンオーバーラップクロック信号発生器における制御信号生成部３Ａの構成を一部ブロックで示す回路図である。図７の（ａ）に示す制御信号生成部３Ａは、前述の図４を用いて説明した制御信号生成部の構成に加えて、制御電圧保持回路２３を備えたものである。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
図８は、第５の実施の形態のノンオーバーラップクロック信号発生器における制御信号生成部３Ｂの構成を一部ブロックで示す回路図である。図８に示す制御信号生成部３Ｂは、前述の図４を用いて説明した制御信号生成部の構成に加えて、制御論理回路２８、記憶装置２９およびＤ／Ａ変換器３０を備えたものである。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
可変遅延器１が制御信号Ｄの電圧を高くすると遅延値が減少する構成であったとすれば、図８に示す制御信号生成部３Ｂは、次のように動作する。
比較器２７は、ノンオーバーラップ検出器２からの検出信号Ｃと、設定したい所望のノンオーバーラップ時間を示す基準電圧Ｖrefとを比較し、その比較結果Ｅを制御論理回路２８に出力する。例えば、ノンオーバーラップクロック信号発生器の出力における実際のノンオーバーラップ時間が所望のノンオーバーラップ時間より長かった場合、検出信号Ｃは基準電圧Ｖrefより高い値を示すので、比較器２７はＨレベルの信号を比較信号Ｅとして出力する。制御論理回路２８は、Ｈレベルの比較信号Ｅが入力されると、ノンオーバーラップ時間を短くするために、制御信号Ｄの電圧が高くなるように、制御信号値Ｆを１増加させる。これにより、Ｄ／Ａ変換器３０の出力である制御信号Ｄが高くなり、可変遅延器１の遅延量が減少し、ノンオーバーラップ時間が短くなる。ここで再び、比較器２７は検出信号Ｃと基準電圧Ｖrefとを比較し、検出信号Ｃが基準電圧Ｖrefよりも高かった場合には、すなわち、まだ比較信号ＥがＨレベルの信号であれば、前述と同様に制御論理回路２８は制御信号値Ｆを１増加させノンオーバーラップ時間を短くさせる動作を行う。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
以上の動作を行うことにより、ノンオーバーラップ量の調整は終了し、以降は、記憶装置２９に格納された制御信号値Ｆを使用して、制御論理回路２８がＤ／Ａ変換器３０を介して可変遅延器１の制御を行い、ノンオーバーラップ検出器２と基準電圧生成部１２と比較器２７を動作させる必要がなくなる。アナログ電圧を保持する場合にはコンデンサに蓄積された電荷が抜けない時間範囲内という制限があるが、以上のように、制御信号Ｄをデジタル的に記憶装置２９に格納しておくことにより、長期間保持しておくことが可能となる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【００６２】
ノンオーバーラップクロック信号発生器の出力端子６ｂ，６ｃから負荷回路３１までの間の配線には、配線そのものの抵抗成分や、容量成分などの寄生素子が存在する。このため、図１０に示すように、ノンオーバーラップクロック信号発生器の出力端子６ｂ，６ｃにおいてはノンオーバーラップ量が最適であっても、ノンオーバーラップクロックラインのクロック信号Ｘ’，Ｙ’では、配線の寄生素子による遅延やなまりにより、ノンオーバーラップ量が所望値とずれる場合がある。この結果、ノンオーバーラップ区間が無くなり、２相クロック信号Ｘ’，Ｙ’のＨレベル区間が重なってしまい、ノンオーバーラップクロック信号を使用する負荷回路３１の誤動作を招く恐れがある。そこで、上記の構成のようにノンオーバーラップ検出器２でノンオーバーラップクロック信号を使用する負荷回路３１の直近のノンオーバーラップクロックラインのクロック信号Ｘ’，Ｙ’のノンオーバーラップ量を検出することにより、配線などによる寄生成分が存在しても、その影響まで考慮した上でノンオーバーラップ量を調整することが可能となる。その結果、第６の実施の形態のノンオーバーラップクロック信号発生器においては、ノンオーバーラップクロック信号を使用する負荷回路３１における誤動作を防止することが可能となる。