【手続補正書】
【提出日】平成21年2月19日(2009.2.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路メモリアレイにおいてブロック冗長性を実現するための方法であって、前記方法は、
第１のタイプの欠陥ブロックのアレイ線を同じタイプの予備ブロックにマップするステップと、
欠陥ブロックのアレイ線と共有される、第１の隣接したブロックのアレイ線と、欠陥ブロックのアレイ線と共有される、第２の隣接したブロックのアレイ線とを、第２のタイプの第２の予備ブロックにマップして、それにより欠陥ブロックおよび両方の隣接したブロックの部分を２つの予備ブロックにマップするステップとを含む、方法。
【請求項２】
前述のアレイ線は第１のタイプのアレイ線を含み、メモリブロックは第１のタイプのアレイ線にほぼ直交する第２のタイプのアレイ線をさらに含み、前記方法はさらに、
動作モード中に１つ以上のメモリブロックをイネーブルするステップを含み、前記イネーブルするステップは、異なるバイアスレベルにおいて、第１のタイプの選択されないアレイ線をバイアスし、第２のタイプの選択されないアレイ線をバイアスするステップを含む、請求項１に記載の方法。
【請求項３】
メモリアレイは、メモリセルの２つ以上の面を有する３次元メモリアレイを含み、前述のアレイ線はワード線を含み、各ワード線は少なくとも２つのワード線層の各々にワード線セグメントを含む、請求項１に記載の方法。
【請求項４】
第１の列選択信号がイネーブルされると、メモリ面の第１のグループからのビット線を第１のグループのそれぞれのバス線にそれぞれ結合し、メモリ面の第２のグループからのビット線を、実現されるならば、第２のグループのそれぞれのバス線にそれぞれ結合するステップと、
第２の列選択信号がイネーブルされると、メモリ面の第２のグループからのビット線を、実現されるならば、第１のグループのそれぞれのバス線に結合し、メモリ面の第１のグループからのビット線を第２のグループのそれぞれのバス線にそれぞれ結合するステップとをさらに含む、請求項３に記載の方法。
【請求項５】
メモリ面の両方のグループが実現されると第１および第２の列選択信号を個々にイネーブルするステップと、
メモリ面の第１のグループのみが実現されると第１および第２の列選択信号を同時にイネーブルするステップとをさらに含む、請求項４に記載の方法。
【請求項６】
第１および第２のタイプの予備ブロックは、第１の複数の正規のメモリブロックおよび第２の複数の正規のメモリブロックの間に配置され、前記方法はさらに、予備メモリブロックに関連付けられる複数のバス線を、第１の複数の正規のメモリブロックまたは欠陥ブロックを含む第２の複数の正規のメモリブロックに関連付けられる対応する複数のバス線に結合するステップをさらに含む、請求項１に記載の方法。
【請求項７】
前述のアレイ線はワード線を含み、さらに、
欠陥メモリブロックのマップのない選択されたワード線が欠陥メモリブロック内にあるとき、欠陥メモリブロックがマップされている予備メモリブロックをイネーブルするステップをさらに含む、請求項１に記載の方法。
【請求項８】
前述のアレイ線はワード線を含み、さらに、
選択されたワード線が第１および第２の隣接したメモリブロック内にあり、かつ欠陥メモリブロック内のワード線と共有されないとき、第１および第２の隣接したメモリブロックの１つをイネーブルするステップをさらに含む、請求項１に記載の方法。
【請求項９】
前述のアレイ線はワード線を含み、さらに、
メモリブロックのマップのない選択されたワード線が、第１および第２の隣接したメモリブロックの１つにあり、欠陥メモリブロック内のワード線と共有されるとき、第１および第２の隣接したメモリブロックがマップされている予備メモリブロックをイネーブルするステップをさらに含む、請求項１に記載の方法。
【請求項１０】
第１および第２のタイプのメモリブロックを交互に有するメモリアレイを含み、各メモリブロックは隣接したメモリブロックのそれぞれのアレイ線と共有されるそれぞれのアレイ線を含み、さらに
欠陥ブロックに対応するアドレスに応答して、１つのタイプの欠陥ブロックのアレイ線を同じタイプの予備ブロックにマップするため、かつさらに、欠陥ブロックのアレイ線と共有される、第１の隣接したブロックのアレイ線と、欠陥ブロックのアレイ線と共有される、第２の隣接したブロックのアレイ線とを、他方のタイプの第２の予備ブロックにマップし、それにより欠陥ブロックおよび両方の隣接したブロックの部分を２つの予備ブロックにマップするためのマップ回路を含む、集積回路。
【請求項１１】
前述のアレイ線は第１のタイプのアレイ線を含み、
メモリブロックは第１のタイプのアレイ線にほぼ直交する第２のタイプのアレイ線をさらに含み、
メモリブロックは、イネーブルされたメモリブロックで異なるバイアスレベルにおいて第１のタイプの選択されないアレイ線と第２のタイプの選択されないアレイ線とをバイアスするためのバイアス回路をさらに含む、請求項１０に記載の集積回路。
【請求項１２】
メモリアレイはメモリセルの２つ以上の面を有する３次元メモリアレイを含み、前述のアレイ線はワード線を含み、各ワード線は少なくとも２つのワード線層の各々にワード線セグメントを含む、請求項１０に記載の集積回路。
【請求項１３】
メモリアレイはメモリセルの２つ以上の面を有する３次元メモリアレイを含み、
メモリアレイはさらに、
メモリ面からの１つ以上のビット線をそれぞれ、実現されるならば、複数のバス線のそれぞれに結合するための、複数の層選択回路を含み、各々は関連付けられる列選択信号に応答する、請求項１０に記載の集積回路。
【請求項１４】
複数の層選択回路は第１のタイプの層選択回路および第２のタイプの層選択回路を含み、
第１のタイプの層選択回路はそれぞれ、第１のメモリ面からのビット線を第１のグループのそれぞれのバス線に結合するよう配置され、
第２のタイプの列選択回路はそれぞれ、第１のメモリ面からのビット線を第２のグループのそれぞれのバス線に結合するよう配置される、請求項１３に記載の集積回路。
【請求項１５】
各メモリブロックは、単一の列選択信号に応答して第１および第２のタイプの層選択回路を含む、請求項１４に記載の集積回路。
【請求項１６】
各メモリブロックは、第１または第２のタイプのいずれかの層選択回路を含み、
第１のタイプのメモリブロックは第１のタイプの層選択回路を含むが第２のタイプは含まず、
第２のタイプのメモリブロックは第２のタイプの層選択回路を含むが第１のタイプは含まない、請求項１４に記載の集積回路。
【請求項１７】
第３のタイプの層選択回路は、第２のメモリ面からのビット線を、実現されるならば、第２のグループのそれぞれのバス線にそれぞれ結合するよう配置され、
第４のタイプの層選択回路は、第２のメモリ面からのビット線をそれぞれ、実現されるならば、第１のグループのそれぞれのバス線に結合するよう配置される、請求項１４に記載の集積回路。
【請求項１８】
第１のタイプの層選択回路を含む各ブロックは第３のタイプの対応する層選択回路をも含み、両方とも同じ列選択信号に応答し、
第２のタイプの層選択回路を含む各ブロックは第４のタイプの対応する層選択回路をも含み、両方とも同じ列選択信号に応答する、請求項１７に記載の集積回路。
【請求項１９】
第１および第２のメモリ面の両方が実現されるメモリアレイにおいては、第１および第３のタイプの層選択回路または第２および第４のタイプの層選択回路のいずれかに関連付けられる１つの列選択信号を同時に選択するよう構成され、第２のメモリ面が実現されないメモリアレイにおいては、列選択信号の一方は第１および第３のタイプの層選択回路と関連付けられ、列選択信号の他方は第２および第４のタイプの層選択回路と関連付けられるような２つの列選択信号を同時に選択するよう構成される列選択回路をさらに含む、請求項１８に記載の集積回路。
【請求項２０】
メモリアレイはメモリセルの２つ以上の面を有する３次元メモリアレイを含み、さらに
第１のタイプのメモリブロックは、メモリ面の第１のグループからのそれぞれのビット線を第１のグループのそれぞれのバス線に結合するよう、かつメモリ面の第２のグループからのそれぞれのビット線を、実現されるならば、第２のグループのそれぞれのバス線に結合するよう構成された列および層選択回路を含み、
第２のタイプのメモリブロックは、メモリ面の第２のグループからのビット線を、実現されるならば、第１のグループのそれぞれのバス線に結合するよう、かつメモリ面の第１のグループからのそれぞれのビット線を第２のグループのそれぞれのバス線に結合するよう構成された列および層選択回路を含む、請求項１０に記載の集積回路。
【請求項２１】
前述の複数のバス線は第１の複数の非予備メモリブロックに関連付けられる第１の複数
のバス線を含み、
前記メモリアレイは第２の複数の非予備メモリブロックに関連付けられる第２の複数のバス線をさらに含み、
前記メモリアレイは予備メモリブロックに関連付けられる第３の複数のバス線をさらに含み、
第１の複数のバス線結合回路は前記第３の複数のバス線を第１の複数のバス線にそれぞれ結合し、
第２の複数のバス線結合回路は前記第３の複数のバス線を第２の複数のバス線にそれぞれ結合する、請求項２０に記載の集積回路。
【請求項２２】
第１および第２のタイプの予備ブロックは、第１および第２のタイプの第１の複数のメモリブロックの対、および、第１および第２のタイプの第２の複数のメモリブロックの対の間に配置される、請求項２１に記載の集積回路。
【請求項２３】
メモリアレイと、
メモリアレイの第１の部分と関連付けられる第１のタイプの第１の複数の線と、
メモリアレイの第２の部分と関連付けられる第１のタイプの第２の複数の線と、
メモリアレイの予備部分と関連付けられる第１のタイプの第３の複数の線とを含み、
前記第３の複数の線は、メモリアレイの前記予備部分が利用されるとき第１または第２の複数の線のいずれかにそれぞれ結合され、メモリアレイの前記予備部分が利用されないときは第１または第２の複数の線のいずれにも結合されない、集積回路。
【請求項２４】
第１、第２、および第３の複数の線は読取モード中に出力センスバス線を含む、請求項２３に記載の集積回路。
【請求項２５】
第１、第２、および第３の複数の線はグローバルアレイ線を含む、請求項２３に記載の集積回路。
【請求項２６】
第１および第２の部分は各々それぞれの複数の非予備メモリブロックを含み、
予備部分は少なくとも１つの予備メモリブロックを含み、
予備部分はメモリアレイの第１の部分と第２の部分との間に配置される、請求項２３に記載の集積回路。