(57)【要約】  アナログカウンターが、少なくとも１つのステップで、電気的パルスを受信するための入力（ｅ１、ｅ２）、継続したインクリメントまたはデクリメントにより変更するための手段（２０１、２０２）、受信した各パルスのための記憶電圧（Ｖ１、Ｖ２）、記憶電圧を再初期化する手段（２４１、２４２）、および記憶電圧（Ｖ１、Ｖ２）のための比較器（２２１、２２２）を含んでいる。アナログカウンターが、少なくとも１つのステップで、電気的パルスを受信するための入力（ｅ１、ｅ２）、継続したインクリメントまたはデクリメントにより変更するための手段（２０１、２０２）、受信した各パルスのための記憶電圧（Ｖ１、Ｖ２）、記憶電圧を再初期化する手段（２４１、２４２）、超過情報（Ｓ１、Ｓ２）を生成でき、しきい値での記憶電圧（Ｖ１、Ｖ２）のための比較器（２２１、２２２）、ならびに比較器（２２１、２２２）からの超過情報（Ｓ１、Ｓ２）および入力（ｅ１、ｅ２）でのパルスの受信時に、再初期化手段を制御できる制御手段（２４１、２４２）を含んでいる。
2012503395.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの段で、
電気的パルスを受信するようになされた入力（ｅｉ）と、
受信された各パルスで、逐次的なインクリメントまたはデクリメントによって、記憶電圧（Ｖｉ）を変更するための手段（２０ｉ）と、
記憶電圧（Ｖｉ）をリセットするための手段（ＴＲ）とを備える、アナログカウンターであって、
記憶電圧（Ｖｉ）を、超過情報（Ｓｉ）を生成するようになされたしきい値（Ｖｔｈｒｅｓｈｏｌｄ）と比較するための比較器（２２ｉ）と、
比較器からの超過情報（Ｓｉ）および入力パルス（ｅｉ）を同時に検出する場合に、リセット手段（ＴＲ）を制御するようになされた制御手段（２４ｉ、Ｉ２）とを特徴する、アナログカウンター。
【請求項２】
比較器（２２ｉ）が、後のリセット動作まで超過情報（Ｓｉ）を維持するための手段を備える、請求項１に記載のアナログカウンター。
【請求項３】
超過情報（Ｓｉ）の生成につながった入力パルスの後のパルスの受信で、一意に超過情報（Ｓｉ）および入力パルス（ｅｉ）の同時検出を可能にするための手段を備える、請求項１または２に記載のアナログカウンター。
【請求項４】
比較器（２２ｉ）が、パルスの持続時間より長く、２つのパルスを分離する時間より短い応答時間を有する、請求項１から３のいずれか一項に記載のアナログカウンター。
【請求項５】
記憶電圧（Ｖｉ）を強制的にしきい値（Ｖｔｈｒｅｓｈｏｌｄ）より高いまたはより低い所定の電圧にするための、強制リセット信号（ＲＳＴ）により制御された手段（ＴＲＳＴ）を備える、請求項１から４のいずれか一項に記載のアナログカウンター。
【請求項６】
制御手段（２４ｉ、Ｉ２）がパルスを、パルスが超過情報および前記入力パルスの存在に左右される次段の入力に送信するようになされた、請求項１から５のいずれか一項に記載のアナログカウンター。
【請求項７】
記憶電圧（Ｖｉ）を変更するための前記手段が電荷注入回路（２０ｉ）を備える、請求項１から６のいずれか一項に記載のアナログカウンター。
【請求項８】
電荷注入回路（２０ｉ）が直列の３つのＰＭＯＳトランジスタ（Ｔ１、Ｔ２、Ｔ３）を備え、その２つが前記パルスの搬送信号および前記パルスの前記搬送信号を補完する信号をそれぞれゲートで受信する終端トランジスタ（Ｔ３、Ｔ１）である、請求項７に記載のアナログカウンター。
【請求項９】
比較器（２２ｉ）が差動ペアを形成する２つのトランジスタ（Ｔ４、Ｔ５）を備え、それぞれがゲートで、記憶電圧（Ｖｉ）およびしきい値（Ｖｔｈｒｅｓｈｏｌｄ）を受信し、そこで、超過情報（Ｓｉ）により制御されたトランジスタ（ＴＨ）が、超過情報の存在でショートさせるために、しきい値（Ｖｔｈｒｅｓｈｏｌｄ）を受信するトランジスタ（Ｔ５）と並列に接続される、請求項１から８のいずれか一項に記載のアナログカウンター。
【請求項１０】
制御手段（２４ｉ、Ｉ２）が入力として超過情報（Ｓｉ）受信するインバータ（Ｉ２）を備え、そのバイアス端子が前記入力（ｅｉ）に接続されることを特徴とする、請求項１から９のいずれか一項に記載のアナログカウンター。
【請求項１１】
別のインバータ（Ｉ１）が比較器から受信された超過情報（Ｓｉ）を形式化するようになされた、請求項１０に記載のアナログカウンター。
【請求項１２】
いくつかのピクセルを備えるイメージングデバイスであって、各ピクセルがパルスの電気的搬送信号を生成し、その周波数が該当するピクセルによって受信される放射線を表す測定手段、および請求項１から１１のいずれか一項に記載のアナログカウンターを備え、電気的信号がカウンターの前記入力に加えられる、イメージングデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログカウンターおよびイメージングデバイスに関し、具体的には、そのようなアナログカウンターを搭載している赤外線イメージングデバイスに関する。
【背景技術】
【０００２】
特に、赤外線領域のイメージングデバイスは、従来、それぞれが受信する放射線量を測定するようになされた、多数のピクセルから形成される（各ピクセルは、一般に、光学系により受信された放射線の特定の方向に関連付けられている）。
【０００３】
各ピクセルで（この目的のために備えられるセンサーにより）測定される物理量は、容易な利用が可能な、例えば、デジタル形式などの信号に変換される必要がある。
【０００４】
これに関連して、特にピクセルからの十分ロバストな信号のみを送信するため、変換処理の一部がイメージングデバイスの各ピクセルに組み込まれるようになっている。
【０００５】
さらに、可能な限りピクセルの寸法の縮小化が目指されていることが知られており、具体的には、各ピクセルにおける、上述のような処理回路の寸法の縮小化が含まれる。
【０００６】
ＩＭＴＣ２００６（Ｉｎｓｔｒｕｍｅｎｔａｔｉｏｎ  ａｎｄ  Ｍｅａｓｕｒｅｍｅｎｔ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ、Ｓｏｒｒｅｎｔｏ、Ｉｔａｌｙ、２００６年４月２４〜２７日）、ＩＥＥＥ、ｐｐ．２００３〜２００６におけるＭ．Ｐｒｅｎｚｏｎｉらによる論文「Ａ  Ｍｕｌｔｉ−Ｓｐｅｃｔｒａｌ  Ａｎａｌｏｇ  Ｐｈｏｔｏｎ  Ｃｏｕｎｔｉｎｇ  Ｒｅａｄ−Ｏｕｔ  ｃｉｒｃｕｉｔ  ｆｏｒ  Ｘ−ｒａｙ  Ｈｙｂｒｉｄ  Ｐｉｘｅｌ  Ｄｅｔｅｃｔｏｒｓ」では、これに関連して、必要な表面領域を縮小化するためにバイナリーカウンターではなく、アナログカウンターを使用することが提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】仏国特許第２８８８０７４号明細書
【非特許文献】
【０００８】
【非特許文献１】Ｍ．Ｐｒｅｎｚｏｎｉら著、論文「Ａ  Ｍｕｌｔｉ−Ｓｐｅｃｔｒａｌ  Ａｎａｌｏｇ  Ｐｈｏｔｏｎ  Ｃｏｕｎｔｉｎｇ  Ｒｅａｄ−Ｏｕｔ  ｃｉｒｃｕｉｔ  ｆｏｒ  Ｘ−ｒａｙ  Ｈｙｂｒｉｄ  Ｐｉｘｅｌ  Ｄｅｔｅｃｔｏｒｓ」
【発明の概要】
【発明が解決しようとする課題】
【０００９】
その文献で提案された実装形態は原始的で、高品質のイメージングデバイスを手に入れるには、特に、カウンターの繰り返し性および精度を改善することが望ましい。
【課題を解決するための手段】
【００１０】
本発明では、少なくとも第１の段で、電気パルスを受信するようになされた入力、受信された各パルスで、逐次的なインクリメントまたはデクリメントによる、記憶電圧を変更する手段、および記憶電圧をリセットするための手段を備え、記憶電圧を、超過情報を生成するようになされたしきい値を比較するための比較器ならびに比較器からの超過情報および入力パルスが同時に検出される場合に、リセット手段を制御するようなされた制御手段を備える、アナログカウンターを提供する。
【００１１】
こうして、リセット動作（その実装形態は、次の段の入力信号として使用される可能性がある）は、入力として受信するパルスと同期するように実行され、カウンターは正確に動作できるようになる。
【００１２】
比較器はリセット動作なしに（特に、次のパルスを待機する間）超過情報を、すなわち、後のリセット動作まで維持するための手段を備えることができ、それによって、前述の状態でもリセット動作が実際に行われることを確実にすることが可能になる。
【００１３】
記憶電圧がしきい値を通過できるようにした入力パルスの存在に続いて超過情報の生成を可能にする比較器も提供されており、これによって、しきい値を超過し、こうして記憶電圧用に用意された電圧範囲を十分使用するようになることに続くパルスで、リセット動作が正確にトリガされることが可能になる。
【００１４】
したがって、超過情報が生成されるようになる入力パルスに続くパルスの一意的な受信で、超過情報および入力パルスの同時検出を可能にするための装備をすることができる。
【００１５】
実際には、比較器には、例えば、パルスの持続時間より長く、２つのパルスを分割する時間より短い応答時間があり、それによって、超過情報が、記憶電圧がしきい値を超えるようになる入力パルス後で、しかし次のインパルスより前に現れるようになり、この結果、リセット動作が行われる。
【００１６】
さらにアナログカウンターは、記憶電圧をしきい値より高い所定の電圧にするための手段を備えることができ、強制リセット信号により制御される。段の強制リセット動作のための手段は、こうして、特に巧みな方法で生成される。
【００１７】
制御手段は、パルスが超過情報の存在および前記入力パルスに左右される次の段の入力に、パルスを送信するようになされることが可能である。このようにして、関係する２つの段が同期して機能し、それによって計数は特に正確になる。次の段に送信されるパルスは、実際には、前記リセット手段のための制御信号として加えられ、それによって装置の設計が簡単になる。
【００１８】
記憶電圧を変更するための手段は実際には、例えば、電荷注入回路を備え、その回路自体には、おそらく直列の３つのＰＭＯＳトランジスタが備えられ、その内の２つは、パルスを搬送する信号および前記搬送信号を補完する信号をそれぞれゲートで受信する終端トランジスタである。
【００１９】
比較器については、これには、差動ペアを形成する２つのトランジスタを含めることができ、これらはゲートで記憶電圧としきい値をそれぞれ受信するほか、さらに超過情報によって制御され、超過情報の存在でショートさせるためにしきい値を受信するトランジスタと並列に接続されるトランジスタも含めることができる。以下でより詳細に説明するように、ヒステリシス機能がこのようにして、特に簡単な方法で得られる。
【００２０】
さらに、超過情報を入力として受信し、そのバイアス端子が前記入力と接続されているインバータを備える制御手段が提供されることができ、それによって前述の状態の検出が特に簡単にされることが可能である。さらに、別のインバータが比較器から受信される超過情報の形成に投入され、それは特に、比較器が前に言及した応答時間のために電圧ランプを出力として生成する場合である。
【００２１】
後で記述する実装形態の１つの可能性によると、アナログカウンターは、少なくとも一時的に記憶電圧を保存し、トランジスタを介して記憶電圧を変更するための手段に接続された少なくとも１つのコンデンサ（例えば、２つのコンデンサ）を備えている。それは、特に保存された値を読み出すために、それらの手段からコンデンサを選択的に切断できるようにするためである。
【００２２】
さらに、差動ペアが記憶電圧を受信でき、一方その電圧は読み出し信号に従って選択的に供給される。それは、読み出し信号のコマンドで、差動ペアを通してピクセルからの保存された値を送信するためである。
【００２３】
本発明はさらに、パルスの電気的搬送信号を生成し、その周波数が受信した放射線を表す測定手段を備えるイメージングデバイス、および上述のとおり、電気的信号が前記入力に加えられるアナログカウンターも提供する。
【００２４】
本発明の他の特徴および利点は、添付図面への参照が行われる、以下の説明を考慮するときより明らかに明示されるはずである。
【図面の簡単な説明】
【００２５】
【図１】本発明の教示によるアナログカウンターを搭載するイメージングデバイスのピクセルの主要な要素を示す図である。
【図２】本発明の教示により作成されるアナログカウンターの一例の機能的要素を示す図である。
【図３】図２のアナログカウンターの段で使用可能な実施形態の詳細な例を示す図である。
【図４】関係するピクセル列の他の要素に対する図３で表示される段の接続を可能にするバスの設計を示す図である。
【図５】図３の回路に存在するある特定の信号の時間的変化を例示する図である。
【発明を実施するための形態】
【００２６】
図１では、本発明の教示により作成されたカウンターを備える赤外線イメージングデバイスピクセル２の一般的な図を示している。赤外線イメージングデバイスは、当然、多数のそのようなピクセル２のマトリクスからできている。
【００２７】
各ピクセル２は、所与のパスバンドで受信される赤外線放射線のフラックスを示す（すなわち、それにより可変の）電流Ｉを生成するようになされたセンサー４（例えば、マイクロボロメーターおよびバイアスをかけるトランジスタを備える）を備えている。
【００２８】
そのように生成された電流Ｉは、電流Ｉに応じた周波数で電気的パルスを出力する電流周波数変換回路に加えられる。
【００２９】
電気的パルスは、高論理レベルにより、または（図１でさらに表現しているとおり、および以下の説明される例で）低論理レベルによる変形例として構成されることができることに留意されたい。
【００３０】
変換回路６から放出される電気的パルスは、以下で詳細に説明されるとおり、アナログカウンター８に加えられ、その主な役割は、計数された数を表す信号をバス１０上に送信する目的で、所定の時間にわたり受信されるパルス数を計数することである（カウンター８はその時間に等しい時間期間でリセットされる）。その結果、その数はセンサー４により受信された赤外線放射線のフラックスを表す。
【００３１】
特に、次の説明から明らかになるように、カウンター８は、レベルの所定の数Ｎ（これは結果的に、各導体素子で０とＮ−１の間の整数を表す）で、バス１０の各導体素子で電圧を生成し、その結果、バス全体はベースＮ、したがって指定ベースＮカウンターで計数されたパルス数を表す（ここで、Ｎは、既に参照された領域の縮小化という点で利点を得るために、厳密に２より大きいことが好ましい）。
【００３２】
バス１０により搬送される電圧レベルは、次に、メインバス１２に送信され、そこで、列の様々なピクセルで測定された値が逐次的に送信され（すなわち、時分割多重により）、それらの値はデジタルに変換され、次にメモリーに保存される。
【００３３】
変形例も当然提供されることができ、例えば、メインバス１２による列の最下部に送信されるまでのバス１０に存在する信号のアナログからデジタルへの変換などである。コンデンサによる電圧レベルの一時記憶のためのメカニズムもまた提供されることが可能である。
【００３４】
図２は、カウンター８の例示的実施形態の一般的なブロック図である。
【００３５】
図２に表示されているカウンター８は第１の段８１および第２の段８２を備えている。より多数の段も当然提供されることが可能であり、各段は、後で説明するように、第１の段８１は第２の段８２と逐次的にリンクされているのと同じ方法で、次の段と逐次的にリンクされている。
【００３６】
全段（ここでは、第１の段８１および第２の段８２）が同じアーキテクチャに基づいて形成され、次に段８ｉのアーキテクチャについて記述される。
【００３７】
各段８ｉでは、入力として電気的パルストレインｅｉを受信し、次にこれは電荷注入回路２０ｉおよびリセット回路２４ｉに加えられる（この論題には後で戻ることになる）。
【００３８】
電荷注入回路２０ｉは、信号ｅｉの各パルスで設定値（または電圧のインクリメント）ΔＶだけ出力電圧Ｖｉが増大するように設計されている（そのパルスは既に言及したとおり、ここで説明されている例の低レベルに対応する）。設定インクリメントによる電圧レベルのこの増大は実際には、電荷の設定量だけ回路２０ｉによる注入により得られ、以下でより詳細に説明されるように、メモリー記憶装置回路２６ｉのコンデンサの存在により、Ｒ（電圧Ｖｉを搬送する）と表示されたポイントで保持される。
【００３９】
このタイプの回路については、例えば、仏国特許第２８８８０７４号明細書で説明されている。
【００４０】
例えば、８つのアナログレベル（Ｎ＝８）が、１．４Ｖ程度の電圧範囲、ここでは、最低のアナログレベルの０Ｖ（接地電位ＧＮＤ）と最高のアナログレベルのおよそ１．４Ｖ（供給電圧は１．８Ｖである）間で使用される。当然、様々な値が提供されることが可能である。例えば、最低のアナログレベルをゼロ以外にすることもできる。
【００４１】
電圧Ｖｉが最高のアナログレベルに達する場合、電圧Ｖｉは、特に超過信号Ｓｉを生成する比較器２２ｉの入力に加えられる（これは、例えばそのアナログレベルよりわずかに低いしきい値との比較により判定される）。
【００４２】
比較器２２ｉには、電圧Ｖｉがしきい値を超過すると、次で説明するとおり、電圧Ｖｉが最低のアナログレベルに戻らない限り、超過情報Ｓｉが保持されるようなヒステリシスメカニズムが備えられている。
【００４３】
比較器２２ｉはさらに、図５で例示されているとおり、超過情報Ｓｉがその出現の原因となったパルスの後に生成されるように、パルスｅｉの持続時間より長い（しかし、２つのパルスを分離する時間より短い）応答時間を有する。実際には、パルスは数ナノ秒（１０ナノ秒未満）程度の持続時間を有し、最低３００ナノ秒で互いに分離されているので、１００ナノ秒程度の応答時間が提供されることが可能である。
【００４４】
超過情報Ｓｉがリセット回路２４ｉに加えられ、さらにその回路は、入力として受信されるパルス搬送信号ｅｉも受信する。
【００４５】
リセット回路２４ｉでは、超過情報Ｓｉおよび入力信号ｅｉのパルスの両方を入力として受信すると、最低のアナログレベルへの電圧Ｖｉの復帰を指令する。以下で理解されるように、リセット動作は、例えば、既に上記で言及されている電圧Ｖｉのメモリー記憶装置のコンデンサの放電によって実行される。それで、パルス受信後の超過情報のキャンセルに必要な時間は、該当パルスの長さより長く、２つの連続するパルス間の最小時間未満であることが好ましいことに留意されたい。
【００４６】
既に示したように、メモリー記憶装置回路２６ｉでは、コンデンサによって電圧Ｖｉの一時的記憶が可能であり（特に、計数の間）、次いで、計数時間の経過後には、バス１０上で計数（したがって、Ｎを法とする入力ｅｉで受信されるパルス数を表す）の終了時に得られた電圧Ｖｉの送信が可能である。
【００４７】
リセット回路２４ｉからの出力として送信された信号は、さらに、次の段のために入力信号ｅｉ＋１として送信される（もちろん、最後の段である場合は除く）。図２で示されているように、リセット回路２４１からの出力は第２の段８２の入力信号ｅ２として加えられ、こうして実際には、第２の段８２の注入回路２０２およびリセット回路２４２に加えられる。
【００４８】
こうして各段（第２の段からも同様に）で、Ｎアナログレベルをスキャンした後、前の段がリセットされると、１つのパルスを計数する（これは、ベースＮ計数の基本原理を構成する）。
【００４９】
リセット回路２４ｉは入力として受信する信号ｅｉにパルスが存在する場合にのみ信号を出力するので、リセット回路２４ｉから出力される該当信号のパルスは位相に関して信号ｅｉのパルスと同期する（すなわち、パルスの開始時点）ことに留意されたい。さらに、超過情報のキャンセルが超過情報を生成した信号ｅｉのパルスに比べ十分に遅い場合、リセット回路２４ｉからの出力信号のパルスは、事実上、チャネルｅｉのパルスと同じ長さである。
【００５０】
こうして一例として、次の段の入力としてこの出力信号を使用することによって、段ｅｉ＋１で受信されたパルスと、前の段から入力として受信された信号ｅｉパルスを一致させ、こうして様々な段で同期動作を行うことができる。
【００５１】
さらに、入力パルスの長さは関係する段（信号ｅｉ）および次の段（信号ｅｉ＋１）と同じなので、各種の注入回路２０ｉによって注入される電荷の量は、当然、入力として受信されるパルスの長さに左右されるが、それはすべての段で具体的には一定であり、これによって、様々な段で同一の電圧インクリメントを得ることが可能である。
【００５２】
さらに、特に比較器の応答時間のゆえに、上記で提示しているアーキテクチャでは、ゼロへのリセット動作が、それに続くパルスの着信時に正確にトリガされることが可能で、それによって、しきい値が超過するようになり（すなわち、最後のアナログ電圧レベルの着信）、さらにそれにより、カウンターが非常に正確に動作するようになる（一方反対に、従来のシステムで提供される超過情報のみに基づくリセット動作は、早すぎであり、最後のアナログレベルが損失する結果となる）。
【００５３】
したがって、この特性で電圧範囲を十分使用することを可能にすることができる。従来のシステムに比べると、同じ電圧インクリメントに対する追加のアナログレベルの取得（同一の雑音感度）、またはレベルの同一数に対してより高い電圧インクリメントの取得のいずれかが可能であり、こうして、より優れた信号対雑音比を得ることができるようになる。
【００５４】
図３では、図２のカウンターの段８１、８２に対して提供されることが可能な実装形態の詳細な例を示している。
【００５５】
最初に、この詳細な実装形態では、各段の入力として使用されるパルス搬送信号ｅｉだけではなく、補完する信号
【数１】
2012503395.tif 000003
もあることに留意されたい。
【００５６】
図３ではさらに、特定の回路に対する電子回路の定格供給電圧の供給は、Ｖｃｃと表示されており（ここでは、Ｖｃｃ＝１．８Ｖ）、一方、三角形への接続は接地への接続を表していることにも留意されたい。
【００５７】
電荷注入回路２０ｉには、直列に接続された３つのＰＭＯＳトランジスタＴ１、Ｔ２、Ｔ３（すなわち、１つのドレインが他のソースに接続されている）が備えられ、これら３つのＰＭＯＳトランジスタの第１のＴ１のソースが電圧Ｖｃｃと接続されており、一方、第３のＰＭＯＳトランジスタＴ３のドレインは注入回路２０ｉからの出力を形成しており、ここで、計数されたパルス数を表す電圧Ｖｉが確立されている。
【００５８】
第１のトランジスタＴ１はゲートで、入力信号ｅｉを補完する信号
【数２】
2012503395.tif 000004
を受信し、第２のトランジスタＴ２はゲートで、一定の電圧Ｖｃｈａｒｇｅを受信し、そして第３のトランジスタＴ３はゲートで、入力信号ｅｉを受信する。
【００５９】
したがって、入力信号ｅｉでパルスが着信すると（既に上記で言及したとおりここで説明されている例では、パルスは該当信号の低レベルで表されている）、第３のＰＭＯＳトランジスタＴ３は導電状態になり（一方、第１のトランジスタＴ１は補完信号
【数３】
2012503395.tif 000005
のゆえに非導電状態である）、その結果、第１のトランジスタＴ１と第３のトランジスタＴ３間で事前に蓄積された電荷（パルスの着信以前）は注入回路２０ｉの出力に転送され、このようにして、所定のインクリメントΔＶだけ電圧Ｖｉが増大することになる。
【００６０】
信号ｅｉのパルスが通過してしまうと、第３のトランジスタＴ３は非導電状態になり、一方、第１のトランジスタＴ１は導電状態になり、それによって、電荷の蓄積が次のパルスの間に出力として送信される。
【００６１】
設定電圧Ｖｃｈａｒｇｅは電圧ソースにより供給され、いくつかの段で、またはいくつかのピクセルでも使用される。この設定電圧Ｖｃｈａｒｇｅのレベルは取得動作中には一定であるが、例えば、キャリブレーション段の間は、可変するものとして供給されることができ、そのようにして、各パルスで送信される電荷の量を調整する。
【００６２】
さらに、ＮＭＯＳ技術を使用して製造されるトランジスタに比べ、リーク電流の点で、低レベルであることが一般に観察されるので、既に述べたとおり、注入回路２０ｉではＰＭＯＳトランジスタが使用されることが好ましい。
【００６３】
図２に関して既に言及したように、注入回路２０ｉからの電圧Ｖｉ出力（ポイントＲ）が比較器２２ｉへの入力として加えられ、ここで、電圧Ｖｉが取得できる最高のアナログレベルよりわずかに低い設定電圧Ｖｔｈｒｅｓｈｏｌｄ（例えば、およそ２００ｍＶだけアナログレベルが異なる本例では、およそ１００ｍＶ低いということ）と比較される。ここで、電圧は、特に起こり得る技術的ばらつき（ピクセル全体で実際に得られる値には均一性の欠如がある）を補正するために、通常の動作に先立つキャリブレーション段の間には、電圧がおそらく調整可能であることにも留意されたい。
【００６４】
比較器２２ｉには、ゲートで電圧Ｖｉを受信するＰＭＯＳトランジスタＴ４およびゲートで電圧Ｖｔｈｒｅｓｈｏｌｄを受信するＰＭＯＳトランジスタＴ５が備えられており、トランジスタＴ４およびＴ５は、それぞれのソースで、ＰＭＯＳトランジスタＴ８のドレインも接続されているポイントに接続されており、トランジスタＴ８のソースは供給電圧Ｖｃｃに設定されており、ゲートではバイアス電圧Ｖｂｉａｓを受信している。
【００６５】
トランジスタＴ４およびＴ５のドレインはそれぞれ、ＮＭＯＳトランジスタＴ６およびＮＭＯＳトランジスタＴ７（それぞれには接地に接続されたソースがある）によって接地ＧＮＤに接続されており、トランジスタＴ６およびＴ７のそれぞれゲートは、トランジスタＴ７のドレインに接続されているポイントにも接続されている。
【００６６】
「ヒステリシス」分岐を作成するために、トランジスタＴ５のソースおよびドレインとＰＭＯＳトランジスタＴＨを介在させての接続も提供されており（トランジスタＴ５およびＴＨのソースが接触している）、トランジスタＴＨはトランジスタＴ４のドレインに存在する電圧Ｓｉもゲートで受信している。
【００６７】
電圧Ｖｉが電圧Ｖｔｈｒｅｓｈｏｌｄ未満である限り、電圧Ｓｉ（ちょうど述べられたように、特にトランジスタＴ４のドレインに存在する）は高レベルである（超過情報の欠如を表す、ここで説明されている例の場合）。
【００６８】
以下で説明されるように、電圧Ｓｉも加えられ、ヒステリシス機能が生成されることを可能にするトランジスタＴＨが、次に非アクティブ化される。
【００６９】
電圧Ｖｉが、電圧Ｖｔｈｒｅｓｈｏｌｄが超過されるまで、上記で説明されたようにパルスの計数のゆえに増大する場合、電圧Ｓｉは、既に言及した応答時間で（図５を参照）ゼロに変わり（それで、以下で詳細を説明する結果と共に、リセット回路２４ｉでしきい値の超過を示している）、さらにその影響で、トランジスタＴＨの閉鎖の指令、および該当トランジスタＴＨを含む「ヒステリシス」分岐のアクティブ化が行われ、それによって、電圧Ｖｔｈｒｅｓｈｏｌｄを受信する比較器のトランジスタＴ５をショートする。
【００７０】
このため比較器は、これまで説明されたように、発生するリセット動作のために電圧Ｖｉ自体がゼロに戻らない限り、超過情報（Ｓｉがゼロ）を継続的に配信する。
【００７１】
既に述べたように、電圧Ｓｉにより搬送される超過情報は、入力としてリセット回路２４ｉに加えられる。
【００７２】
リセット回路２４ｉは、連続的に３つのインバータＩ１、Ｉ２、Ｉ３を備えている。
【００７３】
第１のインバータＩ１は、ＰＭＯＳトランジスタＴ９およびＮＭＯＳトランジスタＴ１０を備え、それぞれのドレインによりリンクされ（第１のインバータＩ１からの出力が構成されるポイント）、それぞれはゲートで電圧Ｓｉを受信し、トランジスタＴ９およびＴ１０のソースはそれぞれ、供給電圧Ｖｃｃおよび接地ＧＮＤにリンクされている。
【００７４】
第２のインバータＩ２は、ＰＭＯＳトランジスタＴ１１およびＮＭＯＳトランジスタＴ１２を備え、それぞれのドレインによりリンクされ（第２のインバータＩ２からの出力が構成されるポイント）、それぞれはゲートで第１のインバータＩ１からの出力を受信し、トランジスタＴ１１のソースは供給電圧Ｖｃｃにリンクされており、関係する段から入力として受信される信号ｅｉがＴ１２のソースに加えられる。
【００７５】
第２のインバータＩ２から出力される信号は、以下で説明されるように入力信号ｅｉ＋１として次の段に送信される。
【００７６】
第３のインバータＩ３は、ＰＭＯＳトランジスタＴ１３およびＮＭＯＳトランジスタＴ１４を備え、それぞれのドレインによりリンクされ（第３のインバータＩ３からの出力が構成されるポイント）、それぞれはゲートで第２のインバータＩ２からの出力を受信し、トランジスタＴ１３およびＴ１４のソースはそれぞれ、供給電圧Ｖｃｃおよび接地ＧＮＤにリンクされている。
【００７７】
第３のインバータＩ３から出力される信号は、特に入力信号ｅｉ＋１を補完する信号
【数４】
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として次の段に送信される。
【００７８】
次に、直列のこれら３つのインバータの動作についての説明が行われる。
【００７９】
既に示したように、電圧Ｓｉが第１のインバータＩ１の入力に加えられ、こうして、出力として信号を生成し、その中で比較器２２ｉにより生成された超過情報は高レベルに対応している。
【００８０】
第１のインバータＩ１は、信号Ｓｉを形式化し（既に言及しているように、パルスの長さより長い比較器の応答時間のために、電圧ランプの形式を有する）、そのために、信号Ｓｉが、ここの第１のインバータＩ１が高出力状態に切り替わる程度十分弱い場合に、超過情報が生成されると見なされる可能性があることに留意されたい。
【００８１】
第２のインバータＩ２の場合、これは、信号ｅｉのパルス（低レベル）および比較器２２ｉから受信した超過情報が同時に存在する場合、およびその場合にのみ、第２のインバータＩ２の出力が低レベルであるように、関係する段８ｉからの入力として受信されるパルス搬送信号ｅｉを受信する（既に示しているＮＭＯＳトランジスタＴ１２のソースで）。したがって、第２のインバータＩ２の出力は、次の段のための入力信号ｅｉ＋１として使用されることができ、それには、信号ｅｉのパルスと事実上同期しているパルスが伴っている（第２のインバータＩ２により生成される一時的オフセットは本適用例の場合には無視できる）。
【００８２】
また、この信号は第３のインバータＩ３にも加えられ、それによって、次の段に行く補完信号
【数５】
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とＮＭＯＳリセットトランジスタＴＲ向けのコマンドの両方を生成することができ、このトランジスタは、導電状態になると（すなわち、第３のインバータＩ３からの出力信号が高レベルの場合）、注入回路２０ｉの出力で蓄積された電圧Ｖｉを放電し、それによって、カウンター段でゼロ（または再初期化）へのリセット動作が行われる。
【００８３】
その結果、段８ｉでのゼロ（または再初期化）へのリセット動作と段８ｉ＋１でのパルスの計数の間に非常に優れた同期が得られ、これがベースＮ計数の特徴であることに留意されたい。
【００８４】
提供することができる一変形例によると、２つのインバータＩ１およびＩ２、はフリップフロップタイプのラッチに置き換えられることが可能なはずで、同じ機能性が得られるはずである。すなわち、この場合、ラッチはクロック入力で、入力として信号Ｓｉおよび信号ｅｉを受信し、それによって信号ｅｉ＋１が上述に従う出力として得られることができる。
【００８５】
リセット動作は出力電圧Ｖｉにより最高のアナログレベルに到達する結果としてだけ述べられているが、この動作は、ＰＭＯＳトランジスタＴＲＳＴのゲートへの信号ＲＳＴのパルスの印加により指令されることも可能で、そのトランジスタのドレインはポイントＲ（電圧Ｖｉの搬送手段）にリンクされており、そのソースは供給電圧Ｖｃｃに接続されている。すなわち、トランジスタＴＲＳＴが導電状態になると、定格電圧（供給電圧）ＶｃｃがポイントＲに加えられ、次いで電圧Ｖｉは、供給電圧Ｖｃｃと等しくなり、その結果、最高のアナログ値を上回り（そしてさらに、電圧Ｖｔｈｒｅｓｈｏｌｄを上回る）、比較器２２ｉおよびリセット回路２４ｉのところで既に説明した動作がトリガされ、結果的に、電圧Ｖｉのリセット動作が行われる。
【００８６】
カウンターのリセット動作は、実際には、比較器からの入力としてパルスの着信時に実行されることに留意するべきである。このタイプのリセット動作は、放電するＮＭＯＳトランジスタによってリセットされることが好ましい。この理由は、放電後にそのようなＮＭＯＳトランジスタを開放すると、マイナスの電圧がポイントＲに生じる場合があるからである。これによって該当ノードにリンクされたトランジスタのリークが強まり、そして、一定および所定のアナログ低レベルを確保することが困難になる。ポイントＲのレベルに関するこの不確かさは、リセット動作と実際の計数間の待機時間が限定されていない場合には、さらに強まる場合がある。こうして、入力パルスを計数することが望ましい場合に、同時に、上記で示しているようにカウンターをリセットすると、リセット動作の後にノードＲに存在する電圧を制御することが可能である。さらに、ノードＲを接地に等しい、または接地を上回る電圧にリセットすることにより、各段のノードＲへの寄生リークを低減化することができる。したがって、低アナログレベルは、各段で計数が開始する時間に関係なく、各段で事実上同じである。
【００８７】
したがって段の強制リセットメカニズムは、非常に簡単に得られ、さらに、計数中にしきい値が超過すると必ず、段のリセット動作と同じコンポーネントおよび同じプロセスが使用される。これによって、どの場合でも、電圧Ｖｉ同一のリセット動作が可能になる（そして、このようにしてキャリブレーションが十分行われる）。このメカニズムは、計数の持続時間の経過後に（そして、次で説明されるように当然ながら値の記憶の後）、特にカウンターをゼロにリセットするために使用される（カウンターのすべての段の強制リセット動作）。
【００８８】
メモリー回路２６ｉは２つのコンデンサＣ１、Ｃ２を備え、それぞれは、信号Ｐ１、Ｐ２によりそれぞれ制御されるＮＭＯＳトランジスタ（それぞれＴ１５、Ｔ１６と表示）により注入回路２０ｉ（電圧ＶｉのポイントＲ）の出力に接続されている。
【００８９】
加えられた信号Ｐ１、Ｐ２は、動作中、２つのコンデンサＣ１、Ｃ２のいずれか１つのみが注入回路２０ｉの出力に接続されるようになり、接続されたコンデンサ（例えば、Ｃ１）により、計数の持続時間に値の一時的な保存（または記憶）が可能になる。
【００９０】
該当する持続時間の経過後に、前に閉じられたトランジスタが開放され（当然、適切な制御による、例では信号Ｐ１による）、それによって関係するコンデンサが隔離され（例では、Ｃ１）、計数されたパルスの数を表す値を保存することができる。
【００９１】
次いで、注入回路２０ｉの出力への他のコンデンサ（例では、Ｃ２）の接続を可能にするトランジスタを閉じ、前で言及されているように、信号ＲＳＴを使用するコマンドにより段の強制リセット動作（偶発的に、カウンターの他の段のリセット動作と同時発生する）を指令することが可能である。
【００９２】
このようにして、受信されたパルスの計数は、該当する他のトランジスタ（例では、Ｃ２）側の一時的記憶装置を使って再開する。この新しい計数期間には、以下で説明されるように、第１のコンデンサ（例では、Ｃ１）で保存された値をバス１０に送信するという利点がある（読み出し信号Ｌ１、Ｌ２により制御されるフォロア回路を使用して、バス１０へコンデンサに保存された値を読み出す）。
【００９３】
より具体的には、各コンデンサＣ１、Ｃ２は、ゲートで読み出し信号（それぞれＬ１、Ｌ２）を受信するＰＭＯＳトランジスタ（それぞれＴ１７、Ｔ１８と表示）を通して供給される差動ペアを介してバス１０に接続されている。
【００９４】
より正確には、トランジスタＴ１５にリンクされたコンデンサＣ１の端子は、ＰＭＯＳトランジスタＴ２１のゲートにも接続されており、そのソースは、ＰＭＯＳトランジスタＴ２２のソースに接続され（差動ペアを形成するため）、さらにトランジスタＴ１７のドレインにも接続されている。トランジスタＴ２２のゲートはさらに該当する同じトランジスタＴ２２のドレインにも接続されている。
【００９５】
バス１０はここで、それぞれトランジスタＴ１７のソース（後で説明されるように列の最上部で電流のソースに接続するため）、トランジスタＴ２１のドレイン、およびトランジスタＴ２２のドレイン（後で説明されるように列の最下部で電流ミラーに接続するため）に接続された３つの配線１０１、１０２、１０３から形成されている。
【００９６】
同一の方法で、トランジスタＴ１６にリンクされたコンデンサＣ２の端子は、ＰＭＯＳトランジスタＴ１９のゲートにも接続されており、そのソースは、ＰＭＯＳトランジスタＴ２０のソースに接続され（差動ペアを形成するため）、さらにトランジスタＴ１８のドレインにも接続されている。トランジスタＴ２０のゲートはさらに該当する同じトランジスタＴ２０のドレインにも接続されている。
【００９７】
したがって、バス１０の３つの配線１０１、１０２、１０３は、トランジスタＴ１８のソース（列の最上部で電流のソースに接続するため）、トランジスタＴ１９のドレイン、およびトランジスタＴ２０のドレイン（列の最下部で電流ミラーに接続するため）に、それぞれ接続されている。
【００９８】
図４では、差動ペア３０（トランジスタＴ２１、Ｔ２２）およびトランジスタＴ１７（前に説明したとおりコンデンサＣ１に関連付けられている）、ならびに前部で簡単に言及したように、列の最上部および列の最下部でのコンポーネントへの接続を表している。簡略化するために、図４では、コンデンサＣ２に関連付けられているコンポーネント（Ｔ１８、Ｔ１９、Ｔ２０）は表示されていない。しかしながら、列の最上部および最下部でのそれらの接続も、図３を参照して既に説明したものと同一の方法で行われる。
【００９９】
図４で既に明らかなように、読み出し信号Ｌ１を受信するトランジスタＴ１７のソースは、バス１０の配線１０１を介して、列の最上部３０に位置し、電流ソースを形成する（ソースが供給電圧Ｖｃｃに配置されていることのため）ＰＭＯＳトランジスタＴ２３のドレインに接続されている。
【０１００】
差動ペア３４を形成するトランジスタＴ２１、Ｔ２２のドレイン関し、これらは、列最下部３２に位置し、電流ミラーを形成するＮＭＯＳトランジスタＴ２４、Ｔ２５のドレインに、バス１０の配線１０２、１０３によりそれぞれ接続され、トランジスタＴ２４のドレインもトランジスタＴ２４およびＴ２５のゲートに接続され、これらのトランジスタＴ２４、Ｔ２５のソースは接地ＧＮＤに接続されている。
【０１０１】
列の最上部３０および列の最下部３２のコンポーネント（Ｔ２３、Ｔ２４、Ｔ２５）は、列のすべてのピクセルで共通である。したがって、列のピクセルのそれぞれで、バス１０は、図４で表されたピクセルついて、ちょうど説明されたものと同一の方法で、これらのコンポーネントＴ２３、Ｔ２４、Ｔ２５に接続される。
【０１０２】
したがって、特定のピクセルに対してトランジスタＴ１７を閉じると（読み出し信号Ｌ１で制御される閉鎖）、関係するピクセルの差動ペア３４の接続（電流ソースと電流ミラーの間）、およびそれによって、トランジスタＴ２２のゲートで、関係するピクセルのコンデンサＣ１より保存されているものに対応する値ＶＳの読み出しを行えることがはっきり理解されることができる。
【０１０３】
同様の方法で、コンデンサＣ２に保存されている値は、信号Ｌ２によって関連トランジスタＴ１８を閉じることによって読み出される。
【０１０４】
次いで、読み出された値が処理され、既に示したように、例えばデジタルに変換されることができる。
【０１０５】
当然、前述の実施形態は、それに限定されることがない、本発明の実装形態の利用可能な単なる一例に過ぎない。
【０１０６】
上部で提示した回路以外の回路も、特に、電荷注入、比較、およびリセット動作の機能を行うために使用されることが可能なはずである。
【０１０７】
さらに、保存された電圧を最大値にリセットして、受信したそれぞれのパルスで該当する値をデクリメントすることによって、パルスを計数することも可能なはずである。
【０１０８】
その上、ＣＭＯＳ技術を使用して作成された回路の例が説明されているが、他の技術による実装形態も当然、想定されることができるはずである。それらはバイポーラロジック、または説明されたトランジスタを補完するトランジスタを使用したもの（この場合、例えば、入力パルスがＩ２で対応するインバータの最上部に加えられるための装備が行われるはずである）などである。
【０１０９】
回路を作成するための技術により、「薄いゲート」トランジスタが、例えば、最大電圧１．８Ｖで動作し、「厚いゲート」トランジスタが、例えば、３．３Ｖの電圧で動作することが可能な場合には、一般にリークがさらに少ない厚いゲートのトランジスタを使用することがさらに可能なはずである。電荷注入回路、リセットトランジスタＴＲおよびＴＲＳＴ、ならびに第１のインバータＩ１を作成するために、そのようなトランジスタが使用されることは利点となるはずである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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