【手続補正書】
【提出日】平成21年4月22日(2009.4.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体パッケージアセンブリであって、第１のパッケージアセンブリ基板のダイ取付側の上に実装され、第１のパッケージアセンブリ基板のダイ取付側に電気的に接続された少なくとも１つのダイを備え、前記半導体パッケージアセンブリはさらに、第１のパッケージダイの上に実装された第２の基板を備え、ダイ取付側に対向する第１のパッケージ基板の側は基板のランド側であり、前記第２の基板は、前記第１のパッケージ基板のダイ取付側に面している第１の側と、前記第１のパッケージ基板のダイ取付側から離れる方に向いている、ランド側である第２の側とを有し、その結果、基板のランド側は互いに離れる方に向いており、前記第１のパッケージ基板および前記第２の基板の間のｚ相互接続は、前記第１のパッケージ基板の前記ランド側の縁のエリアにおけるワイヤボンド箇所と、前記第２の基板の前記第１の側の前記縁のエリアにおける、周辺に位置するワイヤボンド箇所との間であって、かつ前記第１のパッケージアセンブリ基板および前記第２の基板を接続するワイヤボンドによるものであり、パッケージの一方の側における前記第２の基板の少なくとも一部およびアセンブリの対向する側における前記第１のパッケージ基板の少なくとも一部の両方が露出するように前記パッケージは封止される、半導体パッケージアセンブリ。
【請求項２】
前記第２の基板は前記第１のパッケージ基板よりも大きい、請求項１に記載のアセンブリ。
【請求項３】
アセンブリ封止部は、スペーサまたはスペーサ構造が接触していない前記第２の基板の第１の側のエリアを覆い、ｚ相互接続ワイヤボンドおよびワイヤループ、第１のパッケージの端縁、ならびに前記第１のパッケージのランド側の縁のエリアを密閉し、その結果、前記第２の基板のランド側および前記縁のエリア内に位置する第１の基板のランド側のエリアの両方を露出したままにする、請求項２に記載のアセンブリ。
【請求項４】
第１の基板は第２のパッケージ基板よりも大きい、請求項１に記載のアセンブリ。
【請求項５】
前記アセンブリ封止部は、スペーサまたはスペーサ構造が接触していない前記第２の基板の第１の側のエリアを覆い、前記ｚ相互接続ワイヤボンドおよびワイヤループ、第２のパッケージの端縁、ならびに第２のパッケージのランド側の縁のエリアを密閉し、その結
果、前記第１の基板のランド側および前記縁のエリア内に位置する前記第２の基板のランド側のエリアの両方を露出したままにする、請求項３に記載のアセンブリ。
【請求項６】
第１のパッケージアセンブリダイは、ワイヤボンドによって前記第１のパッケージ基板と電気的に接続される、請求項１に記載のアセンブリ。
【請求項７】
前記第２の基板はスペーサによって前記第１のパッケージダイの上に支持され、ワイヤループの高さを収容するために基板の第１の側と前記ダイの上部との間に十分な空間を与える、請求項６に記載のアセンブリ。
【請求項８】
前記第２の基板はスペーサアセンブリによって前記第１のパッケージダイの上に支持され、ワイヤループの高さを収容するために基板の第１の側と前記ダイの上部との間に十分な空間を与える、請求項６に記載のアセンブリ。
【請求項９】
前記第２の基板は、前記第１のパッケージダイの上に実装されたスペーサによって前記第１のパッケージダイの上に支持される、請求項６に記載のアセンブリ。
【請求項１０】
前記第２の基板は、前記第１のパッケージ基板の上に実装されたスペーサによって前記第１のパッケージダイの上に支持される、請求項６に記載のアセンブリ。
【請求項１１】
前記第１のパッケージ基板と前記第２の基板との間のｚ相互接続は、第２のパッケージ基板のランド側の前記縁のエリアにおけるワイヤボンド箇所と、第１の基板の第１の側の縁のエリアにおける、周辺に位置するワイヤボンド箇所との間のワイヤボンドによる、請求項１に記載のアセンブリ。
【請求項１２】
前記第１のパッケージダイおよび前記第１のパッケージ基板は、基板との前記ダイの電気的な相互接続部とともに、パッケージサブアセンブリを構成する、請求項１に記載のアセンブリ。
【請求項１３】
第１のパッケージはボールグリッドアレイ基板を備え、下にある回路との前記パッケージの第２のレベルの相互接続は、前記第１のパッケージ基板のランド側の露出した部分における相互接続によってなされる、請求項１２に記載のアセンブリ。
【請求項１４】
第１のパッケージはボールグリッドアレイ基板を備え、下にある回路との前記パッケージの第２のレベルの相互接続は、前記第２の基板の露出したランド側における相互接続によってなされる、請求項１２に記載のアセンブリ。
【請求項１５】
前記第１のパッケージアセンブリ基板は前記第２の基板よりも大きく、下にある回路との前記パッケージの第２のレベルの相互接続は、第１のアセンブリ基板のランド側におけるはんだボール相互接続によってなされる、請求項１２に記載のアセンブリ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
代替的な実施例では、第２の基板の露出した側は第２のレベルの相互接続をもたらす。一例として、図４に示す実施例は、パッケージアセンブリをマザーボードなどの下にある回路に接続するために、第２のレベルの相互接続はんだボール４１８を金属層２３上のパッド４１９の上に実装させる。このような実施例では、第１のパッケージ基板の露出した
部分は、パッケージ、ダイまたは受動素子などの追加の構成要素の積層に利用可能である。しかしながら、第１のパッケージ基板の露出した部分は第２のパッケージ基板よりもエリアが限られており、第１のパッケージ側に作られることができる相互接続部の数を制限する。さらに、第１のパッケージ基板のランド側の縁のエリアを覆うアセンブリモールディング２０７の一部は、ワイヤボンド２１８のループの高さ（および許容差）を収容するのに十分に厚くなければならない。典型的には、ワイヤループにおけるモールディングの厚さは約５０μｍから約２００μｍの範囲にある。ワイヤループの端部が第１のパッケージのランド側のパッドの上にステッチングされるように逆方向のワイヤボンディングが利用される場合には、ワイヤループの高さは実際にはわずか約３５μｍであってもよく、したがって、このような実施例ではわずか約１００μｍという縁のエリアの上のモールディングの厚さを達成できる。順方向のワイヤボンディングが利用される場合には、より大きなモールドの高さが必要になる。なぜなら、厚さが約１ミルのワイヤを形成する、現在利用可能なワイヤボンディング技術を使用するボール（またはバンプ）上のワイヤループの高さは、通常約１００μｍ以上であるためである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正の内容】
【００６５】
上述のように、第２の基板のランド側は、アセンブリ封止後、完全に露出したままにされる。したがって、図６Ａにおける第２の基板の図は実質的にアセンブリの表面の図である。したがって、ボールパッド６３は、（たとえば図４に示すように）下にある回路へのアセンブリの第２のレベルの相互接続に利用可能であり、またはより好ましくは、（たとえば図３に示すように）追加の素子の取付に利用可能である。ボールパッド６３はさらに、組立に先立ってパッケージを検査するため、および所望であれば、第２のレベルの相互接続はんだボールの実装に先立ってパッケージアセンブリを検査するための検査プローブ箇所として利用可能である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００９３
【補正方法】変更
【補正の内容】
【００９３】
たとえば２〜６つの金属層を有する積層板、または４〜８つの金属層を有する積上げ基板、または１〜２つの金属層を有する可撓性のポリイミドテープ、またはセラミック多層基板を含むさまざまな基板タイプのいずれが第１のパッケージアセンブリ基板および第２の基板のために使用されてもよい。図２４に一例として示す第１のパッケージアセンブリ基板および第２の基板の各々は２つの金属層を有し、たとえば図１を参照して詳細に記載したように、各々は適切な回路を設けるためにパターニングされ、ビアを介して接続される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００９７
【補正方法】変更
【補正の内容】
【００９７】
第１のパッケージサブアセンブリは、たとえば図２７に示すように、モールドされることができ、第１の（下部）パッケージを構成する。図２７を参照して、第１のパッケージサブアセンブリ２７２の基板２４１は図２４と同様に構築される。ダイ２７３が基板２４
１のダイ取付側の上に実装される。ダイ２７３は、第１のアセンブリ基板２４１のダイ取付側のダイ取付側の金属層におけるパッドの上に裏面を下向きに付着され、第１のアセンブリ基板２４１のダイ取付側の金属層におけるパッドと電気的に接続される。第１のパッケージモールディングはダイの活性側およびワイヤボンドを密閉し、第２の基板２４４はモールディングの上向きに向いている面の接着剤を使用してモールディングの上に付着される。したがって、第２の基板の下向きに向いている面は第１のパッケージモールディング上の接着剤の上に載っている。モールディングは、ダイ２７３を第１のパッケージアセンブリ基板２４１と接続するワイヤボンドのループの高さを収容するのに十分に厚い。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１２２
【補正方法】変更
【補正の内容】
【０１２２】
【図１】この発明の局面に従う半導体パッケージアセンブリの実施例を通る断面図の概略図である。
【図２】この発明の別の局面に従う半導体パッケージアセンブリの実施例を通る断面図の概略図である。
【図３】この発明の別の局面に従う半導体パッケージの実施例を通る断面図の概略図である。
【図４】この発明の別の局面に従う半導体パッケージの実施例を通る断面図の概略図である。
【図５Ａ】図３に示すこの発明の実施例で使用するのに好適な構成における、この発明の実施例に従う第１のパッケージ基板のランド側を示す平面図の概略図である。
【図５Ｂ】図３に示すこの発明の実施例で使用するのに好適な構成における、この発明の実施例に従う第１のパッケージ基板の、ダイが取付けられたダイ取付側を示す平面図の概略図である。
【図６Ａ】図３に示すこの発明の実施例で使用するのに好適な構成における、この発明の実施例に従う第２の基板のランド側を示す平面図の概略図である。
【図６Ｂ】図３に示すこの発明の実施例で使用するのに好適な構成における、この発明の実施例に従う第２の基板の第１の側を示す平面図の概略図である。
【図７Ａ】この発明の実施例に従う半導体アセンブリを通る断面図の概略図であり、各々が、アセンブリの上に積層したＢＧＡを含む。
【図７Ｂ】この発明の実施例に従う半導体アセンブリを通る断面図の概略図であり、各々が、アセンブリの上に積層したＢＧＡを含む。
【図８Ａ】この発明の実施例に従う半導体アセンブリを通る断面図の概略図であり、各々が、アセンブリの上に積層したＬＧＡを含む。
【図８Ｂ】この発明の実施例に従う半導体アセンブリを通る断面図の概略図であり、各々が、アセンブリの上に積層したＬＧＡを含む。
【図９】アセンブリの上に積層したＳＤ  ＱＦＰを含む、この発明の実施例に従う半導体アセンブリを通る断面図の概略図である。
【図１０】アセンブリの上に積層したＳＤ  ＱＦＮ／ＬＦＣＳＰを含む、この発明の実施例に従う半導体アセンブリを通る断面図の概略図である。
【図１１】アセンブリの上に積層したワイヤボンドダイを含む、この発明の実施例に従う半導体アセンブリを通る断面図の概略図である。
【図１２】アセンブリの上に積層したフリップチップダイを含む、この発明の実施例に従う半導体アセンブリを通る断面図の概略図である。
【図１３】アセンブリの上に積層した光センサパッケージを含む、この発明の実施例に従う半導体アセンブリを通る断面図の概略図である。
【図１４】アセンブリの上に積層したヒートスプレッダを含む、この発明の実施例に従う半導体アセンブリを通る断面図の概略図である。
【図１５】この発明の実施例に従う半導体アセンブリを作るためのプロセスにおけるステップを示す図である。
【図１６Ａ】この発明の実施例に従うパッケージを作るためのプロセスにおける段階を示す図の断面図である。
【図１６Ｂ】この発明の実施例に従うパッケージを作るためのプロセスにおける段階を示す図の平面図である。
【図１７Ａ】この発明の実施例に従うパッケージを作るためのプロセスにおける段階を示す図の断面図である。
【図１７Ｂ】この発明の実施例に従うパッケージを作るためのプロセスにおける段階を示す図の平面図である。
【図１８Ａ】この発明の実施例に従うパッケージを作るためのプロセスにおける段階を示す図の断面図である。
【図１８Ｂ】この発明の実施例に従うパッケージを作るためのプロセスにおける段階を示す図の平面図である。
【図１９Ａ】この発明の実施例に従うパッケージを作るためのプロセスにおける段階を示す図の断面図である。
【図１９Ｂ】この発明の実施例に従うパッケージを作るためのプロセスにおける段階を示す図の平面図である。
【図２０Ａ】この発明の実施例に従うパッケージを作るためのプロセスにおける段階を示す図の断面図である。
【図２０Ｂ】この発明の実施例に従うパッケージを作るためのプロセスにおける段階を示す図の平面図である。
【図２１Ａ】この発明の実施例に従うパッケージを作るためのプロセスにおける段階を示す図の断面図である。
【図２１Ｂ】この発明の実施例に従うパッケージを作るためのプロセスにおける段階を示す図の平面図である。
【図２２Ａ】この発明の実施例に従うパッケージを作るためのプロセスにおける段階を示す図の断面図である。
【図２２Ｂ】この発明の実施例に従うパッケージを作るためのプロセスにおける段階を示す図の平面図である。
【図２３Ａ】この発明の実施例に従うパッケージを作るためのプロセスにおける段階を示す図の断面図である。
【図２３Ｂ】この発明の実施例に従うパッケージを作るためのプロセスにおける段階を示す図の平面図である。
【図２４】この発明の別の局面に従う半導体パッケージアセンブリの実施例を通る断面図の概略図である。
【図２５】図２４と同様のアセンブリの上に積層したＢＧＡを含む、この発明の実施例に従う半導体パッケージの実施例を通る断面図の概略図である。
【図２６】この発明の別の実施例に従う半導体パッケージアセンブリを通る断面図の概略図である。
【図２７】この発明の別の実施例に従う半導体パッケージアセンブリを通る断面図の概略図である。
【図２８】この発明の別の実施例に従う半導体パッケージアセンブリを通る断面図の概略図である。
【図２９】この発明の別の実施例に従う半導体パッケージアセンブリを通る断面図の概略図である。
【図３０】この発明の別の実施例に従う半導体パッケージアセンブリを通る断面図の概略図である。