【誤訳訂正書】
【提出日】平成21年3月9日(2009.3.9)
【誤訳訂正１】
【訂正対象書類名】明細書
【訂正対象項目名】０００４
【訂正方法】変更
【訂正の内容】
【０００４】
コンピュータ・システムは、代表的には、個別の構成要素間でデータを伝送するためにバスを使用する。最低待ち時間でもって最高の率でデータを伝送するために、同期伝送が多用されている。一実施例（図１参照）においては、送信クロックが、データをクロッキングするのに使用され得る受信装置に達するまでバスに沿ってデータ信号と一緒に送られる。これは、信号がバスワイヤを移動している時の遅延が対応するバスワイヤを下るクロックの遅延と一致するように行われる。同じ技術を用いて両方向にクロックおよびデータを送る場合には、送受信データ（そして、クロック）はバスに沿った装置の位置に依存する位相関係を有し得る。パーツ内を受信クロック領域から送信クロック領域へ移動するとき、データを送信クロック領域に対してリタイムする、あるいは、少なくとも制御パルスをリタイムする必要が生じる。従来技術では、このようなバスの長さに制約があった。図１のようなバス付きシステムにおいては、バスの長さは、受信クロック、送信クロック間の位相関係を決定する。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】０００９
【訂正方法】変更
【訂正の内容】
【０００９】
ここで用いる「受信」クロック領域、「送信」クロック領域という用語は、同期化回路による受信、送信を意味しており、必ずしも装置、たとえば、メモリ装置によるデータの受信、送信に対応するものではない。本発明は、特に、複数のＤＲＡＭが、クロック発信ポイントからの種々の待ち時間で、同期バスに沿って配置されている同期メモリ・システムにおいて有用である。各個々のＤＲＡＭで再クロッキングされたデータは、第１の待ち時間または第２つの待ち時間にあってもよい。システム全体は、待ち時間の少ない装置に待ち時間を加えてすべてのデータが同時にバス上に置かれることになるようにすることによって均等化される。
【誤訳訂正３】
【訂正対象書類名】明細書
【訂正対象項目名】００１０
【訂正方法】変更
【訂正の内容】
【００１０】
好ましい実施例において、受信クロック領域データは、受信クロックによってクロッキングされるフリップフロップを通して提供される。２つのラッチ回路は、好ましくは、予充電されたセンス増幅器を利用してセットアップ、ホールドおよびclock-to-data-outの変動によるクロックのシフトを最小限に抑えるフリップフロップである。
【誤訳訂正４】
【訂正対象書類名】明細書
【訂正対象項目名】００１３
【訂正方法】変更
【訂正の内容】
【００１３】
（定義）
本発明の以下の説明において役に立ついくつかの用語がある。
Ｒｃｌｋ：  バス-受信クロック（図５の２０４）に位相ロックされたクロック。修正されたデューティ・サイクル。
ＴｘＣｌｋ：  バスに示すような送信クロック。ＴｘＣｌｋはＴＣｌｋを９０度だけ遅延させる（図５の２０３）。修正されたデューティーサイクルではない。
Ｔｃｌｋ：  送信クロックまわりに出力データを芯合わせするのを容易にする、ＴｘＣｌｋと直角位相のクロック信号。修正されたデューティーサイクル。
ｔＴＲ：  クロック・サイクル・タイムによって分割された、ＴｘＣｌｋからＲＣｌｋへの時間遅延。この数値は、度数単位で位相値としても表現し得る。図１と同様のシステムにおいては、ｔＴＲはバス上の装置の位置と直接的に相関させることができる。
スキップ回路：  ２つのクロックからｔＴＲ位相値を検知し、ラダー回路に制御信号を出力する回路。
クロック領域：  特定の位相を有するクロックから作動しているすべての回路。フリップフロップおよびラッチがクロック−Ｘによってクロッキングされる回路は、「Ｘ−領域」にあると言える。
ラダー回路：  受信クロック領域（Ａ領域）および送信クロック領域（Ｔ領域）にデータを渡すタイミング同期化装置。
Ｌａｄｄｅｒ０：  ＴＣｌｋの立ち下がりエッジで作動してＲＣｌｋ領域データを受け取る回路。
Ｌａｄｄｅｒ１：  ＴＣｌｋの立ち上がりエッジで作動してＲＣｌｋ領域データを受け取る回路。
スキップ値：  同期化装置回路のＬａｄｄｅｒ０あるいはＬａｄｄｅｒ１のいずれかを選ぶ、スキップ回路からの出力値。
ＲＥＴ−ＦＦ：  立ち上がりエッジ・トリガ式フリップフロップ。たとえば、クロックの立ち上がりエッジでのみその出力を変えることができるフリップフロップ。
ＦＥＴ−ＦＦ：  立ち下がりエッジ・トリガ式フリップフロップ。たとえば、クロックの立ち下がりエッジでのみその出力を変えることができるフリップフロップ。
待ち時間領域：  出力データが同じクロック・サイクル内で有効になるｔＴＲ値の範囲。
ＴＣＹＣＬＥ：  クロック・サイクル・タイム。
【誤訳訂正５】
【訂正対象書類名】明細書
【訂正対象項目名】００１６
【訂正方法】変更
【訂正の内容】
【００１６】
（長バス動作を伴う同期化装置及びスキップ回路動作の概観）
同期化問題は、ｍｕｘ３１０を経由したＬａｄｄｅｒ０、Ｌａｄｄｅｒ１の適正な選択の１つになる。ｍｕｘ３１０のこの制御は、スキップ回路４０１で達成される。スキップ回路についての必要条件を理解するために、まず、任意の位相システムにおいて使われるときのラダー動作をさらに詳しく理解することが良いであろう。ｔＴＲがＴｘＣｌｋ、ＲＣｌｋ間の位相関係であることを想起されたい。クロックがデータと同じ方向に移動するバス付きシステム（たとえば、図１に示すもの）においては、データと共に移動しているクロックが有効データ・ウインドウの中央に位置するエッジを有することがしばしば必要である。これは、ＤＬＬまたはＰＬＬを通常伴う様々な技術を介して達成され得る。これは、ＴｘＣｌｋと直角位相（９０度移相）のクロックの創作に結果する。我々は、ＴｘＣｌｋと直角位相のこのクロックをＴＣｌｋと呼ぶことにする。このクロックは、出力データをタイムする最終出力ステージをクロッキングするのに必要であり、ＴｘＣｌｋはＴＣｌｋを９０度だけ遅らせる。
【誤訳訂正６】
【訂正対象書類名】明細書
【訂正対象項目名】００３５
【訂正方法】変更
【訂正の内容】
【００３５】
同期化装置の回路具体例は、種々のプロセス、電圧および温度条件を通じて最大のタイミング・マージンについて上述のラダー回路シフトおよび縮小と取り組む。一実施例の部分的な回路図が図１９に示してある。この回路は、ラダー回路シフト、縮小のソースに、遅延補償およびより速い回路性能と共に取り組む。ラダー回路シフティングを最小にするために、予充電されたセンス増幅器が、第２ステージ・フリップフロップについて使用される。クロッキングされたセンス増幅器ラッチ遅延は、ほぼ先のステージ・ラッチのclock-to-data-out遅延と共に変化する。それにより、より遅いトランジスタ性能条件においては、クロッキングされたセンス増幅器はそのサンプリング・ポイントを遅らせ、ノード８０６およびＬａｄｄｅｒ(21) 特表２００１−５２０４１７１７で加算されたclock-to-data-out遅延を補正することになる。シングル・エンデッド信号６０３の代わりに微分信号８０８、８０７を使用することによって、センス増幅器ゲインを増大させ、フリップフロップ３０７、３０９のセットアップおよびホールドを低下させることができる。
【誤訳訂正７】
【訂正対象書類名】明細書
【訂正対象項目名】００３６
【訂正方法】変更
【訂正の内容】
【００３６】
図１０に示す同期化装置回路は、ＲＣｌｋ８３１／８３０の立ち下がりエッジおよびＴＣｌｋ８０８／８０９の立ち上がり、立ち下がりエッジを使用してオーバーラップするＬａｄｄｅｒ０、Ｌａｄｄｅｒ１を生成する。この構成は、立ち上がりエッジ・トリガ出力を生成する。立ち下がりエッジ駆動のシーケンシャル論理システムのための別の実施例において、我々はすべてのシーケンシャル要素のサンプリング・エッジの極性を反転させ、適正な動作を達成することができた。あるいは、同期化装置はＴｃｌｋの１つのサンプリング・エッジと共にＲＣｌｋの立ち上がり、立ち下がりエッジを使用してもよい。この実施例が図２０に示してある。クロック領域交差を達成するのに用いる基本的前提は、１つのクロック領域の異なった位相でクロッキングされて他の領域にデータを送る回路を使用することである。その最終結果は、図１４に示すものと同様のオーバーラップ・ラダー回路である。
【誤訳訂正８】
【訂正対象書類名】明細書
【訂正対象項目名】００３８
【訂正方法】変更
【訂正の内容】
【００３８】
同期化装置の異なる実施例が図２３に示してある。この同期化装置は、「混合された」クロックIｎｔＣｌｋ１００５の使用でデータを再編成する。混合されたクロックは、図２４に示すようにＲＣｌｋ、ＴＣｌｋ間の途中にある位相を有する。同期化装置は、それぞれ、ＲＣｌｋ１００２、IｎｔＣｌｋ１００５およびＴＣｌｋ１００８によってクロッキングされる３つ順次に接続されるラッチ１００３、１００６、１００９を包含する。
【誤訳訂正９】
【訂正対象書類名】明細書
【訂正対象項目名】００４３
【訂正方法】変更
【訂正の内容】
【００４３】
理想的な場合、単純なＦＥＴ（立ち下がりエッジ・トリガ式）データ・レシーバを使用して位相コンパレータ出力を生成することができた。しかしながら、高速で移動しているクロックはデューティーサイクルひずみを受けやすいので、デューティーサイクル補正式クロック（図２８参照）によってクロッキングされながらデューティーサイクルひずみのあるクロックをサンプリングする場合、この様式で使用される単一データ・レシーバはｔＴＲの値を間違って決定する可能性があった。ＲＣｌｋがその対応するバス・クロックの立ち下がりエッジにロックする場合には、５０％より小さいＴｘＣｌｋデューティーサイクル２４８は、ＦＥＴ位相コンパレータに０．５より大きいｔＴＲのところにｔＴＲ＝０．５移行を不正に置かせることになろう。同様に、ＴｘＣｌｋデューティーサイクルが５０％より２４９である場合、コンパレータは０．５より低いｔＴＲのところにｔＴＲ＝０．５移行を誤って置くことになろう。インバータ４１２と共にＲＣｌｋの立ち上がりエッジでクロッキングされる図２７の付加的なデータ-レシーバ４０８を使用すると、この問題を避けることができる。単一の立ち下がりエッジがＴｘＣｌｋのタイムシフとされた立ち上がりエッジにより間違った上方を提供する０．５のｔＴＲ付近では、ＲＣｌｋの立ち上がりエッジはＴｘＣｌｋの立ち下がりエッジ付近にあることになる。マルチプレクサ４１０およびフリップフロップ４１１を使用してＴｘＣｌｋの立ち下がりエッジをサンプリングするのに最も近いデータ・レシーバを選ぶことによって、位相コンパレータは、ＴｘＣｌｋについて非５０％デューティーサイクルを大目に見ることができる。これは、ＲＣｌｋ立ち上がりエッジ２５３、ＲＣｌｋ立ち下がりエッジ２５２両方の時点で波形２４８、２４９、２５１の異なった特性を観察することによって、より容易に理解することができる。したがって、図２７の好ましい実施例は、ＴＣｌｋおよびＲｃｌｋのおおざっぱな比較を行い、制御信号、ＳｅｌＥｖｅｎ２４７を生成するのにフリップフロップ４１１を使用する。この制御信号は、マルチプレクサ４１０によって使用され、-０．２５＜ｔＴＲ＜０．２５についてはＦＥＴレシーバ４０９を選び、０．２５＜ｔＴＲ＜０．７５についてはＲＥＴレシーバ４０８を選ぶ。たいていの場合、出力２４５、２４６が同一であるから、ＳｅｌＥｖｅｎの正確なｔＴＲ位置決めは重要ではない。したがって、この好ましい実施例は、潜在的にデューティーサイクルひずみのあるクロックをデューティーサイクル訂正済みのクロックと比較し、立ち下がりエッジのみを測定することによって位相比較において高精度を維持することができる。別の実施例において、インバータは移動させ、マルチプレクサ制御を切り替えて、同じ効果をもってＴｘＣｌｋの立ち上がりエッジと比較することができる。