(57)【要約】  不揮発性メモリセル群を消去する技術が本明細書に開示される。メモリセル群は、トライアル消去パルスを使用して消去される。第２のパルスの適切な大きさは、トライアル消去パルスの大きさと、トライアル消去後の閾値電圧分布に関して収集されたデータに基づいて決定することができる。第２の消去パルスは、メモリセル群を消去するため使用される。２回目の消去後は、メモリセル群の閾値電圧を必ずしも検証する必要はない。２回目の消去後には、ソフト書き込みを行ってもよい。ソフト書き込みパルスの大きさは、トライアル消去パルスに基づいて決定することができる。ソフト書き込み後、メモリセル群の閾値電圧は必ずしも検証する必要はない。消去パルス及びソフト書き込みパルスの数を制限すれば、時間及び電力を削減することができる。第２の消去パルスを適切な大きさに決定することで、過消去を最小限に抑え、あるいは排除することができる。
2012523646.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性記憶装置を動作させる方法であって、
第１の消去電圧を使用して不揮発性記憶素子群に第１の消去を実行し、不揮発性記憶素子群に閾値電圧分布を生じさせるステップ（８０４）と、
前記閾値電圧分布の範囲内で基準電圧を決定するステップ（８０６）と、
前記第１の消去電圧及び前記基準電圧に基づいて第２の消去電圧を決定するステップ（８０８）と、
前記第２の消去電圧を使用して前記不揮発性記憶素子群に第２の消去を実行するステップ（８１０）と、
を含む方法。
【請求項２】
前記第１の消去を実行するステップの前に、前記不揮発性記憶素子群の実質的に全てが特定の閾値電圧以上となるように、前記不揮発性記憶素子群に書き込みを実行するステップをさらに含む請求項１に記載の方法。
【請求項３】
前記不揮発性記憶素子群は、複数のＮＡＮＤストリングを含み、
所定数のＮＡＮＤストリングは、基準電圧よりも大きな閾値電圧を有する不揮発性記憶素子を少なくとも一つ有することが許容され、
上裾電圧を決定するステップは、前記所定数のＮＡＮＤストリングが第１の電圧よりも大きな閾値電圧を有するメモリセルを少なくとも一つ有するように、第１の電圧を決定するステップを含む、
請求項１又は２に記載の方法。
【請求項４】
前記基準電圧を決定するステップは、
前記不揮発性記憶素子群の制御ゲートに第１の電圧を印加するステップと、
第１の電圧の印加に応じてオンにすることに失敗した前記不揮発性記憶素子群の数に基づく第１のカウントを決定するステップと、
前記不揮発性記憶素子群の制御ゲートに第２の電圧を印加するステップと、
第２の電圧の印加に応じてオンにすることに失敗した前記不揮発性記憶素子群の数に基づく第２のカウントを決定するステップと、
第１のカウント及び第２のカウントに基づいて、閾値電圧分布の上裾の電圧を決定するステップと、
を含む請求項１から３のいずれか一項に記載の方法。
【請求項５】
前記基準電圧は、前記第１の消去後の閾値電圧分布の予想される統計的特性を用いて決定される請求項４に記載の方法。
【請求項６】
前記第２の消去電圧に基づいてソフト書き込み電圧を決定するステップと、
前記第２の消去を実行した後に、前記不揮発性記憶素子群にソフト書き込み電圧を印加するステップと、
をさらに含む請求項１から５のいずれか一項に記載の方法。
【請求項７】
前記第２の消去電圧を使用して前記不揮発性記憶素子群に第２の消去を実行するステップは、前記第２の消去電圧を決定する前に、前記第２の消去電圧に向けて消去電圧の上昇を開始するステップを含む請求項１から６のいずれか一項に記載の方法。
【請求項８】
第１の消去電圧は、第１の消去後に閾値電圧分布の少なくとも一部が測定可能な閾値電圧の枠内に入るように、十分に小さい請求項１から７のいずれか一項に記載の方法。
【請求項９】
第２の消去電圧の決定はさらに、第１の消去電圧の大きさの単位増加に対して予想される基準電圧のシフト量に基づく請求項１から８のうちのいずれかに記載の方法。
【請求項１０】
不揮発性記憶素子群（ブロックｉ）と、
前記不揮発性記憶素子群と接続された管理回路（２２０、２４４）を備え、
管理装置は、第１の消去電圧を使用して不揮発性記憶素子群に第１の消去を実行し、不揮発性記憶素子群に閾値電圧分布を生じさせ、前記閾値電圧分布の範囲内で基準電圧を決定し、前記第１の消去電圧及び前記基準電圧に基づいて第２の消去電圧を決定し、前記第２の消去電圧を使用して前記不揮発性記憶素子群に第２の消去を実行する、
不揮発性記憶装置。
【請求項１１】
前記管理回路は、前記第１の消去を実行する前に、前記不揮発性記憶素子群の実質的に全てが特定の閾値電圧以上となるように、前記不揮発性記憶素子群に書き込みを実行する請求項１０に記載の不揮発性記憶装置。
【請求項１２】
前記不揮発性記憶素子群は、複数のＮＡＮＤストリングを含み、
所定数のＮＡＮＤストリングは、基準電圧より大きな閾値電圧を有する不揮発性記憶素子を少なくとも一つ有することが許容され、
前記管理回路は、前記所定数のＮＡＮＤストリングが第１の電圧よりも大きな閾値電圧を有するメモリセルを少なくとも一つ有するように、第１の電圧を決定する、
請求項１０又は１１のいずれかに記載の不揮発性記憶装置。
【請求項１３】
前記管理回路は、
前記不揮発性記憶素子群の制御ゲートに第１の電圧を印加し、
第１の電圧の印加に応じてオンにすることに失敗した前記不揮発性記憶素子群の数に基づく第１のカウントを決定し、
前記不揮発性記憶素子群の制御ゲートに第２の電圧を印加し、
第２の電圧の印加に応じてオンにすることに失敗した前記不揮発性記憶素子群の数に基づく第２のカウントを決定し、
第１のカウント及び第２のカウントに基づいて、閾値電圧分布の範囲内で前記基準電圧を決定する、
請求項１０から１２のうちのいずれかに記載の不揮発性記憶装置。
【請求項１４】
前記管理回路は、第１の消去後の閾値電圧分布の予想される統計的特性を用いて、前記基準電圧を決定する請求項１３に記載の不揮発性記憶装置。
【請求項１５】
前記管理回路は、
第２の消去電圧に基づいてソフト書き込み電圧を決定し、
第２回の消去を実行した後に、前記不揮発性記憶素子群にソフト書き込み電圧を印加する、
請求項１０から１４のうちのいずれかに記載の不揮発性記憶装置。
【請求項１６】
不揮発性記憶装置を動作させる方法であって、
第１の消去電圧を使用して不揮発性記憶素子群に第１の消去を実行し、不揮発性記憶素子群に閾値電圧分布を生じさせる手段と、
閾値電圧分布の範囲内で基準電圧を決定する手段と、
第１の消去電圧及び基準電圧に基づいて第２の消去電圧を決定する手段と、
第２の消去電圧を使用して前記不揮発性記憶素子群に第２の消去を実行する手段と、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置のための技術に関する。
【背景技術】
【０００２】
半導体メモリは、様々な電子デバイスで広く使用されており、例えば、不揮発性半導体メモリは、パーソナルナビゲーションシステム、携帯電話、デジタルカメラ、パーソナル・デジタル・アシスタント、モバイルコンピュータ、非モバイルコンピュータ、及び他の装置において使用されている。電気的に消去及び再書込みが可能な読取専用メモリ（ＥＥＰＲＯＭ）とフラッシュメモリは、最も普及している不揮発性半導体メモリである。
【０００３】
ＥＥＰＲＯＭとフラッシュメモリは、半導体基板内のチャネル領域上に配置されているとともに、チャネル領域から絶縁されているフローティングゲートを採用している。フローティングゲートとチャネル領域は、ソース領域とドレイン領域の間に配置されている。フローティングゲートの上には、フローティングゲートから絶縁された制御ゲートが設けられている。トランジスタの閾値電圧は、フローティングゲートに保持されている電荷量によって制御される。即ち、ソースとドレインとの間を導通させ、トランジスタをオンするために制御ゲートに印加すべき電圧の最小値は、フローティングゲートの電荷量の大小により制御される。
【０００４】
一部のＥＥＰＲＯＭあるいはフラッシュメモリは、ＮＡＮＤ構造と称する構造を有している。ＮＡＮＤ構造では、複数のメモリセルが、ＮＡＮＤストリングとしてグループ化されている。それぞれのＮＡＮＤストリングは、一つのビットラインに接続されている。ＥＥＰＲＯＭあるいはフラッシュメモリデバイスなど、ＮＡＮＤ型フラッシュメモリデバイスに書き込みを行う場合、典型的には、ビットラインが接地されるとともに、制御ゲートに書き込み電圧が加えられる。それにより、チャネルからの電子が、フローティングゲートへ注入される。フローティングゲートに電子が蓄積されると、フローティングゲートが負値に帯電し、メモリセルの閾値電圧が上昇し、メモリセルが書き込まれた状態となる。書き込みに関するさらなる情報は、「Source Side Self Boosting Technique for Non-Volatile Memory」と題した米国特許第６，８５９，３９７号、「Detecting Over Programmed Memory」と題した米国特許第６，９１７，５４２号、及び、「Programming Non-Volatile Memory」と題した米国特許第６，８８８，７５８号に開示されている。これらの３つの文献の内容は、その全体を参照することにより本明細書に組み込まれる。
【０００５】
多くの場合、書き込み電圧は、パルス毎にその大きさが増加する一連のパルス（書き込みパルスと称する）として制御ゲートに印加される。書き込みパルスとパルスの間には、１以上の一連の検証動作が実行され、書き込まれたメモリセルがその目標レベルに達しているか否かが決定される。メモリセルがその目標レベルに達している場合、そのメモリセルに対する書き込みが終了する。メモリセルがその目標レベルに達していない場合、そのメモリセルに対して書き込みが継続される。
【０００６】
メモリセル群には、書き込みの前に消去が実行される。消去は、メモリアレイ全体、個別のブロック、又は、ユニット毎に実行することができる。一例ではあるが、メモリセル群の消去は、メモリセル群のｐ型ウェルを、十分な時間を使って、消去電圧まで押し上げることによって実行される。このような消去パルスは、メモリセル群の閾値電圧を、消去の目標値に向けて（又は超えて）移動させる。このとき、閾値電圧は０ボルトを下回ることもある。消去パルスを印加した後は、メモリセル群の閾値電圧が消去の目標値に到達したのか否を判定するために、消去検証動作を実行することができる。消去パルス及び消去検証は、消去検証を合格するまで、消去パルスを大きくしながらループ的に繰り返すことができる。
【０００７】
メモリセル群を消去したとき、一部のメモリセル群は、過消去されることがある。即ち、一部のメモリセル群の閾値電圧が、目標値を超えて抑えられてしまうことがある。例えば、一部のメモリセル群の閾値電圧は、意図した値よりもさらに低い負の値となってしまうことがある。さらに、メモリセル群の閾値電圧の分布範囲が、意図したものよりも広くなってしまう場合もあり、後の書き込みの品質に悪影響を与える可能性がある。消去分布を緊密化し、過消去に対策を講じるためには、メモリセル群に「ソフト書き込み」を実行することができる。ソフト書き込みを実行すると、消去後のメモリセル群の最小閾値電圧を上昇させつつ、消去後のメモリセル群の最大閾値電圧の著しい増加は抑制することができる。ソフト書き込みは、上述の書き込みと同様の方法で実行されるが、通常の書き込みよりも小さな電圧の書き込みパルスが使用される。一例ではあるが、ソフト書き込みは、ソフト書き込みパルスを徐々に大きくしながら、書き込みとその後のソフト書き込み検証動作をループ的に繰り返すことによって実行することができる。
【０００８】
メモリセル群を消去し、消去を検証するプロセスは、一定の所要時間及び消費電力を必要とする。個々の消去パルスが、メモリデバイスの実質的な部分に、上向きのバイアスをかけることもある。したがって、最終消去電圧まで上昇させることは、かなりの時間を要する。例えば、最終消去電圧まで上昇させるためには、数百マイクロ秒を要することがある。さらに、この高電圧パルスは、長時間に亘って印加されるので、かなりの電力が消費される。
【０００９】
消去検証又はソフト書き込み検証において検証が必要とされる目標値は、負値となることがある。例えば、負の閾値電圧は、ビットラインを接地電圧まで事前に放電し、次に、零より高い電圧（例えば、２．２Ｖ）を共通ソースラインに印加することによって検知することができる。このとき、ソースからビットラインまで電流が流れ、ソース線電圧に向けてビット線が充電される。ボディ効果によってＮＡＮＤチェーンの中の少なくとも一つのメモリセルがオフされると、ビット線の充電は停止する。この手法を使用すると、ボディ効果係数を乗じた−Ｖｄｄ（例えば、２．２ＶがＶＤＤであり、１．５がボディ効果係数である場合に、２．２×１．５）に近い負の閾値電圧を測定することができる。しかし、１回の消去検証又はソフト書き込み検証には、約１００マイクロ秒を要することがある。
【００１０】
メモリセルの中の負の閾値電圧を検知する別の手法は、メモリセル群の制御ゲートに負の電圧を印加することである。しかし、必要な負の電圧を発生及び／又は供給することは、困難であることが多い。さらに、発生させるべき電圧がより大きい負であるほど、それを発生させるのはより困難となる。負の電圧をワードラインに供給することは、デコーダの中に２タイプ（ｎ型とｐ型）以上のトランジスタを必要とすることがあるので、非常に困難となり得る。即ち、非常に大型かつ高価なワードラインデコーダが必要とされ、デコーダがメモリアレイの小型ピッチに適合しないといった事態も起こり得る。
【００１１】
性能を高める一つの手法は、消去電圧のステップサイズを大きくすることによって、使用する消去パルスの数を少なくすることである。例えば、連続する消去パルスにおいて消去電圧パルスを、０．５ボルトずつ段階的に高くするのではなく、１．０ボルトずつ段階的に高くすることができる。しかし、電圧のステップサイズを大きくすることは、過消去をもたらすことがある。例えば、ステップサイズを１．０ボルトとした場合、約１．０ボルトの単位で、メモリセル群の一部に過消去をもたらす可能性が生じる。あるいは、単一の非常に高い電圧の消去パルスを使って、消去プロセスを実行することも考えられる。しかし、単一の非常に大きな消去パルスの使用は、極度の過消去をもたらす可能性がある。
【００１２】
単一の消去パルスの使用による過消去を解消するために、多数のソフト書き込みパルスが使用されることがある。例えば、約１５から２０のソフト書き込みパルス及びソフト検証動作が実行されることもある。各ソフト書き込み検証は、約１００マイクロ秒を要することがあるので、ソフト書き込み中にかなりの時間が必要とされてしまう。
【発明の概要】
【００１３】
不揮発性記憶装置を消去する手法が本明細書中に開示される。一実施形態では、不揮発性記憶装置は、トライアル消去パルスを使って消去される。第２の消去パルスの大きさは、トライアル消去パルスの大きさと、トライアル消去後の閾値電圧分布に関して収集されたデータに基づいて、適切に決定することができる。第２の消去パルスは、メモリセル群の消去に使用される。一実施形態では、第２の消去後に、メモリセル群の閾値電圧を検証しない。第２の消去後は、ソフト書き込みを実行してもよいが、必ずしも必要とされない。ソフト書き込みを行う場合は、ソフト書き込みパルスの大きさを、トライアル消去パルスに基づいて決定することができる。一実施形態では、ソフト書き込み後に、メモリセル群の閾値電圧を検証しない。消去パルスの数を制限することにより、時間及び電力を削減することができる。さらに、第２の消去パルスの大きさを適切に決定することにより、過消去の発生を、最小限に抑え、あるいは排除することができる。さらに、ソフト書き込みパルスの数を制限して、時間及び電力を節約することができる。
【００１４】
一実施形態では、第１の消去電圧を使用して、不揮発性記憶素子群に第１の消去を実行する。第１の消去後、不揮発性記憶素子群は、閾値電圧分布を有している。基準電圧は、閾値電圧分布の範囲内で決定する。第２の消去電圧は、第１の消去電圧及び基準電圧に基づいて決定する。そして、第２の消去電圧を使用して、不揮発性記憶素子群に第２の消去を実行する。
【００１５】
一実施形態では、ソフト書き込み電圧は、第２の消去電圧に基づいて決定することができる。ソフト書き込み電圧は、第２の消去後に不揮発性記憶素子群に印加される。
【００１６】
一実施形態は、不揮発性記憶装置を動作させる方法である。この方法では、不揮発性記憶素子群の実質的に全てが特定の閾値電圧以上となるように、不揮発性記憶素子のＮＡＮＤストリング群に書き込みを行う。ＮＡＮＤストリング群は、第１の消去電圧を用いて消去され、ＮＡＮＤストリング群の閾値電圧分布の上裾電圧が、第１の消去電圧による消去後に決定される。第２の消去電圧は、第１の消去電圧及び前記上裾電圧に基づいて決定される。ＮＡＮＤストリング群は、第２の消去電圧を用いて消去される。
【００１７】
一実施形態は、不揮発性記憶装置を動作させる方法である。この方法では、不揮発性記憶素子群の状態を事前に調整することによって、不揮発性記憶素子群を消去した後に、不揮発性記憶素子群に生じる消去閾値分布の上裾に基づいて、閾値電圧を決定すること容易にする。不揮発性記憶素子群には、消去によって、上裾を有する消去閾値分布が生じる。この消去は、書き込み後、第１の消去電圧を用いて実行される。閾値電圧は、消去閾値分布の上裾に基づいて決定される。閾値電圧は、他の不揮発性記憶素子の閾値電圧よりも高い閾値電圧を有することが許容された不揮発性記憶素子群の数に基づいて定められる。第２の消去電圧は、第１の消去電圧と、上裾に基づく閾値電圧に基づいて決定される。不揮発性記憶素子群は、第２の消去電圧を用いて消去される。
【００１８】
一つの例示的な実施形態は、不揮発性記憶素子群と、不揮発性記憶素子群に接続された一以上の管理回路とを含む。管理回路は、第１の消去電圧を用いて不揮発性記憶素子群に第１の消去を実行し、不揮発性記憶素子群に閾値電圧分布を生じさせる。管理回路は、閾値電圧分布上で基準電圧を決定する。管理回路は、第１の消去電圧及び基準電圧に基づいて第２の消去電圧を決定する。管理回路は、第２の消去電圧を用いて不揮発性記憶素子群に第２の消去を実行する。
【００１９】
一実施形態は、不揮発性記憶素子の複数のＮＡＮＤストリングと、複数のＮＡＮＤストリングに接続された管理回路とを備える不揮発性記憶装置である。管理回路は、実質的にすべての不揮発性記憶素子が特定の閾値電圧以上となるように、不揮発性記憶素子の複数のＮＡＮＤストリングに書き込みを行う。管理回路は、第１の消去電圧を用いて不揮発性記憶素子の複数のＮＡＮＤストリングに消去を実行する。管理回路は、第１の消去電圧による消去の後に、不揮発性記憶素子の複数のＮＡＮＤストリングの閾値電圧分布における上裾の電圧を決定する。管理回路は、第１の消去電圧と上裾の電圧とに基づいて、第２の消去電圧を決定する。管理回路は、第２の消去電圧を用いて不揮発性記憶素子の複数のＮＡＮＤストリングに消去を実行する。
【図面の簡単な説明】
【００２０】
【図１】ＮＡＮＤストリングの平面図である。
【００２１】
【図２】ＮＡＮＤストリングの等価回路図である。
【００２２】
【図３】不揮発性メモリシステムのブロック図である。
【００２３】
【図４】メモリアレイの一実施例を示すブロック図である。
【００２４】
【図５】センスブロックの一実施例を示すブロック図である。
【００２５】
【図６】図６Ａは、閾値電圧Ｖｔ分布の集合の一例を示す。
【００２６】
図６Ｂは閾値電圧Ｖｔ分布の集合の他の一例を示す。
【００２７】
【図７】メモリセル群の消去及び書き込みを行うプロセスの一実施形態を説明するフローチャートである。
【００２８】
【図８】メモリセル群を消去する一実施形態を示す。
【００２９】
【図９】図９Ａは、書き込みパルスを印加する前のメモリセル群の４つのＶｔ分布のグラフである。
【００３０】
図９Ｂは、書き込みパルスを印加した後のＶｔ分布のグラフである。
【００３１】
図９Ｃは、トライアル消去後の消去閾値分布を示す。
【００３２】
【図１０】図１０Ａは、ランダム化されたデータ状態の分布の一例を示す。
【００３３】
図１０Ｂは、トライアル消去後の例示的なＶｔ分布を示す。
【００３４】
【図１１Ａ】図１１Ａは、ｐ型ウェル電圧と時間との関係を示すグラフと、ワードライン電圧と時間との関係を示すグラフである。
【００３５】
【図１１Ｂ】図１１Ｂは、トライアル消去後に上裾Ｖｔを決定するために、ブロック（又は他の一群）のメモリセルに走査を実行するプロセスの一実施形態を示す。
【００３６】
【図１１Ｃ】図１１Ｃは、メモリセル群を消去するためにｐ型ウェルに二種類の消去電圧を印加したときの、ｐ型ウェル電圧と時間との関係を示すグラフと、ワードライン電圧と時間との関係を示すグラフである。
【００３７】
【図１１Ｄ】図１１Ｄは、トライアル消去後に上裾Ｖｔを決定するために、ブロックのメモリセル群に走査を実行するプロセスの一実施形態を示す。
【００３８】
【図１２Ａ】図１２Ａは、メモリセル群に印加された消去パルスと、第２の消去パルスの適切な大きさ決定するためのデータを収集するために、メモリセル群に印加される読み出し電圧との間の時間的関係の一実施形態を示す。
【００３９】
【図１２Ｂ】図１２Ｂは、読み出し電圧をメモリセル群に印加し、第２の消去電圧を決定するプロセスの一実施形態を示す。
【００４０】
【図１３】メモリセル群が消去されたことを検証するプロセスを記述するフローチャートである。
【００４１】
【図１４】メモリセル群のソフト書き込みを検証するプロセスを記述するフローチャートである。
【発明を実施するための形態】
【００４２】
フラッシュメモリシステムの一例は、ＮＡＮＤ構造を用いており、２つの選択ゲートの間に複数のトランジスタの直列接続を含んでいる。直列に接続されたトランジスタと選択ゲートは、ＮＡＮＤストリングと呼ばれる。図１は、１つのＮＡＮＤストリングを示す平面図である。図２は、その等価回路である。図１と図２に示すＮＡＮＤストリングは、第１（又はドレイン側）選択ゲート１２０と第２（又はソース側）選択ゲート１２２の間に挟まれている、直列に接続されている４つのトランジスタ１００、１０２、１０４及び１０６を有する。選択ゲート１２０は、ビットコンタクト１２６を介してＮＡＮＤストリングをビットラインに接続している。選択ゲート１２２は、ＮＡＮＤストリングをソースライン１２８に接続している。選択ゲート１２０は、選択ラインＳＧＤに適切な電圧を加えることによって制御される。選択ゲート１２２は、選択ラインＳＧＳに適切な電圧を加えることによって制御される。トランジスタ１００、１０２、１０４、及び１０６の夫々は、制御ゲートとフローティングゲートを有している。例えば、トランジスタ１００は、制御ゲート１００ＣＧとフローティングゲート１００ＦＧを備えている。トランジスタ１０２は、制御ゲート１０２ＣＧとフローティングゲート１０２ＦＧを備えている。トランジスタ１０４は、制御ゲート１０４ＣＧとフローティングゲート１０４ＦＧを備えている。トランジスタ１０６は、制御ゲート１０６ＣＧとフローティングゲート１０６ＦＧを備えている。制御ゲート１００ＣＧはワードラインＷＬ３に接続されており、制御ゲート１０２ＣＧはワードラインＷＬ２に接続されており、制御ゲート１０４ＣＧはワードラインＷＬ１に接続されており、制御ゲート１０６ＣＧはワードラインＷＬ０に接続されている。
【００４３】
図１と図２は、ＮＡＮＤストリング内の４個のメモリセルを示しているが、４個のトランジスタの使用は単に一例として提示されている点に留意されたい。ＮＡＮＤストリングは、４個よりも少ない、或いは、４個よりも多いメモリセルを有していてよい。例えば、ＮＡＮＤストリングによっては８個、１６個、３２個、６４個、１２８個などの数のメモリセルを有していてよい。本明細書の説明は、いかなる特定個数のメモリセルを有するＮＡＮＤストリングにも限定されない。
【００４４】
ＮＡＮＤ構造を用いたフラッシュメモリシステムの一般的な構造は、複数のＮＡＮＤストリングを含んでいる。各ＮＡＮＤストリングは、選択ラインＳＧＳによって制御されるソース選択ゲートによってソースラインに接続されているとともに、選択ラインＳＧＤによって制御されるドレイン選択ゲートによって関連するビットラインに接続されている。各ビットラインとそのビットラインにビットラインコンタクトを介して接続されている夫々のＮＡＮＤストリングは、メモリセルアレイの列を構成する。ビットラインは、複数のＮＡＮＤストリングによって共有されている。典型的には、ビットラインは、ワードラインと直交する方向でＮＡＮＤストリング上を通っており、１以上のセンスアンプと接続されている。
【００４５】
各メモリセルは（アナログ又はデジタルの）データを記憶することができる。１ビットのデジタルデータを記憶する場合、メモリセルの可能な閾値電圧の範囲は、２つの範囲に分割され、それぞれの範囲が論理データの「１」と「０」に割り当てられる。ＮＡＮＤ型フラッシュメモリの一例では、メモリセルが消去された後では閾値電圧が負値となり、それは論理「１」と定義される。書き込み後の閾値電圧は正値となり、それは論理「０」と定義される。閾値電圧が負値であり、制御ゲートに０ボルトが印加される読み出しが試みられた場合、メモリセルがオンとなり、これは論理１が記憶されていることを示す。閾値電圧が正値であり、制御ゲートに０ボルトが印加される読み出しが試みられた場合、メモリセルはオンせず、これは論理０が記憶されていることを示す。
【００４６】
複数レベルのデータを記憶する場合には、可能な閾値の範囲は、データのレベルの数に分割される。例えば、４つのレベルの情報を記憶する場合（２ビットのデータ）、４つの閾値電圧範囲が存在し、それぞれがデータ値「１１」、「１０」、「０１」、及び「００」に割り当てられる。ＮＡＮＤタイプのメモリの一例では、消去動作の後の閾値電圧は負の値となり、論理「１１」と定義される。正値の閾値電圧群が「１０」、「０１」、「００」というデータ状態に対して用いられる。８つのレベルの情報（又は状態）が記憶される場合（即ち、３ビットのデータ）、データ値「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」、及び「１１１」に割り当てられる８つの閾値電圧範囲がある。
【００４７】
メモリセルに書き込まれるデータとセルの閾値電圧レベルの間の具体的な関係は、セルに採用されるデータ符号化方式によって決まる。例えば、両方ともその全体を参照することにより本明細書に組み込まれる米国特許第６，２２２，７６２号及び米国特許出願公開公報第２００４／０２５５０９０号は、マルチステートフラッシュメモリセルのための様々なデータ符号化方式を説明している。一実施形態においては、フローティングゲートの閾値電圧が誤ってその近傍の物理状態にシフトした場合に１つのビットだけが影響を受けるように、グレイコード割当を用いてデータ値が閾値電圧範囲に割り当てられる。他の実施形態では、異なるワードラインに対してデータ符号化技法が変更され得ることがある。データ符号化技法は、時間に依存して変更され得ることがある。また、ランダムなワードラインのデータビットは、データパターン感度を低減し、メモリセルのウェアを均一にするために、変換されるか、或いはランダム化されることがある。
【００４８】
ＮＡＮＤタイプのフラッシュメモリおよびそれらの動作に関連する例は、以下の米国特許／特許出願に記載されており、それらの引用文献は、その全体が参照により本明細書に組み込まれる。米国特許第５，５７０，３１５号、米国特許第５，７７４，３９７号、米国特許第６，０４６，９３５号、米国特許第６，４５６，５２８号、及び、米国公開公報第ＵＳ２００３／０００２３４８号。本明細書における説明は、他のタイプの不揮発性記憶素子と同様に、ＮＡＮＤを加えた他のタイプのフラッシュメモリにも利用可能である。
【００４９】
ＮＡＮＤフラッシュメモリに加えて、不揮発性記憶装置の他のタイプもまた用いることができる。例えば、基本的に（フローティングゲートの代わりに）窒化物層内に電荷をトラッピングするメモリセルである、いわゆるＴＡＮＯＳ構造（ＴａＮ−Ａｌ２Ｏ３−ＳｉＮ−ＳｉＯ２の積層から構成される構造）にも本発明は適用できる。フラッシュＥＥＰＲＯＭシステムで有用な別のタイプのメモリセルは、不揮発方式で電荷を蓄積するために、導電性フローティングゲートの代わりに非導電性の誘電物質を活用する。そのようなセルは、Chanらによる記事、「A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device」、IEEE ELECTRON DEVICE Letters、ＥＤＬ−８巻、第３号、１９８７年３月の９３から９５ページに説明されている。酸化ケイ素、窒化ケイ素、及び酸化ケイ素（「ＯＮＯ」）から形成される三層の誘電体が、メモリセルチャネル上で半導電性基板の表面と導電性制御ゲートとの間に挟まれている。セルは、セルチャネルから窒化物の中に電子を注入することにより書込みが行われ、窒化物内において電子が制限領域内にトラッピングされ蓄積される。この蓄積された電荷は、次に、検出可能な方法で、セルのチャネルの一部の閾値電圧を変更する。セルは、窒化物中にホットホールを注入することによって消去される。Nozakiら、「A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application」、IEEE Journal of Solid-State Circuits、第２６巻、第４号、１９９１年４月、４９７から５０１ページに、分離した選択トランジスタを形成するためにドーピングされたポリシリコンゲートがメモリセルチャネルの一部に拡がっている分割ゲート構成における同様のセルが説明されている。その文献も参照されたい。前記２つの記事は、その全体を参照することにより本明細書に組み込まれる。参照することにより本明細書に組み込まれるWilliam D. Brown及びJoe E. Brewerによって編集された「Nonvolatile Semiconductor Memory Technology」、ＩＥＥＥ出版１９９８年の第１．２項にも、誘電電荷トラップ装置に適用可能である書き込み技法が説明されている。他のタイプのメモリ素子も使用できる。
【００５０】
図３は、一つ以上のメモリダイ又はチップ２１２を有する不揮発性記憶デバイス２１０を示している。メモリダイ２１２は、メモリセルが２次元又は３次元に配置されたメモリアレイ２００、制御回路２２０、及び、リード／ライト回路２３０Ａと２３０Ｂを有する。一実施形態では、様々な周辺回路によるメモリアレイ２００へのアクセスはアレイの両側で対称的に実装されており、これにより、各側のアクセスライン及び回路の密度が半分に低減される。リード／ライト回路２３０Ａ及び２３０Ｂは、複数のセンスブロック３００を有しており、それらのセンスブロック３００によって１ページのメモリセルを並列に読み出し又は書き込みすることができる。メモリアレイ２００は、行デコーダ２４０Ａと２４０Ｂを介したワードラインと、列デコーダ２４２Ａと２４２Ｂを介したビットラインによってアドレス指定される。典型的な実施形態では、コントローラ２４４は、１つ以上のメモリダイ２１２のような同じメモリデバイス２１０（例えば、取り外し可能なストレージカード又はパッケージ）内に含まれる。命令、及びデータは、ライン２３２を介してホストとコントローラ２４４の間で転送され、また、ライン２３４を介してコントローラと１つ以上のメモリダイ２１２の間で転送される。一実施形態では、複数のチップ２１２を有することもできる。
【００５１】
制御回路２２０は、リード／ライト回路２３０Ａと２３０Ｂと協調して、メモリアレイ２００に対してメモリ動作を実行する。制御回路２２０は、ステートマシン２２２、オンチップアドレスデコーダ２２４、及び電力制御モジュール２２６を有している。ステートマシン２２２は、メモリ動作のチップレベルの制御を提供する。オンチップアドレスデコーダ２２４は、ホスト又はメモリコントローラによって用いられるアドレスと、デコーダ２４０Ａ、２４０Ｂ、２４２Ａ及び２４２Ｂによって用いられるハードウェアアドレスの間のアドレスを転換するためにアドレスインタフェースを提供する。電力制御モジュール２２６は、メモリ動作中のワードライン及びビットラインに供給される電力及び電圧を制御する。一実施形態では、電力制御モジュール２２６は、供給電力より大きな電圧を作り出すことができる一つ以上のチャージポンプを有する。
【００５２】
一実施形態では、制御回路２２０、電力制御回路２２６、デコーダ回路２２４、ステートマシン回路２２２、デコーダ回路２４２Ａ、デコーダ回路２４２Ｂ、デコーダ回路２４０Ａ、デコーダ回路２４０Ｂ、リード／ライト回路２３０Ａ、リード／ライト回路２３０Ｂ、及び／又はコントローラ２４４の一つ又は幾つかの組合せは、１つの管理回路、或いは複数の管理回路群と称されることがある。
【００５３】
図４は、メモリセルアレイ２００の例示的な構造を示す。一実施形態においては、メモリセルのアレイは、メモリセル群のＭ個のブロックに分割される。フラッシュＥＥＰＲＯＭシステムに一般的であるように、ブロックは消去の単位である。すなわち、各ブロックは共に消去される最小数のメモリセルを含む。各ブロックは、通常、複数のページに分割される。ページは書き込みの単位である。通常、１つ又は複数ページのデータが１列のメモリセルに記憶される。１つのページは、１つ又は複数のセクタを記憶できる。１つのセクタは、ユーザデータとオーバヘッドデータを含む。オーバヘッドデータは、通常、セクタのユーザデータから算出される誤り訂正符号（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｅ：ＥＣＣ）を含む。コントローラ（後述）の一部が、データがアレイに書き込まれているときにＥＣＣを計算し、データがアレイから読み出されているときにＥＣＣのチェックも行う。代わりに、ＥＣＣ及び／又は他のオーバヘッドデータはそれらが関係するユーザデータとは異なるページに記憶され、または異なるブロックに記憶されることがある。ユーザデータのセクタは通常、磁気ディスクドライブ内のセクタサイズに相当する５１２バイトである。例えば８ページから３２、６４、１２８、或いはそれ以上のページまでの多数のページが１ブロックを形成する。異なるサイズのブロックと配置も採用することができる。
【００５４】
別の実施形態では、ビットラインは偶数のビットラインと奇数のビットラインに分けられる。奇数／偶数ビットラインアーキテクチャでは、共通ワードラインに沿っており奇数ビットラインに接続されたメモリセル群は、同時に書き込みが行われる。これに対し、共通ワードラインに沿っており偶数ビットラインに接続されたメモリセル群は、奇数ビットラインに接続されたメモリセル群の書き込みとは別のタイミングで同時に書き込みが行われる。
【００５５】
図４は、メモリアレイ２００の第ｉブロックの詳細を示している。第ｉブロックは、Ｘ＋１ビットラインとＸ＋１ＮＡＮＤストリングを含んでいる。第１ブロックは、６４本のデータワードライン（ＷＬ０−ＷＬ６３）、２本のダミーワードライン（ＷＬ＿ｄ０、ＷＬ＿ｄ１）、ドレイン側選択ライン（ＳＧＤ）、及び、ソース側選択ライン（ＳＧＳ）も含んでいる。各ＮＡＮＤストリングの一端は、（選択ラインＳＧＤに接続されている）ドレイン選択ゲートを介して対応するビットラインに接続されており、他端は、（選択ラインＳＧＳに接続されている）ソース選択ゲートを介してソースラインに接続されている。６４本のデータワードラインと２本のダミーワードラインが存在するので、各ＮＡＮＤストリングは、６４個のデータメモリセルと２個のダミーメモリセルを含んでいる。他の実施形態では、ＮＡＮＤストリングは、６４個より多い、或いは少ないデータメモリセルと２個のダミーメモリセルを有していてもよい。他の実施形態では、ＮＡＮＤストリングは、おおよそ６４個のデータメモリセルと２個のダミーメモリセルとを有していてもよい。データメモリセルは、ユーザ又はシステムのデータを記憶することができる。ダミーメモリセルは、通常、ユーザ又はシステムのデータを記憶するのには用いられない。幾つかの実施形態は、ダミーメモリセルを有していない。
【００５６】
図５は、センスモジュール４８０と呼ばれるコア部と共通部４９０に分割された個々のセンスブロック３００のブロック図である。一実施形態では、各ビットラインに対して個別のセンスモジュール４８０を用意し、複数の複数センスモジュール４８０に対して一つの共通部４９０を用意してもよい。一例として、１個のセンスブロックは、１個の共通部４９０と８個のセンスモジュール４８０を有している。グループ内の各センスモジュールは、データバス４７２を介して協働する共通部と通信する。さらなる詳細としては、その全体を参照することにより本明細書に組み込まれる米国特許出願公開公報２００６／０１４０００７号を参照されたい。
【００５７】
センスモジュール４８０は、接続されたビットライン内の伝導電流が予め決められた閾値レベルより高いか低いかを判定するセンス回路４７０を備えている。幾つかの実施形態では、センスモジュール４８０は、センスアンプと一般に呼ばれる回路を有する。センスモジュール４８０は、さらに、接続されたビットラインに電圧状態を設定するために用いられるビットラインラッチ４８２を有している。例えば、ビットラインラッチ４８２内で予め決められた状態がラッチされることによって、接続されたビットラインを、書き込み禁止を指定する状態（例えば、Ｖｄｄ）に引き上げる（プル）する。
【００５８】
共通部４９０は、プロセッサ４９２、複数のデータラッチ４９４、及び、複数のデータラッチ４９４とデータバス４２０の間を接続するＩ／Ｏインタフェース４９６を備えている。プロセッサ４９２は計算を実行する。例えば、その機能の１つは、センスされたメモリセル内に記憶されているデータを特定し、特定されたデータを複数のデータラッチ内に記憶することである。複数のデータラッチ４９４は、読み出し動作において、プロセッサ４９２によって特定されたデータビット群を記憶するために用いられる。複数のデータラッチ４９４は、書き込み動作において、データバス４２０から取り込んだデータビット群を記憶するためにも用いられる。取り込まれるデータビット群は、メモリ内に書き込む予定のライトデータ（書き込みデータ）を表す。Ｉ／Ｏインタフェース４９６は、データラッチ４９４とデータバス４２０の間のインタフェースを提供する。
【００５９】
読み出し又はセンス中には、システムの動作はステートマシン２２２の制御下にあり、ステートマシン２２２はアドレス指定されたセルへの種々の制御ゲート電圧の供給を制御する。メモリに用意された様々なメモリ状態に対応する様々な既定制御ゲート電圧のステップを進む毎に、センスモジュール４８０はこれらの電圧の１つに遷移し、バス４７２を介してセンスモジュール４８０からプロセッサ４９２に出力が提供される。その時点で、プロセッサ４９２は、センスモジュールの遷移イベントと、ステートマシンから入力ライン４９３を介して加えられた制御ゲート電圧についての情報によって、結果としてのメモリ状態を特定する。それから、プロセッサは、メモリ状態に対するバイナリ符号化を計算し、得られたデータビット群をデータラッチ４９４に格納する。コア部の別の実施形態では、ビットラインラッチ４８２は、センスモジュール４８０の出力をラッチするラッチ、及び、上記のようなビットラインラッチの二つの役割を持つ。
【００６０】
当然のことながら、いくつかの実装形態では複数のプロセッサ４９２を有することができる。一実施形態では、各プロセッサ４９２は出力ライン（図５には示されていない）を有し、各出力ラインは共にワイヤードＯＲ（配線論理和）接続される。いくつかの実施形態では、出力ラインは、ワイヤードＯＲラインに接続される前段階で反転される。この構成は、ワイヤードＯＲの結果を受け取るステートマシンが、書き込まれる全てのビットがいつ所望のレベルに到達したかを判断できるので、書き込み処理の完了時点を判定する書き込み検証処理における素早い判定を可能にする。例えば、各ビットがその所望のレベルに到達すると、そのビット用の論理「０」がワイヤードＯＲラインに送られる（又はデータ「１」が反転される）。全てのビットがデータ「０」を出力すると（又はデータ「１」が反転されると）、ステートマシンは書き込み処理の完了を知る。各プロセッサが８個のセンスモジュールと通信する実施形態では、（いくつかの実施形態において）ステートマシンはワイヤードＯＲラインを８回読み出す必要があってもよいし、あるいは、協働するビットラインの結果を蓄積するための論理をプロセッサ４９２に追加し、ステートマシンがワイヤードＯＲラインを一度だけ読み出せば良いようにしてもよい。
【００６１】
書き込み又は検証処理の間、書き込まれるべきデータはデータバス４２０から複数のデータラッチ４９４内に記憶される。ステートマシン制御下の書き込み動作は、アドレス指定されるメモリセルの制御ゲートに加えられる一連の（値の増加を伴う）書き込み電圧パルスを伴う。各書き込みパルスに続いて検証処理が実行され、メモリセルが所望の状態に書き込まれたかどうかを判定する。プロセッサ４９２は、所望のメモリ状態に対する検証メモリ状態を監視する。その２つが一致したとき、プロセッサ４９２は、書き込み禁止を指定する状態にビットラインを引き上げる（プルする）ようにビットラインラッチ４８２を設定する。これにより、たとえ書き込みパルスがその制御ゲートに影響しても、ビットラインに接続したセルがさらに書き込みされないようにすることができる。他の実施形態では、プロセッサが最初にビットラインラッチ４８２をロードし、センス回路が検証処理中にそれに禁止値を設定する。
【００６２】
データラッチスタック４９４は、センスモジュールに対応するデータラッチのスタックを有する。一実施形態では、センスモジュール４８０毎に３個から５個の（或いはその他の数の）データラッチが存在する。一実施形態では、ラッチは夫々１ビットである。いくつかの実装形態では、（必須ではないが）データラッチはシフトレジスタとして実装され、内部に記憶されたパラレルデータをデータバス４２０用にシリアルデータに変換したり、その逆を行ったりする。好適な一実施形態では、ｍ個のメモリセルのリード／ライトブロックに対応する全てのデータラッチを相互にリンクしてブロックシフトレジスタを構成し、シリアル転送によってデータのブロックを入力または出力できるようにする。特に、リード／ライトモジュールの一群のデータラッチのそれぞれが、データバスへ或いはデータバスからデータを順に転送するようにリード／ライトモジュールのバンクを構成し、一群のデータラッチがあたかもリード／ライトブロック全体のシフトレジスタの一部であるかのようにしてもよい。
【００６３】
読み出し動作やセンスアンプについてのさらなる情報は次の文献に記載されている。（１）２００４年３月２５日発行、米国特許出願公開公報第２００４／００５７２８７号、「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」、（２）２００４年６月１０日発行、米国特許出願公開公報第２００４／０１０９３５７号、「Non-Volatile Memory And Method with Improved Sensing」、（３）米国特許出願公開公報第２００５／０１６９０８２号、（４）２００６年１０月５日発行、米国特許出願公開公報第２００６／０２２１６９２号、「Compensating for Coupling During Read Operations of Non-Volatile Memory」、及び、（５）２００６年７月２０日発行、米国特許出願公開公報第２００６／０１５８９４７号、「Reference Sense Amplifier For Non-Volatile Memory」。これら５個の特許文献の全ては、その全体を参照することにより本明細書に組み込まれる。
【００６４】
成功した（検証を含む）書き込み処理の最後において、メモリセルの閾値電圧は、必要に応じて、書き込まれたメモリセルの１つ又は複数の閾値電圧の分布内、或いは、消去されたメモリセルの閾値電圧の分布内に位置する。図６Ａは、各メモリセルが４ビットデータを記憶する場合のメモリセルアレイについてのデータ状態に対応した閾値電圧Ｖｔ分布の例を示す。なお、他の実施形態では、１メモリセルあたり４ビットよりも多い、或いは少ないデータを採用してもよい。図６Ａは、データ状態０−１５に対応する１６個の閾値電圧分布を示している。一実施形態では、状態０の閾値電圧は負値であり、状態１−１５の閾値電圧は正値である。しかし、１以上の状態１−１５の閾値電圧は負でもよい。
【００６５】
データ状態０−１５の夫々の間は、メモリセルからデータを読み出す際に用いられる読み出し参照電圧である。例えば、図６Ａは、データ状態０と１の間の読み出し参照電圧Ｖｒ１と、データ状態１と２の間の読み出し参照電圧Ｖｒ２を示している。メモリセルの閾値電圧が各読み出し参照電圧よりも高いか低いかを検証することによって、システムは、そのメモリセルがどの状態にあるかを決定することができる。
【００６６】
各データ状態０−１５の下限或いはその付近は、検証参照電圧である。例えは、図６Ａは、状態１に対するＶｖ１と、状態２に対するＶｖ２を示している。目標の状態へのメモリセルの書き込みの際、システムは、それらのメモリセルが検証参照電圧に等しいかそれより高い閾値電圧を有するか否かをテストする。
【００６７】
図６Ｂは、データ状態０−１５に対応するＶｔ分布の別の実施形態を示す。このＶｔ分布では、訂正のアルゴリズムによってエラーとなった一定の割合のセルを処理することができることから、データ状態０−１５が部分的に重なり合っている。図示された１６状態は等間隔かつ同じ幅であるが、データ保持損失に対する感度に応じて、それらの状態は異なる幅や異なる間隔を取り得る。一例ではあるが、状態０及び／又は１５は、他の状態よりも幅広とすることができる。
【００６８】
留意すべきは、ソースを通るボディ効果又はボディバイアスが、負の閾値電圧を測定可能な正範囲にシフトさせることから、Ｖｔ軸は、制御ゲートに印加された実際の電圧に対してオフセットし得ることである。負の閾値電圧を測定するために使用される一つの手法は、以下の通り実行されるいわゆる「ソース・フォロワ・センシング」である。最初に、ビットラインは、接地電圧に放電される。次に、零より高い電圧（例えば、２．２Ｖ）が共通ソースラインに印加される。しかし、メモリセル群のボディは、接地電圧に保たれる。電流がソースからビットラインへ流れ、ソースライン電圧に向かってビットラインが充電されていく。ビットラインの充電は、ＮＡＮＤチェーンの中の少なくとも一つのメモリセルが、ボディ効果によってオフされたときに停止する。ＮＡＮＤチェーンが充電を停止したとき、オフにされたメモリセルの閾値電圧は、ＮＡＮＤチェーン上で最大閾値電圧となるので、ビットライン上の電圧を検査することによって、その閾値電圧を判定することができる。この手法によると、Ｖｄｄに近い負の閾値電圧を測定することができる。負の電圧を制御ゲートに印加するような他の手法も、負の閾値電圧を検知するために採用することができる。
【００６９】
図７は、メモリセル群の消去及び書き込みを行うプロセスの一実施形態を説明するフローチャートである。図７のプロセスは、上述の１つ以上の管理回路によって実行される。ステップ７０２において、システムは、データの消去の要求を受信する。一実施形態では、専用の消去コマンドが存在しないこともある。例えば、システムは、書き込みを行う要求に応答して、書き込み前に消去を行ってもよい。ステップ７０４では、消去すべきブロックを選択する。ステップ７０６では、メモリセルを消去する。図８は、メモリセルを消去する一実施形態を示す。
【００７０】
図７のステップ７０８において、システムは、データの書き込み要求を受信する。ステップ７０６とステップ７０８を接続する点線は、ステップ７０６とステップ７０８との間に長時間が経過する可能性があることを示す。ステップ７１０において、メモリセル群に書き込みが行われる。このステップ７１０におけるメモリセル群の書き込みは、当技術分野で知られた様々な書き込み方法によって実行することができる。一実施形態では、メモリセル群の書き込みは、いずれのメモリ状態を優遇することなく行われる。例えば、４つのデータ状態が存在する場合、メモリセル群のうちの約２５パーセントは、どんなデータが記憶されているかとは無関係に、個々のデータ状態へ書き込みを行われる。図１０Ａは、この「ランダム化」の一例を示す。
【００７１】
図８は、メモリセル群を消去するためのプロセス８００の一実施形態を示す。図８のプロセス８００は、図７におけるステップ７０６を実施する一つの手法である。ステップ８０２では、任意であるが、メモリセル群に対して、最小閾値電圧まで書き込みを実行する。一例として、実質的にすべてのメモリセルが、測定可能Ｖｔ範囲を１ボルト以上上回るＶｔ（閾値電圧）を有するまで、書き込みを行うことができる。測定可能Ｖｔ範囲は、データを有効に記憶するために使用される閾値電圧Ｖｔの範囲であって、個々のメモリデバイスに特有のものである。測定可能Ｖｔ範囲の下限は、負の閾値電圧Ｖｔの検出が可能か否かのような要因に依存して変化する。負の閾値電圧Ｖｔの検出が不可能な実施形態では、測定可能Ｖｔ範囲の下限は約０Ｖとなる。負の閾値電圧Ｖｔの検出が可能な実施形態では、測定可能Ｖｔ範囲の下限は−Ｖｄｄとほぼ同程度の負の値に達し得る。例えば、負の検出を可能とすれば、測定可能Ｖｔ範囲の下限は、２．２ＶのＶｄｄを用いた場合に約−１．６Ｖとなる。負の検出は、一例ではあるが、以下の通り実行される。ソース及びｐ型ウェルは、１．６Ｖに維持される。ドレインは、１．６Ｖ＋Ｖｂｌに維持され、ここで、Ｖｂｌはビットラインが事前に充電される電圧である。一例として、Ｖｂｌは０．４Ｖである。この種の負の検出では、ソース及びｐ型ウェルが同じ電圧に維持されるので、ボディ効果は存在しない。一実施形態では、負の閾値電圧Ｖｔの検出は、負の電圧を制御ゲートに印加することによって実行される。
【００７２】
一実施形態では、最小Ｖｔを超えて書き込みを行うため、ブロック（又は他の一群）の中のすべてのワードラインは、１６Ｖのような適度の書き込み電圧まで引き上げられる。図９Ａは、ステップ８０２の書き込みパルスを印加する前のメモリセル群の４つのＶｔ分布を示す。各Ｖｔ分布は、本例で使用される４つのデータ状態のうちの１つに対応する。一部のデータ状態は、他のデータ状態より多数のメモリセルを有することに留意されたい。図９Ａでは、例えば、最小測定可能Ｖｔは、０Ｖでもよく、最大測定可能Ｖｔは、６Ｖでもよい。図９Ｂは、ステップ８０２のパルスを印加した後であって、実質的にすべてのメモリセルが少なくとも最小Ｖｔとなるように書き込みが行われた後のＶｔ分布を示す。図９Ｂでは、この最小Ｖｔは、最小測定可能Ｖｔを超える特定の電圧である。一例として、メモリセル群は、最小測定可能Ｖｔを少なくとも約１Ｖ上回るまで、書き込みが行われる。
【００７３】
ステップ８０２を実行する一つの理由は、トライアル消去後に閾値分布上の基準点をより正確に決定することができるように、トライアル消去の前にメモリセル群を事前に調整しておくことである。一実施形態では、基準点は、典型的にＶｔ分布の上側の裾部とすることができ、この基準点は、本明細書中において「上裾Ｖｔ」と称する。プロセス８００の後のステップでは、トライアル消去が実行された後のメモリセル群に読み出し基準電圧を印加し、読み出し基準電圧を上回る閾値電圧Ｖｔを有するメモリセルの個数に基づいてカウントを決定する。一実施形態では、カウントは、ＮＡＮＤストリングに基づいて行われる。すなわち、ＮＡＮＤストリングの中で少なくとも一つのメモリセルが条件を満たせば、このＮＡＮＤストリングはカウントに入れられる。ただし、ＮＡＮＤストリングに基づいてカウントを行うことは必ずしも必要とされない。ステップ８０２のパルスを印加した後は、実質的にすべてのメモリセルの最小閾値電圧Ｖｔは、その後に実行されるカウントにおいて、トライアル消去パルスによって消去されたメモリセルのみが確実にカウントされるように、読み出し基準電圧を上回るようにすべきである。
【００７４】
ステップ８０２は、必ずしも必要ではない。メモリセル群のなかで非消去状態にある部分が合理的に分かっている場合、ステップ８０２を実行する必要はない。例えば、メモリセル群に対して図１０Ａに示すように書き込みを実行する場合、メモリセル群が約２５パーセントずつ各状態へ書き込みされることが仮定できる。そのパーセンテージが判明しているかぎり、メモリセル群の何パーセントかが消去状態であってもよい。
【００７５】
ステップ８０４では、メモリセル群に対してトライアル消去が実行される。トライアル消去電圧は、消去分布の上端部分が測定可能Ｖｔ範囲に収まるように、十分に小さくするとよい。それにより、読み出し基準電圧をメモリセル群に印加し、その読み出し基準電圧を上回る閾値電圧Ｖｔを有するメモリセルの数を決定することができる。閾値電圧Ｖｔ分布の一部分は、上端部分が測定可能Ｖｔ範囲の中にある限り、最小測定可能Ｖｔを下回ることがあってもよい。プロセス８００の後のステップでは、読み出し電圧を印加し、読み出し電圧を上回るＶｔを有するＮＡＮＤストリングの数のカウントを決定する。上裾Ｖｔは、それらのカウントに基づいて決定される。
【００７６】
ここで、メモリデバイスの消去は、時間の経過に伴って困難になっていく。従って、トライアル消去パルスの特性（例えば、大きさ）は、メモリデバイスの使用量（例えば、消去／書き込みサイクル数）の関数としてもよい。一部のデバイスについては、メモリセルの消去の困難さが、ほぼ対数的に増大していく。そのことから、トライアル消去パルスの調整は、例えば、１００サイクル毎、１０００サイクル毎、１００００サイクル毎に行うことができる。一例ではあるが、消去／書き込みサイクルの数を追跡記録し、トライアル消去パルスを、この数に基づいて調整することができる。追跡記録は、ブロック単位に行うことができるが、ブロック単位で行うことは不可欠ではない。例えば、劣化の進行度合に応じて、製品の耐用期間中のいつの時点においても、デバイスの中のすべてのブロックに対して、各ブロックにおける劣化度合が同様であると仮定し、同じトライアル消去パルスを使用してもよい。
【００７７】
図９Ｃは、ステップ８０２の書き込みパルスが印加され（図９Ｂを参照されたい）、かつトライアル消去が実行された後の消去閾値分布を示す。上裾Ｖｔは、Ｖｔ分布の上端付近の点である。上裾Ｖｔは、範囲外にある所定の数のＶｔ群を無視して決定することができる。例えば、約３１個のメモリセル群が上裾Ｖｔよりも高いＶｔを有する、としてもよい。上裾Ｖｔは、３１以外の個数に基づいて定めることができる。ＮＡＮＤストリング単位でカウントが行われる場合、所定数のＮＡＮＤストリング群が無視される。ＮＡＮＤストリングに対しては、読み出し基準電圧を上回るＶｔを有するメモリセルを少なくとも一つ有しているのか否かについて検査される。読み出し基準電圧は、約３１個のＮＡＮＤストリングが、読み出し基準電圧を上回る閾値電圧Ｖｔを有するメモリセルを少なくとも一つ有するようになるまで、調整される。このように、約３１個のＮＡＮＤストリング群は、上裾Ｖｔを上回るＶｔをもつ少なくとも一つのメモリセルを有する。なお、ブロック内には、約７５，０００個のＮＡＮＤストリング群が存在する。上裾Ｖｔは、統計的に定めることもできる。例えば、Ｖｔ分布が平均及び標準偏差によって特徴付けられる場合、上裾Ｖｔは、平均に対して標準偏差の特定の倍数だけ上の値として定めることができる。
【００７８】
上述のように、ステップ８０２の書き込みパルスを印加することは、不可欠ではない。図１０Ｂは、ステップ８０２の書き込みパルスが使用されないときのトライアル消去後のＶｔ分布を例示する。例えば、最小測定可能Ｖｔは、約０Ｖでもよく、最大測定可能Ｖｔは、約６Ｖでもよい。本例では、メモリセル群のうちの約２５パーセントは、通常の書き込みプロセスの結果として（図１０Ａを参照されたい）、４種類の状態のそれぞれへの書き込みが行われている。Ｖｔ分布の下側部分は、図１０Ｂに示されるように、トライアル消去後に一様ではないことがある。しかし、Ｖｔ分布の上側部分は、比較的滑らかである。より重要なことは、トライアル消去後のＶｔ分布の上側部分に現れる近似形状は予想可能であり、最小の読み出しによって上裾Ｖｔを正確な決定し得ることである。上裾Ｖｔの決定については後段において詳細に説明する。
【００７９】
トライアル消去については、ソース及びビットライン群がフローティングの間に、十分な時間に亘ってｐ型ウェルを消去電圧まで引き上げるとともに、選択されたブロックのワードライン群を接地することによって実行することができる。容量結合に起因して、選択されていないワードライン群、ビットライン群、選択ライン群、及び、共通ソースラインについても、消去電圧に対して一定の部分まで昇圧される。それにより、強い電界が選択されたメモリセル群のトンネル酸化膜に加えられ、フローティングゲートの電子が典型的にはファウラー−ノルトハイムトンネル現象によって基板側に放出されることにより、選択されたメモリセル群のデータが消去される。電子がフローティングゲートからｐ型ウェル領域へ移動することで、選択されたセルのＶｔは低下する。消去は、メモリアレイ全体、個別のブロック、又は、セル群の別の一群で実行することができる。
【００８０】
ステップ８０６では、上裾Ｖｔが、注目したビットレベルに決定される。注目したビットレベルとは、無視されたＶｔの個数を指す。例えば、Ｖｔ分布には複数の範囲外Ｖｔの存在が予想できるので、範囲外にある特定の数のものは無視することができる。上述したように、ＮＡＮＤストリング全体に対して１個のＶｔを決定することができる。よって、一例であるが。注目したビットレベルは、上裾Ｖｔを上回るＶｔをもつ少なくとも一つのメモリセルを有することが許容されたＮＡＮＤストリングの数を指す。上裾Ｖｔは、後の計算のための基準点としての役割を果たす。
【００８１】
一実施形態では、注目したビットレベルは、記憶装置２１０が消去検証中に「無視」したＮＡＮＤストリングの数に基づいている。すなわち、ある特定の数のＮＡＮＤストリングが目標値よりも大きいＶｔを有する一つ以上のメモリセルを有するとしても、消去検証に合格する。一例として、記憶装置２１０は、各ブロックにおいて３１個のＮＡＮＤストリング群が目標値を上回るＶｔを有する一つ以上のメモリセルを有することを許容することができる。典型的に、この装置は、ＮＡＮＤストリング単位で消去検証を実行する。すなわち、消去検証電圧は、ブロック内の各ワードラインに印加される。所定のＮＡＮＤストリングの中の各メモリセルは、消去検証に合格するためオンにされるべきである。一実施形態では、所定数以下のＮＡＮＤストリング群が検証に失敗するという条件で、消去検証に合格する。複数のメモリセルが検証に失敗した原因であるかどうかを判定するため、検証に失敗したこれらのＮＡＮＤストリングの中の個別のメモリセルのＶｔを検査することも可能であるが、この検査は不可欠ではない。目標値を上回るＶｔをもつある特定の個数のメモリセルを有していることは、ＥＣＣがこれらの値を訂正できるので、データ完全性問題を与えないことに留意されたい。すなわち、後の読み出し動作が、メモリセル群のうちの一部は実際にはハイ状態にあることを見つけた場合、ＥＣＣは、この問題を訂正することになる。なお、上裾Ｖｔを決定するためには、他の手法を用いることもできる。
【００８２】
基準点として使用されるべき上裾における正確な点は、重要ではない。さらに、図９Ｃ及び図１０Ｂは、電圧分布の極めて上側の部分（すなわち、上裾）にあるものとして基準点を示しているが、基準点は、極めて上の端にあることを必要とされない。例えば、平均に近い基準点が選択されることがある。しかし、ここでの説明では、検討される基準点が、上裾に存在するものとする。
【００８３】
上裾Ｖｔを決定するさらなる詳細は、図１１Ａ、１１Ｂ、１１Ｃ、１１Ｄ、１２Ａ、及び１２Ｂを参照して後述する。
【００８４】
ステップ８０８において、第２の消去電圧がトライアル消去電圧及び上裾Ｖｔに基づいて決定される。一実施形態では、第２の消去電圧（ＶＥ２）は、以下の式に基づいて決定される。
【００８５】
【数１】
2012523646.tif 000003
【００８６】
【数２】
2012523646.tif 000004
【００８７】
式１において、ＶＥ１は、ステップ８０４からのトライアル消去電圧であり、ＶＵ１は、ステップ８０６で決定された上裾Ｖｔである。パラメータ「Ｓ」は、消去電圧に対するメモリセル群の応答性を示す。すなわち、Ｓは、消去電圧の単位あたりの増加に対して予想される上裾Ｖｔのシフト量を示す。式２は、消去電圧の１Ｖの増加に対する上裾Ｖｔのシフト量として、Ｓを定義する。一実施では、パラメータＳは、メモリデバイスのサンプル機のテストに基づいて計算され、すべての類似したメモリデバイスのため使用されることがある。このように、フィールドでのＳの決定は不必要である。しかし、Ｓは、フィールドで決定又は修正することができる。さらに、同じ構造をもつ異なるメモリデバイスのため異なったＳの値を使用できる。例えば、Ｓは、メモリデバイスの異なったバッチの中の半導体プロセスの変動を考慮するため微調整できる。パラメータＳは、メモリデバイス毎に微調整されることさえある。例えば、メモリデバイスが製造されたとき、消去パルスに対するこの特別なメモリデバイス上のメモリセル群の感受性の度合いを判定するためテストが実行されることがある。Ｓの値は、テスト結果に基づいてこの特別なメモリデバイスへの書き込みが行われることがある。
【００８８】
消去電圧に対するメモリセル群の感度には、いくらかの変動があり得ることに留意されたい。この変動は、メモリセル間、ブロック間、メモリダイ間、ロット間などに存在することがある。式１中のパラメータ「Ｍ」は、第２の消去が可能性のある変動に対応すべく十分に強力なものであることを確実にするマージン数である。Ｍの値は、消去電圧への感度が低いメモリセルが十分に消去されることを確実にするため選択される。一部のメモリセルは、少し過消去されることになることがある。例えば、消去電圧への感度が平均より高いメモリセルは、過消去されることがある。しかし、一部のメモリセル群が過消去されることは、許容できる。
【００８９】
パラメータＳと同様に、パラメータＭは、デバイス単位、バッチ単位などで微調整されることがある点に留意されたい。さらに、パラメータＭは、製造時にメモリデバイスへの書き込みが行われることがあるが、適当なＭの値は、フィールドで決定することもできる。さらに、製造時にデバイスへの書き込みが行われた値は、フィールドで微調整することができる。
【００９０】
さらに、第２の消去電圧を実際の決定は、計算又はテーブル・ルックアップのいずれによっても行うことができる。例えば、一実施形態では、テーブルへの入力は、上裾閾値電圧及びトライアル消去電圧である。テーブルの出力は、第２の消去電圧である。
【００９１】
ステップ８１０では、ステップ８０８で決定された消去電圧を使用して第２の消去が実行される。一例ではあるが、第２の消去は、ソース及びビットライン群がフローティングの状態で、ｐ型ウェルを十分な期間に亘って消去電圧まで引き上げるとともに、選択されたブロックのワードライン群を接地することによって実行される。この消去は、消去検証動作を行うことなく完了してもよい。よって、第２の消去は、単一の消去パルスを用いて完了することがある。消去閾値分布の検証は不可欠ではない。ただし、消去検証は行ってもよい。消去検証を行う場合、図１３のプロセス１３００によって実行することができる。消去検証動作を行う場合は、負のＶｔを検知すべきこともある。しかし、最終的な消去Ｖｔ分布を検証しない場合は、負のＶｔを検出する必要がない。
【００９２】
消去が行われた後、メモリセル群の一部が、必要以上に深い消去状態となることがある。ソフト書き込みは、小さい書き込みパルスを用いるものであり、消去されたメモリセル群の一部のＶｔを引き上げるために使用することができる。特に、ソフト書き込みは、過消去されたメモリセルのＶｔを引き上げることによって、消去閾値分布を小型化することができる。
【００９３】
ステップ８１２では、任意であるが、ソフト書き込み電圧が第２の消去電圧に基づいて決定される。メモリセル群を消去するために必要な電圧と、これらのメモリセル群に書き込みを行うため必要とされる電圧との間には、ブロックの使用サイクルに応じた相関が存在する。一例ではあるが、書き込み／消去のサイクルが多くなるのにつれて、消去はより困難になり、書き込みはより容易になる。そのことから、ブロックを過消去した消去電圧の値についての知見は、消去分布を緊密化するためのソフト書き込みパルスの値の正確な計算を可能にする。一例ではあるが、ソフト書き込み電圧は、以下の式に基づいて決定される。
【００９４】
【数３】
2012523646.tif 000005
【００９５】
式３中、Ｖｅ２は、第２の消去電圧の絶対値である。パラメータＶｒｅｆは、基準電圧であり、Ｋは定数である。Ｖｒｅｆ及びＫの適当な値は、サンプル機で行われたテストに基づいて決定することができる。一実施形態では、ソフト書き込み電圧は、式３のような式を適用することにより決定される。一実施形態では、ルックアップテーブルを用い、第２の消去電圧に基づいて、ソフト書き込みパルスの値を決定してもよい。
【００９６】
なお、ソフト書き込みパルスが非常に弱い場合は、消去分布を緊密化するために役に立たず、ソフト書き込みパルスが非常に強い場合は、消去状態から一つ以上の書き込み状態へメモリセル群に書き込みが実行されてしまう。しかし、適切な大きさをもつソフト書き込みパルスは、消去分布を緊密化することになる。上記について考えられる理由は、高い結合比をもつメモリセル群は、低い結合比をもつセル群よりも、容易に消去及び書き込みを行うことができる、ということである。高い結合比をもつセル群は、消去パルス後に消去分布の下側部分で終わることになる。適切な大きさをもつソフト書き込みパルスは、残りのメモリセルに書き込みを開始する前に、これらのセル群のＶｔを引き上げることになり、よって、消去分布を緊密化する。しかし、ソフト書き込みパルスが非常に強い場合、すべてのメモリセル群は、書き込みを始めることになり、緊密化効果が失われる。
【００９７】
ステップ８１４では、任意であるが、ソフト書き込み電圧が、消去閾値分布を小型化するために使用される。一部の実施形態では、ソフト書き込みの検証は実行されない。検証が存在しないので、単一のソフト書き込みパルスだけが印加される。ただし、ソフト書き込みの検証を実行することもできる。ソフト書き込みの検証を実行する場合、図１４のプロセス１４００を実行することができる。
【００９８】
なお、使用サイクルの少ない新しいブロックについては、図８のプロセス８００を使用することなく、単一の消去パルスを使用して消去することもできる。消去がより困難になり、単一のパルスではブロックを十分に消去できなくなった後は、図８のプロセス８００を使用することができる。
【００９９】
図１１Ａは、ｐ型ウェル電圧と時間との関係を示すグラフと、ワードライン電圧と時間との関係を示すグラフとを示す。ｐ型電圧のグラフは、メモリセル群を消去するためにｐ型ウェルに印加される二種類の消去電圧パルスを示す。もう一方のグラフは、上裾Ｖｔを探索するための走査中にワードライン群に印加される電圧を示す。簡潔に言うと、グラフは、トライアル消去パルスを印加し、その後、上裾Ｖｔのバイナリ探索を実行することを示す。バイナリ探索は、第１の読み出し電圧をワードライン群に印加し、その後、読み出し電圧に応答してオンにすることに失敗したメモリセル群の個数をカウントするビット走査動作を行うことを含む。このカウントに基づいて、読み出し電圧は、上下に調整され、ワードライン群に再び印加される。一実施形態では、各読み出しは、約２０マイクロ秒を必要とし、各ビット走査は、約１２マイクロ秒を必要とする。上裾Ｖｔは、バイナリ探索の結果に基づいて決定される。第２の消去パルスは、上裾Ｖｔに基づいて決定される。第２の消去電圧は、その後、メモリセル群のｐ型ウェル群に印加される。
【０１００】
図１１Ｂは、トライアル消去後に上裾Ｖｔを決定するために、ブロック（又は、他の一群）の中のメモリセル群の走査を実行するプロセス１１００の一実施形態を示す。プロセス１１００は、図８のステップ８０６を実行する一つの手法である。プロセス１１００は、図１１Ａを参照して検討する。特に、図１１Ａの下側のグラフは、上裾Ｖｔのバイナリ探索中にワードライン群に印加された例示的な電圧を示す。
【０１０１】
ステップ１１０２では、第１の読み出し電圧が、バイナリ探索が実行される範囲に基づいて決定される。バイナリ探索のための範囲は、上裾Ｖｔが当該範囲内となるように十分に広い。一実施形態では、当該範囲は０から４ボルトに及び、他の一実施形態では、０から６ボルトに及ぶ。当該範囲は、測定可能Ｖｔ範囲内の電圧で始まるべきであるが、必ずしも０ボルトで始まることを必要とされない。例えば、負の閾値電圧の検出が可能である場合、測定可能Ｖｔ範囲は、０ボルト未満で始まることがある。図１１Ｂに示された例では、第１の読み出し電圧は、０から４ボルトの範囲に基づいて２ボルトとなっている。
【０１０２】
ステップ１１０４では、第１の読み出し電圧が、メモリセル群のワードライン群に印加される。第１の読み出し電圧は、各ワードラインに同時に印加されることがある。よって、第１の読み出しは、ＮＡＮＤストリング上のメモリセル毎の条件ではなく、ＮＡＮＤストリング全体毎に１つの条件を読み出すことが意図されている。しかし、第１の読み出し電圧が各ワードラインに同時に印加されることは必要とされない。このように、各メモリセルは、個別に読み出すことができる。
【０１０３】
ステップ１１０６では、ビット走査が開始され、閾値電圧Ｖｔが読み出し電圧を上回る少なくとも一つのメモリセルを有するＮＡＮＤストリングの数がカウントされる。ビット走査では、第１の読み出し電圧に応じてオンにすることに失敗したメモリセルを少なくとも一つ有するＮＡＮＤストリングの数を決定する。一実施形態では、ビット走査は、ある特定のカウント値に到達すると停止する。例えば、３１個のＮＡＮＤストリングが特定の値を上回る閾値電圧Ｖｔを有する少なくとも一つのメモリセルを有することを許容され、それに基づいて上裾Ｖｔが定められる場合、カウントは、このレベルに達すると停止する。このカウントは、ＮＡＮＤストリング単位で実行される必要はない。図１１Ｂでは、「ビット走査」という名前が付けられた期間は、カウントが行われる期間を指す。
【０１０４】
ビット走査を実行する別の手法は、点（例えば、中心点）から探索を開始し、その点から行ったり来たりする。走査は、遷移に達するまで継続する。遷移は、オンにすることに失敗したＮＡＮＤストリングの個数に基づいて定められる。一例として、遷移は、オンにすることに失敗したＮＡＮＤストリング群の個数が３１個以下であるかどうかに基づいている。例示すると、以下の電圧の系列が印加される。
【０１０５】
２．０、２．１、１．９、２．２、１．８、２．３、１．７、２．４、１．６
【０１０６】
個々の連続的な電圧が開始点の両側にあることに留意されたい。上記例では、遷移は、１．６ボルトが印加されたときに発生した。このようにして、上裾電圧は、１．６ボルトと１．７ボルトとの間にあることが決定される。さらなる例として、２．４ボルトが印加されたときに遷移が発生した場合、上裾電圧は、２．３ボルトと２．４ボルトとの間にあることになる。本実施形態では、中心点は、上裾電圧が存在する可能性がある位置の予想に基づいて選択されることに留意されたい。このように、この走査は、非常に効率的である可能性がある。
【０１０７】
一実施形態では、カウントは、「オンチップ」で行われる。このように、データは、カウントを実行するためメモリダイ２１２からコントローラ２４４へ転送される必要がない。このデータ転送を回避することにより、カウントは、非常に迅速に実行することができる。一実施形態では、チップ上で実行されるカウントは、制限された値にしか達し得ない。例えば、オンチップ回路は、３２、６４、又は、何らかの他の値まで数え上げることができることがある。このカウントに達した後、カウンタはオーバーフローする。上裾Ｖｔを定めるときのカウントは、カウンタがオーバーフローする点でもよい。しかし、上裾Ｖｔは、より小さい数であるように定めることができる。
【０１０８】
一実施形態では、オンチップ・カウンティングは、二段階で行われる。第１の段階で、ＮＡＮＤストリングの異なるグループが検査される。ＮＡＮＤストリングの複数のグループの各々について、現在の読み出し電圧を上回るＶｔを有するメモリセルを少なくとも一つ有しているのか否かに基づき、１又は０のいずれかの値が決定される。ＮＡＮＤストリングのグループのカウントが制限を超えたとき、検査は中止する。第２の段階では、値１とされたグループに対して、現在の読み出しを上回るＶｔを有するメモリセルを一つ以上有するＮＡＮＤストリングがいくつあるのか検査する。第２の段階中にカウンタがオーバーフローしたら、カウントを中止する。
【０１０９】
このように、カウントがオーバーフローする場合（ステップ１１０８）、ビット走査が停止される（１１１０）。そうでなければ、ビット走査は、ＮＡＮＤストリング群のうちのすべてが読み出されるまで継続する。
【０１１０】
ステップ１１１２では、別の読み出し電圧が印加されるべきかどうかを判定する。例えば、図１１Ａを参照すると、５個の読み出し電圧が印加される。検査は、様々な分解能を達成するために、より多数又はより少数の回数とすることができる。上裾Ｖｔが検査の範囲内で見つからない場合、検査範囲が拡大され、プロセス１１００を繰り返すことができる。例えば、上裾Ｖｔは、４ボルトを上回ることもある。しかし、ステップのトライアル消去電圧は、測定可能Ｖｔ範囲の始まりから開始する４Ｖの分布範囲に位置するように選択される。４ボルトという範囲は、いずれの使用サイクルにおいても、ブロックとブロック、ダイとダイ、ウェハとウェハ、及び、ロットとロットの間の変動をカバーするために十分な範囲である。上裾Ｖｔが４Ｖの範囲に入らない場合、その範囲を例えば６Ｖまで拡大することができる。
【０１１１】
印加すべき読み出し電圧がこれ以上存在しない場合、上裾Ｖｔは、ステップ１１１４で記憶される。最後の二個の読み出し電圧が上裾Ｖｔを「挟む」ので、記憶される値は、最後の二個の読み出し電圧のうちのいずれか、又は、これらの電圧の間の何らかの値でもよい。一実施形態では、上裾Ｖｔを挟む二個の値の平均値が取得され、上裾Ｖｔの値として使用される。望ましい分解能に未だ到達しない場合、制御はステップ１１１６へ移る。
【０１１２】
ステップ１１１６では、上裾Ｖｔが最後の読み出し電圧を上回るか、又は、下回るかを判定する。一部の実施形態では、ビット走査からのカウントは、最大値（例えば、３２）、又は、最大値未満の何らかの値のいずれかになる。これらの実施形態では、カウントが３２未満であれば、上裾Ｖｔが最後の読み出し電圧未満であることを示す。したがって、読み出し電圧は（例えば、２Ｖから１Ｖまで）低減される。読み出し電圧を低下させた後（ステップ１１１８）、制御は、新しい読み出し電圧をワードライン群に印加するためステップ１１０４へ移る。
【０１１３】
他方では、カウントを突破した場合、読み出し電圧を（例えば、１Ｖから１．５Ｖまで）上昇させる。読み出し電圧を上昇した後（ステップ１１２０）、制御は、新しい読み出し電圧をワードライン群に印加するためステップ１１０４へ移る。
【０１１４】
一実施形態では、上裾Ｖｔの線形探索が行われる。図１１Ｃはメモリセル群を消去するためｐ型ウェルに印加された２種類の消去電圧に対するｐ型ウェル電圧と、上裾Ｖｔの線形走査の間にメモリセル群に印加されたワードライン電圧とを示す。簡潔に言うと、トライアル消去パルスが印加され、続いて、上裾Ｖｔの線形探索を実行する。次に、第２の消去電圧がメモリセル群のｐ型ウェルに印加される。線形探索は、第１の読み出し電圧をワードライン群に印加した後に、読み出し電圧に応答してオンにすることに失敗したメモリセルを少なくとも一つ有するＮＡＮＤストリングの数をカウントするビット走査動作を実行することを含む。図示された実施形態では、カウントを決定する前に、次の読み出し電圧が印加される。読み出し電圧は、上裾Ｖｔが見つけられるまで増大される。
【０１１５】
図１１Ｄは、ブロック内のメモリセル群の走査を行い、トライアル消去後に上裾Ｖｔを決定するプロセス１１８０の一実施形態を示す。このプロセスは、図８のステップ８０６を実行する一つの手法である。図１１Ｄは、図１１Ｃを参照して説明する。
【０１１６】
ステップ１１８２では、読み出し電圧がメモリセル群のワードライン群に印加される。第１の読み出し電圧は、各ワードラインに同時に印加されることがある。このように、１回目の読み出しは、ＮＡＮＤストリング上のメモリセル毎の条件ではなく、ＮＡＮＤストリング全体毎に１つの条件を読み出すことが意図されている。しかし、第１の読み出し電圧が各ワードラインに同時に印加されることは必要とされない。各メモリセルについて、個別に読み出しを実行することもできる。
【０１１７】
ステップ１１８４では、１回目の読み出しの結果に基づいて、ビット走査が開始される。すなわち、読み出し電圧より大きい閾値電圧Ｖｔをもつメモリセルを少なくとも一つ有するＮＡＮＤストリングの数のカウントを開始する。留意すべきは、次の読み出し電圧の大きさは、カウントに依存しないので、カウントが継続している間に、次の読み出し電圧が印加されることである。このことは、図１１Ｃに示すように、１回目のビット走査が、２回目の読み出しの間に行われることを意味する。プロセス１１８０では、ステップ１１９２に示すように、読み出し電圧をステップサイズだけ増大させて、ステップ１１８２へ戻る。ステップ１１８６では、ビット走査が完了する。ビット走査は、ＮＡＮＤストリング群のカウントがある特定のレベルに到達した場合に停止する。例えば、３１個のＮＡＮＤストリングにおいて読み出し電圧より大きい閾値電圧Ｖｔを有するメモリセルが検出された場合、ビット走査が停止される。
【０１１８】
ステップ１１８８では、上裾Ｖｔが意図した分解能で検出されたのか否かについて、判定が行われる。図１１Ｃを参照すると、最初、読み出し電圧は走査範囲の下端にある。したがって、カウントは１回目の読み出しのときに最大となる。すなわち、上裾Ｖｔは第１の読み出し電圧を上回ることが予想される。読み出し電圧が上裾Ｖｔより大きければ、カウントに到達することはなく、上裾Ｖｔが今回と前回の読み出し電圧の間に存在することを示す。より高い分解能が望まれる場合、最後の２個の読み出し電圧の間の読み出し電圧が選択され、新しい読み出し電圧を印加するために、制御をステップ１１８２へ移すこともできる。
【０１１９】
そうでなければ、上裾電圧は、ステップ１１９０において最後の二個の読み出し電圧に基づいて決定される。さらに、新しい読み出しは、ビット走査が始まるときに開始されるので、最後の読み出しは中止されることがある。
【０１２０】
図１２Ａは、メモリセル群に印加された消去パルスと、第２の消去パルスの適切な大きさ決定するためのデータを収集するために、メモリセル群に印加される読み出し電圧との間の時間的関係の一実施形態を示す。最初に、トライアル消去パルスが、消去されるべきメモリセル群のｐ型ウェルに印加される。次に、第１及び第２の読み出し電圧が、メモリセル群のワードラインに印加される。第１の読み出し電圧が印加された後、読み出しからのデータがコントローラ２４４へ送信される。コントローラ２４４は、読み出し電圧以上の大きさのＶｔをもつメモリセルを少なくとも一つ有するＮＡＮＤストリングの第１のカウント及び第２のカウントを決定する。これらのカウントに基づいて、コントローラ２４４は、第２の消去パルスの大きさを決定する。本実施形態では、上裾Ｖｔは、統計的に予想される消去閾値分布に基づいて決定される。一実施形態では、上裾Ｖｔは、後述されるように、修正されたワイブル関数に基づいて決定される。第２の消去パルスの印加は、第２の消去パルスの最終的な大きさがコントローラ２２４によって決定される前に、開始されることに留意されたい。ただし、このタイミングは、第２の消去パルスが極端に上昇することを防止するため、コントローラ２４４が第２の消去電圧をオンチップ回路（例えば、ステートマシン２２２）に供給し得るように、十分な時間を考慮したタイミングである。
【０１２１】
図１２Ｂは、読み出し電圧をメモリセルに印加し、第２の消去電圧を決定するプロセス１２００の一実施形態を示す。プロセス１２００は、図１２Ａを参照して検討する。ステップ１２０２では、第１の読み出し電圧がメモリセル群のワードライン群に印加される。図１２Ａを参照すると、例示的な第１の読み出し電圧は０ボルトである。第１の読み出し電圧は、各ＮＡＮＤストリングが読み出し電圧を上回るＶｔをもつ少なくとも一つのメモリセルを有しているかどうかを判定するため、各ワードラインに同時に印加されることがある。ＮＡＮＤストリングに対する読み出しの結果は、第１のデータラッチの組に記憶される。一実施形態では、第１の読み出しは、約２０マイクロ秒を必要とする。必要であれば、ＮＡＮＤストリング上の個々のメモリセルに対して読み出しを実行してもよい。
【０１２２】
ステップ１２０４では、第１の読み出しの結果が、コントローラ２４４へストリーム出力され始める。一実施形態では、各ＮＡＮＤストリングについて「１」又は「０」がメモリダイ２１２からコントローラ２４４へストリーム出力される。しかし、各ＮＡＮＤストリングの結果が供給されることは必ずしも必要とされない。例えば、一部のメモリデバイスは、非常に多数のＮＡＮＤストリングを有している。一部の実施形態では、７５０００個以上のＮＡＮＤストリングが存在することがある。コントローラ２４４は、第２の消去電圧を正確に決定するために、すべてのＮＡＮＤストリングからのデータを必要とはしない。そのことから、一実施形態では、ＮＡＮＤストリング群の一部のみからデータが出力されてもよい。
【０１２３】
ステップ１２０６では、第２の読み出し電圧が、メモリセル群のワードライン群に印加される。第２の読み出し電圧は、第１の読み出しの結果をコントローラ２４４へ送信するステップ１２０４の完了前に、印加され得ることに留意されたい。第２の読み出しの結果は、第２のデータラッチの組に記憶される。図１２Ａを参照すると、すべてのデータをコントローラ２４４へストリーム出力するのに要する時間は、読み出しを行うために要する時間に対して相対的に長くなることがある。
【０１２４】
ステップ１２０８では、第２の消去パルスの増加は、２回目の読み出しが完了した後に開始される。２回目の読み出しが完了した直後に、第２の消去パルスを開始することは必ずしも必要ではない。第２の消去パルスは、１回目の読み出しの結果のコントローラ２４４への送信の完了前であっても、開始され得ることに留意されたい。一実施形態では、ステートマシン２２２は、消去パルスをデフォルト電圧に向けて増加させ始める。デフォルト電圧は、メモリセル群を過消去させない程度の大きさに設定することができる。この消去パルスは、プロセス１２００において後に中止されることになる。一実施形態では、消去パルスは、第２の消去電圧を決定するための十分な時間を与えるために、制御された立ち上がり時間を有している。例示的な立ち上がり時間は、１Ｖ／４０マイクロ秒である。この場合、消去パルスが１０ボルトまで上昇するため約４００マイクロ秒を要することになる。
【０１２５】
ステップ１２１０では、第２の読み出し電圧の印加による結果が、コントローラ２４４へ供給される。図１２Ａに示されるように、２回目の読み出しの結果は、１回目の読み出しの結果が完全に送信されるまで、コントローラ２４４へ送信されない。このシーケンスは、便宜のためであり、必要条件ではない。代案として、１回目の結果が未だ送信されている間に、２回目の読み出しからの結果をコントローラ２４４へ送信することもできる。
【０１２６】
ステップ１２１２では、コントローラ２４４が、１回目の読み出し及び２回目の読み出しのデータに基づいて、第２の消去電圧を決定する。コントローラ２４４は、トライアル消去後の消去閾値分布の予想される統計的特性に基づいて、第２の消去電圧を決定する。一実施形態では、コントローラ２４４は、第２の消去電圧を決定するためにテーブルの参照を実行する。テーブルは、メモリデバイスに実行されたテストに基づいて構築することができる。一実施形態では、コントローラ２４４は、トライアル消去後の消去分布の形状を記述する式（修正されたワイブル方程式）の中の１個以上の未知数を解くために、読み出しカウントを使用する。修正されたワイブルの中の未知数が特定された後、上裾Ｖｔが修正されたワイブル方程式に基づいて決定される。
【０１２７】
一実施形態では、メモリデバイスに対してテストを実行することによって、消去後のＶｔ分布の少なくとも上側部分の予想形状を特徴付ける数学モデルを決定することができる。数学モデルは、分布全体の形状を必ずしも記述する必要がないことに留意されたい。本例では、分布の下側部分は凸凹であることが予想されるので、数学モデルは、下側部分を記述しないことがある。なお、第１の読み出し及び第２の読み出しは、数学モデルが有効であると予想される電圧で行われる。一例として、分布の上側部分の形状は、ガウス分布を有すると予想されることがある。下側部分の形状は、ガウス分布ではないことがある。さらに、下側部分は、分布の凹凸のためモデル化することが困難であることがある。しかし、測定は、モデルが成り立つことが予想されない部分に対し行われない。
【０１２８】
数学モデルは、上側部分だけでなく、消去分布の形状全体を記述するものであってもよい。消去分布の形状全体を記述するために使用し得る数学モデルの一形式は、一般化極値分布である。一般化極値分布の一形式は、ワイブル関数である。修正されたワイブル関数のための累積分布関数（ｃｄｆ）の方程式は、以下の式４Ａに示される。
【０１２９】
【数４】
2012523646.tif 000006
【０１３０】
上記修正されたワイブル方程式において、ｕは、ｘ≧０の場合にｕ（ｘ）＝１、かつ、ｘ＜０の場合にｕ（ｘ）＝０となるような単位ステップ関数である。このように、修正されたワイブルｃｄｆは、ａｘ＋ｂ＜０の場合に零である。変数ｘは、一実施形態では、ワードライン電圧である。変数ｘは、ワードラインから測定されるようなセル群の閾値電圧ＶＴを表すこともある。式４Ａにおいて、ｋは形状パラメータであり（ｋ＞０の場合）、λはスケールパラメータである（λ＞０の場合）。変数「ａ」もまたスケールパラメータであり、「ｂ」は、ｘ軸に沿って分布を移動させるシフトパラメータである。
【０１３１】
ｋ及びλの適当な値は、設計的特徴に応じて決定することができる。決定を簡単化するため、λの値は、一般性を失うことなく１に設定してもよい。この場合、λは、修正されたワイブルｃｄｆのスケールに影響を与えない。しかし、λには、１以外の値を与えることができる。ワイブル分布へのパラメータ「ａ」及び「ｂ」の導入は、λの何らかの変化がａ及びｂの変化と等価であるため、λを冗長にする。例えば、ａ＝５、ｂ＝１０、かつ、λ＝１は、ａ＝２、ｂ＝２０、かつ、λ＝２と全く同じ分布を生じる。λの何らかの変化は、ａの変化及びｂの変化のペアに組み込むことができる。したがって、一般性を失うことなく、式４Ａは、以下の通り記述できる。
【０１３２】
【数５】
2012523646.tif 000007
【０１３３】
読み出し電圧ｘ１及びｘ２における２回の読み出し動作は、ワードライン電圧ｘ１及びｘ２のそれぞれでオンであることが検出されたセルの個数を、消去されているブロックの選択されたワードライン上のセルの総数で除算することにより取得された、正規化カウントＦ１＝Ｆ（ｘ＝ｘ１）及びＦ２＝Ｆ（ｘ＝ｘ２）を生成することになる。このとき、ａ及びｂは、以下の手順を使用することにより見つけることができる。
【０１３４】
【数６】
2012523646.tif 000008
【０１３５】
上記式の項を並べ替えると次の通りである。
【０１３６】
【数７】
2012523646.tif 000009
【０１３７】
両辺の自然対数をとると以下の通りである。
【０１３８】
【数８】
2012523646.tif 000010
【０１３９】
或いは、
【０１４０】
【数９】
2012523646.tif 000011
【０１４１】
両辺の自然対数をもう一度とると以下の通りである。
【０１４２】
【数１０】
2012523646.tif 000012
【０１４３】
両辺をｋで除算し、両辺の指数をとると以下の通りである。
【０１４４】
【数１１】
2012523646.tif 000013
【０１４５】
Ｆ１＝Ｆ（ｘ＝ｘ１）、Ｆ２＝Ｆ（ｘ＝ｘ２）、かつ、ｋは既知であるので、ｃ１及びｃ２は、上記式を使用して容易に取得され、「ａ」及び「ｂ」は、以下の２つの方程式を使用して得られる。
【０１４６】
【数１２】
2012523646.tif 000014
【０１４７】
上記では、ｋに対して固定値を仮定しており、それによって計算を簡単化していることに留意されたい。ｋの値は、必ずしも定数でなくともよいが、工学的解析に基づいて、与えられた技術に対して適当な定数を決定することができる。ｋの値は、メモリデバイス技術を特徴付けることがある。例えば、ｋは、物理サイズ及びその他の物理特性のようなメモリセル特性の関数でもよい。よって、ｋの値は、同じメモリアレイ設計を有して設計されたメモリデバイスの間で、必ずしも著しく変化させる必要はない。ｋの例示的な値は、４．６であるが、ｋは、別の値をとることができる。所定のメモリアレイ設計に対する適当なｋの値は、実験的に決定することができる。例えば、閾値電圧分布データは、メモリセル群を消去した後に収集される。その後、当てはめ関数として式４Ｂを使用し、収集されたデータと式４Ｂとの間の当てはめを最適化することによって、ａ、ｂ及びｋの値を同時に解くことができる。当てはめは、異なった消去電圧を使用してデータの組に基づいて実行されることがある。さらに、異なるデータが異なるワードライン群と、異なる回数の書き込み／消去サイクルを受けたメモリセル群とに対して収集されることがある。このようにして、結果は、ｋに対する複数の値を生成する。その後、これらの結果に基づいて、ｋのための定数が選択される。ｋのための定数を選択した後、この定数の妥当性は、ｋを一定に保持し、式４Ｂを収集されたデータに当てはめるときのａ及びｂだけに対して最適化することによって検証することができる。必要に応じて、別の定数値をｋに対して選択することができ、再びａ及びｂだけが式４Ｂを使用して最適化される。当てはめ関数（式４Ｂ）と実データとの間で最小二乗平均平方根（ＲＭＳ）誤差を生じるｋの値がフィールドで使用されることがある。
【０１４８】
上記当てはめプロセスは、収集されたデータの組毎に「ａ」及び「ｂ」の値をさらに生成することになる。しかし、「ａ」及び「ｂ」のこれらの値は、フィールドで使用されない。それどころか、「ａ」及び「ｂ」の値は、上述したように、１回目の読み出し及び２回目の読み出しからのデータに基づいて、実地（実機）で決定されることがある。例えば、初期消去パルス後に、２回の読み出しが２種類の読み出し電圧で実行される。一例として、読み出しは、消去されているブロックに属しているデータのページに関して、セル群のワードライン群に印加されたｘ１＝０Ｖ及びｘ２＝１Ｖで実行される。読み出し毎に、読み出しに応答してオンになるメモリセル群の個数のカウントが決定される。これらのカウントは、測定されたカウントを読み出されるセルの個数で除算することによって正規化されると、Ｆ１＝Ｆ（ｘ＝ｘ１）及びＦ２＝Ｆ（ｘ＝ｘ２）になり、上記式に基づいて「ａ」及び「ｂ」を決定するため使用される。一実施形態では、この計算はリアルタイムで行われる。なお、テーブルを利用した手法を採用することもできる。
【０１４９】
「ａ」及び「ｂ」の値が決定されると、（ｋの適当な値を使用して）修正されたワイブル関数から上裾Ｖｔを直接的に決定することができる。すなわち、上裾Ｖｔは、ワイブルｃｄｆの上端のある特定の位置にあるものとして定義される。上述のように、第２の消去パルスの適当な絶対値は、トライアル消去パルスの絶対値及び上裾Ｖｔに基づいて決定することができる。
【０１５０】
修正されたワイブル関数の中の未知数（ａ及びｂ）の解の正確さは、消去分布上のどの位置で二つのサンプルの読み出しを行うかによって影響を受けることに留意されたい。一実施形態では、１回目の読み出し及び２回目の読み出しは、１回目の読み出し及び２回目の読み出しにおいて、それぞれメモリセル群の約３０パーセント及び６０パーセントがオンになることが予想される読み出し電圧で行うことができる。しかし、異なる割合を目標値にしてもよい。２回の読み出しのうちの一方又は両方が、これらの目標値に対して実質的に相違する場合、１回以上の読み出しを付加的に実行することもできる。例えば、１回目の読み出し及び２回目の読み出しが０Ｖ及び１Ｖであるが、オンになるメモリセル群の割合が少ない場合、より高い読み出し電圧によって１回以上の追加読み出しを行うことができる。
【０１５１】
読み出しが消去分布の適当な位置で行われなかった場合、別の選択肢としては、トライアル消去よりも強い消去パルスを実行し、それによって消去分布をより低い電圧分布へ移動させ、その後、同じ（又は異なった）電圧で読み出しを再度実行することである。図１２Ａに示された実施形態を再び参照すると、第２の消去パルスは、コントローラが１回目及び２回目の読み出しデータのすべてを受信する前に開始されるので、コントローラによる第２の消去電圧（即ち、消去パルスを中止する電圧）の計算は、消去分布を移動させることによって、修正されたワイブル関数から上裾Ｖｔを決定するためのデータをより良く収集できるように設計される。その後、コントローラは、追加読み出しを新しい消去分布に実行する。なお、修正されたワイブル関数以外にも、他の形式の一般化極値分布を同様に使用することができる。
【０１５２】
一実施形態では、構築されたモデルは、２個の未知数を有している。１回目の読み出し及び２回目の読み出しからのデータに基づく値（Ｍ１、Ｍ２）は、２個の未知数を決定するため使用される。一例として、２個の未知数は、平均及び標準偏差ということがある。以下の一般形を有する式５及び６は、Ｍ１及びＭ２に基づいて未知数を決定するため使用されることがある。
【０１５３】
平均＝Ｆ（Ｍ１，Ｍ２）        式５
【０１５４】
標準偏差＝Ｇ（Ｍ１，Ｍ２）    式６
【０１５５】
このようにして、１回目の読み出し及び２回目の読み出しから導かれた情報に基づいて、２個の未知数を決定することができる。平均及び標準偏差から、上裾Ｖｔを決定することができる。
【０１５６】
修正されたワイブル方程式を用いた例と同様に、コントローラ２４４が２個の未知数を決定することは、必ずしも必要ではない。例えば、標準偏差については、全く読み出しを行うことなく予測できることもある。即ち、メモリデバイスに対して複数の試行テストを実行し、複数の試行テストの間で標準偏差はある程度一致するという仮定が得られれば、標準偏差は予測することができる。そして、標準偏差その他の未知数に関してこのような仮定を行えば、単一の読み出しに基づいて、上裾Ｖｔを決定することも可能である。したがって、２回の読み出しを行うことは、必要条件ではない。
【０１５７】
２回目の読み出しにおいて、第２の読み出し電圧を上回るＶｔを有するメモリセルを少なくとも一つ有するＮＡＮＤストリングの数が非常に少数の場合、当該２回目の読み出しは、上裾Ｖｔよりも上で行われたことを示し得る。一実施形態では、２回目の読み出しが上裾Ｖｔよりも上で行われたと認められる場合、２回目の読み出しを無視することができる。この場合、新しい読み出しを低い電圧で行ってもよいし、又は、コントローラ２４４が単一の読み出しに基づいて第２の消去電圧を決定してもよい。
【０１５８】
未知数を決定する方程式は、非常に複雑となることがある。よって、一実施形態では、コントローラ２４４に未知数を解かせるのではなく、コントローラ２４４がテーブル・ルックアップを実行してもよい。テーブルは、Ｍ１及びＭ２の様々な組み合わせに対し上記計算を実行することによって構築されることがある。テーブルは、未知数を解くための方程式を導出することなく、構築することも可能である。例えば、テーブルは、経験的に収集されたデータに基づいて、構築することができる。
【０１５９】
上裾Ｖｔを決定した後、コントローラ２４４は、第２の消去電圧の適切な大きさを決定する。上記式１及び２は、コントローラが第２の消去電圧を決定する一つの手法を記述する。ステップ１２１４では、コントローラ２４４は、第２の消去電圧の最終的な大きさをステートマシン２２２に供給する。一実施形態では、コントローラ２４４は、消去パルスの大きさを制御するＤＡＣに入力されるべき値を供給する。ステップ１２１６では、ステートマシン２２２は、消去パルスを決定した第２の消去電圧の大きさで停止させる。一実施形態では、ステートマシン２２２は、消去パルスを修正するように、メモリアレイに指令を送信してもよい。一実施形態では、コントローラ２４４が、メモリダイ２１２と同じチップ上にあってもよい。この場合、読み出しデータのコントローラ２４４への通信は、オンチップで行われる。
【０１６０】
図１３は、メモリセル群が消去されたことを検証するためのプロセス１３００を示すフローチャートである。図１３のプロセス１３００は、一例ではあるが、プロセス８００のステップ８１０と８１２との間で実行することができる。ステップ１３０２では、消去検証条件の組がメモリセル群に適用される。これには、一例として、ソース・フォロワ・センシングを採用することができる。ステップ１３０２では、ビットラインを接地まで放電し、ドレイン側選択ゲート（ＳＧＤ）をオンにする。次に、零より高い電圧（例えば、２．２Ｖ）を共通ソースラインに印加し、ある特定の電圧（例えば、０Ｖ）をワードライン群に印加する。ボディ効果によってＮＡＮＤストリングの中の少なくとも１個のメモリセルがオフされるまで、所定のＮＡＮＤストリングのビットラインに電荷が蓄積される。
【０１６１】
ステップ１３０４では、ＮＡＮＤストリング上のすべてのメモリセルが十分に消去されたかどうかを判定するため、個々のＮＡＮＤストリングに対して検査が実行される。ステップ１３０４は、ビットラインに電荷が蓄積するのを待つため、所定の期間を待機した後に実行される。一例ではあるが、所定のビットライン上の電圧を基準値と比較することにより、対応するＮＡＮＤストリング上に、目標値を上回るＶｔを有するメモリセルが存在するのか否かを判定することができる。この目標値は、負値でもよい。一部の実施形態では、メモリセル群は、−３Ｖと同程度まで消去される。
【０１６２】
一例ではあるが、ＮＡＮＤストリング上の各メモリセルのＶｔが目標レベルに達したことが検出されたときは、対応するデータラッチに記憶されたデータを論理「１」に変更する。この場合、ＮＡＮＤストリング上の少なくとも一つのメモリセルのＶｔが目標レベルに未だ到達していないことが検出されたときは、対応するデータラッチに記憶されたデータを変更しない。
【０１６３】
ステップ１３０６では、十分なＮＡＮＤストリング群が消去検証に合格したかどうかに関する判定が行われる。一例ではあるが、所定の数のＮＡＮＤストリングが消去検証に失敗することについては、許容することもできる。例えば、３２個より少ないＮＡＮＤストリングが消去検証に失敗しても、全体的としては消去検証に合格したものとする。消去検証に合格し、消去が確認された場合、制御がステップ８１２へ移る。
【０１６４】
ステップ１３０６で、消去検証に失敗したと判定された場合、ステップ１３１０において消去電圧を増加する。消去電圧は、０．２Ｖ、０．５Ｖ、１．０Ｖといった所望の量ずつ増加させることができる。ステップＳ１３１２では、新しい消去電圧を印加する。次に、ステップ１３０２を再び実行する。消去検証は、ソース・フォロワ手法を用いることなく実行してもよい。
【０１６５】
図１４は、メモリセル群のソフト書き込みを検証するためのプロセス１４００を示すフローチャートである。一例ではあるが、図１４のプロセス１４００は、プロセス８００のステップ８１４の後に実行される。ステップ１４０２では、ソフト書き込み検証条件の組がメモリセルに適用される。一実施では、ソース・フォロワ・センシングが採用される。
【０１６６】
ステップ１４０４では、その伝導電流が境界電流を下回るＮＡＮＤストリングがいくつあるのかを決定するために、個々のＮＡＮＤストリングが検査される。低い伝導電流を有することは、ＮＡＮＤストリングに対して過ソフト書き込みが行われたことを示す。上述のように、ソフト書き込みは、ある特定のレベルを上回るＶｔまでメモリセルに書き込みを行うことなく、最小Ｖｔをもつメモリセル群のＶｔを引き上げることを意図している。このレベルは、例えば消去目標レベルにすることができる。ただし、このレベルは、零ボルトにすることもでき、この場合、ソース・フォロワ手法において負のＶｔを検証する必要がなくなる。このように、ソフト書き込みを停止すべきか否か検証する一つの手法は、ある特定のレベルを上回るＶｔを有するメモリセルを少なくとも一つ有するＮＡＮＤストリングの数を検査することである。ただし、ソフト書き込みを停止すべきタイミングは、他の手法によって決定することもできる。ステップ１４０４は、ビットラインに電荷が蓄積するのを待つため、所定の期間を待機した後に実行される。一例ではあるが、ビットライン上の電圧は基準電圧と比較され、それによって、いずれかのＮＡＮＤストリングが過度に書き込まれたのか否かが判定される。
【０１６７】
ステップ１４０６では、ステップ１４０４の結果に基づいて、ソフト書き込みを停止すべきか否かを判定する。例えば、伝導電流が境界電流を下回るＮＡＮＤストリングの個数に関して、判定が行われる。非常に多数のＮＡＮＤストリングが低い伝導電流を有する場合、ソフト書き込みを停止すべきと判定できる。ソフト書き込みを停止すべき場合、プロセス１４００は終了する。
【０１６８】
ステップ１４０６で、さらなるソフト書き込みが望ましいと判定された場合、ステップ１４１０においてソフト書き込み電圧を増加させる。ソフト書き込み電圧は、０．１Ｖ、０．２Ｖといった所望の量ずつ増加させることができる。ステップ１４１２では、新しいソフト書き込み電圧が印加される。次に、ステップ１４０２が再び実行される。
【０１６９】
ソフト書き込みプロセス１４００については、そのプロセスが完了するまで、ブロック内の各ＮＡＮＤストリングに書き込みを行うものとして説明した。しかしながら、全てのＮＡＮＤストリングがプロセス全体を通じて書き込みを受け続けることは必要とされない。一例ではあるが、あるＮＡＮＤストリングに十分な書き込みが行われていれば、そのＮＡＮＤストリングはさらなる書き込みから除外することができる。
【０１７０】
上記例は、ＮＡＮＤ型フラッシュメモリに関して挙げられている。しかし、本発明の原理は、現在存在している不揮発性メモリと、開発中の新しい技術を使用するために検討されている不揮発性メモリとを含む、他の形式の不揮発性メモリにも適用することができる。
【０１７１】
上記本発明の詳細な説明は、説明のための例示にすぎない。上記本発明の詳細な説明は、詳細に開示した範囲に限定するものではない。本明細書が開示する技術は、様々に変形、変更し得る。上記説明した実施形態は、本発明の原理とその具体的な適用例をよく説明するために選ばれたものであり、当業者は、具体的な事例に則して本発明を様々に変更し得る。本発明の技術的範囲は、添付された特許請求の範囲によって定まるものである。
【図１】
2012523646.tif 000015
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2012523646.tif 000022
【図９】
2012523646.tif 000023
【図１０】
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【図１１Ａ】
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【図１１Ｂ】
2012523646.tif 000026
【図１１Ｃ】
2012523646.tif 000027
【図１１Ｄ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【国際調査報告】
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