【手続補正書】
【提出日】平成23年2月16日(2011.2.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
検査対象電極がマトリクス状に配列されていて１列ずつ駆動可能な検査対象基板に非接触、かつ、電磁結合可能に対向するセンサ基板であって、整列されているセンサ電極と、各センサ電極の捕捉信号を少なくとも増幅する、各センサ電極に対応しているセンサ回路とを有するセンサ基板において、
上記各センサ回路内に設けられる増幅回路がそれぞれ、
ゲートを当該増幅回路の入力端子とする増幅ユニポーラトランジスタと、
ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化ユニポーラトランジスタを有限個（０個を含む）だけ直並列接続して構成された、上記増幅ユニポーラトランジスタのソース側に接続される負帰還ソースインピーダンス用ダイオード化トランジスタブロックと、
ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化ユニポーラトランジスタを有限個だけ直並列接続して構成された、上記増幅ユニポーラトランジスタのドレイン側に接続される負荷用ダイオード化トランジスタブロックと、
上記負荷用ダイオード化トランジスタブロックの、上記増幅ユニポーラトランジスタのドレイン側端に接続された電圧出力端子とを備え、
上記増幅ユニポーラトランジスタのソースインピーダンスと上記負帰還ソースインピーダンス用ダイオード化トランジスタブロックのインピーダンスとの和のインピーダンスと、上記負荷用ダイオード化トランジスタブロックのインピーダンスとの比により電圧利得が決定される構成とした
ことを特徴とするセンサ基板。
【請求項２】
請求項１に記載のセンサ基板において、
上記増幅ユニポーラトランジスタのソースと、正電源又は負電源の一方である第１の第２極性電源との間に、上記負帰還ソースインピーダンス用ダイオード化トランジスタブロックを接続し、
上記増幅ユニポーラトランジスタのドレインと、正電源又は負電源の他方である第１の第１極性電源との間に、上記負荷用ダイオード化トランジスタブロックを接続し、
上記負荷用ダイオード化トランジスタブロックの、上記増幅ユニポーラトランジスタのドレイン接続端を上記増幅回路の電圧出力端子としている
ことを特徴とするセンサ基板。
【請求項３】
請求項１に記載のセンサ基板において、
コモン端子を、正電源又は負電源の一方である第１の第１極性電源に接続する電流ミラー回路を有し、
上記電流ミラー回路の入力に上記増幅ユニポーラトランジスタのドレインを接続し、
上記電流ミラー回路の出力と、正電源又は負電源の他方である第２の第２極性電源との間に、上記負荷用ダイオード化トランジスタブロックを接続し、
上記負荷用ダイオード化トランジスタブロックの上記電流ミラー回路接続端を、上記増幅回路の電圧出力端子としている
ことを特徴とするセンサ基板。
【請求項４】
請求項１に記載のセンサ基板において、
カスコードゲートバイアス電源にゲートを接続するカスコード接続ユニポーラトランジスタを有し、
上記カスコード接続ユニポーラトランジスタのドレインに上記電圧出力端子を接続し、上記カスコード接続ユニポーラトランジスタのソースを上記増幅ユニポーラトランジスタのドレインに接続している
ことを特徴とするセンサ基板。
【請求項５】
請求項１〜４のいずれかに記載のセンサ基板において、
上記負帰還ソースインピーダンス用ダイオード化トランジスタブロック内のいずれかのダイオード化トランジスタの端子とグランド間に高域補償容量（容量０を含む）を接続し、
上記負荷用ダイオード化トランジスタブロック内のいずれかのダイオード化トランジスタの端子とグランド間に高域カット容量（容量０を含む）を接続している
ことを特徴とするセンサ基板。
【請求項６】
請求項１〜５のいずれかに記載のセンサ基板において、
上記電圧出力端子に、ソースフォロワ回路及び整流回路として機能するソースフォロワ・整流回路を接続していることを特徴とするセンサ基板。
【請求項７】
請求項１〜５のいずれかに記載のセンサ基板において、
上記電圧出力端子に、リセット付ピークホールド回路を接続していることを特徴とするセンサ基板。
【請求項８】
検査対象電極がマトリクス状に配列されていて１列ずつ駆動可能な検査対象基板に非接触、かつ、電磁結合可能に対向するセンサ基板であって、整列されているセンサ電極と、各センサ電極の捕捉信号を少なくとも増幅する、各センサ電極に対応しているセンサ回路とを有するセンサ基板において、
上記各センサ回路内に設けられる増幅回路がそれぞれ、
一方のゲートを当該増幅回路の正相入力端子とすると共に、他方のゲートを当該増幅回路の負相入力端子とする第１及び第２の差動増幅ユニポーラトランジスタと、
上記第１及び第２の差動増幅ユニポーラトランジスタのソース電流和を定電流とさせる吸い込み定電流源と、
ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個（０個を含む）だけ直並列接続して構成された、上記第１及び第２の差動増幅ユニポーラトランジスタのソース側に接続される第１及び第２の負帰還ソースインピーダンス用ダイオード化トランジスタブロックと、
ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個だけ直並列接続して構成された、上記第１及び第２の差動増幅ユニポーラトランジスタのドレイン側に接続される第１及び第２の負荷用ダイオード化トランジスタブロックと、
上記第１及び第２の負荷用ダイオード化トランジスタブロックの上記第１及び第２の差動増幅ユニポーラトランジスタのドレイン側端の一方である正相出力端子及び他方である負相出力端子とを備え、
上記第１及び第２の差動増幅ユニポーラトランジスタの各ソースインピーダンスと上記第１及び第２の負帰還ソースインピーダンス用ダイオード化トランジスタブロックの各インピーダンスとの各和のインピーダンスと、上記第１及び第２の負荷用ダイオード化トランジスタブロックの各インピーダンスとの比により電圧利得が決定される構成とした
ことを特徴とするセンサ基板。
【請求項９】
請求項８に記載のセンサ基板において、
ゲートを当該増幅回路の正相入力端子とする上記第１の差動増幅ユニポーラトランジスタのソースと上記吸い込み定電流源との間に上記第１の負帰還ソースインピーダンス用ダイオード化トランジスタブロックを接続し、
上記第１の差動増幅ユニポーラトランジスタのドレインと正電源又は負電源の一方である第１の第１極性電源との間に上記第１の負荷用ダイオード化トランジスタブロックを接続し、
ゲートを当該増幅回路の負相入力端子とする上記第２の差動増幅ユニポーラトランジスタのソースと上記吸い込み定電流源との間に上記第２の負帰還ソースインピーダンス用ダイオード化トランジスタブロックを接続し、
上記第２の差動増幅ユニポーラトランジスタのドレインと上記第１の第１極性電源との間に上記第２の負荷用ダイオード化トランジスタブロックを接続している
ことを特徴とするセンサ基板。
【請求項１０】
請求項８に記載のセンサ基板において、
上記第１の第１極性電源にコモン端子を接続する第１及び第２の電流ミラー回路を有し、
上記第１の電流ミラー回路の入力に上記第１の増幅ユニポーラトランジスタのドレインを接続し、
上記第１の電流ミラー回路の出力と、正電源又は負電源の他方である第２の第２極性電源との間に、上記第２の負荷用ダイオード化トランジスタブロックを接続し、
上記第２の負荷用ダイオード化トランジスタブロックの、上記第１の電流ミラー回路との接続端を正相出力端子とし、
上記第２の電流ミラー回路の入力に上記第２の増幅ユニポーラトランジスタのドレインを接続し、
上記第２の電流ミラー回路の出力と上記第２の第２極性電源との間に、上記第１の負荷用ダイオード化トランジスタブロックを接続し、
上記第１の負荷用ダイオード化トランジスタブロックの、上記第２の電流ミラー回路との接続端を負相出力端子としている
ことを特徴とするセンサ基板。
【請求項１１】
請求項８に記載のセンサ基板において、
カスコードゲートバイアス電源にゲートを接続する第１及び第２のカスコードユニポーラトランジスタを有し、
上記第１のカスコードユニポーラトランジスタのドレインに負相出力端子を接続し、
上記第１のカスコードユニポーラトランジスタのソースに上記第１の増幅ユニポーラトランジスタのドレインを接続し、
上記第２のカスコードユニポーラトランジスタのドレインに正相出力端子を接続し、
上記第２のカスコードユニポーラトランジスタのソースに上記第２の増幅ユニポーラトランジスタのドレインを接続している
ことを特徴とするセンサ基板。
【請求項１２】
請求項８〜１１のいずれかに記載のセンサ基板において、
上記第１の負帰還ソースインピーダンス用ダイオード化トランジスタブロック内のいずれかのダイオード化トランジスタの端子と上記第２の負帰還ソースインピーダンス用ダイオード化トランジスタブロック内のいずれかのダイオード化トランジスタの端子との間に高域補償容量（容量０を含む）を接続し、
上記第１の負荷用ダイオード化トランジスタブロック内のいずれかのダイオード化トランジスタの端子と上記第２の負荷用ダイオード化トランジスタブロック内のいずれかのダイオード化トランジスタの端子との間に高域カット容量（容量０を含む）を接続している
ことを特徴とするセンサ基板。
【請求項１３】
検査対象電極がマトリクス状に配列されていて１列ずつ駆動可能な検査対象基板に非接触、かつ、電磁結合可能に対向するセンサ基板であって、整列されているセンサ電極と、各センサ電極の捕捉信号を少なくとも増幅する、各センサ電極に対応しているセンサ回路とを有するセンサ基板において、
上記各センサ回路内に設けられる増幅回路がそれぞれ、
一方のゲートを当該増幅回路の正相入力端子とすると共に、他方のゲートを当該増幅回路の負相入力端子とする第１及び第２の差動増幅ユニポーラトランジスタと、上記第１及び第２の差動増幅ユニポーラトランジスタのソース側に接続する第１及び第２の負帰還用ソース抵抗と、上記第１及び第２の差動増幅ユニポーラトランジスタのドレイン側に接続する第１及び第２の負荷抵抗と、上記第１及び第２の負荷抵抗の、上記第１及び第２の差動増幅ユニポーラトランジスタのドレイン側端の一方である正相出力端子及び他方である負相出力端子とを有する差動増幅部と、
上記正相出力端子及び上記負相出力端子のそれぞれにゲートが接続された第１及び第２のソースフォロワユニポーラトランジスタを有する第１及び第２のソースフォロワ回路でなる付加回路と、
上記第１及び第２の差動増幅ユニポーラトランジスタのソース電流和を定電流とさせる吸い込み定電流源と、
上記差動増幅部への電源レベルをシフトさせる電源レベルシフトダイオード化トランジスタとを備え、
上記差動増幅部、並びに、上記付加回路内のユニポーラトランジスタの閾値電圧の変動に対する出力直流バイアス電圧補償の機能を、上記吸い込み定電流源及び上記電源レベルシフトダイオード化トランジスタに付加させている
ことを特徴とするセンサ基板。
【請求項１４】
請求項１３に記載のセンサ基板において、
ゲートを当該増幅回路の正相入力端子とする上記第１の差動増幅ユニポーラトランジスタのソースと吸い込み定電流源端子との間に、上記第１の負帰還用ソース抵抗を接続し、
上記第１の差動増幅ユニポーラトランジスタのドレインと第１極性電源端子との間に、上記第１の負荷抵抗を接続し、
ゲートを当該増幅回路の負相入力端子とする上記第２の差動増幅ユニポーラトランジスタのソースと吸い込み定電流源端子との間に、上記第２の負帰還用ソース抵抗を接続し、
上記第２の差動増幅ユニポーラトランジスタのドレインと上記第１極性電源端子との間に、上記第２の負荷抵抗を接続し、
上記第１の負荷抵抗の、上記第１の差動増幅ユニポーラトランジスタのドレイン接続端を上記差動増幅部の負相出力端子とし、
上記第２の負荷抵抗の、上記第２の差動増幅ユニポーラトランジスタのドレイン接続端を上記差動増幅部の正相出力端子とし、
ドレインを第２の第１極性電源に接続する上記第１のソースフォロワユニポーラトランジスタのゲートを、上記差動増幅部の負相出力端子に接続し、
上記付加回路の第１の出力端子となる上記第１のソースフォロワユニポーラトランジスタのソースに、上記付加回路の要素である第１のソースフォロワ負荷定電流源を接続し、
ドレインを上記第２の第１極性電源に接続する上記第２のソースフォロワユニポーラトランジスタのゲートを、上記差動増幅部の正相出力端子に接続し、
上記付加回路の第２の出力端子となる上記第２のソースフォロワユニポーラトランジスタのソースに、上記付加回路の要素である第２のソースフォロワ負荷定電流源を接続し、
第１の第１極性電源と上記差動増幅部の上記第１極性電源端子との間に、ゲートとドレインを接続した電源レベルシフトダイオード化ユニポーラトランジスタを順方向バイアスとなるように接続し、
上記吸い込み定電流源は、定電流源出力ユニポーラトランジスタ、定電流設定抵抗、定電流源レベルシフトユニポーラトランジスタ及び定電流源レベルシフトトランジスタバイアス定電流源を有し、
上記差動増幅部の吸い込み定電流源端子にドレインを接続する上記定電流源出力ユニポーラトランジスタのソースと第１の第２極性電源との間に上記定電流設定抵抗を接続し、
上記定電流源出力ユニポーラトランジスタのゲートと上記定電流源レベルシフトユニポーラトランジスタのソースとを上記定電流源レベルシフトトランジスタバイアス定電流源に接続し、
上記定電流源レベルシフトユニポーラトランジスタのゲートに定電流源回路ゲートバイアス電源を接続し、
上記定電流源レベルシフトユニポーラトランジスタのドレインに第３の第１極性電源を接続している
ことを特徴とするセンサ基板。
【請求項１５】
請求項１３に記載のセンサ基板において、
上記差動増幅部は、上記第１及び第２の負帰還用ソース抵抗に代えて、上記第１及び第２の差動増幅ユニポーラトランジスタのソース間に接続されているソース抵抗を有すると共に、上記第１及び第２の差動増幅ユニポーラトランジスタのソースを第１及び第２の吸い込み定電流源端子としており、
上記吸い込み定電流源は、第１及び第２の定電流源出力ユニポーラトランジスタ、第１及び第２の定電流設定抵抗、定電流源レベルシフトユニポーラトランジスタ及び定電流源レベルシフトトランジスタバイアス定電流源を有し、
上記第１の吸い込み定電流源端子にドレインを接続する上記第１の定電流源出力ユニポーラトランジスタのソースと第１の第２極性電源との間に上記第１の定電流設定抵抗を接続し、
上記第２の吸い込み定電流源端子にドレインを接続する上記第２の定電流源出力ユニポーラトランジスタのソースと上記第１の第２極性電源との間に第２の定電流設定抵抗を接続し、
上記第１及び第２の定電流源出力ユニポーラトランジスタの各ゲートと上記定電流源レベルシフトユニポーラトランジスタのソースとを上記定電流源レベルシフトトランジスタバイアス定電流源に接続している
ことを特徴とするセンサ基板。
【請求項１６】
請求項１３に記載のセンサ基板において、
上記吸い込み定電流源は、定電流源レベルシフトユニポーラトランジスタ、第２の基準定電流設定抵抗、定電流設定ダイオード化ユニポーラトランジスタ及び第１の電流ミラー電流出力ユニポーラトランジスタを有し、
上記付加回路は、上記第１及び第２のソースフォロワユニポーラトランジスタ、並びに、第２及び第３の電流ミラー電流出力ユニポーラトランジスタを有し、
上記定電流源レベルシフトユニポーラトランジスタのソースに上記第２の基準定電流設定抵抗の一端を接続し、
上記第２の基準定電流設定抵抗の他端に、電流ミラー回路の入力端子となる上記定電流設定ダイオード化ユニポーラトランジスタのゲート及びドレインを接続すると共に、第１の第２極性電源に、上記電流ミラー回路のコモン端子となる上記定電流設定ダイオード化ユニポーラトランジスタのソースを接続し、
上記差動増幅部の吸い込み定電流源端子に上記第１の電流ミラー電流出力ユニポーラトランジスタのドレインを接続し、上記第１の電流ミラー電流出力ユニポーラトランジスタのゲートを上記電流ミラー回路の入力端子に接続し、上記第１の電流ミラー電流出力ユニポーラトランジスタのソースを上記電流ミラー回路のコモン端子に接続し、
上記第１のソースフォロワユニポーラトランジスタのソースに上記第２の電流ミラー電流出力ユニポーラトランジスタのドレインを接続し、上記第２の電流ミラー電流出力ユニポーラトランジスタのゲートを上記電流ミラー回路の入力端子に接続し、上記第２の電流ミラー電流出力ユニポーラトランジスタのソースを上記電流ミラー回路のコモン端子に接続し、
上記第２のソースフォロワユニポーラトランジスタのソースに上記第３の電流ミラー電流出力ユニポーラトランジスタのドレインを接続し、上記第３の電流ミラー電流出力ユニポーラトランジスタのゲートを上記電流ミラー回路の入力端子に接続し、上記第３の電流ミラー電流出力ユニポーラトランジスタのソースを上記電流ミラー回路のコモン端子に接続している
ことを特徴とするセンサ基板。
【請求項１７】
請求項１３〜１６のいずれかに記載のセンサ基板において、
第１及び第２のソースフォロワ回路を有する上記付加回路に代え、上記差動増幅部の正相出力端子及び負相出力端子のそれぞれに第１及び第２の入力端子が接続されている全波整流回路でなる付加回路を適用したことを特徴とするセンサ基板。
【請求項１８】
請求項１３〜１６のいずれかに記載のセンサ基板において、
第１及び第２のソースフォロワ回路を有する上記付加回路に代え、上記差動増幅部の正相出力端子及び負相出力端子のそれぞれに第１及び第２の入力端子が接続されているリセット付ピークホールド回路でなる付加回路を適用したことを特徴とするセンサ基板。
【請求項１９】
請求項１３〜１５のいずれかに記載のセンサ基板において、
上記第２のソースフォロワ回路の第２のソースフォロワ負荷定電流源を除去し、
上記第１及び第２のソースフォロワユニポーラトランジスタのソース間を接続して全波整流出力端子とし、上記全波整流出力端子とグランド間に電圧保持容量を接続し、
上記付加回路を全波整流回路としている
ことを特徴とするセンサ基板。
【請求項２０】
請求項１６に記載のセンサ基板において、
上記第３の電流ミラー電流出力ユニポーラトランジスタを除去し、
上記第１及び第２のソースフォロワユニポーラトランジスタのソース間を接続して全波整流出力端子とし、上記全波整流出力端子とグランド間に電圧保持容量を接続し、
上記付加回路を全波整流回路としている
ことを特徴とするセンサ基板。
【請求項２１】
請求項１３〜１５のいずれかに記載のセンサ基板において、
上記第１及び第２のソースフォロワ回路の第１及び第２のソースフォロワ負荷定電流源を除去し、
上記第１及び第２のソースフォロワユニポーラトランジスタのソース間を接続してピークホールド出力端子とし、上記ピークホールド出力端子とグランド間に電圧保持容量を接続すると共に、
スイッチ駆動パルス信号源の駆動により、上記ピークホールド出力端子を間欠的にピークホールドリセットバイアス電圧に接続するスイッチを有し、
上記付加回路をリセット付ピークホールド回路としている
ことを特徴とするセンサ基板。
【請求項２２】
請求項１６に記載のセンサ基板において、
上記第２及び第３の電流ミラー電流出力ユニポーラトランジスタを除去し、
上記第１及び第２のソースフォロワユニポーラトランジスタのソース間を接続してピークホールド出力端子とし、上記ピークホールド出力端子とグランド間に電圧保持容量を接続すると共に、
スイッチ駆動パルス信号源の駆動により、上記ピークホールド出力端子を間欠的にピークホールドリセットバイアス電圧に接続するスイッチを有し、
上記付加回路をリセット付ピークホールド回路としている
ことを特徴とするセンサ基板。
【請求項２３】
請求項１３〜２２のいずれかに記載のセンサ基板において、
一部又は全ての上記抵抗素子に代え、それぞれの機能に対応する、ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個（０個を含む）だけ直並列接続して構成されたダイオード化トランジスタブロックを適用したことを特徴とするセンサ基板。
【請求項２４】
請求項１４に記載のセンサ基板において、
上記第１及び第２の負帰還用ソース抵抗に代え、ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個（０個を含む）だけ直並列接続して構成された第１及び第２の負帰還ソースインピーダンス用ダイオード化トランジスタブロックを適用し、
上記第１及び第２の負荷抵抗に代え、ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個だけ直並列接続して構成された第１及び第２の負荷用ダイオード化トランジスタブロックを適用し、
上記各定電流設定抵抗に代え、ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個だけ直並列接続して構成された吸い込み定電流設定用ダイオード化トランジスタブロックを適用した
ことを特徴とするセンサ基板。
【請求項２５】
請求項１６に記載のセンサ基板において、
上記第１及び第２の負帰還用ソース抵抗に代え、ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個（０個を含む）だけ直並列接続して構成された第１及び第２の負帰還ソースインピーダンス用ダイオード化トランジスタブロックを適用し、
上記第１及び第２の負荷抵抗に代え、ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個だけ直並列接続して構成された第１及び第２の負荷用ダイオード化トランジスタブロックを適用し、
上記第２の基準定電流設定抵抗に代え、ゲートとドレインを接続してドレインとソース間をダイオードとするダイオード化トランジスタを有限個だけ直並列接続して構成された基準定電流設定用ダイオード化トランジスタブロックを適用した
ことを特徴とするセンサ基板。
【請求項２６】
請求項２４又は２５に記載のセンサ基板において、
上記電源レベルシフトダイオード化ユニポーラトランジスタを、第１及び第２の電源レベルシフトダイオード化ユニポーラトランジスタに分け、それぞれを負荷素子として、上記第１及び第２の負荷インピーダンス用ダイオード化トランジスタブロックのそれぞれに接続したことを特徴とするセンサ基板。
【請求項２７】
請求項２４に記載のセンサ基板において、
上記第２のソースフォロワ回路の第２のソースフォロワ負荷定電流源を除去し、
上記第１及び第２のソースフォロワユニポーラトランジスタのソース間を接続して全波整流出力端子とし、上記全波整流出力端子とグランド間に電圧保持容量を接続し、
上記付加回路を全波整流回路としている
ことを特徴とするセンサ基板。
【請求項２８】
請求項２５に記載のセンサ基板において、
上記第３の電流ミラー電流出力ユニポーラトランジスタを除去し、
上記第１及び第２のソースフォロワユニポーラトランジスタのソース間を接続して全波整流出力端子とし、上記全波整流出力端子とグランド間に電圧保持容量を接続し、
上記付加回路を全波整流回路としている
ことを特徴とするセンサ基板。
【請求項２９】
請求項２４に記載のセンサ基板において、
上記第１及び第２のソースフォロワ回路の第１及び第２のソースフォロワ負荷定電流源を除去し、
上記第１及び第２のソースフォロワユニポーラトランジスタのソース間を接続してピークホールド出力端子とし、上記ピークホールド出力端子とグランド間に電圧保持容量を接続すると共に、
スイッチ駆動パルス信号源の駆動により、上記ピークホールド出力端子を間欠的にピークホールドリセットバイアス電圧に接続するスイッチを有し、
上記付加回路をリセット付ピークホールド回路としている
ことを特徴とするセンサ基板。
【請求項３０】
請求項２５に記載のセンサ基板において、
上記第２及び第３の電流ミラー電流出力ユニポーラトランジスタを除去し、
上記第１及び第２のソースフォロワユニポーラトランジスタのソース間を接続してピークホールド出力端子とし、上記ピークホールド出力端子とグランド間に電圧保持容量を接続すると共に、
スイッチ駆動パルス信号源の駆動により、上記ピークホールド出力端子を間欠的にピークホールドリセットバイアス電圧に接続するスイッチを有し、
上記付加回路をリセット付ピークホールド回路としている
ことを特徴とするセンサ基板。
【請求項３１】
整列されているセンサ電極と、各センサ電極の捕捉信号を少なくとも増幅する、各センサ電極に対応しているセンサ回路とを有するセンサ基板を、検査対象電極がマトリクス状に配列されていて１列ずつ駆動可能な検査対象基板に対して、非接触、かつ、電磁結合可能に対向させ、上記検査対象基板の任意の列の検査対象電極と、上記センサ基板上のセンサ電極とを電磁結合させて上記検査対象基板を検査する検査装置において、
上記センサ基板として、請求項１〜３０のいずれかに記載のものを適用したことを特徴とする検査装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
ソースインピーダンス用ダイオード化トランジスタブロック３１は、従来のソース接地増幅回路（図４２参照）における負帰還用ソース抵抗Ｒｓに代えて設けられたものである。ソースインピーダンス用ダイオード化トランジスタブロック３１は、ゲートとドレインを接続してドレイン及びソース間をダイオードとするダイオード化トランジスタを有限個（０個を含む）だけ直並列接続したものである。図１では、ダイオード化トランジスタを１個だけ示しているが、２個以上の場合には、それらを直列に接続しても良く、また、それらを並列に接続しても良く、さらに、複数の直列回路を形成してそれら直列回路を並列に接続しても良く、さらにまた、複数の並列回路を形成してそれら並列回路を直列に接続しても良く、複数のダイオード化トランジスタの接続方法は任意であり、この明細書においては、このような任意の接続方法を「直並列接続」と呼んでいる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００９３
【補正方法】変更
【補正の内容】
【００９３】
ソースフォロワ回路又は整流回路として機能するソースフォロワ・整流回路３４は、このソースフォロワ・整流回路３４の入力端子Ｖｉ１にゲートを接続するソースフォロワＭＯＳトランジスタＭ３のドレインを第２の正電源Ｖｄｄ１に接続し、ソースフォロワＭＯＳトランジスタＭ３のソースとグランド間にソースフォロワ負荷定電流源Ｉｄａと電圧保持容量素子（以下、電圧保持容量と呼ぶ）Ｃｈとを並列接続し、ソースフォロワＭＯＳトランジスタＭ３のソースをソースフォロワ・整流回路３４の出力Ｖｏ１とするように構成されている。なお、ソースフォロワ負荷定電流源Ｉｄａと電圧保持容量Ｃｈのいずれかの値を０とするようにしても良い。また、ソースフォロワ負荷定電流源Ｉｄａを、固定抵抗に置き換えても良い。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１４５
【補正方法】変更
【補正の内容】
【０１４５】
図７において、第５の実施形態に係る差動増幅回路４０Ａは、第４の実施形態の差動増幅回路４０における第１及び第２の増幅ＭＯＳトランジスタＭ１ａ及びＭ１ｂの各ドレインと当該差動増幅回路の正負出力端子Ｖｏｐ及びＶｏｎとの接続、及び、第１及び第２の負荷用ダイオード化トランジスタブロック４２ａ、４２ｂとの接続を解除し、正電源Ｖｄｄにコモン端子を接続するＰチャンネルの第１及び第２の電流ミラー回路４３ａ及び４３ｂを付加し、第１の電流ミラー回路４３ａの入力に第１の増幅ＭＯＳトランジスタＭ１ａのドレインを接続し、第１の電流ミラー回路４３ａの出力と第２の負電源Ｖｅｅ１との間に第２の負荷用ダイオード化トランジスタブロック４２ｂを接続し、第２の負荷用ダイオード化トランジスタブロック４２ｂの第１の電流ミラー回路４３ａの出力接続端を当該差動増幅回路４０Ａの正出力端子Ｖｏｐとし、第２の電流ミラー回路４３ｂの入力に第２の増幅ＭＯＳトランジスタＭ１ｂのドレインを接続し、第２の電流ミラー回路４３ｂの出力と第２の負電源Ｖｅｅ１との間に第１の負荷用ダイオード化トランジスタブロック４２ａを接続し、第１の負荷用ダイオード化トランジスタブロック４２ａの第２の電流ミラー回路４３ｂの出力接続端を当該差動増幅回路４０Ａの負出力端子Ｖｏｎとするように構成されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１５６
【補正方法】変更
【補正の内容】
【０１５６】
高域補償容量Ｃｐや高域カット容量ＣＬの機能は、上述した第３の実施形態のものと同様である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０２１１
【補正方法】変更
【補正の内容】
【０２１１】
この第１０の実施形態における全波整流回路６１は、第１の入力端子Ｖｉｎ１に対応するソースフォロワ・整流回路（上述した図４参照）と、第２の入力端子Ｖｉｐ１に対応するソースフォロワ・整流回路を融合したものである。すなわち、２つのソースフォロワ・整流回路の出力を結合し、２つのソースフォロワ負荷定電流源Ｉｄａ及びＩｄｂを１つにまとめて改めてＩｄａとし、同様に、２つの電圧保持容量Ｃｈａ及びＣｈｂを１つにまとめて改めて電圧保持容量Ｃｈとしたものであり、２つの入力電圧Ｖｉｐ１とＶｉｎ１の高い電位が有効となって低い電位側が無視される動作となり、２つの入力電圧Ｖｉｐ１とＶｉｎ１が差動信号であるので、全波整流動作となる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０２３０
【補正方法】変更
【補正の内容】
【０２３０】
また、上述した図１３に模式的に示すように、電源ライン間に、第１１の実施形態の増幅回路６０Ｃを多段に並列接続した場合、電源ライン電流と電源ライン抵抗による電圧降下により、電源端子から遠い増幅回路６０Ｃの電源電圧が低下するが、第３の実施形態で説明したと同様に、電源電圧低下に対してピークホールド出力Ｖｏ１の無入力時の直流バイアス電位が補償されて変動しない、差動増幅動作、ピークホールド動作となる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０２３２
【補正方法】変更
【補正の内容】
【０２３２】
（ａ）差動増幅回路６０ＣのＭＯＳトランジスタの閾値電圧Ｖｔが変動しても、無入力時のピークホールド出力の直流バイアス電圧が常に一定な差動増幅動作に、ピークホールド動作を付加することができる。
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
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