【手続補正書】
【提出日】平成21年3月27日(2009.3.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
静電放電（ＥＳＤ）保護回路であって、
複数のＳＣＲフィンガを有するシリコン制御整流器を備え、各ＳＣＲフィンガは、
低ドープされた第１の領域内に形成された少なくとも１つの分散された高ドープされた第１の領域と、低ドープされた第２の領域内に形成された少なくとも１つの分散された高ドープされた第２の領域と、
前記高ドープされた第２の領域で接続された少なくとも１つのブースト回路と、前記ＳＣＲフィンガにトリガ電流を供給するために前記低ドープされた第２の領域に結合された少なくとも１つの第１のトリガ・タップと、
各ＳＣＲフィンガの前記少なくとも１つの第１のトリガ・タップ間にそれぞれ結合される少なくとも１つの第１の低オーミック接続部とを備える回路。
【請求項２】
前記ブースト回路は、ダイオード、ＭＯＳ、抵抗器、コンデンサ、およびインダクタの少なくとも１つを備える請求項１に記載の回路。
【請求項３】
各ＳＣＲフィンガの前記少なくとも１つの高ドープされた第１の領域および保護された回路に結合された第１の電位と、各ＳＣＲフィンガの前記少なくとも１つの高ドープされた第２の領域に結合された第２の電位とをさらに備える請求項１に記載の回路。
【請求項４】
各ＳＣＲフィンガの前記低ドープされた第１の領域に結合された少なくとも１つの第２のトリガ・タップと、
各ＳＣＲフィンガの前記少なくとも１つの第２のトリガ・タップ間にそれぞれ結合された少なくとも１つの第２の低オーミック接続部とをさらに備える請求項１に記載の回路。
【請求項５】
前記高ドープされた第２の領域で接続された少なくとも第２のブースト回路をさらに備える請求項１に記載の回路。
【請求項６】
静電放電（ＥＳＤ）保護回路であって、
複数のＳＣＲフィンガを有するシリコン制御整流器を備え、各ＳＣＲフィンガは、各ＳＣＲフィンガにトリガ電流を供給するために各ＳＣＲフィンガに接続された少なくとも１つのトリガ・タップと、各ＳＣＲフィンガに接続された少なくとも１つのブースト回路とを含み、かつ
各ＳＣＲフィンガの前記少なくとも１つのトリガ・タップを共通のトリガリング電位に電気的に結合する少なくとも１つの低オーミック接続部を備える回路。
【請求項７】
前記ブースト回路は、前記トリガ電流が前記ブースト回路を通って流れるとき、前記トリガ・タップで追加の電圧降下を与える請求項６に記載の回路。
【請求項８】
前記ブースト回路は、ダイオード、ＭＯＳ、抵抗器、コンデンサ、およびインダクタの少なくとも１つを備える請求項６に記載の回路。
【請求項９】
半導体集積回路（ＩＣ）における静電放電（ＥＳＤ）保護回路であって、前記ＥＳＤ保護回路は、
第１の電位に結合される少なくとも１つの第１のアノードと、第２の電位に結合される少なくとも１つの第１のカソードとを有する少なくとも第１のシリコン制御整流器と、
第３の電位に結合される少なくとも１つの第２のアノードと、第４の電位に結合される少なくとも１つの第２のカソードとを有する少なくとも第２のシリコン制御整流器とを備え、前記第１および第２のカソードは、少なくとも１つの高ドープされた第１の領域を有し、前記第１および第２のアノードは、少なくとも１つの高ドープされた第２の領域を有し、前記ＥＳＤ保護回路は、さらに、
前記第１のカソードの前記少なくとも１つの高ドープされた第１の領域に近接して配置される少なくとも１つの第１のトリガ・タップと、前記第２のカソードの前記少なくとも１つの高ドープされた第１の領域に近接して配置される少なくとも１つの第２のトリガ・タップと、
前記第１のトリガ・タップと前記第２のトリガ・タップとの間に結合される少なくとも１つの第１の低オーミック接続部とを備える回路。
【請求項１０】
前記第１の電位および前記第３の電位は、実質的に等しい値を有する請求項９に記載の回路。
【請求項１１】
前記第２の電位および前記第４の電位は、実質的に等しい値を有する請求項９に記載の回路。
【請求項１２】
前記第１の電位および前記第３の電位は、実質的に等しい値を有し、かつ前記第２の電位および前記第４の電位は、実質的に等しい値を有する請求項９に記載の回路。
【請求項１３】
前記第１のアノードの前記少なくとも１つの高ドープされた第２の領域に近接して配置される少なくとも１つの第３のトリガ・タップと、
前記第２のアノードの前記少なくとも１つの高ドープされた第２の領域に近接して配置される少なくとも１つの第４のトリガ・タップと、
前記第３のトリガ・タップと前記第４のトリガ・タップとの間に結合された少なくとも１つの第２の低オーミック接続部とをさらに備える請求項９に記載の回路。
【請求項１４】
前記少なくとも第１および第２のトリガ・タップに結合される第１の外部オンチップ・トリガリング・デバイスをさらに備える請求項９に記載の回路。
【請求項１５】
前記少なくとも第３および第４のトリガ・タップに結合される第２の外部オンチップ・トリガリング・デバイスをさらに備える請求項９に記載の回路。
【請求項１６】
半導体集積回路（ＩＣ）における静電放電（ＥＳＤ）保護回路であって、前記ＥＳＤ保護回路は、
少なくとも第１のシリコン制御整流器（ＳＣＲ）を備え、前記第１のシリコン制御整流器は、第１の導電型とは反対の第２の導電型を有する第２の領域内に形成された前記第１の導電型を有する少なくとも１つの第１の領域と、第１の導電型を有する第４の領域に形成された第２の導電型を有する少なくとも１つの第３の領域とを含み、前記第１の領域は、第１の電位に結合され、前記第３の領域は、第２の電位に結合され、前記ＥＳＤ保護回路は、さらに、
少なくとも第２のシリコン制御整流器（ＳＣＲ）を備え、前記第２のシリコン制御整流器は、第２の導電型を有する第６の領域に形成された第１の導電型を有する少なくとも１つの第５の領域と、第１の導電型を有する第８の領域に形成された第２の導電型を有する少なくとも１つの第７の領域とを含み、前記第５の領域は、第３の電位に結合され、前記第７の領域は、第４の電位に結合されることからなり、
前記第１のＳＣＲは、前記第２のＳＣＲに結合される回路。
【請求項１７】
静電放電（ＥＳＤ）保護回路であって、
複数のＳＣＲフィンガを有するシリコン制御整流器であって、各ＳＣＲフィンガは、前記各ＳＣＲフィンガにトリガ電流を供給するために前記各ＳＣＲフィンガに接続された少なくとも１つのトリガ・タップを含む、シリコン制御整流器と、
前記各ＳＣＲフィンガの前記少なくとも１つのトリガ・タップを共通のトリガリング電位に電気的に結合され、それによって前記複数のＳＣＲフィンガを結合する少なくとも１つの低オーミック接続部とを備える回路。
【請求項１８】
静電放電（ＥＳＤ）保護回路であって、
第１のパワーと接地ラインとの間に結合される第１のクランプと、
第２のパワーと前記接地ラインとの間に結合される第２のクランプとを備え、前記第１および第２のクランプが、前記第１および第２のクランプの一方が、前記第１および第２のクランプの他方をトリガすることを可能にするためにともに結合される回路。
【請求項１９】
前記第１のＳＣＲの前記第２の領域は、前記第２のＳＣＲの前記第６の領域を有する１つの領域を形成する請求項１６に記載の回路。
【請求項２０】
前記第１のＳＣＲの前記第１の領域は、前記第２のＳＣＲの前記第５の領域を有する１つの領域を形成する請求項１９に記載の回路。
【請求項２１】
前記第１のＳＣＲの前記第４の領域は、前記第２のＳＣＲの前記第８の領域を有する１つの領域を形成する請求項１６に記載の回路。
【請求項２２】
前記第１のＳＣＲの前記第３の領域は、前記第２のＳＣＲの前記第７の領域を有する１つの領域を形成する請求項２１に記載の回路。
【請求項２３】
前記第１のＳＣＲの前記第２の領域および前記第２のＳＣＲの前記第６の領域の少なくとも１つに配置される少なくとも１つの第１のトリガ・タップをさらに備える請求項１６に記載の回路。
【請求項２４】
前記第１のＳＣＲの前記第４の領域および前記第２のＳＣＲの前記第８の領域の少なくとも１つに配置される少なくとも１つの第１のトリガ・タップをさらに備える請求項１６に記載の回路。
【請求項２５】
前記第１の電位に結合される少なくとも１つの第１のアノードと、前記第２の電位に結合される少なくとも１つの第１のカソードとを有する少なくとも第１のシリコン制御整流器、及び
前記第３の電位に結合される少なくとも１つの第２のアノードと、前記第４の電位に結合される少なくとも１つの第２のカソードとを有する少なくとも第２のシリコン制御整流器とからなり、
前記第１、３、５及び７の領域が、高ドープされた領域にあり、前記第２、４、６及び８の領域が、低ドープされた領域にある請求項１６に記載の回路。
【請求項２６】
前記第３の領域で接続される少なくとも１つの第１のブースト回路、および前記第７の領域で接続される少なくとも１つの第２のブースト回路とをさらに含む請求項２５に記載の回路。
【請求項２７】
前記第１および第２のブースト回路は、ダイオード、ＭＯＳ、抵抗器、コンデンサ、およびインダクタの少なくとも１つを備える請求項２６に記載の回路。
【請求項２８】
前記第１の領域で接続される少なくとも１つの第１のブースト回路、および前記第２のアノードの前記第５の領域で接続される少なくとも１つの第２のブースト回路をさらに備える請求項２５に記載の回路。
【請求項２９】
前記第１および第２のブースト回路は、ダイオード、ＭＯＳ、抵抗器、コンデンサ、およびインダクタの少なくとも１つを備える請求項２８に記載の回路。
【請求項３０】
前記少なくとも第３の領域に近接して配置される少なくとも１つの第１のトリガ・タップと、
前記少なくとも第７の領域に近接して配置される少なくとも１つの第２のトリガ・タップ、及び
前記第１のトリガ・タップと前記第２のトリガ・タップとの間に結合される少なくとも１つの低オーミック接続部とをさらに備える請求項２５に記載の回路。
【請求項３１】
前記少なくとも第１および第２のトリガ・タップに結合される第１の外部オンチップ・トリガリング・デバイスをさらに備える請求項３０に記載の回路。
【請求項３２】
前記第１のトリガ・タップと前記第２のトリガ・タップとの間に結合される少なくとも１つのブースト回路とをさらに備える請求項３０に記載の回路。
【請求項３３】
前記ブースト回路は、ダイオード、ＭＯＳ、抵抗器、コンデンサ、およびインダクタの少なくとも１つを備える請求項３２に記載の回路。
【請求項３４】
前記第１の領域に近接して配置される少なくとも１つの第１のトリガ・タップと、
前記第５の領域に近接して配置される少なくとも１つの第２のトリガ・タップ、及び
前記第１のトリガ・タップと前記第２のトリガ・タップとの間に結合される少なくとも１つの低オーミック接続部とをさらに備える請求項１６に記載の回路。
【請求項３５】
前記少なくとも第１および第２のトリガ・タップに結合される第１の外部オンチップ・トリガリング・デバイスをさらに備える請求項３４に記載の回路。
【請求項３６】
前記第１のトリガ・タップと前記第２のトリガ・タップとの間に結合される少なくとも１つのブースト回路をさらに備える請求項３４に記載の回路。
【請求項３７】
前記ブースト回路は、ダイオード、ＭＯＳ、抵抗器、コンデンサ、およびインダクタの少なくとも１つを備える請求項３６に記載の回路。