【手続補正書】
【提出日】平成23年8月23日(2011.8.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
図５を参照して説明すれば、従来技術に係るＤＬＬ回路１０００は、外部クロックCLKをバッファリングして外部クロックCLKの立上りエッジ（又は、立下りエッジ）に同期したソースクロックiclkを生成するクロックバッファ１００と、ソースクロックiclkを入力としてプログラム可能な多数の単位コース遅延（粗遅延）セルを含むコース遅延ライン１１０と、コース遅延ライン１１０から出力されたコース遅延クロックcd_clkを入力としてプログラム可能な多数の単位ファイン遅延（微細遅延）セルを含むファイン遅延ライン１２０と、ファイン遅延ライン１２０から出力されたファイン遅延クロックfd_clkを入力として実際のクロック信号経路の遅延分量をモデリングした遅延モデル１３０と、ソースクロックiclkと遅延モデル１３０から出力されたフィードバッククロックfb_clkとの位相を比較するための第１位相比較器１４０と、第１位相比較器１４０から出力されたコース遅延制御用の位相比較信号pc_out1によって、コース遅延ライン１１０の遅延量を制御するためのコース遅延制御部１５０と、コース遅延制御部１５０から出力されたコース遅延調整終了信号cd_endに応答して、ソースクロックiclkとフィードバッククロックfb_clkとの位相を比較するための第２位相比較器１６０と、第２位相比較器１６０から出力されたファイン遅延制御用の位相比較信号pc_out2によって、ファイン遅延ライン１２０の遅延量を制御するためのファイン遅延制御部１７０と、ファイン遅延ライン１２０から出力されたファイン遅延クロックfd_clkを入力としてＤＬＬクロックdll_clkを生成するＤＬＬドライバ１８０とを備えて構成されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
上記目的を達成するため、この発明によれば、外部クロックと内部遅延クロックの位相関係を表すコース遅延制御用の位相比較信号に応じてコース遅延調整を行うコース遅延ライン及びコース遅延調整の終了後に外部クロックと内部遅延クロックの位相関係を表すファイン遅延制御用の位相比較信号に応じてファイン遅延調整を行うファイン遅延ラインを備えた階層的遅延ライン構造のディレイロックループブロックと、前記ディレイロックループブロックから出力される前記コース遅延制御用の位相比較信号及びコース遅延調整終了信号に応答して、コース遅延調整終了時点での比較対象クロックの位相状態を記憶するための位相状態記憶手段と、前記ディレイロックループブロックから出力される前記コース遅延制御用の位相比較信号、前記ファイン遅延制御用の位相比較信号、前記コース遅延調整終了信号及び前記位相状態記憶手段から出力される位相状態信号に応答して、ファイン遅延調整によって前記ファイン遅延制御用の位相比較信号の遷移時点を検出し、その時点にアサートされるディレイロック信号を生成するためのディレイロック状態検出手段とを備えてなる半導体素子を提供する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
この発明は、階層的遅延ラインを備えたＤＬＬにおいて、コース遅延調節動作を終了する時点での内部クロックと外部クロックとの位相がどのような関係にあるかを予め記憶しておき、ファイン遅延調節動作を行って内部クロックと外部クロックとの位相が既に記憶された以前の位相状態とは異なり、位相が同じになる時点を検出し、この時点にＤＬＬがディレイロック状態になったことを示す内部信号をアサートするようにする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
図１を参照すれば、この実施形態に係る半導体素子２０００は、コース遅延ライン及びファイン遅延ラインを含む階層的遅延ライン構造のＤＬＬブロック１０００と、階層的遅延ライン構造のＤＬＬブロック１０００から出力されたコース遅延制御用の位相比較信号pc_out1及びコース遅延調整終了信号cd_endに応答して、コース遅延調整終了時点でのソースクロックiclkに対するフィードバッククロックfb_clkの位相状態を記憶するための位相状態記憶部２００と、ＤＬＬブロック１０００から出力されたコース遅延制御用の位相比較信号pc_out1、コース遅延調整終了信号cd_end、ファイン遅延制御用の位相比較信号pc_out2及び位相状態記憶部２００から出力された位相状態信号lock_selに応答して、ファイン遅延調整による前記位相比較信号pc_out2の遷移時点を検出して、その時点にアサートされるディレイロック信号lock_inを生成するためのディレイロック状態検出部３００とを備えて構成される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
図３ａを参照すれば、コース遅延調整終了信号cd_endが論理レベルハイにアサートされた時点、すなわち、コース遅延調整が完了した時点において、フィードバッククロックfb_clkの立上りエッジがソースクロックiclkの立上りエッジより先行する位相を有する場合には、コース遅延制御用の位相比較信号pc_out1は論理レベルハイＨを呈し、この時位相状態信号lock_selは論理レベルローＬを呈する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
他方、図３ｂを参照すれば、コース遅延調整が完了した時点でフィードバッククロックfb_clkの立上りエッジがソースクロックiclkの立上りエッジより遅れた位相を有する場合には、コース遅延制御用の位相比較信号pc_out1は論理レベルローＬを呈し、この時位相状態信号lock_selは論理レベルハイＨを呈する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
一方、第１遷移検出部３１０は、位相状態信号lock_selを入力とするインバータＩＮＶ６と、インバータＩＮＶ６の出力信号及びコース遅延調整終了信号cd_endを入力とするＮＡＮＤゲートＮＡＮＤ１と、ＮＡＮＤゲートＮＡＮＤ１の出力信号を入力とするインバータＩＮＶ７と、位相比較信号pc_out2を入力とするインバータＩＮＶ８と、周期クロックperiodic_clkをクロック入力とし、位相比較信号pc_out1をデータ入力とするフリップフロップＦ/Ｆと、共通出力ノードＡと接地電圧端との間に直列に接続され、それぞれ、インバータＩＮＶ７の出力信号、インバータＩＮＶ８の出力信号、フリップフロップＦ/Ｆの出力信号pc_out1_ffをゲート入力とするＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３とを含んで構成されている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
また、第２遷移検出部３２０は、位相状態信号lock_sel及びコース遅延調整終了信号cd_endを入力とするＮＡＮＤゲートＮＡＮＤ２と、ＮＡＮＤゲートＮＡＮＤ２の出力信号を入力とするインバータＩＮＶ９と、フリップフロップＦ/Ｆの出力信号pc_out1_ffを入力とするインバータＩＮＶ１０と、共通出力ノードＡと接地電圧端との間に直列に接続され、それぞれ、インバータＩＮＶ９の出力信号、位相比較信号pc_out2、インバータＩＮＶ１０の出力信号をゲート入力とするＮＭＯＳトランジスタＮ４、Ｎ５、Ｎ６とを含んで構成されている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
コース遅延調整終了信号cd_endが論理レベルハイにアサートされた後には、階層的遅延ライン構造のＤＬＬブロック１０００で、ファイン遅延調整過程を行うことになる。コース遅延調整が完了した時点でフィードバッククロックfb_clkの立上りエッジがソースクロックiclkの立上りエッジより先行した位相を有する場合は、図３ａに示すように、コース遅延制御用の位相比較信号pc_out1が論理レベルハイＨを呈し、位相状態信号lock_selは論理レベルローＬを呈しており、そのとき同じくファイン遅延制御用の位相比較信号pc_out2も論理レベルハイＨを呈していて、位相状態信号lock_selは論理レベルローＬを呈している訳であるから、ファイン遅延ラインに対する遅延調整によって、フィードバッククロックfb_clkの位相を少しずつ後に押す過程を行うようになり、このような過程を繰り返して行っていけば、ある瞬間にはフィードバッククロックfb_clkの立上りエッジがソースクロックiclkの立上りエッジより遅れる状態が生じるようになる。この時、ファイン遅延制御用の位相比較信号pc_out2が論理レベルハイから論理レベルローに遷移され、ファイン遅延調整が完了する。一方、コース遅延調整が完了した時点でフィードバッククロックfb_clkの立上りエッジがソースクロックiclkの立上りエッジより遅れた位相を有する場合は、図３ｂに示すように、コース遅延制御用の位相比較信号pc_out1が論理レベルローＬを呈し、位相状態信号lock_selは論理レベルハイＨを呈しており、そのとき同じくファイン遅延制御用の位相比較信号pc_out2も論理レベルローＬを呈していて、位相状態信号lock_selは論理レベルハイＨを呈している訳であるから、ファイン遅延ラインに対する遅延調整によって、フィードバッククロックfb_clkの位相を少しずつ前に引く過程を行うようになり、このような過程を繰り返して行っていけば、ある瞬間にはフィードバッククロックfb_clkの立上りエッジがソースクロックiclkの立上りエッジより先行する状態が生じるようになる。この時、ファイン遅延制御用の位相比較信号pc_out2が論理レベルローからハイに遷移され、ファイン遅延調整が完了する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
この発明では、このようにファイン遅延調整過程で用いられるファイン遅延制御用の位相比較信号pc_out2の遷移時点を検出し、その時点をディレイロック状態として認識するようにする。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
前記図４に示されたディレイロック状態検出部３００は、コース遅延調整過程が完了した時点に記憶された位相状態信号lock_selを基準として、ファイン遅延調整過程でファイン遅延制御用の位相比較信号pc_out2が遷移される時点を検出して、ディレイロック信号lock_inを生成する回路である。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
ここで、コース遅延調整過程が完了した時点で、フィードバッククロックfb_clkの立上りエッジがソースクロックiclkの立上りエッジより先行する位相を有する場合は、図３ａに示すように、位相比較信号pc_out1が論理レベルハイＨであり、位相状態信号lock_selが論理レベルローＬであるので、第１遷移検出部３１０のＮＭＯＳトランジスタＮ１がターンオンされる。また、周期クロックperiodic_clk（例えば、８ｔCKごとに論理レベルハイにアサートされるクロック）の立上りエッジが発生する時点ごとに、位相比較信号pc_out1をラッチするフリップフロップＦ／Ｆの出力信号pc_out1_ffも論理レベルハイ状態になって、ＮＭＯＳトランジスタＮ３もまたターンオン状態となる。このような状態でファイン遅延調整過程を繰り返しながら、ファイン遅延制御用の位相比較信号pc_out2が論理レベルローに遷移すれば、ＮＭＯＳトランジスタＮ２もターンオンされ、共通出力ノードＡを放電させて、最終的な出力であるディレイロック信号lock_inは、論理レベルハイにアサートされる。一方、このように第１遷移検出部３１０が動作する間、第２遷移検出部３２０のＮＭＯＳトランジスタＮ４はターンオフ状態を維持するので、共通出力ノードＡに影響を与えない。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
他方、コース遅延調整過程が完了した時点でフィードバッククロックfb_clkの立上りエッジがソースクロックiclkの立上りエッジより遅い位相を有する場合は、図３ｂに示すように、位相比較信号pc_out1が論理レベルローであり、位相状態信号lock_selが論理レベルハイであるので、第２遷移検出部３２０のＮＭＯＳトランジスタＮ４がターンオンされ、フリップフロップＦ／Ｆの出力信号pc_out1_ffも論理レベルロー状態になってＮＭＯＳトランジスタＮ６もまたターンオン状態となる。このような状態でファイン遅延調整過程を繰り返しながら、ファイン遅延制御用の位相比較信号pc_out2が論理レベルハイに遷移すれば、ＮＭＯＳトランジスタＮ５もターンオンされ、共通出力ノードＡを放電させて、最終的な出力であるディレイロック信号lock_inは、論理レベルハイにアサートされる。一方、このように第２遷移検出部３２０が動作する間、第１遷移検出部３１０のＮＭＯＳトランジスタＮ１は、ターンオフ状態を維持するので、共通出力ノードＡに影響を与えない。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
すなわち、第１遷移検出部３１０と第２遷移検出部３２０とは、コース遅延調整が完了した時点でのフィードバッククロックfb_clkとソースクロックiclkとの位相関係に応じて、排他的に動作し、ファイン遅延調整過程で用いられるファイン遅延制御用の位相比較信号pc_out2の遷移時点を検出する。
【手続補正１５】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
外部クロックと内部遅延クロックの位相関係を表すコース遅延制御用の位相比較信号に応じてコース遅延調整を行うコース遅延ライン及びコース遅延調整の終了後に外部クロックと内部遅延クロックの位相関係を表すファイン遅延制御用の位相比較信号に応じてファイン遅延調整を行うファイン遅延ラインを有する階層的遅延ライン構造のディレイロックループブロックと、
前記ディレイロックループブロックから出力される前記コース遅延制御用の位相比較信号及びコース遅延調整終了信号に応答して、コース遅延調整終了時点での比較対象クロックの位相状態を記憶するための位相状態記憶手段と、
前記ディレイロックループブロックから出力される前記コース遅延制御用の位相比較信号、前記ファイン遅延制御用の位相比較信号、前記コース遅延調整終了信号及び前記位相状態の記憶手段から出力される位相状態信号に応答して、ファイン遅延調整によって前記ファイン遅延制御用の位相比較信号の遷移時点を検出し、その時点にアサートされるディレイロック信号を生成するためのディレイロック状態検出手段と
を備えてなる半導体素子。
【請求項２】
請求項１に記載の半導体素子において、
前記位相状態記憶手段は、
前記コース遅延調整終了信号に応答して、前記コース遅延制御用の位相比較信号をスイッチングするためのスイッチング部と、
前記スイッチング部の出力信号をラッチするためのラッチ部とを含んでなる
ことを特徴とする半導体素子。
【請求項３】
請求項１又は２に記載の半導体素子において、
前記ディレイロック状態検出手段は、
ファイン遅延調整過程で前記ファイン遅延制御用の位相比較信号が論理レベルハイからローに遷移される時点を検出するための第１遷移検出部と、
ファイン遅延調整過程で前記ファイン遅延制御用の位相比較信号が論理レベルローからハイに遷移される時点を検出するための第２遷移検出部と、
前記第１遷移検出部及び第２遷移検出部の共通出力ノードに接続されて、前記ディレイロック信号を出力する出力部とを含んでなる
ことを特徴とする半導体素子。
【請求項４】
請求項３に記載の半導体素子において、
前記出力部は、
前記第１遷移検出部及び第２遷移検出部の共通出力ノードに係る信号をラッチするラッチ部と、
リセット信号に応答して、前記共通出力ノードを初期化するリセット部とを含んでなる
ことを特徴とする半導体素子。
【請求項５】
請求項４に記載の半導体素子において、
前記第１遷移検出部及び第２遷移検出部は、それぞれ、
前記コース遅延調整終了信号及び前記位相状態信号により制御される第１スイッチング素子と、
現在の前記ファイン遅延制御用の位相比較信号により制御される第２スイッチング素子と、
ラッチされる以前の前記コース遅延制御用の位相比較信号により制御される第３スイッチング素子とを含んでなり、
前記第１スイッチング素子、第２スイッチング素子及び第３スイッチング素子は、前記第１遷移検出部及び第２遷移検出部の共通出力ノードと接地電圧端との間に直列に接続されている
ことを特徴とする半導体素子。
【請求項６】
請求項４に記載の半導体素子において、
前記第１遷移検出部は、
前記位相状態信号を入力とする第１インバータと、
前記インバータの出力信号及び前記コース遅延調整終了信号を入力とする第１ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲートの出力信号を入力とする第２インバータと、
前記ファイン遅延制御用の位相比較信号を入力とする第３インバータと、
前記ディレイロックループブロックの比較動作周期ごとに前記コース遅延制御用の位相比較信号をラッチするためのフリップフロップと、
前記共通出力ノードと接地電圧端との間に直列に接続され、それぞれ、前記第２インバータの出力信号、前記第３インバータの出力信号、前記フリップフロップの出力信号をゲート入力とする第１ＮＭＯＳトランジスタ、第２ＮＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタとを含んでなる
ことを特徴とする半導体素子。
【請求項７】
請求項６に記載の半導体素子において、
前記第２遷移検出部は、
前記位相状態信号及び前記コース遅延調整終了信号を入力とする第２ＮＡＮＤゲートと、
前記第２ＮＡＮＤゲートの出力信号を入力とする第４インバータと、
前記フリップフロップの出力信号を入力とする第５インバータと、
前記共通出力ノードと前記接地電圧端との間に直列に接続され、それぞれ、前記第４インバータの出力信号、前記ファイン遅延制御用の位相比較信号、前記第５インバータの出力信号をゲート入力とする第４ＮＭＯＳトランジスタ、第５ＮＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタとを含んでなる
ことを特徴とする半導体素子。
【請求項８】
請求項２に記載の半導体素子において、
前記位相状態記憶手段の前記スイッチング部は、
前記コース遅延制御用の位相比較信号を入力とする第１インバータと、
前記コース遅延調整終了信号を入力とする第２インバータと、
前記コース遅延調整終了信号及び前記第２インバータの出力信号により制御されて、前記第１インバータの出力信号を選択的に前記ラッチ部に伝達するトランスファゲートとを含んでなる
ことを特徴とする半導体素子。
【請求項９】
請求項８に記載の半導体素子において、
前記位相状態記憶手段の前記ラッチ部は、
前記スイッチング部の出力信号を入力とするインバータラッチと、
前記インバータラッチの出力信号を入力として前記位相状態信号を出力する第３インバータとを含んでなる
ことを特徴とする半導体素子。
【請求項１０】
請求項４に記載の半導体素子において、
前記出力部の前記ラッチ部は、
前記第１遷移検出部及び第２遷移検出部の共通出力ノードに接続されたインバータラッチを含んでなる
ことを特徴とする半導体素子。
【請求項１１】
請求項４に記載の半導体素子において、
前記出力部の前記リセット部は、
前記リセット信号をゲート入力とし、電源電圧端と前記第１遷移検出部及び第２遷移検出部の共通出力ノードとの間に接続されたＰＭＯＳトランジスタを含んでなる
ことを特徴とする半導体素子。
【手続補正１６】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2011142665.tif 000001
【手続補正１７】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2011142665.tif 000002