(57)【要約】  NANDフラッシュメモリデバイスが、開示される。NANDフラッシュメモリデバイスは、複数のセクタとして定義されるNANDフラッシュメモリアレイを含む。行デコーディングが、2つのレベルで実行される。セクタのすべてに適用可能な第1のレベルが、実行される。これは、例えば、ブロックを選択するために使用され得る。第2のレベルは、例えば、特定のセクタ内の1つのブロック内の1つのページを選択するために、特定のセクタに対して実行される。読み出しおよびプログラムの動作は、1つのセクタ内の1つのページの最小単位に対して行われ、消去動作は、1つのセクタ内の1つのブロックの最小単位に対して行われる。
2012519347.tif 000002
【特許請求の範囲】
【請求項１】
マルチレベルの行デコーディングを用いるNANDフラッシュメモリコア。
【請求項２】
複数のセクタを備えるNANDメモリセルアレイであって、各セクタは、複数の列および複数の行を有する、NANDメモリセルアレイと、
前記セクタのすべてに対して、第1のレベルの行デコーディングを実行する、グローバル行デコーダと、
各セクタに対して、そのセクタに対してのみの第2のレベルの行デコーディングを実行する、対応するローカル行デコーダと
を備える、請求項1に記載のNANDフラッシュメモリコア。
【請求項３】
前記NANDメモリセルアレイは、複数のブロックを備え、各ブロックは、複数の行を備え、各行は、前記セクタのそれぞれのメモリセルを備え、
前記グローバル行デコーダは、前記複数のブロックから1つのブロックを選択するために、行デコーディングを実行する、
請求項2に記載のNANDフラッシュメモリコア。
【請求項４】
1つのセクタ内の1つの行の最小単位に対する読み出しおよびプログラムの動作を実行し、1つのセクタ内の1つのブロックの最小単位に対する消去動作を実行するように構成される、請求項3に記載のNANDフラッシュメモリコア。
【請求項５】
前記NANDメモリセルアレイの前記複数のセクタ、およびローカル行デコーダは、ローカル行デコーダと、前記NANDメモリセルアレイの対応するセクタとで交互になる配置で配列される、請求項2に記載のNANDフラッシュメモリコア。
【請求項６】
各セクタに対する、対応するページバッファ回路
をさらに備える、請求項1に記載のNANDフラッシュメモリコア。
【請求項７】
各セクタに対する、対応するページデコーダ
をさらに備える、請求項1に記載のNANDフラッシュメモリコア。
【請求項８】
各セクタに対する、対応する列デコーダ
をさらに備える、請求項1に記載のNANDフラッシュメモリコア。
【請求項９】
各ローカル行デコーダにそれぞれ共通に接続される複数のブロック線を備える、グローバル行デコーダとローカル行デコーダとの間の接続
をさらに備える、請求項1に記載のNANDフラッシュメモリコア。
【請求項１０】
前記グローバル行デコーダは、
ブロックデコーダ線にそれぞれ共通に接続される複数のブロックデコーダであって、各ブロックデコーダは、前記複数のブロック線の1つに接続される、複数のブロックデコーダ
を備える、請求項9に記載のNANDフラッシュメモリコア。
【請求項１１】
アドレスまたはアドレスの部分を受信し、ブロックデコーダ出力を前記ブロックデコーダ線上に生成するブロックプリデコーダ
をさらに備え、
前記グローバル行デコーダは、前記ブロックデコーダ線に共通に接続される複数のブロックデコーダを備える
請求項10に記載のNANDフラッシュメモリコア。
【請求項１２】
各ローカル行デコーダに対する、複数のワード線を備える、前記ローカル行デコーダとNANDメモリセルアレイとの間の接続であって、各ワード線は、前記ローカル行デコーダを、対応するセクタ内の関連する行のメモリセルに接続する、接続
をさらに備える、請求項1に記載のNANDフラッシュメモリコア。
【請求項１３】
各セクタに対する、そのセクタのローカル行デコーダにページデコーダ線を介して接続される、対応するページデコーダ
をさらに備える、請求項1に記載のNANDフラッシュメモリコア。
【請求項１４】
各ローカル行デコーダは、複数のセクタデコーダを備え、所与のローカル行デコーダの前記セクタデコーダは、そのセクタに対する、前記ページデコーダの前記ページデコーダ線に共通に接続される、請求項13に記載のNANDフラッシュメモリコア。
【請求項１５】
複数のセクタは、n個のセクタから成り、前記NANDフラッシュメモリコアは、
選択される単一のセクタに対して、読み出しおよびプログラムの動作を実行し、
すべてのn個の前記セクタまでの、選択される複数のセクタに対して並列に、読み出しおよびプログラムの動作を実行する
ように構成される、請求項1に記載のNANDフラッシュメモリコア。
【請求項１６】
前記NANDフラッシュメモリコアは、選択される単一のセクタに対して、読み出しおよびプログラムの動作を、
前記複数の行のサブセットを選択するために、前記第1のレベルの行デコーディングを実行する、前記グローバル行デコーダ
により実行するように構成され、
前記選択される単一のセクタの前記対応するローカル行デコーダは、前記グローバル行デコーダにより選択される前記複数の行の前記サブセット内の行を選択するために、前記第2のレベルの行デコーディングを実行し、
前記NANDフラッシュメモリコアは、すべてのn個の前記セクタまでの、選択される複数のセクタに対して並列に、読み出しおよびプログラムの動作を、
前記複数の行のサブセットを選択するために、前記第1のレベルの行デコーディングを実行する、前記グローバル行デコーダ
により実行するように構成され、
前記選択される複数のセクタの各セクタに対して、前記セクタの前記対応するローカル行デコーダは、前記グローバル行デコーダにより選択される前記複数の行の前記サブセット内の行を選択するために、前記第2のレベルの行デコーディングを実行する、
請求項2に記載のNANDフラッシュメモリコア。
【請求項１７】
各ページデコーダを、対応するローカル行デコーダに接続するページデコーダ線
を備え、
前記NANDフラッシュメモリコアは、選択される単一のセクタに対して、読み出しおよびプログラムの動作を、
複数の行のサブセットを選択するために、第1のレベルの行デコーディングを実行する、グローバル行デコーダ
により実行するように構成され、
前記選択される単一のセクタの前記ページデコーダは、アドレスまたはアドレスの部分を受信し、ページデコーダ出力を前記ページデコーダ線上に生成し、
前記選択される単一のセクタの前記対応するローカル行デコーダは、前記グローバル行デコーダにより選択される、前記複数の行の前記サブセット内の行を、前記ページデコーダ出力の関数として選択するために、第2のレベルの行デコーディングを実行し、
読み出し動作に対して、前記選択されるセクタの前記選択される行のコンテンツを、対応するページバッファ回路に転送し、
プログラム動作に対して、前記対応するページバッファ回路のコンテンツを、前記選択されるセクタの前記選択される行に転送し、
すべてのn個の前記セクタまでの、選択される複数のセクタに対して並列に、読み出しおよびプログラムの動作を実行するために、前記グローバル行デコーダは、前記複数の行のサブセットを選択するために、第1のレベルの行デコーディングを実行し、前記選択される複数のセクタの各セクタに対して、
前記セクタの前記ページデコーダは、アドレスまたはアドレスの部分を受信し、ページデコーダ出力を前記ページデコーダ線上に生成し、
前記セクタの前記対応するローカル行デコーダは、前記グローバル行デコーダにより選択される、前記複数の行の前記サブセット内の行を、前記ページデコーダ出力の関数として選択するために、前記第2のレベルの行デコーディングを実行し、
読み出し動作に対して、前記選択される行のコンテンツを、前記対応するページバッファ回路に転送し、
プログラム動作に対して、前記対応するページバッファ回路のコンテンツを、前記選択されるセクタの前記選択される行に転送する、
請求項7に記載のNANDフラッシュメモリコア。
【請求項１８】
選択される単一のセクタ内の選択されるブロックに対して、消去動作を実行し、
すべてのn個の前記セクタまでの、選択される複数のセクタに対して並列に、選択されるブロックに対して、消去を実行する
ように構成される、請求項3に記載のNANDフラッシュメモリコア。
【請求項１９】
請求項1に記載のNANDフラッシュメモリコアを備える、NANDフラッシュメモリデバイス。
【請求項２０】
周辺回路、入出力パッド、および高電圧発生器を備え、
NANDフラッシュメモリコアは、
複数の行および複数の列を縦横に備えるNANDメモリセルアレイを備え、前記セルは、複数のセクタに配列され、各セクタは、複数の前記列の前記セルを備え、前記セルは、複数のブロックに配列され、各ブロックは、複数の前記行のセルを備え、
前記NANDメモリセルアレイは、1つのセクタ内の1つのブロックの最小単位に対する消去のために構成され、1つのセクタ内の1つの行の最小単位に対する読み出しおよびプログラムのために構成される、
NANDフラッシュメモリデバイス。
【請求項２１】
前記NANDフラッシュメモリコアは、
前記セクタのすべてに対して、第1のレベルの行デコーディングを実行する、グローバル行デコーダと、
各セクタに対して、そのセクタに対してのみの第2のレベルの行デコーディングを実行する、対応するローカル行デコーダと
を備える、請求項20に記載のNANDフラッシュデバイス。
【請求項２２】
マルチレベルの行デコーディングを実行するステップ
を含む、NANDフラッシュメモリコアでの方法。
【請求項２３】
複数のセクタを備えるNANDメモリセルアレイであって、各セクタは、複数の列および複数の行を有する、NANDメモリセルアレイを備えるNANDフラッシュメモリコアでの使用のための請求項22に記載の方法であって、
前記セクタのすべてに対して、第1のレベルの行デコーディングを実行するステップと、
少なくとも1つのセクタに対して、第2のレベルのデコーディングを実行するステップと
を含む方法。
【請求項２４】
複数のブロックを備え、各ブロックは、複数の行を備え、各行は、前記セクタのそれぞれのメモリセルを備える、前記NANDフラッシュメモリコアでの使用のための請求項23に記載の方法であって、
第1のレベルの行デコーディングを実行するステップは、前記複数のブロックから1つのブロックを選択するために、行デコーディングを実行するステップを含む方法。
【請求項２５】
1つのセクタ内の1つの行の最小単位に対する読み出しおよびプログラムの動作を実行するステップと、
1つのセクタ内の1つのブロックの最小単位に対する消去動作を実行するステップと
をさらに含む、請求項24に記載の方法。
【請求項２６】
前記複数のセクタは、n個のセクタから成る、前記NANDフラッシュメモリコアでの使用のための請求項24に記載の方法であって、
選択される単一のセクタに対して、1つのセクタ内の1つの行の最小単位に対して、読み出しおよびプログラムの動作を実行するステップと、
すべてのn個の前記セクタまでの、選択される複数のセクタに対して並列に、1つのセクタ内の1つの行の最小単位に対する読み出しおよびプログラムの動作を実行するステップと
をさらに含む方法。
【請求項２７】
選択される単一のセクタに対して、読み出しおよびプログラムの動作を、
前記複数の行のサブセットを選択するために、前記第1のレベルの行デコーディングを実行するステップ
により実行するステップと、
前記複数の行の前記選択されるサブセット内の行を選択するために、前記第2のレベルの行デコーディングを実行するステップと、
すべてのn個の前記セクタまでの、選択される複数のセクタに対して並列に、読み出しおよびプログラムの動作を、
前記複数の行のサブセットを選択するために、前記第1のレベルの行デコーディングを実行する、グローバル行デコーダ
により実行するステップと、
前記選択される複数のセクタの各セクタに対して、前記複数の行の前記選択されるサブセット内の行を選択するために、前記第2のレベルの行デコーディングを実行するステップと
をさらに含む、請求項24に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、その内容が、本明細書に、その全体について参照により組み込まれている、2009年3月5日に出願した、米国仮出願第61/157594号、および、2009年6月30日に出願した、米国特許出願第12/495089号の利益を主張するものである。
【０００２】
NANDフラッシュメモリデバイスが、開示される。
【背景技術】
【０００３】
従来のNANDフラッシュメモリでは、消去は、ブロック単位で実行される。一方、読み出しおよびプログラムの動作は、ページ単位で行われる。
【発明の概要】
【課題を解決するための手段】
【０００４】
次に、例示的な実施形態が、添付図面を参照して記載されることになる。
【図面の簡単な説明】
【０００５】
【図１】NANDフラッシュメモリでの典型的なメモリコアアーキテクチャのブロック図である。
【図２】本明細書に記載されるNANDコアアーキテクチャの1つが内部で実施され得る、例示的なNANDフラッシュデバイスのブロック図である。
【図３】例示的な実施形態により提供されるNANDフラッシュメモリに関するメモリコアアーキテクチャのブロック図である。
【図４】例示的な実施形態により提供されるNANDフラッシュメモリでのメモリコアアーキテクチャのブロック図である。
【図５】図3の例示的な実施形態に対する単一のページの読み出し動作を示す。
【図６】図3の例示的な実施形態に対する複数のページの読み出し動作を示す。
【図７】例示的な実施形態によるNANDフラッシュメモリでのメモリコアアーキテクチャのブロック図である。
【図８】例示的な実施形態によるグローバル行デコーダのブロック図である。
【図９】図8の単一のブロックデコーダの例示的な実施形態の回路図である。
【図１０】図8の単一のブロックデコーダの別の例示的な実施形態のブロック図である。
【図１１】例示的な実施形態によるローカル行デコーダのブロック図である。
【図１２】図11の単一のセクタデコーダの例示的な実施形態の回路図である。
【図１３】例示的な実施形態による読み出しに関するタイミング図である。
【図１４】例示的な実施形態によるプログラムに関するタイミング図である。
【図１５】例示的な実施形態による消去に関するタイミング図である。
【発明を実施するための形態】
【０００６】
図1は、NANDフラッシュメモリでのメモリコアアーキテクチャを説明する。NANDフラッシュメモリコアは、NANDメモリセルアレイ100、行デコーダ102およびページバッファ回路103および列デコーダ104を備える。行デコーダ102は、NANDメモリセルアレイ100に、1組のワード線により接続されるが、話を簡単にするために、図1では、ただ1つのワード線106が示される。ページバッファ回路103は、NANDメモリセルアレイ100に、1組のビット線により接続されるが、話を簡単にするために、図1では、ただ1つのビット線105が示される。
【０００７】
NANDフラッシュメモリのセルアレイ構造は、1組のn個の消去可能ブロックを備える。各ブロックは、m個のプログラム可能ページ(行)に分割される。
【０００８】
図1のメモリコアアーキテクチャに対する消去は、ブロック単位で実行される。一方、読み出しおよびプログラムの動作は、ページ単位で行われる。
【０００９】
図1のコアアーキテクチャにフラッシュさせるNANDフラッシュメモリには、少なくとも3つの制限がある。第1に、ビットは、目標のメモリアレイを消去する後でのみ、プログラミングされ得るのみである。第2に、各セルは、限られた数の消去に耐え得るのみであり、その後では、それは、もはや高い信頼性でデータを格納することはできない。言い換えれば、セルに対する消去およびプログラムのサイクルの数(すなわち、書き換え可能回数(endurance)、典型的には10000〜100000サイクル)での制限が存在する。第3に、最小の消去可能アレイサイズは、最小のプログラム可能アレイサイズよりはるかに大きい。これらの制限に起因して、フラッシュメモリを効果的に使用するために、精巧なデータ構造およびアルゴリズムが実施される。
【００１０】
フラッシュコントローラが、ページの小部分のみに対してであっても、データの書き込み、すなわちデータの修正を要求するときは、典型的には、修正されるべきページを含むブロックが、消去ユニットのリクラメーション処理により宣言される、自由な(空きの)ブロックの1つに再プログラミングされることになる。この場合には、元のブロック内の元のデータを含む有効なページが、選択された自由なブロックにコピーされる。その後で、ページ内の修正されたデータを、残りのページ内の元のデータとともに有する新しいブロックが、フラッシュコントローラ内の仮想マッピングシステムにより、有効なブロックアドレスに再マッピングされる。元のブロックは、もはや古いので、それが消去された後で、消去ユニットのリクラメーション処理により、自由なブロックとして宣言されることになる。
【００１１】
消去-プログラムサイクルの限られた数(書き換え可能回数)は、フラッシュデバイスの寿命を制限する。可能な限り長い寿命を有することが、好都合であることになり、これは、フラッシュデバイスに対するアクセスのパターンによって決まる。単一のセルに対する、または少数のセルに対する度重なる、および頻繁な再書き込みは、そのうちに失敗の始まりをもたらし、その結果、デバイスの有用寿命をすぐに終了させることになる。
【００１２】
さらには、複数のフラッシュデバイスを有するフラッシュメモリシステムでは、フラッシュメモリシステム内のデバイス間で、著しく不均等な使用が存在するならば、1つのデバイスは、他のデバイスが、それらにかなりの寿命が残されているときに、寿命の終了に到達することになる。その1つのデバイスが寿命の終了に到達するときには、メモリシステム全体が、交換されなければならない場合があり、これは、フラッシュメモリシステムの寿命を大きく低減する。
【００１３】
再書き込みが、デバイスのすべてのセルに均等に配分され得るならば、失敗の始まりは、可能な限り遅延されることになり、デバイスの寿命を最長化する。デバイスのすべてのセルにわたる均等な使用により、デバイスの寿命を延長するために、多数のウェアレベリングの技法およびアルゴリズムが、フラッシュメモリシステムにおいて提案かつ実施されてきた。
【００１４】
NANDフラッシュのセルアレイは、時間の経過とともに小型化されてきており、その結果、それらは、消去-プログラムサイクルの最大数を抜本的に低減するために、処理技術での何らかのさらなる低減が期待される段階に到達してしまった。
【００１５】
ある大局的な態様によれば、マルチレベルの行デコーディングを用いるNANDフラッシュメモリコアが提供される。
【００１６】
別の大局的な態様によれば、周辺回路、入出力パッド、および高電圧発生器を備えるNANDフラッシュメモリデバイスが提供され、NANDフラッシュメモリコアは、複数の行および複数の列を縦横に備えるNANDメモリセルアレイを備え、セルは、複数のセクタに配列され、各セクタは、複数の前記列のセルを備え、セルは、複数のブロックに配列され、各ブロックは、複数の前記行のセルを備え、NANDメモリセルアレイは、1つのセクタ内の1つのブロックの最小単位(resolution)に対する消去のために構成され、1つのセクタ内の1つの行の最小単位に対する読み出しおよびプログラムのために構成される。
【００１７】
別の大局的な態様によれば、マルチレベルの行デコーディングを実行するステップを含む、NANDフラッシュメモリコアでの方法が提供される。読み出し/プログラムと消去との間のサイズのミスマッチに起因して、上記のブロックコピー動作は、不必要なプログラム動作をもたらす、というのは、ブロックのページ内の影響を受けないデータが、修正されたデータとともに、新しいブロックに再プログラミングされる(コピーされる)ためである。最小の消去可能アレイサイズがブロック全体よりも小さいならば、デバイスの寿命に対して劇的な延長もあり得る。
【００１８】
図2は、NANDフラッシュメモリデバイス152を含むデバイス150のブロック図である。NANDフラッシュメモリデバイス152は、全体的に158で示されている、マルチレベルの行デコーディングを用いるメモリコアを有する。さらには、NANDフラッシュメモリデバイス152は、周辺回路154、入力および出力パッド156、ならびに高電圧発生器160を有する。周辺回路154は、例えば、アドレスおよびデータのための入力および出力のバッファ、制御およびコマンドの信号のための入力バッファ、コマンドデコーダを含む状態機械、アドレスカウンタ、行および列ごとのデコーダ、ならびにステータスレジスタの1つまたは複数を備えることができる。デバイス150は、NANDフラッシュメモリデバイス152に対して用途を有する任意のデバイスであってよい。具体的な例では、モバイル機器、メモリスティック、カメラ、ソリッドステートディスクドライブ、およびMP3プレーヤを含む。フラッシュデバイス152は、デバイス150の永続的な部分を形成する場合があり、または、取り外し可能である場合がある。マルチレベルの行デコーディングを用いるメモリコアの詳細な例示的な実施形態が、以下に提供される。より一般的には、マルチレベルの行デコーディングを用いる任意のメモリコアが検討される。セルアレイはセクタで形成され、各セクタは、セルの複数の列を備える。セルはさらに、ブロックを形成し、各ブロックは、複数の、ページとも呼ばれる行を備える。一部の実施形態では、マルチレベルの行デコーディングは、セクタのすべてに対して、第1のレベルの行デコーディングを実行すること、および、各セクタに対して、そのセクタに対してのみの第2のレベルの行デコーディングを実行することを含む。一部の実施形態では、メモリコア内の消去は、1つのセクタ内の1つのブロックの最小単位に対して実行され、読み出しおよびプログラムの動作は、1つのセクタ内の1つの行の最小単位に対して行われる。
【００１９】
次に、図3を参照すると、例示的な実施形態により提供されるコアアーキテクチャが示される。コアアーキテクチャは、これ以降は単に「セクタ」と示す、少なくとも2つのNANDメモリセルアレイセクタとして実施される、NANDメモリセルアレイを含み、説明される例では、4つのセクタ200、202、204、206が示される。NANDメモリセルアレイは、行とも呼ばれるページで形成される、複数のブロックで形成される。NANDメモリセルアレイの各セクタのセルはさらに、列に配列される(図示せず)。行デコーディングの機能性は、グローバル行デコーダにより選択されるブロック内のページのレベルに対するデコーディングを実行する、1組のローカル行デコーダ210、212、214、216とともに、ブロックのレベルに対する行デコーディングを実行するグローバル行デコーダ208により提供される。より一般的には、グローバル行デコーダ208は、複数の行のサブセットを選択するために、第1のレベルの行デコーディングを実行する。本明細書で詳細に記載される例示的な実施形態では、選択可能なサブセットは、連続するブロックであるが、これは、すべての実施形態での事例である必要はない。ローカル行デコーダ210、212、214、216は、グローバル行デコーダ208により選択される複数の行のサブセット内の行を選択するために、第2のレベルの行デコーディングを実行する。ローカル行デコーダ210、212、214、216は、各それぞれのセクタ200、202、204、206と関連する1つのローカル行デコーダを含み、関連するセクタに対するローカルなページ選択を実行する。ページバッファの機能性は、セクタ200、202、204、206につき1つの、4つのページバッファ回路220、222、224、226を用いて実施される。列デコーダの機能性は、セクタ200、202、204、206につき1つの、4つの列デコーダ221、223、225、227を用いて実施される。
【００２０】
読み出し動作は、1つのセクタ内の1つのブロック内の1つのページの最小単位に対して実行される。プログラム動作もまた、1つのセクタ内の1つのブロック内の1つのページの最小単位に対して実行される。しかしながら、1つのセクタ内の1つのブロック内の1つのページは、それがプログラミングされる前に消去される。消去動作は、1つのセクタ内の1つのブロックの最小単位に対して実行される。
【００２１】
読み出し動作に対しては、グローバル行デコーダ208は、NANDメモリセルアレイの複数のブロックの1つのブロックを選択するために使用される。セクタの選択は、所望のメモリセクタに関連するページバッファ回路および列デコーダを用いて列選択を実行することにより実行される。これは、例えば、関連するページバッファ回路および列デコーダをイネーブルにし、かつ/または、列デコーダの信号を関連するページバッファ回路および列デコーダに送出するメモリコントローラにより実現され得る。ページ選択は、選択されるセクタに関連するローカル行デコーダにより実行される。このようにして、選択されるセクタ内の選択されるブロック内の選択されるページが、読み出され得る。読み出し動作の際には、選択されるブロック内の、および選択されるセクタ内の選択されるページのデータが、検知され、センスアンプ(図示せず)および選択されるセクタのページバッファ回路にラッチされる。その後で、ページバッファ回路に格納されるデータは、関連する列デコーダにより順次読み出され、例えば、グローバルバッファ(図示せず)に格納される。
【００２２】
消去動作に対しては、グローバル行デコーダ208は、NANDメモリセルアレイの複数のブロックの1つのブロックを選択するために使用される。セクタの選択は、所望のメモリセクタに関連するページバッファ回路および列デコーダを用いて列選択を実行することにより実行される。次いで、適切な消去信号が供給される。このようにして、選択されるセクタ内の選択されるブロックが、消去され得る。
【００２３】
プログラム動作に対しては、グローバル行デコーダ208は、NANDメモリセルアレイの複数のブロックの1つのブロックを選択するために使用される。セクタの選択は、所望のメモリセクタに関連するページバッファ回路および列デコーダを用いて列選択を実行することにより実行される。ページ選択は、選択されるセクタに関連するローカル行デコーダにより実行される。次いで、選択されるセクタに関連するページバッファ回路のコンテンツが、選択されるセクタ内の選択されるブロック内の選択されるページにプログラミングされる。プログラム動作の際には、(例えば、図示しない、グローバルバッファ回路からの)入力データが、選択されるセクタのページバッファ回路に、関連する列デコーダを介して、順次ロードされる。次いで、ページバッファ回路にラッチされる入力データは、選択されるセクタの選択されるページにプログラミングされる。
【００２４】
図4は、例示的な実施形態により提供されるコアアーキテクチャの別の例を示す。この例示的な実施形態は、図3と同様であり、同じ構成要素は、同じ参照番号を使用して名付けられている。図4の例示的な実施形態は、ブロックデコーダ線231により、グローバル行デコーダ208に接続される、ブロックプリデコーダ230を有する。グローバル行デコーダ208は、説明される例ではただ1つのブロック線240が示されるが、ブロックにつき1つの、複数のブロック線により、メモリアレイに接続される。ブロック線は、すべてのローカル行デコーダ210、212、214、216に共通に接続される。各ローカル行デコーダ210、212、214、216はさらに、それぞれの組のページデコーダ線233、235、237、239により、それぞれのページデコーダ232、234、236、238から駆動される。各ローカル行デコーダ210、212、214、216は、セクタにつきただ1つが211、213、215、219で示されている複数のワード線により、対応するセクタに接続される。
【００２５】
動作では、特定のブロックを選択するために、ブロックプリデコーダ230は、例えばメモリコントローラからの入力を、ブロックデコーダ線231上の適切な信号に変換する。グローバル行デコーダ208は、ブロック線の1つを選択する。特定のセクタ内の特定のページを選択するために、関連するセクタのページデコーダ(ページデコーダ232、234、236、238の1つ)が、選択されるブロック内の特定のページを選択するために、イネーブルにされ、使用される。
【００２６】
単一のセクタの選択の例が、図5に示され、それは、ローカル行デコーダ210に関するブロック内のページの選択を示す。一部の例示的な実施形態では、回路は、複数のページデコーダが、同時にイネーブルにされることを可能にするように構成される。そのような例示的な実施形態では、選択されるブロック内で、複数のセクタ内のそれぞれのページの選択が、複数のページデコーダをイネーブルにすることにより実行され得る。複数のセクタの選択の例が、図6に示され、それは、行デコーダ210および214のそれぞれによるブロック内の行の選択を示す。ブロック線は、セクタのすべての中のブロックの1つを選択し、ページデコーダ線は、各セクタ内の選択されるブロック内で、ページ(すなわち、ワード線)の1つを選択する。
【００２７】
この例示的な実施形態では、読み出し動作は、結果として、1つまたは複数のページバッファ回路が含む読み出しデータとなる。次いで、これらのページバッファ回路のコンテンツは、個別に読み出される。プログラム動作は、結果として、同時にプログラミングされる1つまたは複数のページバッファ回路のコンテンツとなる。典型的には、これより前に、一連のページバッファへの書き込み動作が行われていることになり、複数のページバッファ回路は、それにより順次書き込まれる。
【００２８】
図7は、例示的な実施形態により提供される、より詳細なコアアーキテクチャを示し、やはり、この例示的な実施形態は、図3と同様であり、同じ構成要素は、同じ参照番号を使用して名付けられている。図7では、他のブロック図でのように、(例えば、列デコーダなどの)いくつかの構成要素は、例示的な実施形態の特徴を不明瞭にしないために、示されない。この例では、NANDコア(これは、デバイスコアアーキテクチャ全体、プレーン、またはバンクである場合がある)は、4つのセクタを備え、各セクタのページサイズは、512バイトである。より一般的には、各セクタのページサイズは、少なくとも1バイトである。この例では、集合的に217と示される、2048のブロックが存在する。各ブロックは、4つのセクタに分けられる。グローバル行デコーダ208は、ローカル行デコーダ210、212、214、216のすべてに、ブロックにつき1つの、2048のブロック線(図示せず)により共通に接続される。各ブロックは、32のページを有する。
【００２９】
図7のグローバル行デコーダ208の例示的な実施形態が、図8に示される。グローバル行デコーダ208は、各ブロックに対するそれぞれのブロックデコーダ、すなわち、ブロックの数に対応する、集合的に209と示される、2048のブロックデコーダを有する。ブロックデコーダのそれぞれは、ブロックデコーダ線231に接続される。この例では、ブロックデコーダ線231は、ブロックデコーダアドレス信号Xp、Xq、XrおよびXtを搬送するための線xp、xq、xr、xtを備える。Xp、Xq、XrおよびXtは、プリデコードされた線である。Xpは、アドレスA0〜A2に対応する。Xqは、アドレスA3〜A5に対応する。Xrは、アドレスA6〜A8に対応する。Xtは、アドレスA9〜A10に対応する。各ブロックデコーダは、それぞれのブロック線(図示せず)を駆動する。ブロックデコーダ線231上のアドレス信号により示されるブロックに関連するブロックデコーダは、それぞれのブロック線を選択状態になるように駆動し、他のすべてのブロック線は、非選択状態である。
【００３０】
単一のブロックデコーダの例示的な回路の実施形態が、図9に示される。ブロックデコーダに対しては、回路の実施形態に関して多数の変化が存在すること、および、そのような変化は、当業者に対しては容易に明らかとなるはずであるということに留意されたい。
【００３１】
回路は、RST_BDがハイ(実際には短いパルス)であるときに0Vにリセットされ、LCHBDがハイである(それは、短いパルスである場合がある)ときに、NAND論理ゲート303で受信されるXp、Xq、XrおよびXt(ブロックデコーダ線)の有効なプリデコードされたアドレス信号によってラッチされる、ラッチ出力BDLCH_outを有する、ブロックデコーダアドレスラッチ302を有する。詳細なタイミング情報が、図13、14および15に順次記載されて示される。
【００３２】
ブロックデコーダは、読み出し、プログラム、および消去の動作の際に電圧を供給するための高電圧スイッチング回路である、ローカルチャージポンプ350を有する。ローカルチャージポンプ350は、デプレッション型nチャネルパストランジスタ352、ネイティブnチャネルダイオード接続昇圧トランジスタ354、高降伏電圧nチャネルデカップリングトランジスタ356、高降伏電圧nチャネルクランプトランジスタ358、NAND論理ゲート360、およびコンデンサ362を含む。NAND論理ゲート360は、コンデンサ362の1つの端子を駆動するために、ラッチ出力BDLCH_outを受信するための1つの入力端子、および、制御信号OSCを受信するための別の入力端子を有する。パストランジスタ352は、HVenbと呼ばれる、信号HVenの補信号(complement)により制御される。デカップリングトランジスタ356およびクランプトランジスタ358の共通端子は、高電圧Vhvに結合される。
【００３３】
例えば図9に示されるような、各ブロックデコーダの最終的な出力信号BD_outは、ローカル行デコーダのすべてに共通に接続される。
【００３４】
次に、ローカルチャージポンプ350の動作が記載されることになる。読み出し動作の際には、HVenbは、ハイの論理レベルであり、OSCは、ローの論理レベルに維持される。したがって、回路素子362、354、356および358は、非アクティブであり、出力端子BD_outは、BDLCH_out上に現れる論理レベルを反映する。プログラム動作の際には、HVenbは、ローの論理レベルであり、OSCは、ハイの論理レベルとローの論理レベルとの間で、所定の周波数で振動することが可能にされる。ラッチ出力BDLCH_outが、ハイの論理レベルであるならば、コンデンサ362は、繰り返し、その他方の端子に電荷を蓄積し、蓄積された電荷を、昇圧トランジスタ354を介して放電することになる。デカップリングトランジスタ356は、昇圧トランジスタ354のゲート上で昇圧された電圧から、Vhvを分離する。クランプトランジスタ358は、出力端子BD_outの電圧レベルを、約Vhn+Vthに維持する。ただし、Vthは、クランプトランジスタ358のしきい値電圧である。図9に示されるローカルチャージポンプ350は、信号を、電源電圧VCCより高い電圧レベルに駆動するために使用され得る1つの例示的な回路であるが、当業者であれば、他のチャージポンプ回路が、同様の、または同等の有効性を伴って使用され得ることを理解するであろう。下記のTable 1(表1)は、読み出しおよびプログラムの動作の際の、ローカルチャージポンプ350に対する例示的なバイアス条件を示す。
【００３５】
【表１】
2012519347.tif 000003
【００３６】
ブロックデコーダのラッチ出力BDLCH_outがVccであり、HVenbが0Vであり、OSCが振動している場合に、ブロックデコーダの出力信号BD_outは、Vhvに持ち上げられる。
【００３７】
図10を参照すると、別の例のブロックデコーダが、ブロック選択トランジスタを使用している。Vhwlは、動作に基づいて様々なレベルを有する高電圧源である。この例示的な実施形態では、BD_outの駆動能力は、ローカルチャージポンプではなく、ブロック選択トランジスタのサイズにより決定される。したがって、この回路は、NANDメモリコア内に、より大きな数のローカル行デコーダが存在する場合に、より強い駆動能力を提供する。
【００３８】
図11は、ローカル行デコーダの例を示す。ローカル行デコーダは、集合的に500と示される、ブロックにつき1つの、2048のセクタデコーダを有する。これらは、メモリアレイ全体の中のページではなく、セクタ内のページが選択されるので、セクタデコーダと呼ばれる。ローカル行デコーダへの入力は、説明される例では、ストリング選択(SS)、ワード線選択信号S0〜S31(ワード線につき1つ)、および接地選択(GS)を含むページデコーダ線である。ワード線選択信号S0〜S31は、セクタデコーダに共通に接続する。
【００３９】
次に図12を参照して、単一のセクタデコーダに対する例示的な回路が記載されることになる。ストリング選択線SSL、ワード線WL0〜WL31および接地選択線GSLは、関連するブロックデコーダの出力信号BD_outにより共通に制御される、パストランジスタTSS、TS0〜TS31およびTGSを介して、SS、S0〜S31およびGSの共通の信号により駆動される。ページデコーダ線、すなわち、ストリング選択信号SS、接地選択信号GS、および共通のストリングデコード信号S0〜S31は、ページデコーダにより提供される。
【００４０】
動作では、選択されるブロックに対しては、すべての対応するセクタデコーダの入力BD_outが活動化される。これは、各セクタ内のそのブロックに対する、1つのセクタデコーダを含むことになる。選択されなかった残りのすべてのブロックに対しては、すべての対応するセクタデコーダのBD_outが非活動化される。それに対して動作が実行されるべきであるセクタに対しては、そのセクタ内で、セクタデコーダのすべてが、共通のページデコーダ線により共通に制御される。それに対して動作が実行されるべきであるセクタは、1つまたは複数である場合がある。それに対して動作が実行されるべきではないセクタに対しては、共通のページデコーダ線のすべてが非アクティブであり、その結果、共通に接続されるセクタデコーダのすべてが、非アクティブである。選択状態でのBD_outによって、およびアクティブであるページデコーダ線によっての両方で選択されるセクタデコーダに関しては、セクタデコーダは、それぞれの選択されるワード線(WL0〜WL31の1つ)が、選択された状態にあるようにし、一方では、残りのワード線は、非選択状態にある。
【００４１】
Table 2(表2)は、読み出し、プログラムおよび消去の際の、ブロックデコーダ、ローカル行デコーダおよびNANDセルアレイに対するバイアス条件の例示的な設定を示す。すべての値は、セルの特性および処理技術に基づいて変動し得ることを理解されたい。
【００４２】
【表２】
2012519347.tif 000004
【００４３】
この例示的な実施形態によって、単一のセクタの動作または複数のセクタの動作のいずれかが実行され得る。読み出し動作に関しては、単一のセクタのページの読み出し、および4つのセクタのページの並列での読み出しまでが実行され得る。より一般的には、並列に読み出され得るセクタの最大数は、NANDメモリコア内のセクタの数により決定される。プログラム動作に関しては、単一のセクタのページのプログラム、および4つのセクタのページの並列でのプログラムまでが実行され得る。より一般的には、並列にプログラミングされ得るセクタの最大数は、NANDメモリコア内のセクタの数により決定される。消去に関しては、単一のセクタのブロックの消去、および4つのセクタのブロックの並列での消去までが実行され得る。より一般的には、並列に消去され得るセクタの最大数は、NANDメモリコア内のセクタの数により決定される。
【００４４】
図13は、一部の例示的な実施形態による読み出し動作タイミングの例を示す。この例に対する読み出しの際の電圧バイアス条件は、この例に対して上記のTable 2(表2)で定義されている。それぞれの非選択のセクタでのすべての信号は、0Vのままである。この動作タイミングは、図9に示されるブロックデコーダの使用に基づく。
【００４５】
図14は、一部の例示的な実施形態によるプログラム動作タイミングの例を示す。この例に対するプログラムの際の電圧バイアス条件は、この例に対して上記のTable 2(表2)で定義されている。それぞれの非選択のセクタでのすべての信号は、0Vのままである。この動作タイミングは、図9に示されるブロックデコーダの使用に基づく。
【００４６】
図15は、一部の例示的な実施形態による消去動作タイミングの例を示す。消去の際の電圧バイアス条件は、この例に対して上記のTable 2(表2)で定義されている。非選択のセクタでのすべての信号は、0Vのままである。この動作タイミングは、図9に示されるブロックデコーダの使用に基づく。
【００４７】
図13、14、15では、Sel_Siは、任意の「選択される」Si入力信号(ただし、Si={S0…S31})に対する短い表現形式である。Unsel_Siは、任意の「非選択の」Si入力信号(ただし、Si={S0…S31})に対する短い表現形式である。Sel_WLiは、任意の「選択される」ワード線信号(ただし、WLi={WL0…WL31})に対する短い表現形式である。Unsel_WLiは、任意の「非選択の」ワード線信号(ただし、WLi={WL0…WL31})に対する短い表現形式である。
【００４８】
ある要素が、本明細書で、別の要素に、「接続されて」いる、または「結合されて」いると表されるとき、それは、他の要素に直接、接続もしくは結合される場合があり、または、介在する要素が存在する場合があるということが理解されよう。一方、ある要素が、本明細書で、別の要素に、「直接接続されて」いる、または「直接結合されて」いると表されるとき、介在する要素は存在しない。要素間の関係を記載するために使用される他の単語は、同様に解釈されるべきである(すなわち、「間に」と「直接間に」との関係、「隣接する」と「直接隣接する」との関係等)。
【００４９】
記載される実施形態の、ある程度の改変および修正が行われ得る。したがって、上記の考察された実施形態は、実例的であり、限定的ではないと考えられる。
【符号の説明】
【００５０】
100  NANDメモリセルアレイ
102  行デコーダ
103  ページバッファ回路
104  列デコーダ
106  ワード線
152  NANDフラッシュメモリデバイス、フラッシュデバイス
154  周辺回路
156  入力および出力パッド
158  マルチレベルの行デコーディングを用いるメモリコア
160  高電圧発生器
200、202、204、206  セクタ
208  グローバル行デコーダ
209  ブロックデコーダ
210  ローカル行デコーダ
211  ワード線
212  ローカル行デコーダ
213  ワード線
214  ローカル行デコーダ
215  ワード線
216  ローカル行デコーダ
219  ワード線
220  ページバッファ回路
221  列デコーダ
222  ページバッファ回路
223  列デコーダ
224  ページバッファ回路
225  列デコーダ
226  ページバッファ回路
227  列デコーダ
230  ブロックプリデコーダ
231  ブロックデコーダ線
232  ページデコーダ
233  ページデコーダ線
234  ページデコーダ
235  ページデコーダ線
236  ページデコーダ
237  ページデコーダ線
238  ページデコーダ
239  ページデコーダ線
240  ブロック線
500  セクタデコーダ
【図１】
2012519347.tif 000005
【図２】
2012519347.tif 000006
【図３】
2012519347.tif 000007
【図４】
2012519347.tif 000008
【図５】
2012519347.tif 000009
【図６】
2012519347.tif 000010
【図７】
2012519347.tif 000011
【図８】
2012519347.tif 000012
【図９】
2012519347.tif 000013
【図１０】
2012519347.tif 000014
【図１１】
2012519347.tif 000015
【図１２】
2012519347.tif 000016
【図１３】
2012519347.tif 000017
【図１４】
2012519347.tif 000018
【図１５】
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【国際調査報告】
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2012519347.tif 000021
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