(57)【要約】本発明は、デジタル・シグナル・プロッサ（ＤＳＰ）、特に、オーディオ信号処理のためのＤＳＰの演算論理装置（ＡＬＵ）に関し、入力として第１の信号及び第２の信号を受信し、第１の信号及び第２の信号の乗算結果である第３の信号を出力として供給できる乗算回路と、ディザ信号の生成回路と、乗算回路の下流に配置され、第４の信号を出力に供給するために第３の信号Ｍとディザ信号の加算を実行できる加算回路と、加算回路の下流に配置され、第４の信号の切捨て又は丸めを実行できる切捨て又は丸め回路と、を備えている。
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【特許請求の範囲】
【請求項１】
特に、オーディオ信号処理のためのデジタル・シグナル・プロセッサ（ＤＳＰ）の演算論理装置（ＡＬＵ）であって、
入力への第１の信号及び第２の信号を受信し、前記第１の信号及び前記第２の信号の乗算結果である第３の信号を出力に供給できる乗算回路と、
ディザ信号の生成回路と、
前記乗算回路の下流に配置され、第４の信号を出力に供給するために、前記第３の信号と前記ディザ信号の加算演算を実行できる加算回路と、
前記加算回路の下流に配置され、前記第４の信号の切捨て又は丸めを実行できる切捨て又は丸め回路と、
を備えていることを特徴とする演算論理装置。
【請求項２】
前記演算論理装置は、予め設定されたワード幅を有し、
前記ディザ信号は、前記第３の信号の、前記予め設定されたワード幅を超えるビット数に等しい、或いは、それより１単位だけ大きいワード幅を有する、
ことを特徴とする請求項１に記載の演算論理装置。
【請求項３】
前記加算回路は、前記第３の信号の最下位ビットに前記ディザ信号をアラインする、
ことを特徴とする請求項１又は２に記載の演算論理装置。
【請求項４】
前記ディザ信号は、方形で一様な分布である、
ことを特徴とする請求項１から３のいずれか１項に記載の演算論理装置。
【請求項５】
前記ディザ信号は、三角分布である、
ことを特徴とする請求項１から３のいずれか１項に記載の演算論理装置。
【請求項６】
前記切捨て又は丸め回路は、前記演算論理装置に予め設定されたワード幅に等しいワード幅を有する第５の信号を出力に供給する、
ことを特徴とする請求項１から５のいずれか１項に記載の演算論理装置。
【請求項７】
特に、オーディオ信号処理のためのデジタル・シグナル・プロセッサ（ＤＳＰ）であって、
請求項１から６のいずれか１項に記載の演算論理装置を含むことを特徴とするデジタル・シグナル・プロセッサ。
【請求項８】
少なくとも１つの乗算命令を含むコード部分を含み、
前記乗算命令は、前記乗算の結果と前記ディザ信号の前記加算演算を自動的に生成する、
ことを特徴とする請求項７に記載のデジタル・シグナル・プロセッサ。
【請求項９】
各乗算命令は、前記加算した信号の切捨て又は丸め演算も自動的に含む、
ことを特徴とする請求項８に記載のデジタル・シグナル・プロセッサ。
【請求項１０】
２つのデジタル信号の乗算演算と、乗算後に、乗算結果の信号の切捨て又は丸めを実行することを含む、演算論理装置によりデジタル信号を処理する方法であって、
前記演算論理装置においては、前記切捨て又は丸め演算前のディザリング演算を含む、
ことを特徴とする方法。
【請求項１１】
前記ディザリング演算は、前記乗算演算と同時に自動的に実行される、
ことを特徴とする請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル・シグナル・プロッサ（ＤＳＰ）、特に、オーディオ信号処理のためのＤＳＰの演算論理装置（ＡＬＵ）に関する。
【背景技術】
【０００２】
図１は、現技術による乗算を含む演算実行のための専用の演算論理装置の一部の例を示し、ｎビットのオペランドＢ及びｍビットのオペランドＣの２つのオペランドの乗算演算の実行は、ｎ＋ｍ−１ビットの結果Ｍを生成する。命令Ｚの結果は、通常、ｎ＋ｍビット未満のワード長のレジスタ又はメモリに記録されるので、ある数の最下位ビット（ＬＳＢ）は、丸められ、或いは、切り捨てられる（通常、結果Ｍはｎビットであり、下位ｍ−１ビットを切り捨てなければならない。）。
【０００３】
切り捨てられた下位ｍ−１ビットの内容には、通常、アクセスできず、後の命令において使用することはできない。
【０００４】
良く知られている様に、ＤＳＰによる信号のデジタル処理において、ＡＬＵでの各乗算演算において実行される切り捨て及び丸めは、信号の歪を引き起こす。フィルタリング、より一般的には信号処理アルゴリズムは、通常、多数の乗算と、信号の切り捨てを伴う。特に、ＦＩＲフィルタは、係数の数に比例する数の乗算を伴い、ＩＩＲフィルタは、理論的には、無限の乗算を伴う。
【０００５】
後者の場合、歪と同様に、切り捨てにより生じる非線形性が、サイクル制限を生じさせ、入力信号の変動がない場合においてもスパー・トーン（ＳＰＵＲ  ＴＯＮＥＳ）を生じさせる。
【０００６】
切り捨てを実行する前に適切なノイズ（“ディザ”）を加えることにより、切り捨ての“線形化”が達成されることが知られており、よって、信号の歪を避けることができる。これは、特に音響信号の場合における、相関された基本雑音の増加による相殺であり、歪より、耳への心理音響的な妨害が小さくなるためである。特にＩＩＲフィルタについて、線形性は、サイクル制限を除去する。
【０００７】
上記問題としている場合においては、２つのオペランドの乗算演算により生じる歪みを取り除くために、乗算の結果であるｎ＋ｍ−１ビットにディザを加える必要がある。よって、ＡＬＵ出力において利用可能な実効的な幅より広いワードにアクセスする必要がある。
【０００８】
乗算の結果の全ワード長は、通常、後続の処理で利用可能ではないため、この解決法は、可能であれば、信号のワード長より非常に長いワード長を持つアキュムレータ又はＤＳＰのより長いワード長を利用し、一般的に、演算の精度を増加させるアルゴリズムの使用を伴う。この方法において、切り捨ては、信号のダイナミクスに関して無視できるレベルのＬＳＢに限定されたままである。処理の最後に、信号のワード・サイズを元に戻さなければならないので、ディザの明示的な追加と処理の最終結果の切捨てが実行される。
【０００９】
例えば、この解法の典型的なサイズとして、２４実効ビットの入力及び出力信号は、３２ビットの固定小数点ＤＳＰの使用に対応する。例えば、内部でのダイナミクスに３ビットを割り当てるものとすると、入力信号は、まず、切り捨てにより生じる歪みを含む５ビットのＬＳＢを残す２５で乗算される。３２ビット処理の最後に、適切なディザを加え、信号を２５で除算後に、最終結果からＬＳＢの５ビットが取り除かれる（この例において、ディザは、その確率密度関数（ＰＤＦ）が、方形であるが三角形であるかに応じて５又は６ビットである。）。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、ＡＬＵで実行される乗算演算ごとに発生する切り捨て又は丸め演算の非線形性により生じる問題を、演算の精度を増加させるアルゴリズムの使用、及び／又は、信号のワード長より非常に長いワード長のＤＳＰの使用を必要とすることなく解決することである。
【課題を解決するための手段】
【００１１】
上記目的は、請求項１による演算論理装置により達成される。
【００１２】
本発明による演算論理装置の更なる特徴及び利点は、添付の図を参照して、幾つかの好ましい実施形態の、制限しない例示的な詳細説明より明らかになる。
【図面の簡単な説明】
【００１３】
【図１】公知技術による乗算命令を実行する専用のＡＬＵの固定小数点部分を示す図。
【図２】本発明による乗算命令を実行する専用のＡＬＵの固定小数点部分を示す図。
【図３】本発明によるＤＳＰの例示的なＡＬＵを示す図。
【図４】本発明のＡＬＵを備えたＤＳＰで処理された正弦波のスペクトラムを示す図。
【図５】従来のＡＬＵを備えたＤＳＰで処理された正弦波のスペクトラムを示す図。
【発明を実施するための形態】
【００１４】
図２を参照すると、特に、オーディオ信号を処理するデジタル・シグナル・プロセッサ（ＤＳＰ）のための、本発明による演算論理装置（ＡＬＵ）は、入力として第１の信号Ｂ及び第２の信号Ｃを受信し、第１の信号及び第２の信号の乗算結果である第３の信号Ｍを出力として供給できる乗算回路１０と、ディザ信号Ｄの生成回路１２と、乗算回路１０の下流に配置され、第４の信号Ｍ’を出力に供給するために第３の信号Ｍ（乗算結果）とディザ信号Ｄの加算演算を実行できる加算回路１４と、加算回路の下流に配置され、ＡＬＵの他の機能ブロックで利用可能な第５の信号ＭＲを出力に供給するため、第４の信号Ｍ’の切捨て又は丸めを実行できる切捨て又は丸め回路１６と、を備えている。
【００１５】
上述した様に、ディザ信号は、デジタル信号に自発的に追加し、その信号が再度量子化される場合に切り捨て又は丸めにより導入される歪を最小化する、適切な分布の雑音信号を意味するものと考えられる。
【００１６】
一実施形態によると、演算論理装置には予め設定されたワード幅があり、ディザ信号は、乗算の結果である第３の信号Ｍの、この予め設定されたワード幅を超えたビット数に等しい、或いは、それより１単位だけ大きいワード幅を有する。
【００１７】
図２の例において、ＡＬＵはｎビットのワード幅であり、２つのオペランドＢ及びＣは、それぞれ、ｎビット及びｍビットである。乗算結果の第３の信号Ｍは、よって、ｎ＋ｍ−１ビットである。結果、ＡＬＵのワード長を超えたビットは、ｍ−１ビットである。よって、ディザ信号Ｄは、ディザ信号の確率密度関数に応じてｍ−１ビット又はｍビットのワード長となる。加算回路１４は、第３の信号Ｍの最下位ビット（ＬＳＢ）にディザ信号Ｄを揃える（アラインする）。
【００１８】
一実施形態によると、ディザ信号Ｄは、方形で一様分布である。
【００１９】
また、ディザ信号Ｄは、２つの方形の一様分布の畳み込みから得られる三角分布である。
【００２０】
有利には、切捨て又は丸め回路１６は、演算論理装置の事前に設定されたワード幅に等しいワード幅を有する第５の信号ＭＲを出力に供給する。
【００２１】
結果、適切なディザＤは、切捨て又は丸め前に、ＡＬＵの内部において乗算の結果に暗示的にかつ自動的に加えられる。言い換えると、本発明によるＡＬＵは、ディザの加算演算と、後続のワードの切捨て又は丸めは、乗算の実行と同時に自動的に実行される。よって、ディザリングと切り捨て演算は単一の演算とみなされ、乗算結果のｎ＋ｍ−１ビットにアクセスするためのレジスタ又はアキュムレータは必要とされない。ディザは、後続の切り捨てのために単に加算され、有用なデータは、切り捨て後に利用可能なｎビットである。
【００２２】
すなわち、デジタル・シグナル・プロセッサ・コードをプログラムするプログラマは、ディザ機能を利用するための特別な命令をコンパイルする必要はない。実際、乗算命令は、乗算結果とディザ信号の加算演算も自動的に生成する。
【００２３】
有利には、各乗算命令は、加算信号の切捨て又は丸め演算を自動的に含む。
【００２４】
本発明による演算論理装置（ＡＬＵ）は、ＡＬＵ内において、特にオーディ信号に対し、要求されるパフォーマンスに対応するより少し長いワード長の利用を可能にし、同じパフォーマンスを、大変少ない数の回路要素（よってシリコン領域）と消費電力で可能にする。
【００２５】
さらに、得られる信号の線形化が、入力信号にディザを加える必要なしに、制限サイクル・フリー型ＩＩＲフィルタの生成を可能にする。
【００２６】
例えば、決定論的な結果が必要とされる場合に、単にディザ信号を理想的にはヌル・コード、言い換えると、零のみで構成されているものとし、いずれの回路の修正なしに、従来のＡＬＵの利用をシミュレートした結果を通知することには価値がある。
【００２７】
図３は、デジタル・アナログ変換器（ＤＡＣ）及びアナログ・デジタル変換器（ＡＤＣ）のそれぞれを駆動するアップ・サンプリグ及びダウン・サンプリングにおいて必要とされるチャネル・フィルタリングを行うＤＳＰでの例示的な実施形態を示す図である。本発明によるＤＳＰ及び固定小数点ＡＬＵは、２４ビット（ｎ＝２４）のワード幅であり、入力及び出力のオーディオ信号は２１ビット（３ビットをダイナミクスに確保）である。
【００２８】
高いレベルのパフォーマンスを断念することなく、消費電力及びシリコン領域の削減を行う提案する解決法は、携帯電話、ＭＰ３プレイヤ及びＰＤＡの様な電池により電力供給されるアプリケーションには特に重要である。
【００２９】
図３において、ＡＬＵ内部の乗算回路１０の下流にあるディザの加算回路１４が強調されている。この例において、単一の切捨て演算の線形性は３０ビットであり、切捨て前のディザが加算された乗算結果のビット数に対応する。利用するディザは、３０ビットより非常に短い６ビット幅の方形信号である。
【００３０】
図３に関し、乗算回路及び加算回路の他に、補助バス、マルチプレクサ及びレジスタが適切なタイミングでＤＳＰの様々な演算命令（ＡＤＤ、ＳＵＢ、ＭＵＬ、ＭＡＣ等）を実行するために使用されている。
【００３１】
図４のグラフは、データのサンプリング周波数が、出力において４８ｋＨｚであり、帯域の減推量が７０ｄＢで、４分の１のダウン・サンプリングを実行するフィルタ・チェーンを示している。チェーンは、３つの対称なＦＩＲフィルタを含み、ＡＬＵにより乗算が合計２回実行される。入力信号は、−１２０ｄＢで１６７５Ｈｚの正弦波周波数である。基本雑音レベル及びラインが存在しないことから明らかな様に、線形性は少なくとも２５ビットである。
【００３２】
このパフォーマンスを従来のＡＬＵで達成するためには、少なくとも２８ビットのワードが必要であり、よって、ＡＬＵ及びレジスタの総ては、２８ビット以上が必要である。
【００３３】
図５は、ディザリング無しに、２４ビットＡＬＵを同じく使用し、図４と同じ信号で得られたスペクトラムを示している。ディザリングにより生成される基本雑音が見られず、スペクトラム全体に渡り、歪を示す多くのラインが存在している。
【００３４】
当業者は、添付の特許請求の範囲の保護範囲内において、要求を満足するために、上述した実施形態に対して、構成要素の修正、適合化、置換を行うことができる。可能な実施形態に関して記述した特徴のそれぞれは、記述した他の実施形態とは独立して実現され得る。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【手続補正書】
【提出日】平成23年6月21日(2011.6.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
特に、オーディオ信号処理のためのデジタル・シグナル・プロセッサ（ＤＳＰ）の演算論理装置（ＡＬＵ）であって、
入力への第１の信号及び第２の信号を受信し、前記第１の信号及び前記第２の信号の乗算結果を表す第３の信号を出力に供給できる乗算回路と、
前記乗算回路の下流に配置され、前記第１の信号及び前記第２の信号の乗算結果に被加算信号を加算できる第１の加算回路と、
ディザ信号の生成回路と、
を備えており、前記乗算回路と前記第１の加算回路との間には、
前記乗算回路の下流に配置され、第４の信号を出力に供給するために、前記第３の信号と前記ディザ信号の加算演算を実行できる第２の加算回路と、
前記第２の加算回路の下流に配置され、前記第４の信号の切捨て又は丸めを実行できる切捨て又は丸め回路と、
が設けられ、
前記第１の加算回路は、前記被加算信号を、前記切捨て又は丸めが実行された第４の信号に加算する、
ことを特徴とする演算論理装置。
【請求項２】
前記演算論理装置は、予め設定されたワード幅を有し、
前記ディザ信号は、前記第３の信号の、前記予め設定されたワード幅を超えるビット数に等しい、或いは、それより１単位だけ大きいワード幅を有する、
ことを特徴とする請求項１に記載の演算論理装置。
【請求項３】
前記第２の加算回路は、前記第３の信号の最下位ビットに前記ディザ信号をアラインする様に構成される、
ことを特徴とする請求項１又は２に記載の演算論理装置。
【請求項４】
前記ディザ信号は、方形で一様な分布である、
ことを特徴とする請求項１から３のいずれか１項に記載の演算論理装置。
【請求項５】
前記ディザ信号は、三角分布である、
ことを特徴とする請求項１から３のいずれか１項に記載の演算論理装置。
【請求項６】
前記切捨て又は丸め回路は、前記演算論理装置に予め設定されたワード幅に等しいワード幅を有する第５の信号を出力に供給する様に構成される、
ことを特徴とする請求項１から５のいずれか１項に記載の演算論理装置。
【請求項７】
特に、オーディオ信号処理のためのデジタル・シグナル・プロセッサ（ＤＳＰ）であって、
請求項１から６のいずれか１項に記載の演算論理装置を含むことを特徴とするデジタル・シグナル・プロセッサ。
【請求項８】
少なくとも１つの乗算命令を含むコード部分を含み、
前記乗算命令は、さらなる命令無しに、前記乗算の結果と前記ディザ信号の加算を実行する様に適合される、
ことを特徴とする請求項７に記載のデジタル・シグナル・プロセッサ。
【請求項９】
各乗算命令は、さらなる命令無しに、前記加算した信号の切捨て又は丸め演算も含む、
ことを特徴とする請求項８に記載のデジタル・シグナル・プロセッサ。
【請求項１０】
２つのデジタル信号の乗算演算と、乗算後に、前記乗算演算の結果の信号と、被加算信号との加算演算を実行することを含む、演算論理装置によりデジタル信号を処理する方法であって、
前記加算演算前に、前記乗算演算の結果の信号に対して、ディザリング演算及び切捨て又は丸め演算が実行される、
ことを特徴とする方法。
【請求項１１】
前記ディザリング演算は、さらなる命令無しに、前記乗算演算と同時に実行される、
ことを特徴とする請求項１０に記載の方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は、デジタル・シグナル・プロセッサ（ＤＳＰ）、特に、オーディオ信号処理のためのＤＳＰの演算論理装置（ＡＬＵ）に関する。
【国際調査報告】
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