(57)【要約】多様な実施形態は、スーパーブロックに体系化された物理ブロックの少なくとも２つのプレーンを有する１つ以上のメモリデバイスを含み、各スーパーブロックについては、少なくとも２つのプレーンの各々から１つの物理ブロックを含む。実施形態は、プレーン内部の欠陥ブロックを判定することを含む。特定のブロック位置にあるブロックのうちのいずれもが欠陥品であると判定されない場合、実施形態は、特定のブロック位置にあるブロックをスーパーブロックに割り当てることを含み、特定のブロック位置にあるブロックのうちの１つ以上が欠陥品であると判定される場合、実施形態は、欠陥品であると判定された特定のブロック位置にあるブロックをスーパーブロックに割り当てることと、欠陥品であると判定された特定のブロック位置にある１つ以上のブロックの各々に対してそれぞれの置換ブロックをスーパーブロックに割り当てることと、を含む。それぞれの置換ブロックは、欠陥品であると判定されたそれぞれのブロックを含むプレーンのうちのそれぞれ１つの内部のいくつかのブロックから選択される。
2012519900.tif 000002
【特許請求の範囲】
【請求項１】
メモリコントローラであって、
スーパーブロックに体系化される物理ブロックの少なくとも２つのプレーンを有する１つ以上のメモリデバイスに結合され、各スーパーブロックについては、前記少なくとも２つのプレーンの各々から１つの物理ブロックを含む制御回路を備え、前記制御回路は、
前記プレーン内部の欠陥物理ブロックを判定し、
特定のブロック位置にある前記物理ブロックのうちのいずれもが欠陥品であると判定されない場合、前記特定のブロック位置にある前記物理ブロックをスーパーブロックに割り当て、
特定のブロック位置にある前記物理ブロックのうちの１つ以上が欠陥品であると判定される場合、
欠陥品であると判定されなかった、前記特定のブロック位置にある前記物理ブロックをスーパーブロックに割り当て、
欠陥品であると判定された、前記特定のブロック位置における前記１つ以上の物理ブロックの各々のための、それぞれの置換物理ブロックを前記スーパーブロックに割り当て、前記それぞれの置換物理ブロックが、欠陥品であると判定された前記それぞれの物理ブロックを含む、前記プレーンのうちのそれぞれ１つの内部のいくつかの物理ブロックから選択されるように構成される、
メモリコントローラ。
【請求項２】
欠陥品であると判定された、前記特定のブロック位置における前記物理ブロックのうちの少なくとも１つは、成長した欠陥物理ブロックであり、
前記制御回路は、成長した欠陥物理ブロックであると判定された、前記特定のブロック位置にある前記少なくとも１つの物理ブロックの各々のための、前記それぞれの置換物理ブロックを前記スーパーブロックに動的に割り当てるように構成される、請求項１に記載のメモリコントローラ。
【請求項３】
前記制御回路は、前記物理ブロックの数を判定するように構成される、請求項１から２までのうちのいずれか１つに記載のメモリコントローラ。
【請求項４】
前記物理ブロックの数は、少なくとも部分的に、プレーンあたりの欠陥ブロックの上限予測数に基づいて判定される、請求項３に記載のメモリコントローラ。
【請求項５】
前記物理ブロックの数は、プレーンあたりの欠陥ブロックの上限予測数を超えない、請求項３に記載のメモリコントローラ。
【請求項６】
前記制御回路は、欠陥品であると判定された物理ブロックを、欠陥品であると判定された前記物理ブロックとは異なるブロック位置にある置換ブロックにマップするように構成される、請求項１から２までのうちのいずれか１つに記載のメモリコントローラ。
【請求項７】
前記制御回路は、そうでなければ無欠陥物理ブロックを、欠陥品であると判定された物理ブロックと同じ特定のブロック位置の特定の同じアレイ内部、および同じ特定のブロック位置における各物理ブロックのための、欠陥ブロックとして扱うように構成される、請求項１から２までのうちのいずれか１つに記載のメモリコントローラ。
【請求項８】
メモリコントローラであって、
スーパーブロックに体系化される物理ブロックの少なくとも２つのプレーンを有する１つ以上のメモリデバイスに結合され、各スーパーブロックについては、前記少なくとも２つのプレーンの各々から１つの物理ブロックを含む制御回路を備え、前記制御回路は、
前記物理ブロックのうちの少なくともいくつかを、第１のタイプのスーパーブロックおよび第２のタイプのスーパーブロックのうちの１つに選択的に割り当てるように構成され、
前記第１のタイプのスーパーブロックは、前記少なくとも２つのプレーンにわたってそれぞれ同じブロック位置にある物理ブロックのみを含み、
前記第２のタイプのスーパーブロックは、前記少なくとも２つのプレーンにわたってそれぞれ同じブロック位置にある、欠陥品であると判定されていない、物理ブロックと、前記特定のブロック位置にある、欠陥品であると判定された、少なくとも１つの物理ブロックを置換する、異なるブロック位置にある、少なくとも１つの物理ブロックと、を含む、メモリコントローラ。
【請求項９】
前記制御回路は、
各々が前記第１のタイプのそれぞれのスーパーブロックに対応するマッピング情報を有する、いくつかのエントリと、
各々が前記第２のタイプのそれぞれのスーパーブロックに対応するマッピング情報を有する異なるテーブルの指標を有する、いくつかのエントリと、を含むテーブルにアクセスするように構成される、請求項８に記載のメモリコントローラ。
【請求項１０】
前記制御回路は、特定の論理スーパーブロックアドレスに基づいて、前記第２のタイプの特定のスーパーブロックの物理スーパーブロックアドレスを決定するために、前記異なるテーブルを検索するように構成される、請求項９に記載のメモリコントローラ。 
【請求項１１】
前記異なるテーブルは、前記第２のタイプの前記特定のスーパーブロックに割り当てられた各物理ブロックのための物理ブロックアドレスを含む、請求項１０に記載のメモリコントローラ。
【請求項１２】
前記メモリユニットは、複数のフラッシュメモリデバイスを含み、各フラッシュメモリデバイスについては少なくとも１つのメモリアレイを含み、前記少なくとも２つのプレーンは、少なくとも２つの異なるメモリアレイからであり、いくつかのグループのうちの１つに体系化される、請求項１０に記載のメモリコントローラ。
【請求項１３】
前記ブロック位置は、それらのそれぞれのプレーン内部の前記物理ブロックの前記物理場所を示す、請求項８から１２までのうちのいずれか１つに記載のメモリコントローラ。
【請求項１４】
メモリコントローラであって、
スーパーブロックに体系化される物理ブロックの少なくとも２つのプレーンを有する１つ以上のメモリデバイスに結合され、各スーパーグループについては、前記少なくとも２つのプレーンの各々からの１つの物理ブロックを含む制御回路を備え、前記制御回路は、
前記物理ブロックのうちの少なくともいくつかを、第１のタイプのスーパーブロックおよび第２のタイプのスーパーブロックのうちの１つに選択的に割り当て、各タイプのスーパーブロックは、特定のプレーンからの１つより多くない物理ブロックを含み、
前記第１のタイプのスーパーブロックは、前記少なくとも２つのプレーンにわたる特定のブロック位置にある物理ブロックのみを含み、
前記少なくとも２つのプレーン内部の物理ブロックが欠陥品であるかどうかを判定し、
欠陥品であると判定された物理ブロックの前記ブロック位置にある、欠陥品であると判定されたことがない、物理ブロックは、前記第２のタイプのスーパーブロックに割り当てられるように構成される、
メモリコントローラ。
【請求項１５】
前記制御回路は、欠陥品であると判定されたブロックの前記ブロック位置であり、かつ欠陥品であると判定されたブロックと同じアレイの中の前記ブロック位置にある、欠陥品であると判定されていないブロックが、前記第２のタイプのスーパーブロックに割り当てられることを防止するように構成される、請求項１４に記載のメモリコントローラ。
【請求項１６】
前記第２のタイプの前記スーパーブロックのうちの１つ以上は、同じブロック位置にある少なくとも２つのブロックを含む、請求項１４に記載のメモリコントローラ。
【請求項１７】
前記第２のタイプの前記スーパーブロックのうちの１つ以上は、同じブロック位置にある少なくとも３つのブロックを含む、請求項１４に記載のメモリコントローラ。
【請求項１８】
前記１つ以上のメモリデバイスは、フラッシュソリッドステートドライブの一部を形成する、請求項１４から１７までのうちのいずれか１つに記載のメモリコントローラ。
【請求項１９】
スーパーブロックに対応する前記物理ブロックは、実質的に同時に消去可能である、請求項１４から１７までのうちのいずれか１つに記載のメモリコントローラ。
【請求項２０】
前記第１および第２のタイプのスーパーブロックは各々、同じ数の物理ブロックを含む、請求項１４から１７までのうちのいずれか１つに記載のメモリコントローラ。
【請求項２１】
メモリコントローラであって、
スーパーブロックに体系化される物理ブロックの少なくとも２つのプレーンを有する１つ以上のメモリデバイスに結合され、各スーパーブロックについては、前記少なくとも２つのプレーンの各々から１つの物理ブロックを含む制御回路を備え、前記制御回路は、
前記少なくとも２つのプレーン内部の物理ブロックが欠陥品であるかどうかを判定し、
前記スーパーブロックのうちの少なくともいくつかを前記スーパーブロックのそれぞれ１つに選択的に割り当て、前記スーパーブロックの各々は、特定のプレーンから１つより多くない物理ブロックを有するように、構成され、
前記スーパーブロックのうちの少なくとも１つは、
欠陥品であると判定されていない前記少なくとも２つのプレーンにわたる特定のブロック位置にある、前記物理ブロックと、
欠陥品であると判定された、前記特定のブロック位置にある、物理ブロックのための置換ブロックであって、前記置換物理ブロックは、欠陥品であると判定された前記物理ブロックと同じプレーン内部の物理ブロックの割り当てられたグループから選択される置換ブロックとを含む、
メモリコントローラ。
【請求項２２】
メモリシステムにおけるブロック管理のための方法であって、
スーパーブロックに体系化された物理ブロックの少なくとも２つのプレーンを有するメモリユニット内部の欠陥物理ブロックであって、各スーパーブロックについては、前記少なくとも２つのプレーンの各々から１つの物理ブロックを判定することと、
前記少なくとも２つのプレーンの各々からの物理ブロックを、前記スーパーブロックのそれぞれ１つに割り当てることと、を含み、
前記スーパーブロックの各々は、
欠陥品であると判定されていない、前記少なくとも２つのプレーンのそれぞれ同じブロック位置にある、物理ブロックと、
前記それぞれ同じブロック位置にある物理ブロックが欠陥品であると判定される場合、欠陥品であると判定された前記物理ブロックに対する置換ブロックであって、前記置換物理ブロックは、欠陥品であると判定された前記物理ブロックと同じプレーン内部の物理ブロックから選択される置換ブロックと、を含む、
方法。
【請求項２３】
前記プレーン内部の欠陥品であると判定された物理ブロックを置換するために使用されるように、各プレーン内部のいくつかの物理ブロックを割り当てることを含む、請求項２２に記載の方法。
【請求項２４】
欠陥品であると判定された前記物理ブロックを、前記置換物理ブロックにマッピングすることを含む、請求項２２から２３までのうちのいずれか１つに記載の方法。
【請求項２５】
メモリシステムにおけるブロック管理のための方法であって、
物理ブロックを、メモリユニットに関連する第１のタイプのスーパーブロックに割り当てることであって、前記メモリユニットについては、物理ブロックの少なくとも２つの異なるプレーンを有し、各スーパーブロックについては、前記少なくとも２つの異なるプレーンの各々から１つの物理ブロックを含む、割り当てることと、
物理ブロックを、前記メモリユニットに関連する第２のタイプのスーパーブロックに割り当てることと、を含み、
前記第１のタイプのスーパーブロックの各々は、前記少なくとも２つの異なるプレーンにわたるそれぞれのブロック位置にある物理ブロックのみを含み、
前記第２のタイプのスーパーブロックの各々は、前記少なくとも２つの異なるプレーンにわたるそれぞれのブロック位置にある物理ブロックと、異なるブロック位置にある物理ブロックと、を含み、前記異なるブロック位置にある前記物理ブロックは、欠陥品であると判定された、前記それぞれのブロック位置にある、物理ブロックを置換する、
方法。
【請求項２６】
欠陥品であると判定されたブロックと同じブロック位置でかつ同じアレイの中にある物理ブロックが、前記第２のタイプのスーパーブロックに割り当てられることを防止することを含む、請求項２５に記載の方法。
【請求項２７】
各々が前記第１のタイプのそれぞれのスーパーブロックに対応するマッピング情報を有する、いくつかのエントリと、
各々が前記第２のタイプのそれぞれのスーパーブロックに対応するマッピング情報を有する異なるテーブルの指標を有する、いくつかのエントリと、を含むテーブルを検索することを含む、請求項２５から２６までのうちのいずれか１つに記載の方法。
【請求項２８】
特定の論理スーパーブロックアドレスに基づいて、前記第２のタイプの特定のスーパーブロックの物理スーパーブロックアドレスを判定するために、前記異なるテーブルを検索することを含む、請求項２７に記載の方法。
【請求項２９】
メモリコントローラであって、
スーパーブロックに体系化される物理ブロックの少なくとも２つのプレーンを有する１つ以上のメモリデバイスに結合され、各スーパーグループについては、前記少なくとも２つのプレーンの各々から１つの物理ブロックを含む制御回路を備え、前記制御回路は、
前記プレーン内部の欠陥物理ブロックを判定し、前記欠陥物理ブロックは、本来の欠陥ブロックならびに成長した欠陥ブロックを含み、
特定のブロック位置にある前記物理ブロックのうちのいずれもが欠陥品であると判定されない場合、前記特定のブロック位置にある前記物理ブロックをスーパーブロックに割り当て、
特定のブロック位置番号にある前記物理ブロックのうちの１つ以上が欠陥品であると判定される場合、
欠陥品であると判定されなかった前記特定のブロック位置にある前記物理ブロックをスーパーブロックに割り当て、
欠陥品であると判定された前記特定のブロック位置にある前記１つ以上の物理ブロックの各々のために、それぞれの置換物理ブロックを前記スーパーブロックに割り当て、前記それぞれの置換物理ブロックは、欠陥品であると判定された前記それぞれの物理ブロックを含む前記プレーンのそれぞれ１つの内部の割り当てられた数の物理ブロックから選択されるように構成される、
メモリコントローラ。
【請求項３０】
前記制御回路は、
特定のスーパーブロックに現在割り当てられた前記物理ブロックのうちの１つ以上が成長した欠陥ブロックになる場合、
前記プレーンのうちの前記それぞれ１つの内部の前記割り当てられた数の物理ブロックから、前記成長した欠陥ブロックのための置換ブロックを割り当てるように構成される、請求項２９に記載のメモリコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して、半導体メモリデバイス、方法、およびシステムに関し、より具体的には、メモリブロックの管理に関する。
【背景技術】
【０００２】
メモリデバイスは、典型的に、コンピュータまたは他の電子デバイスの中の内部の、半導体、集積回路として提供される。揮発性および不揮発性メモリを含む、多種多様なメモリが存在する。揮発性メモリは、そのデータを維持するために電源を要求する可能性があり、数ある中でも、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、およびシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）が挙げられる。不揮発性メモリは、電源に接続されていない時に記憶された情報を保持することによって永続的データを提供することができ、数ある中でも、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ）、および相変化ランダムアクセスメモリ（ＰＣＲＡＭ）を挙げることができる。
【０００３】
メモリデバイスは、ソリッドステートドライブ（ＳＳＤ）を形成するように一体化することができる。ソリッドステートドライブは、多様な他のタイプの不揮発性および揮発性メモリの中でも、例えば、ＮＡＮＤフラッシュメモリおよびＮＯＲフラッシュメモリ等の不揮発性メモリを含むことができ、かつ／または、例えば、ＤＲＡＭおよびＳＲＡＭ等の揮発性メモリを含むことができる。
【０００４】
ソリッドステートドライブは、性能、サイズ、重量、耐久性、動作温度範囲、電力消費の点においてハードドライブに優る利点を有することができるため、ＳＳＤは、ハードディスクドライブに代わって、コンピュータ用の主記憶装置として使用することができる。例えば、ＳＳＤは、稼動部がないことに起因して、磁気ディスクドライブに比較すると優れた性能を有することができ、磁気ディスクドライブに関連する、シーク時間、待ち時間、および他の電気機械的遅延を回避する場合がある。ＳＳＤ製造者は、内部のバッテリー電源を使用しなくてもよいフラッシュＳＳＤを作成するために不揮発性フラッシュメモリを使用することができ、これによって、ドライブの多用途化および小型化を可能にする。
【０００５】
ＳＳＤは、いくつかのメモリデバイス、例えば、いくつかのメモリチップを含むことができる（本明細書に使用される「いくつかの」物とは１つ以上の該当物を参照することができ、例えば、いくつかのメモリデバイスは、１つ以上のメモリデバイスを参照することができる。（本明細書に使用される「いくつかの」物とは１つ以上の該当物を指すことができ、例えば、いくつかのメモリデバイスは、１つ以上のメモリデバイスを指すことができる）。当業者が理解するであろうように、メモリチップは、いくつかのダイを含むことができる。各ダイは、いくつかのメモリアレイおよびその上の周辺回路を含むことができる。メモリアレイは、いくつかのプレーンを含むことができ、各プレーンには、メモリセルのいくつかの物理ブロックを含む。各物理ブロックについては、データのいくつかのセクタを記憶することができる、メモリセルのいくつかのページを含むことができる。
【０００６】
ＳＳＤ内のメモリブロック選択は、例えば、どの物理ブロックをプログラムする（例えば、データを書き込む）か、およびどの物理ブロックを消去するか、ならびに物理ブロックが書き込まれかつ消去される順番を判定することが関与する可能性がある。ＳＳＤの中で使用されるメモリセルは、有限数の書き込み‐消去サイクルに限定される可能性があり、これはドライブの寿命を決定する可能性がある。したがって、メモリブロックの選択効率および割り当て効率を改善することは、ＳＳＤの寿命を増加することができる。
【図面の簡単な説明】
【０００７】
【図１】複数のブロックを含み、本開示の１つ以上の実施形態に従って動作することができる、メモリアレイの図である。
【図２】本開示の１つ以上の実施形態に従って動作することができる、プレーンの複数のグループを有するいくつかのメモリデバイスを示す図である。
【図３】メモリブロックの管理に対する以前の手法を示す図である。
【図４】メモリブロックの管理に対する別の以前の手法を示す図である。
【図５】本開示の１つ以上の実施形態に従うメモリブロックの管理を示す図である。
【図６】本開示の１つ以上の実施形態に従うメモリブロックの管理を示す図である。
【図７】本開示の１つ以上の実施形態に従うメモリブロックの管理を示す図である。
【図８Ａ】本開示の１つ以上の実施形態に従い使用することができるマッピング情報を有するテーブルを示す図である。
【図８Ｂ】本開示の１つ以上の実施形態に従い使用することができるマッピング情報を有するテーブルを示す図である。
【図８Ｃ】本開示の１つ以上の実施形態に従い使用することができるマッピング情報を有するテーブルを示す図である。
【図９】本開示の１つ以上の実施形態に従う電子メモリシステムの機能ブロック図である。
【発明を実施するための形態】
【０００８】
本開示は、メモリシステムにおけるメモリブロックの管理のための方法およびデバイスを含む。本開示の１つ以上の実施形態は、スーパーブロックに体系化される物理ブロックの少なくとも２つのプレーンを有する１つ以上のメモリデバイスを含み、各スーパーブロックについては、少なくとも２つのプレーンの各々から１つの物理ブロックを含む。１つ以上の実施形態は、プレーン内部の不良物理ブロックを判定することを含む。特定のブロック位置にある物理ブロックのうちのどれもが不良であると判定されない場合、１つ以上の実施形態は、特定のブロック位置にある物理ブロックをスーパーブロックに割り当てることを含み、特定のブロック位置にある物理ブロックのうちの１つ以上が不良であると判定される場合、１つ以上の実施形態は、不良であるとは判定されなかった、特定のブロック位置にある物理ブロックをスーパーブロックに割り当てることと、不良であると判定された、特定のブロック位置にある１つ以上の物理ブロックの各々のための、それぞれの置換物理ブロックをスーパーブロックに割り当てることを含む。１つ以上の実施形態において、それぞれの置換物理ブロックは、不良であると判定されたそれぞれの物理ブロックを含むプレーンのうちのそれぞれ１つの内部のいくつかの物理ブロックから選択される。
【０００９】
本開示の以下の発明を実施するための形態では、本明細書の一部を形成し、その中で、本開示の１つ以上の実施形態がどのように実践される場合があるかを例として示す、添付の図面を参照する。これらの実施形態は、当業者が本開示の実施形態を実践することを可能にするように十分な詳細が説明され、他の実施形態が利用されてもよいこと、および本開示の範囲を逸脱することなく、プロセス、電気的、および／または構造的変更が行われてもよいことが理解される。本明細書に使用される場合、指定子「Ｂ」、「Ｄ」、「Ｋ」、「Ｍ」、「Ｎ」、「Ｐ」、「Ｒ」、「Ｓ」、および「Ｔ」は、特に図面の参照番号に関して、そのように指定されるいくつかの特定の特徴が、本開示の１つ以上の実施形態と共に含まれる可能性があることを示す。
【００１０】
本明細書中の図面は、図面番号に対応する上位の桁は、図面の図番号に対応し、残りの桁は、図面の中の要素または構成要素を識別するという、番号規則に従う。異なる図面間の同様な要素または構成要素は、同様な数字の使用によって識別される場合がある。例えば、１１０は、図１の要素「１０」を参照する場合があり、類似要素が、図２の２１０として参照される場合がある。理解されるように、本明細書の多様な実施形態に示される要素は、本開示のいくつかの追加の実施形態を提供するように、追加、交換、および／または削除することができる。加えて、理解されるように、図面の中に提供される要素の比率および相対スケールは、本開示の実施形態を図示することを目的とし、限定の意味で解釈されてはならない。
【００１１】
図１は、複数の物理ブロック１０４‐０（ブロック０）、１０４‐１（ブロック１）、・・・、１０４‐Ｂ（ブロックＢ）を含み、本開示の１つ以上の実施形態に従って動作することができる、メモリアレイ１０２の図である。図１には示されていないが、当業者は、メモリアレイ１０２をその動作に関連する多様な周辺回路に加えて、特定の半導体ダイ上に配置することができることを理解するであろう。
【００１２】
図１に示される例において、インジケータ「Ｂ」は、アレイ１０２がいくつかの物理ブロックを含むことができることを示すために使用される。例として、アレイ１０２の中の物理ブロックの数は、１２８ブロック、５１２ブロック、または１，０２４ブロックであってもよいが、実施形態は、１２８の特定の倍数またはアレイ１０２の中の物理ブロックの任意の特定の数に限定されない。さらに、実施形態は、例えば、不揮発性、揮発性等、アレイの中で使用されるメモリのタイプに限定されない。図１に示される実施形態において、メモリアレイ１０２は、例えば、ＮＡＮＤフラッシュメモリアレイ１０２とすることができる。
【００１３】
この例において、各物理ブロック１０４‐０、１０４‐１、・・・、１０４‐Ｂは、ユニットとして一緒に消去することができるメモリセルを含み、例えば、各物理ブロックの中のセルは、実質的に同時の様式で消去することができる。例えば、各物理ブロックの中のセルは、単一の動作で一緒に消去することができる。各物理ブロック、例えば、１０４‐０、１０４‐１、・・・、１０４‐Ｂは、アクセスライン、例えば、ワード線に結合されるメモリセルのいくつかの物理列、例えば、１０６‐０、１０６‐１、・・・、１０６‐Ｒを包含する。インジケータ「Ｒ」は、物理ブロック、例えば、１０４‐０、１０４‐１、・・・、１０４‐Ｂがいくつかの列を含むことができることを示すために使用される。いくつかの実施形態において、各物理ブロックの中の列、例えば、ワード線の数は、３２とすることができるが、実施形態は、物理ブロックあたりの列１０６‐０、１０６‐１、・・・、１０６‐Ｒの特定の数に限定されない。
【００１４】
当業者が理解するように、各列１０６‐０、１０６‐１、・・・、１０６‐Ｒは、データの１つ以上のページを記憶することができる。ページとは、プログラミングおよび／または読み出しの単位、例えば、一緒にまたはメモリセルの機能グループとしてプログラムおよび／または読み出されるいくつかのセルを指す。図１に示される実施形態において、各列１０６‐０、１０６‐１、・・・、１０６‐Ｒは、１ページのデータを記憶する。しかしながら、本開示の実施形態はそのように限定されない。例えば、本開示のいくつかの実施形態において、各列は、複数ページのデータを記憶することができる。
【００１５】
本開示の１つ以上の実施形態において、および図１に示されるように、列１０６‐０、１０６‐１、・・・、１０６‐Ｒに関連するページは、データのいくつかの物理セクタ１０８‐０、１０８‐１、・・・、１０８‐Ｓに応じて、データを記憶することができる。インジケータ「Ｓ」は、例えば、１０６‐０、１０６‐１、・・・、１０６‐Ｒ等の列がいくつかの物理セクタを含むことができることを示すために使用される。各物理セクタ１０８‐０、１０８‐１、・・・、１０８‐Ｓは、論理セクタに対応することができ、エラー修正コード（ＥＣＣ）情報、および論理ブロックアドレス（ＬＢＡ）情報等のオーバーヘッド情報、ならびにユーザデータを含むことができる。当業者が理解するように、論理ブロックアドレッシングは、情報の論理セクタを識別するために、ホストによってしばしば使用されるスキーマである。例として、論理セクタは、例えば、２５６バイト、５１２バイト、または１，０２４バイト等、データのいくつかのバイトを表す情報を記憶することができる。実施形態はこれらの例に限定されない。
【００１６】
物理ブロック１０４‐０、１０４‐１、・・・、１０４‐Ｂ、列１０６‐０、１０６‐１、・・・、１０６‐Ｒ、セクタ１０８‐０、１０８‐１、・・・、１０８‐Ｓ、およびページに対する他のフォーマットおよび／または構成が可能であることに注意する。例えば、物理ブロック１０４‐０、１０４‐１、・・・、１０４‐Ｂの列１０６‐０、１０６‐１、・・・、１０６‐Ｒは、例えば、おおよそ５１２バイトのデータを含むことができる、単一の論理セクタを含むことができる。
【００１７】
図２は、本開示の１つ以上の実施形態に従って動作することができる、プレーンの複数のグループを有するいくつかのメモリデバイスを示す図である。本明細書に説明される１つ以上の実施形態に従い、メモリセルの物理ブロックのプレーンは、メモリブロックの管理の目的のためにグループに体系化される。１つ以上の実施形態において、グループは、１つ以上の異なるメモリアレイからいくつかのプレーンを含むことができる。１つ以上の実施形態において、１つのグループに対応する１つ以上のプレーンは、異なるメモリデバイスからとすることができる。
【００１８】
図２に示される実施形態は、４つのメモリデバイス２３０‐０、２３０‐１、２３０‐２、および２３０‐３を含む。メモリデバイス２３０‐０、２３０‐１、２３０‐２、および２３０‐３の組み合わせは、図９を参照して本明細書でさらに説明するメモリユニット９２５等のメモリユニットとして参照することができる。１つ以上の実施形態において、メモリデバイス２３０‐０、２３０‐１、２３０‐２、および２３０‐３は、ソリッドステートドライブ（ＳＳＤ）のメモリユニットを形成する。
【００１９】
メモリデバイス２３０‐０、２３０‐１、２３０‐２、および２３０‐３は各々、チップあたり複数のダイを含む半導体メモリチップとすることができる。当業者は、特定のチップ上の各ダイがメモリアレイに加えてその動作に関連する多様な周辺回路（図２には図示せず）を含むことができることを理解するであろう。
【００２０】
図２に図示される実施形態において、各メモリデバイス２３０‐０、２３０‐１、２３０‐２、および２３０‐３は、２つのメモリアレイ２０２‐０および２０２‐１（それぞれ、ダイ０およびダイ１として示される）を含む。各メモリアレイ２０２‐０および２０２‐１は、図１に関して説明されたアレイ１０２等のフラッシュメモリアレイとすることができる。例えば、各メモリアレイ２０２‐０および２０２‐１は、図１に示されたブロック１０４‐０、１０４‐２、・・・、１０４‐Ｂ等のメモリセルの複数の物理ブロックを含む。
【００２１】
当業者が理解するであろうように、例えば、２０２‐０および２０２‐１等のアレイの物理ブロックは、複数のプレーンに体系化することができる。例えば、図２に図示される実施形態において、メモリアレイの各々は、物理ブロックの第１のプレーン（プレーン０）および物理ブロックの第２のプレーン（プレーン１）に分割される。しかしながら、本開示の実施形態は、アレイあたり特定の数のプレーンに限定されない。例えば、多様な実施形態において、メモリアレイは、１つのプレーンだけを含んでもよく、または２つを超えるプレーンを含んでもよい。
【００２２】
１つ以上の実施形態において、図３〜図９に関してさらに説明されるように、アレイ内の物理ブロック、例えば２０２−０および２０２−１は、プレーン内に関連するブロック位置を有する。この関連する位置は、特定のプレーン内のブロックの物理的位置を示すことができる。１つ以上の実施形態において、共通のプレーンからの物理ブロックは同時に消去することはできないが、異なるプレーンからの物理ブロックは、同時に消去することができる。
【００２３】
図２に示される実施形態において、メモリデバイス２３０‐０、２３０‐１、２３０‐２、および２３０‐３に関連する物理ブロックのプレーンは、２つのグループ、例えば、２４０‐０（グループ０）および２４０‐１（グループ１）に体系化される。図２に図示される実施形態において、各グループ２４０‐０および２４０‐１は、４つのメモリアレイの各々からのプレーンの各々を含む。例えば、グループ２４０‐０は、４つのメモリデバイス２３０‐０、２３０‐１、２３０‐２、および２３０‐３の各々の内部のアレイ２０２‐０（ダイ０）のプレーン（プレーン０およびプレーン１）を含む。グループ２４０‐１は、４つのメモリデバイス２３０‐０、２３０‐１、２３０‐２、および２３０‐３の各々の内部のアレイ２０２‐１（ダイ１）のプレーン（プレーン０およびプレーン１）を含む。
【００２４】
実施形態は、図２に示される例に限定されない。例えば、１つ以上の実施形態において、グループは、単一のアレイ内部のプレーンの収集物を含むことができる。例として、１つのグループは、デバイス２３０‐０のアレイ２０２‐０のプレーン０およびプレーン１を含むことができ、別のグループは、デバイス２３０‐０のアレイ２０２‐１のプレーン０およびプレーン１を含むことができ、別のグループは、デバイス２３０‐１のアレイ２０２‐０のプレーン０およびプレーン１を含むことができる。
【００２５】
いくつかの実施形態において、グループは、単一のメモリデバイスの異なるアレイ内部にいくつかのプレーンを含むことができる。例として、１つのグループは、デバイス２３０‐０のアレイ２０２‐０のプレーン０およびアレイ２０２‐１のプレーン０を含むことができ、別のグループは、デバイス２３０‐０のアレイ２０２‐０のプレーン１およびアレイ２０２‐１のプレーン１を含むことができる。別の例として、１つのグループは、デバイス２３０‐０のアレイ２０２‐０のプレーン０およびプレーン１ならびにアレイ２０２‐１のプレーン０およびプレーン１を含むことができ、別のグループは、デバイス２３０‐１のアレイ２０２‐０のプレーン０およびプレーン１ならびにアレイ２０２‐１のプレーン０およびプレーン１を含むことができる。
【００２６】
例えば、２０２‐０および２０２‐１等のアレイが複数のプレーンを含む実施形態において、プレーンのグループは、いくつかの実施形態においては、異なるメモリデバイスの１つ以上のアレイの各々から１つのプレーンを含んでもよい。例えば、図２を参照すると、１つ以上の実施形態において、いくつかのグループの各々は、４つのそれぞれのメモリデバイス内部の４つのメモリアレイの各々から１つのプレーンの収集物を含むことができる。例えば、１つのグループは、４つのメモリデバイス２３０‐０、２３０‐１、２３０‐２、および２３０‐３の各々内部のアレイ２０２‐０（ダイ０）のプレーン０を含むことができる。第２のグループは、４つのメモリデバイス２３０‐０、２３０‐１、２３０‐２、および２３０‐３の各々内部のアレイ２０２‐０（ダイ０）のプレーン１を含むことができる。第３のグループは、４つのメモリデバイス２３０‐０、２３０‐１、２３０‐２、および２３０‐３の各々内部のアレイ２０２‐１（ダイ１）のプレーン０を含むことができ、第４のグループは、４つのメモリデバイス２３０‐０、２３０‐１、２３０‐２、および２３０‐３の各々内部のアレイ２０２‐１（ダイ１）のプレーン１を含むことができる。
【００２７】
１つ以上の実施形態において、および図２に図示されるように、グループ２４０‐０および２４０‐１は各々、例えば、スーパーブロック０、スーパーブロック１、・・・、スーパーブロックＮ等、それに関連するいくつかのスーパーブロックを有する。本明細書に使用される場合、スーパーブロックとは、対応するグループ内部の各プレーンからの１つの物理ブロックを含む、物理ブロックの収集物を指すことができる。多様な実施形態において、スーパーブロックは、そのグループの中の各プレーンから１つより多くない物理ブロックを含む（例えば、共通のプレーンから１つより多くない物理ブロック）。１つ以上の実施形態において、スーパーブロックは、複数のメモリデバイス全体に及ぶことができる。例えば、スーパーブロックは、対応するグループ内部に、異なるメモリデバイス内部の少なくとも２つのメモリアレイの各々の内部のプレーンからの１つの物理ブロックを含む、物理ブロックの収集物とすることができる。
【００２８】
実施形態は、グループあたり特定の数のスーパーブロックに限定されない。例として、１つのグループ、例えば、２４０‐０および２４０‐１は、グループあたり６４、５１２、または１，０２４のスーパーブロックを含むことができる。図２に図示された実施形態において、グループ２４０‐０に関連するスーパーブロック２４５‐０、２４５‐１、・・・、２４５‐Ｎは各々、例えば、４つのそれぞれのメモリデバイス２３０‐０、２３０‐１、２３０‐２、および２３０‐３に関連するダイ０等、４つのアレイ２０２‐０の各々からのいくつかの物理ブロックを含む物理ブロックのそれぞれの収集物である。また、グループ２４０‐１に関連するスーパーブロック２４５‐０、２４５‐１、・・・、２４５‐Ｎは各々、４つのアレイ２０２‐１、例えば、４つそれぞれのメモリデバイス２３０‐０、２３０‐１、２３０‐２、および２３０‐３に関連するダイ１、の各々からいくつかの物理ブロックを含む物理ブロックのそれぞれの収集物、である。
【００２９】
本開示の１つ以上の実施形態において、スーパーブロックは、特定のグループに対応するいくつかのプレーンの各々に対して、プレーンあたり１つの物理ブロックの収集物とすることができる。例えば、図２に図示される実施形態において、スーパーブロック２４５‐０、２４５‐１、・・・、２４５‐Ｎの各々は、８つの物理ブロック（グループの４つの異なるメモリデバイス２３０‐０、２３０‐１、２３０‐２、および２３０‐３の各アレイ２０２‐０に対してプレーンあたり１つのブロック）のそれぞれの収集物とすることができる。
【００３０】
しかしながら、１つ以上の実施形態において、スーパーブロックは、例えば、２０２‐０および２０２‐１等の所与のメモリアレイの中のあらゆるプレーンから１つの物理ブロックを含む必要はない。例えば、図２に図示される実施形態において、スーパーブロック２４５‐０、２４５‐１、・・・、２４５‐Ｎの各々は、例えば、グループの４つの異なるメモリデバイス２３０‐０、２３０‐１、２３０‐２、および２３０‐３の各アレイ２０２‐０の中のプレーンのうちの１つからの１つのブロック、または４つの異なるメモリデバイス２３０‐０、２３０‐１、２３０‐２、および２３０‐３の各アレイ２０２‐１の中のプレーンのうちの１つからの１つのブロック等、４つの物理ブロックのそれぞれの収集物とすることができる。
【００３１】
多様な実施形態において、消去動作は、スーパーブロックの物理ブロック上で同時に実行することができる。つまり、特定のスーパーブロックの物理ブロックの収集物は、実質的に同時に消去することができる。また、多様な実施形態において、特定のスーパーブロックに関連する物理ブロックのページは、同時に読み出しおよび書き込みをすることができる。
【００３２】
本開示の実施形態は、図２に図示される例に限定されない。例えば、１つ以上の実施形態において、グループは、おおよそ４つぐらいのメモリアレイ内部の物理ブロックのプレーンを含むことができる。例として、図２に示される実施形態は、次のように４つのグループに体系化できる可能性がある。第１のグループは、メモリデバイス２３０‐０および２３０‐１内部のアレイ２０２‐０（ダイ０）のプレーンを含むことができる可能性があり、第２のグループは、メモリデバイス２３０‐２および２３０‐３内部のアレイ２０２‐０（ダイ０）のプレーンを含むことができる可能性があり、第３のグループは、メモリデバイス２３０‐０および２３０‐１内部のアレイ２０２‐１（ダイ１）のプレーンを含むことができる可能性があり、第４のグループは、メモリデバイス２３０‐２および２３０‐３内部のアレイ２０２‐１（ダイ１）のプレーンを含むことができる可能性がある。この例において、４つのグループに関連するスーパーブロックは、２つの物理ブロック（特定のグループに関連する２つのアレイの各々から１つの物理ブロック）を含むことができる可能性があるか、または４つの物理ブロック（特定のグループに関連する２つのアレイの各々に対して、プレーンあたり１つの物理ブロック）を含むことができる可能性がある。例として、４つの物理ブロック（特定のグループに関連する２つのアレイの各々に対してプレーンあたり１つの物理ブロック）のスーパーブロックは、物理ブロックあたり１２８ページ、およびページあたり８つの物理セクタ（４ＫＢページを想定）、合計でスーパーブロックあたり４，０９６物理セクタを含むことができる。この例において、ＬＢＡの４，０９６アドレスの範囲を、特定の４，０９６セクタの物理スーパーブロックにマップすることができる。しかしながら、本開示の実施形態は、特定のページ、サイズ、セクタサイズ、および／または物理ブロックサイズに限定されない。例えば、実施形態は、スーパーブロックあたり特定の数のセクタに限定されない。
【００３３】
１つ以上の実施形態において、例えば、２４５‐０から２４５‐Ｎ等の特定のスーパーブロック内の物理ブロックは、異なるブロック位置を有することができる。つまり、特定のスーパーブロック内部の物理ブロックは、例えば、２４０‐０および２４０‐１等の所与のグループに対応するプレーン内部の異なる場所に位置付けることができる。１つの例として、グループ２４０‐０のスーパーブロック２４５‐０に対応する物理ブロックを検討する。スーパーブロック２４５‐０に対応する物理ブロックの収集物は、デバイス２３０‐０のアレイ２０２‐０の上位部分近傍に位置付けられる物理ブロックを含むことができ、かつ、デバイス２３０‐１、２３０‐２、および２３０‐３のアレイ２０２‐０の中位または下位部分近傍に位置付けられる物理ブロックを含むことができる。
【００３４】
図３は、メモリブロック管理に対する以前の手法を図示する。図３に示される例は、いくつかのメモリアレイ３０２−０、３０２−１、３０２−２、・・・、３０２−（Ｋ−１）を含む。メモリアレイ３０２−０、３０２−１、３０２−２、・・・、３０２−（Ｋ−１）は、図１に示されるアレイ１０２ならびに図２に示されるメモリアレイ２０２−０および２０２−１に類似する可能性がある。メモリアレイ３０２−０、３０２−１、３０２−２、・・・、３０２−（Ｋ−１）は、図９に関して以下に説明するメモリユニット９２５のようなメモリユニットの一部であり得る。例として、アレイ３０２−０、３０２−１、３０２−２、・・・、３０２−（Ｋ−１）のうちの１つ以上は、異なるメモリデバイスから、例えば、異なるフラッシュメモリのダイまたはチップからである可能性がある。
【００３５】
図２に関して上述したように、アレイ３０２−０、３０２−１、３０２−２、・・・、３０２−（Ｋ−１）は各々、メモリセルのいくつかの物理ブロックを含み、各アレイのブロックによって、プレーンに体系化される。この例において、各アレイは、メモリブロックの２つのプレーン、例えば、示されるようにプレーン０とプレーン１とを含む。実施形態は、特定のメモリアレイに関連する特定の数のプレーンに限定されない。図３に図示される例において、アレイ３０２−０から３０２−（Ｋ−１）までの各々からのプレーン（プレーン０およびプレーン１）は、プレーンの単一のグループとして集合的に体系化される。  
【００３６】
当業者が理解するように、メモリブロックの各々は、物理ブロックアドレス（ＰＢＡ）によって識別することができる。図３に示される例に図示されるように、アレイ３０２−０、３０２−１、３０２−２、・・・、３０２−（Ｋ−１）の各々内部の物理ブロックは、それに関連するブロック位置３２２を有することができる。この例では、１２のブロック（ＢＰ０からＢＰ１１まで）が存在する。ブロックに関連するブロック位置３２２は、そのそれぞれのプレーン内部のブロックの物理的場所を示すことができる。
【００３７】
図３に示される例に図示されるように、各メモリアレイ３０２−０、３０２−１、３０２−２、・・・、３０２−（Ｋ−１）は、同じブロック位置３２２に２つの物理ブロック（プレーンあたり１つ）を含む。例えば、アレイ３０２−０、３０２−１、３０２−２、・・・、３０２−（Ｋ−１）の各々は、ブロック位置ＢＰ０に２つのブロック、ブロック位置ＢＰ１に２つのブロック、等々を含む。本開示の実施形態は、メモリアレイあたり特定の数のメモリブロック、またはプレーンあたり特定の数のメモリブロックに限定されない。
【００３８】
図３に示される例は、アレイ３０２−０、３０２−１、３０２−２、・・・、３０２−（Ｋ−１）内部の物理メモリブロックに関連するブロックステータスを図示する。例えば、アレイ３０２−０、３０２−１、３０２−２、・・・、３０２−（Ｋ−１）は、いくつかの不良ブロック３４７（ＢＡＤ  ＢＬＫと記載）を含む。「不良ブロック」とは、欠陥がある、例えば、データ記憶のために使用不可能または信頼できない、と判定されたブロックを言う。ブロックは、アレイの寿命の間、様々な時点で欠陥があると判定される可能性がある。例えば、欠陥があるブロックは、アレイの製造後の初期試験時に判定される可能性がある。また、ブロックは、経時的に欠陥品になる可能性もあり、例えば、ブロック上で実行されるプログラミングおよび消去サイクルの数が増加するにつれて、動作可能な使用から引退するようになる可能性もある。
【００３９】
図３に示される例において、アレイ３０２−０、３０２−１、３０２−２、・・・、３０２−（Ｋ−１）は、いくつかの強制不良ブロック３４９（ＦＢＢとして記載）を含む。「強制不良ブロック」とは、ブロックは欠陥品ではないかもしれないという事実にも関わらず、例えば、データ記憶のために使用不可能または信頼できない、欠陥品として扱われるブロックを言う。ブロックは、様々な理由で強制的に不良ブロック３４９とされる場合がある。例えば、当業者が理解するように、いくつかのメモリシステムは、アレイ内部の同じブロック位置にある物理ブロックが、プログラム動作および読み出し動作等の動作を実行する目的のために、まとめてアドレス設定されるように構成される。例として、アレイ３０２−０、３０２−１、３０２−２、・・・、３０２−（Ｋ−１）の各々に対するブロック位置ＢＰ０にあるブロックペアは、まとめてアドレス設定することができる。いくつかのこのようなシステムにおいて、および図３に示される例において、不良ブロック３４７と共通のブロック位置３２２を共有する特定のアレイ内部の物理ブロックは、強制不良ブロック３４９として扱われる。
【００４０】
図３に示される例はまた、いくつかのスーパーブロック、例えば、３４５−１（スーパーブロック１）および３４５−２（スーパーブロック２）を図示する。図２に関して上述したように、スーパーブロックは、各々が対応するグループ（例えば、図２で説明されたグループ２４０−０および２４０−１）内部の各プレーンから１つの物理ブロックを含む、物理ブロックの収集物とすることができる。多様な実施形態において、アレイは、異なるメモリデバイス、例えば、ダイまたはチップからとすることができる。
【００４１】
図３に示される例において、スーパーブロック、例えば、３４５−１および３４５−２は各々、複数のアレイ３０２−０、３０２−１、３０２−２、・・・、３０２−（Ｋ−１）にわたる「Ｎ」個の物理ブロックの収集物である。図３に図示される例において、スーパーブロック内部の各物理ブロックは、特定のブロック番号３２４を有し、例えば、スーパーブロック内部の「Ｎ」個の物理ブロックは、アレイ３０２−０、３０２−１、３０２−２、・・・、３０２−（Ｋ−１）にわたってブロック０からブロック（Ｎ−１）まで番号が付けられる。このように、この例において、各スーパーブロック、例えば、３４５−１および３４５−２は、合計でＮ個の物理ブロック、例えば、メモリアレイ３０２−０、３０２−１、３０２−２、・・・、３０２−（Ｋ−１）の各々から２つの物理ブロック（プレーン０およびプレーン１の各々から１つ）の収集物である。
【００４２】
この例において、特定のスーパーブロックに対応する物理ブロックを、異なるブロック位置３２２にすることができるように、物理ブロックがスーパーブロックに割り当てられる。例えば、スーパーブロック３４５−１のブロック０およびブロック１は、アレイ３０２−０内部のブロック位置ＢＰ０にある。スーパーブロック３４５−１のブロック２およびブロック３は、アレイ３０２−１内部のブロック位置ＢＰ１にある。スーパーブロック３４５−１のブロック４およびブロック５は、アレイ３０２−２内部のブロック位置ＢＰ４にある。スーパーブロック３４５−１のブロック（Ｎ−２）およびブロック（Ｎ−１）は、アレイ３０２−（Ｋ−１）内部のブロック位置ＢＰ６にある。また、スーパーブロック３４５−２のブロック０およびブロック１は、アレイ３０２−０内部のブロック位置ＢＰ１にある。スーパーブロック３４５−２のブロック２およびブロック３は、アレイ３０２−１内部のブロック位置ＢＰ０にある。スーパーブロック３４５−２のブロック４およびブロック５は、アレイ３０２−２内部のブロック位置ＢＰ１にある。スーパーブロック３４５−２のブロック（Ｎ−２）およびブロック（Ｎ−１）は、アレイ３０２−（Ｋ−１）内部のブロック位置ＢＰ４にある。
【００４３】
Ｎ個の物理ブロックを、図３に図示される様式で、スーパーブロック、例えば３４５−１および３４５−２に割り当てると、スーパーブロックに対応する、適切な論理ブロックアドレス（ＬＢＡ）から物理ブロックアドレス（ＰＢＡ）へのマッピングを提供するためには、比較的大型の参照テーブル（ＬＵＴ）を提供することが必要になる可能性がある。例えば、ＬＵＴは、複数のアレイ３０２−０、３０２−１、３０２−２、・・・、３０２−（Ｋ−１）の各々にわたる物理ブロックの各個別のペアに対するエントリ、例えば、各ブロック位置３２２に対して、および複数のアレイ３０２−０、３０２−１、３０２−２、・・・、３０２−（Ｋ−１）の各々に対しての、各ブロックペア（プレーン０から１つのブロックおよびプレーン１から１つのブロック）に対する物理的な場所に対応するエントリを含む。また、図３に示される例に関して説明される様式において物理ブロックを割り当てると、操作、例えば、プログラム、消去、および／または読み出し動作に伴い受信される特定のＬＢＡに基づいて、特定のスーパーブロック、例えば、３４５−１および３４５−２において各ブロックペアの物理的な場所を判定するためには、ＬＵＴをＮ／２回検索することになる可能性がある。１つ以上の実施形態において、特定の物理ブロックが特定のスーパーブロックに割り当てられている場合、後で異なるスーパーブロックに再割り当てされない。
【００４４】
特定のＬＵＴのサイズ、および特定のスーパーブロックに割り当てられた特定の物理ブロックを判定するために使用されるＬＵＴの検索回数等の因子は、システム性能の多様な態様に影響を与える可能性がある。例えば、比較的大型のＬＵＴは、ＬＵＴが記憶される場所に応じて、大量の記憶スペース、例えば、コントローラ上のＲＡＭの中またはメモリアレイ自体の内部を占有する可能性がある。また、プログラミング、読み出し、および消去の実施に関連するＬＵＴ検索の回数が多いと、特定の操作に関連する実行時間を遅くすることによって、システムの処理能力を削減することができる。
【００４５】
図４は、メモリブロック管理に対する別の以前の手法を図示する。図４に示される例は、いくつかのメモリアレイ４０２−０、４０２−１、４０２−２、・・・、４０２−（Ｋ−１）を含む。メモリアレイ４０２−０、４０２−１、４０２−２、・・・、４０２−（Ｋ−１）は、図１に示されるアレイ１０２ならびに図２に示されるメモリアレイ２０２−０および２０２−１に類似する可能性がある。メモリアレイ４０２−０、４０２−１、４０２−２、・・・、４０２−（Ｋ−１）は、図９に関して以下に説明するメモリユニット９２５のようなメモリユニットの一部でとすることができる。例として、アレイ４０２−０、４０２−１、４０２−２、・・・、４０２−（Ｋ−１）のうちの１つ以上は、異なるメモリデバイスから、例えば、異なるフラッシュメモリのダイまたはチップからである可能性がある。
【００４６】
図２および図３に関して上述したように、アレイ４０２−０、４０２−１、４０２−２、・・・、４０２−（Ｋ−１）は各々、メモリセルのいくつかの物理ブロックを含み、各アレイのブロックによって、プレーン、例えば、この例において示されるようにプレーン０およびプレーン１に体系化される。図４に示される例に図示されるように、アレイ４０２−０、４０２−１、４０２−２、・・・、４０２−（Ｋ−１）の各々の内部の物理ブロックは、それに関連するブロック位置４２２を有することができる。この例では、１２のブロック位置、ＢＰ０からＢＰ１１までが存在する。あるブロックのブロック位置４２２は、そのそれぞれのプレーン内部のブロックの物理的な場所を示すことができる。 
【００４７】
図３に示される例に類似して、各メモリアレイ４０２−０、４０２−１、４０２−２、・・・、４０２−（Ｋ−１）は、同じブロック位置４２２に２つの物理ブロック（プレーンあたり１つ）を含む。例えば、アレイ４０２−０、４０２−１、４０２−２、・・・、４０２−（Ｋ−１）の各々は、ブロック位置ＢＰ０に２つのブロック、ブロック位置ＢＰ１に２つのブロック等を含む。図４に図示される例において、アレイ４０２−０から４０２−（Ｋ−１）までの各々からのプレーン（プレーン０およびプレーン１）は、プレーンの単一のグループとして集合的に体系化される。  
【００４８】
図４に示される例は、アレイ４０２−０、４０２−１、４０２−２、・・・、４０２−（Ｋ−１）内部の物理的なメモリブロックに関連するブロックステータスを図示する。例えば、図３に関して上述したように、アレイ４０２−０、４０２−１、４０２−２、・・・、４０２−（Ｋ−１）は、いくつかの不良ブロック４４７（ＢＡＤ  ＢＬＫと記載）ならびにいくつかの強制不良ブロック４４９（ＦＢＢと記載）を含む。 
【００４９】
この例において、および図３に関して説明したように、アレイ内部の同じブロック位置にある物理ブロックは、プログラム動作や読み出し動作等の動作を実行する目的のために、まとめてアドレス設定される。このように、図４に示される例において、不良ブロック４４７と共通のブロック位置４２２を共有するグループの物理ブロックは、強制不良ブロック４４９として扱われる。例えば、アレイ４０２−０において、ブロック位置ＢＰ２を有するプレーン１の物理ブロックは、プレーン０の欠陥のあるブロック４４７とブロック位置ＢＰ２を共有するため、強制不良ブロック４４９である。
【００５０】
図４に示される例はまた、いくつかのスーパーブロック、例えば、４４５−１（スーパーブロック１）および４４５−２（スーパーブロック２）を図示する。図２および図３に関して上述したように、スーパーブロックは、特定のプレーンからの１つより多くない物理ブロックをともなう、少なくとも２つの異なるプレーンの各々からの物理ブロックの収集物とすることができる。図４に示される例において、スーパーブロック、例えば、４４５−１および４４５−２は各々、複数のアレイ４０２−０、４０２−１、４０２−２、・・・、４０２−（Ｋ−１）にわたる「Ｎ」個の物理ブロックの収集物である。図４に図示される例において、スーパーブロック内部の各物理ブロックは、特定のブロック番号４２４を有し、例えば、スーパーブロック内部の「Ｎ」個の物理ブロックは、アレイ４０２−０、４０２−１、４０２−２、・・・、４０２−（Ｋ−１)にわたってブロック０からブロック（Ｎ−１）まで番号が付けられる。このように、この例において、各スーパーブロック、例えば、４４５−１および４４５−２は、合計でＮ個の物理ブロック、例えば、メモリアレイ４０２−０、４０２−１、４０２−２、・・・、４０２−（Ｋ−１）の各々からの２つの物理ブロック（プレーン０およびプレーン１の各々から１つ）の収集物である。
【００５１】
この例において、特定のスーパーブロックに対応する物理ブロックは各々、同じブロック位置４２２にあるように、物理ブロックがスーパーブロックに割り当てられる。つまり、特定のスーパーブロックの各物理ブロック、例えば、ブロック０からブロック（Ｎ−１）までは、そのプレーン内部の同じブロック位置４２２にある。例えば、スーパーブロック４４５−１は、アレイ４０２−０から４０２−（Ｋ−１）までにわたる、ブロック位置ＢＰ０にある全ての物理ブロックを含む。また、スーパーブロック４４５−２も、アレイ４０２−０から４０２−（Ｋ−１）までにわたる、ブロック位置ＢＰ５にある全ての物理ブロックを含む。
【００５２】
しかしながら、図４に示される例のスーパーブロックに割り当てられた物理ブロックは各々同じブロック位置４２２を共有するため、アレイ４０２−０から４０２−（Ｋ−１）までのうちの１つが、ブロック位置ＢＰ２等の特定のブロック位置に不良ブロック４４７を含む場合、不良ブロック４４７を含む有望なスーパーブロックの中の他の物理ブロックの全ては、不良ブロック４４９として強制される。したがって、その特定位置４２２にある物理ブロックは、スーパーブロックに割り当てられない。例えば、アレイ４０２−０内部のプレーン１のＢＰ２に位置付けられた物理ブロックは、不良ブロック４４７を含むため、ＢＰ２位置にあるどの物理ブロックも、スーパーブロックに割り当てられない。同様に、ブロック位置ＢＰ３、ＢＰ７、ＢＰ８、およびＢＰ１１にある物理ブロックの各々も、スーパーブロックに割り当てられない（これらのブロック位置の各々に不良ブロック４４７が存在するため）。このように、これらのブロック位置に関連する、そうでなければ不良ではない物理ブロックは、スーパーブロック割り当ての目的のために欠陥品として扱われる。
【００５３】
Ｎ個の物理ブロックを、図４に図示される様式でスーパーブロック、例えば、４４５−１または４４５−２に割り当てると、アレイ４０２−０、４０２−１、４０２−２、・・・、４０２−（Ｋ−１）に関連するプレーンのグループ内部の使用可能なスーパーブロックの量を削減し得る。例えば、図４に図示される例において、１２のブロック位置のうち５つ、例えば、ＢＰ２、ＢＰ３、ＢＰ７、ＢＰ８およびＢＰ１１にある物理ブロックは、それらにスーパーブロックを割り当てるためには使用不可能である。しかしながら、各スーパーブロック、例えば、４４５−１および４４５−２の物理ブロックは、同じブロック位置４２２にあるため、論理ブロックアドレスを特定の物理スーパーブロックにマッピングするためには、ＬＵＴの中に１つだけのエントリが必要である。このように、ＬＵＴのサイズは、図３に関して説明した例よりも小さいことが可能で、単一のテーブル検索で特定のスーパーブロックに対応する物理ブロックの適切な物理場所を得ることができるため、スーパーブロックを再構成するための時間が削減される。Ｎ個の物理ブロックを図４に図示される様式において、スーパーブロック、例えば、４４５−１または４４５−２に割り当てると、図３に関して説明した例に比較して、係数Ｎ／２により、ＬＵＴの記憶スペースおよびスーパーブロックの再構成時間を削減することができる。
【００５４】
図５は、本開示の１つ以上の実施形態に従いメモリブロックの管理を図示する。図５に示される実施形態は、いくつかのメモリアレイ５０２−０、５０２−１、５０２−２、・・・、５０２−（Ｋ−１）を含む。メモリアレイ５０２−０、５０２−１、５０２−２、・・・、５０２−（Ｋ−１）は、図１に示されるアレイ１０２ならびに図２に示されるメモリアレイ２０２−０および２０２−１に類似する可能性がある。メモリアレイ５０２−０、５０２−１、５０２−２、・・・、５０２−（Ｋ−１）は、図９に関して以下に説明するメモリユニット９２５のようなメモリユニットの一部である可能性がある。例として、アレイ５０２−０、５０２−１、５０２−２、・・・、５０２−（Ｋ−１）のうちの１つ以上は、異なるメモリデバイスから、例えば、異なるフラッシュメモリのダイまたはチップからである可能性がある。
【００５５】
図２、図３および図４に関して上述したように、アレイ５０２−０、５０２−１、５０２−２、・・・、５０２−（Ｋ−１）は各々、メモリセルのいくつかの物理ブロックを含み、各アレイのブロックについては、プレーン、例えば、示されるようにプレーン０およびプレーン１に体系化される。図５に示される実施形態に図示されるように、アレイ５０２−０、５０２−１、５０２−２、・・・、５０２−（Ｋ−１）の各々内部の物理ブロックは、それに関連するブロック位置５２２を有することができる。この例では、１５のブロック位置、ＢＰ０からＢＰ１４までが存在する。あるブロックのブロック位置５２２は、そのそれぞれのプレーン内部のブロックの物理的場所を示すことができる。
【００５６】
図３および４に示される例に類似して、各メモリアレイ５０２−０、５０２−１、５０２−２、・・・、５０２−（Ｋ−１）は、同じブロック位置５２２に２つの物理ブロック（プレーンあたり１つ）を含む。例えば、アレイ５０２−０、５０２−１、５０２−２、・・・、５０２−（Ｋ−１）の各々は、ブロック位置番号ＢＰ０に２つのブロック、ブロック位置ＢＰ１に２つのブロック、等々を含む。図５に図示される例において、アレイ５０２−０から５０２−（Ｋ−１）までの各々からのプレーン（プレーン０およびプレーン１）は、プレーンの単一のグループとして集合的に体系化される。
【００５７】
図５に示される実施形態は、アレイ５０２−０、５０２−１、５０２−２、・・・、５０２−（Ｋ−１）内部の物理メモリブロックに関連するブロックステータスを含む。例えば、図３および図４に関連して上述したように、アレイ５０２−０、５０２−１、５０２−２、・・・、５０２−（Ｋ−１）は、いくつかの不良ブロック５４７（ＢＡＤ  ＢＬＫと記載）を含む。図５に図示される実施形態において、空のブロックは、無欠陥物理ブロックを表し、一方で、影を付けたブロックは、特定のスーパーブロックに割り当てられた物理ブロックを表す。上記のように、スーパーブロックは、少なくとも２つの異なるプレーンの各々からの物理ブロックの収集物とすることができ、それらのプレーンのうちの特定の１つから１つより多くない物理ブロックを有する。
【００５８】
図５に示される実施形態において、スーパーブロック、例えば、５４５−１、５４５−２Ａ、および５４５−２Ｂは各々、複数のアレイ５０２−０、５０２−１、５０２−２、・・・、５０２−（Ｋ−１）にわたる「Ｎ」個の物理ブロックの収集物である。図５に図示される例において、スーパーブロック内部の各物理ブロックは、特定のブロック番号５２４を有し、例えば、スーパーブロック内部の「Ｎ」個の物理ブロックは、アレイ５０２−０、５０２−１、５０２−２、・・・、５０２−（Ｋ−１）にわたってブロック０からブロック（Ｎ−１）まで番号が付けられる。このように、この例において、各スーパーブロック、例えば、５４５−１、５４５−２Ａ、および５４５−２Ｂは、合計でＮ個の物理ブロック、例えば、メモリアレイ５０２−０、５０２−１、５０２−２、・・・、５０２−（Ｋ−１）の各々からの２つの物理ブロック（プレーン０およびプレーン１の各々から１つ）の収集物である。
【００５９】
１つ以上の実施形態において、および図５に図示されるように、スーパーブロック、例えば、５４５−１、５４５−２Ａ、および５４５−２Ｂの各々は、欠陥があると判定されていない、少なくとも２つの異なるプレーンの同じ特定ブロック位置５２２にある各物理ブロック（以下「無欠陥ブロック」）と、無欠陥物理ブロックと同じ特定のブロック位置にある各不良物理ブロックに対する置換物理ブロックと、を含み、置換物理ブロックについては、無欠陥物理ブロックとは異なるブロック位置にある。例として、図５に図示される実施形態において、アレイ５０２−０から５０２−（Ｋ―１）までにわたる特定のブロック位置５２２にある物理ブロックの各々が無欠陥ブロックである場合、その特定のブロック位置にある物理ブロックの全ては、特定のスーパーブロック、例えば、この実施形態では５４５−１に割り当てられる。
【００６０】
しかしながら、アレイ５０２−０から５０２−（Ｋ−１）までにわたる特定のブロック位置５２２にある物理ブロックのうちの１つ以上が不良ブロック５４７である場合、その特定のブロック位置５２２にある無欠陥ブロックの各々は、特定のスーパーブロック、例えば、５４５−２Ａに割り当てられ、１つ以上の置換物理ブロックは、特定のブロック位置にある１つ以上の不良物理ブロック５４７に対する置換として、特定のスーパーブロック、例えば、５４５−２Ａに割り当てられる。１つ以上の実施形態において、および図５に図示されるように、置換物理ブロックは、特定のスーパーブロック、例えば、５４５−２Ａおよび５４５−２Ｂの中で置換している、不良物理ブロック５４７と同じプレーンからである。１つ以上の実施形態において、メモリアレイ、例えば、５０２−０から５０２（Ｋ−１）までに結合される制御回路は、特定のブロック位置５２２にある不良物理ブロック５４７を、異なるブロック位置にある置換物理ブロックにマップするように構成される。
【００６１】
このように、図５に示された実施形態は、２つのタイプのスーパーブロックを含む。例えば、それに関連する不良ブロック５４７を有しない特定のブロック位置５２２にある物理ブロックは、第１のタイプのスーパーブロック、例えば、スーパーブロック５４５−１に割り当てられる。図５に示されるように、ブロック位置ＢＰ０にある物理ブロックの全ては、スーパーブロック５４５−１に割り当てられる。
【００６２】
図５に図示される実施形態において、それに関連する１つ以上の不良ブロック５４７を有する、特定のブロック位置５２２にある無欠陥物理ブロックは、それに割り当てられた置換物理ブロックも含む、第２のタイプのスーパーブロック、例えば、スーパーブロック５４５−２Ａまたは５４５−２Ｂに割り当てられる。例えば、図５に示されるように、アレイ５０２−０のプレーン０内部のブロック位置ＢＰ２に位置付けられる物理ブロックは、不良ブロック５４７である。このように、置換ブロック、例えば、アレイ５０２−０のプレーン０内部のブロック位置ＢＰ１２に位置付けられる物理ブロックは、ブロック位置ＢＰ２における無欠陥ブロックとともにスーパーブロック５４５−２Ａに割り当てられる。つまり、スーパーブロック５４５−２Ａのブロック番号ブロック０は、置換ブロックである。別の例として、ブロック位置ＢＰ３における物理ブロックは、２つの不良ブロック５４７、例えば、アレイ５０２−１のプレーン０内部のブロックおよびアレイ５０２−（Ｋ−１）のプレーン１内部のブロックを含む。このように、スーパーブロック５４５−２Ｂのブロック番号ブロック２およびブロック番号ブロック（Ｎ−１）は置換ブロックであり、例えば、アレイ５０２−１のプレーン０内部のブロック位置ＢＰ１２に位置付けられる物理ブロック、およびアレイ５０２−（Ｋ−１）のプレーン１内部のブロック位置ＢＰ１２に位置付けられる物理ブロックは、ブロック位置ＢＰ３にあるそれぞれの不良ブロック５４７に対する置換ブロックとして、スーパーブロック５４５−２Ｂに割り当てられる。
【００６３】
このように、図５に図示される実施形態において、物理ブロックは、第１のタイプのスーパーブロック、例えば、５４５−１に割り当てられる物理ブロックが各々同じブロック位置５２２にあるように、スーパーブロックに割り当てられる。つまり、特定の第１のタイプのスーパーブロックの各物理ブロック、例えば、ブロック０からブロック（Ｎ−１）までは、同じブロック位置５２２にある。このような実施形態において、物理ブロックはまた、第２のタイプのスーパーブロック、例えば、５４５−２Ａまたは５４５−２Ｂに割り当てられる物理ブロックのうちの少なくとも１つが異なるブロック位置５２２にあるように、スーパーブロックに割り当てられる。つまり、特定の第２のタイプのスーパーブロックに割り当てられる置換物理ブロックは、その特定のスーパー部ブロックに割り当てられる無欠陥ブロックとは異なるブロック位置５２２にある。
【００６４】
１つ以上の実施形態において、メモリコントローラ、例えば、図９に関して説明されるメモリコントローラ９２０は、プレーン内部の不良物理ブロック５４７を置換するために使用されるように、各プレーン、例えば、プレーン０およびプレーン１内部の特定の数の物理ブロックを割り当てるように構成される制御回路を含むことができる。例えば、図５に図示される実施形態において、アレイ５０２−０から５０２−（Ｋ−１）までは、再マッピングするために割り当てられた部分５３３を含む。この実施形態において、ブロック位置ＢＰ１２、ＢＰ１３、およびＢＰ１４にある物理ブロックの各々は、これらのそれぞれのプレーンの中の不良ブロック５４７を置換するために割り当てられ、タイプ２の特定のスーパーブロック、例えば、５４５−２Ａまたは５４５−２Ｂに割り当てることができる。置換物理ブロックは、不良ブロックを無欠陥物理ブロックに再マッピングするために使用することができる。１つ以上の実施形態において、制御回路は、プレーン内部の不良物理ブロック５４７を置換するために使用されるように、各プレーン内部の既定の数の物理ブロックを割り当てるように構成され得る。
【００６５】
１つ以上の実施形態において、不良物理ブロックを置換するために使用されるように割り当てられる物理ブロックの特定の数は、少なくとも部分的に、プレーンあたりの欠陥ブロックの上限予測数に基づく。例えば、メモリアレイ５０２−０から５０２（Ｋ−１）までの製造者は、プレーンあたり約２％から約４％より多くない物理ブロックがアレイの寿命期間にわたって欠陥品になるであろうことを示す場合がある。例えば、アレイ５０２−０から５０２−（Ｋ−１）までの約２％から約４％より多くない物理ブロックは、不良ブロック５４７になるであろう。多様な実施形態において、再マッピングするために割り当てられる物理ブロックの特定の数５３３は、プレーンあたりの欠陥ブロックの上限予測数を超えない。つまり、多様な実施形態において、再マッピングのために割り当てられる部分５３３は、プレーンあたりの物理ブロックの合計数の約２％から約４％であってもよい。本開示の実施形態は、プレーンあたりの欠陥ブロックの特定の予測パーセント、または特定の数に限定されない。
【００６６】
上記のように、１つ以上の実施形態において、プレーンあたりの予測される欠陥ブロックの数は、「元からの」欠陥ブロック（例えば、製造時および／または初期試験までに欠陥品であるブロック）だけでなく、製造時および初期試験時には機能的に良好であるが、メモリデバイス（例えば、フラッシュメモリデバイス）の寿命の間に欠陥品になるブロックも含むことができる。初期試験後（例えば、デバイスの寿命の間）に不良になるブロックは、「成長した」欠陥ブロックと呼ぶことができる。このように、特定のプレーンに関連する予測欠陥ブロックの数は、各プレーンからの元からの欠陥ブロックだけでなく、成長した欠陥ブロックも含むことができる。
【００６７】
１つ以上の実施形態において、再マッピングのための部分５３３からの置換ブロックはまた、メモリデバイスの使用中に欠陥品であると判定されるブロックを置換するため（例えば、成長した欠陥ブロックを置換するため）に使用され得る。このような実施形態において、成長した欠陥ブロックを含有したスーパーブロックは、同じままである可能性があるが、成長した欠陥物理ブロックは、再マッピングのために部分５３３からの物理ブロックと動的に置換されるであろう。
【００６８】
Ｎ個の物理ブロックを図５に図示される様式においてスーパーブロック、例えば、５４５−１、５４５−２Ａ、または５４５−２Ｂに割り当てると、図３および図４に関して説明した以前の手法に比較して、向上したブロック管理の効率性を提供することができる。例えば、図５に図示される実施形態において、タイプ１のスーパーブロックに対応する物理ブロックは、共通のブロック位置５２２にあるため、ＬＵＴの中の単一のＬＢＡからＰＢＡへのマッピングエントリは、タイプ１のスーパーブロック、例えば、５４５−１に割り当てられた物理ブロックを位置付けるために使用することができる。また、図４に図示された例とは異なり、１つ以上の不良ブロック５４７とブロック位置ｎを共有する物理ブロックを、タイプ２のスーパーブロック、例えば、５４５−２Ａまたは５４５−２Ｂに割り当てることができ、強制不良ブロックに関連する非効率性を削減することができる。
【００６９】
図８Ａ〜図８Ｃに関して以下に詳しく説明するように、タイプ２のスーパーブロックのためのＬＢＡをＰＢＡにマップするために、個別のＬＵＴを使用することができる。タイプ２のスーパーブロックのためのＬＢＡをＰＢＡにマップするために使用されるＬＵＴを記憶するために使用される記憶スペースは、タイプ１のスーパーブロックのためのＬＢＡをＰＢＡにマップするために使用されるＬＵＴに比較して、小型とすることができる。例えば、比較的小さい数、例えば、２〜４％の不良ブロック５４７が存在する可能性があるため、タイプ２のスーパーブロックの数は、タイプ１のスーパーブロックの数に比較すると、小さい可能性がある。
【００７０】
図６は、本開示の１つ以上の実施形態に従い、メモリブロックの管理を図示する。図６に示される実施形態は、いくつかのメモリアレイ６０２−０、６０２−１、６０２−２、・・・、６０２−（Ｋ−１）を含む。メモリアレイ６０２−０、６０２−１、６０２−２、・・・、６０２−（Ｋ−１）は、図１に示されるアレイ１０２ならびに図２に示されるメモリアレイ２０２−０および２０２−１に類似する可能性がある。メモリアレイ６０２−０、６０２−１、６０２−２、・・・、６０２−（Ｋ−１）は、図９に関して以下に説明するメモリユニット９２５のようなメモリユニットの一部とすることができる。例として、アレイ６０２−０、６０２−１、６０２−２、・・・、６０２−（Ｋ−１）のうちの１つ以上は、異なるメモリデバイスから、例えば、異なるフラッシュメモリのダイまたはチップからとすることができる。
【００７１】
図２、図３、図４および図５に関して上述したように、アレイ６０２−０、６０２−１、６０２−２、・・・、６０２−（Ｋ−１）は各々、メモリセルのいくつかの物理ブロックを含み、各アレイのブロックについては、プレーン、例えば、示されるようにプレーン０およびプレーン１に体系化される。図６に示される実施形態に図示されるように、アレイ６０２−０、６０２−１、６０２−２、・・・、６０２−（Ｋ−１）の各々のプレーン内部の物理ブロックは、それらに関連する異なるブロック位置６２２にある。この例では、１２のブロック位置、ＢＰ０からＢＰ１１までが存在する。ブロックのブロック位置６２２は、そのそれぞれのプレーン内部のブロックの物理的場所を示すことができる。
【００７２】
図３および４に示される例に類似して、各メモリアレイ６０２−０、６０２−１、６０２−２、・・・、６０２−（Ｋ−１）は、同じブロック位置６２２に２つの物理ブロック（プレーンあたり１つ）を含む。例えば、アレイ６０２−０、６０２−１、６０２−２、・・・、６０２−（Ｋ−１）の各々は、ブロック位置ＢＰ０に２つのブロック、ブロック位置ＢＰ１を有する２つのブロック、等々を含む。図６に図示される例において、アレイ６０２−０から６０２−（Ｋ−１）までの各々からのプレーン（プレーン０およびプレーン１）は、プレーンの単一のグループ（例えば、図２に示されたグループ２４０−０または２４０−１）として集合的に体系化される。
【００７３】
図６に示される実施形態は、アレイ６０２−０、６０２−１、６０２−２、・・・、６０２−(Ｋ−１）内部の物理メモリブロックに関連するブロックステータスを含む。例えば、図３および図４に関して上述したように、アレイ６０２−０、６０２−１、６０２−２、・・・、６０２−（Ｋ−１）は、いくつかの不良ブロック６４７（ＢＡＤ  ＢＬＫと記載）ならびにいくつかの強制不良ブロック６４９（ＦＢＢと記載）を含む。図６に図示される実施形態において、空のブロックは、無欠陥物理ブロックを表し、一方で、影を付けたブロックは、特定のスーパーブロックに割り当てられた物理ブロックを表す。上記のように、スーパーブロックは、少なくとも２つの異なるプレーンの各々からの物理ブロックの収集物とすることができ、プレーンのうちの特定の１つから１つより多くない物理ブロックを有する。
【００７４】
図６に図示される実施形態において、および図３および図４に関して説明したように、アレイ内部の同じブロック位置にある物理ブロックは、プログラム動作および読み出し動作等の動作を実行する目的のために、まとめてアドレスが判定される。このように、図６に示される実施形態において、不良ブロック６４７として特定のアレイ内部の共通のブロック位置６２２にある無欠陥物理ブロックは、強制不良ブロック６４９である。例えば、アレイ６０２−０において、ブロック位置ＢＰ２にあるプレーン１の物理ブロックは、プレーン０の不良ブロック６４７とブロック位置ＢＰ２を共有するため、強制不良ブロック６４９である。
【００７５】
図５に関して説明した実施形態に類似して、図６に示される実施形態は、２つのタイプのスーパーブロック、例えば、タイプ１の６４５−１およびタイプ２の６４５−２を含む。各スーパーブロックは、複数のアレイ６０２−０、６０２−１、６０２−２、・・・、６０２−（Ｋ−１）にわたる「Ｎ」個の物理ブロックの収集物である。図６に図示される実施形態において、スーパーブロック内部の各物理ブロックは、特定のブロック番号６２４を有し、例えば、スーパーブロック内部の「Ｎ」個の物理ブロックは、アレイ６０２−０、６０２−１、６０２−２、・・・、６０２−（Ｋ−１）にわたってブロック０からブロック（Ｎ−１）まで番号が付けられる。このように、図６に図示される実施形態において、各スーパーブロック、例えば、６４５−１および６４５−２は、合計でＮ個の物理ブロック、例えば、メモリアレイ６０２−０、６０２−１、６０２−２、・・・、６０２−（Ｋ−１）の各々から２つの物理ブロック（プレーン０およびプレーン１の各々から１つ）の収集物である。
【００７６】
図６に図示される実施形態において、第１のタイプのスーパーブロックの各々、例えば、６４５−１は、少なくとも２つの異なるメモリアレイの同じ特定のブロック位置６２２にある無欠陥物理ブロックの全てを含む。つまり、タイプ１のスーパーブロック、例えば、６４５−１に割り当てられた物理ブロックのブロック位置６２２には、不良ブロック６４７または強制不良ブロック６４９は存在しない。
【００７７】
図６に図示される実施形態において、不良ブロック６４７と同じブロック位置６２２にある無欠陥物理ブロックは、タイプ２のスーパーブロック、例えば、６４５−２へ割り当てるために使用可能である。例えば、アレイ６０２−０のプレーン０およびプレーン１内部のブロック位置ＢＰ３に位置付けられる無欠陥物理ブロックは（不良ブロック６４７が、アレイ６０２−１のプレーン０内部およびアレイ６０２−（Ｋ−１）のプレーン１内部のように、ＢＰ３にも位置付けられる場合）また、例えば、スーパーブロック６４５−２のブロック０およびブロック１として、スーパーブロック６４５−２に割り当てられる。アレイ６０２−１のプレーン０およびプレーン１内部のブロック位置ＢＰ７に位置付けられる無欠陥物理ブロックは（不良ブロック６４７が、アレイ６０２−０のプレーン１内部のブロック位置ＢＰ７にも位置付けられる場合）また、例えば、スーパーブロック６４５−２のブロック２およびブロック３として、スーパーブロック６４５−２にも割り当てられる。加えて、アレイ６０２−２のプレーン０およびプレーン１内部のブロック位置ＢＰ８に位置付けられる無欠陥物理ブロックは（不良ブロック６４７が、アレイ６０２−（Ｋ−１）のプレーン０内部のブロック位置ＢＰ８にも位置付けられる場合）また、例えば、スーパーブロック６４５−２のブロック４およびブロック５として、スーパーブロック６４５−２にも割り当てられる。また、アレイ６０２−（Ｋ−１）のプレーン０およびプレーン１内部のブロック位置ＢＰ７に位置付けられる無欠陥物理ブロックは（不良ブロック６４７が、アレイ６０２−０のプレーン１内部のブロック位置ＢＰ７にも位置付けられる場合）、例えば、スーパーブロック６４５−２のブロック（Ｎ−２）およびブロック（Ｎ−１）として、スーパーブロック６４５−２に割り当てられる。
【００７８】
１つ以上の実施形態において、メモリコントローラ、例えば、図９に説明されるメモリコントローラ９２０は、不良ブロック６４７と同じブロック位置６２２にあり、かつ同じアレイ内部の無欠陥ブロックが、第２のタイプのスーパーブロックに割り当てられることを防止するように構成された制御回路を含むことができる。例えば、図６に図示されるように、共通のブロック位置を共有し、不良ブロック６４７と同じアレイの中にある物理ブロックは、タイプ２のスーパーブロック、例えば、６４５−２に割り当てられることから防止されるように、不良ブロック６４９として強制される。
【００７９】
Ｎ個の物理ブロックを図６に図示される様式においてスーパーブロック、例えば、６４５−１または６４５−２に割り当てると、図３および図４に関して説明した以前の手法に比較して、向上したブロック管理の効率性を提供することができる。例えば、図６に図示される実施形態において、タイプ１のスーパーブロックに対応する物理ブロックは、共通のブロック位置６２２を共有するため、ＬＵＴの中の単一のＬＢＡからＰＢＡへのマッピングエントリは、タイプ１のスーパーブロック、例えば、６４５−１に割り当てられた物理ブロックを位置付けるために使用することができる。また、図４に図示された例とは異なり、１つ以上の不良ブロック６４７と共通のブロック位置を共有する無欠陥物理ブロックは、タイプ２のスーパーブロック、例えば、６４５−２に割り当てられるために使用可能である。
【００８０】
図５の実施形態に類似し、かつ図８Ａ〜図８Ｃに関して以下に詳しく説明するように、タイプ２のスーパーブロックに対して、ＬＢＡをＰＢＡにマップするために、個別のＬＵＴを使用することができる。タイプ２のスーパーブロックに対して、ＬＢＡをＰＢＡにマップするために使用されるＬＵＴを記憶するために使用される記憶スペースは、タイプ１のスーパーブロックに対して、ＬＢＡをＰＢＡにマップするために使用されるＬＵＴに比較して、小型とすることができる。例えば、比較的小さい数、例えば、２〜４％の不良ブロック６４７が存在する可能性があるため、タイプ２のスーパーブロックの数は、タイプ１のスーパーブロックの数に比較すると、小さい可能性がある。
【００８１】
図７は、本開示の１つ以上の実施形態に従い、メモリブロックの管理を図示する。図７に示される実施形態は、いくつかのメモリアレイ７０２−０、７０２−１、７０２−２、・・・、７０２−（Ｋ−１）を含む。メモリアレイ７０２−０、７０２−１、７０２−２、・・・、７０２−（Ｋ−１）は、図１に示されるアレイ１０２ならびに図２に示されるメモリアレイ２０２−０および２０２−１に類似する可能性がある。メモリアレイ７０２−０、７０２−１、７０２−２、・・・、７０２−（Ｋ−１）は、図９に関して以下に説明するメモリユニット９２５のようなメモリユニットの一部でとすることができる。例として、アレイ７０２−０、７０２−１、７０２−２、・・・、７０２−（Ｋ−１）のうちの１つ以上は、異なるメモリデバイスから、例えば、異なるフラッシュメモリのダイまたはチップからとすることができる。
【００８２】
図２から図６までに関して上述したように、アレイ７０２−０、７０２−１、７０２−２、・・・、７０２−（Ｋ−１）は各々、メモリセルのいくつかの物理ブロックを含み、各アレイのブロックについては、プレーン、例えば、示されるようにプレーン０およびプレーン１に体系化される。図７に示される実施形態に図示されるように、アレイ７０２−０、７０２−１、７０２−２、・・・、７０２−（Ｋ−１）の各々内部の物理ブロックは、それに関連するブロック位置７２２を有することができる。この例では、１５のブロック位置、ＢＰ０からＢＰ１４までが存在する。ブロックのブロック位置７２２は、そのそれぞれのプレーン内部のブロックの物理的場所を示すことができる。 
【００８３】
図７に示される実施形態において、各メモリアレイ７０２−０、７０２−１、７０２−２、・・・、７０２−（Ｋ−１）は、同じブロック位置７２２に２つの物理ブロック（プレーンあたり１つ）を含む。例えば、アレイ７０２−０、７０２−１、７０２−２、・・・、７０２−（Ｋ−１）の各々は、ブロック位置ＢＰ０に２つのブロック、ブロック位置ＢＰ１に２つのブロック、等々を含む。図７に図示される例において、アレイ７０２−０から７０２−（Ｋ−１）までの各々からのプレーン（プレーン０およびプレーン１）は、プレーンの２つのそれぞれのグループとして体系化される。
【００８４】
図７に示される実施形態は、アレイ７０２−０、７０２−１、７０２−２、・・・、７０２−(Ｋ−１）内部の物理メモリブロックに関連するブロックステータスを含む。例えば、上述のように、アレイ７０２−０、７０２−１、７０２−２、・・・、７０２−（Ｋ−１）は、いくつかの不良ブロック７４７（ＢＡＤ  ＢＬＫと記載）を含む。図７に図示される実施形態において、空のブロックは、無欠陥物理ブロックを表し、一方で、影を付けたブロックは、特定のスーパーブロックに割り当てられた物理ブロックを表す。上記のように、スーパーブロックは、少なくとも２つの異なるプレーンの各々からの物理ブロックの収集物とすることができ、プレーンのうちの特定の１つから１つより多くない物理ブロックを有する。
【００８５】
図７に図示される実施形態は、スーパーブロックが各々、複数のアレイ７０２−０、７０２−１、７０２−２、・・・、７０２−（Ｋ−１）にわたる「Ｎ」個の物理ブロックではなく、「Ｎ／２」個の物理ブロックの収集物である点を除き、図５に関して説明した実施形態に類似する。図７に図示される例において、スーパーブロック内部の各物理ブロックは、特定のブロック番号７２４を有し、例えば、スーパーブロック内部の「Ｎ／２」個の物理ブロックは、アレイ７０２−０、７０２−１、７０２−２、・・・、７０２−（Ｋ−１）全体でブロック０からブロック（Ｎ−１）まで偶数番号または奇数番号のどちらかが付けられる。
【００８６】
このように、この実施形態において、各スーパーブロック、例えば、７４５−１Ａ、７４５−１Ｂ、および７４５−１Ｃ、７４５−２Ａ、７４５−２Ｂ、および７４５−２Ｃは、合計でＮ／２個の物理ブロック、例えば、メモリアレイ７０２−０、７０２−１、７０２−２、・・・、７０２−（Ｋ−１）の各々からのプレーン０またはプレーン１のどちらかから１つの物理ブロックの収集物である。
【００８７】
例えば、タイプ１のスーパーブロック、例えば、７４５−１Ａは、アレイ７０２−０から７０２−（Ｋ−１）までの各々のプレーン０内部のブロック位置ＢＰ０に位置付けられる物理ブロックを含む。タイプ１の別のスーパーブロック、例えば、７４５−１Ｂは、アレイ７０２−０から７０２−（Ｋ−１）までの各々のプレーン１内部のブロック位置ＢＰ０に位置付けられる物理ブロックを含む。タイプ１のさらに別のスーパーブロック、例えば、７４５−１Ｃは、アレイ７０２−０から７０２−（Ｋ−１）までの各々のプレーン１内部のブロック位置ＢＰ２に位置付けられる物理ブロックを含む。
【００８８】
図５に説明された実施形態に類似して、アレイ７０２−０から７０２−（Ｋ−１）までにわたる特定のブロック位置７２２にある物理ブロックのうちの１つ以上が不良ブロック７４７である場合、その特定のブロック位置７２２にある無欠陥ブロックの各々は、特定のスーパーブロック、例えば、７４５−２Ａに割り当てられ、その中で１つ以上の置換物理ブロックは、特定のブロック位置にある１つ以上の不良物理ブロック７４７に対する置換として、特定のスーパーブロック、例えば、７４５−２Ａに割り当てられる。１つ以上の実施形態において、および図７に図示されるように、置換物理ブロックは、特定のスーパーブロック、例えば、７４５−２Ａ、７４５−２Ｂ、または７４５−２Ｃの中で置換している、不良物理ブロック７４７と同じプレーンからである。１つ以上の実施形態において、メモリアレイ、例えば、７０２−０から７０２（Ｋ−１）までに結合される制御回路は、特定のブロック位置７２２にある不良物理ブロック７４７を、異なるブロック位置にある置換物理ブロックにマップするように構成される。このように、図７に図示される実施形態は、７４５−１および７４５−２の２つのタイプのスーパーブロックを含む。
【００８９】
図７に図示される実施形態において、１つ以上の不良ブロック７４７と特定のブロック位置７２２を共有する無欠陥物理ブロックは、それに割り当てられた置換物理ブロックも含む、第２のタイプのスーパーブロック、例えば、スーパーブロック７４５−２Ａ、７４５−２Ｂ、または７４５−２Ｃに割り当てられる。例えば、図７に示されるように、アレイ７０２−０のプレーン０内部のブロック位置ＢＰ２に位置付けられる物理ブロックは、不良ブロック７４７である。このように、置換ブロック、例えば、アレイ７０２−０のプレーン０内部のブロック位置ＢＰ１２に位置付けられる物理ブロックは、アレイ７０２−１から７０２−（Ｋ−１）までのプレーン０内部のブロック位置ＢＰ２にある無欠陥ブロックとともにスーパーブロック７４５−２Ａに割り当てられる。つまり、スーパーブロック７４５−２Ａのブロック番号ブロック０は、置換ブロックである。別の例として、ブロック位置ＢＰ３にある物理ブロックは、２つの不良ブロック７４７、例えば、アレイ７０２−１のプレーン０内部のブロックおよびアレイ７０２−（Ｋ−１）のプレーン１内部のブロックを含む。このように、スーパーブロック７４５−２Ｂのブロック番号ブロック２およびスーパーブロック７４５−２Ｃのブロック番号ブロック（Ｎ−１）は、置換ブロックであり、例えば、アレイ７０２−１のプレーン０内部のブロック位置ＢＰ１２に位置付けられる物理ブロック、およびアレイ７０２−（Ｋ−１）のプレーン１内部のブロック位置ＢＰ１２に位置付けられる物理ブロックは、ブロック位置ＢＰ３におけるそれぞれの不良ブロック７４７に対する置換ブロックとして、スーパーブロック７４５−２Ｂおよび７４５−２Ｃにそれぞれ割り当てられる。
【００９０】
このように、図７に図示される実施形態において、物理ブロックは、特定のスーパーブロックに対応する物理ブロックが各々同じそれぞれのブロック位置７２２にあるように、第１のタイプのスーパーブロック、例えば、７４５−１Ａ、７４５−１Ｂ、および７４５−１Ｃに割り当てられる。つまり、特定のスーパーブロックのＮ／２個の物理ブロックの各々は、同じブロック位置７２２を共有する。物理ブロックは、第２のタイプの特定のスーパーブロックのＮ／２個の物理ブロックのうちの少なくとも１つが、異なるブロック位置７２２にあるように、第２のタイプのスーパーブロック、例えば、７４５−２Ａ、７４５−２Ｂ、および７４５−２Ｃに割り当てられる。つまり、第２のタイプの特定のスーパーブロックに割り当てられる置換物理ブロックは、第２のタイプの特定のスーパーブロックに割り当てられる無欠陥ブロックとは異なるブロック位置７２２にある。
【００９１】
１つ以上の実施形態において、および図５の実施形態において説明されたように、メモリコントローラ、例えば、図９に関して説明されるメモリコントローラ９２０は、プレーン内部の不良物理ブロック７４７を置換するために使用される各プレーン、例えば、プレーン０およびプレーン１内部の特定の数の物理ブロック７４７を割り当てるように構成される制御回路を含むことができる。例えば、図７に図示される実施形態において、アレイ７０２−０から７０２−（Ｋ−１）までは、再マッピングするために割り当てられた部分７３３を含む。この実施形態において、ブロック位置ＢＰ１２、ＢＰ１３、およびＢＰ１４にある物理ブロックの各々は、それぞれの不良ブロック７４７を置換するために割り当てられ、タイプ２の特定のスーパーブロック、例えば、７４５−２Ａ、７４５−２Ｂ、または７４５−２Ｃに割り当てることができる。 
【００９２】
Ｎ／２個の物理ブロックを図７に図示された様式においてスーパーブロック、例えば、７４５−１Ａ、７４５−１Ｂ、７４５−１Ｃ、７４５−２Ａ、７４５−２Ｂ、または７４５−２Ｃに割り当てると、図３および図４に関して説明した以前の手法に比較して、改善されたブロック管理の効率性を提供することができる。例えば、図７に図示される実施形態において、タイプ１のスーパーブロックに対応する物理ブロックは、共通のブロック位置７２２を共有するため、ＬＵＴの中の単一のＬＢＡからＰＢＡへのマッピングエントリは、タイプ１のスーパーブロック、例えば、７４５−１Ａ、７４５−１Ｂ、または７４５−１Ｃに割り当てられた物理ブロックを位置付けるために使用することができる。また、図４に図示された例とは異なり、１つ以上の不良ブロック７４７と共通のブロック位置を共有する無欠陥物理ブロックを、タイプ２のスーパーブロック、例えば、７４５−２Ａ、７４５−２Ｂまたは７４５−２Ｃに割り当てることができ、強制不良ブロックに関連する非効率性を削減することができる。
【００９３】
図８Ａ〜図８Ｃに関して以下に詳しく説明するように、タイプ２のスーパーブロックに対して、ＬＢＡをＰＢＡにマップするために、個別のＬＵＴが使用され得る。タイプ２のスーパーブロックに対して、ＬＢＡをＰＢＡにマップするために使用されるＬＵＴを記憶するために使用される記憶スペースは、タイプ１のスーパーブロックに対して、ＬＢＡをＰＢＡにマップするために使用されるＬＵＴに比較して、小型とすることができる。例えば、比較的小さい数、例えば、２〜４％の不良ブロック７４７が存在する可能性があるため、タイプ２のスーパーブロックの数は、タイプ１のスーパーブロックの数に比較すると、小さい可能性がある。
【００９４】
図８Ａ、図８Ｂおよび図８Ｃは、本開示の１つ以上の実施形態に従い、使用することができるマッピング情報を有するテーブルを図示する。当業者が理解するように、１つ以上のＬＢＡは、特定の動作、例えば、プログラム、読み出し、消去等に関連して、メモリコントローラによって受信することができる。参照テーブル（ＬＵＴ）は、受信されたＬＢＡに基づいて特定のスーパーブロックに割り当てられた物理ブロックの物理的な場所を提供することができる、論理ブロックアドレス（ＬＢＡ）から物理ブロックアドレス（ＰＢＡ）へのマッピングを含む。
【００９５】
図８Ａは、図５、図６、および図７に関して本明細書に説明するように、異なるタイプ、例えば、タイプ１およびタイプ２のスーパーブロックに対応する、ＬＢＡからＰＢＡのマッピングを含む、例示的なＬＵＴ８４２を図示する。図８Ａに図示される例において、インジケータ「Ｐ」は、スーパーブロックに関連する複数のメモリアレイ内部のプレーンあたりの物理ブロックの合計数を表す。インジケータ「Ｍ」は、複数のメモリアレイ内部のプレーンあたりの不良ブロックの上限数を表す。上述のように、数字「Ｍ」は、例えば、特定のメモリアレイの使用期間にわたるプレーンあたりの不良ブロックの予測最大数として、製造者によって提供される可能性がある。したがって、「Ｐ−Ｍ」は、プレーンあたりの使用可能な物理ブロックの合計数を表し、つまり、「Ｐ−Ｍ」個のスーパーブロックが存在することができる。比較的少数、例えば、プレーンあたり約２％〜４％の不良ブロックが存在するため、「Ｐ−Ｍ」個のスーパーブロックのうち、ほとんどはタイプ１のスーパーブロック、それぞれ、例えば、図５および図６に関して説明された５４５−１または６４５−１であろう。  
【００９６】
このように、図８Ａに図示される例において、テーブル８４２は、いくつかのスーパーＬＢＡ（示されるようにスーパーＬＢＡ０からスーパーＬＢＡ（Ｐ−Ｍ−１）までと記載）に対応する「Ｐ−Ｍ」件のエントリを含む。この例において、テーブル８４２は単一のエントリテーブルであり、例えば、各スーパーＬＢＡは単一のエントリに対応する。エントリ８５０−０、８５０−１、８５０−２、および８５０−３は、タイプ１のスーパーブロックに対応するエントリを表す。つまり、タイプ１のスーパーブロックに割り当てられた物理ブロックの各々は、共通のブロック位置、例えば図５／図６に示された５２２／６２２を共有するため、タイプ１の特定のスーパーブロックに割り当てられた物理ブロックの全ての物理的な場所を判定するために、単一のエントリを使用することができる。 
【００９７】
例示的テーブル８４２において、エントリ８５２は、タイプ２のスーパーブロック、例えば、図５、６、および７に関して説明したように、異なるブロック位置を有する、それに割り当てられた１つ以上の物理ブロックを有するスーパーブロックに対応するエントリを表す。タイプ２のスーパーブロックに割り当てられた物理ブロックは、エントリ８５０−１、８５０−２、８５０−２、および８５０−３とは異なり、複数のアレイにわたって多様なブロック位置を有することができるため、エントリ８５２は、ＬＢＡからＰＢＡへの直接マッピングを含まない。代わりに、エントリ８５２は、タイプ２のスーパーブロックのためのＬＢＡからＰＢＡへのマッピングを含む、異なるテーブル、例えば、テーブル８６０の指標を含む。 
【００９８】
例として、特定のスーパーＬＢＡを受信するメモリコントローラを検討する。単一のエントリテーブル、例えば、８４２は、第１に、特定のスーパーＬＢＡに基づいて検索することができる。特定のＬＢＡに対応するテーブル８４２内部のエントリが、タイプ２のスーパーブロック、例えば８５２に関連するＰＢＡに対応するエントリであると判定された場合、テーブル８６０等のテーブルは、特定のタイプ２のスーパーブロックに割り当てられた物理ブロックの物理的な場所を示す適切なマッピング情報を判定するために検索することができる。つまり、テーブル８６０は、特定のタイプ２のスーパーブロックに対応する物理ブロックの収集物の中に各物理ブロックに対するＰＢＡを含むことができる。タイプ２のスーパーブロックのためのＬＢＡからＰＢＡへのマッピングを含む、テーブル８６０等のタイプ２テーブルの例は、図８Ｂおよび８Ｃに図示される。   
【００９９】
図８Ｂおよび図８Ｃは、各々タイプ２のスーパーブロックに対応するＬＢＡからＰＢＡへのマッピングを含む、例示的なＬＵＴ８４４−１および８４４−２を図示する。テーブル８４４−１および８４４−２は、テーブル８６０等のテーブルとすることができ、これは図８Ａに示されたテーブル８４２等のテーブル内部の指標に応答して検索される。
【０１００】
図８Ｂに図示される例において、ＬＵＴ８４４−１は、（Ｍ×Ｎ）個のエントリを含み、ここで、「Ｍ」は、複数のメモリアレイ内部のプレーンあたりの予測欠陥ブロックの上限数を表し、「Ｎ」は、スーパーブロックあたりの物理ブロックの数を表す。例として、エントリ８６２−０、８６２−１、・・・、８６２−（Ｎ−１）の各々は、特定のタイプ２のスーパーブロック、例えば、図５の実施形態に関して説明された５４５−２Ａまたは５４５−２Ｂに割り当てられた特定の物理ブロックに対応する、ＬＢＡからＰＢＡへのマッピング情報を含む。
【０１０１】
図８Ｃに図示される例において、ＬＵＴ８４４−２は、［Ｍ×（Ｎ／２）］個のエントリを含み、ここで、「Ｍ」は、複数のメモリアレイ内部のプレーンあたりの予測欠陥ブロックの上限数を表し、「Ｎ」は、スーパーブロックあたりの物理ブロックの数を表す。例として、エントリ８６４−０、８６４−１、・・・、８６４−［（Ｎ−１）／２］の各々は、特定のタイプ２のスーパーブロック、例えば、図６の実施形態に関して説明された６４５−２に割り当てられた物理ブロック（特定のアレイのプレーン０およびプレーン１から）の特定のペアに対応する、ＬＢＡからＰＢＡへのマッピング情報を含む。
【０１０２】
当業者が理解するように、いくつかのメモリシステムは、特定のアレイの両方のプレーン内部の物理ブロック上で動作が同時に実行されるように構成される。このような場合、同じアレイ内部の不良ブロックと共通のブロック位置を共有する物理ブロックは、システムによって使用不可能として強制される場合がある。例えば、図６に示される実施形態に図示されるように、不良ブロック６４７とブロック位置６２２を共有し、かつ不良ブロック６４７と同じアレイの中にある物理ブロックは、強制不良ブロック６４９になる。このように、図８Ｃのテーブル８４４−２は、メモリシステム、例えば、図９に示される９００が、複数のメモリアレイの両方のプレーン内部の物理ブロック上で動作を一度に実行するように構成される時、図８Ｂのテーブル８４４−１の半分のエントリを有することができる。 
【０１０３】
図９は、本開示の１つ以上の実施形態に従う電子メモリシステム９００の機能ブロック図である。１つ以上の実施形態において、システム９００は、ソリッドステートドライブ（ＳＳＤ）、例えば、フラッシュＳＳＤである。つまり、図９の実施形態は、ソリッドステートドライブ９００の１つの実施形態の構成要素およびアーキテクチャを図示することができる。図９に図示される実施形態において、システム９００は、コントローラ９２０と、ホストインターフェース９２４と、アレイインターフェース９２６と、ソリッドステートメモリユニット９２５と、を含む。
【０１０４】
図９に図示される実施形態において、メモリユニット９２５は、いくつかのメモリデバイス９３０―０、９３０―１、・・・、９３０―Ｄを含む。例として、メモリデバイスは、フラッシュメモリのような不揮発性メモリデバイス、例えば、数ある中でもＮＡＮＤフラッシュまたはＮＯＲフラッシュデバイスとすることができる。メモリデバイス９３０―０、９３０―１、・・・、９３０―Ｄは、図２に関して説明されるメモリデバイス２３０―０、２３０―１、２３０−２、および２３０―３等のメモリデバイスとすることができる。１つ以上の実施形態において、および図９に図示されるように、メモリデバイス９３０―０、９３０―１、・・・、９３０―Ｄの各々は、いくつかのメモリアレイ９０２―０、９０２―１、９０２―３、・・・、９０２―（Ｋ−１）を含む。メモリアレイ９０２−０、９０２−１、９０２−３、・・・、９０２−（Ｋ−１）は、図５、図６、および図７に関して説明されたメモリアレイ等のアレイとすることができる。例えば、メモリアレイ９０２―０、９０２―１、９０２―３、・・・、９０２―（Ｋ−１）の各々は、メモリセルの複数の物理ブロックを含むことができる。１つ以上の実施形態において、メモリアレイ９０２―０、９０２―１、９０２―３、・・・、９０２―（Ｋ−１）の各々は、単一のダイを表すことができ、メモリデバイス９３０―０、９３０―１、・・・、９３０―Ｄの各々は、チップあたり複数のダイを有するメモリチップを表すことができる。
【０１０５】
１つ以上の実施形態において、メモリユニット９２５は、メモリアレイにわたってプレーンの複数のグループに体系化することができ、各グループは、異なるメモリデバイスからの少なくとも２つのプレーンの収集物である。図２に関して上述したように、グループは、それらに関連するいくつかのスーパーブロックを有することができ、スーパーブロックについては、グループの少なくとも２つのプレーンの各々から１つの物理ブロックの収集物である。多様な実施形態において、グループの少なくとも２つのプレーンは、少なくとも２つの異なるメモリアレイ上に位置付けることができる。 
【０１０６】
図９に図示されるように、メモリユニット９２５は、アレイインターフェース９２６を介してコントローラ９２０に結合することができる。アレイインターフェース９２６は、メモリユニット９２５とコントローラ９２０との間で情報を通信するために使用することができる。コントローラ９２０は、ホストインターフェース９２４を介して、メモリアクセスデバイス、例えば、ホストデバイス（図示せず）のプロセッサに結合することができる。ホストデバイスは、多様な他のコンピューティングデバイスの中でも、パーソナルコンピュータ（ＰＣ）、ラップトップコンピュータ、デジタルカメラ、または携帯電話等のコンピューティングデバイスを含むことができる。 例として、メモリユニット９２５が、図９に図示されるように、コンピューティングデバイスの中のデータストレージのために使用される場合、ホストインターフェース９２４は、数ある中でも、シリアルアドバンスドテクノロジアタッチメント（ＳＡＴＡ）とすることができ、例えば、コントローラ９２０は、数ある中でも、ＳＡＴＡコントローラまたはＵＳＢコントローラとすることができる。つまり、実施形態は、特定のタイプのコントローラ９２０および／またはホストインターフェース９２４に限定されない。 
【０１０７】
１つ以上の実施形態において、および図９に図示されるように、コントローラ９２０は、制御回路９２２を含む。制御回路９２２は、メモリシステム９００の動作のために、他の制御回路（図示せず）の中でも、プロセッサ９２３と、スペースマネージャ９２７と、例えば、ＲＡＭ等のメモリ９２９と、を含むことができる。１つ以上の実施形態において、コントローラ９２０は、メモリユニット９２５へデータを書き込み、かつメモリユニット９２５からデータを読み出すために使用される。 
【０１０８】
１つ以上の実施形態において、コントローラ９２０は、ホストインターフェース９２４を介して、ホストデバイスから論理ブロックアドレス（ＬＢＡ）９３１を受信することができる。制御回路９２２は、特定のスーパーブロックに割り当てられた物理ブロックの物理的な場所を判定するために、テーブル８４２、８４４−１、および８４４−２等の１つ以上の参照テーブルを検索するように構成することができる。
【０１０９】
多様な実施形態において、および上述したように、制御回路９２２は、第１のタイプのスーパーブロックまたは第２のタイプのスーパーブロックのどちらかに、物理ブロックを選択的に割り当てるように構成することができ、スーパーブロックについては、少なくとも２つの異なるプレーンからの物理ブロックの収集物である。多様な実施形態において、少なくとも２つの異なるプレーンは、異なるメモリアレイからのものとすることができる。制御回路９２２は、例えば、図５、図６、および図７に説明したように特定のスーパーブロックに物理ブロックを割り当てるように構成することができる。
結論
【０１１０】
本開示は、メモリシステムにおけるメモリブロックの管理のための方法およびデバイスを含む。本開示の実施形態は、以前の手法に比較して、メモリブロック管理の効率性を向上することができる。本開示の１つ以上の実施形態は、スーパーブロックに体系化される物理ブロックの少なくとも２つのプレーンを有する１つ以上のメモリデバイスを含み、各スーパーブロックについては、少なくとも２つのプレーンの各々から１つの物理ブロックを含む。１つ以上の実施形態は、プレーン内部の欠陥物理ブロックを判定することを含む。特定のブロック位置にある物理ブロックのうちのどれもが欠陥品であると判定されない場合、１つ以上の実施形態は、特定のブロック位置にある物理ブロックをスーパーブロックに割り当てることを含み、特定のブロック位置にある物理ブロックのうちの１つ以上が欠陥品であると判定される場合、１つ以上の実施形態は、欠陥品であるとは判定されなかった、特定のブロック位置にある物理ブロックをスーパーブロックに割り当て、欠陥品であると判定された、特定のブロック位置にある１つ以上の物理ブロックの各々のための、それぞれの置換物理ブロックをスーパーブロックに割り当てることを含む。１つ以上の実施形態において、それぞれの置換物理ブロックは、欠陥品であると判定されたそれぞれの物理ブロックを含むプレーンのうちのそれぞれ１つの内部のいくつかの物理ブロックから選択される。
【０１１１】
本開示の１つ以上の実施形態は、それに関連するプレーンの複数のグループを有するメモリユニット内部の欠陥物理ブロックを判定することを含み、各グループは、スーパーブロックに体系化された物理ブロックの少なくとも２つのプレーンを含み、各スーパーブロックについては、少なくとも２つのプレーンの各々から１つの物理ブロックを含む。実施形態は、それぞれのグループの少なくとも２つのプレーンの各々からのブロックの収集物をそれぞれのスーパーブロックに割り当てることを含むことができる。スーパーブロックは、それぞれのグループの少なくとも２つのプレーンの各々の内部に同じ特定の位置番号を有する全ての無欠陥ブロックの収集物と、無欠陥ブロックと同じ特定の位置番号を有する各欠陥ブロックに対する置換ブロックと、を含むことができる。置換ブロックは、それぞれのプレーン内部の欠陥ブロックを置換するために使用されるように割り当てられた各プレーン内部のブロックのグループから選択することができる。
【０１１２】
本明細書には具体的な実施形態が図示および説明されているが、当業者は、同じ結果を達成するように考案された配設を、示された具体的な実施形態に代えることができることを理解するであろう。本開示は、本開示の１つ以上の実施形態の適応または変形を包含することを意図する。
【０１１３】
上記の説明は、図説の様式において行われたものであり、制限的な様式ではないことを理解されたい。上記の実施形態の組み合わせ、および本明細書に具体的に説明されない他の実施形態が、上記の説明を検討することによって、当業者には明らかとなるであろう。本開示の１つ以上の実施形態の範囲は、上記の構造および方法が使用される他の用途を含む。したがって、本開示の１つ以上の実施形態の範囲は、添付の特許請求の範囲に加えて、このような特許請求の範囲が権利を与えられる均等物の完全な範囲を参照して決定されなければならない。
【０１１４】
前述の発明を実施するための形態では、開示を簡素化するために、いくつかの特徴が単一の実施形態にまとめられている。この開示方法は、本開示の開示される実施形態が、各請求項に明記されるよりも多くの特徴を有するという意図を反映するものとして解釈されるべきではない。
【０１１５】
そうではなく、以下の特許請求の範囲が反映するように、発明の主題は、単一の開示される実施形態の全ての特徴に満たない中に存する。したがって、以下の特許請求の範囲がここで発明を実施するための形態に組み入れられ、各特許請求の範囲には個別の実施形態として独立する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【手続補正書】
【提出日】平成23年9月26日(2011.9.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリコントローラであって、
スーパーブロックに体系化される物理ブロックの少なくとも２つのプレーンを有する１つ以上のメモリデバイスに結合され、各スーパーブロックについては、前記少なくとも２つのプレーンの各々から１つの物理ブロックを含む制御回路を備え、前記制御回路は、
前記プレーン内部の欠陥物理ブロックを判定し、
特定のブロック位置にある物理ブロックのうちのいずれもが欠陥品であると判定されない場合、前記特定のブロック位置にある前記物理ブロックをスーパーブロックに割り当て、
特定のブロック位置にある前記物理ブロックのうちの１つ以上が欠陥品であると判定される場合、
欠陥品であると判定されなかった、前記特定のブロック位置にある前記物理ブロックをスーパーブロックに割り当て、
欠陥品であると判定された、前記特定のブロック位置にある前記１つ以上の物理ブロックの各々のために、それぞれの置換物理ブロックを前記スーパーブロックに割り当て、
前記それぞれの置換物理ブロックは、欠陥品であると判定されたそれぞれの物理ブロックを含む、前記プレーンのうちのそれぞれ１つの内部のいくつかの物理ブロックから選択されるように構成される、
メモリコントローラ。
【請求項２】
欠陥品であると判定された、前記特定のブロック位置にある前記物理ブロックのうちの少なくとも１つは、成長した欠陥物理ブロックであり、
前記制御回路は、成長した欠陥物理ブロックであると判定された、前記特定のブロック位置にある前記少なくとも１つの物理ブロックの各々のために、前記それぞれの置換物理ブロックをスーパーブロックに動的に割り当てるように構成される、請求項１に記載のメモリコントローラ。
【請求項３】
前記制御回路は、前記物理ブロックの数を判定するように構成される、請求項１から２のうちのいずれか１つに記載のメモリコントローラ。
【請求項４】
前記物理ブロックの数は、少なくとも部分的に、プレーンあたりの欠陥品ブロックの上限予測数に基づいて判定される、請求項３に記載のメモリコントローラ。
【請求項５】
前記物理ブロックの数は、プレーンあたりの欠陥品ブロックの上限予測数を超えない、請求項３に記載のメモリコントローラ。
【請求項６】
前記制御回路は、欠陥品であると判定された物理ブロックを、欠陥品であると判定された前記物理ブロックとは異なるブロック位置にある置換ブロックにマップするように構成される、請求項１から２のうちのいずれか１つに記載のメモリコントローラ。
【請求項７】
前記制御回路は、そうでなければ非欠陥物理ブロックを、欠陥品であると判定された物理ブロックと同じ特定のブロック位置の特定の同じアレイ内部、および同じ特定のブロック位置における各物理ブロックのために、欠陥ブロックとして扱うように構成される、請求項１から２のうちのいずれか１つに記載のメモリコントローラ。
【請求項８】
メモリシステムにおけるブロック管理のための方法であって、
物理ブロックを、メモリユニットに関連する第１のタイプのスーパーブロックに割り当てることであって、前記メモリユニットは、物理ブロックの少なくとも２つの異なるプレーンを有し、各スーパーブロックについては、前記少なくとも２つの異なるプレーンの各々から１つの物理ブロックを含む、割り当てることと、
物理ブロックを、前記メモリユニットに関連する第２のタイプのスーパーブロックに割り当てることと、を含み、
前記第１のタイプの各々のスーパーブロックは、前記少なくとも２つの異なるプレーンにわたるそれぞれのブロック位置にある物理ブロックのみを含み、
前記第２のタイプの各々のスーパーブロックは、前記少なくとも２つの異なるプレーンにわたるそれぞれのブロック位置にある物理ブロックと、異なるブロック位置にある物理ブロックと、を含み、前記異なるブロック位置にある前記物理ブロックは、欠陥品であると判定された、前記それぞれのブロック位置にある、物理ブロックを置換する、
方法。
【請求項９】
欠陥品であると判定されたブロックと同じブロック位置でかつ同じアレイの中にある物理ブロックが、前記第２のタイプのスーパーブロックに割り当てられることを防止することを含む、請求項８に記載の方法。
【請求項１０】
各々が前記第１のタイプのそれぞれのスーパーブロックに対応するマッピング情報を有する、いくつかのエントリと、
各々が前記第２のタイプのそれぞれのスーパーブロックに対応するマッピング情報を有する異なるテーブルの指標を有する、いくつかのエントリと、を含むテーブルを検索することを含む、請求項８から９のうちのいずれか１つに記載の方法。
【請求項１１】
特定の論理スーパーブロックアドレスに基づいて、前記第２のタイプの特定のスーパーブロックの物理スーパーブロックアドレスを判定するために、前記異なるテーブルを検索することを含む、請求項１０に記載の方法。
【請求項１２】
前記異なるテーブルは、前記第２のタイプの前記それぞれのスーパーブロックに割り当てられた各物理ブロックのための物理ブロックアドレスを含む、請求項１０に記載の方法。
【請求項１３】
前記第２のタイプの１つ以上のスーパーブロックは、同じブロック位置において少なくとも２つのブロックを含む、請求項８から９のうちのいずれか１つに記載の方法。
【請求項１４】
前記第２のタイプの１つ以上のスーパーブロックは、同じブロック位置に少なくとも３つのブロックを含む、請求項８から９のうちのいずれか１つに記載の方法。
【請求項１５】
前記少なくとも２つのプレーン内の物理ブロックが欠陥品であるかどうかを判定することと、
前記第２のタイプのスーパーブロックに、欠陥品であると判定されておらず、かつ欠陥品であると判定された物理ブロックのブロック位置に位置付けられる物理ブロックを割り当てることと、を含む、請求項８から９のうちのいずれか１つに記載の方法。
【国際調査報告】
2012519900.tif 000014
2012519900.tif 000015