(57)【要約】  可逆抵抗切替素子を使用する記憶システムと、その記憶システムを動作させる方法が記載される。ここでは、メモリセルが有する様々な抵抗を考慮して、書き込み条件を変更する技術が開示される。これらの技術は、少数回の試行によってメモリセルへの書き込みが可能であり、時間及び／又は電力を節約することができる。また、電流／電力の最大時の消費量を抑制しつつ、高い書き込み帯域幅を実現するための技術が開示される。一実施形態では、電流／電力の最大時の消費量を削減するべく、複数のメモリセルに同時に書き込みを行うためのページマッピング方式が提供される。
2012531004.tif 000002
【特許請求の範囲】
【請求項１】
可逆抵抗切替素子（２０２）と、
前記可逆抵抗切替素子と通信し、前記可逆抵抗切替素子のインピーダンス特性を示す情報を決定し、少なくとも部分的に前記インピーダンス特性に基づいて前記可逆抵抗切替素子のための書き込み電圧を決定し、前記書き込み電圧を使用して前記可逆抵抗切替素子に書き込みを行う一以上の管理回路（３１０、３２０、３３０、４６５）と、
を備える装置。
【請求項２】
前記可逆抵抗切替素子に接続された選択ビット線と、
前記可逆抵抗切替素子に接続された選択ワード線と、をさらに備え、
前記一以上の管理回路は、前記選択ビット線又は前記選択ワード線の一方又は両方のインピーダンス特性に基づいて、前記インピーダンス特性を示す情報を決定する、請求項１に記載の装置。
【請求項３】
前記選択ビット線に結合されたビット線ドライバと、
前記選択ワード線に結合されたワード線ドライバと、をさらに備え、
前記一以上の管理回路は、前記可逆抵抗切替素子と前記ビット線ドライバ又は前記ワード線ドライバの一方又は両方との間の距離に基づいて、前記インピーダンス特性を示す情報を決定する、請求項１又は２に記載の装置。
【請求項４】
前記一以上の管理回路は、インピーダンス特性を示す情報を決定する前に前記可逆抵抗切替素子を低抵抗状態に書き換え、書き込み電圧を使用して前記可逆抵抗切替素子に書き込みを行う前記一以上の管理回路は、前記可逆抵抗切替素子を高抵抗状態に書き換えることを含む、請求項１から３のいずれか一項に記載の装置。
【請求項５】
前記情報は、第１の情報であり、前記インピーダンス特性は、第１のインピーダンス特性であり、前記書き込み電圧は、第１の書き込み電圧であり、第１の書き込み電圧を使用して前記可逆抵抗切替素子に書き込みを行う前記一以上の管理回路は、前記可逆抵抗切替素子に接続された選択ビット線に第１の書き込み電圧を印加する一以上の管理回路を含み、その一以上の管理回路は、第１の書き込み電圧の印加に応答して前記可逆抵抗切替素子が高抵抗状態になったかどうかを判定し、前記可逆抵抗切替素子が第１の書き込み電圧の印加に応答して高抵抗状態なっていない場合、その一以上の管理回路は、前記可逆抵抗切替素子の第２のインピーダンス特性を示す第２の情報を決定し、その一以上の管理回路は、少なくとも部分的に第２のインピーダンス特性に基づいて前記可逆抵抗切替素子のための第２の書き込み電圧を決定し、その一以上の管理回路は、第２の書き込み電圧を前記選択ビット線に印加する、請求項１から４のうちのいずれかに記載の装置。
【請求項６】
前記可逆抵抗切替素子は、第１の可逆抵抗切替素子であり、前記情報は、第１の情報であり、前記インピーダンス特性は、第１のインピーダンス特性であり、前記書き込み電圧は、第１の書き込み電圧であり、前記装置は、第２の可逆抵抗切替素子をさらに備え、前記一以上の管理回路は、前記第２の可逆抵抗切替素子と通信し、前記一以上の管理回路は、前記第２の可逆抵抗切替素子の第２のインピーダンス特性を示す第２の情報を決定し、第２のインピーダンス特性は、第１のインピーダンス特性とは異なり、前記一以上の管理回路は、第２のインピーダンス特性に基づいて前記第２の可逆抵抗切替素子のための第２の書き込み電圧を決定し、第２の書き込み電圧は、第１の書き込み電圧とは異なり、前記一以上の管理回路は、第２の書き込み電圧を使用して前記第２の可逆抵抗切替素子に書き込みを行う、請求項１から５のいずれか一項に記載の装置。
【請求項７】
前記第１の書き込み電圧を決定する前記一以上の管理回路は、前記第１の可逆抵抗切替素子の両端電圧を目標電圧に到達させることになる書き込み電圧を決定する一以上の管理回路を含み、前記第２の書き込み電圧を決定する前記一以上の管理回路は、前記第２の可逆抵抗切替素子の両端電圧を目標電圧に到達させることになる書き込み電圧を決定する一以上の管理回路を含む、請求項６に記載の装置。
【請求項８】
前記第１の書き込み電圧を決定する前記一以上の管理回路は、前記第１の可逆抵抗切替素子に目標電力が供給されることになる書き込み電圧を決定する一以上の管理回路を含み、前記第２の書き込み電圧を決定する前記一以上の管理回路は、前記第２の可逆抵抗切替素子に目標電力が供給されることになる書き込み電圧を決定する一以上の管理回路を含む、請求項６に記載の装置。
【請求項９】
前記第１の書き込み電圧を決定する前記一以上の管理回路は、前記第１の可逆抵抗切替素子を目標温度に到達させることになる書き込み電圧を決定する一以上の管理回路を含み、前記第２の書き込み電圧を決定する前記一以上の管理回路は、前記第２の可逆抵抗切替素子を目標温度に到達させることになる書き込み電圧を決定する一以上の管理回路を含む、請求項６に記載の装置。
【請求項１０】
複数の可逆抵抗切替素子のグループを含み、グループ内の選択された可逆抵抗切替素子への書き込み時にそのグループで使用される電流又は電力の少なくとも一方が、前記選択された可逆抵抗切替素子の前記グループ内における位置に応じて変化する不揮発性記憶装置を動作させる方法であって、
前記不揮発性記憶装置が記憶する一群のデータを受け取るステップ（１３０２）と、
前記一群のデータを異なるグループにある複数の可逆抵抗切替素子に同時に書き込むときの電流又は電力の少なくとも一方の最大時の消費量が最小化されるように、前記可逆抵抗切替素子の位置に基づいて、前記一群のデータを前記異なるグループにある複数の可逆抵抗切替素子にマッピングするステップ（１３０４）と、
マッピングに基づいて前記異なるグループにある複数の可逆抵抗切替素子に同時に書き込みを行うステップ（１３０６）と、
を備える方法。
【請求項１１】
前記複数の可逆抵抗切替素子のグループの各々は、複数のビット線ドライバに接続されており、最大時の電流消費量又は最大時の電力消費量のいずれかを最小限に抑えるために前記一群のデータを前記複数の可逆抵抗切替素子にマッピングする前記ステップは、第１のブロックから第１の可逆抵抗切替素子を選択するとともに第２のブロックから第２の可逆抵抗切替素子を選択するステップを含み、前記第１の可逆抵抗切替素子はそのビット線ドライバから比較的に離れて位置するものであり、前記第２の可逆抵抗切替素子はそのビット線ドライバの比較的に近くに位置するものである、請求項１０に記載の方法。
【請求項１２】
前記複数の可逆抵抗切替素子のグループの各々は、複数のワード線ドライバにも接続されており、最大時の電流消費量又は最大時の電力消費量のいずれかを最小限に抑えるために前記一群のデータを前記複数の可逆抵抗切替素子にマッピングする前記ステップは、第１の可逆抵抗切替素子がワード線ドライバから比較的に離れて位置するとともに、前記第２の可逆抵抗切替素子がワード線ドライバの比較的に近くに位置するように、前記第１のブロックから前記第１の可逆抵抗切替素子を選択するとともに前記第２のブロックから前記第２の可逆抵抗切替素子を選択するステップをさらに含む、請求項１０又は請求項１１に記載の方法。
【請求項１３】
前記複数の可逆抵抗切替素子のグループの各々は、複数のワード線及び複数のビット線に接続されており、各々の可逆抵抗切替素子は、一のワード線及び一のビット線に接続されており、各々の可逆抵抗切替素子のアドレスは、各々のビット線及びワード線に沿った位置に基づくものであり、可逆抵抗切替素子への書き込みに必要とされる電流又は電力のうちの少なくとも一方は、その可逆抵抗切替素子のアドレスに応じて変化するものである、請求項１０から１２のいずれか一項に記載の方法。
【請求項１４】
前記一群のデータをマッピングするステップは、第１のブロックから第１の可逆抵抗切替素子を選択するステップと、第２のブロックから第２の可逆抵抗切替素子を選択するステップを含み、前記第１の可逆抵抗切替素子への書き込みでは、前記第１のブロックによって比較的に大量の電力が消費され、前記第２の可逆抵抗切替素子への書き込みでは、前記第２のブロックによって比較的に少量の電力が消費される、請求項１０から１３のいずれか一項に記載の方法。
【請求項１５】
前記一群のデータをマッピングするステップは、第１のブロックから第１の可逆抵抗切替素子を選択するステップと、第２のブロックから第２の可逆抵抗切替素子を選択するステップを含み、前記第１の可逆抵抗切替素子への書き込みでは、前記第１のブロックによって比較的に大量の電流が消費され、前記第２の可逆抵抗切替素子への書き込みでは、前記第２のブロックによって比較的に少量の電流が消費される、請求項１０から１３のいずれか一項に記載の方法。
【請求項１６】
不揮発性記憶装置を動作させる方法であって、
可逆抵抗切替素子のインピーダンス特性を示す情報を決定する手段（３１０、３２０、３３０、４６５）と、
少なくとも部分的に前記インピーダンス特性に基づいて前記可逆抵抗切替素子のための書き込み電圧を決定する手段（３１０、３２０、３３０、４６５）と、
前記書き込み電圧を使用して前記可逆抵抗切替素子に書き込みを行う手段（３１０、３２０、３３０、４６５）と、
を備える方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ記憶の技術に関する。
【背景技術】
【０００２】
様々な材料が可逆抵抗切替の挙動を示す。これらの材料には、カルコゲニド、炭素ポリマー、ペロブスカイト、及びある種の酸化及び窒化金属が含まれる。特に、一つの金属のみを含むとともに確かな抵抗切替の挙動を示す酸化金属及び窒化金属が存在する。例えば、これらグループには、Ｐａｇｎｉａ及びＳｏｔｎｉｃｋによる「Ｂｉｓｔａｂｌｅ  Ｓｗｉｔｃｈｉｎｇ  ｉｎ  Ｅｌｅｃｔｒｏｆｏｒｍｅｄ  Ｍｅｔａｌ・Ｉｎｓｕｌａｔｏｒ・Ｍｅｔａｌ  Ｄｅｖｉｃｅ」と題するＰｈｙｓ．Ｓｔａｔ．Ｓｏｌ．（Ａ）１０８，１１・６５（１９８８）に掲載された文献に記載されるＮｉＯ、Ｎｂ２Ｏ５、ＴｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＭｇＯＸ、ＣｒＯ２、ＶＯ、ＢＮ及びＡｌＮが含まれる。これら材料の層は、製造時、例えば低抵抗状態のような初期段階にある。十分な電圧が印加されると、その材料は安定した高抵抗状態に移行する。この抵抗の切り替えは可逆的であり、次に適切な電流または電圧が印加されると、抵抗切替材料は安定した低抵抗状態になる。この切り替えは何度も繰り返すことができる。初期状態は、低抵抗状態に限られず、高抵抗状態となる材料もある。
【０００３】
このような可逆抵抗切替材料は、不揮発性メモリアレイへの利用が考えられる。例えば、一つの抵抗状態がデータ「０」に対応付け、他の抵抗状態がデータ「１」に対応付けることができる。いくつかの材料では、三以上の安定した抵抗状態を取り得る。
【０００４】
可逆抵抗切替材料によって形成された不揮発性メモリが知られている。例えば、２００５年５月９日に出願された米国特許出願公開第２００６／０２５０８３６号は、ここで参照することによってその全体がここに援用されるが、「Ｒｅｗｒｉｔｅａｂｌｅ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｃｏｍｐｒｉｄｉｎｇ  ａ  Ｄｉｏｄｅ  ａｎｄ  ａ  Ｒｅｓｉｓｔａｎｃｅ・Ｓｗｉｔｃｈｉｎｇ  Ｍａｔｅｒｉａｌ」と題し、酸化金属または窒化金属のような可逆抵抗切替材料に対して直列に接続されたダイオードを含む書換え可能な不揮発性メモリセルが開示されている。このようなメモリセルには、低抵抗状態から高抵抗状態への可逆抵抗切替を引き起こすような一又は複数の書き込み信号を印加することによって、リセットと呼ばれる書き込みを行うことができる。同様に、メモリセルには、高抵抗状態から低抵抗状態への可逆抵抗切替を引き起こすような一又は複数の書き込み信号を印加することによって、セットと呼ばれる書き込みを行うことができる
【０００５】
しかしながら、可逆抵抗切替材料を採用したメモリ装置の操作は難しい。特に、メモリセルへの書き込みは非常に困難である。メモリセルのリセット（又はセット）は、必要となる時間や電力を抑制するために、比較的に少ない書き込み信号によって行うことが好ましい。しかしながら、メモリセルのリセット（又はセット）に必要とされる条件は、メモリセル毎に相違する。そのことから、同じ書き込み条件を用いて全てのメモリセルを効率的に書き込むことは困難である。
【０００６】
加えて、多数のメモリセルに短時間で書き込みを行うことが望まれる。言い換えると、書き込み帯域幅を高くすることが好ましい。しかしながら、メモリセルの電流／電力の最大時の消費量の範囲内では、書き込み帯域幅を高くすることは難しい。
【発明の概要】
【０００７】
可逆抵抗切替素子を使用する記憶システムと、その記憶システムを動作させる方法が記載される。ここでは、メモリセルが有する様々な抵抗を考慮して、書き込み条件を変更する技術が開示される。これらの技術は、少数回の試行によってメモリセルへの書き込みが可能であり、時間及び／又は電力を節約することができる。また、電流／電力の最大時の消費量を抑制しつつ、高い書き込み帯域幅を実現するための技術が開示される。一実施形態では、電流／電力の最大時の消費量を削減するべく、複数のメモリセルに同時に書き込みを行うためのページマッピング方式が提供される。
【０００８】
一実施形態は、不揮発性記憶装置を動作させる方法であって、以下の事項を含む。可逆抵抗切替素子のインピーダンス特性を示す情報を決定するステップ。可逆抵抗切替素子のための書き込み電圧を、少なくとも部分的に、インピーダンス特性に基づいて決定するステップ。その書き込み電圧を使用して、可逆抵抗切替素子に書き込みを行うステップ。
【０００９】
一実施形態は、装置であって、可逆抵抗切替素子と、この可逆抵抗切替素子に接続された一以上の管理回路とを備える。一以上の管理回路は、可逆抵抗切替素子のインピーダンス特性を示す情報を決定する。一以上の管理回路は、少なくとも部分的に、インピーダンス特性に基づいて可逆抵抗切替素子の書き込み電圧を決定する。一以上の管理回路は、その書き込み電圧を使用して、可逆抵抗切替素子に書き込みを行う。
【００１０】
一実施形態は、複数の可逆抵抗切替素子のグループを有する不揮発性記憶装置を動作させる方法である。グループ内の選択された可逆抵抗切替素子への書き込み時にグループで使用される電流及び／又は電力は、選択された可逆抵抗切替素子のグループ内における位置に応じて異なる。この方法は、以下の事項を備える。不揮発性記憶装置が記憶する一群のデータを受け取るステップ。一群のデータを異なるグループにある複数の可逆抵抗切替素子に同時に書き込むときの電流及び／又は電力の最大時の消費量が最小化されるように、可逆抵抗切替素子の位置に基づいて、一群のデータを前記異なるグループにある複数の可逆抵抗切替素子にマッピングするステップ。マッピングに基づいて、前記異なるグループにある複数の可逆抵抗切替素子に同時に書き込みを行うステップ。
【００１１】
一実施形態は、複数のブロックを有し、それぞれのブロックが複数の可逆抵抗切替素子を有する不揮発性記憶装置である。各ブロックは、複数のワード線と、複数のワード線ドライバと、複数のビット線と、複数のビット線ドライバとを備えている。各々の可逆抵抗切替素子は、一本のワード線及び一本のビット線に接続されている。さらに、各々の可逆抵抗切替素子は、一つのビット線ドライバ及び一つのワード線ドライバに接続されている。不揮発性記憶装置は、可逆抵抗切替素子に接続された一以上の管理回路を有している。一以上の管理回路は、第１のブロックにある第１の可逆抵抗切替素子と、第２のブロックにある第２の可逆抵抗切替素子とに、同時に書き込みを行う。第１の可逆抵抗切替素子から第１の可逆抵抗切替素子に接続されたビット線ドライバ又はワード線ドライバの少なくとも一方までの距離は、第２の可逆抵抗切替素子から第２の可逆抵抗切替素子に接続されたビット線ドライバ又はワード線ドライバの少なくとも一方までの距離よりも、離れている。
【図面の簡単な説明】
【００１２】
【図１】可逆抵抗切替素子を用いたメモリセルの一実施形態の概略斜視図。
【００１３】
【図２】図１のメモリセルの複数によって形成された第１メモリレベルの一部を示す概略斜視図。
【００１４】
【図３】三次元メモリアレイの一部の概略斜視図。
【００１５】
【図４】三次元メモリアレイの一部の概略斜視図。
【００１６】
【図５Ａ】メモリシステムの一実施形態のブロック図。
【００１７】
【図５Ｂ】ベイの一実施形態を示す模式図。
【００１８】
【図６】メモリセルの状態を読み取る回路を示す。
【００１９】
【図７】メモリセルのセット及びリセット抵抗分布の一例を示す。
【００２０】
【図８】メモリセルの書き込み時に使用される電気回路の一部を模式的に説明する図。
【００２１】
【図９】メモリセルの書き込みプロセスの一実施形態を示すフローチャート。
【００２２】
【図１０】可逆抵抗切替素子のインピーダンス特性を決定するプロセスの一実施形態を示すフローチャート。
【００２３】
【図１１】インピーダンス特性から決定した書き込み条件を用いたメモリセルの書き込みプロセスの一実施形態を示すフローチャート。
【００２４】
【図１２Ａ】ビットラインドライバ及びワードラインドライバの近くに位置する不揮発性記憶素子に書き込みを行う時にワードライン及びビットラインに印加される信号の一実施形態を模式的に示す。
【００２５】
【図１２Ｂ】ビットラインドライバ及びワードラインドライバの遠くに位置する不揮発性記憶素子に書き込みを行う時にワードライン及びビットラインに印加される信号の一実施形態を模式的に示す。
【００２６】
【図１３】電流／電力の最大時の消費量を最小限に抑えるメモリセルの書き込みプロセスの一実施形態を示すフローチャート。
【００２７】
【図１４】ページマッピング方式に基づくメモリセルの書き込みプロセスの一実施形態を示すフローチャート。
【発明を実施するための形態】
【００２８】
可逆抵抗切替素子を有するメモリセルを含むメモリシステムが提供される。ここで開示されるシステム及び方法は、複数の可逆抵抗切替素子が有する様々な抵抗を考慮して、書き込み条件を変更する。例えば、メモリセルをリセット（又はセット）するためにメモリセルに試行される書き込みの回数を削減するために、書き込みされるメモリセル内の可逆抵抗切替素子の抵抗が、適切な書き込み電圧を決定するために考慮される。さらに、ここで開示する様々なシステム及び方法は、電流及び／又は電力の最大時の消費量を削減しつつ、高い書き込み帯域幅を実現することができる。例えば、グループ内の選択されたメモリセルに書き込みを行うときにメモリセルのグループ全体（例えばブロック）によって消費される電力は、選択されたメモリセルのグループ内における位置に応じて変化する。一実施形態では、複数のメモリセルに同時に書き込みを行うためのページマッピング方式が利用され、それによって、全てのグループによる電流及び／又は電力の最大時の消費量を抑制する。以下では、可逆抵抗切替素子を有するメモリセルの一例と、このメモリセルに書き込みを行うシステムが記載される。しかしながら、ここで開示されるシステム及び方法は、後述するメモリセル及びシステムの例に限定されないことに留意されたい。
【００２９】
メモリセルシステム
図１は、メモリセル２００に関する一つの実施形態の概略斜視図を示す。メモリセル２００は、第１導電体２０６と第２導電体２０８との間において、ステアリング素子２０４に直列に接続される可逆抵抗切替素子２０２を備える。可逆抵抗切替素子２０２は、二以上の状態を可逆的に切替可能な抵抗特性を有する可逆抵抗切替材料２３０を備える。例えば、可逆抵抗切替材料は、製造時に初期の高抵抗状態となっており、この状態は、第１の物理的な信号を印加することによって、低抵抗状態に切替可能である。例えば、装置は、第１の量のエネルギー、充電、熱、電圧、電流、その他の物理量の印加に応じて、状態を切り替える。可逆抵抗切替材料は、第２の量のエネルギー、充電、熱、電圧、電流、その他の物理量が印加されることによって、高抵抗状態へ戻ることができる。あるいは、可逆抵抗切替素子は、製造時には初期の低抵抗状態であってもよく、この状態は、適切なエネルギー、充電、熱、電圧、電流、その他の物理量の印加によって、高抵抗状態に可逆的に切替可能である。メモリセルに使用される場合、一つの抵抗状態は、２値の「０」を表し、他の抵抗状態は２値の「１」を表してもよい。しかしながら、三以上のデータ／抵抗状態が使用されてもよい。例えば、前に援用されている米国特許出願公開第２００６／０２５０８３６号には、多くの可逆抵抗切替材料及び可逆抵抗切替材料を採用したメモリセルの動作が記載されている。
【００３０】
一実施形態では、高抵抗状態から低抵抗状態に抵抗を切り替えるプロセスは、可逆抵抗切替素子２０２を「セットする」と称される。低抵抗状態から高抵抗状態に抵抗を切り替えるプロセスは、可逆抵抗切替素子２０２を「リセットする」と称される。高抵抗状態は２値データ「０」に対応付けることができ、低抵抗状態は２値データ「１」に対応付けることができる。「セットする」と「リセットする」及び／またはデータの符号化は、その反対とすることもできる。
【００３１】
ある実施形態では、可逆抵抗切替材料２３０は、酸化金属から形成されてもよい。様々な種類の酸化金属を用いることができる。一例として、酸化ニッケルが用いられる。可逆抵抗切替材料を使用したメモリセルの製造についての情報は、「Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｔｈａｔ  Ｅｍｐｌｏｙｓ  ａ  Ｓｅｌｅｃｔｉｖｅｌｙ  Ｄｅｐｏｓｉｔｅｄ  Ｒｅｖｅｒｓｉｂｌｅ  Ｒｅｓｉｓｔａｎｃｅ  Ｓｗｉｔｃｈｉｎｇ  Ｅｌｅｍｅｎｔ  ａｎｄ  Ｍｅｔｈｏｄｓ  ｏｆ  Ｆｏｒｍｉｎｇ  Ｔｈｅ  Ｓａｍｅ」と題する、２００７年６月２９日に出願された米国特許出願公開２００９／０００１３４３号に記載されており、その全体はここで参照することによってここに援用される。
【００３２】
可逆抵抗切替素子２０２は、電極２３２、２３４を有する。電極２３２は、酸化金属の可逆抵抗切替材料２３０と導体２０８の間に位置している。一実施形態では、電極２３２はプラチナから形成される。電極２３４は、酸化金属の可逆抵抗切替材料２３０とダイオード２０４の間に位置している。一実施形態では、電極２３４は窒化チタンから形成され、バリア層として機能する。
【００３３】
ステアリング素子２０４は、ダイオードであってもよく、あるいは、可逆抵抗切替素子２０２に印加される電圧及び／又は流れる電流を選択的に制限することによって非オーミック導通を示す適切な他のステアリング素子であってもよい。このような態様において、メモリセル２００は、二次元または三次元のメモリアレイの一部として利用してもよい。さらに、データは、アレイ内の他のメモリセルの状態に影響を及ぼすことなく、メモリセル２００に書き込んだり読み出されたりしてもよい。ダイオード２０４は、ダイオードのｐ領域の上にｎ領域を有して上を向くか、ダイオードのｎ領域の上にｐ領域を有して下を向くかによらず、縦型の多結晶ｐ−ｎまたはｐ−ｉ−ｎダイオードなどの何らかの適切なダイオードを含んでもよい。
【００３４】
ある実施形態では、ダイオード２０４は、ポリシリコン、多結晶シリコン−ゲルマニウム合金、ポリゲルマニウム、または他の何らかの適切な材料などの多結晶半導体材料から形成されてもよい。例えば、ダイオード２０４は、高濃度にドープされたｎ＋ポリシリコン領域２４２と、ｎ＋ポリシリコン領域２４２の上の低濃度にドープされた又は真性ポリシリコン領域２４４と、真性ポリシリコン領域２４４の上の高濃度にドープされたｐ＋ポリシリコン領域１４６とを含んでもよい。ある実施形態では、薄い（例えば数百オングストローム以下の）ゲルマニウム及び／またはシリコン−ゲルマニウム合金層（図示せず、このシリコン−ゲルマニウム合金層は約１０％以上のゲルマニウムを有するもの）を、ｎ＋ポリシリコン領域１４２上に形成することによって、ｎ＋ポリシリコン領域１４２から真性領域１４４内へのドーパントの移動を防止及び／または低減することができる。このことは、例えば、「Ｄｅｐｏｓｉｔｅｄ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｓｔｒｕｃｔｕｒｅ  ｔｏ  Ｍｉｎｉｍｉｚｅ  Ｎ・Ｔｙｐｅ  Ｄｏｐａｎｔ  Ｄｉｆｆｕｓｉｏｎ  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  Ｍａｋｉｎｇ」と題する２００５年１２月９日に出願された米国特許公開第２００６／００８７００５号で説明されており、ここで参照することによってその全体をここに援用する。当然ながら、ｎ＋及びｐ＋領域の位置は逆であってもよい。
【００３５】
ダイオード２０４が、蒸着シリコン（例えば非晶質または多結晶）から製造される場合、ダイオード２０４上にシリサイド層を形成して、蒸着シリコンを製造時において低抵抗状態とすることができる。この低抵抗状態により、蒸着シリコンを低抵抗状態へ切り換えるために高い電圧が必要とされず、メモリセルのプログラミングを容易にすることができる。
【００３６】
導体２０６、２０８は、タングステン、何らかの適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニドなど、何らかの適切な導電性材料を含んでもよい。図１の実施形態では、導体２０６、２０８はレール状であり、異なる方向（例えば実質的に互いに直交する等）に伸びる。導体は他の形状及び／又は構造とすることもできる。ある実施形態では、導体２０６、２０８とともに、バリア層、接着層、反射防止コーティング及び／またはそれに類する物（図示せず）を使用して、デバイス性能を改善し及び／またはデバイスの製造に役立てることもできる。
【００３７】
図１では、可逆抵抗切替素子２０２がステアリング素子２０４の上に配置されているが、当然ながら、他の実施形態では、可逆抵抗切替素子２０２がステアリング素子２０４の下に位置してもよい。
【００３８】
図２は、図１のメモリセル２００の複数個から形成される第１のメモリレベル２１４の一部の概略斜視図である。簡単にするため、可逆抵抗切替素子２０２、ダイオード２０４及びバリア層２１３は、個別に示されない。メモリアレイ２１４は、「クロスポイント」アレイであり、複数のメモリセルが接続された複数のビット線（第２導体２０８）及びワード線（第１導体２０６）を含む（図示されている）。メモリのマルチレベルには、他のメモリアレイ構造を採用することもできる。
【００３９】
図３は、第１のメモリレベル２１８の上に第２のメモリレベル２２０を配置したモノリシックな三次元アレイ２１６の一部の概略斜視図である。図３の実施形態では、各メモリレベル２１８、２２０は、クロスポイントアレイ内に複数のメモリセル２００を含む。当然ながら、第１のメモリレベル２１８と第２のメモリレベル２２０との間に、付加的な層（例えば、中間誘電体）が存在してもよいが、簡単にするために図３では示されない。メモリの付加的なレベルには、他のメモリアレイ構造を採用することもできる。図３の実施形態では、全てのダイオードは、ｐ型領域をダイオードの上部または下部のどちらに有するｐ−ｉ−ｎダイオードが使用されるかによって、上向きまたは下向きなどの同じ方向に「向く」ことで、ダイオードの製造を簡略化することができる。
【００４０】
ある実施形態では、メモリレベルは、例えば、「Ｈｉｇｈ・Ｄｅｎｓｉｔｙ  Ｔｈｒｅｅ・Ｄｉｍｅｎｓｉｏｎａｌ  Ｍｅｍｏｒｙ  Ｃｅｌｌ」と題する米国特許第６，９５２，０３０号で説明されているように形成することができ、ここで参照することによってその全体をここに援用する。例えば、図４に示されるように、第１のメモリレベルの上部導体は、第１のメモリレベルの上に位置する第２のメモリレベルの下部導体として用いられてもよい。このような実施形態では、隣接するメモリレベル上のダイオードは、反対方向に向くのが好ましく、この点は、２００７年３月２７日に出願された「Ｌａｒｇｅ  Ａｒｒａｙ  ｏｆ  Ｕｐｗａｒｄ  Ｐｏｉｎｔｉｎｇ  Ｐ−Ｉ−Ｎ  Ｄｉｏｄｅｓ  Ｈａｖｉｎｇ  Ｌａｒｇｅ  ａｎｄ  Ｕｎｉｆｏｒｍ  Ｃｕｒｒｅｎｔ」と題する米国特許出願公開１１／６９２１５１に記載されており、ここで参照することによってその全体をここに援用する。例えば、第１のメモリレベル２１８のダイオードは、矢印Ａ１で示されるように上向きダイオード（例えばダイオードの下部にｐ領域を有する）であってもよく、第２のメモリレベル１２０のダイオードは、矢印Ａ２で示されるように下向きダイオード（例えばダイオードの下部にｎ領域を有する）であってもよく、あるいはその逆であってもよい。
【００４１】
モノリシックな三次元メモリアレイは、中間基板を用いることなく、複数のメモリレベルがウェハなどの単一の基板上に形成されるアレイである。１つのメモリレベルを形成する層は、既存の単一又は複数のレベルの層の上に直接蒸着又は成長される。これに対して、Ｌｅｅｄｙによる「Ｔｈｒｅｅ  Ｄｉｍｅｎｓｉｏｎａｌ  Ｓｔｒｕｃｔｕｒｅ  Ｍｅｍｏｒｙ」と題する米国特許第５，９１５，１６７号にあるように、積層メモリは、別々の基板上にメモリレベルを形成し、そのメモリレベルを互いに重ねて接着することによって構築される。基板は、ボンディングの前に薄くされ、あるいはメモリレベルから取り除かれてもよいが、メモリレベルが個別の基板上に最初に形成されるので、このようなメモリは、本当のモノリシックな三次元メモリアレイではない。
【００４２】
図１−図４では、開示される配置に応じて、円筒型のメモリセルとレール型の導体が示されている。しかしながら、ここで開示される技術は、ある特定の形状のメモリセルにのみ適用されるものではない。他の構造を用いて可逆抵抗切替材料を含むメモリセルを形成することも可能である。例えば、以下の特許は、可逆抵抗切替材料を適用可能なメモリセルの構造の例を提供する。米国特許第６，９５２，０４３号、米国特許第６，９５１，７８０号、米国特許第６，０３４，８８２号、米国特許第６，４２０，２１５号、米国特許第６，５２５，９５３号、米国特許第７，０８１，３７７号。
【００４３】
図５Ａは、ここで開示される技術を実行可能なメモリシステム３００の一例を示すブロック図である。上記したように、メモリシステム３００は、メモリセルが二次元または三次元のアレイとなったメモリアレイ３０２を含む。一実施形態では、メモリアレイ３０２は、モノシリックの三次元メモリアレイである。メモリアレイ３０２のアレイ端子線は、行として構成されたワード線の様々な層と、列として構成されたビット線の様々な層とを有する。しかしながら、他の方向でも実施可能である。
【００４４】
メモリシステム３００は、出力３０８がメモリアレイ３０２の各々のワード線に接続されている行制御回路３２０を含む。行制御回路３２０は、Ｍ個の行アドレス信号の集合と１つ以上の様々な制御信号を、システム制御ロジック回路３３０から受信している。行制御回路３２０は、典型的には、読み取り及びプログラミング（例えば、セット及びリセット）動作の双方のために、行デコーダ３２２、アレイ端子ドライバ３２４及びブロック選択回路３２６としての回路を含んでいる。メモリシステム３００はまた、入力／出力３０６がメモリアレイ３０２の各々のビット線に接続される列制御回路３１０を含む。列制御回路３０６は、Ｎ個の列アドレス信号の集合と１つ以上の様々な制御信号を、システム制御論理３３０から受信している。列制御回路３０６は、典型的には、列デコーダ３１２、アレイ端子レシーバまたはドライバ３１４、ブロック選択回路３１６、に加え、増幅器３１８を含む読み取り／書き込み回路、及びＩ／Ｏマルチプレクサとしての回路を含んでいる。システム制御論理回路３３０は、データ及び命令をホストから受信し、データをホストに提供する。他の実施形態では、システム制御論理３３０は、データ及び命令を個別の制御回路から受信し、データをその制御回路に提供することができ、その制御回路はホストと通信している。システム制御論理３３０は、メモリシステム３００の動作を制御するために、１つ以上の状態マシン、レジスタ及び他の制御ロジックを含んでもよい。
【００４５】
通常、メモリアレイを組み込んだ集積回路では、アレイが多数の副アレイあるいはブロックにさらに分割される。複数のブロックは、１６又は３２その他の数のブロックを含むベイにグループ化される。三次元メモリの各ブロックはメモリセルの多くの層を有する。例えば、一つのブロックは八つの層を有することがある。各層は、数百、数千のビットライン及びワードラインを有することがある。例えば、一つの層は、約１０００のビットラインと約８０００のワードラインを有する。ある実施形態では、各ビットラインに対してビットラインドライバが設けられる。なお、一つのドライバは、二以上のビットラインで共有されることもある。さらに、一つのビットラインが１つのドライバに対応付けられる必要はない。ある実施形態では、いくつかのドライバをビットライン群の一方に物理的に配置し、残りのドライバをビットライン群の他方に配置することもできる。
【００４６】
よく利用されるものとして、副アレイは、一般的にデコーダ、ドライバ、センス増幅器及び入力／出力回路によって連続された隣接するワード及びビット線を有する隣接したメモリセルのグループである。これは、様々な理由のために行われる。例えば、大きなアレイでは、ワード線及びビット線を横切るときにそのワード線及びビット線の抵抗及び容量によって生じる信号遅れ（即ちＲＣ遅れ）がとても大きいことがある。これらのＲＣ遅れは、大きなアレイを小さな副アレイのグループに分割し、各々のワード線及び／またはビット線の長さを短くすることによって低下させることができる。他の例では、メモリセルのグループへのアクセスに関連する電力は、メモリサイクルにおいて同時にアクセスし得るメモリセルの数の上限を決定し得る。結果として、大きなメモリアレイは、しばしば小さな副アレイに分割され、同時にアクセスされるメモリセルの数が減らされる。ただし、記述を簡単化するために、アレイは、副アレイと同意語で用いられ、デコーダ、ドライバ、センス増幅器、及び入力／出力回路によって通常は連続している隣接したワード及びビット線を有するメモリセルの隣接したグループと称される。集積回路は、１つ以上のメモリアレイを含んでもよい。
【００４７】
上述されているように、メモリ装置内の記憶素子は、種々の組又は群に組織化することができる。一つの可能なアプローチでは、記憶素子が４、８、１６、３２、６４又はその他の数の複数のベイを構成し、各々のベイが、例えば、３２ブロック、６４ブロック、又はその他の数のブロックを含む。図５Ｂは、記憶素子の２個のベイの組の編成を示す。この例の各ベイは、ユーザデータを記憶する３２ブロック及び２個の予備ブロックを有する。
【００４８】
いくつかの実施形態では、メモリアレイに書き込みを行うときに、二以上のベイに同時に書き込みを行うことができ、それによって書き込み帯域幅を増加させることができる。例えば、二つの異なるベイにおけるブロック０の中の一以上のメモリセルに、同時に書き込みを行うことができる。上述したように、指示されたブロックにおいて多数のメモリセルに同時に書き込みを行うことは、難しいことも多い。従って、異なるベイにおいてメモリセルに同時に書き込みを行うことは、書き込み帯域幅を増加させることができる。しかし、さらに後述されるように、最大時の電力（又は電流）消費量を考慮して、高い書き込み帯域幅を達成するために、各ベイにおいて適切なメモリセルを選択することは、依然として難題である。簡単に言うと、一つのベイにおいて同時に書き込まれるメモリセルがそれほど多数でない場合であっても、全てのベイにおいて全てのメモリセルに同時に書き込みを行う間に消費される全電力（又は電流）は、最大時の電流（又は電力）消費量より下に抑制されるべきである。
【００４９】
メモリアレイに書き込みを行うとき、データのページは、それぞれが異なったベイに書き込まれる二以上の部分に分割されることがある。例えば、各ページは、２０５６バイトを含むことがある。一例として、ページは、４個の部分に分割でき、各々の部分は、異なったベイに書き込まれる。ある実施では、ページは、各ベイにおいて同じ番号が付されたブロックに書き込まれる。例えば、ページの一部分は、複数のベイにおいてブロック０に書き込まれることがある。ある実施では、ページは、存在する多数のベイに分割されてもよい。例えば、３２個のベイが存在する場合、ページは、（等しいサイズでもよい）３２個の断片に分割される。各断片は、この場合、各々のベイにおいて同じ番号が付されたブロックに書き込まれる。ここで、データの全てが同時に書き込まれる必要はない。例えば、各ベイにおいて僅か１ビットのみが同時に書き込まれてもよい。ある実施では、複数のビットが各ベイに同時に書き込まれる。同じ番号が付されたブロックが各ベイ内で同時に書き込まれることは、絶対的な要件でないことにも留意されたい。
【００５０】
いくつかの実施形態では、メモリセルに同時に書き込みを行うときに、ページマッピング方式を使用することによって、電流／電力の最大時の消費量を削減する。特定のメモリセルに書き込むときに、メモリセルのグループ（例えばブロック）によって使用される電流及び／又は電力は、当該メモリセルのグループ内における場所に応じて変化する。例えば、ビット線ドライバ及び／又はワード線ドライバから離れたメモリセルに書き込みを行うときに消費される全電流／電力は、このメモリセルの一方又は両方のドライバにより近いメモリセルに書き込みを行うときよりも、高くなることが多い。このように電力／電流消費が大きくなる理由は、後述するように、非選択メモリセルに接続されたダイオードの逆バイアス電流にある。一実施形態では、複数のブロックのメモリセルにページをマップするページマッピング方式を採用する（複数のブロックは、異なるベイに存在することもある）。説明の便宜上、第１のブロック内の第１のメモリセルに書き込みを行うときに第１のブロックによって使用される電流／電力は、比較的に高いとする。この場合、電流／電力の最大時の消費量を削減するために、第２のブロック内の第２のメモリセルに書き込みを行うときに第２のブロックによって使用される電流／電力は比較的に低くなるように、第２のブロックでは書き込みのメモリセルを選択する。換言すると、ページマッピング方式は、複数のブロックのメモリセルへ書き込みを行う際に、各ブロックにおいて比較的に大きな電流／電力を消費するようなメモリセルへ同時に書き込みを行うことを回避する。このようにして、ページマッピング方式は、電流／電力の最大時の消費量を削減することができる。電流／電力の最大時の消費量を削減することによって、より多数のビットに同時に書き込みを行うことが可能になる。従って、メモリ装置の電流及び／又は電力の最大時の消費量を維持したままで、書き込み帯域幅を高めることができる。
【００５１】
いくつかの実施形態では、書き込み時に使用するビット線電圧及びワード線電圧を、書き込みされるメモリセルのアドレスに応じて変化させることができる。例えば、選択ビット線の電圧と、非選択ワード線の電圧を、書き込みされるメモリセルのアドレスに応じて変化させることができる。しかしながら、別の方式を使用することもできる。図５Ａを参照すると、アドレス依存型電圧・電流発生器４６５は、メモリセルのアドレスに応じたビット線電圧（ＶＢＬ＿ＡＤ）とワード線電圧（ＶＷＬ＿ＡＤ）を発生する。システム制御ロジック３３０は、行アドレス及び列アドレス情報を発生器４６５に供給する。発生器４６５は、ビット線電圧を行制御回路３１０に、そして、ワード線電圧を列制御回路３２０に供給する。書き込み時にこれらの電圧を印加するのは、メモリセルのアドレスが、メモリセルからそのビット線ドライバ及びワード線ドライバまでの距離に相関するためである。アドレス依存型電圧（そして基準電流）は、メモリセルとそのドライバ群との間の距離に応じて生じる、ビット線及びワード線に沿った電圧降下を補償することができる。詳細については後述する。
【００５２】
いくつかの実施形態では、異なる書き込み電圧を、異なるベイの選択ビット線に同時に印加することができる。例えば、最大時の電力消費量を削減しつつ複数のメモリセルに書き込みを行う際に、一つのベイの選択ビット線に印加する電圧を、他のベイの選択ビット線に印加する電圧よりも低くすることができる。さらには、異なる電圧を異なるベイの非選択ワード線に同時に印加することもできる。従って、異なるビット線電圧及び異なるワード線電圧を供給するために、二以上のアドレス依存型電圧・電流発生器４６５を設けることもできる。
【００５３】
いくつかの実施形態では、メモリセルの読み出しに使用する基準電流を、読み出しされるメモリセルのアドレスに応じて変化させることができる。アドレス依存型電圧・電流発生器４６５は、アドレス依存型電流ＩＲＥＦ＿ＡＤを発生し、このアドレス依存型電流は、メモリセル群を読み出すとき使用するため列制御回路３１０に供給される。
【００５４】
いくつかの実施形態では、図５Ａに示されたコンポーネントの全てを、単独の集積回路に配置することができる。例えば、システム制御ロジック３３０と列制御回路３１０と行制御回路３２０は、基板の表面に形成し、メモリアレイ３０２は、基板の上（そして、システム制御ロジック３３０と列制御回路３１０と行制御回路３２０との上）に形成されたモノリシック３次元メモリアレイとすることができる。一部の場合、制御回路の一部分は、一部のメモリアレイ３０２と同じ層に形成することができる。
【００５５】
上述のように、可逆抵抗切替素子２０２は、二以上の状態の間で可逆的に切り替わることができる。一例ではあるが、可逆抵抗切替材料は、製造時には初期状態として高抵抗状態にあり、第１の量のエネルギー、電荷、熱、電圧及び／又は電流の印加によって低抵抗状態に切り替わり、第２の量のエネルギー、電荷、熱、電圧及び／又は電流の印加によって高抵抗状態へ戻すことがある。
【００５６】
図６は、メモリセルの状態を読み出す一実施形態を示す回路を表す。図６は、メモリセル群４５０、４５２、４５４及び４５６を含むメモリアレイの一部分を示し、例えば図１〜４の実施形態に基づくものである。多数のビット線のうちの二本と、多数のワード線のうちの二本とが示されている。一本のビット線のための読み出し回路が表されており、それはトランジスタ４５８を介してビット線に接続されている。トランジスタ４５８は、対応するビット線を選択／非選択するために、列デコーダ３１２から供給されるゲート電圧により制御される。トランジスタ４５８は、ビット線をデータバスに接続する。書き込み回路４６０（システム制御ロジック３３０の一部である）は、データバスに接続される。トランジスタ４６２は、データバスに接続されているとともに、クランプ制御回路４６４（システム制御ロジック３３０の一部である）によって制御されるクランプ装置として機能する。トランジスタ４６２は、コンパレータ４６６及び基準電流源ＩＲＥＦにさらに接続される。コンパレータ４６６の出力は、データ出力端末（システム制御ロジック３３０、コントローラ及び／又はホスト）と、データラッチ４６８とに接続される。書き込み回路４６０は、さらにデータラッチ４６８に接続される。
【００５７】
可逆抵抗切替素子の状態の読み出しを行うとき、全てのワード線は最初にＶｒｅａｄ（例えば約２ボルト）でバイアスされ、全てのビット線は接地される。選択ワード線は、その後、接地電圧にされる。例示の目的のため、この説明では、メモリセル４５０が読み出しのために選択されると仮定する。一以上の選択ビット線は、（トランジスタ４５８をオンに入れることにより）データバスと、クランプ装置（〜２ボルト＋Ｖｔを受けるトランジスタ４６２）とを介してＶｒｅａｄにプルされる。クランプ装置のゲートは、Ｖｒｅａｄを上回るが、ビット線をＶｒｅａｄ付近に維持するように制御される。電流は、ＶＳＥＮＳＥノードからトランジスタ４６２を介して選択メモリセルによってプルされる。ＶＳＥＮＳＥノードは、高抵抗状態電流と低抵抗状態電流との間にある基準電流ＩＲＥＦをさらに受ける。ＶＳＥＮＳＥノードは、セル電流と基準電流ＩＲＥＦとの間の電流差に対応して動く。コンパレータ４６６は、ＶＳＥＮＳＥ電圧をＶｒｅｆ−ｒｅａｄ電圧と比較することによりデータ出力信号を発生する。メモリセル電流がＩＲＥＦより大きい場合、メモリセルは、低抵抗状態にあり、ＶＳＥＮＳＥ電圧は、ＶＲＥＦより低くなる。メモリセル電流がＩＲＥＦより小さい場合、メモリセルは、高抵抗状態にあり、ＶＳＥＮＳＥ電圧は、ＶＲＥＦより高くなる。コンパレータ４６６からのデータ出力信号は、データラッチ４６８内にラッチされる。いくつかの実施形態では、基準電流を、メモリセルのアドレスに応じて変化させることができる。
【００５８】
図６の回路は、メモリセルがどの状態にあるかを決定することだけに限定されないことに留意されたい。ＩＲＥＦの適切な選択によって、メモリセルの抵抗は、任意の抵抗と比較することができる。ここで説明する実施形態では、書き込み電圧を決定するために使用するインピーダンス特性を決定するために、メモリセルの抵抗が所定の抵抗を上回るのか、又は下回るのかを判定するために、図６の回路を使用する。
【００５９】
上述したように、メモリセル群は、低抵抗「セット」状態、又は高抵抗「リセット」状態に書き込まれることができる。図７は、メモリセル群の可逆抵抗切替素子の二つの抵抗分布の例を表す。本例では、セットされたメモリセルの抵抗の範囲が約５キロオームから１００キロオームまでの間にある。リセットされた可逆抵抗切替素子の最低抵抗は、１００キロオームの多数倍になり得る。一例として、ＲＥＳＥＴ状態の最低抵抗は、５０メガオームである。抵抗の範囲は、メモリセル群の材料及び構造に依存して著しく変化する。さらに、図７は２つの状態のみを示すが、可逆抵抗切替素子は、三以上の状態に書き込みを行うこともできる。この場合、さらなる抵抗範囲を、他の状態を示すために使用することができる。
【００６０】
メモリセルを「読み出す」とき、可逆抵抗切替素子の正確な抵抗を決定する必要はない。セット状態とリセット状態との間には大きな抵抗差が存在するので、図６の回路を使用して読み出すときは、可逆抵抗切替素子が、１００キロオームと５０メガオームとの間に定められた抵抗よりも大きい／小さい抵抗を有するのかを判別できるように、ＩＲＥＦの値を定めればよい。ここで、全てのメモリセル群に対して全く同じＩＲＥＦの値を使用しても、全く同じ抵抗を基準に可逆抵抗切替素子の抵抗の大小を判別ことにはならない。例えば、ブロック内の一の場所にあるメモリセルでは、ＩＣＥＬＬ＞ＩＲＥＦのときに抵抗が５メガオーム未満であることを意味するとしても、ブロック内の他の場所にあるメモリセルでは、ＩＣＥＬＬ＞ＩＲＥＦのときに抵抗が５．１メガオーム未満であることを意味することがある。一実施形態では、可逆抵抗切替素子の抵抗をより正確に決定するために、ＩＲＥＦをメモリセルの位置（例えばアドレス）に応じて変化させてもよい。
【００６１】
セットされたメモリセルをリセット状態に書き換えることは、メモリセルの抵抗を目標抵抗以上になるまで上昇させる必要がある。例えば、図７を参照すると、メモリセルの目標リセット抵抗は少なくとも５０メガオームとなる。可逆抵抗切替素子の抵抗が目標抵抗以上になるまで、一以上の書き込み信号がメモリセルに接続された回路に印加される。一例ではあるが、書き込み電圧は、メモリセルに接続されたビット線に印加される。その後、メモリセルの導通電流をＩＲＥＦと比較することによって、可逆抵抗切替素子が目標抵抗以上であるのか否かを判別する。メモリセルは、書き込み信号によってリセットされないことがある。即ち、抵抗が目標抵抗に到達しないことがある。この理由の一つは、書き込み電圧が十分に高くなかったということである。しかし、メモリセルをリセットすることは、供給される電圧ではなく、メモリセルに供給される総電力によるともいえる。メモリセルをリセットする一回目の試行が失敗した場合、目標抵抗以上となるまで再度の試行が行われる。電圧によってメモリセルをリセットする場合、次の書き込み電圧は、メモリセルが書き込まれるまで、一回目よりも大きくすることが好ましく、以下も同様である。
【００６２】
少ない回数の書き込みサイクルで目標抵抗に到達することは、時間及び電力の両方を節約することができ、有利である。しかし、メモリセルに電気的に接続された他の素子のインピーダンスのために、全ての書き込み電圧が選択メモリセルに印加されるとは限らない。図８を参照すると、ビット線ドライバは、選択ビット線の一方の端部に電圧を供給し、ワード線ドライバは、選択ワード線の一方の端部を接地する。選択ビット線は抵抗ＲＢＬを有しており、これはメモリセルとビット線ドライバとの間のビット線の長さに応じて変化する。選択ワード線は抵抗ＲＷＬを有しており、これはメモリセルとワード線ドライバとの間のワード線の長さに応じて変化する。ビット線容量ＣＢＬは、ビット線と他の導体素子（例えば隣接するビット線）との間の寄生容量であり、破線で表されている。ワード線容量ＣＷＬも、ワード線と他の導体素子（例えば隣接するワード線）との間の寄生容量であり、破線で表されている。回路は、簡略化したものであること、及び、電圧降下を引き起こす他の素子も存在し得ることに留意されたい。例えば、ビット線ドライバの入力と、書き込み電圧を発生する回路との間に、他の回路が存在することがある。ビット線ドライバがＶＰＲＯＧを印加し、ワード線ドライバがワード線の端部を接地した結果、メモリセルが導通電流ＩＣＥＬＬを有すると仮定する。この場合、式１が定義される（定常状態について）。
【００６３】
ＶＰＲＯＧ＝（ＲＢＬ＊ＩＣＥＬＬ）＋（ＶＤＩＯＤＥ）＋（ＶＳＥ）＋（ＲＷＬ＊ＩＣＥＬＬ）  式１
【００６４】
式１において、ＶＳＥは、可逆抵抗切替素子の両端の電圧である。即ち、全ての書き込み電圧が、可逆抵抗切替素子の両端に印加されるわけではない。可逆抵抗切替素子の抵抗が、ビット線及び／又はワード線の抵抗といった他の抵抗より小さければ、書き込み電圧の大部分は、ビット線及び／又はワード線の両端で失われる。一例として、最大時の全抵抗は５０キロオームにもなり得る。ここで最大時の抵抗は、ビット線ドライバ及びワード線ドライバの両者から最も離れたメモリセルに書き込みを行う場合の可逆抵抗切替素子の抵抗以外の抵抗を指す。ビット線ドライバ及びワード線ドライバの両者に最も近いメモリセルに書き込みを行う場合である最小時の抵抗は、実質的により低いことがある。メモリセルのアドレスに依存して、ビット線とワード線の合成抵抗は、著しく変化し得る。
【００６５】
さらに、可逆抵抗切替素子自体の抵抗は、あるセットされたメモリセルと、次のメモリセルとの間で、大きく相違し得る。セットされたメモリセルの抵抗分布の一例を再度参照すると、抵抗範囲は、５キロオームから１００キロオームに亘る。抵抗範囲の下端にあるメモリセルについては、その抵抗が、ビット線とワード線の合成抵抗よりも非常に小さいといえる。従って、書き込み電圧の大部分は、選択ビット線及び／又は選択ワード線において失われる。上述されているように、メモリセルをリセットすることは、メモリセルに供給された電力に依存するということができる。図８の回路を参照すると、異なる抵抗を有する可逆抵抗切替素子に供給する電力に関して、以下を観察することができる（ＲＣＥＬＬは、可逆抵抗切替素子の抵抗である）。
【００６６】
ＶＰＲＯＧ＝（ＲＢＬ＋ＲＷ）＊ＩＣＥＬＬ＋ＶＤＩＯＤＥ＋ＲＣＥＬＬ＊ＩＣＥＬＬ    式２
【００６７】
式２をＩＣＥＬＬについて解く。
【００６８】
ＩＣＥＬＬ＝（ＶＰＲＯＧ−ＶＤＩＯＤＥ）／（ＲＣＥＬＬ＋ＲＢＬ＋ＲＷ）    式３
【００６９】
メモリセルに供給される電力（ＰＣＥＬＬ）は、ＩＣＥＬＬ＾２＊ＲＣＥＬＬと表現することができる。従って、
【００７０】
ＰＣＥＬＬ＝［（ＶＰＲＯＧ−ＶＤＩＯＤＥ）／（ＲＣＥＬＬ＋ＲＢＬ＋ＲＷ）］＾２＊ＲＣＥＬＬ    式４
【００７１】
可逆抵抗切替素子の抵抗が５キロオームであり、ビット線とワード線との合成抵抗が５０キロオームである場合、可逆抵抗切替素子に供給される電力に関する式５及び６は、以下の通りである。
【００７２】
ＰＣＥＬＬ＝［（ＶＰＲＯＧ−ＶＤＩＯＤＥ）／（５ｋΩ＋５０ｋΩ）］＾２＊５ｋΩ    式５
【００７３】
ＰＣＥＬＬ＝（ＶＰＲＯＧ−ＶＤＩＯＤＥ）＾２／６０５ｋΩ    式６
【００７４】
可逆抵抗切替素子抵抗が１００キロオームである場合、式７及び８は、以下の通り記述することができる。
【００７５】
ＰＣＥＬＬ＝［（ＶＰＲＯＧ−ＶＤＩＯＤＥ）／（１００ｋΩ＋５０ｋΩ）］＾２＊１００ｋΩ    式７
【００７６】
ＰＣＥＬＬ＝（ＶＰＲＯＧ−ＶＤＩＯＤＥ）＾２／２２５ｋΩ    式８
【００７７】
従って、可逆抵抗切替素子に供給される電力については、１００キロオームの可逆抵抗切替素子の方が、５キロオームの可逆抵抗切替素子よりも、非常に大きくなり得る（書き込み電圧、ビット線／ワード線の抵抗は同じと仮定する）。そのことから、可逆抵抗切替素子に同じ書き込み電力を供給するために、５キロオームの可逆抵抗切替素子は、１００キロオームの可逆抵抗切替素子よりも、非常に高い書き込み電圧を必要とする。
【００７８】
ここで開示される実施形態は、書き込み前に、可逆抵抗切替素子の実際の抵抗を推定するための測定を行う。次に、この可逆抵抗切替素子に結合された他の素子（例えば選択ビット線およびワード線）の既知の抵抗又は推定抵抗に基づいて、このメモリセルに書き込みを行うための適切な電圧を決定する。メモリセル内のダイオード、ビット線ドライバ及びワード線ドライバのような他の素子を、この決定においてさらに考慮することができる。ある実施形態では、ビット線及びワード線の容量を考慮してもよい。書き込み電圧は、書き込み前における可逆抵抗切替素子の抵抗にかかわらず、略同一の電力が可逆抵抗切替素子に書き込みを行うため供給されるように、決定することができる。ここで、各々の可逆抵抗切替素子に同じ書き込み電圧が供給されることは必ずしも必要ではない。例えば、可逆抵抗切替素子の抵抗が低いときほど、書き込み電力を高くすることが好ましいこともある。
【００７９】
図９は、メモリセルの可逆抵抗切替素子のインピーダンス特性に基づいて、メモリセルに書き込みを行うプロセス９００の一実施形態を表す。ここでは、可逆抵抗切替素子は、プロセス９００に先行して、セット状態にあるとする。プロセス９００を説明する上で、プロセス９００に先行して可逆抵抗切替素子がセットされており、プロセス９００の間でリセットされるものとする。ただし、これは一例である。ステップ９０２では、可逆抵抗切替素子のインピーダンス特性が決定される。ここでは、必ずしも正確なインピーダンスが決定されることを必要としない。一例として、このインピーダンス特性は、可逆抵抗切替素子の抵抗が、セット状態に対して比較的に高いか、又は、セット状態に対して比較的に低いかというもので足りる。一例ではあるが、メモリセルの導通電流が、限界電流（ＩＲＥＦ）よりも大きい／小さいを判定することによって、インピーダンス特性を決定することができる。ここでいう限界電流は、一例ではあるが、可逆抵抗切替素子の抵抗が、所定の抵抗（例えば５０キロオーム）よりも大きい／小さいを判定し得るものとすることができる。
【００８０】
メモリセルと直列の抵抗（図８を参照されたい）は、メモリセルのアドレスに応じて変化し得る。よって、同じＩＲＥＦが全てのメモリセル群に対して使用される場合、メモリセル群のアドレスが、ＩＣＥＬＬがＩＲＥＦを超えるときの抵抗に影響を与えることになる。換言すると、ＩＣＥＬＬが同じＩＲＥＦを超えるために、一方の可逆抵抗切替素子ではその抵抗が４５キロオームを下回ることが必要とされ、他の可逆抵抗切替素子ではその抵抗が６５キロオームを下回ることが必要とされる、ということである。いくつかの実施形態では、インピーダンス特性を決定するＩＲＥＦを、メモリセルのアドレスに応じて変化させることによって、この要因を補償することができる。但し、必ずしもＩＲＥＦをメモリセルのアドレスに応じて変化させる必要はない。よって、各々の可逆抵抗切替素子が、同じ検査抵抗に相当する抵抗を有することも必須ではない。換言すると、可逆抵抗切替素子の抵抗が、セット時の抵抗分布の範囲内で比較的に高い／低いという知見だけでも、インピーダンス特性に関する十分な情報になり得る。インピーダンス特性を決定するさらなる詳細は、後述される。
【００８１】
ステップ９０４では、インピーダンス特性に基づいて、一以上の書き込み条件が決定される。書き込み条件は、書き込み電圧を含み、非選択ワード線電圧その他の一以上の電圧をさらに含んでもよい。一例として、可逆抵抗切替素子の抵抗が、セット状態において比較的に高い場合、第１の書き込み電圧が使用される。一方、抵抗がセット状態において比較的に低い場合、第２の書き込み電圧が使用される。典型的には、抵抗が低いときほど、より高い書き込み電圧が使用される。
【００８２】
一実施形態では、メモリセルのアドレスを使用して、メモリセルとビット線ドライバ及びワード線ドライバとの間の、選択ビット線の一部分及び選択ワード線の一部分の抵抗を決定することができる。この抵抗値は、書き込み電圧の決定の際に考慮することができる。例えば、ビット線ドライバ及びワード線ドライバの両者に近いメモリセルには、ビット線ドライバ及びワード線ドライバの両者から離れたメモリセルと比べて、わずかに低い書き込み電圧を使用することができる。次の例によって説明することができる。それぞれが５キロオームの抵抗を有すると決定された二つのメモリセルを考える。一方のビット線とワード線の合成抵抗が２５キロオームであり、もう一方のビット線とワード線の合成抵抗が５０キロオームであるとする。分圧の効果（図８を参照されたい）を考慮すると、５０キロオームの場合により高い書き込み電圧が使用されるように、適当な書き込み電圧を決定することができる。
【００８３】
しかし、アドレスに依存するビット線／ワード線の抵抗を書き込み電圧の計算において使用することは、必須の要件では。例えば、全てのメモリセルについての計算において、一定のビット線及びワード線の抵抗を使用してもよい。一例として、書き込み電圧は、低抵抗（例えば２０キロオームより下）の可逆抵抗切替素子に対しては比較的に高くし、高抵抗（例えば、２０キロオームより上）の可逆抵抗切替素子に対しては比較的に低くする。本例において、メモリセルのアドレスに基づいて書き込み電圧を調整することは必須ではない。
【００８４】
ステップ９０６では、メモリセルは、予め決定された一以上の書き込み条件を使用して書き込まれる。説明したように、書き込み条件は、書き込み電圧を含む。一実施形態では、書き込み電圧は、選択ビット線に印加される。この電圧は、可逆抵抗切替素子の抵抗に適応されているので、メモリセルの抵抗は、所望の状態（例えば、リセット）により確実に到達することができる。しかしながら、一回の書き込み電圧の印加では所望の状態に到達しない場合、選択ビット線に書き込み電圧を再印加することができる。ただし、再度の印加では、より高い又は低い書き込み電圧を選択ビット線に印加してもよい。ある実施形態では、書き込み電圧を選択ビット線に印加した後、メモリセルが所望の状態に到達しない場合、プロセス９００を繰り返すことによって、新しいインピーダンス特性及び新しい書き込み電圧を決定することができる。
【００８５】
ある実施形態では、インピーダンス特性に基づいて決定された他の書き込み条件が、ステップ９０６において適用される。例えば、書き込み電圧を選択ワード線に印加している間、適当な電圧を非選択ワード線に印加してもよい。
【００８６】
以上では、二つの異なる書き込み電圧を使用する例を説明する。複数のメモリセルは、メモリセルの抵抗に基づいて、必要に応じた数のグループに分割することができ、グループ毎に異なる書き込み電圧を使用することができる。既に説明したように、メモリセルのアドレスは、適切な書き込み電圧を決定する際の要因として使用することができる。従って、同じ抵抗グループ内のメモリセル群に対して同じ書き込み電圧を使用することは、必須ではない。
【００８７】
電圧といった書き込み信号を選択ビット線に印加することは、可逆抵抗切替素子の両端にある一定の電圧を印加するものであり、それによってメモリセルがリセットされるということを必ずしも意味しない。例えば、ある一定の電力をメモリセルに供給すると、切り替えの挙動が生じることもある。可逆抵抗切替素子に供給される電力は、Ｖ２／Ｒの式に基づいて説明することができる。ここで、Ｖは可逆抵抗切替素子の両端の電圧であり、Ｒは可逆抵抗切替素子の抵抗である。一例ではあるが、可逆抵抗切替素子に所望の電力が供給されるように、書き込み前の実際の可逆抵抗切替素子の抵抗と、回路内の他の素子のインピーダンスを考慮しつつ、書き込み電圧を決定することができる。
【００８８】
可逆抵抗切替素子は、加熱されることによって切り替えの挙動を示すこともある。この場合は、可逆抵抗切替素子が目標レベルまで加熱されるように、書き込み前の実際の可逆抵抗切替素子の抵抗と、回路内の他の素子のインピーダンスを考慮しつつ、書き込み電圧を決定することができる。
【００８９】
可逆抵抗切替素子は、ある一定のエネルギーが供給されることによって、切り替えの挙動を示すこともある。この場合は、ある一定の量のエネルギーが可逆抵抗切替素子に供給されるように、書き込み前の実際の可逆抵抗切替素子の抵抗と、回路内の他の素子のインピーダンスを考慮しつつ、書き込み電圧を決定することができる。
【００９０】
可逆抵抗切替素子は、ある一定の電流が導通されることによって、切り替えの挙動を示すこともある。この場合は、ある一定の電流が可逆抵抗切替素子に導通されるように、書き込み前の実際の可逆抵抗切替素子の抵抗と、回路内の他の素子のインピーダンスを考慮しつつ、書き込み電圧を決定することができる。
【００９１】
可逆抵抗切替素子のインピーダンス特性に基づいて適切な書き込み電圧を決定することは、上記した実施例に限定されない。
【００９２】
図１０は、可逆抵抗切替素子のインピーダンス特性を決定するプロセス１０００の一実施形態を表す。プロセス１０００は、プロセス９００のステップ９０２の一例である。ステップ１００２では、読み出し基準電流が設定される。読み出し基準電流は、可逆抵抗切替素子の抵抗が所定のレベルを上回る／下回るのかを判定するために使用され、それに応じたレベルに設定することができる。例えば、図７に示すセット状態の抵抗分布を参照すると、抵抗が２０キロオームを下回る／上回ることを判定することが、好ましい一例として挙げられる。
【００９３】
一実施形態では、読み出し基準電流は、メモリセルのアドレスに応じて変化させることができる。例えば、メモリセルがビット線ドライバから比較的に離れている場合、抵抗が目標抵抗を上回るか／下回るかを判定するために、より高いＩＲＥＦを使用することができる。メモリセルのアドレスに基づいて読み出し基準電流を設定することは、「Apparatus and Method for Memory Operations using Address-Dependent Conditions」と題する米国特許第７，２１８，５７０号に詳細に記載されており、その内容を参照することによってここに援用する。基準電流をメモリセルのアドレスに応じて変化させること、又は、基準電流をメモリセルとビット線ドライバ及び／又はワード線ドライバとの間の距離に応じて変化させることは、必要条件ではないことに留意されたい。
【００９４】
ステップ１００４では、読み出し電圧が、ビット線ドライバによって選択ビット線に印加される。読み出し電圧は、例えば２Ｖでもよい。図６の回路に関連して説明したように、非選択ビット線及び選択ワード線は、接地電圧に維持される。非選択ワード線には、約２Ｖを印加してもよい。
【００９５】
ステップ１００６では、メモリセル電流が、基準電流と比較される。図６に関連して説明したように、この比較では、ＶＳＥＮＳＥを基準読み出し電圧と比較してもよい。導通電流が基準電流より大きい場合、メモリセルは、比較的に低い抵抗を有すると考えられる（ステップ１００８）。基準電流が導通電流より小さい場合、メモリセルは、比較的に高い抵抗を有すると考えられる（ステップ１０１０）。以下は、例証のための計算の一例である。図８の回路の一例を参照すると、ＶＲＥＡＤがビット線に印加され、ワード線が接地されることを仮定すると、式９及び１０のように記載することができる。
【００９６】
ＶＲＥＡＤ＝（ＲＢＬ＊ＩＣＥＬＬ）＋（ＶＤＩＯＤＥ）＋（ＲＳＥ＊ＩＣＥＬＬ）＋（ＲＷＬ＊ＩＣＥＬＬ）  式９
【００９７】
ＲＳＥ＝［ＶＲＥＡＤ−（ＶＤＩＯＤＥ）−（ＲＢＬ＊ＩＣＥＬＬ）−（ＲＷＬ＊ＩＣＥＬＬ）］／ＩＣＥＬＬ  式１０
【００９８】
ＲＢＬ及びＲＷＬの値は、メモリセルのアドレスに基づいて決定することができる。ＶＤＩＯＤＥの値は、ダイオード特性に基づいて推定することができる。ＶＲＥＡＤは、印加された読み出し電圧から分かる。必要に応じて、ビット線ドライバ及びワード線ドライバの電気特性に基づいて修正してもよい。ビット線ドライバに結合されたデータライン（図８に表されていない）のような他の回路素子を考慮することも場合により可能である。即ち、ＶＲＥＡＤがデータラインに実際に印加され、ビット線ドライバの入力に印加されないことがある。
【００９９】
上記式から、導通電流ＩＣＥＬＬが基準電流ＩＲＥＦより大きい場合、以下の不等式を導出できることは、明白である。
【０１００】
ＲＳＥ＜［ＶＲＥＡＤ−（ＲＢＬ＊ＩＲＥＦ）−（ＶＤＩＯＤＥ）−（ＲＷＬ＊ＩＲＥＦ）］／ＩＲＥＦ  式１１
【０１０１】
同様に、導通電流ＩＣＥＬＬが基準電流ＩＲＥＦより小さい場合、以下の不等式を導出できることは、明白である。
【０１０２】
ＲＳＥ＞［ＶＲＥＡＤ−（ＲＢＬ＊ＩＲＥＦ）−（ＶＤＩＯＤＥ）−（ＲＷＬ＊ＩＲＥＦ）］／ＩＲＥＦ  式１２
【０１０３】
従って、ステップ１００６の比較に基づいて、可逆抵抗切替素子を、ＲＳＥを上回る抵抗を有するものと、ＲＳＥを下回る抵抗を有するものとに分類することができる。本実施例では、ビット線の抵抗及びワード線の抵抗は、メモリセルのアドレスに応じて変化することに留意されたい。従って、同じＩＲＥＦが与えられると、異なるアドレスを有するメモリセルでは、値ＲＳＥが異なることになる。例えば、あるアドレスをもつメモリセルではＲＳＥ＝２０キロオームであるが、異なるアドレスをもつメモリセルでは２５キロオームとなることがある。しかし、上述されているように、ある実施形態では、ＩＲＥＦの値を、メモリセルのアドレスに応じて変化させてもよい。この場合、ＩＲＥＦの適当な選択によって、ＲＳＥのアドレス依存性は、低減又は除去することも可能である。よって、全てのメモリセルは、同じ抵抗ＲＳＥに対して分類することができる。具体的な一例として、全てのメモリセルを、その抵抗が２０キロオームを上回るものと、下回るものとに分類することができる。
【０１０４】
プロセス１０００は、この時点で完了してもよい。即ち、この時点までに収集されたインピーダンス情報に基づいて、書き込み電圧の決定（図９のステップ９０４）を行うことができる。しかし、必要に応じて、インピーダンス情報は、一以上の付加的な読み出し電圧を印加することによって、より詳細なものとすることができる。この場合、新しい読み出し基準電流は、ステップ１００２で設定される。一例として、抵抗が比較的に低い（例えば２０キロオームを下回る）ことが１回目の読み出しで判明した場合、次の読み出しでは、抵抗が１０キロオーム（他の値でもよい）を上回る／下回ることを判定してもよい。逆に、抵抗が２０キロオーム（他の値でもよい）を上回ることが１回目の読み出しで判明した場合、次の読み出しでは、抵抗が５０キロオーム（他の値でもよい）を上回る／下回ることを判定してもよい。上述したように、各メモリセルが同じ抵抗であるかどうかを判別する必要はない。同じく上述したように、異なる基準電流（例えばアドレス依存）を用いて、異なるメモリセル群において同じ抵抗を有するかどうかを判別することもできる。追加的な読み出しについては、計算された抵抗値に基づいて、実行すべきか否かを決定してもよい。例えば、抵抗がある一定の値を上回る、又は、下回ると判定された場合、追加的な測定を実行しないことにしてもよい。プロセス１０００は、インピーダンスが所望の精度で決定されるまで繰り返すことができる。
【０１０５】
図１１は、決定されたインピーダンス特性を使用してメモリセルに書き込みを行うプロセス１０５０の一実施形態のフローチャートを表す。プロセス１０５０は、図９のステップ９０６の一実施形態であり、ステップ９０４に続いて開始することができる。例証のため、プロセス１０５０は、単一のメモリセルをリセットする場合について説明する。しかし、プロセス１０５０は、一のメモリセルをリセットすることに限定されない。典型的には、二以上のメモリセルに同時に書き込むことができる。このように、プロセス１０５０は、異なるメモリセルに対して同時に実行することができる。ステップ１０５２では、インピーダンス条件に基づいて決定された書き込み条件が、ビット線及びワード線に印加される。
【０１０６】
ステップ１０５４では、メモリセルの状態が決定される。図６の回路は、メモリセルの導通電流が、基準電流未満であるのか否か判定するために使用することができる。一実施形態では、基準電流を、メモリセルのアドレスに応じて変化させてもよい。
【０１０７】
メモリセルがリセットされたと判定された場合（ステップ１０５６）、プロセス１０５０が完了する。そうでない場合、書き込みループカウントがインクリメントされ、ステップ１０５８で保存される。書き込みループカウントが限界より大きい場合、書き込みは、中止される（ステップ１０６０）。
【０１０８】
書き込みが成功しなかった場合、メモリセルの抵抗は、実質的に変化していることがあることに留意されたい。ステップ１０６２では、新しいインピーダンスを決定すべきかどうかを判定する。こうして、メモリセルの新しいインピーダンス特性を決定してもよい。しかし、プロセス１０５０の各々の（又はいずれかの）反復において新しいインピーダンスを決定することは、必須ではない。新しいインピーダンスを決定するかどうかは、現在のループカウント、現在のインピーダンス、現在の書き込み電圧、インピーダンスが最後に決定されてからの書き込みループの回数などの要因に基づいて決定することができる。新しいインピーダンスを決定する場合、制御処理は、新しいインピーダンス特性を決定するために、図９のステップ９０２に移動する。その後、一以上の新しい書き込み条件を、ステップ９０４で決定することができる。書き込み条件は、ステップ１０５２で開始するプロセス１０５０を繰り返すことによって印加される書き込み電圧を含む。
【０１０９】
新しいインピーダンス特性を決定しない場合、プロセス１０５０は、ステップ１０６４へ進み、書き込み電圧（及び／又は非選択ワード線の電圧のような他の書き込み条件）を変更すべきか否かを決定する。次の反復では、より高い書き込み電圧、あるいはより低い書き込み電圧、あるいは同じ書き込み電圧を使用することが好ましいことがある。書き込み電圧を変更するかどうか、そして、どの程度変更するかについては、書き込みループ毎に変化し得る要因に基づいて決定することができる。同じ書き込み電圧を使用する場合、プロセス１０５０は、ステップ１０５２へ進む。そうでなければ、新しい書き込み電圧（そして、場合により他の書き込みパラメータ）がステップ１０６６で決定される。その後、新しい条件がステップ１０５２において適用される。
【０１１０】
ある実施形態では、メモリセルのインピーダンスは、メモリセルをリセットする際に考慮されるが、メモリセルをセットする際には考慮されない。この理由は、リセットされた全てのメモリセルの抵抗が、他の回路素子の合成抵抗よりも遙かに大きくなり得るためである。従って、セット時では各メモリセルが受ける書き込み電圧又は電力に大きな差は生じない。ただし、このことは、あらゆるメモリセル材料又はメモリアレイ構造において当てはまるものではない。従って、メモリセルをセットするときでも、必要に応じて、メモリセルのインピーダンスを考慮することは有効である。さらに、メモリセルがセット状態及びリセット状態以外の状態に書き込み可能である場合、他の状態への書き込み電圧を決定する際にも、インピーダンスを考慮することができる。
【０１１１】
先に説明したように、電流及び／又は電力の最大時の消費量を維持しつつ、書き込み帯域幅の要件を満たすことは難しい。電流及び電力消費量の問題を考察するために、図１２Ａ及び１２Ｂについて説明する。図１２Ａ及び１２Ｂは、セット動作時及びリセット動作時にビット線及びワード線に供給される信号の一例を示す。図１２Ａは、９個のメモリセル５００−５０８を示し、各メモリセルは、ステアリング素子（例えばダイオード）と、可逆抵抗切替素子とを含む。各メモリセルは、一本のビット線及び一本のワード線に接続されている。この例では、各メモリセルが、そのビット線ドライバ及びワード線ドライバの比較的に近くに位置している。
【０１１２】
図１２Ｂは、９個のメモリセル５５０−５５８を示し、各メモリセルは、ステアリング素子（例えばダイオード）と、可逆抵抗切替素子とを含む。各メモリセルは、そのビット線ドライバ及びワード線ドライバから比較的に離れて位置している（波線で示されている）。本例では、全てのビット線ドライバが、ビット線群の同じ側の端部に位置する。同様に、本例では、全てのワード線ドライバが、ワード線群の同じ側の端部に位置する。しかし、このことは必須の要件ではない。例えば、ビット線ドライバは、奇数ビット線では一方側の端部に位置し、偶数ビット線では他方側の端部と位置するように、ずらして配置することができる。また、ワード線ドライバは、奇数ワード線では一方側の端部に位置し、偶数ワード線では他方側の端部に位置するように、ずらして配置することができる。一実施形態では、図１２Ａ及び図１２Ｂのメモリセルは、図１の実施形態に基づいている。ビット線及びワード線の配置は、図２、３又は４に示すいずれかの構造の小さな一部分であってもよく、又は別の構造が採用されてもよい。
【０１１３】
図１２Ａでは、メモリセル５０４に書き込みが行われている。この場合、選択ビット線には、選択ビット線ドライバによって４．１ボルトが印加される。選択ワード線は、選択ワード線ドライバによって接地される。従って、メモリセル５０４をビット線ドライバに接続する選択ビット線の一部分には電流が流れ、また、メモリセル５０４を接地電圧（又はワード線ドライバによって供給される他の電圧）に接続する選択ワード線の一部分にも電流が流れる。選択ビット線及び選択ワード線は抵抗を有するので、前記した選択ビット線の一部分及び選択ワード線の一部分の両端には、ＩＲ電圧降下が生じる。そのことから、ビット線ドライバによって印加された電圧の全てが、メモリセル５０４の内部にある可逆抵抗切替素子（抵抗器として表されている）の両端に印加されることになるとは限らない。ここで、「ＩＲ電圧降下」の用語は、メモリセルの書き込み時に電流が流れるビット線ドライバとワード線ドライバとの間の選択ビット線の一部分及び選択ワード線の一部分の両端に生じる電圧降下を指す略語として使用される。メモリセル５０４は、ビット線ドライバ及びワード線ドライバの両者に近いので、「近−近」メモリセルと称することがある。
【０１１４】
図１２Ｂでは、メモリセル５５４に書き込みが行われている。メモリセル５５４は、ビット線を断線して示すように、選択ビット線の端部のビット線ドライバから比較的に離れている。さらに、メモリセル５５４は、選択ワード線の端部のワード線ドライバからも比較的に離れている。従って、メモリセル５５４の書き込み時に、選択ビット線のより長い区間を電流が流れることになる。さらに、電流は、メモリセル５５４の書き込み時に、選択ワード線のより長い区間を流れることになる。メモリセル電流が、メモリセル５０４とメモリセル５５４の両者で等しい場合、メモリセル５５４ではより大きいＩＲ電圧降下が生じることになる。当然ながら、メモリセル５５４では、メモリセル電流が比較的に小さい場合でも、非常に大きいＩＲ降下が生じることになり得る。メモリセル５５４は、ビット線ドライバ及びワード線ドライバの両者から遠いので、「遠−遠」メモリセルと称することがある。
【０１１５】
一例ではあるが、異なるメモリセルに書き込みを行う際に生じる異なるＩＲ電圧降下を考慮するために、書き込み時にワード線及びビット線に印加する電圧は、書き込みを行うメモリセルのビット線ドライバ及び／又はワード線ドライバに対する物理的な位置に応じて変化させることが好ましい。図１２Ａ及び１２Ｂに示す方式では、選択ビット線の電圧及び非選択ワード線の電圧を、書き込みを行うメモリセルに応じて変化させることができる。図１２Ａの例では、メモリセル５０４が両者のドライバに比較的に近いので、選択ビット線にはビット線ドライバによって４．１Ｖが印加され、選択ワード線にはワード線ドライバによって０Ｖが印加される。このとき、非選択ワード線には３．４Ｖが印加される。その結果、メモリセル５０１及び５０７のダイオードには、順方向バイアスも逆方向バイアスも生じない。図１２Ａでは、二本の非選択ワード線だけを示すが、選択ビット線と接続された数千本の非選択ワード線が存在することもある。従って、非選択ワード線と非選択ビット線との間に接続された非選択メモリセルには、非常に大きな逆方向バイアス電流が生じることもある。しかし、非選択ワード線への電圧を適切に選択すれば、逆方向バイアス電流（並びに、順方向バイアス電流）を最小限に抑制することができる。
【０１１６】
図１２Ｂを参照すると、メモリセル５５４に書き込みを行うために、選択ビット線に５．０Ｖが印加され、選択ワード線が接地されている。このように、メモリセルがビット線ドライバ（並びに、ワード線ドライバ）から比較的に離れている場合は、わずかに高い電圧を選択ビット線に印加する。この場合、非選択ワード線にも同様に、図１２Ａの場合より高い４．３Ｖという電圧が印加される。非選択ワード線の電圧を高くする理由は、選択ビット線に沿った非選択メモリセル群に書き込みが行われることを防止するためである。図１２Ａ及び１２Ｂの両方において、０．７Ｖが非選択ビット線に印加されるが、これは、メモリセル５０３、５０６、５５３及び５５６のダイオードに十分な電流（順方向又は逆方向）を生じさせるものではない。
【０１１７】
ある実施形態では、選択ワード線に沿った二以上のメモリセルに同時に書き込みが行われる。例えば、メモリセル５０３には、このメモリセルのビット線に４．１Ｖを印加することによって、メモリセル５０４と同時に書き込みを行うことができる。ここで、選択ワード線に沿って書き込みを行うメモリセルを追加することは、ワード線の電流が増加させることになる。従って、ワード線に関するＩＲ電圧降下も増加することになる。選択ワード線に沿って非常に多数のメモリセルに書き込みが行われる場合、一のメモリセルに印加される電圧が、メモリセルへの書き込みにとって不十分となることがある。従って、選択ワード線に沿って非常に多数のメモリセルに書き込みを行うことは、避けるべきといえる。書き込み帯域幅を増大するために、異なるベイのメモリセルに同時に書き込みを行うことができる。しかしながら、異なるベイで同時に書き込み可能なメモリセルの個数は、電流及び電力消費量の問題によって制限されることがある。一実施形態では、電流／電力の最大時の消費量を抑制しながら書き込み帯域幅を増大するために、ページマッピング方式を採用することができる。ページマッピング方式の実施形態について、以下に詳細に説明する。
【０１１８】
図１２Ａ及び１２Ｂを続いて参照する。選択ビット線に印加される電圧は、メモリセルからビット線ドライバまでの距離だけでなく、ワード線ドライバまでの距離にも依存し得る。例えば、メモリセル５０４は、近−近素子（ビット線ドライバに近く、かつ、ワード線ドライバに近い）である。しかし、選択ワード線のもう一方の端部でのメモリセルは、（ビット線ドライバに近いが、ワード線ドライバから遠い）近−遠素子である。従って、近−遠メモリセルに書き込む際には、ワード線に亘って大きなＩＲ電圧降下が生じることがある。そのことから、近−遠素子に対しては、選択ビット線に印加する電圧を、４．１Ｖよりもわずかに大きくすることが好ましい。選択ビット線に印加する電圧を高くする場合、選択ビット線に沿う非選択メモリセル群が導通するのを避けるために、非選択ワード線に印加する電圧も同様に高くすることもできる。例えば、選択ビット線に４．３Ｖが印加する場合、非選択ワード線には３．６Ｖを印加することができる。
【０１１９】
選択ビット線電圧を、選択メモリセルからそのビット線ドライバ及びワード線ドライバの両者までの距離に応じて変化させることは、必須ではない。一例として、ブロック内にはビット線よりもワード線の方が多く存在ので、ビット線はワード線より実質的に長くなり得る。例えば、各ビット線に対して約八本のワード線が存在することもある。このような例では、典型的なメモリセルに対して、選択ワード線に沿う抵抗は、選択ビット線に沿う抵抗よりも、遙かに小さくなり得る。従って、選択ワード線の抵抗は無視できることもある。あるいは、選択ワード線に沿う抵抗が、選択ビット線に沿う抵抗よりも、大きくなることもある。従って、書き込み電圧を、選択メモリセルからそのビット線ドライバまで距離ではなく、選択メモリセルからそのワード線ドライバまでの距離に応じて変化させることができる。
【０１２０】
図１２Ａ及び１２Ｂは、メモリセルとドライバとの間の距離に関して、両極に位置する場合を表す。いくつかのメモリセルは、ビット線ドライバの近くにあるが、ワード線ドライバからは離れている。他のメモリセルは、ビット線ドライバから離れているが、ワード線ドライバの近くにある。当然ながら、いくつかのメモリセルは、ビット線ドライバ及びワード線ドライバの一方又は両者に対して、適当な距離に位置している。適切な電圧は、メモリセルからそのドライバまでの距離に基づいて決定することができる。例えば、いくつかのメモリセルに対しては、適切な選択ビット線電圧が４．１Ｖから５．０Ｖの間となり得る。ここで、メモリセルからそのドライバまでの距離は、メモリセルのアドレスに相関し得る。メモリセルのアドレスに基づいて異なる書き込み条件をメモリセルに適用することについては、前段において参照することにより全体を援用した米国特許第７，２１８，５７０号に詳細に記載されている。
【０１２１】
以上の観点に基づき、ブロック内で所定のワード線において二以上のメモリセルに書き込みを行うときは、このワード線に対するビット線ドライバからほぼ等距離にあるメモリセルのみに対して、書き込みを行うことが簡便となり得る。例えば、メモリセル５０４（近−近）への書き込みを、ワード線の他方の端部にあるメモリセル（近−遠）への書き込みと同時に行おうとすると、非選択ワード線に適切な電圧を供給することが難しくなり得る。例えば、ブロック内の同じワード線上の複数のメモリセルに書き込みを行う場合、複数の近−近メモリセルには同時又は交互に書き込みが行われ、複数の遠−遠メモリセルには同時に書き込みが行われる。しかしながら、同じブロック内では、近−近メモリセルと遠−遠メモリセルへの書き込みを同時に行わないことが好ましいこともある。ある実施形態では、ページマッピング方式は、一のブロック内の一以上の近−近メモリセルと、別のブロック内の一以上の遠−遠メモリセルに対して、同時に書き込みを行うために使用できる。このページマッピング方式は、異なるブロックにある複数のメモリセルへ同時に書き込みを行う際に、最大時の電力消費量を抑制することができる。ある実施形態では、異なるブロックが異なるベイの中に存在し得る。
【０１２２】
次に、書き込み時の電流（並びに電力）消費量を含む問題について説明する。メモリ装置（又は、少なくとも書き込みに関連したメモリ装置の一部分）が常に引き込める電流値には制限があるため、最大時の電流消費量は目標レベルよりも下に抑制されることが望ましい。電力消費量に関しても、同様に最大時について制限が存在することがある。図１２Ａにおける素子５００のような非選択メモリセルでは、非選択ワード線と非選択ビット線との間の電圧差に起因して、一定の逆方向バイアス電流が生じることがある。このとき、この逆方向バイアス電流が、メモリセル５００をセット又はリセットしてはいけない。いずれにしても、ダイオードの逆方向バイアスに起因して、ある程度の電流及び電力が消費され得る。例えば、図１２Ａでは、非選択ワード線に印加された３．４Ｖと非選択ビット線に印加された０．７Ｖとの間の差に起因して、逆方向バイアス電流がメモリセル群５００、５０２、５０６、及び５０８のダイオードに生じることがある。ここで、非選択ワード線では、右側へ移動するについて電圧降下が存在することに留意されたい。従って、逆方向バイアス電流は、（図１２Ａに表されていない）さらに右側にあるビット線上の非選択メモリセルほど、小さくなり得る。
【０１２３】
図１２Ｂにおいて遠−遠メモリセル５５４に書き込みを行う場合、著しく高い電圧が非選択ワード線に印加される。従って、全体的に、より大きな逆方向バイアス電流が非選択メモリセルに存在し得ることになる。同様に、遠−遠セルに書き込みを行うときは、書き込み電流がビット線及びワード線の長い区間を流れることから、同じ書き込み電流によって近−近セルに書き込みを行うときよりも、選択ビット線／ワード線に沿って大きな電力が消費されることになる。
【０１２４】
上記の説明に鑑みて、異なるブロックのメモリセルに対して同時に書き込みを行うときは、一のブロックの近−近メモリセルと他のブロックの遠−遠メモリセルとに同時に書き込みを行うことによって、電流及び／又は電力の最大時の消費量を抑制することができる。上述されているように、複数のブロックは異なるベイに存在することがある。説明の目的のため、複数のブロックが異なるベイに存在するとして、ページマッピング方式の一例を説明する。ただし、複数のブロックが異なるベイに存在することは必須ではない。
【０１２５】
ここでは、与えられたページをワード線群にマップし、それによってメモリアレイの書き込みにおいて生じ得る電流及び／又は電力の最大時の消費量を最小限に抑制するページマッピング方式を開示する。上述されているように、各ブロックは、複数のワード線を有しており、各々のワード線には位置に応じて番号が割り当てられている。一例として、異なるベイの異なる番号が付されたワード線群にページが書き込まれるように、ページはマップされる。例えば、ページを四個の断片に分割する場合、表１に示すように、これらの断片を四個の異なるベイに書き込むことができる。
【表１】
2012531004.tif 000003
【０１２６】
本例では、奇数ビット線はその一方側の端部にドライバを有し、偶数ビット線はその他方側の端部にドライバを有している。同様に、奇数ワード線はその一方側の端部にドライバを有し、偶数ワード線はその他方側の端部にドライバを有している。ＷＬ０及びＢＬ０の組み合わせは、「近−近」の組み合わせである（即ち、選択ビット線のビット線ドライバに近く、かつ、選択ワード線のワード線ドライバに近い）。ＷＬ１及びＢＬ１の組み合わせは、「遠−遠」の組み合わせである（即ち、選択ビット線のビット線ドライバから遠く、かつ、選択ワード線のワード線ドライバから遠い）。遠−遠メモリセルに書き込みを行うときは、近−近メモリセルに書き込みを行うときよりも、多くの電力（ブロック全体に対して）を消費することがある。同様に、遠−遠メモリセルに書き込みを行うときは、近−近メモリセルに書き込みを行うときよりも、多くの電流（ブロック全体に対して）を消費することがある。ある実施形態では、遠−遠メモリセルに書き込みを行うことは、電流／電力要件の観点から最大時となり得るケースであり、近−近メモリセルに書き込みを行うことは、最小時となり得るケースである。このように、二つのブロックでは電力消費量が最大となるようにし、二つのブロックでは電力消費量が最小となるようにする。このページマッピング方式により、全体としての電流／電力の最大時の消費量を抑制することができる。例えば、四個のブロックの全てにおいて遠−遠メモリセルに同時に書き込みを行うとすると、これらのメモリセルに書き込みを行うときの電力消費量は、そのような特異な書き込み方式によって非常に大きくなってしまう。
【０１２７】
上記実施例では、各ブロックにおいて単一のメモリセルに書き込みを行う。しかしながら、各ブロックにおいて複数のメモリセルに同時に書き込みを行ってもよい。具体的な例として、ベイ０及びベイ１では、ＷＬ０上のいくつかの近−近メモリセルに対して同時に書き込みを行い、ベイ２及びベイ３では、ＷＬ１上のいくつかの遠−遠メモリセルに対して同時に書き込みを行うことができる。例えば、ＢＬ０、ＢＬ２、ＢＬ４及びＢＬ６上のメモリセルには、ベイ０及び１のブロック０内のＷＬ０において書き込みを行い、一方、ＢＬ１、ＢＬ３、ＢＬ５及びＢＬ７上のメモリセルには、ベイ２及び３のブロック０内のＷＬ１において書き込みを行うことができる。
【０１２８】
ページマッピング方式は、電流／電力の最大時の消費量が削減されるように、近−近でも遠−遠でもないメモリセルに対しても、拡大適用をすることができる。正確なマッピング方式は、全ビット線長さ（即ち抵抗）や全ワード線長さ（即ち抵抗）といった要因に依存する。同様に、上記した例では、選択メモリセルと、ビット線ドライバ及びワード線ドライバの両者との間の距離を考慮したが、両者のドライバまでの距離を考慮することは必須ではない。ある実施形態では、ビット線ドライバまでの距離については考慮する一方で、ワード線ドライバまでの距離については考慮しない、としてもよい。このような実施形態は、ビット線がワード線よりも実質的に長い（又は抵抗が高い）場合に有用である。あるいは、ワード線ドライバまでの距離については考慮する一方で、ビット線ドライバまでの距離については考慮しない、とすることもできる。
【０１２９】
図１３は、異なるブロックのメモリセルに対して同時に書き込みを行うプロセス１３００の一実施形態を示すフローチャートである。プロセス１３００は、マッピング・スキームを使用するものであり、それによって電力及び／又は電流の最大時の消費量を削減する。ステップ１３０２では、書き込むべき一群のデータの受け取りが行われる。一実施形態では、一群のデータはページである。１ページのデータは、どのようなサイズでもよい。プロセス１３００の説明において、一群のデータがページである場合は、マッピング方式を特に「ページマッピング」方式と称する一例が説明される。マッピング方式は、データのページに限定されない。
【０１３０】
ステップ１３０４では、異なるブロックの記憶素子に対して同時に書き込みが行われるものと仮定し、最大時の電力消費量が削減されるように、一群のデータが異なるブロックの不揮発性記憶素子にマップされる。以下に、電流／電力の最大時の消費量を削減するために使用されるページマッピング方式の様々な例を示す。しかし、電流／電力の最大時の消費量を削減するためのマッピングは、これらの例に限定されない。以下の例では、複数のブロックが異なるベイに存在するが、このことは必須ではない。
【表２】
2012531004.tif 000004
【０１３１】
表２の例では、１ブロック当たりに１０２４本のワード線が存在する。この例は、ベイ０及び１のブロック０のＢＬ０への書き込みを行いつつ、ベイ２及び３のブロック０のＢＬ０への書き込みを同時に行う。本例では、ビット線ドライバの全ては、ＷＬ０の近くに位置している（即ち、これらはビット線の両端へ交互に配置されていない）。さらに、ページマッピング方式では、メモリセルから選択ビット線ドライバまでの距離だけが考慮される。
【０１３２】
マッピング方式は、同時に書き込みが行われるべきメモリセルを特定する。本例では、表においてワード線を特定する行が、同時に書き込みが行われるべきメモリセルを特定する。例えば、ベイ０及び１でＷＬ０に書き込みを行うとき、ベイ２及び３ではＷＬ１０２３に書き込みが行われる（ＢＬ０に対して）。表２から分かるように、ベイ０及び１においてビット線ドライバに比較的に近いメモリセルに書き込みを行うとき、ベイ２及び３では、ビット線ドライバから比較的に離れたメモリセルに書き込みが行われる。この場合、ベイ０−１における電流／電力の消費量は比較的に小さく、ベイ２−３における電流／電力の消費量は比較的に大きくなる。逆に、ベイ０及び１においてビット線ドライバから比較的に離れたメモリセルに書き込みを行うとき、ベイ２及び３では、ビット線ドライバに比較的に近いメモリセルに書き込みが行われる。この場合、ベイ０−１における電流／電力の消費量は比較的に大きく、ベイ２−３における電流／電力の消費量は比較的に小さくなる。このように、ページマッピング方式では、異なるブロックのメモリセルに書き込みを行う際に、全てのブロックで大きな電流／電力が使用されるような書き込みを回避する。同様に、電力の消費量が中間的なワード線については、電力の消費量が中間的となる他のワード線と組にすることができる。こうして、電流／電力の最大時の消費量が削減される。
【０１３３】
ページマッピング方式は、選択メモリセルとワード線ドライバとの間の距離に基づいてもよい。この場合、ベイ０及び１では、ベイ２及び３と比較して、異なるビット線に書き込みが行われ得る。以下の表は、選択メモリセルとワード線ドライバとの間の距離のみを考慮したものである。
【表３】
2012531004.tif 000005
【０１３４】
表３の例では、前の例と同じブロック及びベイの書き込みを行う。本例では、１ブロック当たりに８１９２本のビット線が存在する。本例では、ワード線ドライバの全てがＢＬ０に最も近く、選択ワード線ドライバからの距離のみがページマッピング方式で考慮される。表３から分かるように、ベイ０及び１においてワード線ドライバに比較的に近いメモリセルに書き込みを行うとき、ベイ２及び３では、ビット線ドライバから比較的に離れたメモリセル群に書き込みが行われる。この場合、ベイ０−１における電流／電力の消費量は比較的に小さいが、ベイ２−３における電流／電力の消費量は比較的に大きくなる。逆に、ベイ０及び１においてワード線ドライバから比較的に離れたメモリセルに書き込みを行うとき、ベイ２及び３では、ワード線ドライバに比較的に近いメモリセルに書き込みが行われる。この場合、ベイ０−１における電流／電力消費は比較的に大きくなり、ベイ２−３における電流／電力の消費量は比較的に小さくなる。このように、ページマッピング方式では、異なるブロックのメモリセルに書き込みを行う際に、全てのブロックで大きな電流／電力が使用されるような書き込みを回避する。こうして、電流／電力の最大時の消費量が削減される。
【０１３５】
先に説明したように、ビット線ドライバ及びワード線ドライバの両者は、半分がビット線又はワード線の各端部に位置するように、交互に配置することができる。一例として、奇数／偶数で交互に配置することができる。ページマッピング方式は、このような構成にも対応できるように変更することができる。
【０１３６】
さらに、ページマッピング方式は、選択メモリセルから選択ワード線ドライバ及び選択ビット線ドライバのそれぞれまでの距離を考慮するように、複雑化することもできる。この方式の例は既に説明したとおりであり、一方のメモリセルがそのビット線ドライバ及びワード線ドライバの両者から最も離れていれば、他方のメモリセルはそのビット線ドライバ及びワード線ドライバの両者に最も近いというものである。他のメモリセルに対する正確なページマッピング方式の詳細は、各々の位置にあるメモリセルへ書き込みを行うときの電流／電力の消費量を解析し、電流／電力の最大時の消費量が削減されるように、定めることができる。
【０１３７】
一実施形態では、ステップ１３０４において、以下の条件が満たされるように、二つの異なるブロックから第１のメモリセル及び第２のメモリセルを選択することができる。即ち、第１のメモリセルからそのビット線ドライバまでの距離が、第２のメモリセルからそのビット線ドライバまでの距離より離れているか、又は、第１のメモリセルからそのワード線ドライバまでの距離が、第２のメモリセルからそのワード線ドライバまでの距離より離れている、という条件である。一実施形態では、両条件が満たされてもよい。
【０１３８】
ステップ１３０６では、少なくとも二つの異なるブロックのそれぞれで、マッピング方式に基づいて、少なくとも一のメモリセルに書き込みが行われる。一実施形態では、二つの異なるブロックが二つの異なるベイに存在してもよい。先に説明したように、メモリセルへの書き込みプロセスは、二回以上、繰り返し行ってもよい。同時の書き込みとは、少なくとも１回の反復（例えば１回目の反復）毎に、異なるブロックのビット線及びワード線に書き込み条件を適用することによって、異なるメモリセルへの書き込みを行うことを意味する。ここで、書き込みとはセット動作でもリセット動作でもよい。
【０１３９】
図１４は、ページマッピング方式に基づいてメモリセルに書き込むプロセス１４００の一実施形態を表す。プロセス１４００は、プロセス１３００のステップ１３０６の一形態である。例証の目的のため、プロセス１４００は、ブロックＡでは近−近素子に書き込みが行われると共に、ブロックＢでは遠−遠素子に書き込みが行われる一例を説明する。なお、三以上のブロックで書き込みが行われてもよい。例えば、ブロックＡに対する条件を使用して、二以上のブロックに書き込みを行ってもよい。同様に、ブロックＢに対する条件を使用して、二以上のブロックに書き込みを行ってもよい。複数のブロックは異なるベイに存在し得るが、このことは必須ではない。
【０１４０】
ステップ１４０２では、アドレス依存型の書き込み条件が、各々のブロックに対して決定される。ある実施形態では、異なるアドレス依存型条件が、ブロックＡ及びＢに対して使用される。例えば、ブロックＡでは選択メモリセルが近−近素子であるときの第１の条件の組が使用され、ブロックＢでは選択メモリセルが遠−遠素子であるときの第２の条件の組が使用され得る。一例ではあるが、図１２Ａ及び１２Ｂを参照して、表４に示す書き込み条件を使用することができる。
【表４】
2012531004.tif 000006
【０１４１】
ステップ１４０４では、アドレス依存型書き込み条件が、異なるブロックのビット線及びワード線に適用される。
【０１４２】
ステップ１４０６では、各々の選択メモリセルに対して、メモリセルに書き込みが行われたのか否か（例えばセット又はリセット）を判定するためのテストが実行される。メモリセルに書き込みが行われたのか否か判定するために、図６の回路を利用することができる。一実施形態では、ＩＲＥＦをメモリセルのアドレスに応じて変化させることができる。
【０１４３】
メモリセルの全てに対して所望の状態への書き込みが行われた場合（ステップ１４０８）、プロセス１４００は終了する。そうでなければ、プロセスは、ステップ１４１０へ進み、書き込みループカウントをインクリメントする。ループカウントが非常に大きい場合、書き込みは中止され（ステップ１４１２）、プロセス１４００は終了する。対象のブロックにおいてメモリセルへの書き込みが失敗した場合、このブロックは不良ブロックとしてマークを付けることができる。
【０１４４】
書き込みループカウントが非常に大きくない場合、プロセス１４００は、ステップ１４１４へ進み、書き込みに失敗したこれらのメモリセルに対して、書き込み条件の変更を行うことができる。例えば、メモリセルへの書き込みが失敗した場合、例えば書き込み電圧を増加させることが好ましい。ただし、書き込み電圧は、同一に維持されてもよいし、あるいは減少されることもあり得る。ステップ１４１４において書き込み条件を変更した後、プロセス１４００は、ステップ１４０４へ進み、書き込むべきメモリセルを依然として有するブロックに対して、書き込み条件が適用される。このプロセスは、全てのメモリセルに書き込みが行われたとき、あるいは、書き込みの反復回数が過剰となって結果的に失敗したときに終了する。
【０１４５】
ページマッピング方式を使用して書き込みを行う場合、適当な書き込み電圧を決定するために、インピーダンス条件を決定することができる。ただし、インピーダンス条件を決定することは必須ではない。
【０１４６】
上述された回路図のほぼ全てにおいて、図示された回路は、ＮＭＯＳ装置型とＰＭＯＳ装置型とを入れ替えたものや、正電圧と負電圧とを入れ替えたものといった、これらの回路の双対回路に置き換えることができる。
【０１４７】
上述の本発明に係る詳細な記載は、例示及び説明を目的として提示されたものであり、本発明を網羅するものでもなく本発明を開示された詳細な形態に限定するものでもない。前述の教示に照らして多くの修正形態及び変更形態が可能である。記載される実施形態は、本発明の原理とその実際の適用を最も良く説明し、当業者が本発明を検討された具体的使用法に適する様々な実施形態において様々な修正形態で最も良く利用するように選定されている。本発明の範囲は、本明細書の添付される特許請求の範囲によって規定されるものである。
【図１】
2012531004.tif 000007
【図２】
2012531004.tif 000008
【図３】
2012531004.tif 000009
【図４】
2012531004.tif 000010
【図５Ａ】
2012531004.tif 000011
【図５Ｂ】
2012531004.tif 000012
【図６】
2012531004.tif 000013
【図７】
2012531004.tif 000014
【図８】
2012531004.tif 000015
【図９】
2012531004.tif 000016
【図１０】
2012531004.tif 000017
【図１１】
2012531004.tif 000018
【図１２Ａ】
2012531004.tif 000019
【図１２Ｂ】
2012531004.tif 000020
【図１３】
2012531004.tif 000021
【図１４】
2012531004.tif 000022
【手続補正書】
【提出日】平成24年5月2日(2012.5.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の可逆抵抗切替素子のグループと、
前記可逆抵抗切替素子に接続された一以上の管理装置を備え、
前記グループ内の選択された可逆抵抗切替素子への書き込み時にグループで使用される電流又は電力の少なくとも一方は、前記選択された可逆抵抗切替素子の前記グループ内における位置に応じて変化し、
前記一以上の管理装置は、記憶すべき一群のデータを受け取り、前記一群のデータを異なるグループにある複数の可逆抵抗切替素子に同時に書き込むときの電流又は電力の少なくとも一方の最大時の消費量が最小化されるように、前記可逆抵抗切替素子の位置に基づいて、前記一群のデータを前記異なるグループにある複数の可逆抵抗切替素子にマッピングし、マッピングに基づいて前記異なるグループにある複数の可逆抵抗切替素子に同時に書き込みを行う、不揮発性記憶装置。
【請求項２】
前記複数の可逆抵抗切替素子のグループの各々は、複数のビット線ドライバに接続されており、
前記一以上の管理装置は、前記一群のデータを前記複数の可逆抵抗切替素子にマッピングする際に、第１のブロックから第１の可逆抵抗切替素子を選択するとともに、第２のブロックから第２の可逆抵抗切替素子を選択し、
前記第１の可逆抵抗切替素子は、そのビット線ドライバから比較的に離れて位置するものであり、前記第２の可逆抵抗切替素子は、そのビット線ドライバの比較的に近く位置するものである、請求項１に記載の不揮発性記憶装置。
【請求項３】
前記複数の可逆抵抗切替素子のグループの各々は、複数のワード線ドライバにも接続されており、
前記一以上の管理装置は、前記一群のデータを前記複数の可逆抵抗切替素子にマッピングする際に、第１の可逆抵抗切替素子がワード線ドライバから比較的に離れて位置するとともに、前記第２の可逆抵抗切替素子がワード線ドライバの比較的に近くに位置するように、前記第１のブロックから前記第１の可逆抵抗切替素子を選択するとともに前記第２のブロックから前記第２の可逆抵抗切替素子を選択する、請求項１又は請求項２に記載の不揮発性記憶装置。
【請求項４】
前記複数の可逆抵抗切替素子のグループの各々は、複数のワード線及び複数のビット線に接続されており、各々の可逆抵抗切替素子は、一のワード線及び一のビット線に接続されており、各々の可逆抵抗切替素子のアドレスは、各々のビット線及びワード線に沿った位置に基づくものであり、可逆抵抗切替素子への書き込みに必要とされる電流又は電力のうちの少なくとも一方は、その可逆抵抗切替素子のアドレスに応じて変化するものである、請求項１から３のいずれか一項に記載の不揮発性記憶装置。
【請求項５】
前記一以上の管理装置は、前記一群のデータをマッピングする際に、第１のブロックから第１の可逆抵抗切替素子を選択するとともに、第２のブロックから第２の可逆抵抗切替素子を選択し、前記第１の可逆抵抗切替素子への書き込みでは、前記第１のブロックによって比較的に大量の電力が消費され、前記第２の可逆抵抗切替素子への書き込みでは、前記第２のブロックによって比較的に少量の電力が消費される、請求項１から４のいずれか一項に記載の不揮発性記憶装置。
【請求項６】
前記一以上の管理装置は、前記一群のデータをマッピングする際に、第１のブロックから第１の可逆抵抗切替素子を選択するとともに、第２のブロックから第２の可逆抵抗切替素子を選択し、前記第１の可逆抵抗切替素子への書き込みでは、前記第１のブロックによって比較的に大量の電流が消費され、前記第２の可逆抵抗切替素子への書き込みでは、前記第２のブロックによって比較的に少量の電流が消費される、請求項１から４のいずれか一項に記載の不揮発性記憶装置。
【請求項７】
複数の可逆抵抗切替素子のグループを含み、グループ内の選択された可逆抵抗切替素子への書き込み時にそのグループで使用される電流又は電力の少なくとも一方が、前記選択された可逆抵抗切替素子の前記グループ内における位置に応じて変化する不揮発性記憶装置を動作させる方法であって、
前記不揮発性記憶装置が記憶する一群のデータを受け取るステップと、
前記一群のデータを異なるグループにある複数の可逆抵抗切替素子に同時に書き込むときの電流又は電力の少なくとも一方の最大時の消費量が最小化されるように、前記可逆抵抗切替素子の位置に基づいて、前記一群のデータを前記異なるグループにある複数の可逆抵抗切替素子にマッピングするステップと、
マッピングに基づいて前記異なるグループにある複数の可逆抵抗切替素子に同時に書き込みを行うステップと、
を備える方法。
【請求項８】
前記複数の可逆抵抗切替素子のグループの各々は、複数のビット線ドライバに接続されており、最大時の電流消費量又は最大時の電力消費量のいずれかを最小限に抑えるために前記一群のデータを前記複数の可逆抵抗切替素子にマッピングする前記ステップは、第１のブロックから第１の可逆抵抗切替素子を選択するとともに第２のブロックから第２の可逆抵抗切替素子を選択するステップを含み、前記第１の可逆抵抗切替素子はそのビット線ドライバから比較的に離れて位置するものであり、前記第２の可逆抵抗切替素子はそのビット線ドライバの比較的に近くに位置するものである、請求項７に記載の方法。
【請求項９】
前記複数の可逆抵抗切替素子のグループの各々は、複数のワード線ドライバにも接続されており、最大時の電流消費量又は最大時の電力消費量のいずれかを最小限に抑えるために前記一群のデータを前記複数の可逆抵抗切替素子にマッピングする前記ステップは、第１の可逆抵抗切替素子がワード線ドライバから比較的に離れて位置するとともに、前記第２の可逆抵抗切替素子がワード線ドライバの比較的に近くに位置するように、前記第１のブロックから前記第１の可逆抵抗切替素子を選択するとともに前記第２のブロックから前記第２の可逆抵抗切替素子を選択するステップをさらに含む、請求項７又は請求項８に記載の方法。
【請求項１０】
前記複数の可逆抵抗切替素子のグループの各々は、複数のワード線及び複数のビット線に接続されており、各々の可逆抵抗切替素子は、一のワード線及び一のビット線に接続されており、各々の可逆抵抗切替素子のアドレスは、各々のビット線及びワード線に沿った位置に基づくものであり、可逆抵抗切替素子への書き込みに必要とされる電流又は電力のうちの少なくとも一方は、その可逆抵抗切替素子のアドレスに応じて変化するものである、請求項７から９のいずれか一項に記載の方法。
【請求項１１】
前記一群のデータをマッピングするステップは、第１のブロックから第１の可逆抵抗切替素子を選択するステップと、第２のブロックから第２の可逆抵抗切替素子を選択するステップを含み、前記第１の可逆抵抗切替素子への書き込みでは、前記第１のブロックによって比較的に大量の電力が消費され、前記第２の可逆抵抗切替素子への書き込みでは、前記第２のブロックによって比較的に少量の電力が消費される、請求項７から１０のいずれか一項に記載の方法。
【請求項１２】
前記一群のデータをマッピングするステップは、第１のブロックから第１の可逆抵抗切替素子を選択するステップと、第２のブロックから第２の可逆抵抗切替素子を選択するステップを含み、前記第１の可逆抵抗切替素子への書き込みでは、前記第１のブロックによって比較的に大量の電流が消費され、前記第２の可逆抵抗切替素子への書き込みでは、前記第２のブロックによって比較的に少量の電流が消費される、請求項７から１０のいずれか一項に記載の方法。
【国際調査報告】
2012531004.tif 000023
2012531004.tif 000024
2012531004.tif 000025
2012531004.tif 000026
2012531004.tif 000027