(57)【要約】  本発明は、ＭＥＭＳプローブカード及びその製造方法に関することで、ＭＥＭＳプローブカードはビアホールフィラー伝導体または抵抗体が充填されたビアホールが具備された基板と、前記ビアホールと基板の上に形成された抵抗膜と、前記抵抗膜と基板の上に形成された絶縁膜と、前記絶縁膜、絶縁膜を取り囲むように基板上に形成された電極と、を含むことを特徴とする。前記のようなＭＥＭＳプローブカード及びその製造方法を利用することにより、精密な抵抗値を得ることができ、半導体ＩＣなどのテスト装置での電力変化に対応することができる。
2012502274.tif 000002
【特許請求の範囲】
【請求項１】
ビアホールフィラー伝導体または抵抗体が充填されたビアホールが具備された基板と、前記ビアホールと前記基板上とに形成された抵抗膜と、
前記抵抗膜と前記基板上とに形成された絶縁膜と、
前記抵抗膜及び前記絶縁膜を取り囲むように前記基板上に形成された電極と、
を含むことを特徴とするＭＥＭＳプローブカード。
【請求項２】
前記抵抗膜は、前記ビアホール部分に積層される第１の抵抗部と前記基板に積層される第２の抵抗部とからなる直方体形状であり、前記絶縁膜は円形状であることを特徴とする請求項１に記載のＭＥＭＳプローブカード。
【請求項３】
前記第１の抵抗部の端部は、半円または円弧形状に形成されたことを特徴とする請求項２に記載のＭＥＭＳプローブカード。
【請求項４】
前記抵抗膜は、前記第２の抵抗部に連続された第３の抵抗部をさらに含むことを特徴とする請求項２または請求項３に記載のＭＥＭＳプローブカード。
【請求項５】
前記第３の抵抗部は、リング型で形成されたことを特徴とする請求項４に記載のＭＥＭＳプローブカード。
【請求項６】
前記第１の抵抗部及び前記第２の抵抗部、または前記第１の抵抗部、前記第２の抵抗部及び第３の抵抗部は一体に形成され、各々の幅は同一であることを特徴とする請求項５に記載のＭＥＭＳプローブカード。
【請求項７】
前記抵抗膜と前記絶縁膜とは、各々相互に積層された多層構造であることを特徴とする請求項１に記載のＭＥＭＳプローブカード。
【請求項８】
(ａ)ビアホールフィラー伝導体または抵抗体が充填されたビアホールが具備された基板を用意するステップと、 
(ｂ)前記ビアホールと前記基板上とに抵抗膜を形成するステップと、 
(ｃ)前記抵抗膜と前記基板上とに絶縁膜を形成するステップと、 
(ｄ)前記抵抗膜及び前記絶縁膜を取り囲むように、前記基板上に電極を形成するステップと、
を含むことを特徴とするＭＥＭＳプローブカードの製造方法 。
【請求項９】
前記抵抗膜と前記絶縁膜とは、各々相互に積層された多層の形に形成されることを特徴とする請求項８に記載のＭＥＭＳプローブカードの製造方法。
【請求項１０】
ビア抵抗線と、
ビアホールフィラー伝導体の表面を含んだ前記基板の表面に形成された第１の１次伝導線と、
前記薄膜抵抗線を間に置いて前記第１の１次伝導線と対向する側の前記基板の表面に形成された第２の１次伝導線と、
前記基板、前記薄膜抵抗線、前記第１及び第２の１次伝導ホールに前記ビアホールフィラー伝導体または抵抗体が充填された基板と、前記基板の表面に形成された薄膜線の上に形成された絶縁層と、
前記絶縁層及び前記絶縁層から露出した前記第２の１次伝導線の部分に形成された２次伝導線と、
含み、
前記２次伝導線上にバンプパッド及びプローブチップが固定されることを特徴とするＭＥＭＳプローブカード。
【請求項１１】
前記２次伝導線上には、前記２次伝導線と同一パターンでバンプパッド用電極が形成されることを特徴とする請求項１０に記載のＭＥＭＳプローブカード。
【請求項１２】
ビアホールにビアホールフィラー伝導体または抵抗体が充填された基板を用意するステップと、
前記基板の表面に薄膜抵抗線を形成するステップと、
前記ビアホールフィラー伝導体の表面を含んだ前記基板の表面に第１の１次伝導線を形成し、前記薄膜抵抗線を間に置いて前記第１の１次伝導線と対向する側の前記基板表面に第２の１次伝導線を形成するステップと、
前記基板、前記薄膜抵抗線、前記第１及び第２の１次伝導線上に絶縁層を形成するステップと、
前記絶縁層及び前記絶縁層から露出した前記第２の１次伝導線の部分に２次伝導線を形成し、前記２次伝導線上にバンプパッド及びプローブチップを固定するステップと、
を含むことを特徴とするＭＥＭＳプローブカードの製造方法。
【請求項１３】
前記２次伝導線上に、前記２次伝導線と同一パターンでバンプパッド用電極を形成するステップをさらに含むことを特徴とする請求項１２に記載のＭＥＭＳプローブカードの製造方法。
【請求項１４】
第１乃至第ｎ層の基板を積層して１０００℃以下で焼成して形成された低温同時焼成セラミック多層基板と、
前記低温同時焼成セラミック多層基板上に用意されるとともに、ビアホールフィラー伝導体が充填されたビアホールが形成された上部伝導線と、
前記上部伝導線上に形成された薄膜抵抗と、
前記上部伝導線、前記薄膜抵抗及び前記ビアホールフィラー伝導体の上に形成された第１の薄膜伝導線と、
前記薄膜抵抗と前記第１の薄膜伝導線との上に形成された絶縁膜と、
を含むことを特徴とするＭＥＭＳプローブ用カード。
【請求項１５】
前記上部伝導線、前記薄膜抵抗及び前記絶縁膜の上に形成された第２の薄膜伝導線をさらに含むことを特徴とする請求項１４に記載のＭＥＭＳプローブ用カード。
【請求項１６】
前記第１乃至第ｎ層で形成されたビアホールのうちの一つのビアホールには厚膜抵抗層が充填されることを特徴とする請求項１５に記載のＭＥＭＳプローブ用カード。
【請求項１７】
前記ビアホールフィラー伝導体は、Ａｇ、ＰｄまたはＰｔ金属のうちのいずれか一つの金属を含んでなることを特徴とする請求項１４乃至請求項１６のいずれか１項に記載のＭＥＭＳプローブ用カード。
【請求項１８】
前記絶縁膜は、Ａｌ２Ｏ３またはＴｉＯ２を含んでなることを特徴とする請求項１４乃至請求項１６のいずれか１項に記載のＭＥＭＳプローブ用カード。
【請求項１９】
前記第１及び第２の薄膜伝導線は、各々複合金属としてＴｉ、Ｐｄ及びＣｕまたはＡｌ、Ｃｕ及びＡｕで構成されることを特徴とする請求項１４乃至請求項１６の１項に記載のＭＥＭＳプローブ用カード。
【請求項２０】
(ａ)第１乃至第ｎ層の基板を積層して１０００℃以下で焼成して、低温同時焼成セラミック多層基板を用意するステップと、
(ｂ)前記低温同時焼成セラミック多層基板上にビアホールが形成された上部伝導線を形成するステップと、
(ｃ)前記ビアホールにビアホールフィラー伝導体を充填するステップと、
(ｄ)前記上部伝導線上に薄膜抵抗を形成するステップと、
(ｅ)前記上部伝導線、前記薄膜抵抗及び前記ビアホールフィラー伝導体の上に第１の薄膜伝導線を形成するステップと、
(ｆ)前記薄膜抵抗と前記第１の薄膜伝導線との上に絶縁膜を形成するステップと、
を含むことを特徴とするＭＥＭＳプローブ用カードの製造方法。
【請求項２１】
前記(ｆ)ステップを実行した後、前記上部伝導線と前記薄膜抵抗と前記絶縁膜との上に第２の薄膜伝導線を形成するステップをさらに含むことを特徴とする請求項２０に記載のＭＥＭＳプローブ用カードの製造方法。
【請求項２２】
前記(ａ)ステップにおいて、第１乃至第ｎ層の基板に形成された前記ビアホールのうちのいずれか一つのビアホールに厚膜抵抗層を充填することを特徴とする請求項２１に記載のＭＥＭＳプローブ用カード。
【請求項２３】
前記絶縁膜は、イオンアシスタント(Ion assistant)ＰＶＤ方式、電子ビーム蒸着(E-Beam Evaporation)技術であるＰＶＤ方式、ＰＬＤ(Plused Laser Deposition)方式、またはエアロゾル沈着(Aerosol Deposition)方式のうちのいずれか一つの方式で形成されることを特徴とする請求項２２に記載のＭＥＭＳプローブ用カード製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、耐化学性が優秀なＭＥＭＳ(Micro Electro Mechanical Systems)プローブ用カード(Probe card)及びその製造方法に関し、特に、安定的な抵抗比を得ることができるだけではなく、大きい電力の変化にも使用でき、精密な抵抗性伝導線を形成することができるＭＥＭＳプローブ用カード及びその製造方法に関する。
【背景技術】
【０００２】
一般的に、半導体ＩＣなどのテスト装置に使われるプローブカードは、所定の基板及び基板上に配列されたプローブを含む装置として、半導体装置のような微細電子装置の電気的特性を測定するために使用される。
【０００３】
前記半導体装置は外部電子装置との相互信号伝達のためにその表面に形成されるパッドを備える。すなわち、半導体装置は、パッドを介して電気的信号の入力を受けて所定の動作を実行した後、処理した結果を更にパッドを介して外部電子装置に伝達する。この時、前記プローブカードは半導体装置と外部電子装置(例えば、テスト装置)との間の電気的経路を形成することにより、半導体装置に対する電気的テストを可能とする。
【０００４】
一方、最近半導体装置の高集積化に従って前記半導体装置のパッドは微細化されるだけではなく、それらの間の間隔も減少している。これによって、プローブカードも半導体装置の高集積化に対応して微細に製作する必要があるが、このような微細化の要求は前記プローブカードの製作プロセスを難しくする。
【０００５】
すなわち、半導体ＩＣのテスト装置は半導体技術の発展による大型化、高速化により、既存のピン(pin)型よりは半導体のＭＥＭＳ技術を利用した微細プローブ形成技術が適用されるＭＥＭＳプローブ型を採択している。
【０００６】
さらに、半導体ＩＣのＩ／Ｏピンが増大されることによってプローブも多重チャンネル型プローブが要求されるが、多重接合ピンによるプローブカードの適用時に１チャンネルだけが短絡されても過度な電流が１チャンネルに流れてプローブ端子でスパーク性不良が発生するおそれがあり、これに対する対策が要求されている。
【０００７】
最近、その対策として抵抗性伝導線にてプローブ端子を連結して過度な電流が急に流れることを防止する技術が提案されている。
【０００８】
図１は、従来のＭＥＭＳプローブ用抵抗性伝導線の構造を示す断面図及び平面図である。
【０００９】
図１に示したように、従来のＭＥＭＳプローブ用抵抗性伝導線は、高温同時焼成セラミック(HTCC:high temperature co-fired ceramics)多層基板の上面に伝導線１０を形成し、前記伝導線１０に形成されたビアホール(via hole)にビアフィラー(via filler)伝導体１１を充填し、前記伝導線１０上に薄膜抵抗１２とＭＥＭＳプローブ用薄膜伝導線１３とを形成した構造である。
【００１０】
前記抵抗性伝導線は、前記ビアフィラー伝導体１１、前記薄膜抵抗１２及び前記薄膜伝導線１３からなり、前記抵抗性伝導線により電流の制御が行われる。
ここで、図面符号１４はバンプパッドであり、図面符号１５は接着剤であり、図面符号１６はＭＥＭＳプローブであり、図面符号１７はプローブチップ(probe tip)である。
【００１１】
しかしながら、前記のような従来の薄膜抵抗基板では、 薄膜抵抗１２を伝導線１３の幅と同一または伝導線１３の幅より狭く設計する場合には、半導体ＩＣのＩ／Ｏピンが増大されて高電力が要求されるＭＥＭＳプローブカードへの適用が困難であるという問題点があった。
また、図１に示したような構造においては、薄膜抵抗１２と伝導線１３の接触面積が狭くてパターンの安定性が低下するという問題もあった。
【００１２】
また、前記のような従来の薄膜抵抗基板では、半導体ＩＣのＩ／Ｏピンとプローブチップの増加に対応して多数の薄膜抵抗１２を形成することが困難であるという問題、すなわち、一定サイズの基板空間内で希望する抵抗値を有する多数の抵抗膜を形成することが困難であるという問題点があった。
【００１３】
また、図１に示したような構造では、薄膜抵抗１２と伝導線１３の上に保護層を形成しなければならない問題点もあった。
さらに、前記のような従来のＭＥＭＳプローブ用薄膜伝導線１３には薄膜抵抗１２がＸ軸あるいはＹ軸方向に直列連結されるので回路の集積度が低下される。このような傾向はバー形態で設計する場合一層激しくなる。
【００１４】
一方、前記ＨＴＣＣ多層基板は１５００℃以上の温度で熱処理して多層配線基板を形成する。ＨＴＣＣ基板の絶縁材料は９４％以上のアルミナを主原料として使用し、添加剤として少量のシリカを使用し、電気伝導線は高温焼成が可能なタングステン(Ｗ)を主に使用する。このようなＨＴＣＣ多層基板は機械的強度及び耐化学性の特性が優秀なので基板表面に薄膜伝導線を形成して高集積化するパッケージにおいて多く応用されている。しかし、高温焼成されたタングステン(Ｗ)伝導線の電気伝導度は銀(Ａｇ)あるいは銅(Ｃｕ)と比べて低いとともに高周波数特性が悪く、熱膨脹係数がシリコン半導体素子と比べて２倍程度に高いので、熱膨脹係数の整合(Matching)が要求される応用分野では大きい問題点になっている。
【００１５】
一方、上述したＨＴＣＣ基板の代りにＬＴＣＣ多層基板を使用する場合がある。前記ＬＴＣＣ多層基板は１０００℃以下の温度で熱処理されて多層配線基板を形成する。このＬＴＣＣ多層基板では、１０００℃以下の低温で使用するために、熔融点が低いシリカを主に使用し、アルミナの使用は相対的に少ない。また、ＬＴＣＣ多層基板では、焼成温度が１０００℃以下になり、且つ電気伝導体の材料として電気伝導度が優秀な銀(Ａｇ)または銅(Ｃｕ)を使用する。
【００１６】
しかし、このようなＬＴＣＣ多層基板は前記のような長所にもかかわらず、その表面が粗く、多層基板の表面に数十乃至数百ｎｍ厚さの薄膜抵抗を形成することが困難である。
【発明の概要】
【発明が解決しようとする課題】
【００１７】
したがって、本発明は前述のような問題点を解決すべくなされたものであって、その目的は、電力変化に対応することができ、抵抗値を希望する値で設定することができるＭＥＭＳプローブ用カード及びその製造方法を提供することにある。
【００１８】
本発明の他の目的は、抵抗膜と電極との接触面積を広げて抵抗膜と電力との接触パターンの安全性を維持することができるＭＥＭＳプローブカード及びその製造方法を提供することにある。
【００１９】
また、本発明の他の目的は、絶縁層を塗布した後に２次伝導線を形成して狭い基板内の空間でも安定した抵抗比を得ることができ、大きい電力変化にも安定的に使うことができるＭＥＭＳプローブカード及びその製造方法を提供することにある。
【００２０】
また、本発明の他の目的は、抵抗値の比を容易に調節することができるＭＥＭＳプローブカード及びその製造方法を提供することにある。
【００２１】
また、本発明の他の目的は、薄膜抵抗と薄膜伝導線のパターニングが正確であり、精密な抵抗値を得ることができるＭＥＭＳプローブ用カード及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２２】
上述の目的を達成するため、本発明に係るＭＥＭＳプローブカードは、ビアホールフィラー伝導体または抵抗体が充填されたビアホールが具備された基板と、前記ビアホール及び基板上に形成された抵抗膜と、前記抵抗膜及び基板上に形成された絶縁膜と、前記抵抗膜及びこの絶縁膜を取り囲むように基板上に形成された電極と、を含むことを特徴とする。
【００２３】
ここで、前記抵抗膜は前記ビアホール部分に積層される第１の抵抗部と前記基板に積層される第２の抵抗部とからなる直方体形状であり、前記絶縁膜は円形状であることを特徴とする。
そして、前記第１の抵抗部の端部は半円または円弧形状に形成されたことを特徴とする。
【００２４】
また、前記抵抗膜は前記第２の抵抗部に連続した第３の抵抗部をさらに含むことを特徴とする。
また、前記第３の抵抗部はリング型で形成されたことを特徴とする。
また、前記第１の抵抗部と前記第２の抵抗部または前記第１の抵抗部、前記第２の抵抗部及び第３の抵抗部は一体に形成され、各々の幅は同一であることを特徴とする。
また、前記抵抗膜と絶縁膜は各々相互に積層された多層構造であることを特徴とする。
【００２５】
本発明に係るＭＥＭＳプローブカードの製造方法は、(ａ)ビアホールフィラー伝導体または抵抗体が充填されたビアホールが具備された基板を用意するステップと、(ｂ)前記ビアホールと基板上とに抵抗膜を形成するステップと、(ｃ)前記抵抗膜と基板上とに絶縁膜を形成するステップと、(ｄ)前記抵抗膜及びこの絶縁膜を取り囲むように基板上に電極を形成するステップと、を含むことを特徴とする。
ここで、前記抵抗膜と絶縁膜とは各々相互に積層された多層に形成されることを特徴とする。
【００２６】
本発明に係るまた別のＭＥＭＳプローブカードは、ビアホールにビアホールフィラー伝導体または抵抗体が充填された基板と、前記基板の表面に形成された薄膜抵抗線と、前記ビアホールフィラー伝導体の表面を含んだ基板の表面に形成された第１の１次伝導線と、前記薄膜抵抗線を間に置いて前記第１の１次伝導線と対向する側の基板の表面に形成された第２の１次伝導線と、前記基板、前記薄膜抵抗線、前記第１及び第２の１次伝導線の上に形成された絶縁層と、前記絶縁層及び前記絶縁層から露出された前記第２の１次伝導線の部分に形成された２次伝導線と、を含み、前記２次伝導線上にバンプパッド及びプローブチップが固定されることを特徴とする。
ここで、前記２次伝導線上には２次伝導線と同一パターンでバンプパッド用電極が形成されることを特徴とする。
【００２７】
また、本発明に係るまた別のＭＥＭＳプローブカードの製造方法は、ビアホールにビアホールフィラー伝導体または抵抗体が充填された基板を用意するステップと、前記基板の表面に薄膜抵抗線を形成するステップと、前記ビアホールフィラー伝導体の表面を含んだ基板の表面に第１の１次伝導線を形成し、前記薄膜抵抗線を間に置いて前記第１の１次伝導線と対向する側の基板表面に第２の１次伝導線を形成するステップと、前記基板、前記薄膜抵抗線、前記第１及び第２の１次伝導線上に絶縁層を形成するステップと、前記絶縁層及び前記絶縁層から露出した前記第２の１次伝導線の部分に２次伝導線を形成し、前記２次伝導線上にバンプパッド及びプローブチップを固定するステップと、を含むことを特徴とする。
ここで、前記２次伝導線上に２次伝導線と同一パターンでバンプパッド用電極を形成するステップをさらに含むことを特徴とする。
【００２８】
また、本発明に係るまた別のＭＥＭＳプローブ用カードは、第１乃至第ｎ層の基板を積層して１０００℃以下で焼成して形成された低温同時焼成セラミック多層基板と、前記低温同時焼成セラミック多層基板上に用意されたビアホールフィラー伝導体が充填されたビアホールが形成された上部伝導線と、前記上部伝導線上に形成された薄膜抵抗と、前記上部伝導線、薄膜抵抗及びビアホールフィラー伝導体上に形成された第１の薄膜伝導線と、前記薄膜抵抗及び第１の薄膜伝導線上に形成された絶縁膜と、を含む。
【００２９】
また、本発明に係るＭＥＭＳプローブ用カードは、前記上部伝導線、薄膜抵抗及び絶縁膜上に形成された第２の薄膜伝導線をさらに含む。
【００３０】
また、本発明に係るＭＥＭＳプローブ用カードの前記第１乃至第ｎ層に形成されたビアホールのうちの一つのビアホールには厚膜抵抗層が充填される。
【００３１】
また、本発明に係るＭＥＭＳプローブ用カードの前記ビアホールフィラー伝導体にはＡｇ、ＰｄまたはＰｔ金属のうちのいずれか一つの金属が含まれる。
【００３２】
また、本発明に係るＭＥＭＳプローブ用カードの前記絶縁膜にはＡｌ２Ｏ３またはＴｉＯ２が含まれる。
【００３３】
また、本発明によるＭＥＭＳプローブ用カードでは、前記第１及び第２の薄膜伝導線が各々複合金属としてＴｉ、Ｐｄ及びＣｕまたはＡｌ、Ｃｕ及びＡｕにより構成される。
【００３４】
また、前記目的を達成するための本発明に係るまた他のＭＥＭＳプローブ用カードの製造方法は、(ａ)第１乃至第ｎ層の基板を積層して１０００℃以下で焼成して、低温同時焼成セラミック多層基板を用意するステップと、(ｂ)前記低温同時焼成セラミック多層基板上に、ビアホールが形成された上部伝導線を形成するステップと、(ｃ)前記ビアホールにビアホールフィラー伝導体を充填するステップと、(ｄ)前記上部伝導線上に薄膜抵抗を形成するステップと、(ｅ)前記上部伝導線、薄膜抵抗及びビアホールフィラー伝導体上に第１の薄膜伝導線を形成するステップと、(ｆ)前記薄膜抵抗と第１の薄膜伝導線上とに絶縁膜を形成するステップと、を含む。
【発明の効果】
【００３５】
上述のように、本発明に係るＭＥＭＳプローブ用カード及びその製造方法によれば、抵抗値または抵抗比の制御が容易であり、半導体ＩＣテスト装置などで電力変化に対応することができる効果が得られる。
【００３６】
また、本発明に係るＭＥＭＳプローブ用カード及びその製造方法によれば、抵抗膜と電極との接触パターンの安全性を維持することができる。
【００３７】
また、本発明に係るＭＥＭＳプローブ用カード及びその製造方法によれば、絶縁層を塗布した後に伝導線を形成して、狭い基板内の空間でも安定した抵抗値を得ることができる。
【図面の簡単な説明】
【００３８】
【図１】従来のＭＥＭＳプローブ用カードの構造の一部を示す断面図である。
【図２】本発明の第１の実施形態に係るＭＥＭＳプローブカードを示す断面図及びパターン説明図である。
【図３】本発明の第１の実施例に係る抵抗膜の変更パターンを示す図である。
【図４】本発明の第１の実施形態に係る抵抗膜の積層パターンを示す図である。
【図５】本発明の第１の実施形態に係るＭＥＭＳプローブカードの製造工程を示す断面図である。
【図６】本発明の第２の実施形態に係るＭＥＭＳプローブカードの製造工程フローを示す図である。
【図７】図６に示された各々の工程を説明する図である。
【図８】図６に示された各々の工程を説明する図である。
【図９】図６に示された各々の工程を説明する図である。
【図１０】図６に示された各々の工程を説明する図である。
【図１１】図６に示された各々の工程を説明する図である。
【図１２】図６に示された各々の工程を説明する図である。
【図１３】図６に示された各々の工程を説明する図である。
【図１４】図６に示された各々の工程を説明する図である。
【図１５】図６に示された各々の工程を説明する図である。
【図１６】本発明の第３の実施形態に係るＭＥＭＳプローブ用カードを示す断面図である。
【図１７】図１６に示されたＭＥＭＳプローブ用カードの製造工程を示す図である。
【図１８】図１７に示された各々の工程を説明する図である。
【図１９】図１７に示された各々の工程を説明する図である。
【図２０】図１７に示された各々の工程を説明する図である。
【図２１】図１７に示された各々の工程を説明する図である。
【図２２】図１７に示された各々の工程を説明する図である。
【発明を実施するための形態】
【００３９】
以下、本発明の好ましい実施例について添付の図面を参照して詳細に説明する。
【００４０】
＜第１の実施形態＞
図２の(ａ)及び(ｂ)は、 本発明の第１の実施例に係る薄膜抵抗基板を示す断面図及びパターン説明図である。
【００４１】
まず、本発明の第１の実施形態による絶縁膜を利用した薄膜抵抗基板の概念について説明する。
【００４２】
薄膜抵抗基板において、抵抗値(Ｒ)の決定変数は抵抗膜の固有抵抗値ｋ、抵抗膜の厚さｔ、抵抗膜の長さＬ(図２において、ビアホール以外の部分において抵抗膜と絶縁膜とが重畳される部分の長さ)及び抵抗膜の幅ｄである。
【００４３】
したがって、抵抗値は下記の式１のように、物質の固有抵抗値と長さに比例し、厚さと幅に反比例する。
Ｒ∝ｋ(Ｌ/Ａ)・・・・・式１
ここで、抵抗の通過面積Ａ＝ｔ*ｄである。
【００４４】
抵抗の通過面積Ａに対して次元解釈として、例えば、
ｔ＝１０−９、ｄ＝１０−４
とする場合、ｄ(＝１０−４) ≫ ｔ(＝１０−９)であるので、面積計算において抵抗膜の厚さｔは無視すべき程度である。
【００４５】
したがって、前記式１を更に整理すると、抵抗Ｒ∝ｋ(Ｌ/Ｄ)と定義できる。
【００４６】
本発明者たちは前記のような過程を通じて抵抗膜でＬ及びｄを適切に設計すれば希望する抵抗値を得られることが分かった。
【００４７】
ところが、高電力の要求に対応するように抵抗膜の長さを大きくするか、または抵抗膜の幅を狭くすることにより希望する抵抗値を得ることができるが、薄膜抵抗基板の小型化、及び抵抗膜と電極の接触パターンの安全性などにより基板上で抵抗膜の長さと幅とを調節することには限界がある。
【００４８】
本発明の第１の実施形態では、このような限界を克服するために抵抗膜のパターンを多様化し、積層構造の抵抗膜を提案する。
【００４９】
図２の(ａ)及び(ｂ)に示したように、本発明の第１の実施形態に係る薄膜抵抗基板１は、ビアホールフィラー伝導体または抵抗体が充填されたビアホール１１が具備された基板１０と、前記ビアホール１１と基板１０上に形成された抵抗膜３０と、前記抵抗膜３０と基板１０との上に形成された絶縁膜４０と、前記基板１０、抵抗膜３０及び絶縁膜４０の上に形成された電極５０と、を含む構造である。
【００５０】
すなわち、前記抵抗膜３０は、図２(ｂ)に示したように、おおよそ直方体形状としてビアホール１１に充填されたビアホールフィラー伝導体または抵抗体の全体表面を覆うように積層される第１の抵抗部３０ａと基板１０に積層される第２の抵抗部３０ｂとからなる。また、前記絶縁膜４０は抵抗膜３０の第１の抵抗部３０ａと基板１０上とに積層され、おおよそ円形状である。また、電極５０は基板１０上に、前記抵抗膜３０及び絶縁膜４０の全体を覆うように積層される。
【００５１】
本発明の第１の実施形態において、前記抵抗膜３０はＴａＮで形成することが好ましい。前記絶縁膜４０はＡｌ２Ｏ３、ＨｆＯ２、ＴｉＯ２、ＺｒＯ２、Ｙ２Ｏ３、Ｔａ２Ｏ５、またはＬａ２Ｏ３などのような高誘電物質(Ｈｉｇｈ−ｋ物質)のうちのいずれか一つの物質で形成するが、材料の原価を考慮する場合、Ａｌ２Ｏ３で形成することが好ましい。また、前記電極５０は、Ｔｉ／Ｐｄ／Ｃｕ、Ｔｉ／Ｃｕ、Ｔｉ／Ｗ／Ｃｕ、Ａｌ／ＣｕまたはＡｕの複合金属で構成することが好ましい。
【００５２】
一方、前記ビアフィラー伝導体は、Ａｇ、ＰｄまたはＰｔ金属のうちのいずれか一つの金属で形成されるが、伝導度などを考慮する場合、ＰｄまたはＰｔ金属が好ましい。
【００５３】
但し、前記抵抗膜３０、絶縁膜４０、電極５０及びビアフィラー伝導体の材料は上述したものに限定されず、これらと同等あるいは類似する特性を有する材料で代替することができる。
【００５４】
次に、抵抗値を高めるために抵抗膜のパターンを変形した例を図３の(ａ)乃至(ｃ)によって説明する。
【００５５】
本発明の第１の実施形態による抵抗膜３０は、図３(ａ)に示したように、ビアホール１１部分において抵抗膜３０と絶縁膜４０との接触パターンを確保するために、第１の抵抗部３０ａの端部を半円または円弧形態で形成してもよい。
【００５６】
また、図３(ｂ)に示したように、抵抗膜３０の幅ｄを一定に維持し、抵抗膜３０の長さＬを確保するために、前記第２の抵抗部３０ｂに連続してリング型をなす第３の抵抗部３０ｃを形成するか、図３(ｃ)に示したように、前記第２の抵抗部３０ｂに連続して反リング型に形成された第３の抵抗部３０ｄを形成しても良い。図３の(ｂ)及び(ｃ)の抵抗膜３０’、３０”の場合、抵抗膜３０’または３０”と電極５０との接触面積が増大して、パターンの安全性を確保することができるという利点がある。
【００５７】
次に、抵抗値を高めるために抵抗膜のパターンを変形した他の例を図４によって説明する。
図４に示した構造では、３層の抵抗膜３００と絶縁膜４００とが各々相互に積層された構造を示すが、このような積層構造は３層に限定されるのではなく、各々の膜の厚さによって任意の層数で形成できることは勿論である。
【００５８】
図４のように、抵抗膜３００を積層パターンで形成する場合、基板１０上に形成される抵抗膜３００の形成空間が一定な場合にも抵抗値を増大させることができる。
【００５９】
また、図２(ａ)乃至図３(ｃ)に各々示した第１の抵抗部と前記第２の抵抗部及び／または第３の抵抗部とは、各々抵抗膜３０、３０’または３０”をスパッタリング方式で形成する際に一体に形成され、各々の幅ｄは同一に形成される。
【００６０】
次に、図２(ａ)に示した本発明の第１の実施形態による薄膜抵抗基板の製造方法について図５の(ａ)乃至(ｃ)により説明する。
【００６１】
本発明の第１実施形態では、まず、Ａｇ、ＰｄまたはＰｔ金属のうちのいずれか一つの金属からなるビアホールフィラー伝導体または抵抗体が充填されたビアホール１１が具備された基板１０を用意する。前記基板１０はＰＣＢ(Printed Circuit Board)用基板、半導体ウェハ用基板、またはＭＥＭＳ(Micro Electro Mechanical Systems)プローブ用カード基板などに適用される基板である。
【００６２】
次に、ビアホール１１が形成された基板１０上にＴａＮをスパッタリング方式でコーティング(coating)して抵抗膜３０、３０’または３０”を形成し、例えば、図２(ｂ)の抵抗膜３０のパターンまたは図３(ａ)乃至図３(ｃ)のパターンのような抵抗膜３０、３０’または３０”の形状の保護膜としてフォトリソグラフィー(Photolithography)工程を実行し、前記抵抗膜３０、３０’または３０”のパターン以外の部分を湿式エッチング(Wet etching)して除去する。
【００６３】
その後、抵抗膜３０、３０’または３０”及び基板１０の上部に図５(ｂ)に示したような絶縁膜４０を形成する。前記絶縁膜４０はフォトレジスト( PR:Photoresistor(感光剤))を利用しておおよそ円形状にマスキング(masking)した後、Ａｌ２Ｏ３、ＨｆＯ２、ＴｉＯ２、ＺｒＯ２、Ｙ２Ｏ３、Ｔａ２Ｏ５、またはＬａ２Ｏ３などのような高誘電物質(Ｈｉｇｈ−ｋ物質)をスパッタリングして形成する。前記のような絶縁膜４０の形成はスパッタリング方式に限定されず、成膜速度が速いイオンアシスタント(Ion assistant)ＰＶＤ方式、電子ビーム蒸着(E-Beam Evaporation)技術であるＰＶＤ方式、ＰＬＤ(Plused Laser Deposition)方式またはエアロゾル沈着(Aerosol Deposition)方式を利用して形成してもよい。上述のような絶縁膜４０を形成した後、フォトレジストは湿式エッチング方式により除去する。
【００６４】
フォトレジスト除去工程が完了すれば、図５(ｃ)に示したように電極５０を形成する。
前記電極５０は、基板１０、抵抗膜３０、３０’、３０”及び絶縁膜４０上に積層された複合金属として、Ｔｉ／Ｐｄ／Ｃｕ、Ｔｉ／Ｃｕ、Ｔｉ／Ｗ／Ｃｕ、Ａｌ／ＣｕまたはＡｕをスパッタリング方式でコーティングし、例えば、図２(ｂ)の電極５０のパターンのような形状の保護膜としてフォトリソグラフィー工程を実行し、前記電極５０のパターン以外の部分を湿式エッチングして除去することにより形成される。
【００６５】
また、上述した抵抗膜３０、３０’、３０”、絶縁膜４０及び電極５０を形成する過程で、化学溶液を使用した湿式エッチング方式の代わりにイオンミリング(Ion milling)装置及びＡｒ、Ｘｅあるいはまた別の反応性ガスを利用した乾式エッチング(Dry etching)方式を使用してもよい。
【００６６】
湿式エッチング方式では金属エッチング溶液を選択的にスプレー方式で基板両面に噴射し、Ｄ.Ｉウォーター(Water)洗浄及び乾燥を実施する。
但し、湿式エッチング方式はアンダーカット(Under cut)という現象が発生するため、高周波用にはアンダーカット現象を減らすことができるイオンミリング方式を適用することにより、高精密のマイクロストリップラインを形成することができる。
【００６７】
上述のように抵抗膜３０、絶縁膜４０及び電極５０を形成することにより、図５(ｃ)に示したような薄膜抵抗基板１が完成される。
【００６８】
次に、例えば、図１に示したように、本発明の第１の実施形態による薄膜抵抗基板１の電極５０上にバンプパッド１４を形成した後、接着剤１５を利用してＭＥＭＳプローブ１６及びプローブチップ１７を順次的に固定させることにより半導体ＩＣなどのテスト装置に使われるプローブカードを完成させることもできる。
【００６９】
＜第２の実施形態＞
まず、本発明の第２の実施形態では、上述の第１の実施形態における式１が同様に適用される。
【００７０】
図６乃至図８に示したように、本発明の実施形態では、まず、ビアホールフィラー伝導体または抵抗体が充填されたビアホール２が具備された基板１を用意し、前記ビアホール２と基板１との上に薄膜抵抗線３を形成する(ステップＳ１０)。好ましくは、前記ビアフィラー伝導体はＡｇ、ＰｄまたはＰｔ金属のうちのいずれか一つの金属で形成するが、伝導度などを考慮する場合にはＰｄまたはＰｔ金属が好適である。また、薄膜抵抗線３の材料はＴａＮを使用することが好ましい。
【００７１】
前記薄膜抵抗線３の形成方法について説明すると、まず、図７に示したように、スパッタリング方法により基板１の表面全体にＴａＮを塗布する。次に、ドライ(Dry)形態のフォトレジスト( PR:Photo resistor(感光剤))をラミネイト(Laminator)装置を利用して基板の表面に厚くラミネーションするＰＲラミネーション工程を実行する。この時、ラミネイトの圧力、温度及び速度を調整して気孔を無くす。もし、ＰＲ内に気孔が発生する場合には再作業しなければならない。ＰＲの厚さは可能であれば厚くすることが重要であり、一般的に１２０μｍ以上とする。
【００７２】
前記ＰＲラミネーション工程が完了した後、ＰＲにＵＶ光を照射して薄膜抵抗線３のパターンを形成する(図８参照)。この時、光を受ける部分が高分子化するようにマスクパターン(Mask Pattern)を設計して、例えば、二重露光(Dual expose)装置を利用してＰＲを感光させる。ここで、重要なパラメータはＵＶ光源のパワーと露光時間とである。もし、ＵＶ光源のパワーが強くて露光時間が長くなると、アンダーディベロップ(Under-develop)になって希望するパターンより大きいパターンが形成され、ＵＶ光源が弱くて露光時間が短ければ、オーバーディベロップ(Over-develop)になって希望するパターンより小さいパターンが形成される。
【００７３】
このような薄膜抵抗線３の抵抗値は、例えば幅を１００μｍと一定にして、長さを２００μｍとする場合には１００程度であり、長さを５００μｍとする場合に２００Ω程度であり、長さを７００μｍとする場合には３００Ω程度であり、長さを９００μｍとする場合に４００Ω程度である。すなわち、本発明では薄膜抵抗線３の長さを調整することにより希望する抵抗値を得ることができる。
【００７４】
次に、基板１の表面と薄膜抵抗線３との上に１次伝導線４を形成する(ステップＳ２０)。前記１次伝導線４の材料は複合金属としてＴｉ／Ｐｄ／Ｃｕを使うのが好ましい。しかし、前記１次伝導線４の材料としてＴｉ／Ｃｕ、Ｔｉ／Ｗ／Ｃｕ、Ａｌ／ＣｕまたはＡｕを使用することもできる(図９乃至図１０(ｂ)参照)。
【００７５】
前記１次伝導線４の形成方法は次のようである。
まず、図９に示したように、スパッタリング方法により基板１の表面と薄膜抵抗線３との表面全体にＴｉ／Ｐｄ／Ｃｕを塗布する。次に、ＰＲをラミネーションして、フォトリソグラフィーで図１０(ａ)及び図１０(ｂ)に示したような１次伝導線４のパターンを形成する。その後、１次伝導線４のパターン以外の部分をエッチングすることで、図１０(ｂ)に示したように、薄膜抵抗線３に連結されてお互いに対向する２個の第１及び第２の１次伝導線４'、４”を形成する。前記第１及び第２の１次伝導線４’、４”は同時に形成される。
【００７６】
次に、前記基板１の表面、薄膜抵抗線３及び１次伝導線４の上に絶縁層５を形成する(ステップＳ３０)。この絶縁層５はＡｌ２Ｏ３、ＨｆＯ２、ＴｉＯ２、ＺｒＯ２、Ｙ２Ｏ３、Ｔａ２Ｏ５またはＬａ２Ｏ３などのような高誘電物質(Ｈｉｇｈ−ｋ物質)のうちのいずれか一つの物質で形成し、材料の原価を考慮する場合には、Ａｌ２Ｏ３で形成することが好ましい(図１１乃至図１３参照)。
【００７７】
前記絶縁層５の形成方法は次のようである。
図１１に示したように、まず、第２の１次伝導線４“の一部に絶縁層５を形成するためのＰＲパターン６を形成する。前記ＰＲパターン６はリフトオフ(lift-off)工程で実行する。また、ビアホール２との導通のために、第１の１次伝導線４'の上にＰＲパターン６を形成してもよい。
【００７８】
次に、図１２に示したように、基板１の表面、薄膜抵抗線３、第１及び第２の１次伝導線４’、４”の一部分の上に成膜速度が速いイオンアシスタント(Ion assistant)ＰＶＤ方式、電子ビーム蒸着(E-Beam Evaporation)技術であるＰＶＤ方式、ＰＬＤ(Plused Laser Deposition)方式またはエアロゾル沈着(Aerosol Deposition)方式でＡｌ２Ｏ３、安定化ＺｒＯ２または ＴｉＯ２膜を７〜１０μｍで形成する。
【００７９】
その後、ＰＲパターン６を除去することにより図１３に示した絶縁層５が形成される。
次に、前記ＰＲパターン６が除去された第２の１次伝導線４"及び絶縁層５の上に２次伝導線７を形成する(ステップＳ４０)。前記２次伝導線７の材料は１次伝導線４と同一の複合金属を使用する。
【００８０】
前記２次伝導線７は、図１４に示したように、スパッタリング方法により絶縁層５と前記絶縁層５から露出された第２の１次伝導線4"との表面全体にＴｉ／Ｐｄ／Ｃｕを塗布することにより形成される。
【００８１】
次に、バンプパッド用電極８を形成する(ステップＳ５０〜ステップＳ６０)。
前記バンプパッド用電極８の形成方法は次のようである。
まず、バンプパッド用電極８を形成するために前記２次伝導線７上にＰＲパターンを形成する。その後、前記２次伝導線７上でＰＲパターンが形成されなかった部分にＣｕ、Ｎｉ及びＡｕで構成された複合金属を電気メッキ法でメッキする(ステップＳ５０)。この時、Ｎｉ金属はＣｕ層とＡｕ層との間の界面の拡散(Ｄｉｆｆｕｓｉｏｎ)を防止するため、Ａｕ金属層が５μｍ以上、好ましくは５μｍ〜１０μｍである場合に除去することもできる。
次に、前記２次伝導線７の上に形成されたＰＲパターンを除去し、バンプパッド用電極８を基準として前記２次伝導線７をエッチングする(ステップＳ６０)。
【００８２】
また、２次伝導線７を形成する過程では、化学溶液を使った湿式エッチング(Wet etching)方式またはイオンミリング(Ion milling)装置及びＡｒ、Ｘｅあるいはまた別の反応性ガスを利用した乾式エッチング(Dry etching)方式を使用してもよい。
【００８３】
上述のような過程により形成された図１５に示した前記バンプパッド用電極８の上に、図１に示したバンプパッド１４を形成した後、接着剤１５を利用してＭＥＭＳプローブ１６及びプローブチップ１７を順次的に固定させることにより本発明によるＭＥＭＳプローブカードが完成される(ステップＳ７０)。
【００８４】
＜第３の実施形態＞
まず、本発明の第３の実施形態は、薄膜抵抗を具備したＬＴＣＣ多層基板を対象とすることにより、上述の第１の実施形態における式１が同一に適用される。
【００８５】
図１６は、本発明に係るＭＥＭＳプローブ用カードの断面図である。
図１６に示したように、本発明によるＭＥＭＳプローブカードは第１乃至第ｎ層の基板を積層して、１０００℃以下で焼成して形成された低温同時焼成セラミック多層基板１００と、前記低温同時焼成セラミック多層基板１００の上に用意されビアホールフィラー伝導体４が充填されたビアホールが形成された上部伝導線６と、前記上部伝導線６の上に形成された薄膜抵抗７と、前記上部伝導線６と薄膜抵抗７とビアホールフィラー伝導体４との上に形成された第１の薄膜伝導線８と、前記薄膜抵抗７と第１の薄膜伝導線８との上に形成された絶縁膜９と、前記上部伝導線６と薄膜抵抗７と絶縁膜９との上に形成された第２の薄膜伝導線１０と、を含んで構成される。
【００８６】
一方、低温同時焼成セラミック多層基板１００を構成する第１乃至第ｎ層の各々の層にはビアホール１と伝導線２とが形成され、各々のビアホール１にはビアフィラー伝導体が充填され、ビアフィラー伝導体は伝導線２により連結される。
また、前記低温同時焼成セラミック多層基板１００のいずれか一層の基板、例えば、図１６に示した第１層のビアホールには厚膜抵抗体５が充填される。
また、前記第２の薄膜伝導線１０の上にはバンプパッド１４、接着剤１５、ＭＥＭＳプローブ１６及びプローブチップ１７が形成される。
【００８７】
本発明において薄膜抵抗７はＴａＮで形成することが好ましい。前記絶縁膜９はＡｌ２Ｏ３、ＨｆＯ２、ＴｉＯ２、ＺｒＯ２、Ｙ２Ｏ３、Ｔａ２Ｏ５、またはＬａ２Ｏ３などのような高誘電物質(Ｈｉｇｈ−ｋ物質)のうちいずれか一つの物質で形成するが、材料の原価を考慮する場合にはＡｌ２Ｏ３またはＴｉＯ２で形成することが好ましい。
また、前記第１の薄膜伝導線８または第２の薄膜伝導線１０は複合金属としてＴｉ／Ｐｄ／Ｃｕ、Ｔｉ／Ｃｕ、Ｔｉ／Ｗ／Ｃｕ、Ａｌ／ＣｕまたはＡｕの複合金属で構成することが好ましい。
【００８８】
また、前記厚膜抵抗体５は、ルテニウムＲｕ、ルテニウム酸化物(例えば、ＲｕＯ２、Ｒｕ２Ｏ３)またはＲｕ／ルテニウム酸化物のうちのいずれか一つの物質からなることが好ましい。
【００８９】
一方、前記ビアフィラー伝導体４は、Ａｇ、ＰｄまたはＰｔ金属のうちのいずれか一つの金属で形成するが、伝導度などを考慮する場合にはＰｄまたはＰｔ金属が好ましい。
但し、前記ビアフィラー伝導体４、厚膜抵抗体５、薄膜抵抗７、絶縁膜９、第１の薄膜伝導線８または第２の薄膜伝導線１０の材料は上述の種類に限定されず、これらと同等乃至類似の物性を有する材料に代替することができる。
【００９０】
次に、図１６に示した本発明に係るＭＥＭＳプローブカードの製造工程を図１７乃至図２２により説明する。
図１７及び図１８に示したように、本発明の実施形態ではｎ個の層で構成されたＬＴＣＣ多層基板１００を用意する(ステップＳ１０)。ここで ＬＴＣＣ基板の層数は基板の設計などによって可変的であり、一般的に２０〜３０層程度で構成される。この時、使用された金属配線の金属としては主にＡｇが使用されるが、必要によってその構成は変更できる。セラミック材料は６０〜７０％以上がガラス成分であり、残りの大部分の成分はアルミナで構成されている。各々の基板の厚さは顧客の要求事項によって多様化できるが通常は４〜７ｍｍ程度が好適である。
【００９１】
一方、前記各々のＬＴＣＣ基板には、ＬＴＣＣ基板を貫通するビアホール１と各々のＬＴＣＣ基板の表面または裏面とに伝導線２が形成される。
すなわち、ＬＴＣＣ多層基板１００はｎ個のグリーンシート(Ｇｒｅｅｎ ｓｈｅｅｔ)からなり、各々のグリーンシートには配線が印刷される。
また、前記各々のＬＴＣＣ基板に形成されたビアホール１にはビアフィラー伝導体４が充填され、第１層の基板に形成されたビアホール１には厚膜抵抗体５が充填され、ビアフィラー伝導体４と厚膜抵抗体５とは伝導線２により連結される(ステップＳ２０)。
ここで、前記厚膜抵抗体５は化学気相蒸着法(CVD:Chemical Vapor Deposition)または短原子層蒸着法(ALD:Automic Layer Deposition)などの方法でビアホール１内に充填される。
【００９２】
次に、前記第１層、第２層乃至第ｎ層のＬＴＣＣ基板を積層した状態で１０００℃以下、好ましくは、８５０〜９００℃程度で同時に焼結してＬＴＣＣ多層基板１００を製造する(ステップＳ３０)。
このように焼結されたＬＴＣＣ多層基板１００の表面はガラス成分とアルミナ成分とが互いに結合してその表面が粗くなるのでポリッシング工程を実行する。
【００９３】
すなわち、ＬＴＣＣ多層基板１００の表面に薄膜パターンを形成するためにはＬＴＣＣ基板の表面が約１μｍ程度以下の粗度を有することが要求されるので、機械的なポリシング(Polishing)工程を実行する(ステップＳ４０)。基板設計時に基板の撓みを考慮してポリシング厚さより厚く基板を形成した後、ポリシングを実施することが好ましい。通常、５０〜１００μｍ程度でポリシングし、その後、用途によって基板の表面を熱処理(thermal annealing)する。
【００９４】
次に、前記低温同時焼成セラミック多層基板１００の上にビアホールが形成された上部伝導線６を形成し、前記上部伝導線６に形成されたビアホール１にはビアフィラー伝導体４を充填する(ステップＳ５０)。
【００９５】
前記ビアフィラー伝導体４はＡｇ、ＰｄまたはＰｔ金属のうちのいずれか一つの金属からなり、伝導度などを考慮する場合には、ＰｄまたはＰｔ金属が望ましい。図１８では、上部伝導線６にだけビアフィラー伝導体４が充填された構造に対して説明したが、これに限定されるのではなく、第３層や第４層などにもビアフィラー伝導体を充填することができる。
【００９６】
その後、図１７及び図１９に示したように、前記ビアフィラー伝導体４から離隔された上部伝導線６の上に薄膜抵抗７を形成する(ステップＳ６０)。このような薄膜抵抗７は、例えば、ＴａＮからなり、フォトリソグラフィー技術とスパッタリングまたはエアロゾル沈着(Aerosol Deposition)方式により形成する。
【００９７】
次に、図１７及び図２０に示したように、前記上部伝導線６、薄膜抵抗７及びビアホールフィラー伝導体４の上に第１の薄膜伝導線８を形成する(ステップＳ７０)。
【００９８】
前記第１の薄膜伝導線８は、第１の薄膜伝導線８とビアフィラー伝導体４との表面の密着力を増加させるために、密着力が優秀なＴｉまたはＡｌ金属層をスパッタリング方式で２０００Å乃至５０００、好ましくは３０００Åの厚さで蒸着して、前記ＴｉまたはＡｌ金属層の上にＣｕ層間のバリアー(Barrier)の役目をするＰｄ(パラジウム)金属層を５０Å乃至２００Å、好ましくは７０Å程度を成膜して、最後に主伝導線であるＣｕ金属層を２５００Å乃至１００００Å、好ましくは、９０００Å以上を成膜して形成する。
【００９９】
そして、図１７及び図２１に示したように、薄膜抵抗７と第１の薄膜伝導線８との上 にＡｌ２Ｏ３、ＨｆＯ２、ＴｉＯ２、ＺｒＯ２、Ｙ２Ｏ３、Ｔａ２Ｏ５、またはＬａ２Ｏ３などのような高誘電物質(Ｈｉｇｈ−ｋ物質)の絶縁膜９を形成する(ステップＳ８０)。
前記絶縁膜９の形成は成膜速度が速いイオアシスタント(Ion assistant)ＰＶＤ方式、電子ビーム蒸着(E-Beam Evaporation)技術であるＰＶＤ方式、ＰＬＤ(Plused Laser Deposition)方式またはエアロゾル沈着(Aerosol Deposition)方式で、Ａｌ２Ｏ３、安定化ＺｒＯ２またはＴｉＯ２膜を５〜１０μｍの厚さで形成する。
【０１００】
次に、図１７及び図２２に示したように、前記上部伝導線６、薄膜抵抗７及び絶縁膜９の上に第２の薄膜伝導線１０を形成する(ステップ９０)。この第２の薄膜伝導線１０は上述した第１の薄膜伝導線８と同一の成分及び同一の条件で形成しても良い。
【０１０１】
また、前記絶縁膜９及び第１及び第２の薄膜伝導線８、１０を形成する過程では、化学溶液を使用した湿式エッチング(Wet etching)方式またはイオンミリング(Ion milling)装置及びＡｒ、Ｘｅ、あるいはまた別の反応性ガスを利用した乾式エッチング(Dry etching)方式を使用した精密なパターンを形成することができる。
【０１０２】
上述したように、ビアホールフィラー伝導体４、上部伝導線６、薄膜抵抗７、第１の薄膜伝導線８、絶縁膜９及び第２の薄膜伝導線１０により本発明によるＭＥＭＳプローブ用ビア抵抗性伝導線が完成される。
次に、図１６に示したように、前記第２の薄膜伝導線１０の上にバンプパッド１４)を形成した後、接着剤１５を利用してＭＥＭＳプローブ１６及びプローブチップ１７を順次的に固定させることにより、本発明による半導体ＩＣなどのテスト装置に使われるプローブカードが完成される(ステップＳ１００)。
【０１０３】
以上において説明した本発明は、本発明が属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想から逸脱しない範囲内で、様々な置換、変形及び変更が可能であるので、上述した実施例及び添付された図面に限定されるものではない。
【産業上の利用可能性】
【０１０４】
本発明は、半導体ＩＣなどのテスト装置に使われるプローブカードに利用される。
【符号の説明】
【０１０５】
１、２、１１  ビアホール
３  薄膜抵抗線
４  伝導線
５  絶縁層
８、５０  電極
９、４０、４００  絶縁膜
１４  バンプパッド
１７  プローブチップ
３０、３００  抵抗膜
【図１】
2012502274.tif 000003
【図２ａ】
2012502274.tif 000004
【図２ｂ】
2012502274.tif 000005
【図３ａ】
2012502274.tif 000006
【図３ｂ】
2012502274.tif 000007
【図３ｃ】
2012502274.tif 000008
【図４】
2012502274.tif 000009
【図５ａ】
2012502274.tif 000010
【図５ｂ】
2012502274.tif 000011
【図５ｃ】
2012502274.tif 000012
【図６】
2012502274.tif 000013
【図７】
2012502274.tif 000014
【図８】
2012502274.tif 000015
【図９】
2012502274.tif 000016
【図１０ａ】
2012502274.tif 000017
【図１０ｂ】
2012502274.tif 000018
【図１１】
2012502274.tif 000019
【図１２】
2012502274.tif 000020
【図１３】
2012502274.tif 000021
【図１４】
2012502274.tif 000022
【図１５】
2012502274.tif 000023
【図１６】
2012502274.tif 000024
【図１７】
2012502274.tif 000025
【図１８】
2012502274.tif 000026
【図１９】
2012502274.tif 000027
【図２０】
2012502274.tif 000028
【図２１】
2012502274.tif 000029
【図２２】
2012502274.tif 000030
【国際調査報告】
2012502274.tif 000031
2012502274.tif 000032
2012502274.tif 000033
2012502274.tif 000034