(57)【要約】  本発明の隔離抵抗を備えるプローブカード用スペーストランスフォーマの製造方法は、ウェハに形成された複数のＤＵＴ(Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ)を一回に検査できるように隣接するチャンネルの間の電気的な影響を隔離するための隔離抵抗(ｉｓｏｌａｔｉｏｎ ｒｅｓｉｓｔｏｒ)を備えるスペーストランスフォーマを製造する方法であって、セラミックシーツに前記隔離抵抗を形成するように抵抗体を印刷する抵抗体印刷ステップと、前記抵抗体がセラミックシーツの間に配置されるように前記抵抗体が印刷されたセラミックシーツの上に他のセラミックシーツを積層するセラミックシーツ積層ステップと、前記積層されたセラミックシーツを焼結する焼結ステップと、を含むことを特徴とする。
2012504234.tif 000002
【特許請求の範囲】
【請求項１】
ウェハに形成された複数のＤＵＴ(Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ)を一回に検査できるように隣接するチャンネルの間の電気的な影響を隔離するための隔離抵抗(ｉｓｏｌａｔｉｏｎ ｒｅｓｉｓｔｏｒ)を備えるプローブカード用スペーストランスフォーマを製造する方法であって、
セラミックシーツに前記隔離抵抗を形成するように抵抗体を印刷する抵抗体印刷ステップと、
前記抵抗体がセラミックシーツの間に配置されるように前記抵抗体が印刷されたセラミックシーツの上に他のセラミックシーツを積層するセラミックシーツ積層ステップと、
前記積層されたセラミックシーツを焼結する焼結ステップと、を含むこと
を特徴とする隔離抵抗を備えるプローブカード用スペーストランスフォーマの製造方法。
【請求項２】
前記セラミックシーツに前記隔離抵抗を形成するためのビアホール(ｖｉａ ｈｏｌｅ)を穿孔するビアホール形成ステップと、
前記セラミックスシーツの穿孔されたビアホールに抵抗体を満たす抵抗体充填ステップと、をさらに含むことを特徴とする請求項１に記載の隔離抵抗を備えるプローブカード用スペーストランスフォーマの製造方法。
【請求項３】
前記ビアホール形成ステップと抵抗体充填ステップにより形成されたビア隔離抵抗の中で一部はお互いに並列連結されることを特徴とする請求項２に記載の隔離抵抗を備えるプローブカード用スペーストランスフォーマの製造方法。
【請求項４】
スペーストランスフォーマの一番下部に位置するセラミックシーツとそれと隣接するセラミックシーツの間に前記抵抗体が配置されるように前記セラミックシーツを積層することを特徴とする請求項１乃至請求項３の中でいずれの１項に記載の隔離抵抗を備えるプローブカード用スペーストランスフォーマの製造方法。
【請求項５】
ウェハに形成された複数のＤＵＴ(Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ)を一回に検査できるように隣接するチャンネルの間の電気的な影響を隔離するための隔離抵抗(ｉｓｏｌａｔｉｏｎ ｒｅｓｉｓｔｏｒ)を備えるプローブカード用スペーストランスフォーマを製造する方法であって、
セラミックシーツに前記隔離抵抗を形成するためのビアホール(ｖｉａ ｈｏｌｅ)を穿孔するビアホール形成ステップと、
前記セラミックシーツの穿孔されたビアホールに抵抗体を満たす抵抗体充填ステップと、
前記抵抗体が充填されたセラミックシーツを含む複数のセラミックシーツを積層するステップと、
前記積層されたセラミックシーツを焼結する焼結ステップと、を含むこと
を特徴とする隔離抵抗を備えるプローブカード用スペーストランスフォーマの製造方法。
【請求項６】
前記ビアホール形成ステップと抵抗体充填ステップにより形成されたビア隔離抵抗の中で一部はお互いに並列連結されることを特徴とする請求項５に記載の隔離抵抗を備えるプローブカード用スペーストランスフォーマの製造方法。
【請求項７】
ウェハに形成された複数のＤＵＴ(Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ)を一回に検査できるように隣接するチャンネルの間の電気的な影響を隔離するための隔離抵抗(ｉｓｏｌａｔｉｏｎ ｒｅｓｉｓｔｏｒ)を備えるプローブカード用スペーストランスフォーマであって、
ＤＵＴを検査するための回路が印刷されて積層された複数のセラミック層と、
外部に露出されないように前記セラミック層の間に配置されて抵抗体が印刷されて形成された隔離抵抗と、を含むこと
を特徴とする隔離抵抗を備えるプローブカード用スペーストランスフォーマ。
【請求項８】
前記セラミック層を貫通するように形成されたビアホールに抵抗体が満たされて形成されたビア隔離抵抗をさらに含むことを特徴とする請求項７に記載の隔離抵抗を備えるプローブカード用スペーストランスフォーマ。
【請求項９】
前記ビア隔離抵抗は複数個具備され、そのビア隔離抵抗の中で一部はお互いに並列連結されていることを特徴とする請求項８に記載の隔離抵抗を備えるプローブカード用スペーストランスフォーマ。
【請求項１０】
スペーストランスフォーマの一番下部に位置するセラミック層とそれと隣接するセラミック層の間に前記隔離抵抗が配置されることを特徴とする請求項７乃至請求項９の中でいずれの１項に記載の隔離抵抗を備えるプローブカード用スペーストランスフォーマ。
【請求項１１】
ウェハに形成された複数のＤＵＴ(Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ)を一回に検査できるように隣接するチャンネルの間の電気的な影響を隔離するための隔離抵抗(ｉｓｏｌａｔｉｏｎ ｒｅｓｉｓｔｏｒ)を備えるプローブカード用スペーストランスフォーマであって、
ＤＵＴを検査するための回路が印刷されて積層された複数のセラミック層と、
前記セラミック層を貫通するように形成されたビアホールに抵抗体が満たされて形成されたビア隔離抵抗と、を含むこと
を特徴とする隔離抵抗を備えるプローブカード用スペーストランスフォーマ。
【請求項１２】
前記ビア隔離抵抗は複数個具備され、そのビア隔離抵抗の中で一部はお互いに並列連結されていることを特徴とする請求項１１に記載の隔離抵抗を備えるプローブカード用スペーストランスフォーマ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プローブカード用スペーストランスフォーマに関し、より詳しくは、半導体集積回路を検査するために使われるプローブカードとそのプローブカードに使われるスペーストランスフォーマ及びスペーストランスフォーマの製造方法に関する。
【背景技術】
【０００２】
一般的に、半導体工程により製作された集積回路は非常に複雑であり、電極の個数も多くてその種類も多様である。
【０００３】
このような集積回路の製作が完了されると、検査装置を利用して集積回路の電気的特性及び不良を検査する。このような集積回路の電気的特性を検査するためにプローブカード(ｐｒｏｂｅ ｃａｒｄ)を使用する。
【０００４】
このようなプローブカードは、回路テスタと集積回路との間を連結して回路の電気的特性を検査する。
【０００５】
プローブカードは、基本的に基板と、スペーストランスフォーマ(ｓｐａｃｅ ｔｒａｎｓｆｏｒｍｅｒ)と、プローブと、を含んでなる。
【０００６】
プローブはスペーストランスフォーマに設置されて回路と直接接触するようになり、スペーストランスフォーマは基板とプローブを電気的に連結する。
【０００７】
また、スペーストランスフォーマは基板とプローブとの間の空間に配置されて検査装置と調査対象である集積回路の間の空間に対して基板とプローブを支持する役目をする。
【０００８】
最近には、プローブカードを利用して検査すべき対象であるウェハ上の集積回路の集積度が非常に高くなっており、一回に検査するウェハのサイズも増加している。
【０００９】
従来にはこのようなウェハ上の半導体装置に対して各ＤＵＴ(Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ)ごとにプローブをタッチダウン(ｔｏｕｃｈ ｄｏｗｎ)して検査したが、この方法は検査時間が長くて生産性を落とす問題点があった。
【００１０】
このような問題を改善するために一回に２セット、４セット、８セットなど複数セットのＤＵＴに対して一回のプローブタッチダウンで検査を実行するようにすることで検査時間を短縮させている。
【００１１】
このようにプローブカードを利用して多数のＤＵＴに対して同時に検査を実行する時、各電極パッドの間の電気的衝撃やＤＵＴの不良(ｆａｕｌｔ)による電気的不安定性が他の検査チャンネルに影響を及ばないようにするために、図１に示したようにスペーストランスフォーマ１の下面に多数の隔離抵抗３(ｉｓｏｌａｔｉｏｎ ｒｅｓｉｓｔｏｒ)を設置した。
【００１２】
このような隔離抵抗は、抵抗素子３をスペーストランスフォーマ１の下面のパッド２にボンディングするか、抵抗体を印刷または蒸着して形成した。
【００１３】
ところが、スペーストランスフォーマ１の下面にプローブピンを設置する過程で長期間エッチングするようになれば、あらかじめ形成されていた隔離抵抗３が損傷されてその隔離抵抗３の電気的特性が変わるか破損される問題点があった。
【００１４】
また、スペーストランスフォーマ１の下面に取り付けられる多数のプローブピンの間にこのような隔離抵抗３を多数配置することは設計上難しい点がある。特に、検査対象半導体装置の集積度が増加している最近にはこのような隔離抵抗をスペーストランスフォーマの下面に適切に配置することが困難である。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
したがって、本発明は前述のような問題点を解決すべくなされたものであって、その目的は、スペーストランスフォーマにプローブピンを形成する過程において隔離抵抗が損傷されることを防止する構造を有したスペーストランスフォーマを提供することにある。
【００１６】
本発明の他の目的は、集積度が高い半導体装置を検査するためのプローブカード用スペーストランスフォーマを設計することにおいて、隔離抵抗を配置するための空間を容易に確保することができる構造を有したスペーストランスフォーマを提供することにある。
【課題を解決するための手段】
【００１７】
上述の目的を達成するための本発明に係る隔離抵抗を備えるプローブカード用スペーストランスフォーマの製造方法は、ウェハに形成された複数のＤＵＴ(Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ)を一回に検査できるように隣接するチャンネル間の電気的な影響を隔離するための隔離抵抗(ｉｓｏｌａｔｉｏｎ ｒｅｓｉｓｔｏｒ)を備えるスペーストランスフォーマを製造する方法であって、セラミックシーツに前記隔離抵抗を形成するように抵抗体を印刷する抵抗体印刷ステップと、前記抵抗体がセラミックシーツの間に配置されるように前記抵抗体が印刷されたセラミックシーツの上に他のセラミックシーツを積層するセラミックシーツ積層ステップと、前記積層されたセラミックシーツを焼結する焼結ステップと、を含むことを特徴とする。
【００１８】
また、本発明の隔離抵抗を備えるプローブカード用スペーストランスフォーマの製造方法は、ウェハに形成された複数のＤＵＴを一回に検査できるように隣接するチャンネルの間の電気的な影響を隔離するための隔離抵抗を備えるスペーストランスフォーマを製造する方法であって、セラミックシーツに前記隔離抵抗を形成するためのビアホール(ｖｉａ ｈｏｌｅ)を穿孔するビアホール形成ステップと、前記セラミックシーツの穿孔されたビアホールに抵抗体を満たす抵抗体充填ステップと、前記抵抗体が充填されたセラミックシーツを含む複数のセラミックシーツを積層するステップと、前記積層されたセラミックシーツを焼結する焼結ステップと、を含むことを特徴とする。
【００１９】
また、本発明による隔離抵抗を備えるプローブカード用スペーストランスフォーマは、ウェハに形成された複数のＤＵＴを一回に検査できるように隣接するチャンネルの間の電気的な影響を隔離するための隔離抵抗を備えるスペーストランスフォーマであって、ＤＵＴを検査するための回路が印刷されて積層された複数のセラミック層と、外部に露出されないように前記セラミック層の間に配置され抵抗体が印刷されて形成された隔離抵抗と、を含むことを特徴とする。
【００２０】
また、本発明に係る隔離抵抗を備えるプローブカード用スペーストランスフォーマは、ウェハに形成された複数のＤＵＴを一回に検査できるように隣接するチャンネルの間の電気的な影響を隔離するための隔離抵抗を備えるスペーストランスフォーマであって、ＤＵＴを検査するための回路が印刷されて積層された複数のセラミック層と、前記セラミック層を貫通するように形成されたビアホールに抵抗体が満たされて形成されたビア隔離抵抗と、を含むことを特徴とする。
【図面の簡単な説明】
【００２１】
【図１】図１は、従来のプローブカード用スペーストランスフォーマの一部分を示す断面図である。
【図２】図２は、本発明の第１の実施形態に係るプローブカード用スペーストランスフォーマの一部分を示す断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の好ましい実施形態について添付の図面を参照して詳細に説明する。
【００２３】
まず、本発明に係る隔離抵抗を備えるプローブカード用スペーストランスフォーマの製造方法の実施形態について説明する。
【００２４】
図２は、本発明の一実施形態に係るプローブカード用スペーストランスフォーマの一部分を示した断面図である。
【００２５】
一般的に、プローブカード用スペーストランスフォーマを製造する方法は次のようである。
【００２６】
セラミックシーツにビアホールを穿孔してそのビアホールに導電性物質を充填する。次に、セラミックシーツに回路を印刷し、これらセラミックシーツを積層して焼結する。このような過程は本発明の実施形態により隔離抵抗を備えるプローブカード用スペーストランスフォーマの製造方法にも適用される。
【００２７】
本発明の一実施形態による隔離抵抗を備えるプローブカード用スペーストランスフォーマの製造方法の特徴は次のようである。
【００２８】
まず、セラミックシーツ１１、１２、１３にビアホール３１を穿孔する時、隔離抵抗２０を形成するためのビアホール３１も一緒に穿孔するビアホール形成ステップを実行する。
【００２９】
次に、このように穿孔されたビアホール３１に抵抗体を満たす抵抗体充填ステップを実行する。
【００３０】
抵抗体はセラミックシーツ１１、１２、１３とともに焼結されてスペーストランスフォーマ１００で隔離抵抗(ｉｓｏｌａｔｉｏｎ ｒｅｓｉｓｔｏｒ)として作用するようになる。このように形成された隔離抵抗を以下ビア隔離抵抗３０と称する。
【００３１】
ビアホール３１の直径を調節することによりビア隔離抵抗３０の抵抗値を多様な値で容易に調節することができる。
【００３２】
また、ビア隔離抵抗３０を複数で具備してそのビア隔離抵抗３０をお互いに並列連結することにより抵抗値を調節することができる。ビアホール３１を穿孔する時、工程水準によってビアホール３１の直径に散布が生ずることができ、その値によってビア隔離抵抗３０の抵抗値も変動されるが、このように複数のビア隔離抵抗３０をお互いに並列連結する方法で抵抗値を調節する場合、ビアホール３１の大きさ散布がビア隔離抵抗３０の抵抗値に及ぶ影響を減少させて一層正確に抵抗値を調節することができる長所がある。
【００３３】
ＬＴＣＣセラミックシーツを使用してスペーストランスフォーマを製造する場合に抵抗体の材料では、Ｒｕ系(ＲｕＯ２、Ｂｉ２Ｒｕ２Ｏ７、Ｐｂ２Ｒｕ２Ｏ６、Ｐｄ/Ａｇ系とＬａＢ６系列のペーストなどを使用し、ＨＴＣＣセラミックシーツを使用してスペーストランスフォーマを製造する場合には抵抗体の材料では、Ｗ，Ｍｏ、ＭｏＳ１２などを使用した方がよい。一方、セラミックシーツ１１、１２、１３に半導体装置の検査のための回路を印刷する時にも、そのセラミックシーツ１１、１２、１３に隔離抵抗２０を形成するように抵抗体を印刷する抵抗体印刷ステップを一緒に実行する。
【００３４】
ビアホール３１に形成された抵抗体３０と同様に、セラミックシーツ１１、１２、１３に印刷された抵抗体２０もスペーストランスフォーマ１００の隔離抵抗で作用するようになる。
【００３５】
このように抵抗体でビアホール３１が満たされたセラミックシーツ１２と抵抗体が印刷されたセラミックシーツ１１に他のセラミックシーツ１３を全て積層した後、積層されたセラミックシーツ１１、１２、１３を焼結する焼結ステップを実行してスペーストランスフォーマ１００を完成する。
【００３６】
一方、セラミックシーツ１１、１２、１３を積層する時、スペーストランスフォーマ１００の一番下部に位置するセラミックシーツ１１とそれと隣接するセラミックシーツ１２との間に前記抵抗体２０が配置されるように前記セラミックシーツ１１、１２、１３を積層した方がよい。
【００３７】
隔離抵抗２０をスペーストランスフォーマ１００の下部に設置されるプローブピンと近くに位置させると、スペーストランスフォーマ１００の電気的特性を良くして、隣接するチャンネルは電気的衝撃から効果的に保護して隔離させることができる。
【００３８】
同じ理由で、ビア隔離抵抗３０もスペーストランスフォーマ１００の一番下部に位置するセラミックシーツ１１またはそれと隣接するセラミックシーツ１２に形成されるようにセラミックシーツ１１、１２、１３を積層してスペーストランスフォーマ１００を製作した方がよい。
【００３９】
以下、上のような方法で製作された隔離抵抗を備えるプローブカード用スペーストランスフォーマの一例について説明する。
【００４０】
本実施例の隔離抵抗を備えるプローブカード用スペーストランスフォーマは、ＤＵＴを検査するための回路が印刷されて積層された複数のセラミック層１１、１２、１３を具備する。
【００４１】
前記セラミック層１１、１２、１３の中で一部１１には外部に露出されないようにセラミック層の間に配置され抵抗体が印刷されて形成された隔離抵抗２０が配置されている。
【００４２】
また、前記セラミック層１１、１２、１３の中で一部１２にはセラミック層１２を貫通するように形成されたビアホール３１に抵抗体が満たされて形成されたビア隔離抵抗３０が形成されている。
【００４３】
前記隔離抵抗２０はスペーストランスフォーマ１００の一番下部に位置するセラミック層１１とそれと隣接するセラミック層１２との間に配置された方がよい。
【００４４】
また、前記ビア隔離抵抗３０はスペーストランスフォーマ１００の一番下部に位置するセラミック層１１や一番下部に位置するセラミック層１１と隣接しているセラミック階１２に位置した方がよい。
【００４５】
このように構成された本実施例の隔離抵抗を備えるプローブカード用スペーストランスフォーマは、隔離抵抗２０とビア隔離抵抗３０がスペーストランスフォーマ１００の外部に露出されないで、セラミック層１１、１２、１３の内部またはセラミック層１１、１２の間に配置されるので、損傷されるか破損される恐れの少ない長所がある。すなわち、スペーストランスフォーマ１００にプローブピンを設置するためにスペーストランスフォーマ１００の下面に長期間エッチングを含めたＭＥＭＳ工程を実行する場合が多いが、この時、隔離抵抗２０とビア隔離抵抗３０はスペーストランスフォーマ１００の内部に位置するから外部に露出しなくなる。したがって、スペーストランスフォーマ１００の下面に対してエッチングを含めたＭＥＭＳ工程を実行しても隔離抵抗２０とビア隔離抵抗３０は特性に影響を受けなくなり、スペーストランスフォーマ１００の品質を高めてこれを製作するための工程の生産性を向上させるようになる。
【００４６】
また、隔離抵抗２０とビア隔離抵抗３０がスペーストランスフォーマ１００の下面に位置しないでスペーストランスフォーマ１００の内側に位置するので、スペーストランスフォーマ１００にプローブピンを配置して取り付けることが容易になる長所を有す。集積度が非常に高い半導体装置をテストする場合にもプローブピンをぎっしりと配置するための空間を確保することが従来に比べてとても容易になる長所がある、
【００４７】
以上、本発明に係るスペーストランスフォーマとその製造方法の好ましい実施形態について説明したが、本発明のスペーストランスフォーマとその製造方法は上述した実施例及び添付された図面に限定されるものではない。
【００４８】
例えば、本発明では前記隔離抵抗２０とビア隔離抵抗３０を全て具備するスペーストランスフォーマ１００の例について説明したが、隔離抵抗２０とビア隔離抵抗３０の中でいずれの一つのみを有するスペーストランスフォーマを構成することもできる。
【００４９】
また、前記隔離抵抗２０をスペーストランスフォーマの一番下部に位置するセラミック層とそれと隣接するセラミック層の間以外に他の位置に位置されるようにスペーストランスフォーマを構成することもできる。
【産業上の利用可能性】
【００５０】
このような本発明に係るスペーストランスフォーマ及びその製造方法は、製造過程で隔離抵抗が損傷されないので品質と収率が高いスペーストランスフォーマを製作できる長所がある。
【００５１】
また、本発明に係るスペーストランスフォーマ及びその製造方法は、隔離抵抗を配置するための空間を容易に確保することより容易にスペーストランスフォーマを設計できる長所がある。
【符号の説明】
【００５２】
１、１００  スペーストランスフォーマ
１１、１２  セラミックシーツ
２０        隔離抵抗
３０        ビア隔離抵抗
３１        ビアホール
【図１】
2012504234.tif 000003
【図２】
2012504234.tif 000004
【国際調査報告】
2012504234.tif 000005
2012504234.tif 000006
2012504234.tif 000007
2012504234.tif 000008