(57)【要約】  多段階チャネルフィルタを通じてチャネルフィルタのタップ数を低減することができる無線通信システムの送受信装置を提供する。本発明による無線通信システムの送受信装置は、無線通信システムのチャネル帯域幅に対応するサンプリングレートで入力される信号を、多段階にわたってサンプリングレートを変更してチャネルフィルタリングする多段階チャネルフィルタモジュールを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
無線通信システムのチャネル帯域幅に対応するサンプリングレートで入力される信号を、多段階にわたって該サンプリングレートを変更してチャネルフィルタリングする多段階チャネルフィルタモジュールを備えることを特徴とする無線通信システムの送信装置。
【請求項２】
前記多段階チャネルフィルタモジュールは、
前記チャネル帯域幅によって入力される信号をダウンサンプリングする少なくとも１つのデシメイターと、
前記ダウンサンプリングされた信号を前記チャネル帯域幅によって補間する少なくとも１つのゼロパッドと、
前記ダウンサンプリングされた信号又は補間された信号をチャネルフィルタリングする少なくとも１つのチャネルフィルタと、を含むことを特徴とする請求項１に記載の無線通信システムの送信装置。
【請求項３】
前記デシメイター、ゼロパッド、及びチャネルフィルタの数及び配列手順を前記チャネル帯域幅によって変更するチャネルフィルタ調整部を更に含むことを特徴とする請求項２に記載の無線通信システムの送信装置。
【請求項４】
無線通信システムのチャネル帯域幅に対応するサンプリングレートで入力される信号を、多段階にわたって該サンプリングレートを変更してチャネルフィルタリングする多段階チャネルフィルタモジュールを備えることを特徴とする無線通信システムの受信装置。
【請求項５】
前記多段階チャネルフィルタモジュールは、
前記チャネル帯域幅によって入力される信号をダウンサンプリングする少なくとも１つのデシメイターと、
前記ダウンサンプリングされた信号を前記チャネル帯域幅によって補間する少なくとも１つのゼロパッドと、
前記ダウンサンプリングされた信号又は補間された信号をチャネルフィルタリングする少なくとも１つのチャネルフィルタと、を含むことを特徴とする請求項４に記載の無線通信システムの受信装置。
【請求項６】
前記デシメイター、ゼロパッド、及びチャネルフィルタの数及び配列手順を前記チャネル帯域幅によって変更するチャネルフィルタ調整部を更に含むことを特徴とする請求項５に記載の無線通信システムの受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信システムの送受信装置に関し、より詳細には、多段階のチャネルフィルタを備える無線通信システムの送受信装置に関する。
【背景技術】
【０００２】
３ＧＰＰ（３ｒｄ  Ｇｅｎｅｒａｔｉｏｎ  Ｐａｒｔｎｅｒｓｈｉｐ  Ｐｒｏｊｅｃｔ）のＬＴＥ（Ｌｏｎｇ  Ｔｅｒｍ  Ｅｖｏｌｕｔｉｏｎ）仕様は、２０、１５、１０、５、３、及び１．４ＭＨｚを含む多数のチャネル帯域を定義し、これらのチャネル帯域のサポートを要求する。
【０００３】
ＬＴＥにおいて、多数のチャネル帯域に対して、送信部Ｔｘはスペクトルマスクなどの非常に厳格な要求仕様の条件を満足しなければならない。また、受信部Ｒｘは隣接チャネルの干渉信号に対して非常に厳格な規格のチャネル選択（ＡＣＳ：Ａｄｊａｃｅｎｔ  Ｃｈａｎｎｅｌ  Ｓｅｌｅｃｔｉｖｉｔｙ）及びチャネル区分（Ｂｌｏｃｋｉｎｇ）の条件を満足しなければならない。
【０００４】
個別のチャネル帯域に対して別途のトランシーバを開発して使用することは、多数の国家や事業者を考慮すると、極めて競争力を有しにくい。従って、現実的には、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）フィルタやＡｎｌｏｇ  ＩＦ（Ｉｎｔｅｒｍｅｄｉａｔｅ  Ｆｒｅｑｕｅｎｃｙ）フィルタは、２０ＭＨｚの最も広いチャネル帯域に合わせて設計しなければならない。これと同時に、ＲＦフィルタやＡｎｌｏｇ  ＩＦフィルタは、狭いチャネル帯域をサポートするために、デジタルチャネルフィルタを利用してＬＴＥ規格及び国家や事業者別要求仕様を満足しなければならない。
【０００５】
デジタルチャネルフィルタは、アナログチャネルフィルタで具現しにくいチャネル周波数帯域の端部で非常に急峻なフィルタリングを行うチャネルフィルタリング機能を行う。
【０００６】
チャネル帯域が狭くなることにより、デジタルチャネルフィルタに要求されるフィルタタップ数が増加する。例えば、５〜１．４ＭＨｚの場合は、２０ＭＨｚに比べて約４〜８倍のフィルタタップ（Ｃｏｅｆｆｉｃｉｅｎｔ  Ｔａｐ）数が必要である。タップ数の多いデジタルチャネルフィルタを具現するためには、多数のマルチプライヤー（ｍｕｌｔｉｐｌｉｅｒ）が必要となる。マルチプライヤーは、デジタルハードウェアの中で最も複雑な演算装置の１つであり、従って、多数のマルチプライヤーを用いるデジタルチャネルフィルタの具現は、容易に選択することが難しい問題である。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記従来の問題点に鑑みてなされたものであって、その目的は、多段階のフィルタリングを通じてチャネルフィルタのタップ数を低減することができる無線送受信機のチャネルフィルタを提供することにある。
また、本発明の他の目的は、１つのシステムで多数のチャネル帯域幅をサポートする送受信機を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するためになされた本発明の一態様による無線通信システムの送信装置は、無線通信システムのチャネル帯域幅に対応するサンプリングレートで入力される信号を、多段階にわたって該サンプリングレートを変更してチャネルフィルタリングする多段階チャネルフィルタモジュールを備える。
前記多段階チャネルフィルタモジュールは、前記チャネル帯域幅によって入力される信号をダウンサンプリングする少なくとも１つのデシメイターと、前記ダウンサンプリングされた信号を前記チャネル帯域幅によって補間する少なくとも１つのゼロパッド（ｚｅｒｏ−ｐａｄｄｅｒ）と、前記ダウンサンプリングされた信号又は補間された信号をチャネルフィルタリングする少なくとも１つのチャネルフィルタと、を含む。
前記デシメイター、ゼロパッド、及びチャネルフィルタの数及び配列手順を前記チャネル帯域幅によって変更するチャネルフィルタ調整部を更に含む。
【０００９】
また、本発明の一態様による無線通信システムの受信装置は、無線通信システムのチャネル帯域幅に対応するサンプリングレートで入力される信号を、多段階にわたって該サンプリングレートを変更してチャネルフィルタリングする多段階チャネルフィルタモジュールを備える。
前記多段階チャネルフィルタモジュールは、前記チャネル帯域幅によって入力される信号をダウンサンプリングする少なくとも１つのデシメイターと、前記ダウンサンプリングされた信号を前記チャネル帯域幅によって補間する少なくとも１つのゼロパッドと、前記ダウンサンプリングされた信号又は補間された信号をチャネルフィルタリングする少なくとも１つのチャネルフィルタと、を含む。
前記デシメイター、ゼロパッド、及びチャネルフィルタの数及び配列手順を前記チャネル帯域幅によって変更するチャネルフィルタ調整部を更に含む。
【００１０】
本発明によれば、１つのシステムで多数のチャネル帯域をサポートする場合、使用するチャネル帯域によってチャネルフィルタを効果的に変更することができる。
特に、多段階のチャネルフィルタは、チャネルの帯域が減少するチャネルフィルタリングを行うことが必要な場合にマルチプライヤーの数が急激に増加することを防止することができる。
【発明の効果】
【００１１】
本発明によれば、チャネルフィルタに必要なフィルタタップ数が減少する。従って、送受信機の具現の複雑度が減少し、低いクロック周波数でチャネルフィルタを作動させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態による送受信装置のブロック図である。
【図２】図１の送受信装置における送信部の送信モデム部及びＤＵＣ（Ｄｉｇｉｔａｌ  Ｕｐ  Ｃｏｎｖｅｒｔｅｒ）部を示すブロック図である。
【図３】図１の送受信装置における受信部の受信モデム部及びＤＤＣ（Ｄｉｇｉｔａｌ  Ｄｏｗｎ  Ｃｏｎｖｅｒｔｅｒ）部を示すブロック図である。
【図４】送信部における３ＭＨｚチャネル帯域の単一段階のチャネルフィルタの周波数応答を示す図である。
【図５】送信部における３ＭＨｚチャネル帯域の多段階フィルタを構成する１チャネルフィルタの周波数応答を示す図である。
【図６】多段階フィルタを構成する１／２チャネルフィルタの周波数応答を示す図である。
【図７】多段階フィルタを構成する１／４チャネルフィルタの周波数応答を示す図である。
【図８】多段階フィルタを構成する１／８チャネルフィルタの周波数応答を示す図である。
【図９】ハーフバンドフィルタの時間領域での応答を示す図である。
【図１０】ハーフバンドフィルタの周波数領域での応答を示す図である。
【図１１】受信部における３ＭＨｚチャネル帯域の単一段階チャネルフィルタの周波数応答を示す図である。
【図１２】受信部における３ＭＨｚチャネル帯域の多段階フィルタを構成する１チャネルフィルタの周波数応答を示す図である。
【図１３】多段階フィルタを構成する１／２チャネルフィルタの周波数応答を示す図である。
【図１４】多段階フィルタを構成する１／４チャネルフィルタの周波数応答を示す図である。
【図１５】多段階フィルタを構成する１／８チャネルフィルタの周波数応答を示す図である。
【図１６】単一段階チャネルフィルタを使用した送信部のチャネル帯域幅の端部におけるＰＳＤ（Ｐｏｗｅｒ  Ｓｐｅｃｔｒａｌ  Ｄｅｎｃｉｔｙ）特性を示す図である。
【図１７】単一段階チャネルフィルタを使用した送信部のチャネル帯域幅の端部におけるＰＳＤ特性を示す図である。
【図１８】多段階チャネルフィルタを使用した送信部のチャネル帯域幅の端部におけるＰＳＤ特性を示す図である。
【図１９】多段階チャネルフィルタを使用した送信部のチャネル帯域幅の端部におけるＰＳＤ特性を示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。下記の説明では、本発明による動作を理解するのに必要な部分のみを説明し、その他の部分の説明は、本発明の要旨を不明瞭にしないように省略する。
【００１４】
先ず、本発明の一実施形態による送受信装置の概略的な構成について説明する。図１は、本発明の一実施形態による送受信装置のブロック図である。
【００１５】
図１を参照すると、本実施形態による送受信装置は、送信部１００、受信部２００、及びチャネルフィルタ調整部３００を含む。
【００１６】
送信部１００は、送信モデム部１１０、アップコンバータ部（ＤＵＣ：Ｄｉｇｉｔａｌ  Ｕｐ  Ｃｏｎｖｅｒｔｅｒ、以下、ＤＵＣ部という）１２０、アナログ変換部（ＤＡＣ：Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ、以下、ＤＡＣ部という）１３０、送信ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）部１４０を含む。
【００１７】
受信部２００は、受信モデム部２１０、ダウンコンバータ部（ＤＤＣ：Ｄｉｇｉｔａｌ  Ｄｏｗｎ  Ｃｏｎｖｅｒｔｅｒ、以下、ＤＤＣ部という）２２０、デジタル変換部（ＡＤＣ：Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ、以下、ＡＤＣ部という）２３０、及び受信ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）部２４０を含む。
【００１８】
送信部１００の動作を見ると、送信モデム部１１０は、デジタル信号であるベースバンド信号を出力する。ベースバンド信号は、既設定のサンプリングレートを有し、これは、システムチャネル帯域幅によって変わり得る。
【００１９】
ＤＵＣ部１２０は、送信モデム部１１０から入力されたベースバンド信号をデジタルチャネルフィルタリングした後、中間周波数（ＩＦ：Ｉｎｔｅｒｍｅｄｉａｔｅ  Ｆｒｅｑｕｅｎｃｙ）に周波数変換（Ｆｒｅｑｕｅｎｃｙ  Ｓｈｉｆｔ）する。この時、ＤＵＣ部１２０は、デジタルフィルタリングのために、多段階チャネルフィルタモジュール１２１を備える。多段階チャネルフィルタモジュールは、設定されたサンプリングレートで入力される信号を多段階にわたってサンプリングレートを変更してチャネルフィルタリングを行う。
【００２０】
引き続き、ＤＡＣ部１３０は、ＩＦ周波数に変換されたデジタル信号をアナログ信号に変換（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ  Ｃｏｎｖｅｒｓｉｏｎ）し、アナログＩＦ信号として出力する。
【００２１】
その後、ＲＦ部１４０は、ＩＦ周波数信号をＲＦ信号に変換してアンテナ（Ａｎｔｅｎｎａ）を通じて送信する。
【００２２】
受信部２００の動作を見ると、受信ＲＦ部２４０は、ＲＦ信号を受信してアナログＩＦ信号に変換する。引き続き、ＡＤＣ部２３０は、アナログＩＦ信号をデジタル変換（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｓｉｏｎ）し、デジタルＩＦ信号として出力する。
【００２３】
引き続き、ＤＤＣ部２２０は、ＩＦ信号をベースバンド信号に周波数変換（Ｆｒｅｑｕｅｎｃｙ  Ｓｈｉｆｔ）した後、デジタルチャネルフィルタリング過程を経て受信モデム部２１０に出力する。
【００２４】
ＤＵＣ部１２０は、アップサンプリング（Ｉｎｔｅｒｐｏｌａｔｉｏｎ）過程でのイメージ信号除去のためのフィルタリングを行うことができ、ＤＤＣ部２１０は、ダウンサンプリング（Ｄｅｃｉｍａｔｉｏｎ）過程でのアンチエイリアシング（Ａｎｔｉ−ａｌｉａｓｉｎｇ）のためのフィルタリングを行うことができる。
【００２５】
特に、ＤＵＣ部１２０及びＤＤＣ部２２０の各々は、ベースバンド信号やＩＦ（Ｉｎｔｅｒｍｅｄｉａｔｅ  Ｆｒｅｑｕｅｎｃｙ）信号などのデジタル信号をチャネルフィルタリングするためのチャネルフィルタを含むチャネルフィルタモジュールを備える。ＤＵＣ部１２０及びＤＤＣ部２２０内のデジタルチャネルフィルタは、アナログチャネルフィルタで具現しにくいチャネル帯域の端部で非常に急峻なフィルタリングを行う。
【００２６】
このようなチャネルフィルタは、システム周波数帯域が狭くなると、デジタルチャネルフィルタに要求されるフィルタタップ数が増加する。例えば、５〜１．４ＭＨｚの場合は、２０ＭＨｚに比べて約４〜８倍のフィルタタップ（Ｃｏｅｆｆｉｃｉｅｎｔ  Ｔａｐ）数が必要である。デジタルチャネルフィルタを具現するためのマルチプライヤー（Ｍｕｌｔｉｐｌｉｅｒ）の数は、フィルタタップ数に直接比例する。
【００２７】
マルチプライヤーは、デジタルハードウェアにおける最も複雑な演算装置の１つであり、本発明では、このようなマルチプライヤーの数を低減するために、多段階のチャネルフィルタを利用して具現する。
【００２８】
本発明の一実施形態によると、ＤＵＣ部１２０の多段階チャネルフィルタモジュール１２１は、チャネル帯域幅別に入力された信号を、多段階ダウンサンプリング及び補間（ｉｎｔｅｒｐｏｌａｔｉｏｎ）してチャネルフィルタリングすることによって、所要のマルチプライヤーの数に低減することができる。
【００２９】
また、ＤＤＣ部２２０の多段階チャネルフィルタモジュール２２１の場合にも、ＤＵＣ部１２０と同様に、入力された信号を、多段階ダウンサンプリング及び補間（ｉｎｔｅｒｐｏｌａｔｉｏｎ）してチャネルフィルタリングすることによって、所要のマルチプライヤーの数に低減することができる。
【００３０】
ダウンサンプリング（Ｄｏｗｎ  ｓａｍｐｌｉｎｇ）又はデシメイション（ｄｅｃｉｍａｔｉｏｎ）は、入力される信号のサンプリング点の一部のみを取ることを意味し、補間（ｉｎｔｅｒｐｏｌａｔｉｏｎ）は、連続して入力されるサンプリング点の各々の間に一様の間隔で新たなサンプリング点を挿入することを言う。
【００３１】
このようなダウンサンプリング及び補間の回数はチャネル帯域幅別に変わる。次の表１は、ダウンサンプリング及び補間のためのサイズ（ｆａｃｔｏｒ）に関する情報を説明するためのものである。
【００３２】
【表１】
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【００３３】
表１に示したように、チャネルの帯域幅によってダウンサンプリングサイズを異にする。即ち、ダウンサンプリングは、１回にわたって行うこともでき（単一段階）、２以上の過程を通じて行うこともできる（多段階）。例えば、１／４サイズのダウンサンプリングのために、１／２サイズのダウンサンプリングを２回にわたって行うことができる。補間（ｉｎｔｅｒｐｏｌａｔｉｏｎ）の場合も、一度に補間を行うこともでき、２以上の過程を通じて補間を行うこともできる。
【００３４】
上述したようなダウンサンプリング及び補間を行うためには、デシメイター（Ｄｅｃｉｍａｔｏｒ）、ゼロパッド（ｚｅｒｏ−ｐａｄｄｅｒ）、及びデジタルチャネルフィルタ（Ｄｉｇｉｔａｌ  Ｃｈａｎｎｅｌ  Ｆｉｌｔｅｒ）が必要である。本実施形態によるデジタルチャネルフィルタを各々含むＤＵＣ部１２０及びＤＤＣ部２２０は、ＦＰＧＡ（ｆｉｅｌｄ  ｐｒｏｇｒａｍｍａｂｌｅ  ｇａｔｅ  ａｒｒａｙ）を利用して具現することができる。ＦＰＧＡは、プログラミング可能な論理ブロックとプログラミング可能な配線部分が含まれた半導体素子である。ＦＰＧＡは、プログラミング可能な論理ブロックにフリッブフロッブ（ｆｌｉｐ−ｆｌｏｐ）又はメモリブロックを含む。
【００３５】
チャネルフィルタ調整部３００は、使用されるチャネル帯域幅によってＤＵＣ部１２０及びＤＤＣ部２２０を調整する。即ち、選択された周波数帯域が２０、１０、５、３、１．４ＭＨｚによって、ＤＵＣ部１２０及びＤＤＣ部２２０を構成するデシメイター、ゼロパッド、及びデジタルチャネルフィルタの数及び手順を変化させる。
【００３６】
即ち、本発明の一実施形態によると、２０、１０、５、３、１．４ＭＨｚの多様なチャネル帯域幅をサポートするために、送信モデム部１１０及び受信モデム部２１０は、送受信されるデータに必要なＲＢ（Ｒｅｓｏｕｒｃｅ  Ｂｌｏｃｋ）の数を変更することができる。
【００３７】
特に、チャネルフィルタ調整部３００は、ＤＵＣ部１２０及びＤＤＣ部２２０を構成するデシメイター、ゼロパッド、及びデジタルチャネルフィルタの数及び手順を変更する。
【００３８】
このようなデジタルチャネルフィルタについて３ＭＨｚチャネル帯域幅の場合を例にとって説明する。図２及び図３は、本発明の一実施形態による多段階チャネルフィルタを説明するための図である。図２及び図３では、システムチャネル帯域幅が３ＭＨｚの場合を例にとって説明する。
【００３９】
図２に本発明の一実施形態による送信モデム部１１０及びＤＵＣ部１２０を図示する。ここで、ＤＵＣ部１２０は、図１に示した多段階チャネルフィルタモジュール１２１を含む。このような多段階チャネルフィルタについて説明する。
【００４０】
送信モデム部１１０からＤＵＣ部１２０に入力される信号のサンプリングレートは、３０．７２ＭＳＰＳ（Ｍｅｇａ  Ｓａｍｐｌｅｓ  Ｐｅｒ  Ｓｅｃｏｎｄ）である。また、ＤＵＣ部１２０の多段階チャネルフィルタモジュール１２１に入力される信号のサンプリングレートは、３０．７２ＭＳＰＳである。
【００４１】
多段階チャネルフィルタモジュール１２１に入力された信号は、１／８デシメイター３０１、１／８チャネルフィルタ３０３、１／４ゼロパッド３０５、１／４チャネルフィルタ３０７、１／２ゼロパッド３０９、１／２チャネルフィルタ３１１、１ゼロパッド３１３、及び１チャネルフィルタ３１５を通過して原信号のサンプリングレートを有する信号として出力される。
【００４２】
このような本発明の一実施形態による多段階チャネルフィルタ過程は、次の４段階を経るようになる。
【００４３】
第１段階で、３０．７２ＭＳＰＳのサンプリングレートを有する入力原信号は、デシメイター３０１を通じて３．８４ＭＳＰＳの信号（原信号のサンプリングレートの１／８）にダウンサンプリングされ、ダウンサンプリングされた信号は、チャネルフィルタ３０３を通じて低域通過フィルタリングされる。
【００４４】
第２段階で、第１段階からの３．８４ＭＳＰＳの信号は、ゼロパッド３０５を通じて７．６８ＭＳＰＳの信号（原信号のサンプリングレートの１／４）に補間（ｉｎｔｅｒｐｏｌａｔｉｏｎ）され、補間された信号は、チャネルフィルタ３０７を通じて低域通過フィルタリングされる。この時、ゼロパッド３０５は、ダウンサンプリングされた信号（１／８サイズ（３．８４ＭＳＰＳ））のサンプリング点の間に新しいサンプリング点を追加し、原信号の１／８サイズの信号を原信号の１／４サイズで補間する。
【００４５】
第３段階で、第２段階からの７．６８ＭＳＰＳの信号は、ゼロパッド３０９を通じて１５．３６ＭＳＰＳの信号（原信号のサンプリングレートの１／２）に補間され、補間された信号は、チャネルフィルタ３１１を通じて低域通過フィルタリングされる。この時、ゼロパッド３０９は、原信号の１／４サイズ（７．６８ＭＳＰＳ）の信号のサンプリング点の間に新しいサンプリング点を追加し、原信号の１／４サイズの信号を原信号サイズの１／２サイズの信号で補間する。
【００４６】
第４段階で、第３段階からの１５．３６ＭＳＰＳの信号は、ゼロパッド３１３を通じて３０．７２ＭＳＰＳの信号（原信号と同じサンプリングレート）に補間され、補間された信号は、チャネルフィルタ３１５を通じて低域通過フィルタリングされる。この時、ゼロパッド３１３は、原信号の１／２サイズ（１５．３６ＭＳＰＳ）の信号のサンプリング点の間に新しいサンプリング点を追加し、原信号の１／２サイズの信号を原信号サイズに補間する。
【００４７】
上述したように、多段階チャネルフィルタモジュール１２１は、入力される原信号をダウンサンプリングするデシメイター３０１を少なくとも１つ含み、ダウンサンプリングした信号を、入力された原信号に戻すように補間するためのゼロパッド３０５、３０９、３１３を少なくとも１つ含む。多段階チャネルフィルタモジュール１２１は、ダウンサンプリングした信号をチャネルフィルタリングするためのチャネルフィルタ３０３を更に含み、ゼロパッド３０５、３０９、３１３によって補間された信号をチャネルフィルタリングするための他のチャネルフィルタ３０７、３１１、３１５を更に含む。
【００４８】
図３に本発明の一実施形態によるＤＤＣ部２２０及び受信モデム部２１０を図示する。ここで、ＤＤＣ部２２０は、図１に示した多段階チャネルフィルタモジュール２２１を含む。このような多段階チャネルフィルタについて説明する。
【００４９】
ＡＤＣ部２３０からＤＤＣ部２２０に入力される信号のサンプリングレートは、９２．１６ＭＳＰＳである。ＤＤＣ部２２０は、入力された信号をダウンコンバーティング及びチャネルフィルタリングし、多段階チャネルフィルタモジュール２２１に３０．７２ＭＳＰＳの信号で出力する。
【００５０】
多段階チャネルフィルタモジュール２２１に入力された信号は、１チャネルフィルタ３２１、１／２デシメイター３２３、１／２チャネルフィルタ３２５、１／４デシメイター３２７、１／４チャネルフィルタ３２９、１／８デシメイター３３１、１／８チャネルフィルタ３３３、及び１ゼロパッド３３５を通過して原信号のサンプリングレートを有する信号として受信モデム部２１０に出力される。
【００５１】
このような本発明の一実施形態による多段階チャネルフィルタ過程は、次の４段階を経るようになる。
【００５２】
第１段階で、３０．７２ＭＳＰＳのサンプリングレートを有する入力原信号は、チャネルフィルタ３２１を通じて低域通過フィルタリングされ、デシメイター３２３を通じて１５．３６ＭＳＰＳの信号（原信号のサンプリングレートの１／２）にダウンサンプリングされる。
【００５３】
第２段階で、第１段階からの１５．３６ＭＳＰＳの信号は、チャネルフィルタ３２５を通じて低域通過フィルタリングされ、デシメイター３２７を通じて７．６８ＭＳＰＳの信号（原信号のサンプリングレートの１／４）にダウンサンプリングされる。
【００５４】
第３段階で、第２段階からの７．６８ＭＳＰＳの信号は、チャネルフィルタ３２９を通じて低域通過フィルタリングされ、デシメイター３３１を通じて３．８４ＭＳＰＳの信号（原信号のサンプリングレートの１／８）にダウンサンプリングされる。
【００５５】
第４段階で、第３段階からの３．８４ＭＳＰＳの信号は、チャネルフィルタ３３３を通じて低域通過フィルタリングされ、ゼロパッド３３５を通じて３０．７２ＭＰＭＳの信号（原信号と同じサンプリングレート）に補間（ｉｎｔｅｒｐｏｌａｔｉｏｎ）される。この時、ゼロパッド３３５は、ダウンサンプリングされた１／８サイズ（３．８４ＭＳＰＳ）の信号のサンプリング点の間に新しいサンプリング点を追加する補間を行う。
【００５６】
上述したように、多段階チャネルフィルタモジュール２２１は、入力される原信号をダウンサンプリングするデシメイター３２３、３２７、３３１を少なくとも１つ含み、ダウンサンプリングした信号を、入力された原信号に戻すように補間するためのゼロパッド３３５を少なくとも１つ含む。多段階チャネルフィルタモジュール２２１は、ダウンサンプリングした信号をチャネルフィルタリングするためのチャネルフィルタ３２５、３２９、３３３を更に含む。
【００５７】
多段階チャネルフィルタモジュール２２１は、ゼロパッド３３５によって補間された信号をチャネルフィルタリングするための第２のチャネルフィルタ３０７、３１１、３１５を更に含み、入力される原信号をチャネルフィルタリングするチャネルフィルタ３２１を更に含む。
【００５８】
上述したように、一般的なチャネルフィルタが原信号をそのままフィルタリングすることに比べて、本発明のチャネルフィルタは、多段階のダウンサンプリング及び補間（ｉｎｔｅｒｐｏｌａｔｉｏｎ）を経てフィルタリングするようになる。
【００５９】
１０、５、３、及び１．４ＭＨｚチャネル帯域の場合にも、多数のチャネルフィルタ、ゼロパッド、及びデシメイターを利用した多段階のチャネルフィルタリングを具現することができる。例えば、２０、１０、５、３、及び１．４ＭＨｚのチャネル帯域幅に変更されると、このような段階の数も１、２、３、４、及び５段階に増加する。
【００６０】
本発明による多段階フィルタリングは、次のような利点を有することができる。即ち、単一段階のチャネルフィルタ（Ｓｉｎｇｌｅ−ｓｔａｇｅ  Ｃｈａｎｎｅｌ  Ｆｉｌｔｅｒ）を利用して具現する場合に比べ、必要とするフィルタタップ数が少なく、これによりマルチプライヤーの数を減少させることができる。
【００６１】
このようなチャネルフィルタの特性について説明する。先ず、送信部のチャネルフィルタの特徴について説明する。図４〜図８は、送信部における３ＭＨｚチャネル帯域幅でのチャネルフィルタの特性を示す図である。
【００６２】
ここで、図４は、単一段階のチャネルフィルタの周波数応答を示す図であり、図５〜図８は、本発明の一実施形態による多段階のチャネルフィルタ（Ｍｕｌｔｉ−ｓｔａｇｅ  Ｃｈａｎｎｅｌ  Ｆｉｌｔｅｒ）の周波数応答を示す図である。特に、図５〜図８は、１チャネルフィルタ３１５、１／２チャネルフィルタ３１１、１／４チャネルフィルタ３０７、及び１／８チャネルフィルタ３０３の周波数応答を各々示す図である。
【００６３】
送信部において３ＭＨｚチャネル帯域の場合、チャネルフィルタリングは、図４に示したような周波数応答を有する単一段階のチャネルフィルタを利用して具現することができる。このような単一段階のチャネルフィルタの場合、具現に必要なチャネルフィルタのタップ数は４８１個である。
【００６４】
一方、図２を参照して説明したように、チャネルフィルタリングは、図５〜図８に示したような周波数応答を有する４個のチャネルフィルタで構成された多段階チャネルフィルタを用いて具現することができる。
【００６５】
即ち、チャネルフィルタ３０３、３０７、３１５及びゼロパッド３０９を用いて多段階チャネルフィルタを具現する場合、必要なタップ数を１３０個に低減することができる。これにより、チャネルフィルタに必要なマルチプライヤーの数を低減することができる。
【００６６】
この時、１チャネルフィルタ３１５、１／２チャネルフィルタ３０９、及び１／４チャネルフィルタ３０７は、ハーフバンドフィルタの特性を有するように設計することができる。このようなハーフバンドフィルタの特性を説明する。図９及び図１０は、ハーフバンドフィルタの特性を説明するための図である。
【００６７】
図９及び図１０にハーフバンドフィルタの応答特性を図示する。ここで、図９は、時間領域でのハーフバンドフィルタの応答を示す図であり、図１０は、周波数領域でのハーフバンドフィルタの応答を示す図である。
【００６８】
図９に示したように、３ＭＨｚチャネル帯域幅の場合、チャネルフィルタの係数（ｃｏｅｆｆｉｃｉｅｎｔ）は、［−５９５、０、４２７０、０、−１７４９３、０、７９３３７、１３１０７１、７９３３７、０、−１７４９３、０、４２７０、０、−５９５］の値を有する。このように、中心値（７９３３７、１３１０７１、７９３３７）を除いて２個間隔で０が位置するので、チャネルフィルタの具現に必要なマルチプライヤーの数を約１／２に減少させることができる。
【００６９】
例えば、３ＭＨｚチャネル帯域幅を有する場合、単一段階のチャネルフィルタが４８１個のフィルタタップ及びマルチプライヤーを必要とするのに比べ、多段階のチャネルフィルタは、１３０個のフィルタタップ及び１００個のマルチプライヤーのみを必要とする。これにより、マルチプライヤーの数を７９％減少させることができる。
【００７０】
次に、ＤＤＣ部のチャネルフィルタの特徴について説明する。図１１〜図１５は、多段階チャネルフィルタの特性を説明するための図である。
【００７１】
図１１〜図１５に、受信部における３ＭＨｚチャネル帯域幅の特性を図示する。ここで、図１１は、単一段階のチャネルフィルタの周波数応答を示す図であり、図１２〜図１５は、本発明の一実施形態による多段階のチャネルフィルタの周波数応答を示す図である。特に、図１２〜図１５は、１チャネルフィルタ３２１、１／２チャネルフィルタ３２５、１／４チャネルフィルタ３２９、及び１／８チャネルフィルタ３３３の周波数応答を各々示す図である。
【００７２】
受信部において３ＭＨｚチャネル帯域の場合、チャネルフィルタリングは、図１１に示したような周波数応答を有する単一段階のチャネルフィルタを利用して具現することができる。このような単一段階のチャネルフィルタの場合、具現に必要なチャネルフィルタのタップ数は３１９個である。
【００７３】
一方、図３を参照して説明したように、本発明の一実施形態によるチャネルフィルタリングは、図１２〜図１５に示したような周波数応答を有する４個のチャネルフィルタで構成された多段階チャネルフィルタを用いて具現することができる。このようなチャネルフィルタ３２１、３２５、３２９、及び３３３を用いて多段階チャネルフィルタを具現する場合、必要なタップ数を１１０個に低減することができる。これにより、チャネルフィルタに必要なマルチプライヤーの数を低減することができる。
【００７４】
例えば、送信部の場合、ハーフバンドフィルタ特性を利用してマルチプライヤーの数を更に減少することが可能であり、受信部で３ＭＨｚチャネル帯域幅を有する場合、単一段階のチャネルフィルタが３１９個のマルチプライヤーを必要とするのに比べ、多段階のチャネルフィルタは、８０個のマルチプライヤーのみを必要とする。これにより、マルチプライヤーの数を７９％減少させることができる。これにより、マルチプライヤーの数を７５％減少させることができる。
【００７５】
ＤＵＣ部１２０及びＤＤＣ部２２０の両方を考慮すると、３ＭＨｚチャネル帯域幅の場合、単一段階のチャネルフィルタが８００個のマルチプライヤーを必要とするのに比べ、多段階のチャネルフィルタは、１８０個のマルチプライヤーのみを必要とする。これにより、マルチプライヤーの数を７７％減少させることができる。
【００７６】
次の表２〜表４は、本発明の一実施形態による多段階のチャネルフィルタの具現によるマルチプライヤーの数の減少量を示す。
【００７７】
【表２】
2012506195.tif 000004
【００７８】
【表３】
2012506195.tif 000005
【００７９】
【表４】
2012506195.tif 000006
【００８０】
表２にＤＵＣ部１２０のフィルタタップ数及びマルチプライヤーの数の減少量を示し、表３にＤＤＣ部２２０のフィルタタップ数及びマルチプライヤーの数の減少量を示し、表４には、ＤＵＣ部１２０及びＤＤＣ部２２０のマルチプライヤーの数の減少量を示した。
【００８１】
表２〜表４を参照すると、チャネルフィルタを具現するために必要なマルチプライヤーの数が、単一段階で構成することに比べて多段階で構成することが少ないことが分かる。例えば、チャネル帯域幅が２０、１０、５、３、及び１．４ＭＨｚの場合、多段階のフィルタリングは、単一段階のフィルタリングに比べて各々１００、６４、３５、２３、及び２０％のマルチプライヤーを必要とするだけで具現可能である。
【００８２】
上述したように、マルチプライヤーの数を減少させて多段階のチャネルフィルタを構成する場合にも、単一段階のチャネルフィルタを利用した場合と比較して、チャネル帯域幅の端部でＰＳＤ（Ｐｏｗｅｒ  Ｓｐｅｃｔｒａｌ  Ｄｅｎｓｉｔｙ）特性が劣化しない。
【００８３】
図１６〜図１９は、本発明の一実施形態によるチャネルフィルタのＰＳＤ特性を説明するための図である。
【００８４】
図１６及び図１７は、単一段階チャネルフィルタを適用した送信部１００のチャネル帯域幅の端部でのＰＳＤ特性を示すグラフである。特に、図１７は、チャネル端部で拡大したグラフである。
【００８５】
図１８及び図１９は、多段階チャネルフィルタを適用した送信部１００のチャネル帯域幅の端部でのＰＳＤ特性を示すグラフである。特に、図１９は、チャネル端部で拡大したグラフである。
【００８６】
図１６〜図１９に示したように、多段階のチャネルフィルタで具現した場合にも、単一段階チャネルフィルタと同様に、チャネル帯域幅の端部でのＰＳＤ特性が同一であることが分かる。
【００８７】
以上、本発明によれば、チャネルフィルタに必要なフィルタタップ数が低減されることによって、送受信機の具現の複雑度が低減し、低いクロック周波数でチャネルフィルタを作動させることができる。加えて、送信部１００のＤＵＣ部１２０と受信部２００のＤＤＣ部２２０との間で、同一のインターフェースデータレート（Ｉｎｔｅｒｆａｃｅ  Ｄａｔａ  Ｒａｔｅ）（例えば、３ＭＨｚで、３０．７２ＭＳＰＳ）を維持することができる。更に、マルチプライヤーの数の減少及び電力消費の減少により放熱装置を小型化することができる。
【００８８】
なお、本明細書と図面に開示した本発明の実施形態は、本発明の技術内容を容易に説明し、本発明の理解を助けるために特定例を提示したものに過ぎず、本発明の範囲を限定しようとするものではない。ここに開示した実施形態以外にも、本発明の技術的思想に基づく他の変形例が実施可能であることは、本発明の属する技術分野における通常の知識を有する者に自明である。
【符号の説明】
【００８９】
１００    送信部
１１０    送信モデム部
１２０    アップコンバータ（ＤＵＣ）部
１２１    多段階チャネルフィルタモジュール
１３０    アナログ変換（ＤＡＣ）部
１４０    送信ＲＦ部
２００    受信部
２１０    受信モデム部
２２０    ダウンコンバータ（ＤＤＣ）部
２２１    多段階チャネルフィルタモジュール
２３０    デジタル変換（ＡＤＣ）部
２４０    受信ＲＦ部
３００    チャネルフィルタ調整部
３０１、３２３、３２７、３３１    デシメイター
３０３、３０７、３１１、３１５、３２１、３２５、３２９、３３３    チャネルフィルタ
３０５、３０９、３１３、３３５    ゼロパッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2012506195.tif 000016
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【国際調査報告】
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