(57)【要約】  プログラム外乱に対する記憶素子のセットの感応性を特定し（１４０４）、必要な場合にはプログラム外乱が発生する可能性を低下させるための対応する予防策（１４０６、１４０８、１４１０、１４１２）を講じることによって、プログラミング動作中に不揮発性記憶システム内でプログラム外乱が抑制される。データの下側ページのプログラミング中に、特定の状態にプログラミングされる記憶素子を追跡調査し、Ｎ１個及びＮ２個（Ｎ２＞Ｎ１）の不揮発性記憶素子がその特定の状態に達するために何個のプログラムパルスが必要とされるのかを求めることによって、記憶素子のセットの自然閾値電圧分布が特定される。プログラム外乱に対する感応性を決定するために、温度及びワードライン位置も使用できる。予防策（１４１５）は、より高いパス電圧を使用すること（１４１６）、もしくは、データの上側ページ（１４１８）又はブロック全体（１４２０）のプログラミングを中止することを含むことがある。プログラミングは、予防策なしで続行する場合もある（１４１４）。
2012531693.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性記憶システムを動作させる方法であって、
前記不揮発性記憶システムの記憶素子（７００、７１０）のブロック内にあって、前記ブロックの選択された記憶素子に接続されている選択されたワードライン（ＷＬｎ）に第１のシリーズのプログラミングパルス（１３０５〜１３４０）を印加することによって、第１のプログラミング段階を実行するステップと、
前記選択された記憶素子の第１の部分の閾値電圧がいつ検証レベル（Ｖｖａ、Ｖｖｂ、Ｖｖｂ’）を超えるのかを特定し、前記第１のシリーズ内の関連付けられたプログラミングパルスを特定するステップと、
前記選択された記憶素子の第２の部分の閾値電圧がいつ前記検証レベルを超えるのかを特定し、前記第１のシリーズ内の関連付けられたプログラミングパルスを特定するステップと、
前記関連付けられたプログラミングパルスに少なくとも部分的に基づいて、前記選択された記憶素子のプログラム外乱の可能性を低下させるための予防策が示されるかどうかを判定するステップ、
前記予防策が示される場合に、前記予防策を実施するステップ、
を有する方法。
【請求項２】
前記検証レベルが、少なくとも１ビットのデータを表すデータ状態（Ａ、Ｂ）と関連付けられる請求項１に記載の方法。
【請求項３】
前記検証レベルが、少なくとも１ビットのデータを表さない中間状態（Ｂ’）と関連付けられる請求項１に記載の方法。
【請求項４】
前記予防策が示されるかどうかを判定する前記ステップが、前記関連付けられたプログラミングパルスのパルス数の間の差に少なくとも部分的に基づいており、
前記パルス数が、前記第１のシリーズ内のプログラミングパルスの前記関連付けられたプログラミングパルスのそれぞれの順次的な位置を示す、
請求項１に記載の方法。
【請求項５】
前記第１のプログラミング段階が、少なくとも部分的に、データの下側ページを前記選択された記憶素子にプログラミングし、
前記予防策を実施する前記ステップが、前記選択されたワードラインへのデータの上側ページのプログラミングを中止することと、別のワードラインへのデータの前記上側ページをプログラミングすることとを含む、
請求項１に記載の方法。
【請求項６】
前記予防策を実施する前記ステップが、前記ブロックのプログラミングを中止することを含む請求項１に記載の方法。
【請求項７】
前記第１のプログラミング段階の間に、第１レベルのパス電圧が、前記ブロック内の未選択の記憶素子に接続されている未選択のワードラインに印加され、
前記選択されたワードラインに第２のシリーズのプログラミングパルス（１３４５〜１３７５）を印加することによって、前記第１のプログラミング段階の後に第２のプログラミング段階を実行するステップをさらに有し、
前記予防策が、前記第２のプログラミング段階で、前記第１レベルよりも高い第２レベルに前記パス電圧のレベルを増加させることによって実施される、
請求項１に記載の方法。
【請求項８】
少なくとも部分的に前記関連付けられたプログラミングパルスに基づいて、前記予防策が示される程度を特定するステップをさらに有し、
前記第２レベルが、前記程度に比例する前記第１レベルよりも高い、
請求項７に記載の方法。
【請求項９】
前記第１のプログラミング段階が、データの下側ページを前記選択された記憶素子にプログラミングし、
前記第２のプログラミング段階が、データの上側ページを前記選択された記憶素子にプログラミングする、
請求項７に記載の方法。
【請求項１０】
前記ブロックのワードラインのセットの中で、前記選択されたワードラインの位置に少なくとも部分的に基づいて、前記予防策が示されるかどうかを判定するステップをさらに有し、
前記予防策が、前記選択されたワードラインの前記位置が、ワードラインの前記セットのドレイン側から指定された数のワードライン（ＷＬ３１〜ＷＬｘ）の範囲内にないときよりも、前記選択されたワードラインの前記位置が、ワードラインの前記セットの前記ドレイン側から指定された前記数のワードラインの範囲内にあるときによりも強力に示される、
請求項１に記載の方法。
【請求項１１】
少なくとも部分的に温度に基づいて、前記予防策が示されるかどうかを判定するステップをさらに有し、
温度がより低いときよりも温度がより高いときに前記予防策がより強力に示される、
請求項１に記載の方法。
【請求項１２】
選択された記憶素子を含む記憶素子（７００、７１０）のブロックと、
前記選択された記憶素子と接続されている選択されたワードライン（ＷＬｎ）を含む、記憶素子のセットと接続されているワードラインのセットと、
ワードラインの前記セットと接続されている１つ又は複数の制御回路（５１０、５５０）を有しており、
前記１つ又は複数の制御回路が、
（ａ）前記選択されたワードライン（ＷＬｎ）に第１のシリーズのプログラミングパルス（１３０５〜１３４０）を印加することによって第１のプログラミング段階を実行し、
（ｂ）前記選択された記憶素子の第１の部分の閾値電圧がいつ検証レベル（Ｖｖａ、Ｖｖｂ、Ｖｖｂ’）を超えるのかを特定し、前記第１のシリーズ内の関連付けられたプログラミングパルスを特定し、
（ｃ）前記選択された記憶素子の第２の部分の閾値電圧がいつ前記検証レベルを超えるのかを特定し、前記第１のシリーズ内の関連付けられたプログラミングパルスを特定し、
（ｄ）前記第１のシリーズ内のプログラミングパルス内の前記関連付けられたプログラミングパルスのそれぞれの順次的な位置を示す、前記関連付けられたプログラミングパルスのパルス数の間の差に少なくとも部分的に基づいて、前記選択された記憶素子でのプログラム外乱の可能性を低下させるための予防策が示されるかどうかを判定し、
（ｅ）前記予防策が示される場合に前記予防策を実施する、
不揮発性記憶システム。
【請求項１３】
前記第１のプログラミング段階が、データの下側ページを前記選択された記憶素子にプログラミングし、
前記１つ又は複数の制御回路が、前記選択された記憶素子にデータの上側ページをプログラミングするために第２のプログラミング段階の前記実行によって前記予防策を実施する、
請求項１２に記載の不揮発性記憶システム。
【請求項１４】
前記１つ又は複数の制御回路が、前記ブロックのプログラミングを中止することによって前記予防策を実施する請求項１２に記載の不揮発性記憶システム。
【請求項１５】
前記第１のプログラミング段階の間に、前記１つ又は複数の制御回路が、前記ブロック内の未選択ワードラインに第１のレベルのパス電圧を印加し、
前記１つ又は複数の制御回路が、前記選択されたワードラインに第２のシリーズのプログラミングパルスを印加することによって前記第１のプログラミング段階の後に第２のプログラミング段階を実行し、
前記予防策が、前記第２のプログラミング段階で、前記第１のレベルよりも高い第２のレベルに前記パス電圧のレベルを増加させることによって実施される、
請求項１２に記載の不揮発性記憶システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、不揮発性メモリに関する。
【背景技術】
【０００２】
半導体メモリは、様々な電子装置に使用されることが一般的になってきている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ及び他の装置の中に使用されている。電気的消去・プログラム可能型読取専用メモリ（ＥＥＰＲＯＭ）と、フラッシュメモリは、最も普及している不揮発性半導体メモリの１つである。ＥＥＰＲＯＭの一種であるフラッシュメモリを用いると、従来のフル機能を備えたＥＥＰＲＯＭとは対照的に、メモリアレイ全体のコンテンツ、又はメモリの一部のコンテンツを１つのステップで消去できる。
【０００３】
従来のＥＥＰＲＯＭとフラッシュメモリの何れもが、半導体基板内のチャネル領域上に配置され、そのチャネル領域から絶縁されたフローティングゲートを利用している。フローティングゲートは、ソース領域とドレイン領域の間に配置されている。制御ゲートは、フローティングゲート上に配置されており、そのフローティングゲートから絶縁されている。このように形成されたトランジスタの閾値電圧（ＶＴＨ）は、フローティングゲート上に保持される電荷量によって制御される。つまり、そのソースとドレインの間の導通を可能にするためにトランジスタをオンにする前に制御ゲートに印加しなければならない電圧の最小量は、そのフローティングゲート上の電荷レベルにより制御される。
【０００４】
いくつかのＥＥＰＲＯＭ及びフラッシュメモリ素子は２つの範囲の電荷を記憶するために使用されるフローティングゲートを有するため、メモリエレメントは２つの状態、たとえば消去状態とプログラム状態の間でプログラミング／消去できる。各メモリエレメントは１ビットのデータを記憶できるため、このようなフラッシュメモリ素子はバイナリフラッシュメモリ素子と呼ばれることもある。
【０００５】
マルチ状態（マルチレベルとも呼ばれる）フラッシュメモリ素子が、複数の別個の許可／有効プログラム閾値電圧範囲を識別することによって実現される。各閾値電圧範囲は、メモリ素子内で符号化されるデータビットのセットの所定値に相当する。例えば、各メモリエレメントは、そのエレメントを４つの別々の閾値電圧範囲に相当する４つの別々の電荷バンドの内の１つに置くことがで、２ビットのデータを記憶できる。
【０００６】
通常、プログラム動作中に制御ゲートに印加されるプログラム電圧ＶＰＧＭは、経時的に大きさが大きくなる一連のパルスとして印加される。プログラム電圧は、選択されたワードラインに印加され得る。１つの考えられる手法では、パルスの大きさは、例えば０．２から０．４Ｖ等の所定のステップサイズでそれぞれの連続パルスで大きくなる。ＶＰＧＭは、フラッシュメモリエレメントの制御ゲートに印加され得る。プログラミングパルス間の期間では、検証動作が実施される。すなわち、並行してプログラミングされているエレメントのグループの内の各エレメントのプログラミングレベルは、エレメントがプログラミングされている検証レベル以上であるか否かを判断するために、連続プログラミングパルスの間に読み出される。マルチ状態フラッシュメモリエレメントのアレイの場合、検証ステップは、エレメントがそのデータ関連検証レベルに達したのかどうかを判断するために、エレメントの状態ごとに実行され得る。例えば、４つの状態にデータを記憶できるマルチ状態メモリエレメントは、３つの比較点について検証動作を実行する必要がある場合がある。
【０００７】
さらに、ＥＥＰＲＯＭ又はＮＡＮＤストリング内のＮＡＮＤフラッシュメモリ素子等のフラッシュメモリ素子をプログラミングするときには、通常、ＶＰＧＭが制御ゲートに印加され、ビットラインが接地され、例えば記憶素子などのセル又はメモリエレメントのチャネルからの電子がフローティングゲートの中に注入される。電子がフローティングゲート内に蓄積すると、フローティングゲートは負に帯電され、メモリエレメントの閾値電圧は上昇し、メモリエレメントがプログラミングされた状態にあると見なされる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、困難であり続ける１つの問題は、プログラム外乱である。プログラム外乱は、他の選択されたＮＡＮＤストリングのプログラミング中に、禁止されている選択されていないＮＡＮＤストリングで発生することがある。プログラム外乱は、未選択の不揮発性記憶素子の閾値電圧が、他の不揮発性記憶素子のプログラミングのためにシフトされると発生する。プログラム外乱は、まだプログラミングされていない消去された記憶素子だけではなく、以前にプログラミングされた記憶素子でも発生することがある。
【課題を解決するための手段】
【０００９】
プログラム外乱に対する感応性が検出され、対応する予防策が講じられる方法及び不揮発性記憶システムが提供される。
【図面の簡単な説明】
【００１０】
【図１ａ】ＮＡＮＤストリングの平面図。
【００１１】
【図１ｂ】ＮＡＮＤストリングの等価回路図。
【００１２】
【図２】ＮＡＮＤストリングの断面図。
【００１３】
【図３】３つのＮＡＮＤストリングを示す回路図。
【００１４】
【図４】ＮＡＮＤフラッシュ記憶素子のアレイのブロック図。
【００１５】
【図５】単一行／列デコーダ及び読み出し／書き込み回路を使用する不揮発性メモリシステムのブロック図。
【００１６】
【図６】検出ブロックの一実施形態を示すブロック図。
【００１７】
【図７】全ビットラインメモリアーキテクチャ用、又は奇数−偶数メモリアーキテクチャ用のブロックへのメモリアレイの編成の例を示す図。
【００１８】
【図８】閾値電圧分布及びワンパスプログラミングの例のセットを示す図。
【００１９】
【図９】閾値電圧分布及びツーパスプログラミングの例のセットを示す図。
【００２０】
【図１０ａ】種々の閾値電圧分布を示し、不揮発性メモリをプログラミングするためのプロセスを説明する図。
【図１０ｂ】種々の閾値電圧分布を示し、不揮発性メモリをプログラミングするためのプロセスを説明する図。
【図１０ｃ】種々の閾値電圧分布を示し、不揮発性メモリをプログラミングするためのプロセスを説明する図。
【００２１】
【図１０ｄ】図１０ａの分布をさらに詳細に示す図。
【図１０ｅ】図１０ａの分布をさらに詳細に示す図。
【図１０ｆ】図１０ａの分布をさらに詳細に示す図。
【００２２】
【図１１】ＮＡＮＤストリングの断面であり、チャネルブーストを示す図。
【００２３】
【図１２ａ】パス電圧及び温度の関数としてチャネルブースト電位を示す図。
【００２４】
【図１２ｂ】自然閾値電圧分布の関数としてプログラム外乱に対する感応性を示す図。
【００２５】
【図１２ｃ】Ｎ２個の記憶素子を検証レベルにプログラミングするために必要とされるプログラムパルスの数ＰＰＮ２と、Ｎ１個（Ｎ１＜Ｎ２）の記憶素子を検証レベルにプログラミングするために必要とされるプログラムパルスの数ＰＰＮ１（ＰＰＮ１＜ＰＰＮ２）の間の差の関数として自然閾値電圧分布を示す図。
【００２６】
【図１２ｄ】プログラム外乱に対する感応性を温度の関数として示す図。
【００２７】
【図１２ｅ】プログラム外乱に対する感応性をワードライン位置の関数として示す図。
【００２８】
【図１２ｆ】プログラム外乱に対する感応性の関数として設定できるパス電圧を示す図。
【００２９】
【図１３】プログラミング動作でのプログラミングパルスを示す図。
【００３０】
【図１４】不揮発性メモリをプログラミングするための方法の概要の一実施形態を説明するフローチャート。
【００３１】
【図１５】不揮発性メモリをプログラミングするための詳細な方法の一実施形態を説明するフローチャート。
【発明を実施するための形態】
【００３２】
本発明の実施に適したメモリシステムの一例は、ＮＡＮＤフラッシュメモリ構造を用いる。そのＮＡＮＤフラッシュメモリ構造は２つの選択ゲートの間に直列に接続された複数のトランジスタを有している。直列に配置されたトランジスタと選択ゲートは、ＮＡＮＤストリングと呼ばれる。図１ａは、１つのＮＡＮＤストリングを示す平面図である。図１ｂはその等価回路である。図示されたＮＡＮＤストリングは、直列に接続されており、第１の選択ゲート１２０と第２の選択ゲート１２２の間に挟まれている４つのトランジスタ１００、１０２、１０４、及び１０６を有する。選択ゲート１２０は、ＮＡＮＤストリングをビットライン１２６に接続する。選択ゲート１２２は、ＮＡＮＤストリングをソースライン１２８に接続する。選択ゲート１２０は、制御ゲート１２０ＣＧに適切な電圧が印加されることによって制御される。選択ゲート１２２は、制御ゲート１２２ＣＧに適切な電圧が印加されることによって制御される。トランジスタ１００、１０２、１０４及び１０６のそれぞれは制御ゲート及びフローティングゲートを有する。トランジスタ１００は、制御ゲート１００ＣＧ及びフローティングゲート１００ＦＧを有する。トランジスタ１０２は制御ゲート１０２ＣＧ及びフローティングゲート１０２ＦＧを有する。トランジスタ１０４は、制御ゲート１０４ＣＧ及びフローティングゲート１０４ＦＧを有する。トランジスタ１０６は、制御ゲート１０６ＣＧおよびフローティングゲート１０６ＦＧを有する。制御ゲート１００ＣＧは、ワードラインＷＬ３に接続されており、制御ゲート１０２ＣＧはワードラインＷＬ２に接続されており、制御ゲート１０４ＣＧはワードラインＷＬ１に接続されており、制御ゲート１０６ＣＧはワードラインＷＬ０に接続されている。一実施形態では、トランジスタ１００、１０２、１０４及び１０６は、それぞれ、メモリセルである。他の実施形態では、メモリセルは、複数のトランジスタを有していることもある。あるいは、図示されているのとは異なることもある。選択ゲート１２０は、選択ラインＳＧＤに接続されている。選択ゲート１２２は、選択ラインＳＧＳに接続されている。
【００３３】
図２は、前述されたＮＡＮＤストリングの断面図を示す。ＮＡＮＤストリングのトランジスタはｐ−ウェル領域１４０に形成されている。ｐ−ウェル領域は、代わりにｐ−タイプ基板１４４のｎ−ウェル領域１４２内にあってよい。各トランジスタは、制御ゲート（１００ＣＧ、１０２ＣＧ、１０４ＣＧ、及び１０６ＣＧ）とフローティングゲート（１００ＦＧ、１０２ＦＧ、１０４ＦＧ、及び１０６ＦＧ）から構成される積層ゲート構造を有している。フローティングゲートは、ｐ−ウェルの表面に、酸化膜又は他の誘電体膜の上に形成される。制御ゲートはフローティングゲートの上にあり、ポリシリコン間の誘電体層が制御ゲート及びフローティングゲートを分離している。メモリセル（１００、１０２、１０４及び１０６）の制御ゲートは、ワードラインを構成している。Ｎ＋ドープ層１３０、１３２、１３４、１３６、及び１３８が、隣接するセルの間で共有され、これによってセルが互いに直列に接続されており、ＮＡＮＤストリングを形成している。これらのＮ＋ドープ層は、各セルのソース及びドレインを構成している。例えば、Ｎ＋ドープ層１３０はトランジスタ１２２のドレイン及びトランジスタ１０６のソースとしての機能を果たし、Ｎ＋ドープ層１３２はトランジスタ１０６のドレイン及びトランジスタ１０４のソースとしての機能を果たし、Ｎ＋ドープ層１３４はトランジスタ１０４のドレイン及びトランジスタ１０２のソースとしての機能を果たし、Ｎ＋ドープ層１３６はトランジスタ１０２のドレイン及びトランジスタ１００のソースとしての機能を果たし、Ｎ＋ドープ層１３８はトランジスタ１００のドレイン及びトランジスタ１２０のソースとしての機能を果たす。Ｎ＋ドープ層１２６は、ＮＡＮＤストリングのためのビットラインに接続する。一方、Ｎ＋ドープ層１２８は複数のＮＡＮＤストリングのための１つの共通ソースラインに接続する。
【００３４】
図１ａ、１ｂおよび図２はＮＡＮＤストリング内の４個のメモリセルを示しているが、本明細書に説明される技術とともに使用されるＮＡＮＤストリングは、４個未満のメモリセル又は４個以上のメモリセルを有することができることに留意されたい。たとえば、いくつかのＮＡＮＤストリングは、８個、１６個、３２個又はそれ以上のメモリセルを含む。
【００３５】
各メモリセルは、アナログ形式又はデジタル形式で表されるデータを記憶できる。１ビットのデジタルデータを記憶するとき、メモリセルの閾値電圧の範囲は、論理データ「１」及び「０」が割り当てられる２つの範囲に分割される。ＮＡＮＤタイプのフラッシュメモリの一例では、電圧閾値は、メモリセルが消去された後に負となり、論理「１」として定義される。プログラム動作後に閾値電圧は正となり、論理「０」として定義される。閾値電圧が負であり、制御ゲートに０ボルトを印加することにより読み出しが試行されると、メモリセルがオンして論理１が記憶されていることが示される。閾値電圧が正であり、制御ゲートに０ボルトを印加することにより読み出し動作が試行されると、メモリセルはオンせず、論理ゼロが記憶されることが示される。
【００３６】
メモリセルは、複数の状態を記憶し、それによって複数ビットのデジタルデータを記憶することもできる。データの複数の状態を記憶するケースでは、閾値電圧ウィンドウは状態の数に分割される。例えば、４つの状態が使用される場合、データ値「１１」、「１０」、「０１」、及び「００」に割り当てられる４つの閾値範囲がある。ＮＡＮＤタイプメモリの一例では、消去動作後の閾値電圧は負であり、「１１」として定義される。正の閾値電圧は「１０」、「０１」、及び「００」の状態のために使用される。いくつかの実施形態では、フローティングゲートの閾値電圧が誤って隣の物理状態にシフトしても、１ビットだけが影響を受けるように、データ値（例えば、論理状態）は、グレーコード割り当てを使用して閾値範囲に割り当てられる。メモリセルにプログラムされたデータと、セルの閾値電圧範囲の間の特殊な関係は、メモリセルのために採用されるデータ符号化方式に依存する。
【００３７】
ＮＡＮＤフラッシュメモリに加えて、他のタイプの不揮発性メモリも、本技術と共に使用できる。
【００３８】
フラッシュＥＥＰＲＯＭシステムで役立つ別のタイプのメモリセルは、不揮発的に電荷を蓄えるために、導電性のフローティングゲートの代わりに非導電性の誘電材料を用いる。酸化ケイ素、窒化ケイ素、及び酸化ケイ素（「ＯＮＯ」）から形成される三層誘電体が、導電性の制御ゲートと、メモリセルチャネル上の半導体基板の表面の間に挟まれる。セルは、セルチャネルから窒化物に電子を注入することによってプログラミングされ、電子は限られた領域内に閉じ込められ、蓄えられる。次に、この蓄えられた電荷が、検出可能な態様で、セルのチャネルの一部の閾値電圧を変化させる。セルは、窒化物の中にホットホールを注入することによって消去される。ドープされたポリシリコンゲートがメモリセルチャネルの一部の上に延在していることで別個の選択トランジスタが形成されている分割ゲート構造の類似するセルが提供される。
【００３９】
別の手法では、ＯＮＯ誘電体層がソース拡散とドレイン拡散の間のチャネルを横切って延在する各ＮＲＯＭセルに２ビットが記憶される。１データビットの電荷は、ドレインに隣接する誘電体層に局所化され、他のデータビットの電荷はソースに隣接する誘電体層に局所化される。マルチ状態データ記憶は、誘電体内の空間的に分離された電荷蓄積領域のバイナリ状態を別々に読み出すことによって実現される。
【００４０】
図３は、３つのＮＡＮＤストリングを示す回路図である。ＮＡＮＤ構造を使用するフラッシュメモリシステムの典型的なアーキテクチャは、数個のＮＡＮＤストリングを含む。例えば、３つのＮＡＮＤストリング３２０、３４０、及び３６０は、さらに多くのＮＡＮＤストリングを有するメモリアレイ内に示される。ＮＡＮＤストリングのそれぞれが２個の選択ゲートと４個の記憶素子を含む。図面を簡素化するために４個の記憶素子が示されているが、最新のＮＡＮＤストリングは、例えば、３２個又は６４個の記憶素子を有することもある。
【００４１】
例えば、ＮＡＮＤストリング３２０は、選択ゲート３２２及び３２７、並びに、記憶素子３２３から３２６を含み、ＮＡＮＤストリング３４０は選択ゲート３４２及び３４７、並びに、記憶素子３４３から３４６を含み、ＮＡＮＤストリング３６０は選択ゲート３６２及び３６７、並びに、記憶素子３６３から３６６を含む。各ＮＡＮＤストリングは、その選択ゲート（例えば、選択ゲート３２７、３４７、又は３６７）によってソースラインに接続される。選択ラインＳＧＳは、ソース側選択ゲートを制御するために使用される。多様なＮＡＮＤストリング３２０、３４０及び３６０は、各選択ゲート３２２、３４２、３６２内の選択トランジスタによって、各ビットライン３２１、３４１、及び３６１に接続される。これらの選択トランジスタは、ドレイン選択ラインＳＧＤによって制御される。他の実施形態では、選択ラインは、必ずしもＮＡＮＤストリングの間で共通である必要はない。つまり、異なる選択ラインを、異なるＮＡＮＤストリングのために設けることもできる。ワードラインＷＬ３は、記憶素子３２３、３４３、及び３６３の制御ゲートに接続される。ワードラインＷＬ２は、記憶素子３２４、３４４、及び３６４の制御ゲートに接続される。ワードラインＷＬ１は、記憶素子３２５、３４５、及び３６５の制御ゲートに接続される。ワードラインＷＬ０は、記憶素子３２６、３４６、及び３６６の制御ゲートに接続される。図から分かるように、各ビットライン及びそれぞれのＮＡＮＤストリングは、記憶素子のアレイ又はセットの列を含む。ワードライン（ＷＬ３、ＷＬ２、ＷＬ１、及びＷＬ０）は、アレイ又はセットの行を含む。各ワードラインは、行内の各記憶素子の制御ゲートを接続する。又は、制御ゲートは、ワードライン自体によって提供されてもよい。例えば、ワードラインＷＬ２は、記憶素子３２４、３４４、及び３６４のための制御ゲートを提供する。実際には、１本のワードライン上に数千の記憶素子がある場合がある。
【００４２】
各記憶素子はデータを記憶することができる。例えば、１ビットのデジタルデータを記憶するとき、記憶素子の閾値電圧（ＶＴＨ）の範囲は、論理データ「１」および「０」を割り当てられる２つの範囲に分割される。ＮＡＮＤタイプのフラッシュメモリの一例では、ＶＴＨは、記憶素子が消去された後に負となり、論理「１」として定義される。プログラム動作後のＶＴＨは、正となり、論理「０」として定義される。ＶＴＨが負であるときに読み出しが試行されると、記憶素子はオンして論理「１」が記憶されていることが示される。ＶＴＨが正であるときに読み出しが試行されると、記憶素子はオンせず、論理「０」が記憶されていることが示される。記憶素子は、例えば複数ビットのデジタルデータ等、複数のレベルの情報を記憶することもできる。この場合、ＶＴＨの値の範囲はデータのレベルの数に分けられる。例えば、４レベルの情報が記憶される場合、データ値「１１」、「１０」、「０１」、及び「００」に割り当てられる４つのＶＴＨの範囲がある。ＮＡＮＤタイプメモリの一例では、消去動作後のＶＴＨは負となり、「１１」と定義される。正のＶＴＨは、「１０」、「０１」、及び「００」の状態のために使用される。記憶素子にプログラミングされるデータと、素子の閾値電圧範囲の間の特定の関係は、記憶素子のために採用されるデータ符号化方式に依存する。
【００４３】
フラッシュ記憶素子をプログラミングするとき、プログラム電圧は記憶素子の制御ゲートに印加され、記憶素子と関連付けられたビットラインが接地される。チャネルからの電子がフローティングゲートの中に注入される。電子がフローティングゲート内に蓄積すると、フローティングゲートは負に帯電し、記憶素子のＶＴＨが上昇する。プログラミングされている記憶素子の制御ゲートにプログラム電圧を印加するために、プログラム電圧が適切なワードライン上で印加される。前述されたように、それぞれのＮＡＮＤストリングの中の１個の記憶素子が同じワードラインを共有する。例えば、図３の記憶素子３２４をプログラミングするとき、プログラム電圧は、記憶素子３４４及び３６４の制御ゲートにも印加される。
【００４４】
ただし、プログラム外乱は、他のＮＡＮＤストリングのプログラミング中に禁止されたＮＡＮＤストリング、及び、ときにはプログラミングされたＮＡＮＤストリング自体でも発生することがある。プログラム外乱は、未選択の不揮発性記憶素子の閾値電圧が、他の不揮発性記憶素子のプログラミングのためにシフトされるときに発生する。プログラム外乱は、まだプログラミングされていない消去された記憶素子だけではなく、以前にプログラミングされた記憶素子でも発生することがある。多様なプログラム外乱のメカニズムによって、ＮＡＮＤフラッシュメモリ等の不揮発性記憶素子のための使用可能な動作ウィンドウが制限されることがある。
【００４５】
例えば、ＮＡＮＤストリング３２０が禁止され（例えば、それが、現在プログラミングされている記憶素子を含まない未選択のＮＡＮＤストリングであり）、ＮＡＮＤストリング３４０がプログラミングされている（例えば、それが、現在プログラミングされている記憶素子を含む選択されたＮＡＮＤストリングである）場合、プログラム外乱は、ＮＡＮＤストリング３２０で発生することがある。例えば、パス電圧ＶＰＡＳＳが低い場合、禁止されたＮＡＮＤストリングのチャネルが十分にブーストされず、未選択のＮＡＮＤストリングの選択されたワードラインが意図せずプログラミングされることがある。別の考えられる状況では、ブーストされた電圧が、ゲート誘導ドレインリーク（ＧＩＤＬ）又は他の漏れ機構によって引き下げられ、同じ問題を生じさせることがある。後にプログラミングされる他の隣接する記憶素子との容量結合のための電荷記憶素子のＶＴＨのシフト等の他の影響も、プログラム外乱に寄与することがある。
【００４６】
図４は、図１ａと１ｂに図示されるようなＮＡＮＤ記憶素子のアレイ４００の例を示す。各列に沿って、ビットライン４０６が、ＮＡＮＤストリング４５０のドレイン選択ゲートのドレイン端子４２６に接続されている。ＮＡＮＤストリングの各行に沿って、ソースライン４０４が、ＮＡＮＤストリングのソース選択ゲートの全てのソース端子４２８に接続されている。
【００４７】
記憶素子のアレイは、記憶素子の多数のブロックに分割される。フラッシュＥＥＰＲＯＭシステムでは一般的なように、ブロックは消去の単位である。つまり、各ブロックは、共に消去される最小数の記憶素子を有する。各ブロックは、一般に複数のページに分割される。ページは、プログラミングの最小単位である。１ページまたは複数ページのデータは、通常、記憶素子の１行に記憶される。例えば、１行は、通常、いくつかのインタリーブされたページを含む、あるいは、１行は１ページを構成してよい。ページの全ての記憶素子は、一度に読み出され、または、プログラミングされる。さらに、ページは、１つまたは複数のセクタからユーザデータを記憶できる。セクタは、ユーザデータの便利な単位としてホストによって使用される論理概念である。つまり、セクタは、通常、コントローラに限定されるオーバヘッドデータは含まない。オーバヘッドデータは、セクタのユーザデータから計算されたエラー訂正コード（ＥＣＣ）を含むことができる。（後述される）コントローラの一部は、データがアレイにプログラミングされるときにＥＣＣを計算し、データがアレイから読み出されるときにそれをチェックする。また、ＥＣＣ及び／又は他のオーバヘッドデータは、それらが関連するユーザデータ以外の異なるページに記憶されてもよいし、もしくは、異なるブロックに記憶されてもよい。
【００４８】
ユーザデータのセクタは一般に５１２バイトであり、磁気ディスクドライブ内のセクタのサイズに対応する。オーバヘッドデータは一般に、追加の１６〜２０バイトである。多数のページがブロックを構成し、それは８ページから、例えば最大３２、６４、１２８またはそれ以上のページのいずれであってもよい。いくつかの実施形態では、ＮＡＮＤストリングの列はブロックを含む。
【００４９】
一実施形態では、メモリ記憶素子は、十分な期間に亘ってｐ−ウェルが消去電圧（例えば１４から２２Ｖ）に上昇され、ソースラインとビットラインがフローティングしている間に、選択されたブロックのワードラインを接地させることによって消去される。容量結合のために、未選択ワードライン、ビットライン、選択ライン、及び、ｃ−ソースも消去電圧のかなりの部分まで引き上げられる。従って、強力な電界が選択された記憶素子のトンネル酸化物層に印加され、フローティングゲートの電子が、通常はファウラー−ノードハイムトンネル現象によって基板側に放出されるにつれて選択された記憶素子のデータが消去される。電子がフローティングゲートからｐ−ウェル領域に移されるのにしたがって、選択された記憶素子の閾値電圧は引き下げられる。消去はメモリアレイ全体、別々のブロック、又は、他の記憶素子の単位で実行できる。
【００５０】
図５は、単一行／列デコーダ及び読み出し／書き込み回路を使用する不揮発性メモリシステムのブロック図である。同図は、本技術の一実施形態に従って記憶素子のページを同時に読み出し、プログラミングするための読み出し／書き込み回路を有するメモリ素子５９６を示す。メモリ素子５９６は、１つ以上のメモリダイ５９８を有する。メモリダイ５９８は、２次元のアレイの記憶素子４００、制御回路５１０、及び、読み出し／書き込み回路５６５を有する。いくつかの実施形態では、記憶素子のアレイは三次元である場合がある。メモリアレイ４００は行復号部５３０を介してワードラインによって、及び、列復号部５６０を介してビットラインによってアドレスできる。読み出し／書き込み回路５６５は複数の検出ブロック５００を有しており、１ページの記憶素子を並列に読み出し又はプログラムすることができる。一般に、制御部５５０は、１つ以上のメモリダイ５９８のように同じメモリ素子５９６（例えば、取り外し可能なストレージカード）内に含まれる。コマンド及びデータは、ライン５２０を介してホストと制御部５５０の間、及び、ライン５１８を介して制御部と１つ以上のメモリダイ５９８の間で送られる。
【００５１】
制御回路５１０は、読み出し／書き込み回路５６５と協調して、メモリアレイ４００上でメモリ動作を実行する。制御回路５１０は、状態マシン５１２、オンチップアドレスデコーダ５１４、温度検出回路５１５、及び電力制御モジュール５１６を含む。状態マシン５１２は、メモリ動作のチップレベル制御を提供する。オンチップアドレスデコーダ５１４は、ホストまたはメモリコントローラによって使用されるとともに、デコーダ５３０と５６０によって使用されるハードウェアアドレスの間にアドレスインタフェースを提供する。温度検出回路５１５は、さらに後述されるように、プログラミング動作で使用するための温度に基づいた信号またはデータを提供するために使用できる。電力制御モジュール５１６は、メモリ動作中、ワードライン及びビットラインに供給される電力及び電圧を制御する。
【００５２】
いくつかの実装例では、図５の構成要素のいくつかを組み合わせることができる。多様な設計では、記憶素子アレイ４００以外の（単独又は組み合わせた）１つまたは複数の構成要素を、管理回路つまり制御回路と見なすことができる。例えば、１つ又は複数の管理回路又は制御回路は、制御回路５１０、状態マシン５１２、デコーダ５１４／５６０、温度検出回路５１５、電力制御５１６、検出ブロック５００、読み出し／書き込み回路５６５、制御部５５０等の内の任意の１つ又は組み合わせを含んでよい。
【００５３】
温度検出回路５１５に関して、ＮＡＮＤフラッシュメモリ素子等の現在の不揮発性記憶素子では、温度の変動が、データを読み出し、書き込む上で多様な問題を引き起こす。メモリ素子は、それが位置する環境に基づいて変化する温度にさらされる。例えば、いくつかの現在のメモリ素子は、−３０℃から＋８５℃の間での使用のために定格されている。産業用の用途、軍事用途、及び消費者用途でも素子は大きな温度変動を経験することがある。
【００５４】
温度補償信号を提供するための多様な技法が知られている。これらの技法の１つ又は複数は、ＶＯＰＴＩＭＡＬに温度依存性を与えるために使用できる。この技法も可能ではあるが、これらの技法の大部分は実際の温度測定値を得ることに依存していない。例えば、本明細書に参照して組み込まれる、「Ｖｏｌｔａｇｅ  Ｇｅｎｅｒａｔｉｏｎ  Ｃｉｒｃｕｉｔｒｙ  Ｈａｖｉｎｇ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏｍｐｅｎｓａｔｉｏｎ」と題する米国特許第６，８０１，４５４号は、温度係数に基づいて、読み出し電圧を不揮発性メモリに出力する電圧生成回路を説明する。回路は、温度から独立した部分、及び、温度が上昇するにつれて増加する温度依存部分を含むバンドギャップ電流を使用する。本明細書に参照して組み込まれる、「Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｗｉｔｈ  Ｔｅｍｐｅｒａｔｒｅ−Ｃｏｍｐｅｎｓａｔｅｄ  Ｄａｔａ  Ｒｅａｄ」と題する米国特許第６，５６０，１５２号は、データ記憶素子のソース又はドレインに印加される電圧を印加するバイアス発生器回路を使用する。任意の他の既知の技法だけではなく、これらの技法のどれかも、温度検出回路５１５によって使用できる。
【００５５】
別の実施形態では、不揮発性メモリシステムは、二重の行／列デコーダ及び読み出し／書き込み回路を使用する。メモリアレイ４００に対する種々の周辺回路によるアクセスは、アレイの対向する側で対称的に実施され、これによって各側のアクセスライン及び回路の密度が半減される。したがって、行デコーダは２つの行デコーダに分割されており、列デコーダは２つの列デコーダに分割されている。同様に、読み出し／書き込み回路は底部からビットラインに接続する読み出し／書き込み回路と、アレイ４００の上部からビットラインに接続する読み出し／書き込み回路に分割される。このようにして、読み出し／書き込みモジュールの密度は、基本的に２分の１、削減される。
【００５６】
図６は、検出ブロックの一実施形態を示すブロック図である。個々の検出ブロック５００は、検出モジュール５８０と呼ばれるコア部分、及び共通部分５９０に区切られる。一実施形態では、ビットラインごとに別個の検出モジュール５８０、及び、複数の検出モジュールのセットに１つの共通部分５９０がある。一例では、検出ブロックは、１つの共通部分５９０及び８つの検出モジュール５８０を含む。グループ内の検出モジュールのそれぞれが、データバス５７２を介して関連付けられた共通部分と通信する。
【００５７】
検出モジュール５８０は、接続されているビットラインの導通電流が所定の閾値レベルを超えているのか、それとも下回っているのかを判断する検出回路５７０を含む。検出モジュール５８０は、接続されたビットライン上で電圧状態を設定するために使用されるビットラインラッチ５８２も含む。例えば、ビットラインラッチ５８２で所定の状態にラッチされることにより、接続されたビットラインは、プログラム禁止（例えば、１．５から３Ｖ）を指定する状態にプルされることになる。
【００５８】
共通部分５９０は、プロセッサ５９２、データラッチ５９４のセット、及び、データラッチのセット５９４とデータバス５２０の間に結合されているＩ／Ｏインタフェース５９６を含む。プロセッサ５９２は、計算を実行する。例えば、その機能の１つは、検出された記憶素子に記憶されるデータを特定し、データラッチのセットにその決定されたデータを記憶することである。データラッチ５９４のセットは、読み出し動作の間にプロセッサ５９２によって決定されるデータビットを記憶するために使用される。それは、プログラム動作中にデータバス５２０からインポートされるデータビットを記憶するためにも使用される。インポートされたデータビットは、メモリの中にプログラミングされるべきことを意味する書き込みデータを表す。Ｉ／Ｏインタフェース５９６は、データラッチ５９４とデータバス５２０の間のインタフェースを提供する。
【００５９】
読み出し又は検出の間、システムの動作は、アドレス指定された記憶素子に対する異なる制御ゲート電圧の供給を制御する状態マシン５１２の制御下にある。メモリによってサポートされる多様なメモリ状態に対応する多様な所定の制御ゲート電圧をステップ単位で実行するにつれ、検出モジュール５８０がこれらの電圧の内の１つでトリップすることがあり、出力がバス５７２を介して検出モジュール５８０からプロセッサ５９２に提供される。その時点で、プロセッサ５９２は、入力回線５９３を介して、検出モジュールのトリップ事象及び状態マシンからの印加制御ゲート電圧についての情報を検討することによって、結果として生じるメモリ状態を決定する。次に、それは、メモリ状態を２進コード化し、結果として生じるデータビットをデータラッチ５９４の中に記憶する。コア部分の別の実施形態では、ビットラインラッチ５８２は、検出モジュール５８０の出力をラッチするためのラッチとして、また、上述されたビットラインラッチとして二重の役割を果たす。
【００６０】
いくつかの実装例は、複数のプロセッサ５９２を含むことがある。一実施形態では、出力ラインのそれぞれがともにワイヤードＯＲ化されるように、各プロセッサ５９２が出力ライン（不図示）を含む。いくつかの実施形態では、出力ラインは、ワイヤードＯＲラインに接続される前に反転される。ワイヤードＯＲを受け取る状態マシンは、プログラミングされている全てのビットがいつ所望されるレベルに達したのかを判断できるため、この構成によって、いつプログラミングプロセスが完了したのかの、プログラム検証プロセスの間の迅速な判断が可能になる。例えば、各ビットがその所望されたレベルに達すると、そのビットの論理ゼロがワイヤードＯＲラインに送られる（またはデータ１が反転される）。全てのビットがデータ０（又は反転されたデータ１）を出力すると、次に状態マシンはプログラミングプロセスを終了しなければならないことを知る。各プロセッサは８つの検出モジュールと通信するため、状態マシンはワイヤードＯＲラインを８度読み出す必要がある。つまり、論理がプロセッサ５９２に追加され、状態マシンがワイヤードＯＲラインを１度だけ読み出せばよいように、関連付けられたビットラインの結果を蓄積する。同様に、論理レベルを正しく選ぶことによって、グローバル状態マシンはいつ第１のビットがその状態を変更するのかを検出し、アルゴリズムを適切に変更する。
【００６１】
プログラミング又は検証の間に、プログラミングされるデータは、データバス５２０からデータラッチ５９４のセットに記憶される。状態マシンの制御下にあるプログラム動作は、アドレス指定された記憶素子の制御ゲートに印加される一連のプログラミング電圧パルスを含む。各プログラミングパルスの後ろには、記憶素子が所望されるメモリ状態にプログラミングされたかどうかを判断するために読み返し（検証）が続く。プロセッサ５９２は、所望されるメモリ状態に関して読み返しメモリ状態を監視する。この２つが一致するとき、ビットラインがプログラム禁止を指定する状態にプルされるように、プロセッサ５９２がビットラインラッチ５８２を設定する。これが、プログラミングパルスがその制御ゲートに出現したとしても、ビットラインに結合された記憶素子がさらにプログラミングされるのを禁止する。他の実施形態では、プロセッサはビットラインラッチ５８２を初期にロードし、検証プロセスの間に検出回路がそれを禁止値に設定する。
【００６２】
データラッチスタック５９４は、検出モジュールに対応するデータラッチのスタックを含む。一実施形態では、検出モジュール５８０ごとに３つのデータラッチがある。（必須ではないが）いくつかの実装例では、データラッチは、その中に記憶される並列データが、データバス５２０用のシリアルデータに変換され、逆の場合も同じとなるように、シフトレジスタとして実装される。好ましい実施形態では、データのブロックをシリアル転送によって入力又は出力できるように、ｍ個の記憶素子の読み出し／書き込みブロックに対応する全てのデータラッチがともにリンクしてブロックシフトレジスタが形成され得る。特に、読み出し／書き込みモジュールのバンクは、データラッチのそのセットのそれぞれが、あたかもそれらが読み出し／書き込みブロック全体のためのシフトレジスタの一部であるかのように、データをデータバスの中に又はデータバスの中から次々とシフトするように適応される。
【００６３】
図７は、全ビットラインメモリアーキテクチャ用、又は、奇数−偶数メモリアーキテクチャ用のブロックへのメモリアレイの編成の例を示す。メモリアレイ４００の例示的な構造が説明される。一例として、１０２４個のブロックに区切られるＮＡＮＤフラッシュＥＥＰＲＯＭが説明される。各ブロックに記憶されるデータは、同時に消去され得る。一実施形態では、ブロックは、同時に消去される記憶素子の最小単位である。この例では、各ブロックにビットラインＢＬ０、ＢＬ１、．．．ＢＬ８５１１に対応する８，５１２の列がある。全ビットライン（ＡＢＬ）アーキテクチャ（アーキテクチャ７１０）と呼ばれる一実施形態では、ブロックの全ビットラインは、読み出し動作及びプログラミング動作の間に同時に選択され得る。共通ワードラインに沿った、任意のビットラインに接続された記憶素子は、同時にプログラミングされ得る。
【００６４】
提供されている例では、４個の記憶素子が直列で接続され、ＮＡＮＤストリングを形成する。４個の記憶素子が各ＮＡＮＤストリングに含まれるように示されているが、４個以上又は４個未満（例えば、１６、３２、６４、又は別の数）を使用できる。ＮＡＮＤストリングの１つの端子はドレイン選択ゲートを介して対応するビットラインに接続され（ゲートドレインラインＳＧＤを選択するために接続され）、別の端子はソース選択ゲートを介してｃ−ソースに接続される（ゲートソースラインＳＧＳを選択するために接続される）。
【００６５】
奇数−偶数アーキテクチャ（アーキテクチャ７００）と呼ばれる別の実施形態では、ビットラインは偶数ビットライン（ＢＬｅ）及び奇数ビットライン（ＢＬｏ）に分割される。奇数／偶数ビットラインアーキテクチャでは、共通ワードラインに沿った、奇数ビットラインに接続された記憶素子は、一度にプログラミングされる。一方、共通ビットラインに沿った、偶数ビットラインに接続された記憶素子は別のときにプログラミングされる。この例では、各ブロックに偶数列及び奇数列に分割される８，５１２の列があり、６４個の記憶素子が１列内に直列で接続され、ＮＡＮＤストリングを形成するのが示されている。
【００６６】
読み出し動作及びプログラミング動作の１つの構成の間に、４，２５６個の記憶素子が同時に選択される。選択された記憶素子は、同じワードライン及び同種のビットライン（例えば、偶数又は奇数）を有する。したがって、論理ページを形成する５３２バイトのデータを同時に読み出す、又はプログラミングすることができ、メモリの１ブロックが少なくとも８論理ページ（奇数ページ及び偶数ページにそれぞれ４ワードライン）を記憶できる。マルチ状態の記憶素子の場合、各記憶素子が２ビットのデータを記憶し、これらの２個のビットのそれぞれが異なるページに記憶されるとき、１ブロックは１６論理ページを記憶できる。また、他のサイズのブロック及びページも使用できる。
【００６７】
ＡＢＬアーキテクチャ又は奇数−偶数アーキテクチャどちらかの場合、記憶素子は、ｐ−ウェルを消去電圧（例えば２０Ｖ）に上昇させ、選択されたブロックのワードラインを接地することによって消去され得る。ソースライン及びビットラインはフローティングしている。消去はメモリアレイ全体、別々のブロック、又はメモリ素子の一部である記憶素子の別の単位で実行され得る。電子は、記憶素子のＶＴＨが負になるように、記憶素子のフローティングゲートからｐ−ウェル領域に転送される。
【００６８】
読み出し動作及び検証動作では、選択ゲート（ＳＧＤ及びＳＧＳ）が２．５から４．５Ｖの範囲の電圧に接続され、未選択のワードライン（例えば、ＷＬ２が選択されたワードラインであるとき、ＷＬ０、ＷＬ１、及びＷＬ３）が読み出しパス電圧ＶＲＥＡＤ（通常、４．５から６Ｖの範囲の電圧）に上昇され、トランジスタをパスゲートとして動作させる。選択ワードラインＷＬ２はある電圧に接続され、その電圧のレベルは、対象の記憶素子のＶＴＨがそのレベルを上回っているのか、それとも下回っているのかを判断するために、各読み出し動作及び検証動作ごとに指定される。例えば、２レベルの記憶素子のための読み出し動作では、選択ワードラインＷＬ２が接地され、ＶＴＨが０ボルトよりも高いかどうかが検出され得る。２レベルの記憶素子のための検証動作では、選択ワードラインＷＬ２は、例えば０．８Ｖに接続され、その結果、ＶＴＨが少なくとも０．８Ｖを超えたかどうかが検証される。ソース及びｐ−ウェルは０Ｖである。偶数ビットライン（ＢＬｅ）であると仮定される選択ビットラインは、例えば０．７Ｖというレベルにプリチャージされる。ＶＴＨがワードラインの読み出しレベル又は検証レベルよりも高い場合には、対象の記憶素子と関連付けられたビットライン（ＢＬｅ）の電位レベルは、非導電性記憶素子のために高レベルに維持される。他方、ＶＴＨが読み出しレベル又は検証レベルよりも低い場合には、関係するビットライン（ＢＬｅ）の電位レベルは、導電性記憶素子がビットラインを放電するため、例えば０．５Ｖ未満等の低レベルに減少する。したがって、記憶素子の状態が、ビットラインに接続されている電圧コンパレータ検出増幅器により検出され得る。
【００６９】
図８は、閾値電圧分布のセット及びワンパスプログラミングの例を示す。記憶素子アレイのための例示の閾値電圧分布は、各記憶素子が２ビットのデータを記憶する場合に提供される。第１の閾値電圧分布８００は、消去された（状態Ｅ）記憶素子に提供される。３つの閾値電圧分布８０２、８０４、及び８０６は、それぞれプログラミングされた状態Ａ、Ｂ及びＣを表す。一実施形態では、Ｅ分布内の閾値電圧は負であり、Ａ、Ｂ及びＣ分布内の閾値電圧は正である。分布８０３及び８０５は、状態Ａ記憶素子（状態Ａであるターゲット状態にプログラミングされることが意図される記憶素子）が、それぞれ、最終分布８０２に達する前に経験する過渡的な分布を表す。例えば、分布８０３は、特定数Ｎ１個又は一部の状態Ａ記憶素子が状態Ａに達したことを示す。同様に分布８０５は、Ｎ２個（Ｎ２＞Ｎ１）又は一部の状態Ａ記憶素子が状態Ａに達したことを示す。
【００７０】
分布８０３及び８０５は、記憶素子のセットの自然閾値電圧分布を特定するために使用され得る。相対的に小さい自然閾値電圧分布は、記憶素子が相対的に類似したプログラミング速度を有することを示す。一方、相対的に大きい自然閾値分布の記憶素子は、相対的に広範囲のプログラミング速度を有することを示す。一手法では、状態Ａに達しているＮ１個の状態Ａ記憶素子を生じさせるプログラムパルスの数ＰＰＮ１、及び、状態Ａに達しているＮ２個（Ｎ２＞Ｎ１）の状態Ａ記憶素子を生じさせるプログラムパルスの数ＰＰＮ２（ＰＰＮ２＞ＰＰＮ１）が決定される。別の考えられる手法では、まだ状態Ａに達していないＮ１個（又は何らかの他の数）又はより少ない数の状態Ａ記憶素子を生じさせるプログラムパルスの数ＰＰＮ２（ＰＰＮ２＞ＰＰＮ１）の数が決定される。ＰＰＮ２−ＰＰＮ１は、記憶素子のセットの自然閾値電圧分布を表す。一手法では、最低のプログラミング状態（例えば、この例では状態Ａ）にプログラミングされた記憶素子が、自然閾値電圧分布を特定するために追跡調査され得る。
【００７１】
一般に、データは、記憶素子あたり２個以上のビットを使用する２Ｎデータ状態（例えば４つ以上の状態）に符号化され、ほぼ等しい数の記憶素子が各状態にプログラミングされる符号化手法が使用される。例えば、４つの状態、Ｅ、Ａ、Ｂ、及び、Ｃでは、選択されたワードライン上の記憶素子の約４分の１が状態Ｅにプログラミングされ、記憶素子の別の４分の１が状態Ａにプログラミングされ、記憶素子の別の４分の１が状態Ｂにプログラミングされ、記憶素子の別の４分の１が状態Ｃにプログラミングされる。このようにして、記憶素子の異なるサブセットが、状態あたり１サブセットずつ、異なる状態にプログラミングされる。
【００７２】
特定の状態（例えば、使用可能な４つ以上の状態の内の１つ等）が追跡調査状態として選択され得る。追跡調査は、特定の状態にプログラミングされることが意図される記憶素子の一部が、いつその特定のデータ状態に達した検証されるのかを決定する。例えば、状態Ａが追跡調査状態であり、ワードライン上の１０２４個の記憶素子がプログラミングされており、２５６個が状態Ｅのまま残り、２５６個が状態Ａにプログラミングされ、２５６個が状態Ｂにプログラミングされ、２５６個が状態Ｃにプログラミングされると仮定する。
【００７３】
１つの考えられる手法では、Ｎ１は、状態Ａの記憶素子の５％等（例えば、２５６個の５％＝１３個の記憶素子等）の相対的に小さい数に設定され、Ｎ２は、状態Ａの記憶素子の９５％等（例えば、２５６個の５％＝２４３個の記憶素子等）の相対的に高い数に設定される。これは、例えば状態Ａに達する最初の状態Ａの記憶素子及び最後の状態Ａの記憶素子だけを追跡調査することによって得られる可能性がある一貫性のない結果を回避する。さらに、別のチェックポイント及び検証レベルを追加する代わりに、ある状態にすでに使用されている検証レベルに基づくチェックポイントを有する方が容易であることに留意されたい。ただし、データ状態に一致しないチェックポイントを使用することは可能である。さらに、技術は、概して、セル素子あたり２個、３個又は４個以上のビットを適用することができる。
【００７４】
それぞれの独立した閾値電圧範囲は、データビットのセットの所定値に対応する。記憶素子にプログラミングされたデータと記憶素子の閾値電圧レベルの特定の関係は、記憶素子のために採用されるデータ符号化方式に依存する。一実施形態では、フローティングゲートの閾値電圧が誤ってその隣の物理状態にシフトすると、１ビットだけが影響を受けるように、データ値がグレーコード割り当てを使用して閾値電圧範囲に割り当てられる。一例は、閾値電圧範囲Ｅ（状態Ｅ）に「１１」を、閾値電圧範囲Ａ（状態Ａ）に「１０」を、閾値電圧範囲Ｂ（状態Ｂ）に「００」を、及び閾値電圧範囲Ｃ（状態Ｃ）に「０１」を割り当てる。しかしながら、他の実施形態では、グレーコードは使用されない。４つの状態が図示されているが、本技術は、４つの状態より多い又は少ない状態を含む他のマルチ状態構造に使用することもできる。
【００７５】
記憶素子からデータを読み出すための３つの読み出し基準電圧、Ｖｒａ、Ｖｒｂ、及びＶｒｃが提供される。所与の記憶素子の閾値電圧がＶｒａ、Ｖｒｂ、及びＶｒｃを超えているのか、それとも下回っているのかをテストすることによって、システムは、例えば、プログラミング状態等の、記憶素子の状態を特定することができる。
【００７６】
さらに、３つの検証基準電圧Ｖｖａ、Ｖｖｂ、及びＶｖｃが、記憶素子からデータを読み出すために提供される。記憶素子を状態Ａにプログラミングするとき、システムは、それらの記憶素子がＶｖａ以上の閾値電圧を有するかどうかをテストする。記憶素子を状態Ｂにプログラミングするとき、システムは、記憶素子がＶｖｂ以上の閾値電圧を有するかどうかをテストする。記憶素子を状態Ｃにプログラミングするとき、システムは、記憶素子がＶｖｃ以上の閾値電圧を有するかどうかをテストする。
【００７７】
フルシーケンスプログラミングとして知られている一実施形態においては、記憶素子は、消去状態Ｅからプログラム状態Ａ、Ｂ又はＣの何れかに直接的にプログラミングされる。例えば、まず、プログラミングされる記憶素子の集合中の全ての記憶素子が消去状態Ｅとなるように、当該集合が消去される場合がある。図１３の制御ゲート電圧シーケンスによって示されるような一連のプログラミングパルスは、記憶素子を直接的に状態Ａ、Ｂ、又はＣにプログラミングするために使用される。いくつかの記憶素子は状態Ｅから状態Ａにプログラムされ、他の記憶素子は状態Ｅから状態Ｂに、及び／又は、状態Ｅから状態Ｃにプログラミングされる。ＷＬｎ上で状態Ｅから状態Ｃにプログラミングするときには、ＷＬｎ下のフローティングゲート上の電荷の量の変化が、状態Ｅから状態Ａに、又は、状態Ｅから状態Ｂにプログラミングするときの電荷の変化と比較して最大となるので、ＷＬｎ―１下の隣接フローティングゲートに対する寄生結合の量は最大値に達する。状態Ｅから状態Ｂにプログラミングするときは、隣接フローティングゲートへの結合の量はより少ない。状態Ｅから状態Ａにプログラミングするときは、結合の量はさらに削減される。
【００７８】
図９は、２つの異なるページ（下側ページと上側ページ）に対してデータを記憶するマルチ状態記憶素子をプログラムするツーパス技術の一例を示している。図８の閾値電圧分布８００、８０２、８０４および８０６の繰り返しで４つの状態が示されている。これらの状態およびその示すビットは、状態Ｅ（１１）、状態Ａ（１０）、状態Ｂ（００）及び状態Ｃ（０１）である。状態Ｅの場合、両方のページが「１」を記憶する。状態Ａの場合、下側ページが「０」を記憶し、上側ページが「１」を記憶する。状態Ｂの場合、両方のページが「０」を記憶する。状態Ｃの場合、下側ページが「１」を記憶し、上側ページが「０」を記憶する。なお、各状態に対して特定のビットパターンが割り当てられているが、異なるビットパターンを割り当てることも可能であることに注意する。
【００７９】
第１プログラミングパスでは、記憶素子の閾値電圧レベルは下側の論理ページにプログラムされるビットに従って設定される。そのビットが論理「１」であれば、以前に消去された結果として適切な状態にあるので閾値電圧は変更されない。しかし、プログラムされるビットが論理「０」であれば、矢印９００で示したように、記憶素子の閾値レベルは状態Ａになるように増大される。これによって、第１プログラミングパスを終了する。
【００８０】
第２プログラミングパスでは、記憶素子の閾値電圧レベルは上側論理ページ内にプログラムされるビットに従って設定される。上側論理ページビットが論理「１」を記憶する場合、記憶素子は下側ページビットのプログラミングに依存する状態Ｅ又はＡの一方であり、どちらも上側ページビットは「１」を保持するのでプログラミングは生じない。上側ページビットが論理「０」となる場合、閾値電圧はシフトされる。第１パスによって記憶素子が消去状態Ｅに留まっていれば第２段階で記憶素子をプログラムし、矢印９２０で示したように閾値電圧が状態Ｃ内になるように増大させる。第１プログラミングパスの結果として記憶素子が状態Ａ内にプログラムされれば、記憶素子はさらに第２パスでプログラムされ、矢印９１０で示したように閾値電圧が状態Ｂ内になるように増大させる。第２パスの結果は、下側ページ用のデータを変更することなく、上側ページの論理「０」を記憶するように指定した状態に記憶素子をプログラムすることである。図８および９の両方において、隣接するワードライン上のフローティングゲートへの結合量は最終状態に依存する。
【００８１】
一実施形態では、全ページを充填するのに十分なデータを書き込まれた場合、システムは全シーケンス書き込みを実行するように設定される。十分ではないデータが全ページに書き込まれた場合、プログラミング処理は受け取ったデータを用いて下側ページプログラミングを実行できる。次のデータを受け取ったときは、システムは上側ページをプログラミングする。さらに別の実施形態では、システムは下側ページをプログラムするモードで書き込みを開始し、ワードラインの記憶素子の全体（又は大部分）を充填するために次の十分なデータを受け取った場合、全シーケンスプログラミングモードに変換する。
【００８２】
説明されるように、自然閾値電圧分布を特定するために状態Ａが追跡調査されると、分布８０３が、いつＮ１個の状態Ａの記憶素子が状態Ａに達したのかを表し、分布８０５が、いつＮ２個の状態Ａの記憶素子が状態Ａに達したのか、又は、その代わりに、いつＮ１個（又は他の何らかの数）又はより少ない状態Ａの記憶素子が状態Ａにまだ達していないのかを表す。
【００８３】
図１０ａから図１０ｃは、前のページの隣接記憶素子に書き込んだ後で、特定のページに対してその特定の記憶素子を書き込むことによって、その特定の記憶素子に対するフローティングゲート間結合効果を低減する不揮発性メモリをプログラムする別の方法を開示している。実装形態の一例では、不揮発性記憶素子は、４つのデータ状態を用いて記憶素子毎に２ビットのデータを記憶する。例えば、状態Ｅが消去状態であり、状態Ａ、Ｂ及びＣがプログラム状態であると仮定する。状態Ｅはデータ１１を記憶している。状態Ａはデータ０１を記憶している。状態Ｂはデータ１０を記憶している。状態Ｃはデータ００を記憶している。両方のビットは隣接する状態Ａ及びＢの間で変化するので、これは非グレイ符号化の一例である。データの物理的データ状態への他の符号化を用いることもできる。各記憶素子は２ページ分のデータを記憶する。参照のために、これらのページのデータは上側ページ及び下側ページと呼ばれるが、他のラベルを与えることもできる。状態Ａを参照すると、上側ページはビット０を記憶し、下側ページはビット１を記憶している。状態Ｂを参照すると、上側ページはビット１を記憶し、下側ページはビット０を記憶している。状態Ｃを参照すると、両方のページがビットデータ０を記憶している。
【００８４】
プログラミング処理は、２つのステップの処理である。第１ステップでは、下側ページをプログラムする。下側ページがデータ１のままである場合、記憶素子状態は状態Ｅ（分布１０００）に留まる。データが０にプログラムされる場合、記憶素子の電圧の閾値は、記憶素子が状態Ｂ’（分布１０１０）にプログラミングされるように引き上げられる。状態Ｂ’は、中間状態又はあいまいな状態である。従って、図１０ａは、状態Ｅから状態Ｂ’への記憶素子のプログラミングを示している。状態Ｂ’は暫定的状態Ｂであり、従って、検証点はＶｖｂ’として示され、Ｖｖｂより低い。通常、ワードライン上の記憶素子の約半分が状態Ｅのままとなり、半分が状態Ｂ’にプログラミングされる。
【００８５】
状態Ｂ’が自然閾値電圧分布を特定するために追跡調査されると、説明されるように、分布１０１１が、いつ（下側ページビット０を記憶する）Ｎ１個の状態Ｂ’の記憶素子が状態Ｂ’に到達したのかを表す。状態Ｂ’に達したＮ１個の状態Ｂ’の記憶素子は、分布１０１１（図１０ｄ）の領域１０２０によって表される。分布１０１３は、いつＮ２個の状態Ｂ’の記憶素子が状態Ｂ’に達したのかを表す。状態Ｂ’に達したＮ２個の状態Ｂ’の記憶素子は、分布１０１３（図１０ｅ）の領域１０３０によって表される。代わりに、まだ状態Ｂ’に達していないＮ１個又は他の何らかの数の状態Ｂ’の記憶素子が、分布１０１３の領域１０４０によって表される（図１０ｆ）。状態Ｂ’の記憶素子は、第１のプログラミングパスで状態Ｂ’にプログラミングされ、その後第２のプログラミングパスで状態Ｂ又は状態Ｃにプログラミングされることが意図される。状態Ｂ’は、少なくとも１ビットのデータを有するデータ状態を表さない中間又は暫定的な状態の一例である。
【００８６】
一実施形態では、状態Ｅから状態Ｂ’に記憶素子をプログラムした後、ＮＡＮＤストリング内の隣接記憶素子（ＷＬｎ＋１）をその下側ページに対してプログラムする。例えば、図２を見直すと、記憶素子１０６用の下側ページをプログラムした後、記憶素子１０４の下側ページをプログラムする。記憶素子１０４をプログラムした後、記憶素子１０４が状態Ｅから状態Ｂ’に上昇した閾値電圧を有していた場合、フローティングゲート間結合の影響は記憶素子１０６の見かけの閾値電圧を上昇させる。これは、図１０ｂの閾値電圧分布１０１２に示したように状態Ｂ’の閾値電圧分布を拡大する効果を有する。閾値電圧分布のこの見かけの拡大は、上側ページをプログラムする際に修正される。また、状態Ｅは、分布１００２によって示されるように、より少ない範囲に広げられてもよい。
【００８７】
図１０ｃは、上側ページをプログラムする工程を示している。記憶素子が消去状態Ｅであって上側ページが１に留まる場合、記憶素子は状態Ｅ（分布１００２）に留まる。記憶素子が状態Ｅであり、その上側ページデータが０にプログラムされる場合、記憶素子の閾値電圧は上昇し、記憶素子は状態Ａ（分布１００４）になる。記憶素子が中間の閾値電圧分布１０１２であって上側ページデータが１に留まる場合、記憶素子は最終状態Ｂ（分布１００６）にプログラムされる。記憶素子が中間の閾値電圧分布１０１２であって上側ページデータがデータ０になる場合、記憶素子の閾値電圧は上昇し、記憶素子は状態Ｃ（分布１００８）になる。通常、ワードライン上の記憶素子の約４分の１が、状態Ｂ’から状態Ｂにプログラミングされ、ワードライン上の記憶素子の４分の１が状態Ｂ’から状態Ｃにプログラミングされる。
【００８８】
隣接記憶素子の上側ページプログラミングだけが所定の記憶素子の見かけの閾値電圧に影響を与えるので、図１０ａから図１０ｃで示した工程はフローティングゲート間結合効果を低減する。別の状態符号化の一例は、上側ページデータが１であるとき分布１０１２から状態Ｃに移動することであり、上側ページデータが０であるとき状態Ｂに移動することである。
【００８９】
図１０ａから図１０ｃは、４つのデータ状態、及び、２ページのデータに関しての例を提供するが、教示される概念は、４つの状態より多い又は少なく、２ページより多い又は少ない他の実装例に適用できる。例えば、記憶素子ごとに８つ又は１６の状態のあるメモリ素子が、現在、計画されている、又は生産中である。
【００９０】
図１１は、ＮＡＮＤストリングの断面図であり、チャネルブーストを示す。この断面図は、制御ゲート（ＣＧ）、つまり、複数の記憶素子を横切って伸びる選択ワードライン１１００を示している。各記憶素子は、通常はｐ−ウェル内の基板の各チャネル領域１１０８、１１１０、１１１２上にある、例えばＦＧ１１０２、１１０４、及び１１０６等のフローティングゲート（ＦＧ）を有する。各チャネル領域は、ページから生じるとして視覚化できるＮＡＮＤストリングの一部である。
【００９１】
図３に関して前述されたように、未選択ＮＡＮＤストリング内にある記憶素子は、プログラミングを禁止し、それによってプログラム外乱を回避するために、プログラミング動作中にそれらのチャネルをブーストさせる。ブーストは、通常、プログラム電圧Ｖｐｇｍが選択ワードラインに印加されている間に、通過電圧Ｖｐａｓｓを未選択のワードラインに印加することによって達成される。より高いＶｐａｓｓは、プログラム外乱に対するより低い感応性に繋がる。ただし、Ｖｐａｓｓは高すぎてはならず、さもなければ、Ｖｐａｓｓが未選択のＮＡＮＤストリングをプログラムする可能性がある。ブーストは、フローティングゲート全体の電圧を低下させることによって、フローティングゲートのプログラミングを禁止する。
【００９２】
図１２ａは、パス電圧及び温度の関数としてのチャネルブースト電位を示す。横軸は、未選択ワードラインに印加されるパス電圧（Ｖｐａｓｓ）を示し、縦軸は、禁止／ブーストされたチャネルのチャネルブースト電位（Ｖｂｏｏｓｔ）を示す。チャネルブースト電位は、Ｖｐａｓｓだけではなく隣接するチャネルの電位にも依存する。上述したように、一般に、より高いＶｐａｓｓはより高いＶｂｏｏｓｔに繋がる。また、ブーストは強い温度依存性を有する。高温では、ブーストはより困難になり、チャンネル内の高い逆バイアス漏れ電流のためにチャネル電位がより低いレベルで飽和する。低温では、逆バイアス漏れ電流がはるかに低いため、状況は改善され、より高いＶｂｏｏｓｔが達成できる。曲線１２０４、１２０６及び１２０８は、それぞれ、低温、室温、及び、高温のＶｂｏｏｓｔ対Ｖｐａｓｓの関係を表す。例えば−３０から＋８５℃の温度範囲が使用されてよい。したがって、Ｖｂｏｏｓｔは、所与のＶｐａｓｓの場合、高温であるほど低くなる。
【００９３】
図１２ｂは、自然閾値電圧分布の関数としてのプログラム外乱に対する感応性を示す。ＮＡＮＤフラッシュメモリが縮小を続けるにつれ、プログラム外乱の制御がより難しくなる。プログラム外乱の１つの原因は、より厳しい短いチャネル効果に起因する、記憶素子の縮小とともに見られるより幅広い自然閾値電圧分布である。より幅広い自然閾値電圧分布は、高速記憶素子と低速記憶素子の間により大きなプログラム速度差があり、消去状態又は他のプログラム外乱フェイルの確率が増加することを示す。一般に、プログラム外乱が発生する確率又は見込み等のプログラム外乱に対する感応性は、図１２ｂに示されるように自然閾値電圧分布に関連する。
【００９４】
図１２ｃは、Ｎ２個の記憶素子を検証レベルにプログラミングするために必要とされるプログラムパルス数ＰＰＮ２と、Ｎ１個（Ｎ１＜Ｎ２）の記憶素子を検証レベルにプログラミングするために必要とされるプログラムパルス数ＰＮＮ１（ＰＰＮ１＜ＰＰＮ２）との間の差の関数としての自然閾値電圧分布を示す。上述したように、ＰＰＮ２−ＰＰＮ１のより大きい値で表されるプログラミング速度のより大きな変動は、より高い自然閾値電圧分布に関連する。
【００９５】
図１２ｄは、温度の関数としてプログラム外乱の感応性を示す。温度の上昇に伴うチャネルブーストの低減を含む理由のため、より高い温度が、プログラム外乱に対するより高い感応性に繋がる。温度の範囲は、Ｔ１とＴ２の間の低範囲、Ｔ２とＴ３の間の中範囲、及びＴ３とＴ４の間の高範囲に分類されてよい。
【００９６】
図１２ｅは、ワードライン位置の関数としてプログラム外乱の感応性を示す。プログラム外乱は、幅広い自然閾値電圧分布を有し、低いチャネルブースト電位を有するワードライン上でより大幅に発生する。いくつかの場合、特定のワードラインは、たとえブーストが類似していても、隣接するワードラインよりも多くのプログラム外乱フェイルを有することがある。これは、例えば、メモリ素子を製造するために使用されるリトグラフィープロセスに起因するより狭い制御ゲートを有するいくつかのワードラインに起因する場合がある。制御ゲート幅がより広くなると、自然閾値電圧分布幅はより幅広くなり、プログラム外乱に対する感応性はより高くなる。１つの手法は、ワードラインごとにプログラム外乱に対する感応性を測定することである。
【００９７】
さらに、ソース側よりも、ワードラインのセットのドレイン側に相対的に近いワードラインが、図１２ｅに示されるチャネルブーストの低減に起因するプログラム外乱に対するより高い感応性を有することがある。すなわち、選択ワードラインが、中間ワードライン又はソース側ワードラインよりもドレイン側のワードラインであるときには、多くの場合、チャネルはより早期に飽和する。これは、例えば、プログラミングパルスの間に、選択されたソース側の少なくとも１本のワードラインに、０Ｖ等の分離電圧が印加されるいくつかのブースト方式にとって当てはまる。分離電圧は、チャネルのソース側をドレイン側から切断し、ドレイン側プログラミングの間に、チャネルキャパシタンスが小さくなって、ブーストが低くなる。
【００９８】
この例では、３２本のワードラインがあると仮定して、プログラム外乱に対するより低いレベルの感応性が、ＷＬ０とＷＬｘ−１の間のワードラインに対して示され、プログラム外乱に対するより高いレベルの感応性が、ＷＬｘとＷＬ３１の間のワードラインに対して示される。ＷＬｘは、試験によって識別できる。別の考えられる手法は、ＷＬｘとＷＬ３１の間のプログラム外乱に対する感応性の漸次的な増加を示す。別の考えられる手法は、連続パターン又は十分に調節されたパターンに従わない可能性がある個々のワードラインごとに測定された感応性を提供する。
【００９９】
異なるワードラインに異なるプログラム外乱予測基準を使用し、プログラミング中のチャネルブーストが低いワードラインに対して基準をより厳しくすることができる。別のオプションは、ＷＬｘからＷＬ３１等、プログラム中に最も低いチャネルブーストを有し、プログラム外乱フェイルに最も影響を受けやすいワードライン上だけでプログラム外乱を予測することである。この場合、プログラム外乱を予測し、選択された数のドレイン側ワードラインに対して予防策を講じるが、ブロック内の他のワードラインに対しては講じない。
【０１００】
図１２ｆは、プログラム外乱に対する感応性の関数として、設定され得るパス電圧を示す。Ｖｐａｓｓは、図１４及び図１５に関連して後述されるように、特定されたプログラム外乱に対する感応性に比例して増加させることができる。
【０１０１】
図１３は、プログラミング動作でのプログラミングパルスを示す。一般に、プログラミング動作は、パルス列を選択されたワードラインに印加することを含み、パルス列は１個又は複数の検証パルスが後に続くプログラミングパルスを含む。プログラミングパルスは、任意の数の異なる波形を有することがあることに留意されたい。矩形波が示されているが、マルチレベル形状又は傾斜形状等の他の形状も採用され得る。パルス列１３００は、時間ｔ１からｔ１５のそれぞれにおいてプログラミングのために選択されたワードラインに印加される、一連のプログラミングパルス１３０５、１３１０、１３１５、１３２０、１３２５、１３３０、１３３５、１３４０、１３４５、１３５０、１３５５、１３６０、１３６５、１３７０、１３７５、．．．を含む。一実施形態では、プログラミングパルスは、１２Ｖで開始し、例えば２０から２５Ｖ等の最大値に達するまで、それぞれの連続プログラミングパルスごとに、例えば０．５Ｖの間隔で増加する電圧ＶＰＧＭを有する。プログラミングパルスの間には、例えば検証動作で使用される３つの検証パルス等の検証パルスがある。いくつかの実施形態では、例えば、状態Ａ、Ｂ、及びＣ等にデータがプログラミングされている状態ごとに検証パルスがある場合がある。他の実施形態では、より多くの又はより少ない検証パルスがある場合がある。各セットの検証パルスは、Ｖｖａ、Ｖｖｂ、及びＶｖｃ（図９）という振幅を有する場合がある。または、例えば、Ｖｖｂ’という振幅のある１つの検証パルスが使用されてよい（図１０ａ）。例では、検証パルス１３０６が、プログラミングパルス１３０５に続く。
【０１０２】
図８、図９、及び図１０ａに関連して言及されたように、選択された状態にプログラミングされている記憶素子は、追跡調査状態と呼ばれるように、いつ記憶素子のいくつかの部分が最初に追跡状態に達するのかを判定するために追跡調査できる。さらに、対応するプログラムパルス数が特定され、記録され得る。例えば、Ｎ１個の追跡調査状態の記憶素子が追跡調査状態に達するためにＰＰＮ１（＝８）個のパルスが必要とされ、Ｎ２個の追跡調査状態の記憶素子が追跡調査状態に達するためにＰＰＮ２（＝１４個）のパルス（６個の追加パルス）が必要とされる、もしくは代わりに、Ｎ１個（又は他の何らかの数）又はより少ないＡ状態の記憶素子がまだ追跡調査状態に到達しないために必要とされる。特定のワードライン上等の記憶素子のセットの自然閾値電圧分布は、例えばＰＰＮ２−ＰＰＮ１によって特定することができる。代わりに、プログラムパルスの振幅を識別、記録して、自然閾値電圧分布を振幅の差から特定することができる。パルス数ＰＰＮ１及びＰＰＮ２は、プログラミングパルスのシリーズ１３００内の関連付けられたプログラミングパルスのそれぞれの順次的な位置を示す。
【０１０３】
データの上側ページ及び下側ページをプログラミングするときには、パルス列１３００が、最初に、下側ページをプログラミングするために、プログラミングパルスの第１のシリーズとして印加され、二度目に、上側ページをプログラミングするために、プログラミングパルスの第２のシリーズとして印加される。
【０１０４】
図１４は、不揮発性メモリをプログラミングするための方法の概要の一実施形態を説明するフロー図である。上述したように、ワードライン上の記憶素子のセットのプログラム外乱に対する感応性は、禁止されたチャネルでのブースト電位の関数である。各チャネルは、選択ワードライン上のそれぞれの記憶素子が位置するＮＡＮＤストリングと関連付けられる。ただし、ブーストは制限されるので、プログラム外乱は依然として生じることがある。したがって、自然電圧分布及び他の要因を使用してプログラム外乱の可能性を予測し、プログラム外乱の可能性を低下させるために予防策を実施することが役に立つ場合がある。
【０１０５】
プログラミング技法の一例では、ステップ１４００で、第１のプログラミング段階が、選択されたワードラインと関連付けられた記憶素子等のような記憶素子のセットに対して実行される。第１のプログラミング段階は、データの下側ページをプログラミングすることを含んでよい。ステップ１４０２で、自然閾値電圧分布幅が検出される。この情報を、任意的に温度及びワードラインの位置とともに使用して、ステップ１４０４で、記憶素子のセットのプログラム外乱に対する感応性の程度を特定する。例えば、自然閾値電圧分布、温度、及び／又はワードライン位置に基づいて、記憶素子のセットに対して、スコア又は他の測定値が提供され得る。次に、スコアは、感応性の程度を分類するために、異なる閾値に対して比較される。プログラム外乱に対する感応性の程度に基づき、プログラム外乱が実際に発生する可能性を低下させるために、プログラム外乱が発生する前に、予防策を選択し、実施することができる。
【０１０６】
感応性の測定値は、温度及びワードライン位置についての任意の調整と共に、ＰＰＮ２−ＰＰＮ１によって表される自然閾値電圧分布に基づくことができる。例えば、図１３では、ＰＰＮ２−ＰＰＮ１＝１４−８＝６、つまり６ポイントである。さらに、図１２ｄを参照すると、温度が指定された高範囲内にある場合にはポイントスコアを例えば１ポイント増加し、温度が指定された低範囲内にある場合にはポイントスコアを１ポイント減少し、温度が指定された中範囲内にある場合にはポイントスコアを変更しない。図１２ｅを参照すると、ワードラインがワードラインのセットのドレイン側（例えばＷＬｘ以上）に十分に近い場合にポイントスコアを例えば１ポイント増加し、ワードラインがワードラインのセットのドレイン側に十分に近くない場合にはポイントスコアを変更しない。
【０１０７】
感応性測定値が、値の第１の範囲内、第２の範囲内、第３の範囲内、又は、第４の範囲内にあるときに、プログラム外乱に対する低い感応性、中程度の感応性、高い感応性、又は、非常に高い感応性がそれぞれ示される。感応性測定基準（ＳＭ）の例の内訳は以下の通りである。０≦ＳＭ≦３→低感応性、３＜ＳＭ≦６→中程度の感応性、６＜ＳＭ≦９→高い感応性、０＜９ＳＭ→非常に高い。感応性の４つの分類上の区分は、一例として使用される。２つ以上の分類上の区分が使用されてもよい。さらに、測定スコアは単に例である。記憶素子の特定のセットに対して最適である実際の測定値は、試験によって決定できる。温度及びワードライン位置に基づいた調整を、同様に、記憶素子の特定のセットに最適化してもよい。
【０１０８】
プログラム外乱に対して低感応性の場合には、ステップ１４０６で、第２のプログラミング段階が、予防策なしで記憶素子のセットに実行される（ステップ１４１４）。第２のプログラミング段階は、第１のプログラミング段階の後に発生するプログラミングを含むことがある。例えば、図１３では、第１のプログラミング段階は、ｔ１からちょうどｔ１５の前までに発生し、その場合、第２のプログラミング段階はｔ１５で開始するプログラミングパルスの継続した印加を含むことがある。例えば図８ａでの直接的なシーケンスプログラミングの場合、パルス列１３００が、一度、プログラミング中に記憶素子に印加される。この場合、ｔ１５で開始するプログラミングパルスは、全ての状態へのプログラミングを完了できるようにする。
【０１０９】
図９から図１０ｃのツーパスプログラミングでは、パルス列は、第１のパスで下側のページデータに一度印加され、二度目に第２のパスで上側ページデータに印加される。したがって、ｔ１５で開始するプログラミングパルスは、下側ページのプログラミングを完了できるようにする。その後、上側ページは、プログラム外乱に対する感応性を再判定することなく、予防策なしで新しいパルス列でプログラミングされる。メモリ素子は、予防策を必要とせずに、記憶素子のセットのプログラミングを完了する。記憶素子のセットが後に再び新しいデータでプログラミングされると、温度等の要因が変化した可能性があるので、プログラム外乱に対する感応性は新たに判定され得る。処理時間に関してプログラム外乱に対する感応性を決定する損失は微々たるものである。
【０１１０】
ステップ１４０８、１４１０、１４１２では、プログラム外乱に対する中程度の感応性、高い感応性、又は、非常に高い感応性があり、その場合、予防策が実施される（ステップ１４１５）。プログラム外乱に対する中程度の感応性の場合（１４０８）、第２のプログラミング段階は、Ｖｐａｓｓを増加させる等の予防策と共に記憶素子のセットに対して実行される（ステップ１４１６）。Ｖｐａｓｓは、例えば、所定のレベルに増加される。最適レベルは試験から決定できる。別の考えられる手法では、Ｖｐａｓｓは、プログラム外乱に対する感応性の程度に比例する量だけ増加する（図１２ｆ参照）。メモリ素子は、予防策を実施して、記憶素子のセットのプログラミングを完了する。プログラミングは、プログラム外乱に対する感応性が特定されたプログラミングプロセスでのポイントから、予防策のある下側ページ及び／又は上側ページに対して続行し得る。別の考えられる手法では、下側ページのプログラミングは、予防策を実施せずに完了できる。次に、予防策は、上側ページのプログラミング中に実施される。
【０１１１】
プログラム外乱に対する高い感応性の場合、ステップ１４１０で、データの下側ページのプログラミングを完了し、予防策は、下側ページがプログラミングされた記憶素子の同じセットへのデータの上側ページのプログラミングを中止することである（ステップ１４１８）。なお、データの下側ページは、プログラミングが通常は比較的早く完了できるように、プログラム外乱に対する感応性が特定される時点でほぼ完全にプログラミングされ得ることに留意されたい。例えば、追跡調査状態の記憶素子の９５％はプログラム外乱が判定されるときにプログラミングを完了しており、したがって追跡調査状態の記憶素子の５％だけがプログラミングを完了する必要がある。下側ページのプログラミングは、増加したＶｐａｓｓ等、予防策を講じても、講じなくても完了できる。
【０１１２】
記憶素子の同じセットに対するデータの上側ページのプログラミングを中止する１つの理由は、選択された１又は複数のワードラインの上側ページがより高いＶＴＨレベルにプログラミングするため、それらがより高い振幅のプログラムパルスを必要とするためである。これは容易にプログラム外乱を引き起こすことがある。より高い振幅のプログラムパルスを回避することで、プログラム外乱の可能性は低下する。代わりに、データの上側ページは、低い方のワードラインがプログラミングされた同じブロック内の、又は、異なるブロック内の、別のワードラインにプログラミングされ得る。この結果、下側ページ及び上側ページのバイナリデータが異なるワードラインにプログラミングされる。他のワードラインは、プログラム外乱に対するそれらの感応性が高すぎない場合にマルチレベルデータに使用されてよく、したがって、バイナリ記憶素子とマルチレベル記憶素子の両方が同じブロック内に存在する。例えば、図９のプログラミング方式では、データの下側ページは、分布８００及び８０２を使用する。データの上側ページが下側ページと同じワードライン上にプログラミングされない場合、分布８０４及び８０６はそのワードラインでは使用されない。代わりに、分布８０４及び８０６は、別のワードライン上で使用される。同様に、図１０ａ−ｃのプログラミング方式では、データの下側ページが分布１００２及び１０１２を使用する。データの上側ページが下側ページと同じワードライン上にプログラミングされない場合、分布１００４、１００６、及び１００８は、そのワードラインで使用されない。
【０１１３】
さらに図１４を参照すると、プログラム外乱に対する非常に高い感応性の場合、ステップ１４１２で、ブロックの追加のプログラミングが起こらないように、記憶素子のセットのプログラミングをただちに終了する等、予防策が実施され得る（ステップ１４２０）。すでにプログラミングされた特定のブロック内の他のワードライン上の記憶素子は、プログラミングされたままとなるか、又はそのデータは別のブロックにプログラミングし直され、特定のブロック全体が使用不可と宣言されることがある。
【０１１４】
なお、図１４のプロセスは、ワードラインごとに別個に実行できることに留意されたい。ブロック内の異なるワードラインは、ワードライン位置、不完全なリソグラフィーの影響、及び、他の要因のために、プログラム外乱に対して程度の異なる感応性をもつことがある。その結果、異なる予防策を異なるワードラインで実施することができ、予防策が実施された可能性があるワードラインもあれば、実施されない他のワードラインもあってもよい。別のオプションは、ＷＬｘからＷＬ３１等の、プログラム中に最低のチャネルブーストを有し、プログラム外乱フェイルに最も影響を受けやすいワードラインだけに対して（例えばステップ１４０２及び１４０４を使用して）プログラム外乱を予測することである。この場合、プログラム外乱に対する感応性は、ＷＬ０からＷＬｘ−１に対しては特定されない。
【０１１５】
図１５は、不揮発性メモリをプログラミングするための方法の一実施形態を説明するフロー図である。１つの実装例では、プログラミングの前に記憶素子が（ブロック単位又は他の単位で）消去される。ステップ１５００で、「データロード」コマンドがコントローラによって発行され、入力が制御回路５１０によって受信される。ステップ１５０２で、ページアドレスを指定するアドレスデータが、コントローラ又はホストからデコーダ５１４に入力される。ステップ１５０４で、アドレス指定されたページのプログラムデータのページが、プログラミングのためにデータバッファに入力される。データの下側ページが、初期に、例えば、データの上側ページ及び下側ページが別々にプログラミングされるときに入力され得る。データは、ラッチの適切なセットにラッチされる。ステップ１５０６で、コントローラによって状態マシン５１２に「プログラム」コマンドが発行される。
【０１１６】
「プログラム」コマンドによってトリガされて、ステップ１５０４でラッチされたデータは、適切な選択ワードラインに印加された図１３のパルス列１３００のステップ状のプログラミングパルスを使用して、状態マシン５１２によって制御される選択された記憶素子にプログラミングされる。特に、ステップ１５０８で、プログラム電圧ＶＰＧＭが開始パルス（例えば、１２Ｖ又は他の値）に初期化され、状態マシン５１２によって維持されるプログラムカウンタ（ＰＣ）はゼロに初期化される。ステップ１５１０で、フラグがゼロにセットされる。このフラグは、プログラム外乱に対する感応性が判定されたかどうかを示す（判定されていない場合、フラグ＝０、判定されている場合、フラグ＝１）。プログラミングパルスは、選択されたワードラインと関連付けられた記憶素子へのプログラミングを開始するために、選択されたワードラインにステップ１５１２で印加される。論理「０」が、対応する記憶素子がプログラミングされる必要があることを示す特定のデータラッチに記憶されている場合、対応するビットラインが接地される。他方、論理「１」が、対応する記憶素子がその現在のデータ状態に留まる必要があることを示す特定のラッチに記憶される場合、対応するビットラインは１．５から３Ｖに接続され、プログラミングが禁止される。
【０１１７】
ステップ１５１４で、選択された記憶素子の状態が、検証動作で検証される。選択された記憶素子のターゲット閾値電圧が適切なレベルに達したことが検出されると、その際に、対応するデータラッチに記憶されているデータが論理「１」に変更される。閾値電圧が適切なレベルに達していないことが検出されると、対応するデータラッチに記憶されているデータは変更されない。このようにして、対応するデータラッチに記憶された論理「１」を有するビットラインは、プログラミングされる必要がない。データラッチの全てが論理「１」を記憶しているとき、状態マシンは（上述されたワイヤードＯＲタイプの機構を介して）、全ての選択された記憶素子がプログラミングされたことを知る。
【０１１８】
決定ステップ１５１６で、フラグ＝０の場合に、ステップ１５１７が実行され、（状態Ａが追跡調査状態であるときに図８の検証レベルＶｖａ、又は、状態Ｂ’が追跡調査状態であるときに図１０ａの検証レベルＶｖｂ’等の）追跡調査状態のための検証レベルに達する及び／又は達しない記憶素子の数のカウントが維持される。ステップ１５１８では、Ｎ１個の記憶素子が追跡調査状態のための検証レベルに達すると、プログラムパルス数（ＰＰＮ１）が特定され、記憶される。ステップ１５２０で、Ｎ２個の記憶素子が追跡調査状態のための検証レベルに達すると、もしくは、その代わりに、Ｎ１個（又は何らかの他の数）又はより少ない数の追跡調査状態の記憶素子がまだ追跡調査状態に達していなくなると、プログラムパルス数（ＰＰＮ２）が記憶される。ステップ１５１７、１５１８、及び１５２０は、ステップ１５１４と連動して実行されてもよい。
【０１１９】
決定ステップ１５２２で、ＰＰＮ２が特定された場合は、ステップ１５２４が実行される。ステップ１５２４は、ＰＰＮ２−ＰＰＮ１、並びに、任意的にワードライン位置及び温度に基づいて、プログラム外乱に対する感応性を特定する。感応性の程度に基づいて、３つの経路の内の１つをたどることができる。ステップ１５２６は、予防策を講じないでプログラムを続行することを含む。ステップ１５２８は、予防策を講じてプログラミングを続行することを含み、ステップ１５３２は、より高いＶｐａｓｓを使用する、又は、データの上側ページのプログラミングを中止する等、プログラム外乱に対する感応性に基づいて予防策を決定することを含む。ステップ１５３０は、ブロック全体に対して等、ただちにプログラミングを終了することを含む。フラグは、ステップ１５３４で１にセットされる。
【０１２０】
決定ブロック１５３６で、データラッチの全てが論理「１」を記憶しているかどうかに関するチェックが行われる。データラッチの全てが論理「１」を記憶している場合、全ての選択された記憶素子がプログラミングされ、検証されたため、プログラミングプロセスは完了し、成功する。例えば、全ての下側ページデータ又は全ての上側ページデータがプログラミングされている。または、直接シーケンスプログラミングの場合、全てのデータがプログラミングされている。「パス」の状態は、ステップ１５３８で報告される。いくつかの実施形態では、全ての選択された記憶素子がプログラミングされたとして検証されなかったとしても、プログラミングプロセスは完了し、成功したと見なされる。かかる場合、以後の読み出し動作中のエラーが、記憶素子が不十分にプログラミングされたために発生することがある。ただし、これらのエラーは、ＥＣＣによって補正できる。
【０１２１】
ステップ１５３６で、データラッチの全てが論理「１」を記憶しているわけではないと判定されると、その後、プログラミングプロセスは続行する。いくつかの実施形態では、たとえデータラッチの全てが論理「１」を記憶していなくてもプログラムプロセスは停止する。決定ステップ１５４０で、プログラムカウンタＰＣが、プログラム制限ＰＣｍａｘに対して照合される。プログラム制限値の一例は２０である。ただし、他の数も使用できる。ＰＣ≧ＰＣｍａｘである場合、プログラムプロセスは失敗し、「失敗」の状態が、ステップ１５４２で報告される。ＰＣ≦ＰＣｍａｘである場合、次に、ステップ１５４４で、ＶＰＧＭがステップサイズだけ増加され、ＰＣが１だけ増分される。次にプロセスはステップ１５１２に戻り、次のプログラムパルスが印加される。したがって、プログラミングは説明されたように、適用可能な場合は予防策が実施され、続行する。
【０１２２】
決定ステップ１５１６でフラグ＝１のとき、プログラム外乱に対する感応性を決定し直す必要性はないので、次に検証決定ステップ１５３６が実行される。
【０１２３】
決定ステップ１５２２で、ＰＰＮ２がまだ特定されていない場合、プログラム外乱に対する感応性はまだ決定できないため、検証決定ステップ１５３６が実行される。
【０１２４】
以上のように、本明細書で提供されるのは、一実施形態では、（ａ）不揮発性記憶システムの記憶素子のブロック内の選択されたワードラインに第１のシリーズのプログラミングパルスを印加することによって第１のプログラミング段階を実行する（ここで、選択されたワードラインはブロックの選択された記憶素子と通信する）ことを含む、不揮発性記憶装置を動作させる方法である。その方法は、（ｂ）選択された記憶素子の第１の部分の閾値電圧がいつ検証レベルを超えるのかを特定し、第１のシリーズの関連付けられたプログラミングパルスを特定すること、（ｃ）選択された記憶素子の第２の部分の閾値電圧がいつ検証レベルを超えるのかを特定し、第１のシリーズの関連付けられたプログラミングパルスを特定すること、（ｄ）関連付けられたプログラミングパルスに少なくとも部分的に基づいて、選択された記憶素子でのプログラム外乱の可能性を低下させるための予防策が示されているかどうかを判断し、（ｅ）予防策が示されている場合に、予防策を実施することをさらに含む。
【０１２５】
別の実施形態では、不揮発性記憶システムは、記憶素子のセット、記憶素子のセットと接続されたワードラインのセット、及び、ワードラインのセットと接続された１つ又は複数の制御回路を含む。この１つ又は複数の制御回路は、（ａ）不揮発性記憶システムの記憶素子のブロック内の選択されたワードラインに第１のシリーズのプログラミングパルスを印加することによって第１のプログラミング段階を実行し（ここで、選択されたワードラインはブロックの選択された記憶素子と接続されている）、（ｂ）選択された記憶素子の第１の部分の閾値電圧がいつ検証レベルを超えるのかを判定し、第１のシリーズの関連付けられたプログラミングパルスを特定し、（ｃ）選択された記憶素子の第２の部分の閾値電圧がいつ検証レベルを超えるのかを判定し、第１のシリーズの関連付けられたプログラミングパルスを特定し、（ｄ）関連付けられたプログラミングパルスに少なくとも部分的に基づいて、選択された記憶素子でのプログラム外乱の可能性を低下させるための予防策が示されるかどうかを判断し、（ｅ）予防策が示される場合に、予防策を実施する。
【０１２６】
別の実施形態では、不揮発性記憶を動作させる方法は、（ａ）不揮発性記憶システムの記憶素子のブロック内の選択されたワードラインに第１のシリーズのプログラミングパルスを印加することによって第１のプログラミング段階を実行する（ここで、選択されたワードラインは、ブロックの選択された記憶素子と接続されている）こと、（ｂ）第１のプログラミング段階に基づいて選択された記憶素子の自然閾値電圧分布を特徴付けること、（ｃ）少なくとも部分的に前記特徴付け基づいて、選択された記憶素子によって、プログラム外乱に対する感応性の程度を判定し、（ｄ）感応性の程度に基づいて複数の使用可能な予防策から選択された予防策を実行することを含む。
【０１２７】
別の実施形態では、不揮発性記憶システムは、選択された記憶素子を含む記憶素子のブロック、選択された記憶素子と接続された選択されたワードラインを含む記憶素子のセットと接続されたワードラインのセットと、ワードラインのセットと接続されている１つ又は複数の制御回路を含む。１つ又は複数の制御回路は、（ａ）選択されたワードラインに第１のシリーズのプログラミングパルスを印加することによって第１のプログラミング段階を実行し、（ｂ）選択された記憶素子の第１の部分の閾値電圧がいつ検証レベルをパスするのかを判定し、第１のシリーズの関連付けられたプログラミングパルスを特定し、（ｃ）選択された記憶素子の第２の部分の閾値電圧がいつ検証レベルを超えるのかを判定し、第１のシリーズの関連付けられたプログラミングパルスを特定し、（ｄ）関連付けられたプログラミングパルスのパルス数の差に少なくとも部分的に基づいて（ここで、パルス数は、第１のシリーズのプログラミングパルス内の関連付けられたプログラミングパルスのそれぞれの順次的な位置を示す）、選択された記憶素子のプログラム外乱の可能性を低下させるための予防策が示されるかどうかを判断し、（ｅ）予防策が示される場合に、予防策を実行する。
【０１２８】
本明細書に示される方法を実行するための、対応する方法、システム及びコンピュータ読み出し可能な記憶装置、又はプロセッサ読み出し可能な記憶装置も提供されてよい。
【０１２９】
前記発明を実施するための形態は、図解及び説明のために提示された。それは、網羅的であること、または開示されている正確な形式に本技術を制限することを意図していない。上記の教示を鑑みて、多くの修正及び変形が考えられる。説明された実施形態は、本技術及びその実践的な用途の原則を最もよく説明し、それによって当業者が多様な実施例において、及び意図された特定の使用に適するような多様な修正をもって本技術を最もよく活用できるようにするために選ばれた。本技術の範囲は、本明細書に添付される特許請求項の範囲により定められることが意図される。
【図１ａ】
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【図１ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０ａ】
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【図１０ｂ】
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【図１０ｃ】
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【図１０ｄ】
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【図１０ｅ】
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【図１０ｆ】
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【図１１】
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【図１２ａ】
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【図１２ｂ】
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【図１２ｃ】
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【図１２ｄ】
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【図１２ｅ】
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【図１２ｆ】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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