(57)【要約】本発明は、出力回路の入力接続口（７８）に印加されたデジタル入力信号（ＩＮ）を増幅させるための、バスシステム（１１）のためのトランジスタ回路（２１）のための出力回路（６１）であって、出力回路（６１）は、相補回路内にトランジスタ段（６３）を有し、当該相補回路は、２つの互いに相補的に構成され直列に接続されたブランチ（６５、７５）を含み、各ブランチ（６５、７５）は、電界効果トランジスタ（Ｍ１、Ｍ２）を有する、上記出力回路（６１）に関する。出力信号の立ち上がりエッジの時間（ｔ１）と、出力信号（ＯＵＴ）の立ち下がりエッジの時間（ｔ２）と、が可能な限り僅かに異なる出力回路（６１）を示すために、各ブランチ（６５、７５）がそれぞれ、当該ブランチ（６５、７５）の電界効果トランジスタ（Ｍ１、Ｍ２）のドレインソース区間によって直列に接続された電源（７１、７７）を有し、各電源（７１、７７）は、同ブランチ（６５、７５）の電界効果トランジスタ（Ｍ１、Ｍ２）のドレインソース区間が少なくとも部分的に伝導性である場合に、当該ブランチ（６５、７５）を通って流れる電流を生成するために構成され、１のブランチ（６５、７５）の電源（７１、７７）によって生成可能な電流（Ｉ１、Ｉ２）は、他のブランチ（７５、６５）の電源（７７、７１）によって生成可能な電流に、少なくとも実質的に対応することが提案される。【選択図】図２
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【特許請求の範囲】
【請求項１】
出力回路の入力接続口（７８）に印加されるデジタル入力信号（ＩＮ）を増幅させるための、バスシステム（１１）のためのトランシーバ回路（２１）のための前記出力回路（６１）であって、前記出力回路（６１）は、相補回路内にトランジスタ段（６３）を有し、前記相補回路は、２つの互いに相補的に構成され直列に接続されたブランチ（６５、７５）を含み、各ブランチ（６５、７５）は、電界効果トランジスタ（Ｍ１、Ｍ２）を有する、前記出力回路（６１）において、
各ブランチ（６５、７５）はそれぞれ、当該ブランチ（６５、７５）の前記電界効果トランジスタ（Ｍ１、Ｍ２）のドレインソース区間によって直列に接続された電源（７１、７７）を有し、各電源（７１、７７）は、同ブランチ（６５、７５）の前記電界効果トランジスタ（Ｍ１、Ｍ２）のドレインソース区間が少なくとも部分的に伝導性である場合に、当該ブランチ（６５、７５）を通って流れる電流を生成するために構成され、１の前記ブランチ（６５、７５）の前記電源（７１、７７）によって生成可能な電流（Ｉ１、Ｉ２）は、他の前記ブランチ（７５、６５）の前記電源（７７、７１）によって生成可能な電流に、少なくとも対応することを特徴とする、出力回路（６１）。
【請求項２】
前記電源（７１、７７）の少なくとも１つは、電流ミラーとして構成されることを特徴とする、請求項１に記載の回路（６１）。
【請求項３】
前記電流ミラーは、基準電流（ＩＲＥＦ）を設定するための基準電源（８１）と結合されているため、前記電流ミラーにより生成可能な、対応する前記ブランチ（６５、７５）を通って流れる電流（Ｉ１、Ｉ２）は、前記基準電流（ＩＲＥＦ）に依存することを特徴とする、請求項２に記載の回路（６１）。
【請求項４】
補正回路内の前記トランジスタ段（６３）の下流に、出力段（８３）が接続されていることを特徴とする、請求項１〜３のいずれか１項に記載の回路（６１）。
【請求項５】
前記出力段は、特にバイポーラトランジスタ（Ｑ１、Ｑ２、Ｑ３、Ｑ４）を備えた電流増幅器（８３）として構成されることを特徴とする、請求項４に記載の回路。
【請求項６】
出力回路（６１）の入力接続口（７８）に印加されたデジタル入力信号（ＩＮ）を増幅させるための前記出力回路（６１）を備えた、バスシステム（１１）のためのトランジスタ回路（２１）であって、前記出力回路（６１）は、相補回路内にトランジスタ段（６３）を有し、前記相補回路は、２つの互いに相補的に構成され直列に接続されたブランチ（６５、７５）を含み、各ブランチ（６５、７５）は、電界効果トランジスタ（Ｍ１、Ｍ２）を有する、前記トランジスタ回路（２１）において、
前記出力回路（６１）は、請求項１〜５のいずれかに記載されるように構成されることを特徴とする、トランジスタ回路（２１）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、請求項１の上位概念に記載の特徴を有する出力回路と、請求項６の上位概念に記載の特徴を有するバスシステムのためのトランシーバ回路と、に関する。
に関する。
【背景技術】
【０００２】
特に車両または商用車の制御装置、センサ、及びアクチュエータは、「ＦｌｅｘＲａｙ」の名で公知のバスシステムのような通信システムによって、互いに接続されることが多い。バスシステム上での通信トラフィック、アクセス及び受信の仕組み、並びに、エラー処理は、プロトコルを介して調整される。ＦｌｅｘＲａｙにおいては、特に車両内での使用のための、高速で、決定論的な、エラーに対して耐性のあるバスシステムが関わっている。ＦｌｅｘＲａｙプロトコルは、時分割多重アクセス（ＴＤＭＡ：Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）の原則に従って機能し、加入者、又は伝送されるメッセージには、固定のタイムスロットが割り当てられ、当該タイムスロットにおいては、加入者、又は伝送されるメッセージは、通信接続に対する排他的なアクセス権を有する。その際、タイムスロットは固定の周期で繰り返されるので、バスを介してメッセージが伝送される時点を正確に予測することが可能であり、バスアクセスは決定論的に行われる。
【０００３】
バス上でメッセージを伝送するための帯域幅を最適に利用するために、ＦｌｅｘＲａｙは、周期を静的部分と動的部分とに分ける。この場合、固定のタイムスロットは、バスサイクルの最初の静的部分に存在する。動的部分では、タイムスロットが動的に設定される。当該動的部分では、排他的なバスアクセス権はそれぞれ短時間の間だけ、少なくとも１つのミニスロットの時間の間だけ可能とされる。ミニスロットの間にバスアクセスが行われる場合にのみ、タイムスロットは必要な時間分延長される。従って、帯域幅は、実際に必要とされる場合にのみ使用される。その際、ＦｌｅｘＲａｙは、データレートがそれぞれ最大１０Ｍｂｉｔ／ｓｅｃの、１つまたは２つの物理的に別々の線を介して通信する。ＦｌｅｘＲａｙは、より低いデータレートでも駆動されうる。この場合、当該線により実現されるチャネルは、特にＯＳＩ（Ｏｐｅｎ  Ｓｙｓｔｅｍ  Ａｒｃｈｉｔｅｃｔｕｒｅ）階層モデルの物理層に対応する。２つのチャネルを利用することは、主に、重複した、エラーに対して耐性のあるメッセージ伝送に役立つが、異なるメッセージを伝送することも可能であり、それによってデータレートは２倍となるであろう。通常では、メッセージは、異なる信号を用いて伝送され、すなわち、接続線を介して伝送される信号は、２つの線を介して伝送される個々の信号の差分から生成される。階層モデルの物理層に存在する層は、線を介した、１つ又は複数の信号の電気的又は光学的な伝送、又は、他の経路での伝送が可能であるように構成される。
【０００４】
このようなバスシステムを介したデータ又はメッセージの伝送では、立ち下りエッジ（Ｈｉｇｈ−ｔｏ−Ｌｏｗ）又は立ち上がりエッジ（Ｌｏｗ−ｔｏ−Ｈｉｇｈ）が、伝送路において異なる度合いで遅延するために、パルスが歪む。信号の立ち上がりエッジと立ち下りエッジとの間の遅延は、パルス歪み又は非対称な遅延と呼ばれる。非対称な遅延には、システム的な原因のみならず、確立論的な原因もありうる。特に、ＦｌｅｘＲａｙシステムおいて設けられた１０ＭＨｚという比較的高いビットレートの場合、立ち上がりエッジ及び立ち下がりエッジについて非対称なこのような伝送動作は、データ伝送の品質を妨げる。従って、物理層におけるこの非対称な伝送動作は、可能な限り十分に防止される必要がある。
【０００５】
図５は、互いに相補的に配置され構成された絶縁ゲート−電界効果トランジスタ（ＭＯＳＦＥＴ）を備えたインバータとして構成されたドライバの形態による、一般に公知の回路構成を示している。このドライバの製造時には、互いに相補的に構成されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを、可能な限り良好にペアにすることが試されている。しかしながら、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、同一の製造工程で製造されないため、このペアリングは不十分である。これにより、ドライバにより生成された出力信号の立ち上がりエッジの時間ｔ１が、立ち下がりエッジの時間ｔ２とは異なる結果となる。図６は、公知のドライバにより、当該ドライバの矩形の入力信号に従って生成される出力信号を示している。
【０００６】
後続の受信機の切り替え閾値が理想的な状態の場合、異なる時間ｔ１およびｔ２から生じる通過時間エラーは、以下のようになる。
｜ｔ１−ｔ２｜＝ＶＤＤ＊０．５＊｜ｄＶ/ｄｔｒｉｓｅ−ｄＶ／ｄｔｆａｌｌ|
【０００７】
ＦｌｅＸＲａｙ適用のためのトランシーバ回路は、立ち上がりエッジ及び立ち下がりエッジについて同一の通過時間を要する。例えば５Ｖポート（例えば、ピンＲｘＤ）のエッジの傾斜の違いは、システムにおける実行時エラーに著しく寄与する。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の課題は、出力回路内で利用される、当該出力回路の相補的なブランチの電界効果トランジスタが、その電気特性に鑑みて、正確には互いに相補的に構成されていない場合に、出力信号の立ち上がりエッジの時間と、当該出力信号の立ち下がりエッジの時間とが、可能が限り僅かに異なる出力回路を示すことにある。
【課題を解決するための手段】
【０００９】
本課題は、請求項１に記載の特徴を有する出力回路と、請求項６に記載の特徴を有するトランジスタ回路と、によって解決される。
【００１０】
本発明によれば、エッジの時間に対する、電界効果トランジスタの電気特性の影響は、電源を用いることにより少なくとも十分に解消されうることが分かった。本発明に係る出力回路により生成される出力信号のエッジの傾斜は、技術的な理由から不十分であったＮＭＯＳトランジスタとＰＭＯＳトランジスタのペアリングに特に依存すること無く、電源を追加することによって保障される。本発明の根底にある回路構想は、立ち上がりエッジと立ち下がりエッジとが同じように遅延することを必要とする全ての適用に適している。特に、本発明に係る出力回路は、ＦｌｅｘＲａｙトランシーバ回路の接続口ＲｘＤのためのドライバ、及び／又は、バス接続口ＢＰ及びＢＭのためのドライバとして構成されうる。
【図面の簡単な説明】
【００１１】
本発明の更なる特徴及び効果は、図面を用いて例示的な実施形態をより詳細に解説した以下の記載から明らかとなろう。
【図１】トランシーバ回路をそれぞれが有するノードを備えたバスシステムを示す。
【図２】第１の好適な実施形態に係る出力回路を概略的に示す。
【図３】図２の出力回路の詳細な図である。
【図４】抵抗が低い出力フォロワを有する、第２の好適な実施形態に係る出力回路の図である。
【図５】公知の回路構成の図である。
【図６】図５の公知の回路構成におけるエッジの傾きの違いと、信号通過時間に対するその影響を示す図である。
【発明を実施するための形態】
【００１２】
図１は、複数のノード１３が接続されたバスシステム１１を示している。バスシステム１１は、ＦｌｅｘＲａｙ通信システムであってもよく、従って、バスシステム１１は、ＦｌｅｘＲａｙコンソーシアムの仕様に基づいて構成することが可能である。
【００１３】
個々のノード１３は、バス線１５を介して直接的に、又は、スターカプラ１７を介して間接的に互いに接続される。各バス線１５は、それぞれが導電体を形成する２つの心線１９から成る少なくとも１つの心線ペアを備えたケーブルとして構成される。従って、バスシステム１１は、データ伝送のためのチャネルであって、心線ペアの心線１９により形成される上記チャネルを有する。示されない実施形態において、バスシステム１１は、複数のチャネル、好適に、２つの互いに別々の心線ペアによって実現される２つのチャネル（図示せず）を有しうる。２つのチャネルの利用により、２つのチャネルを介した異なるデータの伝送によって、ノード１３間でのデータ伝送のユーザデータレートを上げることが出来る。バスシステムは、２つの心線ペアのうちの１つが破損した際に、引き続き機能しうるので、バスシステム１１の、より向上した信頼性が得られる。
【００１４】
各ノード１３は、好適に集積回路として構成されたトランシーバ回路２１を有する。トランシーバ回路２１の第１のバス接続口ＢＰ及び第２のバス接続口ＢＭはそれぞれ、バス線１５のうちの１つの、心線のうちの１つと接続されている。
【００１５】
トランシーバ回路２１は、バス線１５を介してデータを受信するための受信回路２３と、ノード１３が接続されたバス線１５を介してデータを送信するための送信回路２５と、を有する。受信回路２３及び送信回路２５は、トランシーバ回路２１内で、２つのバス接続口ＢＰ及びＢＭと接続されている。受信回路２３及び送信回路２５は、対応するトランシーバ回路２１に接続されたバス線１５の心線ペアを介して、差分デジタル信号を伝送するためのものである。
【００１６】
さらに、トランシーバ回路２１は、論理ユニット２７を有し、当該論理ユニット２７は、受信回路２３及び送信回路２５と接続されている。論理ユニット２７は、例えばマイクロコントローラ３１又はマイクロコンピュータとして形成された制御回路に、トランシーバ回路２１を接続するための接続口を有する。この接続口、又は、当該接続口に接続される線は、トランシーバ回路２１と、制御回路又はマイクロコントローラ３１と、の間のインタフェース２９を形成する。
【００１７】
マイクロコントローラ３１は、バス線１５を介したノード１３間の通信プロセスを制御するための通信コントローラ３３を有する。通信コントローラ３３は、バスシステム１１のプロトコルにより通信プロセスを制御するため、特に、バスシステム１１のメディアアクセス方法を実施するために構成されている。通信コントローラ３３は、さらに、バス線１５を介して伝送されるデータフレームのチェックサムを、例えばＣＲＣ方法に従って計算するために、及び／又は、受信されたデータフレームのチェックサムを検証するために設けられうる。
【００１８】
インタフェース線として、特に、トランシーバ回路２１がバス線１５を介して受信したデータをトランシーバ回路２１から通信コントローラ３３へと伝送するための線ＲｘＤと、トランシーバ回路２１がバス線１５を介して送信すべきデータを通信コントローラ３３からトランシーバ回路２１へと伝送ための線ＴｘＤと、が設けられている。インタフェース２９は、ＲｘＤ及びＴｘＤの２つの線の他に、例えば通信コントローラ３３とトランシーバ回路２１との間で制御情報を交換する役目を果たす更なる別の線３４も含む。
【００１９】
マイクロコントローラ３１は、演算コア３５と、メモリ３７（作業メモリ及び／又は読み出し専用メモリ）と、入出力素子３９と、を有する。マイクロコントローラ３１は、更なる別のプロトコルソフトウェア、及び／又は、アプリケーションプログラムを実行するために設けられうる。
【００２０】
示される実施形態において、通信コントローラ３３は、マイクロコントローラ３１に組み込まれている。これとは異なり、示されない実施形態において、通信コントローラ３３は、マイクロコントローラ３１とは別体の回路、好適には、集積回路として構成される。
【００２１】
図２は、デジタル信号ＯＵＴを出力するための、トランシーバ回路２１の出力回路６１を示している。デジタル信号ＯＵＴにおいては、論理ユニット２７により生成されたデジタル信号ＲｘＤ、又は、送信回路２５により生成された相補的な２つのバス信号ＢＰ及びＢＭが関わりうる。示される実施形態において、論理ユニット２７、及び、送信回路２５は、１つ又は複数の出力回路６１を有する。さらに、論理ユニット２７は、更なる別の線３４の少なくとも１つを介して論理ロジック２７からマイクロコントローラ３１へ伝送される出力信号ＯＵＴを生成するための、更なる別の出力回路６１も有する。さらに、他の回路に出力回路６１を組み込み、又は、モジュールとしてトランシーバ回路２１に組み込むことも構想可能である。例えば、出力回路はマイクロコントローラ３１に、又は、任意の他の集積回路に組み込むことが出来る。
【００２２】
出力回路６１は、トランジスタ段６３を有し、当該トランジスタ段６３は、出力回路６１の供給電圧線６７と出力回路６１の出力口６９との間に配置された第１のブランチ６５を含む。第１のブランチ６５は、第１の電源７１と、ＰチャネルＭＯＳＦＥＴ  Ｍ１のドレインソース区間と、から成る直列接続を有する。出力口６９と、出力回路６１のアース線７３との間には、第１のブランチ６５に対して相補的に構成された第２のブランチ７５が配置されている。第２のブランチ７５は、そのドレインソース区間が第２の電源７７と直列に接続されたｎチャネルＭＯＳＦＥＴ  Ｍ２を含む。
【００２３】
出力回路の出力口６９と、アース線７３との間には、負荷キャパシタンス７９が配置されている。２つのトランジスタＭ１及びＭ２のゲート接続口は互いに接続されており、出力回路６１の入力口７８を形成する。
【００２４】
図３に示される実施形態において、２つの電源７１、７７が、電流ミラーとして構成される。電流ミラーは、トランジスタＭ７を有する。基準電流ＩＲＥＦを設定するための基準電源８１であって、トランジスタＭ７のドレイン接続口と接続されうる上記基準電源８１を設定することが可能である。電流ミラーは、トランジスタＭ７の他に、第１のブランチ６５に割り当てられた更なる別のトランジスタＭ３、Ｍ４、及びＭ６から構成される。電流ミラーのトランジスタＭ５と、トランジスタＭ７とは、第２のブランチ７５に割り当てられている。本発明の更なる別に実施形態において、基準電源８１は設けられない。
【００２５】
図４に示される、出力回路の更なる実施形態においては、トランジスタ段６３の下流に、電流増幅器８３として実現された出力フォロワが接続されている。電流増幅器８３は、トランジスタ段６３と同様に、２つの互いに相補的に構成された非対称なブランチによって実現されている。上側のブランチ８５は、供給電圧線６７と、出力口６９と、の間に配置されている。電流増幅器８３の入力口８７は、抵抗Ｒ１とＰＮＰトランジスタＱ１とを含む、電流増幅器８３のエミッタフォロワと接続されている。エミッタフォロワＲ１、Ｑ１の下流には、ＮＰＮトランジスタとして構成された、上側のブランチ８５の出力トランジスタＱ２が接続されている。
【００２６】
さらに、電流増幅器８３の入力口８７には、出力口６９とアース線７３との間に配置された、電流増幅器８３の下側のブランチ８９が接続されている。下側のブランチ８９は、入力口８７に接続されたエミッタフォロワであって、ＮＰＮトランジスタＱ３と抵抗Ｑ２とにより構成された上記エミッタフォロワと、当該エミッタフォロワの下流に接続された、ＰＮＰトランジスタとして構成された出力トランジスタＱ４と、を有する。２つの出力トランジスタＱ２及びＱ４のエミッタ接続口は互いに接続され、出力回路６１の出力口６９に接続されている。出力口６９とアース線７３との間には、負荷キャパシタンス７９が配置されている。電流増幅器８３の入力口８７と接続された、トランジスタ段６３の出力口９１と、アース線７３との間には、少なくとも基本的には一定のキャパシタンスＣ１が配置されている。定数キャパシタンスＣ１は、出力回路６１に組み込まれた集積回路の半導体チップ内に配置されうる。定数キャパシタンスＣ１の値は、その構造によって、又は、半導体チップの構造によって設定される。
【００２７】
図３に示す出力回路６１の作動の際には、出力回路の入力口に、デジタル入力信号ＩＮが印加される。入力信号ＩＮの論理状態に従って、トランジスタＭ１又はＭ２が連結する。入力信号ＩＮの、傾斜が急な立ち上がりエッジ又は立ち下りエッジは、出力回路によって、負荷キャパシタンス７９に基づいて、出力回路６１により生成される出力信号ＯＵＴの連続的な立ち上がりエッジ及び立ち下がりエッジへと変換される。電源７１、７７、又は、対応する電流ミラーは、そのトランジスタＭ１又はＭ２が連結しているブランチ６５又は７５に、所定の電流Ｉ１又はＩ２を印加する。設定電流が同一に設定された場合、すなわちＩ１＝Ｉ２の場合には、勾配量が同一の、デジタル出力信号ＯＵＴの立ち上がりエッジ及び立ち下がりエッジが得られる。
【００２８】
従って、出力回路６１は、エッジが対称的な、すなわち、立ち上がりエッジと立ち下がりエッジについてのエッジの傾斜度が同じであるようなポート、例えば５Ｖデジタル出力口の実現を可能とする。
【００２９】
出力回路６１では、入力口７８に印加されたデジタル信号ＩＮの立ち上がりエッジ及び立ち下がりエッジについて、出力回路６１の通過による同一の通過時間が得られる。この場合、後続の受信機（通常では、マイクロコントローラの入力口）が、０．５＊ＶＤＤの切り替え閾値を有することを前提とする。
【００３０】
負荷キャパシタンス７９は、２つのブランチ６５、７５により電流Ｉ１及びＩ２を生成するための電源７１、７７と共に、以下のような定められたエッジの傾斜度を生成する。
ｄｖ／ｄｔ＝Ｉ／Ｃ
Ｉ＝Ｉ１＝Ｉ２を選択すると、対称的なエッジが生成される。
【００３１】
出力回路６１は、電源としてのトランジスタＭ３及びＭ４を備えた電流駆動型のポートとして構成される。トランジスタＭ３による電流は、トランジスタＭ５による電流のコピーである。このコピーは、Ｍ６、及び電流ミラーＭ４、Ｍ３によって生成される。
【００３２】
図３で示す出力回路６１の場合、エッジの傾斜度は、負荷キャパシタンス７９に依存する。このような依存性を回避するために、図４に示すように、トランジスタ段６３の出力口９１には、一定の、予め定められたキャパシタンスＣ１が設けられうる。通常では接続線又はバス線１５に依存する、未知の負荷キャパシタンス７９は、引き続いて、抵抗が低い増幅器８３によって、少なくとも基本的にＲ１の増幅によって作動される。これにより、エッジの傾斜度は、負荷キャパシタンス７９に依存しない。
【００３３】
バイポーラトランジスタが設けられていない技術では、トランジスタＱ１〜Ｑ４は、チャネル幅とチャネル長との間の比率Ｗ／Ｌが非常に大きいＭＯＳトランジスタと、置き換えることが可能である（出力インピーダンス｜Ｚ｜＝１／（２＊ｇｍ））。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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2012508492.tif 000010
2012508492.tif 000011
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