(57)【要約】  ２層構造を少なくとも具備する、半導体基板（１）を備えたバイポーラパンチスルー半導体装置が提供される。層の１つは、第１の導電型のベース層（１０）である。基板は、第１の電気コンタクト（２）を備えた第１の主側面（１１）および第２の電気コンタクト（３）を備えた第２の主側面（１２）を具備する。第１の導電型のバッファ層（４）は、ベース層（１０）上に配置される。第１の導電型の第１の領域（５１、５１’）と第２の導電型の第２の領域（５２、５２’）とを交互に具備する第１の層（５）は、バッファ層（４）と第２の電気コンタクト（３）との間に配置される。第２の領域（５２、５２’）は、最大２μｍの深さおよび接合プロファイル（それは、最大１μｍで最大ドーピング濃度の９０％から１０％まで低下する）を備えた活性化領域である。【選択図】図１
2012512538.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の導電型の層を備えた２層構造を少なくとも具備する、半導体基板（１）を備えたバイポーラパンチスルー半導体装置を製造する方法であって、
前記層の１つは、前記第１の導電型のベース層（１０）であり、
前記基板（１）は、第１の主側面（１１）および第２の主側面（１２）を具備し、
前記第１の主側面（１１）は、前記第２の主側面（１２）の反対側に配置され、
第１の電気コンタクト（２）は、前記第１の主側面（１１）上に配置され、
第２の電気コンタクト（３）は、前記第２の主側面（１２）上に配置され、
前記第１の導電型のバッファ層（４）は、前記第２の主側面（１２）上の前記ベース層（１０）上に配置され、
前記バッファ層（４）は、前記ベース層（１０）より高いドーピング濃度を有し、
第１の層（５）は、前記バッファ層（４）と前記第２の電気コンタクト（３）との間の前記基板（１）内に配置され、
前記第１の層（５）は、少なくとも１つの前記第１の導電型の第１の領域（５１、５１’）と少なくとも１つの前記第２の導電型の第２の領域（５２、５２’）とを交互に具備し、
前記製造方法は、前記基板（１）が提供されるにあたり、前記第１の層（５）を生成するために、
前記第１の導電型の前記第１の領域（５１、５１’）の生成のために、粒子が前記第２の主側面（１２）上に適用されることと、
前記第２の導電型の前記第２の領域（５２、５２’）の生成のために、粒子が前記第２の主側面（１２）上に適用されることと、
粒子が２μｍ以下で前記基板（１）へ拡散し、前記第２の領域（５２、５２’）の接合プロファイルが最大１μｍで最大ドーピング濃度の９０％から１０％まで低下するような条件で、前記第２の導電型の前記粒子がその後活性化されることと、
前記第１の領域（５１、５１’）または前記第２の領域（５２）の生成のための粒子の適用の少なくとも１つのステップが、マスクを通して行われることと、
を具備する方法。
【請求項２】
前記第１の導電型の前記粒子は、前記粒子が２μｍ以下で前記基板（１）へ拡散するような条件で活性化される、ことを特徴とする請求項１による方法。
【請求項３】
次の幾何学的な規則の少なくとも１つを満たす：
前記第１の領域（５１、５１’）は、前記第１の領域（５１、５１’）の前記接合プロファイルが最大１μｍで最大ドーピング濃度の９０％から１０％まで低下するように、生成される、
前記第１の領域（５１）の深さは、前記第２の領域（５２、５２’）の深さと等しいまたは前記第２の領域（５２、５２’）の深さより高い、
ことを特徴とする請求項１または２のいずれかによる方法。
【請求項４】
少なくとも１つの前記領域の生成用の前記粒子は、前記第１の領域（５１、５１’）の生成用の粒子用の１＊１０１７から１＊１０２０ｃｍ−３まで、および／または、前記第２の領域（５２、５２’）の生成用の粒子用の１＊１０１６から１＊１０１８ｃｍ−３までのドーピング濃度で適用され、
前記領域は、前記第１の領域および前記第２の領域（５１、５１’、５２、５２’）である、ことを特徴とする請求項１〜３のいずれかによる方法。
【請求項５】
少なくとも１つの前記領域の生成用の前記粒子は、 
レーザアニーリングによって、
４００℃と１０００℃との間の温度の熱処理によって、
最大６０分の熱処理によって、
活性化され、
前記領域は、前記第１の領域および前記第２の領域（５１、５１’、５２、５２’）であり、
前記第１の領域（５１、５１’）および前記第２の領域（５２、５２’）の生成用の前記粒子は、同時にまたは交互に活性化される、
ことを特徴とする請求項１〜４のいずれかによる方法。
【請求項６】
第１および第２の導電型の層を備えた２層構造を少なくとも具備する、半導体基板（１）を備えたバイポーラパンチスルー半導体装置であって、
前記層の１つは、前記第１の導電型のベース層（１０）であり、
前記基板は、第１の主側面（１１）および第２の主側面（１２）を具備し、
前記第１の主側面（１１）は、前記第２の主側面（１２）の反対側に配置され、
第１の電気コンタクト（２）は、前記第１の主側面（１１）上に配置され、
第２の電気コンタクト（３）は、前記第２の主側面（１２）上に配置され、
前記第１の導電型のバッファ層（４）は、前記第２の主側面（１２）上の前記ベース層（１０）上に配置され、
前記バッファ層（４）は、前記ベース層（１０）より高いドーピング濃度を有し、
第１の層（５）は、前記バッファ層（４）と前記第２の電気コンタクト（３）との間の前記基板（１）内に配置され、
前記第１の層（５）は、少なくとも１つの前記第１の導電型の第１の領域（５１、５１’）と少なくとも１つの前記第２の導電型の第２の領域（５２、５２’）とを交互に具備し、
前記第２の領域（５２、５２’）は、最大２μｍの深さを有する、活性化された領域であり、
前記第２の領域（５２、５２’）は、最大１μｍで最大ドーピング濃度の９０％から１０％まで低下する、接合プロファイルを有する、バイポーラパンチスルー半導体装置。
【請求項７】
前記第１の領域（５１、５１’）は、最大２μｍの深さを有する領域である、ことを特徴とする請求項６によるバイポーラパンチスルー半導体装置。
【請求項８】
前記第１および／または第２の領域（５１、５１’、５２、５２’）は、特定のセルまたはストライプで、規則的な幾何学的形状のように設計される、ことを特徴とする請求項６によるバイポーラパンチスルー半導体装置。
【請求項９】
前記バッファ層（４）は、最大５＊１０１６ｃｍ−３のドーピング濃度を有している、ことを特徴とする請求項６〜８のいずれかによるバイポーラパンチスルー半導体装置。
【請求項１０】
前記バイポーラ装置は、バイポーラスイッチであり、特に、絶縁ゲートバイポーラトランジスタ（１００）または絶縁ゲート整流サイリスタ（１０２）である、ことを特徴とする請求項６〜９のいずれかによるバイポーラパンチスルー半導体装置。
【請求項１１】
次の幾何学的な規則の少なくとも１つを満たす：
前記第２の領域（５２、５２’）の幅は、少なくとも５０μｍである、
前記第１の領域（５１、５１’）の幅は、少なくとも５μｍである、
前記第２の領域（５２、５２’）の合計面積は、前記半導体装置が絶縁ゲート整流サイリスタ（１０２）である場合の合計基板面積の７５から９９％の間にある、または
前記第２の領域（５２、５２’）の合計面積は、前記半導体装置が絶縁ゲートバイポーラトランジスタ（１００）である場合の合計ウエハ面積の９０から９９％の間にある、
ことを特徴とする請求項１０によるバイポーラパンチスルー半導体装置。
【請求項１２】
前記バイポーラ装置は、バイポーラダイオード（１０１）である、ことを特徴とする請求項６〜９のいずれかによるバイポーラパンチスルー半導体装置。
【請求項１３】
次の幾何学的な規則の少なくとも１つを満たす：
前記第２の領域（５２、５２’）の合計面積は、合計ウエハ面積の１から２５％である、
前記第１の領域（５１、５１’）の幅は、少なくとも５０μｍである、
前記第２の領域（５２、５２’）の幅は、少なくとも５μｍである、
ことを特徴とする請求項１２によるバイポーラパンチスルー半導体装置。
【請求項１４】
前記半導体装置は、共通基板（１）上の絶縁ゲート整流サイリスタ（１０２）およびダイオード（１０１）の形状のバイポーラスイッチを具備する逆伝導半導体装置であり、
前記絶縁ゲート整流サイリスタ（１０２）は、請求項１０または１１によって設計され、または、
前記ダイオード（１０１）は、請求項１２または１３によって設計され、または、
前記絶縁ゲート整流サイリスタ（１０２）は、請求項１０または１１によって設計され、前記ダイオード（１０１）は、請求項１２または１３によって設計される、
ことを特徴とする請求項６〜９のいずれかによるバイポーラパンチスルー半導体装置。 
【請求項１５】
前記半導体装置は、共通基板（１）上の絶縁ゲートバイポーラトランジスタおよびダイオードを具備する逆伝導半導体装置であり、
前記第２の領域（５２、５２’）の合計面積は、合計基板面積の７０から９０％である、
ことを特徴とする請求項６〜９のいずれかによるバイポーラパンチスルー半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
発明は、パワーエレクトロニクスの分野、特に、請求項１のプリアンブルによるバイポーラパンチスルー半導体装置の製造方法および請求項６のプリアンブルによるバイポーラパンチスルー半導体装置に関する。
【背景技術】
【０００２】
パワー半導体素子における傾向は、振動を最小限にし、電磁気の影響を減少するために、スイッチングトランシェント条件の下の柔軟なターンオフ特性を常に目標としている。さらに、スイッチング中に生じるピークオーバシュート電圧がないことを保証する。デバイスソフトネスは、デバイスのターンオフ中に最終段階で残りの合計チャージ（過剰キャリア）に通常関係がある。デバイスがターンオフし、比較的高電流（＞１Ａｍｐ）で行う間、低レベルのチャージまたはチャージの突然の消失は、大きな振動および／またはオーバシュート電圧に通常至る。それは、ブロッキング電圧マージンの安全な動作を行うデバイスを超え、したがってデバイス障害に至る。これは、通常、デバイススナッピー特性（device snappy characteristic）と呼ばれる。空間電荷領域が順方向中に格納された残りのキャリアをすべて掃除するバッファ領域に到着する場合、チャージの消失も、デバイスのパンチスルー電圧Ｖｐｔｈと関係がある。Ｖｐｔｈ値は、ベース領域厚さおよび抵抗に依存し、低電圧デバイス（＜２０００Ｖ）へ媒体用の名目上のＤＣリンク値（つまり定格電圧の半分）に通常接近し、高抵抗率ベース領域（＞２０００Ｖ）を要求する高電圧デバイスのために非常に低下する。Ｖｐｔｈは、ベース領域のより厚いおよび／またはより低い抵抗率によって高くなる。デバイスソフトネスを増加させるために、多くの従来の設計技術は、以下のようにパワーデバイスにインプリメントされた。
【０００３】
もし可能であれば、ベース領域のより厚いおよび／またはより低い抵抗率を選ぶことにより、パンチスルー電圧を増加させる。極端な例は、非パンチスルー（ＮＰＴ）設計である。このアプローチは、通常より高い損失および高い宇宙線故障率（cosmic ray failure rate）に帰着する。
【０００４】
バッファのより高いドーピング部でチャージを格納するために、深く低ドープしたバッファプロファイルを導入する。ここで、空間電荷領域は、柔軟なターンオフにキャリアを供給するためには達することができない。そのようなバッファ設計の使用により提供されるソフトネスは、極端なスイッチング条件の下の制限のある効力を示した。そのようなデバイス用の例は、柔軟なパンチスルー（ＳＰＴ）バッファを備えたデバイスである。
【０００５】
ソフトネス用に追加の過剰キャリアを供給するために、バイポーラデバイス中のアノード領域の注入率を増加させる。これは、通常高いターンオフ損失に帰着し、デバイス使用法を低周波アプリケーションに制限する。
【０００６】
それにもかかわらず、スナッピー動作（snappy behaviour）は、現代の低損失技術設計を続けたので、上記の技術はすべて、不十分であると分かった。それは、通常、薄いおよび高抵抗率ベース領域のため、非常に低いパンチスルー電圧値に基づく。さらに、そのような設計は、低電流、高いＤＣリンク電圧、低温、高い整流電流レベルおよび高いストレイインダクタンスを含むデバイススナッピー回復に関する傾向を増加させる試験条件に非常に敏感である。
【０００７】
ダイオードの中で柔軟な回復性能を達成するための異なる従来技術が、インプリメントされた。それは、上記の従来技術と比較して、異なる概念に基づく。設計は、主なダイオードのＮ＋カソード領域で交互に配置された高ドープＰ＋領域を含んでいる。この技術の動作機構は、Ｐ＋Ｎ接合の近くからＮ＋カソード領域へ流れるダイオード逆回復中のリターン電子に基づく。これは、Ｐ＋Ｎ接合で降下する増加したラテラル電圧に帰着する。そでは、Ｐ＋Ｎ接合のビルトイン電圧を超え、その結果、Ｐ＋領域からのホール注入を引き起こす。注入されたホールまたは引き起こされたホールは、デバイスベース領域およびバッファデザインパラメータと無関係の逆回復の最新のステージ中に柔軟な性能のチャージを提供するだろう。そのようなデザインは、深い拡散（つまり、数ミクロン厚さ）、Ｐ＋領域寸法の幅（つまり、５００μｍを超える）を備えた高ドープされた交互のＰ＋およびＮ＋領域を含んでいる。さらに、ラテラル電子流および後のホール注入を増加させるために、Ｎ＋領域より深いＰ＋領域を有していることが望ましかった。基本原理とプロセスは、Ｎ＋カソード領域を備えたバイポーラデバイス（つまり、ダイオード）に適用可能なだけであると思われているので、デザインは、シリコンファストリカバリーダイオードのためにインプリメントされるだけである。
【発明の開示】
【０００８】
発明は、バイポーラパンチスルー半導体装置を製造する方法を提供することおよびそのようなバイポーラパンチスルー半導体装置を提供することを目的とする。それは、従来技術のバイポーラパンチスルー半導体装置より、オン状態のスナップバックの影響が少なく、上記の言及された電気的性質用のよりよい制御を提供する。
【０００９】
この目的は、請求項１によるバイポーラパンチスルー半導体装置を製造する方法、および請求項６によるバイポーラパンチスルー半導体装置によって達成される。
【００１０】
発明の方法では、半導体基板を備えたバイポーラパンチスルー半導体装置が製造される。それは、半導体の型に応じて、第１および第２の導電型の層を備えた２層構造を少なくとも具備する。層の１つは、第１の導電型のベース層である。基板は、第１の主側面（エミッタ側面）および第２の主側面（コレクタ側面）を具備する。第１の電気コンタクトは、第１の主側面上に配置され、第２の電気コンタクトは、第２の主側面上に配置される。第１の主側面は、第２の主側面の反対側に配置される。第１の導電型のバッファ層は、第２の主側面上のベース層上に配置される。バッファ層は、ベース層より高いドーピング濃度を有する。第１の層は、バッファ層と第２の電気コンタクトとの間の基板内に配置される。第１の層は、少なくとも１つの第１の導電型の第１の領域と少なくとも１つの第２の導電型の第２の領域とを交互に具備する。第２の領域は、最大２μｍの深さを有する、活性化された領域である。それは、最大１μｍで最大ドーピング濃度の９０％から１０％まで低下する、接合プロファイルを有する。
【００１１】
バイポーラパンチスルー半導体装置の第１の層の生成のための製造方法であって、製造方法は、次のステップを具備する：
第１の導電型の基板が提供される、
第１の領域の生成のために、第１の導電型の粒子が、第２の主側面上に適用（apply）される、特に、注入（implant）又は堆積（deposit）される、
第２の領域の生成のために、第２の導電型の粒子が、第２の主側面上に適用される、特に、注入又は堆積される、
粒子が２μｍ以下で基板へ拡散し、第２の領域の接合プロファイルが最大１μｍで最大ドーピング濃度の９０％から１０％まで低下するような条件で、第２の導電型の粒子が活性化される、
第１の領域の生成または第２の粒子の注入の少なくとも１つのステップが、マスクを通して行われる。
【００１２】
動作機構は、任意のパワーバイポーラパンチスルー半導体装置ストラクチャで、Ｎ＋領域と交互するＰ＋領域から余分のホールを提供するために、上に言及された同じ原理に基づく。この方法は、より多くのデザイン自由、および、より低い損失のための半導体デザイン限界に近づくより薄いベース領域に帰着して、デバイスデザインが、Ｖｐｔｈまたはアノード注入率を増加させるための従来のデザインルールから独立していることを可能にする。
【００１３】
発明の半導体装置は、柔軟なターンオフスイッチングのためにターンオフチャージ誘導（ＴＣＩ）を有しているとして引用される。図１１に示されたように、第１の導電型（例えば、ｎ＋ドープ）と交互する、非常に急峻なＰ＋Ｎ接合を備えた第２の導電型（例えば、ｐ＋ドープ）の浅い高ドープ領域は、ターンオフ中に、柔軟なターンオフのためのホール注入の制御されたレベルを強要するＰ＋領域接合を横切る電子が大規模なポテンシャルを引き起こすことを平面で保証する。図１１の中の点線は、空間電荷領域（ＳＣＲ）のエッジをマークする。図９は、従来技術デバイス（灰色ライン）と比較してトランジスタモード（黒色ライン）における発明の逆伝導ＩＧＢＴのターンオフ中の電圧と電流を示す。電圧と電流の両方は、発明のデバイスの非常に滑らかな振る舞いを示す。従来技術デバイスの最大の過電圧は、３０００Ｖ以上である。また、発明のデバイスについては、それは２６５０Ｖで動作されているデバイス用で２８００Ｖ未満である。
【００１４】
同様の結果は、図１０に示されるような従来技術のデバイス（灰色ライン）と比較してダイオードモード（黒色ライン）における発明の逆伝導ＩＧＢＴの逆回復のために達成される。この場合については、約３７００Ｖの過電圧が生じる。一方、発明のデバイスは、さらに最大３０００Ｖで過電圧を備えたスムーザーである。
【００１５】
これは、ＩＧＢＴ、ＧＣＴおよびダイオードのようなバイポーラパンチスルーパワー半導体装置の広い種類に適用される。
【００１６】
本発明での柔軟な性能を可能にするための重要な特徴は、ホール注入および柔軟な性能を達成する根拠として、それが広く深いＰ＋領域を必要としないことで従来技術とは異なる。その発明は、図７に示されるような平面で、Ｎ＋領域と交互する、非常に険しい接合プロファイル（階段接合）を備えたＰ＋領域を提供することに大部分は基づく。さらに、Ｎ＋領域は、一般的に浅い。非常に急峻なＰ＋Ｎ接合プロファイルは、Ｎ＋領域に関するＰ＋領域の幅と無関係の改善されたホール注入のためのより低い有効なビルトイン電圧およびより高いラテラル抵抗を提供する。これは、発明をほとんどのパワー半導体デバイスへのより多くのデザイン自由で適用可能にする。
【００１７】
そのようなプロファイルを達成するために、高い活性化エネルギーを備えたホウ素のような第２の導電型の粒子が使用される。それは、熱処理中に生じる最小の拡散を有するかない。そのような拡散深さが１μｍまでまたは未満で達成できる。そのような階段接合プロファイルは、１時間未満、１０００℃より下の温度で、またはレーザアニーリングによって、シリコン基板中のホウ素粒子で一般的に達成することができる。Ｐ＋型注入または蒸着量は、柔軟に必要とされたチャージの量に依存して、１＊１０１３から１＊１０１６ｃｍ―２までも可能である。
【００１８】
発明を適用するための一般的な例は、トランジスタモードおよびダイオードモードの両方において、図１および２にそれぞれ示されるような柔軟なターンオフパフォーマンスのための逆伝導絶縁ゲートバイポーラトランジスタ（ＲＣ−ＩＧＢＴ）と呼ばれる、逆伝導半導体装置にある。概念も、正常な絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）およびゲート整流トランジスタ（ＧＣＴ）に容易に適用できる。そのようなバイポーラデバイスでは、Ｐ＋領域寸法は、通常の条件下でよいバイポーラ動作を保証するために、同じ平面上で交互するＮ＋領域より広い。
【００１９】
さらに好ましい発明の主題の実施形態は、従属クレームで示される。
【図面の簡単な説明】
【００２０】
発明の主題は、添付された図面を参照して、次のテキストに、より詳細に説明されるだろう。
【図１】図１は、プレーナゲート電極を備えた発明のパンチスルー逆伝導ＩＧＢＴの断面図を示す。
【図２】図２は、トレンチゲート電極を備えた発明のパンチスルー逆伝導ＩＧＢＴの断面図を示す。
【図３】図３は、発明のＩＧＣＴの断面図を示す。
【図４】図４は、発明によるＩＧＣＴの別の実施形態の断面図を示す。
【図５】図５は、発明によるＩＧＣＴの別の実施形態の断面図を示す。
【図６】図６は、発明によるＩＧＣＴの別の実施形態の断面図を示す。
【図７】図７は、深さ方向における第１または第２の領域のドーピング濃度の勾配を示す。
【図８】図８は、発明のパンチスルーダイオードの断面図を示す。
【図９】図９は、トランジスタモードにおける発明の逆伝導ＩＧＢＴのターンオフを示す。
【図１０】図１０は、トランジスタモードにおける発明の逆伝導ＩＧＢＴの逆回復を示す。
【図１１】図１１は、ターンオフ中のバッファ層を備えた発明のデバイスの第２の主側面（コレクタ側面）を示す。
【００２１】
図とそれらの意味の中で使用される参照符号は、参照符号のリストで要約される。一般に、同様または同様に機能する部分は、同じ参照符号を与えられる。記述された実施形態は、例として意味され、発明を限定しないものとする。
【発明を実施するための形態】
【００２２】
発明によるバイポーラパンチスルー半導体装置は、第１の主側面１１および第２の主側面１２（それは、第１の主側面１１と反対側に配置される。）を備えた、半導体ウエハと呼ばれる半導体基板１を具備する。第１の電気コンタクト２は、第１の主側面１１上に配置される。また、第２の電気コンタクト３は、第２の主側面１２上に配置される。
【００２３】
装置は、第１および第２の導電型の層を備えた少なくとも１つの２層構造を有する。層の１つは、第１の導電型のベース層１０である。第１の導電型のバッファ層４（それは、ベース層１０より高いドーピング濃度を有している。）は、第２の主側面１２のベース層１０上に配置される。第１の層５は、バッファ層４と第２の電気コンタクト１２との間の基板１内に配置される。第１の層５は、少なくとも１つの第１の導電型の第１の領域５１、５１’と少なくとも１つの第２の導電型の第２の領域５２、５２’とを交互に具備する。第２の領域５２、５２’は、最大２μｍの深さを有する、活性化された領域である。第２の領域は、接合プロファイル５３を有している。それは、図７で視覚化されているように、深さ方向（つまり、第２の領域５２とバッファ層４との間）に最大１μｍで、最大ドーピング濃度の９０％から１０％まで低下する５４。
【００２４】
好ましい実施形態では、第１の領域５１、５１’は、最大２μｍの深さを有している領域である。第１および／または第２の領域５１、５１’、５２、５２’は、セルまたはストライプのような規則的な幾何学的形状で設計することができる。セルは、正方形、長方形または円、または他の規則的または不規則形状を有している。バッファ層４は、最大５＊１０１６ｃｍ−３のドーピング濃度を有している。
【００２５】
発明のバイポーラパンチスルー半導体装置は、一般的に、二極が切り替えられる、逆伝導スイッチまたはダイオードである。そのような発明のバイポーラパンチスルー半導体装置は、例えばコンバータの中で使用されることが可能である。
【００２６】
図８では、バイポーラダイオード１０１の形をしているそのような発明のバイポーラパンチスルー半導体装置が示される。ダイオード１０１は、第１の主側面１１と第１の主側面１１と反対側の第２の主側面１２とを備えた、第１の導電型（つまり、ｎ型）のベース層１０を具備する。第２のｐドープ層６は、第１の主側面１１上に配置される。一般的に金属層の形の第１の電気コンタクト２は、ベース層１０の反対側に位置する第２の層６の表面（つまり、第２の層６のその側面）上に配置される。第２の主側面１２で、ベース層１０より高いドーピング濃度を備えた複数の第１の（ｎ＋）ドープ領域５１’、および複数の第２の（ｐ＋）ドープ領域５２’が、交互に配置される。一般的に金属層の形の第２の電気コンタクト３は、ベース層１０と反対側に位置する第１および第２の領域の表面（つまり、領域のその側面）上に配置される。（ｎ＋）ドープバッファ層４は、ベース層１０と第１および第２の領域５１’、５２’との間に配置される。このバッファ層４は、ベース層１０より高いドーピング濃度および第１の領域５１’より低いドーピング濃度を有している。
【００２７】
好ましい実施形態では、ダイオード中のすべての第２の（ｐ＋）ドープ領域５２’の合計面積は、合計基板面積の１〜２５％の間である。第１の領域５１’の幅は、一般的に少なくとも５０μｍである。一方、第２の領域５２’の幅は、少なくとも５μｍである。
【００２８】
バッファ層４のドーピング濃度は、最大５＊１０１６／ｃｍ３である。
【００２９】
発明のバイポーラパンチスルー半導体装置は、例えば、図１に示されるような、パンチスルー絶縁ゲートバイポーラトランジスタ１００の形で、バイポーラスイッチにもなりえる。絶縁ゲートバイポーラトランジスタ１００は、エミッタ側面の形をしている第１の主側面１１およびエミッタ側面の反対側のコレクタ側面の形をしている第２の主側面１２を備えたｎ型ベース層１０を具備する。ｐ型の第２の層６は、エミッタ側面上に配置される。少なくとも１つのｎ型のソース領域７は、エミッタ側面上に配置され、第２の層６に囲まれる。少なくとも１つのソース領域７は、ベース層１０より高いドーピングを有する。電気的絶縁層８は、ベース層１０、第２の層６およびソース領域７の表面上のエミッタ側面上に配置される。それは、ソース領域７、第２の層６およびベース層１０を少なくとも部分的にカバーする。電気的導電性のゲート電極９は、電気的絶縁層８によって、第２の層６、ソース領域７およびベース層１０のうちの少なくとも１つから電気的に絶縁されたエミッタ側面上に配置される。好ましくは、ゲート電極９は、電気的絶縁層８内に埋め込まれている。
【００３０】
一般的に、電気的絶縁層８は、好ましくは二酸化ケイ素で作られた第１の電気的絶縁領域８１と、好ましくは第１の電気的絶縁領域８１と同じ材料の、好ましくは二酸化ケイ素で作られた第２の電気的絶縁領域８２とを具備する。第２の電気的絶縁領域８２は、第１の電気的絶縁領域８１をカバーする。
【００３１】
図１に示されるようなプレーナゲート電極９として形成されたゲート電極を備えたＩＧＢＴのために、第１の電気的絶縁領域８１は、エミッタ側面の表面上に配置される。第１および第２の電気的絶縁領域８１、８２間では、それは、電気的絶縁層８を形成する。ゲート電極９は、一般的に埋め込まれる。それは、完全に埋め込まれる。したがって、ゲート電極９は、第１の電気的絶縁領域８１によって、ベース層１０、第２の層６およびソース領域７から分離される。ゲート電極９は、大量にドープしたポリシリコンまたはアルミニウムのような金属で一般的に作られている。
【００３２】
ソース領域７、ゲート電極９および電気的絶縁層８のうちの少なくとも１つは、開口が第２の層６の上に作成されるように、形成される。開口は、ソース領域７、ゲート電極９および電気的絶縁層８のうちの少なくとも１つに囲まれる。
【００３３】
第１の電気コンタクト２は、それが第２の層６およびソース領域７へ直接電気的にコンタクトするように、開口内のエミッタ側面上に配置される。この第１の電気コンタクト２は、一般的に電気的絶縁層８をカバーする。しかし、それは、第２の電気的絶縁領域８２によってゲート電極９から分離され、したがって電気的に絶縁される。
【００３４】
プレーナゲート電極９を備えた発明のＩＧＢＴの代わりに、発明のＩＧＢＴは、図２に示されるようなトレンチゲート電極９’として形成されたゲート電極を具備してもよい。トレンチゲート電極９’は、ソース領域７に隣接して第２の層６と同じ平面の中で配置され、第１の絶縁領域８１によって互いから分離されている。それは、さらにベース層１０からゲート電極９を分離する。第２の絶縁領域８２は、トレンチゲート電極９’として形成されたゲート電極の表面上に配置され、つまり、第１の電気コンタクト２からトレンチゲート電極９を絶縁する。
【００３５】
ＩＧＢＴは、さらにｎ型バッファ層４を具備する。それは、ベース層１０と第２の電気コンタクト３との間に配置される。バッファ層４は、ベース層１０より高いドーピングおよび第１の領域５１より低いドーピングを有する。
【００３６】
第１および第２の領域５１および５２の少なくとも１つは、バッファ層４と第２の主電極３との間のコレクタ側面上に配置される。
【００３７】
好ましい実施形態では、次の幾何学的な規則の少なくとも１つ以上またはすべてが満たされる：
第２の領域５２の合計面積は、合計ウエハ面積の９０〜９９％である、
第２の領域５２の幅は、少なくとも５０μｍである、または
第１の領域５１の幅は、少なくとも５μｍである。
【００３８】
その場合に、絶縁ゲートバイポーラトランジスタが逆伝導半導体装置（ＲＣ−ＩＧＢＴ）として動作する全体の基板面積の、第１の領域面積は、１０〜３０％以上の値に向上させ、第２の領域面積は、９０％から７０％未満に従って減少される。
【００３９】
そのような発明のＲＣ−ＩＧＢＴでは、ダイオードは、第１の電気コンタクト２（それは、ダイオード中のアノード電極を形成する）、第２の層６（その一部は、アノード層を形成する）、ベース層１０（その一部は、ダイオード中のベース層を形成する）、バッファ層４、第１の領域５１（その領域は、カソード層を形成する）および第２の電気コンタクト３（それは、カソード電極を形成する）間に形成される。
【００４０】
発明のＲＣ−ＩＧＢＴでは、絶縁バイポーラトランジスタ（ＩＧＢＴ）は、第１の電気コンタクト２（それは、ＩＧＢＴ中のエミッタ電極を形成する）、ソース領域７、第２の層６（その一部は、チャンネル領域を形成する）、ベース層１０（その一部は、ＩＧＢＴ中のベース領域を形成する）、バッファ層４、第２の領域５２（それは、コレクタ層を形成する）および第２の電気コンタクト３（その一部は、コレクタ電極を形成する）間に形成される。
【００４１】
発明のバイポーラパンチスルー半導体装置は、さらに図３に示されるようなパンチスルー統合ゲート整流サイリスタ（ＩＧＣＴ）の形をしているバイポーラスイッチになりえる。
【００４２】
この場合、半導体基板は、異なる導電型の層を持った４層のｐｎｐｎ構造を具備する。構造は、ゲート整流サイリスタの内部構造を定義する。それは、ゲート電極を介してターンオフを可能にする。構造は、次の層を具備する：
第１の電気コンタクト２とコンタクトする外部の（ｎ＋）ドープカソード領域１５、それは、カソードメタライゼーションを形成する、
カソードメタライゼーションの反対側上のカソード領域１５とコンタクトするｐ不純物を備えた第２のｐドープ層６、
カソード領域１５の反対側上の第２の層６とコンタクトする（ｎ−）ドープベース層１０、
第２の層６の反対側上のベース層１０とコンタクトするｎドープバッファ層４、
アノードメタライゼーションの形をしている第２の電気コンタクト３と両方ともコンタクトする、アノード層の形をしている第１のｎドープ領域５１および第２のｐドープ領域５２を具備する第１の層５。
【００４３】
ゲート電極９は、基板１のカソード側面上に配置され、第２の層６と電気的にコンタクトする。
【００４４】
第１および第２領域５１、５２のうちの少なくとも１つは、バッファ層４と第２の電気コンタクト３との間のコレクタ側面上に配置される。
【００４５】
好ましい実施形態では、次の幾何学的な規則の少なくとも１つ以上またはすべてが満たされる：
第２の領域５２の合計面積は、合計基板面積の７５〜９９％である、
第２の領域５２の幅は、少なくとも５０μｍである、または
第１の領域５１の幅は、少なくとも５μｍである。
【００４６】
別の一般的な実施形態では、発明のバイポーラパンチスルー半導体装置は、さらに図４〜６に示されるような逆伝導パンチスルー統合ゲート整流サイリスタになりえる。
【００４７】
そのようなデバイスは、フリーホイーリングダイオードに隣接する統合ゲート整流サイリスタを１つの共通基板１内に具備する。この場合、ＩＧＣＴは、第１および第２の領域５１、５２を交互に具備することができる。第２の領域５２は、好ましくは、合計ウエハ面積の７５〜９９％の合計面積有する（図４）。ダイオードは、単一のｎドープ第３の領域５５を具備する。
【００４８】
または、ダイオードは、第１および第２領域５１’、５２’を交互に具備することができる。第２の領域５２は、好ましくは、合計ウエハ面積の１〜２５％の合計面積を有している（図５）。この場合、ＩＧＣＴは、単一のｐドープ第４の領域５６を具備する。これらの場合では、第１の層は、単一の第３の領域５５または単一の第４の領域５６をそれぞれ具備する。
【００４９】
さらに別の実施形態では、ＩＧＣＴとダイオードの両方は、ＩＧＣＴおよびダイオードのために上で与えられた規則によって、第１および第２領域５１、５１’、５２、５２’をそれぞれ交互に具備する（図６）。
【００５０】
一般的に、発明のバイポーラパンチスルー半導体装置の製造のために、第１の主側面１１上の層は、半作りの半導体装置に帰着して製造される。
【００５１】
半導体エキスパートに有名などんな製造方法も、第１の主側面１１上のこれらの層の生成のために行なうことができる。
【００５２】
一般的に、しかし、必ずではなく、基板１の第２の側面１２上の層は、第１の電気コンタクト２を作成する前または後に、または、第２の主側面１２上の層の製造の間のいくつかの段階のどちらか一方で、第１の側面１１上の層を製造した後に製造される。バッファ層は、一般的に、第１および第２の領域が作られる前に製造される。
【００５３】
以下に、第２の主側面１２上の半導体装置の第１の層５を製造するための発明の方法が説明される。発明のバイポーラパンチスルー半導体装置の製造については、半導体基板１は、第１の主側面１１および第１の主側面１１の反対側の第２の主側面１２を備えている。完成した半導体装置は、第１および第２の導電型の層を備えた少なくとも１つの２層構造を具備する。層の１つは、第１の導電型のベース層１０である。第１の電気コンタクト２は、第１の主側面１１上に配置される。第２の電気コンタクト３は、第２の主側面１２上に配置される。第１の導電型のバッファ層４は、第２の主側面１２上のベース層１０上に配置される。そのバッファ層４は、ベース層１０より高いドーピング濃度を有している。第１の層５は、バッファ層４と第２の電気コンタクト３との間の基板１内に配置される。第１の層５は、少なくとも１つの第１の導電型の第１の領域５１、５１’と少なくとも１つの第２の導電型の第２の領域５２、５２’とを交互に具備する。
【００５４】
第１の層５の生成のための製造方法は、次のステップを具備する：第１の領域５１、５１’の生成のために、第１の導電型の粒子は、第２の主側面１２上に適用され、特に注入または堆積される。第２の領域５２、５２’の生成のために、第２の導電型の粒子は、第２の主側面１２上に、好ましくは注入または堆積によって適用される。第１の導電型の粒子の適用または第２の導電型の粒子の適用の少なくとも１つのステップは、マスクを通して行われる。粒子が２μｍ以下で基板１へ拡散し、第２の領域の接合プロファイルが最大１μｍで最大ドーピング濃度の９０％から１０％まで低下するような条件で、第２の導電型の粒子は、後で活性化される。
【００５５】
好ましい実施形態では、第１の導電型の粒子は、粒子が２μｍ以下で基板１へ拡散するような条件で、活性化される。
【００５６】
他の好ましい実施形態では、次の幾何学的な規則の少なくとも１または複数、またはすべてが満たされる：
第１の領域５１、５１’は、第１の領域５１の接合プロファイルが最大１μｍで最大ドーピング濃度の９０％から１０％まで低下するように、生成される、
第１の領域５１、５１’の深さは、第２の領域５２、５２’の深さと等しい、または、第２の領域５２、５２’の深さより高い。
【００５７】
第１の領域５１、５１’または第２の領域’５２、５２または両方の領域５１、５１’、５２、５２’の生成用の粒子は、注入または堆積される。第１の領域５１、５１’の生成用の粒子のためのドーピング濃度は、１＊１０１７から１＊１０２０ｃｍ−３である。一方、第２の領域５２、５２’の生成用の粒子のためのドーピング濃度は、１＊１０１６から１＊１０１８ｃｍ−３である。
【００５８】
製造される半導体装置のタイプによって、特に種々の半導体のタイプのために上で与えられた値に従って、第１および第２の領域の合計面積は変えられる。
【００５９】
第１の領域５１、５１’または第２の領域’５２、５２、または両方の領域５１、５１’、５２、５２’の生成用の粒子は、レーザアニーリングまたは熱処理によって活性化することができる。熱処理は、４００℃から１００℃の間の温度および／または最大６０分で行なわれる。第１の領域５１、５１’および第２の領域５２、５２’の生成用の粒子は、同時に活性化することができる。または、代わりに、粒子は、他方の後にある層のために連続的に活性化することができる。
【００６０】
好ましくは、ホウ素粒子に、拡散発生がないまたは最小の高い活性化エネルギーがあるので、第２の領域の生成用の粒子は、ホウ素粒子である。
【００６１】
バイポーラパンチスルー半導体装置を完成させるために、第２の電気コンタクト３は、第１および第２の領域５１、５１’、５２、５２’、適用可能な場合は第３または第４の領域５５、５６上の第２の主側面１２上に作成される。その結果、第２の電気コンタクト３は、第１および第２の領域５１、５１’、５２、５２’（適用可能な場合、第３または第４の領域５５、５６）へ電気的に直接コンタクトする。一般的には、金属は、第２の電気コンタクト３の生成ために第２の主側面１２上に置かれる。
【参照リスト】
【００６２】
１                基板、
１０              ベース層、
１１              第１の主側面、
１２              第２の主側面、
１５              カソード領域、
１００、１００’  ＩＧＢＴ、
１０１            ダイオード、
１０２            ＩＧＣＴ、
１０３            ＲＣ−ＩＧＣＴ、
２                第１の電気コンタクト、
３                第２の電気コンタクト、
４                バッファ層、
５                第１の層、
５１、５１’      第１の領域、
５１０            第１の領域深さ、
５２、５２’      第２の領域、
５２０            第２の領域深さ、
５３              接合プロファイル、
５４              接合プロファイルの低下、
５５              第３の領域、
５６              第４の領域、
６                第２の層、
７                ソース領域、
８                電気的絶縁層、
８１              第１の電気的絶縁領域、
８２              第２の電気的絶縁領域、
９、９’          ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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