(57)【要約】【解決手段】広帯域幅電源電圧変動除去比（ＰＳＲＲ）を有する低ドロップアウト（ＬＤＯ）電圧レギュレータが述べられる。一側面では、ＬＤＯ電圧レギュレータは、２つの個々の電圧レギュレータ回路ステージを含む。第１ステージ電圧レギュレータ回路出力は、入力電源電圧（ＶＤＤ）と最終的にレギュレートされた出力電圧（ＶＲＥＧ）との間の中間電圧（ＶＩＮＴ）である。第２ステージ電圧レギュレータ回路出力は最終的にレギュレートされた出力電圧（ＶＲＥＧ）であり、ノイズに敏感なアナログ回路に対して幅広い動作帯域幅にわたって最適化される。全周波数にわたってＶＤＤからＶＲＥＧへのＡＣ応答を最小化するため、第１ステージ電圧レギュレータ回路はゼロ点の周波数を有する一方で、第２ステージ電圧レギュレータ回路はマッチングした極の周波数を有する。【選択図】図４【特許請求の範囲】
【請求項１】
出力が、入力電源電圧ＶＤＤと最終的にレギュレートされた電圧ＶＲＥＧとの間の中間電圧ＶＩＮＴであり、主要ゼロ点の周波数（dominant zero frequency）で特徴付けられる第１ステージ電圧レギュレータ回路と、
出力が、前記最終的にレギュレートされた電圧ＶＲＥＧであり、主要極の周波数（dominant pole frequency）で特徴付けられる第２ステージ電圧レギュレータ回路と
を有する低ドロップアウト（ＬＤＯ：low drop-out）電圧レギュレータ。
【請求項２】
前記第２ステージ電圧レギュレータ回路の前記出力ノードに接続された負荷を更に有する、請求項１のＬＤＯ電圧レギュレータ。
【請求項３】
前記第１ステージ電圧レギュレータ回路、第２ステージ電圧レギュレータ回路、及び負荷は、周波数レンジに対する、前記入力電源電圧ＶＤＤを供給する入力から前記出力ノードへのＡＣ伝達関数を最小化するように、前記第１ステージ電圧レギュレータ回路の前記主要ゼロ点の周波数と前記第２ステージ電圧レギュレータ回路の前記主要極の周波数とを調整するように動作する、請求項２のＬＤＯ電圧レギュレータ。
【請求項４】
前記第１ステージ電圧レギュレータ回路は第１ステージエラー増幅器回路を含み、
前記第１ステージエラー増幅器回路についての利得は、前記第１ステージ電圧レギュレータ回路の前記出力ノードから前記第１ステージエラー増幅器回路の正入力へのフィードバック経路によって設定される、請求項１のＬＤＯ電圧レギュレータ。
【請求項５】
前記第１ステージエラー増幅器回路は、前記出力ノードからの前記フィードバックと、前記第１ステージエラー増幅器回路の負入力に接続された参照電圧とを比較する、請求項４のＬＤＯ電圧レギュレータ。
【請求項６】
前記第１ステージエラー増幅回路出力は、第１ステージＰＭＯＳデバイスのゲート入力に接続され、
前記第１ステージＰＭＯＳデバイスのソースは、前記入力電源電圧ＶＤＤを供給する入力に接続され、
前記第１ステージＰＭＯＳデバイスのドレインは、前記第１ステージ電圧レギュレータ回路の前記出力ノードに接続される、請求項５のＬＤＯ電圧レギュレータ。
【請求項７】
前記第２ステージリニア電圧レギュレータ回路は第２ステージエラー増幅器回路を含み、
前記第２ステージエラー増幅器回路についての利得は、前記入力電源電圧ＶＤＤを供給する入力から前記第２ステージエラー増幅器回路の正入力へのフィードバック経路によって設定される、請求項４のＬＤＯ電圧レギュレータ。
【請求項８】
前記第２ステージエラー増幅器回路は、前記入力電源電圧ＶＤＤを供給する前記入力からの前記フィードバックと、前記第２ステージエラー増幅器回路の負入力に接続された参照電圧とを比較する、請求項７のＬＤＯ電圧レギュレータ回路。
【請求項９】
前記第２ステージエラー増幅器回路は、第２ステージＰＭＯＳデバイスのゲート入力に接続され、
前記第２ステージステージＰＭＯＳデバイスのソースは、前記第１ステージ電圧レギュレータ回路の前記出力ノードに接続され、
前記第２ステージＰＭＯＳデバイスのドレインは、前記第２ステージ電圧レギュレータ回路の前記出力ノードに接続される、請求項８のＬＤＯ電圧レギュレータ回路。
【請求項１０】
前記第１ステージエラー増幅器回路の前記利得は、第１抵抗分割器（resistive divider）で構成されるフィードバック経路によって設定される、請求項９のＬＤＯ電圧レギュレータ回路。
【請求項１１】
前記第２ステージエラー増幅器回路の前記利得は、第２抵抗分割器で構成されるフィードバック経路によって設定される、請求項１０のＬＤＯ電圧レギュレータ回路。
【請求項１２】
前記第１ステージエラー増幅器回路の正電圧電源は、前記入力電源電圧ＶＤＤに接続される、請求項９のＬＤＯ電圧レギュレータ回路。
【請求項１３】
前記第２ステージエラー増幅器回路の正電圧電源は、前記第１ステージ電圧レギュレータ回路の前記出力ノードに接続される、請求項１２のＬＤＯ電圧レギュレータ回路。
【請求項１４】
前記第１ステージリニア電圧レギュレータ回路の前記主要ゼロ点の周波数は、第１ステージＰＭＯＳデバイスのゲートとドレインとの間に接続されたキャパシタによって形成される、請求項１のＬＤＯ電圧レギュレータ回路。
【請求項１５】
前記第２ステージリニア電圧レギュレータ回路の前記主要極の周波数は、前記第２ステージ電圧レギュレータ回路の前記出力ノードにおける前記第２ステージリニア電圧レギュレータ回路の出力抵抗、負荷抵抗、及び負荷容量の組み合わせによって形成される、請求項１４のＬＤＯ電圧レギュレータ回路。
【請求項１６】
出力が、入力電源電圧ＶＤＤと最終的にレギュレートされた電圧ＶＲＥＧとの間の中間電圧ＶＩＮＴであり、主要ゼロ点の周波数（dominant zero frequency）で特徴付けられる第１ステージ電圧レギュレータ回路と、
出力ノードが、前記最終的にレギュレートされた電圧ＶＲＥＧであり、主要極の周波数（dominant pole frequency）で特徴付けられる第２ステージ電圧レギュレータ回路と
を備える低ドロップアウト（low drop-out）電圧レギュレータを含む集積回路（ＩＣ）。
【請求項１７】
前記第２ステージ電圧レギュレータ回路の前記出力ノードに接続された負荷を更に有する、請求項１６のＩＣ。
【請求項１８】
前記第１ステージ電圧レギュレータ回路、第２ステージ電圧レギュレータ回路、及び負荷は、周波数レンジに対する、前記入力電源電圧ＶＤＤを供給する入力から前記出力ノードへのＡＣ伝達関数を最小化するように、前記第１ステージ電圧レギュレータ回路の前記主要ゼロ点の周波数と前記第２ステージ電圧レギュレータ回路の前記主要極の周波数とを調整するように動作する、請求項１７のＩＣ。
【請求項１９】
前記第１ステージ電圧レギュレータ回路は第１ステージエラー増幅器回路を含み、
前記第１ステージエラー増幅器回路についての利得は、前記第１ステージ電圧レギュレータ回路の前記出力ノードから前記第１ステージエラー増幅器回路の正入力へのフィードバック経路によって設定される、請求項１８のＩＣ。
【請求項２０】
前記第２ステージリニア電圧レギュレータ回路は第２ステージエラー増幅器回路を含み、
前記第２ステージエラー増幅器回路についての利得は、前記第２ステージ電圧レギュレータ回路の前記出力ノードから前記第２ステージエラー増幅器回路の正入力へのフィードバック経路によって設定される、請求項１９のＩＣ。
【請求項２１】
前記第１ステージリニア電圧レギュレータ回路の前記主要ゼロ点の周波数は、第１ステージＰＭＯＳデバイスのゲートとドレインとの間に接続されたキャパシタによって形成される、請求項１６のＩＣ。
【請求項２２】
前記第２ステージリニア電圧レギュレータ回路の前記主要極の周波数は、前記第２ステージ電圧レギュレータ回路の前記出力ノードにおける前記第２ステージリニア電圧レギュレータ回路の出力抵抗、負荷抵抗、及び負荷容量の組み合わせによって形成される、請求項２１のＩＣ。
【請求項２３】
その出力ノードにおいて入力電源電圧ＶＤＤと最終的にレギュレートされた電圧ＶＲＥＧとの間の中間電圧ＶＩＮＴを生成し、主要ゼロ点の周波数（dominant zero frequency）で特徴付けられる第１ステージ電圧レギュレータ手段と、
その出力ノードにおいて、前記最終的にレギュレートされた電圧ＶＲＥＧを生成し、主要極の周波数（dominant pole frequency）で特徴付けられる第２ステージ電圧レギュレータ手段と
を備える低ドロップアウト（ＬＤＯ：low drop-out）電圧レギュレータを含むデバイス。
【請求項２４】
前記第２ステージ電圧レギュレータ手段の前記出力ノードに接続された負荷を更に有する、請求項２３のデバイス。
【請求項２５】
前記第１ステージ電圧レギュレータ手段、第２ステージ電圧レギュレータ手段、及び負荷は、周波数レンジに対する、前記入力電源電圧ＶＤＤを供給する入力から前記出力ノードへのＡＣ伝達関数を最小化するように、前記第１ステージ電圧レギュレータ手段の前記主要ゼロ点の周波数と前記第２ステージ電圧レギュレータ手段の前記主要極の周波数とを調整するように動作する、請求項２４のデバイス。
【請求項２６】
前記第１ステージ電圧レギュレータ回路は第１ステージエラー増幅器手段を含み、
前記第１ステージエラー増幅器手段についての利得は、前記第１ステージ電圧レギュレータ手段の前記出力ノードから前記第１ステージエラー増幅器手段の正入力へのフィードバック経路によって設定される、請求項２３のデバイス。
【請求項２７】
前記第２ステージリニア電圧レギュレータ手段は第２ステージエラー増幅器手段を含み、
前記第２ステージエラー増幅器手段についての利得は、前記第２ステージ電圧レギュレータ回路の前記出力ノードから前記第２ステージエラー増幅器回路の正入力へのフィードバック経路によって設定される、請求項２６のデバイス。
【請求項２８】
前記第１ステージエラー増幅器手段の前記利得は、第１抵抗分割器（resistive divider）で構成されるフィードバック経路によって設定される、請求項２７のデバイス。
【請求項２９】
前記第１ステージリニア電圧レギュレータ手段の前記主要ゼロ点の周波数は、第１ステージＰＭＯＳデバイスのゲートとドレインとの間に接続されたキャパシタによって形成される、請求項２３のデバイス。
【請求項３０】
前記第２ステージリニア電圧レギュレータ手段の前記主要極の周波数は、前記第２ステージ電圧レギュレータ手段の前記出力ノードにおける前記第２ステージリニア電圧レギュレータ手段の出力抵抗、負荷抵抗、及び負荷容量の組み合わせによって形成される、請求項２３のデバイス。
【請求項３１】
前記デバイスは集積回路である、請求項２３のデバイス。
【請求項３２】
前記デバイスは、携帯電話、無線通信デバイス、無線周波数送信機デバイス、無線周波数受信機デバイス、無線周波数送受信機デバイス、及び無線ハンドセットの少なくともいずれかである、請求項２３のデバイス。
【請求項３３】
電圧をレギュレートする方法であって、
入主要ゼロ点の周波数（dominant zero frequency）で特徴付けられた第１ステージ電圧レギュレータ回路に、力電源電圧ＶＤＤと最終的にレギュレートされた電圧ＶＲＥＧとの中間電圧ＶＩＮＴを生成させることと、
主要極の周波数（dominant pole frequency）で特徴付けられた第２ステージ電圧レギュレータ回路に、前記最終的にレギュレートされた電圧ＶＲＥＧを生成させることと
を備える方法。
【請求項３４】
周波数レンジに対する、前記入力電源電圧ＶＤＤを供給する入力から出力ノードへのＡＣ伝達関数を最小化するように、前記第１ステージ電圧レギュレータの前記主要ゼロ点の周波数と前記第２ステージ電圧レギュレータの前記主要極の周波数とを調整すること、を更に備える請求項３３の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して集積回路の分野に関し、より具体的には、システムオンチップ（ＳｏＣ）内の位相ロックループ（ＰＬＬ）及び他の組み込みアナログコアのような、ノイズに敏感な個々のアナログ回路のための低ドロップアウト（ＬＤＯ：low drop-out）電圧レギュレータに関する。
【背景技術】
【０００２】
位相ロックループ（ＰＬＬ）、電圧制御発振器（ＶＣＯ）、デジタル／アナログコンバータ（ＤＡＣ）、アナログ／デジタルコンバータ（ＡＤＣ）、及び無線周波数（ＲＦ）送受信機のような組み込み（embedded）アナログ回路は、個々のブロックにおける低ノイズ量、スプリアスフリー（spurious free）なダイナミックレンジ、タイミングジッター、及び位相ノイズの要求を満たすために、広帯域幅ノイズフリー電源を期待している。
【０００３】
図１は、共通外部電源電圧ＶＤＤに結合された複数の回路ブロック１２０に接続された複数のＬＤＯ１１０を用いたＳｏＣ１００の、集積回路ダイ（die）ブロック図の例である。
【０００４】
より多くのＳｏＣ設計が、同一のシリコンダイにより多くのアナログ回路をデジタルプロセッサと共に組み込む方向に進展するにつれて、回路分離を改善するために、各組み込みアナログコア毎に独立した低ノイズ電圧レギュレータを盛り込むことが望ましい。
【０００５】
低ドロップアウト（ＬＤＯ：Low-Drop-out）電圧レギュレータは、この要求を満足するために伝統的に用いられてきた。しかしながら、オンチップ要素のみを用いて広帯域幅電源電圧変動除去比（ＰＳＲＲ：power supply rejection ratio）を実現するには設計課題がある。
【０００６】
伝統的な位相ロックループ（ＰＬＬ）及び組み込みアナログコアは、クリーン（clean）な電源電圧接続を得るために、独立した電源電圧バンプ（bumps）を用いる。電源電圧バンプ及びシリコンダイの接続パッドの数は、複数のＰＬＬ及び組み込みコアがシステムオンチップ（ＳｏＣ）に集積されると共に増加する。
【０００７】
電源電圧バンプは、パッケージ集積回路（ＩＣ）と主たるアプリケーション回路基板との間のハンダボール接続を指す。ＩＣにＬＤＯ電圧レギュレータを組み込むことにより、電源電圧及びグランド接続の数は最小化され、これにより、パッケージされたＩＣピン数、チップ及び主たるアプリケーション回路基板の配線の複雑さを低減出来る。
【０００８】
図２は、既知の単一ステージの低ドロップアウト（ＬＤＯ）電圧レギュレータの概念図である。図示するように、典型的な単一ステージＬＤＯ電圧レギュレータ２００は、共通ソースＰチャネル金属酸化物半導体（ＰＭＯＳ）デバイス２０４を駆動するエラー増幅器回路２０２を用いて実装され得る。ＰＭＯＳデバイス２０４は、入力電圧ＶＤＤからの電源電圧ノイズリークを抑制するため、ＰＭＯＳデバイス２０４のドレインＤに結合されたデカップリングキャパシタ（ＤＬ：decoupling capacitor）２０５を備える。ＰＭＯＳデバイス２０４のドレインＤが出力ノードＶＲＥＧである。ＰＭＯＳデバイス２０４は、ＰＭＯＳデバイス２０４の両端における電圧降下（ＶＤＤ−ＶＲＥＧ）を低く維持するため、一般的に（集積回路ダイ面積の観点から）大きい。ノードＶＲＥＧはまた、集積回路（ＩＣ）の負荷２０８に接続されている。ＩＣの負荷２０８は、抵抗性負荷（ＲＬ）２０９及び電流デバイス（ＩＬ）２１０と並列のデカップリングキャパシタ（ＣＬ）２０５を含む。
【０００９】
ＰＭＯＳデバイス２０４及びＩＣの負荷２０８の構成は、安定性の補償を必要とする２つの近接した極（two closely-spaced poles）をもたらす。概して、ミラー補償キャパシタ（Ｃｃ）が、ＰＭＯＳデバイス２０４のゲートＧにおける主要極（dominant pole）を実現するために用いられる。しかしながら、ミラー補償キャパシタ（Ｃｃ）２０６は、電源電圧（ＶＤＤ）とＬＤＯ電圧レギュレータ出力電圧（ＶＲＥＧ）への間の伝達関数（以下では、“電源対出力伝達関数（supply-to-output transfer function）”と呼ぶ）のゼロ点（zero）という結果をもたらす。電源対出力伝達関数のゼロ点は、このゼロ点の周波数を超える周波数における電源電圧変動除去比（ＰＳＲＲ）を危うくする（compromise）。
【００１０】
エラー増幅器回路２０２の反転端子２１１には、参照電圧ＶＲＥＦが与えられる。エラー増幅器２０２からの出力電圧はＶoutとして表記されている。ＶＲＥＧノードからエラー増幅器回路２０２の非反転端子２１２に、フィードバックループが延びている。ＶＲＥＦは典型的には、精密なバンドギャップリファレンスによって与えられ、そして所望のＶＲＥＧ電圧に等しい。あるいはＶＲＥＦは、所望のＶＲＥＧ電圧を設定するために、デジタル／アナログコンバータと共にバンドギャップリファレンスを用いることによるプログラマブルな電圧であっても良い。
【００１１】
図３は、図２に示す単一ステージＬＤＯ電圧レギュレータにおける、ＶＤＤ（入力）からＶＲＥＧ（出力）への広帯域幅電源変動除去対周波数（Ｈｚ）のグラフの例である。
【００１２】
図３に示すように、図２のＬＤＯ電圧レギュレータ２００におけるＶＤＤからＶＲＥＧへの電源変動除去対周波数（Ｈｚ）は、ゼロ点の周波数の位置によって危うくされ得る。この変動除去は、低周波数（本例では４００ｋＨｚ未満）において−４０ｄＢに制限され、伝達関数のゼロ点の結果として、約１ＭＨｚから１０ＧＨｚでより悪化する。最悪のケースの電源変動除去は、本例では１００ＭＨｚにおける約−１５ｄＢである。ＶＤＤ電源電圧上の広帯域ノイズの存在下では、そのような貧弱なＰＳＲＲを有するＬＤＯ電圧レギュレータは、適切なＶＲＥＧ出力電圧を用いるＰＬＬ、ＶＣＯ、ＤＡＣ、ＡＤＣ、及びＲＦ送受信機におけるアナログ回路ブロック性能を危うくさせるだろう。
【００１３】
従って、改善された広帯域幅電源電圧変動除去比（ＰＳＲＲ）を有する低ドロップアウト（ＬＤＯ）電圧レギュレータ集積回路が必要である。
【発明の概要】
【００１４】
広帯域幅電源電圧変動除去比（ＰＳＲＲ）を有する低ドロップアウト（ＬＤＯ）電圧レギュレータが述べられる。一側面では、ＬＤＯ電圧レギュレータは、２つの個々の電圧レギュレータ回路ステージを含む。第１ステージ電圧レギュレータ回路出力は、入力電源電圧（ＶＤＤ）と最終的にレギュレートされた出力電圧（ＶＲＥＧ）との間の中間電圧（ＶＩＮＴ）である。第２ステージ電圧レギュレータ回路出力は最終的にレギュレートされた出力電圧（ＶＲＥＧ）であり、ノイズに敏感なアナログ回路に対して幅広い動作帯域幅にわたって最適化される。全周波数にわたってＶＤＤからＶＲＥＧへのＡＣ応答を最小化するため、第１ステージ電圧レギュレータ回路はゼロ点の周波数を有する一方で、第２ステージ電圧レギュレータ回路はマッチングした極の周波数（matching pole frequency）を有する。
【図面の簡単な説明】
【００１５】
【図１】図１は、共通外部電源電圧ＶＤＤに接続された複数の回路ブロックのＬＤＯを有する集積回路ダイのブロック図の例。
【図２】図２は、一般的な単一ステージ低ドロップアウト（ＬＤＯ）電圧レギュレータの概念図。
【図３】図３は、図２に示す単一ステージＬＤＯ電圧レギュレータの、ＶＤＤ（入力）からＶＲＥＧ（出力）への広帯域幅電源電圧変動除去対周波数（Ｈｚ）のグラフの例。
【図４】図４は、好適な実施形態に係る、２ステージの広帯域幅の電源電圧変動除去比のＬＤＯ電圧レギュレータの概念図。
【図５】図５は、図４に示すＬＤＯ電圧レギュレータの、ＶＤＤからＶＩＮＴ、ＶＩＮＴからＶＲＥＧ、及びＶＤＤからＶＲＥＧへの伝達関数の電源電圧変動除去対周波数（Ｈｚ）のグラフの例。
【図６】図６は、図４に示すＬＤＯ電圧レギュレータの第１ＬＤＯステージ（ステージ１）の、ステージ１のオープンループ利得及びオープンループ位相対周波数（Ｈｚ）のグラフの例。
【図７】図７は、図４に示すＬＤＯ電圧レギュレータの第２ＬＤＯステージ（ステージ２）の、ステージ２のオープンループ利得及びオープンループ位相対周波数（Ｈｚ）のグラフの例。
【００１６】
理解を容易にするため、複数の図面で共通の同じ要素を指し得る場合には同じ参照番号が用いられているが、それが適切な場合にはそのような要素を区別するためにサフィックスが付加され得る。図面中のイメージは例示の目的に単純化され、必ずしもスケールを示すものではない。
【００１７】
添付図面は、本開示の典型的な構成を例示し、そのようなものとして、その他の同等の構成を許容し得る本開示の範囲を制限するものとは見なされるべきではない。同様に、いくつかの構成の特徴が、更に詳述されることなく、その他の構成に有益に組み込まれ得ることが意図される。
【発明を実施するための形態】
【００１８】
用語「典型的（exemplary）」は、本明細書では、「例（example）、例証（instance）、または例示（illustration）として与えられること」を意味するように用いられる。本明細書で「典型的」として述べられたあらゆる実施形態は、他の実施形態に対して好適または有利であると解釈される必要はない。
【００１９】
広帯域幅の電源電圧変動除去比（ＰＳＲＲ： power supply rejection ratio）の低ドロップアウト（ＬＤＯ：low drop-out）電圧レギュレータは、位相ロックループ（ＰＬＬ）、電圧制御発振器（ＶＣＯ）、高速デジタル／アナログコンバータ（ＤＡＣ）の参照電流生成器、高速アナログ／デジタルコンバータ（ＡＤＣ）のリファレンスバンドギャップ電圧生成器、及びその他の広帯域アナログコアのような、ノイズに敏感な個々のアナログ回路に対してクリーンな電源電圧（clean voltage supply）を生成する。ＳｏＣにおける個々のアナログ回路ブロックに対して個々の広帯域幅のＰＳＲＲ ＬＤＯ電圧レギュレータを用いることは、複数のＰＬＬとその他のアナログ組み込みコアとの間でパッケージ電源電圧バンプを共有させることを可能とし、これにより、ノイズに敏感なアナログ回路で必要とされるパッケージの電源電圧バンプの数を減らす。
【００２０】
図４は、好適な実施形態に係る２ステージの広帯域幅の電源電圧変動除去比ＬＤＯ電圧レギュレータ３００の概念図である。
【００２１】
ＬＤＯ電圧レギュレータ３００は、電源対出力の伝達関数（supply-to-output transfer function）において、主要ゼロ点（dominant zero）を主要極（dominant pole）から切り離すように機能する。ＬＤＯ電圧レギュレータ３００は、第１ステージの電圧レギュレータ回路３０１ａと第２ステージの電圧レギュレータ回路３０１ｂとを含む。第１ステージ電圧レギュレータ回路３０１ａは広帯域幅のステージであり、第２ステージ電圧レギュレータ回路３０１ｂよりも高い出力利得を有する。第２ステージ電圧レギュレータ回路３０１ｂは、狭帯域幅（narrow bandwidth）のステージである。第１ステージ電圧レギュレータ回路３０１ａ及び第２ステージ電圧レギュレータ回路３０１ｂは、それぞれ第１ステージのエラー増幅器回路（error amplifier circuit）３０２ａ及び第２ステージのエラー増幅器回路３０２ｂを含む。第１ステージエラー増幅器回路３０２ａ及び第２ステージエラー増幅器回路３０２ｂの各々の出力は、それぞれＰＭＯＳデバイス３０４及び３０５のドレインに結合されている。このように構成されたＬＤＯ電圧レギュレータ３００は、以下で詳細に説明されるように、電源対出力の伝達関数において極−ゼロ点補償（pole-zero cancellation）を有し、これは広帯域幅のＰＳＲＲをもたらす。
【００２２】
第１ステージレギュレータ回路３０１ａは更に、第２ステージ電圧レギュレータ回路３０１ｂにおけるレギュレータループ３１０ｂよりも約１０倍広い周波数帯域幅に構成されたレギュレータループ３１０ａを含む。レギュレータループ３１０ａ及び３１０ｂの、互いの安定化のふるまい（settling behavior）への影響は皆無かそれに近い。
【００２３】
更に、第２ステージ電圧レギュレータ回路３０１ｂの電源対出力の伝達関数の主要極（dominant pole）と、第１ステージ電圧レギュレータ回路３０１ａの電源対出力の伝達関数の主要ゼロ点（dominant zero）は、広帯域幅ＰＳＲＲを得るために、互いに接するように（同じ周波数に）位置される。第１ステージ電圧レギュレータ回路３０１ａの電源対出力の伝達関数の主要ゼロ点は、ミラー補償キャパシタ（Ｃｃ１）３０７によって生成される。
【００２４】
第１ステージ電圧レギュレータ回路３０１ａは、中間電圧ＶＩＮＴに低くレギュレート（regulated down）される電源電圧ＶＤＤを有する。ＶＩＮＴは、第２ステージ電圧レギュレータ回路３０１ｂの出力において最終電圧ＶＲＥＧに低くレギュレートされる。中間電圧ＶＩＮＴが低インピーダンスソースノードを提供するので、第１ステージ電圧レギュレータ回路３０１ａにおける第１ステージエラー増幅器回路３０２ａの出力は、ループ伝達関数での主要極を形成する。
【００２５】
ノードＶＩＮＴ上の低インピーダンスは、ループ伝達関数の主要極を高周波数に位置させ、そして広帯域設計を得るのに役立つ。このことは、第１ステージ電圧レギュレータ回路の電源対出力の伝達関数においては、ミラー補償キャパシタ（Ｃｃ１）３０７によって生成された主要ゼロ点を、周波数において更に押し出す（push out）ことに等価である。更に、中間電圧ＶＩＮＴでの低インピーダンスノードはまた、ＶＤＤとＶＩＮＴとの間の更なるＰＳＲＲを提供する。
【００２６】
図示した本実施形態では、第１ステージ電圧レギュレータ回路３０１ａ及び第２ステージ電圧レギュレータ回路３０１ｂは、個々の単一ステージエラー増幅回路を含む。第２ステージ電圧レギュレータ回路３０１ｂは、ノードＶＲＥＧがループ伝達関数の主要極を形成するように設計される。レギュレータループの安定性を確保するため、第２ステージエラー増幅器回路３０２ｂは、中程度から低い利得に設計される。
【００２７】
２ステージのＬＤＯ電圧レギュレータ３００の各ステージの電圧レギュレータ回路３０１ａ及び３０１ｂは、図４に示すように、その出力段において、各エラー増幅器回路の共通ソースＰＭＯＳデバイス３０４または３０５を駆動する対応するエラー増幅器回路３０２ａまたは３０２ｂを用いて実装される。
【００２８】
ＰＭＯＳデバイス３０４は、ドレインＤ１、ゲートＧ１、及びソースＳ１を含む。同様にＰＭＯＳデバイス３０５は、ドレインＤ２、ゲートＧ２、及びソースＳ２を含む。ＰＭＯＳデバイス３０５は更に、高周波数でのＬＤＯ電圧レギュレータ出力ノイズを抑制し、そしてループ伝達関数での主要極を形成することによる補償をもたらすため、ドレインＤ２でデカップリングキャパシタ（ＣＬ）３１２に結合される。ドレインＤ２と出力負荷３０６との間がノードＶＲＥＧとなる。出力負荷３０６は、抵抗性負荷（ＲＬ）３１４と電流デバイス（ＩＬ）３１６と並列なデカップリングキャパシタ（ＣＬ）３１２を含み、電流デバイスは、１つまたはそれ以上のアクティブなアナログコア回路（ＰＬＬ、ＶＣＯ、ＤＡＣ、ＡＤＣ等）の負荷電流を示している。
【００２９】
参照電圧ＶＲＥＦは、エラー増幅器回路３０２ａの反転端子３２０に与えられる。エラー増幅器回路３０２ａからの出力電圧はＶout１として示されている。第１ステージ電圧レギュレータ回路３０１ａのフィードバックループ３１０ａは、ノードＶＩＮＴから、ループ利得を設定するためにＲ２及びＲ１で構成された抵抗分割回路３０８を介して、エラー増幅器回路３０２ａの非反転入力３２２に延びる。エラー増幅回路３０２ａの正電源電圧端子は、電源電圧ＶＤＤで、ＰＭＯＳデバイス３０４のソースＳ１に結合される。
【００３０】
参照電圧ＶＲＥＦは、エラー増幅器回路３０２ｂの反転端子３２０に与えられる。ＰＭＯＳデバイス３０５のソースＳ２は、第１ステージ電圧レギュレータ回路３０１ａからのノードＶＩＮＴに結合される。エラー増幅器回路３０２ｂからの出力電圧はＶout２として示されている。第２ステージ電圧レギュレータ回路３０１ｂのフィードバックループ３１０ｂは、ＰＭＯＳデバイス３０５のドレインＤ２におけるノードＶＲＥＧから、エラー増幅器回路３０２ｂの非反転端子３２６に延びる。エラー増幅回路３０２ｂの正電源電圧端子は、ノードＶＩＮＴに結合されている。ループ利得は、ノードＶＲＥＧがＶＲＥＦにあるＤＣ電圧をトラック（track）するように（ＶＲＥＧ＝ＶＲＥＦ）、１である。
【００３１】
先に述べたように、第１ステージ電圧レギュレータ回路３０１ａは、広帯域幅のステージである。単一ステージのエラー増幅器回路を仮定すると、第１ステージ３０１ａの出力デバイスについての利得（Ａo１）は、式（１）に従って規定される。すなわち、  
【数１】
2012511785.tif 000002
【００３２】
ここで、gmo1、gmo2、及びro1はそれぞれ、ＰＭＯＳデバイス３０４及び３０５のトランスコンダクタンス、並びに第１ステージ電圧レギュレータ回路３０１ａの出力インピーダンスとして定義される。典型的な値は、下記の表１に示されている。
【００３３】
ＰＭＯＳデバイス３０４のドレインＤ１、具体的にはノードＶＩＮＴにおいては、非主要極（non-dominant pole）が形成される。ＶＤＤと中間電圧ノードＶＩＮＴとの間の伝達関数は、式（２）に従って規定される極周波数（pole frequency）ωo1を有する。すなわち、  
【数２】
2012511785.tif 000003
【００３４】
ここで、Co1、gmo2、及びro1はそれぞれ、図３のＶＩＮＴノードにおける容量、ＰＭＯＳデバイス３０５のトランスコンダクタンス、並びに第１ステージ電圧レギュレータ回路３０１ａの出力インピーダンスとして定義される。典型的な値は、下記の表１に示されている。
【００３５】
エラー増幅器回路３０２ａの出力ノードは主要極（dominant pole）を形成する。エラー増幅器回路３０２ａの極周波数（pole frequency）ωa1は、式（３）に従って規定される。すなわち、  
【数３】
2012511785.tif 000004
【００３６】
ここで、ra1及びCa1はそれぞれ、エラー増幅器回路３０２ａの出力インピーダンス及びエラー増幅器回路３０２ａにおける実効出力容量として定義される。典型的な値は、下記の表１に示されている。
【００３７】
ノードＶＩＮＴノードでのＤＣ電圧変動除去（Ｓvint_Vdd）は、式（４）に従って規定される。すなわち、  
【数４】
2012511785.tif 000005
【００３８】
ここで、gmo2及びro1はそれぞれ、ＰＭＯＳデバイス３０５のトランスコンダクタンス及び第１ステージ電圧レギュレータ回路３０１ａの出力インピーダンスとして定義される。典型的な値は、下記の表１に示されている。
【００３９】
電源対中間電圧ＶＩＮＴノードの伝達関数（Ｈvint_vdd）は、式（５）に従って規定される。すなわち、  
【数５】
2012511785.tif 000006
【００４０】
ここで、Ｓvint_vddは上式（４）で規定され、Ａa1は第１ステージ電圧レギュレータ回路３０１ａのオープンループ増幅器利得であり、Ａo1は式（１）で計算された第１ステージ出力ＰＭＯＳデバイス３０４の利得であり、ωo1は式（２）の極周波数（radian/sec）であり、ωa1は上式（３）に従ったエラー増幅器回路３０２ａの極周波数（radian/sec）であり、ｓは周波数ｊω（radian/sec）に対応する変数である。典型的な値は、下記の表１に示されている。
【００４１】
第１ステージ電圧レギュレータ回路３０１ａのオープンループ利得関数（Ｈoloop1）は、式（６）に従って規定される。すなわち、  
【数６】
2012511785.tif 000007
【００４２】
ここで、Ａa1は第１ステージ電圧レギュレータ回路３０１ａのオープンループ増幅器利得であり、Ａo1は式（１）で計算された第１ステージ出力電圧レギュレータ回路３０１ａのループ利得であり、ωo1は式（２）の極周波数（radian/sec）であり、ωa1は上式（３）に従ったエラー増幅器回路３０２ａの極周波数（radian/sec）であり、ｓは周波数ｊω（radian/sec）に対応する変数である。典型的な値は、下記の表１に示されている。同様の式が、第２ステージ電圧レギュレータ回路３０１ｂについても以下に定義される。第２ステージ電圧レギュレータ回路３０１ｂは狭帯域のステージである。ＰＭＯＳデバイス３０５での出力利得（Ａo2）は、式（７）に従って規定される。すなわち、  
【数７】
2012511785.tif 000008
【００４３】
ここで、gmo2、ro2、及びrloadはそれぞれ、ＰＭＯＳデバイス３０５のトランスコンダクタンス、第２ステージ電圧レギュレータ回路３０１ｂの出力インピーダンス、及び出力負荷３０６内の負荷抵抗ＲＬとして定義される。典型的な値は、下記の表１に示されている。
【００４４】
ノードＶＲＥＧは主要極を形成する。ＶＲＥＧの極周波数（ωo2）は、式（８）に従って下記のように規定される。すなわち、  
【数８】
2012511785.tif 000009
【００４５】
ここで、ro2、rload、及びCLはそれぞれ、第２ステージ電圧レギュレータ回路３０１ｂの出力インピーダンス、出力負荷３０６内の負荷抵抗ＲＬ、及び出力負荷３０６内のＣＬとして定義される。典型的な値は、下記の表１に示されている。
【００４６】
第２ステージエラー増幅器回路３０２ｂの極は、非主要極を形成する。非主要極周波数（ωa2）は、式（９）に従って以下のように規定される。すなわち、
【数９】
2012511785.tif 000010
【００４７】
ここで、ra2及びCa2はそれぞれ、第２ステージエラー増幅器回路３０２ｂの出力における抵抗及び容量である。典型的な値は、下記の表１に示されている。
【００４８】
ＶＤＤからＶＲＥＧノードへのＤＣ電圧変動除去（Ｓvreg_vdd）は、式（１０）に従って規定される。すなわち、  
【数１０】
2012511785.tif 000011
【００４９】
ここで、ro2及びrloadはそれぞれ、第２ステージ電圧レギュレータ回路３０１ｂの出力インピーダンス及び出力負荷３０６内の負荷抵抗ＲＬとして定義される。典型的な値は、下記の表１に示されている。
【００５０】
ＶＩＮＴからＶＲＥＧノードへのＡＣ伝達関数（Ｈvreg_vint）は、式（１１）に従って規定される。すなわち、  
【数１１】
2012511785.tif 000012
【００５１】
ここで、Ｓvreg_vintは上式（１０）に従ったＤＣ変動除去であり、Ａa2は第２ステージ電圧レギュレータ回路３０１ｂのオープンループ増幅器利得であり、Ａo2は式（７）で計算された第２ステージ電圧レギュレータ回路３０１ｂのループ利得であり、ωo2は式（８）の極周波数（radian/sec）であり、ωa2は上式（９）に従ったエラー増幅器回路３０２ｂの極周波数（radian/sec）であり、ｓは周波数ｊω（radian/sec）に対応する変数である。典型的な値は、下記の表１に示されている。
【００５２】
第２ステージ電圧レギュレータ回路３０１ｂのオープンループ利得関数は、式（１２）に従って以下に規定される。すなわち、  
【数１２】
2012511785.tif 000013
【００５３】
ここで、Ａa2は第２ステージ電圧レギュレータ回路３０１ｂのオープンループ増幅器利得であり、Ａo2は式（７）で計算された第２ステージ電圧レギュレータ回路３０１ｂにおけるＰＭＯＳデバイス３０５の利得であり、ωo2は式（８）の極周波数（radian/sec）であり、ωa2は上式（９）に従ったエラー増幅器回路３０２ｂの極周波数（radian/sec）であり、ｓは周波数ｊω（radian/sec）に対応する変数である。典型的な値は、下記の表１に示されている。
【００５４】
ＶＤＤからＶＲＥＧノードへのＡＣ伝達関数（Ｈvreg_vdd）は、式（１３）に従って規定される。すなわち、  
【数１３】
2012511785.tif 000014
【００５５】
ここで、Ｈvint_vddは上式（５）に従ったＶＤＤからノードＶＩＮＴへのＡＣ伝達関数であり、Ｈvreg_vintは上式（１１）に従ったＶＩＮＴからノードＶＲＥＧへのＡＣ伝達関数である。典型的な値は、下記の表１に示されている。
【００５６】
ＰＭＯＳデバイス３０４及び３０５と同様にエラー増幅器回路３０２ａ及び３０２ｂの小信号パラメータの例は、以下の通り規定される。第１ステージの電圧レギュレータ回路３０１ａは、エラー増幅器回路３０２ａの出力で主要極を有し、ＰＭＯＳデバイス３０４の出力（ドレインＤ１）で非主要極を有する広帯域幅ループである。その他の値は、負荷容量（ＣＬ）及び負荷抵抗の変化に加えて、選択された集積回路プロセス（エラー増幅器のパラメータに影響する）、ＰＭＯＳデバイスサイズ（トランスコンダクタンス、電圧降下、及びドレイン容量）に依存し得る。
【表１】
2012511785.tif 000015
【００５７】
図５は、周波数（Ｈｚ）に対する、ＶＤＤからＶＩＮＴ（Ｈvint_vdd）、ＶＩＮＴからＶＲＥＧ（Ｈvreg_vint）、及びＶＤＤからＶＲＥＧ（Ｈvreg_vdd）への伝達関数についての電源変動除去のグラフの例である。図５において、20×log10（VINT/VDD）の伝達関数（ＶＤＤからＶＩＮＴへの伝達関数）のグラフは実線で示されている。20×log10（VREG/VINT）の伝達関数（ＶＩＮＴからＶＲＥＧへの伝達関数）のグラフは点線（dotted line）で示されている。20×log10（VREG/VDD）の伝達関数（ＶＤＤからＶＲＥＧへの伝達関数）のグラフは破線（dashed line）で示されている。ＶＤＤ対ＶＲＥＧの伝達関数は、周波数（Ｈｚ）に対する、第１ステージ電圧レギュレータ回路３０１ａの入力から、第２ステージ電圧レギュレータ回路３０１ｂの最終出力までである。
【００５８】
図６は、周波数（Ｈｚ）に対する、第１ステージ電圧レギュレータ回路３０１ａのオープンループ利得とオープンループ位相のグラフの例である。ループ利得のグラフは実線で示され、矢印は適切な縦軸ｄＢを指している。位相（度）のグラフは点線で示され、矢印は適切な縦軸（度（degree））を指している。
【００５９】
図７は、周波数（Ｈｚ）に対する、第２ステージ電圧レギュレータ回路３０１ｂのオープンループ利得とオープンループ位相のグラフの例である。ループ利得のグラフは実線で示され、矢印は適切な縦軸ｄＢを指している。位相（度）のグラフは点線で示され、矢印は適切な縦軸（度（degree））を指している。
【００６０】
開示された実施形態の上記説明は、当業者に本発明の製造及び使用を容易にするために与えられる。これらの実施形態の種々の変形が、当業者には容易に明白であろう。そして本明細書で定義された包括的な原理は、この発明の範囲及び精神から逸脱することなく、その他の実施形態に適用され得る。よって、この発明は本明細書に示された実施形態に限定されることを意図されないが、本明細書で開示された新規な特徴と原理に一致する最も広い範囲に許容される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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