(57)【要約】  本発明は、有限インパルス応答ＦＩＲおよび無限インパルス応答ＩＩＲ線形フィルタリング関数を実行できるようにする、かつ同じタイプの１つまたは複数の装置と組み合わせることができる階層構造ＦＤＨＳを備えたフィルタリング装置であって、Ｎ構成可能係数を備えたフィルタリング関数を実行するための手段を含む少なくとも１つの第１（１）および少なくとも１つの第２（２）のフィルタリングモジュールＦＭを含む装置である。モジュールＦＭのＮ係数の第１のサブセットが、非再帰フィルタリング関数を実行するように構成され、前記係数の第２のサブセットが、再帰フィルタリング関数を実行するように構成可能であり、１つまたは複数のフィードバックループが、モジュールＦＭごとに活性化可能であり、フィルタリングの少なくとも１つの結果サンプルが、各クロックサイクルで生成される。  本発明の主題はまた、階層構造ＦＤＨＳ（５１、５２）を備えた少なくとも２つのフィルタリング装置を用いる再構成可能フィルタリング装置ＲＦＤである。【選択図】      図１
2012502530.tif 000002
【特許請求の範囲】
【請求項１】
有限インパルス応答ＦＩＲおよび無限インパルス応答ＩＩＲ線形フィルタリング関数を実行できるようにする、かつ同じタイプの１つまたは複数の装置と組み合わせることができる階層構造ＦＤＨＳを備えたフィルタリング装置であって、前記装置が、Ｎ構成可能係数を備えたフィルタリング関数を実行するための手段を含む少なくとも１つの第１（１）および少なくとも１つの第２（２）のフィルタリングモジュールＦＭを含み、前記装置が、モジュールＦＭの前記Ｎ係数の第１のサブセットが非再帰フィルタリング関数を実行するように構成されることと、前記係数の第２のサブセットが再帰フィルタリング関数を実行するように構成可能であることと、１つまたは複数のフィードバックループがモジュールＦＭごとに活性化可能であることと、前記フィルタリングの少なくとも１つの結果サンプルが各クロックサイクルで生成されることと、を特徴とし、前記ＦＤＨＳ装置が、少なくとも、
−  フィルタリングされるサンプルストリームを前記装置に送信できるようにする主入力ポート（４）であって、前記２つのフィルタリングモジュールＦＭ（１、２）に接続された主入力ポート（４）と、
−  第２のサンプルストリームを前記装置に送信できるようにする、前記第１のフィルタリングモジュールＦＭ（１）に接続された２次入力ポート（３）と、
−  各再構成可能フィルタリングモジュールの出力部における、前記ストリームの組み合わせ（１０）後に、前記装置の出力部において前記フィルタリング動作の結果を送信できるようにする主出力ポート（１１）と、
−  前記第２のフィルタリングモジュールＦＭ（２）の出力部で得られたサンプルストリームで構成された、フィルタリング後の結果を送信できるようにする２次出力ポート（１２）であって、別のデジタルフィルタリング装置の前記２次入力ポート（３）に接続することができるポートと、を含むことを特徴とするフィルタリング装置。
【請求項２】
前記２次入力ポート（３）に供給される前記サンプルストリームが、前記主入力ポート（４）に供給される前記ストリームから独立した、処理されるサンプルストリームであることを特徴とする、請求項１に記載のフィルタリング装置。
【請求項３】
前記サンプルストリームが、別のＦＤＨＳ装置から生じるストリームであり、前記２つの装置が、Ｎより大きな次数のフィルタリング関数を実行するように接続されることを特徴とする、請求項１に記載のフィルタリング装置。
【請求項４】
前記フィルタリング装置が、少なくとも３つのフィルタリング構成において構成可能であり、前記第１の構成が、Ｎ／２次２Ｄ  ＩＩＲフィルタに対応し、前記第２の構成が、２つのＮ次２Ｄ  ＦＩＲフィルタに対応し、前記第３の構成が、２×Ｎ次２Ｄ  ＦＩＲフィルタに対応することを特徴とする、請求項１〜３のいずれか一項に記載のフィルタリング装置。
【請求項５】
各フィルタリングモジュールＦＭによって用いられる前記フィルタリング係数の値が、プログラム可能レジスタに記憶されることを特徴とする、請求項１〜４のいずれか一項に記載のフィルタリング装置。
【請求項６】
反因果サンプルストリームが、ＬＩＦＯ回路（５、７）によって生成されることであって、前記ＬＩＦＯ回路が、前記第１のフィルタリングモジュールＦＭ（１）の出力部および前記第２のフィルタリングモジュールＦＭ（２）の入力部に配置されることを特徴とする、請求項１〜５のいずれか一項に記載のフィルタリング装置。
【請求項７】
前記ＦＤＨＳ装置によって処理される前記データが、整数形式、固定小数点形式であってもよいことを特徴とする、請求項１〜６のいずれか一項に記載のフィルタリング装置。
【請求項８】
前記２つのフィルタリングモジュール（１、２）の出力間の待ち時間における差を自動的に補償できるようにする同期モジュール（９）を含むことを特徴とする、請求項１〜７のいずれか一項に記載のフィルタリング装置。
【請求項９】
前記装置によって用いられる各フィルタリングモジュールＦＭ（１、２）が、少なくともＮ乗算器（４３）、Ｎ遅延セル（４２）、２つの加算器ツリー（３２、３３）、主入力ポート（３６）、２次入力ポート（３７）、主出力ポート（３８）および２次出力ポート（３９）を含むことを特徴とする、請求項１〜８のいずれか一項に記載のフィルタリング装置。
【請求項１０】
前記装置によって用いられる各フィルタリングモジュール（１、２）が、前記処理されるサンプルが固定小数点形式で表される場合の、前記主出力ポート（３８）上流の再整列機能（３４）と、前記乗算器（４３）および前記加算器ツリー（３２、３３）によって導入された前記待ち時間のバランスを保つことができるようにする、前記２次出力ポート（３９）上流に配置された補償機能（３５）と、を含むことを特徴とする、請求項９に記載のフィルタリング装置。
【請求項１１】
前記装置の内部における前記データストリームのルーティングが、ステアリングフリップフロップ（６、８、４５、４８）に支援されて選択されることを特徴とする、請求項１〜１０のいずれか一項に記載のフィルタリング装置。
【請求項１２】
請求項１〜１１のいずれか一項に従って定義されるような、階層構造ＦＤＨＳ（５１、５２）を備えた少なくとも２つのフィルタリング装置を用いる再構成可能フィルタリング装置ＲＦＤであって、少なくとも、
−  フィルタリングされる１つまたは複数のサンプルストリームを前記装置への入力として供給できるようにする４つの入力ポート（５４）と、
−  前記装置によって実行される１つまたは複数の前記フィルタリング動作から結果として生じる１つまたは複数の前記ストリームを前記装置からの出力として供給できるようにする４つの出力ポート（５５）と、
−  一方では、前記ＦＤＨＳ装置の一方（５１）または他方（５２）の前記主入力ポート（５６、５８）もしくは前記２次入力ポート（５７、５９）へ前記入力ストリーム（５４）をルーティングできるようにする、他方では、前記ＲＦＤ装置（５５）からの、または別のＦＤＨＳ装置の前記主入力ポートもしくは前記２次入力ポートへの出力として、前記ＦＤＨＳ装置の前記主出力ポート（６０、６２）もしくは前記２次出力ポート（６１、６３）で利用可能な前記結果をルーティングできるようにする再構成可能ステアリング回路と、
を含むことを特徴とする再構成可能フィルタリング装置ＲＦＤ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、再構成可能階層構造を備えたデジタルフィルタリング装置に関し、特に、信号処理、画像処理、フィルタリングおよび電気通信の分野に適用される。
【背景技術】
【０００２】
画像処理、信号処理および電気通信では線形フィルタがよく用いられている。
【０００３】
画像処理では、線形フィルタによって、画像のノイズを低減すること、コントラストを向上させること、ギザギザを滑らかにすること、粗特性を抽出すること、さもなければ輪郭を抽出することが可能になる。例として、ＳｏｂｅｌおよびＰｒｅｗｉｔｔ演算子によって、画像の輪郭を検出することが可能になる。画像のマトリックス畳み込みが、２次元畳み込みマスクを用いて実行されるが、マスクは、３×３のサイズである。この畳み込みは、離散空間領域において行われ、実際には、３次ＦＩＲ有限インパルス応答フィルタによって実行される。
【０００４】
より正確な他の輪郭検出手順は、ＩＩＲ無限インパルス応答フィルタを用いる。ＩＩＲフィルタは、その再帰特性ゆえに、実行するのがＦＩＲフィルタより複雑である。実際には、フィルタの出力は、入力サンプルに依存するが、しかしまたフィルタリングからもたらされる前の結果にも依存する。さらに、データ供給タイプは、フィルタへの入力として反因果ストリームを供給するために、異なっていなければならない。例として、画像処理においてよく用いられるＤｅｒｉｃｈｅおよびＳｈｅｎフィルタは、それぞれ２次および１次ＩＩＲフィルタである。Ｄｅｒｉｃｈｅフィルタは、勾配計算に基づいて、処理済みの画像上で輪郭検出を実行できるようにする。横軸に沿った勾配は、縦座標方向において平滑化フィルタを用い、次に横座標方向において微分器フィルタを用いて計算される。２つのフィルタのそれぞれは、因果部および反因果部に分かれる。縦軸に沿った勾配を計算するためには、別の平滑化フィルタおよび別の微分器フィルタがさらに必要である。したがって、この手順で輪郭検出を実行するためには、４つの再帰フィルタが必要である。
【０００５】
信号処理システムがいくつかの並行アプリケーションを実行する能力を有することがますます普通になっている。画像処理システムの場合には、アルゴリズムは、典型的には、いくつかのタイプの動作、特に線形フィルタリング動作を画像に対して実行することを要求する。画像から有用な情報を抽出するために、いくつかのタイプのフィルタを計算して組み合わせてもよい。高い計算能力を有する一方で、異なる機能を実行するためのある程度の柔軟性を可能にするハードウェアモジュールが、今日、組み込みシステムにおいて特に有用である。
【０００６】
線形フィルタリング動作の実行を可能にする既存の解決法は、典型的には、プロセッサまたは専用アーキテクチャに支援されて実行される。
【０００７】
組み込みプロセッサに基づいた解決法の場合には、汎用プロセッサか、ＤＳＰと呼ばれるデジタル信号プロセッサか、さもなければＳＩＭＤタイプの特定のプロセッサを用いて線形フィルタリング動作を実行することが可能である。プロセッサのプログラミング性ゆえに、プロセッサを用いれば柔軟な実行が可能になるが、しかし利用可能な計算能力は、制限されたままである。実際には、長さＮのフィルタリングを実行するために、従来の汎用プロセッサは、典型的には、畳み込みを実行するために画像画素当たり４×Ｎクロックサイクルを必要とする。
【０００８】
ＤＳＰプロセッサは、この種の動作により適しているが、しかし画像画素当たりＮ／２サイクルを必要とする。
【０００９】
ＳＩＭＤプロセッサは、その高並列構造ゆえに、特に線形畳み込みに適しているが、しかし再帰フィルタの生成用にはそれほど適していない。これは様々なタイプのデータアクセス（因果および反因果）の処理と同様に、再帰フィルタに特有の、前の結果への依存性ゆえである。さらに、この種の計算は、著しい精度および計算上の広ダイナミックレンジを要求する。組み込みＳＩＭＤプロセッサは、これらの２つの側面に関して限界がある。
【００１０】
専用アーキテクチャに基づいた実行は、処理時間を最適化できるようにするが、しかしそれほど柔軟ではない。この場合に、シリコンに関してコストを最適化しながら、同一のアーキテクチャでＦＩＲフィルタおよびＩＩＲフィルタの両方を実現するのは困難である。
【００１１】
既存の解決法が、低計算性能の見返りに実行の高い柔軟性を可能にするか、または逆に限定された使用上の柔軟性の見返りに優れた計算性能を可能にすることが明らかである。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、特に、前述の欠点を改善することである。
【課題を解決するための手段】
【００１３】
この目的のために、本発明の主題は、有限インパルス応答ＦＩＲおよび無限インパルス応答ＩＩＲ線形フィルタリング関数を実行できるようにする、かつ同じタイプの１つまたは複数の装置と組み合わせることができる階層構造ＦＤＨＳを備えたフィルタリング装置であって、Ｎ構成可能係数を備えたフィルタリング関数を実行するための手段を含む少なくとも１つの第１および少なくとも１つの第２のフィルタリングモジュールＦＭを含む装置である。モジュールＦＭのＮ係数の第１のサブセットが、非再帰フィルタリング関数を実行するように構成され、前記係数の第２のサブセットが、再帰フィルタリング関数を実行するように構成可能であり、１つまたは複数のフィードバックループが、モジュールＦＭごとに活性化可能であり、フィルタリングの少なくとも１つの結果サンプルが、各クロックサイクルで生成される。ＦＤＨＳ装置には、フィルタリングされるサンプルストリームをその装置に送信できるようにする少なくとも１つの主入力ポートであって、２つのフィルタリングモジュールＦＭに接続される少なくとも１つの主入力ポートと、第２のサンプルストリームを装置に送信できるようにする、第１のフィルタリングモジュールＦＭに接続された２次入力ポートと、各再構成可能フィルタリングモジュールの出力部におけるストリームの組み合わせ後に、装置の出力部においてフィルタリング動作の結果を送信できるようにする主出力ポートと、第２のフィルタリングモジュールＦＭ（２）の出力部で得られたサンプルストリームで構成された、フィルタリング後の結果を送信できるようにする２次出力ポートであって、別のデジタルフィルタリング装置の２次入力ポート（３）に接続できる２次出力ポートと、が含まれる。
【００１４】
２次入力ポートに供給されるサンプルストリームは、例えば、主入力ポートに供給されるストリームから独立した、処理されるサンプルストリームである。
【００１５】
サンプルストリームは、例えば、別のＦＤＨＳ装置から生じるストリームであり、２つの装置は、Ｎより大きい次数のフィルタリング関数を実行するように接続される。
【００１６】
フィルタリング装置は、少なくとも３つのフィルタリング構成において構成可能であり、第１の構成は、Ｎ／２次２Ｄ  ＩＩＲフィルタに対応し、第２の構成は、２つのＮ次２Ｄ  ＦＩＲフィルタに対応し、第３の構成は、２×Ｎ次２Ｄ  ＦＩＲフィルタに対応する。
【００１７】
各フィルタリングモジュールＦＭによって用いられるフィルタリング係数の値は、例えばプログラム可能レジスタに記憶される。
【００１８】
反因果サンプルストリームは、例えばＬＩＦＯ回路によって生成されるが、前記ＬＩＦＯ回路は、第１のフィルタリングモジュールＦＭの出力部および第２のフィルタリングモジュールＦＭの入力部に配置される。
【００１９】
前記ＦＤＨＳ装置によって処理されるデータは、例えば、整数形式、固定小数点形式であってもよい。フィルタリング装置には、２つのフィルタリングモジュールの出力間の待ち時間における差を自動的に補償できるようにする同期モジュールを含むことができる。
【００２０】
例えば、装置によって用いられる各フィルタリングモジュールＦＭには、少なくともＮ乗算器、Ｎ遅延セル、２つの加算器ツリー、主入力ポート、２次入力ポート、主出力ポートおよび２次出力ポートが含まれる。
【００２１】
装置によって用いられる各フィルタリングモジュールには、処理されるサンプルが固定小数点形式で表される場合の、主出力ポート上流の再整列機能と、乗算器および加算器ツリーによって導入された待ち時間のバランスを保つことができるようにする、２次出力ポート上流に配置された補償機能と、が含まれる。
【００２２】
装置の内部におけるデータストリームのルーティングは、例えば、ステアリングフリップフロップに支援されて選択される。
【００２３】
本発明の主題はまた、階層構造ＦＤＨＳを備えた少なくとも２つのフィルタリング装置を用いる再構成可能フィルタリング装置ＲＦＤであって、フィルタリングされる１つまたは複数のサンプルストリームを装置への入力として供給できるようにする少なくとも４つの入力ポートと、装置によって実行される１つまたは複数のフィルタリング動作から結果として生じる１つまたは複数のストリームを装置からの出力として供給できるようにする４つの出力ポートと、一方では、ＦＤＨＳ装置の一方または他方の主入力ポートもしくは２次入力ポートへ入力ストリームをルーティングできるようにする、他方では、ＲＦＤ装置からの、または別のＦＤＨＳ装置の主入力ポートもしくは２次入力ポートへの出力として、ＦＤＨＳ装置の主出力ポートもしくは２次出力ポートで利用可能な結果をルーティングできるようにする再構成可能ステアリング回路と、を含む再構成可能フィルタリング装置ＲＦＤである。
【００２４】
本発明の利点は、特に、同一のアーキテクチャにおいていくつかのタイプのフィルタ、すなわち一方ではＦＩＲ有限インパルス応答フィルタおよび他方ではＩＩＲ無限インパルス応答フィルタの実現を可能にする解決法を提案することである。フィルタの次数およびサイズは、パラメータ化することが可能で、かつ並行アプリケーションのフレームワーク内で同じアーキテクチャを用いることができるようにする。本発明の別の利点は、フィルタのサイズがかなり大きい場合であっても、提案されたアーキテクチャによって、フィルタリング関数の効果的で高速な実行が可能になるということである。したがって、例えば、かなりの解像度の画像を処理することが可能である。本発明は、いくつかのタイプの信号処理アルゴリズムの実行のフレームワーク内で使用可能であり、一方で本発明を用いるシステムの実行コストを最適化し、シリコン占有を低減する。
【００２５】
本発明の他の特徴および利点は、非限定的な実例として提供され、かつ添付の図面に関連して提示される以下の説明に助けられて明らかになろう。
【図面の簡単な説明】
【００２６】
【図１】本発明に従い、階層構造であって、頭字語ＦＤＨＳによって示される階層構造を備えた例示的なフィルタリング装置を示す。
【図２】階層構造ＦＤＨＳを備えたフィルタリング装置によって用いられる、Ｎ係数を備えた例示的な再構成可能フィルタリングモジュールであって、頭字語ＦＭによって示される再構成可能フィルタリングモジュールを示す。
【図３】いくつかのＦＤＨＳ装置を用いる例示的な再構成可能フィルタリング装置であって、頭字語ＲＦＤによって示される再構成可能フィルタリング装置を示す。
【発明を実施するための形態】
【００２７】
図１は、本発明による再構成可能階層構造ＦＤＨＳを備えた例示的なフィルタリング装置を示す。この例において、装置は、装置における計算の中核を表す、Ｎ係数を備えた２つの再構成可能フィルタリングモジュールＦＭ１、２で構成されている。これらのモジュールのそれぞれは、Ｎ係数を備えた線形フィルタリング関数を実行できるようにするハードウェア回路で構成されている。これらのモジュールＦＭは、ＦＩＲ有限インパルス応答フィルタまたはＩＩＲ無限インパルス応答フィルタを生成するように、および各クロックサイクルで結果サンプルを生成するように構成してもよい。Ｎ係数を含むモジュールＦＭは、単一クロックサイクルにおいて、再帰または非再帰フィルタのＮ乗算およびＮ−１加算を実行することができる。サンプルストリームは、クロックサイクル当たり一サンプルの割合で到着し、モジュールＦＭは、クロックサイクルごとに結果サンプルを生成する。したがって、この回路によって、並列に、かつクロック周波数が可能にするほどの速さで、フィルタリング計算を実行することが可能になる。同じ関数は、ＣＰＵタイプのプログラム可能プロセッサ上で実行してもよいが、しかし前記ＣＰＵプロセッサは、クロックサイクルごとに結果サンプルを生成することができない。
【００２８】
ＦＤＨＳ装置には、さらに２つの入力ポート、すなわち主入力ポート４および２次入力ポート３が含まれる。
【００２９】
主入力ポート４によって、フィルタリングされる入力サンプルストリームを受信することが可能になるが、ストリームは、例えば画像画素で構成することができる。
【００３０】
２次入力ポート３は、２つの方法で用いてもよい。第１の使用法において、２次入力ポート３は、第１のサンプルストリームと並列に処理される第２のサンプルストリーム、例えば処理される第２の画像に対応する画素ストリームを受信するために用いられる。第２の使用法において、２次入力ポートは、いくつかのＦＤＨＳ装置が直列で用いられる場合に、部分的なフィルタリング結果を受信するために用いられる。
【００３１】
さらに、ＦＤＨＳ装置には、２つの出力ポート、すなわち主出力ポート１１および２次出力ポート１２が含まれる。
【００３２】
主出力ポート１１は、フィルタリング動作の結果サンプルを装置からの出力として送信する。
【００３３】
２次出力ポート１２は、２つの方法で用いてもよい。第１の構成において、２次出力ポート１２は、第２のモジュールＦＭ２の結果を装置からの出力として送信するために用いられる。この２次出力ポート１２は、装置が、いくつかのフィルタを並列に生成するように構成されている場合に、第２のフィルタリング出力部として用いてもよい。第２の構成において、２次出力ポート１２は、主入力ポート４に供給されたサンプルを装置からの出力として送信する。この構成は、ＦＤＨＳ装置が、同じタイプの１つまたは複数のＦＤＨＳ装置と組み合わされる場合に特に選択される。
【００３４】
前述のように、ＦＤＨＳ装置は、フィルタリング動作を実行する２つのモジュールＦＭ１、２からなる。各モジュールＦＭは、それが構成された方法の関数としてＦＩＲまたはＩＩＲタイプのフィルタリングを実行する能力を有する。モジュールがＩＩＲフィルタを生成するように構成された場合には、「Ｌａｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ（後入れ先出し法）」という用語を表す頭字語であるＬＩＦＯ回路５、７が用いられ、反因果データソースを生成できるようにする。したがって、ＦＤＨＳ装置は、因果的再帰処理、すなわち結果が入力サンプルおよび過去の出力に依存する処理と、また反因果的再帰処理、すなわち結果が入力サンプルおよび将来の出力に依存する処理と、を単一パスで同時に実行することができる。ＬＩＦＯ回路は、サンプルの順序を逆にすることができる記憶コンポーネントである。例として、ＬＩＦＯ回路５、７の出力部において、ストリームｅ０、ｅ１、．．．ｅｎは、ｅｎ、ｅｎ−１、．．．ｅ１、ｅ０の順序で出力部において供給される。この反転は、例えば、ＤｅｒｉｃｈｅまたはＳｈｅｎタイプの再帰処理のために不可欠である。ＬＩＦＯ回路は、全ての入力サンプルｅ０、ｅ１、．．．、ｅｎを記憶するために十分な容量の記憶素子に基づいている。例として、画像処理タイプのアプリケーションにおいて、少なくとも１つの画像ラインを記憶してもよい。
【００３５】
同期モジュール９は、２つのモジュールＦＭ１、２の出力間の待ち時間における差を自動的に補償できるようにし、その後、前記出力が加算器／減算器１０によって処理される。その後、結果としてのサンプルは、主出力ポート１１に送られる。ＦＤＨＳ装置は、各モジュールＦＭがそれ自体構成可能であるという意味で、構成可能である。さらに、ＦＤＨＳ装置の内部におけるデータストリームのルーティングもまた、ステアリング要素６、８、１３よって構成可能である。
【００３６】
ＦＤＨＳ装置の所与の例によって、装置およびモジュールＦＭ１、２の相互接続構成の関数として様々なフィルタリング方式を実行することが可能になる。
【００３７】
ＦＤＨＳ装置が、画像処理アプリケーションのフレームワーク内で用いられる場合には、装置によって、１Ｄフィルタリング、すなわちラインごとの画像処理を実行することが可能になる。前の結果を、ＦＤＨＳ装置への入力として列ごとに再注入することによって、２Ｄフィルタリングもまた実行することができる。実際には、２Ｄ畳み込みマスクが、２つの１Ｄ畳み込みマスクに分解可能な場合には、２Ｄフィルタリング動作は、２つの１Ｄフィルタリング動作と同等である。
【００３８】
ＦＤＨＳ装置は、２つのフィルタリングパスで少なくとも３つのフィルタリング構成を生成するようにパラメータ化してもよい。
【００３９】
第１の構成によって、Ｎ／２次２Ｄ  ＩＩＲフィルタを生成することが可能になる。この目的のために、Ｎ／２次２Ｄ  ＩＩＲフィルタは、次の方法で構成してもよい。
−  ２つのモジュールＦＭ１、２は、フィードバックループが活性化された再帰モードで構成される。
−  ２つのＬＩＦＯ回路５、７は活性化される。
−  主入力ポート４が用いられて第１のモジュールＦＭ１を通過し、因果的再帰処理を実行するが、そのサンプルの順序は、第１のモジュールＦＭの出力部に配置された第１のＬＩＦＯ回路５によって逆にされる。
−  主入力ポート４に供給されるサンプルストリームは、第２のＬＩＦＯ回路７によって逆にされ、第２のモジュールＦＭ２を通過し、反因果処理を実行する。
−因果および反因果処理は、同期モジュール９によって同期され、加算器／減算器１０によって組み合わされ、次に結果サンプルが主出力ポート１１に送られる。
−  ｍ次２Ｄ  ＩＩＲ関数を実行するために、第２の計算パスが、適切な係数を備えたモジュールＦＭから生じる結果サンプルに対して実行される。
【００４０】
第２の構成によって、２つのＮ次２Ｄ  ＦＩＲフィルタを生成することが可能になるが、これは、２つの別個のソースを、装置によって同時に処理してもよいことを意味する。したがって、画像処理アプリケーションのフレームワーク内において、２つの画像を並列に処理することが可能になる。この目的のために、ＦＤＨＳ装置は、次の方法で構成される。
−  ２つのモジュールＦＭ１、２は、フィードバックループが活性化されない非再帰モードで構成される。第１のモジュールＦＭ１は、その２次入力ポートに供給されるサンプルに対して処理を実行するように構成され、第２のモジュールＦＭ２は、その主入力ポートに供給されるサンプルに対して処理を実行するように構成される。
−  ２つのＬＩＦＯ回路５、７は活性化されない。
−  ２つのマルチプレクサ６、８は、ＬＩＦＯ回路を回避するように構成される。
−  サンプルストリームが、２次入力ポート３のレベルで供給され、第１のモジュールＦＭ１を通過するが、前記モジュールは、第１のＦＩＲフィルタに対応する処理を実行する。
−  同期モジュール９は、第１のモジュールＦＭ１から生じるストリームだけを、その出力部の１つを介して通過させるように構成され、第２の出力部は０にされる。
−  加算器１０は、第１のモジュールＦＭ１からの不変の出力サンプルストリームを主出力ポート１１に送信する。
−  主入力ポート４のレベルで供給され、かつ２次入力ポート３のレベルで供給されるストリームから独立した入力サンプルストリームが、第２のモジュールＦＭ２に送信されて第２の２Ｄ  ＦＩＲフィルタを生成する。
−  適切な係数を備えたこれらのモジュールにおける前の結果に対する第２のパスが、Ｎ次２Ｄ  ＦＩＲ関数を実行する。
【００４１】
第３の構成によって、２×Ｎ次２Ｄ  ＦＩＲフィルタを生成することが可能になる。この場合には、単一のソースを２つのフィルタリングパスで処理してもよいが、しかしフィルタリング長さは、第２の構成の２倍の長さである。ＦＤＨＳ装置が次の方法で構成されると、Ｎ次の独立した２つの２Ｄ  ＦＩＲフィルタが生成される。
−  ２つのモジュールＦＭ１、２は、フィードバックループを活性化せずに非再帰モードにおいてカスケードで構成される。
−  第１のモジュールＦＭ１は、その主入力ポートに供給されるサンプルに対して処理を実行するように構成される。
−  第２のモジュールＦＭ２は、その２次入力ポートに供給されるサンプルに対して処理を実行するように構成される。
−  第１のモジュールＦＭ１の２次出力部は、活性化され、第２のモジュールＦＭ２の２次入力部に連結される。
−  ＬＩＦＯ回路５、７は活性化されない。
−  マルチプレクサ６、８は、サンプルがＬＩＦＯ回路を回避するように構成される。
−  フィルタリングされるソースのサンプルは、主入力ポート４に供給され、その後、サンプルは、第１のモジュールＦＭ１を通過し、次に第２のモジュールＦＭ２を通過して、２Ｎ次ＦＩＲフィルタリング処理を実行する。
−  結果サンプルストリームが、第２のモジュールＦＭ２から出てマルチプレクサ１３を通過し、次に２次出力ポート１２に供給される。
−  ＦＭ１およびＦＭ２の適切な係数を備えたこれらのモジュールにおけるポート４に再注入された前の結果の第２のパスが、２Ｎ次２Ｄ  ＦＩＲ関数を実行する。
【００４２】
いくつかのＦＤＨＳ装置を組み合わせて使用することによって、２×Ｎを超える長さのフィルタを生成することが可能である。
【００４３】
図２は、図１に示すようなＦＤＨＳ装置によって使用できる例示的な再構成可能フィルタリングモジュールＦＭを示す。このモジュールによって、Ｎ係数ａ１４０〜ａＮ４１を備えたフィルタリング関数を実行することが可能になる。これらのＮ係数のうち、ｋは非再帰３０であり、ｍは再帰３１であり、Ｎ＝ｍ＋ｋである。したがって、モジュールは、Ｎ次ＦＩＲフィルタリング関数、さもなければｍ次ＩＩＲフィルタリング関数を実行できるようにする。係数ａ１〜ａｍの値を非常に正確に選択することによって、戻りループを構成することが可能である。また、様々な係数ａ１〜ａｍ上でいくつかの戻りループを活性化することも可能である。
【００４４】
モジュールＦＭには、２つの入力ポート、すなわち主入力ポート３６および２次入力ポート３７が含まれる。モジュールＦＭにはさらに、２つの出力ポート、すなわち主出力ポート３８および２次出力ポート３９が含まれる。
【００４５】
フィルタリングされるサンプルは、モジュールＦＭの主入力ポート３６に供給される。各クロックサイクルにおいて、結果サンプルが、主出力ポート３８のレベルで利用可能である。モジュールＦＭは、フィルタの係数によって遅延サンプルに重み付けできるようにするシフトレジスタ４２およびＮ乗算回路４３のバンクで構成される。前記係数の値は、プログラム可能レジスタに記憶される。
【００４６】
入力サンプルの遅延および重み付けの適用後に得られた中間結果は、フィルタの非再帰部３０および再帰部３１それぞれのための加算器ツリー３２、３３を用いて一緒に加算される。その後、２つのツリーからの出力結果は、一緒に加算され４４、モジュールがデータを固定小数点形式で処理する場合には再整列機能３４によって処理される。
【００４７】
乗算器４３および加算器３２、３３のインプリメンテーションは、例えば、クロック速度を増加させるために「パイプライン」段階を含む組み合わせ回路で実行される。
【００４８】
戻りループ４５によって、フィルタリングの結果をフィルタの再帰部３１への入力として再注入することが可能になる。この戻り経路は、モジュールがＩＩＲフィルタリングを実行するように構成されている場合にだけ用いられる。フィードバックループは再構成可能であり、それによって、フィルタの再帰部３１の深さを調整できるようにする。前述のように、フィルタの係数の値は、プログラム可能である。したがって、それらは、目標とするアプリケーションの関数として選択することができる。
【００４９】
また、一緒に接続されている２つのモジュールＦＭを用いることによって、生成されるフィルタの次数を増加させることが可能である。１つのモジュールでＮ次ＦＩＲフィルタリング関数を実行することが可能な場合には、例えば、２つのモジュールＦＭを用いることによって、２×Ｎ次ＦＩＲフィルタリング関数を実行することもまた可能である。したがって、モジュールには、主入力−出力ペア３６、３８と、２次入力−出力ペア３７、３９と、が含まれるが、この２次入力−出力ペア３７、３９は、図１のＦＤＨＳ装置の場合のように、いくつかのモジュールＦＭが組み合わされる場合に用いられる。乗算器および加算器ツリーの待ち時間は、フィルタの再帰部３１の出力４６を入力として受け取る補償機能３５によってバランスを保たれる。補償後の結果は、第１のモジュールＦＭの２次出力ポート３９に供給され、第２のモジュールＦＭの２次入力ポート３７のレベルで再注入される。
【００５０】
モジュールＦＭが、ＦＩＲフィルタを生成するように構成される場合には、実行される関数は次の通りである。
【数１】
2012502530.tif 000003
ここで、フィルタリングされる入力サンプルは、ｅｉによって示され、ＦＩＲフィルタの係数は、ａｊによって示される。
【００５１】
この関数は、係数を構成することによって、１Ｄフィルタを実行できるようにする。目標アプリケーションが２Ｄフィルタの実行を必要とする場合には、係数は再調整され、第１のフィルタリングの結果は、モジュールの主入力ポート３６のレベルで再注入される。
【００５２】
モジュールが、ＩＩＲフィルタを生成するように構成される場合には、実行される関数は次の通りである。
【数２】
2012502530.tif 000004
フィルタリングされる入力サンプルはｅｉによって示され、ＩＩＲフィルタの第１のｍ係数ａｉはフィルタの再帰部に対応し、次のｋ係数は非再帰部に対応する。
【００５３】
図３は、例示的な再構成可能フィルタリング装置ＲＦＤ５０を示す。２つのＦＤＨＳ装置５１、５２は、基本的な再構成可能要素として用いられる。これらの要素を組み合わせることによって、生成されるフィルタのサイズを増加させることか、さもなければいくつかの別個のフィルタリング関数を同時に実行することが可能になる。
【００５４】
このＲＦＤ装置によって、特に、整数形式、固定小数点形式、または浮動小数点形式においてデータを処理することが可能になる。処理されるデータのサイズおよびフォーマットは、インプリメンテーションの選択に依存する。したがって、装置は、例えば、ビデオセンサから生じる広ダイナミックレンジのデータを処理することができる。
【００５５】
階層構造５１、５２を備えた２つのデジタルフィルタリング装置が、ステアリングモジュール８×８  ５３によって一緒に接続される。このモジュール５３は、再構成可能であり、装置の入力ポートに供給されたストリーム５４、ＦＤＨＳ装置の中間結果、および出力５５をルーティングできるようにする。入力ストリーム５４は、主入力ポート５６、５８、またはＦＤＨＳ装置の一方５１もしくは他方５２の２次入力ポート５７、５９に送られる。主出力ポート６０、６２または２次出力ポート６１、６３で利用可能な結果は、ＲＦＤ装置からの出力５５としてルーティングされるか、またはもう一方のＦＤＨＳ装置の主入力ポートもしくは２次入力ポートへルーティングされる。この第２のオプションによって、実行されるフィルタリング関数のサイズを増加させることが可能になる。
【００５６】
ステアリングモジュール５３は、プログラム可能であり、計算資源５１、５２の柔軟な使用を可能にする。ステアリングモジュール５３が柔軟であればあるほど、すなわち、多数の異なる方法でプログラム可能であれば、それだけそのコストが、シリコン面積の点で高いことに留意されたい。「８×８スイッチ」とも呼ばれる８×８ステアリングモジュールによって、８つの入力および８つの出力を処理することが可能になる。したがって、ＦＤＨＳの入力ストリーム、出力ストリームおよび中間結果は、装置の所望の使用法の関数としてルーティングされる。ステアリングモジュールは、特に、大きな最大数を供給する「クロスバー」回路を用いて実現してもよい。また、例えば、いくつかの２×２スイッチを統合して８×８スイッチを作製することが可能である。
【００５７】
図３に示す、本発明による例示的なＲＦＤ装置は、特に、高い計算能力を必要とする組み込み画像処理システムにおいて用いてもよい。ステアリングモジュール５３によって装置の柔軟な使用が可能になることは前に強調した。装置は、サイズＮの４つの線形フィルタまでを同時に実行することができる。しかしそれはまた、長さ２×Ｎの２つのフィルタ、さもなければ長さ４×Ｎの１つのフィルタを生成するように構成してもよい。したがってこの装置は、立体ビデオシステムのフレームワーク内で特に効果的である。なぜなら、２つの独立した画像が、画像のそれぞれに割り当てられた２つのフィルタで、Ｘ方向およびＹ方向に同時に処理可能であるからである。
【００５８】
ＲＦＤモジュールには、サンプルストリーム用に、例えば４つの入力部および４つの出力部が含まれ、入力ストリームは、ＲＦＤ装置に含まれるＦＤＨＳ装置の２つの主入力ポートおよび２つの２次入力ポートへルーティングされ得る。したがって、ＲＦＤ装置は、サンプルの４つの独立したストリームを同時に処理する４つの独立した再帰フィルタ４として構成することができる。実際には、ＦＤＨＳ装置に含まれるモジュールＦＭには、サンプルストリーム、すなわちフィードバック結果との加重和に基づいて、再帰フィルタリング関数を実行するための手段が含まれる。ＦＤＨＳモジュール５１、５２が、独立した２つの入力部および２つの出力部を有するので、２つの独立した再帰フィルタを生成することが可能である。したがって、２つのＦＤＨＳモジュールを組み合わせることによって、ＲＦＤモジュールは、４つの独立した、同時に実行される再帰フィルタを構成することが可能になり、各出力用の処理速度は、クロックサイクル当たり一サンプルである。
【００５９】
ＲＦＤタイプの装置は、再構成可能であるが、マイクロプログラムされない。別の言い方をすれば、それは、マイクロコードに依存しない。ＣＰＵプロセッサなどの外部装置は、最初に、単一の構成インタフェースを介して、８×８スイッチ５３、ＦＤＨＳ５１、５２およびＦＭモジュール、ＦＭモジュールの乗算定数と同様にステアリング定数を構成することができる。ひとたび構成が終了すると、フィルタの実行は、自律的かつ自動的である。回路は、もっぱら入力データフローに反応する。フィルタリング計算をトリガするのは入力ストリームであって外部ＣＰＵではない。
【図１】
2012502530.tif 000005
【図２】
2012502530.tif 000006
【図３】
2012502530.tif 000007
【手続補正書】
【提出日】平成22年7月5日(2010.7.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
有限インパルス応答ＦＩＲおよび無限インパルス応答ＩＩＲ線形フィルタリング関数を実行できるようにする、かつ同じタイプの１つまたは複数の装置と組み合わせることができる階層構造ＦＤＨＳを備えたフィルタリング装置であって、前記装置が、Ｎ構成可能係数を備えたフィルタリング関数を実行するための手段を含む少なくとも１つの第１（１）および少なくとも１つの第２（２）のフィルタリングモジュールＦＭを含み、前記装置が、モジュールＦＭの前記Ｎ係数の第１のサブセットが非再帰フィルタリング関数を実行するように構成されることと、前記係数の第２のサブセットが再帰フィルタリング関数を実行するように構成可能であることと、１つまたは複数のフィードバックループがモジュールＦＭごとに活性化可能であることと、前記装置が、前記第１のモジュールＦＭからの出力サンプルが前記第２のモジュールＦＭの入力部に直接にかまたは前記ＦＤＨＳ装置の出力ポートに送られるような方法で構成されることと、前記フィルタリングの少なくとも１つの結果サンプルが各クロックサイクルで生成されることと、を特徴とし、前記ＦＤＨＳ装置が、少なくとも、
−  フィルタリングされるサンプルストリームを前記装置に送信する主入力ポート（４）であって、前記２つのフィルタリングモジュールＦＭ（１、２）に接続された主入力ポート（４）と、
−  第２のサンプルストリームを前記装置に送信できるようにする、前記第１のフィルタリングモジュールＦＭ（１）に接続された２次入力ポート（３）と、
−  各再構成可能フィルタリングモジュールの出力部における前記ストリームの組み合わせ後に、前記装置の出力部において前記フィルタリング動作の結果を送信できるようにする主出力ポート（１１）と、
−  前記第２のフィルタリングモジュールＦＭ（２）の出力部で得られたサンプルストリームで構成された、フィルタリング後の結果を送信できるようにする２次出力ポート（１２）であって、別のデジタルフィルタリング装置の前記２次入力ポート（３）に接続することができるポートと、を含むことを特徴とするフィルタリング装置。
【請求項２】
前記２次入力ポート（３）に供給される前記サンプルストリームが、前記主入力ポート（４）に供給される前記ストリームから独立した、処理されるサンプルストリームであることを特徴とする、請求項１に記載のフィルタリング装置。
【請求項３】
前記サンプルストリームが、別のＦＤＨＳ装置から生じるストリームであり、前記２つの装置が、Ｎより大きな次数のフィルタリング関数を実行するように接続されることを特徴とする、請求項１に記載のフィルタリング装置。
【請求項４】
各フィルタリングモジュールＦＭによって用いられる前記フィルタリング係数の値が、プログラム可能レジスタに記憶されることを特徴とする、請求項１〜３のいずれか一項に記載のフィルタリング装置。
【請求項５】
反因果サンプルストリームが、ＬＩＦＯ回路（５、７）によって生成されることであって、前記ＬＩＦＯ回路が、前記第１のフィルタリングモジュールＦＭ（１）の出力部および前記第２のフィルタリングモジュールＦＭ（２）の入力部に配置されることを特徴とする、請求項１〜４のいずれか一項に記載のフィルタリング装置。
【請求項６】
前記２つのフィルタリングモジュール（１、２）の出力間の待ち時間における差を自動的に補償できるようにする同期モジュール（９）を含むことを特徴とする、請求項１〜５のいずれか一項に記載のフィルタリング装置。
【請求項７】
前記装置によって用いられる各フィルタリングモジュールＦＭ（１、２）が、少なくともＮ乗算器（４３）、Ｎ遅延セル（４２）、２つの加算器ツリー（３２、３３）、主入力ポート（３６）、２次入力ポート（３７）、主出力ポート（３８）および２次出力ポート（３９）を含むことを特徴とする、請求項１〜６のいずれか一項に記載のフィルタリング装置。
【請求項８】
前記装置によって用いられる各フィルタリングモジュール（１、２）が、前記処理されるサンプルが固定小数点形式で表される場合の、前記主出力ポート（３８）上流の再整列機能（３４）と、前記乗算器（４３）および前記加算器ツリー（３２、３３）によって導入された前記待ち時間のバランスを保つことができるようにする、前記２次出力ポート（３９）上流に配置された補償機能（３５）と、を含むことを特徴とする、請求項７に記載のフィルタリング装置。
【請求項９】
前記装置の内部における前記データストリームのルーティングが、ステアリングフリップフロップ（６、８、４５、４８）に支援されて選択されることを特徴とする、請求項１〜８のいずれか一項に記載のフィルタリング装置。
【請求項１０】
前記フィルタリング装置が、Ｎ／２次２Ｄ  ＩＩＲフィルタとして構成可能であり、このフィルタが、次の方法、すなわち、
−  前記２つのモジュールＦＭ（１、２）が、それらのフィードバックループが活性化された再帰モードで構成され、
−  前記第１のフィルタリングモジュールＦＭの出力部および前記第２のフィルタリングモジュールＦＭの入力部にそれぞれ配置された２つのＬＩＦＯ回路（５、７）が活性化され、
−前記主入力ポート（４）が、因果的再帰処理を実行するために用いられて前記第１のモジュールＦＭ（１）を通過し、そのサンプルの順序が、前記第１のモジュールＦＭの出力部に配置された前記第１のＬＩＦＯ回路（５）によって逆にされ、
−  前記主入力ポート（４）に供給される前記サンプルストリームが、反因果処理を実行するために、前記第２のＬＩＦＯ回路（７）によって逆にされて前記第２のモジュールＦＭ（２）を通過し、
−  前記因果および反因果処理が、同期モジュール（９）によって同期され、かつ加算器／減算器（１０）によって組み合わされ、次に前記結果サンプルが、前記主出力ポート（１１）に送られ、
−  第２の計算パスが、前記ｍ次２Ｄ  ＩＩＲ関数を実行するために、適切な係数を備えた前記モジュールＦＭから生じる前記結果サンプルに対して実行される方法で得られることを特徴とする、請求項１〜９のいずれか一項に記載のフィルタリング装置。
【請求項１１】
前記フィルタリング装置が、２つのＮ次２Ｄ  ＦＩＲフィルタとして構成可能であり、これらのフィルタが、次の方法、すなわち、
−  前記２つのモジュールＦＭ（１、２）が、フィードバックループが活性化されない非再帰モードで構成され、
−  サンプルストリームが、前記２次入力ポート（３）のレベルで供給され、前記第１のモジュールＦＭ（１）を通過し、前記モジュールが、前記第１のＦＩＲフィルタに対応する前記処理を実行し、
−  前記同期モジュール（９）が、その出力部の１つを介して、前記第１のモジュールＦＭ（１）から生じる前記ストリームだけを通過させるように構成され、前記第２の出力が０にされ、
−  前記加算器（１０）が、前記第１のモジュールＦＭ（１）からの不変の出力サンプルストリームを前記主出力ポート（１１）に送信し、
−  前記主入力ポート（４）のレベルで供給され、かつ前記２次入力ポート（３）のレベルで供給される前記ストリームから独立した入力サンプルストリームが、前記第２のモジュールＦＭ（２）に送信されて前記第２の２Ｄ  ＦＩＲフィルタを生成し、
−  適切な係数を備えたこれらのモジュールにおける前記前の結果に対する第２のパスが、前記Ｎ次２Ｄ  ＦＩＲ関数を実行する方法で得られることを特徴とする、請求項１〜１０のいずれか一項に記載のフィルタリング装置。
【請求項１２】
前記フィルタリング装置が、２×Ｎ次２Ｄ  ＦＩＲフィルタとして構成可能であり、これらのフィルタが、次のようにして、すなわち、
−  前記２つのモジュールＦＭ（１、２）が、フィードバックループが活性化されない非再帰モードで構成され、
−  前記第１のモジュールＦＭ（１）が、その２次入力ポートに供給される前記サンプルに対して処理を実行するように構成され、前記第２のモジュールＦＭ（２）が、その主入力ポートに供給される前記サンプルに対して処理を実行するように構成され、
−  前記２つのＬＩＦＯ回路（５、７）が活性化されず、
−  前記２つのマルチプレクサ（６、８）が、前記ＬＩＦＯ回路を回避するように構成され、
−  サンプルストリームが、前記２次入力ポート（３）のレベルで供給されて前記第１のモジュールＦＭ（１）を通過し、前記モジュールが、前記第１のＦＩＲフィルタに対応する前記処理を実行し、
−  前記同期モジュール（９）が、その出力部の１つを介して、前記第１のモジュールＦＭ（１）から生じる前記ストリームだけを通過させるように構成され、前記第２の出力が０にされ、
−  前記加算器（１０）が、前記第１のモジュールＦＭ（１）からの不変の出力サンプルストリームを前記主出力ポート（１１）に送信し、
−  前記主入力ポート（４）のレベルで供給され、かつ前記２次入力ポート（３）のレベルで供給される前記ストリームから独立した入力サンプルストリームが、前記第２のモジュールＦＭ（２）に送信されて前記第２の２Ｄ  ＦＩＲフィルタを生成し、
−  適切な係数を備えたこれらのモジュールにおける前記前の結果に対する第２のパスが、前記Ｎ次２Ｄ  ＦＩＲ関数を実行するようにして得られることを特徴とする、請求項１〜１１のいずれか一項に記載のフィルタリング装置。
【請求項１３】
請求項１〜１２のいずれか一項に従って定義されるような、階層構造ＦＤＨＳ（５１、５２）を備えた少なくとも２つのフィルタリング装置を用いる再構成可能フィルタリング装置ＲＦＤであって、少なくとも、
−  フィルタリングされる１つまたは複数のサンプルストリームを前記装置への入力として供給できるようにする４つの入力ポート（５４）と、
−  前記装置によって実行される１つまたは複数の前記フィルタリング動作から結果として生じる１つまたは複数の前記ストリームを前記装置からの出力として供給できるようにする４つの出力ポート（５５）と、
−  一方では、前記ＦＤＨＳ装置の一方（５１）または他方（５２）の前記主入力ポート（５６、５８）もしくは前記２次入力ポート（５７、５９）へ前記入力ストリーム（５４）をルーティングできるようにする、他方では、前記ＲＦＤ装置（５５）からの、または別のＦＤＨＳ装置の前記主入力ポートもしくは前記２次入力ポートへの出力として、前記ＦＤＨＳ装置の前記主出力ポート（６０、６２）もしくは前記２次出力ポート（６１、６３）で利用可能な前記結果をルーティングできるようにする再構成可能ステアリング回路と、
を含むことを特徴とする再構成可能フィルタリング装置ＲＦＤ。
【国際調査報告】
2012502530.tif 000008
2012502530.tif 000009
2012502530.tif 000010
2012502530.tif 000011
2012502530.tif 000012
2012502530.tif 000013