(57)【要約】半導体デバイス構造体が、エネルギー障壁がトランジスタ・チャネルの下方に存在するトランジスタを有する。このエネルギー障壁は、トランジスタ・チャネルからバルク基板内へ蓄積された電荷がリークすることを抑える。エネルギー障壁を有する半導体デバイスを作製する方法も開示する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ベース基板 と、
前記ベース基板上に形成されたエネルギー障壁と、
前記ベース基板を覆って形成された少なくとも１つのトランジスタと
を備える半導体デバイスであって、
前記少なくとも１つのトランジスタが、前記エネルギー障壁に隣接して配置されたチャネルを含む半導体材料と、前記チャネルと前記エネルギー障壁との間にあり、前記チャネルからの蓄積電荷キャリアのリークを抑える界面とを含む、
半導体デバイス。
【請求項２】
前記エネルギー障壁が、前記ベース基板上のエピタキシャル膜を含む、
請求項１に記載の半導体デバイス。
【請求項３】
前記チャネルの前記半導体材料が、ｐ型半導体材料を含み、
前記チャネルと前記エネルギー障壁との前記界面が、正孔を含んだ蓄積電荷キャリアが前記チャネルからリークすることを抑える、
請求項１に記載の半導体デバイス。
【請求項４】
前記エネルギー障壁に隣接した前記半導体材料が、前記チャネル、ソース、およびドレインを含む、
請求項１に記載の半導体デバイス。
【請求項５】
前記少なくとも１つのトランジスタが、
フィンであって、
前記エネルギー障壁を備える基部、
前記エネルギー障壁に隣接した前記半導体材料を備えるトップ
を有するフィンと、
前記フィンの少なくとも一部分を被覆するゲート誘電体と、
前記ゲート誘電体上のゲート電極と、
を有する、請求項１に記載の半導体デバイス。
【請求項６】
アンダーカット領域が、前記フィンの前記基部の少なくとも１つの側面に沿って延在する、
請求項５に記載の半導体デバイス。
【請求項７】
前記アンダーカット領域内の誘電材料を更に含む、
請求項６に記載の半導体デバイス。
【請求項８】
前記エネルギー障壁が、前記チャネルの材料が有する電荷キャリアの真性濃度よりも低い電荷キャリアの真性濃度を有する、
請求項１〜７のいずれか１項に記載の半導体デバイス。
【請求項９】
前記エネルギー障壁中の電荷キャリアの真性濃度が、前記チャネルの前記材料中の電荷キャリアの真性濃度の約１０-１６倍である、
請求項８に記載の半導体デバイス。
【請求項１０】
前記エネルギー障壁が、シリコンカーバイドを含む、
請求項８に記載の半導体デバイス。
【請求項１１】
前記エネルギー障壁が、シリコン炭化物を含む、
請求項８に記載の半導体デバイス。
【請求項１２】
前記シリコン炭化物が、最大で約１．４％の炭素原子を含む、
請求項１１に記載の半導体デバイス。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体デバイスを作製する方法であって、
ベース基板上にエネルギー障壁を形成するステップと、
前記エネルギー障壁上にトランジスタのチャネルを形成するステップと、
前記トランジスタの残りの部分を作製するステップと
を含む方法。
【請求項１４】
請求項１〜１２のいずれか１項に記載のトランジスタのチャネル内に電荷が蓄積される期間を長くする方法であって、
トランジスタのチャネルに隣接させてエネルギー障壁を形成するステップと、
前記チャネルに電荷を印加するステップと
を含む方法。
【請求項１５】
前記チャネルに蓄積された前記電荷にアクセスするステップを更に含む、
請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権の主張
本願は、出願日２００８年１２月５日、米国特許出願第１２／３２９，１８５号、「Semiconductor Device Structures Including Transistors With Energy Barriers Adjacent to Transistor Channels and Associated Methods」の出願日に対する優先権を主張し、同出願の開示内容全体を参照により本明細書に組み込む。
【０００２】
（技術分野）
本発明の実施形態は、一般に、蓄積された電荷の漏れ、すなわち「接合リーク（junction leakage）」をトランジスタ・チャネルから減少させるかまたは排除するように構成された半導体デバイス構造体に関する。より具体的には、本発明の実施形態は、エネルギー障壁がトランジスタ・チャネルに隣接して設けられた半導体デバイスに関し、更に具体的には、シリコンカーバイドを含んだエネルギー障壁を有する半導体デバイスに関する。
【背景技術】
【０００３】
ｎＭＯＳ（ｎ型金属酸化膜半導体）トランジスタでは、トランジスタ・チャネルはｎ型半導体材料を含むが、こうしたｎ型半導体材料中では、電子が多数の電荷キャリアを含んでおり、正孔は電荷を蓄積するキャリアである。こうしたデバイスのｎ型チャネルは、ｐ型半導体材料を含んだバルク基板内に形成されることがあるが、こうしたｐ型半導体材料中では、多数の電荷キャリアが正孔を含む。いくつかのｎＭＯＳトランジスタ（たとえば、フローティング・ボディ効果（ＦＢＥ）ベースの１ＴＯＣ  ＤＲＡＭセル）のメモリ・データ保持時間は、バルク基板のｐ型半導体材料中に「移動する」傾向のある正孔をｎ型チャネル中に保持することのできる時間の長さに少なくとも部分的に依存する。
【図面の簡単な説明】
【０００４】
【図１】少なくとも１つのトランジスタの下方にエネルギー障壁を有する半導体デバイス構造体の一実施形態の概略図である。
【図２】アクティブ・デバイス領域を埋め込んだ本発明によるトランジスタの一実施形態の図である。
【図３】本発明によるフィン電界効果トランジスタ（フィンＦＥＴ）の一実施形態の図である。
【図４】本発明の「擬似」シリコン-オン-インシュレータ・フィンＦＥＴの一実施形態の図である。
【図４Ａ】本発明の「擬似」シリコン-オン-インシュレータ・フィンＦＥＴの他の実施形態の図である。
【図５】本発明による１つのトランジスタの「０」状態におけるエネルギー・バンド図である。
【図６】本発明による１つのトランジスタの「１」状態におけるエネルギー・バンド図である。
【発明を実施するための形態】
【０００５】
様々な実施形態において、本発明には、接合リークを最小限に抑えるように構成されたチャネルを有するトランジスタを備える半導体デバイス構造体が含まれる。複数の物理的特性（たとえば、バンドギャップ、電荷キャリアの低真性濃度等）を有するエネルギー障壁をトランジスタ・チャネルにつき合わせて配置して、自体の上に半導体デバイスが作製されたバルク基板中へ、蓄積電荷キャリアがトランジスタ・チャネルからリークすることを抑制する。
【０００６】
本発明の半導体デバイス構造体１０の一実施形態を図１に示す。半導体デバイス構造体１０は、作製基板１４上に作製された、かつ／または作製基板１４に担持された１つまたは複数のトランジスタ１２を有する。作製基板１４は、ベース基板１６と、ベース基板１６のキャリア表面１７の少なくともいくつかの部分上のエネルギー障壁１８と、エネルギー障壁１８の少なくとも一部分上の半導体膜２０とを有する。ソース、ドレイン領域２２、２４およびソース、ドレイン領域２２、２４間のチャネル２６を含めトランジスタ１２の素子は、半導体膜２０から形成され、トランジスタ１２のゲート２８は、エネルギー障壁１８の反対側で半導体膜２０上に形成される。
【０００７】
ベース基板１６として使用することのできる基板の実施形態には、完全もしくは部分的バルク半導体基板（たとえば、完全もしくは部分的シリコン・ウエハ等）または完全もしくは部分的シリコン-オン-インシュレータ（ＳＯＩ）型基板（たとえば、シリコン-オン-セラミック（ＳＯＣ）、シリコン-オン-グラス（ＳＯＧ）、シリコン-オン-サファイア（ＳＯＳ）等）が含まれるが、これらに限定されない。いくつかの実施形態では、ベース基板１６は、半導体材料の層に覆われずに、石英、セラミック、サファイア等の誘電材料を含むことがある。
【０００８】
エネルギー障壁１８、つまりはエネルギー障壁１８とこれに隣接する半導体膜２０との界面１９は、電荷キャリア（たとえば正孔）、すなわちより簡単に言うと「キャリア」の、エネルギー障壁１８の一方の面上のトランジスタ１２からのロスを抑制する。半導体材料を含んだベース基板１６のキャリア表面１７につき合わせてエネルギー障壁１８が配置された実施形態では、この半導体材料がバルク型であっても、ベース基板１６の支持構造体上に形成された層であっても、エネルギー障壁１８により、キャリアがトランジスタ１２からこのベース基板１６の半導体材料中に入り込むことを抑制することができる。
【０００９】
エネルギー障壁１８、つまりはエネルギー障壁１８とそれを覆った半導体膜２０との界面１９の特性は、エネルギー障壁１８が形成される材料の物理的特性と半導体膜２０の対応する特性との差、エネルギー障壁１８の厚さ、またはこれらの要素の組合せを含めて、エネルギー障壁１８が形成される材料の物理的特性によるものであることがある。いくつかの実施形態では、エネルギー障壁１８が、シリコンのバンドギャップ・エネルギー（つまり、１．１２ｅＶ）を超えるバンドギャップ・エネルギー（たとえば、約１．５ｅＶ以上、約３ｅＶ以上等）を有する材料を含む。こうした材料は、ベース基板１６の半導体材料中のキャリア（たとえば正孔）の真性濃度よりも低い同一種類のキャリアの真性濃度を有することがある。
【００１０】
エネルギー障壁１８は、一方の側のトランジスタからキャリアが反対側のベース基板１６の半導体材料に入って行くことを抑制するのに適した任意の厚みを有することができる。エネルギー障壁１８がシリコンカーバイドを含んだいくつかの実施形態では、エネルギー障壁１８が、約５０ｎｍ（約５００Å）〜約１５０ｎｍ（約１５００Å）の厚みを有することがある。無論、他の厚みを有するエネルギー障壁１８を伴う実施形態も、本発明の範囲に含まれる。
【００１１】
シリコンカーバイド（ＳｉＣ）は、エネルギー障壁１８を形成することのできる材料の具体的な実施形態の１つである。シリコンカーバイドの電子キャリアの真性濃度は、単結晶シリコン中の電子キャリアの真性濃度の約１／１０１６（つまり１０−１６倍）になることがある濃度である。シリコンカーバイドのより具体的な実施形態には、「４Ｈ-ＳｉＣ」および「６Ｈ-ＳｉＣ」として知られるＳｉＣの六方晶（Ｈ）ポリタイプならびに「３Ｃ-ＳｉＣ」として知られる立方晶（Ｃ）ポリタイプが含まれる。以下の表で、４Ｈ-ＳｉＣおよび６Ｈ-ＳｉＣの様々な特性と、これらに対応するシリコンの特性とを比較する。
【００１２】
【表１】
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【００１３】
エネルギー障壁１８がシリコンカーバイド（ＳｉＣ）を含む実施形態では、シリコンカーバイドをエピタキシャル成長させるか、そうでなければ、キャリア表面１７上に既知の方法で堆積することができる。こうした方法の実施形態が、Miura,H.等の「Epitaxial Growth of SiC on Silicon on Insulator Substrates with Ultrathin Top Si Layer by Hot-Mesh Chemical Vapor Deposition,」Ｊａｐａｎ  Ｊ．Ａｐｐｌ．Ｐｈｙｓ４７（１）：５６９（２００８）、
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Eickhoff,M.の「Selective growth of high-quality 3C-SiC using a SiO2 sacrificial-layer technique,」Ｔｈｉｎ  Ｓｏｌｉｄ  Ｆｉｌｍｓ  ３４５（２）：１９７−９９（１９９９）、Ernst,T.等の「A new Si:C epitaxial channel nMOSFET architecture with improved drivability and short-channel characteristics,」ＶＬＳＩ  Ｓｙｍｐ．２００３：５１−５２（２００３）、およびErnst,T.等の「Fabrication of a Novel strained SiGe:C-channel planar 55nm nMOSFET for High-Performance CMOS,」ＶＬＳＩ  Ｓｙｍｐ．２００２：９２−９３（２００２）に記載されている。シリコンカーバイド中のキャリアの真性濃度は、シリコンカーバイドを堆積させる温度に相関する。いくつかの実施形態では、シリコンカーバイド中のキャリアの真性濃度を低くすることができ、たとえば、単結晶シリコン中のキャリアの真性濃度の約１／１０１６（すなわち１０-１６倍）にすることができる。
【００１４】
他の実施形態では、エネルギー障壁１８が、いわゆる「シリコン炭化物（carbonated silicon）」すなわちＳｉ：Ｃを含むことがあるが、こうしたシリコン炭化物中では、結晶構造中の分子のうち約１．４％もの分子が炭素を含んでいる。シリコン炭化物・エネルギー障壁１８を形成する方法が、Ernst,T.等の「A new Si:C epitaxial channel nMOSFET architecture with improved drivability and short-channel characteristics,」２００３  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、５１−５２ページに開示されている。
【００１５】
いくつかの実施形態では、エネルギー障壁１８を覆って半導体膜２０を作製することができる。半導体膜２０は、エネルギー障壁１８上でのシリコンのエピタキシャル成長等の既知の方法で作製することができる。いくつかの実施形態では、半導体膜２０は、たとえば約５０ｎｍ（約５００Å）〜約１５０ｎｍ（約１５００Å）の厚みを有することができる。
【００１６】
半導体膜２０がエネルギー障壁１８上に載置される場合、当技術分野で知られる方法を使用して、半導体膜２０からトランジスタ１２を半導体膜２０上に作製することができる。こうした方法には、分離構造、トランジスタ・チャネル、トランジスタ・ゲート誘電体、トランジスタ・ゲート、トランジスタ・ゲート（もしこれがあれば）用のスペーサおよびキャップ、ならびにソース領域およびドレイン領域の作製が含まれるが、これらに限定されない。結果として得られるトランジスタ１２のチャネル２６はｐ型材料を含むことがあるが、こうしたｐ型材料中では、キャリアが正孔となる。ソースおよびドレイン２２、２４はｎ型材料を含むことがある。図２〜４では、結果として得られる構造体の様々な実施形態を示している。
【００１７】
図２は、ソース領域１２２、ドレイン領域１２４および介在チャネル１２６が半導体膜２０中に形成されたトランジスタ１１２を有する半導体デバイス構造体１１０の一実施形態を示す。チャネル１２６を覆って、ゲート誘電体１２７が配置される。ゲート誘電体１２７によりトランジスタ・ゲート１２８が担持され、トランジスタ・ゲート１２８の両側面に側壁スペーサ１３０が隣接し、トランジスタ・ゲート１２８の上にキャップ１３２が存在する。エネルギー障壁１８が、ソース１２２およびドレイン１２４の下方、ベース基板１６のキャリア表面１７における半導体材料の上方に配置される。
【００１８】
図３に、いわゆる「フィン電界効果トランジスタ」（「フィンＦＥＴ」）２１２の一実施形態を示す。フィンＦＥＴ２１２の各フィン２４０がエネルギー障壁１８から突出し、エネルギー障壁１８の突出領域が各フィン２４０の基部２４２を形成し、各フィン２４０のトップ２４４がシリコン（たとえば、半導体膜２０から画定されるシリコン−図１）を含む。既知の方法を使用して、（半導体膜２０から各フィン２４０のトップ２４４を画定する）シリコンを含む膜および（エネルギー障壁１８から各フィン２４０の基部２４２を形成する）エネルギー障壁材料を含む膜から１つまたは複数のフィン２４０を画定することができる。いくつかの実施形態では、各フィン２４０を画定するために、既知のマスク法および異方性エッチング法を使用することができる。
【００１９】
ゲート誘電体２２７が、各フィン２４０の表面に担持され、エネルギー障壁１１８の（水平方向に延在する表面として図示した）主要面上に延在する。ゲート誘電体２２７は、トランジスタ・ゲート２２８を担持する。
【００２０】
図４に示すトランジスタ２１２’等のフィンＦＥＴのいくつかの実施形態では、各フィン２４０’の基部２４２’の一方の側面または両側面内にアンダーカット領域が形成されることがあり、この領域が、こうした側面に沿って延在することがある。各アンダーカット領域２５０は、等方性エッチャントの使用による方法等の既知の方法単独で形成すること、または、この既知の方法を、各アンダーカット領域２５０の位置および大きさを限定するために、既知の方法と併用して（たとえば、適切なエッチャントの使用、レーザ・アブレーション技法等との併用による選択的に配置したドーパントの使用）形成することができる。
【００２１】
いくつかの実施形態では、各アンダーカット領域２５０が、誘電材料（たとえば、二酸化シリコン等）で充填されることがある。図４に示す実施形態では、この誘電材料が被膜２５１を形成する。もう１つの選択肢として、図４Ａに示す実施形態では、この誘電材料から、誘電素子２５２が形成されることもある。図示の実施形態両方から結果として得られるのは、いわゆる「擬似ＳＯＩ」構造体であり、この構造体中では、各フィン２４０’の一部分が誘電材料の上に横たわる。
【００２２】
図４Ａに示す実施形態では、各誘電素子２５２が、対応するフィン２４０’の側壁２４１と同一平面上の、または実質的に同一平面上の表面２５４を有する。エネルギー障壁１８の露出面上に誘電材料を送って（たとえば、堆積等を行って）、図４に示すような誘電体膜２５１を形成することにより、誘電素子２５２を形成することができる。次いで、アンダーカット領域２５０内、つまりフィン２４０’の他の領域の下方に位置する誘電材料以外の、エネルギー障壁１８の上に横たわる誘電材料の全てまたは実質的に全てを除去することができる。いくつかの実施形態では、こうした除去は、異方性エッチング法で実現することができる。各フィン２４０’を作製している材料に対して高い選択性で誘電材料を除去するエッチャントを用いた実施形態では、各フィン２４０’が、材料除去プロセス中にマスクとして使用されることがある。
【００２３】
トランジスタ１２、１１２、２１２、２１２’が作製されると、層間誘電体膜、相互接続、導電線の形成およびｂａｃｋ−ｅｎｄ−ｏｆ−ｌｉｎｅ（ＢＥＯＬ）処理を含めた更なる処理が、当技術分野で知られるように行われることがあるが、行われる処理はこれらに限定されない。
【００２４】
再度図１を参照すると、いくつかの実施形態では、本発明の半導体デバイス構造体１０が、１ＴＯＣメモリ・セルを有するＤＲＡＭデバイス等のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）・デバイスを備えることがある。エネルギー障壁１８を、こうした構造の１つまたは複数のトランジスタ１２と併用することにより、トランジスタ１２と関連したメモリ・セルが電荷を保持する時間、すなわちトランジスタ・チャネル内に正孔を保持する時間を長くすることができる。
【００２５】
トランジスタからのキャリアのロスを抑制し、したがって、フローティング・ボディ効果（ＦＢＥ）における、トランジスタ内でのキャリアの保持を増強させ、また、トランジスタにより蓄積された電荷のロスを抑制する、本発明の実施形態によるエネルギー障壁１８の能力を図５および６のエネルギー・バンド図に示す。
【００２６】
シリコンがシリコンカーバイドまたはシリコン炭化物に隣接した構造では、エネルギー・バンド・オフセットが、これらの材料間の界面で発生する。図５および６では、トランジスタ・チャネル２６の半導体材料のバンドギャップ４２７、４２７’（たとえば、シリコン−約１ｅＶ）が、トランジスタ・チャネル２６に隣接したエネルギー障壁１８の材料のバンドギャップ４１９よりも小さいことが示されている。
【００２７】
図５では、メモリ・セルは「０」状態であり、半導体膜２０とエネルギー障壁１８との界面１９（図１）に相当する障壁線でバンドギャップの違いが表されている。
【００２８】
図６は、同じメモリ・セルが「１」状態の時のエネルギー・バンド図である。図５と図６との比較から、メモリ・セルがどちらの状態の時にも、トランジスタ・チャネル２６およびエネルギー障壁１８のバンドギャップ４２７、４２７’および４１９は、それぞれ同じであることが明らかである。キャリア４５０をトランジスタ・チャネル２６内に保持することのできる界面１９の能力も図６に示しているが、高まったエネルギー状態を、エネルギー・バンド４２７’のトランジスタ・チャネル２６に対応する部分の高まった頂点として表している。
【００２９】
エネルギー障壁をトランジスタ中に組み込むと、接合リーク、すなわちトランジスタ・チャネルから基礎基板中への正孔のリークを減少させることまたは排除することができる。
【００３０】
先の記載は多くの詳細を含んでいるが、これらは本発明の範囲を限定するものとして理解されるべきでなく、単に、いくつかの実施形態の例証を提供するものとして理解されるべきである。同様に、本発明の範囲内の他の実施形態を案出することもできる。様々な実施形態の特徴を組み合わせて用いることもできる。したがって、本発明の範囲は、先の記載ではなく、添付の特許請求の範囲およびその法的均等物によってのみ表され、限定される。請求項の意味および範囲に含まれる、本明細書中に開示する本発明に対する追加、削除、修正は全て包含されることとなる。
【図１】
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【図２】
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【図３】
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【図４】
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【図４Ａ】
2012511256.tif 000009
【図５】
2012511256.tif 000010
【図６】
2012511256.tif 000011
【国際調査報告】
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