(57)【要約】【課題】  非対称的電界効果トランジスタ（１０２）の製造は、半導体ボディのボディ物質のチャンネルゾーン（２８４）の上方でそれからゲート誘電体層（３００）によって垂直方向に分離されているゲート電極（３０２）を画定することとなる。【解決手段】  該ゲート電極をドーパント阻止用シールドとして使用して、半導体ドーパントを該ボディ物質内に導入させて、一層高度にドープしたポケット部分（２９０）を画定する。該ゲート電極に沿ってスペーサ（３０４Ｔ）を設ける。該スペーサは、（ｉ）該ゲート電極に沿って位置されている誘電体部分、（ｉｉ）該半導体ボディに沿って位置されている誘電体部分、及び（ｉｉｉ）該他の２つのスペーサ部分の間の空間をほぼ占有するフィラー部分（ＳＣ）、を包含している。該ゲート電極及び該スペーサをドーパント阻止用シールドとして使用して、半導体ドーパントを該半導体ボディ内に導入させて、一対のソース／ドレイン部分（２８０Ｍ及び２８２Ｍ）を画定する。該フィラースペーサ部分を除去して該スペーサをＬ形状（３０４）へ変換させる。一対の電気的コンタクト（３１０及び３１２）を夫々該主要ソース／ドレイン部分に対して形成する。【選択図】  １１−１
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【特許請求の範囲】
【請求項１】
第１導電型のボディ物質を有する半導体ボディから電界効果トランジスタを有する構成体を製造する方法において、
ゲート電極が反対側の第１及び第２横方向側部を有するようにチャンネルゾーンであることが意図されている該ボディ物質の一部の上方で且つそれからゲート誘電体層によって垂直方向に分離されているゲート電極を画定し、
該ゲート電極及びその横方向側部に沿っての任意の物質をドーパント阻止用シールドとして使用して、第１導電型のポケット半導体ドーパントを該ボディ物質内に導入して該ボディ物質の横方向に隣接する物質よりも一層高度にドープされており且つ該ゲート電極の横方向側部の内の第１のもののみの下側を実質的に延在する該ボディ物質のプリカーサーポケット部分を画定し、
第１スペーサが、（ｉ）該ゲート電極に沿って位置されている第１の垂直方向に延在する誘電体スペーサ部分、（ｉｉ）該第１の垂直方向に延在するスペーサ部分と連続的であり且つ該半導体ボディに沿って位置されている第１の横方向に延在する誘電体スペーサ部分、及び（ｉｉｉ）該第１の垂直方向及び横方向に延在するスペーサ部分の間の空間をほぼ占有する第１フィラースペーサ部分、を有するように、該ゲート電極の第１横方向側部に沿って第１スペーサを設け、
その後に、（ｉ）該チャンネルゾーンが該主要Ｓ／Ｄ部分の間に位置されており、且つ（ｉｉ）第１導電型の更なるポケット部分が該プリカーサーポケット部分の少なくとも一部の物質を有しており且つ該チャンネルゾーンを長手方向に非対称的であるようにさせるために該第１主要Ｓ／Ｄ部分へ延在するように、該ゲート電極、該第１スペーサ、及び該ゲート電極の横方向側部に沿ってのその他の物質をドーパント阻止用シールドとして使用して、第１導電型と反対の第２導電型の主要ソース／ドレイン（「Ｓ／Ｄ」）半導体ドーパントを該半導体ボディ内に導入して第２導電型の第１及び第２主要Ｓ／Ｄ部分を画定し、
その後に、該第１フィラースペーサ部分をほぼ除去し、及び
該主要Ｓ／Ｄ部分に対して夫々一対の電気的コンタクトを形成する、
ことを包含している方法。
【請求項２】
請求項１において、更に、本構成体の製造完了において、（ｉ）第１導電型の第１Ｓ／Ｄゾーンが、該第１主要Ｓ／Ｄ部分と、該第１主要Ｓ／Ｄ部分よりも一層軽度にドープされており且つプリカーサー第１Ｓ／Ｄ延長部の少なくとも一部の物質から構成されており横方向に隣接する更なる第１横方向Ｓ／Ｄ延長部と、を有しており、且つ（ｉｉ）該更なる第１Ｓ／Ｄ延長部が該ゲート電極の下側を部分的に横方向に延在するように、該ゲート電極及びその横方向側部に沿っての任意の物質をドーパント阻止用シールドとして使用して、該ゲート電極を画定する動作と該スペーサを設ける動作との間に、第２導電型の第１Ｓ／Ｄ延長部半導体ドーパントを該半導体ボディ内に導入して第２導電型のプリカーサー第１横方向Ｓ／Ｄ延長部を画定する、ことを包含している方法。
【請求項３】
請求項２において、
本方法が、更に、該ゲート電極及びその横方向側部に沿っての任意の物質をドーパント阻止用シールドとして使用して、該ゲート電極を形成する動作と該スペーサを設ける動作との間に、第２導電型の第２Ｓ／Ｄ延長部半導体ドーパントを該半導体ボディ内に導入して第２導電型のプリカーサー第２横方向Ｓ／Ｄ延長部を画定することを包含しており、
該スペーサを設ける動作が、第２スペーサが、（ｉ）該ゲート電極に沿って位置されている第２の垂直方向に延在する誘電体スペーサ部分、（ｉｉ）該第２の垂直方向に延在するスペーサ部分と連続的であり且つ該半導体ボディに沿って位置されている第２の横方向に延在する誘電体スペーサ部分、及び（ｉｉｉ）該第２の垂直方向及び横方向に延在するスペーサ部分の間の空間をほぼ占有する第２フィラースペーサ部分、を有するように、該ゲート電極の第２横方向側部に沿って第２スペーサを設けることを包含しており、
該フィラースペーサ部分を除去する動作が、本構成体の製造完了時において、（ｉ）第２導電型の第２Ｓ／Ｄゾーンが該第２主要Ｓ／Ｄ部分及び該第２主要Ｓ／Ｄ部分よりも一層軽度にドープされており且つプリカーサー第２Ｓ／Ｄ延長部の少なくとも一部の物質によって構成されている横方向に隣接する更なる第２横方向Ｓ／Ｄ延長部を有しており，（ｉｉ）該更なる第２Ｓ／Ｄ延長部が該ゲート電極下側を部分的に横方向に延在し、且つ（ｉｉｉ）該チャンネルゾーンが該ゲート誘電体層に沿って該更なるＳ／Ｄ延長部によって終端されている、ように該第２フィラースペーサ部分を除去することを包含している、
方法。
【請求項４】
請求項２において、更に、該スペーサを設ける動作の前に、第１導電型の第１ウエル半導体ドーパント及び第２導電型の第２ウエル半導体ドーパントを該半導体ボディ内に導入して夫々第１及び第２導電型の第１及び第２ウエル領域を夫々画定し、この様な該ウエルドーパントは、互いに横方向に分離されている一対の夫々横方向に延在する表面下位置において該ウエル領域内側で夫々の最大濃度に夫々到達する夫々の濃度を有しており、本構成体の製造完了時において、（ｉ）該第１Ｓ／Ｄゾーンが該第１ウエル領域の最大濃度の表面下位置の上方に位置されており、（ｉｉ）第２導電型の第２Ｓ／Ｄゾーンが該第２主要Ｓ／Ｄ部分及び該第２主要Ｓ／Ｄ部分外側の該第２ウエル領域の隣接物質を有しており、（ｉｉｉ）該チャンネルゾーンが該Ｓ／Ｄゾーンを横方向に分離しており、且つ（ｉｖ）該半導体ボディのウエル分離部分が該ウエル領域を分離しており且つ各ウエル領域よりも一層軽度にドープされている、ことを包含している方法。
【請求項５】
第１導電型のボディ物質を有する半導体ボディから電界効果トランジスタを有する構成体を製造する方法において、
ゲート電極が反対側のソース側及びドレイン側の側部を有するように、チャンネルゾーンであることが意図されている該ボディ物質の部分の上方及びそれからゲート誘電体層によって垂直方向に分離されているゲート電極を画定し、
該ゲート電極及びその横方向側部に沿っての任意の物質をドーパント阻止用シールドとして使用して、第１導電型のポケット半導体ドーパントを該ボディ物質内に導入して該ボディ物質の横方向に隣接する物質よりも一層高度にドープされており且つ該ゲート電極の横方向側部の内の該ソース側のもののみの下側を実質的に延在する該ボディ物質のプリカーサーソース側ポケット部分を画定し、
該ゲート電極のソース側横方向側部に沿ってソース側スペーサを設け、該ソース側スペーサは、（ｉ）該ゲート電極に沿って位置されているソース側の垂直方向に延在している誘電体スペーサ部分、（ｉｉ）該ソース側の垂直方向に延在しているスペーサ部分と連続的であり且つ該半導体ボディに沿って位置されているソース側の横方向に延在している誘電体スペーサ部分、及び（ｉｉｉ）該ソース側の垂直方向及び横方向に延在しているスペーサ部分の間の空間をほぼ占有するソース側のフィラースペーサ部分、を有しており、
その後に、該ゲート電極、該ソース側スペーサ、及び該ゲート電極の横方向側部に沿っての何らかのその他の物質を該主要Ｓ／Ｄドーパントが該チャンネルゾーンに入ることをほぼ防止するためのドーパント阻止用マスクとして使用して、第１導電型の反対の第２導電型の主要ソース／ドレイン（「Ｓ／Ｄ」）半導体ドーパントを該半導体ボディ内に導入して第２導電型の主要ソース及びドレイン部分を画定し、（ｉ）該チャンネルゾーンは該主要ソース部分とドレイン部分との間に位置されており、且つ（ｉｉ）第１導電型の更なるソース側ポケット部分が該プリカーサーソース側ポケット部分の少なくとも一部の物質を有しており且つ該チャンネルゾーンを長手方向に非対称的であるようにさせるため該主要ソース部分へ延在しており、
その後に、該ソース側フィラースペーサ部分をほぼ除去し、及び
該主要ソース及びドレイン部分に対して夫々一対の電気的コンタクトを形成する、
ことを包含している方法。
【請求項６】
請求項５において、更に、該ゲート電極を画定する動作と該スペーサを設ける動作との間において、第２導電型のソース延長部半導体ドーパントを該半導体ボディ内に導入して第２導電型のプリカーサー横方向ソース延長部を画定し、その場合に該ゲート電極及びその横方向側部に沿っての任意の物質を該ソース延長部ドーパントが該ゲート誘電体層を介して通過することを防止するためのドーパント阻止用シールドとして使用し、本構成体の製造完了時において、（ｉ）第１導電型のソースが該主要ソース部分及び該主要ソース部分よりも一層軽度にドープされており且つ該プリカーサーソース延長部の少なくとも一部の物質によって構成されている横方向に隣接する更なる横方向ソース延長部を有しており、且つ（ｉｉ）該更なるソース延長部が該ゲート電極の下側を部分的に横方向に延在している、ことを包含している方法。
【請求項７】
請求項６において、
本方法が、更に、該ゲート電極を画定する動作と該スペーサを設ける動作との間において、第２導電型のドレイン延長部半導体ドーパントを該半導体ボディ内に導入して第２導電型のプリカーサー横方向ドレイン延長部を画定し、その場合に該ゲート電極及びその横方向側部に沿っての任意の物質を該ドレイン延長部ドーパントが該ゲート誘電体層を介して通過することをほぼ防止するためのドーパント阻止用シールドとして使用し、
該スペーサを設ける動作が、ドレイン側スペーサを該ゲート電極のドレイン側横方向側部に沿って設けることを包含しており、該ドレイン側スペーサは、（ｉ）該ゲート電極に沿って位置されているドレイン側の垂直方向に延在する誘電体スペーサ部分、（ｉｉ）該ドレイン側の垂直方向に延在するスペーサ部分と連続的であり且つ該半導体ボディに沿って位置されているドレイン側の横方向に延在する誘電体スペーサ部分、及び（ｉｉｉ）該ドレイン側の垂直方向及び横方向に延在するスペーサ部分の間の空間をほぼ占有するドレイン側のフィラースペーサ部分、を有しており、
該フィラースペーサ部分を除去する動作が、該ドレイン側のフィラースペーサ部分を除去することを包含しており、本構成体の製造完了時において、（ｉ）第２導電型のドレインが該主要ドレイン部分及び該主要ドレイン部分よりも一層軽度にドープされており且つ該プリカーサードレイン延長部の少なくとも一部の物質によって構成されている横方向に隣接する更なる横方向ドレイン延長部を有しており、（ｉｉ）該更なるドレイン延長部が該ゲート電極の下側を部分的に横方向に延在しており、且つ（ｉｉｉ）該チャンネルゾーンが該ゲート誘電体層に沿って該更なる横方向延長部によって終端されている、
方法。
【請求項８】
請求項７において、
該ソース延長部及びポケットドーパントが両方共第１マスクにおける開口を介して該半導体ボディ内に導入され、及び
該ドレイン延長部ドーパントが該第１マスクとは異なる第２マスクにおける開口を介して該半導体ボディ内に導入される、
方法。
【請求項９】
請求項７において、該ドレイン延長部ドーパントを、該ソース延長部ドーパントよりも該半導体ボディ内に一層大きな平均深さにおいて最大表面下濃度に到達するように該半導体ボディ内に導入させる方法。
【請求項１０】
請求項７において、該ドレイン延長部ドーパントを導入する動作が、該ドレイン延長部ドーパントの種のイオンを該ゲート誘電体層に対してほぼ垂直な方向に対して少なくとも１５°の平均傾斜角度で注入することを包含している方法。
【請求項１１】
請求項７において、該ポケットドーパントを導入する動作が、該ポケットドーパントの種のイオンを該ゲート誘電体層に対してほぼ垂直な方向に対して少なくとも１５°の平均傾斜角度で注入することを包含している方法。
【請求項１２】
請求項７において、
本方法が、更に、該ゲート電極を画定する動作の前に、第１導電型の一次半導体ドーパントを該ボディ物質内に導入することを包含しており、及び
本構成体の製造完了時において、（ｉ）該半導体ボディが上部表面を有しており、（ｉｉ）該ボディ物質が該ソース及びドレインと夫々ＰＮ接合を形成し且つ該ソース及びドレインの両方の下側を横方向に延在し、（ｉｉｉ）第１導電型の該一次ドーパントの一部が該ソース及びドレイン内に存在しており、（ｉｖ）各ＰＮ接合が該ボディの上部表面下側の最大深さに到達し、（ｖ）第１導電型の該一次ドーパントが、該チャンネルゾーン、ソース、及びドレインの各々のほぼ全ての下側を横方向に延在する表面下ボディ物質位置において表面下最大濃度に局所的に到達し且つ該ボディの上部表面へ該ドレインを介して選択した垂直位置に沿って該表面下ボディ物質位置から上方へ移る場合に、少なくとも１０の係数だけ減少する、濃度を有しており、及び（ｖｉ）該表面下ボディ物質位置が該ドレインに対するＰＮ接合の最大深さよりも該ボディの上部表面の下側に１０倍を越えること無しに一層深くに発生する、
方法。
【請求項１３】
請求項７において、
該主要Ｓ／Ｄドーパントを導入する動作が、該主要Ｓ／Ｄドーパントを第１ドーズ量で且つ第１平均深さへ該半導体ボディ内に導入することを包含しており、
本方法が、更に、該スペーサを設ける動作と該フィラースペーサ部分を除去する動作との間において、第２導電型の下部部分Ｓ／Ｄ半導体ドーパントを第２ドーズ量で第２平均深さへ該半導体ボディ内に導入することを包含しており、該第１ドーズ量は該第２ドーズ量よりも一層大きく、該第２平均深さは該第１平均深さよりも一層大きくて、（ｉ）該ソースが該主要ソース部分よりも一層軽度にドープされており且つそれと連続的でその下側に存在している第２導電型の下部ソース部分を包含しており、且つ（ｉｉ）該ドレインが該主要ドレイン部分よりも一層軽度にドープされており且つそれと連続的でその下側に存在している第２導電型の下部ドレイン部分を包含している、
方法。
【請求項１４】
請求項６において、更に、該スペーサを設ける動作の前に、第１導電型の第１ウエル半導体ドーパント及び第２導電型の第２ウエル半導体ドーパントを該半導体ボディ内に導入して夫々第１及び第２導電型の第１及び第２ウエル領域を夫々画定することを包含しており、（ｉ）該ウエルドーパントは互いに横方向に分離されている一対の夫々横方向に延在する表面下位置において該ウエル領域内側で夫々の表面下最大濃度に夫々到達する夫々の濃度を有しており、（ｉｉ）該ソースは該第１ウエル領域の最大濃度の表面下位置の上方に位置されており、（ｉｉｉ）該チャンネルゾーンは該第１ウエル領域の一部を有しており、（ｉｖ）第２導電型のドレインが該第２主要ドレイン部分及び該第２主要ドレイン部分外側の該第２ウエル領域の隣接する物質を有しており、（ｖ）該チャンネルゾーンが該ソース及びドレインを横方向に分離しており、及び（ｖｉ）該半導体ボディのウエル分離部分が該ウエル領域を分離し且つ各ウエル領域よりも一層軽度にドープされている、方法。
【請求項１５】
請求項１４において、更に、該ゲート電極を画定する動作の前に、該半導体ボディ内にその上部表面に沿って凹設された電気的絶縁性領域を形成することを包含していて、本構成体の製造完了時において、該凹設した絶縁性領域が該第２ウエル領域内に延在して該主要ドレイン部分を横方向に取り囲み且つそれを該ウエル分離部分と連続的な該第２ウエル領域の物質から横方向に分離し、及び該ゲート電極が該主要ドレイン部分へ該凹設した絶縁性領域の上側を途中まで延在している、
方法。
【請求項１６】
請求項１４において、該ポケットドーパントを導入する動作が、該ゲート誘電体層に対してほぼ垂直な方向に対して少なくとも１５°の平均傾斜角度で該ポケットドーパントの種のイオンを注入することを包含している方法。
【請求項１７】
請求項１４において、該ウエル分離部分が第１導電型であり且つ該チャンネルゾーンが該ウエル分離部分の少なくとも一部を包含するように該ゲート誘電体層へ延在している方法。
【請求項１８】
請求項１４において、該ウエル分離部分が第１導電型の下部セクション及び該下部部分と該ゲート誘電体層との間に位置されており第２導電型の上部セクションを有しており、該ドレインが更に該ウエル分離部分の該上部セクションの少なくとも一部を包含している方法。
【請求項１９】
請求項１４において、本構成体の製造完了時において、該第２ウエル領域内の第２導電型の全ての半導体ドーパントが、該第２ウエル領域の最大濃度の表面下位置から上方へ選択した垂直位置に沿って該第２ウエル領域を介して該ゲート誘電体層へ移る場合に、少なくとも１０の係数だけ減少する濃度を有しており、該第２ウエル領域の最大濃度の表面下位置は該ゲート誘電体層の底部に沿って延在する面の下側に該ソースがその面の下側をそれに向けて延在する最大深さよりも１０倍を越えること無しに一層深くに発生する方法。
【請求項２０】
請求項１９において、該第１ウエル領域内の第１導電型の全ての半導体ドーパントが、該第１ウエル領域の最大濃度の表面下位置から上方へ選択した垂直位置に沿って該第１ウエル領域を介して該ゲート誘電体層へ移る場合に、少なくとも１０の係数だけ減少する濃度を有しており、該第１ウエル領域の最大濃度の表面下位置は該ゲート誘電体層の底部に沿って延在する面の下側に該ソースがその面の下側をそれに向けて延在する最大深さよりも１０倍を越えること無しに一層深くに発生する方法。
【請求項２１】
請求項６において、該コンタクトを形成する動作が、該ソース及びドレインの半導体物質とメタルを反応させて該ソース及びドレインの各々の残存する物質に沿ってメタル・半導体化合物のコンタクト層を形成することを包含している方法。
【請求項２２】
請求項６において、該ソース側フィラースペーサ部分がほぼ誘電体物質から構成されている方法。
【請求項２３】
請求項６において、
該ソース側スペーサの該垂直方向に延在する部分は第１の垂直方向に延在する層及び該第１の垂直方向に延在する層とは化学的に異なる第２の垂直方向に延在する層を有していて、該第１の垂直方向に延在する層は該ゲート電極と該第２の垂直方向に延在する層との間に位置されており、及び
該ソース側スペーサの該横方向に延在する部分は第１の横方向に延在する層及び該第１の横方向に延在する層とは化学的に異なる第２の横方向に延在する層を有していて、該第１の横方向に延在する層は該半導体ボディと該第２の横方向に延在する層との間に位置されている、
方法。
【請求項２４】
請求項２３において、
該ソース側スペーサの該第１の層が半導体酸化物を有しており、及び
該ソース側スペーサの該第２の層が半導体窒化物を有している、
方法。
【請求項２５】
請求項１乃至２４の内のいずれか１項において、該トランジスタがＰチャンネルトランジスタである方法。
【請求項２６】
請求項２５において、
該ポケットドーパントを導入する動作が、該ポケットドーパントの種を該半導体ボディ内にイオン注入することを包含しており、及び
該ポケットドーパントが砒素を有している、
方法。
【請求項２７】
第１導電型のボディ物質を有する半導体ボディの上部表面に沿って設けられた電界効果トランジスタを有する構成体において、該トランジスタが、
該ボディ物質のチャンネルゾーン、
該チャンネルゾーンの上側に存在するゲート誘電体層、
該チャンネルゾーンの上方で該ゲート誘電体層の上側に存在しており且つ反対側の第１及び第２横方向側部を有しているゲート電極、
該半導体ボディ内にその上部表面に沿って位置されており、該チャンネルゾーンによって横方向に分離されており、該ゲート電極の第１及び第２横方向側部の下側を夫々延在しており、且つ該ボディ物質と夫々のＰＮ接合を形成するように第１導電型と反対の第２導電型である第１及び第２ソース／ドレイン（「Ｓ／Ｄ」）ゾーンであって、該ボディ物質のポケット部分が該ボディ物質の横方向に隣接する物質よりも一層高度にドープされており該Ｓ／Ｄゾーンの内の第１のもののみにほぼ沿って且つ該Ｓ／Ｄゾーンに関して該チャンネルゾーンを非対称的であるようにさせるために該チャンネルゾーン内に延在している、第１及び第２Ｓ／Ｄゾーン、
該ゲート電極の第１横方向側部に沿って横方向に位置されており且つ（ｉ）該ゲート電極に沿って位置されている第１の垂直方向に延在する誘電体スペーサ部分と、（ｉｉ）該第１の垂直方向に延在するスペーサ部分と連続的であり且つ該第１の垂直方向に延在するスペーサ部分と共にほぼＬを形成するように該半導体ボディに沿って位置されている第１の横方向に延在する誘電体スペーサ部分と、を有している第１スペーサ、及び
該Ｓ／Ｄゾーンの夫々への一対の電気的コンタクト、
を有している構成体。
【請求項２８】
請求項２７において、該第１Ｓ／Ｄゾーンが、第１主要Ｓ／Ｄ部分と、該第１主要Ｓ／Ｄ部分と横方向に連続的であり、該第１主要Ｓ／Ｄ部分よりも一層軽度にドープされており、且つ該ゲート電極の第１横方向側部の下側を横方向に延在している第１横方向延長部と、を有している構成体。
【請求項２９】
請求項２８において、
該第２Ｓ／Ｄゾーンが、第２主要Ｓ／Ｄ部分と、該第２主要Ｓ／Ｄ部分と横方向に連続であり、該第２主要Ｓ／Ｄ部分よりも一層軽度にドープされており、且つ該ゲート電極の第２横方向側部の下側を横方向に延在している第２横方向Ｓ／Ｄ延長部と、を有していて、該横方向側部が該ボディの上部表面に沿って該チャンネルゾーンを終端させており、
本構成体が、該ゲート電極の第２横方向側部に沿って横方向に位置されており且つ（ｉ）該ゲート電極に沿って位置されている第２の垂直方向に延在する誘電体スペーサ部分と、（ｉｉ）該第２の垂直方向に延在するスペーサ部分と連続的であり且つ該第２の垂直方向に延在するスペーサ部分と共にほぼＬを形成するように該半導体ボディに沿って位置されている第２の横方向に延在する誘電体スペーサ部分と、を有している第２スペーサを包含している、
構成体。
【請求項３０】
請求項２８において、該半導体ボディが更に夫々第１及び第２導電型であるように第１及び第２導電型の第１及び第２ウエルドーパントによって夫々画定されている第１及び第２ウエル領域を包含していて、（ｉ）該ウエルドーパントが互いに横方向に分離されている一対の夫々横方向に延在する表面下位置において該ウエル領域内側で夫々の最大濃度に夫々到達する夫々の濃度を有しており、（ｉｉ）該第１Ｓ／Ｄゾーンが該第１ウエル領域の最大濃度の表面下位置の上方に位置されており、（ｉｉｉ）該第２Ｓ／Ｄゾーンが第２主要Ｓ／Ｄ部分及び該第２主要Ｓ／Ｄ部分外側の該第２ウエル用意機の隣接物質を有しており、及び（ｉｖ）該半導体ボディのウエル分離部分が該ウエル領域を分離しており且つ各ウエル領域よりも一層軽度にドープされている、構成体。
【請求項３１】
第１導電型のボディ物質を有する半導体ボディの上部表面に沿って設けられた電界効果トランジスタを有する構成体において、該トランジスタが、
該ボディ物質のチャンネルゾーン、
該チャンネルゾーンの上側に存在するゲート誘電体層、
該チャンネルゾーンの上方で該ゲート誘電体層の上側に存在しており且つ反対側の第１及び第２横方向側部を有しているゲート電極、
該半導体ボディ内にその上部表面に沿って位置されており、該チャンネルゾーンによって横方向に分離されており、該ゲート電極のソース側及びドレイン側横方向側部の下側を夫々延在しており、且つ該ボディ物質と夫々のＰＮ接合を形成するように第１導電型と反対の第２導電型であるソース及びドレインであって、該ボディ物質のポケット部分が該ボディ物質の横方向に隣接する物質よりも一層高度にドープされており該ソースのみにほぼ沿って且つ該Ｓ／Ｄゾーンに関して該チャンネルゾーンを非対称的であるようにさせるために該チャンネルゾーン内に延在している、ソース及びドレイン、
該ゲート電極のソース側横方向側部に沿って横方向に位置されており且つ（ｉ）該ゲート電極に沿って位置されているソース側の垂直方向に延在する誘電体スペーサ部分と、（ｉｉ）該ソース側の垂直方向に延在するスペーサ部分と連続的であり且つ該ソース側の垂直方向に延在するスペーサ部分と共にほぼＬを形成するように該半導体ボディに沿って位置されているソース側の横方向に延在する誘電体スペーサ部分と、を有している第１スペーサ、及び
該ソース及びドレインの夫々への一対の電気的コンタクト、
を有している構成体。
【請求項３２】
請求項３１において、該ソースが、主要ソース部分、及び該主要ソース部分と横方向に連続的であり、該主要ソース部分よりも一層軽度にドープされており、且つ該ゲート電極のソース側横方向側部の下側を横方向に延在する横方向ソース延長部、を有している構成体。
【請求項３３】
請求項３２において、
該ドレインが、主要ドレイン部分、及び該主要ドレイン部分と横方向に連続的であり、該主要ドレイン部分よりも一層軽度にドープされており、且つ該ゲート電極のドレイン側横方向側部の下側を横方向に延在している横方向ドレイン延長部、を有しており、該横方向延長部は該ボディの上部表面に沿って該チャンネルゾーンを終端させており、及び
本構成体が、該ゲート電極のドレイン側横方向側部に沿って横方向に位置されており且つ（ｉ）該ゲート電極に沿って位置されているドレイン側の垂直に延在する誘電体スペーサ部分及び（ｉｉ）該ドレイン側の垂直方向に延在するスペーサ部分と連続的であり且つ該ドレイン側の垂直方向に延在するスペーサ部分と共にほぼＬを形成するように該半導体ボディに沿って位置されているドレイン側の横方向に延在する誘電体スペーサ部分、を有しているドレイン側スペーサを包含している、
構成体。
【請求項３４】
請求項３３において、該横方向ドレイン延長部が該横方向ソース延長部よりも該ボディの上部表面下側に一層深くに延在している構成体。
【請求項３５】
請求項３３において、
第１導電型の半導体ドーパントが該ソース及びドレイン内に存在しており、
各ＰＮ接合が該ボディの上部表面下側の最大深さに到達しており、
該半導体ボディ内の第１導電型の全ての半導体ドーパントが、該チャンネルゾーンとソースとドレインの各々のほぼ全ての下側を横方向に延在する表面下ボディ物質位置において表面下最大濃度に局所的に到達し且つ該表面下ボディ物質位置から上方へ選択した垂直位置に沿って該ドレインを介して該ボディの上部表面へ移る場合に、少なくとも１０の係数だけ減少する濃度、を有しており、及び
該表面下ボディ物質位置が該ドレインに対するＰＮ接合の最大深さよりも該ボディの上部表面下側に１０倍を越えること無しに一層深くに発生している、
構成体。
【請求項３６】
請求項３３において、
該ソースが、該主要ソース部分の下側に存在しており、それと連続的であり、且つそれよりも一層軽度にドープされている第２導電型の下部ソース部分を包含しており、
該ドレインが、該主要ドレイン部分の下側に存在しており、それと連続的であり、且つそれよりも一層軽度にドープされている第２導電型の下部ドレイン部分を包含している、
構成体。
【請求項３７】
請求項３２において、
該チャンネルゾーンが、該半導体ボディ内に位置されており且つ第１導電型の半導体ドーパントでドープされている第１ウエル領域の一部を有しており、該半導体ドーパントは該ボディの上部表面下側をほぼ横方向に延在する第１表面下最大濃度位置において該第１ウエル領域内の最大濃度に局所的に到達する濃度を有しており、
該ドレインは、該ボディの上部表面下側をほぼ横方向に延在する第２表面下最大濃度位置において第２ウエル領域内の最大濃度に局所的に到達する濃度を有している第２導電型の半導体ドーパントでドープされている第２ウエル領域を有しており、及び
該半導体ボディのウエル分離部分が該ウエル領域の間を延在しており且つ各ウエル領域よりも一層軽度にドープされていて、該ウエル領域の最大濃度の表面下位置が互いに横方向に分離されている、
構成体。
【請求項３８】
請求項３７において、更に、該半導体ボディ内にその上部表面に沿って凹設されてており且つ第２ウエル領域内に延在して該主要ドレイン部分を横方向に取り囲み且つそれを該ウエル分離部分と連続的である該第２ウエル領域の物質から横方向に分離している電気的絶縁性領域を包含しており、該ゲート電極は該主要ドレイン部分へ向けて該凹設されている絶縁性領域の上側を途中まで延在している、構成体。
【請求項３９】
請求項３８において、該ウエル分離部分が第１導電型であり且つ該ボディの上部表面へ延在していて、該チャンネルゾーンが該ウエル分離部分の少なくとも一部を包含している構成体。
【請求項４０】
請求項３８において、該ウエル分離部分が、第１導電型の下部セクション、及び該下部セクションと該ゲート誘電体層との間に位置されている第２導電型の上部セクション、を有していて、該ドレインが更に該ウエル分離部分の該上部セクションを包含している構成体。
【請求項４１】
請求項３７において、該第２ウエル領域内の第２導電型の全ての半導体ドーパントは、該第２表面下最大濃度位置から上方へ、選択した垂直位置に沿って、該第２ウエル領域を介して、該ゲート誘電体層へ移る場合に、少なくとも１０の係数だけ減少する濃度、を有しており、該第２表面下最大濃度位置は、該ソースが該ゲート誘電体層の下側をそれに向けて延在する最大深さよりも該ゲート誘電体層下側に１０倍を越えること無しに一層深くに発生している、構成体。
【請求項４２】
請求項４１において、該第１ウエル領域内の第１導電型の全ての半導体ドーパントは、該第１表面下最大濃度位置から上方へ、選択した垂直位置に沿って、該第１ウエル領域を介して、該ゲート誘電体層へ移る場合に、少なくとも１０の係数だけ減少する、濃度を有しており、該第１表面下最大濃度位置は、該ソースが該ゲート誘電体層の下側をそれに向けて延在する最大濃度よりも該ゲート誘電体層下側に１０倍を越えること無しに一層深くに発生している、構成体。
【請求項４３】
請求項３２において、各コンタクトが該ソース及びドレインの各々に沿ってメタル・半導体化合物のコンタクト層を包含している構成体。
【請求項４４】
請求項３２において、
該ソース側スペーサの該垂直方向に延在する部分が、第１の垂直方向に延在する層、及び該第１の垂直方向に延在する層とは化学的に異なる第２の垂直方向に延在する層、を有しており、該第１の垂直方向に延在する層は該ゲート電極と該第２の垂直方向に延在する層との間に位置されており、及び
該ソース側スペーサの該横方向に延在する部分が、第１の横方向に延在する層、及び該第１の横方向に延在する層とは化学的に異なる第２の横方向に延在する層、を有しており、該第１の横方向に延在する層は該ゲート電極と該第２の横方向に延在する層との間に位置されている、
構成体。
【請求項４５】
請求項４４において、
該ソース側スペーサの該第１の層が半導体酸化物を有しており、及び
該ソース側スペーサの該第２の層が半導体窒化物を有している、
構成体。
【請求項４６】
請求項２７乃至４５の内のいずれか１項において、該トランジスタがＰチャンネルトランジスタである構成体。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、全て本願と同日に出願した以下の国際特許出願に関連している、即ち、国体特許出願＿＿＿＿（Bulucea et al.）、代理人ドケット番号ＮＳ−７００５ＷＯ、国際特許出願＿＿＿＿（Bulucea et al.）、代理人ドケット番号ＮＳ−７０４０ＷＯ、国際特許出願＿＿＿＿（Bahl et al.）、代理人ドケット番号ＮＳ−７２１０ＷＯ、国際特許出願＿＿＿＿（Yang et al.）、代理人ドケット番号ＮＳ−７３０７ＷＯ、国際特許出願＿＿＿＿（Yang et al.）、代理人ドケット番号ＮＳ−７３１３ＷＯ、国際特許出願＿＿＿＿（Bulucea et al.）、代理人ドケット番号ＮＳ−７４３３ＷＯ、国際特許出願＿＿＿＿（Bulucea et al.）、代理人ドケット番号ＮＳ−７４３４ＷＯ、国際特許出願＿＿＿＿（French et al.）、代理人ドケット番号ＮＳ−７４３５ＷＯ、国際特許出願＿＿＿＿（Bulucea et al.）、代理人ドケット番号ＮＳ−７４３６ＷＯ、及び国際特許出願＿＿＿＿（Chaparala et al.）、代理人ドケット番号ＮＳ−７４３７ＷＯ。本書で繰り返さない範囲で、これらのその他の出願の内容は引用により本書に取り込む。
【０００２】
本発明は半導体技術に関するものであって、特に、絶縁ゲート型の電界効果トランジスタ（「ＦＥＴ」）に関するものである。以下に説明する絶縁ゲート型ＦＥＴ（「ＩＧＦＥＥＴ」）の全ては、そうでないことを表示しない限り、表面チャンネルエンハンスメントモードＩＧＦＥＴである。
【背景技術】
【０００３】
ＩＧＦＥＴは、ゲート誘電体層がゲート電極をソースゾーンとドレインゾーンとの間に延在するチャンネルゾーンから電気的に絶縁する半導体装置である。エンハンスメントモードＩＧＦＥＴにおけるチャンネルゾーンは、しばしば、基板又は基板領域と呼称されるボディ領域の一部であり、それは、ソース及びドレインと夫々のＰＮ接合を形成する。エンハンスメントモードＩＧＦＥＴにおいては、チャンネルゾーンは、ソースとドレインとの間の全ての半導体物質から構成されている。ＩＧＦＥＴ動作期間中、電荷キャリアが、上部半導体表面に沿ってチャンネルゾーン内に誘起されるチャンネルを介して、ソースからドレインへ移動する。スレッシュホールド電圧は、スレッシュホールド（最小）導通電流の与えられた定義に対してＩＧＦＥＴが電流の導通を開始するゲート対ソース電圧の値である。
【０００４】
空乏領域は、ソースとボディ領域との間の接合に沿って延在する。別の空乏領域がドレインとボディ領域との間の接合に沿って延在する。各空乏領域内には高電界が存在する。或る条件下において、特にチャンネル長が小さい場合には、ドレイン空乏領域はソース空乏領域へ横方向に延在して上部半導体表面に沿って又はその下側においてそれと合体する場合がある。上部半導体表面に沿ってのソースとドレイン空乏領域との間の合体は表面パンチスルーと呼称される。上部半導体表面下側でのこれら２つの空乏領域の合体はバルクパンチスルーと呼称される。表面又はバルクのパンチスルーが発生すると、ＩＧＦＥＴの動作はそのゲート電極によって制御することは不可能である。両方のタイプのパンチスルーを回避することが必要である。
【０００５】
ＩＧＦＥＴの寸法が減少するにつれ、短チャンネルレジームで動作するものを包含して、ＩＧＦＥＴの性能を改善するために種々の技術が使用されている。一つの性能改善技術は、ゲート誘電体層内へのホットキャリア注入を回避するためにドレインにおける電界を減少させるための二部構成ドレインを具備するＩＧＦＥＴを提供することが関与している。ＩＧＦＥＴは、又、通常、同様の構成とされた二部構成ソースが設けられている。別の従来の性能改善技術は、チャンネル長が減少されるに従い表面パンチスルーを禁止するため、及びスレッシュホールド電圧の通常不所望のロールオフを一層短いチャンネル長へシフトさせるために、ソースに沿ってのポケット部分内にチャンネルゾーンのドーパント濃度を増加させることである。どのようにしてＩＧＦＥＴに二部構成ドレインと類似した二部構成ソースを設けるかということと同様に、ドーパント濃度も、通常、ドレインに沿ってのポケット部分において増加される。その結果得られるＩＧＦＥＴは、典型的に、対称的な装置である。
【０００６】
図１は、米国特許第６，５４８，８４２Ｂ１（Ｂｕｌｕｃｅａ  ｅｔ  ａｌ．）に記載されているようなその様な従来の長チャンネル対称的ＮチャンネルＩＧＦＥＴ２０を例示している。ＩＧＦＥＴ２０は、Ｐ型単結晶シリコン（モノシリコン）半導体ボディから形成されている。ＩＧＦＥＴ２０の上部表面は凹設された電気的に絶縁性のフィールド絶縁領域２２が設けられており、それは、Ｎ型ソース／ドレイン（Ｓ／Ｄ）ゾーン２６及び２８を具備する活性半導体島状部２４を横方向に取り囲んでいる。各Ｓ／Ｄゾーン２６又は２８は、非常に高度にドープした主要部分２６Ｍ又は２８Ｍと、一層軽度にドープしているが尚且つ高度にドープした横方向延長部２６Ｅ又は２８Ｅとから構成されている。
【０００７】
Ｓ／Ｄゾーン２６及び２８は、軽度にドープした下部部分３４と、高度にドープした中間ウエル部分３６と、上部部分３８とから構成されるＰ型ボディ物質３２のチャンネルゾーン３０によって互いに分離されている。上部ボディ物質部分３８の殆どは中程度にドープされているが、部分３８はイオン注入された高度にドープしたハローポケット部分４０及び４２を包含しており、それらは夫々Ｓ／Ｄゾーン２６及び２８に沿って延在している。ＩＧＦＥＴ２０は、更に、ゲート誘電体層４４、上側に存在する非常に高度にドープしたＮ型多結晶シリコン（ポリシリコン）ゲート電極４６、電気的に絶縁性の側壁スペーサ４８及び５０、メタルシリサイド層５２，５４，５６を包含している。
【０００８】
Ｓ／Ｄゾーン２６及び２８は大部分は互いに鏡像である。ハローポケット４０及び４２も大部分は互いに鏡像であり、従ってチャンネルゾーン３０はチャンネルドーパント濃度に関して対称的に長手方向にグレイデッド（graded）、即ち勾配が付けられている。この対称性のために、Ｓ／Ｄゾーン２６又は２８のいずれもＩＧＦＥＴ動作期間中にソースとして作用することが可能であり、一方他方のＳ／Ｄゾーン２６又は２８はドレインとして作用する。このことは、Ｓ／Ｄゾーン２６及び２８が或る時間期間中に夫々ソース及びドレインとして機能し且つ他の時間期間中に夫々ドレイン及びソースとして機能する幾つかのデジタル状態に対して特に適している。
【０００９】
Ｓ／Ｄゾーンに沿って、特に横方向Ｓ／Ｄ延長部２６Ｅ又は２８Ｅに沿って、各ハローポケット４０又は４２によって与えられる増加されたＰ型ドーパントチャンネルドーパント濃度は、表面パンチスルーを回避させる。上部ボディ物質部分３８は、又、イオン注入したＰ型アンチパンチスルー（「ＡＰＴ」）半導体ドーパントが与えられており、それはＳ／Ｄゾーン２６及び２８の深さ近傍において最大濃度に到達する。このことはバルクパンチスルーを回避させる。
【００１０】
各側壁スペーサ４８又は５０は、該ＩＧＦＥＴの幅の方向に見た場合に、概略的に湾曲した斜辺を有する直角三角形のような断面形状とされている。この様な断面形状のゲート側壁スペーサは、ここでは、湾曲した三角形状のスペーサとして呼称される。ゲート側壁スペーサに対してはその他の断面形状が従来使用されている。幾つかの場合には、ゲート側壁スペーサの形状は、ＩＧＦＥＴ特性を改善させるために、ＩＧＦＥＴ製造期間中に著しく修正される。
【００１１】
図２ａ乃至２ｄ（集約的に「図２」）は、Augendre et al.（「Augendre」）、「ＣＭＯＳ用の薄いＬ形状スペーサ（Thin L-shaped spacers for CMOS）」、33rd Eur. Solid-State Dev. Rsch. Conf.、２００３年９月１６−１８日、ｐｐ．２１９−２２２、に記載されているように、ゲート側壁スペーサがどのように変化するかを例示している。AugendreにおけるＩＧＦＥＴは対称的装置であるように見える。図２は、Ｓ／Ｄゾーン近くのスペーサ構成体を中心としており、且つ、便宜上、対応する領域に対しては図１におけるものと同じ参照記号を使用してAugendreのＮチャンネル実現例の一部を示している。図２ａの段階においては、Ｓ／Ｄ延長部２８Ｅに対するプリカーサー２８ＥＰが形成されている。シリコン酸化物の下部誘電体層５８Ａ、窒化シリコンの中間誘電体層５８Ｂ，シリコン酸化物の上部誘電体層５８Ｃ，及びポリシリコン層５８Ｄが、上部半導体表面に沿って及びゲート電極４６に沿って、相継いで設けられている。
【００１２】
異方性エッチを行なって、上部シリコン酸化物層５８Ｃの垂直部分に沿った部分を除いて、ポリシリコン層５８Ｄの全てを除去する。図２ｂを参照。品目５８ＤＲは、ポリシリコン層５８Ｄの残存部分を表している。ポリシリコン層５８Ｄの残存部分、例えば５８Ｄ、によって被覆されていない上部酸化物層５８Ｃの部分も除去される。従って、湾曲した三角形状のゲート側壁スペーサ５８Ｔは、残存ポリシリコン部分５８ＤＲと、残存上部酸化物部分５８ＣＲと、中間窒化シリコン層５８Ｂ及び下部シリコン酸化物層５８Ａの下側に存在する部分と、から構成される。ゲート電極４６及び湾曲した三角形状のスペーサ５８Ｔをドーパント注入シールドとして使用して、Ｎ型主要Ｓ／Ｄ半導体ドーパントをイオン注入して主要Ｓ／Ｄ部分２８Ｍを画定する。Ｓ／Ｄ延長部２８Ｅは、主要Ｓ／Ｄ部分２８Ｍ外側のプリカーサーＳ／Ｄ延長部２８ＥＰのセグメントである。
【００１３】
図２ｃを参照すると、窒化物層５８Ｂの露出部分が除去されている。品目５８ＢＲは窒化物層５８Ｂの残存部分を表している。ポリシリコンスペーサ部分５８ＤＲを除去する。上部酸化物層５８Ｃの上部酸化物部分５８ＣＲ及びその他の残存部分を除去する。そうする場合に、下部酸化物層５８Ａの露出部分が除去される。品目５８ＡＲは下部酸化物層５８Ａの残存部分を表している。その結果、湾曲した三角形状のスペーサ５８ＴがＬ形状ゲート側壁スペーサ５８Ｌへ変換され、それはＬ形状下部酸化物部分５８ＡＲと上側に存在するＬ形状窒化物部分５８ＢＲとから構成されている。
【００１４】
コバルトの層を図２ｃの構成体の上に付着させて、一般的には「サリサイド化（salicidation）」として呼称される自己整合サリサイド化プロセスを開始する。コバルト層の上にチタンキャップ層を付着させる。コバルトが上側に存在するゲート電極４６及び主要Ｓ／Ｄ部分２８Ｍを下側に存在するシリコンと反応させてメタルシリサイド層５２及び５６を形成する。スペーサ５８Ｌを含むＬ形状スペーサの上側に存在するコバルトは反応することは無い。反応しなかったコバルト、即ちＬ形状スペーサの上側に存在するコバルト、の除去に続いて、チタンキャップ層を除去する。図２ｄは、結果的に得られる構成体を示している。Augendreが報告するところでは、シリサイド化期間中におけるＬ形状スペーサの使用は、シリサイド化期間中に湾曲した三角形状のスペーサを使用する場合と比較して、一層一様なタングステン付着となり、且つＩＧＦＥＴを一層密集して集積化させることを可能とするとのことである。
【００１５】
米国特許第６，６６４，１５６Ｂ１号、第６，８１５，３５５Ｂ２号、及び第６，９２４，１８０Ｂ２号は、対称的ＩＧＦＥＴを製造する場合にＬ形状ゲート側壁スペーサを使用したその他のＩＧＦＥＴ製造プロセスを記載している。米国特許第６，９２４，１８０号においては、ゲート電極と下側に存在するゲート誘電体層とからなるゲートスタックがＮチャンネルＩＧＦＥＴ用の位置において半導体ボディにわたり画定される。注入シールドとしてゲート電極の横方向側部に沿ってゲート電極と薄いシリコン酸化物層とを使用して、イオン注入を行なって、図１のＳ／Ｄ延長部２６Ｅ及び２８Ｅに類似したＮ型Ｓ／Ｄ延長部に対するプリカーサーを形成し、且つ図１のハローポケット部分４０及び４２に類似した浅いポケット部分に対するＰ型プリカーサーを形成する。図２の湾曲した三角形状のスペーサ５８Ｔと同様に構成した湾曲した三角形状のスペーサがゲート電極の横方向側部に沿って形成される。各スペーサは、Ｌ形状誘電体部分と、中間の空間を充填する湾曲した三角形状の誘電体部分と、から構成されている。図１の主要Ｓ／Ｄ部分２６Ｍ及び２８Ｍに類似した高度にドープしたＮ型主要Ｓ／Ｄ部分が、ゲート電極と湾曲した三角形状のスペーサとをイオン注入シールドとして使用するイオン注入によって、画定されて、該Ｓ／Ｄゾーンに対する注入を完了する。
【００１６】
Augendreと同様に、ゲート側壁スペーサの湾曲した三角形状の部分を、米国特許第６，９２４，１８０号の製造プロセスにおけるこの点において、除去して、それらをＬ形状スペーサへ変換させる。ゲート電極とＬ形状スペーサとをイオン注入シールドとして使用して、イオン注入を行なって一対のディープＰ型ポケット部分を画定し、それらは、夫々、Ｓ／Ｄゾーンに沿って浅いポケット部分まで延在する。次いで、本構成体をアニールする。米国特許第６，９２４，１８０号は、該ディープポケット部分がパンチスルーを緩和させることに貢献することを示している。
【００１７】
種々のタイプのウエルが集積回路（「ＩＣ」）において使用されており、特に相補的ＩＧＦＥＴを包含するＩＣの場合には、ＩＧＦＥＴボディ物質用の軽度にドープした開始用半導体物質がＰ型か又はＮ型のいずれの導電型であるかに依存して、ウエルがＮチャンネル又はＰチャンネルＩＧＦＥＴのいずれかに使用されねばならない。相補的ＩＧＦＥＴを包含するＩＣは、通常、Ｎチャンネル及びＰチャンネルＩＧＦＥＴ特性のマッチングを容易化させるためにＰ型ウエルとＮ型ウエルの両方を使用する。
【００１８】
初期の相補的ＩＧＦＥＴ（「ＣＩＧＦＥＴ」）製造プロセスは、通常、「ＣＭＯＳ」製造と呼称されるものであり、しばしば、典型的に主に熱成長されたシリコン酸化物からなる凹設したフィールド絶縁領域の形成の前に軽度にドープした半導体物質内に主要半導体ウエルドーパントを最初に浅くに導入することによって「拡散（diffused）」ウエルとして個々では呼称するウエルを形成していた。フィールド酸化物成長は決まって長時間にわたっての高温での実施されていたので、ウエルドーパントは半導体物質内に深く拡散していた。その結果、拡散したウエルドーパントの最大濃度は、上部半導体表面において、又は非常にその近くにおいて、発生していた。又、拡散したウエルドーパントの垂直分布は上部半導体表面近くにおいて比較的平坦であった。
【００１９】
より最近のＣＩＧＦＥＴ製造プロセスにおいては、フィールド酸化物の形成の後に、比較的高い注入エネルギでのイオン注入を使用してウエルを形成している。ウエルドーパントはフィールド酸化物を形成するために使用される長時間の高温操作に露呈されないので、ウエルドーパントの最大濃度は半導体物質内への著しい深さにおいて発生する。この様なウエルは「レトログレード（retrograde）」ウエルと呼称される。何故ならば、ウエルドーパントの濃度は、最大ウエルドーパント濃度の表面下位置から上部半導体表面へ移る場合に減少するからである。レトログレードウエルは、典型的に、拡散ウエルよりも一層浅い。レトログレードウエルの利点及び欠点は、（ａ）Brown et al.、「進化したプロセス技術における傾向−サブミクロンＣＭＯＳ装置設計及びプロセス条件（Trends in Advanced Process Technology - Submicrometer CMOS Device Design and Process Requirements）」、Procs. IEEE、１９８６年１２月、ｐｐ．１６７８−１７０２、及び（ｂ）Thompson et al,、「ＭＯＳスケーリング：２１世紀用のトランジスタチャレンジ（MOS Scaling: Transistor Challenges for the 21st Century）」、Intel Technology J.、Ｑ３９８，１９９８年、ｐｐ．１−１９、において検討されている。
【００２０】
図３は、Rung et al. （「Rung」）、「一層高密度のＣＭＯＳ用レトログレードＰウエル（A Retrograde p-Well for Higher Density CMOS）」、IEEE Trans Elec. Devs.、１９８１年１０月、ｐｐ．１１１５−１１１９、に概略的に記載されているようなレトログレードウエルを使用する対称的ＮチャンネルＩＧＦＥＴ６０を示している。図１における領域に対応する図３における領域は、便宜上、同じ参照記号で示してある。このことを記憶しながら、ＩＧＦＥＴ６０は、軽度にドープしたＮ型基板６２から形成される。凹設したフィールド絶縁領域２２が、シリコンの局所的酸化プロセスに従って上部半導体表面に沿って形成される。Ｐ型レトログレードウエル６４が、後にＰ型半導体ドーパントを基板６２の一部内に選択的に注入させることにより形成される。次いで、残りのＩＧＦＥＴ領域を形成して図３に示した如くにＩＧＦＥＴ６０を形成する。
【００２１】
レトログレードウエル６４のＰ型ドーパント濃度は、ピークウエルドーパント濃度の近傍において記号「ｐ」で示した中程度のレベルにある。ウエルドーパント濃度は、上部半導体表面において記号「ｐ−」で示される低レベルへ降下する。図３における点線は、ウエル６４のＰ部分から上部半導体表面へ移る場合に、ウエルドーパント濃度がＰレベルからＰ−レベルへ遷移する箇所を概略的に示している。
【００２２】
図４は、正味ドーパント濃度ＮＮでの、ＩＧＦＥＴ６０の長手方向中心を介しての仮想的垂直線に沿ってのドーパント分布の一般的な性質を表している。曲線セグメント６２”及び６４”は、夫々、Ｎ型基板６２及びＰ型レトログレードウエル６４の正味ドーパント濃度を夫々表している。矢印６６は、ウエル６４内の最大表面下Ｐ型ドーパント濃度の位置を表している。比較のために、曲線セグメント６８”は、典型的な一層深いＰ型拡散ウエルの垂直ドーパント分布を表している。
【００２３】
Rungによってシミュレーションされたレトログレードウエル６４の長手方向中心を介しての仮想的垂直線に沿ってのドーパント分布の特定の例を正味ドーパント濃度ＮＮによって図５に図示してある。曲線セグメント２６”又は２８”は、ＩＧＦＥＴ６０のRungのシミュレーションのＳ／Ｄゾーン２６又は２８を介しての仮想的垂直線に沿っての正味ドーパント濃度を表している。図５が表す如く、ウエル６４内の最大Ｐ型ドーパント濃度の位置６６から上部半導体表面へ移る場合に、Ｐ型ウエルドーパントの濃度は１０の係数を越えるだけ減少している。図５は、又、位置６６の深さが、ＩＧＦＥＴ６０におけるＳ／Ｄゾーン２６又は２８の深さの約２倍であることを示している。
【００２４】
ウエル６４のようなレトログレードＩＧＦＥＴウエルは、その最大ウエルドーパント濃度が、（ｉ）上部半導体表面におけるウエルドーパント濃度よりも少なくとも１０の係数だけ一層大きく、且つ（ｉｉ）Ｓ／Ｄゾーンの最大深さと比較して比較的深く、例えば、一層深く、に発生しており、ＩＧＦＥＴのチャンネルが形成される箇所であるウエルの上部近くにおいてはウエルドーパントの量は比較的小さいので、「空の（empty）」ウエルとして見ることが可能である。対照的に、拡散ウエル、即ち半導体ウエルドーパントが軽度にドープした半導体物質内に浅くに導入され、次いで該半導体物質内深くに拡散されるウエル、は「充填した（filled）」ウエルである。図１における対称的ＩＧＦＥＴ２０用のウエルは、同様に、充填したウエルとしてみることが可能である。何故ならば、主要ウエルドーパントが唯一のウエルドーパントであった場合に発生するであろうレトログレードウエルをＡＰＴドーパントが「充填」するからである。
【００２５】
対称的ＩＧＦＥＴ構成体は、通常、装置動作期間中にＩＧＦＥＴを介して単に一つの方向にのみ電流が流れる場合には、必要とされるものではない。米国特許第６，５４８，８４２号において更に説明されている如く、対称的ＩＧＦＥＴ２０のドレイン側ハローポケット部分４２は、図６ａに示す如く長ＮチャンネルＩＧＦＥＴ７０を形成するために除去することが可能である。ＩＧＦＥＴ７０は非対称的装置である。というのは、チャンネルゾーン３０が非対称的に長手方向においてドーパントがグレイデッド（graded）されているからである。ＩＧＦＥＴ７０におけるＳ／Ｄゾーン２６及び２８は、通常、夫々、ソース及びドレインとして機能する。図６ｂは、長チャンネルＩＧＦＥＴ７０に対応する非対称的短ＮチャンネルＩＧＦＥＴ７２を示している。ＩＧＦＥＴ７２においては、ソース側ハローポケット４０がドレイン２８に近づいている。非対称的ＩＧＦＥＴ７０及び７２は、対称的ＩＧＦＥＴ６０と同じＡＰＴ注入及びウエル注入を受け取る。
【００２６】
米国特許第６，０７８，０８２号及び第６，１２７，７００号（両方共Bulucea）は、非対称的チャンネルゾーンを有しているが、米国特許第６，５４８，８４２号の発明のＩＧＦＥＴにおいて使用されているものとは異なる垂直ドーパント特性であるＩＧＦＥＴを記載している。非対称的チャンネルゾーンを有するＩＧＦＥＴは、又、その他の従来技術文献、例えば（ａ）Buti et al.、「信頼性及び性能のための非対称的ハローソースＧＯＬＤドレイン（ＨＳ−ＧＯＬＤ）ディープサブ半ミクロンＮＭＯＳＦＥＴ設計（Asymmetrical Halo Source GOLD drain (HS-GOLD) Deep Sub-half Micron n-MOSFET Design for Reliability and Performance）」、IDEM Tech. Dig.、１９８９年１２月３−６日、ｐｐ．２６．２．１−２６．２．４、（ｂ）Chai et al.、「ＲＦワイアレス適用例用のグレイデッドチャンネルＣＭＯＳ（ＧＣＭＯＳ）及び準自己整合（ＱＳＡ）ＮＰＮを特徴とした費用効果的０．２５μｍＬｅｆｆＢｉＣＯＭＳ技術（A Cost-Effective 0.25 μm Leff BiCOMS Technology Featurig Graded-Channel CMOS (GCOMS) and a Quasi-Self-Aligned (QSA) NPN for RF Wireless Applications）」、Procs. 2000 Bipolar/BiCMOS Circs. And Tech. Meeting、２０００年９月２４−２６日、ｐｐ．１１０−１１３、（ｃ）Ma et al.、「高性能低電圧ＤＳＰ適用例用グレイデッドチャンネルＭＯＳＦＥＴ（ＧＣＭＯＳＦＥＴ）（Graded-Channel MOSFET
(GCMOSFET) for High Performance, Low Voltage DSP Applications）」、IEEE Trans. VLSI Systs. Dig.、１９９７年１２月、ｐｐ．３５２−３５８、及び（ｄ）Su et al.、「混合アナログ・アナログデジタル適用例用高性能スケーラブルサブミクロンＭＯＳＦＥＴ（A High-Performance Scalable Submicron MOSFET for Mixed Analog/Digital Applications）」、IEDM Tech. Dig.、１９９１年１２月、ｐｐ．３６７−３７０、において検討されている。
【００２７】
Choi et al.（「Choi」）の「ディープサブミクロンＭＯＳＦＥＴ用の新しい自己整合非対称的構成体の設計及び解析（Design and analysis of a new self-aligned asymmetric structure for deep sub-micrometer MOSFET）」、Solid-State Electronics、４５巻、２００１年、ｐｐ．１６７３−１６７８、はＩＧＦＥＴ７０又は７２と同様に構成された非対称的ＮチャンネルＩＧＦＥＴを記載しているが、異なる点は、そのソース延長部はドレイン延長部よりも一層高度にドープされていることである。ChoiのＩＧＦＥＴは、又、中間ウエル部分３６に対応するウエル領域を欠如している。図７は、対応する領域を識別するためにＩＧＦＥＴ７０又は７２のために使用したのと同じ参照記号を使用してChoiのＩＧＦＥＴ８０を示している。図７においては、ソース延長部２６Ｅ及びドレイン延長部２８Ｅの両方に「ｎ＋」の符号を付けてあるが、ＩＧＦＥＴ８０のソース延長部２６Ｅにおけるドーピングは、ドレイン延長部２８Ｅにおけるドーピングよりも１０の係数を幾分越えて一層大きなものである。Choiによれば、一層高いソース延長部ドーピングは、ソース２６に沿ってのハローポケット４０の存在から発生する増加されたソース関連寄生容量を減少させるものである。
【００２８】
図８ａ乃至８ｄ（集約的に「図８」）は、ＩＧＦＥＴ８０を製造するためのChoiのプロセスを示している。図８ａを参照すると、ゲート誘電体層４４及びポリシリコンゲート電極４６に夫々対するプリカーサー層４４Ｐ及び４６Ｐが相次いで、ボディ物質部分３４に対するプリカーサーを構成している軽度にドープしたＰ型モノシリコンウエハ３４Ｐに沿って形成される。パッド酸化物の層をプリカーサーゲート電極層４６Ｐ上に付着させ且つパターン化させてパッド酸化物層８２を形成する。該構成体の上に窒化シリコン層を付着させ且つ部分的に除去して窒化領域８４を形成し、それは横方向にパッド酸化物８２と当接し且つゲート電極層４６Ｐの一部を露出させたままとさせる。
【００２９】
ゲート電極層４６Ｐの露出部分を除去した後に、砒素及び二フッ化ボロンを誘電体層４４Ｐの露出部分を介してイオン注入させて、図８ｂに示した如く、Ｎ＋ソース延長部２６Ｅ及びＰ＋ソース側ハローポケット４０、夫々、に対するプリカーサー２６ＥＰ及び４０Ｐを画定する。窒化物領域８４を窒化シリコン領域８６へ変換させ、それは横方向にパッド酸化物８２と当接し且つ誘電体層４４Ｐの前に露出していた部分を被覆する。図８ｃを参照。パッド酸化物８２を除去した後に、ゲート電極層４６Ｐの露出部分を除去して層４６Ｐの残部を図８ｄに示した如くにゲート電極４６の形状に残存させる。誘電体層４４Ｐの別の部分がそれにより露出される。誘電体層４４Ｐの新たに露出された部分を介して砒素をイオン注入させて、Ｎ＋ドレイン延長部２８Ｅに対するプリカーサー２８ＥＰを画定する。後にステップ（不図示）において、窒化物８６を除去し、ゲート側壁スペーサ４８及び５０を形成し、砒素をイオン注入させてＮ＋＋主要Ｓ／Ｄ部分２６Ｍ及び２８Ｍを画定し、且つ迅速熱アニールを実施して図７に示した如くにＩＧＦＥＴ８０を形成する。
【００３０】
Choiのソース延長部注入とドレイン延長部注入とを分離させ且つソース側ハローポケット４０から発生する増加したソース関連寄生容量を緩和させるためにドレイン延長部２８Ｅよりもかなり一層高いドーピングでソース延長部２６Ｅを形成することは、明らかに有益的である。しかしながら、図８のプロセスにおいてのゲート電極４６の形成とソース／ドレイン延長部２６Ｅ及び２８Ｅの形成とのChoiの結合は労力が多く、その他のタイプのＩＧＦＥＴを提供する一層大きな半導体プロセス内にChoiのプロセスを組み込むことを一層困難なものとさせる場合がある。この様な非対称的ＩＧＦＥＴを製造するための一層簡単な技術を有することが望ましい。特に、ゲート電極形成を異なってドープされるソース／ドレイン延長部の形成から分離させることが望ましい。
【００３１】
上のように処理された従来のＩＧＦＥＴは、通常、数ボルトから２ボルト又はそれ未満までの電圧範囲にわたり動作する。幾つかのＩＧＦＥＴ製造プラットフォームはこれらのＩＧＦＥＴを「高電圧」及び「低電圧」形式で供給する。高電圧ＩＧＦＥＴは数ボルト、例えば３−５Ｖ、にわたり動作する。低電圧ＩＧＦＥＴは、単に、両方のタイプのＩＧＦＥＴを包含するいずれの特定の半導体構成体においても高電圧ＩＧＦＥＴよりも一層小さな電圧範囲にわたり動作する。ゲート誘電体厚さは、典型的に、低電圧ＩＧＦＥＴにたいするよりも高電圧ＩＧＦＥＴに対して一層大きく、従って高電圧ＩＧＦＥＴは一層高い電圧に耐えることが可能である。高電圧ＩＧＦＥＴは、通常、低電圧ＩＧＦＥＴよりも一層大きな大きさのスレッシュホールド電圧を有している。
【００３２】
幾つかのＩＣ適用例はかなり一層高い動作電圧範囲、例えば最大で１０Ｖ又はそれ以上の範囲、を必要とする。この様な拡張動作電圧範囲を受け付けるために上の如くに処理されるＩＧＦＥＴにおいて比較的マイナーな修正をほどこすことが可能であるが、典型的には、著しく異なる構成のＩＧＦＥＴを使用することによってより良い性能が達成される。延長型ドレイン（又はドレイン延長型）ＭＯＳとして呼称される一般的なＩＧＦＥＴ構成を使用する非対称的ＩＧＦＥＴは、１０Ｖ又はそれ以上の電圧範囲にわたり動作するのに特に適している。横方向拡散型ＭＯＳ（「ＬＭＯＳ」）としてしばしば呼称される延長型ドレインＩＧＦＥＴは、（ａ）Brisbin et al.、「Ｎ−ＬＤＭＯＳトランジスタアレイのホットキャリア信頼性及び設計（Hot-Carrier Reliability and Design of N-LDMOS Transistor Arrays）」、2001 IEEE Intg. Reliability Workshop Final Report、２００１年１０月１５−１８日、ｐｐ．４４−４８、（ｂ）Wang et al.、「標準サブミクロンロジックＳＴＩＣＭＯＳプロセスにおける高電圧Ｎ−ＬＤＭＯＳの性能及び信頼性に与えるレイアウト配向の効果（Effect of Layout Orientation on the Performance and Reliability of High Voltage N-LSMOD in Standard Submicron Logic ST CMOS Process）」、Procs. IEEE 43rd Ann. 2005 Int'l Reliability Phys. Symp.、２００５年４月１７−２１日、ｐｐ．６５４−６５５、（ｃ）Tsui et al.、「マイクロプロセッサを基礎としたスマートパワー適用例用の揮発性０．５ミクロン相補的ＢｉＣＭＯＳ技術（A Volatile Half-Micron Complementary BiCMOS Technology for Microprocessor-Based Smart Power Applications）」、IEEE Trans. Elec. Devs.、１９９５年３月、ｐｐ．５６４−５７０、及び（ｄ）Smayling et al.、「サブミクロンＣＭＯＳロジック、非揮発性メモリ、リニア機能、及びパワーコンポーネントを包含するモジュール型合体技術プロセス（A Modular Merged Technology Process including  Submicron CMOS Ligc, Nonvolatile Memories, Linear Functions, and Power Components）」、Procs IEEE 1993 Custom Integrated Circuits Conf.、１９９３年５月９−１２日、ｐｐ．２４．５．１−２４．５．４、に記載されている。
【００３３】
図９は、対応する領域を識別するためにＩＧＦＥＴ７０又は７２に対して使用したのと同じ参照記号を使用して、上に引用したBrisbin et al.のＮチャンネル延長型ドレインＩＧＦＥＴ９０を示している。ＩＧＦＥＴ９０におけるＮ型ソース２６の主要ソース部分２６Ｍ及び一層軽度にドープしたソース延長部２６Ｅは、ここでは、ＩＧＦＥＴ７０及び７２用の図６ａ及び６ｂにおいて使用した「ｎ＋＋」及び「ｎ＋」ドーピングレベルにあるのではなく、夫々「ｎ＋」及び「ｎ」ドーピングレベルにあるものとして示してある。半導体ボディの一部内にＰ型ボディ半導体ドーパントを導入することによって形成される中程度にドープしたＰ型ボディ領域９２は、ソース２６に沿ってゲート誘電体層４４まで延在している。Ｐボディ領域９２に対する電気的コンタクトは、高度にドープしたＰ型ボディコンタクト部分９４を介してなされる。
【００３４】
ＩＧＦＥＴ９０のＮ型ドレイン２８は、軽度にドープしたドリフト領域２８Ｄ、中程度にドープした中間層２８Ｌ、高度にドープした表面隣接ドレインコンタクト部分２８Ｃ、及び高度にドープした埋込層２８Ｂ、から構成されている。Brisbinにおいては記載されていないが、Ｎ−ドリフト領域２８Ｄは多分軽度にドープしたＮ型エピタキシャル層の一部であり、従って別のドーピング操作によって形成されるものではない。ドリフト領域２８Ｄは、ゲート誘電体層４４まで延在しており且つ凹設したフィールド絶縁体２２の一部によってＮ＋ドレインコンタクト部分２８Ｃから横方向に分離されている。中間Ｎ層２８Ｌが、コンタクト部分２８Ｃからフィールド絶縁体２２のその部分に沿ってドリフト領域２８Ｄへ下方に延在している。ポリシリコンゲート電極４６がＩＧＦＥＴ９０における絶縁体２２のその部分にわたり途中まで延在している。
【００３５】
上に引用したWang et al.のＮチャンネルＩＧＦＥＴ９６を、対応する領域を識別するためにＩＧＦＥＴ７０又は７２に対して使用したのと同じ参照記号を使用して、図１０に図示してある。ＩＧＦＥＴ９６において、ソース２６は、単に、高度にドープしたＮ型領域であり、一層軽度にドープした横方向延長部を有するものではない。ＩＧＦＥＴ９６のボディ領域９２は、Ｐ＋ボディコンタクト部分９４を介して上部半導体表面へ電気的に接続されている中程度にドープしＮ型ウエルである。
【００３６】
ＩＧＦＥＴ９６のＮ型ドレイン２８は、中程度にドープしたウエル２８Ｗ及び高度にドープしたドレインコンタクト部分２８Ｃから構成されている。Ｎウエル２８Ｗは、ゲート誘電体層４４へ延在している。凹設したフィールド絶縁体２２はＮ＋ドレインコンタクト部分２８Ｃを横方向に取り囲んでおり、フィールド絶縁体２２の一部が、ドレインコンタクト部分２８ＣをＮウエル２８Ｗがゲート誘電体４４と合流する箇所から横方向に分離させている。ＩＧＦＥＴ９０における如く、ポリシリコンゲート電極４６がＩＧＦＥＴ９６における絶縁体２２の一部にわたり途中まで延在している。
【００３７】
「混合信号（mixed signal）」という用語は、デジタル及びアナログ回路ブロックの両方を含むＩＣのことを意味している。デジタル回路は、典型的に、与えられた電流リーク仕様において最大の潜在的なデジタル速度を得るためにＮチャンネル及びＰチャンネルＩＧＦＥＴを最も積極的に使用する。アナログ回路は、デジタルＩＧＦＥＴとは異なる性能条件に露呈されるＩＧＦＥＴ及び／又はバイポーラトランジスタを使用する。アナログＩＧＦＥＴ用の要件は、通常、高いリニア電圧利得、高い周波数においての良好な小信号及び大信号周波数応答、良好なパラメータ整合、低入力ノイズ、能動及び受動コンポーネント用の良好に制御された電気パラメータ、及び減少された寄生効果、特に減少された寄生容量、を包含している。アナログブロック及びデジタルブロックに対して同じトランジスタを使用することが経済的に魅力のあることかもしれないが、そうすることは、典型的に、弱体化したアナログ性能に通じることとなる。アナログＩＧＦＥＴ性能に課される多くの要件はデジタルスケーリングの結果と矛盾する。
【００３８】
より詳細には、アナログＩＧＦＥＴの電気的パラメータは、デジタルブロック内のＩＧＦＥＴよりも一層厳しい仕様にさらされる。増幅器として使用されるアナログＩＧＦＥＴにおいては、該ＩＧＦＥＴの出力抵抗はそのイントリンシック即ち本来的な利得を最大とさせるために最大化させることが必要である。出力抵抗もアナログＩＧＦＥＴの高周波数性能を設定する場合に重要である。対照的に、出力抵抗はデジタル回路においてはその重要性は著しく低い。デジタル回路における出力抵抗の減少された値は、デジタル回路がその論理状態、例えば論理「０」と論理「１」、を区別することが可能である限り、一層高い電流駆動及びその結果の一層高いデジタルスイッチング速度との交換で容認することが可能なものである。
【００３９】
アナログトランジスタを介して通過する電気信号の形状は、回路性能にとって臨界的であり且つ通常出来るだけ妥当な程度に高調波歪み及びノイズの無いものとして維持されねばならない。高調波歪みは主にトランジスタ利得及びトランジスタ容量における非線形性によって発生される。従って、アナログトランジスタに関する線形性の要求は非常に高い。ＰＮ接合における寄生容量は、アナログブロックにおいて緩和させることが必要な本来的な電圧非線形性を有している。逆に、信号線形性は、通常、デジタル回路においては二次的な重要性のものである。
【００４０】
アナログ増幅器において使用されるＩＧＦＥＴの小信号アナログ速度性能は、小信号周波数限界において決定され且つソース及びドレイン用のＰＮ接合に沿っての寄生容量及び小信号利得が関与する。アナログ増幅器ＩＧＦＥＴの大信号アナログ速度性能は、同様に、大信号周波数限界において決定され、且つ該ＩＧＦＥＴ特性の非線形性が関与する。
【００４１】
論理ゲートのデジタル速度は、トランジスタ／負荷結合の大信号スイッチング時間で定義され、その場合に駆動電流及び出力容量が関与する。従って、アナログ速度性能はデジタル速度性能とは別に決定される。アナログ及びデジタル速度に対する最適化は異なる場合があり、異なるトランジスタパラメータ条件となる場合がある。
【００４２】
デジタル回路ブロックは、もっぱらに製造することが可能な最小のＩＧＦＥＴを使用する。結果的に発生する寸法上の広がりが本来的に大きいので、デジタル回路におけるパラメータマッチングは、しばしば、比較的拙いものである。対照的に、所要の性能を達成するために、アナログ回路においては良好なパラメータマッチングが通常必要とされる。このことは、典型的に、ソース対ドレイン伝搬遅延を可及的に低いものとさせるためにアナログＩＧＦＥＴを可及的に短いものとさせるという条件下において、アナログトランジスタをデジタルＩＧＦＥＴよりも一層大きな寸法で製造することを必要とする。
【先行技術文献】
【特許文献】
【００４３】
【特許文献１】米国特許第６，６６４，１５６号
【特許文献２】米国特許第６，８１５，４５５号
【特許文献３】米国特許第６，９２４，１８０号
【特許文献４】米国特許第６，０７８，０８２号
【特許文献５】米国特許第６，１２７，７００号
【特許文献６】米国特許第６，５４８，８４２号
【非特許文献】
【００４４】
【非特許文献１】Brown et al.、「進化したプロセス技術における傾向−サブミクロンＣＭＯＳ装置設計及びプロセス条件（Trends in Advanced Process Technology - Submicrometer CMOS Device Design and Process Requirements）」、Procs. IEEE、１９８６年１２月、ｐｐ．１６７８−１７０２、
【非特許文献２】Thompson et al,、「ＭＯＳスケーリング：２１世紀用のトランジスタチャレンジ（MOS Scaling: Transistor Challenges for the 21st Century）」、Intel Technology J.、Ｑ３９８，１９９８年、ｐｐ．１−１９、
【非特許文献３】Rung et al. （「Rung」）、「一層高密度のＣＭＯＳ用レトログレードＰウエル（A Retrograde p-Well for Higher Density CMOS）」、IEEE Trans Elec. Devs.、１９８１年１０月、ｐｐ．１１１５−１１１９、
【非特許文献４】Buti et al.、「信頼性及び性能のための非対称的ハローソースＧＯＬＤドレイン（ＨＳ−ＧＯＬＤ）ディープサブ半ミクロンＮＭＯＳＦＥＴ設計（Asymmetrical Halo Source GOLD drain (HS-GOLD) Deep Sub-half Micron n-MOSFET Design for Reliability and Performance）」、IDEM Tech. Dig.、１９８９年１２月３−６日、ｐｐ．２６．２．１−２６．２．４、
【非特許文献５】Chai et al.、「ＲＦワイアレス適用例用のグレイデッドチャンネルＣＭＯＳ（ＧＣＭＯＳ）及び準自己整合（ＱＳＡ）ＮＰＮを特徴とした費用効果的０．２５μｍＬｅｆｆＢｉＣＯＭＳ技術（A Cost-Effective 0.25 μm Leff BiCOMS Technology Featurig Graded-Channel CMOS (GCOMS) and a Quasi-Self-Aligned (QSA) NPN for RF Wireless Applications）」、Procs. 2000 Bipolar/BiCMOS Circs. And Tech. Meeting、２０００年９月２４−２６日、ｐｐ．１１０−１１３、
【非特許文献６】Ma et al.、「高性能低電圧ＤＳＰ適用例用グレイデッドチャンネルＭＯＳＦＥＴ（ＧＣＭＯＳＦＥＴ）（Graded-Channel MOSFET(GCMOSFET) for High Performance, Low Voltage DSP Applications）」、IEEE Trans. VLSI Systs. Dig.、１９９７年１２月、ｐｐ．３５２−３５８、
【非特許文献７】Su et al.、「混合アナログ・アナログデジタル適用例用高性能スケーラブルサブミクロンＭＯＳＦＥＴ（A High-Performance Scalable Submicron MOSFET for Mixed Analog/Digital Applications）」、IEDM Tech. Dig.、１９９１年１２月、ｐｐ．３６７−３７０、
【非特許文献８】Brisbin et al.、「Ｎ−ＬＤＭＯＳトランジスタアレイのホットキャリア信頼性及び設計（Hot-Carrier Reliability and Design of N-LDMOS Transistor Arrays）」、2001 IEEE Intg. Reliability Workshop Final Report、２００１年１０月１５−１８日、ｐｐ．４４−４８、
【非特許文献９】Wang et al.、「標準サブミクロンロジックＳＴＩＣＭＯＳプロセスにおける高電圧Ｎ−ＬＤＭＯＳの性能及び信頼性に与えるレイアウト配向の効果（Effect of Layout Orientation on the Performance and Reliability of High Voltage N-LSMOD in Standard Submicron Logic ST CMOS Process）」、Procs. IEEE 43rd Ann. 2005 Int'l Reliability Phys. Symp.、２００５年４月１７−２１日、ｐｐ．６５４−６５５、
【非特許文献１０】Tsui et al.、「マイクロプロセッサを基礎としたスマートパワー適用例用の揮発性０．５ミクロン相補的ＢｉＣＭＯＳ技術（A Volatile Half-Micron Complementary BiCMOS Technology for Microprocessor-Based Smart Power Applications）」、IEEE Trans. Elec. Devs.、１９９５年３月、ｐｐ．５６４−５７０、
【非特許文献１１】Smayling et al.、「サブミクロンＣＭＯＳロジック、非揮発性メモリ、リニア機能、及びパワーコンポーネントを包含するモジュール型合体技術プロセス（A Modular Merged Technology Process including  Submicron CMOS Ligc, Nonvolatile Memories, Linear Functions, and Power Components）」、Procs IEEE 1993 Custom Integrated Circuits Conf.、１９９３年５月９−１２日、ｐｐ．２４．５．１−２４．５．４、
【発明の概要】
【発明が解決しようとする課題】
【００４５】
前述した考慮事項に鑑み、良好なアナログ特性を具備するＩＧＦＥＴを提供する半導体製造プラットフォームを有することが望ましい。アナログＩＧＦＥＴは、高いイントリンシック（intrinsic）な利得、高い出力抵抗、減少させた寄生容量、特にソース・ボディ接合及びドレイン・ボディ接合に沿っての減少させた寄生容量、での高い小信号スイッチング速度、を有するべきである。該製造プラットフォームが高性能デジタルＩＧＦＥＴを提供することが可能であることも望ましい。
【課題を解決するための手段】
【００４６】
本発明は、アナログ適用例に適切な高性能非対称的ＩＧＦＥＴを製造するプロセスを提供している。該非対称的ＩＧＦＥＴは、高いＩＧＦＥＴ集積密度において１個又はそれ以上のその他のＩＧＦＥＴの次に位置決めさせることが可能である。
【００４７】
本ＩＧＦＥＴは、第１導電型のボディ物質を有する半導体ボディから製造される。本発明によれば、ゲート電極が反対側の第１及び第２横方向側部を有するようにＩＧＦＥＴのチャンネルゾーンであることが意図されているボディ物質の一部の上方で且つそれからゲート誘電体層によって垂直方向に分離されてゲート電極が画定される。該ゲート電極及びその横方向側部に沿っての任意の物質をドーパント阻止用シールドとして使用して、第１導電型のポケット半導体ドーパントを該ボディ物質内に導入させて、該ボディ物質の横方向に隣接した物質よりも一層高度にドープした該ボディ物質のプリカーサーポケット部分を画定する。該プリカーサーポケット部分（又はプリカーサーハロー部分）は実質的に該ゲート電極の横方向側部の内の第一の側部のみの下側を延在する。該ポケットドーパントの導入は、通常、該ドーパントをイオン注入することとなる。
【００４８】
再度、該ゲート電極及びその横方向側部に沿っての任意の物質をドーパント阻止用シールドとして使用して、第１導電型とは反対の第２導電型の第１Ｓ／Ｄ延長部半導体ドーパントを好適には該半導体ボディ内に導入させて第２導電型のプリカーサー第１Ｓ／Ｄ延長部を画定し、尚、「Ｓ／Ｄ」はソース／ドレインを意味している。該プリカーサー第１横方向Ｓ／Ｄ延長部は、該ゲート電極の横方向側部の内の第１側部のみの下側を延在する。第１Ｓ／Ｄ延長部ドーパントの導入は、該ポケットドーパントの導入の前又は後に実施することが可能である。
【００４９】
該ゲート電極の第１横方向側部に沿ってスペーサが設けられる。該スペーサは、（ｉ）該ゲート電極に沿って位置されている垂直方向に延在する誘電体スペーサ部分、及び（ｉｉ）該垂直方向に延在するスペーサ部分と連続的であり且つ該半導体ボディに沿って位置されている横方向に延在する誘電体スペーサ部分、及び（ｉｉｉ）該垂直方向及び横方向に延在するスペーサ部分の間の空間をほぼ占有するフィラースペーサ部分、で形成されている。本発明の製造プロセスのこの点において、該スペーサはほぼ湾曲した三角形の形状のものである。
【００５０】
第１導電型と反対の第２導電型の主要Ｓ／Ｄ半導体ドーパントを該半導体ボディ内にその後に導入させて、該ゲート電極、該スペーサ、及び該ゲート電極の横方向側部に沿っての任意のその他の物質をドーパント阻止用シールドとして使用して、第２導電型の第１及び第２主要Ｓ／Ｄ部分を画定する。その場合に、チャンネルゾーンはこれらの主要Ｓ／Ｄ部分の間に位置される。該主要Ｓ／Ｄドーパント導入及びポケットドーパント導入の結果として、該プリカーサーポケット部分の少なくとも一部の物質で形成される第１導電型の更なるポケット部分が第１主要Ｓ／Ｄ部分へ延在する。該更なるポケット部分は、該チャンネルゾーンを長手方向に非対称的とさせる。第１Ｓ／Ｄ延長部ドーパントが先に該半導体ボディ内に導入される場合には、第２導電型の第１Ｓ／Ｄゾーンが該第１主要Ｓ／Ｄ部分と、該第１Ｓ／Ｄ部分よりも一層軽度にドープされており且つ該プリカーサー第１Ｓ／Ｄ延長部の少なくとも一部によって構成されており横方向に隣接する更なる第１横方向延長部とを有している。
【００５１】
該フィラースペーサ部分はその後に実質的に除去される。このことは、該スペーサを概略湾曲した三角の形状から概略Ｌ形状へ変化させる。該フィラースペーサ部分を除去すると、該主要Ｓ／Ｄ部分への一対の電気的コンタクトが形成される。
【００５２】
該半導体ボディ内へのポケットドーパントのイオン注入は、該半導体の格子に対して（一時的な）損傷を発生させる場合があり、特に該ＩＧＦＥＴがＰチャンネル装置であって該ポケットドーパントが砒素のような比較的大きな原子の場合にそうである。該Ｓ／Ｄドーパントの後の導入期間中に該スペーサがＬ形状であったとすると、該主要Ｓ／Ｄドーパントの幾らかは該第１スペーサの横方向に延在する部分を介して、チャンネルゾーンであることが意図されている半導体物質内に及び／又はチャンネルゾーンの意図した位置に近い半導体物質内に通過するかもしれない。該ポケットドーパントの先のイオン注入によって発生される半導体格子損傷に起因して、該主要Ｓ／Ｄドーパントの拡散が向上される場合がある。従って、該主要Ｓ／Ｄドーパントの幾らかは、チャンネルゾーンであることが意図されている半導体物質内に更に侵入する場合がある。チャンネルゾーンであることが意図されている半導体物質内のこの主要Ｓ／Ｄドーパントの存在は、ＩＧＦＥＴの特性を劣化させる場合があり、例えば、チャンネルゾーンを不所望に短くさせることにより劣化させる場合がある。
【００５３】
該スペーサが湾曲した三角形状にある間に該半導体ボディ内に主要Ｓ／Ｄドーパントを導入させる本発明の製造プロセスを使用することによって、該スペーサの垂直方向及び横方向に延在する部分の間の空間を占有するフィラースペーサ部分は、主要Ｓ／Ｄドーパントがチャンネルゾーンとして意図されている半導体物質内に入る量を著しく減少させる。チャンネルゾーンであることが意図されている半導体物質内の主要Ｓ／Ｄドーパントから発生する場合があり且つ該ポケットドーパントのイオン注入に起因して増加される場合があるＩＧＦＥＴ劣化は著しく減少される。該主要Ｓ／Ｄ部分への電気的コンタクトを形成する前に該フィラースペーサ部分を後に除去することは、該主要Ｓ／Ｄ部分へコンタクトを形成することを容易化させる。このことは、ＩＧＦＥＴ集積密度を増加させることを可能とさせる。
【００５４】
前述した製造ステップから発生する構造的特徴に加えて、非対称的ＩＧＦＥＴを種々の態様で更に構成することが可能である。例えば、ＩＧＦＥＴは、該ゲート電極の第１横方向側部の下側を延在し且つ該第２主要Ｓ／Ｄ部分よりも一層軽度にドープされている第２横方向Ｓ／Ｄ延長部を設けることが可能である。次いで、第２スペーサをゲート電極の第２横方向側部に沿って設け且つ最初に説明したスペーサと同じ態様で処理させる。代替的に、ＩＧＦＥＴは延長型ドレインの形態で設けることが可能である。
【００５５】
第１及び第２主要Ｓ／Ｄ部分は、通常、夫々、主要ソース部分及び主要ドレイン部分として機能する。その場合には、該ポケット部分はソース側ポケット部分である。ＩＧＦＥＴがソース延長部及びドレイン延長部として夫々機能している２つの横方向延長部を有する場合には、該ドレイン延長部は、好適には、該ソース延長部よりも一層軽度にドープされる。このことは、該ＩＧＦＥＴがソース抵抗の存在において高いトランスコンダクタンスを有することを可能としながら、ゲート誘電体層内への損傷性のドレイン側ホットキャリア注入を減少させる。
【００５６】
要するに、本発明のＩＧＦＥＴ製造プロセスは、ＩＧＦＥＴのチャンネル特性を劣化させる現象を回避しながら、ＩＧＦＥＴの集積度を高いものとすることを可能としている。本発明に基いて構成された非対称的ＩＧＦＥＴの性能は、非常に高く、特にアナログ適用例に対してそうである。ＩＧＦＥＴのカットオフ周波数は増加される。カットオフ周波数の動作電流依存性ピーク値も同様に増加される。ＩＧＦＥＴマッチングがかなり改善される。従って、本発明は従来技術と比較して顕著な進化を提供している。
【図面の簡単な説明】
【００５７】
【図１】充填したウエルを使用する従来の対称的長ＮチャンネルＩＧＦＥＴの正面断面図。
【図２】（ａ）乃至（ｄ）はＮチャンネルＩＧＦＥＴを製造するための従来のプロセスにおいてＬ形状スペーサの使用が関与するステップを表す各正面断面図。
【図３】レトログレード空のウエルを使用する従来の対称的長ＮチャンネルＩＧＦＥＴの正面断面図。
【図４】図３のＩＧＦＥＴの長手方向中心を介しての垂直線に沿っての深さの関数としての全ドーパント濃度の定性的グラフ。
【図５】図３のＩＧＦＥＴの長手方向中心を介しての垂直線に沿っての深さの関数としての全ドーパント濃度の定量的グラフ。
【図６】（ａ）及び（ｂ）は、夫々、従来の非対称的長及び短ＮチャンネルＩＧＦＥＴの正面断面図。
【図７】従来の非対称的長ＮチャンネルＩＧＦＥＴの正面断面図。
【図８】（ａ）乃至（ｄ）は図７のＩＧＦＥＴを製造する場合の夫々のステップを表している正面断面図。
【図９】従来の延長型ドレインＮチャンネルＩＧＦＥＴの正面断面図。
【図１０】従来の延長型ドレインＮチャンネルＩＧＦＥＴの正面断面図。
【図１１−１】本発明に従って構成されたＣＩＧＦＥＴ半導体構成体の一つの部分の正面断面図。
【図１１−２】本発明に従って構成されたＣＩＧＦＥＴ半導体構成体の別の部分の正面断面図。
【図１２】図１１−１の非対称的ＮチャンネルＩＧＦＥＴのコアの拡大正面断面図。
【図１３】（ａ）及び（ｂ）は、夫々、図１１−２の延長型ドレインＮチャンネル及びＰチャンネルＩＧＦＥＴのコアの拡大正面断面図。
【図１４】（ａ）乃至（ｃ）は、本発明に従って図１１−１及び１１−２のＣＩＧＦＥＴ半導体構成体の２つの部分を製造するステップを表しており、図１１−１及び１１−２の両方に示されている構造部分に適用される正面断面図。
【図１４ｄ】（１）及び（２）は、本発明に従って図１１−１及び１１−２のＣＩＧＦＥＴ半導体構成体の２つの部分を製造するステップであって、夫々、図１１−１及び１１−２の構造的部分に到達する更なるステップを表している正面断面図。
【図１４ｅ】（１）及び（２）は、本発明に従って図１１−１及び１１−２のＣＩＧＦＥＴ半導体構成体の２つの部分を製造するステップであって、夫々、図１１−１及び１１−２の構造的部分に到達する更なるステップを表している正面断面図。
【図１４ｆ】（１）及び（２）は、本発明に従って図１１−１及び１１−２のＣＩＧＦＥＴ半導体構成体の２つの部分を製造するステップであって、夫々、図１１−１及び１１−２の構造的部分に到達する更なるステップを表している正面断面図。
【図１４ｇ】（１）及び（２）は、本発明に従って図１１−１及び１１−２のＣＩＧＦＥＴ半導体構成体の２つの部分を製造するステップであって、夫々、図１１−１及び１１−２の構造的部分に到達する更なるステップを表している正面断面図。
【図１４ｈ】（１）及び（２）は、本発明に従って図１１−１及び１１−２のＣＩＧＦＥＴ半導体構成体の２つの部分を製造するステップであって、夫々、図１１−１及び１１−２の構造的部分に到達する更なるステップを表している正面断面図。
【図１４ｉ】（１）及び（２）は、本発明に従って図１１−１及び１１−２のＣＩＧＦＥＴ半導体構成体の２つの部分を製造するステップであって、夫々、図１１−１及び１１−２の構造的部分に到達する更なるステップを表している正面断面図。
【図１４ｊ】（１）及び（２）は、本発明に従って図１１−１及び１１−２のＣＩＧＦＥＴ半導体構成体の２つの部分を製造するステップであって、夫々、図１１−１及び１１−２の構造的部分に到達する更なるステップを表している正面断面図。
【図１４ｋ】（１）及び（２）は、本発明に従って図１１−１及び１１−２のＣＩＧＦＥＴ半導体構成体の２つの部分を製造するステップであって、夫々、図１１−１及び１１−２の構造的部分に到達する更なるステップを表している正面断面図。
【図１４ｌ】（１）及び（２）は、本発明に従って図１１−１及び１１−２のＣＩＧＦＥＴ半導体構成体の２つの部分を製造するステップであって、夫々、図１１−１及び１１−２の構造的部分に到達する更なるステップを表している正面断面図。
【図１４ｍ】（１）及び（２）は、本発明に従って図１１−１及び１１−２のＣＩＧＦＥＴ半導体構成体の２つの部分を製造するステップであって、夫々、図１１−１及び１１−２の構造的部分に到達する更なるステップを表している正面断面図。
【図１４ｎ】（１）及び（２）は、本発明に従って図１１−１及び１１−２のＣＩＧＦＥＴ半導体構成体の２つの部分を製造するステップであって、夫々、図１１−１及び１１−２の構造的部分に到達する更なるステップを表している正面断面図。
【図１４ｏ】（１）及び（２）は、本発明に従って図１１−１及び１１−２のＣＩＧＦＥＴ半導体構成体の２つの部分を製造するステップであって、夫々、図１１−１及び１１−２の構造的部分に到達する更なるステップを表している正面断面図。
【図１４ｐ】（１）及び（２）は、本発明に従って図１１−１及び１１−２のＣＩＧＦＥＴ半導体構成体の２つの部分を製造するステップであって、夫々、図１１−１及び１１−２の構造的部分に到達する更なるステップを表している正面断面図。
【図１４ｑ】（１）及び（２）は、本発明に従って図１１−１及び１１−２のＣＩＧＦＥＴ半導体構成体の２つの部分を製造するステップであって、夫々、図１１−１及び１１−２の構造的部分に到達する更なるステップを表している正面断面図。
【図１４ｒ】（１）及び（２）は、本発明に従って図１１−１及び１１−２のＣＩＧＦＥＴ半導体構成体の２つの部分を製造するステップであって、夫々、図１１−１及び１１−２の構造的部分に到達する更なるステップを表している正面断面図。
【図１４ｓ】（１）及び（２）は、本発明に従って図１１−１及び１１−２のＣＩＧＦＥＴ半導体構成体の２つの部分を製造するステップであって、夫々、図１１−１及び１１−２の構造的部分に到達する更なるステップを表している正面断面図。
【図１４ｔ】（１）及び（２）は、本発明に従って図１１−１及び１１−２のＣＩＧＦＥＴ半導体構成体の２つの部分を製造するステップであって、夫々、図１１−１及び１１−２の構造的部分に到達する更なるステップを表している正面断面図。
【図１４ｕ】（１）及び（２）は、本発明に従って図１１−１及び１１−２のＣＩＧＦＥＴ半導体構成体の２つの部分を製造するステップであって、夫々、図１１−１及び１１−２の構造的部分に到達する更なるステップを表している正面断面図。
【００５８】
図面中及び好適な実施例の説明中において同じ又は非常に類似した１個又はそれ以上の品目を表すために同様の参照記号を使用している。製造プロセスにおける１つのステップを表す図面中における参照記号の終りにおける文字「Ｐ」は、該製造プロセスの終りを含む後の段階を表す図面中に示しており且つ「Ｐ」に先行する参照記号の部分によってその後の段階の図面において識別されている領域に対するプリカーサー即ち前駆体を表している。
【００５９】
半導体領域の導電型が、単一の組のドーパント導入条件において、即ち基本的に単一のドーピング濃度において、その領域内に導入される半導体ドーパントによって決定され、且つ該ドーパントの濃度が、該領域にわたって、一つの一般的なドーピングレベル、例えば「ｐ」又は「ｎ」によって表される中程度、から別の一般的なドーパントレベル、例えば「ｐ−」又は「ｎ−」によって表される軽度、へ変化する場合には、これら２つのドーピングレベルにおける該領域の部分は、一般的に、点線によって表してある。ＩＧＦＥＴの断面図におけるドットアンドダッシュライン（dot-and-dash line）即ち一点鎖線は垂直ドーパント分布グラフにおいてのドーパント分布に対する位置を表している。ＩＧＦＥＴの断面図における最大ドーパント濃度は、「ＭＡＸ」の略語を含むダッシュアンドダブルドットライン（dash -and double-dot line）即ち二点鎖線で表してある。
【００６０】
誘電体層、特に分離及びゲート誘電体層、の厚さは、多くのその他のＢＪＴ／ＩＧＦＥＴ要素及び領域の寸法よりも一層小さいものである。誘電体層を明確に示すために、それらの厚さはＢＪＴ及びＩＧＦＥＴの断面図においては、通常、誇張して示してある。
【発明を実施するための形態】
【００６１】
目次
Ａ．参照注記及びその他の予備的情報
Ｂ．混合信号適用例に適した相補的ＢＪＴ／相補的ＩＧＦＥＴ構成体
Ｃ．ウエルアーキテクチャ及びドーピング特性
Ｄ．非対称的高電圧ＩＧＦＥＴ
Ｄ１．非対称的高電圧ＮチャンネルＩＧＦＥＴの構成
Ｄ２．非対称的高電圧ＮチャンネルＩＧＦＥＴのソース／ドレイン延長部
Ｄ３．非対称的高電圧ＰチャンネルＩＧＦＥＴの構成
Ｄ４．非対称的高電圧ＰチャンネルＩＧＦＥＴのソース／ドレイン延長部
Ｅ．延長型ドレインＩＧＦＥＴ
Ｅ１．延長型ドレインＮチャンネルＩＧＦＥＴの構成
Ｅ２．延長型ドレインＮチャンネルＩＧＦＥＴの動作物理
Ｅ３．延長型ドレインＰチャンネルＩＧＦＥＴの構成
Ｅ４．延長型ドレインＰチャンネルＩＧＦＥＴの動作物理
Ｆ．本ＩＧＦＥＴの全てに一般的に適用可能な情報
Ｇ．混合信号適用例に適した相補的ＩＧＦＥＴ構成体の製造
Ｇ１．一般的な製造情報
Ｇ２．ウエル形成
Ｇ３．ゲート形成
Ｇ４．ソース／ドレイン延長部及びハローポケット部分の形成
Ｇ５．ゲート側壁スペーサ及びソース／ドレインゾーンの主要部分の形成
Ｇ６．最終処理
Ｇ７．スペーサ成形（shaping）シーケンスの利点
Ｈ．変形例
Ａ．参照注記及びその他の予備的情報
以下において及び図面中に使用している参照記号は以下の意味を有しており、「リニアル（）」という形容詞は単位ＩＧＦＥＴ幅当たりの意味である。
【００６２】
ＬＤＲ  ≡  ゲート長の描画値によって与えられるようなチャンネル長の描画値、
ＬＷＷ  ≡  延長型ドレインＩＧＦＥＴに対するウエル対ウエル分離距離、
Ｎ’  ≡  イオン注入された物質によって受取られるイオンのドーズ量、
Ｎ’ｍａｘ  ≡  約四分の一象限注入でイオン注入された物質によって受取られるイオンの最大ドーズ量、
Ｎ’１  ≡  約四分の一象限注入でイオン注入された物質によって受取られるイオンの最小ドーズ量、
ｔＧｄＨ  ≡  平均ゲート誘電体厚さの高値、
ｔＧｄＬ  ≡  平均ゲート誘電体厚さの低値、
ＶＢＤ  ≡  ドレイン対ソースブレークダウン電圧、
ＶＤＳ  ≡ドレイン対ソース電圧、
ＶＧＳ  ≡  ゲート対ソース電或る、
ＶＴ  ≡  スレッシュホールド電圧、
ｘＤＥＯＬ  ≡  ゲート電極がドレイン延長部とオーバーラップする量、
ｘＳＥＯＬ  ≡  ゲート電極がソース延長部とオーバーラップする量、
ｙ  ≡  深さ又垂直距離、
ｙＤＥ  ≡ドレインの最大深さ、
ｙＤＥＰＫ  ≡  横方向ドレイン延長部と同じ導電型の半導体ドーパントの最大（ピーク）濃度の、横方向ドレイン延長部における、位置における平均深さ、
ｙＤＭ  ≡  主要ドレイン部分の最大深さ、
ｙＤＮＷＰＫ  ≡  ディープＮウエル半導体ドーパントの最大（ピーク）濃度の位置における平均深さ、
ｙＮＷＰＫ  ≡  Ｎ型空の（empty）主要ウエル半導体ドーパントの最大（ピーク）濃度の位置における平均深さ、
ｙＰＷＰＫ  ≡  Ｐ型空の主要ウエル半導体ドーパントの最大（ピーク）濃度の位置における平均深さ、
ｙＳ  ≡  ソースの最大深さ、
ｙＳＤ  ≡  ソース／ドレインゾーンの最大深さ、
ｙＳＥ  ≡  ソース延長部の最大深さ、
ｙＳＥＰＫ  ≡  横方向ソース延長部と同じ導電型の半導体ドーパントの最大（ピーク）濃度の、横方向ソース延長部における、位置における平均深さ、
ｙＳＭ  ≡  主要ソース部分の最大深さ、
α  ≡  半導体ドーパントをイオン注入するための垂直からの傾斜角度、
β  ≡  半導体ボディの一つの主たる横方向に対する方位角、
β０  ≡  ３つの９０°の増分で増加される方位角の基本値。
【００６３】
以下に使用するように、「表面に隣接した（surface-adjoining）」という用語は、上部半導体表面、即ち単結晶、又はほぼ単結晶、の半導体物質からなる半導体ボディの上部表面、に隣接する（又はそれに延在する）ことを意味している。ドープした単結晶半導体物質内への深さに対する全ての参照は、そうでないことを表すものでない限り、上部半導体表面から下側への深さを意味している。同様に、別の品目よりも単結晶半導体物質内に一層深くに延在する一つの品目に対する全ての参照は、そうでないことを表すものでない限り、上部半導体表面に関して一層深いことを意味している。ＩＧＦＥＴのドープした単結晶領域の各深さ又は平均深さは、そうでないことを表すものでない限り、ＩＧＦＥＴのゲート誘電体層の底部を介して通常延在している面から測定されるものである。
【００６４】
同じ導電型の２つの隣接する（即ち連続的）半導体領域の間の境界は、幾分不正確である。点線は、通常、この様な境界を表すために図面中において使用している。定量的目的のためには、バックグラウンドドーパント濃度にある半導体基板領域と、該基板領域と同じ導電型のものであるようにドーピング操作によって形成された隣接する半導体領域との間の境界は、全ドーパント濃度がバックグラウンドドーパント濃度の２倍である位置として考えられる。同じ導電型であるようにドーピング操作によって形成された２つの連続的な半導体領域の間の境界は、同様に、該２つの領域を形成するために使用したドーパントの全濃度が等しい位置であると考えられる。
【００６５】
ＩＧＦＥＴは２つの直交するラレラル（lateral）即ち横方向乃至は水平（horizontal）、即ち上部（又は下部）半導体表面に対して概略的に平行に延在する面内において互いに垂直に延在する２つの方向、によって特性付けられる。これら２つの横方向は、ここでは、長手（longitudinal）方向及び横断（transverse）方向として呼称する。長手方向は、ＩＧＦＥＴの長さの方向、即ちそのソース／ドレイン（「Ｓ／Ｄ」）の何れか一方からそのＳ／Ｄゾーンの内の他方への方向、である。横断方向は、ＩＧＦＥＴの幅の方向である。
【００６６】
ＩＧＦＥＴを包含する半導体ボディは、２つの主たる直交する横方向（水平）、即ち上部（又は下部）半導体表面にほぼ平行に延在している面において互いに直角に延在している２つの方向、を有している。本ＣＩＧＦＥＴ構成体の何れかの実現例においてのＩＧＦＥＴは、通常、各ＩＧＦＥＴの長手方向が半導体ボディの主たる横方向の内の一つにおいて延在するように、該半導体ボディ上にレイアウトされる。例えば、ＩＧＦＥＴの幾つかの長手方向は、半導体ボディの主たる横方向の内の一つの方向に延在し、一方他のＩＧＦＥＴの長手方向は半導体ボディの主たる横方向の内の他方の方向に延在することが可能である。
【００６７】
対称的であるか非対称的であるかに拘わらずに、ＩＧＦＥＴは「バイアスオン」状態及び「バイアスオフ」状態と呼称される２つのバイアス状態（又は条件）を有しており、その場合に、駆動電位（電圧）がソースとして作用するＳ／Ｄゾーンとドレインとして作用するＳ／Ｄゾーンとの間に存在している。これら２つのバイアス状態を説明する上で簡単化のために、ソースとして作用する及びドレインとして作用するＳ／Ｄゾーンは、夫々、ソース及びドレインとしてここでは呼称する。バイアスオン状態において、ＩＧＦＥＴは導通状態にあり、ＩＧＦＥＴのゲート電極とソースとの間の電圧ＶＧＳは、駆動電位の影響下において電荷キャリアがソースからチャンネルを介してドレインへ自由に流れるような値にある。該電荷キャリアは、ＩＧＦＥＴがＮチャンネル型である場合には、電子であり、それがＰチャンネル型である場合には、ホールである。
【００６８】
ＩＧＦＥＴはバイアスオフ状態においては非導通状態にあり、ゲート対ソース電圧ＶＧＳは、駆動電位の大きさ（絶対値）がＩＧＦＥＴブレークダウンを発生させるのに十分に高いものではない限り、ソースとドレインとの間に駆動電位が存在するにも拘わらず、ソースからチャンネルを介してドレインへ電荷キャリアが著しく流れることは無い値にある。該電荷キャリアは、ＮチャンネルＩＧＦＥＴに対しては電子であり、且つＰチャンネルＩＧＦＥに対しては、ホールである。バイアスオフ状態において、ソース及びドレインは、ゲート対ソース電圧ＶＧＳが該ＩＧＦＥＴをバイアスオン状態とさせるような値にあった場合には電荷キャリアがソースからチャンネルを介してドレインへ自由に流れるようにバイアスされる。
【００６９】
より詳細には、ＮチャンネルＩＧＦＥＴがバイアスオン状態となるのは、（ａ）そのドレインがそのソースに対して適宜の正の電位にあり、且つ（ｂ）そのゲート対ソース電圧ＶＧＳがそのスレッシュホールド電圧ＶＴと等しいか又はそれを超える場合である。従って、電子が、ソースから、チャンネルを介して、ドレインへ流れる。電子は負の電荷キャリアであるから、正の電流の流れはドレインからソースである。ＮチャンネルＩＧＦＥＴがバイアスオフ状態となるのは、そのドレインがそのソースに対して正の駆動電位にあるが、そのゲート対ソース電圧ＶＧＳがそのスレッシュホールド電圧ＶＴ未満であり、従って該正の駆動電位がドレイン対ソースブレークダウンを発生させるのに十分に高いものではない限り、ソースからチャンネルを介してドレインへの著しい電子の流れは存在しない場合である。スレッシュホールド電圧ＶＴは、一般的には、エンハンスメントモードＮチャンネルＩＧＦＥＴの場合は正であり、且つデプリションモードＮチャンネルＩＧＦＥＴの場合には負である。
【００７０】
相補的な態様において、ＰチャンネルＩＧＦＥＴがバイアスオン状態となるのは、（ａ）そのドレインがそのソースに対して適宜の負の電位にあり、且つ（ｂ）そのゲート対ソース電圧ＶＧＳがそのスレッシュホールド電圧ＶＴ以下である場合である。ホールが、ソースからチャンネルを介してドレインへ流れる。ホールは正の電荷キャリアであるから、正の電流の流れはソースからドレインである。ＰチャンネルＩＧＦＥＴがバイアスオフ状態となるのは、そのドレインがそのソースに対して負の電位にあるが、そのゲート対ソース電圧ＶＧＳがそのスレッシュホールド電圧ＶＴよりも一層大きく、従って該負の駆動電位の大きさがドレイン対ソースブレークダウンを発生させるのに十分に高いものではない限り、ソースからチャンネルを介してドレインへの著しいホールの流れが存在しない場合である。スレッシュホールド電圧ＶＴは、一般的には、エンハンスメントモードＰチャンネルＩＧＦＥＴの場合には負であり、デプリションモードＰチャンネルＩＧＦＥＴの場合には正である。
【００７１】
半導体物質内の電荷キャリアは、一般的には、電子とホールの両方を意味している。局所的電界の方向に移動する電荷キャリアに対する参照は、ホールが、一般的に、局所的電界ベクトルの方向に移動すること、及び電子が該局所的電界ベクトルとは反対方向に移動すること、を意味している。
【００７２】
「最大濃度（maximum concentration）」及び「濃度最大（concentration maximum）」の表現は、ここでは、単数又は複数形態で使用され、一般的に交換可能であり、即ち、そうでないことが表示されない限り同じ意味を有している。
【００７３】
ＩＧＦＥＴのボディ物質の導電型を決定する半導体ドーパントは、便宜上、ボディ物質ドーパントとして指定している。ＩＧＦＥＴがウエル領域を使用する場合には、該ボディ物質ドーパントは単数又は複数の半導体ウエルドーパントを包含している。ＩＧＦＥＴのＳ／Ｄゾーン下側の垂直ドーパント分布は、該ボディ物質ドーパントの濃度がそのＳ／Ｄゾーンよりも上部半導体表面下側に１０倍を超えること無しに一層深い下側に存在するボディ物質位置に沿って表面下最大に到達し且つ該ボディ物質ドーパントの最大濃度の表面下位置から、そのＳ／Ｄゾーンを介して該ボディ物質ドーパントの最大濃度の表面下位置から延在する仮想的垂直線に沿って、そのＳ／Ｄゾーンへ、即ちそのＳ／Ｄゾーンに対するＰＮ接合へ、上方へ移る場合に、少なくとも１０倍の係数だけ減少する場合に、「ハイポアブラプト（hypoabrupt）」であると呼称される。米国特許第７，４１９，８６３Ｂ１号及び米国特許公開第２００８／０３１１７１７Ａ１号及び第２００８／０３０８８７８Ａ１号（全てBulucea）を参照すると良い。下側に存在するハイポアブラプトな垂直ドーパント分布を有するＳ／Ｄゾーンに対するＰＮ接合は、便宜上、時々ハイポアブラプト接合と呼ばれる。
【００７４】
相補的な態様において、ＩＧＦＥＴのＳ／Ｄゾーン下側の垂直ドーパント分布は、ボディ物質ドーパントの濃度がそのＳ／Ｄゾーンよりも上部半導体表面下側において１０倍を超えること無しの一層深い下側に存在するボディ物質位置に沿って表面下最大に到達するが、該ボディ物質ドーパントの最大濃度の表面下位置から、そのＳ／Ｄゾーンを介して該ボディ物質ドーパントの最大濃度の表面下位置から延在する仮想的垂直線に沿ってそのＳ／Ｄゾーン用のＰＮ接合へ上方へ移る場合に、１０の係数未満だけ減少する場合には、「非ハイポアブラプト」であると呼称される。下側に存在する非ハイポアブラプトな垂直ドーパント分布を有するＳ／Ｄゾーンに対するＰＮ接合は、便宜上、時々、非ハイポアブラプト接合と呼称される。
【００７５】
Ｂ．混合信号適用例に適した相補的ＢＪＴ／相補的ＩＧＦＥＴ構成体
図１１−１及び１１−２は、本発明に基いて構成された相補的ＩＧＦＥＴ（「ＣＩＧＦＥＴ」）半導体構成体の２つの部分を示している。より詳細には、図１１−１は非対称的ＮチャンネルＩＧＦＥＴ１００及び同様に構成された非対称的ＰチャンネルＩＧＦＥＴ１０２を図示している。非対称的延長型ドレインＮチャンネルＩＧＦＥＴ１０４及び同様に構成された非対称的延長型ドレインＰチャンネルＩＧＦＥＴ１０６は図１１−２に図示されている。その非対称性のために、各ＩＧＦＥＴ１００，１０２，１０４又は１０６は、通常、そのチャンネルゾーン電流の流れが常に同じ方向である状態に使用される。
【００７６】
ＩＧＦＥＴ１００，１０２，１０４，１０６は、２つの異なる電圧レジームで動作すべく設計されている。単一方向電流適用例用に設計されている非対称的ＩＧＦＥＴ１００及び１０２は数ボルト、例えば公称動作範囲が３．０Ｖ、の電圧範囲にわたり動作し、しばしば、ここでは、「高電圧」ＩＧＦＥＴとして呼称される。延長型ドレインＩＧＦＥＴ１０４及び１０６は、高電圧ＩＧＦＥＴ１００及び１０２よりも一層大きな電圧範囲にわたり動作し、通常、ここでは、「拡張電圧（extended voltage）」ＩＧＦＥＴとして呼称される。延長型ドレイン拡張電圧ＩＧＦＥＴ１０４及び１０６用の動作範囲は、通常、少なくとも１０Ｖ、例えば公称１２Ｖ，である。延長型ドレインＩＧＦＥＴ１０４及び１０６は、特に、パワー装置、高電圧スイッチ、電気的に消去可能なプログラマブルリードオンリメモリ（「ＥＥＰＲＯＭ」）プログラミング回路、及び静電放電（「ＥＳＤ」）保護装置、等の数ボルトより大きな電圧を使用する適用例に適している。
【００７７】
図１１−１及び１１−２（集約的に「図１２」）に示されているＣＩＧＦＥＴ半導体構成体は、典型的に、上に引用した国際特許出願＿＿＿＿、代理人ドケット番号ＮＳ−７００５ＷＯに記載されているＣＩＧＦＥＴ半導体構成体の一部である。該国際特許出願＿＿＿＿、代理人ドケット番号ＮＳ−７００５ＷＯのＣＩＧＦＥＴ構成体は、ここでは、通常、拡大ＣＩＧＦＥＴ半導体構成体として呼称される。何故ならば、それは、非対称的ＩＧＦＥＴ１００及び１０２よりも一層低い電圧範囲にわたり、従って、延長型ドレインＩＧＦＥＴ１０４及び１０６よりも著しく一層低い電圧範囲にわたり動作する、ここでは「低電圧」ＩＧＦＥＴとして呼称する、対称的ＩＧＦＥＴを包含しているからである。例えば、低電圧対称的ＩＧＦＥＴは１．２Ｖの公称動作範囲にわたり動作する場合がある。拡大ＣＩＧＦＥＴ構成体は、非対称的ＩＧＦＥＴ１００及び１０２の高電圧範囲にわたり動作する対称的ＩＧＦＥＴも包含している。対称的ＩＧＦＥＴは全てデジタル回路適用例に適切である。しかしながら、対称的ＩＧＦＥＴのいずれかが、適宜、アナログ回路適用例において使用される場合がある。
【００７８】
拡大ＣＩＧＦＥＴ構成体におけるＩＧＦＥＴは２つの異なる最小厚さ、即ち高値ｔＧｄＨ及び低値ｔＧｄＬ、のゲート誘電体層を使用する。非対称的ＩＧＦＥＴ１００及び１０２を含む高電圧ＩＧＦＥＴ及び延長型ドレイン拡張電圧ＩＧＦＥＴ１０４及び１０６に対するゲート誘電体厚さは高値ｔＧｄＨである。３．０Ｖ動作の場合、高ゲート誘電体厚さｔＧｄＨは、ゲート誘電体物質がシリコン酸化物又はほぼシリコン酸化物である場合には、４−８ｎｍで、好適には５−７ｎｍであり、典型的には６−６．５ｎｍである。低電圧ＩＧＦＥＴ用のゲート誘電体厚さは低値ｔＧｄＬである。１．２Ｖ動作の場合、低ゲート誘電体厚さｔＧｄＬは、同様にゲート誘電体物質がシリコン酸化物又はほぼシリコン酸化物である場合には、１−３ｎｍであり、好適には１．５−２．５ｎｍであり、典型的には２ｎｍである。図１１のＩＧＦＥＴのパラメータに対して以下に与える典型的な数値の全ては、ゲート誘電体層が前述した典型的な厚さ値を有する本ＣＩＧＦＥＴ半導体構成体の実現例に対して通常適用される。
【００７９】
以下に更に説明する如く、非対称的ＩＧＦＴ１００及び１０２は、夫々、Ｐ型ウエル及びＮ型ウエルを使用する。延長型ドレインＩＧＦＥＴ１０４及び１０６の領域の幾つかは、Ｐ型ウエル及びＮ型ウエルを形成するために使用されるドーパントの導入によって画定される。その結果、延長型ドレインＩＧＦＥＴ１０４及び１０６は、Ｐ型ウエル及びＮ型ウエルを効果的に使用する。
【００８０】
非対称的ＩＧＦＥＴ１００及び１０２は、軽度にドープしたＰ型モノシリコンの開始領域内に形成した共通のディープＮウエル（以下に更に説明する）を使用して、図１１に図示されている。該ディープＮウエルは、ＮチャンネルＩＧＦＥＴ１００のＰ型ボディ領域を下側に存在するＰ−モノシリコンから電気的に分離している。このことは、ＩＧＦＥＴ１００を各その他のＮチャンネルＩＧＦＥＴから電気的に分離することを可能としている。ＩＧＦＥＴ１００等のＮチャンネルＩＧＦＥＴのために使用されるディープＮウエルを図１１の例におけるＩＧＦＥＴ１０２のような隣接するＰチャンネルＩＧＦＥＴ下側に延在させることは、典型的に、ＩＧＦＥＴ集積密度を増加させることを可能とする。代替的に、各ＩＧＦＥＴ１００又は１０２は、ディープＮウエルを欠如するバージョンにおいて設けることが可能である。好適実現例においては、ＮチャンネルＩＧＦＥＴ１００はディープＮウエルを使用し、一方ＰチャンネルＩＧＦＥＴ１０２はディープＮウエルを欠如している。
【００８１】
ＩＧＦＥＴ１００，１０２，１０４，１０６は、代替的に、軽度にドープしたＮ型モノシリコンの開始領域から形成することが可能である。その場合には、ディープＮウエルは、ディープＮウエルに対して相補的な機能を実施する対応するディープＰウエルで置換させることが可能である。図１１のＣＩＧＦＥＴ構成体は、主に、適切にゲート誘電体厚さを減少させ及び／又はドーピング条件を調節することによって、達成される非対称的高電圧ＩＧＦＥＴ１００及び１０２の一層低い電圧バージョンを包含することが可能である。Ｐ−開始モノシリコン領域からＮ−開始モノシリコン領域へ変更すること、及びディープＰウエル及びＮウエルを使用するか又は使用しないかについての前述した説明の全ては、ＩＧＦＥＴ１００，１０２，１０４，１０６のこれらの変形例に対して適用される。
【００８２】
ＩＧＦＥＴ１００，１０２，１０４，１０６、ＩＧＦＥＴ１００及び１０２の上述した変形例、及び上に引用した国際特許出願＿＿＿＿、代理人ドケット番号ＮＳ−７００５ＷＯの拡大ＣＩＧＦＥＴ構成体内に存在する対称的ＩＧＦＥＴ以外の回路要素は、図１１のＣＩＧＦＥＴ構成体のその他のパーツ（不図示）内に設けることが可能である。例えば、バイポーラトランジスタ及びダイオードを、種々のタイプの抵抗、コンデンサ、及び／又はインダクトと共に、本ＣＩＧＦＥＴ構成体内に設けることが可能である。バイポーラトランジスタを上に引用した国際特許出願＿＿＿＿、代理人ドケット番号ＮＳ−７３０７ＷＯに記載した如くに構成することが可能である。
【００８３】
該抵抗はモノシリコン又はポリシリコン要素とすることが可能である。該付加的な回路要素の特性に依存して、該ＣＩＧＦＥＴ構成体は該付加的な要素に対する適切な電気的絶縁も包含する。ＩＧＦＥＴ１００，１０２．１０４，１０６、ＩＧＦＥＴ１００及び１０２の上述した変形例、及び該拡大ＣＩＧＦＥＴ構成体用の対称的ＩＧＦＥＴ、の内の選択したものが、典型的に、図１１のＣＩＧＦＥＴ構成体の任意の特定の実現例内に存在している。要するに、該拡大ＣＩＧＦＥＴ構成体のアーキテクチャは混合信号ＩＣ適用例に適切なＩＧＦＥＴ及びその他の回路要素を提供する。
【００８４】
Ｃ．ウエルアーキテクチャ及びドーピング特性
図１１のＣＩＧＦＥＴ構成体内に組み込まれたＩＧＦＥＴ１００，１０２，１０４，１０６及び各その他のＩＧＦＥＴのモノシリコン要素は、軽度にドープしたＰ型基板領域１３６を有するドープしたモノシリコン半導体ボディの一部を構成する。電気的絶縁性物質、典型的には主にシリコン酸化物から構成されるもの、のパターン形成したフィールド領域１３８は、該半導体ボディの上部表面内に凹設されている。フィールド絶縁領域１３８は、図１１においては浅いトレンチ絶縁型のものとして図示してあるが、その他の態様で構成することも可能である。
【００８５】
上部半導体表面内へのフィールド絶縁領域１３８の凹設は、一群の横方向に分離されたアクティブ半導体島状部を画定する。６個のこの様なアクティブ島状部１４０，１４２，１４４Ａ，１４４Ｂ，１４６Ａ，１４６Ｂが図１１に示されている。非対称的ＩＧＦＥＴ１００及び１０２は、夫々、島状部１４０及び１４２を使用する。Ｎチャンネル延長型ドレインＩＧＦＥＴ１０４は、島状部１４４Ａ及び１４４Ｂを使用する。Ｐチャンネル延長型ドレインＩＧＦＥＴ１０６は、同様に、島状部１４６Ａ及び１４６Ｂを使用する。幾つかの実施例においては、図１１に示したＩＧＦＥＴ及び図１１のＣＩＧＦＥＴ構成体内に組み込んだその他のＩＧＦＥＴの内の２個又はそれ以上を該アクティブ島状部の内の一つを使用する。このことは、例えば、該ＩＧＦＥＴの内の２個又はそれ以上のものがソース又はドレイン等の或る要素を共用する場合に発生する。
【００８６】
該半導体ボディは、主要ウエル領域１８０，１８２，１８４Ａ，１８４Ｂ，１８６Ａ，１８６Ｂ、ディープで中程度にドープしたＮ型ウエル領域２０１，２１２、及び分離用の中程度にドープしたＰ型ウエル領域２１６、及びその他のＩＧＦＥＴ用のその他のこの様なウエル領域、を包含する。主要ウエル領域１８０，１８２，１８４Ａ，１８４Ｂ，１８６Ａ，１８６Ｂ、ディープＮウエル領域２１０，２１２、及び基板領域１３６への電気的コンタクトは、フィールド絶縁体１３８によって上部半導体表面に沿って画定される付加的な横方向に分離されたアクティブ半導体島状部（不図示）を介してなされる。
【００８７】
ディープＮウエル領域２１０，２１２は、夫々、Ｐ−基板領域１３６と分離用ＰＮ接合２２０，２２２を形成する。そうする場合に、ディープＮウエル２１０，２１２は、図１１に示したその他のウエル領域よりも該半導体ボディ内に一層深くに延在する。そのために、主要ウエル領域１８０，１８２，１８４Ａ，１８４Ｂ，１８６Ａ，１８６Ｂは浅いウエルであると考えられる。
【００８８】
主要ウエル領域１８０，１８４Ａは、夫々、ＮチャンネルＩＧＦＥＴ１００及び１０４用のＰ型ウエルである。主要ウエル領域１８６ＢはＰチャンネルＩＧＦＥＴ１０６用のＰ型ウエルである。主要ウエル領域１８２，１８６Ａは、夫々、ＰチャンネルＩＧＦＥＴ１０２及び１０６用のＮ型ウエルである。主要ウエル領域１８４ＢはＮチャンネルＩＧＦＥＴ１０４用のＮ型ウエルである。
【００８９】
説明の便宜上、図１１は、全ての主要ウエル領域１８０，１８２，１８４Ａ，１８４Ｂ，１８６Ａ，１８６Ｂが該半導体ボディ内に同じ深さ延在するものとして示している。しかしながら、Ｐ型主要ウエル１８０，１８４Ａ，１８６Ｂの深さは、Ｎ型主要ウエル１８２，１８４Ｂ，１８６Ａの深さよりも僅かに小さいか又は幾分一層大きなものとすることが可能である。又、Ｐ型主要ウエル１８０，１８４Ａ，１８６Ｂの或るものは、各Ｐ型主要ウエル１８０，１８４Ａ又は１８６ＢがＰ−基板領域１３６と合体するか、又はディープＮウエルと合流するかに依存して、他のものよりも該半導体ボディ内に一層深くに延在する。同様に、Ｎ型主要ウエル１８２，１８４Ｂ，１９６Ａの内の或るものは、各Ｎ型主要ウエル１８２，１８４Ｂ又は１８６ＡがＰ−基板領域１３６と合流するか又はディープＮウエルと合体するかに依存して、他のものよりも該半導体ボディ内に一層深くに延在する。
【００９０】
同じ導電型の下部モノシリコン領域内に合体するドープしたモノシリコン領域の深さに関しては、上部モノシリコン領域の深さは、上部領域を画定する半導体ドーパントの濃度が下部領域を画定する半導体ドーパントの濃度と等しい位置において発生するものと考えられる。従って、一層深いＮ型ウエル領域、例えばディープＮウエル２１０又は２１２、内に合体するＮ型主要ウエル領域、例えばＮ型主要ウエル１８２又は１８６Ａ、の深さは、これら２つのＮ型ウエルを画定している夫々のＮ型半導体ドーパントの濃度が同じである位置において発生する。Ｐ−基板領域１３６が実質的に一様なバックグラウンドドーパント濃度のＰ型モノシリコンから形成される場合には、基板領域１３６に合体するＰ型ウエル領域、例えばＰ型主要ウエル１８４Ａ、の深さは、Ｐ型ウエルドーパント濃度がＰ型バックグラウンドドーパント濃度の２倍である位置において発生する。
【００９１】
Ｐ型主要ウエル領域１８０は、非対称的高電圧ＮチャンネルＩＧＦＥＴ１００用のボディ物質、又はボディ物質領域、を構成し、且つディープＮウエル領域２１０と分離用ＰＮ接合２２４を形成する。図１１−１を参照のこと。Ｎ型主要ウエル領域１８２はディープＮウエル２１０内に合体する。Ｎ型主要ウエル１８２とディープＮウエル２１０との結合は、非対称的高電圧ＰチャンネルＩＧＦＥＴ１０２用のボディ物質、又はボディ物質領域、を形成する。
【００９２】
ディープＮウエル２１０がＮチャンネルＩＧＦＥＴ１００のＰ型主要ウエル領域１８０の下側に存在するが、ＰチャンネルＩＧＦＥＴ１０２の下側を延在するものではない実施例（不図示）においては、Ｐ型主要ウエル１８０はＮチャンネルＩＧＦＥＴ１００用のボディ物質（不図示）を形成する。しかしながら、Ｎ型主要ウエル１８２は、その場合に、もっぱらＰチャンネルＩＧＦＥＴ１０２用のボディ物質（領域）を構成し且つ基板領域１３６とＰＮ接合を形成する。ディープＮウエル２１０を完全に欠如する実施例（不図示）においては、Ｐ型主要ウエル１８０とＰ−基板領域１３６との結合がＮチャンネルＩＧＦＥＴ１００用のボディ物質を構成し、一方Ｎ型主要ウエル１８２はＰチャンネルＩＧＦＥＴ１０２用のボディ物質を構成し且つ基板領域１３６とＰＮ接合を形成する。
【００９３】
Ｐ型主要ウエル領域１８４Ａは、図１１−２に示した如く、Ｐ−基板領域１３６内に合体する。Ｐ型主要ウエル１８４ＡとＰ−基板領域１３６との結合は、延長型ドレインＮチャンネルＩＧＦＥＴ１０４用のボディ物質、又はボディ物質領域、を形成する。ＩＧＦＥＴ１０４のＮ型主要ウエル領域１８４Ｂは、以下に更に説明する如く、基板領域１３６とドレイン・ボディＰＮ接合２２６を形成する。
【００９４】
Ｎ型主要ウエル領域１８６ＡはディープＮウエル領域２１２内に合体する。Ｎ型主要ウエル１８６ＡとディープＮウエル２１２との結合は、延長型ドレインＰチャンネルＩＧＦＥＴ１０６用のボディ物質、又はボディ物質領域、を形成する。ＩＧＦＥＴ１０６のＰ型主要ウエル領域１８６Ｂは、以下に更に説明する如く、ディープＮウエル２１２とドレイン・ボディＰＮ接合２２８の一部を形成する。
【００９５】
Ｐウエル領域２１６はフィールド絶縁領域１３８の下側で、且つＩＧＦＥＴ１０４のＮ型主要ウエル領域１８４ＢとＩＧＦＥＴ１０６のディープＮウエル領域２１２との間に位置されている。ＩＧＦＥＴ１０４及び１０６は非常に高い電圧において動作し且つ図１１−２の例においては互いに隣接しているので、Ｐウエル２１６がＩＧＦＥＴ１０４及び１０６を互いに電気的に分離している。Ｐウエル２１６は、延長型ドレインＩＧＦＥＴ１０４及び１０６が互いに隣接していない実施例においては、削除することが可能である。
【００９６】
主要ウエル領域１８０，１８２，１８４Ａ，１８４Ｂ，１８６Ａ，１８６Ｂは、全て、空のレトログレードウエルである。より詳細には、非対称的ＮチャンネルＩＧＦＥＴ１００のＰ型主要ウエル１８０は、そのＩＧＦＥＴのＳ／Ｄゾーン内にも存在するＰ型半導体ドーパントでドープされている。Ｐ型ドーパントの濃度は、（ａ）ＩＧＦＥＴ１００のチャンネル及びＳ／Ｄゾーンの各々のほぼ全ての下側を横方向に延在している表面下最大濃度位置において表面下濃度最大に局所的に到達し、且つ（ｂ）該表面下最大濃度位置から上方へ、選択した垂直位置に沿って、そのＩＧＦＥＴのＳ／Ｄゾーンの内の特定した一つを介して、上部半導体表面へ移る場合に、少なくとも１０の係数だけ、好適には少なくとも２０の係数だけ、より好適には少なくとも４０の係数だけ減少する。ＩＧＦＥＴ１００のＰ型主要ウエル１８０におけるＰ型ドーパントの最大濃度の表面下位置は、そのＩＧＦＥＴの特定したＳ／Ｄゾーンの最大深さよりも１０倍を超えること無しに、好適には５倍を超えること無しに、より好適には４倍を超えること無しに、一層深くに発生する。
【００９７】
以下に更に説明する如く、Ｐ型ハロードポケットドーパントは非対称的ＩＧＦＥＴ１００のソースに沿って存在している。ＩＧＦＥＴ１００用の該特定したＳ／Ｄゾーンは、典型的に、そのドレインであるが、そのソースに沿ってＰ型ハローポケット部分を欠如しているＩＧＦＥＴ１００の変形例におけるそのソース又はドレインとすることが可能である。
【００９８】
更に、ＮチャンネルＩＧＦＥＴ１００のＰ型空の主要ウエル１８０における表面下最大濃度位置から該選択した垂直位置に沿ってそのＩＧＦＥＴの特定したＳ／Ｄゾーンへ移る場合に、Ｐ型ドーパントの濃度は実質的に単調的に、典型的には１０の係数未満だけ、減少する。ＩＧＦＥＴ１００のＰ型主要ウエル１８０におけるＰ型ドーパントの最大濃度の表面下位置はそのＩＧＦＥＴの特定したＳ／Ｄゾーンの最大深さよりも１０倍を超えること無しに一層深くに発生するので、ＩＧＦＥＴ１００の該特定したＳ／Ｄゾーン下側のドーパント分布は、典型的に、非ハイポアブラプト（non-hypoabrupt）である。該Ｐ型ドーパントにおける濃度においての減少は、ＩＧＦＥＴ１００用の表面下最大濃度位置からＩＧＦＥＴ１００用の該選択した垂直位置に沿ってその特定したＳ／Ｄゾーンへ移る場合に、通常、実質的に変曲無し（inflectionless）であり、即ち何らの変曲を経験するものではない。
【００９９】
ＮチャンネルＩＧＦＥＴ１００のＰ型空の主要ウエル領域１８０におけるＰ型ドーパントの前述した局所的濃度最大は、半導体ボディ内へのここではＰ型空の主要ウエルドーパントとして呼称されるＰ型半導体ドーパントの導入から発生する。非対称的ＩＧＦＥＴ１００のハローポケット部分は、該Ｐ型空の主要ウエルドーパントによって発生される濃度最大よりも著しく一層より小さな深さにおいて付加的な局所的濃度最大に到達するように該半導体ボディ内に導入されるここではＰ型ソースハロー（又はチャンネルグレイディング）ドーパントとして呼称される付加的なＰ型半導体ドーパントによって発生される。該Ｐ型ソースハロードーパントは、ここでは、Ｐ型ソース側ハローポケットドーパント又は単にＰ型ソース側ポケットドーパントとして呼称される場合がある。
【０１００】
前述したＰ型濃度基準を充足することに加えて、ＮチャンネルＩＧＦＥＴ１００のＰ型空の主要ウエル領域１８０における全Ｐ型ドーパントの濃度は、好適には、該ＩＧＦＥＴの特定したＳ／Ｄゾーン用のＰＮ接合から、該選択した垂直位置に沿って、上部半導体表面へ移る場合に、実質的に単調的に減少する。Ｐ型半導体ドーパントの幾らかのパイルアップがＩＧＦＥＴ１００の該特定したＳ／Ｄゾーンの上部表面に沿って時折発生する場合がある。そうである場合には、Ｐ型空の主要ウエル１８０内の全Ｐ型ドーパントの濃度は、該特定したＳ／Ｄゾーン用のＰＮ接合から、該選択した垂直位置に沿って、該特定したＳ／Ｄゾーン用の該ＰＮ接合の最大深さの２０％よりも該上部半導体表面から遠くない或る点へ、移る場合に、実質的に単調的に減少する。
【０１０１】
Ｐ型空の主要ウエル領域１８０のドーパント濃度特性に類似して、ＰチャンネルＩＧＦＥＴ１０２のＮ型空の主要ウエル領域１８２は、そのＩＧＦＥＴのＳ／Ｄゾーン内にも存在するＮ型半導体ドーパントでドープされている。該Ｎ型ドーパントの濃度は、（ａ）ＩＧＦＥＴ１０２のチャンネル及びＳ／Ｄゾーンの各々のほぼ全ての下側を横方向に延在している表面下最大濃度位置において表面下濃度最大に局所的に到達し、且つ（ｂ）該表面下最大濃度位置から、選択した垂直位置に沿って、そのＩＧＦＥＴのＳ／Ｄゾーンの内の特定した一つを介して、上部半導体表面へ、上方へ移る場合に、少なくとも１０の係数だけ、好適には少なくとも２０の係数だけ、より好適には少なくとも４０の係数だけ、減少する。ＩＧＦＥＴ１０２のＮ型主要ウエル１８２におけるＮ型ドーパントの最大濃度の表面下位置は、そのＩＧＦＥＴの特定したＳ／Ｄゾーンの最大深さよりも、１０倍を超えること無しに、好適には５倍を超えること無しに、より好適には４倍を超えること無しに、一層深くに発生する。
【０１０２】
Ｎ型ハローポケット部分は、以下に説明する如く、非対称的ＩＧＦＥＴ１０２のソースに沿って存在している。ＩＧＦＥＴ１０２用の該特定したＳ／Ｄゾーンは、典型的に、そのドレインであるが、ソースに沿ってＮ型ハローポケット部分を欠如しているＩＧＦＥＴ１０２の変形例においてはそのソース又はドレインとすることが可能である。
【０１０３】
又、ＰチャンネルＩＧＦＥＴ１０２のＮ型空の主要ウエル１８２における表面下最大濃度位置から、ＩＧＦＥＴ１０２用の該選択した垂直位置に沿って、その特定したＳ／Ｄゾーンへ移る場合に、Ｎ型ドーパントの濃度は、実質的に単調的に、典型的に１０の係数未満だけ減少する。その結果、ＩＧＦＥＴ１０２の該特定したＳ／Ｄゾーン下側のドーパント分布は、典型的に、非ハイポアブラプトである。該Ｎ型ドーパントの濃度における減少は、通常、ＩＧＦＥＴ１０２用の表面下最大濃度位置から、ＩＧＦＥＴ１０２用の該選択した垂直位置に沿って、その測定したＳ／Ｄゾーンへ移る場合に、実質的に変曲無しである。
【０１０４】
ＮチャンネルＩＧＦＥＴ１０２のＮ型空の主要ウエル領域１８２内のＮ型ドーパントの前述した局所的濃度最大は、該半導体ボディ内へのここではＮ型空の主要ウエルドーパントとして呼称されるＮ型半導体ドーパントの導入から発生する。非対称的ＩＧＦＥＴ１０２のＮ型ハローポケットは、該Ｎ型空の主要ウエルドーパントによって発生される濃度最大よりも著しく一層少ない深さにおいて付加的な局所的濃度最大に到達するように、該半導体ボディ内に導入されるここではＮ型ソースハロー（又はチャンネルグレイディング）ドーパントとして呼称される付加的なＮ型半導体ドーパントによって発生される。該Ｎ型ソースハロードーパントは、又、ここでは、Ｎ型ソース側ハローポケットドーパント又は単にＮ型ソース側ポケットドーパントとして呼称される場合がある。
【０１０５】
前述したＮ型ウエル濃度基準を充足すること以外に、ＮチャンネルＩＧＦＥＴ１０２のＮ型空の主要ウエル領域１８２内の全Ｎ型ドーパントの濃度は、好適には、該ＩＧＦＥＴの特定したＳ／Ｄゾーン用のＰＮ接合から、該選択した垂直位置に沿って、上部半導体表面へ移る場合に、実質的に単調的に減少する。ＩＧＦＥＴ１０２の該特定したＳ／Ｄゾーンの上部に沿って幾らかのパイルアップが時折発生する場合がある。その場合には、該特定したＳ／Ｄゾーン用のＰＮ接合から、該選択した垂直位置に沿って、該特定したＳ／Ｄゾーン用のＰＮ接合の最大深さの２０％よりも上部半導体表面から遠くない或る点へ移る場合に、Ｎ型空の主要ウエル１８２内の全Ｎ型ドーパントの濃度は実質的に単調的に減少する。
【０１０６】
主要ウエル領域１８０及び１８２は空のウエルであるから、充填した主要ウエル領域を使用する同等のＩＧＦＥＴのチャンネルゾーンにおけるよりもＩＧＦＥＴ１００及び１０２のチャンネルゾーンにおいて一層少ない全半導体ドーパントが存在している。その結果、ドーパント原子との衝突に起因する電荷キャリア（ＮチャンネルＩＧＦＥＴの場合には電子で、ＰチャンネルＩＧＦＥＴの場合にはホール）の散乱は、充填した主要ウエルを具備している同等のＩＧＦＥＴの結晶格子におけるよりも、ＩＧＦＥＴ１００及び１０２のチャンネルゾーンの結晶格子において一層少なく発生する。従って、ＩＧＦＥＴ１００及び１０２のチャンネルゾーンにおいての電荷キャリアの移動度は増加される。このことは、非対称的ＩＧＦＥＴ１００及び１０２が増加されたスイッチング速度を有することを可能としている。
【０１０７】
延長型ドレインＩＧＦＥＴ１０４及び１０６の空の主要ウエル領域１８４Ａ，１８４Ｂ，１８６Ａ，１８６Ｂに関して、ＮチャンネルＩＧＦＥＴ１０４のＰ型空の主要ウエル１８４Ａ又はＰチャンネルＩＧＦＥＴ１０６のＰ型空の主要ウエル１８６ＢにおけるＰ型半導体ドーパントの濃度は、（ａ）ウエル１８４Ａ又は１８６Ｂ内の表面下最大濃度位置において表面下濃度最大に局所的に到達し、及び（ｂ）該表面下最大濃度位置から、選択した垂直位置に沿って、そのウエル１８４Ａ又は１８６Ｂを介して、上部半導体表面へ、上方へ移る場合に、少なくとも１０の係数だけ、好適には少なくとも２０の係数だけ、より好適には少なくとも４０の係数だけ、減少する。以下に更に説明する如く、ＮチャンネルＩＧＦＥＴ１０４用のウエル１８４Ａを介しての該選択した垂直位置はそのハローポケットの脇に位置されている。ＰチャンネルＩＧＦＥＴ１０６用のウエル１８６Ｂを介しての該選択した垂直位置はアクティブ島状部１４６Ａを介して延在する。Ｐ型主要ウエル１８２Ａ又は１８６Ｂ内の該選択した垂直位置に沿ってのＰ型ドーパントの濃度減少は、通常、実質的に単調的である。ＩＧＦＥＴ１０４又は１０６のＰ型主要ウエル１８４Ａ又は１８６ＢにおけるＰ型ドーパントの最大濃度の表面下位置は、そのＩＧＦＥＴのソースの最大深さよりも、１０倍を超えること無しに、好適には５倍を超えること無しに、より好適には４倍を超えること無しに、一層深くに発生する。
【０１０８】
Ｐ型空の主要ウエル領域１８４Ａ及び１８６ＢにおけるＰ型ドーパントの前述した局所的濃度最大は、該半導体ボディ内へのＰ型空の主要ウエルドーパントの導入から発生する。各空の主要ウエル１８４Ａ又は１８６Ｂ内のＰ型ドーパントの濃度は、通常、そのウエル１８４Ａ又は１８６Ｂ内のＰ型空の主要ウエルドーパントによって発生される濃度最大よりもかなり一層少ない深さにおいて付加的な局所的濃度最大に到達する。各Ｐ型空の主要ウエル領域１８４Ａ又は１８６Ｂにおける浅いＰ型空のウエル濃度最大は、そのＰ型空の主要ウエル１８４Ａ又は１８６Ｂ内へ導入した付加的なＰ型空のウエル半導体ドーパントから発生し且つそのウエル１８４Ａ又は１８６Ｂにわたり部分的に横方向に延在するに過ぎない。
【０１０９】
相補的な態様で、ＮチャンネルＩＧＦＥＴ１０４のＮ型空の主要ウエル領域１８４Ｂ又はＰチャンネルＩＧＦＥＴ１０６のＰ型空の主要ウエル領域１８６ＡにおけるＮ型半導体ドーパントの濃度は、同様に、（ａ）空の主要ウエル１８４Ｂ又は１８６Ａにおける表面下最大濃度位置において表面下濃度最大に局所的に到達し、且つ（ｂ）該表面下最大濃度位置から、選択した垂直位置に沿って、そのウエル１８４Ｂ又は１８５Ａを介して、上部半導体表面へ移る場合に、少なくとも１０の係数だけ、好適には少なくとも２０の係数だけ、より好適には少なくとも４０の係数だけ、減少する。以下に更に説明する如く、ＮチャンネルＩＧＦＥＴ１０４用のウエル１８４Ｂを介しての該選択した垂直位置は、アクティブ島状部１４４Ａを介して延在する。ＰチャンネルＩＧＦＥＴ１０６用のウエル１８６Ａを介しての該選択した垂直位置はそのハローポケット部分の脇に位置されている。Ｐ型主要ウエル１８４Ｂ又は１８６Ａにおける該選択した垂直位置に沿ってのＮ型ドーパントの濃度減少は、通常、実質的に単調的である。ＩＧＦＥＴ１０４又は１０６のＮ型主要ウエル１８４Ｂ又は１８６ＡにおけるＮ型ドーパントの最大濃度の表面下位置は、そのＩＧＦＥＴのソースの最大深さよりも、１０倍を越えること無しに、好適には５倍を越えること無しに、より好適には４倍を越えること無しに、一層深くに発生する。
【０１１０】
Ｎ型空の主要ウエル領域１８４Ａ及び１８６ＢにおけるＮ型ドーパントの前述した局所的濃度最大は、該半導体ボディ内へのＮ型空の主要ウエルドーパントの導入から発生する。各空の主要ウエル１８４Ｂ又は１８６ＡにおけるＮ型ドーパントの濃度は、通常、そのウエル１８４Ｂ又は１８６Ａ内のＮ型空の主要ウエルドーパントによって発生される濃度最大よりもかなり一層少ない深さにおいて付加的な局所的濃度最大に到達する。各Ｎ型空の主要ウエル領域１８４Ｂ又は１８６Ａにおける浅いＮ型空のウエル濃度最大は、そのＮ型空の主要ウエル１８４Ｂ又は１８６Ａ内に導入した付加的なＮ型空のウエル半導体ドーパントから発生し、且つそのウエル１８４Ｂ又は１８６Ａにわたり横方向に部分的に延在するに過ぎない。
【０１１１】
図１１−２において「ＭＡＸ」と符号の付けたダッシュアンドダブルドットライン即ち二点鎖線は、（ａ）Ｐ型空の主要ウエル領域１８４Ａ及び１８６ＢにおけるＰ型ディープ局所的濃度最大、及び（ｂ）Ｎ型空の主要ウエル領域１８４Ｂ及び１８６ＡにおけるＮ型ディープ局所的濃度最大、の表面下位置を表している。これらの線によって表されるように、延長型ドレインＮチャンネルＩＧＦＥＴ１０４のＮ型空の主要ウエル１８４ＢにおけるディープＮ型濃度最大は、そのＩＧＦＥＴのＰ型空の主要ウエル１８４ＡにおけるディープＰ型濃度最大とほぼ同じ深さにおいて発生する。同様に、延長型ドレインＰチャンネルＩＧＦＥＴ１０６のＰ型空の主要ウエル１８６ＢにおけるディープＰ型濃度最大は、ＩＧＦＥＴ１０６のＮ型空の主要ウエル１８６ＡにおけるディープＮ型濃度最大とほぼ同じ深さにおいて発生する。
【０１１２】
空の主要ウエル領域１８４Ｂ及び１８６Ｂは，夫々、以下に更に説明する如く、延長型ドレインＩＧＦＥＴ１０４及び１０６のドレインとして部分的に又は完全に作用する。主要ウエル１８４Ｂ及び１８６Ｂを空のレトログレードウエルとして構成することにより、ＩＧＦＥＴ１０４及び１０６の各々における電界の最大値は、従来の延長型ドレインＩＧＦＥＴにおいて通常発生するように上部半導体表面に沿ってではなく、該モノシリコンのバルク内において発生する。特に、各ＩＧＦＥＴ１０４又は１０６における電界の最大値は、ウエル１８４Ｂ又は１８６Ｂ内の主要ウエルドーパントの前述した局所的濃度最大の表面下位置において又はその近くにおけるボディ物質と該ドレインとの間のＰＮ接合に沿って発生する。その結果、衝突イオン化は、従来の延長型ドレインＩＧＦＥＴにおいて通常発生する如く上部半導体表面に沿って該モノシリコンにおいてよりも、ＩＧＦＥＴ１０４又は１０６の該モノシリコンのバルクにおいて、特に該ドレインのバルクにおいて、より一層発生する。
【０１１３】
衝突イオン化を該モノシリコンのバルクへ概略的にシフトさせることによって、上部半導体表面に沿って該モノシリコンにおいて実質的な衝突イオン化が発生する従来の延長型ドレインＩＧＦＥＴのゲート誘電体層内に注入されるよりも、延長型ドレインＩＧＦＴ１０４及び１０６のゲート誘電体層内に注入されるべき十分なエネルギを有する一層少ない数の電荷キャリアが上部半導体表面に到達する。ＩＧＦＥＴ１０４及び１０６は、それらのゲート誘電体層内への電荷注入に起因してそれらのスレッシュホールド電圧を変化させることを実質的に回避している。従って、ＩＧＦＥＴ１０４及び１０６は著しく信頼性が向上されているものである。
【０１１４】
更に、ＮチャンネルＩＧＦＥＴ１０４の空の主要ウエル領域１８４Ａ及び１８４Ｂは、好適には、互いに離されている。空の主要ウエル１８４Ａ及び１８４Ｂの間の最小間隔ＬＷＷは、ほぼ、主要ウエル１８４Ａ内のディープＰ型濃度最大の位置からウエル１８４Ｂ内のディープＮ型濃度最大の位置へ延在する仮想的水平線に沿って発生する。何故ならば、これら２つの濃度最大はほぼ同じ深さにおいて発生するからである。ＰチャンネルＩＧＦＥＴ１０６の空の主要ウエル領域１８６Ａ及び１８６Ｂは、同様に、好適には互いに離されている。空の主要ウエル１８６Ａ及び１８６Ｂの間の最小間隔ＬＷＷは、同様に、ほぼ、主要ウエル１８６ＡにおけるディープＮ型濃度最大の位置から主要ウエル１８６ＢにおけるディープＰ型濃度最大の位置へ延在する仮想的水平線に沿って発生するが、それは、これら２つの濃度最大がほぼ同じ深さにおいて発生するからである。ＩＧＥＴ１０４及び１０６用の最小ウエル対ウエル間隔ＬＷＷの位置は以下に説明する図１３ａ及び１３ｂに示されている。
【０１１５】
延長型ドレインＩＧＦＥＴ１０４又は１０６のドレイン対ソースブレークダウン電圧ＶＢＤは、最小ウエル対ウエル間隔ＬＷＷに依存する。特に、ＩＧＦＥＴ１０４又は１０６のブレークダウン電圧ＶＢＤは、ブレークダウン電圧ＶＢＤが飽和値に到達する点まで、ウエル対ウエル間隔ＬＷＷが増加するに従い、増加する。間隔ＬＷＷに伴うブレークダウン電圧ＶＢＤにおける増加は、典型的に、市場の興味のあるＶＢＤ／ＬＷＷ領域において６Ｖ／μｍの近傍にある。ＮチャンネルＩＧＦＥＴ１０４における空のレトログレードウエル１８４Ａ及び１８４Ｂ又はＰチャンネルＩＧＦＥＴ１０６における空のレトログレードウエル１８６Ａ及び１８６Ｂの使用は、市場の興味のあるＶＢＤ／ＶＷＷ領域においてブレークダウン電圧ＶＢＤを制御するための便利な方法を提供している。
【０１１６】
上に引用した国際特許出願＿＿＿＿、代理人ドケット番号ＮＳ−７００５ＷＯに記載されている拡大ＣＩＧＦＥＴ構成体にける主要ウエル領域の或るものは、充填したウエルである。より詳細には、各充填した主要ウエルは、（ａ）その充填した主要ウエルと同じ導電型であり、（ｂ）その充填した主要ウエルを使用するＩＧＦＥＴのチャンネル及びＳ／Ｄゾーンの各々のほぼ全ての下側を横方向に延在する表面下位置において表面下濃度最大に局所的に到達し、且つ（ｃ）該表面下位置から任意の垂直位置に沿ってそのＩＧＦＥＴのＳ／Ｄゾーンの各々を介して上部半導体表面へ上方へ移る場合に、１０の係数未満だけ増加又は減少する、半導体ドーパントを包含している。この最大ドーパント濃度の表面下位置は、そのＩＧＦＥＴのＳ／Ｄゾーンの各々の最大深さよりも、上部半導体表面下側に、１０倍を越えること無しに、好適には５倍を越えること無しに、より好適には４倍を越えること無しに、一層深くに発生する。国際特許出願＿＿＿＿、代理人ドケット番号ＮＳ−７００５ＷＯに更に記載されている如く、充填したウエルの濃度最大は、該半導体ボディ内へのＰ型及びＮ型の充填した主要ウエル半導体ドーパントの導入から発生する。
【０１１７】
本発明のＣＩＧＦＥＴ構成体を製造するためのプロセスの完全なる説明を以下の製造プロセスセクションにおいて提示する。しかしながら、本ＣＩＧＦＥＴ構成体において使用されるウエル領域の基本的な説明を完結するに際し、Ｐ型空の主要ウエル領域１８０，１８４Ａ，１８６ＢのＰ型ディープ局所的濃度最大は、通常、該半導体ボディ内に典型的にはボロンであるＰ型空の主要ウエルドーパントを選択的にイオン注入することによって実質的に同時的に画定される。その結果、Ｐ型空の主要ウエル１８０，１８４Ａ，１８６ＢのＰ型ディープ局所的濃度最大は、ほぼ、同じ平均深さｙＰＷＰＫにおいて発生する。
【０１１８】
Ｐ型空の主要ウエル領域１８０，１８４Ａ又は１８６Ｂ内の平均深さｙＰＷＰＫにおけるＰ型空の主要ウエル最大ドーパント濃度は、通常、４×１０１７−１×１０１８原子数／ｃｍ３であり、典型的には７×１０１７原子数／ｃｍ３である。平均Ｐ型空の主要ウエル最大濃度深さｙＰＷＰＫは、通常、０．４−０．７μｍであり、典型的には０．５−０．５５μｍである。
【０１１９】
非対称的空のウエルＮチャンネルＩＧＦＥＴ１００はディープＰウエル領域を使用する。従って、ＩＧＦＥＴ１００用のＰ型空の主要ウエル表面下最大濃度は、ＩＧＦＥＴ１００用の平均Ｐ型空の主要ウエル最大濃度深さｙＰＷＰＫにおけるＰ型空の主要ウエル表面下最大濃度位置から、ＩＧＦＥＴ１００用の深さｙＰＷＰＫの少なくとも５倍、通常は少なくとも１０倍、好適には少なくとも２０倍の深さｙへ、垂直方向下方へ移る場合に、全Ｐ型ドーパント濃度の実質的に唯一の局所的表面下濃度最大である。
【０１２０】
非対称的ＮチャンネルＩＧＦＥＴ１００は、代替的に、ここではディープＰウエルドーパントとして呼称されるＰ型半導体ドーパントで画定されるディープＰウエル領域を使用しており、その濃度がそのＩＧＦＥＴのチャンネルゾーンのほぼ全ての下側を且つ通常はそのＩＧＦＥＴのＳ／Ｄゾーンの各々のほぼ全ての下側をも横方向に延在する更なる表面下最大濃度位置においてＰ型更なる表面下最大濃度に局所的に到達するがＰ型空の主要ウエル１８０の基本的な空のウエルの性質に実質的に影響を与えるものではない、変形例において設けることが可能である。該ディープＰウエルドーパントの局所的更なる表面下最大濃度位置は、空の主要ウエル１８０においては、ウエル１８０におけるＰ型平均空の主要ウエル最大濃度深さｙＰＷＰＫよりも一層大きな深さｙの平均値において発生する。
【０１２１】
ディープＰウエルドーパントの最大Ｐ型ドーパント濃度の平均深さは、通常、平均Ｐ型空の主要ウエル最大濃度深さｙＰＷＰＫの１０倍を越えることの無い、好適には５倍を越えることの無いものである。該ディープＰウエルドーパントは、空の主要ウエル１８０におけるｙＰＷＰＫ未満の任意の深さｙにおける全Ｐ型濃度を、２５％を越えること無しに、通常は１０％を越えること無しに、好適には２％を越えること無しに、より好適には１％を越えること無しに、典型的には０．５％を越えること無しに、上昇させる。
【０１２２】
Ｎ型空の主要ウエル領域１８２，１８４Ｂ，１８６ＡのＮ型ディープ局所的濃度最大は、同様に、通常、該半導体ボディ内に典型的には燐であるＮ型空の主要ウエルドーパントを選択的にイオン注入することによって実質的に同時的に画定される。従って、Ｎ型空の主要ウエル１８２，１８４Ｂ，１８６ＡのＮ型ディープ局所的濃度最大はほぼ同じ平均深さｙＮＷＰＫにおいて発生する。
【０１２３】
Ｎ型空の主要ウエル領域１８２，１８４Ｂ又は１８６Ａにおける平均深さｙＮＷＰＫにおけるＮ型空の主要ウエル最大ドーパント濃度は、通常、３×１０１７−１×１０１８原子数／ｃｍ３であり、典型的には６×１０１７原子数／ｃｍ３である。平均Ｎ型空の主要ウエル最大濃度深さｙＮＷＰＫは、通常、０．４−０．８μｍであり、典型的には０．５５−０．６μｍである。従って、Ｎ型空の主要ウエル１８２，１８４Ｂ又は１８６Ａにおける平均Ｎ型空の主要ウエル最大濃度深さｙＮＷＰＫは、典型的に、Ｐ型空の主要ウエル領域１８０，１８４Ａ又は１８６Ｂにおける平均Ｐ型空の主要ウエル最大濃度深さｙＰＷＰＫよりも僅かに一層大きい。
【０１２４】
ディープＮウエル領域２１０は、上述した如く、非対称的空のウエルＩＧＦＥＴ１００及び１０２の変形例においては削除することが可能である。その場合には、ＰチャンネルＩＧＦＥＴ１０２用のＮ型空の主要ウエル表面下最大濃度は、ＩＧＦＥＴ１０２用の平均Ｎ型空の主要ウエル最大濃度深さｙＮＷＰＫにおけるＮ型空の主要ウエル表面下最大濃度位置からＩＧＦＥＴ１０２用の深さｙＮＷＰＫの少なくとも５倍、通常は少なくとも１０倍、好適には少なくとも２０倍の深さｙへ垂直下方へ移る場合に、全Ｎ型ドーパント濃度の実質的に唯一の表面下濃度最大である。
【０１２５】
ディープＮウエル領域２１０及び２１２は、通常、該半導体ボディ内にここではディープＮウエルドーパントとして呼称されるＮ型半導体ドーパントを選択的にイオン注入することによって実質的に同時的に画定される。その結果、ディープＮウエル２１０及び２１２は同じ平均深さｙＤＮＷＰＫにおいてＮ型局所的濃度最大に到達する。ディープＮウエルドーパントは、典型的に、燐である。
【０１２６】
ディープＮウエル領域２１０及び２１２におけるディープＮウエルドーパントの最大濃度は、Ｎ型空の主要ウエル領域１８２，１８４Ｂ，１８６Ａ内のＮ型空の主要ウエルドーパントの最大濃度よりも該半導体ボディ内にかなり一層深くに発生する。ディープＮウエル２１０及び２１２におけるディープＮウエルドーパントの最大濃度の平均深さｙＤＮＷＰＫは、通常、Ｎ型空の主要ウエル１８２，１８４Ｂ，１８６ＡのＮ型ディープ局所的濃度最大の平均深さｙＮＷＰＫの１０倍を越えるものではなく、好適には５倍を越えるものではない。より詳細には、平均ディープＮウエル最大濃度深さｙＤＮＷＰＫは、通常、平均Ｎ型空の主要ウエル最大濃度深さｙＮＷＰＫの１．５−５．０倍、好適には２．０−４．０倍、典型的には２．５−３．０倍である。
【０１２７】
更に、ディープＮウエル領域２１０及び２１２におけるディープＮウエルドーパントの平均深さｙＤＮＷＰＫ及び最大濃度は、該ディープＮウエルドーパントの存在が、通常、平均Ｎ型空の主要ウエル最大濃度深さｙＮＷＰＫ未満の任意の深さｙにおける非対称的ＰチャンネルＩＧＦＥＴ１０２の空の主要ウエル領域１８２における全（絶対）Ｎ型濃度に関して、且つｙＮＷＰＫ未満の任意の深さｙにおける延長型ドレインＰチャンネルＩＧＦＥＴ１０６の空の主要ウエル領域１８６Ａにおける全（絶対）Ｎ型濃度に関して、マイナーな効果を有するに過ぎないような値のものである。特に、ディープＮウエルドーパントは、空の主要ウエル１８２又は１８６ＡにおけるｙＮＷＰＫ未満の任意の深さｙにおける全Ｎ型濃度を２５％を越えること無しに、通常は１０％を越えること無しに、上昇させる。
【０１２８】
より詳細には、該ディープＮウエルドーパントの存在は、通常、平均Ｎ型空の主要ウエル最大濃度深さｙＮＷＰＫ未満の任意の深さｙにおいて非対称的ＰチャンネルＩＧＦＥＴ１０２の空の主要ウエル領域１８２における全（絶対）Ｎ型濃度に関して、且つｙＮＷＰＫ未満の任意の深さｙにおける延長型ドレインＰチャンネルＩＧＦＥＴ１０６の空の主要ウエル領域１８６Ａにおける全（絶対）Ｎ型濃度に関して、何らの顕著な効果を有するものではない。空の主要ウエル１８２又は１８６ＡにおけるｙＮＷＰＫ未満の任意の深さｙにおける全Ｎ型濃度は、該ディープＮウエルドーパントに起因して、好適には２％を超えること無しに、より好適には１％を越えること無しに、典型的には０．５％を越えること無しに、上昇される。
【０１２９】
ディープウエル領域２１０又は２１２における平均深さｙＤＮＷＰＫにおけるディープＮウエル最大ドーパント濃度は、通常、１×１０１７−４×１０１７原子数／ｃｍ３であり、典型的には２×１０１７原子数／ｃｍ３である。平均ディープＮウエル最大濃度深さｙＤＮＷＰＫは、通常、１．０−２．０μｍであり、典型的には１．５μｍである。
【０１３０】
これら３つのウエル注入は、その他の更なるＰ型又はＮ型のウエル注入と共に、フィールド絶縁領域１３８の形成後に実施され、且つ、通常は、任意の順番で行なうことが可能である。
【０１３１】
非対称的ＩＧＦＥＴ１００及び１０２の各ソース／ドレインゾーンは、典型的に、垂直方向にグレイデッドした接合が設けられる。即ち、ＩＧＦＥＴ１００及び１０２の各ソース／ドレインゾーンは、典型的に、非常に高度にドープした主要部分と、一層軽度にドープしているが尚且つ高度にドープした下部部分とを包含しており、該下部部分は該主要部分の下側に位置しており且つそれと垂直方向に連続的である。同じことが延長型ドレインＩＧＦＥＴ１０４及び１０６のソース及ドレインコンタクトゾーンに適用される。垂直方向にグレイデッドした接合特徴を与える該高度にドープした下部部分は、説明の便宜上、非対称的高電圧ＩＧＦＥＴ、延長型ドレインＩＧＦＥＴ，全てのＩＧＦＥＴに一般的に適用可能な情報、及び本ＣＩＧＦＥＴ構成体の製造に関しての以下のセクションにおいては説明しない。更に、これらの４つのセクションに付随する図面中においてこれらの高度にドープした下部部分を示していない。垂直方向にグレイデッドした接合に関する更なる説明は、上に引用した国際特許出願＿＿＿＿、代理人ドケット番号ＮＳ−７００５ＷＯにおいて提供されている。
【０１３２】
Ｄ．非対称的高電圧ＩＧＦＥＴ
Ｄ１．非対称的高電圧ＮチャンネルＩＧＦＥＴの構成
非対称的高電圧空のウエル相補的ＩＧＦＥＴ１００及び１０２の内部構造について説明する。ＮチャンネルＩＧＦＥＴ１００で始めると、図１１−１に図示した如きＩＧＦＥＴ１００のコアの拡大図を図１１−２に示してある。ＩＧＦＥＴ１００は、上部半導体表面に沿ってアクティブ半導体島状部１４０内に位置されている一対のＮ型ソース／ドレイン（「Ｓ／Ｄ」）を有している。Ｓ／Ｄゾーン２０４及び２４２は、しばしば、夫々、以下においてはソース２４０及びドレイン２４２として呼称する。何故ならば、それらは、通常、必ずしもというわけではないが、夫々、ソース及びドレインとして機能するからである。ソース２４０及びドレイン２４２は、ＩＧＦＥＴ１００用のボディ物質を構成するＰ型空の主要ウエル領域１８０のチャンネルゾーン２４４によって分離されている。Ｐ型空のウエルボディ物質１８０は、（ａ）Ｎ型ソース２４０とソース・ボディＰＮ接合２４６を、且つ（ｂ）Ｎ型ドレイン２４２とドレイン・ボディＰＮ接合２４８を、形成している。
【０１３３】
Ｐ型空のウエルボディ物質１８０の中程度にドープしたハローポケット部分２５０は、上部半導体表面までソース２４０に沿って延在しており且つソース２４０とドレイン２４２と間の或る位置において終端している。図１１−１及び１２は、ソース２４０がＰソース側ハローポケット２５０よりも一層深くに延在している状態を示している。代替的に、ハローポケット２５０はソース２４０よりも一層深くに延在することが可能である。その場合には、ハローポケット２５０は、ソース２４０の下側を横方向に延在する。ハローポケット２５０は、Ｐ型ソースハロードーパントによって画定される。
【０１３４】
ソース側ハローポケット部分２５０外側のＰ型空のウエルボディ物質１８０の部分は、Ｐ型空のウエル主要ボディ物質部分２５４を構成している。ボディ物質１８０内のディープＰ型空のウエル濃度最大の位置から、ハローポケット部分２５０外側の仮想的垂直線に沿って上部半導体表面へ向けて移動する場合に、空のウエル主要ボディ物質部分２５４におけるＰ型ドーパントの濃度は、記号「ｐ」で示される中程度のドーピングから記号「ｐ−」で示される軽度のドーピングへ徐々に降下する。図１１−１及び１２における点線２５６は、それより下側においては、主要ボディ物質部分２５４内のＰ型ドーパント濃度が中程度のＰドーピングにあり、且つそれより上側においては、部分２５４内のＰ型ドーパント濃度が軽度のＰ−ドーピングにある位置を概略的に表している。線２５６下側のボディ物質部分２５４の中程度にドープした下部部分は、図１２においては、Ｐ下部ボディ物質部分２５４Ｌとして示してある。Ｐハローポケット２５０外側の線２５６の上方のボディ物質部分２５４の軽度にドープした上部部分は、図１２においては、Ｐ−上部ボディ物質部分２５４Ｕとして示してある。
【０１３５】
チャンネルゾーン２４４（図１１−１及び１２においては特に区画は示していない）は、ソース２４０とドレイン２４２との間のＰ型モノシリコン全てから構成されている。特に、チャンネルゾーン２４４は、主要ボディ物質部分２５４のＰ−上部部分（２５４Ｕ）の表面隣接セグメント、及び（ａ）ソース２４０が図１１−１及び１２の例に示されている如くハローポケット２５０よりも一層深くに延在する場合には、Ｐハローポケット部分２５０の全て、又は（ｂ）それがソース２４０よりも一層深くに延在する場合には、ハローポケット２５０の表面隣接セグメント、によって形成されている。いずれの場合においても、ハローポケット２５０は、チャンネルゾーン２４４内のボディ物質部分２５４のＰ−上部部分（２５４Ｕ）の直接隣接物質よりも一層高度にドープしたＰ型である。ソース２４０に沿ってのハローポケット２５０の存在は、チャンネルゾーン２４４をして非対称的に長手方向にドーパントグレイデッドさせている。
【０１３６】
ｔＧｄＨの高い厚さ値にあるゲート誘電体層２６０が上部半導体表面上に位置されており且つチャンネルゾーン２４４の上側を延在している。ゲート電極２６２がチャンネルゾーン２４４の上方でゲート誘電体層２６０上に位置されている。ゲート電極２６２がソース２４０及びドレイン２４２の上側を部分的に延在している。
【０１３７】
Ｎ型ソース２４０は、非常に高度にドープした主要部分２４０Ｍと、一層軽度にドープした横方向延長部２４０Ｅとから構成されている。Ｎ＋＋主要ソース部分２４０Ｍよりも一層軽度にドープされているが、横方向ソース延長部２４０Ｅは、本件の如きサブミクロン相補的ＩＧＦＥＴ適用例においては、尚且つ高度にドープされている。Ｎ型ドレイン２４２は、同様に、非常に高度にドープした主要部分２４２Ｍと、一層軽度にドープしているが尚且つ高度にドープしている横方向延長部２４２Ｅと、から構成されている。Ｎ＋＋主要ソース部分２４０Ｍ及びＮ＋＋主要ドレイン部分２４２Ｍは、通常、典型的には砒素であるここではＮ型主要Ｓ／Ｄドーパントとして呼称するＮ型半導体ドーパントのイオン注入によって画定される。ソース２４０及びドレイン２４２への外部電気的コンタクトは、夫々、主要ソース部分２４０Ｍ及び主要ドレイン部分２４２Ｍを介して行われる。
【０１３８】
横方向ソース延長部２４０Ｅ及び横方向ドレイン延長部２４２Ｅは、上部半導体表面に沿ってチャンネルゾーン２４４を終端させている。ゲート電極２６２が各横方向延長部２４０Ｅ又は２４２Ｅの一部の上側を延在している。電極２６２は、通常、Ｎ＋＋主要ソース部分２４０Ｍ又はＮ＋＋主要ドレイン部分２４２Ｍのいずれの部分の上側をも延在するものではない。誘電体側壁スペーサ２６４及び２６６が、夫々、ゲート電極２６２の反対側即ち両側の横断方向側壁に沿って位置されている。メタルシリサイド層２６８，２７０，２７２が、夫々、ゲート電極２６２、主要ソース部分２４０Ｍ、及び主要ドレイン部分２４２Ｍの上部に沿って位置されている。
【０１３９】
誘電体側壁スペーサ２６４及び２６６はＬ形状スペーサであって、しばしば、夫々、ソース側及びドレイン側スペーサとして呼称される。何故ならば、それらは、夫々、ゲート電極２６２のソース側及びドレイン側の横方向側部に沿って延在しているからである。各Ｌ形状スペーサ２６４又は２６６は、第１Ｌ形状スペーサ層ＳＡ及び第２Ｌ形状スペーサ層ＳＢから構成されており、該第２Ｌ形状スペーサ層ＳＢは第１スペーサ層ＳＡ上に位置されており且つ第１スペーサ層ＳＡとは化学的に異なっており、即ち著しく異なる誘電体化学組成のものである。各スペーサ２６４又は２６６の第１スペーサ層ＳＡは、第１の垂直方向に延在するスペーサ層（図１１−１又は１２において別々に符号を付けているわけではない）及び第１の横方向に延在するスペーサ層（図１１−１又は１２において別々に符号をつけているわけではない）で形成されており、それらは、夫々、ゲート電極２６２及び半導体ボディとコンタクトしている。各スペーサ２６４又は２６６の第２スペーサ層ＳＢは、第２の垂直方向に延在するスペーサ層（図１１−１又は１２において別々に符号をつけてあるわけではない）及び第２の横方向に延在するスペーサ層（図１１−１又は１２において別々に符号をつけているわけではない）で形成されており、それらは、夫々、そのスペーサの第１スペーサ層ＳＡの第１の垂直方向に及び横方向に延在している層の上側に位置している。
【０１４０】
別の言い方をすると、各ソース側スペーサ２６４又はドレイン側スペーサ２６６は，（ａ）ゲート電極２６２に沿って位置されている垂直方向に延在する誘電体スペーサ部分、及び（ｂ）該垂直方向に延在するスペーサ部分と連続的であり且つ該垂直方向に延在するスペーサ部分と共に概略Ｌを形成するために該半導体ボディに沿って位置されている横方向に延在する誘電体スペーサ部分、から構成されている。各スペーサ２６４又は２６６の垂直方向に延在する部分は、（ｉ）そのスペーサの第１スペーサ層ＳＡの垂直方向に延在する部分によって形成される第１の垂直方向に延在する層、及び（ｉｉ）該第１の垂直方向に延在する層とは化学的に異なっており、そのスペーサの第２スペーサ層ＳＢの垂直方向に延在する部分によって形成されており、且つ該第１の横方向に延在する層の上に位置されている、第２の横方向に延在する層、から構成されている。ソース側スペーサ２６４の横方向に延在する部分は、主要ソース部分２４０Ｍの一部の及びソース延長部２４０Ｅの一部の上方に位置されている。ドレイン側スペーサ２６６の横方向に延在する部分は、主要ドレイン部分２４２Ｍの一部及びドレイン延長部２４２Ｅの一部の上方に位置されている。
【０１４１】
Ｄ２．非対称的高電圧ＮチャンネルＩＧＦＥＴのソース／ドレイン延長部
非対称的高電圧ＩＧＦＥＴ１００のドレイン延長部２４２Ｅはソース延長部２４０Ｅよりも一層軽度にドープされている。しかしながら、各横方向延長部２４０Ｅ又は２４２ＥのＮ型ドーピングは記号「ｎ＋」によって表される高度のＮ型ドーピングの範疇に入る。従って、横方向延長部２０４Ｅ及び２４２Ｅは、両方共、図１１−１及び１２においては、「ｎ＋」の符号を付けてある。以下に更に説明される如く、横方向ソース延長部２４０Ｅ内の高度Ｎ型ドーピングは、通常、横方向ドレイン延長部２４２Ｅにおける高度のＮ型ドーピングを与えるために使用されるＮ型ドーパントよりも一層高い原子量のＮ型ドーパントによって与えられる。
【０１４２】
Ｎ＋ソース延長部２４０Ｅは、通常、それは比較的浅いＮ型ソース延長部を画定する場合にのみ使用されるのでＮ型浅いソース延長部ドーパントとして呼称されるＮ型半導体ドーパントのイオン注入によって画定される。Ｎ＋ドレイン延長部２４２は、通常、それは比較的深いＮ型ソース延長部及び比較的深いＮ型ドレイン延長部の両方を画定する場合に使用されるのでＮ型ドレイン延長部ドーパントとして又Ｎ型ディープＳ／Ｄ延長部ドーパントとして呼称されるＮ型半導体ドーパントのイオン注入によって画定される。
【０１４３】
Ｎ＋横方向延長部２４０Ｅ及び２４２Ｅは複数の目的を達成する。主要ソース部分２４０Ｍ及び主要ドレイン部分２４２Ｍは、典型的に、イオン注入によって画定されるので、延長部２４０Ｅ及び２４２Ｅは、主要ソース部分２４０Ｍ及び主要ドレイン部分２４２Ｍの非常に高い注入ドーズをゲート誘電体２６０から離しておくことによって、ＩＧＦＥＴ製造期間中にゲート誘電体層２６０が損傷を受けることを防止するバッファとして作用する。ＩＧＦＥＴ動作期間中、横方向延長部２４０Ｅ及び２４２Ｅは、チャンネルゾーン２４４内の電界を、Ｎ＋＋主要ソース部分２４０Ｍ及びＮ＋＋主要ドレイン部分２４２Ｍがゲート電極２６２下側を延在していたとした場合に発生するであろうものよりも一層低いものとさせる。ドレイン延長部２４２Ｅの存在は、ゲート誘電体２６０内へのホットッキャリア注入を阻止し、それによりゲート誘電体２６０が充電されることを防止する。その結果、ＩＧＦＥＴ１００のスレッシュホールド電圧ＶＴは動作時間と共に高度に安定であり、即ちドリフトすることは無い。
【０１４４】
ＩＧＦＥＴ１００はチャンネルゾーン２４４の上部表面に沿って空乏領域内に形成される一次電子からなるチャンネルを介してＮ＋ソース延長部２４０ＥからＮ＋ドレイン延長部２４２Ｅへ電流を導通させる。ゲート誘電体層２６０内へのホットキャリア注入に関しては、ドレイン２４２における電界が該一次電子がドレイン２４２に近づくに従いそれらを加速させ且つエネルギを獲得させる。ドレイン２４２内において衝突イオン化が発生して、二次電荷キャリア、電子とホール両方、を形成し、それらはほぼ局所的電界の方向に移動する。二次電荷キャリア、特に二次電子、の幾らかは、ゲート誘電体層２６０の方へ移動する。ドレイン延長部２４２Ｅは主要ドレイン部分２４２Ｍよりも一層軽度にドープされているので、該一次電子はドレイン２４２に入ると減少された電界に露呈される。その結果、より少ない数のホット（エネルギ豊富な）二次電荷キャリアがゲート誘電体層２６０内に注入される。ゲート誘電体２６０に対するホットキャリア損傷が減少される。又、ゲート誘電体２６０は、ＩＧＦＥＴ１００のスレッシュホールド電圧ＶＴにおいて不所望なドリフトを発生させるような充電を受けることが減少される。
【０１４５】
より詳細には、そのＮ型Ｓ／Ｄゾーンの各々が非常に高度にドープした主要部分と一層軽度にドープしているが尚且つ高度にドープしている横方向延長部とからなる基準ＮチャンネルＩＧＦＥＴについて検討する。該基準ＩＧＦＥＴのソース及びドレイン延長部がＩＧＦＥＴ１００のソース延長部２４０Ｅにおけるのと実質的に同じ高度のＮ型ドーピングにある状態と比較して、ドレイン延長部２４２Ｅにおける一層低いＮ型ドーピングは、ドレイン延長部２４２Ｅに沿ってのドレイン・ボディ接合２４８の部分を横断してのドーパント濃度における変化を、該基準ＩＧＦＥＴにおけるドレイン延長部に沿ってのドレイン・ボディＰＮ接合の部分を横断してのドーパント濃度における変化よりも一層緩やかなものとしている。ドレイン延長部２４２Ｅに沿ってのドレイン・ボディ接合２４８の部分に沿っての空乏領域の幅は、それにより、増加される。このことは、ドレイン延長部２４２Ｅ内の電界を更に減少させる。その結果、基準ＩＧＥＦＴのドレイン延長部におけるよりもドレイン延長部２４２Ｅにおける衝突イオン化は一層少ないものとなる。ドレイン延長部２４２Ｅにおける衝突イオン化が減少されるので、ＩＧＥＦＴ１００が発生するゲート誘電体層２６０内への損傷性のホットキャリア注入は一層少ない。
【０１４６】
Ｎ＋ソース延長部２４０Ｅよりも一層軽度にドープされていることに加えて、Ｎ＋ドレイン延長部２４２ＥはＮ＋ソース延長部２４０Ｅよりも著しく一層深くに延在している。夫々の主要Ｓ／Ｄ部分よりも一層軽度にドープされており且つ上部半導体表面に沿ってＩＧＦＥＴのチャンネルゾーンを終端させる横方向Ｓ／Ｄ延長部を有するＩＧＦＥＴに対して、ｙＳＥ及びｙＤＥを、夫々、該Ｓ／Ｄ延長部の最大深さを表すものとする。ＩＧＦＥＴ１００のドレイン延長部２４２Ｅの深さｙＤＥはソース延長部２４０Ｅの深さｙＳＥを著しく上回る。ＩＧＦＥＴ１００のドレイン延長部深さｙＤＥは、そのソース延長部深さｙＳＥよりも、通常少なくとも２０％一層大きく、好適には少なくとも３０％一層大きく、より好適には少なくとも５０％一層大きく、更により好適には少なくとも１００％一層大きい。幾つかの要因が、ドレイン延長部２４２Ｅをソース延長部２４０Ｅよりも著しく一層深くに延在させることとなる。
【０１４７】
ソース延長部２４０Ｅ及びドレイン延長部２４２Ｅは、各々、上部半導体表面下側の最大（即ちピーク）Ｎ型ドーパント濃度に到達する。そのＩＧＦＥＴのＳ／Ｄゾーンの夫々の主要Ｓ／Ｄ部分よりも一層軽度にドープされており、且つ該上部半導体表面下側のほぼ横方向に延在する夫々の位置に沿ってその最大（即ちピーク）濃度が発生する半導体ドーパントによって画定されている横方向Ｓ／Ｄ延長部を有しているＩＧＦＥＴに対して、ｙＳＥＰＫ及びｙＤＥＰＫを、夫々、該Ｓ／Ｄ延長部に対する延長部画定用ドーパントの最大濃度の位置における平均深さを表すものとする。ＩＧＦＥＴ１００のソース延長部２４０Ｅ及びドレイン延長部２４２Ｅに対する最大ドーパント濃度深さｙＳＥＰＫ及びｙＤＥＰＫを図１２に示してある。ソース延長部２４０Ｅに対する深さｙＳＥＰＫは、通常、０．００４−０．０２μｍであり、典型的には０．０１５μｍである。ドレイン延長部２４２Ｅに対する深さｙＤＥＰＫは、通常、０．０１０−０．０３０μｍであり、典型的には０．０２０μｍである。
【０１４８】
ドレイン延長部２４２Ｅがソース延長部２４０Ｅよりも著しく一層深くに延在することに貢献する一つの要因は、ＩＧＦＥＴ１００に対する前述したｙＳＥＰＫ及びｙＤＥＰＫの値によって表されるように、ドレイン延長部２４２Ｅ内の最大Ｎ型ドーパント濃度の深さｙＤＥＰＫがソース延長部２４０Ｅ内の最大Ｎ型ドーパント濃度の深さｙＳＥＰＫを著しく超えるようにソース延長部２４０Ｅ及びドレイン延長部２４２Ｅ用のイオン注入を実施することである。ＩＧＦＥＴ１００用の最大ドレイン延長部ドーパント濃度深さｙＤＥＰＫは、その最大ソース延長部ドーパント濃度深さｙＳＥＰＫよりも、通常少なくとも１０％一層大きく、好適には少なくとも２０％一層大きく、より好適には少なくとも３０％一層大きい。
【０１４９】
ドレイン延長部２４２Ｅがソース延長部２４０Ｅよりも一層軽度にドープされているので、ドレイン延長部２４２Ｅにおける深さｙＤＥＰＫにおいての最大全Ｎ型ドーパント濃度は、ソース延長部２４０Ｅにおける深さｙＳＥＰＫにおいての最大全Ｎ型ドーパント濃度よりも著しく一層小さい。ドレイン延長部２４２Ｅ内の深さｙＤＥＰＫにおいての最大全Ｎ型ドーパント濃度は、ソース延長部２４０Ｅ内の深さｙＳＥＰＫにおける最大全Ｎ型ドーパント濃度の、通常は半分を超えるものではなく、好適には四分の一を超えるものではなく、より好適には十分の一を超えるものではなく、更により好適には二十分の一を超えるものではない。その結果、ドレイン延長部２４２Ｅ内の深さｙＤＥＰＫにおける最大正味ドーパント濃度は、ソース延長部２４０Ｅ内の深さｙＳＥＰＫにおける最大正味Ｎ型ドーパント濃度よりも著しく小さく、通常はその半分を超えることは無く、好適には四分の一を超えるものではなく、より好適には十分の一を超えるものではなく、更により好適には二十分の一を超えるものではない。別の言い方をすれば、ソース延長部２４０Ｅ内の深さｙＳＥＰＫにおける最大全又は正味Ｎ型ドーパント濃度は、ドレイン延長部２４２Ｅ内の深さｙＤＥＰＫにおける最大全又は正味ドーパント濃度よりも著しく一層大きく、通常は少なくとも２倍であり、好適には少なくとも４倍であり、より好適には少なくとも１０倍であり、更により好適には少なくとも２０倍である。
【０１５０】
ドレイン延長部２４２Ｅがソース延長部２４０Ｅよりも著しく一層深くに延在することに貢献する２つの他の要因は、Ｐ＋ソース側ハローポケット部分２５０が関与する。ハローポケット２５０におけるＰ型ドーパントはソース延長部２４０Ｅ内のＮ型浅いソース延長部ドーパントの拡散を妨げ、それによりソース延長部深さｙＳＥを減少させる。ハローポケット２５０内のＰ型ドーパントは、ソース延長部２４０Ｅの底部を一層高い位置において発生させて、ソース延長部深さｙＳＥを更に減少させる。
【０１５１】
ドレイン延長部２４２Ｅがソース延長部２４０Ｅよりも著しく一層深くに延在していること及びドレイン延長部２４２Ｅがソース延長部２４０Ｅよりも一層軽度にドープされていることの結合は、ドレイン延長部２４２Ｅ内のＮ型ディープＳ／Ｄ延長部ドーパントを、ソース延長部２４０Ｅ内のＮ型浅いソース延長部ドーパントよりもかなり一層垂直方向に広げさせる。従って、ドレイン延長部２４２Ｅ内の全Ｎ型ドーパントの分布は、ソース延長部２４０Ｅ内の全Ｎ型ドーパントの分布よりも、垂直方向にかなり一層広げられている。
【０１５２】
ＩＧＦＥＴ１００又は基準ＩＧＦＥＴのようなＩＧＦＥＴを介してのソースからドレインへ流れる電流は、通常、ドレインに入ると下方へ広がる。基準ＩＧＦＥＴのソース及びドレイン延長部におけるＮ型ドーパント濃度が実質的に同じにドープされており且つソース延長部２４０Ｅと同じ深さに延在する状態と比較して、ドレイン延長部２４２Ｅの増加した深さは、ドレイン延長部２４２Ｅを介しての電流の流れを基準ＩＧＦＥＴのドレイン延長部におけるよりも垂直方向に一層広がったものとすることを可能とする。従って、ドレイン延長部２４２Ｅにおける電流密度は基準ＩＧＦＥＴのドレイン延長部における電流密度よりも一層小さい。
【０１５３】
ドレイン延長部２４２Ｅにおける全Ｎ型ドーパントの増加した広がりは、ドレイン延長部２４２Ｅにおける電界を基準ＩＧＦＥＴのドレイン延長部における電界よりも一層低いものとさせる。基準ＩＧＦＥＴのドレイン延長部におけるよりもドレイン延長部２４２Ｅにおいて発生する衝突イオン化は一層少ない。更に、基準ＩＧＦＥＴのドレイン延長部におけるよりも、ドレイン延長部２４２Ｅにおいては、衝突イオン化は上部半導体表面から一層離れて発生する。基準ＩＧＦＥＴのゲート誘電体層よりもゲート誘電体２６０に到達するホットキャリアは一層少ない。その結果、ＩＧＦＥＴ１００のゲート誘電体層２６０内へのホットキャリア注入の量は更に減少される。
【０１５４】
ドレイン延長部２４２Ｅは、ソース延長部２４０Ｅよりも、ゲート電極２６２下側を著しく一層横方向に延在する。夫々の主要Ｓ／Ｄ部分よりも一層軽度にドープされており且つ上部半導体表面に沿ってＩＧＦＥＴのチャンネルゾーンを終端させる横方向Ｓ／Ｄ延長部を有しているＩＧＦＥＴに対して、ｘＳＥＯＬ及びｘＤＥＯＬがそのＩＧＦＥＴのゲート電極が夫々ソース延長部及びドレイン延長部とオーバーラップする量を表すものとする。ＩＦＧＦＥＴ１００のゲート電極２６２がドレイン延長部２４２Ｅとオーバーラップする量ｘＤＥＯＬは、ゲート電極２６２がソース延長部２４０Ｅとオーバーラップする量ｘＳＥＯＬを著しく超えるものである。ゲート電極オーバーラップｘＳＥＯＬ及びｘＤＥＯＬはＩＧＦＥＴ１００に対して図１２中に示してある。ＩＧＦＥＴ１００のゲート対ドレイン延長部オーバーラップｘＤＥＯＬは、そのゲート対ソース延長部オーバーラップｘＳＥＯＬよりも、通常少なくとも２０％一層大きく、好適には少なくとも３０％一層大きく、より好適には少なくとも５０％一層大きい。
【０１５５】
ゲート電極２６２のドレイン側端部近くのゲート誘電体物質の品質は、不幸なことに、通常はゲート誘電体物質の残部の品質ほど良好なものではない。基準ＩＧＦＥＴのＳ／Ｄ延長部が、ソース延長部２４０Ｅがゲート電極２６２下側を横方向に延在するのと同じ量ゲート電極の下側を横方向に延在する状態と比較して、ドレイン延長部２４２Ｅがゲート電極２６２下側を横方向に延在する一層大きな量は、ドレイン延長部２４２Ｅを介しての電流の流れが基準ＩＧＦＥＴのドレイン延長部におけるよりも垂直方向に更に一層広がることを可能とさせる。ドレイン延長部２４２Ｅにおける電流密度は更に減少される。このことは、基準ＩＧＦＥＴのドレイン延長部におけよりもドレイン延長部２４２Ｅにおいての衝突イオン化を一層少ないものとさせることとなる。ゲート誘電体層２６０内へのホットキャリア注入の量は更に減少される。減少されたドーピング、一層大きな深さ、及びドレイン延長部２４２Ｅの一層大きなゲート・電極オーバーラップに起因して、ＩＧＦＥＴ１００ではゲート誘電体２６０内への損傷性ホットキャリア注入は殆ど発生せず、それによりＩＧＦＥＴ１００のスレッシュホールド電圧を動作時間に関して非常に安定させることを可能とする。
【０１５６】
上部半導体表面に沿ってＩＧＦＥＴのチャンネルゾーンを終端させる一層軽度にドープされている横方向ソース及びドレイン延長部と夫々連続的である主要ソース及びドレイン部分を具備するＩＧＦＥＴに対して、ｙＳＭ及びｙＤＭが主要ソース部分及び主要ドレイン部分の夫々の最大深さを表すものとする。ＩＧＦＥＴ１００の主要ドレイン部分２４２Ｍの深さｙＤＭは、典型的に、主要ソース部分２４０Ｍの深さｙＳＭとほぼ同じである。ＩＧＦＥＴ１００用の深さｙＳＭ及びｙＤＭの各々は、通常、０．０８−０．２０μｍであり、典型的には０．１４μｍである。ハローポケット部分２５０を画定するＰ型ドーパントの存在に起因して、ＩＧＦＥＴ１００の主要ソース部分深さｙＳＭはその主要ドレイン部分深さｙＤＭよりも僅かに一層小さなものとすることが可能である。
【０１５７】
ＩＧＦＥＴ１００の主要ソース部分２４０Ｍは、図１１−１及び１２の例においては、ソース延長部２４０Ｅよりも一層深くに延在する。従って、ＩＧＦＥＴ１００の主要ソース部分深さｙＳＭはそのソース延長部深さｙＳＥを超えている。対照的に、ドレイン延長部２４２Ｅは、この例においては、主要ドレイン部分２４２Ｍよりも一層深くに延在している。従って、ＩＧＦＥＴ１００のドレイン延長部深さｙＤＥはその主要ドレイン部分深さｙＤＭを超えている。又、ドレイン延長部２４２Ｅは、主要ドレイン部分２４２Ｍの下側を横方向に延在している。
【０１５８】
ｙＳ及びｙＤを、夫々、ＩＧＦＥＴのソース及びドレインの最大深さを表すものとする。深さｙＳ及びｙＤは、ＩＧＦＥＴのソース・ボディ及びドレイン・ボディＰＮ接合、即ちＩＧＦＥＴ１００に対してはソース・ボディ接合２４６及びドレイン・ボディ接合２４８、の夫々の最大深さである。ＩＧＦＥＴ１００の主要ソース部分深さｙＳＭは、図１１−１及び１２の例においては、そのソース延長部深さｙＳＥを超えているので、ＩＧＦＥＴ１００のソース深さｙＳはその主要ソース部分深さｙＳＭと等しい。一方、ＩＧＦＥＴ１００のドレイン深さｙＤは、この例においては、そのドレイン延長部深さｙＤＥに等しい。何故ならば、ＩＧＦＥＴ１００のドレイン延長部深さｙＤＥはその主要ドレイン部分深さｙＤＭを超えているからである。
【０１５９】
ＩＧＦＥＴ１００のソース深さｙＳは、通常０．０８−０．２０μｍであり、典型的には０．１４μｍである。ＩＧＥＦＴ１００のドレイン深さｙＤは、通常０．１０−０．２２μｍであり、典型的には０．１６μｍである。ＩＧＦＥＴ１００のドレイン深さｙＤは、通常そのソース深さｙＳを、０．０１−０．０５μｍだけ、典型的には０．０２μｍだけ、超えている。更に、ＩＧＦＥＴ１００のソース延長部深さｙＳＥは０．０１−０．２２μｍであり、典型的には０．１６μｍである。従って、ＩＧＦＥＴ１００のドレイン延長部深さｙＤＥは、典型的に、そのソース延長部深さｙＳＥのほぼ４倍であり、且つ、いずれの場合においても、典型的に、そのソース延長部深さｙＳＥの３倍を超えているものである。
【０１６０】
ソース２４０に沿ってのハローポケット部分２５０の存在は、チャンネルゾーン２４４を、上述した如くに、非対称的に長手方向においてドーパントをグレイデッド（graded）させる。減少されたドーピング、一層大きな深さ、及びソース延長部２４０Ｅ上よりもドレイン延長部２４２Ｅ上においての一層大きなゲート電極オーバーラップは、ＩＧＦＥＴ１００に更なる非対称性を与えている。ＩＧＦＥＴ１００のドーピング非対称性及びボディ物質１８０の空のウエルドーピング特性についての更なる説明は、上に引用した国際特許出願＿＿＿＿、代理人ドケット番号ＮＳ−７００５ＷＯにおいて与えられている。
【０１６１】
ＮチャンネルＩＧＦＥＴ１００のスレッシュホールド電圧ＶＴは、描画チャンネル長ＬＤＲが０．３μｍ近傍にあり且つゲート誘電体厚さが６−６．５ｎｍにおいて、０．５Ｖ乃至０．７５Ｖであり、典型的には０．６Ｖ乃至０．６５Ｖである。
【０１６２】
Ｄ３．非対称的高電圧ＰチャンネルＩＧＦＥＴの構成
非対称的高電圧ＰチャンネルＩＧＦＥＴ１０２は非対称的高電圧ＮチャンネルＩＧＦＥＴと基本的に同じに構成されているが、異なる点は、ＩＧＦＥＴ１０２のボディ物質が、ＩＧＦＥＴ１００の場合のように空の主要ウエル領域（１８０）だけではなく、Ｎ型空の主要ウエル領域１８２及びディープＮウエル領域２１０から構成されている点である。ＩＧＦＥＴ１０２の領域における導電型は、一般的には、ＩＧＦＥＴ１００における対応する領域の導電型とは反対である。
【０１６３】
より詳細には、ＩＧＦＥＴ１０２は、図１１−１に示した如く、上部半導体表面に沿ってアクティブ半導体島状部１４２内に位置されている一対のＰ型Ｓ／Ｄゾーン２８０及び２８２を有している。Ｓ／Ｄゾーン２８０及び２８２は、しばしば、夫々、以下においては、ソース２８０及びドレイン２８２として呼称される。何故ならば、それらは、通常、必ずというわけではないが、夫々、ソース及びドレインとして機能するからである。ソース２８０及びドレイン２８２は、Ｎ型空のウエルボディ物質１８２、即ち全ボディ物質１８２及び２１０の部分１８２、のチャンネルゾーン２８４によって分離されている。Ｎ型空のウエルボディ物質１８２が，（ａ）Ｐ型ソース２８０とソース・ボディＰＮ接合２８６を、且つ（ｂ）Ｐ型ドレイン２８２とドレイン・ボディＰＮ接合２８８を、形成している。
【０１６４】
Ｎ型空のウエルボディ物質１８２の中程度にドープしたハローポケット部分２９０がソース２８０に沿って上部半導体表面まで延在しており、且つソース２８０とドレイン２８２との間の或る位置において終端している。図１１−１は、ソース２８０がＮソース側ハローポケット２９０よりも一層深くに延在している状態を示している。代替例として、ハローポケット２９０はソース２８０よりも一層深くに延在することが可能である。ハローポケット２９０はソース２９０の下側を横方向に延在している。ハローポケット２９０はＮ型ソースハロードーパントで画定される。
【０１６５】
ソース側ハローポケット部分２９０外側のＮ型空のウエルボディ物質１８２の部分は、Ｎ型空のウエルボディ物質部分２９４を構成している。ボディ物質１８２内のディープＮ型空のウエル濃度最大の位置から、ハローポケット部分２９０外側の上部半導体表面へ向けて、仮想的垂直線（不図示）に沿って、移る場合に、空のウエル主要ボディ物質部分２９４内のＮ型ドーパントの濃度は、記号「Ｎ」で示される中程度のドーピングから記号「Ｎ−」で示される軽度のドーピングへ徐々に降下する。図１１−１における点線２９６は、その下側においては、主要ボディ物質部分２９４内のＮ型ドーパント濃度が中程度のＮドーピングにあり、且つその上側においては、部分２９４内のＮ型ドーパント濃度が軽度のＮ−ドーピングにある位置を概略的に表している。
【０１６６】
チャンネルゾーン２８４（図１１−１においては特に区画を示していない）は、ソース２８０とドレイン２８２との間のＮ型モノシリコン全てから構成されている。より詳細には、チャンネルゾーン２８４は、空のウエル主要ボディ物質部分のＮ−上部部分の表面隣接セグメント、及び（ａ）ソース２８０が図１１−１の例に示される如くハローポケット２９０よりも一層深くに延在する場合には、Ｎハローポケット部分２９０の全て、又は（ｂ）それがソース２８０よりも一層深くに延在する場合には、ハローポケット２９０の表面隣接セグメント、によって形成される。いずれの場合においても、ハローポケット２９０は、チャンネルゾーン２８４内の主要ボディ物質部分２９４のＮ−上部部分の直接隣接物質よりも一層高度にＮ型にドープされている。ソース２９０に沿ってのハローポケット２９０の存在は、チャンネルゾーン２８４を非対称的に長手方向にドーパントをグレイデッドさせる。
【０１６７】
ｔＧｄＨの高い厚さ値にあるゲート誘電体層３００が上部半導体表面上に位置されており且つチャンネルゾーン２８４の上側を延在している。ゲート電極３０２がチャンネルゾーン２８４上方でゲート誘電体層３００の上に位置されている。ゲート電極３０２がソース２８０及びドレイン２８２の上側を部分的に延在している。
【０１６８】
Ｐ型ソース２８０は、非常に高度にドープした主要部分２８０Ｍ及び一層軽度にドープした横方向延長部２８０Ｅから構成されている。Ｐ型ドレイン２８２は、同様に、非常に高度にドープした主要部分１８２Ｍ及び一層軽度にドープした横方向延長部２８２Ｅから構成されている。Ｐ＋＋主要ソース部分２８０Ｍ及びＰ＋＋主要ドレイン部分２８２Ｍよりも夫々一層軽度にドープされているが、横方向ソース延長部２８０Ｅ及び横方向ドレイン延長部２８２Ｅは、本サブミクロンＣＩＧＦＥＴ適用例においては、尚且つ高度にドープされている。主要ソース部分２８０Ｍ及び主要ドレイン部分２８２Ｍは、通常、典型的にはボロンであるＰ型主要Ｓ／Ｄドーパントとして呼称されるＰ型半導体ドーパントのイオン注入によって画定される。ソース２８０及びドレイン２８２への外部電気的コンタクトは、夫々、主要ソース部分２８０Ｍ及び主要ドレイン部分２８２Ｍを介して形成される。
【０１６９】
横方向ソース延長部２８０Ｅ及び横方向ドレイン延長部２８２Ｅは、チャンネルゾーン２８４を上部半導体表面に沿って終端させる。ゲート電極３０２が各横方向延長部２８０Ｅ又は２８２Ｅの一部の上側に延在している。電極３０２は、通常、Ｐ＋＋主要ソース部分２８０Ｍ及びＰ＋＋主要ドレイン部分２８２Ｍのいずれの部分の上側にも延在するものではない。誘電体側壁スペーサ３０４及び３０６が、夫々、ゲート電極３０２の反対側即ち両側の横断方向側壁に沿って位置されている。メタルシリサイド層３０８，３１０，３１２が、夫々、ゲート電極３０２、主要ソース部分２８０Ｍ、主要ドレイン部分２８２Ｍの上部に沿って位置されている。
【０１７０】
誘電体側壁スペーサ３０４及び３０６はＬ形状スペーサであって、それらは、夫々、ゲート電極３０２のソース側横方向側部及びドレイン側横方向側部に沿って延在するので、しばしば、ソース側スペーサ及びドレイン側スペーサとして呼称される。ＩＧＦＥＴ１００のＬ形状スペーサ２６４及び２６６の場合の如く、ＩＧＦＥＴ１０２の各Ｌ形状スペーサ３０４又は３０６は、第１Ｌ形状スペーサ層ＳＡ及び第１スペーサ層ＳＡ上に位置されており化学的に異なる第２Ｌ形状スペーサ層ＳＢとから構成されている。スペーサ３０４及び３０６がスペーサ２６４及び２６６と同じに構成されると、ソース側スペーサ３０４の横方向に延在する部分が主要ソース部分２８０Ｍの一部及びソース延長部２８０Ｅの一部の上方に位置される。ドレイン側スペーサ３０６の横方向に延在する部分は主要ドレイン部分２８２Ｍの一部及びドレイン延長部２８２Ｅの一部の上方に位置されている。
【０１７１】
Ｄ４．非対称的高電圧ＰチャンネルＩＧＦＥＴのソース／ドレイン延長部
非対称的高電圧ＰチャンネルＩＧＦＥＴ１０２のドレイン延長部２８２Ｅは、ソース延長部２８０Ｅよりも一層軽度にドープされている。しかしながら、各横方向延長部２８０Ｅ又は２８２ＥのＰ型ドーピングは記号「Ｐ＋」によって示される高度のＰ型ドーピングの範囲に該当する。従って、ソース延長部２８０Ｅ及びドレイン延長部２８２Ｅは両方共図１１−１においては「ｐ＋」として示してある。
【０１７２】
Ｐ＋ソース延長部２８０Ｅは、通常、それは比較的浅いＰ型ソース延長部を画定する場合にのみ使用されるので、Ｐ型浅いソース延長部ドーパントとして呼称されるＰ型半導体ドーパントのイオン注入によって画定される。Ｐ＋ドレイン延長部２８２Ｅは、通常、それは比較的深いＰ型ソース延長部及び比較的深いＰ型ドレイン延長部の両方を画定する場合に使用されるので、Ｐ型ディープドレイン延長部ドーパント及びＰ型ディープＳ／Ｄ延長部ドーパントとして呼称されるＰ型半導体ドーパントのイオン注入によって画定される。ソース延長部２８０Ｅ及びドレイン延長部２８２ＥにおけるＰ型ドーピングは、典型的に、ボロンによって与えられる。
【０１７３】
Ｐ＋横方向延長部２８０Ｅ及び２８２Ｅは、ＩＧＦＥＴ１００における横方向延長部２４０Ｅ及び２４２Ｅと実質的に同じ目的をＩＧＦＥＴ１０２において達成する。その点に関して、ＩＧＦＥＴ１０２は、チャンネルゾーン２８４の上部表面に沿っての空乏領域内に誘起される一次ホールからなるチャンネルを介してＰ＋ソース延長部２４０からＰ＋ドレイン延長部２８２Ｅへの電流を導通させる。ドレイン２８２内の電界は、該一次ホールがドレイン２８２に近づくに従い、加速させ且つエネルギを獲得させる。一方向に移動するホールは基本的には反対方向にドーパント原子から離れて電子が移動することであることに注意すると、該ホールはドレイン２８２内の原子に衝突して二次電荷キャリア、即ち電子とホール、を発生させ、それらはほぼ局所的電界の方向に移動する。該二次電荷キャリアの内の幾らか、特に二次ホール、はゲート誘電体層３００に向かって移動する。ドレイン延長部２８２Ｅは主要ドレイン部分２８２Ｍよりも一層軽度にドープされているので、該一次ホールはドレイン２８２に入ると減少された電界に露呈される。その結果、ゲート誘電体層３００内に注入されてそれを充電させるホット（エネルギ豊富な）二次電荷キャリアの数は一層少ない。ＩＧＦＥＴ１０２のスレッシュホールド電圧ＶＴの不所望なドリフトは実質的に減少される。
【０１７４】
ソース延長部２８０Ｅにおけるよりも一層軽度のドレイン延長部２８２ＥにおけるＰ型ドーピングは、ＩＧＦＥＴ１０２をしてゲート誘電体層３００内への更により少ないホットキャリア注入を生じさせるが、その理由は、ＩＧＦＥＴ１００が、ソース延長部２４０Ｅにおけるよりもドレイン延長部２４２Ｅにおいての一層軽度のＮ型ドーピングの結果としてゲート誘電体層２６０内への損傷性ホットキャリア注入を生じさせることが更に一層少ないことと同じである。即ち、ＩＧＦＥＴ１０２における一層軽度のドレイン延長部ドーピングは、ドレイン延長部２８２Ｅに沿ってのドレイン・ボディ接合２８８の部分を横断してのドーパント濃度において一層ゆっくりとした変化を発生させる。ドレイン延長部２８２Ｅに沿ってのドレイン・ボディ接合２８８の部分に沿っての空乏領域の幅はそれにより増加され、ドレイン延長部２８２Ｅにおける電界を減少させる。ドレイン延長部２８２Ｅにおける衝突イオン化における結果的に発生する減少に起因して、ゲート誘電体層３００内へのホットキャリア注入は減少される。
【０１７５】
Ｐ＋ソース延長部２８０ＥおよびＰ＋ドレイン延長部２８２Ｅの各々は、上部半導体表面下側において最大（即ちピーク）Ｐ型ドーパント濃度に到達する。ソース延長部２８０Ｅ及びドレイン延長部２８２Ｅがイオン注入によって画定されるので、ソース延長部２８０Ｅは、通常、ソース延長部２８０Ｅを介して延在し且つ主要ソース部分２８０Ｍから十分に離れている仮想的垂直線が存在しており、主要ソース部分２８０Ｍを画定するＰ型ドーパントはその垂直線に沿っての全Ｐ型ドーパント濃度に何らの顕著な影響を有するものではない、という性質のものである。その結果、Ｐ型浅いソース延長部ドーパントの濃度が該垂直線に沿ってその最大値に到達する深さは、ソース延長部２８０Ｅにおける全Ｐ型ドーパント濃度の最大値における深さｙＳＥＰＫにほぼ等しい。ソース延長部２８０Ｅの深さｙＳＥＰＫは、通常、０．００３−０．０１５μｍであり、典型的には０．００６μｍである。
【０１７６】
ドレイン延長部２８２Ｅは、同様に、通常、ドレイン延長部２８２Ｅを介して延在しており且つ主要ドレイン部分２８２Ｍから十分離れている仮想的垂直線（不図示）が存在しており、主要ドレイン部分２８２Ｍを画定するＰ型ドーパントはその垂直線に沿っての全Ｐ型ドーパント濃度に何ら顕著な影響を有するものではない、という性質のものである。Ｐ型ディープＳ／Ｄ延長部ドーパントの濃度がドレイン延長部２８２Ｅを介して垂直線に沿ってその最大値に到達する深さは、通常、ドレイン延長部２８２Ｅ内の全Ｐ型ドーパント濃度の最大値における深さｙＤＥＰＫにほぼ等しい。ソース延長部２８０ＥにおけるＰ型浅いＰ型ソース延長部の最大濃度の深さｙＳＥＰＫの場合の如く、ドレイン延長部２８２Ｅに対する深さｙＤＥＰＫは、通常、０．００３−０．０１５μｍであり、典型的には０．００６μｍである。
【０１７７】
たとえドレイン延長部２８２Ｅに対する最大濃度深さｙＤＥＰＫが、通常、ソース延長部２８０Ｅに対する最大濃度深さｙＳＥＰＫにほぼ等しいものであっても、Ｐ＋ドレイン延長部２８２ＥはＰ＋ソース延長部２８０Ｅよりも著しく一層深くに延在する。即ち、ＩＧＦＥＴ１０２のドレイン延長部２８２Ｅの深さｙＤＥは、ソース延長部２８０Ｅの深さｙＳＥを著しく超えるものである。ＩＧＦＥＴ１０２のドレイン延長部深さｙＤＥは、そのソース延長部深さｙＳＥよりも、通常少なくとも２０％一層大きく、好適には少なくとも３０％一層大きく、より好適には少なくとも５０％一層大きく、更により好適には少なくとも１００％一層大きい。
【０１７８】
２つの基本的な要因が、ドレイン延長部２８２Ｅをソース延長部２８０Ｅよりも著しく一層深くに延在することとさせている。両方の要因はＮ＋ソースハローポケット部分２９０が関与している。第１に、ハローポケット部分２９０内のＮ型ドーパントは、ソース延長部２８０Ｅ内のＰ型浅いソース延長部ドーパントの拡散を遅滞化させており、ソース延長部深さｙＳＥを減少させている。第２に、ハローポケット２９０におけるＮ型ドーパントがソース延長部２８０Ｅの底部を一層高い位置において発生させており、それによりソース延長部深さｙＳＥを更に減少させている。ドレイン延長部２８２Ｅは、ドレイン延長部２８２Ｅ内の最大Ｐ型ドーパント濃度の深さｙＤＥＰＫがソース延長部２８０Ｅ内の最大Ｐ型ドーパント濃度の深さｙＳＥＰＫを超えるようにイオン注入を実施することによって、ソース延長部２８０Ｅよりも一層深くに延在するように構成することが可能である。
【０１７９】
非対称的ＩＧＦＥＴ１００及び１０２の典型的な実現例において、ＮチャンネルＩＧＦＥＴ１００のＰハローポケット部分２５０におけるＰ型ソースハロードーパントは、ＰチャンネルＩＧＦＥＴ１０２のＰ＋ソース延長部２８０ＥにおけるＰ型浅いソース延長部ドーパントと同じ原子種であり、通常はボロンである。類推的に、ＰチャンネルＩＧＦＥＴ１０２のＮハローポケット部分２９０におけるＮ型ソースハロードーパントは、典型的に、ＮチャンネルＩＧＦＥＴ１００のＮ＋ソース延長部２４０ＥにおけるＮ型浅いソース延長部ドーパントと同じ原子種であり、通常は砒素である。
【０１８０】
砒素原子はボロン原子よりもかなりに一層大きい。その結果、ＰチャンネルＩＧＦＥＴ１０２のハローポケット部分２９０におけるＮ型ドーパントは、ＮチャンネルＩＧＦＥＴ１００のハローポケット部分２５０内のＰ型ドーパントがソース延長部２８２Ｅ内のＮ型浅いソース延長部ドーパントの拡散をスローダウン即ち遅滞化させるよりもかなり一層にソース延長部２８０Ｅ内のＰ型浅いソース延長部ドーパントの拡散を妨げる。このことは、たとえＰチャンネルＩＧＦＥＴ１０２のドレイン延長部２８２Ｅに対する最大濃度深さｙＤＥＰＫがソース延長部２８０Ｅに対する最大濃度深さｙＳＥＰＫと通常ほぼ同じであり、一方ＮチャンネルＩＧＦＥＴ１００のドレイン延長部２４２Ｅに対する最大濃度深さｙＤＥＰＫがソース延長部２４０Ｅに対する最大濃度深さｙＳＥＰＫよりも著しく一層大きいものであるとしても、ＩＧＦＥＴ１００及び１０２がドレイン延長部深さｙＤＥ対ソース延長部深さｙＳＥの同等の比を有することを可能としている。
【０１８１】
ＰチャンネルＩＧＦＥＴ１０２のドレイン延長部２４２ＥにおけるＰ型ディープＳ／Ｄ延長部ドーパントの分布は、ソース延長部２８０ＥにおけるＰ型浅いソース延長部ドーパントの分布よりも垂直方向に著しく一層に広がっている。その結果、ドレイン延長部２８２Ｅにおける全Ｐ型ドーパントの分布は、ソース延長部２８０Ｅにおける全Ｐ型ドーパントの分布よりも垂直方向に著しく一層に広がっている。
【０１８２】
ソース延長部２８０Ｅよりもドレイン延長部２８２Ｅの一層大きな深さは、ＩＧＦＥＴ１０２のゲート誘電体層３００内へのホットキャリア注入を一層減少させているが、その理由は、ＩＧＦＥＴ１００がゲート誘電体層２６０内へのホットキャリア注入の発生をより少ないものとさていることとほぼ同じである。特に、ＩＧＦＥＴ１０２におけるドレイン延長部２８２Ｅの増加された深さは、ドレイン延長部２８２Ｅを介しての電流を垂直方向に更に一層広がらせており、それによりドレイン延長部２８２Ｅにおける電流密度を減少させている。ドレイン延長部２８２Ｅにおける全Ｐ型ドーパントの増加した広がりは、ドレイン延長部２８２Ｅ内の電界を減少させる。結果的に発生するドレイン延長部２８２Ｅ内の衝突イオン化における減少がゲート誘電体３００内へのホットキャリア注入の発生を少なくさせる。
【０１８３】
ドレイン延長部２８２Ｅは、ソース延長部２８０Ｅよりも、ゲート電極３０２下側を著しく更に延在している。その結果、ＩＧＦＥＴ１０２のゲート電極３０２がドレイン延長部２８２Ｅとオーバーラップする量ｘＤＥＯＬは、ゲート電極３０２がソース延長部２８０Ｅとオーバーラップする量ｘＳＥＯＬを著しく超えている。ＩＧＦＥＴ１０２のゲート対ドレイン延長部オーバーラップｘＤＥＯＬは、そのゲート対ソース延長部オーバーラップｘＳＥＯＬよりも、通常少なくとも２０％一層大きく、好適には少なくとも３０％一層大きく、より好適には少なくとも５０％一層大きい。
【０１８４】
ソース延長部２８０Ｅにわたるよりもドレイン延長部２８２Ｅにわたってのゲート電極３０２の一層大きなオーバーラップは、ＩＧＦＥＴ１０２のゲート誘電体３００内へのホットキャリア注入を更に減少させるが、その理由は、ＩＧＦＥＴ１００が、ソース延長部２４０Ｅにわたるよりもドレイン延長部２４２Ｅにわたってのゲート電極２６２の一層大きなオーバーラップの結果としてゲート誘電体層２６０内へのホットキャリア注入の発生が一層少ないことと同じである。即ち、ＩＧＦＥＴ１０２のドレイン延長部２４２Ｅがゲート電極３０２の下側を横方向に延在する一層大きな量は、ドレイン延長部２８２Ｅを介しての電流の流れを垂直方向に更に一層に広げさせることを可能とする。ドレイン延長部２８２Ｅにおける電流密度は更に減少される。ドレイン延長部２８２Ｅにおける衝突イオン化の結果的に発生する更なる減少は、ゲート誘電体層３００内へのホットキャリア注入を更に一層少なくさせる。減少したドーピング、一層大きな深さ、及びドレイン延長部２８２Ｅの一層大きなゲート電極オーバーラップに起因して、ＩＧＦＥＴ１０２はゲート誘電体３００内へのホットキャリア注入の発生が非常に僅かである。ＩＧＦＥＴ１００の場合の如く、ＩＧＦＥＴ１０２のスレッシュホールド電圧は動作時間に関して非常に安定である。
【０１８５】
ＩＧＦＥＴ１０２の主要ドレイン部分２８２Ｍの深さｙＤＭは、典型的に、主要ソース部分２８０Ｍの深さｙＳＭとほぼ同じである。ＩＧＦＥＴ１０２に対する深さｙＳＭ及びｙＤＭの各々は、通常、０．０５−０．１５μｍであり、典型的には０．１０μｍである。ハローポケット部分２９０を画定するＮ型ドーパントの存在に起因して、ＩＧＦＥＴ１０２の主要ソース部分深さｙＳＭは、その主要ドレイン部分深さｙＤＭよりも僅かに小さいものとすることが可能である。
【０１８６】
ＩＧＦＥＴ１０２の主要ソース部分２８０Ｍは、図１１−１の例においては、ソース延長部２８０Ｅよりも一層深くに延在している。従って、ＩＧＦＥＴ１０２の主要ソース部分深さｙＳＭはそのソース延長部深さｙＳＥを超えている。対照的に、この例においては、ドレイン延長部２８２Ｅは主要ドレイン部分２８２Ｍよりも一層深くに延在している。その結果、ＩＧＦＥＴ１０２のドレイン延長部深さｙＤＥはその主要ドレイン部分深さｙＤＭを越えている。
【０１８７】
図１１−１の例においては、ＩＧＦＥＴ１０２の主要ソース部分深さｙＳＭがそのソース延長部深さＳＳＥを超えているので、ＩＧＦＥＴ１０２のソース深さｙＳはその主要ソース部分深さｙＳＭと等しい。一方、この例においては、ＩＧＦＥＴ１０２のドレイン延長部深さｙＤＥはその主要ドレイン部分深さｙＤＭを越えているので、ＩＧＦＥＴ１０２のドレイン深さｙＤはそのドレイン延長部深さｙＤＥと等しい。ＩＧＦＥＴ１０２のソース深さｙＳは、通常０．０５−０．１５μｍであり、典型的には０．１０μｍである。ＩＧＦＥＴ１０２のドレイン深さｙＤは、通常０．０８−０．２０μｍであり、典型的には０．１４μｍである。ＩＧＦＥＴ１０２のドレイン深さｙＤは、通常、そのソース深さｙＳを０．０１−０．１０μｍだけ、典型的には０．０４μｍだけ、越えている。更に、ＩＧＦＥＴ１０２のソース延長部深さｙＳＥは通常０．０２−０．１０μｍであり、典型的には０．０６μｍである。ＩＧＦＥＴ１０２のドレイン延長部深さｙＤＥは０．０８−０．２０μｍであり、典型的には０．１４μｍである。従って、ＩＧＦＥＴ１０２のドレイン延長部深さｙＤＥは、典型的に、そのソース延長部深さｙＳＥの２倍を越えている。
【０１８８】
ＩＧＦＥＴ１０２は、図１１−２の実現例においては、ディープＮウエル領域２１０を使用している。平均ディープＮウエル最大濃度深さｙＤＮＷＰＫは通常１．０−２．０μｍであり、典型的には１．５μｍであるから、ＩＧＦＥＴ１０２の平均深さｙＤＮＷＰＫはそのドレイン深さｙＤの通常５−２５倍であり、好適には８−１６倍であり、典型的には１０−１２倍である。
【０１８９】
導電型が逆にされる条件下において、ＰチャンネルＩＧＦＥＴ１０２は、ＮチャンネルＩＧＦＥＴ１００に対する上部半導体表面に沿っての長手方向ドーパント分布に極めて類似した上部半導体表面に沿っての長手方向ドーパント分布を有している。ＩＧＦＥＴ１０２のドーピング非対称性及びＰ型空のウエルボディ物質１８２の空のウエルドーピング特性についての更なる説明は、上に引用した国際特許出願＿＿＿＿、代理人ドケット番号ＮＳ−７００５ＷＯにおいて提示されている。
【０１９０】
ＰチャンネルＩＧＦＥＴ１０２のスレッシュホールド電圧ＶＴは描画チャンネル長ＬＤＲが０．３μｍの近傍にあり且つゲート誘電体厚さが６乃至６．５ｎｍにおいて、−０．５乃至―０．７Ｖであり、典型的には−０．６Ｖである。ＮチャンネルＩＧＦＥＴ１００の場合の如く、ＰチャンネルＩＧＦＥＴ１０２は、高い動作電圧範囲、例えば３．０Ｖ、においての単一方向電流適用例に対して特に適している。
【０１９１】
Ｅ．延長型ドレインＩＧＦＥＴ
Ｅ１．延長型ドレインＮチャンネルＩＧＦＥＴの構成
非対称的延長型ドレイン拡張電圧相補的ＩＧＦＥＴ１０４及び１０６の内部構造について説明する。ＩＧＦＥＴ１０４及び１０６のコアの拡大図を夫々図１３ａ及び１３ｂに示してある。
【０１９２】
ＮチャンネルＩＧＦＥＴ１０４から始めると、それは、図１１−２及び１３ａに示される如く、上部半導体表面に沿ってのアクティブ半導体島状部１４４Ａ内に位置されているＮ型第１Ｓ／Ｄゾーン３２０を有している。空の主要ウエル１８４ＢがＩＧＦＥＴ１０４用のＮ型第２Ｓ／Ｄゾーンを構成している。Ｎ型Ｓ／Ｄゾーン１８４Ｂのパーツは、以下に更に説明する如く、アクティブ半導体島状部１４４Ａ及び１４４Ｂの両方に位置されている。Ｓ／Ｄゾーン３２０及び１８４Ｂは、しばしば、夫々、以下においては、ソース３２０及びドレイン１８４Ｂとして呼称されるが、その理由は、それらは、通常、必ずしもというわけではないが、夫々、ソース及びドレインとして機能するからである。
【０１９３】
ソース３２０及びドレイン１８４Ｂは、Ｐ型空の主要ウエル領域１８４Ａ及びＰ−基板領域１３６で形成されているＰ型ボディ物質のチャンネルゾーン３２２によって分離されている。Ｐ型空のウエルボディ物質１８４Ａ、即ち全ボディ物質１８４Ａ及び１３６の一部１８４Ａ、はＮ型ソース３２０とソース・ボディＰＮ接合３２４を形成している。Ｎ型空のウエルドレイン１８４ＢとＰ−基板領域１３６との間のＰＮ接合２２６は、ＩＧＦＥＴ１０４用のドレイン・ボディ接合である。空の主要ウエル領域１８４Ａ及び１８４Ｂは、しばしば、夫々、以下においては、空のウエルボディ物質１８４Ａ及び空のウエルドレイン１８４Ｂとして記載して、空のウエル１８４Ａ及び１８４Ｂの機能を明確化させる。
【０１９４】
Ｎ型ソース３２０は、非常に高度にドープした主要部分３２０Ｍ及び一層軽度にドープした横方向延長部３２０Ｅから構成されている。ソース３２０に対する外部電気的コンタクトは、Ｎ＋＋主要ソース部分３２０Ｍを介して構成される。主要ソース部分３２０Ｍよりも一層軽度にドープされているが、横方向ソース延長部３２０Ｅは、本サブミクロンＣＩＧＦＥＴ適用例においては、尚且つ高度にドープされている。Ｎ＋ソース延長部３２０Ｅは、ＩＧＦＥＴ１０４のソース側において、上部半導体表面に沿ってチャンネルゾーン３２２を終端させている。
【０１９５】
Ｎ＋＋主要ソース部分３２０Ｍは、ソース延長部３２０Ｅよりも一層深くに延在している。従って、ソース３２０の最大深さｙＳは主要ソース部分３２０Ｍの最大深さｙＳＭである。ＩＧＦＥＴ１０４に対する最大ソース深さｙＳは図１３ａに示されている。主要ソース部分３２０Ｍ及びソース延長部３２０Ｅは、夫々、Ｎ型主要Ｓ／Ｄドーパント及び浅いソース延長部ドーパントで画定されている。
【０１９６】
Ｐ型空のウエルボディ物質１８４Ａの中程度にドープしたハローポケット部分３２６が上部半導体表面へソース３２０に沿って延在しており且つボディ物質１８４Ａ内、従ってソース３２０とドレイン１８４Ｂとの間における或る位置において終端している。図１１−２及び１３ａは、ソース３２０、特に主要ソース部分３２０Ｍ、がＰソース側ハローポケット３２６よりも一層深く延在している状態を示している。代替的には、ハローポケット３２６はソース３２０よりも一層深くに延在することが可能である。その場合には、ハローポケット３２６はソース３２０の下側を横方向に延在する。ハローポケット３２６はＰ型ソースハロードーパントで画定される。
【０１９７】
ソース側ハローポケット部分３２６外側のＰ型空のウエルボディ物質１８４Ａの部分が図１１−２及び１３ａにおいて品目３２８として示されている。ボディ物質１８４Ａ内のディープＰ型空のウエル濃度最大の位置から、上部半導体表面へ向けて、ハローポケット３２６外側のチャンネルゾーン３２２を介しての選択した仮想的垂直線に沿って、移る場合に、空のウエルボディ物質部分３２８内のＰ型ドーパントの濃度は記号「Ｐ」で示される中程度のドーピングから記号「Ｐ−」で示される軽度のドーピングへ徐々に降下する。点線３３２（図１３ａにおいてのみ符号を付けてある）は、それより下側においては、ボディ物質部分３２８内のＰ型ドーパント濃度が中程度のＰドーピングにあり、それより上側においては、部分３２８内のＰ型ドーパント濃度は軽度のＰ−ドーピングにある、位置を概略的に表している。線３３２下側のボディ物質部分３２８の中程度にドープした部分は図１３ａにおいてＰ下部ボディ物質部分３２８Ｌとして表してある。線３３２の上側のボディ物質部分３２８の軽度にドープした部分は、図１３ａにおいては、Ｐ−上部ボディ物質部分３２８Ｕとして表してある。
【０１９８】
Ｐ型空のウエルボディ物質部分３２８のＰ型ドーパントは、Ｐ型空の主要ウエルドーパント、Ｐ−基板領域１３６用のＰ型バックグラウンドドーパント、及び（Ｐハローポケット部分３２６近く）Ｐ型ソースハロードーパント、から構成されている。Ｐ型バックグラウンドドーパントの濃度は、該半導体ボディを介してほぼ一定である。Ｐ型空のウエルボディ物質１８４Ａ内のＰ型空の主要ウエルドーパントは平均深さｙＰＷＰＫにおける表面下位置に沿ってディープ表面下濃度最大に到達するので、ボディ物質部分３２８内のＰ型空のウエルドーパントの存在は、部分３２８内の全Ｐ型ドーパント濃度をボディ物質１８４Ａ内の実質的にディープ表面下濃度最大の位置におけるディープ局所的表面下濃度最大に到達させる。図１３ａにおいて「ＭＡＸ」の符号を付けた左側二点鎖線で示した如く、ボディ物質部分３２８内のディープ表面下濃度最大は、上部半導体表面下側を横方向に延在しており、且つ、同様に、平均深さｙＰＷＰＫにおいて発生している。ボディ物質部分３２８におけるディープ表面下濃度最大の発生は、それを横方向外側へ膨出させる。ボディ物質部分３２８における、従ってボディ物質１８４Ａにおける、最大膨出は、ボディ物質１８４Ａの部分３２８内のディープ表面下濃度最大の位置に沿って発生する。
【０１９９】
Ｎ型空のウエルドレイン１８４Ｂは、上部半導体表面に沿ってアクティブ半導体島状部１４４Ｂ内に位置されている非常に高度にドープした外部コンタクト部分３３４を包含している。Ｎ＋＋外部ドレインコンタクト部分３３４は、時々、ここでは、主要ドレイン部分として呼称されるが、その理由は、主要ソース部分３２０Ｍと同様に、ドレインコンタクト部分３３４は非常に高度にドープされ、チャンネルゾーン３２２から離れており、且つＩＧＦＥＴ１０４に対する外部電気的コンタクトを形成する場合に使用されるからである。Ｎ＋＋外部ドレインコンタクト部分／主要ドレイン部分３３４外側のドレイン１８４Ｂの部分は図１１−２及び１３ａにおいては品目３３６として表示してある。
【０２００】
ドレイン１８４ＢにおけるディープＮ型空のウエル濃度最大の位置から、上部半導体表面へ向けて、島状部１４４Ａを介しての選択した仮想的垂直線に沿って、移る場合に、ドレイン１８４Ｂ内のＮ型ドーパントの濃度は、記号「Ｎ」で示される中程度のドーピングから記号「Ｎ−」で示される軽度のドーピングへ徐々に降下する。点線３４０（図１３ａにおいてのみ符号を付けてある）は、それより下側においては、空のウエルドレイン部分３３６におけるＮ型ドーパント濃度が中程度のＮドーピングにあり、且つそれより上側においては、部分３３６内のＮ型ドーパント濃度は軽度のＮ−ドーピングにある位置を概略的に表している。線３４０下側のドレイン部分３３６の中程度にドープした部分は、図１３ａにおいてＮ下部空のウエルドレイン部分３３６Ｌとして示してある。線３４０上側のドレイン部分３３６の軽度にドープした部分は、図１３ａにおいて、Ｎ−上部空のウエルドレイン部分３３６Ｕとして示してある。
【０２０１】
Ｎ型空のウエルドレイン部分３３６のＮ型ドーパントは、Ｎ型空の主要ウエルドーパント及び（Ｎ＋＋ドレインコンタクト部分３３４近く）以下に説明する如くドレインコンタクト部分３３４を形成するために使用されるＮ型主要Ｓ／Ｄドーパントから構成されている。Ｎ型空のウエルドレイン１８４ＢにおけるＮ型空の主要ウエルドーパントは、平均深さｙＮＷＰＫにおいてディープ表面下濃度最大に到達するので、ドレイン部分３３６におけるＮ型空の主要ウエルドーパントの存在は、部分３３６内の全Ｎ型ドーパントの濃度をウエル１８４Ｂ内の実質的にディープ表面下濃度最大の位置においてディープ局所的表面下濃度最大に到達させる。図１３ａにおいて「ＭＡＸ」の符号を付けた右側の二点鎖線によって示した如く、ドレイン部分３３６におけるディープ表面下濃度最大は、上部半導体表面下側を横方向に延在し且つ同様に平均深さｙＮＷＰＫにおいて発生している。空のウエルドレイン部分３３６におけるディープ表面下濃度最大の発生は、それを横方向外側へ膨出させる。ドレイン部分３３６における、従って空のウエルドレイン１８４Ｂにおける、最大膨出は、ドレイン１８４Ｂの部分３３６におけるディープ表面下濃度最大の位置に沿って発生する。
【０２０２】
Ｐ−基板領域１３６の表面隣接部分１３６Ａは、空のウエルボディ物質１８４Ａ，特に空のウエルボディ物質部分３２８、及び空のウエルドレイン１８４Ｂ、特に空のウエルドレイン部分３３６、を横方向に分離している。ＬＷＷがＩＧＦＥＴ１０４等の延長型ドレインＩＧＦＥＴの一対の相補的（Ｐ型及びＮ型）空の主要ウエルの間の最小距離を表すものとすると、図１３ａは空のウエルボディ物質１８４Ａと空のウエルドレイン１８４Ｂとの間の最小ウエル対ウエル分離距離ＬＷＷがほぼそれらの最大横方向膨出の位置に沿って発生していることを表している。このことが発生する理由は、ボディ物質１８４Ａ及びドレイン１８４Ｂにおけるディープ表面下濃度最大の平均深さｙＰＷＰＫ及びｙＮＷＰＫが図１１−２及び１３ａの例においてはほぼ等しいからである。深さｙＰＷＰＫ及びｙＮＷＰＫの間の差異は、典型的に、ＩＧＦＥＴ１０４に対する最小ウエル対ウエル分離ＬＷＷの位置を図１３ａに示されている位置から幾分離れる方向に移動させ且つ図１３ａに示されている如くに完全に横方向ではなく上部半導体表面に対して幾分傾斜したものとさせる。
【０２０３】
ウエル分離部分１３６ＡはＰ−基板領域１３６の一部から構成されているので、軽度にドープされている。Ｐ型空のウエルボディ物質１８４Ａ内のＰ型ドーパントのディープ濃度最大は、その中程度にドープされている下部部分（３２８Ｌ）において発生している。Ｎ型空のウエルドレイン１８４Ｂ内のＮ型ドーパントのディープ濃度最大は、同様に、その中程度にドープされている下部部分（３３６Ｌ）において発生している。従って、Ｐ型ボディ物質１８４Ａの中程度にドープされている下部部分（３２８Ｌ）及びＮ型ドレイン１８４Ｂの中程度にドープされている下部部分（３３６Ｌ）は、半導体ボディの一層軽度にドープされている部分によって横方向に分離されている。
【０２０４】
チャンネルゾーン３２２（図１１−２又は１３ａにおいては特に区画を示していない）は、ソース３２０とドレイン１８４Ｂとの間のＰ型モノシリコン全てから構成されている。特に、チャンネルゾーン３２２は、ウエル分離部分１３６Ａの表面隣接セグメント、ボディ物質部分３２８のＰ−上部部分（３２８Ｕ）の表面隣接セグメント、及び（ａ）ソース３２０が図１１−２及び１３ａの例に示されている如くハローポケット３２６よりも一層深くに延在する場合には、ハローポケット３２６の表面隣接セグメント、又は（ｂ）それがソース３２０よりも一層深くに延在する場合には、ハローポケット３２６の表面隣接セグメント、から構成されている。いずれの場合においても、ハローポケット３２６は、チャンネルゾーン３２２におけるボディ物質部分３２８のＰ−上部部分（３２８Ｕ）の直接隣接物質よりも一層高度にドープしたＰ型である。ソース３２０に沿ってのハローポケット３２６の存在は、チャンネルゾーン３２２を非対称的に長手方向にドーパントをグレイデッドさせたものとさせる。チャンネルゾーン３２２内のウエル分離部分１３６Ａの表面隣接セグメントの存在は、それを更に非対称的に長手方向においてドーパントをグレイデッドさせたものとさせる。
【０２０５】
ドレイン１８４Ｂは、島状部１４４Ａ内のドレイン１８４Ｂの物質を島状部１４４Ｂ内のドレイン１８４Ｂの物質と電気的に接続させるために、凹設したフィールド絶縁体１３８の下側を延在している。特に、フィールド絶縁体１３８はＮ＋＋ドレインコンタクト部分３３４及び空のウエルドレイン１８４Ｂの下側に存在する一層軽度にドープされている部分１８４Ｂ１を横方向に取り囲んでいる。それにより、フィールド絶縁体１３８の一部１３８Ａは、ドレインコンタクト部分３３４及び一層軽度にドープしている下側に存在するドレイン部分１８４Ｂ１を島状部１４４Ａ内に位置されているドレイン１８４Ｂの一部１８４Ｂ２から横方向に分離している。ドレイン部分１８４Ｂ２はＰ−ウエル分離部分１３６Ａと連続的であり且つ上部半導体表面まで延在している。ドレイン１８４Ｂの残部は図１３ａにおいては品目１８４Ｂ３として識別されており且つ島状部１４４Ａ及び１４４Ｂの底部からドレイン１８４Ｂの底部へ下方へ延在するＮ型ドレイン物質から構成されている。ドレイン１８４Ｂはフィールド絶縁体１３８の下側、従ってソース３２０よりもかなり一層深くに延在しているので、チャンネルゾーン３２２の底部はソース３２０からドレイン１８４Ｂへ移る場合に、かなり下方へ傾斜している。
【０２０６】
ｔＧｄＨの高厚さ値にあるゲート誘電体層３４４は、上部半導体表面上に位置されており且つチャンネルゾーン３２２の上側を延在している。ゲート電極３４６はチャンネルゾーン３２２の上方でゲート誘電体層３４４の上に位置されている。ゲート電極３４６はソース３２０及びドレイン１８４Ｂの上側を部分的に延在している。より詳細には、ゲート電極３４６はソース延長部３２０Ｅの上側を部分的に延在しているが、主要ソース部分３２０Ｍの上側には延在していない。ゲート電極３４６は、ドレイン部分１８４Ｂ２の上側を延在し且つ部分的に、典型的にはは約半分、フィールド絶縁体部分１３８Ａを横断してドレインコンタクト部分３３４へ向かって延在している。誘電体側壁スペーサ３４８及び３５０が夫々ゲート電極３４６の反対側即ち両側の横断方向側壁に沿って位置されている。メタルシリサイド層３５２，３５４，３５６が、夫々、ゲート電極３４６、主要ソース部分３２０Ｍ、及びドレインコンタクト部分３３４の上部に沿って位置されている。
【０２０７】
誘電体側壁スペーサ３４８及び３５０はＬ形状スペーサであって、しばしば、夫々、ソース側及びドレイン側スペーサとして呼称されるが、その理由は、それらが、夫々、ゲート電極３４６のソース側及びドレイン側の横方向側部に沿って延在しているからである。ＩＧＦＥＴ１００のＬ形状スペーサ２６４及び２６６と類似して、ＩＧＦＥＴ１０４の各Ｌ形状スペーサ３４８又は３５０は、第１Ｌ形状スペーサ層ＳＡ及び第１スペーサ層ＳＡ上に位置されており化学的に異なる第２Ｌ形状スペーサ層ＳＢ、から構成されている。スペーサ３４８及び３５０がスペーサ２６４及び２６６と同じに構成されるので、ソース側スペーサ３４８の横方向に延在する部分は、主要ソース部分３２０Ｍの一部及びソース延長部３２０Ｅの一部の上方に位置されている。ドレイン側スペーサ３５０の横方向に延在する部分は、フィールド絶縁体部分１３８Ａの上方に位置されている。フィールド絶縁体部分１３８Ａの横方向の幅に依存して、ドレイン側スペーサ３５０の横方向に延在する部分はドレインコンタクト部分／主要ドレイン部分３３４の一部の上側を延在する場合がある。
【０２０８】
延長型ドレインＩＧＦＥＴ１０４がバイアスオン状態にあるのは、（ａ）そのゲート対ソース電圧ＶＧＳがその正のスレッシュホールド電圧ＶＴと等しいか又はそれを超える場合で、且つ（ｂ）そのドレイン対ソース電圧ＶＤＳがソース３２０からチャンネルゾーン３２２を介してドレイン１８４Ｂへ電流を流させるのに十分に正の値にある場合である。ＩＧＦＥＴ１０４のゲート対ソース電圧ＶＧＳがそのスレッシュホールド電圧ＶＴ未満であるがドレイン対ソース電圧ＶＤＳが十分に正の値にあってＩＧＦＥＴ１０４を導電性とさせるためにゲート対ソース電圧ＶＧＳがそのスレッシュホールド電圧ＶＴと等しいか又はそれを超えている場合に電子がソース３２０からチャンネルゾーン３２２を介してドレイン１８４Ｂへ流れるであろう場合には、ＩＧＦＥＴ１０４はバイアスオフ状態にある。バイアスオフ状態において、ドレイン対ソース電圧ＶＤＳがＩＧＦＥＴ１０４をブレークダウン状態とさせるのに十分に高いものでない限り、ソース３２０からチャンネルゾーン３２２を介してドレイン１８４Ｂへの著しい電子の流れは存在しない。
【０２０９】
空のウエルボディ物質１８４Ａ及び空のウエルドレイン１８４Ｂのドーピング特性は、延長型ドレインＩＧＦＥＴ１０４のモノシリコン内の電界のピーク値を、ＩＧＦＥＴ１０４がバイアスオフ状態にある場合に、上部半導体表面の著しく下側において発生させる。ＩＧＦＥＴ動作期間中、ＩＧＦＥＴ１０４は、ＩＧＦＥＴのモノシリコン内の電界のピーク値が上部半導体表面に沿って発生する従来の延長型ドレインＩＧＦＥＴよりも、ホットキャリアゲート誘電体充電に起因する劣化は著しく少ない。ＩＧＦＥＴ１０４の信頼性はかなり増加されている。
【０２１０】
空のウエルボディ物質１８４Ａ及び空のウエルドレイン１８４Ｂのドーピング特性がどのようにしてＩＧＦＥＴ１０４のモノシリコン内の電界のピーク値が、ＩＧＦＥＴ１０４がバイアスオフ状態にある場合に、上部半導体表面の著しく下側において発生するかの説明は、上に引用した国際特許出願＿＿＿＿、代理人ドケット番号ＮＳ−７００５ＷＯ、において提供されている。簡単に説明すると、空の主要ウエル最大ドーパント濃度深さｙＰＷＰＫ及びｙＮＷＰＫは同様の値であり、Ｐ型空のウエルボディ物質１８４Ａ内のＰ型空の主要ウエル最大濃度深さｙＰＷＰＫは典型的にＮ型空のウエルドレイン１８４Ｂ内のＮ型空の主要ウエル最大濃度深さｙＮＷＰＫよりも僅かに一層大きい。
【０２１１】
ＩＧＦＥＴ１０４の空の主要ウエル最大ドーパント濃度深さｙＰＷＰＫ及びｙＮＷＰＫの両方がソース３２０の最大深さｙＳよりも一層大きい。深さｙＰＷＰＫ及びｙＮＷＰＫの各々は、通常、ＩＧＦＥＴ１０４の最大ソース深さｙＳの少なくとも２倍であるが、通常は、ＩＧＦＥＴ１０４のソース深さｙＳの１０倍を超えるものではなく、好適には５倍を超えるものではなく、より好適には４倍を超えるものではない。例えば、各深さｙＰＷＰＫ又はｙＮＷＰＫは、典型的に、ソース深さｙＳの２−３倍である。
【０２１２】
空のウエルボディ物質１８４Ａで開始すると、Ｐ型空の主要ウエルドーパントの濃度は、深さｙＰＷＰＫにおけるＰ型空の主要ウエルドーパントの最大濃度の位置から、ハローポケット部分３２６とＰ−基板領域１３６の部分１３６Ａとの間のチャンネルゾーン３２２の部分を含むＰ型空のウエルボディ物質部分３２８を介しての選択した仮想的垂直線に沿って上方へ、上部半導体表面へ移る場合に、少なくとも１０の係数だけ、好適には少なくとも２０の係数だけ、より好適には少なくとも４０の係数だけ、典型的に、実質的に単調的に減少する。例えば、Ｐ型空の主要ウエルドーパントの濃度は、典型的に、Ｐ型空の主要ウエルドーパントの最大濃度のｙＰＷＰＫ位置から、ボディ物質部分３２８を介しての該選択した垂直線に沿って、上部半導体表面へ移る場合に、８０の係数を超えて、１００の係数の近傍で実質的に単調的に減少する。全Ｐ型ドーパントの濃度は、該選択した垂直線に沿ってほぼ深さｙＰＷＰＫにおいて最大に到達し、且つｙＰＷＰＫより大きくない深さｙに対して該垂直線に沿ってのＰ型空の主要ウエルドーパントの濃度とほぼ同じ変化を有している。
【０２１３】
Ｎ型空のウエルドレイン１８４Ｂに移ると、Ｎ型空の主要ウエルドーパントの濃度は、同様に、深さｙＮＷＰＫにおけるＮ型空の主要ウエルドーパントの最大濃度の位置から、空のウエルドレイン１８４Ｂの部分１８４Ｂ３及び１８４Ｂ２を介しての選択した仮想的垂直線に沿って上方へ、上部半導体表面へ移る場合に、少なくとも１０の係数だけ、好適には少なくとも２０の係数だけ、より好適には少なくとも４０の係数だけ、典型的に実質的に単調的に減少する。例えば、Ｎ型空の主要ウエルドーパントの濃度は、典型的に、Ｎ型空の主要ウエルドーパントの最大濃度のｙＮＷＰＫ位置から、ドレイン１８４Ｂの部分１８４Ｂ３及び１８４Ｂ２を介しての該選択した垂直線に沿って上方へ、上部半導体表面へ移る場合に、８０の係数を超えるだけ、１００の係数の近傍において減少する。全Ｎ型ドーパントの濃度は、該垂直線に沿って深さｙＮＷＰＫにおいて最大に到達し且つＮ型空のウエルドーパントの濃度と同じにＮ型空のウエルドレイン１８４Ｂの部分１８４Ｂ２及び１８４Ｂ３を介しての該垂直線に沿って変化する。
【０２１４】
Ｅ２．延長型ドレインＮチャンネルＩＧＦＥＴの動作物理
前述した空のウエル特性は、延長型ドレインＩＧＦＥＴ１０４が以下の装置物理及び動作特性を有することを可能とさせる。ＩＧＦＥＴ１０４がバイアスオフ状態にあると、該ＩＧＦＥＴのモノシリコン内の電界は、空のウエル領域１８４Ａ及び１８４Ｂの互いの近接度によって及び（ａ）Ｐ型空のウエルボディ物質１８４Ａの部分３２８内の全Ｐ型ドーパントの濃度ＮＴ及び（ｂ）Ｎ型空のウエルドレイン１８４Ｂの部分１８４Ｂ２及び１８４Ｂ３内の全Ｎ型ドーパントの濃度ＮＴの最大値によって決定される位置においてドレイン・ボディ接合２２６に沿ってピーク値に到達する。Ｐ型空のウエルボディ物質部分３２８内の全Ｐ型ドーパントの濃度ＮＴの最大値においての深さｙＰＷＰＫは、通常、Ｎ型空のウエルドレイン１８４Ｂの部分１８４Ｂ２及び１８４Ｂ３内の全Ｎ型ドーパントの濃度ＮＴの最大値における深さｙＮＷＰＫに通常はほぼ等しいので、及び空のウエル１８４Ａ及び１８４Ｂは深さｙＰＷＰＫ及びｙＮＷＰＫにおいて互いに最も近接しているので、ＩＧＦＥＴ１０４のモノシリコン内の電界のピーク値は深さｙＮＷＰＫにおけるドレイン・ボディ接合２２６にほぼ沿って発生する。この位置は、図１３ａにおける円３５８によって表してある。深さｙＮＷＰＫは、通常、ソース３２０の最大深さｙＳの少なくとも２倍であるから、ＩＧＦＥＴ１０４のモノシリコン内のピーク電界の位置３５８は、通常、それがバイアスオフ状態にある場合のＩＧＦＥＴ１０４の最大ソース深さｙＳの少なくとも２倍である。
【０２１５】
ＩＧＦＥＴ１０４がバイアスオン状態にある場合には、ソース３２０からドレイン１８４Ｂへ流れる電子は初期的には空のウエルボディ物質１８４Ａ内のチャンネルゾーン３２２の部分の上部表面に沿って該モノシリコン内を移動する。Ｐ−基板領域１３６の部分１３６Ａに入ると、該電子は概略的に下方へ移動し且つ広がる。ドレイン１８４Ｂに到達すると、該電子の流れは島状部１４４Ａ内のドレイン・ボディ接合２２６のほぼ垂直の部分を横断して分布される。該電子の流れは、又、ドレイン１８４Ｂの部分１８４Ｂ２を横断して横方向に広がる。
【０２１６】
一次電子として呼称される該電子の速度は、ソース３２０からドレイン１８４Ｂへ移動するに従い増加し、それらのエネルギを増加させる。高度にエネルギ豊富な一次電子が該ドレイン物質の原子に衝突する場合に衝突イオン化がドレイン１８４Ｂ内において発生して二次電荷キャリア、電子とホールの両方、を発生し、それらはほぼ局所的電界の方向に移動する。高電界のバルク領域内で発生される二次電荷キャリアの幾らか、特に二次ホール、がドレイン１８４Ｂの部分１８４Ｂ２の上側に位置している誘電体層３４４の部分へ向かって上方へ移動する。
【０２１７】
衝突イオン化の量は、電界が増加するに従い且つ一次電子の電流密度が増加するに従い、ほぼ増加する。電界ベクトルと一次電子電流密度ベクトルとのスカラー積が最大である箇所において最大量の衝突イオン化が発生する。ピーク電界を深さｙＮＷＰＫにおけるドレイン・ボディ接合２２６に沿って発生させることによって、ドレイン１８４Ｂ内の衝突イオン化は著しく下方へ強制される。ドレイン１８４Ｂ内の最大量の衝突イオン化は、通常、ＩＧＦＥＴ１０４の最大ソース深さｙＳより一層大きな深さにおいて発生する。
【０２１８】
ＩＧＦＥＴ１０４とほぼ同じ寸法の従来のＮチャンネル延長型ドレインＩＧＦＥＴと比較して、ＩＧＦＥＴ１０４における衝突イオン化によって発生されるかなり一層少ない数の二次電荷キャリア、特に二次ホール、がゲート誘電体層３４４に入るために十分なエネルギを持って上部半導体表面に到達する。ゲート誘電体３４４のホットキャリア充電はかなり減少される。ＩＧＦＥＴ１０４は、ゲート誘電体３４４内に留まる衝突イオン化によって発生された電荷キャリアによって発生されるスレッシュホールド電圧ドリフトを発生することはかなり一層少ない。ＩＧＦＥＴ１０４の動作特性は動作時間に関して非常に安定している。ＩＧＦＥＴ１０４の信頼性及び寿命はかなり向上される。
【０２１９】
ＮチャンネルＩＧＦＥＴ１０４のスレッシュホールド電圧ＶＴは、通常、描画チャンネル長ＬＤＲが０．５μｍの近傍で且つゲート誘電体厚さが６−６．５ｎｍにおいて０．５Ｖ乃至０．７Ｖであり、典型的には０．６Ｖである。延長型ドレインＩＧＦＥＴ１０４は、パワー、高電圧スイッチング、ＥＥＰＲＯＭプログラミング、及び非対称的ＮチャンネルＩＧＦＥＴ１００の典型的な３．０Ｖ高電圧動作範囲よりもかなり一層高い例えば１２Ｖの動作電圧範囲においてのＥＳＤ保護適用例に特に適している。
【０２２０】
Ｅ３．延長型ドレインＰチャンネルＩＧＦＥＴの構成
延長型ドレイン拡張電圧ＰチャンネルＩＧＦＥＴ１０６は延長型ドレイン拡張電圧ＮチャンネルＩＧＦＥＴ１０４と同様に構成されている。しかしながら、ＰチャンネルＩＧＦＥＴ１０６のディープＮウエル２１２は上部半導体表面に到達しないという事実に起因して幾つかの注目すべき差異が存在している。
【０２２１】
図１１−２及び１３ｂを参照すると、ＰチャンネルＩＧＦＥＴ１０６は上部半導体表面に沿ってアクティブ半導体島状部１４６Ａ内に位置されているＰ型第１Ｓ／Ｄゾーン３６０を有している。空の主要ウエル領域１８６Ｂ及びＰ−基板領域１３６の表面隣接部分１３６Ｂの結合は、ＩＧＦＥＴ１０６用のＰ型第２Ｓ／Ｄゾーン１８６Ｂ／１３６Ｂを構成している。以下に更に説明する如く、Ｐ型Ｓ／Ｄゾーン１８６Ｂ／１３６Ｂのパーツはアクティブ半導体島状部１４６Ａ及び１４６Ｂの両方に位置されている。Ｓ／Ｄゾーン３６０及び１８６Ｂ／１３６Ｂは、しばしば、夫々、以下においては、ソース３６０及びドレイン１８６Ｂ／１３６Ｂとして呼称されるが、その理由は、それらは、通常、必ずしもというわけではないが、夫々、ソース及びドレインとして機能するからである。
【０２２２】
ソース３６０及びドレイン１８６Ｂ／１３６Ｂは、Ｎ型空の主要ウエル領域１８６Ａ及びディープＮウエル領域２１２で形成されているＮ型ボディ物質のチャンネルゾーン３６２によって分離されている。Ｎ型空のウエルボディ物質１８６Ａ、即ち全ボディ物質１８６Ａ及び２１２の部分１８６Ａ、はＰ型ソース３６０とソース・ボディＰＮ接合３６４を形成する。ドレイン・ボディ接合２２８の一部は、ドープＮウエル２１２とＰ型空の主要ウエル領域１８６Ｂとの間である。空の主要ウエル領域１８６Ａ及び１８６Ｂは、しばしば、夫々、以下において、空のウエルボディ物質１８６Ａ及び空のウエルドレイン物質１８６Ｂとして記載して空のウエル１８６Ａ及び１８６Ｂの機能を明確化させる。
【０２２３】
Ｐ型ソース３６０は、非常に高度にドープした主要部分３６０Ｍ及び一層軽度にドープしたが尚且つ高度にドープした横方向延長部３６０Ｅから構成されている。ソース３６０に対する外部電気的コンタクトは、Ｐ＋＋主要ソース部分３６０Ｍを介して構成される。Ｐ＋ソース延長部３６０Ｅは、ＩＧＦＥＴ１０６のソース側において、上部半導体表面に沿ってのチャンネルゾーン３６２を終端させている。
【０２２４】
主要ソース部分３６０Ｍはソース延長部３６０Ｅよりも一層深くに延在している。その結果、ソース３６０の深さｙＳは主要ソース部分３６０Ｍの最大深さｙＳＭである。ＩＧＦＥＴ１０６に対する最大ソース深さｙＳは図１３ｂにおいて示してある。主要ソース部分３６０Ｍ及びソース延長部３６０Ｅは、夫々、Ｐ型主要Ｓ／Ｄドーパント及び浅いソース延長部ドーパントで画定されている。
【０２２５】
Ｎ型空のウエルボディ物質１８６Ａの中程度にドープしたハローポケット部分３６６は、ソース３６０に沿って上部半導体表面まで延在しており且つボディ物質１８６Ａ内の或る点において、従ってソース３６０とドレイン１８６Ｂ／１３６Ｂの間において終端している。図１１−２及び１３ｂは、ソース３６０、特に主要ソース部分３６０Ｍ、がＮソース側ハローポケット３６６よりも一層深くに延在している状態を示している。代替例として、ハローポケット３６６はソース３６０よりも一層深くに延在することが可能である。その場合には、ハローポケット３６６はソース３６０の下側を横方向に延在する。ハローポケット３６６はＮ型ソースハロードーパントで画定される。
【０２２６】
ソース側ハローポケット部分３６６外側のＮ型空のウエルボディ物質１８６Ａの部分は、図１１−２及び１３ｂにおいて品目３６８として表してある。ボディ物質１８６Ａ内のディープＮ型空のウエル濃度最大の位置から、上部半導体表面へ、選択した仮想的垂直線に沿って、ハローポケット３６６外側のチャンネルゾーン３６２を介して、移動する場合に、ボディ物質部分３６８内のＮ型ドーパントの濃度は、記号「ｎ」によって表される中程度のドーピングから記号「ｎ−」によって表される軽度のドーピングへ徐々に降下する。点線３７２（図１３ｂにおいてのみ符号を付けてある）は、それより下側においては、ボディ物質部分３６８内のＮ型ドーパント濃度が中程度のｎドーピングにあり、且つそれより上側においては、部分３６８内のＮ型ドーパント濃度が軽度のｎ−ドーピングにある位置を概略的に示している。線３７２下側のボディ物質部分３６８の中程度にドープした部分は、図１３ｂにおけるＮ下部ボディ物質部分３６８Ｌとして示してある。Ｎハローポケット３６６外側の線３７２上方のボディ物質部分３６８の軽度にドープした部分は、図１３ｂにおいてはＮ−上部ボディ物質部分３６８Ｕとして示してある。
【０２２７】
Ｎ型ボディ物質部分３６８内のＮ型ドーパントは、Ｎ型空の主要ウエルドーパント、ディープＮウエル２１２を形成するディープＮウエルドーパント、及び（ハローポケット部分３６６近くの）ハローポケット部分３６６を形成するＮ型ソースハロードーパントから構成されている。該ディープＮウエルドーパントの濃度は、平均Ｎ型空の主要ウエル最大濃度深さｙＮＷＰＫにおけるＮ型空の主要ウエルドーパントの濃度と比較して非常に小さい。Ｎ型空のウエルボディ物質１８６Ａ内のＮ型空の主要ウエルドーパントは、平均深さｙＮＷＰＫにおける表面下位置に沿ってディープ表面下濃度最大に到達するので、ボディ物質部分３６８内のＮ型空の主要ウエルドーパントの存在は、部分３６８内の全Ｎ型ドーパントの濃度をボディ物質１８６Ａ内の実質的にディープ表面下濃度最大の位置においてディープ局所的表面下濃度最大に到達させる。ボディ物質部分３６８内のディープ表面下濃度最大は、図１３ｂにおいて「ＭＡＸ」の符号を付けた左側の二点鎖線によって示される如く、上部半導体表面下側を横方向に延在し且つ同様に平均深さｙＮＷＰＫにおいて発生する。ボディ物質部分３６８内におけるディープ表面下濃度最大の発生は、それをして横方向外側に膨出させる。ボディ物質部分３６８における、従ってボディ物質１８６Ａにおける、最大膨出は、ボディ物質１８６Ａの部分３６８におけるディープ表面下濃度最大の位置に沿って発生する。
【０２２８】
Ｐ型ドレイン１８６Ｂ／１３６Ｂ、特に空のウエルドレイン物質１８６Ｂ、は上部半導体表面に沿ってアクティブ半導体島状部１４６Ｂ内に位置されている非常に高度にドープした外部コンタクト部分３７４を包含している。Ｐ＋＋外部ドレインコンタクト部分３７４は、時々、ここでは、主要ドレイン部分と呼称される。何故ならば、主要ソース部分３６２と同様に、ドレインコンタクト部分３７４は非常に高度にドープされており、チャンネルゾーン３６２から離隔されており、且つＩＧＦＥＴ１０６への外部電気的コンタクトを形成する場合に使用されるからである。Ｎ＋＋外部ドレインコンタクト部分／主要ドレイン部分３７４外側の空のウエル１８６Ｂの部分は図１１−２及び１３ｂにおいて品目３７６として示してある。
【０２２９】
空のウエル１８６Ｂ内のディープＰ型空のウエルノード最大の位置から、上部半導体表面へ、選択した仮想的垂直線に沿って、島状部１４６Ａを介して、移る場合に、ドレイン１８６Ｂ／１３６Ｂ内のＰ型ドーパントの濃度は記号「ｐ」によって表される中程度のドーピングから記号「ｐ−」によって表される軽度のドーピングへ徐々に降下する。点線３８０（図１３ｂにおいてのみ符号を付けてある）は、それより下側においては、空のウエルドレイン部分３７６内のＰ型ドーパント濃度が中程度のＰドーピングにあり、且つそれより上側においては、部分３７６内のＰ型ドーパント濃度が軽度のＰ−ドーピングにある位置を概略的に示している。線３８０下側のドレイン部分３７６の中程度にドープした部分は図１３ｂにおいてＰ下部空のウエルドレイン部分３７６Ｌとして示してある。線３８０の上方のドレイン部分３７６の軽度にドープした部分は、図１３ｂにおいて、Ｐ−上部空のウエルドレイン部分３７６Ｕとして示してある。
【０２３０】
Ｐ型空のウエルドレイン部分３７６内のＰ型ドーパントは、Ｐ型空の主要ウエルドーパント、Ｐ−基板領域１３６のほぼ一定のＰ型バックグラウンドドーパント、及び（Ｐ＋＋ドレインコンタクト部分３７４近くの）以下に説明する如くドレインコンタクト部分３７４を形成するために使用されるＰ型主要Ｓ／Ｄドーパント、から構成されている。Ｐ型ドレイン１８６Ｂ／１３６Ｂ内のＰ型空の主要ウエルドーパントは平均深さｙＰＷＰＫにおいてディープ表面下濃度最大に到達するので、ドレイン部分３７６におけるＰ型空の主要ウエルドーパントの存在は、部分３７６内の全Ｐ型ドーパントの濃度をウエル１８６Ｂ内の実質的にディープ表面下濃度最大の位置においてディープ局所的表面下濃度最大に到達させる。ドレイン部分３７６内のディープ表面下濃度最大は、図１３ｂにおいて「ＭＡＸ」の符号を付けた右側の二点鎖線で示される如く、上部半導体表面の下側を横方向に延在しており且つ同様に平均深さｙＰＷＰＫにおいて発生する。空のウエルドレイン部分３７６におけるディープ表面下濃度最大の発生は、それを横方向外側へ膨出させる。ドレイン部分３７６における、従って空のウエル１８６Ｂにおける、最大膨出はウエル１８６Ｂの部分３７６内のディープ表面下濃度最大の位置に沿って発生する。
【０２３１】
ディープＮウエル２１２を形成するために使用されるディープＮウエルドーパントは、主要ウエル１８６Ａ及び１８６Ｂ及びウエル１８６Ａ及び１８６Ｂの間に位置しているドープしたモノシリコンの下側を横方向に延在する位置に沿って最大表面下濃度最大に到達する。各ウエル１８６Ａ又は１８６Ｂ内のドーパント濃度が、該最大ウエルドーパント濃度の位置から上部半導体表面へ移る場合に、どのように変化するかということと幾分同様に、ディープＮウエル２１２内のＮ型ドーパントの濃度は、ウエル２１２内の最大ドーパント濃度最大の位置から、上部半導体表面ヘ向けて、主要ウエル１８６Ａ及び１８６Ｂの間に位置しているモノシリコンを介して延在する選択した仮想的垂直線に沿って、移る場合に、記号「ｎ」で示される中程度のドーピングから記号「−ｎ」で示される軽度のドーピングへ徐々に降下する。点線３８２（図１３ｂにおいてのみ符号を付してある）は、それより下側においては、ディープＮウエル２１２内のＮ型ドーパント濃度が中程度のＮドーピングにあり、且つそれより上側においては、ディープＮウエル内のＮ型ドーパント濃度が軽度のＮ−ドーピングにある位置を概略的に表している。線３８２下側のディープＮウエル２１２内の中程度にドープした部分は図１３ｂにおいてＮ下部ウエル部分２１２Ｌとして示してある。線３８２の上側のディープＮウエル２１２の軽度にドープした部分は図１３ｂにおいてＮ−上部ウエル部分２１２Ｕとして示してある。
【０２３２】
空のウエルボディ物質１８６Ａ、特に空のウエルボディ物質部分３６８、及び空のウエルドレイン物質１８６Ｂ、特に空のウエルドレイン部分３７６、は該半導体ボディのウエル分離部分によって横方向に分離されている。ＩＧＦＥＴ１０６用のウエル分離部分は、（ａ）ディープＮウエル２１２の軽度にドープした上部部分（２１２Ｕ）、及び（ｂ）上側に存在するドレイン部分１３６Ｂ、から構成されている。図１３ｂは、空のウエルボディ物質１８６Ａ及びウエル１８６Ｂの間の最小ウエル対ウエル分離距離ＬＷＷがほぼそれらの最大横方向膨出の位置にそって発生することを示している。このことが発生する理由は、ボディ物質１８６Ａ及びウエル１８６Ｂにおけるディープ表面下濃度最大の平均深さｙＮＷＰＫ及びｙＰＷＰＫが図１１−２及び１３ｂの例においてはほぼ等しいからである。深さｙＮＷＰＫ及びｙＰＷＰＫの間の差異は、典型的に、ＩＧＦＥＴ１０６用の最小ウエル対ウエル分離ＬＷＷの位置を図１３ｂに示した位置から幾分離れるように移動させ且つ図１３ｂに示されている如くに完全に横方向ではなく上部半導体表面に対して幾分傾斜させる。
【０２３３】
ＩＧＦＥＴ１０６用のウエル分離部分をウエル分離部分２１２Ｕ／１３６Ｂとして呼称することとすると、ウエル分離部分２１２Ｕ／１３６Ｂのドレイン部分１３６Ｂは軽度にドープしたＰ型である。何故ならば、部分１３６ＢはＰ−基板領域１３６の一部だからである。ウエル分離部分２１２Ｕ／１３６Ｂの部分２１２Ｕは軽度にドープしたＮ型である。何故ならば、部分２１２ＵはディープＮウエル２１２の軽度にドープした上部部分だからである。Ｎ型空のウエルボディ物質１８６Ａ内のＮ型ドーパントのディープ濃度最大はその中程度にドープした下部部分（３６８Ｌ）において発生する。Ｐ型空のウエル１８６Ｂ内のＰ型ドーパントのディープ濃度最大は、同様に、その中程度にドープした下部部分（３７６Ｌ）において発生する。従って、Ｎ型ボディ物質１８６Ａの中程度にドープした下部部分（３６８Ｌ）及びＰ型ウエル１８６Ｂの中程度にドープした下部部分（３７６Ｌ）は該半導体ボディの一層軽度にドープした部分によって横方向に分離されている。
【０２３４】
チャンネルゾーン３６２（図１１−２又は１３ｂにおいては特に区画は示していない）は、ソース３６０とドレイン１８６Ｂ／１３６Ｂとの間のＮ型モノシリコン全てから構成されている。特に、チャンネルゾーン３６２は、ボディ物質部分３６８のＮ−上部部分（３６８Ｕ）の表面隣接セグメント、及び（ａ）ソース３６０が図１１−１及び１３ｂの例に示されているようにハローポケット３６６よりも一層深くに延在する場合には、Ｎハローポケット部分３６６の全て、又は（ｂ）それがソース３６０よりも一層深くに延在する場合には、ハローポケット３６６の表面隣接セグメント、によって形成されている。いずれの場合においても、ハローポケット３６６は、チャンネルゾーン３６２におけるボディ物質部分３６８のＮ−上部部分（３６８Ｕ）の直接隣接物質よりも一層高度にドープしたＮ型である。ソース３６０に沿ってのハローポケット３６６の存在は、チャンネルゾーン３６２を非対称的に長手方向にドーパントをグレイデッドしたものとさせる。
【０２３５】
ドレイン１８６Ｂ／１３６Ｂのウエル領域１８６Ｂは、島状部１４６Ａ内のドレイン１８６Ｂ／１３６Ｂの物質を島状部１４６Ｂ内のドレイン１８６Ｂ／１３６Ｂの物質と電気的に接続させるために凹設したフィールド絶縁体１３８の下側を延在している。特に、フィールド絶縁体１３８は、Ｐ＋＋ドレインコンタクト部分３７４及びドレイン１８６Ｂ／１３６Ｂの下側に存在する一層軽度にドープしている部分１８６Ｂ１を横方向に取り囲んでいる。フィールド絶縁体１３８の一部１３８Ｂは、ドレインコンタクト部分３７４及び一層軽度にドープされており下側に存在するドレイン部分１８６Ｂ１を島状部１４６Ａ内に位置されているウエル１８６Ｂの部分１８６Ｂ２から横方向に分離している。ドレイン部分１８６Ｂ２は軽度にドープしたウエル分離部分２１２Ｕ／１３６Ｂと連続的であり且つ上部半導体表面まで延在している。ウエル１８６Ｂの残部は図１３ｂにおいて品目１８６Ｂ３として識別してあり且つ島状部１４６Ａ及び１４６Ｂの底部からウエル１８６Ｂの底部へ下方へ延在するＮ型ドレイン物質から構成されている。
【０２３６】
ｔＧｄＨの高厚さ値にあるゲート誘電体層３８４が上部半導体表面上に位置されており且つチャンネルゾーン３６２の上側を延在している。ゲート電極３８６はチャンネルゾーン３６２の上方でゲート誘電体層３８４の上に位置されている。ゲート電極３８６はソース３６０及びドレイン１８６Ｂ／１３６Ｂの上側を部分的に延在している。より詳細には、ゲート電極３８６はソース延長部３６０Ｅの上側を部分的に延在するが、主要ソース部分３６０Ｍの上側を延在するものではない。ゲート電極３８６はドレイン部分１３６Ｂ及び１８６Ｂ２の上側を延在し、且つ途中まで、典型的には約半分、フィールド絶縁体部分１３８Ｂを横断してドレインコンタクト部分３７４へ向かって延在している。誘電体側壁スペーサ３８８及び３９０は、夫々、ゲート電極３８６の反対側即ち両側の横断方向側壁に沿って位置されている。メタルシリサイド層３９２，３９４，３９６が、夫々、ゲート電極３８６、主要ソース部分３６０Ｍ、及びドレインコンタクト部分３７４の上部に沿って位置されている。
【０２３７】
誘電体側壁スペーサ３８８及び３９０はＬ形状スペーサであって、しばしば、夫々、ソース側及びドレイン側スペーサとして呼称される。何故ならば、それらは、夫々、ゲート電極３８６のソース側及びドレイン側の横方向側部に沿って延在しているからである。非対称的ＩＧＦＥＴ１００のＬ形状スペーサ２６４及び２６６の場合の如く、従って延長型ドレインＩＧＦＥＴ１０４のＬ形状スペーサ３４８及び３５０の場合の如く、ＩＧＦＥＴ１０６の各Ｌ形状スペーサ３８８又は３９０は、第１Ｌ形状スペーサ層ＳＡ及び第１スペーサ層ＳＡ上に位置されている化学的に異なる第２Ｌ形状スペーサ層ＳＢから構成されている。スペーサ３８８及び３９０がスペーサ３４８及び３５０と同じに構成されると、ソース側スペーサ３８８の横方向に延在する部分が主要ソース部分３６０Ｍの一部及びソース延長部３６０Ｅの一部の上方に位置される。ドレイン側スペーサ３９０の横方向に延在する部分はフィールド絶縁体部分１３８Ｂの上方に位置される。フィールド絶縁体部分１３８Ｂの横方向の幅に依存して、ドレイン側スペーサ３９０の横方向に延在する部分はドレインコンタクト部分／主要ドレイン部分３７４の一部の上側を延在する場合がある。
【０２３８】
延長型ドレインＩＧＦＥＴ１０６がバイアスオフ状態にあるのは、（ａ）そのゲート対ソース電圧ＶＧＳがその負のスレッシュホールド電圧ＶＴ以下であり、且つ（ｂ）そのドレイン対ソース電圧ＶＤＳがソース３６０からチャンネルゾーン３６２を介してドレイン１８６Ｂ／１３６Ｂへホールを流させるのに十分に負の値にある場合である。ＩＧＦＥＴ１０６のゲート対ソース電圧ＶＧＳがそのスレッシュホールド電圧ＶＴを超えるがドレイン対ソース電圧ＶＤＳが、ゲート対ソース電圧ＶＧＳがＩＧＦＥＴ１０６を導通状態とさせるためにそのスレッシュホールド電圧ＶＴ以下であった場合に、ソース３６０からチャンネルゾーン３６２を介してドレイン１８６Ｂ／１３６Ｂへホールが流れるように十分に負の値にある場合に、ＩＧＦＥＴ１０６はバイアスオフ状態にある。バイアスオフ状態において、ドレイン対ソース電圧ＶＤＳがＩＧＦＥＴ１０６をブレークダウン条件とさせるのに十分に低、即ち十分に高い負の値、では無い限り、ソース３６０からチャンネルゾーン３６２を介してドレイン１８６Ｂ／１３６Ｂへの著しいホールの流れは存在しない。
【０２３９】
空のウエルボディ物質１８６Ａ及びドレイン１８６Ｂ／１３６Ｂの空のウエル領域１８６Ｂのドーピング特性は、同様に、ＩＧＦＥＴ１０６のモノシリコンにおける電界のピークの大きさは、ＩＧＦＥＴ１０６がバイアスオフ状態にある場合に、上部半導体表面の著しく下側に発生するという性質のものである。ストレスが上部半導体表面に沿って、特にドレイン１８６Ｂがゲート誘電体層３８４と合流する箇所において、緩和される。その結果、誘電体層３８４は、その電界が上部半導体表面に沿ってモノシリコン内において最大に到達する従来の延長型ドレインＩＧＦＥＴにおけるよりも、ＩＧＦＥＴ動作期間中にかなり一層少ない劣化を蒙るに過ぎない。ＩＧＦＥＴ１０６はかなり向上された寿命及び信頼性を有している。
【０２４０】
ＩＧＦＥＴ１０６がバイアスオフ状態にある場合に、ＰチャンネルＩＧＦＥＴ１０６のモノシリコン内の電界のピークの大きさを上部半導体表面の著しく下側に発生させる空のウエルドーピング特性は、ＮチャンネルＩＧＦＥＴ１０４の空のウエルドーピング特性に極めて類似している。
【０２４１】
空のウエルボディ物質１８６Ａ及びドレイン１８６Ｂ／１３６Ｂの空のウエル領域１８６Ｂのドーピング特性がどのようにして、ＩＧＦＥＴ１０６のモノシリコン内の電界のピークの大きさが、ＩＧＦＥＴ１０６がバイアスオフ状態にある場合に、上部半導体表面の著しく下側において発生させることが可能であるかの説明は、上に引用した国際特許出願＿＿＿＿、代理人ドケット番号ＮＳ−７００５ＷＯにおいて提供されている。簡単に説明すると、Ｎ型空のウエルボディ物質１８６Ａ内のＮ型空の主要ウエルドーパントの濃度は、ボディ物質１８６Ａのボディ物質部分１８６Ｂ２を介して選択した仮想的垂直線に沿ってほぼ平均深さｙＮＷＰＫにおいて最大濃度に到達する。Ｎ型ドレイン１８６Ｂ／１３６Ｂの空のウエル１８６Ｂの部分１８６Ｂ２及び１８６Ｂ３におけるＰ型空の主要ウエルドーパントの濃度は、空のウエル１８６Ｂの部分１８６Ｂ２及び１８６Ｂ３を介して選択した仮想的垂直線に沿ってほぼ平均深さｙＰＷＰＫにおいて最大濃度に到達する。空のウエルボディ物質１８６Ａ及び空のウエル１８６Ｂにおけるほぼ等しい深さｙＮＷＰＫ及びｙＰＷＰＫにおいてのドーパント濃度は、上述した如く、Ｎ型及びＰ型の空のウエルドーパントの夫々のイオン注入から発生する。
【０２４２】
ＩＧＦＥＴ１０６の空の主要ウエル最大ドーパント濃度深さｙＮＷＰＫ及びｙＰＷＰＫの両方はソース３６０の最大深さｙＳよりも一層大きい。深さｙＮＷＰＫ及びｙＰＷＰＫの各々は、通常、ＩＧＦＥＴ１０６の最大ソース深さｙＳの少なくとも２倍であるが、ＩＧＦＥＴ１０６のソース深さｙＳの、通常は１０倍を超えるものではなく、好適には５倍を超えるものではなく、より好適には４倍を超えるものではない。各深さｙＰＷＰＫ又はｙＮＷＰＫは典型的にはソース深さｙＳの２−４倍である。
【０２４３】
Ｎ型空の主要ウエルドーパントの濃度は、深さｙＮＷＰＫにおけるＮ型空の主要ウエルドーパントの最大濃度の位置から上方へハローポケット部分３６６外側のチャンネルゾーン３６２の部分を含むＮ型空のウエルボディ物質部分３６８を介しての該選択した垂直線に沿って上部半導体表面へ移る場合に、典型的に実質的に単調的に、少なくとも１０の係数だけ、好適には少なくとも２０の係数だけ、より好適には少なくとも４０の係数だけ、減少する。例えば、Ｎ型空の主要ウエルドーパントの濃度は、Ｎ型空の主要ウエルドーパントの最大濃度のｙＮＷＰＫ位置から上方へ、該選択した垂直線に沿って、該ボディ物質部分３６８を介して、上部半導体表面へ移る場合に、典型的に、８０の係数を超え、１００の係数の近傍だけ減少する。ボディ物質部分３６８における全Ｎ型ドーパントの濃度は該垂直線に沿ってほぼ深さｙＮＷＰＫにおいて最大に到達し且つｙＮＷＰＫよりも一層大きくない深さｙに対して該垂直線に沿ってのＮ型空の主要ウエルドーパントの濃度とほぼ同じ変化を有している。
【０２４４】
ドレイン１８６Ｂ／１３６ＢのＰ型空のウエル領域１８６Ｂへ移ると、Ｐ型空の主要ウエルドーパントの濃度は、深さｙＰＷＰＫにおけるＰ型空の主要ウエルドーパントの最大濃度の位置から上方へ、該選択した垂直線に沿って、ドレイン１８６Ｂ／１３６Ｂの部分１８６Ｂ３及び１８６Ｂ２を介して、上部半導体表面へ、移る場合に、典型的に実質的に単調的に、少なくとも１０の係数だけ、好適には少なくとも２０の係数だけ、より好適には少なくとも４０の係数だけ、減少する。例えば、Ｐ型空の主要ウエルドーパントの濃度は、Ｐ型空の主要ウエルドーパントの最大濃度のｙＰＷＰＫ位置から上方へ該選択した垂直線に沿ってドレイン部分１８６Ｂ３及び１８６Ｂ２を介して上部半導体表面へ移る場合に、８０の係数を超え１００の係数の近傍だけ減少する。該垂直線に沿っての空のウエル領域１８６Ｂの部分１８６Ｂ２及び１８６Ｂ３における全Ｐ型ドーパントの濃度は、ｙＰＷＰＫよりも一層大きくない深さｙに対して該垂直線に沿ってのＰ型空の主要ウエルドーパントの濃度とほぼ同じ変化を有している。
【０２４５】
Ｅ４．延長型ドレインＰチャンネルＩＧＦＥＴの動作物理
延長型ドレインＰチャンネルＩＧＦＥＴ１０６は、電圧及び電荷極性を逆にした条件下において、延長型ドレインＮチャンネルＩＧＦＥＴ１０４と非常に類似した装置物理及び動作特性を有している。ＩＧＦＥＴ１０４及び１０６の装置物理及び動作は、Ｐ−基板１３６の部分１３６ＢがＩＧＦＥＴ１０６のＰ型ドレイン１８６Ｂ／１３６Ｂの一部を形成しており、一方基板１３６の同様に位置された部分１３６ＡはＩＧＦＥＴ１０４用の全体的なＰ型ボディ物質を形成しているという事実に起因して、著しく異なるものではない。ＩＧＦＥＴ１０６のドレイン特性は、基板部分１３６Ｂにおける一層軽度のＰ型ドーピングによってよりも、ドレイン１８６Ｂ／１３６Ｂの空のウエル領域１８６Ｂの部分１８６Ｂ２及び１８６Ｂ３における実質的なＰ型ドーピングによってより一層決定される。
【０２４６】
ＩＧＦＥＴ１０６がバイアスオフ状態にある場合には、該ＩＧＦＥＴのモノシリコン内の電界は、空のウエル領域１８６Ａ及び１８６Ｂの互いの近接度によって、及び（ａ）Ｎ型空のウエルボディ物質１８６Ａの部分３６８における全Ｎ型ドーパントの濃度及び（ｂ）ドレイン１８６Ｂ／１３６ＢのＰ型空のウエルドレイン物質１８６Ｂの部分１８６Ｂ２及び１８６Ｂ３における全Ｐ型ドーパントの濃度の最大値によって、決定される位置においてドレイン・ボディ接合２２８においてピーク値に到達する。Ｎ型空のウエルボディ物質部分３６８における全Ｎ型ドーパントの最大濃度における深さｙＮＷＰＫは、通常、Ｐ型ドレイン１８６Ｂ／１３６Ｂの部分１８６Ｂ２及び１８６Ｂ３における全Ｐ型ドーパントの最大濃度における位置ｙＰＷＰＫにほぼ等しいので、及び空のウエル１８６Ａ及び１８６Ｂは深さｙＰＷＰＫ及びｙＮＷＰＫにおいて互いに最も近いので、ＩＧＦＥＴ１０６のモノシリコン内の電界のピーク値は深さｙＰＷＰＫにおいてドレイン・ボディ接合２２８にほぼ沿って発生する。この位置は図１３ｂにおいて円３９８によって表している。深さｙＰＷＰＫは通常ソース３６０の最大深さｙＳの少なくとも２倍であるから、ＩＧＦＥＴ１０６のモノシリコン内のピーク電界の位置３９８は、通常、それがバイアスオフ状態にある場合に、ＩＧＦＥＴ１０６の最大ソース深さｙＳの少なくとも２倍である。
【０２４７】
一つの方向に移動しているホールは、基本的に、反対方向にドーパント原子から離れて移動する電子を構成する。ＩＧＦＥＴ１０６をバイアスオン状態とさせると、ソース３６０からドレイン１８６Ｂ／１３６Ｂへ流れているホールは、初期的には、空のウエルボディ物質１８６Ａ内のチャンネルゾーン３６２の部分の上部表面に沿ってモノシリコン内を移動する。該ホールがドレイン１８６Ｂ／１３６ＢのＰ−基板部分１３６Ｂ内に入ると、それらは概略的に下方へ移動し且つ広がる。該ホールがドレイン１８６Ｂ／１３６Ｂの部分１８６Ｂ２に入ると、それらは更に下方へ移動し且つ広がる。
【０２４８】
ここでは一次ホールと呼称する該ホールの速度は、ソース３６０からドレイン１８６Ｂ／１３６Ｂへ移動するに従って増加し、それらのエネルギを増加させる。高度にエネルギ豊富な電荷キャリアが該ドレイン物質の原子と衝突する場合にドレイン１８６Ｂ／１３６Ｂにおいて衝突イオン化が発生して二次電荷キャリア、電子とホールの両方、を発生し、それらはほぼ局所的電界の方向に移動する。高電界のバルク領域内において発生された二次電荷キャリアの幾らか、特に二次電子、がドレイン部分１８６Ｂ２の上側に存在する誘電体層３８４の部分へ向かって上方へ移動する。
【０２４９】
衝突イオン化の量は、通常、電界が増加すると共に且つ一次ホール電流密度が増加すると共に、増加する。特に、最大量の衝突イオン化が、通常、電界ベクトルと一次ホール電流密度ベクトルとのスカラー積が最大である箇所において発生する。ピーク電界は深さｙＰＷＰＫにおいてドレイン・ボディ接合２２８に沿って発生するので、ドレイン１８６Ｂ／１３６Ｂにおける衝突イオン化は著しく下方へ強制される。ドレイン１８６Ｂ／１３６Ｂにおける最も高い量の衝突イオン化は、通常、ＩＧＦＥＴ１０６の最大ソース深さｙＳよりも一層大きな深さにおいて発生する。
【０２５０】
ＩＧＦＥＴ１０６とほぼ同じ寸法の従来の延長型ドレインＰチャンネルＩＧＦＥＴと対比して、ＩＧＦＥＴ１０６における衝突イオン化によって発生されるかなり一層少ない二次電荷キャリア、特に二次電子、がゲート誘電体層３８４に到達する。その結果、ゲート誘電体３８４に発生するホットキャリア充電はかなり一層少ない。衝突イオン化によって発生される電荷キャリアがゲート誘電体３８４内に入り込むことから発生するスレッシュホールド電圧ドリフトはＩＧＦＥＴ１０６においては著しく減少されている。その動作特性は動作時間に関して非常に安定している。正味の結果は、ＩＧＦＥＴ１０６はかなり向上された信頼性及び寿命を有しているということである。
【０２５１】
ＰチャンネルＩＧＦＥＴ１０６のスレッシュホールド電圧ＶＴは、描画チャンネル長ＬＤＲが０．５μｍであり且つゲート誘電体厚さが６−６．５ｎｍにおいて、通常、−０．４５Ｖ乃至−０．７Ｖであり、典型的には−０．５５Ｖである。延長型ドレインＩＧＦＥＴ１０４の場合の如く、延長型ドレインＩＧＦＥＴ１０６は、パワー、高電圧スイッチング、ＥＥＰＲＯＭプログラミング、及び非対称的ＰチャンネルＩＧＦＥＴ１０２の典型的な３．０Ｖ高電圧動作範囲よりもかなり一層高い例えば１２Ｖの動作電圧範囲におけるＥＳＤ保護適用例に特に適している。
【０２５２】
Ｆ．本ＩＧＦＥＴの全てに一般的に適用可能な情報
ＮチャンネルＩＧＦＥＴ１００及び１０４のゲート電極は、両方共、好適には、図１１の例においては、非常に高度にＮ型にドープしたポリシリコンから構成されている。代替的には、ＩＧＦＥＴ１００及び１０４のゲート電極は、耐火性メタル、メタルシリサイド、又は導電性であるようにＰ型に十分にドープしたポリシリコン等のその他の導電性物質で形成することが可能である。図１１の例においては、ＰチャンネルＩＧＦＥＴ１０２及び１０６のゲート電極は、両方共、好適には、非常に高度にＰ型にドープしたポリシリコンから構成されている。ＩＧＦＥＴ１０２及び１０６のゲート電極は、代替的に、耐火性メタル、メタルシリサイド、又は導電性であるように十分にＮ型にドープしたポリシリコン等のその他の導電性物質で形成することが可能である。各この様な耐火性メタル又はメタルシリサイドは、スレッシュホールド電圧ＶＴの適切な値を達成するために適宜の仕事関数を有するべく選択される。各ゲート電極２６２，３０２，３４６又は３８６と上側に存在するメタルシリサイド層２６８，３０８，３５２又は３９２との結合は複合ゲート電極として見ることが可能である。該メタルシリサイド層は、典型的に、コバルトシリサイドから構成される。ニッケルシリサイド又はプラチナシリサイドを該メタルシリサイド層として代替的に使用することが可能である。
【０２５３】
第１スペーサ層ＳＡは、典型的に、シリコン酸化物及び／又はテトラエチルオルトシリケート等のシリコン／酸素誘電体物質で構成される。第２スペーサ層ＳＢは、典型的には、窒化シリコン等のシリコン／窒素誘電体物質で構成される。
【０２５４】
空乏領域（不図示）が、ＩＧＦＥＴ動作期間中に、各ＩＧＦＥＴ１００，１０２，１０４又は１０６のチャンネルゾーン２４４，２８４，３２２又は３６２の上部表面に沿って延在する。各非対称的高電圧ＩＧＦＥＴ１００又は１０２の表面空乏領域は、通常０．０５μｍ未満であり、典型的には０．０３μｍの近傍である最小厚さを有している。各延長型ドレインＩＧＦＥＴ１０４又は１０６の表面空乏領域の最大厚さは、通常０．０６μｍ未満であり、典型的には０．０４μｍの近傍である。
【０２５５】
Ｇ．混合信号適用例に適した相補的ＩＧＦＥＴ構成体の製造
図１４ａ−１４ｃ、１４ｄ（１）−１４ｕ（１）、及び１４ｄ（２）−１４ｕ（２）（集約的に「図１４」）は、非対称的ＩＧＦＥＴ１００，１０２，１０４，１０６を包含するＣＩＧＦＥＴ半導体構成体を製造する本発明に基く半導体プロセスを示している。図１４の半導体製造プロセスは、典型的に、拡大ＣＩＧＦＥＴ構成体を製造するための上に引用した国際特許出願＿＿＿＿、代理人ドケット番号ＮＳ−７００５ＷＯに記載されている半導体製造プロセスの一部である。製造についての説明を短縮化させるために、該拡大ＣＩＧＦＥＴ構成体の対称的ＩＧＦＥＴを製造するために必要であるがＩＧＦＥＴ１００，１０２，１０４，１０６を製造するためには必要ではないステップについての説明は以下においてはほぼ割愛する。
【０２５６】
ディープＮウエル２１０及び２１２を含むディープＮウエルの形成までの非対称的ＩＧＦＥＴ１００，１０２，１０４，１０６の製造に関与するステップは、概略的に、図１４ａ−１４ｃに示してある。図１４ｄ（１）−１４ｙ（１）は、図１１−１に図示した如く、特に相補的非対称的ＩＧＦＥＴ１００及び１０２へ通じる後のステップを示している。図１４ｄ（２）−１４ｙ（２）は、図１１−２に図示した如く、特に相補的延長型ドレインＩＧＦＥＴ１０４及び１０６へ通じる後のステップを示している。
【０２５７】
抵抗、コンデンサ、及びインダクタは、図１４の半導体製造プラットフォームで容易に設けることが可能である。抵抗はモノシリコン型及びポリシリコン型の両方とすることが可能である。バイポーラトランジスタは、ＮＰＮ及びＰＮＰの両方を、ＩＧＦＥＴ１００，１０２，１０４，１０６を製造するのに必要なステップの数を増加させること無しに、ダイオードと共に、設けることが可能である。更に、バイポーラトランジスタは、上に引用した国際特許出願＿＿＿＿、代理人ドケット番号ＮＳ−７３０７ＷＯに記載されている数個の付加的なステップを使用して設けることが可能である。
【０２５８】
図１４の半導体製造プロセスは、ディープＮウエル２１０及び２１２がその例であるディープＮウエルを選択的に設けるための能力を包含している。本ＣＩＧＦＥＴ構成体における特定の位置においてのディープＮウエルの有無は、ディープＮウエルを画定する場合に使用されるマスキングプレート（レチクル）がその位置においてディープＮウエル用のパターンを有しているか否かに依存する。非対称的ＩＧＦＥＴ１００及び１０２はディープＮウエル２１０を使用することに注意すると、ディープＮウエルを欠如する各非対称的ＩＧＦＥＴ１００または１０２のバージョンは、ディープＮウエル２１０を有するＩＧＦＥＴ１００又は１０２を作成するために使用される製造ステップに従って同時的に作成することが可能であるが、その場合には、該ディープＮウエルを欠如するＩＧＦＥＴ１００又は１０２のバージョンに対する位置においてディープＮウエルを画定することを回避するようにディープＮウエルマスキングプレートを構成する。
【０２５９】
上述したそれらの変形例のいずれをも含んでＩＧＦＥＴ１００，１０２，１０４，１０６の内のいずれか一つの製造は、図１４の半導体製造プロセスの特定の実現化から削除することが可能である。その場合には、この様な削除したＩＧＦＥＴを製造する場合に使用されるステップを、そのステップが該プロセス実現化において製造されるその他のＩＧＦＥＴを製造する場合に使用されるものではない範囲において、本半導体製造プロセスのその実現化から削除することが可能である。
【０２６０】
半導体ボディ内に注入される半導体ドーパントのイオンは、入射軸に対してほぼ平行に上部半導体表面上に入射する。上部半導体表面へのほぼ非平行なイオン入射の場合には、その入射軸は垂直軸に対して傾斜角度αにある。該垂直軸とは上部（又は下部）半導体表面に対してほぼ直角に延在する仮想的垂直線であり、より詳細には上部（又は下部）半導体表面に対してほぼ平行に延在する面に対して直角に延在する仮想的垂直線である。該ＩＧＦＥＴのゲート誘電体層は上部半導体表面に対してほぼ平行に横方向に延在するので、傾斜角度αは、代替的に、ＩＧＦＥＴのゲート誘電体層に対してほぼ直角に延在する仮想的垂直線から測定するものとして説明することが可能である。
【０２６１】
イオン注入した半導体ドーパントのレンジ即ち範囲は、一般的には、ドーパント含有種の１個のイオンが、注入される物質に該イオンが入る注入表面上の点から該注入される物質内のそのドーパントの最大濃度の位置へ移る場合に、該注入される物質を介して移動する距離として定義される。半導体ドーパントが傾斜角度αが非ゼロ値においてイオン注入される場合には、注入レンジは、該注入される物質における該ドーパントの最大濃度の位置への該注入表面からの深さを越える。イオン注入される半導体ドーパントのレンジは、代替的に、ドーパント含有種の複数のイオンが停止する前に該注入される物質を介して移動する平均距離として定義される。これら２つの注入レンジに対して定義は、典型的には、ほぼ同じ数値結果を発生する。
【０２６２】
ハローポケットイオン注入ステップ及びＳ／Ｄ延長イオン注入ステップの幾つかとは別に、図１４の半導体製造プラットフォームにおけるイオン注入ステップの全ては、上部（又は下部）半導体表面に対してほぼ垂直に実施される。より詳細には、ほぼ垂直なイオン注入ステップの幾つかは、上部半導体表面に対して事実上垂直に、即ち傾斜角度αが実質的にゼロの値で、実施される。傾斜角度αの値は、以下の説明において、傾斜角度α対して何らの値又は値の範囲が与えられない場合には、各イオン注入において実質的にゼロである。
【０２６３】
ほぼ垂直なイオン注入ステップの残部は、傾斜角度αを小さな値、典型的には７°、に設定して実施される。この垂直からの小さな逸れは、不所望のイオンチャンネリング効果を回避するために使用される。便宜上、垂直からの該小さな逸れは、通常、図１４には表示していない。
【０２６４】
角度付きイオン注入とは、傾斜角度αの著しく非ゼロの値において半導体ドーパントのイオンを注入することを意味している。角度付きイオン注入の場合、傾斜角度αは、通常、少なくとも１５°である。ＩＧＦＥＴが１個のハローポケット部分を有するか又は一対のハローポケット部分を有するかに依存して、角度付きイオン注入は、一般的に、各この様なハローポケット部分用の半導体ドーパントをＩＧＦＥＴに与えるために使用される。角度付きイオン注入は、時々、ＩＧＦＥＴの或るものにＳ／Ｄ延長部を与えるために使用される。傾斜角度αは、通常、各特定の角度付きイオン注入期間中に一定であるが、時々は、角度付き注入期間中に変化させることが可能である。
【０２６５】
上部（又は下部）半導体表面に対してほぼ平行に延在する面に対して垂直に見た場合に、その面上における傾斜角度の入射軸の画像は、少なくとも１個のＩＧＦＥＴの長手方向に対して方位角βにあり、且つ従って、該半導体ボディの主たるラテラル即ち横方向の内の一つに対して方位角βにある。傾斜角度αが非ゼロ値にある各イオン注入は、通常、方位角βの一つ又はそれ以上の非ゼロ値において実施される。このことは、角度付きイオン注入と、イオンチャンネリングを回避するための傾斜角度αの典型的には７°である小さな値において実施される傾斜注入との両方に適用される。
【０２６６】
傾斜角度αの非ゼロ値においてのイオン注入の殆どは、通常、方位角βの一つ又はそれ以上の対の異なる値において実施される。方位角βの各対の値は、通常、約１８０°異なる。ほぼ同じドーズ量のイオン注入した半導体ドーパントが、通常、各対の方位角値の２つの値の各々において与えられる。
【０２６７】
傾斜イオン注入期間中に半導体ドーパントを受け取る一群のＩＧＦＥＴにおける全てのＩＧＦＥＴの長手方向が該半導体ボディの同じ主たる横方向に延在している場合には、約１８０°だけ異なる一対の方位角値が必要であるに過ぎない。その場合には、全注入ドーズ量の半分を該方位角値の内の一つにおいて供給することが可能であり、且つ該全注入ドーズ量の他の半分は他方の方位角値において供給される。該２つの方位角値に対する一つの選択は、そのＩＧＦＥＴの長手方向に対して平行に延在するその半導体ボディの主たる横方向に対して０°及び１８０°である。
【０２６８】
４つの異なる値の方位角β、即ち２対の異なる方位角値、を、それらの長手方向が該半導体ボディの主たる横方向の両方において種々に延在する一群のＩＧＦＥＴに関して同時的に実施される傾斜イオン注入に使用することが可能である。その場合に、方位角βの各相次ぐ対の値は、通常、約９０°異なる。即ち、方位角βの４つの値は、β０、β０＋９０°、β０＋１８０°、β０＋２７０°であり、その場合に、β０は０°から９０°の直前までの範囲にわたる基本方位角値である。例えば、基本値β０が４５°である場合には、方位角βの４つの値は４５°、１３５°、２２５°、３１５°である。９０°の角度増分で４つの方位角値においてのイオン注入は四象限注入と呼称される。全注入ドーズ量の約四分の一が該４つの方位角値の各々において供給される。
【０２６９】
傾斜角度αが通常少なくとも１５°である角度付きイオン注入を含む傾斜したイオン注入は、種々のその他の態様で行なうことが可能である。角度付きイオン注入が、その一群内の各非対称的ＩＧＦＥＴにソース延長部のみ又はソース側ハローポケット部分のみを与えるように同じ配向を有するようにレイアウトされている一群の非対称的ＩＧＦＥＴに関して同時的に実施される場合に、該角度付き注入は方位角βの僅かに単一の値、例えば０°、において行なうことが可能である。傾斜させたイオン注入は、又、方位角βが時間と共に変化するように、半導体ドーパントの供給源に対して半導体ボディを回転させながら行なうことが可能である。例えば、方位角βは可変又は一定レートで時間と共に変化することが可能である。その場合に、注入ドーズ量は、典型的に、可変又は一定のレートで半導体ボディへ供給することが可能である。
【０２７０】
傾斜したイオン注入は異なる傾斜した注入ステップにおいて異なる態様で行なうことが可能であるが、それらのゲート電極の形状を画定した後に一群のＩＧＦＥＴに関して同時的に実施される各傾斜した注入は、好適には、β０、β０＋９０°、β０＋１８０°、β０＋２７０°の４つの方位角値において行なわれ、各方位角値において全注入ドーズ量の約四分の一が供給される。半導体ボディ上に一つの方向に配向されているＩＧＦＥＴの傾斜した注入特性は、夫々、該半導体ボディ上に別の方向で別の態様で配向されている場合がある同様の構成のＩＧＦＥＴの傾斜したイオン注入特性と実質的に同じである。このことは、図１４の半導体製造プラットフォームの実現例に従って製造されるＩＣをＩＣ設計者が設計することを一層容易なものとさせている。
【０２７１】
ゲート電極形状が画定され且つ半導体ボディの一つ又はそれ以上の選択した部分内にホトレジストマスクにおける一つ又はそれ以上の開口を介して半導体ドーパントを導入するために使用した後に実施される各イオン注入においては、該ホトレジストマスク、該ゲート電極（又はそれらのプリカーサー）、及び該ゲート電極の側部に沿って位置されている任意の物質の組み合わせが該半導体ボディ上に入射するドーパントのイオンに対するドーパント阻止用シールドとして作用する。ゲート電極の側部に沿って位置されている物質は、該ゲート電極の少なくとも横断方向側部に沿って位置されている誘電体側壁スペーサを包含する場合がある。
【０２７２】
イオン注入が方位角βの４つの９０°の増分値において実施される角度付き注入であってそのように注入される領域、例えばハローポケット部分及びＳ／Ｄ延長部の内の幾つか、の物質が該ゲート電極の下側を著しく延在している場合に、該ドーパント阻止用シールドは、各ゲート電極下側の注入される物質をして４つの増分β値の内の２つを越えるものでないものにおいて入射するイオンを受け取らせる場合がある。基本方位角値β０がゼロであって４つの方位角値が０°、９０°、１８０°、２７０°である場合には、該ゲート電極下側の物質はこれら４つの値０°、９０°、１８０°、２７０°の内の対応する一つのみにおいて入射するイオンを受け取る。この入射するイオンのドーズ量Ｎ’は一象限ドーズ量Ｎ’１として呼称される。
【０２７３】
基本方位角β０がゼロよりも大きい場合には、ゲート電極下側の物質は、該４つの値β０、β０＋９０°、β０＋１８０°、β０＋２７０°の内の対応する一つにおいて入射する幾らかのイオンを及び該４つの値β０、β０＋９０°、β０＋１８０°、β０＋２７０°の内の対応する隣接する一つにおいて入射するその他のイオンを受け取る。ゲート電極下側の物質によって受け取られるイオンの全ドーズ量Ｎ’はほぼ次式で表される。
【０２７４】
【数１】
2012522368.tif 000003
【０２７５】
ゲート電極下側の物質によって受け取られるイオンの最大ドーズ量Ｎ’ｍａｘが発生するのは、基本方位角値β０が４５°の場合である。式１を使用すると、最大ドーズ量Ｎ’ｍａｘはＳＱＲＴ（２）Ｎ’１である。ＳＱＲＴ（２）は約１．４であるから、最大ドーズ量Ｎ’ｍａｘは一象限ドーズ量Ｎ’１よりも約４０％一層高いものに過ぎない。簡単化のために、ゲート電極下側の物質によって受け取られるイオンのドーズ量Ｎ’は、そうでないことが表示されない限り、ここでは一象限ドーズＮ’１として近似させるが、実際のドーズ量Ｎ’は基本方位角値β０に依存してＮ’１から１．４Ｎ’１へ変化するものである。
【０２７６】
図１４の製造プロセスにおけるＮ型イオン注入の各々において使用されるＮ型半導体ドーパントのドーパント含有粒子種は、そうでないことが表示されない限り、元素形態における特定したＮ型ドーパントから構成される。即ち、各Ｎ型イオン注入は、そのドーパント元素を含有する化合物のイオンではなく特定したＮ型ドーパント元素のイオンで実施される。Ｐ型イオン注入の各々において使用されるＰ型半導体ドーパントのドーパント含有粒子種は、種々に、元素又は化合物形態における、通常はボロンであるＰ型ドーパントから構成される。従って、各Ｐ型イオン注入は、通常、ボロンイオン又は二フッ化ボロン等のボロンを含有する化合物のイオンで実施される。各イオン注入期間中のイオン化荷電状態は、そうでないことが表示されない限り、正のタイプの一価イオン化である。
【０２７７】
Ｎ型及びＰ型のドーパントは、昇温、即ち室温よりも著しく一層高い温度、においての期間中に横方向及び垂直方向の両方に拡散する。ソース／ドレインゾーン及びハローポケット部分を画定するために使用されるドーパントの横方向及び垂直方向の拡散は、図１４において概略的に示してある。空の主要ウエル領域を画定するドーパントの上方垂直拡散は図１４に示されているが、その理由は、これらのドーパントの上方拡散は本ＣＩＧＦＥＴ構成体において空の主要ウエル領域の利点を享受するために重要だからである。図示上の簡単化のために、空の主要ウエルドーパントの下方及び横方向の拡散は図１４には示していない。更に、図１４はその他のウエルドーパントの拡散を一般的に示しているものでもない。
【０２７８】
各アニール又は昇温において実施されるものとして以下に説明するその他の操作は、ランプアップセグメントとランプダウンセグメントとを包含している。ランプアップセグメント期間中に、その時に存在する半導体構成体の温度が低い値から表示された昇温へ増加される。半導体構成体の温度は、ランプダウンセグメント期間中に、該表示された昇温から低い値へ減少される。各アニール又はその他の高温操作に対して以下に与えられる時間期間は、半導体構成体が表示された昇温にある時間である。スパイクアニールに対しては表示された昇温にある時間期間は与えられていない。何故ならば、ランプダウンセグメントは、ランプアップセグメントが終了し且つ半導体構成体の温度が表示された昇温に到達する直後に開始するからである。
【０２７９】
図１４における製造ステップの幾つかにおいて、２個のＩＧＦＥＴ用のアクティブ半導体領域の上方にホトレジストマスクを介して開口が延在している。該２個のＩＧＦＥＴが図１４の例示的断面において互いに横方向に隣接して形成される場合には、該２個のホトレジスト開口は、以下の説明においては別々の開口として説明する場合がある、図１４においては単一の開口として例示されている。
【０２８０】
図１４の図面において表れる参照記号の後における文字「Ｐ」は、図１１に示されており且つ「Ｐ」に先行する参照記号の部分によってそこに示されている領域に対するプリカーサー即ち前駆体を表している。文字「Ｐ」は、そのプリカーサーが図１１における対応する領域をほぼ構成するのに十分に発展した場合に、図１４の図面における参照記号から削除している。
【０２８１】
図１４ｄ（１）−１４ｕ（１）及び１４ｄ（２）−１４ｕ（２）の断面図は、先の図から後の図へいく場合に半導体構成体のその部分において何らの変化が発生することを実質的に防止する、例えば後の図におけるホトレジストマスクなどの品目の存在に起因して２つの連続する断面図において実質的に同じである半導体構成体の部分における状態を包含している。図１４の図示を簡単化させるために、これらの状態の各々における後の図は、しばしば、かなり減少した符号付けで提供されている。
【０２８２】
Ｇ２．ウエル形成
図１４の製造プロセスの開始点は、典型的に、高度にドープしたＰ型基板９２０及び上側に存在する軽度にドープしたＰ型エピタキシャル層１３６Ｐからなるモノシリコン半導体ボディである。図１４ａを参照のこと。Ｐ＋基板９２０は、約０．００１５Ω・ｃｍの典型的な固有抵抗を達成するために４×１０１８−５×１０１８原子数／ｃｍ３の濃度へボロンでドープした＜１００＞モノシリコンで形成した半導体ウエハである。簡単化のために、基板９２０は図１４の残部においては図示していない。代替的に、開始点は、単に、Ｐ−エピタキシャル層１２６Ｐと実質的に同じに軽度にドープされているＰ型基板とすることが可能である。
【０２８３】
エピタキシャル層１３６Ｐは、３０Ω・ｃｍの典型的な固有抵抗を達成するために約４×１０１４原子数／ｃｍ３の濃度へボロンでＰ型に軽度にドープされているエピタキシャル成長させた＜１００＞モノシリコンから構成されている。エピタキシャル層１３６Ｐの厚さは、典型的に、５．５μｍである。図１４の製造プロセスの開始点が軽度にドープしたＰ型基板である場合には、品目１３６ＰはＰ−基板である。
【０２８４】
フィールド絶縁領域１３８が、ＩＧＦＥＴ１００，１０２，１０４，１０６の全てに対するアクティブ半導体島状部を含む一群の横方向に分離したアクティブモノシリコン半導体島状部９２２を画定するために、図１４ｂに示した如く、Ｐ−エピタキシャル層（又はＰ−基板）１３６Ｐの上部表面に沿って設けられている。ＩＧＦＥＴ１００，１０２，１０４，１０６用のアクティブ島状部は図１４ｂにおいては個別的に示されてはいない。アクティブ島状部９２２の付加的なもの（図１４ｂにおいては別に示してはいない）は、主要ウエル領域１８０，１８２，１８４Ａ，１８６Ａ，ディープＮウエル領域２１０及び２１２、及び基板領域１３６への電気的コンタクトを与えるために使用される。
【０２８５】
フィールド絶縁体１３８は、好適には、トレンチ酸化物技術にしたがって作成されるが、局所的酸化技術によって形成することも可能である。フィールド絶縁体１３８の深さは、通常、０．３５−０．５５μｍであり、典型的には０．４５μｍである。フィールド絶縁体１３８を設ける場合に、シリコン酸化物の薄いスクリーン絶縁層９２４をエピタキシャル層１３６Ｐの上部表面に沿って熱成長させる。
【０２８６】
ディープＮウエル２１０及び２１２及びその他のディープＮウエルの上方に開口を有するホトレジストマスク９２６を、図１４ｃに示した如くに、スクリーン酸化物層９２４の上に形成する。ディープＮウエルドーパントを中程度のドーズ量でホトレジスト９２６における開口を介して、スクリーン酸化物９２４の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内にイオン注入させて、一群の横方向に分離されたディープＮウエル領域９２８を画定し、その内の一つを図１４ｃに示してある。ホトレジスト９２６を除去する。上部半導体表面の下側に位置されており且つアクティブ島状部９２２の選択したもの内に上方に延在するディープＮウエル領域９２８は、夫々、ディープＮウエル領域２１０及び２１２及びその他のディープＮウエルに対するプリカーサーを構成する。
【０２８７】
ディープＮウエルドーパントのドーズ量は、通常、１×１０１３−１×１０１４イオン数／ｃｍ２であり、典型的には１．５×１０１３イオン数／ｃｍ２である。ディープＮウエルドーパントは、通常、燐又は砒素から構成される。燐がディープＮウエルドーパントを構成する典型的な場合には、注入エネルギは、通常、１，０００−３，０００キロエレクトロンボルト（「ｋｅＶ」）であり、典型的には１，５００ｋｅＶである。
【０２８８】
初期的迅速熱アニール（「ＲＴＡ」）を結果的に得られる半導体構成体について実施して、格子損傷を修復し且つ注入したディープＮウエルドーパントの原子をエネルギ的に一層安定な状態に配置させる。該初期的ＲＴＡは非反応性環境において９００−１０５０℃、典型的には９５０−１０００℃において、５−２０秒、典型的には１０秒で実施される。該ディープＮウエルドーパントは該初期的ＲＴＡ期間中に垂直方向及び横方向に拡散する。このドーパント拡散は図１４には示していない。
【０２８９】
図１４のプロセスの残部においては、各処理段階における本ＣＩＧＦＥＴ構成体を２つの図「図１４ｚ（１）」及び「図１４ｚ（２）」で示してあり、尚「ｚ」は「ｄ」から「ｕ」へ変化する文字である。各図１４ｚ（１）は、図１１−１における非対称的高電圧ＩＧＦＥＴ１００及び１０２を形成するために行われる付加的な処理を示している。各図１４ｚ（２）は、図１１−２における非対称的延長型ドレインＩＧＦＥＴ１０４及び１０６を形成するために行われる付加的な処理を示している。２つの図１４ｚ（１）及び１４ｚ（２）の各グループは、便宜上、集約的に「図１４」として以下において呼称する。尚、「ｚ」は「ｄ」から「ｕ」へ変化する。例えば、図１４ｄ（１）及び１４ｄ（２）は集約的に「図１４ｄ」として言及する。
【０２９０】
非対称的ＰチャンネルＩＧＦＥＴ１０２用の島状部１４２の上方及び延長型ドレインＩＧＦＥＴ１０４及び１０６のＮ型空の主要ウエル領域１８４Ｂ及び１８６Ａ用の位置の上方に開口を有するホトレジストマスク９３０を、図１４ｄに図示した如くに、スクリーン酸化物層９２４上に形成する。ＩＧＦＥＴ１０４のＰ型空の主要ウエル領域１８４Ａ用の意図した位置に最も近い空の主要ウエル１８４Ｂの側部を画定するホトレジストマスク９３０の端部は、空のウエル１８４Ａと１８４Ｂとの間の分離距離ＬＷＷを制御するためにクリチカルに制御される。ＩＧＦＥＴ１０６のＰ型空の主要ウエル領域１８６Ｂ用の意図した位置に最も近い空の主要ウエル１８６Ａの側部を画定するホトレジスト９３０の端部は、空のウエル１８６Ａ及び１８６Ｂの間の分離距離ＬＷＷを制御するためにクリチカルに制御される。
【０２９１】
Ｎ型空の主要ウエルドーパントを、中程度のドーズ量で、ホトレジスト９３０における開口を介して、スクリーン酸化物９２４の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内にイオン注入させて、（ａ）ＩＧＦＥＴ１０２の空の主要ウエル領域１８２に対するＮプリカーサー１８２Ｐ及び（ｂ）ＩＧＦＥＴ１０４及び１０６の夫々の空の主要ウエル領域１８４Ｂ及び１８６Ａに対するＮプリカーサー１８４ＢＰ及び１８６ＡＰを画定する。ホトレジスト９３０を除去する。Ｎプリカーサー空の主要ウエル１８２Ｐ及び１８６ＡＰは、夫々、ディープＮウエル領域２１０及び２１２に対するプリカーサー２１０Ｐ及び２１２Ｐ内に延在するが途中までにすぎない。
【０２９２】
Ｎ型空の主要ウエルドーパントのドーズ量は、通常１×１０１３−５×１０１３イオン数／ｃｍ２であり、典型的には２．５×１０１３−３×１０１３イオン数／ｃｍ２である。該Ｎ型空の主要ウエルドーパントは、通常、燐又は砒素から構成される。燐が該Ｎ型空の主要ウエルドーパントを構成する典型的な場合には、注入エネルギは通常３５０−５００ｋｅＶであり、典型的には４２５−４５０ｋｅＶである。
【０２９３】
Ｎプリカーサー空の主要ウエル領域１８２Ｐ，１８４ＢＰ，１８６ＡＰ内のＮ型空の主要ウエルドーパントの濃度は、Ｎ型最終的空の主要ウエル領域１８２，１８４Ｂ，１８６Ａにおけるのとほぼ同じ夫々の位置に沿って夫々の局所的最大に到達する。プリカーサー空の主要ウエル１８２Ｐ，１８４ＢＰ，１８６ＡＰの各々におけるＮ型空の主要ウエルドーパント濃度は垂直方向にほぼガウス態様で変化する。
【０２９４】
プリカーサー空の主要ウエル１８２Ｐ，１８４ＢＰ，１８６ＡＰの各々におけるＮ型空の主要ウエルドーパント濃度最大の位置から上部半導体表面へ向けて移る場合に、該Ｎ型空の主要ウエルドーパント濃度は記号「ｎ」で示される中程度のドーピングから記号「ｎ−」で示される軽度のドーピングへ徐々に降下する。図１４ｄにおける点線２９６Ｐ，３４０Ｐ，３７２Ｐは、基本的に、図１１における点線２９６，３４０，３７２に対する夫々のプリカーサーを構成している。図１１−２に示されているが、ＩＧＦＥＴ１０４及び１０６用の点線３４０及び３７２は、上述した如く、図１３ａ及び１３ｂにおいてのみ符号が付けられているに過ぎない。各プリカーサー点線２９６Ｐ，３４０Ｐ，３７２Ｐは、従って、それより下側においては、対応するプリカーサー空の主要ウエル１８２Ｐ，１８４ＢＰ又は１８６ＡＰ内のＮ型空の主要ウエルドーパント濃度が中程度のＮドーピングにあり、且つそれより上側においては、プリカーサーウエル１８２Ｐ，１８４ＢＰ又は１８６ＡＰ内のＮ型空の主要ウエルドーパント濃度が軽度のＮ−ドーピングにある位置を概略的に表している。
【０２９５】
Ｎプリカーサー空の主要ウエル領域１８２Ｐ，１８４ＢＰ，１８６ＡＰは、製造プロセスにおけるこの点においては、上部半導体表面に到達するものではない。Ｐ−エピタキシャル層１３６Ｐの３つの分離された表面隣接部分１３６Ｐ１，１３６Ｐ２，１３６Ｐ３は、夫々、Ｐプリカーサー空の主要ウエル１８２Ｐ，１８４ＢＰ，１８６ＡＰ上方の島状部１４２，１４４Ｂ，１４６Ａ内に夫々存在している。分離したＰ−エピタキシャル層部分１３６Ｐ３もプリカーサーディープＮウエル領域２１２Ｐの上側を横方向に延在している。分離したＰ−エピタキシャル層部分１３６Ｐ１乃至１３６Ｐ３は全てフィールド絶縁体１３８とＮ型モノシリコンとの結合によってエピタキシャル層１３６Ｐの下側に存在する残部から分離されている。
【０２９６】
（ａ）島状部１４２内の分離されたエピキシャル層部分１３６Ｐ１及び（ｂ）島状部１４６Ａ内のプリカーサー空の主要ウエル１８６ＡＰの上側に存在する分離されたエピタキシャル層部分１３６Ｐ３の部分、のセグメントによって形成されているＰ−モノシリコンの該２つの領域は、最終的なＣＩＧＦＥＴ構成体における夫々の空の主要ウエル１８２及び１８６ＡのＮ−モノシリコンとなる。更に、島状部１４４Ｂ内の分離されたエピタキシャル部分１３６Ｐ２及びＮプリカーサー空の主要ウエル１８４ＢＰ上方の島状部１４４Ａ内に位置されているエピタキシャル層１３６Ｐの（分離されていない）部分によって形成されているＰ−モノシリコンの該２つの領域は、最終的なＣＩＧＦＥＴ構成体における空の主要ウエル１８４ＢのＮ−モノシリコンとなる。従って、これらのＰ−モノシリコンの４つの領域は、Ｎ−モノシリコンへ変換させることが必要である。以下に説明する如く、これら４つのＰ−モノシリコン領域は、通常、後の製造ステップ、主に昇温で実施されるステップ、期間中にＮプリカーサー空の主要ウエル領域１８２Ｐ，１８４ＢＰ，１８６ＡＰからのＮ型空の主要ウエルドーパントの一部の上方拡散によって、Ｎ−モノシリコンへ変換される。
【０２９７】
後の昇温製造ステップ期間中にＮ型空の主要ウエルドーパントの一部の上方拡散を介して該４つのＰ−モノシリコン領域の各々が完全にＮ−モノシリコンへ変換されるかについて不確実性が存在する場合には、前述した４つのＰ−モノシリコン領域をＮ−モノシリコンへ変換させるために別のＮ型ドーピング操作を実施することも可能である。ホトレジスト９３０を除去する前に、Ｎ型補償用ドーパントとして呼称されるＮ型半導体ドーパントを低ドーズ量でスクリーン酸化物９２４の非被覆セクションを介して下側に存在するモノシリコン内にイオン注入させて該４つのＰ−モノシリコン領域をＮ−モノシリコンへ変換させることが可能である。
【０２９８】
これら４つのＰ−モノシリコン領域のいずれかがＮ型補償用ドーパントを受取らないことが望まれる場合には、（ａ）島状部１４２及び（ｂ）Ｎ型空の主要ウエル領域１８４Ｂ及び１８６Ａ用の位置、の内の選択したものの上方に開口を有する付加的なホトレジストマスク（不図示）をスクリーン酸化物層９２４の上に形成することが可能である。次いで、該Ｎ型補償用ドーパントを低ドーズ量で該付加的なホトレジストマスクにおける該開口を介して該半導体ボディ内にイオン注入させ、その後に、該付加的なホトレジストを除去する。いずれの場合においても、Ｎ型補償用ドーパントのドーズ量は、一般的には、最終的な主要ウエル領域１８２，１８４Ｂ，１８６Ａの空のウエル特性を維持するように妥当な程度可及的に低いものとすべきである。
【０２９９】
非対称的ＮチャンネルＩＧＦＥＴ１００用の島状部１４０の上方、延長型ドレインＩＧＦＥＴ１０４及び１０６のＰ型空の主要ウエル領域１８４Ａ及び１８６Ｂ用の位置の上方、及び分離用Ｐウエル領域２１６用の位置の上方、に開口を有するホトレジストマスク９３２をスクリーン酸化物層９２４上に形成する。図１４ｅを参照のこと。ＩＧＦＥＴ１０４のＮ型空の主要ウエル領域１８４Ｂ用の意図した位置に最も近い空の主要ウエル１８４Ａの側部を画定するホトレジストマスク９３２の端部は、空のウエル１８４Ａ及び１８４Ｂの間の分離距離ＬＷＷを制御するためにクリチカルに即ち臨界的に制御される。ＩＧＦＥＴ１０６のＮ型空の主要ウエル領域１８６Ａ用の意図した位置に最も近い空の主要ウエル１８６Ｂの側部を画定するホトレジスト９３２の端部は、空のウエル１８６Ａ及び１８６Ｂの間の分離距離ＬＷＷを制御するためにクリチカルに制御される。
【０３００】
Ｐ型空の主要ウエルドーパントが、中程度のドーズ量で、ホトレジスト９３２における開口を介して、スクリーン酸化物９２４の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内にイオン注入されて、（ａ）ＩＧＦＥＴ１００の空の主要ウエル領域１８０に対するＰプリカーサー１８０Ｐ、（ｂ）ＩＧＥＴ１０４及び１０６の夫々の空のウエル１８４Ａ及び１８６Ｂに対するＰプリカーサー１８４ＡＰ及び１８６ＢＰ、及び（ｃ）分離用Ｐウエル２１６に対するＰプリカーサー２１６Ｐ、を画定する。ホトレジスト２１６を除去する。Ｐプリカーサー空の主要ウエル領域１８０Ｐ及び１８６ＢＰは、夫々、プリカーサーディープＮウエル領域２１０Ｐ及び２１２Ｐ内に延在するが、途中までに過ぎない。
【０３０１】
Ｐ型空の主要ウエルドーパントのドーズ量は、通常１×１０１３−５×１０１３イオン数／ｃｍ２であり、典型的には２．５×１０１３−３×１０１３イオン数／ｃｍ２である。該Ｐ型空の主要ウエルドーパントは、通常、元素の形態にあるか又は二フッ化ボロンの形態にあるボロンから構成される。元素のボロンがＰ型空の主要ウエルドーパントを構成する典型的な場合には、注入エネルギは通常１００−２２４ｋｅＶであり、典型的には１５０−１７５ｋｅＶである。
【０３０２】
Ｐプリカーサー空の主要ウエル領域１８０Ｐ，１８４ＡＰ，１８６ＢＰにおけるＰ型空の主要ウエルドーパントの濃度は、Ｐ型最終的空の主要ウエル領域１８０，１８４Ａ，１８６Ｂにおけるのとほぼ同じ夫々の位置に沿って夫々の局所的最大に到達する。プリカーサー空の主要ウエル１８０Ｐ，１８４ＡＰ，１８６ＢＰにおける該Ｐ型空の主要ウエルドーパント濃度は垂直方向にほぼガウス態様で変化する。
【０３０３】
プリカーサー空の主要ウエル１８０Ｐ，１８４ＡＰ，１８６ＢＰの各々におけるＰ型空の主要ウエルドーパント濃度最大の位置から上部半導体表面へ移る場合に、該Ｐ型空の主要ウエルドーパント濃度は、記号「ｐ」によって示される中程度のドーピングから記号「ｐ−」によって示される軽度のドーピングへ徐々に降下する。図１４ｅにおける点線２５６Ｐ，３３２Ｐ，３８０Ｐは、基本的に、図１１における点線２５６，３３２，３８０に対する夫々のプリカーサーを構成している。図１１−２には示してあるが、ＩＧＦＥＴ１０４及び１０６用の点線３３２及び３８０は、上述した如く、図１３ａ及び１３ｂにおいてのみ符号が付けられているに過ぎない。従って、各プリカーサー点線２５６Ｐ，３３２Ｐ，３８０Ｐは、その下側においては、対応するプリカーサー空の主要ウエル１８０Ｐ，１８４ＡＰ又は１８６ＢＰにおけるＰ型空の主要ウエルドーパント濃度が中程度のＰドーピングにあり、且つそれより上側においては、プリカーサーウエル１８０Ｐ，１８４ＡＰ又は１８６ＢＰ内のＰ型空の主要ウエルドーパント濃度が軽度のＰ−ドーピングにある位置を概略的に表している。
【０３０４】
Ｐプリカーサー空の主要ウエル領域１８０Ｐ，１８４ＡＰ，１８６ＢＰは、製造プロセスのこの点においては未だに上部半導体表面に到達していない。従って、Ｐ−エピタキシャル層１３６Ｐの２つの付加的な表面隣接部分１３６Ｐ５及び１３６Ｐ６が、夫々、Ｐプリカーサー空の主要ウエル１８０Ｐ及び１８６ＢＰの夫々上方の島状部１４０及び１４６Ｂ内に存在している。Ｐ−エピタキシャル部分１３６Ｐ５及び１３６Ｐ６は、全て、（ａ）フィールド絶縁体１３８、及び（ｂ）中程度にドープしたＰ型モノシリコン及び中程度にドープしたＮ型モノシリコンの組合せによって、Ｐ−エピタキシャル層１３６Ｐの下側に存在するバルクから分離されている。エピタキシャル層１３６の下側に存在するバルクからのこの分離に起因して、エピタキシャル層部分１３６Ｐ５及び１３６Ｐ６は、ここでは、分離したＰ−エピタキシャル部分として呼称する。
【０３０５】
該半導体ボディ内に導入された残りの半導体ドーパントのいずれもがプリカーサーディープＮウエル２１０Ｐ及び２１２Ｐ内に（又は、いずれかその他のプリカーサーディープＮウエル内に）著しく入るものではない．該初期的ＲＴＡはディープＮウエルドーパントの原子をエネルギ的により一層安定な状態に入らせているので、プリカーサーディープＮウエル２１０Ｐ及び２１２Ｐは、夫々、実質的に最終のディープＮウエル２１０及び２１２であり且つ図１４の残りの図面においてはそのように表してある。
【０３０６】
傾斜角度αは前述した注入の全てに対して約０°である。それらの各々は方位角βの一つの値のみにおいて実施しており、即ち各々は単一象限注入であって、方位角βは約０°である。
【０３０７】
Ｇ３．ゲート形成
上部半導体表面はスクリーン酸化物層９２４を除去することによって露出され、典型的にはウエットケミカルプロセスによってクリーニングされる。シリコン酸化物の犠牲層（不図示）を上部半導体表面に沿って熱成長させて、上部半導体表面をゲート誘電体形成のために準備する。該犠牲酸化物層の厚さは典型的には少なくとも１０ｎｍである。該犠牲酸化物層はその後に除去される。該クリーニング操作及び該犠牲層の形成及び除去は、欠陥及び／又は上部半導体表面に沿っての汚染を除去して、高品質の上部半導体表面を発生させる。
【０３０８】
比較的厚いゲート誘電体を含有する誘電体層（不図示）を上部半導体表面に沿って設ける。該厚い誘電体層の複数部分は、高いゲート誘電体厚さｔＧｄＨにあるゲート誘電体層、即ち非対称的ＩＧＥＦＴ１００及び１０２のゲート誘電体層２６０及び３００、延長型ドレインＩＧＦＥＴ１０４及び１０６のゲート誘電体層３４４及び３８４、及び上に引用した国際特許出願＿＿＿＿、代理人ドケット番号ＮＳ−７００５ＷＯの拡大ＣＩＧＦＥＴ製造プロセスによって与えられる高電圧対称的ＩＧＦＥＴのゲート誘電体層、に対する横方向位置にあり、且つ後にはそれらの部分を構成する。ｔＧｄＨ高厚さゲート誘電体層に対する横方向位置における該厚い誘電体層の該セクションの厚さにおけるその後の増加を可能とさせるために、該厚い誘電体層の厚さは意図したｔＧｄＨ厚さよりも僅かに小さく、典型的には０．２ｎｍ小さい。
【０３０９】
該厚い誘電体層は、通常、熱成長される。熱成長はウエットな酸化性環境において９００−１１００℃で、典型的には１０００℃において、３０−９０秒、典型的には４５−６０秒の間実施される。該厚い誘電体層は、通常、実質的に純粋なシリコン酸化物から構成され、それに対して酸素及び水素でもってウエットな酸化性雰囲気が形成される。
【０３１０】
該厚い誘電体層の熱成長の高温条件はアニールとして作用し、それは注入されたＰ型及びＮ型の主要ウエルドーパントによって発生された格子損傷を修復し且つ該注入されたＰ型及びＮ型の主要ウエルドーパントの原子をエネルギ的に一層安定な状態に配置させる。その結果、プリカーサーウエル領域２１６Ｐは、実質的に分離用Ｐウエル領域２１６となる。該厚い誘電体層の熱成長の高温は、又、Ｐ型及びＮ型のウエルドーパント、特に該主要ウエルドーパント、を垂直方向及び横方向に拡散させる。該空の主要ウエルドーパントの上方拡散のみが図１４の後の図において示されているに過ぎない。該空の主要ウエルドーパントの上方拡散の結果として、プリカーサー空の主要ウエル領域１８０Ｐ，１８２Ｐ，１８４ＡＰ，１８４ＢＰ，１８６ＡＰ，１８６ＢＰは上部半導体表面へ向かって上方へ膨張する。
【０３１１】
プリカーサー空の主要ウエル１８０Ｐ，１８２Ｐ，１８４ＡＰ，１８４ＢＰ，１８６ＡＰ，１８６ＢＰは、該厚い誘電体層熱成長期間中に、それが十分に強いものである場合には、上部半導体表面に到達する場合がある。しかしながら、プリカーサー空のウエル１８０Ｐ，１８２Ｐ，１８４ＡＰ，１８４ＢＰ，１８６ＡＰ，１８６ＢＰは、典型的に、該厚い誘電体層熱成長期間中に上部半導体表面へ向かって途中まで膨張するに過ぎない。この状態を以下に更に説明する図１４ｆに示されている。プリカーサー空のウエル１８０Ｐ，１８２Ｐ，１８４ＡＰ，１８４ＢＰ，１８６ＡＰ，１８６ＢＰの上方への膨張に起因して、分離したＰ−エピタキシャル層部分１３６Ｐ１−１３６Ｐ３，１１３６Ｐ５，１３６Ｐ６は垂直方向に寸法が収縮する。
【０３１２】
上に引用した国際特許出願＿＿＿＿、代理人ドケット番号ＮＳ−７００５ＷＯの拡大ＣＩＧＦＥＴ製造プロセスによって与えられる低電圧対称的ＩＧＦＥＴ用のモノシリコン島状部の上方に開口を有するホトレジストマスク（不図示）を該厚い誘電体層の上に形成する。該厚い誘電体層の非被覆物質が除去されてこれらの低電圧対称的ＩＧＦＥＴ用のモノシリコン島状部を露出させる。図１４ｆを参照すると、品目９４２Ｒは該ゲート誘電体を含有する厚い誘電体層の残部である。該ホトレジストを除去する。
【０３１３】
比較的薄いゲート誘電体を含有する誘電体層（不図示）を、低電圧対称的ＩＧＦＥＴ用の島状部の上方、従ってそれらのゲート誘電体層に対する夫々の横方向位置において、上部半導体表面に沿って設ける。該薄い誘電体層の複数部分は後に夫々低電圧対称的ＩＧＦＥＴ用のゲート誘電体層を構成する。該薄い誘電体層の厚さは、実質的に、低ゲート誘電体厚さｔＧｄＬに等しい。
【０３１４】
該薄い誘電体層は、通常、主に熱成長によって形成される。主に、該対称的低電圧ＰチャンネルＩＧＦＥＴのゲート電極内のボロンがそれらのチャンネルゾーン内に拡散することを防止するために実施されるプラズマ窒化操作によって窒素が、通常、該薄い誘電体層内に導入される。
【０３１５】
該厚いゲート誘電体を含有する誘電体残部９４２Ｒの厚さは、該薄い誘電体層の熱成長の期間中に熱成長によって僅かに増加する。厚い誘電体残部９４２Ｒで被覆されている島状部１４０，１４２，１４４Ａ，１４４Ｂ，１４６Ａ，１４６Ｂの上部表面に対する減少された酸素の侵入に起因して、誘電体残部９４２Ｒの厚さにおける増加は該薄い誘電体層の厚さよりもかなり小さい。厚い誘電体残部９４２Ｒはプラズマ窒化操作期間中に窒素を受取る。該薄い誘電体層の熱成長及びその後のプラズマ窒化の終りにおいて、厚い誘電体残部９４２Ｒの厚さはｔＧｄＨの高い厚さゲート誘電体値に実質的に等しく、即ち、非対称的ＩＧＦＥＴ１００及び１０２の３．０Ｖ動作に対して、通常４−８ｎｍで、典型的には６．０−６．５ｎｍである。
【０３１６】
該薄い誘電体層の熱成長の高温はアニールとして作用し、それは注入したＰ型及びＮ型のウエルドーパントを垂直方向及び横方向に更に拡散させる。該厚い誘電体層及び薄い誘電体層の熱成長期間中の空の主要ウエルドーパントの上方拡散のみが図１４ｆに示されているに過ぎない。
【０３１７】
ＩＧＦＥＴ１００，１０２，１０４，１０６の夫々のゲート電極２６２，３０２，３４６，３８６に対するプリカーサー２６２Ｐ，３０２Ｐ，３４６Ｐ，３８６Ｐは、今は、図１４ｆの部分的に完成したＣＩＧＦＥＴ構成体上に形成されている。図１４ｇを参照のこと。より詳細には、非対称的ＩＧＦＥＴ１００及び１０２用のプリカーサーゲート電極２６２Ｐ及び３０２Ｐは、夫々、島状部１４０及び１４２の選択したセグメント上方で厚いゲート誘電体を含有する誘電体残部９４２Ｒ上に形成されている。延長型ドレインＮチャンネルＩＧＦＥＴ１０４用のプリカーサーゲート電極３４６Ｐは、島状部１４４Ｂの上側に延在すること無しに島状部１４４Ａの選択したセグメントの上側に位置するように、厚い誘電体残部９４２Ｒ及びフィールド絶縁部分１３８Ａの一部の上に形成されている。延長型ドレインＰチャンネルＩＧＦＥＴ１０６用のプリカーサーゲート電極３８６Ｐは、同様に、島状部１４６Ｂの上側に延在すること無しに島状部１４６Ａの選択したセグメントの上側に位置するように、厚い誘電体残部９４２Ｒ及びフィールド絶縁部分１３８Ｂの一部の上に形成されている。
【０３１８】
誘電体残部９４２Ｒ上にほぼドープしていない（イントリンシック）ポリシリコンの層を付着させ、次いで適切なクリチカルホトレジストマスク（不図示）を使用して該ポリシリコン層をパターニングすることによって、プリカーサーゲート電極２６２Ｐ，３０２Ｐ，３４６Ｐ，３８６Ｐを形成する。該ゲート電極ポリシリコン層の複数部分（不図示）はポリシリコン抵抗用に使用することが可能である。該ポリシリコン層の各この様な抵抗部分は、典型的に、フィールド絶縁体１３８の上側に位置している。該ポリシリコン層の厚さは１６０−２００ｎｍであり、典型的には１８０ｎｍである。
【０３１９】
該ポリシリコン層は、プリカーサーポリシリコンゲート電極２６２Ｐ及び３０２Ｐが夫々非対称的ＩＧＦＥＴ１００及び１０２のチャンネルゾーン２４４及び２８４用の意図した位置の上側に存在するように、パターニングされる。更に、延長型ドレインＮチャンネルＩＧＦＥＴ１０４用のプリカーサーポリシリコンゲート電極３４６Ｐは、Ｐ−基板領域１３６（図１３ａを参照）の部分１３６Ａのチャンネルゾーンセグメント用の意図した位置を含むチャンネルゾーン３２２用の意図した位置の上側に存在し、且つ空の主要ウエル１８４Ｂの部分１８４Ｂ１用の意図した位置へ向かってフィールド絶縁部分１３８Ａを横断して途中まで空の主要ウエル領域１８４Ｂの部分１８４Ｂ２用の意図した位置の上側を延在する。延長型ドレインＰチャンネルＩＧＦＥＴ１０６用のプリカーサーポリシリコンゲート電極３８６Ｐは、チャンネルゾーン３６２及びＰ−基板領域１３６（図１３ｂ参照）の部分１３６Ｂに対する意図した位置の上側に存在し且つ空の主要ウエル１８６Ｂの部分１８６Ｂ１へ向かってフィールド絶縁部分１３８Ｂを横断して途中まで空の主要ウエル領域１８６Ｂの部分１８６Ｂ２に対する意図した位置の上側を延在する。
【０３２０】
ＩＧＦＥＴ１００，１０２，１０４，１０６のプリカーサーゲート電極２６２Ｐ，３０２Ｐ，３４６Ｐ，３８６Ｐの下側に位置する厚い誘電体残部９４２Ｒの該複数部分は、夫々、それらのゲート誘電体層２６０，３００，３４４，３８４を構成する。プリカーサーゲート電極２６２Ｐ，３０２Ｐ，３４６Ｐ，３８６Ｐを含むプリカーサーゲート電極によって被覆されていない厚い誘電体残部９４２Ｒの全ての部分は、該ポリシリコン層をパターニングする場合に使用されるホトレジストを除去する過程中に除去される。プリカーサーゲート電極２６２Ｐ，３０２Ｐ，３４６Ｐ，３８６Ｐの脇に位置されている島状部１４０，１４２，１４４Ａ，１４４Ｂ，１４６Ａ，１４６Ｂのセグメントはそれにより露出される。
【０３２１】
薄いシール用誘電体層９４６がＩＧＦＥＴ１００，１０２，１０４，１０６用のプリカーサーゲート電極２６２Ｐ，３０２Ｐ，３４６Ｐ，３８６Ｐの露出表面に沿って熱成長される。図１４ｇを参照のこと。薄い誘電体表面層９４８が、同時的に、ＩＧＦＥＴ１００，１０２，１０４，１０６用の島状部１４０，１４２，１４４Ａ，ｌ４４Ｂ，１４６Ａ，１４６Ｂの露出したセグメントに沿って形成する。誘電体層９４６及び９４８の熱成長が９００−１０５０℃、典型的に９５０−１０００℃、において５−２５秒、典型的に１０秒の間実施される。シール用誘電体層９４６は１−３ｎｍ、典型的には２ｎｍ、の厚さを有している。
【０３２２】
誘電体層９４６及び９４８の熱成長の高温は更なるアニールとして作用し、それは注入したＰ型及びＮ型のウエルドーパントの付加的な垂直方向及び横方向の拡散を発生させる。誘電体層９４６及び９４８の熱成長が厚い誘電体層９４２の熱成長よりもかなり一層短い時間期間の間で行なわれるので、該厚い誘電体層の熱成長期間中よりも誘電体層９４６及び９４８の熱成長期間中においてはウエルドーパントの拡散はかなり一層少ない。誘電体層９４６及び９４８の熱成長によって発生される付加的なドーパント拡散のいずれもが図１４ｇには示されていない。
【０３２３】
図１４ｇは、プリカーサー空の主要ウエル領域１８０Ｐ，１８２Ｐ，１８４ＡＰ，１８４ＢＰ，１８６ＡＰ，１８６ＢＰの各々の上部が、誘電体層９４６及び９４８の熱成長の終わりにおいて上部半導体表面の下側である例を示している。しかしながら、プリカーサー空の主要ウエル１８０Ｐ，１８２Ｐ，１８４ＡＰ，１８４ＢＰ，１８６ＡＰ，１８６ＢＰは、誘電体層９４６及び９４８の熱成長の終わりまでに、上部半導体表面に到達する場合がある。
【０３２４】
Ｇ４．ソース／ドレイン延長部及びハローポケット部分の形成
非対称的ＮチャンネルＩＧＦＥＴ１００のドレイン延長部２４２Ｅ用の位置の上方に開口を有するホトレジストマスク９５２を、図１４ｈに示した如くに、誘電体層９４６及び９４８上に形成する。ホトレジストマスク９５２はＩＧＦＥＴ１００のプリカーサーゲート電極２６２Ｐに対してクリチカルに整合される。Ｎ型ディープＳ／Ｄ延長部ドーパントを、著しく角度を付けた態様で、高いドーズ量で、ホトレジスト９５２における開口を介して、表面誘電体９４８の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内に、イオン注入させてＩＧＦＥＴ１００のドレイン延長部２４２Ｅに対するＮ＋プリカーサー２４２ＥＰを画定する。ホトレジスト９５２を除去する。
【０３２５】
該角度を付けてのＮ型ディープＳ／Ｄ延長部注入に対する傾斜角度αは少なくとも１５°であり、通常は２０°−４５°であり、典型的には３０°である。その結果、非対称的ＩＧＦＥＴ１００のプリカーサードレイン延長部２４２ＥＰは、そのプリカーサーゲート電極２６２Ｐの下側を著しく横方向に延在する。
【０３２６】
Ｎ型ディープＳ／Ｄ延長部注入は四象限注入で基本方位角値β０は２０°−２５°に等しい。該Ｎ型ディープＳ／Ｄ延長部ドーパントのドーズ量は通常２×１０１３−１×１０１４イオン数／ｃｍ２であり、典型的には５×１０１３−６×１０１３イオン数／ｃｍ２である。該Ｎ型ディープＳ／Ｄ延長部ドーパントドーズ量の約四分の一が各方位角値において注入される。該Ｎ型ディープＳ／Ｄ延長部ドーパントは、通常、燐又は砒素から構成される。燐がＮ型ディープＳ／Ｄ延長部ドーパントを構成する典型的な場合には、注入エネルギは通常１５−４５ｋｅＶであり、典型的には３０ｋｅＶである。
【０３２７】
非対称的ＮチャンネルＩＧＦＥＴ１００のソース延長部２４０Ｅ用の位置の上方及び延長型ドレインＮチャンネルＩＧＦＥＴ１０４のソース延長部３２０Ｅ用の位置の上方に開口を有するホトレジストマスク９５４を誘電体層９４６及び９４８の上に形成する。図１４ｉを参照のこと。ホトレジストマスク９５４はＩＧＦＥＴ１００及び１０４のプリカーサーゲート電極２６２Ｐ及び３４６Ｐに対してクリチカルに整合される。Ｎ型浅いソース延長部ドーパントを、高いドーズ量で、クリチカルホトレジスト９５４における開口を介して、表面誘電体９４８の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内にイオン注入させて、（ａ）ＩＧＦＥＴ１００のソース延長部２４０Ｅに対するＮ＋プリカーサー２４０ＥＰ、及び（ｂ）ＩＧＦＥＴ１０４のソース延長部３２０Ｅに対するＮ＋プリカーサー３２０ＥＰ、を画定する。傾斜角度αは、該Ｎ型浅いソース延長部注入に対して約７°である。
【０３２８】
該Ｎ型浅いソース延長部注入は、通常、砒素であり、それは、Ｎ型ディープＳ／Ｄ延長部ドーパントとして通常使用される燐よりも一層大きな原子量のものである。非対称的ＩＧＦＥＴ１００のプリカーサーソース延長部２４０ＥＰ及びプリカーサードレイン延長部２４２ＥＰはＮ型浅いソース延長部注入及び角度付きＮ型ディープＳ／Ｄ延長部注入で夫々画定されることに注意すると、これら２つのＮ型注入を実施するために使用されるステップの注入パラメータ（Ｎ型ディープＳ／Ｄ延長部注入の傾斜及び方位角のパラメータも含む）は、プリカーサードレイン延長部２４２ＥＰにおけるＮ型ディープＳ／Ｄ延長部ドーパントの最大濃度が、プリカーサーソース延長部２４０ＥＰにおけるＮ型浅いソース延長部ドーパントの最大濃度よりも小さく、通常はその半分を超えるものでは無く、好適にはその四分の一を越えるものでは無く、より好適にはその十分の一を越えるものでは無く、更により好適にはその二十分の一を越えるものでも無い、ように選択される。別の言い方をすれば、プリカーサーソース延長部２４０ＥＰ内のＮ型浅いソース延長部ドーパントの最大濃度は、プリカーサードレイン延長部２４２ＥＰにおけるＮ型ディープＳ／Ｄ延長部ドーパントの最大濃度よりも著しく一層大きく、通常は少なくとも２倍であり、好適には少なくとも４倍であり、より好適には少なくとも１０倍であり、更により好適には少なくとも２０倍である。
【０３２９】
非対称的ＩＧＦＥＴ１００のプリカーサーソース延長部２４０ＥＰにけるＮ型浅いソース延長部ドーパントの最大濃度は、通常、最終的なソース延長部２４０Ｅにおけるのとほぼ同じ位置に沿って、且つ従って、通常、ソース延長部２４０Ｅにおける全Ｎ型ドーパントの最大濃度とほぼ同じ位置に沿って、発生する。ＩＧＦＥＴ１００のプリカーサードレイン延長部２４２ＥＰにおけるＮ型ディープＳ／Ｄ延長部ドーパントの最大濃度は、同様に、通常、最終的なドレイン延長部２４２Ｅとほぼ同じ位置に沿って、且つ従って、通常、最終的なドレイン延長部２４２Ｅにおける全Ｎ型ドーパントの最大濃度とほぼ同じ位置に沿って、発生する。
【０３３０】
角度付きＮ型ディープＳ／Ｄ延長部注入の傾斜及び方位パラメータを含む、Ｎ型浅いソース延長部注入及びＮ型ディープＳ／Ｄ延長部注入のエネルギ及びその他の注入パラメータは、プリカーサードレイン延長部２４２ＥＰにおけるＮ型ディープＳ／Ｄ延長部ドーパントの最大濃度の位置がプリカーサーソース延長部２４０ＥＰにおけるＮ型浅いソース延長部ドーパントの最大濃度の位置よりも著しく一層深くに発生するように制御される。特に、プリカーサードレイン延長部２４２ＥＰにおけるＮ型ディープＳ／Ｄ延長部ドーパントの最大濃度の位置は、プリカーサーソース延長部２４０ＥＰにおけるＮ型浅いソース延長部ドーパントの最大濃度の位置よりも、通常少なくとも１０％一層深く、好適には少なくとも２０％一層深く、より好適には少なくとも３０％一層深く、に発生する。
【０３３１】
Ｎ型ディープＳ／Ｄ延長部注入に対して必要とされるレンジは、Ｎ型浅いソース延長部注入に対して必要とされるレンジよりもかなり一層大きい。何故ならば、（ａ）プリカーサードレイン延長部２４２ＥＰにおけるＮ型ディープＳ／Ｄ延長部ドーパントの最大濃度の位置はプリカーサーソース延長部２４０ＥＰにおけるＮ型浅いソース延長部ドーパントの最大濃度の位置よりも一層深く、且つ（ｂ）Ｎ型ディープＳ／Ｄ延長部注入はＮ型浅いソース延長部注入よりも一層高い値の傾斜角度αで実施されるからである。その結果、プリカーサードレイン延長部２４２ＥＰは、プリカーサーソース延長部２４０ＥＰよりも一層深くに、通常少なくとも２０％一層深くに、好適には少なくとも３０％一層深くに、より好適には少なくとも５０％一層深くに、更により好適には少なくとも１００％一層深くに、発生する。
【０３３２】
Ｎ型浅いソース延長部注入が上部半導体表面に対してほぼ平行に延在する面に対してほぼ垂直に実施される場合（典型的には約７°の傾斜角度α）、非対称的ＩＧＦＥＴ１００のプリカーサーソース延長部２４０ＥＰは、通常、プリカーサーゲート電極２６２Ｐの下側を著しく横方向に延在するものではない。プリカーサードレイン延長部２４２ＥＰを形成するために使用されるＮ型ディープＳ／Ｄ延長部ドーパントの角度付き注入がそれをしてプリカーサーゲート電極２６２Ｐの下側を横方向に著しく延長させるので、プリカーサードレイン延長部２４２ＥＰはプリカーサーソース延長部２４０ＥＰよりもプリカーサーゲート電極２６２Ｐの下側を著しく更に横方向に延在する。従って、プリカーサーゲート電極２６２Ｐがプリカーサードレイン延長部２４２ＥＰとオーバーラップする量は、プリカーサーゲート電極２６２Ｐがプリカーサーソース延長部２４０ＥＰとオーバーラップする量を著しく超える。プリカーサードレイン延長部２４２ＥＰ上のプリカーサーゲート電極２６２Ｐのオーバーラップは、プリカーサーソース延長部２４０ＥＰ上のプリカーサーゲート電極２６２Ｐのオーバーラップよりも、通常少なくとも１０％一層大きく、好適にはすくなくとも１５％一層大きく、より好適には少なくとも２０％一層大きい。
【０３３３】
Ｎ型浅いソース延長部注入は四象限注入であって、基本方位角値β０は２０°−２５°に等しい。ＩＧＦＥＴ１００のプリカーサーソース延長部２４０ＥＰ及びプリカーサードレイン延長部２４２ＥＰの間の差異に対する上述した条件を充足することの条件下において、Ｎ型浅いソース延長部ドーパントのドーズ量は通常１×１０１４−１×１０１５イオン数／ｃｍ２であり、典型的には５×１０１４イオン数／ｃｍ２である。該Ｎ型浅いソース延長部注入ドーズ量の約四分の一が各方位角値において注入される。砒素が該Ｎ型浅いソース延長部ドーパントを構成する典型的な場合には、注入エネルギは通常３−１５ｋｅＶであり、典型的には１０ｋｅＶである。
【０３３４】
クリチカルホトレジストマスク９５４が未だに所定位置にある間に、Ｐ型ソースハロードーパントを、著しく角度を付けた態様で、中程度のドーズ量で、ホトレジスト９５４における開口を介して、表面誘電体層９４８の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内にイオン注入させて、（ａ）非対称的ＩＧＦＥＴ１００のハローポケット部分２５０に対するＰプリカーサー２５０Ｐ、及び（ｂ）延長型ドレインＩＧＦＥＴ１０４のハローポケット部分３２６に対するＰプリカーサー３２６Ｐ、を画定する。図１４ｊを参照のこと。ホトレジスト９５４を除去する。
【０３３５】
Ｐプリカーサーハローポケット部分２５０Ｐ及び３２６Ｐは、夫々、ＩＧＦＥＴ１００及び１０４のＮ＋プリカーサーソース延長部２４０ＥＰ及び３２０ＥＰよりも夫々一層深くに延在する。Ｐ型ソースハロードーパントの角度付き注入に起因して、ＩＧＦＥＴ１００のＰプリカーサーハローポケット２５０Ｐは、そのＮ＋プリカーサーソース延長部２４０ＥＰを超えて且つそのプリカーサーゲート電極２６２Ｐの下側を横方向に途中まで延在する。ＩＧＦＥＴ１０４のＰプリカーサーハローポケット３２６Ｐは、同様に、そのＮ＋プリカーサーソース延長部３２０ＥＰを超えて且つそのプリカーサーゲート電極３４６Ｐの下側を横方向に途中まで延在する。
【０３３６】
該角度付きＰ型ソースハロー注入に対する傾斜角度αは少なくとも１５°であり、通常は２０°―４５°であり、典型的には３０°である。角度付きＰ型ソースハロー注入は四象限注入であって基本方位角値β０は約４５°に等しい。該Ｐ型ソースハロードーパントのドーズ量は通常１×１０１３−５×１０１３イオン数／ｃｍ２であり、典型的には２．５×１０１３イオン数／ｃｍ２である。該Ｐ型ソースハロー注入ドーズ量の約四分の一が各方位角値において注入される。該Ｐ型ソースハロードーパントは、通常、二フッ化ボロンの形態か又は元素の形態のボロンから構成される。二フッ化ボロンの形態のボロンがＰ型ソースハロードーパントを構成する典型的な場合には、注入エネルギは５０−１００ｋｅＶであり、典型的には７５ｋｅＶである。該Ｐ型ソースハロー注入は、該Ｎ型浅いソース延長部注入の前に、ホトレジスト９５４で実施することが可能である。
【０３３７】
非対称的ＰチャンネルＩＧＦＥＴ１０２のドレイン延長部２８２Ｅに対する位置の上方に開口を有するホトレジストマスク９５８を、図１４ｋに示した如く、誘電体層９４６及び９４８の上に形成する。ホトレジストマスク９５８は、ＩＧＦＥＴ１０２のプリカーサーゲート電極３０２Ｐに対してクリチカルに整合される。
【０３３８】
該Ｐ型ディープＳ／Ｄ延長部ドーパントを、多少傾斜した態様で、高いドーズ量で、ホトレジスト９５８における開口を介して、表面誘電体９４８の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内に、イオン注入させて、ＩＧＦＥＴ１０２のドレイン延長部２８２Ｅに対するＰ＋プリカーサー２８２ＥＰを画定する。
【０３３９】
該Ｐ型ディープＳ／Ｄ延長部注入用の傾斜角度αは約７°である。傾斜角度αの小さな値においてのＰ型ディープＳ／Ｄ延長部ドーパントの注入に起因して、非対称的ＩＧＦＥＴ１０２のプリカーサードレイン延長部２８２ＥＰはそのプリカーサーゲート電極３０２Ｐの下側を横方向に多少延在する。ホトレジスト９５８を除去する。
【０３４０】
Ｐ型Ｓ／Ｄ延長部注入は、代替的に、角度付き注入を構成するのに十分な傾斜におけるものを含み、著しく傾斜させた態様で実施することも可能である。このことに鑑み、図１４ｋにおけるＰ型Ｓ／Ｄ延長部注入を表す矢印が垂直に対して傾けて示されているが、図１４ｈのＮ型ディープＳ／Ｄ延長部注入のような著しく傾斜させた態様で実施されるイオン注入を表す矢印ほど傾いてはいない。
【０３４１】
該Ｐ型ディープＳ／Ｄ延長部注入は四象限注入であって、基本方位角値β０は２０°―２５°に等しい。Ｐ型ディープＳ／Ｄ延長部ドーパントのドーズ量は通常２×１０１３−２×１０１４イオン数／ｃｍ２であり、典型的には８×１０１３イオン数／ｃｍ２である。該Ｐ型ディープＳ／Ｄ延長部注入ドーズ量の約四分の一が各方位角値において注入される。該Ｐ型ディープＳ／Ｄ延長部ドーパントは、通常、二フッ化ボロンの形態か又は元素の形態のボロンから構成される。二フッ化ボロンの形態のボロンがＰ型ディープＳ／Ｄ延長部ドーパントを構成する典型的な場合には、注入エネルギは通常５−２０ｋｅＶであり、典型的には１０ｋｅＶである。
【０３４２】
非対称的ＰチャンネルＩＧＦＥＴ１０２のソース延長部２８０Ｅに対する位置の上方及び延長型ドレインＰチャンネルＩＧＦＥＴ１０６のソース延長部３６０Ｅに対する位置の上方に開口を有するホトレジストマスク９６０を誘電体層９４６及び９４８の上に形成する。図１４ｌを参照のこと。ホトレジストマスク９６０はＩＧＦＥＴ１０２及び１０６のプリカーサーゲート電極３０２Ｐ及び３８６Ｐに対してクリチカルに整合される。該Ｐ型浅いソース延長部ドーパントを、高いドーズ量で、クリチカルホトレジスト９６０における開口を介して、表面誘電体９４８の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内にイオン注入させて、（ａ）ＩＧＦＥＴ１０２のソース延長部２８０Ｅに対するＰ＋プリカーサー２８０ＥＰ、及び（ｂ）ＩＧＦＥＴ１０６のソース延長部３６０Ｅに対するＰ＋プリカーサー３６０ＥＰ、を画定する。
【０３４３】
該Ｐ型浅いソース延長部注入は、通常、該多少傾斜させたＰ型ディープＳ／Ｄ延長部注入と同じＰ型ドーパント、ボロン、で実施される。これら２つのＰ型注入は、通常、同じ粒子イオン化荷電状態にある、二フッ化ボロンか又は元素ボロンのいずれかの、同じＰ型ドーパントを含有する粒子種で実施される。
【０３４４】
該Ｐ型浅いソース延長部注入は四象限注入であって傾斜角度αは約７°に等しく且つ基本方位角値β０は２０°−２５°に等しい。該Ｐ型浅いソース延長部注入は上部半導体表面に対してほぼ平行に延在する面に対してほぼ垂直に実施されるので、非対称的ＰチャンネルＩＧＦＥＴ１０２のプリカーサーソース延長部２８０ＥＰはプリカーサーゲート電極３０２Ｐの下側を多少横方向に延在するに過ぎない。
【０３４５】
Ｐ型浅いソース延長部ドーパントのドーズ量は、通常２×１０１３−２×１０１４イオン数／ｃｍ２であり、典型的には８×１０１３イオン数／ｃｍ２である。該Ｐ型浅いソース延長部注入ドーズ量の約四分の一が各方位角値において注入される。二フッ化ホロンの形態のボロンがＰ型浅いソース延長部ドーパントを構成する典型的な場合には、注入エネルギは通常５−２０ｋｅＶであり、典型的には１０ｋｅＶである。
【０３４６】
該Ｐ型ディープＳ／Ｄ延長部注入も四象限注入であって、傾斜角度αは約７°に等しく且つ基本方位角値β０は２０°−２５°に等しい。
【０３４７】
前述した注入ドーズ量及びエネルギ情報を検討すると、該Ｐ型浅いソース延長部注入及び該Ｐ型ディープＳ／Ｄ延長部注入は、同じ典型的な値の注入ドーズ量及びエネルギを使用していることが示されている。これら２つのＰ型注入は、Ｐ型半導体ドーパントと同じ原子種で及び同じ粒子イオン化荷電状態における同じＰ型ドーパントを含有する粒子種で、実施されるので、これら２つのＰ型注入は典型的に同じ条件で実施される。その結果、非対称的ＰチャンネルＩＧＦＥＴ１０２のプリカーサードレイン延長部２８２ＥＰにおけるＰ型ディープＳ／Ｄ延長部ドーパントの最大濃度の深さｙＤＥＰＫは、典型的に、プリカーサーソース延長部２８０ＥＰにおけるＰ型浅いソース延長部ドーパントの最大濃度の深さｙＳＥＰＫと同じである。
【０３４８】
Ｐ型注入したディープＳ／Ｄ延長部ドーパント及びＰ型注入した浅いソース延長部ドーパントは、昇温において実施される後のステップ期間中に熱拡散を経験する。イオン注入した半導体ドーパントの熱拡散は、それを広げさせるが、通常、その最大濃度の位置を巣直方向に著しく影響を与えるものではない。従って、ＰチャンネルＩＧＦＥＴ１０２のプリカーサーソース延長部２８０ＥＰにおけるＰ型浅いソース延長部ドーパントの最大濃度は、通常、最終的なソース延長部２８０Ｅ内におけるのとほぼ同じ位置に沿って垂直方向に発生し、且つ、従って、通常、ソース延長部２８０Ｅにおける全Ｐ型ドーパントの最大濃度とほぼ同じ位置に沿って垂直方向に発生する。ＩＧＦＥＴ１０２のプリカーサードレイン延長部２８２ＥＰにおけるＰ型ディープＳ／Ｄ延長部ドーパントの最大濃度は、同様に、通常、最終的なドレイン延長部２８２Ｅにおけるのとほぼ同じ位置に沿って垂直方向に、且つ、従って、通常、最終的なドレイン延長部２８２Ｅにおける全Ｐ型ドーパントの最大濃度とほぼ同じ位置に沿って垂直方向に発生する。これらの理由により、ＩＧＦＥＴ１０２の最終的なドレイン延長部２８２ＥにおけるＰ型ディープＳ／Ｄ延長部ドーパントの最大濃度の深さｙＤＥＰＫは、典型的に、最終的なソース延長部２８０ＥにおけるＰ型浅いソース延長部ドーパントの最大濃度の深さｙＳＥＰＫと同じである。
【０３４９】
クリチカルホトレジストマスク９６０が未だに所定位置にある間に、Ｎ型ソースハロードーパントを、著しく角度を付けた態様で、中程度のドーズ量で、ホトレジスト９６０における開口を介して、表面誘電体層９４８の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内に、イオン注入させて、（ａ）非対称的ＩＧＦＥＴ１０２のハローポケット部分２９０に対するＮプリカーサー２９０Ｐ、及び（ｂ）延長型ドレインＩＧＦＥＴ１０６のハローポケット部分３６６に対するＮプリカーサー３６６ｐ、を画定する。図１４ｍを参照のこと。ホトレジスト９６０を除去する。
【０３５０】
Ｎプリカーサーハローポケット部分２９０Ｐ及び３６６Ｐは、夫々、ＩＧＦＥＴ１０２及び１０６のＰ＋プリカーサーソース延長部２８０ＥＰ及び３６０ＥＰよりも一層深くに延在する。Ｎ型ソースハロードーパントの角度付き注入に起因して、ＩＧＦＥＴ１０２のＮプリカーサーハローポケット２９０Ｐは、そのＰ＋プリカーサーソース延長部２８０ＥＰを超えて且つそのプリカーサーゲート電極３０２Ｐの下側を途中まで横方向に延在する。ＩＧＦＥＴ１０６のＮプリカーサーハローポケット３６６Ｐは、同様に、そのＰ＋プリカーサーソース延長部３６０ＥＰを超えて且つそのプリカーサーゲート電極３８６Ｐの下側を途中まで横方向に延在する。
【０３５１】
該角度付きＮ型ソースハロー注入用の傾斜角度αは少なくとも１５°であり、通常は２０°−４５°であって、典型的には３０°である。該角度付きＮ型ソースハロー注入は四象限注入であって、基本方位角値β０は約４５°に等しい。Ｎ型ソースハロードーパントのドーズ量は、通常２×１０１３−８×１０１４イオン数／ｃｍ２であり、典型的には約４×１０１３イオン数／ｃｍ２である。該Ｎ型ソースハロー注入ドーズ量の約四分の一を各方位角値において注入する。該Ｎ型ソースハロードーパントは、通常、砒素又は燐から構成される。砒素が該Ｎ型ソースハロードーパントを構成する典型的な場合には、注入エネルギは７５−１５０ｋｅＶであり、典型的には１２５ｋｅＶである。該Ｎ型ソースハロー注入は、該Ｐ型浅いソース延長部注入前に、ホトレジスト９６０で実施することが可能である。
【０３５２】
横方向Ｓ／Ｄ延長部及びハローポケット部分を画定するために使用されるホトレジストマスク９５２，９５４，９５８，９６０は任意の順番で使用することが可能である。ホトレジストマスク９５２，９５４，９５８，９６０の特定の一つによって画定される該横方向Ｓ／Ｄ延長部又はハローポケット部分のどれもが図１４の半導体製造プロセスの実現例に従って作られるいずれのＩＧＦＥＴ内にも存在しない場合には、そのマスク及び関連する実現操作を該プロセス実現例から削除することが可能である。
【０３５３】
付加的なＲＴＡを結果的に得られる半導体構成体について実施して、注入したＰ型及びＮ型のＳ／Ｄ延長部及びハローポケットドーパントによって発生された格子損傷を修復し且つ該Ｓ／Ｄ延長部及びハローポケットドーパントの原子をエネルギ的に一層安定な状態に配置させる。該付加的なＲＴＡは非反応性環境において、９００−１０５０℃、典型的には９５０−１０００℃において、１０−５０秒、典型的には２５秒で実施される。
【０３５４】
該付加的なＲＴＡは、該Ｓ／Ｄ延長部及びハローポケットドーパントを垂直方向及び横方向へ拡散させる。該ウエルドーパント、特に該空の主要ウエルドーパント、は該付加的なＲＴＡ期間中に更に垂直方向及び横方向に拡散する。図１４の残部は、該空の主要ウエルドーパントの上方拡散を表しているに過ぎない。プリカーサー空の主要ウエル領域１８０Ｐ，１８２Ｐ，１８４ＡＰ，１８４ＢＰ，１８６ＡＰ，１８６ＢＰが誘電体層９４６及び９４８の熱成長の終わりまでに上部半導体表面に到達しない場合には、プリカーサー空の主要ウエル領域１８０Ｐ，１８２Ｐ，１８４ＡＰ，１８４ＢＰ，１８６ＡＰ，１８６ＢＰは、通常、該付加的なＲＴＡの終わりまでに上部半導体表面に到達する。この状態を図１４の残部において表している。
【０３５５】
分離したＰ−エピタキシャル層部分１３６Ｐ１−１３６Ｐ３，１３６Ｐ５，１２６Ｐ６はゼロへ収縮し且つ図１４の残部において表れることは無い。Ｐ−エピタキシャル層１３６Ｐは、実質的にＰ−基板領域１３６となる。延長型ドレインＮチャンネルＩＧＦＥＴ１０４に対しては、Ｐ−基板領域１３６の表面隣接部分１３６Ａが、Ｐプリカーサー空の主要ウエル領域１８４ＡＰ及びＮプリカーサー空の主要ウエル領域１８４ＢＰを横方向に分離させる。延長型ドレインＰチャンネルＩＧＦＥＴ１０６に対しては、Ｐ−基板領域１３６の表面隣接セグメント１３６Ｂが、Ｎプリカーサー空の主要ウエル領域１８６ＡＰ、Ｐプリカーサー空の主要ウエル領域１８６ＢＰ、及びディープＮウエル２１２の間に位置される。
【０３５６】
Ｇ５．ゲート側壁スペーサ及びソース／ドレインゾーンの主要部分の形成
湾曲した三角形状スペーサがプリカーサーポリシリコンゲート電極２６２Ｐ，３０２Ｐ，３４６Ｐ，３８６Ｐの横断方向側壁に沿って形成される。そのゲート側壁スペーサ形成は、誘電体層９４６及び９４８上にテトラエチルオルトシリケート（「ＴＥＯＳ」）の誘電体リニア層を付着させることにより開始される。該ＴＥＯＳリニア層の厚さは通常１２−１８ｎｍであり、好適には１３．５−１６．５ｎｍで、典型的には１５ｎｍである。ゲート電極シール用誘電体層９４６と上側に存在するＴＥＯＳリニア物質との結合がシール用誘電体層９６２を形成し、それはプリカーサーゲート電極２６２Ｐ，３０２Ｐ，３４６Ｐ，３８６Ｐに沿って延在する。図１４ｎを参照のこと。表面誘電体層９４８と上側に存在するＴＥＯＳリニア物質との結合は、表面誘電体層９６４を形成し、それは上部半導体表面に沿って延在する。
【０３５７】
図１４ｏを参照すると、誘電体層９６２及び９６４とは異なる化学組成の中間誘電体層９６６が層９６２及び９６４上に、２５−３５ｎｍ、典型的には３０ｎｍ、の厚さに付着される。中間誘電体層９６６の複数部分がプリカーサーゲート電極２６２Ｐ，３０２Ｐ，３４６Ｐ，３８６Ｐの側壁に沿って垂直方向に延在するシール用誘電体層９６２の複数部分に沿って垂直方向に延在する。中間誘電体層９６６は、典型的に、６３０−６５０℃、典型的には６４０−６４５℃で、１５−３５分、典型的には２０−３０分で付着させた窒化シリコンから構成される。
【０３５８】
中間誘電体層９６６とは異なる化学組成の上部層９６８を誘電体層９６６の上に、８０−１２０ｎｍ、典型的には１００ｎｍ、の厚さに付着させる。上部層９６８は、通常、６７０−６９０℃、典型的には６８０℃、で、２０−４０分、典型的には３０分、付着させた典型的にはＴＥＯＳである誘電体物質で形成される。
【０３５９】
非等方的エッチを実施して、中間誘電体層９６６の垂直に延在する部分に沿って延在している湾曲した三角形状部分を除いて、上部層９６８の全てを除去する。図１４ｐを参照のこと。図１４ｐにおける品目ＳＣは、上部層９６８の残存する湾曲した三角形状部分であって、（ａ）プリカーサーゲート電極２６２Ｐ，３０２Ｐ，３４６Ｐ，３８６Ｐのソース側及びドレイン側の横方向側部に沿ってシール用誘電体層９６２の垂直方向に延在する部部に沿って延在する中間誘電体層９６６の垂直方向に延在する部分に沿って、且つ（ｂ）表面誘電体層９６４の横方向に延在する部分に沿って延在する中間誘電体層９６６の横方向に延在する部分に沿って、延在している。該非等方的エッチは、典型的にはテトラフルオロメタン（ＣＦ４）、トリフルオロメタン（ＣＨＦ３）、及び、上部層９６８がＴＥＯＳから構成される場合には、アルゴンのプラズマで上部半導体表面に対して実質的に垂直に行なわれる。
【０３６０】
中間誘電体層９６６の露出部分、即ちソース側／ドレイン側の湾曲した三角形状の上部層部分ＳＣ及び上部層９６８のその他の残存する湾曲した三角形状部分（不図示）で被覆されていない層９９６の部分、を除去するためにエッチを実施する。図１４ｑを参照のこと。その結果、一対の湾曲した三角形状のスペーサ２６４Ｔ及び２６６Ｔが非対称的ＮチャンネルＩＧＦＥＴ１００のプリカーサーゲート電極２６２Ｐのソース側及びドレイン側の横方向側部に沿って延在する。一対の湾曲した三角形状のスペーサ３０４Ｔ及び３０６Ｔが、同様に、非対称的ＰチャンネルＩＧＦＥＴ１０２のプリカーサーゲート電極３０２Ｐのソース側及びドレイン側の横方向側部に沿って延在する。一対の湾曲した三角形状のスペーサ３４８Ｔ及び３５０Ｔが延長型ドレインＮチャンネルＩＧＦＥＴ１０４のプリカーサーゲート電極３４６Ｐのソース側及びドレイン側の横方向側部に沿って延在する。一対の湾曲した三角形状のスペーサ３８８Ｔ及び３９０Ｔが延長型ドレインＰチャンネルＩＧＦＥＴ１０６のプリカーサーゲート電極３８６Ｐのソース側及びドレイン側の横方向側部に沿って延在する。
【０３６１】
Ｌ形状第２スペーサ層ＳＢは、湾曲した三角形状の上部層部分ＳＣの直接下側に存在する中間誘電体層９６６の複数部分を構成する。Ｌ形状第１スペーサ層ＳＡは、Ｌ形状スペーサ層ＳＢ下側に存在する誘電体層９６２及び９６４の複数部分を構成する。各湾曲した三角形状のスペーサ２６４Ｔ，２６６Ｔ，３０４Ｔ，３０６Ｔ，３４８Ｔ，３５０Ｔ，３８８Ｔ又は３９０Ｔは、（ａ）湾曲した三角形状の上部層部分ＳＣの内の一つ、（ｂ）その湾曲した三角形状の部分ＳＣの下側に存在する第２スペーサ誘電体層ＳＢ、及び（ｃ）その第２スペーサ層ＳＢの下側に存在する第１スペーサ誘電体層ＳＡ、から構成される。従って、各湾曲した三角形状の上部層部分ＳＣは、フィラースペーサ（filler spacer）部分であって、それは、（ｉ）プリカーサーゲート電極２６２Ｐ，３０２Ｐ，３４６Ｐ又は３８６Ｐの片側に沿って位置されているスペーサ層ＳＡ及びＳＢの垂直に隣接し垂直に延在するセグメントによって形成されている垂直に延在する誘電体スペーサ部分、及び（ｉｉ）該垂直に延在する誘電体スペーサ部分と連続的であり且つ上部半導体表面に沿って延在しているスペーサ層ＳＡ及びＳＢの横方向に隣接し横方向に延在するセグメントによって形成されている横方向に延在する誘電体スペーサ部分、の間の空間をほぼ占有する。
【０３６２】
ＮチャンネルＩＧＦＥＴ１００及び１０４用の島状部１４０，１４４Ａ，１４４Ｂの上方に開口を有するホトレジストマスク９７０を、図１４ｒに示した如く、誘電体層９６２及び９６４及び湾曲した三角形状のゲート側壁スペーサ３０４Ｔ，３０６Ｔ，３８８Ｔ，３９０Ｔの上に形成する。Ｎ型主要Ｓ／Ｄドーパントを、非常に高いドーズ量で、ホトレジスト９７０における開口を介して、表面誘電体層９６４の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内に、イオン注入させて、（ａ）非対称的ＮチャンネルＩＧＦＥＴ１００のＮ＋＋主要ソース部分２４０Ｍ及びＮ＋＋主要ドレイン部分２４２Ｍ、及び（ｂ）延長型ドレインＮチャンネルＩＧＦＥＴ１０４のＮ＋＋主要ソース部分３２０Ｍ及びＮ＋＋ドレインコンタクト部分３３４、を画定する。
【０３６３】
プリカーサーゲート電極２６２Ｐ及び３４６Ｐ及び湾曲した三角形状のスペーサ２６４Ｔ，２６６Ｔ，３４８Ｔ，３５０Ｔは、ＮチャンネルＩＧＦＥＴ１００及び１０４のチャンネルゾーン２４４及び３２２であることが意図されている下側に存在するモノシリコン物質にＮ型主要Ｓ／Ｄドーパントが入り込むことを防止するためにＮ型主要Ｓ／Ｄ注入期間中にドーパント阻止用シールドとして作用する。重要なことであるが、Ｎ型主要Ｓ／Ｄ注入は、該ドーパント阻止用シールド内にスペーサ２６４Ｔ，２６６Ｔ，３４８Ｔ，３５０Ｔの湾曲した三角形状の部分ＳＣが存在した状態で、実施される。このことは、スペーサ２６４Ｔ，２６６Ｔ，３４８Ｔ，３５０Ｔの層ＳＢ及びＳＡの横方向に延在する部分を介して通過し且つチャンネルゾーン２４４及び３２２であることが意図されているモノシリコン物質内に入るであろうＮ型主要Ｓ／Ｄドーパントの量を実質的に減少させる。該Ｎ型主要Ｓ／Ｄドーパントは、又、ＮチャンネルＩＧＦＥＴ１００及び１０４のプリカーサーゲート電極２６２Ｐ及び３４６Ｐ内に入り、それによりプリカーサーゲート電極２６２Ｐ及び３４６Ｐを夫々Ｎ＋＋ゲート電極２６２及び３４６へ変換させる。ホトレジスト９７０を除去する。
【０３６４】
該Ｎ型主要Ｓ／Ｄドーパントのドーズ量は、通常２×１０１５−２×１０１６イオン数／ｃｍ２であり、典型的には７×１０１５イオン数／ｃｍ２である。該Ｎ型主要Ｓ／Ｄドーパントは、通常、砒素又は燐から構成される。砒素がＮ型主要Ｓ／Ｄドーパントを構成する典型的な場合には、注入エネルギは通常５０−１００ｋｅＶであり、典型的には６０−７０ｋｅＶである。
【０３６５】
この点において結果的に得られる半導体構成体について初期的スパイクアニールを通常実施して、注入したＮ型主要Ｓ／Ｄドーパントによって発生された格子損傷を修復し且つ該Ｎ型主要Ｓ／Ｄドーパントの原子をエネルギ的に一層安定な状態に配置させる。該スパイクアニールは、該半導体構成体の温度を１０００−１２００℃、典型的には１１００℃、へ上昇させることによって行われる。注入したＰ型及びＮ型ドーパントの著しい拡散が、通常、該初期的スパイクアニール期間中に発生する。何故ならば、該スパイクアニールの温度は極めて高いからである。該スパイクアニールは、又、ＮチャンネルＩＧＦＥＴ１００及び１０４のゲート電極２６２及び３４６内のＮ型主要Ｓ／Ｄドーパントを広げさせる。
【０３６６】
該初期的スパイクアニールを完了すると、非対称的ＮチャンネルＩＧＦＥＴ１００のＮ＋＋主要Ｓ／Ｄ部分２４０Ｍ及び２４２Ｍ外側のプリカーサー領域２４０ＥＰ，２４２ＥＰ，２５０Ｐの部分は、今や、夫々、そのＮ＋ソース延長部２４０Ｅ、そのＮ＋ドレイン延長部２４２Ｅ，及びそのＰソース側ハローポケット部分２５０を実質的に構成する。ソース２４０、ドレイン２４２及びハローポケット部分２５０外側の今はＰ型空のウエルボディ物質１８０であるＰプリカーサー空の主要ウエル領域１８０Ｐの部分は、ＩＧＦＥＴ１００のＰ型空のウエル主要ボディ物質部分２５４を実質的に構成する。プリカーサー点線２５６Ｐは、今は、実質的に点線２５６であって、それは主要ボディ物質部分２５４内のＰ型ドーピングが、上方へ移る場合に、中程度から軽度へ降下する箇所を実質的に境界を定めている。
【０３６７】
延長型ドレインＮチャンネルＩＧＦＥＴ１０４のＮ＋＋主要ソース部分３２０Ｍ外側のプリカーサ領域３２０ＥＰ及び３２６Ｐの部分は、夫々、そのＮ＋ソース延長部３２０Ｅ及びそのＰソース側ハローポケット部分３２６を実質的に構成する。ハローポケット部分３２６外側の今はＰ型空のウエルボディ物質１８４ＡであるＰプリカーサー空の主要ウエル領域１８４ＡＰの部分は、ＩＧＦＥＴ１０４のＰボディ物質部分３２８を実質的に構成する。Ｎ＋＋外部ドレインコンタクト部分３３４外側の今はドレイン１８４ＢであるＮプリカーサー空の主要ウエル領域１８４ＢＰの部分は、ＩＧＦＥＴ１０４のＮ空のウエルドレイン部分３３６を実質的に構成する。プリカーサー点線３３２Ｐ及び２４０Ｐは、今は、実質的に夫々の点線３３２及び３４０であって、それらは、夫々、ボディ物質部分３２８及びドレイン部分３３６における正味のドーピングが、上方へ移る場合に、中程度から軽度へ降下する箇所のほぼ境界を定めている。
【０３６８】
ＮチャンネルＩＧＦＥＴ１００及び１０４のソース・ボディ及びドレイン・ボディ接合は、ホトレジストマスク９７０が所定位置にある間に、該マスク内の開口を介してここではＮ型接合グレイディングドーパントとして呼称されるＮ型半導体ドーパントを注入することによって、接合容量を減少させるために、垂直方向にグレイデッドさせる、即ち勾配を付ける、ことが可能である。該Ｎ型接合グレイディングドーパントは、該Ｎ型主要Ｓ／Ｄドーパントよりも一層大きなレンジで且つ一層低いドーズ量で注入させる。いずれの場合においても、該初期的スパイクアニールは該注入されたＮ型接合グレイディングＳ／Ｄドーパントによって発生された格子損傷を修復し且つ該Ｎ型接合グレイディングＳ／Ｄドーパントの原子をエネルギ的に一層安定な状態に配置させる。
【０３６９】
ＰチャンネルＩＧＦＥＴ１０２及び１０６用の島状部１４２，１４６Ａ，１４６Ｂの上方に開口を有するホトレジストマスク９７２を、図１４ｓに示した如く、誘電体層９６２及び９６４及びゲート側壁スペーサ２６４Ｔ，２６６Ｔ，３４８Ｔ，３５０Ｔの上に形成する。Ｐ型主要Ｓ／Ｄドーパントを、非常に高いドーズ量で、ホトレジスト９７２における開口を介して、表面誘電体層９６４の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内に、イオン注入して、（ａ）非対称的ＰチャンネルＩＧＦＥＴ１０２のＰ＋＋主要ソース部分２８０Ｍ及びＰ＋＋主要ドレイン部分２８２Ｍ、及び（ｂ）延長型ドレインＰチャンネルＩＧＦＥＴ１０６のＰ＋＋主要ソース部分３６０Ｍ及びＰ＋＋ドレインコンタクト部分３７４、を画定する。
【０３７０】
プリカーサーゲート電極３０２Ｐ及び３８６Ｐ及び湾曲した三角形状のスペーサ３０４Ｔ，３０６Ｔ，３８８Ｔ，３９０Ｔは、Ｐ型主要Ｓ／Ｄ注入期間中にドーパント阻止用シールドとして作用して、Ｐ型主要Ｓ／ＤドーパントがＰチャンネルＩＧＦＥＴ１０２及び１０６のチャンネルゾーン２８４及び３６２であることが意図されている下側に存在するモノシリコン物質内に入ることを防止する。Ｐ型主要Ｓ／Ｄ注入は、ドーパント阻止用シールド内にスペーサ３０４Ｔ，３０６Ｔ，３８８Ｔ，３９０Ｔの湾曲した三角形状の部分ＳＣが存在した状態で実施される。このことは、スペーサ３０４Ｔ，３０６Ｔ，３８８Ｔ，３９０Ｔの層ＳＢ及びＳＡの横方向に延在する部分を介して通過してチャンネルゾーン２８４及び３６２であることが意図されているモノシリコン物質内に入るようなＰ型主要Ｓ／Ｄドーパントの量を実質的に減少させる。Ｐ型主要Ｓ／Ｄドーパントは、又、ＰチャンネルＩＧＦＥＴ１０２及び１０６のプリカーサーゲート電極３０２Ｐ及び３８６Ｐ内にも入る。プリカーサー電極３０２Ｐ及び３８６Ｐは、夫々、Ｐ＋＋ゲート電極３０２及び３８６へ変換される。ホトレジスト９７２を除去する。
【０３７１】
Ｐ型主要Ｓ／Ｄドーパントのドーズ量は、通常２×１０１５−２×１０１６イオン数／ｃｍ２であり、典型的には約７×１０１５イオン数／ｃｍ２である。Ｐ型主要Ｓ／Ｄドーパントは、通常、元素の形態にあるか又は二フッ化ボロンの形態にあるボロンから構成される。Ｐ型主要Ｓ／Ｄドーパントが元素ボロンである典型的な場合には、注入エネルギは２−１０ｋｅＶであり、典型的には５ｋｅＶである。
【０３７２】
ポリシリコン抵抗であることが指定されているゲート電極ポリシリコン層のいずれかの部分が、典型的に、ゲート電極ポリシリコン層の付着の後に実施される上述したドーピングステップの一つ又はそれ以上の期間中に、Ｎ型又はＰ型の半導体ドーパントでドープされる。例えば、ポリシリコン抵抗部分は、Ｎ型主要Ｓ／Ｄドーパント又はＰ型主要Ｓ／Ｄドーパントでドープすることが可能である。
【０３７３】
結果的に得られる半導体構成体について更なるスパイクアニールを実施して、注入したＰ型主要Ｓ／Ｄドーパントによって発生された格子損傷を修復し且つＰ型主要Ｓ／Ｄドーパントの原子をエネルギ的に一層安定な状態に配置させる。該更なるスパイクアニールは、該半導体構成体の温度を９００−１２００℃、典型的には１１００℃、へ上昇させることによって行われる。注入したＰ型及びＮ型のドーパントの著しい拡散が、通常、該更なるスパイクアニール期間中に発生する。というのは、該更なるスパイクアニールの温度は極めて高いからである。該更なるスパイクアニールは、又、ＰチャンネルＩＧＦＥＴ１０２及び１０６のゲート電極３０２及び３８６内のＰ型主要Ｓ／Ｄドーパントを広げさせる。
【０３７４】
Ｎ型主要Ｓ／Ｄドーパントとして使用した該元素（砒素又は燐）の原子は、Ｐ型主要Ｓ／Ｄドーパントとして使用される元素であるボロンの原子よりも一層大きい。その結果、Ｎ型主要Ｓ／Ｄ注入は、ボロンＰ型主要Ｓ／Ｄ注入よりも一層多く格子損傷を発生させる蓋然性がある。Ｎ型主要Ｓ／Ｄ注入の直後に実施される該初期的なスパイクアニールがＮ型主要Ｓ／Ｄ注入によって発生された格子損傷の全てを修復するものではない限り、該更なるスパイクアニールがＮ型主要Ｓ／Ｄ注入によって発生された格子損傷の残部を修復させる。更に、ボロンは、Ｎ型主要Ｓ／Ｄドーパントとして使用されるいずれの元素よりも、一層早く、且つ、従って、与えられた量の昇温拡散刺激に対して一層遠くに拡散する。Ｎ型主要Ｓ／Ｄ注入及び関連するスパイクアニールを実施した後にＰ型主要Ｓ／Ｄ注入及び関連するスパイクアニールを実施することによって、Ｎ型主要Ｓ／Ｄドーパントの著しい不所望の拡散を発生すること無しに、Ｐ型主要Ｓ／Ｄドーパントの不所望の拡散が回避される。
【０３７５】
該更なるスパイクアニールの完了後に、非対称的ＰチャンネルＩＧＦＥＴ１０２のＰ＋＋主要Ｓ／Ｄ部分２８０Ｍ及び２８２Ｍ外側のプリカーサ領域２８０ＥＰ，２８２ＥＰ，２９０Ｐの部分は、夫々、そのＰ＋ソース延長部２８０Ｅ、そのＰ＋ドレイン延長部２８２Ｅ、及びそのＮソース側ハローポケット部分２９０を構成する。ソース２８０、ドレイン２８２、ハローポケット部分２９０外側の今はＮ型空のウエルボディ物質１８２であるＮプリカーサー空の主要ウエル領域１８２Ｐの部分は、ＩＧＦＥＴ１０２のＮ型空のウエル主要ボディ物質部分２９４を構成する。プリカーサー点線２９６Ｐは、今は、点線２９６であり、それは、主要ボディ物質部分２９４内のＮ型ドーピングが、上方へ移る場合に、中程度から軽度へ降下する箇所を概略的に境界を定めている。
【０３７６】
延長型ドレインＰチャンネルＩＧＦＥＴ１０６のＰ＋＋主要ソース部分３６０Ｍ外側のプリカーサー領域３６０ＥＰ及び３６６Ｐの部分は、夫々、そのＰ＋ソース延長部３６０Ｅ及びそのＮソース側ハローポケット部分３６６を構成する。ハローポケット部分３６６外側の今はＮ型空のウエルボディ物質１８６ＡであるＮプリカーサー空の主要ウエル領域１８６ＡＰの部分は、ＩＧＦＥＴ１０６のＮボディ物質部分３６８を構成する。Ｐ＋＋外部ドレインコンタクト部分３７４外側の今は空のウエル領域１８６ＢであるＰプリカーサー空の主要ウエル領域１８６ＢＰの部分は、ＩＧＦＥＴ１０６のＰ空のウエルドレイン部分３７６を構成する。プリカーサー点線３７２Ｐ及び３８０Ｐは、今は、夫々、点線３７２及び３８０であって、それらは、夫々、ボディ物質部分３６８及びドレイン部分３７６内の正味のドーピングが、上方へ移る場合に、中程度から軽度へ降下する箇所の境界を定めている。
【０３７７】
ＰチャンネルＩＧＦＥＴ１０２及び１０６のソース・ボディ接合及びドレイン・ボディ接合は、ホトレジストマスク９７２が所定位置にある間に該マスク内の開口を介して、ここではＰ型接合グレイディングドーパントとして呼称されるＰ型半導体ドーパントを注入することによって接合容量を減少させるために、垂直方向にグレイデッドとさせることが可能である。該Ｐ型接合グレイディングドーパントは、Ｐ型主要Ｓ／Ｄドーパントよりも、一層大きなレンジ及び一層低いドーズ量で注入される。該Ｐ型主要又は接合グレイディングＳ／Ｄ注入のいずれかを先に実施することが可能である。いずれの場合においても、該更なるスパイクアニールが、注入されたＰ型接合グレイディングＳ／Ｄドーパントによって発生された格子損傷を修復し、且つ該Ｐ型接合グレイディングＳ／Ｄドーパントの原子をエネルギ的に一層安定な状態に配置させる。図１４ｔはこの点における本半導体構成体を示しており、スペーサ２６４Ｔ，２６６Ｔ，３０４Ｔ，３０６Ｔ，３４８Ｔ，３５０Ｔ，３８８Ｔ，３９０Ｔの各々は湾曲した三角形状である。
【０３７８】
Ｇ６．最終処理
誘電体層９６２の露出した部分、即ち湾曲した三角形状のスペーサ２６４Ｔ，２６６Ｔ，３０４Ｔ，３０６Ｔ，３４８Ｔ，３５０Ｔ，３８８Ｔ，３９０Ｔによって被覆されていない部分、を除去するためにエッチを実施する。本半導体構成体が１個又はそれ以上のポリシリコン抵抗を有する場合には、典型的にはシリコン酸化物である誘電体物質のキャッピング層（不図示）を本構成体の上に形成する。いずれの場合にも、最終的なアニール、典型的にはＲＴＡ、を本半導体構成体について実施して、所望の最終的なドーパント分布を得且つ残留格子損傷を修復する。
【０３７９】
適切なホトレジストマスク（不図示）を使用して（必要に応じて）、該キャッピング物質を本構成体の選択した区域から除去する。特に、該キャッピング物質は、ＩＧＦＥＴ１００，１０２，１０４，１０６用の島状部１８０，１８２，１８４Ａ，１８４Ｂ，１８６Ａ，１８６Ｂの上方の区域から除去して、ゲート電極２６２，３０２，３４６，３８６を露出させると共に、非対称的ＩＧＦＥＴ１００及び１０２の主要ソース部分２４０Ｍ及び２８０Ｍ、ＩＧＦＥＴ１００及び１０２の主要ドレイン部分２４２Ｍ及び２８２Ｍ、延長型ドレインＩＧＦＥＴ１０４及び１０６の主要ソース部分３２０Ｍ及び３６０Ｍ、及びＩＧＦＥＴ１０４及び１０６のドレインコンタクト部分３３４及び３７４を露出させる。該キャッピング物質は、典型的に、ポリシリコン抵抗として指定されているゲート電極ポリシリコン層のいずれの部分の殆どの上に維持されて、次の操作期間中に該ポリシリコン部分のその様にキャッピングされた部分に沿ってメタルシリサイドが形成されることを防止する。
【０３８０】
ゲート側壁スペーサ２６４Ｔ，２６６Ｔ，３０４Ｔ，３０６Ｔ，３４８Ｔ，３５０Ｔ，３８８Ｔ，３９０Ｔの湾曲した三角形状の部分ＳＣは、典型的に、該キャッピング層の物質を除去する過程中に除去される。図１４ｕを参照のこと。各湾曲した三角形状のスペーサ２６４Ｔ，２６６Ｔ，３０４Ｔ，３０６Ｔ，３４８Ｔ，３５０Ｔ，３８８Ｔ又は３９０Ｔは、それにより、第１誘電体層ＳＡと上側に存在する第２誘電体層ＳＢとから構成されるＬ形状ゲート側壁誘電体スペーサ２６４，２６６，３０４，３０６，３４８，３５０，３８８又は３９０へ変換される。
【０３８１】
ＩＧＦＥＴ１００，１０２，１０４，１０６のメタルシリサイド層２６８，２７０，２７２，３０８，３１２，３５２，３５４，３５６，３９２，３９４，３９６は、夫々、ＩＧＦＥＴ１００，１０２，１０４，１０６への電気的コンタクトを形成する場合における第１ステップとして、下側に存在するポリシリコン及びモノシリコン領域の上部表面に沿って形成される。該メタルシリサイド形成は、典型的に、典型的にはコバルトである適切なメタルの薄い層を本構成体の上部表面上に付着させること、及び該メタルを下側に存在するシリコンと反応させるための低温ステップを実施することを必要とする。反応しなかったメタルは除去する。第２低温ステップを実施して、該メタルと下側に存在するシリコンとの反応を完結させ且つそれによりメタルシリサイド層２６８，２７０，２７２，３０８，３１０，３１２，３５２，３５４，３５６，３９２，３９４，３９６を形成する。重要なことであるが、該メタルシリサイド形成期間中に湾曲した三角形状のスペーサ部分ＳＣが存在しないことは該メタルシリサイド形成を容易化させる。
【０３８２】
該メタルシリサイド形成はＩＧＦＥＴ１００，１０２，１０４，１０６の基本的な製造を完了する。結果的に得られるＣＩＧＦＥＴ構成体は図１１に示される如きものに表われる。該ＣＩＧＦＥＴ構成体は、その後、メタルシリサイド層２６８，２７０，２７２，３０８，３１０，３１２，３５２，３５４，３５６，３９２，３９４，３９６と接触する典型的にはメタルである更なる導電性物質（不図示）が設けられて、ＩＧＦＥＴ１００，１０２，１０４，１０６に対する電気的コンタクトを完成する。
【０３８３】
Ｇ７．スペーサ成形（shaping）シーケンスの利点
上述した如く、ボロンは、典型的に、最終的なＬ形状ゲート側壁スペーサ３０４，３０６，３８８，３９０が湾曲した三角形状のフィラースペーサ部分ＳＣを包含する夫々先の湾曲した三角形状の形態３０４Ｔ，３０６Ｔ，３８８Ｔ，３９０Ｔにある場合に、図１４ｓの段階においてＩＧＦＥＴ１０２及び１０６の主要ソース部分２８０Ｍ及び３６０Ｍを画定するためのイオン注入におけるＰ型主要Ｓ／Ｄドーパントである。砒素は、典型的に、図１４ｍの先の段階におけるＰチャンネルＩＧＦＥＴ１０２及び１０６のプリカーサーハローポケット部分２９０Ｐ及び３６６Ｐを画定するためのイオン注入におけるＮ型ソースハロードーパントとして使用される。
【０３８４】
半導体物質内への半導体ドーパントのイオン注入は、半導体格子を損傷し且つ結晶欠陥を導入する。砒素はボロンよりも一層大きな原子であるから、砒素注入は、通常、同じ注入レンジにおいて、ボロン注入よりも一層多くの格子損傷を発生させる。又、ボロンは、一般的に、比較的早く拡散し、特に砒素と比較した場合にはそうである。
【０３８５】
図１４ｓの段階においてボロンでのＰ型主要Ｓ／Ｄ注入期間中に、スペーサ３０４Ｔ，３０６Ｔ，３８８Ｔ，３９０Ｔが最終スペーサ３０４，３０６，３８８，３９０のＬ形状であった場合には、ボロンの幾らかがスペーサ層ＳＡ及びＳＢの横方向に延在する部分を介して通過してＰチャンネルＩＧＦＥＴ１０２及び１０６のチャンネルゾーン２８４及び３６２であることが意図されているモノシリコン内へ、及び／又は、そのようなモノシリコンの近くに、入り込む場合がある。図１４ｍの先のＮ型ソースハロー注入段階における砒素注入によって発生された格子損傷に起因して、該ボロンＰ型主要Ｓ／Ｄドーパントの幾らかが、後の昇温ステップ期間中に、チャンネルゾーン２８４及び３６２であることが意図されている半導体物質内に不所望に遠くに侵入する場合がある。換言すると、砒素Ｎ型ソースハロー注入によって発生された格子損傷は、ボロンＰ型主要Ｓ／Ｄドーパントの拡散を不所望に向上させる場合がある。向上されたボロン拡散は、ＩＧＦＥＴ１０２及び１０６の特性を劣化させる場合があり、例えば、それらのチャンネルゾーン２８４及び３６２を不所望に短絡させる場合がある。
【０３８６】
図１４の製造プロセスにおいては、図１４ｓの段階におけるＰ型主要Ｓ／Ｄ注入は、ゲート側壁スペーサ３０４，３０６，３８８，３９０がそれらの夫々先の湾曲した三角形状の形態３０４Ｔ，３０６Ｔ，３８８Ｔ，３９０Ｔにある間に、実施される。湾曲した三角形状のスペーサ３０４Ｔ，３０６Ｔ，３８８Ｔ，３９０Ｔのフィラースペーサ部分ＳＣは、注入シールドとして作用し、それは、ボロンＰ型主要Ｓ／ＤドーパントがＰチャンネルＩＧＦＥＴ１０２及び１０６のチャンネルゾーン２８４及び３６２であることが意図されているモノシリコン内に入ること、及び／又は、その様に意図された位置近くのモノシリコン内に入ること、を阻止する。チャンネルゾーン２８４及び３６２であることが意図されている半導体物質に入るボロンＰ型主要Ｓ／Ｄドーパントの量は著しく減少される。チャンネルゾーン２８４及び３６２であることが意図されている半導体物質内のボロンＰ型主要Ｓ／Ｄドーパントから発生する場合があり且つ砒素Ｎ型ソースハロードーパントのイオン注入に起因して増加される場合のあるＩＧＦＥＴ劣化は著しく減少される。
【０３８７】
フィラースペーサ部分ＳＣは、上述した如く、Ｐ型主要Ｓ／Ｄ注入の後であるがＰチャンネルＩＧＦＥＴ１０２及び１０６の電気的コンタクトを形成する前に、湾曲した三角形状のスペーサ３０４Ｔ，３０６Ｔ，３８８Ｔ，３９０Ｔから除去される。フィラースペーサ部分ＳＣはＩＧＦＥＴ１０２及び１０６への電気的コンタクトの形成期間中は存在しないので、フィラースペーサ部分ＳＣは電気的コンタクトの形成を阻止するものではない。従って、電気的コンタクトを形成することは一層容易であり、特に、ＩＧＦＥＴ１０２の主要ソース部分２８０Ｍ及び主要ドレイン部分２８２Ｍに沿ってのメタルシリサイド層３１０及び３１２、及びＩＧＦＥＴ１０６の主要ソース部分２８０Ｍ及び主要ドレイン部分２８２Ｍに沿ってのメタルシリサイド層３１０及び３１２の場合にそうである。このことは、ＩＧＦＥＴ集積度を増加させることを可能とする。
【０３８８】
Ｈ．変形例
本発明を特定の実施例について説明してきたが、本説明は専ら例示的な目的のためであり特許請求の範囲に定義される本発明の範囲を制限するものとして解釈されるべきものではない。例えば、半導体ボディにおける又は／及びゲート電極におけるシリコンはその他の半導体物質で置換することが可能である。置換候補は、ゲルマニウム、シリコン・ゲルマニウム合金、ガリウム砒素等の３ａ族−５ａ族合金、を包含する。
【０３８９】
ドープしたポリシリコンゲート電極と夫々上側に存在するメタルシリサイド層とで形成される複合ゲート電極は、実質的に完全に耐火性メタル又は実質的に完全にメタルシリサイド、例えばコバルトシリサイド、ニッケルシリサイド、又はプラチナシリサイド、でそれらの仕事関数を制御するためにシリサイドゲート電極内にドーパントが与えられている、からなるゲート電極で置換させることが可能である。
【０３９０】
ポリシリコンは一つのタイプの非単結晶シリコン８（「非モノシリコン」）である。該ゲート電極は、好適には、ドープしたポリシリコンから構成されるものであるとして上に説明してきた。代替的には、該ゲート電極は別のタイプのドープした非モノシリコン、例えばドープした非晶質シリコン又はドープした多結晶シリコン、から構成することが可能である。たとえゲート電極がドープしたポリシリコンから構成される場合であっても、該ゲート電極に対するプリカーサーは、ポリシリコン以外の、非晶質シリコン又は別のタイプの非モノシリコンとして付着させることが可能である。該プリカーサーゲート電極の付着に続く昇温ステップ期間中の昇温が該ゲート電極における該シリコンをポリシリコンへ変換させる。
【０３９１】
ＩＧＦＥＴ１００，１０２，１０４，１０６のゲート誘電体層は、代替的に、高い誘電率のハフニウム酸化物等の物質で形成することが可能である。その場合には、ｔＧｄＬ低及びｔＧｄＨ高値のゲート誘電体厚さは典型的に幾分一層高い。
【０３９２】
Ｎ型ディープＳ／Ｄ延長部ドーパントがＮ型浅いソース延長部ドーパントと同じＮ型ドーパントである代替例においては、アニールは、オプションとして、（ｉ）Ｎ型ディープＳ／Ｄ延長部注入に対する図１４ｈの段階と、（ｉｉ）その注入は未だに実施されていないのでＮ型浅いソース延長部ドーパントを拡散させること無しに、Ｎ型ディープＳ／Ｄ延長部ドーパントを拡散させるためのＮ型浅いソース延長部注入に対する図１４ｉの段階と、の間に実施することが可能である。
【０３９３】
ＩＧＦＥＴ１００，１０２，１０４，１０６に対して、上に引用した国際特許出願＿＿＿＿、代理人ドケット番号ＮＳ−７００５ＷＯに記載した変形例のどれでも本ＣＩＧＦＥＴ構成体の構成及び製造に適用することが可能である。従って、特許請求の範囲に記載した本発明の真の範囲を逸脱すること無しに、種々の修正が当業者によって行われ得る。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１−１】
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【図１１−２】
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【図１２】
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【図１３】
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【図１４】
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【図１４ｄ】
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【図１４ｅ】
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【図１４ｆ】
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【図１４ｇ】
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【図１４ｈ】
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【図１４ｉ】
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【図１４ｊ】
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【図１４ｋ】
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【図１４ｌ】
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【図１４ｍ】
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【図１４ｎ】
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【図１４ｏ】
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【図１４ｐ】
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【図１４ｑ】
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【図１４ｒ】
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【図１４ｓ】
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【図１４ｔ】
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【図１４ｕ】
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【国際調査報告】
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