(57)【要約】【課題】ハイブリッドデータ、コード及びキャッシュ保存のためのNANDベースNOR 及びNANDフラッシュ及びSRAM具備のワンチップ統合メモリシステムの提供。【解決手段】NANDフラッシュメモリ、NOR フラッシュメモリ及びSRAMを包含し、シングルチップ上に製造されるメモリである。NAND及びNOR メモリのいずれも同じNAND製造プロセスで製造される。これら三つのメモリは該シングルチップの同じアドレスバス、データバス、及びピンを共用する。該アドレスバスはコード、データ及びアドレスの双方向の受け取りと出力に供される。該データバスも双方向のデータの受け取り及び伝送に供される。一つの外部チップイネーブルピン及び一つの外部出力イネーブルピンがこれら三つのメモリに共用されることでシングルチップに必要なピン数を減らす。NAND及びNOR メモリはいずれもデュアル読み出しページバッファとデュアル書き込みページバッファを有し、ロード中読み出しとプログラム中書き込みの動作を行ない、これにより読み出しと書き込み動作を加速する。メモリマップ法が異なるメモリ、状態レジスタ、及びデュアル読み出しページバッファ又はデュアル書き込みページバッファの選択のために使用される。【選択図】図３
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【特許請求の範囲】
【請求項１】
シングルチップ上のメモリシステムにおいて、
NANDフラッシュメモリであって、状態レジスタと複数のNANDセルを有し、該複数のNANDセルは複数のビットライン、該複数のビットラインと平行な複数のソースライン、該ビットライン及び該ソースラインに垂直な複数のワードラインを有する、上記NANDフラッシュメモリと、
NOR フラッシュメモリであって、状態レジスタと複数のNOR セルを有し、各該NOR セルは、対称な２-NAND セルストリングで形成されビットラインに接続されたドレイン、該ビットラインに平行なソースラインに接続されたソース、及び該ビットラインと該ソースラインに垂直な二つのワードラインに接続された二つのフローティングゲートを有する、上記NOR フラッシュメモリと、
該NANDフラッシュメモリと該NOR フラッシュメモリにより共用されるアドレスバスと、
該NANDフラッシュメモリと該NOR フラッシュメモリにより共用されるデータバスと、
を包含し、そのうち、該アドレスバスと該データバスは、いずれも、該メモリシステムへの外部入力の受け取りと該メモリシステムからの出力伝送に関して双方向であり、該NANDフラッシュメモリ及び該NOR フラッシュメモリは統合化NAND製造プロセスと同じNANDセルにより形成されることを特徴とする、シングルチップ上のメモリシステム。
【請求項２】
請求項１記載のシングルチップ上のメモリシステムにおいて、該NANDフラッシュメモリ及び該NOR フラッシュメモリは、同じファウラー・ノードハイムトンネル現象スキームを、ページプログラム、ページ消去及びブロック消去動作を実行するために使用することを特徴とする、シングルチップ上のメモリシステム。
【請求項３】
請求項１記載のシングルチップ上のメモリシステムにおいて、該メモリシステムは、互換性のあるNOR ベースコマンドセットとNANDベースコマンドセットを提供するためのNANDベースソフトウエアコマンドを有することを特徴とする、シングルチップ上のメモリシステム。
【請求項４】
請求項１記載のシングルチップ上のメモリシステムにおいて、該アドレスバスは、該NANDフラッシュメモリと該NOR フラッシュメモリのコード、データ及びアドレスを受け取ると共に、該NANDフラッシュメモリと該NOR フラッシュメモリの該状態レジスタの内容を出力するのに使用されることを特徴とする、シングルチップ上のメモリシステム。
【請求項５】
請求項１記載のシングルチップ上のメモリシステムにおいて、該メモリシステムは、該アドレスバスより該NANDフラッシュメモリ又は該NOR フラッシュメモリの該状態レジスタの内容読み出しのための非同期状態レジスタ読み出しコマンドを有することを特徴とする、シングルチップ上のメモリシステム。
【請求項６】
請求項１記載のシングルチップ上のメモリシステムにおいて、該シングルチップは、該NANDフラッシュメモリと該NOR フラッシュメモリにより共用される一つのシングル外部出力イネーブル(OE)ピンと一つのシングル外部チップイネーブル(CE)ピンを備えたことを特徴とする、シングルチップ上のメモリシステム。
【請求項７】
請求項６記載のシングルチップ上のメモリシステムにおいて、該NANDフラッシュメモリと該NOR フラッシュメモリは、メモリマップ(memory-mapped) 法で、該シングル外部OEピンと該シングル外部CEピンと共に異なるアドレスを使用して選択されることを特徴とする、シングルチップ上のメモリシステム。
【請求項８】
請求項６記載のシングルチップ上のメモリシステムにおいて、該NANDフラッシュメモリの該状態レジスタと該NOR フラッシュメモリの該状態レジスタは、メモリマップ(memory-mapped) 法で、該シングル外部OEピンと該シングル外部CEピンと共に異なるアドレスを使用して選択されることを特徴とする、シングルチップ上のメモリシステム。
【請求項９】
請求項１記載のシングルチップ上のメモリシステムにおいて、該シングルチップは、該NANDフラッシュメモリと該NOR フラッシュメモリにより共用される複数のピンを備え、該複数のピンの定義は、該NOR フラッシュメモリのピン定義に該NANDフラッシュメモリの必要を満たすために追加ピン定義が加えられたものとされることを特徴とする、シングルチップ上のメモリシステム。
【請求項１０】
請求項１記載のシングルチップ上のメモリシステムにおいて、該シングルチップは、該シングルチップ内の該NANDフラッシュメモリと該NOR フラッシュメモリそれぞれのための内部RY/BY#信号を備えると共に、該NANDフラッシュメモリと該NOR フラッシュメモリに共用される外部RY/BY#ピンを備えたことを特徴とする、シングルチップ上のメモリシステム。
【請求項１１】
請求項１０記載のシングルチップ上のメモリシステムにおいて、ホストが命令を発して、該NANDフラッシュメモリ又は該NOR フラッシュメモリに該外部RY/BY#ピンをアクティベートする完成した書き込み動作が有るかを判断して、それから該外部RY/BY#ピンをリセットして該NANDフラッシュメモリ又は該NOR フラッシュメモリの追加書き込み動作の完成を待つことを特徴とする、シングルチップ上のメモリシステム。
【請求項１２】
請求項１記載のシングルチップ上のメモリシステムにおいて、該メモリシステムは、或いは、該データバスに該NANDフラッシュメモリと該NOR フラッシュメモリのデータを出力することで、同時に該NANDフラッシュメモリと該NOR フラッシュメモリを読み出すための同期読み出しコマンドを有することを特徴とする、シングルチップ上のメモリシステム。
【請求項１３】
請求項１記載のシングルチップ上のメモリシステムにおいて、該NANDフラッシュメモリはさらにデュアル読み出しページバッファを包含することを特徴とする、シングルチップ上のメモリシステム。
【請求項１４】
請求項１３記載のシングルチップ上のメモリシステムにおいて、該シングルチップは該NANDフラッシュメモリと該NOR フラッシュメモリにより共用される一つのシングル外部イネーブル(OE)ピンと一つのシングル外部チップイネーブル(CE)ピンを備えたことを特徴とする、シングルチップ上のメモリシステム。
【請求項１５】
請求項１４記載のシングルチップ上のメモリシステムにおいて、該NANDフラッシュメモリの該デュアル読み出しページバッファはメモリマップ方法により該シングル外部OEピンと該シングル外部CEピンと共に異なるアドレスを使用して選択されることを特徴とする、シングルチップ上のメモリシステム。
【請求項１６】
請求項１３記載のシングルチップ上のメモリシステムにおいて、該NANDフラッシュメモリはさらに、ロード中読み出し動作を行うことで、該デュアル読み出しページバッファの一つからのデータ読み出しを、該NANDフラッシュメモリから他の読み出しページバッファへのデータロード動作中に同時に実行することを特徴とする、シングルチップ上のメモリシステム。
【請求項１７】
請求項１３記載のシングルチップ上のメモリシステムにおいて、該NANDフラッシュメモリはさらに、該デュアル読み出しページバッファの一つでロード中読み出しセクション動作を行なうことで、該一つの読み出しページバッファの一つのセクションからのデータ読み出しを、該NANDフラッシュメモリから該一つの読み出しページバッファの他のセクションへの同時データロード動作の間に実行することを特徴とする、シングルチップ上のメモリシステム。
【請求項１８】
請求項１記載のシングルチップ上のメモリシステムにおいて、該NANDフラッシュメモリはさらに、デュアル書き込みページバッファを包含することを特徴とする、シングルチップ上のメモリシステム。
【請求項１９】
請求項１８記載のシングルチップ上のメモリシステムにおいて、該シングルチップは、該NANDフラッシュメモリと該NOR フラッシュメモリにより共用される一つのシングル外部出力イネーブル(OE)ピンと一つのシングル外部チップイネーブル(CE)ピンを備えたことを特徴とする、シングルチップ上のメモリシステム。
【請求項２０】
請求項１９記載のシングルチップ上のメモリシステムにおいて、該NANDフラッシュメモリの該デュアル書き込みページバッファは、メモリマップ(memory-mapped) 法で、該シングル外部OEピンと該シングル外部CEピンと共に異なるアドレスを使用して選択されることを特徴とする、シングルチップ上のメモリシステム。
【請求項２１】
請求項１８記載のシングルチップ上のメモリシステムにおいて、該NANDフラッシュメモリはプログラム中書き込み動作を行ない、それにより該デュアル書き込みページバッファの一つへのデータ書き込み動作を、もう一方の書き込みページバッファから該NANDフラッシュメモリへのデータプログラム動作中に、同時に行うことを特徴とする、シングルチップ上のメモリシステム。
【請求項２２】
請求項１８記載のシングルチップ上のメモリシステムにおいて、該NANDフラッシュメモリはデュアル読み出しページバッファを包含し、該NANDフラッシュメモリは二つのパートに分けられ、該メモリシステムは、ロード／読み出し／ロード中読み出しデュアルパート動作を、該NANDフラッシュメモリの一つのパートで行ない、それにより、該デュアル読み出しページバッファの一つからのデータ読み出し動作を、該NANDフラッシュメモリの該一つのパートから他方の読み出しページバッファへの同時データロード動作中に実行し、その一方で、同時のプログラム／書き込み／プログラム中書き込み動作を、該NANDフラッシュメモリのもう一方のパートで実行して、それにより該デュアル読み出しページバッファの一つへのデータ書き込み動作を、該NANDフラッシュメモリのもう一方のパートへのもう一方の書き込みページバッファからの同時データプログラム操作中に実行することを特徴とする、シングルチップ上のメモリシステム。
【請求項２３】
請求項１８記載のシングルチップ上のメモリシステムにおいて、該NANDフラッシュメモリはプログラム中書き込みセクション動作を、該デュアル書き込みページバッファを使用して行ない、それにより、該一つの書き込みページバッファの一つのセクションへのデータ書き込み動作を、該一つの書き込みページバッファの他のセクションからの該NANDフラッシュメモリへの同時データプログラム中に行うことを特徴とする、シングルチップ上のメモリシステム。
【請求項２４】
請求項１８記載のシングルチップ上のメモリシステムにおいて、該NANDフラッシュメモリはデュアル読み出しページバッファを包含し、該NANDフラッシュメモリは二つのパートに分けられ、該メモリシステムは、ロード／読み出し／ロード中読み出しデュアルパートセクション動作を、該NANDフラッシュメモリの一つのパートで、該デュアル読み出しページバッファの一つを使って行ない、該一つの読み出しページバッファの一つのセクションからのデータ読み出し動作を、該NANDフラッシュメモリの該一つのパートから該一つの読み出しページバッファの他のセクションへのデータロード中に実行し、その一方で、同時のプログラム／書き込み／プログラム中書き込みセクション動作を、該NANDフラッシュメモリのもう一方のパートで該デュアル書き込みページバッファの一つを使用して行って、該一つの書き込みページバッファの一つのセクションへのデータ書き込み動作を、該一つの書き込みページバッファの他のセクションからの該NANDフラッシュメモリの他のパートへの同時データプログラム動作中に実行することを特徴とする、シングルチップ上のメモリシステム。
【請求項２５】
請求項１記載のシングルチップ上のメモリシステムにおいて、該NOR フラッシュメモリはデュアル読み出しページバッファを包含することを特徴とする、シングルチップ上のメモリシステム。
【請求項２６】
請求項２５記載のシングルチップ上のメモリシステムにおいて、該シングルチップは該NANDフラッシュメモリと該NOR フラッシュメモリにより共用される一つのシングル外部イネーブル(OE)ピンと一つのシングル外部チップイネーブル(CE)ピンを備えたことを特徴とする、シングルチップ上のメモリシステム。
【請求項２７】
請求項２６記載のシングルチップ上のメモリシステムにおいて、該NOR フラッシュメモリの該デュアル読み出しページバッファはメモリマップ方法により該シングル外部OEピンと該シングル外部CEピンと共に異なるアドレスを使用して選択されることを特徴とする、シングルチップ上のメモリシステム。
【請求項２８】
請求項２５記載のシングルチップ上のメモリシステムにおいて、該NOR フラッシュメモリはさらに、ロード中読み出し動作を行うことで、該デュアル読み出しページバッファの一つからのデータ読み出しを、該NOR フラッシュメモリから他の読み出しページバッファへのデータロード動作中に同時に実行することを特徴とする、シングルチップ上のメモリシステム。
【請求項２９】
請求項２５記載のシングルチップ上のメモリシステムにおいて、該NOR フラッシュメモリはさらに、該デュアル読み出しページバッファの一つでロード中読み出しセクション動作を行なうことで、該一つの読み出しページバッファの一つのセクションからのデータ読み出しを、該NOR フラッシュメモリから該一つの読み出しページバッファの他のセクションへの同時データロード動作の間に実行することを特徴とする、シングルチップ上のメモリシステム。
【請求項３０】
請求項１記載のシングルチップ上のメモリシステムにおいて、該NOR フラッシュメモリはさらに、デュアル書き込みページバッファを包含することを特徴とする、シングルチップ上のメモリシステム。
【請求項３１】
請求項３０記載のシングルチップ上のメモリシステムにおいて、該シングルチップは、該NANDフラッシュメモリと該NOR フラッシュメモリにより共用される一つのシングル外部出力イネーブル(OE)ピンと一つのシングル外部チップイネーブル(CE)ピンを備えたことを特徴とする、シングルチップ上のメモリシステム。
【請求項３２】
請求項３１記載のシングルチップ上のメモリシステムにおいて、該NOR フラッシュメモリの該デュアル書き込みメモリマップ(memory-mapped) 法で、該シングル外部OEピンと該シングル外部CEピンと共に異なるアドレスを使用して選択されることを特徴とする、シングルチップ上のメモリシステム。
【請求項３３】
請求項３０記載のシングルチップ上のメモリシステムにおいて、該NOR フラッシュメモリはプログラム中書き込み動作を行ない、それにより該デュアル書き込みページバッファの一つへのデータ書き込み動作を、もう一方の書き込みページバッファから該NOR フラッシュメモリへのデータプログラム動作中に、同時に行うことを特徴とする、シングルチップ上のメモリシステム。
【請求項３４】
請求項３０記載のシングルチップ上のメモリシステムにおいて、該NOR フラッシュメモリはデュアル読み出しページバッファを包含し、該NOR フラッシュメモリは二つのパートに分けられ、該メモリシステムは、ロード／読み出し／ロード中読み出しデュアルパート動作を、該NOR フラッシュメモリの一つのパートで行ない、該デュアル読み出しページバッファの一つからのデータ読み出し動作を、該NOR フラッシュメモリの該一つのパートから他方の読み出しページバッファへの同時データロード動作中に実行し、その一方で、同時のプログラム／書き込み／プログラム中書き込み動作を、該NOR フラッシュメモリのもう一方のパートで実行して、該デュアル読み出しページバッファの一つへのデータ書き込み動作を、該NOR フラッシュメモリのもう一方のパートへのもう一方の書き込みページバッファからの同時データプログラム操作中に実行することを特徴とする、シングルチップ上のメモリシステム。
【請求項３５】
請求項３０記載のシングルチップ上のメモリシステムにおいて、該NOR フラッシュメモリはプログラム中書き込みセクション動作を、該デュアル書き込みページバッファを使用して行ない、それにより、該一つの書き込みページバッファの一つのセクションへのデータ書き込み動作を、該一つの書き込みページバッファの他のセクションからの該NOR フラッシュメモリへの同時データプログラム中に行うことを特徴とする、シングルチップ上のメモリシステム。
【請求項３６】
請求項３０記載のシングルチップ上のメモリシステムにおいて、該NOR フラッシュメモリはデュアル読み出しページバッファを包含し、該NOR フラッシュメモリは二つのパートに分けられ、該メモリシステムは、ロード／読み出し／ロード中読み出しデュアルパートセクション動作を、該NOR フラッシュメモリの一つのパートで、該デュアル読み出しページバッファの一つを使って行ない、該一つの読み出しページバッファの一つのセクションからのデータ読み出し動作を、該NOR フラッシュメモリの該一つのパートから該一つの読み出しページバッファの他のセクションへのデータロード中に実行し、その一方で、同時のプログラム／書き込み／プログラム中書き込みセクション動作を、該NOR フラッシュメモリのもう一方のパートで該デュアル書き込みページバッファの一つを使用して行って、該一つの書き込みページバッファの一つのセクションへのデータ書き込み動作を、該一つの書き込みページバッファの他のセクションからの該NOR フラッシュメモリの他のパートへの同時データプログラム動作中に実行することを特徴とする、シングルチップ上のメモリシステム。
【請求項３７】
請求項１記載のシングルチップ上のメモリシステムにおいて、該シングルチップに統合された複数のSRAMセルを有するSRAMをさらに包含したことを特徴とする、シングルチップ上のメモリシステム。
【請求項３８】
請求項３７記載のシングルチップ上のメモリシステムにおいて、該NANDフラッシュメモリ及び該NOR フラッシュメモリは、同じファウラー・ノードハイムトンネル現象スキームを、ページプログラム、ページ消去及びブロック消去動作を実行するために使用することを特徴とする、シングルチップ上のメモリシステム。
【請求項３９】
請求項３７記載のシングルチップ上のメモリシステムにおいて、該メモリシステムは、互換性のあるNOR ベースコマンドセットとNANDベースコマンドセットを提供するためのNANDベースソフトウエアコマンドを有することを特徴とする、シングルチップ上のメモリシステム。
【請求項４０】
請求項３７記載のシングルチップ上のメモリシステムにおいて、該アドレスバス及び該データバスは、該NOR フラッシュメモリ及び該NANDフラッシュメモリ及び該SRAMにより共用されることを特徴とする、シングルチップ上のメモリシステム。
【請求項４１】
請求項３７記載のシングルチップ上のメモリシステムにおいて、該アドレスバスは、該NANDフラッシュメモリと該NOR フラッシュメモリのコード、データ及びアドレス、及び該SRAMのアドレスを受け取ると共に、該NANDフラッシュメモリと該NOR フラッシュメモリの該状態レジスタの内容を出力するのに使用されることを特徴とする、シングルチップ上のメモリシステム。
【請求項４２】
請求項３７記載のシングルチップ上のメモリシステムにおいて、該メモリシステムは、該アドレスバスより該NANDフラッシュメモリ又は該NOR フラッシュメモリの該状態レジスタの内容読み出しのための非同期状態レジスタ読み出しコマンドを有することを特徴とする、シングルチップ上のメモリシステム。
【請求項４３】
請求項３７記載のシングルチップ上のメモリシステムにおいて、該シングルチップは、該NANDフラッシュメモリと該NOR フラッシュメモリ及び該SRAMにより共用される一つのシングル外部出力イネーブル(OE)ピンと一つのシングル外部チップイネーブル(CE)ピンを備えたことを特徴とする、シングルチップ上のメモリシステム。
【請求項４４】
請求項４３記載のシングルチップ上のメモリシステムにおいて、該NANDフラッシュメモリと該NOR フラッシュメモリ及び該SRAMは、メモリマップ(memory-mapped) 法で、該シングル外部OEピンと該シングル外部CEピンと共に異なるアドレスを使用して選択されることを特徴とする、シングルチップ上のメモリシステム。
【請求項４５】
請求項４３記載のシングルチップ上のメモリシステムにおいて、該NANDフラッシュメモリの該状態レジスタと該NOR フラッシュメモリの該状態レジスタは、メモリマップ(memory-mapped) 法で、該シングル外部OEピンと該シングル外部CEピンと共に異なるアドレスを使用して選択されることを特徴とする、シングルチップ上のメモリシステム。
【請求項４６】
請求項３７記載のシングルチップ上のメモリシステムにおいて、該シングルチップは、該NANDフラッシュメモリと該NOR フラッシュメモリ及び該SRAMにより共用される複数のピンを備え、該複数のピンの定義は、該NOR フラッシュメモリのピン定義に該NANDフラッシュメモリと該SRAMの必要を満たすために追加ピン定義が加えられたものとされることを特徴とする、シングルチップ上のメモリシステム。
【請求項４７】
請求項３７記載のシングルチップ上のメモリシステムにおいて、該シングルチップは、該シングルチップ内の該NANDフラッシュメモリと該NOR フラッシュメモリそれぞれのための内部RY/BY#信号を備えると共に、該NANDフラッシュメモリと該NOR フラッシュメモリに共用される外部RY/BY#ピンを備えたことを特徴とする、シングルチップ上のメモリシステム。
【請求項４８】
請求項４７記載のシングルチップ上のメモリシステムにおいて、ホストが命令を発して、該NANDフラッシュメモリ又は該NOR フラッシュメモリに該外部RY/BY#ピンをアクティベートする完成した書き込み動作が有るかを判断して、それから該外部RY/BY#ピンをリセットして該NANDフラッシュメモリ又は該NOR フラッシュメモリの追加動作の完成を待つことを特徴とする、シングルチップ上のメモリシステム。
【請求項４９】
請求項３７記載のシングルチップ上のメモリシステムにおいて、該メモリシステムは、或いは、該データバスに該NANDフラッシュメモリと該NOR フラッシュメモリのデータを出力することで、同時に該NANDフラッシュメモリと該NOR フラッシュメモリを読み出すための同期読み出しコマンドを有することを特徴とする、シングルチップ上のメモリシステム。
【請求項５０】
請求項３７記載のシングルチップ上のメモリシステムにおいて、該NANDフラッシュメモリはさらにデュアル読み出しページバッファを包含することを特徴とする、シングルチップ上のメモリシステム。
【請求項５１】
請求項５０記載のシングルチップ上のメモリシステムにおいて、該シングルチップは該NANDフラッシュメモリと該NOR フラッシュメモリ及び該SRAMにより共用される一つのシングル外部イネーブル(OE)ピンと一つのシングル外部チップイネーブル(CE)ピンを備えたことを特徴とする、シングルチップ上のメモリシステム。
【請求項５２】
請求項５１記載のシングルチップ上のメモリシステムにおいて、該NANDフラッシュメモリの該デュアル読み出しページバッファはメモリマップ方法により該シングル外部OEピンと該シングル外部CEピンと共に異なるアドレスを使用して選択されることを特徴とする、シングルチップ上のメモリシステム。
【請求項５３】
請求項５０記載のシングルチップ上のメモリシステムにおいて、該NANDフラッシュメモリはさらに、ロード中読み出し動作を行うことで、該デュアル読み出しページバッファの一つからのデータ読み出しを、該NANDフラッシュメモリから他の読み出しページバッファへのデータロード動作中に同時に実行することを特徴とする、シングルチップ上のメモリシステム。
【請求項５４】
請求項５０記載のシングルチップ上のメモリシステムにおいて、該NANDフラッシュメモリはさらに、該デュアル読み出しページバッファの一つでロード中読み出しセクション動作を行なうことで、該一つの読み出しページバッファの一つのセクションからのデータ読み出しを、該NANDフラッシュメモリから該一つの読み出しページバッファの他のセクションへの同時データロード動作の間に実行することを特徴とする、シングルチップ上のメモリシステム。
【請求項５５】
請求項３７記載のシングルチップ上のメモリシステムにおいて、該NANDフラッシュメモリはさらに、デュアル書き込みページバッファを包含することを特徴とする、シングルチップ上のメモリシステム。
【請求項５６】
請求項５５記載のシングルチップ上のメモリシステムにおいて、該シングルチップは、該NANDフラッシュメモリと該NOR フラッシュメモリ及び該SRAMにより共用される一つのシングル外部出力イネーブル(OE)ピンと一つのシングル外部チップイネーブル(CE)ピンを備えたことを特徴とする、シングルチップ上のメモリシステム。
【請求項５７】
請求項５６記載のシングルチップ上のメモリシステムにおいて、該NANDフラッシュメモリと該NOR フラッシュメモリは、メモリマップ(memory-mapped) 法で、該シングル外部OEピンと該シングル外部CEピンと共に異なるアドレスを使用して選択されることを特徴とする、シングルチップ上のメモリシステム。
【請求項５８】
請求項５５記載のシングルチップ上のメモリシステムにおいて、該NANDフラッシュメモリはプログラム中書き込み動作を行ない、それにより該デュアル書き込みページバッファの一つへのデータ書き込み動作を、もう一方の書き込みページバッファから該NANDフラッシュメモリへのデータプログラム動作中に、同時に行うことを特徴とする、シングルチップ上のメモリシステム。
【請求項５９】
請求項５５記載のシングルチップ上のメモリシステムにおいて、該NANDフラッシュメモリはデュアル読み出しページバッファを包含し、該NANDフラッシュメモリは二つのパートに分けられ、該メモリシステムは、ロード／読み出し／ロード中読み出しデュアルパート動作を、該NANDフラッシュメモリの一つのパートで行ない、それにより、該デュアル読み出しページバッファの一つからのデータ読み出し動作を、該NANDフラッシュメモリの該一つのパートから他方の読み出しページバッファへの同時データロード動作中に実行し、その一方で、同時のプログラム／書き込み／プログラム中書き込み動作を、該NANDフラッシュメモリのもう一方のパートで実行して、それにより該デュアル読み出しページバッファの一つへのデータ書き込み動作を、該NANDフラッシュメモリのもう一方のパートへのもう一方の書き込みページバッファからの同時データプログラム操作中に実行することを特徴とする、シングルチップ上のメモリシステム。
【請求項６０】
請求項５５記載のシングルチップ上のメモリシステムにおいて、該NANDフラッシュメモリはプログラム中書き込みセクション動作を、該デュアル書き込みページバッファを使用して行ない、それにより、該一つの書き込みページバッファの一つのセクションへのデータ書き込み動作を、該一つの書き込みページバッファの他のセクションからの該NANDフラッシュメモリへの同時データプログラム中に行うことを特徴とする、シングルチップ上のメモリシステム。
【請求項６１】
請求項５５記載のシングルチップ上のメモリシステムにおいて、該NANDフラッシュメモリはデュアル読み出しページバッファを包含し、該NANDフラッシュメモリは二つのパートに分けられ、該メモリシステムは、ロード／読み出し／ロード中読み出しデュアルパートセクション動作を、該NANDフラッシュメモリの一つのパートで、該デュアル読み出しページバッファの一つを使って行ない、該一つの読み出しページバッファの一つのセクションからのデータ読み出し動作を、該NANDフラッシュメモリの該一つのパートから該一つの読み出しページバッファの他のセクションへのデータロード中に実行し、その一方で、同時のプログラム／書き込み／プログラム中書き込みセクション動作を、該NANDフラッシュメモリのもう一方のパートで該デュアル書き込みページバッファの一つを使用して行って、該一つの書き込みページバッファの一つのセクションへのデータ書き込み動作を、該一つの書き込みページバッファの他のセクションからの該NANDフラッシュメモリの他のパートへの同時データプログラム動作中に実行することを特徴とする、シングルチップ上のメモリシステム。
【請求項６２】
請求項３７記載のシングルチップ上のメモリシステムにおいて、該NOR フラッシュメモリはデュアル読み出しページバッファを包含することを特徴とする、シングルチップ上のメモリシステム。
【請求項６３】
請求項６２記載のシングルチップ上のメモリシステムにおいて、該シングルチップは該NANDフラッシュメモリと該NOR フラッシュメモリ及び該SRAMにより共用される一つのシングル外部イネーブル(OE)ピンと一つのシングル外部チップイネーブル(CE)ピンを備えたことを特徴とする、シングルチップ上のメモリシステム。
【請求項６４】
請求項６３記載のシングルチップ上のメモリシステムにおいて、該NOR フラッシュメモリの該デュアル読み出しページバッファはメモリマップ方法により該シングル外部OEピンと該シングル外部CEピンと共に異なるアドレスを使用して選択されることを特徴とする、シングルチップ上のメモリシステム。
【請求項６５】
請求項６２記載のシングルチップ上のメモリシステムにおいて、該NOR フラッシュメモリはさらに、ロード中読み出し動作を行うことで、該デュアル読み出しページバッファの一つからのデータ読み出しを、該NOR フラッシュメモリから他の読み出しページバッファへのデータロード動作中に同時に実行することを特徴とする、シングルチップ上のメモリシステム。
【請求項６６】
請求項６２記載のシングルチップ上のメモリシステムにおいて、該NOR フラッシュメモリはさらに、該デュアル読み出しページバッファの一つでロード中読み出しセクション動作を行なうことで、該一つの読み出しページバッファの一つのセクションからのデータ読み出しを、該NOR フラッシュメモリから該一つの読み出しページバッファの他のセクションへの同時データロード動作の間に実行することを特徴とする、シングルチップ上のメモリシステム。
【請求項６７】
請求項３７記載のシングルチップ上のメモリシステムにおいて、該NOR フラッシュメモリはさらに、デュアル書き込みページバッファを包含することを特徴とする、シングルチップ上のメモリシステム。
【請求項６８】
請求項６７記載のシングルチップ上のメモリシステムにおいて、該シングルチップは、該NANDフラッシュメモリと該NOR フラッシュメモリ及び該SRAMにより共用される一つのシングル外部出力イネーブル(OE)ピンと一つのシングル外部チップイネーブル(CE)ピンを備えたことを特徴とする、シングルチップ上のメモリシステム。
【請求項６９】
請求項６８記載のシングルチップ上のメモリシステムにおいて、該NOR フラッシュメモリの該デュアル書き込みページバッファはメモリマップ(memory-mapped) 法で、該シングル外部OEピンと該シングル外部CEピンと共に異なるアドレスを使用して選択されることを特徴とする、シングルチップ上のメモリシステム。
【請求項７０】
請求項６７記載のシングルチップ上のメモリシステムにおいて、該NOR フラッシュメモリはプログラム中書き込み動作を行ない、それにより該デュアル書き込みページバッファの一つへのデータ書き込み動作を、もう一方の書き込みページバッファから該NOR フラッシュメモリへのデータプログラム動作中に、同時に行うことを特徴とする、シングルチップ上のメモリシステム。
【請求項７１】
請求項６７記載のシングルチップ上のメモリシステムにおいて、該NOR フラッシュメモリはデュアル読み出しページバッファを包含し、該NOR フラッシュメモリは二つのパートに分けられ、該メモリシステムは、ロード／読み出し／ロード中読み出しデュアルパート動作を、該NOR フラッシュメモリの一つのパートで行ない、該デュアル読み出しページバッファの一つからのデータ読み出し動作を、該NOR フラッシュメモリの該一つのパートから他方の読み出しページバッファへの同時データロード動作中に実行し、その一方で、同時のプログラム／書き込み／プログラム中書き込み動作を、該NOR フラッシュメモリのもう一方のパートで実行して、該デュアル読み出しページバッファの一つへのデータ書き込み動作を、該NOR フラッシュメモリのもう一方のパートへのもう一方の書き込みページバッファからの同時データプログラム操作中に実行することを特徴とする、シングルチップ上のメモリシステム。
【請求項７２】
請求項６７記載のシングルチップ上のメモリシステムにおいて、該NOR フラッシュメモリはプログラム中書き込みセクション動作を、該デュアル書き込みページバッファを使用して行ない、それにより、該一つの書き込みページバッファの一つのセクションへのデータ書き込み動作を、該一つの書き込みページバッファの他のセクションからの該NOR フラッシュメモリへの同時データプログラム中に行うことを特徴とする、シングルチップ上のメモリシステム。
【請求項７３】
請求項６７記載のシングルチップ上のメモリシステムにおいて、該NOR フラッシュメモリはデュアル読み出しページバッファを包含し、該NOR フラッシュメモリは二つのパートに分けられ、該メモリシステムは、ロード／読み出し／ロード中読み出しデュアルパートセクション動作を、該NOR フラッシュメモリの一つのパートで、該デュアル読み出しページバッファの一つを使って行ない、該一つの読み出しページバッファの一つのセクションからのデータ読み出し動作を、該NOR フラッシュメモリの該一つのパートから該一つの読み出しページバッファの他のセクションへのデータロード中に実行し、その一方で、同時のプログラム／書き込み／プログラム中書き込みセクション動作を、該NOR フラッシュメモリのもう一方のパートで該デュアル書き込みページバッファの一つを使用して行って、該一つの書き込みページバッファの一つのセクションへのデータ書き込み動作を、該一つの書き込みページバッファの他のセクションからの該NOR フラッシュメモリの他のパートへの同時データプログラム動作中に実行することを特徴とする、シングルチップ上のメモリシステム。
【発明の詳細な説明】
【関連応用の相互参照】
【０００１】
本出願は、ここに参考としてその全体が組み込まれる、２００９年６月３０日に米国において提出された第６１／２６９，８９４号特許仮出願を先の出願とする優先権を主張する。
【０００２】
本出願は、ここに参考としてすべて組み込まれ、本願と同じ譲受人に譲り受けられた２００９年５月７日付け米国特許出願第１２／３８７，７７１号と、２００９年６月１日付け米国特許出願第１２／４５５，３３７号に関連する。
【発明の分野】
【０００３】
本願は一般にNANDフラッシュセルを使用するメモリデザインと、ハイブリッドコード、データ及びキャッシュ保存のためにNANDフラッシュセルとNOR フラッシュセルのような二つの不揮発性メモリ(NVM) とSRAMのような一つの揮発性メモリ(VM)の一つのチップ内への統合のフレキシビリティーを提供するプロセスに関する。
【発明の背景】
【０００４】
不揮発性メモリは、本技術においてよく知られている。不揮発性メモリは、マスクROM、EPROM 、EEPROM、NOR 及びNANDフラッシュメモリという異なるタイプを包含する。揮発性メモリには、DRAM及びSRAMがある。DRAMセルは、一つのコンデンサに直列接続された一つのトランジスタを有するが、SRAMセルは、常に、チップ上のシリコン領域を大きく占有する6 トランジスタセルを包含する。通常、NANDメモリのコストはNOR メモリ及びSRAMよりずっと安く、これはNANDセルは二つのシングルレベルセル(SLC) バイナリデータを保存するために4 λ2 という細小セルサイズを有するためである( λは半導体工程における最小加工寸法) 。今日使用可能な最高NANDメモリ密度は、30nmテクノロジーノードを使用したマルチレベルセル(MLC) ストレージのチップでは64Gbs である。従来のETOXTM- ベースNOR セルについては、セルサイズは約12-16 λ2 であり、45nmテクノロジー以下に縮小されるのはますます難しくなっている。NOR フラッシュの最高密度は32nmテクノロジーを使用した1Gbsである。SRAMのセルサイズは約160 λ2 のその6 トランジスタセルのために常に最大であり、ゆえに、SRAMの最高密度は約7 から8 のメタル層を有する32nmテクノロジーを使用して64Mb程度にすぎない。
【０００５】
図１Ａは従来の１Ｔ  ２−ポリ，フローティングゲートタイプNMOS NAND フラッシュセルの平面レイアウト図である。キーセルのドレイン(N- アクティブ) 、ソース(N- アクティブ) 及びゲート( ポリ2)の三つの接続電極のみ示され、それぞれ"D" 、"S" 、"G" と示されている。図１ＡのNANDセルに対応する回路の回路図シンボルは図１Ｂに示される。該回路は３電極NMOS,2ポリ, フローティングゲートNANDセルである。NANDセルのドレイン、ソース及びゲートのための三つのノードが該回路中に示されている。該NANDセルの他の三つのノードは、トリプルP 型ウェル(TPW) 、ディープN 型ウェル(DNW) 及びP 型基板(PSUB)のためのノードを包含するNANDセルの他の三つのノードは、該回路シンボルには示されていない。
【０００６】
図１Ｃは図１ＡによるNMOS NAND セルの断面図である。フローティングゲートであるゲートは、ポリ２ゲートの直下のポリ１伝導層で形成されている。該ポリ２ゲートは'G' と記される。各操作のために回路中でシングルNANDセルの全ての6 個のノード(D,G,S,TPW,DNW及びPSUB) は適当なバイアス条件に結合されなければならない。ポリ1 ノードはフローティングノードであり、ゆえに、それは回路接続用の外部端子を有さない。ポリ1 は回路からアクセス不能である。
【０００７】
図１Ｄは、図１Ａによる従来のSLC NANDセルの二つの典型的な広いVt分布のチャートを示す。二つのVtは、中間値が-2.0V で2Vの変化量、-1.0V から-3.0V の範囲である第１の負の消去状態Vt0 と、中間値が+2.0V で2Vの変化量、+1.0V から+3.0V の範囲である第２の正のプログラム状態Vt1 を包含する。2 つのVtを保存するシングル物理NANDセルは、1b1T SLC NAND セルと称される。
【０００８】
図１Ｅは、図１Ａによる典型的なNANDセルの四つのVt分布の別のチャートを示す。四つのVtは、中間値が-2.0V で2Vの変化量、-1.0V から-3.0V の広いVt分布を有する第１の負の消去状態Vt0 、中間値が+0.75Vで0.5 V の変化量、+0.5V から+1.0V の範囲である第２の正のプログラム状態Vt1 、中間値が+1.75Vで0.5 V の変化量、+1.5V から+2.0V の範囲である第３の正のプログラム状態Vt3 、及び中間値が+2.75Vで0.5 V の変化量、+2.5V から+3.0V の範囲である第４の正のプログラム状態Vt4 を包含する。これら三つの正のプログラム状態Vt1 、Vt2 及びVt3 は適切なMLC 動作のため狭い分布を有するプログラム状態である。四つのVtを保存するNANDセルは2b1T MLC NAND セルと称される。
【０００９】
近年、組み込みCPU システムにおいて、単一シングルチップコンボフラッシュICデザインにおけるマルチタイプNVM の使用と応用が出現している。コンボタイプフラッシュデザインは、NAND、NOR 、EEPROMを一つのシングルチップ中に統合して基板サイズ、電力消費及び全体システムコストを節約したもので、半導体産業において大きな市場を見出している。NANDメモリは最小のセルサイズと最も経済的なプロセスを有するため、NOR 及びSRAM製造のためにNANDプロセスを使用するのは常に理想的であり、このため一つのチップ中へのNVM とVMの最高の統合度は、製造コストを最も下げられると理解される。しかしながら、従来の半導体技術において、NAND、NOR 及びSRAMはプロセスに互換性がなく、一つのチップに統合できない。
【００１０】
NAND またはNOR プロセスにおいて、SRAMメモリは低電圧PMOS及びNMOSデバイスで形成可能であるが、それは経済的ではなく、なぜなら、従来のNOR 及びNANDには多くの高電圧プロセスステップを伴うからである。実際には、三つの異なるタイプの揮発性及び不揮発性メモリを統合することの現実のネックは、二つの異なるタイプの不揮発性メモリ、すなわち、NAND及びNOR を、一つのチップ中に統合させることにある。これは従来技術においてはNAND及びNOR プロセス及びセル動作が非常に異なっているためである。もしNAND及びNOR が一つのチップ中に完全に統合されたなら、SRAMのブロックサイズ及び速度パフォーマンスは最適化できないかもしれないが、SRAMは常に続いて統合可能である。
【００１１】
伝統的には、主流のNAND及びNOR セルは2-ポリ- フローティングゲートNMOSデバイスで形成され、それぞれのデータとコード保存のための電子を保存する。NAND及びNOR セルの両方が、P 型基板上のディープN 型ウェル内のトリプルP 型ウェル内に形成される。消去及びプログラムのようなNOR セル動作は、+/- 10V を使用して実行される。ゆえに、NORセルの周辺高電圧(HV)デバイスは、+/- 10V ドレインブレークダウン電圧(BVDS)を維持するように切り換えられる。NOR の周辺プロセスは、トリプルP 型ウェルを有することでHV NMOS を形成して-10Vまでの負の高電圧を提供する。しかしながら、NANDセル動作は、いかなる負のHVも要求することなく+20Vを使用する。結果として、NANDの周辺プロセスはトリプルP 型ウェルデバイスを、負のHVを生成するために必要としない。要約すると、上述のセル操作における非常に異なるHV要求のため、NAND及びNOR プロセスは全く互換性を有さない。
【００１２】
さらに、プログラム動作中、NOR セルのドレイン- ソース電圧(Vds) は、チャネルホットエレクトロン注入(CHE) 高電流バイトプログラムのために+5.0V 程度に維持されなければならない。このCHE スキームのため、セルのチャネル長は65nm以下に縮小するのが非常に難しい。一方、NANDセルのプログラム及び消去動作は、Vds = 0V  が必要であり、読み出し動作は Vds= 1.0V  が必要である。ゆえに、NANDセルのチャネル長は30nm以下に、セルサイズは4 λ2 まで縮小されて、MLC 保存を有する64Gbダイの製造に供される。
【００１３】
近年、市場には、いくつかの、いわゆるコンボフラッシュデザインがある。主には、これらのコンボタイプNVM チップは、単一シングルフラッシュメモリデバイス中にコードとデータの両方を保存できる目的のための、NAND及びNOR の統合を包含する。実際には、しかしながら、伝統的なNAND及びNOR フラッシュメモリの互換性のないプロセスのために、真のNANDも真のNOR も実現されない。
【００１４】
データとコードの両方を保存するためのいわゆるコンボNVM チップはサムソン社のOneNAND TM  フラッシュにより紹介された。このチップデザインは実際にはNOR 及びNANDフラッシュの本物のコンボタイプではない。事実上、OneNAND TM  内には、ただ一つのタイプのNVM コアメモリ、すなわちNANDが、16KB SRAM と共に存在する。OneNAND TM  チップ内には真のNOR メモリは使用されていない。OneNAND TMはレギュラーNANDよりも速い部分的ランダム読み出しを達成する。短く述べると、サムソン社のOneNAND TMは疑似のNOR インタフェースとNANDとSRAMにより形成される。それはNAND及びNOR で形成されたコンボフラッシュチップではない。その速度は、raw NANDを超えて改善されたが、real NORよりも未だ低い。さらに、OneNAND TMはフルランダムアクセスNOR メモリではない。
【００１５】
ワンチップ内にデータとコードの両方を保存できる第２のコンボNVM チップは、その古いORNAND TM スキームと新しいEclipse TMにおいてスパンション社により2008年に提案された。ORNAND TM もEclipse TMも、真のNANDとNOR を統合したコンボフラッシュではない。現実には、ORNAND TM 設計は、低ビットコスト、速くて低電流の書き込み、及びより良好なセルサイズという特徴を提供するためのオンチップNANDメモリがないため、不利である。Eclipse TMは4b1T(Quad-bit)を、MLC 2b1T NAND に対抗するために使用できるが、その基本セルサイズはNANDよりも大きい。それはまた、アレイと周辺エリアにおいて余分に大きなオーバーヘッドを必要とし、P/E 耐久サイクルは劣っている。事実上、ORNAND TM 及びEclipse TMはコンボNVM チップデザインと称されるべきではない。それはハイブリッドデータを保存するためのNOR フラッシュメモリと考えられるべきである。
【００１６】
一つの統合された1T NAND フラッシュプロセスを使用してNAND、NOR 及びEEPROMを一つのシングルICチップ内に包含する真のコンボNVM アレイ設計は、オリジナルのNANDフラッシュ発明者である東芝社により最初に記載された。例えば、東芝社による米国特許第７，３３３，７６６号は、ワンチップ中にNAND、NOR 及びEEPROMという三つのNVM を統合した複数のコンボNVM フラッシュアレイを記載している。東芝社のコンボフラッシュ解決策の基本の考えは、単一化1T NAND セル構造と2T NORアレイ及び3T 或いは4T EEPROM セル及びアレイを構築するためのプロセスの使用である。東芝社のコンボフラッシュアプローチのよいところは、NANDプロセスの変更を要しないところである。
【００１７】
今日利用できる全ての他の普通のNANDフラッシュメモリと同様に、東芝社のNANDは複数のNANDストリングを包含する。各NANDストリングは一つのトップNMOSセレクトトランジスタ、一つのボトムNMOSセレクトトランジスタ、及び、トップ及びボトムセレクトトランジスタの間に挟まれた32NANDセルのストリングを包含する。これらの二つのセレクトトランジスタは通常のNANDストリングの大きなオーバーヘッドになる。32個のNANDセルはそれぞれ二つのセレクトトランジスタを必要とするためである。これらの二つのセレクトトランジスタは高電圧を必要とし、20V のバルク消去電圧と10V のビットラインプログラム禁止電圧を維持する必要のためにスケーラブルではない。各セレクトトランジスタのチャネル長は、NANDセルのそれのほぼ3 倍である。さらに、これら二つのセレクトトランジスタは物理的にトップワードラインとボトムワードラインセルの近くに形成される。ポリ1 とポリ2 は適当なアレイロケーションにて短くされることにより、ポリ1 非フローティングゲートデバイスとしてセレクトトランジスタを形成しなければならない。プロセスの複雑性と薄いポリ1 ゲート酸化物の厚さによるプログラム及び消去動作におけるデバイスブレークダウンの高リスクが、伝統的なNANDストリングの欠点である。
【００１８】
東芝社により提案された2T NORセルにおいて、各2T NORセルは二つのNMOSトランジスタを包含し、1 ビットSLC データしか保存できない。本明細書においては、それを1b2T NORセルと称する。この2T NORセルのトップトランジスタは1T  フローティングゲート2 ポリNANDセルであり、ボトムトランジスタは普通のNMOS 1ポリ  セレクトトランジスタである。トップ1T NAND セルだけがコードデータ保存の能力を有する。ボトムNMOSセレクトトランジスタはデバイススイッチとして動作し、保存用途は提供しない。ゆえに、2T NORセルのオーバーヘッドはNANDセルあたり一つのセレクトトランジスタである。まとめると、東芝社の各2T NORセルはただ1 ビットSLC(1b2T) データ又は2 ビットMLC(2b2T) データしか保存できない。ゆえに、インテル社の1b1T  レギュラーSLC NOR セル或いは2b1T MLC StrataflashTMセルと競合するのは難しい。同様に、東芝社より提案された3T EEPROM セルは、一つの2 ポリ  フローティングゲート NAND セルを、二つの1 ポリレギュラーセレクトトランジスタと共に有する。ゆえに、そのオーバーヘッドはその2T NORセルよりも高い。
【００１９】
まとめると、東芝社が新規に提案した1T NAND 、2T NOR及び3T EEPROM のコンボフラッシュ設計は、三つのNVM すべてが同じNANDプロセスと同じ1T NAND セル構造を使用するという利点を有する。ゆえに、NAND、NOR 及びEEPROMはファウラー・ノードハイム(FN)トンネル現象の同じ消去及びプログラムスキームを使用する。ゆえに、設計とプロセスとユニットセル構造は、このコンボフラッシュ設計のために統合される。東芝社の解決策は、Gb密度NAND、Mb密度(128Mb以下)NOR及び低密度(1Mbより大きい)EEPROM コンボNVM 用途に最適である。
【発明の概要】
【００２０】
本発明は、NVM 及びVM の異なるタイプをシングルチップに統合して複合メモリシステムを製造する上での困難を克服するためになされた。特に、本発明は、NAND、NOR 及びSRAMの全ての最良の属性をシングルチップデザイン中に混合し、NVM とVMの最も強力な機能を一つのチップにおいて提供する。従って、超高密度ファーストランダムアクセスNOR メモリ、超高密度スローシリアルリードNANDメモリが、統合化NANDセルと製造プロセスを使用して、シングルチップ中に統合及び結合される。
【課題を解決するための手段】
【００２１】
本発明によると、NAND及びNANDベースNOR メモリが、同じダイ上に製造され、及び同じFNトンネル現象スキームを使用して、ファーストページプログラムとファーストブロック消去の両方をNANDメモリとして実行する。さらに、本発明において、高密度の従来のNORメモリのスローシリアルリードは、NANDベースNOR メモリにおけるバイトとワード単位のファーストランダムリードに改善されている。
【００２２】
複合メモリチップに必要なピン数を減らすため、本発明はNAND、NOR 及びSRAMメモリが複合チップの同じピンを共用する方法を提供する。同一チップ上のNANDメモリ及びSRAMを有するか或いは有さないNOR ピン定義は、従来のNOR ピン定義と完全に互換性を維持する。高密度NOR ピンはNANDメモリ及びSRAMの追加のピンを追加するためのベースとして使用されて、NAND及びSRAMのピン定義を、NOR メモリの既存のピン定義中に包含する。
【００２３】
本発明の複合チップにおいて、NANDメモリ、NOR メモリ及びSRAMは同じ入力アドレスバスと出力データバスを共用する。双方向性の入力アドレスバスが従来のI/O ピンに加えて、提供され、ずっと速く改善されたメモリ読み出し及び書き込み動作を達成する。双方向性の出力データバスは一つのシングル出力許可(OE)ピンと一つのシングルチップ許可(CE)ピンによりコントロールされて、総ピン数を減らして既存のNOR ピン数に適合させる。
【００２４】
本発明において、個別の状態レジスタが同一チップ上の各NANDベースNOR 及びNANDメモリのために提供されて、より独立し速い動作を達成する。さらに、本発明は個別のready/busy(RY/BY#)信号がチップ内のNOR 及びNANDメモリのために提供されるが、外部RY/BY#ピンは、両メモリにより共用される。ユニークなRY/BY#チェックメカニズムにより、メモリシステムのホストはいつ第１書き込み動作が完成するかを、全ての書き込み動作に代えて知らされる。このメカニズムはシステム反応速度を大きく改善する。ホストCPU は、どのメモリがプログラム或いは消去動作の完成によりトリガされた外部RY/BY#信号を有するかを見つけ出すコマンドを発し、その後、なおも他の実行中プログラム或いは消去動作がメモリ中にあるならば、該信号をリセットする。
【００２５】
マルチOE及びCE又はチップセレクト(CS)信号及びピンを使用して異なるNAND及びNOR メモリ、レジスタ及び他のバッファを選択することに代えて、新規なメモリマップ法が、チップに必要な外部CE及びOEピンの数を減らすために異なるアドレスを使用することにより、内部NOR 、NAND、SRAM、NOR の状態レジスタ、NANDの状態レジスタ、NOR のページバッファ及びNANDのページバッファを選択するために提供される。アドレス入力ピンを通してコード、データ及びアドレスを入力し、I/O ピンでデータ出力するための新規な方法が提供される。
【００２６】
本発明によると、非同期の状態レジスタコマンドが、データアウトプットDQ[15:0]及びOE# を読み出し速度アップのために使用することなく、アドレスインプットA[S-1:0]から状態レジスタの内容を読み出すために使用される。或いは、NAND及びNOR メモリの読み出し用の同期読み出しコマンドが同時に、NAND及びNOR メモリのデータを出力するために提供される。さらに、メモリシステムのためのNOR ベースコマンドセットとNANDベースコマンドセットの互換性を達成するため、NANDベースソフトウエアコマンドが提供される。
【００２７】
本発明によると、NAND及びNOR メモリのデュアルパート構造が、メモリの一部でのメモリがロード/ 読み出し/ ロード中に読み出しの動作を、メモリの他部での同時性のプログラム/ 書き込み/ プログラム中に書き込みの動作の間に実行させるために提供される。デュアル書き込み(RD)ページバッファ及びデュアル読み出し(WT)ページバッファがまたNAND及びNOR メモリ双方に提供される。デュアルRDページバッファを使ったロード中読み出し動作は、フラッシュメモリから他のRDページバッファへの同時性のデータロード動作中の、RDページバッファの一つからのデータ読み出し動作の実行を許可し、読み出し動作を加速する。同様に、デュアルWTページバッファを使ったプログラム中書き込み動作は、他のWTページバッファからのフラッシュメモリへの同時性のデータプログラム動作中のWTページバッファの一つへのデータ書き込み動作の実行を許可し、プログラム動作を加速する。
【００２８】
さらに、シングルRDページバッファを使用した、ロード中読み出しセクション動作は、フラッシュメモリから他のセクションのRDページバッファへの同時性のデータロード動作中の、一つのセクションのRDページバッファからのデータ読み出し動作の実行を許可する。該動作は読み出し動作を加速し、一つのRDページバッファを節約する。同様に、シングルWTページバッファを使用したプログラム中書き込みセクション動作は、フラッシュメモリへの他のセクションのWTページバッファからの同時性のデータプログラム中の、WTページバッファの一つのセクションへのデータ書き込み操作の実行を許可して、プログラム動作を加速して一つのWTページバッファを節約する。
【００２９】
本発明の前述の及び他の特徴、見地及び利点は、以下に、添付の図面を適切に参照した以下の詳細な説明を注意深く読むことでより理解される。
【図面の簡単な説明】
【００３０】
【図１Ａ】周知の1T，2 ポリ，フローティングゲートタイプNMOS  NANDフラッシュセルの平面レイアウト図である。
【００３１】
【図１Ｂ】図１Ａのフラッシュセルの回路シンボル図である。
【００３２】
【図１Ｃ】図１ＡのNMOS NAND セルの断面図である。
【００３３】
【図１Ｄ】図１Ａの周知のSLC NANDセルの二つの典型的な広いVt配置のチャートである。
【００３４】
【図１Ｅ】図１Ａの他の周知のNANDセルの四つのVt配置のチャートである。
【００３５】
【図２Ａ】本発明のNANDベースNOR メモリのNOR セルの等価回路図である。
【００３６】
【図２Ｂ】本発明のNANDメモリのNANDセルの等価回路図である。
【００３７】
【図２Ｃ】本発明のSRAMメモリのSRAMセルの等価回路図である。
【００３８】
【図３】本発明によるチップ上の高度統合メモリシステムのブロック図である。
【００３９】
【図４】本発明によるシングルチップにおけるメモリシステムのNOR ベースインタフェースにおける詳細ピン定義の表である。
【００４０】
【図５】本発明によるメモリシステムの、NAND、NOR 及びSRAMメモリをイネーブルするために入力アドレスバスを駆動するための特定値の表である。
【００４１】
【図６】本発明によるメモリシステムにおける各種メモリ動作のためのソフトウエアコマンドサイクルの表である。
【００４２】
【図７】本発明によるメモリシステムにおける動作モードの概要の表である。
【００４３】
【図８Ａ】本発明によるメモリシステムのNANDメモリにおける小セクションの読み出し動作表示図である。
【００４４】
【図８Ｂ】サムソン社のOneNAND TMのメモリにおけるランダムバイト／ワード読み出し動作表示図である。
【００４５】
【図９Ａ】本発明における非同期NOR 読み出し動作のタイミング図である。
【００４６】
【図９Ｂ】本発明における非同期SRAM読み出し動作のタイミング図である。
【００４７】
【図９Ｃ】本発明における非同期NAND読み出し動作のタイミング図である。
【００４８】
【図９Ｄ】本発明における同期NOR 読み出し動作のタイミング図である。
【００４９】
【図９Ｅ】本発明における同期SRAM読み出し動作のタイミング図である。
【００５０】
【図９Ｆ】本発明における同期NAND読み出し動作のタイミング図である。
【００５１】
【図９Ｇ】本発明におけるNANDセクションロード動作のタイミング図である。
【００５２】
【図９Ｈ】本発明における非同期SRAM書き込み動作のタイミング図である。
【００５３】
【図９Ｉ】本発明におけるソフトウエアコマンドNOR 消去動作のタイミング図である。
【００５４】
【図９Ｊ】本発明におけるソフトウエアコマンドNOR プログラム動作のタイミング図である。
【００５５】
【図９Ｋ】本発明におけるソフトウエアコマンドNAND消去動作のタイミング図である。
【００５６】
【図９Ｌ】本発明におけるソフトウエアコマンドNANDプログラム動作のタイミング図である。
【００５７】
【図９Ｍ】本発明におけるソフトウエアコマンドNAND読み出し動作のタイミング図である。
【００５８】
【図９Ｎ】本発明における非同期状態レジスタ読み出しプロトコルのタイミング図である。
【００５９】
【図９Ｏ】本発明におけるソフトウエアコマンドNAND／NOR 同時同期読み出し動作のタイミング図である。
【００６０】
【図１０Ａ】本発明におけるNAND／NOR ロード中読み出し動作の表示図である。
【００６１】
【図１０Ｂ】本発明におけるNAND／NOR プログラム中書き込み動作の表示図である。
【００６２】
【図１０Ｃ】本発明におけるNAND／NOR デュアルパート動作の表示図である。
【００６３】
【図１０Ｄ】本発明におけるNAND／NOR のロード中読み出しセクション動作の表示図である。
【００６４】
【図１０Ｅ】本発明におけるNAND／NOR のプログラム中書き込みセクション動作の表示図である。
【００６５】
【図１０Ｆ】本発明におけるNAND／NOR のデュアルパートセクション動作の表示図である。
【００６６】
【図１１】本発明におけるNAND及びNOR メモリ同時書き込みとどのようにRY/BY#をチェックするかを示すフローチャートである。
【発明を実施するための形態】
【００６７】
以下に、本発明の代表的な実施例が詳細に説明される。しかしながら、本発明は以下に記載される実施例に限定されるわけではなく、各種形式で実行可能である。以下の実施例は、本技術分野における通常の技術を有する者が本発明を具体化し実行することができるように説明される。
【００６８】
従来のNANDフラッシュメモリはファウラー・ノードハイム(FN)トンネル現象スキームを使用してブロック消去とページプログラム動作を実行する。ETOXTMベースNOR フラッシュメモリはFNを使用してブロック消去動作を実行し、チャネルホットエレクトロン(CHE) を使用してプログラム動作をバイト或いはワード単位で実行する。ETOXTMベースNOR フラッシュメモリの固有の過消去の心配及びCHE 動作の高い電力消費のため、従来のNOR フラッシュメモリのプログラム速度は、ページプログラム動作におけるNANDに対して、50分の1である。同様に、NOR フラッシュメモリの消去速度は、NANDフラッシュメモリの500 分の1である。
【００６９】
NANDセル及びプロセスは、最小サイズと最低コストの利点を有するため、本発明はNANDセルを基礎とする高密度NOR メモリの製造とノンスケーラブルNOR ETOXTMプロセスに代わるプロセスを提供する。本発明は、対称的な2NAND セルストリングにより形成されたNANDベースNOR セルを基礎とするNOR フラッシュメモリを提供し、NAND FN トンネル現象を、消去とプログラム動作の両方に使用する。長く保留されている過消去の心配は、NANDベースNOR メモリより完全に排除される。結果として、本発明によるNAND、NOR 及びSRAMメモリの統合は、コスト、速度及び密度において最良のパフォーマンスを達成する。本発明のNANDベースNOR メモリのNOR セル、NANDメモリのNANDセルストリング、及びSRAMメモリのSRAMセルの等価回路は、図２Ａ、２Ｂ及び２Ｃにそれぞれ示される。
【００７０】
図２Ａ中のNANDベースNOR セルが従来の技術におけるNOR セルとは異なるユニークな構造を有することは記すべきである。該NOR セルは、ツービット保存のためにNOR セルの二つの対称的ビットを提供するためにデュアルフローティングゲートトランジスタを有する。各NOR セルは、それぞれメタルビットライン(BL)とメタルソースライン(SL)に接続されたドレインとソースを有する。前段において討論されたように、従来のNANDベース2T NORセルは、ボトムでフラッシュセルと直列に接続されたセレクトトランジスタを必要とする。ゆえに、低密度組み込みMCU(マイクロコントローラユニット) 用途に対してのみ経済的である。他の従来の1T ETOX TMベースNOR セルは、セレクトトランジスタを包含しないが、長期に保有された過消去の心配を有する。いずれのタイプの従来のNOR セルも、65nm以下にスケーラブルでないという共通の不利な点を有している。しかしながら、本発明のNANDベースNOR セルは、直列接続されたセレクトデバイスを有さない。
【００７１】
図２Ａに示されるように、NANDベースNOR セルのソースラインとビットラインは平行に走り、ワードラインに対して垂直である。図２Ｂに示されるように、NANDセルのソースラインとビットラインもまた平行に走り、ワードラインに対して垂直である。本発明において、NOR ストリングとNANDストリングは、いずれも、好ましくはX 方向に走る全てのワードラインに対して垂直である好ましくはY 方向に走るビットラインとソースラインを有する。
【００７２】
ゆえに、本発明のNAND及びNOR メモリはプロセスにおいて完全に互換性があるものとなり、ゆえに、ツータイプのNVM が、コストとデータ保存のために一つのチップ中に統合され得て、真のコスト有効性を達成する。NAND及びNOR メモリが統合されれば、SRAMもシングルチップにおいてNAND及びNOR メモリに統合され得る。結果として、一つのチップ中へのNAND、NOR 及びSRAMメモリの任意の組み合わせの統合の自由度もまた可能となる。例えば、NAND、NOR 及びSRAMメモリの任意の二種類がシングルチップにおいて統合され得る。
【００７３】
三つのメモリが一つに統合される場合、ピン数は三つのメモリのピン要求に対応できるように十分に大きくなければならない。一般に、NOR フラッシュメモリは最も高いピン数を有し、それはバイト又はワード単位のランダムアクセスコード読み出しのために定義された仕様による。典型的には、NANDメモリはNOR メモリ及びSRAMよりも高密度であるが、NANDの読み出し仕様は512 バイト又は2kバイトのページ単位に定義され、データの読み出しは直列的で遅い。例えば、1Gb NOR メモリは58ピンを有するが、高密度NANDメモリは48ピンのみ有する。高密度SRAMは64Mbだけであるので、アドレスピン数はNOR よりずっと少ない。
【００７４】
複合メモリチップが必要とするピン数を減らすため、本発明はNAND、NOR 及びSRAMメモリが複合チップの同じピンを共用する方法を提供する。高密度NOR ピン定義が、追加のNAND及びSRAMピン機能を追加するための基礎として使用される。言い換えると、本発明はNANDメモリ及びSRAMのピン定義を、NOR メモリの既存ピン定義中に加える。NANDメモリ及びSRAMを同じチップ上に有する或いは有さないNOR ピン定義は、従来のNOR ピン定義と完全に互換に保持される。
【００７５】
図３は本発明による高度統合メモリ解決策を提供するチップ上メモリシステム01のブロック図である。該メモリシステム01は、少なくとも、NOR フラッシュメモリユニット02、NANDフラッシュメモリユニット03、及びSRAMメモリユニット04を包含する。該メモリシステム01内の双方向入力アドレスバス05及び双方向出力データバス06は、該システムのNAND、NOR 及びSRAMメモリユニットにより共用される。
【００７６】
本発明によると、超高密度ファーストランダムアクセスNOR メモリ、超高密度スローシリアル読み出しNANDメモリ及びファーストランダムアクセスSRAMが、一つのチップ上で、統合化NAND製造プロセス及びNANDセルを使用して結合される。三つのメモリ全てが複合チップの同じピンを共用する。NAND及びNOR メモリは同一チップ上にあり同じFNトンネル現象スキームを使用し、ファーストページプログラム、ファーストページ消去及びファーストブロック消去動作を、従来のNANDメモリのように実行する。しかしながら、本発明のNANDベースNOR メモリの速度は従来のスローシリアル読み出しからバイト及びワード単位のファーストランダム読み出しへと改善されている。
【００７７】
本発明のスリーオンワンチップはホストにより、三つの独立したメモリチップとして扱われ得て、それは独立したNOR メモリチップ、独立したNANDメモリチップ及び独立したSRAMチップとされ得て、全てがNOR メモリにより決定された同じピンを共用するものとされ得る。該システムにおける高密度NANDベースNOR メモリはNxGbits に達し得て、それは選択された製造プロセスノードに依存する。理想的には、このNANDベースNOR メモリの密度は、同じテクノロジーノードにおいて製造されたNANDメモリの密度の半分とされ得る。例えば、32nmテクノロジーノードを使用して、ワンチップ内に64Gb NAND メモリが製造され得る。本発明によると、同じ32nmテクノロジーノードは32Gbs の密度を有するNANDベースNOR メモリを製造できる。
【００７８】
本発明のシステムにおいて複合チップ内にNAND、NOR 及びSRAMメモリの全てにより共用される入力アドレスバスと出力データバスを有していることが好ましい。双方向入力アドレスバスが、NAND、NOR 及びSRAMメモリに、従来のメモリにより定義された普通のI/O ピンに加えて提供される。こうして、三つのメモリの動作はより速い読み出し及び書き込みが行えるよう改善される。周知の技術とは対照的に、本発明においてはNAND、NOR 及びSRAMメモリにより共用される双方向出力データバスは一つのシングルOEピンと一つのシングルCEピンによりコントロールされて、総ピン数が減らされて既存のNOR メモリピン数に適合する。
【００７９】
NOR メモリユニット02はNOR メモリ08と状態レジスタ(SR)07を包含する。該NOR メモリ08はデュアル書き込みページバッファ、WTページバッファ#0 09 及びWTページバッファ#1 17 、及びデュアル読み出しページバッファ、RDページバッファ#0 10 及びRDページバッファ#1 18 を包含する。NANDメモリユニット03は、NANDメモリ12と状態レジスタ(SR)11を包含する。該NANDメモリ12はまた、デュアル書き込みページバッファ、WTページバッファ#0 13 及びWTページバッファ#1 16 、及びデュアル読み出しページバッファ、RDページバッファ#0 14 及びRDページバッファ#1 15 を包含する。
【００８０】
図３に示されるように、個別の状態レジスタが同じチップ上のそれぞれNANDベースNORメモリ及びNANDメモリに提供され、より独立した速い動作を達成する。チップ内のNOR 及びNANDメモリはそれぞれの個別のRY/BY#信号を有するが、外部RY/BY#ピンはNAND及びNORメモリにより共用される。ホストCPU はプログラム或いは消去動作を終了したどのメモリが該外部RY/BY#信号をトリガするかを見つけ出す指示を発し、それから該NAND又はNOR メモリ中で尚も他の実行中プログラム或いは消去動作があれば該信号をリセットする。
【００８１】
CE及びOEピンの外部ピン数を減らすため、本発明は、メモリマップ(memory-mapped) 内部のNOR 、NAND、SRAM、NOR 状態レジスタ、NAND状態レジスタ、NOR ページバッファ、NANDページバッファを、個別のチップイネーブル信号を使用する代わりに同じCE及びOEピンを使用して異なるアドレスを使用することで選択する新規の方法を提供する。さらに、I/O ピンはデータ出力専用とされて、アドレスインプットピンを介してコード、データ及びアドレスを入力する方法が提供される。
【００８２】
本発明において、非同期状態レジスタ読み出しコマンドが、出力データバスDQ[15:0]を使用することなく入力アドレスバス A[S-1:0] 及びOE# を介して提供され、読み出し速度が増される。NAND及びNOR メモリを読み出すための同期読み出しコマンドが同時に提供される。或いは、該同期読み出しコマンドはNAND及びNOR メモリ内のデータを、出力データバスを通して出力する。本発明において使用されるNANDベースソフトウエアコマンドは、システムが、NOR ベースコマンドセット及びNANDベースコマンドセットとの互換性を有することを可能とする。
【００８３】
本発明はNOR ベースインタフェースを提供し、それは、システムを既存のNOR インタフェースを備えたCPU と直接インタフェース可能とする。図４はNOR ベースインタフェースの詳細なピン定義を示す表である。該システムのNAND、NOR 及びSRAMメモリは入力アドレスバスを図５の表に示される特定値で駆動することによりイネーブルされる。該システムの動作はコマンドインタフェース中に特定コマンド或いは特定アドレス及びデータパターンを有するシーケンスを書き込むことにより開始される。図６は該メモリシステムの各種メモリ動作のソフトウエアコマンドサイクルを示す表であり、及び図７は該メモリシステムの動作モデルの概要の表である。
【００８４】
本発明によると、NANDメモリはより多くのアドレス入力を有しページの、1/128 ページ或いはそれ以下のような、より小さなセクションに配置され得る。本発明の読み出し動作において、NANDメモリは第１ステップにおいてRDページバッファに一つのセクションの内容(content) をロードするだけでよく、ホストは第２ステップにおいて、特定の該セクションより必要なバイト/ ワードを読み出せる。図８Ａは本発明による読み出し動作を示す。同様に、NANDメモリの小セクションが書き込み動作のためにもアクセスされ得る。サムソン社のOneNAND TMに較べると、本発明のセクション動作は、更なる自由度と電力節約の利点を提供する。例えば、図８Ｂに示されるように、OneNAND TMランダムバイト／ワード動作において、第１ステップにおいて、該OneNAND TMは少なくとも一つのセクタ（1/4 ページ) 以上の内容を、メモリよりデータRAM にロードしなければならず、それからホストは第２ステップにおいて必要なバイト／ワードをデータRAM より読み出す。
【００８５】
図９Ａは本発明によるメモリシステムの非同期NOR 読み出し動作のタイミングの波形図である。この動作は、ランダムバイト又はワードをNOR メモリより非同期に読み出す。この図に示される各信号の定義は図４に示される。該ホストはまずA[N]をローに駆動し、有効バイト又はワードアドレスをA[N-1:0]上でアサートし、一方で、OE# 及びCE# をローに駆動する。WE# は、図中には示されないが、ハイに維持されなければならない。CLK は非同期読み出しモードのためには使用されず、無視される。該OE# 信号はローに駆動されなければならない。データはアドレスアクセス時間Tacc-norの後、DQ[15:0]上に出現し得て、該アドレスアクセス時間Tacc-norはアドレスが安定している時間から出力データが有効となる時間までの遅延時間に等しい。アクセス時間Tacc-norが満たされると、OE# のトレーリングエッジからアクセス時間Toe が経過した後に、データはDQ[15:0]ピン上で利用可能である。
【００８６】
図９Ｂは、本発明のメモリシステムにおける非同期SRAM読み出し動作の信号波形とタイミングを示す。この動作はランダムバイト又はワードをSRAMメモリより非同期に読み出す。ホストはまず、A[N]をハイに駆動し、有効SRAM-ID 値をA[N-1:S]上でアサートする。該ホストはまた有効バイト又はワードアドレスをA[S-1:0]上で駆動しなければならず、一方で、OE# 及びCE# をローに駆動する。WE# は、図中には示されないが、ハイに維持されなければならない。CLK は非同期読み出しモードのためには使用されず、無視される。データはアドレスアクセス時間Tacc-sram の後、DQ[15:0]上に出現し得て、該アドレスアクセス時間Tacc-sram はアドレスが安定している時間から出力データが有効となる時間までの遅延時間に等しい。該OE# 信号はローに駆動される。アクセス時間Tacc-sram が満たされると、OE# のトレーリングエッジからアクセス時間Toe が経過した後に、データはDQ[15:0]ピン上で利用可能である。
【００８７】
図９Ｃは、本発明のメモリシステムにおける非同期NAND読み出し動作の信号波形とタイミングを示す。この動作はランダムバイト又はワードをNANDメモリRDページバッファより非同期に読み出す。ホストはまず、A[N]をハイに駆動し、有効NAND-ID 値をA[N-1:S]上でアサートする。該ホストはまた有効バイト又はワードアドレスをA[S-1:0]上で駆動しなければならず、一方で、OE# 及びCE# をローに駆動する。WE# は、図中には示されないが、ハイに維持されなければならない。CLK は非同期読み出しモードのためには使用されず、無視される。データはアドレスアクセス時間Tacc-nand の後、DQ[15:0]上に出現し得て、該アドレスアクセス時間Tacc-nand はアドレスが安定している時間から出力データが有効となる時間までの遅延時間に等しい。該OE# 信号はローに駆動されなければならない。アクセス時間Tacc-nand が満たされると、OE# のトレーリングエッジからアクセス時間Toeが経過した後に、データはDQ[15:0]ピン上で利用可能である。
【００８８】
図９Ｄは、本発明のメモリシステムにおける同期NOR 読み出し動作の信号波形とタイミングを示す。この動作はランダムバイト又はワードをNOR メモリより同期して読み出す。ホストはまず、A[N]をローに駆動し、開始アドレスをA[N-1:0]上でアサートし、一方で、OE# 及びCE# をローに駆動する。WE# は、図中には示されないが、ハイに維持されなければならない。一旦OE# がアサートされると、第１のバイト又はワードが開始アクセス待機遅延Tacc-norの後の次の有効CLK エッジでDQ[15:0]に駆動される。その後のデータは、最小遅延Tchqv の後で有効CLK エッジで利用可能である。
【００８９】
図９Ｅは、本発明のメモリシステムにおける同期SRAM読み出し動作の信号波形とタイミングを示す。SRAM同期読み出しを実行するため、該ホストはまず、A[N]をハイに駆動し、有効SRAM-ID をA[N-1:S]上でアサートする。ホストはまた、開始アドレスをA[S-1:0]上で駆動しなければならず、一方で、OE# 及びCE# をローに駆動する。WE# は、図中には示されないが、ハイに維持されなければならない。一旦OE# がアサートされると、第１のバイト又はワードが開始アクセス待機遅延Tacc-sram の後の次の有効CLK エッジでDQ[15:0]に駆動される。その後のデータは、最小遅延Tchqv の後で有効CLK エッジで利用可能である。
【００９０】
図９Ｆは、本発明のメモリシステムにおける同期NAND読み出し動作の信号波形とタイミングを示す。この動作はNANDメモリRDページバッファ内容を同期して読み出す。NAND同期読み出しを実行するため、該ホストはまず、A[N]をハイに駆動し、有効NAND-ID をA[N-1:S]上でアサートし、有効ページアドレスをA[S-1:0]上でアサートし、一方で、OE# とCE#をローに駆動しなければならない。WE# は、図中には示されないが、ハイに維持されなければならない。一旦OE# がアサートされると、RDページバッファの第１のバイト又はワードは開始アクセス待機遅延Tacc-nand の後の次の有効CLK エッジでDQ[15:0]上で駆動される。その後のデータは、最小遅延Tchqv の後で有効CLK エッジで利用可能である。
【００９１】
図９Ｇは、本発明のメモリシステムにおけるNANDロード動作の信号波形とタイミングを示す。この動作はNANDメモリよりそのRDページバッファにセクション或いはページをロードする。ホストはまず、A[N]をハイに駆動し、有効NAND-ID をA[N-1:S]上でアサートする。二つのバス書き込みサイクルがこのコマンドを発するために使用される。コードがA[S-1:0]を介して第１のバス書き込みサイクルにおいて入力され、セクションロードかページロードかの動作を判断するためにデコードされる。第２のバスサイクルにおいて、セクション又はページアドレスはA[S-1:0]を通して入力される。該アドレスはWE# の下降エッジによりラッチされ得る。ロード動作は組み込みロードアルゴリズムによりコントロールされる。RY/BY#は、ロードプロセス中、ローとなり、ロード動作が完成するとハイに戻る。ホストはロード動作の状態を、NANDメモリの状態レジスタをチェックすることにより決定することができる。組み込みロードアルゴリズムが完成すると、デバイスはそれから読み出しモードに戻る。
【００９２】
図９Ｈは、本発明のメモリシステムにおける非同期SRAM書き込み動作の信号波形とタイミングを示す。この動作は、SRAMメモリを同期して書き込む。ホストはまず、A[N]をハイに駆動し、有効SRAM-ID をA[N-1:S]上でアサートする。ホストはまた、開始アドレスをA[S-1:0]上で駆動しなければならず、一方で、WE# 及びCE# をローに駆動する。OE# は、図中には示されないが、ハイに維持されなければならない。DQ[15:0]上の入力データはWE#がハイとなる前に時間Tdset の間、有効でなければならず、WE# の上昇エッジの後に時間Tdholdの間、安定に保持されなければならない。
【００９３】
図９Ｉは本発明によるメモリシステムにおけるNOR 消去動作のソフトウエアコマンドの信号波形とタイミングを示す。この動作はNOR メモリを、ソフトウエアコマンドを送ることで消去する。ホストはまず、A[N]をローに駆動しなければならない。二つのバス書き込みサイクルが、このコマンドを発するために使用される。コードがA[N-1:0]を通して第１のバス書き込みサイクル中に入力され、ページ消去か、セクタ消去か、チップ消去か等の動作タイプを決定するためにデコードされる。アドレスはWE# の下降エッジによりラッチされ、確認コードはWE# の上昇エッジによりラッチされ得る。消去動作は組み込みプログラム或いは消去アルゴリズムによりコントロールされる。RY/BY#は、消去プロセスの間、ローとなり消去動作が完成するとハイに戻る。ホストは消去動作の状態を、NOR メモリの状態レジスタをチェックすることで決定できる。組み込みプログラム又は消去アルゴリズムが完成すると、該デバイスは読み出しモードに戻る。
【００９４】
図９Ｊは本発明によるメモリシステムにおけるソフトウエアコマンドNOR プログラム動作の信号波形及びタイミングを示す。この動作はNOR メモリを、ソフトウエアコマンドを送ることによりプログラムする。ホストはまず、A[N]をローに駆動しなければならない。二つのバス書き込みサイクルが、このコマンドを発するために使用される。コードがA[N-1:0]を通して第１のバス書き込みサイクル中に入力され、ページプログラムか、バイトプログラムか、のような動作タイプを決定するためにデコードされる。アドレスはWE# の下降エッジによりラッチされ、データはWE# の上昇エッジによりラッチされ得る。ページプログラム動作では、N-1(N はページサイズにより定義される整数) バス書き込みサイクルが、1 ページのデータをNOR メモリのWTページバッファにロードした後に続く。プログラム動作は組み込みプログラム或いは消去アルゴリズムによりコントロールされる。RY/BY#は、プログラムプロセスの間、ローとなりプログラム動作が完成するとハイに戻る。ホストはプログラム動作の状態を、NOR メモリの状態レジスタをチェックすることで決定できる。組み込みプログラム又は消去アルゴリズムが完成すると、該デバイスは読み出しモードに戻る。
【００９５】
図９Ｋは本発明によるメモリシステムにおけるソフトウエアコマンドNAND消去動作の信号波形及びタイミングを示す。この動作はNANDメモリを、ソフトウエアコマンドを送ることにより消去する。ホストはまず、A[N]をハイに駆動して有効NAND-ID 値をA[N-1:S]上でアサートする。六つのバス書き込みサイクルが、該コマンドを発するために使用される。コードはA[S-1:0]を通して第１のバス書き込みサイクルにおいて送られ、ページ消去、セクタ消去、チップ消去のような動作タイプの判断のためにデコードされる。該アドレスはA[S-1:0]を通して続く四つのバス書き込みサイクルにおいて送られる。確認コードがA[S-1:0]を通して第６の書き込みサイクルにおいて送られる。該アドレスはWE# の上昇エッジによりラッチされ得て、データはWE# の上昇エッジによりラッチされ得る。消去動作は組み込みプログラム又は消去アルゴリズムによりコントロールされる。RY/BY#は消去プロセス中、ローとなり、消去動作が完成するとハイに戻る。ホストは消去動作の状態をNANDメモリの状態レジスタをチェックすることで決定できる。組み込みプログラム或いは消去アルゴリズムが完成すると、該デバイスは読み出しモードに戻る。
【００９６】
図９Ｌは本発明によるメモリシステムにおけるソフトウエアコマンドNANDプログラム動作の信号波形及びタイミングを示す。この動作はNANDメモリを、ソフトウエアコマンドを送ることによりプログラムする。ホストはまず、A[N]をハイに駆動して有効NAND-ID 値をA[N-1:S]上でアサートする。六つのバス書き込みサイクルが、該コマンドを発するために使用される。コードはA[S-1:0]を通して第１のバス書き込みサイクルにおいて送られ、ページプログラム、バイトプログラム等の動作タイプの判断のためにデコードされる。該アドレスはA[S-1:0]を通して続く四つのバス書き込みサイクルにおいて送られる。データは第６の書き込みサイクルにおいて入力される。該アドレスはWE# の上昇エッジによりラッチされ得て、データはWE# の上昇エッジによりラッチされ得る。プログラム動作ではN-1(N はページサイズにより定義される整数) バス書き込みサイクルが、1 ページのデータをNANDメモリのWTページバッファにロードした後に続く。プログラム動作は組み込みプログラム或いは消去アルゴリズムによりコントロールされる。RY/BY#は、プログラムプロセスの間、ローとなりプログラム動作が完成するとハイに戻る。ホストはプログラム動作の状態を、NANDメモリの状態レジスタをチェックすることで決定できる。組み込みプログラム又は消去アルゴリズムが完成すると、該デバイスは読み出しモードに戻る。
【００９７】
図９Ｍは本発明によるメモリシステムにおけるソフトウエアコマンドNAND読み出し動作の信号波形及びタイミングを示す。この動作はNANDメモリよりランダムバイト又はワードを、NANDセクション動作をロードすることなく読み出す。五つのバス書き込みサイクルがこのコマンドを発するために使用される。ホストはまず、A[N]をハイに駆動して有効NAND-ID 値をA[N-1:S]上でアサートする。コードはA[S-1:0]を通して第１のバス書き込みサイクルにおいて入力される。アドレスはA[S-1:0]を通して続く四つのバス書き込みサイクルにおいて入力される。該アドレスはWE# の上昇エッジによりラッチされ得る。一旦、OE#がアサートされると、データは、アドレスアクセス時間Tacc-nand の後にDQ[15:0]上に出現し、該アドレスアクセス時間Tacc-nand は該アドレスが安定している時間から出力データが有効となる時間までの遅延に等しい。データはアクセス時間Taccが満たされて、OE#のトレーリングエッジからアクセス時間Toe が経つと、DQ[15:0]ピン上で利用可能となる。
【００９８】
図９Ｎは本発明によるメモリシステムにおける状態レジスタ読み出し動作の信号波形及びタイミングを示す。この動作はNOR 又はNANDメモリ中の状態レジスタの内容を、A[S-1:0]を通して読み出す。ホストはまず、WE# 及びCE# をローに駆動する一方で、A[N]をハイに駆動してNOR 状態レジスタのための有効NOR-SR-ID 値、又はNAND状態レジスタのためのNAND-SR-ID値をA[N-1:S]上でアサートする。OE# はハイ又はローに維持される。一旦、WE# がアサートされると、NOR 又はNAND状態レジスタの内容は、WE# の期間中A[S-1:0]上で駆動され、A[S-1:0]は出力として働く。一旦WE# がデアサートされると、A[S-1:0]は入力として働く。この動作はDQ[15:0]或いはOE# を使用せず、それらは他のアプリケーションに使用可能である。
【００９９】
図９Ｏは本発明によるメモリシステムにおけるソフトウエアコマンドNAND／NOR 同時同期読み出し動作の信号波形及びタイミングを示す。この動作はNOR メモリ及びNANDメモリのRDページバッファの内容を同期して読み出す。六つのバス書き込みサイクルが、該コマンドを発するために使用される。ホストはまず、A[N]をハイに駆動してA[S-1:0]上で有効SIM-READ-ID 値をアサートする。コードはA[S-1:0]を通して第１のバス書き込みサイクル中に入力される。アドレスはA[S-1:0]を通して、続く四つのバス書き込みサイクルにおいて入力される。確認コードは、A[S-1:0]を通して、第６のバス書き込みサイクルにおいて入力される。該アドレスはWE# の上昇エッジによりラッチされ、確認コードもWE# の上昇エッジによりラッチされる。一旦OE# がアサートされると、開始アクセス遅延の後、次の有効CLK エッジ上でDQ[15:0]上で駆動される。NOR データは四つのCLK エッジごとにDQ[15:0]上で駆動される。続くデータは最小遅延Tchqv に続き有効CLK エッジ上で利用できる。
【０１００】
本発明において、読み出しと書き込みの動作は、それぞれ同時のデータ読み出しとデータロード動作、及び、同時のデータ書き込みとデータプログラム動作を許可することにより改善される。図３中に示されるように、NAND及びNOR メモリ中のデュアルRDページバッファはいずれも、フラッシュメモリから他のRDページバッファへの同時データロード動作中の、RDページバッファの一つからのデータ読み出し動作の実行をイネーブルする。この動作は読み出し動作速度を加速する。同様に、NAND及びNOR メモリ中のデュアルWTページバッファはいずれも、他のWTページバッファからフラッシュメモリへの同時データプログラム動作中の、WTページバッファの一つへのデータ書き込み動作の実行をイネーブルする。この動作はプログラム動作速度を加速する。
【０１０１】
図１０Ａは、本発明によるNAND又はNOR ロード中読み出し(Read-While-Load) 動作を示す。NAND及びNOR メモリはより高速な読み出し動作を可能とする独立したデュアルRDページバッファを有する。ロード中読み出し動作は、メモリの読み出しパフォーマンスを、他のRDページバッファに本発明のメモリシステムからデータがロード中に、一つのRDページバッファよりホストによりデータが読み出されるのをイネーブルすることにより改善する。該デュアルページバッファ構造は、フラッシュメモリから他のRDページバッファへの同時のデータロード動作中の、RDページバッファの一つからのデータ読み出し動作の実行の能力を提供する。同じRDページバッファへの同時のロードと読み出し動作は禁止されている。
【０１０２】
図１０ＢはNAND又はNOR プログラム中書き込み(Write-While-Program) 動作を示す。NAND及びNOR メモリはより高速なプログラム動作を可能とする独立したデュアルWTページバッファを有する。プログラム中書き込み動作は、他のWTページバッファからのデータでフラッシュメモリをプログラムする間に、ホストにより一つのWTページバッファにデータを書き込むのをイネーブルすることにより、プログラムを加速する。該デュアルページバッファ構造は、他のWTページバッファからフラッシュメモリへの同時データプログラム動作中の、WTページバッファの一つへのデータ書き込み動作の実行の能力を提供する。同じWTページバッファに対する同時のプログラムと書き込み動作は禁止されている。
【０１０３】
本発明の他の革新的な特徴は、NAND及びNOR メモリのデュアルパート構造であり、それは他のパートでプログラム／書き込み／プログラム中書き込み動作を同時に行っている間に、一つのパートでロード／読み出し／ロード中読み出し動作を、実行することができる。
【０１０４】
図１０Ｃは本発明によるNAND又はNOR デュアルパート動作を示す。NAND又はNOR アレイメモリは二つのパーツ、すなわちパート１とパート２に分割される。独立したメモリパーツはより高いパフォーマンスのデュアル動作を可能とする。デュアル動作はプログラムと読み出しパフォーマンスを加速し、それは、他のメモリパートでプログラム／書き込み／プログラム中書き込み動作を同時に行っている間に、一つのメモリパートでロード／読み出し／ロード中読み出し動作を実行することをイネーブルすることによる。ハーフトゥ−ハーフ(half-to-half)アレイ構造は、デュアルWTページバッファを備えた他のパートに対する同時プログラム／書き込み／プログラム中書き込み動作中の、デュアルRDページバッファを備えた一つのメモリパートのロード／読み出し／ロード中読み出し動作を実行する能力を提供する。同一メモリパートに対する同時の、ロード／読み出し／ロード中読み出し動作とプログラム／書き込み／プログラム中書き込み動作は禁止されている。
【０１０５】
本発明はまた、シングルRDページバッファを使用して、RDページバッファの他のセクションへのフラッシュメモリからのデータロード動作中の、RDページバッファの一つのセクションからのデータ読み出しの実行を許可する、ロード中読み出しセクション動作を提供する。この動作は読み出し速度を加速し、一つのRDページバッファを節約する。同様に、シングルWTページバッファを使用したプログラム中書き込みセクション動作が提供されて、WTページバッファの他のセクションからのフラッシュメモリへのデータプログラム動作中の、WTページバッファの一つのセクションへのデータ書き込み動作の実行を可能とする。この動作はプログラム速度を加速し、一つのWTページバッファを節約する。
【０１０６】
図１０Ｄは、本発明によるNAND又はNOR ロード中読み出しセクション動作を示す。本発明におけるデータ単位は、シングルセクションまで落とされ得るため、ロード中読み出し動作は、シングルRDページバッファで実行され得る。ロード中読み出しセクション動作は、RDページバッファの他のセクションに該メモリシステムからデータがロードされる間に、RDページバッファの一つのセクションからホストによりデータが読み出されるのをイネーブルする。セクション単位構造は、フラッシュメモリからRDページバッファの他のセクションへのデータロード動作中の、RDページバッファの一つのセクションからのデータ読み出し動作の実行の能力を提供する。同一のセクションに対するロードと読み出しの同時動作は禁止されている。
【０１０７】
図１０Ｅは、本発明によるNAND又はNOR プログラム中書き込みセクション動作を示す。本発明におけるデータ単位は、シングルセクションまで落とされ得るため、プログラム中書き込み動作は、シングルWTページバッファで実行され得る。プログラム中書き込みセクション動作は、WTページバッファの他のセクションからのデータでフラッシュメモリがプログラムされる間、WTページバッファの一つのセクションへのホストによるデータ書き込みがイネーブルされる。セクション単位構造は、WTページバッファの他のセクションからのフラッシュメモリへのデータプログラム動作中の、WTページバッファの一つのセクションへのデータ書き込みの実行の能力を提供する。同一のセクションに対するプログラムと書き込みの同時動作は禁止されている。
【０１０８】
図１０Ｆは、NAND又はNOR デュアルパートセクション動作を示す。NAND又はNOR アレイメモリは二つのパーツ、すなわち、パート１とパート２に分割される。独立したメモリパーツは、より高いパフォーマンスのデュアルパートセクション動作を可能とする。デュアルパートセクション動作はプログラム及び読み出しセクション動作速度を加速し、それは、他のメモリパートの他のセクションがプログラム／書き込み／プログラム中書き込みセクション動作を実行中に、一つのメモリパートのセクションによりロード／読み出し／ロード中読み出しセクション動作が実行されるのをイネーブルすることによる。ハーフトゥハーフアレイ構造は、シングルWTページバッファを備えた他のパートの他のセクションに対するプログラム／書き込み／プログラム中書き込みセクション動作中の、シングルRDページバッファを備えた一つのメモリパート上のロード／読み出し／ロード中読み出しセクション動作の実行の能力を提供する。ロード／読み出し／ロード中読み出しと、プログラム／書き込み／プログラム中書き込みの同時セクション動作を同一のメモリパートに対して行うことは禁止されている。
【０１０９】
本発明によると、ユニークなRY/BY#チェックメカニズムが提供されることで、ホストはいつ第１の書き込み動作が完成したかを、全ての書き込み動作が完成するまで待つことなく知らされる。このメカニズムはシステムの反応速度を大きく改善する。
【０１１０】
図１１は、本発明において、NAND及びNOR メモリが全て書き込みプロセス中の時のRY/BY#信号チェックメカニズムを示すフローチャートである。NOR 及びNANDメモリはそれらの書き込み（消去或いはプログラム）動作を個別に実行できる。例えば、もしNAND（或いはNOR ）書き込みコマンドに続き、NOR （又はNAND）書き込みコマンドが下されると、NAND及びNOR はそれぞれの状態レジスタをセットし、RY/BY#はローにセットされる。NAND又はNOR メモリがまず書き込み動作を終えると、外部RY/BY#は終了したものによりハイに駆動され、ホスト中断をトリガする。ホストは読み出し状態レジスタコマンドを送り、NAND及びNOR メモリの状態をチェックする。もしNAND又はNOR メモリが書き込み操作を、他方がいまだ書き込み処理中に終えてしまうと、ホストは終了したものを記録してその状態レジスタをリセットし、それは外部RY/BY#を未終了のもののために釈放する。未終了のものはRY/BY#をローに駆動し、RY/BY#は未終了の書き込み動作が完了した時にハイにセットされる。
【０１１１】
本発明は模範的な実施例を参照して説明されたが、本発明は説明されたその詳細に限定されるわけではない。各種の置換及び変更が先の説明において提案されたが、他のものもこの技術分野における通常の技術を有する者であれば可能である。ゆえに、全てのそのような置換及び変更は、添付される請求項中に定義された本発明の範囲内に組み込まれるものとされる。
【図１Ａ】
2012532373.tif 000003
【図１Ｂ】
2012532373.tif 000004
【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２Ａ】
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【図２Ｂ】
2012532373.tif 000009
【図２Ｃ】
2012532373.tif 000010
【図３】
2012532373.tif 000011
【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
2012532373.tif 000020
【図９Ｄ】
2012532373.tif 000021
【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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【図９Ｈ】
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【図９Ｉ】
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【図９Ｊ】
2012532373.tif 000027
【図９Ｋ】
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【図９Ｌ】
2012532373.tif 000029
【図９Ｍ】
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【図９Ｎ】
2012532373.tif 000031
【図９Ｏ】
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【図１０Ａ】
2012532373.tif 000033
【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
2012532373.tif 000036
【図１０Ｅ】
2012532373.tif 000037
【図１０Ｆ】
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【図１１】
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【国際調査報告】
2012532373.tif 000040