(57)【要約】  電界効果トランジスタ（ＦＥＴ）のチャネル長を効果的に短くするために、ＦＥＴの反転層に金属アイランドのパーコレーティングネットワークを提供することによりＦＥＴのパフォーマンスを強化する方法を提供する。金属アイランドは、Volmer-Weber金属薄膜成長を含む多くの方法で提供され、方法は、連続金属薄膜を別々に破壊し、金属的コーティングをパターンニングし、半導体材料に金属粒子を分散させ、金属コアおよび半導体シェルを備えた複合粒子の層を適用し、金属と半導体材料を同時スパッタリングすることを含む。開示された方法を使用して作られるＦＥＴは、半導体材料によって間隔が隔てられた金属アイランドを含む新規なチャネル構造を有する。【選択図】図２
2012516053.tif 000002
【特許請求の範囲】
【請求項１】
ソース、ドレイン、チャネルおよびゲートを備えた電界効果トランジスタ（ＦＥＴ）を製造する方法であって、
ＦＥＴのソース及びドレインを形成するステップと、
チャネルが前記ソースから前記ドレインに延びるようにＦＥＴのチャネルを形成するステップと、
チャネルの近位にＦＥＴのゲートを形成するステップと、
前記チャネルとゲートとの間にゲート絶縁層を形成するステップと、
を有し、
前記チャネルを形成するステップが、チャネルに金属アイランドを提供するステップを包含し、それにより、チャネル内にソースとドレインとの間に延びるパーコレーティングネットワークを形成し、チャネルの実質的に全ての金属アイラインドが各々、約１００より大きくないアスペクト比を有することを特徴とする方法。
【請求項２】
前記チャネルに金属アイランドを提供するステップが、チャネルの実質的に全ての金属アイラインドが各々、約５０より大きくないアスペクト比を有するように金属アイランドを提供することを含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記チャネルを形成するステップが、半導体材料の第1の層を形成することを包含し、前記金属アイランドを提供するステップが、前記第1の層の上に金属アイランドを提供することを含むことを特徴とする請求項1に記載の方法。
【請求項４】
前記チャネルを形成するステップが、半導体材料の第2の層に金属アイランドを少なくとも部分的に入れるステップを包含することを特徴とする請求項３に記載の方法。
【請求項５】
前記金属アイランドを提供するステップが、予め作られた金属粒子を提供するステップを含み、前記チャネルを形成するステップが、半導体材料の層に予め作られた金属粒子を少なくとも部分的に沈めるステップを含むことを特徴とする請求項1に記載の方法。
【請求項６】
前記金属アイランドを提供するステップは、金属コアおよび半導体シェルを供えた複合粒子を提供するステップを包含することを特徴とする請求項1に記載の方法。
【請求項７】
前記チャネルを形成するステップが更に、半導体材料の層に前記複合粒子を入れるステップを包含することを特徴とする請求項６に記載の方法。
【請求項８】
前記ゲート絶縁層を形成するステップが、前記複合粒子に前記ゲート絶縁層を直接堆積させるステップを包含することを特徴とする請求項６に記載の方法。
【請求項９】
前記金属アイランドを提供するステップが、連続する金属薄膜を堆積するステップと、前記連続する金属薄膜を金属アイランドに変換するステップとを含むことを特徴とする請求項1に記載の方法。
【請求項１０】
前記連続する金属薄膜を金属アイランドに変換するステップが、前記連続する金属薄膜を前記金属アイランドにブレークするように連続する金属薄膜を外部インパルスにさらすステップを包含することを特徴とする請求項９に記載の方法。
【請求項１１】
前記連続する金属薄膜を外部インパルスにさらすステップが、前記連続する金属薄膜を前記金属アイランドにブレークするように連続する金属薄膜を加熱するステップを包含することを特徴とする請求項１０に記載の方法。
【請求項１２】
前記連続する金属薄膜を金属アイランドに変換するステップが、前記金属アイランドを形成するように連続する金属薄膜の一部を除去するステップを包含することを特徴とする請求項９に記載の方法。
【請求項１３】
前記金属アイランドを提供するステップが、前記金属薄膜が連続薄膜になる前に、前記成長を停止させ、アイランド成長モードによって金属薄膜を成長させるステップを包含することを特徴とする請求項１に記載の方法。
【請求項１４】
複数のアイランドを提供するステップが、ランダムパターンで複数のアイランドを提供することを包含することを特徴とする請求項１に記載の方法。
【請求項１５】
複数のアイランドを提供するステップが、所定のパターンで複数のアイランドを提供することを包含することを特徴とする請求項１に記載の方法。
【請求項１６】
前記金属アイランドを提供するステップが、ゲート層が既に提供された後に前記金属アイランドを提供するステップを包含することを特徴とする請求項１に記載の方法。
【請求項１７】
前記半導体材料の第１の層を形成するステップが、無機半導体層を形成するステップを包含することを特徴とする請求項１に記載の方法。
【請求項１８】
ＦＥＴが完了したとき、半導体／ゲート絶縁界面が、チャネルとゲート絶縁層との間に形成され、チャネルに金属アイランドを提供するステップが、金属アイランドのうちの１つが半導体／ゲート絶縁界面から２０ナノメートルより小さい距離だけ間隔が隔てられるように、金属アイランドのうちの一つを提供するステップを包含することを特徴とする請求項１に記載の方法。
【請求項１９】
電界効果トランジスタであって、
ソースと、
前記ソースから間隔が隔てられたドレインと、
前記ソースから前記ドレインまで延びるチャネルと、
ゲートと、
前記ゲートと前記チャネルとの間にゲート絶縁層と、
を有し、
前記チャネルが、第1の半導体材料からなるパーコレーションネットワーク層と、前記ソースと前記ドレインとの間に延びるパーコレーションネットワークを形成する間隔が隔てられた金属アイランドとを含み、前記チャネルの前記間隔が隔てられた金属アイランドの全てが各々、１００より大きくないアスペクト比を有することを特徴とする電界効果トランジスタ。
【請求項２０】
前記チャネルの前記間隔が隔てられた金属アイランドの実質的に全てが、５０より大きくないアスペクト比を各々有することを特徴とする請求項１９に記載の電界効果トランジスタ。
【請求項２１】
前記チャネルが、第2の半導体材料の堆積された層を包含し、前記堆積された層が、いかなる金属アイランドも包含しないことを特徴とする請求項１９に記載の電界効果トランジスタ。
【請求項２２】
前記堆積された層が、前記パーコレーションネットワーク層を形成する前に堆積されることを特徴とする請求項２１に記載の電界効果トランジスタ。
【請求項２３】
前記パーコレーションネットワーク層が、前記間隔が隔てられた金属アイランドである複数の離散した金属粒子を有し、前記複数の離散した金属粒子が、前記第1の半導体材料に少なくとも部分的に沈められていることを特徴とする請求項１９に記載の電界効果トランジスタ。
【請求項２４】
前記複数の離散した金属粒子のうちの１つが前記ゲート絶縁層と接触することを特徴とする請求項２３に記載の電界効果トランジスタ。
【請求項２５】
前記間隔が隔てられた金属アイランドが、残存物を形成するインパルスにさらされた連続した金属薄膜の残存物であることを特徴とする請求項１９に記載の電界効果トランジスタ。
【請求項２６】
前記間隔が隔てられた金属アイランドが、前記間隔が隔てられた薄膜アイランドが連続した薄膜に融合する前に、停止したVolmer-Weberアイランド成長によって形成された間隔が隔てられた薄膜アイランドであることを特徴とする請求項１９に記載の電界効果トランジスタ。
【請求項２７】
前記間隔が隔てられた金属アイランドが、所定のパターンで配置されることを特徴とする請求項１９に記載の電界効果トランジスタ。
【請求項２８】
前記間隔が隔てられた金属アイランドが、堆積及びパターニング技術によって形成されることを特徴とする請求項１９に記載の電界効果トランジスタ。
【請求項２９】
前記間隔が隔てられた金属アイランドが、ランダムパターンに配置されることを特徴とする請求項１９に記載の電界効果トランジスタ。
【請求項３０】
前記パーコレーションネットワーク層が、対応するそれぞれの材料コアおよび対応するそれぞれの半導体シェルからなる複数の複合粒子を包含し、前記間隔が隔てられた金属アイランドが、前記金属コアであり、前記第2の半導体材料が少なくとも前記半導体シェルからなることを特徴とする請求項１９に記載の電界効果トランジスタ。
【請求項３１】
前記パーコレーションネットワーク層が更に、前記複数の複合粒子を実質的に入れる堆積された半導体材料を包含することを特徴とする請求項３０に記載の電界効果トランジスタ。
【請求項３２】
前記間隔が隔てられた金属アイランドが、前記パーコレーションネットワーク層内の2つ以上のサブ層の間に分配されることを特徴とする請求項１９に記載の電界効果トランジスタ。
【請求項３３】
半導体／ゲート絶縁界面が、前記チャネルと前記ゲート絶縁層との間に形成され、前記パーコレーションネットワークが、前記半導体／ゲート絶縁界面から２０ナノメートルより大きくない距離だけ間隔が隔てられることを特徴とする請求項１９に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]  本発明は、全体的に活性化半導体デバイスの分野に関する。特に、本発明は電界効果トランジスタの性能を強化する方法に関し、および、それによって作られた電界効果トランジスタに関する。
【背景技術】
【０００２】
[0002]  一般的に、工業において使用される無機半導体の低温堆積は、半導体のアモルファスおよび多結晶位相を与える。これらの位相は、同じ半導体の一つの結晶バリアントにおいて実現されるより、かなり低いキャリア移動度を有する傾向がある。例えば、水素化アモルファスシリコンは、ＬＣＤディスプレイ産業および新生の太陽電池産業において使用される遍在する材料である。しかし、水素化アモルファスシリコンの電子キャリア移動度は、堆積状況に依存して、概して０．３cm2/V・s〜１．２cm2/V・sの範囲である。アモルファスシリコンは、固相結晶化（solid phase crystallization）と称される技術を用いて再結晶ポスト堆積ができる。結果としてなるナノおよびミクロの粒を有する多結晶材料は、10cm2/V・s〜250cm2/V・sの間の移動度を有し得る。しかし、これはまだ450cm2/V・sを超える単結晶シリコン移動度より著しく下にある。材料がアモルファス位相に単結晶から多結晶質まで行くにつれて、電子パフォーマンスを悪化させることと類似したパターンは大部分の半導体で見つかる。
【０００３】
[0003]  ディスプレイ/電子工業における将来の傾向は、将来のディスプレイ、太陽電池および電子製品が可撓性/コンフォーマル基板に作られることを示唆する。この移行は、常時存在する必要にサービスを提供して、サイズを減らすのを望むのは避けられず、重量およびパフォーマンスを犠牲にせずに使用するデバイスのコストとみなされる。広い全域のディスプレイ、電子機器および、少し例を挙げれば、センサからのデバイスは、強化された、軽い重量（携帯用の）の大量生産において、小さいフォームファクタ、小消費電力および低コストデバイスを犠牲にした結果になる。さらに、これらのデバイスが可撓性および／またはコンフォーマルにされることができる場合、新しくて新規な市場および機会に対処することができ、開拓することができる。
【０００４】
[0004]  作動中の半導体デバイスの有効性を測定する際に使用する典型的パフォーマンスメトリックスは、デバイス移動度、デバイス速度およびデバイスがもたらすことが可能な電流の量である。デバイス移動度は、例えばチャネル層、薄膜トランジスタ（TFT）、TFTを作る半導体/誘電体インタフェースの性質、デバイスアーキテクチャなどの要因の多数：使用する半導体材料の生の移動度に関して影響を受ける。デバイス速度が、デバイス移動度に線形に依存するが、TFTのドレイン電極とソースとの間の距離の２乗に反比例する。同様に、TFTの電流キャリー容量はデバイス移動度に依存するが、TFTのドレイン電極とソースとの間の距離に反比例する。
【０００５】
[0005]  広く知られているように、デバイススケーリングは、活性化半導体デバイス性能を強化するのに用いる一般の技術である。恒常的なデバイス移動度を与えられて、エンジニアは絶えずTFTのソースの間の距離を減らし、より高いパフォーマンスを得ようとしている。しかし、ソース/ドレイン距離のこの減少は、従来は、非常に高度で非常に高価なフォトリソグラフィ/パタニング技術を用いて達成された。かかる技術は、非常に大きい面積基板および／または可撓性基体および／または非常に低いコスト・アプリケーションをターゲットとする製品には不適当であった。
【０００６】
[0006]   これらのチャレンジを迂回するために、科学者が「ピックアップスティックトランジスタ」という新型のトランジスタを開発した。一般に、2種類の基本的なピックアップスティックトランジスタがある。第1のタイプでは、ナノチューブまたはナノロッド／ナノワイヤ（nanorods/nanowires）（ここでは「スティック」と称する）は、それら自身によって導体チャネル層を形成し、第２のタイプでは、ナノチューブまたはナノロッド（金属および半導体）は、有機半導体ホストに分散する。
【０００７】
[0007]  これらのピックアップスティックトランジスタのオペレーション原理は、パーコレーティングネットワークの概念に基づき、それは有機半導体ホスト内で個々のシングルの壁カーボンナノチューブおよび狭いロープの分散の範囲内で作成される。これらのパーコレーティングネットワークは、電荷担体（電子および穴）が移動する間の不連続な経路でランダム化される。パーコレーション理論は、ナノ/マイクロ結晶シリコンの伝導メカニズムを説明するために用いられた。ナノ/マイクロ結晶質のシリコン・コーティングは、水素化アモルファスシリコン・ホスト計算機に埋められるシリコンのナノ／マイクロ結晶から成る。
【０００８】
[0008]  ピックアップスティックトランジスタが見込みを示したにもかかわらず、それは相当な数の欠点を有する。例えば、トランジスタはカーボンナノチューブ（CNT）を使用し、したがって、製造に安価でない。CNTは、ex-situで作られ、材料純度、材料改良、その他との進行中の関係がある。CNTは、長さ、直径、キラリティおよび組成物（金属対半導体）において非常に変化する。使用する堆積技術（スピンコーティング）は、２次元および３次元CNTネットワークの非整合の、ランダムな各種取り合わせを生じる。この不一致は、トランジスタ性能（このことにより、実用的な装置のそれらの使用を制限して）における大きい変化に移行する。
【０００９】
Indeed, one of the papers on pickup transistors itself points out that the  “ability to increase mobilities without lowering the on/off ratios, key for device fabrication, cannot be achieved with random [single-wall nanotube] networks.”  Bo, et al., “Carbon Nanotubes-Semiconductor Networks For Organic Electronics:  The Pickup Stick Transistor,” Applied Physics Letters 86, 182102 (2005), at 182102-3 (emphasis added).
確かに、ピックアップトランジスタの論文のうちの1つは、「オン／オフ動作の比率（デバイスの製作のためのキー）を下げることなしで移動度を増やす能力は、ランダムに[シングル壁のナノチューブ]ネットワークによって成し遂げられることができない」と指摘されている。Bo等による「Carbon Nanotubes-Semiconductor Networks For Organic Electronics:  The Pickup Stick Transistor」Applied Physics Letters 86, 182102 (2005), 182102-3（下線による強調を追加した）。
【００１０】
[0009]  概して（活性化するときに）トランジスタの半導体チャネル層において形成される反転層は、誘電/半導体チャネル・インタフェースの下で、非常に浅い深さ（<20 nmより典型的には<10 nm）に及ぶ。この反転層は、最終的にトランジスタの性能を表す。調査されているピックアップスティックトランジスタでは、この反転層の範囲内で単位面積または体積あたりのCNTの密度を制御する手段がない。これは、グループの異なるトランジスタ間のパフォーマンスにおける大きい変化に再び移行する。
【００１１】
[0010]  上記したように、ナノチューブ/ナノロッド/ナノワイヤが、従来のピックアップスティックトランジスタのために使われる。例えば、使用したCNTは、直径2ナノメートルおよび長さ〜１ミクロンであった。既に知られているように、この種の高いアスペクト比構造は、著しい電界強化に至る。本発明の発明者は、これが、これらの従来のピックアップトランジスタがかなり大きいチューブ間隔でさえ欠点の発生が見られるという理由であると思っている。これはまた、上述の刊行物（Bo等、182102-3）で「３０nmのチューブ-to-チューブ間隔と均等な、この遷移に関する１％閾値は、かかる欠点の発生に関して全く合理的である」と指摘されている。
【００１２】
[0011]  他の欠点はCNTがホスト有機半導体マトリックスで分散するという事実を含み、それは硬化/焼かれたポストスピンコーティングであることを必要とする。最高のデバイス性能は、したがって、この開始ホスト有機マトリックスによってゲート制御される。有機半導体は、低い開始材料移動度、不確かなライフタイムなどを有することは公知である。加えて、プロセスは、単独で有機ホスト・マトリックスで著しく作動し、したがって、非常に制限される。さらに、かかるピックアップスティックトランジスタの実用には、完全に新規な方法ツール、新規なファブ（fab）、新規な技術などを必要とする。
【発明の概要】
【課題を解決するための手段】
【００１３】
[0012]  ある実施形態では、本発明は、ソース、ドレイン、チャネルおよびゲートを備えた電界効果トランジスタ（ＦＥＴ）を製造する方法に関する。該方法は、FETのソースおよびドレインを形成するステップと;チャネルがソースからドレインまで伸びるように、FETのチャネルを形成するステップと;チャネルの近位にFETのゲートを形成するステップと;チャネルとゲートと間にゲート-絶縁層を形成するステップと;を有し、チャネルを形成するステップが、チャネルの中でソースとドレインとの間に伸びるパーコレーティングネットワークを形成するために、チャネルに金属アイランドを提供するステップを含み、チャネルの金属のアイランドのほぼ全てが約100よりおおきくないアスペクト比を各々有する。
【００１４】
[0013]  他の実施形態では、本開示は、電界効果トランジスタに関する。電界効果トランジスタは、ソースと；ソースから間隔が隔てられたドレインと；ソースからドレインまで延びるチャネルと；ゲートと；ゲートとチャネルと間にゲート-絶縁層とを含み、チャネルが、ソースとドレインとの間に延びるパーコレーティングネットワークを形成する第1の半導体材料および間隔が隔てられた金属アイランドから成るパーコレーションネットワーク層を含み、チャネルの間隔が隔てられた金属アイランドの全てが、100より大きくないアスペクト比を各々有する。
【００１５】
[0014]  本発明を例示するために、図面は本発明の一つ以上の実施例の態様を示す。しかし、そこにおいて、本発明が正確な準備および図面に示す手段に限られていないと理解されなければならない。
【図面の簡単な説明】
【００１６】
【図１】図１は、典型的な従来の半導体の電界効果トランジスタ（FET）の断面図である。
【図２】図２は、金属のアイランドを含んでいるパーコレーティングネットワークで強化された図1のFETの強化されたバージョンの断面図である。
【図３】図３は、金属のアイランドを含んでいるパーコレーティングネットワークを有するFETを作る方法を例示する工程系統図である。
【図４Ａ】図４Ａは、金属のアイランドを含んでいるパーコレーティングネットワークによって強化された例示のトップ-ゲートFETの断面図である。
【図４Ｂ】その製造中の、さまざまな段階での図４ＡのFETを例示する。
【図４Ｃ】その製造中の、さまざまな段階での図４ＡのFETを例示する。
【図４Ｄ】その製造中の、さまざまな段階での図４ＡのFETを例示する。
【図４Ｅ】その製造中の、さまざまな段階での図４ＡのFETを例示する。
【図４Ｆ】その製造中の、さまざまな段階での図４ＡのFETを例示する。
【図４Ｇ】その製造中の、さまざまな段階での図４ＡのFETを例示する。
【図４Ｈ】その製造中の、さまざまな段階での図４ＡのFETを例示する。
【図５】図５は、図4AのFETの金属のアイランドを例示する透過型電子顕微鏡写真である。
【図６】図６は、ＦＥＴのパフォーマンスを強化するために用いることができる金属のアイランドのマルチ段の三次元パーコレーティングネットワークの断面図である。
【図７】図７は、金属のアイランドを含んでいるパーコレーティングネットワークによって強化されるボトムゲートFETの断面図である。
【図８】図8は、図7のボトムゲートFETを形成する方法を例示する工程系統図である。
【図９】図9は、複合金属−コア＋半導体−シェル粒子を使用して形成されるパーコレーティングネットワークによって強化されるFETチャネル層の拡大断面図である。
【図１０】図１０は、図４Ａのトップ-ゲートFETと同様のトップ-ゲートFETの概略平面図である金属のアイランドの非常に規則的なパターンを有するパーコレーティングネットワークを例示する。
【図１１Ａ】図１１Ａは、現在の開示の金属的なアイランド形成技術を利用することができるroll-to-roll装置製作システムの略図である。
【図１１Ｂ】図１１Ｂは、現在の開示の金属的なアイランド形成技術を利用することができる別のroll-to-roll装置製作システムの略図である。
【発明を実施するための形態】
【００１７】
[0015]  図面を参照すると、図1は、基板の上に形成した典型的な従来の半導体ベーストップ-ゲート電界効果トランジスタ（FET）100を例示する。通常通り、FET 100はソース104、ドレイン108、ソースおよびドレインの間で伸びている半導体チャネル112、ゲート116、および、ゲートからチャネルを電気的に絶縁するゲート-絶縁体120を含む。この例では、チャネル112の長さは、Lcで示される。FET 100がゲート116を介して活性化するとき、反転層124の電荷担体（図示せず）は半導体チャネル112内に形成され、FETが活性化されるとき、ソース104およびドレイン108の間のチャネルの横方向の長さLcを有する。半導体チャネル１１２のキャリア移動度が比較的低いので、特に有機半導体材料がチャネルにおいて使われる場合には、電荷担体が横断しなければならないチャネルの長さLcは臨界設計パラメータになり得る。しかし、技術および包含されるデバイススケールに依存して、設計者が必要なチャネル長を成し遂げるのを防止する最小限のチャネル長に対する制限がある。
【００１８】
[0016]  図2は主に図1のFET 100と同一であるFET 200を例示し、FET 100のチャネル112の長さLcと同様のFET 200のチャネル204の長さLcを含む。しかし、FET 200およびFET 100の重要な違いは、FET 200（図2）のチャネル204の中の反転層208がチャネルの中でパーコレーティングネットワーク216を形成する金属のアイランド212を含むということである。これらの金属のアイランドの電荷担体移動度が周囲の半導体材料220に関して、比較的非常に大きいので、各々の金属アイランド212を横断するために電荷担体が必要とする時間は本質的に瞬間的である。従って、FET 200の臨界荷電キャリヤチャネル横断時間は、ある金属アイランド212から次の一連のチャネル204の長さLc全体まで「ホップ」するのに電荷担体が要する大体の時間の合計である。直ちに認めることができるように、金属のアイランド212の存在は効果的に長さLcを短くし、図1のそれ以外は同一のFET 100と関連して、それによってFET 200のパフォーマンスを強化する。
【００１９】
[0017]   本願明細書において使われる用語「金属的な」は、添付の請求の範囲において、対応する構造が半導体材料と比較して非常に電気伝導である金属またはその他材料でできていることを意味する点に注意すべきである。通常、半導体材料は、10-9 cm-1乃至102cm-1の伝導率σを有し（σ= l/(RA)、ここで、lは長さであり、Rは抵抗、および、Aは問題となっている材料の断面積）、金属的材料は、102cm-1を超える伝導率（σ）を有する。本願明細書において使われる用語「金属の（金属的）アイランド」は、添付の請求の範囲において、介在半導体化（semiconducting）材料（有機、無機、および、それらの組み合わせ）によって互いから分離された「アイランド」である高度な伝導構造を意味する。一般的に言って、本願で典型的に開示される種々の方法によって形成される金属のアイランドは、１００よりも大きくないアスペクト比（すなわち、長さ対幅の比、または、平面の寸法として最も大きなもの対最も小さなものとの比）を有し、特に典型的には５０未満であり、本願発明者にとって周知のピックアップスティックトランジスタで使用される単一壁のカーボンナノチューブのアスペクト比よりも少なくとも1桁小さい。明確にするため、表層上の薄膜から形成されるアイランドに関して、アスペクト比は、表層に沿ったアイランドの最少の寸法に対する表層に沿ったアイランドの最大寸法の比率である。すなわち、アスペクト比は、表層に対して垂直方向の薄膜の厚みに基づいていない。
【００２０】
[0018]  以下の説明で分かるように、本発明の金属のアイランドを有するFET（例えば図2のFET 200）の反転層を提供する多くの方法がある。簡単に説明すると、これらの方法の例は、アイランド-タイプ（Volmer-Weber）金属薄膜成長、連続金属被膜、堆積およびパターン化している金属被膜を別々に壊して、金属粒子を堆積させて、金属コアおよび半導体シェルを有する複合粒子を堆積させる。金属アイランドパーコレーティングネットワークを備えたＦＥＴを提供するこれらの方法は、従来のカーボン-ナノチューブベースのピックアップスティックFETを作るのに用いる方法に勝る重要で臨界的な利点がある。例えば、本願明細書において利用される方法は、金属のアイランドの正確な配置を考慮に入れ、および／または、結果として生じるパーコレーティングネットワークの構成を高度に制御することを許容する。加えて、開示された方法は、周知の有機半導体製造技術だけでなく、周知の無機半導体製造技術とも互換性を持つ。
【００２１】
[0019]  後述するのは、FETのパフォーマンスおよびそれによってなされる新規で新しいFETを強化する新規で新規な方法を例示している多くの例である。以下の例が現在の開示の幅広い範囲に入るFET製造の方法およびFET構造に関して、決して徹底的でないことは、当業者によって理解されなければならない。むしろ、これらの例は、単に実際的な方法で実例を示すために現在の開示の幅広い範囲ある。当業者は、確実に本願明細書において開示される全てを包含する概念を実装する他の実施形態を考案する。
【００２２】
例１
[0020]  図３および図４Ａ乃至Ｈを参照すると、図４Ａは、複数の金属アイランド４１２を包含するパーコレーティングネットワーク４０８で強化されたそのチャネル４０４を備えたトップゲート薄膜ＦＥＴ４００を例示する。図4B-Hは、種々の製造ステージのFET 400を示し、図3は、図4AのFET 400を作る方法300を概説する。ステップ305（図3）で、基板プラットフォーム416（図4B）は、選ばれる。基板プラットフォーム416は、FET 400および他のいかなる装置を形成するのに用いる次の製造技術およびプラットフォームに最終的に製造される構造に適しているいかなる材料からできていてもよい。特定の基板が基板プラットフォーム416としての用途のために選ばれることができる特性の例は、厚み（薄さ）、表面仕上げ、透明度（不透明）、剛性（可撓性）および化学組成を含むが、これに限定されるものではない。この例では、基板プラットフォーム416は、LCD-業界標準ガラス製基板である。しかし、次の処理状況に従い、基板プラットフォーム416は、多種多様な材料の一つであってよく、例えば、上述の「Substrate Platform（基板プラットフォーム）」と題されたアメリカ仮特許出願出願番号61/205,592号（「’592出願」）のページ7-9にリストアップされた材料の一つであってもよい。
【００２３】
[0021]  任意のステップ310で、半導体材料の層420（図4C）は、選択された半導体材料に適している従来の堆積技術を使用して基板プラットフォーム416上へ堆積される。この例では、層420は、ガラス・プラットフォーム416に適用される水素化アモルファスシリコンの層である。他の実施形態では、層420のために使用する半導体材料は、ナノ結晶（nanocrystalline）、マイクロ結晶（microcrystalline）、多結晶（polycrystalline）、または、所望の結晶であってよく、例えば、「Semiconductor material Composition」と題された’592出願の１０乃至１１ページに与えられた例にある多数の無機、有機、有機／無機混合半導体材料であってよい。基本的に、層420の厚みに対する制限ではない。層420が提供される場合、そして、必要な場合、任意のステップ315で、層420は処理される表面である。
【００２４】
[0022]  ステップ320で、金属のアイランド412（図4A）は、少なくとも完了したデバイスのチャネル404になるFET 400の領域に提供される。図4D-Eを参照すると、この例では、金属のアイランド412（4A図および4E）は、最初に層420の上の金属（ここでは、金）の連続した薄い（例えば、10ナノメートル未満の）薄膜424（図4D）を堆積させ、それから連続薄膜を離散的な金属のアイランド412に分解するために連続薄膜を熱的アニールすることによって形成される。熱アニール化の方法では、薄膜424および／または下側基板プラットフォーム416は、炉、ランプ、レーザ、マイクロ波、RF放射線、電流などのようないかなる適切な加熱技術も使用して暖められることができる。熱アニーリングの別の実施形態では、衝撃波（例えば、超音波キャビテーション）、イオンビーム・エッチング、イオンビーム・ミリングおよびイオン注入などのような他のタイプのインパルスが、連続薄膜424を別々にブレークするのに用いることができる。薄膜424はこの例では金であるが、この薄膜は、金属、半金属、および、’592出願の11ページ及び１２ページの見出し「Metal Coating Layer」に列記された金属材料を含む他の多くの金属材料であってもよい。
【００２５】
[0023]  金属のアイランド412の薄膜ベースの実施形態の別の方法は、Volmer-Weber（ウォリメル-ウェーバー）薄膜成長レジームを使用し、個々のアイランドが一緒に連続薄膜になる前に、アイランド成長を止める。基板上の薄膜成長は、２つの基板カテゴリのうちの一方で生じる成長モードであり、すなわち、層by層（layer-by-layer）成長モード、または、Stranski-Krastanov成長モード、および、アイランド成長モード、または、Volmer-Weber成長モードである。表層および界面エネルギーは、薄膜の成長モードを決定する。一般に、基板上の薄い金属薄膜の気相成長は、アイランド成長モードを続行する。
【００２６】
[0024]  アイランド成長モードでは、基板表面に影響を与えている気相原子は、吸着されて、吸着原子（adatoms）として公知である。これらの吸着原子は、核を形成するために基板表面上で移動する。2つの核が各々と接触するとき、それらはより大きなクラスタを形成するように合体する。堆積を続けるにつれて、特定の表面領域で、大規模な合併が起こり、それによってその間に穴およびチャネルを残したネットワーク構造を形成する。追加的な被覆材料は穴およびチャネルの第２の核形成に至り、連続薄膜を形成するためにそれらを満たす。したがって、核形成段階までまたは過剰な合併を避けることによって薄膜の成長を制限することによって、アイランド半径および分離の統計分布を有する離散的なアイランドの配列からなるアイランド薄膜または不連続な薄膜が、得られることができる。
【００２７】
[0025]  薄膜ベースであるアイランド412を形成する代わりの他の方法は、パターニングおよびエッチング技術を使用して薄膜４２４を連続的にパターニング及びエッチングすることであり、それらは、’592出願の１２ページおよび１３ページの見出し「Techniques for in-situ forming of the metal 'islands'」の下の第３項目にリストアップされている。別の実施形態では、物理的な障害マスクが、アイランドをつくるために薄膜424の堆積の間、使われる。
【００２８】
[0026]  さらに他の方法が、その場で（in situ）アイランド412を形成するのに用いることができる。例えば、半導体層内に金属アイランドを取り込む例は、イオン注入、ゾルゲルプロセス、ガス/イオン・クラスタビーム成長、イオン交換およびイオン照射、イオン交換およびマスクによって援助されたイオン照射などである。所望ならば、金属のアイランドを整理統合するために堆積中または堆積後に、熱処理が用いられる。加えて、例えば、半導体および金属材料は、一緒に堆積することができ、例えば、複合半導体−金属ターゲット、又は、金属−金属（マルチメタル）ターゲットは、金属をスパッタリングした半導体コーティング内に変換するような反応ガスと一緒に用いることにより、半導体母材に捉えられた金属アイランドを許容することができる。あるいは、半導体ターゲットおよび金属ターゲット、または、金属ターゲットおよび金属をスパッタリングした半導体に変換するための反応ガスを備えた他の金属ターゲットは、半導体母材に捉えられた金属アイランドを許容する。再び、熱処理は、更なるアイランド圧密のために堆積中または堆積後に用いられる。シングル/ダブル/マルチ・イオンビームスパッタリングは、半導体マトリックス・ホストに埋められる金属アイランド（金属ナノ粒子）からなるコーティング層を製造するのに用いることができる。
【００２９】
[0027]  その場金属アイランド形成方法に加えて、金属アイランド412が、ナノ（すなわち、＜100ナノメートル）および／またはマイクロ（すなわち、100nm乃至10ミクロン）金属粒子またはコーティングを最初に形成することによって提供され、かかる粒子をex situで包含し、次いで、かかる粒子またはコーティングを適当なプラットフォーム、この例では層４２０に提供する。別の実施例では、ex-situで作られた粒子または粒子含有コーティングは、プラットフォーム416のようなベース基板プラットフォームに直接、または、ボトムゲートＦＥＴにおけるゲート絶縁層のような他の層に堆積される。金属のアイランドのex-situ形成を実装するための適切な技術の例は、スピンコーティング、スプレー・コーティング、メニスカス・コーティング、ローラー・コーティング、カーテンまたは押出コーティング、電着または電気泳動技術、インクジェット印刷、パウダージェットプロセス、スクリーン印刷、分配およびブレーディング、グラビア、フレキソ印刷、ドロップオンオンデマンド・インクジェット印刷、ゾルゲル、ディッププレーティング（ディッピング）、過飽和溶液、Langmuir-Blodgettプロセス、粒子自己アセンブリ、または、ナノ転送印刷、レーザー転送のような転送プロセスなどを含む。かたまりになる金属粒子の傾向は、必用であれば、堆積中に、金属粒子をイオン化および帯電することにより減少／除去させることができる。金属粒子は「ドライ」堆積、または、その後（例えば、加熱、乾燥、蒸発などにより）取り除かれることができるキャリア流体で「ウェット」堆積することができる。
【００３０】
[0028]  ex-situで作られたナノおよびマイクロの金属粒子はまた、有機半導体に分散することができ、次いで、直接ベース基板プラットフォームに、または、別の沿うの頂部に堆積することができる。堆積技術は、上記にすでに概説した。この混合の堆積後、有機半導体は、必要に応じて、硬化することができ、完結したトランジスタデバイスの集積部分を形成する。上記の技術と同様に、かたまりになる金属粒子の傾向は、必要に応じて、堆積の間、粒子をイオン化し、チャージすることによって減少／除去することができる。この「ウェット」技術では、キャリア（有機半導体）は除去されないが、ポスト硬化（必要な場合）は完結したトランジスタデバイスの不可欠な部分を形成する。
【００３１】
[0029]  他のex-situ技術では、ex-situで作られたナノおよびマイクロ金属的粒子は、無機または有機半導体の薄い層でおおわれ、次いで、直接ベース基板または層の上に堆積することができる。かかる場合、金属粒子は核を形成し、半導体材料（有機又は無機）の薄い層は核を囲むシェルを形成する。堆積技術は、上記ですでに概説した。また、かたまりになる粒子の傾向は、必要に応じて、粒子をイオン化して、チャージすることよって減少／除去されることができる。核／シェル粒子は、「ドライ」堆積され、または、その後（加熱、乾燥、蒸発などによって）取り除かれることができるキャリア流体で「ウェット」堆積されてもよい。このシェル-コア複合粒子コンセプトのバリエーションでは、複合粒子のシェルは、金属コア周辺で半導体層を形成するように、半導体材料に各々の金属粒子の外側の領域を転換することによって半導体シェルを形成することによって形成される。例えば、亜鉛の粒子は、（金属である）非酸化亜鉛コア周辺に酸化亜鉛シェル（それは、半導体である）を形成するために部分的に酸化されることができる。これらの粒子は、それから所望の表層上へドライ、または、ウェット堆積される。パーコレーティングネットワーク408に関して適している金属アイランド412を形成する他の方法は、可能である。
【００３２】
[0030]  金属のアイランドが全基板プラットフォーム（または、半導体層のような、その上に形成される層）の上に形成されることができるかまたは特定のアプリケーションのために要求されるにつれて、特定の場所で形成されることができる点に注意を要する。金属アイランドは、例えば図5に示すように、ランダムに配置されることができ、または、例えば、下記参照のように図１０にて図示すようなパターンに配置することができる。それらは全て、同じサイズおよび形状であってよく、または、異なるサイズおよび形状であってよい。それらは、互いの範囲内でより遠くに配置されることができる。例えば、各々から切り離される大きいアイランドおよび多くの小さい接続、または、不連続なアイランドから、それ自身が大きいアイランドとなる。下にある半導体材料は、加えて、前もって処理されることができ、または、使用する形成方法に従い、金属アイランドの形成を促進するためにあらかじめ調整されることができる。例えば、化学処理、プラスマ処理、グロー放電などを使うことができる。Nb、Ti、Ni、Cr、Zr、TaまたはMoの類の遷移金属のサブモノレイヤーを、金属被膜の堆積の前に堆積することができる。このプレ調整は、金属被膜の最小限の合併厚みを修正するために用いることができ、より滑らかなトポロジを有する薄膜を得ることができる。あるいは、半導体表面は、金属アイランドに金属吸着原子の合併を促進するために粗くすることができる。同様に、金属被膜はまた、金属アイランドの形成を促進するために処理されたポスト堆積であり、薄い金属薄膜/アイランド、その他の酸化を予防する。
【００３３】
[0031]  この実施形態では、図3および４Fを参照すると、一旦金属アイランド412が形成され（または一方、提供され）るならば、任意のステップ325（図3）で、材料を半導体化し、薄い（例えば20ナノメートル未満、より望ましくは10ナノメートル未満）第２層428（図4F）は金属のアイランドを半導体材料でおおい隠すために金属アイランド412の上に堆積することができる。ここで、材料を半導体化した第２層428は、半導体材料がいかなる適切な種類（例えば層420に対するそれらの上記の種類）であるにもかかわらず、以前の任意のステップ310で層420のために使用するのと、同じ水素化されたアモルファスシリコンである。第２の半導体層428のいま沈んでいる金属アイランド412の深さは、第２層428の自由な表面の下の1ナノメートル未満から数ミクロンまでのいかなる深さでもありえる。金属のアイランド412の構造に従い、一旦第２の半導体層428が堆積するならば、その表層は次の処理ステップのために望ましくなく粗くてもよい。この場合、第２層428は粗さを減らすために平坦化されることができる。金属アイランド412がさらされる位置で、かかる平坦化は実行されることができ、その場合には、金属アイランドは部分的に沈んでいるとみなされる。
【００３４】
[0032]  図4Fにおいて、それらの特性のために、金属アイランド412は、チャネル404（図4A）で、２次元の平面にあると考慮されることができる。しかし、他の実施形態では、金属アイランドは、三次元の方法のより多くの図4Aのチャネル404で分布することができる。これは、多くの方法のいずれかにおいて達成することができる。たとえば、図６を参照すると、薄膜・ベースの方法のうちの1つが金属のアイランドを形成するために用いる場合、方法はマルチ段の構造600を形成するために繰り返される。図6では、マルチ段の構造600は最初の半導体層604を含み、金属アイランド620の3つのアイランド層608、612、616が一対の半導体層624、628および表面の半導体層632によって互いから間隔を置いて配置される。三次元パーコレーティングネットワークが、薄膜・ベースの方法以外の金属アイランドを形成する方法を使用して形成されることができることは、この全ての開示から明らかであろう。これらの他の方法は、次の実施形態で後述する。
【００３５】
[0033]  再び図3および図4Gを参照すると、第２の半導体層428が堆積した（そして、任意に平坦化された）あと、ステップ330で、ゲート-絶縁体層432は堆積する。ゲート-絶縁体層432は、特定の設計および従来のいかなる適切な方法も使用して堆積することができ、次の製造ステップと互換性を持ついかなる材料でもよい。ゲート-絶縁体層432のために使われることができる遮蔽材料の実施形態は、’592出願の16-18ページに示される見出し「Insulator layers」から明らかであろう。ステップ335では、ゲート・メタル層436（図4H）は、いかなる適切な技術も使用してゲート-絶縁体層432上へ堆積する。ステップ340で、すでに堆積した層432、436はパターン化され、エッチングされ、そして、追加的な処理は、ゲート440、ソース444およびドレイン448のような、図4Aの完結したFETの必要な特徴を作成するために実行される。種々のデバイス層（例えばゲート・メタル層436）に関する実施形態の材料は、’592出願の18-20ページに示される見出し「Device Coating layers」から明らかであり、例示のパターニングおよびエッチング技術は、’592出願の20ページに示される見出し「Etching the device coating layers to create desired patterns」から明らかである。パターニングおよびエッチング技術は、特定のデバイスアーキテクチャによって記されているような上述の堆積ステップに間をあけてなされる。
【００３６】
例２
[0034]  図7は、金属アイランドパーコレーティングネットワーク704によって強化されるボトムゲートFET 700を例示する。この実施形態は、例１（図4AのFET 400と関連して、本質的に逆の図7のFET 700の上の）のFET 400の変形実施形態である。FET 700のボトムゲート構成は、第２の半導体層428（図4F）の凸凹の表面に完結したデバイスの動作のいかなる負の影響も避ける。典型的な活性化半導体デバイス（例えば薄膜トランジスタ（TFT））では、半導体/ゲート絶縁体インタフェースに隣接した領域の材料の品質は、トランジスタの全体的な性能に影響を及ぼす。ゲート-絶縁体層の品質はリーク電流を決定し、絶縁体層、半導体層および半導体および絶縁体層の間の接点の結合された品質はデバイス移動度を決定する。
【００３７】
[0035]  反転層（または活性層）は（デバイスが作動するときに）半導体チャネル層において形をなし、この層の深さは非常に浅い。それは、概して絶縁体/半導体インタフェースから、半導体チャネル層内部で2、3ナノメートル延びるだけである。半導体／ゲートに隣接した領域の材料の特性および品質の他に絶縁体インタフェース（インタフェースの表層の粗さ）も、トランジスタが実行する方法に影響を及ぼす。例1（図4A）の実施形態では、上記の半導体層420は最初に堆積し、次いで、薄い（例えば、10ナノメートル未満の）金属アイランド412が堆積し（生成され）、その後材料を半導体化し追加的な薄い（例えば20ナノメートル未満およびより望ましくは10ナノメートル未満）第２層428に入る。次いで、ゲート-絶縁層432が最初に第２の半導体層を平坦化することのなく第２の半導体層428の上に堆積する場合、インタフェースは、金属アイランド412に特に第２の半導体層428が共形層である場合、半導体層420の周囲のベアの領域と関連して、特定の高さがあるという事実のために、増加する表層の粗さを示すかもしれない。この粗さは、潜在的にFET 400のパフォーマンスを低下させ得る。上記したように、1つのオプションは、ゲート-絶縁層432を堆積させる前に追加的な平坦化ステップを実行することである。しかし、これは必ずしも実際的でないかもしれない。
【００３８】
[0036]  別の実施形態では、図4AのFET 400のコーティング・スタックは、例えば図7のFET 700に示されるように例えば図7のFET 700に示されるように、逆にされることができ得る。図8は、FET 700の特定の例を作る方法800を図示する。ステップ805では、液晶業界標準のガラス製基板プラットフォーム708（図7）が選ばれる。ステップ810では、ゲート・メタル層は、基板プラットフォーム708の上に堆積し、パターン化され、ゲート712（または複数の同類トランジスタが同時に形成されている複数のゲート）を形成するためにエッチングされる。ステップ815で、ゲート-絶縁体層716は、ゲート712の上に堆積する。ステップ820で、水素化されたアモルファスシリコンの薄い（ここで、20ナノメートル未満および、より望ましくは10ナノメートル未満の）層720は、所望ならば、処理された表面およびゲート-絶縁体層716の上に堆積される。ステップ825で、金の薄い（ここでは、10ナノメートル未満の）薄膜が層720上へ堆積され、必要ならば（前述した様に、適当な堆積パラメータおよび半導体表層準備を有するVolmer-Weber薄膜成長レジュームにおいて作動することによって、アイランドがその成長過程までに形成されるにつれて、このステップは不必要である）、熱アニーリングが、金属アイランド724に金の金属被膜を変換するように実行される。
【００３９】
[0037]  ステップ830で、水素化されたアモルファスシリコンの第２層728は、金属アイランド724上へ堆積され、アイランドを半導体材料に実質的に入れるように、半導体層720の表面の領域はアイランドを取り囲む。ステップ835で、追加的な層が堆積され、FET 700（例えばソース732およびドレイン736）の残りの部分をつくるためにパターン化される。非常に特定の材料が方法800に現れる一方、当業者は、特定の設計のニーズ/必要条件に従い、多くの置換が他の例示においてなされることができると容易に理解する点に注意が必要である。実際に、置換材料が設計・製造ステップと互換性を持つ限り、例1と関連して上記にゆだねられる材料のいずれかの方法800で呼び出される材料と置換されることができる。
【００４０】
例３
[0038]  例1および2の特定の例示では、半導体層420、428（図4F、4C）および720、728（図7）に関して使用される半導体材料は、それぞれ、不透明な材料である水素化されたアモルファスシリコンである。アルミニウム、金、銀、銅、ニッケル、クロム、インコネルなどの非常に薄い層（例えば、厚さ20ナノメートル未満）が、400ナノメートルと700ナノメートルと間の可視放射線に対して半透明であることは周知である。本発明の発明者は、不透明な半導体材料の代わりに透明な半導体酸化物に加えてこの種の非常に細いメタル層から成る透明で半透明の金属のアイランドを主に目にみえて透明な電子機器を作るために用いるつもりである。図4Aおよび7のFET 400、700では、それぞれ、不透明な層420、428、720、728は、ZnO、In2O3、SnO2、Ga2O3、CdO、PbO2、InGaZnO、ZnSnO（ZTO）、ZnInO（ZIO）、Cadmiumインジウム・アンチモン酸化物および他の複合構成要素アモルファス酸化物（MAOs）のような透明な半導体酸化物でできていてもよい。関連する様に、全ての他の製造ステップおよび構成は例1および2に記載されているそれらと同一でありえる。
【００４１】
例4
[0039]  FETのパフォーマンスを強化するのに適している金属アイランド・パーコレーティングネットワークを形成する1つの方法が、ex-situで複合的な金属-コア＋半導体-シェルを形成し、次いで、適当な基板プラットフォーム、または、プラットフォームに適用された層上にかかる粒子を堆積させることを含むことは、上述の通りである。図9は、かかる複合粒子908から形成されるパーコレーティングネットワーク904を含むFETチャネル層900を例示する。各々の複合粒子908は、金属コア912および半導体シェル916を含み、さまざまな方法でex-situで作られてもよい。例えば、金属コア912は、シェル916を形成する無機または有機半導体材料の薄い層でおおわれているナノおよび／またはミクロのサイズの金属粒子から開始され得る。の例では、複合粒子908を形成するex-situプロセスは、例えば、亜鉛のナノ/マイクロ粒子からはじまる。次いで、亜鉛粒子は、それらの外部を酸化物に変換するために化学的に処理され、そうすると、粒子908の金属核912になる亜鉛内部領域周辺で、酸化亜鉛はシェル916を形成する。処理状況の賢明な選択については、ZnOシェルは、その特性（絶縁の酸化物でない）において半導体化することができる。別のスタート金属粒子は、インジウム、ガリウム、カドミウム、銀、銅、スズ、鉛およびアンチモンなどであってもよい。スタート・ナノ／マイクロ粒子が、硫化物、セレン化物、テルル化物、その他の半導体シェルを直ちに作成するために化学的に処理されることができる点にもまた注意すべきである。さらに別の実施形態では、スタート・ナノ／マイクロ粒子は、伝導性の有機重合体およびコーティング（ex-situで作った）から成り、無機又は有機半導体の薄い層でおおわれ、それから直接半導体層または基板プラットフォームの上に堆積する。伝導性の有機重合体粒子間の位相分離および有機/無機半導体材料の薄い層は、また、実質的に同じ効果を奏するために用いることができる。
【００４２】
[0040]  図9の実施形態では、適切な半導体層920のこのケースで、複合粒子908は、２次元の層として実質的に塗布される。加えて、全ての複合粒子908は、同じサイズであるとして示される。しかし、他の実施形態では、互いに積み重ねられる粒子については、複合粒子は、より厚い層で塗布されることができる。かかる粒子が積み重なって、異なっているサイズであるとき、粒子のより小さいものは粒子のより大きいものの中の割れ目を満たすことができる。ここで、複合粒子908が半導体層920に与えられた後、必要に応じて、第２の半導体層924を堆積することができる。この第２の層924は、モノリシック層に複合粒子を均一にするために行うことができる。上の例1で概説したように、図9において例示される先行核構造（precursor structure）からFET（図示せず）を完了するように処理することができる。当業者がわかるように、例えば、複合粒子ベースのパーコレーティングネットワーク904は直ちにボトムゲートFETに組み込まれることができ、上述の例2と関連して記載されているステップを使用する。
【００４３】
[0041]  再び図3および図4Fを参照すると、図9の複合粒子908のような複合粒子が、特定のFETのチャネル層を形成するために単独で使われることができることはあり得るので、ステップ310および325の両方またはいずれかの理由を明確にするためここで強調される。その場合、層920も層924も、必要でない。それらの複合粒子を使用するとき、複合粒子が提供された後、少なくとも半導体層が堆積され、粒子の間の空所を満たし、微粒子の層を均一にするように用いられることはあり得る。
【００４４】
例５
[0042]  Volmer-Weber薄膜成長、連続薄膜のアニール化、ex-situ形成された複合粒子の提供に基づく上述の実施形態では、金属アイランドのアレンジは、主にランダムである。しかし、パターニング技術を使用することができることは、前述したとおりである。従って、他の実施形態では、金属のアイランドは、正確に互いと関連して、それらが提供されるFETの構成要素と関連して配置することができる。例えば、図10は、ソース1004を示すトップ-ゲートFET 1000、ドレイン1008およびFETのチャネル層1016に埋められる複数のパターン化された金属のアイランド1012を見下ろす図である。図10に示すように、ここでは、金属アイランド1012は、形状において非常に規則的でないが、適所に互いに関連して、ソース1004およびドレイン1008と関連する。明らかなように、金属アイランド1012の形成および位置決めのかかる大きな制御を有し、設計者が物理的な構造およびFET 1000の電気特徴の大きな制御を有する。FET 1000は、金属アイランド1012を制御可能に形成する例１と関連した材料および前述のパターンニング/書込技術のいずれかを使用し、並びに、FET 1000の他の構成要素を形成するための前述の材料および技術のいずれかを使用して製造されることができる。
【００４５】
例６
[0043]  当業者に公知であるように、現在の開示の金属アイランド形成技術によって、それとともに作られるFETが金属パーコレーティングネットワークの高度な電気伝導特性のために多くのより小型の装置としてより速く実行することができる。この事実は、有意にフォトリソグラフィおよびパターン生成（登録および配置は、特徴オーバーラップ、クリティカルオーバーラップなど）への制約を減らすことができる。従って、roll-to-roll製造に従うことができなかった電子機器は、現在roll-to-roll技術を使用して作られることができる。図１１Ａは、パーコレーション・ネットワーク強化（percolation-network-enhanced）されたFETおよび他の装置を作製するために用いることができるroll-to-rollシステム1100を例示する。この例では、roll-to-rollシステム1100は、供給スプール1104、巻取りリール（take-up spool）1108およびいくつかのデバイス処理ステーションを含み、かかる３つのステーション1112、1116、1120だけを便宜のために例示した。供給スプール1104が、可撓性基板プラットフォーム1124をペイアウトすることができ、システム1100の構成に従う半導体層、ゲート層、ゲート-絶縁体層などのような一つ以上の追加的な層を含むことができるかまたは含むことができない。ステーション1112、1116、1120は本願明細書において開示されるパフォーマンスの強化されたFETのいかなる一つのおよびいかなる追加的な回路部品も製造するために必要なさまざまなステップまたはそれの部分のいずれかを実行するように構成されることができ、そのことは特定の製造準備に合うのが望ましい。もちろん、より多くのステーションは、必要に応じて与えられたシステム1100であってもよい。
【００４６】
[0044]  図１１Bは、単一のステーションセットアップ1154を含む別のroll-to-rollシステム1150を例示する。この実施形態では、供給スプール1158が、ベアまたは部分的に処理された基板プラットフォームのいずれかのウェブ1162をペイアウトし、処理ステーションは、一つ以上の処理ステップを実行する。ちょうど処理されたウェブ1162は、次いで、巻取りリール1170によって巻き取られる。巻取りリール1170がいっぱいになったとき、次いで、特定の製造セットアップに必要に応じて合うように一つ以上の追加的な処理ステップを実行する別の処理セットアップ1174へ移動することができる。この例では、処理が処理セットアップ1174で完了した後、まだ追加的な処理ステップを実行する2つの追加的な処理セットアップ1178、1182がある。各々の処理セットアップ1174、1178、1182は、処理セットアップ1154と同様の単一のステーションセットアップであってもよく、または図11Aの演算処理システム1100と同様のマルチステーションセットアップであってもよい。当業者は、直ちに本願明細書において開示されるＦＥＴパフォーマンス強化（FET-performance-enhancing）コンセプトを使用して実行されることができるroll-to-roll処理の多くのバリエーションを理解するであろう。
【００４７】
[0045]  上記した本方法、構造および製造方法論の利点は、以下を含む：
- 顕示した技術は、特定のニーズに関して「最適ブリード（best of breed）」解を許容し、全ての現在のプロセス化学および温度レンジと互換性を持つ。
- 高いデバイス信頼性は、周知でよく分類された製造プロセスおよびツールで実行可能な技術のためになし遂げられる。
-顕示した技術使用は、カーボンナノチューブおよび他のエキゾチックなピックアップスティックトランジスタに対して比較的安価に金属のアイランドを作った。
-金属アイランドおよびそれらの先行核材料の純度および組成は、すぐにバッチで、および、バッチからバッチまで制御されることができ、より一貫したデバイス性能に結果としてなる。
- 要求される金属のアイランドのサイズおよび形状は調整されることができ、より一貫したデバイス性能に結果としてなる。
- 要求される金属アイランド間の間隔は制御されることができ、より一貫したデバイス性能に結果としてなる。
- 動作中のトランジスタにおいて形成される反転層の金属アイランドの位置は直ちに制御されることができ、より一貫したデバイス性能に結果としてなる。
-顕示した技術は、普遍的に無機および有機の活性化半導体デバイスに適用できる。
- カーボンナノチューブおよび他の高いアスペクト比構造と異なって、金属アイランドは、かなり小さいアイランド間隔でさえ欠点の影響を被らない。
-顕示した技術は、ディスプレイ産業において使用されるTFTの強化された成績の実現を考慮に入れる。この強化されたパフォーマンスは多結晶シリコン製造設備を発展させる必要性を取り除き、そのことは、より高性能OLEDディスプレイのために必要とされる。
-顕示した技術は、堅牢、可撓性、コンフォーマル（conformal）、ロール可能（rollable）または折り畳み可能でもよい不透明／透明な電子回路の作成を考慮に入れる。
-顕示した技術は、最新技術のCMOS（シリコン）製造設備において使われることができる。この強化されたパフォーマンスは、新規なスケーリング・ノードおよび／またはより高性能半導体材料を開発することの必要を取り除く。
-顕示した技術はまた、最高水準の技術であるGaN、GaAsなどの製造設備において使われることができる。この強化されたパフォーマンスは、これらの半導体材料のための新規なスケーリング・ノードを開発することの必要を取り除く。
-顕示した技術は、最小のツール変更態様を有する標準の半導体およびＬＣＤ製造装置に直ちに採用されることができる。
- 製造および製造から点検および分析まで、顕示した技術は、利用して、全ての既存の技術的で主要なプラットフォームに影響を及ぼし、このように集積可能で、このことにより容易に低コストである。数10億ドル再投資することなく、および／または、重要な技術的ハードルは交差し、市場に合わせてそれによって重要なコスト削減および減少を産出する。
- 強化されたトランジスタ性能は、顕示した技術によって、順番にそれらの製造へのフォトリソグラフィの制約を減らして、潜在的にroll-to-roll製造を考慮に入れるトランジスタのためのより特徴的なサイズの利用を考慮に入れる結果になった。
-顕示した技術のための機能強化は、以下の方法の一つ以上（または全て）にも現れる：増加する電界効果移動度；かなりのオン／オフ動作の流動比率；少ない閾値下の傾斜、および、低い出発点電圧（下部の電力消費に移行する）。
- 従来のアモルファス水素化シリコン・トランジスタに関するしつこい課題は、トランジスタが時間にわたって、そして、バイアスによって強調することを経験する閾値電圧交替制である。顕示した技術（すなわち閾値電圧の減少）の重要な態様は、アモルファス水素化シリコン・トランジスタのための閾値電圧のより低いエクスカーションを考慮に入れる。
【００４８】
[0046]  本明細書のコンテキストの用語「FET」は、薄膜トランジスタ（TFT）および厚膜トランジスタを含むが、これに限定されない。これらは、CdSe、アモルファスシリコン、高温ボリエステル繊維シリコン、低温ボリエステル繊維シリコン、超低温ポリエステル繊維シリコン、重合体などでできている3つのターミナルのTFTを含むことができる。FETは、ＰＭＯＳまたはNMOSタイプであってよい。それらは、平面構造またはスタッガード構造（staggered structure）を有する。それらは、ボトムゲート/トップ-ゲートなどであってもよい。例えば、現在の使用のTFTアーキテクチャの以下の種類を考慮する：トップゲートボトムコンタクト、トップゲートトップコンタクト、ボトムゲートトップコンタクト、ボトムゲートボトムコンタクト、コプレーナ（Coplanar）、反転コプレーナ、スタッガード、反転スタッガード、水平、垂直など。FETは、「アキュムレーションモード」、「空乏モード」、「強化モード」、「反転モード」などにおいてオペレーションされることができる。上記から当業者に明らかなように、現在の使用のデバオスアーキテクチャは実質的に無限の種類があり、各々最適デバイス性能に合うように変えられる。
【００４９】
[0047]  例えば、顕示した技術は、次のようにディスプレイ産業（ディスプレイ産業は、テレビ、高品位テレビ、屋内および屋外のサイン、広告のサイン、スクリーン、電子ペーパーなどに関連する）に適用できる。それらは、ディスプレイに関して堅固、可撓性、コンフォーマル、折り畳み可能、ロール可能（rollable）アクティブ・マトリックスTFTバックパネルのパフォーマンスを生成し、強化するために用いることができる。それらは、不透明または透明なアクティブ・マトリックスTFTバックパネルのパフォーマンスを強化するために用いることができる。この方法を使用して作成されるアクティブ・マトリックスは、液晶、電気泳動、エレクトロクロミック、回動ボール・タイプ、双安定タイプ、有機発光ダイオード（小さい分子、重合体、燐発光、量子点などに基づく）タッチパネルなどのフロントパネルに適合されることができる。これらのデバイスは反射し、いくつかは自己放射し、他はバックライトで照らされ、および／または、透明である。広く知られているように、アクティブ・マトリックススキームは電力消費を低減し、より高い明るさおよび拡張されたグレイスケール能力を可能にする。顕示された技術は、電子集積回路産業と同様にセンサ産業にも適用され、それらは、剛性、可撓性、コンフォーマル、折り畳み可能性、ロール可能性、シングル−およびマルチレイヤー電子集積回路およびセンサの強化されたパフォーマンスを可能にする。
【００５０】
[0048]  典型的な実施例は、添付の図面に開示して、例示した。特に本発明の趣旨および範囲から逸脱することなく、本願明細書において開示されるさまざまな変化、省略および加算がなされることができることは、当業者によって理解されるであろう。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【国際調査報告】
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