(57)【要約】  本発明は、第１の支持体（１Ａ）と、少なくとも１つのオプトエレクトロニクス半導体チップ（２）と、少なくとも一つの電子部品（３）とを有し、前記第１の支持体（１Ａ）は、上側（１１Ａ）と下側（１２Ａ）とを備え、前記第１の支持体（１Ａ）は第１の領域（Ｂ１）と第２の領域（Ｂ２）を有し、前記少なくとも一つのオプトエレクトロニクス半導体チップは、前記第１の支持体上側に設けられ、前記少なくとも一つの電子部品は、前記第１の支持体下側の第２の領域に設けられ、前記第１の領域が垂直方向で前記第２の領域の厚みよりも大きな厚みを有し、前記第１の領域下側が、垂直方向で前記第２の領域を越えて突出し、前記少なくとも一つの電子部品が前記少なくとも一つのオプトエレクトロニクス半導体チップと導電的に接続されている。
2012529164.tif 000002
【特許請求の範囲】
【請求項１】
オプトエレクトロニクス半導体素子（１００）であって、
第１の支持体（１Ａ）と、
少なくとも１つのオプトエレクトロニクス半導体チップ（２）と、
少なくとも一つの電子部品（３）とを有しており、
前記第１の支持体（１Ａ）は、上側（１１Ａ）と、前記第１の支持体（１Ａ）の上側（１１Ａ）に対向する下側（１２Ａ）とを備え、前記第１の支持体（１Ａ）は第１の領域（Ｂ１）と第２の領域（Ｂ２）を有しており、
前記少なくとも一つのオプトエレクトロニクス半導体チップ（２）は、前記第１の支持体（１Ａ）の上側（１１Ａ）に設けられており、
前記少なくとも一つの電子部品（３）は、前記第１の支持体（１Ａ）の下側（１２Ａ）の第２の領域（Ｂ２）に設けられており、
前記第１の領域（Ｂ１）が、垂直方向で前記第２の領域（Ｂ２）の厚みよりも大きな厚みを有し、前記第１の領域（Ｂ１）の下側（１２Ａ）が、垂直方向で前記第２の領域を越えて突出しており、
前記少なくとも一つの電子部品（３）が前記少なくとも一つのオプトエレクトロニクス半導体チップ（２）と導電的に接続されていることを特徴とする、オプトエレクトロニクス半導体素子。
【請求項２】
前記少なくとも一つの電子部品（３）は、垂直方向で第１の支持体（１Ａ）を越えて突出していない、請求項１記載のオプトエレクトロニクス半導体素子。
【請求項３】
前記第２の領域（Ｂ２）は、第１の支持体（１Ａ）においてアンダーカット部分（５Ａ）によって形成されている、請求項１または２記載のオプトエレクトロニクス半導体素子。
【請求項４】
前記第２の領域（Ｂ２）は、第１の支持体（１Ａ）において切欠き（１３）によって形成されている、請求項１または２記載のオプトエレクトロニクス半導体素子。
【請求項５】
前記第２の領域（Ｂ２）は、少なくとも３つの側面において第１の領域（Ｂ１）を取り囲んでいる、請求項１から４いずれか１項記載のオプトエレクトロニクス半導体素子。
【請求項６】
前記オプトエレクトロニクス半導体チップ（２）と電子部品（３）は、それぞれボンディングワイヤ（２１，３１）を介してさらに別の支持体（１Ｂ）と導電的に接続されている、請求項１から５いずれか１項記載のオプトエレクトロニクス半導体素子。
【請求項７】
前記少なくとも一つのオプトエレクトロニクス半導体チップ（２）は、ケーシング本体（４）によって側方から取り囲まれている、請求項１から６いずれか１項記載のオプトエレクトロニクス半導体素子。
【請求項８】
前記ケーシング本体（４）は、少なくとも一つの電子部品（３）を少なくとも部分的に取り囲んでいる、請求項１から７いずれか１項記載のオプトエレクトロニクス半導体素子。
【請求項９】
前記ケーシング本体（４）は、前記下側（１２Ａ）において、垂直方向で前記第１の領域（Ｂ１）を越えて突出していない、請求項１から８いずれか１項記載のオプトエレクトロニクス半導体素子。
【請求項１０】
前記ケーシング本体（４）は、前記第１の支持体を、さらなる別の支持体（１Ｂ）に機械的に接続させている、請求項１から９いずれか１項記載のオプトエレクトロニクス半導体素子。
【請求項１１】
前記少なくとも一つの電子部品（３）は、静電破壊による損傷から保護する回路を含む、請求項１から１０いずれか１項記載のオプトエレクトロニクス半導体素子。
【請求項１２】
前記少なくとも一つの電子部品（３）は、少なくとも一つのオプトエレクトロニクス半導体チップ（２）のための駆動制御回路を含む、請求項１から１１いずれか１項記載のオプトエレクトロニクス半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オプトエレクトロニクス半導体素子に関する。
【０００２】
この特許明細書は、ドイツ特許出願第１０  ２００９  ０２３  ８５４．９の優先権を主張し、これにより、前記出願の開示内容は参照によってこの明細書に組み込まれる。
【０００３】
本発明の解決すべき課題は、非常に小型の半導体素子を提供することである。
【０００４】
少なくとも一つの実施形態では、オプトエレクトロニクス半導体素子は支持体を有している。この支持体は、上側と、該上側に対向する下側を有している。第１の支持体は、導電性材料、例えば金属からなる支持体プレートであり、これは半導体素子のための電気的なコンタクト面として用いられる。
【０００５】
前記第１の支持体は、電気的に絶縁性の材料、例えばセラミックから成る基体によって構成されていてもよい。この基体の上側および／または下側には、接続箇所と導体路が設けられ得る。
【０００６】
前記第１の支持体は、第１の領域と第２の領域を有している。すなわち、前記第１の支持体は、複数の領域に分割されており、それらの複数の領域は、少なくとも１つの物理的な特性に関して、例えばその垂直方向の厚みに関して異なっている。ここでの「厚み」とは、２つの領域の各々の拡張を意味する。またここでの「垂直方向」とは、第１の支持体の主要延在面に対して直角方向を意味する。このような関係において前記「領域」とは、支持体の少なくとも場所毎の形を成すように形成された、各三次元構造部を指す。その限りでは、第１の領域は、第２の領域と共に第１の支持体を構成している。第１及び第２の領域は有利には、互いに直接入り込んでおり、そのため第１の領域と第２の領域の間には空隙も中断された部分も形成されない。例えば第１の支持体は一体的に構成され、及び／又は第１及び第２の領域は、同じ材料で形成される。
【０００７】
少なくとも一つの実施形態によれば、第１の領域が垂直方向において第２の領域よりも大きな厚みを有している。
【０００８】
少なくとも別の一つの実施形態によれば、第１の支持体の上側に少なくとも一つのオプトエレクトロニクス半導体チップが設けられている。このオプトエレクトロニクス半導体チップは例えば、ルミネセンスダイオードチップである。ルミネセンスダイオードチップは、紫外光から赤外光の領域におけるビームを放射する発光ダイオードチップまたはレーザダイオードチップであり得る。有利には、ルミネセンスダイオードチップは、電磁ビームのスペクトルの可視領域または紫外領域の光を放射する。またオプトエレクトロニクス半導体チップは、電磁ビームを受光するチップ、例えばフォトダイオードであってもよい。
【０００９】
少なくとも一つのオプトエレクトロニクス半導体チップは、例えば第１の領域の上側に配設される。少なくとも一つの有利な実施形態によれば、オプトエレクトロニクス半導体素子が、少なくとも一つの電子部品、例えば厳密に言って一つの電子部品しか有さない場合、この部品は第１の支持体下側の第２の領域に設けられる。
【００１０】
第１の領域の下側は、垂直方向で第２の領域を越えて突出している。つまりこのことは、第１の支持体の上側が、隆起部分や陥没部分のない平面を有している、すなわち平らであることを意味し、それに対して下側は、第１の領域が第２の領域を越えて突出していることに基づき、例えば段部の形態の隆起部分を有していることを意味する。別の言葉に言い換えれば、前記支持体は、横方向において、少なくとも二つの領域に分割され、この支持体の第１の領域の垂直方向の厚みは、第２の領域の垂直方向の厚みよりも大である。
【００１１】
さらに少なくとも一つの電子部品が、少なくとも一つのオプトエレクトロニクス半導体チップと導電的に接続されている。例えばこのことは、第１の支持体自身が導電性であるか、又は電子部品とオプトエレクトロニクス半導体チップとの間で導電性の導体路とコンタクト端子とを用いて電気的なコンタクト形成が行われることによって実現可能である。
【００１２】
オプトエレクトロニクス半導体素子の少なくとも一つの有利な実施形態によれば、半導体素子が第１の支持体を含み、該第１の支持体は、上側と、前記第１の支持体の上側に対向する下側とを有し、前記第１の支持体は、第１の領域と第２の領域を有している。さらにオプトエレクトロニクス半導体素子は少なくとも一つのオプトエレクトロニクス半導体チップを有しており、この半導体チップは、第１の支持体の上側に配設されている。さらにオプトエレクトロニクス半導体素子は、少なくとも一つの電子部品を有し、この電子部品は第１の支持体下側の第２の領域に設けられている。前記第１の領域は、垂直方向で第２の領域よりも大きな厚みを有し、第１の領域の下側が垂直方向で第２の領域を越えて突出し、少なくとも一つの電子部品は、少なくとも一つのオプトエレクトロニクス半導体チップと導電的に接続されている。
【００１３】
本願で取り上げるオプトエレクトロニクス半導体素子は、とりわけ次のような認識に基づくものである。すなわち、同一面上、例えば支持体上側に、例えば半導体チップに加えてそれ以外の電子部品も取付けることが、スペースコストの増加に結び付くという認識である。なぜなら、そのような構成の上側には十分な広さが備わるように選定する必要があるからである。そうでないとこれらの二種類の構成部品、すなわちオプトエレクトロニクス半導体チップとその他の電子部品を一緒に１つの上側に設けることはできない。特にこのことは、支持体の特性と幾何学的構造の制約となる。なぜなら例えば半導体素子のサイズとその放射特性との間で妥協点を見つけなければならないからである。
【００１４】
本発明の考察によれば、特に小型でかつ省スペース的な半導体素子を獲得するために、前述したようなオプトエレクトロニクス半導体素子に次のような支持体が用いられる。すなわち、第１の領域と第２の領域を有し、第１の領域が垂直方向で第２の領域よりも大きな厚みを有し、第１の領域の下側が垂直方向で第２の領域を越えて突出しているような支持体である。ここでは電子部品が第１の支持体の第２の領域の下側に設けられ、同時に前記支持体の上側にはオプトエレクトロニクス半導体チップが設けられる。これにより、前記オプトエレクトロニクス半導体チップと電子部品は、支持体における互いに対向した側に存在するようになる。
【００１５】
一方では上側における電子部品のスペース配分と、他方では対向する側における半導体チップのスペース配分とによって、支持体ないしはオプトエレクトロニクス半導体素子における少なくとも横方向の不所望な広がりが有利な形で低減できるようになる。
【００１６】
さらに有利には、少なくとも一つの電子部品が設けられる電子部品取付け用の構成を有する下側を、半導体素子の電気的なコンタクトマーキングとして用いることも可能である。このことはつまり、例えば第２の領域若しくは電子部品自体がカソードマーキングとして用いられることを意味する。
【００１７】
少なくとも一つの有利な実施形態によれば、少なくとも一つの電子部品が垂直方向で第１の支持体を越えて突出しない。このことはつまり、第１の領域が電子部品を越えて突出するか、又は少なくとも一つの電子部品が横方向で第１の領域と面一に終端することを意味する。有利には、少なくとも一つの電子部品が垂直方向で第１の支持体を越えて突出しないことによって、素子の横方向の拡張が可及的に僅かに抑えられる。なぜならこのケースでは、少なくとも一つのオプトエレクトロニクス半導体チップの垂直方向の拡張に伴って第１の領域の厚みが同時に、半導体素子全体の垂直方向の最大の拡張となり得るからである。さらに有利には、第１の領域の下側が半導体素子の取付け面とコンタクト形成面を形成している。
【００１８】
オプトエレクトロニクス半導体素子の少なくとも一つの有利な実施形態によれば、第２の領域が第１の支持体のアンダーカット部分によって形成されている。前記の「アンダーカット部分」とは、ここでの関連においては第１の支持体の側縁側の切欠き部分を指しており、これは外部から任意にアクセスが可能で、第１の支持体の少なくとも二つの側面によって区切られている。例えば前記アンダーカット部分は、エッチング、型押し、打ち抜き、ソーイング、フライス加工又はその他の形態の材料剥離加工を用いて第１の支持体に形成される。例えば前記アンダーカット部分によって、第２の領域から第１の領域の方向へ向けて例えば段部形態で垂直方向の厚みが突然増大する。この関係において前記の「突然」とは、横方向から見て、つまり第１の支持体の主要延在面に平行する方向で見て下側の垂直方向の広がりに所定の変化を有する箇所が存在することを意味する。同様に第２の領域は、複数のアンダーカット部分によって形成されていてもよい。それによって段状構造部が形成される。また一つ以上の段部にそれぞれ１つの電子部品を設けることも考えられる。
【００１９】
オプトエレクトロニクス半導体素子の少なくとも一つの有利な実施形態によれば、第２の領域が第１の支持体の切欠きによって形成されている。この切欠きは支持体内の凹部であり、開口部を有しており、下側から自由にアクセスされる。さらにこの切欠きは例えば、底面と少なくとも１つの側面とを有している。前記底面及び側面は支持体によって形成される。前記底面は、切欠きの、開口部に対向している側に存在し得る。開口部と底面は、側面によって相互に接続されている。このケースでも、唯一つの切欠きの代わりに、異なる広がりの複数の切欠きを第１の支持体に設けることも可能である。それらの切欠きはそれぞれ階段状の突起を形成し、それらの突起に例えば電子部品が設けられる。
【００２０】
少なくとも一つの有利な実施形態によれば、第２の領域が第１の領域を少なくとも３つの側で取り囲む。同様に、第２の領域は第１の領域を完全に、例えばフレーム状に取り囲んでいてもよい例えば第２の領域を形成するアンダーカット部分は、第１の支持体の縁部に沿って延在する。
【００２１】
本発明によるオプトエレクトロニクス半導体素子の少なくとも一つの実施形態によれば、オプトエレクトロニクス半導体チップと電子部品がそれぞれボンディングワイヤを用いてさらなる支持体と導電的に接続される。このさらなる支持体は、第１の支持体と同じ材料で形成されていてもよいし、異なる材料で形成されていてもよい。さらに前記さらなる支持体は、例えば第１の領域と第２の領域への分割に関して、同じ幾何学的特徴を備えていてもよい。例えば前記さらなる支持体は、第１の支持体と同じように、第１の領域と第２の領域によって形成され、このケースにおいても、第１の領域の下側が垂直方向で第２の領域を越えて突出する。この電子部品若しくはさらなる電子部品は、さらなる支持体の下側の第２の領域に設けられていてもよい。
【００２２】
少なくとも一つの実施形態によれば、少なくとも一つのオプトエレクトロニクス半導体チップが側方からケーシング本体によって取り囲まれる。このケーシング本体は少なくとも場所毎に第１の支持体及び／又はさらなる支持体の上側を覆っている。例えば、横方向において、ケーシング本体はオプトエレクトロニクス半導体チップを円形、楕円形または矩形状に取り囲む。例えばケーシング本体は第１及び／又はさらなる支持体の上側をチップ取付け領域まで完全に覆う。ケーシング本体はデュロプラスチック材料または熱可塑性材料、例えばエポキシドによって形成されるか、またはセラミック材料によって形成されるか、またはこれらの材料から成っている。同様に、前記ケーシング本体をシリコン若しくはその他のゴム性材料か、又はそのような材料の混合物から形成することも可能である。
【００２３】
別の少なくとも一つの有利な実施形態によれば、ケーシング本体が少なくとも一つの電子部品を少なくとも部分的に包囲する。この関係において前記の「包囲する」とは、ケーシング本体が電子部品と直接的にコンタクトし、電子部品を少なくとも部分的に包含し、ケーシング本体と電子部品との間に間隙も中断部も形成されない状態を意味している。有利にはそのような電子部品が、ケーシング本体によって外部からの影響、例えば湿気や不所望な機械的な負荷から守られている。従って、第１の支持体は、その下側の第１の領域だけがケーシング本体から開放され、第２の領域は当該ケーシング本体によって覆われていることになる。
【００２４】
有利には、第１の支持体の下側での電子部品の配置によって、第１の支持体上側の上方部分におけるケーシング本体の垂直方向の広がりが、オプトエレクトロニクス半導体チップの垂直方向の広がりを除いて、電子部品や場合によって存在するボンディング接続部の垂直方向の広がりをもはや付加的に包含する必要がなくなる。有利にはこのことは、特にフラットな形状のケーシングが得られることに結び付く。なぜならもはやケーシング本体の垂直方向の広がりには、少なくとも一つのオプトエレクトロニクス半導体チップの垂直方向の広がりしか係わらなくなるからである。
【００２５】
同様に、第１の支持体の上側の縮小化によって、僅かな横方向の広がりのケーシング本体の実現も可能になる。
【００２６】
オプトエレクトロニクス半導体素子の少なくとも一つのさらに別の実施形態によれば、ケーシング本体が垂直方向で下側の第１の領域を越えて突出しないようにしてもよい。電子部品が第１の領域を越えて突出しなければ、ケーシング本体も第１の領域を越えて突出しないことが考えられる。同様に、ケーシング本体が横方向で第１の領域の下側と面一になるように終端させることも可能である。
【００２７】
有利には、第１の支持体下側に露出する第１の領域の箇所を、半導体素子のためのコンタクト面ないし取付け面として用いることも可能である。それに対して第２の領域は電子部品と共にケーシング本体によって完全に覆われる。
【００２８】
オプトエレクトロニクス半導体素子の少なくとも一つの実施形態によれば、ケーシング本体が第１の支持体をさらなる支持体に機械的に接続させる。このことは、第１の支持体の外にもさらなる支持体がその上側ないし下側並びに側面を、ケーシング本体によって少なくとも部分的に覆われることを意味し、さらにこのケーシング本体も２つの支持体相互間の機械的なずれの防止に役立っている。このようにして、例えば外部からの機械的な悪影響に対しても非常に安定し、第１の支持体とさらなる支持体相互間の位置も安定している有利な素子が得られるようになる。さらにケーシング本体は２つの支持体間で導電的であってもよい。
【００２９】
少なくとも一つの実施形態によれば、前記電子部品は静電破壊から保護する回路であるか若しくはそのような回路を含む。例えば前記電子部品は、ＥＳＤ（electrostaticdischarge)保護素子である。このＥＳＤ保護素子は、例えば、オプトエレクトロニクス半導体チップの遮断方向に生じたピーク電圧の除去に適している。このＥＳＤ保護素子は、例えば、バリスタ、発光ダイオードチップ、ツェナーダイオード、抵抗などの素子の１つであってもよい。そのようなＥＳＤ保護素子は、オプトエレクトロニクス半導体チップに並列乃至逆並列に接続される。
【００３０】
電子部品が例えば発光ダイオードチップであるならば、この発光ダイオードチップは、オプトエレクトロニクス半導体チップに対して逆並列に接続される。このような発光ダイオードチップは、電磁ビームの生成にも利用可能である。
【００３１】
オプトエレクトロニクス半導体素子の少なくとも一つの実施形態によれば、少なくとも一つの電子部品が、少なくとも一つのオプトエレクトロニクス半導体チップのための駆動回路を含む。そのような駆動制御回路を用いることによって、オプトエレクトロニクス半導体チップが例えば輝度や温度上昇に関して制御可能になる。
【００３２】
以下では、本発明による半導体素子を実施例および添付の図面に基づき詳細に説明する。
【図面の簡単な説明】
【００３３】
【図１ａ】オプトエレクトロニクス半導体素子の実施例を概略的に表わした図
【図１ｂ】オプトエレクトロニクス半導体素子の実施例を概略的に表わした図
【図２ａ】オプトエレクトロニクス半導体素子の実施例を概略的に表わした図
【図２ｂ】オプトエレクトロニクス半導体素子の実施例を概略的に表わした図
【図２ｃ】オプトエレクトロニクス半導体素子の実施例を概略的に表わした図
【図２ｄ】オプトエレクトロニクス半導体素子の実施例を概略的に表わした図
【図２ｅ】オプトエレクトロニクス半導体素子の実施例を概略的に表わした図
【実施例】
【００３４】
実施例および図面において、同じ構成要素または同機能の構成要素にはそれぞれ同じ参照符号を付してある。図示されている半導体素子は必ずしも縮尺通りに示されたものではなく、個々の半導体素子においては理解を深めるために敢えて拡大して示したものもある。
【００３５】
図１ａには、切断線Ａ−Ａに沿った断面図として、本発明による半導体素子１００の有利な実施例が示されている。第１の支持体１Ａは、上側１１Ａと、該上側１１Ａに対向する下側１２Ａを有している。さらに第１の支持体１Ａは、第１の領域Ｂ１と第２の領域Ｂ２とを有している。第２の領域Ｂ２は、アンダーカット部５Ａによって形成されている。ここでは第１の領域Ｂ１が厚みＤ１を有しており、第２の領域Ｂ２は厚みＤ２を有している。前記アンダーカット部分５Ａは、第１の支持体１Ａの２つの側面によって区切られており、それらのうちの一方の側面には電子部品３が設けられている。第１の支持体１Ａの第１の領域Ｂ１の上側１１Ａには、オプトエレクトロニクス半導体チップ２が設けられている。このオプトエレクトロニクス半導体チップ２と前記電子部品３は、第１の支持体１Ａの相互に対向している側に存在している。本発明によれば、第１の領域Ｂ１の厚みＤ１は、第２の領域Ｂ２の厚みＤ２よりも大であり、電子部品３の垂直方向の広がりよりも大きい。
【００３６】
図１ｂには、本発明による半導体素子１００の別の実施例が断面図で示されており、ここでは第２の領域Ｂ２が切欠き１３によって形成されている。本発明によれば前記切欠き１３は、第１の支持体１Ａの３つの側面によって区切られている。前記切欠き１３の底面には、電子部品３が設けられている。有利には、特に前記切欠き１３が電子部品３を、外部からの影響、例えば不所望な機械的負荷などから保護している。
【００３７】
図１ａにおいても図１ｂにおいても、第２の領域Ｂ２は第１の領域を３つの側面において取り囲んでいる。
【００３８】
図２ａでは、第１の支持体１Ａと、該第１の支持体１Ａの上側１１Ａに設けられたオプトエレクトロニクス半導体チップ２とを備えた図１ａによる実施例を概略的な透視側面図に基づいて詳細に説明する。この実施例では支持体１Ａは、例えば銅からなる金属製の支持体条片であり、それによって半導体チップ２が電気的にコンタクト形成される。さらにオプトエレクトロニクス半導体チップ２は、ボンディングワイヤ接続部２１によってさらなる支持体１Ｂと導電的にコンタクト形成される。前記さらなる支持体１Ｂも、例えば銅からなる金属性の支持体条片である。さらに、第１の支持体１Ａ及び／又は第２の支持体１Ｂが、セラミック材料から形成されることも考えられる。ここではオプトエレクトロニクス半導体チップ２が、支持体１Ａ及び１Ｂに設けられた導体線路とコンタクト箇所を用いて導電的に接続される。前記支持体１Ａ及び１Ｂは、さらに相互に電気的に絶縁されている。さらに前記支持体１Ｂは、下側１２Ｂと、第２の支持体１Ｂに設けられたアンダーカット部分５Ｂとを有している。例えば前記アンダーカット部分５Ｂは、第２の支持体１Ｂ内へのエッチング処理によって設けられる。電子部品３は、ボンディングワイヤ接続部２１を用いて第２の支持体１Ｂと導電的にコンタクト形成される。本発明によれば、電子部品３は、ＥＳＤ保護回路を備えた素子である。
【００３９】
図２ｂには、図１ａ及び図２ａによる実施例の透視図が概略的に示されている。図１ａに示した半導体素子１００と比べてここでの半導体素子１００は、ケーシング本体４を備えている。ケーシング本体４は、半導体チップ２を円形に取り囲み、第１の支持体１Ａの上側１１Ａと第２の支持体１Ｂの上側１１Ｂの全ての露出箇所を覆っている。ケーシング本体４は、前記２つの支持体１Ａ，１Ｂを機械的に相互接続する。さらに前記ケーシング本体４は、前記２つの支持体１Ａ，１Ｂの絶縁のためにも用いられる。本発明によれば前記ケーシング本体４は、熱可塑性材料またはデュロプラスチック材料、例えばエポキシドによって形成されている。同様に前記ケーシング本体４は、セラミック材料を伴って形成されてもよいし、直接セラミック材料から形成されていてもよい。
【００４０】
図２ｃには図２ｂによる実施例の概略的な下方図が示されている。ここではアンダーカット部分５Ａに設けられている電子部品３も識別可能である。この電子部品３は、ボンディングワイヤ接続部３１を介して第２の支持体１Ｂと、アンダーカット部分５Ｂの領域において導電的にコンタクト接続される。さらに、ここではケーシング本体４が電子部品３を完全に取り囲み、横方向でコンタクト面６と面一に終端している。
【００４１】
図２ｄ及び図２ｅは、図１ａ、図２ａ、図２ｂ及び図２ｃによる実施例のさらなる側方ないし下方図が概略的に示されている。
【００４２】
なお、本発明は実施例に基づいたこれまでの説明によって限定されるものではない。むしろ本発明は新たな各特徴ならびにそれらの特徴の各組み合わせを包含し、このことは殊にこれらの特徴またはこれらの組み合わせ自体が明示的に請求項または実施例に示されていない場合であっても、請求項における特徴の各組み合わせを含む。
【図１ａ】
2012529164.tif 000003
【図１ｂ】
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【図２ａ】
2012529164.tif 000005
【図２ｂ】
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【図２ｃ】
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【図２ｄ】
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【図２ｅ】
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【国際調査報告】
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