(57)【要約】【解決手段】  半導体デバイスのメタライゼーションシステムにおいて、対応するエッチングシーケンスを修正することによって、増大された程度の先細りを伴う遷移ビアを設けることができる。例えば、ビア開口を形成するためのレジストマスクが、対応するマスク開口の横方向サイズを増大するために、１回又は数回侵食されてよい。明白な程度の先細りにより、ビア開口及びそれに接続される幅広の溝を共通的に充填するための後続の電気化学的堆積プロセスの間、強化された堆積条件が達成され得る。【選択図】図２ａ
2012514319.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスの第１のメタライゼーション層の誘電体材質内に形成されることになるビアの底部での目標横方向サイズに対応する第１の横方向サイズを有するマスク開口を備えたエッチングマスクを前記誘電体材質の上方に形成することと、
前記第１の横方向サイズを有する前記マスク開口に基き前記誘電体材質内で第１の深さまで延びるようにビア開口を形成することと、
前記マスク開口が第２の横方向サイズを有するように前記マスク開口を増大させることと、
前記第２の横方向サイズを有する前記マスク開口に基き第２の深さまで延びるように前記ビア開口を増大させることと、
前記誘電体材質内において前記ビア開口の上方に前記ビア開口に接続するように溝を形成することと、
前記ビア開口及び前記溝を金属含有材質で共通に充填することとを備えた方法であって、
前記ビア開口は前記第１のメタライゼーション層の下方に位置する第２のメタライゼーション層の金属領域まで延びる方法。
【請求項２】
前記マスク開口が第３の横方向サイズを有するように前記マスク開口を増大させることと、前記第３の横方向サイズを有する前記マスク開口に基き第３の深さまで延びるように前記ビア開口を増大させることとを更に備えた請求項１の方法。
【請求項３】
前記マスク開口の横方向サイズを増大させることは、前記エッチングマスクをレジストマスクとして設けることと、レジスト除去プロセスを実行することとを備えている請求項１の方法。
【請求項４】
前記溝を形成することは、前記誘電体材質と少なくとも前記第２の深さまで延びている前記ビア開口との上方に溝エッチングマスクを形成することと、エッチングプロセスを実行して前記溝を得ると共に前記ビア開口の深さを増大させることとを備えている請求項１の方法。
【請求項５】
前記ビア開口を増大させることは、前記エッチングマスクに基きエッチングプロセスを実行することと、前記誘電体材質の下方に形成されるエッチング層を用いることによって前記エッチングプロセスを制御することとを更に備えている請求項１の方法。
【請求項６】
前記目標横方向サイズは前記金属領域の幅に概ね等しいかそれよりも小さい請求項１の方法。
【請求項７】
前記第１の深さまで延びている前記ビア開口は前記溝を形成することに先立ち形成される請求項１の方法。
【請求項８】
前記溝は前記ビア開口を形成することに先立ち形成される請求項１の方法。
【請求項９】
前記第１の深さは前記ビア開口の最終的な深さの概ね３０パーセントである請求項１の方法。
【請求項１０】
前記目標横方向サイズは概ね１００ナノメートル以下である請求項１の方法。
【請求項１１】
第１の深さまで延び且つ第１の横方向サイズを有するビア開口を半導体デバイスの第１のメタライゼーション層の誘電体材質内に形成することと、
前記ビア開口の側壁上にスペーサ要素を形成することと、
前記第１のメタライゼーション層の下方に形成される第２のメタライゼーション層の金属領域まで延びるように前記ビア開口の深さを増大させることとを備えた方法。
【請求項１２】
前記ビア開口を形成することは、マスク開口を有するエッチングマスクを形成することと、前記エッチングマスクに基き前記誘電体材質内へエッチングすることと、前記エッチングマスクを除去することとを備えている請求項１１の方法。
【請求項１３】
前記スペーサ要素を形成することは、スペーサ層を堆積させることと、前記ビア開口の底部の目標幅を規定するように前記スペーサ層をエッチングすることとを備えている請求項１２の方法。
【請求項１４】
前記スペーサ層を堆積させるのに先立ちエッチング停止層を形成することを更に備えた請求項１３の方法。
【請求項１５】
前記ビア開口の前記深さを増大させることは、前記スペーサ要素の材質と前記誘電体材質とを同様の除去速度で除去することを備えている請求項１１の方法。
【請求項１６】
前記誘電体材質内で前記ビア開口の上方に溝を形成することを更に備え、前記ビア開口は前記溝に接続される請求項１１の方法。
【請求項１７】
前記溝は前記ビア開口の前記深さを増大させながら形成される請求項１６の方法。
【請求項１８】
基板の上方に形成され、第１の幅を有する金属線を備えている第１のメタライゼーション層と、
前記第１のメタライゼーション層の下方に形成され、前記第１の幅よりも小さい第２の幅を有する第２の金属線を備えている第２のメタライゼーション層と、
前記第１の金属線から前記第２の金属線へ延びるビアとを備えた半導体デバイスであって、
前記ビアは前記第１の金属線での第１の横方向寸法と前記第２の金属線での第２の横方向寸法とを有しており、前記第２の横方向寸法は前記第１の横方向寸法の概ね６０パーセント以下である半導体デバイス。
【請求項１９】
前記第２の横方向寸法は概ね１００ナノメートル（ｎｍ）以下である請求項１８の半導体デバイス。
【請求項２０】
前記第２の横方向寸法は前記第１の横方向寸法の概ね４０パーセント以下である請求項１８の半導体デバイス。
【請求項２１】
前記第１の幅は前記第２の幅の少なくとも２倍である請求項１８の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本開示は進歩的な集積回路のような微細構造に関し、更に特定的には、密集した狭い金属線に遷移ビア(transition vias)によって接続される幅広の金属線を備えた銅ベースのメタライゼーション層(metallization layers)のような伝導性構造に関する。
【背景技術】
【０００２】
集積回路のような最新の微細構造の製造においては、微細構造要素の形状サイズを着実に減少させてこれらの構造の機能性を高めるための絶え間ない努力がなされている。例えば最新の集積回路においては、電界効果トランジスタのチャネル長のような最小形状サイズはディープサブミクロンの範囲に達しており、それにより速度及び／又は電力消費及び／又は機能の多様性に関するこれらの回路の性能が高まっている。新しい回路の世代ごとに個々の回路要素のサイズが減少して例えばトランジスタ要素のスイッチング速度が向上するにつれて、個々の回路要素を電気的に接続する相互接続線のための利用可能なフロアスペースもまた減少する。その結果、これらの相互接続線の寸法もまた、利用可能なフロアスペース量の減少及び単位ダイ面積あたりに設けられる回路要素の数の増大を補償するために減少させられることとなり、その理由は、必要とされる相互接続の数が典型的には回路要素の数よりも急速に増大する点にある。それ故に、メタライゼーション層とも称される複数の積み重ねられた「配線(wiring)」層が一般的には設けられ、この場合、１つのメタライゼーション層の個々の金属線はその上層又は下層のメタライゼーション層の個々の金属線にいわゆるビア(vias)によって接続される。複数のメタライゼーション層を設けているにもかかわらず、相互接続線の減少させられた寸法は、例えば最新のＣＰＵ、メモリチップ、ＡＳＩＣ（特定用途向けＩＣ）等の著しい複雑さに適合する必要がある。
【０００３】
従って、０．０５μｍそしてそれより小さい臨界寸法を有するトランジスタ要素を含む高度な集積回路は、単位面積あたりのかなりの数の回路要素に起因して比較的多数のメタライゼーション層を設けているにもかかわらず、個々の相互接続構造内でｃｍ２あたり最大で数ｋＡの著しく増大した電流密度で典型的には動作することとなろう。このため、アルミニウムのような十分に確立された材質は銅及び銅合金に代替されてきており、これらはアルミニウムと比較して、著しく高い電流密度においても極めて低い電気抵抗率及びエレクトロマイグレーション(electromigration)に対する改善された耐性を有する材料である。微細構造及び集積回路の製造に銅を導入することは、二酸化シリコン及び多くの低ｋ誘電体材質に拡散し易いという銅の特性に帰属する複数の深刻な問題を伴い、低ｋ誘電体材質は、複雑なメタライゼーション層における寄生容量を低減するために典型的に銅と組み合わせて用いられる。必要な密着性を提供し且つ敏感なデバイス領域への銅原子の不所望な拡散を避けるために、銅と銅ベースの相互接続構造が埋め込まれる誘電体材質との間にバリア層を設けることが通常は必要とされる。シリコン窒化物は銅原子の拡散を効果的に防ぐ誘電体材質ではあるが、シリコン窒化物は適度に高い誘電率を示しそれにより近隣の銅線の寄生容量を増大させて許容し得ない信号伝搬遅延をもたらす可能性があるので、層間誘電体材質としてシリコン窒化物を選択することは望ましいとは言えない。それ故に、必要な機械的安定性をも銅に与える薄い伝導性バリア層が、バルク銅を周囲の誘電体材質から分離するように通常は形成されて、それにより銅の誘電体材質中への拡散を低減するとともに、酸素、フッ素等の望まれていない種の銅中への拡散を低減している。更に、伝導性バリア層はまた、銅との間の高度に安定な界面を提供し、それにより界面での顕著な物質移行の蓋然性を低減することができ、その界面は、電流誘起の材質拡散を容易にするであろう拡散経路の増大を考慮すると、典型的には臨界的な領域である。現在のところ、タンタル、チタン、タングステン、並びにそれらの窒素及びシリコンとの化合物等が伝導性バリア層のための望ましい候補であり、この場合、バリア層は、拡散の抑制及び密着特性に関する要求を満たすように異なる組成の２以上のサブ層を備えていることがある。
【０００４】
銅をアルミニウムとは有意に異ならせている他の特性は、銅は化学的及び物理的気相堆積技術によっては容易には大量に堆積させることができないので、一般にダマシン又は象眼技術(damascene or inlaid technique)と称される処理戦略を必要とするという事実である。ダマシンプロセスにおいては先ず誘電体層が形成され、この誘電体層は次いで、後に銅で充填される溝(trench)及び／又はビアを含むようにパターニングされ、ここでは前述したように銅で充填するのに先立ち伝導性バリア層が溝及びビアの側壁上に形成される。溝及びビアへのバルク銅材料の堆積は、通常はウエット化学的堆積プロセス、例えば電気メッキや無電解メッキによって達成され、従ってアスペクト比が５以上で直径が０．３μｍあるいはそれ未満のビアを、０．１μｍ乃至数μｍの範囲の幅を有する溝とともに確実に充填することが求められる。銅のための電気化学的堆積プロセスは、電子回路基板製造の分野では十分に確立されている。しかし、半導体デバイスにおける金属領域の寸法に対して、高アスペクト比のビアをボイドフリー充填することは極めて複雑で困難な作業であり、最終的に得られる銅ベースの相互接続構造の特性は、プロセスパラメータ、材質、及び対象となる構造の形状(geometry)に大きく依存する。相互接続構造の基本的な形状は設計要求によって実質的に決定され、従って所与の微細構造に対して大きくは変更されないであろうから、銅微細構造の伝導性バリア層及び非伝導性バリア層のような材質の影響並びに相互接続構造の特性に対するそれらの相互作用を推測及び制御して、高い歩留まりと要求される製品信頼性の両方を保証することが極めて重要である。
【０００５】
メタライゼーションシステムの高い製造歩留まり及び優れた信頼性を得ることに加えて、考慮中の製造プロセスの高い全体的な処理能力に基き製造歩留まり及び信頼性を達成することも重要である。例えば、所謂デュアルダマシンプロセスがしばしば用いられ、このプロセスにおいては、ビア開口及び対応する溝が共通の堆積シーケンスにおいて充填され、それにより優れたプロセス効率がもたらされる。洗練されたメタライゼーションシステムの複雑なレイアウトに起因して、２つの隣接するメタライゼーション層の金属線は大きく異なる横方向サイズを有していることがあり、その理由は、一方の層の金属線は対応する相互接続構造の適度に高いパッキング密度に適合させられる必要があるであろう一方で、隣接するメタライゼーション層内の溝は高い電流駆動能力をもたらす必要があるであろうところにある。この場合、増大させられた幅を伴う金属線と顕著に小さい幅を有する金属線との間の垂直相互接続は、大幅に減少させられた幅を有する溝に対応するビアに基いて確立される必要があるであろう。しかし、デュアルダマシン戦略に従う製造レジームは、対応する溝及びビアの顕著に異なる横方向の幅に起因して、銅材質の堆積に際して著しい不規則性をもたらすことがあり、これを更に詳細に図１ａ及び図１ｂを参照して説明する。
【０００６】
図１ａは複雑なメタライゼーションシステム１３０が基板１０１の上方に形成されることになる製造段階での半導体デバイス１００の断面図を模式的に示している。基板１０１はトランジスタ等のような多数の回路要素を備えているであろうし、洗練された応用が考慮されている場合には、これらの回路要素は概ね５０ｎｍ以下の設計寸法に基いて形成されるであろう。便宜上、そのような回路要素はいずれも図１ａには図示されていない。メタライゼーションシステム１３０は、複数のメタライゼーション層のうちの任意の層を代表するメタライゼーション層１１０を備えており、ここでは、対応するメタライゼーション層の数は、デバイス１００の回路の複雑さに依存するであろう。例えば、メタライゼーション層１１０は誘電体材質１１１を備えており、誘電体材質１１１は、隣接する複数の金属線１１２の間の寄生容量を低減するために低ｋ誘電体材質を含むことがあり、これらの金属線１１２は、少なくとも図１ａに示された部分においては、全体的なレイアウトによって必要とされるであろう密集した金属線を代表し得る。例えば金属線１１２は、概ね１００ｎｍ以下の幅１１２Ｗを有しているであろうし、そして同様に、隣接する２つの金属線１１２の間の距離は同じようなオーダであろう。既に論じられたように、必要となる上述したような銅の閉じ込め及びエレクトロマイグレーション性能をもたらすために、金属線は、伝導性バリア材質１１２Ｂと組み合わせられた銅材質に基いて形成され得る。また、電気的キャップ(electric cap)又はエッチング停止層１１３が誘電体材質１１１及び金属線１１２上に典型的には設けられ、ここでは、キャップ層１１３もまた、全体的なプロセス戦略に応じて、銅の閉じ込め及び金属線１１２との優れた界面特性をもたらすことができる。更に、層１１０の上方にはメタライゼーション層１２０が形成され、メタライゼーション層１２０は、対応する誘電体材質１２１内に形成された溝１２１Ｔ及びビア開口１２１Ｖを備えている。例えば、誘電体材質１２１は、寄生容量等に関する要求に応じて低ｋ誘電体材質又は任意の他の誘電体材質を代表し得る。溝１２１Ｔは、メタライゼーション層１２０内で必要になるであろう顕著な電流駆動能力を提供するために、著しく大きな幅１２１Ｗを有しているであろう。一方、ビア開口１２１Ｖは、対応する幅１２１Ｕがメタライゼーション層１１０内の金属線１１２の幅１１２Ｗに実質的に対応するように、金属線１１２の１つに接続するであろう。図１ａに示される半導体デバイス１００は、十分に確立された製造技術に基いて形成され得る。例えば、デバイス１００のデバイスレベル内に任意の回路要素（図示せず）を設けた後、それら回路要素に接続し且つメタライゼーションシステム１３０をその上に形成するためのプラットフォームを提供するように、適切なコンタクト構造が設けられるであろう。その後、メタライゼーション層１２０を参照してこれから説明するようなプロセス技術に基いて、１つ以上のメタライゼーション層が形成されるであろう。このようにメタライゼーション層１１０を形成しそしてシリコンカーバイド、窒素含有シリコンカーバイド等のような１つ以上の材質をもたらすためのＣＶＤ（化学的気���堆積）等のような十分に確立された堆積技術に基いてキャップ層１１３を堆積させた後、誘電体材質が堆積させられる。この目的のために、材質１２１の組成に応じて任意の適切な堆積技術が用いられ得る。その後、設計寸法に従ってビア開口１２１Ｖ及び溝１２１Ｔを形成するために、種々のプロセス戦略が典型的には用いられる。例えば、所謂「ビア先トレンチ後(via first-trench last)」手法においては、レジストマスクのようなエッチングマスクを設け、そして誘電体材質１２１を指定の深さまで又はエッチング停止層１１３まで下に向かってエッチングすることによって、ビア開口１２１Ｖが形成され得る。次いで、溝に対する対応するエッチングマスクが洗練されたリソグラフィ技術に基いて形成されるであろうし、ここでは、エッチング停止層１１３まで下方に延びる場合におけるビア開口１２１Ｖを少なくとも部分的に充填するために、必要に応じて対応する平坦化材質が先ず堆積させられるかもしれない。その後、溝１２１Ｔを得るように更なるエッチングプロセスが実行されそしてエッチングマスクが除去される一方で、ビア開口１２１Ｖが金属線１１２内へまで拡張し得るようにエッチング停止層１１３もまた開口させられる。その後、伝導性バリア材質の堆積によってデバイス１００を準備するために、任意の必要な製造プロセスが実行され得る。例えば、バリア材質１２２Ｂが、例えば層状堆積(strata deposition)に基くタンタル／タンタル窒化物層積層物等の形態で堆積させられる。また、溝１２１Ｔ及びビア１２１Ｖを銅材質で充填するための後続の電気化学的堆積プロセスを強化するために、種材質（図示せず）が堆積させられ得る。広い溝１２１Ｔ及び狭いビア１２１Ｖによる洗練されたデバイス形状(device geometries)に起因して、溝１２１Ｔ及びビア１２１Ｖ内の露出させられた部分をバリア材質１２２Ｂで確実に覆うために、対応する堆積パラメータが適切に選択される必要があるであろうことが理解されるべきである。
【０００７】
図１ｂは銅材質を堆積させるための電気化学的堆積プロセスにさらされたときの半導体デバイス１００を模式的に示している。前述したように、優れたプロセス効率性を考慮すると、溝１２１Ｔ及びビア１２１Ｖは、相互に関連するパターニングプロセスにおいて形成されるであろうし、そしてそれらを充填することは、共通の堆積プロセス１０２に基いて達成されるであろう。しかし、銅材質の本来的に極めて複雑な電気化学的堆積による洗練されたデバイス形状(topography)は、ボイド１２２Ｃのような堆積不規則性をもたらすことがあり、結果として得られるメタライゼーションシステム１３０の顕著な歩留まり悪化及び信頼性の低下の一因になり得る。即ち、銅材質１２２Ａの電気化学的堆積は、電気メッキ技術における適切なパルス反転レジーム(pulse reverse regime)との組み合わせにおいて下から上への充填挙動(bottom to top fill behavior)を得るために、洗練された添加剤を含む高度に複雑な電解質溶液に基いているであろう。しかし、溝１２１Ｔ及びビア１２１Ｖの横方向寸法の著しい違いに起因して、ビア開口１２１Ｖの早すぎる「閉鎖(closure)」が、対応する不規則性１２２Ｃをもたらす可能性がある。
【０００８】
幾つかの従来の戦略においては、ビア１２１Ｖの「到達区域(landing area)」の増大された横方向サイズを提供すべく金属線１１２の特定の部分での面積の増大がもたらされるように、メタライゼーション層１１０のレイアウトを再設計することによって、堆積関連の不規則性１２２Ｃを生成する蓋然性が低下させられるかもしれない。しかし、対応する再設計は概して、メタライゼーションシステム１３０内の全体的なパッキング密度を低下させるであろう。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述した状況に鑑み、本開示は、大きく異なる幅の隣接するメタライゼーション層内に設けられた金属線を接続することができる一方で、上で特定した１つ以上の問題の影響を回避し又は少なくとも低減することができる技術及び半導体デバイスに関連している。
【課題を解決するための手段】
【００１０】
概して本開示は、減少させられた横方向寸法の金属線の近傍ではビア開口の所望の減少させられた横方向の幅を得ることができる一方で開口の幅は容易に増大させることができるように、明白な程度の先細り(tapering)を導入することによって、幅広の溝の表面形状(surface topography)及び、減少させられた横方向サイズの金属線に接続されるビア開口が「緩和され(relaxed)」得る技術及び半導体デバイスを提供する。その結果、明白な先細りを有するビア開口と幅広の溝とを充填するための共通の堆積プロセスに課せられる任意の制約は、従来的にはパッケージング密度の低下をもたらし得る専用の設計戦略を必要とすることなしに、大幅に緩和され得る。ここに開示される幾つかの例示的な側面においては、ビアの明白な先細りは、パターニングシーケンスの間に少なくとも１回レジストマスク内の対応するマスク開口を増大させることにより誘電体材質内のビア開口を形成するためのエッチングシーケンスを修正することによって達成され得る。例えば、第１のエッチングステップを実行した後にレジストマスクは「侵食され(eroded)」てよく、そしてその後にマスク開口の増大された横方向の幅に基いて更なるエッチングステップが実行されてよい。必要であれば、結果としてのビア開口の実質的に漸進的な先細り(gradual tapering)を得るために、更なるエッチングステップが先行のマスク侵食プロセスと共に実行されてよい。ここに開示される他の例示的な側面においては、ビア開口を形成するためのエッチングプロセスは、ビア開口の第１の部分を形成するために適切に設計された最初のエッチングマスクに基いて実行されてよい一方、ビア開口の残りの深さはスペーサ要素に基いて得られてよく、スペーサ要素もまた、最終的に得られるビア開口の明白な先細りをもたらすことができる。
【００１１】
ここに開示される１つの例示的な方法は、半導体デバイスの第１のメタライゼーション層の誘電体材質の上方に形成することを備えており、ここでは、エッチングマスクは、誘電体材質内に形成されることになるビアの底部での目標横方向サイズに対応する第１の横方向サイズを有するマスク開口を備えている。方法は更に、誘電体材質内で第１の深さまで延びるようにビア開口を形成するために、第１の横方向サイズを有するマスク開口に基きビア開口を形成することを備えている。その後、マスク開口はその第２の横方向サイズを得るように増大させられ、そして第２の横方向サイズを有するマスク開口に基き第２の深さまで延びるようにビア開口が増大させられる。方法は更に、誘電体材質内においてビア開口の上方にビア開口に接続するように溝を形成することを備えている。最後に、方法はビア開口及び溝を金属含有材質で共通に充填することとを備えており、ここでは、ビア開口は第１のメタライゼーション層の下方に位置する第２のメタライゼーション層の金属領域まで延びる。
【００１２】
ここに開示される更なる例示的な方法は、ビア開口を半導体デバイスの第１のメタライゼーション層の誘電体材質内に形成することを備えており、ここでは、ビア開口は第１の深さまで延び且つ第１の横方向サイズを有している。追加的に、スペーサ要素がビア開口の側壁上に形成され、そしてビア開口の深さは、第１のメタライゼーション層の下方に形成される第２のメタライゼーション層の金属領域まで延びるように増大させられる。
【００１３】
ここに開示される１つの例示的な半導体デバイスは、基板の上方に形成される第１のメタライゼーション層を備えており、ここでは、第１のメタライゼーション層は、第１の幅を有する金属線を備えている。半導体デバイスは更に、第１のメタライゼーション層の下方に形成される第２のメタライゼーション層を備えており、第２のメタライゼーション層は、第１の幅よりも小さい第２の幅を有する第２の金属線を備えている。追加的に、半導体デバイスは、第１の金属線から第２の金属線へ延びるビアを備えており、ビアは第１の金属線での第１の横方向寸法と第２の金属線での第２の横方向寸法とを有しており、ここでは、第２の横方向寸法は第１の横方向寸法の概ね６０パーセント以下である。
【図面の簡単な説明】
【００１４】
ここに開示される主題の更なる実施形態は、添付の特許請求の範囲において画定されており、また添付の図面を参照したときに以下の詳細な説明と共に更に明らかになろう。
【００１５】
【図１ａ】図１ａは従来のプロセス戦略に基きメタライゼーションシステムを形成する場合における種々の製造段階の間の洗練された半導体デバイスの模式的な断面図（その１）である。
【図１ｂ】図１ｂは従来のプロセス戦略に基きメタライゼーションシステムを形成する場合における種々の製造段階の間の洗練された半導体デバイスの模式的な断面図（その２）である。
【図２ａ】図２ａは例示的な実施形態に従い明白な先細りを有するビアが狭い金属線を幅広の金属線に接続するメタライゼーションシステムを形成する場合における種々の製造段階の間の半導体デバイスの模式的な断面図（その１）である。
【図２ｂ】図２ｂは例示的な実施形態に従い明白な先細りを有するビアが狭い金属線を幅広の金属線に接続するメタライゼーションシステムを形成する場合における種々の製造段階の間の半導体デバイスの模式的な断面図（その２）である。
【図２ｃ】図２ｃは例示的な実施形態に従い明白な先細りを有するビアが狭い金属線を幅広の金属線に接続するメタライゼーションシステムを形成する場合における種々の製造段階の間の半導体デバイスの模式的な断面図（その３）である。
【図２ｄ】図２ｄは例示的な実施形態に従い明白な先細りを有するビアが狭い金属線を幅広の金属線に接続するメタライゼーションシステムを形成する場合における種々の製造段階の間の半導体デバイスの模式的な断面図（その４）である。
【図２ｅ】図２ｅは例示的な実施形態に従い明白な先細りを有するビアが狭い金属線を幅広の金属線に接続するメタライゼーションシステムを形成する場合における種々の製造段階の間の半導体デバイスの模式的な断面図（その５）である。
【図２ｆ】図２ｆは例示的な実施形態に従い明白な先細りを有するビアが狭い金属線を幅広の金属線に接続するメタライゼーションシステムを形成する場合における種々の製造段階の間の半導体デバイスの模式的な断面図（その６）である。
【図２ｇ】図２ｇは更なる例示的な実施形態に従いパターニングシーケンスにおいて追加的なスペーサ要素を設けることによってビア開口の明白な先細りが達成され得る種々の製造段階の間の半導体デバイスの模式的な断面図（その１）である。
【図２ｈ】図２ｈは更なる例示的な実施形態に従いパターニングシーケンスにおいて追加的なスペーサ要素を設けることによってビア開口の明白な先細りが達成され得る種々の製造段階の間の半導体デバイスの模式的な断面図（その２）である。
【図２ｉ】図２ｉは更なる例示的な実施形態に従いパターニングシーケンスにおいて追加的なスペーサ要素を設けることによってビア開口の明白な先細りが達成され得る種々の製造段階の間の半導体デバイスの模式的な断面図（その３）である。
【発明を実施するための形態】
【００１６】
以下の詳細な説明と共に図面に示される実施形態を参照してここに開示される主題が説明されるが、以下の詳細な説明及び図面は本開示を特定の例示的に開示されている実施形態に限定することを意図するものではなく、むしろ説明されている例示的な実施形態は単に本開示の種々の側面を例証しているにすぎず、本開示の範囲は添付の特許請求の範囲によって画定されていることが理解されるべきである。
【００１７】
概して、本開示は、堆積関連の不規則性を生成する蓋然性を低下させた状態でビア開口及び対応する金属線の溝を充填するための共通の堆積プロセスの間に強化されたデバイス形状(device geometry)を提供するために、ビアの底部幅は狭い金属線の設計幅に適合させられ得る一方でビアの頂部は大幅に増大された横方向寸法を有し得るように、隣接するメタライゼーション層の狭い金属線と幅広の金属線の間の相互接続が、明白な先細りを有するビアに基いて達成され得る製造技術及び対応する半導体デバイスに関連している。その結果、狭い金属線に接続される増大された「到達(landing)」区域を特別に設ける必要なしに、遷移ビアとも称されることがある明白な先細りの対応するビアが提供され得るので、複雑なメタライゼーションシステムを提供するに際して高いパッキング密度及び優れた設計柔軟性をもたらすことができる。幾つかの例示的な実施形態では、遷移ビアの明白な先細りは、レジストマスクに基きビア開口をパターニングするためのエッチングシーケンスを実行することによって達成することができ、レジストマスクは、マスク開口の最初の横方向のサイズが全体的なエッチングシーケンスの更なる進行の間に増大され得るように、例えば１つ以上の材質除去プロセスを実行することによって段階的に修正されてよい。他の例示的な実施形態においては、誘電体材質内にビア開口を形成するためのエッチングシーケンスは、ビア開口の頂部での所望の横方向サイズで開始されてよく、そしてビア底部に対する所望の減少させられた目標寸法は、スペーサ要素に基いて得ることができ、スペーサ要素は、全体的なパターニングシーケンスの中間段階で形成されてよい。従って、更なるパターニングプロセスの間、スペーサ要素もまた除去されてよく、その結果、スペーサの対応する構造が誘電体材質内に移され得るので、この場合にもまた対応する先細り構造がもたらされ得る。従って、全体的なプロセス複雑性の過度の要因になることなしに、共通の堆積プロセスに先立ち優れたデバイス形状を提供することができる一方で、狭い金属線に対して特別に設計される増大された横方向寸法のコンタクト区域を回避することもできる。その結果、数百ナノメートル以上の幅を有する金属線が、電気化学的堆積プロセスに基き、洗練された応用において概ね１００ｎｍの幅、そしてそれより大幅に小さい幅を有する下層のメタライゼーション層の金属線と確実に接続され得る。一方で、本開示は上述した特定の範囲内の寸法を有する金属線を伴う洗練されたメタライゼーションシステムとの関連において特に効果的であるが、ここに開示される原理は、任意の他のそれほど臨界的ではないメタライゼーションシステムにも適用可能であることが理解されるべきである。従って、明細書又は添付の特許請求の範囲において特に制限が明示的に記載されている場合を除き、本開示は任意の特定のデバイス寸法によって制限されるものと考えられるべきではない。
【００１８】
図２ａ〜２ｉを参照して、更なる例示的な実施形態をより詳細に以下に説明し、適切であれば図１ａ及び図１ｂもまた参照されることがある。
【００１９】
図２ａは基板２０１を備えた半導体デバイス２００の断面図を模式的に示しており、基板２０１の上方にはメタライゼーションシステム２３０が形成され得る。メタライゼーションシステム２３０は任意の数のメタライゼーション層を備えていてよく、ここでは便宜上、第１のメタライゼーション層２２０及び第２のメタライゼーション層２１０が図２ａに示されている。例えば幾つかの例示的な実施形態では、メタライゼーションシステム２３０は洗練された半導体デバイスの相互接続構造を代表していてよく、その半導体デバイスにおいては、回路要素（図示せず）は概ね５０ｎｍ以下の臨界寸法を有していてよい。半導体デバイス１００を参照して前述したように、メタライゼーションシステム２３０の下方に位置していてよい適切な半導体材質の内部及び上方には、対応する回路要素が形成されていてよい。また、メタライゼーション層２１０，２２０は同様の構造を有していてよく、図１ａ及び１ｂを参照して説明したデバイス１００の層１１０，１２０について論じられたとおりである。例えばメタライゼーション層２１０は、低ｋ誘電体材質等のような誘電体材質２１１を備えていてよく、誘電体材質２１１内には、少なくとも図２ａに示されるデバイス部分においては「狭ピッチ(narrow pitch)」の金属線を代表し得る金属線２１２が埋め込まれていてよい。即ち、金属線２１２は、メタライゼーション層２１０の臨界寸法を代表し得る幅２１２Ｗを有していてよく、洗練された応用においては、臨界寸法は概ね１００ｎｍ以下である。しかし、他の例示的な実施形態においては、金属線２１２は、全体的な設計規則及び考慮中のメタライゼーションレベルに応じて、より大きな幅を有していてよいことが理解されるべきである。また、エッチング停止層２１３、例えばシリコン窒化物層、シリコンカーバイド、窒素豊富シリコンカーバイド層、又は他の適切な材質が、適切なエッチング停止能力を有するように、そして必要であれば前述したように銅閉じ込め特性に有効なように設けられていてよい。図示される製造段階においては、メタライゼーション層２２０はパターニングされていない誘電体材質２２１の形態で設けられてよく、誘電体材質２２１は、その内部に幅広の金属線を少なくとも密集した金属線２１２の上方に形成するために必要な任意の適切な組成を有していてよい。更に、図示される製造段階においては、例えばレジストマスクの形態にあるエッチングマスク２０３が誘電体材質２２１の上方に設けられてよく、エッチングマスク２０３は、誘電体材質２２１内に形成されることになるビア開口の目標横方向寸法に対応する横方向寸法２０３Ｗを有するマスク開口２０３Ａを備えている。即ち、幅２０３Ｗは対応するビア開口の底でのその幅に実質的に一致していてよく、それにより、破線で示されるように、任意の隣接する金属線２１２に干渉することなしに、金属線２１２の１つへの確実な接続を可能にしている。例えば幅２０３Ｗは、金属線２１２の対応する幅２１２Ｗに実質的に等しいか又はそれよりも小さくてよい。
【００２０】
図２ａに示される半導体デバイス２００は、半導体デバイス１００を参照して説明したようなプロセス技術に基いて形成することができる。従って幾つかの例示的な実施形態では、従来のプロセスとの高度な互換性が達成され得る。例えば、エッチングマスク２０３は十分に確立されたプロセス技術に基いて形成することができるが、ここでは、図１ｂに示される不規則性１２２Ｃのような任意の堆積関連の不規則性を抑えるためにしばしば用いられることがある横方向サイズが増大された付加的な層を必要とすることなしに、マスク開口２０３Ａは幅２１２Ｗに対応するように設計されてよい。
【００２１】
図２ｂはエッチング環境２０４に曝露されるときの半導体デバイス２００を模式的に示しており、エッチング環境２０４は、十分に確立されたエッチングレシピに基いて作り出されるエッチング環境を代表していてよい。従って、エッチングプロセス２０４の間、層２２１の材質が高度に異方性の様態で除去されてよく、それにより、マスク開口２０３Ａの横方向サイズに実質的に対応する横方向サイズを有するビア開口２２１Ｖが得られる。幾つかの例示的な実施形態では、エッチングプロセス２０４は、ビア開口２２１Ｖの深さ２２１Ｄがビア開口２２１Ｖの最終的な深さ、即ち誘電体材質２２１の厚みの概ね３分の１又はそれよりも小さくなり得るように制御されてよい。エッチングプロセス２０４の対応する制御は、材質２２１に対する除去速度を決定すること及びエッチングプロセス２０４のプロセス時間を適切に調節することによって容易に達成することができる。
【００２２】
図２ｃは材質除去プロセス２０５Ａの間における半導体デバイス２００を模式的に示しており、材質除去プロセス２０５Ａはエッチングマスク２０３の材質を除去するように設計される。例えば、プロセス２０５Ａは酸素種を用いるプラズマ支援プロセスとして実行されてよい一方で、他の場合には、任意の他の適切なプラズマ支援エッチング環境が用いられてよく、そのエッチング環境においては、誘電体材質２２１のかなりの部分を除去することなしに有機材質を除去することができる。更に他の例示的な実施形態においては、プロセス２０５Ａは、十分に確立された選択的エッチング薬品に基いて実行され得るウエット化学的レジスト除去プロセスを含んでいてよい。その結果、プロセス２０５Ａの間、最初のエッチングマスク２０３は侵食され、それにより、幅２０３Ｅで示されるように開口２０３Ａの横方向サイズを増大させることができる。増大された横方向幅２０３Ｅは、プロセス２０５Ａのエッチング環境におけるエッチングマスク２０３の材質の除去速度を決定すること及びエッチング時間を制御することによって、効果的に調節され得ることが理解されるべきである。誘電体材質２２１に対するエッチングプロセス２０５Ａの選択性に起因して、ビア開口２２１Ｖの最初の横方向幅は、少なくともその底では実質的に維持され得る。
【００２３】
図２ｄは更なるエッチングステップ２０４Ｂの間における半導体デバイス２００を模式的に示しており、エッチングステップ２０４Ｂは、層２２１の材質がエッチングマスク２０３に対して選択的に除去され得るように、プロセス２０４Ａ（図２ｂ参照）と同じエッチングレシピに基いて行うことができる。幅２０３Ｅの増大に起因して、ビア開口２２１Ｖの幅もまたその上端で増大するであろう一方で、深さもまた２２１Ｅで示されるように増大するが、底部幅は最初の幅１０３Ｗ（図２ｃ参照）に実質的に対応しているであろう。幾つかの例示的な実施形態では、エッチングプロセス２０４Ｂの異方性はプロセス２０４Ａと比較してそれほど明白ではないであろうから、異なる横方向の幅２０３Ｗ及び２０３Ｅ（図２ｃ参照）に起因する角又は段差の顕著な「丸まり(rounding)」が得られ、それにより、図２ｄに示されるように、多かれ少なかれ先細りの構造が得られる。
【００２４】
図２ｅは更なる例示的な実施形態に従う半導体デバイス２００を模式的に示しており、その実施形態においては、必要な変化の程度(degree of graduation)及び先細りの程度に応じて図２ｃ及び２ｄのプロセス２０５Ａ、２０４Ｂを１回以上繰り返すことによって、更に明白な程度の先細りを達成することができる。例えば、図示されるように、デバイス２００は更なるレジスト侵食プロセス２０５Ｂに曝されてよく、それによりマスク開口２０３Ａの更に増大した横方向サイズ２０３Ｆを得ることができる。この目的のために、プロセス２０５Ａ（図２ｃ参照）に対して説明したのと同一の又は同等のプロセスレシピが用いられてよい。
【００２５】
図２ｆはビア２２１Ｖの深さを更に増大させるために更なるエッチングプロセス２０４Ｃに曝されるときの半導体デバイス２００を模式的に示しており、図示される実施形態においては、ビア２２１Ｖはエッチング停止層２１３にまで下方向に拡張されてよい。しかし、全体的なプロセス戦略に応じてビア２２１Ｖの任意の他の深さが選択され得ることが理解されるべきである。例えば、誘電体材質２２１の上部内に溝が形成されることになる場合には、ビア開口２２１Ｖを形成するための最終的なエッチングステップが、対応する溝を得るための対応するエッチングステップと共通に実行されてよい。レジスト侵食／エッチングサイクルの所望のアンバー(amber)を形成し且つビア開口２２１Ｖの所望の深さを達成した後、エッチングマスク２０３を除去することによって更なる処理が継続されて良く、このことは十分に確立されたレシピによって達成することができ、その後、ビア開口２２１Ｖの上方に形成されることになる幅広の溝の横方向サイズを規定するために、更なるエッチングマスクが形成されてよい。この目的のために、場合によっては、対応するフィルム材質が表面形状を平坦化するように堆積させられてよく、そして平坦化された表面形状に基いて十分に確立されたリソグラフィ技術を用いて対応するエッチングマスクが形成されてよい。その後、例えば半導体デバイス１００を参照して説明したように、ビア開口２２１Ｖ及び対応する幅広の溝は共通の堆積シーケンスにおいて充填されてよい。
【００２６】
図２ｇは更なる例示的な実施形態に従う半導体デバイス２００を模式的に示しており、その実施形態においては、スペーサ要素に基いてビア開口の明白な先細りを得ることができる。図示されるように、ビア開口２２１Ｖが、最初の幅２２１Ｊを有し且つ第１の深さ２２１Ｄを有するように誘電体材質２２１内に形成されてよく、第１の深さ２２１Ｄは、例えば、ビア開口２２１Ｖの最終的な深さの概ね４０％〜６０％を示してよい。また、図示される製造段階においては、スペーサ要素２０６Ａがビア開口２２１Ｖの側壁上に形成されてよく、幾つかの例示的な実施形態では、スペーサ要素２０６Ａは、誘電体材質２２１と同等のエッチング挙動を有する材質から構成されてよい。即ち、層２２１の材質を除去するように設計されたエッチングプロセスの間における除去速度は、スペーサ要素２０６Ａの材質に対して、誘電体材質２２１と対比して概ねプラスマイナス１０％の範囲内にあってよい。１つの例示的な実施形態では、スペーサ要素２０６Ａは、誘電体材質２２１と実質的に同一な材質組成に基いて形成されてよい。このようにして、ビア開口２２１Ｖの更なるパターニングの間に、実質的に同一のエッチング挙動を達成することができる。また、図示される実施形態においては、必要であれば、全体的なプロセス要求に応じて、二酸化シリコン材質、シリコン窒化物材質等のようなエッチング停止ライナ２０６Ｂが、数ｎｍ乃至概ね１０ｎｍ以上の厚みで設けられてよい。
【００２７】
図２ｇに示される半導体デバイス２００は、以下のプロセスに基いて形成され得る。誘電体材質２２１を堆積させた後、レジストマスクのような適切なエッチングマスクが形成されてよく、エッチングマスクは、ビア開口２２１Ｖの最初の幅２２１Ｊに対応する横方向寸法を有する開口を備えていてよい。次いで、既に論じられたような十分に確立されたレシピに基いて異方性エッチングプロセスが実行されてよく、その結果、第１の深さ２２１Ｄまで延びるビア開口２２１Ｖが得られる。その後、レジストマスクは除去されてよく、そしてスペーサ層（図示せず）が場合によってはエッチング停止ライナ２０６Ｂとの組み合わせにおいて堆積させられてよく、このことは、十分に確立された堆積技術によって達成され得る。次いで、誘電体材質２２１と対比したスペーサ材質のエッチング挙動の類似性により、例えばビア開口２２１Ｖを形成するためにも用いられたであろうのと同様のエッチングレシピに基いて、スペーサ材質がエッチングされてよい。その結果、スペーサ層の材質が水平デバイス部分から及びビア開口２２１Ｖの中央から除去されてよく、ここでは、エッチング停止ライナ２０６Ｂが設けられている場合にはエッチング停止ライナ２０６Ｂで又はその内部でエッチングフロントの進行を確実に停止させることができる。この場合、特定の程度の「オーバエッチング(over etching)」が適用されてよく、その結果、ビア開口２２１Ｖの上部でのスペーサ要素２０６Ａの明白な丸まり(rounding)が得られる。その後、幾つかの例示的な実施形態では、例えば適切な選択されたウエット化学的エッチングレシピ、プラズマ支援エッチングプロセス等によって、エッチング停止ライナ２０６Ｂの露出された部分が除去されてよい。他の例示的な実施形態においては、エッチング停止ライナ２０６Ｂが維持されると共に対応する溝エッチングマスクがライナ２０６Ｂ上に形成されてよい。
【００２８】
図２ｈは更に進んだ製造段階における半導体デバイス２００を模式的に示している。図示されるように、エッチングマスク２０７が誘電体材質２２１の上方に形成されてよく、エッチングマスク２０７は、誘電体材質２２１の上部内に形成される溝２２１Ｔの位置及び横方向サイズを規定するために開口２０７Ａを備えていてよい。例えば、溝２２１Ｔは、金属線２１２の幅２１２Ｗよりも大幅に大きいであろう幅２２１Ｗを有する幅広金属線を表してよい。幾つかの例示的な実施形態では、幅２２１Ｗは幅２１２Ｗの２倍又はそれよりも大きくてよく、それにより、前述したように増大された電流駆動能力を提供することができる。
【００２９】
エッチングマスク２０７は十分に確立されたプロセス戦略に基いて形成することができ、そのプロセスにおいては、必要であれば、適切なフィルム材質と溝２２１Ｔの横方向の位置及びサイズに従ってレジスト材質をパターニングするためのリソグラフィプロセスを実行することとによって、表面形状が平坦化されてよい。ビア開口２２１Ｖ（図２ｈ参照）は必ずしも溝２２１Ｔの中央を中心としていなくてよく、従って、任意の適切な構造、即ちビア開口２２１Ｖと溝２２１Ｔの間での空間的関係が達成され得る。その後、例えば何らかの平坦化材質が設けられている場合にはその露出させられた部分を除去し、またエッチング停止ライナ２０６Ｂ（図２ｇ）についてもその露出させられた部分をエッチングするために、半導体デバイス２００はエッチングシーケンスに曝されてよい。その後、エッチングマスク２０７に基いて層２２１の材質を除去するように異方性エッチングプロセス２０４Ｄが実行されてよく、ここでは、ビア開口２２１Ｖはまた、誘電体材質２２１の下部内へ「移される(transferred)」。スペーサ要素２０６Ａの存在により、ビア開口２２１Ｖの明白な先細りが達成され、その結果、ビア開口２２１Ｖの底部での減少させられた幅２２１Ｂを金属線２１２の幅２１２Ｗに適合させることができる。一方、ビア開口２２１Ｖは、顕著に増大された幅で溝２２１Ｔ内へと終端することができ、その増大された幅は幅２２１Ｊによって最初に規定されたものであってよく、ここでは、エッチングプロセス２０４Ｄの間に追加的な角の丸まり(corner rounding)が生じるので、ビア開口２２１Ｖの上部で最終的に得られる幅を更に増大し得ることが理解されるべきである。エッチングプロセス２０４Ｄの間、エッチング停止材質２０６Ｂは両側からアタックされ得るので、つまりスペーサ２０６Ａを次第に除去すると共に層２０６Ｂの対向側で露出させられた材質２２１の部分を更に除去することによって材質が露出させられ得るので、エッチングプロセス２０４Ｄの間にエッチング停止ライナ２０６Ｂもまた除去されるであろうことが理解されるべきである。エッチングプロセス２０４Ｄの後、金属線２１２の表面部分を露出させるために、マスク２０７が除去されてよく、またエッチング停止２１３もビア開口２２１Ｖの範囲内で除去されてよい。
【００３０】
その結果、この場合にも、ビア開口２２１Ｖの明白な先細りを達成することができるので、伝導性バリア層を形成するための後続のプロセスシーケンスに対して大幅に強化された表面形状を提供することができ、また電気化学的堆積プロセスに基いて銅又は任意の他の高伝導性材質を充填することができる。
【００３１】
図２ｉは更に進んだ製造段階における半導体デバイス２００を模式的に示している。図示されるように、幅広の金属線２２２Ｌが先細りのビア２２２Ｖの上方に形成され、ビア２２２Ｖは、幅広の金属線２２２Ｌを下層のメタライゼーション層２１０の金属線２１２の１つに接続している。既に示したように、幅広の金属線２２２Ｌの幅２２２Ｗは幅２１２Ｗよりも著しく大きいであろうから、金属線２２２Ｌの高駆動電流能力を提供することができる。同様に、ビア２２２Ｖの幅２２２Ｂは金属線２１２の幅２１２Ｗに実質的に一致しているであろうから、増大された横方向サイズの追加的なコンタクト区域を必要とせずに、確実な電気的接続を可能にする。一方、ビア２２２Ｖの頂部での幅２２２Ｔは底部幅２２２Ｂよりも著しく大きいであろうから、前述したように、強化された表面状態を充填プロセスの間に提供することができる。幾つかの例示的な実施形態では、底部幅２２２Ｂは頂部幅２２２Ｔの概ね６０％以下である。
【００３２】
図２ｉに示される半導体デバイス２００は、伝導性バリア材質２２２Ａを形成するための十分に確立されたプロセス技術に基いて形成することができ、ここでは、対応するビア開口の明白な先細りによってもたらされる強化された表面形状もまた、全体的なプロセス均一性及び信頼性を高めることができる。その後、デバイス１００を参照して既に説明したように、銅材質又は任意の他の高伝導性材質が電気化学的に堆積させられてよく、ここでは、底部幅２２２Ｂと比較して顕著に増大された横方向寸法２２２Ｗにもかかわらず、信頼性のある下から上への充填挙動(bottom to top fill behavior)を達成することができる。その後、例えばＣＭＰによって任意の過剰な材質が除去されてよく、そして金属線２２２Ｌ及び誘電体材質２２１上にキャップ材質を形成することによって更なる処理が継続されてよい。続いて、任意の更なるメタライゼーション層が必要に応じて形成されてよい。
【００３３】
結果として、本開示は、例えば対応するマスク開口の異なる横方向サイズに基いて２つ以上のエッチングステップを形成するようにレジストマスクを断続的に侵食することでエッチングシーケンスを修正することによって、遷移ビアの明白な先細りが達成され得る技術及び半導体デバイスを提供する。他の場合には、エッチングプロセスはビア開口の「最大」横方向サイズで開始してよく、横方向サイズは、適切に寸法を決定されたスペーサ要素に基いて、更に進行したエッチングプロセスの間に減少させられてよい。
【００３４】
本開示の更なる修正及び変更は、この明細書を考慮することによって当業者には明白になろう。従って、明細書は、例示的なものとしてのみ解釈されるべきであり、またここに開示される原理を実施する一般的な手法を当業者に教示することを目的としている。ここに示されまた説明される形態は目下のところ望ましい実施形態として解釈されるべきことが理解されるべきである。
【図１ａ】
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【図１ｂ】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図２ｄ】
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【図２ｅ】
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【図２ｆ】
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【図２ｇ】
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【図２ｈ】
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【図２ｉ】
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【国際調査報告】
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