(57)【要約】  スピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルが提供される。ＳＴＴ−ＭＲＡＭは、矩形のボトム電極（ＢＥ）プレートおよび矩形のボトム電極（ＢＥ）プレート上の記憶素子を含んでいる。矩形のボトム電極（ＢＥ）プレートの幅と記憶素子の幅との間の差は、所定の最小間隔条件以上ある。ボトム電極（ＢＥ）プレートの幅は、活性層の幅または複数の金属層の幅と実質的に等しい。【選択図】図４
2012501546.tif 000002
【特許請求の範囲】
【請求項１】
矩形のボトム電極（ＢＥ）プレートと、
前記矩形のボトム電極（ＢＥ）プレート上の記憶素子と、
を具備し、
前記矩形のボトム電極（ＢＥ）プレートの幅と前記記憶素子の幅との間の差は、実質的に最小間隔条件（minimum spacing requirement）以上である、スピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセル。
【請求項２】
前記矩形のボトム電極（ＢＥ）プレートの前記幅と前記記憶素子の前記幅との間の前記差は、所定の最小間隔条件と実質的に等しい、請求項１のＳＴＴ−ＭＲＡＭビットセル。
【請求項３】
前記記憶素子は、磁気トンネル接合（ＭＴＪ）記憶素子である、請求項１のＳＴＴ−ＭＲＡＭビットセル。
【請求項４】
ポリシリコン層と、
ワード線と、
前記記憶素子につなげられたワード線トランジスタと、
をさらに具備する、請求項１のＳＴＴ−ＭＲＡＭビットセル。
【請求項５】
前記ワード線トランジスタは、前記矩形のボトム電極（ＢＥ）プレートによって前記記憶素子につながれる、請求項４のＳＴＴ−ＭＲＡＭビットセル。
【請求項６】
前記ワード線トランジスタは、前記記憶素子と直列につながれる、請求項４のＳＴＴ−ＭＲＡＭビットセル。
【請求項７】
記憶素子シードと、
コンタクトと、
ビア相互接続と、
をさらに具備する、請求項４のＳＴＴ−ＭＲＡＭビットセル。
【請求項８】
矩形のボトム電極（ＢＥ）プレートと、
矩形のボトム電極（ＢＥ）プレート上の記憶素子と、
活性層と、
複数の金属層と、
を具備し、
前記ボトム電極（ＢＥ）プレートの幅は、前記活性層の幅または前記複数の金属層のうちの１つの幅と実質的に等しい、スピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセル。
【請求項９】
前記矩形のボトム電極（ＢＥ）プレートの幅と前記活性層の幅または前記複数の金属層の幅との間の差は、所定の最小間隔条件以上ある、請求項８のＳＴＴ−ＭＲＡＭビットセル。
【請求項１０】
前記複数の金属層は、Ｍ１−Ｍ６層を含んでいる、請求項８のＳＴＴ−ＭＲＡＭビットセル。
【請求項１１】
前記記憶素子は、磁気トンネル接合（ＭＴＪ）記憶素子である、請求項８のＳＴＴ−ＭＲＡＭビットセル。
【請求項１２】
ポリシリコン層と、
ワード線と、
前記記憶素子につなげられたワード線トランジスタと、
をさらに具備する、請求項８のＳＴＴ−ＭＲＡＭビットセル。
【請求項１３】
前記ワード線トランジスタは、前記矩形のボトム電極（ＢＥ）プレートによって前記記憶素子につながれる、請求項１２のＳＴＴ−ＭＲＡＭビットセル。
【請求項１４】
前記ワード線トランジスタは、前記記憶素子と直列につながれる、請求項１２のＳＴＴ−ＭＲＡＭビットセル。
【請求項１５】
記憶素子シードと、
コンタクトと、
ビア相互接続と、
をさらに具備する、請求項１２のＳＴＴ−ＭＲＡＭビットセル。
【請求項１６】
複数のＳＴＴ−ＭＲＡＭビットセルを具備し、
前記複数のＳＴＴ−ＭＲＡＭビットセルの各々は、
記憶素子と、
矩形のボトム電極（ＢＥ）プレートと、
活性層と、
複数の金属層と、
を含み、
前記ボトム電極（ＢＥ）プレートの幅は、前記活性層の幅または前記複数の金属層のうちの１つの幅と実質的に等しい、スピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルアレイ。
【請求項１７】
前記ボトム電極（ＢＥ）プレートの幅は、前記記憶素子の幅と実質的に等しい、請求項１６のＳＴＴ−ＭＲＡＭビットセルアレイ。
【請求項１８】
前記複数の金属層は、Ｍ１−Ｍ６層を含んでいる、請求項１６のＳＴＴ−ＭＲＡＭビットセルアレイ。
【請求項１９】
前記記憶素子は、磁気トンネル接合（ＭＴＪ）である、請求項１６のＳＴＴ−ＭＲＡＭビットセルアレイ。
【請求項２０】
ソース線をさらに具備し、
前記複数のＳＴＴ−ＭＲＡＭビットセルは、前記ソース線の対向面上に対称的に配置される、請求項１６のＳＴＴ−ＭＲＡＭビットセルアレイ。
【請求項２１】
矩形のボトム電極（ＢＥ）プレートを形成することと、
前記矩形のボトム電極（ＢＥ）プレート上に記憶素子を形成することと、
活性層および複数の金属層を形成することと、
を具備し、
前記ボトム電極（ＢＥ）プレートの幅は、前記活性層の幅または前記複数の金属層のうちの１つの幅と実質的に等しい、スピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルを形成する方法。
【請求項２２】
前記ボトム電極（ＢＥ）プレートの幅は、前記記憶素子の幅と実質的に等しい、請求項２１の方法。
【発明の詳細な説明】
【開示の分野】
【０００１】
発明の典型的な実施形態は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）ビットセルの構造デザインを対象とする。特に、発明の実施形態は、矩形（rectangular）のボトム電極（ＢＥ）プレートを有するスピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルの構造デザインと関係がある。ここで、ボトム電極（ＢＥ）プレート、活性層およびＭ１からＭ６金属層は、実質的に同じ幅を有する。
【背景】
【０００２】
磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、磁気素子を使用する不揮発性メモリ技術である。例えば、スピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）は、電子が薄膜（スピンフィルタ）を通り抜けるときにスピン分極されるようになる電子を使用する。ＳＴＴ−ＭＲＡＭは、また、スピントランスファトルクＲＡＭ（ＳＴＴ−ＲＡＭ）、スピントルクトランスファ磁化スイッチングＲＡＭ（Ｓｐｉｎ−ＲＡＭ））およびスピンモーメントトランスファ（ＳＭＴ−ＲＡＭ）として知られている。
【０００３】
図１を参照して、従来のＳＴＴ−ＭＲＡＭセル１００のダイヤグラムが例証される。ＳＴＴ−ＭＲＡＭビットセル１００は、磁気トンネル接合（ＭＴＪ）記憶素子１０５、トランジスタ１１０、ビット線１２０およびワード線１３０を含んでいる。ＭＴＪ記憶素子は、例えば、図１の中で例証されるような絶縁（トンネル障壁）層によって分離された固定層および自由層から形成される。それらの各々は、例において磁界を保持する。ＳＴＴ−ＭＲＡＭビットセル１００は、ソース線１４０、センス増幅器１５０、読み出し／書き込み回路１６０およびビット線参照１７０をさらに含んでいる。ソース線１４０は、パッド（示されない）によってトランジスタ１１０の下方部１１４に接続される。
【０００４】
当業者は、磁気トンネル接合（ＭＴＪ）記憶素子１０５が、トランジスタ１１０の上方部１１２にシード（示されない）によって接続されること、ボトム電極（ＢＥ）プレート１８０として知られている付加的な金属層上で成長すること、を認識するだろう。表面の平坦または粗さのような、ＢＥプレート１８０の機械的な表面の特性は、ＭＴＪ記憶素子１０５の性能に影響する。ＢＥプレート１８０は、一般に、チタン合金のようなまたはＭＴＪ記憶素子１０５をその上に形成するのにふさわしい機械的特性がある金属のような、硬く磨かれた金属から形成される。
【０００５】
図１および２に関して、従来のＳＴＴ−ＭＲＡＭセル１００は、六角形（または八角形）のボトム電極（ＢＥ）プレート１８０上に形成された磁気トンネル接合（ＭＴＪ）記憶素子１０５を有する。ＳＴＴ−ＭＲＡＭセル１００は、さらにトランジスタ１１０の上方部１１２にＢＥプレート１８０を接続するシード１９０を有する。
【０００６】
図２に示されるように、従来の、非対称なＳＴＴ−ＭＲＡＭセルアレイデザインでは、ボトム電極（ＢＥ）プレート１８０のコーナーは、従来のＳＴＴ−ＭＲＡＭセルアレイ中の隣接したＢＥプレート間の間隔条件の縮小を維持するために、六角形（または八角形）の形状を形成するために、除去またはエッチングされる。六角形のボトム電極（ＢＥ）プレート１８０は、幅Ｘ０および高さＹ０を有する。従来のＳＴＴ−ＭＲＡＭセルでは、図２で見ることができるように、ＢＥプレート幅Ｘ０、活性層幅および金属幅は、実質的に異なる。
【０００７】
当業者は、動作を理解するだろう。また、メモリセル１００の構造は、技術で知られている。追加の詳細は、例えば、その全体が参照によってここに組込まれる、M. Hosomi, et al.におけるA Novel Nonvolatile Memory with Spin Transfer Torque Magnetoresistive Magnetization Switching: Spin-RAM, proceedings of IEDM conference (2005)で提供される。
【概要】
【０００８】
発明の典型的な実施形態は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）ビットセルの構造デザインを対象とする。特に、発明の実施形態は、矩形のボトム電極プレートを有するスピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルの構造デザインと関係がある。ここで、ボトム電極プレート、活性層およびＭ１からＭ６金属層は、実質的に同じ幅を有する。
【０００９】
本発明の実施形態は、特にソース線（ＳＬ）がＳＴＴ−ＭＲＡＭビットセルアレイ構造の中のビット線と平行な場合、従来の六角形のＢＥプレートが不利益を有することを認識する。六角形のボトム電極（ＢＥ）プレート１８０の幅Ｘ０および高さＹ０とＳＴＴ−ＭＲＡＭセル間の最小間隔条件は、ＳＴＴ−ＭＲＡＭセルアレイの面積効率に直接影響する。六角形のＢＥプレートの角形状は、ＸとＹ方向におけるＳＴＴ−ＭＲＡＭセルのサイズの制限に起因し、それによって、ＳＴＴ−ＭＲＡＭセルの可能なデザインを制限する。最小間隔条件が、様々な製造のためのデザイン基準によって定められ、材料、規模、オペレーティングパラメータなどによって異なってもよいことが認識されるだろう。
【００１０】
本発明の実施形態は、ＳＴＴ−ＭＲＡＭセル内の矩形（または正方形）のボトム電極（ＢＥ）プレートを対象とする。実施形態による矩形のＢＥプレートは、ＳＴＴ−ＭＲＡＭビットセルおよびＳＴＴ−ＭＲＡＭビットセルアレイの面積効率を改善することが可能である。すなわち、矩形のＢＥプレートデザインの典型的な実施形態は、矩形のボトム電極（ＢＥ）プレートの提供により、同じ間隔ルールが維持される場合でさえ、従来のＳＴＴ−ＭＲＡＭセルデザインと比較して、ＳＴＴ−ＭＲＡＭセルの面積を縮小することができる。矩形のＢＥプレートデザインの典型的な実施形態は、実質的に等しい幅を持つように、ＢＥプレート、活性層および／または金属層を形成することにより、ＳＴＴ−ＭＲＡＭセルおよびＳＴＴ−ＭＲＡＭビットセルアレイの面積をさらに縮小することができる。
【００１１】
本発明の実施形態は、さらに、そのようなＭＴＪ記憶素子の形成に関連した複雑さのために、ＭＴＪ記憶素子が矩形形状を一般に持っていることを認識する。本発明の実施形態は、ＭＴＪ記憶素子の矩形形状に、より緊密に対応する矩形（または正方形）のボトム電極（ＢＥ）プレートを提供することができ、それによって、ＳＴＴ−ＭＲＡＭビットセル面積およびＳＴＴ−ＭＲＡＭビットセルアレイの効率を改善する。
【００１２】
矩形のＢＥプレートデザインの典型的な実施形態は、ＳＴＴ−ＭＲＡＭビットセルデザインを単純化し、平均ビットセルサイズを縮小し、ＭＴＪ電流密度および分布を改善することができる。典型的な実施形態は、さらにＢＥプレートの機械的特性の制御を改善することができ、それによって、ＢＥプレート上に形成または成長されたＭＴＪ記憶素子の性能を改善する。例えば、矩形のＢＥプレートの実施形態は、縮小された表面またはエッジ粗さ、縮小された抵抗、増加された対称性のような利点を提供できる。それは、ＳＴＴ−ＭＲＡＭビットセル中のＭＴＪ記憶素子の性能を改善することができる。
【００１３】
本発明の実施形態は、ＳＴＴ−ＭＲＡＭビットセルを対称的に配置することおよびＳＴＴ−ＭＲＡＭビットセル間のミスマッチを制御することにより、従来のＳＴＴ−ＭＲＡＭビットセルアレイの複雑なジオメトリーを回避することができる。各ＳＴＴ−ＭＲＡＭビットセルは、ＳＴＴ−ＭＲＡＭビットセルアレイのミスマッチが全体として改善されるように、アレイにおける他のＳＴＴ−ＭＲＡＭビットセルと実質的に同様に実行または動作することができる。
【００１４】
例えば、典型的な実施形態は、矩形のボトム電極（ＢＥ）プレートおよび矩形のボトム電極（ＢＥ）プレート上の記憶素子を含む、スピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルを対象とする。矩形のボトム電極（ＢＥ）プレートの幅と記憶素子の幅との間の差は、実質的に所定の最小間隔条件以上ある。
【００１５】
別の典型的な実施形態では、スピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルは、矩形のボトム電極（ＢＥ）プレート、矩形のボトム電極（ＢＥ）プレート上の記憶素子、活性層および複数の金属層を含んでいる。ボトム電極（ＢＥ）プレートの幅は、活性層の幅または複数の金属層のうちの１つの幅と実質的に等しい。
【００１６】
別の典型的な実施形態では、スピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルアレイは、複数のＳＴＴ−ＭＲＡＭビットセルを含んでいる。複数のＳＴＴ−ＭＲＡＭビットセルの各々は、記憶素子、矩形のボトム電極（ＢＥ）プレート、活性層および複数の金属層を含んでいる。ボトム電極（ＢＥ）プレートの幅は、活性層の幅または複数の金属層のうちの１つの幅と実質的に等しい。
【００１７】
別の典型的な実施形態は、スピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルを形成する方法を対象とする。方法は、矩形のボトム電極（ＢＥ）プレートを形成することと、矩形のボトム電極（ＢＥ）プレート上に記憶素子を形成することと、活性層および複数の金属層を形成することと、を含んでいる。ボトム電極（ＢＥ）プレートの幅は、活性層の幅または複数の金属層のうちの１つの幅と実質的に等しい。
【図面の簡単な説明】
【００１８】
添付の図面は、実施形態の説明を補助するために示され、それに制限されず、単に実施形態の実例のために提供される。
【図１】図１は、従来のスピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）セルを例証する。
【図２】図２は、部分的な従来のＳＴＴ−ＭＲＡＭビットセルのトップダウン平面図である。
【図３】図３は、典型的な実施形態による矩形のボトム電極（ＢＥ）プレートを有する部分的なＳＴＴ−ＭＲＡＭビットセルの概要のトップダウン平面図である。
【図４】図４は、別の典型的な実施形態による矩形のボトム電極（ＢＥ）プレートを有する部分的なＳＴＴ−ＭＲＡＭビットセルの概要のトップダウン平面図である。
【図５】図５は、典型的な実施形態によるＳＴＴ−ＭＲＡＭビットセルアレイの概要のトップダウン図である。
【図６】図６は、典型的な実施形態による部分的なＳＴＴ−ＭＲＡＭセルアレイの概要のトップダウン図である。
【図７】図７は、典型的な実施形態によるＳＴＴ−ＭＲＡＭセルアレイのトップダウンスクリーン図である。
【図８】図８は、典型的な実施形態による部分的なＳＴＴ−ＭＲＡＭセルアレイのトップダウンスクリーン図を示す。
【図９】図９は、典型的な実施形態によるＳＴＴ−ＭＲＡＭビットセルを形成する方法を示す。
【詳細な説明】
【００１９】
発明の態様は、発明の特定の実施形態が対象とされた次の説明および関連する図面で示される。代わりの実施形態は、発明の範囲から逸脱することなく考案されてもよい。さらに、発明のよく知られた要素は、詳細に説明されないだろう、または発明の適切な詳細を不明瞭にしないように省略されるだろう。
【００２０】
「典型的な（exemplary）」というワードは、「例（example）、事例（instance）または実例（illustration）として役立つ」ことを意味するためにここに使用される。「典型的な」とここに記載されたどんな実施形態も、他の実施形態より好ましくまたは有利であるように、必ずしも解釈することができない。同様に、「発明の実施形態」という用語は、発明の全ての実施形態が、議論された特徴、利点または動作モードを含むことを必要としない。さらに、「の上に（on）」（例えば、「上に」マウントするような）および「実質的に」のような、ある用語は、広い方法でここに使用される。例えば、用語「の上に」は、例えば、素子または層が、別の素子または層上に直接あるだけでなく、代わりに、素子間／層間に介在層を含むことも意図される。
【００２１】
図３−９に関して、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）ビットセルの構造デザインの典型的な実施形態、特に、スピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルの構造デザインが、今記述されるだろう。
【００２２】
図３は、ボトム電極（ＢＥ）プレート２１０、シード２２０および磁気トンネル接合（ＭＴＪ）記憶素子２３０を有する、部分的なＳＴＴ−ＭＲＡＭビットセル２００の典型的な実施形態を例証する。図１および２の中で示される従来のＳＴＴ−ＭＲＡＭセルの中で示されるような六角形のＢＥプレートの代わりに、典型的な実施形態によるボトム電極（ＢＥ）プレート２１０は矩形形状を有する。ＳＴＴ−ＭＲＡＭビットセル２００の幅Ｘ１および／または高さＹ１が縮小されように、矩形のＢＥプレート２１０は、幅Ｘ１および高さＹ１を有する。ＭＴＪ記憶素子２３０のエッジとＢＥプレート２１０のエッジとの間の最小間隔条件は、Ｓ１とＳ２によって示される。
【００２３】
図３に示されるように、実施形態は、ＭＴＪ記憶素子２３０の矩形形状により緊密に対応する矩形（例えば、正方形）のボトム電極（ＢＥ）プレート２１０を提供することができ、それによって、ＳＴＴ−ＭＲＡＭビットセル２００の面積効率を改善する。この方法で、図３に示される矩形のＢＥプレートの幅Ｘ１は、図２に示される従来の六角形のＢＥプレートの幅Ｘ０未満になり得る。これにより、ＳＴＴ−ＭＲＡＭセル面積を縮小する。別の実施形態では、図３に示される矩形のＢＥプレートの高さＹ１は、さらに、図２に示される従来の六角形のＢＥプレートの高さＹ０未満になり得る。これにより、ＳＴＴ−ＭＲＡＭセル面積のさらに縮小し、最適化される。
【００２４】
例えば、典型的な実施形態は、矩形のボトム電極（ＢＥ）プレートおよび矩形のボトム電極（ＢＥ）プレート上の記憶素子を含む、スピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルを対象とする。矩形のボトム電極（ＢＥ）プレートの幅と記憶素子の幅との間の差は、実質的にＳＴＴ−ＭＲＡＭセル用の最小間隔条件以上ある。
【００２５】
図４は、ボトム電極（ＢＥ）プレート２１０、シード２２０および磁気トンネル接合（ＭＴＪ）記憶素子２３０を有する、部分的なＳＴＴ−ＭＲＡＭビットセル２００の別の典型的な実施形態を例証する。図４に示されるように、ＭＴＪ記憶素子２３０のエッジとＢＥプレート２１０のエッジとの間の最小間隔条件Ｓ１およびＳ２を維持している間、ＢＥプレート２１０の幅Ｘ１は、ＭＴＪ記憶素子２３０の幅Ｘ３と実質的に等しくなり得る。この実施形態は、さらにＳＴＴ−ＭＲＡＭビットセル２００の面積を縮小することができる。
【００２６】
一般に、ＭＴＪ記憶素子２３０の高さに対するＭＴＪ記憶素子２３０の幅のターゲット比率は、例えば、ほぼ２〜３の比率になりえる。技術における当業者の一人は、ＭＴＪ記憶素子２３０の幅および高さの間の他の比率が発明の他の実施形態によって熟考されることを認識するだろう。典型的な実施形態では、ＭＴＪ記憶素子２３０のエッジとＢＥプレート２１０のエッジとの間の最小間隔条件Ｓ１およびＳ２を維持している間、矩形のＢＥプレート２１０の幅Ｘ１は、ＭＴＪ記憶素子２３０の幅Ｘ３と実質的に等しくなるように、選択することができる。別の典型的な実施形態では、ＭＴＪ記憶素子２３０の幅Ｘ３は、矩形のＢＥプレート２１０の幅Ｘ１と実質的に等しくなるように、選択することができる。すなわち、ＭＴＪ記憶素子２３０の高さに対するＭＴＪ記憶素子２３０の幅の比率は、矩形のＢＥプレート２１０の幅Ｘ１と比較して、ＭＴＪ記憶素子２３０の幅Ｘ３と一致するように変えることができる。
【００２７】
例えば、典型的な実施形態は、矩形のボトム電極（ＢＥ）プレート、矩形のボトム電極（ＢＥ）プレート上の記憶素子、活性層および複数の金属層を含んでいるスピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルを対象とする。ボトム電極（ＢＥ）プレートの幅は、活性層の幅または複数の金属層のうちの１つの幅と実質的に等しい。
【００２８】
図５は、ＳＴＴ−ＭＲＡＭビットセルアレイ５００の典型的な実施形態を例証する。ＳＴＴ−ＭＲＡＭビットセルアレイ５００は、複数のＳＴＴ−ＭＲＡＭビットセル２００を含むことができる。各ＳＴＴ−ＭＲＡＭビットセル２００は、ボトム電極（ＢＥ）プレート２１０、シード２２０および磁気トンネル接合（ＭＴＪ）記憶素子２３０を有している。明瞭にする目的だけのために、ＢＥプレート２１０は、クロスハッチングで示される。シード２２０は、トランジスタの上方部に矩形のＢＥプレート２１０を接続する。パッド２５０は、ソース線２４０にＳＴＴ−ＭＲＡＭビットセル２００を接続する。それは、共通ソース線２４５に接続することができる。ＳＴＴ−ＭＲＡＭビットセルアレイ５００は、さらに共通ソース線２４５に垂直に走るポリシリコン線２６０、および共通ソース線２４５と平行に走るビット線２７０を含むことができる。
【００２９】
例えば、典型的な実施形態は、複数のＳＴＴ−ＭＲＡＭビットセルを含んでいるスピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルアレイを対象とする。複数のＳＴＴ−ＭＲＡＭビットセルの各々は、記憶素子、矩形のボトム電極（ＢＥ）プレート、活性層および複数の金属層を含んでいる。ボトム電極（ＢＥ）プレートの幅は、活性層の幅または複数の金属層のうちの１つの幅と実質的に等しい。
【００３０】
ＳＴＴ−ＭＲＡＭビットセルアレイ５００の改善された面積効率をさらに例証するために、図６は、複数のＳＴＴ−ＭＲＡＭビットセル２００を含む部分的なＳＴＴ−ＭＲＡＭビットセルアレイ５００を示す。その中で、各ＳＴＴ−ＭＲＡＭビットセル２００は、ボトム電極（ＢＥ）プレート２１０、シード２２０および磁気トンネル接合（ＭＴＪ）記憶素子２３０を有している。
【００３１】
図５および６に示されるように、ＳＴＴ−ＭＲＡＭビットセル２００の幅および／または高さを縮小し、それによって、ＳＴＴ−ＭＲＡＭビットセル２００の面積を縮小するように、矩形のＢＥプレートは、幅Ｘ１および高さＹ１を有する。ＳＴＴ−ＭＲＡＭビットセル２００の面積の縮小によって、ＳＴＴ−ＭＲＡＭビットセル５００の間隔Ｘ２およびＹ２は、縮小することができ、それによって、従来の六角形のＳＴＴ−ＭＲＡＭビットセル１００を使用したＳＴＴ−ＭＲＡＭビットセルアレイと比較して、ＳＴＴ−ＭＲＡＭビットセル５００の面積効率を改善する。
【００３２】
図５の典型的なＳＴＴ−ＭＲＡＭビットセルアレイ５００に示されるように、最小間隔条件がさらにソース線２４５とＢＥプレート２１０との間で維持されるので、共通ソース線２４５がビット線２７０と平行な場合に、ＳＴＴ−ＭＲＡＭビットセル２００の縮小された面積は、ＳＴＴ−ＭＲＡＭビットセルアレイ５００の面積効率を改善することに特に有益である。
【００３３】
実施形態では、ＳＴＴ−ＭＲＡＭセル面積は、同じまたは実質的に同じ矩形のＢＥプレート用の幅Ｘ１、活性層および金属線（例えば、Ｍ１からＭ６金属線）を使用することにより、さらに縮小することができる。すなわち、図４および６で模範的に例証されるように、ＢＥプレート幅、活性層幅およびＭ１からＭ６金属幅は、互いと等しいまたは実質的に等しくなりえる。この実施形態によれば、電流密度および分布は、より一定となり、より少ない抵抗降下（ＩＲ降下）になる可能性がある。
【００３４】
別の実施形態中で、図５に模範的に示されるように、ＳＴＴ−ＭＲＡＭセルは、ソース線２４０の対向面上に複数のＳＴＴ−ＭＲＡＭビットセル２１０を対称的に配置することによりさらに単純化される。
【００３５】
図７は、典型的な実施形態によるＳＴＴ−ＭＲＡＭセルアレイのトップダウンスクリーン図を示す。図８は、典型的な実施形態による部分的なＳＴＴ−ＭＲＡＭセルアレイのトップダウンスクリーン図を示す。特定の寸法は、実例の便宜上列挙されるが、発明の実施形態が列挙された例に限定されていないことが認識されるだろう。
【００３６】
図３に示されるＳＴＴ−ＭＲＡＭビットセル２００の実施形態は、図５−８で描かれる。しかしながら、例えば図４に示されるように、当業者の一人は、ＳＴＴ−ＭＲＡＭビットセル２００のその他の実施形態がＳＴＴ−ＭＲＡＭビットセルアレイ５００を形成することができることを、認識するだろう。
【００３７】
図９に示されるように、典型的な実施形態は、ＳＴＴ−ＭＲＡＭビットセルを形成する方法を対象とする。方法は、矩形のボトム電極（ＢＥ）プレートを形成すること（例えば、ステップ９１０）、矩形のボトム電極（ＢＥ）プレート上に記憶素子を形成すること（例えば、ステップ９２０）、活性層および複数の金属層を形成すること（例えば、ステップ９３０）、を含んでいる。ボトム電極（ＢＥ）プレートの幅は、活性層の幅または複数の金属層のうちの１つの幅と実質的に等しい。当業者の一人は、従来手法によって、矩形のＢＥプレートの形成、ポリッシング、エッチング、ＭＴＪ記憶素子の形成、活性層と金属層の形成のような、方法のステップを行なうことができることを認識するだろう。
【００３８】
図３−９の中で例証された典型的な実施形態によって、ＳＴＴ−ＭＲＡＭビットセル２００の幅Ｘ１および高さＹ１は、縮小することができ、それによって、ＳＴＴ−ＭＲＡＭセル２００の面積効率を改善する。さらに、ＳＴＴ−ＭＲＡＭビットセルアレイ５００の間隔Ｘ２およびＹ２は、縮小することができ、それによって、ＳＴＴ−ＭＲＡＭビットセルアレイ５００の面積効率を改善する。例えば、従来のデザインと比較して、ＳＴＴ−ＭＲＡＭセルおよびＳＴＴ−ＭＲＡＭセルアレイは、典型的な実施形態によれば、約１０−１５％によって面積効率を改善する場合がある。
【００３９】
典型的な態様によれば、矩形のＢＥプレートデザインは、平均ビットセルサイズおよびＭＴＪ電流密度および分布を縮小することができる。典型的な実施形態は、さらに、その上に形成または成長されたＭＴＪ記憶素子の性能の改善に有益である機械的特性を備えたさらに抑制されたボトム電極（ＢＥ）プレートを提供することができる。例えば、典型的なＢＥプレートは、縮小された表面粗さ、縮小された抵抗、増加した対称性のような利点を提供できる。それは、ＳＴＴ−ＭＲＡＭビットセル中のＭＴＪ記憶素子の性能を改善することができる。
【００４０】
先の開示は、発明の実例となる実施形態を示しているが、添付された請求項によって定義されるような発明の範囲から逸脱せずに、様々な変更および改良をここで行なうことができることが注目されるべきである。ここに記述された発明の実施形態に従う方法請求項の機能、ステップおよび／またはアクションは、いくつかの特定の順で行う必要はない。さらに、発明の要素は、単数で記述または要求されるかもしれないが、もし単数への限定が明示的に述べられていなければ、複数は意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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