(57)【要約】【課題】Ｈｉｇｈ−ｋ金属ゲート・トランジスタに対するスレショルド電圧制御および駆動電流改良のための方法および構造体を提供する。【解決手段】デバイスを形成する方法は、基板を用意するステップと、基板上に界面層を形成するステップと、界面層上にＨｉｇｈ−ｋ誘電体層を堆積するステップと、Ｈｉｇｈ−ｋ誘電体層上に酸素除去層を堆積するステップと、アニールを実施するステップとを含む。Ｈｉｇｈ−ｋ金属ゲート・トランジスタは、基板と、基板上の界面層と、界面層上のＨｉｇｈ−ｋ誘電体層と、Ｈｉｇｈ−ｋ誘電体層上の酸素除去層とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
デバイスを形成する方法であって、
基板（１００）を用意するステップと、
前記基板（１００）上に界面層（２００）を形成するステップと、
前記界面層（２００）上にＨｉｇｈ−ｋ誘電体層（３００）を堆積するステップと、
前記Ｈｉｇｈ−ｋ誘電体層（３００）上に酸素除去層（４００）を堆積するステップと、
アニールを実施するステップと、
を含む、前記方法。
【請求項２】
前記界面層（２００）はプラズマ窒化によって形成される、請求項１に記載の方法。
【請求項３】
前記界面層（２００）は熱窒化によって形成される、請求項１に記載の方法。
【請求項４】
前記界面層（２００）は、酸化物、窒化物、酸窒化物、および窒化酸化物から成る群から選択される、請求項１に記載の方法。
【請求項５】
前記界面層（２００）は３Å〜２０Å（０．３〜２．０ナノメートル）の厚さを有する、請求項１に記載の方法。
【請求項６】
前記界面層（２００）中の窒素の用量は２Ｅ１４〜３Ｅ１５ａｔ／ｃｍ２である、請求項１に記載の方法。
【請求項７】
前記Ｈｉｇｈ−ｋ誘電体層（３００）は、ＣＶＤまたはＡＬＤによって、ゲート誘電体として堆積される、請求項１に記載の方法。
【請求項８】
前記Ｈｉｇｈ−ｋ誘電体層（３００）は、酸化ハフニウム（ＨｆＯ２）、酸窒化ハフニウム・シリコン（ＨｆＳｉＯＮ）、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、および酸化チタン（ＴｉＯ２）から成る群から選択される、請求項７に記載の方法。
【請求項９】
前記Ｈｉｇｈ−ｋ誘電体層（３００）は１０Å〜６０Å（１．０〜６．０ナノメートル）の厚さを有する、請求項８に記載の方法。
【請求項１０】
前記酸素除去層（４００）は、ランタニド金属、希土類金属、チタン・リッチ（Ｔｉリッチ）な窒化チタン（ＴｉＮ）、２族元素、および３族元素から成る群から選択される、請求項１に記載の方法。
【請求項１１】
前記アニールするステップは、９００℃またはそれより高い温度で実施される、請求項１に記載の方法。
【請求項１２】
ゲート形成が、前記アニールするステップより前に行われる、請求項１に記載の方法。
【請求項１３】
前記アニールするステップは、ゲート形成の前に第一アニールを実施するステップとゲート形成の後に第二アニールを実施するステップとを含む、請求項１２に記載の方法。
【請求項１４】
デバイスを形成する方法であって、
基板（１００）を用意するステップと、
前記基板（１００）上に基底酸化物層（１１０）を形成するステップと、
前記基底酸化物層（１１０）上に界面層（２００）を形成するステップと、
前記界面層（２００）上にＨｉｇｈ−ｋ誘電体層（３００）を堆積するステップと、
前記Ｈｉｇｈ−ｋ誘電体層（３００）上に酸素除去層（４００）を堆積するステップと、
アニールを実施するステップと、
を含む、前記方法。
【請求項１５】
前記界面層（２００）はプラズマ窒化によって堆積される、請求項１４に記載の方法。
【請求項１６】
前記界面層（２００）は熱窒化によって堆積される、請求項１４に記載の方法。
【請求項１７】
前記界面層（２００）は、酸化物、窒化物、酸窒化物、および窒化酸化物から成る群から選択される、請求項１４に記載の方法。
【請求項１８】
前記基底酸化物層（１１０）は３Å〜２０Å（０．３〜２．０ナノメートル）の厚さを有する、請求項１４に記載の方法。
【請求項１９】
基板（１００）と、
前記基板（１００）上の界面層（２００）と、
前記界面層（２００）上のＨｉｇｈ−ｋ誘電体層（３００）と、
前記Ｈｉｇｈ−ｋ誘電体層（３００）上の酸素除去層（４００）と、
を含む構造体。
【請求項２０】
前記界面層（２００）はプラズマ窒化または熱窒化によって形成される、請求項１９に記載の構造体。
【請求項２１】
前記界面層（２００）は、酸化物、窒化物、酸窒化物、および窒化酸化物から成る群から選択される、請求項２０に記載の構造体。
【請求項２２】
前記界面層（２００）中の窒素の用量は２Ｅ１４〜３Ｅ１５ａｔ／ｃｍ２である、請求項１９に記載の構造体。
【請求項２３】
前記Ｈｉｇｈ−ｋ誘電体層（３００）は、酸化ハフニウム（ＨｆＯ２）、酸窒化ハフニウム・シリコン（ＨｆＳｉＯＮ）、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、および酸化チタン（ＴｉＯ２）から成る群から選択される、請求項１９に記載の構造体。
【請求項２４】
前記酸素除去層（４００）は、ランタニド金属、希土類金属、チタン・リッチ（Ｔｉリッチ）な窒化チタン（ＴｉＮ）、２族元素、および３族元素から成る群から選択される、請求項１９に記載の構造体。
【請求項２５】
前記界面層（２００）は３Å〜２０Å（０．３〜２．０ナノメートル）の厚さを有し、前記Ｈｉｇｈ−ｋ誘電体層（３００）は１０Å〜６０Å（１．０〜６．０ナノメートル）の厚さを有し、前記酸素除去層（４００）は１Å〜２０Å（０．１〜２．０ナノメートル）の厚さを有する、請求項１９に記載の構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に集積回路に関し、さらに具体的には、スレショルド電圧を調節し駆動電流を改良するための、界面窒化を有する高誘電率（Ｈｉｇｈ−ｋ）誘電体ゲート構造を作製する方法に関する。
【背景技術】
【０００２】
集積回路の多くは、電界効果トランジスタ（ＦＥＴ）などトランジスタとして知られる能動デバイスを用いる。金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、チャネル領域で隔てられた不純物領域のペア（すなわち、ソースおよびドレイン接合域）を包含するシリコン・ベースの基板を含む。ゲート電極は、このチャネル領域の上側に誘電的に隔てられて配置される。これら接合域には、チャネル領域に所在するドーパントとは反対型のドーパントを含めることができる。ｎ型にドープされた接合域を含むＭＯＳＦＥＴは、ＮＦＥＴといわれる。ｐ型にドープされた接合域を含むＭＯＳＦＥＴは、ＰＦＥＴといわれる。ゲート電極は、隣接するソースおよびドレイン接合域中にドーパントを注入する際に、チャネル領域に対するマスクの役割をすることができる。基板中にシャロウ・トレンチ分離（ＳＴＩ）を形成して、集積回路中の相異なるＭＯＳＦＥＴの接合域を分離することができる。さらに、中間誘電体を集積回路のＭＯＳＦＥＴ群にわたって配置し、上部の相互接続ラインから、ゲート域および接合域を絶縁することができる。中間誘電体を貫通して下のゲート域または接合域に抵抗性接点を形成し、これらを相互接続ラインに連結することができる。
【０００３】
チャネルとＭＯＳＦＥＴのゲート電極との間に配置されるゲート誘電体は、かつては主として熱成長二酸化ケイ素（酸化物）で作製された。より高い動作周波数を有する集積回路への必要性に起因して、この酸化物ゲート誘電体の厚さは徐々に低減され、ゲート・キャパシタンスが増大し、しかしてＭＯＳＦＥＴの駆動電流が増大してきた。また一方、該酸化物ゲート誘電体の厚さが減少したので、ゲート誘電体を通り抜ける漏洩電流が増大し、デバイスの信頼性の低下を招くことになった。かかる状況の下、現今では、酸化物ゲート誘電体は、酸化物より大きな誘電率（ｋ）（すなわち、ｋ＞３．８）を有する誘電体に置き換えられつつある。かかる「Ｈｉｇｈ−ｋ誘電体」は、漏洩電流の有害作用なしに、増大されたゲート・キャパシタンスを提供する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
通常、Ｈｉｇｈ−ｋ金属ゲート・トランジスタにおけるスレショルド電圧は、金属ゲート仕事関数によって調整される。ＣＭＯＳアプリケーションにおけるＮＦＥＴおよびＰＦＥＴ両方に対するスレショルド電圧要件の理由から、処理の複雑性およびコストを大幅に上昇させるデュアル金属集積が必要となる。さらに、ＰＦＥＴ金属ゲートは、従来式のゲート・ファースト集積では温度的に安定でないことが分かってきた。スレショルド電圧を調整する別の仕方に、Ｈｉｇｈ−ｋ誘電体の上部にキャッピング層を加えるやり方がある。しかしながら、このキャッピング層は、チャネル移動度を大きく減少させ、しかして、余分な処理の複雑性およびコストに加え、デバイスの駆動電流を劣化させる可能性がある。
【課題を解決するための手段】
【０００５】
本発明の第一態様において、デバイスを形成する方法は、基板を用意するステップを含む。本方法は、基板上に界面層を形成するステップを含む。該方法は、界面層上にＨｉｇｈ−ｋ誘電体層を堆積するステップを含む。本方法は、Ｈｉｇｈ−ｋ誘電体層上に酸素除去層を堆積するステップをさらに含む。また、本方法は、アニールを実施するステップも含む。
【０００６】
本発明のさらなる態様において、構造体は基板を含む。本構造体は基板上の界面層を含む。本構造体は、該界面層上のＨｉｇｈ−ｋ誘電体層をさらに含む。また、本構造体はＨｉｇｈ−ｋ誘電体層上の酸素除去層も含む。
【０００７】
以下に、本発明の典型的実施形態の非限定的な例を示す添付の図面を参照しながら、本発明の詳細内容を説明する。
【図面の簡単な説明】
【０００８】
【図１】本発明のある実施形態による、処理ステップおよび最終的な構造体を示す。
【図２】本発明の別の実施形態による、処理ステップおよび最終的な構造体を示す。
【発明を実施するための形態】
【０００９】
図１を参照すると、バルク基板１００が得られている。バルク基板１００には、以下に限らないが、ｎ型ドーパントまたはｐ型ドーパントで軽くドープされた、単結晶シリコン、シリコン・ゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、またはアンチモン化インジウム（ＩｎＳｂ）から選択された材料を含めることができる。上記に換えて、半導体層を絶縁層の上に形成し、シリコン・オン・インシュレータ（ＳＯＩ）、あるいは同様なＳｉＧｅオン・インシュレータ、Ｇｅオン・インシュレータ、または（ＧａＡｓ、ＩｎＰ、ＩｎＳｂなどの）ＩＩＩ−Ｖ族オン・インシュレータ構造体を生成することができる。基板１００の表面にゲート・プリクリーンを実施することができる。
【００１０】
プラズマ窒化処理を用いて窒化界面層２００が形成される。プラズマ窒化処理は、ほぼ室温から５００℃、約１ミリトル（ｍＴ）（約０．１３Ｐａ）から１大気圧（ａｔｍ）(約１．０１３×１０５Ｐａ)、約１０ワット（Ｗ）から２０００Ｗで実施することができ、窒素（Ｎ２）またはアンモニア（ＮＨ３）を用いることができる。窒化界面層２００には、以下に限らないが、酸化物、窒化物、酸窒化物、および窒化酸化物を含めることができる。窒化界面層２００は、約３Å〜２０Å（０．３〜２．０ナノメートル）の厚さとすることができる。窒素の用量は、２Ｅ１４〜３Ｅ１５ａｔ／ｃｍ２の範囲とすることができる。これに換えて、熱窒化処理を用いて、窒化層２００を形成することができる。熱窒化処理は、約７００℃またはそれ以上の処理温度で実施することができ、アンモニア（ＮＨ３）などの窒素源を用いることができる。この処理の後、随意で、酸素（Ｏ２）または他の酸素源を用い、約７００℃またはそれ以上で酸化を行うことができる。窒化界面層２００は、最終的にゲートの下側に配置されることになる。窒化界面層２００は、スレショルド電圧の低減を提供し、Ｈｉｇｈ−ｋ金属ゲートＦＥＴの駆動電流および移動度を改善する。
【００１１】
続いて、Ｈｉｇｈ−ｋ誘電体層３００が窒化界面層２００の上面に堆積される。Ｈｉｇｈ−ｋ誘電体層３００は、約１０Å〜６０Å（１．０〜６．０ナノメートル）の厚さとすることができる。Ｈｉｇｈ−ｋ誘電体層３００は、以下に限らないが、化学気相堆積（ＣＶＤ）または原子層堆積（ＡＬＤ）を含め、任意の既知のまたは今後開発される方法によって、ゲート誘電体として堆積することができる。Ｈｉｇｈ−ｋ誘電体層３００には、以下に限らないが、酸化ハフニウム（ＨｆＯ２）、酸窒化ハフニウム・シリコン（ＨｆＳｉＯＮ）、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化チタン（ＴｉＯ２）および上記誘電体の少なくとも一つを包含する組み合わせを含めることができる。
【００１２】
次に、酸素除去層４００がＨｉｇｈ−ｋ誘電体層上に堆積される。酸素除去層４００は、約１Å〜２０Å（０．１〜２．０ナノメートル）の厚さとすることができる。酸素除去層４００は、以下に限らないが、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）または原子層堆積（ＡＬＤ）を含め、任意の既知のまたは今後開発される方法によって堆積することができる。酸素除去層４００には、以下に限らないが、ランタニド金属、希土類金属、ＴｉＮ特にＴｉリッチなＴｉＮ、２族元素または３族元素を含めることができる。酸素除去層４００の堆積によって生成される、Ｈｉｇｈ−ｋ誘電体層３００中の酸素空孔は、下にある酸化物、窒化物、酸窒化物、または窒化酸化物の界面層２００の上面を壊す。
【００１３】
次いで、アニールが行われる。Ｏ２またはＮ２環境、あるいはそれぞれのシーケンスで実施することができる。アニール温度は９００℃より上とすることができる。
【００１４】
随意的に、この処理には、アニール前のゲート形成を含めることができる。随意的に、ゲート形成前に第一アニールを行うことができ、ゲート形成後に第二アニールを行う。
【００１５】
図２を参照すると、本発明の別の実施形態において、プラズマ窒化または熱窒化に先立って、基板１００上に基底酸化物層１１０を形成することができる。基底酸化物層１１０は、約３Å〜２０Å（０．３〜２．０ナノメートル）の厚さとすることができる。基底酸化物層１１０は、任意の既知のまたは今後開発されるプロセスによって堆積または成長させることができる。残りのステップは、最初の実施形態で説明したのと同様である。
【００１６】
前述した方法は、集積回路チップの作製に使われる。得られた集積回路チップは、作製者が、ベア・ダイとして未処理ウエハの形で（すなわち、複数の未パッケージのチップを含む単一のウエハとして）、あるいはパッケージされた形で流通させることができる。後者の場合、チップは（例えば、マザーボードに取り付けられたリードを有するプラスチック・キャリヤ、または他のさらに高レベルのキャリヤなどの）シングル・チップ・パッケージ中、あるいは（表面相互接続または埋め込み相互接続のいずれかまたは双方を有するセラミック・キャリヤなどの）マルチチップ・パッケージ中に搭載される。いずれの場合も、チップは、次いで（ａ）マザーボードなどの中間製品または（ｂ）最終製品の一部として、他のチップ、ディスクリート回路エレメント、もしくは他の信号処理デバイス、またはこれらの組み合わせとともに組み込まれる。上記最終製品は、玩具および他のローエンド・アプリケーションから、ディスプレイ、キーボードまたは他の入力デバイス、および中央処理装置を備える高度なコンピュータ製品に及ぶ、集積回路チップを含む任意の製品であり得る。
【００１７】
本発明の説明は、例示と説明の目的で提示されたものであって、網羅的であることを意図するものではなく、本発明を開示した形態に限定することを意図するものでもない。当業者には、本発明の範囲および思想から逸脱しない、多くの変更および変形が明らかであろう。本実施形態は、本発明の原理および実際的応用を最善に説明し、他の当業者が、意図する特定の用途に適したさまざまな変更を有するさまざまな実施形態のため、本発明を理解するように選択され記載されたものである。
【産業上の利用可能性】
【００１８】
本発明は、半導体デバイスの作製のため有用である。
【図１】
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【図２】
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【国際調査報告】
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