(57)【要約】  メモリアレイのそれぞれメモリビットセル（ＭＣ）は、レベルシフタ（１１２）を有する。それぞれメモリビットセルは、ｐ型電界効果書込トランジスタ（１２５，１２６）およびｎ型電界効果書込トランジスタ（１２１，１２３）を有するパスゲートを有する書込ポート（１２０）を有する。ｐ型電界効果トランジスタおよびｎ型電界効果トランジスタの制御電極は、共通のノード（ＷＬＢ）の一部として相互に接続している。さらにｐ型電界効果トランジスタの電流電極とｎ型電界効果トランジスタの電流電極とは、相互に接続し合い、共通のノード（１３５，１３６）を形成している。
2012501512.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリビットセル（１１）を備えたメモリアレイ（１０１）を有するメモリデバイスであって、それぞれ前記メモリビットセル（１１）は、
１ビットの情報を記憶する記憶セル（１１１）と；
読出動作中に、前記記憶された１ビットの情報が前記記憶セル（１１１）に記憶されていることを表す第１電圧を受取るために前記記憶セル（１１１）に結合された第１シフタノードと、前記記憶された１ビットの情報を表す第２電圧を提供するための第２シフタノードとを備えるレベルシフタ（１１２）と
を備え、
前記第１電圧の大きさは、前記第２電圧の大きさとは異なる
ことを特徴とする、メモリデバイス。
【請求項２】
それぞれ前記メモリビットセル（１１）は書込ポート（１２０）を有し、前記書込ポート（１２０）は、
書込動作中に前記メモリビットセル（１１）に記憶する１ビットの情報を受信するための書込ビットラインノード（ＷＢＬ）と；
前記書込動作中にアサートされた書込イネーブル信号を受信するための書込ラインノード（ＷＬＢ）と；および
前記記憶する１ビットの情報を表す第３電圧を受取るために前記第２シフタノードに結合された第１書込ノードと
を備える、
請求項１記載のメモリデバイス。
【請求項３】
前記書込ポート（１２０）はさらに、前記書込動作中に、前記記憶する１ビットの情報を表す第４電圧を前記第１記憶ノードに通信するために、前記記憶セル（１１１）の第１記憶ノードに結合された第２書込ノードを備える、
請求項２記載のメモリデバイス。
【請求項４】
前記書込ポート（１２０）はさらに、第１導電性タイプの第１書込トランジスタ（１２５）を備え、前記第１書込トランジスタ（１２５）は、
前記ビットラインノード（ＷＢＬ）の一部をなす第１電流電極と；
第２電流電極と；
前記書込ラインノード（ＷＬＢ）の一部をなす制御電極と
を備える、
請求項２記載のメモリデバイス。
【請求項５】
前記書込ポート（１２０）はさらに、前記第１導電性タイプとは反対の第２導電性タイプの第２書込トランジスタ（１２１）を備え、前記第２書込トランジスタ（１２１）は、
第１電流電極と；
前記第１書込トランジスタ（１２５）の前記第２電流電極に結合された第２電流電極と；
前記書込ラインノード（ＷＬＢ）に結合された制御電極と
を備える、
請求項４記載のメモリデバイス。
【請求項６】
前記第１導電性タイプのトランジスタは、ＰＦＥＴトランジスタであり、
前記第２導電性タイプのトランジスタは、ＮＦＥＴトランジスタである、
請求項５記載のメモリデバイス。
【請求項７】
前記書込ポート（１２０）はさらに第２書込トランジスタ（１２１）を備え、前記第２書込トランジスタ（１２１）は、
第１電流電極と；
前記第１書込トランジスタ（１２５）の前記第２電流電極に結合された第２電流電極と；
前記書込ラインノード（ＷＬＢ）に結合された制御電極と
を備える、
請求項４記載のメモリデバイス。
【請求項８】
前記書込トランジスタ（１２１）はさらに第３書込トランジスタ（１２７）を備え、前記第３書込トランジスタ（１２７）は、
前記第１シフタノードの一部をなす第１電流電極と；
前記第２シフタノードの一部をなす第２電流電極と；
制御電極と
を備える、
請求項７記載のメモリデバイス。
【請求項９】
前記書込ポート（１２０）はさらに第４書込トランジスタ（１２２）を備え、前記第４書込トランジスタ（１２２）は、
前記書込ポート（１２０）の前記第２ノードの一部をなす第１電流電極と；
第２電流電極と；
前記書込ポート（１２０）の前記第１書込トランジスタ（１２５）の第２電流電極に結合された制御電極と
を備え、
前記第２書込トランジスタ（１２１）は、前記第１書込トランジスタ（１２５）よりも薄いゲート誘電体を備える、
請求項８記載のメモリデバイス。
【請求項１０】
前記第１シフタノードは、前記記憶セル（１１１）の第１記憶ノードに結合され、
前記書込ポート（１２０）はさらに、
前記ビットラインノード（ＷＢＬ）で受信した情報に基づく前記書込動作中に、第４電圧を前記第２記憶ノードに通信するために前記第２記憶ノードに結合された第２書込ノードと；
第４書込トランジスタ（１２２）と
を備え、前記第４書込トランジスタ（１２２）は、
前記第２書込ノードの一部をなす第１電流電極と；
第２電流電極と；
前記第１書込トランジスタ（１２５）の前記第２電流電極に結合された制御電極と
を備える、
請求項９記載のメモリデバイス。
【請求項１１】
前記第３電圧は、第１論理値を表し、
前記第４電圧は、前記第１論理値とは相補的な第２論理値を表す、
請求項１０記載のメモリデバイス。
【請求項１２】
前記レベルシフタ（１１２）はさらに、低電力インジケータを受信するための第２ノードを備え、
前記第２信号は、ネゲートされた前記低電力インジケータに応答して、前記記憶された１ビットの情報を表し、
前記第２信号は、アサートされた前記低電力インジケータに応答して、前記記憶された１ビットの情報を表さない、
請求項１記載のメモリデバイス。
【請求項１３】
前記レベルシフタ（１１２）はさらに第１書込トランジスタ（１２５）を備え、前記第１書込トランジスタ（１２５）は、
前記第１シフタノードの一部をなす第１電流電極と；
前記第２シフタノードの一部をなす第２電流電極と；
制御電極と
を備える、
請求項１記載のメモリデバイス。
【請求項１４】
複数のメモリビットセル（１１）を備えたメモリアレイ（１０１）を有するメモリデバイスであって、
それぞれ前記メモリビットセル（１１）は第１書込ポート（１２０）を備え、
前記第１書込ポート（１２０）は、
ＰＦＥＴトランジスタである第１書込トランジスタ（１２５）と；
ＮＦＥＴトランジスタである第２書込トランジスタ（１２１）と
を備え、
前記第１書込トランジスタ（１２５）は、
それぞれ前記メモリビットセル（１１）に記憶する情報を第１ビットラインノード（ＷＢＬ）から受信するために結合された第１電流電極と；
イネーブルになっている第１書込インジケータに応答して第２情報を前記第１電流電極から受信するために結合された第２電流電極と；
前記第１書込インジケータを受信するための制御電極と
を備え、
前記第２書込トランジスタ（１２１）は、
第１書込動作中に基準電圧を受取るために電圧基準ノードに結合された第１電流電極と；
前記第１書込トランジスタ（１２５）の第２電流電極に結合された第２電流電極と；
前記第１書込トランジスタ（１２５）の前記制御電極に結合された制御電極と
を備えることを特徴とする、メモリデバイス。
【請求項１５】
それぞれ前記メモリビットセル（１１）はさらに第２書込ポートを備え、
前記第２書込ポートは、
ＰＦＥＴトランジスタである第１書込トランジスタ（１２６）と；
第２書込トランジスタ（１２３）と
を備え、
前記第１書込トランジスタ（１２６）は、
前記ビットセルに記憶する第２情報を第２ビットラインから受信するために結合された第１電流電極と；
イネーブルになっている第２書込インジケータに応答して、前記１電流電極から前記第２情報を受信するための第２電流電極と；
第２書込インジケータを受信するための制御電極と
を備え、
前記第２書込トランジスタ（１２３）は、
第２書込動作中に前記基準電圧を受取るために前記電圧基準ノードに結合された第１電流電極と；
前記第１書込トランジスタ（１２６）の前記第２電流電極に結合された第２電流電極と；
前記第１書込トランジスタ（１２６）の前記制御電極に結合された制御電極と
を備える、
請求項１４記載のメモリデバイス。
【請求項１６】
前記第１書込ポート（１２０）はさらに第３書込トランジスタ（１２７）を備え、前記第３書込トランジスタ（１２７）は、
前記メモリビットセル（１１）に結合された第１電流電極と；
第２電流電極と；
前記第１書込トランジスタ（１２５）の前記第２電流電極に結合された制御電極と
を備える、
請求項１４記載のメモリデバイス。
【請求項１７】
前記第１書込ポート（１２０）はさらに第４書込トランジスタ（１２２）を備え、前記第４書込トランジスタ（１２２）は、
前記メモリビットセル（１１）に結合された第１電流電極と；
第２電流電極と；
前記第１書込トランジスタ（１２５）の前記第２電流電極に結合された制御電極と
を備える、
請求項１６記載のメモリデバイス。
【請求項１８】
前記メモリデバイスはさらにレベルシフタ（１１２）を備え、前記レベルシフタ（１１２）は、
論理状態を表す第１高レベル電圧を、前記メモリビットセル（１１）から受取るための第１シフタノードと；
前記論理状態を表す第２高レベル電圧を、前記レベルシフタ（１１２）から提供するための第２シフタノードと
を備え、
前記第１高レベル電圧は、前記第２高レベル電圧よりも高い、
請求項１６記載のメモリデバイス。
【請求項１９】
メモリデバイスの駆動方法であって、前記駆動方法は、
書込動作中に、アサートされた書込イネーブル信号を受信することと；
第１書込トランジスタ（１２５）の第１電極における情報を、前記第１書込トランジスタ（１２５）の第２電極を備えたノードに通信するために、前記アサートされた書込イネーブル信号の受信に応答して前記第１書込トランジスタ（１２５）をオンにすることであって、前記情報は、記憶セル（１１１）に記憶されるものであることと；
前記アサートされた書込イネーブル信号の受信に応答して、第２書込トランジスタ（１２１）をオフにすることと；
読出動作中に、ネゲートされた書込イネーブル信号を受信することと；
前記第２書込トランジスタ（１２１）の第１電極への基準信号を前記ノードに通信するために、前記ネゲートされた書込イネーブル信号の受信に応答して、前記第２書込トランジスタ（１２１）をオンにすることと
を備えることを特徴とする、メモリデバイスの駆動方法。
【請求項２０】
前記駆動方法はさらに、前記書込モード中に、メモリビットセル（１１）の記憶ノードにおける第１高電圧レベルを、メモリビットセル（１１）において第２高電圧レベルにシフトすることを備える、
請求項１９記載の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して電子デバイスを有するデバイスに関し、より詳細にはメモリを装備した電子デバイスを有するデバイスに関する。
【背景技術】
【０００２】
電子デバイスにおいては、電力維持のために使用電圧をより低くする傾向がある。デバイス速度が上がるに従い、メモリデバイスは動作電圧が低すぎることによる安定性の低下に苦しむ可能性がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２００７−２４１８０４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
よって、より高い電圧にてデータをラッチするメモリビットセルの使用は有益であり、またこうしたメモリセルを電子デバイスの他の部分につなぐためのデバイスと駆動方法は有用である。
【課題を解決するための手段】
【０００５】
本願は、アレイのそれぞれメモリビットセルがレベルシフタを有するメモリアレイを開示する。さらに、それぞれメモリビットセルは、ｐ型電界効果トランジスタとｎ型電界効果トランジスタを有するパスゲートを有する書込ポートを有する。ｐ型電界効果トランジスタおよびｎ型電界効果トランジスタの制御電極は、共通ノードの一部として互いに接続している。さらに、ｐ型電界効果トランジスタの電流電極とｎ型電界効果トランジスタの電流電極が互いに接続して、共通ノードを形成している。本開示の多様な実施形態は、図１〜図５と以下の説明を参照することでより理解される。
【０００６】
添付の図面を参照することで、本開示をさらに理解でき、その多くの特徴および利点が当業者にとって明白となる。
【図面の簡単な説明】
【０００７】
【図１】本開示の特定の実施形態によるメモリデバイスのブロック図。
【図２】本開示の特定の実施形態による図１のメモリデバイスの一部のブロック図。
【図３】本開示の特定の実施形態による図１と図２のそれぞれ部分を組合わせた回路およびブロック図。
【図４】本開示の特定の実施形態によるメモリデバイスのブロック図。
【図５】本開示の実施形態による、厚みの異なるゲート誘電体を有するトランジスタ。
【発明を実施するための形態】
【０００８】
図１は、メモリ１００を有する電子デバイスを備えるメモリデバイス１０の一部を示す。メモリ１００は、メモリアレイ１０１、読出制御部１０２、および書込制御部１０３を有する。
【０００９】
メモリ１００を有する電子デバイスは、様々な電圧レベルで動作できる。たとえば電子デバイスの、読出制御部１０２と書込制御部１０３を有する部分は、ＶｄｄＬと呼ばれる電圧で動作するように設計できる。また電子デバイスのこれ（読出制御部１０２と書込制御部１０３）以外の部分、たとえばメモリアレイ１０１の部分などは、ＶｄｄＨと呼ばれる、ＶｄｄＬよりも高い電圧で動作するように設計できる。読出制御部１０２は、読出系統連系１０８によってメモリアレイ１０１に接続しており、メモリアレイ１０１に記憶された情報を読出すよう動作可能である。書込制御部１０３は、書込系統連系１０９によってメモリアレイ１０１に接続しており、メモリ１０１に情報を記憶させるよう動作可能である。ここで記述している様々な系統連系は、１つまたは複数の独立の系統連系を有することが理解される。
【００１０】
メモリアレイ１０１は、１つ以上の読出部と１つ以上の書込部を有するレジスタセルのような複数のメモリセルＭＣを有する。メモリアレイ１０１が有するメモリセルＭＣは、読出モード、書込モード、さらにスリープモードのような低電力モードを実現するよう動作する。複数のメモリビットセルのそれぞれメモリセルは、図１において共通して符号「ＭＣ」で表されており、また図２に示すように、対応する記憶セル１１１、レベルシフタ１１２、読出ポート１３０、および書込ポート１２０を有する。
【００１１】
図２は、メモリビットセル１１と称する、メモリセルＭＣの一部を示しているが、この部分は、図１のメモリセルＭＣのうち１つの、記憶された情報の１ビットに関連した一部分を表すものである。メモリビットセル１１は、記憶セル１１１、レベルシフタ１１２、書込ポート１２０、および読出ポート１３０を有する。メモリビットセル１１の記憶セル１１１は、記憶系統連系１１８において信号を、電圧ＶｄｄＨのような高電圧レベルに、また接地のような低電圧レベルに保ち、あるいはこれら電圧の組合せに保ち、２つの相補的な２進状態の１つを示すことで情報を記憶することができる。たとえば記憶系統連系１１８は、記憶ノードのような１対の独立系統連系を表すことができるが、この場合、一方の独立系統連系を高電圧レベルに保ち、他方の独立系統連系を低電圧に保つことで、特定の論理状態が記憶セル１１１に記憶されるので、両方の系統連系が記憶された論理値を表すことができる。
【００１２】
メモリビットセル１１のレベルシフタ１１２は、高電圧レベルＶｄｄＨを有する記憶セル１１１から信号を受信し、大きさの異なる、つまりたとえばこの高電圧レベルＶｄｄＨよりも低い電圧を有する高電圧レベルＶｄｄＬの信号を提供することができる。これらどちらの高電圧レベルＶｄｄＨ，ＶｄｄＬも同じ論理状態を表す。レベルシフタ１１２がシフタ系統連系１１７に提供した信号の高電圧レベルは、書込ポート１２０の損傷や故障を防ぐために、書込ポート１２０の作動公差の範囲内で選択されることが理解される。一実施形態では、ＶＤＤＨは、約１．１０ボルトの高電圧レベルを表し、ＶｄｄＬは、約０．９０ボルトの高電圧レベルを表すことができる。
【００１３】
図３は、図２のメモリビットセル１１の特定の実施形態を示す。記憶セル１１１は、１対の記憶インバータ１１１１，１１１２を有するものとして示されている。第１記憶インバータ１１１１は、入力部と出力部を有する。第２記憶インバータ１１１２は、第１記憶インバータ１１１１の出力部に接続した入力部と、第１記憶インバータ１１１１の入力部に接続した出力部とを有する。記憶インバータ１１１１，１１１２は、故障の例外を除き記憶インバータ１１１１，１１１２を電圧ＶｄｄＨで動作させる作動公差を有する。たとえば記憶インバータ１１１１，１１１２は、本明細書でさらに論じるように、比較的厚いゲート酸化物を有するトランジスタを有するように設計することができる。第１記憶インバータ１１１１の出力部と第２記憶インバータ１１１２の入力部は、記憶系統連系１１８の第１独立記憶系統連系１１１３に対応した記憶ノードの一部であり、また第１記憶インバータ１１１１の入力電極と第２記憶インバータ１１１２の出力電極は、記憶系統連系１１８の第２独立記憶系統連系１１１４に対応した記憶ノードの一部である点に注意されたい。また記憶ノード１１１３，１１１４での信号の状態は、書込動作中に書込されている間を除き、その動作の最中一定に保たれるので、これらを記憶ノードと呼ぶことができる点に注意されたい。
【００１４】
レベルシフタ１１２は、第１シフタトランジスタ１１２１および第２シフタトランジスタ１１２２を有するものとして示されている。シフタトランジスタ１１２１，１１２２は、故障の例外を除き、自身を電圧ＶｄｄＨで動作させる作動公差を有する。第１シフタトランジスタ１１２１は、第１記憶インバータ１１１１の入力部に接続した第１電流電極を有しているため、第２記憶ノード１１１４の一部ということになる。第１シフタトランジスタ１１２１はさらに、第１シフタノード１１２４の一部である第２電流電極と、ＳＬＥＥＰＢの符号で示すスリープノードに接続した制御電極とを有しているため、スリープノードＳＬＥＥＰＢの一部ということになる。第２シフタトランジスタ１１２２は、第２記憶インバータ１１１２の入力部に接続した第１電流電極を有しているため、第１記憶ノード１１１３の一部ということになる。第２シフタトランジスタ１１２２はさらに、第２シフタノード１１２３の一部である第２電流電極と、スリープノードＳＬＥＥＰＢに接続した制御電極とを有する。シフタトランジスタ１１２１，１１２２は、ｎ型電界効果トランジスタ（ＮＦＥＴ）であってよい。シフタトランジスタ１１２１，１１２２は、図３に示す他のトランジスタ、たとえば第４書込トランジスタ１２２，１２４と同じ長さの、あるいはこれらよりも短いまたは長いゲート長を有することができる。一実施形態では、スリープノードＳＬＥＥＰＢで受信中のアサートされたスリープ信号に応答して、記憶セル１１１とシフタノード（シフタ系統連系）１１２３，１１２４との間での漏出を低減できるように、シフタトランジスタ１１２１，１１２２のゲート長を同一にし、さらに、メモリ１００の他のトランジスタのゲート長よりも長くなるように選択している。
【００１５】
図３の部分１２０１は、本明細書に記載の通り、書込動作中に１ビットの情報をメモリビットセル１１に記憶させるための書込ポート１２０の一部を示し、さらにこの部分は、書込ポート部１２０１とも呼ばれる。書込ポート部１２０１は、書込トランジスタ１２１〜１２８を有するが、このうち第２〜第４書込トランジスタ１２１〜１２４，１２７および１２８は、ＮＦＥＴであってよく、第１書込トランジスタ１２５，１２６は、ｐ型電界効果トランジスタ（ＰＦＥＴ）であってよいため、書込ポート部分のシフタトランジスタ１１２１，１１２２とは、反対の導電性タイプを有することになる。第３書込トランジスタ１２７，１２８は、故障の例外を除き、それらを電圧ＶｄｄＨで動作させる作動公差を有する。第１，第２，第４トランジスタ１２１〜１２６は、それらを電圧ＶｄｄＬで動作させる作動公差を有することができるが、しかしこれにより、故障の例外を除きＶｄｄＨでの動作が妨害される。たとえばＶｄｄＨで動作させる作動公差を有するトランジスタは、故障を除きＶｄｄＨでの動作を妨害する作動公差を有するトランジスタのゲート誘電体よりも厚いゲート誘電体を有することができる。薄いゲート誘電体を有するトランジスタは、厚いゲート誘電体を有するトランジスタよりも高速に、またより低い電圧において動作できるが、しかし、たとえばより高い電圧レベルに晒される可能性のある厚いゲート誘電体を有するトランジスタのＶｄｄＨのようなより大きい動作電圧によって、物理的な損傷を受ける可能性がある。トランジスタの物理的損傷により、動作中に故障が生じかねない。
【００１６】
第１書込トランジスタ１２５は、ＷＢＬの符号で示すビットラインノードの一部である第１電流電極と、第２電流電極と、ＷＬＢの符号で示す書込ラインノードの一部である制御電極とを備えている。第２書込トランジスタ１２１は、動作中に、たとえば接地のような基準信号を提供する接地基準ノードに接続した第１電流電極と、第１書込トランジスタ１２５の第２電流電極に接続した第２電流電極と、第１書込トランジスタ１２５の制御電極に接続した制御電極とを備える。第４書込トランジスタ１２２は、接地基準ノードに接続した第１電流電極と、第１シフタトランジスタ１１２１の第２電流電極に接続した第２電流電極と、第１書込トランジスタ１２５の第２電流電極に接続した制御電極とを備えている。第３書込トランジスタ１２７は、動作中にＶｄｄＨのような高電圧を提供するためにＶｄｄ基準ノードに接続した第１電流電極と、第２記憶インバータ１１１２の入力に接続した第２電流電極と、第１書込トランジスタ１２５の第２電流電極に接続した制御電極とを備える。
【００１７】
第１書込トランジスタ１２６は、ＷＢＬＢの符号で示す書込ビットラインノードの一部である第１電流電極と、第２電流電極と、ＷＬＢの符号で示す書込ラインノードの一部である制御電極とを備えている。トランジスタ１２３は、接地基準ノードに接続した第１電流電極と、第１書込トランジスタ１２６の第２電流電極に接続した第２電流電極と、第１書込トランジスタ１２６の制御電極に接続した制御電極とを備えている。第４書込トランジスタ１２４は、接地基準ノードに接続した第１電流電極と、第２シフタトランジスタ１１２２の第２電流電極に接続した第２電流電極と、第１書込トランジスタ１２６の第２電流電極に接続した制御電極とを備えている。第３書込トランジスタ１２８は、Ｖｄｄ基準ノードに接続した第１電流電極と、第１記憶インバータ１１１１の入力部に接続した第２電流電極と、第１書込トランジスタ１２６の第２電流電極に接続した制御電極とを備えている。
【００１８】
書込動作中、書込ビットラインノードＷＢＬ，ＷＢＬＢは、相補的な２進状態を表す信号によって駆動される。たとえば一方の書込ビットラインノードがＶｄｄＬへ駆動され、他方の書込ビットラインノードが接地へ駆動される。書込ラインノードＷＬＢでのアサートされた書込イネーブル信号に応答して、第１書込トランジスタ１２５，１２６は、書込ノード１３５，１３６にそれぞれ対応する書込ビットラインＷＢＬ，ＷＢＬＢにて情報を通信するためのパストランジスタとして動作する。図３に示すように、第１書込トランジスタ１２５，１２６をＰＦＥＴになるよう選択することにより、書込ラインノードＷＬＢでの書込イネーブル信号をアクティブロウ信号にすることができ、したがって、書込ラインノードＷＬＢでの接地のような低レベル電圧は、低レベル電圧信号が第１書込トランジスタ１２５，１２６をオンできることから、アサートされた書込イネーブル信号と呼ばれる。一方、書込ラインノードＷＬＢにおけるＶｄｄＬのような高レベル電圧は、第１書込トランジスタ１２５，１２６をオフにできることから、ネゲートされた書込イネーブル信号と呼ばれる。書込ノード１３５，１３６は、書込動作に関連して、接地にプリチャージされる。たとえば書込動作前に、第２書込トランジスタ１２１，１２３が、書込ラインノードＷＬＢでのネゲートされた書込ノード信号によってオンにされることで、書込動作開始時に書込ノード１３５，１３６が接地に引下げられる。
【００１９】
図３の部分１３０１は、それぞれ読出動作中に、メモリビットセル１１に記憶されている１ビットの情報を単独で読出すことができる２つの別個の読出ポートを示した読出ポート２０２（図４）の一部を表している。部分１３０１は、読出ポート部１３０１とも呼ばれる。読出ポート部１３０１は、読出トランジスタ１３１〜１３４を有しており、これらはＮＦＥＴであってよい。第１読出トランジスタ１３１，１３３は、故障の例外を除きそれらを電圧ＶｄｄＬで動作させる作動公差を有するが、しかしこれにより、故障の例外を除きＶｄｄＨでの動作が妨害される。第２読出トランジスタ１３２，１３４は、故障の例外を除きそれらを電圧ＶｄｄＨで動作させる作動公差を有する。
【００２０】
読出ポート部１３０１の１つの読出ポートは、第１読出トランジスタ１３１と第２読出トランジスタ１３２を有する。第１読出トランジスタ１３１は、ＲＢＬ０の符号で示す読出ビットラインノードの一部である第１電流電極と、第２電流電極と、ＲＬ０の符号で示す読出ラインノードの一部である制御電極とを有する。第２読出トランジスタ１３２は、第１読出トランジスタ１３１の第２電流電極に接続した第１電流電極と、接地電圧基準ノードに接続した第２電流電極と、第２記憶ノード１１１４に接続した制御電極とを有している。第１読出トランジスタ１３３は、ＲＢＬＢ１の符号で示す読出ビットラインノードの一部である第１電流電極と、第２電流電極と、読出ラインノードＲＬ１の一部である制御電極を備えている。第２読出トランジスタ１３４は、第１読出トランジスタ１３３の第２電流電極に接続した第１電流電極と、接地電圧基準ノードに接続した第２電流電極と、第１記憶ノード１１１３に接続した制御電極とを有している。
【００２１】
第２記憶ノード１１１４に接続した読出ポートの読出動作中に、読出ビットラインＲＢＬ０をプリチャージすることができ、またアサートされた読出信号が読出ラインノードＲＬ０で受信される。第２記憶ノード１１１４における信号は、読出動作中に第２読出トランジスタ１３２をオンにするかオフにするかを決定するために使用される。たとえば第２記憶ノード１１１４における信号は、読出ビットラインＲＢＬ０に接続した読出制御部１０２の感知増幅器（図示せず）で感知できる。第１記憶ノード１１１３に接続した読出ポートでの読出動作中に、読出ビットラインＲＢＬＢ１をプリチャージすることができ、またアサートされた読出信号が読出ラインノードＲＬ１で受信される。第１記憶ノード１１１３における信号は、読出動作中に第２読出トランジスタ１３４をオンにするかオフにするかを決定するために使用される。たとえば第２記憶ノード１１１４における信号は、読出ビットラインＲＢＬＢ１に接続できる読出制御部１０２の感知増幅器（図示せず）によって感知できる。
【００２２】
以降で述べる書込動作の説明のために、次を仮定する：
ネゲートされた書込イネーブル信号は、書込ラインノードＷＬＢで受信されている；
記憶セル１１１の記憶状態は、第２記憶ノード１１１４がＶｄｄＨであり、第１記憶ノード１１１３が接地である；
ネゲートされたスリープ信号、たとえばＶｄｄＨは、スリープノードＳＬＥＥＰＢで受信されている；
書込ビットラインＷＢＬ，ＷＢＬＢは、電圧レベルがそれぞれＶＤＤＬと接地の信号を受信しており、これはメモリビットセル１１に情報が書込まれることを表す。
【００２３】
書込ビットラインＷＢＬ，ＷＢＬＢに示されている論理状態が、書込ノード１３５，１３６に通信されることを阻止し、また書込ノード１３５，１３６がそれぞれ第２書込トランジスタ１２１，１２３を介して接地にプリチャージされるようにするために、読出動作の最中などには、書込ラインノードＷＬＢにてネゲートされた書込イネーブル信号に応答して第１書込トランジスタ１２５，１２６がオフにされる。シフタトランジスタ１１２１，１１２２がオンにされると、第２シフタノード１１２３が第１記憶インバータ１１１１に応答して接地に引下げられ、第１シフタノード１１２４が、第２記憶ノード１１１４での第２記憶インバータ１１１２の高電圧レベルＶｄｄＨからシフトダウンされた高電圧へ駆動される。たとえば第１シフタノード１１２４の電圧は、第１シフタトランジスタ１１２１のソース−ドレイン電圧降下（ＶｄｄＨ−Ｖｓｄ）によってシフトダウンされた第２記憶ノード１１１４の電圧に同値であってよい。レベルシフタ１１２で実現されたレベルシフトによって、第４書込トランジスタ１２２は、第４書込トランジスタ１２２の故障の原因となることが予測される電圧ＶｄｄＨに晒されることが防止される。
【００２４】
書込ラインノードＷＬＢで書込イネーブル信号がアサートされていることに応答して、第１書込トランジスタ１２５，１２６がオンになり、それぞれ書込ビットラインＷＢＬ，ＷＢＬＢの信号を書込ノード１３５，１３６に通信し、また第２書込トランジスタ１２１，１２３がオフになる。これにより、それぞれＶｄｄＬおよび接地へ駆動されている書込ビットラインＷＢＬ，ＷＢＬＢのビットライン信号が書込ノード１３５，１３６に通信される。書込ノード１３６は、書込ビットラインＷＢＬＢにおける接地信号に応答して、既に接地にプリチャージされ、この状態が維持される点に注意されたい。書込ノード１３５での電圧ＶｄｄＬが、第４書込トランジスタ１２２と第３書込トランジスタ１２７をオンにし、書込ノード１３６での電圧「接地」が、第４書込トランジスタ１２４と第３書込トランジスタ１２８をオフにする。第４書込トランジスタ１２２のオンに応答して、第１シフタノード１１２４の電圧が接地へ遷移し、これにより、記憶セル１１１の第２記憶ノード１１１４の電圧も接地へ遷移する。第３書込トランジスタ１２７のオンに応答して、記憶セル１１１の第１記憶ノード１１１３の電圧がＶｄｄＨへ遷移する。第２記憶ノード１１１４，１１１３がそれぞれ接地およびＶｄｄＨへ遷移すると、記憶インバータ１１１１，１１１２は、入力切り換え閾値が合った際に状態の変更を行う。
【００２５】
低電力モード中に、スリープ信号のような低電力インジケータを、ＳＬＥＥＰＢの符号で示すノードで受信してシフタトランジスタ１１２１，１１２２をオフすると、記憶セル１１１が書込ポート１２０１から電気的に隔離される。これにより、低電力動作モード中にメモリビットセル１１がデータを維持する際の、メモリビットセル１１からの漏出が低減する。さらに、スリープノードＳＬＥＥＰＢでの信号をアサートして、レベルシフタ１１２に、読出動作中に書込ポート１２０を記憶セル１１１から電気的に隔離させることもできる。しかし、こうすることで、記憶セル１１１の動作電圧に耐えるべく比較的厚いゲート誘電体を具備する必要があるシフタトランジスタ１１２１，１１２２をオンにするのに比較的時間がかかってしまうために、デバイスの書込経路が遅速化する虞がある。
【００２６】
図５は、第１位置３１０にあるトランジスタと、第２位置３２０にあるトランジスタを示す。第１位置３１０にあるトランジスタは、第２位置３２０にあるトランジスタのゲート誘電体の寸法３２１よりも薄い寸法３１１を有するゲート誘電体を備えていると示されている。上述したように、より薄いゲート誘電体を有するトランジスタは、より厚いゲート誘電体を有するトランジスタと比較して、低い電圧でも損傷を受けやすい。
【００２７】
上の一般的な説明で述べたアクティビティまたは要素の全てが必要なのではなく、特定のアクティビティまたはデバイスの一部は、不要であるかもしれず、また既述の説明に加えて、１つまたは複数のさらなるアクティビティを実行したり、１つまたは複数の要素をさらに有することが可能である点に注意されたい。またさらに、列挙したアクティビティの順序は、必ずしもこれらが実行される順序とは限らない。たとえば本明細書に記載の低電力制御は、実現しなくてもよく、その場合には、シフタトランジスタ１１２１，１１２２の制御電極が、ＶｄｄＨにある信号によって常に駆動され得る。さらに、第３書込トランジスタ１２７，１２８を省いて、第４書込トランジスタ１２２，１２４のみで記憶セル１１１に情報を通信させるようにすることもできる。同様に、第４書込トランジスタ１２２，１２４を省いて、第３書込トランジスタ１２７，１２８のみで記憶セル１１１に情報を通信させるようにすることもできる。トランジスタは、多様な厚みのゲート酸化物と共に使用することができるが、比較的薄いゲート酸化物を有するトランジスタは、ＶｄｄＨで動作しないと予測されるのに対し、比較的厚いゲート酸化物を有するトランジスタは、ＶｄｄＨで動作すると予測できる。たとえばＶｄｄＨで動作しないと予測されるトランジスタのように、低電力トランジスタと識別された全てのトランジスタを、低電力トランジスタとして実現する必要はないことが理解されるだろう。たとえば書込部分１２０１の速度経路に影響を与えずに、第２書込トランジスタ１２１，１２３を、比較的厚いゲートを有する高電力トランジスタで実現することが可能である。
【００２８】
さらに、特定の実施形態を参照して本開示の概念を説明した。しかしながら、当業者には、以降の特許請求の範囲で述べる本開示の範囲から逸脱することなく、様々な改良および変更が可能であることが明白であろう。したがって、本明細書および図面は、限定ではなく例証として考えられるべきであり、こうした改良は、全て本開示の範囲に含まれるものとする。たとえば書込ポート１２０で例証した信号極性、およびトランジスタの導電性タイプは、反転することができ、例証と異なる数の読出ポート／書込ポート１２０を実現することができる。
【００２９】
図４は、複数のデュアル読出ポート２０２と、複数の書込ポート２０３と、記憶セル／レベルシフタとを有するメモリビットセル１１の特定の実施形態を示す。複数の読出ポート２０２のそれぞれデュアル読出ポートは、それぞれ対応する読出ビットラインノードＲＢＬおよび読出ラインノードＲＬに接続している。たとえば第１読出ポート２３１は、読出ビットラインノートＲＢＬ０，ＲＢＬＢ１および読出ラインＲＬ０，ＲＬ１に接続する。第２読出ポート２３２は、読出ビットラインノードＲＢＬ２，ＲＢＬＢ３および読出ラインＲＬ２，ＲＬ３に接続している。同様に、複数の書込ポート２０３のそれぞれ書込ポートは、それぞれ対応する書込ビットラインノードＷＢＬと書込ラインノードＷＬＢに接続している。たとえば第１書込ポート２２１は、書込ビットラインノードＷＢＬ０，ＷＢＬＢ０および書込ラインノードＷＢＬ０に接続する。第２書込ポート２２２は、書込ビットラインノードＷＢＬ１，ＷＢＬＢ１および書込ラインノードＷＬＢ１に接続する。第３書込ポート２２３は、書込ビットラインノードＷＢＬ２，ＷＢＬＢ２および書込ラインノードＷＬＢ２に接続している。さらに例を挙げると、第３書込トランジスタ１２７，１２８に接続しているＶｄｄ基準ノードは、切換えたＶｄｄＨ基準ノードであってよく、これにより、書込動作中に、第３書込トランジスタ１２７，１２８のそれぞれの電流電極に電圧レベルＶｄｄＨが提供され、その他の動作中には提供されない。また記憶インバータ１１１１，１１１２は、第１，第２，第４書込トランジスタ１２１〜１２６や第１読出トランジスタ１３１，１３３よりも厚いゲート誘電体を有するトランジスタを有するように設計でき、それぞれメモリビットセル１１は、本明細書に記載したように複数の読出ポートと書込ポートを有することができ、この場合、それぞれ書込ポートは、一意の書込ビットラインおよび書込ラインを有することができ、それぞれ読出ポートは、一意の読出ビットラインおよび読出ラインを有することができる。
【００３０】
さらに、本明細書に記載したように異なる要素同士を接続するノードも、それぞれの独立要素のノードと見なされることが理解されるだろう。たとえば第１シフタノード１１２４は、図３の第１シフタトランジスタ１１２１と第４書込トランジスタ１１２の両方に共通のものであるため、第１シフタトランジスタ１１２１の電極を第４書込トランジスタ１２２の電極に接続する。しかし、特定の要素に関連して使用したノードという用語は、共有ノードを有することができる。たとえば「レベルシフタ１１２のノード」は、第１シフタノード１１２４の一部を有することができる。したがって「レベルシフタ１１２のノードは、書込ポート部１２０１のノードに接続している」という記述で使用された用語「ノード」は、両方とも、図３に示すように第１シフタノード１１２４のそれぞれ該当する部分を意味している。また本明細書中で使用した用語「ノード」と「相互接続」は、同義語であるとする。ノードに関連して使用した用語「引下げ／引上げられた」と「駆動される」も同義語であるとする。たとえば「接地に引下げられた」と記述されたノードは、「接地へ駆動された」と記すこともできる。また「ｖｄｄへ駆動された」と記述されたノードは、「ｖｄｄへ引下げ／引上げられた」と記すこともできる。
【００３１】
恩典、他の利点および問題解決方法を特定の実施形態に関連して説明した。しかしながら、あらゆる恩典、利点または解決法を発生させるまたは顕著にする可能性のあるこれら恩典、利点、問題解決方法、さらにあらゆる特徴（１つまたは複数）は、いずれかあるいは全ての請求項の重要な、必要なあるいは必須な特徴として解釈されるものではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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