(57)【要約】  本開示によれば、高周波数で動作するように構成されたマルチモジュール分周器（ＭＭＤ）回路は、入力クロック信号を分周してパルス信号を生成するカスケードの複数の２又は３分周セルを含む。ＭＭＤ回路はまた、パルス信号の期間を伸張し、出力クロック信号を出力するパルスストレッチング回路を含む。カスケードの２又は３分周セル及びパルスストレッチング回路は、フルスイングの相補型金属酸化物半導体（ＣＭＯＳ）回路を用いてインプリメントされるかもしれない。各２又は３分周セルは、２又は３分周セルのクリティカルパスが、第１のダイナミックフリップフロップと、第２のダイナミックフリップフロップと、第１のダイナミックフリップフロップと第２のダイナミックフリップフロップとの間の２よりも多くないロジックステージとを備えるようにオーガナイズされている。
2012501110.tif 000002
【特許請求の範囲】
【請求項１】
高周波数で動作するように構成されたマルチモジュール分周器（ＭＭＤ）回路であって、
入力クロック信号を分周してパルス信号を生成するカスケードの複数の２又は３分周セルと、
前記パルス信号の期間を伸張し、出力クロック信号を出力するパルスストレッチング回路と、
を備え、
前記カスケードの２又は３分周セル及び前記パルスストレッチング回路は、フルスイングの相補型金属酸化物半導体（ＣＭＯＳ）回路を用いてインプリメントされ、
前記ＭＭＤ回路は、少なくとも４ＧＨｚの動作周波数について構成されている
マルチモジュール分周器（ＭＭＤ）回路。
【請求項２】
各２又は３分周セルは、前記２又は３分周セルのクリティカルパスが、第１のダイナミックフリップフロップと、第２のダイナミックフリップフロップと、前記第１のダイナミックフリップフロップと前記第２のダイナミックフリップフロップとの間の２よりも多くないロジックステージとを備えるようにオーガナイズされている
請求項１のＭＭＤ回路。
【請求項３】
前記第１のダイナミックフリップフロップ及び前記第２のダイナミックフリップフロップいずれも、入力インバータ又は出力インバータを含んでいない
請求項２のＭＭＤ回路。
【請求項４】
前記ダイナミックフリップフロップのいずれも２つのパスゲート及びインバータを備え、前記パスゲートのそれぞれは、出力が前記入力クロック信号の立ち上がりエッジでのみ変化することが許容されるように構成されている
請求項２のＭＭＤ回路。
【請求項５】
前記カスケードの２又は３分周セル及び前記パルスストレッチング回路は、前記入力クロック信号の立ち上がりエッジと前記出力クロック信号の立ち上がりエッジとの間で２よりも多くないゲート遅延があるようにオーガナイズされている
請求項１のＭＭＤ回路。
【請求項６】
前記２ゲート遅延は、
前記入力クロック信号の前記立ち上がりエッジから前記パルス信号までの第１のゲート遅延と、
前記パルス信号から前記出力クロック信号までの第２のゲート遅延と、
を備える請求項５のＭＭＤ回路。
【請求項７】
前記パルスストレッチング回路は、ＲＳラッチを備える
請求項１のＭＭＤ回路。
【請求項８】
各２又は３分周セルは、複数の入力が前記クリティカルパスの外側で結合されるようにオーガナイズされている
請求項２のＭＭＤ回路。
【請求項９】
所望の周波数の出力信号を発生するフェイズロックループであって、
制御電圧を発生する位相周波数検出器、チャージポンプ及びループフィルタと、
周波数が前記制御電圧に依存する信号を発生する電圧制御発振器と、
前記電圧制御発振器から出力される信号を分周するマルチモジュール分周器（ＭＭＤ）回路であって、前記ＭＭＤ回路が、入力クロック信号を分周してパルス信号を生成するカスケードの複数の２又は３分周セルを備え、前記ＭＭＤ回路が、前記パルス信号の期間を伸張し、出力クロック信号を出力するパルスストレッチング回路をさらに備えた、マルチモジュール分周器（ＭＭＤ）回路と、
を備え、
前記カスケードの２又は３分周セル及び前記パルスストレッチング回路は、フルスイングの相補型金属酸化物半導体（ＣＭＯＳ）回路を用いてインプリメントされ、
前記ＭＭＤ回路は、少なくとも４ＧＨｚの動作周波数について構成されている
フェイズロックループ。
【請求項１０】
各２又は３分周セルは、前記２又は３分周セルのクリティカルパスが、第１のダイナミックフリップフロップと、第２のダイナミックフリップフロップと、前記第１のダイナミックフリップフロップと前記第２のダイナミックフリップフロップとの間の２つよりも多くないロジックステージとを備えるようにオーガナイズされている
請求項９のフェイズロックループ。
【請求項１１】
前記第１のダイナミックフリップフロップ及び前記第２のダイナミックフリップフロップいずれも、入力インバータ又は出力インバータを含んでいない
請求項１０のフェイズロックループ。
【請求項１２】
前記ダイナミックフリップフロップのいずれも２つのパスゲート及びインバータを備え、前記パスゲートのそれぞれは、出力が前記入力クロック信号の立ち上がりエッジでのみ変化することが許容されるように構成されている
請求項１０のフェイズロックループ。
【請求項１３】
前記カスケードの２又は３分周セル及び前記パルスストレッチング回路は、前記入力クロック信号の立ち上がりエッジと前記出力クロック信号の立ち上がりエッジとの間で２よりも多くないゲート遅延があるようにオーガナイズされている
請求項９のフェイズロックループ。
【請求項１４】
前記２ゲート遅延は、
前記入力クロック信号の前記立ち上がりエッジから前記パルス信号までの第１のゲート遅延と、
前記パルス信号から前記出力クロック信号までの第２のゲート遅延と、
を備える請求項１３のフェイズロックループ。
【請求項１５】
前記パルスストレッチング回路は、ＲＳラッチを備える
請求項９のフェイズロックループ。
【請求項１６】
各２又は３分周セルは、複数の入力が前記クリティカルパスの外側で結合されるようにオーガナイズされている
請求項１０のフェイズロックループ。
【請求項１７】
高周波数で動作するように構成されたマルチモジュール分周器（ＭＭＤ）回路であって、
入力クロック信号を受け取るクロック入力と、
前記入力クロック信号の分周されたバージョンを出力クロック信号として出力するクロック出力と、
を備え
前記ＭＭＤ回路は、フルスイングの相補型金属酸化物半導体（ＣＭＯＳ）回路を用いてインプリメントされ、
前記ＭＭＤ回路は、少なくとも４ＧＨｚの動作周波数について構成されている
マルチモジュール分周器（ＭＭＤ）回路。
【請求項１８】
前記入力クロック信号を分周してパルス信号を生成するカスケードの複数の２又は３分周セルと、
前記パルス信号の期間を伸張し、前記出力クロック信号を出力するパルスストレッチング回路と、
をさらに備え、
各２又は３分周セルは、前記２又は３分周セルのクリティカルパスが、第１のダイナミックフリップフロップと、第２のダイナミックフリップフロップと、前記第１のダイナミックフリップフロップと前記第２のダイナミックフリップフロップとの間の２よりも多くないロジックステージとを備えるようにオーガナイズされている
請求項１７のＭＭＤ回路。
【請求項１９】
前記第１のダイナミックフリップフロップ及び前記第２のダイナミックフリップフロップいずれも、入力インバータ又は出力インバータを含んでいない
請求項１８のＭＭＤ回路。
【請求項２０】
前記ダイナミックフリップフロップのいずれも２つのパスゲート及びインバータを備え、前記パスゲートのそれぞれは、出力が前記入力クロック信号の立ち上がりエッジでのみ変化することが許容されるように構成されている
請求項１８のＭＭＤ回路。
【請求項２１】
前記カスケードの２又は３分周セル及び前記パルスストレッチング回路は、前記入力クロック信号の立ち上がりエッジと前記出力クロック信号の立ち上がりエッジとの間で２よりも多くないゲート遅延があるようにオーガナイズされている
請求項１８のＭＭＤ回路。
【請求項２２】
所望の周波数の出力信号を発生するフェイズロックループであって、
制御電圧を発生する位相周波数検出器と、
周波数が前記位相周波数検出器によって発生された前記制御電圧に依存する信号を発生する電圧制御発振器と、
前記電圧制御発振器から出力される信号を分周するマルチモジュール分周器（ＭＭＤ）回路と、
を備え、
前記ＭＭＤ回路は、フルスイングの相補型金属酸化物半導体（ＣＭＯＳ）回路を用いてインプリメントされ、
前記ＭＭＤ回路は、少なくとも４ＧＨｚの動作周波数について構成されている
フェイズロックループ。
【請求項２３】
前記ＭＭＤ回路は、
入力クロック信号を分周してパルス信号を生成するカスケードの複数の２又は３分周セルと、
前記パルス信号の期間を伸張し、出力クロック信号を出力するパルスストレッチング回路と、
備え、
各２又は３分周セルは、前記２又は３分周セルのクリティカルパスが、第１のダイナミックフリップフロップと、第２のダイナミックフリップフロップと、前記第１のダイナミックフリップフロップと前記第２のダイナミックフリップフロップとの間の２よりも多くないロジックステージとを備えるようにオーガナイズされている
請求項２２のフェイズロックループ。
【請求項２４】
前記第１のダイナミックフリップフロップ及び前記第２のダイナミックフリップフロップいずれも、入力インバータ又は出力インバータを含んでいない
請求項２３のフェイズロックループ。
【請求項２５】
前記ダイナミックフリップフロップのいずれも２つのパスゲート及びインバータを備え、前記パスゲートのそれぞれは、出力が前記入力クロック信号の立ち上がりエッジでのみ変化することが許容されるように構成されている
請求項２３のフェイズロックループ。
【請求項２６】
前記カスケードの２又は３分周セル及び前記パルスストレッチング回路は、前記入力クロック信号の立ち上がりエッジと前記出力クロック信号の立ち上がりエッジとの間で２よりも多くないゲート遅延があるようにオーガナイズされている
請求項２３のフェイズロックループ。
【請求項２７】
高周波数で動作するように構成されたマルチモジュール分周器（ＭＭＤ）回路を用いるための方法であって、
入力クロック信号を分周してパルス信号を生成するカスケードの複数の２又は３分周セルと、
前記パルス信号の期間を伸張し、出力クロック信号を出力するパルスストレッチング回路と、
を備え、
前記カスケードの２又は３分周セル及び前記パルスストレッチング回路は、フルスイングの相補型金属酸化物半導体（ＣＭＯＳ）回路を用いてインプリメントされ、
前記ＭＭＤ回路は、少なくとも４ＧＨｚの動作周波数について構成されている
方法。
【請求項２８】
各２又は３分周セルは、前記２又は３分周セルのクリティカルパスが、第１のダイナミックフリップフロップと、第２のダイナミックフリップフロップと、前記第１のダイナミックフリップフロップと前記第２のダイナミックフリップフロップとの間の２よりも多くないロジックステージとを備えるようにオーガナイズされている
請求項２７の方法。
【請求項２９】
前記第１のダイナミックフリップフロップ及び前記第２のダイナミックフリップフロップいずれも、入力インバータ又は出力インバータを含んでいない
請求項２８の方法。
【請求項３０】
前記ダイナミックフリップフロップのいずれも２つのパスゲート及びインバータを備え、前記パスゲートのそれぞれは、出力が前記入力クロック信号の立ち上がりエッジでのみ変化することが許容されるように構成されている
請求項２８の方法。
【請求項３１】
前記カスケードの２又は３分周セル及び前記パルスストレッチング回路は、前記入力クロック信号の立ち上がりエッジと前記出力クロック信号の立ち上がりエッジとの間で２よりも多くないゲート遅延があるようにオーガナイズされている
請求項２７の方法。
【請求項３２】
高周波数で動作するように構成されたマルチモジュール分周器（ＭＭＤ）回路であって、
入力クロック信号を分周してパルス信号を生成するための手段と、
前記パルス信号の期間を伸張し、出力クロック信号を出力するための手段と、
を備え、
前ＭＭＤ回路は、フルスイングの相補型金属酸化物半導体（ＣＭＯＳ）回路を用いてインプリメントされ、
前記ＭＭＤ回路は、少なくとも４ＧＨｚの動作周波数について構成されている
マルチモジュール分周器（ＭＭＤ）回路。
【請求項３３】
前記入力クロック信号を分周して前記パルス信号を生成するための前記手段は、カスケードの複数の２又は３分周セルを備え、各２又は３分周セルは、前記２又は３分周セルのクリティカルパスが、第１のダイナミックフリップフロップと、第２のダイナミックフリップフロップと、前記第１のダイナミックフリップフロップと前記第２のダイナミックフリップフロップとの間の２よりも多くないロジックステージとを備えるようにオーガナイズされている
請求項３２のＭＭＤ回路。
【請求項３４】
前記パルス信号の前記期間を伸張するための手段は、パルスストレッチング回路を備え、前記カスケードの２又は３分周セル及びパルスストレッチング回路は、前記入力クロック信号の立ち上がりエッジと前記出力クロック信号の立ち上がりエッジとの間で２よりも多くないゲート遅延があるようにオーガナイズされている
請求項３２のＭＭＤ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に電子回路に関する。より具体的には、本開示は、低電力無線周波数分周器（low power radio frequency divider）に関する。
【背景技術】
【０００２】
いくつかの通信システムでは、周波数分周器は、入力信号からより低い周波数を生成する。一アプリケーションでは、例えば、周波数分周器はフェイズロックループ（phase-locked loop）（ＰＬＬ）の一部であり、それは電圧制御発振器（voltage controlled oscillator）（ＶＣＯ）を用いて所望の周波数のＲＦクロック信号を発生する。ＲＦクロック信号は周波数分周器に入力され、それはより低い周波数信号を生成する。より低い周波数信号は、参照信号とともに位相周波数検出器（phase-frequency detector）に入力される。チャージポンプが、位相周波数検出器の出力によって制御される。チャージポンプ出力はループフィルタに接続され、より低い周波数信号の位相及び周波数が参照信号のそれとマッチするように、ＶＣＯの周波数を制御する。これは、より高い周波数であるが参照信号にフェイズロックされたＲＦクロック信号に帰着する。
【０００３】
参照信号は、ＶＣＯ出力信号よりも低い周波数を有しているかもしれない。ＰＬＬは、ＶＣＯ出力信号周波数が参照信号周波数の倍数となるように、周波数分周器を用いるかもしれない。デジタルロジックが周波数分周器を制御して、それが時間変化値（time-varying value）によってＶＣＯ出力信号を分周することを許容するかもしれない。これは、ＶＣＯが、周波数が参照信号の非整数倍であるかもしれない信号を出力することを、効果的に許容するかもしれない。
【０００４】
このタイプのＰＬＬは、種々の送信機及び受信機を有する無線通信デバイスに利用されるかもしれない。周波数分周器を含む、無線周波数（radio frequency）信号を扱う回路は、高い周波数の動作を扱うことに適合されているべきである。
【図面の簡単な説明】
【０００５】
【図１】図１は、フルスイングの相補型金属酸化物半導体（ＣＭＯＳ）回路を用いてインプリメントされたマルチモジュール分周器（ＭＭＤ）回路を含んだ無線周波数（ＲＦ）フェイズロックループ（ＰＬＬ）回路を示している。
【図２】図２は、フェイズロックループ回路を用いるための方法を示している。
【図２Ａ】図２Ａは、図２の方法に対応したミーンズプラスファンクション（means-plus-function）ブロックを示している。
【図３】図３は、ＭＭＤ回路におけるカスケードの２又は３分周セルを示している。
【図４】図４は、２又は３分周セルのハイレベルブロック図である。
【図５】図５は、２又は３分周セル内の第１のダイナミックフリップフロップのトランジスタレベルの図である。
【図６】図６は、２又は３分周セル内の第２のダイナミックフリップフロップ及びＮＡＮＤゲートを示している。
【図７】図７は、ＭＭＤ回路内のパルスストレッチング回路を示したトランジスタレベルの図である。
【図８】図８は、トランジスタサイジングに関連するＭＭＤ回路内の最適化の例を示している。
【図９】図９は、無線デバイスに用いられるかもしれない種々のコンポーネントを示している。
【発明を実施するための形態】
【０００６】
周波数分周回路（frequency divider circuit）は、フルスイング（full-swing）の相補型金属酸化物半導体（complementary metal-oxide-semiconductor）（ＣＭＯＳ）回路を用いてインプリメント（implement）されるかもしれない。フルスイングのＣＭＯＳ回路の利用は、電流モードロジック（current mode logic）（ＣＭＬ）インプリメンテーションのような他のインプリメンテーションを上回る効果を提供するかもしれない。例えば、フルスイングのＣＭＯＳ回路を用いてインプリメントされる周波数分周回路は、ＣＭＬを用いてインプリメントされた周波数分周回路よりも、少ない電力を要求し、少ないスペースを占め、及び少ないノイズを発生するかもしれない。
【０００７】
しかしながら、フルスイングのＣＭＯＳ回路によってインプリメントされる公知の周波数分周器は、いくつかのアプリケーションに対して十分に高い周波数で動作させることができないかもしれない。本開示は、フルスイングのＣＭＯＳ回路によってインプリメントされ、高い周波数での動作に対して構成された周波数分周器回路に関する。
【０００８】
本開示によれば、高周波数で動作するように構成されたマルチモジュール分周器（multi-module divider）（ＭＭＤ）回路は、入力クロック信号を受け取るクロック入力と、出力クロック信号として入力クロック信号の分周されたバージョンを出力するクロック出力とを含むかもしれない。ＭＭＤ回路は、フルスイングの相補型金属酸化物半導体（ＣＭＯＳ）回路を用いてインプリメントされるかもしれない。ＭＭＤ回路は、少なくとも４ＧＨｚの動作周波数について構成されているかもしれない。
【０００９】
本開示によれば、所望の周波数の出力信号を発生するフェイズロックループ（phase-locked loop）は、制御電圧を発生する位相周波数検出器（phase frequency detector）を含むかもしれない。フェイズロックループはまた、周波数が位相周波数検出器によって発生される制御電圧に依存する信号を発生する電圧制御発振器（voltage controlled oscillator）を含むかもしれない。フェイズロックループはまた、電圧制御発振器から出力される信号を分周するマルチモジュール分周器（ＭＭＤ）回路を含むかもしれない。ＭＭＤ回路は、フルスイングの相補型金属酸化物半導体（ＣＭＯＳ）回路を用いてインプリメントされるかもしれない。ＭＭＤ回路は、少なくとも４ＧＨｚの動作周波数について構成されているかもしれない。
【００１０】
本開示によれば、高周波数で動作するように構成されたマルチモジュール分周器（ＭＭＤ）回路は、入力クロック信号を分周してパルス信号を生成するための手段を含むかもしれない。ＭＭＤ回路はまた、パルス信号の期間（duration）を伸張（extend）し、出力クロック信号を出力するための手段を含むかもしれない。ＭＭＤ回路は、フルスイングの相補型金属酸化物半導体（ＣＭＯＳ）回路を用いてインプリメントされるかもしれない。ＭＭＤ回路は、少なくとも４ＧＨｚの動作周波数について構成されているかもしれない。
【００１１】
本開示によれば、高周波数で動作するように構成されたマルチモジュール分周器（ＭＭＤ）回路は、入力クロック信号を分周してパルス信号を生成するカスケードの複数の２又は３分周セル（cascade of multiple divide-by-2-or-3 cells）を含むかもしれない。ＭＭＤ回路はまた、パルス信号の期間を伸張し、出力クロック信号を出力するパルスストレッチング回路（pulse stretching circuit）を含むかもしれない。カスケードの２又は３分周セル及びパルスストレッチング回路は、フルスイングの相補型金属酸化物半導体（ＣＭＯＳ）回路を用いてインプリメントされるかもしれない。各２又は３分周セルは、２又は３分周セルのクリティカルパス（critical path）が、第１のダイナミックフリップフロップと、第２のダイナミックフリップフロップと、第１のダイナミックフリップフロップと第２のダイナミックフリップフロップとの間の２よりも多くないロジックステージ（no more than two logic stages）とを備えるようにオーガナイズされている（organized）かもしれない。
【００１２】
本開示によれば、所望の周波数の出力信号を発生するフェイズロックループは、制御電圧を発生する位相周波数検出器（phase frequency detector）、チャージポンプ（charge pump）及びループフィルタ（loop filter）を含むかもしれない。フェイズロックループはまた、周波数が制御電圧に依存する信号を発生する電圧制御発振器を含むかもしれない。フェイズロックループはまた、電圧制御発振器から出力される信号を分周するマルチモジュール分周器（ＭＭＤ）回路を含むかもしれない。ＭＭＤは、入力クロック信号を分周してパルス信号を生成するカスケードの複数の２又は３分周セルを含むかもしれない。ＭＭＤはまた、パルス信号の期間を伸張し、出力クロック信号を出力するパルスストレッチング回路を含むかもしれない。カスケードの２又は３分周セル及びパルスストレッチング回路は、フルスイングの相補型金属酸化物半導体（ＣＭＯＳ）回路を用いてインプリメントされるかもしれない。各２又は３分周セルは、２又は３分周セルのクリティカルパスが、第１のダイナミックフリップフロップと、第２のダイナミックフリップフロップと、第１のダイナミックフリップフロップと第２のダイナミックフリップフロップとの間の２よりも多くないロジックステージ（no more than two logic stages）とを備えるようにオーガナイズされているかもしれない。
【００１３】
図１は、無線周波数（radio frequency）（ＲＦ）フェイズロックループ（phase locked loop）（ＰＬＬ）回路１０２を示している。ＲＦＰＬＬ回路１０２は、ＲＦクロック信号を発生する電圧制御発振器（voltage controlled oscillator）（ＶＣＯ）１０４を含んでいる。ＲＦクロック信号は、トランシーバーに供給されるかもしれない。ＲＦクロック信号はまた、周波数分周器（frequency divider）に供給され、それはマルチモジュール分周器（multi-modulus divider）（ＭＭＤ）として、描かれたＲＦＰＬＬ回路１０２にインプリメントされているかもしれない。
【００１４】
図１に示されたＲＦＰＬＬ回路１０２は、ＭＭＤ回路１０８を含んでいる。ＭＭＤ回路１０８は、フルスイング（full-swing）の相補型金属酸化物半導体（complementary metal-oxide-semiconductor）（ＣＭＯＳ）回路を用いてインプリメントされている。ＭＭＤ回路１０８は、ＲＦクロック信号を分周し、Ｆｖ１１０を生成する。ＭＭＤ回路１０６を用いることは、ＣＭＬロジックによってインプリメントされた従来のＭＭＤ回路を上回る効果を提供するかもしれない。例えば、ＭＭＤ回路１０８は、従来のＣＭＬＭＭＤ回路よりも、少ない電力を要求し、少ないスペースを占め、及び少ないノイズを発生するかもしれない。
【００１５】
有効なこととして、ＭＭＤ回路１０８は、高クロック周波数（例えば、少なくとも４ＧＨｚ）で動作できるように最適化されている。これは、最適化の組み合わせを用いて達成される。例えば、ＭＭＤ回路１０８内のロジックは、クリティカルパス（critical path）、すなわち回路１０６が動作することができる周波数に影響するパス、のためにゲート遅延を最小にするように配置されている。他の最適化は、入力及び出力インバータを有さないダイナミックフリップフロップが用いられることである。他の最適化は、使用されるいくつかのトランジスタが、ピーク動作周波数を最大にするようなサイズであることである。他の最適化は、ＭＭＤ回路１０８のレイアウトが、高周波数を達成するために構成されていること（すなわち、多くのドレインシェアリング（drain sharing）及び最小クロックルーティング（clock routing））である。これらの最適化のそれぞれは、以下に詳細に説明されるであろう。
【００１６】
水晶発振器（crystal oscillator）（ＴＣＸＯ）１１４が、参照信号（reference signal）Ｆｒを生成する。参照信号Ｆｒは、水晶発振器バッファ（ＸＯＢＵＦ）１１８によってバッファされる。
【００１７】
位相周波数検出器（phase frequency detector）（ＰＦＤ）１２０は、Ｆｖ及びＦｒの位相を比較する。この比較に基づいて、ＰＦＤ１２０は、チャージポンプ（ＣＰ）１２２を制御して、チャージがループフィルタ１２４に対してソース（source）或いはシンク（sink）するようにする。ループフィルタ１２４は、チューニング電圧Ｖtuneを生成する。チューニング電圧Ｖtuneは、ＶＣＯ１０４にフィードバックされ、それはＶＣＯ１０４の周波数を制御する。
【００１８】
ＭＭＤ回路１０８がＲＦクロック信号を分周するファクタは、整数分周比（integer divide ratio）Ｎに依存する。デルタ−シグマモジュレータ（delta-sigma modulator）（ＤＳＭ）１２８は、非整数値で分周することを可能にする。ＤＳＭ１２８は、所望の平均比率を維持するために、整数分周比Ｎを変化させる。例えば、１９３．５で分周するために、分周比は１９３と１９４との間で平等に（evenly）変えられるかもしれない。他の例として、１９３．１で分周するために、ＭＭＤ回路１０８が９サイクルについて１９３で分周し且つ１サイクルについて１９４で分周するように、分周比Ｎが変えられるかもしれない。加算器（summer）１３４は、整数分周比ＮとＤＳＭによって供給される値ｍとを加算して、瞬時の（instantaneous）整数分周比を生成する。
【００１９】
図２は、フェイズロックループ回路１０２を用いるための方法２００を示している。方法２００にしたがえば、位相周波数検出器１２０、チャージポンプ１１２及びループフィルタ１２４が、制御電圧Ｖtuneを発生する（２０２）。電圧制御発振器１０４が、周波数が制御電圧Ｖtuneに依存する信号Ｆｖを発生する（２０４）。
【００２０】
ＭＭＤ回路１０８は、電圧制御発振器１０４から出力される信号Ｆｖを分周する。ＭＭＤ回路１０８は、入力クロック信号を分周してパルス信号を生成するように動作するカスケードの複数の（例えば、７）２又は３分周セル（cascade of multiple divide-by-2-or-3 cells）を含んでいる（２０６）。ＭＭＤ回路１０８はまた、パルス信号の期間（duration）を伸張（extend）し、出力クロック信号を出力するように動作するパルスストレッチング回路（pulse stretching circuit）を含んでいる（２０８）。カスケードの２又は３分周セル及びパルスストレッチング回路を含むＭＭＤ回路１０８の動作は、以下に詳細に説明される。
【００２１】
上述した図２の方法２００は、図２Ａに示されたミーンズプラスファンクション（means-plus-function）ブロック２００Ａに対応した、種々のハードウェア及び／又はソフトウェアコンポーネント及び／又はモジュールによって実行されるかもしれない。換言すれば、図２に示されたブロック２０２から２０８は、図２Ａに示されたミーンズプラスファンクションブロック２０２Ａから２０８Ａに対応する。
【００２２】
図３は、ＭＭＤ回路１０８における７つのカスケードの２又は３分周（Ｄｉｖ２３）セル３３６を示している。各Ｄｉｖ２３セル３３６は、２分周又は３分周が可能である。
【００２３】
各Ｄｉｖ２３セル３３６は、以下の入力を含んでいる：ｃｌｋ、ｃｌｋＢ、Ｓ、及びＭＣＩＮＢ。各Ｄｉｖ２３セル３３６は、以下の出力を含んでいる：Ｑ、ＱＢ、及びＭＣＯＢ。これらの入力及び出力は、以下に詳細に説明されるであろう。
【００２４】
フルスイングの相補的クロック（complementary clocks）である信号ｃｌｋ及びｃｌｋＢは、Ｄｉｖ２３セル３３６ａに入力される。第１のＤｉｖ２３セル３３６ａは、ｃｌｋ及びｃｌｋＢを分周し、Ｄ０及びＤ０Ｂを生成し、それは入力として第２のセル３３６ｂに供給される。第２のＤｉｖ２３セル３３６ｂは、Ｄ０及びＤ０Ｂを分周し、Ｄ１及びＤ１Ｂを生成し、それは入力として第３のセル３３６ｃに供給される。第３のＤｉｖ２３セル３３６ｃは、Ｄ１及びＤ１Ｂを分周し、Ｄ２及びＤ２Ｂを生成し、それは入力として第４のセル３３６ｄに供給される。これは、第７のセル３３６ｇがＤ５及びＤ５Ｂを分周して、Ｄ６及びＤ６Ｂを生成するまで続けられる。
【００２５】
上述したように、各Ｄｉｖ２３セル３３６は、ＭＣＯＢ出力を含んでいる。反転された最大カウント出力信号（inverted maximum count out signal）（ＭＣＯＢ＜ｎ＞）は、ＭＣＯＢ出力から出力される。“最大カウント”が特定のＤｉｖ２３セル３３６に対して到達したとき、Ｄｉｖ２３セル３３６によるＭＣＯＢ＜ｎ＞信号出力がハイになる。これは、以下に詳細に説明される。
【００２６】
さらに、各Ｄｉｖ２３セル３３６は、ＳＩＶ＜ｎ＞信号を受け取るＳ入力を含んでいる。特定のＤｉｖ２３セル３３６に対するＳ入力は、Ｄｉｖ２３セル３３６が２分周するか３分周するかを示す。Ｓ入力がロウであれば、Ｄｉｖ２３セル３３６は２分周をする。Ｓ入力がハイであれば、Ｄｉｖ２３セル３３６は３分周をする。
【００２７】
各Ｄｉｖ２３セル３３６は、最初に２分周をする。第７のセル３３６ｆが２分周をすると、それはＳ入力を評価する。Ｓ入力がハイであると、３分周となり、それはＭＣＯＢ＜６＞がハイとなる前に（すなわち、その“最大カウント”に達する前に）１エクストラ入力クロックサイクルになるであろうことを意味する。次のクロックサイクルでは、次のＤ４の立ち上がりエッジにおいて、Ｓ入力がハイ又はロウのどちらであるかに依存して、再び見る第２又は第３のクロックのいずれかにおいて、第６のセル３３６ｆはＭＣＯＢ＜５＞信号を生成するであろう。このプロセスは、ＭＣＯＢ＜０＞がハイとなるまで、カスケードのＤｉｖ２３セル３３６を後退させることを続ける。
【００２８】
ＭＣＯＢ＜０＞信号は、短いパルス信号である。ＭＣＯＢ＜０＞信号はパルスストレッチング回路に供給され、それは、出力クロック信号を生成するために、ＭＣＯＢ＜０＞信号の期間（duration）を伸張させる（extend）。これは、以下に詳細に説明されるであろう。
【００２９】
上述したように、ＭＭＤ回路１０８は、高クロック周波数で動作することができるように最適化されている。これらの最適化のいくつかは、各個別のＤｉｖ２３セル３３６の内部のオーガナイゼーション及びレイアウトに関連している。
【００３０】
図４は、Ｄｉｖ２３セル３３６のハイレベルブロック図である。Ｄｉｖ２３セル３３６は、第１のダイナミックフリップフロップ４３８、第２のダイナミックフリップフロップ４４０、第１のインバータ４４２、第２のインバータ４４４、第３のインバータ４４６、第１のＮＡＮＤゲート４４８、第２のＮＡＮＤゲート４５０、第３のＮＡＮＤゲート４５２、及びＮＯＲゲート４５４を含んでいる。
【００３１】
Ｄｉｖ２３セル３３６は、ｃｌｋ入力を含んでいる。ｃｌｋ入力は、Ｄｉｖ２３セル３３６が全てのカスケードのＤｉｖ２３セル３３６ａ−ｇのどこに位置しているかに依存して、相補的入力クロック信号（すなわち、ｃｌｋ／ｃｌｋＢ信号）或いは相補的分周クロック信号（すなわち、Ｄ０／Ｄ０Ｂ、Ｄ１／Ｄ１Ｂ、等）のいずれかを受け取る。
【００３２】
Ｄｉｖ２３セル３３６はまた、Ｓ入力を含み、それは上述したように、Ｄｉｖ２３セル３３６が２分周をするか或いは３分周をするかのいずれかを指示する。Ｄｉｖ２３セル３３６はまた、Ｑ出力及びＱＢ出力を含み、Ｑ及びＱＢは相補的信号である。Ｑ及びＱＢ出力は、相補的クロック入力の分周バージョン（divided version）である。例えば、Ｄｉｖ２３セル３３６が全てのカスケードの中の第１のＤｉｖ２３セル３３６ａであるとすると、相補的クロック入力はｃｌｋ及びｃｌｋＢであり、相補的分周出力はＤ０及びＤ０Ｂである。Ｄｉｖ２３セル３３６が全てのカスケードの中の第２のＤｉｖ２３セル３３６ｂであるとすると、相補的クロック入力はＤ０及びＤ０Ｂであり、相補的分周出力はＤ１及びＤ１Ｂである。
【００３３】
Ｄｉｖ２３セル３３６はまた、反転された最大カウント入力（inverted maximum count input）（ＭＣＩＮＢ）信号を含み、それはＭＣＩＮ信号を生成するために反転される。ＭＣＩＮＢ／ＭＣＩＮ信号は、ダウンストリームＤｉｖ２３セル３３６が最大カウントに到達したか否かを指し示す。例えば、Ｄｉｖ２３セル３３６がカスケードの中の第１のＤｉｖ２３セル３３６ａであるとすると、ＭＣＩＮＢ／ＭＣＩＮ信号は、第２のＤｉｖ２３セル３３６ｂが最大カウントに達したか否かを指し示す。
【００３４】
Ｄｉｖ２３セル３３６は、ＭＣＩＮＢがロウである（ＭＣＩＮがハイである）ときを除いて２分周であり、ダウンストリームＤｉｖ２３セル３３６が最大カウントに到達したことを指し示す。その点において、Ｓ入力が評価される。Ｓ入力がハイであるとすると、Ｄｉｖ２３セル３３６は、ＭＣＯＢがハイになる前にさらに１つの入力クロックサイクルを待つ。
【００３５】
分周サイクル毎に１回、ＭＣＩＮＢがロウとなる（ＭＣＩＮがハイとなる）。カスケードのＤｉｖ２３セル３３６ａ−ｆの全てのゴールは、いくつかのＮで分周されることである。したがって、全てのＮ入力クロックサイクルで、ＭＣＩＮＢがロウになると、それはロウにとどまる。ＭＣＩＮＢがロウであるときには、Ｄｉｖ２３セル３３６はＳを評価する。Ｓがロウであると、ＭＣＯＢがハイになる。しかしながら、Ｓがハイであると、ＭＣＯＢがハイになる前に、Ｄｉｖ２３セル３３６は１エクストラ入力クロックサイクルを待つ。
【００３６】
２−３信号が第１のダイナミックフリップフロップ４３８によって出力され、入力として第１のＮＡＮＤゲート４４８に供給される。ＭＣＩＮＢがロウで、Ｓがハイであると、２−３信号がロウであり、エクストラサイクルでＱがハイにとどまる（すなわち、Ｄｉｖ２３セル３３６は３分周する）。そうでなければ、２−３信号はハイであり、Ｑはトグル（toggle）となる。
【００３７】
第２のダイナミックフリップフロップ４４０から第１のダイナミックフリップフロップ４３８までのパス（path）は、Ｄｉｖ２３セル３３６のクリティカルパス４８８であると考えられるかもしれない。このクリティカルパス４８８は、Ｄｉｖ２３セル３３６が（その結果としてＭＭＤ回路全体が）正しく動作することができる最も高い周波数を決める１つのファクタである。
【００３８】
有利なこととして、Ｄｉｖ２３セル３３６内のロジックは、このクリティカルパス４８８に対してゲート遅延を最小にするようにアレンジされている。例えば、第１及び第２のダイナミックフリップフロップ４３８、４４８は、入力及び出力インバータを含んでいない。それ故、これらのダイナミックフリップフロップ４３８、４４８は、２パスゲート遅延及び１インバータ遅延だけを含む。これは、以下に詳細に説明されるであろう。
【００３９】
さらに、第２のダイナミックフリップフロップ４４０と第１のダイナミックフリップフロップ４３８との間に位置するクリティカルパス４８８の部分は、２つのロジックステージだけ、すなわち第２のインバータ４４２及びＮＯＲゲート４５４を含んでいる。Ｄｉｖ２３セルの以前のインプリメンテーションは、フリップフロップ間に少なくとも３つのロジックステージを含んでいる。クリティカルパス４８８における３ロジックステージから２ロジックステージへの減少は、ＭＭＤ回路１０８全体が高周波数で動作することができることを可能とすることを助ける１つのファクタである。
【００４０】
ＭＣＩＮ及びＳ入力がクリティカルパス４８８の外側で結合されている、すなわちＮＡＮＤゲート４５０によって結合されていることに留意すべきである。これは、クリティカルパス４８８内に含まれるロジックステージの数を最小にするためになされている。
【００４１】
図５は、第１のダイナミックフリップフロップ４３８のトランジスタレベルの図である。第１のダイナミックフリップフロップ４３８は、第１のトランジスタ４５６、第２のトランジスタ４５８、第３のトランジスタ４６０、第４のトランジスタ４６２、第５のトランジスタ４６４、及び第６のトランジスタ４６６を含んでいる。
【００４２】
第１のトランジスタ４５６及び第２のトランジスタ４５８は、第１のパスゲート（pass gate）４６８を形成する。第３のトランジスタ４６０及び第４のトランジスタ４６２は、インバータ４７０を形成する。第５のトランジスタ４６４及び第６のトランジスタ４６６は、第２のパスゲート４７２を形成する。
【００４３】
第１のパスゲート４６８内において、ｃｌｋＢ信号は第１のトランジスタ４５６のゲートに接続されている。ｃｌｋ信号は第２のトランジスタ４５８のゲートに接続されている。第２のパスゲート４７２内において、ｃｌｋ信号は第５のトランジスタ４６４のゲートに接続されている。ｃｌｋＢ信号は第６のトランジスタ４６６のゲートに接続されている。
【００４４】
ｄ０信号は、第１及び第２のトランジスタ４５６、４５８のドレインに接続されている。ｄ０信号は、第１のダイナミックフリップフロップ４３８への入力であると考えられるかもしれない。
【００４５】
ｑ０Ｂ信号は、第５及び第６のトランジスタ４６４、４６６のソースに接続されている。ｑ０Ｂ信号は、第１のダイナミックフリップフロップ４３８の出力であると考えられるかもしれない。
【００４６】
ｃｌｋがロウである（ｃｌｋＢがハイである）とき、第１のトランジスタ４５６及び第２のトランジスタ４５８はターンオンする。その結果、ｄ０はｙ０に伝播し、それはインバータ４７０によって反転され、ｙ０Ｂが生成される。
【００４７】
ｃｌｋが立ち上がると、第１のトランジスタ４５６及び第２のトランジスタ４５８はターンオフする。その結果、ｙ０はハイインピーダンス状態になる。言い換えると、第１及び第２のトランジスタ４５６、４５８の寄生キャパシタンスのために、ｙ０はアイソレートされて同一の電圧のままである。したがって、クロックサイクルの半分で、ｙ０はｄ０の変化をトラック（track）する。ｃｌｋがハイになると、ｙ０はｃｌｋがハイになったときにサンプルされた値を維持する。
【００４８】
ｃｌｋが立ち上がると、第５のトランジスタ４６４及び第６のトランジスタ４６６はターンオンし、ｙ０Ｂはｑ０Ｂ上へドライブされる。それは、ｃｌｋが再びロウになるまで続く。ｃｌｋがロウになると、第５のトランジスタ４６４及び第６のトランジスタ４６６はターンオフし、ｑ０Ｂは変化しない。
【００４９】
したがって、第１のパスゲート４６８は、ｃｌｋがロウのときにだけ、ｙ０が変化することを許容する。第２のパスゲート４７２は、ｃｌｋがハイのときにだけ、ｑ０Ｂが変化することを許容する。これらの２つのパスゲート４６８、４７２を一緒に置くことで、ｑ０Ｂはｃｌｋの立ち上がりエッジでのみ変化することが許容される。より具体的には、ｙ０はｃｌｋがロウの最中にまず変化し、それはｙ０Ｂを変化させる。しかしながら、短い時間の間、ｃｌｋがロウであった後でのみｙ０Ｂは変化する。短い時間の間、ｃｌｋがロウであるため、それは第５のトランジスタ４６４及び第６のトランジスタ４６６がターンオフすることを意味する。そのため、ｙ０Ｂが変化しても、ｑ０Ｂは、それらの間のトランジスタ４６４、４６６がターンオフするため、そのときには変化しない。ｃｌｋがハイになると、ｙ０Ｂがｑ０Ｂ上にドライブされる。ｃｌｋがハイになった瞬間に、ｑ０Ｂは変化することができ、ｃｌｋの次の立ち上がりエッジまで再び変化することはない。
【００５０】
Ｄｉｖ２３セル３３６内の第２のダイナミックフリップフロップ４４０は、図５に示された第１のダイナミックフリップフロップ４３８と同様に構成されているかもしれない。第２のダイナミックフリップフロップ４４０は、図６に示され、それに関連させて短く説明される。
【００５１】
インバータは、典型的には、フリップフロップの入力及び出力をバッファするために用いられる。しかしながら、Ｄｉｖ２３セル３３６内の第１のダイナミックフリップフロップ４３８は、入力インバータ或いは出力インバータを含んでいない。Ｄｉｖ２３セル３３６内の第２のダイナミックフリップフロップ４４０もまた、入力インバータ或いは出力インバータを含んでいない。それ故、ダイナミックフリップフロップ４３８、４４０は、２つのパスゲート遅延及び１つのインバータ遅延しか含んでいない。入力インバータ及び出力インバータを除去したことにより、クリティカルパス４８８内の遅延は減少する。入力インバータ及び出力インバータの除去は、ＭＭＤ回路１０８全体が高周波数で動作することができることを可能とすることの助けの１つである。
【００５２】
図６は、図４のＤｉｖ２３セル３３６内の第２のダイナミックフリップフロップ４４０及びＮＡＮＤゲート４５２を示したトランジスタレベルの図である。第２のダイナミックフリップフロップ４４０は、第１のトランジスタ６５６、第２のトランジスタ６５８、第３のトランジスタ６６０、第４のトランジスタ６６２、第５のトランジスタ６６４、及び第６のトランジスタ６６６を含んでいる。第１のトランジスタ６５６及び第２のトランジスタ６５８は、第１のパスゲート６６８を形成する。第３のトランジスタ６６０及び第４のトランジスタ６６２は、インバータ６７０を形成する。第５のトランジスタ６６４及び第６のトランジスタ６６６は、第２のパスゲート６７２を形成する。
【００５３】
第１のパスゲート６６８内において、ｃｌｋＢ信号は第１のトランジスタ６５６のゲートに接続されており、ｃｌｋ信号は第２のトランジスタ６５８のゲートに接続されている。第２のパスゲート６７２内において、ｃｌｋ信号は第５のトランジスタ６６４のゲートに接続されており、ｃｌｋＢ信号は第６のトランジスタ６６６のゲートに接続されている。
【００５４】
ｄ１信号は、第１及び第２のトランジスタ６５６、６５８のドレインに接続されている。ｄ１信号は、第２のダイナミックフリップフロップ４４０への入力であると考えられるかもしれない。
【００５５】
ｑ１Ｂ信号は、第５及び第６のトランジスタ６６４、６６６のソースに接続されている。ｑ１Ｂ信号は、第２のダイナミックフリップフロップ４４０の出力であると考えられるかもしれない。
【００５６】
第２のダイナミックフリップフロップ４４０は、図５に関連して説明された第１のダイナミックフリップフロップ４３８と同様に動作する。第１のパスゲート６６８は、ｃｌｋがロウのときにのみ、ｙ１を変化させる。第２のパスゲート６７２は、ｃｌｋがハイのときにのみ、ｑ１Ｂを変化させる。これらの２つのパスゲート６６８、６７２を一緒に置くことで、ｑ１Ｂはｃｌｋの立ち上がりエッジでのみ変化することが許容される。
【００５７】
上述したように、ＭＭＤ回路１０８内のロジックは、クリティカルパスに対するゲート遅延を最小にするように最適化されている。これらの最適化の１つは、入力クロック信号（ｃｌｋ）の立ち上がりエッジから出力クロック信号（ＦｖＣ１Ｖ）の立ち上がりエッジまでの速いパス（fast path）があることである。これは、サプライインデューストジッタ（supply-induced jitter）（すなわち、パワーサプライ上のノイズの変動が出力クロックのタイミングに影響する程度）を最小にすることを助ける。入力クロック信号の立ち上がりエッジから出力クロック信号の立ち上がりエッジまでの速いパス（fast path）は、入力クロック信号の立ち上がりエッジからＭＣＯＢ＜０＞までの速いパスと、ＭＣＯＢ＜０＞からＦｖＣ１Ｖの立ち上がりエッジまでの速いパスとからなる。
【００５８】
ｃｌｋの立ち上がりエッジからＭＣＯＢ＜０＞までの速いパス（fast path）は、図６に示されている。上に示したように、ｃｌｋがハイになると、ｑ１Ｂは変化することができる。これは、ｃｌｋがハイになったときにトランジスタ６６４、６６６がターンオンし、ｙ１Ｂをｑ１Ｂに伝播させるためである。ｑ１Ｂ信号は、ＮＡＮＤゲート４５２内のトランジスタ６７６のゲートに接続されている。ＭＣＯＢ信号は、このトランジスタ６７６のドレインからもたらされる。したがって、入力信号の立ち上がりエッジからＭＣＯＢ＜０＞まで丁度１クロックゲート遅延がある（すなわち、ＮＡＮＤゲート４５２内のトランジスタ６７６）。ｃｌｋの立ち上がりエッジからＭＣＯＢ＜０＞までの速いパスは、サプライインデューストジッタ（supply-induced jitter）を最小にすることを助ける１つのファクタであり、それは、高周波数で動作させながら、ＭＭＤ回路１０８のパフォーマンス全体を向上させるかもしれない。
【００５９】
上に示したように、ＭＣＯＢ＜０＞信号は、短いパルス信号である。ＭＣＯＢ＜０＞信号は、パルスストレッチング回路に供給され、出力クロック信号ＦｖＣ１Ｖを生成するためにＭＣＯＢ＜０＞信号の期間（duration）を伸張する（extend）。図７は、パルスストレッチング回路７７８を示したトランジスタレベルの図であり、それはＲＳラッチ７７８としてインプリメントされる。
【００６０】
ＲＳラッチ７７８は、第１のＮＡＮＤゲート７８０及び第２のＮＡＮＤゲート７８２を含んでいる。ＭＣＯＢ＜０＞信号は、第２のＮＡＮＤゲート７８２に入力される。ＭＣＯＢｐｕｌｓｅＢと呼ばれる信号は、第１のＮＡＮＤゲート７８０に入力される。Ｆｖ１ＣＶ信号は、第２のＮＡＮＤゲート７８２によって出力される。
【００６１】
第１及び第２のＮＡＮＤゲート７８０、７８２の出力は、クロス結合されている（cross-coupled）。それ故、２つのＮＡＮＤゲート７８０、７８２はＲＳラッチ７７８を形成し、それは１つの入力がロウとなるとその出力がハイとなる。特に、ＭＣＯＢ＜０＞がロウになると、出力ＦｖＣ１Ｖはハイとなる。
【００６２】
ＭＣＯＢｐｕｌｓｅＢ信号は、リセット信号である。それは、トータルのクロックサイクル時間のいくらかのパーセンテージ（例えば、２０％）の後にＲＳラッチ７７８をリセットする。
【００６３】
上に示したように、ＲＳラッチ７７８は、パルスストレッチング回路として考えられるかもしれない。ＭＣＯＢ＜０＞は、非常に速いパルス（fast pulse）である。それは、１つのＲＦクロックサイクルについてだけハイである。ＲＳラッチ７７８は、入力としてＭＣＯＢ＜０＞を受け取り、それは、はるかに低い周波数（例えば、４０ＭＨｚ）クロックサイクルのいくらかのパーセンテージについてハイにとどまる信号（ＦｖＣ１Ｖ）を出力する。言い換えると、短いパルスＭＣＯＢ＜０＞は、ＲＳラッチ７７８をセットするために用いられる。それは、リセット信号ＭＣＯＢｐｕｌｓｅＢがロウになるまで数クロックサイクルについてセットにとどまり、それはＲＳラッチ７７８をリセットする。
【００６４】
上に示したように、ＭＭＤ回路１０８内のロジックは、クリティカルパスに対するゲート遅延を最小にするように最適化されている。これらの最適化の１つは、入力クロック信号（ｃｌｋ）の立ち上がりエッジから出力クロック信号（ＦｖＣ１Ｖ）の立ち上がりエッジまでの速いパス（fast path）があることである。これは、サプライインデューストジッタ（supply-induced jitter）を最小にすることを助ける。入力クロック信号の立ち上がりエッジから出力クロック信号の立ち上がりエッジまでの速いパス（fast path）は、入力クロックの立ち上がりエッジからＭＣＯＢ＜０＞までの速いパスと、ＭＣＯＢ＜０＞からＦｖＣ１Ｖの立ち上がりエッジまでの速いパスとからなる。
【００６５】
ＭＣＯＢ＜０＞からＦｖＣ１Ｖの立ち上がりエッジまでの速いパスは、図７に示されている。特に、ＭＣＯＢ＜０＞とＦｖＣ１Ｖの立ち上がりエッジとの間に、丁度１ゲート遅延がある（ＮＡＮＤゲート７８２内のトランジスタ７９０）。
【００６６】
それ故、入力クロックの立ち上がりエッジからＦｖＣ１Ｖの立ち上がりエッジまで、２ゲート遅延だけがある。上述したように、入力クロックの立ち上がりエッジからＭＣＯＢ＜０＞までに１ゲート遅延がある（すなわち、ＮＡＮＤゲート４５２内のトランジスタ６７６）。そして、述べたように、ＭＣＯＢ＜０＞とＦｖＣ１Ｖの立ち上がりエッジとの間に、丁度１ゲート遅延がある（ＮＡＮＤゲート７８２内のトランジスタ７９０）。ｃｌｋの立ち上がりエッジからＦｖＣ１Ｖの立ち上がりエッジまでの速いパスは、サプライインデューストジッタ（supply-induced jitter）を最小にすることを助ける１つのファクタであり、それは、高周波数で動作させながら、ＭＭＤ回路１０８のパフォーマンス全体を向上させるかもしれない。
【００６７】
上に示したように、ＭＭＤ回路１０８は、高クロック周波数で動作できるように最適化されている。これらの最適化のいくつかは、すでに述べてきた。他の最適化は、ＭＭＤ回路１０８で用いられるいくつかのトランジスタが、ピーク動作周波数を最大にするようなサイズにされていることである。
【００６８】
図８は、トランジスタサイジングに関連した最適化の例を示している。特に、図８は、ＤｉＶ２３セル３３６内のＮＯＲゲート４５４を示している。ＮＯＲゲート４５４は、第１のトランジスタ８８４、第２のトランジスタ８８６、第３のトランジスタ８８８、第４のトランジスタ８９０、第５のトランジスタ８９２、及び第６のトランジスタ８９４を含んでいる。ｑ１信号は、ＮＯＲゲート４５４に入力されている。
【００６９】
第１のトランジスタ８８４及び第２のトランジスタ８８６は、３．２μの幅を有している。第３のトランジスタは、７００ｎｍの幅を有している。（３つのトランジスタ８８４、８８６、８８８は全て、１００ｎｍの長さを有している。）それ故、第１及び第２のトランジスタ８８４、８８６の幅と第３のトランジスタ８８８の幅との間の比率は、概ね５：１である。
【００７０】
第４のトランジスタ８９０及び第５のトランジスタ８９２の幅は、第１のトランジスタ８８４及び第２のトランジスタ８８６の幅と同じである（すなわち、３．２μ）。第６のトランジスタ８９４の幅は、第３のトランジスタ８８８の幅と同じである（すなわち、７００ｎｍ）。それ故、第４及び第５のトランジスタ８９０、８９２の幅と第６のトランジスタ８９４の幅との間の比率は、概ね５：１である。
【００７１】
この比率は、コンベンショナルなＮＯＲゲートのＣＭＯＳインプリメンテーションの対応する比率、概ね４：１よりも大きい。言い換えると、第１及び第２のトランジスタ８８４、８８６と第４及び第５のトランジスタ８９０、８９２は、コンベンショナルなＮＯＲゲートのＣＭＯＳインプリメンテーションよりも広い。
【００７２】
トランジスタ８８４、８８６及びトランジスタ８９０、８９２の幅が増加することは、ＭＭＤ回路１０８内のトランジスタのサイジングに関連した最適化の１つの例である。トランジスタのスピードは幅とともに増加するため、増加したトランジスタの幅は、ＭＭＤ回路１０８全体が高周波数で動作することができることを可能とする助けの１つのファクタである。
【００７３】
他の最適化は、ＭＭＤ回路１０８のレイアウトが、高周波数を達成するために最適化されていることである（すなわち、多数のドレインシェアリング（lots of drain sharing）及び（最小のクロックルーティング（minimal clock routing））。
【００７４】
図９は、無線デバイス９０２で用いられるかもしれない種々のコンポーネントを示している。無線デバイス９０２は、ここで述べたＭＭＤ回路１０８で用いるかもしれないデバイスの例である。無線デバイス９０２は、ベースステーション或いはリモートステーションである。
【００７５】
無線デバイス９０２は、無線デバイス９０２の動作を制御するプロセッサ９０４を含んでいるかもしれない。プロセッサ９０４は、中央処理ユニット（ＣＰＵ）と呼ばれるかもしれない。リードオンリメモリ（ＲＯＭ）及びランダムアクセスメモリ（ＲＡＭ）の両方を含むかもしれないメモリ９０６は、プロセッサ９０４にインストラクション及びデータを供給する。メモリ９０６の一部は、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）を含むかもしれない。プロセッサ９０４は典型的には、メモリ９０６に記憶されたプログラムインストラクションに基づいて、ロジカル及びアリスマティックオペレーションを実行する。メモリ９０６内のインストラクションは、ここで述べられた方法をインプリメントするために実行されるかもしれない。
【００７６】
無線デバイス９０２は、無線デバイス９０２と遠隔地との間のデータの送信及び受信を可能にするために、送信機９１０及び受信機９１２を含んだハウジング９０８を含んでいるかもしれない。送信機９１０及び受信機９１２は、トランシーバー９１４へと結合されるかもしれない。アンテナ９１６は、ハウジング９０８に取り付けられ、トランシーバー９１４に電気的に結合されている。無線デバイス９０２は、複数の送信機、複数の受信機、複数のトランシーバー及び／又はアンテナ（図示せず）を含むかもしれない。
【００７７】
無線デバイス９０２はまた、トランシーバー９１４によって受信される信号のレベルを検出し及び量るために用いられる信号検出器９１８を含んでいるかもしれない。信号検出器９１８は、トータルエネルギー、擬似ノイズ（ＰＮ）チップ毎のパイロットエネルギー、パワースペクトラル密度及び他の信号、といった信号を検出するかもしれない。無線デバイス９０２はまた、信号を処理するために用いるデジタルシグナルプロセッサ（ＤＳＰ）９２０を含んでいるかもしれない。
【００７８】
無線デバイス９０２の種々のコンポーネントは、データバスに加えて、パワーバス、制御信号バス、ステータス信号バスを含むかもしれないバスシステム９２２によって、互いに結合されるかもしれない。しかしながら、明確化のために、種々のバスは、バスシステム９２２として、図９では示されている。
【００７９】
特許請求の範囲は、上述した詳細な構成及びコンポーネントに限定されるものではない。種々の変更、チェンジ及びバリエーションが、特許請求の範囲から逸脱することなく、ここで述べられたシステム、方法及び装置のアレンジメント、動作及び細目においてなされるかもしれない。
【図１】
2012501110.tif 000003
【図２】
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【図２Ａ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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