(57)【要約】【課題】  半導体構成体がバイポーラトランジスタ（１０１）及び間隔構成体（２６５−１又は２６５−２）を包含している。【解決手段】  該トランジスタはエミッタ（２４１）、ベース（２４３）、コレクタ（２４５）を有している。該ベースはベースコンタクト部分（２４３−１）、該エミッタの下側で且つ該コレクタの物質上方に位置されているイントリンシックベース部分（２４３Ｉ−１）、該イントリンシックベース部分とベースコンタクト部分との間に延在しているベースリンク部分（２４３Ｌ−１）を包含している。該間隔構成体は、間隔コンポーネント及び上部半導体表面に沿って延在する分離用誘電体層（２６７−１又は２６７−２）を包含している。該間隔コンポーネントは、該ベースリンク部分の上方で該誘電体層上に位置されており、好適には多結晶半導体物質であるほぼ非単結晶の半導体物質の横方向間隔部分（２６９−１又は２６９−２）を包含している。該横方向間隔部分の両側の第１及び第２下部端部（３０５−１及び３０７−１）は該ベースリンク部分の両側の第１及び第２上部端部（２９７−１及び２９９−１）に対して横方向に適合し、その長さを決定し且つそれにより制御する。【選択図】  図５−０
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【特許請求の範囲】
【請求項１】
半導体構成体において、
上部表面を有する半導体ボディの夫々のゾーンとして一次ベースと、一次エミッタと、一次コレクタとを有する一次バイポーラ接合トランジスタ（「ＢＪＴ」）が設けられており、該ベースは第１導電型であり且つ（ｉ）該エミッタの下側で且つ該コレクタの物質上方に位置されている一次イントリンシックベース部分、（ｉｉ）該ボディの上部表面へ延在する一次ベースコンタクト部分、及び（ｉｉｉ）該イントリンシックベース部分とベースコンタクト部分との間に延在する一次ベースリンク部分を有しており、該エミッタ及びコレクタは第１導電型と反対の第２導電型であり且つ該ベースによって互いに分離されていて該ベースと夫々の一次ＰＮ接合を形成しており、該エミッタは該ボディの上部表面へ延在しており且つ該ベースリンク部分によって該ベースコンタクト部分から横方向に分離されており、
（ｉ）該ボディの上部表面上に位置されている一次分離用誘電体層と、（ｉｉ）該ベースリンク部分上方で該誘電体層上に位置されているほぼ非単結晶性の半導体物質の一次横方向間隔部分を有する一次間隔コンポーネントと、を有する一次間隔構成体が設けられており、該ベースリンク部分のほぼ反対の第１及び第２上部端部が該横方向間隔部分の夫々のほぼ反対の夫々の第１及び第２下部端部に対してほぼ横方向に適合している、
半導体構成体。
【請求項２】
請求項１において、該ベースリンク部分の第１及び第２上部端部が、該横方向間隔部分の第１及び第２下部端部から夫々ほぼ一定の第１及び第２横方向距離だけ分離されている半導体構成体。
【請求項３】
請求項１において、該ベースリンク部分の第１及び第２上部端部が、該横方向間隔部分の第１及び第２下部端部よりも一層離れている半導体構成体。
【請求項４】
請求項１において、該間隔コンポーネントが、該横方向間隔部分の第１及び第２横方向側部が夫々第１及び第２下部端部を包含するように、該横方向間隔部分のほぼ反対の第１及び第２横方向側部に夫々沿って位置されている第１及び第２誘電体分離用スペーサを包含している半導体構成体。
【請求項５】
請求項４において、第１及び第２誘電体スペーサが該ベースリンク部分の第１及び第２上部端部上方に夫々位置されている半導体構成体。
【請求項６】
請求項１において、該ベースコンタクト部分が該イントリンシックベース部分及びベースリンク部分よりも一層高度にドープされている半導体構成体。
【請求項７】
請求項１において、該横方向間隔部分の該非単結晶半導体物質が、著しく導電性であるために半導体ドーパントを含有しており、本構成体が更に該横方向間隔部分へ基準電圧を供給する電源を包含している半導体構成体。
【請求項８】
請求項１において、該コレクタが、主要コレクタ部分と、下側に存在する一層高度にドープしたディープコレクタ層と、を有している半導体構成体。
【請求項９】
請求項１において、
該半導体ボディが基板と該基板上に位置されているエピタキシャル層とを有しており、
該コレクタが主要コレクタ部分と下側に存在しており該基板と該エピタキシャル層との界面に沿って位置されている一層高度にドープした埋込コレクタ層とを有している、
半導体構成体。
【請求項１０】
請求項１−９の内のいずれか１項において、該横方向間隔部分の該非単結晶半導体物質がほぼ多結晶半導体物質である半導体構成体。
【請求項１１】
請求項１において、
該ベースが、（ｉ）該ボディの上部表面へ延在している付加的なベースコンタクト部分、及び（ｉｉ）該イントリンシックベース部分と付加的なベース部分との間に延在している付加的なベースリンク部分、を包含しており、該イントリンシックベース部分が該付加的なベースリンク部分によって該付加的なベースコンタクト部分から横方向に分離されており、
本半導体構成体が、（ｉ）該ボディの上部表面上に位置されている付加的な誘電体層、及び（ｉｉ）該付加的なベースリンク部分上方の該付加的な誘電体層上に位置されているほぼ非単結晶半導体物質の付加的な横方向間隔部分を具備している付加的な間隔コンポーネント、を有する付加的な間隔構成体を包含しており、該付加的なベースリンク部分のほぼ反対の第１及び第２上部端部は該付加的な横方向間隔部分の夫々ほぼ反対の第１及び第２下部端部に横方向に適合している、
半導体構成体。
【請求項１２】
請求項１１において、
該一次ベースリンク部分の第１及び第２上部端部が該一次横方向間隔部分の第１及び第２下部端部から夫々ほぼ一定の一次第１及び第２横方向距離だけ分離されており、
該付加的なベースリンク部分の第１及び第２上部端部が該付加的な横方向間隔部分の第１及び第２下部端部から夫々ほぼ一定の付加的な第１及び第２横方向距離だけ分離されている、
半導体構成体。
【請求項１３】
請求項１において、更に、
該一次ＢＪＴに対して相補的な更なるＢＪＴが設けられており、該更なるＢＪＴは、更なるベースと、更なるエミッタと、更なるコレクタとを該半導体ボディの夫々のゾーンとして有しており、該更なるベースは、第２導電型であって且つ（ｉ）該更なるエミッタの下側で該更なるコレクタの物質の上方に位置されている更なるイントリンシックベース部分、（ｉｉ）該ボディの上部表面へ延在している更なるベースコンタクト部分、及び（ｉｉｉ）該更なるイントリンシックベース部分とベースコンタクト部分との間に延在している更なるベースリンク部分を有しており、該更なるエミッタ及びコレクタは第１導電型であって且つ該更なるベースと夫々更なるＰＮ接合を形成するために該更なるベースによって互いに分離されており、該更なるエミッタは該ボディの上部表面へ延在しており且つ該更なるベースリンク部分によって該更なるベースコンタクト部分から横方向に分離されており、
（ｉ）該ボディの上部表面上に位置されている更なる分離用誘電体層、及び（ｉｉ）該更なるベースリンク部分上方で該更なる誘電体層上に位置されているほぼ非単結晶半導体物質の更なる横方向間隔部分を具備している更なる間隔コンポーネント、を有している更なる間隔構成体が設けられており、該更なるベースリンク部分のほぼ反対の第１及び第２上部端部が該更なる横方向間隔部分の夫々ほぼ反対の第１及び第２下部端部に対してほぼ横方向に適合している、
半導体構成体。
【請求項１４】
請求項１３において、
該一次ベースリンク部分の第１及び第２上部端部が該一次横方向間隔部分の第１及び第２下部端部から夫々ほぼ一定の一次第１及び第２横方向距離だけ分離されており、
該更なるベースリンク部分の第１及び第２上部端部が該更なる横方向間隔部分の第１及び第２下部端部から夫々ほぼ一定の更なる第１及び第２横方向距離だけ分離されている、
半導体構成体。
【請求項１５】
請求項１３において、
該一次ベースリンク部分の第１及び第２上部端部が該一次横方向間隔部分の第１及び第２下部端部よりも一層遠くに離れており、
該更なるベースリンク部分の第１及び第２上部端部が該更なる横方向間隔部分の第１及び第２下部端部よりも一層遠くに離れている、
半導体構成体。
【請求項１６】
請求項１３において、
該一次間隔コンポーネントが、該一次横方向間隔部分の第１及び第２横方向側部が夫々その第１及び第２下部端部を包含するように該一次横方向間隔部分のほぼ反対の第１及び第２横方向側部に沿って夫々位置されている一次第１及び第２誘電体分離用スペーサを包含しており、
該更なる間隔コンポーネントが、該更なる横方向間隔部分の第１及び第２横方向側部が夫々その第１及び第２下部端部を包含するよう該更なる横方向間隔部分のほぼ反対の第１及び第２横方向側部に沿って夫々位置されている更なる第１及び第２誘電体分離用スペーサを包含している、
半導体構成体。
【請求項１７】
請求項１６において、
該一次第１及び第２誘電体スペーサが該一次ベースリンク部分の第１及び第２上部端部夫々上方に位置されており、
該更なる第１及び第２誘電体スペーサが該更なるベースリンク部分の第１及び第２上部端部の夫々上方に位置されている、
半導体構成体。
【請求項１８】
請求項１３において、各コレクタが主要コレクタ部分と下側に存在している一層高度にドープされているコレクタ層とを有している半導体構成体。
【請求項１９】
請求項１３において、
該半導体ボディが基板と該基板上に位置されているエピタキシャル層とを有しており、
各コレクタが主要コレクタ部分と下側に存在しており該基板と該エピタキシャル層との間の界面に沿って位置されている一層高度にドープされている埋込コレクタ層とを有している、
半導体構成体。
【請求項２０】
請求項１１乃至１９の内のいずれか１項において、該横方向間隔部分の該非単結晶半導体物質が主に多結晶半導体物質である半導体構成体。
【請求項２１】
請求項１において、該半導体ボディが第１導電型の一次ボディ物質を有しており、本構成体が更に一次電界効果トランジスタを有しており、該一次電界効果トランジスタが、
該ボディ物質の一次チャンネルゾーン、
該半導体ボディ内にその上部表面に沿って位置されており、該チャンネルゾーンによって横方向に分離されており、且つ該ボディ物質と夫々のＰＮ接合を形成するために第２導電型である、一対の一次ソース／ドレイン（「Ｓ／Ｄ」）ゾーン、
該チャンネルゾーンの上側に位置している一次ゲート誘電体層、
該チャンネルゾーン上方で該ゲート誘電体層の上側に位置しており且つドープした非単結晶半導体物質を有している一次ゲート電極、
を有している、半導体構成体。
【請求項２２】
請求項２１において、各Ｓ／Ｄゾーンが主要部分と一層軽度にドープした横方向延長部とを有しており、該チャンネルゾーンが該ボディの上部表面に沿って該横方向延長部によって終端されている、半導体構成体。
【請求項２３】
請求項２２において、更に、該ゲート電極の横断方向側部に沿って夫々位置されている一対の誘電体側壁スペーサを包含している半導体構成体。
【請求項２４】
請求項２１乃至２３の内のいずれか１項において、該横方向間隔部分及び該ゲート電極がほぼ同じ厚さである半導体構成体。
【請求項２５】
請求項２１において、該半導体ボディが第２導電型の更なるボディ物質を包含しており、本構成体が更に該一次電界効果トランジスタに対して相補的な更なる電界効果トランジスタを包含しており、該更なる電界効果トランジスタが、
該更なるボディ物質の更なるチャンネルゾーン、
該半導体ボディ内にその上部表面に沿って位置されており、該更なるチャンネルゾーンによって横方向に分離されており、且つ該更なるボディ物質と夫々のＰＮ接合を形成するために第１導電型である一対の更なるＳ／Ｄゾーン、
該更なるチャンネルゾーンの上側に位置している更なるゲート誘電体層、
該更なるチャンネルゾーンの上方で該更なるゲート誘電体層の上側に位置しており且つドープした非単結晶半導体物質を有している更なるゲート電極、
を有している、半導体構成体。
【請求項２６】
請求項２５において、各Ｓ／Ｄゾーンが主要部分と一層軽度にドープした横方向延長部とを有しており、各ＦＥＴの該チャンネルゾーンが該ボディの上部表面に沿ってその横方向延長部によって終端されている、半導体構成体。
【請求項２７】
請求項２６において、更に、
該一次ゲート電極の横断方向側部に沿って夫々位置されている一対の一次誘電体側壁スペーサ、
該更なるゲート電極の横断方向側部に沿って夫々位置されている一対の更なる誘電体側壁スペーサ、
を包含している半導体構成体。
【請求項２８】
請求項２５乃至２７の内のいずれか１項において、該横方向間隔部分及び該ゲート電極がほぼ同じ厚さである半導体構成体。
【請求項２９】
一次バイポーラ接合トランジスタ（「ＢＪＴ」）を有する半導体構成体を製造する方法において、
（ａ）該ＢＪＴ用の第１導電型の一次ベースの一次ベースリンク部分及び一次イントリンシックベース部分であることが意図されている半導体ボディの物質内へ第１導電型の第１半導体ドーパントを、及び（ｂ）該ＢＪＴ用の第２導電型の一次コレクタの少なくとも一部であることが意図されている該半導体ボディの物質内へ第１導電型と反対の第２導電型の第１半導体ドーパントを、導入し、
（ｉ）該ベースリンク部分用に意図されている該半導体ボディの該物質に沿って位置されている一次分離用誘電体層、及び（ｉｉ）該ベースリンク部分であることが意図されている該半導体ボディの該物質のほぼ反対の第１及び第２上部端部が該横方向間隔部分の夫々ほぼ反対の第１及び第２下部端部に対してほぼ横方向に適合するように該ベースリンク部分用に意図されている該半導体ボディの該物質上方で該誘電体層の上に位置されているほぼ非単結晶半導体物質の一次横方向間隔部分を具備する一次間隔コンポーネント、を有している一次間隔構成体を有するボディの上側に位置する構成体を設け、
その後に、（ａ）該横方向間隔部分及びその横方向側部に沿っての任意の物質をドーパント阻止用シールドとして使用して該ベースの一次ベースコンタクト部分を画定するために該半導体ボディ内に第１導電型の第２半導体ドーパントを、及び（ｂ）該半導体構成体の製造完了時において、（ｉ）エミッタ及びコレクタがベースによって互いに分離されていて該ベースと夫々一次ＰＮ接合を形成し、（ｉｉ）該イントリンシックベース部分が該エミッタの下側で且つ該コレクタの物質の上方に位置されており、（ｉｉｉ）該ベースリンク部分が該イントリンシックベース部分とベースコンタクト部分との間に延在し且つ該エミッタを該ベースコンタクト部分から横方向に分離し、且つ（ｉｖ）該半導体ボディは該ベースコンタクト部分及び該エミッタがそれに対して延在する上部表面を有している、ように、該横方向間隔部分及びその横方向側部に沿っての任意の物質をドーパント阻止用シールドとして使用して該ＢＪＴ用の第２導電型の一次エミッタを画定するため該半導体ボディ内に第２導電型の第２半導体ドーパントを、導入する、
ことを包含している方法。
【請求項３０】
請求項２９において、第１及び第２導電型の該第２ドーパントの導入が、該半導体構成体の製造完了時において、該ベースリンク部分の第１及び第２上部端部が該横方向間隔部分の第１及び第２下部端部から夫々ほぼ一定の第１及び第２横方向距離だけ分離されている、ように実施される方法。
【請求項３１】
請求項２９において、
該ボディの上側に位置する構成体を設ける該動作が、該横方向間隔部分の第１及び第２横方向側部が夫々その第１及び第２下部端部を包含するように該横方向間隔部分のほぼ反対の第１及び第２横方向側部に沿って夫々位置されている第１及び第２誘電体分離用スペーサを包含するために該間隔コンポーネントを形成することを包含しており、
該ベースコンタクト部分を画定するために第１導電型の第２ドーパントの導入期間中に使用される該ドーパント阻止用シールドが該誘電体スペーサを包含しており、
該エミッタを画定するために第２導電型の第２ドーパントの導入期間中に使用される該ドーパント阻止用シールドが該誘電体スペーサを包含している、
方法。
【請求項３２】
請求項３１において、第１及び第２導電型の該第２ドーパントの導入が、該半導体構成体の製造完了時において、該第１及び第２誘電体スペーサが該ベースリンク部分の該第１及び第２上部端部の上方に夫々位置されるように、実施される方法。
【請求項３３】
請求項２９において、該コレクタの主要コレクタ部分が、第２導電型の該第１ドーパントによって少なくとも部分的に画定され、本方法が、更に、該主要コレクタ部分の下側に位置し且つそれよりも一層高度にドープされているディープコレクタ層を画定するために該半導体ボディ内に第２導電型の付加的な半導体ドーパントを導入することを包含している、方法。
【請求項３４】
請求項２９において、更に、
基板上にエピタキシャル層を成長させることとなる手順によって該半導体ボディを形成し、
該コレクタを（ｉ）第２導電型の該第１ドーパントによって少なくとも部分的に画定される主要コレクタ部分、及び（ｉｉ）該基板と該エピタキシャル層との間の界面に沿って設けられる下側に位置する一層高度にドープした埋込コレクタ層、を有するべく形成する、ことを包含している方法。
【請求項３５】
請求項２９乃至３４の内のいずれか１項において、該横方向間隔部分の該非単結晶半導体物質が該半導体構成体の製造完了時においてほぼ多結晶半導体物質である方法。
【請求項３６】
該半導体構成体が該一次ＢＪＴに対して相補的な更なるＢＪＴを包含しており、
本方法が、（ａ）該更なるＢＪＴ用の第２導電型の更なるベースの更なるベースリンク部分及び更なるイントリンシックベース部分であることが意図されている該半導体ボディの物質内に第２導電型の更なる半導体ドーパントを、及び（ｂ）該更なるＢＪＴ用の第１導電型の更なるコレクタの少なくとも一部であることが意図されている該半導体ボディの物質内に第１導電型の更なる半導体ドーパントを、導入することを包含しており、
該ボディの上側に位置している構成体を設ける該動作が、（ｉ）該更なるベースリンク部分用に意図されている該半導体ボディの物質に沿って位置されている更なる分離用誘電体層、及び（ｉｉ）該更なるベースリンク部分であることが意図されている該半導体ボディの物質のほぼ反対の第１及び第２上部端部が更なる横方向間隔部分のほぼ反対の第１及び第２下部端部と夫々ほぼ横方向に適合するように該更なるベースリンク部分用に意図されている該半導体ボディの物質上方で該更なる誘電体層上に位置されているほぼ非単結晶半導体物質の更なる横方向間隔部分を有する更なる間隔コンポーネント、を有する更なる間隔構成体を包含するためそれを増大させることを包含しており、
第１及び第２導電型の該第２ドーパントの該導入が、（ａ）該更なる横方向間隔部分及びその横方向側部に沿っての任意の物質をドーパント阻止用シールドとして使用して該更なるベースの更なるベースコンタクト部分を画定するために該半導体ボディ内に第２導電型の該第２ドーパントを、及び（ｂ）該半導体構成体の製造完了時において、（ｉ）更なるエミッタ及び更なるコレクタが該更なるベースと夫々更なるＰＮ接合を形成するために該更なるベースによって互いに分離されており、（ｉｉ）該更なるイントリンシックベース部分が該更なるエミッタの下側で且つ該更なるコレクタの物質の上方に位置されており、（ｉｉｉ）該更なるベースリンク部分が該更なるイントリンシックベース部分及び更なるベースコンタクト部分の間に延在し且つ該更なるエミッタを該更なるベースコンタクト部分から横方向に分離しており、且つ（ｉｖ）該更なるベースコンタクト部分及び該更なるエミッタが該ボディの上部表面へ延在している、ように該更なる横方向間隔部分及びその横方向側部に沿っての任意の物質をドーパント阻止用シールドとして使用して該更なるＢＪＴ用の第１導電型の更なるエミッタを画定するため該半導体ボディ内に第１導電型の該第２ドーパントを、導入することを包含している、
方法。
【請求項３７】
請求項３６において、第１及び第２導電型の該第２ドーパントの該導入が、該半導体構成体の製造完了時において、
該一次ベースリンク部分の該第１及び第２上部端部が該一次横方向間隔部分の該第１及び第２下部端部から夫々ほぼ一定の一次第１及び第２横方向距離だけ分離されており、
該更なるベースリンク部分の該第１及び第２上部端部が該更なる横方向間隔部分の該第１及び第２下部端部から夫々ほぼ一定の更なる第１及び第２横方向距離だけ分離されている、
ように実施される方法。
【請求項３８】
請求項３６において、
該ボディの上側に位置している構成体を設ける動作が、（ａ）該一次横方向間隔部分の第１及び第２横方向側部がその第１及び第２下部端部を包含するように該一次横方向間隔部分のほぼ反対の第１及び第２側部に沿って夫々一次第１及び第２誘電体分離用スペーサを包含するために該一次間隔コンポーネントを形成し、且つ（ｂ）該更なる横方向間隔部分の第１及び第２横方向側部が夫々その第１及び第２下部端部を包含するように該更なる横方向間隔部分のほぼ反対の第１及び第２横方向側部に沿って夫々更なる第１及び第２誘電体分離用スペーサを包含するために該更なる間隔コンポーネントを形成する、ことを包含しており、
該一次ベースコンタクト部分及び更なるエミッタを画定するために第１導電型の該第２ドーパントの導入期間中に使用される該ドーパント阻止用シールドが該誘電体スペーサを包含しており、
該一次エミッタ及び該更なるベースコンタクト部分を画定するために第２導電型の該第２ドーパントの導入期間中に使用される該ドーパント阻止用シールドが該誘電体スペーサを包含している、
方法。
【請求項３９】
請求項３８において、第１及び第２導電型の該第２ドーパントの導入が、該半導体構成体の製造完了時において、
該一次第１及び第２誘電体スペーサが該一次ベースリンク部分の第１及び第２上部端部上方に夫々位置されており、
該更なる第１及び第２誘電体スペーサが該更なるベースリンク部分の第１及び第２上部端部上方に夫々位置されている、
ように、実施される方法。
【請求項４０】
請求項３６において、（ａ）該一次コレクタの一次主要コレクタ部分が第２導電型の該第１ドーパントによって少なくとも部分的に画定され、且つ（ｂ）該更なるコレクタの更なる主要コレクタ部分が第１導電型の該更なるドーパントによって少なくとも部分的に画定され、本方法が、更に、
第２導電型の付加的な半導体ドーパントを該半導体ボディ内に導入させて該一次主要コレクタ部分の下側に位置し且つそれよりも一層高度にドープされている一次ディープコレクタ層を画定し、
第１導電型の付加的な半導体ドーパントを該半導体ボディ内に導入させて該更なる主要コレクタ部分の下側に位置し且つそれよりも一層高度にドープされている更なるディープコレクタ層を画定する、
ことを包含している方法。
【請求項４１】
請求項３６において、更に、
基板上にエピタキシャル層を成長させることとなる手順により該半導体ボディを形成し、
（ｉ）第２導電型の該第１ドーパントによって少なくとも部分的に画定される主要コレクタ部分、及び（ｉｉ）該基板と該エピタキシャル層との間の界面に沿って設けられる下側に位置している一層高度にドープした埋込コレクタ層、を有する該一次コレクタを形成し、
（ｉ）第１導電型の該更なるドーパントによって少なくとも部分的に画定される主要コレクタ部分、及び（ｉｉ）該基板と該エピタキシャル層との間の界面に沿って設けられる下側に位置している一層高度にドープした埋込コレクタ層、を有する該更なるコレクタを形成する、
ことを包含している方法。
【請求項４２】
請求項２９において、
該半導体構成体が一次電界効果トランジスタ（「ＦＥＴ」）を包含しており、
該半導体構成体が第１導電型の一次ボディ物質を包含しており、
該ボディの上側に位置している構成体を設ける該動作が、（ｉ）該ゲート誘電体層が該ＦＥＴ用の第１導電型の一次チャンネルゾーンであることが意図されている該ボディ物質の一部の上側に位置しており、且つ（ｉｉ）該ゲート電極が該チャンネルゾーンであることが意図されている該ボディ物質の該部分の上方に該ゲート誘電体層の上側に位置している非単結晶半導体物質を有している、ように該ＦＥＴ用の一次ゲート誘電体層及び一次ゲート電極を包含するためにそれを増大させることを包含しており、
第２導電型の該第２ドーパントの導入が、Ｓ／Ｄゾーンが該ボディ物質と夫々のＰＮ接合を形成するために該チャンネルゾーンによって横方向に分離されているように該ＧＦＥＴ用の第２導電型の一対の一次ソース／ドレイン（「Ｓ／Ｄ」）ゾーンを少なくとも部分的に画定するために該半導体ボディ内に第２導電型の該第２ドーパントを導入することを包含している、
方法。
【請求項４３】
請求項４２において、該ボディの上側に位置している構成体を設ける該動作が、
該半導体ボディに該絶縁性ゲート電極の物質を包含する表面誘電体層を設け、
該表面誘電体層上にほぼ非単結晶の半導体物質の層を付着させ、
該ほぼ非単結晶の半導体物質の該層をパターニングして該横方向間隔部分及び該ゲート電極を画定する、
ことを包含している方法。
【請求項４４】
請求項４３において、該パターニング動作が、
ほぼ非単結晶の半導体物質の該層の上にホトレジストマスクを形成し、
該マスクにおける開口を介して露出される非単結晶の半導体物質を除去して該横方向間隔部分及び該ゲート電極を画定する、
ことを包含している方法。
【請求項４５】
請求項４２乃至４４の内のいずれか１項において、該ボディの上側に位置している構成体を設ける該動作が、該横方向間隔部分及び該ゲート電極をほぼ同じ厚さであるように形成することを包含している方法。
【請求項４６】
請求項４５において、該横方向間隔部分及び該ゲート電極の該非単結晶半導体物質は、該半導体構成体の製造完了時において、ほぼ多結晶半導体物質である方法。
【請求項４７】
請求項４２において、
各Ｓ／Ｄゾーンが主要部分と一層軽度にドープした横方向延長部とを有するように形成され、該横方向延長が該ゲート誘電体層下側の該チャンネルゾーンを終端させ、
本方法が、第２導電型の該第２ドーパントの導入の前に、該ゲート電極及びその横方向側部に沿っての任意の物質をドーパント阻止用シールドとして使用して該Ｓ／Ｄゾーンの該横方向延長部ように意図されている該半導体ボディの少なくとも一対の部分内に第２導電型の付加的な半導体ドーパントを導入することを包含しており、
該ボディの上側に位置している構成体を設ける該動作が、第２導電型の該付加的なドーパントの導入の後に、該ボディの上側に位置している構成体を増大させて該ゲート電極の横断方向側部に沿って夫々位置されている一対の誘電体側壁スペーサを包含させ、
該Ｓ／Ｄゾーンの該主要部分が、該ゲート電極及び該側壁スペーサがドーパント阻止用シールドとして作用させて、第２導電型の該第２半導体ドーパントの導入によって画定される、
方法。
【請求項４８】
請求項４２において、
該半導体構成体が該一次ＦＥＴに対して相補的な更なるＦＥＴを包含しており、
該半導体ボディが第２導電型の更なるボディ物質を包含しており、
該ボディの上側に位置している構成体を設ける該動作が、該更なるＦＥＴ用の更なるゲート誘電体層及び更なるゲート電極を包含するためにそれを増大させることを包含しており、その場合に、（ｉ）該更なるゲート誘電体層は該更なるＦＥＴ用の第２導電型の更なるチャンネルゾーンであることが意図されている該更なるボディ物質の一部の上側に位置しており、且つ（ｉｉ）該更なるゲート電極は該更なるチャンネルゾーンであることが意図されている該更なるボディ物質の部分の上方に該更なるゲート誘電体層の上側に位置している非単結晶半導体物質を有しており、
第１導電型の第２ドーパントの該導入が第１導電型の該第２ドーパントを該半導体ボディ内に導入して該更なるＦＥＴ用の第１導電型の一対の更なるＳ／Ｄゾーンを少なくとも部分的に画定することを包含しており、その場合に、該更なるＳ／Ｄゾーンは該更なるボディ物質と夫々のＰＮ接合を形成するために該更なるチャンネルゾーンによって横方向に分離されている、
方法。
【請求項４９】
請求項４８において、該ボディの上側に位置している構成体を設ける該動作が、
該半導体ボディに該絶縁層及びゲート誘電体層の物質を包含する表面誘電体層に設け、
該表面誘電体層上にほぼ非単結晶半導体物質の層を付着させ、
該ほぼ非単結晶の半導体物質の層をパターニングして該横方向間隔部分及び該ゲート電極を画定する、
ことを包含している方法。
【請求項５０】
請求項４９において、該パターニング動作が、
該ほぼ非単結晶の半導体物質の層の上にホトレジストマスクを形成し、
該マスクにおける開口を介して露出された非単結晶の半導体物質を除去して該横方向間隔部分及び該ゲート電極を画定する、
ことを包含している方法。
【請求項５１】
請求項４８において、
各Ｓ／Ｄゾーンが主要部分と一層軽度にドープした横方向延長部とを有して形成し、その場合に各ＦＥＴの該横方向延長部はそのゲート誘電体層の下側においてそのチャンネルゾーンを終端させており、
本方法が、第１及び第２導電型の該第２ドーパントの導入の前に、（ａ）該一次ゲート電極及びその横方向側部に沿っての任意の物質をドーパント阻止用シールドとして使用して該一次Ｓ／Ｄゾーンの該横方向延長部用に意図されている該半導体ボディの少なくとも一対の部分内に第２導電型の付加的な半導体ドーパントを、及び（ｂ）該更なるゲート電極及びその横方向側部に沿っての任意の物質をドーパント阻止用シールドとして使用して該更なるＳ／Ｄゾーンの該横方向延長部用に意図されている該半導体ボディの少なくとも一対の部分内に第１導電型の付加的な半導体ドーパントを、導入することを包含しており、
該ボディの上側に位置している構成体を設ける該動作が、該付加的なドーパントの導入の後に、該ボディの上側に位置している構成体を増大させて、（ａ）該一次ゲート電極の横断方向側部に沿って夫々位置されている一対の一次誘電体側壁スペーサ、及び（ｂ）該更なるゲート電極の横断方向側部に沿って夫々位置されている一対の更なる誘電体側壁スペーサ、を包含させる、ことを包含しており、
該一次Ｓ／Ｄゾーンの該主要部分は、該一次ゲート電極及び該一次側壁スペーサをドーパント阻止用シールドとして作用させて、第２導電型の該第２ドーパントの導入によって画定され、
該更なるＳ／Ｄゾーンの該主要部分は、該更なるゲート電極及び該更なる側壁スペーサをドーパント阻止用シールドとして作用させて、第１導電型の該第２ドーパントの導入によって画定させる、
方法。
【請求項５２】
請求項５１において、該ボディの上側に位置している構成体を設ける該動作が、
該半導体ボディに該絶縁層及びゲート誘電体層の物質を包含している表面誘電体層を設け、
該表面誘電体層の上にほぼ非単結晶の半導体物質の層を付着させ、
該ほぼ非単結晶の半導体物質の層をパターニングして該横方向間隔部分及び該ゲート電極を形成する、
ことを包含している方法。
【請求項５３】
請求項４８において、第２導電型の該第１ドーパントの導入が、第２導電型の該更なるボディ物質の少なくとも一部を構成するウエル領域用に意図されている該半導体ボディの物質内に第２導電型の該第１ドーパントを導入すること、を包含している方法。
【請求項５４】
請求項４８において、該ボディの上側に位置している構成体を設ける該動作が、該横方向間隔部分及び該ゲート電極をほぼ同じ厚さに形成することを包含している方法。
【請求項５５】
請求項５４において、該横方向間隔部分及び該ゲート電極の該非単結晶の半導体物質が、該半導体構成体の製造完了時において、ほぼ多結晶半導体物質である方法。
【請求項５６】
請求項４８において、
該半導体構成体が該一次ＢＪＴに対して相補的な更なるＢＪＴ構成体を包含しており、
本方法が、（ａ）該更なるＢＪＴ用の第２導電型の更なるベースの更なるベースリンク部分及び更なるイントリンシックベース部分であることが意図されている該半導体ボディの物質内に第２導電型の更なる半導体ドーパントを、及び（ｂ）該更なるＢＪＴ用の第１導電型の更なるコレクタの少なくとも一部であることが意図されている該半導体ボディの物質内に第１導電型の更なる半導体ドーパントを、導入することを包含しており、
該ボディの上側に位置している構成体を設ける該動作が、（ｉ）該更なるベースリンク部分用に意図されている該半導体ボディの物質に沿って位置されている更なる分離用誘電体層、及び（ｉｉ）該更なるベースリンク部分であることが意図されている該半導体ボディの物質のほぼ反対の第１及び第２上部端部が該更なる横方向間隔部分の夫々のほぼ反対の第１及び第２下部端部とほぼ横方向に適合するように、該更なるベースリンク部分用に意図されている該半導体ボディの該物質上方で該更なる誘電体層の上に位置されているほぼ非単結晶の半導体物質の更なる横方向間隔部分を有する更なる間隔コンポーネント、を有している更なる間隔構成体を包含するためにそれを増大させることを包含しており、
第１及び第２導電型の該第２ドーパントの導入が、（ａ）該更なる横方向間隔部分及びその横方向側部に沿っての任意の物質をドーパント阻止用シールドとして使用して該更なるベースの更なるベースコンタクト部分を画定するために該半導体ボディ内に第２導電型の該第２ドーパントを、及び（ｂ）、該半導体構成体の製造完了時において、（ｉ）更なるエミッタ及び更なるコレクタが該更なるベースと夫々の一次ＰＮ接合を形成するように該更なるベースによって互いに分離されており、（ｉｉ）該更なるイントリンシックベース部分が該更なるエミッタの下側で該更なるコレクタの物質の上方に位置されており、（ｉｉｉ）該更なるベースリンク部分が該更なるイントリンシックベース部分と更なるベースコンタクト部分との間に延在しており且つ該更なるエミッタを該更なるベースコンタクト部分から横方向に離隔させており、且つ（ｉｖ）該更なるベースコンタクト部分及び該更なるエミッタが該ボディの上部表面へ延在しているように、該更なる横方向間隔部分及びその横方向側部に沿っての任意の物質をドーパント阻止用シールドとして使用して該更なるＢＪＴ用の第１導電型の更なるエミッタを画定するために該半導体ボディ内に第１導電型の該第２ドーパントを、導入することを包含している、
方法。
【請求項５７】
請求項５６において、第１及び第２導電型の該第２ドーパントの導入が、
該一次ベースリンク部分の第１及び第２上部端部が該一次横方向間隔部分の第１及び第２下部端部から夫々ほぼ一定の一次第１及び第２横方向距離だけ分離されており、
該更なるベースリンク部分の第１及び第２上部端部が該更なる横方向間隔部分の第１及び第２下部端部から夫々ほぼ一定の更なる第１及び第２横方向距離だけ分離されている、
ように実施される方法。
【請求項５８】
請求項５６において、該ボディの上側に位置する構成体を設ける動作が、
該半導体ボディに該絶縁層及びゲート誘電体層の物質を包含する表面誘電体層を設け、
該表面誘電体層の上にほぼ非単結晶半導体物質の層を付着し、及び
該ほぼ非単結晶半導体物質の層をパターニングして該横方向間隔部分及び該ゲート電極を形成する、
ことを包含している方法。
【請求項５９】
請求項５８において、該ボディの上側に位置している構成体を設ける該動作が、
該半導体ボディに該絶縁層及びゲート誘電体層の物質を包含する表面誘電体層に設け、
該表面誘電体層上にほぼ非単結晶半導体物質の層を付着させ、
該ほぼ非単結晶の半導体物質の層をパターニングして該横方向間隔部分及び該ゲート電極を画定する、
ことを包含している方法。
【請求項６０】
請求項５８又は５９において、該ボディの上側に位置している構成体を設ける動作が、該横方向間隔部分及び該ゲート電極をほぼ同じ厚さのものに形成することを包含している方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、全て本願と同日に出願した以下の国際特許出願に関連している、即ち、国際特許出願＿＿＿＿（Bulucea et al.）、代理人ドケット番号ＮＳ−７００５ＷＯ、国際特許出願＿＿＿＿（Bulucea et al.）、代理人ドケット番号ＮＳ−７０４０ＷＯ、国際特許出願＿＿＿＿（Parker et al.）、代理人ドケット番号ＮＳ−７１９２ＷＯ、国際特許出願＿＿＿＿（Bahl et al.）、代理人ドケット番号ＮＳ−７２１０ＷＯ、国際特許出願＿＿＿＿（Yang et al.）、代理人ドケット番号ＮＳ−７３１３ＷＯ、国際特許出願＿＿＿＿（Bulucea et al.）、代理人ドケット番号ＮＳ−７４３３ＷＯ、国際特許出願＿＿＿＿（Bulucea et al.）、代理人ドケット番号ＮＳ−７４３４ＷＯ、国際特許出願＿＿＿＿（French et al.）、代理人ドケット番号ＮＳ−７４３５ＷＯ、国際特許出願＿＿＿＿（Bulucea et al.）、代理人ドケット番号ＮＳ−７４３６ＷＯ、及び国際特許出願＿＿＿＿（Chaparala et al.）、代理人ドケット番号ＮＳ−７４３７ＷＯ。本書で繰り返さない範囲で、これらのその他の出願の内容は引用により本書に取り込む。
【０００２】
本発明は、半導体技術に関するものであって、更に詳細には、特に、絶縁ゲート型の電界効果トランジスタ（「ＦＥＴ」）と結合された場合のバイポーラ接合トランジスタに関するものである。以下に説明する絶縁ゲートＦＥＴ（「ＩＧＦＥＴ」）の全ては、そうでないことを表示しない限り、表面チャンネルエンハンスメントモードＩＧＦＥＴである。
【背景技術】
【０００３】
バイポーラ接合トランジスタ（「ＢＪＴ」）は、しばしば、単にバイポーラトランジスタと呼称されるが、ベースがエミッタとコレクタとの間に延在している半導体装置である。該ベースは一方の導電型、即ちＮＰＮのＢＪＴの場合にはＰ型であり且つＰＮＰのＢＪＴの場合にはＮ型、の半導体物質で形成されており、尚、「ＮＰＮ」又は「ＰＮＰ」の略語の中央の文字はベースの導電型を識別している。該エミッタ及びコレクタは、反対の導電型、即ちＮＰＮのＢＪＴに対してはＮ型且つＰＮＰのＢＪＴに対してはＰ型、の半導体物質で形成されている。そのベース対エミッタ電圧ＶＢＥが正のスレッシュホールド電圧ＶＢＥ０、典型的には、０．７Ｖの近傍、に到達する場合に、ＮＰＮのＢＪＴを介して電流が流れる。同様に、そのベース対エミッタ電圧ＶＢＥが負のスレッシュホールド電圧ＶＢＥ０、典型的には−０．７Ｖの近傍、に到達する場合には、ＰＮＰのＢＪＴを介して電流が流れる。
【０００４】
ＩＧＦＥＴは、ゲート誘電体層がゲート電極をソースゾーンとドレインゾーンとの間に延在しているチャンネルゾーンから電気的に分離させている半導体装置である。エンハンスメントモードＩＧＦＥＴにおけるチャンネルゾーンは、しばしば基板又は基板領域と呼称されるボディ領域の一部であり、それは、ソース及びドレインと夫々ＰＮ接合を形成する。エンハンスメントモードＩＧＦＥＴにおいては、チャンネルゾーンはソースとドレインとの間の半導体物質の全てから構成されている。ＩＧＦＥＴ動作期間中に、電荷キャリアが上部半導体表面に沿ってのチャンネルゾーン内に誘起されるチャンネルを介してソースからドレインへ移動する。スレッシュホールド電圧は、スレッシュホールド（最小）導通電流の与えられた定義に対してＩＧＦＥＴが電流の導通を開始させるゲート対ソース電圧の値である。チャンネル長は、上部半導体表面に沿ってのソースからドレインへの距離である。
【０００５】
「混合信号（mixed signal）」という用語は、デジタルとアナログの両方の回路ブロックを包含している集積回路（「ＩＣ」）である。デジタル回路は、典型的に、与えられた電流リーク仕様において最大潜在的デジタル速度を得るために最も積極的にスケーリングしたＮチャンネル及びＰチャンネルのＩＧＦＥＴを使用する。アナログ回路は、デジタルＩＧＦＥＴとは異なる性能条件が課されるＩＧＦＥＴ及び／又はＢＪＴを使用する。アナログＩＧＦＥＴに対する要件は、通常、高いリニア電圧利得、高い周波数においての良好な小信号及び大信号周波数応答、良好なパラメータマッチング、及び減少させた寄生効果、特に減少させた寄生容量、を包含している。アナログ及びデジタルのブロックに対して同じトランジスタを使用することが経済的に魅力があるが、そうすることは、典型的に、弱体化されたアナログ性能へ通じることとなる。アナログＩＧＦＥＴ性能に課される多くの要件は、デジタルスケーリングの結果と矛盾する。
【０００６】
デジタル回路ブロックは、製造することが可能な最も小さなＩＧＦＥＴを支配的に使用する。結果的に発生する寸法上の広がりが本来的に大きいので、デジタル回路におけるパラメータマッチングは、しばしば、比較的拙いものである。対照的に、所要の性能を達成するためにはアナログ回路において良好なパラメータマッチングが通常必要とされる。このことは、典型的に、ソース対ドレイン伝播遅延を可及的に低いものとさせるためにアナログＩＧＦＥＴを可及的に短く作ることの条件下において、アナログトランジスタをデジタルＩＧＦＥＴよりも一層大きな寸法において製造することを必要とする。
【０００７】
ＩＧＦＥＴは現在のＩＣにおける支配的なタイプのトランジスタである。その結果、ＩＧＦＥＴ及びＢＪＴを包含するＩＣの製造は、典型的に、ＩＧＦＥＴ特性を最適化させることに主に指向されている。次いで、ＩＧＦＥＴの最適化させた特性を実質的に維持しながら、ＢＪＴ特性の最適化が行なわれる。Alvarez、ＢｉＣＭＯＳ技術及び適用（BiCMOS Technology and Applications）、第２版、Kluwer Acad. Publishers、１９９３年、７５−７８頁、はこのＩＣ製造アプローチのことを記載している。
【０００８】
図１は、Alvarezに記載されているような、従来の単一ウエル相補的ＩＧＦＥＴ（「ＣＩＧＦＥＴ」）半導体構成体を示している。このＣＩＧＦＥＴ半導体構成体は、通常、「ＣＭＯＳ」と呼称されており、相補的ＩＧＦＥＴ及びＢＪＴを包含する一層進化した半導体構成体に対する基礎として機能する。図１の単一ウエルＣＩＧＦＥＴ構成体は、高度にドープしたＰ型単結晶シリコン（「モノシリコン」）基板２４とその上側に位置している軽度にドープされているＰ型モノシリコンエピタキシャル層２６とから構成されている半導体ボディ２４から製造されている対称的ＮチャンネルＩＧＦＥＴ２０及び対称的ＰチャンネルＩＧＦＥＴ２２を包含している。主にはシリコン酸化物である電気的絶縁性物質からなる凹設型フィールド領域２８が、Ｐ−エピタキシャル層２６の上部表面に沿って延在して、横方向に分離された半導体島状部３０及び３２を画定している。
【０００９】
ＮチャンネルＩＧＦＥＴ２０は、島状部３２内に位置されており且つＰ−エピタキシャル層２６を包含するＰ型ボディ物質のチャンネルゾーンによって横方向に分離されている表面に隣接しており高度にドープされているＮ型ソース／ドレイン（「Ｓ／Ｄ」）ゾーン３４及び３６を包含している。ゲート誘電体層４０がＰ型チャンネルゾーンをＩＧＦＥＴ２０のドープした多結晶シリコン（「ポリシリコン」）ゲート電極４２から垂直方向に分離している。ＰチャンネルＩＧＦＥＴ２２は、島状部３２内に位置されており且つＰ−エピタキシャル層２６内に形成した中程度にドープしたＮ型ウエル領域４８からなるＮ型ボディ物質のチャンネルゾーンによって横方向に分離されている表面に隣接しており高度にドープされているＰ型Ｓ／Ｄゾ−ン４４及び４６を包含している。ゲート誘電体層５０が、Ｎ型チャンネルゾーンをＩＧＦＥＴ２２のドープされているポリシリコンゲート電極５２から垂直方向に分離している。
【００１０】
モノシリコン領域３４，３６，４４，４６，４８が一連のホトレジストマスキング／ドーピング操作によって画定されている。これらの処理操作は、ラテラル（lateral）即ち横方向、及び垂直（vertical）ＢＪＴを形成するために使用することも可能である。例えば、垂直ＰＮＰトランジスタのＰ型エミッタは、ＰチャンネルＩＧＦＥＴ２２のＰ＋Ｓ／Ｄゾーン４４及び４６を形成するために使用されるマスキング／ドーピング操作によって画定することが可能である。Ｐ＋Ｓ／Ｄゾーン４４及び４６を形成するために使用されるマスキング／ドーピング操作と結合して、ＩＧＦＥＴ２２のＮウエル領域４８を形成するために使用されるマスキング／ドーピング操作を使用して垂直ＰＮＰトランジスタのＮ型ベースを画定することが可能である。Ｐ＋基板２４及びＰ−エピタキシャル層２６は、トランジスタのコレクタとして機能する。しかしながら、該垂直ＰＮＰトランジスタは、通常、比較的弱い動作特性を有している。同じことが、ＩＧＦＥＴ２０及び２２を形成するために使用される処理ステップのみで画定される横方向ＢＪＴに対して適用される。
【００１１】
図２は、Alvarezにおいて概略記載されているように、どのようにして図１の単一ウエルＣＩＧＦＥＴ構成体が従来の原始的な態様で拡張されて垂直ＮＰＮのＢＪＴ３３を包含し、それにより単一ウエルＢＪＴ／ＣＩＧＦＥＴ半導体構成体を形成するかを例示している。通常「ＢｉＣＭＯＳ」と呼ばれるこの半導体構成体における凹設型フィールド酸化物層３０は、更に、横方向に分離された半導体島状部３５及び３７を画定する。ＮＰＮトランジスタ３３は、（ａ）島状部３５内に位置されている表面に隣接した高度にドープされているＮ型エミッタ３９、（ｂ）Ｎ＋エミッタ３９の下側に位置し且つ横方向を取り囲むために島状部３５内にほぼ位置されているＰ型ベース、及び（ｃ）該ベースから、フィールド酸化物２８の下側を島状部３７内へ上部半導体表面まで延在するようにＰ−エピタキシャル層２６内に形成されているＮ型コレクタ、から構成されている。
【００１２】
該Ｐ型ベースは、中程度にドープされているイントリンシック（intrinsic）ベース部分４１Ｉ及び中程度にドープされているベースリンク部分４１Ｌと表面に隣接した高度にドープされているベースコンタクト部分４１Ｃとから構成されているエクストリンシック（extrinsic）なベースゾーンを包含している。Ｐベースリンク部分４１ＬはＰイントリンシックベース部分４１Ｉと連続的であり且つＮ＋エミッタ３９及びＰ＋ベースコンタクト部分４１Ｃの間を延在している。該Ｎ型コレクタは、高度にドープしたコレクタコンタクト部分４３Ｃ及び中程度にドープした主要コレクタ部分４３Ｍから構成されており、該主要コレクタ部分４３ＭはＮ＋コレクタコンタクト部分４３ＣからＰ型ベース、特にイントリンシック部分４１Ｉ、へ延在している。
【００１３】
ＮＰＮトランジスタ３３を制御するための電圧は、適宜の電気的コンタクト（不図示）を介して、エミッタ３９、ベースコンタクト部分４１Ｃ、及びコレクタコンタクト部分４３Ｃへ種々に印加される。ベースコンタクト部分４１Ｃにおける電圧は、ベースリンク部分４１Ｌを介してイントリンシックベース部分４１Ｉへ伝達される。動作期間中、電子の形態における電流がエミッタ３９から、イントリンシックベース部分４１Ｉを介して垂直下方へ、主要コレクタ部分４３Ｍを介して横方向へ、且つコレクタコンタクト部分４３Ｃへ上方に流れる。
【００１４】
図２のＢＪＴ／ＣＩＧＦＥＴ構成体の製造期間中、Ｎ＋エミッタ３９及びＮ＋コレクタコンタクト部分４３ＣはＮチャンネルＩＧＦＥＴ２０のＮ＋Ｓ／Ｄゾーン３６及び３８と同じステップで形成される。Ｐ＋ベースコンタクト部分４１ＣはＰチャンネルＩＧＦＥＴ２２のＰ＋Ｓ／Ｄゾーン４６及び４８と同じステップで形成される。Ｎ主要コレクタ部分４３ＭはＩＧＦＥＴ２２のＮウエル領域４８と同じステップで形成される。図１のＣＭＯＳ構成体を図２のＢＪＴ／ＣＩＧＦＥＴ構成体へ変換させるために必要な唯一の付加的な処理は、Ｐイントリンシックベース部分４１Ｉ及びＰベースリンク部分４１Ｌの結合を形成するためのマスキング／ドーピング操作である。
【００１５】
ベースリンク部分４１Ｌの長さＬＢＬ、即ち上部半導体表面に沿ってのＮ＋エミッタ３９とＰ＋ベースコンタクト部分４１Ｃとの間の距離、は、エミッタ３９及びベースコンタクト部分４１Ｃを画定する場合に使用されるホトレジストマスクの端部によって画定される。エミッタ３９を形成する場合に使用されるホトレジストマスクは、又、ＮチャンネルＩＧＦＴ２０のＮ＋Ｓ／Ｄゾーン３４及び３６を形成する場合に使用され且つＳ／Ｄゾーン３４及び３６に関して非臨界的である。何故ならば、それらの横方向範囲は凹設型フィールド酸化物領域２８及びゲート電極４２の横方向端部によって決定されるからである。同様に、ベースコンタクト部分４１Ｃを形成する場合に使用されるホトレジストマスクは、又、ＰチャンネルＩＧＦＥＴ２２のＰ＋Ｓ／Ｄゾーン４４及び４６を形成する場合にも使用され且つＳ／Ｄゾーン４４及び４６に関して非臨界的である。何故ならば、それらの横方向範囲はフィールド酸化物２８及びゲート電極５２の横方向端部によって決定されるからである。
【００１６】
イントリンシックベース部分４１Ｉ及びベースリンク部分４１Ｌを形成するために使用される付加的なマスキング／ドーピング操作は、ＮＰＮトランジスタ３３の動作特性を改善させることを可能とする。しかしながら、主要コレクタ部分４３ＭにおけるＮ型ドーピングは、通常、非常に低く、そのコレクタ抵抗は比較的高い。このことは、ＮＰＮトランジスタ３３の有用性を制限する。
【００１７】
図３は、Alvarezに概略記載されているように、高いコレクタ抵抗問題を解消する従来の単一ウエルＢＪＴ／ＣＩＧＦＥＴ半導体構成体を例示している。図３のＢＪＴ／ＣＩＧＦＥＴ構成体は、以下に説明する点を除いて、トランジスタ２０，２２，３３と夫々同じ形態とされているＮチャンネルＩＧＦＥＴ２０Ｖ，ＰチャンネルＩＧＦＥＴ２２Ｖ，ＮＰＮＢＪＴ３３Ｖを包含している。図２のＢＪＴ／ＣＩＧＦＥＴ構成体におけるＰ＋基板２４及びＰ−エピタキシャル層２６は、ここでは、軽度にドープされているＰ型モノシリコン基板５４及び上側に位置している中程度にドープされているＮ型モノシリコンエピタキシャル層５６で置換されている。ＮチャンネルＩＧＦＥＴ２０Ｖ用のＰ型ボディ物質は、主にＮエピタキシャル層５６内に形成されている中程度にドープされているウエル領域５８を包含している。ＰチャンネルＩＧＦＥＴ２２Ｖ用のＮ型ボディ物質は、（ａ）エピタキシャル層５６のセグメント６０Ｍ及び（ｂ）Ｐ−基板５４とエピタキシャル層５６との間の界面（図３においては点線で示してある）に沿って形成されている高度にドープされている埋込層６０Ｂ、から構成されている。
【００１８】
ＮＰＮトランジスタ３３ＶのＮ型コレクタは、（ａ）エピタキシャル層５６のセグメント６１Ｍ、（ｂ）基板５４とエピタキシャル層５６との間の界面に沿って形成されている高度にドープされている埋設コレクタ層６１Ｂ、及び（ｃ）Ｎ＋埋込層６１Ｂから半導体島状部３７を介して上部半導体表面へ延在している高度にドープされているコレクタコンタクト部分６１Ｃ、で構成されている。Ｎ＋埋込コレクタ層６１Ｂ及びＮ＋コレクタコンタクト部分６１Ｃの高度のドーピングは、コレクタ抵抗を実質的に減少させる。付加的に、中程度にドープされているＰ型ウエル領域６２がＮエピタキシャルセグメント６０Ｍと６１Ｍとの間に位置されていて、ＮＰＮトランジスタ３３ＶをＰチャンネルＩＧＦＥＴ２２Ｖから横方向に分離している。
【００１９】
図３のＢＪＴ／ＣＩＧＦＥＴ構成体の製造期間中に、Ｎ＋埋込コレクタ層６１ＢがＩＧＦＥＴ２２Ｖ用のＮ＋埋込層６０Ｂと同じステップで形成される。分離用のＰウエル６２がＩＧＦＥＴ２０Ｖ用のＰウエル５８と同じステップで形成される。図２のＢＪＴ／ＣＩＧＦＥＴ構成体におけるＮウエル領域４８及び同時に形成されるＮ主要コレクタ部分４３Ｍから図３のＢＪＴ／ＣＩＧＦＥＴ構成体における同時に形成されるＰウエル５８及び６２への変化は何らの顕著な付加的な製造ステップが関与するものではない。しかしながら、Ｎ＋埋込層６１Ｂ及び６０Ｂの形成は、付加的なマスキング／ドーピング操作を必要とする。Ｎ＋コレクタコンタクト部分６１Ｃの形成は、別の付加的なマスキング／ドーピング操作を必要とする。その結果、図３のＢＪＴ／ＣＩＧＦＥＴ構成体におけるコレクタ抵抗における減少は、２つの付加的なマスキング／ドーピング操作の犠牲で達成される。
【００２０】
更なる進化した従来のＢＪＴ／ＣＩＧＦＥＴ半導体構成体が、概略Alvarezに記載されているように、図４に例示されている。このＢＪＴ／ＣＩＧＦＥＴ構成体はツインウエル構成体であり、以下に説明する点を除いて、トランジスタ２０Ｖ，２２Ｖ，３３Ｖと夫々同じに構成されているＮチャンネルＩＧＦＥＴ２０Ｗ，ＰチャンネルＩＧＦＥＴ２２Ｗ，ＮＰＮＢＪＴ３３Ｗを包含している。図３のＢＪＴ／ＣＩＧＦＥＴ構成体におけるＮ−エピタキシャル層５６は、ここでは、ほぼイントリンシック即ち真性のモノシリコンエピタキシャル層６３で置換されている。図３のＢＪＴ／ＣＩＧＦＥＴ構成体における凹設型フィールド酸化物領域２８が、ここでは、上部半導体表面上方に減少された高さの凹設型フィールド酸化物領域２８Ｗで置換されている。
【００２１】
ＮチャンネルＩＧＦＥＴ２０Ｗ用のＰ型ボディ物質は、（ａ）イントリンシックエピタキシャル層６３内に形成されている中程度にドープされているウエル領域６４Ｗ、（ｂ）Ｐ−基板５４とエピタキシャル層６３との間の界面（図４には不図示）に沿って形成されている中程度にドープされている埋込層６４Ｂ、及び（ｃ）表面に隣接している高度にドープされているボディコンタクト部分６４Ｃ、を包含している。図３のＢＪＴ／ＣＩＧＦＥＴ構成体における各Ｎ＋Ｓ／Ｄゾーン３４又は３６は、ここでは、高度にドープされている主要部分及び一層軽度にドープされている横方向延長部（別に符号は付けていない）から構成されているＮ型Ｓ／Ｄゾーン３４Ｗ又は３６Ｗで置換されている。誘電体スペーサ６６及び６８がポリシリコンゲート電極４２の側壁に沿って位置されている。
【００２２】
ＰチャンネルＩＧＦＥＴ２２Ｗ用のＮ型ボディ物質が、（ａ）エピタキシャル層６３内に形成されている中程度にドープされているウエル領域７０Ｗ、（ｂ）基板５４とエピタキシャル層６３との間の界面に沿って形成されている高度にドープされている埋込層７０Ｂ、及び（ｃ）表面に隣接している高度にドープされているボディコンタクト部分７０Ｃ、で形成されている。チャンネル部分７２は、明らかにＰ型の導電型であり、Ｐ型Ｓ／Ｄゾーン４４及び４６の間に延在している。従って、ＩＧＦＥＴ２２Ｗはデプリションモード装置であるように見える。誘電体スペーサ７６及び７８がポリシリコンゲート電極５２の側壁に沿って位置されている。
【００２３】
ＮＰＮトランジスタ３３ＷのＮ型コレクタは、（ａ）エピタキシャル層６３のセグメント６５Ｍ、（ｂ）基板５４とエピタキシャル層６３との間の界面に沿って形成されている高度にドープされている埋込層６５Ｂ、及び（ｃ）Ｎ＋埋込コレクタ層６５Ｂから半導体島状部３７を介して上部半導体表面へ延在している高度にドープされているコレクタコンタクト部分６５Ｃ、から構成されている。図３のＢＪＴ／ＣＩＧＦＥＴ構成体におけるＮ＋埋込コレクタ層６１Ｂ及びＮ＋コレクタコンタクト部分６１Ｃの場合の如く、Ｎ＋埋込コレクタ層６５Ｂ及びＮ＋コレクタコンタクト部分６５Ｃの高度のドーピングは、ここでは、実質的にコレクタ抵抗を減少させる。ポリシリコン充填したディープトレンチ６７及び下側に存在する高度にドープされているＰ型反転防止領域６９の結合は、ＮＰＮトランジスタ３３ＷをＰチャンネルＩＧＦＥＴ２２Ｗから横方向に分離させている。
【００２４】
電気的絶縁性層７１がＮＰＮトランジスタ３３ＷのＮ型エミッタのＮ＋モノシリコン部分３９上に延在している。該エミッタのドープしたＮ型ポリシリコン部分７３が絶縁層７１内のアクセス開口を介してモノシリコンエミッタ部分３９とコンタクトしている。エミッタコンタクト誘電体スペーサ７５及び７７がポリシリコンエミッタ部分７３の側壁に沿って位置されている。最後に、参照符号を欠如して（図の複雑化を避けるために）傾斜したラインシェーディング示してあるメタルシリサイド層が、ベースコンタクト部分４１Ｃ、コレクタコンタクト部分６５Ｃ、ポリシリコンエミッタ部分７３、Ｓ／Ｄゾーン３４Ｗ，３６Ｗ，４４，４６、及びゲート電極４２，５２の上部に沿って位置されている。
【００２５】
図４のＢＪＴ／ＣＩＧＦＥＴ構成体は、付加的な処理複雑性の対価としてトランジスタ２０Ｗ，２２Ｗ，３３Ｗに対する著しく一層良好な動作特性を提供している。注意すべきことであるが、Ｎ＋モノシリコンエミッタ部分３９が、絶縁層７１を介してのエミッタアクセス開口を形成するためのマスキング／エッチング操作を実施し且つポリシリコンエミッタ部分７３を形成した後に、ポリシリコンエミッタ部分７３からのドーパント外拡散によって形成される。エミッタコンタクト側壁スペーサ７５及び７７を形成した後に、ベースコンタクト部分４１ＣがＰチャンネルＩＧＦＥＴ２２ＷのＳ／Ｄゾーン４４及び４６と同じステップで形成される。特に、マスキング／ドーピング操作が、全体的なマスクの一部としてエミッタコンタクトスペーサ７５を使用して、実施される。従って、ベース・リンク長ＬＢＬ、即ちモノシリコンエミッタ部分３９とベースコンタクト部分４１Ｃとの間の距離、は、ここでは、（ａ）エミッタコンタクトスペーサ７５の横方向厚さ、及び絶縁層７１を介してエミッタアクセス開口を形成する場合に使用されるホトレジストマスクにおける開口の最も近い端部、の結合によって画定される。
【００２６】
ベース・リンク長ＬＢＬは良好に制御されることが必要である。ＢＪＴのエミッタ・ベース接合は、ベース・リンク長ＬＢＬが小さすぎる場合には、トランジスタ動作期間中に時期尚早にブレークダウンする場合がある。図２及び３のＢＪＴ／ＣＩＧＦＥＴ構成体におけるベース・リンク長ＬＢＬはＳ／Ｄゾーン３４，３６，４４，４６を形成する場合に非臨界的に使用されるホトレジストマスクによって画定されるので、ベース・リンク長ＬＢＬを制御する能力は、ＣＩＧＦＥＴ側面からは非臨界的であるホトレジストマスクのリソグラフィアライメント能力に依存する。このことは、著しい信頼性の懸念を招来する。この信頼性の懸念は図４のＢＪＴ／ＣＩＧＦＥＴ構成体を製造する場合には幾分緩和されるが、図４のＢＪＴ／ＣＩＧＦＥＴ構成体は図２及び３のものよりも著しく一層特別化されている。
【先行技術文献】
【非特許文献】
【００２７】
【非特許文献１】Alvarez、ＢｉＣＭＯＳ技術及び適用（BiCMOS Technology and Applications）、第２版、Kluwer Acad. Publishers、１９９３年、７５−７８頁
【発明の概要】
【発明が解決しようとする課題】
【００２８】
ＩＧＦＥＴとＢＪＴとの間のリソグラフィマスキング能力差とは独立的な態様でベース・リンク長ＬＢＬを精密に制御する技術を包含している半導体技術を有することが望ましい。特に、ベース・リンク長ＬＢＬを制御する技術は、ＩＧＦＥＴ及びＢＪＴの両方の製造においてクリチカル即ち臨界的なものであるべきである。更に、該半導体技術が良好なアナログ特性を有するトランジスタ及び高性能デジタル適用例用のトランジスタを提供することが望ましい。
【課題を解決するための手段】
【００２９】
本発明は、その様な半導体技術を提供するものである。より詳細には、本発明に基いて構成される半導体構成体は、第１導電型のベースと、第１導電型と反対の第２導電型のエミッタ及びコレクタと、を有するバイポーラ接合トランジスタを包含している。該ベース、エミッタ、及びコレクタは、上部表面を有する半導体ボディの夫々のゾーンを構成している。
【００３０】
該ベースは、イントリンシックベース部分と、ベースコンタクト部分と、ベースリンク部分とを包含している。該イントリンシックベース部分は、該エミッタの下側で且つ該コレクタの物質の上方に位置されている。該ベースコンタクト部分は、上部半導体表面へ延在している。該ベースリンク部分は該イントリンシックベース部分と該ベースコンタクト部分との間に延在している。該エミッタ及びコレクタは、該ベースによって互いに分離されており、該ベースと夫々一次ＰＮ接合を形成している。該エミッタは該上部半導体表面へ延在しており且つ該ベースリンク部分によって該ベースコンタクト部分から横方向に
分離されている。
【００３１】
本半導体構成体は、更に、分離用誘電体層と該ベースリンク部分の長さＬＢＬを画定する間隔コンポーネントとで形成される間隔構成体を包含している。該誘電体層は該上部半導体表面に沿って位置されている。該間隔コンポーネントの非単結晶半導体物質の横方向間隔部分は該ベースリンク部分の上方で該誘電体層の上に位置されている。
【００３２】
該ベースリンク部分は両側の第１及び第２上部端部を有しており、それらの間の分離がベース・リンク長ＬＢＬを構成している。該ベースリンク部分の該第１及び第２上部端部は、該横方向間隔部分の夫々両側の第１及び第２下部端部と横方向に一致している。この様に、非単結晶半導体物質、典型的には多結晶半導体物質、の横方向間隔部分はベース・リンク長ＬＢＬを制御する。ベース・リンク長ＬＢＬの方向における横方向間隔部分の寸法における変化は、ベース・リンク長ＬＢＬにおいて対応する、典型的にはほぼ同じ、変化となる。
【００３３】
ベース・リンク長ＬＢＬを制御するために本発明に従う本半導体構成体を製造する場合に、第１導電型の第１半導体ドーパントを、該ベースの該ベースリンク部分及びイントリンシックベース部分であることが意図されている該半導体ボディの物質内に導入させる。第１導電型と反対の第２導電型の第１半導体ドーパントを、該コレクタの少なくとも一部であることが意図されている該半導体ボディの物質内に導入させる。次いで、該半導体ボディに、該分離用誘電体層及び該非単結晶半導体物質の該横方向間隔部分を含む該間隔コンポーネントで構成されている間隔構成体を設ける。
【００３４】
その後に、第１導電型の第２半導体ドーパントを、該半導体ボディ内に導入させて、該横方向間隔部分及びその側部に沿っての任意の物質をドーパント阻止シールドとして使用して、該ベースコンタクト部分を画定する。第２導電型の第２半導体ドーパントを同様に該半導体ボディ内に導入させて、同様に、該横方向間隔部分及びその側部に沿っての任意の物質をドーパント阻止シールドとして使用して、該エミッタを画定する。これらのドーパント阻止シールドの各々は該横方向間隔部分を包含しているので、該ベースリンク部分の第１及び第２上部端部は、該横方向間隔部分の第１及び第２下部端部と一致する。その結果、非単結晶半導体物質、典型的にはトランジスタ製造の終わりにおける多結晶半導体物質、の該横方向間隔部分はベース・リンク長ＬＢＬを制御する。
【００３５】
該間隔コンポーネントは、典型的に、該横方向間隔部分の第１及び第２側部が夫々その第１及び第２下部端部を包含するような態様で該横方向間隔部分の両側の第１及び第２側部に夫々沿って位置されている第１及び第２誘電体スペーサを包含している。第１導電型の第２ドーパントでの該ベースコンタクト部分のドーピング期間中に使用される該ドーパント阻止シールドは、該誘電体スペーサを包含している。第２導電型の第２ドーパントでの該エミッタのドーピング期間中に使用される該ドーパント阻止シールドは、同様に、該誘電体スペーサを包含している。その結果、該第１及び第２誘電体スペーサは、典型的に、トランジスタ製造の終わりにおいての該ベースリンク部分の第１及び第２上部端部の上方に夫々位置されている。該誘電体スペーサが該間隔コンポーネント内に存在する場合には、ベース・リンク長ＬＢＬは、上部半導体表面に沿ってのベース・リンク長ＬＢＬの方向においての該誘電体スペーサ及び該横方向間隔部分の全複合寸法によって決定される。
【００３６】
本発明の半導体構成体は、通常、一次ＩＧＦＥＴを包含しており、それに対して、該半導体ボディは第１導電型のボディ物質を有している。該ＩＧＦＥＴは、該ボディ物質のチャンネルゾーンと、第２導電型の一対のソース／ドレイン（「Ｓ／Ｄ」）ゾーンと、該チャンネルゾーンの上側に位置しているゲート誘電体層と、該チャンネルゾーンの上方で該ゲート誘電体層の上側に位置しているゲート電極と、を有している。該Ｓ／Ｄゾーンは、上部半導体表面に沿って該半導体ボディ内に位置されており且つ該チャンネルゾーンによって横方向に分離されている。該ＢＪＴのエミッタのドーピング期間中に、該エミッタ用に使用される第２導電型の第２ドーパントも、好適には、該Ｓ／Ｄゾーンを少なくとも部分的に画定するために該半導体ボディ内に導入される。該ゲート電極は、ドープした非単結晶半導体物質を包含している。
【００３７】
一次ＩＧＦＥＴに対して相補的な更なるＩＧＦＥＴが、通常、本半導体構成体内に組み込まれてそれをＢＪＴ／ＣＩＧＦＥＴ構成体へ変換させる。その目的のために、該半導体ボディは第２導電型のボディ物質を有している。該更なるＩＧＦＥＴは、第２導電型のボディ物質のチャンネルゾーンと、第１導電型の一対のＳ／Ｄゾーンと、該チャンネルゾーンの上側に位置しているゲート誘電体層と、該チャンネルゾーンの上方で該ゲート誘電体層の上側に位置しているゲート電極と、を有している。該更なるＩＧＦＥＴのＳ／Ｄゾーンは、上部半導体表面に沿って該半導体ボディ内に位置されており且つ該チャンネルゾーンによって横方向に分離されている。該ＢＪＴのベースコンタクト部分のドーピング期間中に、該ベースコンタクト部分のために使用される第１導電型の第２ドーパントも、好適には、該半導体ボディ内に導入されて該更なるＩＧＦＥＴのＳ／Ｄゾーンを少なくとも部分的に画定する。該更なるＩＧＦＥＴのゲート電極は、ドープした非単結晶半導体物質を包含している。
【００３８】
該ＢＪＴの横方向間隔部分及び該相補的ＩＧＦＥＴのゲート電極は、通常、該半導体ボディに該絶縁層及びゲート誘電体層の物質を含む表面誘電体層が最初に設けられる手順によって画定される。非単結晶半導体物質の層が該表面誘電体層上に付着される。次いで、該非単結晶半導体物質の層をパターン形成して該横方向間隔部分及び該ゲート電極を画定する。該非単結晶半導体層のパターニングは、典型的に、該層の上にホトレジストマスクを形成し且つ該マスクにおける開口を介して露出された非単結晶半導体物質を除去することとなる。
【００３９】
該横方向間隔部分及び該ゲート電極を画定する手順は経済的である。何故ならば、該ゲート電極用に使用される該非単結晶半導体層は、ベース・リンク長ＬＢＬを制御する該横方向間隔部分に対しても使用されるからである。該横方向間隔部分を形成するためにエキストラな操作は必要ではない。更に、該非単結晶半導体層から発生されるゲート電極の厚さは、著しい量の半導体ドーパントが、例えばイオン注入によって、該ゲート電極を介して下側に存在する半導体ボディの物質内に通過することを阻止するのに十分に大きなものである。その結果、該横方向間隔部分の厚さは、何らの著しい量の半導体ドーパントが該横方向間隔部分を介して通過し且つ下側に存在するベースリンク部分を損傷することを防止するのに本来的に十分に厚いものである。
【００４０】
該ゲート電極の横方向寸法、特にそれらの長さ、は、通常、該ＩＧＦＥＴが適切に動作するためには良好に制御されることが必要である。該ゲート電極の横方向形状は該非単結晶半導体層のパターニングによって確定されるので、そのパターニング操作、特にホトレジストマスクの形成、は不可避的に厳しいアライメントトリランスに従って臨界的な態様で行われる。該ＢＪＴ用のベース・リンク長ＬＢＬを制御する該横方向間隔部分の横方向形状も該非単結晶半導体層の臨界的に制御したパターニングによって画定されるので、ベース・リンク長ＬＢＬは、トランジスタ製造プロセスに何らの更なる制御条件を課すること無しに、本来的にきちんと制御される。製造ロット毎のＢＪＴ特性の再現性は著しく向上されている。
【００４１】
更に、ベース・リンク長ＬＢＬの該一層厳しい制御は、該ＢＪＴのベース抵抗を減少させることを可能としている。このことは、更に、ＢＪＴ動作特性を改善している。
【００４２】
相補的ＩＧＦＥＴの各々のＳ／Ｄゾーンの各々は、通常、主要部分と、一層軽度にドープした横方向延長部と、を有している。各ＩＧＦＥＴのＳ／Ｄゾーンの該横方向延長部は、そのゲート誘電体層下側、即ち上部半導体表面に沿って、のそのチャンネルゾーンを終端させている。又、一対の誘電体側壁スペーサが、通常、各ＩＧＦＥＴのゲート電極のトランスバース即ち横断方向の側部に沿って夫々位置されている。
【００４３】
前述した態様での相補的ＩＧＦＥＴの形成は、第１及び第２導電型の第２ドーパントでのドーピング操作の前に、２つのドーピング操作を実施することとなる。第１に、第２導電型の付加的な半導体ドーパントを、一次ＩＧＦＥＴのＳ／Ｄゾーンの横方向延長部に意図されている該半導体ボディの少なくとも一対の部分内へ、そのゲート電極及び該電極側部に沿っての任意の物質をドーパント阻止シールドとして使用して、導入させる。第２に、第１導電型の付加的な半導体ドーパントを、同様に、該更なるＩＧＦＥＴのＳ／Ｄゾーンの横方向延長部に意図されている該半導体ボディの少なくとも一対の部分内に、そのゲート電極及び該電極の側部に沿っての任意の物質をドーパント阻止シールドとして使用して、導入させる。
【００４４】
次いで、該誘電体スペーサ、即ち該ゲート側壁スペーサ及び該横方向間隔部分の側部に沿っての該スペーサ、を形成する。一次ＩＧＦＥＴのＳ／Ｄゾーンの主要部分が、一次ＩＧＦＥＴのゲート電極及びその側壁スペーサをドーパント阻止シールドとして使用して第２導電型の第２ドーパントでのドーピング操作によってその後に画定される。該更なるＩＧＦＥＴのＳ／Ｄゾーンの主要部分も、同様に、該更なるＩＧＦＥＴのゲート電極及びその側壁スペーサをドーパント阻止シールドとして使用しての第１導電型の第２ドーパントでのドーピング操作によって画定される。上述した如く、該ＢＪＴのベースコンタクト及びエミッタは、夫々、第２導電型の第１及び第２ドーパントでのドーピング操作によって画定される。従って、該エミッタ及び該ベースコンタクト部分の形成は、該２個のＩＧＦＥＴに対して必要とされるもの以外の何らのエキストラな製造処理無しで達成される。
【００４５】
第２導電型の該ボディ物質は、通常、該更なるＩＧＦＥＴに対してのウエル領域を包含している。該ＢＪＴに対するコレクタドーピングを実施する場合に、該コレクタ用に使用される第２導電型の第１ドーパントが、該ウエル領域用に意図されている該半導体ボディの物質内に導入される。
【００４６】
該ＢＪＴ及び該相補的ＩＧＦＥＴを形成する場合に使用される操作の全ての正味の結果は、該ＢＪＴ形成は、通常、該ＩＧＦＥＴ用に必要とされる操作を超えて単に一つのエキストラな操作、即ち該イントリンシックベース部分及びベースリンク部分用の第１導電型の第１ドーパントでのドーピング、を必要とするに過ぎないということである。従って、本発明は、ＢＪＴが良好に動作するようにそのベース・リンク長ＬＢＬを制御してＢＪＴを非常に経済的に形成することを可能としている。
【００４７】
該ＢＪＴは、別のエキストラなドーピング操作の犠牲において更に良好に動作すべく修正することが可能である。該コレクタの主要コレクタ部分を第２導電型の第１ドーパントで少なくとも部分的に画定することによって、この修正は種々の態様で実現することが可能である。１つの実現例においては、第２エキストラドーピング操作が、第２導電型の付加的な半導体ドーパントを該半導体ボディ内に導入させて該主要コレクタ部分の下側に位置し且つそれよりも一層高度にドープされているディープコレクタ層を画定することである。
【００４８】
本半導体構成体は、典型的に、一次ＢＪＴに対して相補的な更なるＢＪＴを包含している。該更なるＢＪＴは、導電型を逆にして、該一次ＢＪＴと基本的に同じに構成される。従って、更なるＢＪＴのベース・リンク長ＬＢＬは非単結晶半導体物質の別の横方向間隔部分で制御される。該更なるＢＪＴは、半導体ドーパントの導電型を逆にして、夫々対応するドーピング操作を使用して一次ＢＪＴと基本的に同じ態様で形成される。
【００４９】
相補的ＢＪＴ／相補的ＩＧＦＥＴ（「ＣＢＪＴ／ＣＩＧＦＥＴ」）構成体であるように半導体構成体内に両方の相補的ＩＧＦＥＴが存在する場合に、該ＩＧＦＥＴ用のドーピング操作は、一次ＢＪＴのためにＩＧＦＥＴドーピング操作をどのようにして種々に使用するかということと相補的な態様で、該更なるＢＪＴのために種々に使用される。従って、該更なるＢＪＴの形成は、通常、ＩＧＦＥＴのために必要とされ操作を超えて、単に一つのエキストラな操作、即ち該更なるＢＪＴのイントリンシックベース部分及びベースリンク部分のために第２導電型の付加的なドーパントでのドーピング、を必要とするに過ぎない。一次ＢＪＴの形成も、通常、一つのエキストラなドーピング操作を必要とするものであるから、相補的ＢＪＴは、通常、２つのエキストラなドーピング操作という小さな犠牲で良好に制御されたベース・リンク長ＬＢＬが与えられる。
【００５０】
一つの更なるエキストラなドーピング操作の犠牲において一層良好に動作するために一次ＢＪＴと同じ態様で該更なるＢＪＴを修正することが可能である。該更なるコレクタの主要コレクタ部分を第１導電型の半導体ドーパントによって少なくとも部分的に画定することによって、この付加的な修正は種々の態様で実現することが可能である。１実現例においては、該更なるエキストラなドーピング操作は、第１導電型の付加的な半導体ドーパントを該半導体ボディ内に導入させて、該更なるコレクタの主要コレクタ部分の下側に位置しており且つそれよりも一層高度にドープされている更なるディープコレクタ層を画定することとなる。該相補的ＩＧＦＥＴを形成する過程においてこの一対の向上させた相補的ＢＪＴを形成するために、全部で４つのエキストラなドーピング操作が必要とされるに過ぎない。
【００５１】
要するに、本発明は、ＢＪＴに良好に制御されたベース・リンク長ＬＢＬを与える。ＢＪＴ特性のロット毎の再現性は著しく向上される。ベース・リンク長ＬＢＬの一層強い制御がベース抵抗を著しく減少させることを可能とする。該ＢＪＴの製造は、僅かなエキストラな処理操作でもって相補的ＩＧＦＥＴの製造内に統合させることが可能である。該ＢＪＴは非常に経済的に製造される。本発明は、従来技術と比較して顕著な進化を提供している。
【図面の簡単な説明】
【００５２】
【図１】従来のＣＩＧＦＥＴ構成体の正面断面図。
【図２】従来のＢＪＴ／ＣＩＧＦＥＴ半導体構成体の正面断面図。
【図３】従来の別のＢＪＴ／ＣＩＧＦＥＴ半導体構成体の正面断面図。
【図４】従来の更に別のＢＪＴ／ＣＩＧＦＥＴ半導体構成体の正面断面図。
【図５−０】本発明に従って構成されたＣＢＪＴ／ＣＩＧＦＥＴ半導体構成体の一部の正面断面図。
【図５−１】本発明に従って構成されたＣＢＪＴ／ＣＩＧＦＥＴ半導体構成体の別の一部の正面断面図。
【図５−２】本発明に従って構成されたＣＢＪＴ／ＣＩＧＦＥＴ半導体構成体の更に別の一部の正面断面図。
【図５−３】本発明に従って構成されたＣＢＪＴ／ＣＩＧＦＥＴ半導体構成体の更に別の一部の正面断面図。
【図５−４】本発明に従って構成されたＣＢＪＴ／ＣＩＧＦＥＴ半導体構成体の更に別の一部の正面断面図。
【図５−５】本発明に従って構成されたＣＢＪＴ／ＣＩＧＦＥＴ半導体構成体の更に別の一部の正面断面図。
【図５−６】本発明に従って構成されたＣＢＪＴ／ＣＩＧＦＥＴ半導体構成体の更に別の一部の正面断面図。
【図５−７】本発明に従って構成されたＣＢＪＴ／ＣＩＧＦＥＴ半導体構成体の更に別の一部の正面断面図。
【図５−８】本発明に従って構成されたＣＢＪＴ／ＣＩＧＦＥＴ半導体構成体の更に別の一部の正面断面図。
【図５−９】本発明に従って構成されたＣＢＪＴ／ＣＩＧＦＥＴ半導体構成体の更に別の一部の正面断面図。
【図６】図５−０の相補的ＢＪＴ及び上側に存在する電気的相互接続システムの一つのレベルの正面断面図。
【図７】図５−０及び６のＮＰＮＢＪＴのコアの拡大正面断面図。
【図８】図７に示したＮＰＮＢＪＴの一部の概略平面図で、尚、図７中の断面は図８における面７−７に沿って取ったものである。
【図９】図５−０の相補的ＢＪＴの一対の変形例の正面断面図。
【図１０】図５−０の相補的ＢＪＴの別の対の変形例の正面図。
【図１１】図５−０の相補的ＢＪＴの一対の向上させたバージョンの正面断面図。
【図１２】図１１の相補的ＢＪＴ及びその上側に存在知る電気的相互接続システムの一つのレベルの正面断面図。
【図１３】図５−０の相補的ＢＪＴの別の対の向上させたバージョンの正面断面図。
【図１４】図１３の相補的ＢＪＴ及びその上側に存在する電気的相互接続システムの一つのレベルの正面断面図。
【図１５】図５−１の非対称的ＮチャンネルＩＧＦＥＴのコアの拡大正面断面図。
【図１６】（ａ）及び（ｂ）は、図５−２の延長型ドレインＮチャンネル及びＰチャンネルＩＧＦＥＴのコアの夫々の拡大正面断面図。
【図１７】図５−３の対称的低リークＮチャンネルＩＧＦＥＴのコアの拡大正面断面図。
【図１８ａ】本発明に基いて図５−０乃至５−９のＣＢＪＴ／ＣＩＧＦＥＴ半導体構成体の図５−０乃至５−３に例示した４つの部分を製造する或るステップを表した正面断面図であって、尚図１８ａ乃至１８ｃのステップは図５−０乃至５−３の全てにおいて例示されている構造的部分に適用される。
【図１８ｂ】本発明に基いて図５−０乃至５−９のＣＢＪＴ／ＣＩＧＦＥＴ半導体構成体の図５−０乃至５−３に例示した４つの部分を製造する或るステップを表した正面断面図であって、尚図１８ａ乃至１８ｃのステップは図５−０乃至５−３の全てにおいて例示されている構造的部分に適用される。
【図１８ｃ】本発明に基いて図５−０乃至５−９のＣＢＪＴ／ＣＩＧＦＥＴ半導体構成体の図５−０乃至５−３に例示した４つの部分を製造する或るステップを表した正面断面図であって、尚図１８ａ乃至１８ｃのステップは図５−０乃至５−３の全てにおいて例示されている構造的部分に適用される。
【図１８ｄ】（０），（１），（２），（３）は、図５−０の構造的部分、図５−１の構造的部分、図５−２の構造的部分、図５−３の構造的部分、へ夫々通じる更なるステップを提示している。
【図１８ｅ】（０），（１），（２），（３）は、図５−０の構造的部分、図５−１の構造的部分、図５−２の構造的部分、図５−３の構造的部分、へ夫々通じる更なるステップを提示している。
【図１８ｆ】（０），（１），（２），（３）は、図５−０の構造的部分、図５−１の構造的部分、図５−２の構造的部分、図５−３の構造的部分、へ夫々通じる更なるステップを提示している。
【図１８ｇ】（０），（１），（２），（３）は、図５−０の構造的部分、図５−１の構造的部分、図５−２の構造的部分、図５−３の構造的部分、へ夫々通じる更なるステップを提示している。
【図１８ｈ】（０），（１），（２），（３）は、図５−０の構造的部分、図５−１の構造的部分、図５−２の構造的部分、図５−３の構造的部分、へ夫々通じる更なるステップを提示している。
【図１８ｉ】（０），（１），（２），（３）は、図５−０の構造的部分、図５−１の構造的部分、図５−２の構造的部分、図５−３の構造的部分、へ夫々通じる更なるステップを提示している。
【図１８ｊ】（０），（１），（２），（３）は、図５−０の構造的部分、図５−１の構造的部分、図５−２の構造的部分、図５−３の構造的部分、へ夫々通じる更なるステップを提示している。
【図１８ｋ】（０），（１），（２），（３）は、図５−０の構造的部分、図５−１の構造的部分、図５−２の構造的部分、図５−３の構造的部分、へ夫々通じる更なるステップを提示している。
【図１８ｌ】（０），（１），（２），（３）は、図５−０の構造的部分、図５−１の構造的部分、図５−２の構造的部分、図５−３の構造的部分、へ夫々通じる更なるステップを提示している。
【図１８ｍ】（０），（１），（２），（３）は、図５−０の構造的部分、図５−１の構造的部分、図５−２の構造的部分、図５−３の構造的部分、へ夫々通じる更なるステップを提示している。
【図１８ｎ】（０），（１），（２），（３）は、図５−０の構造的部分、図５−１の構造的部分、図５−２の構造的部分、図５−３の構造的部分、へ夫々通じる更なるステップを提示している。
【図１８ｏ】（０），（１），（２），（３）は、図５−０の構造的部分、図５−１の構造的部分、図５−２の構造的部分、図５−３の構造的部分、へ夫々通じる更なるステップを提示している。
【図１８ｐ】（０），（１），（２），（３）は、図５−０の構造的部分、図５−１の構造的部分、図５−２の構造的部分、図５−３の構造的部分、へ夫々通じる更なるステップを提示している。
【図１８ｑ】（０），（１），（２），（３）は、図５−０の構造的部分、図５−１の構造的部分、図５−２の構造的部分、図５−３の構造的部分、へ夫々通じる更なるステップを提示している。
【図１８ｒ】（０），（１），（２），（３）は、図５−０の構造的部分、図５−１の構造的部分、図５−２の構造的部分、図５−３の構造的部分、へ夫々通じる更なるステップを提示している。
【図１８ｓ】（０），（１），（２），（３）は、図５−０の構造的部分、図５−１の構造的部分、図５−２の構造的部分、図５−３の構造的部分、へ夫々通じる更なるステップを提示している。
【図１８ｔ】（０），（１），（２），（３）は、図５−０の構造的部分、図５−１の構造的部分、図５−２の構造的部分、図５−３の構造的部分、へ夫々通じる更なるステップを提示している。
【図１８ｕ】（０），（１），（２），（３）は、図５−０の構造的部分、図５−１の構造的部分、図５−２の構造的部分、図５−３の構造的部分、へ夫々通じる更なるステップを提示している。
【図１８ｖ】（０），（１），（２），（３）は、図５−０の構造的部分、図５−１の構造的部分、図５−２の構造的部分、図５−３の構造的部分、へ夫々通じる更なるステップを提示している。
【図１８ｗ】（０），（１），（２），（３）は、図５−０の構造的部分、図５−１の構造的部分、図５−２の構造的部分、図５−３の構造的部分、へ夫々通じる更なるステップを提示している。
【００５３】
図面中及び好適な実施例の説明中において同じ又は非常に類似した１個又はそれ以上の品目を表すために同様の参照記号を使用している。製造プロセスにおける１つのステップを表す図面中における参照記号の終りにおける文字「Ｐ」は、該製造プロセスの終りを含む後の段階を表す図面中に示しており且つ「Ｐ」に先行する参照記号の部分によってその後の段階の図面において識別されている領域に対するプリカーサー即ち前駆体を表している。
【００５４】
半導体領域の導電型が、単一の組のドーパント導入条件において、即ち基本的に単一のドーピング濃度において、その領域内に導入される半導体ドーパントによって決定され、且つ該ドーパントの濃度が、該領域にわたって、一つの一般的なドーピングレベル、例えば「ｐ」又は「ｎ」によって表される中程度、から別の一般的なドーパントレベル、例えば「ｐ−」又は「ｎ−」によって表される軽度、へ変化する場合には、これら２つのドーピングレベルにおける該領域の部分は、一般的に、点線によって表してある。ＩＧＦＥＴの断面図におけるドットアンドダッシュライン（dot-and-dash line）即ち一点鎖線は垂直ドーパント分布グラフにおいてのドーパント分布に対する位置を表している。ＩＧＦＥＴの断面図における最大ドーパント濃度は、「ＭＡＸ」の略語を含むダッシュアンドダブルドットライン（dash -and double-dot line）即ち二点鎖線で表してある。
【００５５】
誘電体層、特に分離及びゲート誘電体層、の厚さは、多くのその他のＢＪＴ／ＩＧＦＥＴ要素及び領域の寸法よりも一層小さいものである。誘電体層を明確に示すために、それらの厚さはＢＪＴ及びＩＧＦＥＴの断面図においては、通常、誇張して示してある。
【００５６】
図５−３乃至５−９に示した対称的ＩＧＦＥＴのゲート電極は、便宜上、全て同じ長さのものとして示してあるが、以下に与えるチャンネル長値によって表されるように、図５−４，５−５及び５−７乃至５−９のＩＧＦＥＴは、典型的に、図５−３及び５−６のＩＧＦＥＴのチャンネル長よりも著しく一層大きなものである。
【発明を実施するための形態】
【００５７】
目次
Ａ．参照注記及びその他の予備的情報
Ｂ．混合信号適用例に適した相補的ＢＪＴ／相補的ＩＧＦＥＴ構成体
Ｃ．ウエルアーキテクチャ及びドーピング特性
Ｄ．バイポーラ接合トランジスタ
Ｄ１．ＮＰＮトランジスタの構成
Ｄ２．ＮＰＮトランジスタにおけるベース・リンク長の制御
Ｄ３．ＰＮＰトランジスタ
Ｄ４．ＢＪＴ変形例
Ｅ．非対称的高電圧ＩＧＦＥＴ
Ｅ１．非対称的高電圧ＮチャンネルＩＧＦＥＴの構成
Ｅ２．非対称的高電圧ＮチャンネルＩＧＦＥＴのソース／ドレイン延長部
Ｅ３．非対称的高電圧ＰチャンネルＩＧＦＥＴの構成
Ｅ４．非対称的高電圧ＰチャンネルＩＧＦＥＴのソース／ドレイン延長部
Ｆ．延長型ドレインＩＧＦＥＴ
Ｆ１．延長型ドレインＮチャンネルＩＧＦＥＴの構成
Ｆ２．延長型ドレインＮチャンネルＩＧＦＥＴの動作物理
Ｆ３．延長型ドレインＰチャンネルＩＧＦＥＴの構成
Ｆ４．延長型ドレインＰチャンネルＩＧＦＥＴの動作物理
Ｇ．対称的低電圧低リークＩＧＦＥＴ
Ｈ．対称的低電圧低スレッシュホールド電圧ＩＧＦＥＴ
Ｉ．公称スレッシュホールド電圧大きさの対称的高電圧ＩＧＦＥＴ
Ｊ．公称スレッシュホールド電圧大きさの対称的低電圧ＩＧＦＥＴ
Ｋ．対称的高電圧低スレッシュホールド電圧ＩＧＦＥＴ
Ｌ．対称的ネイティブ（native）低電圧ＮチャンネルＩＧＦＥＴ
Ｍ．対称的ネイティブ高電圧ＮチャンネルＩＧＦＥＴ
Ｎ．対称的ＩＧＦＥＴにおけるドーパント分布
Ｏ．本ＢＪＴ及びＩＧＦＥＴの全てに一般的に適用可能な情報
Ｐ．相補的ＢＪＴ／相補的ＩＧＦＥＴ半導体構成体の製造
Ｐ１．一般的な製造情報
Ｐ２．ウエル形成
Ｐ３．ベース形成
Ｐ４．横方向間隔部分及びゲート電極の形成
Ｐ５．ソース／ドレイン延長部及びハローポケット部分の形成
Ｐ６．スペーサ、エミッタ、コンタクト部分、及び主要ソース／ドレイン部分の形成
Ｐ７．最終処理
Ｐ８．ＢＪＴ変形例の形成
Ｑ．その他の変形例
Ａ．参照注記及びその他の予備的情報
以下において及び図面中に使用している参照記号は以下の意味を有している。
【００５８】
ｄａ  ≡  ベースリンク部分のエミッタ側上部横断方向端部からベース・リンク長の方向において横方向間隔部分のエミッタ側下部横断方向端部への横方向距離、
ｄｂ  ≡  ベースリンク部分のベースコンタクト側上部横断方向端部からベース・リンク長の方向において横方向間隔部分のベースコンタクト側下部横断方向端部への横方向距離、
ｄＬＳ  ≡  ベース・リンク長の方向においての横方向間隔部分の下部横断方向端部間の横方向距離、
ｄＳＢ  ≡  ベース・リンク長の方向においての上部半導体表面に沿ってのベースコンタクト側分離用誘電体スペーサの寸法、
ｄＳＥ  ≡  ベース・リンク長の方向においての上部半導体表面に沿ってのエミッタ側分離用誘電体スペーサの寸法、
Ｌ  ≡  上部半導体表面に沿ってのチャンネル長、
ＬＢＬ  ≡  上部半導体表面に沿ってのＢＪＴのベースのベースリンク部分の長さ、
ＬＤＲ  ≡  ゲート長の描画値によって与えられるようなチャンネル長の描画値、
ＬＷＷ  ≡  延長型ドレインＩＧＦＥＴに対するウエル対ウエル分離距離、
Ｎ’  ≡  イオン注入された物質によって受取られるイオンのドーズ量、
Ｎ’ｍａｘ  ≡  約四分の一象限注入でイオン注入された物質によって受取られるイオンの最大ドーズ量、
Ｎ’１  ≡  約四分の一象限注入でイオン注入された物質によって受取られるイオンの最小ドーズ量、
ｔＧｄＨ  ≡  平均ゲート誘電体厚さの高値、
ｔＧｄＬ  ≡  平均ゲート誘電体厚さの低値、
ＶＢＤ  ≡  ドレイン対ソースブレークダウン電圧、
ＶＢＥ  ≡  ベース対エミッタ電圧、
ＶＢＥ０  ≡  ベース対エミッタ電圧のスレッシュホールド値、
ＶＤＳ  ≡ドレイン対ソース電圧、
ＶＧＳ  ≡  ゲート対ソース電圧、
ＶＴ  ≡  スレッシュホールド電圧、
ｘＤＥＯＬ  ≡  ゲート電極がドレイン延長部とオーバーラップする量、
ｘＳＥＯＬ  ≡  ゲート電極がソース延長部とオーバーラップする量、
ｙ  ≡  深さ又は垂直距離、
ｙＤＥ  ≡ドレインの最大深さ、
ｙＤＥＰＫ  ≡  横方向ドレイン延長部と同じ導電型の半導体ドーパントの最大（ピーク）濃度の、横方向ドレイン延長部における、位置における平均深さ、
ｙＤＭ  ≡  主要ドレイン部分の最大深さ、
ｙＤＮＷＰＫ  ≡  ディープＮウエル半導体ドーパントの最大（ピーク）濃度の位置における平均深さ、
ｙＮＷＰＫ  ≡  Ｎ型空の（empty）主要ウエル半導体ドーパントの最大（ピーク）濃度の位置における平均深さ、
ｙＰＷＰＫ  ≡  Ｐ型空の主要ウエル半導体ドーパントの最大（ピーク）濃度の位置における平均深さ、
ｙＳ  ≡  ソースの最大深さ、
ｙＳＤ  ≡  ソース／ドレインゾーンの最大深さ、
ｙＳＥ  ≡  ソース延長部の最大深さ、
ｙＳＥＰＫ  ≡  横方向ソース延長部と同じ導電型の半導体ドーパントの最大（ピーク）濃度の、横方向ソース延長部における、位置における平均深さ、
ｙＳＭ  ≡  主要ソース部分の最大深さ、
α  ≡  半導体ドーパントをイオン注入するための垂直からの傾斜角度、
β  ≡  半導体ボディの一つの主たる横方向に対する方位角、
β０  ≡  ３つの９０°の増分で増加される方位角の基本値。
【００５９】
以下に使用するように、「表面に隣接した（surface-adjoining）」という用語は、上部半導体表面、即ち単結晶、又はほぼ単結晶、の半導体物質からなる半導体ボディの上部表面、に隣接する（又はそれに延在する）ことを意味している。ドープした単結晶半導体物質内への深さに対する全ての参照は、そうでないことを表すものでない限り、上部半導体表面から下側への深さを意味している。同様に、別の品目よりも単結晶半導体物質内に一層深くに延在する一つの品目に対する全ての参照は、そうでないことを表すものでない限り、上部半導体表面に関して一層深いことを意味している。ＢＪＴ又はＩＧＦＥＴのドープした単結晶領域の各深さ又は平均深さは、そうでないことを表すものでない限り、ＢＪＴの分離誘電体層又はＩＧＦＥＴのゲート誘電体層の底部を介して通常延在している面から測定されるものである。
【００６０】
同じ導電型の２つの隣接する（即ち連続的）半導体領域の間の境界は、幾分不正確である。点線は、通常、この様な境界を表すために図面中において使用している。定量的目的のためには、バックグラウンドドーパント濃度にある半導体基板領域と、該基板領域と同じ導電型のものであるようにドーピング操作によって形成された隣接する半導体領域との間の境界は、全ドーパント濃度がバックグラウンドドーパント濃度の２倍である位置として考えられる。同じ導電型であるようにドーピング操作によって形成された２つの連続的な半導体領域の間の境界は、同様に、該２つの領域を形成するために使用したドーパントの全濃度が等しい位置であると考えられる。
【００６１】
そうでないことを表示した場合を除いて、半導体ドーパント又は不純物に対する各参照は、Ｐ型半導体ドーパント（アクセプタ原子で形成される）又はＮ型半導体ドーパント（ドナー原子で形成される）のことを意味している。半導体ドーパントの「原子種」は、そのドーパントを形成する元素を意味している。或る場合において、半導体ドーパントは２つ又はそれ以上の異なる原子種から構成する場合がある。
【００６２】
半導体ドーパントのイオン注入に関して、「ドーパント含有粒子種」とは、注入されるべきドーパントを含有しており且つ注入サイトに向かってイオン注入装置によって指向付けされる粒子（原子又は分子）のことを意味している。例えば、元素のボロン又は二フッ化ボロンは、Ｐ型ドーパントのボロンをイオン注入するためのドーパント含有粒子種として機能することが可能である。「粒子イオン化荷電状態（particle ionization charge state）」は、イオン注入期間中のおけるドーパント含有粒子種の荷電状態、即ち、一価にイオン化、二価にイオン化等を意味している。
【００６３】
ＩＧＦＥＴのチャンネル長Ｌは、上部半導体表面に沿ってのＩＧＦＥＴのソース／ドレインゾーン間の最小距離である。ここでは、ＩＧＦＥＴの描画チャンネル長ＬＤＲはそのＩＧＦＥＴのゲート長の描画値である。ＩＧＦＥＴのソース／ドレインゾーンが一定不変にＩＧＦＥＴのゲート電極下側に延在するので、ＩＧＦＥＴのチャンネル長ＬはＩＧＦＥＴの描画チャンネルＬＤＲよりも一層短い。
【００６４】
ＩＧＦＥＴは２つの直交するラレラル（lateral）即ち横方向乃至は水平（horizontal）、即ち上部（又は下部）半導体表面に対して概略的に平行に延在する面内において互いに垂直に延在する２つの方向、によって特性付けられる。これら２つの横方向は、ここでは、長手（longitudinal）方向及び横断（transverse）方向として呼称する。長手方向は、ＩＧＦＥＴの長さの方向、即ちそのソース／ドレイン（「Ｓ／Ｄ」）の何れか一方からそのＳ／Ｄゾーンの内の他方への方向、である。横断方向は、ＩＧＦＥＴの幅の方向である。
【００６５】
ＩＧＦＥＴを包含する半導体ボディは、２つの主たる直交する横方向（水平）、即ち上部（又は下部）半導体表面にほぼ平行に延在している面において互いに直角に延在している２つの方向、を有している。本ＣＢＪＴ／ＣＩＧＦＥＴ構成体の何れかの実現例においてのＩＧＦＥＴは、通常、各ＩＧＦＥＴの長手方向が半導体ボディの主たる横方向の内の一つにおいて延在するように、該半導体ボディ上にレイアウトされる。例えば、ＩＧＦＥＴの幾つかの長手方向は、半導体ボディの主たる横方向の内の一つの方向に延在し、一方他のＩＧＦＥＴの長手方向は半導体ボディの主たる横方向の内の他方の方向に延在することが可能である。
【００６６】
ＩＧＦＥＴは、それが、そのソース／ドレインゾーンの両方に沿って且つ中間のチャンネルゾーン内にほぼ鏡像態様で構成される場合に、対称的であるとして以下において記載する。例えば、各ソース／ドレインゾーンに沿って別個のハローポケット部分を有するＩＧＦＥＴは、該ソース／ドレインゾーンが、多分それらの長さを除いて、互いにほぼ鏡像である場合には、ここでは典型的に対称的であるとして記載する。しかしながら、該ハローポケットの内の一つの位置内へのイオン注入期間中における部分的シャドーイング（partial shadowing）等の要因に起因して、上部半導体表面に沿っての該ハローポケットにおけるドーパント分布は、ほぼ鏡像ではない場合がある。この様な場合には、ＩＧＦＥＴが対称的装置であるとして記載する場合であっても、ＩＧＦＥＴの実際の構成においては典型的に幾らかの非対称性が存在している。
【００６７】
対称的であるか非対称的であるかに拘わらずに、ＩＧＦＥＴは「バイアスオン」状態及び「バイアスオフ」状態と呼称される２つのバイアス状態（又は条件）を有しており、その場合に、駆動電位（電圧）がソースとして作用するＳ／Ｄゾーンとドレインとして作用するＳ／Ｄゾーンとの間に存在している。これら２つのバイアス状態を説明する上で簡単化のために、ソースとして作用する及びドレインとして作用するＳ／Ｄゾーンは、夫々、ソース及びドレインとしてここでは呼称する。バイアスオン状態において、ＩＧＦＥＴは導通状態にあり、ＩＧＦＥＴのゲート電極とソースとの間の電圧ＶＧＳは、駆動電位の影響下において電荷キャリアがソースからチャンネルを介してドレインへ自由に流れるような値にある。該電荷キャリアは、ＩＧＦＥＴがＮチャンネル型である場合には、電子であり、それがＰチャンネル型である場合には、ホールである。
【００６８】
ＩＧＦＥＴはバイアスオフ状態においては非導通状態にあり、ゲート対ソース電圧ＶＧＳは、駆動電位の大きさ（絶対値）がＩＧＦＥＴブレークダウンを発生させるのに十分に高いものではない限り、ソースとドレインとの間に駆動電位が存在するにも拘わらず、ソースからチャンネルを介してドレインへ電荷キャリアが著しく流れることは無い値にある。該電荷キャリアは、ＮチャンネルＩＧＦＥＴに対しては電子であり、且つＰチャンネルＩＧＦＥに対しては、ホールである。バイアスオフ状態において、ソース及びドレインは、ゲート対ソース電圧ＶＧＳが該ＩＧＦＥＴをバイアスオン状態とさせるような値にあった場合には電荷キャリアがソースからチャンネルを介してドレインへ自由に流れるようにバイアスされる。
【００６９】
より詳細には、ＮチャンネルＩＧＦＥＴがバイアスオン状態となるのは、（ａ）そのドレインがそのソースに対して適宜の正の電位にあり、且つ（ｂ）そのゲート対ソース電圧ＶＧＳがそのスレッシュホールド電圧ＶＴと等しいか又はそれを超える場合である。従って、電子が、ソースから、チャンネルを介して、ドレインへ流れる。電子は負の電荷キャリアであるから、正の電流の流れはドレインからソースである。ＮチャンネルＩＧＦＥＴがバイアスオフ状態となるのは、そのドレインがそのソースに対して正の駆動電位にあるが、そのゲート対ソース電圧ＶＧＳがそのスレッシュホールド電圧ＶＴ未満であり、従って該正の駆動電位がドレイン対ソースブレークダウンを発生させるのに十分に高いものではない限り、ソースからチャンネルを介してドレインへの著しい電子の流れは存在しない場合である。スレッシュホールド電圧ＶＴは、一般的には、エンハンスメントモードＮチャンネルＩＧＦＥＴの場合は正であり、且つデプリションモードＮチャンネルＩＧＦＥＴの場合には負である。
【００７０】
相補的な態様において、ＰチャンネルＩＧＦＥＴがバイアスオン状態となるのは、（ａ）そのドレインがそのソースに対して適宜の負の電位にあり、且つ（ｂ）そのゲート対ソース電圧ＶＧＳがそのスレッシュホールド電圧ＶＴ以下である場合である。ホールが、ソースからチャンネルを介してドレインへ流れる。ホールは正の電荷キャリアであるから、正の電流の流れはソースからドレインである。ＰチャンネルＩＧＦＥＴがバイアスオフ状態となるのは、そのドレインがそのソースに対して負の電位にあるが、そのゲート対ソース電圧ＶＧＳがそのスレッシュホールド電圧ＶＴよりも一層大きく、従って該負の駆動電位の大きさがドレイン対ソースブレークダウンを発生させるのに十分に高いものではない限り、ソースからチャンネルを介してドレインへの著しいホールの流れが存在しない場合である。スレッシュホールド電圧ＶＴは、一般的には、エンハンスメントモードＰチャンネルＩＧＦＥＴの場合には負であり、デプリションモードＰチャンネルＩＧＦＥＴの場合には正である。
【００７１】
半導体物質内の電荷キャリアは、一般的には、電子とホールの両方を意味している。局所的電界の方向に移動する電荷キャリアに対する参照は、ホールが、一般的に、局所的電界ベクトルの方向に移動すること、及び電子が該局所的電界ベクトルとは反対方向に移動すること、を意味している。
【００７２】
「最大濃度（maximum concentration）」及び「濃度最大（concentration maximum）」の表現は、ここでは、単数又は複数形態で使用され、一般的に交換可能であり、即ち、そうでないことが表示されない限り同じ意味を有している。
【００７３】
ＩＧＦＥＴのボディ物質の導電型を決定する半導体ドーパントは、便宜上、ボディ物質ドーパントとして指定している。ＩＧＦＥＴがウエル領域を使用する場合には、該ボディ物質ドーパントは単数又は複数の半導体ウエルドーパントを包含している。ＩＧＦＥＴのＳ／Ｄゾーン下側の垂直ドーパント分布は、該ボディ物質ドーパントの濃度がそのＳ／Ｄゾーンよりも上部半導体表面下側に１０倍を超えること無しに一層深い下側に存在するボディ物質位置に沿って表面下最大に到達し且つ該ボディ物質ドーパントの最大濃度の表面下位置から、そのＳ／Ｄゾーンを介して該ボディ物質ドーパントの最大濃度の表面下位置から延在する仮想的垂直線に沿って、そのＳ／Ｄゾーンへ、即ちそのＳ／Ｄゾーンに対するＰＮ接合へ、上方へ移る場合に、少なくとも１０倍の係数だけ減少する場合に、「ハイポアブラプト（hypoabrupt）」であると呼称される。米国特許第７，４１９，８６３Ｂ１号及び米国特許公開第２００８／０３１１７１７Ａ１号及び第２００８／０３０８８７８Ａ１号（全てBulucea）を参照すると良い。下側に存在するハイポアブラプトな垂直ドーパント分布を有するＳ／Ｄゾーンに対するＰＮ接合は、便宜上、時々ハイポアブラプト接合と呼ばれる。
【００７４】
相補的な態様において、ＩＧＦＥＴのＳ／Ｄゾーン下側の垂直ドーパント分布は、ボディ物質ドーパントの濃度がそのＳ／Ｄゾーンよりも上部半導体表面下側において１０倍を超えること無しに一層深い下側に存在するボディ物質位置に沿って表面下最大に到達するが、該ボディ物質ドーパントの最大濃度の表面下位置から、そのＳ／Ｄゾーンを介して該ボディ物質ドーパントの最大濃度の表面下位置から延在する仮想的垂直線に沿ってそのＳ／Ｄゾーン用のＰＮ接合へ上方へ移る場合に、１０の係数未満だけ減少する場合には、「非ハイポアブラプト」であると呼称される。下側に存在する非ハイポアブラプトな垂直ドーパント分布を有するＳ／Ｄゾーンに対するＰＮ接合は、便宜上、時々、非ハイポアブラプト接合と呼称される。
【００７５】
Ｂ．混合信号適用例に適した相補的ＢＪＴ／相補的ＩＧＦＥＴ構成体
図５−０乃至５−９（集約的に、「図５」）は、特に混合信号適用例に適したものであるように、本発明に従って構成された相補的ＢＪＴ／相補的ＩＧＦＥＴ（「ＣＢＪＴ／ＣＩＧＦＥＴ」）半導体構成体の１０個の部分を示している。図５のＣＢＪＴ／ＣＩＧＦＥＴ構成体におけるトランジスタは、３つの異なる電圧レジームにおいて動作すべく設計されている。該ＢＪＴ及び該ＩＧＦＥＴの幾つかは、数ボルト、例えば３．０Ｖの公称動作レンジ、の電圧レンジにわたり動作する。数ボルトレンジにわたり動作するＩＧＦＥＴは、しばしば、ここでは、「高電圧」ＩＧＦＥＴと呼称される。その他のＩＧＦＥＴは、一層低い電圧レンジ、例えば１．２Ｖの公称電圧レンジ、にわたり動作し、且つ、類推的に、しばしば、ここでは、「低電圧」ＩＧＦＥＴとして呼称される。残りのＩＧＦＥＴは、該高電圧及び低電圧ＩＧＦＥＴよりも一層大きな電圧レンジにわたり動作し、且つ、一般的には、ここでは、「拡張電圧（extended voltage）」ＩＧＦＥＴとして呼称される。該拡張電圧ＩＧＦＥＴ用の動作レンジは、通常、少なくとも１０Ｖ、例えば、公称的には１２Ｖ、である。
【００７６】
図５におけるＩＧＦＥＴは、２つの異なる平均公称厚さ、即ち高値ｔＧｄＨ及び低値ｔＧｄＬ、のゲート誘電体層を使用する。高電圧及び拡張電圧ＩＧＦＥＴの各々に対するゲート誘電体厚さは高値ｔＧｄＨである。３．０Ｖ動作の場合、高ゲート誘電体厚さｔＧｄｈは、ゲート誘電体物質がシリコン酸化物又はほぼシリコン酸化物である場合に、４−８ｎｍであり、好適には５−７ｎｍであり、典型的には６−６．５ｎｍである。低電圧ＩＧＦＥＴの各々に対するゲート誘電体厚さは低値ｔＧｄＬである。１．２Ｖ動作の場合、低ゲート誘電体厚さｔＧｄＬは、ゲート誘電体物質がシリコン酸化物又はほぼシリコン酸化物である場合には、１−３ｎｍであり、好適には１．５−２．５ｎｍであり、典型的には２ｎｍである。図５のＩＧＦＥＴのパラメータに対する以下に与える典型的な数値の全ては、一般的に、ゲート誘電体層が前述した典型的な厚さ値を有している本ＣＢＪＴ／ＣＩＧＦＥＴ半導体構成体の実現例に対して適用される。
【００７７】
図５のＢＪＴは、高い厚さ値ｔＧｄＨのものであるために、且つ一層厚いゲート誘電体層と同じ物質、即ちシリコン酸化物か又はほぼシリコン酸化物、から構成するために、一層厚いゲート誘電体層と同じステップで形成される分離用誘電体層を使用する。
【００７８】
ＢＪＴは図５−０に表われており、一方ＩＧＦＥＴは図５の残部に表われている。図５−０におけるＢＪＴは、垂直ＮＰＮＢＪＴ１０１及び垂直ＰＮＰＢＪＴ１０３から構成されている。図５−１及び５−２におけるＩＧＦＥＴは、非対称的装置である。図５−３乃至５−９におけるＩＧＦＥＴは対称的装置である。
【００７９】
より詳細には、図５−１は、非対称的高電圧ＮチャンネルＩＧＦＥＴ１００及び同様に構成されている非対称的高電圧ＰチャンネルＩＧＦＥＴ１０２を図示している。非対称的ＩＧＦＥＴ１００及び１０２は、単一方向電流適用例に対して設計されている。非対称的延長型ドレインＮチャンネルＩＧＦＥＴ１０４及び同様に構成されている非対称的延長型ドレインＰチャンネルＩＧＦＥＴ１０６が図５−２に図示されている。延長型ドレインＩＧＦＥＴ１０４及び１０６は、数ボルトを超える電圧を使用する、パワー装置、高電圧スイッチ、電気的に消去可能なリードオンリメモリ（「ＥＥＰＲＯＭ」）プログラミング回路、及び静電放電（「ＥＳＤ」）保護装置、等の適用例に特に適した拡張電圧装置を構成している。その非対称性のために、各ＩＧＦＥＴ１００，１０２，１０４又は１０６は、通常、そのチャンネルゾーン電流の流れが常に同一方向である状態において使用される。
【００８０】
対称的ＩＧＦＥＴへ移ると、図５−３は、対称的低電圧低リークＮチャンネルＩＧＦＥＴ１０８及び同様に構成されている対称的低電圧低リークＰチャンネルＩＧＦＥＴ１１０を図示している。「低リーク」という用語は、ここでは、ＩＧＦＥＴ１０８及び１１０が非常に低い電流リークを有するように構成されていることを意味している。低スレッシュホールドの大きさの対称的低電圧ＮチャンネルＩＧＦＥＴ１１２及び同様に構成されている低スレッシュホールド電圧の大きさの対称的低電圧ＰチャンネルＩＧＦＥＴ１１４を図５−４に図示してある。ＶＴは、ここでは、スレッシュホールド電圧に対する記号として機能するので、ＩＧＦＥＴ１１２及び１１４は、しばしば、低ＶＴ装置として呼称される。
【００８１】
図５−５は、公称ＶＴ大きさの対称的高電圧ＮチャンネルＩＧＦＥＴ１１６及び同様に構成されている公称ＶＴ大きさの対称的高電圧ＰチャンネルＩＧＦＥＴ１１８を図示している。公称ＶＴ大きさの対称的低電圧ＮチャンネルＩＧＦＥＴ１２０及び同様に構成されている公称ＶＴ大きさの低電圧ＰチャンネルＩＧＦＥＴ１２２は図５−６に図示されている。図５−７は、対称的高電圧低ＶＴＮチャンネルＩＧＦＥＴ１２４及び同様に構成されている対称的高電圧低ＶＴＰチャンネルＩＧＦＥＴ１２６を図示している。
【００８２】
以下に更に説明する如く、ＢＪＴ１０１及び１０３、非対称的ＩＧＦＥＴ１００及び１０２、及び対称的ＩＧＦＥＴ１０８，１１０，１１２，１１４，１１６，１１８，１２０，１２２，１２４，１２６は、全て、Ｐ型ウエル及びＮ型ウエルを種々に使用する。延長型ドレインＩＧＦＥＴ１０４及び１０６の領域の内の幾つかは、Ｐ型ウエル及びＮ型ウエルを形成するために使用されるドーパント導入によって画定される。その結果、延長型ドレインＩＧＦＥＴ１０４及び１０６は、効果的に、Ｐ型ウエル及びＮ型ウエルを使用する。
【００８３】
図５−８は、一対の対称的ネイティブ（native）低電圧ＮチャンネルＩＧＦＥＴ１２８及び１３０を図示している。一対の夫々対応する対称的ネイティブ高電圧ＮチャンネルＩＧＦＥＴ１３２及び１３４は図５−９に図示してある。「ネイティブ（native）」という用語は、ここでは、ＮチャンネルＩＧＦＥＴ１２８，１３０，１３２，１３４が何らのウエルを使用するものではないことを意味している。特に、ネイティブＮチャンネルＩＧＦＥＴ１２８，１３０，１３２，１３４は、図５のＣＢＪＴ／ＣＩＧＦＥＴ構成体に対する開始領域を形成する軽度にドープしたＰ型モノシリコンから直接形成される。ＩＧＦＥＴ１２８及び１３２は公称ＶＴ装置である。ＩＧＦＥＴ１３０及び１３４は低ＶＴ装置である。
【００８４】
対称的ＩＧＦＥＴ１１２，１１４，１２４，１３０の各々のスレッシュホールド電圧ＶＴは、正又は負とすることが可能である。従って、ＩＧＦＥＴ１１２，１１４，１２４，１３０は、エンハンスメントモード（通常オン）又はデプリションモード（通常オフ）装置とすることが可能である。ＩＧＦＥＴ１１２は、典型的に、エンハンスメントモード装置である。ＩＧＦＥＴ１１４，１２４，１３０は、典型的に、デプリションモード装置である。更に、対称的ＩＧＦＥＴ１２６及び１３４はデプリションモード装置である。
【００８５】
参照記号の長い繋がりの数を減少させるために、図５に示されているＩＧＦＥＴ１００，１０２，１０４，１０６，１０８，１１０，１１２，１１４，１１６，１１８，１２０，１２２，１２４，１２６，１２８，１３０，１３２，１３４のグループは、しばしば、それらの参照記号をリストすること無しに、ここでは、集約的に、「例示した」ＩＧＦＥＴとして呼称する。例示したＩＧＦＥＴのサブグループは同様に、しばしば、ここでは、そのサブグループを特徴付ける用語によって更に識別する。例えば、対称的ＩＧＦＥＴ１０８，１１０，１１２，１１４，１１６，１１８，１２０，１２２，１２４，１２６，１２８，１３０，１３２，１３４は、しばしば、単に例示した対称的ＩＧＦＥＴとして呼称する。例示したＩＧＦＥＴのコンポーネントは、同様に、しばしば、ここでは、該コンポーネントに対する参照記号をリストすること無しに、例示したＩＧＦＥＴのコンポーネントとして呼称する。同じ手順が例示したＩＧＦＥＴのサブグループのコンポーネントにも使用される。
【００８６】
前述した識別記法を記憶しつつ、例示した対称的ＩＧＦＥＴは全てデジタル回路適用例に対して適している。例示した対称的ＩＧＦＥＴのいずれもが、適宜、アナログ回路適用例において使用することが可能である。例示した対称的ＩＧＦＥＴによって与えられる異なる特徴は、回路設計者をして特定の回路の必要性を最善に受け付けるＢＪＴ及びＩＧＦＥＴを選択することを可能とさせる。
【００８７】
非対称的ＩＧＦＥＴ１００及び１０２及び例示した対称的ＩＧＦＥＴは、説明の便宜上、全て長チャンネル装置として図示してある。しかしながら、これらのＩＧＦＥＴのいずれも短チャンネルバージョンで実現することが可能であり、特に低リークＩＧＦＥＴ１０８，１１０，１２０，１２２、の場合にそうである。その場合には、対称的ＩＧＦＥＴ１０８，１１０，１２０又は１２２の短チャンネルバージョンのハローポケット部分（後述する）は前に引用した米国特許第６，５４８，８４２号に記載されているように合体することが可能である。
【００８８】
どの特定のチャンネル長値も、一般的に、ＩＧＦＥＴ動作の短チャンネルレジームと長チャンネルレジームとを分けるものではなく、一般的に、短チャンネルＩＧＦＥＴを長チャンネルＩＧＦＥＴから区別するものでもない。短チャンネルＩＧＦＥＴ、即ち短チャンネルレジームにおいて動作するＩＧＥＦＴ、は、単に、その特性が短チャンネル効果によって著しく影響されるＩＧＦＥＴであるに過ぎない。超チャンネルＩＧＦＥＴ、即ち長チャンネルレジームにおいて動作するＩＧＦＥＴ、は短チャンネルＩＧＦＥＴの逆である。約０．４μｍのチャンネル長値は、米国特許第６，５４８，６４２号における背景技術に対する短チャンネル及び長チャンネルレジームの間に境界をほぼ構成するものであるが、長チャンネル／短チャンネルの境界は、ゲート誘電体厚さ、最小印刷可能特徴寸法、チャンネルゾーンドーパント濃度、及びソース／ドレインボディ接合深さ、等の種々の要因に依存して、チャンネル長の一層高い又は一層低い値において発生する場合がある。
【００８９】
非対称的ＩＧＦＥＴ１００及び１０２は、軽度にドープしたＰ型モノシリコンの開始領域内に形成されている共通のディープＮウエル（後述する）を使用するものとして、図５に図示されている。代替的に、各ＩＧＦＥＴ１００又は１０２は、ディープＮウエルを欠如するバージョンで与えることが可能である。好適実現例においては、ＮチャンネルＩＧＦＥＴ１００はディープＮウエルを使用し、一方、ＰチャンネルＩＧＦＥＴ１０２はディープＮウエルを欠如している。例示した対称的ＩＧＦＥＴのいずれもがディープＮウエルを使用するものとして示されていないが、例示した非ネイティブ対称的ＩＧＦＥＴの各々は、代替的に、ディープＮウエルを使用するバージョンで与えることが可能である。例示した非ネイティブＮチャンネルＩＧＦＥＴの内の一つに対して使用される場合に、ディープＮウエルは、ＮチャンネルＩＧＦＥＴのＰ型ボディ領域を下側に存在するＰ−モノシリコンから電気的に分離させる。このことは、そのＮチャンネルＩＧＦＥＴを各その他のＮチャンネルＩＧＦＥＴから電気的に分離させることを可能とさせる。ＩＧＦＥＴ１００等の非ネイティブＮチャンネルＩＧＦＥＴに対して使用されるディープＮウエルを、図５の例におけるＩＧＦＥＴ１０２等の隣接するＰチャンネルＩＧＦＥＴの下側へ延在させることは、典型的に、ＩＧＦＥＴの集積密度を増加させることを可能とさせる。
【００９０】
例示した非ネイティブＩＧＦＥＴは、代替的に、軽度にドープしたＮ型モノシリコンの開始領域から形成することが可能である。その場合には、該ディープＮウエルは、そのディープＮウエルに対して相補的な機能を実施する対応するディープＰウエルで置換することが可能である。例示したネイティブＮチャンネルＩＧＦＥＴは、Ｐ型開始モノシリコン領域を必要とし、従って、Ｎ−開始モノシリコン領域を使用する結果的に得られるＣＢＪＴ／ＣＩＧＦＥＴ構成体内に存在するものではない。しかしながら、例示したネイティブＮチャンネルＩＧＦＥＴの各々は、Ｎ−開始モノシリコン内に形成される対応するネイティブＰチャンネルＩＧＦＥＴで置換させることが可能である。
【００９１】
図５のＣＢＪＴ／ＣＩＧＦＥＴ構成体は、主に、適宜ゲート誘電体厚さを減少させ及び／又はドーピング条件を調節することによって、達成される非対称的高電圧ＩＧＦＥＴ１００及び１０２の一層低い電圧のバージョンを包含することが可能である。Ｐ−開始モノシリコン領域からＮ−開始モノシリコン領域への変更及びディープＮウエル及びＮウエルを使用すること又は使用しないことに関する前述した見解の全ては、ＩＧＦＥＴ１００，１０２，１０４，１０６のこれらの変形例に対して適用される。
【００９２】
例示したＩＧＦＥＴ及び該例示したＩＧＦＥＴの上述した変形例以外の回路要素は、図５のＣＢＪＴ／ＣＩＧＦＥＴ構成体のその他の部分（不図示）に設けることが可能である。例えば、ダイオード及び種々のタイプの抵抗、コンデンサ、及び／又はインダクタを本ＣＢＪＴ／ＣＩＧＦＥＴ構成体内に設けることが可能である。該抵抗はモノシリコン又はポリシリコン要素とすることが可能である。付加的な回路要素の特性に依存して、本ＣＢＪＴ／ＣＩＧＦＥＴ構成体は該付加的な要素に対する適宜の電気的分離をも包含する。該例示したＩＧＦＥＴ及びそれらの上述した変形例の選択したものは、典型的に、図５のＣＢＪＴ／ＣＩＧＦＥＴ構成体の任意の特定の実現例において存在する。要するに、図５のＣＢＪＴ／ＣＩＧＦＥＴ構成体のアーキテクチャは、混合信号ＩＣ適用例に適したＢＪＴ、ＩＧＦＥＴ、及びその他の回路要素を提供している。
【００９３】
Ｃ．ウエルアーキテクチャ及びドーピング特性
ＢＪＴ１０１及び１０３及び例示したＩＧＦＥＴのモノシリコン要素は、軽度にドープしたＰ型基板領域１３６を有するドープしたモノシリコン半導体ボディのパーツを構成している。典型的には主にシリコン酸化物から構成されている電気的絶縁性物質のパターン形成したフィールド領域１３８は、半導体ボディの上部表面内に凹設される。フィールド絶縁領域１３８は、図５においては、浅いトレンチ分離タイプのものとして図示されているが、その他の態様で構成することも可能である。
【００９４】
上部半導体表面内へのフィールド絶縁領域１３８の凹設は、一群の横方向に分離されたアクティブな半導体島状部を画定している。２４個のこの様なアクティブ島状部１３５Ａ，１３５Ｂ，１３７Ａ，１３７Ｂ，１４０，１４２，１４４Ａ，１４４Ｂ，１４６Ａ，１４６Ｂ，１４８，１５０，１５２，１５４，１５６，１５８，１６０，１６２，１６４，１６６，１６８，１７０，１７２，１７４が図５に表われている。ＮＰＮＢＪＴ１０１は島状部１３５Ａ及び１３５Ｂを使用する。ＰＮＰＢＪＴ１０３は島状部１３７Ａ及び１３７Ｂを使用する。
【００９５】
非延長型ドレインＩＧＦＥＴ１００，１０２，１０８，１１０，１１２，１１４，１１６，１１８，１２０，１２２，１２４，１２６，１２８，１３０，１３２，１３４は、夫々、島状部１４０，１４２，１４８，１５０，１５２，１５４，１５６，１５８，１６０，１６２，１６４，１６６，１６８，１７０，１７２，１７４を使用する。Ｎチャンネル延長型ドレインＩＧＦＥＴ１０４は、島状部１４４Ａ及び１４４Ｂを使用する。Ｐチャンネル延長型ドレインＩＧＦＥＴ１０６は同様に島状部１４６Ａ及び１４６Ｂを使用する。幾つかの実施例においては、図５に示したＩＧＦＥＴ及び上述したＩＧＦＥＴ変形例の内の２個又はそれ以上が該アクティブ島状部の内の一つを利用する。このことは、例えば、ＩＧＦＥＴの内の２個又はそれ以上がソース又はドレイン等の要素を共用する場合に発生する。
【００９６】
該半導体ボディは、ＢＪＴウエル領域１７５Ａ，１７５Ｂ，１７７Ａ，１７７Ｂ、ＩＧＦＥＴ主要ウエル領域１８０，１８２，１８４Ａ，１８４Ｂ，１８６Ａ，１８６Ｂ，１８８，１９０，１９２，１９４，１９６，１９８，２００，２０２，２０４，２０６、ＢＪＴディープ中程度にドープしたＮ型ウエル領域２０７、ＩＧＦＥＴディープ中程度にドープしたＮ型ウエル領域２０１及び２１２、及び分離用中程度にドープしたＰ型ウエル領域２１６、を包含している。例示したＩＧＦＥＴ主要ウエル、ＩＧＦＥＴディープＮウエル領域２１０及び２１２、及び基板領域１３６への電気的コンタクトは、フィールド絶縁体１３８によって上部半導体表面に沿って画定されている付加的に横方向に分離されているアクティブ半導体島状部（不図示）を介して行われる。
【００９７】
ディープＮウエル領域２０７，２１０，２１２は、夫々、Ｐ−基板領域１３６と分離用ＰＮ接合２１７，２２０，２２２を形成している。その様にする場合に、ディープＮウエル２０７，２１０，２１２は、図５に示されているその他のウエル領域よりも半導体ボディ内に一層深くに延在している。そのために、ウエル領域１７５Ａ，１７５Ｂ，１７７Ａ，１７７Ｂ，１８０，１８２，１８４Ａ，１８４Ｂ，１８６Ａ，１８６Ｂ，１８８，１９０，１９２，１９４，１９６，１９８，２００，２０２，２０４，２０６及び分離用ウエル領域２１６は浅いウエルとして考えることが可能である。
【００９８】
ＢＪＴ浅いウエル領域１７５Ａ及び１７５Ｂは、互いに合体してＮＰＮＢＪＴ１０１の一部を形成する中程度にドープされているＮ型ウエルである。ＢＪＴ浅いウエル領域１７７Ａ及び１７７Ｂは、同様に、互いに合体してＰＮＰＢＪＴ１０３の一部を形成する中程度にドープされているＰ型ウエルである。ＩＧＦＥＴ浅い主要ウエル領域１８０，１８０Ａ，１８８，１９２，１９６，２００，２０４は、夫々、Ｎチャンネル非ネイティブＩＧＦＥＴ１００、１０４，１０８，１１２，１１６，１２０，１２４用のＰ型ウエルである。ＩＧＦＥＴ浅い主要ウエル領域１８６ＢはＰチャンネル非ネイティブＩＧＦＥＴ１０６用のＰ型ウエルである。ＩＧＦＥＴ浅い主要ウエル領域１８２，１８６Ａ，１９０，１９４，１９８，２０２，２０６は、夫々、非ネイティブＰチャンネルＩＧＦＥＴ１０２，１０６，１１０，１１４，１１８，１２２，１２６用のＮ型ウエルである。ＩＧＦＥＴ浅い主要ウエル領域１８４Ｂは非ネイティブＮチャンネルＩＧＦＥＴ１０４用のＮ型ウエルである。
【００９９】
便宜上、図５は、全ての例示した浅いウエル領域が半導体ボディ内に同じ深さ延在しているものとして図示している。しかしながら、例示したＰ型浅いウエルの深さは、例示したＮ型浅いウエルの深さよりも多少浅いか、又は幾分一層深いものとすることが可能である。又、例示したＰ型浅いウエルの或るものは、各例示したＰ型浅いウエルがＰ−基板領域１３６と合体するか又はディープＮウエルと合流するかに依存して、他のものよりも半導体ボディ内に一層深くに延在する。同様に、例示したＮ型浅いウエルの或るものは、各例示したＮ型浅いウエルがＰ−基板領域１３６と合体するか又はディープＮウエルと合流するかに依存して、他のものよりも、該半導体ボディ内に一層深くに延在する。
【０１００】
同じ導電型の下部ドープ済みモノシリコン領域と合体するドープ済みモノシリコン領域の深さに関しては、上部モノシリコン領域の深さは、該上部領域を画定する半導体ドーパントの濃度が該下部領域を画定する半導体ドーパントの濃度と等しい位置において発生するものと考えられる。従って、ディープＮウエル２１０又は２１２等の一層深いＮ型ウエル領域と合体する、Ｎ型主要ウエル１８２又は１８６Ａ等のＮ型主要ウエル領域の深さは、これら２つのＮ型ウエルを画定するＮ型半導体ドーパントの濃度が同じである位置において発生する。Ｐ−基板領域１３６が実質的に一様なバックグラウンドドーパント濃度のＰ型モノシリコンから形成される場合には、基板領域１３６に合体するＰ型主要ウエル１８４Ａ等のＰ型ウエル領域の深さは、Ｐ型ウエルドーパント濃度がＰ型バックグラウンドドーパント濃度の２倍である位置において発生する。
【０１０１】
合体した浅いＮウエル領域１７５Ａ及び１７５ＢはディープＮウエル領域２０７へ合体し、従って、それはＮＰＮＢＪＴ１０１用のＮ型コレクタの一部を形成する。ディープＮコレクタウエル２０７は、代替的実施例（不図示）においては削除される。浅いＮコレクタウエル１７５Ａ及び１７５ＢはＰ−基板領域１３６と分離用ＰＮ接合を形成する。
【０１０２】
合体した浅いＰウエル領域１７７Ａ及び１７７Ｂは、同様に、Ｐ−基板領域１３６と合体し、従って、基板領域１３６はＰＮＰＢＪＴ１０３用のＰ型コレクタの一部を形成する。代替的に、ＢＪＴディープＮコレクタウエル領域２０７から離隔されている分離用ＢＪＴディープ中程度にドープされているＮ型ウエル領域を、浅いＰウエル１７７Ａ及び１７７Ｂの下側に設けて、図９に関連して以下に説明する如く、それらをＰ−基板領域１３６から電気的に分離させることが可能である。別の代替例として、ＮＰＮＢＪＴ１０１用のディープＮコレクタウエル２０７を、浅いウエル１７７Ａ及び１７７Ｂの下側に延在する一層長いディープＮウエルで置換させ、図１０に関連して以下に説明する如く、それらを基板領域１３６から電気的に分離させることが可能である。
【０１０３】
Ｐ型主要ウエル領域１８０は、非対称的高電圧ＮチャンネルＩＧＦＥＴ１００用のボディ物質、即ちボディ物質領域、を構成し、且つディープＮウエル領域２１０と分離用のＰＮ接合２２４を形成する。図５−１を参照のこと。Ｎ型主要ウエル領域１８２はディープＮウエル２１０に合体する。Ｎ型主要ウエル１８２とディープＮウエル２１０との結合は、非対称的高電圧ＰチャンネルＩＧＦＥＴ１０２用のボディ物質、即ちボディ物質領域、を形成する。
【０１０４】
ディープＮウエル２１０がＮチャンネルＩＧＦＥＴ１００のＰ型主要ウエル領域１８０の下側に存在しているがＰチャンネルＩＧＦＥＴ１０２の下側には延在していない実施例（不図示）においては、Ｐ型主要ウエル１８０がＮチャンネルＩＧＦＥＴ１００用のボディ物質（領域）を形成する。しかしながら、Ｎ型主要ウエル１８２は、ＰチャンネルＩＧＦＥＴ１０２用のボディ物質（領域）を構成するのみであり、且つ基板領域１３６とＰＮ接合を形成する。ディープＮウエル２１０を完全に欠如している実施例（不図示）においては、Ｐ型主要ウエル１８０とＰ−基板領域１３６との結合がＮチャンネルＩＧＦＥＴ１００用のボディ物質を形成し、一方、Ｎ型主要ウエル１８２がＰチャンネルＩＧＦＥＴ１０２用のボディ物質を形成し且つ基板領域１３６とＰＮ接合を形成する。
【０１０５】
Ｐ型主要ウエル領域１８４Ａは、図５−２に示した如く、Ｐ−基板領域１３６に合体する。Ｐ型主要ウエル１８４ＡとＰ−基板領域１３６との結合は、延長型ドレインＮチャンネルＩＧＦＥＴ１０４用のボディ物質、即ちボディ物質領域、を形成する。ＩＧＦＥＴ１０４のＮ型主要ウエル領域１８４Ｂは、以下に更に説明するように、基板領域１３６とドレイン・ボディＰＮ接合２２６を形成する。
【０１０６】
Ｎ型主要ウエル領域１８６ＡはディープＮウエル領域２１２に合体する。Ｎ型主要ウエル１８６ＡとディープＮウエル２１２との結合は、延長型ドレインＰチャンネルＩＧＦＥＴ１０６用のボディ物質、即ちボディ物質領域、を形成する。ＩＧＦＥＴ１０６のＰ型主要ウエル領域１８６Ｂは、以下に更に説明する如く、ディープＮウエル２１２とドレイン・ボディＰＮ接合２２８の一部を形成する。
【０１０７】
Ｐウエル領域２１６は、フィールド絶縁領域１３８の下側で且つＩＧＦＥＴ１０４のＮ型主要ウエル領域１８４ＢとＩＧＦＥＴ１０６のディープＮウエル領域２１２との間に位置されている。ＩＧＦＥＴ１０４及び１０６は非常に高い電圧で動作し且つ図５−２の例においては互いに隣接しているので、Ｐウエル２１６はＩＧＦＥＴ１０４及び１０６を互いに電気的に分離する。Ｐウエル２１６は、しばしば、延長型ドレインＩＧＦＥＴ１０４及び１０６が互いに隣接していない場合の実施例においては削除することが可能である。
【０１０８】
Ｐ型主要ウエル領域１８８とＰ−基板領域１３６との結合は、対称的低電圧低リークＮチャンネルＩＧＦＥＴ１０８用のボディ物質、即ちボディ物質領域、を形成する。図５−３を参照のこと。Ｎ型主要ウエル領域１９０は、対称的低電圧低リークＰチャンネルＩＧＦＥＴ１１０用のボディ物質、即ちボディ物質領域、を構成し、且つ基板領域１３６と分離用のＰＮ接合２３０を形成する。
【０１０９】
対称的低電圧低ＶＴＮチャンネルＩＧＦＥＴ１１２用のボディ物質（領域）は、同様に、Ｐ形主要ウエル領域１９２とＰ−基板領域１３６との結合によって形成される。図５−４を参照のこと。Ｎ型主要ウエル領域１９４は、対称的低電圧低ＶＴＰチャンネルＩＧＦＥＴ１１８用のボディ物質（領域）を構成し、且つ基板領域１３６と分離用ＰＮ接合２３４を形成する。
【０１１０】
対称的低電圧公称ＶＴＮチャンネルＩＧＦＥＴ１２０用のボディ物質（領域）は、Ｐ型主要ウエル領域２００とＰ−基板領域１３６との結合によって形成される。図５−６を参照のこと。Ｎ型主要ウエル領域２０２は、対称的低電圧公称ＶＴＰチャンネルＩＧＦＥＴ１２２用のボディ物質（領域）を構成し、且つ基板領域１３６と分離用のＰＮ接合２３６を形成する。
【０１１１】
Ｐ型主要ウエル領域２０４とＰ−基板領域１３６との結合は、対称的高電圧低ＶＴＮチャンネルＩＧＦＥＴ１２４用のボディ物質（領域）を形成する。図５−７を参照のこと。Ｎ型主要ウエル領域２０６は、対称的高電圧低ＶＴＰチャンネルＩＧＦＥＴ１２６用のボディ物質（領域）を構成し、且つ基板領域１３６と分離用のＰＮ接合２３８を形成する。
【０１１２】
Ｐ−基板領域１３６は、ネイティブＮチャンネルＩＧＦＥＴ１２８，１３０，１３２，１３４の各々に対するボディ物質（領域）を構成するのみである。図５−８及び５−９を参照のこと。
【０１１３】
主要ウエル領域１８０，１８２，１８４Ａ，１８４Ｂ，１８６Ａ，１８６Ｂ，１９２，１９４，２０４，２０６は、全て、空のレトログレイド（empty retrograde）ウエルである。より詳細には、ＮチャンネルＩＧＦＥＴ１００，１１２又は１２４のＰ型主要ウエル１８０，１９２又は２０４は、Ｐ型半導体ドーパントでドープされており、それは又そのＩＧＦＥＴのＳ／Ｄゾーン内にも存在する。該Ｐ型ドーパントの濃度は、（ａ）ＩＧＦＥＴ１００，１１２又は１２４のチャンネルゾーン及びＳ／Ｄゾーンの各々のほぼ全ての下側を横方向に延在している表面下最大濃度位置において表面下濃度最大に局所的に到達し、且つ（ｂ）該表面下最大濃度位置から、選択した垂直位置に沿って、そのＩＧＦＥＴのＳ／Ｄゾーンの内の特定した一つを介して、上部半導体表面へ、上方へ移る場合に、少なくとも１０の係数だけ、好適には少なくとも２０の係数だけ、より好適には少なくとも４０の係数だけ、減少する。ＩＧＦＥＴ１００，１１２又は１２４のＰ型主要ウエル１８０，１９２又は２０４におけるＰ型ドーパントの最大濃度の表面下位置は、そのＩＧＦＥＴの特定したＳ／Ｄゾーンの最大深さよりも１０倍を超えることの無い、好適には５倍を越えることの無い、より好適には４倍を越えることの無いように一層深くに発生する。
【０１１４】
以下に更に説明する如く、Ｐ型ハローポケット部分は非対称的ＩＧＦＥＴ１００のソースに沿って存在している。ＩＧＦＥＴ１００用の特定したＳ／Ｄゾーンは、典型的に、そのドレインであるが、ソースに沿ってＰ型ハローポケット部分を欠如しているＩＧＦＥＴ１００の変形例においてはそのソース又はドレインとすることが可能である。該特定したＳ／Ｄゾーンは対称的ＩＧＦＥＴ１１２又は１２４に対するＳ／Ｄゾーンの内のいずれかとすることが可能である。
【０１１５】
更に、Ｐ型ドーパントの濃度は、ＮチャンネルＩＧＦＥＴ１００，１１２又は１２４のＰ型空の主要ウエル１８０，１９２又は２０４における表面下最大濃度位置から、ＩＧＦＥＴ１００，１１２又は１２４に対する該選択した垂直位置に沿って、その特定したＳ／Ｄゾーンへ移る場合に、実質的に単調的に、典型的には１０の係数未満だけ、減少する。ＩＧＦＥＴ１００，１１２又は１２４のＰ型主要ウエル１８０，１９２又は２０４におけるＰ型ドーパントの最大濃度の表面下位置はそのＩＧＦＥＴの特定したＳ／Ｄゾーンの最大深さよりも１０倍を越えること無しに一層深くにおいて発生するので、ＩＧＦＥＴ１００，１１２又は１２４の該特定したＳ／Ｄゾーン下側のドーパント分布は典型的に非ハイポアブラプトである。Ｐ型ドーパントの濃度における減少は、ＩＧＦＥＴ１００，１１２又は１２４用の表面下最大濃度位置から、ＩＧＦＥＴ１００，１１２又は１２４用の該選択した垂直位置に沿って、その特定したＳ／Ｄゾーンへ移る場合に、通常、実質的に変曲無しであり、即ち、何らの変曲（inflection）を経験するものではない。
【０１１６】
ＮチャンネルＩＧＦＥＴ１００，１１２又は１２４のＰ型空の主要ウエル領域１８０，１９２又は２０４におけるＰ型ドーパントの前述した局所的濃度最大は、半導体ボディ内へのここではＰ型空の主要ウエルドーパントと呼称するＰ型半導体ドーパントの導入から発生する。Ｐ型ハローポケット部分を有する非対称的ＩＧＦＥＴ１００の場合には、該ハローポケットは、該Ｐ型空の主要ウエルドーパントによって発生される濃度最大よりもかなりより少ない深さにおいて付加的な局所的濃度最大に到達するように、該半導体ボディ内に導入されるここではＰ型ソースハロー（又はチャンネルグレイディング）ドーパントと呼称される付加的なＰ型半導体ドーパントによって発生される。Ｐ型空の主要ウエル１８０におけるこれら２つのＰ型濃度最大を明確に区別するために、該Ｐ型空の主要ウエルドーパントによって発生されるＰ型濃度最大は、一般的に、ここでは、ウエル１８０における「ディープ（deep）」Ｐ型空のウエル濃度最大として呼称される。Ｐ型ソースハロードーパントから発生するＰ型濃度最大は、対応する態様において、一般的には、ここでは、ウエル１８０における「浅い（shallow）」Ｐ型空のウエル濃度最大と呼称される。該Ｐ型ソースハロードーパントは、又、ここでは、Ｐ型ソース側ハローポケットドーパントとして、又は、単に、Ｐ型ソース側ポケットドーパントとして呼称される場合がある。
【０１１７】
非対称的ＮチャンネルＩＧＦＥＴ１００のＰ型ハローポケットは、ＩＧＦＥＴ１００の短チャンネルバージョンにおいてはそのドレインに到達する場合がある。しかしながら、ＩＧＦＥＴ１００が例示した長チャンネル装置として又は短チャンネル装置として実現されるかに拘わらずに、顕著な量のＰ型ソースハロードーパントがそのドレインにわたり完全に横方向に存在することは通常無い。従って、ＩＧＦＥＴ１００のソースに沿ってのＰ型ハローポケット部分の存在は、Ｐ型空の主要ウエル領域１８０におけるＰ型ドーパント、即ち全Ｐ型ドーパント、の濃度が、ディープＰ型空のウエル濃度最大の表面下位置から選択した垂直位置に沿ってそのＩＧＦＥＴのＳ／Ｄゾーンの内の特定した一つを介して上部半導体表面へ上方へ移る場合に、少なくとも１０の係数だけ減少するということ、及びＰ型空の主要ウエル１８０における該選択した垂直位置に沿っての全Ｐ型ドーパントの濃度の減少は、該ディープＰ型空のウエル濃度最大の表面下位置から該選択した垂直位置に沿ってそのＩＧＦＥＴの特定したＳ／Ｄゾーンへ移る場合に、通常、実質的に単調的であり且つ実質的に変曲無しであるということ、の基準を充足することを阻止するものではない。
【０１１８】
前述したＰ型ウエル濃度基準を充足することに加えて、ＮチャンネルＩＧＦＥＴ１００，１１２又は１２４のＰ型空の主要ウエル領域１８０，１９２又は２０４における全Ｐ型ドーパントの濃度は、該ＩＧＦＥＴの特定したＳ／Ｄゾーンに対するＰＮ接合から該選択した垂直位置に沿って上部半導体表面へ移る場合に、好適には、実質的に単調的に減少する。Ｐ型半導体ドーパントの幾らかのパイルアップが時折ＩＧＦＥＴ１００，１１２又は１２４の該特定したＳ／Ｄゾーンの上部表面に沿って発生する場合がある。そうである場合には、Ｐ型空の主要ウエル１８０，１９２又は２０４における全Ｐ型ドーパントの濃度は、該特定したＳ／Ｄゾーンに対するＰＮ接合から該選択した垂直位置に沿って該特定したＳ／Ｄゾーンに対するＰＮ接合の最大深さの２０％よりも上部半導体表面から離れることの無い点へ移る場合に、実質的に単調的に減少する。
【０１１９】
Ｐ型空の主要ウエル領域１８０，１９２又は２０４のドーパント濃度特性と同様に、ＰチャンネルＩＧＦＥＴ１０２，１１４又は１２６のＮ型空の主要ウエル領域１８２，１９４又は２０６はＮ型半導体ドーパントでドープされており、該ドーパントはそのＩＧＦＥＴのＳ／Ｄゾーン内にも存在する。該Ｎ型ドーパントの濃度は、（ａ）ＩＧＦＥＴ１０２，１１４又は１２６のチャンネルゾーン及びＳ／Ｄゾーンの各々のほぼ全ての下側を横方向へ延在している表面下最大濃度位置において表面下濃度最大に局所的に到達し、且つ（ｂ）該表面下最大濃度位置から選択した垂直位置に沿ってそのＩＧＦＥＴのＳ／Ｄゾーンの内の特定した一つを介して上部半導体表面へ上方へ移る場合に、少なくとも１０の係数だけ、好適には少なくとも２０の係数だけ、より好適には少なくとも４０の係数だけ、減少する。ＩＧＦＥＴ１０２，１１４又は１２６のＮ型主要ウエル１８２，１９４又は２０６におけるＮ型ドーパントの最大濃度の表面下位置は、そのＩＧＦＥＴの特定したＳ／Ｄゾーンの最大深さよりも１０倍を超えること無しに、好適には５倍を越えること無しに、より好適には４倍を越えること無しに、一層深くに発生する。
【０１２０】
Ｎ型ハローポケット部分は、以下に説明する如く、非対称的ＩＧＦＥＴ１０２のソースに沿って存在している。ＩＧＦＥＴ１０２用の該特定したＳ／Ｄゾーンは、典型的に、そのドレインであるが、ソースに沿ってＮ型ハローポケット部分を欠如しているＩＧＦＥＴ１０２の変形例においては、そのソース又はそのドレインとすることが可能である。該特定したＳ／Ｄゾーンは、対称的ＩＧＦＥＴ１１４又は１２６に対するいずれかのＳ／Ｄゾーンとすることが可能である。
【０１２１】
又、該Ｎ型ドーパントの濃度は、ＰチャンネルＩＧＦＥＴ１０２，１１４又は１２６のＮ型空の主要ウエル１８２，１９４又は２０６における表面下最大濃度位置から、ＩＧＦＥＴ１０２，１１４又は１２６に対する該選択した垂直位置に沿って、その特定したＳ／Ｄゾーンへ移る場合に、実質的に単調的に、典型的には１０の係数未満だけ、減少する。その結果、ＩＧＦＥＴ１０２，１１４又は１２６の該特定したＳ／Ｄゾーン下側のドーパント分布は、典型的に、非ハイポアブラプトである。該Ｎ型ドーパントの濃度における減少は、ＩＧＦＥＴ１０２，１１４又は１２６に対する表面下最大濃度位置からＩＧＦＥＴ１０２，１１４又は１２６に対する該選択した垂直位置に沿ってその特定したＳ／Ｄゾーンへ移る場合に、通常、実質的に変曲無しである。
【０１２２】
ＮチャンネルＩＧＦＥＴ１０２，１１４又は１２６のＮ型空の主要ウエル領域１８２，１９４または２０６にけるＮ型ドーパントの前述した局所的濃度最大は、ここではＮ型空の主要ウエルドーパントとして呼称するＮ型半導体ドーパントの該半導体ボディ内への導入から発生する。Ｎ型ハローポケット部分を有する非対称的ＩＧＦＥＴ１０２の場合、該Ｎ型ハローポケットは、該Ｎ型空の主要ウエルドーパントによって発生される濃度最大よりもかなり一層少ない深さにおいて付加的な局所的濃度最大に到達するように該半導体ボディ内に導入される、ここではＮ型ソースハロー（又はチャンネルグレイディング）ドーパントとして呼称する付加的なＮ型半導体ドーパントによって発生される。Ｎ型空の主要ウエル１８２内のこれら２つのＮ型濃度最大を明確に区別するために、該Ｎ型空の主要ウエルドーパントによって発生されるＮ型濃度最大は、通常、ここでは、ウエル１８２内の「ディープ」Ｎ型空のウエル濃度最大として呼称される。対応的に、該Ｎ型ソースハロードーパントから発生するＮ型濃度最大は、通常、ここでは、ウエル１８２内の「浅い」Ｎ型空のウエル濃度最大として呼称される。該Ｎ型ソースハロードーパントは、又、ここでは、Ｎ型ソース側ハローポケットドーパントとして、又は単に、Ｎ型ソース側ポケットドーパントとして呼称される場合もある。
【０１２３】
非対称的ＰチャンネルＩＧＦＥＴ１０２のＮ型ハローポケットは、ＩＧＦＥＴ１０２の短チャンネルバージョンにおいてはそのドレインに到達する場合がある。しかしながら、ＩＧＦＥＴ１０２が長チャンネル又は短チャンネルのいずれの形態で実現されるかに拘わらずに、何ら著しい量のＮ型ソースハロードーパントがドレインを横断して完全に横方向に存在することは通常無い。ＩＧＦＥＴ１０２のドレインを介して延在しており且つ著しい量のＮ型ソースハロードーパントを有することの無い仮想的垂直線が常に存在している。従って、ＩＧＦＥＴ１０２のソースに沿ってのＮ型ハローポケット部分の存在は、Ｎ型空の主要ウエル領域１８２におけるＮ型ドーパント、即ち全Ｎ型ドーパント、の濃度が、該ディープＮ型濃度最大の表面下位置から選択した垂直位置に沿ってそのＩＧＦＥＴのＳ／Ｄゾーンの内の特定した一つを介して上部半導体表面へ上方へ移る場合に、少なくとも１０の係数だけ減少すること、及びＮ型空の主要ウエル１８２内の該選択した垂直位置におっての全Ｎ型ドーパントの濃度減少が、該ディープＮ型濃度最大の表面下位置から該選択した垂直位置に沿ってそのＩＧＦＥＴの特定したＳ／Ｄゾーンへ移る場合に、実質的に単調的であり且つ実質的に変曲無しであること、の基準を充足することを阻止するものではない。
【０１２４】
前述したＮ型ウエル濃度基準を充足することの他に、ＮチャンネルＩＧＦＥＴ１０２，１１４又は１２６のＮ型空の主要ウエル領域１８２，１９４又は２０６における全Ｎ型ドーパントの濃度は、該ＩＧＦＥＴの特定したＳ／Ｄゾーンに対するＰＮ接合から該選択した垂直位置に沿って上部半導体表面へ移る場合に、好適には、実質的に単調的に減少する。Ｎ型半導体ドーパントの幾らかのパイルアップが時折ＩＧＦＥＴ１０２，１１４又は１２６の該特定したＳ／Ｄゾーンの上部に沿って発生する場合がある。その場合には、Ｎ型空の主要ウエル１８２，１９４又は２０６における全Ｎ型ドーパントの濃度は、その特定したＳ／Ｄゾーンに対するＰＮ接合から該選択した垂直位置に沿って該特定したＳ／Ｄゾーンに対するＰＮ接合の最大深さの２０％よりも上部半導体表面から離れることの無い点へ移る場合に、実質的に単調的に減少する。
【０１２５】
主要ウエル領域１８０，１８２，１９２，１９４，２０４，２０６は空のウエルであるので、充填した（filled）主要ウエル領域を使用する同等のＩＧＦＥＴのチャンネルゾーンにおけるよりもＩＧＦＥＴ１００，１０２，１１２，１１４，１２４，１２６のチャンネルゾーン内における全半導体ドーパントは一層少ない。その結果、充填した主要ウエルを有する同等のＩＧＦＥＴの結晶格子におけるよりもＩＧＦＥＴ１００，１０２，１１２，１１４，１２４，１２６のチャンネルゾーンの結晶格子において、ドーパント原子との衝突に起因する荷電キャリア（ＮチャンネルＩＧＦＥＴの場合は電子で、ＰチャンネルＩＧＦＥＴの場合にはホール）の散乱はより少ない。従って、ＩＧＦＥＴ１００，１０２，１１２，１１４，１２４，１２６のチャンネルゾーン内の荷電キャリアの移動度は増加される。このことは、非対称的ＩＧＦＥＴ１００及び１０２が増加したスイッチング速度を有することを可能とさせる。
【０１２６】
延長型ドレインＩＧＦＥＴ１０４及び１０６の空の主要ウエル領域１８４Ａ，１８４Ｂ，１８６Ａ，１８６Ｂに関しては、ＮチャンネルＩＧＦＥＴ１０４のＰ型空の主要ウエル１８４Ａ又はＰチャンネルＩＧＦＥＴ１０６のＰ型空の主要ウエル１８６ＢにおけるＰ型半導体ドーパントの濃度が、（ａ）ウエル１８４Ａ又は１８６Ｂ内の表面下最大濃度位置における表面下濃度最大に局所的に到達し、及び（ｂ）該表面下最大濃度位置から選択した垂直位置に沿ってそのウエル１８４Ａ又は１８６Ｂを介して上部半導体表面へ上方へ移る場合に、少なくとも１０の係数だけ、好適には少なくとも２０の係数だけ、より好適には少なくとも４０の係数だけ、減少する。以下に更に説明する如く、ＮチャンネルＩＧＦＥＴ１０４用のウエル１８４Ａを介して該選択した垂直位置は、そのハローポケットの脇に位置している。ＰチャンネルＩＧＦＥＴ１０６用のウエル１８６Ｂを介しての該選択した垂直位置は、アクティブ島状部１４６Ａを介して延在する。Ｐ型主要ウエル１８４Ａ又は１８６Ｂにおける該選択した垂直位置に沿ってのＰ型ドーパントの濃度減少は、通常、実質的に単調的である。ＩＧＦＥＴ１０４又は１０６のＰ型主要ウエル１８４Ａ又は１８６ＢにおけるＰ型ドーパントの最大濃度の表面下位置は、そのＩＧＦＥＴのソースの最大深さよりも１０倍を越えること無しに、好適には５倍を越えること無しに、より好適には４倍を越えること無しに、一層深くに発生する。
【０１２７】
Ｐ型空の主要ウエル領域１８４Ａ及び１８６ＢにおけるＰ型ドーパントの前述した局所的濃度最大は、該半導体ボディ内への該Ｐ型空の主要ウエルドーパントの導入から発生する。各Ｐ型空の主要ウエル１８４Ａ又は１８６Ｂ内のＰ型ドーパントの濃度は、通常、そのウエル１８４Ａ又は１８６Ｂにおける該Ｐ型空の主要ウエルドーパントによって発生される濃度最大よりもかなり一層少ない深さにおいての付加的な局所的濃度最大に到達する。各主要ウエル１８４Ａ又は１８６Ｂにおけるこれら２つのＰ型濃度最大を明確に区別するために、ウエル１８４Ａ又は１８６ＢにおけるＰ型空の主要ウエルドーパントによって発生されるＰ型濃度最大は、通常、ここでは、そのウエル１８４Ａ又は１８６Ｂ内の「ディープ」Ｐ型空のウエル濃度最大として呼称する。各主要ウエル１８４Ａ又は１８６Ｂにおいて該付加的なＰ型ドーパントによって発生されるＰ型濃度最大は、対応的な態様で、通常、ここでは、そのウエル１８４Ａ又は１８６Ｂ内の「浅い」Ｐ型空のウエル濃度最大として呼称する。
【０１２８】
各Ｐ型空の主要ウエル領域１８４Ａ又は１８６Ｂにおける該浅いＰ型空のウエル濃度最大は、そのＰ型空の主要ウエル１８４Ａ又は１８６Ｂ内に導入した付加的なＰ型空のウエル半導体ドーパントから発生し、且つそのウエル１８４Ａ又は１８６Ｂにわたり部分的に横方向に延在するに過ぎない。Ｐ型ウエル１８４Ａ又は１８６Ｂを介して延在し且つ該付加的なＰ型空のウエルドーパントの著しい量を有するものではない仮想的な垂直線が常に存在している。従って、ウエル１８４Ａ又は１８６Ｂ内における該付加的なＰ型空のウエルドーパントの存在は、それが、ウエル１８４Ａ又は１８６Ｂ内のＰ型ドーパント、即ち全Ｐ型ドーパント、の濃度が、該ディープＰ型空のウエル濃度最大の表面下位置から選択した垂直位置に沿ってそのウエル１８４Ａ又は１８６Ｂを介して上部半導体表面へ上方へ移る場合に、少なくとも１０の係数だけ減少すること、及びウエル１８４Ａ又は１８６Ｂにおける該選択した垂直位置に沿っての全Ｐ型ドーパントの濃度減少が通常は実質的に単調的であること、のＰ型空のウエル基準を充足することを阻止するものではない。
【０１２９】
相補的な態様において、ＮチャンネルＩＧＦＥＴ１０４のＮ型空の主要ウエル領域１８４Ｂ又はＰチャンネルＩＧＦＥＴ１０６のＰ型空の主要ウエル領域１８６Ａ内のＮ型半導体ドーパントの濃度は、同様に、（ａ）空の主要ウエル１８４Ｂ又は１８６Ａにおける表面下最大濃度位置において表面下濃度最大に局所的に到達し、且つ（ｂ）該表面下最大濃度位置から選択した垂直位置に沿ってそのウエル１８４Ｂ又は１８６Ａを介して上部半導体表面へ上方へ移る場合に、少なくとも１０の係数だけ、好適には少なくとも２０の係数だけ、より好適には少なくとも４０の係数だけ、減少する。以下に更に説明する如く、ＮチャンネルＩＧＦＥＴ１０４用のウエル１８４Ｂを介しての該選択した垂直位置は、アクティブ島状部１４４Ａを介して延在する。ＰチャンネルＩＧＦＥＴ１０６用のウエル１８６Ａを介しての該選択した垂直位置はそのハローポケットの脇に位置されている。Ｐ型主要ウエル１８４Ｂ又は１８６Ａにおける該選択した垂直位置に沿ってのＮ型ドーパントの濃度減少は、通常、実質的に単調的である。ＩＧＦＥＴ１０４又は１０６のＮ型主要ウエル１８４Ｂ又は１８６ＡにおけるＮ型ドーパントの最大濃度の表面下位置は、そのＩＧＦＥＴのソースの最大深さよりも、１０倍を越えること無しに、好適には５倍を越えること無しに、より好適には４倍を越えること無しに、一層深くに発生する。それに沿って、Ｐ型ウエル１８４Ａ又は１８６ＢにおけるＰ型ドーパント及びＮ型ウエル１８４Ｂ又は１８６ＡにおけるＮ型ドーパントがこれらの局所的濃度最大に到達する、垂直位置の例は図１６ａ及び１６ｂに関連して以下において提示する。
【０１３０】
Ｎ型空の主要ウエル領域１８４Ｂ及び１８６ＡにおけるＮ型ドーパントの前述した局所的濃度最大は、該半導体ボディ内へのＮ型空の主要ウエルドーパントの導入から発生する。各Ｎ型空の主要ウエル１８４Ｂ又は１８６ＡにおけるＮ型ドーパントの濃度は、通常、そのウエル１８４Ｂ又は１８６ＡにおけるＮ型空の主要ウエルドーパントによって発生される濃度最大よりも、かなり一層少ない深さにおいて付加的な局所的濃度最大に到達する。各主要ウエル１８４Ｂ又は１８６Ａにおけるこれら２つのＮ型濃度最大を明確に区別するために、各ウエル１８４Ｂ又は１８６ＡにおけるＮ型空の主要ウエルドーパントによって発生されるＮ型濃度最大は、通常、ここでは、そのウエル１８４Ｂ又は１８６Ａにおける「ディープ」Ｎ型空のウエル濃度最大として呼称する。各主要ウエル１８４Ｂ又は１８６Ａにおける該付加的なＮ型ドーパントによって発生されるＮ型濃度最大は、対応的に、通常、ここでは、そのウエル１８４Ｂ又は１８６Ａにおける「浅い」Ｎ型空のウエル濃度最大として呼称する。
【０１３１】
各Ｎ型空の主要ウエル領域１８４Ｂ又は１８６Ａにおける該浅いＮ型空のウエル濃度最大は、そのＮ型空の主要ウエル１８４Ｂ又は１８６Ａ内に導入する付加的なＮ型空のウエル半導体ドーパントから発生し、且つそのウエル１８４Ｂ又は１８６Ａにわたり部分的に横方向に延在するに過ぎない。Ｎ型ウエル１８４Ｂ又は１８６Ａを介して延在し且つ該付加的なＮ型空のウエルドーパントの著しい量を有するものではない仮想的な垂直線は常に存在する。その結果、ウエル１８４Ｂ又は１８６Ａにおける該付加的なＮ型空のウエルドーパントの存在は、それが、ウエル１８４Ｂ又は１８６ＡにおけるＮ型ドーパント、即ち全Ｎ型ドーパント、の濃度が、該ディープＮ型空のウエル濃度最大の表面下位置から選択した垂直位置に沿ってそのウエル１８４Ｂ又は１８６Ａを介して上部半導体表面へ上方へ移る場合に、少なくとも１０の係数だけ減少すること、及びウエル１８４Ｂ又は１８６Ａにおける該選択した垂直位置に沿っての全Ｎ型ドーパントの濃度減少は、通常、実質的に単調的であること、のＮ型空のウエル基準を充足することを阻止するものではない。
【０１３２】
図５−２において「ＭＡＸ」の符号を付けたダンシュアンドダブルドットライン即ち二点鎖線は、（ａ）Ｐ型空の主要ウエル領域１８４Ａ及び１８６ＢにおけるＰ型ディープ局所的濃度最大、及び（ｂ）Ｎ型空の主要ウエル領域１８４Ｂ及び１８６ＡにおけるＮ型ディープ局所的濃度最大、の表面下位置を表している。これらの線によって表されるように、延長型ドレインＮチャンネルＩＧＦＥＴ１０４のＮ型空の主要ウエル１８４ＢにおけるディープＮ型濃度最大は、そのＩＧＦＥＴのＰ型空の主要ウエル１８４ＡにおけるディープＰ型濃度最大とほぼ同じ位置において発生する。同様に、延長型ドレインＰチャンネルＩＧＦＥＴ１０６のＰ型空の主要ウエル１８６ＢにおけるディープＰ型濃度最大は、ＩＧＦＥＴ１０６のＮ型空の主要ウエル１８６ＡにおけるディープＮ型濃度最大とほぼ同じ位置において発生する。
【０１３３】
空の主要ウエル領域１８４Ｂ及び１８６Ｂは、夫々、以下に更に説明する如く、延長型ドレインＩＧＦＥＴ１０４及び１０６のドレインとして部分的に又は完全に作用する。主要ウエル１８４Ｂ及び１８６Ｂを空のレトログレイドウエルとして構成することによって、ＩＧＦＥＴ１０４及び１０６の各々における電界の最大値は、従来の延長型ドレインＩＧＦＥＴにおいて一般的に発生するように、上部半導体表面に沿ってではなく、モノシリコンのバルク内において発生する。特に、各ＩＧＦＥＴ１０４又は１０６における電界の最大値は、ウエル１８４Ｂ又は１８６Ｂにおける該主要ウエルドーパントの前述した局所的濃度最大の表面下位置において又はその近くにおいて該ドレイン及びボディ物質の間のＰＮ接合に沿って発生する。その結果、従来の延長型ドレインＩＧＦＥＴにおいて通常発生するように上部半導体表面に沿ってモノシリコンにおいてよりも、ＩＧＦＥＴ１０４又は１０６のモノシリコンのバルクにおいて、特に、ドレインのバルクにおいて、衝突イオン化が一層に発生する。
【０１３４】
衝突イオン化を概略的にモノシリコンのバルクへシフトさせることによって、実質的な衝突イオン化が上部半導体表面に沿ってのモノシリコン内において発生する従来の延長型ドレインＩＧＦＥＴのゲート誘電体層内へ注入されるのではなく、延長型ドレインＩＧＦＥＴ１０４及び１０６のゲート誘電体層内へ注入されるのに十分なエネルギで上部半導体表面に到達する荷電キャリアの数はより一層少ない。ＩＧＦＥＴ１０４及び１０６は、それらのゲート誘電体層内への荷電注入に起因するそれらのスレッシュホールド電圧変化を実質的に回避している。従って、ＩＧＦＥＴ１０４及び１０６はかなり向上した信頼性のものである。
【０１３５】
更に、ＮチャンネルＩＧＦＥＴ１０４の空の主要ウエル領域１８４Ａ及び１８４Ｂは、好適には、互いに離隔されている。空の主要ウエル１８４Ａと１８４Ｂとの間の最小間隔ＬＷＷは、主要ウエル１８４ＡにおけるディープＰ型濃度最大の位置からウエル１８４ＢにおけるディープＮ型濃度最大の位置へ延在する仮想的水平線にほぼ沿って発生する。何故ならば、これら２つの濃度最大はほぼ同じ深さにおいて発生するからである。ＰチャンネルＩＧＦＥＴ１０６の空の主要ウエル領域１８６Ａ及び１８６Ｂは、同様に、好適には、互いに離隔されている。空の主要ウエル１８６Ａと１８６Ｂとの間の最小間隔ＬＷＷは、同様に、主要ウエル１８６ＡにおけるディープＮ型濃度最大の位置から主要ウエル１８６ＢにおけるディープＰ型濃度最大の位置へ延在する仮想的水平線にほぼ沿って発生する。何故ならば、これら２つの濃度最大はほぼ同じ深さにおいて発生するからである。ＩＧＦＥＴ１０４及び１０６に対する最小ウエル対ウエル間隔ＬＷＷの位置は以下に説明する図１６ａ及び１６ｂにおいて示してある。
【０１３６】
延長型ドレインＩＧＦＥＴ１０４又は１０６のドレイン対ソースブレークダウン電圧ＶＢＤは、最小ウエル対ウエル間隔ＬＷＷに依存する。特に、ＩＧＦＥＴ１０４又は１０６のブレークダウン電圧ＶＢＤは、ウエル対ウエル間隔ＬＷＷが、ブレークダウン電圧ＶＢＤが飽和値に到達する点まで増加するに従い、増加する。間隔ＬＷＷでのブレークダウン電圧ＶＢＤにおける増加は、典型的に、商業的に興味の或るＶＢＤ／ＬＷＷ領域において６Ｖ／μｍの近傍にある。従って、ＮチャンネルＩＧＦＥＴ１０４における空のレトログレイドウエル１８４Ａ及び１８６Ｂ又はＰチャンネルＩＧＦＥＴ１０６における空のレトログレイドウエル１８６Ａ及び１８６Ｂの使用は、商業的に興味の或るＶＢＤ／ＬＷＷにおいてブレークダウン電圧ＶＢＤを制御するための便利な方法を提供している。
【０１３７】
ＩＧＦＥＴ主要ウエル領域１８８，１９０，１９６，１９８，２００，２０２は、全て、充填したウエルである。より詳細には、対称的ＮチャンネルＩＧＦＥＴ１０８，１１６又は１２０のＰ型主要ウエル１８８，１９６又は２００は、（ａ）そのＩＧＦＥＴのチャンネル及びＳ／Ｄゾーンの各々のほぼ全ての下側を横方向に延在している表面下位置において表面下濃度最大に局所的に到達し、且つ（ｂ）該表面下位置から、任意の垂直位置に沿って、そのＩＧＦＥＴのＳ／Ｄゾーンの各々を介して、上部半導体表面へ上方へ移る場合に、１０の係数未満だけ増加又は減少する、というＰ型半導体ドーパントを包含している。ＩＧＦＥＴ１０８，１１６又は１２０のＰ型主要ウエル１８８，１９６又は２００におけるＰ型ドーパントの最大濃度の表面下位置は、そのＩＧＦＥＴのＳ／Ｄゾーンの各々の最大深さよりも上部半導体表面下側に、１０倍を越えること無しに、好適には５倍を越えること無しに、より好適には４倍を越えること無しに、一層深くに発生する。
【０１３８】
Ｐ型充填した主要ウエル領域１８８，１９６，２００におけるＰ型ドーパントの前述した局所的濃度最大は、該半導体ボディ内への、ここではＰ型充填した主要ウエルドーパントとして呼称する、Ｐ型半導体ドーパントの導入から発生する。各Ｐ型充填した主要ウエル１８８，１９６又は２００におけるＰ型ドーパントの濃度は、そのウエル１８８，１９６又は２００において少なくとも１個の付加的な局所的濃度最大に到達する。Ｐ型ウエル１８８，１９６又は２００における各付加的なＰ型濃度最大は、そのウエル１８８，１９６又は２００におけるＰ型充填した主要ウエルドーパントから発生する濃度最大よりもかなり一層少ない深さにおいて発生する。各充填した主要ウエル１８８，１９６又は２００における複数個のＰ型濃度最大を明確に区別するために、ウエル１８８，１９６又は２００におけるＰ型充填した主要ウエルドーパントによって発生されるＰ型濃度最大は、一般的に、ここでは、そのウエル１８８，１９６又は２００における「ディープ」Ｐ型充填したウエル濃度最大として呼称する。各充填した主要ウエル１８８，１９６又は２００における各付加的なＰ型濃度最大は、対応的な態様において、一般的に、ここでは、そのウエル１８８，１９６又は２００における「浅い」Ｐ型充填したウエル濃度最大として呼称する。
【０１３９】
各Ｐ型充填した主要ウエル領域１８８，１９６又は２００は、通常、その充填した主要ウエル１８８，１９６又は２００にわたり実質的に完全に横方向に延在する少なくとも１個の浅いＰ型充填したウエル濃度最大を有している。従って、各Ｐ型主要ウエル１８８，１９６又は２００を介して且つそのウエル１８８，１９６又は２００におけるディープＰ型充填したウエル濃度最大を介しての任意の仮想的垂直線に沿ってのＰ型ドーパント分布は、少なくとも２個の局所的濃度最大を有している。各Ｐ型主要ウエル１８８，１９６又は２００における各浅いＰ型充填したウエル濃度最大は、そのウエル１８８，１９６又は２００内への付加的なＰ型充填したウエル半導体ドーパントの導入によって発生される。該付加的なＰ型充填したウエルドーパントは実質的にその全体的な横方向範囲にわたり各Ｐ型主要ウエル１８８，１９６又は２００を「充填」し、従って各主要ウエル１８８，１９６又は２００は充填したウエルである。
【０１４０】
対称的ＮチャンネルＩＧＦＥＴ１０８，１１６及び１２０のＰ型充填した主要ウエル領域１８８，１９６又は２００は、付加的なＰ型充填したウエルドーパントとして、ここではＰ型アンチパンチスルー（「ＡＰＴ」）ドーパントとして呼称する、Ｐ型半導体ドーパントを受け取る。該Ｐ型ＡＰＴドーパントの最大濃度は、通常、上部半導体表面下側に０．１μｍを越えるが、上部半導体表面下側に０．４μｍを越えるものではない深さにおいて発生する。更に、該Ｐ型ＡＰＴドーパントの最大濃度は、ＩＧＦＥＴ動作期間中にＩＧＦＥＴ１０８，１１６及び１２０のチャンネルゾーン内に上部半導体表面に沿って延在するチャンネル表面空乏領域下側において発生する。この様な態様でＰ型ＡＰＴドーパントを位置決めさせることによって、Ｐ型ＡＰＴドーパントは、ＩＧＦＥＴ１０８，１１６及び１２０においてソース対ドレインバルクパンチスルーが発生することを阻止し、特にそれらのチャンネル長が比較的短い場合にそうである。
【０１４１】
ここではＰ型スレッシュホールド調節ドーパントとして呼称するＰ型半導体ドーパントも、付加的なＰ型充填したウエルドーパントとして、対称的ＮチャンネルＩＧＦＥＴ１０８及び１１６のＰ型主要充填したウエル領域１８８及び１９６に与えられている。Ｐ型スレッシュホールド調節ドーパントの最大濃度がＰ型ＡＰＴドーパントの最大濃度よりも一層少ない深さにおいて発生する。
【０１４２】
低電圧ＮチャンネルＩＧＦＥＴ１２０のスレッシュホールド電圧ＶＴが公称正値にある場合に、Ｐ型スレッシュホールド調節ドーパントは低電圧ＩＧＦＥＴ１０８の正スレッシュホールド電圧をしてＩＧＦＥＴ１２０の公称ＶＴを越えさせる。低電圧ＩＧＦＥＴ１０８の増加されたスレッシュホールド電圧は、それがバイアスオフ状態において減少した電流リークを有することを可能とさせる。従って、ＩＧＦＥＴ１０８は、特に、低いオフ状態電流リークを必要とするが増加されたスレッシュホールド電圧を受け付けることが可能な低電圧適用例に適している。そのために、ＩＧＦＥＴ１０８は図５−３において高ＶＴ装置として識別してある。
【０１４３】
公称スレッシュホールド電圧の低電圧ＩＧＦＥＴ１２０は、低電圧低リークＩＧＦＥＴ１０８の仲間である。何故ならば、それらは両方共ソース対ドレインバルクパンチスルーを阻止するためにＰ型ＡＰＴドーパントを受け取るからである。しかしながら、ＩＧＦＥＴ１２０はＰ型スレッシュホールド調節ドーパントを受け取るものではない。従って、ＩＧＦＥＴ１２０は、特に、中程度の低スレッシュホールド電圧を必要とするが極めて低いオフ状態電流リークを必要とするものではない低電圧適用例に対して適している。
【０１４４】
対称的低電圧ＩＧＦＥＴ１０８及び１２０は、又、Ｐ型ＡＰＴドーパント及びＰ型スレッシュホールド調節ドーパントの両方を欠如している対称的低電圧低ＶＴＮチャンネルＩＧＦＥＴ１１２の仲間である。その低スレッシュホールド電圧のために、ＩＧＦＥＴ１１２は、特に、回路動作期間中にＩＧＦＥＴが常にオンである場合の低電圧状態において使用するのに適している。パンチスルー及び過剰な電流リークを回避するために、ＩＧＦＥＴ１１２は、ＩＧＦＥＴ１２０又は１０８よりも、適宜一層大きなチャンネル長のものである。
【０１４５】
該Ｐ型スレッシュホールド調節ドーパントは、対称的高電圧ＩＧＦＥＴ１１６のスレッシュホールド電圧ＶＴを高電圧適用例に適した公称値に設定する。ＩＧＦＥＴ１１６は、Ｐ型ＡＰＴドーパントとＰ型スレッシュホールド調節ドーパントの両方を欠如する対称的高電圧低ＶＴＮチャンネルＩＧＦＥＴ１２４の仲間である。ＩＧＦＥＴ１１２を低電圧状態において使用する場合のように、ＩＧＦＥＴ１２４の低スレッシュホールド電圧は、ＩＧＦＥＴが常に回路動作期間中にオンである高電圧状態において使用するのに特に適するものとしている。ＩＧＦＥＴ１２４は、パンチスルー及び過剰な電流リークを回避するために、ＩＧＦＥＴ１１６よりも適宜一層大きなチャンネル長のものである。
【０１４６】
ＩＧＦＥＴ１０８，１１６，１２０のＰ型充填した主要ウエル領域１８８，１９６，２００について上述したことと類推的に、対称的ＰチャンネルＩＧＦＥＴ１１０，１１８又は１２２のＮ型充填した主要ウエル領域１９０．１９８又は２０２は、（ａ）そのＩＧＦＥＴのチャンネル及びＳ／Ｄゾーンの各々のほぼ全ての下側を横方向に延在する表面下位置において表面下濃度最大に局所的に到達し、且つ（ｂ）該表面下位置から、任意の垂直位置に沿って、そのＩＧＦＥＴのＳ／Ｄゾーンの各々を介して、上部半導体表面へ上方へ移る場合に、１０の係数未満だけ増加又は減少する、Ｎ型半導体ドーパントを包含している。ＩＧＦＥＴ１１０，１１８又は１２２のＮ型充填した主要ウエル１９０，１９８又は２０２におけるＮ型ドーパントの最大濃度の表面下位置は、そのＩＧＦＥＴのＳ／Ｄゾーンの各々の最大深さよりも、１０倍を越えること無しに、好適には５倍を越えること無しに、より好適には４倍を越えること無しに、一層深くに発生する。
【０１４７】
Ｎ型充填した主要ウエル領域１９０，１９８，２０２におけるＮ型ドーパントの前述した局所的濃度最大は、該半導体ボディ内へ導入する、Ｎ型充填した主要ウエルドーパントとして呼称されるＮ型半導体ドーパントから発生する。各Ｎ型充填した主要ウエル１９０，１９８又は２０２におけるＮ型ドーパントの濃度は、そのウエル１９０，１９８又は２０２において少なくとも１個の付加的な局所的濃度最大に到達する。Ｎ型ウエル１９０，１９８又は２０２における各付加的なＮ型濃度最大は、そのウエル１９０，１９８又は２０２におけるＮ型充填した主要ウエルドーパントから発生する濃度最大よりもかなり一層少ない深さにおいて発生する。各充填した主要ウエル１９０，１９８又は２０２における複数個のＮ型濃度最大を明確に区別するために、ウエル１９０，１９８又は２０２におけるＮ型充填した主要ウエルドーパントによって発生されるＮ型濃度最大は、通常、ここでは、そのウエル１９０．１９８又は２０２における「ディープ」Ｎ型充填したウエル濃度最大として呼称される。各充填した主要ウエル１９０，１９８又は２０２における各付加的なＮ型濃度最大は、対応的に、通常、ここでは、そのウエル１９０，１９８又は２０２における「浅い」Ｎ型充填したウエル濃度最大として呼称される。
【０１４８】
各Ｎ型充填した主要ウエル領域１９０，１９８又は２０２は、通常、その充填した主要ウエル１９０，１９８又は２０２にわたり実質的に完全に横方向に延在する少なくとも１個の浅いＮ型充填したウエル濃度最大を有している。従って、各Ｎ型主要ウエル１９０，１９８又は２０２を介して且つそのウエル１９０，１９８又は２０２におけるディープＮ型充填したウエル濃度最大を介しての任意の仮想的垂直線に沿ってのＮ型ドーパント分布は、少なくとも２個の局所的濃度最大を有している。各Ｎ型主要ウエル１９０，１９８又は２０２における各浅いＮ型充填したウエル濃度最大は、そのウエル１９０，１９８又は２０２内への付加的なＮ型充填したウエル半導体ドーパントを導入することによって発生される。該付加的なＮ型充填したウエルドーパントは、各Ｎ型主要ウエル１９０，１９８又は２０２を実質的にその全体的な横方向範囲にわたり「充填」し、従って各主要ウエル１９０，１９８又は２０２は充填したウエルである。
【０１４９】
対称的ＰチャンネルＩＧＦＥＴ１１０，１１８，１２２のＮ型充填した主要ウエル領域１９０，１９８，２０２は、付加的なＮ型充填したウエルドーパントとして、ここではＮ型ＡＰＴドーパントとして呼称するＮ型半導体ドーパントを受け取る。Ｎ型ＡＰＴドーパントの最大濃度は、通常、上部半導体表面の下側０．１μｍを越えるが、上部半導体表面の下側に０．４μｍを越えるものではないように発生する。更に、Ｎ型ＡＰＴドーパントの最大濃度は、ＩＧＦＥＴ動作期間中にＩＧＦＥＴ１１０，１１８，１２２のチャンネルゾーン内に上部半導体表面に沿って延在するチャンネル表面空乏領域下側に発生する。該Ｎ型ＡＰＴドーパントをこの様な態様で位置決めさせることは、ソース対ドレインバルクパンチスルーがＩＧＦＥＴ１１０，１１８，１２２において発生することを阻止し、特にそれらが比較的短いチャンネル長のものである場合にそうである。
【０１５０】
ここではＮ型スレッシュホールド調節ドーパントとして呼称するＮ型半導体ドーパントも、付加的なＮ型充填したウエルドーパントとして、ＮチャンネルＩＧＦＥＴ１１０及び１１８のＮ型充填した主要ウエル領域１９０及び１９８に与えられる。Ｎ型スレッシュホールド調節ドーパントの最大濃度は、Ｎ型ＡＰＴドーパントの最大濃度よりも一層少ない即ち一層浅い深さにおいて発生する。
【０１５１】
低電圧ＰチャンネルＩＧＦＥＴ１２２のスレッシュホールド電圧ＶＴが公称の負の値にある場合に、Ｎ型スレッシュホールド調節ドーパントは、低電圧低リークＩＧＦＥＴ１１０の負のスレッシュホールド電圧の大きさをしてＩＧＦＥＴ１２２の公称ＶＴ値の大きさを超えさせる。ＩＧＦＥＴ１１０の増加されたＶＴの大きさは、それがバイアスオフ状態において減少された電流リークを有することを可能とさせる。従って、ＩＧＦＥＴ１１０は、低オフ状態電流リークを必要とするが増加された大きさのスレッシュホールド電圧を受け付けることが可能な低電圧適用例に特に適している。この点に鑑み、ＩＧＦＥＴ１１０は図５−３において高ＶＴ装置として識別されている。
【０１５２】
公称スレッシュホールド電圧の低電圧ＩＧＦＥＴ１２２は低電圧ＩＧＦＥＴ１１０の仲間である。何故ならば、それらは両方共、ソース対ドレインバルクパンチスルーを阻止するためにＮ型ＡＰＴドーパントを受け取るからである。しかしながら、ＩＧＦＥＴ１２２はＮ型スレッシュホールド調節ドーパントを受け取るものではない。その結果、ＩＧＦＥＴ１２２は、中程度の低ＶＴ大きさを必要とするが極めて低いオフ状態リークを必要とするものではない低電圧適用例に対して特に適している。
【０１５３】
対称的低電圧ＩＧＦＥＴ１１０及び１２２は、又、Ｎ型ＡＰＴドーパント及びＮ型スレッシュホールド調節ドーパントの両方を欠如する対称的低電圧低ＶＴＰチャンネルＩＧＦＥＴ１１４の仲間である。そのスレッシュホールド電圧の大きさが低いために、ＩＧＦＥＴ１１４は、ＩＧＦＥＴが回路動作期間中に常にオンである低電圧状態における使用に特に適している。パンチスルー及び過剰な電流リークを回避するために、ＩＧＦＥＴ１１４は、ＩＧＦＥＴ１２２又は１１０よりも、適宜一層大きなチャンネル長のものである。
【０１５４】
Ｎ型スレッシュホールド調節ドーパントは、対称的高電圧ＩＧＦＥＴ１１８のスレッシュホールド電圧ＶＴを高電圧適用例用に適した公称値に設定する。ＩＧＦＥＴ１１８は、Ｎ型ＡＰＴドーパント及びＮ型スレッシュホールド調節ドーパントの両方を欠如している対称的高電圧低ＶＴＰチャンネルＩＧＦＥＴ１２６の仲間である。低電圧状態に対してＩＧＦＥＴ１１４について上述したことと同様に、ＩＧＦＥＴ１２６のスレッシュホールド電圧の低い大きさは、ＩＧＦＥＴが回路動作期間中に常にオンである高電圧状態においてそれを使用することを特に適切なものとしている。ＩＧＦＥＴ１２６は、パンチスルー及び過剰な電流リークを回避するために、ＩＧＦＥＴ１１８よりも適宜一層大きなチャンネル長のものである。
【０１５５】
対称的ネイティブ低電圧ＮチャンネルＩＧＦＥＴ１２８及び１３０は低電圧適用例に適している。相補的な態様において、対称的ネイティブ高電圧ＮチャンネルＩＧＦＥＴ１３２及び１３４は高電圧適用例に適している。ＩＧＦＥＴ１３０及び１３４の低スレッシュホールド電圧は、それらを、ＩＧＦＥＴが回路動作期間中に常にオンである状態において使用するのに特に適したものとしている。ネイティブＩＧＦＥＴ１２８，１３０，１３２，１３４は、典型的に、優れたマッチング及びノイズ特性を有している。
【０１５６】
以下の表は、１８個の例示したＩＧＦＥＴに対しての、典型的な適用区域、一次電圧／電流特性、識別番号、極性、及び主要ウエルタイプ、を要約している。
【０１５７】
【表１】
2012522362.tif 000003
【０１５８】
２つのタイプの非対称的相補的ＩＧＦＥＴ対を与えることに加えて、本ＣＢＪＴ／ＣＩＧＦＥＴ構成体は、ウエルタイプ及び低電圧／高電圧動作範囲の全ての４つの組み合わせにおいて対称的相補的ＩＧＦＥＴ対を提供している。対称的相補的ＩＧＦＥＴ１０８及び１１０及び対称的相補的ＩＧＦＥＴ１２０及び１２２は、低電圧充填したウエル装置である。対称的相補的ＩＧＦＥＴ１１２及び１１４は低電圧空のウエル装置である。対称的相補的ＩＧＦＥＴ１１６及び１１８は低電圧空のウエル装置である。対称的ＩＧＦＥＴ１２４及び１２６は高電圧空のウエル装置である。従って、本発明のＣＢＪＴ／ＣＩＧＦＥＴ構成体は、混合信号ＩＣの設計者に対して、ディープＮウエルを欠如する非対称的ＩＧＦＥＴ１００及び１０２の上述した変形例及びディープＮウエルを有する非ネイティブ対称的ＩＧＦＥＴの上述した変形例を含む広範なグループのＢＪＴ及びＩＧＦＥＴを提供しており、そのことは、ＩＣ設計者が混合信号ＩＣにおける各回路の必要性を非常に良く充足するＩＧＦＥＴを選択することを可能としている。
【０１５９】
本発明のＣＢＪＴ／ＣＩＧＦＥＴ構成体を製造するプロセスの完全な説明を以下の製造プロセスセクションにおいて提示する。しかしながら、本ＣＢＪＴ／ＣＩＧＦＥＴ構成体において使用されるウエル領域の基本的な説明を完了するに際し、Ｐ型空の主要ウエル領域１８０，１８４Ａ，１８６ＢのＰ型ディープ局所的濃度最大及びＰ型空の主要ウエル領域１９２及び２０４のＰ型濃度最大は、通常、該半導体ボディ内に典型的にはボロンであるＰ型空の主要ウエルドーパントを選択的にイオン注入することによって実質的に同時的に画定される。その結果、Ｐ型空の主要ウエル１８０，１８４Ａ，１８６ＢのＰ型ディープ局所的濃度最大、及びＰ型空の主要ウエル１９２及び２０４のＰ型濃度最大は、ほぼ同じ平均深さｙＰＷＰＫにおいて発生する。
【０１６０】
Ｐ型空の主要ウエル領域１８０，１８４Ａ，１８６Ｂ，１９２又は２０４における平均深さｙＰＷＰＫにおけるＰ型空の主要ウエル最大ドーパント濃度は、通常、４×１０１７−１×１０１８原子数／ｃｍ３であり、典型的には７×１０１７原子数／ｃｍ３である。平均Ｐ型空の主要ウエル最大濃度深さｙＰＷＰＫは、通常、０．４−０．７μｍであり、典型的には０．５−０．５５μｍである。
【０１６１】
空のウエルＮチャンネルＩＧＦＥＴ１００，１１２，１２４のどれもがディープＰウエル領域を使用するものではない。従って、ＮチャンネルＩＧＦＥＴ１００，１１２又は１２４に対するＰ型空の主要ウエル表面下最大濃度は、ＩＧＦＥＴ１００，１１２又は１２４に対する平均Ｐ型空の主要ウエル最大濃度深さｙＰＷＰＫにおけるＰ型空の主要ウエル表面下最大濃度位置から、ＩＧＦＥＴ１００，１１２又は１２４に対する深さｙＰＷＰＫの少なくとも５倍、通常は少なくとも１０倍、好適には少なくとも２０倍、の深さｙへ垂直下方へ移る場合に、全Ｐ型ドーパント濃度の実質的に唯一の局所的表面下濃度最大である。
【０１６２】
各空のウエルＮチャンネルＩＧＦＥＴ１００，１１２又は１２４は、代替的に、ここではディープＰウエルドーパントとして呼称するＰ型半導体ドーパントで画定されるディープＰウエル領域を使用する変形例において設けることが可能であり、その濃度は、そのＩＧＦＥＴのチャンネルゾーンのほぼ全ての下側、及び、通常は更に、そのＩＧＦＥＴのＳ／Ｄゾーンの各々のほぼ全ての下側を横方向に延在する更なる表面下最大濃度位置においてＰ型の更なる表面下最大濃度に局所的に到達するが、それはそのＩＧＦＥＴのＰ型空のウエル領域１８０，１９２又は２０４の基本的な空のウエルの性質に実質的に影響を与えるものではない。該ディープＰウエルドーパントの該局所的の更なる表面下最大濃度位置は、その空の主要ウエル１８０，１９２又は２０４におけるＰ型平均空の主要ウエル最大濃度深さｙＰＷＰＫよりも一層大きな深さｙの平均値において空の主要ウエル１８０，１９２又は２０４において発生する。
【０１６３】
ディープＰウエルドーパントの最大Ｐ型ドーパント濃度の平均深さは、通常、平均Ｐ型空の主要ウエル最大濃度深さｙＰＷＰＫの１０倍を越えるものではなく、好適には５倍を越えるものではない。該ディープＰウエルドーパントは、空の主要ウエル１８０，１９２又は２０４におけるｙＰＷＰＫ未満の任意の深さｙにおける全Ｐ型濃度を、２５％を越えること無しに、通常は１０％を越えること無しに、好適には２％を越えること無しに、より好適には１％を越えること無しに、典型的には０．５％を越えること無しに、上昇させる。
【０１６４】
Ｎ型空の主要ウエル領域１８２，１８４Ｂ，１８６ＡのＮ型ディープ局所的濃度最大、及びＮ型空の主要ウエル領域１９４及び２０６のＮ型濃度最大は、通常、該半導体ボディ内に典型的には燐であるＮ型空の主要ウエルドーパントを選択的にイオン注入させることによって実質的に同時的に画定される。従って、Ｎ型空の主要ウエル１８２，１８４Ｂ，１８６ＡのＮ型ディープ局所的濃度最大、及びＮ型空の主要ウエル１９４及び２０６のＮ型濃度最大は、ほぼ同じ平均深さｙＮＷＰＫにおいて発生する。
【０１６５】
各空のウエルＮチャンネルＩＧＦＥＴ１００，１１２又は１２４は、代替的に、ここではディープＰウエルドーパントとして呼称するＰ型半導体ドーパントで画定されるディープＰウエル領域を使用する変形例において設けることが可能であり、その濃度は、そのＩＧＦＥＴのチャンネルゾーンのほぼ全ての下側、及び通常は、そのＩＧＦＥＴのＳ／Ｄゾーンの各々のほぼ全ての下側も横方向に延在する更なる表面下最大濃度位置においてＰ型の更なる表面下最大濃度に局所的に到達するが、それはそのＩＧＦＥＴのＰ型空のウエル領域１８０，１９２又は２０４の基本的な空のウエルの性質に実質的な影響を与えるものではない。該ディープＰウエルドーパントの該局所的に更なる表面下最大濃度位置は、その空の主要ウエル１８０，１９２又は２０４におけるＰ型平均空の主要ウエル最大濃度深さｙＰＷＰＫよりも一層大きな深さｙの平均値において空の主要ウエル１８０，１９２又は２０４において発生する。
【０１６６】
該ディープＰウエルドーパントの最大Ｐ型ドーパント濃度の平均深さは、通常、平均Ｐ型空の主要ウエル最大濃度深さｙＰＷＰＫの１０倍を越えるものではなく、好適には５倍を越えるものではない。該ディープＰウエルドーパントは、空の主要ウエル１８０，１９２又は２０４におけるｙＰＷＰＫ未満の任意の深さｙにおける全Ｐ型濃度を、２５％を越えること無しに、通常は１０％を越えること無しに、好適には２％を越えること無しに、より好適には１％を越えること無しに、典型的には０．５％を越えること無しに、上昇させる。
【０１６７】
Ｎ型空の主要ウエル領域１８２，１８４Ｂ，１８６ＡのＮ型ディープ局所的濃度最大、及びＮ型空の主要ウエル領域１９４及び２０６のＮ型濃度最大は、通常、該半導体ボディ内に典型的には燐であるＮ型空の主要ウエルドーパントを選択的にイオン注入することによって実質的に同時的に画定される。従って、Ｎ型空の主要ウエル１８２，１８４Ｂ，１８６ＡのＮ型ディープ局所的濃度最大、及びＮ型空の主要ウエル１９４及び２０６のＮ型濃度最大は、ほぼ同じ平均深さｙＮＷＰＫにおいて発生する。
【０１６８】
Ｎ型空の主要ウエル領域１８２，１８４Ｂ，１８６Ａ，１９４又は２０６における平均深さｙＮＷＰＫにおけるＮ型空の主要ウエル最大ドーパント濃度は、通常、３×１０１７−１×１０１８原子数／ｃｍ３であり、典型的には６×１０１７原子数／ｃｍ３である。平均Ｎ型空の主要ウエル最大濃度深さｙＮＷＰＫは、通常、０．４−０．８μｍであり、典型的には０．５５−０．６μｍである。従って、Ｎ型空の主要ウエル１８２，１８４Ｂ，１８６Ａ，１９４又は２０６におけるＮ型空の主要ウエル最大濃度深さｙＮＷＰＫは、典型的に、Ｐ型空の主要ウエル領域１８０，１８４Ａ，１８６Ｂ，１９２又は２０４における平均Ｐ型空の主要ウエル最大濃度深さｙＰＷＰＫよりも僅かに一層大きい。
【０１６９】
対称的空のウエルＰチャンネルＩＧＦＥＴ１１４及び１２６のどれもが、図５の例におけるディープＮウエル領域を使用するものではない。ディープＮウエル領域２１０は、上述した如く、非対称的空のウエルＩＧＦＥＴ１００及び１０２の変形例においては削除することが可能である。本例におけるＰチャンネルＩＧＦＥＴ１１４及び１２６の場合、及び非対称的ＩＧＥＴ１００及び１０２のその変形例の場合に、ＰチャンネルＩＧＦＥＴ１０２，１１４又は１２６に対するＮ型空の主要ウエル表面下最大濃度は、ＩＧＦＥＴ１０２，１１４又は１２６に対する平均Ｎ型空の主要ウエル最大濃度ｙＮＷＰＫにおけるＮ型空の主要ウエル表面下最大濃度位置から、ＩＧＦＥＴ１０２，１１４又は１２６に対する深さｙＮＷＰＫの少なくとも５倍、通常は少なくとも１０倍、好適には少なくとも２０倍、の深さｙへ垂直下方へ移る場合に、全Ｎ型ドーパント濃度の実質的に唯一の局所的表面下濃度最大である。
【０１７０】
ＩＧＦＥＴディープＮウエル領域２１０及び２１２は、ＢＪＴディープＮウエル領域２０７と共に、通常、該半導体ボディ内へのここではディープＮウエルドーパントとして呼称するＮ型半導体ドーパントを選択的にイオン注入することによって実質的に同時的に画定される。その結果、ＩＧＦＥＴディープＮウエル２１０及び２１２は、同じ平均深さｙＤＮＷＰＫにおいてＮ型局所的濃度最大に到達する。該ディープＮウエルドーパントは典型的に燐である。
【０１７１】
ディープＮウエル領域２１０及び２１２におけるディープＮウエルドーパントの最大濃度は、Ｎ型空の主要ウエル領域１８２，１８４Ｂ，１８６Ａ，１９４，２０６におけるＮ型空の主要ウエルドーパントの最大濃度よりも、該半導体ボディ内にかなり一層深くにおいて発生する。ディープＮウエル２１０及び２１２におけるディープＮウエルドーパントの最大濃度の平均深さｙＤＮＷＰＫは、Ｎ型空の主要ウエル１８２，１８４Ｂ，１８６ＡのＮ型ディープ局所的濃度最大及びＮ型空の主要ウエル１９４及び２０６のＮ型濃度最大の平均深さｙＮＷＰＫの、通常１０倍をこえて、好適には５倍を越えて、一層大きなものではない。より詳細には、平均ディープＮウエル最大濃度深さｙＤＮＥＰＫは、平均Ｎ型空の主要ウエル最大濃度深さｙＮＷＰＫの通常１．５−５．０倍であり、好適には２．０−４．０倍であり、典型的には２．５−３．０倍である。
【０１７２】
更に、ディープＮウエル領域２１０及び２１２におけるディープＮウエルドーパントの平均深さｙＤＮＷＰＫ及び最大濃度は、該ディープＮウエルドーパントの存在が、通常、平均Ｎ型空の主要ウエル最大濃度深さｙＮＷＰＫ未満の任意の深さｙにおける非対称的ＰチャンネルＩＧＦＥＴ１０２の空の主要ウエル領域１８２における全（絶対）Ｎ型濃度に関して、且つｙＮＷＰＫ未満の任意の深さｙにおける延長型ドレインＰチャンネルＩＧＦＥＴ１０６の空の主要ウエル領域１８６Ａにおける全（絶対）Ｎ型濃度に関して、マイナーな効果以上のものを有するものではないような、値のものである。特に、ディープＮウエルドーパントは、空の主要ウエル１８２又は１８６ＡにおけるｙＮＷＰＫ未満の任意の深さｙにおける全Ｎ型濃度を２５％を越えること無しに、通常は１０％を越えること無しに、上昇させる。
【０１７３】
より詳細には、該ディープＮウエルドーパントの存在は、通常、平均Ｎ型空の主要ウエル最大濃度深さｙＮＷＰＫ未満の任意の深さｙにおける非対称的ＰチャンネルＩＧＦＥＴ１０２の空の主要ウエル領域１８２における全（絶対）Ｎ型濃度に関して、及びｙＮＷＰＫ未満の任意の深さｙにおける延長型ドレインＰチャンネルＩＧＦＥＴ１０６の空の主要ウエル領域１８６Ａにおける全（絶対）Ｎ型濃度に関して、何らの著しい効果を有するものではない。空の主要ウエル１８２又は１８６ＡにおけるｙＮＷＰＫ未満の任意の深さｙにおける全Ｎ型濃度は、好適には、該ディープＮウエルドーパントに起因して、好適には２％を超えること無しに、より好適には１％を越えること無しに、典型的には０．５％を越えること無しに、上昇される。同じことが、空の主要ウエル領域１９４又は２０６下側にディープＮウエル領域が設けられている対称的ＰチャンネルＩＧＦＥＴ１１４又は１２６の変形例に適用される。
【０１７４】
ディープウエル領域２１０又は２１２においての平均深さｙＤＮＷＰＫにおけるディープＮウエル最大ドーパント濃度は、通常１×１０１７−４×１０１７原子数／ｃｍ３であり、典型的には２×１０１７原子数／ｃｍ３である。平均ディープＮウエル最大濃度深さｙＤＮＷＰＫは通常１．０−２．０μｍであり、典型的には１．５μｍである。
【０１７５】
Ｐ型充填した主要ウエル領域１８８，１９６，２００のＰ型ディープ局所的濃度最大は、通常、該半導体ボディ内に典型的にはボロンであるＰ型充填した主要ウエルドーパントを選択的にイオン注入させることによって実質的に同時的に画定される。構造上の簡単化のために、Ｐ型充填した主要ウエルドーパントの濃度最大は、典型的に、Ｐ型空の主要ウエルドーパントの最大濃度とほぼ同じ平均深さｙＰＷＰＫにあるように調整される。Ｐ型空の及び充填した主要ウエル注入が同じイオン化荷電状態で同じドーパント含有粒子種を使用して同じＰ型ドーパントで行なわれる場合には、Ｐ型充填した主要ウエル注入はＰ型空のウエル注入とほぼ同じ注入エネルギにおいて実施される。これらの２つのＰ型主要ウエル注入は、通常、ほぼ同じ注入ドーズにおいて行なわれる。
【０１７６】
Ｎ型充填した主要ウエル領域１９０，１９８，２０２のＮ型ディープ局所的濃度最大は、同様に、通常、該半導体ボディ内への典型的には燐であるＮ型充填した主要ウエルドーパントを選択的にイオン注入することによって実質的に同時的に画定される。該Ｎ型充填した主要ウエルドーパントの濃度最大は、構造上の簡単化のために、典型的には、該Ｎ型空の主要ウエルドーパントの濃度最大とほぼ同じ平均深さｙＮＷＰＫにおいて調整される。Ｎ型空の及び充填したウエル注入が同じイオン化荷電状態において同じドーパント含有粒子種を使用して同じＮ型ドーパントで行なわれる典型的な場合においては、該Ｎ型充填した主要ウエル注入は、該Ｎ型空の主要注入とほぼ同じ注入エネルギにおいて実施される。これら２つのＮ型主要ウエル注入は、通常、ほぼ同じ注入ドーズ量において行なわれる。
【０１７７】
該５つのウエル注入は、何らかの更なるＰ型又はＮ型ウエル注入と共に、フィールド絶縁領域１３８の形成後に実施され且つ一般的には任意の順番で行なうことが可能である。
【０１７８】
非対称的ＩＧＦＥＴ１００及び１０２及び該例示した対称的ＩＧＦＥＴの各ソース／ドレインゾーンは、典型的に、垂直にグレイデッドした接合（graded junction）が設けられている。即ち、ＩＧＦＥＴ１００及び１０２及び該例示した対称的ＩＧＦＥＴの各ソース／ドレインゾーンは、典型的に、非常に高度にドープした主要部分と、一層軽度にドープしているが尚且つ高度にドープしており該主要部分の下側に存在しており且つ該主要部分と垂直方向に連続的である下部部分と、を包含している。同じことが、延長型ドレインＩＧＦＥＴ１０４及び１０６のソース及びドレインコンタクトゾーンに適用される。高度にドープした該下部部分は該垂直方向にグレイデッドした接合特徴を与えているが、それは、説明の便宜上、非対称的高電圧ＩＧＦＥＴ、延長型ドレインＩＧＦＥＴ，対称的ＩＧＦＥＴ，該ＩＧＦＥＴの全てに一般的に適用可能な情報、及び本ＣＢＪＴ／ＣＩＧＦＥＴ構成体の製造に関しての以下のセクションにおいてはその説明を割愛する。これら５つのセクションに付随する図面において示したこれらの高度にドープした下部部分についても同じである。該垂直方向にグレイデッドとさせた接合に関しての更なる情報は、上に引用した国際特許出願＿＿＿＿、代理人ドケット番号ＮＳ−７００５ＷＯ、において提供されている。
【０１７９】
該例示したＩＧＦＥＴに対して垂直方向にグレイデッドとした接合を与える過程において、相補的ＢＪＴ１０１及び１０３のエミッタは、典型的に、垂直グレイデッド接合が与えられる。該エミッタ用の垂直グレイデッド接合はＢＪＴ１０１及び１０３の利得（ベータ）を多少減少させるが、ＢＪＴ１０１及び１０３のエミッタ・ベースブレークダウン電圧を有益的に増加させる。
【０１８０】
Ｄ．バイポーラ接合トランジスタ
Ｄ１．ＮＰＮトランジスタの構成
垂直ＢＪＴ１０１及び１０３の内部構成について図５−０及び６乃至８に関連して説明する。図６は、ＢＪＴ１０１及び１０３用に上側に存在する電気的相互接続システムの１つのレベルを包含するために図５−０の相補的ＢＪＴ（「ＣＢＪＴ」）の拡張を例示している。ＮＰＮＢＪＴ１０１で開始して、図５−０及び６に示した如くＢＪＴ１０１のコアの拡大図を図７に示してある。図８は、図７に示したＢＪＴ１０１のコアの１例の平面図を示している。ＢＪＴ１０１用の長手方向は図５−０及び６乃至８における水平方向である。ＢＪＴ１０１に対する横断方向は図８における垂直方向であり且つ図５−０，６，７の各々の面に対して垂直に延在している。
【０１８１】
ＮＰＮＢＪＴ１０１は、非常に高度にドープしたＮ型表面隣接エミッタ２４１、Ｐ型ベース、及びＮ型コレクタ、から構成されている。Ｎ＋＋エミッタ２４１は、上部半導体表面に沿ってアクティブ半導体島状部１３５Ａ内に位置されている。ＮＰＮＢＪＴ１０１のＰ型ベース及びＮ型コレクタは、便宜上、夫々、ここでは、参照番号２４３及び２４５によって識別しているが、これらの２つの参照番号は図面中には表れていない。Ｐ型ベース２４３は島状部１３５Ａ内に位置しており且つＮ＋＋エミッタ２４１とＮ型コレクタ２４５との間に延在している。
【０１８２】
Ｐ型ベース２４３は、中程度にドープしたイントリンシックベース部分２４３Ｉ、及び第１エクストリンシックベース部分２４３Ｅ−１と第２エクストリンシックベース部分２４３Ｅ−２とで構成されているエクストリンシック（extrinsic）ベース部分、から構成されている。ＮＰＮＢＪＴ１０１を説明する上で、参照記号に続く「−１」及び「−２」の表記は、エクストリンシックベース部分２４３Ｅ−１及び２４３Ｅ−２と夫々関連する品目を表している。第１エクストリンシックベース部分２４３Ｅ−１は、主に、中程度にドープした第１ベースリンク部分２４３Ｌ−１及び非常に高度にドープした表面隣接第１ベースコンタクト部分２４３Ｃ−１で形成されている。第２エクストリンシックベース部分２４３Ｅ−２は、同様に、中程度にドープした第２ベースリンク部分２４３Ｌ−２及び非常に高度にドープした表面隣接第２ベースコンタクト部分２４３Ｃ−２で主に形成されている。
【０１８３】
Ｐ型ベース部分２４３Ｌ，２４３Ｌ−１，２４３Ｃ−１，２４３Ｌ−２，２４３Ｃ−２の間の横方向境界は、概略的に、図５−０及び６乃至８においては点線で示してある。Ｐイントリンシックベース部分２４３Ｉ及びＰベースリンク部分２４３Ｌ−１及び２４３Ｌ−２は、垂直方向に湾曲しており、且つ、以下に説明する如く、同じ製造ステップで形成される。Ｐ＋＋ベースコンタクト部分２４３Ｃ−１及び２４３Ｃ−２は同様に垂直方向に湾曲しており且つ、以下に説明する如く、同じ製造ステップで形成される。その結果、ベース部分２４３Ｉ，２４３Ｌ−１，２４３Ｃ−１，２４３Ｌ−２，２４３Ｃ−２の間の横方向境界は、幾分不正確である。
【０１８４】
Ｎ＋＋エミッタ２４１及びＰベース部分２４３Ｌ，２４３Ｌ−１，２４３Ｌ−２は、概略的には、図８の平面図の例においては矩形のような形状をしている。各この様なエミッタ又はベースの矩形の短い側部はフィールド絶縁領域１３８に合流する。Ｐイントリンシックベース部分２４３Ｉは、Ｎ＋＋エミッタ２４１をコレクタ２４５へ下方へ垂直方向下側に位置しているベース物質によって形成される。エミッタ２４１とコレクタ２４５との間の最小距離は、イントリンシックベース部分２４３Ｉ内に発生し且つベースの厚さを構成している。
【０１８５】
Ｐ＋＋ベースコンタクト部分２４３Ｃ−１及び２４３Ｃ−２は、Ｎ＋＋エミッタ２４１及びＰイントリンシックベース部分２４３Ｉの両側において上部半導体表面へ延在している。ベースコンタクト部分２４３Ｃ−１及び２４３Ｃ−２は、フィールド絶縁体１３８によって横方向に取り囲まれている。Ｐ第１ベースリンク部分２４３Ｌ−１は、イントリンシックベース部分２４３Ｉから、イントリンシックベース部分２４３Ｉの片側における第１ベースコンタクト部分２４３Ｃ−１へ延在している。Ｐ第２ベースリンク部分２４３Ｌ−２は、同様に、イントリンシックベース部分２４３Ｉから、イントリンシックベース部分２４３Ｉの反対側の第２ベースコンタクト部分２４３Ｃ−２へ延在している。その結果、エミッタ２４１は、ベースリンク部分２４３Ｌ−１又は２４３Ｌ−２によって、ベースコンタクト部分２４３Ｃ−１又は２４３Ｃ−２から離隔されている。
【０１８６】
代替的実施例においては、Ｐベースリンク部分２４３Ｌ−１及び２４３Ｌ−２が、図５−０，６，７の各々の面の外側で一緒に接続されていて、単一のＰベースリンク部分を形成している。ベースリンク部分２４３Ｌ−１及び２４３Ｌ−２の接続は、典型的に、図５−０，６，７の各々の面の前方、及び後方の両方において発生する。該単一ベースリンク部分は、Ｎ＋＋エミッタ２４１及びＰイントリンシックベース部分２４３Ｉの両方を横方向に取り囲んでいる。ベースリンク部分２４３Ｌ−１及び２４３Ｌ−２が図５−０，６，７の各々の面の外側で一緒に接続される場合には、Ｐ＋＋ベースコンタクト部分２４３Ｃ−１及び２４３Ｃ−２は、同様に、通常、図５−０，６，７の各々の面の外側で一緒に接続されて単一ベースコンタクト部分を形成する。ベースコンタクト部分２４３Ｃ−１及び２４３Ｃ−２の接続は、同様に、典型的に、図５−０，６，７の各々の面の前方及び後方の両方において発生する。このことは、該単一ベースコンタクト部分が該単一ベースリンク部分を横方向に取り囲むことを可能とさせる。
【０１８７】
第１エクストリンシックベース部分２４３Ｅ−１は、更に、中程度にドープした第１残存ベース部分２４３Ｒ−１を包含している。第２エクストリンシックベース部分２４３Ｅ−２は、同様に、更に、中程度にドープした第２残存ベース部分２４３Ｒ−２を包含している。Ｐ残存ベース部分２４３Ｒ−１及び２４３Ｒ−２は、夫々、ベースコンタクト部分２４３Ｃ−１及び２４３Ｃ−２の下側に存在している。その結果、残存ベース部分２４３Ｒ−１及び２４３Ｒ−２は、図８の平面図には表れていない。
【０１８８】
図５−０を参照すると、Ｎ型コレクタ２４５は、中程度にドープした主要コレクタ部分２４５Ｍ、中程度にドープした横方向コレクタ部分２４５Ｌ、及び中程度にドープした中間コレクタ部分２４５Ｉと非常に高度にドープした表面隣接コレクタコンタクト部分２４５Ｃとで形成されているコレクタプラグ、から構成されている。Ｎ主要コレクタ部分２４５ＭはＰ型ベース２４３の直下でアクティブ半導体島状部１３５Ａ内に位置しており且つフィールド絶縁体１３８によって横方向が取り囲まれている。Ｎ＋＋コレクタコンタクト部分２４５Ｃは、上部半導体表面に沿って、アクティブ半導体島状部１３５Ｂ内に位置されており、且つフィールド絶縁体１３８によって横方向に取り囲まれている。Ｎ中間コレクタプラグ部分２４５Ｉはコレクタコンタクト部分２４５Ｃの直下において島状部１３５Ｂ内に位置しており且つ同様にフィールド絶縁体１３８によって横方向が取り囲まれている。
【０１８９】
Ｎ横方向コレクタ部分２４５Ｌは、ディープＮコレクタウエル２０７、及びフィールド絶縁体１３８の下側で一緒に合体する浅いＮコレクタウエル領域１７５Ａ及び１７５Ｂ、から構成されている。Ｎコレクタウエル領域１７５Ａ及び１７５Ｂは、夫々、島状部１３５Ａ及び１３５Ｂ内に延在して、夫々、主要コレクタ部分２４５Ｍ及び中間コレクタ部分２４５Ｉと合体している。このことは、中間コレクタ部分２４５Ｉ及び横方向コレクタ部分２４５Ｌの結合が、島状部１３５Ａ内のＮ主要コレクタ部分２４５Ｍを島状部１３５Ｂ内のＮ＋＋コレクタコンタクト部分へ、フィールド絶縁体１３８下側の電気経路によって接続するためのコレクタリンクとして作用させることを可能としている。
【０１９０】
メタルシリサイド層２５１，２５３−１，２５３−２，２５５は、夫々、Ｎ＋＋エミッタ２４１、Ｐ＋＋ベースコンタクト部分２４３Ｃ−１及び２４３Ｃ−２、及びＮ＋＋コレクタコンタクト部分２４５Ｃの上部に沿って位置されている。シリサイド層２５１，２５３−１，２５３−２は、図８における傾斜したシェーディングによって表してある。ベースコンタクト部分２４３Ｃ−１及び２４３Ｃ−２が図５−０，６，７の各々の面の外側で一緒に合体する場合には、ベースコンタクト部分２４３Ｃ−１及び２４３Ｃ−２の上部に沿ってのベースシリサイド層２５３−１及び２５３−２は図５−０，６，７の各々の面の外側で一緒に合体して、単一ベースメタルシリサイド層を形成する。図８における正方形２６１，２６３−１，２６３−２は、シリサイド層２５１，２５３−１，２５３−２に対する夫々の外部電気的コンタクトに対する位置を表している。
【０１９１】
第２間隔構成体２６５−１が、Ｐ第１ベースリンク部分２４３Ｌ−１の直接的に上方で且つＮ＋＋エミッタ２４１及びＰ＋＋第１ベースコンタクト部分２４３Ｃ−１の一部に隣接して上部半導体表面上に位置されている。第２間隔構成体２６５−２が、同様に、Ｐ第２ベースリンク部分２４３Ｌ−２の直接上方で且つＮ＋＋エミッタ２４１及びＰ＋＋第２ベースコンタクト部分２４３Ｃ−２の一部に隣接して上部半導体表面上に位置されている。間隔構成体２６５−１及び２６５−２は、典型的に、図５−０，６，７の各々の面に沿って、又は構成体２６５−１及び２６５−２が互いに離隔されている位置において図５−０，６，７の各々の面に対して平行なエミッタ２４１及びベース２４３を介して延在する任意の面に沿って、ほぼ同一の断面を有している。ベースコンタクト部分２４３Ｃ−１及び２４３Ｃ−２が図５−０，６，７の各々の面の外側で合体する場合には、間隔構成体２６５−１及び２６５−２は図５−０，６，７の各々の面の外側で合体して、単一間隔構成体を形成する。
【０１９２】
各間隔構成体２６５−１及び２６５−２は、分離用誘電体層２６７−１又は２６７−２、及び横方向間隔部分２６９−１又は２６９−２と、第１分離用誘電体スペーサ２７１−１又は２７１−２と、第２分離用誘電体スペーサ２７３−１又は２７３−２とで形成されている間隔コンポーネント、から構成されている。分離用誘電体層２６７−１又は２６７−２は、その厚さが高ゲート誘電体厚さｔＧｄＨのものであって、ベースリンク部分２４３Ｌ−１又は２４３Ｌ−２の直上において上部半導体表面上に存在している。横方向間隔部分２６９−１又は２６９−２が誘電体層２６７−１又は２６７−２の上に存在している。
【０１９３】
分離用誘電体層２６７−１又は２６７−２は、横方向間隔部分２６９−１又は２６９−２と横方向に同延である。一つの領域が別の領域の上側に存在している場合において、ここで、使用しているように、「横方向に同延（laterally coextensive）」であるという領域の記載は、これら２つの領域の横方向境界が該２つの領域に対する横方向面に対して垂直方向に見た場合に、一致していることを意味している。図８の面は、誘電体層２６７−１又は２６７−２及び間隔部分２６９−１又は２６９−２に対する横方向面である。従って、図８における誘電体層２６７−１又は２６７−２の横方向境界は、図８における間隔部分２６９−１又は２６９−２の横方向境界と同一である。
【０１９４】
横方向間隔部分２６９−１及び２６９−２は、通常、主にドープした非単結晶シリコン（「非モノシリコン」）、好適には、ドープしたポリシリコン、から構成されている。各非モノシリコン横方向間隔部分２６９−１又は２６９−２におけるドーピングは、完全に正味Ｎ型、完全に正味Ｐ型、又は少なくとも一部において正味Ｎ型及び少なくとも他の一部において正味Ｐ型とすることが可能である。横方向間隔部分２６９−１及び２６９−２は、代替的に、ドープした非晶質シリコン又はドープした多結晶シリコンなどのその他のドープした非モノシリコンで部分的に又は全体的に形成することが可能である。説明の便宜上、間隔部分２６９−１及び２６９−２及び好適にはドープしたポリシリコンで形成されているその他のドープした非モノシリコン領域は、概略的に、以下においてはポリシリコン領域として説明する。
【０１９５】
各ポリシリコン横方向間隔部分２６９−１又は２６９−２は、通常、上部半導体表面に対して垂直に見た場合にバーのような形状即ち棒状であり（図８参照）且つ一対の両側の横断方向の横方向側部２７５−１及び２７７−１又は２７５−２及び２７７−２を有している。間隔部分２６９−１の横断方向側部２７５−１及び２７７−１は、典型的に、図８の例において示されているように、互いにほぼ平行に延在している。間隔部分２６９−２の横断方向側部２７５−２及び２７７−２は、同様に、典型的に、図８の例において示されているように、互いにほぼ平行に延在している。側部２７５−１及び２７５−２は、しばしば、エミッタ側横断方向側部と呼称される。何故ならば、それらは側部２７７−１及び２７７−２よりもエミッタ２４１に対して一層近いからである。同様に、側部２７７−１及び２７７−２は、しばしば、ベースコンタクト側横断方向側部と呼称される。何故ならば、それらは、夫々、エミッタ側側部２７５−１及び２７５−２よりもベースコンタクト部分２４３Ｃ−１及び２４３Ｃ−２へ一層近いからである。
【０１９６】
分離用誘電体スペーサ２７１−１又は２７１−２は、しばしば、エミッタ側分離用誘電体スペーサと呼称され、ベースリンク部分２４３Ｌ−１又は２４３Ｌ−２の一部及びエミッタ２４１の一部の上側に存在するために、横方向間隔部分２６９−１又は２６９−２のエミッタ側横断方向側部２７５−１又は２７５−２に沿って位置されている。分離用誘電体スペーサ２７３−１又は２７３−２は、しばしば、ベースコンタクト側分離用誘電体スペーサと呼称され、ベースリンク部分２４３Ｌ−１又は２４３Ｌ−２の一部及びベースコンタクト部分２４３Ｃ−１又は２４３Ｃ−２の一部の上側に存在するために横方向間隔部分２６９−１又は２６９−２のベースコンタクト側横断方向側部２７７−１又は２７７−２に沿って位置されている。エミッタ側分離用誘電体スペーサ２７１−１又は２７１−２及びベースコンタクト側分離用誘電体スペーサ２７３−１又は２７３−２は、典型的に、図５−０，６，７の面に沿って、又は図５−０，６，７の面に対して平行なエミッタ２４１及びベース２４３を介して延在する任意の面に沿って、ほぼ同一の断面を有している。誘電体スペーサ２７１−１及び２７３−１又は２７１−２及び２７３−２は分離用誘電体層２６７−１又は２６７−２へ合体する。
【０１９７】
メタルシリサイド層２７９−１又は２７９−２は、間隔構成体２６５−１又は２６５−２の一部と考えることが可能であるが、ポリシリコン横方向間隔部分２６９−１又は２６９−２の上部上に位置されている。メタルシリサイド層２７９−１及び２７９−２は図８においては傾斜シェーディングによって表している。シリサイド層２７９−１又は２７９−２は、横方向間隔部分２６９−１又は２６９−２とほぼ横方向に同延である。分離用誘電体層２６７−１又は２６７−２は間隔部分２６９−１又は２６９−２と横方向に同延であるから、図８にけるシリサイド層２７９−１又は２７９−２の横方向範囲を表しているために使用した該傾斜シェーディングは、又、図８における間隔部分２６９−１又は２６９−２及び誘電体層２６７−１又は２６７−２の横方向範囲を表している。図８の例においてシリサイド層２７９−１又は２７９−２に対して使用した傾斜シェーディングによって更に表されているように、間隔部分２６９−１又は２６９−２及びシリサイド層２７９−１又は２７９−２は、典型的に、部分的にフィールド絶縁領域１３８の上側に存在するためにアクティブ半導体島状部１３５Ａを越えて横方向に延在している。
【０１９８】
ポリシリコン横方向間隔部分２６９−１及び２６９−２におけるドーピングは、通常、それらを著しく導電性のものとさせる。間隔部分２６９−１又は２６９−２及び上側に存在するメタルシリサイド層２７９−１又は２７９−２は、電気的電位（電圧）を担持する電気的導体を形成する。電気的導体２６９−１／２７９−１及び２６９−２／２７９−２は、ＮＰＮＢＪＴ１０１の半導体領域に非常に近い。
【０１９９】
ＮＰＮＢＪＴ１０１の動作期間中における電気的導体２６９−１／２７９−１及び２６９−２／２７９−２の電位における変化がその性能に悪影響を及ぼす場合がある。そのために、基準電圧が電圧供給源（不図示）からシリサイド層２７９−１及び２７９−２へ供給される。該基準電圧は、シリサイド層２７９−１又は２７９−２を介して間隔部分２６９−１又は２６９−２へ伝達されて、導体２６９−１／２７９−１又は２６９−２／２７９−２をＢＪＴ動作期間中に実質的に該基準電圧に維持する。このことは、ＢＪＴ１０１の性能に対してのこの様な損傷をほぼ防止する。図８における正方形２８１−１及び２８１−２は、夫々のシリサイド層２７９−１及び２７９−２が該基準電圧を受け取る場合の電気的コンタクト用の位置を表している。
【０２００】
横方向間隔部分２６９−１及び１６９−２は、図５−０，６，７の面外側で一緒に接続させてドープしたポリシリコンの連続的ストリップを形成する場合がある。その場合には、メタルシリサイド層２７９−１及び２７９−２は、通常、同様に、図５−０，６，７の面の外側で一緒に接続して、メタルシリサイドの連続的ストリップを形成する。図８はこの様な構成を例示しており、その場合に、間隔部分２６９−１及び２６９−２の端部が一対のドープしたポリシリコン相互接続部分２６９−３及び２６９−４によって一緒に接続されて概略的に矩形状のポリシリコン環帯を形成している。シリサイド層２７９−１及び２７９−２の端部は一対のメタルシリサイド相互接続層２７９−３及び２７９−４によって一緒に接続させて概略的に矩形状のメタルシリサイド環帯を形成しており、それは、横方向間隔部分２６９−１及び２６９−２及び相互接続部分２６９−３及び２６９−４で形成したポリシリコン環帯の上側に存在しており且つほぼ横方向に同延である。
【０２０１】
ポリシリコン相互接続部分２６９−３又は２６９−４のいずれかは、メタルシリサイド相互接続層２７９−３及び２７９−４の対応するものと共に除去することが可能である。その場合には、横方向間隔部分２６９−１及び２６９−２及び残存する相互接続層２６９−３又は２６９−４によって形成される連続的なポリシリコンストリップは、上部半導体表面に対して垂直に見た場合に、概略的に「Ｕ」の形状に見える。シリサイド層２７９−１及び２７９−２及び残存するシリサイド相互接続層２７９−３又は２７９−４で形成した上側に存在する連続的なメタルシリサイドストリップは、同様に、上部半導体表面に対して垂直に見た場合に、概略的に「Ｕ」の形状に表れる。
【０２０２】
横方向間隔部分２６９−１及び２６９−２が一緒に接続されて連続的なポリシリコンストリップを形成する場合には、エミッタ側分離用誘電体スペーサ２７１−１及び２７１−２が、通常、同様に、横方向間隔部分２６９−１及び２６９−２を接続するドープしたポリシリコンの片側に沿って位置されている誘電体間隔物質によって一緒に接続され、一方、ベースコンタクト側の分離用誘電体スペーサ２７３−１及び２７３−２は該相互接続用のドープしたポリシリコンの反対側に沿って位置されている誘電体間隔物質によって一緒に接続される。この構成は、図８にも示されており、その場合には、エミッタ側誘電体スペーサ２７１−１及び２７１−２の端部が一対の相互接続誘電体スペーサ２７１−３及び２７１−４によって一緒に接続されて概略的に矩形状の環状誘電体スペーサを形成している。ベースコンタクト側誘電体スペーサ２７３−１及び２７３−２の端部は、同様に、一対の相互接続誘電体スペーサ２７３−３及び２７３−４によって一緒に接続されて概略的に矩形状の環状の一層大きな誘電体スペーサを形成している。
【０２０３】
ポリシリコン相互接続部分２６９−３又は２６９−４のいずれかが除去される場合には、エミッタ側分離用誘電体スペーサ２７１−１及び２７１−２及び残存する相互接続誘電体スペーサ２７１−３又は２７１−４によって形成される結果的に得られる連続的な誘電体スペーサストリップは、上部半導体表面に対して垂直に見た場合に、概略的に「Ｕ」の形状に表れる。ベースコンタクト側分離用誘電体スペーサ２７３−１及び２７３−２及び残存する相互接続誘電体スペーサ２７３−３又は２７３−４によって形成される結果的に得られる連続的な誘電体スペーサストリップは、上部半導体表面に対して垂直に見た場合に、同様に、概略的に「Ｕ」の形状に表れる。
【０２０４】
特に図６を参照すると、ＢＪＴ１０１及び１０３用の電気的相互接続システムは、図５−０の構成体の上部上に位置されている厚い第１レベル誘電体層２８５を包含している。第１レベル誘電体層２８５は、典型的に、複数個のサブレイヤー（別個に区画を示してはいない）から構成されており、特に、メタルシリサイド層２５１，２５３−１，２５３――２，２５５，２７９−１，２７９−２上及びＮＰＮＢＪＴ１０１用の分離用誘電体スペーサ２７１−１，２７１−２，２７３−１，２７３−２上に位置している。誘電体層２８５は、又、それらがＣＢＪＴ構成体に存在する場合には、相互接続誘電体スペーサ２７１−３，２７１−４，２７３−３，２７３−４上にも存在している。誘電体層２８５の上部表面はほぼ平面状である。
【０２０５】
エミッタ電極２８７は複数のフィンガーを有しており、それらは第１レベル誘電体層２８５における複数の垂直開口を介して延在して図８に示したコンタクト位置２６１においてエミッタシリサイド層２５１とコンタクトしている。ベース電極２８９は複数のフィンガーを有しており、それらは誘電体層２８５における複数の垂直開口を介して延在して、図８に示したコンタクト位置２６３−１及び２６３−２において、ベースシリサイド層２５３−１及び２５３−２とコンタクトしている。コレクタ電極２９１は複数のフィンガーを有しており、それらは誘電体層２８５における複数の垂直開口を介して延在して、コレクタシリサイド層２５５へコンタクトしている。横方向間隔部分電極（不図示）は複数のフィンガーを有しており、それらは誘電体層２８５における複数の垂直開口を介して延在して、コンタクト位置２８１−１及び２８１−２において横方向間隔部分シリサイド層２７９−１及び２７９−２とコンタクトし、シリサイド層２７９−１及び２７９−２に横方向間隔部分２６９−１及び２６９−２用の基準電圧を供給する。
【０２０６】
エミッタ電極２８７、ベース電極２８９、コレクタ電極２９１、及び横方向間隔部分電極は、典型的にはほぼアルミニウムであるメタル、又は／及び通常はほぼドープしたポリシリコンであるドープした非モノシリコンから構成することが可能である。一つ又はそれ以上の付加的な電気的相互接続層が、通常、第１レベル誘電体層２８５、電極２８７，２８９，２９１、及び横方向間隔部分電極で形成されている第１レベル相互接続層上に位置されている。
【０２０７】
Ｄ２．ＮＰＮトランジスタにおけるベース・リンク長の制御
ベースリンク部分２４３Ｌ−１又は２４３Ｌ−２は、上部半導体表面に沿って、反対の即ち両側の上部横断方向端部２９７−１及び２９９−１又は２９７−２及び２９９−２を有している。上部ベースリンク横断方向端部２９７−１及び２９７−２は、時々、エミッタ側上部端部と呼称される。何故ならば、それらは、エミッタ２４１の上部横断方向端部をも構成するからである。上部ベースリンク横断方向端部２９９−１及び２９９−２は、時々、ベースコンタクト側上部端部と呼称される。何故ならば、それらは夫々ベースコンタクト部分２４３Ｃ−１及び２４３Ｃ−２の上部横断方向端部をも構成するからである。上部半導体表面に沿って取られるベース・リンク長ＬＢＬは、（ｉ）ベースリンク部分２４３Ｌ−１又は２４３Ｌ−２のエミッタ側上部端部２９７−１又は２９７−２、及び（ｉｉ）ベースリンク部分２４３Ｌ−１又は２４３Ｌ−２のベースコンタクト側上部端部２９９−２又は２９９−２、との間の横方向距離である。図５−０及び６乃至８の例においては、ベース・リンク長ＬＢＬは長手方向（水平方向）距離で測定される。
【０２０８】
ポリシリコン横方向間隔部分２６９−１又は２６９−２の横断方向側部２７５−１及び２７７−１又は２７５−１及び２７７−２は、夫々、反対側の下部横断方向端部３０５−１及び３０７−１又は３０５−２又は３０７−２における間隔部分２６９−１又は２６９−２の底部に沿って終端する。下部間隔部分横断方向端部３０５−１及び３０５−２は、しばしば、エミッタ側下部端部と呼称される。何故ならば、それらは下部間隔部分端部３０７−１及び３−７−２よりもエミッタ２４１に一層近いからである。同様に、下部間隔部分横断方向端部３０７−１及び３０７−２は、しばしば、ベースコンタクト側下部端部と呼称される。何故ならば、それらは、夫々、エミッタ側下部間隔部分端部３０５−１及び３０５−２よりもベースコンタクト部分２４３Ｃ−１及び２４３Ｃ−２に対して一層近いからである。品目ｄＬＳは、（ａ）間隔部分２６９−１又は２６９−２のエミッタ側下部端部３０５−１又は３０５−２と、（ｂ）ベース・リンク長ＬＢＬの方向においての間隔部分２６９−１又は２６９−２のベースコンタクト側下部端部３０７−１又は３０７−２と、の間の横方向距離である。
【０２０９】
エミッタ側分離用誘電体スペーサ２７１−１又は２７１−２は、上部半導体表面に沿って下部横断方向端部３１１−１又は３１１−２を有している。下部誘電体スペーサ横断方向端部３１１−１及び３１１−２は、しばしば、遠隔エミッタ側下部端部と呼称される。何故ならば、（ｉ）それらは、夫々、横方向間隔部分２６９−１及び２６９−２から離隔されており（遠隔）、且つ（ｉｉ）それらはエミッタ２４１に沿って延在しているからである。ベースコンタクト側分離用誘電体スペーサ２７３−１又は２７３−２は、同様に、上部半導体表面に沿って下部横断方向端部３１３−１又は３１３−２を有している。下部誘電体スペーサ横断方向端部３１３−１及び３１３−２は、しばしば、遠隔ベースコンタクト側下部端部と呼称される。何故ならば、（ｉ）それらは、夫々、横方向間隔部分２６９−１及び２６９−２から離隔されており、且つ（ｉｉ）それらは、夫々、ベースコンタクト部分２４３Ｃ−１及び２４３Ｃ−２に沿って延在しているからである。
【０２１０】
エミッタ側スペーサ厚さｄＳＥは、ベース・リンク長ＬＢＬの方向においての上部半導体表面に沿ってのエミッタ側分離用誘電体スペーサ２７１−１又は２７１−２の寸法である。ベースコンタクト側スペーサ厚さｄＳＢは、ベース・リンク長ＬＢＬの方向においての上部半導体表面に沿ってのベースコンタクト側分離用誘電体スペーサ２７３−１又は２７３−２の寸法である。誘電体スペーサ厚さｄＳＥ及びｄＳＢは図８においてのみ表示してある。
【０２１１】
横方向間隔部分２６９−１又は２６９−２に隣接するエミッタ側スペーサ２７１−１又は２７１−２の側部は、そのエミッタ側横断方向端部３０５−１又は３０５−２を包含している。その結果、エミッタ側スペーサ厚さｄＳＥは、間隔部分２６９−１又は２６９−２のエミッタ側端部３０５−１又は３０５−２から、エミッタ側スペーサ２７１−１又は２７１−２の遠隔エミッタ側横断方向端部３１１−１又は３１１−２への横方向距離である。横方向間隔部分２６９−１又は２６９−２に隣接するベースコンタクト側スペーサ２７３−１又は２７３−２の側部は、同様に、そのベースコンタクト側横断方向端部３０７−１又は３０７−２を包含しているので、ベースコンタクト側スペーサ厚さｄＳＢは、間隔部分２６９−１又は２６９−２のベースコンタクト側端部３０７−１又は３０７−２から、ベースコンタクト側スペーサ２７３−１又は２７３−２の遠隔ベースコンタクト側横断方向端部３１３−１又は３１３−２への、横方向距離である。
【０２１２】
品目ｄａは、（ｉ）ベースリンク部分２４３Ｌ−１又は２４３Ｌ−２のエミッタ側上部横断方向端部２９７−１又は２９７−２と、（ｉｉ）ベース・リンク長ＬＢＬの方向における横方向間隔部分２６９−１又は２６９−２のエミッタ側下部横断方向端部３０５−１又は３０５−２と、の間の横方向距離、即ち間隔、である。品目ｄｂは、（ｉ）ベースリンク部分２４３Ｌ−１又は２４３Ｌ−２のベースコンタクト側上部横断方向端部２９９−１又は２９９−２と、（ｉｉ）ベース・リンク長ＬＢＬの方向における間隔部分２６９−１又は２６９−２のベースコンタクト側下部横断方向端部３０７−１又は３０７−２と、の間の横方向距離、即ち間隔、である。図７に示した如く、ベース・リンク長ＬＢＬは、横方向間隔部分寸法ｄＬＳと、横方向距離ｄａ及びｄｂとの和である。
【０２１３】
以下に更に説明する如く、分離用誘電体スペーサ２７１−１，２７１−２，２７３−１，２７３−２が、（ｉ）エミッタ側スペーサ２７１−１及び２７１−２の遠隔エミッタ側下部横断方向端部３１１−１及び３１１−２が、夫々、横方向間隔部分２６９−１及び２６９−２のエミッタ側下部横断方向端部３０５−１及び３０５−２に対してほぼ自己整合されており、且つ（ｉｉ）ベースコンタクト側スペーサ２７３−１及び２７３−２の遠隔ベースコンタクト側下部横断方向端部３１３−１及び３１３−２が、夫々、横方向間隔部分２６９−１及び２６９−２のベースコンタクト側下部横断方向端部２７３−１及び２７３−２に対してほぼ自己整合されている、ような態様で形成される。このことは、（ｉ）遠隔エミッタ側下部誘電体スペーサ端部３１１−１及び３１１−２が夫々エミッタ側下部間隔部分端部３０５−１及び３０５−２に対して横方向に一致することを可能とさせ、且つ（ｉｉ）遠隔ベースコンタクト側下部誘電体スペーサ端部３１３−１及び３１３−２が夫々ベースコンタクト側下部間隔部分端部３０７−１及び３０７−２とほぼ一致することを可能とさせる。
【０２１４】
Ｎ＋＋エミッタ２４１は以下に説明する態様で形成され、従って、ベースリンク部分２４３Ｌ−１及び２４３Ｌ−２のエミッタ側上部横断方向端部２９７−１及び２９７−２によって夫々構成されているそれらの上部エミッタ横断方向端部は、夫々、エミッタ側分離用誘電体スペーサ２７１−１及び２７１−２の遠隔エミッタ側下部横断方向端部３１１−１及び３１１−２と自己整合される。その結果、エミッタ側上部ベースリンク端部２９７−１及び２９７−２は、夫々、遠隔エミッタ側下部誘電体スペーサ端部３１１−１及び３１１−２とほぼ一致する。
【０２１５】
Ｐ＋＋ベースコンタクト部分２４３Ｃ−１及び２４３Ｃ−２は、同様に、形成され、従って、ベースリンク部分２４３Ｌ−１及び２４３Ｌ−２のベースコンタクト側上部横断方向端部２９９−１及び２９９−２によって夫々構成されるそれらの上部ベースコンタクト側横断方向端部は、夫々、ベースコンタクト側分離用誘電体スペーサ２７１−１及び２７１−２の遠隔ベースコンタクト側下部横断方向端部３１３−１及び３１３−２に対して自己整合される。従って、ベースコンタクト側上部ベースリンク端部２９９−１及び２９９−２は、夫々、遠隔ベースコンタクト側下部誘電体スペーサ端部３１３−１及び３１３−２に対してほぼ一致する。
【０２１６】
ＮＰＮＢＪＴ１０１を製造する結果発生する前述した幾何学的関係の正味の結果は、（ｉ）ベースリンク部分２４３Ｌ−１及び２４３Ｌ−２のエミッタ側上部横断方向端部２９７−１又は２９７−２から横方向間隔部分２６９−１又は２６９−２のエミッタ側下部横断方向端部３０５−１又は３０５−２への横方向距離ｄａはほぼ一定であり、且つ（ｉｉ）ベースリンク部分２４３Ｌ−１又は２４３Ｌ−２のベースコンタクト側上部横断方向端部２９９−１又は２９９−２から間隔部分２６９−１又は２６９−２のベースコンタクト側下部横断方向端部３０７−１又は３０７−２への横方向距離ｄｂもほぼ一定である、ということである。エミッタ側横方向距離ｄａ及びベースコンタクト側横方向距離ｄｂの定常性を図８に例示してある。従って、ベースリンク部分２４３Ｌ−１又は２４３Ｌ−２のエミッタ側上部端部２９７−１又は２９７−２は、間隔部分２６９−１又は２６９−２のエミッタ側下部端部３０５−１又は３０５−２に対して横方向にほぼ一致している。又、ベースリンク部分２４３Ｌ−１又は２４３Ｌ−２のベースコンタクト側上部端部２９９−１又は２９９−２は、間隔部分２６９−１又は２６９−２のベースエミッタ側下部端部３０７−１又は２０７−２に対してほぼ横方向に一致している。
【０２１７】
（ａ）エミッタ側横方向距離ｄａ及びベースコンタクト側横方向距離ｄｂが夫々ほぼ一定であり、且つ（ｂ）ベース・リンク長ＬＢＬが横方向間隔部分寸法ｄＬＳと横方向距離ｄａ及びｄｂとの和である、から、横方向間隔部分２６９−１又は２６９−２の横方向寸法ｄＬＳを制御することは、ベースリンク部分２４３Ｌ−１又は２４３Ｌ−２のベース・リンク長ＬＢＬを制御することとなる。横方向間隔部分寸法ｄＬＳにおける正又は負の変化（増加又は減少）は、ベース・リンク長ＬＢＬにおいて対応する正又は負の変化を発生する。ベース・リンク長ＬＢＬにおける変化は、一定の誘電体スペーサ厚さｄＳＥ及びｄＳＢにおいて横方向間隔部分寸法ｄＬＳにおける変化にほぼ等しい。従って、ベースリンク部分２４３Ｌ−１又は２４３Ｌ−２のベース・リンク長ＬＢＬは横方向間隔部分２６９−１又は２６９−２によって制御される。
【０２１８】
以下に説明する如く、ポリシリコン横方向間隔部分２６９−１又は２６９−２の横方向寸法ｄＬＳは、該例示したＩＧＦＥＴに対するポリシリコンゲート電極を画定する場合にも使用したクリチカル即ち臨界的なホトレジストマスキングステップによって画定される。該例示したＩＧＦＥＴの該ポリシリコンゲート電極の横方向形状、特にそれらの長さは、該例示したＩＧＦＥＴが適切に動作するためには良好に制御されることが必要である。従って、ゲート電極を画定する場合に使用されるホトレジストマスクは、該ゲート電極に対する所要の形状を達成するために厳しいアライメントトリランスに従ってクリチカルな態様で形成される。横方向間隔部分２６９−１及び２６９−２はこのクリチカルに制御されたホトレジストマスクによって画定されるので、ポリシリコン横方向間隔部分２６９−１又は２６９−２の横方向寸法ｄＬＳに関する制御は、ＮＰＮＢＪＴ１０１の製造に関してなんらの更なる制御条件を課すこと無しに、本来的に極めて正確なものである。
【０２１９】
エミッタ側誘電体スペーサ厚さｄＳＥ及びベースコンタクト側誘電体スペーサｄＳＢを変化させることは、通常、夫々、エミッタ側横方向寸法ｄａ及びベースコンタクト側横方向距離ｄｂにおいて対応する変化を発生させる。このことは、ベース・リンク長ＬＢＬを変化させる。従って、ベースリンク部分２４３Ｌ−１又は２４３Ｌ−２の長さＬＢＬは、エミッタ側分離用誘電体スペーサ２７１−１又は２７１−２及びベースコンタクト側誘電体スペーサ２７３−１又は２７３−２によって制御される。
【０２２０】
分離用誘電体スペーサ２７１−１、２７１−２，２７３−１，２７３−２は、以下に説明するごとく、ホトレジストマスキングとは独立した技術によって形成される。スペーサ厚さｄＳＥ及びｄＳＢに関する制御は、通常、非常に正確である。横方向間隔部分寸法ｄＬＳに関する制御は非常に正確であるから、ベース・リンク長ＬＢＬに関する全体的な制御は高度に正確である。製造ロット毎にＮＰＮＢＪＴ１０１の特性を正確に反復する能力が著しく向上される。
【０２２１】
ベースリンク部分２４３Ｌ−１又は２４３Ｌ−２のベース・リンク長ＬＢＬに関する一層緻密な制御は、ＮＰＮＢＪＴ１０１のベース抵抗を減少させることを可能とする。ＢＪＴ１０１の動作特性はそれにより更に改善される。
【０２２２】
エミッタ側横方向距離ｄａ及びベースコンタクト側横方向距離ｄｂのほぼ一定の値は、典型的に、ほぼ等しい。ベース・リンク長ＬＢＬは横方向距離ｄａ及びｄｂを包含しているので、ベース・リンク長ＬＢＬは横方向間隔部分寸法ｄＬＳよりも一層大きい。従って、ベースリンク部分２４３Ｌ−１又は２４３Ｌ−２の上部横断方向端部２９７−１及び２９９−１又は２９７−２及び２９９−２は、横方向間隔部分２６９−１又は２６９−２の下部横断方向端部３０５−１及び３０７−１又は３０５−２及び３０７−２よりも一層離れている。
【０２２３】
ＮＰＮＢＪＴ１０１をコモンエミッタ形態に構成した場合には、ＢＪＴ１０１は、そのベース対エミッタ電圧ＶＢＥがスレッシュホールド値ＶＢＥ０の０．５Ｖ乃至０．８Ｖ、典型的には０．６Ｖ、に到達すると、ターンオンする。エミッタ電極２８７からのエミッタ電子電流がエミッタシリサイド層２５１を介してＮ＋＋エミッタ２４１内に流れ且つベース電子電流とコレクタ電子電流とに分かれる。該ベース電子電流は、概略的に、夫々、Ｐベースリンク部分２４３Ｌ−１及び２４３Ｌ−２を介してＰ＋＋ベースコンタクト部分２４３Ｃ−１及び２４３Ｃ−２へ横方向に流れる。該ベース電子電流は、概略的に、ベースシリサイド層２５３−１及び２５３−２を介してベース電極２８９へ垂直上方へ流れる。ベースホール電流はベース２４３からエミッタ２４１へ流れる。
【０２２４】
該コレクタ電子電流は、該ベース電子電流よりもかなり一層大きく、Ｐイントリンシックベース部分２４３Ｉを介して主要コレクタ部分２４５Ｍへ概略的に垂直下方へ流れる。該コレクタ電子電流は、Ｎ横方向コレクタ部分２４５Ｌの下側に存在しているコレクタウエル領域１７５Ａに入り且つそれを介して、特にディープＮコレクタウエル２０７を介して、横方向コレクタ部分２４５Ｌのコレクタウエル領域１７５Ｂへ横方向に流れる。該コレクタ電子電流は、Ｎ中間コレクタ部分２４５ＩとＮ＋＋コレクタコンタクト部分２４５Ｃとで形成されているコレクタプラグを介して且つコレクタシリサイド層２５５を介して、コレクタ電極２９１へ概略的に垂直上方へ流れる。
【０２２５】
Ｄ３．ＰＮＰトランジスタ
ＰＮＰＢＪＴ１０３は、ＮＰＮＢＪＴ１０１におけるディープＮウエル２０７のコレクタ機能がＰＮＰＢＪＴ１０３におけるＰ−基板１３６によって与えられるという条件下で、導電型を逆にして、基本的には、ＮＰＮＢＪＴ１０１と同じに構成される。図５−０を参照すると、ＰＮＰＢＪＴ１０３は、特に、非常に高度にドープしたＰ型表面隣接エミッタ３２１と、Ｎ型ベースと、Ｐ型コレクタと、から構成されている。Ｐ＋＋エミッタ３２１が、上部半導体表面に沿って、アクティブ半導体島状部１３７Ａ内に位置されている。ＰＮＰＢＪＴ１０３のＮ型ベース及びＰ型コレクタは、便宜上、夫々、ここでは、参照記号３２３及び３２５によって識別しているが、これら２つの参照記号は図面中には表れてこない。Ｎ型ベース３２３が島状部１３７Ａ内に位置されており且つＰ＋＋エミッタ３２１とＰ型コレクタ３２５との間に延在している。
【０２２６】
Ｎ型ベース３２３が、中程度にドープしたイントリンシックベース部分３２３Ｉ、及び第１エクストリンシックベース部分３２３Ｅ−１と第２エクストリンシックベース部分３２３Ｅ−２とで構成されているエクストリンシックベース部分、から構成されている。ＮＰＮＢＪＴ１０１の場合の如く、ＰＮＰＢＪＴ１０３用の参照記号に続く「−１」及び「−２」の表記は、夫々、エクストリンシックベース部分３２３Ｅ−１及び３２３Ｅ−２と関連する品目を表している。第１エクストリンシックベース部分３２３Ｅ−１は、中程度にドープした第１ベースリンク部分３２３Ｌ−１、非常に高度にドープした表面隣接第１ベースコンタクト部分３２３Ｃ−１、及び中程度にドープした第１残存ベース部分３２３Ｒ−１、で構成されている。第２エクストリンシックベース部分３２３Ｅ−２は、同様に、中程度にドープした第２ベースリンク部分３２３Ｌ−２、非常に高度にドープした表面隣接第２ベースコンタクト部分３２３Ｃ−２、及び中程度にドープした第２残存ベース部分３２３Ｒ−２、で構成されている。
【０２２７】
Ｐ型コレクタ３２５は、中程度にドープした主要コレクタ部分３２５Ｍ、中程度にドープした横方向コレクタ部分３２５Ｌ、及び中程度にドープした中間コレクタ部分３２５Ｌと非常に高度にドープした表面隣接コレクタコンタクト部分３２５Ｃとで形成されているコレクタプラグ、から構成されている。Ｐ横方向コレクタ部分３２５Ｌは、Ｐ−基板１３６及びＰコレクタウエル領域１７７Ａ及び１７７Ｂで形成されている。
【０２２８】
ＰＮＰＢＪＴ１０３の、Ｐ＋＋エミッタ３２１、Ｎイントリンシックベース部分３２３Ｌ，Ｎベースリンク部分３２３Ｌ−１及び３２３Ｌ−２、Ｎ＋＋ベースコンタクト部分３２３Ｃ−１及び３２３Ｃ−２、Ｎ残存ベース部分３２３Ｒ−１及び３２３Ｒ−２、Ｐ主要コレクタ部分３２５Ｍ，Ｐコレクタウエル領域１７７Ａ及び１７７Ｂ、Ｐ中間コレクタ部分３２５Ｌ、及びＰ＋＋コレクタコンタクト部分３２５Ｃ、は、導電型を除いて、ＮＰＮＢＪＴ１０１の同じ名前を付けたコンポーネント２４１，２４３Ｉ，２４３Ｌ−１，２４３Ｌ−２，２４３Ｃ−１，２４３Ｃ−２，２４３Ｒ−１，２４３Ｒ−２，２４５Ｍ，１７５Ａ，１７５Ｂ，２４５Ｌ，２４５Ｃが構成され且つ互いに対して且つＮＰＮＢＪＴ１０１のフィールド絶縁体１３８及びアクティブ半導体島状部１３５Ａ及び１３５Ｂに対して配置されているのと、夫々、実質的に同じに構成されており且つ互いに対して且つＰＮＰＢＪＴ１０３のフィールド絶縁領域１３８及びアクティブ半導体島状部１３７Ａ及び１３７Ｂに対して、夫々、実質的に同じに配置されている。ＰＮＰＢＪＴ１０３のＮ型コレクタ３２５の場合には、Ｐ−基板１３６がＮＰＮＢＪＴ１０１のコレクタ２４５におけるディープＮコレクタウエル２０７を置換しており且つディープＮコレクタウエル２０７が浅いＮコレクタウエル領域１７５Ａ及び１７５Ｂに対して配置されているように、浅いＰコレクタウエル領域１７７Ａ及び１７７Ｂに対して実質的に同じに配置されている。
【０２２９】
メタルシリサイド層３３１，３３３−１，３３３−２，３３５は、夫々、Ｐ＋＋エミッタ３２１、Ｎ＋＋ベースコンタクト部分３２３Ｃ−１及び３２３Ｃ−２、及びコレクタコンタクト部分３２５Ｃの上部に沿って位置されている。電圧及び電流極性が逆にされること及び電子とホールとが逆にされることの条件下において、ＰＮＰＢＪＴ１０３のコンポーネント３２１，３２３，３２３Ｌ，３２３Ｌ−１，３２３Ｌ−２，３２３Ｃ−１，３２３Ｃ−２，３２３Ｒ−１，３２３Ｒ−２，３２５，３２５Ｍ，３２５Ｌ，１７７Ａ，１７７Ｂ，１３６，３２５Ｌ，３２５Ｃ，３３１，３３３−Ｌ，３３３−２，３３５は、ＮＰＮＢＪＴ１０１のコンポーネント２４１，２４３，２４３Ｉ，２４３Ｌ−１，２４３Ｌ−２，２４３Ｃ−１，２４３Ｃ−２，２４３Ｒ−１，２４３Ｒ−２，２４５，２４５Ｍ，２４５Ｌ，１７５Ａ，１７５Ｂ，２０７，２４５Ｌ，２４５Ｃ，２５１，２５３−１，２５３−２，２５５と実質的に同じに機能し且つ動作する。
【０２３０】
ＰＮＰＢＪＴ１０３用の第１間隔構成体３４５−１は、Ｎ第１ベースリンク部分３２３Ｌ−１の直上で且つＰ＋＋エミッタ３２１及びＮ＋＋第１ベースコンタクト部分３２３Ｃ−１の一部に隣接して上部半導体表面上に位置している。ＢＪＴ１０３用の第２間隔構成体３４５−２は、同様に、Ｎ第２ベースリンク部分３２３Ｌ−２の直上で且つＰ＋＋エミッタ３２１及びＮ＋＋第２ベースコンタクト部分３２３Ｃ−２の一部に隣接して上部半導体表面上に位置している。各間隔構成体３４５−１又は３４５−２は、分離用誘電体層３４７−１又は３４７−２、及び横方向間隔部分３４９−１又は３４９−２と、第１分離用誘電体スペーサ３５１−１又は３５１−２と、第２分離用誘電体スペーサ３５３−１又は３５３−２とで形成されている間隔コンポーネント、から構成されている。メタルシリサイド層３５９−１又は３５９−２は、間隔構成体３４５−１又は３４５−２の一部と考えることが可能であり、横方向間隔部分３４９−１又は３４９−２の上部上に位置されている。
【０２３１】
横方向間隔部分３４９−１及び３４９−２は、ほぼ、ドープした非モノシリコン、好適にはドープしたポリシリコン、から構成されている。各非モノシリコン横方向間隔部分３４９−１又は３４９−２におけるドーピングは、完全に正味Ｐ型、完全に正味Ｎ型、又は少なくとも一部において正味Ｐ型で且つ少なくとも一つの他の部分において正味Ｎ型、とすることが可能である。間隔部分３４９−１及び３４９−２は、代替的に、ドープした非晶質シリコン又はドープした多結晶シリコンなどのその他のドープした非モノシリコンで部分的に又は全体的に形成することが可能である。簡単化のために、間隔部分３４９−１及び３４９−２は、一般的に、以下においてはポリシリコン領域として説明する。
【０２３２】
ＰＮＰＢＪＴ１０３の、分離用誘電体層３４７−１及び３４７−２、ポリシリコン横方向間隔部分３４９−１及び３４９−２、第１分離用誘電体スペーサ３５１−１及び３５１−２、第２分離用誘電体スペーサ３５３−１及び３５３−２、及びメタルシリサイド層３５９−１及び３５９−２は、導電型を除いて、同じ名前を付けたＮＰＮＢＪＴ１０１のコンポーネント２６７−１，２６７−２，２６９−１，２６９−２，２７１−１，２７１−２，２７３−１，２７３−２，２７９−１，２７９−２が構成されており且つ互いに対して且つＮＰＮＢＪＴ１０１のコンポーネント２４１，２４３Ｉ，２４３Ｌ−１，２４３Ｌ−２，２４３Ｃ−１，２４３Ｃ−２に対して配置されているように、夫々、実質的に同じに構成されており、且つ、互いに対して且つＰＮＰＢＪＴ１０３のＰ＋＋エミッタ３２１、Ｎイントリンシックベース部分３２３Ｉ，Ｎベースリンク部分３２３Ｌ−１及び３２３Ｌ−２、及びＮ＋＋ベースコンタクト部分３２３Ｃ−１及び３２３Ｃ−２に対して、夫々、実質的に同じに配置されている。
【０２３３】
図６を再度参照すると、エミッタ電極は複数のフィンガーを有しており、それらは第１レベル誘電体層２８５における複数の垂直開口を介して延在してエミッタシリサイド３３１にコンタクトしている。ベース電極３６９は複数のフィンガーを有しており、それらは誘電体層２８５における複数の垂直開口を介して延在して、ベースシリサイド層３３３−１及び３３３−２とコンタクトしている。コレクタ電極３７１は複数のフィンガーを有しており、それらは誘電体層２８５における複数の垂直開口を介して延在してコレクタシリサイド層３３５にコンタクトしている。横方向間隔部分電極（不図示）は複数のフィンガーを有しており、それらは誘電体層２８５における複数の垂直開口を介して延在して、横方向間隔部分シリサイド層３５９−１及び３５９−２とコンタクトしており、それらに基準電圧を供給して横方向間隔部分３４９−１及び３４９−２をＢＪＴ動作期間中にほぼ一定の電位に維持している。この基準電圧は、通常、横方向間隔部分２６９−１及び２６９−２に対する基準電圧と同じであり、従って、同じ電源によって供給される。エミッタ電極３６７、ベース電極３６９、コレクタ電極３７１、及び横方向間隔部分電極が、ＮＰＮＢＪＴ１０１の電極２８７，２８９，２９１及び横方向間隔部分電極と実質的に同じに構成されている。
【０２３４】
ＮＰＮＢＪＴ１０３のポリシリコン横方向間隔部分３４９−１及び３４９−２が、ＮＰＮＢＪＴ１０１のポリシリコン横方向間隔部分２６９−１及び２６９−２の如く、該例示したＩＧＦＥＴに対するポリシリコンゲート電極を画定する場合に使用するクリチカルホトレジストマスキングステップを含む同じステップで形成される。従って、ＰＮＰＢＪＴ１０３のポリシリコン横方向間隔部分３４９−１又は３４９−２の横方向寸法ｄＬＳに関する制御は、ＰＮＰＢＪＴ１０３の製造に関する何らの更なる制御条件を課すこと無しに、ＩＧＦＥＴゲート電極、特にそれらの長さ、の製造上課される制御に起因して、本来的に高度に正確なものである。
【０２３５】
図面のいずれにも示されていないが、ＰＮＰＢＪＴ１０３のエミッタ側分離用誘電体スペーサ３５１−１及び３５１−２は、夫々、ＮＰＮＢＪＴ１０１のスペーサ厚さｄＳＥ及びｄＳＢと同じ態様で画定される。ＰＮＰＢＪＴ１０３の誘電体スペーサ３５１−１，３５１−２，３５３−１，３５３−２は、ＮＰＮＢＪＴ１０１の分離用誘電体スペーサ２７１−１，２７１−２，２７３−１，２７３−２と同じステップで形成され、従って同じ態様でホトレジストマスキングとは独立的である。従って、ＰＮＰＢＪＴ１０３のスペーサ厚さｄＳＥ及びｄＳＢに関する制御は、通常、非常に正確である。その結果、ＰＮＰＢＪＴ１０３のベースリンク部分３２３−１又は３２３−２の長さＬＢＬは、ベースリンク長ＬＢＬがＮＰＮＢＪＴ１０１に対して制御されるのと同じ態様で高度に正確に制御される。
【０２３６】
ＰＮＰＢＪＴ１０３がコモンエミッタ形態で構成される場合に、ＢＪＴ１０３は、そのベース対エミッタ電圧ＶＢＥがスレッシュホールド電圧ＶＢＥ０の−０．５Ｖ乃至−０．８Ｖ、典型的には−０．６Ｖ、に到達する場合に、ターンオンする。電流及び電圧極性が逆にされ且つ電子とホールとが逆にされる条件下において、ＰＮＰＢＪＴ１０３はＮＰＮＢＪＴ１０１と実質的に同じに動作する。
【０２３７】
Ｄ４．ＢＪＴ変形例
図９は、ＰＮＰＢＪＴ１０３の変形例１０３Ｖを包含するＣＢＪＴ半導体構成体を示している。図９のＣＢＪＴ構成体は、図５−０のＣＢＪＴ構成体と実質的に同じに構成したＮＰＮＢＪＴ１０１を包含している。ＰＮＰＢＪＴ１０３Ｖは、以下に説明する点を除いて、ＰＮＰＢＪＴ１０３と同じに構成されている。
【０２３８】
ＰＮＰＢＪＴ１０３ＶをＰ基板領域１３６から電気的に分離させるために、図９のＣＢＪＴ構成体は分離用ディープ中程度にドープしたＮ型ウエル３８１が設けられており、それは、フィールド絶縁領域１３８までＢＪＴ１０３ＶのＰコレクタウエル領域１７７Ａ及び１７７Ｂを取り囲んでいる。分離用ディープＮウエル３８１は、Ｐ−基板１３６と一つの分離用ＰＮ接合３８３及びＰコレクタウエル領域１７７Ａ及び１７７Ｂと別の分離用ＰＮ接合３８５を形成している。ＢＪＴ１０３ＶのＰ横方向コレクタ部分３２５Ｌは、もっぱらコレクタウエル領域１７７Ａ及び１７７Ｂから構成されている。
【０２３９】
ＰＮＰＢＪＴ１０３用の分離用ディープＮウエル３８１がＮＰＮＢＪＴ１０１のディープＮコレクタウエル２０７から横方向に離隔されている。ディープＮウエル２０７及び３８１が互いに電気的に分離されるために、分離用中程度にドープしたＰ型ウエル領域３８７がディープＮウエル２０７及び３８１の間に設けられている。分離用Ｐウエル３８７がフィールド絶縁体１３８の下側に位置されており且つＰコレクタウエル領域１７７Ａ及び１７７Ｂとほぼ同じ深さへ延在している。
【０２４０】
図１０はＰＮＰＢＪＴ１０３の変形例１０３Ｗを包含するＣＢＪＴ半導体構成体を示している。図１０のＣＢＪＴ構成体もＮＰＮＢＪＴ１０１の変形例１０１Ｗを包含している。ＮＰＮＢＪＴ１０１Ｗ及びＰＮＰＢＪＴ１０３Ｗは、夫々、以下に説明する点を除いて、ＢＪＴ１０１及び１０３と同じに構成されている。
【０２４１】
図１０のＣＢＪＴ構成体において、ＮＰＮＢＪＴ１０１のディープＮコレクタウエル２０７がディープ中程度にドープしたＮ型ウエル３９１で置換されており、それはＢＪＴ１０３ＷのＰコレクタウエル領域１７７Ａ及び１７７Ｂの下側に延在している。ディープＮウエル３９１は、Ｐ−基板１３６と一つの分離用ＰＮ接合３９３を且つＰコレクタウエル領域１７７Ａ及び１７７Ｂと別の分離用ＰＮ接合３９５を形成している。ＰＮＰＢＪＴ１０３Ｖにおける如く、ＰＮＰＢＪＴ１０３ＷのＰ横方向コレクタ部分３２５Ｌは、もっぱら、コレクタウエル領域１７７Ａ及び１７７Ｂから構成されている。ＮＰＮＢＪＴ１０１ＷのＮ横方向コレクタ部分２４５Ｌは、今は、コレクタウエル領域１７５Ａ及び１７５Ｂ及びディープＮウエル３９１で形成されている。
【０２４２】
図９のＣＢＪＴ構成体におけるＮＰＮＢＪＴ１０１及び図１０のＣＢＪＴ構成体におけるＮＰＮＢＪＴ１０１Ｗは、図５−０及び６のＣＢＪＴ構成体におけるＮＰＮＢＪＴ１０１と実質的に同じに動作する。図９のＣＢＪＴ構成体におけるＰＮＰＢＪＴ１０３Ｖ及び図１０のＣＢＪＴ構成体におけるＰＮＰＢＪＴ１０３Ｗは、図５−０及び６のＣＢＪＴ構成体におけるＰＮＰＢＪＴ１０３と同じに動作するが、横方向コレクタホール電流がＢＪＴ１０３Ｖ及び１０３Ｗの各々のＰコレクタウエル領域１７７Ａ及び１７７Ｂを介して流れるのみである点が異なる。
【０２４３】
図９及び１０の各々のＣＢＪＴ構成体は、図５−０及び６のＣＢＪＴ構成体と完全に互換性があり且つ図５−０及び６のＣＢＪＴ構成体に対する置換又はその付加として図５のＣＢＪＴ／ＣＩＧＦＥＴ構成体に包含させることが可能である。図９又は１０のＣＢＪＴ構成体は、図５のＣＢＪＴ／ＣＩＧＦＥＴ構成体を製造するための図１８ａ−１８ｃ、１８ｄ（０）−１８ｗ（０）、１８ｄ（１）−１８ｗ（１）、１８ｄ（２）−１８ｗ（２）、１８ｄ（３）−１８ｗ（３）のＣＢＪＴ／ＣＩＧＦＥＴ半導体製造プロセスに従って製造することが可能である。ベース・リンク長ＬＢＬは図５−０及び６のＣＢＪＴ構成体におけるのと同じ態様で図９又は１０のＣＢＪＴ構成体において正確に制御される。
【０２４４】
図１１は、夫々、ＮＰＮＢＪＴ１０１及びＰＮＰＢＪＴ１０３の変形例１０１Ｘ及び１０３Ｘを包含するＣＢＪＴ半導体構成体を示している。ＮＰＮＢＪＴ１０１Ｘ及びＰＮＰＢＪＴ１０３Ｘ用の上側に存在する電気的相互接続システムの１つレベルを包含するために図１１のＣＢＪＴ構成体の拡張が図１２に示されている。ＢＪＴ１０１Ｘ及びＢＪＴ１０３Ｘは、夫々、以下に説明する点を除いて、ＢＪＴ１０１及び１０３と同じに構成されている。
【０２４５】
高度にドープしたＮ型ディープコレクタ層４０１が、ディープＮウエル２０７又は３９１に対する置換としてＮＰＮＢＪＴ１０１ＸのＮコレクタウエル１７５Ａ及び１７５Ｂの底部に沿って延在している。Ｎ＋ディープコレクタ層４０１がＮコレクタウエル１７５Ａ及び１７５Ｂと合体してＮ型横方向コレクタ部分を形成しており、それはＮＰＮＢＪＴ１０１における横方向コレクタ部分２４５Ｌを置換している。Ｎ＋コレクタ層４０１がＰ−エピタキシャル基板領域１３６と分離用ＰＮ接合４０３を形成している。Ｎコレクタウエル１７５Ａ及び１７５ＢがＰ−基板領域１３６と分離用ＰＮ接合４０５を形成している。
【０２４６】
高度にドープしたＰ型ディープコレクタ層４０７が、同様に、ＰＮＰＢＪＴ１０３ＸのＰコレクタウエル１７７Ａ及び１７７Ｂの底部に沿って延在している。Ｐ＋ディープコレクタ層４０７がＰコレクタウエル１７７Ａ及び１７７Ｂと合体して、Ｐ−基板領域１３６と結合して、Ｐ型横方向コレクタ部分を形成しており、それはＰＮＰＢＪＴ１０３における横方向コレクタ部分３２５Ｌを置換している。Ｎ＋ディープコレクタ層４０１及びＰ＋ディープコレクタ層４０７が互いに横方向に離隔されている。
【０２４７】
図１１及び１２のＣＢＪＴ構成体におけるＮＰＮＢＪＴ１０１Ｘ及びＰＮＰＢＪＴ１０３Ｘは、夫々、図５−０及び６のＣＢＪＴ構成体におけるＮＰＮＢＪＴ１０１及びＰＮＰＢＪＴ１０３と基本的に同じに動作する。主要な動作上の差異は、ディープコレクタ層４０１及び４０７はコレクタ電流がＢＪＴ１０１Ｘ及び１０３Ｘにおいて一層早く移動することを可能とさせることである。
【０２４８】
図１３は、夫々、ＮＰＮＢＪＴ１０１及びＰＮＰＢＪＴ１０３の付加的な変形例１０１Ｙ及び１０３Ｙを包含するＣＢＪＴ半導体構成体を示している。ＮＰＮＢＪＴ１０１Ｙ及びＰＮＰＢＪＴ１０３Ｙ用の上側に存在する電気的相互接続システムの一つのレベルを包含するための図１３のＣＢＪＴ構成体の拡張を図１４に提示してある。ＢＪＴ１０１Ｙ及びＢＪＴ１０３Ｙは、夫々、以下に説明する点を除いて、ＢＪＴ１０１及び１０３と同じに構成されている。
【０２４９】
図１３及び１４のＣＢＪＴ構成体において、Ｐ−基板領域１３６は下側に存在するモノシリコン半導体基板４１１上に成長させたエピタキシャル層であり、それはＰ型又はＮ型にドープさせることが可能である。図１３及び１４は、基板４１１が軽度にＰ型にドープされている例を示している。図１３及び１４における品目４１３はＰ−基板４１１とＰ−エピタキシャル基板領域１３６との間の冶金的界面を表している。
【０２５０】
高度にドープしたＮ型埋込コレクタ層４１５が、ディープＮウエル２０７又は３９１の置換として、ＮＰＮＢＪＴ１０１ＹのＮコレクタウエル１７５Ａ及び１７５Ｂの下側の冶金的界面４１３に沿って設けられている。Ｎ＋埋込コレクタ層４１５がＮコレクタウエル１７５Ａ及び１７５Ｂと合体してＮ型横方向コレクタ部分を形成しており、それはＮＰＮＢＪＴ１０１における横方向コレクタ部分２４５Ｌを置換している。Ｎ＋埋込層４１５は、夫々、Ｐ−基板４１１及びＰ−エピタキシャル基板領域１３６と分離用ＰＮ接合４１７及び４１９を形成している。Ｎコレクタウエル１７５Ａ及び１７５ＢはＰ−基板領域１３６と分離用ＰＮ接合４２１を形成している。
【０２５１】
高度にドープしたＰ型埋込コレクタ層４２３が、同様に、ＰＮＰＢＪＴ１０３ＹのＰコレクタウエル１７７Ａ及び１７７Ｂの下側の冶金的界面４１３に沿って設けられている。Ｐ＋埋込コレクタ層４２３はＰコレクタウエル１７７Ａ及び１７７Ｂと合体して、Ｐ−エピタキシャル基板領域１３６及び、それがＰ型にドープされている場合には基板４１１と結合して、Ｐ型横方向コレクタ部分を形成し、それはＰＮＰＢＪＴ１０３における横方向コレクタ部分３２５Ｌを置換している。Ｎ＋埋込コレクタ層４１５及びＰ＋埋込コレクタ層４２３は横方向に互いに離隔されている。
【０２５２】
図１３及び１４のＣＢＪＴ構成体は図１１及び１２のＣＢＪＴ構成体に非常に類似している。主たる差異は、ディープコレクタ層４０１及び４０７が、図１３及び１４のＣＢＪＴ構成体におけるようにエピタキシャル層と下側に存在する半導体基板との間の界面に沿って設けられる代わりに、図１１及び１２のＣＢＪＴ構成体においてはＰ−基板領域１３６内に形成されることである。従って、図１３及び１４のＣＢＪＴ構成体におけるＮＰＮＢＪＴ１０１Ｙ及びＰＮＰＢＪＴ１０３Ｙは、夫々、図１１及び１２のＣＢＪＴ構成体におけるＮＰＮＢＪＴ１０１Ｘ及びＰＮＰＢＪＴ１０３Ｘとほぼ同じに動作する。従って、図１３及び１４のＣＢＪＴ構成体におけるＮＰＮＢＪＴ１０１Ｙ及びＰＮＰＢＪＴ１０３Ｙは、夫々、図５−０及び６のＣＢＪＴ構成体におけるＮＰＮＢＪＴ１０１及びＰＮＰＢＪＴ１０３と基本的に同じに動作する。主要な動作上の差異は、埋込コレクタ層４１５及び４２３はコレクタ電流がＢＪＴ１０１Ｙ及び１０３Ｙにおいて一層早く移動することを可能とすることである。
【０２５３】
図１１及び１２のＣＢＪＴ構成体又は図１３及び１４のＣＢＪＴ構成体は、図５−０及び６のＣＢＪＴ構成体に対する置換又は付加として図５のＣＢＪＴ／ＣＩＧＦＥＴ構成体内に包含させることが可能である。ＢＪＴ１０１Ｘ及び１０３Ｘの内の一つが図１１及び１２のＣＢＪＴ構成体の変形例に存在しているに過ぎない。同様に、ＢＪＴ１０１Ｙ及び１０３Ｙの内の一つが図１３及び１４のＣＢＪＴ構成体の変形例に存在しているに過ぎない。
【０２５４】
図１１及び１２のＣＢＪＴ構成体、又はＢＪＴ１０１Ｘ及び１０３Ｘの内の一つのみを包含している変形例、はＮ＋ディープコレクタ層４０１及び／又はＰ＋ディープコレクタ層４０７を形成するためのステップを付加させた図１８ａ−１８ｃ，１８ｄ（０）−１８ｗ（０）、１８ｄ（１）−１８ｗ（１）、１８ｄ（２）−１８ｗ（２）、１８ｄ（３）−１８ｗ（３）のＣＢＪＴ／ＣＩＧＦＥＴ半導体製造プロセスの変形例に従って製造することが可能である。図１３及び１４のＣＢＪＴ構成体、又はＢＪＴ１０１Ｙ及び１０３Ｙの内の一つのみを包含する変形例、は、同様に、冶金的界面４１３に沿ってＮ＋埋込コレクタ層４１５及び／又はＰ＋埋込コレクタ層４２３を形成するためのステップを付加させた図１８ａ−１８ｃ、１８ｄ（０）−１８ｗ（０）、１８ｄ（１）−１８ｗ（１）、１８ｄ（２）−１８ｗ（２）、１８ｄ（３）−１８ｗ（３）のＣＢＪＴ／ＣＩＧＦＥＴ半導体製造プロセスの変形例に従って製造することが可能である。
【０２５５】
Ｎ＋ディープコレクタ層４０１、Ｐ＋ディープコレクタ層４０７、Ｎ＋埋込コレクタ層４１５、Ｐ＋埋込コレクタ層４２３を種々に形成するための付加的なステップは、ＮＰＮＢＪＴ１０１Ｘ又は１０１ＹにおけるＰベースリンク部分２４３Ｌ−１および２４３Ｌ−２の形成、又はＰＮＰＢＪＴ１０３Ｘ又は１０３ＹにおけるＮベースリンク部分３２３Ｌ−１及び３２３Ｌ−２の形成に影響を与えるものではない。その結果、ベース・リンク長ＬＢＬは、図１１及び１２のＣＢＪＴ構成体において、ＢＪＴ１０１Ｘ及び１０３Ｘの内の一つのみを包含する変形例において、図１３及び１４のＣＢＪＴ構成体において、及びＢＪＴ１０１Ｙ及び１０３Ｙの内の一つのみを包含する変形例において、図５−０及び６のＣＢＪＴ構成体におけるのと同じ態様で、正確に制御される。
【０２５６】
Ｅ．非対称的高電圧ＩＧＦＥＴ
Ｅ１．非対称的高電圧ＮチャンネルＩＧＦＥＴの構成
非対称的高電圧空のウエル相補的ＩＧＦＥＴ１００及び１０２の内部構成について説明する。ＮチャンネルＩＧＦＥＴ１００で開始して、図５−１に図示したようなＩＧＦＥＴ１００のコアの拡大図が図１５に示されている。ＩＧＦＥＴ１００は上部半導体表面に沿ってアクティブ半導体島状部１４０内に位置されている一対のＮ型ソース／ドレイン（「Ｓ／Ｄ」）ゾーン２４０及び２４２を有している。Ｓ／Ｄゾーン２４０及び２４２は、しばしば、夫々、以下においては、ソース２４０及びドレイン２４２として呼称する。何故ならば、それらは、通常、必ずしもというわけではないが、夫々、ソース及びドレインとして機能するからである。ソース２４０及びドレイン２４２は、ＩＧＦＥＴ１００に対するボディ物質を構成しているＰ型空の主要ウエル領域１８０のチャンネルゾーン２４４によって分離されている。Ｐ型空のウエルボディ物質１８０が、（ａ）Ｎ型ソース２４０とソース・ボディＰＮ接合２４６、及び（ｂ）Ｎ型ドレイン２４２とドレイン・ボディＰＮ接合２４８、を形成している。
【０２５７】
Ｐ型空のウエルボディ物質１８０の中程度にドープしたハローポケット部分２５０が、上部半導体表面へソース２４０に沿って延在しており且つソース２４０とドレイン２４２との間の位置において終端している。図５−１及び１５は、ソース２４０がＰソース側ハローポケット２５０よりも一層深くに延在している状態を示している。代替的に、ハローポケット２５０はソース２４０よりも一層深くに延在することが可能である。ハローポケット２５０はソース２４０下側を横方向に延在している。ハローポケット２５０はＰ型ソースハロードーパントで画定される。
【０２５８】
ソース側ハローポケット部分２５０外側のＰ型空のウエルボディ物質１８０の部分は、
Ｐ型空のウエル主要ボディ物質部分２５４を構成している。ボディ物質１８０内のディープＰ型空のウエル濃度最大の位置からハローポケット部分２５０外側の仮想的垂直線に沿って上部半導体表面へ移る場合に、空のウエル主要ボディ物質部分２５４におけるＰ型ドーパントの濃度は、記号「ｐ」で示される中程度のドーピングから記号「−ｐ」で示される軽度のドーピングへ除々に降下する。図５−１及び１５における点線は、それより下側においては主要ボディ物質部分２５４におけるＰ型ドーパント濃度が中程度のＰドーピングにあり、且つそれより上側においては部分２５４におけるＰ型ドーパント濃度が軽度のＰ−ドーピングにある、ことを概略的に表している。線２５６下側のボディ物質部分２５４の中程度にドープした下部部分は、図１５においては、Ｐ下部ボディ物質部分２５４Ｌとして示してある。Ｐハローポケット２５０外側の線２５６より上側のボディ物質部分２５４の軽度にドープした上部部分は、図１５においては、Ｐ−上部ボディ物質部分２５４Ｕとして示してある。
【０２５９】
チャンネルゾーン２４４（図５−１又は１５においては特に区画は示していない）は、ソース２４４とドレイン２４２との間の全てのＰ型モノシリコンから構成されている。特に、チャンネルゾーン２４４は、主要ボディ物質部分２５４のＰ−上部部分（２５４Ｕ）の表面隣接セグメント、及び（ａ）図５−１及び１５の例において示した如くソース２４０がハローポケット２５０よりも一層深くに延在する場合には、Ｐハローポケット部分２５０の全て、又は（ｂ）それがソース２４０よりも一層深くに延在する場合に、ハローポケット２５０の表面隣接セグメント、によって形成される。いずれの場合にも、ハローポケット２５０は、チャンネルゾーンにおけるボディ物質部分２５４のＰ−上部部分（２５４Ｕ）の直接隣接物質よりも一層高度にＰ型にドープされている。ソース２４０に沿ってのハローポケット２５０の存在は、チャンネルゾーン２４４を非対称的に長手方向にドーパントをグレイデッド（graded）即ち勾配付きのものとさせている。
【０２６０】
ｔＧｄＨ高厚さ値にあるゲート誘電体層２６０が上部半導体表面上に位置されており且つチャンネルゾーン２４４の上に延在している。ゲート電極２６２がチャンネルゾーン２４４の上方でゲート誘電体層２６０の上に位置されている。ゲート電極２６２はソース２４０及びドレイン２４２にわたり部分的に延在している。
【０２６１】
Ｎ型ソース２４０は、非常に高度にドープした主要部分２４０Ｍと、一層軽度にドープした横方向延長部２４０Ｅとから構成されている。Ｎ＋＋主要ソース部分２４０Ｍよりも一層軽度にドープされているが、横方向ソース延長部２４０Ｅは、本例におけるようにサブミクロン相補的ＩＧＦＥＴ適用例においては、尚且つ高度にドープされている。Ｎ型ドレイン２４２は、同様に、非常に高度にドープした主要部分２４２Ｍと、一層軽度にドープしているが尚且つ高度にドープした横方向延長部２４２Ｅと、から構成されている。Ｎ＋＋主要ソース部分２４０Ｍ及びＮ＋＋主要ドレイン部分２４２Ｍは、通常、典型的には砒素であるここでＮ型主要Ｓ／Ｄドーパントとして呼称するＮ型半導体ドーパントのイオン注入によって画定される。ソース２４０及びドレイン２４２に対する外部電気的コンタクトは、夫々、主要ソース部分２４０Ｍ及び主要ドレイン部分２４２Ｍを介して行なわれる。
【０２６２】
横方向ソース延長部２４０Ｅ及び横方向ドレイン延長部２４２Ｅは、上部半導体表面に沿ってチャンネルゾーン２４４を終端させている。ゲート電極２６２が各横方向延長部２４０Ｅ又は２４２Ｅの一部にわたり延在している。電極２６２は、通常、Ｎ＋＋主要ソース部分２４０Ｍ又はＮ＋＋主要ドレイン部分２４２Ｍのどの部分にわたっても延在するものではない。誘電体側壁スペーサ２６４及び２６６が、夫々、ゲート電極２６２の反対側即ち両側の横断方向側壁に沿って位置されている。メタルシリサイド層２６８，２７０，２７２が、夫々、ゲート電極２６２、主要ソース部分２４０Ｍ、主要ドレイン部分２４２Ｍの上部に沿って位置されている。
【０２６３】
Ｅ２．非対称的高電圧ＮチャンネルＩＧＦＥＴのソース／ドレイン延長部
非対称的高電圧ＩＧＦＥＴ１００のドレイン延長部２４２Ｅは、ソース延長部２４０Ｅよりも一層軽度にドープされている。しかしながら、各横方向延長部２０４Ｅ又は２４２ＥのＮ型ドーピングは、記号「ｎ＋」によって表される高度Ｎ型ドーピングの範囲内に入る。従って、横方向延長部２４０Ｅ及び２４２Ｅは、図５−１及び１５においては、両方共、「ｎ＋」の符号が付けてある。以下に更に説明するように、横方向ソース延長部２４０Ｅにおける高度のＮ型ドーピングは、通常、横方向ドレイン延長部２４２Ｅにおける高度のＮ型ドーピングを提供するために使用されるＮ型ドーパントよりも一層高い原子量のＮ型ドーパントによって与えられる。
【０２６４】
Ｎ＋ソース延長部２４０Ｅは、通常、それが比較的浅いＮ型ソース延長部を画定する場合にのみ使用されるのでＮ型浅いソース延長部ドーパントとして呼称されるＮ型半導体ドーパントのイオン注入によって画定される。Ｎ＋ドレイン延長部２４２は、通常、それは比較的深いＮ型ソース延長部及び比較的深いＮ型ドレイン延長部の両方を画定する場合に使用されるのでＮ型ドレイン延長部ドーパントとして及びＮ型ディープＳ／Ｄ延長部ドーパントとして呼称されるＮ型半導体ドーパントのイオン注入によって画定される。
【０２６５】
Ｎ＋横方向延長部２４０Ｅ及び２４２Ｅは複数の目的にかなう。主要ソース部分２４０Ｍ及び主要ドレイン部分２４２Ｍは、典型的に、イオン注入によって画定されるので、延長部２４０Ｅ及び２４２Ｅは、主要ソース部分２４０Ｍ及び主要ドレイン部分２４２Ｍの非常に高い注入ドーズをゲート誘電体２６０から離しておくことによってＩＧＦＥＴ製造期間中にゲート誘電体層２６０が損傷されることを防止するバッファとして作用する。ＩＧＦＥＴ動作期間中、横方向延長部２４０Ｅ及び２４２Ｅは、チャンネルゾーン２４４内の電界を、もしもＮ＋＋主要ソース部分２４０Ｍ及びＮ＋＋主要ドレイン部分２４２Ｍがゲート電極２６２の下側に延在していた場合に発生するであろうものよりも一層低くさせる。ドレイン延長部２４２Ｅの存在は、ゲート誘電体２６０内へのホットキャリア注入を阻止し、それによりゲート誘電体２６０が荷電されることを阻止する。その結果、ＩＧＦＥＴ１００のスレッシュホールド電圧ＶＴは動作時間に関して高度に安定であり、即ちドリフトすることはない。
【０２６６】
ＩＧＦＥＴ１００は、チャンネルゾーン２４４の上部表面に沿っての空乏領域内に形成されている一次電子からなるチャンネルを介してＮ＋ソース延長部２４０ＥからＮ＋ドレイン延長部２４２Ｅへの電流を導通させる。ゲート誘電体層２６０内へのホットキャリア注入に関して、ドレイン２４２内の電界は該一次電子がドレイン２４２に近づくに従い加速させ且つエネルギを獲得させる。ドレイン２４２内において衝突イオン化が発生して二次電荷キャリア、即ち電子及びホールの両方、を発生し、それらは概略的には局所的な電界の方向に移動する。該二次電荷キャリアの内の幾つかは、特に二次電子、がゲート誘電体層２６０へ向かって移動する。ドレイン延長部２４２Ｅは主要ドレイン部分２４２Ｍよりも一層軽度にドープされているので、該一次電子はドレイン２４２内に入ると減少された電界に露呈される。その結果、より少ない数のホット（エネルギ豊富）二次電荷キャリアがゲート誘電体層２６０内に注入される。ゲート誘電体２６０に対するホットキャリア損傷は減少される。又、ゲート誘電体２６０は減少された荷電を受け、そのことはそうでなければＩＧＦＥＴ１００のスレッシュホールド電圧ＶＴにおいて不所望にドリフトを発生させることとなる。
【０２６７】
より詳細には、そのＮ型Ｓ／Ｄゾーンの各々が非常に高度にドープした主要部分と一層軽度にドープしたが尚且つ高度にドープした横方向延長部とからなる基準ＮチャンネルＩＧＦＥＴについて検討する。該基準ＩＧＦＥＴのソース延長部及びドレイン延長部が、ＩＧＦＥＴ１００のソース延長部２４０Ｅにおける如く、実質的に同じ高度のＮ型ドーピングにある場合と比較して、ドレイン延長部２４２Ｅにおける一層低いＮ型ドーピングは、ドレイン延長部２４２Ｅに沿ってのドレイン・ボディ接合２４８の部分を横断してのドーパント濃度における変化を、該基準ＩＧＦＥＴにおけるドレイン延長部に沿ってのドレイン・ボディＰＮ接合の部分を横断してのドーパント濃度における変化よりも、一層緩やかなものとさせる。ドレイン延長部２４２Ｅに沿ってのドレイン・ボディ接合２４８の部分に沿っての空乏領域の幅は増加される。このことは、ドレイン延長部２４２Ｅにおける電界を更に減少させる。その結果、基準ＩＧＦＥＴのドレイン延長部におけるよりもドレイン延長部２４２Ｅにおいて発生する衝突イオン化は一層少ない。ドレイン延長部２４２Ｅにおいては衝突イオン化が減少されているので、ＩＧＦＥＴ１００はゲート誘電体層２６０内への損傷性のホットキャリア注入を発生することはより少ない。
【０２６８】
Ｎ＋ソース延長部２４０Ｅよりも一層軽度にドープされていることに加えて、Ｎ＋ドレイン延長部２４２Ｅは、Ｎ＋ソース延長部２４０Ｅよりも、著しく一層深くに延在している。夫々の主要Ｓ／Ｄ部分よりも一層軽度にドープされており且つ上部半導体表面に沿って該ＩＧＦＥＴのチャンネルゾーンを終端させている横方向Ｓ／Ｄ延長部を有しているＩＧＦＥＴに対して、ｙＳＥ及びｙＤＥが、夫々、該Ｓ／Ｄ延長部の最大深さを表すものとする。ＩＧＦＥＴ１００のドレイン延長部２４２Ｅの深さｙＤＥは、ソース延長部２４０Ｅの深さｙＳＥを著しく超えている。ＩＧＦＥＴ１００のドレイン延長部深さｙＤＥは、通常、そのソース延長部深さｙＳＥよりも、通常少なくとも２０％一層大きく、好適には少なくとも３０％一層大きく、より好適には少なくとも５０％一層大きく、更により好適には少なくとも１００％一層大きい。幾つかの要因が、ソース延長部２４０Ｅよりも著しく一層深くに延在するドレイン延長部２４２Ｅとさせている。
【０２６９】
ソース延長部２４０Ｅ及びドレイン延長部２４２Ｅは、各々、上部半導体表面下側の最大（即ちピーク）Ｎ型ドーパント濃度に到達する。そのＩＧＦＥＴのＳ／Ｄゾーンの夫々の主要Ｓ／Ｄ部分よりも一層軽度にドープされており、該ＩＧＦＥＴのチャンネルゾーンを上部半導体表面に沿って終端させており、且つ最大（即ちピーク）濃度が上部半導体表面下側にほぼ横方向に延在する夫々の位置に沿って発生する半導体ドーパントによって画定されている、横方向Ｓ／Ｄ延長部を有しているＩＧＦＥＴに対して、ｙＳＥＰＫ及びｙＤＥＰＫが、夫々、該Ｓ／Ｄ延長部に対する延長部画定用ドーパントの最大濃度の位置においての平均深さを表すものとする。ＩＧＦＥＴ１００のソース延長部２４０Ｅ及びドレイン延長部２４２Ｅに対する最大ドーパント濃度深さｙＳＥＰＫ及びｙＤＥＰＫは図１５に表してある。ソース延長部２４０Ｅに対する深さｙＳＥＰＫは通常０．００４−０．０２０μｍであり、典型的には０．０１５μｍである。ドレイン延長部２４２Ｅに対する深さｙＤＥＰＫは、通常、０．０１０−０．０３０μｍであり、典型的には０．０２０μｍである。
【０２７０】
ソース延長部２４０Ｅよりも著しく一層深くに延在するドレイン延長部２４２Ｅに対して貢献する一つの要因は、ＩＧＦＥＴ１００に対する前述したｙＳＥＰＫ及びｙＤＥＰＫの値によって表されるように、ソース延長部２４０Ｅ及びドレイン延長部２４２Ｅに対するイオン注入は、ドレイン延長部２４２Ｅにおける最大Ｎ型ドーパント濃度の深さｙＤＥＰＫがソース延長部２４０Ｅにおける最大Ｎ型ドーパント濃度の深さｙＳＥＰＫを著しく超えるように、実施される。ＩＧＦＥＴ１００に対する最大ドレイン延長部ドーパント濃度深さｙＤＥＰＫは、その最大ソース延長部ドーパント濃度深さｙＳＥＰＫよりも、通常少なくとも１０％一層大きく、好適には少なくとも２０％一層大きく、より好適には少なくとも３０％一層大きい。
【０２７１】
ドレイン延長部２４２Ｅがソース延長部２４０Ｅよりも一層軽度にドープされているので、ドレイン延長部２４２Ｅにおける深さｙＤＥＰＫにおいての最大全Ｎ型ドーパント濃度は、ソース延長部２４０Ｅにおける深さｙＳＥＰＫにおいての最大全Ｎ型ドーパント濃度よりも著しく一層低い。ドレイン延長部２４２Ｅにおける深さｙＤＥＰＫにおいての最大全Ｎ型ドーパント濃度は、ソース延長部２４０Ｅにおける深さｙＤＥＰＫにおいての最大全Ｎ型ドーパント濃度の、通常半分を超えるものではなく、好適には四分の一を超えるものではなく、より好適には十分の一を超えるものではなく、更により好適には二十分の一を超えるものではない。その結果、ドレイン延長部２４２Ｅにおける深さｙＤＥＰＫにおいての最大正味Ｎ型ドーパント濃度は、ソース延長部２４０Ｅにおける深さｙＳＥＰＫにおいての最大正味Ｎ型ドーパント濃度よりも著しく一層低く、通常はその半分を超えるものではなく、好適にはその四分の一を超えるものではなく、より好適にはその十分の一を超えるものではく、更により好適にはその二十分の一を超えるものではない。別の言い方をすれば、ソース延長部２４０Ｅにおける深さｙＳＥＰＫにおいての最大全又は正味Ｎ型ドーパント濃度は、ドレイン延長部２４２Ｅにおける深さｙＤＥＰＫにおいての最大全又は正味Ｎ型ドーパント濃度、よりも著しく一層大きく、通常は少なくともその２倍であり、好適には少なくともその４倍であり、より好適には少なくともその１０倍であり、更により好適には少なくともその２０倍である。
【０２７２】
ソース延長部２４０Ｅよりも著しく一層深くに延在しているドレイン延長部２４２Ｅに対する２つの他の要因は、Ｐ＋ソース側ハローポケット部分２５０が関与する。ハローポケット２５０内のＰ型ドーパントは、ソース延長部２４０Ｅ内のＮ型浅いソース延長部ドーパントの拡散を妨げ、それによりソース延長部深さｙＳＥを減少させる。ハローポケット２５０内のＰ型ドーパントは、ソース延長部２４０Ｅの底部を一層高い位置において発生させて更にソース延長部深さｙＳＥを減少させる。
【０２７３】
ドレイン延長部２４２Ｅが、ソース延長部２４０Ｅよりも著しく一層深くに延在していること、及びそれよりも一層軽度にドープされていること、の結合は、ドレイン延長部２４２Ｅ内のＮ型ディープＳ／Ｄ延長部ドーパントを、ソース延長部２４０Ｅ内のＮ型浅いソース延長部ドーパントよりも垂直方向にかなり一層多く広げさせる。従って、ドレイン延長部２４２Ｅにおける全Ｎ型ドーパントの分布は、ソース延長部２４０Ｅにおける全Ｎ型ドーパントの分布よりも垂直方向にかなり一層多く広げられる。
【０２７４】
ＩＧＦＥＴ１００又は該基準ＩＧＦＥＴ等のＩＧＦＥＴを介してのソースからドレインへ流れる電流は、通常、ドレインに入ると下方へ広がる。該基準ＩＧＦＥＴのソース延長部及びドレイン延長部におけるＮ型ドーパント濃度が実質的に同じにドープされており且つソース延長部２４０Ｅと同じ深さに延在している場合と比較して、ドレイン延長部２４２Ｅの増加された深さは、ドレイン延長部２４２Ｅを介しての電流の流れが、該基準ＩＧＦＥＴのドレイン延長部におけるよりも、一層垂直方向に広がることを可能とさせる。従って、ドレイン延長部２４２Ｅにおける電流密度は、該基準ＩＧＦＥＴのドレイン延長部における電流密度よりも一層少ない。
【０２７５】
ドレイン延長部２４２Ｅにおける全Ｎ型ドーパントの増加した広がりは、ドレイン延長部２４２Ｅ内の電界を、該基準ＩＧＦＥＴのドレイン延長部における電界よりも一層低くさせる。該基準ＩＧＦＥＴのドレイン延長部におけるよりもドレイン延長部２４２Ｅにおいて発生する衝突イオン化は一層少ない。更に、衝突イオン化は、該基準ＩＧＦＥＴのドレイン延長部におけるよりもドレイン延長部２４２Ｅにおいては上部半導体表面から更に遠く離れて発生する。該基準ＩＧＦＥＴのゲート誘電体層よりも、ゲート誘電体層２６０に到達するホットキャリアの数は一層少ない。その結果、ＩＧＦＥＴ１００のゲート誘電体層２６０内へのホットキャリア注入の量は更に減少される。
【０２７６】
ドレイン延長部２４２Ｅは、ソース延長部２４０Ｅよりも、ゲート電極２６２の下側を著しく更に横方向に延在している。夫々の主要Ｓ／Ｄ部分よりも一層軽度にドープされており且つ上部半導体表面に沿ってそのＩＧＦＥＴのチャンネルゾーンを終端している横方向Ｓ／Ｄ延長部を有するＩＧＦＥＴに対して、ｘＳＥＯＬ及びｘＤＥＯＬをそれによりＩＧＦＥＴのゲート電極が夫々ソース延長部及びドレイン延長部とオーバーラップする量を表すものとする。ＩＧＦＥＴ１００のゲート電極２６２がドレイン延長部２４２Ｅとオーバーラップする量ｘＤＥＯＬは、ゲート電極２６２がソース延長部２４０Ｅとオーバーラップする量ｘＳＥＯＬを著しく超える。ゲート電極オーバーラップｘＳＥＯＬ及びｘＤＥＯＬはＩＧＦＥＴ１００に対して図１５に示してある。ＩＧＦＥＴ１００のゲート対ドレイン延長部オーバーラップＸＤＥＯＬは、そのゲート対ソース延長部オーバーラップｘＳＥＯＬよりも、通常少なくとも２０％一層大きく、好適には少なくとも３０％一層大きく、より好適には少なくとも５０％一層大きい。
【０２７７】
ゲート電極２６２のドレイン側端部近くのゲート誘電体物質の品質は、不幸なことに、通常、ゲート誘電体物質の残部の品質ほど良いものではない。該基準ＩＧＦＥＴのＳ／Ｄ延長部が、ソース延長部２４０Ｅがゲート電極２６２の下側を横方向に延在するのと同じ量ゲート電極の下側を横方向に延在する状態と比較して、ドレイン延長部２４０Ｅがゲート電極２６２下側を横方向に延在する一層大きな量は、ドレイン延長部２４２Ｅを介しての電流の流れが、該基準ＩＧＦＥＴのドレイン延長部におけるよりも、垂直方向に一層多く広がることを可能とさせる。ドレイン延長部２４２Ｅにおける電流密度は更に減少される。このことは、該基準ＩＧＦＥＴのドレイン延長部におけるよりも、ドレイン延長部２４２Ｅにおいて更により少ない衝突イオン化とさせている。ゲート誘電体層２６０内へのホットキャリア注入の量は更に減少される。ドレイン延長部２４２Ｅの減少したドーピング、一層大きな深さ、及び一層大きなゲート電極オーバーラップに起因して、ＩＧＦＥＴ１００はゲート誘電体２６０内への損傷性のホットキャリア注入を非常に少なく、それにより、ＩＧＦＥＴ１００のスレッシュホールド電圧が動作時間と共に非常に安定であることを可能としている。
【０２７８】
上部半導体表面に沿ってＩＧＦＥＴのチャンネルゾーンを終端させる一層軽度にドープした横方向ソース延長部及びドレイン延長部と夫々連続的な主要ソース部分及び主要ドレイン部分を有するＩＧＦＥＴに対して、ｙＳＭ及びｙＤＭが該主要ソース及びドレイン部分の夫々の最大深さを表すものとする。ＩＧＦＥＴ１００の主要ドレイン部分２４２Ｍの深さｙＤＭは、典型的に、主要ソース部分２４０Ｍの深さｙＳＭとほぼ同じである。ＩＧＦＥＴ１００に対する深さｙＳＭ及びｙＤＭの各々は、通常、０．０８−０．２０μｍであり、典型的には０．１４μｍである。ハローポケット部分２５０を画定するＰ型ドーパントの存在に起因して、ＩＧＦＥＴ１００の主要ソース部分深さｙＳＭは、その主要ドレイン部分深さｙＤＭよりも僅かに一層小さいものとすることが可能である。
【０２７９】
ＩＧＦＥＴ１００の主要ソース部分２４０Ｍは、図５−１及び１５の例においては、ソース延長部２４０Ｅよりも一層深くに延在している。従って、ＩＧＦＥＴ１００の主要ソース部分深さｙＳＭは、そのソース延長部深さｙＳＥを超えている。対照的に、ドレイン延長部２４２Ｅは、この例においては、主要ドレイン部分２４２Ｍよりも一層深くに延在している。従って、ＩＧＦＥＴ１００のドレイン延長部深さｙＤＥはその主要ドレイン部分深さｙＤＭを超えている。又、ドレイン延長部２４２Ｅは主要ドレイン部分２４２Ｍの下側を横方向に延在している。
【０２８０】
ｙＳ及びｙＤが、夫々、ＩＧＦＥＴのソース及びドレインの最大深さを表すものとする。深さｙＳ及びｙＤはＩＧＦＥＴのソース・ボディ及びドレイン・ボディＰＮ接合、即ちＩＧＦＥＴ１００用のソース・ボディ接合２４６及びドレイン・ボディ接合２４８、の夫々の最大深さである。ＩＧＦＥＴ１００の主要ソース部分深さｙＳＭが、図５−１及び１５の例においては、そのソース延長部深さｙＳＥを超えるので、ＩＧＦＥＴ１００のソース深さｙＳはその主要ソース部分深さｙＳＭに等しい。一方、ＩＧＦＥＴ１００のドレイン深さｙＤは、この例においては、そのドレイン延長部深さｙＤＥに等しい。何故ならば、ＩＧＦＥＴ１００のドレイン延長部深さｙＤＥはその主要ドレイン部分深さｙＤＭを超えるからである。
【０２８１】
ＩＧＦＥＴ１００のソース深さｙＳは、通常、０．０８−０．２０μｍであり、典型的には０．１４μｍである。ＩＧＦＥＴ１００のドレイン深さｙＤは、通常、０．１０−０．２２μｍであり、典型的には０．１６μｍである。ＩＧＦＥＴ１００のドレイン深さｙＤは、通常、そのソース深さｙＳを０．０１−０．０５μｍだけ、典型的には０．０２μｍだけ、超える。更に、ＩＧＦＥＴ１００のソース延長部深さｙＳＥは、通常、０．０２−０．１０μｍであり、典型的には０．０４μｍである。ＩＧＦＥＴ１００のドレイン延長部深さｙＤＥは０．０１−０．２２であり、典型的には０．１６μｍである。従って、ＩＧＦＥＴ１００のドレイン延長部深さｙＤＥは、典型的に、そのソース延長部深さｙＳＥの約４倍であり、且つ、いずれの場合においても、典型的に、そのソース延長部深さｙＳＥの３倍を超えるものである。
【０２８２】
ソース２４０に沿ってのハローポケット部分２５０の存在は、上述した如く、チャンネルゾーン２４４を非対称的に長手方向にドーパントをグレイデッドしたものとさせる。ソース延長部２４０Ｅよりもドレイン延長部２４２Ｅに関しての減少したドーピング、一層大きな深さ、及び一層大きなゲート電極オーバーラップは、ＩＧＦＥＴ１００に更なる非対称性を与えている。ＩＧＦＥＴ１００のドーピング非対称性及びボディ物質１８０の空のウエルドーピング特性について更なる説明は上に引用した国際特許出願＿＿＿＿代理人ドケッと番号ＮＳ−７００５ＷＯにおいて提示されている。
【０２８３】
ＮチャンネルＩＧＦＥＴ１００のスレッシュホールド電圧ＶＴは、０．３μｍの近傍における描画チャンネル長ＬＤＲ及び６−６．５ｎｍのゲート誘電体厚さにおいて、０．５乃至０．７５Ｖであり、典型的には０．６Ｖ乃至０．６５Ｖである。ＩＧＦＥＴ１００は、高動作電圧範囲、例えば３．０Ｖ、においての単一方向電流適用例に対して特に適している。
【０２８４】
Ｅ３．非対称的高電圧ＰチャンネルＩＧＦＥＴの構成
非対称的高電圧ＰチャンネルＩＧＦＥＴ１０２は、非対称的高電圧ＮチャンネルＩＧＦＥＴ１００と基本的には同じに内部的に構成されているが、異なる点としては、ＩＧＦＥＴ１０２のボディ物質は、ＩＧＦＥＴ１００の場合のように単に空の主要ウエル領域（１８０）ではなく、Ｎ型空の主要ウエル領域１８２とディープＮウエル領域２１０とから構成されている。ＩＧＦＥＴ１０２の該領域における導電型は、一般的に、ＩＧＦＥＴ１００における対応する領域の導電型とは反対である。
【０２８５】
より詳細には、ＩＧＦＥＴ１０２は、図５−１に示した如く、上部半導体表面に沿ってアクティブ半導体島状部１４２内に位置されている一対のＰ型Ｓ／Ｄゾーン２８０及び２８２を有している。Ｓ／Ｄゾーン２８０及び２８２は、しばしば、夫々、以下においてはソース２８０及びドレイン２８２として呼称される。何故ならば、それらは、通常、必ずしもというわけではないが、夫々、ソース及びドレインとして機能するからである。ソース２８０及びドレイン２８２は、Ｎ型空のウエルボディ物質１８２、即ち全ボディ物質１８２及び２１０の部分１８２、のチャンネルゾーン２８４によって分離されている。Ｎ型空のウエルボディ物質１８２は、（ａ）Ｐ型ソース２８０とソース・ボディＰＮ接合２８６、及び（ｂ）Ｐ型ドレイン２８２とドレイン・ボディＰＮ接合２８８、を形成している。
【０２８６】
Ｎ型空のウエルボディ物質１８２の中程度にドープしたハローポケット部分２９０は上部半導体表面までソース２８０に沿って延在しており且つソース２８０とドレイン２８２との間の或る位置において終端している。図５−１は、ソース２８０がＮソース側ハローポケット２９０よりも一層深くに延在している状態を示している。代替例として、ハローポケット２９０はソース２８０よりも一層深くに延在することが可能である。ハローポケット２９０はソース２９０下側を横方向に延在している。ハローポケット２９０はＮ型ソースハロードーパントで画定される。
【０２８７】
ソース側ハローポケット部分２９０外側のＮ型空のウエルボディ物質１８２の部分は、Ｎ型空のウエルボディ物質部分２９４を構成している。ボディ物質１８２内のディープＮ型空のウエル濃度最大の位置からハローポケット部分２９０外側の仮想的垂直線（不図示）に沿って上部半導体表面へ向かって移る場合に、空のウエル主要ボディ物質部分２９４内のＮ型ドーパントの濃度は、記号「ｎ」で示される中程度のドーピングから記号「ｎ−」で示される軽度のドーピングへ徐々に降下する。図５−１における点線は、その下側においては、主要ボディ物質部分２９４内のＮ型ドーパント濃度が中程度のｎドーピングであり且つそれより上側においては部分２９４内のＮ型ドーパント濃度が軽度のｎ−ドーピングである位置を概略的に表している。
【０２８８】
チャンネルゾーン２８４（図５−１においては特に区画を示していない）は、全てソース２８０とドレイン２８２との間のＮ型モノシリコンから構成されている。より詳細には、チャンネルゾーン２８４は、空のウエル主要ボディ物質部分２９４のＮ−上部部分の表面隣接セグメントと、（ａ）図５−１の例に示されるようにソース２８０がハローポケット２９０よりも一層深くに延在する場合には、Ｎハローポケット部分２９０の全て、又は（ｂ）それがソース２８０よりも一層深くに延在する場合には、ハローポケット２９０の表面隣接セグメント、によって形成されている。いずれの場合においても、ハローポケット２９０は、チャンネルゾーン２８４における主要ボディ物質部分２９４のＮ−上部部分の直接隣接物質よりも一層高度にＮ型にドープされている。ソース２９０に沿ってのハローポケット２９０の存在は、チャンネルゾーン２８４を非対称的に長手方向にドーパントをグレイデッドしたものとさせている。
【０２８９】
ｔＧｄＨ高厚さ値にあるゲート誘電体層３００は、上部半導体表面上に位置されており且つチャンネルゾーン２８４の上に延在している。ゲート電極３０２がチャンネルゾーン２８４の上方でゲート誘電体層３００の上に位置されている。ゲート電極３０２はソース２８０及びドレイン２８２にわたり部分的に延在している。
【０２９０】
Ｐ型ソース２８０は、非常に高度にドープした主要部分２８０Ｍと、一層軽度にドープした横方向延長部２８０Ｅと、から構成されている。Ｐ型ドレイン２８２は、同様に、非常に高度にドープした主要部分２８２Ｍと、一層軽度にドープした横方向延長部２８２Ｅと、から構成されている。夫々Ｐ＋＋主要ソース部分２８０Ｍ及びＰ＋＋主要ドレイン部分２８２Ｍよりも一層軽度にドープされているが、横方向ソース延長部２８０Ｅ及び横方向ドレイン延長部２８２Ｅは、本サブミクロンＣＩＧＦＥＴ適用例においては、尚且つ一層高度にドープされている。主要ソース部分２８０Ｍ及び主要ドレイン部分２８２Ｍは、通常、典型的にはボロンでありＰ型主要Ｓ／Ｄドーパントとして呼称されるＰ型半導体ドーパントのイオン注入によって画定される。ソース２８０及びドレイン２８２への外部電気的コンタクトは、夫々、主要ソース部分２８０Ｍ及び主要ドレイン部分２８２Ｍを介してなされる。
【０２９１】
横方向ソース延長部２８０Ｅ及びドレイン延長部２８２Ｅは、該上部半導体表面に沿ってチャンネルゾーン２８４を終端させている。ゲート電極３０２が各横方向延長部２８０Ｅ又は２８２Ｅの一部にわたり延在している。電極３０２は、通常、Ｐ＋＋主要ソース部分２８０Ｍ又はＰ＋＋主要ドレイン部分２８２Ｍのいずれの部分にわたっても延在するものではない。誘電体側壁スペーサ３０４及び３０６が、夫々、ゲート電極３０２の両側の横断方向側壁に沿って位置されている。メタルシリサイド層３０８，３１０，３１２が、夫々、ゲート電極３０２、主要ソース部分２８０Ｍ、主要ドレイン部分２８２Ｍの上部に沿って位置されている。
【０２９２】
Ｅ４．非対称的高電圧ＰチャンネルＩＧＦＥＴのソース／ドレイン延長部
非対称的高電圧ＰチャンネルＩＧＦＥＴ１０２のドレイン延長部２８２Ｅは、ソース延長部２８０Ｅよりも一層軽度にドープされている。しかしながら、各横方向延長部２８０Ｅ又は２８２ＥのＰ型ドーピングは、記号「ｐ＋」によって表される高度のＰ型ドーピングの範囲内に該当する。従って、ソース延長部２８０Ｅ及びドレイン延長部２８２Ｅは、両方共、図５−１においては「ｐ＋」と符号を付けている。
【０２９３】
Ｐ＋ソース延長部２８０Ｅは、通常、それは比較的浅いＰ型ソース延長部を画定する場合にのみ使用されるのでＰ型浅いソース延長部ドーパントとして呼称されるＰ型半導体ドーパントのイオン注入によって画定される。Ｐ＋ドレイン延長部２８２Ｅは、通常、それは比較的深いＰ型ソース延長部及び比較的深いＰ型ドレイン延長部の両方を画定する場合に使用されるのでＰ型ディープドレイン延長部ドーパント及びＰ型ディープＳ／Ｄ延長部ドーパントとして呼称されるＰ型半導体ドーパントのイオン注入によって画定される。ソース延長部２８０Ｅ及びドレイン延長部２８２ＥにおけるＰ型ドーピングは、典型的に、ボロンによって与えられる。
【０２９４】
Ｐ＋横方向延長部２８０Ｅ及び２８２Ｅは、ＩＧＦＥＴ１００における横方向延長部２４０Ｅ及び２４２Ｅと実質的に同じ目的をＩＧＦＥＴ１０２において達成する。この点に関して、ＩＧＦＥＴ１０２は、チャンネルゾーン２８４の上部表面に沿っての空乏領域内に誘起される一次ホールのチャンネルを介して、Ｐ＋ソース延長部２８０ＥからＰ＋ドレイン延長部２８２Ｅへの電流を導通させる。ドレイン２８２内の電界は、該一次ホールがドレイン２８２に近づくに従い、加速させ且つエネルギを獲得させる。一方向に移動しているホールは、基本的には、反対方向にドーパント原子から離れて移動する電子であることに注意すると、該ホールはドレイン２８２内の原子と衝突して二次電荷キャリア、即ち電子とホールの両方、を発生し、それらはほぼ局所的電界の方向に移動する。二次電荷キャリア、特に二次ホール、の幾らかはゲート誘電体層３００へ向かって移動する。ドレイン延長部２８２Ｅは主要ドレイン部分２８２Ｍよりも一層軽度にドープされているので、該一次ホールはドレイン２８２に入ると減少された電界に露呈される。その結果、ゲート誘電体層３００内に注入されてそれを荷電させるホット（エネルギ豊富）な二次電荷キャリアは一層少ない。ＩＧＦＥＴ１０２のスレッシュホールド電圧ＶＴの不所望なドリフトが実質的に減少される。
【０２９５】
ソース延長部２８０Ｅにおけるよりもドレイン延長部２８２Ｅにおける一層軽度のＰ型ドーピングは、ＩＧＦＥＴ１０２をしてゲート誘電体層３００内へのホットキャリア注入の発生をより少ないものとさせるが、その理由は、ソース延長部２４０Ｅにおけるよりもドレイン延長部２４２Ｅにおける一層軽度のドーピングの結果としてＩＧＦＥＴ１００がゲート誘電体層２６０内への損傷性のホットキャリア注入の発生をよりすくないものとさせていることと同じである。即ち、ＩＧＦＥＴ１０２における一層軽度のドレイン延長部ドーピングは、ドレイン延長部２８２Ｅに沿ってドレイン・ボディ接合２８８の部分を横断してのドーパント濃度において一層緩やかな変化を発生させる。ドレイン延長部２８２Ｅに沿ってのドレイン・ボディ接合２８８の部分に沿っての空乏領域の幅は増加され、ドレイン延長部２８２Ｅにおける電界は減少される。ドレイン延長部２８２Ｅにおける衝突イオン化における結果的に発生する減少のために、ゲート誘電体層３３０内へのホットキャリア注入は減少される。
【０２９６】
Ｐ＋ソース延長部２８０Ｅ及びＰ＋ドレイン延長部２８２Ｅの各々は、上部半導体表面下側の最大（即ちピーク）Ｐ型ドーパント濃度に到達する。ソース延長部２８０Ｅ及びドレイン延長部２８２Ｅがイオン注入によって画定されるので、ソース延長部２８０Ｅは、通常、ソース延長部２８０Ｅを介して延在している仮想的な垂直線（不図示）が存在しており、該垂直線は主要ソース部分２８０Ｍから十分に離れていて主要ソース部分２８０Ｍを画定するＰ型ドーパントはその垂直線に沿っての全Ｐ型ドーパント濃度には何らの顕著な効果を有するものではない、という性質のものである。その結果、Ｐ型浅いソース延長部ドーパントの濃度が該垂直線に沿ってその最大値に到達する深さは、ソース延長部２８０Ｅ内の全Ｐ型ドーパント濃度の最大値における深さｙＳＥＰＫにほほ等しい。ソース延長部２８０Ｅに対する深さｙＳＥＰＫは、通常、０．００３−０．０１５μｍであり、典型的には０．００６μｍである。
【０２９７】
ドレイン延長部２８２Ｅは、同様に、通常は、ドレイン延長部２８２Ｅを介して延在する仮想的な垂直線（不図示）が存在しており、該垂直線は主要ドレイン部分２８２Ｍから十分に離れていて主要ドレイン部分２８２Ｍを画定しているＰ型ドーパントはその垂直線に沿っての全Ｐ型ドーパント濃度に何らの顕著な効果を有するものではないという性質のものである。Ｐ型ディープＳ／Ｄ延長部ドーパントの濃度がドレイン延長部２８２Ｅを介して該垂直線に沿ってその最大値に到達する深さは、通常、ドレイン延長部２８２Ｅ内のＰ型ドーパント濃度の最大値における深さｙＤＥＰＫとほぼ等しい。ソース延長部２８０ＥにおけるＰ型浅いＰ型ソース延長部ドーパントの最大濃度深さｙＳＥＰＫの場合のように、ドレイン延長部２８２Ｅ用の深さｙＤＥＰＫは、通常、０．００３−０．０１５μｍであり、典型的には０．００６μｍである。
【０２９８】
Ｐ＋ドレイン延長部２８２Ｅは、Ｐ＋ソース延長部２８０Ｅよりも著しく一層深くに延在するが、ドレイン延長部２８２Ｅ用の最大濃度深さｙＤＥＰＫは、通常、ソース延長部２８０Ｅ用の最大濃度深さｙＳＥＰＫとほぼ等しい。換言すると、ＩＧＦＥＴ１０２のドレイン延長部２８２Ｅの深さｙＤＥは、ソース延長部２８０Ｅの深さｙＳＥを著しく超える。ＩＧＦＥＴ１０２のドレイン延長部深さｙＤＥは、そのソース延長部深さｙＳＥよりも、通常、少なくとも２０％一層大きく、好適には少なくとも３０％一層大きく、より好適には少なくとも５０％一層大きく、更により好適には少なくとも１００％一層大きい。
【０２９９】
２つの主要な要因が、ソース延長部２８０Ｅよりも一層深くに延在するドレイン延長部２８２Ｅとさせる。両方の要因は、Ｎ＋ソース側ハローポケット部分２９０が関与する。第１に、ハローポケット部分２９０におけるＮ型ドーパントは、ソース延長部２８０ＥにおけるＰ型浅いソース延長部ドーパントの拡散を遅滞化させ、ソース延長部深さｙＳＥを減少させる。第２に、ハローポケット２９０におけるＮ型ドーパントは、ソース延長部２８０Ｅの底部を一層高い位置において発生させ、それによりソース延長部深さｙＳＥを更に減少させる。ドレイン延長部２８２Ｅは、ドレイン延長部２８２Ｅ内の最大Ｐ型ドーパント濃度の深さｙＤＥＰＫがソース延長部２８０Ｅ内の最大Ｐ型ドーパント濃度の深さｙＳＥＰＫを超えるようにイオン注入を実施することによって、ソース延長部２８０Ｅよりも一層深くに延在すべく構成することが可能である。
【０３００】
非対称的ＩＧＦＥＴ１００及び１０２の典型的な実現例において、ＮチャンネルＩＧＦＥＴ１００のＰハローポケット部分２５０におけるＰ型ソースハロードーパントは、ＰチャンネルＩＧＦＥＴ１０２のＰ＋ソース延長部２８０ＥにおけるＰ型浅いソース延長部ドーパントと同じ原子種、即ちボロン、である。類似的に、ＰチャンネルＩＧＦＥＴ１０２のＮハローポケット部分２９０内のＮ型ソースハロードーパントは、典型的に、ＮチャンネルＩＧＦＥＴ１００のＮ＋ソース延長部２４０Ｅ内のＮ型浅いソース延長部ドーパントと同じ原子種、即ち砒素、である。
【０３０１】
砒素原子はボロン原子よりも著しく一層大きい。その結果、ＰチャンネルＩＧＦＥＴ１０２のハローポケット部分２９０におけるＮ型ドーパントは、ＮチャンネルＩＧＦＥＴ１００のハローポケット部分２５０におけるＰ型ドーパントがソース延長部２４０Ｅ内のＮ型浅いソース延長部ドーパントの拡散をスローダウンさせるよりも著しくより一層にソース延長部２８０Ｅ内のＰ型浅いソース延長部ドーパントの拡散を妨げる。このことは、たとえ、ＰチャンネルＩＧＦＥＴ１０２のドレイン延長部２８２Ｅ用の最大濃度深さｙＤＥＰＫが、通常、ソース延長部２８０Ｅに対する最大濃度深さｙＳＥＰＫとほぼ同じであり、一方ＮチャンネルＩＧＦＥＴ１００のドレイン延長部２４２Ｅ用の最大濃度深さｙＤＥＰＫがソース延長部２４０Ｅ用の最大濃度深さｙＳＥＰＫよりも著しく一層大きいものであったとしても、ＩＧＦＥＴ１００及び１０２がソース延長部深さｙＳＥ対ドレイン延長部深さｙＤＥの同等の比を有することを可能とさせる。
【０３０２】
ＰチャンネルＩＧＦＥＴ１０２のドレイン延長部２８２ＥにおけるＰ型ディープＳ／Ｄ延長部ドーパントの分布は、ソース延長部２８０ＥにけるＰ型浅いソース延長部ドーパントの分布よりも、垂直方向に著しくより一層広がっている。その結果、ドレイン延長部２８２Ｅ内の全Ｐ型ドーパントの分布は、ソース延長部２８０Ｅ内の全Ｐ型ドーパントの分布よりも、垂直方向に、著しくより一層広がっている。
【０３０３】
ソース延長部２８０Ｅよりもドレイン延長部２８２Ｅの一層大きな深さは、ＩＧＦＥＴ１０２のゲート誘電体層３００内へのホットキャリア注入を更に減少させているが、その理由は、ＩＧＦＥＴ１００はゲート誘電体層２６０内へホットキャリア注入を発生させることがより少ないということとほぼ同じである。特に、ＩＧＦＥＴ１０２におけるドレイン延長部２８２Ｅの増加された深さは、ドレイン延長部２８２Ｅを介しての電流を垂直方向に一層広げさせることとなり、それによりドレイン延長部２８２Ｅにおける電流密度を減少させる。ドレイン延長部２８２Ｅにおける全Ｐ型ドーパントの増加された広がりは、ドレイン延長部２８２Ｅ内の電界を減少させる。その結果得られるドレイン延長部２８２Ｅ内の衝突イオン化における減少は、ゲート誘電体３００内へのホットキャリア注入の発生をより少ないものとさせる。
【０３０４】
ドレイン延長部２８２Ｅは、ソース延長部２８０Ｅよりも、ゲート電極３０２下側に著しく更に延在している。その結果、ＩＧＦＥＴ１０２のゲート電極３０２がドレイン延長部２８２Ｅとオーバーラップする量ｘＤＥＯＬは、ゲート電極３０２がソース延長部２８０Ｅとオーバーラップする量ｘＳＥＯＬを著しく超える。ＩＧＦＥＴ１０２のゲート対ドレイン延長部オーバーラップｘＤＥＯＬは、そのゲート対ソース延長部オーバーラップｘＳＥＯＬよりも通常少なくとも２０％一層大きく、好適には少なくとも３０％一層大きく、より好適には少なくとも５０％一層大きい。
【０３０５】
ソース延長部２８０Ｅにわたるよりもドレイン延長部２８２Ｅにわたってのゲート電極３０２の一層大きなオーバーラップは、ＩＧＦＥＴ１０２のゲート誘電体層３００内へのホットキャリア注入を更に減少させるが、その理由は、ＩＧＦＥＴ１００において、ソース延長部２４０Ｅにわたるよりもドレイン延長部２４２Ｅにわたってのゲート電極２６２の一層大きなオーバーラップの結果としてゲート誘電体層２６０内へのホットキャリア注入が一層少なくなることと同じである。即ち、ＩＧＦＥＴ１０２のドレイン延長部２８２Ｅがゲート電極３０２の下側を横方向に延在する一層大きな量は、ドレイン延長部２８２Ｅを介しての電流の流れが垂直方向により一層広がることを可能とさせる。ドレイン延長部２８２Ｅにおける電流密度は更に減少される。ドレイン延長部２８２Ｅにおけるその結果としての衝突イオン化の更なる減少は、ゲート誘電体層３００内へのホットキャリア注入を更に一層少ないものとさせる。減少されたドーピング、一層大きな深さ、及びドレイン延長部２８２Ｅの一層大きなゲート電極オーバーラップに起因して、ＩＧＦＥＴ１０２はゲート誘電体３００内へのホットキャリア注入を経験することは殆ど無い。ＩＧＦＥＴ１００の場合の如く、ＩＧＦＥＴ１０２のスレッシュホールド電圧は動作時間について非常に安定である。
【０３０６】
ＩＧＦＥＴ１０２の主要ドレイン部分２８２Ｍの深さｙＤＭは、典型的に、主要ソース部分２８０Ｍの深さｙＳＭとほぼ同じである。ＩＧＦＥＴ１０２用の深さｙＳＭ及びｙＤＭの各々は、通常０．０５−０．１５μｍであり、典型的には０．１０μｍである。ハローポケット部分２９０を画定するＮ型ドーパントの存在に起因して、ＩＧＦＥＴ１０２の主要ソース部分深さｙＳＭはその主要ドレイン部分深さｙＤＭよりも多少小さくすることが可能である。
【０３０７】
ＩＧＦＥＴ１０２の主要ソース部分２８０Ｍは、図５−１の例においては、ソース延長部２８０Ｍよりも一層深くに延在している。ＩＧＦＥＴ１０２の主要ソース部分深さｙＳＭはそのソース延長部深さｙＳＥを越えている。対照的に、ドレイン延長部２８２Ｅは、この例においては、主要ドレイン部分２８２Ｍよりも一層深くに延在している。その結果、ＩＧＦＥＴ１０２のドレイン延長部深さｙＤＥはその主要ドレイン部分深さｙＤＭを越えている。又、ドレイン延長部２８２Ｅは主要ドレイン部分２８２Ｍの下側を横方向に延在している。
【０３０８】
図５−１の例においては、ＩＧＦＥＴ１０２の主要ソース部分深さｙＳＭがそのソース延長部深さｙＳＥを越えているので、ＩＧＦＥＴ１０２のソース深さｙＳはその主要ソース部分深さｙＳＭと等しい。一方、ＩＧＦＥＴ１０２のドレイン深さｙＤは、この例においては、そのドレイン延長部深さｙＤＥと等しい。何故ならば、ＩＧＦＥＴ１０２のドレイン延長部深さｙＤＥはその主要部分深さｙＤＭを越えているからである。ＩＧＦＥＴ１０２のソース深さｙＳは、通常０．０５−０．１５μｍであり、典型的には０．１０μｍである。ＩＧＦＥＴ１０２のドレイン深さｙＤは、通常０．０８−０．２０μｍであり、典型的には０．１４μｍである。ＩＧＦＥＴ１０２のドレイン深さｙＤは、通常、そのソース深さｙＳを０．０１−０．１０μｍだけ、典型的には０．０４μｍだけ越えている。更に、ＩＧＦＥＴ１０２のソース延長部深さｙＳＥは、通常０．０２−０．１０μｍであり、典型的には０．０６μｍである。ＩＧＦＥＴ１０２のドレイン延長部深さｙＤＥは０．０８−０．２０μｍであり、典型的には０．１４μｍである。従って、ＩＧＦＥＴ１０２のドレイン延長部深さｙＤＥは、典型的に、そのソース延長部深さｙＳＥの２倍を越えている。
【０３０９】
ＩＧＦＥＴ１０２は、図５−１の実現例においてはディープＮウエル領域２１０を使用している。平均ディープＮウエル最大濃度深さｙＤＮＷＰＫは通常１．０−２．０μｍであり、典型的には１．５μｍであるので、ＩＧＦＥＴ１０２用の平均深さｙＤＮＷＰＫはそのドレイン深さｙＤの通常５−２５倍であり、好適には８−１６倍であり、典型的には１０−１２倍である。
【０３１０】
導電型が逆にされた場合に、ＰチャンネルＩＧＦＥＴ１０２は、ＮチャンネルＩＧＦＥＴ１００用の上部半導体表面に沿っての長手方向のドーパント分布と非常に類似した上部半導体表面に沿っての長手方向のドーパント分布を有している。ＩＧＦＥＴ１０２のドーピング非対称性及びＰ型空のウエルボディ物質１８２の空のウエルドーピング特性の更なる説明は、上に引用した国際特許出願＿＿＿＿、代理人ドケット番号ＮＳ−７００５ＷＯにおいて提示されている。
【０３１１】
ＰチャンネルＩＧＦＥＴ１０２のスレッシュホールド電圧ＶＴは、０．３μｍの近傍における描画チャンネル長ＬＤＲ及び６−６．５ｎｍのゲート誘電体厚さにおいて、−０．５乃至−０．７Ｖであり、典型的には−０．６Ｖである。ＩＧＦＥＴ１００の場合の如く、ＩＧＦＥＴ１０２は、高動作電圧範囲、例えば３．０Ｖ、においての単一方向電流適用例に対して特に適している。
【０３１２】
Ｆ．延長型ドレインＩＧＦＥＴ
Ｆ１．延長型ドレインＮチャンネルＩＧＦＥＴの構成
非対称的延長型ドレイン拡張電圧相補的ＩＧＦＥＴ１０４及び１０６の内部構成について次に説明する。図５−２に図示した如くＩＧＦＥＴ１０４及び１０６のコアの拡大図を夫々図１６ａ及び１６ｂに示してある。
【０３１３】
ＮチャンネルＩＧＦＥＴ１０４で開始すると、それは図５−２及び１６ａに示した如く、上部半導体表面に沿ってアクティブ半導体島状部１４４Ａ内に位置されているＮ型第１Ｓ／Ｄゾーン３２０を有している。空の主要ウエル１８４Ｂは、ＩＧＦＥＴ１０４用のＮ型第２Ｓ／Ｄゾーンを構成している。Ｎ型Ｓ／Ｄゾーン１８４Ｂのパーツ即ち複数部分が、以下に更に説明する如く、アクティブ半導体島状部１４４Ａ及び１４４Ｂの両方の中に位置されている。Ｓ／Ｄゾーン３２０及び１８４Ｂは、しばしば、夫々、以下において、ソース３２０及びドレイン１８４Ｂとして呼称される。何故ならば、それらは、通常、必ずしもというわけではないが、夫々、ソース及びドレインとして機能するからである。
【０３１４】
ソース３２０及びドレイン１８４Ｂは、Ｐ型空の主要ウエル領域１８４ＡとＰ−基板領域１３６とで形成されているＰ型ボディ物質のチャンネルゾーン３２２によって分離されている。Ｐ型空のウエルボディ物質１８４Ａ、即ち全ボディ物質１８４Ａ及び１３６の一部１８４Ａ、はＮ型ソース３２０とでソース・ボディＰＮ接合３２４を形成している。Ｎ型空のウエルドレイン１８４ＢとＰ−基板領域１３６との間のＰＮ接合２２６はＩＧＦＥＴ１０４用のドレイン・ボディ接合である。空の主要ウエル領域１８４Ａ及び１８４Ｂは、しばしば、夫々、以下においては、空のウエルボディ物質１８４Ａ及び空のウエルドレイン１８４Ｂとして説明するが、それは空のウエル１８４Ａ及び１８４Ｂの機能を明確化させるためである。
【０３１５】
Ｎ型ソース３２０は、非常に高度にドープした主要部分３２０Ｍと、一層軽度にドープした横方向延長部３２０Ｅと、から構成されている。ソース３２０に対する外部電気的コンタクトはＮ＋＋主要ソース部分３２０Ｍを介して行なわれる。主要ソース部分３２０Ｍよりも一層軽度にドープされているが、横方向ソース延長部３２０Ｅは、本サブミクロンＣＩＧＦＥＴ適用例においては、尚且つ高度にドープされている。Ｎ＋ソース延長部３２０Ｅは、ＩＧＦＥＴ１０４のソース側において上部半導体表面に沿ってチャンネルゾーン３２２を終端させている。
【０３１６】
Ｎ＋＋主要ソース部分３２０Ｍはソース延長部３２０Ｅよりも一層深くに延在している。従って、ソース３２０の最大深さｙＳは主要ソース部分３２０Ｍの最大深さｙＳＭである。ＩＧＦＥＴ１０４に対する最大ソース深さｙＳは図１６ａ内に表示してある。主要ソース部分３２０Ｍ及びソース延長部３２０Ｅは、夫々、Ｎ型主要Ｓ／Ｄドーパント及び浅いソース延長部ドーパントによって画定されている。
【０３１７】
Ｐ型空のウエルボディ物質１８４Ａの中程度にドープしたハローポケット部分３２６が上部半導体表面までソース３２０に沿って延在しており、且つボディ物質１８４Ａ内の或る位置、従ってソース３２０とドレイン１８４Ｂとの間において終端している。図５−２及び１６ａは、ソース３２０、特に主要ソース部分３２０Ｍ、がＰソース側ハローポケット３２６よりも一層深くに延在している場合を示している。代替的に、ハローポケット３２６はソース３２０よりも一層深くに延在することが可能である。ハローポケット３２６は、ソース３２０の下側を横方向に延在している。ハローポケット３２６はＰ型ソースハロードーパントで画定されている。
【０３１８】
ソース側ハローポケット部分３２６外側のＰ型空のウエルボディ物質１８４Ａの部分が図５−２及び１６ａにおいて品目３２８として表示されている。ボディ物質１８４Ａ内のディープＰ型空のウエル濃度最大の位置から、選択した仮想的垂直線に沿ってハローポケット３２６外側のチャンネルゾーン３２２を介して上部半導体表面へ移る場合に、空のウエルボディ物質部分３２８内のＰ型ドーパントの濃度は、記号「ｐ」で表される中程度のドーピングから記号「ｐ−」で表される軽度のドーピングへ徐々に効果する。点線３３２（図１６ａにおいてのみ符号を付けてある）は、それより下側においては、ボディ物質部分３２８内のＰ型ドーパント濃度が中程度のｐドーピングにあり、且つそれより上側においては、部分３２８内のＰ型ドーパント濃度が軽度のｐ−ドーピングにあることを概略的に表している。線３３２下側のボディ物質部分３２８の中程度にドープした部分は、図１６ａにおけるＰ下部ボディ物質部分３２８Ｌとして表してある。線３３２より上側のボディ物質部分３２８の軽度にドープした部分は、図１６ａにおけるＰ−上部ボディ物質部分３２８Ｕとして表してある。
【０３１９】
Ｐ型空のウエルボディ物質部分３２８におけるＰ型ドーパントは、Ｐ型空の主要ウエルドーパント、Ｐ−基板領域１３６のＰ型バックグラウンドドーパント、及び（Ｐハローポケット部分３２６近くの）Ｐ型ソースハロードーパント、から構成されている。Ｐ型バックグラウンドドーパントの濃度は、該半導体ボディ全体でほぼ一定である。Ｐ型空のウエルボディ物質１８４Ａ内のＰ型空の主要ウエルドーパントは、平均深さｙＰＷＰＫにおける表面下位置に沿ってディープ表面下濃度最大に到達するので、ボディ物質部分３２８におけるＰ型空の主要ウエルドーパントの存在は、部分３２８内の全Ｐ型ドーパントの濃度を実質的にボディ物質１８４Ａ内のディープ表面下濃度最大の位置においてディープ局所的表面下濃度最大に到達させる。ボディ物質部分３２８内のディープ表面下濃度最大は、図１６ａにおいて「ＭＡＸ」と符号を付けた左側のダッシュアンドダブルドットライン即ち二点鎖線で表した如く、上部半導体表面下側を横方向に延在し且つ同様に平均深さｙＰＷＰＫにおいて発生している。ボディ物質部分３２８におけるディープ表面下濃度最大の発生は、それを横方向外側に膨出させる。ボディ物質部分３２８における、従ってボディ物質１８４Ａにおいての、最大膨出はボディ物質１８４Ａの部分３２８におけるディープ表面下濃度最大の位置に沿って発生する。
【０３２０】
Ｎ型空のウエルドレイン１８４Ｂは、上部半導体表面に沿ってのアクティブ半導体島状部１４４Ｂ内に位置されている非常に高度にドープされている外部コンタクト部分３３４を包含している。Ｎ＋＋外部ドレインコンタクト部分３３４は、時々、ここでは、主要ドレイン部分と呼称されるが、その理由は、主要ソース部分３２０Ｍと同様に、ドレインコンタクト部分３３４は非常に高度にドープされており、チャンネルゾーン３２２から離隔されており、且つＩＧＦＥＴ１０４への外部電気的コンタクトを形成する場合に使用されるからである。Ｎ＋＋外部ドレインコンタクト部分／主要ドレイン部分３３４外側のドレイン１８４Ｂの部分は、図５−２及び１６ａにおいて品目３３６として表示してある。
【０３２１】
ドレイン１８４ＢにおけるディープＮ型空のウエル濃度最大の位置から、上部半導体表面へ、選択した仮想的垂直線に沿って、島状部１４４Ａを介して、移る場合に、ドレイン１８４Ｂ内のＮ型ドーパントの濃度は、記号「ｎ」で示される中程度のドーピングから記号「ｎ−」で示される軽度のドーピングへ徐々に降下している。点線３４１（図１６ａにおいてのみ符号を付けてある）は、それより下側においては、空のウエルドレイン部分３３６におけるＮ型ドーパント濃度が中程度のＮドーピングにあり、且つそれより上側においては、部分３３６内のＮ型ドーパント濃度が軽度のＮ−ドーピングにある位置を概略的に示している。線３４０下側のドレイン部分３３６の中程度にドープした部分は、図１６ａにおいては、Ｎ下部空のウエルドレイン部分３３６Ｌとして表示してある。線３４０の上側のドレイン部分３３６の軽度にドープされている部分は、図１６ａにおいては、Ｎ−上部空のウエルドレイン部分３３６Ｕとして表示してある。
【０３２２】
Ｎ型空のウエルドレイン部分３３６におけるＮ型ドーパントは、Ｎ型空の主要ウエルドーパント、及び（Ｎ＋＋ドレインコンタクト部分３３４近くの）以下に説明する如く、ドレインコンタクト部分３３４を形成するために使用されるＮ型主要Ｓ／Ｄドーパント、から構成されている。Ｎ型空のウエルドレイン１８４Ｂ内のＮ型空の主要ウエルドーパントは平均深さｙＮＷＰＫにおいてディープ表面下濃度最大に到達するので、ドレイン部分３３６においてのＮ型空の主要ウエルドーパントの存在は、部分３３６における全Ｎ型ドーパントの濃度を実質的にウエル１８４Ｂ内のディープ表面下濃度最大の位置においてディープ局所的表面下濃度最大に到達させる。ドレイン部分３３６におけるディープ表面下濃度最大は、図１６ａにおいて「ＭＡＸ」と符号を付けた右側のダッシュアンドダブルドットライン即ち二点鎖線によって表した如く、上部半導体表面下側を横方向に延在し且つ同様に平均深さｙＮＷＰＫにおいて発生する。空のウエルドレイン部分３３６におけるディープ表面下濃度最大の発生は、それを横方向外側に膨出させる。ドレイン部分３３６においての、従って空のウエルドレイン１８４Ｂにおいての、最大膨出は、ドレイン１８４Ｂの部分３３６内のディープ表面下濃度最大の位置に沿って発生する。
【０３２３】
Ｐ−基板領域１３６の表面隣接部分１３６Ａは、空のボディ物質１８４Ａ、特に空のウエルボディ物質部分３２８、及び空のウエルドレイン１８４Ｂ、特に空のウエルドレイン部分３３６、を横方向に分離している。ＬＷＷがＩＧＦＥＴ１０４等の延長型ドレインＩＧＦＥＴの一対の相補的（Ｐ型及びＮ型）の空の主要ウエルの間の最小分離距離を表すものとすると、図１６ａは、空のウエルボディ物質１８４Ａと空のウエルドレイン１８４Ｂとの間の最小ウエル対ウエル分離距離ＬＷＷがほぼそれらの最大横方向膨出の位置に沿って発生することを示している。このことが発生する理由は、ボディ物質１８４Ａ及びドレイン１８４Ｂにおけるディープ表面下濃度最大の平均深さｙＰＷＰＫ及びｙＮＷＰＫが図５−２及び１６ａの例においてはほぼ等しいからである。深さｙＰＷＰＫとｙＮＷＰＫとの間の差異は、典型的に、ＩＧＦＥＴ１０４用の最小ウエル対ウエル分離ＬＷＷの位置を図１６ａに示した位置から幾分離れるように移動させ且つ図１６ａに示されているように完全に横方向ではなく上部半導体表面に対して幾分傾斜したものとさせる。
【０３２４】
ウエル分離用部分１３６Ａは軽度にドープされている。何故ならば、それはＰ−基板領域１３６の一部を構成しているからである。Ｐ型空のウエルボディ物質１８４ＡにおけるＰ型ドーパントのディープ濃度最大は、その中程度にドープされている下部部分（３２８Ｌ）において発生する。Ｎ型空のウエルドレイン１８４ＢにおけるＮ型ドーパントのディープ濃度最大は、同様に、その中程度にドープされている下部部分（３３６Ｌ）において発生する。従って、Ｐ型ボディ物質の中程度にドープされている下部部分（３２８Ｌ）及びＮ型ドレイン１８４Ｂの中程度にドープされている下部部分（３３６Ｌ）は、該半導体ボディのより一層軽度にドープされている部分によって横方向に分離されている。
【０３２５】
チャンネルゾーン３２２（図５−２及び６ａにおいては特に区画を示していない）は、ソース３２０とドレイン１８４Ｂとの間の全てのＰ型モノシリコンから構成されている。特に、チャンネルゾーン３２２は、ウエル分離用部分１３６Ａの表面隣接セグメント、ボディ物質部分３２８のＰ−上部部分（３２８Ｕ）の表面隣接セグメント、及び（ａ）ソース３２０が、図５−２及び６ａの例に示されているように、ハローポケット３２６よりも一層深くに延在する場合に、ｐハローポケット部分３２６の全て、又は（ｂ）それがソース３２０よりも一層深くに延在する場合に、ハローポケット３２６の表面隣接セグメント、によって形成されている。いずれの場合においても、ハローポケット３２６は、チャンネルゾーン３２２におけるボディ物質部分３２８のＰ−上部部分（３２８Ｕ）の直接隣接物質よりも一層高度にドープされたＰ型である。ソース３２０に沿ってのハローポケット３２６の存在は、チャンネルゾーン３２２を非対称的で長手方向にドーパントがグレイデッドされたものとさせる。チャンネルゾーン３２２におけるウエル分離用部分１３６Ａの表面隣接セグメントの存在は、それを更に非対称的で長手方向にドーパントがグレイデッドされたものとさせる。
【０３２６】
ドレイン１８４Ｂは凹設されたフィールド絶縁体１３８の下側を延在して、島状部１４４Ａ内のドレイン１８４Ｂの物質を島状部１４４Ｂ内のドレイン１８４Ｂの物質と電気的に接続させている。特に、フィールド絶縁体１３８は、Ｎ＋＋ドレインコンタクト部分３３４及び空のウエルドレイン１８４Ｂの下側に存在する一層軽度にドープされている部分１８４Ｂ１を横方向に取り囲んでいる。フィールド絶縁体１３８の部分１３８Ａは、ドレインコンタクト部分３３４及び一層軽度にドープされている下側に存在するドレイン部分１８４Ｂ１を、島状部１４４Ａ内に位置されているドレイン１８４Ｂの部分１８４Ｂ２から横方向に分離している。ドレイン部分１８４Ｂ２はＰ−ウエル分離用部分１３６Ａと連続的であり且つ上部半導体表面まで延在している。ドレイン１８４Ｂの残部は図１６ａにおいては品目１８４Ｂ３として示してあり、島状部１４４Ａ及び１４４Ｂの底部からドレイン１８４Ｂの底部へ下方へ延在するＮ型ドレイン物質から構成されている。ドレイン１８４Ｂはフィールド絶縁体１３８の下側に延在しており、従ってソース３２０よりも著しく一層深いので、チャンネルゾーン３２２の底部は、ソース３２０からドレイン１８４Ｂへ移るに従い、かなり下方へ傾斜している。
【０３２７】
ｔＧｄＨの高い厚さ値にあるゲート誘電体層３４４は上部半導体表面上に位置されており且つチャンネルゾーン３２２にわたり延在している。ゲート電極３４６は、チャンネルゾーン３２２の上方でゲート誘電体層３４４の上に位置されている。ゲート電極３４６はソース３２０及びドレイン１８４Ｂにわたり部分的に延在している。より詳細には、ゲート電極３４６は、ソース延長部３２０Ｅにわたり部分的に延在しているが、主要ソース部分３２０Ｍにわたるものではない。ゲート電極３４６は、ドレイン部分１８４Ｂ２にわたり且つ部分的に、典型的にはほぼ半分、フィールド絶縁部分１３８Ａを横断してドレインコンタクト部分３３４へ向かって延在している。誘電体側壁スペーサ３４８及び３５０が、夫々、ゲート電極３４６の反対側即ち両側の横断方向側壁に沿って位置されている。メタルシリサイド層３５２，３５４，３５６が、夫々、ゲート電極３４６、主要ソース部分３２０Ｍ、ドレインコンタクト部分３３４の上部に沿って位置されている。
【０３２８】
延長型ドレインＩＧＦＥＴ１０４は、（ａ）そのゲート対ソース電圧ＶＧＳがその正のスレッシュホールド電圧ＶＴと等しいか又はそれを超えているか、及び（ｂ）そのドレイン対ソース電圧ＶＤＳがソース３２０からチャンネル３２２を介してドレイン１８４Ｂへ電子を流すような十分に正の値にある、場合に、バイアスオン状態とされる。ＩＧＦＥＴ１０４のゲート対ソース電圧ＶＧＳがそのスレッシュホールド電圧ＶＴ未満であるがドレイン対ソース電圧ＶＤＳは電子がソース３２０からチャンネルゾーン３２２を介してドレイン１８４Ｂへ流れるような十分に正の値にありゲート対ソース電圧ＶＧＳがそのスレッシュホールド電圧ＶＴと等しいか又は超えておりＩＧＦＥＴ１０４を導電性とさせる場合には、ＩＧＦＥＴ１０４はバイアスオフ状態にある。バイアスオフ状態においては、ドレイン対ソース電圧ＶＤＳがＩＧＦＥＴ１０４をブレークダウン条件とさせるのに十分に高いものではない限り、ソース３２０からチャンネルゾーン３２２を介してドレイン１８４Ｂへの何らの顕著な電子の流れは存在しない。
【０３２９】
空のウエルボディ物質１８４Ａ及び空のウエルドレイン１８４Ｂのドーピング特性は、延長型ドレインＩＧＦＥＴ１０４のモノシリコンにおける電界のピークの大きさを、ＩＧＦＥＴ１０４がバイアスオフ状態にある場合に、上部半導体表面の十分下側で発生させる。ＩＧＦＥＴ動作期間中に、ＩＧＦＥＴ１０４は、ＩＧＦＥＴのモノシリコン内の電界のピークの大きさが上部半導体表面に沿って発生する従来の延長型ドレインＩＧＦＥＴよりも、ホットキャリアゲート誘電体荷電に起因する劣化を受けることは著しく一層少ない。ＩＧＦＥＴ１０４の信頼性は著しく増加されている。
【０３３０】
空のウエルボディ物質１８４Ａ及び空のウエルドレイン１８４Ｂのドーピング特性が、どのようにしてＩＧＦＥＴ１０４のモノシリコン内の電界のピークの大きさが、ＩＧＦＥＴ１０４がバイアスオフ状態にある場合に、上部半導体表面の著しく下側において発生することを可能とさせるかの説明は上に引用した国際特許出願＿＿＿＿、代理人ドケット番号ＮＳ−７００５ＷＯにおいて提示されている。簡単に説明すると、空の主要ウエル最大ドーパント濃度深さｙＰＷＰＫ及びｙＮＷＰＫは、Ｎ型空のウエルドレイン１８４ＢにおけるＮ型空の主要ウエル最大濃度深さｙＮＷＰＫよりも典型的に僅かに一層大きなＰ型空のウエルボディ物質１８４ＡにおけるＰ型空の主要ウエル最大濃度深さｙＰＷＰＫと同様の値のものである。
【０３３１】
ＩＧＦＥＴ１０４の空の主要ウエル最大ドーパント濃度深さｙＰＷＰＫ及びｙＮＷＰＫの両方はソース３２０の最大深さｙＳよりも一層大きい。深さｙＰＷＰＫ及びｙＮＷＰＫの各々は、通常、ＩＧＦＥＴ１０４の最大ソース深さｙＳの少なくとも２倍であるが、ＩＧＦＥＴ１０４のソース深さｙＳの通常は１０倍を越えるものではなく、好適には５倍を越えるものではなく、より好適には４倍を越えるものではない。例えば、各深さｙＰＷＰＫ又はｙＮＷＰＫは典型的にソース深さｙＳの２乃至３倍である。
【０３３２】
空のウエルボディ物質１８４Ａで開始して、Ｐ型空の主要ウエルドーパントの濃度は、深さｙＰＷＰＫにおけるＰ型空の主要ウエルドーパントの最大濃度の位置から、上方へ、選択した仮想的垂直線に沿って、ハローポケット部分３２６とＰ−基板１３６の部分１３６Ａとの間のチャンネルゾーン３２２の部分を含むＰ型空のウエルボディ物質部分３２８を介して、上部半導体表面へ至るまで移る場合に、少なくとも１０の係数だけ、好適には少なくとも２０の係数だけ、より好適には少なくとも４０の係数だけ、典型的には実質的に単調的に、減少する。例えば、Ｐ型空の主要ウエルドーパントの濃度は、Ｐ型空の主要ウエルドーパントの最大濃度のｙＰＷＰＫ位置から、上方へ、該選択した垂直線に沿って、ボディ物質部分３２８を介して、上部半導体表面へ移る場合に、典型的に、８０の係数を超えて実質的に単調的に減少する。全Ｐ型ドーパントの濃度は、該選択した垂直線に沿ってほぼ深さｙＰＷＰＫにおいて最大に到達し且つｙＰＷＰＫよりも一層大きくない深さｙに対して該垂直線に沿ってのＰ型空の主要ウエルドーパントの濃度とほぼ同じ変化を有している。
【０３３３】
Ｎ型空のウエルドレイン１８４Ｂについて説明すると、Ｎ型空の主要ウエルドーパントの濃度は、同様に、深さｙＮＷＰＫにおけるＮ型主要ウエルドーパントの最大濃度の位置から、上方へ、選択した仮想的垂直線に沿って、空のウエルドレイン１８４Ｂの部分１８４Ｂ３及び１８４Ｂ２を介して、上部半導体表面へ移る場合に、少なくとも１０の係数だけ、好適には少なくとも２０の係数だけ、より好適には少なくとも４０の係数だけ、典型的に実質的に単調的に減少する。例えば、Ｎ型空の主要ウエルドーパントの濃度は、Ｎ型空の主要ウエルドーパントの最大濃度のｙＮＷＰＫ位置から、上方へ、該選択した垂直線に沿って、ドレイン１８４Ｂの部分１８４Ｂ３及び１８４Ｂ２を介して、上部半導体表面へ移る場合に、典型的に、１００の係数の近傍で８０の係数を越えるだけ減少する。全Ｎ型ドーパントの濃度は、該垂直線に沿って深さｙＮＷＰＫにおいて最大に到達し、且つＮ型空のウエルドーパントの濃度の如く、Ｎ型空のウエルドレイン１８４Ｂの部分１８４Ｂ２及び１８４Ｂ３を介して該垂直線に沿って同じに変化する。
【０３３４】
Ｆ２．延長型ドレインＮチャンネルＩＧＦＥＴの動作物理
前述した空のウエル特性は、延長型ドレインＮチャンネルＩＧＦＥＴが以下の装置特性及び動作特性を有することを可能とさせる。ＩＧＦＥＴ１０４がバイアスオフ状態にある場合には、該ＩＧＦＥＴのモノシリコン内の電界は、ドレイン・ボディ接合２２６に沿って、空のウエル領域１８４Ａ及び１８４Ｂの互いに近接度によって及び（ａ）Ｐ型空のウエルボディ物質１８４Ａの部分３２８における全Ｐ型ドーパントの濃度ＮＴ及び（ｂ）Ｎ型空のウエルドレイン１８４Ｂの部分１８４Ｂ２及び１８４Ｂ３における全Ｎ型ドーパントの濃度ＮＴ、の最大値によって、決定される位置においてドレイン・ボディ接合２２６に沿ってピーク値に到達する。Ｐ型空のウエルボディ物質部分３２８における全Ｐ型ドーパントの濃度ＮＴの最大値における深さｙＰＷＰＫは、通常、Ｎ型空のウエルドレイン１８４Ｂの部分１８４Ｂ２及び１８４Ｂ３にける全Ｎ型ドーパントの濃度ＮＴの最大値における深さｙＮＷＰＫにほぼ等しいので、且つ空のウエル１８４Ａ及び１８４Ｂは深さｙＰＷＰＫ及びｙＮＷＰＫにおいて最も近いので、ＩＧＦＥＴ１０４のモノシリコン内の電界のピーク値は深さｙＮＷＰＫにおいてほぼドレイン・ボディ接合２２６に沿って発生する。この位置は図１６ａにおいて円３５８によって示してある。深さｙＮＷＰＫは、通常、ソース３２０の最大深さｙＳの少なくとも２倍であるから、ＩＧＦＥＴ１０４のモノシリコン内のピーク電界の位置３５８は、通常、それがバイアスオフ状態にある場合に、ＩＧＦＥＴ１０４の最大ソース深さｙＳの少なくとも２倍である。
【０３３５】
ＩＧＦＥＴ１０４がバイアスオン状態にある場合に、ソース３２０からドレイン１８４Ｂへ流れる電子は、初期的には、該モノシリコン内を空のウエルボディ物質１８４Ａにおけるチャンネルゾーン３２２の部分の上部表面に沿って移動する。Ｐ−基板領域１３６の部分１３６Ａに入ると、該電子は概略下方に移動し且つ広がる。ドレイン１８４Ｂに到達すると、該電子の流れは、島状部１４４Ａ内のドレイン・ボディ接合２２６のほぼ垂直な部分を横断して分布されることとなる。該電子の流れは、又、ドレイン１８４Ｂの部分１８４Ｂ２を横方向に横断して広がる。
【０３３６】
一次電子と呼称する該電子の速度は、ソース３２０からドレイン１８４Ｂへ移動するに従って増加し、該電子のエネルギを増加させる。高度にエネルギの豊富な一次電子がドレイン物質の原子と衝突する場合にドレイン１８４Ｂ内において衝突イオン化が発生して、二次電荷キャリア、即ち電子とホールの両方、を形成し、それらは概略的に局所的電界の方向に移動する。高電界のバルク領域内において発生された該二次電荷キャリア、特に二次ホール、の内の幾らかは、ドレイン１８４Ｂの部分１８４Ｂ２の上側に存在する誘電体層３４４の部分へ向かって上方へ移動する。
【０３３７】
衝突イオン化の量は、一般的には、電界が増加するに従って且つ一次電子の電流密度が増加するに従って、増加する。電界ベクトルと一次電子電流密度ベクトルとのスカラー積が最も高い箇所において最大量の衝突イオン化が発生する。ピーク電界をドレイン・ボディ接合２２６に沿って深さｙＮＷＰＫにおいて発生させることによって、ドレイン１８４Ｂ内の衝突イオン化は著しく下方へ強制される。ドレイン１８４Ｂ内の最大量の衝突イオン化は、通常、ＩＧＦＥＴ１０４の最大ソース深さｙＳよりも一層大きな深さにおいて発生する。
【０３３８】
ＩＧＦＥＴ１０４とほぼ同じ寸法の従来のＮチャンネル延長型ドレインＩＧＦＥＴと比較して、ＩＧＦＥＴ１０４における衝突イオン化によって発生されるかなり一層少ない数の二次電荷キャリア、特に二次ホール、は、ゲート誘電体層３４４に入るのに十分なエネルギで上部半導体表面に到達する。ゲート誘電体３４４のホットキャリア荷電は著しく減少される。ＩＧＦＥＴ１０４が、それにより、衝突イオン化によって発生された電荷キャリアがゲート誘電体３４４内に入ることによって発生されるスレッシュホールド電圧ドリフトを発生することはかなり一層少ない。ＩＧＦＥＴ１０４の動作特性は、動作時間に関して非常に安定している。ＩＧＦＥＴ１０４の信頼性及び寿命は著しく向上されている。
【０３３９】
ＮチャンネルＩＧＦＥＴ１０４のスレッシュホールド電圧ＶＴは、０．５μｍの近傍における描画チャンネル長ＬＤＲＳ及び６−６．５ｎｍのゲート誘電体厚さにおいて、通常０．５乃至０．７Ｖであり、典型的には０．６Ｖである。延長型ドレインＩＧＥＦＴ１０４は、非対称的ＮチャンネルＩＧＦＥＴ１００の典型的な３．０Ｖ高電圧動作範囲よりも著しく一層高い、例えば１２Ｖの動作電圧範囲においてのパワー、高電圧スイッチング、ＥＥＰＲＯＭプログラミング、及びＥＳＤ保護適用例に対して特に適している。
【０３４０】
Ｆ３．延長型ドレインＰチャンネルＩＧＦＥＴの構成
延長型ドレイン拡張電圧ＰチャンネルＩＧＦＥＴ１０６は、延長型ドレイン拡張電圧ＮチャンネルＩＧＦＥＴ１０４と同様に構成されている。しかしながら、ＰチャンネルＩＧＦＥＴ１０６のディープＮウエル２１２は上部半導体表面に到達するものではないという事実に起因して幾つかの注意すべき差異が存在している。
【０３４１】
図５−２及び１６ｂを参照すると、ＰチャンネルＩＧＦＥＴ１０６は、上部半導体表面に沿ってアクティブ半導体島状部１４６Ａ内に位置されているＰ型第１Ｓ／Ｄゾーン３６０を有している。空の主要ウエル領域１８６Ｂ及びＰ−基板領域１３６の表面隣接部分１３６Ｂの結合は、ＩＧＦＥＴ１０６用のＰ型第２Ｓ／Ｄゾーン１８６Ｂ／１３６Ｂを構成している。Ｐ型Ｓ／Ｄゾーン１８６Ｂ／１３６Ｂのパーツ即ち複数部分は、以下に更に説明する如く、アクティブ半導体島状部１４６Ａ及び１４６Ｂの両方の中に位置されている。Ｓ／Ｄゾーン３６０及び１８６Ｂ／１３６Ｂは、しばしば、夫々、以下においては、ソース３６０及びドレイン１８６Ｂ／１３６Ｂとして呼称される。何故ならば、それらは、通常、必ずしもというわけではないが、夫々、ソース及びドレインとして機能するからである。
【０３４２】
ソース３６０及びドレイン１８６Ｂ／１３６Ｂは、Ｎ型空の主要ウエル領域１８６Ａ及びディープＮウエル領域２１２で形成されているＮ型ボディ物質のチャンネルゾーン３６２によって分離されている。Ｎ型空のウエルボディ物質１８６Ａ、即ち全ボディ物質１８６Ａ及び２１２の部分１８６Ａ、はＰ型ソース３６０とソース・ボディＰＮ接合３６４を形成している。ディープＮウエル２１２及びＮ型ボディ物質１８６Ａは、ドレイン１８６Ｂ／１３６Ｂとドレイン・ボディＰＮ接合２２８を形成している。ドレイン・ボディ接合２２８の一部はディープＮウエル２１２とＰ型空の主要ウエル領域１８６Ｂとの間にある。空の主要ウエル領域１８６Ａ及び１８６Ｂは、しばしば、夫々、以下においては、空のウエル１８６Ａ及び１８６Ｂの機能を明確化させるために、空のウエルボディ物質１８６Ａ及び空のウエルドレイン物質１８６Ｂとして説明する。
【０３４３】
Ｐ型ソース３６０は、非常に高度にドープした主要部分３６０Ｍと、一層軽度にドープしているが尚且つ高度にドープした横方向延長部３６０Ｅと、から構成されている。ソース３６０への外部電気的コンタクトは、Ｐ＋＋主要ソース部分３６０Ｍを介して構成される。Ｐ＋ソース延長部３６０Ｅは、上部半導体表面に沿って、ＩＧＦＥＴ１０６のソース側においてチャンネルゾーン３６２を終端させる。
【０３４４】
主要ソース部分３６０Ｍは、ソース延長部３６０Ｅよりも一層深くに延在している。その結果、ソース３６０の最大深さｙＳは、主要ソース部分３６０Ｍの最大深さｙＳＭである。ＩＧＦＥＴ１０６用の最大ソース深さｙＳは図１６ｂに示されている。主要ソース部分３６０Ｍ及びソース延長部３６０Ｅは、夫々、Ｐ型主要Ｓ／Ｄドーパント及び浅いソース延長部ドーパントで画定されている。
【０３４５】
Ｎ型空のウエルボディ物質１８６Ａの中程度にドープしたハローポケット部分３６６はソース３６０に沿って上部半導体表面へ延在し且つボディ物質１８６Ａ内の或る位置において、従って、ソース３６０とドレイン１８６Ｂ／１３６Ｂとの間において終端している。図５−２及び１６ｂは、ソース３６０、特に主要ソース部分３６０Ｍ、がＮソース側ハローポケット３６６よりも一層深くに延在している。代替例としては、ハローポケット３６６はソース３６０よりも一層深くに延在することが可能である。その場合には、ハローポケット３６６はソース３６０の下側を横方向に延在する。ハローポケット３６６はＮ型ソースハロードーパントで画定されている。
【０３４６】
ソース側ハローポケット部分３６６外側のＮ型空のウエルボディ物質１８６Ａの部分は、図５−２及び１６ｂにおいて品目３６８として示してある。ボディ物質１８６ＡにおけるディープＮ型空のウエル濃度最大の位置から、上部半導体表面へ向かって、選択した仮想的垂直線に沿って、ハローポケット３６６外側のチャンネルゾーン３６２を介して、移る場合に、ボディ物質部分３６８内のＮ型ドーパントの濃度は、記号「ｎ」で示される中程度のドーピングから記号「ｎ−」で示される軽度のドーピングへ除々に降下する。点線３７２（図１６ｂにおいてのみ符号を付けてある）は、それより下側においては、ボディ物質部分３６８内のＮ型ドーパント濃度が中程度のＮドーピングにあり、且つそれより上側においては、部分３６８内のＮ型ドーパント濃度が軽度のＮ−ドーピングにある位置を概略的に表している。線３７２下側のボディ物質部分３６８の中程度にドープした部分は、図１６ｂにおいては、Ｎ下部ボディ物質部分３６８Ｌとして示してある。Ｎハローポケット３６６外側の線３７２より上側のボディ物質部分３６８の軽度にドープした部分は、図１６ｂにおいては、Ｎ−上部ボディ物質部分３６８Ｕとして示してある。
【０３４７】
Ｎ型ボディ物質部分３６８におけるＮ型ドーパントは、Ｎ型空の主要ウエルドーパント、ディープＮウエル２１２を形成するディープＮウエルドーパント、及び（Ｎハローポケット部分３６６近くの）ハローポケット部分３６６を形成するＮ型ソースハロードーパント、から構成されている。ディープＮウエルドーパントの濃度は、平均Ｎ型空のウエル最大濃度深さｙＮＷＰＫにおけるＮ型空の主要ウエルドーパントの濃度と比較して、非常に小さい。Ｎ型空のウエルボディ物質１８６Ａ内のＮ型空の主要ウエルドーパントは平均深さｙＮＷＰＫにおける表面下位置に沿ってディープ表面下濃度最大に到達するので、ボディ物質部分３６８におけるＮ型空の主要ウエルドーパントの存在は、部分３６８における全Ｎ型ドーパントの濃度を、実質的にボディ物質１８６Ａにおけるディープ表面下濃度最大の位置においてディープ局所的表面下濃度最大に到達させる。ボディ物質部分３６８におけるディープ表面下濃度最大は、図１６ｂにおいて「ＭＡＸ」と符号を付けた左側のダッシュアンドダブルドットライン即ち二点鎖線によって示されているように、上部半導体表面下側を横方向に延在し且つ同様に平均深さｙＷＮＰＫにおいて発生する。ボディ物質部分３６８においてのディープ表面下濃度最大の発生は、それを横方向外側に膨出させる。ボディ物質部分３６８においての、従ってボディ物質１８６Ａにおいての、最大膨出は、ボディ物質１８６Ａの部分３６８におけるディープ表面下濃度最大の位置に沿って発生する。
【０３４８】
Ｐ型ドレイン１８６Ｂ／１３６Ｂ、特に空のウエルドレイン物質１８６Ｂ、は上部半導体表面に沿ってアクティブ半導体島状部１４６Ｂ内に位置されている非常に高度にドープした外部コンタクト部分３７４を包含している。Ｐ＋＋外部ドレインコンタクト部分３７４は、時折、ここでは、主要ドレイン部分として呼称される。何故ならば、主要ソースゾーン３６０Ｍに類似して、ドレインコンタクト部分３７４は非常に高度にドープされており、チャンネルゾーン３６２から離隔されており、且つＩＧＦＥＴ１０６への外部電気的コンタクトを作る場合に使用されるからである。Ｎ＋＋外部ドレインコンタクト部分／主要ドレイン部分３７４外側の空のウエル１８６Ｂの部分は図５−２及び１６ｂにおいては品目３７６として示してある。
【０３４９】
空のウエル１８６Ｂ内のディープＰ型空のウエル濃度最大の位置から、上部半導体表面へ向かって、選択した仮想的垂直線に沿って、島状部１４６Ａを介して、移る場合に、ドレイン１８６Ｂ／１３６Ｂ内のＰ型ドーパントの濃度は、記号「ｐ」で示される中程度のドーピングから記号「ｐ−」で示される軽度のドーピングへ徐々に降下する。点線３８０（図１６ｂにおいてのみ符号を付けてある）は、それより下側においては、空のウエルドレイン部分３７６におけるＰ型ドーパント濃度が中程度のＰドーピングにあり、且つそれより上側においては、部分３７６内のＰ型ドーパント濃度は軽度のＰ−ドーピングにある位置を概略的に表している。線３８０下側のドレイン部分３７６の中程度にドープした部分は、図１６ｂにおいては、Ｐ下部空のウエルドレイン部分３７６Ｌとして示してある。線３８０上側のドレイン部分３７６の軽度にドープした部分は、図１６ｂにおいては、Ｐ−上部空のウエルドレイン部分３７６Ｕとして示してある。
【０３５０】
Ｐ型空のウエルドレイン部分３７６におけるＰ型ドーパントは、Ｐ型空の主要ウエルドーパント、Ｐ−基板領域１３６のほぼ一定なＰ型バックグランドドーパント、及び（Ｐ＋＋ドレインコンタクト部分３７４近くの）ドレインコンタクト部分３７４を形成するために、以下に説明する如くに、使用されるＰ型主要Ｓ／Ｄドーパント、から構成されている。Ｐ型ドレイン１８６Ｂ／１３６ＢにおけるＰ型空の主要ウエルドーパントは平均深さｙＰＷＰＫにおいてディープ表面下濃度最大に到達するので、ドレイン部分３７６におけるＰ型空の主要ウエルドーパントの存在は、部分３７６内の全Ｐ型ドーパントの濃度を、ウエル１８６Ｂ内の実質的にディープ表面下濃度最大の位置においてディープ局所的表面下濃度最大に到達させる。ドレイン部分３７６内のディープ表面下濃度最大は、図１６ｂにおいて「ＭＡＸ」と符号を付けた右側のダッシュアンドダブルドットライン即ち二点鎖線によって表されるように、上部半導体表面下側を横方向に延在し、且つ、同様に、平均深さｙＰＷＰＫにおいて発生する。空のウエルドレイン部分３７６内のディープ表面下濃度最大の発生は、それを横方向外側へ膨出させる。ドレイン部分３７６における、従って、空のウエル１８６Ｂにおける、最大膨出は、ウエル１８６Ｂの部分３７６内のディープ表面下濃度最大の位置に沿って発生する。
【０３５１】
ディープＮウエル２１２を形成するために使用されるディープＮウエルドーパントは、主要ウエル１８６Ａ及び１８６Ｂ及びウエル１８６Ａと１８６Ｂとの間に位置されているドープしたモノシリコンの下側を横方向に延在している位置に沿って平均深さｙＤＮＷＰＫにおいて最大表面下ドーパント濃度に到達する。該最大ウエルドーパント濃度の位置から上部半導体表面へ向かって移る場合に、各ウエル１８６Ａ又は１８６Ｂにおけるドーパント濃度がどのようにして変化するかということに幾分類似して、ディープＮウエル２１２内のＮ型ドーパントの濃度は、ウエル２１２内の該最大ドーパント濃度最大の位置から、上部半導体表面へ向かって、主要ウエル１８６Ａと１８６Ｂとの間に位置されているモノシリコンを介して延在している選択した仮想的垂直線に沿って移る場合に、記号「Ｎ」によって示される中程度のドーピングから記号「Ｎ−」によって示される軽度のドーピングへ徐々に降下する。点線３８２（図１６ｂにおいてのみ符号を付けてある）は、それより下側においては、ディープＮウエル２１２内のＮ型ドーパント濃度が中程度のＮドーピングにあり、且つそれより上側においては、ディープＮウエル２１２内のＮ型ドーパント濃度は軽度のＮ−ドーピングにある位置を概略的に表している。線３８２下側のディープＮウエル２１２の中程度にドープした部分は、図１６ｂにおいては、Ｎ下部ウエル部分２１２Ｌとして示してある。線３８２上側のディープＮウエル２１２の軽度にドープした部分は図１６ｂにおいては、Ｎ−上部ウエル部分２１２Ｕとして示してある。
【０３５２】
空のウエルボディ物質１８６Ａ、特に空のウエルボディ物質部分３６８、及び空のウエルドレイン物質１８６Ｂ、特に空のウエルドレイン部分３７６、は該半導体ボディのウエル分離用部分によって横方向に分離されている。ＩＧＦＥＴ１０６用の該ウエル分離用部分は、（ａ）ディープＮウエル２１２の軽度にドープした上部部分（２１２Ｕ）、及び（ｂ）上側に存在するドレイン部分１３６Ｂ、から構成されている。図１６ｂは、空のウエルボディ物質１８６Ａとウエル１８６Ｂとの間の最小ウエル対ウエル距離ＬＷＷは、通常、それらの最大横方向膨出の位置に沿って発生する、ことを表している。このことが発生する理由は、ボディ物質１８６及びウエル１８６Ｂ内のディープ表面下最大濃度の平均深さｙＮＷＰＫ及びｙＰＷＰＫは、図５−２及び１６ｂの例においては、ほぼ等しいからである。深さｙＮＷＰＫ及びｙＰＷＰＫの間の差異は、典型的に、ＩＧＦＥＴ１０６用の最小ウエル対ウエル分離ＬＷＷの位置を図１６ｂに示されている位置から幾分離れるように移動させ且つ図１６ｂに示されているように完全に横方向ではなく、上部半導体表面に対して幾分傾斜されたものとさせる。
【０３５３】
ＩＧＦＥＴ１０６用のウエル分離用部分をウエル分離用部分２１２Ｕ／１３６Ｂと呼称することとすると、ウエル分離用部分２１２Ｕ／１３６Ｂのドレイン部分１３６Ｂは軽度にドープしたＰ型である。何故ならば、部分１３６ＢはＰ−基板領域１３６の一部だからである。ウエル分離用部分２１２Ｕ／１３６Ｂの部分２１２Ｕは軽度にドープしたＮ型である。何故ならば、部分２１２ＵはディープＮウエル２１２の軽度にドープした上部部分だからである。Ｎ型空のウエルボディ物質１８６ＡにおけるＮ型ドーパントのディープ濃度最大は、その中程度にドープした下部部分（３６８Ｌ）において発生する。Ｐ型空のウエル１８６ＢにおけるＰ型ドーパントのディープ濃度最大は、同様に、その中程度にドープした下部部分（３７６Ｌ）において発生する。従って、Ｎ型ボディ物質１８６Ａの中程度にドープした下部部分（３６８Ｌ）及びＰ型ウエル１８６Ｂの中程度にドープした下部部分（３７６Ｌ）は、該半導体ボディの一層軽度にドープした部分によって横方向に分離されている。
【０３５４】
チャンネルゾーン３６２（図５−２及び１６ｂにおいては特に区画を示していない）は、ソース３６０とドレイン１８６Ｂ／１３６Ｂとの間のＮ型モノシリコンの全てから構成されている。特に、チャンネルゾーン３６２は、ボディ物質部分３６８のＮ−上部部分（３６８Ｕ）の表面隣接セグメント、及び（ａ）ソース３６０が図５−２の例に示されているようにハローポケット３６６よりも一層深くに延在する場合には、Ｎハローポケット部分３６６の全て、又は（ｂ）それがソース３６０よりも一層深くに延在する場合には、ハローポケット３６６の表面隣接セグメント、によって形成されている。いずれの場合においても、ハローポケット３６６は、チャンネルゾーン３６２におけるボディ物質部分３６８のＮ−上部部分（３６８Ｕ）の直接隣接物質よりも一層高度にドープしたＮ型である。ソース３６０に沿ってのハローポケット３６６の存在はチャンネルゾーン３６２を非対称的に長手方向にドーパントをグレイデッドしたものとさせる。
【０３５５】
ドレイン１８６Ｂ／１３６Ｂのウエル領域１８６Ｂは凹設したフィールド絶縁体１３８の下側を延在して、島状部１４６Ａ内のドレイン１８６Ｂ／１３６Ｂの物質を島状部１４６Ｂ内のドレイン１８６Ｂ／１３６Ｂの物質へ電気的に接続させる。特に、フィールド絶縁体１３８は、Ｐ＋＋ドレインコンタクト部分３７４及びドレイン１８６Ｂ／１３６Ｂの下側に存在する一層軽度にドープした部分１８６Ｂ１を横方向に取り囲んでいる。フィールド絶縁体１３８の部分１３８Ｂは、ドレインコンタクト部分３７４及び一層軽度にドープした下側に存在するドレイン部分１８６Ｂ１を島状部１４６Ａ内に位置されているウエル１８６Ｂの部分１８６Ｂ２から横方向に分離している。ドレイン部分１８６Ｂ２は軽度にドープしたウエル分離用部分２１２Ｕ／１３６Ｂと連続的であり且つ上部半導体表面へ延在している。ウエル１８６Ｂの残部は図１６ｂにおいて品目１８６Ｂ３として識別されており、且つ島状部１４６Ａ及び１４６Ｂの底部からウエル１８６Ｂの底部へ下方に延在しているＮ型ドレイン物質から構成されている。
【０３５６】
ｔＧｄＨの高厚さ値にあるゲート誘電体層３８４が上部半導体表面上に位置されており且つチャンネルゾーン３６２の上方に延在している。ゲート電極３８６はチャンネルゾーン３６２の上方でゲート誘電体層３８４の上に位置されている。ゲート電極３８６はソース３６０及びドレイン１８６Ｂ／１３６Ｂにわたり部分的に延在している。より詳細には、ゲート電極３８６はソース延長部３６０Ｅにわたり部分的に延在しているが、主要ソース部分３６０Ｍにわたるものではない。ゲート電極３８６は、ドレイン部分１３６Ｂ及び１８６Ｂ２にわたり且つフィールド絶縁体部分１３８Ｂを横断して途中まで、典型的には約半分、ドレインコンタクト部分３９４に向かって、延在している。誘電体側壁スペーサ３８８及び３９０は、夫々、ゲート電極３８６の両側の横断方向側壁に沿って位置されている。メタルシリサイド層３９２，３９４，３９６が、夫々、ゲート電極３８６、主要ソース部分３６０Ｍ、ドレインコンタクト部分３７４の上部に沿って位置されている。
【０３５７】
延長型ドレインＩＧＦＥＴ１０６は、（ａ）そのゲート対ソース電圧ＶＧＳがその負のスレッシュホールド電圧ＶＴと等しいか又はより低いもので且つ（ｂ）そのドレイン対ソース電圧ＶＤＳがソース３６０からチャンネルゾーン３６２を介してドレイン１８６Ｂ／１３６Ｂへホールを流させるような十分に負の値にある、場合に、バイアスオン状態にある。ＩＧＦＥＴ１０６のゲート対ソース電圧ＶＧＳがそのスレッシュホールド電圧ＶＴを超えるがドレイン対ソース電圧ＶＤＳが十分に負の値にあってホールがソール３６０からチャンネルゾーン３６２を介してドレイン１８６Ｂ／１３６Ｂへ流れるような場合には、ゲート対ソース電圧ＶＧＳがＩＧＦＥＴ１０６を導電性とさせるようなそのスレッシュホールド電圧ＶＴと等しいか又はそれ未満である場合には、ＩＧＦＥＴ１０６はバイアスオフ状態にある。バイアスオフ状態においては、ドレイン対ソース電圧ＶＤＳがＩＧＦＥＴ１０６をブレークダウン状態とさせるのには十分に低くない、即ち十分に高い負の値ではない、限り、ソース３６０からチャンネルゾーン３６２を介してドレイン１８６Ｂ／１３６Ｂへのホールの著しい流れは存在しない。
【０３５８】
ドレイン１８６Ｂ／１３６Ｂの空のウエルボディ物質１８６Ａ及び空のウエル領域１８６Ｂのドーピング特性は、同様に、ＩＧＦＥＴ１０６のモノシリコンにおける電界のピークの大きさが、ＩＧＦＥＴ１０６がバイアスオフ状態にある場合には、上部半導体表面の著しく下側において発生するというような性質のものである。その結果、ＩＧＦＥＴ１０４は、その電界が上部半導体表面に沿ってモノシリコン内の最大に到達する従来の延長型ドレインＩＧＦＥＴよりも、ホットキャリアゲート誘電体荷電に起因するＩＧＦＥＴ動作期間中に劣化を経験することは著しく一層少ない。ＩＧＦＥＴ１０６は著しく向上された信頼性を有している。
【０３５９】
ＰチャンネルＩＧＦＥＴ１０６のモノシリコン内の電界のピークの大きさを、ＩＧＦＥＴ１０６がバイアスオフ状態にある場合に、上部半導体表面の著しく下側において発生させるという空のウエルドーピング特性は、ＮチャンネルＩＧＦＥＴ１０４の空のウエルドーピング特性に極めて類似している。
【０３６０】
空のウエルボディ物質１８６Ａ及びドレイン１８６Ｂ／１３６Ｂの空のウエル領域１８６Ｂのドーピング特性がどのようにしてＩＧＦＥＴ１０６のモノシリコンにおける電界のピークの大きさを、ＩＧＦＥＴ１０６がバイアスオフ状態にある場合に、上部半導体表面の著しく下側において発生させることを可能とするかの説明は、上に引用した国際特許出願＿＿＿＿、代理人ドケッと番号ＮＳ−７００５ＷＯに提示されている。簡単に説明すると、Ｎ型空のウエルボディ物質１８６ＡにおけるＮ型空の主要ウエルドーパントの濃度は、ボディ物質１８６Ａのボディ物質部分３６８を介して選択した仮想的垂直線に沿ってほぼ平均深さｙＮＷＰＫにおいて最大濃度に到達する。Ｎ型ドレイン１８６Ｂ／１３６Ｂの空のウエル１８６Ｂの部分１８６Ｂ２及び１８６Ｂ３におけるＰ型空の主要ウエルドーパントの濃度は、空のウエル１８６Ｂの部分１８６Ｂ２及び１８６Ｂ３を介して選択した仮想的垂直線に沿ってほぼ平均深さｙＰＷＰＫにおいて最大濃度に到達する。空のウエルボディ物質１８６Ａ及び空のウエル１８６Ｂにおけるほぼ等しい深さｙＮＷＰＫ及びｙＰＷＰＫにおけるドーパント濃度最大は、上述した如く、Ｎ型及びＰ型空の主要ウエルドーパントの夫々のイオン注入から発生する。
【０３６１】
ＩＧＦＥＴ１０６の空の主要ウエル最大ドーパント濃度深さｙＮＷＰＫ及びｙＰＷＰＫの両方が、ソース３６０の最大深さｙＳよりも一層大きい。深さｙＮＷＰＫ及びｙＰＷＰＫの各々は、通常、ＩＧＦＥＴ１０６の最大ソース深さｙＳの少なくとも２倍であるが、通常、ＩＧＦＥＴ１０６のソース深さｙＳの１０倍を超えるものではなく、好適には５倍を超えるものではなく、より好適には４倍を超えるものではない。各深さｙＰＷＰＫ又はｙＮＷＰＫは典型的に、ソース深さｙＳの２乃至４倍である。
【０３６２】
Ｎ型空の主要ウエルドーパントの濃度は、深さｙＮＷＰＫにおけるＮ型空の主要ウエルドーパントの最大濃度の位置から、上方へ、該選択した垂直線に沿って、ハローポケット部分３６６外側のチャンネルゾーン３６２の部分を包含するＮ型空のウエルボディ物質部分３６８を介して、上部半導体表面へ移る場合に、少なくとも１０の係数だけ、好適には少なくとも２０の係数だけ、より好適には少なくとも４０の係数だけ、典型的には実質的に単調的に減少する。例えば、Ｎ型空の主要ウエルドーパントの濃度は、典型的に、Ｎ型空の主要ウエルドーパントの最大濃度のｙＮＷＰＫ位置から、上方へ、該選択した垂直線に沿って、該ボディ物質部分３６８を介して、上部半導体表面へ移る場合に、１００の係数の近傍において８０を超える係数だけ減少する。ボディ物質部分３６８内の全Ｎ型ドーパントの濃度も該垂直線に沿ってほぼ深さｙＮＷＰＫにおいて最大に到達し且つｙＮＷＰＫよりも一層大きくない深さｙに対して該垂直線に沿ってのＮ型空の主要ウエルドーパントの濃度とほぼ同じ変化を有している。
【０３６３】
ドレイン１８６Ｂ／１３６ＢのＰ型空のウエル領域１８６Ｂに移ると、Ｐ型空の主要ウエルドーパントの濃度は、深さｙＰＷＰＫにおけるＰ型空の主要ウエルドーパントの最大濃度の位置から、上方へ、該選択した垂直線に沿って、ドレイン１８６Ｂ／１３６Ｂの部分１８６Ｂ３及び１８６Ｂ２を介して、上部半導体表面へ移る場合に、少なくとも１０の係数だけ、好適には少なくとも２０の係数だけ、より好適には少なくとも４０の係数だけ、典型的に実質的に単調的に減少する。例えば、Ｐ型空のウエルドーパントの濃度は、Ｐ型空の主要ウエルドーパントの最大濃度のｙＰＷＰＫ位置から、上方へ、該選択した垂直線に沿って、ドレイン部分１８６Ｂ３及び１８６Ｂ２を介して、上部半導体表面へ移る場合に、１００の係数の近傍において８０を超える係数だけ、減少する。該垂直線に沿っての空のウエル領域１８６Ｂの部分１８６Ｂ２及び１８６Ｂ３における全Ｐ型ドーパントの濃度は、ｙＰＷＰＫよりも一層大きくない深さｙに対して該垂直線に沿ってのＰ型空の主要ウエルドーパントの濃度とほぼ同じ変化を有している。
【０３６４】
Ｆ４．延長型ドレインＰチャンネルＩＧＦＥＴの動作物理
延長型ドレインＰチャンネルＩＧＦＥＴ１０６は、電圧及び電荷極性を逆にすれば、延長型ドレインＮチャンネルＩＧＦＥＴ１０４に対して非常に類似した物理及び動作特性を有している。ＩＧＦＥＴ１０４及び１０６の装置物理及び動作は、Ｐ−基板１３６の部分１３６ＢがＩＧＦＥＴ１０６のＰ型ドレイン１８６Ｂ／１３６Ｂの一部を形成しており、一方同様に位置されている基板１３６の部分１３６ＡがＩＧＦＥＴ１０４用の全体的なＰ型ボディ物質の一部を形成しているという事実に起因して、著しく異なるものではない。ＩＧＦＥＴ１０６のドレイン特性は、基板部分１３６Ｂにおける一層軽度のＰ型ドーピングによるよりも、ドレイン１８６Ｂ／１３６Ｂの空のウエル領域１８６Ｂの部分１８６Ｂ２及び１８６Ｂ３における実質的なＰ型ドーピングによってより一層決定される。
【０３６５】
ＩＧＦＥＴ１０６がバイアスオフ状態にある場合には、該ＩＧＦＥＴのモノシリコン内の電界は、空のウエル領域１８６Ａ及び１８６Ｂの互いに近接度によって、及び（ａ）Ｎ型空のウエルボディ物質１８６Ａの部分３６８における全Ｎ型ドーパントの濃度、及び（ｂ）ドレイン１８６Ｂ／１３６ＢのＰ型空のウエルドレイン物質１８６Ｂの部分１８６Ｂ２及び１８６Ｂ３における全Ｐ型ドーパントの濃度、の最大値によって、決定される位置においてドレイン・ボディ接合２２８に沿ってピーク値に到達する。Ｎ型空のウエルボディ物質部分３６８内の全Ｎ型ドーパントの最大濃度における深さｙＮＷＰＫは、通常、Ｐ型ドレイン１８６Ｂ／１３６Ｂの部分１８６Ｂ２及び１８６Ｂ３における全Ｐ型ドーパントの最大濃度における深さｙＰＷＰＫにほぼ等しいので、且つ空のウエル１８６Ａ及び１８６Ｂは深さｙＮＷＰＫ及びｙＰＷＰＫにおいて互いに最も近いので、ＩＧＦＥＴ１０６のモノシリコン内の電界のピーク値は深さｙＰＷＰＫにおいてドレイン・ボディ接合２２８にほぼ沿って発生する。この位置は図１６ｂにおいて円３９８によって示されている。深さｙＰＷＰＫは通常少なくともソース３６０の最大深さｙＳの２倍であるから、ＩＧＦＥＴ１０６のモノシリコン内のピーク電界の位置３９８は、通常、それがバイアスオフ状態にある場合に、ＩＧＦＥＴ１０６の最大ソース深さｙＳの少なくとも２倍である。
【０３６６】
一つの方向に移動しているホールは、基本的に、反対の方向にドーパント原子から離れて移動する電子を構成する。ＩＧＦＥＴ１０６をバイアスオン状態とさせると、ソース３６０からドレイン１８６Ｂ／１３６Ｂへ流れるホールは、初期的には、該モノシリコン内を空のウエルボディ物質１８６Ａにおけるチャンネルゾーン３６２の部分の上部表面に沿って移動する。該ホールがドレイン１８６Ｂ／１３６ＢのＰ−基板部分１３６Ｂに入ると、それらは概略的に下方へ移動し且つ広がる。該ホールは、ドレイン１８６Ｂ／１３６Ｂの部分１８６Ｂ２に入ると、更に下方へ移動し且つより一層広がる。
【０３６７】
一次ホールと呼称する該ホールの速度は、ソース３６０からドレイン１８６Ｂ／１３６Ｂへ移動するに従って増加し、それらのエネルギを増加させる。高度にエネルギ豊富な電荷キャリアがドレイン物質の原子と衝突して二次電荷キャリア、電子とホールの両方、を発生する場合にドレイン１８６Ｂ／１３６Ｂにおいて衝突イオン化が発生し、それらは概略的には局所的電界の方向に移動する。高電界のバルク領域内において発生された該二次電荷キャリア、特に二次電子、の内の幾らかがドレイン部分１８６Ｂ２の上側に存在している誘電体層３８４の部分へ向かって上方へ移動する。
【０３６８】
衝突イオン化の量は、一般的に、電界が増加すると共に且つ一次ホール電流密度が増加すると共に、増加する。特に、最大量の衝突イオン化が、電界ベクトルと一次ホール電流密度ベクトルとのスカラー積が最も高い場所において、一般的に発生する。ピーク電界は深さｙＰＷＰＫにおけるドレイン・ボディ接合２２８に沿って発生するので、ドレイン１８６Ｂ／１３６Ｂにおける衝突イオン化は著しく下方へ強制される。ドレイン１８６Ｂ／１３６Ｂのおける最高量の衝突イオン化は、通常、ＩＧＦＥＴ１０６の最大ソース深さｙＳよりも一層大きな深さにおいて発生する。
【０３６９】
ＩＧＦＥＴ１０６とほぼ同じ寸法の従来の延長型ドレインＰチャンネルＩＧＦＥＴと対比して、ＩＧＦＥＴ１０６における衝突イオン化によって発生される著しく一層少ない数の二次電荷キャリア、特に二次電子、がゲート誘電体層３８４に到達する。その結果、ゲート誘電体３８４は著しくより少ないホットキャリア荷電を発生する。衝突イオン化によって発生される電荷キャリアがゲート誘電体３８４内に入り込むことから発生するスレッシュホールド電圧ドリフトは、ＩＧＦＥＴ１０６においては著しく減少されている。その動作特性は動作時間と共に非常に安定している。その正味の結果は、ＩＧＦＥＴ１０６はかなり向上された信頼性及び寿命を有していることである。
【０３７０】
ＰチャンネルＩＧＦＥＴ１０６のスレッシュホールド電圧ＶＴは、０．５μｍの描画チャンネル長ＬＤＲ及び６−６．５ｎｍのゲート誘電体厚さにおいて、通常−０．４５Ｖ乃至−０．７Ｖであり、典型的には−０．５５Ｖ乃至−０．６Ｖである。延長型ドレインＩＧＦＥＴ１０５の場合の如く、延長型ドレインＩＧＦＥＴ１０６は、非対称的ＰチャンネルＩＧＦＥＴ１０２の典型的な３．０Ｖの高電圧動作範囲よりも著しく一層高い例えば１２Ｖの動作電圧範囲においての、パワー、高電圧スイッチング、ＥＥＰＲＯＭプログラミング、及びＥＳＤ保護適用例に対して特に適している。
【０３７１】
Ｇ．対称的低電圧低リークＩＧＦＥＴ
次に、例示した対称的ＩＧＦＥＴの内部構成を説明するが、増加したＶＴ大きさ（夫々ＩＧＦＥＴ１２０及び１２２の公称ＶＴ大きさと比較して）の対称的低電圧低リーク充填したウエル相補的ＩＧＦＥＴ１０８及び１１０で開始する。図５−３に図示したごとくＮチャンネルＩＧＦＥＴ１０８のコアの拡大図を図１７に示してある。ＩＧＦＥＴ１０８は上部半導体表面に沿ってアクティブ半導体島状部１４８内に位置されている一対のＮ型Ｓ／Ｄゾーン４４０及び４４２を有している。Ｓ／Ｄゾーン４４０及び４４２は、Ｐ型充填した主要ウエル領域１８８のチャンネルゾーン４４４によって分離されており、それは、Ｐ−基板領域１３６と結合して、ＩＧＦＥＴ１０８用のボディ物質を構成している。Ｐ型ボディ物質充填したウエル１８８は、（ａ）Ｎ型Ｓ／Ｄゾーン４４０と第１ＰＮ接合４４６を、且つ（ｂ）Ｎ型Ｓ／Ｄゾーン４４２と第２ＰＮ接合４４８を、形成している。
【０３７２】
Ｓ／Ｄゾーン４４０及び４４２は、ほぼ同一である。各Ｎ型Ｓ／Ｄゾーン４４０又は４４２は、非常に高度にドープした主要部分４４０Ｍ又は４４２Ｍと、一層軽度にドープしているが尚且つ高度にドープしている横方向延長部４４０Ｅ又は４４２Ｅと、から構成されている。Ｓ／Ｄゾーン４４０及び４４２への外部電気的コンタクトは、夫々、主要Ｓ／Ｄ部分４４０Ｍ及び４４２Ｍを介して形成される。Ｓ／Ｄゾーン４４０及び４４２はほぼ同一であるから、Ｎ＋＋主要Ｓ／Ｄ部分４４０Ｍ及び４４２Ｍはほぼ同一である。Ｎ＋Ｓ／Ｄ延長部４４０Ｅ及び４４２Ｅも同様にほぼ同一である。
【０３７３】
主要Ｓ／Ｄ部分４４０Ｍ及び４４２ＭはＳ／Ｄ延長部４４０Ｅ及び４４２Ｅよりも一層深くに延在している。従って、各Ｓ／Ｄゾーン４４０又は４４２の最大深さｙＳＤは主要Ｓ／Ｄ部分４４０Ｍ又は４４２Ｍの最大深さである。チャンネルゾーン４４４はＳ／Ｄ延長部４４０Ｅ及び４４２Ｅによって上部半導体表面に沿って終端されている。主要Ｓ／Ｄ部分４４０Ｍ及び４４２ＭはＮ型主要Ｓ／Ｄドーパントで画定されている。Ｓ／Ｄ延長部４４０Ｅ及び４４２Ｅは、通常、Ｎ型浅いＳ／Ｄ延長部ドーパントとして呼称されるＮ型半導体ドーパントのイオン注入によって画定される。
【０３７４】
Ｐ型ボディ物質充填した主要ウエル１８８の一対の中程度にドープした横方向に分離されているハローポケット部分４５０及び４５２が、夫々、上部半導体表面までＳ／Ｄゾーン４４０及び４４２に沿って延在しており且つＳ／Ｄゾーン４４０及び４４２の間の夫々の位置において終端している。Ｐハローポケット４５０及び４５２はほぼ同一である。図５−３及び１７は、Ｓ／Ｄゾーン４４０及び４４２がハローポケット４５０及び４５２よりも一層深くに延在している状態を示している。代替的に、ハローポケット４５０及び４５２はＳ／Ｄゾーン４４０及び４４２よりも一層深くに延在することが可能である。ハローポケット４５０及び４５２は、夫々、Ｓ／Ｄゾーン４４０及び４４２の下側を横方向に延在する。Ｐ型Ｓ／Ｄドーパントとして、又はＰ型Ｓ／Ｄ隣接ポケットドーパントとして呼称されるＰ型半導体ドーパントのイオン注入が、ハローポケット４５０及び４５２を画定する場合に通常使用される。Ｐ型Ｓ／Ｄハロードーパントは上部半導体表面下側の或る位置において各ハローポケット４５０又は４５２における最大濃度に到達する。
【０３７５】
ハローポケット部分４５０及び４５２外側のＰ型ボディ物質充填した主要ウエル１８８の物質は、中程度にドープした主要ボディ物質部分４５４、中程度にドープした中間ボディ物質部分４５６、及び中程度にドープした上部ボディ物質部分４５８から構成されている。Ｐ主要ボディ物質部分４５４は、Ｐ−基板領域１３６の内側に存在している。Ｐ中間ボディ物質部分４５６は主要ボディ物質部分４５４の上側に存在している。ボディ物質部分４５４及び４５６の各々は、チャンネルゾーン４４４の少なくとも実質的に全ての下側を横方向に、且つ、通常、チャンネルゾーン４４４及びＳ／Ｄゾーン４４０及び４４２の各々の実質的に全ての下側を横方向に、延在している。Ｐ上部ボディ物質部分４５８が中間ボディ物質部分４５６の上側に存在しており、上部半導体表面へ垂直に延在しており、且つハローポケット部分４５０及び４５２の間を横方向に延在している。
【０３７６】
Ｐボディ物質部分４５４，４５６，４５８は、通常、夫々、Ｐ型充填した主要ウエルドーパント、ＡＰＴドーパント，及びスレッシュホールド調節ドーパントのイオン注入によって画定される。ボディ物質部分４５４，４５６，３５８は全てここでは中程度にドープしたものとして説明するが、Ｐ型充填した主要ウエルドーパント、ＡＰＴドーパント、及びスレッシュホールド調節ドーパントは、典型的に、異なる最大値に到達する濃度を有している。ボディ物質部分４５４，４５６，３５８は、しばしば、ここでは、夫々、Ｐ充填したウエル主要ボディ物質部分４５４、ＰＡＰＴボディ物質部分４５６、及びＰスレッシュホールド調節ボディ物質部分４５８として呼称する。
【０３７７】
Ｐ型充填した主要ウエルドーパント、ＡＰＴドーパント、及びスレッシュホールド調節ドーパントの最大濃度は異なる平均深さにおいて発生する。特に、充填した主要ウエル１８８におけるＰ型充填した主要ウエルドーパントによって発生されたディープＰ型充填したウエル局所的濃度最大は、ウエル１８８におけるＰ型ＡＰＴドーパント及びスレッシュホールド調節ドーパントによって発生される浅いＰ型充填したウエル局所的濃度最大の各々よりも一層深くに発生する。又、Ｐ型充填した主要ウエルドーパント、ＡＰＴドーパント、及びスレッシュホールド調節ドーパントの各々から得られる局所的濃度最大はウエル１８８を横断して実質的に完全に横方向に延在する。その結果、Ｐ型ＡＰＴドーパント及びスレッシュホールド調節ドーパントは、そうでなければ、ウエル１８８の位置においてＰ型充填した主要ウエルによって画定されるウエル領域を充填する。
【０３７８】
Ｐ型充填したウエル主要ボディ物質部分４５４におけるＰ型充填した主要ウエルドーパントによって発生されるディープ充填したウエル濃度最大は、チャンネルゾーン４４４の少なくとも実質的に全ての下側を横方向に且つ、通常は、チャンネルゾーン４４４及びＳ／Ｄゾーン４４０及び４４２の各々の実質的に全ての下側を横方向に、延在する位置においてチャンネルゾーン４４４及びＳ／Ｄゾーン４４０及び４４２の下側に発生する。ボディ物質部分４５４におけるＰ型充填した主要ウエルドーパントによって与えられる充填したウエル濃度最大の位置は、上に示した如く、通常、Ｐ型空の主要ウエルドーパントの最大濃度とほぼ同じ平均深さＹＰＷＰＫにおいて、従って、通常、０．４−０．８μｍ、典型的に０．５５−０．６μｍ、の平均深さにおいて、である。
【０３７９】
Ｐ型ＡＰＴボディ物質部分４５６におけるＰ型ＡＰＴドーパントによって発生される浅い充填したウエル濃度最大は、チャンネルゾーン４４４の少なくとも実質的に完全な横方向範囲を横断して横方向に、且つ、通常、チャンネルゾーン４４４及びＳ／Ｄゾーン４４０及び４４２の少なくとも実質的に完全な複合横方向範囲を横断して横方向に、延在している位置において発生する。Ｐ型ＡＰＴドーパントによって与えられる充填したウエル濃度最大の位置は、典型的に、チャンネルゾーン４４４及びＳ／Ｄゾーン４４０及び４４２の底部の多少下側であるが、チャンネルゾーン４４４及びＳ／Ｄゾーン４４０及び４４２の底部の多少上方であるか又はそれと実質的に一致するものとすることが可能である。上述した如く、Ｐ型ＡＰＴドーパントの最大濃度の位置は、通常、０．１μｍを越えるが０．４μｍを超えるものではない平均深さにおいて発生する。ボディ物質部分４５６におけるＰ型ＡＰＴドーパントの最大濃度の平均深さは典型的に０．２５μｍである。
【０３８０】
Ｐ型スレッシュホールド調節ボディ物質部分４５８におけるＰ型スレッシュホールド調節ドーパントによって発生される浅い充填したウエル濃度最大は、同様に、チャンネルゾーン４４４の少なくとも実質的に安全な横方向範囲を横断して横方向に、且つ、通常は、チャンネルゾーン４４４及びＳ／Ｄゾーン４４０及び４４２の少なくとも実質的に完全な複合横方向範囲を横断して横方向に、延在する位置において発生する。従って、Ｐ型スレッシュホールドドーパントによって与えられる充填したウエル濃度最大の位置は、上部ボディ物質部分を越えてハローポケット部分４５０及び４５２及びＳ／Ｄゾーン４４０及び４４２内に横方向に延在する。ボディ物質部分４５８にけるＰ型スレッシュホールド調節ドーパントの最大濃度の位置は、通常、０．１μｍ未満で、典型的には０．０８−０．０９μｍの平均深さにおいてである。又、主要充填したウエル１８８におけるＰ型スレッシュホールド調節ドーパントの最大濃度は、典型的に、ウエル１８８内のＰ型充填した主要ウエルドーパント、ＡＰＴドーパント、及びＳ／Ｄハロードーパントの最大濃度未満である。
【０３８１】
チャンネルゾーン４４４（図５−３又は１７においては特に区画を示していない）は、Ｓ／Ｄゾーン４４０及び４４２の間のＰ型モノシリコン全てから構成されている。特に、チャンネルゾーン４４４は、スレッシュホールド調節ボディ物質部分４５８、ＡＰＴボディ物質部分４５６の下側に存在するセグメント、及び（ａ）図５−３及び１７の例において示されるようにＳ／Ｄゾーン４４０及び４４２がハローポケット４５０及び４５２よりも一層深くに延在する場合には、Ｐハローポケット部分４５０及び４５２の全て、又は（ｂ）それらがＳ／Ｄゾーン４４０及び４４２よりも一層深くに延在する場合には、ハローポケット４５０及び４５２の表面隣接セグメント、によって形成される。主要充填したウエル１８８におけるＰ型スレッシュホールド調節ドーパントの最大濃度は、通常、ウエル１８８内のＰ型Ｓ／Ｄハロードーパントの最大濃度よりも著しく一層小さいので、ハローポケット４５０及び４５２は、ウエル１８８の直接隣接物質よりも一層高度にドープしたＰ型である。
【０３８２】
ｔＧｄＬの低厚さ値にあるゲート誘電体層４６０は上部半導体表面上に位置されており且つチャンネルゾーン４４４にわたって即ち覆って延在している。ゲート電極４６２はチャンネルゾーン４４４の上方でゲート誘電体層４６０の上に位置されている。ゲート電極４６２はＳ／Ｄゾーン４４０及び４４２にわたり部分的に延在している。特に、ゲート電極４６２は各Ｎ＋Ｓ／Ｄ延長部４４０Ｅ又は４４２Ｅの一部にわたり延在しているが、通常、Ｎ＋＋主要Ｓ／Ｄ部分４４０Ｍ又は４４２Ｍのいずれの部分にわたるものではない。誘電体側壁スペーサ４６４及び４６６がゲート電極４６２の両側の横断方向側壁に沿って夫々位置されている。メタルシリサイド層４６８，４７０，４７２が、夫々、ゲート電極４６２及び主要Ｓ／Ｄ部分４４０Ｍ及び４４２Ｍの上部に沿って位置されている。
【０３８３】
低電圧低リークＰチャンネルＩＧＦＥＴ１１０が、導電型を逆にして、低電圧低リークＮチャンネルＩＧＦＥＴ１０８と基本的に同じに構成されている。再度図５−３を参照すると、ＰチャンネルＩＧＦＥＴ１１０は、上部半導体表面に沿ってアクティブ半導体島状部１５０内に位置されている一対のほぼ同一のＰ型Ｓ／Ｄゾーン４８０及び４８２を有している。Ｓ／Ｄゾーン４８０及び４８２は、ＩＧＦＥＴ１１０用のボディ物質を構成しているＮ型充填した主要ウエル領域１９０のチャンネルゾーン４８４によって分離されている。Ｎ型ボディ物質充填したウエル１９０が（ａ）Ｐ型Ｓ／Ｄゾーン４８０と第１ＰＮ接合４８６、及び（ｂ）Ｐ型Ｓ／Ｄゾーン４８２と第２ＰＮ接合４８８を形成する。
【０３８４】
ＰチャンネルＩＧＦＥＴ１１０用のボディ物質が、ＮチャンネルＩＧＦＥＴ１０８の場合のように充填した主要ウエルと該半導体ボディの下側に存在する物質との結合ではなく、充填した主要ウエルで形成されるという条件下において、ＰチャンネルＩＧＦＥＴ１１０は、導電型を逆にして、ＮチャンネルＩＧＦＥＴ１０８と同じに構成される。従って、ＰチャンネルＩＧＦＥＴ１１０は、ほぼ同一の中程度にドープしたＮ型のハローポケット部分４９０及び４９２、中程度にドープしたＮ型主要ボディ物質部分４９４、中程度にドープしたＮ型中間ボディ物質部分４９６、中程度にドープしたＮ型上部ボディ物質部分４９８、ｔＧｄＬの低厚さ値におけるゲート誘電体層５００、ゲート電極５０２、誘電体側壁スペーサ５０４及び５０６、及びメタルシリサイド層５０８，５１０，５１２を包含しており、それらは、ＮチャンネルＩＧＦＥＴ１０８の領域４５０，４５２，４５４，４５８，４６０，４６２，４６４，４６６，４６８，４７０，４７２と夫々同じに構成されている。Ｎハローポケット部分４９０及び４９２は、Ｎ型Ｓ／Ｄハロードーパントとして又はＮ型Ｓ／Ｄ隣接ポケットドーパントとして呼称されるＮ型半導体ドーパントで画定される。
【０３８５】
Ｎ主要ボディ物質部分４９４がＰ−基板領域１３６の上側に存在しており且つそれとＰＮ接合２３０を形成している。又、各Ｐ型Ｓ／Ｄゾーン４８０又は４８２は、非常に高度にドープした主要部分４８０Ｍ又は４８２Ｍと、一層軽度にドープしたが尚且つ高度にドープした横方向延長部４８０Ｅ又は４８２Ｅから構成されている。主要Ｓ／Ｄ部分４８０Ｍ及び４８２ＭはＰ型主要Ｓ／Ｄドーパントで画定される。Ｓ／Ｄ延長部４８０Ｅ及び４８２Ｅは、Ｐ型浅いＳ／Ｄ延長部ドーパントとして呼称されるＰ型半導体ドーパントで画定される。ＮチャンネルＩＧＦＥＴ１０８のＰ型充填した主要ウエル１８８のドーピングに関して行った説明の全てが、導電型を逆にし且つＮチャンネルＩＧＦＥＴ１０８の領域１８８，４４０，４４２，４４４，４５０，４５２，４５４，４５６，４５８をＰチャンネルＩＧＦＥＴ１１０の領域１９０，４８０，４８２，４８４，４９０，４９２，４９４，４９６，４９８で夫々置換して、ＰチャンネルＩＧＦＥＴ１１０のＮ型充填した主要ウエル１９０に対して適用される。
【０３８６】
ＰチャンネルＩＧＦＥＴ１１０は、電圧極性を逆にして、ＮチャンネルＩＧＦＥＴ１０８と実質的に同じに動作する。ＩＧＦＥＴ１０８及び１１０の各々のバイアスオフ状態におけるソース対ドレイン（「Ｓ−Ｄ」）電流リークは、ＩＧＦＥＴのドーパント分布及びゲート誘電体特性の最適化に起因して非常に低い。
【０３８７】
対称的低電圧低リークＩＧＦＥＴ１０８のスレッシュホールド電圧ＶＴは、通常、短チャンネル実現例に対する０．１３μｍの描画チャンネル長ＬＤＲにおいて及び２ｎｍのゲート誘電体厚さにおいて、０．３Ｖ乃至０．５５Ｖであり、典型的に０．４Ｖ乃至０．４５Ｖである。対称的低電圧低リークＰチャンネルＩＧＦＥＴ１１０のスレッシュホールド電圧ＶＴは、短チャンネル実現例に対して０．１３μｍの描画チャンネル長ＬＤＲにおいて且つ２ｎｍのゲート誘電体厚さにおいて、通常−０．３Ｖ乃至−０．５Ｖであり、典型的に−０．４Ｖである。ＩＧＦＥＴ１０８及び１１０は、特に、バイアスオフ状態において低Ｓ−Ｄ電流リークを必要とし且つ多少上昇したＶＴの大きさを受け付けることが可能な、例えば１．２Ｖの典型的な電圧範囲の、低電圧コアデジタル適用例に対して適している。
【０３８８】
Ｈ．対称的低電圧低スレッシュホールド電圧ＩＧＦＥＴ
対称的低電圧低ＶＴ空のウエル相補的ＩＧＦＥＴ１１２及び１１４を図５−４を参照して説明する。ＮチャンネルＩＧＦＥＴ１１２は、上部半導体表面に沿ってアクティブ半導体島状部１５２内に位置されている一対のほぼ同一のＮ型Ｓ／Ｄゾーン５２０及び５２２を有している。Ｓ／Ｄゾーン５２０及び５２２は、Ｐ−基板領域１３６と結合してＩＧＦＥＴ１１２用のボディ物質を構成しているＰ型空の主要ウエル領域１９２のチャンネルゾーン５２４によって分離されている。Ｐ型ボディ物質空のウエル１９２は、（ａ）Ｎ型Ｓ／Ｄゾーン５２０と第１ＰＮ接合５２６を、及び（ｂ）Ｎ型Ｓ／Ｄゾーン５２２と第２ＰＮ接合５２８を、形成している。
【０３８９】
各Ｎ型Ｓ／Ｄゾーン５２０又は５２２は、非常に高度にドープした主要部分５２０Ｍ又は５２２Ｍ、及び一層軽度にドープしたが尚且つ高度にドープした横方向延長部５２０Ｅ又は５２２Ｅ、から構成されている。ほぼ同一のＮ＋Ｓ／Ｄ延長部５２０Ｅ及び５２２Ｅは、上部半導体表面に沿ってチャンネルゾーン５２４を終端しており、ほぼ同一のＮ＋＋主要Ｓ／Ｄ部分５２０Ｍ及び５２２Ｍよりも一層深くに延在している。実際に、各Ｓ／Ｄ・ボディ接合５２６又は５２８は空のウエル１９２とＳ／Ｄ延長部５２０Ｅ又は５２２Ｅとの間の唯一のＰＮ接合である。
【０３９０】
Ｓ／Ｄ延長部５２０Ｅ及び５２２Ｅは、以下に説明する如く、通常、非対称的ＮチャンネルＩＧＦＥＴ１００のドレイン延長部２４２と同時にＮ型ディープＳ／Ｄ延長部ドーパントのイオン注入によって画定される。対称的低電圧低リークＮチャンネルＩＧＦＥＴ１０８のＳ／Ｄ延長部４４０Ｅ及び４４２Ｅを画定するために使用されるＮ型浅いＳ／Ｄ延長部注入は、以下に示す如く、Ｎ型ディープＳ／Ｄ延長部注入よりも一層浅くに実施される。その結果、低電圧Ｎチャンネル装置である対称的空のウエルＩＧＦＥＴ１１２のＳ／Ｄ延長部５２０Ｅ及び５２２Ｅは、対称的充填したウエルＩＧＦＥＴ１０８のＳ／Ｄ延長部４４０Ｅ及び４４２Ｅよりも一層深くに延在している。
【０３９１】
Ｐ型ボディ物質からの主要ウエル１９２におけるＰ型ドーパントは、Ｐ型空の主要ウエルドーパント、及びＰ−基板領域１３６の実質的に一定のＰ型バックグラウンドドーパント、から構成されている。空のウエル１９２内のＰ型空の主要ウエルドーパントは平均深さｙＰＷＰＫにおけるディープ表面下濃度最大に到達するので、ウエル１９２内のＰ型空の主要ウエルドーパントの存在は、ウエル１９２内の全Ｐ型ドーパントの濃度を、実質的にウエル１９２内のディープ表面下濃度最大の位置におけるディープ局所的表面下濃度最大に到達させる。空のウエル１９２内のディープＰ型空のウエル濃度最大の位置から、上部半導体表面へ向けて、仮想的垂直線に沿って、チャンネルゾーン５２４を介して移る場合に、ウエル１９２内のＰ型ドーパントの濃度は、記号「ｐ」で示される中程度のドーピングから記号「ｐ−」で示される軽度のドーピングへ徐々に降下する。図５−４に示した点線５３０は、それより下側においては、空のウエル１９２内のＰ型ドーパント濃度が中程度のＰドーピングにあり、且つそれより上側においては、ウエル１９２内のＰ型ドーパント濃度が軽度のＰ−ドーピングにある位置を概略的に表している。
【０３９２】
ＩＧＦＥＴ１１２は、Ｐ型空の主要ウエル１９２内に位置されており、夫々Ｓ／Ｄゾーン５２０及び５２２に沿って延在しており、且つウエル１９２の隣接物質よりも一層高度にドープされたＰ型である、ハローポケット部分を有するものではない。チャンネルゾーン５２４（図５−４においては特に区画を示していない）は、Ｓ／Ｄゾーン５２０及び５２２の間のＰ型モノシリコンの全てから構成されており、従ってウエル１９２のＰ−上部部分の表面隣接セグメントによってのみ形成されている。
【０３９３】
ｔＧｄＬの低厚さ値にあるゲート誘電体層５３６は、上部半導体表面上に位置されており且つチャンネルゾーン５２４にわたり延在している。ゲート電極５３８がチャンネルゾーン５２４上方でゲート誘電体層５３６の上に位置されている。ゲート電極５３８は各Ｎ＋Ｓ／Ｄ延長部５２０Ｅ又は５２２Ｅの一部にわたり延在しているが、通常は、Ｎ＋＋Ｓ／Ｄ部分５２０Ｍ又は５２２Ｍのいずれの部分にわたるものではない。誘電体側壁スペーサ５４０及び５４２が、夫々、ゲート電極５３８の反対側の横断方向側壁に沿って位置されている。メタルシリサイド層５４４，５４６，５４８が、夫々、ゲート電極５３８及び主要Ｓ／Ｄ部分５２０Ｍ及び５２２Ｍの上部に沿って位置されている。
【０３９４】
低電圧低ＶＴＰチャンネルＩＧＦＥＴ１１４が、導電型を逆にして、ＮチャンネルＩＧＦＥＴ１１２と基本的に同じに構成されている。図５−４を参照すると、ＰチャンネルＩＧＦＥＴ１１４は、上部半導体表面に沿ってアクティブ半導体島状部１５４内に位置されている一対のほぼ同一のＰ型Ｓ／Ｄゾーン５５０及び５５２を有している。Ｓ／Ｄゾーン５５０及び５５２は、ＩＧＦＥＴ１１４用のボディ物質を構成するＮ型空の主要ウエル領域１９４のチャンネルゾーン５５４によって分離されている。Ｎ型ボディ物質空のウエル１９４が、（ａ）Ｐ型Ｓ／Ｄゾーン５５０と第１ＰＮ接合５５６を及び（ｂ）Ｐ型Ｓ／Ｄゾーン５５２と第２ＰＮ接合５５８を、形成している。
【０３９５】
各Ｐ型Ｓ／Ｄゾーン５５０又は５５２は、非常に高度にドープした主要部分５５０Ｍ又は５５２Ｍ及び一層軽度にドープしているが尚且つ高度にドープしている横方向延長部５５０Ｅ又は５５２Ｅから構成されている。チャンネルゾーン５５４がＳ／Ｄ延長部５５０Ｅ及び５５２Ｅによって上部半導体表面に沿って終端されている。ほぼ同一のＰ＋Ｓ／Ｄ延長部５５０Ｅ及び５５２Ｅが、ほぼ同一のＰ＋＋主要Ｓ／Ｄ部分５５０Ｍ及び５５２Ｍよりも一層深くに延在している。
【０３９６】
以下に説明する如く、Ｓ／Ｄ延長部５５０Ｅ及び５５２Ｅは、通常、非対称的ＰチャンネルＩＧＦＥＴ１０２のドレイン延長部２８２Ｅと同時にＰ型ディープＳ／Ｄ延長部ドーパントのイオン注入によって画定される。対称的低電圧低リークＰチャンネルＩＧＦＥＴ１１０のＳ／Ｄ延長部４８０Ｅ及び４８２Ｅを画定するために使用するＰ型浅いＳ／Ｄ延長部注入は、以下に示す如く、Ｐ型ディープＳ／Ｄ延長部注入よりも一層浅くに実施される。その結果、低電圧Ｐチャンネル装置である対称的空のウエルＩＧＦＥＴ１１４のＳ／Ｄ延長部５５０Ｅ及び５５２Ｅは、対称的充填したウエルＩＧＦＥＴ１１０のＳ／Ｄ延長部４８０Ｅ及び４８２Ｅよりも一層深くに延在する。
【０３９７】
Ｎ型ボディ物質空の主要ウエル１９４内のＮ型ドーパントは、もっぱら、Ｎ型空の主要ウエルドーパントから構成されている。従って、空のウエル１９４内のＮ型ドーパントは、平均深さｙＮＷＰＫにおいてディープ表面下濃度最大に到達する。空のウエル１９４内のＮ型空のウエル濃度最大の位置から、上部半導体表面に向かって、仮想的垂直線に沿って、チャンネルゾーン５５４を介して、移る場合に、ウエル１９４内のＮ型ドーパントの濃度は、記号「Ｎ」で示される中程度のドーピングから記号「Ｎ−」で示される軽度のドーピングへ徐々に降下する。図５−４における点線は、それより下側においては、空のウエル１９４内のＮ型ドーパント濃度が中程度のＮドーピングにあり、且つそれより上側においては、ウエル１９４内のＮ型ドーパント濃度が軽度のＮ−ドーピングに或る位置を概略的に表している。
【０３９８】
前述した説明の条件下において、ＰチャンネルＩＧＦＥＴ１１４は、更に、ｔＧｄＬの低厚さ値にあるゲート誘電体層５６６、ゲート電極５６８、誘電体側壁スペーサ５７０及び５７２、及びメタルシリサイド層５７４，５７６，５７８を包含しており、これらは、夫々、ＮチャンネルＩＧＦＥＴ１１２の領域５３６，５３８，５４０，５４２，５４４，５４６，５４８と夫々同じに構成されている。ＮチャンネルＩＧＦＥＴ１１２と類似的に、ＰチャンネルＩＧＦＥＴ１１４はハローポケット部分を有するものではない。チャンネルゾーン５５４（図５−４において特に区画を示していない）はＳ／Ｄゾーン５５０及び５５２の間のＮ型モノシリコン全てから構成されており、もっぱら、ウエル１９４のＮ−上部部分の表面隣接セグメントによって形成されている。
【０３９９】
対称的低電圧低ＶＴＩＧＦＥＴ１１２及び１１４の各々のスレッシュホールド電圧ＶＴは、通常−０．０１乃至０．１９Ｖであり、典型的には０．０９Ｖである。従って、ＮチャンネルＩＧＦＥＴ１１２は、典型的に、エンハンスメントモード装置であり、一方、ＰチャンネルＩＧＦＥＴ１１４は、典型的に、デプリションモード装置である。このＶＴレンジ及び典型的な値は、０．３μｍの描画チャンネル長ＬＤＲにおいてのＩＧＦＥＴ１１２及び１１４の実現例に対してのものである。ＩＧＦＥＴ１１２及び１１４は、減少した大きさのスレッシュホールド電圧ＶＴを必要とし且つ幾分増加されたチャンネル長Ｌを受け付けることが可能な、例えば１．２Ｖの動作レンジの低電圧アナログ及びデジタル適用例にとって特に適している。
【０４００】
Ｉ．公称スレッシュホールド電圧大きさの対称的高電圧ＩＧＦＥＴ
公称ＶＴ大きさの対称的高電圧充填したウエル相補的ＩＧＦＥＴ１１６及び１１８を図５−５のみを参照して説明する。ＮチャンネルＩＧＦＥＴ１１６は、上部半導体表面に沿ってアクティブ半導体島状部１５６内に位置されている一対のほぼ同一のＮ型Ｓ／Ｄゾーン５８０及び５８２を有している。Ｓ／Ｄゾーン５８０及び５８２は、Ｐ−基板領域１３６と結合してＩＧＦＥＴ１１６用のボディ物質を構成しているＰ型充填した主要ウエル領域１９６のチャンネルゾーン５８４によって分離されている。Ｐ型ボディ物質充填したウエル１９６は、（ａ）Ｎ型Ｓ／Ｄゾーン５８０とで第１ＰＮ接合５８６を、且つ（ｂ）Ｎ型Ｓ／Ｄゾーン５８２とので第２ＰＮ接合５８８を、形成している。
【０４０１】
各Ｎ型Ｓ／Ｄゾーン５８０又は５８２は、非常に高度にドープした主要部分５８０Ｍ又は５８２Ｍと、一層軽度にドープしているが尚且つ高度にドープしている横方向延長部５８０Ｅ又は５８２Ｅと、から構成されている。ほぼ同一のＮ＋横方向Ｓ／Ｄ延長部５８０Ｅ及び５８２Ｅは、上部半導体表面に沿ってチャンネルゾーン５８４を終端しており、ほぼ同一のＮ＋＋主要Ｓ／Ｄ部分５８０Ｍ及び５８２Ｍよりも一層深くに延在している。
【０４０２】
Ｓ／Ｄ延長部５８０Ｅ及び５８２Ｅは、以下に説明する如く、通常、非対称的ＮチャンネルＩＧＦＥＴ１００のドレイン延長部２４２Ｅと同時に、従って、通常、対称的低電圧低ＶＴＮチャンネルＩＧＦＥＴ１１２のＳ／Ｄ延長部５０２Ｅ及び５２２Ｅと同時に、Ｎ型ディープＳ／Ｄ延長部ドーパントのイオン注入によって画定される。対称的低電圧低リークＮチャンネルＩＧＦＥＴ１０８のＳ／Ｄ延長部４４０Ｅ及び４４２Ｅを画定するために使用されるＮ型浅いＳ／Ｄ延長部注入はＮ型ディープＳ／Ｄ延長部注入よりも一層浅くに実施されるので、対称的高電圧充填したウエルＩＧＦＥＴ１１６のＳ／Ｄ延長部５８０Ｅ及び５８２Ｅは、対称的低電圧充填したウエルＩＧＦＥＴ１０８のＳ／Ｄ延長部４４０Ｅ及び４４２Ｅよりも一層深くに延在する。
【０４０３】
ＩＧＦＥＴ１１６は、Ｐ型ボディ物質空の主要ウエル１９６内に位置されており、Ｓ／Ｄゾーン５８０及び５８２に沿って夫々延在しており、且つウエル１９６の隣接物質よりも一層高度にドープしたＰ型である、ハローポケット部分を有するものではない。この差異の条件下において、空のウエル１９６は、ＮチャンネルＩＧＦＥＴ１０８の空のウエル１８８と実質的に同じに構成される。従って、Ｐ型空のウエル１９６は、中程度にドープした主要ボディ物質部分５９０、中程度にドープした中間ボディ物質部分５９２、及び中程度にドープした上部ボディ物質部分５９４、から構成されており、これらは、夫々、ＩＧＦＥＴ１０８の空のウエル１８８のボディ物質部分４５４，４５６，４５８と同じに構成されている。
【０４０４】
ＩＧＦＥＴ１０８のＰボディ物質部分４５４，４５６，４５８の場合の如く、ＩＧＦＥＴ１１６のＰボディ物質部分５９０，５９２，５９４は、夫々、Ｐ型充填した主要ウエルドーパント、ＡＰＴドーパント、及びスレッシュホールド調節ドーパントで画定され、これらのドーパントの濃度は異なる平均深さにおける最大値に到達する。従って、Ｐボディ物質部分５９０，５９２，５９４は、ＩＧＦＥＴ１０８のＰボディ物質部分４５４，４５６，４５８と同じドーパント濃度特性を有している。ボディ物質部分５９０，５９２，５９４は、しばしば、ここでは、夫々、Ｐ充填したウエル主要ボディ物質部分５９０、ＰＡＰＴボディ物質部分５９２、及びＰスレッシュホールド調節ボディ物質部分５９４として呼称される。ＩＧＦＥＴ１１６はハローポケット部分を欠如しているので、Ｐスレッシュホールド調節ボディ物質部分５９４はＳ／Ｄゾーン５８０及び５８２の間、特に、Ｓ／Ｄ延長部５８０Ｅ及び５８２Ｅの間、を横方向に延在する。チャンネルゾーン５８４（図５−５においては特に区画を示していない）は、Ｓ／Ｄゾーン５８０及び５８２の間のＰ型モノシリコン全てから構成されており、もっぱら、ウエル１９６のＰ−上部部分の表面隣接セグメントによって形成されている。
【０４０５】
ｔＧｄＨの高厚さ値にあるゲート誘電体層５９６が上部半導体表面上に位置されており且つチャンネルゾーン５８４の上を延在している。ゲート電極５９８がチャンネルゾーン５８４の上方でゲート誘電体層５９６の上に位置されている。ゲート電極５９８が各Ｎ＋Ｓ／Ｄ延長部５８０Ｅ又は５８２Ｅの一部の上に延在しているが、通常、Ｎ＋＋主要Ｓ／Ｄ部分５８０Ｍ又は５８２Ｍのいずれの部分の上には延在していない。誘電体側壁スペーサ６００及び６０２がゲート電極５９８の反対側即ち両側の横断方向側壁に沿って夫々位置されている。メタルシリサイド層６０４，６０６，６０８が、夫々、ゲート電極５９８及び主要Ｓ／Ｄ部分５８０Ｍ及び５８２Ｍの上部に沿って位置されている。
【０４０６】
高電圧ＰチャンネルＩＧＦＥＴ１１８が、導電型を逆にして、ＮチャンネルＩＧＦＥＴ１１６と基本的に同じに構成されている。図５−５を再度参照すると、ＰチャンネルＩＧＦＥＴ１１８は、上部半導体表面に沿ってアクティブ半導体島状部内に位置されている一対のほぼ同一のＰ型Ｓ／Ｄゾーン６１０及び６１２を有している。Ｓ／Ｄゾーン６１０及び６１２は、ＩＧＦＥＴ１１８用のボディ物質を構成するＮ型充填した主要ウエル領域１９８のチャンネルゾーン６１４によって分離されている。Ｎ型ボディ物質充填したウエル１９８は、（ａ）Ｐ型Ｓ／Ｄゾーン６１０とで第１ＰＮ接合６１６を、且つ（ｂ）Ｐ型Ｓ／Ｄゾーン６１２とで第２ＰＮ接合６１８を、形成している。
【０４０７】
各Ｐ型Ｓ／Ｄゾーン６１０又は６１２は、非常に高度にドープした主要部分６１０Ｍ又は６１２Ｍ、及び一層軽度にドープしているが尚且つ高度にドープしている横方向延長部６１０Ｅ又は６１２Ｅ、から構成されている。チャンネルゾーン６１４は、Ｓ／Ｄ延長部６１０Ｅ及び６１２Ｅによって上部半導体表面に沿って終端されている。ほぼ同一のＰ＋Ｓ／Ｄ延長部６１０Ｅ及び６１２Ｅがほぼ同一のＰ＋＋主要Ｓ／Ｄ部分６１０Ｍ及び６１２Ｍよりも一層深くに延在している。
【０４０８】
以下に説明する如く、Ｓ／Ｄ延長部６１０Ｅ及び６１２Ｅは、通常、非対称的ＰチャンネルＩＧＦＥＴ１０２のドレイン延長部と同時に、且つ、従って、通常、対称的低電圧低ＶＴＰチャンネルＩＧＦＥＴ１１４のＳ／Ｄ延長部５５０Ｅ及び５５２Ｅと同時に、Ｐ型ディープＳ／Ｄ延長部ドーパントのイオン注入によって画定される。対称的低電圧低リークＰチャンネルＩＧＦＥＴ１１０を画定するために使用するＰ型浅いＳ／Ｄ延長部注入は、Ｐ型ディープＳ／Ｄ延長部注入よりも一層浅くに実施されるので、対称的高電圧ＩＧＦＥＴ１１８のＳ／Ｄ延長部６１０Ｅ及び６１２Ｅは対称的低電圧ＩＧＦＥＴ１１０のＳ／Ｄ延長部４８０Ｅ及び４８２Ｅよりも一層深くに延在する。
【０４０９】
ＰチャンネルＩＧＦＥＴ１１８のボディ物質が、ＮチャンネルＩＧＦＥＴ１１６における如く充填した主要ウエルと該半導体ボディの下側に存在する物質との結合ではなく、充填した主要ウエルで形成されるという条件下において、ＰチャンネルＩＧＦＥＴ１１８は、導電型を逆にして、ＮチャンネルＩＧＦＥＴ１１６と同じに構成されている。従って、ＰチャンネルＩＧＦＥＴ１１８は、中程度にドープしたＮ型主要ボディ物質部分６２０、中程度にドープしたＮ型中間ボディ物質部分６２２、中程度にドープしたＮ型上部ボディ物質部分６２４、ゲート誘電体層６２６、ｔＧｄＨの高厚さ値にあるゲート電極６２８、誘電体側壁スペーサ６３０及び６３２、及びメタルシリサイド層６３４，６３６，６３８、を包含しており、それらは、夫々、ＮチャンネルＩＧＦＥＴ１１６の領域５９０，５９２，５９４，５９６，５９８，６００，６０２，６０４，６０６，６０８と同じに構成されている。Ｎ主要ボディ物質部分６２０はＰ−基板領域１３６の上側に存在しており且つそれとＰＮ接合２３４を形成している。
【０４１０】
対称的高電圧公称ＶＴＮチャンネルＩＧＦＥＴ１１６のスレッシュホールド電圧ＶＴは、０．４μｍの近傍における描画チャンネル長ＬＤＲ及び６−６．５ｎｍのゲート誘電体厚さにおいて、通常０．４Ｖ乃至０．６５Ｖであり、典型的には０．５Ｖ乃至０．５５Ｖである。対称的高電圧公称ＶＴＰチャンネルＩＧＦＥＴ１１８のスレッシュホールド電圧ＶＴは、０．３μｍの近傍における描画チャンネル長ＬＤＲ及び６−６．５ｎｍのゲート誘電体厚さにおいて、通常−０．５Ｖ乃至−０．７５Ｖであり、典型的には−０．６Ｖ乃至−０．６５Ｖである。対称的ＩＧＦＥＴ１１６及び１１８は、高電圧デジタル適用例、例えば３．０Ｖの動作範囲、に対して特に適している。
【０４１１】
Ｊ．公称スレッシュホールド電圧大きさの対称的低電圧ＩＧＦＥＴ
公称ＶＴ大きさの対称的低電圧充填したウエル相補的ＩＧＦＥＴ１２０及び１２２を図５−６のみを参照して説明する。ＩＧＦＥＴ１２０及び１２２は、夫々、増加したＶＴ大きさの低電圧低リーク対称的ＩＧＦＥＴ１０８及び１１０と同様に構成されるが、異なる点は、ＩＧＦＥＴ１２０及び１２２は、ＩＧＦＥＴ１０８及び１１０においてオフ状態電流リークを減少させ且つそれらのスレッシュホールド電圧の大きさを増加させるＰスレッシュホールド調節ボディ物質部分４５８及びＮスレッシュホールド調節ボディ物質部分４９８に類似した表面隣接スレッシュホールド調節ボディ物質部分を欠如していることである。ＮチャンネルＩＧＦＥＴ１２０は、概略、上に引用した米国特許第６，５４８，８４２号に記載されているようなＮチャンネルＩＧＦＥＴ２０と実質的に同じに構成される。ＰチャンネルＩＧＦＥＴ１２２は、同様に、概略、米国特許第６，５４８，８４２号に記載されているＰチャンネルＩＧＦＥＴと実質的に同じに構成される。
【０４１２】
前述したことを銘記して、ＮチャンネルＩＧＦＥＴ１２０は、上部半導体表面に沿ってアクティブ半導体島状部１６０内に位置されている一対のほぼ同一のＮ型Ｓ／Ｄゾーン６４０及び６４２を有している。Ｓ／Ｄゾーン６４０及び６４２は、Ｐ−基板領域１３６と結合してＩＧＦＥＴ１２０用のボディ物質を構成するＰ型充填した主要ウエル領域２００のチャンネルゾーン６４４によって分離されている。Ｐ型ボディ物質充填したウエル２００は、（ａ）Ｎ型Ｓ／Ｄゾーン６４０と第１ＰＮ接合６４６を、（ｂ）Ｎ型Ｓ／Ｄゾーン６４２と第２ＰＮ接合６４８を、形成している。
【０４１３】
各Ｎ型Ｓ／Ｄゾーン６４０又は６４２は、非常に高度にドープした主要部分６４０Ｍ又は６４２Ｍ、及び一層軽度にドープしているが尚且つ高度にドープしている横方向延長部６４０Ｅ又は６４２Ｅ、から構成されている。ほぼ同一のＮ＋＋主要Ｓ／Ｄ部分６４０Ｍ及び６４２Ｍはほぼ同一のＮ＋Ｓ／Ｄ延長部６４０Ｅ及び６４２Ｅよりも一層深くに延在している。チャンネルゾーン６４４は、Ｓ／Ｄ延長部６４０Ｅ及び６４２Ｅによって、上部半導体表面に沿って終端されている。
【０４１４】
Ｓ／Ｄ延長部６４０Ｅ及び６４２Ｅは、通常、対称的低電圧低リークＮチャンネルＩＧＦＥＴ１０８のＳ／Ｄ延長部４４０Ｅ及び４４２Ｅと同時にＮ型浅いＳ／Ｄ延長部ドーパントのイオン注入によって画定される。Ｎ型浅いＳ／Ｄ延長部注入は、以下に示す如く、対称的低電圧低ＶＴＮチャンネルＩＧＦＥＴ１１２のＳ／Ｄ延長部５２０Ｅ及び５２２Ｅ及び対称的高電圧公称ＶＴＮチャンネルＩＧＦＥＴ１１６のＳ／Ｄ延長部５８０Ｅ及び５８２Ｅの両方を画定するために使用されるＮ型ディープＳ／Ｄ延長部注入よりも一層浅くに実施される。その結果、対称的空のウエルＩＧＦＥＴ１１２のＳ／Ｄ延長部５２０Ｅ及び５２２Ｅ及び対称的充填したウエルＩＧＦＥＴ１１６のＳ／Ｄ延長部５８０及び５８２は、対称的充填したウエルＩＧＦＥＴ１２０のＳ／Ｄ延長部６４０Ｅ及び６４２Ｅよりも一層深くに延在している。
【０４１５】
Ｐ型ボディ物質充填した主要ウエル２００の一対のほぼ同一の中程度にドープした横方向に分離されたハローポケット部分６５０が、夫々、Ｓ／Ｄゾーン６４０及び６４２に沿って上部半導体表面へ延在しており且つＳ／Ｄゾーン６４０及び６４２の間の夫々の位置において終端している。図５−６は、Ｓ／Ｄゾーン６４０及び６４２がハローポケット６５０及び６５２よりも一層深くに延在している状態を示している。ハローポケット６５０及び６５２は、夫々、Ｓ／Ｄゾーン６４０及び６４２の下側を横方向へ延在している。ＩＧＦＥＴ１０８のハローポケット部分４５０及び４５２の場合の如く、ハローポケット６５０及び６５２は、上部半導体表面下側の最大濃度に到達するＰ型Ｓ／Ｄハロードーパントで画定されている。
【０４１６】
ハローポケット部分６５０及び６５２外側のＰ型ボディ物質充填した主要ウエル２００の物質は、中程度にドープした主要ボディ物質部分６５４、及び中程度にドープした更なるボディ物質部分６５６、から構成されている。Ｐボディ物質部分６５４及び６５６は、夫々、ＩＧＦＥＴ１０８のＰボディ物質部分４５４及び４５６と同じ構成されているが、異なる点としては、Ｐ更なるボディ物質部分６５５はハローポケット６５０及び６５２の間の上部半導体表面へ延在していることである。Ｐボディ物質部分６５４及び６５６は、夫々、Ｐ型充填した主要ウエルドーパント及びＰ型ＡＰＴドーパントで画定されている。従って、ボディ物質部分６５４及び６５６は、しばしば、ここでは、夫々、Ｐ充填したウエル主要ボディ物質部分６５４及びＰＡＰＴボディ物質部分６５６として呼称される。
【０４１７】
チャンネルゾーン６４４（図５−６においては特に区画を示していない）は、Ｓ／Ｄゾーン６４０及び６４２の間のＰ型モノシリコンの全てから構成されている。より詳細には、チャンネルゾーン６４４は、ＡＰＴボディ物質部分６５６の表面隣接下側に存在するセグメント、及び（ａ）図５−６の例に示されている如くＳ／Ｄゾーン６４０及び６４２がハローポケット６５０及び６５２よりも一層深くに延在している場合には、Ｐハローポケット部分６５０及び６５２の全て、又は（ｂ）それらがＳ／Ｄゾーン６４０及び６４２よりも一層深くに延在している場合には、ハローポケット６５０及び６５２の表面隣接セグメント、によって形成されている。ハローポケット６５０及び６５２は、ウエル２００の直接隣接物質よりも一層高度にドープしたＰ型である。
【０４１８】
ＩＧＦＥＴ１２０は、更に、ｔＧｄＬの低厚さ値にあるゲート誘電体層６６０、ゲート電極６６２、誘電体側壁スペーサ６６４及び６６６、及びメタルシリサイド層６６８，６７０，６７２を包含しており、それらは、夫々、ＩＧＦＥＴ１０８の領域４６０，４６２，４６４，４６６，４６８，４７０，４７２と同じに構成されている。
【０４１９】
公称ＶＴの低電圧ＰチャンネルＩＧＦＥＴ１２２は、導電型を逆にして、ＮチャンネルＩＧＦＥＴ１２０と基本的に同じに構成されている。図５−６を参照すると、ＰチャンネルＩＧＦＥＴ１２２は、上部半導体表面に沿ってアクティブ半導体島状部１６２内に位置されている一対のほぼ同一のＰ型Ｓ／Ｄゾーン６８０及び６８２を有している。Ｓ／Ｄゾーン６８０及び６８２は、ＩＧＦＥＴ１２２のボディ物質を構成しているＮ型充填した主要ウエル領域２０２のチャンネルゾーン６８４によって分離されている。Ｎ型ボディ物質充填したウエル２０２は、（ａ）Ｐ型Ｓ／Ｄゾーン６８０と第１ＰＮ接合６８６を、且つ（ｂ）Ｐ型Ｓ／Ｄゾーン６８２と第２ＰＮ接合６８８を、形成している。
【０４２０】
ＰチャンネルＩＧＦＥＴ１２２用のボディ物質が、ＰチャンネルＩＧＦＥＴ１２０における如く充填した主要ウエルと半導体ボディの下側に存在する物質との結合ではなく、充填した主要ウエルで形成されるという条件下において、ＰチャンネルＩＧＦＥＴ１２２は、導電型を逆にして、ＮチャンネルＩＧＦＥＴ１２０と同じに構成される。従って、ＰチャンネルＩＧＦＥＴ１２２は、ほぼ同一の中程度にドープしたＮ型ハローポケット部分６９０及び６９２、中程度にドープしたＮ型主要ボディ物質部分６９４、中程度にドープしたＮ型更なるボディ物質部分６９６、ｔＧｄＬの低厚さ値にあるゲート誘電体層７００、ゲート電極７０２、誘電体側壁スペーサ７０４及び７０６、及びメタルシリサイド層７０８，７１０，７１２を包含しており、それらは、夫々、ＮチャンネルＩＧＦＥＴ１２０の領域６５０，６５２，６５４，６５６，６６０，６６２，６６４，６６６，６６８，６７０，６７２と同じに構成されている。
【０４２１】
Ｎ主要ボディ物質部分６９４はＰ−基板領域１３６の上側に存在しており且つそれとＰＮ接合２３６を形成している。又、各Ｐ型Ｓ／Ｄゾーン６８０又は６８２は、非常に高度にドープした主要部分６８０Ｍ又は６８２Ｍ及び一層軽度にドープしている尚且つ高度にドープしている横方向延長部６８０Ｅ又は６８２Ｅ、から構成されている。ＮチャンネルＩＧＦＥＴ１２０のＰ型充填した主要ウエル２００のドーピングについての説明の全ては、導電型を逆にし且つＮチャンネルＩＧＦＥＴ１２０の領域２００，６４０，６４０Ｍ，６４０Ｅ，６４２，６４２Ｍ，６４２Ｅ，６４４，６５０，６５２，６５４，６５６を、夫々、ＰチャンネルＩＧＦＥＴ１２２の領域２０２，６８０，６８０Ｍ，６８０Ｅ，６８２，６８２Ｍ，６８２Ｅ，６８４，６９０，６９２，６９４，６９６で置換させた場合に、ＰチャンネルＩＧＦＥＴ１２２のＮ型充填した主要ウエル２０２に適用される。
【０４２２】
対称的低電圧公称ＶＴＮチャンネルＩＧＦＥＴ１２０のスレッシュホールド電圧ＶＴは通常０．２５Ｖ乃至０．４５Ｖであり、典型的には０．３５Ｖである。対称的低電圧公称ＶＴＰチャンネルＩＧＦＥＴ１２２のスレッシュホールド電圧ＶＴは通常−０．２Ｖ乃至−０．４Ｖであり、典型的には−０．３Ｖである。これらのＶＴ範囲及び典型的な値は、０．１３μｍの描画チャンネル長ＬＤＲ及び２ｎｍのゲート誘電体厚さにおいてのＩＧＦＥＴ１２０及び１２２の短チャンネル実現例に対してのものである。対称的ＩＧＦＥＴ１２０及び１２２は、特に、低電圧デジタル適用例、例えば１．２Ｖの動作範囲、に対して特に適している。
【０４２３】
Ｋ．対称的高電圧低スレッシュホールド電圧ＩＧＦＥＴ
対称的高電圧低ＶＴ空のウエル相補的ＩＧＦＥＴ１２４及び１２６を図５−７のみを参照して説明する。更に以下に説明する如く、ＩＧＦＥＴ１２４及び１２６は、夫々、低電圧低ＶＴＩＧＦＥＴ１１２及び１１４と実質的に同じに構成されるが、異なる点は、ＩＧＦＥＴ１２４及び１２６は、高電圧動作に適したものであるように、一層長いチャンネル長で一層大きなゲート誘電体層のものである、ことである。
【０４２４】
ＮチャンネルＩＧＦＥＴ１２４は、上部半導体表面に沿ってアクティブ半導体島状部１６４内に位置されている一対のほぼ同一のＮ型Ｓ／Ｄゾーン７２０及び７２２を有している。Ｓ／Ｄゾーン７２０及び７２２は、Ｐ−基板領域１３６と共にＩＧＦＥＴ１２４のボディ物質を構成しているＰ型空の主要ウエル領域２０４のチャンネルゾーン７２４によって分離されている。Ｐ型ボディ物質空のウエル２０４は、（ａ）Ｎ型Ｓ／Ｄゾーン７２０と第１ＰＮ接合７２６を、且つ（ｂ）Ｎ型Ｓ／Ｄゾーン７２２と第２ＰＮ接合７２８を、形成している。
【０４２５】
各Ｎ型Ｓ／Ｄゾーン７２０又は７２２は、非常に高度にドープした主要部分７２０Ｍ又は７２２Ｍ、及び一層軽度にドープしているが尚且つ高度にドープしている横方向延長部７２０Ｅ又は７２２Ｅ、から構成されている。ほぼ同一のＮ＋横方向Ｓ／Ｄ延長部７２０Ｅ及び７２２Ｅは、Ｎ＋＋主要Ｓ／Ｄ部分７２０Ｍ及び７２２Ｍよりも一層深くに延在している。チャンネルゾーン７２４は、Ｓ／Ｄ延長部７２０Ｅ及び７２２Ｅによって上部半導体表面に沿って終端されている。
【０４２６】
Ｓ／Ｄ延長部７２０Ｅ及び７２２Ｅは、通常、非対称的ＮチャンネルＩＧＦＥＴ１００のドレイン延長部２４２Ｅと同時に、且つ、従って、通常、対称的低電圧低ＶＴＮチャンネルＩＧＦＥＴ１１２のＳ／Ｄ延長部５２０Ｅ及び５２２Ｅ及び対称的高電圧公称ＶＴＮチャンネルＩＧＦＥＴ１１６のＳ／Ｄ延長部５８０及び５８２と同時に、Ｎ型ディープＳ／Ｄ延長部ドーパントのイオン注入によって画定される。以下に示す如く、対称的低電圧低リークＮチャンネルＩＧＦＥＴ１０８のＳ／Ｄ延長部４４０Ｅ及び４４２Ｅ、更に、通常、対称的低電圧公称ＶＴＮチャンネルＩＧＦＥＴ１２０のＳ／Ｄ延長部６４０Ｅ及び６４２Ｅを画定するために使用されるＮ型浅いＳ／Ｄ延長部注入は、Ｎ型ディープＳ／Ｄ延長部注入よりも一層浅くに実施される。その結果、対称的空のウエルＩＧＦＥＴ１２４のＳ／Ｄ延長部７２０Ｅ及び７２２Ｅは、対称的充填したウエルＩＧＦＥＴ１０８のＳ／Ｄ延長部４４０Ｅ及び４４２Ｅ及び対称的充填したウエルＩＧＥＴ１２０のＳ／Ｄ延長部６４０Ｅ及び６４２Ｅの両方よりも、一層深くに延在している。
【０４２７】
Ｐ型ボディ物質空の主要ウエル２０４のＰ型ドーパントは、Ｐ型空の主要ウエルドーパント及びＰ−基板領域１３６の実質的に一定のＰ型バックグランドドーパント、から構成されている。空のウエル２０４内のＰ型空の主要ウエルドーパントは平均深さｙＰＷＰＫにおいてディープ表面下濃度最大に到達するので、ウエル２０４内のＰ型空の主要ウエルドーパントの存在は、ウエル２０４内の全Ｐ型ドーパントの濃度を、ウエル２０４内の実質的にディープ表面下濃度最大の位置においてディープ局所的表面下濃度最大に到達させる。空のウエル２０４内のディープＰ型空のウエル濃度最大の位置から、上部半導体表面へ向けて、仮想的垂直線に沿って、チャンネルゾーン７２４を介して移る場合に、ウエル２０４内のＰ型ドーパントの濃度は、記号「ｐ」で示される中程度のドーピングから記号「ｐ−」で示される軽度のドーピングへ徐々に降下する。図５−７における点線７３０は、それより下側においては、空のウエル２０４内のＰ型ドーパント濃度が中程度のＰドーピングにあり、それより上側においては、ウエル２０４内のＰ型ドーパント濃度が軽度のＰ−ドーピングにある位置を概略的に表している。
【０４２８】
ＩＧＦＥＴ１１２の場合の如く、ＩＧＦＥＴ１２４はハローポケット部分を有するものではない。チャンネルゾーン７２４（図５−７においては特に区画を示していない）は、Ｓ／Ｄゾーン７２０及び７２２の間のＰ型モノシリコンの全てから構成されており、ウエル２０４のＰ−上部部分の表面隣接セグメントによってもっぱら形成されている。ＩＧＦＥＴ１２４は、更に、ｔＧｄＨの高厚さ値にあるゲート誘電体層７３６、ゲート電極７３８、誘電体側壁スペーサ７４０及び７４２、及びメタルシリサイド層７４４，７４６，７４８を包含しており、それらは、夫々、ＮチャンネルＩＧＦＥＴ１１２の領域５３６，５３８，５４０，５４２，５４４，５４６，５４８と同じに構成されている。
【０４２９】
高電圧低ＶＴＰチャンネルＩＧＦＥＴ１２６は、導電型を逆にして、ＮチャンネルＩＧＦＥＴ１２４と基本的に同じに構成されている。図５−７を参照すると、ＰチャンネルＩＧＦＥＴ１２６は、上部半導体表面に沿ってアクティブ半導体島状部１６６内に位置されている一対のほぼ同一のＰ型Ｓ／Ｄゾーン７５０及び７５２を有している。Ｓ／Ｄゾーン７５０及び７５２は、ＩＧＦＥＴ１２６用のボディ物質を構成しているＮ型空の主要ウエル領域２０６のチャンネルゾーン７５４によって分離されている。Ｎ型ボディ物質空のウエル２０６は、（ａ）Ｐ型Ｓ／Ｄゾーン７５０と第１ＰＮ接合を、及び（ｂ）Ｐ型Ｓ／Ｄゾーン７５２と第２ＰＮ接合７５８を、形成している。
【０４３０】
各Ｎ型Ｓ／Ｄゾーン７５０及び７５２は、非常に高度にドープした主要部分７５０Ｍ又は７５２Ｍ及び一層軽度にドープしているが尚且つ高度にドープしている横方向延長部７５０Ｅ又は７５２Ｅ、から構成されている。ほぼ同一のＮ＋Ｓ／Ｄ延長部７５０Ｅ及び７５２Ｅがほぼ同一のＮ＋＋主要Ｓ／Ｄ部分７５０Ｍ及び７５２Ｍよりも一層深くに延在している。チャンネルゾーン７５４は、Ｓ／Ｄ延長部７５０Ｅ及び７５２Ｅによって、上部半導体表面に沿って終端されている。
【０４３１】
Ｓ／Ｄ延長部７５０Ｅ及び７５２Ｅは、通常、非対称的ＰチャンネルＩＧＦＥＴ１０２のドレイン延長部２８２Ｅと同時に、且つ従って、通常、対称的低電圧低ＶＴＰチャンネルＩＧＦＥＴ１１４のＳ／Ｄ延長部５５０Ｅ及び５５２Ｅと同時に且つ対称的高電圧公称ＶＴＰチャンネルＩＧＦＥＴ１１８のＳ／Ｄ延長部６１０及び６１２と同時に、Ｐ型ディープＳ／Ｄ延長部ドーパントのイオン注入によって画定される。対称的低電圧低リークＰチャンネルＩＧＦＥＴ１１０のＳ／Ｄ延長部４８０Ｅ及び４８２Ｅ及び通常対称的低電圧公称ＶＴＰチャンネルＩＧＦＥＴ１２２のＳ／Ｄ延長部６８０Ｅ及び６８２Ｅを画定するために使用されるＰ型浅いＳ／Ｄ延長部注入は、以下に示す如く、Ｐ型ディープＳ／Ｄ延長部注入よりも一層浅くに実施される。従って、対称的空のウエルＩＧＦＥＴ１２６のＳ／Ｄ延長部７５０Ｅ及び７５２Ｅは、対称的充填したウエルＩＧＦＥＴ１１０のＳ／Ｄ延長部４８０Ｅ及び４８２Ｅ及び対称的充填したウエルＩＧＦＥＴ１２２のＳ／Ｄ延長部６８０Ｅ及び６８２Ｅの両方よりも一層深くに延在している。
【０４３２】
Ｎ型ボディ物質空の主要ウエル２０６におけるＮ型ドーパントは、Ｎ型空の主要ウエルドーパントからもっぱら構成されている。従って、空のウエル２０６内のＮ型ドーパントは、平均深さｙＮＷＰＫにおいてディープ表面下濃度最大の位置に到達する。空のウエル２０６内のＮ型からのウエル濃度最大の位置から、上部半導体表面へ向かって、仮想的垂直線ンに沿って、チャンネルゾーン７５４を介して、移る場合に、ウエル２０６内のＮ型ドーパントの濃度は、記号「Ｎ」で示される中程度のドーピングから記号「Ｎ−」で示される軽度のドーピングへ徐々に降下する。図５−７における点線７６０は、それより下側においては、空のウエル２０６内のＮ型ドーパント濃度が中程度のＮドーピングにあり、且つそれより上側においては、ウエル２０６内のＮ型ドーパント濃度が軽度のＮ−ドーピングにある位置を概略的に表している。
【０４３３】
前述したことを前提に、ＰチャンネルＩＧＦＥＴ１２６は、導電型を逆にして、ＮチャンネルＩＧＦＥＴ１２４と同じに構成されている。従って、ＰチャンネルＩＧＦＥＴ１２６は、更に、ｔＧｄＨの高厚さ値にあるゲート誘電体層７６６、ゲート電極７６８、誘電体側壁スペーサ７７０及び７７２、及びメタルシリサイド層７７４，７７６，７７８を包含しており、それらは、夫々、ＮチャンネルＩＧＦＥＴ１２４の領域７３６，７３８，７４０，７４２，７４４，７４６，７４８と同じに構成されている。ＮチャンネルＩＧＦＥＴ１２４の場合の如く、ＰチャンネルＩＧＦＥＴ１２６はハローポケット部分を有するものではない。チャンネルゾーン７５４（図５−７においては特に区画は示していない）は、Ｓ／Ｄゾーン７５０及び７５２の間のモノシリコン全てから構成されており、もっぱらウエル２０６のＮ−上部部分の表面隣接セグメントによって形成されている。
【０４３４】
対称的高電圧低ＶＴＮチャンネルＩＧＦＥＴ１２４のスレッシュホールド電圧ＶＴは、０．５μｍの近傍における描画チャンネル長ＬＤＲで且つ６−６．５ｎｍのゲート誘電体厚さにおいて、通常−０．１乃至０．０５Ｖであり、典型的に−０．０２５Ｖである。対称的高電圧低ＶＴＰチャンネルＩＧＦＥＴ１２６のスレッシュホールド電圧ＶＴは、同様に、０．５μｍの近傍における描画チャンネル長ＬＤＲにおいて且つ６−６．５ｎｍのゲート誘電体厚さにおいて、通常０．０５Ｖ乃至０．２５Ｖであり、典型的に０．１５Ｖである。対称的ＩＧＦＥＴ１２４及び１２６は、特に、高電圧ＩＧＦＥＴ１１６及び１１８よりも一層低い大きさのスレッシュホールド電圧ＶＴを必要とし且つ増加したチャンネル長Ｌを受け付けることが可能な高電圧アナログ及びデジタル適用例、例えば１．２Ｖの動作範囲、に対して適している。
【０４３５】
Ｌ．対称的ネイティブ（native）低電圧ＮチャンネルＩＧＦＥＴ
対称的ネイティブ低電圧ＩＧＦＥＴ１２８及び１３０は、両方共Ｎチャンネルであり、図５−８のみを参照して説明する。公称ＶＴの大きさのＩＧＦＥＴ１２８は、上部半導体表面に沿ってのアクティブ半導体島状部１６８内に位置されている一対のほぼ同一のＮ型Ｓ／Ｄゾーン７８０及び７８２を有している。Ｓ／Ｄゾーン７８０及び７８２は、Ｐ−基板領域１３６で主に形成されているＰ型ボディ物質のチャンネルゾーン７８４によって分離されている。ＩＧＦＥＴ１２８用のＰ型ボディ物質は、（ａ）Ｎ型Ｓ／Ｄゾーン７８０と第１ＰＮ接合７８６を、且つ（ｂ）Ｎ型Ｓ／Ｄゾーン７８２と第２ＰＮ接合７８８を、形成している。
【０４３６】
各Ｎ型Ｓ／Ｄゾーン７８０又は７８２は、非常に高度にドープした主要部分７８０Ｍ又は７８２Ｍと、一層軽度にドープしているが尚且つ高度にドープしている横方向延長部７８０Ｅ又は７８２Ｅと、から構成されている。ほぼ同一のＮ＋＋主要Ｓ／Ｄ部分７８０Ｍ及び７８２Ｍがほぼ同一のＮ＋ソース延長部７８０Ｅ及び７８２Ｅよりも一層深くに延在している。チャンネルゾーン７８４が、Ｓ／Ｄ延長部７８０Ｅ及び７８２Ｅによって上部半導体表面に沿って終端されている。
【０４３７】
Ｐ−基板領域１３６に加えて、ＩＧＦＥＴ１２８用のボディ物質は、夫々Ｓ／Ｄゾーン７８０及び７８２に沿って上部半導体表面まで延在しており且つＳ／Ｄゾーン７８０及び７８２の間の夫々の位置において終端している一対のほぼ同一の中程度にドープした横方向に分離されたハローポケット部分７９０及び７９２を包含している。図５−８は、Ｓ／Ｄゾーン７８０及び７８２がハローポケット７９０及び７９２よりも一層深くに延在している場合を示している。代替的に、ハローポケット７９０及び７９２はＳ／Ｄゾーン７８０及び７８２よりも一層深くに延在することが可能である。ハローポケット７９０及び７９２は、夫々、Ｓ／Ｄゾーン７８０及び７８２の下側を横方向に延在している。
【０４３８】
チャンネルゾーン７８４（図５−８においては特に区画を示していない）は、Ｓ／Ｄゾーン７８０及び７８２の間のＰ型モノシリコンの全てから構成されている。特に、チャンネルゾーン７８４は、Ｐ−基板領域１３６の表面隣接セグメント及び（ａ）図５−８の例に示されている如くＳ／Ｄゾーン７８０及び７８２がハローポケット７９０及び７９２よりも一層深くに延在している場合には、Ｐハローポケット部分７９０及び７９２の全て、又は（ｂ）それらがＳ／Ｄゾーン７８０及び７８２よりも一層深くに延在する場合には、ハローポケット７９０及び７９２の表面隣接セグメント、によって形成されている。基板領域１３６は軽度にドープされているので、ハローポケット７９０及び７９２は、ＩＧＦＥＴ１２８用のボディ物質の直接隣接物質よりも一層高度にドープされたＰ型である。
【０４３９】
ｔＧｄＬの低厚さ値にあるゲート誘電体層７９６が上部半導体表面上に位置されており且つチャンネルゾーン７８４にわたり延在している。ゲート電極７９８がチャンネルゾーン７８４の上方でゲート誘電体層７９６の上に位置されている。ゲート電極７９８が各Ｎ＋Ｓ／Ｄ延長部７８０Ｅ又は７８２Ｅの一部にわたり延在しているが、通常は、いずれのＮ＋＋主要Ｓ／Ｄ部分７８０Ｍ又は７８２Ｍのどの部分にわたるものでもない。誘電体側壁スペーサ８００及び８０２が、夫々、ゲート電極７９８の反対側即ち両側の横断方向側壁に沿って位置されている。メタルシリサイド層８０４，８０６，８０８が、夫々、ゲート電極７９８及びＳ／Ｄ部分７８０Ｍ及び７８２Ｍの上部に沿って位置されている。
【０４４０】
図５−８を参照すると、低ＶＴ大きさの対称的ネイティブ低電圧ＮチャンネルＩＧＦＥＴ１２０が、上部半導体表面に沿ってアクティブ半導体島状部１７０内に位置されている一対のほぼ同一のＮ型Ｓ／Ｄゾーン８１０及び８１２を有している。Ｓ／Ｄゾーン８１０及び８１２は、ＩＧＦＥＴ１３０用のＰ型ボディ物質を構成するＰ−基板領域１３６のチャンネルゾーン８１４によって分離されている。Ｐ−ボディ物質基板領域１３６は、（ａ）Ｎ型Ｓ／Ｄゾーン８１０と第１ＰＮ接合８１６を、（ｂ）Ｎ型Ｓ／Ｄゾーン８１２と第２ＰＮ接合８１８を、形成している。
【０４４１】
各Ｎ型Ｓ／Ｄゾーン８１０又は８１２は、非常に高度にドープした主要部分８１０Ｍ又は８１２Ｍ及び一層軽度にドープしているが尚且つ高度にドープしている横方向延長部８１０Ｅ又は８１２Ｅから構成されている。ほぼ同一のＮ＋Ｓ／Ｄ延長部８１０Ｅ及び８１２Ｅがほぼ同一のＮ＋＋主要Ｓ／Ｄ部分８１０Ｍ及び８１２Ｍよりも一層深くに延在している。チャンネルゾーン８１４は、Ｓ／Ｄ延長部８１０Ｅ及び８１２Ｅによって上部半導体表面に沿って終端されている。
【０４４２】
ＩＧＦＥＴ１３０は、該ＩＧＦＥＴのＰ型ボディ物質内に位置されており、Ｓ／Ｄゾーン８１０及び８１２に沿って夫々延在しており、且つ該ＩＧＦＥＴのボディ物質の隣接物質よりも一層高度にドープされたＰ型であるハローポケット部分を有するものではない。チャンネルゾーン８１４（図５−８においては特に区画を示していない）は、Ｓ／Ｄゾーン８１０及び８１２の間のＰ型モノシリコンの全てから構成されており、従ってもっぱらＰ−基板領域１３６の表面隣接セグメントによって形成されている。
【０４４３】
ｔＧｄＬの低厚さ値にあるゲート誘電体層８２６が上部半導体表面上に位置されており且つチャンネルゾーン８１４にわたり延在している。ゲート電極８２８が各Ｎ＋Ｓ／Ｄ延長部８１０Ｅ又は８１２Ｅの一部にわたり延在しているが、通常は、いずれのＮ＋＋主要Ｓ／Ｄ部分８１０Ｍ又は８１２Ｍのどの部分にもわたるものではない。誘電体側壁スペーサ８３０及び８３２が、夫々、ゲート電極８２８の両側の横断方向側壁上に位置されている。メタルシリサイド層８３４，８３６，８３８が、夫々、ゲート電極８２８及び主要Ｓ／Ｄ部分８１０Ｍ及び８１２Ｍの上部に沿って位置されている。
【０４４４】
対称的ネイティブ低電圧公称ＶＴＮチャンネルＩＧＦＥＴ１２８のスレッシュホールド電圧ＶＴは、０．３μｍの描画チャンネル長ＬＤＲで且つ２ｎｍのゲート誘電体厚さにおいて、通常は０．２Ｖ乃至０．４５Ｖであり、典型的には０．３Ｖ乃至０．３５Ｖである。対称的ネイティブ低電圧低ＶＴＮチャンネルＩＧＦＥＴ１３０のスレッシュホールド電圧ＶＴは、１μｍの描画チャンネル長ＬＤＲで且つ２ｎｍのゲート誘電体厚さにおいて、通常は−０．１５乃至０．１Ｖであり、典型的には−０．０３Ｖである。対称的ネイティブＩＧＦＥＴ１２８及び１３０は、特に、低電圧アナログ及びデジタル適用例、例えば１．２Ｖの動作範囲、に適している。
【０４４５】
Ｍ．対称的ネイティブ高電圧ＮチャンネルＩＧＦＥＴ
対称的ネイティブ高電圧ＩＧＦＥＴ１３２及び１３４は、両方共Ｎチャンネルであり、図５−９のみを参照して説明する。公称ＶＴ大きさのＩＧＦＥＴ１３２は、上部半導体表面に沿ってアクティブ半導体島状部１７２内に位置されている一対のほぼ同一のＮ型Ｓ／Ｄゾーン８４０及び８４２を有している。Ｓ／Ｄゾーン８４０及び８４２は、主にＰ−基板領域１３６で形成されているＰ型ボディ物質のチャンネルゾーン８４４によって分離されている。ＩＧＦＥＴ１３２用のＰ型ボディ物質は、（ａ）Ｎ型Ｓ／Ｄゾーン８４０と第１ＰＮ接合８４６を、及び（ｂ）Ｎ型Ｓ／Ｄゾーン８４２と第２ＰＮ接合８４８を、形成している。各Ｎ型Ｓ／Ｄゾーン８４０又は８４２は、非常に高度にドープした主要部分８４０Ｍ又は８４２Ｍ及び一層軽度にドープしているが尚且つ高度にドープしている横方向延長部８４０Ｅ又は８４２Ｅから構成されている。
【０４４６】
ＩＧＦＥＴ１３２は、更に、一対のほぼ同一の中程度にドープしている横方向に分離されているハローポケット部分８５０及び８５２、ｔＧｄＨの高厚さ値にあるゲート誘電体層８５６、ゲート電極８５８、誘電体側壁スペーサ８６０及び８６２、及びメタルシリサイド層８６４，８６６，８６８、を包含している。図５−８と５−９とを比較することにより理解される如く、ネイティブＮチャンネルＩＧＦＥＴ１３２と１２８との間の唯一の構造的差異は、ＩＧＦＥＴ１３２はＩＧＦＥＴ１２８よりも一層大きなゲート誘電体厚さのものであり、従ってＩＧＦＥＴ１３２はＩＧＦＥＴ１２８よりも一層大きな電圧範囲にわたって動作することが可能である、ということである。従って、ＩＧＦＥＴ１３２の領域８４０，８４２，８４４，８５０，８５２，８５６，８５８，８６０，８６２，８６４，８６６，８６８は、ＩＧＦＥＴ１２８の領域７８０，７８２，７８４，７９０，７９２，７９６，７９８，８００，８０２，８０４，８０６，８０８と夫々同じに構成されている。
【０４４７】
図５−９を参照すると、低ＶＴ大きさの対称的ネイティブ高電圧ＮチャンネルＩＧＦＥＴ１３４は、上部半導体表面に沿ってアクティブ半導体島状部１７４内に位置されている一対のほぼ同一のＮ型Ｓ／Ｄゾーン８７０及び８７２を有している。Ｓ／Ｄゾーン８７０及び８７２は、ＩＧＦＥＴ１３４用のＰ型ボディ物質を構成するＰ−基板領域１３６のチャンネルゾーン８７４によって分離されている。Ｐ−ボディ物質基板領域１３６は、（ａ）Ｎ型Ｓ／Ｄゾーン８７０と第１ＰＮ接合８７６を、且つ（ｂ）Ｎ型Ｓ／Ｄゾーン８７２と第２ＰＮ接合を、形成している。各Ｎ型Ｓ／Ｄゾーン８７０又は８７２は、非常に高度にドープした主要部分８７０Ｍ又は８７２Ｍと、一層軽度であるが尚且つ高度にドープしている横方向延長部８７０Ｅ又は８７２Ｅと、から構成されている。
【０４４８】
ＩＧＦＥＴ１３４は、更に、ｔＧｄＨの高厚さ値にあるゲート誘電体層８８６、ゲート電極８８８、誘電体側壁スペーサ８９０及び８９２、及びメタルシリサイド層８９４，８９６，８９８、を包含している。図５−８と５−９との比較は、ネイティブＮチャンネルＩＧＦＥＴ１３４及び１３０の間の唯一の構造的差異は、ＩＧＦＥＴ１３４がＩＧＦＥＴ１３０よりも一層大きなゲート誘電体厚さのものであり、従ってＩＧＦＥＴ１３４はＩＧＦＥＴ１３０よりも一層大きな電圧範囲にわたって動作することが可能であるということである。従って、ＩＧＦＥＴ１３４の領域８７０，８７２，８７４，８８６，８８８，８９０，８６２，８９４，８９６，８９８は、夫々、ＩＧＦＥＴ１３０の領域８１０，８１２，８１４，８２６，８２８，８３０，８３２，８３４，８３６，８３８と同じに構成されている。
【０４４９】
対称的ネイティブ高電圧公称ＶＴＮチャンネルＩＧＦＥＴ１３２のスレッシュホールド電圧ＶＴは、０．３μｍの近傍における描画チャンネル長ＬＤＲであって且つ６−６．５ｎｍのゲート誘電体厚さにおいて、通常は０．５Ｖ乃至０．７Ｖであり、典型的には０．６Ｖである。対称的ネイティブ高電圧低ＶＴＮチャンネルＩＧＦＥＴ１３４のスレッシュホールド電圧ＶＴは、１．０μｍの近傍における描画チャンネル長ＬＤＲであって且つ６−６．５ｎｍのゲート誘電体厚さにおいて、通常、−０．３Ｖ乃至−０．０５Ｖであって、典型的には−０．２Ｖ乃至０．１５Ｖである。対称的ネイティブＩＧＦＥＴ１３２及び１３４は、特に、高電圧アナログ及びデジタル適用例、例えば３．０Ｖの動作範囲、に適している。
【０４５０】
Ｎ．対称的ＩＧＦＥＴにおけるドーパント分布
例示した対称的ＩＧＦＥＴは全て対称的で長手方向にグレイデッドしたドーパント分布を有している。対称的ＮチャンネルＩＧＦＥＴ１１２及び１２４は、夫々、Ｐ型空の主要ウエル領域１９２及び２０４を使用しており、非対称的ＮチャンネルＩＧＦＥＴ１００のドレイン２４２を介しての垂直ドーパント分布に類似した垂直Ｓ／Ｄドーパント分布を有している。対称的ＰチャンネルＩＧＦＥＴ１１４及び１２６は、夫々、Ｎ型空の主要ウエル領域１９４及び２０６を使用しており、非対称的ＰチャンネルＩＧＦＥＴ１０２のドレイン２８２を介しての垂直ドーパント分布に類似した垂直Ｓ／Ｄドーパント分布を有している。
【０４５１】
各対称的ＮチャンネルＩＧＦＥＴ１０８，１１６又は１２０は、Ｐ型充填した主要ウエル領域１８８，１９６又は２００を使用しており、全Ｐ型ドーパントの濃度が、最大ウエル濃度深さｙＰＷＰＫから上方へ、仮想的垂直線に沿って、そのＩＧＦＥＴのＳ／Ｄゾーンの各々を介して、上部半導体表面へ移る場合に、１０の係数未満だけ増加、減少する垂直ドーパント分布を有している。ＩＧＦＥＴ１０８，１１６又は１２０のＰ型主要ウエル１８８，１９６又は２００に対する深さｙＰＷＰＫは、そのＩＧＦＥＴのＳ／Ｄゾーンの各々の最大深さｙＳＤよりも上部半導体表面下側に、１０倍を超えること無しに、好適には５倍を超えること無しに、より好適には４倍を超えること無しに、一層深くにおいて発生する。
【０４５２】
各対称的ＰチャンネルＩＧＦＥＴ１１０，１１８又は１２２は、Ｎ型充填した主要ウエル領域１９０，１９８又は２０２を使用しており、同様に、全Ｎ型ドーパントの濃度が、最大ウエル濃度深さｙＮＷＰＫから上方へ、仮想的垂直線に沿って、そのＩＧＦＥＴのＳ／Ｄゾーンの各々を介して、上部半導体表面へ移る場合に、１０の係数未満だけ増加又は減少する垂直ドーパント分布を有している。ＩＧＦＥＴ１１０，１１８又は１２２のＰ型主要ウエル１９０，１９８又は２０２用の深さｙＰＷＰＫは、そのＩＧＦＥＴのＳ／Ｄゾーンの各々の最大深さｙＳＤよりも上部半導体表面下側に、１０倍を超えること無しに、好適には５倍を超えること無しに、より好適には４倍をこえること無しに、一層深くに発生する。
【０４５３】
例示したネイティブＩＧＦＥＴを含む例示した対称的ＩＧＦＥＴにおけるドーパント分布に関する更なる情報は、上に引用した国際特許出願＿＿＿＿、代理人ドケット番号ＮＳ−７００５ＷＯにおいて提示されている。
【０４５４】
Ｏ．本ＢＪＴ及びＩＧＦＥＴの全てに一般的に適用可能な情報
ＢＪＴ１０１，１０１Ｗ，１０１Ｙ，１０３，１０３Ｖ，１０３Ｗ，１０３Ｙを集約的に例示したＢＪＴとして呼称することとすると、該例示したＢＪＴの横方向間隔部分２６９−１，２６９−２，３４９−１，３４９−２は、代替的に、ドープした非モノシリコン以外の物質で形成することが可能である。例えば、横方向間隔部分２６９−１，２６９−２，３４９−１，３４９−２は、実質的にイントリンシック即ち真性の非モノシリコン、例えば、実質的にイントリンシックなポリシリコン、実質的にイントリンシックな非晶質シリコン、又は実質的にイントリンシックな多結晶シリコン、で形成することが可能である。横方向間隔部分２６９−１，２６９−２，３４９−１，３４９−２は、又、耐火性メタルで形成することが可能である。
【０４５５】
該例示したＮチャンネルＩＧＦＥＴのゲート電極は、好適には全て、図５の例においては非常に高度にＮ型にドープされているポリシリコンから構成されている。代替的に、該例示したＮチャンネルＩＧＦＥＴのゲート電極は、その他の導電性物質、例えば、耐火性メタル、メタルシリサイド、又は導電性であるように十分にＰ型にドープされているポリシリコン、で形成することが可能である。図５の例においては、該例示したＰチャンネルＩＧＦＥＴのゲート電極は全て好適には非常に高度にＰ型にドープしたポリシリコンから構成されている。該例示したＰチャンネルＩＧＦＥＴのゲート電極は、代替的に、耐火性メタル、メタルシリサイド、又は導電性であるように十分にＮ型にドープされているポリシリコン、等のその他の導電性物質で形成することが可能である。各この様な耐火性メタル又はメタルシリサイドは、スレッシュホールド電圧ＶＴの適切な値を達成するための適宜の仕事関数を有すべく選択される。
【０４５６】
各ゲート電極２６２，３０２，３４６，３８６，４６２，５０２，５３８，５６８，５９８，６２８，６６２，７０２，７３８，７６８，７９８，８２８，８５８又は８８８及びその上側に存在するメタルシリサイド層２６８，３０８，３５２，３９２，４６８，５０８，５４４，５７４，６０４，６３４，６６８，７０８，７４４，８０４，８３４，８６４又は８９４の組合せは複合ゲート電極として見ることが可能である。該例示したＢＪＴのメタルシリサイド層２５１，２５３−１，２５３−２，２５５，２７９−１，３３１，３３３−１，３３３−２，３３５，３５１−１，３５１−２を含むメタルシリサイド層は、典型的に、コバルトシリサイドから構成されている。ニッケルシリサイド又はプラチナシリサイドを代替的にメタルシリサイド層用に使用することが可能である。
【０４５７】
該例示したＢＪＴの分離用誘電体スペーサ２７１−１，２７１−２，２７３−１，２７３−２，３５１−１，３５１−２，３５３−１，３５３−２及び該例示したＩＧＦＥＴのゲート側壁スペーサ２６４，２６６，３０４，３０６，３４８，３５０，３８８，３９０，４６４，４６６，５０４，５０６，５４０，５４２，５７０，５７２，６００，６０２，６３２，６６４，６６６，７０４，７０６，７４０，７４２，７７０，７７２，８００，８０２，８３０，８３２，８６０，８９０，８９２の各々は、便宜上、トランジスタの幅の方向に見た場合に概略的に湾曲した斜辺を有する直角三角形のような断面形状をしたものとして図５に示してある。この様なスペーサ形状は、ここでは、湾曲した三角形状として呼称する。該分離用誘電体スペーサ及びゲート側壁スペーサは、例えば「Ｌ」形状のようなその他の形状を有することも可能である。分離用誘電体スペーサ及びゲート側壁スペーサの形状は、トランジスタ製造期間中に著しく修正される場合がある。
【０４５８】
ＩＧＦＥＴ特性を改善するために、ゲート側壁スペーサは、好適には、上に引用した国際特許出願＿＿＿＿、代理人ドケット番号ＮＳ−７１９２ＷＯに記載されているように処理される。該例示したＢＪＴの分離用誘電体スペーサはゲート誘電体スペーサと同じステップで形成されるので、該分離用誘電体スペーサもそのような態様で処理される。特に、該分離用誘電体スペーサ及びゲート側壁スペーサは、初期的には、湾曲した三角形状のものとして形成される。メタルシリサイド層の形成前に、該分離用誘電体スペーサ及びゲート側壁スペーサは、メタルシリサイド層の形成を容易化させるために、Ｌ形状のものであるように修正される。該分離用誘電体スペーサ及びゲート側壁スペーサは、図５の半導体構成体においてはＬ形状となる。
【０４５９】
空乏領域（不図示）が、ＩＧＦＥＴ動作期間中に、各例示したＩＧＦＥＴのチャンネルゾーンの上部表面に沿って延在する。各例示した高電圧ＩＧＦＥＴの表面空乏領域は、通常は０．０５μｍ未満であり、典型的には０．０３μｍの近傍である最大厚さを有している。各延長型ドレインＩＧＦＥＴ１０４又は１０６の表面空乏領域の最大厚さは、通常は０．０６μｍ未満であり、典型的には０．０４μｍ近傍である。各例示した低電圧ＩＧＦＥＴの表面空乏領域の最大厚さは、通常は０．０４μｍ未満であり、典型的には０．０２μｍの近傍である。
【０４６０】
Ｐ．相補的ＢＪＴ／相補的ＩＧＦＥＴ半導体構成体の製造
Ｐ１．一般的な製造情報
図１８ａ−１８ｃ、１８ｄ（０）−１８ｗ（０）、１８ｄ（１）−１８ｗ（１）、１８ｄ（２）−１８ｗ（２）、１８ｄ（３）−１８ｗ（３）（集約的に「図１８」）は、相補的ＢＪＴ１０１及び１０２及び全ての該例示したＩＧＦＥＴ、即ち、相補的非対称的高電圧ＩＧＦＥＴ１００及び１０２、相補的延長型ドレインＩＧＦＥＴ１０４及び１０６、対称的高電圧ＩＧＦＥＴ１００及び１０２、相補的延長型ドレインＩＧＦＥＴ１０４及び１０６、対称的非ネイティブＮチャンネルＩＧＦＥＴ１０８，１１２，１１６，１２０，１２４、夫々対応する対称的非ネイティブＰチャンネルＩＧＦＥＴ１１０，１１４，１１８，１２２，１２６、及び対称的ネイティブＮチャンネルＩＧＦＥＴ１２８，１３０，１３２，１３４、を包含するＣＢＪＴ／ＣＩＧＦＥＴ構成体を製造するための本発明に従う半導体プロセスを例示している。本製造プロセスの図示例示を容易化させるために、該例示したＩＧＦＥＴの長チャンネルバージョンに対する製造ステップを図１８に示してある。
【０４６１】
ディープＮウエル２０７，２０１，２１２を含むディープＮウエルの形成までの例示したＩＧＦＥＴ及びＢＪＴ１０１及び１０３の製造に関与するステップは、概略、図１８ａ−１８ｃに示してある。図１８ｄ（０）−１８ｗ（０）は、図５−１に示した如く、特に、ＢＪＴ１０１及び１０３へ通じる後のステップを示している。図１８ｄ（１）−１８ｗ（１）は、図５−１に示した如く、特に、非対称的高電圧ＩＧＦＥＴ１００及び１０２へ通じる後のステップを示している。図１８ｄ（２）−１８ｗ（２）は、図５−２に示した如く、特に、延長型ドレインＩＧＦＥＴ１０４及び１０６へ通じる後のステップを示している。図１８ｄ（３）−１８ｗ（３）は、図５−３に示した如く、特に、対称的低電圧低リークＩＧＦＥＴ１０８及び１１０へ通じる後のステップを示している。
【０４６２】
図１８は、図５−４乃至５−９に種々示したような対称的非ネイティブＩＧＦＥＴ１１２，１１４，１１６，１１８，１２０，１２２，１２４，１２６のいずれか、又は対称的ネイティブＮチャンネルＩＧＦＥＴ１２８，１３０，１３２，１３４のいずれかへ通じる後のステップを示すものではない。対称的ＩＧＦＥＴ１１２，１１４，１１６，１１８，１２０，１２２，１２４，１２６，１２８，１３０，１３２，１３４のいずれかを製造するために使用する後のステップについての説明を以下に提示するものでもない。それにも拘らず、図１８のプロセスは、ＩＧＦＥＴ１１２，１１４，１１６，１１８，１２０，１２２，１２４，１２６，１２８，１３０，１３２，１３４の各々を製造するために使用することが可能である。対称的ＩＧＦＥＴ１１２，１１４，１１６，１１８，１２０，１２２，１２４，１２６，１２８，１３０，１３２，１３４へ通じる後のステップの説明は、上に引用した国際特許出願＿＿＿＿、代理人ドケット番号ＮＳ−７００５ＷＯにおいて提示されている。この点に関して、対称的ＩＧＦＥＴ１１２，１１４，１１６，１１８，１２０，１２２，１２４，１２６，１２８，１３０，１３２，１３４のいずれもがＢＪＴ１０１及び１０３用のＰ型及びＮ型ベースドーパントをイオン注入するステップ期間中に何ら顕著な量の半導体ドーパントを受取るものではない。
【０４６３】
図１８の半導体製造プロセスは、より詳細には、ＢＪＴ１０１及び１０３及び該例示したＩＧＦＥＴに加えて、多くのタイプの半導体装置を製造するための能力を提供する半導体製造プラットフォームである。例えば、ＮＰＮＢＪＴ１００Ｗ，ＰＮＰＢＪＴ１０３Ｖ，ＰＮＰＢＪＴ１０３Ｗは、図１８の半導体製造プラットフォームに従って製造することが可能である。
【０４６４】
各例示した対称的長チャンネルＩＧＦＥＴの短チャンネルバージョンを、該例示した対称的長チャンネルＩＧＦＥＴを製造する場合に使用する製造ステップに従って同時的に製造することが可能である。ＩＧＦＥＴ１０８，１１０，１１２，１１４，１１６，１１８の短チャンネルバージョンは、長チャンネルＩＧＦＥＴ１０８，１１０，１１２，１１４，１１６，１１８よりも一層チャンネル長が短いものであるが、その他は、概略、同じ中間ＩＧＦＥＴ様相のものである。ＢＪＴ１０１及び１０３、ＢＪＴ１０１Ｗ，１０３Ｖ，１０３Ｗの内のいずれか、例示した対称的長チャンネルＩＧＦＥＴ、及びそれらの短チャンネルバージョンの同時的製造は、ＢＪＴに対して且つ長チャンネル及び短チャンネルＩＧＦＥＴの両方に対してのパターンを有するマスキングプレート（レチクル）で実現される。
【０４６５】
抵抗、コンデンサ、及びインダクタを図１８の半導体製造プラットフォームで容易に与えることが可能である。抵抗は、モノシリコン型及びポリシリコン型の両方とすることが可能である。例示したＩＧＦＥＴ及びＢＪＴを製造するために必要なステップの数を増加させること無しに、ダイオードを与えることが可能である。
【０４６６】
図１８の半導体製造プラットフォームは、ディープＮウエルを選択的に与える能力を包含しており、その例としては、ディープＮウエル２０７，２１０，２１２，３８１，３９１などがある。本ＣＢＪＴ／ＣＩＧＦＥＴ構成体における特定の位置においてのディープＮウエルの有無は、ディープＮウエルを画定する場合に使用されるマスキングプレートがその位置においてディープＮウエルに対するパターンを有するか否かに依存する。分離用ディープＮウエル３８１を有するＰＮＰＢＪＴ１０３Ｖは、ディープＮウエル３８１に対する位置においてディープＮウエルを画定するためのディープＮウエルマスキングプレートを構成することによって、分離用ディープＮウエルを欠如するＰＮＰＢＪＴ１０３を形成するために使用される製造ステップに従って同時的に形成することが可能である。ディープＮウエルマスキングプレートにおいて同様の変更を行って、ＮＰＮＢＪＴ１０１用のディープＮコレクタウエル２０７をＮＰＮＢＪＴ１０１Ｗ及びＰＮＰＢＪＴ１０３Ｗ用のディープＮウエル３９１へ変換させる。遅滞化させた応答を有するＮＰＮＢＪＴが所望される場合には、ディープＮコレクタウエル２０７を欠如するＮＰＮＢＪＴ１０１の遅滞化応答変形例を、ＢＪＴ１０１のその変形例に対して該位置におけるディープＮウエルを画定することを回避するようにディープＮウエルマスキングプレートを構成することによって、ＢＪＴ１０１を形成するために使用される製造ステップに従って同時的に形成することが可能である。
【０４６７】
非対称的ＩＧＦＥＴ１００及び１０２がディープＮウエル２１０を使用することに注意すると、ディープＮウエルを欠如する各非対称的ＩＧＦＥＴ１００又は１０２のバージョンは、ディープＮウエルを欠如するＩＧＦＥＴ１００又は１０２のバージョンに対してその位置においてディープＮウエルを画定することを回避すべくディープＮウエルマスキングプレートを構成することによって、ディープＮウエル２１０を有するＩＧＦＥＴ１００又は１０２を形成するために使用される製造ステップに従って同時的に形成することが可能である。相補的な態様において、ディープＮウエルを欠如する各例示した非ネイティブ対称的ＩＧＦＥＴを形成するために使用する製造ステップは、該例示した対称的ＩＧＦＥＴのそのバージョンに対して該位置にディープＮウエルを画定するためにディープＮウエルマスキングプレートを構成することによって、ディープＮウエルを有するバージョンにそれを与えるために同時的に使用することが可能である。このことは、該例示した対称的ＩＧＦＥＴの短チャンネルバージョンに適用される。
【０４６８】
該例示したＢＪＴ及びＩＧＦＥＴ及び上述したそれらの変形例のいずれか一つの製造は、図１８の半導体製造プラットフォームのいずれか特定の実現例から削除することが可能である。その場合には、この様な削除したＢＪＴ又はＩＧＦＥＴを製造する場合に使用されるいずれかのステップを、そのステップが本プラットフォーム実現例において製造中のその他のＢＪＴ又はＩＧＦＥＴを製造する場合に使用されていない範囲で、本半導体製造プラットフォームのその実現例から削除することが可能である。
【０４６９】
半導体ボディ内へ注入される半導体ドーパントのイオンは、入射軸にほぼ平行に上部半導体表面に入射される。上部半導体表面上への非垂直イオン入射の場合、その入射軸は垂直に対して傾斜角度αにあり、該垂直とは上部（又は下部）半導体表面に対してほぼ垂直に延在する仮想的垂直線であり、より詳細には、上部（又は下部）半導体表面に対してほぼ平行に延在する面に対して垂直に延在する仮想的垂直線である。該ＢＪＴの分離用誘電体層及び該ＩＧＦＥＴのゲート誘電体層が上部半導体表面に対してほぼ平行に横方向に延在するので、傾斜角度αは、代替的には、ＢＪＴの分離用誘電体層、又はＩＧＦＥＴのゲート誘電体層に対してほぼ垂直に延在する仮想的垂直線から測定したものとして記述することが可能である。
【０４７０】
イオン注入した半導体ドーパントのレンジ即ち範囲は、通常、イオンが注入物質に入る注入表面上の点から該注入物質内のドーパントの最大濃度の位置へ移動する場合に、ドーパント含有種の内の１個のイオンが該注入物質を介して移動する距離として定義される。半導体ドーパントが傾斜角度αが非ゼロの値においてイオン注入される場合には、注入レンジは、注入表面から注入物質内のドーパントの最大濃度の位置への深さを超える。イオン注入した半導体ドーパントのレンジは、代替的に、停止する前に注入物質を介してドーパント含有種のイオンが移動する平均距離として定義される。注入レンジに対するこれら２つの定義は、典型的には、ほぼ同じ数値結果を発生する。
【０４７１】
ハローポケットイオン注入ステップ及びＳ／Ｄ延長部イオン注入ステップの幾つかとは別に、図１８の半導体製造プラットフォームにおけるイオン注入ステップの全ては上部（又は下部）半導体表面に対してほぼ垂直に実施される。より詳細には、ほぼ垂直なイオン注入ステップの幾つかは、上部半導体表面に対して事実上垂直に、即ち傾斜角度αが実質的にゼロの値で、実施される。以下の記載において、傾斜角度αに対して何らの値が与えられていないか又は値の範囲が与えられていない場合には、各イオン注入においての傾斜角度αの値は実質的にゼロである。
【０４７２】
ほぼ垂直なイオン注入ステップの残りは傾斜角度αが小さな値、典型的は７°、に設定して実施される。この小さな垂直からの逸れは、不所望のイオンチャンネリング効果を回避するために使用される。説明の便宜上、垂直からの小さな逸れは、通常、図１８には表していない。
【０４７３】
角度付きイオン注入は、傾斜角度αの著しいゼロでは無い値で半導体ドーパントのイオンを注入することを意味している。角度付きイオン注入の場合、傾斜角度αは、通常、少なくとも１５°である。ＩＧＦＥＴが１個のハローポケット部分を有するか又は１対のハローポケット部分を有するかに依存して、角度付きイオン注入は、通常、ＩＧＦＥＴに各この様なハローポケット部分を与えるために使用される。角度付きイオン注入は、時々、ＩＧＦＥＴの或るものにＳ／Ｄ延長部を与えるために使用される。傾斜角度αは、通常、各特定の角度付きイオン注入期間中に一定であるが、時々、角度付き注入期間中に変化させることが可能である。
【０４７４】
上部（又は下部）半導体表面に対してほぼ平行に延在する面に対して垂直に見た場合に、その面上の傾斜角度の入射軸の画像は、少なくとも１個のＩＧＦＥＴの長手方向に対して方位角βにあり、従って、半導体ボディの主たる横方向の内の一つに対して方位角βにある。傾斜角度αが非ゼロ値にある各イオン注入は、通常、方位角βの一つ又はそれ以上の非ゼロ値において実施される。このことは、角度付きイオン注入、及びイオンチャンネリングを回避するために傾斜角度αの小さな値、典型的には７°、において実施される傾斜注入の両方に適用される。
【０４７５】
傾斜角度αの非ゼロ値におけるイオン注入の殆どは、通常、一つ又はそれ以上の対の異なる値の方位角βにおいて実施される。各対の値の方位角βは、通常、約１８０°異なる。ほぼ同じドーズ量のイオン注入した半導体ドーパントが該対の方位角値の各々の２つの値の各々において与えられる。
【０４７６】
傾斜したイオン注入期間中に半導体ドーパントを受取る一群のＩＧＦＥＴにおけるＩＧＦＥＴの全ての長手方向が該半導体ボディの同じ主たる横方向に延在している場合には、約１８０°だけ異なる一対の方位角値が必要であるに過ぎない。その場合には、全注入ドーズ量の半分が該方位角値の内の一つにおいて供給され、且つ全注入ドーズの残り半分が他方の方位角値において供給される。該２方位角値に対する一つの選択は、ＩＧＦＥＴの長手方向に対して平行に延在する半導体ボディの主たる横方向に対して０°及び１８０°である。
【０４７７】
その長手方向が半導体ボディの主たる横方向の内の両方に種々に延在する一群のＩＧＦＥＴに関して同時的に実施する傾斜したイオン注入に対して、方位角βの４つの異なる値、即ち２対の異なる方位角値、を使用することが可能である。各連続する対の値の方位角βは、通常、約９０°異なる。即ち、方位角βの４個の値は、β０、β０＋９０°、β０＋１８０°、β０＋２７０°であり、β０は０°から９０°の直ぐ下までの範囲の基本方位角値である。例えば、基本値β０が４５°である場合には、方位角βの４個の値は４５°、１３５°、２２５°、３１５°である。９０°の角度増分で４つの方位角値においてのイオン注入は、四象限注入（four-quadrant implant）と呼称される。全注入ドーズ量の約四分の一が４個の方位角値の各々において供給される。
【０４７８】
傾斜角度αが通常少なくとも１５°である角度付きイオン注入を含む、傾斜したイオン注入は、種々のその他の態様で行うことが可能である。その群内の各非対称的ＩＧＦＥＴにソース延長部のみ、又はソース側ハローポケット部分のみを与えるために同じ配向を有するべくレイアウトされている一群の非対称的ＩＧＦＥＴに関して角度付きイオン注入を同時的に実施する場合には、その角度付き注入を、単に単一の値、例えば０°、の方位角βで行うことが可能である。方位角βが時間と共に変化するように半導体ドーパントの供給源に対して半導体ボディを回転させながら傾斜させたイオン注入を行うことも可能である。例えば、方位角βは可変又は一定の割合で時間と共に変化することが可能である。注入ドーズ量は、典型的に、可変又は一定割合で半導体ボディへ供給される。
【０４７９】
傾斜したイオン注入は異なる傾斜注入ステップにおいて異なる態様で行うことが可能であるが、ゲート電極の形状を画定した後に一群のＩＧＦＥＴに関して同時的に実施される各傾斜させた注入は、好適には、全注入ドーズ量の約四分の一を各方位角値において供給しながら、β０、β０＋９０°、β０＋１８０°、β０＋２７０°の４つの方位角値において行われる。半導体ボディ上に一つの方向に配向されているＩＧＦＥＴの傾斜した注入特性は、夫々、該半導体ボディ上に別の態様で別の方向に配向されている場合がある同じ構成のＩＧＦＥＴの傾斜したイオン注入特性と夫々実施的に同じである。このことは、図１８の半導体製造プラットフォームの実現例に従って製造されるＩＣをＩＣ設計者が設計することを一層容易なものとさせている。
【０４８０】
ゲート電極形状が画定され後に実施され且つ半導体ボディの一つ又はそれ以上の選択した部分内にホトレジストマスク内の一つ又はそれ以上の開口を介して半導体ドーパントを導入するために使用される各イオン注入においては、該ホトレジストマスク、該ゲート電極（又はそれらのプリカーサー）、及び該ゲート電極の側部に沿って位置されている任意の物質、の組合せが、半導体ボディ上に入射するドーパントのイオンに対するドーパント阻止シールドとして作用する。ゲート電極の側部に沿って位置されている物質は、ゲート電極の少なくとも横断方向側部に沿って位置されている誘電体側壁スペーサを包含する場合がある。
【０４８１】
イオン注入が４個の９０°の増分値の方位角βにおいて実施される角度付き注入でありそのように注入される領域、例えばハローポケット部分及びＳ／Ｄ延長部の幾つか、の物質がゲート電極の下側に著しく延在している場合には、該ドーパント阻止シールドは、各ゲート電極下側の注入された物質をして、４個の増分β値の内の２つを超えることの無い値において入射するイオンを受取らせる場合がある。基本方位角値β０がゼロであって、４個の方位角値が０°、９０°、１８０°、２７０°である場合には、ゲート電極下側の物質は４個の０°、９０°、１８０°、２７０°の値の内の主に対応する一つのみにおいて入射するイオンを受取る。この入射するイオンのドーズ量Ｎ’は一象限ドーズ量Ｎ’１として呼称される。基本方位角値β０がゼロよりも一層大きい場合には、該ゲート電極下側の物質は主に４個のβ０、β０＋９０°、β０＋１８０°、β０＋２７０°の値の内の対応する一つにおいて入射する幾らかのイオンを受け取り、且つ該４個のβ０、β０＋９０°、β０＋１８０°、β０＋２７０°の値の内の対応する隣接する一つにおいて入射するその他のイオンを受取る。ゲート電極下側の物質によって受取られるイオンの全ドーズ量は近似的に次式で表される。
【０４８２】
【数１】
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【０４８３】
ゲート電極下側の物質によって受取られるイオンの最大ドーズ量Ｎ’ｍａｘは、基本方位角値β０が４５°である場合に発生する。式１を使用して、最大ドーズ量Ｎ’ｍａｘはＳＱＲＴ（２）Ｎ’１である。ＳＱＲＴ（２）は約１．４であるから、最大ドーズ量Ｎ’ｍａｘは一象限ドーズ量Ｎ’１よりも約４０％一層高いに過ぎない。説明の便宜上、ゲート電極下側の物質によって受取られるイオンのドーズ量Ｎ’は、そうでないことが表示されない限り、ここでは一象限ドーズ量Ｎ’１として近似させるが、実際のドーズ量Ｎ’は基本方位角値β０に依存してＮ’１から約１．４Ｎ’１へ変化する。
【０４８４】
図１８の製造プロセスにおけるＮ型イオン注入の各々において使用されるＮ型半導体ドーパントのドーパント含有粒子種は、そうでないことを表示しない限り、元素形態においての特定したＮ型ドーパントから構成されている。即ち、各Ｎ型イオン注入は、ドーパント元素を含有する化合物のイオンではなく、該特定したＮ型ドーパント元素のイオンで実施される。Ｐ型イオン注入の各々において使用されるＰ型半導体ドーパントのドーパント含有粒子種は、元素又は化合物形態におけるＰ型ドーパント、通常はボロン、から種々に構成される。従って、各Ｐ型イオン注入は、通常、ボロンイオンで、又は二フッ化ボロンのような化合物を含有するボロンのイオンで実施される。各イオン注入期間中のイオン化荷電状態は、そうでないことを表示しない限り、正のタイプの一価のイオン化である。
【０４８５】
Ｎ型及びＰ型ドーパントは、昇温（即ち、室温よりも一層高い温度）操作期間中に横方向及び垂直方向の両方に拡散する。ソース／ドレインゾーン及びハローポケット部分を画定するために使用されるドーパントの横方向及び垂直方向の拡散は、概略的に、図１８に表してある。空の主要ウエル領域を画定するドーパントの上方垂直拡散が図１８に示されている。何故ならば、これらのドーパントの上方拡散は本ＣＢＪＴ／ＣＩＧＦＥＴ構成体において空の主要ウエル領域を使用することの利益を享受するために重要だからである。図示の便宜上、空の主要ウエルドーパントの下方及び横方向拡散は図１８には表していない。更に、図１８はその他のウエルドーパントのいずれもの拡散を一般的に表しているものではない。
【０４８６】
昇温において実施されるものとして以下に記載する各アニール又はその他の操作は、ランプアップセグメントとランプダウンセグメントとを包含している。ランプアップセグメント期間中、その時に存在する半導体構成体の温度が低い値から表示した昇温へ増加される。半導体構成体の温度は該表示された昇温から、ランプダウンセグメント期間中に、低い値へ減少される。各アニール又はその他の高温操作のために以下に与える時間期間は、半導体構成体が表示された昇温にある時間である。スパイクアニールに対しては、表示された昇温における時間期間は与えられていない。何故ならば、ランプダウンセグメントはランプアップセグメントが終了し且つ半導体構成体の温度は表示した昇温に到達する直後に開始するからである。
【０４８７】
図１８における製造ステップの幾つかにおいて、２個のＩＧＦＥＴに対するアクティブ半導体領域上方にホトレジストマスクを介して開口が延在している。これら２個のＩＧＦＥＴが図１８の例示的断面において互いに横方向に隣接して形成される場合には、これらの２個のホトレジスト開口は、たとえそれらが別々の開口であるとして以下に記載する場合があったとしても、図１８においては単一の開口として示されている。
【０４８８】
図１８の図面中に表れる参照記号に続く文字「Ｐ」は、図５に示されており且つ「Ｐ」に先行する参照記号の部分によってそこに示されている領域に対するプリカーサー即ち前駆体である。該プリカーサーが図５における対応する領域を主に構成するのに十分に発展した場合に、文字「Ｐ」は図１８の図面における参照記号から取り除かれている。
【０４８９】
図１８ｄ（１）−１８ｗ（１）、１８ｄ（２）−１８ｙ（２）、１８ｄ（３）−１８ｙ（３）、１８ｄ（４）−１８ｙ（４）、１８ｄ（５）−１８ｙ（５）の断面図は、先の図から後の図へ移る場合に半導体構成体のその部分において変化が発生することを実質的に阻止する後の図におけるホトレジストマスク等の品目の存在に起因して２つの連続する断面図において半導体構成体のその部分が実質的に同じである多くの状態を包含している。図１８の図示を簡単化させるために、これらの状態の各々における後の図は、しばしば、著しく減少した符号付けで与えている。
【０４９０】
Ｐ２．ウエル形成
図１８の製造プロセスの開始点は、典型的に、高度にドープしたＰ型基板９２０と、上側に存在する軽度にドープしたＰ型エピタキシャル層１３６Ｐ、からなるモノシリコン半導体ボディである。図１８ａ参照のこと。Ｐ＋基板９２０は、典型的な固有抵抗の約０．０１５Ω・ｃｍを達成するために４×１０１８−５×１０１８原子数／ｃｍ３の濃度へボロンでドープした＜１００＞モノシリコンで形成した半導体ウエハである。簡単化のために、基板９２０は図１８の残部においては示していない。代替的に、開始点は、単に、Ｐ−エピタキシャル層１３６Ｐと実質的に同じに軽度にドープしたＰ型基板とすることが可能である。
【０４９１】
エピタキシャル層１３６Ｐは、典型的な固有抵抗の３０Ω・ｃｍを達成するために約４×１０１４原子数／ｃｍ３の濃度へボロンで軽度にＰ型にドープしたエピタキシャル成長させた＜１００＞モノシリコンから構成されている。エピタキシャル層１３６Ｐの厚さは、典型的に、５．５μｍである。図１８の製造プロセス用の開始点が軽度にドープしたＰ型基板である場合には、品目１３６ＰはＰ−基板である。
【０４９２】
例示したＢＪＴ及びＩＧＦＥＴの全てに対するアクティブ半導体島状部を包含する一群の横方向に分離されたアクティブモノシリコン半導体島状部９２２を画定するために、フィールド絶縁領域１３８を、図１８ｂに示した如くに、Ｐ−エピタキシャル層（又はＰ−基板）の上部表面に沿って設ける。例示したＢＪＴ及びＩＧＦＥＴに対するアクティブ島状部は。図１８ｂにおいては個別的に表示していない。アクティブ島状部９２２の付加的なもの（図１８ｂにおいてはこれらも個別的に表示していない）を使用してＩＧＦＥＴ主要ウエル領域１８０，１８２，１８４Ａ，１８６，１８８，１９０，１９２，１９４，１９６，１９８，２００，２０２，２０４，２０６、ＩＧＦＥＴディープＮウエル領域２１０，２１２、及び基板領域１３６への電気的コンタクトを与える。
【０４９３】
フィールド絶縁体１３８は、好適には、トレンチ酸化物技術に従って形成するが、局所的酸化技術に従って形成することも可能である。フィールド絶縁体の深さは、通常、０．３５−０．５５μｍであり、典型的には０．４５μｍである。フィールド絶縁体１３８を与える場合に、シリコン酸化物の薄いスクリーン絶縁層９２４をエピタキシャル層１３６Ｐの上部表面に沿って熱成長させる。
【０４９４】
ディープＮウエル２０７，２１０，２１２及びその他のディープＮウエルに対する位置の上方に開口を具備するホトレジストマスク９２６を、図１８ｃに示した如くに、スクリーン酸化物層９２４の上に形成する。該ディープＮウエルドーパントを、中程度のドーズ量で、ホトレジスト９２６における開口を介して、スクリーン酸化物９２４の露出された部分を介して、下側に存在するモノシリコンの垂直方向に対応する部分内にイオン注入させて、一群の横方向に分離されたディープＮ型ウエル領域９２８を画定し、その内の一つを図１８ｃに示してある。ホトレジスト９２６を除去する。上部半導体表面の下側に位置されており且つアクティブ島状部９２２の選択したもの内に上方へ延在するディープＮウエル領域９２８は、夫々、ディープＮウエル領域２０７，２１０，２１２及びその他のディープＮウエルに対するプリカーサーを構成している。
【０４９５】
該ディープＮウエルドーパントのドーズ量は、通常、１×１０１３−１×１０１４イオン数／ｃｍ２であり、典型的には１．５×１０１３イオン数／ｃｍ２である。該ディープＮウエルドーパントは、通常、燐又は砒素から構成される。燐がディープＮウエルドーパントを構成する典型的な場合には、注入エネルギは、通常、１，０００−３，０００キロエレクトロンボルト（「ｋｅＶ」）であり、典型的には１，５００ｋｅＶである。
【０４９６】
初期的迅速熱アニール（「ＲＴＡ」）を結果的に得られる半導体構成体に実施して、格子損傷を修復し且つ注入したディープＮウエルドーパントの原子をエネルギ的に一層安定な状態とさせる。該初期的ＲＴＡは、非反応性環境において、９００−１０５０℃、典型的には９５０−１０００℃において、５−２０秒、典型的には１０秒の間実施する。該ディープＮウエルドーパントは該ＲＴＡ期間中に垂直方向及び横方向に拡散する。このドーパント拡散は図１８には表示していない。
【０４９７】
図１８のプロセスの残部において、各処理段階におけるＣＢＪＴ／ＣＩＧＦＥＴ構成体を４つの図「１８ｚ（０）」「１８ｚ（１）」、「１８ｚ（２）」、「１８ｚ（３）」で示してあり、その場合に、「ｚ」は「ｄ」から「ｗ」へ変化する文字である。各図１８ｚ（０）は、図５−０におけるＢＪＴ１０１及び１０３を形成するためになされる付加的な処理を示している。各１８ｚ（１）は、図５−１における非対称的高電圧ＩＧＦＥＴ１００及び１０２を形成するために行なわれる付加的な処理を示している。各図１８ｚ（２）は、図５−２における非対称的延長型ドレインＩＧＦＥＴ１０４及び１０６を形成するために行なわれる付加的な処理を示している。各図１８ｚ（３）は、図５−３における対称的低電圧低リークＩＧＦＥＴ１０８及び１１０を形成するために行なわれる付加的な処理を示している。４つの図１８ｚ（０）−１８ｚ（３）からなる各グループは、便宜上、集約的に以下においては「図１８ｚ」として呼称するが、「ｚ」は「ｄ」から「ｗ」へ変化する。例えば、図１８ｄ（０）−１８ｄ（３）は集約的に「図１８ｄ」として呼称する。
【０４９８】
ＮＰＮＢＪＴ１０１用の島状部１３５Ｂの上方、非対称的ＰチャンネルＩＧＦＥＴ１０２用の島状部上方、及び延長型ドレインＩＧＦＥＴ１０４及び１０６のＮ型空の主要ウエル領域１８４Ｂ及び１８６Ａに対する位置の上方に開口を有するホトレジストマスク９３０を、図１８ｄに図示した如くに、スクリーン酸化物層９２４上に形成する。ＩＧＦＥＴ１０４のＰ型空の主要ウエル領域１８４Ａ用の意図した位置に最も近い空の主要ウエル１８４Ｂの側部を画定するホトレジストマスク９３０の端部は、空のウエル１８４Ａ及び１８４Ｂの間の分離距離ＬＷＷを制御するためにクリチカル即ち臨界的に制御される。ＩＧＦＥＴ１０６のＰ型空の主要ウエル領域１８６Ｂ用の意図した位置に最も近い空の主要ウエル１８６Ａの側部を画定するホトレジスト９３０の端部は、空のウエル１８６Ａ及び１８６Ｂの間の分離距離ＬＷＷを制御するためにクリチカルに制御される。
【０４９９】
Ｎ型空の主要ウエルドーパント（又はＮ型コレクタ／空の主要ウエルドーパント）を、中程度のドーズ量で、ホトレジスト９３０の開口を介して、スクリーン酸化物９２４の非被覆セクションを介して、下側に存在するモノシリコンの対応する部分内に垂直方向にイオン注入して、（ａ）ＢＪＴ１０１の浅いコレクタウエル領域１７５ＢのＮプリカーサー１７５ＢＰ、（ｂ）ＩＧＦＥＴ１０２の空の主要ウエル領域１８２に対するＮプリカーサー１８２Ｐ、及び（ｃ）ＩＧＦＥＴ１０４及び１０６の夫々の空の主要ウエル領域１８４Ｂ及び１８６Ａに対するＮプリカーサー１８４ＢＰ及び１８６ＡＰ、を画定する。プリカーサー浅いＮウエル１７５ＢＰは、ディープＮコレクタウエル領域２０７に対するプリカーサー２０７Ｐ内に延在しているが、それを介して途中までである。Ｎプリカーサー空の主要ウエル１８２Ｐ及び１８６ＡＰは、夫々、ディープＮウエル領域２１０及び２１２に対するプリカーサー２１０Ｐ及び２１２Ｐ内に延在しているが、それを介して途中までである。
【０５００】
Ｎ型空の主要ウエルドーパントのドーズ量は、通常１×１０１３−５×１０１３イオン数／ｃｍ２であり、典型的には２．５×１０１３−３×１０１３イオン数／ｃｍ２である。Ｎ型空の主要ウエルドーパントは、通常、燐又は砒素から構成されている。燐がＮ型空の主要ウエルドーパントを構成している典型的な場合には、注入エネルギは、通常３５０−５００ｋｅＶであり、典型的には４２５−４５０ｋｅＶである。
【０５０１】
Ｎプリカーサー空の主要ウエル領域１８２Ｐ，１８４ＢＰ，１８６ＡＰにおけるＮ型空の主要ウエルドーパントの濃度は、Ｎ型最終空の主要ウエル領域１８２，１８４Ｂ，１８６Ａにおけるようにほぼ同じ夫々の位置に沿って夫々の局所的最大に到達する。プリカーサー空の主要ウエル１８２Ｐ，１８４ＢＰ，１８６ＡＰの各々におけるＮ型空の主要ウエルドーパント濃度はほぼガウス態様で垂直方向に変化する。
【０５０２】
プリカーサー空の主要ウエル１８２Ｐ，１８４ＢＰ，１８６ＡＰの各々におけるＮ型空の主要ウエルドーパント濃度最大の位置から上部半導体表面へ向けて移る場合に、Ｎ型空の主要ウエルドーパント濃度は記号「ｎ」によって示される中程度のドーピングから記号「ｎ−」によって示される軽度のドーピングへ徐々に降下する。図１８ｄにおける点線２９６Ｐ，３４０Ｐ又は３７２Ｐは、基本的に、図５における点線２９６，３４０，３７２に対する夫々のプリカーサーを構成している。図５−２に示されているが、ＩＧＦＥＴ１０４及び１０６用の点線３４０及び３７２は、上述した如く、図１６ａ及び１６ｂにおいてのみ符号を付けてある。各プリカーサー点線２９６Ｐ，３４０Ｐ又は３７２Ｐは、従って、その下側においては、対応するプリカーサー空の主要ウエル１８２Ｐ，１８４ＢＰ又は１８６ＡＰにおけるＮ型空の主要ウエルドーパント濃度が中程度のＮドーピングにあり、且つそれより上側においては、プリカーサーウエル１８２Ｐ，１８４ＢＰ又は１８６ＡＰにおけるＮ型空の主要ウエルドーパント濃度が軽度のＮ−ドーピングにある位置を概略的に表している。
【０５０３】
ＩＧＦＥＴ１００及び１０４用のＮプリカーサー空の主要ウエル領域１８２Ｐ，１８４ＢＰ，１８６ＡＰは、製造プロセスのこの点においては上部半導体表面に到達するものではない。Ｐ−エピタキシャル層１３６Ｐの３つの分離した表面隣接部分１３６Ｐ１，１３６Ｐ２，１３６Ｐ３が、夫々、Ｎプリカーサー空の主要ウエル１８２Ｐ，１８４ＢＰ，１８６ＡＰの上方の島状部１４２，１４４Ｂ，１４６Ａ内に、夫々、存在している。分離したＰ−エピタキシャル部分１３６Ｐ３はプリカーサーディープＮウエル領域２１２Ｐの上側を横方向に延在している。分離したＰ−エピタキシャル層部分１３６Ｐ１−１３６Ｐ３は全てフィールド絶縁体１３８とＮ型モノシリコンとの結合によってエピタキシャル層１３６Ｐの下側に存在する残部から分離されている。
【０５０４】
（ａ）島状部１４２内の分離したエピタキシャル層部分１３６Ｐ１及び（ｂ）島状部１４６Ａ内のＮプリカーサー空の主要ウエル１８６ＡＰの上側に存在する分離したエピタキシャル層部分１３６Ｐ３の部分のセグメントによって形成されているＰ−モノシリコンの２つの領域は、最終的なＣＢＪＴ／ＣＩＧＦＥＴ構成体における夫々空の主要ウエル１８２及び１８６ＡのＮ−モノシリコンとなる。更に、島状部１４４Ｂ内の分離したエピタキシャル部分１３６Ｐ２及びＮプリカーサー空の主要ウエル１８４ＢＰ上方の島状部１４４Ａ内に位置されているエピタキシャル層１３６Ｐの（分離していない）部分によって形成されるＰ−モノシリコンの２つの領域は、最終的なＣＢＪＴ／ＣＩＧＦＥＴ構成体における空の主要ウエル１８４ＢのＮ−モノシリコンとなる。これらの４つのＰ―モノシリコンの領域は、Ｎ−モノシリコンへ変換させることが必要である。以下に説明する如く、これら４つのＰ−モノシリコン領域は、通常、後の製造ステップ、主に昇温において実施されるステップ、期間中にＮプリカーサー空の主要ウエル領域１８２Ｐ，１８４ＢＰ，１８６ＡＰからのＮ型空の主要ウエルドーパントの一部の上方拡散によってＮ−モノシリコンへ変換される。
【０５０５】
例えば、その後の昇温製造ステップ期間中にＮ型空の主要ウエルドーパントの一部の上方拡散を介してこれら４つのＰ−モノシリコン領域の各々がＮ−モノシリコンへ完全に変換されるであろうことに不確実性がある場合には、前述した４つのＰ−モノシリコン領域をＮ−モノシリコンへ変換させるために別のＮ型ドーピング操作を実施することが可能である。ホトレジスト９３０を除去する前に、Ｎ型補償用ドーパントと呼称されるＮ型半導体ドーパントを、低いドーズ量で、スクリーン酸化物９２４の非被覆セクションを介して下側に存在するモノシリコン内にイオン注入させてこれら４つのＰ−モノシリコン領域をＮ−モノシリコンへ変換させることが可能である。
【０５０６】
該４つのＰ−モノシリコン領域のいずれかが該Ｎ型補償用ドーパントを受け取ることが望まれない場合には、（ａ）島状部１４２及び（ｂ）Ｎ型空の主要ウエル領域１８４Ｂ及び１８６Ａに対する位置の選択したものの上方に開口を有する付加的なホトレジストマスク（不図示）をスクリーン酸化物層９２４上に形成することが可能である。次いで、該Ｎ型補償用ドーパントを、低いドーズ量で、該付加的なホトレジストマスクの開口を介して、該半導体ボディ内にイオン注入させ、その後に、該付加的なホトレジストを除去する。いずれの場合においても、Ｎ型補償用ドーパントのドーズ量は、通常、最終的な主要ウエル領域１８２，１８４Ｂ，１８６Ａの空のウエルの性質を維持するように妥当な程度可及的に低いものとすべきである。
【０５０７】
ＢＪＴ１０１用のプリカーサー浅いＮコレクタウエル領域１７５ＢＰは、同様に、製造プロセスのこの点においては上部半導体表面に到達していない。従って、Ｐ−エピタキシャル層１３６Ｐの別の分離した表面隣接部分１３６Ｐ１１がプリカーサー浅いＮコレクタウエル１７５ＢＰ上方の島状部１３５Ｂ内に存在している。Ｐ−モノシリコン部分１３６Ｐ１１は、最終的なＣＢＪＴ／ＣＩＧＦＥＴ構成体におけるＮ中間コレクタ部分２４５Ｉ及びＮ＋＋コレクタコンタクト部分２４５Ｃへ変換される。前述した４つのＰ−モノシリコン領域と異なり、この変換は後のＰ−モノシリコン部分１３６Ｐ１１内へのＮ型イオン注入の結果として発生する。
【０５０８】
ＰＮＰＢＪＴ１０３用の島状部１３７Ｂの上方、非対称的ＮチャンネルＩＧＦＥＴ１００用の島状部１４０の上方、延長型ドレインＩＧＦＥＴ１０４及び１０６のＰ型空の主要ウエル領域１８４Ａ及び１８６Ｂ用の位置の上方、及び分離用Ｐウエル領域２１６用の位置の上方、に開口を有しているホトレジストマスク９３２をスクリーン酸化物層９２４上に形成する。図１８ｅ参照のこと。ＩＧＦＥＴ１０４のＮ型空の主要ウエル領域１８４Ｂ用の意図した位置に最も近い空の主要ウエル１８４Ａの側部を画定するホトレジストマスク９３２の端部は、空のウエル１８４Ａ及び１８４Ｂの間の分離距離ＬＷＷを制御するためにクリチカルに制御される。ＩＧＦＥＴ１０６のＮ型空の主要ウエル領域１８６Ａ用の意図した位置に最も近い空の主要ウエル１８６Ｂの側部を画定するホトレジスト９３２の端部は、空のウエル１８６Ａ及び１８６Ｂの間の分離距離ＬＷＷを制御するためにクリチカルに制御される。
【０５０９】
Ｐ型空の主要ウエルドーパント（即ち、Ｐ型コレクタ／空の主要ウエルドーパント）が中程度のドーズ量でホトレジスト９３２における開口を介して、スクリーン酸化物９２４の非被覆セクションを介して、下側に存在する垂直方向に対応する部分内にイオン注入されて、（ａ）ＢＪＴ１０３の浅いコレクタウエル領域１７７Ｂに対するＰプリカーサー１７７ＢＰ、（ｂ）ＩＧＦＥＴ１００の空の主要ウエル領域１８０に対するＰプリカーサー１８０Ｐ，（ｃ）ＩＧＦＥＴ１０４及び１０６の夫々の空のウエル１８４Ａ及び１８６Ｂに対するＰプリカーサー１８４ＡＰ及び１８６ＢＰ、及び（ｄ）分離用Ｐウエル２１６に対するＰプリカーサー２１６Ｐ，を画定する。ホトレジスト９３２を除去する。Ｐプリカーサー空の主要ウエル領域１８０Ｐ及び１８６ＢＰは、夫々、プリカーサーディープＮウエル領域２１０Ｐ及び２１２Ｐ内に延在するが、途中までに過ぎない。
【０５１０】
Ｐ型空の主要ウエルドーパントのドーズ量は、通常１×１０１３−５×１０１３イオン数／ｃｍ２であり、典型的には２．５×１０１３−３×１０１３イオン数／ｃｍ２である。該Ｐ型空の主要ウエルドーパントは、通常、元素形態又は二フッ化ボロンの形態におけるボロンから構成されている。元素ボロンがＰ型空の主要ウエルドーパントを構成する典型的な場合に、注入エネルギは通常１００−２２５ｋｅＶであり、典型的には１５０−１７５ｋｅＶである。
【０５１１】
Ｐプリカーサー空の主要ウエル領域１８０Ｐ，１８４ＡＰ，１８６ＢＰにおけるＰ型空の主要ウエルドーパントの濃度は、Ｐ型最終空の主要ウエル領域１８０，１８４Ａ，１８６Ｂにおけるのとほぼ同じ夫々の位置に沿って夫々局所的最大に到達する。プリカーサー空の主要ウエル１８０Ｐ，１８４ＡＰ，１８６ＢＰの各々におけるＰ型空の主要ウエルドーパント濃度は垂直方向においてほぼガウス態様で変化する。
【０５１２】
プリカーサー空の主要ウエル１８０Ｐ，１８４ＡＰ，１８６ＢＰの各々におけるＰ型空の主要ウエルドーパント濃度の位置から上部半導体表面へ向かって移る場合に、Ｐ型空の主要ウエルドーパント濃度は、記号「ｐ」によって示される中程度のドーピングから記号「ｐ−」によって示される軽度のドーピングへ徐々に降下する。図１８ｅにおける点線２５６Ｐ，３３２Ｐ，３８０Ｐは、基本的に、図５における点線２５６，３３２，３８０に対する夫々のプリカーサーを構成している。図５−２には示してあるが、ＩＧＦＥＴ１０４及び１０６用の点線３３２及び３８０は、上述した如く、図１６ａ及び１６ｂにおいてのみ符号を付けてある。従って、各プリカーサー点線２５６Ｐ，３３２Ｐ又は３８０Ｐは、それより下側においては、対応するプリカーサー空の主要ウエル１８０Ｐ，１８４ＡＰ又は１８６ＢＰにおけるＰ型空の主要ウエルドーパント濃度が中程度のＰドーピングにあり、且つそれより上側においては、プリカーサーウエル１８０Ｐ，１８４ＡＰ又は１８６ＢＰにおけるＰ型空の主要ウエルドーパント濃度が軽度のＰ−ドーピングにある位置を概略的に示している。
【０５１３】
ＩＧＦＥＴ１０２及び１０６に対するＰプリカーサー空のウエル領域１８０Ｐ，１８４ＡＰ，１８６ＢＰは、製造プロセスのこの点においては上部半導体表面に到達していない。従って、Ｐ−エピタキシャル層１３６Ｐの２つの付加的な表面隣接部分１３６Ｐ５及び１３６Ｐ６が、夫々、Ｐプリカーサー空の主要ウエル１８０Ｐ及び１８６ＢＰの夫々上方の島状部１４０及び１４６Ｂ内に存在している。Ｐ−エピタキシャル層部分１３６Ｐ５及び１３６Ｐ６は全て、（ａ）フィールド絶縁体１３８、及び（ｂ）中程度にドープしたＰ型モノシリコン及び中程度にドープしたＮ型モノシリコン、の結合によってＰ−エピタキシャル層１３６Ｐの下側に存在するバルクから分離される。エピタキシャル層１３６の下側に存在するバルクからのこの分離に起因して、エピタキシャル層部分１３６Ｐ５及び１３６Ｐ６は、ここでは、分離したＰ−エピタキシャル層部分として呼称する。ＢＪＴ１０３用のＰプリカーサー浅いウエル領域１７７ＢＰも同様に製造プロセスのこの点においては上部半導体表面に到達するものではない。従って、Ｐ−エピタキシャル層１３６Ｐの更なる分離した表面隣接部分１３６Ｐ１２は、Ｐプリカーサー浅いウエル１７７ＢＰの上方の島状部１３７Ｂ内に存在している。
【０５１４】
ＮＰＮＢＪＴ１０１用の島状部１３５Ａ及び１３５Ｂの上方及び対称的ＰチャンネルＩＧＦＥＴ１１０用の島状部１５０の上方に開口を有するホトレジストマスク９３４は、図１８ｆに図示した如く、スクリーン酸化物層９２４上に形成させる。Ｎ型充填した主要ウエルドーパント（即ちＮ型コレクタ／充填した主要ウエルドーパント）を、中程度のドーズ量で、ホトレジスト９３４における開口を介して、スクリーン酸化物９２４の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内にイオン注入させて、（ａ）ＢＪＴ１０１の浅いコレクタウエル領域１７５Ａに対するＮプリカーサー１７５ＡＰ、及び（ｂ）ＩＧＦＥＴ１１０の充填したウエル主要ボディ物質部分４９４に対するＮプリカーサー４９４Ｐ、を画定する。プリカーサー浅いＮコレクタウエル１７５ＡＰはプリカーサーディープＮコレクタウエル領域１０７Ｐ内に延在するが、途中までに過ぎない。Ｎ型充填した主要ウエルドーパントは、そのＮ型ドーピングを増加させるために、プリカーサー浅いＮコレクタウエル領域１７５ＢＰ内に入る。Ｎ型充填した主要ウエル注入は、通常、Ｎ型空の主要ウエル注入と同じ条件及び同じＮ型ドーパントで行われる。
【０５１５】
ホトレジストマスク９３４が未だに所定位置にある場合に、Ｎ型ＡＰＴドーパント（即ちＮ型コレクタ／ＡＰＴドーパント）を中程度のドーズ量でホトレジスト９３４における開口を介して、スクリーン酸化物９２４の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内にイオン注入させて、（ａ）ＮＰＮＢＪＴ１０１の主要コレクタ部分２４５Ｍに対するＮプリカーサー２４５ＭＰ、（ｂ）ＢＪＴ１０１の中間コレクタ部分２４５Ｉに対するＮプリカーサー２４５ＩＰ、及び（ｃ）ＰチャンネルＩＧＦＥＴ１１０の中間ボディ物質部分４９６に対するＮプリカーサー４９６Ｐ、を画定する。ホトレジスト９３４を除去する。分離したＰ−エピタキシャル層部分１３６Ｐ１１をＮプリカーサー中間コレクタ部分２４５ＩＰへ変換させる。
【０５１６】
プリカーサーＮ主要コレクタ部分２４５ＭＰ及びプリカーサーＮ中間コレクタ部分２４５ＩＰは、夫々、プリカーサー浅いＮコレクタウエル領域１７５ＡＰ及び１７５ＢＰの上側に存在している。Ｎプリカーサー中間ボディ物質部分４９６ＰはＮプリカーサー充填したウエル主要ボディ物質部分４９４Ｐの上側に存在している。プリカーサーボディ物質部分４９４Ｐ及び４９６Ｐの各々は、通常、ＩＧＦＥＴ１１０のチャンネルゾーン４８４及びＳ／Ｄゾーン４８０及び４８２の各々の実質的に全てに対する意図した位置の下側を横方向に延在する。
【０５１７】
Ｎ型ＡＰＴドーパントのドーズ量は通常１×１０１２−６×１０１２イオン数／ｃｍ２であり、典型的には３×１０１２イオン数／ｃｍ２である。該Ｎ型ＡＰＴドーパントは、通常、燐又は砒素から構成されている。燐がＮ型ＡＰＴドーパントを構成する典型的な場合には、注入エネルギは７５−１５０ｋｅＶであり、典型的には１００−１２５ｋｅＶである。Ｎ型ＡＰＴ注入は、Ｎ型充填した主要ウエル注入の前に、ホトレジスト９３４で実施することが可能である。
【０５１８】
ＰＮＰＢＪＴ１０３用の島状部１３７Ａ及び１３７Ｂの上方及び対称的ＮチャンネルＩＧＦＥＴ１０８用の島状部１４８の上方に開口を有するホトレジストマスク９３６をスクリーン酸化物層９２４の上に形成する。図１８ｇを参照のこと。Ｐ型充填した主要ウエルドーパント（即ちＰ型コレクタ／充填した主要ウエルドーパント）を中程度のドーズ量でホトレジスト９３６における開口を介して、スクリーン酸化物９２４の非被覆セクションを介して下側に存在するモノシリコンの垂直方向に対応する部分内にイオン注入させて、（ａ）ＢＪＴ１０３の浅いコレクタウエル領域１７７Ａに対するＮプリカーサー１７７ＡＰ、及び（ｂ）ＩＧＦＥＴ１０８の充填したウエル主要ボディ物質部分４５４に対するＰプリカーサー４５４Ｐ、を画定する。Ｐ型充填した主要ウエルドーパントはプリカーサー浅いＮコレクタウエル領域１７７ＢＰに入りそのＰ型ドーピングを増加させる。Ｐ型充填した主要ウエル注入は、通常、Ｐ型空の主要ウエル注入と同じ条件及び同じＰ型ドーパントで行われる。
【０５１９】
ホトレジストマスク９３６が今だ所定位置にある間に、Ｐ型ＡＰＴドーパント（即ちＰ型コレクタ／ＡＰＴドーパント）を中程度のドーズ量でホトレジスト９３６における開口を介して、スクリーン酸化物９２４の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内にイオン注入させて、（ａ）ＰＮＰＢＪＴ１０３の主要コレクタ部分３２５Ｍに対するＰプリカーサー３２５ＭＰ、（ｂ）ＢＪＴ１０３の中間コレクタ部分３２５Ｉに対するＰプリカーサー３２５ＩＰ、及び（ｃ）ＩＧＦＥＴ１０８の中間ボディ物質部分４５６に対するＰプリカーサー４５６Ｐ、を画定する。ホトレジスト９３６を除去する。その結果、分離したＰ−エピタキシャル部分１３６Ｐ１２がＰプリカーサー中間コレクタ部分３２５ＩＰへ変換される。
【０５２０】
プリカーサーＰ主要コレクタ部分３２５ＭＰ及びプリカーサーＰ中間コレクタ部分３２５ＩＰは、夫々、プリカーサー浅いＰコレクタウエル領域１７７ＡＰ及び１７７ＢＰの上側に位置している。Ｐプリカーサー中間ボディ物質部分４５６ＰはＰプリカーサー充填したウエル主要ボディ物質部分４５４Ｐの上側に位置している。Ｐプリカーサーボディ物質部分４５４Ｐ及び４５６Ｐの各々は、通常、ＩＧＦＥＴ１０８のチャンネルゾーン４４４及びＳ／Ｄゾーン４４０及び４４２の各々の実質的に全てにたいして意図した位置の下側を横方向に延在する。
【０５２１】
Ｐ型ＡＰＴドーパントのドーズ量は、通常４×１０１２−１．２×１０１３イオン数／ｃｍ２であり、典型的には７×１０１２イオン数／ｃｍ２である。Ｐ型ＡＰＴドーパントは、通常、元素形態にあるか又は二フッ化ボロンの形態にあるボロンから構成されている。元素ボロンがＰ型ＡＰＴドーパントを構成する典型的な場合には、注入エネルギは５０−１２５ｋｅＶであり、典型的には７５−１００ｋｅＶである。Ｐ型ＡＰＴ注入は、Ｐ型充填した主要ウエル注入の前に、ホトレジスト９３６で実施することが可能である。
【０５２２】
該半導体ボディ内に導入された残存する半導体ドーパントのいずれもが、プリカーサーディープＮコレクタウエル２０７Ｐ内又はプリカーサーディープＮウエル２１０Ｐ及び２１２Ｐ（又はその他のプリカーサーディープＮウエル内）へ著しく入るものではない。初期的ＲＴＡがディープＮウエルドーパントの原子をエネルギ的に一層安定な状態とさせているので、プリカーサーディープＮウエル２０７Ｐ，２１０Ｐ，２１２Ｐは、夫々、実質的に最終のディープＮウエル２０７，２１０，２１２であり、従って、図１８の残りの図面においてはそのように表示してある。
【０５２３】
対称的ＰチャンネルＩＧＦＥＴ１１０用の島状部１５０の上方に開口を有するホトレジストマスク９３８を、図１８ｈに図示した如く、スクリーン酸化物層９２４上に形成する。Ｎ型スレッシュホールド調節ドーパントを、軽度乃至中程度のドーズ量で、ホトレジスト９３８における開口を介して、スクリーン酸化物９２４の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内にイオン注入させて、ＩＧＦＥＴ１１０の上部ボディ物質部分４９８に対するＮプリカーサー４９８Ｐを画定する。ホトレジスト９３８を除去する。Ｎプリカーサー上部ボディ物質部分４９８ＰはＮプリカーサー中間ボディ物質部分４９６Ｐの上側に存在している。Ｎプリカーサーボディ物質部分４９４Ｐ，４９６Ｐ，４９８ＰがＩＧＦＥＴ１１０の充填したウエル領域１９０に対するＮプリカーサー１９０Ｐを形成する。
【０５２４】
Ｎ型スレッシュホールド調節ドーパントのドーズ量は、通常１×１０１２−６×１０１２イオン数／ｃｍ２であり、典型的には３×１０１２イオン数／ｃｍ２である。Ｎ型スレッシュホールド調節ドーパントは、通常、砒素又は燐から構成されている。砒素がＮ型スレッシュホールド調節ドーパントを構成する典型的な場合には、注入エネルギは通常６０−１００ｋｅＶであり、典型的には８０ｋｅＶである。
【０５２５】
対称的ＮチャンネルＩＧＦＥＴ１０８用の島状部１４８の上方に開口を有するホトレジストマスク９４０をスクリーン酸化物層９２４の上に形成する。図１８ｉを参照のこと。Ｐ型スレッシュホールド調節ドーパントを、軽度乃至中程度のドーズ量で、ホトレジスト９４０における開口を介して、スクリーン酸化物９２４の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内にイオン注入させて、ＩＧＦＥＴ１０８の上部ボディ物質部分４５８に対するＰプリカーサー４５８Ｐを画定する。ホトレジスト９４０を除去する。Ｐプリカーサー上部ボディ物質部分４５８ＰがＰプリカーサー中間ボディ物質部分４５６Ｐの上側に位置している。Ｐプリカーサーボディ物質部分４５４Ｐ，４５６Ｐ，４５８ＰがＩＧＦＥＴ１０８の充填したウエル領域１８８に対するＰプリカーサー１８８Ｐを形成する。
【０５２６】
Ｐ型スレッシュホールド調節ドーパントのドーズ量は通常２×１０１２−８×１０１２イオン数／ｃｍ２であり、典型的には４×１０１２イオン数／ｃｍ２である。Ｐ型スレッシュホールド調節ドーパントは、通常、元素の形態か又は二フッ化ボロンの形態におけるボロンから構成されている。元素ボロンがＰ型スレッシュホールド調節ドーパントを構成する典型的な場合には、注入エネルギは、通常、１５−３５ｋｅＶであり、典型的には２５ｋｅＶである。
【０５２７】
傾斜角度αは、通常、Ｎ型ＡＰＴ注入、Ｐ型ＡＰＴ注入、Ｐ型スレッシュホールド調節注入に対して約７°である。傾斜角度αは前述した注入の残部に対しては約０°である。前述した注入の各々は方位角βの一つの値のみにおいて実施され、即ちその各々は単一象限注入である。方位角βは、Ｎ形ＡＰＴ注入、Ｐ型ＡＰＴ注入、及びＰ型スレッシュホールド調節注入に対して３０°−３５°であり、前述した注入の残部に対しては、約０°である。
【０５２８】
Ｐ３．ベース形成
ＮＰＮＢＪＴ１０１用の島状部１３５Ａの上方及びＰＮＰＢＪＴ１０３用の島状部１３７Ｂの上方に開口を有するホトレジストマスク９３９を、図１８ｊに図示した如く、スクリーン酸化物層９２４の上に形成する。ここではＰ型ベースドーパントとして呼称するＰ型半導体ドーパントを、中程度のドーズ量で、ホトレジスト９３９における開口を介して、スクリーン酸化物９２４の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内にイオン注入させて、ＢＪＴ１０１のＰ型ベース２４３に対するＰプリカーサー２４３Ｐを画定する。Ｐプリカーサーベース２４３ＰはプリカーサーＮ主要コレクタ部分２４５ＭＰの上側に存在している。Ｐ型ベースドーパントがプリカーサーＰ中間コレクタ部分３２５ＩＰに入り、そのＰ型ドーピングを増加させる。ホトレジスト９３９を除去する。
【０５２９】
Ｐ型ベースドーパントのドーズ量は、通常、１×１０１３−５×１０１３イオン数／ｃｍ２であり、典型的には２×１０１３−４×１０１３イオン数／ｃｍ２である。Ｐ型ベースドーパントは、通常、元素形態であるか又は二フッ化ボロンの形態にあるボロンから構成されている。ボロンがＰ型ベースドーパントを構成する典型的な場合には、注入エネルギは、通常、４０−１２０ｋｅＶであり、典型的には６０−８０ｋｅＶである。傾斜角度αは、Ｐ型ベース注入の場合には、実質的に０°である。
【０５３０】
ＰＮＰＢＪＴ１０３用の島状部１３７Ａの上方及びＮＰＮＢＪＴ１０１用の島状部１３５Ｂの上方に開口を有するホトレジストマスク９４１をスクリーン酸化物層９２４の上に形成する。図１８ｋを参照のこと。ここではＮ型ベースドーパントとして呼称されるＮ型半導体ドーパントを、中程度のドーズ量で、ホトレジスト９４１における開口を介して、スクリーン酸化物９２４の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内にイオン注入させて、ＢＪＴ１０３用のＮ型ベース３２３に対するＮプリカーサー３２３Ｐを画定する。Ｎプリカーサーベース３２３Ｐは、プリカーサーＰ主要コレクタ部分３２５ＭＰの上側に存在している。Ｎ型ベースドーパントがプリカーサーＮ中間コレクタ部分２４５ＩＰに入り、そのＮ型ドーピングを増加させる。ホトレジスト９４１を除去する。
【０５３１】
Ｎ型ベースドーパントのドーズ量は、通常、１×１０１３−５×１０１３イオン数／ｃｍ２であり、典型的には２×１０１３−４×１０１３イオン数／ｃｍ２である。Ｎ型ベースドーパントは、通常、砒素又は燐から構成される。Ｎ型ベースドーパントが燐から構成される典型的な場合には、注入エネルギは、通常、８０−２４０ｋｅＶであり、典型的には１６０−１８０ｋｅＶである。傾斜角度αは、Ｎ型ベース注入に対して、実質的に０°である。
【０５３２】
Ｐ４．横方向間隔部分及びゲート電極の形成
上部半導体表面はスクリーン酸化物層９２４を除去することによって露出され、且つ、典型的にはウエットケミカルプロセスによって、クリーニングされる。シリコン酸化物の犠牲層（不図示）を上部半導体表面に沿って熱成長させて上部半導体表面をゲート誘電体形成のために準備をする。犠牲酸化物層の厚さは、典型的に、少なくとも１０ｎｍである。該犠牲酸化物層は後に除去される。クリーニング操作及び犠牲酸化物層の形成及び除去は、上部半導体表面に沿っての欠陥及び／又は汚染を取除き、高品質の上部半導体表面とさせる。
【０５３３】
比較的厚いゲート誘電体を含む誘電体層９４２を、図１８ｌに図示した如くに、上部半導体表面に沿って設ける。厚い誘電体層９４２の複数部分は、（ａ）ＮＰＮＢＪＴ１０１用の分離用誘電体層２６７−１及び２６７−２、（ｂ）ＰＮＰＢＪＴ１０３用の分離用誘電体層３４７−１及び３４７−２、及び（ｃ）高ゲート誘電体厚さｔＧｄＨにあるゲート誘電体層、即ち非対称的ＩＧＦＥＴ１００及び１０２のゲート誘電体層２６０及び３００、延長型ドレインＩＧＦＥＴ１０４及び１０６のゲート誘電体層３４４及び３８４、及び例示した高電圧対称的ＩＧＦＥＴのゲート誘電体層、に対する横方向位置にあり、且つ後にそれらの一部を構成する。ｔＧｄｈ高厚さゲート誘電体層に対する横方向位置における誘電体層９４２のセクションの厚さにおけるその後の増加を許容するために、層９４２の厚さは意図したｔＧｄＨ厚さよりも多少小さく、典型的には０．２ｎｍだけ一層小さい。
【０５３４】
厚い誘電体層９４２は、通常、熱成長される。熱成長は、ウエット酸化環境において、９００−１１００℃、典型的には１０００℃、において、３０−９０秒，典型的には４５−６０秒で実施される。層９４２は、通常、実質的に純粋なシリコン酸化物から構成されており、それに対して、ウエット酸化環境は酸素及び水素で形成される。
【０５３５】
厚い誘電体層９４２の熱成長の高温条件はアニールとして作用し、それは、注入されたＰ型及びＮ型主要ウエルドーパントによって発生された格子損傷を修復し且つ注入したＰ型及びＮ型主要ウエルドーパントの原子をエネルギ的に一層安定した状態に配置させる。その結果、プリカーサーウエル領域２１６Ｐは、実質的に分離用Ｐウエル領域２１６となる。プリカーサー充填したウエル主要ボディ物質部分４５４Ｐは、ＩＧＦＥＴ１０８のＰ充填したウエル主要ボディ物質部分４５４となる。プリカーサー充填したウエル主要ボディ物質部分４９４Ｐは、ＩＧＦＥＴ１００のＮ充填したウエル主要ボディ物質部分４９４となる。
【０５３６】
厚い誘電体層９４２の熱成長の高温は、Ｐ型及びＮ型ウエル、ＡＰＴ、スレッシュホールド調節の夫々のドーパント、及びベースドーパント、特に主要ウエルドーパント、を垂直方向及び横方向に拡散させる。図１８ｌは空の主要ウエルドーパントの上方拡散を示しているに過ぎない。空の主要ウエルドーパントの上方拡散の結果として、プリカーサー空の主要ウエル領域１８０Ｐ，１８２Ｐ，１８４ＡＰ，１８４ＢＰ，１８６ＡＰ，１８６ＢＰは上方へ上部半導体表面へ向かって拡大する。
【０５３７】
プリカーサー空の主要ウエル１８０Ｐ，１８２Ｐ，１８４ＡＰ，１８４ＢＰ，１８６ＡＰ，１８６ＢＰは、それが充分に強いものである場合には、厚い誘電体層の熱成長期間中に、上部半導体表面に到達する場合がある。しかしながら、プリカーサー空のウエル１８０Ｐ，１８２Ｐ，１８４ＡＰ，１８４ＢＰ，１８６ＡＰ，１８６ＢＰは、典型的に、厚い誘電体層の熱成長期間中に、上部半導体表面へ向かって上方に途中まで拡大するに過ぎない。この状態は図１８ｌに示されている。プリカーサー空のウエル１８０Ｐ，１８２Ｐ，１８４ＡＰ，１８４ＢＰ，１８６ＡＰ，１８６ＢＰの上方拡大に起因して、分離したＰ−エピタキシャル層部分１３６Ｐ１−１３６Ｐ３，１３６Ｐ５，１３６Ｐ６は垂直方向に寸法が縮小する。
【０５３８】
対称的低電圧ＩＧＦＥＴ１０８及び１１０用の島状部１４８及び１５０の上方に開口を有するホトレジストマスク（不図示）を厚い誘電体層９４２の上に形成する。誘電体層９４２の被覆されていない物質を除去して島状部１４８及び１５０を露出させる。図１８ｍを参照すると、品目９４２Ｒは厚いゲート誘電体を含む誘電体層９４２の残部である。
【０５３９】
シリコンの薄い層（不図示）を対称的低電圧ＩＧＦＥＴ１０８及び１１０用の島状部１４８及び１５０の各々の上部表面に沿って除去して、エッチングプロセスの非理想的なシリコン酸化物対シリコンの選択性を補償する。このことは、除去位置においての厚い誘電体層９４２の物質の完全なる除去を確保する。島状部１４８及び１５０の上部表面に沿って存在する付加的な欠陥及び／又は汚染、例えばホトレジストによって発生される汚染、は該薄いシリコン層を除去する過程中に除去される。
【０５４０】
比較的薄いゲート誘電体を含む誘電体層９４４を、対称的低電圧ＩＧＦＥＴ１０８及び１１０用の島状部の上方、従ってそれらのゲート誘電体層３４４及び３８４用の夫々の横方向位置において、上部半導体表面に沿って設ける。図１８ｍを再度参照のこと。薄い誘電体層９４４の複数部分は、後に夫々、ゲート誘電体層３４４及び３８４を構成する。
【０５４１】
薄い誘電体層９４４は、通常、熱成長とプラズマ窒化（plasma nitridization）の組み合わせによって形成される。薄い誘電体層９４４の熱成長は、ウエット水素／酸素酸化環境において、８００−１０００℃、典型的に９００℃、で１０−２０秒、典型的には１５秒、で開始される。層９４４は、実質的に純粋なシリコン酸化物から構成される。
【０５４２】
ウエット酸化熱酸化物成長の後に実施されるプラズマ窒化操作によって、通常、窒素が薄い誘電体層９４４内に組み込まれるが、その主な理由は、対称的低電圧ＰチャンネルＩＧＦＥＴ１１０のＰ＋＋ゲート電極５０２内のボロンがそのチャンネルゾーン４８４内に拡散することを阻止するためである。層９４４は、それにより、シリコンと、酸素と、窒素の組合せに変換される。プラズマ窒化操作は、通常、窒素が質量により層９４４の６−１２％、好適には９−１１％、典型的には１０％を構成するように、実施される。
【０５４３】
中間ＲＴＡを酸素中で８００−１０００℃、典型的には９００℃、において１０−２０秒、典型的には１５秒で上部半導体表面に関して実施する。酸素のために、薄い誘電体層９４４の厚さは、中間ＲＴＡ期間中に熱成長によって僅かに増加する。誘電体層９４４の厚さは、今や、実質的に低ゲート誘電体厚さｔＧｄＬと等しくなり、即ち、それは、該例示した低電圧ＩＧＦＥＴの１．２Ｖ動作に対しては、１−３ｎｍ、好適には１．５−２．５ｎｍで、典型的には２ｎｍである。
【０５４４】
厚いゲート誘電体を含む誘電体残部９４２Ｒの厚さは、薄い誘電体層９４４の熱成長期間中に熱成長によって僅かに増加する。厚い誘電体残部９４２Ｒで被覆されている島状部１３５Ａ，１３５Ｂ，１３７Ａ，１３７Ｂ，１４０，１４２，１４４Ａ，１４４Ｂ，１４６Ａ，１４６Ｂの上部表面に対する酸素浸透の減少のために、誘電体残部９４２Ｒの厚さにおける増加は、薄い誘電体層９４４の厚さよりも著しく一層小さい。厚い誘電体残部９４２Ｒの厚さにおけるこの比較的小さい増加は図１８には示していない。
【０５４５】
厚い誘電体残部９４２Ｒは、プラズマ窒化操作期間中に、窒素を受け取る。厚い誘電体残部９４２Ｒは薄い誘電体層９４４よりも一層厚いので、厚い誘電体残部９４２Ｒは薄い誘電体層９４４よりも、質量での一層低い百分率の窒素を有している。薄い誘電体層９４２の熱成長及びその後のプラズマ窒化の終わりにおいて、厚い誘電体残部９４２Ｒの厚さは、実質的にｔＧｄＨの高厚さゲート誘電体厚さ値に等しく、即ち、非対称的ＩＧＦＥＴ１００及び１０２を包含する例示した高電圧ＩＧＦＥＴの３．０Ｖ動作に対して、４−８ｎｍ、好適には５−７ｎｍ、典型的には６−６．５ｎｍである。厚い誘電体層９４２Ｒにおける窒素の質量での百分率は、薄い誘電体層９４４における窒素の質量での百分率に低誘電体厚さ値ｔＧｄＬ対高誘電体厚さ値ｔＧｄＨを乗算したものとほぼ等しい。
【０５４６】
薄い誘電体層９４４の熱成長の高温はアニールとして作用し、それは、注入したＰ型及びＮ型ウエルドーパント、ＡＰＴドーパント、スレッシュホールド調節ドーパント、及びベースドーパントを更に垂直方向及び横方向に拡散させる。厚い誘電体層９４２の熱成長よりも薄い誘電体層９４４の熱成長を一層低い温度で、且つかなり一層短い時間期間で実施する場合には、該ウエルドーパント、ＡＰＴドーパント，スレッシュホールド調節ドーパント、及びベースドーパントが、厚い誘電体層の熱成長期間中よりも薄い誘電体層の熱成長期間中にかなり一層少なく拡散する。薄い誘電体層の熱成長期間中の空の主要ウエルドーパントの上方拡散のみが図１８ｍに示されている。
【０５４７】
ＢＪＴ１０１及び１０３用の夫々の横方向間隔部分２６９−１，２６９−２，３４９−１，３４９−２に対するプリカーサー２６９−１Ｐ，２６９−２Ｐ，３４９−１Ｐ，３４９−２Ｐが、今や、図１８ｍの部分的に完成したＣＢＪＴ／ＣＩＧＦＥＴ構成体上に形成される。図１８ｎを参照のこと。ＩＧＦＥＴ１００，１０２，１０４，１０６，１０８，１１０の夫々のゲート電極２６２，３０２，３４６，３８６，４６２，５０２に対するプリカーサー２６２Ｐ，３０２Ｐ，３４６Ｐ，３８６Ｐ，４６２Ｐ，５０２Ｐを部分的に完成したＣＢＪＴ／ＣＩＧＦＥＴ構成体上に同時的に形成する。
【０５４８】
より詳細には、ＢＪＴ１００及び１０３用のプリカーサー横方向間隔部分２６９−１Ｐ，２６９−２Ｐ，３４９−１Ｐ，３４９−２Ｐを、島状部１３５Ａ及び１３７Ａの選択したセグメント上方で厚いゲート誘電体を含む誘電体残部９４２Ｒ上に形成する。非対称的高電圧ＩＧＦＥＴ１００及び１０２用のプリカーサーゲート電極２６２Ｐ及び３０２Ｐを、夫々、島状部１４０及び１４２の選択したセグメント上方で厚い誘電体残部９４２Ｒ上に形成する。延長型ドレインＮチャンネルＩＧＦＥＴ１０４用のプリカーサーゲート電極３４６Ｐを島状部１４４Ｂの上に延在すること無しに島状部１４４Ａの選択したセグメントの上側に存在するように、厚い誘電体残部９４２Ｒ及びフィールド絶縁部分１３８Ａの一部の上に形成する。延長型ドレインＰチャンネルＩＧＦＥＴ１０６用のプリカーサーゲート電極３８６Ｐを、同様に、島状部１４６Ｂの上に延在すること無しに島状部１４６Ａの選択したセグメントの上側に存在するように厚い誘電体残部９４２Ｒ及びフィールド絶縁部分１３８Ｂの一部の上に形成する。対称的低電圧ＩＧＦＥＴ１０８及び１１０用のプリカーサーゲート電極４６２Ｐ及び５０２Ｐを、夫々、島状部１４８及び１５０のセグメントの上方で薄いゲート誘電体を含む誘電体層９４４の上に形成する。
【０５４９】
ほぼドープしていない（イントリンシック）ポリシリコンの層を誘電体残部９４２Ｒ上に付着させ、次いで適切なクリチカルホトレジストマスク（不図示）を使用して該ポリシリコン層をパターニングすることによって、プリカーサー横方向間隔部分２６９−１Ｐ，２６９−２Ｐ，３４９−１Ｐ，３４９−２Ｐ及びプリカーサーゲート電極２６２Ｐ，３０２Ｐ，３４６Ｐ，３８６Ｐ，４６２Ｐ，５０２Ｐを形成する。該横方向間隔部分／ゲート電極ポリシリコン層の一部（不図示）をポリシリコン抵抗に使用することが可能である。該ポリシリコン層からなる各この様な抵抗部分は、典型的に、フィールド絶縁体１３８の上側に位置する。該ポリシリコン層の厚さは１６０−２００ｎｍで、典型的には１８０ｎｍである。
【０５５０】
重要なことであるが、該ポリシリコン層の厚さは、その後にゲート電極２６２Ｐ，３０２Ｐ，３４６Ｐ，３８６Ｐ，４６２Ｐ，５０２Ｐを介して下側に存在するモノシリコン内に顕著な量の半導体ドーパントがイオン注入されるか、又はその他の方法で通過することが無いように、充分に大きなものであるように選択されている。その結果、横方向間隔部分２６９−１Ｐ，２６９−２Ｐ，３４９−１Ｐ，３４９−２Ｐは、何ら顕著な量の半導体ドーパントがその後にそれらを介して通過し且つ夫々下側に存在するベースリンク部分２４３Ｌ−１，２４３Ｌ−２，３２３Ｌ−１，３２３Ｌ−２を損傷することを防止するために充分に厚いものである。
【０５５１】
該ポリシリコン層は、プリカーサーポリシリコン横方向間隔部分２６９−１Ｐ及び２６９−２Ｐの間のスペースがＮＰＮＢＪＴ１０１のＮ＋＋エミッタ２４１用の意図した位置の上側に位置するように、パターン化される。プリカーサー横方向間隔部分３４９−１Ｐ及び３４９−２Ｐの間のスペースが、同様に、ＰＮＰＢＪＴ１０３のＰ＋＋エミッタ３２１用の意図した位置の上側に位置する。ＢＪＴ１０１又は１０３用のベースリンク長ＬＢＬの方向におけるプリカーサー横方向間隔部分２６９−１Ｐ及び２６９−２Ｐ又は３４９−１Ｐ及び３４９−２Ｐの各々の寸法ｄＬＳは、該プリカーサー横方向間隔部分を画定する場合に使用するクリチカルホトレジストマスクで達成されるパターニングによって決定され且つ良好に制御することが可能である。
【０５５２】
更に、プリカーサーポリシリコンゲート電極２６２Ｐ，３０２Ｐ，４６２Ｐ，５０２Ｐは、夫々、非延長型ドレインＩＧＦＥＴ１００，１０２，１０８，１１０のチャンネルゾーン２４４，２８４，４４４，４８４用の意図した位置の上側に位置する。延長型ドレインＮチャンネルＩＧＦＥＴ１０４用のプリカーサーポリシリコンゲート電極３４６Ｐは、Ｐ−基板領域１３６の部分１３６Ａのチャンネルゾーンセグメント用の意図した位置（図１６ａ参照）を含むチャンネルゾーン３２２用の意図した位置の上側に位置しており且つ空の主要ウエル１８４Ｂの部分１８４Ｂ１用の意図した位置へ向けてフィールド絶縁部分１３８Ａを横断して途中まで空の主要ウエル領域１８４Ｂの部分１８４Ｂ２に対する意図した位置の上を延在している。延長型ドレインＰチャンネルＩＧＦＥＴ１０６用のプリカーサーポリシリコンゲート電極３８６Ｐは、チャンネルゾーン３６２及びＰ−基板領域１３６（図１６ｂ参照）の部分１３６Ｂに対して意図した位置の上側に位置しており、且つ空の主要ウエル１８６Ｂの部分１８６Ｂ１へ向かってフィールド絶縁部分１３８Ｂを横断して途中まで空の主要ウエル領域１８６Ｂの部分１８６Ｂ２に対する意図した位置の上を延在している。
【０５５３】
プリカーサー横方向間隔部分２６９−１Ｐ，２６９−２Ｐ，３４９−１Ｐ，３４９−２Ｐの下側に存在する厚い誘電体残部９４２Ｒの部分は、夫々、ＢＪＴ１０１及び１０３用の分離用誘電体層２６７−１，２６７−２，３４７−１，３４７−２を構成している。ＩＧＦＥＴ１００，１０２，１０４，１０６のプリカーサーゲート電極２６２Ｐ，３０２Ｐ，３４６Ｐ，３８６Ｐの下側に存在する厚い誘電体残部９４２Ｒの部分は、夫々、それらのゲート誘電体層２６０，３００，３４４，３８４を構成している。低電圧ＩＧＦＥＴ１０８及び１１０のプリカーサーゲート電極４６２Ｐ及び５０２Ｐの下側に存在する薄い誘電体層９４４の部分は、夫々、それらのゲート誘電体層４６０及び５００を構成している。例示したＩＧＦＥＴのゲート誘電体層で形成されているゲート誘電体物質は、概略、夫々、該例示したＩＧＦＥＴのプリカーサーゲート電極をそれらの夫々のチャンネルゾーンとなるべきドープしたモノシリコンから分離させている。
【０５５４】
プリカーサー横方向間隔部分２６９−１Ｐ，２６９−２Ｐ，３４９−１Ｐ，３４９−２Ｐ及びプリカーサーゲート電極２６２Ｐ，３０２Ｐ，３４６Ｐ，３８６Ｐ，４６２Ｐ，５０２Ｐを含むプリカーサー横方向間隔部分及びプリカーサーゲート電極によって被覆されていない厚い誘電体残部９４２Ｒの全ての部分は、該ポリシリコン層をパターニングする場合に使用されるホトレジストを除去する過程中に除去される。プリカーサー横方向間隔部分２６９−１Ｐ，２６９−２Ｐ，３４９−１Ｐ，３４９−２Ｐの脇に位置されている島状部１３５Ａ及び１３７Ａのセグメントはそれにより露出される。島状部１３５Ｂ及び１３７Ｂも露出される。プリカーサーゲート電極２６２Ｐ，３０２Ｐ，３４６Ｐ，４６２Ｐ，５０２Ｐの脇に位置されている島状部１４０，１４２，１４４Ａ，１４４Ｂ，１４６Ａ，１４６Ｂ，１４８，１５０のセグメントは同様に露出される。
【０５５５】
ＢＪＴ１０１及び１０３用のプリカーサー横方向間隔部分２６９−１Ｐ，２６９−２Ｐ，３４９−１Ｐ，３４９−２Ｐの露出表面に沿って、及びＩＧＦＥＴ１００，１０２，１０４，１０６，１０８，１１０のプリカーサーゲート電極２６２Ｐ，３０２Ｐ，３４６Ｐ，３８６Ｐ，４６２Ｐ，５０２Ｐの露出表面に沿って、薄いシール用誘電体層９４６を熱成長させる。図１８ｎを参照のこと。島状部１３５Ａ，１３７Ａ，１４０，１４２，１４４Ａ，１４４Ｂ，１４６Ａ，１４６Ｂ，１４８，１５０の露出セグメントに沿って、及び島状部１３５Ｂ及び１３７Ｂに沿って、薄い誘電体表面層９４８が同時的に形成する。誘電体層９４６及び９４８の熱成長が９００−１０５０℃、典型的に９５０−１０００℃、において、５−２５秒、典型的に１０秒、で実施される。シール用誘電体層９４６は１−３ｎｍ、典型的に２ｎｍ、の厚さを有している。
【０５５６】
誘電体層９４６及び９４８の熱成長の高温は更なるアニールとして作用し、それは注入したＰ型及びＮ型ウエルドーパント、ＡＰＴドーパント、スレッシュホールド調節ドーパント、及びベースドーパントの付加的な垂直方向及び横方向の拡散を発生させる。誘電体層９４６及び９４８の熱成長が厚い誘電体層９４２の熱成長よりもかなり一層短い時間期間で行われるので、該ウエルドーパント、ＡＰＴドーパント、スレッシュホールド調節ドーパント、及びベースドーパントは、厚い誘電体層の熱成長期間中よりも誘電体層９４６及び９４８の熱成長期間中にかなり一層少なく拡散する。誘電体層９４６及び９４８の熱成長により発生される付加的なドーパント拡散は図１８ｎには表示されていない。
【０５５７】
図１８ｎは、プリカーサー空の主要ウエル領域１８０Ｐ，１８２Ｐ，１８４ＡＰ，１８４ＢＰ，１８６ＡＰ，１８６ＢＰの各々の上部が、誘電体層９４６及び９４８の熱成長の終わりにおいて、上部半導体表面の下側にある例を示している。しかしながら、プリカーサー空の主要ウエル１８０Ｐ，１８２Ｐ，１８４ＡＰ，１８４ＢＰ，１８６ＡＰ，１８６ＢＰは、誘電体層９４６及び９４８の熱成長の終わりまでに上部半導体表面に到達する場合がある。
【０５５８】
Ｐ５．ソース／ドレイン延長部及びハローポケット部分の形成
対称的ＮチャンネルＩＧＦＥＴ１０８用の島状部１４８の上方に開口を有するホトレジストマスク９５０を、図１８ｏに示した如くに、誘電体層９４６及び９４８上に形成する。Ｎ型浅いＳ／Ｄ延長部ドーパントを、高ドーズ量で、ホトレジスト９５０における開口を介して、表面誘電体９４８の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内に、イオン注入させて、ＩＧＦＥＴ１０８の夫々のＳ／Ｄ延長部４４０Ｅ及び４４２Ｅに対する一対の横方向に離隔されているほぼ同一のＮ＋プリカーサー４４０ＥＰ及び４４２ＥＰを画定する。
【０５５９】
Ｎ型浅いＳ／Ｄ延長部注入は、傾斜角度αが約７°に等しく且つ基本方位角値β０が２０°−２５°に等しい四象限注入である。Ｎ型浅いＳ／Ｄ延長部ドーパントのドーズ量は、通常１×１０１４−１×１０１５イオン数／ｃｍ２であり、典型的には５×１０１４イオン数／ｃｍ２である。Ｎ型浅いＳ／Ｄ延長部注入ドーズ量の約四分の一が各方位角値において注入される。Ｎ型浅いＳ／Ｄ延長部ドーパントは、通常、砒素又は燐から構成されている。砒素がＮ型浅いＳ／Ｄ延長部ドーパントを構成する典型的な場合には、注入エネルギは、通常、６−１５ｋｅＶであり、典型的には１０ｋｅＶである。
【０５６０】
ホトレジストマスク９５０が未だに所定位置にある間に、Ｐ型Ｓ／Ｄハロードーパントを、著しく角度を付けた態様で、中程度のドーズ量で、ホトレジスト９５０における開口を介して、表面誘電体層９４８の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内に、イオン注入させて、ＩＧＦＥＴ１０８の夫々のハローポケット部分４５０及び４５２に対する一対の横方向に分離されておりほぼ同一のＰプリカーサー４５０Ｐ及び４５２Ｐを画定する。図１８ｏを参照のこと。ホトレジスト９５０を除去する。
【０５６１】
Ｐプリカーサーハローポケット部分４５０Ｐ及び４５２Ｐは、夫々、Ｎ＋プリカーサーＳ／Ｄ延長部４４０ＥＰ及び４４２ＥＰよりも一層深くに延在している。Ｐ型Ｓ／Ｄハロードーパントの角度の付いた注入に起因して、ＩＧＦＥＴ１０８のＰプリカーサーハローポケット４５０Ｐ及び４５２Ｐは、夫々、そのＮ＋プリカーサーＳ／Ｄ延長部４４０ＥＰ及び４４２ＥＰを越えて、そのプリカーサーゲート電極４６２Ｐの下側を途中まで横方向に延在する。
【０５６２】
角度付きＰ型Ｓ／Ｄハロー注入用の傾斜角度αは少なくとも１５°であり、通常は２０°−４５°であり、典型的には３０°である。Ｐ型Ｓ／Ｄハロードーパントのドーズ量は、通常、１×１０１３−５×１０１３イオン数／ｃｍ２であり、典型的には２．５×１０１３イオン数／ｃｍ２である。該角度を付けたＰ型Ｓ／Ｄハロー注入は四象限注入であって、基本方位角値β０は約３０°に等しい。Ｐ型Ｓ／Ｄハロー注入ドーズ量の約四分の一が各方位角値において注入される。Ｐ型Ｓ／Ｄハロードーパントは、通常、元素の形態か又は二フッ化ボロンの形態におけるボロンから構成されている。元素ボロンがＰ型Ｓ／Ｄハロードーパントを構成している典型的な場合には、注入エネルギは５０−１００ｋｅＶであり、典型的に７５ｋｅＶである。Ｐ型Ｓ／Ｄハロー注入は、Ｎ型浅いＳ／Ｄ延長部注入の前に、ホトレジスト９５０で実施することが可能である。
【０５６３】
非対称的ＮチャンネルＩＧＦＥＴ１００のドレイン延長部２４２Ｅ用の位置の上方に開口を有するホトレジストマスク９５２を、図１８ｐに示した如くに、誘電体層９４６及び９４８上に形成する。ホトレジストマスク９５２をＩＧＦＥＴ１００のプリカーサーゲート電極２６２Ｐに対してクリチカルに整合させる。Ｎ型ディープＳ／Ｄ延長部ドーパントを、著しく角度を付けた態様で、高いドーズ量で、ホトレジスト９５２における開口を介して、表面誘電体９４８の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内に、イオン注入させて、ＩＧＦＥＴ１００のドレイン延長部２４２Ｅに対するＮ＋プリカーサー２４２ＥＰを画定する。ホトレジスト９５２を除去する。
【０５６４】
角度付きＮ型ディープＳ／Ｄ延長部注入用の傾斜角度αは少なくとも１５°であり、通常は２０°−４５°であり、典型的には３０°である。その結果、非対称的ＩＧＦＥＴ１００のプリカーサードレイン延長部２４２ＥＰは、そのプリカーサーゲート電極２６２Ｐの下側を著しく横方向に延在する。
【０５６５】
Ｎ型ディープＳ／Ｄ延長部注入は、基本方位角値β０が２０°−２５°に等しい四象限注入である。Ｎ型ディープＳ／Ｄ延長部ドーパントのドーズ量は、通常、２×１０１３−１×１０１４イオン数／ｃｍ２であり、典型的には５×１０１３−６×１０１３イオン数／ｃｍ２である。Ｎ型ディープＳ／Ｄ延長部注入ドーズ量の約四分の一が各方位角値において注入される。Ｎ型ディープＳ／Ｄ延長部ドーパントは、通常、燐又は砒素から構成されている。燐がＮ型ディープＳ／Ｄ延長部ドーパントを構成している典型的な場合には、注入エネルギは、通常、１５−４５ｋｅＶであり、典型的には３０ｋｅＶである。
【０５６６】
非対称的ＮチャンネルＩＧＦＥＴ１００のソース延長部２４０Ｅに対する位置の上方及び延長型ドレインＮチャンネルＩＧＦＥＴ１０４のソース延長部３２０Ｅに対する位置の上方に開口を有するホトレジストマスク９５４を誘電体層９４６及び９４８の上に形成する。図１８ｑを参照のこと。ホトレジストマスク９５４をＩＧＦＥＴ１００及び１０４のプリカーサーゲート電極２６２Ｐ及び３４６Ｐに対してクリチカルに整合させる。Ｎ型浅いソース延長部ドーパントを、高いドーズ量で、クリチカルホトレジスト９５４における開口を介して、表面誘電体９４８の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内に、イオン注入させて、（ａ）ＩＧＦＥＴ１００のソース延長部２４０Ｅに対するＮ＋プリカーサー２４０ＥＰ、及び（ｂ）ＩＧＦＥＴ１０４のソース延長部３２０Ｅに対するＮ＋プリカーサー３２０ＥＰを画定する。傾斜角度αは、Ｎ型浅いソース延長部注入に対して、約７°である。
【０５６７】
Ｎ型浅いソース延長部ドーパントは、通常、砒素であり、それは、Ｎ型ディープＳ／Ｄ延長部ドーパントとして通常使用される燐よりも一層大きな原子量のものである。非対称的ＩＧＦＥＴ１００のプリカーサーソース延長部２４０ＥＰ及びプリカーサードレイン延長部２４２ＥＰは、夫々、Ｎ型浅いソース延長部注入及び角度付きＮ型ディープＳ／Ｄ延長部注入で画定されることに注意すると、これら２つのＮ型注入を実施するために使用されるステップの注入パラメータ（Ｎ型ディープＳ／Ｄ延長部注入の傾斜パラメータ及び方位角パラメータを含む）は、プリカーサードレイン延長部２４２ＥＰにおけるＮ型ディープＳ／Ｄ延長部の最大濃度が、プリカーサーソース延長部２４０ＥＰにおけるＮ型浅いソース延長部ドーパントの最大濃度未満であり、通常は半分を超えるものではなく、好適には四分の一を越えるものではなく、更に好適には十分の一を越えるものではなく、更により好適には二十分の一を越えるものではない、ように選択される。別の言い方をすると、プリカーサーソース延長部２４０ＥＰにおけるＮ型浅いソース延長部ドーパントの最大濃度は、プリカーサードレイン延長部２４２ＥＰにおけるＮ型ディープＳ／Ｄ延長部ドーパントよりも著しく一層大きく、通常は少なくとも２倍であり、好適には少なくとも４倍であり、更に好適には少なくとも１０倍であり、更により好適には少なくとも２０倍である。
【０５６８】
非対称的ＩＧＦＥＴ１００のプリカーサーソース延長部２４０ＥＰにおけるＮ型浅いソース延長部ドーパントの最大濃度は、通常、最終的ソース延長部２４０Ｅにおける如くほぼ同じ位置に沿って、従って、通常、ソース延長部２４０Ｅにおける全Ｎ型ドーパントの最大濃度とほぼ同じ位置に沿って、発生する。ＩＧＦＥＴ１００のプリカーサードレイン延長部２４２ＥＰにおけるＮ型ディープＳ／Ｄ延長部ドーパントの最大濃度は、同様に、通常、最終的ドレイン延長部２４２Ｅにおけるのとほぼ同じ位置に沿って、従って、通常、最終的ドレイン延長部２４２Ｅにおける全Ｎ型ドーパントの最大濃度とほぼ同じ位置に沿って、発生する。
【０５６９】
角度付きＮ型ディープＳ／Ｄ延長部注入の傾斜及び方位角パラメータを含む、Ｎ型浅いソース延長部注入及びＮ型ディープＳ／Ｄ延長部注入のエネルギ及びその他の注入パラメータは、プリカーサードレイン延長部２４２ＥＰにおけるＮ型ディープＳ／Ｄ延長部ドーパントの最大濃度の位置がプリカーサーソース延長部２４０ＥＰにおけるＮ型浅いソース延長部ドーパントの最大濃度の位置よりも著しく一層深くに発生するように制御される。特に、プリカーサードレイン延長部２４２ＥＰにおけるＮ型ディープＳ／Ｄ延長部ドーパントの最大濃度の位置は、プリカーサーソース延長部２４０ＥＰにおけるＮ型浅いソース延長部ドーパントの最大濃度の位置よりも、通常は少なくとも１０％一層深くに、好適には少なくとも２０％一層深くに、より好適には少なくとも３０％一層深くに発生する。
【０５７０】
Ｎ型ディープＳ／Ｄ延長部注入に必要とされるレンジは、Ｎ型浅いソース延長部注入に必要とされるレンジよりもかなり一層大きい。何故ならば、（ａ）プリカーサードレイン延長部２４２ＥＰにおけるＮ型ディープＳ／Ｄ延長部ドーパントの最大濃度の位置はプリカーサーソース延長部２４０ＥＰにおけるＮ型浅いソース延長部ドーパントの最大濃度の位置よりも一層深いものであり、且つ（ｂ）Ｎ型ディープＳ／Ｄ延長部注入はＮ型浅いソース延長部注入よりも一層高い値の傾斜角度αにおいて実施されるからである。その結果、プリカーサードレイン延長部２４２ＥＰは、プリカーサーソース延長部２４０ＥＰよりも、一層深くに延在し、通常は少なくとも２０％一層深く、好適には少なくとも３０％一層深く、より好適には少なくとも５０％一層深く、更により好適には少なくとも１００％一層深い。
【０５７１】
Ｎ型浅いソース延長部注入を上部半導体表面に対してほぼ平行に延在する面に対してほぼ垂直に実施する場合（典型的には傾斜角度αに対して約７°）、非対称的ＩＧＦＥＴ１００のプリカーサーソース延長部２４０ＥＰは、通常、プリカーサーゲート電極２６２Ｐの下側を著しく横方向に延在するものではない。プリカーサードレイン延長部２４２ＥＰを形成するために使用されるＮ型ディープＳ／Ｄ延長部ドーパントの角度付き注入は、それをプリカーサーゲート電極２６２Ｐの下側に著しく横方向に延在させるものであるから、プリカーサードレイン延長部２４２ＥＰは、プリカーサーソース延長部２４０ＥＰよりも、プリカーサーゲート電極２６２Ｐの下側を著しく更に横方向に延在する。従って、プリカーサーゲート電極２６２Ｐがプリカーサードレイン延長部２４２ＥＰとオーバーラップする量は、プリカーサーゲート電極２６２Ｐがプリカーサーソース延長部２４０ＥＰとオーバーラップする量を著しく超える。プリカーサードレイン延長部２４２ＥＰ上のプリカーサーゲート電極２６２Ｐのオーバーラップは、プリカーサーソース延長部２４０ＥＰ上のプリカーサーゲート電極２６２Ｐのオーバーラップよりも、通常は少なくとも１０％一層大きく、好適には少なくとも１５％一層大きく、より好適には少なくとも２０％一層大きい。
【０５７２】
Ｎ型浅いソース延長部注入は四象限注入で、基本方位角値β０は２０°−２５°に等しい。ＩＧＦＥＴ１００のプリカーサーソース延長部２４０ＥＰとプリカーサードレイン延長部２４２ＥＰとの間の差異に対する上の条件を充足することの条件下において、Ｎ型浅いソース延長部ドーパントのドーズ量は、通常１×１０１４−１×１０１５イオン数／ｃｍ２であり、典型的には５×１０１４イオン数／ｃｍ２である。Ｎ型浅いソース延長部注入ドーズ量の約四分の一が各方位角値において注入される。砒素がＮ型浅いソース延長部ドーパントを構成する典型的な場合には、注入エネルギは通常３−１５ｋｅＶであり、典型的には１０ｋｅＶである。
【０５７３】
クリチカルホトレジストマスク９５４が未だに所定位置にある間に、Ｐ型ソースハロードーパントを、著しく角度を付けた態様で、中程度のドーズ量で、ホトレジスト９５４における開口を介して、表面誘電体層９４８の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内にイオン注入させて、（ａ）非対称的ＩＧＦＥＴ１００のハローポケット部分２５０に対するＰプリカーサー２５０Ｐ，及び（ｂ）延長型ドレインＩＧＦＥＴ１０４のハローポケット部分３２６に対するＰプリカーサー３２６Ｐ、を画定する。
【０５７４】
Ｐプリカーサーハローポケット部分２５０Ｐ及び３２６Ｐは、夫々、ＩＧＦＥＴ１００及び１０４のＮ＋プリカーサーソース延長部２４０ＥＰ及び３２０ＥＰよりも夫々一層深くに延在する。Ｐ型ソースハロードーパントの角度付き注入に起因して、ＩＧＦＥＴ１００のＰプリカーサーハローポケット２５０Ｐは、そのプリカーサーゲート電極２６２Ｐの下側を途中まで横方向に且つそのＮ＋プリカーサーソース延長部２４０ＥＰを越えて延在する。ＩＧＦＥＴ１０４のＰプリカーサーハローポケット３２６Ｐは、同様に、そのプリカーサーゲート電極３４６Ｐの下側を途中まで横方向に且つそのＮ＋プリカーサーソース延長部３２０ＥＰを越えて延在する。
【０５７５】
角度付きＰ型ソースハロー注入用の傾斜角度αは少なくとも１５°であり、通常は２０°−４５°であり、典型的には３０°である。角度付きＰ型ソースハロー注入は四象限注入であって、基本方位角値β０は約４５°に等しい。Ｐ型ソースハロードーパントのドーズ量は、通常１×１０１３−５×１０１３イオン数／ｃｍ２であり、典型的には２．５×１０１３イオン数／ｃｍ２である。Ｐ型ソースハロー注入ドーズ量の約四分の一が各方位角値において注入される。Ｐ型ソースハロードーパントは通常二フッ化ボロンの形態のおけるか又は元素形態におけるボロンから構成される。二フッ化ボロンの形態におけるボロンがＰ型ソースハロードーパントを構成する典型的な場合には、注入エネルギは５０−１００ｋｅＶであり、典型的には７５ｋｅＶである。Ｐ型ソースハロー注入は、Ｎ型浅いソース延長部注入の前に、ホトレジスト９５４で実施することが可能である。
【０５７６】
対称的ＰチャンネルＩＧＦＥＴ１１０用の島状部１５０の上方に開口を有するホトレジストマスク９５６を、図１８ｒに示した如くに、誘電体層９４６及び９４８上に形成する。Ｐ型浅いＳ／Ｄ延長部ドーパントを、高いドーズ量で、ホトレジスト９５６における開口を介して、表面誘電体９４８の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内にイオン注入させて、ＩＧＦＥＴ１１０の夫々のＳ／Ｄ延長部４８０Ｅ及び４８２Ｅに対する一対の横方向に分離されたほぼ同一のＰ＋プリカーサー４８０ＥＰ及び４８２ＥＰを画定する。
【０５７７】
Ｐ型浅いＳ／Ｄ延長部注入は四象限注入であって、傾斜角度αは約７°に等しく且つ基本方位角値β０は２０°−２５°に等しい。Ｐ型浅いＳ／Ｄ延長部ドーパントのドーズ量は、通常５×１０１３−５×１０１４イオン数／ｃｍ２であり、典型的には１×１０１４−２×１０１４イオン数／ｃｍ２である。Ｐ型浅いＳ／Ｄ延長部注入ドーズ量の約四分の一を各方位角値において注入させる。Ｐ型浅いＳ／Ｄ延長部ドーパントは、通常、二フッ化ボロンの形態におけるか又は元素の形態におけるボロンから構成される。二フッ化ボロンの形態におけるボロンがＰ型浅いＳ／Ｄ延長部ドーパントを構成する典型的な場合、注入エネルギは通常２−１０ｋｅＶであり、典型的には５ｋｅＶである。
【０５７８】
ホトレジストマスク９５６が未だに所定位置にある間に、Ｎ型Ｓ／Ｄハロードーパントが、著しく角度を付けた態様で、中程度のドーズ量において、ホトレジスト９５６の開口を介して、表面誘電体層９４８の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内にイオン注入させて、ＩＧＦＥＴ１１０の夫々のハローポケット部分４９０及び４９２に対する一対の横方向に分離されたほぼ同一のＮプリカーサー４９０Ｐ及び４９２Ｐを画定する。図１８ｒを参照のこと。ホトレジスト９５６を除去する。
【０５７９】
Ｎプリカーサーハローポケット部分４９０Ｐ及び４９２Ｐは、夫々、Ｐ＋プリカーサーＳ／Ｄ延長部４８０ＥＰ及び４８２ＥＰよりも一層深くに延在する。Ｎ型Ｓ／Ｄハロードーパントの角度付き注入に起因して、ＩＧＦＥＴ１１０Ｎプリカーサーハローポケット４９０Ｐ及び４９２Ｐは、夫々、そのＰ＋プリカーサーＳ／Ｄ延長部４８０ＥＰ及び４８２ＥＰを越えて、そのプリカーサーゲート電極５０２Ｐの下側を途中まで横方向に延在する。
【０５８０】
角度を付けたＮ型Ｓ／Ｄハロー注入用の傾斜角度αは少なくとも１５°であり、通常は２０°―４５°であって、典型的には３０°である。角度を付けたＮ型Ｓ／Ｄハロー注入は四象限注入であって、基本方位角値β０は約４５°に等しい。Ｎ型Ｓ／Ｄハロードーパントのドーズ量は通常１×１０１３−５×１０１３イオン数／ｃｍ２であり、典型的には２．５×１０１３イオン数／ｃｍ２である。Ｎ型Ｓ／Ｄハロー注入ドーズ量の約四分の一が各方位角値において注入される。Ｎ型Ｓ／Ｄハロードーパントは通常砒素又は燐から構成されている。砒素がＮ型Ｓ／Ｄハロードーパントを構成している典型的な場合には、注入エネルギは１００−２００ｋｅＶであり、典型的には１５０ｋｅＶである。Ｎ型Ｓ／Ｄハロー注入は、Ｐ型浅いＳ／Ｄ延長部注入の前に、ホトレジスト９５６で実施することが可能である。
【０５８１】
非対称的ＰチャンネルＩＧＦＥＴ１０２のドレイン延長部２８２Ｅに対する位置の上方に開口を有するホトレジストマスク９５８は、図１８ｓに示される如く、誘電体層９４６及び９４８上に形成される。ホトレジストマスク９５８は、ＩＧＦＥＴ１０２のプリカーサーゲート電極３０２Ｐに対してクリチカルに整合される。
【０５８２】
Ｐ型ディープＳ／Ｄ延長部ドーパントは、多少傾斜させた態様で、高いドーズ量で、ホトレジスト９５８における開口を介して、表面誘電体９４８の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内にイオン注入させて、ＩＧＦＥＴ１０２のドレイン延長部２８２Ｅに対するＰ＋プリカーサー２８２ＥＰを画定する。
【０５８３】
Ｐ型ディープＳ／Ｄ延長部注入用の傾斜角度αは約７°である。傾斜角度αの小さな値においてのＰ型Ｓ／Ｄ延長部ドーパントの注入に起因して、非対称的ＩＧＦＥＴ１０２のプリカーサードレイン延長部２８２ＥＰは、そのプリカーサーゲート電極３０２Ｐの下側を横方向に多少延在する。ホトレジスト９５８を除去する。
【０５８４】
Ｐ型Ｓ／Ｄ延長部注入は、代替的に、角度付き注入を構成するのに充分な傾斜におけるものを含む著しく傾斜させた態様で実施することが可能である。このことに鑑み、図１８ｓ中のＰ型Ｓ／Ｄ延長部注入を表す矢印は垂直に対して傾斜させて示してあるが、図１８ｓのＮ型ディープＳ／Ｄ延長部注入のような著しく傾斜させた態様で実施されるイオン注入を表す矢印ほど傾斜されていない。
【０５８５】
Ｐ型ディープＳ／Ｄ延長部注入は四象限注入であって、基本方位角値β０は２０°−２５°に等しい。Ｐ型ディープＳ／Ｄ延長部ドーパントのドーズ量は通常２×１０１３−２×１０１４イオン数／ｃｍ２であり、典型的には８×１０１３イオン数／ｃｍ２である。Ｐ型ディープＳ／Ｄ延長部注入ドーズ量の約四分の一が各方位角値において注入される。Ｐ型ディープＳ／Ｄ延長部ドーパントは、通常、二フッ化ボロンの形態におけるか又は元素の形態におけるボロンから構成されている。二フッ化ボロンの形態のボロンがＰ型ディープＳ／Ｄ延長部ドーパントを構成している典型的な場合には、注入エネルギは通常５−２０ｋｅＶであり、典型的には１０ｋｅＶである。
【０５８６】
非対称的ＰチャンネルＩＧＦＥＴ１０２のソース延長部２８０Ｅに対する位置の上方及び延長型ドレインＰチャンネルＩＧＦＥＴ１０６のソース延長部３６０Ｅに対する位置の上方に開口を有するホトレジストマスク９６０を誘電体層９４６及び９４８上に形成する。図１８ｔを参照のこと。ホトレジストマスク９６０は、ＩＧＦＥＴ１０２及び１０６のプリカーサーゲート電極３０２Ｐ及び３８６Ｐに対してクリチカルに整合される。Ｐ型浅いソース延長部ドーパントは、高いドーズ量で、クリチカルホトレジスト９６０における開口を介して、表面誘電体９４８の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内にイオン注入されて、（ａ）ＩＧＦＥＴ１０２のソース延長部２８０Ｅに対するＰ＋プリカーサー２８０ＥＰ、及び（ｂ）ＩＧＦＥＴ１０６のソース延長部３６０Ｅに対するＰ＋プリカーサー３６０ＥＰ，を画定する。
【０５８７】
Ｐ型浅いソース延長部注入は、通常、多少傾斜させたＰ型ディープＳ／Ｄ延長部注入と同じＰ型ドーパント、例えばボロン、で実施される。これら２つのＰ型注入は、通常、同じ粒子イオン化荷電状態にある二フッ化ボロンか又は元素ボロンである同じＰ型ドーパント含有粒子種で実施される。
【０５８８】
Ｐ型浅いソース延長部注入は四象限注入であって、傾斜角度αは約７°に等しく、且つ基本方位角値β０は２０°−２５°に等しい。Ｐ型浅いソース延長部注入は上部半導体表面に対してほぼ平行に延在する面に対してほぼ垂直に実施されるので、非対称的ＰチャンネルＩＧＦＥＴ１０２のプリカーサーソース延長部２８０ＥＰはプリカーサーゲート電極３０２Ｐの下側を僅かに横方向に延在するに過ぎない。
【０５８９】
Ｐ型浅いソース延長部ドーパントのドーズ量は、通常２×１０１３−２×１０１４イオン数／ｃｍ２であり、典型的には８×１０１３イオン数／ｃｍ２である。Ｐ型浅いソース延長部注入ドーズ量の約四分の一が各方位角値において注入される。二フッ化ボロンの形態におけるボロンがＰ型浅いソース延長部ドーパントを構成する典型的な場合には、注入エネルギは通常５−２０ｋｅＶであり、典型的には１０ｋｅＶである。
【０５９０】
Ｐ型ディープＳ／Ｄ延長部注入も四象限注入であって、傾斜角度αは約７°に等しく、且つ基本方位角値β０は２０°−２５°に等しい。
【０５９１】
前述した注入ドーズ量及びエネルギ情報を検討すると、Ｐ型浅いソース延長部注入及びＰ型ディープＳ／Ｄ延長部注入は注入ドーズ量及びエネルギの同じ典型的な値を使用していることが示されている。これら２つのＰ型注入は、通常、Ｐ型半導体ドーパントの同じ原子種で及び同じ粒子イオン化荷電状態にある同じＰ型ドーパント含有粒子種で実施されるので、これら２つのＰ型注入は、典型的に、同じ条件で実施される。その結果、非対称的ＰチャンネルＩＧＦＥＴ１０２のプリカーサードレイン延長部２８２ＥＰにおけるＰ型ディープＳ／Ｄ延長部ドーパントの最大濃度の深さｙＤＥＰＫは、典型的に、プリカーサーソース延長部２８０ＥＰにおけるＰ型浅いソース延長部ドーパントの最大濃度の深さｙＳＥＰＫと同じである。
【０５９２】
Ｐ型注入したディープＳ／Ｄ延長部ドーパント及びＰ型注入した浅いソース延長部ドーパントは、昇温において実施される後のステップ期間中に熱拡散を経験する。イオン注入した半導体ドーパントの熱拡散は、それを広げさせるが、通常は、その最大濃度の位置を著しく垂直方向に影響を与えるものではない。従って、ＰチャンネルＩＧＦＥＴ１０２のプリカーサーソース延長部２８０ＥＰにおけるＰ型浅いソース延長部ドーパントの最大濃度は、通常垂直方向において、最終的なソース延長部２８０Ｅにおけるものとほぼ同じ位置に沿って発生し、従って、通常垂直方向において、ソース延長部２８０Ｅにおける全Ｐ型ドーパントの最大濃度とほぼ同じ位置に沿って発生する。ＩＧＦＥＴ１０２のプリカーサードレイン延長部２８２ＥＰにおけるＰ型ディープＳ／Ｄ延長部ドーパントの最大濃度は、同様に、通常垂直方向において、最終的なドレイン延長部２８２Ｅにおけるほぼ同じ位置において、従って、通常垂直方向において、最終的なドレイン延長部２８２Ｅにおける全Ｐ型ドーパントの最大濃度とほぼ同じ位置に沿って発生する。これらの理由により、ＩＧＦＥＴ１０２の最終的なドレイン延長部２８２ＥにおけるＰ型ディープＳ／Ｄ延長部ドーパントの最大濃度の深さｙＤＥＰＫは、典型的に、最終的なソース延長部２８０ＥにおけるＰ型浅いソース延長部ドーパントの最大濃度の深さｙＳＥＰＫと同じである。
【０５９３】
クリチカルホトレジスト９６０が未だに所定位置にある間に、Ｎ型ソースハロードーパントを、著しく角度を付けた態様で、中程度のドーズ量で、ホトレジスト９６０における開口を介して、表面誘電体層９４８の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内にイオン注入させて、（ａ）非対称的ＩＧＦＥＴ１０２のハローポケット部分２９０に対するＮプリカーサー２９０Ｐ、及び（ｂ）延長型ドレインＩＧＦＥＴ１０６のハローポケット部分３６６に対するＮプリカーサー３６６Ｐ、を画定する。図１８ｔを参照のこと。ホトレジスト９６０を除去する。
【０５９４】
Ｎプリカーサーハローポケット部分２９０Ｐ及び３６６Ｐは、夫々、ＩＧＦＥＴ１０２及び１０６のＰ＋プリカーサーソース延長部２８０ＥＰ及び３６０ＥＰよりも一層深くに延在する。Ｎ型ソースハロードーパントの角度付き注入に起因して、ＩＧＥＦＴ１０２のＮプリカーサーハローポケット２９０Ｐは、そのプリカーサーゲート電極３０２Ｐの下側を途中まで横方向に且つそのＰ＋プリカーサーソース延長部２８０ＥＰを越えて延在する。ＩＧＥＦＴ１０６のＮプリカーサーハローポケット３６６Ｐは、同様に、そのプリカーサーゲート電極３８６Ｐの下側を途中まで横方向に且つそのＰ＋プリカーサーソース延長部３６０ＥＰを越えて延在する。
【０５９５】
角度を付けたＮ型ソースハロー注入用の傾斜角度αは少なくとも１５°であり、通常は２０°−４５°であり、典型的には３０°である。角度付きＮ型ソースハロー注入は四象限注入であって、基本方位角値β０は約４５°に等しい。Ｎ型ソースハロードーパントのドーズ量は、通常２×１０１３−８×１０１４イオン数／ｃｍ２であり、典型的には約４×１０１３イオン数／ｃｍ２である。Ｎ型ソースハロー注入ドーズ量の約四分の一が各方位角値において注入される。Ｎ型ソースハロードーパントは、通常、砒素又は燐から構成される。砒素がＮ型ソースハロードーパントを構成する典型的な場合には、注入エネルギは７５−１５０ｋｅＶであり、典型的には１２５ｋｅＶである。Ｎ型ソースハロー注入は、Ｐ型浅いソース延長部注入の前に、ホトレジスト９６０で実施することが可能である。
【０５９６】
横方向Ｓ／Ｄ延長部及びハローポケット部分を画定するために使用されるホトレジストマスク９５０，９５２，９５４，９５６，９５８，９６０は、任意の順番で使用することが可能である。ホトレジストマスク９５０，９５２，９５４，９５６，９５８，９６０の特定の一つによって画定される横方向Ｓ／Ｄ延長部又はハローポケット部分のどれもが、図１８の半導体製造プラットフォームの実現例に従って造られるＩＧＦＥＴ内に存在しない場合には、そのマスク及び関連する実現操作はそのプラットフォーム実現例から削除することが可能である。
【０５９７】
結果的に得られる半導体構成体に付加的なＲＴＡを実施して、注入したＰ型及びＮ型Ｓ／Ｄ延長部ドーパント及びハローポケットドーパントによって発生された格子損傷を修復し且つＳ／Ｄ延長部ドーパント及びハローポケットドーパントの原子をエネルギ的に一層安定な状態に配置させる。該付加的なＲＴＡは、非反応性環境において、９００−１０５０℃、典型的には９５０−１０００℃、において１０−５０秒、典型的には２５秒で実施される。
【０５９８】
該付加的なＲＴＡは、Ｓ／Ｄ延長部ドーパント及びハローポケットドーパントを垂直方向及び横方向に拡散させる。該ウエルドーパント、ＡＰＴドーパント、スレッシュホールド調節ドーパント、及びベースドーパント、特に空の主要ウエルドーパント、は該付加的なＲＴＡ期間中に垂直方向及び横方向に更に拡散する。図１８の残部は空の主要ウエルドーパントの上方拡散のみを表している。プリカーサー空の主要ウエル領域１８０Ｐ，１８２Ｐ，１８４ＡＰ，１８６ＡＰ，１８６ＢＰが誘電体層９４６及び９４８の熱成長の終わりまでに上部半導体表面に到達しなかった場合には、プリカーサー空の主要ウエル領域１８０Ｐ，１８２Ｐ，１８４ＡＰ，１８４ＢＰ，１８６ＡＰ，１８６ＢＰは、通常、該付加的なＲＴＡの終わりまでに上部半導体表面に到達する。この状態を図１８の残部において表してある。
【０５９９】
プリカーサー主要コレクタ部分２４５ＭＰは、今や、実質的にＮＰＮＢＪＴ１０１のＮ主要コレクタ部分２４５Ｍである。プリカーサー浅いコレクタウエル領域１７５ＡＰ及び１７５ＢＰは、今や、実質的にＢＪＴ１０１の夫々の浅いＮコレクタウエル領域１７５Ａ及び１７５Ｂである。プリカーサー主要コレクタ部分３２５ＭＰは、今や、実質的にＰＮＰＢＪＴ１０３のＰ主要コレクタ部分３２５Ｍである。プリカーサー浅いコレクタウエル領域１７７ＡＰ及び１７７ＢＰは、今や、実質的にＢＪＴ１０３の夫々の浅いＰコレクタウエルである。
【０６００】
分離したＰ−エピタキシャル層部分１３６Ｐ１−１３６Ｐ３，１３６Ｐ５，１３６Ｐ６は、ゼロに収縮し、図１８の残部において表れることはない。Ｐ−エピタキシャル層１３６Ｐは実質的にＰ−基板領域１３６となる。延長型ドレインＮチャンネルＩＧＦＥＴ１０４の場合、Ｐ−基板領域１３６の表面隣接部分１３６ＡがＰプリカーサー空の主要ウエル領域１８４ＡＰ及びＮプリカーサー空の主要ウエル領域１８４ＢＰを横方向に分離する。延長型ドレインＰチャンネルＩＧＦＥＴ１０６の場合、Ｐ−基板領域１３６の表面隣接部分１３６Ｂが、Ｎプリカーサー空の主要ウエル領域１８６ＡＰ，Ｐプリカーサー空の主要ウエル領域１８６ＢＰ、及びディープＮウエル２１２の間に位置されている。
【０６０１】
Ｐ６．スペーサ、エミッタ、コンタクト部分、及び主要ソース／ドレイン部分の形成
分離用誘電体スペーサ２７１−１，２７３−１，２７１−２，２７３−２，３５１−１，３５３−２，３５１−２，３５３−２を、図１８ｕに示した如く、ＢＪＴ１０１及び１０３用のプリカーサーポリシリコン横方向間隔部分２６９−１Ｐ，２６９−２Ｐ，３４９−１Ｐ，３４９−２Ｐの横断方向側壁に沿って形成する。ゲート側壁スペーサ２６４，２６６，３０４，３０６，３４８，３５０，３８８，３９０，４６４，４６６，５０４，５０６が、ＩＧＦＥＴ１００，１０２，１０４，１０６，１０８，１１０のプリカーサーポリシリコンゲート電極２６２Ｐ，３０２Ｐ，３４６Ｐ，３８６Ｐ，４６２Ｐ，５０２Ｐの横断方向側壁に沿って同時的に形成される。
【０６０２】
ＢＪＴ１０１及び１０３用の分離用誘電体スペーサ及びＩＧＦＥＴ１００，１０２，１０４，１０６、１０８，１１０のゲート側壁スペーサは、好適には、上に引用した国際特許出願＿＿＿＿、代理人ドケッと番号ＮＳ−７１９２ＷＯに記載されている手順に従って湾曲した三角形状のものであるように形成される。簡単に説明すると、テトラエチルオルトシリケートの誘電体リニア層（不図示）を誘電体層９４６及び９４８上に付着させる。更なる誘電体物質を該リニア層上に付着させる。次いで、該分離用誘電体スペーサ及びゲート側壁スペーサを構成することが意図されていない該更なる誘電体物質の部分を、主に上部半導体表面に対してほぼ垂直に行われる異方性エッチングによって、除去する。図１８ｕにおけるシール用誘電体層９６２は、シール層９４６と該リニア層のその上側に存在する物質との結果的に得られる結合を表している。表面誘電体層９６４は、表面層９４８と該リニア層の上側に存在する物質との結果的に得られる結合を表している。
【０６０３】
側壁スペーサ（不図示）が、ポリシリコン抵抗であることが指定されているゲート電極ポリシリコン層の部分に沿って同時的に設けられる。
【０６０４】
ＮＰＮＢＪＴ１０１のプリカーサー横方向間隔部分２６９−１Ｐ又は２６９−２Ｐのエミッタ側横断方向横方向側部２７５−１又は２７５−２に対向する各エミッタ側分離用誘電体スペーサ２７１−１又は２７１−２の横方向側をそのエミッタ側スペーサ２７１−１又は２７１−２の「外側」として呼称する。図７及び８を参照のこと。同様に、ＢＪＴ１０１のプリカーサー横方向間隔部分２６９−１Ｐ又は２６９−２Ｐのベースコンタクト側横断方向横方向側２７７−１又は２７７−２に対向する各ベースコンタクト側分離用誘電体スペーサ２７３−１又は２７３−２の横方向側をそのベースコンタクト側スペーサ２７３−１又は２７３−２の「外側」として呼称する。
【０６０５】
前述した態様で分離用誘電体スペーサ及びゲート側壁スペーサを形成することは、ＮＰＮＢＪＴ１０１のエミッタ側分離用誘電体スペーサ２７１−１又は２７１−２の厚さがプリカーサー横方向間隔部分を介して通過する任意の横方向面に沿って横断方向においてほぼ一定であることを可能とさせる。その結果、各エミッタ側スペーサ２７１−１又は２７１−２の外側は、プリカーサー横方向間隔部分を介して通過する任意の横方向面に沿ってプリカーサー横方向間隔部分２６９−１Ｐ又は２６９−２Ｐのエミッタ側横断方向横方向側部２７５−１又は２７５−２にほぼ適合即ち一致する。同じ関係がＰＮＰＢＪＴ１０３のプリカーサー横方向間隔部分３４９−１Ｐ又は３４９−２Ｐ及びエミッタ側スペーサ３５１−１又は３５１−２に適用される。簡単に言えば、各エミッタ側スペーサの外側は、そのプリカーサー横方向間隔部分のエミッタ側横方向側部にほぼ適合即ち一致する。
【０６０６】
同様に、ＮＰＮＢＪＴ１０１のベースコンタクト側分離用誘電体スペーサ２７３−１又は２７３−２の厚さは、該プリカーサー横方向間隔部分を介して通過する任意の横方向面に沿って横断方向にほぼ一定である。従って、各ベースコンタクト側スペーサ２７３−１又は２７３−２の外側は、該プリカーサー横方向間隔部分を介して横方向に通過する任意の横方向面に沿ってＮＰＮＢＪＴ１０１のプリカーサー横方向間隔部分２６９−１Ｐ又は２６９−２Ｐのベースコンタクト側横断方向横方向側２７７−１又は２７７−２にほぼ適合即ち一致する。この関係は、又、ＰＮＰＢＪＴ１０３のプリカーサー横方向間隔部分３４９−１Ｐ又は３４９−２Ｐ及びベースコンタクト側スペーサ３５３−１又は３５３−２へ適用される。同様に、簡単に言えば、各ベースコンタクト側スペーサの外側は、そのプリカーサー横方向間隔部分のベースコンタクト側横方向側部にほぼ適合即ち一致する。
【０６０７】
更に、表面誘電体層９６４の上部の高さにおけるプリカーサー横方向間隔部分を介して通過する横方向面に沿ってのエミッタ側分離用誘電体スペーサ２７１−１，２７１−２，３５１−１又は３５１−２の厚さは、上部半導体表面に沿ってのほぼ最終的なエミッタ側スペーサ厚さｄＳＥである。表面誘電体層９６４の上部の高さにおける横方向面に沿ってのベースコンタクト側分離用誘電体スペーサ２７３−１，２７３−２，３５３−１又は３５３−２の厚さは、上部半導体表面に沿ってのほぼ最終的なベースコンタクト側スペーサ厚さｄＳＢである。従って、エミッタ側スペーサ厚さｄＳＥ及びベースコンタクト側スペーサ厚さｄＳＢは横断方向にほぼ一定である。スペーサ厚さｄＳＥ及びｄＳＢは通常同じである。
【０６０８】
（ａ）ＮＰＮＢＪＴ１０１用のエミッタ側分離用スペーサ２７１−１及び２７１−２の間のスペースの上方、（ｂ）ＢＪＴ１０１用の島状部１３５Ｂの上方、（ｃ）ＰＮＰＢＪＴ１０３用のフィールド絶縁領域１３８とベースコンタクト側分離用誘電体スペーサ３５３−１との間のスペースの上方、即ち第１ベースコンタクト部分３２３Ｃ−１用の意図した位置の上方、及び（ｄ）ＢＪＴ１０３用のフィールド絶縁体１３８とベースコンタクト側分離用誘電体スペーサ３５３−２との間のスペースの上方、即ち第２ベースコンタクト部分３２３Ｃ−２用の意図した位置の上方、に開口を有するホトレジストマスク９７０を誘電体層９６２及び９６４、分離用誘電体スペーサ、及びゲート側壁スペーサ上に形成する。図１８ｖを参照のこと。ホトレジストマスク９７０は、ＮチャンネルＩＧＦＥＴ１００，１０４、１０８用の島状部１４０，１４４Ａ，１４４Ｂ，１４８の上方にも開口を有している。
【０６０９】
Ｎ型主要Ｓ／Ｄドーパント（即ちＮ型エミッタ・コレクタ・ベース／主要Ｓ／Ｄドーパント）を、非常に高いドーズ量で、ホトレジスト９７０における開口を介して、表面誘電体層９６４の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内にイオン注入させて、（ａ）ＮＰＮＢＪＴ１０１のＮ＋＋エミッタ２４１、（ｂ）ＢＪＴ１０１のＮ＋＋コレクタコンタクト部分２４５Ｃ、（ｃ）ＰＮＰＢＪＴ１０３のＮ＋＋ベースコンタクト部分３２３Ｃ−１及び３２３Ｃ−２、（ｄ）非対称的ＮチャンネルＩＧＦＥＴ１００のＮ＋＋主要ソース部分２４０Ｍ及びＮ＋＋主要ドレイン部分２４２Ｍ、（ｅ）延長型ドレインＮチャンネルＩＧＦＥＴ１０４のＮ＋＋主要ソース部分３２０及びＮ＋＋ドレインコンタクト部分３３４、及び（ｆ）対称的ＮチャンネルＩＧＦＥＴ１０８のＮ＋＋主要Ｓ／Ｄ部分４４０Ｍ及び４４２Ｍ、を画定する。
【０６１０】
更に、Ｎ型主要Ｓ／Ｄドーパントが、ＰＮＰＢＪＴ１０１用のプリカーサー横方向間隔部分２６９−１Ｐ及び２６９−２Ｐ及びＰＮＰＢＪＴ１０３用のプリカーサー横方向間隔部分３４９−１Ｐ及び３４９−２Ｐ内に入る。Ｎ型主要Ｓ／ＤドーパントもＮチャンネルＩＧＦＥＴ１００，１０４，１０８のプリカーサーゲート電極２６２Ｐ，３４６Ｐ，４６２Ｐに入り、それによりプリカーサー電極２６２Ｐ，３４６Ｐ，４６２Ｐ夫々をＮ＋＋ゲート電極２６２，３４６，４６２へ変換させる。ホトレジスト９７０を除去する。
【０６１１】
Ｎ型主要Ｓ／Ｄドーパントのドーズ量は、通常２×１０１５−２×１０１６イオン数／ｃｍ２であり、典型的には７×１０１５イオン数／ｃｍ２である。Ｎ型主要Ｓ／Ｄドーパントは、通常、砒素又は燐から構成される。砒素がＮ型主要Ｓ／Ｄドーパントを構成する典型的な場合には、注入エネルギは通常５０−１００ｋｅＶであり、典型的には６０−７０ｋｅＶである。
【０６１２】
プリカーサーポリシリコン横方向間隔部分２６９−１Ｐ，２６９−２Ｐ，３４９−１Ｐ，３４９−２Ｐ及び分離用誘電体スペーサ２７１−１，２７３−１，２７１−２，２７３−２，３５１−１，３５３−２，３５１−２，３５３−２は、共に、Ｎ型主要Ｓ／Ｄドーパントが下側に存在するモノシリコン内にイオン注入されることをほぼ防止するためのドーパント阻止用シールドとして作用する。より詳細には、プリカーサー横方向間隔部分２６０−１Ｐ及び２６９−２Ｐ、エミッタ側スペーサ２７１−１及び２７１−２及びベースコンタクト側スペーサ２７３−１及び２７３−２の結合は、ドーパント阻止用シールドとして作用し、それは、Ｎ型主要Ｓ／ＤドーパントがＮＰＮＢＪＴ１０１のＰベースリンク部分２４３Ｌ−１及び２４３Ｌ−２の意図した位置内に注入されることを実質的に防止する。
【０６１３】
ＮＰＮＢＪＴ１０１用のドーパント阻止用シールドにおけるエミッタ側スペーサ２７２−１及び２７１−２の存在は、ＢＪＴ１０１のＮ＋＋エミッタ２４１の横断方向側部を該プリカーサー横方向間隔部分を介しての任意の横方向面に沿ってエミッタ側スペーサ２７１−１及び２７１−２の外側に夫々ほぼ適合即ち一致させる。このタイプの適合性は、しばしば、「自己整合」と呼ばれる。各エミッタ側スペーサ２７１−１又は２７１−２の外側がプリカーサー横方向間隔部分２６９−１Ｐ又は２６９−２Ｐのエミッタ側横方向側部にほぼ適合即ち一致するので、上部半導体表面に沿ってのエミッタ２４１の横断方向端部はプリカーサー間隔部分２６９−１Ｐ及び２６９−２Ｐのエミッタ側横方向側部に夫々ほぼ適合即ち一致する。
【０６１４】
プリカーサー横方向間隔部分３４９−１Ｐ及び３４９−２Ｐ、ベースコンタクト側スペーサ３５３−１及び３５３−２、及びエミッタ側スペーサ３５１−１及び３５１−２の結合は、ドーパント阻止用シールドとして作用し、それは、Ｎ型主要Ｓ／ＤドーパントがＰＮＰＢＪＴ１０３のＮベースリンク部分３２３Ｌ−１及び３２３Ｌ−２の意図した位置内に注入されることを実質的に阻止する。このシールド内のベースコンタクト側スペーサ３５３３−１及び３５３−２の存在は、ＢＪＴ１０３のＮ＋＋ベースコンタクト部分３２３Ｃ−１及び３２３Ｃ−２の存在は、ＢＪＴ１０３のＮ＋＋ベースコンタクト部分３２３Ｃ−１及び３２３Ｃ−２のエミッタ側横断方向側部を、該プリカーサー横方向間隔部分を介しての任意の横方向面に沿ってベースコンタクト側スペーサ３５３−１及び３５３−２の外側に夫々ほぼ適合、即ち夫々自己整合、させる。各ベースコンタクト側スペーサ３５３−１又は３５３−２の外側がプリカーサー横方向間隔部分３４９−１Ｐ又は３４９−２Ｐのベースコンタクト側横方向側部にほぼ適合するので、上部半導体表面に沿ってのベースコンタクト部分３２３Ｃ−１及び３２３Ｃ−２のエミッタ側横断方向側部は、プリカーサー間隔部分３４９−１Ｐ及び３４９−２Ｐのベースコンタクト側横方向側部に夫々ほぼ適合即ち一致する。
【０６１５】
注入したＮ型主要Ｓ／Ｄドーパントによって発生された格子欠陥を修復し且つ該Ｎ型主要Ｓ／Ｄドーパントの原子をエネルギ的に一層安定な状態に配置させるために、通常、初期的スパイクアニールをこの点において結果的に得られる半導体構成体に実施する。スパイクアニールは、半導体構成体の温度を１０００−１２００℃、典型的には１１００℃、へ上昇させることによって行われる。注入したＰ型及びＮ型のドーパントの著しい拡散が該初期的スパイクアニール期間中に通常発生する。何故ならば、該スパイクアニール温度は極めて高いからである。スパイクアニールは、又、ＢＪＴ１０１及び１０３の横方向間隔部分２６９−１，２６９−２，３４９−１，３４９−２内の、及び例示したＮチャンネルＩＧＦＥＴのゲート電極内のＮ型主要Ｓ／Ｄドーパントを広がらせる。
【０６１６】
該初期的スパイクアニールを完了すると、Ｎ＋＋エミッタ２４１下側のプリカーサーベース２４３Ｐの部分はＮＰＮＢＪＴ１０１のＰイントリンシックベース部分２４３Ｉを実質的に構成する。Ｎ＋＋コレクタコンタクト部分２４５Ｃ下側のプリカーサー中間コレクタ部分２４５ＩＰの部分は、ＢＪＴ１０１のＮ中間コレクタ部分２４５Ｉを実質的に構成する。
【０６１７】
非対称的ＮチャンネルＩＧＦＥＴ１００のＮ＋＋主要Ｓ／Ｄ部分２４０Ｍ及び２４２Ｍ外側のプリカーサー領域２４０ＥＰ，２４２ＥＰ，２５０Ｐの部分は、今や、夫々、そのＮ＋ソース延長部２４０Ｅ、そのＮ＋ドレイン延長部２４２Ｅ，及びそのＰソース側ハローポケット部分２５０を実質的に構成する。ソース２４０、ドレイン２４２及びハローポケット部分２５０外側の、今は、Ｐ型空のウエルボディ物質１８０であるＰプリカーサー空の主要ウエル領域１８０Ｐの部分は、ＩＧＦＥＴ１００のＰ型空のウエル主要ボディ物質部分２５４を実質的に構成する。プリカーサー点線２５６Ｐは、今や、実質的に点線２５６であり、それは、主要ボディ物質部分２５４内のＰ型ドーピングが、上方へ移る場合に、中程度から軽度へ概略的にどこで降下するかの境界を定めている。
【０６１８】
延長型ドレインＮチャンネルＩＧＦＥＴ１０４のＮ＋＋主要ソース部分３２０Ｍ外側のプリカーサー領域３２０ＥＰ及び３２６Ｐの部分は、夫々、そのＮ＋ソース延長部３２０Ｅ及びそのＰソース側ハローポケット部分３２６を実質的に構成している。ハローポケット部分３２６外側の、今は、Ｐ型空のウエルボディ物質１８４ＡであるＰプリカーサー空の主要ウエル領域１８４ＡＰの部分は、ＩＧＦＥＴ１０４のＰボディ物質部分３２８を実質的に構成している。Ｎ＋＋外部ドレインコンタクト部分３３４外側の、今は、ドレイン１８４ＢであるＮプリカーサー空の主要ウエル領域１８４ＢＰの部分は、ＩＧＦＥＴ１０４のＮ空のウエルドレイン部分３３６を実質的に構成している。プリカーサー点線３３２Ｐ及び３４０Ｐは、今は、実質的に夫々の点線３３２及び３４０であって、それらは、夫々、ボディ物質部分３２８及びドレイン部分３３６内の正味のドーピングが、上方へ移る場合に、中程度から軽度へ概略的にどこで降下するかの境界を定めている。
【０６１９】
対称的ＮチャンネルＩＧＦＥＴ１０８のＮ＋＋主要Ｓ／Ｄ部分４４０Ｍ及び４４２Ｍ外側のプリカーサー領域４４０ＥＰ，４４２ＥＰ，４５０Ｐ，４５２Ｐの部分は、夫々、そのＳ／Ｄ延長部４４０Ｅ及び４４２Ｅ及びそのハローポケット部分４５０及び４５２を実質的に構成している。Ｓ／Ｄゾーン４４０及び４４２及びハローポケット４５０及び４５２外側のＰプリカーサーボディ物質部分４５６Ｐ及び４５８Ｐの部分は、ＩＧＦＥＴ１０８のＰボディ物質部分４５６及び４５８を実質的に構成している。Ｓ／Ｄゾーン４４０及び４４２外側のＰプリカーサー充填した主要ウエル領域１８８Ｐの部分は、Ｐボディ物質部分４５４，４５６，４５８で形成されているＰ型充填した主要ウエル領域１８８を実質的に構成している。
【０６２０】
ＮチャンネルＩＧＦＥＴ１００，１０４，１０８のソース・ボディ接合及びドレイン・ボディ接合は、ホトレジストマスク９７０が所定位置にある間にその開口を介して、ここではＮ型接合グレイディングドーパントとして呼称されるＮ型半導体ドーパントを注入することによって接合容量を減少するために垂直方向にグレイデッドとさせることが可能である。該Ｎ型接合グレイディングドーパントは、Ｎ型主要Ｓ／Ｄドーパントよりも一層多きなレンジ且つ一層低いドーズ量で注入させる。Ｎ型主要または接合グレイディングＳ／Ｄ注入のいずれかを最初に実施することが可能である。いずれの場合においても、該初期的スパイクアニールが、注入したＮ型接合グレイディングＳ／Ｄドーパントによって発生された格子損傷を修復し且つ該Ｎ型接合グレイディングＳ／Ｄドーパントの原子をエネルギ的に一層安定な状態に配置させる。
【０６２１】
該Ｎ型接合グレイディングドーパントは、ＢＪＴ１０１及び１０３のＮドープした部分に入る。ＮＰＮＢＪＴ１０１のＮ型エミッタ２４１は、非常に高度にドープした主要部分と、一層軽度にドープした下部部分とから構成されている。このことは、ＢＪＴ１０１の利得を僅かに減少させる場合があるが、そのベース・エミッタブレークダウン電圧を増加させる。Ｎ型接合グレイディングドーパントの存在は、通常、ＰＮＰＢＪＴ１０３には何らの顕著な効果を有するものではない。
【０６２２】
（ａ）ＰＮＰＢＪＴ１０３用のエミッタ側分離用誘電体スペーサ３５１−１及び３５１−２の間のスペースの上方、即ちエミッタ３２１に対する意図した位置の上方、（ｂ）ＢＪＴ１０３用の島状部１３７Ｂの上方、（ｃ）ＮＰＮＢＪＴ１０１用のベースコンタクト側分離用誘電体スペーサ２７３−１とフィールド絶縁体１３８との間のスペースの上方、即ち第１ベースコンタクト部分２４３Ｃ−１用の意図した位置の上方、及び（ｄ）ＢＪＴ１０１用のベースコンタクト側分離用誘電体スペーサ２７３−２とフィールド絶縁体１３８との間のスペースの上方、即ち第２ベースコンタクト部分２４３Ｃ−２用の意図した位置の上方、に開口を有するホトレジストマスク９７２を、図１８ｗに示した如くに、誘電体層９６２及び９６４、該分離用誘電体スペーサ、及び該ゲート側壁スペーサ上に形成する。ホトレジストマスク９７２は、ＰチャンネルＩＧＦＥＴ１０２，１０６，１１０用の島状部１４２，１４６Ａ，１４６Ｂ，１５０上方にも開口を有している。
【０６２３】
Ｐ型主要Ｓ／Ｄドーパント（即ちＰ型エミッタ・コレクタ・ベース／主要Ｓ／Ｄドーパント）を、非常に高いドーズ量で、ホトレジスト９７２における開口を介して、表面誘電体層９６４の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内にイオン注入させて、（ａ）ＰＮＰＢＪＴ１０３のＰ＋＋エミッタ３２１、（ｂ）ＢＪＴ１０３のＰ＋＋コレクタコンタクト部分３２５Ｃ、（ｃ）ＮＰＮＢＪＴ１０１のＰ＋＋ベースコンタクト部分２４３Ｃ−１及び２４３Ｃ−２、（ｄ）非対称的ＰチャンネルＩＧＦＥＴ１０２のＰ＋＋主要ソース部分２８０Ｍ及びＮ＋＋主要ドレイン部分２８２Ｍ、（ｅ）延長型ドレインＰチャンネルＩＧＦＥＴ１０６のＰ＋＋主要ソース部分３６０Ｍ及びＰ＋＋ドレインコンタクト部分３７４、及び（ｆ）対称的ＰチャンネルＩＧＦＥＴ１１０のＰ＋＋主要Ｓ／Ｄ部分４８０Ｍ及び４８２Ｍ、を画定する。
【０６２４】
更に、Ｐ型主要Ｓ／Ｄドーパントは、ＮＰＮＢＪＴ１０１用のプリカーサー横方向間隔部分２６９−１Ｐ，２６９−２Ｐ、及びＰＮＰＢＪＴ１０３用のプリカーサー横方向間隔部分３４９−１Ｐ及び３４９−２Ｐに入る。各プリカーサー横方向間隔部分２６９−１Ｐ，２６９−２Ｐ，３４９−１Ｐまたは３４９−２Ｐは、それにより、混合導電型の最終的な横方向間隔部分２６９−１，２６９−２，３４９−１又は３４９−２へ変換される。Ｎ型主要Ｓ／Ｄドーパントは、ＰチャンネルＩＧＦＥＴ１０２，１０６，１１０のプリカーサーゲート電極３０２Ｐ，３８６Ｐ，５０２Ｐにも入り、それにより、プリカーサー電極３０２Ｐ，３８６Ｐ，５０２Ｐを夫々Ｐ＋＋ゲート電極３０２，３８６，５０２へ変換させる。ホトレジスト９７２を除去する。
【０６２５】
Ｐ型主要Ｓ／Ｄドーパントのドーズ量は、通常２×１０１５−２×１０１６イオン数／ｃｍ２であり、典型的には約７×１０１５イオン数／ｃｍ２である。Ｐ型主要Ｓ／Ｄドーパントは、通常、元素形態におけるか又は二フッ化ボロンの形態におけるボロンから構成される。Ｐ型主要Ｓ／Ｄドーパントが元素ボロンから構成される典型的な場合には、注入エネルギは通常２−１０ｋｅＶであり、典型的には５ｋｅＶである。
【０６２６】
最終的なポリシリコン横方向間隔部分２６９−１，２６９−２，３４９−１，３４９−２の形状は、夫々、先のＮ型主要Ｓ／Ｄ注入期間中のそれらのプリカーサー形状と夫々ほぼ同じである。従って、上部半導体表面に沿ってのＮＰＮＢＪＴ１０１のエミッタ２４１の横断方向端部は間隔部分２６９−１Ｐ及び２６９−２Ｐのエミッタ側の横方向側部に夫々ほぼ適合即ち一致している。又、上部半導体表面に沿ってのＰＮＰＢＪＴ１０３のベースコンタクト部分３２３Ｃ−１及び３２３Ｃ−２のエミッタ側横断方向端部は、間隔部分３４９−１Ｐ及び３４９−２Ｐのベースコンタクト側横方向側部と夫々ほぼ適合即ち一致している。
【０６２７】
Ｐ型主要Ｓ／Ｄ注入の結果として何が起こるかについて検討すると、横方向間隔部分２６９−１，２６９−２，３４９−１，３４９−２及び分離用誘電体スペーサ２７１−１，２７３−１，２７１−２，２７３−２，３５１−１，３５３−１，３５１−２，３５３−２は、共に、主にＰ型主要Ｓ／Ｄドーパントが下側に存在するモノシリコン内にイオン注入されることを防止するためのドーパント阻止用シールドとして作用する。特に、横方向間隔部分２６９−１，２６９−２、ベースコンタクト側スペーサ２７３−１，２７３−２、及びエミッタ側スペーサ２７１−１，２７１−２の結合がドーパント阻止用シールドとして作用し、それはＰ型主要Ｓ／ＤドーパントがＮＰＮＢＪＴ１０１のＰベースリンク部分２４３Ｌ−１及び２４３Ｌ−２の意図した位置内に注入されることを実質的に阻止する。
【０６２８】
ＮＰＮＢＪＴ１０１用の前述したドーパント阻止用シールドにおけるベースコンタクト側スペーサ２７３−１及び２７３−２の存在は、ＢＪＴ１０１のＰ＋＋ベースコンタクト部分２４３Ｃ−１及び２４３Ｃ−２のエミッタ側横断方向側部を、該横方向間隔部分を介しての任意の横方向面に沿ってベースコンタクト側スペーサ２７３−１及び２７３−２の外側に対して夫々ほぼ適合、即ち自己整合、させる。各ベースコンタクト側スペーサ２７３−１又は２７３−２の外側は横方向間隔部分２６９−１又は２６９−２のベースコンタクト側横方向側部に対してほぼ適合即ち一致するので、上部半導体表面に沿ってのベースコンタクト部分２４３Ｃ−１及び２４３Ｃ−２のエミッタ側横断方向端部は、間隔部分２６９−１及び２６９−２のベースコンタクト側横方向側部と夫々ほぼ適合即ち一致する。上述した如く、ＮＰＮＢＪＴ１０１のベースリンク部分２４３Ｌ−１又は２４３Ｌ−２のベースリンク長ＬＢＬは、エミッタ２４１の関連する横断方向端部からベースコンタクト部分２４３Ｃ−１又は２４３Ｃ−２へ延在する。従って、ＢＪＴ１０１のベースリンク部分２４３Ｌ０１又は２４３Ｌ０２のベースリンク長ＬＢＬは、ベースリンク長ＬＢＬの方向において、横方向間隔部分２６９−１又は２６９−２の寸法ｄＬＳでほぼ線形的に変化する。
【０６２９】
同じことが、相補的な態様で、ＰＮＰＢＪＧ１０３に対してもいえる。横方向間隔部分３４９−１及び３４９−２、エミッタ側スペーサ３５１−１及び３５１−２、及びベースコンタクト側スペーサ３５３−１及び３５３−２の結合は、ドーパント阻止用シールドとして作用し、それは、Ｐ型主要Ｓ／ＤドーパントがＰベースリンク部分３２３Ｌ−１及び３２３Ｌ−２の意図した位置内に注入されることを実質的に阻止する。このシールドにおけるエミッタ側スペーサ３５１−１及び３５１−２の存在は、Ｐ＋＋エミッタ３２１の横断方向側部を、横方向間隔部分を介しての任意の横方向面に沿ってエミッタ側スペーサ３５１−１及び３５１−２の外側に対して夫々ほぼ適合、即ち自己整合、させる。各エミッタ側スペーサ３５１−１又は３５１−２の外側は横方向間隔部分３４９−１Ｐ又は３４９−２Ｐのエミッタ側横方向側部に対してほぼ適合即ち一致するので、上部半導体表面に沿ってのエミッタ３２１の横断方向端部は、間隔部分３４９−１Ｐ及び３４９−２Ｐのエミッタ側横方向側部に対して夫々ほぼ適合即ち一致している。ベースリンク長ＬＢＬの定義に注意すると、その正味の結果は、ＢＪＴ１０３のベースリンク部分３２３Ｌ−１又は３２３Ｌ０２のベースリンク長ＬＢＬは、ベースリンク長ＬＢＬの方向において、横方向間隔部分３４９−１又は３４９−２の寸法ｄＬＳに関してほぼ線形的に変化するということである。
【０６３０】
上述した如く、横方向間隔部分の寸法ｄＬＳは、横方向間隔部分を画定する場合に使用するホトレジストマスクで達成されるパターニングによって決定され、且つ高度に正確に制御することが可能である。このことは、ベースリンク長ＬＢＬを非常に正確に制御することを可能とさせる。
【０６３１】
ポリシリコン抵抗として指定されているゲート電極ポリシリコン層の任意の部分は、典型的に、ゲート電極ポリシリコン層の付着の後に実施される上述したドーピングステップの内の一つ又はそれ以上の期間中にＮ型又はＰ型の半導体ドーパントでドープされる。例えば、ポリシリコン抵抗部分は、Ｎ型主要Ｓ／Ｄドーパント又はＰ型主要Ｓ／Ｄドーパントでドープすることが可能である。
【０６３２】
更なるスパイクアニールを、今や、結果的に得られる半導体構成体に実施して、注入したＰ型主要Ｓ／Ｄドーパントによって発生される格子損傷を修復し且つ該Ｐ型主要Ｓ／Ｄドーパントの原子をエネルギ的に一層安定な状態に配置させる。該更なるスパイクアニールは、該半導体構成体の温度を９００−１２００℃、典型的には１１００℃、へ上昇させることによって行われる。通常、該注入したＰ型及びＮ型のドーパントの著しい拡散が該更なるスパイクアニール期間中に発生する。何故ならば、該更なるスパイクアニールの温度は極めて高いからである。該更なるスパイクアニールは、又、ＢＪＴ１０１及び１０３の横方向間隔部分２６９−１，２６９−２，３４９−１，３４９−２における、及び例示したＰチャンネルＩＧＦＥＴのゲート電極における該Ｐ型主要Ｓ／Ｄドーパントを広げさせる。
【０６３３】
Ｎ型主要Ｓ／Ｄドーパントとして使用した元素（砒素又は燐）の原子は、Ｐ型主要Ｓ／Ｄドーパントとして使用される元素であるボロンの原子よりも一層大きい。その結果、Ｎ型主要Ｓ／Ｄ注入は、ボロンのＰ型主要Ｓ／Ｄ注入よりも、一層多くの格子損傷を発生させる蓋然性がある。Ｎ型主要Ｓ／Ｄ注入直後に実施される該初期的スパイクアニールはＮ型主要Ｓ／Ｄ注入によって発生される格子損傷の全てを修復するものではない場合には、該更なるスパイクアニールがＮ型主要Ｓ／Ｄ注入によって発生される格子損傷の残部を修復する。更に、ボロンは、Ｎ型主要Ｓ／Ｄドーパントとして使用されるいずれの元素よりも一層早く拡散し、従って与えられた量の昇温拡散刺激に対して一層遠くに拡散する。Ｐ型主要Ｓ／Ｄ注入及び関連するスパイクアニールを、Ｎ型主要Ｓ／Ｄ注入及び関連するスパイクアニールを実施した後に実施することにより、Ｎ型主要Ｓ／Ｄドーパントの著しい不所望な拡散を発生すること無しにＰ型主要Ｓ／Ｄドーパントの不所望な拡散が回避される。
【０６３４】
該更なるスパイクアニールを完了すると、（ａ）Ｐイントリンシックベース部分２４３Ｉ及びＮ＋＋エミッタ２４１の結合、及び（ｂ）Ｐ＋＋ベースコンタクト部分２４３Ｃ−１又は２３４Ｃ−２の間のプリカーサーベース２４３Ｐの部分は、ＮＰＮＢＪＴ１０１用のベースリンク部分２４３Ｌ−１又は２４３Ｌ−２を構成する。ベースコンタクト部分２４３Ｃ−１又は２４３Ｃ−２下側のプリカーサーベース２４３Ｐの部分は、ＢＪＴ１０１用の残存するベース部分２４３Ｒ−１又は２４３Ｒ−２を構成する。
【０６３５】
Ｐ＋＋エミッタ３２１下側のプリカーサーベース３２３Ｐの部分は、ＰＮＰＢＪＴ１０３用のＮイントリンシックベース部分３２３Ｉを構成する。（ａ）Ｎイントリンシックベース部分３２３ＩとＰ＋＋エミッタ３２１との結合、及び（ｂ）Ｎ＋＋ベースコンタクト部分３２３Ｃ−１又は３２３Ｃ−２、の間のプリカーサーベース３２３Ｐの部分は、ＢＪＴ１０３用のベースリンク部分３２３Ｌ−１又は３２３Ｌ−２を構成する。ベースコンタクト部分３２３Ｃ−１又は３２３Ｃ−２下側のプリカーサーベース３２３Ｐの部分は、ＢＪＴ１０３用の残りのベース部分３２３Ｉ−１又は３２３Ｒ−２を構成する。Ｐ＋＋コレクタコンタクト部分３２５Ｃ下側のプリカーサー中間コレクタ部分３２５ＩＰの部分は、ＢＪＴ１０３のＰ中間コレクタ部分３２５Ｉを構成する。
【０６３６】
非対称的ＰチャンネルＩＧＦＥＴ１０２のＰ＋＋主要Ｓ／Ｄ部分２８０Ｍ及び２８２Ｍ外側のプリカーサー領域２８０ＥＰ，２８２ＥＰ，２９０Ｐの部分は、今や、そのＰ＋ソース延長部２８０Ｅ、そのＰ＋ドレイン延長部２８２Ｅ、及びそのＮソース側ハローポケット部分２９０を夫々構成する。ソース２８０、ドレイン２８２、及びハローポケット部分２９０外側の今はＮ型空のウエルボディ物質１８２であるＮプリカーサー空の主要ウエル領域１８２Ｐの部分は、ＩＧＦＥＴ１０２のＮ型空のウエル主要ボディ物質部分２９４を構成する。プリカーサー点線２９６Ｐは、今は、点線２９６であって、それは、上方へ移る場合に、主要ボディ物質部分２９４内のＮ型ドーピングがほぼどこで中程度から軽度へ降下するかの境界を特定する。
【０６３７】
延長型ドレインＰチャンネルＩＧＦＥＴ１０６のＰ＋＋主要ソース部分３６０Ｍ外側のプリカーサー領域３６０ＥＰ及び３６６Ｐの部分は、夫々、そのＰ＋ソース延長部３６０Ｅ及びそのＮソース側ハローポケット部分３６６を構成している。ハローポケット部分３６６外側の、今は、Ｎ型空のウエルボディ物質１８６Ａであるプリカーサー空の主要ウエル領域１８６ＡＰの部分は、ＩＧＦＥＴ１０６のＮボディ物質部分３６８を構成する。Ｐ＋＋外部ドレインコンタクト部分３７４外側の、今は、空のウエルドレイン１８６ＢであるＰプリカーサー空の主要ウエル領域１８６ＢＰの部分は、ＩＧＦＥＴ１０６用のＰ空のウエルドレイン部分３７６を構成する。プリカーサー点線３７２Ｐ及び２８０Ｐは、今は、夫々点線３７２及び３８０であって、それらは、夫々、上方へ移る場合に、ボディ物質部分３６８及びドレイン部分３７６内の正味のドーピングがどこで中程度から軽度へ降下するかの境界を特定する。
【０６３８】
対称的ＰチャンネルＩＧＦＥＴ１１０のＰ＋＋主要Ｓ／Ｄ部分４８０Ｍ及び４８２Ｍ外側のプリカーサー領域４８０ＥＰ，４８２ＥＰ，４９０Ｅ，４９２Ｅの部分は、夫々、そのＰ＋Ｓ／Ｄ延長部４８０Ｅ及び４８２Ｅ及びそのＮハローポケット部分４９０及び４９２を構成する。Ｓ／Ｄゾーン４８０及び４８２及びハローポケット４９０及び４９２外側のＮプリカーサーボディ物質部分４９６Ｐ及び４９８Ｐの部分は、ＩＧＦＥＴ１１０のＮボディ物質部分４９６及び４９８を構成する。Ｓ／Ｄゾーン４８０及び４８２外側のＮプリカーサー充填した主要ウエル領域１９０Ｐの部分は、Ｎボディ物質部分４９４，４９６，４９８で形成されるＮ型充填した主要ウエル領域１９０を構成する。
【０６３９】
ＰチャンネルＩＧＦＥＴ１０２，１０４，１０６のソース・ボディ接合及びドレイン・ボディ接合は、ホトレジストマスク９７２が所定位置にある間にその開口を介してここではＰ型接合グレイディングドーパントとして呼称されるＰ型半導体ドーパントを注入することによって接合容量を減少させるために、垂直方向にグレイデッド即ち勾配付きとさせることが可能である。Ｐ型接合グレイディングドーパントは、Ｐ型主要Ｓ／Ｄドーパントよりも、一層大きなレンジ及び一層低いドース量で注入される。Ｐ型主要注入又は接合グレイディングＳ／Ｄ注入のいずれかを先に実施することが可能である。いずれの場合においても、該更なるスパイクアニールが注入したＰ型接合グレイディングＳ／Ｄドーパントによって発生された格子損傷を修復し、且つ該Ｐ型接合グレイディングＳ／Ｄドーパントの原子をエネルギ的に一層安定な状態に配置させる。
【０６４０】
Ｐ型接合グレイディングドーパントは、ＢＪＴ１０１及び１０３のＰドープした部分に入る。このことはＮＰＮＢＪＴ１０１に関して何らの顕著な効果を有するものではない。ＰＮＰＢＪＴ１０３のＰ型エミッタは、非常に高度にドープした主要部分と、一層軽度にドープした下部部分とを有している。このことは、ＢＪＴ１０３の利得を僅かに減少させるが、そのベース・エミッタブレークダウン電圧を増加させる。
【０６４１】
Ｐ７．最終処理
誘電体層９６２及び９６４の露出部分を除去する。典型的にシリコン酸化物である誘電体物質のキャッピング層（不図示）を本構成体の上に形成する。典型的にはＲＴＡである最終的アニールを本半導体構成体に実施して、所望の最終的なドーパント分布を得ると共に全ての残留格子損傷を修復する。
【０６４２】
適切なホトレジストマスク（不図示）を使用して（必要に応じて）、該キャッピング物質を本構成体の選択した区域から除去する。特に、該キャッピング物質は、ＢＪＴ１０１及び１０３用の島状部の上方の区域から除去して、エミッタ２４１及び３２１、ベースコンタクト部分２４３Ｃ−１，２４３Ｃ−２，３２３Ｃ−１，３２３Ｃ−２、コレクタコンタクト部分２４５Ｃ及び３２５Ｃ、及び横方向間隔部分２６９−１，２６９−２，３４９−１，３４９−２を露出させる。該キャッピング物質は、又、ＩＧＦＥＴ１００，１０２，１０４，１０６，１０８，１１０用の島状部の上方の区域からも除去して、ゲート電極２６２，３０２，３４６，３８６，４６２，５０２、主要ソース部分２４０Ｍ，２８０Ｍ，３２０Ｍ，３６０Ｍ、主要ドレイン部分２４２Ｍ及び２８２Ｍ、ドレインコンタクト部分３３４及び３７４、及び主要Ｓ／Ｄ部分４４０，４４２，４８０，４８２を露出させる。該キャッピング物質は、典型的に、ポリシリコン抵抗であることが指定されているゲート電極ポリシリコン層の部分の殆どの上に維持されて、次の操作期間中に、該ポリシリコン部分のそのようにキャップされた部分に沿ってメタルシリサイドが形成されることを防止する。該キャッピング物質を除去する過程中に、該ゲート側壁スペーサは、好適には、上に引用した国際特許出願＿＿＿＿、代理人ドケット番号ＮＳ−７１９２ＷＯ、に記載されている如く、Ｌ形状へ変換される。
【０６４３】
ＢＪＴ１０１及び１０３及びＩＧＦＥＴ１００，１０２，１０４，１０６，１０８，１１２のメタルシリサイド層は、夫々、下側に存在するポリシリコン及びモノシリコンの領域の上部表面に沿って形成される。このことは、典型的に、本構成体の上部表面上に典型的にはコバルトである適宜のメタルの薄い層を付着させ、且つ低温度ステップを実施して該メタルを下側に存在するシリコンと反応させることとなる。反応しなかったメタルを除去する。第２低温度ステップを実施して該メタルの下側に存在するシリコンとの反応を完了させ且つそれによりＢＪＴ１０１及び１０３及び該例示したＩＧＦＥＴのメタルシリサイド層を形成する。
【０６４４】
該メタルシリサイドの形成が、非対称的ＢＪＴ１０１及び１０３及びＩＧＦＥＴ１００，１０２，１０４，１０６，１０８，１１０の基本的な製造を完了する。結果的に得られるＣＢＪＴ／ＣＩＧＦＥＴ構成体は図５に示した如くに表れる。
【０６４５】
特にＢＪＴ１０１及び１０３に関連して図６を参照すると、第１レベル誘電体層２８５を図５の構成体の上に形成する。誘電体層２８５は、通常、誘電体層２８５の上部表面がほぼ平坦的であるように設けられる複数個のサブレイヤー（別々に区画を示してはいない）から構成されている。適切なホトレジストマスク（不図示）を使用して、横方向間隔部分２６９−１，２６９−２，３４９−１，３４９−２の上部に沿ってのメタルシリサイド層２７９−１２７９−２，３５９−１，３５９−２を含むメタルシリサイド層へ下方へ誘電体層２８５を介して開口をエッチングする。メタルを該開口内に付着させて該メタルシリサイド層とコンタクトさせる。誘電体層２８５の上部に沿ってのメタルをホトレジストマスク（不図示）を使用してパターン形成して図６の構成体を包含するＣＢＪＴ／ＣＩＧＦＥＴ構成体を製造する。
【０６４６】
Ｐ８．ＢＪＴ変形例の形成
以下の操作が図１８の製造プロセスに組み込まれて、ＮＰＮＢＪＴ１０１Ｘ及びＰＮＰＢＪＴ１０３Ｘを包含する図１１の変形例を作成する。図１８ｂと１８ｃの段階の間、従って、フィールド絶縁領域１３８を形成した後であるが種々のウエル注入の前に、Ｎ＋ディープコレクタ層４０１用の位置の上方に開口を有するホトレジストマスク（不図示）をスクリーン酸化物層９２４の上に形成する。ここではＮ型高ドーズディープコレクタ層ドーパントとして呼称されるＮ型半導体ドーパントを、高ドーズ量で、該ホトレジストマスクにおける開口を介して、スクリーン酸化物９２４の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内にイオン注入させて、Ｎ＋ディープコレクタ層４０１を画定する。注入エネルギは充分に高く、そのディープコレクタ層４０１は、後に、ＮＰＮＢＪＴ１０１ＸのＮコレクタウエル領域１７５Ａ及び１７５Ｂの底部に沿って延在する。ホトレジストを除去する。
【０６４７】
Ｐ＋ディープコレクタ層４０７用の位置の上方に開口を有する第２ホトレジストマスク（不図示）をスクリーン酸化物層９２４の上に形成する。ここではＰ型高ドーズディープコレクタ層ドーパントとして呼称されるＰ型半導体ドーパントを、高ドーズ量で、該第２ホトレジストマスクにおける開口を介して、スクリーン酸化物９２４の非被覆セクションを介して、下側に存在するモノシリコンの垂直方向に対応する部分内にイオン注入させて、Ｐ＋ディープコレクタ層４０７を画定する。注入エネルギは充分に高く、ディープコレクタ層４０７は、後に、ＰＮＰＢＪＴ１０３ＸのＰコレクタウエル領域１７７Ａ及び１７７Ｂの底部に沿って延在する。第２ホトレジストを除去する。
【０６４８】
いずれの高ドーズディープコレクタ層注入も先に実施することが可能である。該２つの高ドーズディープコレクタ層注入を完了し且つ該２つのホトレジストマスクを除去した後に、典型的にはＲＴＡである熱アニールを本半導体構成体に実施して、格子損傷を修復し且つ注入した高ドーズディープコレクタ層ドーパントの原子をエネルギ的に更に安定な状態に配置させる。次いで、本処理は、ディープＮコレクタウエル２０７の形成が削除されることを除いて、ディープＮウエル領域９２８の形成のために図１８ｃの段階へ復帰する。ＢＪＴ１０１Ｘ及び１０３Ｘの内の一つのみを有する変形例を発生させるために、高ドーズディープコレクタ層４０１及び４０７の選択した一つの形成を削除することが可能である。
【０６４９】
ＮＰＮＢＪＴ１０１Ｙ及びＰＮＰＢＪＴ１０３Ｙを包含している図１３の変形例は以下の態様で製造される。開始点は軽度にドープしたＰ型モノシリコン半導体基板４１１である。Ｐ−基板４１１の上部表面上にホトレジストマスク（不図示）を形成する。該ホトレジストマスクは、Ｎ＋埋込コレクタ層４１５用の意図した位置において開口を有している。ここではＮ型埋込層ドーパントとして呼称されるＮ型半導体ドーパントをマスク開口を介して高ドーズ量で基板４１１内に導入させる。ホトレジストを除去する。
【０６５０】
第２ホトレジストマスク（同様に不図示）をＰ−基板４１１の上部表面上に形成する。該第２ホトレジストマスクは、Ｐ＋埋込コレクタ層４２３用の意図した位置に開口を有している。ここではＰ型埋込層ドーパントとして呼称されるＰ型半導体ドーパントを該マスク開口を介して基板４１１内に高ドーズ量で導入させる。第２ホトレジストマスクを除去する。
【０６５１】
該埋込層注入のいずれをも先に実施することが可能である。埋込層注入及び該２つのホトレジストマスクの除去の後に、Ｐ−基板４１１の上部表面を適切にクリーニングしてそのモノシリコンを露出させる。Ｐ−基板領域１３６は、基板４１１の露出したシリコン上に成長させたエピタキシャルである。エピタキシャル層としてのＰ−基板領域１３６の形成期間中、Ｎ型及びＰ型の埋込層ドーパントがエピタキシャル層１３６内に上方へ拡散して、Ｎ＋埋込コレクタ層４１５及びＰ＋埋込コレクタ層４２３を形成する。ＢＪＴ１０１Ｙ及び１０３Ｙを包含するＣＢＪＴ／ＣＩＧＦＥＴ構成体の製造の残部は、通常、ディープＮコレクタウエル２０７の形成が削除されることを除いて、図５のＣＢＪＴ／ＣＩＧＦＥＴ構成体が製造されるのと同じ態様で実施される。
【０６５２】
Ｐ−基板４１１は、例えば下側に存在する一層高度にドープされているモノシリコン領域を包含する一層大きな半導体ボディの一部とすることが可能である。軽度にＰドープされる代わりに、基板４１１は軽度にＮドープさせることが可能である。埋込コレクタ層４１５及び４２３の内の選択した一つの形成は、ＢＪＴ１０１Ｙ及び１０３Ｙの内の一つのみを包含する変形例を形成するために、削除することが可能である。
【０６５３】
Ｑ．その他の変形例
本発明を特定の実施例について説明したが、この説明は単に例示的な目的のためであり、特許請求の範囲に記載される発明の範囲を制限するものとして解釈されるべきものではない。例えば、半導体ボディにおける又は／及び横方向間隔部分及びゲート電極におけるシリコンは、その他の半導体物質で置換させることが可能である。置換候補は、ゲルマニウム、シリコン・ゲルマニウム合金、及びガリウム砒素などの３ａ族−５ａ族合金を包含している。ドープしたポリシリコンゲート電極及び夫々上側に位置しているメタルシリサイド層で形成される複合ゲート電極は、実質的に完全に耐火性メタル又は実質的に完全にメタルシリサイド、例えば、コバルトシリサイド、ニッケルシリサイド、又はプラチナシリサイドで仕事関数を制御するためにシリサイドゲート電極内にドーパントが設けられているもの、で置換させることが可能である。
【０６５４】
横方向間隔部分及びゲート電極は、ドープしたポリシリコンから構成されるものが好適であるとして上に記載してきたが、代替例としては、ドープした非晶質シリコン又はドープした多結晶シリコンなどの別のタイプのドープした非モノシリコンから構成する。横方向間隔部分及びゲート電極がドープしたポリシリコンから構成される場合であっても、該横方向間隔部分及びゲート電極に対するプリカーサーは、非晶質シリコン又はポリシリコン以外の別のタイプの非モノシリコンとして付着させることが可能である。プリカーサー横方向間隔部分及びプリカーサーゲート電極の付着に続く昇温ステップ期間中の昇温は、該横方向間隔部分及びゲート電極内のシリコンをポリシリコンへ変換させる。
【０６５５】
更に、該横方向間隔部分内の非モノシリコンは、半導体ドーパントで著しくドープされることを必要とするものではない。Ｎ型及びＰ型のドーパントをホトレジストマスク９７０及び９７２の開口を介して通過させる代わりに、ホトレジストマスク９７０及び９７２は、それらがほぼ該横方向間隔部分の上側に位置するように構成することが可能である。
【０６５６】
該例示したＩＧＦＥＴのゲート誘電体層は、代替的に、高い誘電率のハフニウム酸化物などの物質で形成することが可能である。その場合には、ゲート誘電体厚さのｔＧｄＬ低値及びｔＧｄＨ高値は典型的に幾分一層高い。ＮＰＮＢＪＴ１０１用の分離用誘電体層２６７−１及び２６７−２及びＰＮＰＢＪＴ１０３用の分離用誘電体層３４７−１及び３４７−２は、ゲート誘電体層と同じステップに従って形成されるので、分離用誘電体層２６７−１，２６７−２，３４７−１，３４７−２は、ゲート誘電体層と同じ代替的物質から構成される。
【０６５７】
Ｎ型ディープＳ／Ｄ延長部ドーパントがＮ型浅いソース延長部ドーパントと同じＮ型ドーパントである場合の変形例においては、アニールは、オプションとして、（ｉ）Ｎ型ディープＳ／Ｄ延長部注入用の図１８ｐの段階と、（ｉｉ）Ｎ型浅いソース延長部注入用の図１８ｑの段階との間に実施することが可能であり、その場合に、Ｎ型浅いソース延長部ドーパントを拡散させること無しにＮ型ディープＳ／Ｄ延長部ドーパントを拡散させることが可能であるが、それはＮ型浅いソース延長部ドーパントの注入は今だ実施されていないからである。
【０６５８】
上に引用した国際特許出願＿＿＿＿、代理人ドケット番号ＮＳ−７００５ＷＯ、に記載されている変形例のいずれも本ＣＢＪＴ／ＣＩＧＦＥＴ構成体の構成及び製造に適用することが可能である。従って、特許請求の範囲に定義されている本発明の真の範囲から逸脱すること無しに、種々の修正例が当業者によってなされることが可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５−０】
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【図５−１】
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【図５−２】
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【図５−３】
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【図５−４】
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【図５−５】
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【図５−６】
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【図５−７】
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【図５−８】
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【図５−９】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８ａ】
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【図１８ｂ】
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【図１８ｃ】
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【図１８ｄ】
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【図１８ｅ】
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【図１８ｆ】
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【図１８ｇ】
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【図１８ｈ】
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【図１８ｉ】
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【図１８ｊ】
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【図１８ｋ】
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【図１８ｌ】
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【図１８ｍ】
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【図１８ｎ】
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【図１８ｏ】
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【図１８ｐ】
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【図１８ｑ】
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【図１８ｒ】
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【図１８ｓ】
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【図１８ｔ】
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【図１８ｕ】
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【図１８ｖ】
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【図１８ｗ】
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【国際調査報告】
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