(57)【要約】【課題】高速高密度NANDベース2T-NORフラッシュメモリ設計の提供。【解決手段】ツートランジスタNOR フラッシュメモリセルはNANDベース製造プロセスで製造された対称なソース及びドレイン構造を有する。該フラッシュセルはダブルポリNMOSフローティングゲートトランジスタで構成されたストレージトランジスタ、ダブルポリNMOSフローティングゲートトランジスタで構成されたアクセストランジスタ、短絡ポリ１及びポリ２を備えたポリNMOSトランジスタ或いはシングルポリ  ポリ１又はポリ２NMOSトランジスタを包含する。該フラッシュセルはファウラー・ノードハイムチャネルトンネルスキームを使用しプログラム及び消去される。NANDベースフラッシュメモリデバイスは、ワードラインに垂直である平行なビットラインとソースラインと共に配置される。書き込みロウデコーダ及び読み出しロウデコーダがフラッシュメモリデバイスが、ページ、ブロック、セクタ又はチップ単位でのベリファイ、プログラム及び読み出し動作を伴うプリプログラムにおいてフラッシュメモリアレイに適宜電圧を供給するために設計される。【選択図】図４Ａ
2012533140.tif 000002
【特許請求の範囲】
【請求項１】
NANDベース2T-NORフラッシュメモリアレイにおいて、
複数のNANDベース2T-NORフラッシュセルであって、複数のローと複数のカラムを備えた二次元アレイをなすように配置され、各該NANDベース2T-NORフラッシュセルはセルゲート、ソース及びドレインを備えたストレージトランジスタと、セレクトゲート、ソース及びドレインを備えたアクセストランジスタを有し、該アクセストランジスタのソースは該ストレージトランジスタのドレインに直列に接続された、上記複数のNANDベース2T-NORフラッシュセルと、
複数のワードラインであって、各該ワードラインは該2T-NORフラッシュセルのローのセルゲートを接続し、該ワードラインはX 方向に走る、上記複数のワードラインと、
複数のセレクトゲートラインであって、各該セレクトゲートラインは該2T-NORフラッシュセルのローのセレクトゲートを接続する、上記複数のセレクトゲートラインと、
複数のソースラインであって、各該ソースラインは、該2T-NORフラッシュセルのただ一つのカラムのストレージトランジスタのソースを接続し、該ソースラインは該ワードラインに垂直なY 方向に走る、上記複数のソースラインと、
複数のビットラインであって、各該ビットラインは、該2T-NORフラッシュセルのただ一つのカラムのアクセストランジスタのドレインを接続し、該ビットラインは該ソースラインと平行に走る、上記複数のビットラインと、
を包含し、そのうち該NANDベース2T-NORフラッシュメモリアレイは複数のメモリセクタに分割され、各メモリセクタは複数のメモリブロックを有し、各メモリブロックは複数のメモリページを有し、各メモリページは一つのワードラインと一つのセレクトゲートラインを備えた該NANDベース2T-NORフラッシュセルの一つのローを有することを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項２】
請求項１記載のNANDベース2T-NORフラッシュメモリアレイにおいて、選択メモリセクタの選択メモリブロックの選択メモリページのページプリプログラム動作の間、該選択メモリページのワードラインに20V が印加され、該フラッシュメモリアレイ中の他の全てのワードライン、全てのソースライン、全てのビットライン及び全てのセレクトゲートラインに0Vが印加されることを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項３】
請求項１記載のNANDベース2T-NORフラッシュメモリアレイにおいて、選択メモリセクタの選択メモリブロックの選択メモリページのページプリプログラムベリファイ動作の間、該選択メモリページのワードラインに、該2T-NORフラッシュセルのスレショルド電圧Vtが印加され、該選択メモリページの該セレクトゲートラインに電源電圧Vdd が印加され、該選択メモリセクタの全てのビットラインはVdd-Vtにプリチャージされ、該フラッシュメモリアレイ中の他の全てのワードライン、他の全てのセレクトゲートライン、他の全てのビットライン及び全てのソースラインに0Vが印加されることを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項４】
請求項１記載のNANDベース2T-NORフラッシュメモリアレイにおいて、選択メモリセクタの選択メモリブロックのブロックプリプログラム動作の間、該選択メモリブロックのワードラインに20V が印加され、該フラッシュメモリアレイ中の他の全てのワードライン、全てのソースライン、全てのビットライン及び全てのセレクトゲートラインに0Vが印加されることを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項５】
請求項１記載のNANDベース2T-NORフラッシュメモリアレイにおいて、選択メモリセクタの選択メモリブロックのブロックプリプログラムベリファイ動作の間、該選択メモリブロックのワードラインに、該2T-NORフラッシュセルのスレショルド電圧Vtが印加され、該選択メモリブロックの該セレクトゲートラインに電源電圧Vdd が印加され、該選択メモリセクタの全てのビットラインはVdd-Vtにプリチャージされ、該フラッシュメモリアレイ中の他の全てのワードライン、他の全てのセレクトゲートライン、他の全てのビットライン及び全てのソースラインに0Vが印加されることを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項６】
請求項１記載のNANDベース2T-NORフラッシュメモリアレイにおいて、選択メモリセクタのセクタプリプログラム動作の間、該選択メモリセクタの全てのワードラインに20V が印加され、該フラッシュメモリアレイ中の他の全てのワードライン、全てのソースライン、全てのビットライン及び全てのセレクトゲートラインに0Vが印加されることを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項７】
請求項１記載のNANDベース2T-NORフラッシュメモリアレイにおいて、選択メモリセクタの選択メモリブロックのセクタプリプログラムベリファイ動作の間、該選択メモリセクタの全てのワードラインに、該2T-NORフラッシュセルのスレショルド電圧Vtが印加され、該選択メモリセクタの全てのセレクトゲートラインに電源電圧Vdd が印加され、該選択メモリセクタの全てのビットラインはVdd-Vtにプリチャージされ、該フラッシュメモリアレイ中の他の全てのワードライン、他の全てのセレクトゲートライン、他の全てのビットライン及び全てのソースラインに0Vが印加されることを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項８】
請求項１記載のNANDベース2T-NORフラッシュメモリアレイにおいて、該フラッシュメモリアレイのチッププリプログラム動作の間、該メモリアレイ中の全てのワードラインに20V が印加され、該フラッシュメモリアレイ中の全てのソースライン、全てのビットライン及び全てのセレクトゲートラインに0Vが印加されることを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項９】
請求項１記載のNANDベース2T-NORフラッシュメモリアレイにおいて、該フラッシュメモリアレイのチッププリプログラムベリファイ動作の間、該メモリアレイの全てのワードラインに、該2T-NORフラッシュセルのスレショルド電圧Vtが印加され、該フラッシュメモリアレイの全てのセレクトゲートラインに電源電圧Vdd が印加され、該フラッシュメモリアレイの全てのビットラインはVdd-Vtにプリチャージされ、該フラッシュメモリアレイ中の全てのソースラインに0Vが印加されることを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項１０】
請求項１記載のNANDベース2T-NORフラッシュメモリアレイにおいて、選択メモリセクタの選択メモリブロックの選択メモリページのページ消去動作の間、該選択メモリページのワードラインに0Vが印加され、該選択メモリセクタの他の全てのワードライン及び全てのセレクトゲートラインは20V に接続され、該選択メモリセクタの全てのビットライン及び全てのソースラインに20V がかけられ、それは該選択メモリセクタの2T-NORフラッシュセルのトリプルP 型ウェルに印加され、該フラッシュメモリアレイの他の全てのメモリセクタの全てのワードライン、全てのソースライン、全てのビットライン及び全てのセレクトゲートラインに0Vが印加されることを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項１１】
請求項１記載のNANDベース2T-NORフラッシュメモリアレイにおいて、選択メモリセクタの選択メモリブロックの選択メモリページのページ消去ベリファイ動作の間、該選択メモリページのセレクトゲートラインに電源電圧Vdd が印加され、該選択メモリセクタの全てのソースラインに1Vが印加され、該選択メモリセクタの全てのビットラインは0Vにプリチャージされ、該フラッシュメモリアレイの全てのワードライン、他の全てのセレクトゲートライン、他の全てのビットライン及び他の全てのソースラインは0Vに印加されることを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項１２】
請求項１記載のNANDベース2T-NORフラッシュメモリアレイにおいて、選択メモリセクタの選択メモリブロックのブロック消去動作の間、該選択メモリブロックのワードラインに0Vが印加され、該選択メモリセクタの他の全てのワードライン及び全てのセレクトゲートラインは20V に接続され、該選択メモリセクタの全てのビットライン及び全てのソースラインは20V に印加され、それは該選択メモリセクタの2T-NORフラッシュセルのトリプルP型ウェルに印加され、該フラッシュメモリアレイの他の全てのメモリセクタの全てのワードライン、全てのソースライン、全てのビットライン及び全てのセレクトゲートラインに0Vが印加されることを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項１３】
請求項１記載のNANDベース2T-NORフラッシュメモリアレイにおいて、選択メモリセクタのセクタ消去動作の間、該選択メモリセクタの全てのワードラインに0Vが印加され、該選択メモリセクタの全てのセレクトゲートラインは20V に接続され、該選択メモリセクタの全てのビットライン及び全てのソースラインに20V が印加され、それは該選択メモリセクタの2T-NORフラッシュセルのトリプルP 型ウェルに印加され、該フラッシュメモリアレイの他の全てのメモリセクタの全てのビットライン及び全てのセレクトゲートラインに0Vが印加されることを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項１４】
請求項１記載のNANDベース2T-NORフラッシュメモリアレイにおいて、該フラッシュメモリアレイのチップ消去動作の間、該フラッシュメモリアレイの全てのワードラインに0Vが印加され、該フラッシュメモリアレイの全てのセレクトゲートラインに20V が接続され、該フラッシュメモリアレイの全てのビットライン及び全てのソースラインに20V が印加され、それは該フラッシュメモリアレイの2T-NORフラッシュセルのトリプルP 型ウェルに印加されることを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項１５】
請求項１記載のNANDベース2T-NORフラッシュメモリアレイにおいて、選択メモリセクタの選択メモリブロックの選択メモリページのページプログラム動作の間、該選択メモリページのワードラインに15V から20V の範囲の電圧が印加され、該選択メモリセクタの他の全てのワードライン、全てのソースライン、全てのビットライン及び全てのセレクトゲートラインに5Vが印加され、該選択メモリセクタのプログラムデータのビットラインとソースラインに0Vが印加され、該選択メモリセクタのプログラム禁止データのビットライン及びソースラインに8Vが印加され、該フラッシュメモリアレイの他の全てのワードライン、他の全てのソースライン、他の全てのビットライン及び他の全てのセレクトゲートラインに0Vが印加されることを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項１６】
請求項１記載のNANDベース2T-NORフラッシュメモリアレイにおいて、選択メモリセクタの選択メモリブロックの選択メモリページのページプログラムベリファイ動作の間、該選択メモリページのワードラインに、該2T-NORフラッシュセルのスレショルド電圧Vtが印加され、該選択メモリページの該セレクトゲートラインに電源電圧Vdd が印加され、該選択メモリセクタの全てのビットラインはVdd-Vtにプリチャージされ、該フラッシュメモリアレイ中の他の全てのワードライン、他の全てのセレクトゲートライン、他の全てのビットライン及び全てのソースラインに0Vが印加されることを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項１７】
請求項１記載のNANDベース2T-NORフラッシュメモリアレイにおいて、選択メモリセクタの選択メモリブロックの選択メモリページの読み出し動作の間、該選択メモリセクタの全てのワードラインに電源電圧Vdd 又はブースト電圧Ｖboost が印加され、該選択メモリページのセレクトゲートラインにＶboost が印加され、該選択メモリセクタの全てのビットラインに1Vが印加され、該フラッシュメモリアレイの他の全てのワードライン、他の全てのセレクトゲートライン、他の全てのビットライン及び全てのソースラインに0Vが印加されることを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項１８】
請求項１記載のNANDベース2T-NORフラッシュメモリアレイにおいて、各該2T-NORフラッシュセルの消去及びプログラム動作は、該ストレージトランジスタのドレイン及びソースに電圧差がないファウラー・ノードハイムチャネルトンネルプロセスに基づくことを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項１９】
請求項１記載のNANDベース2T-NORフラッシュメモリアレイにおいて、各該2T-NORフラッシュセルの該ストレージトランジスタ及び該アクセストランジスタはそれぞれフローティングゲートを備えたNANDベースダブルポリトランジスタであり、該セルゲート及び該セレクトゲートはポリ2 ゲートであり、これら二つのフローティングゲートは二つのポリ2 ゲートの下のポリ1 層で形成されたことを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項２０】
請求項１９記載のNANDベース2T-NORフラッシュメモリアレイにおいて、各該2T-NORフラッシュセルはシングルレベルセルであり、該アクセストランジスタは0.5Vから1Vの範囲で中央が0.75V のスレショルド電圧を有し、該ストレージトランジスタは消去ステートのために-1V より小さい第１スレショルド電圧を有し、プログラムステートのために4Vより大きい第２スレショルド電圧を有することを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項２１】
請求項１９記載のNANDベース2T-NORフラッシュメモリアレイにおいて、各該2T-NORフラッシュセルはマルチレベルセルであり、該アクセストランジスタは0.5Vから1Vの範囲で中央が0.75V のスレショルド電圧を有し、該ストレージトランジスタは消去ステートのために-1V より小さい第１スレショルド電圧を有し、第１プログラムステートのために0Vから0.5Vの範囲の第２スレショルド電圧を有し、第２プログラムステートのために4Vより大きい第3 スレショルド電圧を有することを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項２２】
請求項１９記載のNANDベース2T-NORフラッシュメモリアレイにおいて、該アクセストランジスタのフローティングゲートと該セレクトゲートは互いに短絡されていることを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項２３】
請求項２２記載のNANDベース2T-NORフラッシュメモリアレイにおいて、各該2T-NORフラッシュセルはシングルレベルセルであり、該アクセストランジスタは該ポリ１層のスレショルド電圧であるスレショルド電圧を有し、該ストレージトランジスタは消去ステートのために-1V より小さい第１スレショルド電圧を有し、プログラムステートのために4Vより大きい第２スレショルド電圧を有することを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項２４】
請求項２２記載のNANDベース2T-NORフラッシュメモリアレイにおいて、各該2T-NORフラッシュセルはマルチレベルセルであり、該アクセストランジスタは該ポリ１層のスレショルド電圧であるスレショルド電圧を有し、該ストレージトランジスタは消去ステートのために-1V より小さい第１スレショルド電圧を有し、第１プログラムステートのために0Vから0.5Vの範囲の第２スレショルド電圧を有し、第２プログラムステートのために4Vより大きい第3 スレショルド電圧を有することを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項２５】
請求項１記載のNANDベース2T-NORフラッシュメモリアレイにおいて、各該2T-NORフラッシュセルの該ストレージトランジスタはNANDベースダブルポリトランジスタであり、ポリ２ゲートである該セルゲートと、ポリ１層で該ポリ２ゲートの下に形成されたフローティングゲートを有し、各該2T-NORフラッシュセルの該アクセストランジスタは、ポリ１又はポリ２ゲートである該セレクトゲートを備えたシングルポリ  ポリ１又はポリ２  NMOSトランジスタであることを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項２６】
請求項２５記載のNANDベース2T-NORフラッシュメモリアレイにおいて、各該2T-NORフラッシュセルはシングルレベルセルであり、該アクセストランジスタは該ポリ１又はポリ２NMOSトランジスタのスレショルド電圧であるスレショルド電圧を有し、該ストレージトランジスタは消去ステートのために-1V より小さい第１スレショルド電圧を有し、プログラムステートのために4Vより大きい第２スレショルド電圧を有することを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項２７】
請求項２５記載のNANDベース2T-NORフラッシュメモリアレイにおいて、各該2T-NORフラッシュセルはマルチレベルセルであり、該アクセストランジスタは該ポリ１又はポリ２NMOSトランジスタのスレショルド電圧であるスレショルド電圧を有し、該ストレージトランジスタは消去ステートのために-1V より小さい第１スレショルド電圧と、第１プログラムステートのために0Vから0.5Vの範囲の第２スレショルド電圧と、第２プログラムステートのために4Vより大きい第3 スレショルド電圧を有することを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項２８】
請求項１記載のNANDベース2T-NORフラッシュメモリアレイにおいて、さらに、
複数のグローバルビットラインであって、各該グローバルビットラインは奇数のビットラインゲートを介して該2T-NORフラッシュセルの奇数のカラムのビットラインに接続され、偶数のビットラインゲートを介して該2T-NORフラッシュセルの該奇数のカラムの直後の偶数のカラムのビットラインに接続される、上記複数のグローバルビットラインと、
複数のグローバルソースラインであって、各該グローバルソースラインは奇数のソースラインゲートを介して該2T-NORフラッシュセルの奇数のカラムのソースラインに接続され、偶数のソースラインゲートを介して該2T-NORフラッシュセルの該奇数のカラムの直後の偶数のカラムのソースラインに接続される、上記複数のグローバルソースラインと、
を包含したことを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項２９】
請求項２８記載のNANDベース2T-NORフラッシュメモリアレイにおいて、プリプログラム動作の間、選択メモリセクタの全てのソースラインゲートと全てのビットラインゲートに電源電圧Vdd が印加され、これにより該選択メモリセクタの該ソースラインと該ビットラインに該グローバルソースラインと該グローバルビットラインに印加された電圧がそれぞれ渡され、該フラッシュメモリアレイの他の全てのメモリセクタの全てのソースラインゲートと全てのビットラインゲートには0Vが印加されることを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項３０】
請求項２８記載のNANDベース2T-NORフラッシュメモリアレイにおいて、消去動作の間、選択メモリセクタの全てのソースラインゲートと全てのビットラインゲートに電源電圧Vdd が印加され、これにより該選択メモリセクタの該ソースラインと該ビットラインに該グローバルソースラインと該グローバルビットラインに印加された電圧がそれぞれ渡され、該フラッシュメモリアレイの他の全てのメモリセクタの全てのソースラインゲートと全てのビットラインゲートには0Vが印加されることを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項３１】
請求項２８記載のNANDベース2T-NORフラッシュメモリアレイにおいて、選択メモリセクタの選択メモリブロックの選択メモリページのページ消去ベリファイ動作の間、選択メモリページのセレクトゲートラインに電源電圧Vdd が印加され、該選択メモリページの全てのソースラインゲートと全てのビットラインゲートにVdd が印加され、該選択メモリセクタの全てのグローバルソースラインに1Vが印加され、該選択メモリセクタの全てのグローバルビットラインは0Vにプリディスチャージされ、該フラッシュメモリアレイの全てのワードライン、他の全てのセレクトゲートライン、他の全てのグローバルビットライン、他の全てのグローバルソースラインに0Vが印加されることを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項３２】
請求項２８記載のNANDベース2T-NORフラッシュメモリアレイにおいて、選択メモリセクタの選択メモリブロックの選択メモリページのページプログラム動作の間、選択メモリページのワードラインに、15V から20V の範囲の電圧が印加され、該選択メモリセクタの他の全てのワードラインと全てのセレクトゲートラインに5Vが印加され、該選択メモリページの全てのソースラインゲートと全てのビットラインゲートに10V が印加され、該選択メモリセクタのプログラムデータのグローバルビットラインとグローバルソースラインに0Vが印加され、該選択メモリセクタのプログラム禁止データのグローバルビットラインとグローバルソースラインに8Vが印加され、該フラッシュメモリアレイの他の全てのワードライン、他の全てのグローバルソースライン、他の全てのグローバルビットライン、他の全てのビットラインゲート、他の全てのソースラインゲート及び他の全てのセレクトゲートラインに0Vが印加されることを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項３３】
請求項２８記載のNANDベース2T-NORフラッシュメモリアレイにおいて、選択メモリセクタの選択メモリブロックの選択メモリページのページプログラムベリファイ動作の間、選択メモリページのワードラインに、2T-NORフラッシュセルのスレショルド電圧Vtが印加され、該選択メモリページのセレクトゲートラインに電源電圧Vdd が印加され、該選択メモリページの全てのソースラインゲートと全てのビットラインゲートにVdd が印加され、該選択メモリセクタの全てのグローバルビットラインはVdd-Vtにプリチャージされ、該フラッシュメモリアレイの他の全てのワードライン、他の全てのセレクトゲートライン、他の全てのグローバルビットライン、他の全てのビットラインゲート、他の全てのソースラインゲートに0Vが印加されることを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項３４】
請求項２８記載のNANDベース2T-NORフラッシュメモリアレイにおいて、選択メモリセクタの選択メモリブロックの選択メモリページの読み出し動作の間、該選択メモリセクタの全てのワードラインに電源電圧Vdd 又はブースト電圧Ｖboost が印加され、該選択メモリページのセレクトゲートラインにＶboost が印加され、該選択メモリセクタの全てのグローバルビットラインに1Vが印加され、該選択メモリページの全てのソースラインゲート及び全てのビットラインゲートにVdd が印加され、該フラッシュメモリアレイの他の全てのワードライン、他の全てのセレクトゲートライン、他の全てのグローバルビットライン、及び全てのグローバルソースラインに0Vが印加されることを特徴とする、NANDベース2T-NORフラッシュメモリアレイ。
【請求項３５】
NANDベース2T-NORフラッシュメモリデバイスにおいて、
NANDベース2T-NORフラッシュメモリアレイであって、該フラッシュメモリアレイは複数のメモリセクタを有し、各該メモリセクタは複数のメモリブロックを有し、各該メモリブロックは複数のメモリページを有し、各該メモリページはNANDベース2T-NORフラッシュセルの一つのローを有し、該フラッシュセルは一つのワードラインと一つのセレクトゲートラインを備えた、上記NANDベース2T-NORフラッシュメモリアレイと、
該フラッシュメモリアレイのワードラインに接続された、書き込みロウデコーダと、
該フラッシュメモリアレイのセレクトゲートラインに接続された、読み出しロウデコーダと、
データバッファ及び遅速ページセンス増幅器ユニットであって、該フラッシュメモリアレイの複数のビットラインに接続され、該データバッファ及び遅速ページセンス増幅器ユニットは遅速ページセンス増幅器とプログラム保存のためのデータバッファを有する、上記データバッファ及び遅速ページセンス増幅器ユニットと、
Y パスゲートとY デコーダを備えたY パスゲート及びY デコーダユニットと、
バイト／ワード高速センス増幅器ユニットであって、該Y パスゲート及びY デコーダユニットに接続され、該バイト／ワード高速センス増幅器ユニットは高速センス増幅器を備えた、上記バイト／ワード高速センス増幅器ユニットと、
隔離デバイスユニットであって、該Y パスゲート及びY デコーダユニットを該フラッシュメモリアレイの該ビットラインに接続させる、上記隔離デバイスユニットと、
を包含したことを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項３６】
請求項３５記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、該遅速ページセンス増幅器、該高速センス増幅器、該Y パスゲート及び該Y デコーダは低電圧デバイスで形成されたことを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項３７】
請求項３５記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、該遅速ページセンス増幅器は、遅速、低電圧及びページセンススキームにおけるプリプログラム、消去及びプログラム動作のための正確なスレショルド電圧ベリフィケーションを実行するのに使用されることを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項３８】
請求項３５記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、該隔離デバイスユニットは、該ビットラインに対するセンシングパスとしてターンオンされ、該Y パスゲートは該Y デコーダによりデコードされて、該バイト／ワード高速センス増幅器ユニットを該ビットラインに接続され、該データバッファ及び遅速ページセンス増幅器ユニットは高速センススキームにおいては該ビットラインより切断されることを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項３９】
請求項３８記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、該隔離デバイスユニットは、ブースト電圧Ｖboost に接続されたゲート電圧を有し、読み出し動作が該高速センススキームにおいて実行される時、該隔離デバイスユニットをセンスパスとしてターンオンすることを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項４０】
請求項３５記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、選択メモリセクタの選択メモリブロックの該選択メモリページのページプリプログラム動作の間、該書き込みロウデコーダは20V を該選択メモリページのワードラインに接続し、0Vを該フラッシュメモリアレイの他の全てのワードラインに接続することを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項４１】
請求項３５記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、選択メモリセクタの選択メモリブロックのブロックプリプログラム動作の間、該書き込みロウデコーダは該選択メモリブロックのワードラインを20V に接続し、該フラッシュメモリアレイの他の全てのワードラインを0Vに接続することを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項４２】
請求項３５記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、選択メモリセクタのセクタプリプログラム動作の間、該書き込みロウデコーダは該選択メモリセクタの全てのワードラインを20V に接続し、該フラッシュメモリアレイの他の全てのワードラインを0Vに接続することを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項４３】
請求項３５記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、該書き込みロウデコーダはさらに該フラッシュメモリアレイのセレクトゲートラインに接続され、該フラッシュメモリアレイのプリプログラム中に、該読み出しロウデコーダは全てのセレクトゲートラインより切断され、該書き込みロウデコーダは該フラッシュメモリアレイの全てのセレクトゲートラインを20V に接続することを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項４４】
請求項３５記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、選択メモリセクタの選択メモリブロックの選択メモリページのページ消去動作中に、該書き込みロウデコーダは該選択メモリページのワードラインに0Vを接続し、該選択メモリセクタの他の全てのワードラインは20V に接続され、該フラッシュメモリアレイの他の全てのメモリセクタの全てのワードラインに0Vが印加されることを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項４５】
請求項３５記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、選択メモリセクタの選択メモリブロックのブロック消去動作中に、該書き込みロウデコーダは該選択メモリブロックのワードラインに0Vを接続し、該選択メモリセクタの他の全てのワードラインは20V に接続され、該フラッシュメモリアレイの他の全てのメモリセクタの全てのワードラインに0Vが印加されることを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項４６】
請求項３５記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、セクタ又はチップ消去動作中に、該書き込みロウデコーダは該フラッシュメモリアレイの全てのメモリセクタの全てのワードラインに0Vを接続することを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項４７】
請求項３５記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、該書き込みロウデコーダはさらに該フラッシュメモリアレイの該セレクトゲートラインに接続され、該フラッシュメモリアレイのページプログラム動作中に、該書き込みロウデコーダは該フラッシュメモリアレイの全てのセレクトゲートラインから切断され、該書き込みロウデコーダは15V から20V の範囲の電圧を該フラッシュメモリアレイのセレクトゲートラインの一つに接続することを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項４８】
請求項３５記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、該書き込みロウデコーダはさらに該フラッシュメモリアレイのセレクトゲートラインに接続され、該フラッシュメモリアレイのチップ消去動作中に、該書き込みロウデコーダは全てのセレクトゲートラインから切断され、該書き込みロウデコーダは該フラッシュメモリアレイの全てのメモリセクタの全てのセレクトゲートラインに0Vを接続することを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項４９】
請求項３５記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、選択メモリセクタの選択メモリブロックの選択メモリページのページプログラム動作において、該書き込みロウデコーダは該選択メモリページのワードラインに15V から20V の範囲の電圧を接続し、該選択メモリセクタ中の他の全てのワードラインに5Vを接続し、該フラッシュメモリアレイの他の全てのワードラインに0Vを印加することを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項５０】
請求項３５記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、該書き込みロウデコーダはさらに該フラッシュメモリアレイのセレクトゲートラインに接続され、該フラッシュメモリアレイの読み出し動作中に、該書き込みロウデコーダは全てのセレクトゲートラインより切断され、該読み出しロウデコーダはブースト電圧Ｖboost を、該フラッシュメモリアレイのセレクトゲートラインの一つに接続することを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項５１】
請求項３５記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、該選択メモリセクタの選択メモリブロックの選択メモリページにおける読み出し動作中、該書き込みロウデコーダは電源電圧Vdd 又はブースト電圧Ｖboost を、該選択メモリセクタ中の全てのワードラインに接続し、該フラッシュメモリアレイ中の他の全てのワードラインに０V を印加することを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項５２】
請求項３５記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、該選択メモリセクタの選択メモリブロックの選択メモリページにおける読み出し動作中、該読み出しロウデコーダはブースト電圧Ｖboost を該選択メモリページのセレクトゲートラインに接続し、該フラッシュメモリアレイの他の全てのセレクトゲートラインに０V を印加することを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項５３】
請求項３５記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、各該2T-NORフラッシュセルは、NANDベースダブルポリトランジスタであるアクセストランジスタを備え、該アクセストランジスタはポリ２セレクトゲートに短絡されたポリ１フローティングゲートを備えたことを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項５４】
請求項５３記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、該フラッシュメモリアレイのプリプログラム動作中、該読み出しロウデコーダは該フラッシュメモリアレイの全てのセレクトゲートラインを0Vに接続することを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項５５】
請求項５３記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、該選択メモリセクタにおけるページ、ブロック又はセクタ消去動作中、該選択メモリセクタの全てのセレクトゲートラインは該読み出しロウデコーダから切断され、これによりフローティングして20V に接続され、該フラッシュメモリアレイの他の全てのメモリセクタの全てのセレクトゲートラインには0Vが印加されることを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項５６】
請求項５３記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、該フラッシュメモリアレイのチップ消去動作中、該フラッシュメモリアレイの全てのセレクトゲートラインは該読み出しロウデコーダより切断されてフローティングし20V に接続されることを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項５７】
請求項５３記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、該選択メモリセクタの該選択メモリブロックの選択メモリページのページプログラム動作中、該読み出しロウデコーダは該選択メモリセクタの全てのセレクトゲートラインに5Vを接続し、該フラッシュメモリアレイの他の全てのメモリセクタの全てのセレクトゲートラインに0Vを印加することを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項５８】
請求項５３記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、該選択メモリセクタの該選択メモリブロックの選択メモリページの読み出し動作中、該読み出しロウデコーダは該選択メモリページのセレクトゲートラインにブースト電圧Ｖboost を接続するが、該フラッシュメモリアレイの他の全てのセレクトゲートラインには0Vを印加することを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項５９】
請求項３５記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、各該NANDベース2T-NORフラッシュセルはポリ１とポリ２セレクトゲートを備えたNANDベースシングルポリトランジスタで形成されたアクセストランジスタを有することを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項６０】
請求項５９記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、該フラッシュメモリアレイのプリプログラム動作中、該読み出しロウデコーダは該フラッシュメモリアレイの全てのセレクトゲートラインに0Vを接続することを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項６１】
請求項５９記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、選択メモリセクタのページ、ブロック又はセクタ消去動作中、該選択メモリセクタの全てのセレクトゲートラインは該読み出しロウデコーダより切断されてフローティングして20V に接続され、該フラッシュメモリアレイの他の全てのメモリセクタの全てのセレクトゲートラインには0Vが印加されることを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項６２】
請求項５９記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、該フラッシュメモリアレイのチップ消去動作中、該フラッシュメモリアレイの全てのセレクトゲートラインは該読み出しロウデコーダより切断されてフローティングして20V に接続されることを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項６３】
請求項５９記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、選択メモリセクタの選択メモリブロックの選択メモリページのページプログラム動作中、該読み出しロウデコーダは該選択メモリセクタの全てのセレクトゲートラインを5Vに接続し、該フラッシュメモリアレイの他の全てのメモリセクタの全てのセレクトゲートラインに0Vが印加されることを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項６４】
請求項５９記載のNANDベース2T-NORフラッシュメモリデバイスにおいて、選択メモリセクタの選択メモリブロックの選択メモリページの読み出し動作中、該読み出しロウデコーダは該選択メモリページのセレクトゲートラインにブースト電圧Ｖboost を接続し、該フラッシュメモリアレイの他の全てのセレクトゲートラインには0Vが印加されることを特徴とする、NANDベース2T-NORフラッシュメモリデバイス。
【請求項６５】
NANDベース2T-NORフラッシュセルにおいて、
X 方向に走るワードラインに接続されたセルゲートと、該ワードラインに垂直なY 方向に走るソースラインに接続された第１ドレインと第１ソースを備えたストレージトランジスタと、
セレクトゲート、該ストレージトランジスタの該第１ドレインに接続された第２ソース、該ソースラインに平行に走るビットラインに接続された第２ドレインを備えたアクセストランジスタと、
を包含し、該ストレージトランジスタと該アクセストランジスタはNANDベースダブルポリトランジスタであって、それぞれがフローティングゲートを有し、該セルゲート及び該セレクトゲートはポリ２ゲートであり、これら二つのフローティングゲートはこれら二つのポリ２ゲートの下のポリ１層で形成されることを特徴とする、NANDベース2T-NORフラッシュセル。
【請求項６６】
請求項６５記載のNANDベース2T-NORフラッシュセルにおいて、該2T-NORフラッシュセルはシングルレベルセルであり、該アクセストランジスタは0.5Vから1Vの範囲で中心が0.75V のスレショルド電圧を有し、該ストレージトランジスタは消去ステートのための-1V より小さいスレショルド電圧と、プログラムステートのための4Vより大きい第２スレショルド電圧を有することを特徴とする、NANDベース2T-NORフラッシュセル。
【請求項６７】
請求項６５記載のNANDベース2T-NORフラッシュセルにおいて、該2T-NORフラッシュセルはマルチレベルセルであり、該アクセストランジスタは0.5Vから1Vの範囲で中心が0.75Vのスレショルド電圧を有し、該ストレージトランジスタは消去ステートのために-1V より小さい第１スレショルド電圧と、第１プログラムステートのために0Vから0.5Vの範囲の第２スレショルド電圧と、第２プログラムステートのために4Vより大きい第3 スレショルド電圧を有することを特徴とする、NANDベース2T-NORフラッシュセル。
【請求項６８】
請求項６５記載のNANDベース2T-NORフラッシュセルにおいて、該2T-NORフラッシュセルの消去及びプログラム動作は、該ストレージトランジスタの該第１ドレインと該第１ソースの間に電圧差がないファウラー・ノードハイムチャネルトンネルプロセスに基づくことを特徴とする、NANDベース2T-NORフラッシュセル。
【請求項６９】
請求項６５記載のNANDベース2T-NORフラッシュセルにおいて、該アクセストランジスタの該セレクトゲートの該ポリ１フローティングゲートは短絡されていることを特徴とする、NANDベース2T-NORフラッシュセル。
【請求項７０】
請求項６９記載のNANDベース2T-NORフラッシュセルにおいて、該2T-NORフラッシュセルがシングルレベルセルであり、該アクセストランジスタは該ポリ１層のスレショルド電圧であるスレショルド電圧を有し、該ストレージトランジスタは-1V より少ない第１スレショルド電圧を消去ステートのために、4Vより大きい第２スレショルド電圧をプログラムステートのために有することを特徴とする、NANDベース2T-NORフラッシュセル。
【請求項７１】
請求項６９記載のNANDベース2T-NORフラッシュセルにおいて、該2T-NORフラッシュセルがマルチレベルセルであり、該アクセストランジスタは該ポリ１層のスレショルド電圧であるスレショルド電圧を有し、該ストレージトランジスタは消去ステートのための-1V より少ない第１スレショルド電圧と、第１プログラムステートのための0Vから0.5Vの範囲の第２スレショルド電圧と、第２プログラムステートのための4Vより大きい第３スレショルド電圧を有することを特徴とする、NANDベース2T-NORフラッシュセル。
【請求項７２】
NANDベース2T-NORフラッシュセルにおいて、
X 方向に走るワードラインに接続されたセルゲートと、該ワードラインに垂直なY 方向に走るソースラインに接続された第１ドレインと第１ソースを備えたストレージトランジスタと、
セレクトゲート、該ストレージトランジスタの該第１ドレインに接続された第２ソース、該ソースラインに平行に走るビットラインに接続された第２ドレインを備えたアクセストランジスタと、
を包含し、該ストレージトランジスタはNANDベースダブルポリトランジスタであって、該ストレージトランジスタはポリ２ゲートである該セルゲートと、該ポリ２ゲートの下のポリ１層で形成されたフローティングゲートを備え、該アクセストランジスタはシングルポリ  ポリ１又はポリ２NMOSトランジスタであってポリ１又はポリ２ゲートである該セレクトゲートを備えていることを特徴とする、NANDベース2T-NORフラッシュセル。
【請求項７３】
請求項７２記載のNANDベース2T-NORフラッシュセルにおいて、該2T-NORフラッシュセルはシングルレベルセルであり、該アクセストランジスタはポリ１又はポリ２NMOSトランジスタのスレショルド電圧であるスレショルド電圧を有し、該ストレージトランジスタは消去ステートのための-1V より小さい第１スレショルド電圧と、プログラムステートのための4Vより大きい第２スレショルド電圧を有することを特徴とする、NANDベース2T-NORフラッシュセル。
【請求項７４】
請求項７２記載のNANDベース2T-NORフラッシュセルにおいて、該2T-NORフラッシュセルはマルチレベルセルであり、該アクセストランジスタはポリ１又はポリ２NMOSトランジスタのスレショルド電圧であるスレショルド電圧を有し、該ストレージトランジスタは消去ステートのために-1V より小さい第１スレショルド電圧と、第１プログラムステートのために0Vから0.5Vの範囲の第２スレショルド電圧と、第２プログラムステートのために4Vより大きい第3 スレショルド電圧を有することを特徴とする、NANDベース2T-NORフラッシュセル。
【発明の詳細な説明】
【関連応用の相互参照】
【０００１】
本出願は、ここに参考としてその全体が組み込まれる、２００９年６月１０日に米国において提出された第６１／２７０，５８３号特許仮出願を先の出願とする優先権を主張する。
【０００２】
本出願は、ここに参考としてすべて組み込まれ、本願と同じ譲受人に譲り受けられた２００９年５月７日付け米国特許出願第１２／３８７，７７１号と、２００９年６月９日付け米国特許出願第１２／４５５，９３６号に関連する。
【発明の領域】
【０００３】
本発明は、一般に、シングルチップ低電圧及び高読み出し速度不揮発性メモリ（NVM ）に係り、さらに詳しくは、NANDベースセル構造、セル動作及びスキーム及び製造プロセスを使用したツートランジスタNOR(2T-NOR) フラッシュメモリの設計に関する。
【発明の背景】
【０００４】
不揮発性メモリは、本技術においてよく知られている。不揮発性メモリには、読み出し専用メモリ(ROM) 、書き込み・消去可能なROM(EPROM)、電気的に消去可能なPROM(EEPROM)、NOR フラッシュメモリ、及びNANDフラッシュメモリという異なるタイプがある。携帯情報端末(personal digital assistants) 、携帯電話、ノートブック型及びラップトップ型コンピュータ、ボイスレコーダ、グローバルポジショニングシステム等の用途において、フラッシュメモリは不揮発性メモリの、より人気のあるタイプの一つとなっている。フラッシュメモリは高密度、小シリコン領域、及び低コストという複合された利点を有し、及び単一低電力供給電圧源で繰り返してプログラム及び消去可能である。
【０００５】
NAND及びNOR フラッシュメモリセル構造は、一つの電荷保持( 電荷保存又は電荷捕捉)トランジスタメモリセルを、ワンビットデータを電荷として保存するために使用する。ワンビットデータを有するストレージセルは一般に、シングルレベルセルと称される(SLC)。それらはそれぞれ、ワンビット／ワントランジスタ(1b/1T)NAND セル又はNOR セルを指し、セル中にシングルレベルプログラムデータを保存する。二つの電圧スレショルド(Vt0とVt1)を有するシングルレベルプログラムセルとしてデータを保存するのに加え、1T NAND 及びNOR フラッシュメモリセルはいずれも、少なくともセル毎に2 ビット又は一つの物理セル中に四つのマルチレベルスレショルド電圧(Vt0、Vt1 、Vt2 及びVt3)を有するワントランジスタに2 ビットを保存する(2b/1T) 。ワントランジスタNAND又はNOR フラッシュメモリセルのマルチレベルスレショルド電圧を備えたストレージセルはマルチプルレベルセル(MLC) と称される。
【０００６】
現在、最高密度のシングルチップダブルポリ結晶シリコンゲートNANDフラッシュメモリチップは64Gbである。これに対して、ダブルポリ結晶シリコンゲートNOR フラッシュメモリチップは2Gb の密度しかない。NANDとNOR フラッシュメモリの密度間の大きな差は、NOR フラッシュメモリよりも優れたNANDフラッシュメモリセルのスケーラビリティーの結果である。NOR フラッシュメモリセルは5.0Vのドレイン・ソース間電圧(Vds) を、高電流チャネルホット電子(CHE) 注入プログラムプロセスを維持するために必要とする。このCHEスキームのため、セルのチャネル長はスケールダウンするのが非常に難しい。代わって、NANDフラッシュメモリセルは、低電流ファウラー・ノードハイム(FN)チャネルトンネル現象プログラムプロセスのために0Vのドレイン・ソース間電圧を必要とするだけである。以上の結果、ワンビット／ワントランジスタNANDフラッシュメモリセルのサイズは、ワンビット／ワントランジスタNOR フラッシュメモリセルのたった半分となり、このためより高いメモリ密度となる。結果として、NANDプロセスをNOR フラッシュメモリ製造のために使用するのが常に望ましい。
【０００７】
Infineon社による米国特許第 ６，２１２，１０２ 号明細書には、ツートランジスタ(2T)NOR フラッシュメモリが記載されている。このフラッシュメモリにおいて、高電圧がまた、FNエッジプログラムの間、ドレインとソース領域を跨いで必要とされ、ゆえに、パンチスルー効果を防止するためにより長いチャネル長が必要となる。これにより、セルをどれほど縮小できるかの物理的制限がもたらされ、引き換えに、0.18μm 以下の技術の超高集積レベルにおけるセルの使用が制限される。さらに、負のFNエッジプログラムは酸化膜劣化をもたらし、なぜならドレインとソース間の電圧差により、バイアスされたドレインからトリプルP 型ウェル(TPW)ジャンクションでの正孔対が加速されるためである。トンネル酸化物中により多くの正孔が捕捉され、プログラムと消去耐久サイクルの達成が少なくなる。
【０００８】
Infineon社による米国特許第６，３０７，７８１ 号明細書及び米国特許第６，６２８，５４４ 号明細書は、それ以前の、一様のチャネル消去とチャネルプログラム動作のNOR フラッシュメモリに対して、フラッシュメモリのアレイにおいてコモンソースを接続することで改善を行った。接続されたコモンソースを有することで、アクセスデバイスのゲートに最も負の電圧、例えば-3.0V が、コモンソースラインを通して異なるビットラインに至る経路を切断するために印加されなければならない。プログラム動作中のこのバイアスされた状態のため、プログラム禁止電圧、すなわち3V-4V が、アクセスデバイスを隔離すると想定される。しかしながら、ドレイン起因性リーク電流が、セルにおいてチャネル長がスケールダウンされると発生し得る。ゆえに、フラッシュメモリは尚もスケーリング問題に対面しており、大きなセルサイズで終わっている。
【０００９】
Philips 社による米国特許第６，９８０，４７２ 号明細書の他のNOR フラッシュメモリには、ソース注入プログラムとFNチャネルプログラムの両方が記載されている。FNチャネルプログラムに関しては、Infineon社の特許において使用されているものと類似である。アクセスデバイスのチャネル長は短縮不能であり、それはプログラム禁止電圧がドレインとソース間に印加される時のコモンソースラインへのドレイン起因性リーク電流のためである。同様に、ソース注入プログラムスキームに関しては、アクセスデバイスは、より長いチャネル長を、パンチスルー効果を防止するために必要とする。加えて、FNチャネルプログラムと比較すると、それはホット電子発生のためより大きなプログラム電流を必要とする。
【発明の要約】
【００１０】
本発明は従来の2T-NORフラッシュメモリにおける上述の欠点を、2 ポリフローティングゲートNANDセル構造とプロセスに基づいた2T-NORフラッシュメモリを提供することで克服する。該フラッシュメモリ中の各2T-NORフラッシュセルは、NANDベース製造プロセスを使用して製造されたアクセストランジスタと直列に接続されたストレージトランジスタを備えている。
【００１１】
NANDベース2T-NORフラッシュセルは、高速読み出し用途に使用される高密度フラッシュメモリ用の2 ステートSLC 或いは3 ステートまでのMLC の能力を有する。プログラムと消去動作はファウラー・ノードハイムスキームを、フラッシュセルのP 型基板上の、ポリ1フローティングゲートストレージ層とチャネルの間にあるトンネル酸化物層上で使用することにより、実行される。消去とプログラム動作において、NANDベース2T-NORフラッシュセルのドレイン・ソース間電圧の差はない。
【００１２】
本発明の第１の実施例において、2T-NORフラッシュセルのアクセストランジスタとストレージトランジスタはいずれも、同一のダブルポリNMOSフローティングゲートデバイスで形成される。アクセストランジスタのスレショルド電圧は、ビットバイビットで希望の値、例えば0.75V 或いは他の適当な値までプログラムされ得る。
【００１３】
第２の実施例において、アクセストランジスタは、短絡されて接続されて、フラッシュメモリのアクセストランジスタのローを接続するポリ1 トランジスタのアクセスラインを形成する。第２の実施例のアクセストランジスタのスレショルド電圧は、ポリ1NMOS トランジスタのスレショルド電圧である。第３の実施例において、アクセストランジスタはポリ1 又はポリ2NMOS トランジスタで形成される。第３実施例のアクセストランジスタのスレショルド電圧は、ポリ1 又はポリ2NMOS トランジスタのスレショルド電圧である。
【００１４】
ソースラインがビットラインに対して垂直に形成された従来のフラッシュメモリとは対照的に、2T-NORフラッシュセルのビットラインとソースラインは平行な異なる層の金属ラインで形成される。さらに、対をなす分離ソースライン及びビットラインが、2T-NORフラッシュメモリのメモリアレイの各カラムを形成するのに使用される。メモリアレイの異なるカラムにより共用されるコモンソースラインはない。
【００１５】
本発明によると、NANDベース2T-NORフラッシュメモリは、メモリアレイ、書き込みロウデコーダ、読み出しロウデコーダ、データバッファ及び遅速ページセンス増幅器ユニット、隔離デバイスユニット、低電圧(LV)Y パスゲート及びY デコーダユニット、バイト／ワード高速センス増幅器ユニットを包含する。読み出しロウデコーダは、ファーストブートされ、デコード出力により切り換えられるアクセストランジスタのゲートに捧げられる。書き込みロウデコーダはアクセストランジスタとストレージトランジスタの双方に実施される。隔離デバイスが消去或いはプログラム動作が実行される時、LV YパスゲートのLV YパスとY デコーダよりメモリアレイを隔離するために使用される。
【００１６】
本発明の読み出しロウデコーダは、ファーストランダム読み出しの間に約4.0Vで動作するためのブースト電圧のために、中間高電圧デバイスで形成される。アクセストランジスタ用の書き込みロウデコーダと読み出しロウデコーダを隔離するための二つの高電圧(HV)エンハンスメントNMOSデバイスがある。これらのHV NMOS デバイスはいずれも、書き込みロウデコーダと読み出しロウデコーダを隔離する。フラッシュセルのトリプルP 型ウェルからの電圧カプリングの能力が、これらの二つのHV NMOS デバイスを消去の間ターンオフすることにより得られる。隔離HV NMOS デバイスを通して読み出しロウデコーダを使用してアクセストランジスタのセレクトゲートを接続することにより、いくつかの組み込み用途における高速要求を達成するための高い駆動能力が提供される。
【００１７】
本発明は1T-NORフラッシュメモリにおいて一般に見られる過消去問題を克服するためにアクセストランジスタを使用する。それはオンチップステートマシンの設計を簡易化する。不選択のワードラインのための好ましい電圧が、チャネルプログラム動作のために提供され、それにより不選択セルのVtのディスターバンスが排除されるか実質的に減らされる。さらに、本発明は3 ステートMLC 設計を読み出し中の高速アプリケーションのために使用する。固定された好ましいワードライン(WL)電圧レベル及び十分に低いメモリセルVtが十分に高いセル電流を提供する。それは組み込みアプリケーションにおけるフラッシュメモリの超高密度、低コスト及び高速ソリューションを提供する。
【００１８】
高速組み込みアプリケーションのために、本発明は読み出し中のメモリセル電流を増すための二つのアプローチを提供する。低電力を必要とするアプリケーションに関しては、第１のアプローチはVdd(1.8V又は3V) レベルを全てのストレージトランジスタに印加する。ゆえに、消去状態ストレージデバイスのために負のVtを伴う十分に高いセル電流のため、WTをブーストする必要はない。しかしながら、アクセスデバイスのために、例えば4Vのブースト電圧が常に必要であり、なぜならそのVtは約0.75V であるためである。第２のアプローチは、Vdd レベルを、ブースト電圧により置き換える。第１のアプローチに較べ、後者は読み出し中に最低の抵抗を有する。それは比較的ハイパワーの高速パフォーマンスを提供し、ストレージデバイスとアクセスデバイスのいずれのゲート電圧も同一ブースト電圧源から来るためである。
【００１９】
従来技術のフラッシュセルにおいては、負のFNエッジプログラムはデバイス酸化膜劣化をもたらし、なぜならバイアスされたドレインとTPW 接合における電子- 正孔対が、ドレインとソース間の電圧差により加速され、正孔が捕捉されるほど耐用サイクルが減るためである。フラッシュセルのドレインとソース間に電圧差がないため、本発明において、プログラムと消去の両方の動作の耐用サイクルにおいて従来の技術に対する重要な改善がなされる。
【００２０】
さらに、本発明においては、ページ、ブロック及びチップ消去動作においてゲートディスターバンスは起こり得ず、なぜなら不選択WLとTPW の間の電圧差がなく、ビットライン(BL)禁止電圧は常にプログラムWL電圧のほぼ半分であり、不選択WL電圧はBL禁止電圧のほぼ半分であるためプログラム動作中に導かれる妨害が少ないためである。
【００２１】
本発明の前述の及び他の特徴、見地及び利点は、添付の図面を適宜参照しての以下の詳細な説明を注意深く読むことで、より理解される。
【図面の簡単な説明】
【００２２】
【図１Ａ】MSとMCセルがいずれも2 ポリフローティングゲートNANDセルである本発明の第１実施例による、NANDベース 2ポリフローティングゲートNMOS 2T-NOR フラッシュセルの平面レイアウト図である。
【００２３】
【図１Ｂ】本発明の第１実施例のNANDベース 2ポリフローティングゲートNMOS 2T-NOR フラッシュセルの回路図である。
【００２４】
【図１Ｃ】本発明の第１実施例のNANDベース 2ポリフローティングゲートNMOS 2T-NOR フラッシュセルの断面図である。
【００２５】
【図１Ｄ】本発明の第１実施例のNANDベース 2ポリフローティングゲートNMOS 2T-NOR フラッシュセルとSLC とMLC の電圧分布を示す。
【００２６】
【図２】MCが 2ポリ  フローティングゲートNANDセルであり、MSが短絡されたポリ１とポリ２を備えたポリ１トランジスタである本発明の第２実施例による、NANDベース2T-NORフラッシュセルの回路図及び対応するSLC とMLC のスレショルド電圧分布図である。
【００２７】
【図３Ａ】MCが2 ポリフローティングゲートNANDセルであり、MSがポリ１又はポリ２トランジスタである本発明の第３実施例による、NANDベース  フローティングゲートNMOS 2T-NOR の平面レイアウト図である。
【００２８】
【図３Ｂ】本発明の第３実施例によるNANDベースフローティングゲートNMOS 2T-NOR フラッシュセルの回路図である。
【００２９】
【図３Ｃ】本発明の第３実施例によるNANDベースフローティングゲートNMOS 2T-NOR フラッシュセルの断面図である。
【００３０】
【図３Ｄ】本発明の第３実施例によるNANDベースフローティングゲートNMOS 2T-NOR フラッシュセルの回路図と対応するSLC とMLC の電圧分布図である。
【００３１】
【図４Ａ】本発明の第４実施例による、NANDベース2T-NORフラッシュメモリデバイスのブロック図である。
【００３２】
【図４Ｂ】本発明の高速センシングスキームの回路の詳細図である。
【００３３】
【図４Ｃ】本発明の全ての実施例おけるワードライン用の書き込みロウデコーダにおけるブロックの回路図である。
【００３４】
【図５Ａ】本発明の第１実施例におけるセレクトゲートラインのための書き込みロウデコーダ中のブロックと、読み出しロウデコーダ中のブロックの回路図である。
【００３５】
【図５Ｂ】本発明の第２実施例におけるセレクトゲートラインのための読み出しロウデコーダ中のブロックの回路図である。
【００３６】
【図５Ｃ】本発明の第３実施例におけるセレクトゲートラインのための読み出しロウデコーダ中のブロックの回路図である。
【００３７】
【図６】本発明の第１実施例によるNANDベース2T-NORフラッシュメモリアレイの一つのセクタの回路図である。
【００３８】
【図７】本発明の第２実施例によるNANDベース2T-NORフラッシュメモリアレイの一つのセクタの回路図である。
【００３９】
【図８】本発明の第３実施例によるNANDベース2T-NORフラッシュメモリアレイの一つのセクタの回路図である。
【００４０】
【図９】本発明の一つの選択セクタにおけるフラッシュセルのためのプリプログラム動作におけるNANDベース2T-NORフラッシュメモリアレイのバイアス電圧を示す表である。
【００４１】
【図１０】本発明の一つの選択セクタにおけるフラッシュセルのための消去動作におけるNANDベース2T-NORフラッシュメモリアレイのバイアス電圧を示す表である。
【００４２】
【図１１】本発明の一つの選択セクタにおけるフラッシュセルのためのプログラム動作におけるNANDベース2T-NORフラッシュメモリアレイのバイアス電圧を示す表である。
【００４３】
【図１２】本発明の一つの選択セクタにおけるフラッシュセルのための読み出し動作におけるNANDベース2T-NORフラッシュメモリアレイのバイアス電圧を示す表である。
【００４４】
【図１３】本発明のNANDベース2T-NORフラッシュメモリアレイのための消去動作のフローチャートである。
【００４５】
【図１４】本発明のNANDベース2T-NORフラッシュメモリアレイの図１３中のページ消去動作のフローチャートである。
【００４６】
【図１５】本発明のNANDベース2T-NORフラッシュメモリアレイの図１３中のブロック、セクタ又はチップ消去動作のフローチャートである。
【００４７】
【図１６】本発明のNANDベース2T-NORフラッシュメモリアレイのページプログラム動作のフローチャートである。
【００４８】
【図１７】本発明のNANDベース2T-NORフラッシュメモリアレイのベリファイ動作を伴うページ又はブロックプリプログラム動作のタイミング波形図である。
【００４９】
【図１８】本発明のNANDベース2T-NORフラッシュメモリアレイのベリファイ動作を伴うセクタ又はチッププリプログラム動作のタイミング波形図である。
【００５０】
【図１９】本発明のNANDベース2T-NORフラッシュメモリアレイのベリファイ動作を伴うページ消去動作のタイミング波形図である。
【００５１】
【図２０】本発明のNANDベース2T-NORフラッシュメモリアレイのブロック消去動作のタイミング波形図である。
【００５２】
【図２１】本発明のNANDベース2T-NORフラッシュメモリアレイのセクタ又はチップ消去動作のタイミング波形図である。
【００５３】
【図２２】本発明のNANDベース2T-NORフラッシュメモリアレイのベリファイ動作を伴うページプログラム動作のタイミング波形図である。
【実施形態の詳細な説明】
【００５４】
図１ＡはMSとMCセルがいずれも2 ポリフローティングゲートNANDセルである本発明の第１実施例による、NANDベース 2ポリ  フローティングゲートNMOS 2T-NOR フラッシュセルの平面レイアウト図である。この図は、ドレイン(N- アクティブ) 、ソース(N- アクティブ) 、デバイスアクセス用のセレクトゲート、及びフラッシュセル中のストレージデバイスのセルゲートの、四つのキー接続ノードのみ示し、それらはそれぞれ"D" 、"S" 、"SG"及び"WL"と示されている。該S ノードはソースラインコネクションに関してハーフコンタクトを有し、該D ノードはビットラインコネクションに関してハーフコンタクトを有する。
【００５５】
図１Ｂは、本発明の図１ＡによるNANDベース2T-NORフラッシュセルの回路図である。アクセストランジスタMS及びストレージトランジスタMCはいずれも 2ポリ  フローティングゲートセルで構成される。該2T-NORフラッシュセルの回路はD 、SG、WL、及びS の四つの端子を有する。D ノードはBLと記されたローカル垂直メタルビットラインに接続され、SノードはSLと記されたローカル垂直メタルソースラインに接続される。従来の2T-NORフラッシュアレイに対して、本発明の各2T-NORフラッシュセルストリングは、二つの専用のメタルラインBLとSLを有し、BLとSLはX 方向に走る水平ワードラインに対して直角に、Y 方向に沿って垂直に走るのが好ましい。本発明は多くの従来の2T-NORフラッシュメモリデバイスにおいて広く使用されているコモンソースラインを有さない。
【００５６】
図１Ｃは図１ＡによるNANDベース2T-NORフラッシュセルの断面図である。MSとMCのフローティングゲートであるゲートはいずれも、ポリ２ゲートの下のポリ１伝導層で形成されている。二つのゲートSGとWLは、ポリ2 ゲートである。SGは2 ポリアクセストランジスタMSのポリ2 ゲートであり、WLはMCの他の2 ポリストレージトランジスタのポリ2 ゲートである。フラッシュセルの他の三つの層には、TPW(トリプルP 型ウェル) 、DNW(ディープN型ウェル) 及びPSUB(P型基板) が含まれる。シングル2T-NORフラッシュセルの全ての七つのノードD 、ＳＧ、WL、S 、TPW 、DNW 及びPSUBは各動作のために回路中で適切なバイアス条件と接続されなければならない。ポリ1 ノードはフローティングノードであり、ゆえにそれは回路接続のための外部端子を有さない。ポリ1 は回路からアクセス不能である。
【００５７】
図１Ｄは図１ＡによるNANDベース2T-NORフラッシュセルのSLC とMLC 双方のためのストレージトランジスタMCとアクセストランジスタMSのVt分布を示す。アクセストランジスタMSに関しては、スレショルド電圧Vtはビットバイビットで、プログラムされてタイトに分布する。本発明によると、このVt0 は、好ましい中間値＋0.75V と共に設定され、+0.5Vから+1V の範囲である。ストレージトランジスタMCに関しては、ツーステートSLC のVt分布は、消去ステート(<Vt0H=-1V) 及びプログラムステート(>Vt1L=4V)を示す。両ステートのVt範囲は過消去或いは過プログラムの心配なく広く分布し得る。
【００５８】
SLC 読み出し中、選択2T-NORフラッシュセルに関してMSのゲート電圧ＶSGはＶboost に設定されるが、正確な読み出しのためにリークをブロックするため、不選択2T-NORフラッシュセルに関しては0Vに設定される。Ｖboost の好ましい電圧は約4Vであり、それはアクセストランジスタのVt0H(1V)より3V高い。一方、ストレージトランジスタMCに関しては、MCのゲート電圧ＶWLはＶdd又はＶboost に設定される。電源電圧Ｖddは1.6V-1.8V 又は2.7V-3.6V であり得るが、ＶWLの好ましい電圧は先の場合ではＶboost であり、後の場合ではＶddである。いずれの場合でも、2T-NORフラッシュセルが高速アプリケーションに応用される時に、低い直列抵抗が十分に高い電流と共に達成される。
【００５９】
MLC の場合、アクセストランジスタMSのVt分布はSLC の場合と同一である。ストレージトランジスタMCに関しては、図１ＤのスリーステートMLC のVt分布は、消去ステート(<Vt0H=0.5V)、第１プログラムステート(>Vt1L=0V;<Vt1H=0.5V) 、及び第２プログラムステート(>Vt2L=4V)を示す。消去ステート及び第２プログラムステートのVt範囲は、過消去又は過プログラムの心配なく広く分布し得る。しかしながら、第１プログラムステートはビットバイビットでプログラムされてタイトに分布する。
【００６０】
MLC 読み出し中、選択された2T-NORフラッシュセルに関してMSのゲート電圧ＶSGはＶboost にセットされるが、正確な読み出しのために不選択の2T-NORフラッシュセルに関しては0Vに設定されることでリークをブロックする。Ｖboost の好ましい電圧は、4Vであり、アクセストランジスタMSのVt0H(1V)より3V高い。一方、ストレージトランジスタMCに関しては、MCのゲート電圧ＶWLもＶboost に設定される。結果として、消去ステートと第１プログラムステートが一旦目標値にうまく制御されると、好ましい高いセル電流が得られ、高速パフォーマンスも同様に達成され得る。
【００６１】
図２は本発明の第２実施例によるNANDベース2T-NORフラッシュセルの回路及び対応するSLC 及びMLC のスレショルド電圧分布を示す。この実施例において、ストレージトランジスタMCは 2ポリ  フローティングゲートNANDセルであり、アクセストランジスタMSはポリ１トランジスタであり、短絡されたポリ１とポリ２を備え、連結されてアクセストランジスタのローに接続されるアクセスラインを形成するダブルポリNMOSデバイスで形成される。アクセストランジスタMSに関しては、スレショルド電圧Vtはポリ１NMOSトランジスタのスレショルド電圧である。本発明によると、このVt０は、+0.5V から1Vの範囲で好ましい中間値 +0.75V  に設定される。
【００６２】
ストレージトランジスタMCに関しては、ツーステートSLC のVt分布は、消去ステート(<Vt0H=-1V) 及びプログラムステート(>Vt1L=4V)を示す。両ステートのVt範囲は、過消去或いは過プログラムの心配なく広く分布し得る。図２のスリーステートMLC のVt分布は、消去ステート(<Vt0H=-1V) 、第１プログラムステート(>Vt1L=0V;<Vt1H=0.5V) 、及び第２プログラムステート(>Vt2L=4V)を示す。消去ステートと第２プログラムステートのVt範囲は過消去及び過プログラムの恐れなく広く分布し得る。しかしながら、第１プログラムステートはビットバイビットでプログラムされることでタイトに分布させられる。SLC 又はMLC 読み出し中、選択2T-NORフラッシュセルに関してMSのゲート電圧ＶSGはＶboost に設定されるが、不選択の2T-NORフラッシュセルに関しては0Vに設定されることで、正確な読み出しのためにリークをブロックする。Ｖboost の好ましい電圧は約4Vで、これはアクセストランジスタMSのVt0H(1V)より3V高い。低抵抗と共に十分に高い電流が、2T-NORフラッシュセルが高速アプリケーションに適用された時に達成され得る。
【００６３】
図３Ａは本発明の第３実施例の、フローティングゲートタイプNMOS，NANDベース2T-NORフラッシュセルの平面レイアウト図である。ドレイン（N-アクティブ) 、ソース(N- アクティブ) 、デバイスアクセス用のセレクトゲート、及びストレージデバイスのセルゲートの、四つのキーコネクションノードのみが示され、それらは、D 、S 、SG、及びWLとそれぞれ記される。S ノードはソースラインコネクションに係りハーフコンタクトを有し、Dノードはビットラインコネクションに関してハーフコンタクトを有する。
【００６４】
図３Ｂは図３Ａによる本発明のNANDベース2T-NORフラッシュセルの回路図である。アクセストランジスタMSは、どの製造プロセスがそのアプリケーションに適しているかによりポリ１又はポリ２NMOSデバイスのいずれかで形成される。フラッシュストレージトランジスタMCは、尚も２ポリフローティングゲートセルで形成される。2T-NORフラッシュセルの回路は、D 、SG、WL、及びS のための四つの端子を有する。D ノードはBLと記されるローカル垂直ビットラインに接続され、S ノードは、SLと記されるローカル垂直メタルソースラインに接続される。本発明の第１及び第２実施例と同様に、そして従来の2T-NORフラッシュアレイコネクションとは対照的に、本発明の第３実施例の各2T-NORフラッシュセルストリングは、二つの専用メタルラインBLとSLを有し、それらはX 方向に走る水平ワードラインに直角なY 方向に沿って水平に走るのが好ましい。第３実施例はコモンソースラインも有さない。
【００６５】
図３Ｃは図３ＡによるNANDベース2T-NORフラッシュセルの断面図である。MCのフローティングゲートはポリ２ゲートの直下のポリ１伝導層で形成される。WLはMCの２ポリストレージトランジスタのポリ２ゲートである。アクセストランジスタMSのポリゲートSGはポリ１又はポリ２NMOSトランジスタで形成される。フラッシュセルの他の三つの層は、TPW 、DNW 及びPSUBを包含する。シングル2T-NORフラッシュセルの全ての七つのノードD 、ＳＧ、WL、S 、TPW 、DNW 及びPSUBは各動作のために回路中で適切なバイアス条件と接続されなければならない。ポリ1 ノードはフローティングノードであり、ゆえにそれは回路接続のための外部端子を有さない。ポリ1 は回路からアクセス不能である。
【００６６】
図３Ｄは第３実施例によるNANDベース2T-NORフラッシュセルのSLC とMLC 双方のためのストレージトランジスタMCとアクセストランジスタMSのVt分布を示す。この実施例におけるアクセストランジスタMSに関しては、スレショルド電圧Vtはポリ１又はポリ２トランジスタのスレショルド電圧であり、なぜならアクセストランジスタMSはポリ１又はポリ２層で形成されるからである。Vt分布は周辺デバイスと同じである。本発明によると、このVt０は好ましい中間値+0.75 、+0.5V から+1V の範囲に設定される。
【００６７】
ストレージトランジスタMCに関しては、ツーステートSLC のVt分布は、消去ステート(<Vt0H=-1V) 及びプログラムステート(>Vt1L=4V)を示す。両ステートのVt範囲は過消去或いは過プログラムの心配なく広く分布し得る。図３ＤにおいてスリーステートMLC のVt分布は、消去ステート(<Vt0H=-1V) 、第１プログラムステート(>Vt1L=0V;<Vt1H=0.5V) 、及び第２プログラムステート(>Vt2L=4V)を示す。消去ステート及び第２プログラムステートのVt範囲は、過消去又は過プログラムの心配なく広く分布し得る。しかしながら、第１プログラムステートはビットバイビットでプログラムされてタイトに分布させられなければならない。SLC 又はMLC 読み出し中、MSのゲート電圧ＶSGは選択2T-NORフラッシュセルに関してＶboost に設定されるが、不選択2T-NORフラッシュセルに関しては0Vに設定されることで、正確な読み出しのためにリークをブロックする。好ましい電圧は約4Vであり、それはアクセストランジスタのVt0H(1V)より3V高い。2T-NORフラッシュセルが高速アプリケーションに応用される時に、低い直列抵抗と十分に高い電流が達成される。
【００６８】
図４Ａは本発明によるNANDベース2T-NORフラッシュメモリデバイスのブロック図である。該フラッシュメモリデバイスは、メモリアレイ301 、書き込みロウデコーダ302 、読み出しロウデコーダ303 、データバッファ及び遅速ページセンス増幅器ユニット304 、隔離デバイスユニット305 、Y パスゲート及びY デコーダユニット306 、バイト／ワード高速センス増幅器ユニット307 を包含する。該メモリアレイはさらに、SECTOR[0] からSECTOR[M] の複数のメモリセクタを包含する。各メモリセクタはさらに、BLOCK[0]からBLOCK[N]の複数のメモリブロックを包含する。各メモリブロックはさらに、複数のメモリページを包含する。図４Ｂに示されるように、各メモリページは、ワードラインWLとセレクトゲートラインSGを備えた2T-NORフラッシュセルの一つのローで構成される。
【００６９】
該書き込みロウデコーダ302 の出力は、メモリアレイ301 の複数のワードライン或いはセレクトゲートラインに接続される。該読み出しロウデコーダ303 の出力は、メモリアレイ301 のセレクトゲートラインに接続される。該データバッファ及び遅速ページセンス増幅器ユニット304 はメモリアレイ301 の複数のビットラインに接続された遅速ページセンス増幅器を包含する。それはまたプログラム動作を実行するためにプログラムデータパターンを保存するためのデータバッファを包含する。該遅速ページセンス増幅器は、遅速、低電流、及びページセンススキームで、プリプログラム、消去及びプログラム動作のための正確なVt確認(verification)を行うのに使用される。メモリアレイ301 のビットラインへの接続は、高速読み出しがバイト／ワード高速センス増幅器ユニット307 内の高速センス増幅器により実行されている間、切断される。
【００７０】
本発明の読み出しロウデコーダ303 はファーストランダム読み出しの間、約4.0Vで動作するためのブースト電圧のために中間高電圧デバイスで形成される。高速ブースト読み出しロウデコーダ303 は、ストレージトランジスタのセルゲートが電源電圧Vdd か安定ブースト電圧源に切り換えなしに接続されているため、アクセストランジスタのセレクトゲート専用に用いられる。従来のNANDプロセスは高電圧PMOSデバイスを提供しないが、高電圧エンハンスメント及びNMOSデバイスを２０V での動作に供するため、書き込みロウデコーダ302 はNMOSデバイスにより実行される。
【００７１】
アクセストランジスタのための書き込みロウデコーダ302 と読み出しロウデコーダ303間の隔離のために二つの高電圧(HV)エンハンスメントNMOSデバイスがある。二つのHV NMOS デバイスは、書き込みロウデコーダ302 と読み出しロウデコーダ303 を隔離する。消去動作中、高電圧が、これらのHV NMOS デバイスをターンオフすることによりフラッシュセルのトリプルP 型ウェルより接続される。アクセストランジスタのセレクトゲートを接続するためにHV NMOS デバイスを通して読み出しロウデコーダ303 を使用することにより、いくつかの組み込みアプリケーションにおける高速要求を達成するために高い駆動能力が提供される。
【００７２】
図４Ｂは、本発明のメモリアレイと高速センススキームの詳細図である。隔離デバイスユニット305 のほかに、Y パスゲート及びY デコーダユニット306 及びセンス増幅器307はすべて低電圧(LV)デバイスで形成される。その利点は、LVデバイスにおける薄い酸化膜厚さ、短いチャネル及び高い移動性のためにより高い駆動能力が達成されることである。最良の読み出しパフォーマンスのために、隔離デバイスユニット305 のゲート電圧は読み出しの実行中、Ｖboost に接続され得る。
【００７３】
Y パスゲート及びY デコーダユニット306 は、Y パスゲート及びY デコーダを包含する。該隔離デバイスユニット305 は、消去又はプログラム動作が実行されている時に、メモリアレイ301 をY パスより隔離するのに用いられる。高速センススキームにおいて、高速読み出しが実行されている時、隔離デバイスユニット305 は、バイト／ワード高速センス増幅器ユニット307 のためのセンスパスとしてターンオンされる。一方、Y パスゲートはY デコーダによりデコードされてメモリアレイ301 の選択ビットラインを接続する。プログラム及び消去動作中、全ての選択ビットライン、ワードライン、及びセレクトゲートラインは、本発明の続く詳細な説明のように希望の電圧に接続される。
【００７４】
図４Ｃは全ての実施例におけるワードラインWL[0],WL[1],...,及びWL[N] のためのWL書き込みロウデコーダ3021におけるブロックの回路を示す。この回路は本発明のNANDベース2T-NORフラッシュセルの異なる動作において、ストレージトランジスタMCに好ましい電圧レベルを印加するのに使用される。たとえば、プリプログラム動作の間、全てのワードラインWL[0],WL[1],...,及びWL[N] には20V が印加される。ゆえに、XTW[0],XTW[1],...,XTW[N]  は20V が印加され、XDW[0]は22V が印加される必要がある。ページ消去動作中は、ワードラインWL[0],WL[1],...,及びWL[N] の一つは0Vが印加され、他はフローティングしなければならない。ゆえに、XTW[0],XTW[1],...,XTW[N]  の一つに0Vが印加され、他はVddに接続される。XDW[0]は1Vのみ印加されてMW[0],MW[1],...,及びMW[N] の一つのターンオンする。
【００７５】
ブロック消去動作中、全てのワードラインWL[0],WL[1],...,及びWL[N] には0Vが印加され、不選択ブロックの他のワードラインはフローティングにしなければならない。ゆえに、全てのXTW[0],XTW[1],...,XTW[N]  には0Vが印加される。XDW[0]には1Vのみが印加されて、全てのMW[0],MW[1],...,MW[N] がターンオンされる。ページプログラム動作中、ワードラインWL[0],WL[1],...,及びWL[N] の一つは15V-20V が印加され、他は5Vが印加される必要がある。ゆえに、XTW[0],XTW[1],...,XTW[N]  の一つに15V-20V が印加され、他は5Vに接続される。XDW[0]に22V が印加されて、MW[0],MW[1],...,MW[N] 一つがターンオンされる。読み出し動作中、全てのワードラインWL[0],WL[1],...,及びWL[N] にVdd又はＶboost が印加されなければならない。ゆえに、全てのXTW[0],XTW[1],...,XTW[N] にVdd 又はＶboost が印加される。XDW[0]にVdd+Vt又はＶboost +Vt が印加されて、全てのMW[0],MW[1],...,MW[N] をターンオンする。
【００７６】
図５Ａは第１実施例のセレクトゲートラインSG[0],SG[0],...,SG[N] のための読み出しロウデコーダ303 内のブロックとSG書き込みロウデコーダ3022内のブロックの回路を示す。全てのアクセストランジスタMSは正確に確認されたVt範囲、すなわち、0.5V-1.0V にプログラムされる必要があるため、製品を出荷する前に、全てのアクセストランジスタMSに対するページバイページプログラムの前に、集団的消去動作の必要がある。SG書き込みロウデコーダ3022は異なる動作によって好ましい電圧レベルを発するのに使用される。このSG書き込みロウデコーダ3022は、アクセストランジスタMSのプログラムのために使用され第１実施例においてのみ必要とされ、図４Ｃにおいて示されストレージトランジスタMCプログラムのために全ての実施例で使用されるWL書き込みロウデコーダ3021とは異なる。
【００７７】
第１実施例のアクセストランジスタMSのプリプログラム動作中、全てのセレクトゲートラインSG[0],SG[0],...,SG[N] に20V が印加される。ゆえに、STW[0],STW[0],...,STW[N]には20V が供給される必要があり、SDW[0]には22V が供給される必要がある。ラインEN-RD はMR[0],MR[1],...,MR[N] をターンオフするために0Vに接続されるう。チップ消去動作中、セレクトゲートラインSG[0],SG[0],...,SG[N] に0Vが印加される。ゆえに、STW[0],STW[0],...,STW[N]には0Vが印加され、SDW[0]には、全てのMW[0],MW[1],...,MW[N] をターンオンするために1Vのみが印加される。さらに、EN-RD は0Vに接続されて、MR[0],MR[1],...,MR[N] をターンオフする。
【００７８】
第１実施例におけるアクセストランジスタMSのためのページプログラム動作中、セレクトゲートラインSG[0],SG[0],...,SG[N] の一つに15V-20V が印加され、他には5Vが印加される。ゆえに、STW[0],STW[0],...,STW[N]の一つに15-20Vが印加され、他は5Vに接続される。SDW[0]に22V が印加されることでMW[0],MW[1],...,MW[N] の一つがターンオンされる。読み出し動作中、セレクトゲートラインSG[0],SG[0],...,SG[N] の一つに読み出しロウデコーダ303 からのＶboost が印加される。ゆえに、EN-RD はＶboost +Vt に接続され、SDW[0]は0Vに接続されることで、全てのMW[0],MW[1],...,MW[N] が切断される。STR[0],STR[0],...,STR[N]の一つはＶboost 電圧レベルでデコードされる。
【００７９】
図５Ａに関して以上に説明された動作とセレクトゲートラインSG[0],SG[0],...,SG[N]に印加されるそれぞれの電圧は、製品が出荷される前に、全てのアクセストランジスタMSを正確な確認Vt範囲、すなわち0.5V-1V にプログラムされる。一旦アクセストランジスタが希望するVt範囲にプログラムされ、製品が使用中になると、読み出しロウデコーダ303の動作とセレクトゲートラインに印加される電圧は、以下の記載において説明される図５Ｂと５Ｃに示される本発明の第２及び第３実施例と同一である。
【００８０】
図５Ｂは第２実施例のセレクトゲートラインSG[0],SG[0],...,SG[N] のための読み出しロウデコーダ303 内のブロックの回路を示す。全てのアクセストランジスタは短絡されたポリ1 とポリ2 を備えたダブルポリNMOSデバイスで構成されている。なぜなら全てのアクセストランジスタMSは独自のVt分布を有するため、図５Ａに示される第１実施例におけるセレクトゲートライン用のSG書き込みロウデコーダ3022を設ける必要はない。アクセストランジスタの好ましいVt分布は、第１実施例の一つ、すなわち0.5V-1V に類似する。フラッシュセルのプリプログラム動作中、全てのセレクトゲートラインSG[0],SG[0],...,SG[N] には0Vが印加される。ゆえに、STR[0],STR[0],...,STR[N]に0Vが供給され、EN-RD には全てのMR[0],MR[1],...,MR[N] をタンオンするため1Vが印加されるだけである。
【００８１】
フラッシュセルの消去動作中、全てのセレクトゲートラインSG[0],SG[0],...,SG[N] はフローティングしフラッシュセルのTPW からの20V に接続される。ゆえに、EN-RD は0Vに接続されて全てのMR[0],MR[1],...,MR[N] をターンオフする。フラッシュセルのページプログラム動作中、全てのセレクトゲートラインSG[0],SG[0],...,SG[N] は5Vが印加される。ゆえに、全てのSTR[0],STR[0],...,STR[N]に5Vが供給される。全てのMR[0],MR[1],...,MR[N] をターンオンするためにEN-RD に5V+Vt が印加される。読み出し動作中、セレクトゲートラインSG[0],SG[0],...,SG[N] の一つに読み出しロウデコーダ303 からのＶboostが印加される。ゆえに、EN-RD はＶboost +Vt に接続されて全てのMR[0],MR[1],...,MR[N] をターンオンする。STR[0],STR[0],...,STR[N]の一つはＶboost 電圧レベルでデコードされる。
【００８２】
図５Ｃは第３実施例のセレクトゲートラインSG[0],SG[0],...,SG[N] のための読み出しロウデコーダ303 内のブロックの回路を示す。全てのアクセストランジスタはポリ1 NMOS又はポリ2 NMOSで形成される。全てのアクセストランジスタMSは独自のVt分布を有するため、第１実施例におけるような書き込みロウデコーダ302 の必要がない。アクセストランジスタの好ましいVt分布は、第１実施例における一つ、すなわち、0.5V-1V に類似する。フラッシュセルのプレプログラム動作中、全てのセレクトゲートラインSG[0],SG[0],...,SG[N] に0Vが印加される。ゆえに、STR[0],STR[0],...,STR[N]に0Vが供給され、EN-RD には全てのMR[0],MR[1],...,MR[N] をターンオンするため１V だけが印加される。
【００８３】
フラッシュセルの消去動作中、全てのセレクトゲートラインSG[0],SG[0],...,SG[N] はフローティングし、20V に接続される。ゆえに、EN-RD は0Vに接続されて全てのMR[0],MR[1],...,MR[N] をターンオフする。フラッシュセルのページプログラム動作中、全てのセレクトゲートラインSG[0],SG[0],...,SG[N] に5Vが印加される。ゆえに、全てのSTR[0],STR[0],...,STR[N]に5Vが供給される。EN-RD には5V+1V が供給されて全てのMR[0],MR[1],...,MR[N] をターンオンする。読み出し動作中、セレクトゲートラインSG[0],SG[0],...,SG[N] の一つに読み出しロウデコーダ303 からのＶboost が印加される。ゆえに、EN-RDはＶboost +Vt に接続されて、全てのMR[0],MR[1],...,MR[N] をターンオンする。STR[0],STR[0],...,STR[N]の一つはＶboost 電圧レベルでデコードされる。
【００８４】
図６乃至８は、それぞれ、本発明の第１、第２、第３実施例によるNANDベース2T-NORフラッシュメモリアレイ3011、3012、3013の一つのセクタの、好ましい回路を示す。図より分かるように、各セクタは、WL[0] からWL[N] のN+1 本のワードライン、SG[0] からSG[N] のN+1 本のセレクトゲートライン、BL[0] からBL[K-1] のK 本のビットライン、及びSL[0] からSL[K-1] のK 本のソースラインを備えた複数の2T-NORフラッシュセルを包含する。ビットラインは2 本ずつ、BLG[0]及びBLG[1]によりデコードされてコモングローバルビットラインを形成する。同じ方法で、ソースラインは2 本ずつSLG[0]及びSLG[1]によりデコードされてコモングローバルソースラインを形成する。GBL[0]からGBL[K/2-1]のK/2 本のグローバルビットライン及びGSL[0]からGSL[K/2-1]のK/2 本のグローバルソースラインがある。図７に示される第２実施例の回路中、ポリ1 とポリ2 は、アクセストランジスタMSのローを接続するためのアクセスラインを形成するために短絡され紐状とされる。図８に示される第３実施例において、アクセストランジスタMSはポリ1 又はポリ2 NMOSデバイスとされる。
【００８５】
図９は本発明の一つの選択セクタのストレージトランジスタMCのためのプリプログラム動作におけるNANDベース2T-NORフラッシュメモリアレイのバイアス電圧を示す。図９の表に示される動作は、ページプリプログラム、ページプリプログラムベリファイ、ブロックプリプログラム、プロックプリプログラムベリファイ、セクタ／チッププリプログラム及びセクタ／チッププリプログラムベリファイを包含する。選択WL、不選択WL、選択SG、不選択SG、BL、SL、選択BLG 、不選択BLG 、選択SLG 、不選択SLG それぞれのバイアス条件が表中に示される。
【００８６】
ページプリプログラム動作中、選択WLのみに20V が印加され、全ての不選択WL、全てのSG、全てのBL、全てのSLに0Vが印加される。全てのBLG とSLG は、Vdd に接続される。ページプリプログラムベリファイ動作中、選択WLのみに、SLC に関してはVt1Lが印加され、MLC に関しては、Vt2Lが印加され、全ての不選択WL及び不選択SGには0Vが印加される。全てのBLG 、SLG 、及び選択SGに関しては、それらはVdd に接続される。全てのBL  はVdd-Vtにプリチャージされ、全てのSLに0Vが印加される。一旦、全ての選択ストレージトランジスタMCが、SLC に関してはVt>Vt1L を、MLC に関してはVt>Vt2L を有するようにプログラムされると、プリチャージされたVdd-Vtは保持される。そうでなければ、各BL  は0Vにディスチャージされ、それは他の反復プリプログラム動作が必要であることを指す。
【００８７】
ブロックプリプログラム動作中、選択WLのみに20V が印加され、全ての不選択WL、全てのSG、全てのBL及び全てのSLに0Vが印加される。全てのBLG 及びSLG に関しては、それらはVdd に接続される。ブロックプリプログラムベリファイ動作中、選択されたWLのみに、SLC に関してはVt1Lが印加され、MLC に関しては、Vt2Lが印加され、全ての不選択WL及び不選択SGには0Vが印加される。全てのBLG 、SLG 、及び選択SGに関しては、それらはVddに接続される。全てのBL  はVdd-Vtにプリチャージされ、全てのSLに0Vが印加される。一旦、全ての選択ストレージトランジスタMCが、SLC に関してはVt>Vt1L を、MLC に関してはVt>Vt2L を有するようにプログラムされると、プリチャージされたVdd-Vtは保持される。そうでなければ、各BL  は0Vにディスチャージされ、それは他の反復プリプログラム動作が必要であることを指す。
【００８８】
セクタ／チッププリプログラム動作中、全てのWLに20V が印加され、全てのSGに0Vが印加される。全てのBLG 及びSLG に関しては、それらはVdd に接続される。セクタ／チッププリプログラムベリファイ動作中、全てのWLに、SLC に関してはVt1Lが印加され、MLC に関しては、Vt2Lが印加され、全てのBLG 、SLG 、及びSGに関しては、それらはVddに接続される。全てのBL  はVdd-Vtにプリチャージされ、全てのSLに0Vが印加される。一旦、全ての選択ストレージトランジスタMCが、SLC に関してはVt>Vt1L を、MLC に関してはVt>Vt2L を有するようにプログラムされると、プリチャージされたVdd-Vtは保持される。そうでなければ、各BL  は0Vにディスチャージされ、それは、プリプログラムベリファイ失敗のために他の反復プリプログラム動作が必要であることを指す。表に示されるこのバイアス条件はフラッシュメモリアレイの一つの選択セクタに印加されるため、SG、WL、BL、SL、BLG 、SLG の全てのバイアス電圧及び他の不選択セクタのTPW に0Vが印加される。
【００８９】
図１０は、本発明の一つの選択セクタ中のストレージトランジスタMCの消去動作におけるNANDベース2T-NORフラッシュメモリアレイのバイアス電圧を示す。図１０の表に示される動作は、ページ消去  、ブロック消去、ブロック／チップ消去を包含する。選択WL、不選択WL、選択SG、不選択SG、BL、SL、選択BLG 、不選択BLG 、選択SLG 、不選択SLG それぞれのバイアス条件が表中に示される。
【００９０】
ページ消去動作中、選択WLのみに0Vが印加され、全ての不選択WL、全てのSGは、最初のフローティングステートのためにTPW からの20V に接続される。TPW はP+ドープ接合であり全てのBLは全てのSLと同様にN+ドープ接合であるため、消去中、20V がTPW から全てのBLとSLに送られる。全てのBLG とSLG に関しては、それらはVdd に接続されて、図６−８に示されるように、ローカルビットラインをグローバルビットラインに、ローカルソースラインをグローバルソースラインにそれぞれ接続するMB0-MB1 及びMS0-MS1 にかかる電圧ストレスを減らす。
【００９１】
ページ消去ベリファイ動作中、全てのBL、不選択SG、不選択BLG 及び不選択SLG に0Vが印加され、選択SG、選択BLG 、及び選択SLG にVdd が印加される。全てのSLに1Vが印加され、全てのBLは0Vにプリチャージされる。一旦選択ストレージトランジスタMCが、良好に消去されて、Vt<Vt0H=-1V 有するものとされると、全てのBLは1Vにチャージされる。そうでなければ、もしいずれかのBLが0Vにあっても、それはページ消去ベリファイ失敗のために他の反復消去動作が必要であることを指す。
【００９２】
ブロック消去動作中、選択WLのみに0Vが印加され、全ての不選択WL、全てのSGは、開始フローティングステートのためにTPW からの20V に接続される。TPW はP+ドープ接合であり全てのBLは全てのSLと同様にN+ドープ接合であるため、消去中、20V がTPW から全てのBLとSLに送られる。全てのBLG とSLG に関しては、それらはVdd に接続されて、ローカルビットラインをグローバルビットラインに、ローカルソースラインをグローバルソースラインにそれぞれ接続するMB0-MB1 及びMS0-MS1 にかかる電圧ストレスを減らす。
【００９３】
セクタ／チップ消去動作中、選択WLのみに0Vが印加され、全ての不選択WL、全てのSGは、開始フローティングステートのためにTPW からの20V に接続される。TPW/N+接合構造のため、消去中、20V がTPW から全てのBLと全てのSLに送られる。全てのBLG とSLG に関しては、それらはVdd に接続されて、MB0-MB1 及びMS0-MS1 にかかる電圧ストレスを減らす。メモリアレイにおける基本のNOR 構造のため、ブロック／セクタ／チップ消去ベリファイを集合的に実行するのは不可能である。そのかわり、ページ消去ベリファイ動作が、ブロック／セクタ／チップ消去動作の後に、1 ページずつ実行される。表中に示されるバイアス条件はフラッシュメモリアレイ中の一つの選択セクタに適用されるため、他の不選択セクタのSG、WL、BL、SL、BLG 、SLG 及びTPW の全てのバイアス電圧には0Vが適用される。
【００９４】
図１１は本発明の一つの選択セクタ中のストレージトランジスタMCのためのプログラム動作におけるNANDベース2T-NORフラッシュメモリアレイのバイアス電圧を示す。図１１の表に示される動作は、ページプログラム及びページプログラムベリファイを含む。選択WL、不選択WL、選択SG、不選択SG、BL、SL、選択BLG 、不選択BLG 、選択SLG 、及び不選択SLG が表中に示される。
【００９５】
ページプログラム動作中、選択WLにのみ15V-20V が印加され、不選択WL、及び全てのSGに5Vが印加される。プログラムデータに対応するBL及びSLには0Vが印加される。これに対して、プログラム禁止データに対応するBLとSLには約8Vが印加される。選択BLG とSLG に関しては、プログラム禁止電圧のパスのために10V が接続されるか対応するBL又はSLに0Vが接続される。不選択のBLG 及びSLG に関しては、0Vに接続される。
【００９６】
ページプログラムベリファイ動作中、選択WLのみに、SLC に関してはVt1Lが、MLC に関してはVt1L又はVt2Lが印加され、全ての不選択WL、SG、BLG 及びSLG には0Vが印加される。選択SG、BLG 及びSLG にはVdd が印加される。全てのBLはVdd-Vtにプリチャージされ、全てのSLには0Vが印加される。一旦全ての選択ストレージトランジスタMCがSLC に関してはVt>Vt1L を、MLC に関してはVt>Vt1L 又はVt>Vt2L を有するようにプログラムされると、プリチャージVdd-Vtは保持される。そうでなければ、いずれのBLが0Vにディスチャージされても、ページプログラムベリファイ失敗のため、他の反復ページプログラム動作が必要であることを示す。表に示されるこのバイアス条件は、フラッシュメモリアレイ中の一つの選択セクタに適用されるため、他の不選択セクタのSG、WL、BL、SL、BLG 、SLG 及びTPW には0Vが印加される。
【００９７】
図１２は本発明の一つの選択セクタ中のストレージトランジスタMCのための読み出し動作におけるNANDベース2T-NORフラッシュメモリアレイのバイアス電圧を示す。表中には選択WL、不選択WL、選択SG、不選択SG、BL、SL、選択BLG 、不選択BLG 、選択SLG 、及び不選択SLG が表中に示される。
【００９８】
読み出し動作中、全てのWLにVdd 又はＶboost が印加される。言い換えると、WL切り換えがないことになる。この用途では、低電圧Vdd は1.6V-1.8V 又は2.7V-3.6V とされ得る。選択SGに関しては、低抵抗で駆動能力を得るために電圧は常にＶboost 、すなわち4Vまでブーストされる必要がある。選択BLG 及びSLG はVdd にデコードされ、不選択SG、BLG及びSLG に0Vが印加される。この表に示されるこのバイアス条件は、フラッシュメモリアレイ中の一つの選択セクタに適用されるため、他の不選択セクタのSG、WL、BL、SL、BLG、SLG 及びTPW には0Vが印加される。
【００９９】
図１３は、本発明のNANDベース2T-NORフラッシュメモリの消去動作のフローチャートである。消去動作は、四つの異なるタイプの消去動作を含む。本発明において、異なるアプリケーションの必要な消去サイズに応じて、ページ802 、ブロック消去804 、セクタ消去806 及びチップ消去808 動作がある。
【０１００】
図１４は、本発明のNANDベース2T-NORフラッシュメモリアレイのページ消去802 動作のフローチャートである。ステップ820 からステップ830 まで、ページプリプログラム動作が、消去動作の前に実行される。ステップ820 において、プリプログラム動作カウントNは0 に設定される。続くステップ822 では、選択ページのストレージトランジスタの全てのVtが、SLC に関してはVt1Lより、MLC に関してはVt2Lより大きいか否かを判断する。もし、全てのVtがSLC に関してはVt1Lより、MLC に関してはVt2Lより大きければ、動作はページ消去動作を開始するためにステップ832 に進む。そうでなければ、次のステップ824で、プリプログラム動作カウントN が最大許容数を超過したか否かを判断する。もし超過していれば、ステップ830 においてデバイスは不良ダイとして扱われる。そうでなければ、ステップ826 でプリプログラム動作カウントN が1 増される。続くステップ828 では、ページプリプログラム動作の実行を続ける。
【０１０１】
プリプログラム動作が完成した後、ステップ832 において、ページ消去動作カウントは0 に設定される。次のステップ834 では、選択WLが0Vに、そして全ての不選択WL及び全てのSGがフローティングに設定される。一旦TPW に20V が印加されると、全ての不選択WL及び全てのSGは20V に接続され、全てのBLと全てのSLは同様に20V とされる。もしステップ834 において消去動作が、設定消去時間内に完成すれば、ステップ836 においてページベリファイ動作が続き、選択ページのストレージトランジスタの全てのVtが-1V より低いか否かが判断される。もしそれらの全てが-1V より低ければ、ステップ842 においてページ消去動作は成功したことになる。そうでなければ、ページ消去動作カウントN はステップ838 において1 増される。次のステップ840 ではページ消去動作カウントN が最大許容数を超過したか否かが判断される。もし超過していれば、そのデバイスはステップ830 において不良ダイとして扱われる。そうでなければ、ページ消去動作はステップ834 において続けられる。
【０１０２】
本発明によると、NANDベース2T-NORフラッシュメモリアレイのブロック、セクタ又はチップ消去動作は、各消去動作において類似のステップを有する。図１５は、ブロック、セクタ又はチップ消去動作における実行ステップのフローチャートである。ステップ850 からステップ860 まで、ブロック、セクタ又はチッププリプログラム動作が、消去動作の前に実行される。ステップ850 において、プリプログラム動作カウントN は0 に設定される。続くステップ852 では、選択ブロック、セクタ又はチップのストレージトランジスタの全てのVtが、SLC に関してはVt1Lより、MLC に関してはVt2Lより大きいか否かを判断する。もし、全てのVtがSLC に関してはVt1Lより、MLC に関してはVt2Lより大きければ、動作はブロック、セクタ又はチップ消去動作を開始するためにステップ862 に直接進む。そうでなければ、次のステップ854 で、ブロック、セクタ又はチッププリプログラム動作カウントN が最大許容数を超過したか否かを判断する。もし超過していれば、ステップ860 においてデバイスは不良ダイとして扱われる。そうでなければ、ステップ856 でブロック、セクタ又はチッププリプログラム動作カウントN が1 増される。続くステップ858 では、ブロック、セクタ又はチッププリプログラム動作の実行を続ける。
【０１０３】
ブロック、セクタ又はチッププリプログラム動作が完成した後、ステップ862 において、ブロック、セクタ又はチップ消去動作カウントは0 に設定される。次のステップ864 では、選択WLが0Vに、そして全ての不選択WL及び全てのSGがフローティングに設定される。一旦TPW に20V が印加されると、全ての不選択WL及び全てのSGは20V に接続され、全てのBLと全てのSLは同様に20V とされる。もしステップ864 においてブロック、セクタ又はチップ消去動作が、集合的に設定消去時間内に完成すれば、ステップ866 においてページベリファイ動作が続き、選択ページのストレージトランジスタの全てのVtが-1V より低いか否かが判断される。もしそれらの全てが-1V より低ければ、続くステップ872 において、それが最後のページであるか否かが判断される。もしそれが最後のページであれば、ステップ876 においてブロック、セクタ又はチップ消去動作は成功したことになる。そうでなければ、ステップ874 で次のページが選択されてステップ866 においてページ消去ベリファイが行われる。ステップ866 において、もしいずれかのVtが-1V より小さくなければ、ステップ868 において、ブロック、セクタ又はチップ消去動作カウントN は1 増される。次のステップ870 において、ブロック、セクタ又はチップ消去動作カウントN が最大許容数を超過したか否かが判断される。もし超過していれば、ステップ860 においてそのデバイスは不良ダイとして扱われる。そうでなければ、ページ消去動作はステップ864 において続けられる。
【０１０４】
図１６は、本発明のNANDベース2T-NORフラッシュメモリアレイのページプログラム動作880 のフローチャートである。ステップ882 において、ページプログラム動作カウントNは0 に設定される。続くステップ884 で、ページプログラム動作が、15V-20V を選択WLに印加することで実行される。他の不選択WL及び全てのSGに関しては、すべて5Vが印加されることで、SL及びBLの禁止電圧8Vからの妨害を減らす。ステップ884 で所定プログラム時間内にページプログラム動作が完成すると、ステップ886 においてページプログラムベリファイ動作により、ストレージトランジスタにプログラムされたVtが、SLCに関してはVt1L、MLC に関してはVt2Lより大きいかが判断される。もし大きければ、ステップ894 でページプログラムが成功する。そうでなければ、次のステップ888 でページプログラム動作カウントが1 増され、ステップ890 でページプログラム動作カウントN が最大許容数を超過したか否かが判断される。もし超過したら、ステップ892 でそのデバイスは不良として扱われる。そうでなければ、ステップ884 でページプログラム動作が続けられる。
【０１０５】
図１７は本発明のNANDベース2T-NORフラッシュメモリアレイのページ又はブロックプリプログラムのタイミング波形を示す。ページ又はブロックプリプログラム期間中、選択WLのみに20V が印加され、全ての不選択WL、全てのSG、全てのBL及びSLに0Vが印加される。全てのBLG とSLG に関しては、Vdd に接続される。ページ又はブロックプリプログラム動作の後、選択WLはVdd までディスチャージされ、選択SGにはプリチャージ期間においてVdd が印加される。全てのBLはVdd-Vtにチャージされてページ又はブロックプリプログラムベリファイ期間におけるページセンシングに供される。
【０１０６】
ページ又はブロックプリプログラムベリファイ期間中、選択WLにはSLC に関してはVt1Lより、MLC に関してはVt2Lが印加され、全ての不選択WL及び不選択SGには0Vが印加される。全てのBLG 、SLG 及び選択SLG に関しては、それらはVdd に接続される。全ての選択ストレージトランジスタMCが、SLC に関してはVt>Vt1L 、MLC に関してはVt>Vt2L を有するように上手くプログラムされた後、プリチャージVdd-Vtは保持される。そうでなければ、いずれかのBLが0Vまでディスチャージされると、他のページ又はブロック反復プリプログラム動作が必要であることを示す。図１７に示されるタイミング波形は選択セクタのみに係るものであることを記すべきである。他の不選択セクタに関しては、全てのSG、WL、BL、BLG 、SLG 及びTPW のバイアス電圧として０V が印加される。
【０１０７】
図１８は本発明のNANDベース2T-NORフラッシュメモリアレイのセクタ又はチッププリプログラム動作のタイミング波形を示す。セクタ又はチッププリプログラム期間の間、全てのWLに20V が印加され、全てのSG、全てのBL、及び全てのSLに0Vが印加される。全てのBLG 及びSLG に関してはVdd に接続される。セクタ又はチッププリプログラム動作の後、全てのWLはVdd までディスチャージされ、プリチャージ期間において全てのSGにVdd が印加される。全てのBLは、セクタ又はチッププリプログラムベリファイ期間においてページセンスのためVdd-Vtにチャージされる。
【０１０８】
セクタ又はチッププリプログラムベリファイ期間中、全てのWLに、SLC に関してはVt1L、MLC に関してはVt2Lが印加される。全てのBLG 、SLG 及びSGに関しては、Vdd に接続される。全ての選択ストレージトランジスタMCがSLC に関してはVt>Vt1L 、MLC に関してはVt>Vt2L を有するようにプログラムされた後、プリチャージされたVdd-Vtは保持される。そうでなければ、いずれかのBLが0Vにディスチャージされると、それは他の反復セクタ又はチッププリプログラム動作が必要であることを示す。このタイミング波形は、選択セクタのみに関するものである。他の不選択セクタに関しては、全てのSG、WL、BL、SL、BLG、SLG 及びTPW のバイアス電圧として0Vが印加される。
【０１０９】
図１９は本発明のNANDベース2T-NORフラッシュメモリアレイのページ消去動作のタイミング波形を示す。ページ消去期間中、選択WLのみに０V が印加され、全ての不選択WL、全てのSG、全てのBL及び全てのSLはフローティングに設定される。一旦TPW に２０V が印加されると、全ての不選択WL及び全てのSGは20V に接続され、全てのBL及び全てのSLは同様に20V にされる。BLG とSLG に関してはMB0-MB1 及びMS0-MS1 にかかる電圧ストレスを減らすためにVdd に接続される。ページ消去動作の後、プリディスチャージ期間において選択WLはVdd までチャージされ、選択SGにVdd が印加される。
【０１１０】
本発明における特別なアレイ構造のために、グローバルビットラインの半分のみがベリファイのためセンスされ得る。全てのBLの半分は、全てのWL及び不選択BLG 及び不選択SLG に0Vが印加される第１半ページベリファイ期間に、ページセンスのため0Vにディスチャージされる。選択BLG 、選択SLG 及び選択SGに関しては、Vdd に接続される。全てにSLに1Vが印加される。全ての選択ストレージトランジスタMCがVt<Vt0H=-1V を有するように良好に消去された後、全てのBLの第１の半分が1Vにチャージされる。そうでなければ、いずれかのBLが0Vのままであれば、ページ消去ベリファイ失敗のため他の反復消去動作が必要であることを示す。該ページの第１の半分のストレージトランジスタが消去ベリフィケーションをパスすれば、同様に、同じページのストレージトランジスタMCの第２の半分の消去ベリフィケーションが続く。タイミング波形は選択セクタのみに関するものである。他の不選択のセクタに関しては、全てのSG、WL、BL、SL、BLG 、SLG 及びTPW のバイアス電圧として0Vが印加される。
【０１１１】
図２０は本発明のNANDベース2T-NORフラッシュメモリアレイのブロック消去動作のタイミング波形を示す。ブロック消去動作の間、選択WLのみに0Vが印加され、全ての不選択WL、全てのSG、全てのBL及び全てのSLはフローティングに設定される。一旦TPW に20V が印加されると、全ての不選択WL及び全てのSGは20V に接続され、全てのBL及び全てのSLは同様に20V とされる。全てのBLG とSLG に関しては、MB0-MB1 及びMS0-MS1 にかかる電圧ストレスを減らすためにVdd に接続される。ブロック消去期間の後、図１９に示されるようにブロック消去ベリフィケーションが、ページ消去ベリファイ動作で、ブロック中のページをページ毎にベリファイすることにより達成される。タイミング波形は、選択セクタのみに関する。他の不選択セクタに関しては、全てのSG、WL、BL、SL、BLG 、SLG 及びTPWのバイアス電圧として0Vが印加される。
【０１１２】
図２１は本発明のNANDベース2T-NORフラッシュメモリアレイのセクタ又はチップ消去動作のタイミング波形を示す。セクタ又はチップ消去動作の間、全てのWLに0Vが印加され、全てのSG、全てのBL及び全てのSLはフローティングに設定される。一旦TPW に20V が印加されると、全てのSGは20V に接続され、全てのBL及び全てのSLは同様に20V とされる。全てのBLG とSLG に関しては、MB0-MB1 及びMS0-MS1 にかかる電圧ストレスを減らすためにVdd に接続される。セクタ又はチップ消去期間の後、図１９に示されるようにページ消去ベリファイ動作により、セクタ又はチップ消去ベリフィケーションが、セクタ又はチップ中のページをページ毎にベリファイすることにより達成される。タイミング波形は、選択セクタのみに関する。他の不選択セクタに関しては、全てのSG、WL、BL、SL、BLG、SLG 及びTPW のバイアス電圧として0Vが印加される。
【０１１３】
図２２は本発明のNANDベース2T-NORフラッシュメモリアレイのページプログラム動作のタイミング波形を示す。ページプログラム期間に、選択WLのみに15V-20V が印加され、全ての不選択のWL及び全てのSGに5Vが印加されて、SL及びBLからの禁止電圧8Vによる妨害を減らす。ストレージトランジスタMCをプログラムするため、対応するBLとSLに0Vが印加される。対照的に、ストレージトランジスタに対するプログラムを禁止のために、対応するBLとSLに約8Vが印加される。選択BLG とSLG には10V が印加され、不選択BLG とSLG には0Vが印加される。ページプログラム動作が所定のプログラム時間に完成すると、ページプログラムベリファイ動作が実行される。
【０１１４】
再び、本発明の特別なアレイ構成のために、グローバルビットラインの半分のみがベリフィケーションのためにセンスされ得る。第１の半ページベリファイ期間においてページセンスのために全てのBLG の半分がVdd-Vtにチャージされ、全てのWL及び不選択のBLG 及び不選択のSLG に0Vが印加される。選択BLG 、選択SLG 及び選択SGに関しては、Vdd が印加される。選択ページの選択ストレージトランジスタにプログラムされた全てのVtがVt1L(SLC/MLC) より大きいか、或いはVt2L(MLC) より大きければ、全てのBLの第１の半分はVDD-Vtに維持される。そうでなければ、もしいずれかのBLが0Vのままであれば、それはページプログラムベリファイ失敗のため他の反復ページプログラム動作が必要であることを指す。BL及びSLはいずれも禁止電圧に切り換えられ、それは、次のページプログラム動作が実行される間に、セルはベリファイされるためである。このスキームによると、タイトなVt分布が達成され得る。もし該ページの第１の半分のストレージトランジスタがページプログラムベリフィケーションをパスすれば、同じ方法で、同じページのストレージトランジスタMCの第２の半分のページプログラムベリフィケーションが実施される。タイミング波形は、選択セクタのみに関する。他の不選択セクタに関しては、全てのSG、WL、BL、SL、BLG 、SLG 及びTPW のバイアス電圧として0Vが印加される。
【０１１５】
本発明は模範的な実施例を参照して説明されたが、本発明は説明されたその詳細に限定されるものではない。各種の置換及び変更が先の説明において提案されたが、他のものもこの技術分野における通常の技術を有する者であれば可能である。ゆえに、全てのそのような置換及び変更は、添付される請求項中に定義された本発明の範囲内に組み込まれるものとされる。
【図１Ａ】
2012533140.tif 000003
【図１Ｂ】
2012533140.tif 000004
【図１Ｃ】
2012533140.tif 000005
【図１Ｄ】
2012533140.tif 000006
【図２】
2012533140.tif 000007
【図３Ａ】
2012533140.tif 000008
【図３Ｂ】
2012533140.tif 000009
【図３Ｃ】
2012533140.tif 000010
【図３Ｄ】
2012533140.tif 000011
【図４Ａ】
2012533140.tif 000012
【図４Ｂ】
2012533140.tif 000013
【図４Ｃ】
2012533140.tif 000014
【図５Ａ】
2012533140.tif 000015
【図５Ｂ】
2012533140.tif 000016
【図５Ｃ】
2012533140.tif 000017
【図６】
2012533140.tif 000018
【図７】
2012533140.tif 000019
【図８】
2012533140.tif 000020
【図９】
2012533140.tif 000021
【図１０】
2012533140.tif 000022
【図１１】
2012533140.tif 000023
【図１２】
2012533140.tif 000024
【図１３】
2012533140.tif 000025
【図１４】
2012533140.tif 000026
【図１５】
2012533140.tif 000027
【図１６】
2012533140.tif 000028
【図１７】
2012533140.tif 000029
【図１８】
2012533140.tif 000030
【図１９】
2012533140.tif 000031
【図２０】
2012533140.tif 000032
【図２１】
2012533140.tif 000033
【図２２】
2012533140.tif 000034
【国際調査報告】
2012533140.tif 000035
2012533140.tif 000036