(57)【要約】  低雑音撮像用の装置及び方法はＥＭＣＣＤのような画像センサを使用し、ここでは電荷は累積されアナログクロック信号を使用してシフトアウトされる。センサ制御装置はメモリ装置に記憶されているデジタル波形からクロック信号を発生し、これはデジタルアナログ変換器へ出力を与え、そのデジタルアナログ変換器は信号をアナログ形態に変換する。アナログ信号はその後増幅されセンサに与えられる。特別な波形はデジタル信号プロセッサにより決定され、フィールド・プログラマブル・ゲート・アレイにより行われるアドレッシングを使用してメモリから読み出される。クロック信号は正弦波であってもよく、またはより複雑な波形形状であり、波形形状はユーザにより変化可能である。クロック信号の上昇時間は雑音の影響を最小にするためにゆるやかにされることができる。【選択図】図４
2012526418.tif 000002
【特許請求の範囲】
【請求項１】
画像捕捉期間中に入射する光の強度を示す電荷をそれぞれ累積する複数の画素を有する画像センサを具備し、前記電荷は前記センサに与えられる少なくとも１つのクロック信号に応答して画素からシフトアウト可能であり、さらに、
前記電荷をシフトするために前記センサへ入力されるユーザ選択可能な波形形状を有するクロック信号を発生するクロック信号発生器を有するセンサ制御装置を具備する撮像装置。
【請求項２】
さらに、ユーザがそこを介して前記波形形状を変化できるユーザインターフェースを具備している請求項１記載の撮像装置。
【請求項３】
前記センサ制御装置はデジタル信号プロセッサを具備している請求項１記載の撮像装置。
【請求項４】
前記センサ制御装置は、所望のクロック信号波形が記憶されることができるメモリと、メモリからデジタル出力を受信し、それをアナログ信号へ変換するデジタルアナログ変換器とを具備している請求項１記載の撮像装置。
【請求項５】
前記制御装置はさらに前記メモリへアドレシングデータを提供するフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）を具備している請求項４記載の撮像装置。
【請求項６】
前記画像センサは電荷結合装置を具備している請求項１記載の撮像装置。
【請求項７】
前記電荷結合装置は利得領域を有する電子増倍電荷結合装置であり、それにおいて電子の増倍は電荷がそこを通ってシフトされるとき電荷の大きさを増加するために使用される請求項６記載の撮像装置。
【請求項８】
クロック信号の第１のセットは前記電荷結合装置の画素領域に与えられ、前記第１のセットとは異なるクロック信号の第２のセットは前記利得領域に与えられる請求項７記載の撮像装置。
【請求項９】
前記クロック信号は実質的に正弦波である請求項１記載の撮像装置。
【請求項１０】
前記クロック信号はユーザにより変化されることができる上昇時間を有している請求項１記載の撮像装置。
【請求項１１】
前記クロック信号は多重クロック信号が相互に近接して与えられるとき相間キャパシタンス効果を補償する波形形状を有している請求項１記載の撮像装置。
【請求項１２】
前記クロック信号は前記信号がそのそれぞれの最大値及び最小値に到達する前に前記信号の各上昇及び下降エッジでステップを有する請求項１１記載の撮像装置。
【請求項１３】
前記クロック信号は前記センサの第１の電荷蓄積位置に与えられる第１のクロック信号であり、前記センサ制御装置は前記第１のクロック信号とは異なる第２のクロック信号を発生し、それを前記第１の電荷蓄積位置に隣接する前記センサの第２の電荷蓄積位置へ与える請求項１記載の撮像装置。
【請求項１４】
画像捕捉期間中に入射する光の強度を示す電荷をそれぞれ累積する複数の画素を有する電荷結合装置画像センサの制御装置において、前記電荷は前記センサに与えられる複数のクロック信号に応答して１つの画素から隣接する画素へシフト可能であり、前記制御装置は、
第１のクロック信号波形の表示が記憶されている第１のメモリ装置と、前記第１のメモリ装置から出力を受信しそれに応答して出力信号を発生する第１のデジタルアナログ変換器（ＤＡＣ）と、前記第１のＤＡＣの出力を増幅し、それを前記クロック信号の第１のものとして前記画像センサへ供給する第１の増幅器とを有する第１のクロック信号発生回路と、
第２のクロック信号波形の表示が記憶されている第２のメモリ装置と、前記第２のメモリ装置から出力を受信しそれに応答して出力信号を発生する第２のＤＡＣと、前記第２のＤＡＣの出力を増幅し、それを前記クロック信号の第２のものとして前記画像センサへ供給する第２の増幅器とを有する第２のクロック信号発生回路とを具備している制御装置。
【請求項１５】
さらに、前記メモリ装置により表される信号波形を発生するデジタル信号プロセッサを具備している請求項１４記載の制御装置。
【請求項１６】
さらに、前記デジタル信号プロセッサから指令を受信し、前記メモリ装置の出力の発生を生じるメモリ装置へのアドレッシングを行うプログラム可能な論理コンポーネントを具備している請求項１５記載の制御装置。
【請求項１７】
前記プログラム可能な論理コンポーネントはフィールド・プログラマブル・ゲート・アレイを具備している請求項１６記載の制御装置。
【請求項１８】
画像捕捉期間中に入射する光の強度を示す電荷をそれぞれ累積する複数の画素を有する画像センサを提供し、電荷は前記センサに与えられた少なくとも１つのクロック信号に応答して画素からシフトアウトされることができ、
センサ制御装置によりユーザ選択可能な波形形状を有するクロック信号を発生し、前記電荷をシフトするためにセンサへ前記クロック信号を供給するステップを含んでいる画像の捕捉方法。
【請求項１９】
さらに、ユーザインターフェースを介して前記クロック信号の前記波形形状を変化するステップを含んでいる請求項１８記載の方法。
【請求項２０】
前記センサ制御装置はデジタル信号プロセッサを具備している請求項１８記載の方法。
【請求項２１】
前記センサ制御装置は所望のクロック信号波形が記憶されることができるメモリと、前記メモリからデジタル出力を受信しこれをアナログ信号へ変換するデジタルアナログ変換器とを具備している請求項１８記載の方法。
【請求項２２】
前記画像センサは電荷結合装置を具備している請求項１８記載の方法。
【請求項２３】
前記電荷結合装置は利得領域を有する電子増倍電荷結合装置であり、それにおいて電子の増倍は電荷がそこを通ってシフトされるとき電荷の大きさを増加するために使用され、前記方法はさらに前記電荷結合装置の非利得領域へクロック信号の第１のセットを与え、前記第１のセットとは異なるクロック信号の第２のセットを前記利得領域へ与えるステップを含んでいる請求項２２記載の方法。
【請求項２４】
クロック信号の発生は実質的に正弦波波形を有するクロック信号の発生を含んでいる請求項１８記載の方法。
【請求項２５】
クロック信号の発生はユーザにより変化されることが可能な上昇時間を有するクロック信号の発生を含んでいる請求項１８記載の方法。
【請求項２６】
クロック信号の発生は多重クロック信号が相互に近接して与えられるとき相間キャパシタンス効果を補償する波形形状を有するクロック信号の発生を含んでいる請求項１８記載の方法。
【請求項２７】
前記クロック信号は前記信号がそのそれぞれの最大値及び最小値に到達する前に前記信号の各上昇及び下降エッジにおいてステップを有する請求項２６記載の方法。
【請求項２８】
前記クロック信号は前記センサの第１の電荷蓄積位置に与えられる第１のクロック信号であり、前記方法はさらに前記センサ制御装置により、前記第１のクロック信号とは異なる第２のクロック信号を発生し、前記第２のクロック信号を前記第１の電荷蓄積位置に隣接する前記センサの第２の電荷蓄積位置へ供給するステップを含んでいる請求項１８記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアナログクロックを有する低雑音撮像に関する。
【背景技術】
【０００２】
微弱光の光学的検出応用は認識可能な信号出力を発生するために比較的低雑音の非常に高感度の光学検出器を必要とする。近年、人気のあるタイプの撮像カメラはいわゆる「電子増倍電荷結合装置」（ＥＭＣＣＤ）の使用に基づいている。電荷結合装置（ＣＣＤ）はＣＣＤにおける個々の位置または画素で累積された電荷が１つの電荷位置から近隣位置へシフトされることを可能にするアナログシフトレジスタである。このような装置は各画素位置に到着する光を光電子へ変換することにより光学撮像応用で使用されることができる。各画素位置における累積された電子電荷はその後１つの位置から次の位置への漸進的シフトによりＣＣＤから「読出される」ことができる。２次元の検出器では、シフトは（「水平」および「垂直」と呼ばれる）２つの垂直方向で行われる。
【０００３】
通常のＣＣＤはこれらの装置の比較的高い雑音帯域のために微弱光状態で制限される。ＥＭＣＣＤは通常のＣＣＤ構造からシフトされた後に画素電荷をシフトする付加的なシフトレジスタを設けることによりこの問題に取り組んだ。利得レジスタと呼ばれるこの付加的なレジスタは２つのレジスタ位置間で比較的高い電圧低下を発生するスイッチング電圧により駆動される。この高いエネルギ転移は衝撃イオン化および対応する付加的な電子の発生を生じる。したがってオリジナル画素電荷は電子増倍効果により利得を受ける。この利得はユーザによって検出器の雑音帯域を超えるレベルへ調節されることができ、それによって微弱光状態で画像の正確な検出を可能にする。
【０００４】
ＥＭＣＣＤは微弱光の光学的検出では実質的な信号利得の上昇に成功しているが、これらは依然として種々の雑音問題を受ける。これらの付加的な雑音源の影響は装置の微大きな光感知能力を限定する。さらにこれらの付加的な雑音源の減少は検出器に基づくＥＭＣＣＤの能力を改良し拡張する。
【発明の概要】
【０００５】
本発明によれば、画像センサ及び対応するセンサ制御装置を使用する撮像装置が提供される。画像センサは複数の画素を有するタイプであり、複数の画素はそれぞれが画像捕捉期間中に入射する光の強度を示す電荷を累積する。電子の形態の累積された電荷はセンサに与えられる少なくとも１つのクロック信号に応答して画素からシフト可能である。例示的な実施形態では、画像センサは電子増倍電荷結合装置（ＥＭＣＣＤ）を使用し、そこには１つの電荷位置から隣接する電荷位置への電荷のシフトを誘起するために正しいタイミングで多数のクロック信号が与えられる。
【０００６】
センサ制御装置は電荷をシフトするためセンサに与えられる少なくとも１つのアナログクロック信号を発生する。アナログ信号の使用はセンサ中でクロック誘起された電荷雑音を増加する傾向があるこれらのデジタル信号の高周波数成分のような、通常のシステムの駆動に使用されるデジタルクロック信号のある雑音発生特性を防止する信号形状の生成を可能にする。対照的に、本発明の制御装置はシステムユーザにより選択されることができる形状を可変クロック信号波形に与える。
【０００７】
１実施形態では、センサ制御装置はユーザにより選択される所望のクロック信号波形を処理するために使用されるデジタル信号プロセッサ（ＤＳＰ）を含んでいる。制御装置はまた所望のクロック信号波形の表示が記憶されることができるメモリと、メモリからデジタル出力を受信しそれをアナログ信号へ変換するデジタルアナログ変換器とを具備することができる。さらに、制御装置は例えばデジタルクロック波形の出力を生じるメモリへアドレッシングを行うために使用されることができるフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）のようなプログラム可能な論理コンポーネントを使用できる。
【０００８】
例示的な実施形態では、クロック信号は実質的に正弦波であるが、任意の他の形態が読出時間及び雑音の最小化に関してセンサの読出を最適にすることに所望であるように選択されることができる。例えば１つの代わりの実施形態は相互に近接近して与えられる位相の同期していない信号間の相間キャパシタンス効果を補償するクロック信号波形を提供する。別の実施形態では、それぞれ隣接する電荷位置に与えられるクロック波形の上昇時間は前記電荷位置のうちの１つから隣接位置へ移動する電子が遭遇する有効ポテンシャルの勾配を最小にするように選択される。
【０００９】
信号波形形状および／または上昇時間を変化する能力のようなクロック信号のユーザ可変特徴は画像センサの駆動においてユーザに高度のフレキシビリティを与える。典型的な実施形態では、制御装置により発生される多数のクロック信号が存在し、各クロック信号はセンサを通して電荷のシフトを行うためにセンサの複数の異なる電荷位置に与えられることができる。ＥＭＣＣＤの画素領域及び電荷増倍領域のようなセンサの異なる領域はクロック信号の異なる組合せも使用できる。したがって、各異なるクロック信号の発生に対しては、使用される異なるメモリ装置とＤＡＣ及び増幅器の組合せが存在することができる。単一のＤＳＰとＦＰＧＡ対はこのようなケースの全てのクロック発生回路を同期するために使用されることができる。ＤＳＰはまた画像センサに接続されるホストコンピュータから指令を受信することもできる。
【図面の簡単な説明】
【００１０】
【図１】本発明で使用されることができるＥＭＣＣＤモジュールの概略図である。
【図２】デジタルクロック信号がグラフィックに示されているセクションを駆動する図１のようなＥＭＣＣＤモジュールの利得部の概略図である。
【図３】デジタルクロック信号がグラフィックに示されているセクションを駆動する図１のようなＥＭＣＣＤモジュールの非利得部の概略図である。
【図４】正弦波クロック信号がグラフィックに示されているセクションを駆動する図１のようなＥＭＣＣＤモジュールの利得部の概略図である。
【図５】正弦波クロック信号がグラフィックに示されているセクションを駆動する図１のようなＥＭＣＣＤモジュールの非利得部の概略図である。
【図６】画像センサの隣接する電荷位置に接続された２つの正弦波クロック信号間のタイミング関係のグラフィック表示図である。
【図７】画像センサの隣接する電荷位置に接続された２つのデジタルクロック信号間のタイミング関係のグラフィック表示図である。
【図８】ＥＭＣＣＤとホストコンピュータに接続された本発明による画像センサ制御装置の概略図である。
【図９】相互に近接近して与えられる２つのクロック位相の同期していない信号間の相間キャパシタンス効果のグラフィック表示図である。
【図１０】図９に示されているような相間キャパシタンス効果を補償するために使用されることができるクロック信号波形のグラフィック表示図である。
【発明を実施するための形態】
【００１１】
図１には２つの通常の領域、すなわち画像捕捉領域12と記憶領域14とを有するＥＭＣＣＤモジュール10の概略図が示されている。モジュール10は「画素」またはディスクリートな画像捕捉位置を示す領域のグリッドとして示されているが、当業者はモジュール自体の外観と画素の形状が異なっていること、および実際に使用される画素の数は遥かに高いこととを理解するであろう。さらに、これは撮像モジュールの単なる１例であり、別々の記憶領域をもたない捕捉領域を有するＥＭＣＣＤモジュールのように、異なる構造を有するが本発明と共に機能する異なる構造を有する他のタイプが存在する。技術で知られているように、ＥＭＣＣＤモジュール10は領域12中の画像を捕捉するために使用されることができ、各画素位置は光電子を累積し、その総数はその位置で受信された光の量を示す。画像は予め定められた露出時間中に捕捉され、その後累積された電荷（即ち各位置における電子）は電荷の各水平列を記憶領域方向に一時に１つの行を移動することにより記憶領域14へ「シフト」される。
【００１２】
画像捕捉領域12から記憶領域14への電荷のシフトは、１つの記憶位置から次の記憶位置への電子の移動を誘起する隣接行中で電荷蓄積位置間で電圧差を生成する装置へ適切なクロック信号を与えることにより行われる。これはＥＭＣＣＤモジュールを通して漸進的に各画素行から電子を動かす。このようにして、画像捕捉領域中の電荷の完全な２次元アレイが記憶領域へ転送され、それによって新しい画像を集めるために画像捕捉領域を自由にする。一方で、記憶領域中の電荷は各行を１つずつシリアルレジスタ16へシフトし、各行では電荷をシリアルレジスタ16から利得レジスタ18へ水平にシフトすることによって行毎に「読み出される」。利得レジスタでは、電荷は増幅され、最終的には１つずつ出力増幅器へ誘導される。図１に示されている利得レジスタ18は概略図であり、利得レジスタ中の画素位置の総数は非常に高いことが理解されよう。
【００１３】
利得レジスタでは、各画素中の電子の数は比較的高い電圧を有する１つの信号を含むクロック信号を使用することにより発生される衝撃イオン化によって増倍される。１つの電荷蓄積位置から次への電子にシフトはそれぞれ２つの隣接位置へ与えられる２つのクロック信号間の相対的な電位差から生じる。位置のうちの１つで高電圧クロック信号を使用して電子のグループをシフトするとき、電子が遭遇する対応する高い電圧差は電子増倍を生じる。この利得は（電荷がＥＭＣＣＤ外にシフトされた後に）電荷を電圧へ変換する比較的雑音の多いステップの前に生じるので、実効的な雑音の影響は比較的低い。この原理を図２を伴って以下説明する。
【００１４】
図２はクロック信号が与えられているグラフィック表示を有するＥＭＣＣＤの利得レジスタ18の一部の概略表示である。当業者は図に示されている波形が説明の目的だけのものであり、使用される実際の信号の正確な表示ではないことを理解するであろう。クロック信号は１つの電荷蓄積位置から次へ利得レジスタを通って漸進的に電子をシフトする相対的な電位差の変化を生じる。図に示されているように、信号入力Ｒ１から入力Ｒ３までの範囲は、入力Ｒ１、ＤＣ、Ｒ２、Ｒ３に近い各領域を通過した後のみ利得レジスタを通る電荷のシフトが反復し、その後プロセスは次の画素の位置Ｒ１で再開するという意味で「画素」を表している。
【００１５】
クロック信号Ｒ１、Ｒ２、Ｒ３の相対的タイミングは１つの位置から次への電子のクリーンで効率的な移動を行うことに臨界的である。さらにクロック信号Ｒ２は他と比較して比較的高い電圧で与えられる。この高い電圧はＲ１とＲ２との間の大きな電圧差を発生し、それによって図２に示されている利得レジスタの部分中の位置20から位置22へ移動する電子は衝撃イオン化の合理的な確率を有する。利得レジスタは多くのこのような高い電圧転移が生じ、したがって全体的な利得を増加するように典型的に数百画素の長さである。利得レジスタの使用はＥＭＣＣＤモジュールが低い光の撮像応用について非常に良好な信号対雑音比を実現することを可能にする。しかしながら従来技術のＥＭＣＣＤシステムは依然としてこのような撮像応用において全体的な感度を限定する可能性がある種々の雑音源から影響を受ける。
【００１６】
ＥＭＣＣＤの非利得部分を通るシフトでは、少し異なる構成が使用される。これは水平及び垂直の両者の電荷シフトに適用する。これらのシフト期間中に付加される利得は存在しないので、１つの位置から次の位置へのクリーンな転送を確実にすることだけが必要とされる。１例が図３に示されており、これは２相のＣＣＤ切換え装置を概略的に示している。単一の電圧信号の２つの位相が、構造を通る一方方向の電子の規則的なシフトを行うためにゲートの対と共に使用される。ゲートの各対はｎ型のドーピングの比較的低レベルを有する第１のゲート30と、より高いｎ型のドーピングレベルを有する第２のゲート32とを有する。その結果として、ゲート対に与えられる同じ電圧に対して、より高いドーピングレベルを有するゲート32はより正の電位を有し、それによってより低いドーピングレベルを有するゲートに隣接するポテンシャル井戸を生成する。これは１対の２つのゲート間にステップタイプの関係を生成し、これは単一方向で電荷の位相を確実にする。
【００１７】
２つの位相ψ１とψ２が同じ大きさにあるとき、電子は通常のドーピングレベルのゲートに隣接して累積する。位相の相対的な大きさが変化すると、第２のゲート対の電位は第１の対のより高い電位ゲートの電位よりも下に低下し、電子は第２のゲート対へ移動する。ここでこれらは第２の対のより高い電位ゲートに隣接して累積し、位相が再度変化するとき電子は第２のゲート対から第３のゲート対へシフトされる。第２の対の相対的に高い電位のゲートは電子が第１のゲート対へ戻る移動を阻止し、電荷が第３のゲート対へシフトされることを確実にする。このようにして電荷は１つの画素から次の画素に沿ってシフトされる。
【００１８】
通常のＥＭＣＣＤシステムでは、デジタルクロック信号がＥＭＣＣＤとシフトレジスタを駆動するために使用される。これらの信号は典型的に方形波であり、システムに存在する帯域幅限定によって、および２つの隣接するクロック信号間のクリーンな交差点を与えるためにそれらの上昇時間を遅延する回路によって成形される。しかしながら本発明は「クロック誘導電荷（ＣＩＣ）」のような雑音源を最小にするように特別に構成されたアナログクロック信号を使用する。特に、従来技術のシステムのデジタルクロック信号は形状転移を有するが、本発明のクロック信号は雑音発生の可能性を最小にするように特別に選択された波形を有する。１実施形態では、クロック信号は従来技術のデジタルクロック信号よりもゆるやかな上昇時間を有する平滑な波形である。
【００１９】
本発明の例示的な実施形態では、ＥＭＣＣＤは正弦波波形状に基づいているクロック信号により駆動される。このような信号の適用は図４および５で例示されており、これらはＥＭＣＣＤの制御に使用されるクロック信号を概略的に示している点で図２および３と類似している。正弦波信号の使用は水平及び垂直方向の両方向でＥＭＣＣＤを通る電荷のシフト期間中に発生される雑音を顕著に減少することが分かっている。以下さらに詳細に説明するように、クロック信号波形において急峻な変化がないことは、シフトされた電子が受ける局部的電界の急峻な変化を避けることによって電子衝撃イオン化の可能性を最小にすると考えられ、純粋な正弦波が明らかにこれらの基準を満たしている。しかしながら、当業者はこれは単に例示的な実施形態であり、改良された雑音特性を与える任意の多数の代わりの波形が使用されることができることを理解するであろう。
【００２０】
図４および５に示されている構造を通る電荷のシフトは図２および３に関して前述したシフトと同じである。しかしながら電子により見られる実効的な電位の切換えは正弦波の平滑な波形形状のために、デジタルクロック信号を使用するときよりも非常にゆるやかである。これはモジュールの利得シフト部と非利得シフト部の両者でも同じである。明白に、正弦波波形はデジタル信号の広さと平坦さの最大値にも欠けるが、これは雑音事象の確率も増加する可能性がある。したがって本発明の平滑で低雑音の時間クロック信号はシフトプロセス期間中に雑音の発生を制限するのに役立つ。
【００２１】
クロック波形の形状とそれらのそれぞれの上昇時間に加えて、ＥＭＣＣＤの隣接領域の駆動に使用されるクロック信号の相対的な相互動作はまた雑音、特にＣＩＣ雑音の貢献に影響を有すると考えられている。例えば図４を再度参照すると、Ｒ１とＲ２のクロック信号入力の相対状態、またはＲ２とＲ３のクロック信号入力の相対状態は、電荷により直面される電位が両クロック波形の相対状態により決定されるので、１つの領域から次の領域への電子又はホールの転移により累積される可能性があるＣＩＣ雑音において直接的なインパクトを有する。同じことが図５に例示されている非利得領域に与えられているクロック信号でも言える。したがってクロック信号波形の選択において、本発明はまた隣接するクロック信号の組合された影響の考察についても構想する。
【００２２】
隣接するクロック信号の相対的な効果を図６に関してさらに説明する。図４および５に示されている波形から明白なように、ＥＭＣＣＤを通る電子のシフトは隣接する電子転送領域に与えられるクロック信号の相対的な電圧レベルに依存する。２つの間の相対的な電圧差が変化するとき、電子は変化する電圧バイアスの影響下で動く。したがって（図６に示されているように）第１のクロック信号78がＥＭＣＣＤの第１の電子領域へ入力され、第２のクロック信号80がＥＭＣＣＤの隣接領域へ入力されるならば、第１の電子領域中の電子は信号78の電圧レベルが信号80の電圧レベルよりも低く低下するので隣接領域方向へ移動する。しかしながら局部電界は２つの信号78、80間の差に依存する。
【００２３】
協動するクロック信号のスロープが図６の正弦波信号のように比較的低いとき、局部電界電位は図７に示されているように、より通常の波形に関して漸進的に増加する。電子のシフト時のクロック信号84、86の迅速な転移とそれらの対応する急峻な勾配はさらに高速度に変化する電界を生成する。これらのような急峻な勾配を有する波形は図６に示されている信号の波形のようなよりゆるやかな勾配よりも高い程度のＣＩＣ雑音を誘起することを実験が示している。より高速度の局部電界転移は、半導体の結晶の欠陥に隣接して位置するホールのように、基板で弱く結合されている電子またはホールを除去する確率を増加すると考えられる。このようなホールまたは電子の除去と、電界による材料を通ってのその対応する加速は電子衝撃イオン化型現象につながる可能性がある。このような現象は集合的に、読出し期間中に発生される平均雑音レベルの対応する増加につながる。
【００２４】
所望のクロック信号によりＥＭＣＣＤの制御を行うために、本発明はユーザ規定パラメータにより種々のクロック信号を発生するＥＭＣＣＤ制御装置を提供する。この制御装置の例示的な実施形態は図８に概略的に示されている。示されているように、ＥＭＣＣＤ64は制御装置60からクロック入力信号を受信し、各クロック信号は制御装置内のコンポーネントのその固有のセットにより発生される。制御装置60は多数の異なるクロック信号を発生するが、各発生されたクロック信号はコンポーネントの類似のセットを使用し、各クロック信号の特定の波形は典型的に変化する。当業者は制御装置により発生された１つのクロック信号が異なるＥＭＣＣＤ画素に関連されるＥＭＣＣＤ64上の多数の入力点に接続されることができることも理解するであろう。
【００２５】
この実施形態では、アナログクロック信号がデジタルアナログ変換器（ＤＡＣ）66を使用して発生され、その出力は増幅器68により増幅される。この例ではＤＡＣは０乃至２０ミリアンペアの電流範囲と、１６，３８４の異なる電圧レベルを与えるために１４ビットの解像度を有する。多数のＤＡＣがこの実施形態で使用され、各ＤＡＣ66に与えられる波形はメモリ70中に電子形態で記憶され、各ＤＡＣ66はその専用のメモリ70を有する。メモリ70はフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）72により同期され、これはホストコンピュータ62と通信しているデジタル信号プロセッサ（ＤＳＰ）74により駆動される。
【００２６】
所望のクロック波形はホストコンピュータ62を介してユーザにより選択されることができ、この選択はＤＳＰ74へ送信される。走査前に、ＤＳＰはＦＰＧＡ72に各所望の波形を１又は複数の適切なメモリ70にデジタル形態で書込むように命令し、それによってこれはそのメモリのアドレスの特定の範囲にアクセスすることにより出力されることができる。ＤＳＰ74はその後、適切な時に各メモリ70の出力をトリガーするために必要な情報をＦＰＧＡ72に与える。本発明では、ＤＳＰ74はＦＰＧＡに各メモリ70についての開始アドレス、終了アドレス、反復の数を与える。
【００２７】
ＦＰＧＡ72はユーザ規定論理機能を行うために共に連結されることができるプログラム可能な論理コンポーネントを使用する半導体装置である。このような装置は従来技術でよく知られており、本発明ではＤＳＰ74と波形が記憶されるメモリ70との間のリンクを与えるために使用される。この実施形態では、ＦＰＧＡはＤＳＰよりもアドレス情報をより高速度で処理することを可能にし、それ故中間コンポーネントとして使用される。しかしながら十分に高速度でメモリへアドレスを与えることができるＤＳＰまたはその他のインテリジェントな信号処理装置が利用可能であるならば、これは図８のＤＳＰ74とＦＰＧＡ72の代わりに使用されることができる。
【００２８】
画像がＥＭＣＣＤ64により取られるとき、ホストコンピュータ62は技術で知られている方法で画像捕捉を開始するための指令を（応用に適切であるように）ＥＭＣＣＤへ提供する。ホストコンピュータ62はその後、捕捉された画像の読出しを開始するようにＤＳＰ74に指令し、ＤＳＰ74は走査されるアドレス範囲をＦＰＧＡ72へ与える。メモリ70中にデジタル形態で先に記憶された所望の波形により、ＦＰＧＡ72は適切な時にデジタルで記憶された波形の読出しを行うためメモリへアクセスを行う。メモリ70により出力された波形はＤＡＣ66によりアナログ形態へ変換され、ＥＭＣＣＤ64に与えられる前に増幅器68により増幅される。このようにして与えられたクロック波形は通常の技術と一致した方法でＥＭＣＣＤの画素をシフトアウトするための適切な形態とタイミングを有する。しかしながら、本発明の特に規定されたクロック波形のために、読出しプロセス期間中に発生された雑音は非常に減少される。ＥＭＣＣＤ64から出力されたデータ画像はその後、ホストコンピュータ62へ転送される前に技術で知られた方法でアナログフロントエンド（ＡＦＥ）76により処理される。
【００２９】
本発明は雑音の発生を最小にするように特別に選択されたクロック信号を使用してＥＭＣＣＤを駆動することにより従来技術に優る利点を与える。しかしながら、本発明の別の特徴はクロック信号波形がユーザの選択で可変であることを可能にする制御装置を与えることである。これらの波形はクロック信号の上昇時間、または特定のシステム条件に有益なその他の特性のような特定の規準に基づいて選択されることができる。例えば異なる撮像応用はＥＭＣＣＤから異なる読出し速度を必要とする。したがって、特定のクロック信号波形は第１の実施形態で好ましいが、より高い読出し速度を必要とする別の実施形態はクロック信号波形、特に信号上昇時間の変形によって利点を得ることができる。さらに、ＥＭＣＣＤの異なるセクション（例えば利得セクションと非利得セクション）は異なる波形形状を有するクロック信号を使用でき、これらは全て制御装置により発生される。ユーザ可変波形を有することはしたがってＥＭＣＣＤ64が駆動される態様と、雑音が異なる撮像応用で最小にされることができる態様とにおいて大きなフレキシブル性を与える。
【００３０】
本発明により正確なクロック信号波形を選択するための能力の別の例は、図９および１０により示されている。相互に隣接する２つの交互のクロック信号を与える効果の１つはそれらの間のある量の相間キャパシタンスである。即ち、１つの信号における急峻な電圧変化は、それらの間の容量結合のために他の信号において僅かな電圧変化を誘起する。図９に示されているような２つの信号の場合、結合は図９で90として示されているように過渡現象電圧スパイクとしてそれ自体が自明であることができる。この過渡現象は非常に短いが、これはＣＩＣ雑音事象の確率を上昇するためクロック信号の近辺でホールと電子に十分な影響を有する可能性がある。しかしながら、本発明の制御装置は相間キャパシタンスの効果を補償する方法でクロック波形の形状をユーザが設計することを可能にする。
【００３１】
図１０に示されている波形は、付加的なステップ92が信号の上昇及び下降エッジに付加されることを除いて典型的なクロック信号波形である。この付加的なステップは最大及び最小の信号電圧で信号勾配における突然の変化を防止する。代わりに信号レベルは最大／最小に到達する前に傾斜して変化し、それによって相間キャパシタンスの効果を和らげ、それによってそこから生じる信号レベルの任意のオーバーシュートは意図する最大又は最小の信号電圧を大きく超えることはない。このようにして、周囲のホール及び電子上の過渡現象電圧スパイクの影響は最小にされる。
【００３２】
本発明をその好ましい実施形態を参照して示し説明したが、形態及び詳細における種々の変化は請求項に規定されているように本発明の技術的範囲から逸脱せずに行われることができることが当業者により認識されよう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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