(57)【要約】１つの形式として、横型ＭＯＳＦＥＴは、ソース領域とドレイン領域との間に横方向に配されているアクティブゲートを含み、当該ドレイン領域は、単結晶半導体ボディの上面から単結晶半導体ボディの底面まで伸張し、横型ＭＯＳＦＥＴは、ドレイン領域の上に配されている非アクティブゲートをさらに含む。他の形式において、横型ＭＯＳＦＥＴは、ソース領域とドレイン領域との間に横方向に配されているゲートを含み、ドレイン領域は、単結晶半導体ボディの上面から単結晶半導体ボディの底面まで伸張し、ソース領域及びドレイン領域は第１の導電タイプであって、横型ＭＯＳＦＥＴは、ソース領域に接しておりかつソース領域の下方にある第２の導電タイプのヘビーボディ領域をさらに含み、ドレイン領域は、ゲートのエッジに近接しているライトドープドレイン（ＬＤＤ）領域及び単結晶半導体ボディの上面から単結晶半導体ボディの底面まで伸張しているシンカーを含んでいる。
2012513120.tif 000002
【特許請求の範囲】
【請求項１】
横型ＭＯＳＦＥＴであって、
ａ）第１の導電タイプのヘビードープ基板と、
ｂ）前記基板上を覆っている前記第１の導電タイプの第１のエピタキシャル層と、
ｃ）前記第１のエピタキシャル層内に形成された前記第１の導電タイプと反対のタイプの第２の導電タイプの拡散タブと、
ｄ）前記第１のエピタキシャル層の主面上にあるゲート誘電体上のアクティブゲート電極と、
ｅ）前記第１のエピタキシャル層内にあり、前記第１のエピタキシャル層の前記主面まで伸張して、前記アクティブゲート電極の第１のエッジにセルフアラインメントされる前記第１の導電タイプのソース領域と、
ｆ）前記第１のエピタキシャル層内にあり、前記第１のエピタキシャル層の前記主面まで伸張して、前記アクティブゲート電極の前記第１のエッジの反対側にある前記アクティブゲート電極の第２のエッジにセルフアラインメントされる前記第１の導電タイプのライトドープドレインと、
ｇ）前記アクティブゲート電極からみて前記ライトドープドレインと同じ側にあり、前記アクティブゲート電極から離間している前記第１の導電タイプのシンカー領域と、を含み、前記シンカー領域は、前記第１のエピタキシャル層の前記主面から前記第１のエピタキシャル層の底部と実質的に同一の深さまで伸張していることを特徴とする横型ＭＯＳＦＥＴ。
【請求項２】
請求項１に記載の横型ＭＯＳＦＥＴであって、前記基板と前記第１のエピタキシャル層との間に前記第１の導電タイプの第２のエピタキシャル層をさらに含むことを特徴とする横型ＭＯＳＦＥＴ。
【請求項３】
請求項１に記載の横型ＭＯＳＦＥＴであって、前記第１のエピタキシャル層の前記主面に取り付けられている非アクティブゲート電極をさらに含み、前記非アクティブゲート電極は、前記アクティブゲート電極からみて前記ライトドープ拡散部と同一の側にあり、前記アクティブゲート電極から離間しており、かつ実質的に前記ライトドープ拡散部と前記第１のエピタキシャル層の前記主面内にある前記シンカーの一部との間にあることを特徴とする横型ＭＯＳＦＥＴ。
【請求項４】
請求項１に記載の横型ＭＯＳＦＥＴであって、前記拡散タブが拡散によって形成された領域のドーパントプロファイルを有しており、前記拡散タブの前記ドーパントプロファイルが前記第１のエピタキシャル層の主面から下方に向けて減少していることを特徴とする横型ＭＯＳＦＥＴ。
【請求項５】
請求項１に記載の横型ＭＯＳＦＥＴであって、前記拡散タブが複合インプラントによって形成された領域のドーパントプロファイルを有しており、前記拡散タブの前記垂直方向ドーパントプロファイルが実質的に均一であることを特徴とする横型ＭＯＳＦＥＴ。
【請求項６】
請求項１に記載の横型ＭＯＳＦＥＴであって、実質的に前記ソース領域の下にある前記第２の導電タイプのヘビードープ領域をさらに含むことを特徴とする横型ＭＯＳＦＥＴ。
【請求項７】
請求項１に記載の横型ＭＯＳＦＥＴであって、前記シンカーが、前記第１のエピタキシャル層の前記主面から下方に向かって減少する垂直方向ドーパントプロファイルを有していることを特徴とする横型ＭＯＳＦＥＴ。
【請求項８】
請求項１に記載の横型ＭＯＳＦＥＴであって、前記シンカーが、実質的に均一な垂直ドーパントプロファイルを有していることを特徴とする横型ＭＯＳＦＥＴ。
【請求項９】
請求項１に記載の横型ＭＯＳＦＥＴであって、前記シンカーが前記第１のエピタキシャル層の前記主面から下方に向かって増加している垂直方向ドーパントプロファイルを有していることを特徴とする横型ＭＯＳＦＥＴ。
【請求項１０】
横型ＭＯＳＦＥＴであって
ａ）ソース領域と単結晶半導体ボディの上面から前記単結晶半導体ボディの底面まで伸張しているドレイン領域との間に横方向に配されているアクティブゲートと、
ｂ）前記横型ＭＯＳＦＥＴの主面上にありかつ前記ドレイン領域の上にあるゲート誘電体上の非アクティブゲートと、
を含むことを特徴とする横型ＭＯＳＦＥＴ。
【請求項１１】
基板ドレイン接続を有する横型ＭＯＳＦＥＴを形成する方法であって、
ａ）ソース領域及びドレイン領域をモノリシック（monolithic）半導体ボディの上面に形成し、前記ソース領域と前記ドレイン領域との間の前記単結晶半導体ボディの上に位置するアクティブゲートを形成するステップと、
ｂ）前記ドレイン領域の上に位置する非アクティブゲートを形成するステップと、を含み、
前記ドレイン領域は、前記単結晶半導体ボディの上面から前記単結晶半導体ボディの底面まで伸張していることを特徴とする方法。
【請求項１２】
請求項１１に記載の方法であって、前記単結晶半導体ボディが基板上に形成されるエピタキシャル層を含み、前記エピタキシャル層及び前記基板が第１の導電タイプであることを特徴とする方法。
【請求項１３】
請求項１１に記載の方法であって、前記単結晶半導体ボディが、基板であって、前記基板上に形成される第１のエピタキシャル層と、前記第１のエピタキシャル層上に形成される第２のエピタキシャル層と、を有する基板を含み、前記基板、前記第１のエピタキシャル層、及び前記第２のエピタキシャル層が第１の導電タイプであることを特徴とする方法。
【請求項１４】
請求項１３に記載の方法であって、前記第２のエピタキシャル層の上部内に、前記第１の導電タイプと反対のタイプの第２の導電タイプのカウンタドープ領域を形成するステップをさらに含むことを特徴とする方法。
【請求項１５】
請求項１４に記載の方法であって、前記カウンタドープ領域がガス拡散によって形成されることを特徴とする方法。
【請求項１６】
請求項１４に記載の方法であって、前記カウンタドープ領域が単独イオンインプラントによって形成されることを特徴とする方法。
【請求項１７】
請求項１４に記載の方法であって、前記カウンタドープ領域が複合イオンインプラントによって形成されることを特徴とする方法。
【請求項１８】
請求項１４に記載の方法であって、前記第２のエピタキシャル層の上面領域内に閾値電圧インプラントを行うステップをさらに含むことを特徴とする方法。
【請求項１９】
請求項１８に記載の方法であって、インプラントを行うことによって前記第２のエピタキシャル層内にシンカーを形成するステップをさらに含み、前記シンカーが前記アクティブゲートから最も離れた非アクティブゲートのエッジにセルフアラインメントされることを特徴とする方法。
【請求項２０】
請求項１９に記載の方法であって、前記シンカーが単独イオンインプラントによって形成されることを特徴とする方法。
【請求項２１】
請求項１９に記載の方法であって、前記シンカーが複合イオンインプラントによって形成されることを特徴とする方法。
【請求項２２】
請求項１９に記載の方法であって、前記第２の導電タイプのヘビーボディ領域及び前記第１の導電タイプのソース領域を形成するステップをさらに含み、前記ヘビーボディ領域及び前記ソース領域の両方が、前記シンカーから最も離れたアクティブゲートのエッジにセルフアラインメントされ、前記ヘビーボディ領域が前記ソース領域の下に伸張しかつ前記ソース領域よりも低いドーパント濃度を有していることを特徴とする方法。
【請求項２３】
請求項２２に記載の方法であって、前記第１の導電タイプの領域を形成するステップをさらに含み、前記第１の導電タイプの前記領域が、前記アクティブゲートから最も離れた非アクティブゲートのエッジにセルフアラインメントされ、かつ前記ソース領域が形成されるのと同時に形成されることを特徴とする方法。
【請求項２４】
請求項２２に記載の方法であって、前記ヘビーボディ領域及びソース領域への金属コンタクトを形成するステップをさらに含み、前記金属コンタクトが前記単結晶半導体ボディの上面の下に伸張していることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、米国特許出願第１２／３３９，２１５号（出願日２００８年１２月１９日）に基づいている。発明名「Lateral Drain MOSFET With Improved Clamping Voltage Control」（代理人整理番号３３０３３３５６）である関連出願も参照され、参照することによって本明細書に含まれている。
【０００２】
本発明は、基板ドレイン接続を有する横型ＭＯＳＦＥＴに関し、特に、ドレインが横方向セグメント及び縦方向セグメントを有している基板ドレイン接続を有する横型ＭＯＳＦＥＴに関する。
【背景技術】
【０００３】
基板ドレイン接続を有する横型ＭＯＳＦＥＴに関する米国特許は多数存在し、当該米国特許には、米国特許第６，６００，１８２号（権利者Rumennik、特許取得日２００３年７月２９日）、及び米国特許第７，２８２，７６５号（権利者Xu等、特許取得日２００７年１０月１６日）が含まれ、これらの両方は、基板ドレイン接続を有する横型ＭＯＳＦＥＴに関連するさらなる特許に言及している。Ng、Jacky C.W.、「A Novel Planar Power MOSFET With Laterally Uniform Body and Ion-Implanted JFET Region」（IEEE Electron Device Letters, Vol. 29, No.4, ２００８年４月、３７５−３７７ページ）にも、基板ドレイン接続を有する横方向ＭＯＳＦＥＴが記載されている。高周波電源用途で使用されるこれらのデバイスに関して、ゲート−ドレイン容量及びＲｄｓｏｎ等の多数のトランジスタ特性が重要であり、このようなデバイスの売り上げに影響する。
【発明の開示】
【課題を解決するための手段】
【０００４】
本発明は、１つの態様において、基板上に配されている第１導電タイプの第１のエピタキシャル層を有している第１の導電タイプのヘビードープされた基板を含む横型ＭＯＳＦＥＴを含んでいる。当該横型ＭＯＳＦＥＴは、第１のエピタキシャル層内に形成されている第１の導電タイプと反対のタイプの第２の導電タイプの拡散タブと、第１のエピタキシャル層の主面上に配されているゲート誘電体に設けられているアクティブゲート電極と、第１のエピタキシャル層内にあり、第１のエピタキシャル層の主面まで伸張しかつアクティブゲート電極の第１のエッジにセルフアラインメントされている第１の導電タイプのソース領域と、を含んでいる。第１のエピタキシャル層内にあり、第１のエピタキシャル層の主面まで伸張しかつアクティブゲート電極の第１のエッジと反対側のアクティブゲート電極の第２のエッジにセルフアラインメントされている第１の導電タイプのライトドープドレイン、及びアクティブゲート電極からみて当該ライトドープドレインと同じ側にありかつアクティブゲート電極から離間されている第１の導電タイプのシンカー領域も含まれ、当該シンカー領域は、第１エピタキシャル層の主面から第１のエピタキシャル層の底部と実質的に同じ深さまで伸張している。
【０００５】
本発明の他の態様において、横型ＭＯＳＦＥＴは、基板と第１のエピタキシャルとの間にある第１の導電タイプの第２のエピタキシャル層を含んでいる。
【０００６】
本発明のさらに他の態様において、横型ＭＯＳＦＥＴは、第１のエピタキシャル層の主面に取り付けられている非アクティブゲートを含み、当該非アクティブゲートは、アクティブゲートからみてライトドープ拡散部と同じ側に配されており、アクティブゲート電極から離間させられており、実質的にライトドープ拡散部と第１のエピタキシャル層の主面内のシンカーの一部との間にある。
【０００７】
本発明のさらに他の態様において、拡散タブは、拡散領域のドーパントプロファイルを有しているので、当該拡散タブのドーパントプロファイルは、第１エピタキシャル層の主面から下方に向けて減少している。
【０００８】
本発明の追加の態様において、拡散タブは、複合インプラントによって形成されている領域のドーパントプロファイルを有しているので、当該拡散タブの垂直方向ドーパントプロファイルは、実質的に均一である。
【０００９】
本発明のさらに他の態様において、横型ＭＯＳＦＥＴは、実質的にソース領域の下方に配されている第２の導電タイプのヘビードープ領域を含む。
【００１０】
本発明のさらに他の態様において、シンカーは、第１のエピタキシャル層から下方に向けて減少している垂直方向ドーパントプロファイルを有している。
【００１１】
本発明の代替態様において、シンカーは、実質的に均一な垂直方向ドーパントプロファイルを有している。
【００１２】
本発明のさらに他の代替態様において、シンカーは、第１のエピタキシャル層から下方に向けて増加している垂直方向ドーパントプロファイルを有している。
【００１３】
本発明は、１つの形式において、ソース領域とドレイン領域との間に横方向に配されているアクティブゲートを含み、当該ドレイン領域は、単結晶半導体ボディの上面から単結晶半導体ボディの底面まで伸張しており、非アクティブゲートが当該ドレイン領域の上方に配されている。
【００１４】
本発明は、他の態様において、ソース領域とドレイン領域との間に横方向に配されているゲートを含むＭＯＳＦＥＴを含み、当該ドレイン領域は、単結晶半導体ボディの上面から単結晶半導体ボディの底面まで伸張しており、当該ソース領域及びドレイン領域は、第１の導電タイプであり、当該ＭＯＳＦＥＴはさらに、当該ソース領域に接しておりかつ当該ソース領域よりも下にある第２の導電タイプのヘビーボディドープ領域と、単結晶半導体ボディの上面より下方に伸張してソース領域及びヘビーボディ領域の各々のラテラル面（lateral surface）及びサイド面（side surface）に沿って接している金属化部と、を含み、当該ドレイン領域は、ゲートのエッジ、及び単結晶半導体ボディの上面から単結晶半導体ボディの底面まで伸張しているシンカーのエッジに近接したライトドープドレイン（ＬＤＤ）領域を含んでいる。
【００１５】
他の態様において、本発明は、基板ドレイン接続を有する横型ＭＯＳＦＥＴを形成する方法を含む。この方法は、単結晶半導体ボディの上面内にソース領域及びドレイン領域、及び当該ソース領域とドレイン領域との間の単結晶半導体ボディの上方に配されるアクティブゲートを形成するステップを含み、当該ドレイン領域は、単結晶半導体ボディの上面から単結晶半導体ボディの底面まで伸張し、この方法は、さらに、当該ドレイン領域の上方に配される非アクティブゲートを形成するステップを含む。
【００１６】
さらに他の態様において、本発明は、基板ドレイン接続を有する横型ＭＯＳＦＥＴを形成する方法を含む。この方法は、単結晶半導体ボディの上面内にソース領域とドレイン領域、及び当該ソース領域とドレイン領域との間の単結晶半導体ボディの上方に配されるゲートを形成するステップを含み、当該ドレイン領域は、単結晶半導体ボディの上面から単結晶半導体ボディの底面まで伸張し、この方法は、さらに、当該ソース領域に接して当該ソース領域の下方に第２の導電タイプのヘビーボディ領域を形成するステップを含み、当該ドレイン領域を形成するステップは、ゲートの一方のエッジに近接するライトドープドレイン（ＬＤＤ）領域、及び単結晶半導体ボディの上面から単結晶半導体ボディの底面まで伸張しているシンカーを形成するステップを含む。
【００１７】
上述の、及び他の特徴、利点及び発明は、全体として、添付の図面とともに解釈される以下のより詳細な説明からさらに理解されるだろう。
【図面の簡単な説明】
【００１８】
【図１Ａ】図１Ａは、本発明による基板ドレイン接続を有する横型ＭＯＳＦＥＴの１つの実施形態の側面図である。
【図１Ｂ】図１Ｂは、本発明による基板ドレイン接続を有する横型ＭＯＳＦＥＴの他の実施形態の側面図である。
【図２Ａ】図２Ａは、図１Ａの横型ＭＯＳＦＥＴの形成における選択された処理段階の図１Ａに示す横型ＭＯＳＦＥＴの側面図である。
【図２Ｂ】図２Ｂは、図１Ａの横型ＭＯＳＦＥＴの形成における選択された処理段階の図１Ａに示す横型ＭＯＳＦＥＴの側面図である。
【図２Ｃ】図２Ｃは、図１Ａの横型ＭＯＳＦＥＴの形成における選択された処理段階の図１Ａに示す横型ＭＯＳＦＥＴの側面図である。
【図２Ｄ】図２Ｄは、図１Ａの横型ＭＯＳＦＥＴの形成における選択された処理段階の図１Ａに示す横型ＭＯＳＦＥＴの側面図である。
【図２Ｅ】図２Ｅは、図１Ａの横型ＭＯＳＦＥＴの形成における選択された処理段階の図１Ａに示す横型ＭＯＳＦＥＴの側面図である。
【図２Ｆ】図２Ｆは、図１Ａの横型ＭＯＳＦＥＴの形成における選択された処理段階の図１Ａに示す横型ＭＯＳＦＥＴの側面図である。
【図２Ｇ】図２Ｇは、図１Ａの横型ＭＯＳＦＥＴの形成における選択された処理段階の図１Ａに示す横型ＭＯＳＦＥＴの側面図である。
【図２Ｈ】図２Ｈは、図２Ｅに示す処理段階における図１に示すヘビーボディの代替実施形態を示す図である。
【図２Ｉ】図２Ｉは、図２Ｅに示す処理段階における図１に示すヘビーボディの代替実施形態を示す図である。
【図２Ｊ】図２Ｊは、図２Ｅに示す処理段階における図１に示すヘビーボディの代替実施形態を示す図である。
【図３Ａ】図３Ａは、本発明による基板ドレイン接続を有する横型ＭＯＳＦＥＴの２つの他の実施形態の側面図である。
【図３Ｂ】図３Ｂは、図３Ａに示す横型ＭＯＳＦＥＴの実施形態の１つの部分端面図である。
【図３Ｃ】図３Ｃは、図３Ａに示す横型ＭＯＳＦＥＴの別の実施形態の斜視図である。
【図４】図４は、図１Ａに示された横型ＭＯＳＦＥＴの側面図であり、図１Ａの横型ＭＯＳＦＥＴの、選択されてシミュレーションされた特性を示した図である
【図５】図５は、共通の基板上に形成されている図１Ａに示された３つの横型ＭＯＳＦＥＴの側面図である。
【図６Ａ】図６Ａは、図１に示す金属化の代替実施形態を示す図である。
【図６Ｂ】図６Ｂは、図１に示す金属化の代替実施形態を示す図である。
【図７】図７は、図１に示すゲート誘電体構造の代替実施形態を示す図である。
【図８】図８は、本発明による基板ドレイン接続を有する横型ＭＯＳＦＥＴの他の実施形態を示す図である。
【発明を実施するための形態】
【００１９】
明快さのために及び適切と思われる場合、参照符号は、対応する特徴を示すために図において繰り返し使用されることが理解されるだろう。図面内の様々な物体の相対的大きさも、本発明をさらに明確に示すために、いくつかの場合において変更されている。
【００２０】
図面を見ると、図１Ａは、本発明による横型ＭＯＳＦＥＴ２０の実施形態の側面図である。横型ＭＯＳＦＥＴ２０は、金属化部であってもよい基板ドレイン接続２２、ヘビードープされた第１の導電タイプの任意的な第１のエピタキシャル層２６がその上に成長させられる第１の導電タイプのヘビードープされた基板２４、及び上面または主面２９を有する第２のエピタキシャル層２８を含む。基板２４、及びヘビードープされた任意的な第１のエピタキシャル層２６を有するかまたは有していない第２のエピタキシャル層２８は、単結晶半導体ボディを形成する。第１の導電タイプはＮタイプまたはＰタイプであり得るが、説明において、以下では、第１の導電タイプはＮタイプとされ、第１の導電タイプとは反対の第２の導電タイプは、以下ではＰタイプとされる。以下でさらに詳しく説明されるように、第２のエピタキシャル層２８は、最初はＮタイプであり、基板２４または任意的な第１のエピタキシャル層２６よりもライトドープされており、Ｐウェル３０、ヘビーＰボディ３２、第２のエピタキシャル層２８の上面まで伸張しているヘビードープＮタイプソース領域３４、ＬＤＤ領域３６、シンカー３８、及びシンカー３８内に形成されておりかつ第２のエピタキシャル層２８の上面まで伸張している任意的なヘビードープＮタイプ領域４０を含んでいる。ライン４２は、Ｐウェル３０とＮタイプの第２のエピタキシャル層２８及びＬＤＤ領域３６との間のＰＮ接合を示している。
【００２１】
アクティブゲート電極４４は、第２のエピタキシャル層２８の上方にあり、ゲート酸化物４６によって第２のエピタキシャル層２８から離間させられている。ゲート酸化物は熱的に成長させられ得る誘電体、堆積させられ得る誘電体、または他の誘電体であって高い誘電率（Ｋ）もしくは低い誘電率を有し得る誘電体、または誘電体の組み合わせであり得る。図７は、ゲート酸化物４６の代わりに２つの誘電体層４７及び４９を有するアクティブゲート４４を示し、誘電体層４７は、窒化物であってもよく、誘電体層４９は成長させられた酸化物であってもよい。Ｐウェルの一部は、アクティブゲート電極４４の下まで短い距離伸張しているソース領域３４及びＬＤＤ領域３６を有する、アクティブゲート電極４４のチャンネル領域を形成する。ヘビーＰボディ３２はソース領域３４の下にあり、図１Ａに示されている実施形態においては、さらにアクティブゲート電極４４の下まで横方向に伸張している。Ｐウェル３０は、ゲート酸化物４６からヘビーＰボディ３２の下まで下方に伸張している。
【００２２】
金属化部４８は、Ｐボディ３２及びソース領域３４内まで下方に伸張しかつシリサイド層５０を介してこれらに接触している。
【００２３】
第２の非アクティブゲート電極５２は、シンカー３９上に存在し、第２のエピタキシャル層２８の頂部と非アクティブゲート電極５２との間にあるゲート酸化物５４を有している。アクティブゲート電極４４及び非アクティブゲート電極５２の両方は、ポリシリコンであってもよく、２つのゲート電極４４、５２の上面にあるシリサイド層５６を有している。層間誘電体５８は、ゲート電極４４、５２及び第２のエピタキシャル層２８の上面から金属化部４８を分離している。
【００２４】
アクティブゲート電極４４に対するシンカー３８の横方向の広がりは、ＭＯＳＦＥＴ２０のＲｄｓｏｎ及びブレークダウン電圧に影響する。本発明による横型ＭＯＳＦＥＴは、図１Ｂに示すように非アクティブゲート５２を有する必要は無いが、アクティブゲート電極４４と同一のマスク層によって形成される非アクティブゲート電極５２は、非アクティブゲート電極５２が無い場合よりもさらに正確な、アクティブゲート電極４４に対するシンカー３８の位置決めをもたらす。非アクティブゲート電極５２は、シンカー３６のインプラントのためのマスクの一部として使用されるので、インプラントされてシンカー３８が形成される主面２９の露出領域のエッジからアクティブゲート電極４４までの距離は、単一のマスクによって設定される。非アクティブゲート電極５２が無い場合、インプラントされてシンカー３８が形成される主面２９の露出領域からアクティブゲート電極４４までの距離は、２つの別個のマスクのアラインメントにおける変化に影響を受けるので、図１Ｂに示す横型ＭＯＳＦＥＴ６０の幅は、図１Ａに示す横型ＭＯＳＦＥＴ２０の幅よりも広くして、マスクアラインメントの許容範囲を補償してもよい。例えば、図１Ａの横型ＭＯＳＦＥＴ２０の幅が４μｍであって、図１Ｂの横型ＭＯＳＦＥＴ６０の幅が５μｍであっても良い。
【００２５】
当業者は、アクティブゲート電極４４を形成するために使用される同一のエッチマスクを用いて形成される場合に、非アクティブゲート５２のみが、図２Ｄに示すフォトレジストをパターニングするために使用されるフォトレジストマスクにおけるマスクの変更を補償するのに十分な幅にされるべきことを理解するだろう。従って、非アクティブゲート電極５２は、アクティブゲート電極４４とは異なった材料からなってもよく、アクティブゲート電極４４とは異なった形状を有していてもよい。
【００２６】
図２Ａ−Ｇは、横型ＭＯＳＦＥＴ２０を形成する１つの実施形態の選択された処理段階における横型ＭＯＳＦＥＴ２０の側面図である。図２Ａにおいて、基板２４はＮ＋でありかつヒ素またはリンであってもよく、リンである場合、０．５から２．５ｍΩ・ｃｍの範囲の導電性ρを有する赤リンであってもよい。基板がリンである場合、任意的な第１のエピタキシャル層２６がヒ素ドープされて、ヘビードープリン基板２４と第２のエピタキシャル層２８との間にバッファ領域が提供されて、ヘビードープリン基板２４及び第２のエピタキシャル層２８からの拡散が防止される。ヒ素基板２４が使用される場合、第１のヒ素エピタキシャル層２６は使用されなくともよい。第１のヒ素エピタキシャル層２６は、約８ｍΩ・ｃｍのρを有して、第２のエピタキシャル層２８から基板２４までの適切な導電経路をもたらし、基板２４からの拡散の程度によって、すなわち、横型ＭＯＳＦＥＴ２０の製造中の熱サイクルによって決まる、０μｍから４μｍの幅の厚さを有してもよい。従って、第１のエピタキシャル層２６が使用されて、横型ＭＯＳＦＥＴ２０のブレークダウン電圧に影響する第２のエピタキシャル層２８における所望のドーパント濃度が維持される。
【００２７】
第２のエピタキシャル層２８は、リンドーピングされたＮタイプ層であっても良く、好ましくは約２Ω・ｃｍのρを有している。
【００２８】
ｐウェル３０は、第２のエピタキシャル層２８の上部内に形成され、ガス拡散によって、単独インプラントによって、または複合インプラントによって形成されてもよい。通常のＣＭＯＳタブは、Ｐウェル３０がガス拡散によって形成される場合に形成される。矢印６４によって示されている単独インプラントは、名目ドーズ量７ｅ１３＠６０ＫｅＶでのホウ素インプラントであってもよい。矢印６４及び６６によって示されている複合インプラントは、各々約４０ＫｅＶ及び約１２０ＫｅＶにおいてなされてもよい、旧来のインプラントを含んでもよい。
【００２９】
Ｐウェル３０を形成するための単独インプラント及び複合インプラントは、ガス拡散に対して、さらに均一な垂直方向ドーピングプロファイルを形成することに関しての利点を有し、均一なドーピングプロファイルは、横型ＭＯＳＦＥＴ２０の複数のウェハの閾値電圧、Ｒｄｓｏｎ、及びＱｇｄにおけるさらなる一貫性をもたらす。このような一貫性がもたらされる場合、拡散されたＰウェル３０に比べて許容可能なＱｇｄが維持されつつ、Ｒｄｓｏｎが減少し得る。Ｐウェルは、半導体ダイのＬＯＣＯＳ領域内または終端領域内には形成されない。
【００３０】
図２Ｂは、閾値電圧Ｖｔｈ調整インプラント処理を含んでおり、当該処理は、Ｐウェル３０の上部領域７０におけるドーピング濃度に基づいて、必要であってもよいかまたは必要で無くともよい。図２Ｂにおいて示されているのは、ＭＯＳＦＥＴ２０の閾値電圧を調整するための閾値電圧調整インプラント（矢印７４によって示されている）に先だって第２のエピタキシャル層２８上に形成される犠牲酸化層７２である。図２Ｂに示されているのは、ＳｉＧｅシリコン歪チャンネル領域を形成して、ホール及び電子移動度を向上させるための他の必要なゲルマニウムインプラント７５である。当業者に知られている他の技術が、歪チャンネル領域を形成するために使用され得る。
【００３１】
図２Ｃは、約１２５Åの厚さであり、デバイスの所望の電気的特性に基づいて５０Åから４００Åの範囲の厚さであるゲート酸化物８０が、第２のエピタキシャル層２８の上に形成され、ポリシリコンが堆積させられかつパターニングされてアクティブゲート電極３３及び非アクティブゲート電極が形成された後の、図２Ａに示された構造を示している。アクティブゲート電極４４は、耐熱金属でもよい。ゲート酸化物８０よりも僅かに厚いシール酸化物８２が、ゲート電極４４、５２の周囲に形成されている。シール酸化物８２は任意的であり、使用する場合、その厚さは後のインプラントエネルギに基づく。矢印８４によって示されているＮタイプドーパントのインプラントは、ＬＤＤ領域８６を形成する。ＬＤＤ領域８６は、横型ＭＯＳＦＥＴデバイス２０が受ける後の熱サイクルに部分的に応じて、かつ横型ＭＯＳＦＥＴデバイス２０のＲｄｓｏｎとＱｇｄの間のトレードオフ関係によって、１ｅ１１から１ｅ１２の範囲から選択されるインプラントドーズ量でヒ素ドープされてもよい。ＬＤＤ領域が、ゲート電極４４、５２及びシール酸化物によってマスクされていないアクティブ領域内全体に形成されるが、ＬＤＤ領域３６（図１に示す）のみが、後の処理においてさらに濃度の高いドーパントを受け止めない。
【００３２】
図２Ｄは、シンカー３８を形成するために使用されるフォトレジストを示している。シンカー３８は、本発明の１または複数の実施形態において、矢印の３つのセット９２、９４及び９６によって示されている３つ以下のインプラントを使用して形成されてもよい。例えば、約５ｅ１５＠１６０ＫｅＶのドーズ量でのリンの単独インプラントが使用され得るか、１つ目が約２ｅ１５＠４０ＫｅＶでのヒ素インプラントで２つ目が約３ｅ１６＠１６０ＫｅＶでのリンインプラントである２つのインプラントが使用され得るか、または当業者によって望まれる垂直方向ドーパントプロファイルに対して選択されるドーパント、ドーズ量及びインプラント電圧にて３以上のインプラントが使用され得る。非アクティブゲート電極５２、シール酸化物８２及びフォトレジスト９０の使用は、比較的高いインプラントエネルギを許容するので、ガス拡散によって形成されるような垂直ドーパント濃度勾配を有するドレインシンカー３８よりも比較的低いドレイン抵抗を有する一様なドレインシンカー３８が形成される。複合インプラントを用いた場合、シンカー３８の垂直ドーパントプロファイルは、第２のエピタキシャル層の主面から底部領域に向けて上昇し得る。複合インプラントは、単独インプラント及びその後の拡散と比較して、ドレインシンカー３８を横方向の幅を減少させつつ深くすることが許容される。なぜならば、単独インプラントをさらに深く押し込むことは、最終的なシンカー３８をさらに横方向へ広げて、シンカー３８の抵抗を増加させることになるからである。
【００３３】
図２Ｅは、ヘビーＰボディ３２、ソース領域３４、及び任意的なヘビードープＮ領域４０を形成するために使用されてもよい処理ステップを示している。フォトレジスト層１００は、ゲート電極４４、５２の間のギャップを埋めている。ヘビーＰボディ３２、Ｎタイプソース領域３４、及び任意的なヘビードープＮ領域４０は、矢印１０２によって示されているＰタイプドーパントのインプラント、及び矢印１０４によって示されているＮタイプドーパントのインプラントによって形成されてもよい。任意的なヘビードープＮ領域４０が必要無い場合、フォトレジスト層１００は、第２のエピタキシャル層２８の右側エッジまで伸張させられる。
【００３４】
ヘビーＰボディ３２は、約２．５ｅ１４＠６０ＫｅＶのドーズ量で、ホウ素を用いてインプラントされてもよい。ヘビーＰ領域３２の濃度は、様々な要因によって判定され、当該要因は、所望の非固定導電スイッチ（ＵＩＳ）能力、閾値電圧における影響、ブレークダウン電圧、Ｒｄｓｏｎ、及びヘビーＰボディからホウ素を取り出すＴｉとして使用される金属化部を含む。ソース領域４３は、約５ｅ１５＠１６０ＫｅＶのドーズ量で、ヒ素を用いてインプラントされていてもよい。フォトレジストマスク１００を用いると、シンカー３５はホウ素インプラントも受け止めるが、シンカーＮタイプドーパントのさらに高い濃度は、ホウ素インプラントドーパントを支配する。代替的に、第２のエピタキシャル層２８の表面における領域は、ホウ素インプラントの間にマスクされ得る。図２Ｅに示すデバイスの次の熱処置の後、ソース領域は、０．２５μｍ以下の深さを有してもよい。
【００３５】
図２Ｆは、ゲート４４、５２上、ソース領域４の側部及び上面の一部上、ヘビーＰボディ３２のサイド面及びラテラル面上にシリサイドを形成するために使用されてもよい、横型ＭＯＳＦＥＴ２０を形成する処理における１つの段階を示している。エッチングされたディンプル１１０は、ソース領域３４の左側エッジ上及びヘビーＰボディ３２の左上部分内に形成される。ゲート酸化物８０は、ゲート４４、５２の下の部分４６、５４を各々除く第２のエピタキシャル層２９の上面から取り去られ、ＢＰＳＧ（borophosphosilicate glass）であってもよい誘電体１１２は、ディンプル１１０を除くエピタキシャル層２８の上面及びディンプル１１０の隣のソース領域３４の上面の一部分上に形成される。ＢＰＳＧの垂直高さは、アクティブゲート４４の高さと同一であり、１つの処理実施形態において、アクティブゲート４４の頂部上へのシリサイド層１１４の形成が可能となっている。代替的に、ソース領域３４及びヘビーＰボディ３２のためのシリサイドは、ゲート電極４４のシリサイドを形成するための処理ステップから分離されている処理ステップにて形成されてもよい。図２Ｆに示されている処理段階において、非アクティブゲート５２もシリサイド化されて、頂部シリサイド層１１６が形成される。他のシリサイド層１１８は、カットアウト領域１１０及びソース領域３４の露出頂部部分内に形成される。シリサイド層は、Ｔｉ、Ｃｏ、Ｐｔ、ＴｉＷ、Ｗ及び他の耐熱金属、またはこれらの組み合わせから構成されてもよい。当業者に知られているように、アクティブゲート４４の頂部上にあるシリサイド層１１４は、横方向ＭＯＳＦＥＴ２０の迅速なスイッチングをもたらす。
【００３６】
図２Ｇは、第２のエピタキシャル層２８の上面、シリサイド１１４、１１６上、及びソース領域３４の上面にあるシリサイド１１８の右側部分に上に形成されるＢＰＳＧ層等の誘電体層５８を示している。その後、金属化部が図２Ｇにおいて示されている構造の頂部及び底部に形成され、図１Ａに示されたＭＯＳＦＥＴ２０が完成する。
【００３７】
化学的及び機械的研磨（ＣＭＰ）が使用されて、平面性が提供され、フォトリソグラフィ性能が向上させられてゲート電極４４上へのシリサイド形成が容易にされる。
【００３８】
図２Ｈ、図２Ｉ及び図２Ｊは、図１に示されているヘビーボディの、図２Ｅに示されている処理段階における代替実施例を示している。図２Ｈにおいて、ヘビーＰボディ３２は、図２Ｅに示されているＰＮ接合４２の底部エッジの僅かに上または下まで下方に伸張している。図２Ｉは、ヘビーＰボディ３２が形成される前にディンプル１１０が形成される場合の、図２ＥのヘビーＰボディ３２の形状を示しており、図２Ｊは、ヘビーＰボディが形成される前に形成されたディンプル１１０を含む図２Ｉである。
【００３９】
図３Ａ、３Ｂ及び３Ｃは、ソース領域３４が形成される際にソース領域３４の一部をマスキングすることによって、ヘビーＰボディ３２へのコンタクトを形成して、ヘビーＰボディ３２の一部１２４を第２のエピタキシャル層２８の上面に配する代替方法を示している。ディンプル１１０は形成されず、金属化部４８は、ヘビーＰボディ３２の部分１２４の頂部及びソース領域３４の左上部を覆うシリサイド層１２６上に存在する。
【００４０】
図４は、横型ＭＯＳＦＥＴ２０を通過するシミュレートされた電流経路１３０を、第２のエピタキシャル層２８内に示されているシミュレートされたＮタイプドーパント濃度コンター１３２、１３４及び１３６と共に示している図１Ａであり、図４は、図４では図が煩雑になるのを防止するために示されていないいくつかのドーパントコンターのうちの２つを示している。コンター線１３４及び１３６は、コンター線１３２によって表されているドーパント濃度よりも高いドーパント濃度の、同一のドーパント濃度を示している。シミュレーションにおいて、コンター線１３４及び１３６は、１ｅ１８ｃｍ-3のＮタイプドーパント濃度を表し、コンター線１３２は、１ｅ１７．５ｃｍ-3のＮタイプドーパント濃度を表している。
【００４１】
図４に示されているシミュレーションにおいて、垂直方向濃度勾配は、５ｅ１５＠１６０ＫｅＶでの単独ホウ素インプラントに基づいてシミュレーションされている。上述のように、複合インプラントは、さらに狭くかつさらに一様な垂直方向ドーパントプロファイルをもたらしてもよい。
【００４２】
電流濃度は、ソース領域３４内、Ｐウェル３０のチャンネル部分内、及びＬＤＤ領域３６内の第２のエピタキシャル層２８の上面に沿って最大である。ＬＤＤ領域３６がソース領域３４に比べてライトにドープされているので、ＬＤＤ領域３６は、横型ＭＯＳＦＥＴ２０のＲｄｓｏｎに大きな効果を有する。ＬＤＤ領域３６がアクティブゲート４４に最も近いドレインの部分であるので、ＬＤＤ領域は、横型ＭＯＳＦＥＴ２０のＱｇｄに大きな効果を有する。
【００４３】
図５は、ディンプル１１０から上部金属層４８に伸張している金属プラグ１４０を有する単一基板上に形成される３つの横型ＭＯＳＦＥＴ２０の物理的関係の概略図である。第２のエピタキシャル層２８の上面より下にある金属化部４８の拡張部は、ソース領域３４及びヘビーＰボディ３２の側部におけるコンタクトを許容するので、金属化部４８がソース領域３４及びヘビーＰボディ３２の側部に沿って伸張していない通常の場合よりも、隣り合うソース領域３４間の小さな離間が許容され、その結果さらに狭い横型ＭＯＳＦＥＴの幅が許容される。
【００４４】
図６Ａ及び図６Ｂは、図１に示されている金属化部４８の代替実施形態を示している。図６Ａにおいて、アルミニウム頂部金属化部４８は、バリア層１４２によって覆われており、バリア層の上には、銅、または銀等の他のはんだ付け可能金属等の他の金属層１４４があり、金属層１４４は、アルミニウムよりも低い抵抗値を有している。バリア層は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、または産業界で知られている他のバリア金属であってもよい。図６Ｂにおいて、バリア層１４２及び低抵抗金属層１４４は、図１Ａに示されている頂部アルミニウム層４８に取って代わるので、バリア層１４２は、シリサイド層５０及び誘電層５８と直接接触している。
【００４５】
図８は、本発明による基板ドレイン接続を有する横型ＭＯＳＦＥＴ１５０の他の実施形態である。横型ＭＯＳＦＥＴ２０内のシンカー３８の代わりに、横型ＭＯＳＦＥＴ１５０は、ドーパント無しに堆積させられて後にイオンインプラントによってドープされ得るポリシリコン等の導電材で充填されるか、またはＴｉ、ＴｉＷ、Ｃｏ、Ｔａ、ＴａＮ、Ａｌｕｍ、Ｃｕ等もしくはこれらの金属の組み合わせを用いて充填され得るトレンチ１５２を有する。
【００４６】
本発明が特定の実施形態を参照して説明されてきたが、本発明の範囲から逸脱することなく、様々な変更がなされかつ均等物が本発明の要素と置換され得ることが当業者に理解されるだろう。さらに、本発明の範囲から逸脱することなく、多くの変形なされて、特定の状況または材料が本発明の教示に適応させられてもよい。例えば、本発明の横型ＭＯＳＦＥＴは、シリコンオンナッシング（silicon-on-nothing）ＭＯＳＦＥＴとして形成されてもよい。
【００４７】
従って、本発明は、本発明を実施するために検討された最良の形態として開示された特定の実施形態に限定されることはないことが意図され、本発明が、添付の特許請求の範囲及びその趣旨の範囲にある全ての実施形態を含むことが意図されている。
【図１Ａ】
2012513120.tif 000003
【図１Ｂ】
2012513120.tif 000004
【図２Ａ】
2012513120.tif 000005
【図２Ｂ】
2012513120.tif 000006
【図２Ｃ】
2012513120.tif 000007
【図２Ｄ】
2012513120.tif 000008
【図２Ｅ】
2012513120.tif 000009
【図２Ｆ】
2012513120.tif 000010
【図２Ｇ】
2012513120.tif 000011
【図２Ｈ】
2012513120.tif 000012
【図２Ｉ】
2012513120.tif 000013
【図２Ｊ】
2012513120.tif 000014
【図３Ａ】
2012513120.tif 000015
【図３Ｂ】
2012513120.tif 000016
【図３Ｃ】
2012513120.tif 000017
【図４】
2012513120.tif 000018
【図５】
2012513120.tif 000019
【図６Ａ】
2012513120.tif 000020
【図６Ｂ】
2012513120.tif 000021
【図７】
2012513120.tif 000022
【図８】
2012513120.tif 000023
【手続補正書】
【提出日】平成23年8月16日(2011.8.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
横型ＭＯＳＦＥＴであって、
第１の導電タイプのヘビードープ基板と、
前記基板上を覆っている前記第１の導電タイプの第１のエピタキシャル層と、
前記基板と前記第１のエピタキシャル層との間にある前記第１の導電タイプの第２のエピタキシャル層と、
前記第２のエピタキシャル層内に形成された前記第１の導電タイプと反対のタイプの第２の導電タイプの拡散タブと、
前記第２のエピタキシャル層の主面上にあるゲート誘電体上のアクティブゲート電極と、
前記第１のエピタキシャル層内にあり、前記第２のエピタキシャル層の前記主面まで伸張して、前記アクティブゲート電極の第１のエッジにセルフアラインメントされる前記第１の導電タイプのソース領域と、
前記第２のエピタキシャル層内にあり、前記第２のエピタキシャル層の前記主面まで伸張して、前記アクティブゲート電極の前記第１のエッジの反対側にある前記アクティブゲート電極の第２のエッジにセルフアラインメントされる前記第１の導電タイプのライトドープドレインと、
前記アクティブゲート電極からみて前記ライトドープドレインと同じ側にあり、前記アクティブゲート電極から離間しており、前記第２のエピタキシャル層の前記主面から前記第１及び第２のエピタキシャル層の底部と実質的に同一の深さまで伸張している前記第１の導電タイプのシンカー領域と、
前記第２のエピタキシャル層の前記主面に取り付けられており、前記第２のエピタキシャル層及び前記第１のエピタキシャル層の主面と前記ライトドープドレイン領域との間の前記シンカー領域のラテラルエッジを画定する非アクティブゲート電極と、をさらに含み、
前記非アクティブゲート電極は、前記アクティブゲート電極からみて前記ライトドープ拡散部と同一の側にあり、前記アクティブゲート電極から離間しており、かつ実質的に前記ライトドープ拡散部と前記第２のエピタキシャル層の前記主面内にある前記シンカーの一部との間にあることを特徴とする横型ＭＯＳＦＥＴ。
【請求項２】
請求項１に記載の横型ＭＯＳＦＥＴであって、前記拡散タブが、拡散によって形成された領域のドーパントプロファイルを有しており、前記拡散タブの前記ドーパントプロファイルが前記第１のエピタキシャル層の主面から下方に向けて減少していることを特徴とする横型ＭＯＳＦＥＴ。
【請求項３】
請求項１に記載の横型ＭＯＳＦＥＴであって、前記拡散タブが、複合インプラントによって形成された領域のドーパントプロファイルを有しており、前記拡散タブの前記垂直方向ドーパントプロファイルが実質的に均一であることを特徴とする横型ＭＯＳＦＥＴ。
【請求項４】
請求項１に記載の横型ＭＯＳＦＥＴであって、実質的に前記ソース領域の下にある前記第２の導電タイプのヘビードープ領域をさらに含むことを特徴とする横型ＭＯＳＦＥＴ。
【請求項５】
請求項１に記載の横型ＭＯＳＦＥＴであって、前記シンカーが、前記第１のエピタキシャル層の前記主面から下方に向かって減少する垂直方向ドーパントプロファイルを有していることを特徴とする横型ＭＯＳＦＥＴ。
【請求項６】
請求項１に記載の横型ＭＯＳＦＥＴであって、前記シンカーが、実質的に均一な垂直方向ドーパントプロファイルを有していることを特徴とする横型ＭＯＳＦＥＴ。
【請求項７】
請求項１に記載の横型ＭＯＳＦＥＴであって、前記シンカーが前記第１のエピタキシャル層の前記主面から下方に向かって増加している垂直方向ドーパントプロファイルを有していることを特徴とする横型ＭＯＳＦＥＴ。
【請求項８】
横型ＭＯＳＦＥＴであって、
ソース領域と単結晶半導体ボディの上面から前記単結晶半導体ボディの底面まで伸張しているドレイン領域との間に横方向に配されているアクティブゲートと、
互いに反対の位置にあるラテラルエッジを有し、一方のラテラルエッジがアクティブゲートによって画定されているライトドープドレイン領域と、
前記単結晶半導体ボディの前記上面から前記底面まで伸張しているシンカー拡散領域と、
前記横型ＭＯＳＦＥＴの主面上にありかつ前記ドレイン領域の上にあるゲート誘電体上の非アクティブゲートと、を含み、前記非アクティブゲートがライトドープドレイン領域の他方のラテラルエッジ及び前記非アクティブゲートの下に配されている前記シンカー拡散領域の垂直方向エッジを画定していることを特徴とする横型ＭＯＳＦＥＴ。
【請求項９】
請求項８に記載の横型ＭＯＳＦＥＴであって、第１の導電タイプのチャンネル領域が、前記第１の導電タイプと反対のタイプ委の第２の導電タイプのエピタキシャル層内の前記アクティブゲートの下方にあることを特徴とする横型ＭＯＳＦＥＴ。
【請求項１０】
請求項８に記載の横型ＭＯＳＦＥＴであって、前記単結晶半導体ボディは基板を含み、第１のエピタキシャル層が第１の基板上にあり、第２のエピタキシャル層が前記第１のエピタキシャル層の上にあることを特徴とする横型ＭＯＳＦＥＴ。
【請求項１１】
請求項１０に記載の横型ＭＯＳＦＥＴであって、前記基板、前記第１のエピタキシャル層及び前記第２のエピタキシャル層が同一の導電タイプであることを特徴とする横型ＭＯＳＦＥＴ。
【請求項１２】
請求項８に記載の横型ＭＯＳＦＥＴであって、前記アクティブゲート及び前記非アクティブゲートは、実質的に同一の高さであることを特徴とする横型ＭＯＳＦＥＴ。
【請求項１３】
請求項８に記載の横型ＭＯＳＦＥＴであって、前記横型ＭＯＳＦＥＴが製造される際に、前記非アクティブゲートの幅がマスクアラインメント許容誤差よりも大きいことを特徴とする横型ＭＯＳＦＥＴ。
【請求項１４】
請求項８に記載の横型ＭＯＳＦＥＴであって、前記横型ＭＯＳＦＥＴが製造される際に、前記非アクティブゲートの幅がマスクアラインメント許容誤差と同一であることを特徴とする横型ＭＯＳＦＥＴ。
【請求項１５】
請求項９に記載の横型ＭＯＳＦＥＴであって、前記チャンネル領域は、同一の導電タイプのさらに大きい領域の一部であり、前記さらに大きい領域は、実質的に不均一な垂直方向ドーピング勾配を有していることを特徴とする横型ＭＯＳＦＥＴ。
【請求項１６】
請求項９に記載の横型ＭＯＳＦＥＴであって、前記チャンネル領域は、同一の導電タイプのさらに大きい領域の一部であり、前記さらに大きい領域は、実質的に均一な垂直方向ドーピング勾配を有していることを特徴とする横型ＭＯＳＦＥＴ。
【請求項１７】
請求項８に記載の横型ＭＯＳＦＥＴであって、前記ドレイン領域は、実質的に均一な垂直方向ドーパント濃度を有していることを特徴とする横型ＭＯＳＦＥＴ。
【請求項１８】
請求項８に記載の横型ＭＯＳＦＥＴであって、前記ドレイン領域の上部は、前記上部の下方にある前記ドレイン領域の部分よりも高いドーパント濃度を有していることを特徴とする横型ＭＯＳＦＥＴ。
【請求項１９】
請求項８に記載の横型ＭＯＳＦＥＴであって、前記ドレイン領域の上部は、前記上部の下方にある前記ドレイン領域の部分よりも高いドーパント濃度を有していることを特徴とする横型ＭＯＳＦＥＴ。
【請求項２０】
請求項１８に記載の横型ＭＯＳＦＥＴであって、前記上部は、実質的に均一な垂直ドーパント濃度を有していることを特徴とする横型ＭＯＳＦＥＴ。
【請求項２１】
請求項２０に記載の横型ＭＯＳＦＥＴであって、前記上部の幅は、前記上部の頂部から前記上部の底部に向かって下方に伸張している直線に沿って減少していることを特徴とする横型ＭＯＳＦＥＴ。
【手続補正書】
【提出日】平成24年3月13日(2012.3.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
横型ＭＯＳＦＥＴであって、
第１の導電タイプのヘビードープ基板と、
前記基板上に配された前記第１の導電タイプの第１のエピタキシャル層と、
前記第１のエピタキシャル層上に配された前記第１の導電タイプの第２のエピタキシャル層と、
前記第２のエピタキシャル層内に形成された第２の導電タイプの拡散タブと、
前記第２のエピタキシャル層の主面上に配されたゲート誘電体と、
前記ゲート誘電体上に配されたアクティブゲート電極と、
前記第２のエピタキシャル層内にあり、前記アクティブゲート電極の第１のエッジにセルフアラインメントされる前記第１の導電タイプのソース領域と、
前記第２のエピタキシャル層内にあり、前記第２のエピタキシャル層の前記主面まで伸張して、前記アクティブゲート電極の前記第１のエッジの反対側にある前記アクティブゲート電極の第２のエッジにセルフアラインメントされる前記第１の導電タイプのライトドープドレインと、
前記アクティブゲート電極からみて前記ライトドープドレインと同じ側にあり、前記アクティブゲート電極から離間しており、前記第２のエピタキシャル層の前記主面から前記第１のエピタキシャル層まで伸張している前記第１の導電タイプのシンカー領域と、
前記第２のエピタキシャル層の前記主面に取り付けられており、前記第２のエピタキシャル層及び前記第１のエピタキシャル層の主面と前記ライトドープドレインとの間の前記シンカー領域のラテラルエッジを画定する非アクティブゲート電極と、を含み、
前記非アクティブゲート電極は、前記アクティブゲート電極からみて前記ライトドープドレインと同一の側にあり、前記アクティブゲート電極から離間しており、かつ前記ライトドープドレインと前記第２のエピタキシャル層の前記主面内にある前記シンカー領域の一部との間にあることを特徴とする横型ＭＯＳＦＥＴ。
【請求項２】
請求項１に記載の横型ＭＯＳＦＥＴであって、前記拡散タブが、拡散によって形成された領域のドーパントプロファイルを有しており、前記拡散タブの前記ドーパントプロファイルが前記第１のエピタキシャル層の主面から下方に向けて減少していることを特徴とする横型ＭＯＳＦＥＴ。
【請求項３】
請求項１に記載の横型ＭＯＳＦＥＴであって、前記拡散タブが、複合インプラントによって形成された領域のドーパントプロファイルを有しており、前記拡散タブの前記垂直方向ドーパントプロファイルが均一であることを特徴とする横型ＭＯＳＦＥＴ。
【請求項４】
請求項１に記載の横型ＭＯＳＦＥＴであって、前記ソース領域の下にある前記第２の導電タイプのヘビードープ領域をさらに含むことを特徴とする横型ＭＯＳＦＥＴ。
【請求項５】
請求項１に記載の横型ＭＯＳＦＥＴであって、前記シンカーが、前記第１のエピタキシャル層の前記主面から下方に向かって減少する垂直方向ドーパントプロファイルを有していることを特徴とする横型ＭＯＳＦＥＴ。
【請求項６】
請求項１に記載の横型ＭＯＳＦＥＴであって、前記シンカーが、均一な垂直方向ドーパントプロファイルを有していることを特徴とする横型ＭＯＳＦＥＴ。
【請求項７】
請求項１に記載の横型ＭＯＳＦＥＴであって、前記シンカーが前記第１のエピタキシャル層の前記主面から下方に向かって増加している垂直方向ドーパントプロファイルを有していることを特徴とする横型ＭＯＳＦＥＴ。
【請求項８】
横型ＭＯＳＦＥＴであって、
ソース領域と単結晶半導体ボディの上面から前記単結晶半導体ボディの底面まで伸張しているドレイン領域との間に横方向に配されているアクティブゲートと、
互いに反対の位置にあるラテラルエッジを有し、一方のラテラルエッジがアクティブゲートによって画定されているライトドープドレインと、を含み、前記ドレイン領域は、  前記単結晶半導体ボディの前記上面から前記単結晶半導体ボディの前記底面まで伸張しているシンカー拡散領域を含み、
前記横型ＭＯＳＦＥＴは、さらに、
前記横型ＭＯＳＦＥＴの主面上にありかつ前記ドレイン領域の上にあるゲート誘電体上の非アクティブゲートを含み、前記非アクティブゲートが前記ライトドープドレインの他方のラテラルエッジ及び前記非アクティブゲートの下に配されている前記シンカー拡散領域の垂直方向におけるエッジを画定していることを特徴とする横型ＭＯＳＦＥＴ。
【請求項９】
請求項８に記載の横型ＭＯＳＦＥＴであって、第１の導電タイプのチャンネル領域が、前記第１の導電タイプと反対のタイプの第２の導電タイプのエピタキシャル層内の前記アクティブゲートの下方にあることを特徴とする横型ＭＯＳＦＥＴ
【請求項１０】
請求項８に記載の横型ＭＯＳＦＥＴであって、前記単結晶半導体ボディは基板を含み、第１のエピタキシャル層が第１の基板上にあり、第２のエピタキシャル層が前記第１のエピタキシャル層の上にあることを特徴とする横型ＭＯＳＦＥＴ。
【請求項１１】
請求項１０に記載の横型ＭＯＳＦＥＴであって、前記基板、前記第１のエピタキシャル層及び前記第２のエピタキシャル層が同一の導電タイプであることを特徴とする横型ＭＯＳＦＥＴ。
【請求項１２】
請求項８に記載の横型ＭＯＳＦＥＴであって、前記アクティブゲート及び前記非アクティブゲートは、同一の高さであることを特徴とする横型ＭＯＳＦＥＴ。
【請求項１３】
請求項８に記載の横型ＭＯＳＦＥＴであって、前記横型ＭＯＳＦＥＴが製造される際に、前記非アクティブゲートの幅がマスクアラインメント許容誤差よりも大きいことを特徴とする横型ＭＯＳＦＥＴ。
【請求項１４】
請求項８に記載の横型ＭＯＳＦＥＴであって、前記横型ＭＯＳＦＥＴが製造される際に、前記非アクティブゲートの幅がマスクアラインメント許容誤差と同一であることを特徴とする横型ＭＯＳＦＥＴ。
【請求項１５】
請求項９に記載の横型ＭＯＳＦＥＴであって、前記チャンネル領域は、同一の導電タイプのさらに大きい領域の一部であり、前記さらに大きい領域は、不均一な垂直方向ドーピング勾配を有していることを特徴とする横型ＭＯＳＦＥＴ。
【請求項１６】
請求項９に記載の横型ＭＯＳＦＥＴであって、前記チャンネル領域は、同一の導電タイプのさらに大きい領域の一部であり、前記さらに大きい領域は、均一な垂直方向ドーピング勾配を有していることを特徴とする横型ＭＯＳＦＥＴ。
【請求項１７】
請求項８に記載の横型ＭＯＳＦＥＴであって、前記ドレイン領域は、均一な垂直方向ドーパント濃度を有していることを特徴とする横型ＭＯＳＦＥＴ。
【請求項１８】
請求項８に記載の横型ＭＯＳＦＥＴであって、前記ドレイン領域の上部は、前記上部の下方にある前記ドレイン領域の部分よりも高いドーパント濃度を有していることを特徴とする横型ＭＯＳＦＥＴ。
【請求項１９】
請求項８に記載の横型ＭＯＳＦＥＴであって、前記ドレイン領域の上部は、前記上部の下方にある前記ドレイン領域の部分よりも高いドーパント濃度を有していることを特徴とする横型ＭＯＳＦＥＴ。
【請求項２０】
請求項１８に記載の横型ＭＯＳＦＥＴであって、前記上部は、均一な垂直ドーパント濃度を有していることを特徴とする横型ＭＯＳＦＥＴ。
【請求項２１】
請求項２０に記載の横型ＭＯＳＦＥＴであって、前記上部の幅は、前記上部の頂部から前記上部の底部に向かって下方に伸張している直線に沿って減少していることを特徴とする横型ＭＯＳＦＥＴ。
【国際調査報告】
2012513120.tif 000024
2012513120.tif 000025