(57)【要約】  本発明の様々な実施形態はデータ処理のためのシステム及び方法を提供する。例えば、本発明のいくつかの実施形態はメインデータ処理回路及び適応設定確定回路の両方を含むデータ処理回路を提供する。メインデータ処理回路は、一連のデータサンプルを受け取り、等化器回路及びデータ検出器回路を含む。等化器回路はこの一連のデータサンプルを受け取り、等化された出力を生成する。この等化器回路は係数によって少なくとも一部は制御される。データ検出器回路は等化器出力を受け取り、ターゲットに少なくとも一部は基づいてメインデータ出力を生成する。適応設定確定回路はこの一連のデータサンプル及びメインデータ出力を受け取り、係数及びターゲットを適応的に確定するようにメインデータ処理回路と並行して動作する。
2012514935.tif 000002
【特許請求の範囲】
【請求項１】
データ処理回路であって、
一連のデータサンプルを受け取り、
前記一連のデータサンプルを受け取り、等化された出力を生成する等化器回路であって、係数によって少なくとも一部は制御される、等化器回路、及び
前記等化器出力を受け取り、ターゲットに少なくとも一部は基づいてメインデータ出力を生成する、データ検出器回路
を含むメインデータ処理回路、並びに
前記一連のデータサンプル及び前記メインデータ出力を受け取り、前記係数及び前記ターゲットを適応的に確定するように前記メインデータ処理回路と並行して動作する適応設定確定回路
を備えた回路。
【請求項２】
請求項１記載の回路において、前記等化器回路は第１の等化器回路であり、前記適応設定確定回路は、
前記一連のデータサンプルに誤差値を乗算し、係数値を生成する第１の乗算器回路、
前記メインデータ出力に前記誤差値を乗算し、ターゲット値を生成する第２の乗算器回路、
前記一連のデータサンプルを受け取り、前記一連のデータサンプルを等化して等化された出力を生成する第２の等化器回路であって、前記第２の等化器回路の動作は前記係数値から導出された係数によって少なくとも一部は管理される、第２の等化器回路、及び
前記ターゲット値から導出されたターゲットに少なくとも一部は基づいて畳み込まれた出力を生成する、畳込み回路
を含む回路。
【請求項３】
請求項２記載の回路であって、前記第１の等化器回路及び前記第２の等化器回路が実質的に同一である、回路。
【請求項４】
請求項１記載の回路において、前記メインデータ処理回路が誤差算出回路をさらに含み、前記誤差算出回路は前記メインデータ出力の導関数を前記等化された出力の導関数と比較して誤差値を確定し、前記適応設定確定回路は、
前記一連のデータサンプルに前記誤差値を乗算して係数値を生成する第１の乗算器回路、
前記メインデータ出力に前記誤差値を乗算してターゲット値を生成する第２の乗算器回路、
前記係数値を受け取り、前記係数を生成する等化器勾配累算器回路、
前記ターゲット値を受け取り、前記ターゲットを生成するターゲット勾配累算器回路、
前記等化器勾配累算器回路から前記係数を受け取り、それを規定時に前記等化器回路に与える、係数負荷回路、及び
前記ターゲット勾配累算器回路から前記ターゲットを受け取り、それを前記規定時に前記データ検出器回路に与える、ターゲット負荷回路
を含む、回路。
【請求項５】
チャネル設定確定回路であって、
一連のデータサンプルを処理してメインデータ出力を生成するメインデータ処理回路、
前記一連のデータサンプルに誤差値を乗算し、係数値を生成する第１の乗算器回路、
前記メインデータ出力に前記誤差値を乗算し、ターゲット値を生成する第２の乗算器回路、
前記一連のデータサンプルを受け取り、前記一連のデータサンプルを等化して等化された出力を生成する等化器回路であって、前記等化器回路の動作は前記係数値から導出された係数によって少なくとも一部は管理される、等化器回路、及び
前記ターゲット値から導出されたターゲットに少なくとも一部は基づいて畳み込まれた出力を生成する、畳込み回路
を備えた回路。
【請求項６】
請求項５記載の回路であって、前記回路は、前記等化された出力及び前記畳み込まれた出力の間の差をもたらす加算される回路をさらに備える、回路。
【請求項７】
請求項６記載の回路において、前記等化器が第１の等化器であり、前記メインデータ処理回路は、
前記一連のデータサンプルを受け取る第２の等化器、及び
前記第２の等化器回路の出力を受け取り、前記メインデータ出力を生成するデータ検出器回路
を含む、回路。
【請求項８】
請求項７記載の回路であって、前記第１の等化器が前記第２の等化器に実質的に等価である、回路。
【請求項９】
請求項７記載の回路であって、前記第１の等化器回路は少なくとも第１のタップを有する第１の有限インパルス応答フィルタであり、前記第２の等化器回路は少なくとも第２のタップを有する第２の有限インパルス応答フィルタであり、前記係数が前記第１のタップに与えられる、回路。
【請求項１０】
請求項９記載の回路であって、前記誤差値が最小である場合、前記係数が前記第２のタップに与えられる、回路。
【請求項１１】
請求項７記載の回路であって、前記誤差値が最小である場合、前記ターゲットが前記データ検出器回路に与えられる、回路。
【請求項１２】
請求項５記載の回路であって、前記等化器回路は少なくとも１つのタップを含む有限インパルス応答フィルタであり、前記係数が前記少なくとも１つのタップに与えられる、回路。
【請求項１３】
請求項５記載の回路であって、前記畳込み回路は少なくとも１つのタップを含む有限インパルス応答フィルタであり、前記ターゲットが前記少なくとも１つのタップに与えられる、回路。
【請求項１４】
チャネル設定確定回路であって、
一連のデータサンプルを受け取り、等化された出力を生成する等化器回路であって、係数によって少なくとも一部が制御される、等化器回路、
前記等化器出力を受け取り、ターゲットに少なくとも一部は基づいてメインデータ出力を生成するデータ検出器回路、及び
前記メインデータ出力の導関数を前記等化された出力の導関数と比較して誤差値を確定する誤差算出回路
を含むメインデータ処理回路、並びに
前記一連のデータサンプルに前記誤差値を乗算して係数値を生成する第１の乗算器回路、
前記メインデータ出力に前記誤差値を乗算してターゲット値を生成する第２の乗算器回路、
前記係数値を受け取り、前記係数を生成する等化器勾配累算器回路、及び
前記ターゲット値を受け取り、前記ターゲットを生成するターゲット勾配累算器回路
を含む適応設定確定回路
を備えた回路。
【請求項１５】
請求項１４記載の回路であって、前記誤差算出回路は、
前記メインデータ出力を受け取り、前記ターゲットに少なくとも一部は基づいて畳み込まれた出力を生成する畳込み回路、及び
前記等化された出力の導関数から前記畳み込まれた出力を減算して前記誤差値を生成する加算される回路を含む、回路。
【請求項１６】
請求項１５記載の回路であって、前記畳込み回路が３タップ有限インパルス応答フィルタであり、前記ターゲットが前記３個のタップに適用される、回路。
【請求項１７】
請求項１４記載の回路であって、前記等化器回路が１０タップ有限インパルス応答フィルタであり、前記係数が前記１０個のタップに適用される、回路。
【請求項１８】
請求項１４記載の回路であって、前記データ検出器回路が低密度パリティ検査復号器回路を含む、回路。
【請求項１９】
請求項１４記載の回路であって、前記回路が係数負荷回路をさらに含み、前記係数負荷回路が前記等化器勾配累算器回路から前記係数を受け取り、それを規定時に前記等化器回路に与える、回路。
【請求項２０】
請求項１４記載の回路であって、前記回路がターゲット負荷回路をさらに含み、前記ターゲット負荷回路が前記ターゲット勾配累算器回路から前記ターゲットを受け取り、それを規定時に前記データ検出器回路に与える、回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶媒体からのデータにアクセスするためのシステム及び方法に関し、より詳細には、ターゲット係数を確定して記憶媒体からデータを取り出すためのシステム及び方法に関する。
【背景技術】
【０００２】
一般的な記憶素子は磁気記憶媒体を含み、その記憶媒体はその上に磁気的に示される情報を含む。ヘッドが、磁気的に示された情報を感知する記憶媒体との関連で配設され、その情報を示す電気信号を生成する。この電気信号は、記憶媒体に元々書き込まれた情報を回復させるために、最終的に、１つ以上のデータ検出プロセスを実行するデータ検出回路に伝えられる。使用されるヘッド／媒体の組合せには通常、何らかの変動がある。従って、製造プロセスにおいては、それぞれの記憶素子は、どの設定が特定のヘッド／媒体の組合せに対して最もよく動作するかを判断するために、様々なチャネル設定により試験される。
【０００３】
チャネル設定を較正する例を図１に示している。図１を参照すると、流れ図１００が、製造プロセス中にチャネル設定を選択するための従来技術の手法を示している。流れ図１００を辿ると、探索モードが選択される（ブロック１０５）。この探索モードは、予め起こり得ると識別されたターゲット設定のリストを使用する。この起こり得るターゲット設定のリストから初期の組のターゲット設定が選択される（ブロック１１０）。ターゲット設定を選択することは、予め試験されていない組のターゲット設定をこのリストから識別すること、及びこのターゲット設定を記憶素子の書込み回路に適用することを含む。この時点で、データが書込み回路に送られ、データ復号／検出が、受信されたデータストリームに関して実行される（ブロック１１５）。このプロセスに対する誤差レートが確定され（ブロック１２０）、確定された誤差レートは選択されたターゲット設定に関連して記憶される（ブロック１２５）。
【０００４】
次いで、チャネル設定のリスト上に試験されていないままの別の組のターゲット設定があるかどうかが判定される（ブロック１３０）。別の組のターゲット設定が試験されていないままである場合（ブロック１３０）、起こり得るターゲット設定のリストから次の組のターゲット設定が選択され（ブロック１３５）、ブロック１１５〜１３０のプロセスがこの組のターゲット設定について繰り返される。あるいは、ターゲット設定のリストからの全てのターゲット設定が試験済みである場合は（ブロック１３０）、最良の誤差レート（即ち、最小誤差）をもたらすターゲット設定の組が選択される（ブロック１４０）。この最適な組のターゲット設定は書込み回路に適用され（ブロック１４５）、標準動作モードが選択される（ブロック１５０）。
【０００５】
流れ図１００の探索手法が数百個のターゲット設定を含み、複数のヘッド及び／又はディスクゾーンを試験するために使用されることは一般的である。それぞれのターゲット設定では、ＣＴＦカットオフ／ブースト、ＦＩＲフィルタ、及び／又は媒体ノイズパラメータのための較正が実行可能である。１つの組のターゲット設定を試験するには、数分を要することがあり得るので、数百又は数千ものターゲット設定の試験を含む流れ図１００のプロセスはかなりの量の時間を要することがある。時間をこのように使用することは記憶素子を製造する企業にとって代償が大きい。
【０００６】
従って、少なくとも前述の理由で、当技術分野には、チャネル設定を選択するためのシステム及び方法を向上させる必要性がある。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、記憶媒体からのデータにアクセスするためのシステム及び方法に関し、より詳細には、ターゲット係数を確定して記憶媒体からデータを取り出すためのシステム及び方法に関する。
【課題を解決するための手段】
【０００８】
本発明の様々な実施形態は、メインデータ処理回路及び適応設定確定回路の両方を含むデータ処理回路を提供する。メインデータ処理回路は一連のデータサンプルを受け取り、等化器回路及びデータ検出器回路を含む。等化器回路はこの一連のデータサンプルを受け取り、等化された出力を生成する。この等化器回路は係数によって少なくとも一部は制御される。いくつかの場合には、複数の係数が等化器回路の動作を制御する。１つの特定の実施形態においては、１０個の係数が使用される。データ検出器回路は、等化器出力を受け取り、ターゲットに少なくとも一部は基づいてメインデータ出力を生成する。適応設定確定回路はこの一連のデータサンプル及びメインデータ出力を受け取り、係数及びターゲットを適応的に確定するようにメインデータ処理回路と並行して動作する。
【０００９】
前述の実施形態のいくつかの例では、この適応設定確定回路はメインデータ処理回路における等化器回路と実質的に同じである別の等化器回路を含む。加えて、この適応設定確定回路は一連のデータサンプルに誤差値を乗算し、係数値を生成する第１の乗算器回路とメインデータ出力にこの誤差値を乗算し、ターゲット値を生成する第２の乗算器回路と畳込み回路とを含む。他方の等化器回路は一連のデータサンプルを受け取り、この一連のデータサンプルを等化して等化された出力を生成する。この他方の等化器回路の動作は係数値から導出された係数によって少なくとも一部は管理される。畳込み回路はターゲット値から導出されたターゲットに少なくとも一部は基づいて畳み込まれた出力を生成する。
【００１０】
前述の実施形態の他の例では、このメインデータ処理回路は、メインデータ出力の導関数を等化された出力の導関数と比較して誤差値を確定する誤差算出回路をさらに含む。適応設定確定回路は、一連のデータサンプルに誤差値を乗算して係数値を生成する第１の乗算器回路及びメインデータ出力に誤差値を乗算してターゲット値を生成する第２の乗算器回路とを含む。等化器勾配累算器回路が係数値を受け取り、係数を生成し、ターゲット勾配累算器回路がターゲット値を受け取り、ターゲットを生成する。係数負荷回路が等化器勾配累算器回路から係数を受け取り、それを規定時に等化器回路に与え、ターゲット負荷回路がターゲット勾配累算器回路からターゲットを受け取り、それを規定時にデータ検出器回路に与える。
【００１１】
本発明の他の実施形態は、チャネル設定確定回路を提供する。このチャネル設定確定回路は一連のデータサンプルを処理してメインデータ出力を生成するメインデータ処理回路を含む。第１の乗算器回路がこの一連のデータサンプルに誤差値を乗算し、係数値を生成し、第２の乗算器回路がこのメインデータ出力に誤差値を乗算し、ターゲット値を生成する。等化器回路が一連のデータサンプルを受け取り、この一連のデータサンプルを等化して等化された出力を生成する。等化器回路の動作は係数値から導出された係数によって少なくとも一部は管理される。畳込み回路が、ターゲット値から導出されたターゲットに少なくとも一部は基づいて畳み込まれた出力を生成する。
【００１２】
前述の実施形態のいくつかの例では、この回路は、等化された出力及び畳み込まれた出力の間の差をもたらす加算される回路をさらに含む。様々な例では、このメインデータ処理回路は、一連のデータサンプルを受け取る別の等化器回路と、第２の等化器回路の出力を受け取り、メインデータ出力を生成するデータ検出器回路とを含む。いくつかのこのような場合には、等化器は、実質的に均等である。いくつかの場合には、等化器は両方とも、少なくとも１つのタップを有する有限インパルス応答フィルタである。動作中、係数は、誤差値が最小である場合は、メインデータ処理回路における等化器の少なくとも１つのタップに与えられ、常時には、他方の等化器に与えられる。いくつかの場合には、ターゲットは、誤差値が最小である場合、データ検出器回路に与えられる。
【００１３】
本発明のさらなる他の実施形態は、チャネル設定確定回路を提供する。このような回路はメインデータ処理回路及び適応設定確定回路を含む。このメインデータ処理回路は一連のデータサンプルを受け取り、等化された出力を生成する等化器回路と、この等化器出力を受け取り、ターゲットに少なくとも一部は基づいてメインデータ出力を生成するデータ検出器回路と、このメインデータ出力の導関数を等化された出力の導関数と比較して誤差値を確定する誤差算出回路とを含む。この等化器回路の動作は係数によって少なくとも一部は制御される。適応設定確定回路は、一連のデータサンプルにこの誤差値を乗算して係数値を生成する第１の乗算器回路と、メインデータ出力にこの誤差値を乗算してターゲット値を生成する第２の乗算器回路とを含む。等化器勾配累算器回路が係数値を受け取り、係数を生成し、ターゲット勾配累算器回路がターゲット値を受け取り、ターゲットを生成する。
【００１４】
前述の実施形態のいくつかの例では、この誤差算出回路は畳込み回路及び加算される回路を含む。畳込み回路はメインデータ出力を受け取り、ターゲットに少なくとも一部は基づいて畳み込まれた出力を生成する。加算される回路は、等化された出力の導関数からこの畳み込まれた出力を減算して誤差値を生成する。前述の実施形態の様々な例では、畳込み回路は３タップ有限インパルス応答フィルタであり、ターゲットは３つのタップに適用される。本発明のいくつかの実施形態においては、等化器回路は１０タップ有限インパルス応答フィルタであり、係数は１０個のタップに適用される。前述の実施形態の特定の例では、データ検出器回路は低密度パリティ検査復号器回路を含む。前述の実施形態の１つ以上の例では、この回路は等化器勾配累算器回路から係数を受け取り、それを規定時に等化器回路に与える係数負荷回路をさらに含む。様々な例では、この回路はターゲット勾配累算器回路からターゲットを受け取り、それを規定時にデータ検出器回路に与えるターゲット負荷回路をさらに含む。
【００１５】
この概要は、本発明のいくつかの実施形態の概括的な要旨のみを提供している。本発明の多くの他の目的、特徴、利点、及び他の実施形態は、以下の詳細な説明、添付の特許請求の範囲、及び添付の図面から、より十分に明らかになるであろう。
【００１６】
本発明の様々な実施形態のさらなる理解が、本明細書の残りの部分に説明されている図面を参照することによって達成可能である。図面では、同様の参照符号は、複数の図面全体を通じて同様の構成要素を示すために使用される。いくつかの例では、小文字から成るあるサブラベルが、複数の同様の構成要素のうちの１つを示すある参照符号と関連付けられる。ある既存のサブラベルに対して指定なくある参照符号を参照するとき、全てのこのような複数の同様の構成要素を示すことを意図している。
【図面の簡単な説明】
【００１７】
【図１】製造プロセス中にチャネル設定を選択するための従来技術の手法を示す流れ図である。
【図２】本発明の１つ以上の実施形態による適応チャネル設定選択のための回路を示す図である。
【図３】本発明の様々な実施形態による適応チャネル設定選択のための方法を示す流れ図である。
【図４】本発明のいくつかの実施形態による適応チャネル設定選択のための代替の回路を示す図である。
【図５】本発明の様々な実施形態による適応ターゲット・係数選択を含む記憶素子を示す図である。
【発明を実施するための形態】
【００１８】
本発明は、記憶媒体からのデータにアクセスするためのシステム及び方法に関し、より詳細には、ターゲット係数を確定して記憶媒体からデータを取り出すためのシステム及び方法に関する。
【００１９】
本発明のいくつかの実施形態は、メインデータ処理回路に並行して動作する適応設定確定回路を使用する。この適応設定確定回路は、メインデータ処理回路に与えられるのと同じデータを受け取り、それぞれのパスに対して異なる組のチャネル設定を適用する。次の組のチャネル設定は、前の組のチャネル設定によって達成された結果に適用される最小平均２乗（ＬＭＳ）誤差基準の使用に基づいて適応的に選択される。この適応手法は大量のあり得る候補を探索する必要なく、適切な組のチャネル設定を識別することを可能にする。
【００２０】
図２を参照すると、適応チャネル設定選択回路２００が本発明の１つ以上の実施形態により示されている。図示するように、適応チャネル設定選択回路２００は、（破線で輪郭を示した）メインデータ処理回路２１０（破線で輪郭を示した）、及び適応設定確定回路２２０を含む。メインデータ処理回路２１０はアナログ入力信号２０２を受信するアナログ・デジタル変換器２３０を含む。アナログ・デジタル変換器２３０は当技術分野で知られている任意のアナログ・デジタル変換回路又はプロセスとして実装可能である。いくつかの場合には、アナログ入力信号２０２は、例えば、ハードディスクドライブのプラッタなどの磁気記憶媒体からアクセスされるデータを示す。このような場合には、アナログ入力信号２０２は、当技術分野で知られている書込み／読取りヘッドアセンブリ及び様々なアナログフロントエンド処理回路を介して受信される。アナログ・デジタル変換器２３０はアナログ入力信号２０２に対応する一連のデジタルサンプル２３２を生成する。
【００２１】
この一連のデジタルサンプル２３２は等化器回路２３４に与えられ、その回路は等化された出力２３６を生成する。等化器回路２３４の動作は係数２８２によって少なくとも一部は管理される。最初、係数２８２はデフォルト値に設定可能であるが、後に、適応設定確定回路２２０の動作に応じて修正可能である。本発明のいくつかの実施形態においては、等化器回路２３４は有限インパルス応答（ＦＩＲ）フィルタとして実装される。このような場合には、係数２８２はこのＦＩＲフィルタに対して１つ以上のタップを含むことが可能である。
【００２２】
等化された出力２３６はデータ検出器回路２３８に与えられる。データ検出器回路２３８の動作はパーシャル・レスポンス・ターゲット２８４によって少なくとも一部は管理される。データ検出器回路２３８はデータ検出プロセスを実行することができる当技術分野で知られている任意の回路であってよい。一例として、データ検出器回路２３８は当技術分野で知られている低密度パリティ検査復号器を含むことが可能である。本明細書に提供される開示に基づいて、当業者は、本発明の種々の実施形態に関連して使用可能な他のデータ検出器回路を認識するであろう。データ検出器回路２３８は出力２０４を生成する。出力２０４は畳込み回路２４０に与えられ、その回路は、データ検出器回路２３８のプロセスの利点を活かすために修正される等化された出力２３６の均等物を生成するように効果的に動作する。畳込み回路２４０は畳み込まれた出力２４２を加算される回路２４４に与える。本発明のいくつかの実施形態においては、畳込み回路２４０は３タップ有限インパルス応答フィルタであり、この場合、タップはデータ検出器回路２３８によって使用される一次的ターゲットによって駆動される。等化された出力２３６は遅延回路２４８に与えられ、その回路は遅延された等化出力２５０を生成し、その出力は、データ検出器回路２３８及び畳込み回路２４０を通ってその遅延と適合するように適時に遅延された等化出力２３６である。従って、遅延された等化出力２５０は畳み込まれた出力２４２と位置合わせされる。加算される回路２４４は畳み込まれた出力２４２を遅延された等化出力２５０と比較し、その差を誤差２４６としてもたらす。ターゲット２８４及び係数２８２は、適応設定確定回路２２０によって更新されるまで固定されているので、誤差２４６は実質的に一定のままである。ターゲット２８４及び係数２８２が適応設定確定回路２２０によって修正されると、誤差２４６は減少する。
【００２３】
デジタルサンプル２３２は遅延回路２５６に与えられ、その回路は遅延されたデジタルサンプル２５８を生成する。遅延されたデジタルサンプル２５８は、等化器回路２３４、データ検出器回路２３８、畳込み回路２４０、及び加算される回路２５４を介して、サンプルを処理するために必要な時間と適合するのに十分な適時に遅延されるデジタルサンプル２３２である。遅延されたデジタルサンプル２５８は乗算器回路２５４を使用して誤差２４６を乗算され、結果２５２がループフィルタ２２８に与えられる。ループフィルタ２２８は最小平均２乗（ＬＭＳ）誤差信号２２６を等化器回路２３４に与え、それは、等化器回路２３４の利得を調整するために使用される。
【００２４】
メインデータ処理回路２１０に並行して、デジタルサンプル２３２は適応設定確定回路２２０に与えられる。デジタルサンプル２３２は等化器回路２３４に実質的に均等である等化器回路２６０に向けられる。等化器回路２６０の動作は、制限ループフィルタ回路２６４から与えられる係数２６８によって少なくとも一部は管理される。最初、係数２６８は係数２８２と同じ値に設定可能であるが、適応設定確定回路２２０のフィードバックループを使用して適応的に修正される。本発明のいくつかの実施形態においては、等化器回路２６０は有限インパルス応答（ＦＩＲ）フィルタとして実装される。このような場合には、係数２６８はこのＦＩＲフィルタに対して１つ以上のタップを含むことが可能である。等化器回路２６０はデジタルサンプル２３２に対応する等化された出力２６２を加算される回路２７０に与える。
【００２５】
本発明の１つの特定の実施形態においては、以下の制限が制限ループフィルタ２６０によって課せられ、この場合、等化器回路２３４、２６０はそれぞれ、１０個のタップフィルタである。第１に、この１０タップフィルタのうちのタップ４が１つであると制限される。第２に、この１０タップフィルタのうちのタップ５と、タップ３との間のデルタが種々のチャネル設定全体にわたって一定であると制限される。いくつかの場合には、第１の制限は必要要件であるが、第２の制限はオプションである。前述の制限は単に例示であり、多くの制限は特定の設計に応じて制限ループフィルタ２６４を介して適用可能であることを留意されたい。本明細書に提供される開示に基づいて、当業者は適用可能な様々な制限を認識するであろう。
【００２６】
デジタルサンプル２３２は乗算器回路２７２に追加的に与えられ、その回路は誤差２７４にデジタルサンプル２３２を乗算して出力２７６を生成する。デジタルサンプル２３２から制限ループフィルタ２６４へのループはデジタルサンプル２３２からループフィルタ２２８へのループに類似している。制限ループフィルタ２６４は、等化器回路２６０への適切なフィードバックを確定する際に、ループフィルタ２２８に類似して動作する。しかし、ループフィルタ２２８と異なり、制限ループフィルタ２６４は特定のフィードバック結果だけを可能にすることになる。例えば、ゼロの値が、適応ループの必要要件を満たすことが可能であるが、同時に意味のない結果である可能性もある。従って、出力２７６が、ゼロの値を係数２６８として与えることを示唆する場合、制限ループフィルタはその条件を許可せず、ゼロでない値を係数２６８として与える。本明細書に提供される開示に基づいて、当業者は何らかの理由で受け入れられないことになる様々な条件を認識するであろう。これらの条件の可能性は、制限ループフィルタ２６４にアクセスできるメモリにおいてそれらを識別することによって解消することが可能である。
【００２７】
出力２０４は乗算器２７８に与えられ、その乗算器は誤差２７４に出力２０４を乗算して出力２８０を生成する。出力２８０は制限ループフィルタ２８６に与えられ、そのフィルタは、予め規定された値に対してパーシャル・レスポンス・ターゲット２８６の選択を制限する。制限ループフィルタ２８６はターゲット２８８を選択的畳込み回路２９０に与える。本発明のいくつかの実施形態においては、選択的畳込み回路２９０は３タップ有限インパルス応答フィルタであり、この場合、タップはプログラミング可能である。選択的畳込み回路２９０は、データ検出器回路２３８のプロセスの利点を活かすように修正される等化された出力２６２の均等物を生成しようとする畳込み回路２４０に類似して動作する。しかし、畳込みが実行されるその周囲でターゲットが変化している畳込みターゲット回路２４０と異なり、畳込み回路２９０だけによって使用されるターゲットは適切なターゲットがターゲット２８４として確定され、与えられると、変化する。選択的畳込み回路２９０の動作はターゲット２８８によって少なくとも一部は管理される。選択的畳込み回路２９０は等化される出力２６２に適時に対応する畳み込まれた出力２９４を生成する。加算される回路２７０は畳み込まれた出力２９４を等化された出力２６２と比較し、その差を誤差２７４としてもたらす。制限ループフィルタ２６４及び制限ループフィルタ２８６はそれぞれ、誤差２７４をゼロに駆動することになるそれぞれの出力を選択するように動作する。動作中、誤差２７４は、乗算器２７８、制限ループフィルタ２８６、選択的畳込み回路２９０、及び加算される回路２７０から成る第１の制限最小平均２乗（ＬＭＳ）ループにより戻って適用され、乗算器２７２、制限ループフィルタ２６４、等化器回路２６０、及び加算される回路２７０から成る第２の制限最小平均２乗（ＬＭＳ）ループにより戻って適用される。これらのループは誤差２７４をゼロに駆動するように共働する。
【００２８】
本発明の１つの特定の実施形態においては、以下の制限は、３タップターゲットが使用される制限ループフィルタ２８６によって課せられる。第１に、固定ＤＣ値が、３つのタップ値全ての合計が一定値又は固定値であると保証することによって維持される。第２に、タップ１及びタップ３の間のデルタが固定領域内に維持される。これは、１つの位相が他の位相より好ましいことが可能である場合に有用である。いくつかの場合には、第１の制限は必要要件であるが、第２の制限はオプションである。前述の制限は、単に例示に過ぎず、多くの制限は特定の設計に応じて制限ループフィルタ２８６を介して適用可能であることに留意されたい。本明細書に提供される開示に基づいて、当業者は適用可能な様々な制限を認識するであろう。
【００２９】
係数２６８は係数負荷回路２６６に与えられ、ターゲット２８８はターゲット負荷回路２９２に与えられる。誤差２７４の最小が達成されると、現在の係数２６８は係数負荷回路２６６によって係数２８２として与えられ、現在のターゲット２８８はターゲット負荷回路２９２によってパーシャル・レスポンス・ターゲット２８４として与えられる。このように、メインデータ処理回路２１０の動作はほとんど変化していないが、同時に従来の探索手法よりもより迅速に最適な組のチャネル設定に集中するチャネル設定の適応選択が実行される。最小（即ち、誤差２７４が最小である）が求められると、識別されたターゲット値及び係数値はレジスタに保存可能であり、適応設定確定回路２２０はパワーダウン又はスリープモードに位置付け可能であることに留意されたい。
【００３０】
図３を参照すると、流れ図３００が本発明の様々な実施形態による適応チャネル設定選択のための方法を示している。流れ図３００を辿ると、適応プロセスが選択されて開始する（ブロック３０５）。これは、例えば、特定のコードをデータ受信回路に書き込むことによって適応モードを選択することを含むことが可能である。この適応モードの間、データ受信回路のための最適な組のチャネル設定を適応的に確定するトレーニングプロセスが適用される。このプロセスの一部として、初期ターゲットが選択され（ブロック３１０）、初期係数が選択される（ブロック３１５）。
【００３１】
データストリームが受信される（ブロック３２０）。このデータストリームはアナログ・デジタル変換器から受信可能である。アナログ・デジタル変換器は磁気記憶媒体から感知されたデータを示すアナログ入力信号を受信してあってよい。あるいは、データストリームはメモリ内に記憶されるデジタルサンプルであってもよく、一連のデジタルサンプルとしてデータ処理回路に繰り返し示される。本明細書に提供される開示に基づいて、当業者は、データ処理回路の係数及びターゲットをトレーニングするために使用可能な様々なデータ源を認識するであろう。標準データ復号／検出プロセスが、受信されたデータストリームに適用される（ブロック３６０）。この標準復号／検出プロセスはメインデータ処理回路を使用し、ある出力をもたらし、その出力は、適切に回復した場合、元の符号化データ源を示す。このデータ復号／検出プロセスは、この回路についての標準モード動作を示し、選択された係数及びターゲットを使用して処理を実行する。
【００３２】
加えて、適応モードが選択されるかどうかが判定される（ブロック３２５）。選択される場合、適応モードは、最適な組のチャネル設定を確定するように係数及びターゲットを適応的に更新する並行回路を動作させ、その設定は次いで、メインデータ処理回路に適用可能である。適応モードが選択される場合、並行ターゲット・係数適応ループがメインデータ処理回路に入力されるデータと、メインデータ処理回路から出力されるデータとを使用して動作する（ブロック３３０）。それぞれの処理セグメントの終了時に、並行ターゲット・係数適応ループを動作させるために使用された特定のチャネル設定は、最小誤差値をもたらしたかどうかが判定される（ブロック３３５）。いくつかの場合には、それぞれの処理セグメントの終了は磁気記憶媒体からのデータのセクタの終了に対応する。本明細書に提供される開示に基づいて、当業者は、最小の誤差が本発明の種々の実施形態により検出可能なポイントとして使用可能な他の処理終了を認識するであろう。最小が未だ達成されていない場合（ブロック３３５）、新規ターゲット・係数の組が選択される（ブロック３４０）。この新規ターゲット・係数の組は並行ターゲット・係数適応ループに適用され、この適応ループは新規ターゲット・係数の組を使用して再度処理される（ブロック３３０）。並行ターゲット・係数適応ループはメインデータ処理回路に入力されるデータと、メインデータ処理回路から出力されるデータとを使用して再度処理される。処理セグメントの終了時に、再度、最小が達成されたかどうかが判定される（ブロック３３５）。最小が達成されるまでは（ブロック３３５）、ブロック３３０〜３４０のプロセスは繰り返される。
【００３３】
あるいは、現在のターゲット・係数の組が最小をもたらしたと判定される場合（ブロック３３５）、適切なターゲット・係数の組が求められたことを示すレディ状態インジケータが設定される（ブロック３４５）。この表示を受け取ると、識別されたターゲット・係数の組がメインデータ処理回路内にプログラミングされる（ブロック３５０）。これは、例えば、識別されたターゲットをメインデータ処理回路のデータ復号／検出回路に与えること、及び係数（複数可）をメインデータ処理回路の等化器回路に与えることを含むことが可能である。このプログラミングが完了されると（ブロック３５０）、適応プロセスは終了される（ブロック３５５）。いくつかの場合には、並行ターゲット・係数適応ループを実装するために使用される回路は、パワーダウンされるか、又はそうでなければ、スリープモード、若しくは動作しないモードに入れられる。他の場合には、並行ターゲット・係数適応ループは、標準動作モードにおける著しい変化が識別された場合、常時、継続して動作し、ターゲット及び／又は係数の更新をもたらす。
【００３４】
図４を参照すると、代替の適応チャネル設定選択回路４００が本発明のいくつかの実施形態により示されている。適応チャネル設定選択回路４００は、ターゲット及び係数のリアルタイムの更新がないことを除けば、適応チャネル設定選択回路２００に類似している。図示するように、適応チャネル設定選択回路４００は（破線で輪郭を示した）メインデータ処理回路４１０、及び（破線で輪郭を示した）適応設定確定回路４２０を含む。メインデータ処理回路４１０はアナログ入力信号４０２を受信するアナログ・デジタル変換器４３０を含む。アナログ・デジタル変換器４３０は、当技術分野で知られている任意のアナログ・デジタル変換回路又はプロセスとして実装可能である。いくつかの場合には、アナログ入力信号４０２は、例えば、ハードディスクドライブのプラッタなどの磁気記憶媒体からアクセスされるデータを示す。このような場合には、アナログ入力信号４０２は、当技術分野で知られている書込み／読取りヘッドアセンブリ及び様々なアナログフロントエンド処理回路を介して受信される。アナログ・デジタル変換器４３０はアナログ入力信号４０２に対応する一連のデジタルサンプル４３２を生成する。
【００３５】
この一連のデジタルサンプル４３２は等化器回路４３４に与えられ、その回路は等化された出力４３６を生成する。等化器回路４３４の動作は係数４８２によって少なくとも一部は管理される。最初、係数４８２はデフォルト値に設定可能であるが、後に、適応設定確定回路４２０の動作に応じて修正可能である。本発明のいくつかの実施形態においては、等化器回路４３４は有限インパルス応答（ＦＩＲ）フィルタとして実装される。このような場合には、係数４８２はこのＦＩＲフィルタに対して１つ以上のタップを含むことが可能である。
【００３６】
等化された出力４３６はデータ検出器回路４３８に与えられる。データ検出器回路４３８の動作はパーシャル・レスポンス・ターゲット４８４によって少なくとも一部は管理される。データ検出器回路４３８は、データ検出プロセスを実行することが可能な当技術分野で知られている任意の回路であってよい。一例として、データ検出器回路４３８は、当技術分野で知られている低密度パリティ検査復号器を含むことが可能である。本明細書に提供される開示に基づいて、当業者は本発明の種々の実施形態に関連して使用可能な他のデータ検出器回路を認識するであろう。データ検出器回路４３８は出力４０４を生成する。出力４０４は畳込み回路４４０に与えられ、その回路はデータ検出器回路４３８のプロセスの利点を活かすために修正される等化された出力４３６の均等物を生成するように効果的に動作する。畳込み回路４４０は畳み込まれた出力４４２を加算される回路４４４に与える。等化された出力４３６は遅延回路４４８に与えられ、その回路は遅延された等化出力４５０を生成し、その出力は、データ検出器回路４３８及び畳込み回路４４０を通ってその遅延と適合するように適時に遅延された等化出力４３６である。従って、遅延された等化出力４５０は畳み込まれた出力４４２と位置合わせされる。加算される回路４４４は畳み込まれた出力４４２を遅延された等化出力４５０と比較し、その差を誤差４４６としてもたらす。ターゲット及び係数が、適切な組が確定されるとすぐに更新される適応チャネル設定選択回路２００とは対照的に、ターゲット及び係数は、適応チャネル設定選択回路２００においてはデータのそれぞれのセクタの終了時に更新される。従って、誤差４４６は処理されるデータのそれぞれのセクタ毎に更新される。
【００３７】
デジタルサンプル４３２は遅延回路４５６に与えられ、その回路は遅延されたデジタルサンプル４５８を生成する。遅延されたデジタルサンプル４５８は、等化器回路４３４、データ検出器回路４３８、畳込み回路４４０、及び加算される回路４５４を介して、サンプルを処理するために必要な時間と適合するのに十分な適時に遅延されるデジタルサンプル４３２である。遅延されたデジタルサンプル４５８は乗算器回路４５４を使用して誤差４４６を乗算され、結果４５２がループフィルタ４２８に与えられる。ループフィルタ４２８は最小平均２乗（ＬＭＳ）誤差信号４２６を等化器回路４３４に与え、それは、等化器回路４３４の利得を調整するために使用される。
【００３８】
メインデータ処理回路４１０に並行して、デジタルサンプル４３２は適応設定確定回路４２０に与えられる。デジタルサンプル４３２は遅延回路４９８を介して乗算器４７２に向けられる。遅延回路４９８は遅延回路４５６に類似して、誤差４４６に対応するように適時にデジタルサンプル４３２を遅延する。乗算器４７２は遅延されたデジタルサンプル４３２に誤差４４６を乗算して出力４７６を生成する。出力４７６は等化器勾配累算器回路４６０に与えられる。等化器勾配累算器回路４６０は、アナログデータ入力４０２を介して受信されるデータの全セクタにわたって誤差４４６とデジタルサンプル４３２との積を合計し、その総計に基づいて係数４６８を算出する。セクタの終了時に、係数負荷回路４６６が係数４６８を係数４８２として等化器回路４３４に与える。
【００３９】
出力４０４は遅延回路４９６を介して乗算器４７８に与えられる。遅延回路４９６は、誤差４４６に対応するように（即ち、畳込み回路４４０及び加算される回路４４４を通る遅延と適合するように）出力４０４を遅延する。乗算器４７８は出力４０４に誤差４４６を乗算し、出力４８０を生成する。出力４８０はターゲット勾配累算器回路４９０に与えられる。ターゲット勾配累算器回路４９０は、アナログデータ入力４０２を介して受信されるデータの全セクタにわたって誤差４４６と出力４０４との積を合計し、その総計に基づいてターゲット４８８を算出する。セクタの終了時に、ターゲット負荷回路４９２が、係数４８８をターゲット４８４としてデータ検出器回路４３８に与える。図２に関連して上記で論じた類似の制限もまた、適応設定確定回路４２０によって生成される任意の係数４６８及びターゲット４８８に適用可能である。
【００４０】
図５を参照すると、適応ターゲット及び係数の確定回路を有する読取りチャネル５８７を含む記憶素子５８０が本発明のいくつかの実施形態により示されている。記憶素子５８０は、例えば、ハードディスクドライブであってよい。組み込まれた適応ターゲット・係数確定回路は望ましいチャネル設定を適応的に識別し、標準動作中に使用するためのそれらのチャネル設定をもたらすことが可能である。この適応ターゲット・係数確定回路は、図２又は図４に関連して前述したものに類似している構成要素を含むことが可能であり、図３に関連して前述したものに類似している方法を使用して動作することが可能である。
【００４１】
加えて、記憶素子５８０は、インターフェースコントローラ５８５、ハードディスクコントローラ５８９、モータコントローラ５９９、及びスピンドルモータ５９７を含む。インターフェースコントローラ５８５は、データをディスクプラッタ５９５に／からアドレス指定し、タイミングをとることを制御する。ディスクプラッタ５９５上のデータは、書込み／読取りヘッドアセンブリ５９３によって検出可能な磁気信号の群から成り、そのとき、このアセンブリはディスクプラッタ５９５上に適切に位置決めされている。データ信号は通常、当技術分野で知られているセクタ及びトラック内に配置される。通常の読取り動作中、書込み／読取りヘッドアセンブリ５９３は、ディスクプラッタ５９５上の所望のデータトラック全体にわたって、モータコントローラ５９９によって正確に位置決めされる。モータコントローラ５９９はまた、書込み／読取りヘッドアセンブリ５９３をディスクプラッタ５９５に対して位置決めし、ハードディスクコントローラ５８９の指示の下、書込み／読取りヘッドアセンブリをディスクプラッタ５９５上の適切なデータトラックに動かすことによって、スピンドルモータ５９７を駆動する。スピンドルモータ５９７は規定のスピン速度（ＲＰＭ）でディスクプラッタ５９５を回転させる。
【００４２】
書込み／読取りヘッドアセンブリ５９３が適切なデータトラックに隣接して位置決めされると、ディスクプラッタ５９５がスピンドルモータ５９７によって回転するので、ディスクプラッタ５９５上のデータを示す磁場信号が書込み／読取りヘッドアセンブリ５９３によって感知される。感知された磁場信号はディスクプラッタ５９５上の磁場データを示す連続微小アナログ信号としてもたらされる。この微小アナログ信号は書込み／読取りヘッドアセンブリ５９３から書込みチャネルモジュール５８７に転送される。書込みチャネルモジュール５８７は元データの取出しに向けられるデータ検出プロセスを実行する。このプロセスは、適切なチャネル設定が適応ターゲット・係数確定回路によって確定される間、何回か繰返し可能である。書込み動作は、実質的には、書込みチャネルモジュール５８７に与えられる書込みデータ５８１により、前の読取り動作とは逆のものである。このデータは次いで、符号化され、ディスクプラッタ５９５に書き込まれる。
【００４３】
結論として、本発明は、適切なチャネル設定を確定するための新規システム、素子、方法、及び構成を提供する。本発明の１つ以上の実施形態の詳細な説明を上記に述べてきたが、様々な代替形態、修正形態、及び均等形態が、本発明の趣旨から外れることなく当業者には明らかであろう。例えば、本発明の１つ以上の実施形態は、例えば、テープ記録システム、光ディスクドライブ、無線システム、及びデジタル加入者線システムなど、様々なデータ記憶システム及びデジタル通信システムに適用可能である。そのため、上記説明は、添付の特許請求の範囲によって定められる本発明の範囲を限定するものと解釈すべきでない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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