(57)【要約】  集積されたhigh-k誘電層と金属制御ゲートを有する半導体デバイスが記載されている。当該半導体デバイスの製造方法が記載されている。当該半導体デバイスの実施例は、浮遊ゲート上に設けられたhigh-k誘電層を有する。前記high-k誘電層は凹部を画定する。前記凹部内に金属制御ゲートが形成される。
2012514346.tif 000002
【特許請求の範囲】
【請求項１】
半導体主部上に設けられた第1誘電膜；
前記第1誘電膜上に設けられた浮遊ゲート；
前記浮遊ゲート上に設けられていて、凹部を画定する高誘電率(high-k)誘電膜；及び
前記凹部内に設けられた金属ゲート；
を有する半導体デバイス。
【請求項２】
前記浮遊ゲート、前記high-k誘電膜、及び前記金属ゲートは、前記第1誘電膜上に形成された複数の側壁スペーサ間に挟まれている、請求項1に記載のデバイス。
【請求項３】
前記浮遊ゲート、前記high-k誘電膜、前記金属ゲート、及び前記側壁スペーサは、層間絶縁(ILD)膜内に設けられている、請求項2に記載のデバイス。
【請求項４】
前記ILD膜は前記金属ゲートと同一面をなす、請求項3に記載のデバイス。
【請求項５】
前記high-k誘電膜は、厚さが1乃至10Åのコンフォーマル層である、請求項4に記載のデバイス。
【請求項６】
前記金属ゲートは、厚さが300乃至400Åである、請求項5に記載のデバイス。
【請求項７】
前記第1誘電膜は、厚さが20乃至50Åである、請求項6に記載のデバイス。
【請求項８】
前記半導体主部内で、かつ前記第1誘電膜の下に形成されるソース領域、ドレイン領域、及びチャネル領域をさらに有する、請求項7に記載のデバイス。
【請求項９】
半導体主部上に第1誘電膜を形成する工程；
前記第1誘電膜上に浮遊ゲートを形成する工程；
前記浮遊ゲート上に高誘電率(high-k)誘電膜を形成する工程であって、前記high-k誘電膜は凹部を画定する工程；及び
前記凹部内に金属ゲートを形成する工程；
を有する半導体デバイスの形成方法。
【請求項１０】
前記第1誘電膜の厚みの一部を除去する工程をさらに有する、請求項9に記載の方法。
【請求項１１】
前記浮遊ゲート、前記high-k誘電膜、及び前記金属ゲートは、前記第1誘電膜上に形成された複数の側壁スペーサ間に挟まれている、請求項10に記載の方法。
【請求項１２】
前記浮遊ゲート、前記high-k誘電膜、前記金属ゲート、及び前記側壁スペーサは、層間絶縁(ILD)膜内に設けられている、請求項11に記載の方法。
【請求項１３】
前記ILD膜は前記金属ゲートと同一面をなす、請求項12に記載の方法。
【請求項１４】
前記high-k誘電膜は、厚さが1乃至10Åのコンフォーマル層である、請求項13に記載の方法。
【請求項１５】
前記の浮遊ゲート上にhigh-k誘電膜を形成する工程は、原子層堆積によって、前記浮遊ゲート上に前記high-k誘電膜を堆積する工程を有する、請求項14に記載の方法。
【請求項１６】
前記金属ゲートは、厚さが300乃至400Åである、請求項15に記載の方法。
【請求項１７】
前記第1誘電膜は、厚さが20乃至50Åである、請求項16に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施例は、集積回路の製造に関し、より詳細には、集積されたhigh-k誘電体及び金属ベースの制御ゲートを有するフラッシュセルに関する。
【背景技術】
【０００２】
標準的なデュアルゲートフラッシュセルは一般的に、多結晶シリコン（ポリシリコン）で作られた制御ゲート及び浮遊ゲートを有する。浮遊ゲートは一般的に、典型的には二酸化シリコンで作られたゲート酸化膜上に形成される。制御ゲート及び浮遊ゲートは一般的に、典型的には二酸化シリコンで作られたポリシリコン間誘電層(PLD)によって分離される。制御ゲートに電圧が印加されるとき、ファウラー-ノルトハイムトンネリング又はホットキャリア注入機構によって、シリコン基板からの電荷は、ゲート酸化膜を通り抜けて浮遊ゲートに堆積される。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
標準的なデュアルゲートフラッシュセルの製造は一般的に、制御ゲート及び浮遊ゲートを形成するのに2つの独立したポリシリコンの堆積を必要とする。現在の技術がより小さなデバイスサイズへ向かうように進み続けているので、製造プロセスウインドウは一般的に狭くなり、かつプロセスフローは、より複雑で、かつ制御困難となっている。たとえば、制御ゲート及び浮遊ゲートを形成するためのポリシリコンのパターニングと堆積との間でのプロセス工程のプロセスマージンは非常に狭い。
【課題を解決するための手段】
【０００４】
本発明の第1態様によると、本発明の半導体デバイスは、半導体主部上に設けられた第1誘電膜、前記第1誘電膜上に設けられた浮遊ゲート、前記浮遊ゲート上に設けられていて、凹部を画定する高誘電率(high-k)誘電膜、及び、前記凹部内に設けられた金属ゲートを有する。
【０００５】
本発明の第2態様によると、本発明による半導体デバイスの形成方法は、半導体主部上に第1誘電膜を形成する工程、前記第1誘電膜上に浮遊ゲートを形成する工程、前記浮遊ゲート上に高誘電率(high-k)誘電膜を形成する工程であって、前記high-k誘電膜は凹部を画定する工程、及び、前記凹部内に金属ゲートを形成する工程を有する。
【図面の簡単な説明】
【０００６】
【図１】金属制御ゲートと浮遊ゲートとの間に形成されたhigh-k誘電層を有するフラッシュセルの実施例の断面図である。
【図２】浮遊ゲート、high-k誘電層、及び金属制御ゲートを形成する様々な段階でのフラッシュセルの断面図である。
【図３】浮遊ゲート、high-k誘電層、及び金属制御ゲートを形成する様々な段階でのフラッシュセルの断面図である。
【図４】浮遊ゲート、high-k誘電層、及び金属制御ゲートを形成する様々な段階でのフラッシュセルの断面図である。
【発明を実施するための形態】
【０００７】
本発明の実施例は例示によって表されている。本発明の実施例は添付図面の内容に限定されない。図中、同様の参照番号は同様の素子を指称するものとする。
【０００８】
本発明の実施例は、制御ゲート、浮遊ゲート、及び前記制御ゲートと浮遊ゲートとの間の誘電層を形成するのに用いられる材料とは異なる材料で作られたフラッシュセルに関する。浮遊ゲートを形成するのには1つのポリシリコン堆積工程しか必要とされないので、二酸化シリコン及び多結晶シリコンの使用が最小限に抑制される。High-k誘電材料は、制御ゲートと浮遊ゲートとの間に誘電層を形成するのに用いられる。ゲート電極の形成は、ゲート電極用の材料の堆積特性によって示される固有な自己位置合わせ特性によってさらに改善される。フラッシュセルの実施例の製造方法は、現在の製造技術との相性が良く、かつ最小限の修正しか必要がない。
【０００９】
図1は、金属制御ゲートと浮遊ゲートとの間に形成されたhigh-k誘電膜を有するフラッシュセルの実施例の断面図である。フラッシュセル100は、半導体基板120の上面上に形成されたゲート酸化膜135を有する。浮遊ゲート115はゲート酸化膜135上に形成される。ゲート酸化膜135は、浮遊ゲート115をチャネル領域140から絶縁する。
【００１０】
High-k誘電膜130は浮遊ゲート115上に形成される。金属ベースの制御ゲート125はhigh-k誘電膜130上に形成される。制御ゲート125は、high-k誘電膜130によって浮遊ゲート115から絶縁されている。金属ベースの制御ゲート125、high-k誘電層130、及び浮遊ゲート115は、側壁スペーサ150の間に挟まれている。ソース領域155及びドレイン領域160は、半導体基板120内に形成される。基板120はまた、浅いソース拡張領域165及び浅いドレイン拡張領域170をも有する。分離領域175は、フラッシュセル100を、隣接するフラッシュセル100（図示されていない）から分離する。ある実施例では、相関絶縁膜180が、ゲート酸化膜135上に形成され、かつ金属ベースの制御ゲート125と同一面をなす。
【００１１】
半導体基板120は、受動デバイス及び能動デバイスを含む様々な集積回路を作る半導体材料を有する。半導体基板120はまた、単結晶シリコン及びシリコン・オン・インシュレータ(SOI)構造をも有する。ある実施例では、基板120は、Ge、GaAs、GaSb、又はフラッシュセル100が上に製造される基材として適する他の材料である。フラッシュセル100は、たとえばトランジスタ、スイッチ、光電子デバイス、キャパシタ、及びインターコネクトのような能動デバイス及び/又は受動デバイスを有する集積回路の1層以上のメタライゼーション層に接続される。集積回路の1層以上のメタライゼーション層は、たとえばILD層のような誘電材料によって、隣接するメタライゼーション層から分離されている。
【００１２】
ゲート酸化膜135は、ソース領域155及びドレイン領域160から浮遊ゲート115を絶縁する能力を有する任意の誘電材料で作られる。ある実施例では、ゲート酸化膜135は二酸化シリコンである。他の実施例では、ゲート酸化膜135はシリコン窒化物である。フラッシュセル100のゲート構造全体が、ゲート酸化膜135を介した半導体デバイス120からの電荷の誘起を可能となるように、ゲート酸化膜135の厚さはデバイス技術のスケーリング要求に依存する。ゲート酸化膜135の厚さはまた、金属ベースの制御ゲート125に印加される電圧の大きさにも依存する。ある実施例では、ゲート酸化膜135の厚さは20〜60Åである。ゲート酸化膜135は堆積され又は成長して良い。ある実施例では、ゲート酸化膜135は、750〜1100℃の範囲の高温でシリコンと酸素とを化学反応させることによって熱的に成長する。
【００１３】
浮遊ゲート115はフラッシュセル100内にデータを保存する。浮遊ゲート115はポリシリコンで作られて良い。ある実施例では、浮遊ゲート115の厚さは300〜400Åである。浮遊ゲート115は、従来の堆積及びパターニング法を用いることによって形成されて良い。ポリシリコン浮遊ゲートは、シランがシリコンと水素に分解する低圧化学気相成長法(LPCVD)を用いることによって形成されて良い。その後ポリシリコンがゲート酸化膜135に堆積される。堆積温度は、570〜650℃のある中程度の低さの温度である。ポリシリコンは、ゲート酸化膜135上に微細なポリシリコンゲート構造を形成するようにマスクされ、かつパターニングされる。
【００１４】
High-k誘電膜130は、浮遊ゲート115から金属ベースの制御ゲート125を絶縁する。ある実施例では、high-k誘電膜130は、金属ベースの制御ゲート125と浮遊ゲート115との間に直接設けられる。ある実施例では、high-k誘電膜130は浮遊ゲート115上に形成されるコンフォーマルな層であり、かつhigh-k誘電膜130の側壁は、側壁スペーサ150の内面の一部に隣接する。High-k誘電膜130は、金属ベースの制御ゲート125によって充填された凹部を画定する。ある実施例では、high-k誘電膜130は40〜60Åの均一な厚さを有する。High-k誘電膜130は、二酸化シリコンの誘電率(k)よりも大きな誘電率を有する金属酸化物を有する。ある実施例では、high-k誘電膜130は酸化ハフニウムである。他の実施例は、ゲートリークを最小限に抑制することのできる任意の材料で作られるhigh-k誘電材料130を有して良い。ゲートリークを最小限に抑制することのできる材料とはたとえば、ハフニウムシリコン酸化物、ランタン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、チタン酸化物、タンタル酸化物、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、イットリウム酸化物、アルミニウム酸化物、鉛スカンジウム酸化物、及びニオブ酸鉛亜鉛であるが、これらに限定されるわけではない。
【００１５】
ある実施例では、金属ベースの制御ゲート125は、high-k誘電膜130によって画定される凹部内に形成される。ある実施例では、金属ベースの制御ゲート125の上面はILD層180と同一面をなす。金属ベースの制御ゲート125は、比較的高い温度−たとえば900℃を超える温度−に対する耐性を有する導電性の金属ベースの層である。実施例は、タングステン、銅、ルテニウム、コバルト、クロム、鉄、パラジウム、モリブデン、タンタル、マンガン、バナジウム、金、銀、及びニオブからなる群のうちの一で作られた金属ベースの制御ゲート125を有して良い。金属ベースの制御ゲート125もまた、前記群の金属を有する合金で作られて良い。他の実施例では、金属ベースの制御ゲート125は、導電性の低い金属カーバイドで作られて良い。金属カーバイドとはたとえば、チタンカーバイド、ジルコニウムカーバイド、タンタルカーバイド、及びタングステンカーバイドである。他の実施例は、チタン窒化物及びタンタル窒化物のような金属窒化物又はルテニウム酸化物のような導電性の金属酸化物で作られた金属ベースの制御ゲート125を有する。ある実施例では、金属ベースの制御ゲート125の厚さは300〜400Åである。
【００１６】
図2〜図4は、ある実施例による浮遊ゲート、high-k誘電膜、及び金属制御ゲートを形成する様々な段階でのフラッシュセルの断面図である。図2を参照すると、半導体主部200が、ILD層180、側壁スペーサ150、ポリシリコン層210、ゲート酸化膜135が形成されるように製造される。ポリシリコン層210は、ゲート酸化膜135上に形成され、かつ側壁スペーサ150の間に挟まれる。ゲート酸化膜135は、最初に半導体基板120上に形成され、それに続いてポリシリコン層210、側壁スペーサ150、及びILD層180が形成されて良い。ゲート酸化膜135、ポリシリコン層210、側壁スペーサ150、及びILD層180は、当業者に既知である任意の従来方法によって形成されて良い。ある実施例では、ポリシリコン層210はILD層180と同一面をなす。ある実施例では、ポリシリコン層210の最初の厚さは800〜1000Åである。ある実施例では、ポリシリコン層210の最初の幅は1000〜10000Åである。ある実施例では、ポリシリコン層210の最初の長さは400〜10000Åである。
【００１７】
次にポリシリコン層210は、当業者にとって既知の方法を用いることによって浮遊ゲート115が形成されるように部分的に除去される。図3はフラッシュセルの実施例の断面図である。当該フラッシュセルは、側壁スペーサ150の内面と浮遊ゲート115の上面との間で画定される凹部310を形成するように、部分的に除去されたポリシリコン層210の部分を有する。ポリシリコン層210の部分が除去される一方で、ポリシリコン層210の幅及び長さはそのままである。ある実施例では、ポリシリコン層210を部分的に除去した後の浮遊ゲート125の厚さは300〜400Åである。他の実施例では、ポリシリコン層210を部分的に除去した後の浮遊ゲート125の厚さは最初の厚さの約50%である。ある実施例では、浮遊ゲート125は、ポリシリコン層210の選択エッチングによって形成される。ある実施例では、プラズマエッチング（ドライエッチング）が用いられる。ある実施例では、プラズマエッチングによってポリシリコン層210だけが除去されるように、マスク層が、ポリシリコン層210をパターニングし、かつ画定するのに用いられる。
【００１８】
ある実施例では、ポリシリコン層210は、実質的に平坦な上面を有する浮遊ゲート115を形成するように異方的にエッチングされる。CF4、CF4/O2、SF6、C2F6/O2、及びNF3を含むフッ素ベースのプラズマエッチング気体化学物質が用いられる。塩素又は臭素を含むプラズマエッチングガスが用いられても良い。ポリシリコン210の一部を除去して浮遊ゲート115を形成するのにウエットエッチングが用いられても良い。ウエットエッチングの間、半導体主部200はエッチング用酸性溶液に浸漬されるか、又は半導体主部200にエッチング用酸性溶液が噴霧される。シリコンに対して高いエッチング選択性を有し、かつ酸化物又はシリコード(silicode)に対して低い選択性を有するエッチング溶液が用いられる。たとえばポリシリコン層210は、緩衝溶液として酢酸又は蒸留水が用いられたフッ化水素及び硝酸溶液を用いてエッチングされる。水酸化カリウム(KOH)がエッチング用化学物質として用いられても良い。プラズマエッチングとウエットエッチングの組み合わせが用いられても良い。
【００１９】
浮遊ゲート125が部分的除去された後、high-k誘電膜130が形成される。High-k誘電膜130は浮遊ゲート125上に堆積される。図4は、浮遊ゲート115上に形成されたhigh-k誘電膜130を有するフラッシュセルの実施例の断面図である。ある実施例では、high-k誘電膜130は、浮遊ゲート115の上面で、かつ側壁スペーサ150の内面の一部に接した状態で形成される。ある実施例では、high-k誘電膜130は、浮遊ゲート115の上面で、かつ側壁スペーサ150の内面の一部に接した状態で堆積されるコンフォーマル層である。コンフォーマル層であることによって、浮遊ゲート115の上面のhigh-k誘電膜130の厚さは、側壁スペーサ150の内面の一部に接するhigh-k誘電膜130の厚さとともに均一である。ある実施例では、high-k誘電膜130の厚さは40〜60Åである。High-k誘電膜130は凹部410を画定する。ある実施例では、凹部410は、300〜400Åの高さを有する。High-k誘電膜130は、当業者にとって既知である任意の方法によって堆積されて良い。たとえばhigh-k誘電膜130は、化学気相成長(CVD)法によって堆積されて良い。CVD中、反応気体の気体分子は結合することで、孤立した島のクラスタを形成し、その後浮遊ゲート115の上面全体にわたって広がるhigh-k誘電膜130の連続した膜を形成するように合体する。使用可能なCVD法の実施例は、大気圧CVD(APCVD)、低圧CVD(LPCVD)、及びプラズマCVD(PECVD)である。あるいはその代わりに、原子層堆積(ALD)が、high-k誘電膜130を形成するのに用いられて良い。ALDでは、浮遊ゲート115の上面で、反応気体の分子の層毎の吸着及び該分子の反応が起こることで、コンフォーマルなhigh-k誘電膜130が形成される。
【００２０】
次に金属ベースの制御ゲート125が形成される。ある実施例では、金属ベースの制御ゲート125は凹部410内に形成される。ある実施例では、金属ベースの制御ゲート125は、凹部410を金属ベースの材料で充填することによって形成される。ある実施例では、金属ベースの制御ゲート125はILD層180と同一面をなす。金属ベースの制御ゲート125を形成する様々な金属堆積法が当業者に知られている。たとえば、金属ベースの制御ゲート125は、たとえば化学気相成長(CVD)法のような化学プロセスによって形成されて良い。あるいはその代わりに、最初に凹部410の表面上に金属シード層を形成し、それに続いて金属ベースの制御ゲート125を成長させることで、凹部410を完全に充填するのに電気メッキ法が用いられる。他の例では、無電解メッキ法が用いられる。他の物理プロセスもまた、金属ベースの制御ゲート125を形成するのに用いられて良い。たとえば（スパッタリングとしても知られている）物理気相成長(PVD)法が、金属ベースの制御ゲート125を形成するのに用いられる。金属ベースの制御ゲート125の形成後、図1に図示されたフラッシュセルの実施例が形成される。
【図１】
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【図２】
2012514346.tif 000004
【図３】
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【図４】
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【国際調査報告】
2012514346.tif 000007
2012514346.tif 000008