【手続補正書】
【提出日】令和2年2月25日(2020.2.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路であって、
水平表面を有する基板と、
電圧供給端子と、
出力端子と、
第１のトランジスタであって、前記出力端子に結合される第１のｎドープされた領域と、前記第１のｎドープされた領域を囲んで前記出力端子に結合される第１のｐドープされた領域と、前記第１のｐドープされた領域により前記第１のｎドープされた領域から分離される第２のｎドープされた領域とを含む、前記第１のトランジスタと、
第２のトランジスタであって、第３のｎドープされた領域と、前記第３のｎドープされた領域を囲んで前記電圧供給端子に結合される第２のｐドープされた領域と、前記第２のｐドープされた領域により前記第３のｎドープされた領域から分離され、前記電圧供給端子に結合される第４のｎドープされた領域とを含む、前記第２のトランジスタと、
前記第２及び第３のｎドープされた領域の間に結合される浮遊リードと、
前記第１のｐドープされた領域と前記出力端子との間に結合される第１のスイッチと、
前記第１のｐドープされた領域と前記浮遊リードとの間に結合される第２のスイッチと、
を含む、集積回路。
【請求項２】
請求項１に記載の集積回路であって、
前記第１のトランジスタが金属酸化物半導体トランジスタを含み、
前記金属酸化物半導体トランジスタが、
前記第２のｎドープされた領域におけるドレイン領域と、
前記第１のｎドープされた領域におけるソース領域と、
前記第１のｐドープされた領域における、前記ドレイン領域と前記ソース領域との間のチャネル領域と、
前記チャネル領域の上に配置されるゲート構造と、
を有する、集積回路。
【請求項３】
請求項１に記載の集積回路であって、
前記第２のトランジスタが金属酸化物半導体トランジスタを含み、
前記金属酸化物半導体トランジスタが、
前記第３のｎドープされた領域におけるドレイン領域と、
前記第４のｎドープされた領域におけるソース領域と、
前記第２のｐドープされた領域における、前記ドレイン領域と前記ソース領域との間のチャネル領域と、
前記チャネル領域の上に配置されるゲート構造と、
を有する、集積回路。
【請求項４】
請求項１に記載の集積回路であって、
前記第１のトランジスタがドレイン拡張された金属酸化物半導体トランジスタを含み、
前記ドレイン拡張された金属酸化物半導体トランジスタが、
前記第２のｎドープされた領域における拡張されたドレイン領域と、
前記第１のｎドープされた領域におけるソース領域と、
前記第１のｐドープされた領域における、前記拡張されたドレイン領域と前記ソース領域との間のチャネル領域と、
前記チャネル領域の上に配置されるゲート構造と、
を有する、集積回路。
【請求項５】
請求項１に記載の集積回路であって、
前記第２のトランジスタがドレイン拡張された金属酸化物半導体トランジスタを含み、
前記ドレイン拡張された金属酸化物半導体トランジスタが、
前記第３のｎドープされた領域における拡張されたドレイン領域と、
前記第４のｎドープされた領域におけるソース領域と、
前記第２のｐドープされた領域における、前記拡張されたドレイン領域と前記ソース領域との間のチャネル領域と、
前記チャネル領域の上に配置されるゲート構造と、
を有する、集積回路。
【請求項６】
請求項１に記載の集積回路であって、
前記第１のｐドープされた領域が、
前記第１及び第２のｎドープされた領域の間に配置されるｐドープされたチャネル領域と、
前記第１及び第２のｎドープされた領域を横方向に囲むｐドープされたサイド領域と、
前記ｐドープされたチャネル領域と前記ｐドープされたサイド領域とを支持して接続するｐドープされた埋め込み層と、
を含む、集積回路。
【請求項７】
請求項１に記載の集積回路であって、
前記基板上に置かれる第１のｎドープされた埋め込み層と、
前記基板上に置かれて前記第１のｎドープされた埋め込み層から隔離される第２のｎドープされた埋め込み層と、
前記第１のｐドープされた領域を横方向に囲む第１のｎドープされた側壁であって、前記第１のｎドープされた埋め込み層により支持される、前記第１のｎドープされた側壁と、
前記第２のｐドープされた領域を横方向に囲む第２のｎドープされた側壁であって、前記第２のｎドープされた埋め込み層により支持される、前記第２のｎドープされた側壁と、
を更に含む集積回路。
【請求項８】
インタフェースデバイスであって、
水平表面と、前記水平表面に垂直に延在する垂直の深さとを有するｐドープされた基板と、
ハイサイド（ＨＳ）電圧供給端子と、
ローサイド（ＬＳ）電圧供給端子と、
出力端子と、
前記ＨＳ電圧供給端子と前記出力端子との間に結合されるＨＳドライバ回路と、
ＬＳドライバ回路であって、
第１のトランジスタであって、前記出力端子に結合される第１のｎドープされた領域と、前記第１のｎドープされた領域を囲んで前記出力端子に結合される第１のｐドープされた領域と、前記第１のｐドープされた領域により前記第１のｎドープされた領域から分離される第２のｎドープされた領域とを含む、前記第１のトランジスタと、
第２のトランジスタであって、第３のｎドープされた領域と、前記第３のｎドープされた領域を囲んで前記ＬＳ電圧供給端子に結合される第２のｐドープされた領域と、前記第２のｐドープされた領域により前記第３のｎドープされた領域から分離され、前記ＬＳ電圧供給端子に結合される第４のｎドープされた領域とを含む、前記第２のトランジスタと、
前記第２及び第３のｎドープされた領域の間に結合される浮遊リードと、
前記第１のｐドープされた領域と前記出力端子との間に結合される第１のスイッチと、
前記第１のｐドープされた領域と前記浮遊リードとの間に結合される第２のスイッチと、
を含む、前記ＬＳドライバ回路と、
を含む、インタフェースデバイス。
【請求項９】
請求項８に記載のインタフェースデバイスであって、
前記垂直の深さに沿った第１のＰＮＰ構造であって、前記第１のｐドープされた領域と、前記第１のｐドープされた領域の下の第１のｎドープされた層と、前記ｐドープされた基板とを含む、前記第１のＰＮＰ構造と、
前記垂直の深さに沿った第２のＰＮＰ構造であって、前記第２のｐドープされた領域と、前記第２のｐドープされた領域の下であって前記第１のｎドープされた層から隔離される第２のｎドープされた層と、前記ｐドープされた基板とを含む、前記第２のＰＮＰ構造と、
を更に含む、インタフェースデバイス。
【請求項１０】
集積回路であって、
電圧源端子と、
出力端子と、
第１のトランジスタであって、前記出力端子に結合される第１のｎドープされた領域と、前記第１のｎドープされた領域を囲んで前記出力端子に結合される第１のｐドープされた領域と、前記第１のｐドープされた領域により前記第１のｎドープされた領域から分離される第２のｎドープされた領域とを含む、前記第１のトランジスタと、
第２のトランジスタであって、第３のｎドープされた領域と、前記第３のｎドープされた領域を囲んで前記電圧源端子に結合される第２のｐドープされた領域と、前記第２のｐドープされた領域により前記第３のｎドープされた領域から分離されて前記電圧源端子に結合される第４のｎドープされた領域とを含む、前記第２のトランジスタと、
前記第１のトランジスタと前記第２のトランジスタとに直接に結合される共通ゲート端子と、
前記第２及び第３のｎドープされた領域の間に結合される浮遊リードと、
前記第１のｐドープされた領域と前記出力端子との間に結合される第１のスイッチと、
前記第１のｐドープされた領域と前記浮遊リードとの間に結合される第２のスイッチと、
を含む、集積回路。
【請求項１１】
請求項１０に記載の集積回路であって、
前記第１のトランジスタが、
前記第２のｎドープされた領域内のドレイン領域と、
前記第１のｎドープされた領域内のソース領域と、
前記ドレイン領域と前記ソース領域との間であって前記第１のｐドープされた領域内のチャネル領域と、
前記チャネル領域の上のゲート構造と、
を有する金属酸化物半導体トランジスタを含む、集積回路。
【請求項１２】
請求項１０に記載の集積回路であって、
前記第２のトランジスタが、
前記第３のｎドープされた領域内のドレイン領域と、
前記第４のｎドープされた領域内のソース領域と、
前記ドレイン領域と前記ソース領域との間であって前記第２のｐドープされた領域内のチャネル領域と、
前記チャネル領域の上のゲート構造と、
を有する金属酸化物半導体トランジスタを含む、集積回路。
【請求項１３】
請求項１０に記載の集積回路であって、
前記第１のトランジスタが、
前記第２のｎドープされた領域内の拡張されたドレイン領域と、
前記第１のｎドープされた領域内のソース領域と、
前記拡張されたドレイン領域と前記ソース領域との間であって前記第１のｐドープされた領域内のチャネル領域と、
前記チャネル領域の上のゲート構造と、
を有するドレイン拡張された金属酸化物半導体トランジスタを含む、集積回路。
【請求項１４】
請求項１０に記載の集積回路であって、
前記第２のトランジスタが、
前記第３のｎドープされた領域内の拡張されたドレイン領域と、
前記第４のｎドープされた領域内のソース領域と、
前記拡張されたドレイン領域と前記ソース領域との間であって前記第２のｐドープされた領域内のチャネル領域と、
前記チャネル領域の上のゲート構造と、
を有するドレイン拡張された金属酸化物半導体トランジスタを含む、集積回路。
【請求項１５】
請求項１０に記載の集積回路であって、
前記第１のｐドープされた領域が、
前記第１及び第２のｎドープされた領域の間に置かれるｐドープされたチャネル領域と、
前記第１及び第２のｎドープされた領域を横方向に囲むｐドープされたサイド領域と、
前記ｐドープされたチャネル領域と前記ｐドープされたサイド領域とを支持して接続するｐドープされた埋め込み層と、
を含む、集積回路。
【請求項１６】
請求項１０に記載の集積回路であって、
基板と、
前記基板上に置かれる第１のｎドープされた埋め込み層と、
前記第１のｎドープされた埋め込み層から隔離されて前記基板上に置かれる第２のｎドープされた埋め込み層と、
前記第１のｐドープされた領域を横方向に囲む第１のｎドープされた側壁であって、前記第１のｎドープされた埋め込み層によって支持される、前記第１のｎドープされた側壁と、
前記第２のｐドープされた領域を横方向に囲む第２のｎドープされた側壁であって、前記第２のｎドープされた埋め込み層によって支持される、前記第２のｎドープされた側壁と、
を更に含む、集積回路。