【事件の表示】
　特願２００８−１５４３７４「半導体装置」拒絶査定不服審判事件〔平成２１年１２月２４日出願公開、特開２００９−３０２２４９、請求項の数（１４）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成２０年６月１２日の出願であって、その手続の経緯は以下のとおりである。
　
平成２３年　４月　８日　審査請求
平成２５年　７月　２日　手続補正書
平成２５年１２月１３日　拒絶理由通知
平成２６年　７月　７日　意見書・手続補正書
平成２７年　１月２２日　拒絶査定（以下、「原査定」という。）
平成２７年　５月２７日　審判請求・手続補正書
平成２７年　７月　９日　手続補正書（審判請求書に対する）
平成２８年　３月１４日　拒絶理由通知（以下、「当審拒絶理由」という。）
平成２８年　８月３０日　意見書・手続補正書
第２　本願発明
　本願の請求項１−１４に係る発明は、平成２８年８月３０日付けの手続補正で補正（以下、「本件補正」という。）された特許請求の範囲の請求項１−１４に記載された事項により特定されるものと認められるところ、本願の請求項１に係る発明（以下、「本願発明」という。）は以下のとおりである。
「【請求項１】
　絶縁材料で基板と電気的に絶縁され、フローティングボデイとなるチャネルボデイ部にホールを蓄積して情報を記憶する電界効果トランジスタからなるキャパシタレスランダムアクセスメモリであって、
　前記電界効果トランジスタのｐ型のチャネルボデイ部を含み、第１の半導体材料で構成される第１の半導体層と、
　前記電界効果トランジスタのｎ型のソース及びドレイン並びにそのコンタクト部の少なくとも一方を含む第２の半導体材料で構成される第２の半導体層と、
　前記チャネルボデイ部上にゲート絶縁膜を介して形成されるゲート電極と、を備え、　　
　前記第２の半導体材料のバンドギャップが前記第１の半導体バンドギャップより大きく、
　前記第１の半導体層と前記第２の半導体層が接して設けられていることを特徴とするキャパシタレスランダムアクセスメモリ。」
第３　原査定の理由の概要
　本願発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　　　　　　　　　　　　　　　　　記
　引用文献１：特開２００４−０３９７６２号公報
　引用文献２：特開平０５−２８３６９１号公報
　引用文献３：特開平１０−０９２５９２号公報
　埋め込み絶縁膜上に設けた、半導体層にソース／ドレイン領域を形成したトランジスタは、ソース領域とドレイン領域との間の領域に該当するトランジスタのボディーがフローティング構造（ＦＢＣ構造）となることは、周知（引用文献２、３参照）であるところ、引用文献１の図１、２（段落【０００４】、【００２６】−【００３２】、【００５８】参照）には、埋め込み絶縁膜上に形成された、ＳｉＧｅ層をチャネルボディとし、ソース／ドレインを２層構造のシリコンとした、トランジスタが記載されており、ＦＢＣ構造を有する半導体装置と認められる。そして、引用文献１には、ＳｉＧｅ層をチャネルとするＭＯＳＦＥＴでＣＭＯＳを構成すること、ソース／ドレイン領域（３４、３５）上には、異なるシリサイド層３９を形成することも記載されている。
　引用文献２の図１、２（段落【００２４】−【００２８】参照）には、絶縁膜上に形成された、ＳｉＧｅ層をチャネルボディとし、ソース／ドレインをシリコンとした、ｎチャネルのＦＢＣ構造を有する半導体装置が記載されている。そして、ソース／ドレインへのコンタクトプラグを設けることも記載されている。
　ＦＢＣ構造で共通する、引用文献１に引用文献２に示された技術事項を適用し、ＳｉＧｅ層をチャネルボディとし、ソース／ドレインを２層構造のシリコンとし、コンタクトプラグを設けた、ｎチャネルのＦＢＣ構造を有する半導体装置とすることは、当業者が容易に想到しえたことである。
第４　原査定の理由の判断
（１）引用文献１の記載と引用発明１
ア　引用文献１
　原査定の拒絶の理由に引用された本願の出願日前に日本国内で頒布された刊行物である引用文献１には、図面とともに以下の記載がある。
（ア）　「【０００２】
【従来の技術】
近年、電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート長の短縮に対する技術的，経済的な障壁が急激に高くなっており、この状況を緩和するために高移動度のチャネル材料、特に歪みＳｉや歪みＳｉＧｅを用いる技術が注目されている。
【０００３】
歪みＳｉＧｅは、Ｓｉ基板上に格子整合したＳｉＧｅ結晶薄膜であり、基板面内方向に圧縮歪みを有している。この圧縮歪みの影響でバンド構造が変化し、特に正孔移動度がＳｉに比べて増大する。この場合、Ｇｅ組成が高くなるほど歪みが増大し、正孔移動度は高くなる。
【０００４】
これら歪みＳｉＧｅ又は歪みＳｉチャネルを有するＭＯＳＦＥＴでＣＭＯＳを構成すれば、同じサイズのＳｉ−ＣＭＯＳよりも高速動作が期待できる。
・・・・
【０００６】
図１１に、この歪みＳＯＩ−ＭＯＳＦＥＴの構造概略を示す。本素子は、Ｓｉ基板１１上に埋め込み酸化膜１２、Ｓｉ０．９　Ｇｅ０．１　バッファ層５１、歪みＳｉチャネル５２、ゲート酸化膜３１、ゲート電極３２が順次積層されている。本構造では、歪みＳｉチャネルのキャリア移動度が高いことによるメリットのほか、接合容量を小さくできる、不純物濃度を低く抑えたまま微細化ができる、等のＳＯＩ構造に起因するメリットを併せ持つ。従って、本構造でＣＭＯＳ論理回路を構成すれば、より高速かつ低消費電力の動作が期待される。
【０００７】
しかしながら、この種のトランジスタにあっては次のような問題があった。即ち、ゲート長が短くなるにつれて、トランジスタの動作速度を律速する要因として、移動度よりもむしろソース端３６でのキャリア速度の比重が増してくる。このため、高移動度チャネルを導入しても移動度の増大ほどには駆動電流が増大しないという問題があった
（イ）　「【００２２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＭＯＳＦＥＴの素子構造、Ｇｅ組成，エネルギー分布を示す図である。
【００２３】
本実施形態は、
図１（ａ）に示すように、ＳｉＯ
２
　膜１２上に形成された歪みＳｉ
１−ｘ
　Ｇｅ
ｘ
　層２０をチャネルとするｐＭＯＳＦＥＴである。このチャネル層２０の上に、ゲート酸化膜３１を介してポリＳｉＧｅゲート３２が形成され、ゲート３２の側部には側壁絶縁膜３３が形成されている。また、ゲート３２の両側でＳｉＧｅ層２０にｐ型不純物をドーピングすることによりソース領域３４及びドレイン領域３５が形成されている。
【００２４】
ここで、
図１（ｂ）に示すように、チャネル層２０のＧｅ組成ｘは、ゲートの中心付近で最大（ｘ＝０．３５）となり、ソース，ドレイン領域３４，３５で最小（ｘ＝０．０６５）となる。高Ｇｅ濃度領域４１のＳｉＧｅ膜厚は低Ｇｅ濃度領域４２のＳｉＧｅ膜厚に比べて薄くなっている。このＧｅ濃度に対応して、ＳｉＧｅ層中の基板面に平行方向の圧縮歪みもゲートの中心付近で最大となり、ソース７，ドレイン領域３４，３５で最小となる。
【００２５】
従って、
ソース近傍３６では、ドレイン方向に向かって圧縮歪みが増大している。その結果、図１（ｃ）のバンド図に示すように、価電子帯頂部のエネルギーが均一組成の場合のエネルギーよりも増大するため、ソースから注入された正孔はこの歪み勾配に起因する付加的な電界によって、均一組成の場合に比べて速やかに加速され、より短時間にドレインに到達する。
【００２６】
次に、本実施形態のＭＯＳＦＥＴの製造方法を、図２を参照して説明する。
【００２７】
まず、図２（ａ）に示すように、ＳｉＯ２　等の酸化膜１２上に厚さ２０ｎｍのＳｉ層１３を形成したＳＯＩ層１０上に、厚さ２３ｎｍのＳｉ０．８５Ｇｅ０．１５層２１、厚さ１０ｎｍのＳｉキャップ層２２をＵＨＶ−ＣＶＤ（Ｕｌｔｒａ−Ｈｉｇｈ　Ｖａｃｕｕｍ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）、ＬＰ−ＣＶＤ（Ｌｏｗ−Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）等によりエピタキシャル成長する。続いて、キャップ層２２上に厚さ１００ｎｍのＳｉ３　Ｎ４　膜（耐酸化性マスク層）２５をＣＶＤにより堆積し、フォトリソグラフィとＲＩＥにより幅１００ｎｍの溝を掘ってＳｉキャップ層２２を露出させる。
【００２８】
次いで、図２（ｂ）に示すように、酸素雰囲気中において１０５０℃で酸化すると、ＳｉＧｅ層２１，Ｓｉキャップ層２２はＳｉ３　Ｎ４　膜２５の溝部直下の領域のみが酸化され、これによりＳｉＯ２　膜２６が形成される。この際、酸化膜２６中からＧｅ原子がはじき出され、溝部直下４１のＧｅ組成は酸化が進行するにつれて上昇する。これは、酸化濃縮法と称される技術である（特開２００２−７６３４７号公報）。なお、
この熱処理においては、ＧｅとＳｉの相互拡散によりＳｉ層１３，２２とＳｉＧｅ層２１の界面が消失してしまい、これらはＳｉＧｅ層２０の単層となる。
【００２９】
一方、マスクにより保護されている領域４２においては、Ｇｅ原子とＳｉ原子の相互拡散により、Ｇｅ組成は減少していく。ここで、Ｇｅ組成が４０％以下であれば、ＳｉＧｅ層は格子緩和することなくＧｅ組成のみが変化していく。従って、Ｇｅ組成の高い領域ほど圧縮歪みが大きくなる。高Ｇｅ組成領域４１の最薄部の厚さが１０ｎｍになるまで酸化を行う。
【００３０】
次いで、図２（ｃ）に示すように、酸化膜２６を剥離した後、２ｎｍ厚さのＳｉキャップ層を成長し（図示せず）、このＳｉキャップ層の表面を酸化することで１．５ｎｍ厚さのゲート酸化膜３１を形成し、更にゲート電極となるポリＳｉＧｅ膜３２で溝を埋め込む。次いで、図２（ｄ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）プロセスにより表面のポリＳｉＧｅ膜３２を除去し、平坦化する。その後、ポリＳｉＧｅ膜３２の表面を酸化し、酸化膜３２０を形成する。
【００３１】
次いで、
図２（ｅ）に示すように、ＲＩＥ（反応性イオンエッチング）によりゲート側壁絶縁膜２７を形成した後、ＢＦ
２　
イオンを注入し、ソース・ドレインのエクステンション領域３７を形成する。次いで、図２（ｆ）に示すように、側壁絶縁膜２７の外側に、更に側壁絶縁膜３３を形成した後、酸化膜３２０を除去し、ＵＨＶ−ＣＶＤ又はＬＰ−ＣＶＤによりＳｉ層３８を選択成長し、さらにＢＦ
２
　イオンを注入し、１０５０℃，１秒のパルスアニールを行い、ソース，ドレイン領域３４，３５，及びゲート３２の不純物を活性化する。
【００３２】
次いで、図２（ｇ）に示すように、ソース，ドレイン，ゲート上面をシリサイド化して金属シリサイド３９を形成する。これ以降は、通常の配線工程を施すことによりＭＯＳＦＥＴが完成する。
【００３３】
このように本実施形態によれば、絶縁膜１２上のＳｉＧｅ層２０上に一部開口を有する耐酸化性マスク層２５を形成し、熱酸化を行うことによりマスク層２５の開口直下のＳｉＧｅ層２０のＧｅ組成を高める。そして、Ｇｅ組成が部分的に高められたＳｉＧｅ層２０をチャネル層とした電界効果トランジスタを形成することにより、前記図１（ｃ）に示すような、ソース端における価電子帯頂部のエネルギーが増大したバンド構造を実現することができる。このため、ソース端におけるキャリアを速やかに加速することができ、高速動作が可能となる。
（ウ）　図２（ｇ）より、歪みＳｉ１−ｘ　Ｇｅｘ　層２０がＰＭＯＳＦＥＴのチャネル層を含んでいることは自明である。
（エ）　上記（イ）の【００３１】、図２（ｅ）及び図２（ｆ）には、歪みＳｉ１−ｘ　Ｇｅｘ　層２０にＢＦ２　イオンを注入し、ソース及びドレインのエクステンション領域３７を形成し、その上に、Ｓｉ層３８を形成し、さらに、ＢＦ２　イオンを注入し、パルスアニールを行い、ソース及びドレイン領域３４、３５を形成する旨の記載がある。  　
　ところで、ＳｉのバンドギャップがＳｉＧｅのバンドギャップより大きいことは、本願出願日前の技術常識である。
　そうすると、「ＰＭＯＳＦＥＴの少なくともソース及びドレイン領域３４、３５の上部を構成する半導体層の半導体材料は、歪みＳｉ１−ｘ　Ｇｅｘ　層２０のバンドギャップより大きい半導体材料で構成されている」といえる。
　また、図２（ｆ）及び（ｇ）より、「ソース及びドレイン領域３４、３５の上部を構成する半導体層とチャネル層を含む歪みＳｉ１−ｘ　Ｇｅｘ　層２０とが接して設けられている」といえる。
（オ）　上記（イ）の【００３１】、図２（ｅ）及び図２（ｆ）より、ソース及びドレイン領域３４、３５はＢＦ２をイオン注入することにより形成されているので、ソース、ドレイン領域３４、３５はｐ型の半導体であるといえる。　
イ　引用発明１
　上記アより、引用文献１には以下の発明（以下、「引用発明１」という）が記載されていると認められる。
　「ＳｉＯ２膜１２上に形成された、チャネル層を有するｐＭＯＳＦＥＴであって、
　ｐＭＯＳＦＥＴのチャネル層を含む、Ｇｅ組成ｘが、ゲートの中心付近で最大となり、ソース及びドレイン領域３４，３５で最小となる歪みＳｉ１−ｘ　Ｇｅｘ　層２０と、
　ｐ型のソース及びドレイン領域３４、３５と、
　チャネル層２０の上に、ゲート酸化膜３１を介して形成されるポリＳｉＧｅゲート３２とを備え、
　ｐ型のソース及びドレイン領域３４、３５の上部を構成する半導体層の半導体材料のバンドギャップは、チャネル層を含む歪みＳｉ１−ｘ　Ｇｅｘ　層２０のバンドギャップより大きく、
　ソース及びドレイン領域３４、３５の上部を構成する半導体層とチャネル層を含む歪みＳｉ１−ｘ　Ｇｅｘ　層２０とが接して設けられているｐＭＯＳＦＥＴ。」　　
　
（２）引用文献２の記載と引用発明２
ア　引用文献２
　原査定の拒絶の理由に引用された本願の出願日前に日本国内で頒布された刊行物である引用文献２には、図面とともに以下の記載がある。
（ア）　「【０００７】
【課題を解決するための手段】本発明薄膜トランジスタは、その一例の略線的拡大断面図を図１に示すように、
チャネル領域４を、結晶化ＳｉＧｅ薄膜より構成する。
【０００８】また本発明薄膜トランジスタは、上述の構成において、少なくともドレイン領域５ｂを、結晶化Ｓｉ又は結晶化ＳｉＧｅより構成する。」
（イ）　「【００２３】
【実施例】以下本発明薄膜トランジスタの一例を、その製造方法の一例と共に詳細に説明する。この場合、ゲート電極を上側から取り出すいわゆるトップゲート型（プレーナ型）薄膜トランジスタを作製する場合を示す。
【００２４】先ず、図２にその一製造工程を示すように、
ガラス、ＳｉＯ
2 
等より成る基板上に、通常のＣＶＤ、例えばプラズマＣＶＤによって、Ｐをドープした非晶質Ｓｉ層２を被着した後、ソース及びドレイン領域を形成すべき領域にフォトリソグラフィ等の適用によってパターニング形成し、チャネル領域となるべき部分を除去する。そして、この上にｐ型或いは真性の非晶質ＳｉＧｅ層３を全面的にＣＶＤ等により被着して後、チャネル領域を形成すべき部分のみを残して、同様にフォトリソグラフィ等の適用によってパターニング形成する。更に、これらＳｉ層２及びＳｉＧｅ層３に対してＸｅＣｌエキシマレーザ等のエネルギービームＥをパルス照射、これら各層２及び３を結晶化する。
【００２５】そしてこの上に、図１に示すように、ＣＶＤ等によりＳｉＯ2 等の絶縁層６を被着した後、所定位置に即ち
結晶化したＳｉ層より成るソース及びドレイン領域５ａ及び５ｂ
更に結晶化したＳｉＧｅより成るチャネル領域４上に、ゲート電極９をそれぞれパターニング形成して、ヘテロ型の薄膜トランジスタを得ることができる。
イ　引用発明２
　上記アより、引用文献２には以下の発明（以下、「引用発明２」という。）が記載されていると認められる。
　「結晶化したＳｉＧｅより成るチャネル領域、並びに、結晶化したＳｉ層より成るソース及びドレイン領域５ａ及び５ｂを有するヘテロ型の薄膜トランジスタ。」
（３）引用文献３の記載と引用発明３
ア　引用文献３
　原査定の拒絶の理由に引用された本願の出願日前に日本国内で頒布された刊行物である引用文献３には、図面とともに以下の記載がある。
（ア）　「【特許請求の範囲】
【請求項１】
基板の主表面に、ゲートがワード線、ソースがビット線、ドレインが電源線にそれぞれ接続され、チャネル領域下にダブルヘテロ接合構造を有するｎチャネルＭＯＳトランジスタからなるメモリセルを集積してなり、
前記ダブルヘテロ接合構造は、第１の半導体層、第２の半導体層および第３の半導体層がこの順で基板側から積層されてなり、前記第２の半導体層の価電子帯の上端と真空準位とのエネルギー差が、前記第１および第３の半導体層の価電子帯の上端と真空準位とのエネルギー差よりも小さいことを特徴とする半導体記憶装置。」
（イ）　「【００２３】
【発明の実施の形態】以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
（第１の実施形態）図１は、本発明の第１の実施形態に係るＤＲＡＭ装置のメモリセルを示す平面図である。また、図２、図３は、それぞれ図１のメモリセルのＡ−Ａ´断面図、Ｂ−Ｂ断面図である。
【００２４】
このメモリセルは、ＳＯＩ基板に形成された１個のｎチャネルＭＯＳトランジスタからなる１トランジスタセルであるとともに、読み出し時にメモリセル自身が記憶信号を増幅するゲインメモリでもある。このＭＯＳトランジスタの構造上の特徴は、チャネル領域下のＳＯＩ基板内にダブルヘテロ接合構造が形成されていることにある。以下、本実施形態のメモリセルについて詳細に説明する。
【００２５】図中、１はｐ型シリコン基板を示しており、このｐ型シリコン基板１の主表面にはシリコン酸化層２を介してｐ型シリコン層３が設けられている。素子形成領域（トランジスタ領域）２１のｐ型シリコン層２１は、素子分離領域２２のｐ型シリコン層３の表面に対して凸部をなしている。
【００２６】
素子形成領域２１のｐ型シリコン層３上にはｐ型シリコンゲルマニウム層４、ｐ型シリコン層５が順次設けられている。このｐ型シリコン層５の両端側には、それぞれ高濃度のｎ型ドレイン拡散層６およびｎ型ソース拡散層７が選択的に形成されている。
【００２７】
ここで、ｐ型シリコン層３とｐ型シリコンゲルマニウム層４とはヘテロ接合を形成し、また、ｐ型シリコンゲルマニウム層４とｐ型シリコン層５とはヘテロ接合を形成する。すなわち、ｐ型シリコン層３とｐ型シリコンゲルマニウム層４とｐ型シリコン層５とによりダブルヘテロ接合構造が形成されている。
【００２８】ＳＯＩ基板をＳＩＭＯＸ法により形成した場合には、シリコン酸化層２は埋め込みシリコン酸化層となり、ｐ型シリコン層３とｐ型シリコン基板１とは同一のものとなる。
【００２９】また、素子分離領域２２には素子分離絶縁膜８が形成されている。ＳＯＩ基板で溝で素子分離を行なう場合、通常、素子分離領域上にシリコン層を残さないが、本実実施形態では、ｐ型シリコン層３の凹部という形で残っている。
【００３０】これは、本実施形態では、ｐ型シリコン層３の凹部を基板コンタクトとして利用し、この基板コンタクトに印加する電圧を制御することにより、記憶信号の書き込み動作を高速に行なうからである。
・・・・
【００３６】図４に、本実施形態のｎチャネルＭＯＳトランジスタのバンド図を示す。これはゲート電圧が０Ｖ、かつｐ型シリコンゲルマニウム層４内に正孔が全く閉じ込まれていない状態のものである。
【００３７】
図に示すように、価電子帯Ｅ
V
 にダブルヘテロ接合が形成されているので、ＳＯＩ基板の多数キャリアである正孔を２つのヘテロ接合間のｐ型シリコンゲルマニウム層４内に閉じ込めることができる。本実施形態では、ｐ型シリコンゲルマニウム層４内に閉じ込まれた正孔の量（閉じ込め正孔量）の違いを記憶信号（２値データ）に利用する。
イ　引用発明３
　上記アより、引用文献３には以下の発明（以下、「引用発明３」という。）が記載されていると認められる。
　「ｐ型シリコン層３上にはｐ型シリコンゲルマニウム層４、ｐ型シリコン層５が順次設けられ、
　ｐ型シリコン層５の両端側に、ｎ型ドレイン拡散層６およびｎ型ソース拡散層７が選択的に形成されているｎチャネルＭＯＳトランジスタからなるメモリセルにおいて、
　チャネル領域下に、ｐ型シリコン層３とｐ型シリコンゲルマニウム層４から形成されるヘテロ接合及びｐ型シリコンゲルマニウム層４とｐ型シリコン層５から形成されるヘテロ接合を有するダブルヘテロ接合構造を有し、
　正孔を２つのヘテロ接合間のｐ型シリコンゲルマニウム層４内に閉じ込め、ｐ型シリコンゲルマニウム層４内に閉じ込まれた正孔の量の違いを記憶信号に利用するメモリセル。」
（４）　本願発明と引用発明１との対比
ア　引用発明１の「ｐＭＯＳＦＥＴ」は、下記の相違点を除き、本願発明の「電界効果トランジスタ」に相当する。
　そして、引用発明１の「ＳｉＯ２膜１２」及び「チャネル層」は、本願発明の「絶縁材料」及び「チャネルボデイ部」に相当するといえる。
　そうすると、本願発明の「絶縁材料で基板と電気的に絶縁され、フローティングボデイとなるチャネルボデイ部にホールを蓄積して情報を記憶する電界効果トランジスタからなるキャパシタレスランダムアクセスメモリ」との構成と、引用発明１の「ＳｉＯ２膜１２上に形成された、チャネル層を有するｐＭＯＳＦＥＴ」との構成とは、「絶縁材料上にチャネルボディ部を有する電界効果トランジスタ」という点で共通するといえる。
イ　引用発明１の「ソース及びドレイン領域３４、３５」は、本願発明の「ソース及びドレイン」に相当する。
ウ　引用発明１の「ゲート酸化膜３１」及び「ポリＳｉＧｅゲート３２」は、本願発明の「ゲート絶縁膜」及び「ゲート電極」に相当する。
　そうすると、上記アより、引用発明１の「チャネル層」は本願発明の「チャネルボディ部」に相当するので、引用発明１の「チャネル層２０の上に、ゲート酸化膜３１を介して形成されるポリＳｉＧｅゲート３２」は、本願発明の「前記チャネルボデイ部上にゲート絶縁膜を介して形成されるゲート電極」に相当するといえる。
エ　引用発明１の「ｐＭＯＳＦＥＴのチャネル層を含む、Ｇｅ組成ｘが、ゲートの中心付近で最大となり、ソース及びドレイン領域３４，３５で最小となる歪みＳｉ１−ｘ　Ｇｅｘ　層２０」との構成から、「歪みＳｉ１−ｘ　Ｇｅｘ　層２０」は、「チャネル層」を含んでいると認められる。他方、本願発明においても、「チャネルボデイ部を含み、第１の半導体材料で構成される第１の半導体層」と特定していることから、「第１の半導体層」は「チャネルボディ部」を含んでいると認められる。
　そうすると、引用発明１の「歪みＳｉ１−ｘ　Ｇｅｘ　層２０」は、本願発明の「第１の半導体層」に相当するといえる。
　また、本願発明において、「第１の半導体材料で構成される第１の半導体層」と特定していることから、引用発明１の「歪みＳｉ１−ｘ　Ｇｅｘ　層２０」を構成する「Ｓｉ１−ｘ　Ｇｅｘ」が本願発明の「第１の半導体材料」に相当するといえる。
オ　引用発明１の「ソース及びドレイン領域３４、３５の上部を構成する半導体層」との構成から、上記半導体層は、ソース及びドレイン領域３４、３５の一部を含んでいると認められる。他方、本願発明は、「前記電界効果トランジスタのｎ型のソース及びドレイン並びにそのコンタクト部の少なくとも一方を含む第２の半導体材料で構成される第２の半導体層」と特定していることから、「第２の半導体層」は「ソース及びドレイン」を含んでいると認められる。
　そうすると、引用発明１の「ソース及びドレイン領域３４、３５の上部を構成する半導体層」は、本願発明の「第２の半導体層」に相当するといえる。
　また、本願発明において「第２の半導体材料で構成される第２の半導体層」と特定していることから、引用発明１の「ソース及びドレイン領域３４、３５の上部を構成する半導体層」を構成する「半導体材料」が本願発明の「第２の半導体材料」に相当するといえる。
カ　上記エ及びオより、引用発明１の「ｐ型のソース及びドレイン領域３４、３５の上部を構成する半導体層の半導体材料のバンドギャップは、チャネル層を含む歪みＳｉ１−ｘ　Ｇｅｘ　層２０のバンドギャップより大き」いとの構成は、本願発明の「前記第２の半導体材料のバンドギャップが前記第１の半導体バンドギャップより大き」いとの構成に相当するといえる。
キ　上記エ及びオより、引用発明１の「ソース及びドレイン領域３４、３５の上部を構成する半導体層とチャネル層を含む歪みＳｉ１−ｘ　Ｇｅｘ　層２０とが接して設けられている」構成は、本願発明の「記第１の半導体層と前記第２の半導体層が接して設けられている」構成に相当するといえる。　
ケ　以上をまとめると本願発明と引用発明１の一致点及び相違点は次のとおりである。
（ア）　一致点
「絶縁層上にチャネルボディ部を有する電界効果トランジスタであって、
  前記電界効果トランジスタのチャネルボデイ部を含み、第１の半導体材料で構成される第１の半導体層と、
  前記電界効果トランジスタのｎ型のソース及びドレイン並びにそのコンタクト部の少なくとも一方を含む第２の半導体材料で構成される第２の半導体層と、
　前記チャネルボデイ部上にゲート絶縁膜を介して形成されるゲート電極と、
　前記第２の半導体材料のバンドギャップが前記第１の半導体バンドギャップより大きく、　
  前記第１の半導体層と前記第２の半導体層が接して設けられていることを特徴とする電界効果トランジスタ。」
（イ）　相違点
・相違点１
　一致点における「絶縁層上にチャネルボディ部を有する電界効果トランジスタ」において、本願発明は、「絶縁材料で基板と電気的に絶縁され」る「電界効果トランジスタ」と特定しているのに対し、引用発明１は、「基板」が特定されていない点。
・相違点２
　本願発明は、「フローティングボデイとなるチャネルボデイ部にホールを蓄積して情報を記憶する電界効果トランジスタからなるキャパシタレスランダムアクセスメモリ」と特定しているのに対し、引用発明１は、チャネル層が「フローティングボデイ」であること、及び、チャネル層に「ホールを蓄積して情報を記憶する」「キャパシタランダムアクセスメモリ」が特定されていない点。
・相違点３
　本願発明は、「ｎ型のソース及びドレイン」及び「ｐ型のチャネルボデイ部」、と特定しているのに対し、引用発明１は、「ｐ型のソース及びドレイン領域」と特定し、「チャネル層」は導電型が特定されていない点。
（５）　相違点についての検討
　相違点２について検討する。
　引用文献２には、チャネル層が「フローティングボデイ」であること、及び、チャネル層に「ホールを蓄積して情報を記憶する」「キャパシタランダムアクセスメモリ」について開示も示唆もない。よって、相違点２に係る構成は、引用発明１及び引用発明２から、当業者が容易に成し得るものではない。
　また、上記（３）イより、引用発明３は、「ｐ型シリコン層３上にはｐ型シリコンゲルマニウム層４、ｐ型シリコン層５が順次設けられ、ｐ型シリコン層５の両端側に、ｎ型ドレイン拡散層６およびｎ型ソース拡散層７が選択的に形成されているｎチャネルＭＯＳトランジスタからなるメモリセルにおいて、チャネル領域下に、ｐ型シリコン層３とｐ型シリコンゲルマニウム層４から形成されるヘテロ接合及びｐ型シリコンゲルマニウム層４とｐ型シリコン層５から形成されるヘテロ接合を有するダブルヘテロ接合構造を有し、正孔を２つのヘテロ接合間のｐ型シリコンゲルマニウム層４内に閉じ込め、ｐ型シリコンゲルマニウム層４内に閉じ込まれた正孔の量の違いを記憶信号に利用するメモリセル。」と特定されている。引用発明１は「ＭＯＳＦＥＴ」 についての技術であり、引用発明３はメモリセルについての技術であるから、引用発明１に引用発明３を適用する動機付けがない。さらに、引用発明３は、チャネル領域下のｐ型シリコンゲルマニウム層４内に正孔が閉じ込められていることを特定されており、チャネル領域に正孔を閉じ込めることは特定されていない。よって、相違点２に係る構成は引用文献３に開示も示唆もされていないと認められる。
　よって、相違点２に係る構成は引用発明１及び引用発明３から当業者が容易に成し得るものではない。
　したがって、相違点２に係る構成に想到することは、引用文献１ないし３に基づいて当業者が容易に成し得ることではない。
（６）　小括
　したがって、本願発明は、当業者が引用発明１ないし３に基づいて容易に発明をすることができたとはいえない。
　本願の請求項２−１４に係る発明は、本願発明をさらに限定したものであるので、本願発明と同様に、当業者が引用発明に基づいて容易に発明をすることができたとはいえない。
　よって、原査定の理由によっては、本願を拒絶することはできない。
第５　当審拒絶理由について
１．当審拒絶理由の概要
　理由１．この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第１号に規定する要件を満たしていない。 
　理由２．この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第２号に規定する要件を満たしていない。 
　　　　　　　　　　　　　　　　　　　　記
Ａ　理由１ 
 ・請求項１−１９ 
　本願明細書には、図面とともに以下の事項が記載されている。なお、下線は当合議体において付加したものである。 
 （ア）「【発明の詳細な説明】 
【技術分野】 
【０００１】 
　本発明は、半導体装置及びその製造方法に関し、詳しくは、
絶縁材料で基板と電気的に絶縁されたフローテイングボデイセル（Floating Body Cell；以下、ＦＢＣ）型のキャパシタレスＲＡＭ（Random Access Memory）及びその製造方法に関する。 
【背景技術】 
【０００２】 
　
従来のＤＲＡＭはキャパシタに電荷を蓄えて情報を記憶させていた。高集積化を行なうために個々のキャパシタは占有領域（フットプリント）が微細化されて極めて小さく、必要とする容量を得るには高アスペクト比の形状となり、その製造が難しくなってきている。これを克服するために、キャパシタを用いずにトランジスタのフローテイングボデイ効果を用いて上方を記憶するセル（ＦＢＣ）が提案されている。
【０００３】 
　
ＦＢＣ型ＲＡＭは、ＳＯＩ（Silicon On Insulator）基板上に形成した電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）のフローテイングボデイに多数のキャリアを蓄積して、データを記憶する。
【０００４】 
　しかし、
フローテイングボデイ効果を所望の一定時間にわたって保持することがいまだ不十分な状況にある。すなわち、キャパシタを用いるＤＲＡＭをＦＢＣ型ＲＡＭに置き換えるには、キャリアをボデイに蓄えて保持する時間が短い、すなわちリフレッシュ時間が短すぎるという課題があった。例
 ・・・・ 
【発明の開示】 
【発明が解決しようとする課題】 
【０００６】 
　
本発明の目的は、上記課題に鑑み、リテンションタイム(情報保持時間)を大きくすることで、リフレッシュサイクルを長くでき、消費電力を大幅に低減できるキャパシタレスＲＡＭを提供することにある。
【０００７】 
　また、本発明の目的は、このようなキャパシタレスＲＡＭを論理装置（Logic Device）に混載した半導体システム、例えば、メモリセルアレイ等を提供することにある。さらに本発明の目的は、このようなキャパシタレスＲＡＭ又はメモリセルアレイを用いたメモリ装置、例えば、メモリカード、パッケージ装置、メモリモジュール等を提供することにある。 」 
 （イ）「【発明の効果】 
【００２７】 
　（１）　
本発明に係るＦＢＣ型キャパシタレスＲＡＭ（以下、ＦＢＣ型ＲＡＭ）では、フローテイングボデイとなるチャネルボデイ部を所定のバンドギャップを有する第１の半導体で構成し、ＦＥＴのソース・ドレイン部に接続されるコンタクトプラグと前記第１の半導体との間に、少なくとも前記第１の半導体よりもバンドギャップの大きい第２の半導体を設けたことで、チャネルボデイ部にあるホールから見たソース・ドレイン側のエネルギー障壁が高くなる。これにより電荷（ホール）の蓄積量が大きくなり、このホールの蓄積時とホールの引き抜き時との閾値電圧差を大きくすることができる。その結果、リテンションタイム（情報保持時間）を大きくできる。従って、リフレッシュサイクルを長くでき、消費電力を大幅に低減できる効果がある。
【００２８】 
　（２）　本発明では、キャパシタ製造を行う必要が無いので、シリコン半導体製造プロセスに大きな変更を加えることなく、既存の材料とプロセスを導入することにより、コスト上昇を抑制した安価なデバイスを製造できる。
【００２９】 
　（３）　記憶データの読み出しが非破壊であり、容量記憶型の従来のＤＲＡＭと比較して、リフレッシュ動作時間を短くできるので、高速化できる。
【００３０】 
　（４）　 本発明に係るＦＢＣ型ＲＡＭでは、ＳＲＡＭよりもセルトランジスタの数が少なくて済むことから、高集積化ができる。また、ｌｏｇｉｃデバイスと互換プロセスで製造が可能で、混載デバイスへの組み込みが容易である。」 
【発明を実施するための最良の形態】 
【００３１】 
　以下、本発明について、具体例を挙げて説明するが、本発明はこれらのみに限定されるものではない。 
【００３２】 
　
本発明に係るＦＢＣ型ＲＡＭでは、電荷をボデイと呼ばれる半導体領域に蓄えて情報を記憶する。
【００３３】 
　本発明では、半導体領域に電荷を蓄える書き込み動作において電荷を蓄える効率を高めて、その結果、オン状態とオフ状態の特性をより明確にして読み出し動作のマージンを広くし、情報の保持時間を大きくすることができる。 
【００３４】 
　
〔第１の実施形態〕 
　
図１に本発明の第１の実施例である絶縁膜で囲まれたｎ型ＭＯＳのフローテイングボデイセル（ＦＢＣ）の要部構造を示す。半導体基板１上に埋め込み絶縁膜２、ボデイ領域３、素子分離絶縁膜４、ゲート絶縁膜５、ゲート電極７（ゲート多結晶シリコン７−１、ゲート金属層７−５）、キャップ絶縁膜８、サイドウオールスペーサー９、ソース・ドレイン領域１０、絶縁膜（１） １１、コンタクトプラグ１２、配線（Ｍ１） １３、絶縁膜（２） １４、ビア・プラグ（１） １５、ビット線１６、絶縁膜（２） １７、配線（Ｍ３） １９、保護絶縁膜２０より構成されている。ここでボデイ領域３は第１の半導体であるｐ型のＳｉＧｅであり、ソース・ドレイン領域１０を構成する第２の半導体であるｎ型Ｓｉよりバンドギャップが小さい。
【００３５】 
　また、
このボデイ領域３は埋め込み絶縁膜２によって半導体基板１と分離されている。また、素子分離絶縁膜４によって隣接する素子と電気的に分離されている。
【００３６】 
　
本構造はボデイ領域３を構成する第１の半導体のバンドギャップよりも、ソース・ドレイン領域１０を構成する第２の半導体のバンドギャップを大きくするように差を設けたことに特徴がある。
【００３７】 
　通常のＳｉ（Ｅｇ＝１．１２ｅＶ）をソース・ドレイン領域１０とし、ＧｅをドープしたＳｉＧｅをボデイ領域３に用いる。ＳｉにＧｅを１５atomic％ドーピングするとＥｇは約１．００ｅＶで、Ｓｉのそれより小さくできる。 
【００３８】 
　
この特徴により電荷（ホール）をボデイ領域３に蓄える際、ボデイ領域３にあるホールから見たソース・ドレイン領域１０のエネルギー障壁が大きいので、蓄えられるホール（正電荷）数を多くすることができる。
 ・・・・ 
【００４３】 
　〔第２の実施形態〕 
　次に、図３Ａ〜図３Ｅに変形例（第２の実施例）を示す。 
【００４４】 
　基板１上に埋め込み絶縁膜２の形成されたＳＯＩ基板を用い、埋め込み絶縁膜２上の半導体層（ボデイ領域３）はｐ型ＳｉＧｅとし、素子分離絶縁膜４、ゲート絶縁膜５、多結晶シリコン７−１、金属層７−５、キャップ絶縁膜８を順次形成してから加工してゲート電極７を形成する。 
【００４５】 
　ここでゲート絶縁膜５はシリコン酸化膜や窒素を含むシリコン酸窒化膜を用いることができる。シリコン酸窒化膜は多結晶シリコンの中に含まれるドーパントの浸透に優れた耐性を示すので好ましい。 
【００４６】 
　ここで金属層７−５はタングステンシリサイド、チタンシリサイド、コバルトシリサイドなどの金属シリサイドとすることも可能である。あるいは金属層７−５をタングステンなどの金属とＴｉＮあるいはＷＮなどの金属窒化物を含むバリアメタルとの積層膜で構成するとさらに低抵抗のゲート電極が得られる。ゲート電極を低抵抗とすることにより動作速度が速い回路が実現できる。そして、このゲート電極７をマスクとして自己整合的にｎ型不純物イオンの注入を行ってｎ型のソース・ドレイン領域１０を形成する。さらにサイドウオールスペーサー９を形成して、図３Ａの構造を形成する。 
【００４７】 
　つづいてソース・ドレイン１０の一部を除去し、溝１０−５を形成する。この時、素子分離絶縁膜４とゲート電極及びサイドウオールスペーサー９に対して自己整合加工を適用でき、
図３Ｂの構造を得る。つづいて、Ｓｉ層１０−７を選択エピタキシャル法で前記溝１０−５を埋めて形成する（図３Ｃ）
この構造においても、ボデイ領域３のホールに対して、ソース・ドレイン１０の一部に形成したＳｉ層１０−７のエネルギー障壁が高くなるので、ホールの蓄積効率が高まる。
【００４８】 
　
〔第３の実施形態〕 
　更に、別の変形例（第３の実施例）を示す。図４（ａ）は多結晶シリコン６−１を形成したフローテイング構造のトランジスタの断面構造である。この多結晶シリコン６−１はダミーゲートであり、半導体層３−１はｐ型Ｓｉであり、その他の符号は前記と同じである。次に、平坦化絶縁膜１１を形成し（図４（ｂ））、ダミーゲートである多結晶シリコンゲート６−１をエッチングして除去する。 
【００４９】 
　続いて
ダミーゲートを除去した部分（６−２）からｐ型Ｓｉ半導体層（３−１）にＧｅをドープしてＧｅドープｐ型Ｓｉ領域（３−５）を形成する（図４（ｃ））
【００５０】 
　
〔第４の実施形態〕 
　次に、さらに別の実施例（第４の実施例）を示す。図５にリセス（溝）ゲート型ＦＢＣの構造及びその作製手順を示す。まず、
図５Ａに示すように、埋め込み絶縁膜２とボデイ領域３のｐ型ＳｉＧｅとｎ型Ｓｉ層３−７を備えたＳｉ基板１（ＳＯＩ基板）を準備する。
【００５１】 
　上記のリセスゲート型ＦＢＣでは、第１の実施形態に示したボデイ構造を有するＦＢＣをリセスゲート型に変更した例を示したが、これに限定されるものではなく、第２又は第３の実施形態で説明したボデイ構造に対しても適用可能である。 
【００５２】 
　
〔第５，第６の実施形態〕
　次に、別の変形例（第５，第６の実施例）を示す。図６Ａ、図６Ｂはコンタクト部の下部に積み上げ型シリコン領域１２−５を形成したものである。
ボデイ領域３とソース・ドレイン領域１０はバンドギャップが小さい第１の半導体（ｐ型ＳｉＧｅ等）で形成し、ソース・ドレイン領域に接する領域にバンドギャップが大きい第２の半導体を積み上げて配置する。 
【００５３】 
　図６Ａでは、コンタクト部の下部構造として積み上げ型シリコン領域１２−５を形成しており、図６Ｂでは、ソース・ドレイン領域全面を覆うように積み上げ型シリコン領域１２−５を形成している。例えば、図６Ａの構造を得るには、第１の層間絶縁膜１１にソース及びドレイン領域に到達するコンタクトホールを形成した後、コンタクトホール内にエピタキシャル成長により積み上げ型シリコン領域１２−５を形成し、さらにその上にコンタクトプラグ１２を形成すればよい。図６Ｂの構造を得るには、第１の層間絶縁膜１１を形成する前にエピタキシャル成長により積み上げ型シリコン領域１２−５を形成し、さらに保護絶縁膜１２−６を形成し、その後、常法に従って、上部の構造を形成する。なお、ゲート電極の構造については、図６Ａに示すようにリセスゲート、図６Ｂに示すプレーナゲートのいずれでも良い。なお、ゲート電極とサイドウオールスペーサー９との間に側壁保護膜（１）９−１、側壁保護膜（２）９−２を形成した例を示しているが、これに限定されるものではない。また、ゲート電極７として、ゲート多結晶シリコン７−１と金属層７−５との間にバリア層（７−２，７−３）を形成した例を示している。バリア層としては、導電性の金属の窒化膜を含む膜を用いることができる。公知のＴｉＮ、ＷＮ、ＴｉＮ／Ｔｉ、ＴｉＮ／ＴｉＳｉ、ＷＮ／Ｓｉ積層構造などが挙げられる。 
【００５４】 
　また、後述する変形例で説明するようにドレイン側に複数のバンドギャップの異なる材料を使用する場合に、第１〜第３の実施形態で説明したボデイ構造の上にさらにバンドギャップの大きな積み上げ半導体層を設けることもできる。また、第２の実施形態で説明した埋め込み半導体層と積み上げ半導体層の組み合わせ、例えば、ソース領域を埋め込み半導体層とし、ドレイン領域上に積み上げ半導体層を形成することも可能である。 
【００５５】 
　この他、構成部材はバンドギャップの違う部材であればＳｉやＳｉＧｅに限らず、他の化合物半導体を用いても良い。バンド構造でいうと、ボデイ領域に蓄えられるホールから見たエネルギー障壁が高くなるバンド構造であればよい。バンドギャップ差（ΔＥｇ）としては、０．０５ｅＶ以上であることが好ましく、０．１ｅＶ以上であることがより好ましい。」 
  
　したがって、上記（ア），（イ）の記載（特に発明の詳細な説明の第１〜６の実施形態（図１，３Ｅ，４（ｄ），５Ｅ，６Ａ，６Ｂ）及び【００２７】等の記載）を考慮すると、発明の詳細な説明には、以下の構成（ａ）〜（ｅ）によって、電荷（ホール）の蓄積量が大きくでき、発明の詳細な説明に記載の、「フローテイングボデイ効果を所望の一定時間にわたって保持することがいまだ不十分な状況にある。すなわち、キャパシタを用いるＤＲＡＭをＦＢＣ型ＲＡＭに置き換えるには、キャリアをボデイに蓄えて保持する時間が短い、すなわちリフレッシュ時間が短すぎるという課題」（【０００４】）を解決したものと認められる。 
（ａ）絶縁材料で基板と電気的に絶縁され、フローテイングボデイとなるチャネルボディ部にホールを蓄積して情報を記憶する電界効果トランジスタから成るキャパシタレスランダムアクセスメモリであること。 
（ｂ）電界効果トランジスタのｐ型のチャネルボディ部を含み、第１の半導体材料で構成される第１の半導体層と、前記電荷効果トランジスタのｎ型のソース及びドレイン並びにそのコンタクト部の少なくとも一方を含む第２の半導体材料で構成される第２の半導体層を有すること。 
（ｃ）チャネルボディ部上にゲート絶縁膜を介して形成されるゲート電極を有すること。 
（ｄ）第２の半導体材料のバンドギャップが第１の半導体バンドギャップより大きいこと。 
（ｅ）第１の半導体層と第２の半導体層が接して設けられていること。 
  
　しかしながら、本願請求項１，１０に係る発明には、（ａ）〜（ｅ）の全ての構成が記載されていない。よって、本願請求項１，１０に係る発明は課題を解決するための手段が反映しておらず、発明の詳細な説明に記載されたものとは認めることができない。 
　請求項１，１０を引用している請求項２−９，１１−１９に係る発明も同様である。 
Ｂ　理由２ 
 ・請求項１−１９ 
　請求項１には、「フローティングボディセル構造を有するｎ型電界効果トランジスタと、前記電界効果トランジスタの下に絶縁層を有する半導体装置であって、 
　前記電界効果トランジスタは、所定のバンドギャップを有する第１の半導体を含む第１の領域と前記第１の半導体よりもバンドギャップが大きい第２の半導体を含む第２の領域を含み、 
　前記電界効果トランジスタのチャネルボデイ部は前記第１の領域に配置され、前記チャネルボデイ部における前記第１の領域が前記絶縁層にまで延びており、 
　前記第２の領域は、前記第２の半導体で構成される第３の領域を含み、前記第３の領域は前記絶縁層に隣接していないことを特徴とする半導体装置。」 
との記載がある。 
　当該記載では、「ｎ型電界効果トランジスタ」において、「第１の領域」、「第２の領域」、「第３の領域」が具体的にどこに形成されているのかが不明である。よって、請求項１に記載の「ｎ型電界効果トランジスタ」及び「半導体装置」が具体的にどのような構成をしているのか不明である。したがって、請求項１に係る発明は不明確である。 
　請求項１を引用している請求項２−９に係る発明も同様である。 
　請求項１０及び請求項１０を引用している請求項１１−１９に係る発明も同様である。 
２　当審拒絶理由の判断
（１）　本件補正によって、本願の請求項１は次のように補正された。
　
「【請求項１】
　絶縁材料で基板と電気的に絶縁され、フローティングボデイとなるチャネルボデイ部にホールを蓄積して情報を記憶する電界効果トランジスタからなるキャパシタレスランダムアクセスメモリであって、
　前記電界効果トランジスタのｐ型のチャネルボデイ部を含み、第１の半導体材料で構成される第１の半導体層と、
　前記電界効果トランジスタのｎ型のソース及びドレイン並びにそのコンタクト部の少なくとも一方を含む第２の半導体材料で構成される第２の半導体層と、
　前記チャネルボデイ部上にゲート絶縁膜を介して形成されるゲート電極と、を備え、　　
　前記第２の半導体材料のバンドギャップが前記第１の半導体バンドギャップより大きく、
　前記第１の半導体層と前記第２の半導体層が接して設けられていることを特徴とするキャパシタレスランダムアクセスメモリ。」
（２）　本願の請求項１は、本件補正により、上記１（１）に記載の（ａ）〜（ｅ）の全ての構成が記載されるものとなった。よって、本願の請求項１に係る発明は、課題を解決するための手段が反映しており、発明の詳細な説明に記載されたものと認められる。また、請求項１を引用している請求項２−１４に係る発明も発明の詳細な説明に記載されたものと認められる。
　よって、当該拒絶理由Ａは解消した。
（３）　本願の請求項１に係る発明は、本件補正により明確となった。また、請求項１を引用している請求項２−１４に係る発明も、明確となった。
　よって、当該拒絶理由Ｂは解消した。　
第６　むすび
　以上のとおり、原査定の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する