【事件の表示】
　特許第５８１１４２３号に関する訂正審判事件について、次のとおり審決する。
【結　論】
　特許第５８１１４２３号の明細書及び特許請求の範囲を本件審判請求書に添付された訂正明細書及び特許請求の範囲のとおり一群の請求項ごとに訂正することを認める。
【理　由】
第１　手続の経緯
　本件特許第５８１１４２３号（以下「本件特許」という。）は、平成２４年３月２日に出願した特願２０１２−４６０２３号の一部を平成２６年４月２４日に新たな特許出願（特願２０１４−８９７１６号）としたものであって、平成２７年１０月２日に特許権の設定の登録がなされ、平成２７年１０月１６日に本件訂正審判の請求がなされた。
　
第２　審判請求の趣旨
　本件審判請求の趣旨は、本件特許の明細書（以下「本件特許明細書」という。）及び特許請求の範囲を、本件審判請求書に添付した訂正明細書及び特許請求の範囲のとおり一群の請求項ごとに訂正することを認める、との審決を求めるものである。
　
第３　訂正の内容
　本件特許の訂正の内容は、次のとおりである。
　１　訂正事項１（請求項１に係る訂正事項）
　訂正事項１は、訂正前の請求項１に「前記第二のレジスタの一のビットは、第一のフラグジスタとして機能するビットであり、」とあるのを、「前記第二のレジスタの一のビットは、第一の
フラグ
　
　２　訂正事項２（請求項１に係る訂正事項）
　訂正事項２は、訂正前の請求項１に「前記第二のレジスタの一のビットは、第二のフラグジスタとして機能するビットである、」とあるのを、「前記第二のレジスタの一のビットは、第二の
フラグ
あり、
　
　３　訂正事項３（請求項１に係る訂正事項）
　訂正事項３は、訂正前の請求項１に「
前記第一のフラグとは、第一のゼロフラグであり、
　
　４　訂正事項４（請求項１に係る訂正事項）
　訂正事項４は、訂正前の請求項１に「
前記第二のフラグとは、第二のゼロフラグである、
　
　５　訂正事項５（請求項２に係る訂正事項）
　訂正事項５は、訂正前の請求項２に「前記第二のレジスタの一のビットは、第一のフラグジスタとして機能するビットであり、」とあるのを、「前記第二のレジスタの一のビットは、第一の
フラグ
　
　６　訂正事項６（請求項２に係る訂正事項）
　訂正事項６は、訂正前の請求項２に「前記第二のレジスタの一のビットは、第二のフラグジスタとして機能するビットである、」とあるのを、「前記第二のレジスタの一のビットは、第二の
フラグ
あり、
　
　７　訂正事項７（請求項２に係る訂正事項）
　訂正事項３は、訂正前の請求項２に「
前記第一のフラグとは、第一のゼロフラグであり、
　
　８　訂正事項８（請求項２に係る訂正事項）
　訂正事項４は、訂正前の請求項２に「
前記第二のフラグとは、第二のゼロフラグである、
　
　９　訂正事項９（【０００６】に係る訂正事項）
　訂正事項９は、訂正前の明細書の【０００６】に「本発明は、ＣＰＵと、制御プログラムが少なくとも記憶されたＲＯＭと、データを一時記憶可能なＲＡＭと、を内蔵するマイクロコンピュータを備えた遊技台であって、前記遊技台は、スロットマシンであり、前記ＲＡＭの先頭アドレスの上位バイトは、前記ＲＯＭの先頭アドレスの上位バイトよりも大きく、前記ＣＰＵは、少なくとも第一のレジスタを有し、前記ＣＰＵは、少なくとも第二のレジスタを有し・・・前記第二のレジスタは、フラグレジスタであり、前記第二のレジスタの一のビットは、第一のフラグジスタとして機能するビットであり、前記第二のレジスタの一のビットは、第二のフラグジスタとして機能するビットである、ことを特徴とする遊技台である。」とあるのを、
　「本発明は、ＣＰＵと、制御プログラムが少なくとも記憶されたＲＯＭと、データを一時記憶可能なＲＡＭと、を内蔵するマイクロコンピュータを備えた遊技台であって、前記遊技台は、スロットマシンであり、前記ＲＡＭの先頭アドレスの上位バイトは、前記ＲＯＭの先頭アドレスの上位バイトよりも大きく、前記ＣＰＵは、少なくとも第一のレジスタを有し、前記ＣＰＵは、少なくとも第二のレジスタを有し・・・前記第二のレジスタは、フラグレジスタであり、前記第二のレジスタの一のビットは、第一の
フラグ
フラグ
あり、前記第一のフラグとは、第一のゼロフラグであり、前記第二のフラグとは、第二のゼロフラグである、
　
　１０　訂正事項１０（【０００７】に係る訂正事項）
　訂正事項１０は、訂正前の明細書の【０００７】に「また、ＣＰＵと、制御プログラムが少なくとも記憶されたＲＯＭと、データを一時記憶可能なＲＡＭと、を内蔵するマイクロコンピュータを備えた遊技台であって、前記遊技台は、ぱちんこ機であり、前記ＲＡＭの先頭アドレスの上位バイトは、前記ＲＯＭの先頭アドレスの上位バイトよりも大きく、前記ＣＰＵは、少なくとも第一のレジスタを有し、前記ＣＰＵは、少なくとも第二のレジスタを有し・・・前記第二のレジスタは、フラグレジスタであり、前記第二のレジスタの一のビットは、第一のフラグジスタとして機能するビットであり、前記第二のレジスタの一のビットは、第二のフラグジスタとして機能するビットである、ことを特徴とする遊技台である。」とあるのを、
　「また、ＣＰＵと、制御プログラムが少なくとも記憶されたＲＯＭと、データを一時記憶可能なＲＡＭと、を内蔵するマイクロコンピュータを備えた遊技台であって、前記遊技台は、ぱちんこ機であり、前記ＲＡＭの先頭アドレスの上位バイトは、前記ＲＯＭの先頭アドレスの上位バイトよりも大きく、前記ＣＰＵは、少なくとも第一のレジスタを有し、前記ＣＰＵは、少なくとも第二のレジスタを有し・・・前記第二のレジスタは、フラグレジスタであり、前記第二のレジスタの一のビットは、第一の
フラグ
フラグ
あり、前記第一のフラグとは、第一のゼロフラグであり、前記第二のフラグとは、第二のゼロフラグである、
　
　１１　訂正事項１１（【１０６１】に係る訂正事項）
　訂正事項１１は、訂正前の明細書の【１０６１】に「また、本実施形態に係る遊技機（例えば、スロットマシン１１００）は、ＣＰＵ（例えば、ＣＰＵ１３０４）と、制御プログラムが少なくとも記憶されたＲＯＭ（例えば、ＲＯＭ１３０６）と、データを一時記憶可能なＲＡＭ（例えば、ＲＡＭ１３０８）と、を内蔵するマイクロコンピュータを備えた遊技台であって、前記遊技台は、スロットマシンであり、前記ＲＡＭの先頭アドレスの上位バイトは、前記ＲＯＭの先頭アドレスの上位バイトよりも大きく、前記ＣＰＵは、少なくとも第一のレジスタ（例えば、特定レジスタ）を有し、前記ＣＰＵは、少なくとも第二のレジスタ（例えば、フラグレジスタ）を有し・・・前記第二のレジスタは、フラグレジスタ（例えば、Ｆレジスタ）であり、前記第二のレジスタの一のビットは、第一のフラグジスタ（例えば、ゼロフラグ）として機能するビットであり、前記第二のレジスタの一のビットは、第二のフラグジスタ（例えば、セカンドゼロフラグ）として機能するビットである、ことを特徴とする遊技台である。」とあるのを、
　「また、本実施形態に係る遊技機（例えば、スロットマシン１１００）は、ＣＰＵ（例えば、ＣＰＵ１３０４）と、制御プログラムが少なくとも記憶されたＲＯＭ（例えば、ＲＯＭ１３０６）と、データを一時記憶可能なＲＡＭ（例えば、ＲＡＭ１３０８）と、を内蔵するマイクロコンピュータを備えた遊技台であって、前記遊技台は、スロットマシンであり、前記ＲＡＭの先頭アドレスの上位バイトは、前記ＲＯＭの先頭アドレスの上位バイトよりも大きく、前記ＣＰＵは、少なくとも第一のレジスタ（例えば、特定レジスタ）を有し、前記ＣＰＵは、少なくとも第二のレジスタ（例えば、フラグレジスタ）を有し・・・前記第二のレジスタは、フラグレジスタ（例えば、Ｆレジスタ）であり、前記第二のレジスタの一のビットは、第一の
フラグ
フラグ
あり、前記第一のフラグとは、第一のゼロフラグであり、前記第二のフラグとは、第二のゼロフラグである、
　
　１２　訂正事項１２（【１０６２】に係る訂正事項）
　訂正事項１２は、訂正前の明細書の【１０６２】に「また、本実施形態に係る遊技機（例えば、ぱちんこ機１００）は、ＣＰＵ（例えば、ＣＰＵ３０４）と、制御プログラムが少なくとも記憶されたＲＯＭ（例えば、ＲＯＭ３０６）と、データを一時記憶可能なＲＡＭ（例えば、ＲＡＭ３０８）と、を内蔵するマイクロコンピュータを備えた遊技台であって、前記遊技台は、ぱちんこ機であり、前記ＲＡＭの先頭アドレスの上位バイトは、前記ＲＯＭの先頭アドレスの上位バイトよりも大きく、前記ＣＰＵは、少なくとも第一のレジスタ（例えば、特定レジスタ）を有し、前記ＣＰＵは、少なくとも第二のレジスタ（例えば、フラグレジスタ）を有し・・・前記第二のレジスタは、フラグレジスタ（例えば、Ｆレジスタ）であり、前記第二のレジスタの一のビットは、第一のフラグジスタ（例えば、ゼロフラグ）として機能するビットであり、前記第二のレジスタの一のビットは、第二のフラグジスタ（例えば、セカンドゼロフラグ）として機能するビットである、ことを特徴とする遊技台である。」とあるのを、
　「また、本実施形態に係る遊技機（例えば、ぱちんこ機１００）は、ＣＰＵ（例えば、ＣＰＵ３０４）と、制御プログラムが少なくとも記憶されたＲＯＭ（例えば、ＲＯＭ３０６）と、データを一時記憶可能なＲＡＭ（例えば、ＲＡＭ３０８）と、を内蔵するマイクロコンピュータを備えた遊技台であって、前記遊技台は、ぱちんこ機であり、前記ＲＡＭの先頭アドレスの上位バイトは、前記ＲＯＭの先頭アドレスの上位バイトよりも大きく、前記ＣＰＵは、少なくとも第一のレジスタ（例えば、特定レジスタ）を有し、前記ＣＰＵは、少なくとも第二のレジスタ（例えば、フラグレジスタ）を有し・・・前記第二のレジスタは、フラグレジスタ（例えば、Ｆレジスタ）であり、前記第二のレジスタの一のビットは、第一の
フラグ
フラグ
あり、前記第一のフラグとは、第一のゼロフラグであり、前記第二のフラグとは、第二のゼロフラグである、
　
　１３　訂正事項１３（【１０６９】に係る訂正事項）
　訂正事項１３は、訂正前の明細書の【１０６９】に「また、第一のフラグレジスタとして機能するビットと、第二のフラグレジスタとして機能するビットを有するフラグレジスタを備えることで、これらの二つのフラグを含む複数のフラグの値を変化させる命令や、二つのフラグのうちいずれか一方のみが変化する命令を実行することができ、これらを組み合わせることで、フラグレジスタの内容の変化とプログラムの実行の流れの関連性を複雑にすることができ、プログラムの解析を困難とし、不正なプログラムの解析を未然に防止できる場合がある。」とあるのを、
　「また、第一の
フラグ
フラグ
　
第４　当審の判断
　１　訂正事項１〜２、５〜６について
　（１）訂正の目的の適否について
　訂正前の請求項１〜２の「第一のフラグジスタ」、「第二のフラグジスタ」は、「フラグジスタ」が「フラグレジスタ」を意味するのか、「フラグ」を意味するのか、あるいは、それ以外のことを意味するのか明らかでなく不明瞭であった。
　
　そして、本件特許明細書には、「フラグレジスタ」に関して、「
Ｆレジスタは、命令が実行されると、その実行結果に従ってＦレジスタ内のビット７から順に
Ｚフラグ（ゼロフラグ）、ＳＺフラグ（セカンドゼロフラグ）
の各フラグが、１または０に変化したり、あるいは変化しなかったりする
　「
主制御部３００は、
Ｚフラグ、ＳＺフラグ
を有する８ビットのフラグレジスタを備えている。
　「前記第二のレジスタは、フラグレジスタ（例えば、Ｆレジスタ）であり、前記
第二のレジスタの一のビットは
（例えば、ゼロフラグ）として機能するビットであり
第二のレジスタの一のビットは
（例えば、セカンドゼロフラグ）として機能するビットである
　これらの記載によると、本件特許明細書には、フラグレジスタ（Ｆレジスタ）は、８ビットから構成され、８ビットの内の２つのビットは、Ｚフラグ（ゼロフラグ）、ＳＺフラグ（セカンドゼロフラグ）として機能することが示されている。　
　
　したがって、訂正事項１〜２、５〜６は、「フラグジスタ」を「フラグ」と特定することにより、「フラグレジスタ」の一つのビットがＺフラグ（ゼロフラグ）、ＳＺフラグ（セカンドゼロフラグ）といったフラグとして機能することを明確にするものであるから、明瞭でない記載の釈明を目的とするものである。
　ゆえに、訂正事項１〜２、５〜６は、特許法第１２６条第１項ただし書第３号に掲げる事項を目的とするものである。
　
　（２）訂正が本件特許明細書、特許請求の範囲又は図面（以下「本件特許明細書等」という。）に記載した事項の範囲内のものであるか否かについて
　上記（１）において検討したように、本件特許発明の「フラグレジスタ」が、「８ビットから構成され、８ビットの内の２つのビットは、Ｚフラグ（ゼロフラグ）、ＳＺフラグ（セカンドゼロフラグ）として機能する」ことは、本件特許細書等に記載されている（【００７３】、【０３２９】、【１０６１】〜【１０６２】を参照。）。
　
　したがって、訂正事項１〜２、５〜６は、本件特許明細書等の記載に基づくものであって、本件特許明細書等のすべてを総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものではなく、本件特許明細書等に記載した事項の範囲内のものである。
　ゆえに、訂正事項１〜２、５〜６は特許法第１２６条第５項の規定に適合する。
　
　（３）訂正が実質上特許請求の範囲を拡張し、又は変更するものであるか否かについて
　訂正事項１〜２、５〜６は、上記（１）において検討したように、明瞭でない記載の釈明を目的とするものであって、訂正の前後で特許請求の範囲に記載された発明の拡張又は変更はなく、実質上特許請求の範囲を拡張し又は変更するものではないから、特許法第１２６条第６項の規定に適合する。
　
　２　訂正事項３〜４、７〜８について
　（１）訂正の目的の適否について
　上記１（１）において検討したように本件特許明細書には、「フラグレジスタ」に関して、フラグレジスタを構成する８ビットの内の２つのビットは、Ｚフラグ（ゼロフラグ）、ＳＺフラグ（セカンドゼロフラグ）として機能することが記載されている（【００７３】、【０３２９】、【１０６１】〜【１０６２】を参照。）。
　
　したがって、訂正事項３及び７は、訂正前の請求項１及び２におけるフラグレジスタを構成するフラグとして機能するビットに関して、フラグがゼロフラグ（「第一のゼロフラグ」）であることを限定するものであり、また、訂正事項４及び８は、請求項１及び２におけるフラグレジスタを構成するフラグとして機能するビットに関して、フラグがセカンドゼロフラグ（「第二のゼロフラグ」）であることを限定するものであるから、特許法第１２６条第１項ただし書第１号に掲げる、特許請求の範囲の減縮を目的とする訂正に該当する。
　
　（２）訂正が本件特許明細書等に記載した事項の範囲内のものであるか否かについて
　上記（１）において検討したように、フラグレジスタを構成する８ビットの内の２つのビットが、Ｚフラグ（ゼロフラグ）、ＳＺフラグ（セカンドゼロフラグ）として機能することは、本件特許細書に記載されている（【００７３】、【０３２９】、【１０６１】〜【１０６２】を参照。）。
　
　したがって、訂正事項３〜４、７〜８は、本件特許明細書等の記載に基づくものであって、本件特許明細書等のすべてを総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものではなく、本件特許明細書等に記載した事項の範囲内のものである。
　ゆえに、訂正事項３〜４、７〜８は特許法第１２６条第５項の規定に適合する。
　
　（３）訂正が実質上特許請求の範囲を拡張し、又は変更するものであるか否かについて
　訂正事項３〜４、７〜８は、上記（１）において検討したように、特許請求の範囲の減縮を目的とするものであって、訂正の前後で特許請求の範囲に記載された発明の拡張又は変更はなく、実質上特許請求の範囲を拡張し又は変更するものではないから、特許法第１２６条第６項の規定に適合する。
　
　（４）独立特許要件 
　訂正後の請求項１及び２に記載されている事項により特定される発明について、特許出願の際独立して特許を受けることができないとする理由は見いだせない。 
 　したがって、訂正事項３〜４、７〜８は、特許法第１２６条第７項の規定に適合する。
　
　３　訂正事項９〜１３について
　（１）訂正の目的の適否について
　訂正事項９及び１１は、訂正事項１〜４に係る訂正に伴って、特許請求の範囲の請求項１の記載と発明の詳細な説明の記載との整合を図るために、本件特許明細書の【０００６】及び【１０６１】の記載を訂正するものである。
　訂正事項１０及び１２は、訂正事項５〜８に係る訂正に伴って、特許請求の範囲の請求項２の記載と発明の詳細な説明の記載との整合を図るために、本件特許明細書の【０００７】及び【１０６２】の記載を訂正するものである。
　訂正事項１３は、訂正事項１〜８に係る訂正に伴って、特許請求の範囲の請求項１及び２の記載と発明の詳細な説明の記載との整合を図るために、本件特許明細書の【１０６９】の記載を訂正するものである。
　したがって、訂正事項９〜１３は、特許法第１２６条第１項ただし書第３号に掲げる「明瞭でない記載の釈明」を目的とするものである。
　
　（２）訂正が本件特許明細書等に記載した事項の範囲内のものであるか否かについて 
　訂正事項９〜１３は、上記（１）において検討したように、請求項１及び２を訂正する訂正事項１〜８に係る訂正に伴い、本件特許明細書の対応する箇所の訂正を行うものであり、上記１（２）及び２（２）で検討したとおり、訂正事項１〜８は、本件特許明細書等の記載に基づくものである。
　そして、訂正事項１〜８は、本件特許明細書等の全ての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものではないから、同様にして、訂正事項９〜１３は、本件特許明細書等に記載した事項の範囲内のものである。
　したがって、訂正事項９〜１３は特許法第１２６条第５項の規定に適合する。
　
　（３）訂正が実質上特許請求の範囲を拡張し、又は変更するものであるか否かについて
　訂正事項９〜１３は、上記（１）において検討したように、明瞭でない記載の釈明を目的とするものであって、訂正の前後で特許請求の範囲に記載された発明の拡張又は変更はなく、実質上特許請求の範囲を拡張し、又は変更するものには該当しないから、特許法第１２６条第６項の規定に適合する。
　
第５　むすび
　以上のとおりであるから、本件訂正審判の請求に係る訂正事項１〜２、５〜６、９〜１３は、特許法第１２６条第１項ただし書第３号に掲げる事項を目的とするものであり、かつ、同条第５〜６項の規定に適合するものであり、本件訂正審判の請求に係る訂正事項３〜４、７〜８は、特許法第１２６条第１項ただし書第１号に掲げる事項を目的とするものであり、かつ、同条第５〜７項の規定に適合するものである。
　
　よって、結論のとおり審決する。