(57)【要約】  ロックアップタイムを短縮化するとともに、カウンタのビット数を増大させることなくＬｏｃｋ  Ｒａｎｇｅを拡張し、かつ、Ｌｏｃｋ  Ｔａｒｇｅｔから外れた場合にも敏速にそのＬｏｃｋ  Ｔａｒｇｅｔに戻るようにする。  位相比較器１１ａ，１１ｂと、カウンタ１２ａ，１２ｂと、ＤＡコンバータ１３ａ，１３ｂとをそれぞれ複数備え、ＤＡコンバータ１３ａ，１３ｂの単位ビットあたりの分解能をそれぞれ異ならせるようにする。加算要素１４が、それらＤＡコンバータ１３ａ，１３ｂから出力された遅延時間信号の示す遅延時間を加算し、ＢＩＡＳ１５が、その遅延時間の総和を、遅延素子群１６における遅延素子の遅延時間に変換し、出力信号に与える。【特許請求の範囲】
【請求項１】
同一の遅延量を有する複数の遅延素子を従属接続し、これら複数の遅延素子の各段から出力信号をそれぞれ出力する遅延素子群を備えた遅延ロックループ回路であって、
入力信号と前記出力信号とを入力し、位相信号を出力する複数の位相比較器と、
対応する位相比較器から前記位相信号を入力し、制御信号を出力する複数のカウンタと、
対応するカウンタから前記制御信号を入力し、この入力した制御信号のビット値に対応した遅延時間を示す遅延時間信号を出力する複数の遅延時間取得部と、
これら複数の遅延時間取得部からそれぞれ出力された各前記遅延時間信号の示す遅延時間を加算する加算部と、
この加算部で加算された遅延時間の和を前記遅延素子群における各前記遅延素子の遅延時間に変換する遅延時間制御部とを備え、
前記複数の遅延時間取得部は、前記制御信号のビット値に対応した遅延時間に関する単位ビットあたりの分解能を、それぞれ異なった分解能とする
ことを特徴とする遅延ロックループ回路。
【請求項２】
前記複数の位相比較器が、第一及び第二の位相比較器からなり、
前記第一の位相比較器が、前記入力信号に対する前記出力信号の位相の遅れ又は進みにもとづき、ＵＰ又はＤＯＷＮのいずれか一方を示す位相信号を出力し、
前記第二の位相比較器が、前記入力信号に対する前記出力信号の位相の遅れ，進み又は同位相にもとづき、ＵＰ，ＤＯＷＮ又はＨＯＬＤのいずれか一つを示す位相信号を出力する
ことを特徴とする請求項１記載の遅延ロックループ回路。
【請求項３】
前記位相比較器が、前記入力信号と前記出力信号とのスキューを自動的に校正する自動校正回路を有した
ことを特徴とする請求項１又は２記載の遅延ロックループ回路。
【請求項４】
前記位相比較器が、
前記入力信号と前記出力信号とを入力するとともに、モード端子に校正信号が入力されると前記入力信号を選択し、この選択した入力信号を第一選択信号として出力する第一のセレクタ回路と、
前記入力信号を入力するとともに、この入力信号を第二選択信号として出力する第二のセレクタ回路と、
この第二のセレクタ回路から出力された前記第二選択信号を遅延させるデスキュー回路と、
前記第二選択信号に対する前記第一選択信号の位相の遅れ又は進みにもとづきＵＰ又はＤＯＷＮを示す位相信号を出力するデータ保持回路と、
前記自動校正回路とを有し、
この自動校正回路が、
前記データ保持回路からＵＰを示す位相信号を受けたときにのみカウントアップして、カウント信号を出力するカウンタを有し、
前記デスキュー回路が、
前記カウンタからの前記カウント信号にもとづいて、前記第二選択信号を遅延させる
ことを特徴とする請求項３記載の遅延ロックループ回路。
【請求項５】
前記複数の遅延時間取得部のそれぞれに異なる電流量を与えて、各前記遅延時間取得部ごとに単位ビットあたりの分解能を異なる値で定める電圧発生器を備えた
ことを特徴とする請求項１〜４のいずれかに記載の遅延ロックループ回路。
【請求項６】
ＵＰ，ＤＯＷＮ，ＨＯＬＤのいずれかを示す位相信号を出力する第一の位相比較器と、この第一の位相比較器から前記位相信号を受ける第一のカウンタと、前記電圧発生器により単位ビットあたりの分解能が比較的長い遅延時間で定められた第一の遅延時間取得部とを用いて、上位の分解能の遅延時間を前記出力信号に与え、
ＵＰ又はＤＯＷＮのいずれか一方を示す位相信号を出力する第二の位相比較器と、この第二の位相比較器から前記位相信号を受ける第二のカウンタと、前記電圧発生器により単位ビットあたりの分解能が比較的短い遅延時間で定められた第二の遅延時間取得部とを用いて、下位の分解能の遅延時間を前記出力信号に与える
ことを特徴とする請求項５記載の遅延ロックループ回路。
【請求項７】
前記加算部が、前記複数の遅延時間取得部から出力された遅延時間信号を示す電流パスをワイヤードＯＲで接続し、各電流の総和を前記加算された遅延時間として前記遅延時間制御部へ送る
ことを特徴とする請求項１〜６のいずれかに記載の遅延ロックループ回路。
【請求項８】
前記遅延時間制御部が、
前記加算部で加算された遅延時間を示す電流が流れる第一トランジスタと、前記遅延素子である第二トランジスタとを有し、
これら第一トランジスタと第二トランジスタとが、カレントミラー接続された
ことを特徴とする請求項１〜７のいずれかに記載の遅延ロックループ回路。
【請求項９】
第一の前記遅延時間取得部が小さい分解能を有し、第二の前記遅延時間取得部が大きい分解能を有し、
前記遅延ロックループ回路が、
第二の前記位相比較器から入力した位相信号、及び／又は、第一の前記カウンタから入力した桁移動信号にもとづいて、前記第一のカウンタに対しカウント値を半値にさせる信号を送るとともに、第二の前記カウンタに対しカウントをアップ又はダウンさせる信号を送るコントローラ回路を備え、
前記第一のカウンタが、第一の前記位相比較器からの位相信号にもとづきカウントをアップ又はダウンしたことでカウント値が所定範囲より上方又は下方に超過したときに、前記桁移動信号を前記コントローラ回路へ送る
ことを特徴とする請求項１〜８のいずれかに記載の遅延ロックループ回路。
【請求項１０】
前記第一のカウンタが、前記第一の位相比較器から入力したＵＰの位相信号にもとづきカウントをアップしたことで、カウント値が所定範囲より上方に超過したときに、Ｃａｒｒｙの桁移動信号を前記コントローラ回路へ送り、
前記コントローラ回路が、前記Ｃａｒｒｙの桁移動信号を受けるとともに、前記第二の位相比較器からＨＯＬＤの位相信号を受けると、前記第一のカウンタに対して、カウント値を半値にさせるＨａｌｆの信号を送るとともに、前記第二のカウンタに対して、カウント値をアップさせるＵＰの信号を送り、
前記第一のカウンタが、前記Ｈａｌｆの信号を受けると、前記カウント値を半値にし、
前記第二のカウンタが、前記ＵＰの信号を受けると、前記カウント値をアップさせる
ことを特徴とする請求項９記載の遅延ロックループ回路。
【請求項１１】
前記第一のカウンタが、前記第一の位相比較器から入力したＤＯＷＮの位相信号にもとづきカウントをダウンしたことで、カウント値が所定範囲より下方に超過したときに、Ｂｏｒｒｏｗの桁移動信号を前記コントローラ回路へ送り、
前記コントローラ回路が、前記Ｂｏｒｒｏｗの桁移動信号を受けるとともに、前記第二の位相比較器からＨＯＬＤの位相信号を受けると、前記第一のカウンタに対して、カウント値を半値にさせるＨａｌｆの信号を送るとともに、前記第二のカウンタに対して、カウント値をダウンさせるＤＯＷＮの信号を送り、
前記第一のカウンタが、前記Ｈａｌｆの信号を受けると、前記カウント値を半値にし、
前記第二のカウンタが、前記ＤＯＷＮの信号を受けると、前記カウント値をダウンさせる
ことを特徴とする請求項９又は１０記載の遅延ロックループ回路。
【請求項１２】
前記コントローラ回路が、前記第二の位相比較器からＵＰの位相信号を入力すると、前記第一のカウンタに対してＨａｌｆの信号を送るとともに、前記第二のカウンタに対してＵＰの信号を送り、
前記第一のカウンタが、前記Ｈａｌｆの信号を受けると、前記カウント値を半値にし、
前記第二のカウンタが、前記ＵＰの信号を受けると、前記カウント値をアップさせる
ことを特徴とする請求項９〜１１のいずれかに記載の遅延ロックループ回路。
【請求項１３】
前記コントローラ回路が、前記第二の位相比較器からＤＯＷＮの位相信号を入力すると、前記第一のカウンタに対してＨａｌｆの信号を送るとともに、前記第二のカウンタに対してＤＯＷＮの信号を送り、
前記第一のカウンタが、前記Ｈａｌｆの信号を受けると、前記カウント値を半値にし、
前記第二のカウンタが、前記ＤＯＷＮの信号を受けると、前記カウント値をダウンさせる
ことを特徴とする請求項９〜１２のいずれかに記載の遅延ロックループ回路。
【請求項１４】
同一の遅延量を有する複数の遅延素子を従属接続し、これら複数の遅延素子の各段から出力信号をそれぞれ出力する遅延素子群を備えた位相ロックループ回路であって、
入力信号と前記出力信号とを入力し、位相信号を出力する複数の位相比較器と、
対応する位相比較器から前記位相信号を入力し、制御信号を出力する複数のカウンタと、
対応するカウンタから前記制御信号を入力し、この入力した制御信号のビット値に対応した遅延時間を示す遅延時間信号を出力する複数の遅延時間取得部と、
これら複数の遅延時間取得部からそれぞれ出力された各前記遅延時間信号の示す遅延時間を加算する加算部と、
この加算部で加算された遅延時間の和を前記遅延素子群における各前記遅延素子の遅延時間に変換する遅延時間制御部とを備え、
前記複数の遅延時間取得部は、前記制御信号のビット値に対応した遅延時間に関する単位ビットあたりの分解能を、それぞれ異なった分解能とする
ことを特徴とする位相ロックループ回路。
【請求項１５】
前記複数の位相比較器が、第一及び第二の位相比較器からなり、
前記第一の位相比較器が、前記入力信号に対する前記出力信号の位相の遅れ又は進みにもとづき、ＵＰ又はＤＯＷＮのいずれか一方を示す位相信号を出力し、
前記第二の位相比較器が、前記入力信号に対する前記出力信号の位相の遅れ，進み又は同位相にもとづき、ＵＰ，ＤＯＷＮ又はＨＯＬＤのいずれか一つを示す位相信号を出力する
ことを特徴とする請求項１４記載の位相ロックループ回路。
【請求項１６】
前記位相比較器が、前記入力信号と前記出力信号とのスキューを自動的に校正する自動校正回路を有した
ことを特徴とする請求項１４又は１５記載の位相ロックループ回路。
【請求項１７】
前記位相比較器が、
前記入力信号と前記出力信号とを入力するとともに、モード端子に校正信号が入力されると前記入力信号を選択し、この選択した入力信号を第一選択信号として出力する第一のセレクタ回路と、
前記入力信号を入力するとともに、この入力信号を第二選択信号として出力する第二のセレクタ回路と、
この第二のセレクタ回路から出力された前記第二選択信号を遅延させるデスキュー回路と、
前記第二選択信号に対する前記第一選択信号の位相の遅れ又は進みにもとづきＵＰ又はＤＯＷＮを示す位相信号を出力するデータ保持回路と、
前記自動校正回路とを有し、
この自動校正回路が、
前記データ保持回路からＵＰを示す位相信号を受けたときにのみカウントアップして、カウント信号を出力するカウンタを有し、
前記デスキュー回路が、
前記カウンタからの前記カウント信号にもとづいて、前記第二選択信号を遅延させる
ことを特徴とする請求項１６記載の位相ロックループ回路。
【請求項１８】
前記複数の遅延時間取得部のそれぞれに異なる電流量を与えて、各前記遅延時間取得部ごとに単位ビットあたりの分解能を異なる値で定める電圧発生器を備えた
ことを特徴とする請求項１４〜１７のいずれかに記載の位相ロックループ回路。
【請求項１９】
ＵＰ，ＤＯＷＮ，ＨＯＬＤのいずれかを示す位相信号を出力する第一の位相比較器と、この第一の位相比較器から前記位相信号を受ける第一のカウンタと、前記電圧発生器により単位ビットあたりの分解能が比較的長い遅延時間で定められた第一の遅延時間取得部とを用いて、上位の分解能の遅延時間を前記出力信号に与え、
ＵＰ又はＤＯＷＮのいずれか一方を示す位相信号を出力する第二の位相比較器と、この第二の位相比較器から前記位相信号を受ける第二のカウンタと、前記電圧発生器により単位ビットあたりの分解能が比較的短い遅延時間で定められた第二の遅延時間取得部とを用いて、下位の分解能の遅延時間を前記出力信号に与える
ことを特徴とする請求項１８記載の位相ロックループ回路。
【請求項２０】
前記加算部が、前記複数の遅延時間取得部から出力された遅延時間信号を示す電流パスをワイヤードＯＲで接続し、各電流の総和を前記加算された遅延時間として前記遅延時間制御部へ送る
ことを特徴とする請求項１４〜１９のいずれかに記載の位相ロックループ回路。
【請求項２１】
前記遅延時間制御部が、
前記加算部で加算された遅延時間を示す電流が流れる第一トランジスタと、前記遅延素子である第二トランジスタとを有し、
これら第一トランジスタと第二トランジスタとが、カレントミラー接続された
ことを特徴とする請求項１４〜２０のいずれかに記載の位相ロックループ回路。
【請求項２２】
第一の前記遅延時間取得部が小さい分解能を有し、第二の前記遅延時間取得部が大きい分解能を有し、
前記遅延ロックループ回路が、
第二の前記位相比較器から入力した位相信号、及び／又は、第一の前記カウンタから入力した桁移動信号にもとづいて、前記第一のカウンタに対しカウント値を半値にさせる信号を送るとともに、第二の前記カウンタに対しカウントをアップ又はダウンさせる信号を送るコントローラ回路を備え、
前記第一のカウンタが、第一の前記位相比較器からの位相信号にもとづきカウントをアップ又はダウンしたことでカウント値が所定範囲より上方又は下方に超過したときに、前記桁移動信号を前記コントローラ回路へ送る
ことを特徴とする請求項１４〜２１のいずれかに記載の位相ロックループ回路。
【請求項２３】
前記第一のカウンタが、前記第一の位相比較器から入力したＵＰの位相信号にもとづきカウントをアップしたことで、カウント値が所定範囲より上方に超過したときに、Ｃａｒｒｙの桁移動信号を前記コントローラ回路へ送り、
前記コントローラ回路が、前記Ｃａｒｒｙの桁移動信号を受けるとともに、前記第二の位相比較器からＨＯＬＤの位相信号を受けると、前記第一のカウンタに対して、カウント値を半値にさせるＨａｌｆの信号を送るとともに、前記第二のカウンタに対して、カウント値をアップさせるＵＰの信号を送り、
前記第一のカウンタが、前記Ｈａｌｆの信号を受けると、前記カウント値を半値にし、
前記第二のカウンタが、前記ＵＰの信号を受けると、前記カウント値をアップさせる
ことを特徴とする請求項２２記載の位相ロックループ回路。
【請求項２４】
前記第一のカウンタが、前記第一の位相比較器から入力したＤＯＷＮの位相信号にもとづきカウントをダウンしたことで、カウント値が所定範囲より下方に超過したときに、Ｂｏｒｒｏｗの桁移動信号を前記コントローラ回路へ送り、
前記コントローラ回路が、前記Ｂｏｒｒｏｗの桁移動信号を受けるとともに、前記第二の位相比較器からＨＯＬＤの位相信号を受けると、前記第一のカウンタに対して、カウント値を半値にさせるＨａｌｆの信号を送るとともに、前記第二のカウンタに対して、カウント値をダウンさせるＤＯＷＮの信号を送り、
前記第一のカウンタが、前記Ｈａｌｆの信号を受けると、前記カウント値を半値にし、
前記第二のカウンタが、前記ＤＯＷＮの信号を受けると、前記カウント値をダウンさせる
ことを特徴とする請求項２２又は２３記載の位相ロックループ回路。
【請求項２５】
前記コントローラ回路が、前記第二の位相比較器からＵＰの位相信号を入力すると、前記第一のカウンタに対してＨａｌｆの信号を送るとともに、前記第二のカウンタに対してＵＰの信号を送り、
前記第一のカウンタが、前記Ｈａｌｆの信号を受けると、前記カウント値を半値にし、
前記第二のカウンタが、前記ＵＰの信号を受けると、前記カウント値をアップさせる
ことを特徴とする請求項２２〜２４のいずれかに記載の位相ロックループ回路。
【請求項２６】
前記コントローラ回路が、前記第二の位相比較器からＤＯＷＮの位相信号を入力すると、前記第一のカウンタに対してＨａｌｆの信号を送るとともに、前記第二のカウンタに対してＤＯＷＮの信号を送り、
前記第一のカウンタが、前記Ｈａｌｆの信号を受けると、前記カウント値を半値にし、
前記第二のカウンタが、前記ＤＯＷＮの信号を受けると、前記カウント値をダウンさせる
ことを特徴とする請求項２２〜２５のいずれかに記載の位相ロックループ回路。
【請求項２７】
複数段の論理ゲートを直列に接続した可変遅延回路を含む遅延ロックループ回路と、
いずれかの前記論理ゲートの出力を選択して遅延信号として出力する遅延選択部とを備えたタイミング発生器であって、
前記遅延ロックループ回路が、請求項１〜請求項１３のいずれかに記載の遅延ロックループ回路からなる
ことを特徴とするタイミング発生器。
【請求項２８】
複数段の論理ゲートを直列に接続した可変遅延回路を含む位相ロックループ回路と、
いずれかの前記論理ゲートの出力を選択して遅延信号として出力する遅延選択部とを備えたタイミング発生器であって、
前記位相ロックループ回路が、請求項１４〜請求項２６のいずれかに記載の位相ロックループ回路からなる
ことを特徴とするタイミング発生器。
【請求項２９】
基準クロック信号を所定時間遅延した遅延クロック信号を出力するタイミング発生器と、
前記基準クロック信号に同期して試験パターン信号を出力するパターン発生器と、
前記試験パターン信号を被試験デバイスに応じて整形し、当該被試験デバイスへ送る波形整形器と、
前記被試験デバイスの応答出力信号と期待値データ信号とを比較する論理比較器とを備えた半導体試験装置であって、
前記タイミング発生器が、請求項２７又は請求項２８記載のタイミング発生器からなる
ことを特徴とする半導体試験装置。
【請求項３０】
発振周波数が互いに等しい複数の遅延ロックループ回路と、
各遅延ロックループ回路へ、前記発振周波数よりも低周波数の基準クロック信号を分配する配線とを備えた半導体集積回路であって、
前記遅延ロックループ回路が、請求項１〜請求項１３のいずれかに記載の遅延ロックループ回路からなる
ことを特徴とする半導体集積回路。
【請求項３１】
発振周波数が互いに等しい複数の位相ロックループ回路と、
各位相ロックループ回路へ、前記発振周波数よりも低周波数の基準クロック信号を分配する配線とを備えた半導体集積回路であって、
前記位相ロックループ回路が、請求項１４〜請求項２６のいずれかに記載の位相ロックループ回路からなる
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に論理素子で構成されたデジタル制御の遅延ロックループ回路（ＤＬＬ）及び位相ロックループ回路（ＰＬＬ）、さらに、そのＤＬＬを利用したタイミング発生器、そして、このタイミング発生器を備えた半導体試験装置、さらには、そのＰＬＬを備えた半導体集積回路に関する。
【背景技術】
【０００２】
従来から周波数逓倍器などの一手段としてＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路やＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路が知られている。
ＤＬＬやＰＬＬは、外部から与えられた基準クロック信号（入力信号）と内部のクロック信号との間に生じる時間差（位相差）を回路的に制御して調整し、高速なクロックアクセス時間や高い動作周波数を実現する回路である。
それらＤＬＬとＰＬＬとの相違点としては、例えば、ＤＬＬは、入力信号に対して内部信号の遅延時間を制御するのに対し、ＰＬＬは、入力信号に対して内部発振回路の出力の位相を制御する点が挙げられる。【０００３】
ＤＬＬやＰＬＬは、その機能や使用目的などからロックアップタイムの短縮化や遅延量の精度の向上などが命題となっているが、それら命題を解決する観点から、従来のアナログ制御のＤＬＬやＰＬＬに代えて、デジタル制御のＤＬＬやＰＬＬが提案されている。【０００４】
ここで、従来のＤＬＬの回路構成例について、図２８（Ａ），（Ｂ）を参照して説明する。同図（Ａ）は、従来のＤＬＬ１００の回路構成を示すブロック図、同図（Ｂ）は、従来のＤＬＬ１００における各信号の経時変化を示すグラフである。
同図（Ａ）に示すように、従来のＤＬＬ１００は、位相比較器１１０と、カウンタ１２０と、可変遅延回路（ＤＥＬＡＹ）１３０とを備えている。【０００５】
位相比較器１１０は、入力信号（入力波形）とともに、可変遅延回路１３０の出力信号（出力波形）を入力する。そして、出力信号の値を入力信号に同期して検出する。この検出結果が、入力信号に対する出力信号の位相の進み又は遅れを示す位相信号として出力される（同図（Ｂ）の（ａ），（ｂ），（ｃ））。
カウンタ１２０は、プライオリティエンコーダの機能を有しており、複数のビットで構成された制御信号を、位相比較器１１０からの位相信号により制御して出力する（同図（Ｂ）の（ｃ），（ｄ））。この出力された制御信号は、可変遅延回路１３０へ送られる。【０００６】
可変遅延回路１３０は、制御信号と入力信号とを入力し、出力信号を出力する。ここで、可変遅延回路１３０は、制御信号中の「Ｈ」を示すビット数が多いほど、入力信号に対する出力信号の遅延時間を長くする。一方、制御信号中の「Ｈ」を示すビット数が少ないほど、入力信号に対する出力信号の遅延時間を短くする。【０００７】
次に、従来のＤＬＬの具体的な回路構成について、図２９を参照して説明する。
位相比較器１１０は、例えば、Ｄフリップフロップ（Ｄ−ＦＦ）１１１を用いて構成できる。【０００８】
カウンタ１２０は、制御信号のビット数と同数（例えば、３９段）のフリップフロップ１２１−１〜１２１−ｎ（以下、略して「フリップフロップ１２１」という。）と、このフリップフロップ１２１と同数（例えば３９段）の選択部１２２−１〜１２２−ｎ（以下、略して「選択部１２２」という。）とを有して構成されている。
各フリップフロップ１２１は、制御信号を構成することになるビット値ｑ（ここでは、ｑ１〜ｑ３９）を一つずつ出力する。【０００９】
各選択部１２２は、各フリップフロップ１２１に一つずつ対応し、その対応するフリップフロップ１２１へ送る信号を選択する。
例えば、位相信号が位相の遅れを示す「Ｈ」である場合、各選択部１２２は、前段のフリップフロップ１２１の出力値を選択して対応するフリップフロップ１２１へ送る。一方、位相信号が位相の進みを示す「Ｌ」である場合、各選択部１２２は、次段のフリップフロップ１２１の出力値を選択して対応するフリップフロップ１２１へ送る。
これにより、各選択部１２２は、位相信号が「Ｈ」の場合、制御信号中の「Ｈ」のビット数が一つ増加し、一方、位相信号が「Ｌ」の場合、制御信号中の「Ｌ」のビット数が一つ減少する。【００１０】
そして、カウンタ１２０で発生した制御信号は、可変遅延回路１３０へ送られる。
なお、ここで示したカウンタ１２０は、位相信号によって制御信号中の「Ｈ」を示すビット数を一つずつ増減するプライオリティエンコーダ型のカウンタであるので、制御信号は一度に１ビットの値しか変化しない。【００１１】
可変遅延回路１３０は、例えば、ＣＭＯＳ回路のインバータ１３１を複数と、可変抵抗１３２とを有して構成することができる。
ＣＭＯＳ回路のインバータ１３１は、反転出力の論理ゲートとして奇数段直列に接続されており、最終段の出力を初段に入力する構成を有している。【００１２】
可変抵抗１３２は、インバータ１３１と電源電圧源Ｖｄｄ、Ｖｓｓとの間にそれぞれ設けられており、制御信号のビット数と同数の互いに並列に接続された抵抗と、各抵抗にそれぞれ直列に接続されたスイッチング素子とにより構成されている。ここでは、スイッチング素子としてトランジスタを設け、抵抗としてトランジスタのオン抵抗を利用する。【００１３】
そして、各トランジスタは、制御信号を構成する各ビット値に一つずつ対応している。すなわち、制御信号の各ビット値が、トランジスタのゲート電極に印加される。その結果、対応するビット値が「Ｌ」の場合に導通状態となり、「Ｈ」の場合に非導通状態となる。そして、インバータと電源電圧Ｖｄｄとの間に設けられた各トランジスタのゲート電極には、制御信号の反転ビット値が入力される。
なお、図２９においては、カウンタ１２０の各フリップフロップ１２１から、可変遅延回路１３０の各トランジスタのゲート電極へ制御信号の各ビット信号を導く配線の図示は省略してある。【００１４】
このように、従来のデジタル制御のＤＬＬによれば、アナログ回路を使用せず、論理素子により回路構成することにより、消費電力の低減、回路規模の小型化、コストの低減を図ることができる。
さらに、従来のデジタル制御のＤＬＬにおいては、従来のアナログ制御のＤＬＬと比較して、ロックターゲットを超えてからフィードバックがかかるまでに要するサイクルクロック数を少なくすることができる。その結果、ループロック帯域を高くすることができる。【００１５】
次に、従来のＰＬＬの構成について、図３０（Ａ），（Ｂ）を参照して説明する。同図（Ａ）は、従来のＰＬＬ２００の回路構成を示すブロック図、同図（Ｂ）は、従来のＰＬＬ２００における各信号の経時変化を示すグラフである。
同図に示すように、従来のＰＬＬ２００は、位相比較器２１０と、カウンタ２２０と、リングオシレータ（ＲＩＮＧ  ＯＳＣ）２３０と、分周器（デバイダ）２４０とを備えている。【００１６】
位相比較器２１０は、外部からの入力信号（入力波形）と、分周器２４０からのフィードバック信号とを入力し、その入力信号に対するフィードバック信号の位相の遅れ又は進みを位相信号として出力する（同図（Ｂ）の（ａ），（ｂ），（ｃ））。
カウンタ２２０は、位相比較器２１０からの位相信号を入力し、この位相信号にもとづき制御信号を制御して出力する。制御信号は、複数のビットで構成されており、各ビットの示す「Ｈ」又は「Ｌ」が位相信号により制御される（同図（Ｂ）の（ｃ），（ｄ））。【００１７】
リングオシレータ２３０は、カウンタ２２０からの制御信号を入力し、この制御信号中の「Ｈ」を示すビット数が多く、「Ｌ」を示すビット数が少ないほど、自己発振周波数を低くする。すなわち、出力信号の発振周期を長くする。
一方、リングオシレータ２３０は、その制御信号中の「Ｈ」を示すビット数が少なく、「Ｌ」を示すビット数が多いほど、自己発振周波数を高くする。すなわち、出力信号の発振周期を短くする。【００１８】
このような構成により、従来のＰＬＬによれば、従来のＤＬＬと同様、消費電力の低減、回路規模の小型化、コストの低減を図ることができる。
さらに、サイクルクロック数を減少でき、ループロック帯域を高くすることができる。【００１９】
ここまで、従来のＤＬＬやＰＬＬの具体例について説明してきたが、これら具体例以外にも種々のＤＬＬが提案されている。
例えば、位相比較回路とカウンタと可変遅延回路とを備えたデジタルＤＬＬであって、可変遅延回路が、遅延量を細かく制御可能な細可変遅延回路と、遅延量を粗く制御可能な粗可変遅延回路とを直列に接続した構成となっている。また、それら細可変遅延回路と粗可変遅延回路とのそれぞれにカウンタが接続されており、それぞれの遅延量が独立に制御されている。さらに、位相比較回路は、２つのパルス選択回路を内蔵し、各パルス選択回路は、基準信号及びフィードバック信号それぞれのパルスに番号付けを行うことで、基準信号及びフィードバック信号それぞれに対応するパルスを識別する（例えば、特許文献２参照。）。
このような構成により、遅延量の精度の向上、ジッタの低減、ロックするまでの時間の短縮を可能としている。【００２０】
さらに他のデジタルＤＬＬの例が提案されている。
例えば、位相比較回路とカウンタと可変遅延回路とを備えたデジタルＤＬＬであって、位相比較回路は、基準信号と比較対象信号との位相を比較し、この結果に応じた位相差信号を出力し、カウンタは、基準信号と比較対象信号との位相が同期するまでは、位相差信号に応じてカウント値の最上位ビットから最下位ビットまでを順次決定し、基準信号と比較対象信号との位相が同期した後は、位相差信号に応じて最下位ビットから最上位ビットに向かってカウント値を制御する構成としてある（例えば、特許文献３参照。）。
このような構成とすれば、カウンタにおいて上述した動作の切り替えが行われるため、ＤＬＬのロックアップタイムを短縮できる。
【特許文献１】国際公開ＷＯ０３／０３６７９６公報
【特許文献２】特許第２９７０８４５号公報
【特許文献３】特開２０００−１２４７７９公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、従来のＤＬＬやＰＬＬにおいては、次のような問題があった。
例えば、上記特許文献１に開示のＤＬＬにおいては、Ｌｏｃｋ  Ｒａｎｇｅを拡げようとした場合、カウンタのビット数が膨大な数になるという問題があった。
一方、カウンタのビット数が膨大とならないようにするために、カウント値の１ビットの変化に対する遅延時間の変化量（分解能）を大きくすると、今度は、ロックアップタイムの短縮化を十分図ることができないという問題があった。【００２２】
さらに、外来ノイズ等の影響によりＬｏｃｋ  Ｒａｎｇｅを外れた場合、カウント値が最小又は最大となってそこに張り付いてしまい、遅延時間をそれ以上遅く又は早くすることができなかった。
しかも、Ａｄｊｕｓｔ（校正）箇所が多く、Ｌｏｃｋするまでに多大な測定を要していた。【００２３】
また、上記特許文献２に開示のＤＬＬにおいては、同一の位相間隔の多相ＣＬＫを取り出す構成でないため、次のような使用用途に適用できなかった。
＜使用用途＞（１）タイミング発生器のＣｏａｒｓｅ  ｄｅｌａｙ、（２）ＬＳＩのＣＬＫ分配のスキューを低減するＬｏｃａｌ  ＤＬＬ又はＬｏｃａｌ  ＰＬＬ、（３）ＳＥＲＤＥＳ等の高速データ伝送の逓倍ＣＬＫ発生回路、ＣＬＫ  ＲＥＣＯＶＥＲＹ回路【００２４】
さらに、上記特許文献２に開示のＤＬＬにおいては、遅延素子を同一回路の繰り返しによる多段接続で実現していないため、ＰＬＬに適用した場合、ＰＬＬのＶＣＯの発振周期近傍、または整数倍周期近傍のノイズによる吸い込み現象（Ｐｕｌｌ−ｉｎ−Ｎｏｉｓｅ、又は、Ｔｕｎｅ−ｉｎ−Ｎｏｉｓｅ）の影響を受けやすくなっていた。【００２５】
また、上記特許文献３に開示のＤＬＬにおいては、外来ノイズ等の影響で、Ｌｏｃｋ  Ｔａｒｇｅｔから離れた場合、Ｌｏｃｋ  Ｔａｒｇｅｔ周辺に、敏速には戻らなかった。
さらに、カウンタをバイナリで動作させた場合、グリッジが出力され、パルスの発数を管理する応用範囲では、使用不可能であった。【００２６】
本発明は、上記の事情にかんがみなされたものであり、カウンタのビット数を増大させることなくＬｏｃｋ  Ｒａｎｇｅの拡張を可能とするとともに、ロックアップタイムをさらに短縮でき、かつ、Ｌｏｃｋ  Ｔａｒｇｅｔから外れた場合にも敏速にそのＬｏｃｋ  Ｔａｒｇｅｔに戻ることを可能とする遅延ロックループ回路、位相ロックループ回路、タイミング発生器、半導体試験装置及び半導体集積回路の提供を目的とする。
【課題を解決するための手段】
【００２７】
この目的を達成するため、本発明の遅延ロックループ回路は、同一の遅延量を有する複数の遅延素子を従属接続し、これら複数の遅延素子の各段から出力信号をそれぞれ出力する遅延素子群を備えた遅延ロックループ回路であって、入力信号と出力信号とを入力し、位相信号を出力する複数の位相比較器と、対応する位相比較器から位相信号を入力し、制御信号を出力する複数のカウンタと、対応するカウンタから制御信号を入力し、この入力した制御信号のビット値に対応した遅延時間を示す遅延時間信号を出力する複数の遅延時間取得部と、これら複数の遅延時間取得部からそれぞれ出力された各遅延時間信号の示す遅延時間を加算する加算部と、この加算部で加算された遅延時間の和を遅延素子群における各遅延素子の遅延時間に変換する遅延時間制御部とを備え、複数の遅延時間取得部は、制御信号のビット値に対応した遅延時間に関する単位ビットあたりの分解能を、それぞれ異なった分解能とする構成としてある。【００２８】
遅延ロックループ回路をこのような構成とすると、この遅延ロックループ回路が複数の遅延時間取得部を備えており、それら遅延時間取得部が、それぞれ異なった分解能を有していることから、例えば、一つの遅延時間取得部においては粗い分解能とし、別の遅延時間取得部においては細かい分解能とすることで、カウンタのビット数を増大させることなくＬｏｃｋ  Ｒａｎｇｅを拡張させることができる。
さらに、加算部が、各遅延時間取得部からの遅延時間信号の示す遅延時間を加算するため、粗い分解能の遅延時間と細かい分解能の遅延時間との双方を反映させたかたちで遅延時間の総和を得ることができる。このため、単に分解能を大きくした場合に比べて、ロックアップタイムを飛躍的に短縮させることができる。【００２９】
しかも、外来ノイズ等の影響によりＬｏｃｋ  Ｒａｎｇｅを外れた場合であっても、カウント値が最小又は最大で張り付くことがなくなり、遅延時間を迅速にＬｏｃｋ  Ｒａｎｇｅに戻すことができる。
さらに、Ａｄｊｕｓｔ（校正）箇所が少なくなり、Ｌｏｃｋするまでの測定を少なくすることができる。【００３０】
加えて、本発明の遅延ロックループ回路は、同一の遅延量を有する複数の遅延素子を従属接続し、同一の位相間隔の出力信号を各段から出力する遅延素子群を備えていることから、以下の用途（（１）タイミング発生器のＣｏａｒｓｅ  ｄｅｌａｙ、（２）ＬＳＩのＣＬＫ分配のスキューを低減するＬｏｃａｌ  ＤＬＬ又はＬｏｃａｌ  ＰＬＬ、（３）ＳＥＲＤＥＳ等の高速データ伝送の逓倍ＣＬＫ発生回路、ＣＬＫ  ＲＥＣＯＶＥＲＹ回路）に使用可能となる。【００３１】
さらに、外来ノイズ等の影響によりＬｏｃｋ  Ｔａｒｇｅｔから離れた場合であっても、そのＬｏｃｋ  Ｔａｒｇｅｔ周辺に、敏速に戻ることができる。
しかも、カウンタをバイナリで動作させた場合に生じるグリッジが出力されることがなく、パルスの発数を管理する応用範囲においても、使用可能となる。【００３２】
また、本発明の遅延ロックループ回路は、複数の位相比較器が、第一及び第二の位相比較器からなり、第一の位相比較器が、入力信号に対する出力信号の位相の遅れ又は進みにもとづき、ＵＰ又はＤＯＷＮのいずれか一方を示す位相信号を出力し、第二の位相比較器が、入力信号に対する出力信号の位相の遅れ，進み又は同位相にもとづき、ＵＰ，ＤＯＷＮ又はＨＯＬＤのいずれか一つを示す位相信号を出力する構成としてある。【００３３】
遅延ロックループ回路をこのような構成とすれば、例えば、第一の位相比較器を細かい分解能に対応させ、第二の位相比較器を粗い分解能に対応させることにより、Ｌｏｃｋ  Ｒａｎｇｅの拡張が可能となる。さらに、ロックアップタイムを短縮でき、しかも、外乱等によりＬｏｃｋ  Ｔａｒｇｅｔから大きく離れた場合であっても、敏速にそのＬｏｃｋ  Ｔａｒｇｅｔに近づけることができる。【００３４】
また、本発明の遅延ロックループ回路は、位相比較器が、入力信号と出力信号とのスキューを自動的に校正する自動校正回路を有した構成としてある。
遅延ロックループ回路をこのような構成とすると、入力信号と出力信号とのスキューの校正を、人的ではなく、自動的に行わせることができる。したがって、Ｌｏｃｋするまでの測定の手間を軽減できる。【００３５】
また、本発明の遅延ロックループ回路は、位相比較器が、入力信号と出力信号とを入力するとともに、モード端子に校正信号が入力されると入力信号を選択し、この選択した入力信号を第一選択信号として出力する第一のセレクタ回路と、入力信号を入力するとともに、この入力信号を第二選択信号として出力する第二のセレクタ回路と、この第二のセレクタ回路から出力された第二選択信号を遅延させるデスキュー回路と、第二選択信号に対する第一選択信号の位相の遅れ又は進みにもとづきＵＰ又はＤＯＷＮを示す位相信号を出力するデータ保持回路と、自動校正回路とを有し、この自動校正回路が、データ保持回路からＵＰを示す位相信号を受けたときにのみカウントアップして、カウント信号を出力するカウンタを有し、デスキュー回路が、カウンタからのカウント信号にもとづいて、第二選択信号を遅延させる構成としてある。【００３６】
遅延ロックループ回路をこのような構成とすれば、入力信号と出力信号とのスキューの自動校正が可能となる。このため、Ｌｏｃｋするまでの測定の手間を軽減できる。【００３７】
また、本発明の遅延ロックループ回路は、複数の遅延時間取得部のそれぞれに異なる電流量を与えて、各遅延時間取得部ごとに単位ビットあたりの分解能を異なる値で定める電圧発生器を備えた構成としてある。
遅延ロックループ回路をこのような構成とすると、複数の遅延時間取得部が、それぞれ異なった分解能を有することができる。このため、ロックアップタイムの短縮化、Ｌｏｃｋ  Ｒａｎｇｅの拡張が可能となる。【００３８】
また、本発明の遅延ロックループ回路は、ＵＰ，ＤＯＷＮ，ＨＯＬＤのいずれかを示す位相信号を出力する第一の位相比較器と、この第一の位相比較器から位相信号を受ける第一のカウンタと、電圧発生器により単位ビットあたりの分解能が比較的長い遅延時間で定められた第一の遅延時間取得部とを用いて、上位の分解能の遅延時間を出力信号に与え、ＵＰ又はＤＯＷＮのいずれか一方を示す位相信号を出力する第二の位相比較器と、この第二の位相比較器から位相信号を受ける第二のカウンタと、電圧発生器により単位ビットあたりの分解能が比較的短い遅延時間で定められた第二の遅延時間取得部とを用いて、下位の分解能の遅延時間を出力信号に与える構成としてある。【００３９】
遅延ロックループ回路をこのような構成とすれば、第一の位相比較器、第一のカウンタ、そして第一の遅延時間取得部により、出力信号に粗い遅延時間を与えることができ、一方、第二の位相比較器、第二のカウンタ、そして第二の遅延時間取得部により、出力信号に細かい遅延時間を与えることができる。このため、位相比較器、カウンタ、遅延時間取得部をそれぞれ一つずつしか備えていないＤＬＬに比べて、ロックアップタイムを飛躍的に短縮でき、しかも、カウンタのビット数を増やすことなく、Ｌｏｃｋ  Ｒａｎｇｅを拡張することができる。【００４０】
また、本発明の遅延ロックループ回路は、加算部が、複数の遅延時間取得部から出力された遅延時間信号を示す電流パスをワイヤードＯＲで接続し、各電流の総和を加算された遅延時間として遅延時間制御部へ送る構成としてある。
遅延ロックループ回路をこのような構成とすれば、複数の遅延時間取得部から出力された遅延時間信号の示す遅延時間の加算が可能となる。このため、出力信号には、粗い分解能の遅延時間と、細かい分解能の遅延時間の双方を与えることが可能となる。したがって、ロックアップタイムの短縮化が可能となる。【００４１】
また、本発明の遅延ロックループ回路は、遅延時間制御部が、加算部で加算された遅延時間を示す電流が流れる第一トランジスタと、遅延素子である第二トランジスタとを有し、これら第一トランジスタと第二トランジスタとが、カレントミラー接続された構成としてある。【００４２】
遅延ロックループ回路をこのような構成とすると、それら第一トランジスタと第二トランジスタとがカレントミラー接続されていることから、遅延素子群における遅延素子のｔｒ／ｔｆ（動作時間に対する遅延時間）を、加算部で加算された遅延時間の総和に比例した傾きとし、出力信号に与える遅延時間を変化させることができる。【００４３】
また、本発明の遅延ロックループ回路は、第一の遅延時間取得部が小さい分解能を有し、第二の遅延時間取得部が大きい分解能を有し、遅延ロックループ回路が、第二の位相比較器から入力した位相信号、及び／又は、第一のカウンタから入力した桁移動信号にもとづいて、第一のカウンタに対しカウント値を半値にさせる信号を送るとともに、第二のカウンタに対しカウントをアップ又はダウンさせる信号を送るコントローラ回路を備え、第一のカウンタが、第一の位相比較器からの位相信号にもとづきカウントをアップ又はダウンしたことでカウント値が所定範囲より上方又は下方に超過したときに、桁移動信号をコントローラ回路へ送る構成としてある。【００４４】
ここで、第一のカウンタの最小値と半値の差に対応する遅延時間、および、第一のカウンタの最大値と半値の差に対応する遅延時間は、第二のカウンタの１ｂｉｔに対応する遅延時間と等しい。【００４５】
遅延ロックループ回路をこのような構成とすれば、カウンタのビット数を増やすことなく、そのカウンタでのオーバーフローやアンダーフローを避けることができる。
請求項１から請求項８までの遅延ロックループ回路は、位相比較器，カウンタ，ＤＡコンバータの組を複数備え、各組の分解能が異なるようにする（少なくとも大きい分解能を有する組と、小さい分解能を有する組とをつくる）ことにより、ノイズの発生にともなってＬｏｃｋ  Ｔａｒｇｅｔ周辺に敏速に戻ることができる。
ところが、振幅が大きいノイズに追従する場合には、カウンタではオーバーフロー（カウント値が所定範囲より上方に超過）またはアンダーフロー（カウント値が所定範囲より下方に超過）が生じてしまう。これを避けるために、カウンタのビット数を増やすことが考えられるが、これでは回路規模が大きくなるというデメリットがある。
そこで、各組の有する各カウンタの動作について制御を行うコントロール回路（Ｃｏｎｔｒｏｌｌｅｒ）を備える構成とした。そして、（分解能が小さい組の）第一のカウンタでカウント値が所定範囲を超過し、（分解能が大きい組の）第二のカウンタでＨＯＬＤの位相信号が出力されている場合には、第一のカウンタに対してカウント値を半値にさせ、また、第二のカウンタに対してカウントをアップ（桁上げ）又はダウン（桁下げ）させることとした。
このように、分解能が小さい遅延成分と分解能が大きい遅延成分の桁上げ／桁下げ処理を行うことで、カウンタの回路規模を増大させることなく、ロック範囲を広げることができ、そのカウンタでのオーバーフローやアンダーフローを避けることができる。【００４６】
また、本発明の遅延ロックループ回路は、第一のカウンタが、第一の位相比較器から入力したＵＰの位相信号にもとづきカウントをアップしたことで、カウント値が所定範囲より上方に超過したときに、Ｃａｒｒｙの桁移動信号をコントローラ回路へ送り、コントローラ回路が、Ｃａｒｒｙの桁移動信号を受けるとともに、第二の位相比較器からＨＯＬＤの位相信号を受けると、第一のカウンタに対して、カウント値を半値にさせるＨａｌｆの信号を送るとともに、第二のカウンタに対して、カウント値をアップさせるＵＰの信号を送り、第一のカウンタが、Ｈａｌｆの信号を受けると、カウント値を半値にし、第二のカウンタが、ＵＰの信号を受けると、カウント値をアップさせる構成としてある。【００４７】
遅延ロックループ回路をこのような構成とすると、第一のカウンタでカウント値が所定範囲を上方に超過すると、この第一のカウンタでは、コントロール回路からのＨａｌｆ信号にもとづき、カウント値が半分の値にされ、第二のカウンタでは、コントロール回路からのＵＰ信号にもとづき、カウント値がアップする。これにより、カウンタにおけるオーバーフローを回避できる。【００４８】
また、本発明の遅延ロックループ回路は、第一のカウンタが、第一の位相比較器から入力したＤＯＷＮの位相信号にもとづきカウントをダウンしたことで、カウント値が所定範囲より下方に超過したときに、Ｂｏｒｒｏｗの桁移動信号をコントローラ回路へ送り、コントローラ回路が、Ｂｏｒｒｏｗの桁移動信号を受けるとともに、第二の位相比較器からＨＯＬＤの位相信号を受けると、第一のカウンタに対して、カウント値を半値にさせるＨａｌｆの信号を送るとともに、第二のカウンタに対して、カウント値をダウンさせるＤＯＷＮの信号を送り、第一のカウンタが、Ｈａｌｆの信号を受けると、カウント値を半値にし、第二のカウンタが、ＤＯＷＮの信号を受けると、カウント値をダウンさせる構成としてある。【００４９】
遅延ロックループ回路をこのような構成とすれば、第一のカウンタでカウント値が所定範囲を下方に超過すると、この第一のカウンタでは、コントロール回路からのＨａｌｆ信号にもとづき、カウント値が半分の値にされ、第二のカウンタでは、コントロール回路からのＤＯＷＮ信号にもとづき、カウント値がダウンする。これにより、カウンタにおけるアンダーフローを回避できる。【００５０】
また、本発明の遅延ロックループ回路は、コントローラ回路が、第二の位相比較器からＵＰの位相信号を入力すると、第一のカウンタに対してＨａｌｆの信号を送るとともに、第二のカウンタに対してＵＰの信号を送り、第一のカウンタが、Ｈａｌｆの信号を受けると、カウント値を半値にし、第二のカウンタが、ＵＰの信号を受けると、カウント値をアップさせる構成としてある。【００５１】
遅延ロックループ回路をこのような構成とすると、遅延素子群における出力信号が入力信号に対して０（１ｃｙｃｌｅ遅れ）よりも＋ｔ１（遅れ）以上遅れている場合に、第一のカウンタでカウント値を半値にし、第二のカウンタでカウント値をアップさせることができる。これにより、敏速にＬｏｃｋ  Ｔａｒｇｅｔに近づけることができる。【００５２】
また、本発明の遅延ロックループ回路は、コントローラ回路が、第二の位相比較器からＤＯＷＮの位相信号を入力すると、第一のカウンタに対してＨａｌｆの信号を送るとともに、第二のカウンタに対してＤＯＷＮの信号を送り、第一のカウンタが、Ｈａｌｆの信号を受けると、カウント値を半値にし、第二のカウンタが、ＤＯＷＮの信号を受けると、カウント値をダウンさせる構成としてある。【００５３】
遅延ロックループ回路をこのような構成とすれば、遅延素子群における出力信号が入力信号に対して０（１ｃｙｃｌｅ遅れ）よりも−ｔ１（進み）以上進んでいる場合に、第一のカウンタでカウント値を半値にし、第二のカウンタでカウント値をダウンさせることができる。これにより、敏速にＬｏｃｋ  Ｔａｒｇｅｔに近づけることができる。【００５４】
また、本発明の位相ロックループ回路は、同一の遅延量を有する複数の遅延素子を従属接続し、これら複数の遅延素子の各段から出力信号をそれぞれ出力する遅延素子群を備えた位相ロックループ回路であって、入力信号と出力信号とを入力し、位相信号を出力する複数の位相比較器と、対応する位相比較器から位相信号を入力し、制御信号を出力する複数のカウンタと、対応するカウンタから制御信号を入力し、この入力した制御信号のビット値に対応した遅延時間を示す遅延時間信号を出力する複数の遅延時間取得部と、これら複数の遅延時間取得部からそれぞれ出力された各遅延時間信号の示す遅延時間を加算する加算部と、この加算部で加算された遅延時間の和を遅延素子群における各遅延素子の遅延時間に変換する遅延時間制御部とを備え、複数の遅延時間取得部は、制御信号のビット値に対応した遅延時間に関する単位ビットあたりの分解能を、それぞれ異なった分解能とする構成としてある。【００５５】
位相ロックループ回路をこのような構成とすれば、単位ビットあたりの分解能がそれぞれ異なる複数の遅延時間取得部が備えられているため、遅延時間取得部が一つのみ備えられた位相ロックループ回路と比較して、ロックアップタイムを飛躍的に短縮できる。しかも、これにより、外乱等によりＬｏｃｋ  Ｔａｒｇｅｔから大きく離れた場合であっても、敏速にそのＬｏｃｋ  Ｔａｒｇｅｔに戻すことができる。【００５６】
さらに、遅延素子を同一回路の繰り返しによる多段接続で実現していることから、ＰＬＬのＶＣＯの発振周期近傍、または整数倍周期近傍のノイズによる吸い込み現象（Ｐｕｌｌ−ｉｎ−Ｎｏｉｓｅ、又は、Ｔｕｎｅ−ｉｎ−Ｎｏｉｓｅ）の影響を受けにくくなる。
ここで、吸い込みとは、ＲＩＮＧ  ＯＳＣなどで、周期的な外来のノイズとパルスのＲＩＮＧ  ＯＳＣ内部の特定箇所の通過が同期し、ＲＩＮＧ  ＯＳＣの周波数が、外来ノイズの周波数の整数倍（または整数分の１）に拘束（ＬＯＣＫ）されてしまう現象をいう。
ＲＩＮＧ  ＯＳＣ内部のパルスの立ち上がり／立ち下がりがアンバランスであると、ＲＩＮＧ  ＯＳＣの各部で受ける干渉量が異なり、とくに、立ち上がり／立ち下がりが遅い部分に外来ノイズが同期してしまう。
同じ回路構成で、かつ、同じ容量負荷であれば、立ち上がり／立ち下がりが同一であり、周期的な外来ノイズによる干渉をどの部分で受けても干渉量は同じため、特定箇所が外来ノイズに同期して拘束されることはなく、吸い込み現象も起こらない。【００５７】
また、本発明の位相ロックループ回路は、複数の位相比較器が、第一及び第二の位相比較器からなり、第一の位相比較器が、入力信号に対する出力信号の位相の遅れ又は進みにもとづき、ＵＰ又はＤＯＷＮのいずれか一方を示す位相信号を出力し、第二の位相比較器が、入力信号に対する出力信号の位相の遅れ，進み又は同位相にもとづき、ＵＰ，ＤＯＷＮ又はＨＯＬＤのいずれか一つを示す位相信号を出力する構成としてある。【００５８】
位相ロックループ回路をこのような構成とすると、第一の位相比較器を細かい分解能の遅延時間に対応させ、第二の位相比較器を粗い分解能の遅延時間に対応させることで、Ｌｏｃｋ  Ｔａｒｇｅｔに迅速に近づくことができる。【００５９】
また、本発明の位相ロックループ回路は、位相比較器が、入力信号と出力信号とのスキューを自動的に校正する自動校正回路を有した構成としてある。
位相ロックループ回路をこのような構成とすれば、入力信号と出力信号とのスキューの校正を、人的操作によらず、自動的に行わせることができる。これにより、Ｌｏｃｋまでに行われる測定の手間を軽減できる。【００６０】
また、本発明の位相ロックループ回路は、位相比較器が、入力信号と出力信号とを入力するとともに、モード端子に校正信号が入力されると入力信号を選択し、この選択した入力信号を第一選択信号として出力する第一のセレクタ回路と、入力信号を入力するとともに、この入力信号を第二選択信号として出力する第二のセレクタ回路と、この第二のセレクタ回路から出力された第二選択信号を遅延させるデスキュー回路と、第二選択信号に対する第一選択信号の位相の遅れ又は進みにもとづきＵＰ又はＤＯＷＮを示す位相信号を出力するデータ保持回路と、自動校正回路とを有し、この自動校正回路が、データ保持回路からＵＰを示す位相信号を受けたときにのみカウントアップして、カウント信号を出力するカウンタを有し、デスキュー回路が、カウンタからのカウント信号にもとづいて、第二選択信号を遅延させる構成としてある。【００６１】
位相ロックループ回路をこのような構成とすれば、入力信号と出力信号とのスキューの校正を、自動構成回路に自動的に行わせることができる。これにより、Ｌｏｃｋまでに行われる測定の手間を軽減できる。【００６２】
また、本発明の位相ロックループ回路は、複数の遅延時間取得部のそれぞれに異なる電流量を与えて、各遅延時間取得部ごとに単位ビットあたりの分解能を異なる値で定める電圧発生器を備えた構成としてある。
位相ロックループ回路をこのような構成とすると、複数の遅延時間取得部にそれぞれ異なった遅延時間の分解能を定めることができる。このため、出力信号には、例えば、粗い分解能の遅延時間と細かい分解能の遅延時間とを加算した遅延時間の総和を各遅延素子の遅延時間として変換して与えることができる。このため、ロックアップタイムの短縮化を図ることができる。【００６３】
また、本発明の位相ロックループ回路は、ＵＰ，ＤＯＷＮ，ＨＯＬＤのいずれかを示す位相信号を出力する第一の位相比較器と、この第一の位相比較器から位相信号を受ける第一のカウンタと、電圧発生器により単位ビットあたりの分解能が比較的長い遅延時間で定められた第一の遅延時間取得部とを用いて、上位の分解能の遅延時間を出力信号に与え、ＵＰ又はＤＯＷＮのいずれか一方を示す位相信号を出力する第二の位相比較器と、この第二の位相比較器から位相信号を受ける第二のカウンタと、電圧発生器により単位ビットあたりの分解能が比較的短い遅延時間で定められた第二の遅延時間取得部とを用いて、下位の分解能の遅延時間を出力信号に与える構成としてある。【００６４】
位相ロックループ回路をこのような構成とすれば、第一の位相比較器−第一のカウンタ−第一の遅延時間取得部の組合せにより、粗い分解能の遅延時間を出力信号に与え、一方、第二の位相比較器−第二のカウンタ−第二の遅延時間取得部の組合せにより、細かい分解能の遅延時間を出力信号に与えることができる。
これにより、ロックアップタイムを大幅に短縮できる。【００６５】
また、本発明の位相ロックループ回路は、加算部が、複数の遅延時間取得部から出力された遅延時間信号を示す電流パスをワイヤードＯＲで接続し、各電流の総和を加算された遅延時間として遅延時間制御部へ送る構成としてある。
位相ロックループ回路をこのような構成とすると、粗い分解能の遅延時間と細かい分解能の遅延時間とをともに出力信号に与えることができる。このため、ロックアップタイムの短縮化が可能となり、Ｌｏｃｋ  Ｔａｒｇｅｔから離れた場合にも敏速にそのＬｏｃｋ  Ｔａｒｇｅｔに戻すことができる。【００６６】
また、本発明の位相ロックループ回路は、遅延時間制御部が、加算部で加算された遅延時間を示す電流が流れる第一トランジスタと、遅延素子である第二トランジスタとを有し、これら第一トランジスタと第二トランジスタとが、カレントミラー接続された構成としてある。
位相ロックループ回路をこのような構成とすれば、遅延素子のｔｒ／ｔｆが、加算部で加算された遅延時間の総和に比例した傾きとなり、遅延量を変化させることができる。【００６７】
また、本発明の位相ロックループ回路は、第一の遅延時間取得部が小さい分解能を有し、第二の遅延時間取得部が大きい分解能を有し、遅延ロックループ回路が、第二の位相比較器から入力した位相信号、及び／又は、第一のカウンタから入力した桁移動信号にもとづいて、第一のカウンタに対しカウント値を半値にさせる信号を送るとともに、第二のカウンタに対しカウントをアップ又はダウンさせる信号を送るコントローラ回路を備え、第一のカウンタが、第一の位相比較器からの位相信号にもとづきカウントをアップ又はダウンしたことでカウント値が所定範囲より上方又は下方に超過したときに、桁移動信号をコントローラ回路へ送る構成としてある。【００６８】
ここで、第一のカウンタの最小値と半値の差に対応する遅延時間、および、第一のカウンタの最大値と半値の差に対応する遅延時間は、第二のカウンタの１ｂｉｔに対応する遅延時間と等しい。【００６９】
位相ロックループ回路をこのような構成とすると、カウンタのビット数を増やすことなく、そのカウンタでのオーバーフローやアンダーフローを避けることができる。
請求項１４から請求項２１までの位相ロックループ回路は、位相比較器，カウンタ，ＤＡコンバータの組を複数備え、各組の分解能が異なるようにする（少なくとも大きい分解能を有する組と、小さい分解能を有する組とをつくる）ことにより、ノイズの発生にともなってＬｏｃｋ  Ｔａｒｇｅｔ周辺に敏速に戻ることができる。
ところが、振幅が大きいノイズに追従する場合には、カウンタではオーバーフローまたはアンダーフローが生じてしまう。これを避けるために、カウンタのビット数を増やすことが考えられるが、これでは回路規模が大きくなるというデメリットがある。【００７０】
そこで、各組の有する各カウンタの動作について制御を行うコントロール回路（Ｃｏｎｔｒｏｌｌｅｒ）を備える構成とした。そして、（分解能が小さい組の）第一のカウンタでカウント値が所定範囲を超過し、（分解能が大きい組の）第二のカウンタでＨＯＬＤの位相信号が出力されている場合には、第一のカウンタに対してカウント値を半値にさせ、また、第二のカウンタに対してカウントをアップ又はダウンさせることとした。
このように、分解能が小さい遅延成分と分解能が大きい遅延成分の桁上げ／桁下げ処理を行うことで、カウンタの回路規模を増大させることなく、ロック範囲を広げることができ、そのカウンタでのオーバーフローやアンダーフローを避けることができる。【００７１】
また、本発明の位相ロックループ回路は、第一のカウンタが、第一の位相比較器から入力したＵＰの位相信号にもとづきカウントをアップしたことで、カウント値が所定範囲より上方に超過したときに、Ｃａｒｒｙの桁移動信号をコントローラ回路へ送り、コントローラ回路が、Ｃａｒｒｙの桁移動信号を受けるとともに、第二の位相比較器からＨＯＬＤの位相信号を受けると、第一のカウンタに対して、カウント値を半値にさせるＨａｌｆの信号を送るとともに、第二のカウンタに対して、カウント値をアップさせるＵＰの信号を送り、第一のカウンタが、Ｈａｌｆの信号を受けると、カウント値を半値にし、第二のカウンタが、ＵＰの信号を受けると、カウント値をアップさせる構成としてある。【００７２】
位相ロックループ回路をこのような構成とすれば、第一のカウンタでカウント値が所定範囲を上方に超過すると、この第一のカウンタでは、コントロール回路からのＨａｌｆ信号にもとづき、カウント値が半分の値にされ、第二のカウンタでは、コントロール回路からのＵＰ信号にもとづき、カウント値がアップする。これにより、カウンタにおけるオーバーフローを回避できる。【００７３】
また、本発明の位相ロックループ回路は、第一のカウンタが、第一の位相比較器から入力したＤＯＷＮの位相信号にもとづきカウントをダウンしたことで、カウント値が所定範囲より下方に超過したときに、Ｂｏｒｒｏｗの桁移動信号をコントローラ回路へ送り、コントローラ回路が、Ｂｏｒｒｏｗの桁移動信号を受けるとともに、第二の位相比較器からＨＯＬＤの位相信号を受けると、第一のカウンタに対して、カウント値を半値にさせるＨａｌｆの信号を送るとともに、第二のカウンタに対して、カウント値をダウンさせるＤＯＷＮの信号を送り、第一のカウンタが、Ｈａｌｆの信号を受けると、カウント値を半値にし、第二のカウンタが、ＤＯＷＮの信号を受けると、カウント値をダウンさせる構成としてある。【００７４】
位相ロックループ回路をこのような構成とすると、第一のカウンタでカウント値が所定範囲を下方に超過すると、この第一のカウンタでは、コントロール回路からのＨａｌｆ信号にもとづき、カウント値が半分の値にされ、第二のカウンタでは、コントロール回路からのＤＯＷＮ信号にもとづき、カウント値がダウンする。これにより、カウンタにおけるアンダーフローを回避できる。【００７５】
また、本発明の位相ロックループ回路は、コントローラ回路が、第二の位相比較器からＵＰの位相信号を入力すると、第一のカウンタに対してＨａｌｆの信号を送るとともに、第二のカウンタに対してＵＰの信号を送り、第一のカウンタが、Ｈａｌｆの信号を受けると、カウント値を半値にし、第二のカウンタが、ＵＰの信号を受けると、カウント値をアップさせる構成としてある。【００７６】
位相ロックループ回路をこのような構成とすれば、遅延素子群における出力信号が入力信号に対して０（１ｃｙｃｌｅ遅れ）よりも＋ｔ１（遅れ）以上遅れている場合に、第一のカウンタでカウント値を半値にし、第二のカウンタでカウント値をアップさせることができる。これにより、敏速にＬｏｃｋ  Ｔａｒｇｅｔに近づけることができる。【００７７】
また、本発明の位相ロックループ回路は、コントローラ回路が、第二の位相比較器からＤＯＷＮの位相信号を入力すると、第一のカウンタに対してＨａｌｆの信号を送るとともに、第二のカウンタに対してＤＯＷＮの信号を送り、第一のカウンタが、Ｈａｌｆの信号を受けると、カウント値を半値にし、第二のカウンタが、ＤＯＷＮの信号を受けると、カウント値をダウンさせる構成としてある。【００７８】
位相ロックループ回路をこのような構成とすると、遅延素子群における出力信号が入力信号に対して０（１ｃｙｃｌｅ遅れ）よりも−ｔ１（進み）以上進んでいる場合に、第一のカウンタでカウント値を半値にし、第二のカウンタでカウント値をダウンさせることができる。これにより、敏速にＬｏｃｋ  Ｔａｒｇｅｔに近づけることができる。【００７９】
また、本発明のタイミング発生器は、複数段の論理ゲートを直列に接続した可変遅延回路を含む遅延ロックループ回路と、いずれかの論理ゲートの出力を選択して遅延信号として出力する遅延選択部とを備えたタイミング発生器であって、遅延ロックループ回路が、請求項１〜請求項１３のいずれかに記載の遅延ロックループ回路からなる構成としてある。【００８０】
タイミング発生器をこのような構成とすれば、このタイミング発生器から出力される信号に与えられる遅延量の精度を向上させることができる。
従来方式のタイミング発生器では、ゲート段数を切り替えて、遅延量を付加する粗遅延回路を用いていた。
例えば、ＲＥＦＣＬＫの周期が４ｎｓの場合、粗遅延の遅延量が４ｎｓ必要となる。ＣＭＯＳ回路での、温度変動は、０．１％／℃〜０．１５％／℃、電圧変動は、０．０５％／ｍＶ〜０．１０％／ｍＶとすると、５℃と５０ｍＶの変動を受けた場合、
５℃×４ｎｓ×（０．１％／℃〜０．１５％／℃）＝２０ｐｓ〜３０ｐｓ
・・・（式１）
５０ｍＶ×４ｎｓ×（０．０５％／ｍＶ〜０．１０％／ｍＶ）＝１００ｐｓ〜２００ｐｓ
・・・（式２）
ｔｏｔａｌ  １２０ｐｓ〜２３０ｐｓ
の遅延量の変動を受けることになる。
粗遅延量にＤＬＬを備えると、電源電圧変動や温度変動に遅延時間の変動を抑えるようにフィードバックがかかるため、上記の１２０ｐｓ〜２３０ｐｓの代わりに、ＤＬＬが追従する際に生じるジッタ（数ｐｓ）に抑えることができ、精度向上の効果が得られる。【００８１】
また、従来の粗遅延では、遅延時間が、標準的なデバイスに対して、０．６倍〜１．６倍ばらつくため、デジタルの遅延時間のデータを、粗遅延のコントロール信号に変換する回路（テーブル・ストアを行う回路→リニアライズメモリ）が必要であった。
これに対し、本発明のＤＬＬのように、ＲＥＦＣＬＫを等分割した回路では、デジタルの遅延時間のデータが多相ＣＬＫの切り替えデータとしてそのまま使えるため、リニアライズメモリが不要となり、回路規模を縮小できる。【００８２】
また、本発明のタイミング発生器は、複数段の論理ゲートを直列に接続した可変遅延回路を含む位相ロックループ回路と、いずれかの論理ゲートの出力を選択して遅延信号として出力する遅延選択部とを備えたタイミング発生器であって、位相ロックループ回路が、請求項１４〜請求項２６のいずれかに記載の位相ロックループ回路からなる構成としてある。【００８３】
タイミング発生器をこのような構成とすれば、本発明のＤＬＬ（請求項１〜請求項８記載のＤＬＬ）をタイミング発生器に備えた場合と同様に、このタイミング発生器から出力される信号に与えられる遅延量の精度を向上させることができる。【００８４】
また、本発明の半導体試験装置は、基準クロック信号を所定時間遅延した遅延クロック信号を出力するタイミング発生器と、前記基準クロック信号に同期して試験パターン信号を出力するパターン発生器と、前記試験パターン信号を被試験デバイスに応じて整形し、当該被試験デバイスへ送る波形整形器と、前記被試験デバイスの応答出力信号と期待値データ信号とを比較する論理比較器とを備えた半導体試験装置であって、前記タイミング発生器が、請求項２７又は請求項２８記載のタイミング発生器からなる構成としてある。【００８５】
半導体試験装置をこのような構成とすると、精度の高い遅延量が与えられた遅延クロック信号により装置各部のタイミングが作られるため、半導体試験の測定精度を高めることができる。【００８６】
また、本発明の半導体集積回路は、発振周波数が互いに等しい複数の遅延ロックループ回路と、各遅延ロックループ回路へ、発振周波数よりも低周波数の基準クロック信号を分配する配線とを備えた半導体集積回路であって、遅延ロックループ回路が、請求項１〜請求項１３のいずれかに記載の遅延ロックループ回路からなる構成としてある。【００８７】
半導体集積回路をこのような構成とすれば、遠距離のＣＬＫ伝送を低周波で行い、ローカル部分でＤＬＬを用いて逓倍するため、伝送部分の回路規模・消費電力を削減することができ、全体のバッファ段数が少なくてすむため、スキューも小さくすることができる。
これは、ＬＳＩの内部の長距離を高周波のＣＬＫ伝送を行うと、低周波のＣＬＫ伝送に比べて、バッファ間隔を短縮して負荷容量を減らすか、バッファの駆動能力を増やすかの処置が必要になり、どちらも、回路規模増大・消費電力増大となるためである。また、各ブロックまでのバッファ段数の差も大きくなるため、スキューも増大するためである。【００８８】
また、本発明の半導体集積回路は、発振周波数が互いに等しい複数の位相ロックループ回路と、各位相ロックループ回路へ、発振周波数よりも低周波数の基準クロック信号を分配する配線とを備えた半導体集積回路であって、位相ロックループ回路が、請求項１４〜請求項２６のいずれかに記載の位相ロックループ回路からなる構成としてある。【００８９】
半導体集積回路をこのような構成とすれば、遠距離のＣＬＫ伝送を低周波で行い、ローカル部分でＰＬＬを用いて逓倍するため、伝送部分の回路規模・消費電力を削減することができ、全体のバッファ段数が少なくてすむため、スキューも小さくすることができる。
【発明の効果】
【００９０】
以上のように、本発明によれば、位相比較器、カウンタ、遅延時間取得部がそれぞれ複数備えられており、複数の遅延時間取得部が、単位ビットあたりの分解能をそれぞれ異なるようにしたため、ロックアップタイムを大幅に短縮できる。
しかも、外乱等によりＬｏｃｋ  Ｔａｒｇｅｔから大きく離れた場合においても、敏速にそのＬｏｃｋ  Ｔａｒｇｅｔに戻ることができる。
さらに、カウンタのビット数を増やすことなく、Ｌｏｃｋ  Ｒａｎｇｅを拡張することができる。
【図面の簡単な説明】
【００９１】
【図１】本発明の第一実施形態にかかる遅延ロックループ回路の構成を示す回路構成図である。
【図２】第一の位相比較器の構成を示す回路構成図である。
【図３】第一の位相比較器の動作を示す説明図である。
【図４】第一の位相比較器における入力信号と出力信号とのスキューを示す説明図である。
【図５】第二の位相比較器の構成を示す回路構成図である。
【図６】第一の位相比較器の動作を示す説明図である。
【図７】第一の位相比較器における入力信号と出力信号とのスキューを示す説明図である。
【図８】第二の位相比較器及び自動校正回路の構成を示す回路構成図である。
【図９】カウンタの構成を示す回路構成図である。
【図１０】ＤＡコンバータ等の構成を示す回路構成図である。
【図１１】ＤＡコンバータの位相関係の調整状態を示す説明図である。
【図１２】位相の調整結果を示すグラグである。
【図１３】遅延素子の具体的な構成を示す回路構成図であって、ａ）は、Ｓｉｎｇｌｅ遅延素子の回路構成、ｂ）は、差動遅延素子の回路構成を示す。
【図１４】遅延クロック信号に与えられる遅延量を示すグラフであって、（ａ）は、多ｂｉｔかつ一種のＤＡＣであり、ＤＡＣのデジタルデータに対応する電流値は、ばらつきによって、０．６〜１．６倍になることを示すグラフ、（ｂ）は、ＦｉｎｅとＣｏａｒｓｅのＤＡＣに分けたときのＦｉｎｅＤＡＣのデジタルデータに対応する電流値が、ばらつきによって０．６〜１．６倍になることを示すグラフ、（ｃ）は、ＦｉｎｅとＣｏａｒｓｅのＤＡＣに分けたときのＣｏａｒｓｅＤＡＣのデジタルデータに対応する電流値が、ばらつきによって、０．６〜１．６倍になることを示すグラフである。
【図１５】本発明の第二実施形態にかかる遅延ロックループ回路の構成を示す回路構成図である。
【図１６】第二実施形態の遅延ロックループ回路における位相比較器（ＰＤ１，ＰＤ２）の動作を示す波形図である。
【図１７】第二実施形態の遅延ロックループ回路におけるカウンタ（ＣＴＲ１）の動作を示す真理値表である。
【図１８】第二実施形態の遅延ロックループ回路におけるカウンタ（ＣＴＲ２）の動作を示す真理値表である。
【図１９】第二実施形態の遅延ロックループ回路におけるコントロール回路の動作を示す真理値表である。
【図２０】第二実施形態の遅延ロックループ回路におけるカウンタ（ＣＴＲ１，ＣＴＲ２）の動作を示す説明図である。
【図２１】従来の遅延ロックループ回路と第二実施形態の遅延ロックループ回路のそれぞれのシミュレーション結果を示すグラフであって、（ａ）は第一実施形態の遅延ロックループ回路のシミュレーション結果、（ｂ）は第二実施形態の遅延ロックループ回路のシミュレーション結果を示す。
【図２２】本発明の第一実施形態にかかる位相ロックループ回路の構成を示す回路構成図である。
【図２３】本発明の第二実施形態にかかる位相ロックループ回路の構成を示す回路構成図である。
【図２４】本発明の半導体試験装置の構成を示す回路構成図である。
【図２５】本発明のタイミング発生器の構成を示す回路構成図である。
【図２６】本発明の半導体集積回路の構成を示す回路構成図である。
【図２７】本発明の半導体集積装置の他の構成を示す回路構成図である。
【図２８】（Ａ）は、従来の遅延ロックループ回路の構成を示す回路構成図、（Ｂ）は、従来の遅延ロックループ回路における各信号の経時変化を示すグラフである。
【図２９】従来の遅延ロックループ回路の具体的な回路構成の例を示す回路構成図である。
【図３０】（Ａ）は、従来の位相ロックループ回路の構成を示す回路構成図、（Ｂ）は、従来の位相ロックループ回路における各信号の経時変化を示すグラフである。
【符号の説明】
【００９２】
１０  遅延ロックループ回路（ＤＬＬ）
１１ａ，１１ｂ  位相比較器
１２ａ，１２ｂ  カウンタ
１３ａ，１３ｂ  ＤＡコンバータ
１４  加算要素
１５  ＢＩＡＳ
１６  遅延素子群
２０  位相ロックループ回路（ＰＬＬ）
２１ａ，２１ｂ  位相比較器
２２ａ，２２ｂ  カウンタ
２３ａ，２３ｂ  ＤＡコンバータ
２４  加算要素
２５  ＢＩＡＳ
２６  遅延素子群
２７  分周器（デバイダ）
３０  半導体試験装置
４０ａ，４０ｂ  半導体集積回路
５０  遅延ロックループ回路（ＤＬＬ）
５１ａ，５１ｂ  位相比較器
５２ａ，５２ｂ  カウンタ
５３ａ，５３ｂ  ＤＡコンバータ
５４  加算要素
５５  ＢＩＡＳ
５６  遅延素子群
５７  コントロール回路
６０  位相ロックループ回路（ＰＬＬ）
６１ａ，６１ｂ  位相比較器
６２ａ，６２ｂ  カウンタ
６３ａ，６３ｂ  ＤＡコンバータ
６４  加算要素
６５  ＢＩＡＳ
６６  遅延素子群
６７  分周器（デバイダ）
６８  コントロール回路
【発明を実施するための最良の形態】
【００９３】
以下、本発明に係る遅延ロックループ回路（ＤＬＬ）、位相ロックループ回路（ＰＬＬ）、タイミング発生器、半導体試験装置及び半導体集積回路の好ましい実施形態について、図面を参照して説明する。【００９４】
［ＤＬＬ］
（ＤＬＬの第一実施形態）
まず、本発明のＤＬＬの第一実施形態について、図１を参照して説明する。
同図は、本実施形態のＤＬＬの構成を示す回路構成図である。【００９５】
同図に示すように、ＤＬＬ１０は、位相比較器（ＰＤ）１１ａ，１１ｂと、カウンタ（ＣＴＲ）１２ａ，１２ｂと、ＤＡコンバータ（ＤＡＣ）１３ａ，１３ｂと、加算要素１４と、ＢＩＡＳ（遅延時間制御部）１５と、遅延素子群１６とを備えている。
ここで、位相比較器１１ａ，１１ｂは、遅延素子群１６へ入力される入力信号とその遅延素子群１６から出力される出力信号とをそれぞれ入力し、これら信号間の位相を検出し、この検出結果を位相信号として出力する。【００９６】
位相比較器１１ａ，１１ｂは、本実施形態においては、二つ備えられている。
まず、位相比較器１１ａの具体的な回路構成例について、図２を参照して説明する。
同図に示すように、位相比較器（第二の位相比較器）１１ａは、２つのＤ−ＦＦ１１ａ−１（Ｄ−ＦＦａ（１１ａ−１ａ），Ｄ−ＦＦｂ（１１ａ−１ｂ））と、論理回路１１ａ−２とを有している。
Ｄ−ＦＦａ（１１ａ−１ａ）は、ＤＡＴＡ端子に出力信号を、ＣＬＯＣＫ端子（ＣＫ端子）に入力信号をそれぞれ入力する。一方、Ｄ−ＦＦｂ（１１ａ−１ｂ）は、ＤＡＴＡ端子に入力信号を、ＣＫ端子に出力信号をそれぞれ入力する。すなわち、Ｄ−ＦＦａ（１１ａ−１ａ）とＤ−ＦＦｂ（１１ａ−１ｂ）とは、それぞれＤＡＴＡ端子とＣＫ端子とにおいて、入力信号と出力信号とが入れ替わるかたちで入力される。【００９７】
Ｄ−ＦＦａ（１１ａ−１ａ）は、比較ＣＬＫ（出力信号）と被比較ＣＬＫ（入力信号）とを入力し、カウンタ１２ａをダウン（ＤＯＷＮ）させるか否かを示すフラグ（制御）信号を出力する。
Ｄ−ＦＦｂ（１１ａ−１ｂ）は、比較ＣＬＫ（入力信号）と被比較ＣＬＫ（出力信号）とを入力し、カウンタ１２ａをアップ（ＵＰ）させるか否かを示すフラグ（制御）信号を出力する。【００９８】
論理回路１１ａ−２は、Ｄ−ＦＦａ（１１ａ−１ａ）又はＤ−ＦＦｂ（１１ａ−１ｂ）からのフラグ（制御）信号にもとづき、ＵＰ，ＤＯＷＮ，ホールド（ＨＯＬＤ）のいずれかのフラグ（位相）信号を出力する。
この論理回路１１ａ−２の動作を、図３に示す。
同図に示すように、論理回路１１ａ−２は、例えば、Ｄ−ＦＦａ（１１ａ−１ａ）から、カウンタ１２ａをＤＯＷＮさせないフラグ（制御）信号（“Ｌ”を示すフラグ（制御）信号）を入力しており（図中「ＰＤ１ａ出力」）、一方、Ｄ−ＦＦｂ（１１ａ−１ｂ）から、カウンタ１２ａをＵＰさせるフラグ（制御）信号（“Ｈ”を示すフラグ（制御）信号）を入力しているときは（図中「ＰＤ１ｂ出力」）、カウンタ１２ａをＵＰさせるフラグ（位相）信号を出力する。【００９９】
これに対し、論理回路１１ａ−２は、Ｄ−ＦＦｂ（１１ａ−１ｂ）から、カウンタ１２ａをＵＰさせないフラグ（制御）信号（“Ｌ”を示すフラグ（制御）信号）を入力しており（図中「ＰＤ１ｂ出力」）、一方、Ｄ−ＦＦａ（１１ａ−１ａ）から、カウンタ１２ａをＤＯＷＮさせるフラグ（制御）信号（“Ｈ”を示すフラグ（制御）信号）を入力したときは（図中「ＰＤ１ａ出力」）、カウンタ１２ａをＤＯＷＮさせるフラグ（位相）信号を出力する。
そして、論理回路１１ａ−２は、２つのＤ−ＦＦ１１ａ−１からのフラグ（制御）信号がともに“Ｌ”の場合には、ＨＯＬＤ（又は、トグル（Ｔｏｇｇｌｅ））のフラグ（位相）信号を出力する。【０１００】
ここで、２つのＤ−ＦＦ１１ａ−１（Ｄ−ＦＦａ（１１ａ−１ａ），Ｄ−ＦＦｂ（１１ａ−１ｂ））において、ＣＫ入力とＤＡＴＡ入力のスキューが存在し、ＣＫ入力とＤＡＴＡ入力とを互いに入れ替えてあるため、それら２つのＤ−ＦＦ１１ａ−１の論理変化点となる位相差が、それら２つのＤ−ＦＦ１１ａ−１のスキューの和（同一のＤ−ＦＦならば、スキューが２倍）となる（図３の「ＰＤ１ａ出力」と「ＰＤ１ｂ出力」における「ＨＯＬＤ」の区間、図４参照）。このスキューを利用するか、あるいは可変遅延回路等でホールドとなる幅を作ることで、図３に示すような動作を行わせるようにする。
なお、図４の実線は、ＤＡＴＡとＣＬＫにスキューが無い場合に、Ｄ−ＦＦ１１ａ−１がＣＫとＤＡＴＡの位相が一致したとみなすときの位相関係である。
ただし、実際には、ＤＡＴＡとＣＬＫにはスキューがあるため、Ｄ−ＦＦ１１ａ−１がＣＫとＤＡＴＡの位相が一致したとみなす位相関係は、同図に示す破線の位置までずれる。
なお、ＤＡＴＡとＣＬＫを入れ替えると、位相関係のずれは逆方向となる。【０１０１】
位相比較器（第一の位相比較器）１１ｂは、図５に示すように、Ｄ−ＦＦ１１ｂ−１と、このＤ−ＦＦ１１ｂ−１のＤＡＴＡ端子に出力端子が接続されたＭＵＸａ（１１ｂ−２ａ）（マルチプレクサ（Ｍｕｌｔｉｐｌｅｘｏｒ）、セレクタ回路、選択部）と、Ｄ−ＦＦ１１ｂ−１のＣＫ端子に出力端子側が接続されたＭＵＸｂ（１１ｂ−２ｂ）と、Ｄ−ＦＦ１１ｂ−１のＤＡＴＡ端子とＭＵＸａ（１１ｂ−２ａ）の出力端子との間に接続されたデスキュー回路（ＤＥＳＫＥＷ）１１ｂ−３とを有している。【０１０２】
Ｄ−ＦＦ１１ｂ−１は、ＤＡＴＡ端子に比較ＣＬＫ（ＭＵＸａ（１１ｂ−２ａ）からの信号）を、ＣＫ端子に被比較ＣＬＫ（ＭＵＸｂ（１１ｂ−２ｂ）からの信号）をそれぞれ入力し、カウンタ１２ｂをＵＰさせるか、あるいはＤＯＷＮさせるかのフラグ（位相）信号を出力する。
この位相比較器１１ｂの動作を図６に示す。
同図に示すように、位相比較器１１ｂは、３種類の動作モード（位相遅れ、位相進み、同位相）を有する。なお、Ｄ−ＦＦ１１ｂ−１は、立ち上がりエッジで動作する場合である。【０１０３】
位相遅れのモード（同図の最上段）では、Ｄｅｌａｙ入力信号（同段「入力」）に対して、Ｄｅｌａｙ出力信号（同段「出力」）が、１周期よりも遅れている。この位相関係では、“Ｌ”を打ち抜く。
位相進みのモード（同図の２段目）では、Ｄｅｌａｙ入力信号（同段「入力」）に対して、Ｄｅｌａｙ出力信号（同段「出力」）が、１周期よりも進んでいる。この位相関係では、“Ｈ”を打ち抜く。【０１０４】
同位相（同図の３段目）では、Ｄｅｌａｙ入力信号（同段「入力」）に対して、Ｄｅｌａｙ出力信号（同段「出力」）が、丁度１周期遅れている。この位相関係では、“Ｈ”，“Ｌ”どちらのレベルを打ち抜くかは不確定、又は、中間値であり、Ｄ−ＦＦ１１ｂ−１の前の状態（論理レベル）によるところもある。
同図の４段目は、上記の３種類のモードをまとめたもので、Ｄ−ＦＦ１１ｂ−１は、丁度１周期遅れの位置を境に、遅れ側は“Ｌ”を、進み側は“Ｈ”をそれぞれＤｅｌａｙ出力信号として出力する。【０１０５】
また、Ｄ−ＦＦ１１ｂ−１のＣＫ端子とＤＡＴＡ端子のスキューをＡｄｊｕｓｔ（校正）する例を図７に示す。
同図上段は、Ｄ−ＦＦ１１ｂ−１のＣＫ入力とＤＡＴＡ入力の各位相が一致していても、出力論理の境界とはならず、“Ｌ”を出力し（図６最上段及び４段目参照）、ＤＡＴＡ入力を破線までずらすことで、出力論理の境界となることを示している。この場合、デスキュー回路１１ｂ−３によって、ＣＫ入力の位相を破線までずらすと、ＣＫ入力とＤＡＴＡ入力との位相が一致し、この一致点が、出力論理の境界となる。【０１０６】
このデスキュー回路１１ｂ−３のＡｄｊｕｓｔを可能とする機能の例としては、例えば、Ｄ−ＦＦ１１ｂ−１のＣＫ入力とＤＡＴＡ入力とに同一波形を入力できる機能（図５、及び、図７下段）や、Ｄ−ＦＦ１１ｂ−１の出力論理にしたがってデスキュー回路１１ｂ−３の値を可変する機能がある。後者の機能は、プログラム的に実現することも可能であるが、例えば、図８に示すような回路（スキュー自動校正回路１１ｂ’）を実現することにより、Ａｄｊｕｓｔを行う信号を一定期間入力するだけで校正が完了する。【０１０７】
スキュー自動校正回路１１ｂ’は、入力信号と出力信号とのスキューを自動的に校正する回路であって、図８に示すように、Ｄ−ＦＦ（１１ｂ−１）と、ＭＵＸａ（１１ｂ−２ａ）と、ＭＵＸｂ（１１ｂ−２ｂ）と、デスキュー回路（ＤＥＳＫＥＷ）１１ｂ−３と、カウンタ（ＣＯＵＮＴＥＲ）１１ｂ−４と、ＡＮＤゲート１１ｂ−５とを有している。【０１０８】
Ｄ−ＦＦ（データ保持回路）（１１ｂ−１）は、ＭＵＸａ（１１ｂ−２ａ）からの出力信号（第一選択信号）をＤＡＴＡ端子に、デスキュー回路１１ｂ−３からの出力信号（第二選択信号）をＣＫ端子にそれぞれ入力する。そして、第二選択信号に対する第一選択信号の位相の遅れ又は進みにもとづきＵＰ又はＤＯＷＮを示す位相信号を出力する。【０１０９】
ＭＵＸａ（第一のセレクタ回路）（１１ｂ−２ａ）は、入力信号と出力信号との双方を入力するとともに、モード端子に校正信号が入力されると入力信号を選択し、この選択した入力信号を第一選択信号として出力する。
ＭＵＸｂ（第二のセレクタ回路）（１１ｂ−２ｂ）は、入力信号を入力するとともに、この入力信号を第二選択信号として出力する。【０１１０】
デスキュー回路１１ｂ−３は、ＭＵＸｂ（１１ｂ−２ｂ）から出力された第二選択信号を遅延させる。また、デスキュー回路１１ｂ−３は、カウンタ１１ｂ−４からのカウント信号にもとづいて、第二選択信号を遅延させる。
カウンタ１１ｂ−４は、Ｄ−ＦＦ（１１ｂ−１）からＵＰを示す位相信号を受けたときにのみカウントアップして、カウント信号を出力する。【０１１１】
このような構成を有するスキュー自動校正回路１１ｂ’においては、モード信号（Ａｄｊ＿Ｍｏｄｅ）に“Ｈ”を入力すると、次の（１）〜（３）の動作を行う。
（１）Ｄ−ＦＦ（１１ｂ−１）に入力する波形を同一波形とする（ＭＵＸ切り換え）。
（２）Ｄ−ＦＦ（１１ｂ−１）に入力するＣＬＫをＤ−ＦＦ（１１ｂ−１）のデータの出力を受けてカウントアップ可能とする。
（３）モード信号の立ち上がりエッジを受けて、カウンタ１１ｂ−４の値をクリア（デスキュー値ｍｉｎ）とする。【０１１２】
そして、デスキュー回路１１ｂ−３の遅延量変化により、Ｄ−ＦＦ（１１ｂ−１）の出力論理レベルが“Ｌ”から“Ｈ”に変わると、カウンタ１１ｂ−４にはＣＬＫが入力されなくなり、カウントアップ動作は止まる。
カウントアップ動作が終了する時間よりも十分に長い時間の後に、モード信号を“Ｌ”にすると、ＤＬＬ１０はロックをする動作モードとなる。【０１１３】
デスキュー回路１１ｂ−３は、その入力側がＭＵＸ１１ｂ−２ｂの出力端子に接続されており、一方、出力側がＤ−ＦＦ１１ｂ−１のＣＫ端子に接続されている。
このデスキュー回路１１ｂ−３は、上述したように、Ｄ−ＦＦ１１ｂ−１のＣＫ端子の前段に、そのＤ−ＦＦ１１ｂ−１のＣＫ端子とＤＡＴＡ端子の入力位相が一致する点が、出力データの“Ｈ”と“Ｌ”の境界となるように調整する。【０１１４】
このデスキュー回路１１ｂ−３の遅延設定がｍｉｎのときには、“Ｌ”を出力する位相関係となるように、また、ｍａｘのときには、“Ｈ”を出力する位相関係となるように設計保証しておく必要がある。
なお、図８においては、Ｄ−ＦＦ１１ｂ−１のＣＫ端子側にデスキュー回路１１ｂ−３が挿入されているが、ＣＫ端子側に限るものではなく、ＤＡＴＡ側に挿入することもできる。【０１１５】
カウンタ１２ａ，１２ｂは、対応する位相比較器１１ａ，１１ｂからのフラグ（位相）信号を入力し、制御信号を出力する。
このカウンタ１２ａ（１２ｂ）の具体的な回路構成を図９に示す。
同図に示すように、カウンタ１２ａ（１２ｂ）は、制御信号のビット数と同数（例えば、３９段）のＤ−ＦＦ１２−１１〜１２−１ｎ（以下、略して「Ｄ−ＦＦ１２−１」という。）と、これらＤ−ＦＦ１２−１と同数（例えば３９段）の選択部（ＭＵＸ：セレクタ回路）１２−２１〜１２−２ｎ（以下、略して「選択部１２−２」という。）とを有して構成されている。【０１１６】
各フリップフロップ１２−１は、制御信号を構成することになるビット値ｑを一つずつ出力する。
各選択部１２−２は、各フリップフロップ１２−１に一つずつ対応し、その対応するフリップフロップ１２−１へ送る信号を選択する。【０１１７】
このような構成において、位相比較器１１ａ，１１ｂのフラグ（位相）信号は、プライオリティエンコーダ型のカウンタ１２ａ，１２ｂのコントロール（図中「ＵＰ／ＨＯＬＤ／ＤＯＷＮ」）に入力される。【０１１８】
カウンタ１２ａは、位相比較器１１ａからのフラグ（位相）信号がＵＰのｆｌａｇ＝１の場合、下位のＤ−ＦＦ１１ａ−１の“Ｈ”を上位側にシフトさせるシフトレジスタの働きを行う。一方、ＤＯＷＮのｆｌａｇ＝１の場合、上位のＤ−ＦＦ１１ａ−１の“Ｌ”を下位側にシフトさせるシフトレジスタの働きを行う。さらに、ＨＯＬＤのｆｌａｇ＝１の場合、シフト動作は行わず、各Ｄ−ＦＦ１１ａ−１のデータをＨＯＬＤする働きを行う。【０１１９】
カウンタ１２ｂは、カウンタ１２ａと同様の回路構成を有している。
ただし、位相比較器１１ｂからは「ＨＯＬＤ」を示すフラグ（位相）信号は出力されない。このため、カウンタ１２ｂにおいては、（ア）ＨＯＬＤ入力に“Ｌ”、選択部１２−２のｂ端子に“Ｌ”を接続する、（イ）選択部１２−２においてｂ端子を選択する機能を削除する、のいずれかを行うようにする。他は、カウンタ１２ａと同様な動作を行う。【０１２０】
ＤＡコンバータ（遅延時間取得部）１３ａ，１３ｂは、対応するカウンタ１２ａ，１２ｂの後段にそれぞれ接続されている。すなわち、カウンタ１２ａの後段にＤＡコンバータ１３ａが、カウンタ１２ｂの後段にＤＡコンバータ１３ｂがそれぞれ接続されている。
そして、ＤＡコンバータ１３ａ（第二の遅延時間取得部）はカウンタ１２ａから出力された制御信号の、また、ＤＡコンバータ１３ｂ（第一の遅延時間取得部）はカウンタ１２ｂから出力された制御信号の各ビット（デジタル量）に対応した遅延時間（アナログ量）を得る。
ここで、ＤＡコンバータ１３ａ，１３ｂの１ビットあたりの重み（分解能）はそれぞれ異なるものとしておく。【０１２１】
このＤＡコンバータ１３ａ，１３ｂ及びその周辺の回路構成の具体例を図１０に示す。
各カウンタ１２ａ，１２ｂから出力された制御信号の“Ｈ”の数に比例した電流を発生するように、図１０の電流ＤＡＣに各ビットを接続する。
ＤＡコンバータ１３ａ，１３ｂは、Ｐｃｈトランジスタの縦積み２段をカウンタのｂｉｔ数以上持ち、Ｐｏｓｉ側の電源とＷｉｒｅｄ−ＯＲされたノード（ＤＡＣのＳｕｍｍｉｎｇ  Ｐｏｉｎｔ）間に並列接続される。ＤＡコンバータ１３ａ，１３ｂのＳｕｍｍｉｎｇ  ＰｏｉｎｔとＮｅｇａ側の電源間には、ダイオード接続されたＮｃｈトランジスタを構成する。
縦積み２段のうち、上側のトランジスタは、同一のバイアス電圧を受けた電流源と等価であり、同一の電流を流すように働く。一方、下側のトランジスタは、アナログスイッチと等価であり、カウンタの出力信号によってＯＮ／ＯＦＦが制御される。
したがって、ＤＡＣのＳｕｍｍｉｎｇ  Ｐｏｉｎｔでは、並列の電流源・アナログスイッチで生成した電流を加算し、Ｎｃｈトランジスタには、カウンタの値に比例した電流が流れることになる。【０１２２】
また、ＤＡコンバータ１３ａ，１３ｂには、同図に示すように、各ＤＡコンバータ１３ａ，１３ｂの１ビットの電流量を決めるためのＢＩＡＳ電圧発生器（ＢＩＡＳ  ＧＥＮ）１７が接続されている。
ＢＩＡＳ電圧発生器１７は、カレントミラー接続（カレントミラー回路１７−１）により、ＤＡコンバータ１３ａの１ビットの電流量を「Ｉａ」とした場合、ＤＡコンバータ１３ｂの１ビットの電流量を「Ｉｂ＝ａ／ｂ×Ｉａ」とする。【０１２３】
各ＤＡコンバータ１３ａ，１３ｂの電流ｐａｔｈ（遅延時間信号）をｗｉｒｅｄ−ｏｒ（ワイヤードＯＲ）することで、それぞれのＤＡコンバータ１３ａ，１３ｂの電流の総和が、ＮｃｈＴｒに流れ込む（加算要素（加算部）１４）。
そして、ＤＡコンバータ１３ａ，１３ｂの総電流を流し込むＮｃｈＴｒと遅延素子のトランジスタとをカレントミラー接続（カレントミラー回路１５−１）することで、遅延素子のｔｒ／ｔｆ（動作時間に対する遅延時間）は、ＤＡコンバータ１３ａ，１３ｂの電流の総和に比例した傾きとなり、遅延量が変わる。【０１２４】
ここで、本実施形態のＤＬＬ１０がロックアップタイムの短縮等の効果を得るためには、分解能の異なる二つのＤＡコンバータ１３ａ，１３ｂに関して、図１１に示すような設計を行うことが望ましい。
ＤＡコンバータ１３ｂの可変範囲は、実機上で起こり得る電圧変動や温度変動をカバーできる範囲よりも大きくとる。実機上で起こり得る電圧変動や温度変動をカバーできる範囲を、図１１中「実動作保証Ｌｏｃｋ  Ｒａｎｇｅ」と記す。
ＤＡコンバータ１３ｂが動くｓｔｅｐは、同図の斜線で示したように細かい分解能で電流量を増減（カウンタからみればＵＰ／ＤＯＷＮ）する。
「実動作保証Ｌｏｃｋ  Ｒａｎｇｅ」と「ＤＡＣ２可変範囲」との間にＨＯＬＤのフラグを出すように位相比較器１１を設計し、ＤＡコンバータ１３ａは、斜線で示すように、ＨＯＬＤのフラグを出す区間の外側で、粗い分解能で電流量を増減（カウンタからみればＵＰ／ＤＯＷＮ）する。【０１２５】
同図（１）の領域（位相関係）では、Ｔａｒｇｅｔに対して位相が大きく進んでいるため、ＤＡコンバータ１３ａは、電流減（カウントＤＯＷＮ）、ＤＡコンバータ１３ｂは、電流減（カウントＤＯＷＮ）となり、遅延量を大幅に遅くしようとフィードバックを掛ける。
同図（２）の領域（位相関係）では、Ｔａｒｇｅｔに対して位相が少々進んでいるため、ＤＡコンバータ１３ａは、電流維持（カウントＨＯＬＤ）、ＤＡコンバータ１３ｂは、電流減（カウントＤＯＷＮ）となり、遅延量を少々遅くしようとフィードバックを掛ける。【０１２６】
同図（３）の領域（位相関係）では、Ｔａｒｇｅｔに対して位相が少し遅れているため、ＤＡコンバータ１３ａは、電流維持（カウントＨＯＬＤ）、ＤＡコンバータ１３ｂは、電流増（カウントＵＰ）となり、遅延量を少々速くしようとフィードバックを掛ける。
同図（４）の領域（位相関係）では、Ｔａｒｇｅｔに対して位相が大きく遅れているため、ＤＡコンバータ１３ａは、電流増（カウントＵＰ）、ＤＡコンバータ１３ｂは、電流増（カウントＵＰ）となり、遅延量を大幅に速くしようとフィードバックを掛ける。【０１２７】
さらに、図１２を用いて説明する。同図は、位相の調整結果を示すグラグである。
フィードバックの動作モードにしたとき（または電源ＯＮにしたとき）に、カウンタ値が最小と仮定する。
電流量が小さいため、Ｌｏｃｋ  Ｔａｒｇｅｔに対して、遅延量が大きいため、カウンタ１２ａとカウンタ１２ｂがともにカウントＵＰして、Ｌｏｃｋ  Ｔａｒｇｅｔに近づくようにフィードバックが掛かる（（４）の領域→Ｌｏｃｋまでの時間）。【０１２８】
位相比較器１１ａがＨＯＬＤを出力する範囲までＬｏｃｋ  Ｔａｒｇｅｔに近づくと（（３）の領域）、カウンタ１２ａはＨＯＬＤし、カウンタ１２ｂは引き続きＬｏｃｋ  Ｔａｒｇｅｔを超えるまで（（２）の領域に入るまで）フィードバックが掛かり、カウントＵＰする。
Ｌｏｃｋ  Ｔａｒｇｅｔを超えると（（２）の領域に入ると）、Ｌｏｃｋ  Ｔａｒｇｅｔに近づくようにフィードバックが掛かり、カウンタ１２ａはＨＯＬＤし、カウンタ１２ｂはカウントＤＯＷＮする。【０１２９】
電源電圧・温度等が安定な場合、Ｌｏｃｋ  Ｔａｒｇｅｔ中心に挟んで、波打つようにカウンタ１２ｂだけが増減するフィードバックが掛かる。
電源電圧・温度等の外乱が起こると、遅延量が変動する。（２）と（３）の領域の範囲では、カウンタ１２ａはＨＯＬＤし、カウンタ１２ｂだけが増減するようにフィードバックが掛かる。このときの遅延時間変化量は、ＤＡコンバータ１３ｂの変化量だけなので小さくなる（微小の追従）。
（１）と（４）の領域まで変動すると、カウンタ１２ａとカウンタ１２ｂとがともに増減してフィードバックが掛かる。このときの遅延時間変化量は、ＤＡコンバータ１３ａとＤＡコンバータ１３ｂの変化量の加算なので大きくなる（大きな量の追従）。【０１３０】
ここで、ＢＩＡＳの機能又は役割について説明する。
・Ｓｉｎｇｌｅ遅延素子（図１３（ａ））の場合
上側の電流源は、ＢＩＡＳ＿Ｒを受けてＰｃｈトランジスタのカレントミラー接続により実現されている。
下側の電流源は、ＢＩＡＳ＿Ｉを受けてＮｃｈトランジスタのカレントミラー接続により実現されている。
ＤＡコンバータで生成された電流に比例した電流が、インバータの負荷容量への充放電電流の最大値となる。一定電流で負荷容量に対して充放電するため、時間−電圧の関係は直線となる。
ＤＡコンバータで生成される電流量を変えると、充放電電流の最大値が変わり、時間−電圧の関係の直線の傾きが変わり、遅延時間が変化する。この性質を利用して可変遅延回路として使用する。【０１３１】
・差動遅延素子（図１３（ｂ））の場合
上側の抵抗は、Ｐｃｈトランジスタの組合せで、ＢＩＡＳ＿Ｒによって抵抗値が変わるように構成されている。
中央のＮｃｈトランジスタは、アナログスイッチとして機能する。
下側の電流源は、Ｓｉｎｇｌｅ遅延素子と同様に、負荷容量への充放電電流を制御する。
ここで、上側の抵抗を可変抵抗とする理由は、固定抵抗の場合、下側の電流源の電流量によって振幅が変わってしまうために、電流量に応じて抵抗値が変わるように制御する。【０１３２】
遅延素子群１６は、従属接続された複数の遅延素子１６−１１〜１６−１ｎ（以下、略して「遅延素子１６−１」という。）を有しており、それら複数の遅延素子１６−１の各段から出力手段を出力する。
遅延素子１６−１は、この遅延素子１６−１を流れる電流を調整して、出力波形のｔｒ／ｔｆを可変することで遅延量を可変する。
この遅延素子１６−１の具体的な回路構成を図１３（ａ），（ｂ）に示す。同図（ａ）は、Ｓｉｎｇｌｅ遅延素子の具体的回路構成を、同図（ｂ）は、差動遅延素子の具体的回路構成をそれぞれ示す。【０１３３】
Ｓｉｎｇｌｅ遅延素子においては、同図（ａ）に示すように、インバータ素子と電源との間に、電流源を挿入して、出力端子に接続される負荷容量を充電する電流量の最大量を変える（制限する）ことで、出力波形のｔｒ／ｔｆを可変する。
結果として、遅延素子の遅延量が変化する。
差動遅延素子においては、同図（ｂ）に示すように、ＣＭＬ  ｔｙｐｅの差動バッファとして構成し、Ｔａｉｌ電流をコントロールして、出力端子に接続される負荷容量を充電する電流量を変えることで、出力波形のｔｒ／ｔｆを可変する。正電源側の可変抵抗は、Ｔａｉｌ電流の可変により振幅の変化が小さくならないように、Ｔａｉｌ電流量の変化に伴って、抵抗値を可変する、可変抵抗である。
可変抵抗は、Ｐｃｈトランジスタを用いて構成するのが、一般的な手法である。【０１３４】
このように、本発明の遅延ロックループ回路は、同一の遅延量を有する複数の遅延素子を従属接続し、同一の位相間隔の出力信号を各段から出力する遅延素子群を備えていることから、以下の用途（（１）タイミング発生器のＣｏａｒｓｅ  ｄｅｌａｙ、（２）ＬＳＩのＣＬＫ分配のスキューを低減するＬｏｃａｌ  ＤＬＬ又はＬｏｃａｌ  ＰＬＬ、（３）ＳＥＲＤＥＳ等の高速データ伝送の逓倍ＣＬＫ発生回路、ＣＬＫ  ＲＥＣＯＶＥＲＹ回路）に使用可能となる。【０１３５】
以上のような構成を有する本発明のＤＬＬは、次のような効果を奏する。
例えば、二つの遅延時間取得部が、それぞれ異なった分解能を有し、一方が粗い分解能、他方が細かい分解能を有することとすると、カウンタのビット数を増大させることなくＬｏｃｋ  Ｒａｎｇｅを拡張させることができる。
また、加算部が、各遅延時間取得部からの遅延時間信号の示す遅延時間を加算するため、粗い分解能の遅延時間と細かい分解能の遅延時間との双方を反映させたかたちで遅延時間の総和を得ることができる。このため、単に分解能を大きくした場合に比べて、ロックアップタイムを飛躍的に短縮させることができる。【０１３６】
さらに、外来ノイズ等の影響によりＬｏｃｋ  Ｒａｎｇｅを外れた場合であっても、カウント値が最小又は最大で張り付くことがなくなり、遅延時間を迅速にＬｏｃｋ  Ｒａｎｇｅに戻すことができる。
カウント値が張り付く要因としては、遅延回路（または、ＲＩＮＧ  ＯＳＣ）遅延量の変動が挙げられる。そして、遅延量の変動が起こる原因としては、温度変動と電源電圧変動が挙げられる。温度変動と電源変動は、外来の変動によっても起こり、また、自己の動作率が変わることによっても起こる。
設計時に想定した温度変動と電圧変動の量よりも、実際の温度変動と電圧変動の量が大きい場合に回路が追従しようとして、カウント値をｍｉｎ／ｍａｘまで変化して、結果的にカウンタが張り付くことになる。逆に、設計時に想定した温度変動と電圧変動の量よりも、実際の温度変動と電圧変動の量が小さい場合には、カウント値は、ある中央値（Ｌｏｃｋ  Ｔａｒｇｅｔとなるカウント値）よりも遅延量が大きい時には遅延量を小さくするようにカウントＵＰを行う。
フィードバックが掛かり、ある中央値（Ｌｏｃｋ  Ｔａｒｇｅｔとなるカウント値）よりも遅延量が小さい時には遅延量を大きくするようにカウントＤＯＷＮを行うフィードバックが掛かるため、ある中央値（Ｌｏｃｋ  Ｔａｒｇｅｔとなるカウント値）を中心に、カウンタは、ＵＰ／ＤＯＷＮを繰り返す。このとき、ＤＬＬはＬｏｃｋ状態にあり、ＤＬＬの遅延回路の遅延量が温度変動と電圧変動の影響を受けた量よりも大きいため、カウンタがオーバーフローする（張り付く）ことはない。【０１３７】
しかも、Ａｄｊｕｓｔ（校正）箇所が少なくなり、Ｌｏｃｋするまでの測定を少なくすることができる。
本発明では、ＣＭＯＳのインバータの充放電の電流に制限をかけることで、通過パルス波形の立ち上がり／立ち下がりを変えて、伝播遅延時間の差を利用した遅延回路としている。
ＣＭＯＳのプロセスでは、レチクルや不純物濃度など、様々な要因により、同じ回路でも伝播遅延時間や電流量など、標準的なデバイスに対して、０．６倍〜１．６倍までばらつく（図１４（ａ））。
従来のように、一つのＤＡコンバータでＤＬＬの動作を行うと、ばらつきを吸収するために、カウンタとＤＡコンバータ（ＤＡコンバータ２）を膨大なｂｉｔ数として、ＬＯＣＫする近傍に動作点の中心がくるようにする校正（キャリブレーション）を無くすか、ｂｉｔ数が膨大になるのを回避するために、分解能の粗いＤＡコンバータ（ＤＡコンバータ１）を設け、図１の位相比較器とカウンタの代わりにメモリ、または、レジスタを構成して、ＬＯＣＫする近傍に動作点の中心がくるように、校正（キャリブレーション）を行うかの選択肢が考えられる。
なお、後者の選択肢を選択して校正を行うことを前提に考えると、本発明の方式は、校正の必要がなくなるので、「校正箇所を少なくする」と表現している。【０１３８】
このように一種類の回路で実現する場合、必要な分解能と可変量を確保するためには、微小分解能の回路の多ｂｉｔ構成としなければならない。これに対し、分解能が異なる回路二種類以上で実現すると（図１４（ｂ），（ｃ））、回路規模が縮小する。
また、ＤＡコンバータ１３ａとＤＡコンバータ１３ｂの回路構成は同一として分解能（ＢＩＡＳ）だけを変えれば、小規模の回路追加で実現できる。
ここで、ＤＡコンバータ１の分解能が、ＤＡコンバータ２の可変量よりも小さくなるように設計する。この場合、ＤＡコンバータ１３ａのコントロールをメモリやレジスタ等で制御しても良いが、校正（キャリブレーション）する必要がある。ただし、ＤＡコンバータ１３もフィードバックに加えると、カウンタや位相比較器の回路増大があるものの校正が不要となる。【０１３９】
さらに、外来ノイズ等の影響によりＬｏｃｋ  Ｔａｒｇｅｔから離れた場合であっても、そのＬｏｃｋ  Ｔａｒｇｅｔ周辺に、敏速には戻ることができる。
しかも、カウンタをバイナリで動作させた場合に生じるグリッジが出力されることがなく、パルスの発数を管理する応用範囲においても、使用可能となる。【０１４０】
以上説明した第一実施形態のＤＬＬは、分解能が小さい遅延成分と分解能が大きい遅延成分とを有しているため、外乱等によりＬｏｃｋ  Ｔａｒｇｅｔから大きく離れた場合でも、敏速にＬｏｃｋ  Ｔａｒｇｅｔに近づけることができる。この効果を奏する点で第一実施形態のＤＬＬは非常に有用な技術であるが、例えば振幅が大きいノイズに追従する場合、図１のＣＴＲ２ではオーバーフロー（カウント値が所定範囲を上方に超過）、または、アンダーフロー（カウント値が所定範囲を下方に超過）することが想定される。
これらオーバーフロー等を避ける方法として、例えば、ＣＴＲ２のビット数を増やすことが考えられる。ところが、この方法では回路規模が増大するというデメリットが生じてしまう。
そこで、複数のカウンタの動作を制御するコントローラ回路を新たにＤＬＬに備えて、分解能が小さい遅延成分と分解能が大きい遅延成分の桁上げ／桁下げ処理を行うことにより、回路規模を増大させることなく、ロック範囲を広げることができる。
このコントローラ回路を備えたＤＬＬを第二実施形態として、次に説明する。【０１４１】
（ＤＬＬの第二実施形態）
次に、ＤＬＬの第二実施形態について、図１５を参照して説明する。
同図は、本実施形態のＤＬＬの構成を示すブロック図である。
本実施形態のＤＬＬは、第一実施形態のＤＬＬと比較して、ＣＴＲを制御するためのコントローラ回路を新たに備えた点が相違する。他の構成要素は第一実施形態のＤＬＬと同様である。【０１４２】
同図に示すように、ＤＬＬ５０は、位相比較器（ＰＤ）５１ａ，５１ｂと、カウンタ（ＣＴＲ）５２ａ，５２ｂと、ＤＡコンバータ（ＤＡＣ）５３ａ，５３ｂと、加算要素５４と、ＢＩＡＳ５５と、遅延素子群５６と、コントローラ回路（Ｃｏｎｔｒｏｌｌｅｒ）５７とを備えている。
ここで、位相比較器５１ａ，カウンタ５２ａ，ＤＡコンバータ５３ａは、分解能が大きい（粗い、ｃｏａｒｓｅ）遅延を生成し、位相比較器５１ｂ，カウンタ５２ｂ，ＤＡコンバータ５３ｂは、分解能が小さい（細かい、ｆｉｎｅ）遅延を生成する。なお、ＤＡコンバータ５３ａの２ｂｉｔの遅延量とＤＡコンバータ５３ｂの可変量（最大値）は同一の回路構成としておき、校正結果で上記の条件を満たすことも可能である。【０１４３】
また、カウンタ５２ｂ（第一のカウンタ）の最小値と半値の差に対応する遅延時間、および、カウンタ５２ｂ（第一のカウンタ）の最大値と半値の差に対応する遅延時間は、カウンタ５２ａ（第二のカウンタ）の１ｂｉｔに対応する遅延時間と等しい。【０１４４】
また、本実施形態のＤＬＬ５０におけるＤＡコンバータ（ＤＡＣ）５３ａ，５３ｂ、加算要素５４、ＢＩＡＳ５５、遅延素子群５６は、それぞれ第一実施形態のＤＬＬ１０におけるＤＡコンバータ（ＤＡＣ）１３ａ，１３ｂ、加算要素１４、ＢＩＡＳ１５、遅延素子群１６と同様の機能を有しているため、これらの詳細な説明を省略する。
なお、ＤＡコンバータ５３ａを第二の遅延時間取得部、ＤＡコンバータ５３ｂを第一の遅延時間取得部に相当する。また、加算要素５４を加算部、ＢＩＡＳ５５を遅延時間制御部に相当する。【０１４５】
位相比較器（第二の位相比較器）５１ａは、図２に示した構成、すなわち、第一実施形態のＤＬＬ１０における位相比較器１１ａと同様の構成とすることができる。そして、位相比較器５１ａからは、ＵＰ，ＤＯＷＮ，ＨＯＬＤ（又は、Ｔｏｇｇｌｅ）のいずれかのフラグ（位相）信号が出力される。
なお、本実施形態では、位相比較器５１ａから出力される信号は、ＵＰ，ＤＯＷＮ，Ｔｏｇｇｌｅであるものとする。【０１４６】
この位相比較器５１ａは、遅延素子群５６へ入力される入力信号とその遅延素子群５６から出力される出力信号とをそれぞれ入力し、これら信号間の位相を検出し、この検出結果を位相信号として出力する。
具体的には、図１６の上段に示した動作を行う。
すなわち、出力信号（ＯＵＴ）が入力信号（ＩＮ）に対して０（１ｃｙｃｌｅ遅れ）よりも＋ｔ１以上遅れている場合には、ＵＰのフラグ（位相）信号（図中「Ｕ１」）を出力する。また、出力信号（ＯＵＴ）が入力信号（ＩＮ）に対して０（１ｃｙｃｌｅ遅れ）よりも−ｔ１以上進んでいる場合には、ＤＯＷＮのフラグ（位相）信号（図中「Ｄ１」）を出力する。さらに、出力信号（ＯＵＴ）が入力信号（ＩＮ）に対して０（１ｃｙｃｌｅ遅れ）を中心に＋ｔ１〜−ｔ１の範囲内の位相差である場合には、Ｔｏｇｇｌｅのフラグ（位相）信号（図中「Ｔ１」）を出力する。【０１４７】
位相比較器（第一の位相比較器）５１ｂは、図５に示した構成、すなわち、第一実施形態のＤＬＬ１０における位相比較器１１ｂと同様の構成とすることができる。そして、位相比較器５１ｂからは、ＵＰ，ＤＯＷＮのいずれかのフラグ（位相）信号が出力される。【０１４８】
この位相比較器５１ｂは、位相比較器５１ａと同様、遅延素子群５６へ入力される入力信号とその遅延素子群５６から出力される出力信号とをそれぞれ入力し、これら信号間の位相を検出し、この検出結果を位相信号として出力する。
具体的には、図１６の下段に示した動作を行う。
すなわち、出力信号（ＯＵＴ）が入力信号（ＩＮ）に対して０（１ｃｙｃｌｅ遅れ）よりも遅れている場合には、ＵＰのフラグ（位相）信号（図中「Ｕ２」）を出力する。一方、出力信号（ＯＵＴ）が入力信号（ＩＮ）に対して０（１ｃｙｃｌｅ遅れ）よりも進んでいる場合には、ＤＯＷＮのフラグ（位相）信号（図中「Ｄ２」）を出力する。【０１４９】
カウンタ５２ａ（第二のカウンタ）は、図９に示した構成、すなわち、第一実施形態のＤＬＬ１０におけるカウンタ１２ａと同じ構成とすることができる。
このカウンタ５２ａは、コントローラ回路５７からのフラグ信号（ＵＰ，ＤＯＷＮ，Ｔｏｇｇｌｅ）を入力し、ＤＡコンバータ５３ａに対して制御信号を出力する。【０１５０】
このカウンタ５２ａの動作について、図１７を参照して説明する。同図は、カウンタ５２ａの動作を示す真理値表である。
カウンタ５２ａにＵＰのフラグ信号が入力されると、カウント値がアップする。また、カウンタ５２ａにＤＯＷＮのフラグ信号が入力されると、カウント値がダウンする。さらに、カウンタ５２ａにＴｏｇｇｌｅのフラグ信号が入力されると、カウントがホールドされる。【０１５１】
カウンタ５２ｂ（第一のカウンタ）は、カウンタ５２ａと同様、図９に示した構成、すなわち、第一実施形態のＤＬＬ１０におけるカウンタ１２ａと同じ構成とすることができる。
このカウンタ５２ｂは、位相比較器５１ｂからはフラグ（位相）信号を、コントローラ回路５７からはＨａｌｆ信号をそれぞれ入力する。また、カウンタ５２ｂは、コントローラ回路５７に対して桁移動信号（Ｃａｒｒｙ，Ｂｏｒｒｏｗ）を、ＤＡコンバータ５３ｂに対して制御信号をそれぞれ出力する。【０１５２】
なお、桁移動信号（Ｃａｒｒｙ，Ｂｏｒｒｏｗ）の出力端子は、次のように設けることができる。
例えば、４０ｂｉｔのカウンタの場合、すなわち、図９のＭＵＸとＤ−ＦＦが４０個ずつで構成される場合、Ｂｏｒｒｏｗ（桁下げ信号）は、Ｄ−ＦＦの１ｂｉｔ目（１段目）のＮｅｇａ出力、Ｃａｒｒｙ（桁上げ信号）は、Ｄ−ＦＦの３９ｂｉｔ（３９段目）のＰｏｓｉ出力とすることができる。【０１５３】
このカウンタ５２ｂの動作について、図１８を参照して説明する。同図は、カウンタ５２ｂの動作を示す真理値表である。
なお、カウンタ５２ｂ（第一のカウンタ）の最小値と半値の差に対応する遅延時間、および、カウンタ５２ｂ（第一のカウンタ）の最大値と半値の差に対応する遅延時間は、カウンタ５２ａ（第二のカウンタ）の１ｂｉｔに対応する遅延時間と等しい。【０１５４】
カウンタ５２ｂに位相比較器５１ｂからＵＰのフラグ（位相）信号が入力されると、カウント値がアップする。ここで、カウント値が２〜７８（０〜８０のカウンタの場合の所定範囲）のときには、桁移動信号（Ｃａｒｒｙ（桁上げ信号），Ｂｏｒｒｏｗ（桁下げ信号））は、出力されない。これに対し、カウント値が７９のとき（所定範囲を上方に超過したとき）は、Ｃａｒｒｙ（桁上げ信号）が出力されコントロール回路５７へ送られる。なお、この場合、Ｂｏｒｒｏｗ（桁下げ信号）は出力されない。
一方、カウンタ５２ｂに位相比較器５１ｂからＤＯＷＮのフラグ（位相）信号が入力されると、カウント値がダウンする。ここで、カウント値が２〜７８のときには、桁移動信号は、出力されない。これに対し、カウント値が１のとき（所定範囲を下方に超過したとき）は、Ｂｏｒｒｏｗ（桁下げ信号）が出力されコントロール回路５７へ送られる。なお、この場合、Ｃａｒｒｙ（桁上げ信号）は出力されない。
また、カウンタ５２ｂにコントロール回路５７からＨａｌｆのフラグ信号が入力されると、カウント値が半分の値（半値）にされる。【０１５５】
ここで、カウンタ５２ｂにてカウント値が半値とされる場合の動作は、次のようにされる。
例えば、図９に示すＭＵＸ及びＤ−ＦＦが４０段ある場合、１〜２０段目のＤ−ＦＦを“Ｈ”とし、２１段目〜４０段目のＤ−ＦＦを“Ｌ”とする。
実現手段としては、１〜２０段目のＤ−ＦＦに、プリセット端子を備え、２１〜４０段目のＤ−ＦＦにクリア端子を備え、半値にするための信号をこれらのプリセット端子とクリア端子に接続するという構成とすることにより、実現できる。【０１５６】
コントロール回路５７は、２つのカウンタ５２ａ，５２ｂの動作を制御する回路ブロックであって、位相比較器５１ａからフラグ（位相）信号（ＵＰ，ＤＯＷＮ，Ｔｏｇｇｌｅ）を、カウンタ５２ｂから桁移動信号（Ｃａｒｒｙ，Ｂｏｒｒｏｗ）をそれぞれ入力する。また、コントロール回路５７は、カウンタ５２ｂに対してＨａｌｆ信号を、カウンタ５２ａに対してフラグ信号（ＵＰ，ＤＯＷＮ，Ｔｏｇｇｌｅ）をそれぞれ送る。【０１５７】
このコントロール回路５７の動作について、図１９を参照して説明する。
例えば、位相比較器５１ａからＵＰのフラグ（位相）信号を入力すると、コントロール回路５７は、カウンタ５２ａに対してＵＰのフラグ信号を出力するとともに、カウンタ５２ｂに対してＨａｌｆのフラグ信号を出力する。
また、位相比較器５１ａからＤＯＷＮのフラグ（位相）信号を入力すると、コントロール回路５７は、カウンタ５２ａに対してＤＯＷＮのフラグ信号を出力するとともに、カウンタ５２ｂに対してＨａｌｆのフラグ信号を出力する。【０１５８】
これらに対し、位相比較器５１ａからＴｏｇｇｌｅのフラグ（位相）信号を入力したときは、コントロール回路５７からＣａｒｒｙ（桁上げ信号）又はＢｏｒｒｏｗ（桁下げ信号）を入力したか否かにより、その動作が異なる。
Ｔｏｇｇｌｅのフラグ（位相）信号を入力したときに、Ｃａｒｒｙ（桁上げ信号）及びＢｏｒｒｏｗ（桁下げ信号）のいずれの信号も入力していないときは、カウンタ５２ａに対してＴｏｇｇｌｅのフラグ信号を出力する。この場合、Ｈａｌｆ，ＵＰ，ＤＯＷＮの信号は出力しない。
また、Ｔｏｇｇｌｅのフラグ（位相）信号を入力したときに、Ｃａｒｒｙ（桁上げ信号）の信号も入力したときは、カウンタ５２ａに対してＵＰのフラグ信号を出力するとともに、カウンタ５２ｂに対してＨａｌｆのフラグ信号を出力する。
さらに、Ｔｏｇｇｌｅのフラグ（位相）信号を入力したときに、Ｂｏｒｒｏｗ（桁下げ信号）の信号も入力したときは、カウンタ５２ａに対してＤＯＷＮのフラグ信号を出力するとともに、カウンタ５２ｂに対してＨａｌｆのフラグ信号を出力する。【０１５９】
次に、入力信号と出力信号との位相差（ＩＮ／ＯＵＴ位相差）とこれにもとづくＤＬＬの動作について、図２０を参照して説明する。
同図上段は、ＩＮ／ＯＵＴ位相差とカウンタ５２ａの動作との関係を示す図、同図下段は、ＩＮ／ＯＵＴ位相差とカウンタ５２ｂの動作との関係を示す図である。【０１６０】
まず、出力信号（ＯＵＴ）が入力信号（ＩＮ）に対して０（１ｃｙｃｌｅ遅れ）よりも＋ｔ１以上遅れている場合について説明する。
この場合、位相比較器５１ａからはＵＰ（Ｕ１）のフラグ（位相）信号が出力され、位相比較器５１ｂからはＵＰ（Ｕ２）のフラグ（位相）信号が出力される。
カウンタ５２ｂでは、位相比較器５１ｂからのＵＰ（Ｕ２）のフラグ（位相）信号を受けて、カウントアップされる（図２０の下段「Ｕ２＝“Ｈ”：Ｃｏｕｎｔ  Ｕｐ」）。ここで、カウント値が２〜７８の場合は、桁移動信号は出力されない。これに対し、カウント値が７９の場合は、Ｃａｒｒｙ（桁上げ信号）がコントロール回路５７へ出力される。
コントロール回路５７では、位相比較器５１ａからのＵＰ（Ｕ１）のフラグ（位相）信号を受けて、カウンタ５２ａに対してＵＰのフラグ信号が出力されるとともに、カウンタ５２ｂに対してＨａｌｆ信号が出力される。【０１６１】
カウンタ５２ａでは、コントロール回路５７からのＵＰのフラグ信号を受けて、カウント値がアップする（図２０の上段「Ｕｐ＝“Ｈ”：Ｃｏｕｎｔ  Ｕｐ」）。
カウンタ５２ｂでは、コントロール回路５７からのＨａｌｆ信号を受けて、カウント値が半値にされる（図２０の下段「Ｈａｌｆ＝“Ｈ”：半値」）。
なお、コントロール回路５７では、カウンタ５２ｂからＣａｒｒｙ（桁上げ信号）を受けているが、位相比較器５１ａからの信号がＴｏｇｇｌｅではないため、Ｃａｒｒｙ（桁上げ信号）を受けたことに伴った動作は行われない。【０１６２】
次に、出力信号（ＯＵＴ）が入力信号（ＩＮ）に対して０（１ｃｙｃｌｅ遅れ）よりも−ｔ１以上進んでいる場合について説明する。
この場合、位相比較器５１ａからはＤＯＷＮ（Ｄ１）のフラグ（位相）信号が出力され、位相比較器５１ｂからはＤＯＷＮ（Ｄ２）のフラグ（位相）信号が出力される。【０１６３】
カウンタ５２ｂでは、位相比較器５１ｂからのＤＯＷＮ（Ｄ２）のフラグ（位相）信号を受けて、カウントダウンされる（図２０の下段「Ｄ２＝“Ｈ”：Ｃｏｕｎｔ  Ｄｏｗｎ」）。ここで、カウント値が２〜７８の場合は、桁移動信号は出力されない。これに対し、カウント値が１の場合は、Ｂｏｒｒｏｗ（桁下げ信号）がコントロール回路５７へ出力される。
コントロール回路５７では、位相比較器５１ａからのＤＯＷＮ（Ｄ１）のフラグ（位相）信号を受けて、カウンタ５２ａに対してＤＯＷＮのフラグ信号が出力されるとともに、カウンタ５２ｂに対してＨａｌｆ信号が出力される。【０１６４】
カウンタ５２ａでは、コントロール回路５７からのＤＯＷＮのフラグ信号を受けて、カウント値がダウンする（図２０の上段「Ｄｏｗｎ＝“Ｈ”：Ｃｏｕｎｔ  Ｄｏｗｎ」）。
カウンタ５２ｂでは、コントロール回路５７からのＨａｌｆ信号を受けて、カウント値が半値にされる（図２０の下段「Ｈａｌｆ＝“Ｈ”：半値」）。
なお、コントロール回路５７では、カウンタ５２ｂからＢｏｒｒｏｗ（桁下げ信号）を受けているが、位相比較器５１ａからの信号がＴｏｇｇｌｅではないため、Ｂｏｒｒｏｗ（桁下げ信号）を受けたことに伴った動作は行われない。【０１６５】
次に、入力信号（ＩＮ）に対する出力信号（ＯＵＴ）の位相差が０（１ｃｙｃｌｅ遅れ）〜＋ｔ１（遅れ）の範囲内である場合について説明する。
この場合、位相比較器５１ａからはＴｏｇｇｌｅ（Ｔ１）のフラグ（位相）信号が出力され、位相比較器５１ｂからはＵＰ（Ｕ２）のフラグ（位相）信号が出力される。
カウンタ５２ｂでは、位相比較器５１ｂからのＵＰ（Ｕ２）のフラグ（位相）信号を受けて、カウントアップされる（図２０の下段「Ｕ２＝“Ｈ”：Ｃｏｕｎｔ  Ｕｐ」）。ここで、カウント値が２〜７８の場合は、桁移動信号は出力されない。これに対し、カウント値が７９の場合は、Ｃａｒｒｙ（桁上げ信号）がコントロール回路５７へ出力される。【０１６６】
コントロール回路５７では、位相比較器５１ａからのＴｏｇｇｌｅ（Ｔ１）のフラグ（位相）信号を受ける。この場合、カウンタ５２ｂからＣａｒｒｙ（桁上げ信号）又はＢｏｒｒｏｗ（桁下げ信号）が入力されているか否かによりその動作が異なってくる。
Ｃａｒｒｙ（桁上げ信号）又はＢｏｒｒｏｗ（桁下げ信号）が入力されていない場合（つまり、カウンタ５２ｂでのカウント値が２〜７８の場合）は、カウンタ５２ａに対してＴｏｇｇｌｅのフラグ信号が出力される。この場合、カウンタ５２ｂに対してＨａｌｆ信号は出力されない。そして、カウンタ５２ａでは、Ｔｏｇｇｌｅのフラグ信号を受け、カウント値のアップまたはダウンは行わない（図２０の上段「Ｔｏｇｇｌｅ＝“Ｈ”：Ｃｏｕｎｔ  Ｈｏｌｄ」）。【０１６７】
これに対し、Ｃａｒｒｙ（桁上げ信号）が入力されている場合（つまり、カウンタ５２ｂでのカウント値が７９の場合）は、カウンタ５２ａに対してＵＰのフラグ信号が出力されるとともに、カウンタ５２ｂに対してＨａｌｆのフラグ信号が出力される。これにより、カウンタ５２ａでは、ＵＰのフラグ信号を受けて、カウント値がアップする（図２０の上段「Ｕｐ＝“Ｈ”：Ｃｏｕｎｔ  Ｕｐ」）。一方、カウンタ５２ｂでは、Ｈａｌｆのフラグ信号を受けて、カウント値が半値にされる（図２０の下段「Ｈａｌｆ＝“Ｈ”：半値」）。
なお、Ｂｏｒｒｏｗ（桁下げ信号）は、カウンタ５２ｂでのカウント値が１となった場合に出力されるものであり、これは、位相比較器５１ａからＤＯＷＮのフラグ（位相）信号が出力されている場合、すなわち、入力信号（ＩＮ）に対する出力信号（ＯＵＴ）の位相差が０（１ｃｙｃｌｅ遅れ）よりも進んでいる場合に出力されるため、ここでは、想定されない。【０１６８】
次に、入力信号（ＩＮ）に対する出力信号（ＯＵＴ）の位相差が０（１ｃｙｃｌｅ遅れ）〜−ｔ１（進み）の範囲内である場合について説明する。
この場合、位相比較器５１ａからはＴｏｇｇｌｅ（Ｔ１）のフラグ（位相）信号が出力され、位相比較器５１ｂからはＤＯＷＮ（Ｄ２）のフラグ（位相）信号が出力される。
カウンタ５２ｂでは、位相比較器５１ｂからのＤＯＷＮ（Ｄ２）のフラグ（位相）信号を受けて、カウントダウンされる（図２０の下段「Ｄ２＝“Ｈ”：Ｃｏｕｎｔ  Ｄｏｗｎ」）。ここで、カウント値が２〜７８の場合は、桁移動信号は出力されない。これに対し、カウント値が１の場合は、Ｂｏｒｒｏｗ（桁下げ信号）がコントロール回路５７へ出力される。【０１６９】
コントロール回路５７では、位相比較器５１ａからのＴｏｇｇｌｅ（Ｔ１）のフラグ（位相）信号を受ける。この場合、Ｃａｒｒｙ（桁上げ信号）又はＢｏｒｒｏｗ（桁下げ信号）が入力されているか否かによりその動作が異なってくる。
Ｃａｒｒｙ（桁上げ信号）又はＢｏｒｒｏｗ（桁下げ信号）が入力されていない場合（つまり、カウンタ５２ｂでのカウント値が２〜７８の場合）は、カウンタ５２ａに対してＴｏｇｇｌｅのフラグ信号が出力される。この場合、カウンタ５２ｂに対してＨａｌｆ信号は出力されない。そして、カウンタ５２ａでは、Ｔｏｇｇｌｅのフラグ信号を受け、カウント値のアップまたはダウンは行わない（図２０の上段「Ｔｏｇｇｌｅ＝“Ｈ”：Ｃｏｕｎｔ  Ｈｏｌｄ」）。【０１７０】
これに対し、Ｂｏｒｒｏｗ（桁下げ信号）が入力されている場合（つまり、カウンタ５２ｂでのカウント値が１の場合）は、カウンタ５２ａに対してＤＯＷＮのフラグ信号が出力されるとともに、カウンタ５２ｂに対してＨａｌｆのフラグ信号が出力される。これにより、カウンタ５２ａでは、ＤＯＷＮのフラグ信号を受けて、カウント値がダウンプされる（図２０の上段「Ｄｏｗｎ＝“Ｈ”：Ｃｏｕｎｔ  Ｄｏｗｎ」）。一方、カウンタ５２ｂでは、Ｈａｌｆのフラグ信号を受けて、カウント値が半値にされる（図２０の下段「Ｈａｌｆ＝“Ｈ”：半値」）。
なお、Ｃａｒｒｙ（桁上げ信号）は、カウンタ５２ｂでのカウント値が７９となった場合に出力されるものであり、これは、位相比較器５１ａからＵＰのフラグ（位相）信号が出力されている場合、すなわち、入力信号（ＩＮ）に対する出力信号（ＯＵＴ）の位相差が０（１ｃｙｃｌｅ遅れ）よりも遅れている場合に出力されるため、ここでは、想定されない。【０１７１】
このように、本実施形態のＤＬＬにおいては、ＩＮ／ＯＵＴの位相差が０（実際にはＩＮとＯＵＴの位相差は丁度１Ｃｙｃｌｅ遅れた状態）近傍のとき、位相比較器５１ａ，５１ｂの結果及びコントロール回路５７での制御によって、カウンタ５２ｂはカウント値をアップ又はダウンし、カウンタ５２ａは、カウント値をホールドし、分解能が小さい遅延によってのみ、追従する。一方、ＩＮ／ＯＵＴの位相差が所望の位相差の範囲の外側にある場合（図１６の±ｔの外側）、位相比較器５１ａ，５１ｂの結果及びコントロール回路５７での制御によって、カウンタ５２ａは、カウント値を半値固定とし、カウンタ５２ａはカウント値をアップ又はダウンし、分解能が大きい遅延によってのみ追従する。【０１７２】
次に、本実施形態のＤＬＬのシミュレーション結果を、従来のＤＬＬのシミュレーション結果との比較において、図２１（ａ），（ｂ）を参照して説明する。
同図（ａ）は、従来のＤＬＬのシミュレーション結果を示すグラフ、同図（ｂ）は、本実施形態のＤＬＬのシミュレーション結果を示すグラフである。そして、（ａ），（ｂ）各図において、実線は、外乱（ｄｉｓｔｕｒｂ、ノイズ）が混入した入力信号（ｉｎ）、破線は、出力信号（ｏｕｔ）を示す。
なお、（ａ），（ｂ）各図に示したシミュレーション結果は、外乱の周波数が遅く、振幅が大きい波形、特に、外乱の周波数成分が、ＤＬＬの（周波数）帯域よりも低く、カウンタ５２ｂ（分解能が小さい方）のビット幅よりも振幅が大きい場合（ＤＬＬが搭載されている環境、電源電圧や温度の変動が低周波、かつ、大きい場合）についてシミュレーションしたものである。【０１７３】
従来のＤＬＬにおいては、同図（ａ）に示すように、外乱の発生に伴って、カウンタ５２ｂ（ＣＴＲ（ｆｉｎｅ））では、“−３９”で“張り付いた状態”となっている。そして、カウンタ５２ａ（ＣＴＲ（ｃｏａｒｓｅ））では、１ｂｉｔ分だけ“飛び”が起こっている。
これに対し、本実施形態のＤＬＬにおいては、同図（ｂ）に示すように、入力信号にて外乱が発生しているにもかかわらず、カウンタ５２ｂ（ＣＴＲ（ｆｉｎｅ））では、“張り付いた状態”が回避され、カウンタ５２ａ（ＣＴＲ（ｃｏａｒｓｅ））では、“飛び”が起こっていない。すなわち、Ｌｏｃｋ  Ｒａｎｇｅが改善されている。【０１７４】
この同図（ｂ）に示すように“張り付いた状態”が回避され、“飛び”が生じなくなったのは、ＤＬＬに新たにコントロール回路を備えて２つのカウンタの動作を制御可能とし、カウンタ５２ｂでのカウント値が所定範囲（図１８の「２〜７８」）の上方（同図の「７９」）又は下方（同図の「１」）に超過したときに、分解能が小さい遅延成分と分解能が大きい遅延成分の桁上げ／桁下げ処理を行うこととしたためである。これにより、カウンタの回路規模を増大させることなく、ロック範囲を広げることができ、そのカウンタでのオーバーフローやアンダーフローを避けることができる。【０１７５】
［ＰＬＬ］
（ＰＬＬの第一実施形態）
次に、本実施形態のＰＬＬについて、図２２を参照して説明する。
同図に示すように、ＰＬＬ２０は、位相比較器（ＰＤ）２１ａ，２１ｂと、カウンタ（ＣＴＲ）２２ａ，２２ｂと、ＤＡコンバータ（ＤＡＣ）２３ａ，２３ｂと、加算要素２４と、ＢＩＡＳ２５と、遅延素子群２６と、分周器（デバイダ：ＤＩＶ）２７とを備えている。【０１７６】
位相比較器２１ａ，２１ｂは、それぞれ上述した本発明のＤＬＬ１０の位相比較器１１ａ，１１ｂと同様の機能を有している。
また、カウンタ２２ａ，２２ｂはＤＬＬ１０のカウンタ１２ａ，１２ｂと、ＤＡコンバータ２３ａ，２３ｂはＤＬＬ１０のＤＡコンバータ１３ａ，１３ｂと、加算要素２４はＤＬＬ１０の加算要素１４と、ＢＩＡＳ２５はＤＬＬ１０のＢＩＡＳ１５と、遅延素子群２６はＤＬＬ１０の遅延素子群１６とそれぞれ同様の機能を有している。【０１７７】
そして、本実施形態のＰＬＬ２０は、上述した本発明のＤＬＬ１０のＤＥＬＡＹ（ＤＡコンバータ１３ａ，１３ｂと加算要素１４とＢＩＡＳ１５と遅延素子群１６とを含む）をリングオシレータ（ＲＩＮＧ  ＯＣＳ：ＤＡコンバータ２３ａ，２３ｂと加算要素２４とＢＩＡＳ２５と遅延素子群２６とを含む）に置き換え、さらに、分周器２７を備え、位相比較器２１ａ，２１ｂが入力信号を外部から入力するなど、構成を変更することで実現可能である。
ＰＬＬをこのような構成とすることにより、ロックアップタイムを大幅に短縮させることができ、しかも、Ｌｏｃｋ  Ｒａｎｇｅの拡張を可能とする。【０１７８】
（ＰＬＬの第二実施形態）
次に、本実施形態のＰＬＬについて、図２３を参照して説明する。
本実施形態のＰＬＬは、第一実施形態のＰＬＬと比較して、コントロール回路を新たに備えた点が相違する。他の構成は、第一実施形態のＰＬＬと同様である。
同図に示すように、ＰＬＬ６０は、位相比較器（ＰＤ）６１ａ，６１ｂと、カウンタ（ＣＴＲ）６２ａ，６２ｂと、ＤＡコンバータ（ＤＡＣ）６３ａ，６３ｂと、加算要素６４と、ＢＩＡＳ６５と、遅延素子群６６と、分周器（デバイダ：ＤＩＶ）６７と、コントロール回路６８とを備えている。【０１７９】
コントロール回路６８は、第一実施形態のＤＬＬ５０におけるコントロール回路５７と同様、２つのカウンタ６２ａ，６２ｂの動作を制御する回路ブロックである。
このコントロール回路６８は、第二実施形態のＤＬＬ５０におけるコントロール回路５７と同様の機能を有している。また、位相比較器６１ａ，６１ｂはＤＬＬ５０の位相比較器５１ａ，５１ｂと、カウンタ６２ａ，６２ｂはＤＬＬ５０のカウンタ５２ａ，５２ｂとそれぞれ同様の機能を有している。【０１８０】
さらに、ＤＡコンバータ６３ａ，６３ｂはＤＬＬ１０のＤＡコンバータ１３ａ，１３ｂと、加算要素６４はＤＬＬ１０の加算要素１４と、ＢＩＡＳ６５はＤＬＬ１０のＢＩＡＳ１５と、遅延素子群６６はＤＬＬ１０の遅延素子群１６とそれぞれ同様の機能を有している。
そして、本実施形態のＰＬＬ６０は、第一実施形態のＰＬＬ２０と同様、上述した本発明のＤＬＬ１０のＤＥＬＡＹをリングオシレータに置き換え、さらに、分周器６７を備え、位相比較器６１ａ，６１ｂが入力信号を外部から入力するなど、構成を変更することで実現可能である。【０１８１】
ＰＬＬをこのような構成とすることにより、ロックアップタイムを大幅に短縮させることができ、しかも、Ｌｏｃｋ  Ｒａｎｇｅの拡張を可能とする。
さらに、２つのカウンタの動作について制御可能なコントロール回路６８をＰＬＬに備えることにより、分解能が小さい遅延成分と分解能が大きい遅延成分の桁上げ／桁下げ処理を行うことができる。これにより、カウンタの回路規模を増大させることなく、ロック範囲を広げることができ、そのカウンタでのオーバーフローやアンダーフローを避けることができる。【０１８２】
［タイミング発生器及び半導体試験装置］
次に、本実施形態のタイミング発生器及びそれを備えた半導体試験装置について、図２４を参照して説明する。
同図に示すように、本実施形態の半導体試験装置３０は、タイミング発生器３１と、パターン発生器３２と、波形整形器３３と、論理比較回路３４とを備えて構成されている。【０１８３】
タイミング発生器３１は、基準クロック信号を所定時間遅延した遅延クロック信号を出力する。パターン発生器３２は、基準クロック信号に同期して試験パターン信号を出力する。波形整形器３３は、試験パターン信号を被試験デバイス（ＤＵＴ）３５に応じて整形し、そのＤＵＴ３５へ送る。論理比較器３４は、ＤＵＴ３５の応答出力信号と期待値データ信号とを比較する。【０１８４】
ここで、タイミング発生器３１は、遅延ロックループ回路（ＤＬＬ）３１−１と、遅延選択部３１−２とを備えている。
このタイミング発生器３１の具体的な回路構成を図２５に示す。
同図に示すように、タイミング発生器３１のＤＬＬ３１−１は、上述した本発明のＤＬＬ（図１に示すＤＬＬ１０又は図１５に示すＤＬＬ５０）を有しており、複数段の論理ゲートを直列に接続した可変遅延回路を含んでいる。ただし、図１における入力信号は、本実施形態の基準クロック信号に相当する。
遅延選択部３１−２は、いずれかのインバータの出力を選択して遅延信号として出力する。さらに、図２５に示す例では、２５０ｐｓ以下の遅延時間を生じさせる遅延素子３１−３を備えている。【０１８５】
タイミング発生器をこのような構成とすることにより、遅延クロック信号に与える遅延量の精度を向上させることができる。
そして、半導体試験装置が本発明のタイミング発生器を備えることにより、精度の高い遅延量が与えられた遅延クロック信号により装置各部のタイミングが図られるため、半導体試験の測定精度を高めることができる。
なお、本実施形態においては、タイミング発生器に本発明のＤＬＬを備えた構成について説明したが、ＤＬＬに代えて本発明のＰＬＬを備えた構成とすることもできる。この場合も、ＤＬＬを備えた場合と同様、遅延クロック信号に与えられる遅延量の精度を高めることができる。【０１８６】
［半導体集積回路］
次に、本実施形態の半導体集積回路について、図２６を参照して説明する。
本実施形態の半導体集積回路４０ａは、同図に示すように、例えば、四つの位相ロックループ回路（ＰＬＬ）４１ａ−１〜４１ｄ−４と、各ＰＬＬ４１ａ−１〜４１ｄ−４へ低周波数の基準クロック信号を分配する配線４２とを備えている。
各ＰＬＬ４１ａ−１〜４１ｄ−４の構成は、上述した本発明のＰＬＬ（図２２に示すＰＬＬ２０又は図２３に示すＰＬＬ６０）の構成と同一である。【０１８７】
そして、スキューの小さな低周波数の基準クロック信号を入力信号として各ＰＬＬ４１ａ〜４１ｄへ入力し、各ＰＬＬ４１ａ〜４１ｄで高周波数の動作クロックをそれぞれ自己発振させることができる。その結果、クロック信号の中継バッファが不要となり、クロック信号のスキューを低減し、設計を容易化することができる。
また、基準クロック信号のスキューは、事実上、基準クロックの入力端子４３から各ＰＬＬ４１ａ〜４１ｄまでの配線４２の伝送時間により主に発生することになる。このため、本実施形態では、基準クロックの入力端子４２から各ＰＬＬ４１ａ〜４１ｄまでの配線長を等しくしている。
なお、図２７に示すように、ＰＬＬ４１ａ−１〜４１ａ−４に代えて、上述した本発明のＤＬＬ４１ｂ−１〜４１ｂ−４を半導体集積回路４０ｂが備える構成とすることもできる。【０１８８】
半導体集積回路をこのような構成とすれば、遠距離のＣＬＫ伝送を低周波で行い、ローカル部分でＰＬＬを用いて逓倍するため、伝送部分の回路規模・消費電力を削減することができる。しかも、全体のバッファ段数が少なくてすむため、スキューも小さくすることができる。【０１８９】
以上、本発明の遅延ロックループ回路、位相ロックループ回路、タイミング発生器、半導体試験装置及び半導体集積回路の好ましい実施形態について説明したが、本発明に係る遅延ロックループ回路、位相ロックループ回路、タイミング発生器、半導体試験装置及び半導体集積回路は上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上述した実施形態では、リングオシレータや可変遅延回路を、多段接続したインバータにより構成した例について説明したが、反転出力の論理ゲートはインバータに限定されるものではなく、例えば、ＮＡＮＤ回路やＮＯＲ回路などを多段接続した構成とすることもできる。
【産業上の利用可能性】
【０１９０】
本発明は、ロックアップタイムの短縮化を図るなどを目的とした遅延ロックループ回路や位相ロックループ回路に関する発明であるため、これら遅延ロックループ回路や位相ロックループ回路を採用した装置や機器に利用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【国際調査報告】
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