【手続補正書】
【提出日】令和2年8月20日(2020.8.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリ構造体であって、
略平坦な表面を有し、かつ該表面の内部及び表面に形成された回路を含む半導体基板と、
前記半導体基板の前記表面上に形成され、第１の方向に沿って所定の距離によって互いに分離されているアクティブストリップの第１のスタック及び第２のスタックであって、前記アクティブストリップの前記各スタックが、２以上の互いに分離された前記表面上に互いに重畳して配置され、かつ、前記平坦な表面に対して略平行な第２の方向に沿って互いに長手方向に略整列された２以上のアクティブストリップを含む、アクティブストリップの第１のスタック及び第２のスタックと、
電荷トラップ材料と、
前記平坦な表面に対して略垂直な第３の方向に沿って長手方向に延びる第１の複数の導体と、を備え、
前記各スタックの前記アクティブストリップの各々は、第１の導電型を有する第１の半導体層が、それぞれ第２の導電型を有し、かつ、ポリシリコンまたはシリコンゲルマニウムを含む第２の半導体層と第３の半導体層との間に設けられており、
前記第１の複数の導体の各々は、前記アクティブストリップの前記第１のスタックと前記第２のスタックとの間に設けられ、かつ、前記電荷トラップ材料によって前記アクティブストリップの前記各スタックから分離されている導体群内に存在し、それにより前記各アクティブストリップに少なくとも１つのＮＯＲストリングを形成しており、
前記各ＮＯＲストリングは、前記アクティブストリップの前記第１、第２及び第３の半導体層と、それらに隣接する前記電荷トラップ材料及び前記導体群内の前記導体とから形成された２以上の薄膜ストレージトランジスタを含む複数の薄膜ストレージトランジスタを含み、
（ａ）前記各アクティブストリップの前記第１、第２及び第３の半導体層はそれぞれ、前記薄膜ストレージトランジスタのチャネル領域、ソース領域及びドレイン領域を提供し、
（ｂ）前記各アクティブストリップの前記薄膜ストレージトランジスタは、共通のソース領域及びドレイン領域を共有し、かつ、
（ｃ）共有された前記ソース領域及び前記ドレイン領域の一方は、前記アクティブストリップに形成された前記薄膜ストレージトランジスタのうちの１以上の選択されたグループが、電気的に分離された共有領域の寄生キャパシタまたは固有キャパシタを所定の電圧まで充電するために導通状態にされた場合を除いて、前記半導体基板に形成された前記回路に対して電気的に分離されている、メモリ構造体。
【請求項２】
請求項１に記載のメモリ構造体であって、
前記第１の方向に沿って形成された第２の複数の導体をさらに備え、
前記第２の複数の導体の各々は、前記半導体基板の前記表面の前記回路の一部を、前記第１の複数の導体のうちの選択された導体であって、前記薄膜ストレージトランジスタのゲート電極として機能する該導体に接続する、メモリ構造体。
【請求項３】
請求項２に記載のメモリ構造体であって、
前記第２の複数の導体は、前記略平坦な表面と前記アクティブストリップとの間に形成され、
当該メモリ構造体は、前記アクティブストリップ上に前記第１の方向に沿って形成された第３の複数の導体をさらに備え、
前記第３の複数の導体の各々は、前記半導体基板の前記表面の前記回路の一部を、前記第１の複数の導体のうちの選択された導体であって、前記薄膜ストレージトランジスタのゲート電極として機能する該導体に接続する、メモリ構造体。
【請求項４】
請求項３に記載のメモリ構造体であって、
前記第１の複数の導体のうちの前記選択された導体であって、前記第２の複数の導体に接続される該導体、及び、前記第１の複数の導体のうちの前記選択された導体であって、前記第３の複数の導体に接続される該導体は、前記アクティブストリップの両側に設けられる、メモリ構造体。
【請求項５】
請求項１に記載のメモリ構造体であって、
前記各アクティブストリップは、前記第２の半導体層及び前記第３の半導体層の一方または両方に対して電気的に接触され、かつ長手方向に略整列された少なくとも１つの金属層をさらに含む、メモリ構造体。
【請求項６】
請求項１に記載のメモリ構造体であって、
読み出し動作またはプログラム動作中に、
前記ＮＯＲストリングのアドレス指定された前記薄膜ストレージトランジスタに関連する前記導体のみが、読み出し動作またはプログラム動作に必要な所定の電圧まで瞬間的に引き上げられ、かつ、
前記ＮＯＲストリングの全ての他の前記薄膜ストレージトランジスタに関連する前記導体は、消去された前記薄膜ストレージトランジスタの閾値電圧よりも低い電圧に保持される、メモリ構造体。
【請求項７】
請求項１に記載のメモリ構造体であって、
前記１以上の薄膜ストレージトランジスタに記憶されたデータは、１年未満のデータ保持時間と、１０、０００プログラム／消去サイクルを超えるプログラム／消去サイクル寿命とを有する、メモリ構造体。
【請求項８】
請求項１に記載のメモリ構造体であって、
前記第１の半導体層と前記第２の半導体層との間、及び前記第２の半導体層と前記第３の半導体層との間に、ドーパント拡散防止層をさらに含む、メモリ構造体。
【請求項９】
請求項１に記載のメモリ構造体であって、
前記各薄膜ストレージトランジスタの前記チャネル領域は、前記第１の導電型を有する半導体材料のピラーによって前記半導体基板に接続され、
前記半導体基板は、前記ピラーを介して、前記各薄膜ストレージトランジスタの前記チャネル領域に対して、読み出し動作中の閾値下リークまたは消去動作中の消去電圧を抑制する所定のバックバイアス電圧を提供する、メモリ構造体。
【請求項１０】
請求項１に記載のメモリ構造体であって、
前記チャネル領域の長さは、前記第１、第２及び第３の半導体層と前記第１の複数の導体のうちの対応する導体との間のフリンジ電界下で、蓄積電荷の横方向ホッピング伝導及びトンネリングアウトによって消去を達成するのに十分に短い、メモリ構造体。
【請求項１１】
請求項１に記載のメモリ構造体であって、
前記各ＮＯＲストリングは、個別にアドレス指定可能であり、
前記複数のＮＯＲストリングの各々の前記薄膜ストレージトランジスタのプログラム、消去、または読み出しは同時に行われる、メモリ構造体。
【請求項１２】
請求項１に記載のメモリ構造体であって、
前記半導体基板の前記表面の前記回路は、前記固有キャパシタを、読み出し電圧、プログラム電圧、プログラム禁止電圧、消去電圧、及び基準ストリングとして指定されたＮＯＲストリングのプログラム可能な前記薄膜ストレージトランジスタを設定するための電圧のうちの１つの電圧に選択的に充電する、メモリ構造体。
【請求項１３】
請求項１２に記載のメモリ構造体であって、
選択された前記複数のＮＯＲストリングの各々における選択された前記薄膜ストレージトランジスタの読み出し動作中に、
（ｉ）前記選択された各ＮＯＲストリングにおける前記選択された薄膜ストレージトランジスタ群により、前記ＮＯＲストリングの前記第２及び第３の半導体層のうちのフローティング状態の半導体層の固有キャパシタは、前記半導体基板の前記表面の前記回路から所定の電圧に充電され、
（ｉｉ）その後、前記選択された各ＮＯＲストリングの前記第２及び第３の半導体層のうちの他方の半導体層は、読み出し検出電圧に充電されるとともに、前記半導体基板の前記表面の前記回路内のセンスアンプに接続され、かつ、
（ｉｉｉ）前記選択された薄膜ストレージトランジスタに関連する前記第１の複数の導体のうちの対応する導体は、一連の所定の読み出し電圧または電圧ランプに設定され、前記第１の複数の導体のうちの全ての選択されなかった導体は、それらの非導通状態に保持される、メモリ構造体。
【請求項１４】
請求項１に記載のメモリ構造体であって、
プログラム動作中に、選択された前記薄膜ストレージトランジスタの前記ソース領域、前記ドレイン領域及び前記チャネル領域の固有キャパシタはそれぞれ、仮想接地電圧またはプログラム禁止電圧に瞬間的にプリチャージされる、メモリ構造体。
【請求項１５】
請求項１に記載のメモリ構造体であって、
前記半導体基板の前記表面の前記回路は、データ保全回路を含み、
前記データ保全回路は、エラーを検出した場合に前記エラーをオンチップエラー訂正回路または外部システムコントローラに通知して、前記オンチップエラー訂正回路または外部システムコントローラにデータ復元及びプログラムリフレッシュ動作を実行させる、メモリ構造体。
【請求項１６】
請求項１に記載のメモリ構造体であって、
前記第１の半導体層は、犠牲層の全部または一部を除去することにより形成されたキャビティまたは凹部内に設けられる、メモリ構造体。
【請求項１７】
請求項１６に記載のメモリ構造体であって、
前記第１の半導体層は、前記導体と前記第２及び第３の半導体層との間に適切な電圧が印加されたときにすぐに空乏化するのに十分に薄い厚さを有する、メモリ構造体。
【請求項１８】
請求項１６に記載のメモリ構造体であって、
前記アクティブストリップの両側に形成された互いに隣接する前記ＮＯＲストリングは、狭いスパインによって互いに分離されたそれぞれのチャネルを有する、メモリ構造体。
【請求項１９】
集積回路において、半導体基板上に設けられるメモリ構造体であって、
第１の方向に沿って所定の間隔を隔てて設けられた複数のスタックに配置された不揮発性または準揮発性の薄膜ストレージトランジスタの互いに分離された複数のＮＯＲストリングを含み、
前記各ＮＯＲストリングは、該ＮＯＲストリングの固有キャパシタンスを、該ＮＯＲストリング内の個々の前記薄膜ストレージトランジスタのプログラム、プログラム禁止、消去または読み出しに使用される各電圧のうちから選択された所定の電圧まで瞬間的に充電するために、前記半導体基板内の回路から個別にアクセスされ、
前記各ＮＯＲストリング内の前記薄膜ストレージトランジスタは、ソース副層及びドレイン副層を共有し、
前記各薄膜ストレージトランジスタは、チャネル副層、ワード線導体、及び、前記ワード線導体と前記チャネル副層との間に配置された電荷トラップ材料をさらに含む、メモリ構造体。
【請求項２０】
請求項１９に記載のメモリ構造体であって、
前記ＮＯＲストリングは、前記各スタック内で互いに重畳して配置され、
前記各ＮＯＲストリングは、前記半導体基板に対して略平行な第２の方向に沿って延び、かつ、前記半導体基板に対して略垂直な第３の方向に沿って延びる互いに離間されたワード線導体を有し、
前記薄膜ストレージトランジスタ内の電流は、前記第３の方向に対して略平行な方向に沿って流れる、メモリ構造体。
【請求項２１】
請求項１９に記載のメモリ構造体であって、
前記ＮＯＲストリングは、前記半導体基板に対して略平行な第２の方向に沿って延び、互いに離間され、かつ、互いに重畳されたワード線導体を有し、
前記各ＮＯＲストリングは、前記半導体基板に対して略垂直な第３の方向に沿って延び、
前記薄膜ストレージトランジスタ内の電流は、前記第２の方向に対して略平行な方向に沿って流れる、メモリ構造体。
【請求項２２】
請求項１９に記載のメモリ構造体であって、
前記複数のＮＯＲストリングのうちの選択された前記ＮＯＲストリングは、個別にアドレス指定及び充電され、１以上の前記ＮＯＲストリングのグループのプログラム、プログラム禁止、消去または読み出しが同時に行われる、メモリ構造体。
【請求項２３】
請求項１９に記載のメモリ構造体であって、
前記チャネル副層を形成する前に、前記各ＮＯＲストリングの共有の前記ソース副層と前記ドレイン副層との間に犠牲副層が設けられ、
前記犠牲副層の一部または全部が、前記第２副層と前記第３副層との間にキャビティを形成するために選択的にエッチングされる、メモリ構造体。
【請求項２４】
メモリ回路であって、
略平坦な表面を有し、かつ該表面の内部及び表面に形成された回路を含む半導体基板と、
前記半導体基板の前記略平坦な表面上に形成された誘電体層と、
前記誘電体層上に形成された半導体構造体であって、第１の導電型を有する第１の半導体副層が、それぞれ第２の導電型を有し、かつ、前記半導体構造体に側壁を提供する第２の半導体副層と第３の半導体副層との間に設けられている、該半導体構造体と、
前記半導体構造体の実質的に外側に位置し、前記第１の半導体副層の一部に対して略整列された導体と、
前記導体と前記半導体副層の整列された部分との間の前記半導体構造体の前記側壁上に設けられた電荷ストレージ層とを備え、
前記第１、第２及び第３の半導体副層はそれぞれ、薄膜ストレージトランジスタのチャネル領域、ソース領域及びドレイン領域を提供し、
前記導体は、前記薄膜ストレージトランジスタにゲート電極を提供し、
前記第２の半導体副層及び前記第３の半導体副層のうちの一方は、前記チャネル領域が導通状態にされた場合を除いて、前記半導体基板に形成された前記回路に対して電気的に分離されている、メモリ回路。
【請求項２５】
請求項２４のメモリ回路であって、
前記第２の半導体副層及び前記第３の半導体副層間は、それらの間に配置された犠牲材料によって実質的に規定される厚さを有し、
前記第１の半導体副層は、前記第２の半導体副層及び前記第３の半導体副層間から前記犠牲材料の少なくとも一部を除去した後に設けられる、メモリ回路。
【請求項２６】
請求項２５のメモリ回路であって、
前記犠牲材料の一部が、物理的な支持及び分離を提供するために、前記第２の半導体副層及び前記第３の半導体副層間に残される、メモリ回路。
【請求項２７】
請求項２４のメモリ回路であって、
前記第１の半導体副層と、前記第２の半導体副層及び前記第３の半導体層の一方または両方との間に、ドーパント拡散防止層をさらに含む、メモリ回路。
【請求項２８】
半導体の製造方法であって、
半導体基板を用意し、その内部及び表面に回路を形成するステップと、
前記半導体基板上に複数のアクティブ層及び埋込みコンタクトを形成するステップであって、前記各アクティブ層は、第１の導電型を有する第１の半導体層が、それぞれ第２の導電型を有する第２の半導体層と第３の半導体層との間に設けられており、前記各アクティブ層は、前記埋込みコンタクトを除いて、誘電体層によってその下側のアクティブ層または前記半導体基板から電気的に分離されており、前記埋込みコンタクトは、前記各アクティブ層の１以上の前記第２の半導体層及び前記第３の半導体層を前記半導体基板の前記回路に接続する、該ステップと、
前記複数のアクティブ層をパターニング及び異方的にエッチングして、第１の方向に沿って互いに分離された第１のセットのトレンチを形成するステップであって、前記トレンチは第２の方向に長手方向に延びる側壁を有し、前記第１の方向及び前記第２の方向は前記半導体基板の表面に対して略平行である、該ステップと、
前記トレンチの前記側壁上に電荷トラップ材料を共形的に設けるステップと、
前記トレンチに導電性材料を充填するステップと、
前記導電性材料の一部をパターニング及びエッチングして、前記導電性材料の残りの部分によって、前記半導体基板の前記表面に対して略垂直な第３の方向に沿って長手方向に延びる複数の導体を形成するステップと、
前記導体を露出させるコンタクト開口部を除いて、前記アクティブ層上に誘電材料層を形成するステップと、
前記コンタクト開口部で露出された導体を前記半導体基板の前記回路に接続する導電性配線を設けるステップと、
を含むことを特徴とする方法。
【請求項２９】
請求項２８に記載の方法であって、
前記導体に接続するためのコンタクトを含む第２のセットの導電性配線を設けるステップをさらに含み、
前記トレンチをパターニング及びエッチングする前記ステップは、前記導体が形成されたとき前記導体への電気的接続が達成されるように、前記コンタクトを露出させることを特徴とする、方法。
【請求項３０】
請求項２８に記載の方法であって、
前記電荷トラップ材料は、所定の値を超える電圧が前記複数の導体のうちの１つの導体と第１、第２及び第３の半導体層との間に印加された場合に、ファウラー・ノルドハイムトンネリングメカニズムまたは直接トンネリングメカニズムによって、前記第１、第２及び第３の半導体層から前記電荷トラップ材料へ電子がトンネルするような所定の厚さを有するように設けられる、方法。
【請求項３１】
請求項２８に記載の方法であって、
前記電荷トラップ材料は、チャネルホットエレクトロン注入メカニズムによって、前記第２の半導体層及び前記第３の半導体層の一方から前記チャネル上の前記電荷トラップ材料へ電子がトンネルするような所定の厚さを有するように設けられる、方法。
【請求項３２】
３次元メモリブロック用の半導体の製造方法であって、
半導体基板を用意し、その内部及び表面に回路を形成するステップと、
前記半導体基板上に第１のセットの低抵抗率導体配線を形成し、ビア開口部を介して前記回路に接続するステップと、
第１の絶縁層を堆積させ平坦化させるステップと、
前記半導体基板の前記回路への電気的接続を提供するために、前記第１の絶縁層内に第１のセットの埋め込みコンタクトを形成するステップと、
前記第１の絶縁層上に半導体材料の第１のプレーンを形成するステップであって、前記半導体材料の前記第１のプレーンは、第１の半導体副層を形成するためのスペースを画定する第１の犠牲材料層と、それぞれ第１の導電型を有し、かつ、前記第１の犠牲材料層によって互いに分離された第２の半導体副層及び第３の半導体副層とを含み、前記第１のセットの埋め込みコンタクトは、前記第２の半導体副層または前記第３の半導体副層と前記半導体基板の前記回路との間の電気的接触を提供する、該ステップと、
前記半導体材料の前記第１のプレーンの一部をパターニング及びエッチングして、次のセットの埋め込みコンタクトのための空間を形成するステップと、
次の（ｉ）〜（ｉｖ）のサブステップ、
（ｉ）追加の絶縁層を堆積させ平坦化するサブステップ、
（ｉｉ）前記半導体基板の前記回路への電気的接続を提供するために、前記次のセットの埋め込みコンタクトを形成するサブステップ、
（ｉｉｉ）前記追加の絶縁層及び前記次のセットの埋め込みコンタクト上に半導体材料の追加のプレーンを形成するサブステップであって、前記半導体材料の前記追加のプレーンは、第１の犠牲材料層と、それぞれ第１の導電型を有し、かつ、前記第１の犠牲材料層によって互いに分離された第２の半導体副層及び第３の半導体副層とを含み、前記半導体材料の前記追加のプレーンの前記第２の半導体副層または前記第３の半導体副層は、前記次のセットの埋め込みコンタクトのうちの１つの埋め込みコンタクトによって電気的に接続される、該サブステップ、及び
（ｉｖ）前記半導体材料の前記追加のプレーンの一部をパターニング及びエッチングして、別の次のセットの埋め込みコンタクトのための空間を形成するサブステップ、
を所定の回数繰り返すステップと、
前記半導体材料の前記プレーン及び前記絶縁層をパターニング及び異方的にエッチングしてアクティブストリップのアレイを形成するステップと、
を含む、方法。
【請求項３３】
請求項３２に記載の方法であって、
前記第２の半導体副層及び前記第３の半導体副層内のドーパントを活性化させるために、前記半導体材料の前記第１のプレーンと前記各追加のプレーンとを同時にアニーリングするステップをさらに含む、方法。
【請求項３４】
請求項３２に記載の方法であって、
前記アクティブストリップの前記アレイは、前記アクティブストリップの複数のスタックを含み、
前記各スタックは、前記第１のセットのトレンチのうちの１つのトレンチによって、それに隣接するスタックから第１の方向に沿って分離されており、
前記各スタックは、第２の方向に長手方向に延びる側壁を有しており、
前記第１の方向及び前記第２の方向は、前記半導体基板の前記表面に対して略平行である、方法。
【請求項３５】
請求項３４に記載の方法であって、
第２の犠牲材料を使用して、前記アクティブストリップの前記スタック間の前記トレンチを充填するステップと、
前記第２の犠牲材料を部分的にエッチングして、前記アクティブストリップの前記スタックの一方または両方の側壁の一部と前記アクティブストリップの前記各スタックの底部とを露出させることによって、第２のセットのトレンチを形成するステップと、
全ての前記アクティブストリップから前記第１の犠牲材料層の少なくとも一部を除去するステップと、をさらに含み、
前記除去するステップは、前記各アクティブストリップの前記第２の半導体副層及び前記第３の半導体副層または前記第２の犠牲材料を実質的にエッチングすることなく前記第１の犠牲材料層を選択的に除去するエッチング液を使用して行われ、該ステップにより、前記各アクティブストリップの前記第２の半導体副層と前記第３の半導体副層との間に凹部またはキャビティが形成される、方法。
【請求項３６】
請求項３５に記載の方法であって、
第２の導電型を有する第１の半導体副層を前記凹部またはキャビティ内に堆積させて、前記第２のセットのトレンチの前記側壁と共形にするステップと、
その後に、前記凹部またはキャビティの内側からを除いて、前記側壁から前記第１の半導体副層を除去するステップと、をさらに含む、方法。
【請求項３７】
請求項３６に記載の方法であって、
前記側壁と共形であり、かつ、前記第２の犠牲材料を除去することによって露出された前記第１のセットのトレンチの各トレンチの底部まで延びる電荷蓄積層を形成するステップをさらに含む、方法。
【請求項３８】
請求項３７に記載の方法であって、
前記電荷蓄積層は、化学的もしくは原子層堆積、酸化シリコンの酸化、または窒化シリコンの酸化によって形成された１〜８ｎｍの厚さを有するトンネル誘電体膜、あるいは、バンドギャップ操作酸化物−窒化物−酸化物誘電体サンドイッチを含み、
当該方法は、
酸化シリコン、あるいは、酸化アルミニウム、酸化ハフニウムまたはそれらの組み合わせを含む材料の高誘電率膜から選択された４〜１５ｎｍの厚さを有するブロッキング誘電体膜でキャップされた４〜８ｎｍの厚さを有するシリコンリッチ窒化シリコンを含む電荷トラッピング層を堆積させるステップをさらに含む、方法。
【請求項３９】
３次元メモリブロック用の半導体の製造方法であって、
半導体基板を用意し、その内部及び表面に回路を形成するステップと、
前記半導体基板上に第１のセットの低抵抗率導体配線を形成し、ビア開口部を介して前記回路に接続するステップと、
第１の絶縁層を堆積させ平坦化させるステップと、
前記半導体基板の前記回路への電気的接続を提供するために、前記第１の絶縁層内に第１のセットの埋め込みコンタクトを形成するステップと、
前記第１の絶縁層上に半導体材料の第１のプレーンを形成するステップであって、前記半導体材料の前記第１のプレーンは、第１の半導体副層を形成するためのスペースを画定する第１の犠牲材料層と、それぞれ第１の導電型を有し、かつ、前記第１の犠牲材料層によって互いに分離された第２の半導体副層及び第３の半導体副層とを含み、前記第１のセットの埋め込みコンタクトは、前記第２の半導体副層または前記第３の半導体副層と前記半導体基板の前記回路との間の電気的接触を提供する、該ステップと、
前記半導体材料の前記第１のプレーンの一部をパターニング及びエッチングして、次のセットの埋め込みコンタクトのための空間を形成するステップと、
次の（ｉ）〜（ｉｖ）のサブステップ、
（ｉ）追加の絶縁層を堆積させ平坦化するサブステップ、
（ｉｉ）前記半導体基板の前記回路への電気的接続を提供するために、前記次のセットの埋め込みコンタクトを形成するサブステップ、
（ｉｉｉ）前記追加の絶縁層上に半導体材料の追加のプレーンを形成するサブステップであって、前記半導体材料の前記追加のプレーンは、第１の犠牲材料層と、それぞれ第１の導電型を有し、かつ、前記第１の犠牲材料層によって互いに分離された第２の半導体副層及び第３の半導体副層とを含み、前記半導体材料の前記追加のプレーンの前記第２の半導体副層または前記第３の半導体副層は、前記次のセットの埋め込みコンタクトのうちの１つの埋め込みコンタクトによって電気的に接続される、該サブステップ、及び
（ｉｖ）前記半導体材料の前記追加のプレーンの一部をパターニング及びエッチングして、別の次のセットの埋め込みコンタクトのための空間を形成するサブステップ、
を所定の回数繰り返すステップと、
前記半導体材料の前記各プレーン及び前記絶縁層をパターニング及び異方的にエッチングしてアクティブストリップのアレイを形成するステップであって、前記アクティブストリップのアレイは、前記半導体基板の前記表面に対して略平行な第２の方向に沿って長手方向に延びる側壁を有する第１のセットのトレンチによって第１の方向に沿って互いに分離された前記アクティブストリップの複数のスタックを含む、該ステップと、
前記アクティブストリップの前記スタックの前記露出した側壁と共形の電荷蓄積層を形成するステップと、
前記電荷蓄積層内の開口部をパターニング及びエッチングして、前記アクティブストリップの前記各スタックの前記側壁の一方または両方の領域を露出させるステップと、
前記各アクティブストリップの前記第１の犠牲材料層を前記露出した側壁から選択的にエッチングして、前記第２の半導体副層と前記第３の半導体副層との間に１以上のキャビティを形成するステップと、
前記キャビティ及び前記第１のセットのトレンチのうちの前記露出したトレンチの前記選択された部分に半導体材料を堆積させて、前記第１のセットのトレンチのうちの前記露出したトレンチ内に第１の半導体副層及び半導体材料のピラーを形成するステップと、を含む、方法。
【請求項４０】
請求項３９に記載の方法であって、
前記半導体材料の互いに隣接する前記プレーンを互いに分離する前記絶縁層は、前記アクティブストリップ間の寄生容量結合を減少させるエアギャップを形成するためにエッチングされる、方法。
【請求項４１】
請求項３９に記載の方法であって、
前記半導体材料のピラーは、前記各スタック内の前記アクティブストリップの周りを部分的に包囲して、互いに隣接する前記アクティブストリップ間を電気的にシールドする、方法。
【請求項４２】
請求項３９に記載の方法であって、
前記半導体材料のピラーは、前記各アクティブストリップの前記第１の半導体副層を前記半導体基板の前記回路に接続する、方法。
【請求項４３】
システムコントローラまたはホスト装置が、多数のメモリ回路のうちの１つに格納されたデータファイルの最新バージョンの位置を迅速に決定するための方法であって、
前記各メモリ回路において、
（ａ）前記データファイルの指定された１以上のページを、システムコントローラにより生成された固有の識別子インデックス番号に関連付けるとともに、前記固有の識別子インデックス番号を前記データファイルに付加し、
（ｂ）前記データファイルが前記メモリ回路内に記憶または更新されるたびにタイムスタンプを前記固有の識別子インデックス番号に関連付けるステップであって、
前記各メモリ回路内に記憶された全ての前記データファイルについての全ての前記固有の識別子インデックス番号は、最新のタイムスタンプと、前記データファイルが格納された前記メモリ回路内の位置と共に前記メモリ回路内のルックアップテーブルに記憶される、該ステップと、
前記システムコントローラまたは前記ホスト装置から、検索するデータファイルの前記固有の識別子インデックス番号を指定する検索要求を、１以上の前記メモリ回路に対してブロードキャストで同時に送信するステップと、
前記各メモリ回路において、排他的論理和（ＸＯＲ）回路または連想メモリ（ＣＡＭ）回路を使用して、前記ブロードキャストされた固有の識別子インデックス番号を前記メモリ回路の前記ルックアップテーブルに記憶された前記固有の識別子インデックス番号と比較し、一致するものが見つかった場合には、それをそのデータファイルのタイムスタンプ及び位置と共に前記システムコントローラに報告するステップであって、一致するものが複数見つかった場合には、前記システムコントローラは、前記報告された位置から、前記報告されたタイムスタンプのうちの最新のタイムスタンプに関連する位置を選択する、該ステップと、を含む方法。
【請求項４４】
請求項４３に記載の方法であって、
前記各メモリ回路は、低読み出しレイテンシのキャッシュメモリとして動作するように構成された部分を含み、
前記ルックアップテーブルは、前記キャッシュメモリに格納される、方法。
【請求項４５】
請求項４３に記載の方法であって、
前記各メモリ回路は、前記メモリ回路内のエラーを検出した場合には、前記エラーをオンチップエラー訂正回路または前記システムコントローラに通知して、前記オンチップエラー訂正回路または前記システムコントローラにデータ復元及びプログラムリフレッシュ動作を実行させるデータ保全回路を含む、方法。
【請求項４６】
請求項４３に記載の方法であって、
前記各メモリ回路は、１以上の従来のＤＲＡＭ、ＳＲＡＭ、ＮＯＲフラッシュ、ＮＡＮＤフラッシュ、フラッシュソリッドステートドライブ、ワード幅またはシリアルビットストリームプロトコルを使用して前記メモリ回路に直接的にアクセスすることを可能にするインターフェース回路を含む、方法。
【請求項４７】
請求項４３に記載の方法であって、
前記各メモリ回路において、前記メモリ回路の第１の部分に対する読み出しリフレッシュまたはプログラムリフレッシュ動作をバックグラウンドモードで実行し、それと同時に、前記メモリ回路の第２の部分に対する読み出し動作、プログラム動作、または消去動作を実行するとともに、前記メモリ回路の第３の部分を電源オフにするステップをさらに含む、方法。
【請求項４８】
請求項４３に記載の方法であって、
前記各メモリ回路にオンチップリソース管理データを格納するステップをさらに含み、
前記オンチップリソース管理データには、前記メモリ回路に格納されている前記データファイルのための更新可能なファイル割り当てテーブル、固有の識別子インデックス番号、プログラム／消去サイクルカウント、チップ温度、及び前記格納されている各データファイルの更新時に該データファイルに付加されるタイムスタンプのうちの１以上が含まれる、方法。
【請求項４９】
請求項４３に記載の方法であって、
前記各メモリ回路は、パイプラインストリーミング回路をさらに含み、
前記パイプラインストリーミング回路は、センスアンプ内に記憶されているデータのメモリページを検出すること、及びシリアルビットストリームまたはメモリ回路からの並列ワード幅出力のために検出されたデータをデータバッファに転送することを、前記センスアンプで検出するために前記メモリ構造体から前記記憶されているデータの次のメモリページを同時に読み出すこととオーバーラップさせる、方法。
【請求項５０】
複数のメモリページに構成されたメモリ回路であって、
（ａ）指定された１以上のメモリページをデータファイルに関連付けるとともに、前記データファイルにシステムコントローラまたはホスト装置によって生成された固有の識別子インデックス番号を関連付け、かつ、
（ｂ）前記データファイルが前記メモリ回路に格納されるまたは更新されるたびに、タイムスタンプを前記固有の識別子インデックス番号に関連付けるための制御回路を含み、
前記メモリ回路内に記憶された全ての前記データファイルについての全ての前記固有の識別子インデックス番号は、最新のタイムスタンプと、前記データファイルが格納された前記メモリ回路内の位置と共に前記メモリ回路内のルックアップテーブルに記憶される、メモリ回路。
【請求項５１】
請求項５０に記載のメモリ回路であって、
前記制御回路は、前記システムコントローラから送信された検索するべきデータファイルの固有の識別子インデックス番号を、前記ルックアップテーブルに記憶された前記固有の識別子インデックスと比較し、一致するものが見つかった場合には、それをそのデータファイルのタイムスタンプ及び位置と共に前記システムコントローラまたは前記ホスト装置に報告するための排他的論理和（ＸＯＲ）回路または連想メモリ（ＣＡＭ）回路を含む、メモリ回路。
【請求項５２】
請求項５０に記載のメモリ回路であって、
前記メモリ回路は、低読み出しレイテンシのキャッシュメモリとして動作するように構成された部分を含み、
前記ルックアップテーブルは、前記キャッシュメモリに格納される、メモリ回路。
【請求項５３】
請求項５０に記載のメモリ回路であって、
前記各メモリ回路は、前記メモリ回路内のエラーを検出した場合には、前記エラーをオンチップエラー訂正回路または前記システムコントローラに通知して、前記オンチップエラー訂正回路または前記システムコントローラにデータ復元及びプログラムリフレッシュ動作を実行させるデータ保全回路を含む、メモリ回路。
【請求項５４】
請求項５０に記載のメモリ回路であって、
（ｉ）バックグラウンドモードでの前記メモリ回路の第１の部分に対する読み出しリフレッシュまたはプログラムリフレッシュ動作、
（ｉｉ）前記メモリ回路の第２の部分に対する読み出し動作、プログラム動作、または消去動作、及び
（ｉｉｉ）前記メモリ回路の第３の部分を電源オフにすること、を同時に実行するための回路をさらに含む、メモリ回路。
【請求項５５】
請求項５０に記載のメモリ回路であって、
オンチップリソース管理データ用の記憶装置をさらに含み、
前記オンチップリソース管理データには、前記メモリ回路に格納されている前記データファイルのための更新可能なファイル割り当てテーブル、固有の識別子インデックス番号、プログラム／消去サイクルカウント、チップ温度、及び前記格納されている各データファイルの更新時に該データファイルに付加されるタイムスタンプのうちの１以上が含まれる、メモリ回路。
【請求項５６】
請求項５０に記載のメモリ回路であって、
パイプラインストリーミング回路をさらに含み、
前記パイプラインストリーミング回路は、センスアンプ内に記憶されているデータのメモリページを検出すること、及びシリアルビットストリームまたはメモリ回路からの並列ワード幅出力のために検出されたデータをデータバッファに転送することを、前記センスアンプで検出するために前記メモリ構造体から前記記憶されているデータの次のメモリページを同時に読み出すこととオーバーラップさせる、メモリ回路。