【事件の表示】
　特願２０１０−１４１３３６「半導体装置及び半導体装置の製造方法」拒絶査定不服審判事件〔平成２４年　１月１２日出願公開、特開２０１２−　　９４８１、請求項の数（８）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成２２年６月２２日の出願であって、平成２６年２月４日付けで拒絶理由が通知され、同年３月１４日に意見書及び手続補正書が提出され、同年７月４日付けで最後の拒絶理由が通知され、同年９月３日に意見書及び手続補正書が提出されたが、平成２７年２月５日付けで拒絶査定がされ、これに対し、同年４月２７日に拒絶査定不服審判が請求されたものである。
第２　本願発明
　本願の請求項１〜８に係る発明は、平成２６年９月３日に提出された手続補正書により補正された特許請求の範囲の記載からみて、その特許請求の範囲の請求項１〜８に記載された事項により特定される以下のとおりのものと認められる。
　
「　【請求項１】
　第１導電型領域と、
　前記第１導電型領域の下面を覆うように配置された第１の第２導電型領域と、
　前記第１導電型領域の側面を取り囲むように配置され、且つ、前記第１の第２導電型領域と接している第２の第２導電型領域と、
　前記第２の第２導電型領域に電気的に接続されているとともに固定電位端子にも電気的に接続されているガードリングと、
　前記第１導電型領域の上面を覆うように配置された絶縁膜と、
　前記絶縁膜上に配置されたアナログ素子と、
　交互に積層された層間絶縁膜と配線層とを含む多層配線層と、
　を有し、
　前記ガードリングは、
　前記第２の第２導電型領域の表層に形成されて、平面視において前記第１導電型領域を環状に囲む、第２導電型の高濃度拡散領域と、
　前記多層配線層の層間絶縁膜に埋め込まれた接続部材と、
　前記多層配線層の配線層に形成されているとともに、前記接続部材を介して前記高濃度拡散領域に電気的に接続され、且つ、平面視において前記第１導電型領域を囲んでいる導体パターンと、
　を含み、
　前記導体パターンが形成された前記配線層は、前記アナログ素子に接続された引出配線を含み、
　前記導体パターンには、前記引出配線を通過させる開口が形成されており、
　前記引出配線は、前記開口を通して、前記導体パターンの内側から外側へと引き出されている半導体装置。
　　【請求項２】
　前記アナログ素子は抵抗素子である請求項１に記載の半導体装置。
　　【請求項３】
　前記抵抗素子は第２導電型である請求項２に記載の半導体装置。
　　【請求項４】
　平面視において、前記第１導電型領域の外形線は前記アナログ素子の外形線の外側に位置する請求項１乃至３の何れか一項に記載の半導体装置。
　　【請求項５】
　前記アナログ素子には１ＧＨｚ以上の周波数の高周波信号が入力される請求項１乃至４の何れか一項に記載の半導体装置。
　　【請求項６】
　前記固定電位端子は、グランド端子である請求項１乃至５の何れか一項に記載の半導体装置。
　　【請求項７】
　交互に積層された層間絶縁膜と配線層とを含む多層配線層を有する半導体装置を製造する方法において、
　第１導電型領域の下面が第１の第２導電型領域により覆われた状態となるように第１導電型領域を形成する工程と、
　前記第１導電型領域の側面を取り囲み、且つ、前記第１の第２導電型領域と接するように、第２の第２導電型領域を形成する工程と、
　前記第２の第２導電型領域に電気的に接続されるとともに固定電位にも電気的に接続されるようにガードリングを形成する工程と、
　前記第１導電型領域の上面を覆うように絶縁膜を形成する工程と、
　前記絶縁膜上にアナログ素子を形成する工程と、
　を有し、
　前記ガードリングを形成する工程は、
　前記第２の第２導電型領域の表層に、平面視において前記第１導電型領域を環状に囲む、第２導電型の高濃度拡散領域を形成する工程と、
　前記多層配線層の層間絶縁膜に埋め込まれた接続部材を形成する工程と、
　前記多層配線層の１つの配線層を形成する工程であって、前記接続部材を介して前記高濃度拡散領域に電気的に接続され、且つ、平面視において前記第１導電型領域を囲んでいる導体パターンを含む１つの配線層を形成する工程と、
　を含み、
　前記多層配線層の１つの配線層を形成する工程では、
　前記導体パターンとともに、前記アナログ素子に接続された引出配線を形成し、
　前記導体パターンを、前記引出配線を通過させる開口を有するものとして形成し、
　前記引出配線を、前記開口を通して前記導体パターンの内側から外側へと引き出されたものとして形成する半導体装置の製造方法。
　　【請求項８】
　前記固定電位は、グランド電位であることを特徴とする請求項７に記載の半導体装置の製造方法。」
　
　以下、本願の請求項１に係る発明ないし請求項８に係る発明を、それぞれ、「本願発明１」ないし「本願発明８」という。
第３　原査定の理由の概要
　原査定の根拠となった平成２６年７月４日付けの最後の拒絶理由通知の概要は、次のとおりである。
「（理由Ｂ）
　この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　……（中略）……
３．請求項１〜８／理由Ｂ／引用文献１〜５
　出願人は、意見書において、補正後の請求項１に係る発明における「前記導体パターンには、前記引出配線を通過させる開口が形成されており、前記引出配線は、前記開口を通して、前記導体パターンの内側から外側へと引き出されている」との構成は、先記引用文献１〜４にはない新規な構成である旨主張している。しかしながら、ガードリングに開口部を設けて引出配線を通過させる構成は、引用文献５（図３〜５等）にも記載されているように周知の技術にすぎず、当該技術を先記引用文献１〜４からなる装置に適用することに格別の困難性はみいだせない。
　　　　　　　　　　　引　用　文　献　等　一　覧
　１．特開２００９−２９５８６７号公報
　２．特開２００９−６４９７４号公報
　３．特開２０００−１５０７９８号公報
　４．特開２００８−５３２５７号公報
　５．特開昭６１−１９４７４０号公報」
第４　当審の判断
１　各引用例
（１）引用例１
　ア　引用例１の記載事項
　前記最後の拒絶理由通知で引用され、本願の出願前に日本国内において頒布された刊行物である特開２００９−２９５８６７号公報（以下「引用例１」という。）には、「半導体装置」（発明の名称）について、図１〜図１０とともに、以下の事項が記載されている（下線は、参考のため、当審において付したものである。以下、同様。）。
ａ　「【発明が解決しようとする課題】
【０００４】
　半導体装置１０１では、抵抗素子１０４に、外部電源からの数百Ｖの高電圧が配線１０７を介して印加される。一方、Ｐ型基板１０２は、接地電位（０Ｖ）とされる。そのため、Ｐ型基板１０２と抵抗素子１０４とで挟まれる素子分離膜１０３には、抵抗素子１０４への印加電圧とほぼ同じ大きさの電圧が印加される。この印加電圧による素子分離膜１０３の絶縁破壊を防止すべく、半導体装置１０１の耐圧を向上させる必要がある。」
ｂ　「【課題を解決するための手段】
【０００６】
　上記目的を達成するための請求項１記載の発明は、半導体層と、前記半導体層の表面に形成された絶縁膜と、前記絶縁膜上に形成された抵抗素子と、前記半導体層における前記絶縁膜を挟んで前記抵抗素子と対向する部分に形成され、周囲から電気的にフローティングされたフローティング領域とを備える、半導体装置である。
　この構成によれば、半導体層の表面には、絶縁膜が形成されている。絶縁膜上には、抵抗素子が形成されている。また、半導体層は、絶縁膜を挟んで抵抗素子と対向する部分に、周囲から電気的にフローティングされたフローティング領域を備えている。したがって、抵抗素子は、絶縁膜を介してフローティング領域内に広がる空乏層と対向する。
【０００７】
　これにより、半導体層と抵抗素子との間に印加される電圧は、空乏層に分散される。そのため、抵抗素子への電圧の印加に伴う絶縁膜への印加電圧を低減することができる。抵抗素子に高電圧が印加されても、高電圧の一部を空乏層に分散することができるので、絶縁膜の絶縁破壊を抑制することができる。その結果、絶縁膜の厚さを増大させることなく、絶縁膜の絶縁破壊に対する耐圧を向上させることができる。さらに、絶縁膜の厚さを増大させる必要がないので、絶縁膜の厚さを適当に設計することにより、抵抗素子とともに、能動素子やその他の受動素子の集積度を上げることもできる。
【０００８】
　また、請求項２に記載の発明は、前記半導体層の下層に設けられた第１導電型の半導体基板と、前記半導体層に前記フローティング領域を取り囲む環状に形成された第１導電型のアイソレーション領域とを備え、前記フローティング領域は、第２導電型を有する、請求項１に記載の半導体装置である。
　この構成によれば、半導体層の下層に第１導電型の半導体基板が設けられている。また、半導体層には、フローティング領域を取り囲む環状の第１導電型のアイソレーション領域が形成されている。一方、フローティング領域は、第２導電型を有する。したがって、フローティング領域は、その下方の半導体基板およびその周囲のアイソレーション領域により、周囲から電気的にフローティングされている。
【０００９】
　そして、この半導体装置では、半導体基板と抵抗素子との間に印加される電圧は、フローティング領域、半導体基板およびアイソレーション領域に広がる空乏層に分散される。そのため、請求項１と同様に、抵抗素子に高電圧が印加されても、絶縁膜の絶縁破壊を抑制することができる。その結果、絶縁膜の厚さを増大させることなく、絶縁膜の絶縁破壊に対する耐圧を向上させることができる。また、絶縁膜の厚さを適当に設計することにより、抵抗素子とともに、能動素子やその他の受動素子の集積度を上げることもできる。
【００１０】
　また、請求項３に記載の発明は、前記アイソレーション領域に対応する環状に形成され、前記アイソレーション領域と前記絶縁膜を挟んで対向するガードリングをさらに備える、請求項２に記載の半導体装置である。
　この構成によれば、アイソレーション領域に対応する環状に形成されたガードリングが、絶縁膜を挟んでアイソレーション領域と対向している。
【００１１】
　高電圧が印加される高耐圧半導体装置では、その内部配線に高電圧が印加されると、その電圧により生じる電界の影響により、該配線の下方の半導体層の導電型が反転するなどの現象が生じやすい。そして、半導体層の導電型が反転すると、リーク電流が発生するなどの不具合が生じる。
　請求項３に記載されているように、アイソレーション領域とガードリングとが対向していれば、半導体装置に高電圧が印加されても、ガードリングを接地しておくことにより、アイソレーション領域への電界の影響を低減することができる。その結果、アイソレーション領域の導電型の反転を抑制することができる。」
ｃ　「【発明を実施するための最良の形態】
【００１７】
　以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
　図１は、本発明の第１の実施形態に係る半導体装置において、抵抗素子が形成される領域およびその付近を拡大して示す平面図である。図２は、図１にII−IIで示される切断線で切断したときの断面図である。
　半導体装置１は、たとえば、パワーエレクトロニクス分野などに用いられる、高電圧が印加される高耐圧半導体装置である。
【００１８】
　
半導体装置１は、その基体をなすＰ型基板２を備えている
　
Ｐ型基板２には、半導体層としてのＮ型のエピタキシャル層３が積層されている
　また、
エピタキシャル層３には、
フローティング領域としてのＮ型領域４が形成されている
Ｎ型領域４は、断面視でＰ型基板２に接するエピタキシャル層３の下面から表面に至る、平面視略矩形状の領域である
【００１９】
　また、エピタキシャル層３において、
Ｎ型領域４の周囲の領域は、Ｎ型領域４を取り囲むアイソレーション領域としてのＰ型領域５をなしている
Ｐ型領域５は、断面視でエピタキシャル層３の下面から表面に至り、Ｎ型領域４の外周面に接する環状の内周面を有する領域である
　したがって、
Ｎ型領域４は、その下面および外周面全域に反対導電型のＰ型基板２およびＰ型領域５がそれぞれ接することにより、周囲から電気的にフローティング（絶縁分離）されている
【００２０】
　エピタキシャル層３の表面には、たとえば、酸化シリコンからなる、
絶縁膜としての素子分離膜６
素子分離膜６は、Ｎ型領域４の表面全域を被覆し、さらにＮ型領域４からＰ型領域５の表面に跨って形成されている
【００２１】
　
素子分離膜６上には、ポリシリコンからなる抵抗素子７が形成されている
抵抗素子７は、平面視で略矩形状（長方形状）に形成されている。そして、抵抗素子７は、その全域が素子分離膜６を挟んでＮ型領域４と対向するように配置されている
【００２２】
　
エピタキシャル層３には、たとえば、酸化シリコンからなる第１層間絶縁膜８（図１では省略）が積層されている。第１層間絶縁膜８は、素子分離膜６および抵抗素子７を被覆している
　
第１層間絶縁膜８には、第１層間絶縁膜８を膜厚方向に貫通する、平面視略矩形状のコンタクトホール９が複数形成されている。複数のコンタクトホール９は、抵抗素子７の長手方向（図１の左右方向）における両端部の一方側および他方側と対向する部分に５つずつ設けられている
【００２３】
　
各コンタクトホール９には、導電材料からなるコンタクトプラグ１０が埋設されている。各コンタクトプラグ１０は、抵抗素子７の端部表面において、抵抗素子７にそれぞれコンタクト（接触）している。これにより、各コンタクトプラグ１０は、抵抗素子７に電気的に接続されている
　
第１層間絶縁膜８上には、１対の第１配線１１が形成されている。各第１配線１１は、それぞれ平面視略矩形状に、平面視でＮ型領域４内に収まるようにパターニングされている
各第１配線１１は、コンタクトプラグ１０に電気的に接続されている
【００２４】
　
第１層間絶縁膜８には、たとえば、酸化シリコンからなる第２層間絶縁膜１２（図１では省略）が積層されている
第２層間絶縁膜１２は、第１配線１１を被覆している
　
第２層間絶縁膜１２には、第２層間絶縁膜１２を膜厚方向に貫通する、平面視略矩形状のコンタクトホール１３が複数形成されている。
【００２５】
　
各コンタクトホール１３には、導電材料からなるコンタクトプラグ１４が埋設されている
各コンタクトプラグ１４は、第１配線１１に電気的に接続されている
　
第２層間絶縁膜１２上には、１対の第２配線１５が形成されている
各第２配線１５は、抵抗素子７の長手方向に沿って、平面視でＮ型領域４に重なる第１部分１６と、Ｎ型領域４と重ならずＰ型領域５に重なる第２部分１７とを一体的に有している
各第２配線１５は、コンタクトプラグ１４に電気的に接続されている
一方の第２配線１５は、配線１８を介して外部電源に電気的に接続され、他方の第２配線１５は、配線１９を介して別の素子（能動素子）に電気的に接続される
【００２６】
　半導体装置１では、抵抗素子７に、外部電源からの数百Ｖの高電圧が配線１８を介して印加される。一方、Ｐ型基板２は、接地電位（０Ｖ）とされる。
　そして、この半導体装置１では、Ｎ型領域４の下方にＰ型基板２が設けられ、その側方にＰ型領域５が形成されている。Ｎ型領域４は、その下面および外周面全域に反対導電型のＰ型基板２およびＰ型領域５がそれぞれ接することにより、周囲から電気的にフローティングされている。抵抗素子７は、平面視でその全域が素子分離膜６を挟んでＮ型領域４と対向するように配置されている。したがって、抵抗素子７は、素子分離膜６を介して、Ｐ型基板２、Ｎ型領域４およびＰ型領域５内に広がる空乏層２０と対向する。
【００２７】
　これにより、Ｐ型基板２と抵抗素子７との間に印加される電圧は、空乏層２０に分散される。そのため、抵抗素子７への電圧の印加に伴う素子分離膜６への印加電圧を低減することができる。抵抗素子７に高電圧が印加されても、高電圧の一部を空乏層２０に分散することができるので、素子分離膜６の絶縁破壊を抑制することができる。その結果、素子分離膜６の厚さを増大させることなく、素子分離膜６の絶縁破壊に対する耐圧を向上させることができる。さらに、素子分離膜６の厚さを増大させる必要がないので、素子分離膜６の厚さを適当に設計することにより、抵抗素子７とともに、能動素子やその他の受動素子の集積度を上げることもできる。
【００２８】
　また、平面視でＰ型領域５と対向する配線、つまり、第２配線１５の第２部分１７とＰ型領域５との間には、複数の層間絶縁膜（第１層間絶縁膜８および第２層間絶縁膜１２）が介在されている。
　高電圧が印加される高耐圧半導体装置では、その内部配線に高電圧が印加されると、その電圧により生じる電界の影響により、該配線の下方の半導体層の導電型が反転するなどの現象が生じやすい。そして、半導体層の導電型が反転すると、リーク電流が発生するなどの不具合が生じる。
【００２９】
　半導体装置１のように、第２部分１７とＰ型領域５との間に複数の層間絶縁膜（第１層間絶縁膜８および第２層間絶縁膜１２）が介在されるので、第２部分１７とＰ型領域５との距離を大きくすることができる。そのため、第２配線１５に高電圧が印加されても、Ｐ型領域５への電界の影響を低減することができる。その結果、Ｐ型領域５の導電型の反転を抑制することができる。」
ｄ　「【００３８】
　図４は、本発明の第２の実施形態に係る半導体装置において、抵抗素子が形成される領域およびその付近を拡大して示す平面図である。図５は、図４にＶ−Ｖで示される切断線で切断したときの断面図である。また、図４および図５において、
図１または図２に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する
【００３９】
　この半導体装置３１では、
素子分離膜６上に、Ｐ型領域５に対応する第１ガードリング３２が形成されている。つまり、第１ガードリング３２は、平面視で抵抗素子７を取り囲み、Ｎ型領域４の外周に沿った矩形環状に形成されている。これにより、第１ガードリング３２は、素子分離膜６を挟んでＰ型領域５と対向している
第１ガードリング３２は、抵抗素子７と同じ材料（ポリシリコン）を用いて形成されている
【００４０】
　
第１層間絶縁膜８には、第１層間絶縁膜８を膜厚方向に貫通する、平面視略矩形状のブリッジ用ホール３３が多数形成されている。多数のブリッジ用ホール３３は、第１ガードリング３２と対向する部分に設けられている。多数のブリッジ用ホール３３は、第１ガードリング３２の形状に対応して矩形環状に整列して配置されている
　
各ブリッジ用ホール３３には、導電材料からなるブリッジプラグ３４が埋設されている
【００４１】
　また、
第１層間絶縁膜８上には、第１ガードリング３２を接地電位（０Ｖ）とするための接地ガードリング３５が形成されている。接地ガードリング３５は、平面視で第１ガードリング３２とほぼ同一形状の矩形環状に形成されている
接地ガードリング３５は、平面視で第１ガードリング３２とほぼ一致するように配置され
ブリッジプラグ３４を介して接地ガードリング３５に電気的に接続された第１ガードリング３２も接地電位とされる
【００４２】
　その他の構成は、前述の第１の実施形態の場合と同様であり、また、動作も同様である。
　そして、この半導体装置３１では、素子分離膜６上におけるＰ型領域５に対向する部分に、第１ガードリング３２が形成されている。そして、第１ガードリング３２は、接地ガードリング３５の接地に伴い、接地電位とされる。
【００４３】
　
そのため、第２配線１５に高電圧が印加されても、Ｐ型領域５への電界の影響を一層低減することができる。その結果、Ｐ型領域５の導電型の反転を一層抑制することができる
　また、第１ガードリング３２は、抵抗素子７と同じ材料（ポリシリコン）を用いて、素子分離膜６上に形成されている。そのため、後述する半導体装置３１の製造工程において、抵抗素子７と第１ガードリング３２とを同じ工程（図６Ｆおよび図６Ｇ参照。）で作製することができる。その結果、第１ガードリング３２を作製するための工程を別途設ける必要がないので、製造工程を簡易にすることができる。」
ｅ　「【００４４】
　図６Ａ〜図６Ｋは、図４に示す半導体装置の製造方法を工程順に示す模式的な断面図である。
　まず、図６Ａに示すように、エピタキシャル成長法により、
Ｐ型基板２上に、エピタキシャル層３が形成される
　次いで、図６Ｂに示すように、フォトリソグラフィにより、エピタキシャル層３上にＰ型領域５を形成すべき部分と対向する開口を有するマスク２１が形成される。そして、
マスク２１を用いて、Ｐ型不純物がエピタキシャル層３の表面からその内部に注入される。そして、Ｐ型不純物を拡散させるための熱処理が行なわれることにより、図６Ｃに示すように、エピタキシャル層３にＰ型領域５が形成されるとともに、Ｐ型領域５の内側にＮ型領域４が形成される
【００４５】
　次いで、熱酸化処理により、エピタキシャル層３の表面に、ＳｉＯ2（酸化シリコン）からなる犠牲酸化膜（図示せず）が形成される。その後、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法またはＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、この犠牲酸化膜上にＳｉＮ（窒化シリコン）からなる犠牲窒化膜が形成され、この犠牲窒化膜がパターニングされることによって、素子分離膜
６を形成すべき部分と対向する部分に開口を有するハードマスク（図示せず）が形成される。そして、
当該開口から露出するエピタキシャル層３が熱酸化処理されることにより、図６Ｄに示すように、エピタキシャル層３の表面に素子分離膜６が形成される
【００４６】
　次いで、図６Ｅに示すように、ＬＰ−ＣＶＤ法により、エピタキシャル層３上に
ポリシリコン膜２２が堆積される
素子分離膜６は、ポリシリコン膜２２により被覆される
　ポリシリコン膜２２の形成後、図６Ｆに示すように、フォトリソグラフィにより、ポリシリコン膜２２上に抵抗素子７および第１ガードリング３２を形成すべき部分と対向する開口を有するマスク３７が形成される。そして、
マスク３７を用いて、Ｐ型不純物がポリシリコン膜２２の表面からその内部に注入される
【００４７】
　次いで、図６Ｇに示すように、フォトリソグラフィにより、抵抗素子７および第１ガードリング３２を形成すべき部分と対向する領域とは異なる領域に開口を有するマスク３８が形成される。そして、
マスク３８の開口から露出するポリシリコン膜２２がエッチングされることにより
抵抗素子７および第１ガードリング３２が形成される
【００４８】
　その後、図６Ｈに示すように、ＣＶＤ法により、エピタキシャル層３上に第１層間絶縁膜８が積層される。
抵抗素子７、第１ガードリング３２および素子分離膜６は、第１層間絶縁膜８により被覆される
　続いて、フォトリソグラフィにより、第１層間絶縁膜８上にコンタクトホール９およびブリッジ用ホール３３を形成すべき部分と対向する開口を有するマスク（図示せず）が形成される。そして、
そのマスクを用いたエッチングにより、図６Ｉに示すように、第１層間絶縁膜８にコンタクトホール９およびブリッジ用ホール３３が形成される
【００４９】
　次いで、スパッタ法により、
第１層間絶縁膜８上に導電材料が付着される。導電材料は、コンタクトホール９およびブリッジ用ホール３３を埋め尽くし、第１層間絶縁膜８上に薄膜を形成するように付着（堆積）される
第１層間絶縁膜８上の導電材料の薄膜がパターニングされる
コンタクトプラグ１０および第１配線１１、ならびにブリッジプラグ３４および接地ガードリング３５が形成される
【００５０】
　その後、図６Ｊに示すように、ＣＶＤ法により、
第１層間絶縁膜８上に第２層間絶縁膜１２が積層される。第１配線１１および接地ガードリング３５は、第２層間絶縁膜１２により被覆される
　続いて、フォトリソグラフィにより、第２層間絶縁膜１２上にコンタクトホール１３を形成すべき部分と対向する開口を有するマスク（図示せず）が形成される。そして、そのマスクを用いたエッチングにより、図６Ｋに示すように、
第２層間絶縁膜１２にコンタクトホール１３が形成される
【００５１】
　次いで、スパッタ法により、
第２層間絶縁膜１２上に導電材料が付着される。導電材料は、コンタクトホール１３を埋め尽くし、第２層間絶縁膜１２上に薄膜を形成するように付着（堆積）される
第２層間絶縁膜１２上の導電材料の薄膜がパターニングされる
第１部分１６と第２部分１７とを有する第２配線１５が形成される
ｆ　図４の半導体装置の断面図である図５には、素子分離膜６より下の構造は、図１及び図２に図示される半導体装置における素子分離膜６より下の構造と同じであること、図５における第１層間絶縁膜８は、前記素子分離膜６、抵抗素子７に加えて第１ガードリング３２を被覆していること、図５における第２層間絶縁膜１２は、第１配線１１に加えて接地ガードリング３５を被覆していること、前記抵抗素子７と１対の第２配線１５とは、１対の第１配線１１、コンタクトプラグ１０及びコンタクトプラグ１４を介して電気的に接続されること、が図示されている。
　なお、図５には、図２と同様に、Ｐ型基板２は接地されることが図示されている。
　イ　引用発明１
　引用例１には、特に第４の１（１）アｃ及び同ｄで摘記したように、「第２の実施形態に係る半導体装置」の発明として、次の発明（以下「引用発明１」という。）が記載されている。
「半導体装置の基体をなすＰ型基板２と、
　前記Ｐ型基板２に積層されているＮ型のエピタキシャル層３に形成され、断面視で前記Ｐ型基板２に接する前記エピタキシャル層３の下面から表面に至り、平面視略矩形状のフローティング領域であるＮ型領域４と、
　断面視で前記エピタキシャル層３の下面から表面に至り、前記Ｎ型領域４の外周面に接する環状の内周面を有し、前記Ｎ型領域４の周囲を取り囲むアイソレーション領域であるＰ型領域５と、を備え、
　前記Ｎ型領域４は、その下面および外周面全域に反対導電型の前記Ｐ型基板２及び前記Ｐ型領域５がそれぞれ接することにより、周囲から電気的にフローティング（絶縁分離）されており、さらに、
　前記エピタキシャル層３の表面に形成されて、前記Ｎ型領域４の表面全域を被覆するとともに、前記Ｎ型領域４から前記Ｐ型領域５の表面に跨って形成される、絶縁膜としての素子分離膜６と、
　前記素子分離膜６上に形成され、ポリシリコンからなり、平面視で略矩形状に形成されるとともに、その全域が前記素子分離膜６を挟んで前記Ｎ型領域４と対向するように配置されている抵抗素子７と、
　前記抵抗素子７と同じ材料を用いて前記素子分離膜６上に形成され、前記素子分離膜６を挟んで前記Ｐ型領域５と対向して平面視で前記抵抗素子７を取り囲み、前記Ｎ型領域４の外周に沿った矩形環状に形成されている第１ガードリング３２と、
　前記素子分離膜６、前記抵抗素子７及び前記第１ガードリング３２を被覆している第１層間絶縁膜８と、
　前記第１層間絶縁膜８上に形成され、それぞれ平面視略矩形状に、平面視でＮ型領域４内に収まるようにパターニングされている１対の第１配線１１と、
　前記第１層間絶縁膜８上に形成され、平面視で、前記第１ガードリング３２とほぼ同一形状の矩形環状に形成されて、前記第１ガードリング３２とほぼ一致するように配置され、接地された接地配線３６と電気的に接続されることにより接地電位とされる接地ガードリング３５と、
　前記第１配線１１及び前記接地ガードリング３５を被覆している第２層間絶縁膜１２と、
　前記第２層間絶縁膜１２上に形成され、前記抵抗素子７の長手方向に沿って、それぞれ平面視で前記Ｎ型領域４に重なる第１部分１６と、前記Ｐ型領域５に重なる第２部分１７とを一体的に有し、一方は配線１８を介して外部電源に電気的に接続され、他方は配線１９を介して別の素子に電気的に接続される１対の第２配線１５と、
を含み、
　前記第１層間絶縁膜８の前記抵抗素子７の長手方向における両端部の一方側および他方側と対向する部分に当該第１層間絶縁膜８を膜厚方向に貫通して形成されている複数のコンタクトホール９にそれぞれ埋設される、導電材料からなるコンタクトプラグ１０を介して、前記抵抗素子７と各前記第１配線１１とは電気的に接続され、
　前記第２層間絶縁膜１２を膜厚方向に貫通する複数のコンタクトホール１３にそれぞれ埋設される、導電材料からなるコンタクトプラグ１４を介して、各前記第１配線１１と各前記第２配線１５とは電気的に接続されており、そして、
　第１層間絶縁膜８に当該第１層間絶縁膜８を膜厚方向に貫通して形成され、前記第１ガードリング３２と対向する部分に当該第１ガードリング３２の形状に対応して矩形環状に整列して配置されている多数のブリッジ用ホール３３にそれぞれ埋設される、導電材料からなるブリッジプラグ３４を介して、前記第１ガードリング３２は前記接地ガードリング３５に電気的に接続され、
　前記ブリッジプラグ３４を介して前記接地ガードリング３５に電気的に接続された前記第１ガードリング３２が接地電位とされることで、前記第２配線１５に高電圧が印加されても、前記Ｐ型領域５への電界の影響を一層低減する結果、前記Ｐ型領域５の導電型の反転を抑制することを特徴とする半導体装置。」
　ウ　引用発明２
　引用例１には、特に第４の１（１）アｅで摘記したように、「第２の実施形態に係る半導体装置」の製造方法の発明として、次の発明（以下「引用発明２」という。）が記載されている。
「Ｐ型基板２上に、Ｎ型のエピタキシャル層３を形成する工程と、
　マスク２１を用いて、Ｐ型不純物を前記エピタキシャル層３の表面から注入し、熱処理を行なうことにより、前記エピタキシャル層３の下面から表面に至る領域にＰ型領域５を形成するとともに、前記Ｐ型領域５の内側の前記エピタキシャル層３の下面から表面に至る領域にＮ型領域４を形成する工程と、
　前記エピタキシャル層３の表面に絶縁膜としての素子分離膜６を形成する工程と、
　前記素子分離膜６を被覆するように堆積したポリシリコン膜２２にＰ型不純物を注入した後に、マスク３８を用いて前記ポリシリコン膜２２をエッチングすることにより、抵抗素子７、及び、平面視で前記抵抗素子７を取り囲み前記Ｎ型領域４の外周に沿った矩形環状の第１ガードリング３２を形成する工程と、
　前記抵抗素子７、前記第１ガードリング３２及び前記素子分離膜６を、第１層間絶縁膜８により被覆する工程と、
　前記第１層間絶縁膜８に、当該第１層間絶縁膜８を膜厚方向に貫通する複数のコンタクトホール９および多数のブリッジ用ホール３３を形成する工程と、
　前記第１層間絶縁膜８上に導電材料が付着させて、前記コンタクトホール９及び前記ブリッジ用ホール３３を前記導電材料で埋め尽くしてコンタクトプラグ１０及びブリッジプラグ３４を形成するとともに、前記第１層間絶縁膜８上に形成した前記導電材料の薄膜をパターニングすることにより、１対の第１配線１１、及び、平面視で前記第１ガードリング３２とほぼ同一形状の矩形環状に形成されて前記第１ガードリング３２とほぼ一致するように配置される接地ガードリング３５を形成する工程と、
　前記第１層間絶縁膜８上に第２層間絶縁膜１２を積層して、前記第１配線１１及び前記接地ガードリング３５を前記第２層間絶縁膜１２により被覆する工程と、
　前記第２層間絶縁膜１２に、当該第２層間絶縁膜１２を膜厚方向に貫通する複数のコンタクトホール１３を形成する工程と、
　前記第２層間絶縁膜１２上に導電材料が付着させて、前記コンタクトホール１３を前記導電材料で埋め尽くしてコンタクトプラグ１４を形成するとともに、前記第２層間絶縁膜１２上に形成した前記導電材料の薄膜をパターニングすることにより、それぞれ、第１部分１６と第２部分１７とを一体的に有する１対の第２配線１５を形成する工程とを含み、
　前記第１ガードリング３２を形成する工程と前記ブリッジプラグ３４及び前記接地ガードリング３５を形成する工程とにより、前記ブリッジプラグ３４を介して、前記第１ガードリング３２を、接地された接地配線３６と電気的に接続される前記接地ガードリング３５に電気的に接続し、
　前記抵抗素子７を形成する工程と前記コンタクトプラグ１０及び前記１対の第１配線１１を形成する工程と前記コンタクトプラグ１４及び前記１対の第２配線１５を形成する工程とにより、前記１対の第１配線１１、前記コンタクトプラグ１０及び前記コンタクトプラグ１４を介して、前記抵抗素子７は前記１対の第２配線１５と電気的に接続される半導体装置の製造方法。」
（２）引用例２
　ア　引用例２の記載事項
　前記最後の拒絶理由通知で引用され、本願の出願前に日本国内において頒布された刊行物である特開２００９−６４９７４号公報（以下「引用例２」という。）には、「半導体装置」（発明の名称）について、図１〜図６とともに、以下の事項が記載されている。
ａ　「【００１８】
　シリコン等から成る
Ｐ型の半導体基板１の表面にはＮ−型のエピタキシャル層２が形成され
【００１９】
　エピタキシャル層２の表面にはバイポーラトランジスタ構造（本実施形態ではＮＰＮ型のバイポーラトランジスタ５０）が形成されている。すなわち、エピタキシャル層２の所定領域にはＰ不純物層４がベース領域として形成され、Ｐ不純物層４の表面にはＮ＋不純物層５がエミッタ領域として形成されている。そして、エピタキシャル層２の表面にはエピタキシャル層２よりも高濃度のＮ＋不純物層６が形成され、エピタキシャル層２とＮ＋不純物層６とでコレクタ領域が構成されている。また、
エピタキシャル層２を被覆して絶縁膜７（例えば、熱酸化法やＣＶＤ法によるシリコン酸化膜）が形成されている。
……（中略）……
【００２１】
　また、
エピタキシャル層２を複数の島領域に分離するためのＰ＋分離層１１
Ｐ＋分離層１１は、Ｐ型不純物が添加された上分離層１１ａと下分離層１１ｂとがエピタキシャル層２内で一部同士が重畳して一体化した構成になっており、本実施形態ではバイポーラトランジスタ５０が形成された領域を取り囲むようにして環状に形成されている
下分離層１１ｂは、エピタキシャル層２の底部側からボロン（Ｂ）等のＰ型不純物を拡散させることにより形成される
Ｐ＋分離層１１によって隣り合う素子は電気的に分離されるため、当該バイポーラトランジスタ５０と隣り合うようにしてエピタキシャル層２上には様々な素子（ＭＯＳトランジスタやキャパシタや別のバイポーラトランジスタ等）が形成されていてもよい
【００２２】
　また、
絶縁膜７のＰ＋分離層１１に対応する位置にはコンタクトホールが形成され、当該コンタクトホール内に基板電位固定電極１２が形成されている。
ｂ　「【００２９】
　ＶＳＳ配線２３には接地電圧ＧＮＤが供給され、ＶＤＤ配線２４には電源電圧ＶＤＤが供給されている。なお、
Ｐ＋分離層１１は基板電位固定電極１２を介してＶＳＳ配線２３と接続され、半導体基板１は接地電位に固定されている
ｃ　「【００３２】
　バイポーラトランジスタ５０ａ，５０ｂ，５０ｃの静電破壊保護動作について簡単に説明する。この回路において、
入力端子２１に過剰な正電圧が印加され、その過電圧がバイポーラトランジスタ５０ａを超えると、バイポーラトランジスタ５０ａに電流が流れ、当該電流はＶＳＳ配線２３を通して外部に逃げる
また、ＶＳＳ配線２３に対してＶＤＤ配線２４が過大な正電圧となり、当該過電圧がバイポーラトランジスタ５０ｃのスナップバック電圧を超えると、バイポーラトランジスタ５０ｃに電流が流れ、当該電流はＶＳＳ配線２３を通して外部に逃げる。このようにして、ＣＭＯＳ回路２６や内部回路２０は静電破壊から保護される
　イ　引用例２に記載された公知技術
　引用例２には、以下の公知技術が記載されている。
「Ｐ型の半導体基板の表面に形成され、ＭＯＳトランジスタやキャパシタやバイポーラトランジスタ等が形成されるＮ−型のエピタキシャル層と、
　前記エピタキシャル層を取り囲むようにして環状に形成されて、前記バイポーラトランジスタ等を隣り合う素子から電気的に分離し、Ｐ型不純物が高濃度に添加された上分離層１１ａとＰ型不純物が低濃度に添加された下分離層１１ｂとがエピタキシャル層２内で一部同士が重畳して一体化したＰ＋分離層と、
　前記エピタキシャル層を被覆する絶縁膜と、を備える半導体装置において、
　前記絶縁膜の前記Ｐ＋分離層に対応する位置にはコンタクトホールを形成し、当該コンタクトホール内に形成した基板電位固定電極をＶＳＳ配線を接続することにより、前記半導体基板を、前記Ｐ＋分離層及び前記基板電位固定電極を介して接地電位に固定して、入力端子やＶＤＤ配線に印加される過大電圧に基づく電流を前記ＶＳＳ配線を通して外部に逃がすことを特徴とする、内部回路の静電破壊からの保護装置。」
（３）引用例３
　ア　引用例３の記載事項
　前記最後の拒絶理由通知で引用され、本願の出願前に日本国内において頒布された刊行物である特開２０００−１５０７９８号公報（以下「引用例３」という。）には、「半導体装置」（発明の名称）について、図１〜図１３とともに、以下の事項が記載されている。
ａ　「【００４６】なお、上記の第１〜第６の実施の形態において、全ての導電型（Ｐ型，Ｎ型）を逆に構成してもよい。また、第１〜第６の実施の形態におけるポリシリコン層７０については、特に導電型を限定するものではなくＰ型，Ｎ型のいずれでもよいが、現行では、精度の管理のし易さ（ＰＣＭにて管理）及び作り易さの面から、第１〜第３の実施の形態のように容量の下部電極として用いる場合はＮ型とし、第４〜第６の実施の形態のように抵抗として用いる場合はＰ型としている。」
　イ　引用例３に記載された公知技術
　引用例３には、ポリシリコン層を抵抗として用いる場合は、当該ポリシリコン層をＰ型とすること、が記載されている。
（４）引用例４
　ア　引用例４の記載事項
　前記最後の拒絶理由通知で引用され、本願の出願前に日本国内において頒布された刊行物である特開２００８−５３２５７号公報（以下「引用例４」という。）には、「半導体装置」（発明の名称）について、図１〜図１６とともに、以下の事項が記載されている。
ａ　「【発明の開示】
【発明が解決しようとする課題】
【０００７】
　図１及び図２は、従来の典型的な
基板ノイズガードリングの例
　従来技術においては、ガードリングは専用電源を必要としており、半導体装置においてはこれを引き込む為にパッドが１つ必要となる。その他、回路においては配線の引き回しが必要となる。
　その結果、半導体装置の設計制約および製作コストがいずれも増加してしまう。
【０００８】
　また、ディープＮウェルのガードリングの場合は、さらなるマスクおよび工程が追加されるため、設計契約および製作コストが尚一層増加してしまう。」
ｂ　「【００２３】
　図６は、本実施形態例における半導体チップ２００のアナログ回路部２１１に相当する半導体装置２１１を示す。本実施形態例における半導体装置２１１は、半導体基板２０１と、アナログ回路３０２と、ガードリング３０３と、アナログ回路用電源３０４と、コンタクト３０６とを具備する。
　図６の半導体基板２０１は、図５の半導体基板２０１の一部である。したがって、ノイズ２３２がアナログ回路部２１１に向かって来る方向も確定している。
【００２４】
　以下、
半導体基板２０１がＰ型半導体で、ガードリング３０３がＮウェル
　ただし、本実施形態例の全体において半導体の導電性と電源の極性を逆にしても一向に構わない。すなわち、半導体基板２０１がＮ型半導体で、ガードリング３０３がＰウェルで、アナログ回路用電源３０４がグラウンドである場合も、本実施形態例は同様に動作する。
【００２５】
　ガードリング３０３は、シリコンに不純物がドープされたＮウェルなので、抵抗としての性質をも持つ。
　……（中略）……
【００２７】
　図６において、
アナログ回路３０２は、半導体基板２０１上に形成されている。ガードリング３０３は、アナログ回路３０２の周囲を囲むようにして、同じく半導体基板２０１上に形成されている
　……（中略）……
【００３１】
　なお、ガードリング３０３とアナログ回路用電源３０４の間に、高い抵抗値を持つ抵抗素子３０５が接続されているので、ガードリング３０３の電位は交流的には実質的なフローティング状態となっている。
　ガードリング３０３がフローティング状態の時、半導体基板２０１の電位が変化した場合に、半導体基板２０１から電荷がガードリング３０３に注入される。すると、ガードリング３０３の電位が降下してしまい、アナログ回路部２１１の動作に不具合を生じさせる恐れがある。
　しかし、本実施形態例では、
ガードリング３０３とアナログ回路用電源３０４とがＮウェル抵抗３０５ａを介して接続されている。この為、ガードリング３０３に注入された電荷は、Ｎウェル抵抗３０５ａを介してアナログ回路用電源３０４に逃がされる
【００３２】
　
ノイズ２３２は、アナログ回路部２１１に到達すると、ガードリング３０３に吸収される
ｃ　「【００３７】
　図１０は、
抵抗素子３０５がＮウェル抵抗３０５ａである場合
Ｎウェルによるガードリング３０３
のさらに上の層にはＳＴＩ（静電誘導トランジスタ）３０９とＮ＋拡散層３１３とを具備する
Ｎ＋拡散層３１３の上部にはコンタクト３０６
　イ　引用例４に記載された公知技術
　引用例４の段落【００３７】には、「ガードリング３０３」と「コンタクト３０６」との間に設けられ、図１０によれば、「Ｎ＋拡散層３１３」が埋め込まれた層３０９を、「ＳＴＩ（静電誘導トランジスタ）」と称している。しかし、「静電誘導トランジスタ」の英語表記は“Static Induction Transistor”であるから、前記「ＳＴＩ」は“Shallow Trench Isolation”の略語であると認められ、したがって、前記「静電誘導トランジスタ」はシャロートレンチアイソレーションの誤記であると認められる。
　そうすると、引用例４には、以下の公知技術が記載されている。
「Ｐ型半導体基板２０１上に形成されているアナログ回路３０２と、
　前記アナログ回路３０２の周囲を囲むように、前記半導体基板２０１上にＮウェルにより形成されているガードリング３０３と、
　前記Ｎウェルによるガードリング３０３の上の層に具備するＮ＋拡散層３１３と、
　前記Ｎ＋拡散層３１３が埋め込まれているシャロートレンチアイソレーション３０９と、
　前記Ｎ＋拡散層３１３の上部に設けられるコンタクト３０６と、を備え、
　半導体装置の上方から供給されるアナログ回路用電源３０４と前記ガードリング３０３とが、前記Ｎ＋拡散層３１３とＮウェル抵抗３０５ａを介して接続されている為に、前記ガードリング３０３に注入された電荷は前記Ｎウェル抵抗３０５ａを介して前記アナログ回路用電源３０４に逃がされるとともに、アナログ回路部２１１に到達するノイズ２３２は前記ガードリング３０３に吸収される基板ノイズガードリングを備えた半導体装置。」
（５）引用例５
　ア　引用例５の記載事項
　前記最後の拒絶理由通知で引用され、本願の出願前に日本国内において頒布された刊行物である特開昭６１−１９４７４０号公報（以下「引用例５」という。）には、「半導体装置」（発明の名称）について、第１図〜第５図とともに、以下の事項が記載されている。
ａ　「フューズを切断することにより回路の置き換え、つまり回路の切り換えを行うことができる。また、このフューズの切断に際しては、フューズにレーザ光を投射してこれを焼き切る方法が比較的多く使用されている。
　そして、このような
レーザ光を用いたフューズ切断方式では、
種々の汚染物が半導体基板内に入り易くなり、半導体装置の信頼性を低下させるおそれがある。このため、フューズの周囲にこれを囲むようにガードリングを形成し、汚染物をこのガードリングで遮蔽して半導体基板内への侵入を防止する構成も併せてとられている
ｂ　「なお、
アルミニウム層が単層の場合には、第３図および第４図に示す構造となる
アルミニウム層２０の一部を用いてフューズ３の接続用の配線部２１と開口１２の周辺部を覆うカバ一部２２とを構成する一方、同じアルミニウム層２０でガードリング４のコンタクト層２３を構成している
コンタクト層２３は配線部２１との交差部において、相互に離間配置された平面構造とされる
ｃ　第３図には、平面視矩形で環状のガードリング４は、前記ガードリング４を２分割した形状を有する２つのコンタクト層２３から形成され、前記ガードリング４により囲まれるフューズ２３の接続用の配線部２１は、前記ガードリング４が２分割される部分に形成される２つの相互に離間する部分から、前記ガードリング４の外に引き出されること、が記載されている。
　イ　引用例５に記載された公知技術
　引用例５には、以下の公知技術が記載されている。
「レーザ光を用いてフューズ２３を切断するに際に生じる種々の汚染物が半導体基板内に入らないように、フューズ２３の周囲にこれを囲むように形成することで前記汚染物を遮蔽して半導体基板内への侵入を防止するガードリング４を、前記ガードリング４を２分割した形状を有する２つのコンタクト層２３で形成し、
　前記ガードリング４により囲まれるフューズ２３の接続用の配線部２１を、前記ガードリング４が２分割される部分に形成される２つの相互に離間する部分から前記ガードリング４の外に引き出すことで、
　前記フューズ２３の接続用の配線部２１と前記ガードリング４のコンタクト層２３とを構成するアルミニウム層を単層にして、前記コンタクト層２３は、前記配線部２１との交差部において、相互に離間配置された平面構造とされる半導体装置。」
２　本願発明１について
（１）対比
　ア　本願発明１と引用発明１との対比
　本願発明１と引用発明１とを対比する。
　（ア）半導体装置の構造について
ａ　引用発明１の「前記Ｐ型基板２に積層されているＮ型のエピタキシャル層３に形成され、断面視で前記Ｐ型基板２に接する前記エピタキシャル層３の下面から表面に至り、平面視略矩形状のフローティング領域であるＮ型領域４」は、本願発明１の「第１導電型領域」に相当する。
ｂ　引用発明１の「半導体装置の基体をなすＰ型基板２」は、その上に前記「Ｎ型領域４」が「積層されている」から、本願発明１の「前記第１導電型領域の下面を覆うように配置された第１の第２導電型領域」に相当する。
ｃ　引用発明１の「断面視で前記エピタキシャル層３の下面から表面に至り、前記Ｎ型領域４の外周面に接する環状の内周面を有し、前記Ｎ型領域４の周囲を取り囲むアイソレーション領域であるＰ型領域５」は、「断面視で前記エピタキシャル層３の下面から表面に至」るから、前記「Ｎ型領域４」と同様に、「前記Ｐ型基板２に積層されている」ものである。
　したがって、引用発明１の前記「Ｐ型領域５」は、本願発明１の「前記第１導電型領域の側面を取り囲むように配置され、且つ、前記第１の第２導電型領域と接している第２の第２導電型領域」に相当する。
ｄ　引用発明１の「前記エピタキシャル層３の表面に形成されて、前記Ｎ型領域４の表面全域を被覆するとともに、前記Ｎ型領域４から前記Ｐ型領域５の表面に跨って形成される、絶縁膜としての素子分離膜６」は、本願発明１の「前記第１導電型領域の上面を覆うように配置された絶縁膜」に相当する。
ｅ　引用発明１の「前記素子分離膜６上に形成され、ポリシリコンからなり、平面視で略矩形状に形成されるとともに、その全域が前記素子分離膜６を挟んで前記Ｎ型領域４と対向するように配置されている抵抗素子７」は、本願発明１の「前記絶縁膜上に配置されたアナログ素子」に相当する。
ｆ　まず、本願発明１の「層間絶縁膜」と「配線層」について、本願明細書の記載を参酌する。
　本願明細書には、段落【００３０】に「半導体装置１００は、交互に積層された層間絶縁膜と配線層とを含む多層配線層（一部分のみを図示）を有している。Ｐ＋拡散領域７上、絶縁膜５上、絶縁膜５１上及び抵抗素子６上には、この多層配線層の第１層目の層間絶縁膜９が形成され、コンタクトプラグ８は、層間絶縁膜９に埋め込まれている。」と、段落【００３１】に「更に、層間絶縁膜９及びコンタクトプラグ８の上層には、上記多層配線層の第１層目の配線層１０が形成されている。」と、段落【００３２】には「第１層配線には、一対の引出配線１２、１３と、導体パターン１４と、グランド接続引出配線１９と、が含まれる。」と記載されている。すなわち、「層間絶縁膜９」は「抵抗素子６」と「第１層配線」の間にある絶縁膜であり、「配線層１０」は前記「第１層配線」が形成される層である。
　そうすると、引用発明１の「前記素子分離膜６、前記抵抗素子７及び前記第１ガードリング３２を被覆」するとともに、その「上」に「１対の第１配線１１」が形成される「第１層間絶縁膜８」は、本願発明１の「層間絶縁膜」に相当する。
　また、引用発明１の「前記第１配線１１及び前記接地ガードリング３５を被覆している」とともに、その「上」に「１対の第２配線１５」が形成される「第２層間絶縁膜１２」は、本願発明１の「配線層」に相当する。
　そして、引用発明１の前記「第１層間絶縁膜８」上に「第２層間絶縁膜１２」が積層される層構造は、本願発明１の「交互に積層された層間絶縁膜と配線層とを含む多層配線層」に相当する。
ｇ　引用発明１の「半導体装置」と、本願発明１の「半導体装置」とは、「半導体装置」である点で一致する。
　（イ）ガードリングについて
ａ　まず、本願発明１と引用発明１の「ガードリング」の機能について検討する。
　本願明細書には、段落【００４１】に「このようなガードリング４により、抵抗素子６に対して不要な外来ノイズが入力されてしまうことを抑制しながら、高周波における抵抗素子６のインピーダンスの変動を抑制することができる。」と、段落【００６４】に「半導体基板１及びＰ型ウェル領域３は、ガードリング４を介してグランド電位１８に電気的に接続されているので、これら半導体基板１及びＰ型ウェル領域３によって、高周波信号のノイズを遮蔽することができる。」と記載されている。すなわち、本願明細書に記載の「ガードリング」は「Ｐ型ウェル領域３」と「グランド電位１８」に電気的に接続されるという構成を備えることで、「抵抗素子６」を不要な外来ノイズから遮蔽するという機能を有するものである。
　これに対して、引用発明１の「前記抵抗素子７と同じ材料を用いて前記素子分離膜６上に形成され、前記素子分離膜６を挟んで前記Ｐ型領域５と対向して平面視で前記抵抗素子７を取り囲み、前記Ｎ型領域４の外周に沿った矩形環状に形成されている第１ガードリング３２」と「平面視で、前記第１ガードリング３２とほぼ同一形状の矩形環状に形成されて、前記第１ガードリング３２とほぼ一致するように配置され、接地された接地配線３６と電気的に接続されることにより接地電位とされる接地ガードリング３５」と、「当該第１層間絶縁膜８を膜厚方向に貫通して形成され」て「前記第１ガードリング３２」と「前記接地ガードリング３５」とを「電気的に接続」する「ブリッジプラグ３４」とからなる構成は、「前記ブリッジプラグ３４を介して前記接地ガードリング３５に電気的に接続された前記第１ガードリング３２が接地電位とされることで、前記第２配線１５に高電圧が印加されても、前記Ｐ型領域５への電界の影響を一層低減する結果、前記Ｐ型領域５の導電型の反転を抑制する」という機能を有する。
　すなわち、本願明細書の記載を参酌すれば、引用発明１の前記「第１ガードリング３２」と前記「接地ガードリング３５」と前記「ブリッジプラグ３４」とからなる構成と、本願発明１の「ガードリング」とは、同じ「ガードリング」という名称を有するものの、「半導体装置」においてその果たす機能はまったく異なっている。
　したがって、引用発明１の前記「第１ガードリング３２」と前記「接地ガードリング３５」と前記「ブリッジプラグ３４」とからなり、「前記ブリッジプラグ３４」を介して「接地された接地配線３６と電気的に接続されることにより接地電位とされる接地ガードリング３５」に「電気的に接続された前記第１ガードリング３２が接地電位とされる」構成と、本願発明１の「前記第２の第２導電型領域に電気的に接続されているとともに固定電位端子にも電気的に接続されているガードリング」とは、「固定電位端子」に「電気的に接続され」ている「リング」状の部材である点で一致する。
ｂ　そして、引用発明１の「第１層間絶縁膜８に当該第１層間絶縁膜８を膜厚方向に貫通して形成され、前記第１ガードリング３２と対向する部分に当該第１ガードリング３２の形状に対応して矩形環状に整列して配置されている多数のブリッジ用ホール３３にそれぞれ埋設される、導電材料からなるブリッジプラグ３４」は、本願発明１の「前記多層配線層の層間絶縁膜に埋め込まれた接続部材」に相当する。
ｃ　一方、引用発明１の「前記第１層間絶縁膜８上に形成され、平面視で、前記第１ガードリング３２とほぼ同一形状の矩形環状に形成されて、前記第１ガードリング３２とほぼ一致するように配置され、接地された接地配線３６と電気的に接続されることにより接地電位とされる接地ガードリング３５」は、「第１ガードリング３２」と同様に、「平面視で前記抵抗素子７を取り囲み、前記Ｎ型領域４の外周に沿った矩形環状に形成されている」と認められる。
　したがって、引用発明１の「前記第１層間絶縁膜８上に形成され、平面視で、前記第１ガードリング３２とほぼ同一形状の矩形環状に形成されて、前記第１ガードリング３２とほぼ一致するように配置され、接地された接地配線３６と電気的に接続されることにより接地電位とされる接地ガードリング３５」と、本願発明１の「前記多層配線層の配線層に形成されているとともに、前記接続部材を介して前記高濃度拡散領域に電気的に接続され、且つ、平面視において前記第１導電型領域を囲んでいる導体パターン」とは、「前記多層配線層の配線層に形成されている」とともに「平面視において前記第１導電型領域を囲んでいる導体パターン」である点で共通する。
　（ウ）引出配線の構造について
ａ　引用発明１において、前記「接地ガードリング３５」は、「前記第１層間絶縁膜８上に形成され」るものの、「第２層間絶縁膜１２」によって「被覆」されているから、前記「第２層間絶縁膜１２」内に形成されているといい得ると認められる。
　したがって、引用発明１において、「前記接地ガードリング３５」とともに前記「第２層間絶縁膜１２」によって「被覆」され、「導電材料からなるコンタクトプラグ１０を介して、前記抵抗素子７」と「電気的に接続され」る「１対の第１配線１１」は、本願発明１の「前記導体パターンが形成された前記配線層」が含む「前記アナログ素子に接続された引出配線」に相当する。
ｂ　しかしながら、引用発明１においては、前記「１対の第１配線１１」を「被覆している第２層間絶縁膜１２」上に形成される「１対の第２配線１５」によって、前記「１対の第１配線１１」は「外部電源」と「別の素子」に引き出される。
　これに対して、本願発明１においては、「前記導体パターンには、前記引出配線を通過させる開口が形成され」て、「前記引出配線は、前記開口を通して、前記導体パターンの内側から外側へと引き出されている」。
　イ　一致点と相違点
　以上から、本願の請求項１に記載された構成に基いて本願発明１と引用発明１とを対比すると、本願発明１と引用発明１とは、以下の点で一致するとともに、以下の各点で相違する。
　（ア）一致点
「第１導電型領域と、
　前記第１導電型領域の下面を覆うように配置された第１の第２導電型領域と、
　前記第１導電型領域の側面を取り囲むように配置され、且つ、前記第１の第２導電型領域と接している第２の第２導電型領域と、
　固定電位端子に電気的に接続されているリング状の部材と、
　前記第１導電型領域の上面を覆うように配置された絶縁膜と、
　前記絶縁膜上に配置されたアナログ素子と、
　交互に積層された層間絶縁膜と配線層とを含む多層配線層と、
　を有し、
　前記リング状の部材は、
　前記多層配線層の層間絶縁膜に埋め込まれた接続部材と、
　前記多層配線層の配線層に形成されているとともに、平面視において前記第１導電型領域を囲んでいる導体パターンと、
　を含み、
　前記導体パターンが形成された前記配線層は、前記アナログ素子に接続された引出配線を含む半導体装置。」
　（イ）相違点１
　本願発明１の「ガードリング」は「前記第２の第２導電型領域に電気的に接続されている」のに対して、引用発明１の前記「第１ガードリング３２」と前記「接地ガードリング３５」と前記「ブリッジプラグ３４」とからなる構成における前記「第１ガードリング３２」は、「素子分離膜６」により「Ｐ型領域５」とは分離されている点。
　（ウ）相違点２
　本願発明１の「ガードリング」は「前記第２の第２導電型領域の表層に形成されて、平面視において前記第１導電型領域を環状に囲む、第２導電型の高濃度拡散領域」を含むのに対して、引用発明１の「前記Ｎ型領域４の外周面に接する環状の内周面を有」する前記「Ｐ型領域５」は表層に高濃度拡散領域を有しない点。
　（エ）相違点３
　本願発明１の「ガードリング」が含む「導体パターン」は「前記接続部材を介して前記高濃度拡散領域に電気的に接続され」るのに対して、引用発明１の「接地ガードリング３５」は、「導電材料からなるブリッジプラグ３４を介して、前記第１ガードリング３２」と「電気的に接続され」ているものの、前記「第１ガードリング３２」は「素子分離膜６」により「Ｐ型領域５」とは分離されている点。
　（オ）相違点４
　本願発明１の「ガードリング」が含む「前記導体パターン」には「前記引出配線を通過させる開口が形成されており」、「前記引出配線は、前記開口を通して、前記導体パターンの内側から外側へと引き出されている」のに対して、引用発明１の「１対の第１配線１１」を「被覆している第２層間絶縁膜１２」上に形成される「１対の第２配線１５」によって、前記「１対の第１配線１１」は「外部電源」と「別の素子」に引き出される点。
（２）判断
　ア　相違点１ないし相違点３について
　（ア）引用例２には、第４の１（２）イで指摘したように、「Ｐ型の半導体基板の表面に形成」した「Ｎ−型のエピタキシャル層」を「取り囲むようにして環状に形成されて、前記バイポーラトランジスタ等を隣り合う素子から電気的に分離し、Ｐ型不純物が高濃度に添加された上分離層１１ａとＰ型不純物が低濃度に添加された下分離層１１ｂ」からなる「Ｐ＋分離層」と「ＶＳＳ配線」とを、「前記エピタキシャル層を被覆する絶縁膜」の設けた「コンタクトホール」内に形成した「基板電位固定電極」を介して「接続する」ことにより、「前記半導体基板を、前記Ｐ＋分離層及び前記基板電位固定電極を介して接地電位に固定して、入力端子やＶＤＤ配線に印加される過大電圧に基づく電流を前記ＶＳＳ配線を通して外部に逃がす」ことが記載されている。
　引用例２の上記の記載より、引用例２の前記「Ｐ＋分離層」は、「入力端子やＶＤＤ配線に印加される過大電圧に基づく電流」を遮蔽するガードリングをして機能するといえるが、前記「Ｐ＋分離層」上の前記「絶縁膜」の上方に、前記「入力端子やＶＤＤ配線に印加される過大電圧に基づく電流」から遮蔽保護しようとする構成や、本願発明１の「ガードリング」に対応する構成を設けることは、引用例２には記載も示唆もされていない。
　（イ）引用例４には、第４の１（４）イで指摘したように、「前記アナログ回路３０２の周囲を囲むように、前記半導体基板２０１上にＮウェルにより形成されているガードリング３０３」の「上の層」に「Ｎ＋拡散層３１３」を設け、「半導体装置の上方から供給されるアナログ回路用電源３０４と前記ガードリング３０３」とが「シャロートレンチアイソレーション３０９」に埋め込まれている「前記Ｎ＋拡散層３１３」と「Ｎウェル抵抗３０５ａ」とを介して接続されている為に、「前記ガードリング３０３に注入された電荷は前記Ｎウェル抵抗３０５ａを介して前記アナログ回路用電源３０４に逃がされるとともに、アナログ回路部２１１に到達するノイズ２３２は前記ガードリング３０３に吸収される」ことが記載されている。
　したがって、引用例４に記載された「ガードリング３０３」は、当該「ガードリング３０３」の上の高濃度層を介して、当該「ガードリング３０３」と「アナログ回路用電源３０４」とを電気的に接続することで、当該「ガードリング３０３」の内部を、外部から到達する過大電圧に基づく電流やノイズから遮蔽するという機能を有する。
　しかしながら、引用例４の「ガードリング３０３」は、絶縁膜であると認められる「シャロートレンチアイソレーション３０９」の下に設けられており、前記「シャロートレンチアイソレーション３０９」の上方に本願発明１の「ガードリング」に対応する構成を設けることは、引用例４には記載も示唆もされていない。
　（ウ）そうすると、「前記第２配線１５に高電圧が印加されても、前記Ｐ型領域５への電界の影響を一層低減する結果、前記Ｐ型領域５の導電型の反転を抑制する」という機能を有する、引用発明１の前記「第１ガードリング３２」と前記「接地ガードリング３５」と前記「ブリッジプラグ３４」とからなる構成に、当該機能とは異なる機能を有する前記引用例２及び引用例４に記載された技術を適用しようとすることを、当業者が想起するとは認められない。
　仮にそうでないとしても、引用発明１に、前記引用例２及び引用例４に記載された公知技術を単に適用しても、相違点１ないし相違点３に係る構成が得られるとは認められない。
　（エ）さて、引用例１の段落【００２６】には「Ｐ型基板２は、接地電位（０Ｖ）とされる。」と記載され、その図５には、Ｐ型基板２は接地されることが記載されている。
　そうすると、引用発明１は、接地電位とされる「半導体装置の基体をなすＰ型基板２」上に形成されて、少なくとも略接地電位となる「Ｐ型領域５」上に、「絶縁膜としての素子分離膜６」を介して、「接地された接地配線３６と電気的に接続されることにより接地電位とされる接地ガードリング３５」に「電気的に接続され」ることで接地される「第１ガードリング３２」を設けることにより、「前記第２配線１５に高電圧が印加されても」、前記「第１ガードリング３２」と前記「Ｐ型領域５」との間の電界強度は大幅に緩和され、「前記Ｐ型領域５への電界の影響を一層低減する結果、前記Ｐ型領域５の導電型の反転を抑制する」ものである。
　したがって、仮に、当業者が、引用例２及び引用例４に記載された、半導体層の周囲に設けられた第２導電型の半導体層の直上に第２導電型の高濃度不純物層を設け、当該高濃度不純物層上の絶縁膜を介して、当該高濃度不純物層と前記絶縁膜上の導体とを電気的に接続するという公知技術を、引用発明１に適用しようとしても、「絶縁膜としての素子分離膜６」によって「Ｐ型領域５」とは絶縁分離されることが前提である、引用発明１の「第１ガードリング３２」と前記「接地ガードリング３５」と前記「ブリッジプラグ３４」とからなる構成に、前記絶縁膜上の導体と前記高濃度不純物層とを電気的に接続することで、外部から到達するノイズをガードリングとなる「Ｐ＋分離層」や「ガードリング３０３」によって遮蔽保護するという機能を有する引用例２及び引用例４に記載された公知技術を適用することには、阻害要因があると認められる。
　（オ）以上から、引用発明１において、相違点１ないし３に係る構成とすることは、引用例２及び引用例４にそれぞれ記載された技術に基いて、当業者が容易に想到し得たとは認められない。
　イ　相違点４について
　（ア）第４の１（５）イで指摘したように、引用例５には、「前記ガードリング４により囲まれるフューズ２３の接続用の配線部２１を、前記ガードリング４が２分割される部分に形成される２つの相互に離間する部分から前記ガードリング４の外に引き出す」ことで「前記フューズ２３の接続用の配線部２１と前記ガードリング４のコンタクト層２３とを構成するアルミニウム層を単層にして、前記コンタクト層２３は、前記配線部２１との交差部において、相互に離間配置された平面構造とされる」ことが記載されている。
　（イ）しかしながら、引用例５の「ガードリング４」は「レーザ光を用いてフューズ２３を切断するに際に生じる種々の汚染物が半導体基板内に入らないように、フューズ２３の周囲にこれを囲むように形成することで前記汚染物を遮蔽して半導体基板内への侵入を防止する」ものであり、「前記第２配線１５に高電圧が印加されても、前記Ｐ型領域５への電界の影響を一層低減する結果、前記Ｐ型領域５の導電型の反転を抑制する」という引用発明１の前記「第１ガードリング３２」と前記「接地ガードリング３５」と前記「ブリッジプラグ３４」とからなる構成とは全く異なる機能を有する。
　したがって、引用発明１の上記の構成に、引用例５に記載された公知技術を適用することを、当業者が想起するとは認められない。
　（ウ）仮に、導電体配線の層の数を減らすという観点から、引用発明１に引用例５に記載された公知技術を適用することを想起し得たとした場合について検討する。
　この場合、引用発明１の「抵抗素子７」に接続されて外部に引き出される配線部と交差する箇所で、引用発明１の前記「第１ガードリング３２」のみは形成し、前記「接地ガードリング３５」と前記「ブリッジプラグ３４」は形成することは、引用例１ないし引用例５には、記載も示唆もされていない。
　したがって、引用発明１の「抵抗素子７」に接続されて外部に引き出される配線部と交差する箇所では、引用発明１の前記「第１ガードリング３２」と前記「接地ガードリング３５」と前記「ブリッジプラグ３４」とからなる構成は形成されないことで、前記配線部を引き出すための開口部を構成すると認められる。
　しかしながら、前記開口部直下の領域においては、「前記第２配線１５に高電圧が印加され」たとき、「前記Ｐ型領域５への電界の影響を一層低減する」という効果を奏することができず、「前記Ｐ型領域５の導電型の反転を抑制すること」はできない。
　したがって、引用発明１に引用例５に記載された公知技術を適用することは、引用発明１の課題に照らして、阻害要因がある。
　（エ）以上から、引用発明１において、相違点４に係る構成とすることは、引用例５に記載された技術に基いて、当業者が容易に想到し得たとは認められない。
　ウ　小括
　以上から、引用例２ないし引用例５に記載された公知技術を参酌しても、本願発明１は、当業者が引用発明１に基いて容易に発明をすることができたとはいえない。
３　本願発明２ないし本願発明６について
　本願の請求項２ないし請求項６は、いずれも、本願の請求項１を直接または間接に引用している。
　したがって、本願発明２ないし本願発明６は、いずれも、本願発明１をさらに限定したものであるので、本願発明１と同じ理由により、当業者が引用発明１に基いて容易に発明をすることができたとはいえない。
４　本願発明７について
（１）対比
　ア　本願発明７と引用発明２との対比
　本願発明７と引用発明２とを対比する。
　（ア）半導体装置の基本構成に製造工程について
ａ　本願明細書に記載された「層間絶縁膜」と「配線層」については、第４の２（１）ア（ア）で指摘したとおりである。
　そうすると、「前記抵抗素子７、前記第１ガードリング３２及び前記素子分離膜６を、第１層間絶縁膜８により被覆する工程」と「前記第１層間絶縁膜８上に第２層間絶縁膜１２を積層して、前記第１配線１１及び前記接地ガードリング３５を前記第２層間絶縁膜１２により被覆する工程」を有することで、前記「第１層間絶縁膜８」上に「第２層間絶縁膜１２」が積層される層構造を有する「半導体装置」を製造する引用発明２の「半導体装置の製造方法」は、本願発明７の「交互に積層された層間絶縁膜と配線層とを含む多層配線層を有する半導体装置を製造する方法」に相当する。
ｂ　引用発明２の「Ｐ型基板２上に、Ｎ型のエピタキシャル層３を形成する」とともに「前記エピタキシャル層３の下面から表面に至る領域にＮ型領域４を形成する工程」は、本願発明７の「第１導電型領域の下面が第１の第２導電型領域により覆われた状態となるように第１導電型領域を形成する工程」に相当する。
ｃ　引用発明２の「前記エピタキシャル層３の下面から表面に至る領域にＰ型領域５を形成する」とともに、前記「Ｎ型領域４」をその「内側」に有する「前記Ｐ型領域５」を「形成する工程」は、本願発明７の「前記第１導電型領域の側面を取り囲み、且つ、前記第１の第２導電型領域と接するように、第２の第２導電型領域を形成する工程」に相当する。
ｄ　引用発明２の「前記エピタキシャル層３の表面に絶縁膜としての素子分離膜６を形成する工程」は、本願発明７の「前記第１導電型領域の上面を覆うように絶縁膜を形成する工程」に相当する。
ｅ　引用発明２の「前記素子分離膜６を被覆するように堆積したポリシリコン膜２２にＰ型不純物を注入した後に、マスク３８を用いて前記ポリシリコン膜２２をエッチングすることにより、抵抗素子７」を「形成する工程」は、本願発明７の「前記絶縁膜上にアナログ素子を形成する工程」に相当する。
　（イ）ガードリング形成工程について
ａ　本願発明７と引用発明２の「ガードリング」の機能については、第４の２（１）ア（イ）で指摘したとおりである。
　したがって、引用発明２の「前記第１ガードリング３２を形成する工程と前記ブリッジプラグ３４及び前記接地ガードリング３５を形成する工程とにより、前記ブリッジプラグ３４を介して、前記第１ガードリング３２を、接地された接地配線３６と電気的に接続される前記接地ガードリング３５に電気的に接続」する工程と、本願発明７の「前記第２の第２導電型領域に電気的に接続されるとともに固定電位にも電気的に接続されるようにガードリングを形成する工程」とは、「固定電位」に「電気的に接続される」ように「リング」状の部材を形成する工程である点で共通する。
ｂ　そして、引用発明２の「前記第１層間絶縁膜８上に導電材料が付着させ」て「前記ブリッジ用ホール３３を前記導電材料で埋め尽くし」て「ブリッジプラグ３４を形成する」工程は、本願発明７の「前記多層配線層の層間絶縁膜に埋め込まれた接続部材を形成する工程」に相当する。
ｃ　引用発明２の「第１ガードリング３２」は「平面視で前記抵抗素子７を取り囲み前記Ｎ型領域４の外周に沿った矩形環状」の形状を有する。
　したがって、引用発明２の「前記第１層間絶縁膜８上に導電材料が付着させて」、「前記第１層間絶縁膜８上に形成した前記導電材料の薄膜をパターニングする」ことにより「平面視で前記第１ガードリング３２とほぼ同一形状の矩形環状に形成されて前記第１ガードリング３２とほぼ一致するように配置される接地ガードリング３５を形成する工程」と、本願発明７の「前記多層配線層の１つの配線層を形成する工程であって、前記接続部材を介して前記高濃度拡散領域に電気的に接続され、且つ、平面視において前記第１導電型領域を囲んでいる導体パターンを含む１つの配線層を形成する工程」とは、「前記多層配線層の１つの配線層を形成する工程であって」、「平面視において前記第１導電型領域を囲んでいる導体パターンを含む１つの配線層を形成する工程」である点で共通する。
　（ウ）配線層の形成工程について
ａ　引用発明２において、「接地ガードリング３５」は、「前記第１層間絶縁膜８上に形成した前記導電材料の薄膜をパターニングする」ことにより形成されるものの、「前記第２層間絶縁膜１２により被覆」されるから、前記「第２層間絶縁膜１２」内に形成されるといい得ると認められる。
　したがって、引用発明２の「前記第１層間絶縁膜８上に導電材料が付着させて、前記コンタクトホール９及び前記ブリッジ用ホール３３を前記導電材料で埋め尽くしてコンタクトプラグ１０及びブリッジプラグ３４を形成するとともに、前記第１層間絶縁膜８上に形成した前記導電材料の薄膜をパターニングすることにより、１対の第１配線１１、及び、平面視で前記第１ガードリング３２とほぼ同一形状の矩形環状に形成されて前記第１ガードリング３２とほぼ一致するように配置される接地ガードリング３５を形成する工程」と「前記第１層間絶縁膜８上に第２層間絶縁膜１２を積層して、前記第１配線１１及び前記接地ガードリング３５を前記第２層間絶縁膜１２により被覆する工程」とを併せた工程は、本願発明７の「前記多層配線層の１つの配線層を形成する工程」に相当する。
ｂ　そして、引用発明２において、「前記１対の第１配線１１」は「前記抵抗素子７」と「電気的に接続される」から、引用発明２の「前記第１層間絶縁膜８上に形成した前記導電材料の薄膜をパターニングすることにより、１対の第１配線１１、及び、平面視で前記第１ガードリング３２とほぼ同一形状の矩形環状に形成されて前記第１ガードリング３２とほぼ一致するように配置される接地ガードリング３５を形成する工程」は、本願発明７の「前記導体パターンとともに、前記アナログ素子に接続された引出配線を形成」する工程に相当する。
　イ　一致点と相違点
　以上から、本願の請求項７に記載された構成に基いて本願発明７と引用発明２とを対比すると、本願発明７と引用発明２とは、以下の点で一致するとともに、以下の各点で相違する。
　（ア）一致点
「交互に積層された層間絶縁膜と配線層とを含む多層配線層を有する半導体装置を製造する方法において、
　第１導電型領域の下面が第１の第２導電型領域により覆われた状態となるように第１導電型領域を形成する工程と、
　前記第１導電型領域の側面を取り囲み、且つ、前記第１の第２導電型領域と接するように、第２の第２導電型領域を形成する工程と、
　固定電位に電気的に接続されるようにリング状の部材を形成する工程と、
　前記第１導電型領域の上面を覆うように絶縁膜を形成する工程と、
　前記絶縁膜上にアナログ素子を形成する工程と、
　を有し、
　前記リング状の部材を形成する工程は、
　前記多層配線層の層間絶縁膜に埋め込まれた接続部材を形成する工程と、
　前記多層配線層の１つの配線層を形成する工程であって、平面視において前記第１導電型領域を囲んでいる導体パターンを含む１つの配線層を形成する工程と、
　を含み、
　前記多層配線層の１つの配線層を形成する工程では、
　前記導体パターンとともに、前記アナログ素子に接続された引出配線を形成する半導体装置の製造方法。」
　（イ）相違点５
　本願発明７の「ガードリング」は「前記第２の第２導電型領域に電気的に接続される」のに対して、引用発明２の前記「第１ガードリング３２」と前記「接地ガードリング３５」と前記「ブリッジプラグ３４」とからなる構成における前記「第１ガードリング３２」は「素子分離膜６」により「Ｐ型領域５」とは分離されている点。
　（ウ）相違点６
　本願発明７の「ガードリングを形成する工程」は「前記第２の第２導電型領域の表層に、平面視において前記第１導電型領域を環状に囲む、第２導電型の高濃度拡散領域を形成する工程」を含むのに対して、引用発明２はそのような工程を有しない点。
　（エ）相違点７
　本願発明７の「ガードリングを形成する工程」は、「前記接続部材を介して前記高濃度拡散領域に電気的に接続され」る「１つの配線層を形成する工程」を含むのに対して、引用発明２は「平面視で前記第１ガードリング３２とほぼ同一形状の矩形環状に形成されて前記第１ガードリング３２とほぼ一致するように配置される接地ガードリング３５を形成する工程」を有するものの、「前記ブリッジプラグ３４」を介して「前記接地ガードリング３５に電気的に接続」される「第１ガードリング３２」は「素子分離膜６」により「Ｐ型領域５」とは分離されている点。
　（オ）相違点８
　本願発明７の「前記多層配線層の１つの配線層を形成する工程」では「前記導体パターンを、前記引出配線を通過させる開口を有するものとして形成し」て、「前記引出配線を、前記開口を通して前記導体パターンの内側から外側へと引き出されたものとして形成する」のに対して、引用発明２においては、「前記第１層間絶縁膜８上に形成」されて「第２層間絶縁膜１２により被覆」される「前記１対の第１配線１１」は、前記「第２層間絶縁膜１２を膜厚方向に貫通する複数のコンタクトホール１３」を「前記導電材料で埋め尽く」して形成される「コンタクトプラグ１４」を介して、「前記第２層間絶縁膜１２上に形成」される「１対の第２配線１５」に引き出される点。
（２）判断
　前記相違点５ないし相違点８は、発明のカテゴリの相違により表現振りが異なるだけで、前記相違点１ないし相違点４と、それぞれ、実質的に同じ内容のものと認められる。
　そうすると、第４の２（２）と同様の理由により、引用発明２において、相違点５ないし７に係る構成とすることは、引用例２及び引用例４にそれぞれ記載された技術に基いて、当業者が容易に想到し得たとは認められず、また、引用発明２において、相違点８係る構成とすることは、引用例５に記載された技術に基いて、当業者が容易に想到し得たとは認められない。
　よって、本願発明１と同じ理由により、引用例２ないし引用例５に記載された公知技術を参酌しても、本願発明７は、当業者が引用発明２に基いて容易に発明をすることができたとはいえない。
５　本願発明８について
　本願の請求項８は、本願の請求項７を引用しているから、本願発明８は、本願発明７をさらに限定したものである。
　したがって、本願発明７と同じ理由により、本願発明８は、当業者が引用発明２に基いて容易に発明をすることができたとはいえない。
第５　むすび
　以上のとおり、本願の請求項１ないし請求項６に係る発明は、当業者が引用発明１及び引用例２ないし引用例５に記載された公知技術に基いて容易に発明をすることができたものではないから、原査定の理由によっては、本願を拒絶することはできない。
　そして、本願の請求項７ないし請求項８に係る発明は、当業者が引用発明２及び引用例２ないし引用例５に記載された公知技術に基いて容易に発明をすることができたものではないから、原査定の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。