【事件の表示】
　特願２０１３−５５７８６５「メモリ初期化のためのシステム、装置、メモリコントローラ、および方法」拒絶査定不服審判事件〔平成２４年　９月２０日国際公開、ＷＯ２０１２／１２５４０６、平成２６年　４月１０日国内公表、特表２０１４−５０９０２５、請求項の数（１５）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯　
　本願は、２０１２年（平成２４年）３月８日（パリ条約による優先権主張外国庁受理２０１１年３月１１日、アメリカ合衆国）を国際出願日とする出願であって、平成２５年１０月４日付けで手続補正がなされ、平成２６年７月１１日付けで拒絶理由通知がなされ、同年１０月１日付けで手続補正がなされ、同年１１月４日付けで拒絶査定がされ、これに対し、平成２７年２月１９日に拒絶査定不服審判が請求されたものである。
第２　本願発明
　本願の請求項１−１５に係る発明は、平成２６年１０月１日付けの手続補正で補正された特許請求の範囲の請求項１−１５に記載された事項により特定される、以下のとおりのものである。
　　【請求項１】
　複数のメモリ装置を、プログラマブルオプションに基づいて順にまたは並行して構成することであって、前記複数のメモリ装置が共有イネーブル信号を受信する、ことと、
　前記複数のメモリ装置のそれぞれに一意のボリュームアドレスを割り当てることと、
を含む、メモリを初期化するための方法。
　　【請求項２】
　前記一意のボリュームアドレスを割り当てることが、前記複数のメモリ装置のそれぞれに順に一意のボリュームアドレスを割り当てることを含む、請求項１に記載の方法。
　　【請求項３】
　前記複数のメモリ装置を並行して構成することが、初期化中に前記複数のメモリ装置を構成することを含み、前記複数のメモリ装置が線形デイジーチェーン構成である、請求項２に記載の方法。
　　【請求項４】
　前記方法が、
　以後の初期化中に、前記複数のメモリ装置と、前記線形デイジーチェーン構成に追加された追加メモリ装置とを構成することと、
　前記以後の初期化中に、前記複数のメモリ装置のそれぞれと、前記追加メモリ装置とに、一意の非固定ボリュームアドレスを割り当てることと、
　を含む、請求項３に記載の方法。
　　【請求項５】
　前記方法が、前記複数のメモリ装置を再構成することと、以後の初期化中に前記複数のメモリ装置のそれぞれに一意のボリュームアドレスを再割り当てすることと、を含む、請求項１から４のいずれか１項に記載の方法。
　　【請求項６】
　前記方法が、前記複数のメモリ装置のうちの特定のメモリ装置を、前記特定のメモリ装置が以後の初期化中にそれに割り当てられた一意のボリュームアドレスを有さないように使用停止することを含む、請求項１から４のいずれか１項に記載の方法。
　　【請求項７】
　前記一意のボリュームアドレスを割り当てることが、前記初期化中に前記複数のメモリ装置のうちの特定のメモリ装置に一意のボリュームアドレスを割り当てることを含み、前記複数のメモリ装置のうちの前記特定のメモリ装置が１つのターゲットボリュームを含む、請求項１から４のいずれか１項に記載の方法。
　　【請求項８】
　前記一意のボリュームアドレスを割り当てることが、前記初期化中に前記複数のメモリ装置のうちの特定のメモリ装置に２つの一意のボリュームアドレスを割り当てることを含み、
　前記複数のメモリ装置のうちの前記特定のメモリ装置が２つのターゲットボリュームを含む、請求項１から４のいずれか１項に記載の方法。
　　【請求項９】
　前記一意のボリュームアドレスを割り当てることが、一意の非固定ボリュームアドレスを割り当てることを含む、請求項１から４のいずれか１項に記載の方法。
　　【請求項１０】
　メモリコントローラであって、
　前記メモリコントローラをホストに結合するための第１のインタフェースと、
　線形デイジーチェーン構成で配置された複数のメモリ装置に前記メモリコントローラを結合するための第２のインタフェースと、
　を備え、
　前記メモリコントローラが、前記複数のメモリ装置を、プログラマブルオプションに基づいて順にまたは並行して構成し、かつ、前記複数のメモリ装置のそれぞれに一意のボリュームアドレスを割り当てるように構成される、メモリコントローラ。
　　【請求項１１】
　前記メモリコントローラが、前記複数のメモリ装置のうちの特定のメモリ装置を、前記複数のメモリ装置のうちの前記特定のメモリ装置に前記一意のボリュームアドレスを割り当てる前に、構成するように構成される、請求項１０に記載のメモリコントローラ。
　　【請求項１２】
　前記メモリコントローラが、前記複数のメモリ装置の初期化のたびに、前記複数のメモリ装置を構成し、かつ、一意のボリュームアドレスを割り当てるように構成される、請求項１１に記載のメモリコントローラ。
　　【請求項１３】
　前記メモリコントローラが、前記初期化中に前記複数のメモリ装置を順にまたは並行して構成するための前記プログラマブルオプションを含む、請求項１２に記載のメモリコントローラ。
　　【請求項１４】
　前記メモリコントローラが、シリアル構成を示す前記プログラマブルオプションに応答して前記複数のメモリ装置のうちの特定のメモリ装置にリセットコマンドを提供する前に、前記複数のメモリ装置に読取りステータスコマンドを提供するように構成される、請求項１３に記載のメモリコントローラ。
　　【請求項１５】
　前記メモリコントローラが、前記複数のメモリ装置のそれぞれに一意のボリュームアドレスを割り当てる前に、前記複数のメモリ装置にリセットコマンドを提供するように構成される、請求項１３に記載のメモリコントローラ。
第３　原査定の理由の概要
　原査定の理由の概要は、次のとおりである。
「　この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　記　　　（引用文献等については引用文献等一覧参照）
・請求項：１〜３、７〜９、１０、１２、１４〜１５
・引用文献等：１、２
( 備考 )
　引用文献１（特に、段落【０００１】〜【０１１１】、図８〜９、１２〜１４等を参照）には、デイジーチェーン構成のメモリシステムにおいて、リセットにより複数のメモリ装置の初期化及びチップアドレスの設定を行うこと、複数のメモリ装置が共通のチップイネーブル信号を受信すること、複数のメモリ装置それぞれに一意のチップアドレスを割り当てること、複数のメモリ装置それぞれに順に一意のチップアドレスを割り当てること等が記載されている。
　引用文献１において、リセットが並列に行われること等は、段落【００４９】等の記載に基づいて当業者が当然に了知すべき事項である。
　また、マルチチップに対して一意のアドレスを割り当てる技術も周知である（必要であれば、引用文献２の段落【００１９】等を参照）。
　その余の点については、当業者が適宜なし得る事項にすぎない。
・請求項：４〜６
・引用文献等：１、２
( 備考 )
　メモリ装置の追加や再構成に伴いアドレスの再設定を行うことは、広く行われている。
　その余の点については、請求項１〜３、７〜９、１０、１２、１４〜１５についての備考欄を参照。
・請求項：１１
・引用文献等：１〜３
( 備考 )
　前もってメモリ装置の構成を行うことは、当業者が適宜なし得る事項にすぎない（必要であれば、引用文献３の段落【００４１】等を参照）。
　その余の点については、請求項１〜３、７〜９、１０、１２、１４〜１５についての備考欄を参照。
・請求項：１３
・引用文献等：１、２
( 備考 )
　複数のメモリ装置を順に構成するか或いは並列に構成するかを選択可能にすることは、当業者が適宜なし得る事項である。
　その余の点については、請求項１２についての備考欄を参照。
　出願人は、平成２６年１０月１日付け手続補正書による補正後の請求項１〜１５について、同日付け意見書において『しかしながら、本願発明の上述した技術的特徴（すなわち、複数のメモリ装置を、プログラマブルオプションに基づいて順にまたは並行して構成（コンフィギュレーション）すること）については、引用文献１及び２のいずれにも開示・示唆されておりません。そして、そのような引用文献１及び２に記載された発明からは、本願発明の上述した格別な効果は微塵も期待できるものでありません。なお、審査官殿は、請求項１３に係る発明について、「複数のメモリ装置を順に構成するか或いは並列に構成するかを選択可能にすることは、当業者が適宜なし得る事項である」と指摘なされています。しかし、本願の出願時の技術常識では、複数のメモリ装置に対するコンフィギュレーションは順に実行されるか、又は、並列に実行されるかのどちらか一方のみであり、本願発明のように、同一の装置内における複数のメモリ装置に対するコンフィギュレーションを、プログラマブルオプションに基づいて、順に実行したり、並行して実行したりすることは、当業者が適宜なし得る事項ではありません』等と主張する。
　しかしながら、複数のメモリ装置に対して、非同期動作モードと同期動作モードを選択可能に構成することは、当業者が適宜なし得る事項である（必要であれば、下記周知文献Ａの段落【００５３】〜【００５４】、【００７９】〜【００８１】、図６Ａ、６Ｂ、１４等を参照）。
　そして、引用文献１においてはリセットが並列に行われているが（段落【００４９】等）、並列に行う動作モードに加えて、順に行われる動作モードを設けていずれかを選択可能に構成することも、当業者が適宜なし得る事項にすぎないと言える。
　したがって、補正後の請求項１〜１５に係る発明について、上記理由は解消されていない。
　　　　　　　　　　　引　用　文　献　等　一　覧
１．特開２０００−３１５１８５号公報
２．国際公開第２０１０／１３２９９５号
３．特開２００６−１７２７００号公報
Ａ．特表２０１１−５０７１４１号公報」
第４　当審の判断
　本願の【請求項１】−【請求項１５】記載の発明を、それぞれ、「本願発明１」−「本願発明１５」という。
１．本願発明１について
（１）引用発明
　原査定で引用された引用文献１（特開２０００−３１５１８５号公報）には、次の記載がある（下線は、本審決で特に着目した箇所を示す。）。
「【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、回転機構を有しない半導体を用いたファイルシステムに係わり、特に大容量化を行うのに適した半導体ファイルシステムに関する。
【０００２】
【従来の技術】半導体記憶を用いたファイルシステムは電気的消去可能な不揮発性メモリを用いて構成することで、低消費電力、省スペースを可能とする。また半導体プロセスの微細化により半導体メモリの容量は増加しつつはあるがハードディスクのような大容量にするには数多くの半導体メモリを接続する必要があり、各半導体メモリに対して半導体メモリの数だけＩＣセレクト信号を用意したり、メモリＩＣにＩＣアドレス設定端子を用意してＩＣセレクト信号を削減している。このような従来技術は、例えばUS Patent 540859 Jul.4、1995に開示されている。
【０００３】
【発明が解決しようとする課題】半導体メモリを用いて省スペース大容量のファイルシステムを構成する場合、半導体メモリの持つデータ容量はハードディスクシステムに対して１桁以上小さなものとなっているため、多数の半導体メモリを使用する必要がある。
【０００４】多数の半導体メモリを接続するために半導体メモリと、コントローラや、半導体メモリ同士を共通の信号線で接続する場合、通常コントローラや、半導体メモリの出力バッファの駆動能力は、10個ぐらいで多くても16個、20個程度が限度と考えられ、これ以上に多くの半導体メモリを使用するには、バッファＩＣなどを用いて複数に分けて接続する必要がある。
【０００５】しかしながら、バッファＩＣを使用することによって、ＰＣカードなどの小型の実装エリアの限られた機器ではバッファＩＣによって実装できる半導体メモリの数が制限されてしまう。
【０００６】また、半導体メモリを制御するコントローラＩＣで複数に分ける場合では、前記コントローラＩＣの端子数を増やすことになり、前記コントローラＩＣのパッケージサイズが大きくなり、結果として半導体メモリの数が制限されてしまう。
【０００７】本発明は上述した問題点を考慮してなされたもので、その目的は大容量化に有利な構成を有する半導体メモリファイルシステムを提供することにある。
【０００８】また、本発明の他の目的は、半導体メモリにデータや制御信号に対するバッファを内蔵させた半導体メモリファイルシステムを提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するために本発明は、ホストより発行されたコマンドに応じた動作を行うマイクロプロセッサ及び制御装置を備えるコントローラと、前記コントローラに接続された第１の半導体メモリとを有する半導体メモリファイルシステムにおいて、前記第１の半導体メモリに加えて複数の半導体メモリをさらに備え、前記第１の半導体メモリはデータ及び制御信号のうち少なくとも一方のためのバッファを内蔵し、前記複数の半導体メモリは前記第１の半導体メモリより分配した信号により前記コントローラと接続されることを特徴とする。
【００１０】
【発明の実施の形態】本発明の一実施形態を図２を用いて説明する。
【００１１】本実施形態における半導体メモリファイルシステムは、例えば図２に示すように、ＨＯＳＴ１よりデータ信号制御信号が接続され、マイクロプロセッサ３、制御部４より成るコントローラ２と、メモリ10とより構成される。
【００１２】ＨＯＳＴ１より種々のコマンドが発行され、ＨＯＳＴ１とコントローラ２との間で、ＨＯＳＴ１より発行されたコマンドに対応したデータのやり取りを行う。マイクロプロセッサ３はＨＯＳＴ１より発行されたコマンドを解釈し、発行されたコマンドに対応した動作をコントローラ２へ指示する。
【００１３】例として、ＨＯＳＴ１より発行されたコマンドがReadコマンドの場合、マイクロプロセッサ３はメモリ10から、ＨＯＳＴ１が発行したReadコマンドのアドレスに対応したメモリ10にあるデータを、コントローラ２を介して読み出し、該読み出したデータをＨＯＳＴ１のRead動作に合わせて順次出力する。また、ＨＯＳＴ１が発行したコマンドがWriteコマンドの場合、ＨＯＳＴ１によってコントローラ２に書き込まれたデータを、ＨＯＳＴ１が指定したアドレスに対応したメモリ10のアドレスに書き込む。
【００１４】本発明で使用する個別のメモリ100aの内部ブロック構成の一例を図１に示す。メモリ100aは、上記図２のメモリ10を構成するもので、メモリ部11、コマンド制御部12、コマンドレジスタ13、チップアドレスレジスタ14、比較器15、チップアドレス設定レジスタ16、及びＳＥＬ17を備えている。メモリ100aはコマンド発行式メモリで、主な入力端子としてＤＩ200、ＣＫＩ300及びＣＭＤＩ400が有り、出力端子としてＤＯ201、ＣＫＯ301及びＣＭＤＯ401がある。また、この他に不揮発性メモリ100aの電源投入時等に初期化を行うリセット端子等がある。
【００１５】ＤＩ200はＣＫＩ300に同期して送られる。ＣＭＤ400はＤＩ200から送られてくるデータの区切りを示す信号で、図４に示すように、ＤＩ200はマイクロプロセッサ３の指示でコントローラ２から出力され、チップアドレス2000、コマンド2100、データアドレス2300、データ2200の順で送られる。データアドレス2300、データ2200は発行されるコマンドが必要としない場合は省略される。
【００１６】図４に示す例では、まずコントローラ２から出力されるＣＭＤ400がLレベルからHレベルにアサートしたことを、図１のコマンド制御部12が検出し、チップアドレスレジスタ14へＤＩ200の入力制御信号24をアサートし、チップアドレスレジスタ14へチップアドレス2000を取り込み、入力制御信号24はＤＩ200からチップアドレス2000の取込の終了でネゲートされる。
【００１７】比較器15はチップアドレスレジスタ14とチップアドレス設定レジスタ16の値を比較し、コマンド制御部12へ比較結果25を出力する。
【００１８】さらに、コマンド制御部12は、チップアドレス2000の取込の終了時点のチップアドレスレジスタ14とチップアドレス設定レジスタ16の比較結果25の値を取り込んで、コマンド制御部12の内部ステータスとして保持し、ＤＩ200からコマンド2100をコマンドレジスタ制御信号23をアサートし、コマンドレジスタ13に取り込む。
【００１９】通常、チップアドレスレジスタ14とチップアドレス設定レジスタ16の値が一致していればコマンド制御部12では取り込んだコマンドに応じた動作を行うが、チップアドレスレジスタ14とチップアドレス設定レジスタ16の値比較する必要のないコマンドの場合は、比較結果を無視して取り込んだコマンドに応じた動作を行う。
【００２０】ＣＥ700はメモリのチップイネーブル入力でＣＥ700がアサートされているのをうけてコマンド制御部12は、ＤＯ201、ＣＫＯ301、ＣＭＤＯ401から値を出力するように制御し、またＣＥ700のネゲートをうけて前記ＤＯ201、ＣＫＯ301、ＣＭＤＯ401の出力をHi-z状態となるように制御する。
・・・
（中略）
・・・
【００２４】図３は、図１または図６に示された構成のメモリ100〜159を有するメモリ10と、コントローラ２との接続例を示す。
【００２５】図３においてコントローラ２からＣＫＯ300、ＣＭＤＯ400及びＤＯ200がメモリ100、110、120、・・・、159の対応するＤＩ、ＣＫＩ、ＣＭＤＩ入力へ接続され、コントローラ２からＣＥ０がメモリ100、101、102、・・・、109のＣＥ入力へ、またコントローラ２からＣＥ１がメモリ110、111、112、・・・、119のＣＥ入力へ、コントローラ２からＣＥ2がメモリ120、121、122、・・・、129のＣＥ入力へ接続されている。
【００２６】図３に示すように本例では、メモリ100、101、102、・・・、109は縦列に接続され、同様にメモリ110、111、112、・・・、119及び、メモリ120、121、122、・・・、129、メモリ150、151、152 、・・・、159もそれぞれ縦列に接続され、メモリ109、119、129、・・・、159のＤＯ出力はWired接続されコントローラ２のＤＩ入力へ出力され、同様に、メモリ109、119、129、・・・、159のＣＫＯ出力もWired接続されコントローラ２のＣＫＩ入力へ出力される。
【００２７】このときのメモリ109、119、129、・・・、159のＤＯ309及びＣＫＯ209は、図４に示すようにデータ2201だけをメモリ109がコントローラ２へ出力し、他のメモリ119、129、 ・・・、159の出力はHi-zになるこのようにメモリを縦列に接続することによって縦列に接続されたメモリとメモリとの信号線の接続が１対１になる。このため、メモリの信号端子の配置を最適化し、基板に実装する時の信号の配線長を短くすることが可能となり、等長配線も簡単にできる。
【００２８】図３において、メモリを縦列に接続する時には、コントローラ２や各メモリのＤＩに入力されるデータやコマンドやアドレスデータとＣＫＩ入力に入力されるクロック信号との間に発生するスキューがメモリを通過するたびに増えてゆくため、クロックの周波数とメモリを縦列に接続する個数を考慮する必要がある。
【００２９】メモリ100へ発行する基本的なコマンドはRead、Write、Erase、StatusRead等があるが、本発明では上記以外に図１のチップアドレスレジスタ16にチップアドレスを再設定できるコマンドを有する。
【００３０】本発明の特徴となる上記チップアドレス再設定コマンドについて、図２及び図５を用いて説明する。なお、本明細書のタイミングチャートの説明において断りがない限り、タイミングチャートの波形のHiレベルをアサート状態もしくはアサーション、Loレベルをネゲート状態もしくはネゲーションと表記する。
【００３１】図５において、ＣＫＩ300に同期して入力されるＤＩ200は、チップアドレス2000、コマンド2100としてチップアドレス再設定コマンド、データ2200として新アドレスが順次入力される。ここで、チップアドレス2000、チップアドレスレジスタ14への取り込みとチップアドレスの比較、および、コマンド2100のコマンドレジスタ13への取り込みは前述と同様に行われる。
【００３２】コマンド2100がチップアドレス再設定コマンドと検出したコマンド制御部12は、コマンド2100の後に続くデータである新チップアドレス2200をチップアドレス設定レジスタ16に取り込むために制御信号26をアサートし、チップアドレス設定レジスタ16に新チップアドレスを取り込むと同時に、ＤＯ201からは新チップアドレス2200を取り込む前の旧チップアドレス2201を出力する。
【００３３】また、
図１、図６において電源投入時等に行うメモリのリセットによって、メモリ100のチップアドレス設定レジスタ16の値は、全てのbitが1に初期化される。
【００３４】メモリのリセット信号は簡略のため図３においては表記していないが、
メモリのリセットによって図３の全てのメモリ100、101、102、・・・、159のチップアドレス設定レジスタ16の値は16進数でFFになる。以後、16進数で1Bを”０ｘ１Ｂ”というように表現する。
【００３５】まず、
図３のメモリ100、101、102、・・・、109のチップアドレスの設定について、図５を参照して説明する。
【００３６】メモリのリセット後、各メモリ100、101、102、・・・、109のチップアドレス設定レジスタ16の値は0xFFとなっている。ここでまず、図１のマイクロプロセッサ３はコントローラ２に対してＣＥ０〜ＣＥｎのうちＣＥ０のみをアサートすることを指示する。これによってメモり100〜109までが動作可能状態となり、メモリ110〜159までは各出力端子はHi-zとなる。
【００３７】次に、マイクロプロセッサ３はコントローラ２に、メモリに対してチップアドレス再設定コマンドの発行を指示する。このときのチップアドレス2000は0xFFを、また新チップアドレス2200には0xFF以外の固有の値を、例えば0x00を与える。前記動作でメモリ100のチップアドレス設定レジスタ16の値は0xFFから0x00になり、メモリ100のＤＯ201からは旧チップアドレス2201として0xFFが出力される。したがって、メモリ101以降には新チップアドレスが0xFFが入力されるのでメモリ101以降のチップアドレス設定レジスタ16の値は0xFFのままとなる。
【００３８】同様にもう一度、チップアドレス再設定コマンドの発行を新チップアドレス2200の値を0xFF以外の新たな値で行うことで、メモリ101のチップアドレス設定レジスタ16が再設定される。このときメモリ100は、すでに新しいチップアドレスに再設定されているので今回のコマンドには反応せず、メモリ100のチップアドレス設定レジスタ16の値は変らない。
【００３９】以降同様に、チップアドレス再設定コマンドを新チップアドレス2200の値を順次新たな値で発行することで、メモリ109までのチップアドレスの設定ができる。
【００４０】ここで、メモリ100からメモリ109までのメモリに対してチップアドレス再設定コマンドの発行を行っている間は、コントローラ２のＤＩ入力には新アドレス2200は0xFFが返ってくる。これに対してメモリ100からメモリ109までのメモリの個数以上にチップアドレス再設定コマンドの発行を行った場合、チップアドレス再設定コマンドの発行した回数がメモリの個数を越えた時点でコントローラ２のＤＩ入力に返ってくる値が0xFFでなく再設定しようとした値が返って来る。これを利用して発行した回数を数えることで、メモリ100からメモリ109までの、メモリ100およびメモリ109を含めたメモリの数を知ることができる。
【００４１】以降、同様にしてメモリ110からメモリ119、メモリ120からメモリ129、・・・、メモリ150からメモリ159を設定する。
【００４２】このようにメモリにバッファを内蔵し縦列に接続することによりコントローラ２のメモリに接続する端子の増加を最少に押さえることができる。以下に、16×16＝256個のメモリを接続する場合について、本実施形態による効果を説明する。
【００４３】通常、１系統のデータバスに接続できるメモリは16個程度が限度と考えられており、よって、256個のメモリを接続するには、データバスが16系統必要となる。このような場合、従来のメモリコントローラの信号線の数は、16系統×8bit＝128個の端子が必要となる。これは、本来なら256個分のメモリのCEが必要になることとなる。
【００４４】しかし、本実施形態の図３に示した接続方法によれば、メモリコントローラはＤＯ出力にメモリ16個、ＤＩ入力にメモリ16個を接続することができる。ここで、図３に示すメモリは行列の状態となるように配置されている。したがって、データバスに8＋8＝16個の端子とＣＥ用に16個の端子とで、本実施形態によれば(8＋8)＋16＝32の端子だけが必要となる。
【００４５】したがって、本実施形態の図３に示した接続方法によれば、ＣＥ用の端子を含めてもメモリコントローラに必要となる端子数は、従来技術の場合よりも非常に少ない数に押さえることができるという、大きな効果を奏する。
【００４６】また、ＣＥ700と併用することで、ＣＥ700がネゲート状態にある間メモリが出力する信号をHi-zにし、出力の消費する電流を抑え、メモリ全体の消費電力を抑えることができる。」
　そして、引用文献１の上記記載事項を引用文献１の関連図面と技術常識に照らし、下線部分に着目すれば、引用文献１には、次の発明（以下、「引用発明」という。）が記載されているといえる。
「複数のメモリ１００〜１０９がイネーブル信号ＣＥ０を受信することと、
　前記複数のメモリ１００〜１０９のそれぞれに一意のチップアドレスを割り当てることと、
を含む、メモリを初期化するための方法。」
　
（２）対比
　本願発明１と引用発明を対比すると、引用発明の「複数のメモリ１００〜１０９」、「イネーブル信号ＣＥ０」、「チップアドレス」は、それぞれ、本願発明１の「複数のメモリ装置」、「共有イネーブル信号」、「ボリュームアドレス」に相当する。
　したがって、本願発明１と引用発明の間には、次の一致点、相違点があるといえる。
（一致点）
「複数のメモリ装置が共有イネーブル信号を受信する、ことと、
　前記複数のメモリ装置のそれぞれに一意のボリュームアドレスを割り当てることと、
を含む、メモリを初期化するための方法。」
である点。
（相違点）
　本願発明１の「複数のメモリ装置が共有イネーブル信号を受信する」ことは、「複数のメモリ装置を、プログラマブルオプションに基づいて順にまたは並行して構成すること」とされているのに対し、引用発明の「複数のメモリ装置が共有イネーブル信号を受信する」ことは、「複数のメモリ装置を、プログラマブルオプションに基づいて順にまたは並行して構成すること」とはされていない点。
　なお、引用文献１の段落【００３３】等に記載される、「メモリのリセット」は、本願発明１では要件とされていない、本願の図５の５６０−１あるいは５６０−２の符号が付された「リセットする」という工程に対応するものであり、本願発明１でいう「構成すること」に対応するものではない。
　したがって、引用文献１における上記「メモリのリセット」に関する記載は、本願発明１の容易想到性には関係しない。
（３）判断
　当審は、原査定で引用されたいずれの文献の記載を考慮しても、引用発明において上記相違点に係る本願発明１の構成を採用することは、容易であったとはいえないと判断する。
　理由は次のとおりである。
ア．原査定で引用された周知文献Ａ（特表２０１１−５０７１４１号公報（２０１１年３月３日公表。））には、「複数のメモリ装置に対して、非同期動作モードと同期動作モードを選択可能に構成すること」（以下、「技術的事項Ａ」という。）が記載されている。
　そして、そのうちの「選択可能に構成すること」は「プログラマブルオプションに基づいて構成すること」に相当するということはできる。
　しかしながら、「複数のメモリ装置において非同期動作モードと同期動作モード」が選択可能であることは、「複数のメモリ装置を順に構成するか並行して構成するか」が選択可能であることとは異なるし、そのこと（「複数のメモリ装置を順に構成するか並行して構成するか」を選択可能とすること）を示唆するものともいえない。
　したがって、周知文献Ａに上記技術的事項Ａが記載されていることをもって、周知文献Ａに上記相違点に係る本願発明１の構成や、その構成を示唆する技術的事項が開示されているということはできない。
イ．周知文献Ａには、上記技術的事項Ａのほかに、上記相違点に係る本願発明１の構成を開示ないし示唆する記載は見当たらない。
ウ．原査定で引用された周知文献Ａ以外の文献にも、引用発明において上記相違点に係る本願発明１の構成を採用することが容易であったといえる根拠は見当たらない。
（４）むすび
　以上のとおりであるから、本願発明１は、原査定で引用された各文献に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。
　
２．本願発明２〜１５について
（１）本願発明１０について
　本願発明１０は、本願発明１を、メモリコントローラという物の観点から表現したものであって、上記１．で容易想到とはいえないと判断した技術的事項（「複数のメモリ装置を、プログラマブルオプションに基づいて順にまたは並行して構成する」という技術的事項）を含むものであるから、本願発明１と同様に、原査定で引用された各文献に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。　
（２）本願発明２〜９、１１〜１５について
　本願発明２〜９、１１〜１５は、それぞれ、本願発明１、１０が具備する要件の全てを具備した上で、更なる要件を具備するものであるから、本願発明１、１０と同様に、原査定で引用された各文献に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。
第５　むすび
　以上のとおり、本願発明１〜１５は、当業者が、原査定で引用された各文献に記載された発明に基づいて容易に発明をすることができたものではないから、原査定の理由によっては、本願を拒絶することはできない。
　また、ほかに本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。