【事件の表示】
　特願２０１１−２７５１８２「半導体装置および半導体装置の製造方法」拒絶査定不服審判事件〔平成２５年　６月２４日出願公開、特開２０１３−１２５９１７、請求項の数（３２）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２３年１２月１６日の出願であって，その手続の経緯は以下のとおりである。
平成２６年　８月１２日　審査請求
平成２７年　３月２４日　拒絶理由通知
平成２７年　５月２７日　意見書・手続補正
平成２７年　８月１４日　拒絶査定
平成２７年１１月　６日　審判請求
平成２８年　４月１４日　拒絶理由通知（当審）
平成２８年　５月１６日　意見書・手続補正
　
第２　本願発明
　本願の請求項１−３２に係る発明は，平成２８年５月１６日付けの手続補正で補正された特許請求の範囲の請求項１−３２に記載された事項により特定されるものと認められる。
　本願の請求項１に係る発明（以下，「本願発明」という。）は以下のとおりである。
「【請求項１】
　基板と，
　前記基板上に設けられたＣｕ配線層と，
　前記Ｃｕ配線層を覆う第１層間絶縁層と，
　前記第１層間絶縁層に接する半導体層と，
　前記半導体層上に設けられたゲート絶縁層と，
　前記ゲート絶縁層上に設けられＡｌを用いて形成されるゲート電極と，
　前記第１層間絶縁層に設けられ，上端を介して前記半導体層に接する，少なくとも二つの第１ビアと，
を備える半導体装置。」　
　
第３　原査定の理由について
１．原査定の理由の概要
　本願発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
　　　　　　　　　記
引用文献１　特開２０１０−１４１２３０号公報
引用文献２　特開２０１０−１３５５８５号公報
引用文献１２　特開２０１１−１００９９５号公報（周知技術を示す文献；新たに引用された文献）
　
　引用文献１には，酸化物半導体からなる半導体素子であるＦＥＴが多層配線層に形成された半導体装置において，半導体基板と，基板上に設けられた第１配線層と，第１配線層の上層に設けられた配線層と，第１配線層に設けられた絶縁層と，配線層に設けられた酸化物半導体層と，ゲート絶縁膜と，ゲート電極と，酸化物半導体層に接続する２つのビアとを備えた，半導体装置が記載されている（特に，段落［００１０］−［００６０］，図１−１１を参照されたい。）。
　引用文献２には，ＦＥＴが多層配線層に形成された半導体装置において，絶縁膜上に形成された半導体層と，半導体層上に形成されたＨｆＯ2膜からなるゲート絶縁膜と，ゲート絶縁膜上に形成されたゲート電極と，絶縁膜に設けられ，上端を介して半導体層と接続するコンタクト部とを有するＦＥＴを備えた半導体装置が記載されている（特に，段落［００３６］−［００４８］，［００７５］−［００８６］，図６，１１，１２を参照されたい。）。
　引用文献１と２は，ＦＥＴが多層配線層に形成された半導体装置であるから，引用文献１に記載の発明に，引用文献２に記載の構成を採用することは，当業者が容易に想到し得ることである。
　また，引用文献１（段落［００６０］）には，配線層と配線層の半導体素子の上層とで，銅又はＡｌの配線とを用いることが記載され，引用文献１２（段落［００５３］−［００５６］，図３９）に記載されているように，配線層の配線抵抗を減らすためにＣｕ配線を採用し，薄膜トランジスタにＣｕが拡散して影響を及ぼすのを避けるため，絶縁層でＣｕ配線から薄膜トランジスタから隔離し，薄膜トランジスタのゲート電極をＡｌから構成することは，周知技術であるから，引用文献１に記載の発明において，ゲート電極をＡｌを用いて形成し，第１配線層をＣｕ配線層を含む配線層とすることは，当業者が容易に想到し得ることである。
　よって，本願発明は，引用文献１，２に記載された発明，及び引用文献１２に記載された周知技術に基づいて，当業者が容易に想到し得たものである。
　
２．原査定の理由の判断
（１）引用文献１の記載と引用発明１
　ア　引用文献１
　引用文献１には，図面とともに，次の記載がある。（下線は当審において付加した。以下同じ。）
（ア）「【技術分野】
【０００１】
　本発明は，半導体装置及び半導体装置の製造方法に関する。」
（イ）「【発明を実施するための最良の形態】
【００１０】
　以下，本発明の実施の形態について，図面を用いて説明する。尚，すべての図面において，同様な構成要素には同様の符号を付し，適宜説明を省略する。
【００１１】
　図２は，第１の実施形態に係る半導体装置の断面図である。図１は，図２の要部を拡大した断面図であり，図２に示した半導体装置が有する半導体素子２００の構成を示す図である。図３は，半導体素子２００の平面レイアウトを示す平面図である。
【００１２】
　この
半導体装置は，図２に示すように，半導体基板１００，第１配線層１５０，及び半導体素子２００を備える。第１配線層１５０は，半導体基板１００上に形成された絶縁層１５６と，絶縁層１５６の表面に埋め込まれた第１配線１５４とを備える。
【００１３】
　
図１に示すように半導体素子２００は，半導体層２２０，ゲート絶縁膜１６０，及びゲート電極２１０を備える。半導体層２２０は，第１配線層１５０上に位置する。ゲート絶縁膜１６０は，半導体層２２０の上
に位置する
ゲート電極２１０は，ゲート絶縁膜１６０を介して半導体層２２０の反対側に位置する。
【００１４】
　本実施形態において，ゲート絶縁膜１６０は，第１配線層１５０の上に位置している。すなわちゲート絶縁膜１６０は，第１配線層１５０と半導体層２２０の間に位置している。そしてゲート電極２１０は，第１配線１５４と同一層に形成されている。
第１配線１５４及びゲート電極２１０は，例えば銅配線であり
・・・
【００１６】
　半導体層２２０は，厚さが例えば５０ｎｍ以上３００ｎｍ以下である。半導体層２２０は，例えばＩｎＧａＺｎＯ（ＩＧＺＯ）又はＺｎＯなどの酸化物半導体層を有している。半導体層２２０は，上記した酸化物半導体層の単層構造であっても良いし，上記した酸化物半導体層と他の層の積層構造であっても良い。後者の例としては，ＩＧＺＯ／Ａｌ２Ｏ３／ＩＧＺＯ／Ａｌ２Ｏ３の積層膜がある。また半導体層２２０はポリシリコン層又はアモルファスシリコン層であってもよい。そして
半導体層２２０には，ソース及びドレイン２２２が設けられている。
・・・
【００１８】
　絶縁層１７０には，配線１８６，１８８（第２配線）が埋め込まれている。
配線１８６は，絶縁層１７０に形成されたビア１８４を介してソース及びドレイン２２２に接続している。
半導体素子２００のソース及びドレイン２２２は，半導体素子２００の上層の配線層に形成された配線１８６によって電気的に引き出されている。
（ウ）「【００６０】
　以上，図面を参照して本発明の実施形態について述べたが，これらは本発明の例示であり，上記以外の様々な構成を採用することもできる。例えば，第１配線１５４及び
ゲート電極２１０は銅配線
ゲート電極２１０が銅または銅合金により形成され，半導体素子２００より上層に位置する配線１８６，１８８及びビア１８４，１８９がＡｌまたはＡｌ合金により形成されていても良い。
（エ）図２には，
半導体基板１００上に第１配線１５４が設けられる
絶縁層１５６に接してゲート絶縁膜１６０が設けられ，さらにゲート絶縁膜１６０に接して半導体層２２０が設けられる
　イ　引用発明１
　前記アより，引用文献１には次の発明（以下，「引用発明１」という。）が記載されていると認められる。
「半導体基板と，半導体基板上に設けられた銅配線である第１配線と，第１配線を覆う絶縁層１５６と，絶縁層１５６上に位置する半導体層と，半導体層上に位置するゲート絶縁膜と，ゲート絶縁膜上に位置する銅配線であるゲート電極と，絶縁層１７０に形成され，下端を介して半導体層のソース及びドレインに接続されたビアと，
を備える半導体装置。」
（２）引用文献２の記載と引用発明２
　ア　引用文献２には，図面とともに，次の記載がある。
（ア）「【技術分野】
【０００１】
　本発明は，半導体装置およびその製造方法に関するものである。」
（イ）「【００３６】
　＜２．第２の実施の形態＞
　［半導体装置の構成の第２例］
　本発明の第２実施の形態に係る半導体装置の構成の第２例を，図６の概略構成断面図によって説明する。図６では，一例として，論理素子部の論理素子回路のトランジスタと，記憶素子部としてＳＲＡＭセルのＮチャネルトランジスタを示している。
・・・
【００４０】
　さらに，上記半導体層１１の上記論理素子部１３には，
上記半導体層１１の第２面Ｓ２側に第３ゲート電極４３を有する第３電界効果トランジスタ４１が形成されている。
　上記第３電界効果トランジスタ４１は，上記半導体層１１の上記第２面Ｓ２に第３ゲート絶縁膜４２を介して上記第３ゲート電極４３が形成され，この第３ゲート電極４３の両側の上記半導体層１１に第３ソース・ドレイン領域４４，４５が形成されたものである。
　したがって，上記第３ソース・ドレイン領域４４，４５間の上記半導体層１１の部分が，上記第３電界効果トランジスタ４１のチャネル領域となる。
　上記第３ゲート絶縁膜４２，上記第３ゲート電極４３は，前記第１実施の形態で説明したのと同様な材料で形成されている。
　この第３電界効果トランジスタ４１は，部分空乏型の電界効果トランジスタである。
　なお，上記半導体層１１の第１面Ｓ１側には，論理素子部１３の電界効果トランジスタは存在しない。
【００４１】
　また，
上記半導体層１１の第１面Ｓ１には上記第１電界効果トランジスタ２１を被覆する第１絶縁膜５１が形成されている。この第１絶縁膜５１は，例えば数百ｎｍの厚さもしくはそれよりも厚い厚さに形成され，その表面は平坦化されている。
　さらに，上記半導体層１１の第２面Ｓ２には上記第２電界効果トランジスタ３１と上記第３電界効果トランジスタ４１を被覆する第２絶縁膜６１が形成されている。
　また，この第２絶縁膜６１上に支持基板１００が形成されている。
【００４２】
　さらに，上記第１絶縁膜５１には，上記第１ソース・ドレイン領域２４，２５に接続するコンタクト部５２，５３，
上記第３ソース・ドレイン領域４４，４５に接続するコンタクト部５４，５５が形成されている。
　以下，図示はしていないが，第Ｎ層（Ｎ≧２）の配線と，第Ｎ層の配線と第Ｎ−１層の配線を接続する第Ｎ−１のコンタクト部が形成される。すなわち，上記配線は多層配線で形成されている。
　上記コンタクト部５２〜５５は，例えばチタン，窒化チタン，タンタル，窒化タンタル，タングステン，銅等の金属材料で形成されている。」
（ウ）「【００７５】
　＜５．第５の実施の形態＞
　［半導体装置の製造方法の第２例］
　本発明の第５実施の形態に係る半導体装置の製造方法の第２例を，図１１〜図１２の製造工程断面図によって説明する。
【００７６】
　図１１に示すように，
基板１１１と絶縁層１１２とシリコン層１１３（前記第１実施の形態の半導体層１１に相当。）が積層されたＳＯＩ基板１１０を用意する
　次いで，上記シリコン層１１３に上記記憶素子部１２と論理素子部１３を分離する素子分離領域１４を形成する。上記素子分離領域１４は，前記製造方法の第１例と同様に，例えばＳＴＩ構造に形成される。
【００７７】
　次いで，上記シリコン層１１３の上記記憶素子部１２となる表面（第２面Ｓ２）に第２ゲート絶縁膜３２を介して第２ゲート電極３３を形成する。同時に，上記シリコン層１１３の上記論理素子部１３となる表面（第２面Ｓ２）に第３ゲート絶縁膜４２を介して第３ゲート電極４３を形成する。
　上記第２ゲート絶縁膜３２および第３ゲート絶縁膜４２は，前記第１ゲート絶縁膜２２と同様な材料で，同様な方法で形成される。上記第２ゲート電極３３および第３ゲート電極４３は，前記第１ゲート電極２３と同様な材料で，同様な方法で形成される。
【００７８】
　次に，上記第２ゲート電極３３の両側の上記シリコン層１１３に上記第２電界効果トランジスタの第２ソース・ドレイン領域３４，３５を形成する。この第２ソース・ドレイン領域３４，３５は，後に形成される第１電界効果トランジスタの第１ソース・ドレイン領
域と共通のソース・ドレイン領域となる。同時に，上記第３ゲート電極４３の両側の上記シリコン層１１３に上記第３電界効果トランジスタ４１の第３ソース・ドレイン領域４４，４５を形成する。
　上記各ソース・ドレイン領域の形成方法は，前記製造方法の第１例と同様である。
【００７９】
　次いで，上記シリコン層１１３の表面（第２面Ｓ２）に，上記第２ゲート電極３３および上記第３ゲート電極４３を被覆する第２絶縁膜６１を形成し，その表面を平坦化する。この第２絶縁膜６１は，例えば酸化シリコン膜で形成され，例えば数百ｎｍ以上の膜厚に形成される。もしくは，有機絶縁膜で形成することもできる。上記平坦化は，例えば化学的機械研磨により行う。
　さらに
上記第１絶縁膜５１上に支持基板１００を形成する。上記支持基板１００は，半導体基板を用いても，樹脂基板を用いてもよい。
【００８０】
　その後，
上記基板１１１と上記絶縁層１１２を除去して上記シリコン層１１３の裏面（第２面Ｓ２）を露出させる。このとき，シリコン層１１３の裏面側全面が露出される。
　なお，図面では，上記基板１１１と上記絶縁層１１２を除去する直前の状態を示した。
【００８１】
　次に，図１２に示すように，上記シリコン層１１３の記憶素子部１２となる裏面（第１面Ｓ１）で上記第２ゲート電極３３に対向する位置に，第１ゲート絶縁膜２２を介して第１電界効果トランジスタ２１の第１ゲート電極２３を形成する。この形成方法は，前記製造方法の第１例と同様である。
【００８２】
　さらに，図示はしないが，上記素子分離領域１４に上記第１ゲート電極２３と上記第２ゲート電極３３とを接続するコンタクト部を形成する。したがって，上記第１ゲート電極２３と上記第２ゲート電極３３とは，同一方向の上記素子分離領域１４側に引き出した状態に形成しておく。
【００８３】
　次いで，
上記シリコン層１１３の裏面（第１面Ｓ１）に上記第１ゲート電極２３を被覆する第１絶縁膜５１を形成する。
【００８４】
　さらに，通常の配線形成技術によって，
上記第１絶縁膜５１に，
上記第３ソース・ドレイン領域４４，４５に接続するコンタクト部５４，５５を形成する。
　以下，図示はしていないが，第Ｎ層（Ｎ≧２）の配線と，第Ｎ層の配線と第Ｎ−１層の配線を接続する第Ｎ−１のコンタクト部を形成する。すなわち，多層配線を形成する。
　上記コンタクト部５２〜５５は，例えばチタン，窒化チタン，タンタル，窒化タンタル，タングステン，銅等の金属材料で形成される。」
（エ）図６には，
上側最上部に支持基板１００があり，上側の端部が半導体層に接している二つのコンタクト部５４，５５
　イ　引用発明２
　前記アより，引用文献２には次の発明（以下，「引用発明２」という。）が記載されていると認められる。
「上側最上部に支持基板があり，上側の端部が半導体層に接している二つのコンタクト部を備えた，半導体装置で，前記コンタクト部は半導体層の裏面に絶縁膜を形成し，前記絶縁膜に形成されるものである半導体装置。」
（３）引用文献１２の記載と周知技術
　ア　引用文献１２には，図面とともに，次の記載がある。
（ア）「【技術分野】
【０００１】
薄膜トランジスタ（以下，ＴＦＴともいう）を用いた半導体装置に関する。」
（イ）「【００３６】
（実施の形態１）
本実施の形態では，画素部とその周辺に酸化物半導体を用いた半導体素子が形成された表示装置の一態様について図１（Ａ），及び図１（Ｂ）を用いて説明する。
【００３７】
表示装置３０の構成を図１（Ａ）に示す。
表示装置３０は基板１００上にゲート端子部７
，及びソース端子部８を有する。また，表示装置３０はゲート配線２０＿１，及びゲート配線２０＿２を含むゲート配線（２０＿１〜２０＿ｎ（但しｎは自然数）），並びにソース配線６０＿１，及びソース配線６０＿２を含むソース配線（６０＿１〜６０＿ｍ（但しｍは自然数））が設けられている。また，また，表示装置３０の画素領域９４には，画素９３がマトリクス状に配列されている。なお，各画素９３は少なくとも一対のゲート配線とソース配線に接続されている。
・・・
【００５１】
また，図２（Ｂ）または図３と異なる画素構成を図３９に例示する。図３９に例示した薄膜トランジスタ２５２は，基板２００上に設けられた絶縁層２０１と，絶縁層２０１に設けられたゲート配線２０３と，ゲート配線２０３上に設けられた絶縁層２０４と，絶縁層２０４上に設けられた半導体層２０５と，半導体層２０５上に設けられた一対の電極２０７ａ及び電極２０７ｂと，電極２０７ａ，電極２０７ｂ，及び半導体層２０５上に設けられた絶縁層２０８と，絶縁層２０８に設けられた開口部を介して電極２０７ａに接するソース配線２０９と，ソース配線２０９上に設けられた絶縁層２１１と，絶縁層２１１及び絶縁層２０８に設けられた開口部を介して電極２０７ｂに接する電極２１２と，を有する。
【００５２】
なお，配線材料は表示装置が求められる性能に応じて適宜選択すればよい。例えば，
ゲート配線に比べ高い伝達特性が要求されるソース配線２０９のみをＣｕを含む配線としてもよい。
【００５３】
電気抵抗の低い配線材料としてＡｌを主成分として含む導電膜をゲート配線２０３に用いる場合，図３９に示すように薄膜トランジスタのゲート電極を，ゲート配線２０３を同じ構成とすることができる。
【００５４】
本実施の形態で例示する画素の保持容量は，ゲート配線と同じ層で形成する保持容量配線と電極２０７ｂの間に絶縁層２０４を挟んで形成する。電極２１２，またはソース配線２１０と比較して，電極２０７ｂは保持容量配線に厚み方向に近接しているため，保持容量の形成に好適である。
【００５５】
ゲート配線２０２及びソース配線２１０を，Ｃｕを含む導電材料で形成することで，配線抵抗の増加を防ぐことができる。また，ゲート配線２０３を，Ｗ，Ｔａ，Ｍｏ，Ｔｉ，ＣｒなどのＣｕよりも融点が高い元素を含む導電材料を用いて，ゲート配線２０２に接し且つ覆うように形成することで，ゲート配線２０２のマイグレーションを抑制し，半導体装置の信頼性を向上させることができる。
【００５６】
また，ゲート配線２０２を薄膜トランジスタのチャネルが形成される半導体層２０５と重畳しないように配置し，
ゲート配線２０２と接するゲート配線２０３の一部を延伸して，半導体層２０５と重畳させてゲート電極として機能させる。このような構成とすることで，ゲート配線２０２に含まれるＣｕが薄膜トランジスタに影響を及ぼすことをさらに防ぐことができる。
　イ　周知技術１
　前記アより，引用文献１２には次の周知技術（以下，「周知技術１」という。）が記載されていると認められる。
「表示装置において，ゲート配線に比べ高い伝達特性が要求されるソース配線のみをＣｕを含む配線とし，薄膜トランジスタのゲート電極をＡｌを主成分として含む導電膜とすること。」
（２）本願発明と引用発明１との対比
　引用発明１の「半導体基板」は本願発明の「基板」に相当すると認められる。
引用発明１の「銅配線である第１配線」は，「絶縁層１５６」に覆われるものであるから層状になっているものであり，本願発明の「Ｃｕ配線層」に相当すると認められる。
引用発明１の「第１配線を覆う絶縁層１５６」は，本願発明の「前記Ｃｕ配線層を覆う第１層間絶縁層」に相当すると認められる。
　引用発明１のようにゲート絶縁膜を半導体層上に設ける場合には，引用文献１の図２より絶縁層１５６に接して半導体層が設けられるものと認められる（前記（１）ア（エ）参照。）から，引用発明１の「絶縁層１５６上に位置する半導体層」は，本願発明の「前記第１層間絶縁層に接する半導体層」に相当すると認められる。
　引用発明１の「半導体層上に位置するゲート絶縁膜」は，本願発明の「前記半導体層上に設けられたゲート絶縁層」に相当すると認められる。
　また，本願発明の「前記ゲート絶縁層上に設けられＡｌを用いて形成されるゲート電極」と引用発明１の「ゲート絶縁膜上に位置する銅配線であるゲート電極」とは，「前記ゲート絶縁層上に設けられたゲート電極」である点で共通するといえる。
　してみると，本願発明と引用発明１とは，下記アの点で一致し，下記イの点で相違すると認められる。
　ア　一致点
「基板と，
　前記基板上に設けられたＣｕ配線層と，
　前記Ｃｕ配線層を覆う第１層間絶縁層と，
　前記第１層間絶縁層に接する半導体層と，
　前記半導体層上に設けられたゲート絶縁層と，
　前記ゲート絶縁層上に設けられたゲート電極と，
　を備える半導体装置。」
である点。
　イ　相違点
（ア）相違点１
　一致点に係る構成の「前記ゲート絶縁層上に設けられたゲート電極」について，本願発明は「Ａｌを用いて形成される」のに対し，引用発明１は「銅配線である」点。
（イ）相違点２
　本願発明は「前記第１層間絶縁層に設けられ，上端を介して前記半導体層に接する，少なくとも二つの第１ビア」を備えるのに対し，引用発明１は「絶縁層１７０に形成され，下端を介して半導体層のソース及びドレインに接続されたビア」を備える点。
（３）判断
　前記相違点２について検討する。
　引用発明１においては，ビアが下端を介して半導体層に接続されており，半導体層の上方にビアが形成されている。これは，引用発明１においては「半導体素子の上層の配線層に形成された配線によって電気的に引き出されている」（前記（１）ア（イ）参照。）からであって，上層すなわち基板と反対方向に電気的に引き出すことが意図されているのであって，半導体層を下方すなわち基板方向に接続することは意図されていない。
　この点は引用発明２においても同じであって，引用発明２においては上側最上部に支持基板があるところ，コンタクト部を半導体層の裏面の絶縁膜に形成し，支持基板と反対方向に電気的に引き出すものである。
　してみると，半導体層を基板方向に電気的に接続することがいずれの引用文献にも記載も示唆もされていない以上，それを実現すべく「上端を介して半導体層に接する，少なくとも二つの第１ビア」を備えることは，当業者が容易に想到できるものではない。
（４）小括
　したがって，本願発明は，当業者が引用発明ないし周知技術に基づいて容易に発明をすることができたとはいえない。
　また，本願の請求項２−２６に係る発明は，本願発明をさらに限定したものであり，また本願の請求項２７−３２に係る発明は，本願発明に係る物を生産する方法の発明であるから，同様に，当業者が引用発明ないし周知技術に基づいて容易に発明をすることができたとはいえない。
　よって，原査定の理由によっては，本願を拒絶することはできない。
　
第４　当審拒絶理由について
１．当審拒絶理由の概要
　本願は，特許請求の範囲の記載が下記の点で，特許法第３６条第６項第２号に規定する要件を満たしていない。
　　　　　　　　記
・請求項１−２６について 
　請求項１に記載された「第１配線層」，請求項１，３，８，９及び１０に記載された「第２配線層」，請求項９及び１０に記載された「第３配線層」並びに請求項１４，１７及び１９に記載された「多層配線層」及び「配線層」について，それぞれが「配線」以外に何を含むのか明らかでなく，その結果これらの層と各請求項に記載された他の層との位置関係が不明確である。
　上記各請求項を引用して記載した他の請求項についても同様である。 
２．当審拒絶理由の判断
　平成２８年５月１６日付け手続補正書によって，本願の請求項１は
「基板と，
　前記基板上に設けられたＣｕ配線層と，
　前記Ｃｕ配線層を覆う第１層間絶縁層と，
　前記第１層間絶縁層に接する半導体層と，
　前記半導体層上に設けられたゲート絶縁層と，
　前記ゲート絶縁層上に設けられＡｌを用いて形成されるゲート電極と，
　前記第１層間絶縁層に設けられ，上端を介して前記半導体層に接する，少なくとも二つの第１ビアと，
を備える半導体装置。」
と補正された。このことにより，請求項１に係る発明は明確となった。
　また，請求項３，８，９，１０，１４，１７及び１９に記載されていた「配線層」を含む用語は「層間絶縁層」を含む用語に補正された。
　よって，当審で発見した拒絶理由は解消した。
　
第５　むすび
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。