【手続補正書】
【提出日】令和2年8月28日(2020.8.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
装置であって、
複数の信号対を生成するように構成される被試験回路（ＣＵＴ）であって、各信号対に対し、前記信号対における第１の信号が前記信号対における第２の信号と同一であることが予期される、前記ＣＵＴと、
前記ＣＵＴを試験するために前記ＣＵＴに結合される安全ロジックであって、複数のコンパレータを含み、各コンパレータがそれぞれの信号対に結合され、各コンパレータが、
前記それぞれの信号対の前記第１の信号の第１の信号ビット値と前記第２の信号の第２の信号ビット値とが同じであるときに第１のビット値を出力し、
前記第１と第２の信号ビット値とが異なるときに前記ＣＵＴにおける欠陥を示す第２のビット値を出力する、
ように構成される、前記安全ロジックと、
前記安全ロジックを試験するために前記安全ロジックに結合されるセルフ試験ロジックであって、前記セルフ試験ロジックがイネーブルされるときに前記複数のコンパレータの少なくとも１つのコンパレータに前記第２のビット値を出力させるように構成される、前記セルフ試験ロジックと、
を含む、装置。
【請求項２】
請求項１に記載の装置であって、
前記セルフ試験ロジックが複数のインバータを含み、各インバータが、前記それぞれのコンパレータに結合される前記信号対の前記第１の信号と前記第２の信号との１つの信号を受信するように前記ＣＵＴと前記複数のコンパレータのそれぞれのコンパレータとの間に結合され、前記それぞれのコンパレータに前記第２のビット値を出力させるようにイネーブルされると前記１つの信号の信号ビット値を反転するように構成される、装置。
【請求項３】
請求項２に記載の装置であって、
前記安全ロジックが、前記複数のコンパレータの出力に結合されるコンセントレータを含み、前記複数のコンパレータの出力ビット値が全て前記第１のビット値であるときに前記第１のビット値が前記コンセントレータにより出力され、前記出力ビット値の少なくとも１つが前記第２のビット値であるときに前記第２のビット値が出力されるように、前記コンセントレータが前記出力ビット値を組み合わせるように構成され、
前記セルフ試験ロジックが前記複数のインバータに結合されるシフトレジスタを更に含み、前記シフトレジスタが、前記セルフ試験ロジックがイネーブルされるときに各インバータを順にイネーブルするように構成され、１つのインバータが、前記１つのインバータ結合される前記コンパレータに前記第２のビット値を出力させるためにクロックサイクルにおいてイネーブルされ、
前記コンセントレータによる前記第１のビット値の出力が前記安全ロジックにおける欠陥を示す、装置。
【請求項４】
請求項２に記載の装置であって、
前記セルフ試験ロジックが、
前記複数のインバータに結合されるセルフ試験イネーブルラインであって、単一クロックサイクルにおいて前記インバータの全てをイネーブルするように構成される、前記セルフ試験イネーブルラインと、
前記複数のコンパレータの出力に結合されるコンセントレータであって、前記複数のコンパレータの出力ビット値が全て前記第２のビット値であるときに前記第１のビット値が前記コンセントレータにより出力され、前記出力ビット値の少なくとも１つが前記第１のビット値であるときに前記第２のビット値が出力されるように、前記出力ビット値を組み合わせるように構成される、前記コンセントレータと、
を更に含み、
前記コンセントレータによる前記第２のビット値の出力が前記安全ロジックにおける欠陥を示す、装置。
【請求項５】
請求項４に記載の装置であって、
前記コンセントレータの出力が反転される、装置。
【請求項６】
請求項１に記載の装置であって、
前記セルフ試験ロジックが、
試験パターンを生成するように構成される試験パターン生成器であって、前記試験パターンが、各コンパレータに対する入力ビット値の対を含み、入力ビット値の各対に対して、一方の入力ビット値が前記第１のビット値であり、他方の入力ビット値が前記第２のビット値である、前記試験パターン生成器と、
前記信号対を受信するように前記ＣＵＴと前記複数のコンパレータとの間に結合され、前記試験パターンを受信するように前記試験パターン生成器に結合される信号選択ロジックであって、
前記セルフ試験ロジックがイネーブルされないときに各信号対を前記それぞれのコンパレータに送り、
前記セルフ試験ロジックがイネーブルされるときに前記試験パターンの入力ビット値のそれぞれの対を前記複数のコンパレータの各コンパレータに送る、
ように構成される、前記信号選択ロジックと、
前記複数のコンパレータの出力に結合されるコンセントレータであって、前記複数のコンパレータの出力ビット値が全て前記第２のビット値であるときに前記コンセントレータにより前記第１のビット値が出力され、前記出力ビット値の少なくとも１つが前記第１のビット値であるときに前記第２のビット値が出力されるように、前記出力ビット値を組み合わせるように構成される、前記コンセントレータと、
を含み、
前記コンセントレータによる前記第２のビット値の出力が前記安全ロジックにおける欠陥を示す、装置。
【請求項７】
請求項１に記載の装置であって、
前記ＣＵＴが、デュアルロックステップ安全クリティカルモジュールを含む、装置。
【請求項８】
請求項７に記載の装置であって、
前記デュアルロックステップ安全クリティカルモジュールが、レーダーシステムにおける複製されたタイミングエンジンである、装置。
【請求項９】
請求項１に記載の装置であって、
前記ＣＵＴが複数の組み合わせロジックを含み、各組み合わせロジックに結合されるパリティロジックが前記複数の信号対のそれぞれの信号対を生成する、装置。
【請求項１０】
請求項９に記載の装置であって、
前記複数の組み合わせロジックが、レーダーシステムのディメーションフィルタチェーンにある、装置。
【請求項１１】
方法であって、
安全ロジックにおける複数のコンパレータの少なくとも１つのコンパレータに第２のビット値を出力させることであって、前記複数のコンパレータの各コンパレータが、被試験回路（ＣＵＴ）により生成される複数の信号対のそれぞれの信号対に結合され、各コンパレータが、
前記それぞれの信号対の第１の信号の第１の信号ビット値と前記それぞれの信号対の第２の信号の第２の信号ビット値とが同じであるときに第１のビット値を出力し、
前記第１及び第２の信号ビット値が異なるときに前記第２のビット値を出力する、
ように構成され、前記複数のコンパレータの少なくとも１つのコンパレータに第２のビット値を出力させることが前記安全ロジックに結合されるセルフ安全ロジックによって実施される、前記第２のビット値を出力させることと、
コンセントレータにおいて前記複数のコンパレータの出力を組み合わせることであって、前記コンセントレータにより出力されるビット値が前記安全ロジックに欠陥が存在するかどうかを示す、前記組み合わせることと、
を含む、方法。
【請求項１２】
請求項１１に記載の方法であって、
前記複数のコンパレータの少なくとも１つのコンパレータに第２のビット値を出力させることが、前記第１の信号ビット値と前記第２の信号ビット値との一方を反転させることを含む、方法。
【請求項１３】
請求項１２に記載の方法であって、
前記コンセントレータが、前記安全ロジックにあり、前記複数のコンパレータの出力ビット値が全て前記第１のビット値であるときに前記第１のビット値が前記コンセントレータにより出力され、前記出力ビット値の少なくとも１つが前記第２のビット値であるときに前記第２のビット値が出力されるように、前記出力ビット値を組み合わせるように構成され、
前記セルフ試験ロジックがイネーブルされるときに前記コンセントレータによる前記第１のビット値の出力が前記安全ロジックにおける欠陥を示す、方法。
【請求項１４】
請求項１１に記載の方法であって、
前記複数のコンパレータの少なくとも１つのコンパレータに第２のビット値を出力させることが、
１つのクロックサイクルにおいて前記複数のコンパレータの１つのコンパレータに前記第２のビット値を出力させることと、
後続のクロックサイクルにおいて前記複数のコンパレータの別のコンパレータに前記第２のビット値を出力させることと、
を含む、方法。
【請求項１５】
請求項１２に記載の方法であって、
前記複数のコンパレータの少なくとも１つのコンパレータに第２のビット値を出力させることが、単一クロックサイクルにおいて前記コンパレータの全てに前記第２のビット値を出力させることを含み、
前記コンセントレータが、前記セルフ試験ロジックにあり、前記複数のコンパレータの出力ビット値が全て前記第２のビット値であるときに前記第１のビット値が前記コンセントレータにより出力され、前記出力ビット値の少なくとも１つが前記第１のビット値であるときに前記第２のビット値が出力されるように、前記出力ビット値を組み合わせるように構成され、
前記コンセントレータによる前記第２のビット値の出力が前記安全ロジックにおける欠陥を示す、方法。
【請求項１６】
請求項１１に記載の方法であって、
前記複数のコンパレータの少なくとも１つのコンパレータに第２のビット値を出力させることが、単一クロックサイクルにおいて試験パターンから前記複数のコンパレータの各コンパレータにそれぞれの２つの試験ビット値を送ることを含み、
前記それぞれの２つの試験ビット値の一方の試験ビット値が前記第１のビット値であり、他方の試験ビット値が前記第２のビット値であり、
前記コンセントレータが、前記セルフ試験ロジックにあり、前記複数のコンパレータの出力ビット値が全て前記第２のビット値であるときに前記第１のビット値が前記コンセントレータにより出力され、前記出力ビット値の少なくとも１つが前記第１のビット値であるときに前記第２のビット値が出力されるように、前記出力ビット値を組み合わせるように構成され、
前記コンセントレータによる前記第２のビット値の出力が前記安全ロジックにおける欠陥を示す、方法。
【請求項１７】
請求項１１に記載の方法であって、
前記ＣＵＴが、デュアルロックステップ安全クリティカルモジュールを含む、方法。
【請求項１８】
請求項１７に記載の方法であって、
前記デュアルロックステップ安全クリティカルモジュールが、レーダーシステムにおける複製されたタイミングエンジンである、方法。
【請求項１９】
請求項１１に記載の方法であって、
前記ＣＵＴが複数の組み合わせロジックを含み、各組み合わせロジックに結合されるパリティロジックが前記複数の信号対のそれぞれの信号対を生成する、方法。
【請求項２０】
請求項１９に記載の方法であって、
前記複数の組み合わせロジックがレーダーシステムのディメーションフィルタチェーンにある、方法。