【手続補正書】
【提出日】令和2年10月31日(2020.10.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
装置であって、
第１の電流導通端子と第２の電流導通端子との間に第１の電流導通経路を有する第１の電力トランジスタであって、前記第１の電流導通経路が、供給電圧を受け取るための入力とノードとの間に結合され、前記第１の電力トランジスタが、第１のゲート制御信号に結合される前記第１の電力トランジスタを制御するための第１のゲート端子を更に有する、前記第１の電力トランジスタと、
第３の電流導通端子と第４の電流導通端子との間に第２の電流導通経路を有する第２の電力トランジスタであって、前記第２の電流導通経路が、前記ノードと負荷に負荷電流を供給するための出力端子との間に結合され、前記第２の電力トランジスタが第２のゲート制御信号に結合される第２のゲート端子を有する、前記第２の電力トランジスタと、
電流感知トランジスタであって、前記ノードと前記第１の電力トランジスタとに結合される１つの電流導通端子と、前記第１のゲート制御信号に結合される第３のゲート端子とを有し、別の電流導通端子において感知電流を出力する、前記電流感知トランジスタと、
差動増幅器であって、前記第１の電力トランジスタの前記第１及び第２の電流導通端子の一方に結合される第１の入力と、前記第１及び第２の電流導通端子の他方に結合される第２の入力と、前記第１の入力と前記第２の入力との間の電圧差に応答して出力信号を出力する出力と有する、前記差動増幅器と、
フィードバックトランジスタであって、前記電流感知トランジスタと監視ノードとの間に直列に結合される別の電流導通経路と、前記差動増幅器の出力に結合されるフィードバックトランジスタゲート端子とを有する、前記フィードバックトランジスタと、
前記監視ノードと接地との間に結合される抵抗器であって、前記感知電流が前記抵抗器を介して流れ、前記感知電流が前記第２の電力トランジスタを介して流れる前記負荷電流に比例する、前記抵抗器と、
を含む、装置。
【請求項２】
請求項１に記載の装置であって、
前記電流感知トランジスタが前記第１の電力トランジスタと共に半導体基板上に形成され、前記電流感知トランジスタのデバイスエリアが前記第１の電力トランジスタのデバイスエリアより小さい、装置。
【請求項３】
請求項１に記載の装置であって、
前記電流感知トランジスタを介して流れる前記感知電流が前記負荷電流に比例する、装置。
【請求項４】
請求項１に記載の装置であって、
前記第１の電力トランジスタと前記第２の電力トランジスタと前記電流感知トランジスタとが、単一の集積回路上に形成されるＦＥＴデバイスである、装置。
【請求項５】
請求項４に記載の装置であって、
前記ＦＥＴデバイスが、垂直ＦＥＴデバイスと非垂直ＦＥＴデバイスとから選択される、装置。
【請求項６】
請求項４に記載の装置であって、
前記ノードが、前記単一の集積回路の半導体基板において形成される、装置。
【請求項７】
請求項１に記載の装置であって、
前記負荷電流が急増するとき前記ノードにおける電圧の降下に応答して高速トリップ信号を出力するために、前記ノードと前記入力に結合される電圧ディバイダとの間に結合される高速トリップコンパレータを更に含む、装置。
【請求項８】
請求項１に記載の装置であって、
前記感知された電流が電流制限を超えるときに前記第２のゲート制御信号の前記電圧を制限するために、前記第２の電力トランジスタの前記第２のゲート端子に結合される電流制限回路を更に含む、装置。
【請求項９】
請求項１に記載の装置であって、
前記第１の電力トランジスタの前記第１の電流導通端子が第１のソース端子であり、
前記第１の電力トランジスタの前記第２の電流導通端子が第１のドレイン端子であり、
前記第２の電力トランジスタの前記第３の電流導通端子が第２のドレイン端子であり、
前記第２の電力トランジスタの前記第４の電流導通端子が第２のソース端子であり、
前記電流感知トランジスタが、前記ノードにおける前記第１の電力トランジスタの前記第１のドレイン端子と前記第２の電力トランジスタの前記第２のドレイン端子とに結合される前記電流導通端子としての第３のドレイン端子を有する、装置。
【請求項１０】
請求項１に記載の装置であって、
前記差動増幅器が演算増幅器である、装置。
【請求項１１】
請求項１０に記載の装置であって、
前記演算増幅器が前記フィードバックトランジスタを備える閉ループにおいて接続される、装置。
【請求項１２】
回路要素であって、
電源入力端子と、負荷出力端子と、前記電源入力端子と前記負荷出力端子との間に結合される電力ノードと、
第１のトランジスタであって、第１の端子と第２の端子と第３の制御端子とを有し、前記第１の端子が前記電源入力端子に結合され、前記第２の端子が前記電力ノードに結合される、前記第１のトランジスタと、
第２のトランジスタであって、第４の端子と第５の端子と第６の制御端子とを有し、前記第２の端子が前記電力ノードに結合され、前記第５の端子が前記負荷出力端子に結合される、前記第２のトランジスタと、
第３のトランジスタであって、前記電力ノードに結合される第７の端子と、電流感知ノードに結合される第８の端子と、前記第３の制御端子に結合される第９の制御端子とを有する、前記第３のトランジスタと、
電流制限増幅器であって、前記電源入力端子に結合される第１の入力と、前記電力ノードに結合される第２の入力と、前記第６の制御端子に結合される出力とを有する、前記電流制限増幅器と、
前記電流感知ノードに結合される第１０の端子と、第１１の端子と、第１２の制御端子とを有する第４のトランジスタと、
演算増幅器であって、電圧基準に結合される第１の入力と、前記第１１の端子に結合される第２の入力と、前記第１２の制御端子に結合される出力とを有有する、前記演算増幅器と、
を含む、回路要素。
【請求項１３】
請求項１２に記載の回路要素であって、
前記電源入力端子と前記電流制限増幅器の第１の入力との間に結合される第１の抵抗器と、
前記第１の抵抗器と前記電流感知ノードとの間に結合される第２の抵抗器と、
を更に含む、回路要素。
【請求項１４】
請求項１３に記載の回路要素であって、
前記第２の抵抗器が、抵抗器ラダー構成における第３の抵抗器と第４の抵抗器とを含む、回路要素。
【請求項１５】
請求項１４に記載の回路要素であって、
前記電力ノードに結合される第１の入力と、前記第３の抵抗器と前記第４の抵抗器との間に結合される第２の入力と、高速トリップ出力とを有する高速トリップコンパレータ回路を更に含む、回路要素。
【請求項１６】
請求項１２に記載の回路要素であって、
前記第１１の端子と接地との間に結合される電流制限抵抗器を更に含む、回路要素。
【請求項１７】
請求項１２に記載の回路要素であって、
前記第１のトランジスタと前記第２のトランジスタと前記第３のトランジスタとが集積回路上にある、回路要素。
【請求項１８】
請求項１２に記載の回路要素であって、
前記第１、第２、第３及び第４のトランジスタが電界効果トランジスタである、回路要素。
【請求項１９】
請求項１２に記載の回路要素であって、
前記第１、第２及び第３のトランジスタが１つの集積回路上に形成され、
前記電流制限増幅器と前記第４のトランジスタと前記演算増幅器とが異なる集積回路上に形成される、回路要素。