【事件の表示】
　特願２０１３−５０１４１６「マルチプロセッサシステムにおける１次プロセッサから１つまたは複数の２次プロセッサへの実行可能ソフトウェアイメージの直接分散ローディング」拒絶査定不服審判事件〔平成２３年　９月２９日国際公開、ＷＯ２０１１／１１９６４８、平成２５年　６月１３日国内公表、特表２０１３−５２２８０３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は，２０１１年３月２２日（パリ条約による優先権主張外国庁受理２０１１年３月２１日，米国，２０１０年４月１９日，米国，２０１０年４月１４日，米国，２０１０年４月１４日，米国，２０１０年３月２２日，米国）を国際出願日とする出願であって，平成２４年９月２１日付けで手続補正がなされ，平成２５年１２月１０日付けの拒絶理由通知に対して平成２６年３月１７日付けで意見書が提出されるとともに誤訳訂正がなされたが，同年５月７日付けで拒絶査定がなされ，これに対して同年９月１０日に拒絶査定不服審判の請求がなされ，平成２７年６月２６日付けの当審の拒絶理由通知に対して，同年９月２９日付けで意見書が提出されるとともに手続補正がなされたものである。
２．本願発明
　本願の請求項１０に係る発明（以下，「本願発明」という。）は，平成２７年９月２９日付けの手続補正書により補正された特許請求の範囲の請求項１０に記載された事項により特定される次のとおりのものである。
　
「2次プロセッサにおいて，チップ間通信バスを介して1次プロセッサから，前記1次プロセッサに結合されたメモリに記憶されている前記2次プロセッサのための実行可能ソフトウェアイメージのイメージヘッダを受信するステップであって，前記実行可能ソフトウェアイメージは，前記イメージヘッダおよび少なくとも1つのデータセグメントを備え，前記2次プロセッサは，最初に前記1次プロセッサに対して前記イメージヘッダを要求し，その後前記少なくとも1つのデータセグメントを要求し，前記イメージヘッダおよび各データセグメントは別々に受信される，ステップと，
　各データセグメントを記憶する，前記2次プロセッサが結合されたシステムメモリの中の少なくとも1つのロケーションを特定するために，前記イメージヘッダを前記2次プロセッサによって処理するステップと，
　前記2次プロセッサにおいて，前記チップ間通信バスを介して前記1次プロセッサから，各データセグメントを受信するステップと，
　前記2次プロセッサによって，前記1次プロセッサから前記システムメモリの中の前記特定された少なくとも1つのロケーションに各データセグメントを直接分散ロードするステップと
を含み，各データセグメントは，処理されたイメージヘッダに少なくとも一部基づいて分散ロードされる，方法。」
　
３．引用例
（１）引用例１
　当審で通知した平成２７年６月２６日付けの拒絶理由通知において引用した国際公開第２００６／０７７０６８号（以下，「引用例１」という。）には，図面とともに，次の事項が記載されている。（下線は当審において付加したものである。）
（ア）「
FIG. 1 depicts such a multi-processor system 100 that includes a host processor 102 and a client processor 104.
In the example depicted in FIG. 1 , the processor 102 is shown as the central processing unit (CPU) of an advanced RISC machine (ARM), and the processor 104 is shown as the CPU of a digital signal processor (DSP) device. The dashed line in FIG. 1 depicts the hardware boundary between the host and slave devices, in this example, the ARM and the DSP, and also a non-volatile memory 106. The memory 106 may be a ROM, a flash memory, or other type of non-volatile memory device.
　
Most commercially available DSP devices include on-chip memories
the DSP includes 
internal
 single-access RAM (SARAM) and dual- access RAM (DARAM) 108, as well as an 
external
 RAM (XRAM) 110. 
The arrows in FIG. 1 indicate access paths, e.g., busses and DMA paths, between the CPUs and the memories. The ARM host CPU 102 can access the non-volatile memory 106 and the SARAM and DARAM 108 of the DSP, but not the DSP's XRAM 110, and the DSP slave CPU 104 can access all of the RAMs 108, 110.
　
The SARAM and DARAM 108 can be loaded from the non-volatile memory 106 by the trivial 
push
 method. When code needs to be loaded to the XRAM 110 during boot, however, a bootloader solution is required because the XRAM 110 is invisible to, i.e., not accessible by, the CPU 102 and so boot code cannot be pushed to the XRAM 110.
（当審仮訳：
図１は，ホストプロセッサ１０２とクライアントプロセッサ１０４を含むようなマルチプロセッサシステム１００を示す。
図１で示された例では，プロセッサ１０２は，ａｄｖａｎｃｅｄ　ＲＩＳＣ　ｍａｃｈｉｎｅ（ＡＲＭ）の中央処理装置（ＣＰＵ）として示され，プロセッサ１０４は，デジタル信号プロセッサ（ＤＳＰ）装置のＣＰＵとして示される。図１の中の破線は，ホスト装置とスレーブ装置，この例ではＡＲＭとＤＳＰ，及び不揮発性メモリ１０６との間のハードウェア境界を示す。メモリ１０６はＲＯＭ，フラッシュメモリ，あるいは他のタイプの不揮発性メモリ装置でもよい。
　
最も商業的に利用可能なＤＳＰ装置は，オンチップメモリを含み
ＤＳＰは，“内部の”シングルアクセスＲＡＭ（ＳＡＲＡＭ）及びデュアルアクセスＲＡＭ（ＤＡＲＡＭ）１０８，並びに“外部の”ＲＡＭ（ＸＲＡＭ）１１０を含む。
図１における矢印は，例えば，バスやＤＭＡパスのような，ＣＰＵとメモリとの間のアクセスパスを示す。ＡＲＭホストＣＰＵ１０２は，不揮発性メモリ１０６とＤＳＰのＳＡＲＡＭ及びＤＡＲＡＭ１０８にアクセスすることができるが，ＤＳＰのＸＲＡＭ１１０にはアクセスできない。また，ＤＳＰのスレーブＣＰＵ１０４は，ＲＡＭ１０８，１１０のすべてにアクセスすることができる。
　ＳＡＲＡＭ及びＤＡＲＡＭ１０８は上述の“プッシュ”方式によって不揮発性メモリ１０６からロードされ得る。しかしながら，ブートの間にコードがＸＲＡＭ１１０にロードされる必要があるとき，ＸＲＡＭ１１０は，ＣＰＵ１０２に見えない，すなわち，ＣＰＵ１０２によってアクセスできない，そして，そのためにブートコードがＸＲＡＭ１１０にプッシュされることができないため，ｂｏｏｔｌｏａｄｅｒソリューションが必要とされる。
（イ）「As described in more detail below and in connection with the flow chart of FIG. 2, an OS-friendly bootloader advantageously has a host part and a client part that is loaded into a memory or memories visible to both the master and the slave (e.g., SARAM and DARAM 108).
　The host part of the OS-friendly bootloader may be considered as including two stages or modes of operation. 
The first stage resets and holds the slave 104 in the reset state (Step 202) and pushes information (program instructions and/or data) (Step 204) in the usual way from the non-volatile memory 106 into the commonly visible memories 108.
　The slave part of the OS-friendly bootloader that is loaded (pushed by the host part's first stage) into the commonly visible memories 108 starts the operating system, carrying out the following operations (Step 210). First, interrupt handlers are created. ・・・（中略）・・・ Second, data structures (e.g., process control blocks and stacks) of common processes, i.e., processes that run in both the host and the slave, are created. ・・・（中略）・・・ Third, the system idle process is created. ・・・（中略）・・・ Fourth, the scheduling of at least all processes residing in, i.e., having program code or data located in, the external memory 110 is blocked. ・・・（中略）・・・ Finally, the OS scheduler is released, which allows the OS to start executing code and scheduling processes. ・・・（中略）・・・
　At this point, the slave 104 is partly up and running. The slave part of the OS- friendly bootloader has been loaded, and the slave's idle process is executing. The slave's OS can schedule and execute code in response to interrupts and can schedule the idle process and any unblocked processes having code residing in internal memory. OS mechanisms for which all code and data accesses are in memory that has already been loaded (SARAM and DARAM 108, in this example) are available, including the usual communication mechanisms. These OS communication mechanisms, being high-level abstractions of DMA, shared memory, and structured registers, are more capable than simple semaphores and enable the host processor to communicate efficiently with a processor (the slave) that has not completely started, which is to say a processor that is executing mainly only the OS, interrupt services, and processes residing in internal RAM.
　
The idle process reserves a block of memory in the slave's heap of memory that is located in the memory visible to the host, such as 
internal
 memory 108 (Step 212). As described in more detail below, this reserved block of memory is used for intermediate storage of information (code and/or data) to be transferred to the slave- private memory, i.e., the memory that is invisible to the host, such as 
external
 XRAM 110. The slave's idle process advantageously uses the established communication mechanisms to send to the host (Step 214) information about the address and size or length of the intermediate storage area reserved in the previous step.
　・・・（中略）・・・
　
On receipt of the slave's information, the second stage of the host bootloader fills the intermediate storage area with information (code and/or data) to be loaded into the slave's invisible memory (Step 216). Code and data is pushed to the intermediate storage area in the usual way because this area is memory that both processors can access, but the push is activated through the OS communication mechanisms.
　
The host now sends a message to the slave (Step 218) that indicates the intermediate storage area has been loaded and whether loading is finished or more code and/or data is available.
The slave copies the contents of the intermediate storage area to appropriate locations in its slave-private memory (Step 220), thereby implementing its actual loading. 
　If there is more code and/or data to load (Step 224), this cycle of copying and messaging (Steps 216-224) can be repeated as many times as required. When the loading is finished, i.e., when no more information needs to be copied to the slave, the slave releases the blocking of processes that were blocked earlier, thereby allowing scheduling of code in its slave-private memory (Step 226). Loading is now complete.」（第５頁１８行〜第８頁９行）
（当審仮訳：図２のフローチャートに関連して以下でより詳細に記述されるように，ＯＳフレンドリなｂｏｏｔｌｏａｄｅｒは，有利には，マスターとスレーブの両方に見える１つまたは複数のメモリ（例えば，ＳＡＲＡＭ及びＤＡＲＡＭ１０８）にロードされるホスト部分とクライアント部分を有する。
　ＯＳフレンドリなｂｏｏｔｌｏａｄｅｒのホスト部分は，２つのステージあるいはモードのオペレーションを含むと考えられる。
第１ステージは，リセット状態において，スレーブ１０４をリセット及びホールドし（ステップ２０２），そして通常の方法で，不揮発性メモリ１０６から，共通に見えるメモリ１０８へ情報（プログラム命令及び／又はデータ）をプッシュする（ステップ２０４）。
　共通に見えるメモリ１０８にロードされる（ホスト部分の第１ステージによって“プッシュ”される）ＯＳフレンドリなｂｏｏｔｌｏａｄｅｒのスレーブ部分は，オペレーティングシステムを開始し，以下のオペレーションを実行する（ステップ２１０）。第１に，割り込みハンドラが作成される。・・・（中略）・・・第２に，共通のプロセス，すなわち，ホストとスレーブの両方で走るプロセスのデータ構造（例えば，プロセスコントロールブロックとスタック）が作成される。・・・（中略）・・・第３に，システムアイドルプロセスが作成される。・・・（中略）・・・第４に，少なくとも，“外部”メモリ１１０にある，すなわち，プログラムコードあるいはデータが配置されている，すべてのプロセスのスケジューリングがブロックされる。・・・（中略）・・・最後に，ＯＳスケジューラーは解放され，これはＯＳがコードの実行とプロセスのスケジューリングを開始することを可能にする。・・・（中略）・・・
　この時点で，スレーブ１０４は部分的に稼動している。ＯＳフレンドリなｂｏｏｔｌｏａｄｅｒのスレーブ部分はロードされ，スレーブのアイドルプロセスが実行されている。スレーブのＯＳは，割り込みに応答してコードをスケジュールし，そして実行することができ，コードが内部メモリに存在しているアイドルプロセスとブロックされていない任意のプロセスをスケジュールすることができる。そのためのすべてのコードとデータアクセスがすでにロードされて，メモリ（この例では，ＳＡＲＡＭ及びＤＡＲＡＭ１０８）にあるＯＳメカニズムは，通常の通信メカニズムを含めて利用可能である。ＤＭＡ，共有メモリ，及び構造化されたレジスタの高レベルの抽象概念であるＯＳ通信メカニズムは，シンプルなセマフォよりも能力があり，そしてホストプロセッサが，完全にスタートしていないプロセッサ（スレーブ）と効率よく通信することを可能にし，これは，プロセッサが，主に，“内部”ＲＡＭに存在するＯＳ，割り込みサービス，及びプロセスだけを実行していると言うことである。
　
アイドルプロセスは，“内部”メモリ１０８のようなホストに見えるメモリに位置しているスレーブのメモリにおいて，メモリブロックを予約する（ステップ２１２）。以下でより詳細に記述されるように，この予約されたメモリブロックは，スレーブのプライベートメモリ，すなわち，“外部”ＸＲＡＭ　１１０のようなホストに見えないメモリに転送される情報（コード及び／又はデータ）の中間記憶のために使われる。スレーブのアイドルプロセスは，有利には，確立された通信メカニズムを，前のステップで予約された中間記憶領域のアドレスとサイズあるいは長さについての情報をホストに送信するために使用する（ステップ２１４）。
・・・（中略）・・・
　
スレーブの情報を受領すると，ホストｂｏｏｔｌｏａｄｅｒの第２ステージは，スレーブの見えないメモリにロードされる情報（コード及び／又はデータ）で中間記憶領域を満たす（ステップ２１６）。コード及びデータは，この領域が両方のプロセッサがアクセスすることができるメモリであるため，通常の方法で中間記憶領域にプッシュされるが，このプッシュはＯＳ通信メカニズムを通して作動される。
　
ホストは，次に，中間記憶領域にロードされたこと，ロードが終了したかどうか，あるいは，さらなるコード及び／又はデータが利用可能であるかどうかを示すメッセージをスレーブへ送信する（ステップ２１８）。
スレーブは，そのスレーブ−プライベートメモリの適切な場所に中間記憶領域の内容をコピーし，これによってその実際のローディングを実行する（ステップ２２０）。
　もし，ロードすべきさらなるコード及び／又はデータがある場合は（ステップ２２４），コピーとメッセージングのこのサイクル（ステップ２１６−２２４）が必要な回数だけ繰り返される。ロードすることが終了しているとき，すなわち，これ以上の情報がスレーブにコピーされる必要がないとき，スレーブは，前にブロックされたブロッキングプロセスをリリースし，それにより，そのスレーブ−プライベートメモリにおけるコードのスケジューリングが許可される（ステップ２２６）。これで，ローディングが完了する。）
（ウ）「
As described above, the host fills the intermediate storage area in the memory 108 with code and data that the slave further copies to end destinations in the slave- private memory 110.
A block of code and/or data to be transferred into the intermediate storage area includes a header that indicates the length of the block and where it is to be loaded in the slave memory, i.e., the destination address.
　
The information (code and data) to be loaded can be arranged in many ways in the intermediate storage area and memories. Often the information is arranged as blocks of consecutive information that are to be loaded to different addresses
This means that if the blocks to be loaded are smaller than this area, a transfer of several (smaller) blocks should be done at the same time. This also means that a block should be split if it is larger than the remaining part of the intermediate storage area, and one part transferred to the intermediate storage area with the remaining part transferred in the next block.
All of this splitting and concatenation is done in the host part of the OS-friendly bootloader in ways that are well known to computer scientists.
　
The artisan will understand the benefit of this splitting and concatenation of information into transfer blocks. Some kind of communication mechanism is required to perform the actual transfers of information between memories, and whatever the mechanism used, fewer large transfers are typically preferable to more small transfers. 
　
A good example of the benefit of block splitting and concatenation effect is DMA as the communication mechanism.
Thus, it is currently believed to be advantageous to set the size of the intermediate storage area to the maximum DMA block size.
（当審仮訳：
上記のように，ホストは，メモリ１０８の中間記憶領域を，スレーブがスレーブのプライベートメモリ１１０の最終目的地にさらにコピーするコード及びデータで満たす。
中間記憶領域へ転送されるコード及び／又はデータのブロックは，ブロックの長さと，それがロードされるスレーブメモリの場所，すなわち，目的地アドレスとを示すヘッダを含む。
　
ロードされる情報（コード及びデータ）は，中間記憶領域及びメモリにおいて，多くの方法でアレンジされ得る。情報はしばしば，異なったアドレスにロードされるような情報の連続したブロックとしてアレンジされる
これは，もしロードされるブロックがこの領域より小さいなら，いくつかの（より小さい）ブロックの転送が同時にされるべきであることを意味する。これはまた，もしブロックが中間記憶領域の残っている部分よりもより大きいなら，ブロックを分割して，１部分が中間記憶領域に転送され，残りの部分が次のブロックで転送されるようにすべきであることを意味する。
この分割と連結のすべては，コンピュータ科学者によく知られている方法でＯＳフレンドリなｂｏｏｔｌｏａｄｅｒのホスト部分で実行される。
　
当業者は，転送ブロックへの情報のこの分割と連結の利益を理解するだろう。メモリ間の情報の実際の転送を行なうために，いくつかの種類の通信メカニズムが必要とされるが，どのメカニズムを使ったとしても，典型的には，より少数の大きな転送がより多数の小さな転送より望ましい。
　
ブロック分割と連結効果の利益の良い例は，通信メカニズムとしてのＤＭＡである。
したがって，中間記憶領域のサイズを最大のＤＭＡブロックサイズに設定することが有利であると現在は考えられている。
　ここで，上記引用例１に記載されている事項を検討する。
（ａ）
（ａ−１）上記（ア）の「図１は，ホストプロセッサ１０２とクライアントプロセッサ１０４を含むようなマルチプロセッサシステム１００を示す。」との記載，及びＦＩＧ．１の記載からみて，引用例１には，「ホストプロセッサ１０２とクライアントプロセッサ１０４とから構成されたマルチプロセッサシステム」が記載されていると認められる。
（ａ−２）上記（ア）の「図１で示された例では，プロセッサ１０２は，ａｄｖａｎｃｅｄ　ＲＩＳＣ　ｍａｃｈｉｎｅ（ＡＲＭ）の中央処理装置（ＣＰＵ）として示され，プロセッサ１０４は，デジタル信号プロセッサ（ＤＳＰ）装置のＣＰＵとして示される。」との記載，「メモリ１０６は・・・不揮発性メモリ装置でもよい」との記載，「ＤＳＰは，“内部の”シングルアクセスＲＡＭ（ＳＡＲＡＭ）及びデュアルアクセスＲＡＭ（ＤＡＲＡＭ）１０８，並びに“外部の”ＲＡＭ（ＸＲＡＭ）１１０を含む。」との記載，「図１における矢印は，例えば，バスやＤＭＡパスのような，ＣＰＵとメモリとの間のアクセスパスを示す。ＡＲＭホストＣＰＵ１０２は，不揮発性メモリ１０６とＤＳＰのＳＡＲＡＭ及びＤＡＲＡＭ１０８にアクセスすることができるが，ＤＳＰのＸＲＡＭ１１０にはアクセスできない。」との記載，及びＦＩＧ．１の記載からみて，引用例１には，「ホストプロセッサ１０２には，不揮発性メモリ１０６が接続されていること」，「クライアントプロセッサ１０４には，内部ＲＡＭ１０８と外部ＲＡＭ１１０が接続されていること」，「ホストプロセッサ１０２は，クライアントプロセッサ１０４の内部ＲＡＭ１０８にアクセスすることはできるが，クライアントプロセッサ１０４の外部ＲＡＭ１１０にはアクセスできないこと」が記載されていると認められる。
（ａ−３）上記（ａ−１），（ａ−２）の検討から，引用例１には，「ホストプロセッサ１０２には，不揮発性メモリ１０６が接続されており，クライアントプロセッサ１０４には，内部ＲＡＭ１０８と外部ＲＡＭ１１０が接続されており，ホストプロセッサ１０２は，クライアントプロセッサ１０４の内部ＲＡＭ１０８にアクセスすることはできるが，クライアントプロセッサ１０４の外部ＲＡＭ１１０にはアクセスできないように構成されたマルチプロセッサシステム」が記載されているものと認められる。
（ｂ）
（ｂ−１）上記（ア）の「ＳＡＲＡＭ及びＤＡＲＡＭ１０８は上述の“プッシュ”方式によって不揮発性メモリ１０６からロードされ得る。しかしながら，ブートの間にコードがＸＲＡＭ１１０にロードされる必要があるとき，ＸＲＡＭ１１０は，ＣＰＵ１０２に見えない，すなわち，ＣＰＵ１０２によってアクセスできない，そして，そのためにブートコードがＸＲＡＭ１１０にプッシュされることができないため，ｂｏｏｔｌｏａｄｅｒソリューションが必要とされる。」との記載，上記（イ）の「スレーブの情報を受領すると，ホストｂｏｏｔｌｏａｄｅｒの第２ステージは，スレーブの見えないメモリにロードされる情報（コード及び／又はデータ）で中間記憶領域を満たす（ステップ２１６）。」との記載，「スレーブは，そのスレーブ−プライベートメモリの適切な場所に中間記憶領域の内容をコピーし，これによってその実際のローディングを実行する（ステップ２２０）。」との記載からみて，引用例１には，「不揮発性メモリ１０６からＳＡＲＡＭ及びＤＡＲＡＭ１０８にコード及び／又はデータがロードされ，ＳＡＲＡＭ及びＤＡＲＡＭ１０８からＸＲＡＭ１１０にコード及び／又はデータがロードされる」ことが記載されているものと認められる。
　ここで，上記記載における「ＳＡＲＡＭ及びＤＡＲＡＭ１０８」は（ａ）において指摘したとおり「内部ＲＡＭ１０８」のことであり，「ＸＲＡＭ１１０」は「外部ＲＡＭ１１０」のことであり，「コード及び／又はデータ」は，少なくとも「コード」を含むものであるから，結局，引用例１には，「不揮発性メモリ１０６から内部ＲＡＭ１０８にコードがロードされ，内部ＲＡＭ１０８から外部ＲＡＭ１１０にコードがロードされる」ことが記載されているものと認められる。
（ｂ−２）上記（イ）の「スレーブの情報を受領すると，ホストｂｏｏｔｌｏａｄｅｒの第２ステージは，スレーブの見えないメモリにロードされる情報（コード及び／又はデータ）で中間記憶領域を満たす（ステップ２１６）。・・・ホストは，次に，中間記憶領域にロードされたこと，ロードが終了したかどうか，あるいは，さらなるコード及び／又はデータが利用可能であるかどうかを示すメッセージをスレーブへ送信する（ステップ２１８）。」との記載からみて，引用例１には，「ホストｂｏｏｔｌｏａｄｅｒの第２ステージは，スレーブの見えないメモリにロードされるコード及び／又はデータで中間記憶領域を満たし，ホストは，次に，中間記憶領域にロードされたことを示すメッセージをスレーブへ送信する」ことが記載されていると認められる。
　ここで，上記記載における「スレーブの見えないメモリ」は，上記（イ）の「“外部”ＸＲＡＭ　１１０のようなホストに見えないメモリ」との記載からみて，「外部ＲＡＭ１１０」のことであり，
　また，上記記載における「コード及び／又はデータ」は少なくとも「コード」を含むものであり，
　また，上記記載における「中間記憶領域」は，上記（イ）の「アイドルプロセスは，“内部”メモリ１０８のようなホストに見えるメモリに位置しているスレーブのメモリにおいて，メモリブロックを予約する（ステップ２１２）。以下でより詳細に記述されるように，この予約されたメモリブロックは，スレーブのプライベートメモリ，すなわち，“外部”ＸＲＡＭ　１１０のようなホストに見えないメモリに転送される情報（コード及び／又はデータ）の中間記憶のために使われる。スレーブのアイドルプロセスは，有利には，確立された通信メカニズムを，前のステップで予約された中間記憶領域のアドレスとサイズあるいは長さについての情報をホストに送信するために使用する（ステップ２１４）。」との記載，及び上記（ウ）の「上記のように，ホストは，メモリ１０８の中間記憶領域を，スレーブがスレーブのプライベートメモリ１１０の最終目的地にさらにコピーするコード及びデータで満たす。」との記載からみて，「内部ＲＡＭ１０８の中間記憶領域」のことであり，
　また，上記記載における「スレーブ」は，上記（ア）の「図１は，ホストプロセッサ１０２とクライアントプロセッサ１０４を含むようなマルチプロセッサシステム１００を示す。」との記載，上記（イ）の「第１ステージは，リセット状態において，スレーブ１０４をリセット及びホールドし（ステップ２０２）」との記載からみて，「クライアントプロセッサ１０４」のことである。
　してみれば，引用例１には，「ホストｂｏｏｔｌｏａｄｅｒの第２ステージは，外部ＲＡＭ１１０にロードされるコードで内部ＲＡＭ１０８の中間記憶領域を満たし，ホストは，次に，内部ＲＡＭ１０８の中間記憶領域にロードされたことを示すメッセージをクライアントプロセッサ１０４へ送信する」ことが記載されているものと認められる。
（ｂ−３）上記（イ）の「スレーブは，そのスレーブ−プライベートメモリの適切な場所に中間記憶領域の内容をコピーし，これによってその実際のローディングを実行する（ステップ２２０）。」との記載からみて，引用例１には，「スレーブは，そのスレーブ−プライベートメモリの適切な場所に中間記憶領域の内容をコピーし，これによってその実際のローディングを実行する」ことが記載されていると認められる。
　ここで，上記記載における「スレーブ」は，上記（ｂ−２）で検討したように「クライアントプロセッサ１０４」のことであり，
　また，上記記載における「スレーブ−プライベートメモリ」は，上記（イ）の「以下でより詳細に記述されるように，この予約されたメモリブロックは，スレーブのプライベートメモリ，すなわち，“外部”ＸＲＡＭ　１１０のようなホストに見えないメモリに転送される情報（コード及び／又はデータ）の中間記憶のために使われる。」との記載からみて，「外部ＲＡＭ１１０」のことであり，
　また，上記記載における「中間記憶領域」は，上記（ｂ−２）で検討したように「内部ＲＡＭ１０８の中間記憶領域」のことである。
　してみれば，引用例１には，「クライアントプロセッサ１０４は，外部ＲＡＭ１１０の適切な場所に内部ＲＡＭ１０８の中間記憶領域の内容をコピーし，これによってその実際のローディングを実行する」ことが記載されているものと認められる。
（ｂ−４）上記（ｂ−１）の動作は，上記（ｂ−２）及び（ｂ−３）の動作によって具体的に実行されているものであるから，上記（ｂ−１）〜（ｂ−３）の検討を総合すると，引用例１には，「不揮発性メモリ１０６から内部ＲＡＭ１０８にコードがロードされ，内部ＲＡＭ１０８から外部ＲＡＭ１１０にコードがロードされるようにするために，ホストｂｏｏｔｌｏａｄｅｒの第２ステージは，外部ＲＡＭ１１０にロードされるコードで内部ＲＡＭ１０８の中間記憶領域を満たし，ホストは，次に，内部ＲＡＭ１０８の中間記憶領域にロードされたことを示すメッセージをクライアントプロセッサ１０４へ送信し，クライアントプロセッサ１０４は，外部ＲＡＭ１１０の適切な場所に内部ＲＡＭ１０８の中間記憶領域の内容をコピーし，これによってその実際のローディングを実行する」ことが記載されているものと認められる。
（ｃ）上記（ウ）の「中間記憶領域へ転送されるコード及び／又はデータのブロックは，ブロックの長さと，それがロードされるスレーブメモリの場所，すなわち，目的地アドレスとを示すヘッダを含む。」との記載からみて，引用例１には，「中間記憶領域へ転送されるコード及び／又はデータのブロックは，ブロックの長さと，それがロードされるスレーブメモリの場所，すなわち，目的地アドレスとを示すヘッダを含む」ことが記載されているものと認められる。
　また，引用例１のＦＩＧ．３の記載からみて，「ブロック」は，「ヘッダ」と「データ」とを含むことが読み取れる。
　そうすると，引用例１には，「中間記憶領域へ転送されるコード及び／又はデータのブロックは，ブロックの長さと，それがロードされるスレーブメモリの場所，すなわち，目的地アドレスとを示すヘッダと，データとを含む」ことが記載されているものと認められる。
　ここで，上記記載における「中間記憶領域」は，上記（ｂ−２）で検討したように「内部ＲＡＭ１０８の中間記憶領域」のことであり，
　また，上記記載における「コード及び／又はデータ」は少なくとも「コード」を含むものであり，
　また，上記記載における「スレーブメモリ」は，上記（イ）の「以下でより詳細に記述されるように，この予約されたメモリブロックは，スレーブのプライベートメモリ，すなわち，“外部”ＸＲＡＭ　１１０のようなホストに見えないメモリに転送される情報（コード及び／又はデータ）の中間記憶のために使われる。」との記載，上記（ウ）の「・・・ホストは，メモリ１０８の中間記憶領域を，スレーブがスレーブのプライベートメモリ１１０の最終目的地にさらにコピーするコード及びデータで満たす。・・・中間記憶領域へ転送されるコード及び／又はデータのブロックは，ブロックの長さと，それがロードされるスレーブメモリの場所，すなわち，目的地アドレスとを示すヘッダを含む。」との記載からみて，「外部ＲＡＭ１１０」のことである。
　してみれば，引用例１には，「内部ＲＡＭ１０８の中間記憶領域へ転送されるコードのブロックは，ブロックの長さと，それがロードされる外部ＲＡＭ１１０の場所，すなわち，目的地アドレスとを示すヘッダと，データとを含む」ことが記載されているものと認められる。
（ｄ）上記（ウ）の「ホストは，メモリ１０８の中間記憶領域を，スレーブがスレーブのプライベートメモリ１１０の最終目的地にさらにコピーするコード及びデータで満たす。」との記載，「中間記憶領域へ転送されるコード及び／又はデータのブロックは，ブロックの長さと，それがロードされるスレーブメモリの場所，すなわち，目的地アドレスとを示すヘッダを含む。」との記載，「もしロードされるブロックがこの領域より小さいなら，いくつかの（より小さい）ブロックの転送が同時にされるべきであることを意味する。これはまた，もしブロックが中間記憶領域の残っている部分よりもより大きいなら，ブロックを分割して，１部分が中間記憶領域に転送され，残りの部分が次のブロックで転送されるようにすべきであることを意味する。・・・この分割と連結のすべては，コンピュータ科学者によく知られている方法でＯＳフレンドリなｂｏｏｔｌｏａｄｅｒのホスト部分で実行される。」との記載，「当業者は，転送ブロックへの情報のこの分割と連結の利益を理解するだろう。メモリ間の情報の実際の転送を行なうために，いくつかの種類の通信メカニズムが必要とされるが，どのメカニズムを使ったとしても，典型的には，より少数の大きな転送がより多数の小さな転送より望ましい。」との記載，「ブロック分割と連結効果の利益の良い例は，通信メカニズムとしてのＤＭＡである。」との記載，「したがって，中間記憶領域のサイズを最大のＤＭＡブロックサイズに設定することが有利であると現在は考えられている。」との記載からみて，引用例１には，「コード及びデータのブロックは，メモリ１０８の中間記憶領域の大きさに合わせて分割又は連結がなされて中間記憶領域に転送される」こと，「中間記憶領域からスレーブのプライベートメモリ１１０へコピーするための通信メカニズムとしてＤＭＡを使用する」ことが記載されていると認められる。
　ここで，上記記載における「コード及びデータ」，「メモリ１０８」，及び「スレーブのプライベートメモリ１１０」については，既に検討したように，それぞれ「コード」，「内部ＲＡＭ１０８」，及び「外部ＲＡＭ１１０」であるといえるから，結局，引用例１には，「コードのブロックは，内部ＲＡＭ１０８の中間記憶領域の大きさに合わせて分割又は連結がなされて内部ＲＡＭ１０８の中間記憶領域に転送され，内部ＲＡＭ１０８の中間記憶領域から外部ＲＡＭ１１０へコピーするための通信メカニズムとしてＤＭＡを使用する」ことが記載されていると認められる。
（ｅ）上記（ウ）の「ロードされる情報（コード及びデータ）は，中間記憶領域及びメモリにおいて，多くの方法でアレンジされ得る。情報はしばしば，異なったアドレスにロードされるような情報の連続したブロックとしてアレンジされる」との記載からみて，引用例１には，「ロードされる情報（コード及びデータ）は，中間記憶領域において，しばしば，異なったアドレスにロードされるような情報の連続したブロックとしてアレンジされる」ことが記載されているものと認められる。
　ここで，上記記載における「ロードされる情報（コード及びデータ）」は，少なくとも「コード」を含むものであり，「中間記憶領域」は，既に検討したように，「内部ＲＡＭ１０８の中間記憶領域」のことであるから，引用例１には，「ロードされるコードは，内部ＲＡＭ１０８の中間記憶領域において，しばしば，異なったアドレスにロードされるような情報の連続したブロックとしてアレンジされる」ことが記載されているものと認められる。
（ｆ）上記（ｂ）の検討から，引用例１には，マルチプロセッサシステムが動作する「方法」が記載されているものと認められる。
　以上の検討から，引用例１には，次のとおりの発明（以下，「引用発明」という。）が記載されていると認められる。
「ホストプロセッサ１０２には，不揮発性メモリ１０６が接続されており，クライアントプロセッサ１０４には，内部ＲＡＭ１０８と外部ＲＡＭ１１０が接続されており，ホストプロセッサ１０２は，クライアントプロセッサ１０４の内部ＲＡＭ１０８にアクセスすることはできるが，クライアントプロセッサ１０４の外部ＲＡＭ１１０にはアクセスできないように構成されたマルチプロセッサシステムにおいて，
　不揮発性メモリ１０６から内部ＲＡＭ１０８にコードがロードされ，内部ＲＡＭ１０８から外部ＲＡＭ１１０にコードがロードされるようにするために，ホストｂｏｏｔｌｏａｄｅｒの第２ステージは，外部ＲＡＭ１１０にロードされるコードで内部ＲＡＭ１０８の中間記憶領域を満たし，ホストは，次に，内部ＲＡＭ１０８の中間記憶領域にロードされたことを示すメッセージをクライアントプロセッサ１０４へ送信し，クライアントプロセッサ１０４は，外部ＲＡＭ１１０の適切な場所に内部ＲＡＭ１０８の中間記憶領域の内容をコピーし，これによってその実際のローディングを実行し，
　内部ＲＡＭ１０８の中間記憶領域へ転送されるコードのブロックは，ブロックの長さと，それがロードされる外部ＲＡＭ１１０の場所，すなわち，目的地アドレスとを示すヘッダと，データとを含み，
　コードのブロックは，内部ＲＡＭ１０８の中間記憶領域の大きさに合わせて分割又は連結がなされて内部ＲＡＭ１０８の中間記憶領域に転送され，内部ＲＡＭ１０８の中間記憶領域から外部ＲＡＭ１１０へコピーするための通信メカニズムとしてＤＭＡを使用し，
　ロードされるコードは，内部ＲＡＭ１０８の中間記憶領域において，しばしば，異なったアドレスにロードされるような情報の連続したブロックとしてアレンジされる，
　方法。」
（２）引用例２
　当審で通知した平成２７年６月２６日付けの拒絶理由通知において引用した特開２００３−３４５４８０号公報（以下，「引用例２」という。）には，図面とともに，次の事項が記載されている。（下線は当審において付加したものである。）
（エ）「【請求項１】  
プリント基板上に実装された半導体チップ間の複数ビットをバスで接続するバス接続方式
前記プリント基板上のバス接続をストレートのパターン配線とし，
前記半導体チップ内にバス接続の並び替え部を設け，
前記並び替え部におけるバスの並びを正接続又は逆接続とするための前記半導体チップの外部設定部を設けることを特徴とするバス接続方式。」
（３）引用例３
　当審で通知した平成２７年６月２６日付けの拒絶理由通知において引用した特開平１０−１１４０４号公報（以下，「引用例３」という。）には，図面とともに，次の事項が記載されている。（下線は当審において付加したものである。）
（オ）「【００３３】
一方，プロセッサチップ４．１上のプロセッサエレメント１．１から送信された信号は，プロセッサチップ間のプロセッサ間通信バス２．１．１を通じて，隣接するプロセッサチップ４．２上のプロセッサエレメント１．２によって受信される。以下同様にして，最終端のプロセッサチップ４．４上のプロセッサエレメント１．８から送信された信号はプロセッサ間通信バス２．４を通じて同じプロセッサチップ４．４上の他方のプロセッサグループ内のプロセッサエレメント１．９により受信される。プロセッサチップ４．１上のプロセッサエレメント１．１６から送信された信号はプロセッサ間通信バス２．８を通じて同じプロセッサチップ４．１上のプロセッサエレメント１．１によって受信される。以上の過程により，プロセッサエレメント１．１〜１．１６全てが互いにデータ交換を行なうことが可能である。
（４）引用例４
　当審で通知した平成２７年６月２６日付けの拒絶理由通知において引用した特開平１−２９２５５９号公報（以下，「引用例４」という。）には，図面とともに，次の事項が記載されている。（下線は当審において付加したものである。）
（カ）「次に，第６図に従って，このように構成される本発明のデータ転送方式の処理内容について説明する。
　
送信側プロセッサ１０ａは，まず，送信データ長を含むヘッダ情報を送信し，送信終了後に直ちにＷＡＩＴ状態に移行する。このヘッダ情報を入力バッファ４１で受信すると，各受信側プロセッサ１０ｂでは，入カバッファ４１からのデータ受信割込み処理を受けて，受信バッファ獲得のための受信タスクが起動されることになる。この受信タスクでは，ヘッダ情報をリードし，送信されてくることになるデータ分を格納できる受信バッファを獲得するよう処理する。
受信バッファの獲得に成功すると，ＨＡＣＫθレジスタ４３に“１”をセットし，ヘッダの受信処理を終了する。
　
全受信側プロセッサ１０ｂのＨＡＣＫθレジスタ４３に“１”がセットされることでＨＡＣＫＩレジスタ３３に“１”がセットされると，送信側プロセッサ１０ａでは，このＨＡＣＫＩレジスタ３３からの割込みによって実行が再開されて，データ送信の処理に入ることになる。このデータ送信の開始を入カバッファ４１で受信すると，各受信側プロセッサ１０ｂでは，入力バッファ４１からのデータ受信割込み処理を受けて，データ受信のための受信タスクが起動されることになる。このとき，先に実行されたヘッダの受信処理で，既に受信バッファが獲得されているので，この受信タスクでは，直ちに，この獲得されている受信バッファに送信されてきたデータを入力するよう処理する。そして，全送信データの入力後に，ＤＡＣＫθレジスタ４２に“１”をセットして，データの受信処理を終了する。
　最後に，送信側プロセッサ１０ａは，全受信側プロセッサ１０ｂのＤＡＣＫθレジスタ４２に“１”がセットされることで，ＤＡＣＫＩレジスタ３２に“１”がセットされたことを確認すると，データの送信処理を終了することになる。
　このように，
本発明では，受信側プロセンサ１０ｂの実行する受信タスクは，ヘッダの受信処理とデータの受信処理という２段階の構成をとることになる。
４．対比
　本願発明と引用発明とを対比する。
（ａ）
（ａ−１）引用発明の「ホストプロセッサ１０２」は，当該「ホストプロセッサ１０２」に接続された不揮発性メモリ１０６からクライアントプロセッサ１０４に接続された外部ＲＡＭ１１０にコードをロードするものであるから，引用発明の「ホストプロセッサ１０２」が本願発明の「1次プロセッサ」に相当し，また，引用発明の「不揮発性メモリ１０６」，「クライアントプロセッサ１０４」が本願発明の「1次プロセッサに結合されたメモリ」，「2次プロセッサ」にそれぞれ相当する。
（ａ−２）引用発明の「コード」は，クライアントプロセッサ１０４の外部ＲＡＭ１１０にロードされ，「クライアントプロセッサ１０４（2次プロセッサ）」で“実行可能”なものであるから，本願発明の「2次プロセッサのための実行可能ソフトウェアイメージ」に対応するものである。
　そして，引用発明の「コード」は，「コードのブロック」の形で転送されるものであり，この「コードのブロック」は「ヘッダと，データとを含」むものであるところ，この「ヘッダ」と「データ」が，本願発明の「イメージヘッダ」と「データセグメント」にそれぞれ相当するから，引用発明の「ヘッダと，データとを含」む「コードのブロック」が，本願発明の「イメージヘッダおよび少なくとも1つのデータセグメントを備え」る「2次プロセッサのための実行可能ソフトウェアイメージ」に相当する。
　また，引用発明において，「コード」は，不揮発性メモリ１０６から内部ＲＡＭ１０８にロードされるものであるから，引用発明の「コードのブロック」は「不揮発性メモリ１０６（1次プロセッサに結合されたメモリ）」に“記憶されている”ものと認められる。
　そうすると，引用発明の「コードのブロック」が本願発明の「1次プロセッサに結合されたメモリに記憶されている2次プロセッサのための実行可能ソフトウェアイメージ」に相当する。
　また，本願発明と引用発明とは，「実行可能ソフトウェアイメージは，イメージヘッダおよび少なくとも1つのデータセグメントを備え」る点で共通している。
（ａ−３）引用発明において，ホストプロセッサ１０２は，クライアントプロセッサ１０４の内部ＲＡＭ１０８にアクセスすることができるものであるから，ホストプロセッサ１０２とクライアントプロセッサ１０４との間に何らかの“通信接続手段”があることは自明のことである。
（ａ−４）引用発明では，「不揮発性メモリ１０６から内部ＲＡＭ１０８にコードがロードされ」るものであるところ，この「ロード」処理は，内部ＲＡＭ１０８に接続される「クライアントプロセッサ１０４」が，不揮発性メモリ１０６に接続される「ホストプロセッサ１０２」から，コードを“受信する”処理であるといえるから，引用発明は，「クライアントプロセッサ１０４（2次プロセッサ）」“において”，「ホストプロセッサ１０２（1次プロセッサ）」“から”コードを“受信する”ものであるということができる。
　そして，このコードの“受信”は，「コードのブロック」の形で行われるものであるから，少なくとも「コードのブロック」に含まれる「ヘッダ（イメージヘッダ）」を“受信”しているということができる。
　また，この“受信”が上記した“通信接続手段”を“介して”行われることは自明のことである。
（ａ−５）上記（ａ−１）〜（ａ−４）の検討から，本願発明と引用発明とは，後記する点で相違するものの，「2次プロセッサにおいて，通信接続手段を介して1次プロセッサから，前記1次プロセッサに結合されたメモリに記憶されている前記2次プロセッサのための実行可能ソフトウェアイメージのイメージヘッダを受信するステップであって，前記実行可能ソフトウェアイメージは，前記イメージヘッダおよび少なくとも1つのデータセグメントを備える，ステップ」を含む点で共通している。
（ｂ）
（ｂ−１）引用発明の「外部ＲＡＭ１１０」は，「クライアントプロセッサ１０４」に「接続」された“メモリ”であり，また，「コード」を「内部ＲＡＭ１０８からロード」して実行させるための“メモリ”であるから，引用発明の「外部ＲＡＭ１１０」が本願発明の「2次プロセッサが結合されたシステムメモリ」に相当する。
　そして，引用発明の「コードのブロック」は，「それがロードされる外部ＲＡＭ１１０の場所，すなわち，目的地アドレスを示すヘッダ」を含んでいるところ，引用発明の「それがロードされる外部ＲＡＭ１１０の場所，すなわち，目的地アドレス」は，「コード」が「ロードされる」「外部ＲＡＭ１１０（システムメモリ）」の“中の”“少なくとも１つのロケーション”であるということができる。
　してみれば，引用発明の「それがロードされる外部ＲＡＭ１１０の場所，すなわち，目的地アドレス」が，本願発明の「2次プロセッサが結合されたシステムメモリの中の少なくとも1つのロケーション」に相当する。
（ｂ−２）引用発明の「コードのブロック」に含まれる「コード」の「データ」が本願発明の「各データセグメント」に相当し，引用発明の「外部ＲＡＭ１１０にコード」を「ロード」することは，「外部ＲＡＭ１１０にコード」を“記憶する”ことであるといえるから，引用発明の「外部ＲＡＭ１１０にコード」を「ロード」することが，本願発明の「各データセグメントを記憶する」ことに相当する。
　そして，上記（ｂ−１）で検討したように，引用発明の「それがロードされる外部ＲＡＭ１１０の場所，すなわち，目的地アドレス」は，「コード」が「ロードされる」“ロケーション”であるといえるから，引用発明の「それがロードされる外部ＲＡＭ１１０の場所，すなわち，目的地アドレス」が本願発明の「各データセグメントを記憶する・・・ロケーション」に相当する。
（ｂ−３）上記（ｂ−１）及び（ｂ−２）の検討から，引用発明の「それがロードされる外部ＲＡＭ１１０の場所，すなわち，目的地アドレス」が本願発明の「各データセグメントを記憶する，2次プロセッサが結合されたシステムメモリの中の少なくとも1つのロケーション」に相当する。
（ｂ−４）引用発明において，「クライアントプロセッサ１０４は，外部ＲＡＭ１１０の適切な場所に内部ＲＡＭ１０８の中間記憶領域の内容をコピーし，これによってその実際のローディングを実行し」ており，このとき，「外部ＲＡＭ１１０（システムメモリ）の適切な場所（少なくとも1つのロケーション）」を“特定するために”，「クライアントプロセッサ１０４（2次プロセッサ）」が，「ヘッダ（イメージヘッダ）」を“処理”していることは明らかである。
（ｂ−５）上記（ｂ−１）〜（ｂ−４）の検討から，本願発明と引用発明とは，「各データセグメントを記憶する，2次プロセッサが結合されたシステムメモリの中の少なくとも1つのロケーションを特定するために，イメージヘッダを前記2次プロセッサによって処理するステップ」を含む点で共通している。
（ｃ）引用発明は，「不揮発性メモリ１０６から内部ＲＡＭ１０８にコードがロードされ」るものである。
　ここで，引用発明の「不揮発性メモリ１０６から内部ＲＡＭ１０８にコード」を「ロード」することは，内部ＲＡＭ１０８に接続される「クライアントプロセッサ１０４」が，不揮発性メモリ１０６に接続される「ホストプロセッサ１０２」から，コードを“受信する”ことであるといえるから，引用発明は，クライアントプロセッサ１０４“において”，ホストプロセッサ１０２“から”コードを“受信する”ものであるということができる。
　そして，このコードの“受信”は，「コードのブロック」の形で行われるものであるから，少なくとも「コードのブロック」に含まれる「データ（データセグメント）」を“受信”するものである。
　また，この“受信”が上記した“通信接続手段”を“介して”行われることは自明のことである。
　してみれば，本願発明と引用発明とは，後記する点で相違するものの，「2次プロセッサにおいて，通信接続手段を介して1次プロセッサから，各データセグメントを受信するステップ」を含む点で共通している。
（ｄ）
（ｄ−１）引用発明では，「不揮発性メモリ１０６から内部ＲＡＭ１０８にコードがロードされ，内部ＲＡＭ１０８から外部ＲＡＭ１１０にコードがロードされるように」なっていることから，上記（ｃ）で検討したことを踏まえれば，引用発明では，「ホストプロセッサ１０２（1次プロセッサ）」“から”コードが“受信され”，この“受信された”コードが，「ロード」されるものであるといえる。
（ｄ−２）上記（ｂ）の検討から，引用発明の「外部ＲＡＭ１１０の適切な場所」が本願発明の「システムメモリの中の特定された少なくとも1つのロケーション」に相当し，また，引用発明の「外部ＲＡＭ１１０の適切な場所に内部ＲＡＭ１０８の中間記憶領域の内容をコピー」することが，本願発明の「システムメモリの中の特定された少なくとも1つのロケーションに各データセグメントをロードする」ことに相当する。
（ｄ−３）引用発明において「ロードされるコード」は，「内部ＲＡＭ１０８の中間記憶領域において，しばしば，異なったアドレスにロードされるような情報の連続したブロックとしてアレンジされ」ることから，この場合，内部ＲＡＭ１０８の中間記憶領域に記憶された「コード」は，外部ＲＡＭ１１０の「異なったアドレス」に“分散ロード”されるものであるということができる。
（ｄ−４）上記（ｄ−１）〜（ｄ−３）の検討から，本願発明と引用発明とは，「1次プロセッサからシステムメモリの中の特定された少なくとも1つのロケーションに各データセグメントを分散ロードするステップ」を含む点で共通している。
（ｄ−５）引用発明において，「コードのブロックは，内部ＲＡＭ１０８の中間記憶領域の大きさに合わせて分割又は連結がなされて内部ＲＡＭ１０８の中間記憶領域に転送され，内部ＲＡＭ１０８の中間記憶領域から外部ＲＡＭ１１０へコピーするための通信メカニズムとしてＤＭＡを使用」するものである。
　ここで，ＤＭＡが，中間記憶領域のデータを外部ＲＡＭ１１０の所定の目的地アドレスに，「直接ロードする」ことができるものであることは，技術常識である。
（ｄ−６）上記（ｄ−４），（ｄ−５）から，本願発明と引用発明とは，後記する点で相違するものの，「1次プロセッサからシステムメモリの中の特定された少なくとも1つのロケーションに各データセグメントを直接分散ロードするステップ」を含む点で共通している。
（ｅ）上記（ｂ）及び（ｄ）の検討から，引用発明の「コード（各データセグメント）」が，“処理されたヘッダ”に“少なくとも一部基づいて”“分散ロードされる”ものであることは自明のことである。
　してみれば，本願発明と引用発明とは，「各データセグメントは，処理されたイメージヘッダに少なくとも一部基づいて分散ロードされる」ものである点で共通している。
　そうすると，本願発明と引用発明とは，
　
「2次プロセッサにおいて，通信接続手段を介して1次プロセッサから，前記1次プロセッサに結合されたメモリに記憶されている前記2次プロセッサのための実行可能ソフトウェアイメージのイメージヘッダを受信するステップであって，前記実行可能ソフトウェアイメージは，前記イメージヘッダおよび少なくとも1つのデータセグメントを備える，ステップと，
　各データセグメントを記憶する，前記2次プロセッサが結合されたシステムメモリの中の少なくとも1つのロケーションを特定するために，前記イメージヘッダを前記2次プロセッサによって処理するステップと，
　前記2次プロセッサにおいて，通信接続手段を介して前記1次プロセッサから，各データセグメントを受信するステップと，
　前記1次プロセッサから前記システムメモリの中の前記特定された少なくとも1つのロケーションに各データセグメントを直接分散ロードするステップと
を含み，各データセグメントは，処理されたイメージヘッダに少なくとも一部基づいて分散ロードされる，方法。」
　
　の点で一致し，次の点で相違する。
　
［相違点１］
　2次プロセッサにおいて，1次プロセッサからイメージヘッダやデータセグメントを受信する際に，本願発明では，「チップ間通信バス」を介しているのに対して，引用発明では，「チップ間通信バス」を介することは特定されていない点。
　
［相違点２］
　本願発明では，「2次プロセッサは，最初に1次プロセッサに対してイメージヘッダを要求し，その後少なくとも1つのデータセグメントを要求し，前記イメージヘッダおよび各データセグメントは別々に受信される」のに対して，引用発明はそのようになっているかどうか明らかでない点。
［相違点３］
　前記1次プロセッサから前記システムメモリの中の前記特定された少なくとも1つのロケーションに各データセグメントを直接分散ロードするステップが，本願発明では，「2次プロセッサによって」実行されているのに対して，引用発明では，これに対応するＤＭＡ処理の主体が明らかでない点。
５．当審の判断
　上記相違点について検討する。
　
［相違点１］について
　上記（ア）の「図１の中の破線は，ホスト装置とスレーブ装置，この例ではＡＲＭとＤＳＰ，及び不揮発性メモリ１０６との間のハードウェア境界を示す。」との記載，「最も商業的に利用可能なＤＳＰ装置は，オンチップメモリを含み」との記載からみて，引用例１のホストプロセッサやクライアントプロセッサは「チップ」で構成されることが想定されているものと認められる。
　そして，これらのホストプロセッサやクライアントプロセッサなどの「チップ間」を「バス」で接続することは，例えば引用例２（上記（エ）を参照）や引用例３（上記（オ）を参照）に記載されているように周知技術であるから，引用発明に当該周知技術を適用して，相違点１に係る構成とすることは，当業者が容易に想到し得たことである。
［相違点２］について
　引用例４には，「プロセッサ間でデータ通信を行う際に，まず，ヘッダ部分を送信し，受信側では，このヘッダ部分の内容を解析して必要な処理を実行し，処理が終了したことを送信側に通知すると，送信側プロセッサがデータ部分の送信処理を開始するという手順」（以下，「引用例４記載事項」という。）が記載されている。
　ここで，この手順において，最初に受信側からヘッダ部分を要求する手順を加えることは，当業者であれば適宜採用しうる設計的事項である。
　そして，引用発明と引用例４記載事項とは，共に，プロセッサ間でデータ通信を行う技術分野に関するものである点で共通していることから，引用発明に引用例４記載事項の手順を適用して，まず，受信側が送信側に対してヘッダ部分を要求し，要求に応じて送信側がヘッダ部分を送信すると受信側がヘッダ部分の内容を解析し，その後，データ部分の送信を要求するように構成すること，すなわち，相違点２に係る構成とすることは当業者が容易に想到し得たことである。
［相違点３］について
　引用発明では，ＤＭＡ処理の主体が明らかではないものの，通常，ＤＭＡ処理は，「ＤＭＡコントローラ」によってコントロールされることが技術常識である。
　そして，引用発明では，ＤＭＡ処理が，クライアントプロセッサ１０４に接続される内部ＲＡＭ１０８と外部ＲＡＭ１１０との間で行われているところ，当該ＤＭＡ処理をコントロールする「ＤＭＡコントローラ」が，「クライアントプロセッサ１０４」の制御“によって”動作することは自明のことである。
　してみれば，引用発明のＤＭＡ処理を，クライアントプロセッサ１０４が制御するＤＭＡコントローラによって実行するように構成すること，すなわち，「クライアントプロセッサ１０４（2次プロセッサ）」“によって”各データセグメントを直接分散ロードするように構成することは当業者が容易に想到し得たことである。
　そして，本願発明の作用効果も，引用発明，引用例４記載事項及び周知技術から当業者が予測できる範囲のものである。
　
　したがって，本願発明は，引用発明，引用例４記載事項及び周知技術に基づいて，当業者が容易に発明をすることができたものである。
６．むすび 
　以上のとおり，本願発明は，引用発明，引用例４記載事項及び周知技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　したがって，本願は他の請求項について検討するまでもなく拒絶されるべきものである。
　よって，結論のとおり審決する。