【手続補正書】
【提出日】令和2年10月2日(2020.10.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
基板と、
前記基板上の構造化された中間層であって、画定された縁部を有する、構造化された中間層と、
前記構造化された中間層上の構造化されたメタライゼーションであって、画定された縁部を有する、構造化されたメタライゼーションと、を含み、
前記構造化された中間層の各画定された縁部は、前記構造化されたメタライゼーションの前記画定された縁部のうちの１つのすぐ近くに隣接し、前記半導体デバイスの平面視において、前記構造化されたメタライゼーションの前記すぐ近くに隣接する画定された縁部と同じ方向に延び、
前記構造化されたメタライゼーションの各画定された縁部が、前記構造化された中間層の前記隣接する画定された縁部に達する前に終端するように、前記構造化された中間層の各画定された縁部は、前記構造化されたメタライゼーションの前記隣接する画定された縁部を少なくとも０．５ミクロンだけ越えて延在し、
前記構造化された中間層は室温で圧縮残留応力を有し、前記構造化されたメタライゼーションは、前記構造化された中間層の前記圧縮残留応力によって少なくとも部分的に打ち消される引張応力を室温で生成する、半導体デバイス。
【請求項２】
前記基板はレベル間誘電体である、請求項１に記載の半導体デバイス。
【請求項３】
前記基板は半導体基板である、請求項１に記載の半導体デバイス。
【請求項４】
前記半導体基板はＳｉ、ＧａＮ−ｏｎ−Ｓｉ、ＧａＮ−ｏｎ−ＳｉＣ、ＧａＮ−ｏｎ−サファイア、及びＳｉＣのうちの１つを含む、請求項３に記載の半導体デバイス。
【請求項５】
前記構造化された中間層の各画定された縁部は、前記構造化されたメタライゼーションの前記隣接する画定された縁部を少なくとも１ミクロンだけ越えて延在する、請求項１に記載の半導体デバイス。
【請求項６】
前記構造化された中間層及び前記構造化されたメタライゼーションは、前記基板の前面に適用され、前記構造化された中間層の各画定された縁部は、前記構造化されたメタライゼーションの前記隣接する画定された縁部を、０．５ミクロン超で且つ３０ミクロン未満だけ越えて延在する、請求項１に記載の半導体デバイス。
【請求項７】
前記基板は、前記構造化された中間層が上に形成される非平面状の表面を有し、前記構造化された中間層の各画定された縁部は、前記構造化されたメタライゼーションの前記隣接する画定された縁部を、少なくとも２ミクロンで且つ３０ミクロン未満だけ越えて延在する、請求項１に記載の半導体デバイス。
【請求項８】
前記構造化された中間層の各画定された縁部は、前記構造化されたメタライゼーションの前記隣接する画定された縁部を少なくとも４ミクロンで且つ１５ミクロン未満だけ越えて延在する、請求項７に記載の半導体デバイス。
【請求項９】
前記基板は、前記構造化された中間層が上に形成される非平面状の表面を有し、前記構造化されたメタライゼーションの前記画定された縁部のうちの幾つかは、前記非平面状の表面の盛り上がった特徴部の間で終端し、前記非平面状の表面の盛り上がった特徴部の間で終端する前記構造化されたメタライゼーションの画定された縁部に隣接する前記構造化された中間層の各画定された縁部は、前記構造化されたメタライゼーションのその隣接する画定された縁部を少なくとも３ミクロンだけ越えて延在する、請求項１に記載の半導体デバイス。
【請求項１０】
前記基板の前記非平面状の表面の盛り上がった特徴部の間で終端する前記構造化されたメタライゼーションの画定された縁部に隣接する、前記構造化された中間層の各画定された縁部は、前記構造化されたメタライゼーションのその隣接する画定された縁部を、少なくとも４ミクロンだけ越えて延在する、請求項９に記載の半導体デバイス。
【請求項１１】
前記基板は、前記構造化された中間層が上に形成される非平面状の表面を有し、前記構造化されたメタライゼーションの前記画定された縁部のうちの幾つかは、前記非平面状の表面の盛り上がった特徴部の上で終端し、前記非平面状の表面の盛り上がった特徴部の上で終端する前記構造化されたメタライゼーションの画定された縁部に隣接する前記構造化された中間層の各画定された縁部は、前記構造化されたメタライゼーションのその隣接する画定された縁部を少なくとも３ミクロンだけ越えて延在する、請求項１に記載の半導体デバイス。
【請求項１２】
前記基板の前記非平面状の表面の盛り上がった特徴部の上で終端する前記構造化されたメタライゼーションの画定された縁部に隣接する前記構造化された中間層の各画定された縁部は、前記構造化されたメタライゼーションのその隣接する画定された縁部を少なくとも４ミクロンだけ越えて延在する、請求項１１に記載の半導体デバイス。
【請求項１３】
前記基板は、前記構造化された中間層が上に形成される非平面状の表面を有し、前記構造化されたメタライゼーションの前記画定された縁部のうちの幾つかは、前記非平面状の表面の盛り上がった特徴部の上で終端し、前記非平面状の表面の盛り上がった特徴部の上で終端する前記構造化されたメタライゼーションの画定された縁部に隣接する前記構造化された中間層の各画定された縁部は、前記非平面状の表面のその盛り上がった特徴部を越えて延在する、請求項１に記載の半導体デバイス。
【請求項１４】
前記基板は、前記構造化された中間層が上に形成される平面状の表面を有し、前記構造化された中間層の各画定された縁部は、前記構造化されたメタライゼーションの前記隣接する画定された縁部を、少なくとも０．５ミクロンで且つ１０ミクロン未満だけ越えて延在する、請求項１に記載の半導体デバイス。
【請求項１５】
前記構造化されたメタライゼーションは複数の金属層を含む、請求項１に記載の半導体デバイス。
【請求項１６】
前記構造化されたメタライゼーションはＣｕを含み、前記構造化された中間層はＴｉＷ及びＷのうちの少なくとも１つを含む、請求項１に記載の半導体デバイス。
【請求項１７】
前記構造化されたメタライゼーションはＡｌを含み、前記構造化された中間層はＴｉＮ及びＷのうちの少なくとも１つを含む、請求項１に記載の半導体デバイス。
【請求項１８】
前記構造化されたメタライゼーションはＡｕを含む、請求項１に記載の半導体デバイス。
【請求項１９】
前記構造化された中間層は複数の層を含み、前記層のうちの少なくとも１つは室温で圧縮残留応力を有し、前記層のうちの少なくとも１つは室温で引張残留応力を有し、前記構造化された中間層は室温で全体として圧縮残留応力を有する、請求項１に記載の半導体デバイス。
【請求項２０】
前記構造化された中間層及び前記構造化されたメタライゼーションは、前記基板の背面に適用され、前記構造化された中間層の各画定された縁部は、前記構造化されたメタライゼーションの前記隣接する画定された縁部を、２ミクロン〜１００ミクロンの間だけ、又は前記構造化されたメタライゼーションの前記画定された縁部に垂直な方向の前記構造化されたメタライゼーションの横方向寸法の最大１０％までだけ越えて延在する、請求項１に記載の半導体デバイス。
【請求項２１】
半導体デバイスを製造する方法であって、
基板上に構造化された中間層を形成するステップであって、前記構造化された中間層は画定された縁部を有する、ステップと、
前記構造化された中間層上に構造化されたメタライゼーションを形成するステップであって、前記構造化されたメタライゼーションは画定された縁部を有する、ステップと、を含み、
前記構造化された中間層は、前記構造化された中間層の各画定された縁部が、前記構造化されたメタライゼーションの前記画定された縁部のうちの１つのすぐ近くに隣接し、前記半導体デバイスの平面視において、前記構造化されたメタライゼーションの前記すぐ近くに隣接する画定された縁部と同じ方向に延びるように、形成され、
前記構造化された中間層は、前記構造化された中間層の各画定された縁部が、前記構造化されたメタライゼーションの前記隣接する画定された縁部を少なくとも０．５ミクロンだけ越えて延在し、前記構造化されたメタライゼーションの各画定された縁部が、前記構造化された中間層の前記隣接する画定された縁部に達する前に終端するように、形成され、
前記構造化された中間層は、室温で圧縮残留応力を有し、
前記構造化されたメタライゼーションは、前記構造化された中間層の前記圧縮残留応力によって少なくとも部分的に打ち消される引張応力を室温で生成する、方法。
【請求項２２】
前記構造化された中間層を形成するステップ、及び前記構造化されたメタライゼーションを形成するステップは、
前記基板上に中間層材料系を堆積させるステップであって、前記中間層材料系は、室温で全体として圧縮残留応力を有するステップと、
前記中間層材料系上に金属を堆積させパターン形成するステップと、
前記堆積され構造化された金属をマスクとして使用して、前記堆積され構造化された金属によって保護されていない前記中間層材料系の部分を除去するステップと、
前記中間層材料系の各画定された縁部が、前記堆積され構造化された金属の前記隣接する画定された縁部を少なくとも０．５ミクロンだけ越えて延在するように、前記堆積され構造化された金属を、前記中間層材料系に対して選択的に横方向にエッチングするステップと、を含む、請求項２１に記載の方法。
【請求項２３】
前記構造化された中間層を形成するステップは、
前記基板上に中間層材料系を堆積させるステップであって、前記中間層材料系は、室温で全体として圧縮残留応力を有するステップと、
前記構造化されたメタライゼーションの任意の金属を堆積させる前に、前記中間層材料系をパターン形成して、前記構造化された中間層を形成するステップと、を含む、請求項２１に記載の方法。
【請求項２４】
前記構造化されたメタライゼーションを形成するステップは、
前記構造化された中間層上にマスクを形成するステップであって、前記マスクは、前記構造化された中間層の外周部の周りの少なくとも０．５ミクロンの周縁部を覆い、前記周縁部から内方の前記構造化された中間層を露出させる開口部を有する、ステップと、
前記マスクの前記開口部内に金属を堆積させて前記構造化されたメタライゼーションを形成するステップであって、前記マスクは、前記金属が前記構造化された中間層の前記周縁部上に堆積するのを防止する、ステップと、を含む、請求項２３に記載の方法。
【請求項２５】
前記構造化された中間層を形成するステップ、及び前記構造化されたメタライゼーションを形成するステップは、
前記基板上に第１の中間層材料を堆積させ、前記第１の中間層材料上に第２の中間層材料を堆積させるステップであって、前記第１及び前記第２の中間層材料は、室温で全体として圧縮残留応力を有する二層中間層を形成する、ステップと、
前記構造化されたメタライゼーションの任意の金属を堆積させる前に、前記第２の中間層材料の露出した部分を、前記第１の中間層材料に対して選択的にエッチングするステップと、
前記エッチングされた第２の中間層材料上にマスクを形成するステップであって、前記マスクは、前記エッチングされた第２の中間層材料の外周部の周りの少なくとも０．５ミクロンの周縁部を覆い、前記周縁部から内方の前記エッチングされた第２の中間層材料を露出させる開口部を有する、ステップと、
前記マスクの前記開口部内に金属を堆積させて前記構造化されたメタライゼーションを形成するステップであって、前記マスクは、前記金属が前記エッチングされた第２の中間層材料の前記周縁部上に堆積するのを防止する、ステップと、
前記金属を堆積させた後に、前記第１の中間層材料の露出した部分を、前記第２の中間層材料に対して選択的にエッチングして、前記構造化された中間層を形成するステップと、を含む、請求項２１に記載の方法。
【請求項２６】
前記構造化された中間層を形成するステップは、
前記基板上に中間層材料系を堆積させるステップであって、前記中間層材料系は、室温で全体として圧縮残留応力を有するステップと、
前記中間層材料系上に前記構造化されたメタライゼーションを形成するステップと、
前記構造化されたメタライゼーションをマスクで覆うステップであって、前記マスクは、前記構造化されたメタライゼーションの外周部を少なくとも０．５ミクロンだけ越えて前記中間層材料系上に延在するように、前記マスクは前記構造化されたメタライゼーションよりも広くなっている、ステップと、
前記マスクによって保護されていない前記中間層材料系の部分を除去するステップと、を含む、請求項２１に記載の方法。
【請求項２７】
前記構造化されたメタライゼーションは、前記構造化された中間層上に直接的に配置される、請求項１に記載の半導体デバイス。
【請求項２８】
前記構造化された中間層は、前記構造化された中間層上に直接的に形成される、請求項２１に記載の方法。