【手続補正書】
【提出日】令和2年9月9日(2020.9.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
低密度パリティチェック(LDPC)復号を実行するための方法であって、
LDPC符号化を使用して符号化されたビットに対応する対数尤度比(LLR)を受信するステップと、
パリティチェック行列(PCM)の列に対応する前記符号化されたビットの各々に関する前記LLRを更新するステップであって、ビットLLRが、前記符号化されたビットの各々の値の確率を示す、更新するステップと、
前記符号化されたビットの各々に関して、前記PCMの行内の各LLRを処理することによって、前記行に関する事後LLRを決定するステップであって、前記符号化されたビットの第1のセットに関して、前記事後LLRを決定するステップが、第1の数の旧式のLLRを使用するステップを含み、前記符号化されたビットの第2のセットに関して、前記事後LLRを決定するステップが、第2の数の更新されたLLRを使用するステップを含み、前記符号化されたビットの前記第1のセットおよび前記符号化されたビットの前記第2のセットが、前記符号化されたビットのすべてを含む、決定するステップと、
前記符号化されたビットを復号するために前記LLRを利用するステップと
を含む、方法。
【請求項２】
前記LLRを更新するステップが、対応する事後LLRに基づく、請求項1に記載の方法。
【請求項３】
前記対応する事後LLRに基づいて前記LLRを更新するステップが、対応する旧式の事後LLRと対応する更新された事後LLRとの間の差異に基づいて前記LLRを更新するステップを含む、請求項2に記載の方法。
【請求項４】
前記符号化されたビットの第3のセットに対応する更新されたLLRの第1のセットを第1のメモリバンク内に記憶するステップと、前記符号化されたビットの第4のセットに対応する更新されたLLRの第2のセットを第2のメモリバンク内に記憶するステップとをさらに含み、前記符号化されたビットの前記第3のセットおよび前記符号化されたビットの前記第4のセットが、前記符号化されたビットのすべてを含む、請求項1に記載の方法。
【請求項５】
i)前記第1のメモリバンクから読み取るのと同時に前記第2のメモリバンクから読み取るステップ、または
ii)前記PCMの行同士の間の依存性に基づいて、前記符号化されたビットの前記第3のセットまたは前記符号化されたビットの前記第4のセットに関するビットを選択するステップ
をさらに含む、請求項4に記載の方法。
【請求項６】
選択肢ii)について、前記PCM内の行同士の間の依存性に基づいて、前記ビットLLRを更新するための順序を決定するステップをさらに含む、請求項5に記載の方法。
【請求項７】
前記符号化されたビットを復号するために前記LLRを利用するステップが、前記LLRを利用して前記符号化されたビットに関して階層化復号を実行するステップを含む、請求項1に記載の方法。
【請求項８】
低密度パリティチェック(LDPC)復号を実行するための装置であって、
LDPC符号化を使用して符号化されたビットに対応する対数尤度比(LLR)を受信することと、
パリティチェック行列(PCM)の列に対応する前記符号化されたビットの各々に関する前記LLRを更新することであって、ビットLLRが、前記符号化されたビットの各々の値の確率を示す、更新することと、
前記符号化されたビットの各々に関して、前記PCMの行内の各LLRを処理することによって、前記行に関する事後LLRを決定することであって、前記符号化されたビットの第1のセットに関して、前記事後LLRを決定することが、第1の数の旧式のLLRを使用することを含み、前記符号化されたビットの第2のセットに関して、前記事後LLRを決定することが、第2の数の更新されたLLRを使用することを含み、前記符号化されたビットの前記第1のセットおよび前記符号化されたビットの前記第2のセットが、前記符号化されたビットのすべてを含む、決定することと、
前記符号化されたビットを復号するために前記LLRを利用することと
を行うように構成された、少なくとも1つのプロセッサと、
前記少なくとも1つのプロセッサと結合されたメモリと
を含む、装置。
【請求項９】
i)前記LLRを更新することが、対応する事後LLRに基づく、
ii)前記少なくとも1つのプロセッサが、前記符号化されたビットの第3のセットに対応する更新されたLLRの第1セットを第1のメモリバンク内に記憶し、前記符号化されたビットの第4のセットに対応する更新されたLLRの第2のセットを第2のメモリバンク内に記憶するようにさらに構成され、前記符号化されたビットの前記第3のセットおよび前記符号化されたビットの前記第4のセットが、前記符号化されたビットのすべてを含み、前記メモリが、前記第1のメモリバンクと前記第2のメモリバンクとを含む、または、
iii)前記少なくとも1つのプロセッサが、前記LLRを利用して前記符号化されたビットに関して階層化復号を実行することによって、前記符号化されたビットを復号するために前記LLRを利用するように構成される、請求項8に記載の装置。
【請求項１０】
選択肢i)について、前記対応する事後LLRに基づいて前記LLRを更新することが、対応する旧式の事後LLRと対応する更新された事後LLRとの間の差異に基づいて前記LLRを更新することを含む、請求項9に記載の装置。
【請求項１１】
選択肢ii)について、
i)前記少なくとも1つのプロセッサが、前記第1のメモリバンクから読み取るのと同時に前記第2のメモリバンクから読み取るようにさらに構成される、または、
ii)前記少なくとも1つのプロセッサが、前記PCMの行同士の間の依存性に基づいて、前記符号化されたビットの前記第3のセットまたは前記符号化されたビットの前記第4のセットに関するビットを選択するようにさらに構成される、請求項9に記載の装置。
【請求項１２】
選択肢ii)について、前記少なくとも1つのプロセッサが、前記PCM内の行同士の間の依存性に基づいて、前記ビットLLRを更新するための順序を決定するようにさらに構成される、請求項11に記載の装置。
【請求項１３】
命令を含む、低密度パリティチェック(LDPC)復号を実行するための非一時的コンピュータ可読記憶媒体であって、前記命令が、少なくとも1つのプロセッサによって実行されると、
LDPC符号化を使用して符号化されたビットに対応する対数尤度比(LLR)を受信することと、
パリティチェック行列(PCM)の列に対応する前記符号化されたビットの各々に関する前記LLRを更新することであって、ビットLLRが、前記符号化されたビットの各々の値の確率を示す、更新することと、
前記符号化されたビットの各々に関して、前記PCMの行内の各LLRを処理することによって、前記行に関する事後LLRを決定することであって、前記符号化されたビットの第1のセットに関して、前記事後LLRを決定することが、第1の数の旧式のLLRを使用することを含み、前記符号化されたビットの第2のセットに関して、前記事後LLRを決定することが、第2の数の更新されたLLRを使用することを含み、前記符号化されたビットの前記第1のセットおよび前記符号化されたビットの前記第2のセットが、前記符号化されたビットのすべてを含む、決定することと、
前記符号化されたビットを復号するために前記LLRを利用することと
を行うように前記少なくとも1つのプロセッサを構成する、非一時的コンピュータ可読記憶媒体。
【請求項１４】
i)前記LLRを更新することが、前記対応する事後LLRに基づき、前記対応する事後LLRに基づいて前記LLRを更新することが、対応する旧式の事後LLRと対応する更新された事後LLRとの間の差異に基づいて前記LLRを更新することを含む、
ii)前記符号化されたビットの第3のセットに対応する更新されたLLRの第1のセットを第1のメモリバンク内に記憶し、前記符号化されたビットの第4のセットに対応する更新されたLLRの第2のセットを第2のメモリバンク内に記憶するように前記少なくとも1つのプロセッサを構成する命令をさらに含み、前記符号化されたビットの前記第3のセットおよび前記符号化されたビットの前記第4のセットが、前記符号化されたビットのすべてを含む、または、
iii)前記符号化されたビットを復号するために前記LLRを利用するための前記命令が、前記少なくとも1つのプロセッサに、前記LLRを利用して前記符号化されたビットに関して階層化復号を実行させる命令を含む、請求項13に記載の非一時的コンピュータ可読記憶媒体。
【請求項１５】
選択肢ii)について、
i)前記第1のメモリバンクから読み取るのと同時に前記第2のメモリバンクから読み取ることをさらに含む、または、
ii)前記PCMの行同士の間の依存性に基づいて、前記符号化されたビットの前記第3のセットまたは前記符号化されたビットの前記第4のセットに関するビットを選択すること、または、前記PCM内の行同士の間の依存性に基づいて、前記ビットLLRを更新するための順序を決定することのうちの少なくとも1つをさらに含む、請求項14に記載の非一時的コンピュータ可読記憶媒体。