【事件の表示】
　特願２０１０−　４６４５２「Ｐチャネル型パワーＭＯＳＦＥＴ」拒絶査定不服審判事件〔平成２３年　９月１５日出願公開、特開２０１１−１８１８０９、請求項の数（３）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２２年３月３日の出願であって，その手続の経緯は以下のとおりである。
平成２４年　８月２１日　審査請求
平成２５年１２月１１日　拒絶理由通知
平成２６年　２月　３日　意見書・手続補正
平成２６年　９月　１日　拒絶理由通知（最後）
平成２６年１０月２８日　意見書・手続補正
平成２７年　３月２５日　拒絶査定
平成２７年　６月３０日　審判請求・手続補正
　
第２　平成２７年６月３０日付け手続補正の適否
１　補正の内容
　平成２７年６月３０日付けの手続補正（以下，「本補正」という。）は，補正前の特許請求の範囲の請求項１を削除し，補正前の特許請求の範囲の請求項２ないし４を，それぞれ補正後の請求項１ないし３とするものである。
２　判断
　本願の願書に最初に添付した特許請求の範囲の記載及び同明細書段落００３７，００５２及び００５３の記載より，本補正が，本願の願書に最初に添付した明細書，特許請求の範囲又は図面（以下「当初明細書等」という。）に記載された事項の範囲内においてされたものであることは明らかであるから，本補正は，特許法第１７条の２第３項の規定に適合する。
　また，本補正は，前記１のとおり特許請求の範囲の請求項を削除するものであるから，特許法第１７条の２第４項の規定に適合することは明らかであり，同条第５項第１号に掲げる請求項の削除を目的とするものに該当する。
３　まとめ
　よって，本補正は特許法第１７条の２第３項から第５項までの規定に適合するから，適法にされたものである。
　
第３　本願発明について
１　本願発明１
　本願の特許請求の範囲の請求項１に係る発明（以下，「本願発明１」という。）は，本補正後の請求項１に記載された，次のとおりのものと認める。
「以下を含むＰチャネル型パワーＭＯＳＦＥＴ：
（ａ）第１及び第２の主面を有するシリコン半導体基板；
（ｂ）前記第１の主面に設けられ，下端がドリフト領域内にある多数の線状トレンチ；
（ｃ）前記多数の線状トレンチの隣接する線状トレンチ間のそれぞれに，相互に線状トレンチにより分離されるように設けられたソース領域，
　ここで，各線状トレンチは，以下を有する：
（ｂ１）Ｎ型ポリシリコン線状フィールドプレート電極；
（ｂ２）前記Ｎ型ポリシリコン線状フィールドプレート電極に沿って，その上方に設けられたＮ型ポリシリコン線状ゲート電極，
　更に，ここで，前記Ｎ型ポリシリコン線状フィールドプレート電極と前記Ｎ型ポリシリコン線状ゲート電極は，前記各線状トレンチの外部において相互接続されており，
　前記シリコン半導体基板は，前記第２の主面側にＰ型シリコン単結晶基板領域を有し，
　前記シリコン半導体基板は，前記第１の主面側に前記Ｐ型シリコン単結晶基板領域よりも濃度の低いＰ型シリコンエピタキシャル領域を有する。」
２　引用文献１の記載と引用発明１
　ア　引用文献１
　原査定の拒絶の理由に引用された，本願の出願前に日本国内において頒布された刊行物である，特開２００７−１６５７９７号公報（以下，「引用文献１」という。）には，図面とともに，次の記載がある。（下線は当審において付加した。以下同じ。）
（ア）「【技術分野】
【０００１】
　本発明は，半導体装置およびその製造技術に関し，特に，トレンチゲート型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とプレーナゲート型ＭＯＳＦＥＴとを同一半導体基板上に形成した半導体装置に適用して有効な技術に関するものである。」
（イ）「【００１４】
　本発明者らが検討した同一半導体基板上に形成されたパワーＭＯＳＦＥＴと保護回路を備えた半導体装置は，
パワーＭＯＳＦＥＴをトレンチゲート型縦型ＰチャネルＭＯＳＦＥＴとし，また，保護回路をプレーナゲート型横型オフセットＰチャネルＭＯＳＦＥＴとした。
【００１５】
　その一方で保護回路内蔵パワーＭＯＳＦＥＴにおいて，パワーＭＯＳＦＥＴにはオン抵抗が低いことが求められ，また，プレーナＭＯＳＦＥＴには回路の誤動作を防ぐために特性変動が少ないことが求められる。
【００１６】
　この点，ＰチャネルＭＯＳＦＥＴのゲート電極をＮ型にした場合，Ｐ型にした時に比べて仕事関数の差からＶｔｈが約１Ｖ深くなってしまうが，バイアスストレスでの特性変動は少なくできる。
【００１７】
　したがって，本発明者らが検討した
トレンチＰチャネルＭＯＳＦＥＴとオフセットＰチャネルＭＯＳＦＥＴにおいて，ゲート電極を両方ともＮ型とした場合，オフセットＰチャネルＭＯＳＦＥＴの特性変動は低減できるが，トレンチＰチャネルＭＯＳＦＥＴのＶｔｈが深くなり，ゲート電圧が十分与えられない状態でのオン抵抗が増加してしまう
（ウ）「【００３３】
　本発明の実施の形態で示す半導体装置は，パワーＭＯＳＦＥＴおよび保護回路を備えている。この
パワーＭＯＳＦＥＴは，Ｐチャネルのトレンチゲート型縦型ＭＯＳＦＥＴ（以下，トレンチＰＭＯＳと略する）であり
・・・
【００３５】
　図１には，トレンチＰＭＯＳ領域Ａｔおよび保護回路領域（オフセットＰＭＯＳ領域）Ａｃが示されている。外部端子として，チップ表面にトレンチＰＭＯＳのゲートパット（ゲート電極）ＧＰ，トレンチＰＭＯＳのソースパッド（ソース電極）ＳＰが配置されており，チップ裏面にトレンチＰＭＯＳのドレイン電極が配置されており，保護回路の外部端子はない。すなわち，保護回路（オフセットＰＭＯＳ）は，トレンチＰＭＯＳに内蔵されているといえる。
【００３６】
　これらトレンチＰＭＯＳおよび保護回路（オフセットＰＭＯＳ）は，ワンチップで形成されており，図２および図３に示すように，トレンチＰＭＯＳおよびオフセットＰＭＯＳは，同一半導体基板１の主面上に形成されている。この半導体基板１は，
Ｐ型の導電型を有するＰ
＋＋
型単結晶シリコン基板１Ａの主面に，Ｐ型の導電型を有する不純物がドープされたｐ
＋
型単結晶シリコン層１Ｂをエピタキシャル成長させた半導体基板（以下，単に基板という）１である。
【００３７】
　図２に示すトレンチＰＭＯＳ領域Ａｔでは，
基板１の厚さ方向に掘られた溝にＰ型のポリシリコンを埋め込んでなるゲート電極６が形成されている。
【００３８】
　このように，本発明では
トレンチＰＭＯＳのゲート電極６にＰ型のポリシリコンを適用した場合，しきい値（Ｖｔｈ）がＮ型のポリシリコンの場合に比べて，仕事関数の差によって約１Ｖ浅い。このため，ゲート電圧が十分与えられていない状態でのオン抵抗を低減することができる。なお，Ｐ型のポリシリコンを適用することによって，特性変動がＮ型のポリシリコンの場合に比べて増えてしまうが，オフセットＰＭＯＳほど特性の精度を必要としないため，オン抵抗を低減する利点の方が大きい。
（エ）「【００５９】
　続いて，図１４に示すように，フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示せず）をマスクとして絶縁膜１７および基板１をエッチングした後，そのフォトレジスト膜を除去することによって，コンタクト溝１８を形成する。このコンタクト溝１８は，トレンチＰＭＯＳ領域Ａｔにおいて，隣接するゲート電極６間において，
トレンチＰＭＯＳのソースとなるＰ
＋
型半導体領域１５
（オ）図２（ａ）（ｂ）には，
基板１の表面に複数の線状の溝でその下端がＰ
＋
型単結晶シリコン層１Ｂにある溝を形成し
隣接する溝の間に形成されたソースとなるＰ
＋
型半導体領域１５
　イ　前記アより，引用文献１には次の発明（「引用発明１」という。）が記載されているものと認められる。
「基板と，
　基板の表面に複数の線状の溝でその下端がＰ＋型単結晶シリコン層にある溝と，
　隣接する溝の間に形成されたソースとなるＰ＋型半導体領域と，
　複数の線状の溝にＰ型のポリシリコンを埋め込んでなるゲート電極と，
　Ｐ型の導電型を有するＰ＋＋型単結晶シリコン基板の主面に，Ｐ型の導電型を有する不純物がドープされたｐ＋型単結晶シリコン層１Ｂをエピタキシャル成長させた基板
　を含む，Ｐチャネルのトレンチゲート型縦型ＭＯＳＦＥＴであるパワーＭＯＳＦＥＴ。」
３　引用文献２の記載と引用発明２
　ア　引用文献２
　原査定の拒絶の理由で引用された，本願の出願前に日本国内において頒布された刊行物である，特表２００２−５２８９１６号公報（以下，「引用文献２」という。）には，図面とともに，次の記載がある。
（ア）「【００２３】
　次に図３を参照して，本発明の第１の実施態様による
集積型パワー半導体デバイス
・・・
　　　【００２４】
　次いで，３次元（図示されていない）に拡がる対向する一対の側壁１２０ａと底１２０ｂとを有する
ストライプ状のトレンチが半導体基板内に形成される。
ゲート電極１２７（例えばポリシリコン）とトレンチベースのソース電極１２８ａ（例えばポリシリコン）もトレンチ内に形成される。
　　　【００２５】
　ここで，
トレンチベースのソース電極１２８ａは３次元（図示されていない）においてソース電極１２８ｂに電気的に接続される。
（イ）図３には，
ソース電極１２８ｂに沿ってその上方にゲート電極１２７を設ける
　イ　引用発明２
　前記アより，引用文献２には次の発明（以下，「引用発明２」という。）が記載されていると認められる。
「ストライプ状のトレンチ内に，ポリシリコンのゲート電極とポリシリコンのソース電極を形成し，ソース電極に沿ってその上方にゲート電極を設けた集積型パワー半導体デバイス。」
４　引用文献３の記載と引用発明３
　ア　引用文献３
　原査定の拒絶の理由で引用された，本願の出願前に日本国内において頒布された刊行物である，特開２００６−３２４５７０号公報（以下，「引用文献３」という。）には，図面とともに，次の記載がある。
（ア）「【００３２】
　
ｎチャネル型のパワーＭＩＳＦＥＴ
【００３３】
　半導体基板１の主面には，半導体基板１の主面に対して直交する方向（半導体基板１の厚さ方向）に延在する複数の溝６が形成されている。溝６は，半導体基板１の主面からチャネル形成用の半導体領域１３を貫通し，ｎ型エピタキシャル層２の下部で終端するように形成されている。すなわち，溝６はソース領域１４の上面からドレイン領域に到達するように形成されている。
【００３４】
　図３において，右側２つの
溝６の内部下方には，絶縁膜（第１絶縁膜）７を介してダミーゲート電極９ａが形成されている。また，溝６の内部上方には，ゲート絶縁膜１０を介してゲート電極１１ａが形成されている。
【００３５】
　
ダミーゲート電極９ａおよびゲート電極１１ａは，ともに，例えば低抵抗なポリシリコン膜よりなるが，ダミーゲート電極９ａとゲート電極１１ａとの間に介在した絶縁膜により互いに絶縁されている。このダミーゲート電極（第１導電膜よりなる）９ａは，ゲート電極１１ａと電気的に接続されている。
・・・
【００３７】
　また，図３において，
最外周（左側）の溝６は，パワーＭＩＳＦＥＴとして機能しない構造となっており，絶縁膜７を介してダミーゲート電極用引き出し部９ｂが形成されている。そして，ダミーゲート電極用引き出し部９ｂ上には，ゲート絶縁膜１０を介してゲート電極用引き出し部１１ｂが形成されている。ダミーゲート電極用引き出し部９ｂは，ダミーゲート電極９ａと電気的に接続されており，ゲート電極用引き出し部１１ｂは，ゲート電極１１ａと電気的に接続されている。
・・・
【００３９】
　層間絶縁膜１６からゲート電極用引き出し部１１ｂに達するコンタクト孔１７を埋め込むように，ゲート配線２５が形成されている。すなわち，
ゲート電極用引き出し部１１ｂは，ゲート配線２５と電気的に接続されている。
（イ）「【００６９】
　次に，図１２に示すように，フォトリソグラフィ技術およびエッチング技術を使用して
ｎ＋型半導体領域８ｂを構成するポリシリコン膜８をパターニングする。これにより，溝６内に形成されているポリシリコン膜８を途中の深さまでエッチングして溝６内にダミーゲート電極９ａを形成する。
・・・
【００７２】
　そして，ゲート絶縁膜１０上を含む半導体基板１上にポリシリコン膜（第２ポリシリコン膜）を形成する。このポリシリコン膜は，例えばＣＶＤ法を使用して形成され，ｎ型不純物が添加されている。すなわち，
このポリシリコン膜を形成する際には，例えば，ポリシリコン膜中にリンや砒素などのｎ型不純物が導入されている。その後，フォトリソグラフィ技術およびエッチング技術を使用して，ポリシリコン膜をパターニングすることにより，溝６内にゲート電極１１ａを形成する。
（ウ）「【００９５】
　次に，本実施の形態における半導体装置のレイアウト構成の一例を図２４に示す。図２４は，ダミーゲート電極とゲート電極とを電気的に接続したレイアウト構成を示した図である。図２４において，
ゲート電極用引き出し部に接続されているコンタクト孔（第２コンタクト孔）１７とダミーゲート電極用引き出し部に接続されているコンタクト孔（第１コンタクト孔）２１が直線状に配列されている。そして，直線状に配列されたコンタクト孔１７とコンタクト孔２１上に直線状のゲート配線２５が形成されている。このように構成することにより，ダミーゲート電極とゲート電極とを同電位で接続することができる。
　イ　引用発明３
　前記アより，引用文献３には次の発明（以下，「引用発明３」という。）が記載されていると認められる。
「溝の内部下方にダミーゲート電極を形成し，溝の内部上方にゲート電極を形成し，ダミーゲート電極及びゲート電極はともにｎ型のポリシリコンから形成され，ダミーゲート電極とゲート電極は最外周においてゲート配線を介して電気的に接続されるｎチャネル型のパワーＭＩＳＦＥＴ。」
５　引用文献４の記載と引用発明４
　ア　引用文献４
　原査定の拒絶の理由で引用された，本願の出願前に日本国内において頒布された刊行物である，特表２００９−５４２００２号公報（以下，「引用文献４」という。）には，図面とともに，次の記載がある。
「【発明を実施するための形態】
【００２１】
　図２Ａから図２Ｈは，本発明の実施形態による
シールドゲートトレンチＦＥＴを形成するプロセス
・・・
【００２４】
　図２Ｂにおいて，
シールド電極２１４が，以下のように，トレンチ２１０の底部に沿って形成され，ダイの非アクティブ領域において電気的にアクセス可能にされる。
導電材料（例えば，ドープされたポリシリコン又はドープされていないポリシリコンを含む）が，トレンチを充填し且つメサ領域上に延在するようにまず形成され，次に，トレンチ２１０内に所定の深さまで凹設され，シールド電極２１４を形成する。
・・・
【００２８】
　図２Ｅにおいて，凹設された
ゲート電極２２２は，以下のように，トレンチ２１０に形成され，非アクティブ領域において電気的にアクセス可能にされる。従来の技術を用いて，第２の導電層（例えばドープされたポリシリコンを含む）が，トレンチ２１０を充填し且つダイのアクティブ領域及び非アクティブ領域におけるメサ面上に延在するように形成される。その後，第２の導電層はトレンチ２１０内に凹設され，ゲート電極２２２を形成する。
【００２９】
　第２の導電層を凹設する間，マスク２１９が，ダイの非アクティブ領域に延在する第２の導電材料の所定の部分を保護するのに使用される。よって，ゲート電極２２２は，図２Ｂにおける右側の断面図に示したように，ダイの非アクティブ領域におけるメサ面上よりもトレンチ２１０の内側の方が厚い。別のマスク２１９は，アクティブ領域のエッジにおいて，
凹設されたゲート電極２２２がトレンチ２１０からから外に延在し，非アクティブ領域のメサ面上に至るように設けられる。よって，トレンチ２１０内のゲート電極２２２は，ダイの非アクティブ領域における電気的な接続のために利用可能にされる。
・・・
【００３２】
　図２Ｈにおいて，相互接続層（例えば，金属を含む）がそれまで形成されたものの上に形成され，その後，パターン化されて，ソース／ボディ相互接続部２２６Ａ及びゲート相互接続部２２６Ｂを形成する。左側の断面図に示したように，ソース／ボディ相互接続部２２６Ａはソース領域２０８及び高濃度ボディ領域１０６に接触しているが，誘電体ドーム部２２４によりゲート電極２２２から絶縁されている。右側の断面図に示したように，
ゲート金属２２６Ｂは接触開口部２２１を通ってシールド電極２１４及びゲート電極２２２に接触しており，よって，２つの電極を互いに短絡させている。
【００３３】
　よって，シールド電極がフロート状態（すなわち電気的にバイアスされていない）であるか，ソースポテンシャル（電位）（例えば，グランドポテンシャル（接地電位））にバイアスされている従来のシールドゲートＦＥＴとは異なり，図２Ｈに示したＦＥＴの実施形態においては，シールド電極はゲート電極と同じポテンシャルに接続され，バイアスされている。シールド電極がフロート状態であるか，グランドポテンシャルに接続される従来のＦＥＴにおいて，典型的には，高品質ＩＥＤが，シールド電極とゲート電極との間の電位差を維持するのに必要とされる。しかし，シールド電極とゲート電極とを互いに電気的に接続することにより，高品質ＩＥＤの必要性が無くなる。シールド電極は，ゲートポテンシャルにバイアスされているが，同一の降伏電圧に対するオン抵抗の低減を可能にする電荷平衡構造部として機能する。よって，高品質ＩＥＤを形成することに関するプロセスステップを不要にしつつ，同一の降伏電圧に対する低いオン抵抗が得られる。理論的には，このような構造はＩＥＤをも必要としないが，当然のことながら，ＩＥＤはゲート誘電体の形成の間に形成される。よって，高性能トランジスタが簡単な製造プロセスを用いて形成される。
【００３４】
　
ゲート電極とシールド電極との間の電気的な接触部は，任意の非アクティブ領域に形成されてもよい。例えば，当該任意の非アクティブ領域は，ダイの終端若しくはエッジ領域，
　イ　前記アより，引用文献４には次の発明（以下，「引用発明４」という。）が記載されていると認められる。
「ドープされたポリシリコンからなるシールド電極が，トレンチの底部に沿って形成され，ドープされたポリシリコンからなるゲート電極がトレンチに形成され，非アクティブ領域に形成された接触部においてゲート電極とシールド電極とが電気的に接触するシールドゲートトレンチＦＥＴ。」
６　引用文献５の記載と引用発明５
　ア　本願の出願前に外国において頒布された刊行物である，米国特許出願公開第２００４／８９９１０号明細書には，図面とともに，次の記載がある。（訳は当審で作成した。）
「[0036]　Referring now to the figures of the drawing in detail and first, particularly, to  FIG. 4  thereof, there is shown a transistor cell according to the earlier copending application Ser. No. 10/392,024 which is incorporated herein. The transistor cell has a semiconductor body  7  composed of an n + -conductive semiconductor substrate  10  and an epitaxial layer with an n-conductive drift zone  21 , and a p-conductive channel or body zone  22 , wherein an n+ -conductive source zone  23  is incorporated. 
[0037]  It should be noted that the stated conductivity types may each also be reversed without any problems. Instead of an n+-conductive semiconductor substrate  10 , this then results in a p+-conductive semiconductor substrate with a p-conductive drift zone and an n-conductive body or channel zone, as well as a p-conductive source zone. Silicon is preferably used for the semiconductor body  7 . However, other semiconductor materials may also be used, in particular such as silicon carbide SiC or compound semiconductors, and the like. 
[0038]   FIG. 4  also shows trenches  6  with a gate electrode  62  and a field electrode  63 , both of which may be formed from doped polycrystalline silicon. These electrodes  62 ,  63  are insulated by way of insulating layers  32 ,  33  and  322 , with the insulating layer  32  being thicker than the insulating layer  33 , and the insulating layer  322  also preferably having a greater layer thickness than the insulating layer  33 . 
[0039]  Silicon dioxide and/or silicon nitride are advantageously used for the insulating layers. 
[0040]  The insulating layer  33  thus forms a gate oxide for the gate electrode  62 , while the insulating layer  32  represents the dielectric layer for the field electrode  63 . 
[0041]  Finally,  FIG. 4  also shows a drain connection metallization  52  for a drain electrode D, source connection metallization  53  for a source electrode S, an insulating layer  323  composed, for example, of silicon dioxide and/or silicon nitride between the gate electrode  62  and the source connection metallization  53  and a body heigh  72 , wherein the pn junction runs, measured from the lower edge of the trench  6 , between the drift zone  21  and the channel or body zone  22 . 」
(訳：[0036]詳細な図，まず特に図４を参照して，先に出願されともに係属中の出願番号10/392,024（ここに包含される）に従った
トランジスタセル
[0037]
ここで述べられる導電型は，問題なく，それぞれ逆でもよいことに注意されたい。
p型のドリフト領域とn型のボディ又はチャネル領域，それとp型のソース領域をのせたp
+
型半導体基板
[0038]図４には，
ゲート電極６２とフィールド電極６３（双方ともドープされた多結晶シリコンから形成されてよい）を含むトレンチ６
[0039]酸化シリコンや窒化シリコンが有利に絶縁層に用いられる。
［0040］よって，絶縁層３３はゲート電極６２のゲート酸化膜を構成し，一方，絶縁層３２はフィールド電極６３の誘電体層として機能する。
[0041]最後に，図４では，ドレイン電極Dのドレイン接続金属５２，ソース電極Sのソース接続金属５３，ゲート電極６２とソース接続金属５３との間の絶縁層３２３（例えば酸化シリコンや窒化シリコンで形成される）及びトレンチ６の底からドリフト領域２１とチャネル又はボディ領域２２の間までで計測される「ボディの高さ」（そこにｐｎ接合が形成される）が示される。」
　イ　前記アより，引用文献５には，次の発明（以下，「引用発明５」という。）が記載されているものと認められる。
「p型のドリフト領域とn型のボディ又はチャネル領域，それとp型のソース領域をのせたp+型半導体基板からなり，ドープされた多結晶シリコンから形成されるゲート電極とフィールド電極を含むトレンチを有するトランジスタセル。」
７　本願発明１と引用発明１との対比
　ア　引用発明１の「Ｐチャネルのトレンチゲート型縦型ＭＯＳＦＥＴであるパワーＭＯＳＦＥＴ」は，本願発明の「Ｐチャネル型パワーＭＯＳＦＥＴ」に相当すると認められる。
　イ　引用発明１の「基板」は板状のものであるから，第１及び第２の主面を有することは自明であり，また，シリコン基板の主面にシリコン層をエピタキシャル成長させてなるから，「シリコン」からなるものであり，すると，本願発明１の「第１及び第２の主面を有するシリコン半導体基板」に相当すると認められる。
　ウ　引用発明１の「基板の表面に複数の線状の溝でその下端がＰ＋型単結晶シリコン層にある溝」は，本願発明１の「前記第１の主面に設けられ，下端がドリフト領域内にある多数の線状トレンチ」に相当すると認められる。
　エ　引用発明１の「隣接する溝の間に形成されたソースとなるＰ＋型半導体領域」は，本願発明１の「前記多数の線状トレンチの隣接する線状トレンチ間のそれぞれに，相互に線状トレンチにより分離されるように設けられたソース領域」に相当すると認められる。
　オ　引用発明１の「Ｐ型の導電型を有するＰ＋＋型単結晶シリコン基板の主面に，Ｐ型の導電型を有する不純物がドープされたｐ＋型単結晶シリコン層１Ｂをエピタキシャル成長させた基板」における「Ｐ＋＋型単結晶シリコン基板」と「ｐ＋型単結晶シリコン層」を比較するとその「＋」記号の数から見て前者の不純物濃度よりも後者の不純物濃度の方が低いことは当業者に自明のことであり，すると，引用発明１の「基板」は，本願発明１にいう「前記シリコン半導体基板は，前記第２の主面側にＰ型シリコン単結晶基板領域を有し，
　前記シリコン半導体基板は，前記第１の主面側に前記Ｐ型シリコン単結晶基板領域よりも濃度の低いＰ型シリコンエピタキシャル領域を有する」ものであると認められる。
　カ　してみると，本願発明１と引用発明１とは，下記キの点で一致し，下記クの点で相違すると認められる。
　キ　一致点
「以下を含むＰチャネル型パワーＭＯＳＦＥＴ：
（ａ）第１及び第２の主面を有するシリコン半導体基板；
（ｂ）前記第１の主面に設けられ，下端がドリフト領域内にある多数の線状トレンチ；
（ｃ）前記多数の線状トレンチの隣接する線状トレンチ間のそれぞれに，相互に線状トレンチにより分離されるように設けられたソース領域，
　前記シリコン半導体基板は，前記第２の主面側にＰ型シリコン単結晶基板領域を有し，
　前記シリコン半導体基板は，前記第１の主面側に前記Ｐ型シリコン単結晶基板領域よりも濃度の低いＰ型シリコンエピタキシャル領域を有する。」
　ク　相違点
（ア）相違点１
　本願発明１においては「ここで，各線状トレンチは，以下を有する：（ｂ１）Ｎ型ポリシリコン線状フィールドプレート電極；（ｂ２）前記Ｎ型ポリシリコン線状フィールドプレート電極に沿って，その上方に設けられたＮ型ポリシリコン線状ゲート電極」であるのに対し，引用発明１においては，「複数の線状の溝にＰ型のポリシリコンを埋め込んでなるゲート電極」があるのみである点。
（イ）相違点２
　本願発明１では，「更に，ここで，前記Ｎ型ポリシリコン線状フィールドプレート電極と前記Ｎ型ポリシリコン線状ゲート電極は，前記各線状トレンチの外部において相互接続されて」いるのに対し，引用発明１にはフィールドプレート電極についての開示がなく，したがって相互接続についての開示もない点。
８　相違点についての検討
　ア　相違点１について検討すると，まず，引用発明１においてはゲート電極がＰ型のポリシリコンからなるのに対し，相違点１を解消するためには，これをＮ型ポリシリコンのゲート電極とする必要がある。しかしながら，引用発明１が前提とするＰチャネル型パワーＭＯＳＦＥＴにおいてＮ型ポリシリコンゲート電極を用いることは，引用発明２ないし５には開示されていないし，示唆もされていない。
　イ　引用文献１には「トレンチＰＭＯＳのゲート電極６にＰ型のポリシリコンを適用・・・することによって，特性変動がＮ型のポリシリコンの場合に比べて増えてしまうが，オフセットＰＭＯＳほど特性の精度を必要としないため，オン抵抗を低減する利点の方が大きい。」と記載されており（前記２ア（ウ）参照。），パワーＭＯＳＦＥＴにおいてはオン抵抗を低減するためにＰ型のポリシリコンをゲート電極に適用することが記載されているのであって，この教示に反してパワーＭＯＳＦＥＴのゲート電極にＮ型のポリシリコンを用いることは当業者が容易に想到することではない。
　ウ　そうすると，引用発明１において，相違点１に係る構成とすることは，引用文献２ないし５にそれぞれ記載の発明に基づいて，当業者が容易に想到し得たものとはいえない。
９　本願発明１についてのまとめ
　したがって，その余の相違点について検討するまでもなく，本願発明１は，引用発明１ないし５に基づいて，当業者が容易に発明をすることができたとはいえない。
１０　本願発明２及び３について
　本願の特許請求の範囲の請求項２及び３に係る発明（以下，それぞれ「本願発明２及び３」という。）は，本補正後の請求項２及び３に記載されたとおりのものと認める。
　そして，本願発明２及び３は，本願発明１の発明特定事項をすべて含みさらに別の発明特定事項を付加したものに相当するから，本願発明１が前記９のとおり，引用発明１ないし５に基づいて，当業者が容易に発明をすることができたとはいえない以上，本願発明２及び３も同様の理由で，引用発明１ないし５に基づいて，当業者が容易に発明をすることができたとはいえない。
　
第４　結論
　以上のとおり，本願については，原査定の拒絶理由を検討してもその理由によって拒絶すべきものとすることはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。