(57)【要約】  高い周波数まで使用可能であり、かつ高精度なＡ／Ｄ変換装置およびＡ／Ｄ変換方法を提供する。  Ａ／Ｄ変換装置は、主Ａ／Ｄ変換器４０と、入力信号微分回路４１の出力信号をＡ／Ｄ変換する補助Ａ／Ｄ変換器４２と、主Ａ／Ｄ変換回路４０および補助Ａ／Ｄ変換回路４２の出力信号をアドレスとして入力し、補正値あるいは補正された出力値を出力する補正値メモリ４３と、主Ａ／Ｄ変換回路４０の出力と補正値メモリ４３の出力とを加算する加算器４４を備える。微分回路を使用する代わりに、補助Ａ／Ｄ変換器４２に主Ａ／Ｄ変換器４０とは異なるタイミング信号を供給してもよい。超高速かつ高精度なＡ／Ｄ変換器を提供でき、経年変化等に対応して補正値メモリ４３に記憶されている補正値を修正することにより校正が可能である。【特許請求の範囲】
【請求項１】
入力アナログ信号をデジタル信号に変換する主Ａ／Ｄ変換手段と、
入力信号の微分あるいは差分情報を生成する変化情報生成手段と、
前記主Ａ／Ｄ変換手段および前記変化情報生成手段の出力信号をアドレスとして入力し、補正値あるいは補正された出力値を出力する記憶手段と
を備えたことを特徴とするＡ／Ｄ変換装置。
【請求項２】
前記変化情報生成手段は、入力アナログ信号を微分処理する微分手段と、前記微分手段の出力信号をデジタル信号に変換する補助Ａ／Ｄ変換手段とを備えていることを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項３】
前記変化情報生成手段は、、入力信号をデジタル信号に変換する補助Ａ／Ｄ変換手段と、前記補助Ａ／Ｄ変換手段に前記主Ａ／Ｄ変換手段とは異なるタイミング信号を供給するタイミング信号生成手段とを備えていることを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項４】
前記主Ａ／Ｄ変換手段は、並列動作する複数のコンパレータを備えたフラッシュ型のＡ／Ｄ変換回路であり、前記補助Ａ／Ｄ変換手段は、前記主Ａ／Ｄ変換手段の複数のコンパレータの出力データを入力して保持するラッチ手段を備えていることを特徴とする請求項３に記載のＡ／Ｄ変換装置。
【請求項５】
前記記憶手段は、主Ａ／Ｄ変換手段から出力されるデジタル信号の補正値を記憶しており、前記Ａ／Ｄ変換装置は更に、前記記憶手段から出力される補正値と前記主Ａ／Ｄ変換手段から出力されるデジタル信号とを加算する加算手段を備えていることを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項６】
前記Ａ／Ｄ変換装置は更に、前記記憶手段に情報を書き込む書込手段を備えていることを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項７】
前記記憶手段は、前記主Ａ／Ｄ変換手段から出力されるデジタル信号の最小単位よりも細かい補正値あるいは補正された出力値を記憶していることを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項８】
前記記憶手段は、遺伝的アルゴリズムを使用して決定された補正値あるいは補正された出力値を記憶していることを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項９】
入力アナログ信号をデジタル信号に変換する主Ａ／Ｄ変換ステップと、
入力信号の微分あるいは差分情報を得るための変化情報生成ステップと、
前記主Ａ／Ｄ変換ステップおよび前記変化情報生成ステップにおいて変換されたデジタル信号をアドレスとして入力し、記憶手段から補正値あるいは補正された出力値を出力するステップと
を含むことを特徴とするＡ／Ｄ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換装置およびＡ／Ｄ変換方法に関するものであり、特に、高い周波数まで使用可能であり、かつ高精度なＡ／Ｄ変換装置およびＡ／Ｄ変換方法に関するものである。
【背景技術】
【０００２】
従来、高速のＡ／Ｄ変換装置としては、フラッシュ型のＡ／Ｄ変換器が使用されていた。下記特許文献１にはフラッシュ型のＡ／Ｄ変換器の一例が開示されている。このフルフラッシュ型Ａ／Ｄ変換器には上側基準電圧ＶRTと下側基準電圧ＶRBが与えられている。そして、上側基準電圧ＶRTと下側基準電圧ＶRBとの間には抵抗群が接続されており、上側基準電圧ＶRTと下側基準電圧ＶRBとの間の電圧は等間隔に分圧されている。【０００３】
抵抗群からの電圧はコンパレータ群の比較基準電圧となり、コンパレータ群における例えば番号１〜２５６が付されている２５６個のコンパレータは、その比較基準電圧とアナログ入力信号ＶINとを比較し、０または１を出力する。コンパレータ群の出力（比較結果）はエンコーダに入力され、エンコーダは例えばバイナリーコードに変換された８ビットのデジタル信号ＤOUT を出力する。
【特許文献１】特開平１０−１０８０４１
【発明の開示】
【発明が解決しようとする課題】
【０００４】
例えば１０ギガＬＡＮ伝送装置のような高速の有線伝送装置に使用される信号方式として、最近ＴＨＰ（Tomlinson Harashima Precoding）方式が注目されている。このＴＨＰ方式は、プレエンファシス方式を改良したものであり、伝送路を擬似するＦＩＲフィルタを使用したプリエンファシス回路の途中にモジュロ演算回路を挿入して、出力信号の振幅を所定の範囲内に抑圧する方式である。下記非特許文献１には、ＴＨＰ方式の波形調整技術が開示されている。
【非特許文献１】「Matched-Transmission Technique for Channels With Intersymbol Interference」IEEE TRANSACTIONS ON COMMUNICATIONS,VOL.COM-20,NO.4 AUGUST 1972 774〜780ページ。
【０００５】
ＴＨＰ方式においては、送信端においては信号レベルが所定の幅内に抑圧されるが、伝送路を経由して受信される信号は、絶対値は減衰しているが、信号値の取り得る値が拡散し、送信側における信号幅の数倍以上に広がってしまうという性質がある。従って、この信号をＡＤ変換器でデジタル信号に変換する際には、広がった信号幅分を所定の分解能で変換する必要があり、高精度のＡＤ変換器が必要である。【０００６】
ところが、上記した従来のＡ／Ｄ変換器を使用した場合、高速で動作させると変換誤差が大きくなり、必要な精度が得られないという問題点があった。本発明は上記した課題を解決し、高い周波数まで使用可能であり、かつ高精度なＡ／Ｄ変換装置およびＡ／Ｄ変換方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明者は、ＩＣ化したＡ／Ｄ変換器を使用して超高速でＡ／Ｄ変換を行う場合に、サンプルホールド回路のホールドタイミングあるいはフラッシュ型のＡ／Ｄ変換回路の場合にはコンパレータの出力信号のラッチタイミングのわずかなずれが変換誤差の原因になり、この誤差は入力信号の振幅の単位時間当たりの変化（傾斜＝微分値）が大きいほど大きくなることを見出した。【０００８】
そして、タイミングのわずかなずれの原因は例えばＩＣ内の回路構成や配線の配置に基づく信号の遅延によるものと推定される。しかし、ＩＣ内の各回路の信号の遅延量を正確に制御してＩＣを設計することは非常に困難である。そこで、本発明においては、入力信号の変化情報である微分値あるいは時間軸上で近接する２点においてサンプリングした値に基づいてＡ／Ｄ変換器の出力値を補正することにより、高速かつ高精度なＡ／Ｄ変換器を得るようにした。【０００９】
本発明のＡ／Ｄ変換装置は、入力アナログ信号をデジタル信号に変換する主Ａ／Ｄ変換手段と、入力信号の微分あるいは差分情報を生成する変化情報生成手段と、前記主Ａ／Ｄ変換手段および前記変化情報生成手段の出力信号をアドレスとして入力し、補正値あるいは補正された出力値を出力する記憶手段とを備えたことを主要な特徴とする。  
また、前記したＡ／Ｄ変換装置において、前記変化情報生成手段は、入力アナログ信号を微分処理する微分手段と、前記微分手段の出力信号をデジタル信号に変換する補助Ａ／Ｄ変換手段とを備えている点にも特徴がある。【００１０】
また、前記したＡ／Ｄ変換装置において、前記変化情報生成手段は、、入力信号をデジタル信号に変換する補助Ａ／Ｄ変換手段と、前記補助Ａ／Ｄ変換手段に前記主Ａ／Ｄ変換手段とは異なるタイミング信号を供給するタイミング信号生成手段とを備えている点にも特徴がある。また、前記したＡ／Ｄ変換装置において、前記主Ａ／Ｄ変換手段は、並列動作する複数のコンパレータを備えたフラッシュ型のＡ／Ｄ変換回路であり、前記補助Ａ／Ｄ変換手段は、前記主Ａ／Ｄ変換手段の複数のコンパレータの出力データを入力して保持するラッチ手段を備えている点にも特徴がある。【００１１】
また、前記したＡ／Ｄ変換装置において、前記記憶手段は、主Ａ／Ｄ変換手段から出力されるデジタル信号の補正値を記憶しており、前記Ａ／Ｄ変換装置は更に、前記記憶手段から出力される補正値と前記主Ａ／Ｄ変換手段から出力されるデジタル信号とを加算する加算手段を備えている点にも特徴がある。また、前記したＡ／Ｄ変換装置において、前記Ａ／Ｄ変換装置は更に、前記記憶手段に情報を書き込む書込手段を備えている点にも特徴がある。【００１２】
また、前記したＡ／Ｄ変換装置において、前記記憶手段は、前記主Ａ／Ｄ変換手段から出力されるデジタル信号の最小単位よりも細かい補正値あるいは補正された出力値を記憶している点にも特徴がある。また、前記したＡ／Ｄ変換装置において、前記記憶手段は、遺伝的アルゴリズムを使用して決定された補正値あるいは補正された出力値を記憶している点にも特徴がある。【００１３】
本発明のＡ／Ｄ変換方法は、入力アナログ信号をデジタル信号に変換する主Ａ／Ｄ変換ステップと、入力信号の微分あるいは差分情報を得るための変化情報生成ステップと、前記主Ａ／Ｄ変換ステップおよび前記変化情報生成ステップにおいて変換されたデジタル信号をアドレスとして入力し、記憶手段から補正値あるいは補正された出力値を出力するステップとを含むことを主要な特徴とする。
【発明の効果】
【００１４】
本発明のＡ／Ｄ変換装置は上記のような構成によって以下のような効果がある。
（１）超高速かつ高精度なＡ／Ｄ変換器を提供できる。
（２）経年変化等に対応して記憶手段に記憶されている補正値を修正することにより校正が可能である。
（３）Ａ／Ｄ変換器のＩＣ設計時に信号遅延に関する正確な検証を行う必要がなく、補正前のＡ／Ｄ変換器には高い精度が要求されないので、回路設計が容易になる。
【図面の簡単な説明】
【００１５】
【図１】図１は本発明のＡ／Ｄ変換装置を含む高速デジタルデータ伝送装置全体の構成を示すブロック図である。
【図２】図２は本発明のＡ／Ｄ変換器３２の実施例１の構成を示すブロック図である。
【図３】図３は微分回路４１の構成例を示すブロック図である。
【図４】図４は主Ａ／Ｄ変換器４０の構成例を示すブロック図である。
【図５】図５は本発明におけるＡ／Ｄ変換器の調整システムの構成を示すブロック図である。
【図６】図６は本発明における調整システムの処理内容を示すフローチャートである。
【図７】図７は本発明のＡ／Ｄ変換器３２の実施例２の構成を示すブロック図である。
【図８】図８は実施例２において主Ａ／Ｄ変換器４０および補助Ａ／Ｄ変換器８０に供給されるラッチパスルを示す説明図である。
【図９】図９は実施例２の主Ａ／Ｄ変換器４０および補助Ａ／Ｄ変換器８０の構成例を示すブロック図である。
【符号の説明】
【００１６】
１０…送信回路
１１…符号変換器
１２…ＰＮ信号発生回路
１３…スイッチ
１４…ＴＨＰプリコーダ
１５…Ｄ／Ａ変換器
１６…アンプ
１７…送信側トレーニング制御回路
２０…ハイブリッド回路
２１…伝送ケーブル
３０…受信回路
３１…可変利得アンプ
３２…Ａ／Ｄ変換器
３３…シンボル同期回路
３４…イコライザ回路
３５…レベル判定回路
３６…ＴＨＰデコーダ
３７…符号逆変換回路
３８…受信側トレーニング制御回路
【発明を実施するための最良の形態】
【００１７】
本発明のＡ／Ｄ変換装置は、ツイストペアケーブルに代表される平衡ケーブルや同軸ケーブルを使用した数ギガｂｐｓ以上の超高速デジタルデータ伝送装置（ＬＡＮ）に使用することを前提として開発されたものであるが、本発明のＡ／Ｄ変換装置はこれに限らず、任意の信号のＡ／Ｄ変換に適用可能である。以下実施例１について説明する。
【実施例１】
【００１８】
図１は、本発明のＡ／Ｄ変換装置を含む高速デジタルデータ伝送装置全体の構成を示すブロック図である。この実施例は伝送ケーブル２１の両端に接続された同じ構成の全二重データ送受信装置からなっている。なお、例えば１０ギガイーサネット（登録商標）においては図１の伝送装置を４組使用する。【００１９】
送信回路１０は、符号変換器１１、ＰＮ信号発生回路１２、スイッチ１３、ＴＨＰプリコーダ１４、Ｄ／Ａ変換器１５、アンプ１６、送信側トレーニング制御回路１７からなる。符号変換器１１は、送信データを所定ビット毎に区切り、そのビット列の値と対応して、複数の信号レベル（電圧値）の１つを出力する。【００２０】
ＴＨＰプリコーダ１４は、例えば加算器、モジュロ演算器、ＦＩＲフィルタからなる。入力信号は加算器に入力され、加算器は入力信号からＦＩＲフィルタの出力を減算してモジュロ演算器へ出力する。モジュロ演算器の出力信号はＦＩＲフィルタに入力され、ＦＩＲフィルタの出力は加算器へ出力される。ＦＩＲフィルタにはイコライザ回路も含めた伝送路のインパルス応答の係数が設定されている。【００２１】
ＴＨＰプリコーダ１４の出力はＤＡＣ１５によってアナログ信号に変換され、アンプ１６、ハイブリッド回路２０を介して送信される。送信側トレーニング制御回路１７は、例えば装置の電源投入時等にスイッチ１３をＰＮ信号発生回路１２に切り替え、伝送路にトレーニング信号を送出し、受信側の回路で適切なＴＨＰ係数を算出し、受信側から返送されてきたＴＨＰ係数データを受信して、ＴＨＰプリコーダ１４に設定する。また、信号伝送中においても、受信回路側における信号の評価結果に基づきＴＨＰプリコーダ１４の係数の調整を行ってもよい。【００２２】
次に、受信回路について説明する。受信回路３０は、可変利得アンプ３１、本発明によるＡ／Ｄ変換器３２、シンボル同期回路３３、イコライザ回路３４、レベル判定回路３５、ＴＨＰデコーダ３６、符号逆変換回路３７、受信側トレーニング制御回路３８等からなる。
可変利得アンプ３１は、Ａ／Ｄ変換器３２の出力信号のレベルが送信回路のＤＡＣ１５の入力信号と同じ信号レベルになるように、受信された信号を増幅する。シンボル同期回路３３は受信信号から同期信号を再生し、本発明のＡ／Ｄ変換器３２は受信信号をＡ／Ｄ変換する。【００２３】
イコライザ回路３４は公知のＦＩＲ形式のデジタルフィルタ回路である。レベル判定回路３５は受信信号が多値のどの領域内にあるかを判定する回路であり、ＴＨＰデコーダ３６は、ＴＨＰプリコーダ内のモジュロ演算器と同一の特性を有するモジュロ演算回路である。符号逆変換器３７はＴＨＰデコーダ３６の出力を元のビット情報に逆変換する。【００２４】
受信側トレーニング制御回路３８は、送信側トレーニング制御回路１７と共働して、トレーニング信号を使用して可変利得アンプ３２の利得やイコライザ回路３４を調整する。また、データ通信中に信号が信号配置の中心レベルからどちら側にどの程度ずれているかというような、より精細な信号評価情報を取得して、評価値が向上するように、可変利得アンプ３１、イコライザ回路３４、送信側のＴＨＰプリコーダ１４等の調整可能な係数を例えば遺伝的アルゴリズムに基づいて同時に調整するようにしてもよい。【００２５】
図２は、本発明のＡ／Ｄ変換器３２の構成を示すブロック図である。Ａ／Ｄ変換器３２は、入力アナログ信号をデジタル信号に変換する主Ａ／Ｄ変換手段である主Ａ／Ｄ変換器４０、入力アナログ信号を微分処理する微分手段である微分回路４１、微分手段の出力信号をデジタル信号に変換する補助Ａ／Ｄ変換手段である補助Ａ／Ｄ変換器４２、主Ａ／Ｄ変換手段および補助Ａ／Ｄ変換手段の出力デジタル信号をアドレスとして入力し、補正値あるいは補正された出力値を出力する記憶手段である補正値メモリ４３、記憶手段から出力される補正値と前記主Ａ／Ｄ変換手段から出力されるデジタル信号とを加算する加算手段である加算器４４、タイミング生成回路４５、記憶手段に情報を書き込む書込手段であるメモリ書込回路４６を備えている。【００２６】
図４は、主Ａ／Ｄ変換器４０の構成例を示すブロック図である。主Ａ／Ｄ変換器４０としては例えば図４に示すようなフラッシュ型のＡ／Ｄ変換回路を採用可能である。入力信号は複数（例えば１２８個）のコンパレータ６０全ての一方の入力端子に並列に入力されている。コンパレータ６０の他方の入力端子には基準電圧を抵抗群６１によって等分圧した基準電圧が印加されている。コンパレータ６０の出力はラッチ回路６２によってラッチされ、エンコーダ６３によって例えば７ビットのバイナリーコードに変換されて出力される。【００２７】
図３は、微分回路４１の構成例を示すブロック図である。微分回路４１としては、例えば図３に示すような積分型微分回路を採用可能である。この積分型微分回路は差動入出力端子を備えた利得が１の２つのアンプ５０、５１を備え、一方のアンプ５０には入力信号をそのまま入力し、他方のアンプ５１には、入力信号を抵抗５２、５３およびコンデンサ５４、５５からなる積分回路を介して入力する。そして、それぞれのアンプ５０、５１の出力端子同士は逆極性で接続されている。この結果、出力信号としては、アンプ５０の出力信号（＝入力信号）から入力信号の積分信号を減算した信号、即ち入力信号の微分信号が得られる。なお、微分回路として他の公知の微分回路を採用してもよい。【００２８】
補助Ａ／Ｄ変換器４２は、例えば出力が４ビット程度の主Ａ／Ｄ変換器４０よりも精度の低いもので足りる。補助Ａ／Ｄ変換器４２としては、例えば図４に示すようなフラッシュ型のＡ／Ｄ変換回路など、主Ａ／Ｄ変換器４０と同様の構成を採用可能である。【００２９】
補正値メモリ４３は、例えばアドレス入力として１１ビット、データ出力として４ビットを有するメモリである。メモリの種類としては、フラッシュメモリ等の書き替え可能な不揮発性メモリ、ＲＡＭなどを使用可能である。
また、補正値を決定した後に変更の必要がない場合には、マスクＲＯＭ、フューズ型ＲＯＭ等を使用可能である。【００３０】
図２に示す構成においては、補正値メモリ４３には主Ａ／Ｄ変換器４０から出力されるデジタル信号の補正値が記憶されており、読み出された補正値は加算器４４により主Ａ／Ｄ変換器４０から出力されるデジタル信号と加算されて出力される。補正値は例えば４ビットであり、主Ａ／Ｄ変換器４０から出力されるデジタル信号が７ビットの整数であるものとすれば、補正値は例えば小数点以下２ビット、整数部分２ビットからなる。従って、補正出力データは、整数部７ビット、小数部２ビットの計９ビットとなる。【００３１】
なお、補正出力値は、主Ａ／Ｄ変換器４０および補助Ａ／Ｄ変換器４２から出力されるデジタル信号（アドレス情報）によって一意に決まるので、例えば９ビットの補正出力値を補正値メモリ４３に書き込んでおいてもよい。このようにすれば、加算器４４は不要となる。【００３２】
タイミング生成回路４５は、Ａ／Ｄ変換器に入力されるクロック信号に基づき、主Ａ／Ｄ変換器４０および補助Ａ／Ｄ変換器４２にそれぞれラッチパルスを供給する。通常は、主Ａ／Ｄ変換器４０のサンプリングタイミングと補助Ａ／Ｄ変換器４２のサンプリングタイミングが同じになるようにする。【００３３】
メモリ書込回路４６は、メモリとしてフラッシュメモリなどの書き替え可能なメモリを採用した場合に、Ａ／Ｄ変換器を製造した後の出荷時に、あるいは装置に組み込まれた後の伝送トレーニング時やデータ伝送中、その他Ａ／Ｄ変換器の校正時において補正値メモリ４３の内容を書き替えるための回路である。【００３４】
図５は、本発明におけるＡ／Ｄ変換器の調整システムの構成を示すブロック図である。発振回路７０は、ＧＡ（遺伝的アルゴリズム）調整制御装置（ＰＣ）７７からの制御に基づき、所望の周波数の正弦波アナログ信号を発生する。可変利得アンプ７１は、ＧＡ調整制御装置７７からの制御に基づき、正弦波アナログ信号を所望の振幅に増幅する。この信号はバンドパスフィルタ（ＢＰＦ）７２を経て加算器７３に入力される。【００３５】
直流バイアス発生回路７４は、ＧＡ調整制御装置７７からの制御に基づき、所望の直流電圧を発生し、この直流電圧は加算器７３によって正弦波アナログ信号と加算され、Ａ／Ｄ変換器３２へ出力される。【００３６】
タイミング信号発生回路７５は、例えば正弦波アナログ信号のゼロクロス点を検出し、そこから、ＧＡ調整制御装置７７から指示された時間だけ経過後にクロック信号を発生する。Ａ／Ｄ変換器３２はこのクロック信号に基づき信号をサンプリングしてＡ／Ｄ変換し、デジタル出力データを出力する。【００３７】
バッファ回路７６はタイミング信号発生回路７５から出力されるラッチパルスに基づき、Ａ／Ｄ変換器３２のデジタル出力データをラッチしてＧＡ調整制御装置７７へ出力する。ＧＡ調整制御装置７７は更に、Ａ／Ｄ変換器３２のメモリ書込回路４６を介して補正値メモリ４３に補正値データを書き込むことができるように構成されている。【００３８】
なお、Ａ／Ｄ変換器３２への入力信号を発生させる回路としては、上記した構成以外に例えば高速のＤ／Ａ変換器をＧＡ調整制御装置７７によって制御することによりアナログ信号を生成する構成でもよい。【００３９】
図６は、本発明における調整システムの処理内容を示すフローチャートである。この処理は例えば製造したＡ／Ｄ変換器の補正値メモリの内容を決定するためにＧＡ調整制御装置７７によって実行されるものであり、遺伝的アルゴリズム（ＧＡ）により補正値の調整を行う。【００４０】
Ｓ１０においては個体数分の領域の確保等の初期化を行い、Ｓ１１においては、複数の遺伝子（＝補正値）を持つ個体の初期集団の発生を行う。遺伝子の数は例えば８５個とし、横軸を主Ａ／Ｄ変換器４０の出力、縦軸を補助Ａ／Ｄ変換器４２の出力とする２次元平面においてむらなく均等に分布するように選択する。即ち、主Ａ／Ｄ変換器４０の出力の上位４ビット＋１および補助Ａ／Ｄ変換器４２の出力の上位２ビット＋１の組み合わせ（１７×５＝８５個）に基づくアドレス位置の補正値を遺伝子の値とする。遺伝子の初期値としては、補正値として取り得る範囲内において均等に分布するようにそれぞれの値をランダムに指定する。【００４１】
Ｓ１２においては、未評価の個体の１つを選択し、個体内の遺伝子の補正値８５個に基づいて補間演算を行い、補正値メモリ４３に書き込む全ての補正値（アドレス１１ビット＝２０４８個）を算出し、Ａ／Ｄ変換器３２内の補正値メモリ４３に書き込む。
例えば前記２次元平面における補助Ａ／Ｄ変換器４２の出力が「０１，００」である行において、例えば遺伝子である主Ａ／Ｄ変換器４０の出力が「０１１０，０００」と「０１１１，０００」の場合の補正値の間には７個の補正値が存在する。従って、この７個の補正値を両端の補正値である遺伝子の値から周知の直線補間演算により求める。この補間演算を主Ａ／Ｄ変換器４０の出力の上位４ビットおよび補助Ａ／Ｄ変換器４２の出力の上位２ビットの全ての組み合わせについて実行することにより、補助Ａ／Ｄ変換器４２の出力の下位２ビットが「００」である全ての行の補正値が生成される。
次に、補正値が算出された行と行の間にある補正値を上下の行の補正値から直線補間演算によって求める。この演算を全ての列について実行することにより、全ての補正値が算出される。【００４２】
Ｓ１３においては、ＧＡ調整制御装置７７が発振回路７０、可変利得アンプ７１、直流バイアス発生回路７４、タイミング信号発生回路７５を制御することにより、Ａ／Ｄ変換器に特定の補正値と対応するような所望の入力信号およびクロック信号を加える。Ｓ１４においては、バッファ回路７６を介してＡ／Ｄ変換器３２から出力信号を読み込む。【００４３】
Ｓ１５においては、全ての測定点について測定が完了したか否かが判定され、判定結果が否定の場合にはＳ１３に移行するが、肯定の場合にはＳ１６に移行する。なお、測定点については、全ての補正値に対応する点としてもよいし、遺伝子と対応する点のみを測定してもよい。【００４４】
Ｓ１６においては、当該個体に関する各測定点における誤差を求め、その自乗平均値を評価値とする。従って値が小さいほど良い評価となる。なお、入力信号の値は、信号の周波数、振幅値、直流バイアス値、クロックタイミングから計算により求める。【００４５】
Ｓ１７においては、全ての個体について評価済みか否かが判定され、判定結果が否定の場合にはＳ１２に移行するが、肯定の場合にはＳ１８に移行する。なおＳ１３〜Ｓ１５の処理は最初は全ての個体について行われるが、２巡目以降は新たに生成された個体か遺伝子が変更された個体についてのみ実行される。【００４６】
Ｓ１８においては、個体の選択淘汰処理が実行される。即ち、個体を評価値順に並べて、評価の低い所定数の個体を母集団から削除する。Ｓ１９においては、交叉処理が実行される。即ち、二つの親個体からなるペアを所定数だけランダムに選択（複写）し、個々の遺伝子をペアの二つの個体のいずれかからコピーして新たな子個体を作る。なお、個々の遺伝子についてどちらの親個体からコピーするかはランダムに決定する。また、新たに生成する個体数はＳ１８における削除数と同じ数とする。【００４７】
Ｓ２０においては、突然変異処理が実行される。即ち、個体をランダムに所定数だけ選択して、各個体においてランダムに選択した所定数の遺伝子について、その遺伝子である補正値をランダムに変化させる突然変異処理を実行し、新たな個体を母集団の元の個体と置き換える。【００４８】
Ｓ２１においては、評価基準を満たすか否かが判定され、判定結果が否定の場合にはＳ１２に移行するが、肯定の場合には処理を終了する。即ち、最も良い評価値が所定値以上か（誤差の自乗平均値が所定値以下か）否かが判定され、終了する場合には、その時点で最も評価の高い個体の遺伝子を補正値として採用する。
【実施例２】
【００４９】
図７は、本発明のＡ／Ｄ変換器３２の実施例２の構成を示すブロック図である。実施例１と同じ構成の回路には同じ番号を付してある。Ａ／Ｄ変換器３２は、入力信号をデジタル信号に変換する主Ａ／Ｄ変換手段である主Ａ／Ｄ変換器４０、前記主Ａ／Ｄ変換手段とは異なるタイミングで動作する補助Ａ／Ｄ変換手段である補助Ａ／Ｄ変換器８０、前記主Ａ／Ｄ変換手段および前記補助Ａ／Ｄ変換手段からの出力デジタル信号をアドレスとして入力し、補正値あるいは補正された出力値を出力する記憶手段である補正値メモリ４３、記憶手段から出力される補正値と前記主Ａ／Ｄ変換手段から出力されるデジタル信号とを加算する加算手段である加算器４４、補助Ａ／Ｄ変換手段に主Ａ／Ｄ変換手段とは異なるタイミング信号を供給するタイミング信号生成手段であるタイミング生成回路８１、記憶手段に情報を書き込む書込手段であるメモリ書込回路４６を備えている。【００５０】
図９は、主Ａ／Ｄ変換器４０および補助Ａ／Ｄ変換器８０の構成例を示すブロック図である。主Ａ／Ｄ変換器４０としては例えば図４に示すようなフラッシュ型のＡ／Ｄ変換回路を採用可能である。入力信号は複数（例えば１２８個）のコンパレータ６０全ての一方の入力端子に並列に入力されている。コンパレータ６０の他方の入力端子には基準電圧を抵抗群６１によって等分圧した基準電圧が印加されている。コンパレータ６０の出力はラッチ回路６２によってラッチされ、エンコーダ６３によって例えば７ビットのバイナリーコードに変換されて出力される。【００５１】
補助Ａ／Ｄ変換器８０は、例えば出力が４ビット程度と主Ａ／Ｄ変換器４０よりも精度の低いもので足りる。補助Ａ／Ｄ変換器８０としては、図４に示すように、主Ａ／Ｄ変換器４０とコンパレータ６０を共用し、コンパレータ６０の出力信号の一部、即ち上位４ビットの出力に必要な出力信号のみをラッチ回路６４によってラッチする。ラッチ回路６４の出力はエンコーダ６５によって例えば４ビットのバイナリーコードに変換されて出力される。【００５２】
補正値メモリ４３は、例えばアドレス入力として１１ビット、データ出力として４ビットを有するメモリである。メモリの種類としては、フラッシュメモリ等の書き替え可能な不揮発性メモリ、ＲＡＭなどを使用可能である。また、補正値を決定した後に変更の必要がない場合には、マスクＲＯＭ、フューズ型ＲＯＭ等を使用可能である。【００５３】
図７に示す構成においては、補正値メモリ４３には主Ａ／Ｄ変換器４０から出力されるデジタル信号の補正値が記憶されており、読み出された補正値は加算器４４により主Ａ／Ｄ変換器４０から出力されるデジタル信号と加算されて出力される。補正値は例えば４ビットであり、主Ａ／Ｄ変換器４０から出力されるデジタル信号が７ビットの整数であるものとすれば、補正値は例えば小数点以下２ビット、整数部分２ビットからなる。従って、補正出力データは、整数部７ビット、小数部２ビットの計９ビットとなる。【００５４】
なお、補正出力値は、主Ａ／Ｄ変換器４０および補助Ａ／Ｄ変換器８０から出力されるデジタル信号（アドレス情報）によって一意に決まるので、例えば９ビットの補正出力値を補正値メモリ４３に書き込んでおいてもよい。このようにすれば、加算器４４は不要となる。【００５５】
図８は、主Ａ／Ｄ変換器４０および補助Ａ／Ｄ変換器８０に供給されるラッチパスルを示す説明図である。タイミング生成回路８１は、Ａ／Ｄ変換器に入力されるクロック信号に基づき、周知の任意の遅延回路を使用して主Ａ／Ｄ変換器４０および補助Ａ／Ｄ変換器８０にそれぞれラッチパルスＴｍおよびＴｓを供給する。この例においてはＴｍはクロック信号をそのまま使用し、ＴｓはＴｍよりも所定の時間Ｔｄだけ遅延して発生する。クロック信号は所定の周期Ｔｃ毎に入力されるので、Ｔｄを変えることによりＴｓをＴｍの直前あるいは直後に発生するように設定することが可能である。【００５６】
メモリ書込回路４６は、メモリとしてフラッシュメモリなどの書き替え可能なメモリを採用した場合に、Ａ／Ｄ変換器を製造した後の出荷時に、あるいは装置に組み込まれた後の伝送トレーニング時やデータ伝送中、その他Ａ／Ｄ変換器の校正時において補正値メモリ４３の内容を書き替えるための回路である。
なお、実施例２におけるＡ／Ｄ変換器の調整システムの構成や調整方法については前述した実施例１における図５、６と同様のシステムや方法を採用可能である。【００５７】
以上、実施例を開示したが、本発明には以下に示すような変形例も考えられる。本発明のＡ／Ｄ変換装置にはフラッシュ型に代表される一括変換型のＡ／Ｄ変換回路が特に好適であり、実施例においては、フラッシュ型のＡ／Ｄ変換回路を使用する例を開示したが、サンプリング回路を併用するパイプライン型あるいは逐次比較型などの他の型のＡ／Ｄ変換回路も採用可能である。
実施例においては、補正値の調整を遺伝的アルゴリズムによって調整する例を開示したが、他の確率的探索手法のアルゴリズムを用いてもよいし、全ての補正値を測定に基づいて決定してもよい。【００５８】
Ａ／Ｄ変換器のＩＣを製作し、補正値が決定された後には、補正値メモリ４３として補正値が予め格納されたマスクＲＯＭを使用してＡ／Ｄ変換器のＩＣを製造するようにしても良い。また、補正値メモリ４３に現在設定されている補正値のデータを外部に読み出す読み出し回路を備えていてもよい。【００５９】
実施例においては、主Ａ／Ｄ変換器４０の出力信号は例えば７ビットのバイナリーコードに符号化して出力し、補正値メモリ４３にアドレス信号として供給される例を開示したが、Ａ／Ｄ変換器をＩＣ化する場合には、主Ａ／Ｄ変換器４０内のラッチ回路６２の出力信号を補正値メモリ４３内におけるデコードされた選択信号として利用することにより、主Ａ／Ｄ変換器４０内のエンコーダ６３や補正値メモリ４３内のアドレス信号デコード回路が省略できる。
更に、ラッチ回路６４の出力信号を補正値メモリ４３内において並列に読み出された補正出力データの選択信号として利用することにより、補助Ａ／Ｄ変換器８０内のエンコーダ６５や補正値メモリ４３内のアドレス信号デコード回路が省略できると共に補正による信号遅延を最小限にできる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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