【手続補正書】
【提出日】令和2年6月4日(2020.6.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
レーダーハードウェアアクセラレータ（ＨＷＡ）であって、
高速フーリエ変換（ＦＦＴ）エンジンを含み、
前記ＦＦＴエンジンが、
事前処理されたサンプルを生成するために、干渉緩和と、有限インパルス応答（ＦＩＲ）フィルタリングと、出力バッファも含むスプリットアクセラレータローカルメモリ内のＡＤＣバッファから受信したレーダーデータサンプルを事前プログラムされた複素スカラーで又は内部ルックアップテーブル（ＬＵＴ）からの特定されたサンプルで乗算することとの少なくとも１つを提供する前処理ブロックと、
前記前処理されたサンプルをウィンドウベクトルで乗算するウィンドイングプラスＦＦＴブロック（ウィンドウされたＦＦＴブロック）であって、その後、フーリエ変換されたサンプルを生成するためにＦＦＴを実行するＦＦＴブロックにより処理する、前記ウィンドイングプラスＦＦＴブロック（ウィンドウされたＦＦＴブロック）と、
前記フーリエ変換されたサンプルの大きさを演算する後処理ブロックと、
を含み、
前記前処理ブロックと前記ウィンドウされたＦＦＴブロックと前記後処理ブロックとが１つのストリーミング直列データ経路において接続される、レーダーＨＷＡ。
【請求項２】
請求項１に記載のレーダーＨＷＡであって、
前記ストリーミング直列データ経路に平行な一定誤警報率（ＣＦＡＲ）検出経路におけるＣＦＡＲエンジンであって、バックグラウンドに対するレーダーターゲット反射（ｒｅｔｒｕｎｓ）を検出するために、対数大きさ前処理ブロックとＣＦＡＲ検出器とを含む、前記ＣＦＡＲエンジンを更に含む、レーダーＨＷＡ。
【請求項３】
請求項１に記載のレーダーＨＷＡであって、
前記前処理ブロックと前記ウィンドウされたＦＦＴブロックと前記後処理ブロックとの任意の組み合わせに対してイネーブル／バイパスする独立したマルチプクレス制御を提供するために、前記前処理ブロックと前記ウィンドウされたＦＦＴブロックと前記後処理ブロックとが独立したイネーブル（ＥＮ）回路を含む、レーダーＨＷＡ。
【請求項４】
請求項１に記載のレーダーＨＷＡであって、
少なくとも半導体表面を提供する基板を更に含み、前記レーダーＨＷＡが前記半導体表面において形成される、レーダーＨＷＡ。
【請求項５】
請求項１に記載のレーダーＨＷＡであって、
前記ＡＤＣバッファと前記出力バッファとがいずれも分離メモリである、レーダーＨＷＡ。
【請求項６】
請求項２に記載のレーダーＨＷＡであって、
前記ＣＦＡＲ検出経路が、共有メモリとロジックとのうちの少なくとも１つを前記ＦＦＴエンジンと共有する、レーダーＨＷＡ。
【請求項７】
レーダーサブシステムであって、
レーダーデータサンプルストリームをストアするＡＤＣ入力バッファ（ＡＤＣバッファ）と、出力バッファとを含むスプリットアクセラレータローカルメモリと、
前記ＡＤＣバッファに結合され、前記レーダーデータサンプルストリームを受信して前記レーダーデータサンプルストリームを処理するレーダーハードウェアアクセラレータ（ＨＷＡ）であって、
高速フーリエ変換（ＦＦＴ）エンジンであって、
事前処理されたサンプルを生成するために、干渉緩和と、有限インパルス応答（ＦＩＲ）フィルタリングと、前記レーダーデータサンプルストリームを事前プログラムされた複素スカラーで又は特定されたサンプルからの内部ルックアップテーブル（ＬＵＴ）で乗算することとの少なくとも１つを提供する前処理ブロックと、
前記前処理されたサンプルをウィンドウベクトルで乗算するウィンドイングプラスＦＦＴブロック（ウィンドウされたＦＦＴブロック）であって、その後、フーリエ変換されたサンプルを生成するためにＦＦＴを実行するＦＦＴブロックにより処理する、前記ウィンドイングプラスＦＦＴブロック（ウィンドウされたＦＦＴブロック）と、
後処理されたレーダーデータを生成するために前記フーリエ変換されたサンプルの大きさを演算する後処理ブロックと、
を含み、
前記前処理ブロックと前記ウィンドウされたＦＦＴブロックと前記後処理ブロックとが１つのストリーミング直列データ経路において接続され、前記後処理ブロックの出力が前記後処理されたレーダーデータを前記出力バッファに転送するために前記出力バッファの入力に結合される、前記ＦＦＴエンジンを含む、前記レーダーＨＷＡと、
状態機械に結合されるパラメータセット構成メモリであって、いずれも、前記前処理ブロックと前記ウィンドウされたＦＦＴブロックと前記後処理ブロックとを制御するために、前記アクセラレータローカルメモリと外部メモリとの間の演算とデータ搬送との連鎖シーケンスの実行のためのパラメータセットをシーケンス処理するためにバスにより前記ＦＦＴエンジンに結合される、前記パラメータセット構成メモリと、
を含む、レーダーサブシステム。
【請求項８】
請求項７に記載のレーダーサブシステムであって、
前記状態機械がパラメータセットベースの状態機械であり、前記パラメータセットがプログラム可能であり、前記パラメータセットが前記オペレーションの或るセットを実施するように前記レーダーＨＷＡを構成するためのものであり、前記パラメータセットを実行するシーケンスが定義される、レーダーサブシステム。
【請求項９】
請求項７に記載のレーダーサブシステムであって、
前記ストリーミング直列データ経路に平行な一定誤警報率（ＣＦＡＲ）検出経路におけるＣＦＡＲエンジンであって、バックグラウンドに対するレーダーターゲット反射を検出するために、対数大きさ前処理ブロックとＣＦＡＲ検出器とを含む、前記ＣＦＡＲエンジンを更に含む、レーダーサブシステム。
【請求項１０】
請求項７に記載のレーダーサブシステムであって、
前記ＡＤＣバッファと前記出力バッファとがいずれも分離メモリである、レーダーサブシステム。
【請求項１１】
請求項７に記載のレーダーサブシステムであって、
少なくとも半導体表面を提供する基板を更に含み、前記レーダーＨＷＡが前記半導体表面において形成される、レーダーサブシステム。
【請求項１２】
請求項７に記載のレーダーサブシステムであって、
前記前処理ブロックと前記ウィンドウされたＦＦＴブロックと前記後処理ブロックとの任意の組み合わせに対してイネーブル／バイパスする独立したマルチプクレス制御を提供するために、前記前処理ブロックと前記ウィンドウされたＦＦＴブロックと前記後処理ブロックとが独立したイネーブル（ＥＮ）回路を含む、レーダーサブシステム。
【請求項１３】
レーダーサブシステムであって、
レーダーデータサンプルストリームをストアするＡＤＣ入力バッファ（ＡＤＣバッファ）と、出力バッファとを含むスプリットアクセラレータローカルメモリと、
前記ＡＤＣバッファに結合され、前記レーダーデータサンプルストリームを受信して前記レーダーデータサンプルストリームを処理するレーダーハードウェアアクセラレータ（ＨＷＡ）であって、
高速フーリエ変換（ＦＦＴ）エンジンであって、
事前処理されたサンプルを生成するために、干渉緩和と、有限インパルス応答（ＦＩＲ）フィルタリングと、前記レーダーデータサンプルストリームを事前プログラムされた複素スカラーで又は特定されたサンプルからの内部ルックアップテーブル（ＬＵＴ）で乗算することとの少なくとも１つを提供する前処理ブロックと、
前記前処理されたサンプルをウィンドウベクトルで乗算するウィンドイングプラスＦＦＴブロック（ウィンドウされたＦＦＴブロック）であって、その後、フーリエ変換されたサンプルを生成するためにＦＦＴを実行するＦＦＴブロックにより処理する、前記ウィンドイングプラスＦＦＴブロック（ウィンドウされたＦＦＴブロック）と、
後処理されたレーダーデータを生成するために前記フーリエ変換されたサンプルの大きさを演算する後処理ブロックと、
を含み、
前記前処理ブロックと前記ウィンドウされたＦＦＴブロックと前記後処理ブロックとが１つのストリーミング直列データ経路において接続され、前記後処理ブロックの出力が前記後処理されたレーダーデータを前記出力バッファに転送するために前記出力バッファの入力に結合される、前記ＦＦＴエンジンを含む、前記レーダーＨＷＡと、
状態機械に結合されるパラメータセット構成メモリであって、いずれも、前記前処理ブロックと前記ウィンドウされたＦＦＴブロックと前記後処理ブロックとを制御するために、前記アクセラレータローカルメモリと外部メモリとの間の演算とデータ搬送との連鎖シーケンスの実行のためのパラメータセットをシーケンス処理するためにバスにより前記ＦＦＴエンジンに結合される、前記パラメータセット構成メモリと、
を含み、
前記状態機械がパラメータセットベースの状態機械であり、前記パラメータセットがプログラム可能であり、前記パラメータセットが前記オペレーションの或るセットを実施するように前記レーダーＨＷＡを構成するためのものであり、前記パラメータセットを実行するシーケンスが定義され、
前記レーダーサブシステムが、２Ｄメモリインデックスを用いるように構成され、
前記パラメータセットの各々が、第１のレーダーデータサンプルストリームと後続の第２のレーダーデータサンプルストリームとを含む前記レーダーデータサンプルストリームのうちの複数のレーダーデータサンプルストリームに対する前記オペレーションのうちの特定のオペレーションを実施し、
前記レーダーデータサンプルストリームの各々の後続のサンプルの間の分離と、前記第１のレーダーデータサンプルストリームの初期サンプルと前記第２のレーダーデータサンプルストリームの初期サンプルとの間の分離と、前記オペレーションの各々に対する複数の前記レーダーデータサンプルストリームとが前記パラメータセットを介して構成可能である、レーダーサブシステム。
【請求項１４】
レーダーハードウェアアクセラレータ（ＨＷＡ）を用いる（ＦＭＣＷ）レーダー信号処理の方法であって、
ＡＤＣ入力バッファ（ＡＤＣバッファ）からのレーダーデータサンプルストリームを高速フーリエ変換（ＦＦＴ）エンジンを含む前記レーダーＨＷＡに結合することであって、前記ＦＦＴエンジンが、レンジＦＦＴデータを含む後処理されたレーダーデータを生成するために、前記レーダーデータサンプルストリームを受信して処理し、前記受信して処理することが、干渉閾値設定とウィンドウイングＦＦＴとレンジＦＦＴとのうち少なくとも１つを含む計算を含む、前記結合することと、
前記後処理されたレーダーデータを出力バッファにストリーミングすることと、
前記出力バッファからの前記レンジＦＦＴデータをダイレクトメモリアクセス（ＤＭＡ）を介して外部メモリに転送することであって、前記ＤＭＡが前記レーダーＨＷＡにより自動でトリガされる、前記転送することと、
複数のアンテナにより受信されて複数チャープにわたる前記レーダーデータサンプルストリームに対して、前記結合することと前記計算することと前記ストリーミングすることと前記転送することとを反復することと、
を含み、
前記複数のアンテナから生じて複数チャープにわたる前記レンジＦＦＴデータに対して更なる処理が実施され、前記更なる処理が、
前記外部メモリから前記出力バッファにブロック毎に転送することであって、各前記ブロックが第１のレンジゲートと少なくとも第２のレンジゲートとのためのデータを含む、前記転送することと、
前記第１のレンジゲートに対応する前記レーダーＨＷＡを用いて複数のドップラーＦＦＴを実行することであって、前記ドップラーＦＦＴが前記第１のレンジゲートにおける前記複数のアンテナの各々に対して演算される、前記実行することと、
前記第１のレンジゲートに対応する前記複数のアンテナの各々に対する前記ドップラーＦＦＴの結果に対して絶対値オペレーションを実施し、前記複数のアンテナにわたる前記絶対値オペレーションの結果を加算することと、
少なくとも前記第２のレンジゲートに対応する前記データブロックからの後続のデータブロックに対して前記更なる処理を反復することと、
を含む、方法。
【請求項１５】
請求項１４に記載の方法であって、
前記レンジＦＦＴデータを転送することが転置方式で実施される、方法。
【請求項１６】
請求項１４に記載の方法であって、
ストリーミング直列データ経路に平行なＣＦＡＲ検出経路における一定誤警報率（ＣＦＡＲ）エンジンを用いてバックグラウンドに対するレーダーターゲット反射を検出することであって、前記ＣＦＡＲエンジンが対数大きさ前処理ブロックとＣＦＡＲ検出器とを含む、前記検出することを更に含む、方法。
【請求項１７】
請求項１４に記載の方法であって、
前記レーダーＨＷＡへのデータ転送と前記レーダーＨＷＡからのデータ転送とのためのインデックスメモリアドレス指定を更に含む、方法。
【請求項１８】
請求項１４に記載の方法であって、
前記ＦＦＴエンジンが、
事前処理されたサンプルを生成するために、干渉緩和と、出力バッファも含むスプリットアクセラレータローカルメモリ内のＡＤＣバッファから受信したレーダーデータサンプルを事前プログラムされた複素スカラーで又は内部ルックアップテーブル（ＬＵＴ）からの特定されたサンプルで乗算することとのうちの少なくとも１つを提供する前処理ブロックと、
前記前処理されたサンプルをウィンドウベクトルで乗算するウィンドイングプラスＦＦＴブロック（ウィンドウされたＦＦＴブロック）であって、その後、フーリエ変換されたサンプルを生成するためにＦＦＴを実行するＦＦＴブロックにより処理する、前記ウィンドイングプラスＦＦＴブロック（ウィンドウされたＦＦＴブロック）と、
後処理ブロック前記フーリエ変換されたサンプルの大きさを演算するために、前記フーリエ変換されたサンプルの大きさを演算する後処理ブロックと、
を含み、
前記前処理ブロックと前記ウィンドウされたＦＦＴブロックと前記後処理ブロックとが１つのストリーミング直列データ経路において接続される、方法。
【請求項１９】
請求項１８に記載の方法であって、
前記前処理ブロックと前記ウィンドウされたＦＦＴブロックと前記後処理ブロックとの任意の組み合わせに対してイネーブル／バイパスする独立したマルチプクレス制御を提供するために、前記前処理ブロックと前記ウィンドウされたＦＦＴブロックと前記後処理ブロックとが独立したイネーブル（ＥＮ）回路を含む、方法。
【請求項２０】
請求項１４に記載の方法であって、
２Ｄメモリインデックスすることを更に含み、
前記パラメータセットの各々が、第１のレーダーデータサンプルストリームと後続の第２のレーダーデータサンプルストリームとを含む前記レーダーデータサンプルストリームのうちの複数のレーダーデータサンプルストリームに対して特定のオペレーションを実施し、
前記レーダーデータサンプルストリームの各々の後続のサンプルの間の分離と、前記第１のレーダーデータサンプルストリームの初期サンプルと前記第２のレーダーデータサンプルストリームの初期サンプルとの間の分離と、前記オペレーションの各々に対する複数の前記レーダーデータサンプルストリームとが前記パラメータセットを介して構成可能である、方法。