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　特願２０１３−　３０７６８「遊技台」拒絶査定不服審判事件〔平成２５年　５月１６日出願公開、特開２０１３−　９０９８３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯・本願発明 
　本願は、平成１９年７月３１日に出願した特願２００７−１９８８３２号の一部を平成２２年７月８日に新たな特許出願（特願２０１０−１５５４５５号）とし、その一部を平成２３年１１月２５日に新たな特許出願（特願２０１１−２５７２３７号）とし、その一部を平成２４年３月１４日に新たな特許出願（特願２０１２−５６７１７号）とし、その一部を平成２５年２月２０日に新たな特許出願（特願２０１３−３０７６８号）としたものであって、平成２６年９月１７日付けで拒絶査定がなされ、それに対して、平成２６年９月３０日に拒絶査定不服審判の請求がなされると同時に明細書及び特許請求の範囲に係る手続補正がなされたものである。
　一方、当審において、平成２７年１１月１０日付けで拒絶理由を通知し、応答期間内である同年１２月１日に意見書及び手続補正書が提出されたところである。 
　そして、この出願の請求項１〜５に係る発明は、平成２７年１２月１日付け手続補正書により補正された特許請求の範囲の請求項１〜５に記載されたとおりのものであるところ、その請求項１に係る発明（以下「本願発明」という。）は、次のとおりのものと認める。 
　
「【請求項１】
　遊技制御プログラムが記憶されているＲＯＭと、
　前記ＲＯＭを内蔵しているマイクロプロセッサと、
を備えた遊技台であって、
　前記遊技台は、ぱちんこ機またはスロットマシンであり、
　前記マイクロプロセッサは、ＣＰＵを内蔵しており、
　前記マイクロプロセッサは、リセット／割込みコントローラを内蔵しており、
　前記遊技制御プログラムは、前記ＣＰＵによって実行されるように構成されており、
　前記マイクロプロセッサは、リセット入力用の端子が設けられており、
　前記リセット／割込みコントローラは、前記リセット入力用の端子にリセット信号の入力があったことに応じてシステムリセットを発生させるように構成されており、
　前記マイクロプロセッサは、ユーザモード（以下、「第二のモード」という。）で動作可能なプロセッサであり、
　前記マイクロプロセッサは、前記第二のモードに移行する前のモード（以下、「第一のモード」という。）において、セキュリティチェックを実行可能なプロセッサであり、
　前記第二のモードは、前記セキュリティチェックで異常なしの場合に、前記第一のモードから移行するように構成されており、
　前記マイクロプロセッサは、前記第一のモードにおいて、時間変化機能を実行可能なプロセッサであり、
　前記第一のモードとは、前記システムリセットの際に開始されるモードのことであり、
　前記マイクロプロセッサは、前記第一のモードにおいて、前記遊技制御プログラムを実行しないプロセッサであり、
　前記マイクロプロセッサは、前記第二のモードにおいて、前記セキュリティチェックを実行しないプロセッサであり、
　前記マイクロプロセッサは、前記第二のモードにおいて、前記時間変化機能を実行しないプロセッサであり、
　前記時間変化機能とは、前記第一のモードをランダムに延長する機能のことであり、
　前記第一のモードをランダムに延長する時間は、前記ＲＯＭに予め格納されている情報に基づいて決定される、
ことを特徴とする遊技台。」
　
２　刊行物 
（１）当審において通知した拒絶の理由に引用された特開２００６−３３３９５０号公報（以下、「刊行物１」という。）には、次の事項が図面とともに記載されている。 
　
（１−ａ）「【発明が解決しようとする課題】
【０００４】
　ところで、パチンコ機は、電源投入がなされると、電源基板からリセット信号が主制御基板のメインＣＰＵに出力され、該リセット信号の入力を契機に制御を開始（即ち、起動）するようになっている。このとき、メインＣＰＵは、記憶手段（ＲＡＭ）の記憶内容を初期化して制御を開始させることから、リセット信号入力後、１回り目の大当り抽選用乱数の初期値は必ず「０（零）」が設定される。このため、不正基板から前記リセット信号と同様の機能（役割）を果たす類似のリセット信号が出力された場合、大当り抽選用乱数の初期値には必ず「０」が設定されるので、大当りの発生タイミングが把握されてしまう。
【０００５】
　この発明は、このような従来技術に存在する問題点に着目してなされたものであり、その目的は、制御装置の起動を規制するタイミングを制御可能に構成すると共に、制御装置の起動タイミングをランダムに変更して大当りの発生タイミングの把握を困難にする遊技機を提供することにある。」
　
（１−ｂ）「【００１９】
　また、
電源基板２１には、リセット信号回路２６が設けられ
リセット信号回路２６は、電源供給の開始時（電源投入時或いは復電時）又は電源断信号Ｓの入力時に、主制御基板２２及びサブ制御基板２３に対してリセット信号Ｒｅを出力
　・・・
【００２１】
　次に、主制御基板２２の構成を説明する。
　
主制御基板２２には、メインＣＰＵ２２ａと、ＲＯＭ２２ｂ
が設けられている。
ＲＯＭ２２ｂには、パチンコ機１０を制御するための各種制御プログラム
が記憶されている
（１−ｃ）「【００２５】
　また、
主制御基板２２には、リセット入力回路
２２ｄが設けられている。リセット入力回路２２ｄは、電源基板２１のリセット信号回路２６に接続されており
【００２６】
　次に、主制御基板２２のメインＣＰＵ２２ａが実行する各種処理について説明する。
　まず、電源断処理プログラムに基づく処理について説明する。主制御基板２２（メインＣＰＵ２２ａ）は、電源断監視回路２５から電源断信号Ｓを入力すると、電源断処理プログラムに基づき、バックアップ処理を実行する。即ち、メインＣＰＵ２２ａは、電源断信号Ｓの入力を契機に電源断処理プログラムを実行し、電源断信号Ｓを入力していない場合には電源断処理プログラムを実行しない（バックアップ処理を実行しない）。バックアップ処理にてメインＣＰＵ２２ａは、ＲＡＭ２２ｃに記憶保持されている大当り判定用乱数の値などの各種制御情報に加えて、新たにレジスタ５５及びスタックポインタなどの制御情報をＲＡＭ２２ｃに記憶保持させる。また、メインＣＰＵ２２ａは、ＲＡＭ２２ｃにバックアップフラグ（電源投入時にＲＡＭ２２ｃに記憶保持されている制御情報が正しいか否かを判定するためのフラグ）を設定する。その後、メインＣＰＵ２２ａは、ＲＡＭ２２ｃへのアクセスを禁止し、リセット入力回路２２ｄ（リセット信号回路２６）から出力されたリセット信号Ｒｅが入力される（ハイレベル状態になる）まで待機する。そして、リセット信号Ｒｅを入力すると、メインＣＰＵ２２ａの動作は規制される。
【００２７】
　次に、メイン制御プログラムに基づく処理について説明する。
　主制御基板２２のリセット入力回路２２ｄは、電源供給の開始に伴いリセット信号回路２６から出力されたリセット信号Ｒｅを入力すると、メインＣＰＵ２２ａに対して所定の規制時間の間、リセット信号Ｒｅを継続出力する（ハイレベル状態に維持する）。そして、リセット入力回路２２ｄからのリセット信号Ｒｅの出力が停止され（ローレベル状態に遷移され）、
メインＣＰＵ２２ａへのリセット信号Ｒｅの入力が停止すると
メインＣＰＵ２２ａは起動し、メイン制御プログラム
を実行する
【００２８】
　メインＣＰＵ２２ａは、メイン制御プログラムに基づき、遊技中、所定周期（本実施形態では２ｍｓ）毎に実行する割込み処理プログラムの割込みを禁止に設定し、該割込み処理プログラムの実行を待機状態とする（ステップＭ１）。そして、メインＣＰＵ２２ａは、レジスタ、ポートなどの各種デバイスの初期設定を行う（ステップＭ２）。続いて、メインＣＰＵ２２ａは、ＲＡＭ２２ｃに記憶保持された各種制御情報（大当り判定用乱数の値、バックアップフラグなど）の消去を指示する初期化指示信号を入力したか否かを判定する（ステップＭ３）。そして、この判定結果が肯定の場合、即ち、初期化指示信号を入力していた場合、メインＣＰＵ２２ａは、ＲＡＭ２２ｃに記憶保持された各種制御情報を消去（クリア）する（ステップＭ４）。」
（１−ｄ）「【００４２】
　そして、本実施形態のパチンコ機１０では、
主制御基板２２のメインＣＰＵ２２ａとリセット入力回路２２ｄとの間には、リセット信号Ｒｅを中継する入力回路７１及びメインＣＰＵ２２ａの起動（制御の開始）を指示する指示回路Ｉが接続されている
【００４３】
　指示回路Ｉは、主制御基板２２に設けられており、主制御基板２２のリセット入力回路２２ｄに接続されている。そして、指示回路Ｉは、当該リセット入力回路２２ｄからリセット信号Ｒｅが入力されるようになっている。そして、指示回路Ｉには、タイミングジェネレータ５１（Timing Generator）と遅延回路５２が設けられており、当該タイミングジェネレータ５１及び遅延回路５２にリセット入力回路２２ｄからのリセット信号Ｒｅが入力されるようになっている。
【００４４】
　遅延回路５２は、タイミングジェネレータ５１と接続されている。そして、遅延回路５２は、リセット入力回路２２ｄから入力したリセット信号Ｒｅの信号レベルが異なる状態に遷移した場合、タイミングジェネレータ５１からの指示（信号）を受けた後にメインＣＰＵ２２ａ側（入力回路７１）に出力するリセット信号Ｒｅの信号レベルを異なる状態に遷移させる。すなわち、遅延回路５２は、入力したリセット信号Ｒｅを遅延してメインＣＰＵ２２ａ側（入力回路７１）に出力するようになっている。なお、リセット信号Ｒｅの信号レベルが異なる状態に遷移するとは、ハイレベル状態からローレベル状態へ遷移すること又はローレベル状態からハイレベル状態へ遷移することである。」
（１−ｅ）「【００５０】
　次に、入力回路７１について説明する。
　入力回路７１は、指示回路Ｉに入力されるリセット信号Ｒｅが指示回路Ｉに入力されると同時に入力されるようにリセット入力回路２２ｄに接続されている。すなわち、
リセット入力回路２２ｄは、指示回路Ｉ及び入力回路７１と接続しており
【００５１】
　この
入力回路７１は、１つのＯＲ回路から構成されている。すなわち、入力回路７１は、リセット入力回路２２ｄ及び指示回路Ｉのうち少なくとも何れか一方からリセット信号Ｒｅを入力しているときに、メインＣＰＵ２２ａに対してリセット信号Ｒｅを出力するように構成されている
（１−ｆ）「【００５３】
　以上のことから、本実施形態の指示回路Ｉは、不正防止回路（遊技機用不正防止回路）となる。また、第１カウンタ５４がカウンタ値を更新する更新手段となる。また、レジスタ５５がカウンタ値を取得する取得手段となる。また、第２カウンタ５６が判定値を更新する計測手段となる。また、遅延回路５２が、リセット信号Ｒｅを出力する出力手段となる。また、発振回路５３が、第１カウンタ５４に内部クロック信号を出力する第１信号生成手段となり、外部発振回路７０が、第２カウンタ５６に外部クロック信号を出力する第２信号生成手段となる。また、発振回路５３が、第１カウンタ５４に内部クロック信号を出力する第１発振回路となり、外部発振回路７０が、第２カウンタ５６に外部クロック信号を出力する第２発振回路となる。また、タイミングジェネレータ５１が、遅延回路５２に対してリセット信号Ｒｅの信号レベルを異なる状態に遷移させることを指示するタイミング指示回路となる。
【００５４】
　このように指示回路Ｉでは、リセット入力回路２２ｄから入力されるリセット信号Ｒｅの信号レベルが異なる状態に遷移したとき、レジスタ５５に第１カウンタ５４のカウンタ値を記憶させると共に、第２カウンタ５６に判定値を更新させる。タイミングジェネレータ５１は、判定値とカウンタ値が一致したとき、遅延回路５２にリセット信号Ｒｅの信号レベルを異なる状態に遷移させるように指示する。このため、リセット入力回路２２ｄから入力されるリセット信号Ｒｅの信号レベルが異なる状態に遷移したときにおけるカウンタ値によって、入力回路７１に出力されるリセット信号Ｒｅの遅延時間が左右される。
【００５５】
　そして、第１カウンタ５４は、指示回路Ｉ、すなわち、主制御基板２２に電源が供給されてから、カウンタ値を更新し続ける。このため、
リセット信号Ｒｅの信号レベルが異なる状態に遷移したときのカウンタ値は
乱数
リセット信号Ｒｅの遅延時間が一定でなくなる
指示回路ＩがメインＣＰＵ２２ａ側に出力するリセット信号Ｒｅの信号レベルを異なる状態に遷移させるタイミングまでの遅延時間は、一定でなくなる。
【００５６】
　そして、入力回路７１は、リセット入力回路２２ｄ又は指示回路Ｉからリセット信号Ｒｅを入力しているときに、メインＣＰＵ２２ａにリセット信号Ｒｅを出力するようになっている。このため、リセット信号Ｒｅの入力終了時のタイミングがリセット信号Ｒｅからのリセット信号Ｒｅの出力終了時よりもカウンタ値に基づき遅延することとなる。すなわち、
リセット信号Ｒｅの入力終了時のタイミング（メインＣＰＵ２２ａの起動タイミング）が一定でなくなることとなる
【００５７】
　このため、主制御基板２２へのリセット信号Ｒｅの入力を終了してからメインＣＰＵ２２ａが起動を開始し、大当り判定用乱数の更新を開始するまでの時間が一定でなくなり、リセット信号Ｒｅを主制御基板２２に入力してから時間を計測しても、大当りとなるタイミングを把握できなくなる。従って、不正リセット信号Ｒｅ１を主制御基板２２に入力してからの時間を計測しても大当りとなるタイミングを把握することができにくくなり、不正を防止できる。」
（１−ｇ）「【００６５】
　次に、指示回路Ｉにおいて、リセット信号Ｒｅの信号レベルが遷移するタイミングについて図５に基づき説明する。
　パチンコ機１０へ電源投入がされると（時点Ａ１）、リセット信号回路２６は、リセット入力回路２２ｄを介してリセット信号Ｒｅを入力回路７１及び指示回路Ｉに出力する。すなわち、入力回路７１及び指示回路Ｉに入力されるリセット信号Ｒｅの信号レベルは、ローレベル状態からハイレベル状態に遷移する。これにより、入力回路７１は、指示回路Ｉからリセット信号Ｒｅの入力が開始されていなくても、リセット入力回路２２ｄからリセット信号Ｒｅの入力が開始されれば、メインＣＰＵ２２ａへリセット信号Ｒｅの入力を即座に開始する。すなわち、指示回路Ｉから入力回路７１に入力されるリセット信号Ｒｅがローレベル状態であっても、リセット入力回路２２ｄから入力回路７１に入力されるリセット信号Ｒｅがハイレベル状態であれば、入力回路７１からメインＣＰＵ２２ａに入力されるリセット信号Ｒｅは、ローレベル状態から即座にハイレベル状態に遷移する。これにより、メインＣＰＵ２２ａの起動が規制される。
【００６６】
　なお、指示回路Ｉにリセット信号Ｒｅが入力されると、指示回路Ｉの機能により、カウンタ値に基づく遅延時間α１だけ遅延して入力回路７１に出力する（時点Ａ２）。すなわち、指示回路Ｉへのリセット信号Ｒｅがハイレベル状態に遷移すると、指示回路Ｉの機能により、カウンタ値に基づく遅延時間α１だけ遅延して入力回路７１へのリセット信号Ｒｅがハイレベル状態に遷移する。
【００６７】
　そして、電源投入後から時間Ｔ１＋Ｔ２経過後、リセット入力回路２２ｄは、リセット信号Ｒｅの出力を終了する（リセット信号Ｒｅをローレベル状態にする）。このため、入力回路７１及び指示回路Ｉに入力されるリセット信号Ｒｅの信号レベルがハイレベル状態からローレベル状態に遷移する（時点Ａ３）。これにより、タイミングジェネレータ５１は、レジスタ５５に第１カウンタ５４のカウンタ値を記憶するように指示をする。この指示を受けてレジスタ５５は、第１カウンタ５４のカウンタ値を記憶する。それと共に、タイミングジェネレータ５１は、第２カウンタ５６に対して初期値から判定値を更新させるように指示をする。この指示を受けて第２カウンタ５６は、更新用クロック信号の周期毎に判定値を初期値から更新する。そして、第２カウンタ５６は、判定値がレジスタ５５に記憶されたカウンタ値と一致すると、タイミングジェネレータ５１に対して判定値がカウンタ値に一致した旨を指示する。この指示を受けたタイミングジェネレータ５１は、遅延回路５２にリセット信号Ｒｅの信号レベルを異なる状態に遷移させるように指示する。
【００６８】
　この指示を受けた遅延回路５２は、メインＣＰＵ２２ａ側に出力するリセット信号Ｒｅの信号レベルをハイレベル状態からローレベル状態に遷移させる（時点Ａ４）。すなわち、遅延回路５２は、リセット入力回路２２ｄから入力したリセット信号Ｒｅの入力終了時（ローレベル状態に遷移したとき）のカウンタ値に更新用クロック信号の周期を乗じた時間α２だけ余分に入力回路７１へのリセット信号Ｒｅの入力を続けた後、当該リセット信号Ｒｅの入力を終了する（ローレベル状態に遷移させる）。
【００６９】
　このため、入力回路７１には、リセット入力回路２２ｄからリセット信号Ｒｅの入力終了後から時間α２が経過するまで、指示回路Ｉからリセット信号Ｒｅが入力され続ける。従って、入力回路７１は、時間α２が経過するまで（時点Ａ４となるまで）、メインＣＰＵ２２ａにリセット信号Ｒｅを出力し続ける（ハイレベル状態に維持する）。
【００７０】
　その後、
入力回路７１からメインＣＰＵ２２ａへのリセット信号Ｒｅの入力が終了すると
メインＣＰＵ２２ａの規制が解除され、起動を開始する
メインＣＰＵ２２ａは、初期化指示信号を入力していた場合又はＲＡＭ２２ｃの記憶内容が異常である場合、初期化処理を行う
（１−ｈ）段落【００２１】、【００２７】には、主制御基板２２には、メインＣＰＵ２２ａが設けられており、メインＣＰＵ２２ａはメイン制御プログラムを実行するものであることが記載されており、メイン制御プログラムを実行しているときをメイン制御プログラムを実行するモードということができるから、
主制御基板２２は、メインＣＰＵ２２ａが起動し、メイン制御プログラムを実行するモードで動作可能なものである
（１−ｉ）段落【００５５】、【００５６】から、
主制御基板２２には、メインＣＰＵ２２ａに出力するリセット信号Ｒｅの遅延時間が一定ではなくなることで、メインＣＰＵ２２ａの起動タイミングが一定ではなくなることとする指示回路Ｉが設けられている
メイン制御プログラムを実行するモードの前
　よって、以上の事項を総合すると、刊行物１には、次の発明が記載されていると認められる（以下、この発明を「刊行物１発明」という。）。 
　
「パチンコ機１０を制御するための各種制御プログラムを記憶されたＲＯＭ２２ｂと、
　前記ＲＯＭ２２ｂが設けられた主制御基板２２と、
を備えたパチンコ機１０であって、
　前記主制御基板２２にはメインＣＰＵ２２ａが設けられており、
　前記主制御基板２２には、指示回路Ｉ、入力回路７１、及びこれらに接続されたリセット入力回路２２ｄが設けられており、
　メイン制御プログラムは、メインＣＰＵ２２ａによって実行され、
　前記主制御基板２２に設けられた前記リセット入力回路２２ｄは、電源基板２１に設けられたリセット信号回路２６に接続されており、
　前記リセット信号回路２６は、電源供給の開始時（電源投入時或いは復電時）又は電源断信号Ｓの入力時に、主制御基板２２及びサブ制御基板２３に対してリセット信号Ｒｅを出力するものであり、
　主制御基板２２の入力回路７１は、リセット入力回路２１ｄ及び指示回路Ｉのうち少なくとも何れか一方からリセット信号Ｒｅが入力されているときに、メインＣＰＵ２２ａに対してリセット信号Ｒｅを入力し、
　入力回路７１からメインＣＰＵ２２ａへのリセット信号Ｒｅの入力が終了すると、メインＣＰＵ２２ａは起動を開始し、初期化指示信号を入力していた場合又はＲＡＭ２２ｃの記憶内容が異常である場合、初期化処理を行うように構成されており、
　前記主制御基板２２は、メインＣＰＵ２２ａが起動し、メイン制御プログラムを実行するモードで動作可能なものであり、
　前記主制御基板２２には、メイン制御プログラムを実行するモードの前において、メインＣＰＵ２２ａに出力するリセット信号Ｒｅの遅延時間が一定ではなくなることで、メインＣＰＵ２２ａの起動タイミングが一定ではなくなるようにする指示回路Ｉが設けられている、
パチンコ機１０。」
（２）当審において通知した拒絶の理由に引用された特開２００７−８２７２８号公報（以下、「刊行物２」という。）には、次の事項が図面とともに記載されている。
　
（２−ａ）「【００８５】
　主基板３１には、電源基板９１０から、ＲＡＭの内容をクリアすることを指示するためのクリアスイッチ９２１が操作されたことを示すクリア信号、電源電圧が所定値以下に低下したことを示す電源断信号、および
遊技制御用マイクロコンピュータ５６０に対する遊技制御用許容信号（ＣＰＵを動作可能状態にさせるための信号）として用いられるシステムリセット信号（以下、単にリセット信号と呼ぶ）
（２−ｂ）「【０３２８】
　図４３は、遊技制御用マイクロコンピュータ５６０における入力ポートのビット割り当ての例を示す説明図である。図４３に示すように、入力ポート０のビット０〜４には、それぞれ、第１カウントスイッチ２２ａ、第２カウントスイッチ２２ｂ、ゲートスイッチ２１、第１始動口スイッチ２０ａ、および、第２始動口スイッチ２０ｂの検出信号が入力される。また、入力ポート１のビット０，１，２には、それぞれ、電源基板９１０からの電源断信号、電源基板９１０からのクリアスイッチ９２１の検出信号、電源基板９１０からのリセット信号が入力される。また、入力ポート１のビット０，１，２には、それぞれ、電源基板９１０からの電源断信号、電源基板９１０からのクリアスイッチ９２１の検出信号、電源基板９１０からのリセット信号が入力される。
【０３２９】
　次に遊技機の動作について説明する。図４４および図４５は、
遊技機に対して電力供給が開始され遊技制御用マイクロコンピュータ５６０へのリセット信号がハイレベルになったことに応じて遊技制御用マイクロコンピュータ５６０が実行するメイン処理
リセット信号の入力レベルがハイレベル（オフ状態）になると
遊技制御用マイクロコンピュータ５６０は、
セキュリティチェック処理を実行した後
メイン処理を開始する。メイン処理において
必要な初期設定を行なう
【０３３０】
　初期設定処理において、遊技制御用マイクロコンピュータ５６０は、まず、割込禁止に設定する（ステップＳ１）。次に、マスク可能割込の割込モードを割込モード２に設定し（ステップＳ２）、スタックポインタにスタックポインタ指定アドレスを設定する（ステップＳ３）。なお、ステップＳ２では、遊技制御用マイクロコンピュータ５６０の特定レジスタ（Ｉレジスタ）の値（１バイト）と内蔵デバイスが出力する割込ベクタ（１バイト：最下位ビット０）から合成されるアドレスが、割込番地を示すモードに設定する。また、マスク可能な割込が発生すると、遊技制御用マイクロコンピュータ５６０は、自動的に割込禁止状態に設定するとともに、プログラムカウンタの内容をスタックにセーブする。
【０３３１】
　次いで、
内蔵デバイスレジスタの初期化
ＰＩＯの初期化
ＣＴＣの初期化
　
（２−ｃ）「【０３６０】
　次に、パチンコ遊技機１に対して電力供給が開始されたとき、および、電力供給が停止したときのマイクロコンピュータの動作の様子を以下に説明する。パチンコ遊技機１に対して電力供給が開始されＤＣ＋２４Ｖ電源の電圧が所定値を越えると、電源断信号がオフ状態になる。また、ＶＣＣの値が所定値を越えるとリセット信号がハイレベルになる。なお、上述したように、電源監視回路９２０は、電源断信号をオフ状態にしてからリセット信号をハイレベルにする。リセット信号は、主基板３１，払出制御基板１００，および音声枠ランプ基板７０に入力される。また、リセット信号は、音声枠ランプ基板７０を介して演出制御基板８０に入力する。そして、主基板３１に搭載されているＣＰＵ１１２，払出制御基板１００に搭載されている払出制御用ＣＰＵ６５９，および演出制御基板８０に搭載されている演出制御用ＣＰＵ１１８ａに入力される。
【０３６１】
　主基板３１に入力されたリセット信号が遊技制御用マイクロコンピュータ５６０に入力すると（入力レベルがハイレベルになると）、遊技制御用マイクロコンピュータ５６０が動作可能状態（マイクロコンピュータがリセットされてプログラムを実行する状態になること）になるが、動作可能状態になると、遊技制御用マイクロコンピュータ５６０は、まず、セキュリティチェックプログラムにもとづいて、
ＲＯＭの内容が正当であるか否か確認するためのセキュリティチェック処理
ＲＡＭクリア処理等を行なう
　
　よって、以上の事項を総合すると、刊行物２には、次の発明が記載されていると認められる（以下、この発明を「刊行物２発明」という。）。 
「遊技機に対して電力供給が開始され遊技制御用マイクロコンピュータ５６０へのリセット信号がハイレベルになると、遊技制御用マイクロコンピュータ５６０は、ＲＯＭの内容が正当か否かを確認するための処理であるセキュリティチェック処理を実行した後、初期設定を行うメイン処理を開始する遊技機。」
３　対比 
　本願発明と刊行物１発明とを対比する。
　
ア　刊行物１発明の「主制御基板２２」は、本願発明の「マイクロプロセッサ」に相当し、刊行物１発明において、「各種制御プログラム」の中には「メイン制御プログラム」が含まれていることは明らかである。
　よって、刊行物１発明の「パチンコ機１０を制御するための各種制御プログラムを記憶されたＲＯＭ２２ｂと、前記ＲＯＭ２２ｂが設けられた主制御基板２２と、を備えたパチンコ機１０」は、本願発明の「遊技制御プログラムが記憶されているＲＯＭと、前記ＲＯＭを内蔵しているマイクロプロセッサと、を備えた遊技台」に相当する。
　そして、刊行物１発明の「パチンコ機１０」は、ぱちんこ機であるといえるから、本願発明の「ぱちんこ機又はスロットマシン」に相当する。
イ　刊行物１発明の「主制御基板２２にはメインＣＰＵ２２ａが設けられ」ることは、本願発明の「マイクロプロセッサは、ＣＰＵを内蔵して」いることに相当する。
ウ　刊行物１発明において「指示回路Ｉ、入力回路７１、及びこれらに接続されたリセット入力回路２２ｄ」の中の、「入力回路７１」は、入力回路７１からメインＣＰＵ２２ａへのリセット信号Ｒｅの入力が終了すると、メインＣＰＵ２２ａは起動を開始し、初期化指示信号を入力していた場合又はＲＡＭ２２ｃの記憶内容が異常である場合、初期化処理を行うように構成されており、初期化処理とはリセットすることを意味するものであるから、刊行物１発明の「指示回路Ｉ、入力回路７１、及びこれらに接続されたリセット入力回路２２ｄ」は、本願発明の「リセット／割込みコントローラ」に相当する。
　よって、刊行物１発明の「主制御基板２２には、指示回路Ｉ、入力回路７１、及びこれらに接続されたリセット入力回路２２ｄが設けられ」ることは、本願発明の「マイクロプロセッサは、リセット／割込みコントローラを内蔵して」いることに相当する。
エ　刊行物１発明の「メイン制御プログラムは、メインＣＰＵ２２ａによって実行され」ることは、本願発明の「遊技制御プログラムは、ＣＰＵによって実行され」ることに相当する。
オ　刊行物１発明は「主制御基板２２に設けられたリセット入力回路２２ｄは、電源基板２１に設けられたリセット信号回路２６に接続され」、「リセット信号回路２６は、電源供給の開始時（電源投入時或いは復電時）又は電源断信号Ｓの入力時に、主制御基板２２及びサブ制御基板２３に対してリセット信号Ｒｅを出力する」ものであるから、刊行物１発明において、主制御基板２２にリセット信号Ｒｅを入力するため（リセット入力用）の端子が設けられていることは、自明な事項である。
カ　上記ウで検討したとおり、刊行物１発明においてもリセットを行っているが、システムリセットかどうかは明示されていないため、刊行物１発明の「主制御基板２２の入力回路７１は、リセット入力回路２１ｄ及び指示回路Ｉのうち少なくとも何れか一方からリセット信号Ｒｅが入力されているときに、メインＣＰＵ２２ａに対してリセット信号Ｒｅを入力し、入力回路７１からメインＣＰＵ２２ａへのリセット信号Ｒｅの入力が終了すると、メインＣＰＵ２２ａは起動を開始し、初期化指示信号を入力していた場合又はＲＡＭ２２ｃの記憶内容が異常である場合、初期化処理を行うように構成され」ることと、本願発明の「リセット／割込みコントローラは、リセット入力用の端子にリセット信号の入力があったことに応じてシステムリセットを発生させるように構成され」ることとは、「リセット／割込みコントローラは、リセット入力用の端子にリセット信号の入力があったことに応じてリセットを発生させるように構成され」る点で共通する。
キ　本願発明の「ユーザーモード」について、段落【０１５８】には、主制御部メイン処理を実行する旨記載されているから、刊行物１発明の「メイン制御プログラムを実行するモード」は、本願発明の「ユーザモード」又は「第二のモード」に相当する。
　よって、刊行物１発明の「主制御基板２２は、メイン制御プログラムを実行するモードで動作可能なもの」であることは、本願発明の「マイクロプロセッサは、ユーザモード（以下、「第二のモード」という。）で動作可能なプロセッサ」であることに相当する。
ク　刊行物１発明の「メイン制御プログラムを実行するモードの前」は、本願発明の「第一のモード」に相当する。また、刊行物１発明の「リセット信号Ｒｅの遅延時間が一定ではなくなることで、メインＣＰＵ２２ａの起動タイミングが一定ではなくなるようにする」ことは、本願発明の「時間変化機能」に相当する。
　よって、刊行物１発明の「主制御基板２２には、メイン制御プログラムを実行するモードの前において、メインＣＰＵ２２ａに出力するリセット信号Ｒｅの遅延時間が一定ではなくなることで、メインＣＰＵ２２ａの起動タイミングが一定ではなくなるようにする指示回路Ｉが設けられている」ことは、本願発明の「マイクロプロセッサは、第一のモードにおいて、時間変化機能を実行可能なプロセッサ」であることに相当する。
ケ　刊行物１発明の「メイン制御プログラムを実行するモード」は、上記キで検討したとおり、本願発明の「第二のモード」に相当するから、刊行物１発明は、第二のモードに移行する前のモードである「第一のモード」ではメイン制御プログラム（遊技制御プログラム）を実行しないものといえる。
コ　刊行物１発明における「リセット信号Ｒｅの遅延時間が一定ではなくなることで、メインＣＰＵ２２ａの起動タイミングが一定ではなくなるようにする」（時間変化機能）ことは、「メイン制御プログラムを実行するモードの前」（第一のモード）で行われるから、刊行物１発明は、第二のモードで時間変化機能を実行しないといえる。
サ　刊行物１発明においては、「メインＣＰＵ２２ａの起動タイミングが一定ではなくなる」から、刊行物１発明は、「メイン制御プログラムを実行するモードの前」（第一のモード）をランダムに延長する時間変化機能を有しているといえる。
　
ク　したがって、本願発明と刊行物１発明とは、
「遊技制御プログラムが記憶されているＲＯＭと、
　前記ＲＯＭを内蔵しているマイクロプロセッサと、
を備えた遊技台であって、
　前記遊技台は、ぱちんこ機またはスロットマシンであり、
　前記マイクロプロセッサは、ＣＰＵを内蔵しており、
　前記マイクロプロセッサは、リセット／割込みコントローラを内蔵しており、
　前記遊技制御プログラムは、前記ＣＰＵによって実行されるように構成されており、
　前記マイクロプロセッサは、リセット入力用の端子が設けられており、
　前記リセット／割込みコントローラは、前記リセット入力用の端子にリセット信号の入力があったことに応じてリセットを発生させるように構成されており、
　前記マイクロプロセッサは、「第二のモード」で動作可能なプロセッサであり、
　前記マイクロプロセッサは、前記第一のモードにおいて、時間変化機能を実行可能なプロセッサであり、
　前記マイクロプロセッサは、前記第一のモードにおいて、前記遊技制御プログラムを実行しないプロセッサであり、
　前記マイクロプロセッサは、前記第二のモードにおいて、前記時間変化機能を実行しないプロセッサであり、
　前記時間変化機能とは、前記第一のモードをランダムに延長する機能のことである、
遊技台。」
という点で一致し、以下の点で相違する。
　
［相違点１］ 
　リセット／割込みコントローラに関して、本願発明は、システムリセットを発生させるように構成されているのに対し、刊行物１発明は、初期化処理を行うように構成されているものの、システムリセットについては明示されていない点。
　
［相違点２］
　マイクロプロセッサに関して、本願発明は、「第二のモードに移行する前のモード（以下、「第一のモード」という。）において、セキュリティチェックを実行可能」であり、「第二のモードにおいて、セキュリティチェックを実行しない」のに対して、刊行物１発明は、その点について明示されていない点。
　
［相違点３］
　第二のモードに関して、本願発明は、「セキュリティチェックで異常なしの場合に、第一のモードから移行するように構成されて」いるのに対し、刊行物１発明は、その点について明示されていない点。
［相違点４］
　第一のモードに関して、本願発明は、「システムリセットの際に開始されるモード」であるのに対して、刊行物１発明は、その点について明示されていない点。
［相違点５］ 
　本願発明は、第一のモードをランダムに延長する時間は、ＲＯＭに予め格納されている情報に基づいて決定されるのに対して、刊行物１発明は、そのように特定されていない点。
４　当審の判断 
　上記相違点について検討する。
ア　相違点１〜４について 
　相違点１〜４は、関連するのでまとめて検討する。
　刊行物２発明は、前示のとおり、「遊技機に対して電力供給が開始され遊技制御用マイクロコンピュータ５６０へのリセット信号がハイレベルになると、遊技制御用マイクロコンピュータ５６０は、ＲＯＭの内容が正当か否かを確認するための処理であるセキュリティチェック処理を実行した後、初期設定を行うメイン処理を開始する遊技機。」である。
　そして、上記刊行物２発明は、ＲＯＭの内容が正当か否かを確認するための処理であるセキュリティチェック処理を実行した後、初期設定を行うものであるから、システムリセットを発生させるものであるといえる。
　ここで、刊行物１発明と刊行物２発明とは、電源供給の開始時に、主制御基板に対してリセット信号を出力して、初期化処理を行う遊技機という点で共通するものである。
　よって、刊行物１発明に刊行物２発明を適用し、主制御基板２２のリセット入力回路２２ｄへのリセット信号Ｒｅの入力により、システムリセットを発生させ、メイン制御プログラムを実行する前（第一のモード）にセキュリティチェック処理を実行するように構成することは、当業者が容易に想到し得たことである（相違点１、２、４に関連）。
　そして、セキュリティチェック処理で異常がある場合には、次の処理を進める意味はないから、メイン制御プログラムを実行するモード（第二のモード）をセキュリティチェック処理で異常なしの場合に移行するように構成することは、当業者が適宜なし得たことにすぎない（相違点３に関連）。
　したがって、刊行物１発明に刊行物２発明を適用し、上記相違点１〜４に係る本願発明の構成とすることは、当業者であれば容易になし得たことである。
イ　相違点５について
　遊技機の技術分野において、ランダムに延長する時間を、マイクロプロセッサに設けられたＲＯＭに予め格納されている情報に基づいて決定することは、本願の遡及日前において周知の技術である（例えば、特開２００５−４０５２０号公報の段落【０１０３】、【０１４７】〜【０１６１】の乱数生成回路でリードした値が、ＲＯＭに格納されたパチンコ機固有の識別情報に対応した固有コードメモリの値となるまで処理の進行を待機させ、複数台のパチンコ機の待機状態の継続時間が各パチンコ機毎に異なるようにした点、特開２００７−５４４４０号公報の段落【０１５５】、【０２２６】のウエイトカウンタにおけるカウント値がＲＯＭに記憶した遅延終了判定値に達したか否かにより所定の遅延時間が経過したか否かを判定し、当該ＲＯＭにはゲーム制御用のユーザープログラムが格納されている点を参照のこと。）。
　よって、刊行物１発明に、上記周知の技術を適用し、メイン制御プログラムを実行するモードの前（第一のモード）の遅延時間（延長する時間）をＲＯＭに予め格納されている情報に基づいて決定するように構成し、上記相違点５に係る本願発明の構成とすることは当業者であれば容易になし得たことである。
ウ　本願発明が奏する効果について
　上記相違点１〜５によって本願発明が奏する効果は、当業者が刊行物１発明、刊行物２発明及び周知の技術から予測し得る程度のものであって、格別のものではない。
　
　請求人は、平成２７年１２月１日付け意見書において、「本願請求項１に係る発明であれば、「前記第一のモードをランダムに延長する時間は、前記ＲＯＭに予め格納されている情報に基づいて決定される、」ように構成され、もし「前記第一のモードをランダムに延長する時間」を不正に変更するために、「前記ＲＯＭに予め格納されている情報」が不正遊技者によって改造された場合には、セキュリティチェックにおいて異常と判定されて、ユーザプログラムが実行されないことから、刊行物１に記載の発明からは想到できないような“プログラムの進捗状況を把握しづらくなる”または“プログラムの進捗状況を不正にコントロールしづらくなる”といった効果が、本願請求項１に係る発明によって奏されることは明らかです。
　すなわち、本願請求項１に係る発明は「前記第一のモードをランダムに延長する時間は、前記ＲＯＭに予め格納されている情報に基づいて決定される、」という刊行物１に記載も示唆さえもない構成を有するものであり、この構成を有することで、上述の本願発明特有の格段の効果を奏するものであります。」と主張する。
　しかしながら、上記「４　イ」で述べた周知の技術を踏まえれば、本願発明の「第一のモードをランダムに延長する時間は、ＲＯＭに予め格納されている情報に基づいて決定される」点は、刊行物１発明及び周知の技術から容易になし得たことといえる。
　よって、請求人の主張は、採用できない。
５　むすび 
　以上のとおりであるから、本願発明は、刊行物１発明、刊行物２発明及び周知の技術に基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができない。 
　したがって、その余の請求項に係る発明において検討するまでもなく、本願は、拒絶されるべきものである。 
　よって、結論のとおり審決する。