【事件の表示】
　特願２０１３−　３１５８３「複数のメモリからデータを提供するための装置および方法」拒絶査定不服審判事件〔平成２６年　９月　４日出願公開、特開２０１４−１６０４３３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成２５年２月２０日の出願であって、その手続の経緯は以下のとおりである。
　平成２５年１０月１０日：拒絶理由の通知　（起案日）
　平成２６年　１月　９日：意見書、手続補正書の提出
　平成２６年　８月２８日：拒絶査定　（起案日）
　平成２７年　１月　９日：審判請求書、手続補正書の提出
第２　平成２７年１月９日付けの手続補正についての補正の却下の決定
［補正の却下の決定の結論］
　平成２７年１月９日付けの手続補正（以下、「本件補正」という。）を却下する。
［理由］
１．本件補正の内容
　本件補正は、特許請求の範囲についての補正を含むものであり、その特許請求の範囲の請求項１５についての補正内容は次のとおりである。
（１）本件補正後の特許請求の範囲の請求項１５の記載
　本件補正により、特許請求の範囲の請求項１５の記載は、次のとおり補正された。（下線部は、補正箇所である。）
「　【請求項１５】
　データを提供する方法であって、
　アドレスを
、共通のデータバスに接続され、共通のイネーブル信号によって有効化される
　前記アドレスに対して前記第１のメモリ内でアクセス操作を実行することと、
　Ｎビットのデータを前記第１のメモリからＮビット幅のバスに提供することと、
　Ｎビットのデータを前記第２のメモリから前記Ｎビット幅のバスに、Ｎビットのデータを前記第１のメモリから提供するのとは異なる時に提供することと
　第２のアドレスを前記第１のメモリおよび第２のメモリに提供することと、
　前記第２のアドレスに対して、前記第１のメモリおよび第２のメモリ内でアクセス操作を実行することとを含み、
　前記第２のアドレスに対する前記アクセス操作が完了する前に、前記第１のアドレスに対する、前記第１のメモリおよび第２のメモリからの前記Ｎビットのデータが、前記Ｎビット幅のバスに提供され、
前記第1のメモリと第2のメモリは、それぞれ、前記アドレスに対し、同時にセンス操作を行うように構成されている、
方法。」
（２）本件補正前の特許請求の範囲の請求項１５の記載
　本件補正前の、平成２６年１月９日付けの手続補正による特許請求の範囲の請求項１５の記載は次のとおりである。
「　【請求項１５】
　データを提供する方法であって、
　アドレスを第１のメモリおよび第２のメモリに提供することと、
　前記アドレスに対して前記第１のメモリ内でアクセス操作を実行することと、
　Ｎビットのデータを前記第１のメモリからＮビット幅のバスに提供することと、
　Ｎビットのデータを前記第２のメモリから前記Ｎビット幅のバスに、Ｎビットのデータを前記第１のメモリから提供するのとは異なる時に提供することと
　第２のアドレスを前記第１のメモリおよび第２のメモリに提供することと、
　前記第２のアドレスに対して、前記第１のメモリおよび第２のメモリ内でアクセス操作を実行することとを含み、
　前記第２のアドレスに対する前記アクセス操作が完了する前に、前記第１のアドレスに対する、前記第１のメモリおよび第２のメモリからの前記Ｎビットのデータが、前記Ｎビット幅のバスに提供される、
方法。」
（３）上記特許請求の範囲の請求項１５についての補正は、補正前の請求項１５に記載した発明を特定するために必要な事項である「第１のメモリおよび第２のメモリ」、「前記第２のアドレスに対する前記アクセス操作が完了する前に、前記第１のアドレスに対する、前記第１のメモリおよび第２のメモリからの前記Ｎビットのデータが、前記Ｎビット幅のバスに提供される」という構成について、上記下線部の限定を付加するものであって、特許法第１７条の２第５項第２号の特許請求の範囲の減縮を目的とするものに該当する。
２．本件補正の適否
　そこで、本件補正後の請求項１５に記載された発明（以下、「本件補正発明１５」という。）が、特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか）について以下に検討する。
（１）本件補正発明１５
　本件補正発明１５は、上記１．（１）に記載したとおりのものである。
（２）引用例の記載事項
　ア．原査定の拒絶の理由（平成２５年１０月１０日付け拒絶理由通知書で通知）で引用された、本願の出願日前に頒布された刊行物である、特開昭６０−２５０９７号公報（以下、「引用例」という。）には、図面とともに、次の記載がある。
（第２頁左上欄第１４行目−右下欄第４行目。下線は当審で付与した。）
「〔発明の目的〕
　本発明の目的は上記した従来技術の欠点をなくし、
簡単な回路でより速くにデータを読み出す
〔発明の概要〕
　本発明は上記目的を達成するために、
ダイナミックＲＡＭ１，２のアドレス、かつＲＡＳ、ＣＡＳ信号は常に同一のものを与え、同一アドレスからデータを読み出すための出力制御信号を異ならしめてダイナミックＲＡＭ１，２にそれぞれ与える
〔発明の実施例〕
　第３図は本発明の一実施例要部を示すブロック図である。３１，３２はダイナミックＲＡＭ、３３，３４は出力制御信号、３５はデータ線である。また
第３図においてＲＡＳ、ＣＡＳ、およびアドレス信号は同一の信号をそれぞれダイナミックＲＡＭ３１，３２に供給している。ダイナミックＲＡＭ３１，３２のデータ出力端子はデータ線３５上でワイアードオアされており共通バスとして使用されている
　ここで第３図について第４図の波形図を用いて動作説明する。
　まず
アドレス信号線上に行アドレスを与えてからダイナミックＲＡＭ３１，３２に共通に使われているＲＡＳ信号を立ち下げる。それからアドレス信号線上に列アドレスを与えてからダイナミックＲＡＭ３１，３２に共通に使われているＣＡＳ信号を立ち下げる。そうするとカラムアクセス時間ｔ
ＣＡＣ
だけ遅れてデータ線３５上にダイナミックＲＡＭ１からのデータ１が出力される
続いてダイナミックＲＡＭ３２の出力制御信号を立ち下げてダイナミックＲＡＭ３２からデータ線３５上へのデータ２の出力を許可する
　イ．引用例の上記記載事項を、関連図面である第３−４図と技術常識に照らせば、以下のことがいえる。
　（ア）上記「
ダイナミックＲＡＭ１，２のアドレス
は常に同一のものを与え、同一アドレスからデータを読み出す
　（イ）上記「
第３図においてＲＡＳ、ＣＡＳ、およびアドレス信号は同一の信号をそれぞれダイナミックＲＡＭ３１，３２に供給している。ダイナミックＲＡＭ３１，３２のデータ出力端子はデータ線３５上でワイアードオアされており共通バスとして使用されている
　（ウ）上記「
アドレス信号線上に行アドレスを与えてからダイナミックＲＡＭ３１，３２に共通に使われているＲＡＳ信号を立ち下げる。それからアドレス信号線上に列アドレスを与えてからダイナミックＲＡＭ３１，３２に共通に使われているＣＡＳ信号を立ち下げる。そうするとカラムアクセス時間ｔ
ＣＡＣ
だけ遅れてデータ線３５上にダイナミックＲＡＭ１からのデータ１が出力される
　（エ）上記「
続いてダイナミックＲＡＭ３２の出力制御信号を立ち下げてダイナミックＲＡＭ３２からデータ線３５上へのデータ２の出力を許可する
　（オ）引用例の図４は１つのアドレス入力に基づいたダイナミックＲＡＭ３１，３２からの１回のデータ出力を説明しているが、一般にメモリへのアクセスは多数回なされるものであり、図４の後に別のメモリアクセスとして別のアドレス入力がなされることが可能であって、その場合に図４と同様のダイナミックＲＡＭ３１，３２内でのアクセス処理が実行されることは、自明の事項である。
　ウ．以上を踏まえると、引用例には、次の発明（以下、「引用発明」という。）が記載されているといえる。
（引用発明）
「データを読み出す方法であって、
　アドレスを、共通バスであるデータ線３５に接続される、ダイナミックＲＡＭ３１およびダイナミックＲＡＭ３２に提供することと、
　前記アドレスに対してダイナミックＲＡＭ３１内でアクセス処理を実行し、
　データ線３５のビット幅のデータをダイナミックＲＡＭ３１からデータ線３５に提供することと、
　データ線３５のビット幅のデータをダイナミックＲＡＭ３２からデータ線３５に、データ線３５のビット幅のデータをダイナミックＲＡＭ３１から提供するのとは異なる時に提供することと、
　別のアドレスをダイナミックＲＡＭ３１およびダイナミックＲＡＭ３２に提供することと、
　前記別のアドレスに対して、ダイナミックＲＡＭ３１およびダイナミックＲＡＭ３２内でアクセス処理を実行することとを含む、
方法。」
（３）引用発明との対比
　ア．本件補正発明１５と引用発明とを対比する。
　（ア）引用発明の「データを読み出す方法」は、
本件補正発明１５の「データを提供する方法」に相当する。
　（イ）引用発明の「アドレス」、「共通バスであるデータ線３５」、「ダイナミックＲＡＭ３１」、「ダイナミックＲＡＭ３２」は、
それぞれ本件補正発明１５の「アドレス」、「共通のデータバス」、「第１のメモリ」、「第２のメモリ」に相当する。
　（ウ）引用発明の「アクセス処理」、「データ線３５のビット幅」、「データ線３５」は、
それぞれ本件補正発明１５の「アクセス操作」、「Ｎビット」、「Ｎビット幅のバス」に相当する。
　（エ）引用発明の「データ線３５のビット幅のデータをダイナミックＲＡＭ３２からデータ線３５に、データ線３５のビット幅のデータをダイナミックＲＡＭ３１から提供するのとは異なる時に提供すること」は、
本件補正発明１５の「Ｎビットのデータを前記第２のメモリから前記Ｎビット幅のバスに、Ｎビットのデータを前記第１のメモリから提供するのとは異なる時に提供すること」に相当する。
　（オ）引用発明の「別のアドレス」は、
本件補正発明１５の「第２のアドレス」に相当し、それを踏まえると、
引用発明の「別のアドレスをダイナミックＲＡＭ３１およびダイナミックＲＡＭ３２に提供すること」、「前記別のアドレスに対して、ダイナミックＲＡＭ３１およびダイナミックＲＡＭ３２内でアクセス処理を実行すること」は、
それぞれ本件補正発明１５の「第２のアドレスを前記第１のメモリおよび第２のメモリに提供すること」、「前記第２のアドレスに対して、前記第１のメモリおよび第２のメモリ内でアクセス操作を実行すること」に相当する。
　イ．以上のことから、本件補正発明１５と引用発明との一致点及び相違点は、次のとおりである。
（一致点）
　「データを提供する方法であって、
　アドレスを、共通のデータバスに接続される、第１のメモリおよび第２のメモリに提供することと、
　前記アドレスに対して前記第１のメモリ内でアクセス操作を実行することと、
　Ｎビットのデータを前記第１のメモリからＮビット幅のバスに提供することと、
　Ｎビットのデータを前記第２のメモリから前記Ｎビット幅のバスに、Ｎビットのデータを前記第１のメモリから提供するのとは異なる時に提供することと
　第２のアドレスを前記第１のメモリおよび第２のメモリに提供することと、
　前記第２のアドレスに対して、前記第１のメモリおよび第２のメモリ内でアクセス操作を実行することとを含む、
方法。」である点。
（相違点１）
　本件補正発明１５は、第１のメモリおよび第２のメモリが「共通のイネーブル信号によって有効化される」ものであるのに対し、
引用発明はその構成を有していない点。
（相違点２）
　本件補正発明１５は、「前記第２のアドレスに対する前記アクセス操作が完了する前に、前記第１のアドレスに対する、前記第１のメモリおよび第２のメモリからの前記Ｎビットのデータが、前記Ｎビット幅のバスに提供され」る構成を有しているのに対し、
引用発明はその構成を有していない点。
（相違点３）
　本件補正発明１５は、「前記第1のメモリと第2のメモリは、それぞれ、前記アドレスに対し、同時にセンス操作を行うように構成されている」のに対し、
引用発明はその構成を有していない点。
（４）判断
　ア．（相違点１）について
　複数のメモリに対して共通のイネーブル信号を用いて当該複数のメモリを有効化することは、本願の出願前に周知の技術である。このことは、特開平４−１１８７３０号公報（第１図及び第２頁左下欄第１−１６行目、第２図及び第３頁右上欄第２−１３行目参照。メモリ１０１・１０２に共通のイネーブル信号１０６が記載されている。）、特開平５−５３９０４号公報（図１参照。図１のＲＯＭ１・２のＣＥ（チップイネーブル）端子に共通に接続されている線ＲＤが記載されている。）
　そして、引用発明においてダイナミックＲＡＭ３１およびダイナミックＲＡＭ３２に対して、この共通のイネーブル信号を用いて有効化する技術を採用できない理由はなく、それを採用することは当業者が容易に推考し得たことである。
　イ．（相違点２）について
　以下の事情を総合すると、引用発明において、相違点２に係る本件補正発明１５の構成を採用することは、当業者が容易に想到し得たことというべきである。
　（ア）原査定の拒絶の理由である平成２５年１０月１０日付けの拒絶理由通知において引用された特開２００１−１６７５７８号公報（図１−２及び段落【００４０】−【００４４】参照。メモリサイクルＣｒ２において、行アドレス・列アドレスが「Ｂ」・「Ｑ」であるアクセスのアクセス処理が完了する前に、前のアクセスのアドレスである「Ａ」・「Ｐ」に対するデータがＤｏｕｔに出力されることが記載されている。）に記載されているように、
１つのメモリにおいてデータ読み出し時間の短縮を目的として、後続の別のアドレスに対するアクセス処理が完了する前に、前のアドレスに対するメモリからのデータを出力すること（１つのメモリにおけるパイプライン処理）は、周知の技術である。
　（イ）この周知の技術に倣って、引用発明のダイナミックＲＡＭ３１およびダイナミックＲＡＭ３２のそれぞれにおいて、データ読み出し時間の短縮を目的として、この後続の別のアドレスに対するアクセス処理が完了する前に、前のアドレスに対するメモリからのデータを出力する技術を採用することは、当業者であれば容易になし得る。
　（ウ）そして、上記（イ）のようにすると、引用発明において、別のアドレスに対するアクセス処理が完了する前に、前のアクセスのアドレスに対する、ダイナミックＲＡＭ３１およびダイナミックＲＡＭ３２からのデータ（データ線３５のビット幅のデータ）がデータ線３５に出力される構成となる。
　（エ）以上のことは、引用発明において、相違点２に係る本件補正発明１５の構成を採用することが、当業者にとって容易であったことを意味する。
　ウ．（相違点３）について
　引用例においては、ダイナミックＲＡＭ３１およびダイナミックＲＡＭ３２には同一のアドレス信号が供給されており、両者にアドレス（ロウアドレス及びカラムアドレス）が入るタイミングは同時である。
　また、メモリにおいてデータを読み出す際にセンス操作を行うことは通常の構成である（例えば上記特開２００１−１６７５７８号公報にもセンス操作が示されている）。
　よって、引用発明において、ダイナミックＲＡＭ３１およびダイナミックＲＡＭ３２のセンス操作を同時に行う構成とすることは当業者であれば容易に想到し得る。
　エ．本件補正発明１５の効果について
　本件補正発明１５の構成によってもたらされる効果は、引用発明から容易に想到し得た構成のものが奏するであろうと当業者が予測し得る範囲を超えるものではなく、本願発明の進歩性を肯定する根拠となり得るものではない。
　オ．まとめ
　したがって、本件補正発明１５は、引用例に記載された発明、または、引用例に記載された発明及び周知の技術に基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
（５）本件補正の適否についてのむすび
　以上のとおり、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　よって、上記補正の却下の決定の結論のとおり決定する。
第３　本願発明１５について
１．本願発明１５
　平成２７年１月９日付けの手続補正は、上記のとおり却下されたので、本願の請求項１５に係る発明は、平成２６年１月９日付けの手続補正書の特許請求の範囲の請求項１５に記載された事項により特定されるものである。
　その請求項１５に係る発明（以下、「本願発明１５」という。）は、明細書及び図面の記載からみて、その請求項１５に記載された事項により特定される、前記第２［理由］１．（２）に記載のとおりのものである。再掲すれば、次のとおり。
「　【請求項１５】
　データを提供する方法であって、
　アドレスを第１のメモリおよび第２のメモリに提供することと、
　前記アドレスに対して前記第１のメモリ内でアクセス操作を実行することと、
　Ｎビットのデータを前記第１のメモリからＮビット幅のバスに提供することと、
　Ｎビットのデータを前記第２のメモリから前記Ｎビット幅のバスに、Ｎビットのデータを前記第１のメモリから提供するのとは異なる時に提供することと
　第２のアドレスを前記第１のメモリおよび第２のメモリに提供することと、
　前記第２のアドレスに対して、前記第１のメモリおよび第２のメモリ内でアクセス操作を実行することとを含み、
　前記第２のアドレスに対する前記アクセス操作が完了する前に、前記第１のアドレスに対する、前記第１のメモリおよび第２のメモリからの前記Ｎビットのデータが、前記Ｎビット幅のバスに提供される、
方法。」
２．引用例の記載事項
　原査定の拒絶の理由で引用された引用例の記載事項は、前記第２［理由］２．（２）に記載したとおりである。
３．対比・判断
　本願発明１５は、前記第２［理由］２．で検討した本件補正発明１５から、
「
共通のデータバスに接続され、共通のイネーブル信号によって有効化される
「
前記第1のメモリと第2のメモリは、それぞれ、前記アドレスに対し、同時にセンス操作を行うように構成されている
　そうすると、本願発明１５の発明特定事項を全て含み、さらに他の事項を付加したものに相当する本件補正発明１５が、前記第２［理由］２．（３）、（４）に記載したとおり、引用例に記載された発明、または、引用例に記載された発明及び周知の技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明１５も同様の理由により、引用例に記載された発明、または、引用例に記載された発明及び周知の技術に基づいて当業者が容易に発明をすることができたものである。
４．むすび
　以上のとおり、本願発明１５は、特許法第２９条第２項の規定により特許を受けることができない。したがって、本願は、他の請求項に係る発明について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。