(57)【要約】  半導体基板（１）上の絶縁膜（４１）上に、パッド電極用の窒化チタン膜（４２ａ）、アルミニウム膜（４２ｂ）および窒化チタン膜（４２ｃ）を形成し、これらを覆うように酸化シリコン膜からなる第１保護膜（５１ａ）および窒化シリコン膜からなる第２保護膜（５１ｂ）を形成し、更に、開口部５２ａを有するフォトレジスト膜（５２）を形成する。フォトレジスト膜（５２）をエッチングマスクとして、第２保護膜（５１ｂ）をケミカルドライエッチングし、第１保護膜（５１ａ）をイオンアシストドライエッチングし、窒化チタン膜（４２ｃ）をケミカルドライエッチングすることで、開口部（５３）の底部でアルミニウム膜（４２ｂ）を露出させてパッド電極４６を形成する。その後、フォトレジスト膜（５２）を除去し、開口部５３を埋めるようにめっき膜を形成してバンプ電極を形成する。【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に、パッド電極用としてアルミニウム膜またはアルミニウム合金膜と、前記アルミニウム膜またはアルミニウム合金膜上に重ね膜を形成する工程、
（ｂ）前記半導体基板上に、前記アルミニウム膜またはアルミニウム合金膜および前記重ね膜を覆うように、第１保護膜を形成する工程、
（ｃ）前記第１保護膜上に第２保護膜を形成する工程、
（ｄ）前記第２保護膜をケミカルドライエッチングし、前記第２保護膜に第１開口部を形成する工程、
（ｅ）前記第１開口部の底部で前記第１保護膜をイオンアシストドライエッチングし、前記第１保護膜に第２開口部を形成する工程、
（ｆ）前記第２開口部の底部で前記重ね膜をケミカルドライエッチングし、前記アルミニウム膜またはアルミニウム合金膜を露出する工程、
（ｇ）前記（ｆ）工程後に、前記第１および第２開口部内を埋めるようにめっき膜を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記アルミニウム合金膜は、アルミニウムを主成分とし、ＳｉまたはＣｕを含有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法であって、
前記重ね膜は、窒化チタン膜、チタンタングステン膜、またはモリブデンシリサイド膜からなることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法であって、
前記（ｄ）および（ｆ）工程のケミカルドライエッチングで用いられるエッチングガスは、フッ素系ガスを含有し、かつアルゴンおよびアルゴン以降の原子番号の希ガスを含有しておらず、
前記（ｅ）工程のイオンアシストドライエッチングで用いられるエッチングガスは、フッ素系ガスを含有し、かつアルゴンまたはアルゴン以降の原子番号の希ガスを含有していることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法であって、
前記第１保護膜は酸化シリコン膜からなり、前記第２保護膜は窒化シリコン膜からなることを特徴とする半導体装置の製造方法。
【請求項６】
（ａ）半導体基板上に、パッド電極用のアルミニウム膜またはアルミニウム合金膜を形成する工程、
（ｂ）前記アルミニウム膜またはアルミニウム合金膜上に反射防止膜を形成する工程、
（ｃ）前記アルミニウム膜またはアルミニウム合金膜および前記反射防止膜をパターニングする工程、
（ｄ）パターニングされた前記アルミニウム膜またはアルミニウム合金膜および前記反射防止膜を覆うように、前記半導体基板上に保護膜を形成する工程、
（ｅ）前記保護膜をケミカルドライエッチングまたはイオンアシストドライエッチングし、前記保護膜に開口部を形成する工程、
（ｆ）前記開口部の底部で前記反射防止膜をケミカルドライエッチングし、前記アルミニウム膜またはアルミニウム合金膜を露出する工程、
（ｇ）前記（ｆ）工程後に、前記開口部内を埋めるようにめっき膜を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法であって、
前記アルミニウム合金膜は、アルミニウムを主成分とし、ＳｉまたはＣｕを含有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項６記載の半導体装置の製造方法であって、
前記反射防止膜は、窒化チタン膜、チタンタングステン膜、またはモリブデンシリサイド膜からなることを特徴とする半導体装置の製造方法。
【請求項９】
請求項６記載の半導体装置の製造方法であって、
前記ケミカルドライエッチングで用いられるエッチングガスは、フッ素系ガスを含有し、かつアルゴンおよびアルゴン以降の原子番号の希ガスを含有しておらず、
前記イオンアシストドライエッチングで用いられるエッチングガスは、フッ素系ガスを含有し、かつアルゴンまたはアルゴン以降の原子番号の希ガスを含有していることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法であって、
前記保護膜は酸化シリコン膜および窒化シリコン膜の積層膜からなることを特徴とする半導体装置の製造方法。
【請求項１１】
（ａ）半導体基板上に、パッド電極用のアルミニウム膜またはアルミニウム合金膜を形成する工程、
（ｂ）前記アルミニウム膜またはアルミニウム合金膜上に反射防止膜を形成する工程、
（ｃ）前記アルミニウム膜またはアルミニウム合金膜および前記反射防止膜をパターニングする工程、
（ｄ）パターニングされた前記アルミニウム膜またはアルミニウム合金膜および前記反射防止膜を覆うように、前記半導体基板上に第１保護膜を形成する工程、
（ｅ）前記第１保護膜上に第２保護膜を形成する工程、
（ｆ）前記第２保護膜をケミカルドライエッチングし、前記第２保護膜に第１開口部を形成する工程、
（ｇ）前記第１開口部の底部で前記第１保護膜をイオンアシストドライエッチングし、前記第１保護膜に第２開口部を形成する工程、
（ｈ）前記第２開口部の底部で前記反射防止膜をケミカルドライエッチングし、前記アルミニウム膜またはアルミニウム合金膜を露出する工程、
（ｉ）前記（ｈ）工程後に、前記第１および第２開口部内を埋めるようにめっき膜を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法であって、
前記アルミニウム合金膜は、アルミニウムを主成分とし、ＳｉまたはＣｕを含有することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法であって、
前記反射防止膜は、窒化チタン膜、チタンタングステン膜、またはモリブデンシリサイド膜からなることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１１記載の半導体装置の製造方法であって、
前記（ｆ）および（ｈ）工程のケミカルドライエッチングで用いられるエッチングガスは、フッ素系ガスを含有し、かつアルゴンおよびアルゴン以降の原子番号の希ガスを含有しておらず、
前記（ｇ）工程のイオンアシストドライエッチングで用いられるエッチングガスは、フッ素系ガスを含有し、かつアルゴンまたはアルゴン以降の原子番号の希ガスを含有していることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１１記載の半導体装置の製造方法であって、
前記第１保護膜は酸化シリコン膜からなり、前記第２保護膜は窒化シリコン膜からなることを特徴とする半導体装置の製造方法。
【請求項１６】
（ａ）半導体基板上に、パッド電極用としてアルミニウム膜またはアルミニウム合金膜と、前記アルミニウム膜またはアルミニウム合金膜上に重ね膜を形成する工程、
（ｂ）前記半導体基板上に、前記アルミニウム膜またはアルミニウム合金膜および前記重ね膜を覆うように、第１保護膜を形成する工程、
（ｃ）前記第１保護膜上に第２保護膜を形成する工程、
（ｄ）前記第２保護膜上にレジストパターンを形成する工程、
（ｅ）前記レジストパターンをエッチングマスクとして用いて、前記第２保護膜をケミカルドライエッチングし、前記第２保護膜に第１開口部を形成する工程、
（ｆ）前記レジストパターンをエッチングマスクとして用いて、前記第１保護膜をイオンアシストドライエッチングし、前記第１保護膜に第２開口部を形成する工程、
（ｇ）前記第２開口部の底部で前記重ね膜をケミカルドライエッチングし、前記アルミニウム膜またはアルミニウム合金膜を露出する工程、
（ｈ）前記（ｇ）工程後に、前記レジストパターンを除去する工程、
（ｉ）前記（ｈ）工程後に、前記第１および第２開口部内を埋めるようにめっき膜を形成する工程、
を有し、
前記（ｆ）工程で、前記第１および第２開口部の側壁上に炭素およびフッ素を含有するポリマが堆積され、
前記（ｈ）工程で、前記ポリマが除去されることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法であって、
前記（ｈ）工程では、酸素を用いたアッシング処理またはウェット処理により、前記レジストパターンと前記ポリマとが除去されることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１６記載の半導体装置の製造方法であって、
前記ポリマはアルミニウムを含有していないことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１６記載の半導体装置の製造方法であって、
前記（ｅ）および（ｇ）工程のケミカルドライエッチングで用いられるエッチングガスは、フッ素系ガスを含有し、かつアルゴンおよびアルゴン以降の原子番号の希ガスを含有しておらず、
前記（ｆ）工程のイオンアシストドライエッチングで用いられるエッチングガスは、フッ素系ガスを含有し、かつアルゴンまたはアルゴン以降の原子番号の希ガスを含有していることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１６記載の半導体装置の製造方法であって、
前記重ね膜は、窒化チタン膜、チタンタングステン膜、またはモリブデンシリサイド膜からなり、前記第１保護膜は酸化シリコン膜からなり、前記第２保護膜は窒化シリコン膜からなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、半導体装置のパッド部の形成技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体基板上に形成された層間絶縁膜上に、パッド電極用のアルミニウム膜を形成してこのアルミニウム膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングし、パターニングされたアルミニウム膜を覆うように層間絶縁膜上にパッシベーション膜を形成し、フォトリソグラフィ技術およびドライエッチング技術を用いてパッシベーション膜に開口部を形成してこの開口部からアルミニウム膜を露出させることで、パッド電極を形成することができる。パッド電極上にバンプ電極を形成する場合は、パッド電極上に金めっき膜を形成する。【０００３】
日本特開平７−２０１９８６号公報（特許文献１）には、多層配線のスルーホール形成工程において、スルーホールエッチング中に形成されるアルミスパッタ再付着層により発生する、電気特性の劣化と良品率の低下という問題を回避することを目的とし、主たる導電層のアルミニウム膜に対するスルーホールエッチングを、この導電層の上に形成されたこれとは異なる導電層のＴｉＮ膜で一度止め、改めて残された導電層を除去することにより、スルーホールエッチング中に発生する導電層のスパッタ再付着層を防止する技術が記載されている。【０００４】
日本特開平１１−２２４８７６号公報（特許文献２）には、接続孔形成のためのレジストパターンをウェットエッチングする際に、接続孔側壁の上層配線層と底面の主配線層との電池効果によって腐食が生じるのを防止することを目的とし、アルミニウムからなる主配線層とＴｉＮからなる上層配線層とが積層された配線を絶縁膜で覆い、絶縁膜上にレジストパターンを形成し、レジストパターンをマスクに用いたドライエッチングによって、上層配線層に対して主配線層を選択的に除去し、その後、ウェットエッチングによってレジストパターンを除去し、次に、絶縁膜をマスクに用いたドライエッチングによって上層配線層を除去し、これによって主配線層に達する接続孔を形成する技術が記載されている。【０００５】
日本特開平７−２９７２８１号公報（特許文献３）には、エッチングによって下層配線に通じる接続孔を絶縁膜に形成する際に、孔の側壁に再付着物が付着するのを防止して、その後の膜形成時のカバリッジ性を向上させ、多層配線プロセスの歩留りを高めることを目的とし、アルミニウム系金属からなる配線形成膜を成膜後、その表面を酸化性雰囲気にさらすことなく、アルミニウム系金属の配向を引き継いで（１１１）配向を有するもので窒化チタンまたは窒化酸化チタンからなるエッチング停止膜を成膜し、さらに反射防止膜を成膜し、続いて、それらの膜をパターニングして配線を形成し、配線を覆う状態に絶縁膜を成膜した後、配線上の絶縁膜に接続孔を形成する技術が記載されている。
【特許文献１】特開平７−２０１９８６号公報
【特許文献２】特開平１１−２２４８７６号公報
【特許文献３】特開平７−２９７２８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者の検討によれば、次のことが分かった。【０００７】
ドライエッチング技術を用いてパッシベーション膜に開口部を形成してこの開口部からパッド電極用のアルミニウム膜を露出させる際に、アルミニウム膜がスパッタされてしまうと、パッシベーション膜の開口部の側壁上にフッ化アルミニウムを含有するポリマが堆積することが分かった。この堆積物は、結合力が強いフッ化アルミニウムを含有しているため、堆積物を除去するには、フッ酸系の薬液によるウェットエッチングなど、アルミニウム膜にダメージが与えられる処理を行う必要がある。堆積物の除去時にアルミニウム膜にダメージが与えられると、半導体装置の信頼性が低下する可能性がある。また、堆積物を除去せずにパッド電極上にめっき法でバンプ電極を形成すると、このフッ化アルミニウムを含有するポリマからなる堆積物は、導電性を有しているため、めっき工程で電極として作用し、めっき膜に開口部側壁上部に突起状の異常成長部を発生させてしまう可能性がある。このめっき膜の異常成長部は、バンプ電極の表面に凹凸を生じさせ、半導体装置のバンプ電極を配線基板の端子などに接続したときに接続不良を発生させる可能性がある。これは、半導体装置の製造歩留りを低下させ、また信頼性を低下させる可能性がある。【０００８】
本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。【０００９】
また、本発明の他の目的は、半導体装置の製造歩留りを向上させることができる技術を提供することにある。【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００１２】
本発明は、パッド電極用のアルミニウム膜（またはアルミニウム合金膜）および前記アルミニウム膜（またはアルミニウム合金膜）上面の重ね膜を形成し、前記アルミニウム膜（またはアルミニウム合金膜）および前記重ね膜を覆うように第１および第２保護膜を形成し、前記第２保護膜をケミカルドライエッチングし、前記第１保護膜をイオンアシストドライエッチングし、前記重ね膜をケミカルドライエッチングすることで、前記第１および第２保護膜に開口部を形成してその底部で前記アルミニウム膜（またはアルミニウム合金膜）を露出し、その後、前記開口部内を埋めるようにめっき膜を形成するものである。【００１３】
また、本発明は、パッド電極用のアルミニウム膜（またはアルミニウム合金膜）を形成し、前記アルミニウム膜（またはアルミニウム合金膜）上に反射防止膜を形成し、前記アルミニウム膜（またはアルミニウム合金膜）および前記反射防止膜をパターニングし、パターニングされた前記アルミニウム膜（またはアルミニウム合金膜）および前記反射防止膜を覆うように保護膜を形成し、前記保護膜をケミカルドライエッチングまたはイオンアシストドライエッチングして前記保護膜に開口部を形成し、前記開口部の底部で前記反射防止膜をケミカルドライエッチングして前記アルミニウム膜（またはアルミニウム合金膜）を露出し、その後、前記開口部内を埋めるようにめっき膜を形成するものである。【００１４】
また、本発明は、パッド電極用のアルミニウム膜（またはアルミニウム合金膜）を形成し、前記アルミニウム膜（またはアルミニウム合金膜）上に反射防止膜を形成し、前記アルミニウム膜（またはアルミニウム合金膜）および前記反射防止膜をパターニングし、パターニングされた前記アルミニウム膜（またはアルミニウム合金膜）および前記反射防止膜を覆うように第１および第２保護膜を形成し、前記第２保護膜をケミカルドライエッチングし、前記第１保護膜をイオンアシストドライエッチングし、前記反射防止膜をケミカルドライエッチングすることで、前記第１および第２保護膜に開口部を形成してその底部で前記アルミニウム膜（またはアルミニウム合金膜）を露出し、その後、前記開口部内を埋めるようにめっき膜を形成するものである。【００１５】
また、本発明は、パッド電極用のアルミニウム膜（またはアルミニウム合金膜）および前記アルミニウム膜（またはアルミニウム合金膜）上面の重ね膜を形成し、前記アルミニウム膜（またはアルミニウム合金膜）および前記重ね膜を覆うように第１および第２保護膜を形成し、前記第２保護膜上にレジストパターンを形成し、前記レジストパターンをエッチングマスクとして用いて、前記第２保護膜をケミカルドライエッチングし、前記第１保護膜をイオンアシストドライエッチングし、前記重ね膜をケミカルドライエッチングすることで、前記第１および第２保護膜に開口部を形成してその底部で前記アルミニウム膜（またはアルミニウム合金膜）を露出し、前記レジストパターンを前記開口部の側壁上の堆積物とともに除去し、その後、前記開口部内を埋めるようにめっき膜を形成するものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。【００１７】
半導体装置の信頼性を向上させることができる。【００１８】
また、半導体装置の製造歩留りを向上させることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部平面図である。
【図１０】図９に続く半導体装置の製造工程中の要部平面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部平面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】本発明の一実施の形態である半導体装置の製造工程の保護膜のエッチング工程以降のプロセスフロー図である。
【図１９】比較例の半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部平面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部平面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための最良の形態】
【００２０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションに分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。【００２２】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。【００２４】
図１〜図１７は、本発明の一実施の形態である半導体装置、例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の製造工程中の要部断面図である。図１８は、保護膜５１のエッチング工程以降のプロセスフロー図である。【００２５】
図１に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（ウエハ、半導体ウエハ）１を準備する。それから、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。【００２６】
次に、半導体基板１に形成された素子分離領域２によって分けられた活性領域、すなわち半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域に、ｐ型ウエル３を形成し、ｐチャネル型ＭＩＳＦＥＴを形成する領域に、ｎ型ウエル４を形成する。ｐ型ウエル３は、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。ｎ型ウェル４は、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型の不純物をイオン注入することなどによって形成することができる。【００２７】
次に、半導体基板１（ｐ型ウエル３およびｎ型ウエル４）の表面にゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。【００２８】
次に、ｐ型ウエル３のゲート絶縁膜５上にゲート電極６ａを形成し、ｎ型ウエル４の絶縁膜５上にゲート電極６ｂを形成する。例えば、半導体基板１の主面上に多結晶シリコン膜を形成し、その多結晶シリコン膜にリン（Ｐ）などをイオン注入して低抵抗のｎ型半導体膜とし、その多結晶シリコン膜をドライエッチングによってパターニングすることにより、パターニングされた多結晶シリコン膜からなるゲート電極６ａ，６ｂを形成することができる。【００２９】
次に、ｐ型ウエル３のゲート電極６ａの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）ｎ−型半導体領域７を形成し、ｎ型ウエル４のゲート電極６ｂの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、（一対の）ｐ−型半導体領域８を形成する。【００３０】
次に、ゲート電極６ａ，６ｂの側壁上に、例えば酸化シリコンなどからなる側壁スペーサまたはサイドウォール９を形成する。サイドウォール９は、例えば、半導体基板１上に酸化シリコン膜を堆積し、この酸化シリコン膜を異方性エッチングすることによって形成することができる。【００３１】
サイドウォール９の形成後、（一対の）ｎ＋型半導体領域１０（ソース、ドレイン）を、例えば、ｐ型ウエル３のゲート電極６ａおよびサイドウォール９の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより形成し、（一対の）ｐ＋型半導体領域１１（ソース、ドレイン）を、例えば、ｎ型ウエル４のゲート電極６ｂおよびサイドウォール９の両側の領域にホウ素（Ｂ）リン（Ｐ）またはヒ素（Ａｓ）などのｐ型の不純物をイオン注入することなどにより形成する。イオン注入後、導入した不純物の活性化のためのアニール処理（熱処理）を行うこともできる。ｎ＋型半導体領域１０は、ｎ−型半導体領域７よりも不純物濃度が高く、ｐ＋型半導体領域１１は、ｎ−型半導体領域８よりも不純物濃度が高い。これにより、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域１０およびｎ−型半導体領域７により形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域１１およびｐ−型半導体領域８により形成される。【００３２】
次に、ゲート電極６ａ，６ｂ、ｎ＋型半導体領域１０およびｐ＋型半導体領域１１の表面を露出させ、例えばコバルト（Ｃｏ）膜を堆積して熱処理することによって、ゲート電極６ａ，６ｂ、ｎ＋型半導体領域１０およびｐ＋型半導体領域１１の表面に、それぞれ金属シリサイド膜（例えばコバルトシリサイド（ＣｏＳｉ２）膜）１２を形成する。これにより、ｎ＋型半導体領域１０およびｐ＋型半導体領域１１などの拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。その後、未反応のコバルト膜は除去する。【００３３】
このようにして、図１の構造が得られ、ｐ型ウエル３にｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）１３が形成され、ｎ型ウエル４にｐチャネル型のＭＩＳＦＥＴ１４が形成され、例えば、ＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）が形成される。【００３４】
次に、配線工程が行われる。図２に示されるように、半導体基板１上にゲート電極６ａ，６ｂを覆うように絶縁膜（層間絶縁膜）２１を形成する。絶縁膜２１は、例えば、相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜との積層膜または酸化シリコン膜の単体膜などからなり、例えばＣＶＤ法などを用いて形成することができる。絶縁膜２１の形成後、必要に応じてＭＰ処理を行って絶縁膜２１の表面を平坦化する。【００３５】
次に、フォトリソグラフィ法を用いて絶縁膜２１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜２１をドライエッチングすることにより、ｎ＋型半導体領域（ソース、ドレイン）１０やｐ＋型半導体領域（ソース、ドレイン）１１の上部などにコンタクトホール（開口部）２２を形成する。コンタクトホール２２の底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域１０（の表面上のシリサイド膜１２）の一部やｐ＋型半導体領域１１（の表面上のシリサイド膜１２）の一部、あるいはゲート電極６ａ，６ｂ（の表面上のシリサイド膜１２）の一部などが露出される。【００３６】
次に、コンタクトホール２２内に、タングステン（Ｗ）などからなるプラグ２３を形成する。プラグ２３は、例えば、コンタクトホール２２の内部を含む絶縁膜２１上にバリア膜（例えば窒化チタン膜）２３ａを形成した後、タングステン膜をＣＶＤ法などによってバリア膜２３ａ上にコンタクトホール２２を埋めるように形成し、絶縁膜２１上の不要なタングステン膜およびバリア膜２３ａをＣＭＰ法またはエッチバック法などによって除去することにより形成することができる。【００３７】
次に、プラグ２３が埋め込まれた絶縁膜２上に、配線（第１配線層）２を形成する。例えば、窒化チタン膜２４ａ、アルミニウム膜（アルミニウム層）２４ｂおよび窒化チタン膜２４ｃをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線２４を形成することができる。アルミニウム膜２４ｂは、アルミニウム（Ａｌ）単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜である。窒化チタン膜２４ａ，２４ｃは、チタン膜と窒化チタン膜との積層膜とすることもできる。配線２４はプラグ２３を介して、ｎチャネル型ＭＩＳＦＥＴ１３のソースまたはドレイン用のｎ＋型半導体領域１０、ｐチャネル型ＭＩＳＦＥＴ１４のソースまたはドレイン用のｐ＋型半導体領域１１、ｎチャネル型ＭＩＳＦＥＴ１３のゲート電極６ａまたはｐチャネル型ＭＩＳＦＥＴ１４のゲート電極６ｂなどと電気的に接続される。配線２４は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。配線２４の形成後、配線２４を覆うように、絶縁膜２１上に層間絶縁膜としての絶縁膜（層間絶縁膜）２５を形成する。このようにして、図２の構造が得られる。その後、更に上層の配線層などが形成されて多層配線構造が得られるが、ここではその図示および説明は省略する。【００３８】
次に、多層配線のうちの最上層配線（後述する配線４２に対応）を形成する工程について説明する。図３に示されるように、半導体基板１上に絶縁膜（層間絶縁膜）４１を形成する。絶縁膜４１は、絶縁膜２１またはそれよりも上層の層間絶縁膜に対応する。絶縁膜４１は、例えば酸化シリコン膜などからなり、例えばＣＶＤ法を用いて形成することができる。なお、図３以降（図３〜図１７）においては、半導体基板１上に形成されたＭＩＳＦＥＴ１３，１４および最上層配線（後述する配線４２）よりも下層に形成される配線（配線２４も含まれる）については、図示を省略している。【００３９】
それから、図４に示されるように、絶縁膜４１上に例えばスパッタリング法などを用いて窒化チタン膜４２ａ、アルミニウム膜（アルミニウム膜またはアルミニウム合金膜）４２ｂおよび窒化チタン（ＴｉＮ）膜（重ね膜、反射防止膜、導電体膜）４２ｃを順に形成する。アルミニウム膜４２ｂは、アルミニウム（Ａｌ）単体膜またはアルミニウム（Ａｌ）合金膜などのアルミニウムを主成分とする導電体膜（主導体膜）であり、Ｓｉ（シリコン）またはＣｕ（銅）を含有することもできる（すなわちアルミニウム膜４２ｂを、アルミニウムを主成分とし、ＳｉまたはＣｕを含有するアルミニウム合金膜とすることもできる）。アルミニウム膜４２ｂの膜厚は、例えば０．６μｍ（６００ｎｍ）程度とすることができる。窒化チタン膜４２ａは、絶縁膜４１とアルミニウム膜４２ｂとの密着性を向上するように機能することができる。窒化チタン膜４２ａ，４２ｃの膜厚は、それぞれ、例えば０．０２μｍ（２０ｎｍ）程度とすることができる。窒化チタン膜４２ａは、アルミニウム膜４２ｂの上面上に重なるように密着して形成された重ね膜であり、後述するように、アルミニウム膜４２ｂをパターニングする際の露光工程で反射防止膜として機能することができる。窒化チタン膜４２ｃの代わりに、チタンタングステン（ＴｉＷ）膜またはモリブデンシリサイド（ＭｏＳｉ）膜を用いることもできる。すなわち、アルミニウム膜４２ｂの上面上の重ね膜（反射防止膜）４２ｃとして、窒化チタン（ＴｉＮ）膜、チタンタングステン（ＴｉＷ）膜またはモリブデンシリサイド（ＭｏＳｉ）膜を用いることができる。【００４０】
次に、窒化チタン膜４２ｃ上にフォトレジスト膜（レジスト膜、フォトレジスト層）４３を形成する。それから、図５に示されるように、フォトリソグラフィ技術を用いてフォトレジスト膜４３を露光、現像処理してパターニングする。これにより、フォトレジスト膜４３はフォトレジストパターン（レジストパターン）となる。窒化チタン膜４２ｃは、半導体基板１の全面上に形成したフォトレジスト膜４３を露光する際の反射防止膜として機能することができる。アルミニウム膜４２ｂ上に窒化チタン膜４２ｃを形成しているので、露光工程におけるアルミニウム膜４２ｂでの反射を防止し、所望のパターン形状のフォトレジスト膜４３（フォトレジストパターン）を的確に形成することができる。【００４１】
次に、図６に示されるように、フォトレジスト膜４３（フォトレジストパターン）をエッチングマスクとして用いて窒化チタン膜４２ｃ、アルミニウム膜４２ｂおよび窒化チタン膜４２ａをドライエッチングすることにより、最上層配線となる配線４２を形成する。従って、配線４２は、下から順に窒化チタン膜４２ａ、アルミニウム膜４２ｂおよび窒化チタン膜４２ｃの積層膜からなる。配線４２は、配線４２（最上層配線）と配線２４（第１層配線）との間の配線層（図示せず）や層間絶縁膜に形成された接続孔（スルーホール）を埋める接続部（導電体部、プラグ、図示せず）などを介して、配線２４（第１層配線）と電気的に接続される。また、最上層配線である配線４２によって、パッド電極（電極パッド、パッド部）４６が形成される。また、窒化チタン膜４２ａ，４２ｃは、アルミニウム膜４２ｂの変動（変形）防止機能や、配線４２のエレクトロマイグレーションおよびストレスマイグレーションを防止する機能などを有することもできる。その後、フォトレジスト膜４３は除去する。【００４２】
次に、図７に示されるように、絶縁膜４１上に配線４２を覆うように、絶縁体からなる保護膜（パッシベーション膜、表面保護膜、保護絶縁膜）５１を形成する。保護膜５１は、下層側の第１保護膜（第１パッシベーション膜、第１表面保護膜、第１保護絶縁膜）５１ａと上層側の第２保護膜（第２パッシベーション膜、第２表面保護膜、第２保護絶縁膜）５１ｂとの積層膜からなる。第１保護膜５１ａは、酸化シリコン膜からなることが好ましく、例えばＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン）を原料としてプラズマＣＶＤ法により形成した酸化シリコン膜、すなわちプラズマＴＥＯＳ酸化膜からなる。第１保護膜５１ａ上の第２保護膜５１ｂは、窒化シリコン膜からなることが好ましく、例えばプラズマＣＶＤ法により形成された窒化シリコン膜からなる。従って、絶縁膜４１上に配線４２を覆うように、酸化シリコン膜からなる第１保護膜５１ａをプラズマＣＶＤ法などを用いて形成し、第１保護膜５１ａ上に窒化シリコン膜からなる第２保護膜５１ｂをプラズマＣＶＤ法などを用いて形成することで、第１保護膜５１ａおよび第２保護膜５１ｂの積層膜からなる保護膜５１を形成することができる。第１保護膜５１ａの膜厚は、例えば０．８μｍ程度、第２保護膜５１ｂの膜厚は、例えば０．６μｍ程度とすることができる。【００４３】
本実施の形態とは異なり、保護膜５１を酸化シリコン膜の単層構造にした場合、酸化シリコン膜は比較的疎な膜であるため、水分などを通過させて、半導体装置の信頼性を低下させる可能性がある。一方、本実施の形態とは異なり、保護膜５１を窒化シリコン膜の単層構造にした場合、窒化シリコン膜は比較的応力が大きな膜であるため、保護膜５１よりも下層の構造に応力を発生させ、半導体装置の信頼性を低下させる可能性がある。【００４４】
それに対して、本実施の形態では、酸化シリコン膜からなる第１保護膜５１ａと窒化シリコン膜からなる第２保護膜５１ｂとの積層膜により、保護膜５１を形成しているので、上層側の窒化シリコン膜からなる第２保護膜５１ｂにより水分などの侵入を防止でき、下層側の酸化シリコン膜からなる第１保護膜５１ａにより応力を緩和でき、半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留りを向上させることができる。【００４５】
次に、図８に示されるように、保護膜５１上にフォトレジスト膜（レジスト膜）５２を形成（塗布）した後、このフォトレジスト膜５２に対して露光、現像処理することで、フォトレジスト膜５２をパターニングし、フォトレジスト膜５２にパッド電極部分を開口するための開口部５２ａを形成する。すなわち、開口部５２ａを有するフォトレジスト膜５２からなるフォトレジストパターン（レジストパターン）を保護膜５１上に形成する。フォトレジスト膜５２の膜厚は、例えば２〜３μｍ程度とすることができる。【００４６】
次に、開口部５２ａを有するフォトレジスト膜５２（フォトレジストパターン）をエッチングマスクとして用いて、保護膜５１をドライエッチングして、保護膜５１に開口部５３を形成する。開口部５３は開口部５２ａに整合する位置に形成される。保護膜５１のドライエッチング工程では、まず、図９に示されるように、フォトレジスト膜５２（フォトレジストパターン）をエッチングマスクとして用いて、窒化シリコン膜からなる第２保護膜５１ｂをケミカルドライエッチング（Chemical Dry Etching：化学的ドライエッチング）して第２保護膜５１ｂに開口部５３ａを形成し（ステップＳ１）、それから、図１０に示されるように、フォトレジスト膜５２（フォトレジストパターン）をエッチングマスクとして用いて、開口部５３ａの底部で酸化シリコン膜からなる第１保護膜５１ａをイオンアシストドライエッチング（イオンエッチング、イオンアシストエッチング、反応性イオンエッチング）して第１保護膜５１ａに開口部５３ｂを形成する（ステップＳ２）。ステップＳ２の第１保護膜５１ａのイオンアシストドライエッチング工程は、開口部５３ｂの底部（すなわち開口部５３の底部）で配線４２（パッド電極４６）の窒化チタン膜４２ｃが露出した段階でエッチングを終了（停止）させる。すなわち、開口部５３ｂの底部で配線４２（パッド電極４６）のアルミニウム膜４２ｂが露出する前に、ステップＳ２のイオンアシストドライエッチング工程を終了させる。このため、ステップＳ２のイオンアシストドライエッチング工程を終了した段階では、開口部５３ｂの底部で配線４２（パッド電極４６）のアルミニウム膜４２ｂは露出していない。開口部５２ａを有するフォトレジスト膜５２をエッチングマスクとして用いているので、開口部５３ａおよび開口部５３ｂからなる開口部５３は開口部５２ａに整合する位置に形成されるが、後述するように、第２保護膜５１ｂは等方的にエッチングされることから、第２保護膜５１ｂの開口部５３ａの側壁は半導体基板１の主面の法線方向に対して傾斜し、第１保護膜５１ａは異方的にエッチングされることから、第１保護膜５１ａの開口部５３ｂの側壁は半導体基板１の主面の法線方向に対してほぼ平行となる。【００４７】
次に、図１１に示されるように、フォトレジスト膜５２（フォトレジストパターン）をエッチングマスクとして用いて、開口部５３ｂの底部で露出する配線４２（パッド電極４６）の窒化チタン膜４２ｃをケミカルドライエッチングして除去し、開口部５３ｂの底部で配線４２（パッド電極４６）のアルミニウム膜４２ｂを露出させる（ステップＳ３）。保護膜５１の開口部５３で露出するアルミニウム膜４２ｂ（配線４２）により、半導体装置のパッド電極（電極パッド、パッド部）４６が形成される。従って、アルミニウム膜４２ｂは、最上層配線である配線４２の主導体膜であり、パッド電極４６用のアルミニウム膜である。【００４８】
イオンアシストドライエッチング（ステップＳ２の第１保護膜５１ａのイオンアシストドライエッチング）は、ラジカルによる反応と合わせてイオン衝撃（イオンを用いたアタック、物理的作用、イオンアシスト効果）を用いることによって対象物（ここでは第１保護膜５１ａ）のエッチングを促進（進行）する。すなわち、イオンアシストドライエッチングは、ラジカルによる反応と合わせてイオン衝撃によってエッチングを促進（進行）するイオンアシスト効果を有するドライエッチングである。このため、ステップＳ２の第１保護膜５１ａのイオンアシストドライエッチングに用いられるガス（エッチングガス）は、アルゴン（Ａｒ）またはアルゴン（Ａｒ）以降の原子番号の希ガス（rare gas）（すなわちアルゴン（Ａｒ），クリプトン（Ｋｒ），キセノン（Ｘｅ）またはラドン（Ｒｎ））を含有しており、そのようなガスをプラズマ化（イオン化）してステップＳ２のイオンアシストドライエッチングが行われる。アルゴン（Ａｒ）およびアルゴン（Ａｒ）以降の原子番号の希ガスのうち、より安価なアルゴン（Ａｒ）ガスを用いれば、低コスト化が可能なので、より好ましい。また、ステップＳ２のイオンアシストドライエッチングは、イオンを加速するため、半導体基板（半導体基板１）にバイアス電圧を印加しながら行うことがより好ましい。【００４９】
また、ステップＳ２の第１保護膜５１ａのイオンアシストドライエッチングに用いられるガス（エッチングガス）は、上記のようにアルゴン（Ａｒ）またはアルゴン（Ａｒ）以降の原子番号の希ガスを含有するとともに、更にフッ素系ガス（フッ化物ガス、フッ素含有ガス）、例えばＣＦ４、ＣＨＦ３、Ｃ４Ｆ８、ＳＦ６またはＮＦ３なども含有していることが好ましい。すなわち、希ガス（アルゴン（Ａｒ）またはアルゴン（Ａｒ）以降の原子番号の希ガス）とフッ素系ガスとを含有するガスをプラズマ化して、第１保護膜５１ａのイオンアシストドライエッチングが行われる。従って、ステップＳ２の第１保護膜５１ａのイオンアシストドライエッチングでは、アルゴン（Ａｒ）イオン（またはそれ以降の原子番号の希ガス（rare gas）イオン）の物理的作用（イオン衝撃）と、フッ素（Ｆ）ラジカル（またはフッ化物ラジカル）の化学的反応とによって、エッチング（物理的・化学的エッチング）を進行（促進）させることができ、これにより、エッチングの異方性と選択性の両立が可能になる。例えば、ＣＦ４ガスとＣＨＦ３ガスとＡｒガスとの混合ガスを用いて、半導体基板１にバイアス電圧を印加しながらドライエッチング（プラズマエッチング）することで、ステップＳ２の第１保護膜５１ａのイオンアシストドライエッチングを行うことができる。従って、ステップＳ２の第１保護膜５１ａのイオンアシストドライエッチングとして、反応性イオンエッチングなどを用いれば、より好ましい。【００５０】
上記ケミカルドライエッチング（ステップＳ１の第２保護膜５１ｂのケミカルドライエッチングおよびステップＳ３の窒化チタン膜４２ｃのケミカルドライエッチング）は、フッ素（Ｆ）ラジカル（またはフッ化物ラジカル）などの化学的反応（化学的作用）によって対象物（ここでは第２保護膜５１ｂまたは窒化チタン膜４２ｃ）をエッチングするが、イオン衝撃（イオンを用いたアタック、物理的作用）によるエッチングは行われないようにする。このため、ステップＳ１，Ｓ３のケミカルドライエッチング工程では、半導体基板（半導体基板１）にバイアス電圧を印加せずにドライエッチングを行うことが好ましい。また、ステップＳ１，Ｓ３のケミカルドライエッチング（ステップＳ１の第２保護膜５１ｂのケミカルドライエッチングおよびステップＳ３の窒化チタン膜４２ｃのケミカルドライエッチング）に用いられるガス（エッチングガス）は、例えばＣＦ４、ＣＨＦ３、Ｃ４Ｆ８、ＳＦ６またはＮＦ３などのフッ素系ガス（フッ化物ガス、フッ素含有ガス）を含有し、かつアルゴン（Ａｒ）およびアルゴン（Ａｒ）以降の原子番号の希ガス（すなわちアルゴン（Ａｒ），クリプトン（Ｋｒ），キセノン（Ｘｅ）およびラドン（Ｒｎ））を含有せず、そのようなガスをプラズマ化して上記ケミカルドライエッチングが行われる。例えば、ＣＦ４ガスとＯ２（酸素）ガスとの混合ガスを用いて、半導体基板１にバイアス電圧を印加せずにドライエッチング（プラズマエッチング）することで、ステップＳ１，Ｓ３のケミカルドライエッチングを行うことができる。ＣＦ４ガスのようなフッ素（Ｆ）および炭素（Ｃ）を含有するガスとともにＯ２（酸素）ガスを用いることで、ＣＦ４の炭素（Ｃ）を酸素と反応させてＣＯ２（二酸化炭素）としてエッチングチャンバ外への排出を促進することができる。【００５１】
ステップＳ１，Ｓ３のケミカルドライエッチングおよびステップＳ２のイオンアシストドライエッチングで、エッチングガスをプラズマ化する手法（装置）は、種々のプラズマ生成法（プラズマ装置）を用いることができ、例えば、平行平板型プラズマ装置、ＩＣＰ（Inductively Coupled Plasma：誘導結合プラズマ）装置、ＴＣＰ（ＴＣＰ：Transformer Coupled Plasma：電磁結合型プラズマ）装置、ＵＨＦ（ＵＨＦ−ＥＣＲ）プラズマ装置またはリモートプラズマ装置などを必要に応じて用いることができる。【００５２】
ステップＳ１の第２保護膜５１ｂのケミカルドライエッチング工程では、等方的なエッチングが行われ、図９に示されるように、第２保護膜５１ｂはやや等方的にエッチングされる。従って、第２保護膜５１ｂの開口部５３ａは開口部５２ａに整合する位置に形成されるが、第２保護膜５１ｂの開口部５３ａの側壁は半導体基板１の主面の法線方向に対して傾斜する。【００５３】
ステップＳ２の第１保護膜５１ａのイオンアシストドライエッチング工程では、イオンを加速してエッチングを行うことから異方的なエッチングが行われ、第１保護膜５１ａは異方的にエッチングされて第１保護膜５１ａの開口部５３ｂの側壁は半導体基板１の主面の法線方向に対してほぼ平行となるが、図１０に示されるように、開口部５３の側壁上にポリマ（polymer）などからなる堆積層（堆積物、ポリマ、炭素（Ｃ）およびフッ素（Ｆ）を含有するポリマ）５５を堆積させながら、第１保護膜５１ａのエッチングを行うことができる。この開口部５３の側壁上の堆積層５５は、炭素（Ｃ）やフッ素（Ｆ）などからなるポリマにより構成されている。【００５４】
ステップＳ３の開口部５３ｂの底部で窒化チタン膜４２ｃをケミカルドライエッチングする工程では、等方的なエッチング作用が生じるが、上記のように開口部５３の側壁上に堆積層５５が形成され、この堆積層５５がエッチング保護膜として機能することができるので、ステップＳ３の窒化チタン膜４２ｃのケミカルドライエッチング工程において、開口部５３の側壁の第１保護膜５１ａおよび第２保護膜５１ｂ（特に第１保護膜５１ａ）が横方向（水平方向、半導体基板１の主面に平行な方向）にエッチングされるのを防止することができる。【００５５】
ステップＳ３のケミカルドライエッチング工程により窒化チタン膜４２ｃを除去して開口部５３の底部でアルミニウム膜４２ｂを露出させた後、図１２に示されるように、フォトレジスト膜５２を、酸素（Ｏ２）を用いたアッシング処理などにより除去する（ステップＳ４）。アッシング処理の代わりに、シンナーやレジスト剥離液（ST502A等)などを用いたウェット処理によりフォトレジスト膜５２を除去することもできる。堆積層５５は炭素（Ｃ）やフッ素（Ｆ）などからなるポリマにより構成されているので、ステップＳ４のフォトレジスト膜５２除去工程で、開口部５３の側壁上の堆積層５５も同時に除去することができる。【００５６】
次に、図１３に示されるように、開口部５３の側壁および底部上を含む保護膜５１上に、導電体からなるＵＢＭ（Under Bump Metal）膜（電極下地膜、導電体膜）６１を形成する（ステップＳ５）。すなわち、開口部５３の底部で露出するアルミニウム膜４２ｂ（パッド電極４６）上を含む保護膜５１上にＵＢＭ膜６１を形成する。ＵＢＭ膜６１は、例えばパラジウム（Ｐｄ）膜とチタン（Ｔｉ）膜の積層膜あるいはチタンタングステン（ＴｉＷ）膜と金（Ａｕ）膜の積層膜などから形成され、例えばスパッタリング法によって形成することができる。【００５７】
次に、図１４に示されるように、ＵＢＭ膜６１上にフォトレジスト膜（レジスト膜）６２を塗布（形成）した後、このフォトレジスト膜６２に対して露光・現像処理することにより、フォトレジスト膜６２をパターニングし、フォトレジスト膜６２に開口部６２ａを形成する。すなわち、開口部６２ａを有するフォトレジスト膜６２からなるフォトレジストパターン（レジストパターン）を、ＵＢＭ膜６１上に形成する。この際、保護膜５１の開口部５３で露出するパッド電極４６の上部を開口するようにフォトレジスト膜６２に開口部６２ａが形成される。すなわち、フォトレジスト膜６２の開口部６２ａは、保護膜５１の開口部５３を平面的に含むように形成され、フォトレジスト膜６２の開口部６２ａの底部では、パッド電極４６が露出する。フォトレジスト膜６２の膜厚は、形成するバンプ電極の高さに合わせて決定することができ、例えば１０μｍ程度とすることができる。【００５８】
次に、図１５に示されるように、ＵＢＭ膜６１を電極とした電解（電界）めっき法を使用することにより、保護膜５１の開口部５３およびフォトレジスト膜６２の開口部６２ａを埋め込むように導電体膜（めっき膜、電解めっき膜、金めっき膜）６３を形成する（ステップＳ６）。導電体膜６３は、金膜などからなる。【００５９】
次に、図１６に示されるように、フォトレジスト膜６２を除去する。これにより、フォトレジスト膜６２の下に位置していたＵＢＭ膜６１が露出する。【００６０】
次に、図１７に示されるように、導電体膜６３をエッチングマスクとして、露出したＵＢＭ膜６１をエッチングにより除去する。このようにして、ＵＢＭ膜６１およびその上の導電体膜６３よりなるバンプ電極６５が、パッド電極４６（アルミニウム膜４２ｂ）上に形成される。その後、必要に応じて半導体基板１に熱処理（アニール）を施すことにより、バンプ電極６５を構成する導電体膜６３を安定した結晶にすることができる。【００６１】
その後、必要に応じて半導体基板１の裏面研削を行ってから、ダイシングなどにより半導体基板１を切断して各半導体チップに分離するが、ここではその説明は省略する。【００６２】
次に、本実施の形態の効果についてより詳細に説明する。【００６３】
窒化シリコン膜は、元素（原子）間の結合力（例えばシリコン原子と窒素原子との結合力）が比較的小さい（弱い）ので、ケミカルドライエッチングでエッチングすることが可能（容易）であるが、酸化シリコン膜は元素（原子）間の結合力（例えばシリコン原子と酸素原子との結合力）が比較的大きい（強い）ので、酸化シリコン膜をケミカルドライエッチングのみでエッチングすると、エッチングに要する時間が長くなり、半導体装置の生産性が低下する可能性がある。本実施の形態では、保護膜５１に開口部５３を形成する際に、元素（原子）間の結合力が比較的小さい（弱い）窒化シリコンからなる第２保護膜５１ｂはケミカルドライエッチングするが、元素（原子）間の結合力が比較的大きい（強い）酸化シリコンからなる第１保護膜５１ａは、イオンアシストドライエッチングする。このため、窒化シリコンからなる第２保護膜５１ｂと酸化シリコンからなる第１保護膜５１ａともに、的確にドライエッチングすることができ、また、エッチングレートを高めてエッチング時間を短縮し、半導体装置の生産性を向上することができる。【００６４】
また、本実施の形態では、保護膜５１に開口部５３を形成する際に、第１保護膜５１ａをイオンアシストドライエッチングするので、炭素（Ｃ）やフッ素（Ｆ）などからなるポリマにより構成される堆積層５５を開口部５３の側壁上に堆積させながら、第１保護膜５１ａのエッチングを行うことができる。この堆積層５５は、開口部５３の底部での窒化チタン膜４２ｃのケミカルドライエッチング工程（ステップＳ３）においてエッチング保護膜として機能することができる。このため、ステップＳ３の窒化チタン膜４２ｃのケミカルドライエッチング工程において、開口部５３の側壁の第１保護膜５１ａおよび第２保護膜５１ｂ（特に第１保護膜５１ａ）が横方向（水平方向、半導体基板１の主面に平行な方向）にエッチングされるのを防止することができる。従って、ステップＳ３の窒化チタン膜４２ｃのケミカルドライエッチング工程において、たとえ等方的なエッチングとなるケミカルドライエッチングを行っても、開口部５３内で第１保護膜５１ａが横方向にエッチングされるのを防止できる。これにより、第１保護膜５１ａの開口部５３ｂの寸法を、フォトレジスト膜５２の開口部５２ａにほぼ一致させることができる。このため、設計どおりの開口寸法（開口部５３の寸法）でアルミニウム膜４２ｂ（パッド電極４６）を露出することができる。開口部５３の底部で露出するアルミニウム膜４２ｂ（パッド電極４６）の寸法を設計値どおりに均一化でき、パッド電極４６の寸法ばらつきを低減できるので、半導体装置のパッド部（バンプ電極６５）の特性（性能）を安定させることができ、半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留りを向上することができる。また、堆積層５５の堆積厚みは、ステップＳ２のエッチング条件を調整することで制御することが可能である。【００６５】
窒化シリコンからなる第２保護膜はケミカルドライエッチングまたはイオンアシストドライエッチングにより加工される。その際、イオンアシストドライエッチングではエッチレートを高めるため、デポジション成分（堆積成分）となる反応ガスを低減することが好ましい。これにより、窒化シリコンからなる第２保護膜５１ｂのエッチレートを高めてエッチング時間を短縮することができ、半導体装置の生産性を高めることができる。また、第２保護膜５１ｂをケミカルドライエッチングすることにより、第２保護膜５１ｂが等方的にエッチングされたとしても、その後の第１保護膜５１ａのイオンアシストドライエッチング工程では、第１保護膜５１ａが異方的にエッチングされるので、第１保護膜５１ａの開口部５３ｂの寸法を、フォトレジスト膜５２の開口部５２ａにほぼ一致させることができ、アルミニウム膜４２ｂ（パッド電極４６）を露出するこの第１保護膜５１ａの開口部５３ｂの寸法をフォトレジスト膜５２の開口部５２ａにほぼ一致させることができる。【００６６】
また、本実施の形態とは異なり、開口部５３の底部で窒化チタン膜４２ｃを除去せずに残したまま、ＵＢＭ膜６１および導電体膜６３を形成してバンプ電極を形成することも考えられるが、この場合、バンプ電極とパッド電極との界面近傍で腐食などが発生する可能性がある。本実施の形態では、開口部５３の底部で窒化チタン膜４２ｃを除去してアルミニウム膜４２ｂを露出させ、この露出したアルミニウム膜４２ｂ上にＵＢＭ膜６１および導電体膜６３を形成してバンプ電極６５を形成しているので、バンプ電極６５とパッド電極４６（アルミニウム膜４２ｂ）との界面近傍で腐食などが発生するのを防止でき、半導体装置の信頼性を向上させることができる。【００６７】
また、本実施の形態とは異なり、開口部５３の底部でイオンアシストドライエッチングにより窒化チタン膜４２ｃを除去することも考えられる。図１９〜図２４は、開口部５３の底部でイオンアシストドライエッチングにより窒化チタン膜４２ｃを除去する比較例の半導体装置の製造工程を示す要部断面図である。図１９〜図２４は、本実施の形態における上記図８〜図１７に対応する。【００６８】
本実施の形態と同様にして上記図８と同様の図１９の構造が得られた後、図２０に示されるように、開口部５２ａを有するフォトレジスト膜５２をエッチングマスクとして用いて、窒化シリコン膜からなる第２保護膜５１ｂをケミカルドライエッチングして第２保護膜５１ｂに開口部５３ａを形成する。それから、図２１に示されるように、フォトレジスト膜５２をエッチングマスクとして用いて、酸化シリコン膜からなる第１保護膜５１ａをイオンアシストドライエッチングして第１保護膜５１ａに開口部５３ａを形成し、更に続けて開口部５３ａの底部で配線４２の窒化チタン膜４２ｃをイオンアシストドライエッチングにより除去し、開口部５３の底部でアルミニウム膜４２ｂを露出させる。【００６９】
この第１保護膜５１ａおよび窒化チタン膜４２ｃのイオンアシストドライエッチング工程では、第１保護膜５１ａおよび窒化チタン膜４２ｃは異方的にエッチングされるが、図２１に示されるように、開口部５３の側壁上にポリマなどからなる堆積層（堆積物）１０１が堆積しながら、第１保護膜５１ａおよび窒化チタン膜４２ｃのエッチングが行われる。本発明者の検討によれば、この開口部５３の側壁上の堆積層１０１には、炭素（Ｃ）やフッ素（Ｆ）などとともに、イオンアシストドライエッチング時に露出したアルミニウム膜４２ｂがスパッタされたことに起因するアルミニウム（Ａｌ）も含まれており、堆積層１０１内ではアルミニウム（Ａｌ）とフッ素（Ｆ）とが結合してフッ化アルミニウム（ＡｌＦ）が生成されている。【００７０】
その後、図２２に示されるように、フォトレジスト膜５２をアッシングなどにより除去するが、堆積層１０１には結合力が比較的強いフッ化アルミニウム（ＡｌＦ）が含まれているので、フォトレジスト膜５２の除去工程で開口部５３の側壁上の堆積層１０１も同時に除去することは困難である。すなわち、フォトレジスト膜５２を除去するために行う酸素（Ｏ２）によるアッシングやシンナーなどによるウェット処理では、フッ化アルミニウム（ＡｌＦ）を含んでいる堆積層１０１を除去することは困難である。フッ酸（ＨＦ）系の薬液によるウェットエッチングを行えば、フッ化アルミニウム（ＡｌＦ）を含んでいる堆積層１０１を除去することができるが、これは下地（開口部５３で露出するアルミニウム膜４２ｂなど）にダメージを与え、パッド電極表面（開口部５３で露出するアルミニウム膜４２ｂ表面）の荒れを発生させる可能性がある。これは、半導体装置の信頼性を低下させる可能性がある。従って、フッ化アルミニウム（ＡｌＦ）を含んでいる堆積層１０１を、悪影響を生じることなく除去することは困難である。このため、フッ化アルミニウム（ＡｌＦ）を含んだ堆積層１０１を残存させたまま、フォトレジスト膜５２を除去する。フォトレジスト膜５２の除去後、残存する堆積層１０１の上部は、第２保護膜５１ｂの上面よりも上方に突起状または針状に突出している。堆積層１０１の最上部は、例えば２〜３μｍ程度、第２保護膜５１ｂの上面よりも上方に突出した状態となる。【００７１】
次に、堆積層１０１が残存した状態で、図２３に示されるように、開口部５３の側壁および底部上を含む保護膜５１上に、上記ＵＢＭ膜６１と同様の材料膜からなるＵＢＭ膜１０２を形成する。それから、ＵＢＭ膜１０２上にフォトレジスト膜６２を塗布した後、このフォトレジスト膜６２に対して露光・現像することにより、フォトレジスト膜６２をパターニングし、フォトレジスト膜６２に開口部６２ａを形成する。【００７２】
次に、ＵＢＭ膜１０２を電極とした電解（電界）めっき法を使用することにより、保護膜５１の開口部５３およびフォトレジスト膜６２の開口部６２ａを埋め込むように、金膜などからなる導電体膜（金めっき膜）１０３を形成する。【００７３】
本発明者の検討によれば、図１９〜図２４に示される比較例の半導体装置の製造工程では、この導電体膜１０３を形成するための電解めっき工程で、導電体膜１０３に異常成長部１０３ａが生じることが分かった。この異常成長部１０３ａ発生の原因を本発明者が検討したところ、堆積層１０１はフッ化アルミニウム（ＡｌＦ）を含んでいるために導電性のポリマとなって導電性を有し、導電体膜１０３を形成するための電解めっき工程で、導電性のポリマからなる堆積層１０１も電極（めっき電極）として機能するので、堆積層１０１（およびその上部のＵＢＭ膜１０２）に過剰に電流が供給されてしまい、その上部でめっき膜（導電体膜１０３）が異常成長して、導電体膜１０３に異常成長部１０３ａが発生することが分かった。【００７４】
その後、図２４に示されるように、フォトレジスト膜６２を除去し、更に、導電体膜１０３をエッチングマスクとして、露出したＵＢＭ膜１０２をエッチングにより除去することで、ＵＢＭ膜１０２およびその上の導電体膜１０３よりなるバンプ電極１０４が、配線４２上に形成される。【００７５】
上記のように、比較例の半導体装置の製造工程では、窒化チタン膜４２ｃをイオンアシストドライエッチングするので、この窒化チタン膜４２ｃのイオンアシストドライエッチング工程で、窒化チタン膜４２ｃの下地のアルミニウム膜４２ｂも一部スパッタされてアルミニウム（Ａｌ）成分が開口部５２ａ，５３の側壁上に付着（逆スパッタ）し、このアルミニウム（Ａｌ）がフッ素（Ｆ）と結合してフッ化アルミニウム（ＡｌＦ）が生成されることで、開口部５３の側壁上の堆積層（堆積物）１０１内にフッ化アルミニウム（ＡｌＦ）が含有される。フッ化アルミニウム（ＡｌＦ）は結合力が比較的強く、開口部５３で露出するアルミニウム膜４２ｂなどにダメージを与えずにフッ化アルミニウム（ＡｌＦ）を含有する堆積層１０１を除去するのは容易でない。また、堆積層１０１にアルミニウム（Ａｌ）が含まれないようにするには、窒化チタン膜４２ｃのイオンアシストドライエッチング工程でアルミニウム膜４２ｂが露出した直後にエッチングを停止しなければならないが、これはアルミニウム膜４２ｂ上に窒化チタン膜４２ｃのエッチング残りを生じる可能性がある。一方、堆積層１０１を除去せずに、ＵＢＭ膜１０２および導電体膜１０３を形成した場合、上記のように、導電体膜１０３形成時のめっき（電解めっき）工程で、アルミニウム（Ａｌ）成分を含有することなどに起因して導電性のポリマとなった堆積層１０１も電極（めっき電極）として機能するので、堆積層１０１（およびその上部のＵＢＭ膜１０２）に過剰に電流が供給されてしまい、その上部でめっき膜（導電体膜１０３）が異常成長して、導電体膜１０３に異常成長部１０３ａが発生してしまう。この導電体膜１０３の異常成長部１０３ａは、バンプ電極１０４の表面に凹凸を生じさせ、半導体装置のバンプ電極１０４を配線基板の端子などに接続したときに接続不良を発生させる可能性がある。【００７６】
それに対して、本実施の形態では、ステップＳ２で酸化シリコン膜からなる第１保護膜５１ａをイオンアシストドライエッチングした後、開口部５３の底部で露出する窒化チタン膜４２ｃをステップＳ３でケミカルドライエッチングする。ステップＳ３においてイオン衝撃を伴わないケミカルドライエッチングによって窒化チタン膜４２ｃを除去し、開口部５３の底部でアルミニウム膜４２ｂを露出させるので、アルミニウム膜４２ｂにはイオン衝撃が加わらず、アルミニウム膜４２ｂはスパッタされない。このため、開口部５３の側壁上の堆積層５５は、炭素（Ｃ）およびフッ素（Ｆ）を含有するが、アルミニウム（Ａｌ）を含有していない。すなわち、堆積層５５は、アルミニウム（Ａｌ）を含有せず、炭素（Ｃ）およびフッ素（Ｆ）を含有するポリマにより構成される。堆積層５５は、アルミニウム（Ａｌ）を含有せず、炭素（Ｃ）やフッ素（Ｆ）などからなるポリマにより構成されているので、ステップＳ５のフォトレジスト膜５２除去工程（例えばアッシング工程）で、開口部５３の側壁上の堆積層５５も同時に除去することが可能である。このため、堆積層５５がＵＢＭ膜６１および導電体膜６３の形成工程に不具合を生じさせることはない。また、導電体膜６３をめっき（電解めっき）法により形成したとしても、上記堆積層１０１のような導電性のポリマに起因した電流集中が生じることがないので、異常成長を生じることなくめっき膜（導電体膜６３）を形成でき、表面がほぼ平坦なめっき膜（導電体膜６３）を形成することができる。このため、バンプ電極６５の表面に凹凸が発生するのを的確に防止することができる。従って、半導体装置のバンプ電極６５を配線基板の端子などに接続したときの接続不良を防止し、接続の信頼性を向上することができる。このため、半導体装置の信頼性を向上させることができ、また、半導体装置の製造歩留りを向上することができる。【００７７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７８】
半導体装置のパッド部の形成技術に適用して有効である。
【図１】
2006061875.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【手続補正書】
【提出日】平成17年6月15日(2005.6.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
は、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。ｎ型ウェル４は、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型の不純物をイオン注入することなどによって形成することができる。
［００２７］
次に、半導体基板１（ｐ型ウエル３およびｎ型ウエル４）の表面にゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
［００２８］
次に、ｐ型ウエル３のゲート絶縁膜５上にゲート電極６ａを形成し、ｎ型ウエル４の絶縁膜５上にゲート電極６ｂを形成する。例えば、半導体基板１の主面上に多結晶シリコン膜を形成し、その多結晶シリコン膜にリン（Ｐ）などをイオン注入して低抵抗のｎ型半導体膜とし、その多結晶シリコン膜をドライエッチングによってパターニングすることにより、パターニングされた多結晶シリコン膜からなるゲート電極６ａ，６ｂを形成することができる。
［００２９］
次に、ｐ型ウエル３のゲート電極６ａの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）ｎ−型半導体領域７を形成し、ｎ型ウエル４のゲート電極６ｂの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、（一対の）ｐ型半導体領域８を形成する。
［００３０］
次に、ゲート電極６ａ，６ｂの側壁上に、例えば酸化シリコンなどからなる側壁スペーサまたはサイドウォール９を形成する。サイドウォール９は、例えば、半導体基板１上に酸化シリコン膜を堆積し、この酸化シリコン膜を異方性エッチングすることによって形成することができる。
［００３１］
サイドウォール９の形成後、（一対の）ｎ＋型半導体領域１０（ソース、ドレイン）を、例えば、ｐ型ウエル３のゲート電極６ａおよびサイドウォール９の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより形成し、（一対の）ｐ＋型半導体領域１１（ソース、ドレイン）を、例えば、ｎ型ウエル４のゲート電極６ｂおよびサイドウォール９の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより形成する。イオン注入後、導入した不純物の活性化のためのアニール処理（熱処理）を行うこともできる。ｎ＋型半導体領域１０は、ｎ−型半導体領域７よりも不純物濃度が高く、ｐ＋型半導体領域１１は、ｎ型半導体領域８よ
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
りも不純物濃度が高い。これにより、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ型半導体領域１０およびｎ−型半導体領域７により形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域１１およびｐ−型半導体領域８により形成される。
［００３２］
次に、ゲート電極６ａ，６ｂ、ｎ＋型半導体領域１０およびｐ＋型半導体領域１１の表面を露出させ、例えばコバルト（Ｃｏ）膜を堆積して熱処理することによって、ゲート電極６ａ，６ｂ、ｎ＋型半導体領域１０およびｐ−型半導体領域１１の表面に、それぞれ金属シリサイド膜（例えばコバルトシリサイド（ＣｏＳｉ２）膜）１２を形成する。これにより、ｎ＋型半導体領域１０およびｐ＋型半導体領域１１などの拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。その後、未反応のコバルト膜は除去する。
［００３３］
このようにして、図１の構造が得られ、ｐ型ウエル３にｎチャネル型のＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）１３が形成され、ｎ型ウエル４にｐチャネル型のＭＩＳＦＥＴ１４が形成され、例えば、ＣＭＩＳＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が形成される。
［００３４］
次に、配線工程が行われる。図２に示されるように、半導体基板１上にゲート電極６ａ，６ｂを覆うように絶縁膜（層間絶縁膜）２１を形成する。絶縁膜２１は、例えば、相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜との積層膜または酸化シリコン膜の単体膜などからなり、例えばＣＶＤ法などを用いて形成することができる。絶縁膜２１の形成後、必要に応じてＣＭＰ処理を行って絶縁膜２１の表面を平坦化する。
［００３５］
次に、フォトリソグラフィ法を用いて絶縁膜２１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜２１をドライエッチングすることにより、ｎ＋型半導体領域（ソース、ドレイン）１０やｐ＋型半導体領域（ソース、ドレイン）１１の上部などにコンタクトホール（開口部）２２を形成する。コンタクトホール２２の底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域１０（の表面上のシリサイド膜１２）の一部やｐ＋型半導体領域１１（の表面上のシリサイド膜１２）の一部、あるいはゲート電極６ａ，６ｂ（の表面上のシリサイド膜１２）の一部などが露出される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
配線（配線２４も含まれる）については、図示を省略している。
［００３９］
それから、図４に示されるように、絶縁膜４１上に例えばスパッタリング法などを用いて窒化チタン膜４２ａ、アルミニウム膜（アルミニウム膜またはアルミニウム合金膜）４２ｂおよび窒化チタン（ＴｉＮ）膜（重ね膜、反射防止膜、導電体膜）４２ｃを順に形成する。アルミニウム膜４２ｂは、アルミニウム（Ａｌ）単体膜またはアルミニウム（Ａｌ）合金膜などのアルミニウムを主成分とする導電体膜（主導体膜）であり、Ｓｉ（シリコン）またはＣｕ（銅）を含有することもできる（すなわちアルミニウム膜４２ｂを、アルミニウムを主成分とし、ＳｉまたはＣｕを含有するアルミニウム合金膜とすることもできる）。アルミニウム膜４２ｂの膜厚は、例えば０．６μｍ（６００ｎｍ）程度とすることができる。窒化チタン膜４２ａは、絶縁膜４１とアルミニウム膜４２ｂとの密着性を向上するように機能することができる。窒化チタン膜４２ａ，４２ｃの膜厚は、それぞれ、例えば０．０２μｍ（２０ｎｍ）程度とすることができる。窒化チタン膜４２ｃは、アルミニウム膜４２ｂの上面上に重なるように密着して形成された重ね膜であり、後述するように、アルミニウム膜４２ｂをパターニングする際の露光工程で反射防止膜として機能することができる。窒化チタン膜４２ｃの代わりに、チタンタングステン（ＴｉＷ）膜またはモリブデンシリサイド（ＭｏＳｉ）膜を用いることもできる。すなわち、アルミニウム膜４２ｂの上面上の重ね膜（反射防止膜）４２ｃとして、窒化チタン（ＴｉＮ）膜、チタンタングステン（ＴｉＷ）膜またはモリブデンシリサイド（ＭｏＳｉ）膜を用いることができる。
［００４０］
次に、窒化チタン膜４２ｃ上にフォトレジスト膜（レジスト膜、フォトレジスト層）４３を形成する。それから、図５に示されるように、フォトリソグラフィ技術を用いてフォトレジスト膜４３を露光、現像処理してパターニングする。これにより、フォトレジスト膜４３はフォトレジストパターン（レジストパターン）となる。窒化チタン膜４２ｃは、半導体基板１の全面上に形成したフォトレジスト膜４３を露光する際の反射防止膜として機能することができる。アルミニウム膜４２ｂ上に窒化チタン膜４２ｃを形成しているので、露光工程におけるアルミニウム膜４２ｂでの反射を防止し、所望のパターン形状のフォトレジスト膜４３（フォトレジストパターン）を的確に形成することができる。
［００４１］
次に、図６に示されるように、フォトレジスト膜４３（フォトレジストパターン）をエッチングマスクとして用いて窒化チタン膜４２ｃ、アルミニウム膜４２ｂおよび窒化チタン膜４２ａ
【国際調査報告】
2006061875.tif 000026
2006061875.tif 000027