【手続補正書】
【提出日】令和2年9月18日(2020.9.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１列、第２列、及び第３列の要素を含むプリント回路基板と、
第１中央処理ユニット（第１ＣＰＵ）を収容するよう構成された第１ＣＰＵソケットと、少なくとも８つのメモリモジュールを収容するよう構成された第１メモリ領域と、を含み、前記第１メモリ領域の前記少なくとも８つのメモリモジュールは、第１グループの高速入出力（ＨＳＩＯ）リンクを介して前記第１ＣＰＵに連結される、前記第１列の要素と、
第２メモリ領域及び第３メモリ領域を含み、前記第２メモリ領域及び前記第３メモリ領域は前記少なくとも８つのメモリモジュールを別個に収容し、前記第１ＣＰＵソケットは前記第１メモリ領域及び前記第２メモリ領域の間に配置され、前記第２メモリ領域の前記少なくとも８つのメモリモジュールは、第２グループのＨＳＩＯリンクを介して前記第１ＣＰＵに連結される、前記第２列の要素と、
第２ＣＰＵを収容するよう構成された第２ＣＰＵソケットと、少なくとも８つのメモリモジュールを収容するよう構成された第４メモリ領域と、を含み、前記第２ＣＰＵソケットは前記第３メモリ領域及び前記第４メモリ領域の間に配置され、前記第３メモリ領域の前記少なくとも８つのメモリモジュールは、第３グループのＨＳＩＯリンクを介して前記第２ＣＰＵに連結され、前記第４メモリ領域の前記少なくとも８つのメモリモジュールは、第４グループのＨＳＩＯリンクを介して前記第２ＣＰＵに連結される、前記第３列の要素と、
を備える、装置。
【請求項２】
少なくとも２つのＨＳＩＯリンクを別個に含む前記第１グループ、前記第２グループ、前記第３グループ、及び前記第４グループのＨＳＩＯリンクを備える、請求項１に記載の装置。
【請求項３】
前記第１メモリ領域及び前記第２メモリ領域のそれぞれのメモリモジュールを前記第１ＣＰＵにて第１の高速シリアルインターフェースを介して前記第１ＣＰＵに連結する前記第１グループ及び前記第２グループのＨＳＩＯリンクと、
前記第３メモリ領域及び前記第４メモリ領域のそれぞれのメモリモジュールを前記第２ＣＰＵにて第２の高速シリアルインターフェースを介して前記第２ＣＰＵに連結する前記第３グループ及び前記第４グループのＨＳＩＯリンクと、
を備える請求項２に記載の装置。
【請求項４】
少なくとも１ピンあたり毎秒５０ギガビットのデータ転送速度が別個に可能な前記第１グループ、前記第２グループ、前記第３グループ、及び前記第４グループのＨＳＩＯリンクを備える、請求項２又は３に記載の装置。
【請求項５】
少なくとも８つのメモリモジュールを別個に収容するよう構成された前記第１メモリ領域、前記第２メモリ領域、前記第３メモリ領域、及び前記第４メモリ領域は、デュアルインラインメモリモジュール（ＤＩＭＭ）を含む前記少なくとも８つのメモリモジュールを有する、請求項１から４のいずれか一項に記載の装置。
【請求項６】
揮発性メモリ又は不揮発性メモリを含む、前記少なくとも８つのメモリモジュール内に含まれる前記ＤＩＭＭを備える、請求項５に記載の装置。
【請求項７】
前記揮発性メモリは、ダイナミックランダムアクセスメモリを含む、請求項６に記載の装置。
【請求項８】
前記不揮発性メモリは、３次元クロスポイントメモリ、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、強誘電体メモリ、シリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）メモリ、ポリマーメモリ、又は強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）を含む、請求項６又は７に記載の装置。
【請求項９】
プリント回路基板の第１メモリ領域及び第２メモリ領域間に第１中央処理ユニットソケット（第１ＣＰＵソケット）を配置する段階であり、前記第１メモリ領域及び前記第２メモリ領域は少なくとも８つのメモリモジュールを別個に受け入れるよう構成される、段階と、
前記プリント回路基板の第３メモリ領域及び第４メモリ領域間に第２ＣＰＵソケットを配置する段階であり、前記第３メモリ領域及び前記第４メモリ領域は少なくとも８つのメモリモジュールを別個に受け入れるよう構成される、段階と、
前記第１ＣＰＵソケットを、それぞれ第１グループ及び第２グループの高速入出力（ＨＳＩＯ）リンクを介して前記第１メモリ領域及び前記第２メモリ領域の前記少なくとも８つのメモリモジュールに連結する段階と、
前記第２ＣＰＵソケットを、それぞれ第３グループ及び第４グループのＨＳＩＯリンクを介して前記第３メモリ領域及び第４メモリ領域の前記少なくとも８つのメモリモジュールに連結する段階と、
を備える方法。
【請求項１０】
前記第１グループ、前記第２グループ、前記第３グループ、及び前記第４グループのＨＳＩＯリンクは、少なくとも２つのＨＳＩＯリンクを別個に含む、請求項９に記載の方法。
【請求項１１】
前記第１メモリ領域及び第２メモリ領域のそれぞれのメモリモジュールへの前記第１グループ及び前記第２グループのＨＳＩＯリンクを、第１ＣＰＵにて第１の高速シリアルインターフェースを介して前記第１ＣＰＵに連結する段階と、
前記第３メモリ領域及び第４メモリ領域のそれぞれのメモリモジュールへの前記第３グループ及び前記第４グループのＨＳＩＯリンクを、第２ＣＰＵにて第２の高速シリアルインターフェースを介して前記第２ＣＰＵに連結する段階と、
を備える、請求項１０に記載の方法。
【請求項１２】
前記第１グループ、前記第２グループ、前記第３グループ、及び前記第４グループのＨＳＩＯリンクは、少なくとも１ピンあたり毎秒５０ギガビットのデータ転送速度が別個に可能である、請求項１０又は１１に記載の方法。
【請求項１３】
少なくとも８つのメモリモジュールを別個に受け入れる前記第１メモリ領域、前記第２メモリ領域、前記第３メモリ領域、及び前記第４メモリ領域は、デュアルインラインメモリモジュール（ＤＩＭＭ）を受け入れる前記少なくとも８つのメモリモジュールを含む、請求項９から１２のいずれか一項に記載の方法。
【請求項１４】
前記少なくとも８つのメモリモジュールに含まれる前記ＤＩＭＭは、揮発性メモリ又は不揮発性メモリを含む、請求項１３に記載の方法。
【請求項１５】
プリント回路基板（ＰＣＢ）と、
第１グループの高速入出力（ＨＳＩＯ）リンクを介して第１グループの少なくとも８つのデュアルインラインメモリモジュール（ＤＩＭＭ）と連結する第１の中央処理ユニット（第１ＣＰＵ）を含む、前記プリント回路基板上の第１列の要素と、
それぞれ少なくとも８つのＤＩＭＭを有する第２グループ及び第３グループを含み、前記第１ＣＰＵが前記第１グループ及び前記第２グループのＤＩＭＭの間に配置され、前記第２グループのＤＩＭＭが第２グループのＨＳＩＯリンクを介して前記第１ＣＰＵと連結された、前記プリント回路基板上の第２列の要素と、
第２ＣＰＵ及び少なくとも８つのＤＩＭＭの第４グループを含み、前記第２ＣＰＵが前記第３グループ及び前記第４グループのＤＩＭＭの間に配置され、前記第３グループ及び前記第４グループのＤＩＭＭが第３グループ及び第４グループのそれぞれのＨＳＩＯリンクを介して前記第２ＣＰＵと連結される、前記プリント回路基板上の第３列の要素と、
を備えるシステム。
【請求項１６】
少なくとも２つのＨＳＩＯリンクを別個に含む前記第１グループ、前記第２グループ、前記第３グループ、及び前記第４グループのＨＳＩＯリンクを備える、請求項１５に記載のシステム。
【請求項１７】
前記第１グループ及び前記第２グループのＨＳＩＯリンクは、第１メモリ領域及び第２メモリ領域のそれぞれのメモリモジュールを、前記第１ＣＰＵにて第１の高速シリアルインターフェースを介して前記第１ＣＰＵに連結し、
前記第３グループ及び前記第４グループのＨＳＩＯリンクは、第３メモリ領域及び第４メモリ領域のそれぞれのメモリモジュールを、前記第２ＣＰＵにて第２の高速シリアルインターフェースを介して前記第２ＣＰＵに連結する、
請求項１５又は１６に記載のシステム。
【請求項１８】
少なくとも１ピンあたり毎秒５０ギガビットのデータ転送速度が別個に可能な前記第１グループ、前記第２グループ、前記第３グループ、及び前記第４グループのＨＳＩＯリンクを備える、請求項１５から１７のいずれか一項に記載のシステム。
【請求項１９】
ダイナミックランダムアクセスメモリを含む揮発性メモリを含む前記第１グループ、前記第２グループ、前記第３グループ、及び前記第４グループのＤＩＭＭを備える、請求項１５から１８のいずれか一項に記載のシステム。
【請求項２０】
揮発性メモリ及び不揮発性メモリを含む前記第１グループ、前記第２グループ、前記第３グループ、及び前記第４グループのＤＩＭＭを備える、請求項１５から１９のいずれか一項に記載のシステム。
【請求項２１】
前記揮発性メモリは、ダイナミックランダムアクセスメモリを含む、請求項２０に記載のシステム。
【請求項２２】
前記不揮発性メモリは、３次元クロスポイントメモリ、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、強誘電体メモリ、シリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）メモリ、ポリマーメモリ、又は強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）を含む、請求項２０又は２１に記載のシステム。