【事件の表示】
　特願２０１２−１５１０６８「半導体集積回路」拒絶査定不服審判事件〔平成２６年　１月２３日出願公開、特開２０１４−　１３５２５、請求項の数（４）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成２４年７月５日の出願であって、平成２７年１月６日付けで拒絶査定がされ、これに対し、平成２７年２月２６日に拒絶査定不服審判が請求され、同時に手続補正がされたものである。
第２　平成２７年２月２６日付けの手続補正（以下、「本件補正」という。）の適否
１．補正の内容
　本件補正は、特許請求の範囲の請求項１を、
「データ処理回路を備えた半導体集積回路であって、
　前記データ処理回路でデータ処理を行なう第１の経路と、
　前記データ処理回路をバイパスする、あるいは簡略化した回路でデータ処理を行なう第２の経路と、
　前記第１の経路へデータを通過させるか、抑止させるかを決定する第１のデータゲーティング回路と、
　前記第２の経路へデータを通過させるか、抑止させるかを決定する第２のデータゲーティング回路と、を備え、
　動作モードに応じて、前記第１のデータゲーティング回路でデータを抑止させるか、前記第２のデータゲーティング回路でデータを抑止させるかを排他的に決定し、データを抑止させた経路へのデータの入力を止める
ために、前記第１のデータゲーティング回路と前記第２のデータゲーティング回路は、動作モードに応じた２値で表わされる１つの動作モード信号で、データを通過させるか、抑止させるかが決定され、前記第１のデータゲーティング回路と前記第２のデータゲーティング回路のどちらか一方は、前記動作モード信号を反転させる信号反転回路を備え、他方は信号反転回路を備えていない
とする補正（以下、「補正事項１」という。）を含んでいる。
２．補正の適否
　本件補正の補正事項１は、請求項１に記載した発明を特定するために必要な事項である「第１のデータゲーティング回路」と「第２のデータゲーティング回路」について、「
前記第１のデータゲーティング回路と前記第２のデータゲーティング回路は、動作モードに応じた２値で表わされる１つの動作モード信号で、データを通過させるか、抑止させるかが決定され、前記第１のデータゲーティング回路と前記第２のデータゲーティング回路のどちらか一方は、前記動作モード信号を反転させる信号反転回路を備え、他方は信号反転回路を備えていない
補正前の請求項１に記載された発明と補正後の請求項１に記載された発明の産業上の利用分野及び解決しようとする課題が同一であるから、
特許法第１７条の２第５項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　また、特許法第１７条の２第３項、第４項に違反するところはない。
　そこで、本件補正後の前記請求項１に記載された発明（以下、「補正発明」という。）が、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか（特許出願の際独立して特許を受けることができるものであるのか）について以下に検討する。
（１）引用文献１の記載事項
　原査定の拒絶の理由に引用された特開２００８−２６３６４６号公報（以下、「引用文献１」という。）には、次の記載がある（下線は、本審決で特に着目した箇所を示す。）。
「【００１６】
  次に実施例について説明する。まず、本発明に係る概略的な実施例を図１に基づいて説明する。本発明に係る画像処理装置において、バス１に接続された各部の制御を行うＣＰＵ２の制御により、ＣＣＤ撮像素子からの撮像信号をプリプロセス回路３で処理した信号を、バス１を介してフレームメモリ４へ一旦記憶し、次いでフレームメモリ４から読み出した画像データをバス１を介して、イメージプロセス回路部５の初段のイメージプロセス回路５−１に入力し処理させるまでは、従来の画像処理装置と同じである。本発明に係る画像処理装置においては、
初段のイメージプロセス回路５−１からｎ段目のイメージプロセス回路５−ｎまで直列に接続しておいて、パイプライン方式で画像処理を行い
【００１７】
  このようにバス１を介したデータ転送量は、フレームメモリ４から初段のイメージプロセス回路５−１への転送と、ＪＰＥＧ処理部６からフレームメモリ４又はメモリカードへの転送だけとなり、したがってフレームメモリと各イメージプロセス回路との間でデータのやりとりを行っていた従来例と比べて、データ転送量はかなり低減させることができる。
【００１８】
  次に、初段のイメージプロセス回路５−１からｎ段目のイメージプロセス回路５−ｎで構成されるイメージプロセス回路部５の具体的な構成を、図２に基づいて説明する。各イメージプロセス回路５−１〜５−ｎの前段にはパイプラインレジスタとして、小容量のメモリ７−１，７−２，・・・・・７−ｎが配置されていて、該メモリ７−１，７−２，・・・・・７−ｎを介して、各イメージプロセス回路５−１〜５−ｎがパイプライン処理動作をして行くように構成されている。これらの小容量のメモリ７−１，７−２，・・・・・７−ｎは、各イメージプロセス回路５−１，５−２，・・・・・５−ｎで空間的な画像処理を行う場合、画像処理に必要な周辺データの記憶をするために、また画像データをブロック単位で読み出して配列換えなどを行って処理する必要があるために、設けられているものである。そして、
所望の画像処理によっては、一部のイメージプロセス回路をバイパスして後段のイメージプロセス回路にデータを入力して処理を行うという考慮もなされている。図２では、２段目のイメージプロセス回路５−２から（ｎ−１）段目のイメージプロセス回路５−（ｎ−１）までバイパスしている例を示している
【００１９】
  なお、
このように処理不要のイメージプロセス回路をバイパスさせるための信号経路の切り替えは、図示しない処理モードの設定手段などの設定に応じてＣＰＵの制御により行われるようにし
処理不要のイメージプロセス回路をバイパスさせたとき、そのイメージプロセス回路への駆動クロックの供給や電源の供給を停止させる手段を設けると、消費電力を低減させることができ
「【００３３】
  次に、この発明に係る画像処理装置において実現する画像処理例について説明する。ここでは、イメージプロセスとしてＹＣ生成処理、ＬＰＦ処理、Ｃubic処理（拡大・縮小処理）の３つがある場合について説明する。この３つのイメージプロセスを行うためのイメージプロセス回路、すなわちＹＣ生成回路５ａ，ＬＰＦ処理回路５ｂ，Ｃubic処理回路５ｃを備えている場合でも種々の処理モードがあるが、
図11は縮小記録処理モードのデータの流れを示す図である。この処理モードにおいては、３つのイメージプロセス回路を全て用い
【００３４】
  上記縮小記録処理モードの場合は、全てのイメージプロセス回路で処理するようにしているが、
等倍記録処理モードでは、図12に示すように、高域をカットするためのＬＰＦ処理及びリサイズするためのＣubic処理は不要なので、ＹＣ生成回路５ａを通したのち、ＬＰＦ処理回路５ｂ及びＣubic処理回路５ｃをバイパスして直接ＪＰＥＧ処理部６へ入力して処理を行う
【００３５】
  
図13は、拡大記録処理モードにおけるデータの流れを示す図である。拡大記録処理モードの場合には高域を取り除く処理が必要でないので、ＹＣ生成処理を行ったのちＬＰＦ処理をバイパスさせて直接Ｃubic処理を行い、ＪＰＥＧ処理を行って記録する
　そして、引用文献１の上記記載事項を関連図面である図１−２、１１−１３と技術常識に照らし、下線部に着目すれば、引用文献１には次の発明（以下、「引用発明」という。）が記載されている。
（引用発明）
「イメージプロセス回路５−２〜５−（ｎ−１）を備えた信号処理回路であって、
　イメージプロセス回路５−２〜５−（ｎ−１）でデータ処理を行う第１の経路と、
　イメージプロセス回路５−２〜５−（ｎ−１）をバイパスする第２の経路と、
　を備え、
　イメージプロセス回路５−２〜５−（ｎ−１）をバイパスさせるための信号経路の切り換えは、処理モードの設定手段などの設定に応じてＣＰＵの制御により行われる信号処理回路。」
（２）対比
　補正発明と引用発明を対比すると、次のことがいえる。
　ａ．引用発明の「イメージプロセス回路５−２〜５−（ｎ−１）」、「信号処理回路」は、それぞれ補正発明の「データ処理回路」、「半導体集積回路」に相当する。
　ｂ．引用発明の「イメージプロセス回路５−２〜５−（ｎ−１）でデータ処理を行う第１の経路」は、補正発明の「前記データ処理回路でデータ処理を行なう第１の経路」に相当する。
　ｃ．引用発明の「イメージプロセス回路５−２〜５−（ｎ−１）をバイパスする第２の経路」は、補正発明の「前記データ処理回路をバイパスする、あるいは簡略化した回路でデータ処理を行なう第２の経路」に相当する。
　したがって、補正発明と引用発明の間には、次の一致点、相違点があるといえる。
（一致点）
「データ処理回路を備えた半導体集積回路であって、
　前記データ処理回路でデータ処理を行なう第１の経路と、
　前記データ処理回路をバイパスする、あるいは簡略化した回路でデータ処理を行なう第２の経路と、
　を備える半導体集積回路。」
（相違点）
補正発明は、
「前記第１の経路へデータを通過させるか、抑止させるかを決定する第１のデータゲーティング回路と、
　前記第２の経路へデータを通過させるか、抑止させるかを決定する第２のデータゲーティング回路と、を備え、
　動作モードに応じて、前記第１のデータゲーティング回路でデータを抑止させるか、前記第２のデータゲーティング回路でデータを抑止させるかを排他的に決定し、データを抑止させた経路へのデータの入力を止めるために、前記第１のデータゲーティング回路と前記第２のデータゲーティング回路は、動作モードに応じた２値で表わされる１つの動作モード信号で、データを通過させるか、抑止させるかが決定され、前記第１のデータゲーティング回路と前記第２のデータゲーティング回路のどちらか一方は、前記動作モード信号を反転させる信号反転回路を備え、他方は信号反転回路を備えていない」という構成を有しているのに対し、
引用発明は、イメージプロセス回路５−２〜５−（ｎ−１）をバイパスさせるための信号経路の切り換えは、処理モードの設定手段などの設定に応じてＣＰＵの制御により行われる点。
（３）判断
　上記相違点について検討する。
　ａ．上記相違点に関して、特開２００３−３０３８９４号公報（段落【００４３】、【００５４】−【００５６】及び図５−６参照）に記載されているように、“２種類の回路ブロック（バッファ回路４１、バッファ回路４３）に対して入力信号（イネーブル信号＃ＥＮ）を選択的に入力する際に、２つのＡＮＤゲートとインバータを使用し、これらにモード信号（選択信号ＳＥＬ）および入力信号（イネーブル信号＃ＥＮ）を入力し、２種類の回路ブロックに対して入力信号を排他的に選択して入力する構成”は本願出願日前に周知のものと認められる。
　しかし、下記ｂ．、ｃ．で述べるように、上記周知の構成を引用発明において採用することが、当業者にとって容易であるとはいえない。
　ｂ．補正発明は、上記相違点の構成により、「従来のデータ処理回路を備えた半導体集積回路は、入力データの変化によって、データ処理回路を構成している演算器が動作し、電力を消費してしまうという課題」（本願の段落【０００７】）を解決し、「回路のスイッチングアクティビティを下げ、消費電力を抑えることができる」という効果を得るものである。
　つまり、補正発明は、第１のデータゲーティング回路を用いて第１の経路へのデータを抑止させることにより、データ処理回路への入力データの変化をなくして消費電力を抑えることを課題とするものである。
　ｃ．これに対して、引用発明は、イメージプロセス回路５−２〜５−（ｎ−１）をバイパスさせるための信号経路の切り替えをＣＰＵの制御によって行っており、また消費電力を低減する場合にも、イメージプロセス回路５−２〜５−（ｎ−１）への駆動クロックの供給や電源の供給を停止させることで消費電力の低減を行っている（引用文献１の段落【００１９】参照）。
　このため、本願のように“データ処理回路への入力データの変化をなくして消費電力を抑える”という課題は存在しないから、引用発明において、上記周知の構成を採用する動機付けがない。
　したがって、補正発明は、引用発明に基づいて、当業者が容易に発明をすることができたとはいえない。
　また、他に補正発明を，特許出願の際独立して特許を受けることができないものとすべき理由を発見しない。
　よって、本件補正の補正事項１は、特許法第１７条の２第６項において準用する同法１２６条第７項の規定に適合する。
　本件補正のその余の補正事項についても、特許法第１７条の２第３項ないし第６項に違反するところはない。
３．むすび
　本件補正は、特許法第１７条の２第３項ないし第６項の規定に適合する。
第３　本願発明
　本件補正は上記のとおり、特許法第１７条の２第３項ないし第６項の規定に適合するから、本願の請求項１−４に係る発明は、本件補正により補正された特許請求の範囲の請求項１−４に記載された事項により特定されるとおりのものである。
　そして、本願については、原査定の拒絶理由を検討してもその理由によって拒絶すべきものとすることはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。