(57)【要約】  半導体基板１０上にゲート絶縁膜１８を介して形成されたゲート電極２０と、ゲート電極２０の両側の半導体基板１０内に形成され、第１導電型のチャネル領域３６を挟んで配置された第２導電型のソース拡散層２８及びドレイン拡散層３４とを有する複数のＭＯＳトランジスタ１２を有し、複数のＭＩＳトランジスタ１２のソース拡散層２８及びドレイン拡散層３４が同一方向に並ぶように配置され、複数のＭＩＳトランジスタ１２のそれぞれのソース拡散層２８とチャネル領域３６との間に第１導電型のポケット領域が選択的に形成され、複数のＭＩＳトランジスタ１２のそれぞれのドレイン拡散層３４とチャネル領域３６との間には、ポケット未注入領域が形成されている。【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成され、第１導電型のチャネル領域を挟んで配置された第２導電型のソース拡散層及びドレイン拡散層とを有する複数のＭＩＳトランジスタを有し、
前記複数のＭＩＳトランジスタの前記ソース拡散層及び前記ドレイン拡散層が同一方向に並ぶように配置され、
前記複数のＭＩＳトランジスタのそれぞれの前記ソース拡散層と前記チャネル領域との間に前記第１導電型のポケット領域が選択的に形成され、前記複数のＭＩＳトランジスタのそれぞれの前記ドレイン拡散層と前記チャネル領域との間には、ポケット未注入領域が形成されている
ことを特徴とする半導体装置。
【請求項２】
請求の範囲第１項記載の半導体装置において、
前記複数のＭＩＳトランジスタのそれぞれの前記ドレイン拡散層は、前記ゲート電極下まで延在する不純物拡散領域を有する
ことを特徴とする半導体装置。
【請求項３】
第１のロードトランジスタと第１のドライバトランジスタよりなる第１のインバータと、第２のロードトランジスタと第２のドライバトランジスタよりなる第２のインバータと、前記第１のインバータ及び前記第２のインバータを制御する第１のトランスファトランジスタと、前記第１のインバータ及び前記第２のインバータを制御する第２のトランスファトランジスタとを有する複数のメモリセルを有する半導体装置であって、
前記第１及び第２のロードトランジスタのソース拡散層及びドレイン拡散層が同一方向に並ぶように配置され、
前記第１及び第２のロードトランジスタのそれぞれの前記ソース拡散層とチャネル領域との間に、前記第１及び第２のロードトランジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電型のポケット領域が選択的に形成され、前記第１及び第２のロードトランジスタのそれぞれの前記ドレイン拡散層とチャネル領域との間には、それぞれ、ポケット未注入領域が形成されている
ことを特徴とする半導体装置。
【請求項４】
請求の範囲第３項記載の半導体装置において、
前記第１及び第２のロードトランジスタのそれぞれの前記ドレイン拡散層は、前記ゲート電極下まで延在する不純物拡散領域を有する
ことを特徴とする半導体装置。
【請求項５】
第１のロードトランジスタと第１のドライバトランジスタよりなる第１のインバータと、第２のロードトランジスタと第２のドライバトランジスタよりなる第２のインバータと、前記第１のインバータ及び前記第２のインバータを制御する第１のトランスファトランジスタと、前記第１のインバータ及び前記第２のインバータを制御する第２のトランスファトランジスタとを有する複数のメモリセルを有する半導体装置であって、
前記第１及び第２のドライバトランジスタのソース拡散層及びドレイン拡散層が同一方向に並ぶように配置され、
前記第１及び第２のドライバトランジスタのそれぞれの前記ソース拡散層とチャネル領域との間に、前記第１及び第２のドライバトランジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電型のポケット領域が選択的に形成され、前記第１及び第２のドライバトランジスタのそれぞれの前記ドレイン拡散層とチャネル領域との間には、それぞれ、ポケット未注入領域が形成されている
ことを特徴とする半導体装置。
【請求項６】
請求の範囲第５項記載の半導体装置において、
前記第１及び第２のドライバトランジスタのそれぞれの前記ドレイン拡散層は、前記ゲート電極下まで延在する不純物拡散領域を有する
ことを特徴とする半導体装置。
【請求項７】
第１のロードトランジスタと第１のドライバトランジスタよりなる第１のインバータと、第２のロードトランジスタと第２のドライバトランジスタよりなる第２のインバータと、前記第１のインバータ及び前記第２のインバータを制御する第１のトランスファトランジスタと、前記第１のインバータ及び前記第２のインバータを制御する第２のトランスファトランジスタとを有する複数のメモリセルを有する半導体装置であって、
前記第１及び第２のトランスファトランジスタのソース拡散層及びドレイン拡散層が同一方向に並ぶように配置され、
前記第１及び第２のトランスファトランジスタのそれぞれの前記ソース拡散層とチャネル領域との間に、前記第１及び第２のトランスファトランジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電型のポケット領域が選択的に形成され、前記第１及び第２のトランスファトランジスタのそれぞれの前記ドレイン拡散層とチャネル領域との間には、それぞれ、ポケット未注入領域が形成されている
ことを特徴とする半導体装置。
【請求項８】
請求の範囲第７項記載の半導体装置において、
前記第１及び第２のトランスファトランジスタのそれぞれの前記ドレイン拡散層は、前記ゲート電極下まで延在する不純物拡散領域を有する
ことを特徴とする半導体装置。
【請求項９】
半導体基板上に、複数のＭＩＳトランジスタのゲート電極を形成する工程と、
前記複数のＭＩＳトランジスタの前記ゲート電極のそれぞれの両側の前記半導体基板内に、第１導電型のチャネル領域を挟んで配置された第２導電型のソース拡散層及びドレイン拡散層を形成する工程とを有する半導体装置の製造方法であって、
前記複数のＭＩＳトランジスタの前記ソース拡散層及び前記ドレイン拡散層を同一方向に並ぶように配置し、
前記ゲート電極をマスクとして前記ソース拡散層側に傾斜した方向から前記第１導電型の不純物を導入することにより、前記複数のＭＩＳトランジスタのそれぞれの前記ソース拡散層と前記チャネル領域との間に、前記第１導電型のポケット領域を選択的に形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求の範囲第９項記載の半導体装置の製造方法において、
前記ゲート電極をマスクとして前記ドレイン拡散層側に傾斜した方向から前記第２導電型の不純物を導入することにより、前記複数のＭＩＳトランジスタのそれぞれの前記ドレイン拡散層に、前記ゲート電極下まで延在する第１の不純物拡散領域を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項１１】
請求の範囲第９項又は第１０項記載の半導体装置の製造方法において、
前記ソース拡散層及び前記ドレイン拡散層を形成する工程は、前記ゲート電極をマスクとして前記ソース拡散層側又は前記ドレイン拡散層側に傾斜した方向から前記第２導電型の不純物を導入することにより、第２の不純物拡散領域を形成する工程と、前記ゲート電極の側壁に側壁絶縁膜を形成した後、前記ゲート電極及び前記側壁絶縁膜をマスクとして前記第２導電型の不純物を導入することにより、第３の不純物拡散領域を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項１２】
第１のロードトランジスタと第１のドライバトランジスタよりなる第１のインバータと、第２のロードトランジスタと第２のドライバトランジスタよりなる第２のインバータと、前記第１のインバータ及び前記第２のインバータを制御する第１のトランスファトランジスタと、前記第１のインバータ及び前記第２のインバータを制御する第２のトランスファトランジスタとを有する複数のメモリセルを有する半導体装置の製造方法であって、
半導体基板上に、前記第１及び第２のロードトランジスタ、前記第１及び第２のドライバトランジスタ、及び前記第１及び第２のトランスファトランジスタのゲート電極を形成する工程と、
前記第１及び第２のロードトランジスタ、前記第１及び第２のドライバトランジスタ、及び前記第１及び第２のトランスファトランジスタの前記ゲート電極のそれぞれの両側の前記半導体基板内に、ソース拡散層及びドレイン拡散層を形成する工程とを有し、
前記第１及び第２のロードトランジスタの前記ソース拡散層及び前記ドレイン拡散層を同一方向に並ぶように配置し、
前記第１及び第２のロードトランジスタの前記ゲート電極をマスクとして前記第１及び第２のロードトランジスタの前記ソース拡散層側に傾斜した方向から前記第１及び第２のロードトランジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電型の不純物を導入することにより、前記第１及び第２のロードトランジスタのそれぞれの前記ソース拡散層とチャネル領域との間に、前記第１及び第２のロードトランジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電型のポケット領域を選択的に形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項１３】
請求の範囲第１２項記載の半導体装置の製造方法において、
前記第１及び第２のロードトランジスタの前記ゲート電極をマスクとして前記第１及び第２のロードトランジスタの前記ドレイン拡散層側に傾斜した方向から前記第１及び第２のロードトランジスタの前記ソース拡散層及び前記ドレイン拡散層と同一導電型の不純物を導入することにより、前記第１及び第２のロードトランジスタのそれぞれの前記ドレイン拡散層に、前記ゲート電極下まで延在する不純物拡散領域を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項１４】
第１のロードトランジスタと第１のドライバトランジスタよりなる第１のインバータと、第２のロードトランジスタと第２のドライバトランジスタよりなる第２のインバータと、前記第１のインバータ及び前記第２のインバータを制御する第１のトランスファトランジスタと、前記第１のインバータ及び前記第２のインバータを制御する第２のトランスファトランジスタとを有する複数のメモリセルを有する半導体装置の製造方法であって、
半導体基板上に、前記第１及び第２のロードトランジスタ、前記第１及び第２のドライバトランジスタ、及び前記第１及び第２のトランスファトランジスタのゲート電極を形成する工程と、
前記第１及び第２のロードトランジスタ、前記第１及び第２のドライバトランジスタ、及び前記第１及び第２のトランスファトランジスタの前記ゲート電極のそれぞれの両側の前記半導体基板内に、ソース拡散層及びドレイン拡散層を形成する工程とを有し、
前記第１及び第２のドライバトランジスタの前記ソース拡散層及び前記ドレイン拡散層を同一方向に並ぶように配置し、
前記第１及び第２のドライバトランジスタの前記ゲート電極をマスクとして前記第１及び第２のドライバトランジスタの前記ソース拡散層側に傾斜した方向から前記第１及び第２のドライバトランジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電型の不純物を導入することにより、前記第１及び第２のドライバトランジスタのそれぞれの前記ソース拡散層とチャネル領域との間に、前記第１及び第２のドライバトランジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電型のポケット領域を選択的に形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項１５】
請求の範囲第１４項記載の半導体装置の製造方法において、
前記第１及び第２のドライバトランジスタの前記ゲート電極をマスクとして前記第１及び第２のドライバトランジスタの前記ドレイン拡散層側に傾斜した方向から前記第１及び第２のドライバトランジスタの前記ソース拡散層及び前記ドレイン拡散層と同一導電型の不純物を導入することにより、前記第１及び第２のドライバトランジスタのそれぞれの前記ドレイン拡散層に、前記ゲート電極下まで延在する不純物拡散領域を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項１６】
第１のロードトランジスタと第１のドライバトランジスタよりなる第１のインバータと、第２のロードトランジスタと第２のドライバトランジスタよりなる第２のインバータと、前記第１のインバータ及び前記第２のインバータを制御する第１のトランスファトランジスタと、前記第１のインバータ及び前記第２のインバータを制御する第２のトランスファトランジスタとを有する複数のメモリセルを有する半導体装置の製造方法であって、
半導体基板上に、前記第１及び第２のロードトランジスタ、前記第１及び第２のドライバトランジスタ、及び前記第１及び第２のトランスファトランジスタのゲート電極を形成する工程と、
前記第１及び第２のロードトランジスタ、前記第１及び第２のドライバトランジスタ、及び前記第１及び第２のトランスファトランジスタの前記ゲート電極のそれぞれの両側の前記半導体基板内に、ソース拡散層及びドレイン拡散層を形成する工程とを有し、
前記第１及び第２のトランスファトランジスタの前記ソース拡散層及び前記ドレイン拡散層を同一方向に並ぶように配置し、
前記第１及び第２のトランスファトランジスタの前記ゲート電極をマスクとして前記第１及び第２のトランスファトランジスタの前記ソース拡散層側に傾斜した方向から前記第１及び第２のトランスファトランジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電型の不純物を導入することにより、前記第１及び第２のトランスファトランジスタのそれぞれの前記ソース拡散層とチャネル領域との間に、前記第１及び第２のトランスファトランジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電型のポケット領域を選択的に形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項１７】
請求の範囲第１６項記載の半導体装置の製造方法において、
前記第１及び第２のトランスファトランジスタの前記ゲート電極をマスクとして前記第１及び第２のトランスファトランジスタの前記ドレイン拡散層側に傾斜した方向から前記第１及び第２のトランスファトランジスタの前記ソース拡散層及び前記ドレイン拡散層と同一導電型の不純物を導入することにより、前記第１及び第２のトランスファトランジスタのそれぞれの前記ドレイン拡散層に、前記ゲート電極下まで延在する不純物拡散領域を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に複数のＭＩＳトランジスタを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、携帯電子機器の需要の増大により携帯電子機器用ＬＳＩの市場規模は急速に拡大している。殆どの携帯電子機器はバッテリー駆動であり、このような携帯電子機器用ＬＳＩの性能要求として、高速動作に加えて、電子機器の待機時のリーク電流の低減による待機時の消費電力の低減が要求されている。【０００３】
したがって、このような電子機器に用いられるＭＯＳトランジスタにおいてリーク電流を低減することが求められている。【０００４】
ＭＯＳトランジスタにおけるリーク電流について図２５及び図２６を用いて説明する。【０００５】
図２５は、ＭＯＳトランジスタにおけるリーク電流を説明する概略断面図である。【０００６】
図示するように、第１導電型の半導体基板１００上には、ゲート絶縁膜１０２を介してゲート電極１０４が形成されている。ゲート電極１０４の側壁にはサイドウォール絶縁膜１０６が形成されている。【０００７】
ゲート電極１０４のソース側の半導体基板１００内には、ゲート電極１０４に自己整合で形成されたＬＤＤ（Lightly Doped Drain）領域１０８と、ゲート電極１０４及びサイドウォール絶縁膜１０６に自己整合で形成された不純物拡散領域１１０とからなる第２導電型のソース拡散層１１２が形成されている。ゲート電極１０４のドレイン側の半導体基板１００内には、ゲート電極１０４に自己整合で形成されたＬＤＤ領域１１４と、ゲート電極１０４及びサイドウォール絶縁膜１０６に自己整合で形成された不純物拡散領域１１６とからなる第２導電型のドレイン拡散層１１８が形成されている。なお、ソース拡散層１１２とドレイン拡散層１１８との間がチャネル領域１２０となる。【０００８】
ソース拡散層１１２とチャネル領域１２０との間、及びドレイン拡散層１１８とチャネル領域１２０との間には、第１導電型のポケット領域１２２がそれぞれ形成されている。ポケット領域１２２は、ゲート電極１０４のゲート長が小さくなるとＭＯＳトランジスタの閾値電圧が低下して動作が不安定になることがあるため、これを防止することを目的に形成されている。【０００９】
このようなＭＯＳトランジスタにおいて、リーク電流の成分としては、ドレイン拡散層１１８からソース拡散層１１２側に流れるサブスレッショルドリーク（ＩＳ）、ドレイン拡散層１１８から半導体基板１００側に流れるGate Induced Drain Leakage（ＧＩＤＬ）、ゲート電極１０４から半導体基板１００側に流れるゲートリーク（ＩＧ）の３種類が知られている。【００１０】
ＧＩＤＬは、ドレイン側におけるゲート電極１０４端のＬＤＤ領域１１４とポケット領域１２２との界面で発生する。また、ＬＤＤ領域１１４及びポケット領域１２２に注入された不純物の濃度が高くなるとＧＩＤＬは増加する。【００１１】
図２６は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれについて、リーク電流全体に占めるリーク電流の各成分の内訳の一例を示すグラフである。【００１２】
グラフから明らかなように、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのいずれにおいても、リーク電流の成分としては、ＩＳ及びＧＩＤＬが支配的なものとなっている。これらに対して、ＩＧは、ＩＳ及びＧＩＤＬと比較して十分に小さく、リーク電流の成分として無視できるものであることが知られている。ＬＳＩのプロセス技術により異なるが、例えば、０．１８μｍノードでは、ＩＧは、ＩＳ及びＧＩＤＬと比較して二桁程度小なものとなっている。したがって、ＭＯＳトランジスタにおけるリーク電流の低減には、リーク電流の各成分のうち、ＩＳ或いはＧＩＤＬを低減することが重要である。【００１３】
ここで、従来の半導体装置において、ポケット領域を形成するために行われるポケットイオン注入について図２７乃至図２９を用いて説明する。【００１４】
図２７は、基板面に対して傾斜した方向から行うポケットイオン注入を説明する概略断面図である。図２７（ａ）は、基板面に対してドレイン側に傾斜した方向からのポケットイオン注入の様子を示し、図２７（ｂ）は、基板面に対してソース側に傾斜した方向からのポケットイオン注入の様子を示している。【００１５】
前述したように、ポケット領域１２２は、ゲート電極１０４のゲート長が小さい場合にＭＯＳトランジスタの動作が不安定になるのを防ぐ目的で形成される。しかしながら、その一方で、ポケットイオン注入は、この領域における不純物濃度を高くするためＧＩＤＬを増加させる原因の一つとなる。【００１６】
図２７（ａ）に示すように、半導体基板１００表面に対して角度θだけドレイン側に傾斜した方向からポケットイオン注入を行った場合、ソース側において、ゲート電極１０４のシャドー効果により、ポケットイオン注入による不純物が注入されない領域が生じる。この場合、ＩＳを低減することはできるが、ドレイン側のＬＤＤ領域１１４とポケット領域１２２との界面でＧＩＤＬを増加させてしまうこととなる。この結果、リーク電流を全体として低減することは困難となる。【００１７】
これに対して、図２７（ｂ）に示すように、半導体基板１００表面に対して角度θだけソース側に傾斜した方向からポケットイオン注入を行った場合、ドレイン側において、ゲート電極１０４のシャドー効果により、ポケットイオン注入による不純物が注入されない領域が生じる。こうして、ソース側に傾斜した方向からポケットイオン注入を行った場合、ドレイン側において、ポケットイオン注入で用いた不純物の濃度が低い領域が形成されるため、ＩＳを低減するとともに、この領域でのＧＩＤＬを低減することができる。【００１８】
なお、ソース側又はドレイン側に傾斜した方向からのポケットイオン注入を行う際の角度θは、０°＜θ＜９０°の範囲で設定される。【００１９】
しかしながら、従来の半導体装置においては、複数のＭＯＳトランジスタのレイアウトに起因して、複数のＭＯＳトランジスタのいずれについても、ポケットイオン注入により注入される不純物が一様になるように、ポケットイオン注入が行われていた。【００２０】
図２８は、従来の半導体装置における複数のＭＯＳトランジスタのレイアウトの一例を示す概略平面図である。【００２１】
回路規模でみると、半導体装置における複数のＭＯＳトランジスタ１２４は、一定の方向に配置されてはいない。このため、図２８に示すように、半導体基板１００におけるソース拡散層１１２及びドレイン拡散層１１８の配置方向は、紙面において左側から右側の方向、右側から左側の方向、上側から下側の方向、及び下側から上側の方向の４方向が混在するものとなっていた。【００２２】
そこで、従来においては、複数のＭＯＳトランジスタのいずれについても一様に不純物が注入されるように、複数の方向からポケットイオン注入等のイオン注入が行われていた。【００２３】
図２９は、図２８に示すように配置される複数のＭＯＳトランジスタについて行われる４方向からのポケットイオン注入を説明する概略平面図である。【００２４】
図中矢印で示すように、ＭＯＳトランジスタ１２４について、４方向からポケットイオン注入が行われることとなる。【００２５】
なお、半導体基板表面に対して傾斜した方向から不純物をイオン注入する技術については、例えば特許文献１〜６に開示されている。
【特許文献１】特許第３３９４２０４号公報
【特許文献２】特許第２７８７９０８号公報
【特許文献３】特公平７−８９５８７号公報
【特許文献４】特開２００１−７３１１号公報
【特許文献５】特許第３２９９１５８号公報
【特許文献６】特開２０００−１５６４１９号公報
【特許文献７】国際公開第２００４／１１２１３９号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【００２６】
上述のように、複数のＭＯＳトランジスタを半導体装置が有する場合において、ソース拡散層及びドレイン拡散層の配置方向は一定とはなっていなかった。このため、複数のＭＯＳトランジスタのいずれについても、ソース側及びドレイン側のいずれか一方側から選択的にイオン注入を行うことは困難であった。また、図２９に示すように、４方向からポケットイオン注入を行った場合には、ドレイン側からもポケットイオン注入が行われるため、ＧＩＤＬが増加することとなる。【００２７】
本発明の目的は、複数のＭＩＳトランジスタを有する半導体装置において、ＭＩＳトランジスタのリーク電流を低減し、待機時の消費電力の低減を実現することができる半導体装置及びその製造方法を提供することにある。【００２８】
また、本発明の他の目的は、複数のＭＩＳトランジスタを有する半導体装置において、ＭＩＳトランジスタのリーク電流を低減するとともに、ＭＩＳトランジスタの駆動電流を増加させ、待機時の消費電力の低減と動作時の高速化とを同時に実現することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２９】
本発明の一観点によれば、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成され、第１導電型のチャネル領域を挟んで配置された第２導電型のソース拡散層及びドレイン拡散層とを有する複数のＭＩＳトランジスタを有し、前記複数のＭＩＳトランジスタの前記ソース拡散層及び前記ドレイン拡散層が同一方向に並ぶように配置され、前記複数のＭＩＳトランジスタのそれぞれの前記ソース拡散層と前記チャネル領域との間に前記第１導電型のポケット領域が選択的に形成され、前記複数のＭＩＳトランジスタのそれぞれの前記ドレイン拡散層と前記チャネル領域との間には、ポケット未注入領域が形成されている半導体装置が提供される。【００３０】
また、本発明の他の観点によれば、第１のロードトランジスタと第１のドライバトランジスタよりなる第１のインバータと、第２のロードトランジスタと第２のドライバトランジスタよりなる第２のインバータと、前記第１のインバータ及び前記第２のインバータを制御する第１のトランスファトランジスタと、前記第１のインバータ及び前記第２のインバータを制御する第２のトランスファトランジスタとを有する複数のメモリセルを有する半導体装置であって、前記第１及び第２のロードトランジスタのソース拡散層及びドレイン拡散層が同一方向に並ぶように配置され、前記第１及び第２のロードトランジスタのそれぞれの前記ソース拡散層とチャネル領域との間に、前記第１及び第２のロードトランジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電型のポケット領域が選択的に形成され、前記第１及び第２のロードトランジスタのそれぞれの前記ドレイン拡散層とチャネル領域との間には、それぞれ、ポケット未注入領域が形成されている半導体装置が提供される。【００３１】
また、本発明の更に他の観点によれば、第１のロードトランジスタと第１のドライバトランジスタよりなる第１のインバータと、第２のロードトランジスタと第２のドライバトランジスタよりなる第２のインバータと、前記第１のインバータ及び前記第２のインバータを制御する第１のトランスファトランジスタと、前記第１のインバータ及び前記第２のインバータを制御する第２のトランスファトランジスタとを有する複数のメモリセルを有する半導体装置であって、前記第１及び第２のドライバトランジスタのソース拡散層及びドレイン拡散層が同一方向に並ぶように配置され、前記第１及び第２のドライバトランジスタのそれぞれの前記ソース拡散層とチャネル領域との間に、前記第１及び第２のドライバトランジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電型のポケット領域が選択的に形成され、前記第１及び第２のドライバトランジスタのそれぞれの前記ドレイン拡散層とチャネル領域との間には、それぞれ、ポケット未注入領域が形成されている半導体装置が提供される。【００３２】
また、本発明の更に他の観点によれば、第１のロードトランジスタと第１のドライバトランジスタよりなる第１のインバータと、第２のロードトランジスタと第２のドライバトランジスタよりなる第２のインバータと、前記第１のインバータ及び前記第２のインバータを制御する第１のトランスファトランジスタと、前記第１のインバータ及び前記第２のインバータを制御する第２のトランスファトランジスタとを有する複数のメモリセルを有する半導体装置であって、前記第１及び第２のトランスファトランジスタのソース拡散層及びドレイン拡散層が同一方向に並ぶように配置され、前記第１及び第２のトランスファトランジスタのそれぞれの前記ソース拡散層とチャネル領域との間に、前記第１及び第２のトランスファトランジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電型のポケット領域が選択的に形成され、前記第１及び第２のトランスファトランジスタのそれぞれの前記ドレイン拡散層とチャネル領域との間には、それぞれ、ポケット未注入領域が形成されている半導体装置が提供される。【００３３】
また、本発明の更に他の観点によれば、半導体基板上に、複数のＭＩＳトランジスタのゲート電極を形成する工程と、前記複数のＭＩＳトランジスタの前記ゲート電極のそれぞれの両側の前記半導体基板内に、第１導電型のチャネル領域を挟んで配置された第２導電型のソース拡散層及びドレイン拡散層を形成する工程とを有する半導体装置の製造方法であって、前記複数のＭＩＳトランジスタの前記ソース拡散層及び前記ドレイン拡散層を同一方向に並ぶように配置し、前記ゲート電極をマスクとして前記ソース拡散層側に傾斜した方向から前記第１導電型の不純物を導入することにより、前記複数のＭＩＳトランジスタのそれぞれの前記ソース拡散層と前記チャネル領域との間に、前記第１導電型のポケット領域を選択的に形成する工程を更に有する半導体装置の製造方法が提供される。【００３４】
また、本発明の更に他の観点によれば、第１のロードトランジスタと第１のドライバトランジスタよりなる第１のインバータと、第２のロードトランジスタと第２のドライバトランジスタよりなる第２のインバータと、前記第１のインバータ及び前記第２のインバータを制御する第１のトランスファトランジスタと、前記第１のインバータ及び前記第２のインバータを制御する第２のトランスファトランジスタとを有する複数のメモリセルを有する半導体装置の製造方法であって、半導体基板上に、前記第１及び第２のロードトランジスタ、前記第１及び第２のドライバトランジスタ、及び前記第１及び第２のトランスファトランジスタのゲート電極を形成する工程と、前記第１及び第２のロードトランジスタ、前記第１及び第２のドライバトランジスタ、及び前記第１及び第２のトランスファトランジスタの前記ゲート電極のそれぞれの両側の前記半導体基板内に、ソース拡散層及びドレイン拡散層を形成する工程とを有し、前記第１及び第２のロードトランジスタの前記ソース拡散層及び前記ドレイン拡散層を同一方向に並ぶように配置し、前記第１及び第２のロードトランジスタの前記ゲート電極をマスクとして前記第１及び第２のロードトランジスタの前記ソース拡散層側に傾斜した方向から前記第１及び第２のロードトランジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電型の不純物を導入することにより、前記第１及び第２のロードトランジスタのそれぞれの前記ソース拡散層とチャネル領域との間に、前記第１及び第２のロードトランジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電型のポケット領域を選択的に形成する工程を更に有する半導体装置の製造方法が提供される。【００３５】
また、本発明の更に他の観点によれば、第１のロードトランジスタと第１のドライバトランジスタよりなる第１のインバータと、第２のロードトランジスタと第２のドライバトランジスタよりなる第２のインバータと、前記第１のインバータ及び前記第２のインバータを制御する第１のトランスファトランジスタと、前記第１のインバータ及び前記第２のインバータを制御する第２のトランスファトランジスタとを有する複数のメモリセルを有する半導体装置の製造方法であって、半導体基板上に、前記第１及び第２のロードトランジスタ、前記第１及び第２のドライバトランジスタ、及び前記第１及び第２のトランスファトランジスタのゲート電極を形成する工程と、前記第１及び第２のロードトランジスタ、前記第１及び第２のドライバトランジスタ、及び前記第１及び第２のトランスファトランジスタの前記ゲート電極のそれぞれの両側の前記半導体基板内に、ソース拡散層及びドレイン拡散層を形成する工程とを有し、前記第１及び第２のドライバトランジスタの前記ソース拡散層及び前記ドレイン拡散層を同一方向に並ぶように配置し、前記第１及び第２のドライバトランジスタの前記ゲート電極をマスクとして前記第１及び第２のドライバトランジスタの前記ソース拡散層側に傾斜した方向から前記第１及び第２のドライバトランジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電型の不純物を導入することにより、前記第１及び第２のドライバトランジスタのそれぞれの前記ソース拡散層とチャネル領域との間に、前記第１及び第２のドライバトランジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電型のポケット領域を選択的に形成する工程を更に有する半導体装置の製造方法が提供される。【００３６】
また、本発明の更に他の観点によれば、第１のロードトランジスタと第１のドライバトランジスタよりなる第１のインバータと、第２のロードトランジスタと第２のドライバトランジスタよりなる第２のインバータと、前記第１のインバータ及び前記第２のインバータを制御する第１のトランスファトランジスタと、前記第１のインバータ及び前記第２のインバータを制御する第２のトランスファトランジスタとを有する複数のメモリセルを有する半導体装置の製造方法であって、半導体基板上に、前記第１及び第２のロードトランジスタ、前記第１及び第２のドライバトランジスタ、及び前記第１及び第２のトランスファトランジスタのゲート電極を形成する工程と、前記第１及び第２のロードトランジスタ、前記第１及び第２のドライバトランジスタ、及び前記第１及び第２のトランスファトランジスタの前記ゲート電極のそれぞれの両側の前記半導体基板内に、ソース拡散層及びドレイン拡散層を形成する工程とを有し、前記第１及び第２のトランスファトランジスタの前記ソース拡散層及び前記ドレイン拡散層を同一方向に並ぶように配置し、前記第１及び第２のトランスファトランジスタの前記ゲート電極をマスクとして前記第１及び第２のトランスファトランジスタの前記ソース拡散層側に傾斜した方向から前記第１及び第２のトランスファトランジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電型の不純物を導入することにより、前記第１及び第２のトランスファトランジスタのそれぞれの前記ソース拡散層とチャネル領域との間に、前記第１及び第２のトランスファトランジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電型のポケット領域を選択的に形成する工程を更に有する半導体装置の製造方法が提供される。
【発明の効果】
【００３７】
本発明によれば、複数のＭＩＳトランジスタのソース拡散層及びドレイン拡散層を同一方向に並ぶように配置し、ゲート電極をマスクとして半導体基板表面に対してソース側に傾斜した方向の一方向からポケット領域を形成するための不純物を導入するので、複数のＭＩＳトランジスタについてＧＩＤＬを低減し、半導体装置の待機時の消費電力を低減することができる。【００３８】
また、本発明によれば、ゲート電極をマスクとして半導体基板表面に対してドレイン側に傾斜した方向からソース／ドレイン拡散層と同一導電型の不純物を導入し、ゲート電極側端部がゲート電極下まで延在する不純物拡散領域をドレイン拡散層に形成するので、ＭＩＳトランジスタの実効的なチャネル長を短くすることができ、ＭＩＳトランジスタの駆動電流を増加させることができる。
【図面の簡単な説明】
【００３９】
【図１】図１は、本発明の第１実施形態による半導体装置における複数のＭＯＳトランジスタのレイアウトを示す概略平面図である。
【図２】図２は、本発明の第１実施形態による半導体装置におけるＭＯＳトランジスタの構造を示す概略断面図である。
【図３】図３は、本発明の第１実施形態による半導体装置におけるＭＯＳトランジスタのリーク電流及び駆動電流を示すグラフである。
【図４】図４は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図５】図５は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図６】図６は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図７】図７は、本発明の第２実施形態による半導体装置の回路構成を示すブロック図である。
【図８】図８は、本発明の第２実施形態による半導体装置におけるＳＲＡＭセルの等価回路を示す回路図である。
【図９】図９は、本発明の第２実施形態による半導体装置におけるＳＲＡＭセルのレイアウトを示す概略平面図である。
【図１０】図１０は、本発明の第２実施形態による半導体装置におけるＳＲＡＭセルアレイを示す概略平面図である。
【図１１】図１１は、従来のＳＲＡＭセルのレイアウトを示す概略平面図である。
【図１２】図１２は、本発明の第２実施形態による半導体装置の製造方法を示す工程平面図（その１）である。
【図１３】図１３は、本発明の第２実施形態による半導体装置の製造方法を示す工程平面図（その２）である。
【図１４】図１４は、本発明の第２実施形態による半導体装置の製造方法を示す工程平面図（その３）である。
【図１５】図１５は、本発明の第２実施形態の変形例による半導体装置におけるＳＲＡＭセルアレイを示す概略平面図である。
【図１６】図１６は、本発明の第２実施形態の変形例による半導体装置におけるＳＲＡＭセルを示す概略平面図である。
【図１７】図１７は、本発明の第３実施形態による半導体装置におけるＮＭＯＳトランジスタの構造を示す概略断面図である。
【図１８】図１８は、本発明の第３実施形態による半導体装置の製造方法を示す工程断面図である。
【図１９】図１９は、本発明の第４実施形態による半導体装置におけるＰＭＯＳトランジスタの構造を示す概略断面図である。
【図２０】図２０は、本発明の第４実施形態による半導体装置の製造方法を示す工程断面図である。
【図２１】図２１は、本発明の第３及び第４実施形態による半導体装置におけるＭＯＳトランジスタのリーク電流及び駆動電流を示すグラフである。
【図２２】図２２は、本発明の第５実施形態による半導体装置におけるＳＲＡＭセルのレイアウトを示す概略平面図である。
【図２３】図２３は、本発明の第５実施形態による半導体装置の製造方法を示す工程平面図（その１）である。
【図２４】図２４は、本発明の第５実施形態による半導体装置の製造方法を示す工程平面図（その２）である。
【図２５】図２５は、ＭＯＳトランジスタにおけるリーク電流を説明する概略断面図である。
【図２６】図２６は、ＭＯＳトランジスタのリーク電流全体に占めるリーク電流の各成分の内訳の一例を示すグラフである。
【図２７】図２７は、基板面に対して傾斜した方向から行うポケットイオン注入を説明する概略断面図である。
【図２８】図２８は、従来の半導体装置における複数のＭＯＳトランジスタのレイアウトの一例を示す概略平面図である。
【図２９】図２９は、４方向からのポケットイオン注入を説明する概略断面図である。
【符号の説明】
【００４０】
１０…半導体基板
１２…ＭＯＳトランジスタ
１２ｐ…ＰＭＯＳトランジスタ
１２ｎ…ＮＭＯＳトランジスタ
１４…素子分離膜
１６…ウェル
１６ｐ…ｐ型ウェル
１６ｎ…ｎ型ウェル
１８…ゲート絶縁膜
２０、２０ａ、２０ｂ、２０ｃ…ゲート電極
２２…サイドウォール絶縁膜
２４、２４ｐ、２４ｎ…ＬＤＤ領域
２６、２６ｐ、２６ｎ…不純物拡散領域
２８、２８ｐ、２８ｎ…ソース拡散層
３０、３０ｐ、３０ｎ…ＬＤＤ領域
３２、３２ｐ、３２ｎ…不純物拡散領域
３４、３４ｐ、３４ｎ…ドレイン拡散層
３６、３６ｐ、３６ｎ…チャネル領域
３８、３８ｐ、３８ｎ…ポケット領域
４０、４０ａ、４０ｂ、４０ｃ…ポケット不純物未注入領域
４２…シリサイド膜
４４…ＳＲＡＭ回路ブロック
４６…ロジック回路ブロック
４８…ＣＰＵ回路ブロック
５０…周辺回路ブロック
ＭＣ…ＳＲＡＭセル
ＷＬ…ワード線
ＢＬ、／ＢＬ…ビット線
Ｌ１、Ｌ２…ロードトランジスタ
Ｄ１、Ｄ２…ドライバトランジスタ
Ｔ１、Ｔ２…トランスファトランジスタ
ＩＮＶ１、ＩＮＶ２…インバータ
ＦＦ…フリップフロップ回路
５２…ロードトランジスタ部
５４…ドライバトランジスタ部
５６…トランスファトランジスタ部
Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６…活性領域
５８ｐ…ｐ型不純物拡散領域
５８ｎ…ｎ型不純物拡散領域
６０ａ、６０ｂ…不純物未注入領域
１００…半導体基板
１０２…ゲート絶縁膜
１０４…ゲート電極
１０６…サイドウォール絶縁膜
１０８…ＬＤＤ領域
１１０…不純物拡散領域
１１２…ソース拡散層
１１４…ＬＤＤ領域
１１６…不純物拡散領域
１１８…ドレイン拡散層
１２０…チャネル領域
１２２…ポケット領域
１２４…ＭＯＳトランジスタ
【発明を実施するための最良の形態】
【００４１】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図６を用いて説明する。図１は本実施形態による半導体装置における複数のＭＯＳトランジスタのレイアウトを示す概略平面図、図２は本実施形態による半導体装置におけるＭＯＳトランジスタの構造を示す概略断面図、図３は本実施形態による半導体装置におけるＭＯＳトランジスタのリーク電流、駆動電流を示すグラフ、図４乃至図６は本実施形態による半導体装置の製造方法を示す工程断面図である。【００４２】
まず、本実施形態による半導体装置の構造について図１乃至図３を用いて説明する。【００４３】
本実施形態による半導体装置においては、図１に示すように、半導体基板１０に、複数のＭＯＳトランジスタ１２が配列して形成されている。ＭＯＳトランジスタ１２は、ゲート電極２０と、ゲート電極２０の両側の半導体基板１０内に形成されたソース拡散層２８及びドレイン拡散層３４とを有している。なお、以後の平面図においては、適宜、ソース拡散層が形成された領域（形成予定領域を含む）に“Ｓ”を付し、ドレイン拡散層が形成された領域（形成予定領域を含む）に“Ｄ”を付すこととする。【００４４】
複数のＭＯＳトランジスタ１２には、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが混在している。なお、複数のＭＯＳトランジスタ１２のすべてがＰＭＯＳトランジスタ又はＮＭＯＳトランジスタであってもよい。【００４５】
複数のＭＯＳトランジスタ１２のソース拡散層２８及びドレイン拡散層３４は、同一方向に並ぶように配置されている。【００４６】
図２は、図１に示すように配置されたＭＯＳトランジスタ１２の断面構造を示している。【００４７】
半導体基板１０には、活性領域を画定する素子分離膜１４が形成されている。【００４８】
活性領域が画定された半導体基板１０内には、第１導電型のウェル１６が形成されている。【００４９】
半導体基板１０上には、ゲート絶縁膜１８を介してゲート電極２０が形成されている。ゲート電極２０の側壁にはサイドウォール絶縁膜２２が形成されている。【００５０】
ゲート電極２０のソース側の半導体基板１０内には、ゲート電極２０に自己整合で形成されたＬＤＤ領域２４と、ゲート電極２０及びサイドウォール絶縁膜２２に自己整合で形成された不純物拡散領域２６とからなる第２導電型のソース拡散層２８が形成されている。ゲート電極２０のドレイン側の半導体基板１０内には、ゲート電極２０に自己整合で形成されたＬＤＤ領域３０と、ゲート電極２０及びサイドウォール絶縁膜２２に自己整合で形成された不純物拡散領域３２とからなる第２導電型のドレイン拡散層３４が形成されている。なお、ソース拡散層２８とドレイン拡散層３４との間が第１導電型のチャネル領域３６となる。【００５１】
ソース拡散層２８とチャネル領域３６との間には、第２導電型のポケット領域３８が形成されている。これに対して、ドレイン拡散層３４とチャネル領域３６との間は、ポケット領域は形成されていない。すなわち、ドレイン拡散層３４とチャネル領域３６との間は、ポケットイオン注入による不純物（ポケット不純物）が、ゲート電極２０のシャドー効果により注入されていない領域（ポケット不純物未注入領域）４０となっている。【００５２】
ゲート電極２０上、ソース拡散層２８上、及びドレイン拡散層３４上には、シリサイド膜４２がそれぞれ形成されている。【００５３】
本実施形態による半導体装置は、複数のＭＯＳトランジスタ１２のソース拡散層２８及びドレイン拡散層３４が同一方向に並ぶように配置されており、各ＭＯＳトランジスタ１２のソース拡散層２８とチャネル領域３６との間にポケット領域３８が選択的に形成され、ドレイン拡散層３４とチャネル領域３６との間がポケット不純物未注入領域４０となっていることに主たる特徴がある。【００５４】
複数のＭＯＳトランジスタ１２のソース拡散層２８及びドレイン拡散層３４が同一方向に並ぶように配置されているため、複数のＭＯＳトランジスタ１２のそれぞれについて、ソース側に傾斜した方向の一方向からポケットイオン注入を行うことができる。これにより、各ＭＯＳトランジスタ１２のソース拡散層２８とチャネル領域３６との間に選択的にポケット領域３８を形成する一方、ドレイン拡散層３４とチャネル領域３６との間をポケット不純物未注入領域４０とすることができる。したがって、複数のＭＯＳトランジスタ１２のいずれについてもＧＩＤＬを低減することができ、半導体装置の待機時の消費電力を低減することができる。【００５５】
図３（ａ）は本実施形態による半導体装置におけるＭＯＳトランジスタのリーク電流を示すグラフ、図３（ｂ）は駆動電流を示すグラフである。なお、図３（ａ）及び図３（ｂ）には、４方向からポケットイオン注入が行われた従来技術によるＭＯＳトランジスタのリーク電流及び駆動電流をそれぞれ併せて示している。【００５６】
図３（ａ）に示すグラフから明らかなように、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのいずれについても、リーク電流の各成分のうち、ＩＳについては、従来技術による場合と本実施形態による場合とで大きな差はない。他方、ＧＩＤＬについては、本実施形態による場合は、従来技術の場合の１／４程度に低減されている。このため、本実施形態による場合は、リーク電流全体として、従来技術による場合の半分程度にまで低減されている。【００５７】
また、図３（ｂ）に示すグラフから明らかなように、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのいずれについても、本実施形態による場合と従来技術による場合とで駆動電流はほぼ同じになっている。このことから、本実施形態による場合おいてＭＯＳトランジスタの動作特性は劣化していないことが分かる。【００５８】
このように、本実施形態によれば、ＭＯＳトランジスタの動作特性を劣化させることなく、ＭＯＳトランジスタのリーク電流を低減することができる。【００５９】
次に、本実施形態による半導体装置の製造方法について図４乃至図６を用いて説明する。【００６０】
まず、例えばシリコンよりなる半導体基板１０に、例えばＳＴＩ（Shallow Trench Isolation）法により素子分離膜１４を形成し、複数のＭＯＳトランジスタ１２が形成される活性領域を画定する（図４（ａ））。活性領域は、複数のＭＯＳトランジスタ１２のソース拡散層２８が形成される領域及びドレイン拡散層３４の形成される領域が同一方向に並ぶように画定する。【００６１】
次いで、例えばイオン注入法により半導体基板１０内に不純物を導入し、所定の導電型のウェル１６を形成する。ＰＭＯＳトランジスタが形成される領域には、ｎ型不純物として例えばリン（Ｐ）を、例えば加速エネルギー５００ｋｅＶ、ドーズ量１×１０１３ｃｍ−２の条件でイオン注入する。なお、ｎ型不純物としてアンチモン（Ｓｂ）、砒素（Ａｓ）等を用いてもよい。また、ＮＭＯＳトランジスタが形成される領域には、ｐ型不純物として例えばボロン（Ｂ）を、例えば加速エネルギー２５０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２の条件でイオン注入する。なお、ｐ型不純物としてインジウム（Ｉｎ）等を用いてもよい。【００６２】
なお、ウェル１６を形成するための不純物のイオン注入は、リソグラフィー技術によるフォトレジスト膜をマスクとして用い、ＰＭＯＳトランジスタが形成される領域とＮＭＯＳトランジスタが形成される領域とで打ち分ける。この後に行う不純物のイオン注入についても同様とする。【００６３】
次いで、例えばイオン注入法により、半導体基板１０内のチャネル領域３６に所定の導電型の不純物を導入する（図４（ｂ））。ＰＭＯＳトランジスタを形成する領域には、ｎ型不純物として例えば砒素を、例えば加速エネルギー８０ｋｅＶ、ドーズ量２×１０１２ｃｍ−２の条件でイオン注入する。なお、ｎ型不純物としてリン、アンチモン等を用いてもよい。ＮＭＯＳトランジスタを形成する領域には、ｐ型不純物として例えばボロンを、例えば加速エネルギー２０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件でイオン注入する。なお、ｐ型不純物としてインジウム等を用いてもよい。【００６４】
次いで、半導体基板１０上に、例えば熱酸化法により、例えば膜厚３ｎｍのシリコン酸化膜よりなるゲート絶縁膜１８を形成する（図４（ｃ））。なお、ゲート絶縁膜として、ハフニウムオキサイド（ＨｆＯ）膜、ハフニウム酸化アルミ（ＨｆＡｌＯ）膜、酸化アルミ（ＡｌＯ）膜、又はこれらに窒素（Ｎ）を添加したものを形成してもよい。【００６５】
次いで、例えば熱ＣＶＤ（Chemical Vapor Deposition）法により、例えば膜厚２００ｎｍのポリシリコン膜２０を形成する（図４（ｄ））。【００６６】
次いで、リソグラフィー技術及びエッチング技術を用い、ポリシリコン膜２０をパターニングし、ポリシリコン膜よりなりゲート長が例えば２００ｎｍのゲート電極２０を形成する（図５（ａ））。なお、ゲート電極２０として、アルミニウム（Ａｌ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）等の金属又は金属を含有する材料よりなるものを形成してもよい。【００６７】
次いで、ゲート電極２０をマスクとして、例えばイオン注入法により、ゲート電極２０の両側の半導体基板１０内に不純物を導入する。これにより、ゲート電極２０のソース側及びドレイン側の半導体基板１０内にＬＤＤ領域２４、３０を形成する（図５（ｂ））。ＰＭＯＳトランジスタを形成する領域には、ｐ型不純物として例えばボロンを、例えば加速エネルギー２０ｋｅＶ、ドーズ量２×１０１４ｃｍ−２の条件でイオン注入する。ＮＭＯＳトランジスタを形成する領域には、ｎ型不純物として例えば砒素を、例えば加速エネルギー２０ｋｅＶ、ドーズ量２×１０１４ｃｍ−２の条件でイオン注入する。なお、ＬＤＤ領域を形成するためのイオン注入は、半導体基板１０表面に対してソース側又はドレイン側に傾斜した方向から行ってもよい。【００６８】
次いで、ゲート電極２０をマスクとして、半導体基板１０表面に対してソース側に傾斜した方向からポケットイオン注入を行い、ポケット領域３８を形成する（図５（ｃ））。ＰＭＯＳトランジスタが形成される領域には、ソース側に例えば４５°傾けた角度を入射角度として、ｎ型不純物として例えばリンを、例えば加速エネルギー３０ｋｅＶ、ドーズ量３×１０１３ｃｍ−２の条件でイオン注入する。ＮＭＯＳトランジスタが形成される領域には、ソース側に例えば４５°傾けた角度を入射角度として、ｐ型不純物としてボロンを、例えば加速エネルギー２０ｋｅＶ、ドーズ量３×１０１３ｃｍ−２の条件でイオン注入する。【００６９】
このように、半導体基板１０表面に対してソース側に傾斜した方向の一方向からポケットイオン注入を行うことにより、ドレイン拡散層３４とチャネル領域３６との間は、ゲート電極２０のシャドー効果によって、ポケット不純物未注入領域４０となる。このため、ポケット領域３８は、ソース拡散層２８とチャネル領域３６との間に選択的に形成される。【００７０】
また、本実施形態では、複数のＭＯＳトランジスタ１２のソース拡散層２８及びドレイン拡散層３４が同一方向に並ぶように配置されるので、複数のＭＯＳトランジスタ１２のそれぞれについて、ソース側に傾斜した方向の一方向からポケットイオン注入を行うことができる。これにより、各ＭＯＳトランジスタ１２のソース拡散層２８とチャネル領域３６との間に選択的にポケット領域３８を形成する一方、ドレイン拡散層３４とチャネル領域３６との間をポケット不純物未注入領域４０とすることができる。したがって、複数のＭＯＳトランジスタ１２のいずれについてもＧＩＤＬを低減することができ、半導体装置の待機時の消費電力を低減することができる。【００７１】
なお、ポケットイオン注入の入射角度θは、ゲート電極２０の高さ等に応じて、０°＜θ＜９０°の範囲で適宜設定することができる。【００７２】
次いで、全面に、例えば熱ＣＶＤ法により例えば膜厚２ｎｍのシリコン酸化膜を形成し、このシリコン酸化膜を異方性エッチングすることにより、ゲート電極２０の側壁にサイドウォール絶縁膜２２を形成する（図６（ａ））。【００７３】
次いで、ゲート電極２０及びサイドウォール絶縁膜２２をマスクとして、例えばイオン注入法により、ゲート電極２０及びサイドウォール絶縁膜２２の両側の半導体基板１０内に不純物を導入する。これにより、ゲート電極２０及びサイドウォール絶縁膜２２のソース側及びドレイン側の半導体基板１０内に不純物拡散領域２６、３２を形成する（図６（ｂ））。ＰＭＯＳトランジスタを形成する領域には、ｐ型不純物として例えばボロンを、例えば加速エネルギー１５ｋｅＶ、ドーズ量１×１０１５ｃｍ−２の条件でイオン注入する。ＮＭＯＳトランジスタを形成する領域には、ｎ型不純物として例えば砒素を、例えば加速エネルギー２０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２の条件でイオン注入する。【００７４】
こうして、ゲート電極２０のソース側の半導体基板１０内に、ＬＤＤ領域２４と不純物拡散領域２６とからなるソース拡散層２８を形成し、ゲート電極２０のドレイン側の半導体基板１０内に、ＬＤＤ領域３０と不純物拡散領域３２とからなるドレイン拡散層３４を形成する。ソース拡散層２８とチャネル領域３６との間にはポケット領域３８が形成されているのに対し、ドレイン拡散層３４とチャネル領域３６との間は、ポケット不純物未注入領域４０となっている。【００７５】
次いで、例えば通常のサリサイドプロセスにより、ゲート電極２０上、ソース拡散層２８上、及びドレイン拡散層３４上に、それぞれ例えばコバルトシリサイド（ＣｏＳｉ）よりなるシリサイド膜４２を形成する（図６（ｃ））。【００７６】
以後、ＭＯＳトランジスタ１２が形成された半導体基板１０上に、通常の半導体装置の製造プロセスを用いて、配線層を適宜形成する。【００７７】
こうして、本実施形態による半導体装置が製造される。【００７８】
このように、本実施形態によれば、複数のＭＯＳトランジスタ１２のソース拡散層２８及びドレイン拡散層３４を同一方向に並ぶように配置し、半導体基板１０表面に対してソース側に傾斜した方向の一方向からポケットイオン注入を行うので、複数のＭＯＳトランジスタについて、ソース拡散層２８とチャネル領域３６との間に選択的にポケット領域３８を形成する一方、ドレイン拡散層３４とチャネル領域３６との間をポケット不純物未注入領域４０とすることができる。これにより、ＧＩＤＬを低減し、半導体装置の待機時の消費電力を低減することができる。【００７９】
なお、上記では、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのいずれについても、ソース側に傾斜した方向からポケットイオン注入を行う場合について説明したが、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのいずれか一方についてのみ、ソース側に傾斜した方向からポケットイオン注入を行ってもよい。【００８０】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図７乃至図１４を用いて説明する。図７は本実施形態による半導体装置の回路構成を示すブロック図、図８は本実施形態による半導体装置におけるＳＲＡＭセルの等価回路を示す回路図、図９は本実施形態による半導体装置におけるＳＲＡＭセルのレイアウトを示す概略平面図、図１０は本実施形態による半導体装置におけるＳＲＡＭセルアレイを示す概略平面図、図１１は従来のＳＲＡＭセルのレイアウトを示す概略平面図、図１２乃至図１４は本実施形態による半導体装置の製造方法を示す工程平面図である。なお、第１実施形態による半導体装置及びその製造方法と同一の構成要素については同一の符号を付し説明を省略し或いは簡略にする。【００８１】
まず、本実施形態による半導体装置の構造について図７乃至図１１を用いて説明する。【００８２】
本実施形態は、図７に示すように、ＳＲＡＭ回路ブロック４４、ロジック回路ブロック４６、ＣＰＵ回路ブロック４８、及び周辺回路ブロック５０を有する半導体装置において、ＳＲＡＭ回路ブロック４４に対して本発明を適用するものである。すなわち、本実施形態は、ＳＲＡＭ回路ブロック４４におけるＳＲＡＭセルを構成するロードトランジスタ及びドライバトランジスタのそれぞれについて、ソース拡散層及びドレイン拡散層を同一方向に並ぶように配置し、ゲート電極をマスクとして、基板表面に対してソース側に傾斜した方向からポケットイオン注入を行うものである。【００８３】
本実施形態による半導体装置におけるＳＲＡＭセルＭＣは、図８に示すように、ワード線ＷＬと、一対のビット線ＢＬ、／ＢＬ（ＢＬバー）との交差領域に配置されている。ＳＲＡＭセルＭＣは、ＣＭＯＳ型のものであり、一対のロードトランジスタＬ１、Ｌ２、一対のドライバトランジスタＤ１、Ｄ２、及び一対のトランスファトランジスタＴ１、Ｔ２により構成されている。ロードトランジスタＬ１、Ｌ２はＰＭＯＳトランジスタで構成され、ドライバトランジスタＤ１、Ｄ２及びトランスファトランジスタＴ１、Ｔ２はＮＭＯＳトランジスタで構成され、１セル当たり６個のＭＯＳトランジスタを有している。【００８４】
ロードトランジスタＬ１とドライバトランジスタＤ１とによりインバータＩＮＶ１が構成されている。ロードトランジスタＬ２とドライバトランジスタＤ２とによりインバータＩＮＶ２が構成されている。インバータＩＮＶ１とインバータＩＮＶ２とによりフリップフロップ回路ＦＦが構成されている。フリップフロップ回路ＦＦは、ビット線ＢＬ、／ＢＬ及びワード線ＷＬに接続されたトランスファトランジスタＴ１、Ｔ２により制御される。【００８５】
半導体基板１０に形成されたＳＲＡＭセルＭＣは、図９に示すように、ロードトランジスタＬ１、Ｌ２が形成されたロードトランジスタ部５２と、ドライバトランジスタＤ１、Ｄ２が形成されたドライバトランジスタ部５４と、トランスファトランジスタＴ１、Ｔ２が形成されたトランスファトランジスタ部５６とを有している。【００８６】
ロードトランジスタ部５２において、ロードトランジスタＬ１が形成された活性領域Ａ１と、ロードトランジスタＬ２が形成された活性領域Ａ２とは、素子分離膜１４により互いに分離されている。こうして、隣接するロードトランジスタＬ１、Ｌ２は、互いに独立して形成されており、ロードトランジスタＬ１、Ｌ２のソース拡散層２８ｐ及びドレイン拡散層３４ｐが同一方向に並ぶように配置されている。ロードトランジスタＬ１、Ｌ２においては、ソース拡散層２８ｐとチャネル領域との間にポケット領域が選択的に形成され、ドレイン拡散層３４ｐとチャネル領域との間は、ポケット不純物未注入領域４０ａとなっている。【００８７】
また、ドライバトランジスタ部５４において、ドライバトランジスタＤ１が形成された活性領域Ａ３と、ドライバトランジスタＤ２が形成された活性領域Ａ４とは、素子分離膜１４により互いに分離されている。こうして、隣接するドライバトランジスタＤ１、Ｄ２は、互いに独立して形成されており、ドライバトランジスタＤ１、Ｄ２のソース拡散層２８ｎ及びドレイン拡散層３４ｎが同一方向に並ぶように配置されている。ドライバトランジスタＤ１、Ｄ２においては、ソース拡散層２８ｎとチャネル領域との間にポケット領域が選択的に形成され、ドレイン拡散層３４ｎとチャネル領域との間は、ポケット不純物未注入領域４０ｂとなっている。【００８８】
また、トランスファトランジスタ部５６において、トランスファトランジスタＴ１が形成された活性領域Ａ５は、ドライバトランジスタＤ１が形成された活性領域Ａ３に接続されている。また、トランスファトランジスタＴ２が形成された活性領域Ａ６は、ドライバトランジスタＤ２が形成された活性領域Ａ４に接続されている。【００８９】
ロードトランジスタＬ１とドライバトランジスタＤ１とは、共通のゲート電極２０ａを有している。ロードトランジスタＬ２とドライバトランジスタＤ２とは、共通のゲート電極２０ｂを有している。トランスファトランジスタＴ１、Ｔ２は、共通のゲート電極２０ｃを有している。【００９０】
上記図９に示すＳＲＡＭセルＭＣは、図１０に示すように、行方向（紙面横方向）及び列方向（紙面縦方向）に繰り返して配置され、メモリセルアレイを構成している。【００９１】
行方向に隣接するＳＲＡＭセルＭＣは、ロードトランジスタＬ１、Ｌ２、ドライバトランジスタＤ１、Ｄ２、及びトランスファトランジスタＴ１、Ｔ２が同一方向に配置されている。行方向に配置された複数のＳＲＡＭセルＭＣのトランスファトランジスタＴ１、Ｔ２は、共通のゲート電極２０ｃを有している。【００９２】
列方向に隣接する一対のＳＲＡＭセルＭＣは、ロードトランジスタＬ１、Ｌ２、ドライバトランジスタＤ１、Ｄ２、及びトランスファトランジスタＴ１、Ｔ２が、両者の境界線を対称軸に線対称に配置されている。また、列方向に隣接する一対のＳＲＡＭセルＭＣでは、トランスファトランジスタＴ１が形成された活性領域Ａ５が互いに接続され、トランスファトランジスタＴ２が形成された活性領域Ａ６が互いに接続されている。【００９３】
本実施形態による半導体装置は、ＳＲＡＭセルＭＣにおいて、隣接するロードトランジスタＬ１、Ｌ２が、互いに独立して形成され、ソース拡散層２８ｐ及びドレイン拡散層３４ｐが同一方向に並ぶように配置されており、隣接するドライバトランジスタＤ１、Ｄ２が、互いに独立して形成され、ソース拡散層２８ｎ及びドレイン拡散層３４ｎが同一方向に並ぶように配置されていることに主たる特徴がある。【００９４】
従来のＳＲＡＭセルは、隣接するＭＯＳトランジスタのソース拡散層又はドレイン拡散層が共通化されたレイアウトとなっていた。図１１は、従来のＳＲＡＭセルのレイアウトを示す概略平面図である。【００９５】
図示するように、従来のＳＲＡＭセルＭＣにおいては、活性領域Ａ１、Ａ２が一体的に形成されており、隣接するロードトランジスタＬ１、Ｌ２では、ドレイン拡散層３４ｐが共通化されていた。また、活性領域Ａ３、Ａ４が一体的に形成されており、隣接するドライバトランジスタＤ１、Ｄ２では、ソース拡散層２８ｎが共通化されていた。すなわち、ロードトランジスタＬ１、Ｌ２のソース拡散層２８ｐ及びドレイン拡散層３４ｐは同一方向に並んでおらず、また、ドライバトランジスタＤ１、Ｄ２のソース拡散層２８ｎ及びドレイン拡散層３４ｎも同一方向には並んでいなかった。【００９６】
このため、従来のＳＲＡＭセルのレイアウトでは、ロードトランジスタＬ１、Ｌ２、ドライバトランジスタＤ１、Ｄ２について、ソース側に傾斜した方向の一方向からポケットイオン注入を行うことは極めて困難であった。したがって、ＧＩＤＬを低減し、半導体装置の待機時の消費電力を低減することは困難であった。【００９７】
これに対して、本実施形態による半導体装置におけるＳＲＡＭセルＭＣにおいては、隣接するロードトランジスタＬ１、Ｌ２が、互いに独立して形成され、ソース拡散層２８ｐ及びドレイン拡散層３４ｐが同一方向に並ぶように配置されており、隣接するドライバトランジスタＤ１、Ｄ２が、互いに独立して形成され、ソース拡散層２８ｎ及びドレイン拡散層３４ｎが同一方向に並ぶように配置されている。【００９８】
したがって、ロードトランジスタＬ１、Ｌ２について、半導体基板１０表面に対してソース側に傾斜した方向の一方向からポケットイオン注入を行うことができる。このため、本実施形態による半導体装置では、ロードトランジスタＬ１、Ｌ２のいずれについても、ソース拡散層２８ｐとチャネル領域との間にポケット領域が選択的に形成されおり、図９に示すように、ドレイン拡散層３４ｐとチャネル領域との間が、ポケット不純物未注入領域４０ａとなっている。【００９９】
また、ドライバトランジスタＤ１、Ｄ２についても、半導体基板１０表面に対してソース側に傾斜した方向の一方向からポケットイオン注入を行うことができる。このため、本実施形態による半導体装置では、ドライバトランジスタＤ１、Ｄ２のいずれについても、ソース拡散層２８ｎとチャネル領域との間にポケット領域が選択的に形成されており、図９に示すように、ドレイン拡散層３４ｎとチャネル領域との間が、ポケット不純物未注入領域４０ｂとなっている。【０１００】
このように、ロードトランジスタＬ１、Ｌ２、ドライバトランジスタＤ１、Ｄ２について、半導体基板１０表面に対してソース側に傾斜した方向の一方向からポケットイオン注入を行うことができるので、ＧＩＤＬを低減し、半導体装置の待機時の消費電力を低減することができる。【０１０１】
次に、本実施形態による半導体装置の製造方法について図１２乃至図１４を用いて説明する。本実施形態では、図４乃至図６に示す第１実施形態による半導体装置の製造方法を用いて、ロードトランジスタＬ１、Ｌ２、ドライバトランジスタＤ１、Ｄ２等を形成する。【０１０２】
まず、図４（ａ）に示す工程と同様にして、例えばシリコンよりなる半導体基板１０に、例えばＳＴＩ法により素子分離膜１４を形成し、ロードトランジスタＬ１、Ｌ２、ドライバトランジスタＤ１、Ｄ２、トランスファトランジスタＴ１、Ｔ２が形成される活性領域Ａ１〜Ａ６を画定する（図１２（ａ））。活性領域Ａ１〜Ａ４は、ロードトランジスタＬ１、Ｌ２、ドライバトランジスタＤ１、Ｄ２のソース拡散層２８ｐ、２８ｎが形成される領域及びドレイン拡散層３４ｐ、３４ｎの形成される領域が同一方向に並ぶように画定する。【０１０３】
次いで、図４（ｂ）に示す工程と同様にして、ウェル注入及びチャネル注入を順次行う。【０１０４】
すなわち、まず、例えばイオン注入法により半導体基板１０内に不純物を導入し、所定の導電型のウェル１６ｎ、１６ｐを形成する（図１２（ｂ））。ＰＭＯＳトランジスタが形成される領域、すなわちロードトランジスタＬ１、Ｌ２が形成される領域には、ｎ型ウェル１６ｎを形成する。また、ＮＭＯＳトランジスタが形成される領域、すなわちドライバトランジスタＤ１、Ｄ２、トランスファトランジスタＴ１、Ｔ２が形成される領域には、ｐ型ウェル１６ｐを形成する。【０１０５】
次いで、例えばイオン注入法により、半導体基板１０内のチャネル領域に所定の導電型の不純物を導入する（図４（ｂ））。ＰＭＯＳトランジスタを形成する領域、すなわちロードトランジスタＬ１、Ｌ２が形成される領域には、ｎ型不純物をイオン注入する。ＮＭＯＳトランジスタを形成する領域、すなわちドライバトランジスタＤ１、Ｄ２、トランスファトランジスタＴ１、Ｔ２が形成される領域には、ｐ型不純物をイオン注入する。【０１０６】
なお、ウェル注入及びチャネル注入は、リソグラフィー技術によるフォトレジスト膜をマスクとして用い、ＰＭＯＳトランジスタが形成される領域とＮＭＯＳトランジスタが形成される領域とで打ち分ける。【０１０７】
次いで、図４（ｃ）、図４（ｄ）、及び図５（ａ）に示す工程と同様にして、半導体基板１０上に、ゲート絶縁膜を介してゲート電極２０ａ、２０ｂ、２０ｃを形成する（図１３（ａ））。ゲート電極２０ａはロードトランジスタＬ１とドライバトランジスタＤ１に共通のものであり、ゲート電極２０ｂはロードトランジスタＬ２とドライバトランジスタＤ２に共通のものであり、ゲート電極２０ｃはトランスファトランジスタＴ１とトランスファトランジスタＴ２に共通のものである。【０１０８】
次いで、図５（ｂ）に示す工程と同様にして、ロードトランジスタＬ１、Ｌ２、ドライバトランジスタＤ１、Ｄ２、及びトランスファトランジスタＴ１、Ｔ２について、ＬＤＤ領域を形成するためのイオン注入を行う。ＬＤＤ領域を形成するためのイオン注入は、リソグラフィー技術によるフォトレジスト膜をマスクとして用い、ＰＭＯＳトランジスタが形成される領域とＮＭＯＳトランジスタが形成される領域とで打ち分ける。なお、ＬＤＤ領域を形成するためのイオン注入は、半導体基板１０表面に対してソース側又はドレイン側に傾斜した方向から行ってもよい。【０１０９】
次いで、ドライバトランジスタＤ１、Ｄ２についてポケットイオン注入を行う。【０１１０】
すなわち、まず、フォトリソグラフィ技術により、ロードトランジスタＬ１、Ｌ２及びトランスファトランジスタＴ１、Ｔ２が形成される領域を覆い、ドライバトランジスタＤ１、Ｄ２が形成される領域を露出するフォトレジスト膜を形成する。【０１１１】
次いで、図５（ｃ）に示す工程と同様にして、このフォトレジスト膜及びゲート電極２０ａ、２０ｂをマスクとして、半導体基板１０表面に対してソース側に傾斜した方向からｐ型不純物のポケットイオン注入を行う（図１３（ｂ））。【０１１２】
このように、半導体基板１０表面に対してソース側に傾斜した方向の一方向からポケットイオン注入を行うことにより、ドライバトランジスタＤ１、Ｄ２について、ドレイン拡散層３４ｎとチャネル領域との間は、ゲート電極２０ａ、２０ｂのシャドー効果によって、ポケット不純物未注入領域４０ｂとなる。【０１１３】
本実施形態では、隣接するドライバトランジスタＤ１、Ｄ２が、互いに独立して形成され、ソース拡散層２８ｎ及びドレイン拡散層３４ｎが同一方向に並ぶように配置されるので、ドライバトランジスタＤ１、Ｄ２について、半導体基板１０表面に対してソース側に傾斜した方向の一方向からポケットイオン注入を行うことができる。【０１１４】
ドライバトランジスタＤ１、Ｄ２についてポケットイオン注入を行った後、マスクとして用いたフォトレジスト膜を除去する。【０１１５】
次いで、ロードトランジスタＬ１、Ｌ２についてポケットイオン注入を行う。【０１１６】
すなわち、まず、フォトリソグラフィ技術により、ドライバトランジスタＤｌ、Ｄ２及びトランスファトランジスタＴ１、Ｔ２が形成される領域を覆い、ロードトランジスタＬ１、Ｌ２が形成される領域を露出するフォトレジスト膜を形成する。【０１１７】
次いで、図５（ｃ）に示す工程と同様にして、このフォトレジスト膜及びゲート電極２０ａ、２０ｂをマスクとして、半導体基板１０表面に対してソース側に傾斜した方向からｎ型不純物のポケットイオン注入を行う（図１４）。【０１１８】
このように、半導体基板１０表面に対してソース側に傾斜した方向の一方向からポケットイオン注入を行うことにより、ロードトランジスタＬ１、Ｌ２について、ドレイン拡散層３４ｐとチャネル領域との間は、ゲート電極２０ａ、２０ｂのシャドー効果によって、ポケット不純物未注入領域４０ａとなる。【０１１９】
本実施形態では、隣接するロードトランジスタＬ１、Ｌ２が、互いに独立して形成され、ソース拡散層２８ｐ及びドレイン拡散層３４ｐが同一方向に並ぶように配置されるので、ロードトランジスタＬ１、Ｌ２について、半導体基板１０表面に対してソース側に傾斜した方向の一方向からポケットイオン注入を行うことができる。【０１２０】
ロードトランジスタＬ１、Ｌ２についてポケットイオン注入を行った後、マスクとして用いたフォトレジスト膜を除去する。【０１２１】
次いで、図６（ａ）に示す工程と同様にして、ゲート電極２０ａ、２０ｂ、２０ｃの側壁にサイドウォール絶縁膜を形成する。【０１２２】
次いで、図６（ｂ）に示す工程と同様にして、ロードトランジスタＬ１、Ｌ２、ドライバトランジスタＤ１、Ｄ２、及びトランスファトランジスタＴ１、Ｔ２について、ソース拡散層及びドレイン拡散層の深い不純物拡散領域を形成するためのイオン注入を行う。深い不純物拡散領域を形成するためのイオン注入は、リソグラフィー技術によるフォトレジスト膜をマスクとして用い、ＰＭＯＳトランジスタが形成される領域とＮＭＯＳトランジスタが形成される領域とで打ち分ける。【０１２３】
次いで、図６（ｃ）に示す工程と同様にして、ゲート電極２０ａ、２０ｂ、２０ｃ上、ソース拡散層上、及びドレイン拡散層上にシリサイド膜を形成する。【０１２４】
以後、ロードトランジスタＬ１、Ｌ２、ドライバトランジスタＤ１、Ｄ２、及びトランスファトランジスタＴ１、Ｔ２が形成された半導体基板１０上に、通常の半導体装置の製造プロセスを用いて、配線層を適宜形成する。【０１２５】
こうして、本実施形態による半導体装置が製造される。【０１２６】
このように、本実施形態によれば、ロードトランジスタＬ１、Ｌ２、ドライバトランジスタＤ１、Ｄ２について、ソース拡散層及びドレイン拡散層を同一方向に並ぶように配置することにより、半導体基板１０表面に対してソース側に傾斜した方向の一方向からポケットイオン注入を行うので、ＧＩＤＬを低減し、半導体装置の待機時の消費電力を低減することができる。【０１２７】
なお、上記では、図７に示す回路構成の半導体装置において、ＳＲＡＭ回路ブロック４４に対して本発明を適用する場合について説明した。このように、ＬＳＩ全体のリーク電流において支配的なＳＲＡＭ回路ブロック４４に対して本発明を適用することにより、半導体装置のチップサイズの増大を抑えつつ、半導体装置の待機時の消費電力を低減することができる。しかしながら、本発明の適用範囲はＳＲＡＭ回路ブロック４４に限定されるものではなく、同じくＬＳＩ全体のリーク電流において支配的なロジック回路４６に本発明を適用してもよい。また、ＣＰＵ回路ブロック４８、昇圧回路、降圧回路等を含む周辺回路ブロック５０に本発明を適用してもよい。【０１２８】
また、ロードトランジスタＬ１、Ｌ２及びドライバトランジスタＤ１、Ｄ２についてのみならず、図１０に示すＳＲＡＭセルアレイのレイアウトを変更して、トランスファトランジスタＴ１、Ｔ２についても、半導体基板１０表面に対してソース側に傾斜した方向の一方向からポケットイオン注入を行うことができるようにしてもよい。【０１２９】
具体的には、図１５に示すように、列方向（紙面縦方向）に隣接するＳＲＡＭセルＭＣについても、行方向と同様に、ロードトランジスタＬ１、Ｌ２、ドライバトランジスタＤ１、Ｄ２、及びトランスファトランジスタＴ１、Ｔ２を同一方向に配置する。このようにＳＲＡＭセルＭＣを配置することにより、トランスファトランジスタＴ１、Ｔ２についても、半導体基板１０表面に対してソース側に傾斜した方向の一方向からポケットイオン注入を行うことが可能となる。【０１３０】
図１６は、図１５に示すようにＳＲＡＭセルＭＣを配置し、トランスファトランジスタＴ１、Ｔ２についても、半導体基板１０表面に対してソース側に傾斜した方向の一方向からポケットイオン注入を行った場合のＳＲＡＭセルＭＣを示している。【０１３１】
図示するように、トランスファトランジスタＴ１、Ｔ２についても、ゲート電極２０ｃのシャドー効果によって、ドレイン拡散層とチャネル領域との間がポケット不純物未注入領域４０ｃとなっている。【０１３２】
このように、トランスファトランジスタＴ１、Ｔ２についても、半導体基板１０表面に対してソース側に傾斜した方向の一方向からポケットイオン注入を行ってもよい。これにより、トランスファトランジスタＴ１、Ｔ２についてもＧＩＤＬを低減し、半導体装置の待機時の消費電力を更に低減することができる。【０１３３】
また、上記では、ロードトランジスタＬ１、Ｌ２及びドライバトランジスタＤ１、Ｄ２について半導体基板１０表面に対してソース側に傾斜した方向からポケットイオン注入を行う場合について説明したが、ロードトランジスタＬ１、Ｌ２及びドライバトランジスタＤ１、Ｄ２のいずれかについて、半導体基板１０表面に対してソース側に傾斜した方向からポケットイオン注入を行ってもよい。【０１３４】
また、必ずしもすべてのＳＲＡＭセルＭＣにおけるロードトランジスタＬ１、Ｌ２、ドライバトランジスタＤ１、Ｄ２について、ソース拡散層及びドレイン拡散層が同一方向に並ぶように配置する必要はない。【０１３５】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図１７、図１８、及び図２１を用いて説明する。図１７は本実施形態による半導体装置の構造を示す概略断面図、図１８は本実施形態による半導体装置の製造方法を示す工程断面図、図２１は本実施形態による半導体装置におけるＮＭＯＳトランジスタのリーク電流及び駆動電流を示すグラフである。なお、第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。【０１３６】
まず、本実施形態による半導体装置の構造について図１７を用いて説明する。【０１３７】
本実施形態による半導体装置の基本的構成は、第１実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、ソース拡散層及びドレイン拡散層と同一導電型の不純物が、半導体基板１０表面に対してドレイン側に傾斜した方向から更にイオン注入されたものである。なお、本実施形態では、ＭＯＳトランジスタ１２が、ＮＭＯＳトランジスタ１２ｎである場合について説明する。【０１３８】
半導体基板１０には、活性領域を画定する素子分離膜１４が形成されている。【０１３９】
活性領域が画定された半導体基板１０内には、ｐ型ウェル１６ｐが形成されている。【０１４０】
半導体基板１０上には、ゲート絶縁膜１８を介してゲート電極２０が形成されている。ゲート電極２０の側壁にはサイドウォール絶縁膜２２が形成されている。【０１４１】
ゲート電極２０のソース側の半導体基板１０内には、ゲート電極２０に自己整合で形成されたＬＤＤ領域２４ｎと、ゲート電極２０及びサイドウォール絶縁膜２２に自己整合で形成された不純物拡散領域２６ｎとからなるｎ型のソース拡散層２８ｎが形成されている。ゲート電極２０のドレイン側の半導体基板１０内には、ゲート電極２０に自己整合で形成されたＬＤＤ領域３０ｎと、ゲート電極２０及びサイドウォール絶縁膜２２に自己整合で形成された不純物拡散領域３２ｎとからなるｎ型のドレイン拡散層３４ｎが形成されている。なお、ソース拡散層２８ｎとドレイン拡散層３４ｎとの間がｐ型のチャネル領域３６ｐとなる。【０１４２】
ソース拡散層２８ｎとチャネル領域３６ｐとの間には、ｐ型のポケット領域３８ｐが形成されている。これに対して、ドレイン拡散層３４ｎとチャネル領域３６ｐとの間は、ポケット領域は形成されていない。すなわち、ドレイン拡散層３４ｎとチャネル領域３６ｐとの間は、ポケット不純物未注入領域４０となっている。【０１４３】
さらに、ドレイン拡散層３４ｎは、ＬＤＤ領域３０ｎよりも浅く、ゲート電極２０側端部がゲート電極２０下まで延在するｎ型不純物拡散領域５８ｎを有している。【０１４４】
ゲート電極２０上、ソース拡散層２８ｎ上、及びドレイン拡散層３４ｎ上には、シリサイド膜４２がそれぞれ形成されている。【０１４５】
本実施形態による半導体装置は、第１実施形態による半導体装置と同様に、ＮＭＯＳトランジスタ１２ｎのソース拡散層２８ｎとチャネル領域３６ｐとの間にポケット領域３８ｐが選択的に形成され、ドレイン拡散層３４ｎとチャネル領域３６ｐとの間がポケット不純物未注入領域４０となっていることに主たる特徴がある。これにより、ＮＭＯＳトランジスタ１２ｎついてＧＩＤＬを低減することができ、半導体装置の待機時の消費電力を低減することができる。【０１４６】
さらに、本実施形態による半導体装置は、ドレイン拡散層３４ｎが、ＬＤＤ領域３０ｎよりも浅く、ゲート電極２０側端部がゲート電極２０下まで延在するｎ型不純物拡散領域５８ｎを有することにも主たる特徴がある。なお、ｎ型不純物拡散領域５８ｎは、後述するように、半導体基板１０表面に対してドレイン側に傾斜した方向からｎ型不純物をイオン注入することにより形成されたものである。【０１４７】
本実施形態による半導体装置では、ｎ型不純物拡散領域５８ｎにより、ＮＭＯＳトランジスタ１２ｎの実効的なチャネル長が短くなっている。したがって、ＮＭＯＳトランジスタ１２ｎの駆動電流を増加させることができる。【０１４８】
図２１（ａ）は本実施形態による半導体装置におけるＮＭＯＳトランジスタのリーク電流を示すグラフ、図２１（ｂ）は駆動電流を示すグラフである。なお、図２１（ａ）及び図２１（ｂ）には、従来技術によるＮＭＯＳトランジスタのリーク電流及び駆動電流をそれぞれ併せて示している。【０１４９】
図２１（ａ）に示すグラフから明らかなように、ＮＭＯＳトランジスタのリーク電流の各成分のうち、ＩＳについては、従来技術による場合と本実施形態による場合とで大きな差はない。他方、ＧＩＤＬについては、本実施形態による場合は、従来技術の場合の１／４程度に低減されている。このため、本実施形態による場合は、リーク電流全体として、従来技術による場合の半分程度にまで低減されている。【０１５０】
さらに、図２１（ｂ）に示すグラフから明らかなように、本実施形態による場合、ＮＭＯＳトランジスタの駆動電流が、従来技術による場合の１．５倍程度に増加している。【０１５１】
このように、本実施形態によれば、ＮＭＯＳトランジスタのリーク電流を低減するとともに、ＮＭＯＳトランジスタの駆動電流を増加させることができる。【０１５２】
次に、本実施形態による半導体装置の製造方法について図１８を用いて説明する。【０１５３】
まず、図４（ａ）乃至図５（ｂ）に示す第１実施形態による半導体装置の製造方法のＮＭＯＳトランジスタを形成する場合と同様にして、ＬＤＤ領域２４ｎ、３０ｎまでを形成する（図１８（ａ））。【０１５４】
次いで、ゲート電極２０をマスクとして、半導体基板１０表面に対してソース側に傾斜した方向からｐ型不純物のポケットイオン注入を行い、ポケット領域３８ｐを形成する（図１８（ｂ））。このポケットイオン注入では、ソース側に例えば３０°傾けた角度を入射角度として、ｐ型不純物としてボロンを、例えば加速エネルギー２０ｋｅＶ、ドーズ量２×１０１３ｃｍ−２の条件でイオン注入する。ｐ型不純物として、インジウム等を用いてもよい。【０１５５】
第１実施形態による半導体装置の製造方法と同様に、半導体基板１０表面に対してソース側に傾斜した方向の一方向からポケットイオン注入を行うことにより、ＮＭＯＳトランジスタ１２ｎのソース拡散層２８ｎとチャネル領域３６ｐとの間に選択的にポケット領域３８ｐを形成する一方、ドレイン拡散層３４ｎとチャネル領域３６ｐとの間をポケット不純物未注入領域４０とすることができる。したがって、ＮＭＯＳトランジスタ１２ｎについてＧＩＤＬを低減することができ、半導体装置の待機時の消費電力を低減することができる。【０１５６】
なお、ポケットイオン注入の入射角度θ１は、ゲート電極２０の高さ等に応じて、０°＜θ１＜９０°の範囲で適宜設定することができる。【０１５７】
次いで、ゲート電極２０をマスクとして、半導体基板１０表面に対してドレイン側に傾斜した方向からｎ型不純物のイオン注入を行う。これにより、ゲート電極２０のドレイン側の半導体基板１０内に、ＬＤＤ領域３０ｎよりも浅く、ゲート電極２０側端部がゲート電極２０下まで延在するｎ型不純物拡散領域５８ｎを形成する（図１８（ｃ））。このｎ型不純物拡散領域５８ｎを形成するためのイオン注入では、ドレイン側に例えば３０°傾けた角度を入射角度として、ｎ型不純物として砒素を、例えば加速エネルギー１０ｋｅＶ、ドーズ量４×１０１３ｃｍ−２の条件でイオン注入する。ｎ型不純物として、リン等を用いてもよい。【０１５８】
こうして、半導体基板１０表面に対してドレイン側に傾斜した方向からｎ型不純物のイオン注入を行い、ｎ型不純物拡散領域５８ｎを形成することにより、ＮＭＯＳトランジスタ１２ｎの実効的なチャネル長を短くすることができる。したがって、ＮＭＯＳトランジスタ１２ｎの駆動電流を増加させることができる。【０１５９】
なお、仮に、ｎ型不純物のイオン注入を、半導体基板１０表面に対してソース側に傾斜した方向から行うと、このｎ型不純物とポケットイオン注入によるｐ型不純物とが相殺し合うこととなる。この結果、実効的なチャネル長を短くすることができないだけでなく、ポケットイオン注入による効果まで失われてしまう。したがって、ｎ型不純物のイオン注入は、半導体基板１０表面に対してドレイン側に傾斜した方向から行う必要がある。【０１６０】
ｎ型不純物拡散領域５８ｎを形成するためのイオン注入の入射角度θ２は、ゲート電極２０の高さ等に応じて、０°＜θ２＜９０°の範囲で適宜設定することができる。【０１６１】
以後の工程は、図６（ａ）乃至図６（ｃ）に示す第１実施形態による半導体装置の製造方法のＮＭＯＳトランジスタを形成する場合と同様であるから説明を省略する。【０１６２】
このように、本実施形態によれば、半導体基板１０表面に対してソース側に傾斜した方向の一方向からポケットイオン注入を行うので、ＮＭＯＳトランジスタ１２ｎのソース拡散層２８ｎとチャネル領域３６ｐとの間に選択的にポケット領域３８ｐを形成する一方、ドレイン拡散層３４ｎとチャネル領域３６ｐとの間をポケット不純物未注入領域４０とすることができる。したがって、ＮＭＯＳトランジスタ１２ｎについてＧＩＤＬを低減することができ、半導体装置の待機時の消費電力を低減することができる。【０１６３】
さらに、本実施形態によれば、半導体基板１０表面に対してドレイン側に傾斜した方向からｎ型不純物のイオン注入を行い、ゲート電極２０のドレイン側の半導体基板１０内に、ゲート電極２０側端部がゲート電極２０下まで延在するｎ型不純物拡散領域５８ｎを形成するので、ＮＭＯＳトランジスタ１２ｎの実効的なチャネル長を短くすることができる。したがって、ＮＭＯＳトランジスタ１２ｎの駆動電流を増加させることができる。【０１６４】
なお、上記では、ポケット領域３８ｐを形成するためのポケットイオン注入を行った後に、ｎ型不純物拡散領域５８ｎを形成するためのイオン注入を行う場合について説明したが、これらの工程を行う順序を入れ替えてもよい。すなわち、ｎ型不純物拡散領域５８ｎを形成するためのイオン注入を行った後に、ポケット領域３８ｐを形成するためのポケットイオン注入を行ってもよい。【０１６５】
［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法について図１９乃至図２１を用いて説明する。図１９は本実施形態による半導体装置の構造を示す概略断面図、図２０は本実施形態による半導体装置の製造方法を示す工程断面図、図２１は本実施形態による半導体装置におけるＰＭＯＳトランジスタのリーク電流及び駆動電流を示すグラフである。なお、第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。【０１６６】
まず、本実施形態による半導体装置の構造について図１９を用いて説明する。【０１６７】
本実施形態による半導体装置の基本的構成は、第１実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、ソース拡散層及びドレイン拡散層と同一導電型の不純物が、半導体基板１０表面に対してドレイン側に傾斜した方向から更にイオン注入されたものである。なお、本実施形態では、ＭＯＳトランジスタ１２が、ＰＭＯＳトランジスタ１２ｐである場合について説明する。【０１６８】
半導体基板１０には、活性領域を画定する素子分離膜１４が形成されている。【０１６９】
活性領域が画定された半導体基板１０内には、ｐ型ウェル１６ｎが形成されている。【０１７０】
半導体基板１０上には、ゲート絶縁膜１８を介してゲート電極２０が形成されている。ゲート電極２０の側壁にはサイドウォール絶縁膜２２が形成されている。【０１７１】
ゲート電極２０のソース側の半導体基板１０内には、ゲート電極２０に自己整合で形成されたＬＤＤ領域２４ｐと、ゲート電極２０及びサイドウォール絶縁膜２２に自己整合で形成された不純物拡散領域２６ｐとからなるｐ型のソース拡散層２８ｐが形成されている。ゲート電極２０のドレイン側の半導体基板１０内には、ゲート電極２０に自己整合で形成されたＬＤＤ領域３０ｐと、ゲート電極２０及びサイドウォール絶縁膜２２に自己整合で形成された不純物拡散領域３２ｐとからなるｐ型のドレイン拡散層３４ｐが形成されている。なお、ソース拡散層２８ｐとドレイン拡散層３４ｐとの間がｎ型のチャネル領域３６ｎとなる。【０１７２】
ソース拡散層２８ｐとチャネル領域３６ｎとの間には、ｎ型のポケット領域３８ｎが形成されている。これに対して、ドレイン拡散層３４ｐとチャネル領域３６ｎとの間は、ポケット領域は形成されていない。すなわち、ドレイン拡散層３４ｐとチャネル領域３６ｎとの間は、ポケット不純物未注入領域４０となっている。【０１７３】
さらに、ドレイン拡散層３４ｐは、ＬＤＤ領域３０ｐよりも浅く、ゲート電極２０側端部がゲート電極２０下まで延在するｐ型不純物拡散領域５８ｐを有している。【０１７４】
ゲート電極２０、ソース拡散層２８ｐ、及びドレイン拡散層３４ｐ上には、シリサイド膜４２がそれぞれ形成されている。【０１７５】
本実施形態による半導体装置は、第１実施形態による半導体装置と同様に、ＰＭＯＳトランジスタ１２ｐのソース拡散層２８ｐとチャネル領域３６ｎとの間にポケット領域３８ｎが選択的に形成され、ドレイン拡散層３４ｐとチャネル領域３６ｎとの間がポケット不純物未注入領域４０となっていることに主たる特徴がある。これにより、ＰＭＯＳトランジスタ１２ｐついてＧＩＤＬを低減することができ、半導体装置の待機時の消費電力を低減することができる。【０１７６】
さらに、本実施形態による半導体装置は、ドレイン拡散層３４ｐが、ＬＤＤ領域３０ｐよりも浅く、ゲート電極２０側端部がゲート電極２０下まで延在するｐ型不純物拡散領域５８ｐを有することにも主たる特徴がある。なお、ｐ型不純物拡散領域５８ｐは、後述するように、半導体基板１０表面に対してドレイン側に傾斜した方向からｐ型不純物をイオン注入することにより形成されたものである。【０１７７】
本実施形態による半導体装置では、ｐ型不純物拡散領域５８ｐにより、ＰＭＯＳトランジスタ１２ｐの実効的なチャネル長が短くなっている。したがって、ＰＭＯＳトランジスタ１２ｐの駆動電流を増加させることができる。【０１７８】
図２１（ａ）は本実施形態による半導体装置におけるＰＭＯＳトランジスタのリーク電流を示すグラフ、図２１（ｂ）は駆動電流を示すグラフである。なお、図２１（ａ）及び図２１（ｂ）には、従来技術によるＰＭＯＳトランジスタのリーク電流及び駆動電流をそれぞれ併せて示している。【０１７９】
図２１（ａ）に示すグラフから明らかなように、ＰＭＯＳトランジスタのリーク電流の各成分のうち、ＩＳについては、従来技術による場合と本実施形態による場合とで大きな差はない。他方、ＧＩＤＬについては、本実施形態による場合は、従来技術の場合の１／４程度に低減されている。このため、本実施形態による場合は、リーク電流全体として、従来技術による場合の半分程度にまで低減されている。【０１８０】
さらに、図２１（ｂ）に示すグラフから明らかなように、本実施形態による場合、ＰＭＯＳトランジスタの駆動電流が、従来技術による場合の２倍程度に増加している。【０１８１】
このように、本実施形態によれば、ＰＭＯＳトランジスタのリーク電流を低減するとともに、ＰＭＯＳトランジスタの駆動電流を増加させることができる。【０１８２】
次に、本実施形態による半導体装置の製造方法について図２０を用いて説明する。【０１８３】
まず、図４（ａ）乃至図５（ｂ）に示す第１実施形態による半導体装置の製造方法のＰＭＯＳトランジスタを形成する場合と同様にして、ＬＤＤ領域２４ｐ、３０ｐまでを形成する（図２０（ａ））。【０１８４】
次いで、ゲート電極２０をマスクとして、半導体基板１０表面に対してソース側に傾斜した方向からｎ型不純物のポケットイオン注入を行い、ポケット領域３８ｎを形成する（図２０（ｂ））。このポケットイオン注入では、ソース側に例えば３０°傾けた角度を入射角度として、ｎ型不純物としてリンを、例えば加速エネルギー２０ｋｅＶ、ドーズ量２×１０１３ｃｍ−２の条件でイオン注入する。ｎ型不純物として、砒素等を用いてもよい。【０１８５】
第１実施形態による半導体装置の製造方法と同様に、半導体基板１０表面に対してソース側に傾斜した方向の一方向からポケットイオン注入を行うことにより、ＰＭＯＳトランジスタ１２ｐのソース拡散層２８ｐとチャネル領域３６ｎとの間に選択的にポケット領域３８ｎを形成する一方、ドレイン拡散層３４ｐとチャネル領域３６ｎとの間をポケット不純物未注入領域４０とすることができる。したがって、ＰＭＯＳトランジスタ１２ｐについてＧＩＤＬを低減することができ、半導体装置の待機時の消費電力を低減することができる。【０１８６】
なお、ポケットイオン注入の入射角度θ１は、ゲート電極２０の高さ等に応じて、０°＜θ１＜９０°の範囲で適宜設定することができる。【０１８７】
次いで、ゲート電極２０をマスクとして、半導体基板１０表面に対してドレイン側に傾斜した方向からｐ型不純物のイオン注入を行う。これにより、ゲート電極２０のドレイン側の半導体基板１０内に、ＬＤＤ領域３０ｐよりも浅く、ゲート電極２０側端部がゲート電極２０下まで延在するｐ型不純物拡散領域５８ｐを形成する（図２０（ｃ））。このｐ型不純物拡散領域５８ｐを形成するためのイオン注入では、ドレイン側に例えば３０°傾けた角度を入射角度として、ｐ型不純物としてボロンを、例えば加速エネルギー１５ｋｅＶ、ドーズ量３×１０１３ｃｍ−２の条件でイオン注入する。ｐ型不純物として、インジウム等を用いてもよい。【０１８８】
こうして、半導体基板１０表面に対してドレイン側に傾斜した方向からｐ型不純物のイオン注入を行い、ｐ型不純物拡散領域５８ｐを形成することにより、ＰＭＯＳトランジスタ１２ｐの実効的なチャネル長を短くすることができる。したがって、ＰＭＯＳトランジスタ１２ｐの駆動電流を増加させることができる。【０１８９】
なお、仮に、ｐ型不純物のイオン注入を、半導体基板１０表面に対してソース側に傾斜した方向から行うと、このｐ型不純物とポケットイオン注入によるｎ型不純物とが相殺し合うこととなる。この結果、実効的なチャネル長を短くすることができないだけでなく、ポケットイオン注入による効果まで失われてしまう。したがって、ｐ型不純物のイオン注入は、半導体基板１０表面に対してドレイン側に傾斜した方向から行う必要がある。【０１９０】
ｐ型不純物拡散領域５８ｐを形成するためのイオン注入の入射角度θ２は、ゲート電極２０の高さ等に応じて、０°＜θ２＜９０°の範囲で適宜設定することができる。【０１９１】
以後の工程は、図６（ａ）乃至図６（ｃ）に示す第１実施形態による半導体装置の製造方法のＰＭＯＳトランジスタを形成する場合と同様であるから説明を省略する。【０１９２】
このように、本実施形態によれば、半導体基板１０表面に対してソース側に傾斜した方向の一方向からポケットイオン注入を行うので、ＰＭＯＳトランジスタ１２ｐのソース拡散層２８ｐとチャネル領域３６ｎとの間に選択的にポケット領域３８ｎを形成する一方、ドレイン拡散層３４ｐとチャネル領域３６ｎとの間をポケット不純物未注入領域４０とすることができる。したがって、ＰＭＯＳトランジスタ１２ｐについてＧＩＤＬを低減することができ、半導体装置の待機時の消費電力を低減することができる。【０１９３】
さらに、本実施形態によれば、半導体基板１０表面に対してドレイン側に傾斜した方向からｐ型不純物のイオン注入を行い、ゲート電極２０のドレイン側の半導体基板１０内に、ゲート電極２０側端部がゲート電極２０下まで延在するｐ型不純物拡散領域５８ｐを形成するので、ＰＭＯＳトランジスタ１２ｐの実効的なチャネル長を短くすることができる。したがって、ＰＭＯＳトランジスタ１２ｐの駆動電流を増加させることができる。【０１９４】
なお、上記では、ポケット領域３８ｎを形成するためのポケットイオン注入を行った後に、ｐ型不純物拡散領域５８ｐを形成するためのイオン注入を行う場合について説明したが、これらの工程を行う順序を入れ替えてもよい。すなわち、ｐ型不純物拡散領域５８ｐを形成するためのイオン注入を行った後に、ポケット領域３８ｎを形成するためのポケットイオン注入を行ってもよい。【０１９５】
［第５実施形態］
本発明の第５実施形態による半導体装置及びその製造方法について図２２乃至図２４を用いて説明する。図２２は本実施形態による半導体装置におけるＳＲＡＭセルのレイアウトを示す概略平面図、図２３及び図２４は本実施形態による半導体装置の製造方法を示す概略平面図である。なお、第１乃至第４実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。【０１９６】
まず、本実施形態による半導体装置の構造について図２２を用いて説明する。【０１９７】
本実施形態による半導体装置の基本的構成は、第２実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、ＳＲＡＭセルＭＣを構成するドライバトランジスタＤ１、Ｄ２として第３実施形態によるＮＭＯＳトランジスタ１２ｎを適用し、ロードトランジスタＬ１、Ｌ２として第４実施形態によるＰＭＯＳトランジスタ１２ｐを適用したものである。【０１９８】
図示するように、本実施形態による半導体装置におけるＳＲＡＭセルＭＣにおいては、第２実施形態による半導体装置と同様に、隣接するロードトランジスタＬ１、Ｌ２が、互いに独立して形成され、ソース拡散層２８ｐ及びドレイン拡散層３４ｐが同一方向に並ぶように配置されており、隣接するドライバトランジスタＤ１、Ｄ２が、互いに独立して形成され、ソース拡散層２８ｎ及びドレイン拡散層３４ｎが同一方向に並ぶように配置されている。【０１９９】
すなわち、ロードトランジスタ部５２において、ロードトランジスタＬ１が形成された活性領域Ａ１と、ロードトランジスタＬ２が形成された活性領域Ａ２とは、素子分離膜１４により互いに分離されている。こうして、隣接するロードトランジスタＬ１、Ｌ２は、互いに独立して形成されており、ロードトランジスタＬ１、Ｌ２のソース拡散層２８ｐ及びドレイン拡散層３４ｐが同一方向に並ぶように配置されている。ロードトランジスタＬ１、Ｌ２においては、ソース拡散層２８ｐとチャネル領域との間にポケット領域が選択的に形成され、ドレイン拡散層３４ｐとチャネル領域との間は、ポケット不純物未注入領域４０ａとなっている。【０２００】
さらに、ロードトランジスタＬ１、Ｌ２は、第４実施形態によるＰＭＯＳトランジスタ１２ｐと同様に、ドレイン拡散層３４ｐが、ＬＤＤ領域３０ｐよりも浅く、ゲート電極２０側端部がゲート電極２０下まで延在するｐ型不純物拡散領域５８ｐを有するものとなっている（図１９参照）。ロードトランジスタＬ１、Ｌ２のゲート電極２０ａ、２０ｂのソース側の半導体基板１０内は、ゲート電極２０ａ、２０ｂのシャドー効果により、ｐ型不純物拡散領域５８ｐを形成するためのイオン注入によるｐ型不純物が注入されていない不純物未注入領域６０ａとなっている。【０２０１】
また、ドライバトランジスタ部５４において、ドライバトランジスタＤ１が形成された活性領域Ａ３と、ドライバトランジスタＤ２が形成された活性領域Ａ４とは、素子分離膜１４により互いに分離されている。こうして、隣接するドライバトランジスタＤ１、Ｄ２は、互いに独立して形成されており、ドライバトランジスタＤ１、Ｄ２のソース拡散層２８ｎ及びドレイン拡散層３４ｎが同一方向に並ぶように配置されている。ドライバトランジスタＤ１、Ｄ２においては、ソース拡散層２８ｎとチャネル領域との間にポケット領域が選択的に形成され、ドレイン拡散層３４ｎとチャネル領域との間は、ポケット不純物未注入領域４０ｂとなっている。【０２０２】
さらに、ドライバトランジスタＤ１、Ｄ２は、第３実施形態によるＮＭＯＳトランジスタ１２ｎと同様に、ドレイン拡散層３４ｎが、ＬＤＤ領域３０ｎよりも浅く、ゲート電極２０側端部がゲート電極２０下まで延在するｎ型不純物拡散領域５８ｎを有するものとなっている（図１７参照）。ドライバトランジスタＤ１、Ｄ２のゲート電極２０ａ、２０ｂのソース側の半導体基板１０内は、ゲート電極２０ａ、２０ｂのシャドー効果により、ｎ型不純物拡散領域５８ｎを形成するためのイオン注入によるｎ型不純物が注入されていない不純物未注入領域６０ｂとなっている。【０２０３】
また、トランスファトランジスタ部５６において、トランスファトランジスタＴ１が形成された活性領域Ａ５は、ドライバトランジスタＤ１が形成された活性領域Ａ３に接続されている。また、トランスファトランジスタＴ２が形成された活性領域Ａ６は、ドライバトランジスタＤ２が形成された活性領域Ａ４に接続されている。【０２０４】
ロードトランジスタＬ１とドライバトランジスタＤ１とは、共通のゲート電極２０ａを有している。ロードトランジスタＬ２とドライバトランジスタＤ２とは、共通のゲート電極２０ｂを有している。トランスファトランジスタＴ１、Ｔ２は、共通のゲート電極２０ｃを有している。【０２０５】
上記図２２に示すＳＲＡＭセルＭＣは、図１０に示す第２実施形態による半導体装置と同様に行方向及び列方向に繰り返して配置され、メモリセルアレイを構成している。【０２０６】
本実施形態による半導体装置は、第２実施形態による半導体装置と同様に、ＳＲＡＭセルＭＣにおいて、隣接するロードトランジスタＬ１、Ｌ２が、互いに独立して形成され、ソース拡散層２８ｐ及びドレイン拡散層３４ｐが同一方向に並ぶように配置されており、隣接するドライバトランジスタＤ１、Ｄ２が、互いに独立して形成され、ソース拡散層２８ｎ及びドレイン拡散層３４ｎが同一方向に並ぶように配置されていることに主たる特徴がある。これにより、ロードトランジスタＬ１、Ｌ２、ドライバトランジスタＤ１、Ｄ２について、半導体基板１０表面に対してソース側に傾斜した方向の一方向からポケットイオン注入を行うことができるので、ＧＩＤＬを低減し、半導体装置の待機時の消費電力を低減することができる。【０２０７】
さらに、本実施形態による半導体装置は、ロードトランジスタＬ１、Ｌ２のドレイン拡散層３４ｐが、ＬＤＤ領域３０ｐよりも浅く、ゲート電極２０側端部がゲート電極２０下まで延在するｐ型不純物拡散領域５８ｐを有し（図１９参照）、ドライバトランジスタＤ１、Ｄ２のドレイン拡散層３４ｎが、ＬＤＤ領域３０ｎよりも浅く、ゲート電極２０側端部がゲート電極２０下まで延在するｎ型不純物拡散領域５８ｎを有している（図１７参照）ことにも主たる特徴がある。【０２０８】
本実施形態による半導体装置では、上述のようにロードトランジスタＬ１、Ｌ２、ドライバトランジスタＤ１、Ｄ２について、ソース拡散層及びドレイン拡散層が同一方向に並ぶように配置されている。このため、半導体基板１０表面に対してドレイン側に傾斜した方向から、ロードトランジスタＬ１、Ｌ２についてはｐ型不純物のイオン注入を行ってｐ型不純物拡散領域５８ｐを形成し、ドライバトランジスタＤ１、Ｄ２についてはｎ型不純物のイオン注入を行ってｎ型不純物拡散領域５８ｎを形成することができる。これにより、ロードトランジスタＬ１、Ｌ２、ドライバトランジスタＤ１、Ｄ２について、実効的なチャネル長を短くすることができ、駆動電流を増加させることができる。【０２０９】
次に、本実施形態による半導体装置の製造方法について図２３及び図２４を用いて説明する。【０２１０】
まず、図１２（ａ）乃至図１３（ａ）に示す第２実施形態による半導体装置の製造方法と同様にして、ゲート電極２０ａ、２０ｂ、２０ｃまでを形成する。【０２１１】
次いで、ロードトランジスタＬ１、Ｌ２、ドライバトランジスタＤ１、Ｄ２、及びトランスファトランジスタＴ１、Ｔ２について、ＬＤＤ領域を形成するためのイオン注入を行う。ＬＤＤ領域を形成するためのイオン注入は、リソグラフィー技術によるフォトレジスト膜をマスクとして用い、ＰＭＯＳトランジスタが形成される領域とＮＭＯＳトランジスタが形成される領域とで打ち分ける。なお、ＬＤＤ領域を形成するためのイオン注入は、半導体基板１０表面に対してソース側又はドレイン側に傾斜した方向から行ってもよい。【０２１２】
次いで、ドライバトランジスタＤ１、Ｄ２についてポケットイオン注入を行う。【０２１３】
すなわち、まず、フォトリソグラフィ技術により、ロードトランジスタＬ１、Ｌ２及びトランスファトランジスタＴ１、Ｔ２が形成される領域を覆い、ドライバトランジスタＤ１、Ｄ２が形成される領域を露出するフォトレジスト膜を形成する。【０２１４】
次いで、図１８（ｂ）に示す工程と同様にして、このフォトレジスト膜及びゲート電極２０ａ、２０ｂをマスクとして、半導体基板１０表面に対してソース側に傾斜した方向からｐ型不純物のポケットイオン注入を行う（図２３（ａ））。【０２１５】
このように、半導体基板１０表面に対してソース側に傾斜した方向の一方向からポケットイオン注入を行うことにより、ドライバトランジスタＤ１、Ｄ２について、ドレイン拡散層３４ｎとチャネル領域との間は、ゲート電極２０ａ、２０ｂのシャドー効果によって、ポケット不純物未注入領域４０ｂとなる。【０２１６】
本実施形態では、隣接するドライバトランジスタＤ１、Ｄ２が、互いに独立して形成され、ソース拡散層２８ｎ及びドレイン拡散層３４ｎが同一方向に並ぶように配置されるので、ドライバトランジスタＤ１、Ｄ２について、半導体基板１０表面に対してソース側に傾斜した方向の一方向からポケットイオン注入を行うことができる。【０２１７】
次いで、図１８（ｃ）に示す工程と同様にして、フォトレジスト膜及びゲート電極２０ａ、２０ｂをマスクとして、半導体基板１０表面に対してドレイン側に傾斜した方向からｎ型不純物のイオン注入を行う（図２３（ｂ））。これにより、ドライバトランジスタＤ１、Ｄ２のゲート電極２０ａ、２０ｂのドレイン側の半導体基板１０内に、ＬＤＤ領域３０ｎよりも浅く、ゲート電極２０側端部がゲート電極２０下まで延在するｎ型不純物拡散領域５８ｎ（図１８（ｃ）参照）を形成する。ドライバトランジスタＤ１、Ｄ２のゲート電極２０ａ、２０ｂのソース側の半導体基板１０内は、ゲート電極２０ａ、２０ｂのシャドー効果により、ｎ型不純物拡散領域５８ｎを形成するためのイオン注入によるｎ型不純物が注入されていない不純物未注入領域６０ｂとなる。【０２１８】
こうして、半導体基板１０表面に対してドレイン側に傾斜した方向からｎ型不純物のイオン注入を行い、ｎ型不純物拡散領域５８ｎを形成することにより、ドライバトランジスタＤ１、Ｄ２の実効的なチャネル長を短くすることができる。したがって、ドライバトランジスタＤ１、Ｄ２の駆動電流を増加させることができる。【０２１９】
ドライバトランジスタＤ１、Ｄ２について、ｐ型不純物のポケットイオン注入及びｎ型不純物のイオン注入を行った後、マスクとして用いたフォトレジスト膜を除去する。【０２２０】
次いで、ロードトランジスタＬ１、Ｌ２についてポケットイオン注入を行う。【０２２１】
すなわち、まず、フォトリソグラフィ技術により、ドライバトランジスタＤｌ、Ｄ２及びトランスファトランジスタＴ１、Ｔ２が形成される領域を覆い、ロードトランジスタＬ１、Ｌ２が形成される領域を露出するフォトレジスト膜を形成する。【０２２２】
次いで、図２０（ｂ）に示す工程と同様にして、このフォトレジスト膜及びゲート電極２０ａ、２０ｂをマスクとして、半導体基板１０表面に対してソース側に傾斜した方向からｎ型不純物のポケットイオン注入を行う（図２４（ａ））。【０２２３】
このように、半導体基板１０表面に対してソース側に傾斜した方向の一方向からポケットイオン注入を行うことにより、ロードトランジスタＬ１、Ｌ２について、ドレイン拡散層３４ｐとチャネル領域との間は、ゲート電極２０ａ、２０ｂのシャドー効果によって、ポケット不純物未注入領域４０ａとなる。【０２２４】
本実施形態では、隣接するロードトランジスタＬ１、Ｌ２が、互いに独立して形成され、ソース拡散層２８ｐ及びドレイン拡散層３４ｐが同一方向に並ぶように配置されるので、ロードトランジスタＬ１、Ｌ２について、半導体基板１０表面に対してソース側に傾斜した方向の一方向からポケットイオン注入を行うことができる。【０２２５】
次いで、図２０（ｃ）に示す工程と同様にして、フォトレジスト膜及びゲート電極２０ａ、２０ｂをマスクとして、半導体基板１０表面に対してドレイン側に傾斜した方向からｐ型不純物のイオン注入を行う（図２４（ｂ））。これにより、ロードトランジスタＬ１、Ｌ２のゲート電極２０ａ、２０ｂのドレイン側の半導体基板１０内に、ＬＤＤ領域３０ｐよりも浅く、ゲート電極２０側端部がゲート電極２０下まで延在するｐ型不純物拡散領域５８ｐ（図２０（ｃ）参照）を形成する。ロードトランジスタＬ１、Ｌ２のゲート電極２０ａ、２０ｂのソース側の半導体基板１０内は、ゲート電極２０ａ、２０ｂのシャドー効果により、ｐ型不純物拡散領域５８ｐを形成するためのイオン注入によるｐ型不純物が注入されていない不純物未注入領域６０ａとなる。【０２２６】
こうして、半導体基板１０表面に対してドレイン側に傾斜した方向からｐ型不純物のイオン注入を行い、ｐ型不純物拡散領域５８ｐを形成することにより、ロードトランジスタＬ１、Ｌ２の実効的なチャネル長を短くすることができる。したがって、ロードトランジスタＬ１、Ｌ２の駆動電流を増加させることができる。【０２２７】
ロードトランジスタＬ１、Ｌ２について、ｎ型不純物のポケットイオン注入及びｐ型不純物のイオン注入を行った後、マスクとして用いたフォトレジスト膜を除去する。【０２２８】
この後のサイドウォール絶縁膜を形成する工程以降の工程は、第２実施形態による半導体装置の製造方法と同様であるので説明を省略する。【０２２９】
このように、本実施形態によれば、ロードトランジスタＬ１、Ｌ２、ドライバトランジスタＤ１、Ｄ２について、ソース拡散層及びドレイン拡散層が同一方向に並ぶように配置することにより、半導体基板１０表面に対してソース側に傾斜した方向の一方向からポケットイオン注入を行うので、ＧＩＤＬを低減し、半導体装置の待機時の消費電力を低減することができる。【０２３０】
さらに、本実施形態によれば、半導体基板１０表面に対してドレイン側に傾斜した方向から、ロードトランジスタＬ１、Ｌ２についてはｐ型不純物のイオン注入を行って、ゲート電極側端部がゲート電極下まで延在するｐ型不純物拡散領域を形成し、ドライバトランジスタＤ１、Ｄ２についてはｎ型不純物のイオン注入を行って、ゲート電極側端部がゲート電極下まで延在するｎ型不純物拡散領域を形成するので、ロードトランジスタＬ１、Ｌ２、ドライバトランジスタＤ１、Ｄ２について、実効的なチャネル長を短くすることができ、駆動電流を増加させることができる。【０２３１】
なお、上記では、第２実施形態と同様にＳＲＡＭ回路に対して本発明を適用する場合について説明したが、ロジック回路、ＣＰＵ回路、周辺回路等に本発明を適用してもよい。【０２３２】
また、図１５に示す第２実施形態の変形例と同様にＳＲＡＭセルレイアウトを変更して、ロードトランジスタＬ１、Ｌ２及びドライバトランジスタＤ１、Ｄ２についてのみならず、トランスファトランジスタＴ１、Ｔ２についても、半導体基板１０表面に対してソース側に傾斜した方向の一方向からポケットイオン注入を行い、半導体基板１０表面に対してドレイン側に傾斜した方向からｎ型不純物のイオン注入を行うことができるようにしてもよい。【０２３３】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。【０２３４】
例えば、上記実施形態では、半導体基板１０表面に対してソース側に傾斜した方向からポケットイオン注入を行う場合について説明したが、ＭＯＳトランジスタの用途等に応じて、半導体基板１０表面に対してドレイン側に傾斜した方向からポケットイオン注入をおこなってもよい。例えば、ロードトランジスタＬ１、Ｌ２については、半導体基板１０表面に対してドレイン側に傾斜した方向からポケットイオン注入を行ってもよい。これにより、ロードトランジスタＬ１、Ｌ２の駆動電流を増加させることができる。【０２３５】
また、上記実施形態では、ポケット領域を形成するためのポケットイオン注入を、半導体基板１０表面に対してソース側に傾斜した方向から行う場合について説明したが、ＬＤＤ領域を形成するためのイオン注入を、半導体基板１０表面に対してソース側又はドレイン側に傾斜した方向から行ってもよい。半導体基板１０表面に対してソース側に傾斜した方向の一方向からＬＤＤ領域を形成するためのイオン注入を行うことにより、ソース拡散層にのみＬＤＤ領域を選択的に形成することができる。このようにＬＤＤを形成することによっても、ＧＩＤＬを低減し、半導体装置の待機時の消費電力を低減することができる。【０２３６】
また、上記実施形態では、ＬＤＤ構造のソース／ドレイン拡散層を有するＭＯＳトランジスタに本発明を適用する場合について説明したが、いわゆるエクステンションソース／ドレイン構造のＭＩＳトランジスタ、その他の拡散層構造を有するＭＩＳトランジスタにおいても同様に適用することができる。
【産業上の利用可能性】
【０２３７】
本発明による半導体装置及びその製造方法は、複数のＭＩＳトランジスタを有する半導体装置において、ＭＩＳトランジスタのリーク電流の低減、駆動電流の増加を可能とするものである。したがって、本発明による半導体装置及びその製造方法は、バッテリー駆動される携帯用機器のように待機時の消費電力の低減を要求される機器に使用される半導体装置の待機時の消費電力の低減、動作の高速化に極めて有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【手続補正書】
【提出日】平成19年9月27日(2007.9.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成され、第１導電型のチャネル領域を挟んで配置された第２導電型のソース拡散層及びドレイン拡散層とを有する複数のＭＩＳトランジスタを有し、
前記複数のＭＩＳトランジスタの前記ソース拡散層及び前記ドレイン拡散層が同一方向に並ぶように配置され、
前記複数のＭＩＳトランジスタのそれぞれの前記ソース拡散層と前記チャネル領域との間に前記第１導電型のポケット領域が選択的に形成され、前記複数のＭＩＳトランジスタのそれぞれの前記ドレイン拡散層と前記チャネル領域との間には、ポケット未注入領域が形成されている
ことを特徴とする半導体装置。
【請求項２】
請求の範囲第１項記載の半導体装置において、
前記複数のＭＩＳトランジスタのそれぞれの前記ドレイン拡散層は、前記ゲート電極下まで延在する不純物拡散領域を有する
ことを特徴とする半導体装置。
【請求項３】
第１のロードトランジスタと第１のドライバトランジスタよりなる第１のインバータと、第２のロードトランジスタと第２のドライバトランジスタよりなる第２のインバータと、前記第１のインバータ及び前記第２のインバータを制御する第１のトランスファトランジスタと、前記第１のインバータ及び前記第２のインバータを制御する第２のトランスファトランジスタとを有する複数のメモリセルを有する半導体装置であって、
前記第１及び第２のロードトランジスタのソース拡散層及びドレイン拡散層が同一方向に並ぶように配置され、
前記第１及び第２のロードトランジスタのそれぞれの前記ソース拡散層とチャネル領域との間に、前記第１及び第２のロードトランジスタの前記ソース拡散層及び前記ドレイン拡散層と逆導電型のポケット領域が選択的に形成され、前記第１及び第２のロードトランジスタのそれぞれの前記ドレイン拡散層とチャネル領域との間には、それぞれ、ポケット未注入領域が形成されている
ことを特徴とする半導体装置。
【請求項４】
半導体基板上に、複数のＭＩＳトランジスタのゲート電極を形成する工程と、
前記複数のＭＩＳトランジスタの前記ゲート電極のそれぞれの両側の前記半導体基板内に、第１導電型のチャネル領域を挟んで配置された第２導電型のソース拡散層及びドレイン拡散層を形成する工程とを有する半導体装置の製造方法であって、
前記複数のＭＩＳトランジスタの前記ソース拡散層及び前記ドレイン拡散層を同一方向に並ぶように配置し、
前記ゲート電極をマスクとして前記ソース拡散層側に傾斜した方向から前記第１導電型の不純物を導入することにより、前記複数のＭＩＳトランジスタのそれぞれの前記ソース拡散層と前記チャネル領域との間に、前記第１導電型のポケット領域を選択的に形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求の範囲第４項記載の半導体装置の製造方法において、
前記ゲート電極をマスクとして前記ドレイン拡散層側に傾斜した方向から前記第２導電型の不純物を導入することにより、前記複数のＭＩＳトランジスタのそれぞれの前記ドレイン拡散層に、前記ゲート電極下まで延在する第１の不純物拡散領域を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
ソース拡散層２８とチャネル領域３６との間には、第１導電型のポケット領域３８が形成されている。これに対して、ドレイン拡散層３４とチャネル領域３６との間は、ポケット領域は形成されていない。すなわち、ドレイン拡散層３４とチャネル領域３６との間は、ポケットイオン注入による不純物（ポケット不純物）が、ゲート電極２０のシャドー効果により注入されていない領域（ポケット不純物未注入領域）４０となっている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１６９
【補正方法】変更
【補正の内容】
【０１６９】
活性領域が画定された半導体基板１０内には、ｎ型ウェル１６ｎが形成されている。
【国際調査報告】
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