【事件の表示】
　特願２０１３−２２６５８２「半導体装置」拒絶査定不服審判事件〔平成２６年　４月　３日出願公開、特開２０１４−　６０４１７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯 
　本願は、平成２０年９月１９日に出願した特願２００８−２４０８２５号（以下「原出願」という。）の一部を平成２５年１０月３１日に新たな特許出願としたものであって、平成２５年１０月３１日付けで審査請求がなされるとともに手続補正書の提出がなされ、平成２６年７月１７日付けで拒絶理由の通知がなされ、同年９月２２日付けで意見書及び手続補正書の提出がなされ、平成２７年１月１５日付けで拒絶査定がなされた。これに対して同年４月２０日付けで拒絶査定不服審判の請求がなされるとともに手続補正書の提出がなされ、同年７月３１日付けで上申書の提出がなされ、当審において、平成２８年２月１７日付けで拒絶理由が通知され、同年４月１４日付けで意見書及び手続補正書の提出がなされたものである。
２　本願発明 
　本願の請求項１に係る発明は、平成２８年４月１４日付け手続補正書によって補正された特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである（以下「本願発明」という。）。
　　　　  
「複数の電極パッドが配置された第１主面、およびレギュレータ回路を有する第１半導体チップと、
　複数の電極パッドが配置された第２主面を有する第２半導体チップと、
　複数の外部端子と、
　前記第１半導体チップおよび前記第２半導体チップを封止する封止体と、を有し、
　前記第１半導体チップの前記複数の電極パッドは、前記複数の外部端子のうちの第１外部端子から外部電源電圧が供給される第１電極パッドと、前記レギュレータ回路に電気的に接続され、前記内部電源電圧が出力される第２電極パッドと、を有し、
　前記レギュレータ回路は、前記第１電極パッドと電気的に接続され、参照電圧と前記参照電圧と比較される入力電圧に応じて前記外部電源電圧を降圧した内部電源電圧とを生成し、
　前記第２半導体チップの前記複数の電極パッドは、前記複数の外部端子のうちの第２外部端子を介して、前記第１半導体チップの前記第２電極パッドから前記内部電源電圧が供給される第３電極パッドを有し、
　前記第２電極パッドおよび前記第３電極パッドのそれぞれは、第１ワイヤおよび第２ワイヤを介して第２外部端子と電気的に接続され、
　前記第１ワイヤの一端部は前記第２電極パッドと電気的に接続され、
　前記第２ワイヤの一端部は前記第３電極パッドと電気的に接続され、
　前記第１ワイヤおよび前記第２ワイヤのそれぞれの他端部は前記第２外部端子と電気的に接続され、
　前記第１半導体チップの前記複数の電極パッドは、さらに、前記入力電圧を生成する生成部を介して、前記生成部から前記入力電圧が入力される前記レギュレータ回路の入力部と電気的に接続された第４電極パッドを有し、
　前記第４電極パッドは、第３ワイヤを介して前記第２外部端子と電気的に接続され、
　前記第３ワイヤの一端部は前記第４電極パッドと電気的に接続され、
　前記第３ワイヤの他端部は前記第２外部端子と電気的に接続され、
　前記第１半導体チップの前記第２電極パッドから出力された前記内部電源電圧は、前記第２外部端子を介して、前記第２半導体チップの前記第３電極パッドおよび前記第１半導体チップの前記第４電極パッドのそれぞれに供給される、半導体装置。」
　
　
３　引用文献 
（１）引用文献１について
　平成２８年２月１７日付けの拒絶理由通知において引用された、原出願の出願日前に日本国内において頒布された刊行物である、特開２００５−１８３６１１号公報（以下「引用文献１」という。）には、下記の事項が記載されている。
　　
Ａ　「【０００２】
　複数の半導体チップを互いに接続して樹脂モールドしたマルチチップ型半導体装置においては、半導体チップ相互間の接続が種々の形態で行われている。」
Ｂ　「【００１９】
　図２は本発明の第２の実施形態におけるマルチチップ型半導体装置の構成図であり、１は第１の半導体チップ、２は第２の半導体チップ、３は第１の半導体チップ１および第２の半導体チップ２を収容したパッケージ、４は複数のレギュレータ回路、５は第２の半導体チップ２内の第２内部回路、６は第１の半導体チップ１内の第１内部回路、７−１，７−２は第１の半導体チップ１の外部接続部、８−１，８−２はパッケージ３の外部接続端子、９は容量、１０−１は第１の半導体チップ１が有する複数の第１チップ間接続部、１０−２は第２の半導体チップ２が有する複数の第２チップ間接続部、１１は複数のボンディングワイヤ、１２は電源電圧を示す。
【００２０】
　第１の半導体チップ１は、レギュレータ回路４と、第２の半導体チップ２と接続するための複数の第１チップ間接続部１０−１と、第１内部回路６と、パッケージ３外に引き出される外部接続端子８−２に接続するための外部接続部７−２とを有しており、第２の半導体チップ２は、第２内部回路５と、第１の半導体チップ１の第１チップ間接続部１０−１に接続するための複数の第２チップ間接続部１０−２と、複数の第１チップ間接続部１０−１と複数の第２チップ間接続部１０−２間とを直接接続するボンディングワイヤ１１を有し、レギュレータ回路４の出力が、複数の第１チップ間接続部１０−１と第２チップ間接続部１０−２を介して第２内部回路５に接続し、減電圧された電圧が第２の半導体チップ２に供給される構成である。
【００２１】
　図１，２に示す実施形態において、レギュレータ出力の外部接続端子８−２には雑音低減用の容量９が接続されており、第１の半導体チップ１の第１内部回路６は、電源電圧１２が接続されている。
【００２２】
　図４はレギュレータ回路の構成の一例を示す回路図である。
【００２３】
　電源電圧端子３１とＧＮＤ端子３２とバンドギャップ回路３３とレギュレータ出力端子３４とＮＰＮ差動対トランジスタ３５と電流ミラー回路３６−１，３６−２，３６−３と定電流源３７とレギュレータ出力用ＰｃｈＭＯＳトランジスタ３８と抵抗３９−１，３９−２，３９−３とを備え、電源電圧端子３１は電源電圧１２に、レギュレータ出力端子３４は、図１に示す外部接続部７−２または図２に示す第１チップ間接続部１０−１に接続されている。
【００２４】
　バンドギャップ回路３３および定電流源３７が動作状態の時、ＰｃｈＭＯＳトランジスタ３８のゲート電圧が下がり、ＰｃｈＭＯＳトランジスタ３８がＯＮ状態となり、バンドギャップ出力端子が接続されるＮＰＮ差動対トランジスタ３５のベース電圧が同じになるように回路に帰還がかかる。レギュレータ出力端子３４に生じる電圧Ｖoは、バンドギャップ出力電圧をＶbgr、抵抗３９−２，３９−３の抵抗値をそれぞれＲ３９２，Ｒ３９３とすると（数１）の様に表される。」
　
Ｃ　「本発明の第２の実施形態におけるマルチチップ型半導体装置の構成図」である図２には、外部接続端子８−１が電源電圧１２に接続されること、及び、第１の半導体チップ１の外部接続部７−１が外部接続端子８−１とレギュレータ回路４と第１内部回路６とに接続されること、第１の半導体チップ１の外部接続部７−２が外部接続端子８−２とレギュレータ回路４と第１チップ間接続部１０−１とに接続されること、第１の半導体チップ１の第１チップ間接続部１０−１と第２の半導体チップ２の第２チップ間接続部１０−２がボンディングワイヤ１１により接続されることが示されている。 
  
Ｄ　「レギュレータ回路の回路図」である図４には、抵抗３９−２は、一端がレギュレータ出力端子３４に接続され、他端がＮＰＮ差動対トランジスタ３５の一方のベースと抵抗３９−３とに接続されること、抵抗３９−３は、一端が抵抗３９−２に接続され、他端がＧＮＤ端子３２に接続されること、及び、バンドギャップ回路３３は、ＮＰＮ差動対トランジスタ３５の他方のベースに接続されること、電源電圧端子３１がＰｃｈＭＯＳトランジスタ３８に接続されていることが示されている。
　
　よって、Ａ乃至Ｄから、引用文献１には、下記の発明（以下「引用発明」という。）が記載されていると認められる。
　　
「第１の半導体チップ１と、 
　第２の半導体チップ２と、 
　前記第１の半導体チップ１および前記第２の半導体チップ２を収容したパッケージ３と、 
　前記パッケージ３の外部接続端子８−１、８−２と、を有し、 
　前記第１の半導体チップ１は、レギュレータ回路４と、前記第２の半導体チップ２と接続するための複数の第１チップ間接続部１０−１と、第１内部回路６と、前記パッケージ３外に引き出される前記外部接続端子８−２に接続するための外部接続部７−２とを有しており、 
　前記第２の半導体チップ２は、第２内部回路５と、前記第１の半導体チップ１の前記第１チップ間接続部１０−１と接続するための複数の第２チップ間接続部１０−２とを有しており、
　前記第１チップ間接続部１０−１と前記第２チップ間接続部１０−２とはボンディングワイヤ１１により接続され、 
　前記レギュレータ回路４は、ＧＮＤ端子３２と、バンドギャップ回路３３と、レギュレータ出力端子３４と、電源電圧端子３１と、ＮＰＮ差動対トランジスタ３５と、定電流源３７と、レギュレータ出力用のＰｃｈＭＯＳトランジスタ３８と、抵抗３９−２、３９−３とを有しており、 
　前記外部接続端子８−１は電源電圧１２に接続されており、 
　前記第１の半導体チップの外部接続部７−１は、前記外部接続端子８−１と前記レギュレータ回路４と前記第１内部回路６とに接続されており、 
　前記第１の半導体チップ１の前記外部接続部７−２は、前記外部接続端子８−２と前記レギュレータ回路４とに接続されており、
　前記抵抗３９−２は、一端が前記レギュレータ出力端子３４に接続され、他端が前記ＮＰＮ差動対トランジスタ３５の一方のベースと前記抵抗３９−３に接続されており、 
　前記抵抗３９−３は、一端が前記抵抗３９−２に接続され、他端が前記ＧＮＤ端子３２に接続されており、
　前記ＰｃｈＭＯＳトランジスタ３８は、前記電源電圧１２に接続された前記電源電圧端子３１に接続されており、
　前記バンドギャップ回路３３は、前記ＮＰＮ差動対トランジスタ３５の他方のベースに接続されており、 
　前記バンドギャップ回路３３および前記定電流源３７が動作状態の時、前記ＰｃｈＭＯＳトランジスタ３８のゲート電圧が下がり、前記ＰｃｈＭＯＳトランジスタ３８がＯＮ状態となり、バンドギャップ出力端子が接続される前記ＮＰＮ差動対トランジスタ３５のベース電圧が同じになるように回路に帰還がかかり、 
　前記レギュレータ回路４の出力が、前記第１チップ間接続部１０−１と前記第２チップ間接続部１０−２を介して、減電圧された電圧として前記第２の半導体チップ２に供給される 
　マルチチップ型半導体装置。」
　　　　
（２）引用文献２について
　平成２８年２月１７日付けの拒絶理由通知において引用された、原出願の出願日前に日本国内において頒布された刊行物である、特開２００２−１２４６２６号公報（以下「引用文献２」という。）には、下記の事項が記載されている。　
　
Ｅ　「【０００６】一方、公知文献１には、マイコン用チップの回路形成面の周縁にリードとの電気的な接続を行うためのリード用ボンディングパッドを設け、マイコン用チップの回路形成面の中央領域にＥＥＰＲＯＭ用チップのボンディングパッドとの電気的な接続を行うためのＥＥＰＲＯＭ用ボンディングパッドを設けて両者の電気的な接続を行う方法が開示されている。この場合、マイコン用チップに合わせて開発されたリードフレームをそのまま用いることができるため、マイコン用チップの品種毎にリードフレームを新たに開発する必要はないが、ＥＥＰＲＯＭ用ボンディングパッドを設けたマイコン用チップを品種毎に開発する必要があるため、半導体装置の製造コストが増加してしまう。」
Ｆ　「【００４３】図１乃至図５に示すように、マイコン用チップ１０の複数のボンディングパッド１１は、ボンディングワイヤ１６を介して複数のリード２の内部リード部に夫々電気的に接続されている。
【００４４】ＥＥＰＲＯＭ用チップ２０において、複数のＶＳＳ用ボンディングパッド２１Ｄの中の１つは、マイコン用チップ１０の複数のボンディングパッド１１の中のＶＳＳ用ボンディングパッド１１Ｄと電気的に接続されたリード２Ｄの内部リード部に、ボンディングワイヤ１６を介して電気的に接続されている（図２参照）。また、複数のＶＣＣ用ボンディングパッド２１Ｃの中の１つは、マイコン用チップ１０の複数のボンディングパッド１１の中のＶＣＣ用ボンディングパッド１１Ｃと電気的に接続されたリード２Ｃの内部リード部に、ボンディングワイヤ１６を介して電気的に接続されている（図３参照）。また、複数のＳＡＤ用ボンディングパッド２１Ａの中の１つは、マイコン用チップ１０の複数のボンディングパッド１１の中のＳＡＤ用ボンディングパッド１１Ａと電気的に接続されたリード２Ａの内部リード部に、ボンディングワイヤ１６を介して電気的に接続されている（図４参照）。また、複数のＳＣＬ用ボンディングパッド２１Ｂの中の１つは、マイコン用チップ１０の複数のボンディングパッド１１の中のＳＣＬ用ボンディングパッド１１Ｂと電気的に接続されたリード２Ｂの内部リード部に、ボンディングワイヤ１６を介して電気的に接続されている（図５参照）。」
　よって、上記Ｅ及びＦから、引用文献２には、下記の事項が記載されていると認められる。
　
「ＥＥＰＲＯＭ用ボンディングパッドを設けたマイコン用チップを品種毎に開発すると半導体装置の製造コストが増加するため、ＥＥＰＲＯＭ用チップ２０の複数のＶＳＳ用ボンディングパッドの中の１つは、マイコン用チップの複数のボンディングパッドの中のＶＳＳ用ボンディングパッドと電気的に接続されたリードの内部リード部に、ボンディングワイヤを介して電気的に接続されていること。」
　　　
（３）引用文献３について
　平成２８年２月１７日付けの拒絶理由通知において引用された、原出願の出願日前に日本国内において頒布された刊行物である、特開２００４−１６５５５８号公報（以下「引用文献３」という。）には、下記の事項が記載されている。　
　
Ｇ「【００１２】
図１は、本発明の第１の実施形態に係る半導体集積回路の構成を示すパッケージ内部の平面図、図２はそのＸ−Ｘ断面図である。リードフレームは図１８に示す従来のリードフレームと同一のものであり、ダイパッド１００及び複数のインナーリード１０１からなり、ダイパッド１００上にＩＣチップ１１０がダイボンドされている。ＩＣチップ１１０のチップの四辺には外部との接続のための複数のパッド１１１が配置され、パッド１１１のうちの１つであるパッド１１１Ａがインナーリード１０１Ａに、パッド１１１Ｂがインナーリード１０１Ｂに、ワイヤ１３０により接続されている。
【００１３】
また、ＩＣチップ１１０の上には、ＩＣチップ１１０のパッド１１１を覆わないような大きさのコンデンサチップ１２０が積層されている。コンデンサチップ１２０には、一対の電極が絶縁膜を挟んでコンデンサＣを形成し、一対の電極はそれぞれ内部配線でパッド１２１Ａと１２１Ｂに接続されている。そして、パッド１２１Ａがインナーリード１０１Ａに、パッド１２１Ｂがインナーリード１０１Ｂに、ワイヤ１３０により接続されている。これによりＩＣチップ１１０のパッド１１１Ａとパッド１１１Ｂの間には、コンデンサチップ１２０のコンデンサＣが接続されることになる。
【００１４】
例えば、ＩＣチップ１１０のパッド１１１Ａを電源用パッドとし、パッド１１１Ｂを接地用パッドとすると、コンデンサチップ１２０をＩＣチップ１１０のバイパスコンデンサとして利用することができる。コンデンサ領域をＩＣチップ１１０から除くことにより、ＩＣチップ１１０のチップ面積を小さくすることができ、またコンデンサチップ１２０は複雑なプロセスで製造されるＩＣチップ１１０とは別に、受動素子であるコンデンサのみ形成する比較的簡易なプロセスで製造できるため、コスト的に安く製造することが可能であり、コンデンサ領域をＩＣチップ１１０の中に取り込むよりもコスト的に有利となる。
【００１５】
本実施形態ではＩＣチップとコンデンサチップは積層されているが、ＩＣチップとコンデンサチップをシリコン等の同一材料の半導体基板から成るようにすれば、両チップの熱膨張の問題を低減できる。
【００１６】
図３は、本発明の第２の実施形態に係る半導体集積回路の構成を示すパッケージ内部の平面図、図４はそのＸ−Ｘ断面図である。基本的な構成は第１の実施形態と同様であるが、本実施形態においてはダイパッド１００上にＩＣチップ１１０とコンデンサチップ１２０とが並べてダイボンドされている。インナーリード１０１ＡにはＩＣチップ１１０のパッド１１１Ａとコンデンサチップ１２０のパッド１２１Ａの両パッドが、インナーリード１０１ＢにはＩＣチップ１１０のパッド１１１Ｂとコンデンサチップ１２０のパッド１２１Ｂの両パッドが、ワイヤ１３０により接続されている。これによりＩＣチップ１１０のパッド１１１Ａとパッド１１１Ｂの間には、コンデンサチップ１２０のコンデンサＣが接続されることになる。
【００１７】
この場合、第１の実施形態と比較してパッケージ面積は大きくなるが、パッケージの厚みを薄くできる。」
　よって、上記Ｇの記載から、引用文献３には、下記の事項が記載されていると認められる。
　
「ＩＣチップ１１０のパッド１１１Ａがインナーリード１０１Ａに、パッド１１１Ｂがインナーリード１０１Ｂに、ワイヤ１３０により接続され、コンデンサチップ１２０のパッド１２１Ａがインナーリード１０１Ａに、パッド１２１Ｂがインナーリード１０１Ｂに、ワイヤ１３０により接続されていること。」
（３）引用文献４について
　平成２８年２月１７日付けの拒絶理由通知において引用された、原出願の出願日前に日本国内において頒布された刊行物である、特開２００１−２７４３３２号公報（以下「引用文献４」という。）には、下記の事項が記載されている。　
　
Ｈ　「【従来の技術】従来より、外部端子から定電圧を出力する定電圧出力回路を有する半導体装置がある。上記従来の半導体装置の一例として、図３に示す低飽和型レギュレータがある。図３において、半導体装置１０の外部入力端子Ｖｉｎには直流電源１２の正電極及び安定化用コンデンサＣｉｎの一端が接続され、直流電源１２の負電極及びコンデンサＣｉｎの他端は接地される。半導体装置１０の接地端子ＧＮＤは接地され、外部出力端子Ｖｏｕｔは端子１４を介して負荷に接続されると共に、位相補正用の抵抗Ｒ０とコンデンサＣ０を介して接地される。コンデンサＣ０としてはセラミックコンデンサが用いられ、抵抗Ｒ０としては抵抗値が５０〜１００ｍΩ程度のものが使用される。図４は、従来の半導体装置１０の一例の内部回路図を示す。同図中、破線で囲んだ部分が半導体チップ２０であり、この半導体チップ２０上に、出力トランジスタＱ１，エラーアンプ２２，基準電圧源２４，分圧抵抗Ｒ１，Ｒ２それぞれが形成されている。また、出力トランジスタＱ１のエミッタが接続された半導体チップ２０上の入力パッド２６は、外部入力端子Ｖｉｎを介して直流電源１２の正電極及び安定化用コンデンサＣｉｎの一端に接続されている。出力トランジスタＱ１のコレクタが接続された半導体チップ２０上の出力パッド２８はボンディングワイヤ３０によって半導体装置１０のパッケージの外部出力端子である出力ピン３２に接続され、抵抗Ｒ１の一端が接続された半導体チップ２０上の出力パッド３６はボンディングワイヤ３８によって外部出力端子である出力ピン３２に接続されている。出力ピン３２は外付けの位相補正用の抵抗Ｒ０とコンデンサＣ０を介して接地されている。直列接続された抵抗Ｒ１，Ｒ２は電圧検出点である出力パッド３６の電圧を分圧しており、検出電圧が抵抗Ｒ１，Ｒ２の接続点からエラーアンプ２２の非反転入力端子に帰還される。エラーアンプ２２の反転入力端子には基準電圧源２４から基準電圧Ｖｒｅｆが供給されている。エラーアンプ２２は基準電圧Ｖｒｅｆと検出電圧の偏差に応じて出力トランジスタＱ１を駆動し、出力ピン３２の電圧が一定になるように制御する。ボンディングワイヤ３０，３８それぞれは約１００ｍΩ程度の抵抗値を有しているため、出力パッド２８，３６間を共通化し（半導体チップ２０上で短絡）、出力パッド２８と出力ピン３２間をボンディングワイヤ３０で接続する構成ではボンディングワイヤ３０による電圧降下が大きくなり、負荷の電圧安定度つまりロードレギュレーションが悪化する。これに対し、図４のように、出力パッド２８，３６を設け、ボンディングワイヤ３０，３８で出力ピン３２に接続することで、電圧検出点である出力パッド３６と出力ピン３２間の電位差を低減してロードレギュレーションを改善している。」（第１欄第２１行−第２欄第１８行）
　よって、上記Ｈの記載から、引用文献４には、下記の事項が記載されていると認められる。
　
「直列接続された抵抗Ｒ１，Ｒ２は電圧検出点である出力パッド３６の電圧を分圧しており、検出電圧が抵抗Ｒ１，Ｒ２の接続点からエラーアンプ２２の非反転入力端子に帰還され、エラーアンプ２２の反転入力端子には基準電圧源２４から基準電圧Ｖｒｅｆが供給され、エラーアンプ２２は基準電圧Ｖｒｅｆと検出電圧の偏差に応じて出力トランジスタＱ１を駆動し、出力ピン３２の電圧が一定になるように制御するレギュレータにおいて、ボンディングワイヤ３０，３８それぞれは約１００ｍΩ程度の抵抗値を有しているため、出力パッド２８，３６間を共通化し（半導体チップ２０上で短絡）、出力パッド２８と出力ピン３２間をボンディングワイヤ３０で接続する構成ではボンディングワイヤ３０による電圧降下が大きくなり、負荷の電圧安定度つまりロードレギュレーションが悪化するのに対し、出力パッド２８，３６を設け、ボンディングワイヤ３０，３８で出力ピン３２に接続することで、電圧検出点である出力パッド３６と出力ピン３２間の電位差を低減してロードレギュレーションを改善すること。」
（３）引用文献５について
　平成２８年２月１７日付けの拒絶理由通知において引用された、原出願の出願日前に日本国内において頒布された刊行物である、特開２００６−３０９３１２号公報（以下「引用文献５」という。）には、下記の事項が記載されている。　
　
Ｉ　「【０００３】
　図８に示すレギュレータは、パワートランジスタＱ１のベース電流を制御用ＩＣ１００’で制御し、あらかじめ負荷側の要望に合わせて設定した値に出力電圧Ｖｏを調整し、出力電圧Ｖｏを安定させる装置である。図８に示すシリーズレギュレータは、基準電圧発生回路１から出力される基準電圧Ｖｒｅｆと出力電圧Ｖｏを抵抗Ｒ１及びＲ２で分圧して得られる調整電圧Ｖａｄｊとの誤差を誤差増幅器２で増幅して、誤差増幅器２の出力に応じてパワートランジスタＱ１のベース電流を調整してパワートランジスタＱ１のコレクタ電流を制御し、出力電圧Ｖｏを安定させている。なお、図８に示すレギュレータは出力トランジスタにバイポーラトランジスタを用いているが、バイポーラトランジスタの代わりにＭＯＳトランジスタ（例えば、ＣＭＯＳトランジスタ）を用いても構わない。出力トランジスタにＭＯＳトランジスタを用いた場合、レギュレータは、誤差増幅器２の出力に応じて出力トランジスタであるＭＯＳトランジスタのゲート電圧を調整して前記ＭＯＳトランジスタのドレイン電流を制御し、出力電圧Ｖｏを安定させることになる。」
Ｊ　「【０００９】
　一方、抵抗Ｒ１及びＲ２がＩＣチップに内蔵される場合、接続用ワイヤによる電圧降下を考慮して、より負荷に近い位置において出力電圧Ｖｏを検出するために、電流供給用接続ワイヤ（図１１における接続ワイヤＷ２）と出力電圧Ｖｏを検出するためのセンシング用接続ワイヤ（図１１における接続ワイヤＷ５）とを別個に設けた構造にすることが望ましい。かかる構造を採用した場合、図８に示すレギュレータは図１１に示す構造となる。なお、図１１において図９と同一の部分には同一の符号を付し詳細な説明を省略する。
【００１０】
　図１１に示す構造は、図９に示す構造において、ＩＣチップＣ１’のパッドＰ６を取り除きパッドＰ５を新たに設け、接続ワイヤＷ６並びに外付けの抵抗Ｒ１及びＲ２を取り除き、センシング用接続ワイヤＷ５を新たに設けた構造である。なお、図１１において図示を省略しているが、パワートランジスタＱ１、制御用ＩＣ１００’に加えて抵抗Ｒ１及びＲ２もＩＣチップＣ１’に搭載されている。
【００１１】
　また、リードフレーム端子部Ｔ２とパッドＰ５はセンシング用接続ワイヤＷ５によって電気的に接続されている。電流供給用接続ワイヤ（図１１における接続ワイヤＷ２）と出力電圧Ｖｏを検出するためのセンシング用接続ワイヤ（図１１における接続ワイヤＷ５）とを別個に設けた構造にすることによって、レギュレータは電流供給用接続ワイヤによる電圧降下後の電圧を所望の電圧となるように設定することができる。
【００１２】
　図１１の構造をとる図８に示すレギュレータのリードフレーム端子部、パッド、及び接続ワイヤを含めた構成は図１２に示すようになる。なお、図１２において図８及び図１１と同一の部分には同一の符号を付し詳細な説明を省略する。」
　よって、上記Ｉ及びＪの記載から、引用文献５には、下記の事項が記載されていると認められる。
　
「基準電圧発生回路１から出力される基準電圧Ｖｒｅｆと出力電圧Ｖｏを抵抗Ｒ１及びＲ２で分圧して得られる調整電圧Ｖａｄｊとの誤差を誤差増幅器２で増幅して、誤差増幅器２の出力に応じてパワートランジスタＱ１のベース電流を調整してパワートランジスタＱ１のコレクタ電流を制御し、出力電圧Ｖｏを安定させているレギュレータにおいて、抵抗Ｒ１及びＲ２がＩＣチップに内蔵される場合、接続用ワイヤによる電圧降下を考慮して、より負荷に近い位置において出力電圧Ｖｏを検出するために、パッドＰ５を新たに設け、センシング用接続ワイヤを電流供給用接続ワイヤとは別個に設けること。」
４　対比 
（１）本願発明と引用発明との対応関係について
ア　引用発明の「第１の半導体チップ１」、「第２の半導体チップ２」は、下記の相違点１乃至５を除いて、本願発明の「第１半導体チップ」、「第２半導体チップ」に相当している。
イ　本願発明は、「複数の外部端子」として、「外部電源電圧」が供給される「第１外部端子」と、「内部電源電圧」が供給される「第２外部端子」を有している。これに対して、引用発明は、「電源電圧１２」に接続される「外部接続端子８−１」と、レギュレータ回路４の出力が外部接続部７−２を介して供給される「前記外部接続端子８−２」を有している。
　そして、引用発明の「電源電圧１２」は、「パッケージ３」の外部から供給される電源電圧であり、また、引用発明の「レギュレータ回路４」の出力は、「減電圧された電圧として前記第２の半導体チップ２に供給される」ものなので、「パッケージ３」の内部から供給される電源電圧であるといえる。　
　よって、引用発明の「外部接続端子８−１」、「外部接続端子８−２」、「電源電圧１２」、「レギュレータ回路４の出力」の「電圧」は、本願発明の「第１外部端子」、「第２外部端子」、「外部電源電圧」、「内部電源電圧」に相当し、引用発明の「外部接続端子８−１」と「外部接続端子８−２」は、本願発明の「複数の外部端子」に相当している。
ウ　本願発明の「第１半導体チップ」は、「複数の電極パッド」として、「第１外部端子から外部電源電圧が供給される第１電極パッド」と、「第２外部端子と電気的に接続され」る「２電極パッド」を有している。これに対して、引用発明の「第１の半導体チップ」は、「電源電圧１２」に接続された「外部接続端子８−１」に接続される「外部接続部７−１」と、「外部接続端子８−２」に接続される「外部接続部７−２」を有している。
　そして、本願発明の「電極パッド」は、引用発明の「外部接続部」と同じく、電気的に接続する「接続部分」を形成するものであることを踏まえると、引用発明の「外部接続部７−１」、「外部接続部７−２」は、本願発明の「第１電極パッド」、「２電極パッド」に対応したものである。
　よって、上記ア及びイの事項を踏まえると、本願発明と引用発明は、「前記第１半導体チップの前記複数の接続部分は、前記複数の外部端子のうちの第１外部端子から外部電源電圧が供給される第１接続部分と、前記レギュレータ回路に電気的に接続され、前記内部電源電圧が出力される第２接続部分と、を有し」たものである点で、共通している。
エ　引用発明の「レギュレータ回路４」内の「抵抗３９−２」は、「一端が前記レギュレータ出力端子３４に接続され、他端が前記ＮＰＮ差動対トランジスタ３５の一方のベースと前記抵抗３９−３に接続され」ており、「レギュレータ回路４」内の「抵抗３９−３」は、「一端が前記抵抗３９−２に接続され、他端が前記ＧＮＤ端子３２に接続され」ている。
　よって、「抵抗３９−２」及び「抵抗３９−３」は、レギュレータ出力端子３４からの出力電圧を分圧して「レギュレータ回路４」内の「ＮＰＮ差動対トランジスタ３５」の「一方のベース」へ入力する分圧回路として機能している。
オ　引用発明の「レギュレータ回路４」では、「バンドギャップ回路３３は、前記ＮＰＮ差動対トランジスタ３５の他方のベースに接続され」、「バンドギャップ出力端子が接続される前記ＮＰＮ差動対トランジスタ３５のベース電圧が同じになるように回路に帰還がかかり」、「レギュレータ回路４の出力が」、「減電圧された電圧として前記第２の半導体チップ２に供給」されるものである。
　そして、「ベース電圧が同じになるように」されるのは、電源電圧端子３１を介して電源電圧１２が供給されたＰｃｈＭＯＳトランジスタ３８の出力電圧（レギュレータ出力端子３４からの出力電圧）を「抵抗３９−２」及び「抵抗３９−３」により分圧した電圧であると認められる。
カ　上記エ及びオから、引用発明の「レギュレータ回路４」では、「ＮＰＮ差動対トランジスタ３５の一方のベース」へ「レギュレータ回路４」の出力電圧を分圧した電圧が入力され、「ＮＰＮ差動対トランジスタ３５の他方のベース」へ「バンドギャップ回路３３」の出力電圧が入力されることで、「バンドギャップ回路３３」の出力電圧を参照電圧として「レギュレータ回路４」の出力電圧を分圧した電圧と比較し、電源電圧１２が供給されたＰｃｈＭＯＳトランジスタ３８の出力電圧であるレギュレータ回路４の出力電圧を分圧した電圧が「バンドギャップ回路３３」の出力電圧と同じになるように制御し、電源電圧１２が「減電圧された電圧」を出力するものと認められる。
　よって、引用発明の「ＮＰＮ差動対トランジスタ３５の他方のベース」へ入力される「バンドギャップ回路３３」の出力電圧は、本願発明の「参照電圧」に相当し、引用発明の「ＮＰＮ差動対トランジスタ３５の一方のベース」へ入力される電圧（レギュレータ回路４の出力電圧を「抵抗３９−２」及び「抵抗３９−３」により分圧した電圧）は、本願発明の「参照電圧と比較される入力電圧」に相当しているので、本願発明と引用発明は、「前記レギュレータ回路は、前記第１接続部分と電気的に接続され、参照電圧と前記参照電圧と比較される入力電圧に応じて前記外部電源電圧を降圧した内部電源電圧とを生成」している点で共通している。
キ　本願発明の「第２半導体チップ」は、「複数の電極パッド」として、「第２外部端子を介して、前記第１半導体チップの前記第２電極パッドから前記内部電源電圧が供給される第３電極パッド」を有している。これに対して、引用発明では、「第２の半導体チップ」は、「複数の第２チップ間接続部１０−２」として、「第１の半導体チップ１の前記第１チップ間接続部１０−１」と「ボンディングワイヤ１１により接続され」た「第２チップ間接続部１０−２」を有し、「前記レギュレータ回路４の出力が、前記第１チップ間接続部１０−１と前記第２チップ間接続部１０−２を介して、減電圧された電圧として前記第２の半導体チップ２に供給される」ものとなっている。
　そして、本願発明の「電極パッド」と引用発明の「チップ間接続部」は、電気的に接続する「接続部分」を形成する点で共通しているので、引用発明の「チップ間接続部１０−２」は、本願発明の「第３電極パッド」に対応したものである。
　よって、本願発明と引用発明は、「前記第２半導体チップの前記複数の接続部分は、前記第１半導体チップから前記内部電源電圧が供給される第３接続部分を有し」たものである点で、共通している。
ク　引用発明では、「外部接続部７−２」は、「外部接続端子８−２」と接続されているので、上記ウの事項を踏まえると、本願発明と引用発明は、「第２接続部分は、第２外部端子と電気的に接続され」ている点で、共通している。
ケ　引用発明の「マルチチップ型半導体装置」では、「前記第１の半導体チップ１および前記第２の半導体チップ２」は、「パッケージ３」に「収容」されているので、引用発明の「パッケージ３」は本願発明の「封止体」に相当している。
（２）本願発明と引用発明の一致点について
　上記の対応関係から、本願発明と引用発明は、
　「複数の接続部分が配置され、およびレギュレータ回路を有する第１半導体チップと、
　複数の接続部分が配置された第２半導体チップと、
　複数の外部端子と、
　前記第１半導体チップおよび前記第２半導体チップを封止する封止体と、を有し、
　前記第１半導体チップの前記複数の接続部分は、前記複数の外部端子のうちの第１外部端子から外部電源電圧が供給される第１接続部分と、前記レギュレータ回路に電気的に接続され、前記内部電源電圧が出力される第２接続部分と、を有し、
　前記レギュレータ回路は、前記第１接続部分と電気的に接続され、参照電圧と前記参照電圧と比較される入力電圧に応じて前記外部電源電圧を降圧した内部電源電圧とを生成し、
　前記第２半導体チップの前記複数の接続部分は、前記第１半導体チップの前記第２接続部分から前記内部電源電圧が供給される第３接続部分を有し、
　前記第２接続部分は、第２外部端子と電気的に接続される、半導体装置。」　
の点で一致している。
　　　　　
（３）本願発明と引用発明の相違点について
　本願発明と引用発明とは、下記の点で相違する。
（相違点１）
　第１半導体チップに配置される「複数の接続部分」について、本願発明では、「接続部分」が「電極パッド」からなり、配置される位置が「第１半導体チップ」の「第１主面」である。
　これに対し、引用発明では、「接続部分」を「電極パッド」で形成すること、及び、「第１の半導体チップ１」のどの面に形成するかが定かではない点。
（相違点２）
　第２半導体チップに配置される「複数の接続部分」について、本願発明では、「接続部分」の配置される位置が「第２半導体チップ」の「第２主面」である。
　これに対し、引用発明では、「接続部分」を「第２の半導体チップ１」のどの面に形成するかが定かではない点。
（相違点３）
　本願発明は、「前記第２半導体チップの前記複数の電極パッドは、前記複数の外部端子のうちの第２外部端子を介して、前記第１半導体チップの前記第２電極パッドから前記内部電源電圧が供給される第３電極パッドを有し、
　前記第２電極パッドおよび前記第３電極パッドのそれぞれは、第１ワイヤおよび第２ワイヤを介して第２外部端子と電気的に接続され、
　前記第１ワイヤの一端部は前記第２電極パッドと電気的に接続され、
　前記第２ワイヤの一端部は前記第３電極パッドと電気的に接続され、
　前記第１ワイヤおよび前記第２ワイヤのそれぞれの他端部は前記第２外部端子と電気的に接続され」るものである。
　これに対し、引用発明は、レギュレータ回路４の出力が供給され「第２チップ間接続部１０−２」を有しているが、該レギュレータ回路４の出力は、「前記第１チップ間接続部１０−１」を介して供給され、「外部接続端子８−２」を介して供給されておらず、また、「ワイヤ」により、「外部接続端子８−２」と「外部接続部７−１」を接続することや、「外部接続端子８−２」と「第２チップ間接続部１０−２」の接続を行うものではない点。
（相違点４）　　
　本願発明は、「前記第１半導体チップの前記複数の電極パッドは、さらに、前記入力電圧を生成する生成部を介して、前記生成部から前記入力電圧が入力される前記レギュレータ回路の入力部と電気的に接続された第４電極パッドを有し、
　前記第４電極パッドは、第３ワイヤを介して前記第２外部端子と電気的に接続され、
　前記第３ワイヤの一端部は前記第４電極パッドと電気的に接続され、
　前記第３ワイヤの他端部は前記第２外部端子と電気的に接続され、
　前記第１半導体チップの前記第２電極パッドから出力された前記内部電源電圧は、前記第２外部端子を介して、前記第２半導体チップの前記第３電極パッドおよび前記第１半導体チップの前記第４電極パッドのそれぞれに供給される」ものである。
　これに対し、引用発明は、「入力電圧を生成する生成部」に相当する構成は有しているものの、「第２外部端子」と電気的に接続される「第４電極パッド」に相当する接続部分は有していない点。
　　
５　当審の判断 
（１）相違点１及び相違点２
　同一パッケージ上に複数の半導体チップを収容したマルチチップ型半導体では、パッケージに形成された外部接続端子と半導体チップに形成された外部接続部との接続にボンディングワイヤを用いることは引用文献を示すまでも無く周知技術であるところ、該ボンディングワイヤの接続では、一般に、ワイヤが接続されるのは、半導体チップの上面に形成された「電極パッド」である。さらに、引用発明では、「前記第１チップ間接続部１０−１と前記第２チップ間接続部１０−２とはボンディングワイヤ１１により接続」していることから、引用発明においても半導体チップを外部と接続する手段としてボンディングワイヤが利用されている。
　してみると、引用発明において、「第１半導体チップ」にボンディングワイヤを用いて当該チップ以外へ接続するための「電極パッド」を第１半導体チップの「上面」に形成すること、及び、「第２半導体チップ」にボンディングワイヤを用いて当該チップ以外へ接続するための「電極パッド」を第２半導体チップの「上面」に形成することで、相違点１及び２の構成とすることは、当業者が普通に行い得るものといえる。
　
（２）相違点３及び４
ア　「第２チップ間接続部１０−２」と「外部接続端子８−２」の接続について
　デバイスのパッケージでは、省スペース化やパッケージコスト低減等を図るため、複数のチップを１つのパッケージに収容するマルチチップ化が実施されている。そして、そのようなマルチチップ化されたモジュールにおいて、同一のリード端子に複数のチップからのボンディングワイヤを配線することは、上記３（２）及び（３）から引用文献２及び３に記載されているように周知技術である。
　そして、一方のチップ上に他方のチップと接続するためのボンディングパットを設けることは製造コストが上昇するため、同一のリード端子に複数のチップからのボンディングワイヤにより配線を行うことが、引用文献２に記載ないし示唆されているものと認められる。
　してみると、引用発明においても、マルチチップの組み合わせ対象となる第２の半導体チップ２の構造、種別、配置に応じて、第１の半導体チップ１の「第１チップ間接続部１０−１」の位置を設定する必要により製造コストの増加が認められ、また、両半導体チップの配置によっては、距離の問題や他のワイヤ配線との関係から、第１の半導体チップ１に設けた「第１チップ間接続部１０−１」を利用できない場合もあることを鑑みると、「第１チップ間接続部１０−１」を設けず、第２の半導体チップ２の「第２チップ間接続部１０−２」を、第１の半導体チップ１の「外部接続部７−２」が接続される端子と同一の端子である「外部接続端子８−２」にボンディングワイヤにより接続することで、レギュレータ回路４の出力を第２の半導体チップに供給するようにすることは、当業者が適宜なし得るものといえる。
イ　第１半導体チップに電圧検出用パッドを設けることについて
　出力電圧を帰還した電圧と参照電圧とを比較して出力電圧を制御するレギュレータにおいて、ボンディングワイヤによる電圧降下が大きいため、出力用パッドとは別の電圧検出用パッドに出力電圧を帰還するための抵抗分圧回路を接続し、出力用パッドと電圧検出用パッドをそれぞれ外部の端子にボンディングワイヤで接続する構成は、上記３（４）及び（５）から引用文献４及び引用文献５に記載されているように周知技術である。
　そして、引用発明では、「レギュレータ出力端子３４」は、抵抗３９−２及び抵抗３９−１の抵抗分圧回路を介して帰還しているので、出力用の端子だけでなく電圧検出用の端子としても機能しているといえる。
　してみると、引用文献４及び５に接した当業者であれば、引用発明において、レギュレータ出力端子３４から直接出力された電流による大きな電圧降下を参照電圧と比較する帰還した電圧に生じさせないため、電圧検出用パッドを新たに設けることは、当業者が適宜なし得るものといえる。
ウ　引用発明に相違点３及び４を構成することについて
　引用発明では、「前記第１チップ間接続部１０−１と前記第２チップ間接続部１０−２とはボンディングワイヤ１１により接続」しているように、チップをチップ外と電気的に接続する構成としてボンディングワイヤが用いられている。
　また、引用発明の「抵抗３９−２」及び「抵抗３９−３」は、レギュレータ回路４の出力電圧を分圧して「ＮＰＮ差動対トランジスタ３５の一方のベース」へ入力する電圧を生成するものなので、本願発明の「前記入力電圧を生成する生成部」に相当している。
　そして、上記ア及びイの事項を踏まえると、引用発明において、第１の半導体チップ１の抵抗３９−２の一端が接続された電圧検出用パッドを設けた際に、第１の半導体チップ１の「外部接続部７−１」と「外部接続端子８−１」、第１の半導体チップ１の「外部接続部７−２」と「外部接続端子８−２」、第１の半導体チップ１に設けた電圧検出用パッドと「外部接続端子８−２」、第２の半導体チップ２の「第２チップ間接続部１０−２」と「外部接続端子８−２」をボンディングワイヤにより接続することで、相違点３及び４の構成とすることは、引用文献２乃至５に記載された事項及び周知技術に基いて、当業者が容易に発明できたものである。
（４）本願発明の作用効果について　　　
　本願発明の作用効果も、引用発明、引用文献２乃至５に記載された事項及び周知技術から当業者が予測できる範囲のものである。　　　　
　　
　　　
６　むすび 
　以上のとおり、本願発明は、引用発明、引用文献２乃至５に記載された事項及び周知技術に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
　したがって、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。 
　よって、結論のとおり審決する。