【誤訳訂正書】
【提出日】令和2年3月31日(2020.3.31)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）であって、ソース端子（２）と、ドレイン端子（４）と、ゲート領域（３６）と、ソース端子（２）とドレイン端子（４）との間に配置されており、第１の種類のドーピングを備えるエピタキシャル層（２２）とを備え、エピタキシャル層（２２）に、水平方向に延在する中間層（２４）が埋設されており、該中間層が、第１の種類のドーピングを備える領域（４２）と、前記第１の種類のドーピングとは異なる第２の種類のドーピングを備える領域（４０）とを備える縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）において、
少なくとも第２の種類のドーピングを備える領域（４０）がソース端子（２）に導電接続されており、前記中間層（２４）の前記第１の種類のドーピングを備える領域（４２）のドーピング濃度は、エピタキシャル層（２２）のドーピング濃度よりも低いことを特徴とする縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）。
【請求項２】
請求項１に記載の縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）において、
ＳｉＣ‐ＭＯＳＦＥＴ（２０）の阻止電圧以下の電圧が印可されている場合には第２の種類のドーピングを備える領域（４０）が完全には空乏化されない縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）。
【請求項３】
請求項１または２に記載の縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）において、
前記中間層（２４）が完全にゲート領域（３６）の下方に配置されている縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）。
【請求項４】
請求項１〜３のいずれか一項に記載の縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）において、
前記中間層（２４）が、前記エピタキシャル層（２２）と共に機能的に接合型電界効果トランジスタを形成している縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）。
【請求項５】
請求項１〜４のいずれか一項に記載の縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）において、
接合型電界効果トランジスタのピンチオフ電圧が、ＳｉＣ‐ＭＯＳＦＥＴ（２０）の破壊電圧の１Ｖ〜５０％の範囲である縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）。
【請求項６】
請求項１〜５のいずれか一項に記載の縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）において、
前記中間層（２４）に、前記ソース端子（２）の方向および／または前記ドレイン端子（４）の方向に垂直に、前記エピタキシャル層（２２）に比較してより強度の高い第１の種類のドーピングを備える遷移層（５０．１，５０．２）が隣接している縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）。
【請求項７】
請求項１〜６のいずれか一項に記載の縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）において、
前記縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）は、ソース領域と、前記ソース領域と前記エピタキシャル層との間に備えられたｐ型ボディと、をさらに備え、
前記エピタキシャル層（２２）と比較してより強度の高い第１の種類のドーピングを備える遷移層（５０．３）が前記ｐ型ボディに接して配置される、縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）。
【請求項８】
請求項１〜７のいずれか一項に記載の縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）において、
前記ソース端子（２）と前記中間層（２４）との間に配置された前記エピタキシャル層（２２．１）の上部が、中間層（２４）と前記ドレイン端子（４）との間に配置されたエピタキシャル層（２２．２）の下部よりも強度の高い第１の種類のドーピング、特に、２〜４倍だけ強度の高い第１の種類のドーピングを備える縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）。
【請求項９】
請求項１〜８のいずれか一項に記載の縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）において、
前記中間層（２４）の第１の種類のドーピングを備える領域（４２）に、前記ソース端子（２）の方向および／または前記ドレイン端子（４）の方向に垂直に、前記エピタキシャル層（２２）に比較してより強度の高い第１の種類のドーピングを備える遷移領域（５２）が隣接しており、中間層（２４）の第２の種類のドーピングを備える領域（４０）にエピタキシャル層（２２）が少なくとも部分的に隣接している縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）。
【請求項１０】
請求項１〜９のいずれか一項に記載の縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）において、
前記中間層（２４）の第１の種類のドーピングを備える領域（４２）が二重漏斗状または砂時計状の横断面を備える縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）。
【請求項１１】
請求項５〜１０のいずれか一項に記載の縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）において、
接合型電界効果トランジスタのチャネル（５６）およびＭＯＳＦＥＴのチャネル（５８）が互いに垂直方向に重ねて配置されている縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）。
【請求項１２】
請求項５〜１１のいずれか一項に記載の縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）において、
接合型電界効果トランジスタがＭＯＳＦＥＴと電気的に直列に接続されている縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）。
【請求項１３】
縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）であって、ソース端子（２）と、ドレイン端子（４）と、ゲート領域（３６）と、ソース端子（２）とドレイン端子（４）との間に配置されており、第１の種類のドーピングを備えるエピタキシャル層（２２）とを備え、エピタキシャル層（２２）に、水平方向に延在する中間層（２４）が埋設されており、該中間層が、第１の種類のドーピングとは異なる第２の種類のドーピングを備える領域（４０）を備える縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）において、
少なくとも第２の種類のドーピングを備える領域（４０）がソース端子（２）に導電接続されており、
前記中間層（２４）の第１の種類のドーピングを備える領域（４２）に、前記ソース端子（２）の方向および／または前記ドレイン端子（４）の方向に垂直に、前記エピタキシャル層（２２）に比較してより強度の高い第１の種類のドーピングを備える遷移領域（５２）が隣接しており、中間層（２４）の第２の種類のドーピングを備える領域（４０）にエピタキシャル層（２２）が少なくとも部分的に隣接している縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】００２０
【訂正方法】変更
【訂正の内容】
【００２０】
好ましくは、ＳｉＣ‐ＭＯＳＦＥＴの阻止電圧以下の電圧が印可されている場合には第２のドーピングを備える領域は完全には空乏化されない。このことは、例えば少なくとも５＊１０１７／ｃｍ３の高濃度のドーピングによって達成することができる。好ましくは、ドーピングが一方の領域から他方の領域へ横方向にできるだけ突然に変化する。換言すれば、ドーピングの強度が低いか、またはドーピングが混在する遷移領域は存在しないか、または極めて小さい遷移領域しか存在しない。第２の種類のドーピングを備える領域は遮断時にはこの領域の空乏化により阻止電圧を受け入れるために大量の反対電荷を供給するので、ＭＯＳＦＥＴのチャネル長を低減することができる。その結果、好ましくはＲｄｓｏｎが低減される。
【誤訳訂正３】
【訂正対象書類名】明細書
【訂正対象項目名】００２２
【訂正方法】変更
【訂正の内容】
【００２２】
本発明の好ましい実施形態によれば、中間層はエピタキシャル層と共に機能的に接合型電界効果トランジスタを形成している。ゲートがスイッチオフされている静的な遮断時には、ドレイン電圧の増大に伴い第１のドーピングを備える領域が空乏化される。すなわち、中間層の第１の種類のドーピング領域には準中性の領域はもはやなく、ドレイン電圧のさらなる上昇を実質的にＪＦＥＴによって受け入れることができる。接合型電界効果トランジスタ（英語ではＪｕｎｃｔｉｏｎ‐ＦＥＴまたはＪＦＥＴ）により、ＭＯＳＦＥＴを流れる電流を短絡時に効果的に制限することができる。
【誤訳訂正４】
【訂正対象書類名】明細書
【訂正対象項目名】００２３
【訂正方法】変更
【訂正の内容】
【００２３】
領域が完全には空乏化されないとは、特に、阻止電圧の印加後にも、まだ準中性の領域が当該領域にあることとして理解される。
【誤訳訂正５】
【訂正対象書類名】明細書
【訂正対象項目名】００２４
【訂正方法】変更
【訂正の内容】
【００２４】
したがって、さらに別の設計パラメータが生じる。なぜなら、ＭＯＳＦＥＴの上部のＭＯＳ領域は実質的に低い阻止電圧のためにしか設計することができず、中間層もしくはＪＦＥＴが阻止電圧の実質的な部分を受け入れるからである。遮断時に空乏化された反対の電荷が供給され、実際のＭＯＳ構造には極めて小さい電界しか生じず、したがって、ボディでは小さい反対電荷しか必要とされない。これにより、従来技術に対してチャネル長を低減することが可能となる。
【誤訳訂正６】
【訂正対象書類名】明細書
【訂正対象項目名】００２７
【訂正方法】変更
【訂正の内容】
【００２７】
ＪＦＥＴ機能に基づいて、関係：ｑｂｎｅｕ＝ｑｂａｌｔ−ｑＪＦＥＴ＋Ｄｅｌｔａ３Ｄにしたがって、ボディのシート電荷密度を低減することができる。この場合、ｑｂｎｅｕは本発明による低減されたシート電荷密度であり、ｑｂａｌｔは、ＪＦＥＴ領域のない設計において必要な従来のＭＯＳＦＥＴのボディのシート電荷密度であり、ｑＪＦＥＴは、遮断時の電界分布に対応して部分的に空乏化された状態でＪＦＥＴ領域として機能する中間層の、最大電圧で有効な有効電荷であり、Ｄｅｌｔａ３Ｄは、３Ｄ効果のための適合条件であり、ボディを通ってソースに至るパンチスルーが生じることがないように十分な遮断強度を得るための安全措置である。
【誤訳訂正７】
【訂正対象書類名】明細書
【訂正対象項目名】００２８
【訂正方法】変更
【訂正の内容】
【００２８】
本発明の一実施形態では、エピタキシャル層と比較してより強度の高い第１の種類のドーピングを備える遷移層がソース端子の方向および／またはドレイン端子の方向に中間層に垂直に隣接している。これにより、中間層の第２のドーピングを備える領域との垂直方向のｐｎ接合により、中間層の上方および下方に大きすぎる垂直方向の空間電荷領域もしくは電流狭窄が生じることが防止される。
【誤訳訂正８】
【訂正対象書類名】明細書
【訂正対象項目名】００２９
【訂正方法】変更
【訂正の内容】
【００２９】
さらに、エピタキシャル層と比較してより強度の高い第１の種類のドーピングを備える遷移層がソース端子の方向に垂直にエピタキシャル層に隣接していることは利点である。すなわち、換言すれば、遷移層はエピタキシャル層の上部にも隣接している。この場合にもｐｎ接合部における電流狭窄が防止される。
【誤訳訂正９】
【訂正対象書類名】明細書
【訂正対象項目名】００３０
【訂正方法】変更
【訂正の内容】
【００３０】
同じ理由から、ソース端子と中間層との間に配置されたエピタキシャル層の上部が、中間層とドレイン端子との間に配置されたエピタキシャル層の下部よりも強度の高い第１の種類のドーピング、特に、２〜４倍だけ強度の高い第１の種類のドーピングを有している場合には好都合である。
【誤訳訂正１０】
【訂正対象書類名】明細書
【訂正対象項目名】００３１
【訂正方法】変更
【訂正の内容】
【００３１】
エピタキシャル層に隣接し、より強度の高い、すなわち高濃度の第１の種類のドーピングを備える上記遷移層は「拡散層」と呼ぶこともできる。好ましくは、拡散層を構成する場合には、単純なエピタキシャル層と比較して、挿入されるドーピングのドーピング総量が一定に保持されるという設計規則が守られる。換言すれば、均衡を保つために、一方の部分の濃度が高い場合には、他方の部分ではより低いドーピング濃度を選択することができる。
【誤訳訂正１１】
【訂正対象書類名】明細書
【訂正対象項目名】００３２
【訂正方法】変更
【訂正の内容】
【００３２】
本発明の構成では、中間層の第１のドーピングを備える領域には、ソース端子の方向および／またはドレイン端子の方向に垂直に、エピタキシャル層に比較してより強度の高い第１の種類のドーピングを備える遷移領域が隣接しており、中間層の第２のドーピングを備える領域にはエピタキシャル層が少なくとも部分的に隣接している。上記実施形態と比較して、この場合には完全な拡散層ではなく、中間層の第２のドーピングを備える領域に隣接する遷移領域または拡散領域のみが使用される。これにより、ＭＯＳＦＥＴの順方向抵抗のさらなる最適化がもたらされる。上記設計は、実際には、例えば深さが異なる数回の注入とスペーサマスクとを組み合わせて実現することができる。
【誤訳訂正１２】
【訂正対象書類名】明細書
【訂正対象項目名】００５１
【訂正方法】変更
【訂正の内容】
【００５１】
コンタクト１７および１９（図２および図３参照）の間に印可されたＪＦＥＴ領域のピンチオフ電圧ＵｇＪＦＥＴｔｈｒは、ｎ側の空間電荷ゾーンがｄｊｆｅｔと同じ大きさになること、すなわち、ｐ型ドーピング領域４０の間では、ｎ型ドーピング領域４２のｎ型多数電荷担体の準中性領域が消滅することを特徴とする。短絡特性を考慮するために、一般に素子の名目の遮断強度の５０％に相当する電圧Ｕｄｓ＝Ｕｃｃが印可されている場合に得られる飽和電流ＩＤｓａｔについて、ｎ型多数電荷担体のためには、電流が制限された状態にＪＦＥＴを移行させるＪＦＥＴ領域２４のｎ型開口まで電位降下「ＵＭＯＳ」が到達するように、ＭＯＳ領域内の深さｔｊｆｅｔおよびｎ型ドーピングが選択される。換言すれば、バイアス電圧によって、ｎ型層４２を包囲するｐｎ接合部の空間電荷ゾーンがｄｊｆｅｔ以上となるように拡大する。ＵＭＯＳは、少なくとも１Ｖ、一般に５Ｖ〜２０Ｖの値を適宜に有する。有意義な上限は阻止電圧の２０％であってもよい。
【数５】
2019514206.tif 000001
が成り立ち、線積分のための経路が図６にＩｎｔ１として示されている。線積分Ｉｎｔ１は、ソース領域３４からエピタキシャル層２２を通ってｎ型ドーピング領域４２へ延在している。
【誤訳訂正１３】
【訂正対象書類名】明細書
【訂正対象項目名】００６８
【訂正方法】変更
【訂正の内容】
【００６８】
図１８は、本発明による２つのＭＯＳＦＥＴ１０８，１０９と比較した従来のＭＯＳＦＥＴの初期特性線１０７を示す。従来のＭＯＳＦＥＴでは、ドレイン電圧の上昇に伴い飽和電流が次第に増加していることがわかる。本発明によるＭＯＳＦＥＴでは、ドレイン電圧が低い場合に著しい電圧上昇が見られる（すなわち、良好な順方向抵抗）。ドレイン電圧が高くなった場合には、ほぼ水平な特性線へ急激な移行が生じる。ドレイン電圧が接合型電界効果トランジスタのピンチオフ電圧に到達した場合には移行が生じる。本発明による２つのＭＯＳＦＥＴ特性線の比較からわかるように、構成および設計に応じて、ドレイン電圧が高い場合、すなわち、電圧が移行電圧を超えた場合に飽和電流を異なる値に設定することができる。好ましくは、ＭＯＳＦＥＴがスイッチオンされた状態でピンチオフ電圧が明らかに一般的な順方向電圧を超えているが、しかしながら、ＭＯＳＦＥＴの阻止電圧の２０％を上回らないように、ＪＦＥＴのピンチオフ電圧の位置が選択される。