【事件の表示】
　特願２０１０−１４４０８０「化合物半導体装置」拒絶査定不服審判事件〔平成２４年　１月１２日出願公開、特開２０１２−　　９６１５、請求項の数（３）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２２年６月２４日の出願であって，その手続の経緯は以下のとおりである。
平成２５年　２月　６日　審査請求
平成２６年　２月２６日　拒絶理由通知
平成２６年　４月３０日　意見書・手続補正
平成２６年　８月２９日　拒絶理由通知（最後）
平成２６年１１月　４日　意見書・手続補正
平成２７年　１月２１日　補正却下・拒絶査定
平成２７年　４月２３日　審判請求
　
第２　本願発明
　本願の請求項１ないし３に係る発明は，平成２６年４月３０日付けの手続補正で補正された特許請求の範囲の請求項１ないし３に記載された事項により特定されるものと認められるところ，本願の請求項１に係る発明（以下，「本願発明」という。）は以下のとおりである。
「【請求項１】
　基板と，
　前記基板上方に形成された電子走行層と，
　前記電子走行層上方に形成された電子供給層と，
　互いに平行な方向に延びる第１のゲート配線及び第２のゲート配線と，
　前記第１のゲート配線と前記第２のゲート配線との間に設けられ，平面視で前記第１のゲート配線及び前記第２のゲート配線が延びる方向から傾斜した方向に延びるドレイン配線と，
　前記電子供給層上方に形成され，前記第１のゲート配線に接続された複数の第１のゲート電極と，
　前記電子供給層上方に形成され，前記ドレイン配線を間に挟んで前記第１のゲート電極と対向し，前記第２のゲート配線に接続された複数の第２のゲート電極と，
　前記複数の第１のゲート電極の間及び前記複数の第２のゲート電極の間に設けられ，前記ドレイン配線に接続された複数のドレイン電極と，
　前記第１のゲート配線の平面視で前記ドレイン配線との間隔が大きくなる側の端部に接続された第１のゲートパッドと，
　前記第２のゲート配線の平面視で前記ドレイン配線との間隔が大きくなる側の端部に接続された第２のゲートパッドと，
　を有し，
　前記第１のゲート電極のゲート幅は，前記第１のゲートパッドから離間するほど小さくなっており，
　前記第２のゲート電極のゲート幅は，前記第２のゲートパッドから離間するほど小さくなっていることを特徴とする化合物半導体装置。」
　
第３　原査定の理由の概要
１　本願発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　　　　　記　　　（引用文献等については引用文献等一覧参照）
　　　　　　　　　　　引　用　文　献　等　一　覧
引用文献１　特開平５−２５１４７９号公報
引用文献２　特開２０１０−９８２４３号公報
　引用文献１（特に，図１）には，ドレインバスラインから両側に伸びるドレインフィンガに沿って，ソースフィンガおよびゲートフィンガが形成されたＦＥＴが記載され，各電極の長手方向の長さを漸次変化させるためにドレイン配線をドレイン電極に対して傾かせる引用文献２（図１１）の構成を，引用例１のドレイン配線部に適用することにも格別の困難はない。また，高周波用ＦＥＴとしての化合物半導体を用いたＨＦＥＴは極めて一般的なものである。
２　この出願は，発明の詳細な説明の記載が下記の点で，特許法第３６条第４項第１号に規定する要件を満たしていない。
　　　　　　　　　　　　　　　　記
　本願発明は，例えば図５を参照すると，複数のゲート電極５gにそれぞれ分配された入力信号は，各々の単位ＦＥＴで増幅後，ドレイン配線９d上で同位相で合成されてドレインパッド８dから出力されるものと思料するが，本願補正後の発明（実施例；図６）においては，その技術思想がどのように実現されているのかが不明確である。（なお，特に右半分の単位ＦＥＴ群は，図５の原理からすると下側にドレインパッドを形成して出力しないと同位相で合成出力できないのではないかと思われる。）
　よって，この出願の発明の詳細な説明は，請求項１−３に係る発明について，経済産業省令で定めるところにより記載されたものではない。
　
第４　当審の判断
１　原査定の理由１について
（１）　引用文献１の記載と引用発明１
　ア　引用文献１
　引用文献１には，図面とともに，次の記載がある。（下線は当審において付加した。以下同じ。）
（ア）「【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は
電界効果トランジスタ（以下，ＦＥＴと称する）に関し，特にマイクロ波で使用される高周波用のＦＥＴの構造に関する。
（イ）「【０００３】
【発明が解決しようとする課題】この従来の高周波用ＦＥＴでは，ゲートバスライン５がＦＥＴチップのＸ方向に長く延設されているため，図３に示すゲートバスライン５の長さＬがλｇ／４（λｇ：ＦＥＴチップ内での波長）に近づくにつれてＦＥＴチップ内での位相差により出力の低下が生じるという問題がある。
【０００４】又，図４に示すように，同一セル内においても，中心部を通過するマイクロ波の経路Ａ２と，周辺部を通過するマイクロ波の経路Ｂ２との間に距離の差が生じ，その結果位相差による合成損失を生じ，出力の低下及び効率の低下を引き起こすという問題がある。本発明の目的は，位相差による出力の低下，及び出力の合成損失を低減させる高周波用ＦＥＴを提供することにある。」
（ウ）「【０００７】
【実施例】次に，本発明について図面を参照して説明する。図１は本発明の一実施例の要部平面図である。半導体基板１１上のＹ方向にはゲート電極１とソース電極２を対向配置し，かつソース電極２間にドレイン電極３を配設している。そして，ゲート電極１及びドレイン電極３からは
夫々Ｙ方向にゲートバスライン５，ドレインバスライン６を突出させている。この場合，ゲートバスライン５は隣接配置されるセルに夫々対応する２本のゲートバスライン５を所要の間隔で配設し，
【０００８】前記ゲートバスライン５とドレインバスライン６の間の
半導体基板には活性層４を形成する。
活性層４上には前記ゲートバスライン５からＸ方向に突出されたゲートフィンガ８を延設し，
前記ドレインバスライン６からＸ方向に突出されたドレインフィンガ９
【０００９】尚，ソースフィンガ１０は一部においてゲートバスライン５と交差しているが，ソースフィンガ１０はゲートバスライン５とは多重配線構造として形成されており，両者が短絡されることはない。又，活性層４のＸ方向の寸法は，ＦＥＴに必要とされる電力に応じてゲートバスライン５とドレインバスライン６の間隔を設定することで，任意に設定することができる。
【００１０】この構成によれば，ＦＥＴチップはゲートバスライン５がＹ方向に延設されているため，ＦＥＴチップのＸ方向の長さがλｇ／４に近づいてもＦＥＴチップ全体としての位相差による出力の低下を抑えることができる。又，各セル内においても，図１のように
一辺側を通過するマイクロ波の経路Ａ１と，他辺側を通過するマイクロ波の経路Ｂ１とを等しくすることができ，各セルの位相差による出力の合成損失を低減させることができる。
（エ）図１には，
平面視でＸ方向とそれに直角なＹ方向
ドレインバスライン６は２本のゲートバスライン５の間に設けられる
一方のゲートバスライン５から複数のゲートフィンガ８
ドレインバスライン６を間に挟んで一方のゲートバスライン５から突出されたゲートフィンガ８と対向し，他方のゲートバスライン５から突出する複数のゲートフィンガ８
一方のゲートバスライン５から突出した複数のゲートフィンガ８の間及び他方のゲートバスライン５から突出した複数のゲートフィンガ８の間に複数のドレインフィンガ９が延設し，複数のドレインフィンガ９はドレインバスライン６から突出する
一方のゲート電極１から一方のゲートバスライン５が突出し，他方のゲート電極１から他方のゲートバスライン５が突出する
　イ　前記アより，引用文献１には次の発明（「引用発明１」という。）が記載されているものと認められる。
「半導体基板には活性層を形成し，Ｙ方向にゲートバスラインを突出させ，２本のゲートバスラインを所要の間隔で配設し，２本のゲートバスラインの間にＹ方向にドレインバスラインを突出させ，活性層上に一方のゲートバスラインからＸ方向に突出された複数のゲートフィンガを延設し，活性層上に，ドレインバスラインを間に挟んで一方のゲートバスラインから突出されたゲートフィンガと対向し，他方のゲートバスラインから突出する複数のゲートフィンガが延設し，一方のゲートバスラインから突出した複数のゲートフィンガの間及び他方のゲートバスラインから突出した複数のゲートフィンガの間に複数のドレインフィンガが延設し，複数のドレインフィンガはドレインバスラインから突出し，一方のゲート電極から一方のゲートバスラインが突出し，他方のゲート電極から他方のゲートバスラインが突出するＦＥＴ。」
（２）引用文献２の記載と引用発明２
　ア　引用文献２
　引用文献２には，図面とともに，次の記載がある。
（ア）「【００６２】
　＜アンテナスイッチを構成するトランジスタのデバイス構造＞
　
アンテナスイッチを構成する
電界効果トランジスタの一種であるＨＥＭＴ（High Electron Mobility Transistor）から構成される。
【００６３】
　図４は，本実施の形態１におけるＨＥＭＴの構成を示す断面図である。図４において，半絶縁性基板２０上にエピタキシャル層２１が形成されている。
半絶縁性基板２０とは，化合物半導体であるＧａＡｓ基板から構成される以下に示すような基板である。
【００６４】
　半絶縁性基板２０上に形成されているエピタキシャル層２１は，例えば，ＧａＡｓ層から形成されている。そして，このエピタキシャル層２１上にバッファ層２２が形成され，このバッファ層２２上にＡｌＧａＡｓ層２３が形成される。このＡｌＧａＡｓ層２３はメサ形状に加工され素子分離がなされている。そして，ＡｌＧａＡｓ層２３上にゲート電極Ｇ１が形成されている。ゲート電極Ｇ１は，例えば，Ｐｔ（白金）を最下層とする金属層から形成され，下層よりＰｔ，Ｔｉ（チタン），Ｐｔ，Ａｕ（金）を順次積層した積層膜が用いられる。これにより，ＡｌＧａＡｓ層２３とゲート電極Ｇ１（最下層のＰｔ）とは，ショットキー接合を形成することになる。さらに，ゲート電極Ｇ１を離間して挟むように，ｎ型ＧａＡｓ層２４が形成されており，このｎ型ＧａＡｓ層２４上にオーミック電極ＯＥ１，ＯＥ２が形成されている。このオーミック電極ＯＥ１とＯＥ２は，ｎ型ＧａＡｓ層２４とオーミック接触するように構成されている。ここで，後述するように，オーミック電極ＯＥ１は，櫛歯状電極ＣＬ（１）と一体的に形成され，オーミック電極ＯＥ２は，櫛歯状電極ＣＬ（２）と一体的に形成されている。
【００６５】
　上述した高電子移動度トランジスタ（ＨＥＭＴ）は，
半絶縁性基板（化合物半導体基板）２０上に，高抵抗なエピタキシャル層２１（ＧａＡｓ層）とＡｌＧａＡｓ層２３を積層して形成し，ＧａＡｓ層とＡｌＧａＡｓ層とのヘテロ結合界面にできる三角形の井戸型ポテンシャルを利用するものである。この高電子移動度トランジスタ（ＨＥＭＴ）は，ＡｌＧａＡｓ層２３の表面に金属膜を形成してショットキー障壁型のゲート電極Ｇ１を有し，このゲート電極Ｇ１を挟んで，ヘテロ接合面に電流を流すためのオーム性のソース電極（オーミック電極ＯＥ１）とドレイン電極（オーミック電極ＯＥ２）を設けた構造をしてい
る。」
（イ）「【００８１】
　このようにして，メアンダ構造をした１つのトランジスタＱ１の回路構成は，図７に示すような等価回路図となる。次に，図７に示す等価回路図を使用して送信端子ＴＸ１に高周波（ＲＦ）電圧（図中では正弦波にて表現）Ｖｉｎが入力される場合を考える。まず，送信端子ＴＸ１に送信信号が入力されると，部分トランジスタＣＦ１，ＣＦ２・・・ＣＦｊがオンしていることから，オン抵抗Ｒｏｎ１，Ｒｏｎ２・・・Ｒｏｎｊを介して送信信号がアンテナ端子ＡＮＴ１から出力される。したがって，オン抵抗Ｒｏｎ１，Ｒｏｎ２・・・Ｒｏｎｊを小さくすれば，オン抵抗Ｒｏｎ１，Ｒｏｎ２・・・Ｒｏｎｊの非線形性に起因した高次高調波の発生を抑制できる。
【００８２】
　さらに，
送信端子ＴＸ１に高周波（ＲＦ）電圧（図中では正弦波にて表現）Ｖｉｎが入力されると，ゲート電極Ｇ１がゲート抵抗Ｒｇｇ１を介して基準電位（ＧＮＤ電位）に接続されていることから，送信端子ＴＸ１とゲート端子ＴＸ１ｃの間にＲＦ電圧が印加される。
【００８３】
　例えば，
部分トランジスタＣＦ１に着目すると，ショットキーバリアダイオードＤ１ａにＲＦ電圧Ｖｒｆ１が印加されることになる。ショットキーバリアダイオードＤ１ａにＲＦ電圧Ｖｒｆ１が印加されると，ショットキーバリアダイオードＤ１ａの非線形性により高次高調波が発生する。
【００８４】
　ここで，部分トランジスタＣＦ１，ＣＦ２・・・ＣＦｊを構成するショットキーバリアダイオードＤ１ａ，Ｄ２ａ・・・Ｄｊａに印加されるＲＦ電圧Ｖｒｆ１，Ｖｒｆ２・・・Ｖｒｆｊの大小関係について考えてみる。図７に示すように，部分トランジスタＣＦ１のショットキーバリアダイオードＤ１ａに印加されるＲＦ電圧Ｖｒｆ１は，ゲート抵抗Ｒｇ
ｇ１とショットキーバリアダイオードＤ１ａのインピーダンスの割合で決定される。これに対し，部分トランジスタＣＦ２のショットキーバリアダイオードＤ２ａに印加されるＲＦ電圧Ｖｒｆ２は，ゲート抵抗Ｒｇｇ１と，抵抗Ｒと，ショットキーバリアダイオードＤ２ａのインピーダンスの割合で決定される。したがって，部分トランジスタＣＦ１を構成するショットキーバリアダイオードＤ１ａに印加されるＲＦ電圧Ｖｒｆ１は，部分トランジスタＣＦ２を構成するショットキーバリアダイオードＤ２ａに印加されるＲＦ電圧Ｖｒｆ２よりも大きくなる。つまり，
部分トランジスタＣＦ２では，ゲート配線による抵抗Ｒが存在するため，この抵抗Ｒに印加されるＲＦ電圧Ｖｒｆｇ１だけ，部分トランジスタＣＦ２を構成するショットキーバリアダイオードＤ２ａに印加されるＲＦ電圧Ｖｒｆ２は，部分トランジスタＣＦ１を構成するショットキーバリアダイオードＤ１ａに印加されるＲＦ電圧Ｖｒｆ１よりも必然的に小さくなる。同様にして，部分トランジスタＣＦ１〜ＣＦｊに進むにつれて，ショットキーバリアダイオードＤ１ａ，Ｄ２ａ・・・Ｄｊａに印加されるＲＦ電圧Ｖｒｆ１，Ｖｒｆ２・・・Ｖｒｆｊは徐々に小さくなる。すなわち，ＲＦ電圧Ｖｒｆ１が最も大きくなることがわかる。このとき，ＲＦ電圧が大きくなると，高次高調波の発生も大きくなることから，部分トランジスタＣＦ１において，最も高次高調波が発生しやすくなることがわかる。
【００８５】
　
以上のことから，ゲート端子ＴＸ１ｃ（言い換えれば，ゲート入力側）に最も近い部分トランジスタＣＦ１から発生する高次高調波を抑制することができれば，トランジスタＱ１からの高次高調波の発生を充分に抑制できることがわかる。部分トランジスタＣＦ１において，ショットキーバリアダイオードＤ１ａに印加されるＲＦ電圧を小さくするには，ショットキーバリアダイオードＤ１ａのインピーダンスを小さくすればよい。ここで，ショットキーバリアダイオードＤ１ａのインピーダンスを小さくすることは，部分トランジスタＣＦ１のゲート幅を大きくすればよいことを意味する。そこで，本実施の形態１では，ゲート入力側に最も近い部分トランジスタＣＦ１のゲート幅を大きくしている。
（ウ）「【００９７】
　（実施の形態３）
　本実施の形態３では，メアンダ構造を有するトランジスタにおいて，
櫛歯状電極の長さ（フィンガー長）がゲート電極に制御信号を入力する入力側から遠くなるにつれて短くなる
【００９８】
　図１１は本実施の形態３におけるトランジスタＱ１のレイアウト構成を示している。図１１に示すように，本実施の形態３におけるトランジスタＱ１も前記実施の形態２と同様にデュアルゲート構造をし，かつ，メアンダ構造をしている。図１１において，本実施の形態３におけるトランジスタＱ１の特徴は，櫛歯状電極ＣＬ（１）〜ＣＬ（ｎ）の長さが徐々に短くなっている点にある。すなわち，櫛歯状電極ＣＬ（１）〜ＣＬ（ｎ）において，櫛歯状電極ＣＬ（１）の長さ＞櫛歯状電極ＣＬ（２）の長さ＞・・・＞櫛歯状電極ＣＬ（ｎ）の長さという関係が成立している。言い換えれば，フィンガー長Ｌｗ１〜Ｌｗｎにおいて，フィンガー長Ｌｗ１＞フィンガー長Ｌｗ２＞・・・＞フィンガー長Ｌｗｎの関係が成立するように櫛歯状電極ＣＬ（１）〜ＣＬ（ｎ）が形成されている。
【００９９】
　これにより，本実施の形態３においても，ゲート電極に制御信号を入力する入力側に最も近い部分トランジスタの櫛歯状電極ＣＬ（１）（フィンガー長Ｌｗ１）を最も長くすることができるので，前記実施の形態１と同様に，規定された範囲内のゲート幅において，最大限に高次高調波の発生を抑制することができる。つまり，本実施の形態３では，最もＲＦ電圧が高くなる部分トランジスタ（ゲート入力側に最も近い部分トランジスタ）のゲート幅（フィンガー長Ｌｗ１）を長くすることにより，この部分トランジスタに印加されるＲＦ電圧を小さくして高次高調波の発生を抑制している。そして，ゲート入力側から離れた部分トランジスタについては，ゲート入力側に最も近い部分トランジスタに比べて印加されるＲＦ電圧が徐々に小さくなっていくことから，フィンガー長Ｌｗｊを徐々に短くしている。これにより，部分トランジスタ全体（トランジスタＱ１）のゲート幅を大幅に大きくすることなく，高次高調波の発生を効果的に抑制することができるのである。すなわち，本実施の形態３によれば，トランジスタＱ１のオフ時におけるオフ容量を低減しつつ，オン時における高次高調波の発生を抑制することができる。」
（ウ）図１１には，
ソース電極ＯＥ１から突出する櫛歯状電極ＣＬ（１・・・）及びドレイン電極ＯＥ２から突出する櫛歯状電極ＣＬ（２・・・）の長さがゲート電極の入力側ＴＸ１ｃから遠くなるにつれて短くなり，その櫛歯状電極の間をゲート電極が蛇行して配置する
ゲート幅はゲート電極の入力側から遠くなるについて短くなる
ドレイン電極ＯＥ２は，ゲート電極の入力側から遠くなるにつれて幅広となる
　イ　引用発明２
　前記アより，引用文献２には次の発明（以下，「引用発明２」という。）が記載されていると認められる。
「アンテナスイッチを構成するＨＥＭＴにおいて，化合物半導体基板上に，ＧａＡｓ層とＡｌＧａＡｓ層を積層して形成し，ＧａＡｓ層とＡｌＧａＡｓ層とのヘテロ結合界面にできる三角形の井戸型ポテンシャルを利用するもので，ソース電極から突出する櫛歯状電極及びドレイン電極から突出する櫛歯状電極の長さがゲート電極の入力側から遠くなるにつれて短くなり，その櫛歯状電極の間をゲート電極が蛇行して配置し，ゲート幅はゲート電極の入力側から遠くなるについて短くなり，ドレイン電極はゲート電極の入力側から遠くなるにつれて幅広となること。」
（３）本願発明と引用発明１との対比
　引用発明１の「半導体基板」は，本願発明の「基板」に相当すると認められる。
　引用発明１の「２本のゲートバスライン」はＹ方向に突出するから「互いに平行な方向に延びる」ものであり，してみると，本願発明の「互いに平行な方向に延びる第１のゲート配線及び第２のゲート配線」に相当すると認められる。
　引用発明１の「２本のゲートバスラインの間に」突出した「ドレインバスライン」は，下記相違点２を除いて，本願発明の「前記第１のゲート配線と前記第２のゲート配線との間に設けられたドレイン配線」に相当すると認められる。
　本願発明の「電子供給層」は，チャネル形成に寄与するものであるから下記相違点１を留保した上で「活性層」ということができるから，本願発明の「前記電子供給層上方に形成され，前記第１のゲート配線に接続された複数の第１のゲート電極」は，引用発明１の「活性層上に一方のゲートバスラインからＸ方向に突出された複数のゲートフィンガ」と，「活性層上方に形成され，前記第１のゲート配線に接続された複数の第１のゲート電極」という点で共通すると認められる。
　同じく，本願発明の「前記電子供給層上方に形成され，前記ドレイン配線を間に挟んで前記第１のゲート電極と対向し，前記第２のゲート配線に接続された複数の第２のゲート電極」は，引用発明１の「活性層上に，ドレインバスラインを間に挟んで一方のゲートバスラインから突出されたゲートフィンガと対向し，他方のゲートバスラインから突出する複数のゲートフィンガ」と，「前記活性層上方に形成され，前記ドレイン配線を間に挟んで前記第１のゲート電極と対向し，前記第２のゲート配線に接続された複数の第２のゲート電極」という点で共通すると認められる。
　引用発明１の「一方のゲートバスラインから突出した複数のゲートフィンガの間及び他方のゲートバスラインから突出した複数のゲートフィンガの間に複数のドレインフィンガが延設し，複数のドレインフィンガはドレインバスラインから突出し」の「ドレインフィンガ」は，本願発明の「前記複数の第１のゲート電極の間及び前記複数の第２のゲート電極の間に設けられ，前記ドレイン配線に接続された複数のドレイン電極」に相当すると認められる。
　引用発明１の「一方のゲート電極から一方のゲートバスラインが突出し，他方のゲート電極から他方のゲートバスラインが突出する」の「一方のゲート電極」及び「他方のゲート電極」は，下記相違点２を除いて，それぞれ本願発明の「前記第１のゲート配線の端部に接続された第１のゲートパッド」及び「前記第２のゲート配線の端部に接続された第２のゲートパッド」に相当すると認められる。
　本願発明の「化合物半導体装置」と引用発明１の「ＦＥＴ」は，下記相違点１を除いて，「半導体装置」という点で共通すると認められる。
　よって，本願発明と引用発明１とを対比すると，下記アの点で一致し，下記イの点で相違すると認められる。
　ア　一致点
「基板と，
　互いに平行な方向に延びる第１のゲート配線及び第２のゲート配線と，
　前記第１のゲート配線と前記第２のゲート配線との間に設けられたドレイン配線と，
　前記電子供給層上方に形成され，前記第１のゲート配線に接続された複数の第１のゲート電極と，
　前記電子供給層上方に形成され，前記ドレイン配線を間に挟んで前記第１のゲート電極と対向し，前記第２のゲート配線に接続された複数の第２のゲート電極と，
　前記複数の第１のゲート電極の間及び前記複数の第２のゲート電極の間に設けられ，前記ドレイン配線に接続された複数のドレイン電極と，
　前記第１のゲート配線の端部に接続された第１のゲートパッドと，
　前記第２のゲート配線の端部に接続された第２のゲートパッドと，
　を有し，
を特徴とする半導体装置。」
　イ　相違点
（ア）相違点１
　本願発明の半導体装置は，「化合物半導体装置」であり，活性層として，「前記基板上方に形成された電子走行層と，前記電子走行層上方に形成された電子供給層」を有するのに対し，引用発明１の半導体装置はＦＥＴであり，活性層が半導体基板に形成されるものである点。
（イ）相違点２
　本願発明の「ドレイン配線」は「平面視で前記第１のゲート配線及び前記第２のゲート配線が延びる方向から傾斜した方向に延びる」ものであり，「第１のゲートパッド」が「前記第１のゲート配線の平面視で前記ドレイン配線との間隔が大きくなる側」に接続され，「第２のゲートパッド」が「前記第２のゲート配線の平面視で前記ドレイン配線との間隔が大きくなる側」に接続されるのに対し，引用発明１の「ドレインバスライン」はゲートバスラインと同じ「Ｙ方向」に突出し，「ゲートバスライン」と平行で「間隔が大きくなる側」がない点。
（ウ）相違点３
　本願発明の「前記第１のゲート電極のゲート幅は，前記第１のゲートパッドから離間するほど小さくなっており，前記第２のゲート電極のゲート幅は，前記第２のゲートパッドから離間するほど小さくなっている」のに対し，引用発明１の「２本のゲートバスライン及びドレインバスライン」はいずれも「Ｙ方向」で平行であるから，それぞれのゲートバスラインから突出されたゲートフィンガのゲート幅は等しい点。
（４）相違点についての検討
　ア　相違点２について
　相違点２に係る，「ドレイン配線」が「ゲート配線が延びる方向から傾斜した方向に延びる」構成は，引用文献２に記載されていない。引用発明２のゲート電極は蛇行したものであり，「ゲート配線が延びる方向」を観念することはできない。これをおくとしても，引用発明２のドレイン電極は，ゲート電極の入力側から遠くなるにつれて幅広になるもので，「傾斜した方向に延びる」ものではない。
　そもそも，引用発明２のＨＥＭＴはアンテナスイッチに用いられるものであり，引用発明１の高周波増幅用のＦＥＴとは，用途も機能も異なり，引用発明１に引用発明２を採用する動機づけはない。そして，引用発明２において高周波電圧が入力されるのは送信端子ＴＸ１すなわちソース電極であり，ゲート電極ではない。仮にゲート電極に高周波電圧を入力して高周波増幅に用いたとすると，ゲート電極が蛇行しているために，ゲート電極の入力側に近い部分トランジスタを通った経路と遠い部分トランジスタを通った経路では経路長が異なることになり，経路を等しくすることで位相差による出力の合成損失を低減させるという引用発明１の目的（前記（１）ア（ウ）【００１０】）に反することとなるから，引用発明１に引用発明２を採用することには，阻害要因があると言うべきである。
　したがって，引用発明１に引用発明２を採用することは，当業者が容易に想到することではない。
　イ　相違点３について
　引用文献２には「ゲート幅がゲート電極の入力側から遠くなるについて短くなる」ことが記載されているが，前記アで述べたとおり，引用発明１に引用発明２を採用することは，当業者が容易に想到することではない。
（５）本願発明についてのまとめ
　したがって，その余の相違点について検討するまでもなく，本願発明は，引用発明１及び２に基づいて，当業者が容易に発明をすることができたとはいえない。
（６）請求項２，３について
　本願の特許請求の範囲の請求項２及び３に係る発明（以下，それぞれ「本願発明２及び３」という。）は，本願発明の発明特定事項をすべて含みさらに別の発明特定事項を付加したものに相当するから，本願発明が前記（５）のとおり，引用発明１及び２に基づいて，当業者が容易に発明をすることができたとはいえない以上，本願発明２及び３も同様の理由で，引用発明１及び２に基づいて，当業者が容易に発明をすることができたとはいえない。
２　原査定の理由２について
（１）本願発明の課題と解決手段について
　本願発明（本願発明２及び３も同様である。）の課題は，本願明細書【０００５】に記載されているように，ゲート電極の電位の位相差を抑制することにあると認められる。そして，その解決手段は，本願明細書【００１１】及び【００１４】に記載されているように，ゲート電極のゲート幅は，ゲートパッドから離間するほど短くなっており，ゲートパッドからゲート電極の先端までの信号経路の長さが略均一になっていることであると認められる。
　してみると，発明の詳細な説明において，発明の技術上の意義を理解するために必要な事項を理解できるように記載されていると認められるから，経済産業省令（特許法施行規則第２４条の２）で定めるところにより記載されたものではないとすることはできない。
（２）ドレイン配線における位相差について
　ゲートを有する電界効果トランジスタにおいて，ゲート電極の寄生容量がドレイン電極やソース電極の寄生容量より大きいことは技術常識であって，本願発明はこのゲート電極の寄生容量に起因する電位の位相差を抑制するものであることは当業者にとって明確である。ドレイン配線における位相差については，本願発明の課題とは関係がなく，本願発明の技術的思想とも関係がないから，仮に，発明の詳細な説明において，ドレイン配線の位相差の補償をどのように実現するのか不明確であるとしても，これをもってして，本願発明についての記載不備の理由とすることはできない。
　
第５　むすび
　以上のとおり，本願については，原査定の拒絶理由を検討してもその理由によって拒絶すべきものとすることはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。