【事件の表示】
　特願２０１２−５１０９４１「エンハンスメントモード型およびデプレションモード型のワイドバンドギャップ半導体ＪＦＥＴのためのゲートドライバ」拒絶査定不服審判事件〔平成２２年１１月１８日国際公開、ＷＯ２０１０／１３２４６０、平成２４年１１月　１日国内公表、特表２０１２−５２７１７８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は，２０１０年５月１１日（パリ条約による優先権主張外国庁受理２００９年５月１１日，米国）を国際出願日とする出願であって，平成２５年１１月２２日付けで拒絶理由が通知され，平成２６年４月２１日に意見書が提出されるとともに手続補正がなされたが，同年１０月７日付けで拒絶査定がなされ，これに対し，平成２７年３月３日に拒絶査定に対する審判が請求されるとともに，同日付けで手続補正書が提出されたものである。
　本願の請求項１に係る発明（以下，「本願発明」という。）は，平成２７年３月３日に提出された手続補正書により補正された特許請求の範囲の請求項１に記載された以下のとおりのものと認められる。なお，上記手続補正書により補正されたのは請求項２及び４のみであり，請求項１は当該補正の前後で変更はない。
（本願発明）
「　ゲート，ソースおよびドレインを有する接合形電界効果トランジスタ（ＪＦＥＴ）を駆動するための２段ゲートドライバ回路であって，
　前記２段ゲートドライバ回路は，
　前記接合形電界効果トランジスタのスイッチングと同期する入力制御パルス信号を受け取るための入力部，
　前記接合形電界効果トランジスタのターンオンステージの少なくとも一部の間にゲートに荷電する電流を，入力制御パルス信号に応じて与える第１ターンオン回路であって，前記電流は前方のゲート電流よりも比較的高い，第１ターンオン回路，
前記接合形電界効果トランジスタの少なくとも導電状態の間に，前記接合形電界効果トランジスタに前方のゲート電流を，入力制御パルス信号に応じて与える第２ターンオン回路，および，
　プルダウン回路，を有し，
　第１ターンオン回路，第２ターンオン回路およびプルダウン回路は，入力部とＪＦＥＴのゲートとの間で並列に電気的に接続され，
　接合形電界効果トランジスタのターンオンステージの少なくとも一部の間にゲートに荷電する電流は，前方のゲート電流が第２のターンオン回路によって与えられる間に終わるパルスであり，
　第１ターンオン回路は，前記入力制御パルス信号と同期する対応する制御パルス信号を発生させることによって，前記入力制御パルス信号の供給に反応するパルス発生器であって，発生した制御パルス信号は，ＪＦＥＴからのフィードバック信号に従って自動的に調整可能な，第１のパルス持続時間を有する前記パルス発生器を含む，ことを特徴とする前記２段ゲートドライバ回路。」
　なお，平成２７年３月３日付け手続補正書による補正は，請求項２において，第１のスイッチＳ１のソースがＪＦＥＴの
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２．引用発明と周知技術
（１）引用発明
　原査定における拒絶理由に引用された米国特許出願公開第２００５／０２５８４５８号明細書（平成１７年１１月２４日公開。以下「引用文献１」という。）には，「JFET driver circuit and JFET driving method 」（仮訳：ＪＦＥＴ駆動回路及びＪＦＥＴ駆動方法）として，図２，図３とともに以下の事項が記載されている。
「[0030] FIG. 2 shows a JFET driver circuit 200 according to the present invention, which comprises two current sources 206 and 208 coupled with a standby power VSB for generating a high current I1 and a low current I2 respectively, two PMOSFETs 210 and 212 coupled between the current sources 206 and 208 and a gate of a depletion type JFET 202 respectively, to serve as switches for switching the high current I1 and the low current I2 to the gate of the depletion type JFET 202, a PWM driver logic 218 to provide two control signals P1 and P2 upon an input signal INPUT for switching the PMOSFETs 210 and 212 to thereby determine a current IGU, a capacitor 216 serving as a negative charge pump to provide a negative voltage to the gate of the depletion type JFET 202, and an inverter 214 to invert the control signal P2 to produce a control signal P3 coupled to the capacitor 216 for negative voltage pumping. By the JFET driver circuit 200, a JFET driving signal GATE is generated based on the control signal P3 and the current IGU for driving the depletion type JFET 202. In some other embodiments, however, the JFET driver circuit 200 may be applicable for driving an enhancement type JFET 204, as shown by dashed line in FIG. 2.
[0031] FIG. 3 shows a timing diagram of several signals in the circuit of FIG. 2, in which waveform 220 represents the input signal INPUT, waveform 222 represents the control signal P1, waveform 224 represents the control signal P2, waveform 226 represents the control signal P3, waveform 228 represents the current IGU, and waveform 230 represents the JFET driving signal GATE. Referring to FIGS. 2 and 3, at time T1, upon the input signal INPUT, the control signals P1 and P2 transit to low level, thereby turning on the PMOSFETs 210 and 212, and thus the current
　　IGU=I1+I2　　　[EQ-1]
[0032] At the same moment, the control signal P3, produced by inverting the control signal P2 by the inverter 214, transits to high level, such that the JFET driving signal GATE instantly changes to high level of about 0.7V, and therefore the depletion type JFET 202 rapidly turns on. To reduce power dissipation, after the depletion type JFET 202 turns on, the control signal P1 transits to high level, as shown at time T2, so as to turn off the PMOSFET 210, and thus the current
　　IGU=I2　　　　[EQ-2]
[0033] After the depletion type JFET 202 turns on for a period, the control signal P2 transits to high level, as shown at time T3, so as to turn off the PMOSFET 212, and thus the current IGU is zero. Generated by inverting the control signal P2, the control signal P3 transits to low level at time T3, which instantly changes the JFET driving signal GATE from about 0.7V to a negative voltage, and by which the depletion type JFET 202 is maintained at the turn-off state. As shown by this embodiment, two-step pull-up current sourcing and negative charge pumping are used for driving the JFET 202. By using the negative charge pump, there is no leakage issue, and it is therefore easy to hold a negative voltage on the gate of the JFET 202 to promise the JFET 202 at the turn-off state, even though the JFET 202 is a depletion type device. Referring to the waveform 228 of the current IGU, by using a shortly pulsed high sourcing current I1, provided by the current source 206, the JFET 202 is applied with a high pull-up current on its gate and thereby turns on rapidly and efficiently. On the other hand, after the JFET 202 turns on, a continuous low sourcing current I2, provided by the current source 212, is applied on the gate of the JFET 202, and therefore low power dissipation is achieved.」（２頁右欄８行〜３頁左欄１２行）
（仮訳：［００３０］　図２は本発明におけるＪＦＥＴ駆動回路２００を示す。当該回路は，待機電源ＶＳＢに接続され，高電流Ｉ１及び低電流Ｉ２をそれぞれ生成する２つの電流源２０６及び２０８と，
デプレション型ＪＦＥＴ２０２のゲートに供給する高電流Ｉ１及び低電流Ｉ２を切り替えるスイッチとして動作するために，電流源２０６及び２０８とデプレション型ＪＦＥＴ２０２のゲートとの間をそれぞれ接続する，２つのＰＭＯＳＦＥＴ２１０，２１２と，
それによって電流ＩＧＵを決めるように，ＰＭＯＳＦＥＴ２１０及び２１２を切り替えるため，入力信号ＩＮＰＵＴから２つの制御信号Ｐ１及びＰ２を供給するＰＭＷ駆動論理回路２１８と，
デプレション型ＪＦＥＴ２０２のゲートに負電圧を供給する負チャージポンプとして働くコンデンサ２１６と，
負チャージポンプとなるコンデンサ２１６に接続され，制御信号Ｐ２を反転し制御信号Ｐ３を生成するインバータ２１４と，を含んでいる。
ＪＦＥＴ駆動回路２００によって，ＪＦＥＴ駆動信号ＧＡＴＥが，制御信号Ｐ３と電流ＩＧＵに基づき，デプレション型ＪＦＥＴ２０２を駆動するために生成される。しかしながら，他のいくつかの実施例においては，ＪＦＥＴ駆動回路２００は，図２の破線で示されるように，エンハンスメント型ＪＦＥＴ２０４の駆動に適用可能かもしれない。
［００３１］　図３は，図２の回路におけるいくつかの信号のタイミング図を示す。波形２２０は入力信号ＩＮＰＵＴを示し，波形２２２は制御信号Ｐ１を示し，波形２２４は制御信号Ｐ２を示し，波形２２６は制御信号Ｐ３を示し，波形２２８は電流ＩＧＵを示し，そして，波形２３０はＪＦＥＴ駆動信号ＧＡＴＥを示す。図２及び３を参照すると，時間Ｔ１において入力信号ＩＮＰＵＴにより，制御信号Ｐ１及びＰ２は低レベルに変化し，それゆえ，ＰＭＯＳＦＥＴ２１０及び２１２はオンし，したがって，
　　電流ＩＧＵ＝Ｉ１＋Ｉ２　　［ＥＱ−１］
［００３２］　同時に，インバータ２１４によって反転された制御信号Ｐ２によって生成された制御信号Ｐ３は高レベルに変化し，ＪＦＥＴ駆動信号ＧＡＴＥは即座に，高レベルである約０．７Ｖに変化し，それゆえ，デプレション型ＪＦＥＴ２０２は直ちにオンする。電力損を減少するために，デプレション型ＪＦＥＴ２０２がオンした後，制御信号Ｐ１は時間Ｔ２で示されるようにＰＭＯＳＦＥＴ２１０をオフするために高レベルになり，そして，
　　電流ＩＧＵ＝Ｉ２　　　　　［ＥＱ−２］
［００３３］ デプレション型ＪＦＥＴ２０２が一定期間オンした後，時間Ｔ３において示されるように，ＰＭＯＳＦＥＴ２１２をオフするために制御信号Ｐ２が高レベルになり，そして電流ＩＧＵがゼロになる。制御信号Ｐ２を反転することにより生成された制御信号Ｐ３は，時間Ｔ３で低レベルとなり，ＪＦＥＴ駆動信号ＧＡＴＥを即座に約０．７Ｖから負電圧に変化させ，また，それによってデプレション型ＪＦＥＴ２０２はオフ状態に維持される。この実施例によって示されるように，２段階プルアップ電流供給及び負電荷ポンピングがＪＦＥＴ ２０２の駆動に使用される。負電荷ポンプの使用によって，漏れ問題はおきず，それゆえ，たとえＪＦＥＴ２０２がデプレション型装置であっても，ＪＦＥＴ２０２がオフ状態であることが確保されるためにＪＦＥＴ２０２のゲートを負電圧に保持するのは簡単である。電流ＩＧＵの波形２２８を参照すると，電流源２０６によって提供される，短いパルス高電流Ｉ１の使用によって，ＪＦＥＴ２０２はそのゲートに高いプルアップ電流を加えられ，そのため高速かつ効果的にオンする。他方では，ＪＦＥＴ２０２がオンした後，電流源２１２によって供給される，継続的な低電流Ｉ２が，ＪＦＥＴ２０２のゲートに加えられ，それゆえ，低電力損失が達成される。）
　上記摘記事項の記載及び図面並びにこの分野における技術常識を考慮すると，
ａ．上記摘記事項［００３０］段落に「図２は本発明におけるＪＦＥＴ駆動回路２００を示している。当該回路は，待機電源ＶＳＢに接続され，高電流Ｉ１及び低電流Ｉ２をそれぞれ生成する２つの電流源２０６及び２０８と，デプレション型ＪＦＥＴ２０２のゲートに供給する高電流Ｉ１及び低電流Ｉ２・・・」と記載され，また［００３２］段落に「電力損を減少するために，デプレション型ＪＦＥＴ２０２がオンした後，制御信号Ｐ１は時間Ｔ２で示されるようにＰＭＯＳＦＥＴ２１０をオフする・・・」と記載され，これに関連して，図３にはＪＦＥＴを駆動する電流ＩＧＵが，時間Ｔ１〜Ｔ２間では大きく，時間Ｔ２〜Ｔ３間では小さいことが記載されていること。さらに，［００３３］段落に「・・・２段階プルアップ電流供給及び負電荷ポンピングがＪＦＥＴ ２０２の駆動に使用される。」という記載されていることも参照すれば，引用文献１に記載された「ＪＦＥＴ駆動回路２００」はデプレション型ＪＦＥＴ２０２のゲートに２段階の電流を加え駆動するＪＦＥＴ駆動回路ということができる。
ｂ．上記摘記事項［００３１］〜［００３２］段落に，「・・・時間Ｔ１において入力信号ＩＮＰＵＴにより，制御信号Ｐ１及びＰ２は低レベルに変化し，それゆえ，ＰＭＯＳＦＥＴ２１０及び２１２はオンし，・・・同時に，インバータ２１４によって反転された制御信号Ｐ２によって生成された制御信号Ｐ３は高レベルに変化し，ＪＦＥＴ駆動信号ＧＡＴＥは即座に，高レベルである約０．７Ｖに変化し，それゆえ，デプレション型ＪＦＥＴ２０２は直ちにオンする。」と記載されており，また［００３３］段落に「デプレション型ＪＦＥＴ２０２が一定期間オンした後，時間Ｔ３において示されるように，ＰＭＯＳＦＥＴ２１２をオフするために制御信号Ｐ２が高レベルになり，そして電流ＩＧＵがゼロになる。制御信号Ｐ２を反転することにより生成された制御信号Ｐ３は，時間Ｔ３で低レベルとなり，ＪＦＥＴ駆動信号ＧＡＴＥを即座に約０．７Ｖから負電圧に変化させ，また，それによってデプレション型ＪＦＥＴ２０２はオフ状態に維持される。」と記載されていることから，「デプレション型ＪＦＥＴ２０２」は時間Ｔ１でオンし，時間Ｔ３でオフすることが明らかである。そして，図３をみると「入力信号ＩＮＰＵＴ」は時間Ｔ１で立ち下がり，時間Ｔ３で立ち上がる信号である。
　そうしてみると，「デプレション型ＪＦＥＴ２０２」を「入力信号ＩＮＰＵＴ」が低レベルとなるとオンし，高レベルになるとオフするような「入力信号ＩＮＰＵＴ」を「ＪＦＥＴ駆動回路２００」は入力されているということができる。
ｃ．上記摘記事項，及び図３の記載を参照すると，引用文献１では「デプレション型ＪＦＥＴ２０２」がオンしている時間Ｔ１〜Ｔ３の一部の期間である時間Ｔ１〜Ｔ２の期間に，「入力信号ＩＮＰＵＴ」の立ち下がりに応じて「ＰＭＯＳＦＥＴ２１０」がオンし「電流源２０６」からの「高電流Ｉ１」を「デプレション型ＪＦＥＴ２０２」のゲートに加えている。
　そうしてみると，引用文献１において，「電流源２０６」，「ＰＭＯＳＦＥＴ２１０」及び「ＰＭＷ駆動論理回路２１８」からなる構成は，「デプレション型ＪＦＥＴ２０２」のオン期間（時間Ｔ１〜Ｔ３）の一部の期間（時間Ｔ１〜Ｔ２）にゲートに供給する「高電流Ｉ１」を，「入力信号ＩＮＰＵＴ」に応じて与えるものであり，また，「高電流Ｉ１」は「低電流Ｉ２」よりも大きな電流であることは明らかである。
ｄ．また，上記摘記事項の記載と，図３の，特に入力信号ＩＮＰＵＴを表わす波形２２０，制御信号Ｐ２を表わす波形２２４，電流ＩＧＵを表わす波形２２８，そして，ＪＦＥＴ駆動信号ＧＡＴＥを表わす波形２３０を参照すると，引用文献１において「デプレション型ＪＦＥＴ２０２」がオンしている時間Ｔ１〜Ｔ３の期間，「入力信号ＩＮＰＵＴ」の立ち下がりに応じて「ＰＭＯＳＦＥＴ２１２」がオンし「電流源２０８」からの「低電流Ｉ２」を「デプレション型ＪＦＥＴ２０２」のゲートに加えている。
　そうしてみると，引用文献１において，「電流源２０８」と「ＰＭＯＳＦＥＴ２１２」及び「ＰＭＷ駆動論理回路２１８」からなる構成は，「デプレション型ＪＦＥＴ２０２」のオン期間（時間Ｔ１〜Ｔ３）にゲートに供給する「低電流Ｉ２」を，「入力信号ＩＮＰＵＴ」に応じて与えるものである。
ｅ．上記摘記事項の［００３０］段落に「デプレション型ＪＦＥＴ２０２のゲートに負電圧を供給する負チャージポンプとして働くコンデンサ２１６と，負チャージポンプとなるコンデンサ２１６に接続され，制御信号Ｐ２を反転し制御信号Ｐ３を生成するインバータ２１４と，を含む。」と記載され，［００３３］段落に「制御信号Ｐ２を反転することにより生成された制御信号Ｐ３は，時間Ｔ３で低レベルとなり，ＪＦＥＴ駆動信号ＧＡＴＥを即座に約０．７Ｖから負電圧に変化させ，また，それによってデプレション型ＪＦＥＴ２０２はオフ状態に維持される。」と記載されていることから，引用文献１は，「デプレション型ＪＦＥＴ２０２」のゲートに負電圧を供給する「インバータ２１４」と「コンデンサ２１６」及び「ＰＭＷ駆動論理回路２１８」からなる構成を有しているといえる。
ｆ．上記摘記事項によれば，引用文献１において，「電流源２０６」「ＰＭＯＳＦＥＴ２１０」及び「ＰＭＷ駆動論理回路２１８」からなる構成と，「電流源２０８」と「ＰＭＯＳＦＥＴ２１２」及び「ＰＭＷ駆動論理回路２１８」からなる構成と，「インバータ２１４」と「コンデンサ２１６」及び「ＰＭＷ駆動論理回路２１８」からなる構成とは，ともに「入力信号ＩＮＰＵＴ」に応じて「デプレション型ＪＦＥＴ２０２」のゲ−トをそれぞれ独立に制御しており，また図２の回路図を参照しても，「入力信号ＩＮＰＵＴ」が入力される回路部分と「デプレション型ＪＦＥＴ２０２」のゲ−トとの間に並列接続されているといえる。
ｇ．上記摘記事項及び図３によれば，デプレション型ＪＦＥＴ２０２のオン期間（時間Ｔ１〜Ｔ３）の一部の期間（時間Ｔ１〜Ｔ２）にゲートに供給される「高電流Ｉ１」は，「低電流Ｉ２」が終わる時間Ｔ３より前の時間Ｔ２に終わる電流であるといえる。
ｈ．上記摘記事項及び図３によれば，「ＰＷＭ駆動論理回路２１８」は，図３の波形２２０及び２２２から明らかなように入力信号ＩＮＰＵＴの立ち下がりに同期する対応する制御信号Ｐ１を生成している。
　したがって，上記摘記した引用文献１の記載及び図面を総合すると，引用文献１には以下のような発明（以下，「引用発明」という。）が記載されていると認められる。 
（引用発明）
　「デプレション型ＪＦＥＴ２０２のゲートに２段階の電流を加え駆動するＪＦＥＴ駆動回路であって，
　前記ＪＦＥＴ駆動回路は，
　前記デプレション型ＪＦＥＴ２０２を入力信号ＩＮＰＵＴが低レベルとなるとオンし，高レベルになるとオフするような前記入力信号ＩＮＰＵＴが入力され，
　前記デプレション型ＪＦＥＴ２０２のオン期間（時間Ｔ１〜Ｔ３）の一部の期間（時間Ｔ１〜Ｔ２）にゲートに供給する高電流Ｉ１を，入力信号ＩＮＰＵＴに応じて与えるものであり，高電流Ｉ１は低電流Ｉ２よりも大きな電流となっている,電流源２０６，ＰＭＯＳＦＥＴ２１０及びＰＭＷ駆動論理回路２１８からなる構成，
　前記デプレション型ＪＦＥＴ２０２のオン期間（時間Ｔ１〜Ｔ３）に，前記デプレション型ＪＦＥＴ２０２のゲートに前記低電流Ｉ２を前記入力信号ＩＮＰＵＴに応じて与える電流源２０８とＰＭＯＳＦＥＴ２１２及びＰＭＷ駆動論理回路２１８からなる構成，
　前記デプレション型ＪＦＥＴ２０２のゲートに負電圧を供給するインバータ２１４とコンデンサ２１６及びＰＭＷ駆動論理回路２１８からなる構成，を有し，
　前記電流源２０６，前記ＰＭＯＳＦＥＴ２１０及びＰＭＷ駆動論理回路２１８からなる構成と，前記電流源２０８と前記ＰＭＯＳＦＥＴ２１２及びＰＭＷ駆動論理回路２１８からなる構成と，前記インバータ２１４と前記コンデンサ２１６及びＰＭＷ駆動論理回路２１８からなる構成とは，前記入力信号ＩＮＰＵＴが入力される回路部分と前記デプレション型ＪＦＥＴ２０２のゲ−トとの間に並列に接続されており，
　前記デプレション型ＪＦＥＴ２０２のオン期間（時間Ｔ１〜Ｔ３）の一部の期間（時間Ｔ１〜Ｔ２）にゲートに供給される高電流Ｉ１は，低電流Ｉ２が終わる時間Ｔ３より前の時間Ｔ２に終わる電流であり，
　ＰＷＭ駆動論理回路２１８は，入力信号ＩＮＰＵＴに同期する制御信号Ｐ１を生成している，ことを特徴とするＪＦＥＴ駆動回路。」
（２）周知技術
　原査定における拒絶理由に引用された特開平０６−２９１６３１号公報（以下，「引用文献２」という。）には，図１ともに以下の事項が記載されている。
「【００１４】制御回路１からＳＷ１に入力信号Ｓｏｆｆが供与されると，ＳＷ１はオンし第１の抵抗手段３を介してＱ１のゲート端子とエミッタ端子間のゲート容量Ｃｇｅに充電された電荷を放電し，Ｑ１をターンオフする。また，制御回路１からＳＷ２に入力信号Ｓｏｎが供与されると，ＳＷ２はオンし第２の抵抗手段４を介して制御電源Ｖｃｃからゲート容量Ｃｇｅに電荷を充電し，Ｑ１をターンオンする。ここで，第１，第２の抵抗手段３及び４はそれぞれ，Ｑ１のコレクタ端子とエミッタ端子間の電圧（以下コレクタ電圧と呼ぶ）を検出する電圧検出手段５の出力に応じて抵抗値を変化させる。即ち，コレクタ電圧が所定の値未満では，第１，第２の抵抗手段３及び４の抵抗値は低抵抗，コレクタ電圧が所定の値以上では，第１，第２の抵抗手段３及び４の抵抗値は高抵抗に変化させるものとする。この結果，上記Ｑ１のターンオフ，ターンオンの期間中にコレクタ電圧が変化することによって第１，第２の抵抗手段３及び４の抵抗値が変化し，ゲート容量Ｃｇｅから電荷を放電，或いは充電する速度が変化する。ターンオフ時においてはコレクタ電圧は増加することから，第１の抵抗手段が低抵抗から高抵抗に変化しＣｇｅからの電荷の放電は遅くなる。一方，ターンオン時においてはコレクタ電圧は減少することから，第２の抵抗手段が高抵抗から低抵抗に変化しＣｇｅへの電荷の充電は，始めは遅く，コレクタ電圧が所定値以上の期間からは速くなる。」（４頁５欄）
　また，原査定における拒絶理由に引用された特開平０９−０４６２０１号公報（以下，「引用文献３」という。）には，図２及び図３とともに以下の事項が記載されている。
「【００５３】入力端子７にターンオン信号が入力された直後は，ＩＧＢＴ１のコレクタ電圧が高く（図２（６）参照），この間は，ツエナーダイオード１０が導通し，電流が抵抗１１及び１２に流れる。この時抵抗１２に生じる電圧降下によりｎｐｎトランジスタ１３がオンし，論理回路１５へ正の電圧（Ｈｉｇｈレベル）を出力する。
【００５４】この出力電圧が正かつ，入力端子７にオン信号が入力されている期間では，論理回路１５のＡＮＤゲート１５０３により，ｎｐｎトランジスタＱ３にオン信号が伝わり，駆動回路２が動作する。よって，ＩＧＢＴ１のゲートには，駆動回路２により，ゲート抵抗４を通じて電流が供給される。
【００５５】次に，ＩＧＢＴ１のゲート容量が充電され，コレクタ電圧が低下すると，ツエナーダイオード１０には電流が流れなくなる。すると，ｎｐｎトランジスタ１３がオフ状態となり，論理回路１５への出力電圧は０となる。
【００５６】この出力電圧が０かつ，入力端子７にオン信号が加わっている期間では，論理回路１５のＡＮＤゲート１５０１により，ｎｐｎトランジスタＱ６にオン信号が出力され，駆動回路３が動作する。したがって，ＩＧＢＴ１のゲートには，ゲート抵抗４に比較して抵抗値がより小さなゲート抵抗５を通じて，電流が供給される。」（７頁１２欄）
　また，原査定における拒絶理由に引用された特開２００５−１８４８３１号公報（以下，「引用文献４」という。）には，図６とともに以下の事項が記載されている。
「【００２６】
  図６は，本発明の教示の恩恵を受ける回路の別の実施形態を示す。ここでもやはり，２つのドライブ回路６０１，６１８は，ＭＯＳＦＥＴ６０２のゲートに第１と第２のドライブ信号をそれぞれ別々に供給する第１と第２ドライブ回路として機能する。しかしながら，第２の時間期間の開始を決定するのに使用される感知信号は，ゲートドライブ制御及びセレクタ回路６０９から接続６１７を介してＭＯＳＦＥＴ６０２のドレイン６１３に接続されている。図４Ｂに関して，これはまた，ＭＯＳＦＥＴ６０２両端の電圧の１時間期間にわたるＭＯＳＦＥＴ６０２両端の電圧降下の急激な変化（ｄｖ／ｄｔ）の遷移４１５が終わった時間，或いは，ＭＯＳＦＥＴ６０２両端の電圧がｄｖ／ｄｔ遷移４１５後に電圧閾値まで低下するか又はこれに達した時間を検出する１つの方法であることが分かる。この点で，本発明の教示によってＭＯＳＦＥＴ６０２両端の電圧が特性４０６ではなく特性４０５に従うのを確実にするのは，第２の時間期間４０７を開始する正確な時間である。」（７〜８頁）
　そうしてみると，上記引用文献２〜４の摘記事項は，いずれも出力トランジスタの出力側からのフィードバックにより，出力トランジスタの導通状態に応じて，ゲートに加える電流や電圧を変更し，駆動能力を制御するものである。そして，これは駆動能力を切り替えるタイミングを出力トランジスタの導通状態に応じて自動的に調整しているということもできる。したがって，上記引用文献２〜４の摘記事項から以下の事項が周知技術であると認められる。
（周知技術）
「ゲートドライバ回路一般において，出力トランジスタからのフィードバック信号に従って，駆動能力を切り換えるタイミングを自動的に調整する技術。」
３．対比
　本願発明を引用発明と対比すると，
（ａ）引用発明の「デプレション型ＪＦＥＴ２０２」において，「ＪＦＥＴ」が接合型電界効果トランジスタを意味しており，またＪＦＥＴが，ゲート，ソースおよびドレインを有することは技術常識である。さらに，本願明細書の【０００２】段落に「本発明は・・・エンハンスメントモード型およびデプレションモード型のワイドバンドギャップ半導体ＪＦＥＴのためのｎチャネルの接合形電界効果トランジスタ（ＪＦＥＴ）ベースのゲートドライバに関する。」と記載されているから，本願発明の「接合形電界効果トランジスタ（ＪＦＥＴ）」にはデプレション型も含まれると考えるのが自然である。そうすると，引用発明の「デプレション型ＪＦＥＴ２０２」は，本願発明の「接合形電界効果トランジスタ（ＪＦＥＴ）」に相当する。
（ｂ）引用発明の「デプレション型ＪＦＥＴ２０２のゲートに２段階の電流を加え駆動するＪＦＥＴ駆動回路」は，上記（ａ）で検討したように，「デプレション型ＪＦＥＴ２０２」が，本願発明の「接合形電界効果トランジスタ（ＪＦＥＴ）」に相当し，また２段階の電流をゲートに加えて駆動しているから，後述する点で相違はするものの，本願発明の「接合形電界効果トランジスタ（ＪＦＥＴ）を駆動するための２段ゲートドライバ回路」に対応する。
（ｃ）引用発明の「入力信号ＩＮＰＵＴ」は「ＪＦＥＴ駆動回路」に入力される信号であり，これに基づいて「デプレション型ＪＦＥＴ２０２」の制御が行われるから，この点で本願発明の「入力制御パルス信号」に相当する。
　本願発明の「前記接合形電界効果トランジスタのスイッチングと同期する入力制御パルス信号」という記載に用いられている「同期」という用語は，広範な意味を有するものであるが，本願明細書及び図面を参照すると，本願図１０及びこれに関連する明細書の記載によれば，入力Ｖｉｎの立ち上がりによってＪＦＥＴがオンするように制御され，入力Ｖｉｎの立ち下がりによってＪＦＥＴがオフするように制御されているから，少なくともこのような入力信号とＪＦＥＴの動作の関係を本願発明における「同期」という用語が意味しているものと解される。
　そこで，引用発明の「前記デプレション型ＪＦＥＴ２０２を入力信号ＩＮＰＵＴが低レベルとなるとオンし，高レベルになるとオフする」構成と，本願発明の「前記接合形電界効果トランジスタのスイッチングと同期する入力制御パルス信号」という構成とを対比すると，前述した「同期」という用語に関する検討を踏まえれば，入力制御パルス信号の立ち上がりと立ち下がりに対する接合形電界効果トランジスタのオン・オフ動作が逆になっているものの，入力制御パルス信号の立ち上がりと立ち下がりに対応して接合形電界効果トランジスタのオン・オフ動作が行われるという点では，両者は共通している。
　また，引用発明ではＪＦＥＴ駆動回路に入力信号ＩＮＰＵＴが入力されることから，ＪＦＥＴ駆動回路には入力信号ＩＮＰＵＴが入力される回路部分を有することは明らかであり，これを本願発明のように「入力部」と称することは任意である。
（ｄ）引用発明の「前記デプレション型ＪＦＥＴ２０２のオン期間」はデプレション型ＪＦＥＴ２０２がオンしている期間を意味するから，本願発明の「前記接合形電界効果トランジスタのターンオンステージ」に相当する。そして，引用発明の「一部の期間（時間Ｔ１〜Ｔ２）」は，「前記デプレション型ＪＦＥＴ２０２のオン期間」の一部の期間であるから，本願発明の「前記接合形電界効果トランジスタのターンオンステージ」の一部の期間を示す，本願発明の「一部の間」に相当する。
　また，引用発明の「前記デプレション型ＪＦＥＴ２０２のオン期間（時間Ｔ１〜Ｔ３）の一部の期間（時間Ｔ１〜Ｔ２）にゲートに供給する高電流Ｉ１」は，「低電流Ｉ２」よりも大きな電流であるが，これは低電流Ｉ２よりも「比較的高い」電流であるということと実質的に相違するものではなく，かつ後述するように引用発明の「低電流Ｉ２」は本願発明の「前方のゲート電流」に相当するから，上記した引用発明の高電流Ｉ１は，本願発明の「前記接合形電界効果トランジスタのターンオンステージの少なくとも一部の間にゲートに荷電する電流」であり，「前方のゲート電流よりも比較的高い」電流に相当する。
　そうすると，引用発明の「高電流Ｉ１を，入力信号ＩＮＰＵＴに応じて与える」「電流源２０６，ＰＭＯＳＦＥＴ２１０及びＰＭＷ駆動論理回路２１８からなる構成」が，本願発明の「ゲートに荷電する電流を，入力制御パルス信号に応じて与える」「第１ターンオン回路」に相当する。
（ｅ）引用発明の「前記デプレション型ＪＦＥＴ２０２のオン期間（時間Ｔ１〜Ｔ３）」は，本願発明の「前記接合形電界効果トランジスタの少なくとも導電状態の間」に相当する。
　また，引用発明の「低電流Ｉ２」は，デプレション型ＪＦＥＴ２０２のオン期間にわたってゲートに供給され，デプレション型ＪＦＥＴ２０２をオン状態に保持する電流である。一方，本願発明の「前方のゲート電流」も本願明細書【００２２】段落に「定常状態の伝導中のＪＦＥＴのゲートをオーバードライブしないようにするために、＋３．０Ｖ以下の正のゲートソースバイアスが印加されることが推奨される。・・・ｂ．ＶＧＳ＝所望のＪＦＥＴゲート−ソース電圧　ｃ．ＩＧＦＷＤ＝所望のゲート−ソース電圧でのゲート−ソースダイオード電流。」と記載されていることから，ＪＦＥＴを定常状態でＯＮ（伝導中）状態に保持するためのＩＧＦＷＤであると解するのが自然である。そして，引用発明の「低電流Ｉ２」も本願発明の「前方のゲート電流」も，ＪＦＥＴをオーバードライブする電流より小さくなっている点でも共通するから，引用発明の「低電流Ｉ２」は本願発明の「前方のゲート電流」に対応する。
　そうすると，引用発明の「低電流Ｉ２」を「入力信号ＩＮＰＵＴ」に応じて与える「電流源２０８とＰＭＯＳＦＥＴ２１２及びＰＭＷ駆動論理回路２１８からなる構成」が，本願発明の「前方のゲート電流を，入力制御パルス信号に応じて与える第２ターンオン回路」に相当する。
（ｆ）引用発明の「インバータ２１４とコンデンサ２１６及びＰＭＷ駆動論理回路２１８からなる構成」は「デプレション型ＪＦＥＴ２０２のゲートに負電圧を供給する」から本願発明の「プルダウン回路」に相当する。
（ｇ）引用発明の「前記デプレション型ＪＦＥＴ２０２のオン期間（時間Ｔ１〜Ｔ３）の一部の期間（時間Ｔ１〜Ｔ２）にゲートに供給される高電流Ｉ１」は，「低電流Ｉ２が終わる時間Ｔ３より前の時間Ｔ２に終わる電流である」から，「高電流Ｉ１」は「低電流Ｉ２」が供給されている間に終わる電流である。そして，「高電流Ｉ１」は，供給される時間が短く，引用文献１の図３の波形２２８における時間Ｔ１〜Ｔ２間の波形の形状をみても，パルスと称することができるものである。そうすると，引用発明の「前記デプレション型ＪＦＥＴ２０２のオン期間（時間Ｔ１〜Ｔ３）の一部の期間（時間Ｔ１〜Ｔ２）にゲートに供給される高電流Ｉ１は，低電流Ｉ２が終わる時間Ｔ３より前の時間Ｔ２に終わる電流である」という構成は，本願発明の「接合形電界効果トランジスタのターンオンステージの少なくとも一部の間にゲートに荷電する電流は，前方のゲート電流が第２のターンオン回路によって与えられる間に終わるパルスであ」るという構成に相当する。
（ｈ）引用発明においては，本願発明の「第１ターンオン回路は，前記入力制御パルス信号と同期する対応する制御パルス信号を発生させることによって，前記入力制御パルス信号の供給に反応するパルス発生器」に相当する構成を明示的に有していないが，引用発明における「ＰＷＭ駆動論理回路２１８」は，「入力信号ＩＮＰＵＴ」に反応して同期する対応する「制御信号Ｐ１」を生成しているから，この点で本願発明の「パルス発生器」に相当する構成を有しているといえる。
　したがって，本願発明と引用発明は以下の点で一致ないし相違するものと認められる。
（一致点）
「　ゲート，ソースおよびドレインを有する接合形電界効果トランジスタ（ＪＦＥＴ）を駆動するための２段ゲートドライバ回路であって，
　前記２段ゲートドライバ回路は，
　その立ち上がりと立ち下がりに対応して前記接合形電界効果トランジスタのオン・オフ動作が行われる入力制御パルス信号を受け取るための入力部，
　前記接合形電界効果トランジスタのターンオンステージの少なくとも一部の間にゲートに荷電する電流を，入力制御パルス信号に応じて与える第１ターンオン回路であって，前記電流は前方のゲート電流よりも比較的高い，第１ターンオン回路，
前記接合形電界効果トランジスタの少なくとも導電状態の間に，前記接合形電界効果トランジスタに前方のゲート電流を，入力制御パルス信号に応じて与える第２ターンオン回路，
　プルダウン回路，を有し，
　第１ターンオン回路，第２ターンオン回路およびプルダウン回路は，入力部とＪＦＥＴのゲートとの間で並列に電気的に接続され，
　接合形電界効果トランジスタのターンオンステージの少なくとも一部の間にゲートに荷電する電流は，前方のゲート電流が第２のターンオン回路によって与えられる間に終わるパルスであり，
　第１ターンオン回路は，前記入力制御パルス信号と同期する対応する制御パルス信号を発生させることによって，前記入力制御パルス信号の供給に反応するパルス発生器を含む，ことを特徴とする前記２段ゲートドライバ回路。」
（相違点１）
　一致点とした「その立ち上がりと立ち下がりに対応して接合形電界効果トランジスタのオン・オフ動作が行われる入力制御パルス信号」に関して，本願発明では接合形電界効果トランジスタのスイッチングと入力制御パルス信号が同期するから，入力制御パルス信号の立ち上がりで接合形電界効果トランジスタがオンし，立ち下がりでオフするように制御されるのに対して，引用発明では入力制御パルス信号に対する接合形電界効果トランジスタのオン・オフの関係が逆になっている点。
（相違点２）
　本願発明の「パルス発生器」は，これにより「発生した制御パルス信号は，ＪＦＥＴからのフィードバック信号に従って自動的に調整可能な，第１のパルス持続時間を有する」のに対して，引用発明は，このようなフィードバック信号に従って自動的に調整する構成を有しない点。
４．当審の判断 
　まず（相違点１）について検討する。
　電界効果トランジスタを駆動するドライバ回路に入力される信号と，駆動される電界効果トランジスタのオン・オフとの関係は，例えばドライバ回路内においてインバータにより信号が反転される回数や，駆動される電界効果トランジスタがＮチャネル型か，あるいはＰチャネル型かに依存するものである。
　そうしてみると，引用発明においても，ドライバ回路の構成や電界効果トランジスタのチャネル型（Ｎチャネル／Ｐチャネル）に応じて，本願発明のように，入力制御パルス信号の立ち上がりで接合形電界効果トランジスタがオンし，立ち下がりでオフするように構成することも，当業者が適宜設計できる程度の事項にすぎない。
　次に（相違点２）について検討する。
　引用文献１の［００３２］段落（上記「２．」の「（１）引用発明」の摘記事項を参照。）に「・・・デプレション型ＪＦＥＴ２０２は直ちにオンする。電力損を減少するために，デプレション型ＪＦＥＴ２０２がオンした後，制御信号Ｐ１は時間Ｔ２で示されるようにＰＭＯＳＦＥＴ２１０をオフするために高レベルにな」ることが記載されている。
　そうしてみると，上記引用した記載をみれば，電力損を減少させるためには，デプレション型ＪＦＥＴ２０２がオンした後の，可能な限り早いタイミングでＰＭＯＳＦＥＴ２１０をオフし高電流Ｉ１を遮断することが有用であることは当業者にとって自明な事項にすぎない。
　一方，上記「２．」の「（２）周知技術」において検討したように「ゲートドライバ回路一般において，出力トランジスタからのフィードバック信号に従って，駆動能力を切り換えるタイミングを自動的に調整する技術。」は周知技術である。そうしてみると，引用発明において，電力損を減少させるために，デプレション型ＪＦＥＴ２０２がオンしたタイミングを，フィードバック信号として駆動回路に伝え，ＰＭＯＳＦＥＴ２１０をオフし高電流Ｉ１を遮断する構成，換言すれば，高電流Ｉ１の持続時間を制御するように構成することは，引用発明に上記周知技術を適用することにより当業者が容易に想到できた事項にすぎない。
　したがって，相違点２とした本願発明の構成は引用発明と周知技術から容易に発明をすることができたものである。
　そして，本願発明が奏する効果も，引用発明及び周知技術から，当業者が容易に予測できる範囲内のものである。
５．むすび
　以上のとおり，本願の特許請求の範囲の請求項１に係る発明は，引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　したがって，本願は，他の請求項について検討するまでもなく，拒絶すべきものである。
　よって，結論のとおり審決する。