(57)【要約】本発明の発振器では、増幅素子として含まれる電界効果トランジスタ（１２），（１３）が、半導体基板上に形成されたボディ領域と、前記ボディ領域上に形成された前記ボディ領域とは異なる導電型のソース領域およびドレイン領域と、前記ソース領域およびドレイン領域間に形成された埋め込みチャネル層と、前記埋め込みチャネル層の上方にゲート絶縁膜を介して形成されたゲート電極とを有した埋め込みチャネル型トランジスタであり、かつ前記ボディ領域と電気的に接続されたボディ端子（ｂ１２）、（ｂ１３）が電源電位（Ｖｄｄ）が与えられる電源配線に接続されている。【特許請求の範囲】
【請求項１】
第１の電源配線と該第１の電源配線との間に電源電圧が印加される第２の電源配線と、共振回路と、それぞれのソース領域同士が電気的に接続されそれぞれのドレイン領域が前記共振回路に電気的に接続されるとともに互いに差動対接続された一対の第１および第２の電界効果トランジスタと、前記第１および第２の電界効果トランジスタのソース領域同士が電気的に接続された部分と前記第２の電源配線との間に接続された電流源とを備え、
前記第１および第２の電界効果トランジスタはそれぞれ、半導体基板上に形成された第１導電型のボディ領域と、前記ボディ領域上に形成された第２導電型の前記ソース領域およびドレイン領域と、前記ソース領域およびドレイン領域間に形成された埋め込みチャネル層と、前記埋め込みチャネル層の上方にゲート絶縁膜を介して形成されたゲート電極とを有した埋め込みチャネル型トランジスタであり、かつ前記ボディ領域と電気的に接続されたボディ端子が設けられており、
前記第２の電源配線の電位と前記ボディ端子に与えられるボディ電位との間の電圧と、前記電流源による電圧降下との差の電圧が、前記第１および第２の電界効果トランジスタそれぞれの前記ソース領域と前記ボディ領域間の半導体接合に対し順方向に印加され、かつ前記半導体接合の拡散電位差以下となるように、前記ボディ端子に前記ボディ電位を与えるボディ電位付与回路が設けられた、発振器。
【請求項２】
第１導電型がｎ型であり、第２導電型がｐ型であり、前記第１および第２の電界効果トランジスタがｐチャネル型電界効果トランジスタであり、
前記第１の電源配線が低電位側電源配線で、前記第２の電源配線が高電位側電源配線であり、
前記ボディ電位付与回路は前記ボディ端子を前記低電位側電源配線に接続する配線である、請求項１に記載の発振器。
【請求項３】
第１導電型がｐ型であり、第２導電型がｎ型であり、前記第１および第２の電界効果トランジスタがｎチャネル型電界効果トランジスタであり、
前記第１の電源配線が高電位側電源配線で、前記第２の電源配線が低電位側電源配線であり、
前記ボディ電位付与回路は前記ボディ端子を前記高電位側電源配線に接続する配線である、請求項１に記載の発振器。
【請求項４】
それぞれのソース領域が前記高電位側電源配線に電気的に接続されそれぞれのドレイン領域が前記共振回路に電気的に接続されるとともに互いに差動対接続された一対の第１および第２のｐチャネル型電界効果トランジスタが設けられ、
前記第１および第２のｐチャネル型電界効果トランジスタはそれぞれ、前記半導体基板上に形成されたｎ型のボディ領域と、前記ボディ領域上に形成されたｐ型の前記ソース領域およびドレイン領域と、前記ソース領域およびドレイン領域間に形成された埋め込みチャネル層と、前記埋め込みチャネル層の上方にゲート絶縁膜を介して形成されたゲート電極とを有した埋め込みチャネル型トランジスタであり、かつ前記ボディ領域と電気的に接続されたボディ端子が設けられ、前記ボディ端子が前記低電位側電源配線に接続されており、
前記電源電圧が、前記第１および第２のｐチャネル型電界効果トランジスタそれぞれの前記ソース領域と前記ボディ領域間の半導体接合に対し順方向に印加され、かつ前記半導体接合の拡散電位差以下である、請求項３に記載の発振器。
【請求項５】
第１導電型がｎ型であり、第２導電型がｐ型であり、前記第１および第２の電界効果トランジスタがｐチャネル型電界効果トランジスタであり、
前記第１の電源配線が低電位側電源配線で、前記第２の電源配線が高電位側電源配線であり、
前記ボディ電位付与回路は、前記高電位側電源配線と前記低電位側電源配線との間に接続され、前記電源電圧を分圧した電圧に相当する電位を前記ボディ電位としてそれぞれの前記ボディ端子に与える回路である、請求項１に記載の発振器。
【請求項６】
第１導電型がｐ型であり、第２導電型がｎ型であり、前記第１および第２の電界効果トランジスタがｎチャネル型電界効果トランジスタであり、
前記第１の電源配線が高電位側電源配線で、前記第２の電源配線が低電位側電源配線であり、
前記ボディ電位付与回路は、前記高電位側電源配線と前記低電位側電源配線との間に接続され、前記電源電圧を分圧した電圧に相当する電位を前記ボディ電位としてそれぞれの前記ボディ端子に与える回路である、請求項１に記載の発振器。
【請求項７】
それぞれのソース領域が前記高電位側電源配線に電気的に接続されそれぞれのドレイン領域が前記共振回路に電気的に接続されるとともに互いに差動対接続された一対の第１および第２のｐチャネル型電界効果トランジスタが設けられ、
前記第１および第２のｐチャネル型電界効果トランジスタはそれぞれ、前記半導体基板上に形成されたｎ型のボディ領域と、前記ボディ領域上に形成されたｐ型の前記ソース領域およびドレイン領域と、前記ソース領域およびドレイン領域間に形成された埋め込みチャネル層と、前記埋め込みチャネル層の上方にゲート絶縁膜を介して形成されたゲート電極とを有した埋め込みチャネル型トランジスタであり、かつ前記ボディ領域と電気的に接続されたボディ端子が設けられ、
前記高電位側電源配線と低電位側電源配線との間に接続され、前記電源電圧を分圧した電圧に相当する電位を前記第１および第２のｐチャネル型電界効果トランジスタそれぞれの前記ボディ端子に与える分圧回路が設けられ、
前記高電位側電源配線の電位と、前記分圧回路から前記第１および第２のｐチャネル型電界効果トランジスタそれぞれの前記ボディ端子に与えられる電位との差の電圧が、前記第１および第２のｐチャネル型電界効果トランジスタそれぞれの前記ソース領域と前記ボディ領域間の半導体接合に対し順方向に印加され、かつ前記半導体接合の拡散電位差以下である、請求項６に記載の発振器。
【請求項８】
前記半導体基板はシリコンを主とする基板であり、前記ｐチャネル型電界効果トランジスタは、ＳｉＧｅ層またはＳｉＧｅＣ層により前記埋め込みチャネル層が形成された、請求項２または５に記載の発振器。
【請求項９】
前記半導体基板はシリコンを主とする基板であり、前記ｎチャネル型電界効果トランジスタは、ＳｉＣ層またはＳｉＧｅＣ層により前記埋め込みチャネル層が形成された、請求項３または６に記載の発振器。
【請求項１０】
前記半導体基板はシリコンを主とする基板であり、前記ｐチャネル型電界効果トランジスタは、ＳｉＧｅ層またはＳｉＧｅＣ層により前記埋め込みチャネル層が形成され、前記ｎチャネル型電界効果トランジスタは、ＳｉＣ層またはＳｉＧｅＣ層により前記埋め込みチャネル層が形成された、請求項４または７に記載の発振器。
【請求項１１】
前記ゲート絶縁膜から前記埋め込みチャネル層までの距離を、０ｎｍより長く、５ｎｍより短くした、請求項８〜１０のいずれかに記載の発振器。
【請求項１２】
前記ゲート絶縁膜から前記埋め込みチャネル層までの距離を、０．５ｎｍより長く、３ｎｍより短くした、請求項８〜１０のいずれかに記載の発振器。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、電界効果トランジスタ（ＭＯＳＦＥＴ）を構成要素に含む発振器に関する。
【背景技術】
【０００２】  近年、携帯電話および近距離無線通信が広く普及しているが、このような通信網の送信機及び受信機では、発振器が不可欠な構成要素である。特に安価で高機能な発振器を実現するため、半導体基板上にトランジスタ、インダクタ、容量、抵抗を集積化した半導体集積回路が用いられる。このような発振回路を含む半導体集積回路では、バイポーラトランジスタとＣＭＯＳ回路の集積化が可能なＢｉ−ＣＭＯＳプロセスを用いることで、アナログ回路部分はバイポーラトランジスタを用いて構成し、メモリなどのデジタル回路部分はＣＭＯＳを用いて集積回路を構成してきた。しかしながら、半導体加工技術の進展により微細化が進み、電界効果トランジスタにおいてもバイポーラトランジスタと同程度の高周波特性を実現できるようになってきた。そこで最近では、アナログ回路部分においても電界効果トランジスタを用いたアナログＣＭＯＳが注目されている（たとえば非特許文献１参照）。アナログＣＭＯＳは、Ｂｉ−ＣＭＯＳに比べてプロセスが単純なため安価であるという利点がある。【０００３】  電界効果トランジスタを発振器に用いた例として、クロスカップル型ｎＭＯＳＦＥＴ差動発振器の従来例を図２１（ａ）に示す。この例では、インダクタ３０、３１および容量３３、３４によって共振器（ＬＣ共振器）を構成し、一対の差動型に接続された表面チャネル型のｎＭＯＳＦＥＴ１０、１１が増幅器を構成している。インダクタ３０、３１にはスパイラルインダクタが一般に用いられる。容量３３、３４には、ＭＯＳ容量やＭＩＭ（ｍｅｔａｌ  ｉｎｓｕｌａｔｏｒ  ｍｅｔａｌ）容量が用いられる。Ｖｄｄは電源電圧、Ｖｏｕｔは発振出力信号である。図２１（ｄ）は、クロスカップル型ｎＭＯＳＦＥＴ差動発振器を、より一般的に示したものである。共振回路部分の構成は何通りも考えられるため、ここではＬＣ共振回路３７で表現している。本発振器では、発振周波数はＬＣ共振回路３７の共振周波数によって決まり、ＬＣ共振回路３７での損失を補うように差動型に接続されたｎＭＯＳＦＥＴ１０，１１が増幅器として働く。回路の動作電流は電流源３６によって決定される。同様に、表面チャネル型のｐＭＯＳＦＥＴを増幅トランジスタに用いたクロスカップル型ｐＭＯＳＦＥＴ差動発振器の従来例を図２１（ｂ）に示す。また、より一般的なクロスカップル型ｐＭＯＳＦＥＴ差動発振器を図２１（ｅ）に示す。【０００４】  また、図２１（ｃ）に示すように、表面チャネル型ｎＭＯＳＦＥＴと表面チャネル型ｐＭＯＳＦＥＴを用いたクロスカップル型ＣＭＯＳ差動発振器も用いられる。この例では、インダクタ３２および容量３５によって共振器（ＬＣ共振器）を構成し、表面チャネル型のｎＭＯＳＦＥＴ１０、１１およびｐＭＯＳＦＥＴ２０、２１が増幅器を構成している。より一般的には図２１（ｆ）のような構成とすることで、クロスカップル型ＣＭＯＳ差動発振器を実現できる。【０００５】  図２１（ａ），（ｄ）及び図２１（ｂ），（ｅ）に示したように、単一の極性（ｎＭＯＳＦＥＴのみ、もしくはｐＭＯＳＦＥＴのみ）のトランジスタを用いて構成されたクロスカップル型差動発振器では、電源電圧をＶｄｄとした場合、その最大電圧振幅は２×Ｖｄｄとなる。また、���２１（ｃ），（ｆ）に示したように、クロスカップル型ＣＭＯＳ差動発振器は、ｎＭＯＳＦＥＴのみやｐＭＯＳＦＥＴのみのように単一の極性のＭＯＳＦＥＴを用いて構成した場合に比べて電流の利用効率が高いという利点があるが、最大電圧振幅がＶｄｄになってしまうという欠点もある。このように、電界効果トランジスタを用いた発振器が従来技術として用いられている。【０００６】  また、電界効果トランジスタを用いた発振器の他の例を図２２〜図２４に示す。図２２は、従来の３段シングルエンド型リング発振器の回路構成を示す回路図であり、図２２（ａ）はｎＭＯＳＦＥＴを用いた場合の構成を、図２２（ｂ）はｐＭＯＳＦＥＴを用いた場合の構成を、図２２（ｃ）はｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを用いた場合の構成を示す。図２２において、ＭＮ１〜ＭＮ３はｎＭＯＳＦＥＴ、ＭＰ１〜ＭＰ３はｐＭＯＳＦＥＴ、Ｃ１〜Ｃ３は容量、Ｒ１〜Ｒ３は抵抗であり、図２２の例ではトランジスタの段数が３段である３段シングルエンド型を示したが、トランジスタの段数が奇数であればよく、一般的には３段もしくは５段が多く用いられる。【０００７】  図２３は、従来の差動型リング発振器の回路構成を示す回路図であり、図２３（ａ）はｎＭＯＳＦＥＴを用いた場合の構成を、図２３（ｂ）はｐＭＯＳＦＥＴを用いた場合の構成を、図２３（ｃ）はｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを用いた場合の構成を示す。図２３において、ＭＮ１〜ＭＮ６はｎＭＯＳＦＥＴ、ＭＰ１〜ＭＰ６はｐＭＯＳＦＥＴ、Ｒ１〜Ｒ６は抵抗、Ｉ１〜Ｉ３は電流源である。図２３の例ではトランジスタ対の段数が３段である差動型３段リング発振器を示したが、トランジスタの段数はループ内のトータルの反転数が奇数であれば発振する。従って、差動型ではリング発振器の段数は奇数でも偶数でもよく、その段数は速度や消費電力などの様々な要求条件から決定されるが、一般的には３段〜５段が多く用いられる。【０００８】  図２４（ａ）、（ｂ）は、従来のコルピッツ発振器の回路構成を示す回路図であり、図２４（ａ）はｎＭＯＳＦＥＴを用いた場合の構成を、図２４（ｂ）はｐＭＯＳＦＥＴを用いた場合の構成を示し、ＭＮ１はｎＭＯＳＦＥＴ、ＭＰ１はｐＭＯＳＦＥＴ、Ｌ１はインダクタ、Ｃ１，Ｃ２は容量、Ｉ１は電流源である。また、図２４（ｃ）、（ｄ）は、従来のハートレー発振器の回路構成を示す回路図であり、図２４（ｃ）はｎＭＯＳＦＥＴを用いた場合の構成を、図２４（ｄ）はｐＭＯＳＦＥＴを用いた場合の構成を示し、ＭＮ１はｎＭＯＳＦＥＴ、ＭＰ１はｐＭＯＳＦＥＴ、Ｌ１，Ｌ２はインダクタ、Ｃ１は容量、Ｉ１は電流源である。【０００９】  高周波アナログ回路では低周波ノイズ（１／ｆノイズ）特性が重要な設計要素となっている。図２５（ａ）はバイポーラトランジスタおよび表面チャネル型のｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴの低周波ノイズ特性を、図２５（ｂ）は発振器のノイズ特性（位相雑音特性）を示す。例えば図２５（ａ）に示すような低周波ノイズ特性をもつトランジスタを発振器に用いた場合、発振器内部で低周波ノイズ成分がアップコンバートされ、所望帯域の側帯部分に位相雑音として現れるため、発振器全体のノイズ特性は図２５（ｂ）のようになる。図に示す��うに、トランジスタの低周波成分（１／ｆ）はアップコンバートされ１／ｆ３特性として現れる（図２５（ａ）のＳ１の部分が図２５（ｂ）のＳ２の部分に対応する）。このように、トランジスタの低周波雑音によって生じる１／ｆ３位相雑音は、所望波成分に近いほど非常に大きな位相雑音として現れるため、帯域幅が狭い通信方式においては隣接チャネルへの干渉を生じるため、特に低減が求められている。従って、発振器に用いられるトランジスタには良好な低周波ノイズ特性が要求される。しかしながら一般に広く用いられている表面チャネル型のｎＭＯＳＦＥＴの低周波ノイズはバイポーラトランジスタに比べて１００倍程度も悪く、表面チャネル型のｐＭＯＳＦＥＴでもバイポーラトランジスタに比べて１０倍程度悪い（図２５（ａ）参照）。そこで、低周波ノイズ特性が比較的良好な埋め込みチャネル型ＭＯＳＦＥＴを用いたアナログ集積回路が提案されている（たとえば特許文献１、特許文献２参照）。
【特許文献１】特許第３２８２３７５号公報
【特許文献２】特開２００２−１５１５９９号公報
【非特許文献１】Ｊｒｉ  Ｌｅｅ  ａｎｄ  Ｂｅｈｚａｄ  Ｒａｚａｖｉ，“Ａ  ４０−ＧＨｚ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｄｅｒ  ｉｎ  ０．１８−μｍ  ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ”，Ｓｙｍｐ．ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  ２００３，ｐｐ．２５９−２６２．
【発明の開示】
【発明が解決しようとする課題】
【００１０】  しかしながら埋め込みチャネル型ＭＯＳＦＥＴを用いても、表面チャネル型ＭＯＳＦＥＴに比べて低周波ノイズが１／３〜１／５程度にしか改善しないため、それを用いた発振器も優れたノイズ特性が得られないという問題があった。このような問題は、図２１〜図２４に示すような、ＭＯＳＦＥＴを用いているクロスカップル型差動発振器、リング発振器やコルピッツ発振器およびハートレー発振器について同様に存在する。【００１１】  本発明は上記従来の課題を解決するもので、バイポーラトランジスタの低周波ノイズ特性に匹敵する低周波ノイズ特性を埋め込みチャネル型電界効果トランジスタにて実現し、半導体集積回路に適した安価でかつ雑音の小さい発振器を提供することを目的とする。
【課題を解決するための手段】
【００１２】  上記目的を達成するために、本発明に係る発振器は、第１の電源配線と該第１の電源配線との間に電源電圧が印加される第２の電源配線と、共振回路と、それぞれのソース領域同士が電気的に接続されそれぞれのドレイン領域が前記共振回路に電気的に接続されるとともに互いに差動対接続された一対の第１および第２の電界効果トランジスタと、前記第１および第２の電界効果トランジスタのソース領域同士が電気的に接続された部分と前記第２の電源配線との間に接続された電流源とを備え、前記第１および第２の電界効果トランジスタはそれぞれ、半導体基板上に形成された第１導電型のボディ領域と、前記ボディ領域上に形成された第２導電型の前記ソース領域およびドレイン領域と、前記ソース領域およびドレイン領域間に形成された埋め込みチャネル層と、前記埋め込みチャネル層の上方にゲート絶縁膜を介して形成されたゲート電極とを有した埋め込みチャネル型トランジスタであり、かつ前記ボディ領域と電気的に接続されたボディ端子が設けられており、前記第２の電源配線の電位と前記ボディ端子に与えられるボディ電位との間の電圧と、前記電流源による電圧降下との差の電圧が、前記第１および第２の電界効果トランジスタそれぞれの前記ソース領域と前記ボディ領域間の半導体接合に対し順方向に印加され、かつ前記半導体接合の拡散電位差以下となるように、前記ボディ端子に前記ボディ電位を与えるボディ電位付与回路が設けられている。【００１３】  この構成によれば、第１および第２の電界効果トランジスタとして埋め込みチャネル型の電界効果トランジスタを用い、そのソース領域とボディ領域間の半導体接合（ｐｎ接合）に順方向電圧が印加されるように、ボディ電位付与回路からボディ端子を介してボディ領域にボディ電位を与えることにより、電荷の担い手であるキャリア（例えばｎＭＯＳＦＥＴの場合は電子、ｐＭＯＳＦＥＴの場合は正孔）を埋め込みチャネル層部分にその多くを局在せしめ、低周波ノイズの主たる発生源である寄生チャネル領域のキャリアを減少させることができるのでトランジスタの低周波ノイズが低減し、ノイズ特性が改善された発振器を実現できる。また、ソース領域とボディ領域間の半導体接合に印加される順方向電圧を、拡散電位差以下の電圧とすることにより、ソース領域とボディ領域間に電流が流れるのを防止し、トランジスタ動作の安定性が保てるともに無駄な電力消費が抑えられる。【００１４】  本発明において、第１導電型がｎ型であり、第２導電型がｐ型であり、前記第１および第２の電界効果トランジスタがｐチャネル型電界効果トランジスタであり、前記第１の電源配線が低電位側電源配線で、前記第２の電源配線が高電位側電源配線であり、前記ボディ電位付与回路は前記ボディ端子を前記低電位側電源配線に接続する配線である構成とすることができる。このように、ボディ端子を既存の電源配線に接続することで、ボディ端子に電位を与えるために外部電源を必要とせず、回路規模の小型化を図れる。【００１５】  また、第１導電型がｐ型であり、第２導電型がｎ型であり、前記第１および第２の電界効果トランジスタがｎチャネル型電界効果トランジスタであり、前記第１の電源配線が高電位側電源配線で、���記第２の電源配線が低電位側電源配線であり、前記ボディ電位付与回路は前記ボディ端子を前記高電位側電源配線に接続する配線である構成とすることができる。このように、ボディ端子を既存の電源配線に接続することで、ボディ端子に電位を与えるために外部電源を必要とせず、回路規模の小型化を図れる。【００１６】  この場合、さらに、それぞれのソース領域が前記高電位側電源配線に電気的に接続されそれぞれのドレイン領域が前記共振回路に電気的に接続されるとともに互いに差動対接続された一対の第１および第２のｐチャネル型電界効果トランジスタが設けられ、前記第１および第２のｐチャネル型電界効果トランジスタはそれぞれ、前記半導体基板上に形成されたｎ型のボディ領域と、前記ボディ領域上に形成されたｐ型の前記ソース領域およびドレイン領域と、前記ソース領域およびドレイン領域間に形成された埋め込みチャネル層と、前記埋め込みチャネル層の上方にゲート絶縁膜を介して形成されたゲート電極とを有した埋め込みチャネル型トランジスタであり、かつ前記ボディ領域と電気的に接続されたボディ端子が設けられ、前記ボディ端子が前記低電位側電源配線に接続されており、前記電源電圧が、前記第１および第２のｐチャネル型電界効果トランジスタそれぞれの前記ソース領域と前記ボディ領域間の半導体接合に対し順方向に印加され、かつ前記半導体接合の拡散電位差以下である構成とすることができる。【００１７】  このように、さらに設けられる第１および第２のｐチャネル型電界効果トランジスタとしても、埋め込みチャネル型の電界効果トランジスタを用い、そのソース領域とボディ領域間の半導体接合（ｐｎ接合）に順方向電圧が印加されるようにすることにより、電荷の担い手であるキャリア（正孔）を埋め込みチャネル層部分にその多くを局在せしめ、低周波ノイズの主たる発生源である寄生チャネル領域のキャリアを減少させることができるのでトランジスタの低周波ノイズが低減し、ノイズ特性が改善された発振器を実現できる。また、ソース領域とボディ領域間の半導体接合に印加される順方向電圧を、拡散電位差以下の電圧とすることにより、ソース領域とボディ領域間に電流が流れるのを防止し、トランジスタ動作の安定性が保てるともに無駄な電力消費が抑えられる。また、ｐチャネル型電界効果トランジスタのボディ端子も、既存の電源配線に接続することで、ボディ端子に電位を与えるために外部電源を必要とせず、回路規模の小型化を図れる。【００１８】  また、第１導電型がｎ型であり、第２導電型がｐ型であり、前記第１および第２の電界効果トランジスタがｐチャネル型電界効果トランジスタであり、前記第１の電源配線が低電位側電源配線で、前記第２の電源配線が高電位側電源配線であり、前記ボディ電位付与回路は、前記高電位側電源配線と前記低電位側電源配線との間に接続され、前記電源電圧を分圧した電圧に相当する電位を前記ボディ電位としてそれぞれの前記ボディ端子に与える回路である構成とすることができる。このように、ボディ電位付与回路として電源電圧を分圧する分圧回路を用いることにより、ボディ端子に与える電位を任意に設定することができ、ソース領域とボディ領域間の半導体接合に印加される順方向電���を拡散電位差以下の電圧にすることが容易である。【００１９】  また、第１導電型がｐ型であり、第２導電型がｎ型であり、前記第１および第２の電界効果トランジスタがｎチャネル型電界効果トランジスタであり、前記第１の電源配線が高電位側電源配線で、前記第２の電源配線が低電位側電源配線であり、前記ボディ電位付与回路は、前記高電位側電源配線と前記低電位側電源配線との間に接続され、前記電源電圧を分圧した電圧に相当する電位を前記ボディ電位としてそれぞれの前記ボディ端子に与える回路である構成とすることができる。このように、ボディ電位付与回路として電源電圧を分圧する分圧回路を用いることにより、ボディ端子に与える電位を任意に設定することができ、ソース領域とボディ領域間の半導体接合に印加される順方向電圧を拡散電位差以下の電圧にすることが容易である。【００２０】  この場合、さらに、それぞれのソース領域が前記高電位側電源配線に電気的に接続されそれぞれのドレイン領域が前記共振回路に電気的に接続されるとともに互いに差動対接続された一対の第１および第２のｐチャネル型電界効果トランジスタが設けられ、前記第１および第２のｐチャネル型電界効果トランジスタはそれぞれ、前記半導体基板上に形成されたｎ型のボディ領域と、前記ボディ領域上に形成されたｐ型の前記ソース領域およびドレイン領域と、前記ソース領域およびドレイン領域間に形成された埋め込みチャネル層と、前記埋め込みチャネル層の上方にゲート絶縁膜を介して形成されたゲート電極とを有した埋め込みチャネル型トランジスタであり、かつ前記ボディ領域と電気的に接続されたボディ端子が設けられ、前記高電位側電源配線と低電位側電源配線との間に接続され、前記電源電圧を分圧した電圧に相当する電位を前記第１および第２のｐチャネル型電界効果トランジスタそれぞれの前記ボディ端子に与える分圧回路が設けられ、前記高電位側電源配線の電位と、前記分圧回路から前記第１および第２のｐチャネル型電界効果トランジスタそれぞれの前記ボディ端子に与えられる電位との差の電圧が、前記第１および第２のｐチャネル型電界効果トランジスタそれぞれの前記ソース領域と前記ボディ領域間の半導体接合に対し順方向に印加され、かつ前記半導体接合の拡散電位差以下である構成とすることができる。【００２１】  このように、さらに設けられる第１および第２のｐチャネル型電界効果トランジスタとしても、埋め込みチャネル型の電界効果トランジスタを用い、そのソース領域とボディ領域間の半導体接合（ｐｎ接合）に順方向電圧が印加されるようにすることにより、電荷の担い手であるキャリア（正孔）を埋め込みチャネル層部分にその多くを局在せしめ、低周波ノイズの主たる発生源である寄生チャネル領域のキャリアを減少させることができるのでトランジスタの低周波ノイズが低減し、ノイズ特性が改善された発振器を実現できる。また、ソース領域とボディ領域間の半導体接合に印加される順方向電圧を、拡散電位差以下の電圧とすることにより、ソース領域とボディ領域間に電流が流れるのを防止し、トランジスタ動作の安定性が保てるともに無駄な電力消費が抑えられる。また、電源電圧を分圧する分圧回路を用いることにより、ｐチャネル型���界効果トランジスタのボディ端子に与える電位を任意に設定することができ、ソース領域とボディ領域間の半導体接合に印加される順方向電圧を拡散電位差以下の電圧にすることが容易である。また、この構成の場合、ｎチャネル型電界効果トランジスタのボディ端子に電位を与える分圧回路からなるボディ電位付与回路と、ｐチャネル型電界効果トランジスタのボディ端子に電位を与える分圧回路とを別々に構成せずに、ｎチャネル型電界効果トランジスタのボディ端子に与える電位とｐチャネル型電界効果トランジスタのボディ端子に与える電位のそれぞれの電位を与えることができる同一の分圧回路として構成することが、回路規模を小さくする上で好ましい。【００２２】  また、前記半導体基板はシリコンを主とする基板であり、前記ｐチャネル型電界効果トランジスタは、ＳｉＧｅ層またはＳｉＧｅＣ層により前記埋め込みチャネル層が形成された構成とすることができる。【００２３】  また、前記半導体基板はシリコンを主とする基板であり、前記ｎチャネル型電界効果トランジスタは、ＳｉＣ層またはＳｉＧｅＣ層により前記埋め込みチャネル層が形成された構成とすることができる。【００２４】  また、前記半導体基板はシリコンを主とする基板であり、前記ｐチャネル型電界効果トランジスタは、ＳｉＧｅ層またはＳｉＧｅＣ層により前記埋め込みチャネル層が形成され、前記ｎチャネル型電界効果トランジスタは、ＳｉＣ層またはＳｉＧｅＣ層により前記埋め込みチャネル層が形成された構成とすることができる。【００２５】  また、前記ゲート絶縁膜から前記埋め込みチャネル層までの距離を、０ｎｍより長く、５ｎｍより短くすることが、電界効果トランジスタの電気的特性の向上を図る上で好ましい。【００２６】  また、前記ゲート絶縁膜から前記埋め込みチャネル層までの距離を、０．５ｎｍより長く、３ｎｍより短くすることが、電界効果トランジスタの電気的特性の向上を図る上でより好ましい。【００２７】  また、本発明による他の発振器として、電界効果トランジスタを増幅素子として含む発振器であって、前記電界効果トランジスタは、半導体基板上に形成されたボディ領域と、前記ボディ領域上に形成された前記ボディ領域とは異なる導電型のソース領域およびドレイン領域と、前記ソース領域およびドレイン領域間に形成された埋め込みチャネル層と、前記埋め込みチャネル層の上方にゲート絶縁膜を介して形成されたゲート電極とを有した埋め込みチャネル型トランジスタであり、かつ前記ボディ領域と電気的に接続されたボディ端子が設けられた構成とすることができる。【００２８】  この構成によれば、埋め込みチャネル型の電界効果トランジスタを用い、そのソース領域とボディ領域間の半導体接合（ｐｎ接合）に順方向電圧が印加されるように、ボディ端子からボディ領域に電位を与えることにより、電荷の担い手であるキャリア（例えばｎＭＯＳＦＥＴの場合は電子、ｐＭＯＳＦＥＴの場合は正孔）を埋め込みチャネル層部分にその多くを局在せしめ、低周波ノイズの主たる発生源である寄生チャネル領域のキャリアを減少させることができるのでトランジスタの低周波ノイズが低減し、ノイズ特性が改善された発振器を実現できる。【００２９】  また、上記の他の発振器において、前記電界効果トランジスタの前記ボディ端子に外部から所定電位を与えることにより、前記ソース領域と前記ボディ領域間の半導体接合に対し、前記半導体接合の拡散電位差以下である順方向電圧が印加されるようにしてもよい。このように、ソース領域とボディ領域間の半導体接合に印加される順方向電圧を、拡散電位差以下の電圧とすることにより、ソース領域とボディ領域間に電流が流れるのを防止し、トランジスタ動作の安定性が保てるともに無駄な電力消費が抑えられる。【００３０】  また、上記の他の発振器において、高電位側電源配線と該高電位側電源配線との間に電源電圧が印加される低電位側電源配線とを備え、前記電界効果トランジスタはｎチャネル型電界効果トランジスタであり、前記ボディ端子が前記高電位側電源配線に接続された構成としてもよい。この場合、ボディ端子に電位を与えるために外部電源を必要とせず、既存の電源配線に接続することで、回路規模の小型化を図れる。【００３１】  また、上記の他の発振器において、高電位側電源配線と該高電位側電源配線との間に電源電圧が印加される低電位側電源配線とを備え、前記電界効果トランジスタはｐチャネル型電界効果トランジスタであり、前記ボディ端子が前記低電位側電源配線に接続された構成としてもよい。この場合、ボディ端子に電位を与えるために外部電源を必要とせず、既存の電源配線に接続することで、回路規模の小型化を図れる。【００３２】  また、上記の他の発振器において、高電位側電源配線と該高電位側電源配線との間に電源電圧が印加される低電位側電源配線とを備え、前記電界効果トランジスタはｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタとを含む複数個備えられ、前記ｎチャネル型電界効果トランジスタの前記ボディ端子が前記高電位側電源配線に接続され、前記ｐチャネル型電界効果トランジスタの前記ボディ端子が前記低電位側電源配線に接続された構成としてもよい。この場合、ボディ端子に電位を与えるために外部電源を必要とせず、既存の電源配線に接続することで、回路規模の小型化を図れる。【００３３】  また、上記の他の発振器において、ボディ端子を電源配線に接続する場合に、前記電界効果トランジスタの前記ソース領域と前記ボディ領域間の半導体接合に対し、前記半導体接合の拡散電位差以下である順方向電圧が印加されることが好ましい。これにより、ソース領域とボディ領域間に電流が流れるのを防止し、トランジスタ動作の安定性が保てるともに無駄な電力消費が抑えられる。【００３４】  また、上記の他の発振器において、高電位側電源配線と該高電位側電源配線との間に電源電圧が印加される低電位側電源配線とを備え、前記高電位側電源配線と低電位側電源配線との間に接続され前記電源電圧を分圧した電圧に相当する電位を前記ボディ端子に与える分圧回路が設けられた構成としてもよい。この場合、ボディ端子に与える電位を分圧回路により任意に設定することができる。【００３５】  また、上記の他の発振器において、高電位側電源配線と該高電位側電源配線との間に電源電圧が印加される低電位側電源配線とを備え、前記電界効果トランジスタはｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタとを含む複数個備えられ、前記高電位側電源配線と低電位側電源配線との間に接続され前記電源電圧を分圧した第１の電圧に相当する電位を前記ｐチャネル型電界効果トランジスタのボディ端子に与えるとともに前記電源電圧を分圧した第２の電圧に相当する電位を前記ｎチャネル型電界効果トランジスタのボディ端子に与える分圧回路が設けられた構成としてもよい。この場合、ボディ端子に与える電位を分圧回路により任意に設定することができる。【００３６】  また、上記の他の発振器において、分圧回路が設けられた場合に、前記電界効果トランジスタは、前記ボディ端子に前記分圧回路から前記電位が与えられることにより、前記ソース領域と前記ボディ領域間の半導体接合に対し、前記半導体接合の拡散電位差以下である順方向電圧が印加されることが好ましい。これにより、ソース領域とボディ領域間に電流が流れるのを防止し、トランジスタ動作の安定性が保てるともに無駄な電力消費が抑えられる。【００３７】  また、上記の他の発振器において、前記半導体基板はシリコンを主とする基板であり、前記電界効果トランジスタは、ＳｉＣ層またはＳｉＧｅＣ層により前記埋め込みチャネル層が形成されたｎチャネル型電界効果トランジスタである構成とすることができる。あるいは、前記半導体基板はシリコンを主とする基板であり、前記電界効果トランジスタは、ＳｉＧｅ層またはＳｉＧｅＣ層により前記埋め込みチャネル層が形成されたｐチャネル型電界効果トランジスタである構成とすることができる。あるいは、ｐチャネル型電界効果トランジスタおよびｎチャネル型電界効果トランジスタを用いる場合には、前記半導体基板はシリコンを主とする基板であり、前記ｐチャネル型電界効果トランジスタは、ＳｉＧｅ層またはＳｉＧｅＣ層により前記埋め込みチャネル層が形成され、前記ｎチャネル型電界効果トランジスタは、ＳｉＣ層またはＳｉＧｅＣ層により前記埋め込みチャネル層が形成された構成とすることができる。【００３８】  本発明の上記目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００３９】  本発明は、以上に説明した構成を有し、バイポーラトランジスタの低周波ノイズ特性に匹敵する低周波ノイズ特性を埋め込みチャネル型電界効果トランジスタにて実現し、半導体集積回路に適した安価でかつ雑音の小さい発振器を提供することができるという効果が得られる。
【図面の簡単な説明】
【００４０】
【図１】図１（ａ），（ｂ）は、本発明の実施の形態で使用するトランジスタを説明するために実験に用いたトランジスタ（表面チャネル型Ｓｉ−ｐＭＯＳＦＥＴおよびＳｉＧｅ−ｐＭＯＳＦＥＴ）の断面構造図であり、図１（ｃ），（ｄ）は、それらのトランジスタのエネルギーバンド図である。
【図２】図２は、図１に示した表面チャネル型Ｓｉ−ｐＭＯＳＦＥＴおよびＳｉＧｅ−ｐＭＯＳＦＥＴの低周波ノイズ特性図である。
【図３】図３（ａ）は、表面チャネル型Ｓｉ−ｐＭＯＳＦＥＴのボディ−ソース間電圧を異ならせて測定を行った低周波ノイズ特性図であり、図３（ｂ）は、ＳｉＧｅ−ｐＭＯＳＦＥＴのボディ−ソース間電圧を異ならせて測定を行った低周波ノイズ特性図である。
【図４】図４（ａ）は、ＳｉＧｅ−ｐＭＯＳＦＥＴのボディ−ソース間電圧とドレイン電流ノイズとの関係図であり、図４（ｂ）は、ＳｉＧｅ−ｐＭＯＳＦＥＴのボディ−ソース間電圧と入力換算雑音との関係図である。
【図５】図５（ａ）は、表面チャネル型Ｓｉ−ｐＭＯＳＦＥＴのドレイン電流ノイズ（測定値）及びキャリア密度（シミュレーション値）とボディ−ソース間電圧との関係図であり、図５（ｂ）は、ＳｉＧｅ−ｐＭＯＳＦＥＴのドレイン電流ノイズ（測定値）及びキャリア密度（シミュレーション値）とボディ−ソース間電圧との関係図である。
【図６】図６（ａ）〜（ｃ）は、本発明の実施の形態で使用する埋め込みチャネル型トランジスタの他の例の断面構造図であり、図６（ｄ）〜（ｆ）は、それらのトランジスタのエネルギーバンド図である。
【図７】図７（ａ），（ｂ）は、本発明の実施の形態で使用する埋め込みチャネル型トランジスタの他の例の断面構造図であり、図７（ｃ），（ｄ）は、それらのトランジスタのエネルギーバンド図である。
【図８】図８（ａ）〜（ｃ）は、本発明の実施の形態１における発振器の一例を示す回路図であり、図８（ｄ）〜（ｆ）は、それらの回路を一般的に示した回路図である。
【図９】図９（ａ）は、本発明の実施の形態１における発振器の一例についてシミュレーションに用いたＬＣ発振器の回路図であり、図９（ｂ）は、シミュレーション結果を示す発振周波数とボディ−ソース間の順方向電圧との関係図であり、図９（ｃ）は、シミュレーション結果を示すＣＮ（信号対雑音比）とボディ−ソース間の順方向電圧との関係図である。
【図１０】図１０（ａ）〜（ｃ）は、本発明の実施の形態２における発振器の一例を示す回路図であり、図１０（ｄ）〜（ｆ）は、それらの回路を一般的に示した回路図である。
【図１１】図１１（ａ）〜（ｃ）は、本発明の実施の形態３における発振器の一例を示す回路図であり、図１１（ｄ）〜（ｆ）は、それらの回路を一般的に示した回路図である。本発明の実施の形態３における発振器の一例を示す回路図である。
【図１２】図１２（ａ）〜（ｃ）は、本発明の実施の形態１における発振器の他の例を示す回路図である。
【図１３】図１３（ａ）〜（ｃ）は、本発明の実施の形態２における発振器の他の例を示す回路図である。
【図１４】図１４（ａ）〜（ｃ）は、本発明の実施の形態３における発振器の他の例を示す回路図である。
【図１５】図１５（ａ）〜（ｃ）は、本発明の実施の形態１における発振器の他の例を示す回路図である。
【図１６】図１６（ａ）〜（ｃ）は、本発明の実施の形態２における発振器の他の例を示す回路図である。
【図１７】図１７（ａ）〜（ｃ）は、本発明の実施の形態３における発振器の他の例を示す回路図である。
【図１８】図１８（ａ）〜（ｄ）は、本発明の実施の形態１における発振器の他の例を示す回路図である。
【図１９】図１９（ａ）〜（ｄ）は、本発明の実施の形態２における発振器の他の例を示す回路図である。
【図２０】図２０（ａ）〜（ｄ）は、本発明の実施の形態３における発振器の他の例を示す回路図である。
【図２１】図２１（ａ）〜（ｃ）は、従来の発振器の一例を示す回路図であり、図２１（ｄ）〜（ｆ）は、それらの回路を一般的に示した回路図である。
【図２２】図２２（ａ）〜（ｃ）は、従来の発振器の他の例を示す回路図である。
【図２３】図２３（ａ）〜（ｃ）は、従来の発振器の他の例を示す回路図である。
【図２４】図２４（ａ）〜（ｄ）は、従来の発振器の他の例を示す回路図である。
【図２５】図２５（ａ）はトランジスタの低周波ノイズ特性図であり、図２５（ｂ）は発振器のノイズ特性図である。
【図２６】図２６（ａ）は、ＳｉＧｅ−ｐＭＯＳＦＥＴのＳｉキャップ層の膜厚を１ｎｍとした場合の相互コンダクタンスの測定結果を示す図であり、図２６（ｂ）は、ＳｉＧｅ−ｐＭＯＳＦＥＴのＳｉキャップ層の膜厚を６ｎｍとした場合の相互コンダクタンスの測定結果を示す図である。
【図２７】図２７（ａ）は、ＳｉＧｅ−ｐＭＯＳＦＥＴのＳｉキャップ層の膜厚を１ｎｍとした場合のゲート絶縁膜の直下のキャリア密度のシミュレーション結果を示す図であり、図２７（ｂ）は、ＳｉＧｅ−ｐＭＯＳＦＥＴのＳｉキャップ層の膜厚を６ｎｍとした場合のゲート絶縁膜の直下のキャリア密度のシミュレーション結果を示す図である。
【図２８】図２８（ａ）は、ＳｉＧｅ−ｐＭＯＳＦＥＴのゲート−ソース間電圧に対するドレイン電流のシミュレーション結果を示す図であり、図２８（ｂ）は、ＳｉＧｅ−ｐＭＯＳＦＥＴのゲート−ソース間電圧に対する相互コンダクタンスのシミュレーション結果を示す図である。
【図２９】図２９（ａ）は、発振器の電流源に理想電流源を用いて、位相ノイズに関して行ったシミュレーションに用いたＬＣ発振器の回路図であり、図２９（ｂ）は、シミュレーション結果を示す位相ノイズの特性図である。
【図３０】図３０（ａ）は、発振器の電流源に種々のトランジスタを用いて、位相ノイズに関して行ったシミュレーションに用いたＬＣ発振器の回路図であり、図３０（ｂ）は、シミュレーション結果の一部を示す位相ノイズの特性図である。
【図３１】図３１は、発振器の電流源に種々のトランジスタを用いて、位相ノイズに関して行ったシミュレーションの結果をまとめた表を示す図である。
【符号の説明】
【００４１】１０、１１  表面チャネル型ｎＭＯＳＦＥＴ
１２、１３  埋め込みチャネル型ｎＭＯＳＦＥＴ
２０、２１  表面チャネル型ｐＭＯＳＦＥＴ
２２、２３  埋め込みチャネル型ｐＭＯＳＦＥＴ
３０、３１、３２  インダクタ
３３、３４、３５  容量
３６  電流源
３７  ＬＣ共振回路
３８、３９、４０、４１、４２、４３  抵抗
５１  シリコン基板
５２  ｎ型ウェル
５３  ｐ型ウェル
５４  ソース
５５  ドレイン
５６  素子分離絶縁体領域
５７  ゲート絶縁膜
５８  ゲート電極
５９  伝導帯
６０  価電子帯
６１  正孔
６２  電子
６３  寄生チャネル
６５  ＳｉＧｅチャネル層
６６  Ｓｉキャップ層
６７  ＳｉＣチャネル層
６８  ＳｉＧｅＣチャネル層
６９  ｎ型カウンタードーピング層
７０  ｐ型カウンタードーピング層
【発明を実施するための最良の形態】
【００４２】  以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。【００４３】  （発明の概念）
本発明の実施の形態の発振器では、増幅回路に埋め込みチャネル型ＭＯＳＦＥＴを用い、それのボディ−ソース間（ボディ領域とソース間）の半導体接合に順方向バイアスが印加されるようにボディ領域に電位を与える。ボディ−ソース間に順方向電圧が印加されることにより、埋め込みチャネル型ＭＯＳＦＥＴの低周波ノイズ特性を大幅に改善することができる。本発明はこの知見に基づくもので、この作用は、次に述べる実験及びシミュレーションにより確認した。【００４４】  図１（ａ）は実験及びシミュレーションに用いた従来の表面チャネル型ｐＭＯＳＦＥＴ（以下、表面チャネル型Ｓｉ−ｐＭＯＳＦＥＴと記載する）の断面構造図であり、図１（ｃ）は表面チャネル型Ｓｉ−ｐＭＯＳＦＥＴのエネルギーバンド図である。この表面チャネル型Ｓｉ−ｐＭＯＳＦＥＴは、シリコン基板５１上に形成されたｎ型ウェル５２と、ｎ型ウェル５２上に形成されたｐ型のソース５４およびドレイン５５と、ソース５４およびドレイン５５間の上方にゲート絶縁膜５７を介して形成されたゲート電極５８とを備え、ゲート絶縁膜５７とＳｉ層の界面を正孔６１が移動する表面チャネル構造を有している。５６は素子分離絶縁体領域である。【００４５】  また、図１（ｂ）は実験及びシミュレーションに用いたＳｉＧｅ層をチャネル層とする埋め込みチャネル型ｐＭＯＳＦＥＴ（以下、ＳｉＧｅ−ｐＭＯＳＦＥＴと記載する）の断面構造図であり、図１（ｄ）はＳｉＧｅ−ｐＭＯＳＦＥＴのエネルギーバンド図である。このＳｉＧｅ−ｐＭＯＳＦＥＴは、シリコン基板５１上に形成されたｎ型ウェル５２と、ｎ型ウェル５２上に形成されたｐ型のソース５４およびドレイン５５と、ソース５４およびドレイン５５間に形成されたＳｉＧｅ（Ｓｉ１−ｘＧｅｘ）チャネル層６５と、ＳｉＧｅチャネル層６５上に形成されたＳｉキャップ層６６と、Ｓｉキャップ層６６の上方にゲート絶縁膜５７を介して形成されたゲート電極５８とを備えている。なお、ここでの実験及びシミュレーションでは、ＳｉＧｅチャネル層６５として、Ｓｉ０．７Ｇｅ０．３層を用いている。【００４６】  図１（ｂ）のＳｉＧｅ−ｐＭＯＳＦＥＴの場合、Ｓｉ層とＳｉＧｅ層の半導体接合では価電子帯６０にバンドオフセットが発生するため、Ｓｉキャップ層６６とＳｉＧｅチャネル層６５の界面を正孔６１が移動する埋め込み構造が実現できる。各層の厚さは、ＳｉＧｅチャネル層６５が１５ｎｍ、Ｓｉキャップ層６６が５ｎｍである。【００４７】  このＳｉＧｅ−ｐＭＯＳＦＥＴの製造方法を簡単に説明すると、Ｓｉ基板５１に砒素（Ａｓ）をイオン注入し、不純物濃度が２×１０１８ｃｍ−３程度のｎ型ウェル５２を形成する。その後、ＵＨＶ−ＣＶＤ装置を用いて、ＳｉＧｅチャネル層６５およびＳｉキャップ層６６の結晶成長を行う。成長温度は５３０℃で、原料ガスにはジシランおよびゲルマンを用いる。ＳｉＧｅチャネル層６５の結晶成長前に、厚さ５ｎｍ程度のＳｉバッファ層を結晶成長しても良い。結晶成長後にＳｉキャップ層６６を熱酸化することで、厚さ６ｎｍのＳｉＯ２ゲート絶縁膜５７を形成する。次に、厚さ約２００ｎｍのポリシリコンを堆積し、リソグラフィを用いたレジストパターンニングとドライエッチングを用いるこ��で、ゲート電極５８を形成する。その後、ホウ素（Ｂ）をイオン注入し、ソース５４およびドレイン５５を形成する。最後にＡＬ配線（図示せず）を形成してデバイスが完成する。【００４８】  図２は、表面チャネル型Ｓｉ−ｐＭＯＳＦＥＴとＳｉＧｅ−ｐＭＯＳＦＥＴのドレイン電流ノイズ（ＳＩｄ）の特性を示したものである。素子サイズはゲート長が１μｍ、ゲート幅が１０μｍであり、測定時の電圧条件は、ゲート−ソース間電圧をＶｇ、しきい値電圧をＶｔ、ドレイン−ソース間電圧をＶｄとすると、Ｖｇ−Ｖｔが−０．３Ｖ、Ｖｄが−０．５Ｖである。図２から、ＳｉＧｅ−ｐＭＯＳＦＥＴのドレイン電流ノイズは、表面チャネル型Ｓｉ−ｐＭＯＳＦＥＴの１／４程度に低減できることが分かる。この現象は、キャリアが移動する界面準位に関係している。ＳｉＯ２ゲート酸化膜とＳｉ層の界面準位は、ゲート酸化膜の形成プロセスによっても値は異なるものの、多くの報告において１０１２ｃｍ−２程度と大きな値を示し、ヘテロ界面の界面準位よりも高い値である。従って、ＳｉＧｅ−ｐＭＯＳＦＥＴのような埋め込みチャネル型トランジスタでは、ゲート酸化膜とＳｉ層界面の影響を受けにくくなるため、低周波ノイズ特性が改善される。しかしながら、その低周波ノイズ特性はバイポーラトランジスタに匹敵する値ではない。そこで我々は、以下の詳細な測定及び評価を進めた結果、図１（ｄ）のエネルギーバンド図に示したゲート酸化膜／Ｓｉ界面に寄生的に発生している電荷層（寄生チャネル６３）がノイズ特性に影響を与えていることを発見した。【００４９】  図３（ａ）には、表面チャネル型Ｓｉ−ｐＭＯＳＦＥＴのボディ領域（ｎ型ウェル５２）とソース領域間の印加電圧（ボディ−ソース間電圧）Ｖｂを異ならせて測定を行ったドレイン電流ノイズ（ＳＩｄ）の周波数特性を、図３（ｂ）には、ＳｉＧｅ−ｐＭＯＳＦＥＴのボディ領域（ｎ型ウェル５２）とソース領域間の印加電圧（ボディ−ソース間電圧）Ｖｂを異ならせて測定を行ったドレイン電流ノイズ（ＳＩｄ）の周波数特性を示す。図３（ａ）、図３（ｂ）のいずれの場合も、図２の場合と素子サイズは同じであり、Ｖｇ−Ｖｔが−０．３Ｖ、Ｖｄが−０．５Ｖである。また、いずれの場合も、ボディ領域へ与える電位を変化させることで、ボディ−ソース間電圧Ｖｂを＋０．２Ｖから−０．４Ｖまで０．１Ｖ刻みで段階的に変化させ、それぞれの電圧Ｖｂ（＋０．２Ｖ、＋０．１Ｖ、＋０．０Ｖ、−０．１Ｖ、−０．２Ｖ、−０．３Ｖ、−０．４Ｖ）を印加した場合の測定結果を示している。一般にドレイン電流値が増加するとドレイン電流ノイズの値も大きくなるため、ボディ−ソース間電圧Ｖｂを変化させてもドレイン電流値がほぼ一定になるようにゲート電圧を制御している。図３（ａ）から明らかなように、表面チャネル型Ｓｉ−ｐＭＯＳＦＥＴでは、その低周波ノイズ特性はボディ−ソース間電圧Ｖｂにほとんど依存せず、ほぼ一定である。一方、図３（ｂ）の埋め込みチャネル型ＳｉＧｅ−ｐＭＯＳＦＥＴでは、ボディ−ソース間に印加される順方向電圧が大きくなるにつれて低周波ノイズが小さくなり、ノイズ特性が改善されていくことがわかる。【００５０】  図４はボディ−ソース間電圧Ｖｂに対して、ＳｉＧｅ−���ＭＯＳＦＥＴの５０Ｈｚにおけるノイズ特性値をプロットしたグラフであり、図４（ａ）がドレイン電流ノイズ（ＳＩｄ）を、図４（ｂ）が入力換算雑音（ＳＶｇ）を示している。入力換算雑音とは、ドレイン電流ノイズの値をゲート入力に換算したもので、ドレイン電流ノイズの値を、相互コンダクタンス（ｇｍ）の二乗で割った値である。図４（ａ）及び図４（ｂ）から、ボディ−ソース間に印加される順方向電圧が大きくなるにつれて、ＳｉＧｅ−ｐＭＯＳＦＥＴのノイズ特性が改善されていくことが明らかである。ボディ−ソース間電圧Ｖｂが−０．４Ｖの順方向電圧の場合では、電圧を印加しない場合と比較して低周波ノイズ特性は１桁も改善される。従って、埋め込みチャネル型ＳｉＧｅ−ｐＭＯＳＦＥＴでは、埋め込みチャネルの効果に加えて、ボディ−ソース間に順方向電圧を印加することで、低周波ノイズ特性は表面チャネル型Ｓｉ−ｐＭＯＳＦＥＴに比べて１／４０以下に低減できることになる。【００５１】  ボディ−ソース間に順方向電圧を印加することの効果をさらに明らかなものにするため、Ｍｅｄｉｃｉデバイスシミュレータを用いてデバイスシミュレーションを行った。図５（ａ）は、表面チャネル型Ｓｉ−ｐＭＯＳＦＥＴの５０Ｈｚにおけるドレイン電流ノイズＳＩｄの測定値（Ａ１）と、シミュレーションから得られるＳｉＯ２ゲート絶縁膜／Ｓｉ界面のキャリア密度（Ａ２）とを、ボディ−ソース間電圧Ｖｂに関してプロットしたものである。図５（ｂ）は、ＳｉＧｅ−ｐＭＯＳＦＥＴの５０Ｈｚにおけるドレイン電流ノイズＳＩｄの測定値（Ｂ１）と、シミュレーションから得られるＳｉＯ２ゲート絶縁膜／Ｓｉ（Ｓｉキャップ層）界面のキャリア密度（Ｂ２）およびＳｉキャップ層との界面近傍のＳｉＧｅチャネル層のキャリア密度（Ｂ３）とを、ボディ−ソース間電圧Ｖｂに関してプロットしたものである。図５から明らかなように、ドレイン電流ノイズの値とＳｉＯ２ゲート絶縁膜／Ｓｉ界面（寄生チャネル）に発生するキャリア数との間には、強い相関関係が存在していることがわかる。ＳｉＧｅ−ｐＭＯＳＦＥＴでは、ボディ−ソース間に印加される順方向電圧が大きくなるほど、寄生チャネルに発生するキャリア数が減少し、ＳｉＧｅチャネル層のキャリア数が増加する。結果として、ドレイン電流値を下げることなく、低周波ノイズ特性のみを劇的に改善できることになる。【００５２】  以上の実験およびシミュレーションにより、以下のことが明らかとなった。
埋め込みチャネル型電界効果トランジスタでは、
（１）ゲート酸化膜界面が低周波ノイズの支配的な要因となっており、ゲート絶縁膜／Ｓｉ界面に発生する寄生チャネルが低周波ノイズを主に発生している。
（２）ボディ−ソース間に電圧を印加することで、寄生チャネルと埋め込みチャネルに発生するキャリアの割合を制御することができる。
（３）ボディ−ソース間に順方向電圧を印加することで、寄生チャネルに発生するキャリア数を減少させ、埋め込みチャネルに発生するキャリア数を増加させることができ、低周波ノイズの特性を改善することができる。【００５３】  ここでは、ＳｉＧｅ層をチャネル層とする埋め込みチャネル型トランジスタの実験結果を示したが、類似したチャネル構造を有する埋め込みチャネル型電界効果トランジスタにおいて、ボディ−ソース間に順方向電圧を印加することで同様の効果が得られる。この同様の効果が得られる埋め込みチャネル型電界効果トランジスタの例を図６および図７に示す。【００５４】  図６（ａ）はＳｉＣ層をチャネル層とする埋め込みチャネル型ｎＭＯＳＦＥＴの断面構造図であり、図６（ｄ）はそのエネルギーバンド図である。この埋め込みチャネル型ｎＭＯＳＦＥＴは、図１（ｂ）のＳｉＧｅ−ｐＭＯＳＦＥＴのｎ型ウェル５２に代えてｐ型ウェル５３を形成し、ソース５４およびドレイン５５をｐ型領域に代えてｎ型領域で形成し、ＳｉＧｅチャネル層６５に代えてＳｉＣ（Ｓｉ１−ｘＣｘ）チャネル層６７を形成している。立方晶のＳｉＣとＳｉとの半導体接合では、伝導帯５９にバンドオフセットが発生することが知られており、図に示すようにＳｉキャップ層６６とＳｉＣチャネル層６７の界面に電子６２の埋め込みチャネルが実現できる。この製造方法は、ＳｉＧｅ−ｐＭＯＳＦＥＴの製造方法と類似しており、大きな違いとしては、イオン注入によりｐ型ウェル５３を形成する点と、ＳｉＣチャネル層６７の結晶成長ガスにジシランおよびメチルシランを用いる点である。
図６（ｂ）はＳｉＧｅＣ層をチャネル層とする埋め込みチャネル型ｎＭＯＳＦＥＴの断面構造図であり、図６（ｅ）はそのエネルギーバンド図である。この埋め込みチャネル型ｎＭＯＳＦＥＴは、図６（ａ）のｎＭＯＳＦＥＴのＳｉＣチャネル層６７に代えてＳｉＧｅＣ（Ｓｉ１−ｘ−ｙＧｅｘＣｙ）チャネル層６８を形成している。図６（ｃ）はＳｉＧｅＣ（Ｓｉ１−ｘ−ｙＧｅｘＣｙ）層をチャネル層とする埋め込みチャネル型ｐＭＯＳＦＥＴの断面構造図であり、図６（ｆ）はそのエネルギーバンド図である。この埋め込みチャネル型ｐＭＯＳＦＥＴは、図６（ｂ）のｎＭＯＳＦＥＴのｐ型ウェル５３に代えてｎ型ウェル５２を形成し、ソース５４およびドレイン５５をｎ型領域に代えてｐ型領域で形成している。ＳｉＧｅＣとＳｉとの半導体接合では、伝導帯と価電子帯にバンドオフセットが発生することが知られており、電子、正孔ともに、埋め込みチャネルが実現できる。これらの製造方法は、ＳｉＧｅ−ｐＭＯＳＦＥＴの製造方法に類似しており、大きな違いとしては、ＳｉＧｅＣチャネル層６８の結晶成長ガスにジシラン、ゲルマン、メチルシランを用いる点であり、さらに図６（ｂ）の場合には、イオン注入によりｐ型ウェル５３を形成する点も異なる。【００５５】  また、図６（ａ）および図６（ｂ）の場合は、ｎＭＯＳＦＥＴであるので、イオン注入によりｎ型領域のソース５４及びドレイン５５を形成する。【００５６】  図７（ａ）はｎ型カウンタードーピング層（ｎ型Ｓｉ層）６９を用いた埋め込みチャネル型ｎＭＯＳＦＥＴの断面構造図であり、図７（ｃ）はそのエネルギーバンド図である。この埋め込みチャネル型ｎＭＯＳＦＥＴは、図１（ｂ）のＳｉＧｅ−ｐＭＯＳＦＥＴのｎ型ウェル５２に代えてｐ型ウェル５３を形成し、ソース５４およびドレイン５５をｐ型領域に代えてｎ型領域で形成し、ＳｉＧｅチャネル層６５に代えてｎ型カウンタードーピング層６９を形成しており、またＳｉキャップ層６６が無くｎ型カウンタードーピング層６９がゲート絶縁膜５７のすぐ下で接して形成されている。ｎ型カウンタードーピング層６９によりエネルギーバンドの湾曲が生じ、電子の埋め込みチャネルが形成される。図７（ｂ）はｐ型カウンタードーピング層（ｐ型Ｓｉ層）７０を用いた埋め込みチャネル型ｐＭＯＳＦＥＴの断面構造図であり、図７（ｄ）はそのエネルギーバンド図である。この埋め込みチャネル型ｐＭＯＳＦＥＴは、図１（ｂ）のＳｉＧｅ−ｐＭＯＳＦＥＴのＳｉＧｅチャネル層６５に代えてｐ型カウンタードーピング層７０を形成しており、またＳｉキャップ層６６が無くｐ型カウンタードーピング層７０がゲート絶縁膜５７のすぐ下で接して形成されている。ｐ型カウンタードーピング層７０によりエネルギーバンドの湾曲が生じ、正孔の埋め込みチャネルが形成される。カウンタードーピング層６９，７０の形成には、イオン注入法を用いればよい。【００５７】  これらの埋め込みチャネル型電界効果トランジスタでは、ゲート絶縁膜／Ｓｉ界面に寄生チャネルが発生するため、ＳｉＧｅ−ｐＭＯＳＦＥＴと同様に、寄生チャネルがノイズ特性に支配的な影響を与えている。従って、ボディ−ソース間の半導体接合に順方向バイアスが印加されるようにボディ領域（ｎ型ウェル５２またはｐ型ウェル５３）に電位を与えることにより、寄生チャネルに発生するキャリア数を抑制し、低周波ノイズ特性を改善することができる。【００５８】  次に、図１（ｂ）のＳｉＧｅ−ｐＭＯＳＦＥＴと、図７（ｂ）のｐ型カウンタードーピング層（ｐ型Ｓｉ層）７０を用いた埋め込みチャネル型ｐＭＯＳＦＥＴ（以下、埋め込みチャネル型Ｓｉ−ｐＭＯＳＦＥＴと記載する）とを比較する。埋め込みチャネル型Ｓｉ−ｐＭＯＳＦＥＴの場合、ｐ型カウンタードーピング層７０の層厚が薄いと、ゲート絶縁膜５７からチャネルまでの距離が短くなり、しきい値電圧が大きく、短チャネル効果が小さくなる。また、ｐ型カウンタードーピング層７０の層厚が厚いと、ゲート絶縁膜５７からチャネルまでの距離が長くなり、しきい値電圧が小さく、短チャネル効果が大きくなる。このため、しきい値電圧の低減と短チャネル効果の抑制とを両立させることが困難である。また、ｐ型カウンタードーピング層７０はイオン注入法により形成されるため、１０ｎｍ以下の極めて浅い注入は技術的に困難であることに加え、熱処理による不純物拡散という問題がある。一方、ＳｉＧｅ−ｐＭＯＳＦＥＴの場合、しきい値電圧は、ＳｉＧｅチャネル層６５のＧｅの組成比を変えることにより制御可能であり、Ｓｉキャップ層６６の膜厚を薄くすることで短チャネル効果を抑制することが可能である。Ｓｉキャップ層６６は、ＳｉＧｅチャネル層６５上に結晶成長させることにより形成するので、結晶成長させる膜厚を制御することで、Ｓｉキャップ層６６の膜厚を制御して薄くすることができる。本実施例のＵＨＶ−ＣＶＤ装置による結晶成長法を用いた場合、０．５ｎｍ程度までＳｉキャップ層を薄くすることができる。さらに原子層成長法を用いれば、原子層レベルでの膜厚制御も可能である。したがって、ＳｉＧｅ−ｐＭＯＳＦＥＴには、埋め込みチャネル型Ｓｉ−ｐＭＯＳＦＥＴに対し、しきい値電圧の低減と短チャネル効果の抑制とを両立させることが容易であるという利点がある。【００５９】  さらに、図１（ｂ）のＳｉＧｅ−ｐＭＯＳＦＥＴの特性について、実験及びシミュレーションを行った。以下での実験及びシミュレーションでは、ＳｉＧｅチャネル層６５として、Ｓｉ０．７５Ｇｅ０．２５層を用いている。【００６０】  図２６（ａ）は、ＳｉＧｅ−ｐＭＯＳＦＥＴのＳｉキャップ層６６の膜厚を１ｎｍとした場合の相互コンダクタンス（ｇｍ）の測定結果を示したものであり、図２６（ｂ）は、ＳｉＧｅ−ｐＭＯＳＦＥＴのＳｉキャップ層６６の膜厚を６ｎｍとした場合の相互コンダクタンス（ｇｍ）の測定結果を示したものである。図２６（ａ）、図２６（ｂ）のいずれの場合も、素子サイズはゲート長が５０μｍ、ゲート幅が５０μｍであり、測定時の電圧条件は、ドレイン−ソース間電圧Ｖｄを−３００ｍＶとし、ゲート−ソース間電圧をＶｇ、しきい値電圧をＶｔとして、横軸が、Ｖｇ−Ｖｔである。また、いずれの場合も、ボディ−ソース間電圧Ｖｂを、１．０Ｖ、０．５Ｖ、０．３Ｖ、０Ｖ、−０．３Ｖ、−０．５Ｖと段階的に変化させて印加した場合の測定結果を示している。Ｓｉキャップ層６６の膜厚が１ｎｍの場合の図２６（ａ）と、Ｓｉキャップ層６６の膜厚が６ｎｍの場合の図��６（ｂ）とを比較すればわかるように、Ｓｉキャップ層６６の膜厚が厚いと相互コンダクタンス（ｇｍ）が低下する。また、図２６（ａ）のＳ３の部分と図２６（ｂ）のＳ４の部分とを比較すればわかるように、Ｓｉキャップ層６６の膜厚が厚いと、ボディ−ソース間電圧Ｖｂの変動に対する、相互コンダクタンス（ｇｍ）のばらつきが大きくなり、素子特性が安定しないという問題を生じる。【００６１】  図２７（ａ）は、ＳｉＧｅ−ｐＭＯＳＦＥＴのＳｉキャップ層６６の膜厚を１ｎｍとした場合のゲート絶縁膜５７の直下のキャリア密度のシミュレーション結果を示したものであり、図２７（ｂ）は、ＳｉＧｅ−ｐＭＯＳＦＥＴのＳｉキャップ層６６の膜厚を６ｎｍとした場合のゲート絶縁膜５７の直下のキャリア密度のシミュレーション結果を示したものである。図２７（ａ）、図２７（ｂ）のいずれの場合も、ボディ−ソース間電圧Ｖｂを、０．５Ｖ、０Ｖ、−０．５Ｖと段階的に変化させた場合のシミュレーション結果を示している。また、いずれも、横軸は、ゲート絶縁膜５７の下面からの深さを示す。図２７（ａ）と図２７（ｂ）とを比較すればわかるように、Ｓｉキャップ層６６の膜厚を１ｎｍと薄くした場合の方が、Ｓｉキャップ層６６に発生するキャリアが少なく、Ｓｉキャップ層６６との界面近傍のＳｉＧｅチャネル層６５に多くのキャリアが誘起される。【００６２】  図２８（ａ）は、ＳｉＧｅ−ｐＭＯＳＦＥＴのゲート−ソース間電圧Ｖｇに対するドレイン電流Ｉｄのシミュレーション結果を示したものであり、図２８（ｂ）は、ＳｉＧｅ−ｐＭＯＳＦＥＴのゲート−ソース間電圧Ｖｇに対する相互コンダクタンスｇｍのシミュレーション結果を示したものである。図２８（ａ）、図２８（ｂ）のいずれの場合も、素子サイズはゲート長を５０μｍとし、ドレイン−ソース間電圧Ｖｄを−３００ｍＶとした。また、いずれの場合も、Ｓｉキャップ層６６の膜厚（ｔ）を、１ｎｍ、２ｎｍ、３ｎｍ、５ｎｍ、７ｎｍとした場合のシミュレーション結果を示すとともに、参考のため、表面チャネル型Ｓｉ−ｐＭＯＳＦＥＴについて同一条件でシミュレーションした結果（Ｓｉ−ｐＭＯＳ）も併せて示している。【００６３】  図２８（ａ）、図２８（ｂ）から、Ｓｉキャップ層６６の膜厚を薄くするほど、ドレイン電流Ｉｄ及び相互コンダクタンスｇｍの値が大きくなり、電気的特性が向上することがわかる。また、Ｓｉキャップ層６６の膜厚が７ｎｍの場合には、表面チャネル型Ｓｉ−ｐＭＯＳＦＥＴのシミュレーション結果（Ｓｉ−ｐＭＯＳ）に対し電気的特性はほとんど向上していない。また、図２６（ｂ）に示されるように、Ｓｉキャップ層６６の膜厚が６ｎｍの場合には、ボディ−ソース間電圧Ｖｂの変動に対し、相互コンダクタンスｇｍのばらつきが大きくなる。また、図２８（ａ）、図２８（ｂ）に示されるように、Ｓｉキャップ層６６の膜厚が５ｎｍの場合には、表面チャネル型Ｓｉ−ｐＭＯＳＦＥＴのシミュレーション結果（Ｓｉ−ｐＭＯＳ）に対して電気的特性が向上している程度が低い。したがって、Ｓｉキャップ層６６の膜厚は５ｎｍ未満であることが望ましい。また、埋め込みチャネル構造を実現するためにはＳｉキャップ層６６は必ず必要である。また、Ｓｉキャップ層６６の膜厚を薄くしすぎると、ゲート絶縁膜５７の形成時にゲルマニウム酸化物が形成される危険がある。ゲルマニウム酸化物ができると界面準位が著しく増加し、低周波雑音特性の劣化、しきい値電圧のシフトなどの問題を引き起こす。さらにはＧｅの偏析などを生じ、ゲートリーク電流の増加を生じる。以上のことから、Ｓｉキャップ層６６の膜厚ｔは、０ｎｍ＜ｔ＜５ｎｍとすることが望ましい。さらに、図２８（ａ）および図２８（ｂ）より、Ｓｉキャップ層６６の膜厚が３ｎｍ以下ではドレイン電流および相互コンダクタンスが顕著に大きくなることから、より電気的特性の向上を図るためには、Ｓｉキャップ層６６の膜厚は３ｎｍ未満であることが望ましい。大気中にＳｉを曝露した場合、１ｎｍ程度の自然酸化膜が形成される。この時、自然酸化膜の形成によりＳｉ層は０．５ｎｍ程度消費される。従ってＳｉキャップ層６６の膜厚を０．５ｎｍよりも厚く設定しておくことで、プロセス上で制御が困難な自然酸化膜の形成という問題に対しても、ゲルマニウム酸化物の形成を確実に回避することができる。以上のことから、Ｓｉキャップ層６６の膜厚ｔは、０．５ｎｍ＜ｔ＜３ｎｍとすることが、より望ましい。【００６４】  上記では、図１（ｂ）のＳｉＧｅ−ｐＭＯＳＦＥＴの特性について、実験及びシミュレーションを行った結果について示したが、Ｓｉキャップ層６６を備えている図６（ａ）、図６（ｂ）、図６（ｃ）に示された埋め込みチャネル型電界効果トランジスタについても同様の傾向があると推測される。【００６５】  以下、上記で説明した埋め込みチャネル型ＭＯＳＦＥＴを用いた発振器について説明する。【００６６】  （実施の形態１）
図８は、本発明の実施の形態１における発振器の回路構成を示す回路図を示しており、図８（ａ）は埋め込みチャネル型ｎＭＯＳＦＥＴを用いたクロスカップル型差動発振器の例を、図８（ｄ）には、その一般的な回路構成例を示した。この発振器は、インダクタ及び容量を構成要素に含むＬＣ共振回路３７と、ドレインがＬＣ共振回路３７に接続されるとともに互いに差動対接続されたｎＭＯＳＦＥＴからなるトランジスタ１２，１３と、トランジスタ１２，１３のソースが共通接続された部分と接地部分（具体的には接地配線すなわち接地電位ＧＮＤが印加される低電位側の電源配線）との間に接続された電流源３６と、一方のトランジスタ１３のドレイン接続された出力端子（Ｖｏｕｔは発振出力信号）とを備えている。【００６７】  この回路の第１の特徴は、トランジスタ１２および１３が埋め込みチャネル型ｎＭＯＳＦＥＴである点であり、図６（ａ）、図６（ｂ）、図７（ａ）で示したような埋め込みチャネル型ｎＭＯＳＦＥＴを用いればよい。第２の特徴は、トランジスタ１２および１３が、ボディ領域に電位を与えるためのボディ端子ｂ１２およびｂ１３をそれぞれ備えている点である。差動対接続されたトランジスタ１２および１３によって信号は増幅され、インダクタ３０および３１、容量３３および３４によって構成されたＬＣ共振回路３７によって発振周波数が定まる。ボディ端子ｂ１２およびｂ１３には、ボディ−ソース間に順方向電圧が印加されるように電位を与える。電流源３６による電圧降下をＶｏｆｆとした場合、ボディ端子ｂ１２に与える電位Ｖｂ１２およびボディ端子ｂ１３に与える電位Ｖｂ１３は、
Ｖｂ１２，Ｖｂ１３  ＞  Ｖｏｆｆ
を満足するように設定する。望ましくは、
０．７ボルト  ≧  Ｖｂ１２−Ｖｏｆｆ，Ｖｂ１３−Ｖｏｆｆ  ＞  ０
を満足するように、Ｖｂ１２およびＶｂ１３の値を設定する。これは、埋め込みチャネル型ｎＭＯＳＦＥＴのボディ−ソース間の半導体接合に、シリコンの拡散電位（拡散電位差）に相当する０．７ボルトよりも大きい順方向電圧が印加され、ボディ領域からソース領域に向かって急激に電流が流れるのを回避するためである。Ｖｂ１２およびＶｂ１３は、外部電源を用いてその値（電位）を設定することができる。Ｖｂ１２とＶｂ１３を同じ値（電位）に設定しても良い。同じ値（電位）に設定すれば、外部電源の個数を減らすことができる。【００６８】  図８（ｂ）は、埋め込みチャネル型ｐＭＯＳＦＥＴを用いたクロスカップル型差動発振器の例を、図８（ｅ）には、その一般的な回路構成例を示した。この発振器は、インダクタ及び容量を構成要素に含むＬＣ共振回路３７と、ドレインがＬＣ共振回路３７に接続されるとともに互いに差動対接続されたｐＭＯＳＦＥＴからなるトランジスタ２２，２３と、トランジスタ２２，２３のソースが共通接続された部分と電源電位Ｖｄｄが与えられる高電位側の電源配線との間に接続された電流源３６と、一方のトランジスタ２３のドレインに接続された出力端子（Ｖｏｕｔは発振出力信号）とを備えている。【００６９】  この回路の第１の特徴は、トランジスタ２２および２３が埋め込みチャネル型ｐＭＯＳＦＥＴである点であり、図１（ｂ）、図６（ｃ）、図７（ｂ）で示したような埋め込みチャネル型ｐＭＯＳＦＥＴを用いればよい。第２の特徴は、トランジスタ２２および２３が、ボディ領域に電位を与えるためのボディ端子ｂ２２およびｂ２３をそれぞれ備えている点である。差動対接続されたトランジスタ２２および２３によって信号は増幅され、インダクタ３０および３１、容量３３および３４によって構成されたＬＣ共振回路３７によって発振周波数が定まる。ボディ端子ｂ２２およびｂ２３には、ボディ−ソース間に順方向電圧が印加されるように電位を与える。電源電圧をＶｄｄ、電流源３６による電圧降下をＶｏｆｆとした場合、ボディ端子ｂ２２に与える電位Ｖｂ２２およびボディ端子ｂ２３に与える電位Ｖｂ２３は、
Ｖｂ２２，Ｖｂ２３  ＜  Ｖｄｄ−Ｖｏｆｆ
を満足するように設定する。望ましくは、
０．７ボルト  ≧  Ｖｄｄ−Ｖｏｆｆ−Ｖｂ２２，Ｖｄｄ−Ｖｏｆｆ−Ｖｂ２３  ＞  ０
を満足するように、Ｖｂ２２およびＶｂ２３の値を設定する。これは、埋め込みチャネル型ｐＭＯＳＦＥＴのボディ−ソース間の半導体接合に、シリコンの拡散電位に相当する０．７ボルトよりも大きい順方向電圧が印加され、ソース領域からボディ領域に向かって急激に電流が流れるのを回避するためである。Ｖｂ２２およびＶｂ２３は、外部電源を用いてその値（電位）を設定することができる。Ｖｂ２２とＶｂ２３を同じ値（電位）に設定しても良い。同じ値（電位）に設定すれば、外部電源の個数を減らすことができる。【００７０】  図８（ｃ）は、埋め込みチャネル型ｎＭＯＳＦＥＴと埋め込みチャネル型ｐＭＯＳＦＥＴを用いたクロスカップル型ＣＭＯＳ差動発振器の例を、図８（ｆ）には、その一般的な回路構成例を示した。この発振器は、インダクタ及び容量を構成要素に含むＬＣ共振回路３７と、ソースが電源電位Ｖｄｄが与えられる高電位側の電源配線に接続されドレインがＬＣ共振回路３７に接続されるとともに互いに差動対接続されたｐＭＯＳＦＥＴからなるトランジスタ２２，２３と、ドレインがＬＣ共振回路３７に接続されるとともに互いに差動対接続されたｎＭＯＳＦＥＴからなるトランジスタ１２，１３と、トランジスタ１２，１３のソースが共通接続された部分と接地電位ＧＮＤが与えられる低電位側の電源配線との間に接続された電流源３６と、トランジスタ２３のドレインに接続された出力端子（Ｖｏｕｔは発振出力信号）とを備えている。【００７１】  この回路の第１の特徴は、トランジスタ１２および１３が埋め込みチャネル型ｎＭＯＳＦＥＴである点であり、図６（ａ）、図６（ｂ）、図７（ａ）で示したような埋め込みチャネル型ｎＭＯＳＦＥＴを用いればよい。第２の特徴は、トランジスタ２２および２３が埋め込みチャネル型ｐＭＯＳＦＥＴである点であり、図１（ｂ）、図６（ｃ）、図７（ｂ）で示したような埋め込みチャネル型ｐＭＯＳＦＥＴを用いればよい。第３の特徴は、トランジスタ１２、１３、２２および２３が、ボディ領域に電位を与えるためのボディ端子ｂ１２、ｂ１３、ｂ２２およびｂ２３をそれぞれ備えている点である。差動対接続されたトランジスタ１２および１３と、同じく差動対接続されたトランジスタ２２および２３とによって信号は増幅され、２組の差動回路対の間に配置されたインダクタ３２および容量３５によって構成されるＬＣ共振回路３７によって発振周波数が定まる。ボディ端子ｂ１２、ｂ１３、ｂ２２およびｂ２３には、ボディ−ソース間に順方向電圧が印加されるように電位を与える。電源電圧をＶｄｄ、電流源３６による電圧降下をＶｏｆｆとした場合、ボディ端子ｂ１２、ｂ１３、ｂ２２およびｂ２３に与える電位Ｖｂ１２、Ｖｂ１３、Ｖｂ２２およびＶｂ２３は、
Ｖｂ２２，Ｖｂ２３  ＜  Ｖｄｄ
Ｖｂ１２，Ｖｂ１３  ＞  Ｖｏｆｆ
を満足するように設定する。望ましくは、
０．７ボルト  ≧  Ｖｂ１２−Ｖｏｆｆ，Ｖｂ１３−Ｖｏｆｆ  ＞  ０
０．７ボルト  ≧  Ｖｄｄ−Ｖｂ２２，Ｖｄｄ−Ｖｂ２３  ＞  ０
を満足するように、電位Ｖｂ１２、Ｖｂ１３、Ｖｂ２２およびＶｂ２３の値を設定する。これは、埋め込みチャネルＭＯＳＦＥＴのボディ−ソース間の半導体接合に、シリコンの拡散電位に相当する０．７ボルトよりも大きい順方向電圧が印加され、ボディ領域とソース領域間で急激に電流が流れるのを回避するためである。Ｖｂ１２、Ｖｂ１３、Ｖｂ２２およびＶｂ２３は、外部電源を用いてその値（電位）を設定することができる。Ｖｂ１２とＶｂ１３、Ｖｂ２２とＶｂ２３を、それぞれ同じ値（電位）に設定しても良い。同じ値（電位）に設定すれば外部電源の個数を減らすことができる。【００７２】  次に、回路シミュレータを用いて行ったシミュレーション結果について説明する。このシミュレーションは、埋め込みチャネル型のＳｉＧｅ−ｐＭＯＳＦＥＴのトランジスタに関して行い、そのトランジスタの設計パラメータには、実際に製作したＳｉＧｅ−ｐＭＯＳＦＥＴの単体トランジスタから抽出された値を用いた。図９（ａ）は、シミュレーションに用いたＬＣ発振器の回路図である。トランジスタ２２および２３のサイズはともに、ゲート長０．１８μｍ、ゲート幅５００μｍである。トランジスタのボディ端子ｂ２２およびｂ２３には、同じ電位Ｖｂｂを与える。電源電圧Ｖｄｄは１．２Ｖで、電流源３６の電流値は１６ｍＡに設定した。共振回路で用いているコイル３０，３１のインダクタンスは２ｎＨ、容量３３，３４の容量値は５．６ｐＦであり、発振周波数は１．２７ＧＨｚに設定している。また、共振回路のＱ値は５とした。図９（ｂ）は、横軸に、ボディ−ソース間の順方向電圧（Ｖｄｄ−Ｖｂｂ）をとり、発振周波数のボディ−ソース間の順方向電圧依存性を示している。ボディ−ソース間の順方向電圧値の増加に伴い、発振周波数が若干低下するものの、発振器として特に問題ない動作が得られている。図９（ｃ）は、横軸に、ボディ−ソース間の順方向電圧（Ｖｄｄ−Ｖｂｂ）をとり、ＣＮ（信号対雑音比）のボディ−ソース間の順方向電圧依存性を示している。ボディ−ソース間に順方向電圧を印加することで、回路のＣＮが改善されることが分かる。【００７３】  以上のように本実施の形態１によれば、発振器の増幅回路を構成する各埋め込みチャネル型電界効果トランジスタが、そのボディ領域に電位を与えるための端子を備え、その端子に与える電位を外部電源により設定することにより、ボディ−ソース間の電圧値を任意に設定できる。そしてボディ−ソース間の半導体接合に順方向電圧が印加されるようにボディ領域に電位を与えることにより、増幅用電界効果トランジスタの低周波ノイズ特性を低減することができ、発振器全体のノイズ特性を改善することができる。【００７４】  なお、上記の実施の形態１で用いた図８では、図２１に示したクロスカップル型差動発振器について本発明を適用した例を示したが、図２２〜図２４に示した他の発振器についても同様に本発明を適用することで、電界効果トランジスタの低周波ノイズ特性を低減することができ、発振器全体のノイズ特性を改善することができる。これらの構成について以下簡単に説明する。【００７５】  まず図１２（ａ），（ｂ），（ｃ）は、それぞれ図２２（ａ），（ｂ），（ｃ）に示した従来の３段シングルエンド型リング発振器に本発明を適用した場合の回路構成を示す回路図であり、ｂｎ１〜ｂｎ３はｎＭＯＳＦＥＴのボディ端子、ｂｐ１〜ｂｐ３はｐＭＯＳＦＥＴのボディ端子である。図１２（ａ）及び図２２（ａ）の３段シングルエンド型リング発振器は、一端が高電位側の電源配線に接続された抵抗Ｒ１と、抵抗Ｒ１の他端と低電位側の電源配線との間に並列接続されたｎＭＯＳＦＥＴ・ＭＮ１およびコンデンサＣ１とで１段目部分が構成される。同様にして２段目、３段目部分が構成され、それぞれコンデンサと抵抗との接続部分が出力端となり、次段のｎＭＯＳＦＥＴのゲートに接続されている。最終段の出力端は、１段目のｎＭＯＳＦＥＴ・ＭＮ１のゲートに接続されるとともに出力端子（Ｖｏｕｔ）に接続される。さらに、図１２（ａ）の場合、図８（ａ）と同様、ｎＭＯＳＦＥＴ・ＭＮ１〜ＭＮ３として外部からボディ領域に所望電位を与えるためのボディ端子を備えた埋め込みチャネル型ｎＭＯＳＦＥＴを用い、そのボディ端子ｂｎ１〜ｂｎ３にボディ−ソース間の半導体接合に順方向電圧が印加されるように電位を与える構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。【００７６】  図１２（ｂ）及び図２２（ｂ）の３段シングルエンド型リング発振器は、一端が低電位側の電源配線に接続された抵抗Ｒ１と、抵抗Ｒ１の他端と高電位側の電源配線との間に並列接続されたｐＭＯＳＦＥＴ・ＭＰ１およびコンデンサＣ１とで１段目部分が構成される。同様にして２段目、３段目部分が構成され、それぞれコンデンサと抵抗との接続部分が出力端となり、次段のｐＭＯＳＦＥＴのゲートに接続されている。最終段の出力端は、１段目のｐＭＯＳＦＥＴ・ＭＰ１のゲートに接続されるとともに出力端子（Ｖｏｕｔ）に接続される。さらに、図１２（ｂ）の場合、図８（ｂ）と同様、ｐＭＯＳＦＥＴ・ＭＰ１〜ＭＰ３として外部からボディ領域に所望電位を与えるためのボディ端子を備えた埋め込みチャネル型ｐＭＯＳＦＥＴを用い、そのボディ端子ｂｐ１〜ｂｐ３にボディ−ソース間の半導体接合に順方向電圧が印加されるように電位を与える構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。【００７７】  図１２（ｃ）及び図２２（ｃ）の３段シングルエンド型リング発振器は、ソースが高電位側の電源配線に接続されたｐＭＯＳＦＥＴ・ＭＰ１のドレインと、ソースが低電位側の電源配線に接続されたｎＭＯＳＦＥＴ・ＭＮ１のドレインとが接続され、ｐＭＯＳＦＥＴ・ＭＰ１のドレインと低電位側の電源配線との間にコンデンサＣ１が接続されて１段目部分が構成される。同様にして２段目、３段目部分が構成され、それぞれコンデンサとｐＭＯＳＦＥＴのドレインとの接続部分が出力端となり、次段のｐＭＯＳＦＥＴのゲートおよびｎＭＯＳＦＥＴのゲートに接続されている。最終段の出力端は、１段目のｐＭＯＳＦＥＴ・ＭＰ１のゲートおよびｎＭＯＳＦＥＴ・ＭＮ１のゲートに接続されるとともに出力端子（Ｖｏｕｔ）に接続される。さらに図１２（ｃ）の場合、図８（ｃ）と同様、ｎＭＯＳＦＥＴ・ＭＮ１〜ＭＮ３として外部からボディ領域に所望電位を与��るためのボディ端子を備えた埋め込みチャネル型ｎＭＯＳＦＥＴを用い、そのボディ端子ｂｎ１〜ｂｎ３にボディ−ソース間の半導体接合に順方向電圧が印加されるように電位を与える構成とするとともに、ｐＭＯＳＦＥＴ・ＭＰ１〜ＭＰ３として外部からボディ領域に所望電位を与えるためのボディ端子を備えた埋め込みチャネル型ｐＭＯＳＦＥＴを用い、そのボディ端子ｂｐ１〜ｂｐ３にボディ−ソース間の半導体接合に順方向電圧が印加されるように電位を与える構成とし、より望ましくはそれぞれのボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。これらの場合、図２２のところでも説明したように、トランジスタの段数（リング発振器の段数）は３段に限られず、３段以上の奇数であればよい。【００７８】  次に、図１５（ａ），（ｂ），（ｃ）は、それぞれ図２３（ａ），（ｂ），（ｃ）に示した従来の差動型３段リング発振器に本発明を適用した場合の回路構成を示す回路図であり、ｂｎ１〜ｂｎ６はｎＭＯＳＦＥＴのボディ端子、ｂｐ１〜ｂｐ６はｐＭＯＳＦＥＴのボディ端子である。図１５（ａ）及び図２３（ａ）の差動型３段リング発振器は、一端が低電位側の電源配線に接続された電流源Ｉ１と、電流源Ｉ１の他端と高電位側の電源配線との間にそれぞれ直列接続された抵抗Ｒ１及びｎＭＯＳＦＥＴ・ＭＮ１と抵抗Ｒ２及びｎＭＯＳＦＥＴ・ＭＮ２とで１段目部分が構成される。同様にして２段目、３段目部分が構成され、それぞれ各ｎＭＯＳＦＥＴのドレインが出力端となり、次段の各ｎＭＯＳＦＥＴのゲートに接続されている。最終段の出力端となるｎＭＯＳＦＥＴ・ＭＮ５、ＭＮ６のドレインは、１段目のｎＭＯＳＦＥＴ・ＭＮ１、ＭＮ２のゲートに接続される。さらに、図１５（ａ）の場合、図８（ａ）と同様、ｎＭＯＳＦＥＴ・ＭＮ１〜ＭＮ６として外部からボディ領域に所望電位を与えるためのボディ端子を備えた埋め込みチャネル型ｎＭＯＳＦＥＴを用い、そのボディ端子ｂｎ１〜ｂｎ６にボディ−ソース間の半導体接合に順方向電圧が印加されるように電位を与える構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。【００７９】  図１５（ｂ）及び図２３（ｂ）の差動型３段リング発振器は、一端が高電位側の電源配線に接続された電流源Ｉ１と、電流源Ｉ１の他端と低電位側の電源配線との間にそれぞれ直列接続された抵抗Ｒ１及びｐＭＯＳＦＥＴ・ＭＰ１と抵抗Ｒ２及びｐＭＯＳＦＥＴ・ＭＰ２とで１段目部分が構成される。同様にして２段目、３段目部分が構成され、それぞれ各ｐＭＯＳＦＥＴのドレインが出力端となり、次段の各ｐＭＯＳＦＥＴのゲートに接続されている。最終段の出力端となるｐＭＯＳＦＥＴ・ＭＰ５、ＭＰ６のドレインは、１段目のｐＭＯＳＦＥＴ・ＭＰ１、ＭＰ２のゲートに接続される。さらに、図１５（ｂ）の場合、図８（ｂ）と同様、ｐＭＯＳＦＥＴ・ＭＰ１〜ＭＰ６として外部からボディ領域に所望電位を与えるためのボディ端子を備えた埋め込みチャネル型ｐＭＯＳＦＥＴを用い、そのボディ端子ｂｐ１〜ｂｐ６にボディ−ソース間の半導体接合に順方向電圧が印加されるように電位を与える構成とし、より望ましくはボディ−ソース間���半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。【００８０】  図１５（ｃ）及び図２３（ｃ）の差動型３段リング発振器は、一端が低電位側の電源配線に接続された電流源Ｉ１と、電流源Ｉ１の他端と高電位側の電源配線との間にそれぞれ直列接続されたｐＭＯＳＦＥＴ・ＭＰ１及びｎＭＯＳＦＥＴ・ＭＮ１とｐＭＯＳＦＥＴ・ＭＰ２及びｎＭＯＳＦＥＴ・ＭＮ２とで１段目部分が構成される。同様にして２段目、３段目部分が構成され、それぞれ各ｎＭＯＳＦＥＴのドレイン（あるいはｐＭＯＳＦＥＴのドレイン）が出力端となり、次段の直列接続されたｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴのゲートにそれぞれ接続されている。最終段の出力端となるｎＭＯＳＦＥＴ・ＭＮ５のドレイン（ｐＭＯＳＦＥＴ・ＭＰ５のドレイン）は、１段目のｎＭＯＳＦＥＴ・ＭＮ１とｐＭＯＳＦＥＴ・ＭＰ１のゲートに接続され、ｎＭＯＳＦＥＴ・ＭＮ６のドレイン（ｐＭＯＳＦＥＴ・ＭＰ６のドレイン）は、１段目のｎＭＯＳＦＥＴ・ＭＮ２とｐＭＯＳＦＥＴ・ＭＰ２のゲートに接続される。さらに、図１５（ｃ）の場合、図８（ｃ）と同様、ｎＭＯＳＦＥＴ・ＭＮ１〜ＭＮ６として外部からボディ領域に所望電位を与えるためのボディ端子を備えた埋め込みチャネル型ｎＭＯＳＦＥＴを用い、そのボディ端子ｂｎ１〜ｂｎ６にボディ−ソース間の半導体接合に順方向電圧が印加されるように電位を与える構成とするとともに、ｐＭＯＳＦＥＴ・ＭＰ１〜ＭＰ６として外部からボディ領域に所望電位を与えるためのボディ端子を備えた埋め込みチャネル型ｐＭＯＳＦＥＴを用い、そのボディ端子ｂｐ１〜ｂｐ６にボディ−ソース間の半導体接合に順方向電圧が印加されるように電位を与える構成とし、より望ましくはそれぞれのボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。これらの場合、図２３のところでも説明したように、トランジスタの段数はループ内のトータルの反転数が奇数であればよく、リング発振器の段数は３段に限られず、奇数でも偶数でもよく、３段以上であればよい。【００８１】  次に、図１８（ａ），（ｂ）は、それぞれ図２４（ａ），（ｂ）に示した従来のコルピッツ発振器に本発明を適用した場合の回路構成を示す回路図であり、図１８（ｃ），（ｄ）は、それぞれ図２４（ｃ），（ｄ）に示した従来のハートレー発振器に本発明を適用した場合の回路構成を示す回路図であり、ｂｎ１はｎＭＯＳＦＥＴのボディ端子、ｂｐ１はｐＭＯＳＦＥＴのボディ端子である。図１８（ａ）及び図２４（ａ）のコルピッツ発振器は、一端が低電位側の電源配線に接続された電流源Ｉ１の他端に、ゲートが低電位側の電源配線に接続されたｎＭＯＳＦＥＴ・ＭＮ１のソースが接続され、ｎＭＯＳＦＥＴ・ＭＮ１のドレインと高電位側の電源配線との間に、直列接続された２つのコンデンサＣ１及びＣ２とインダクタＬ１とが並列に接続され、２つのコンデンサＣ１及びＣ２の接続部がｎＭＯＳＦＥＴ・ＭＮ１のソース及び出力端子（Ｖｏｕｔ）に接続されている。図１８（ｃ）及び図２４（ｃ）のハートレー発振器は、一端が低電位側の電源配線に接続された電流源Ｉ１の他端に、ゲートが低電位側の電源配線に接続されたｎＭＯＳＦＥＴ・ＭＮ１のソースが接続され、ｎＭＯＳＦＥＴ・ＭＮ１のドレインと高電位側の電源配線との間に、直列接続された２つのインダクタＬ１及びＬ２とコンデンサＣ１とが並列に接続され、２つのインダクタＬ１及びＬ２の接続部がｎＭＯＳＦＥＴ・ＭＮ１のソース及び出力端子（Ｖｏｕｔ）に接続されている。さらに、図１８（ａ）、図１８（ｃ）の場合、図８（ａ）と同様、ｎＭＯＳＦＥＴ・ＭＮ１として外部からボディ領域に所望電位を与えるためのボディ端子を備えた埋め込みチャネル型ｎＭＯＳＦＥＴを用い、そのボディ端子ｂｎ１にボディ−ソース間の半導体接合に順方向電圧が印加されるように電位を与える構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。【００８２】  図１８（ｂ）及び図２４（ｂ）のコルピッツ発振器は、一端が高電位側の電源配線に接続された電流源Ｉ１の他端に、ゲートが高電位側の電源配線に接続されたｐＭＯＳＦＥＴ・ＭＰ１のソースが接続され、ｐＭＯＳＦＥＴ・ＭＰ１のドレインと低電位側の電源配線との間に、直列接続された２つのコンデンサＣ１及びＣ２とインダクタＬ１とが並列に接続され、２つのコンデンサＣ１及びＣ２の接続部がｐＭＯＳＦＥＴ・ＭＰ１のソース及び出力端子（Ｖｏｕｔ）に接続されている。図１８（ｄ）及び図２４（ｄ）のハートレー発振器は、一端が高電位側の電源配線に接続された電流源Ｉ１の他端に、ゲートが高電位側の電源配線に接続されたｐＭＯＳＦＥＴ・ＭＰ１のソースが接続され、ｐＭＯＳＦＥＴ・ＭＰ１のドレインと低電位側の電源配線との間に、直列接続された２つのインダクタＬ１及びＬ２とコンデンサＣ１とが並列に接続され、２つのインダクタＬ１及びＬ２の接続部がｐＭＯＳＦＥＴ・ＭＰ１のソース及び出力端子（Ｖｏｕｔ）に接続されている。さらに、図１８（ｂ）、図１８（ｄ）の場合、図８（ｂ）と同様、ｐＭＯＳＦＥＴ・ＭＰ１として外部からボディ領域に所望電位を与えるためのボディ端子を備えた埋め込みチャネル型ｐＭＯＳＦＥＴを用い、そのボディ端子ｂｐ１にボディ−ソース間の半導体接合に順方向電圧が印加されるように電位を与える構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。
特に図示しないが、ｐ型Ｓｉ基板を用いる場合には、実施の形態１で用いる埋め込みチャネル型ｎＭＯＳＦＥＴはトリプルウェル構造を備えていることが望ましい。トリプルウェル構造を用いることで、埋め込みチャネル型ｎＭＯＳＦＥＴのボディ端子に順方向電圧を印加しても、同一基板上に配置されている他のｎＭＯＳＦＥＴへの電圧印加の影響を除去できる。【００８３】  （実施の形態２）
図１０は、本発明の実施の形態２における発振器の回路構成を示す回路図を示しており、図１０（ａ）は埋め込みチャネル型ｎＭＯＳＦＥＴを用いたクロスカップル型ｎＭＯＳＦＥＴ差動発振器の例を、図１０（ｄ）には、その一般的な回路構成例を示した。この回路の第１の特徴は、トランジスタ１２および１３が埋め込みチャネル型ｎＭＯＳＦＥＴである点であり、図６（ａ）、図６（ｂ）、図７（ａ）で示したような埋め込みチャネル型ｎＭＯＳＦＥＴを用いればよい。第２の特徴は、トランジスタ１２および１３のボディ端子ｂ１２およびｂ１３に電源電位Ｖｄｄが与えられる点である。具体的には、ボディ端子ｂ１２およびｂ１３は、電源電位Ｖｄｄが与えられる高電位側の電源配線に配線で接続されている。【００８４】  ここで、電流源３６における電圧降下をＶｏｆｆとすると、ボディ端子ｂ１２およびｂ１３を高電位側の電源配線に接続することで、埋め込みチャネル型ｎＭＯＳＦＥＴのボディ−ソース間には
Ｖｄｄ−Ｖｏｆｆ
の順方向電圧が印加される。差動対接続されたトランジスタ１２および１３によって信号は増幅され、インダクタ３０および３１、容量３３および３４によって構成されるＬＣ共振回路３７によって発振周波数が定まる。このような回路構成にすることで、電源電圧Ｖｄｄの電源の他に外部電源を必要としないため、実施の形態１よりも、回路規模を小さくできるという利点がある。【００８５】  また、実施の形態１の図８（ａ）の構成で説明したように、
０．７ボルト  ≧  Ｖｂ１２−Ｖｏｆｆ，Ｖｂ１３−Ｖｏｆｆ  ＞  ０
を満足することが望ましく、ここでは、Ｖｂ１２およびＶｂ１３の値は電源電位Ｖｄｄであるので、０．７ボルト  ≧  Ｖｄｄ−Ｖｏｆｆ  ＞  ０
を満足することが望ましい。この条件は、例えば、電源電圧Ｖｄｄが１．０Ｖ、電流源３６における電圧降下Ｖｏｆｆが０．３Ｖの場合に満足できる。ここで電源電圧Ｖｄｄを１．０Ｖにするのは、例えばトランジスタゲート長を６５〜９０ｎｍとするプロセスルールにおいて実施可能となる。
なお、ｎＭＯＳＦＥＴのボディ領域は接地接続されるのが一般的であり、図１０（ａ）のように高電位側の電源配線に接続されるのは一般的ではなく、特徴的な構成である。
図１０（ｂ）は、埋め込みチャネル型ｐＭＯＳＦＥＴを用いたクロスカップル型ｐＭＯＳＦＥＴ差動発振器の例を、図１０（ｅ）には、その一般的な回路構成例を示した。この回路の第１の特徴は、トランジスタ２２および２３が埋め込みチャネル型ｐＭＯＳＦＥＴである点であり、図１（ｂ）、図６（ｃ）、図７（ｂ）で示したような埋め込みチャネル型ｐＭＯＳＦＥＴを用いればよい。第２の特徴は、トランジスタ２２および２３のボディ端子ｂ２２およびｂ２３が接地されている点である。具体的には、ボディ端子ｂ２２およびｂ２３は、接地電位ＧＮＤが与えられる低電位側の電源配線（接地配線）に配線で接続されている。
ここで、電流源３６における電圧降下をＶｏｆｆすると、ボディ端子ｂ２２およびｂ２３を接地することで、埋め込みチャネル型ｐＭＯＳＦＥＴのボディ−ソース間には
Ｖｄｄ−Ｖｏｆｆ
の順方向電圧が印加される。差動対接続されたトランジスタ２２および２３によって信号は増幅され、インダクタ３０および３１、容量３３および３４によって構成されるＬＣ共振回路３７によって発振周波数が定まる。このような回路構成にすることで、電源電圧Ｖｄｄの電源の他に外部電源を必要としないため、実施の形態１よりも、回路規模を小さくできるという利点がある。【００８６】  また、実施の形態１の図８（ｂ）の構成で説明したように、
０．７ボルト  ≧  Ｖｄｄ−Ｖｏｆｆ−Ｖｂ２２，Ｖｄｄ−Ｖｏｆｆ−Ｖｂ２３  ＞  ０
を満足することが望ましく、ここでは、Ｖｂ２２およびＶｂ２３の値は接地電位の０ボルトであるので、
０．７ボルト  ≧  Ｖｄｄ−Ｖｏｆｆ  ＞  ０
を満足することが望ましい。この条件は、例えば、電源電圧Ｖｄｄが１．０Ｖ、電流源３６における電圧降下Ｖｏｆｆが０．３Ｖの場合に満足できる。ここで電源電圧Ｖｄｄを１．０Ｖにするのは、例えばトランジスタゲート長を６５〜９０ｎｍとするプロセスルールにおいて実施可能となる。
なお、ｐＭＯＳＦＥＴのボディ領域は高電位側の電源配線に接続されるのが一般的であり、図１０（ｂ）のように接地接続されるのは一般的ではなく、特徴的な構成である。【００８７】  図１０（ｃ）は、埋め込みチャネル型ｎＭＯＳＦＥＴと埋め込みチャネル型ｐＭＯＳＦＥＴを用いたクロスカップル型ＣＭＯＳ差動発振器の例を、図１０（ｆ）には、その一般的な回路構成例を示した。この回路の第１の特徴は、トランジスタ１２および１３が埋め込みチャネル型ｎＭＯＳＦＥＴである点であり、図６（ａ）、図６（ｂ）、図７（ａ）で示したような埋め込みチャネル型ｎＭＯＳＦＥＴを用いればよい。第２の特徴は、トランジスタ２２および２３が埋め込みチャネル型ｐＭＯＳＦＥＴである点であり、図１（ｂ）、図６（ｃ）、図７（ｂ）で示したような埋め込みチャネル型ｐＭＯＳＦＥＴを用いればよい。
この回路の第３の特徴は、トランジスタ１２および１３のボディ端子ｂ１２およびｂ１３に電源電位Ｖｄｄが与えられる点である。具体的には、ボディ端子ｂ１２およびｂ１３は、電源電位Ｖｄｄが与えられる高電位側の電源配線に配線で接続されている。電流源３６における電圧降下をＶｏｆｆとすると、ボディ領域を高電位側の電源配線に接続することで、埋め込みチャネル型ｎＭＯＳＦＥＴのボディ−ソース間には
Ｖｄｄ−Ｖｏｆｆ
の順方向電圧が印加される。
さらに、この回路の第４の特徴は、トランジスタ２２および２３のボディ端子ｂ２２およびｂ２３が接地されている点である。具体的には、ボディ端子ｂ２２およびｂ２３は、接地電位ＧＮＤが与えられる低電位側の電源配線（接地配線）に接続されている。ボディ端子ｂ２２およびｂ２３を接地することで、埋め込みチャネル型ｐＭＯＳＦＥＴのボディ−ソース間には
Ｖｄｄ
の順方向電圧が印加される。差動対接続されたトランジスタ１２および１３と、同じく差動対接続されたトランジスタ２２および２３とによって信号は増幅され、２組の差動回路対の間に配置されたインダクタ３２および容量３５によって構成されるＬＣ共振回路３７によって発振周波数が定まる。このような回路構成にすることで、電源電圧Ｖｄｄの電源の他に外部電源を必要としないため、実施の形態１よりも、回路規模を小さくできる利点がある。【００８８】  また、実施の形態１の図８（ｃ）の構成で説明したように、
０．７ボルト  ≧  Ｖｂ１２−Ｖｏｆｆ，Ｖｂ１３−Ｖｏｆｆ  ＞  ０
０．７ボルト  ≧  Ｖｄｄ−Ｖｂ２２，Ｖｄｄ−Ｖｂ２３  ＞  ０
を満足することが望ましく、ここでは、Ｖｂ１２およびＶｂ１３の値は電源電位Ｖｄｄであり、Ｖｂ２２およびＶｂ２３の値は接地電位の０ボルトであるので、
０．７ボルト  ≧  Ｖｄｄ−Ｖｏｆｆ  ＞  ０
０．７ボルト  ≧  Ｖｄｄ  ＞  ０
を満足することが望ましい。この条件は、例えば、電源電圧Ｖｄｄが０．７Ｖ以下の場合に実現可能となる。
以上のように本実施の形態２によれば、発振器で用いている増幅用電界効果トランジスタの低周波ノイズ特性を低減することができ、発振器全体のノイズ特性を改善することができることに加え、実施の形態１よりも回路規模を小さくできる。
なお、上記の実施の形態２で用いた図１０では、図２１に示したクロスカップル型差動発振器について本発明を適用した例を示したが、図２２〜図２４に示した他の発振器についても同様に本発明を適用することで、同様の効果が得られる。これらの構成について以下簡単に説明する。
まず図１３（ａ），（ｂ），（ｃ）は、それぞれ図２２（ａ），（ｂ），（ｃ）に示した従来の３段シングルエンド型リング発振器に本発明を適用した場合の回路構成を示す回路図であり、ｂｎ１〜ｂｎ３はｎＭＯＳＦＥＴのボディ端子、ｂｐ１〜ｂｐ３はｐＭＯＳＦＥＴのボディ端子である。図１３（ａ）の場合、図１０（ａ）と同様、ｎＭＯＳＦＥＴ・ＭＮ１〜ＭＮ３として埋め込みチャネル型ｎＭＯＳＦＥＴを用い、そのボディ端子ｂｎ１〜ｂｎ３を電源電位Ｖｄｄが与えられる高電位側の電源配線に接続し、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。図１３（ｂ）の場合、図１０（ｂ）と同様、ｐＭＯＳＦＥＴ・ＭＰ１〜ＭＰ３として埋め込みチャネル型ｐＭＯＳＦＥＴを用い、そのボディ端子ｂｐ１〜ｂｐ３を接地電位ＧＮＤが与えられる低電位側の電源配線（接地配線）に接続し、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。図１３（ｃ）の場合、図１０（ｃ）と同様、ｎＭＯＳＦＥＴ・ＭＮ１〜ＭＮ３として埋め込みチャネル型ｎＭＯＳＦＥＴを用い、そのボディ端子ｂｎ１〜ｂｎ３を電源電位Ｖｄｄが与えられる高電位側の電源配線に接続し、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とするとともに、ｐＭＯＳＦＥＴ・ＭＰ１〜ＭＰ３として埋め込みチャネル型ｐＭＯＳＦＥＴを用い、そのボディ端子ｂｐ１〜ｂｐ３を接地電位ＧＮＤが与えられる低電位側の電源配線（接地配線）に接続し、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはそれぞれのボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。これらの場合、図２２のところでも説明したように、トランジスタの段数（リング発振器の段数）は３段に限られず、３段以上の奇数であればよい。
次に、図１６（ａ），（ｂ），（ｃ）は、それぞれ図２３（ａ），（ｂ），（ｃ）に示した従来の差動型３段リング発振器に本発明を適用した場合の回路構成を示す回路図であり、ｂｎ１〜ｂｎ６はｎＭＯＳＦＥＴのボディ端子、ｂｐ１〜ｂｐ６はｐＭＯＳＦＥＴのボディ端子である。図１６（ａ）の場合、図１０（ａ）と同様、ｎＭＯＳＦＥＴ・ＭＮ１〜ＭＮ６として埋め込みチャネル型ｎＭＯＳＦＥＴを用い、そのボディ端子ｂｎ１〜ｂｎ６を電源電位Ｖｄｄが与えられる高電位側の電源配線に接続し、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。図１６（ｂ）の場合、図１０（ｂ）と同様、ｐＭＯＳＦＥＴ・ＭＰ１〜ＭＰ６として埋め込みチャネル型ｐＭＯＳＦＥＴを用い、そのボディ端子ｂｐ１〜ｂｐ６を接地電位ＧＮＤが与えられる低電位側の電源配線（接地配線）に接続し、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。図１６（ｃ）の場合、図１０（ｃ）と同様、ｎＭＯＳＦＥＴ・ＭＮ１〜ＭＮ６として埋め込みチャネル型ｎＭＯＳＦＥＴを用い、そのボディ端子ｂｎ１〜ｂｎ６を電源電位Ｖｄｄが与えられる高電位側の電源配線に接続し、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とするとともに、ｐＭＯＳＦＥＴ・ＭＰ１〜ＭＰ６として埋め込みチャネル型ｐＭＯＳＦＥＴを用い、そのボディ端子ｂｐ１〜ｂｐ６を接地電位ＧＮＤが与えられる低電位側の電源配線（接地配線）に接続し、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはそれぞれのボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。これらの場合、図２３のところでも説明したように、トランジスタの段数はループ内のトータルの反転数が奇数であればよく、リング発振器の段数は３段に限られず、奇数でも偶数でもよく、３段以上であればよい。
次に、図１９（ａ），（ｂ）は、それぞれ図２４（ａ），（ｂ）に示した従来のコルピッツ発振器に本発明を適用した場合の回路構成を示す回路図であり、図１９（ｃ），（ｄ）は、それぞれ図２４（ｃ），（ｄ）に示した従来のハートレー発振器に本発明を適用した場合の回路構成を示す回路図であり、ｂｎ１はｎＭＯＳＦＥＴのボディ端子、ｂｐ１はｐＭＯＳＦＥＴのボディ端子である。図１９（ａ）、図１９（ｃ）の場合、図１０（ａ）と同様、ｎＭＯＳＦＥＴ・ＭＮ１として埋め込みチャネル型ｎＭＯＳＦＥＴを用い、そのボディ端子ｂｎ１を電源電位Ｖｄｄが与えられる高電位側の電源配線に接続し、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。図１９（ｂ）、図１９（ｄ）の場合、図１０（ｂ）と同様、ｐＭＯＳＦＥＴ・ＭＰ１として埋め込みチャネル型ｐＭＯＳＦＥＴを用い、そのボディ端子ｂｐ１を接地電位ＧＮＤが与えられる低電位側の電源配線（接地配線）に接続し、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。
特に図示しないが、ｐ型Ｓｉ基板を用いる場合には、実施の形態２で用いる埋め込みチャネル型ｎＭＯＳＦＥＴはトリプルウェル構造を備えていることが望ましい。トリプルウェル構造を用いることで、埋め込みチャネル型ｎＭＯＳＦＥＴのボディ端子に順方向電圧を印加しても、同一基板上に配置されている他のｎＭＯＳＦＥＴへの電圧印加の影響を除去できる。
（実施の形態３）
図１１は、本発明の実施の形態３における発振器の回路構成を示す回路図を示しており、図１１（ａ）は埋め込みチャネル型ｎＭＯＳＦＥＴを用いたクロスカップル型差動発振器の例を、図１１（ｄ）には、その一般的な回路構成例を示した。この回路の第１の特徴は、トランジスタ１２および１３が埋め込みチャネル型ｎＭＯＳＦＥＴである点であり、図６（ａ）、図６（ｂ）、図７（ａ）で示したような埋め込みチャネル型ｎＭＯＳＦＥＴを用いればよい。
この回路の第２の特徴は、トランジスタ１２のボディ端子ｂ１２に、電源電圧Ｖｄｄを抵抗分配した電圧の値に相当する電位が与えられるように、抵抗３８および３９が接続されている点である。抵抗３８および３９は、電源電位Ｖｄｄが与えられる高電位側の電源配線と接地電位ＧＮＤが与えられる低電位側の電源配線（接地配線）との間に、直列接続されている。トランジスタ１２のボディ−ソース間抵抗成分が抵抗３８の抵抗値ｒ１および抵抗３９の抵抗値ｒ２に比べて十分に大きい場合、抵抗３８および３９によってボディ端子ｂ１２には、
Ｖｄｄ×ｒ２／（ｒ１＋ｒ２）
の電位が与えられる。このとき、電流源３６での電圧降下をＶｏｆｆとすると、トランジスタ１２のボディ−ソース間には
Ｖｄｄ×ｒ２／（ｒ１＋ｒ２）−Ｖｏｆｆ
の順方向電圧が印加されることになる。
この回路の第３の特徴は、トランジスタ１３のボディ端子ｂ１３に、電源電圧Ｖｄｄを抵抗分配した電圧の値に相当する電位が与えられるように、抵抗４１および４２が接続されている点である。抵抗４１および４２は、高電位側の電源配線と低電位側の電源配線（接地配線）との間に、直列接続されている。トランジスタ１３のボディ−ソース間抵抗成分が抵抗４１の抵抗値ｒ３および抵抗４２の抵抗値ｒ４に比べて十分に大きい場合、抵抗４１および４２によってボディ端子ｂ１３には、
Ｖｄｄ×ｒ４／（ｒ３＋ｒ４）
の電位が与えられる。このとき、電流源３６での電圧降下をＶｏｆｆとすると、トランジスタ１３のボディ−ソース間には
Ｖｄｄ×ｒ４／（ｒ３＋ｒ４）−Ｖｏｆｆ
の順方向電圧が印加されることになる。ボディ−ソース間に印加される順方向電圧がシリコンの拡散電位に相当する約０．７Ｖよりも大きくなった場合、ボディ−ソース間抵抗成分が小さくなる（ダイオードがオンする）ため、ボディ−ソース間に電流が流れる。従って望ましくは、ボディ−ソース間に印加される順方向電圧が約０．７Ｖ以下になるように、ｒ１、ｒ２、ｒ３およびｒ４の値を設定するとよい。例えば、現在用いられているゲート長を０．１３μｍとするプロセスルールでは、電源電圧Ｖｄｄは１．２Ｖに設定されていることが多い。
ｒ１＝ｒ２＝ｒ３＝ｒ４＝１２ｋΩ
と設定し、Ｖｏｆｆが十分小さいと考えると、トランジスタ１２および１３のボディ領域には０．６Ｖの電位が与えられ、ボディ−ソース間の順方向電圧は０．６Ｖとなり、０．７Ｖ以下という条件を満足できる。また、抵抗全体に流れる電流値は１００μＡであり、電流源に流れる電流値に比べて十分小さくできる。また、４つの抵抗値を同じ値にすることで、分圧された電圧値のばらつきの低減もできる。【００８９】  図１１（ｂ）は埋め込みチャネル型ｐＭＯＳＦＥＴを用いたクロスカップル型ｐＭＯＳＦＥＴ差動発振器の例を、図１１（ｅ）には、その一般的な回路構成例を示した。この回路の第１の特徴は、トランジスタ２２および２３が埋め込みチャネル型ｐＭＯＳＦＥＴである点であり、図１（ｂ）、図６（ｃ）、図７（ｂ）で示したような埋め込みチャネル型ｐＭＯＳＦＥＴを用いればよい。
この回路の第２の特徴は、トランジスタ２２のボディ端子ｂ２２に、電源電圧Ｖｄｄを抵抗分配した電圧の値に相当する電位が与えられるように、抵抗３８および３９が接続されている点である。抵抗３８および３９は、高電位側の電源配線と低電位側の電源配線（接地配線）との間に、直列接続されている。トランジスタ２２のボディ−ソース間抵抗成分が抵抗３８の抵抗値ｒ１および抵抗３９の抵抗値ｒ２に比べて十分に大きい場合、抵抗３８および３９によってボディ端子ｂ２２には、
Ｖｄｄ×ｒ２／（ｒ１＋ｒ２）
の電位が与えられる。このとき、電流源３６での電圧降下をＶｏｆｆとすると、トランジスタ２２のボディ−ソース間には
Ｖｄｄ×ｒ１／（ｒ１＋ｒ２）−Ｖｏｆｆ
の順方向電圧が印加されることになる。
この回路の第３の特徴は、トランジスタ２３のボディ端子ｂ２３に、電源電圧Ｖｄｄを抵抗分配した電圧の値に相当する電位が与えられるように、抵抗４１および４２が接続されている点である。抵抗４１および４２は、高電位側の電源配線と低電位側の電源配線（接地配線）との間に、直列接続されている。トランジスタ２３のボディ−ソース間抵抗成分が抵抗４１の抵抗値ｒ３および抵抗４２の抵抗値ｒ４に比べて十分に大きい場合、抵抗４１および４２によってボディ端子ｂ２３には、
Ｖｄｄ×ｒ４／（ｒ３＋ｒ４）
の電位が与えられる。このとき、電流源３６での電圧降下をＶｏｆｆとすると、トランジスタ２３のボディ−ソース間には
Ｖｄｄ×ｒ３／（ｒ３＋ｒ４）−Ｖｏｆｆ
の順方向電圧が印加されることになる。ボディ−ソース間に印加される順方向電圧がシリコンの拡散電位に相当する約０．７Ｖよりも大きくなった場合、ボディ−ソース間抵抗成分が小さくなる（ダイオードがオンする）ため、ボディ−ソース間に電流が流れる。従って望ましくは、ボディ−ソース間に印加される順方向電圧が約０．７Ｖ以下になるように、ｒ１、ｒ２、ｒ３およびｒ４の値を設定するとよい。
図１１（ｃ）は埋め込みチャネル型ｎＭＯＳＦＥＴと埋め込みチャネル型ｐＭＯＳＦＥＴを用いたクロスカップル型ＣＭＯＳ差動発振器の例を、図１１（ｆ）には、その一般的な回路構成例を示した。この回路の第１の特徴は、トランジスタ１２および１３が埋め込みチャネル型ｎＭＯＳＦＥＴである点であり、図６（ａ）、図６（ｂ）、図７（ａ）で示したような埋め込みチャネル型ｎＭＯＳＦＥＴを用いればよい。第２の特徴は、トランジスタ２２および２３が埋め込みチャネル型ｐＭＯＳＦＥＴである点であり、図１（ｂ）、図６（ｃ）、図７（ｂ）で示したような埋め込みチャネル型ｐＭＯＳＦＥＴを用いればよい。
この回路の第３の特徴は、トランジスタ１２および２２のボディ端子ｂ１２およびｂ２２に、電源電圧Ｖｄｄを抵抗分配した電圧の値に相当する電位が与えられるように、抵抗３８、３９および４０が接続されている点である。抵抗３８、３９および４０は、高電位側の電源配線と低電位側の電源配線（接地配線）との間に、直列接続されている。トランジスタ１２および２２のボディ−ソース間抵抗成分が抵抗３８の抵抗値ｒ１、抵抗３９の抵抗値ｒ２および抵抗４０の抵抗値ｒ３に比べて十分に大きい場合、ボディ端子ｂ１２には、
Ｖｄｄ×ｒ３／（ｒ１＋ｒ２＋ｒ３）
の電位が与えられ、ボディ端子ｂ２２には、
Ｖｄｄ×（ｒ２＋ｒ３）／（ｒ１＋ｒ２＋ｒ３）
の電位が与えられる。このとき、電流源３６での電圧降下をＶｏｆｆとすると、トランジスタ１２のボディ−ソース間には
Ｖｄｄ×ｒ３／（ｒ１＋ｒ２＋ｒ３）−Ｖｏｆｆ
の順方向電圧が印加され、トランジスタ２２のボディ−ソース間には
Ｖｄｄ×ｒ１／（ｒ１＋ｒ２＋ｒ３）
の順方向電圧が印加されることになる。
この回路の第４の特徴は、トランジスタ１３および２３のボディ端子ｂ１３およびｂ２３に、電源電圧Ｖｄｄを抵抗分配した電圧の値に相当する電位が与えられるように、抵抗４１、４２および４３が接続されている点である。抵抗４１、４２および４３は、高電位側の電源配線と低電位側の電源配線（接地配線）との間に、直列接続されている。トランジスタ１３および２３のボディ−ソース間抵抗成分が抵抗４１の抵抗値ｒ４、抵抗４２の抵抗値ｒ５および抵抗４３の抵抗値ｒ６に比べて十分に大きい場合、ボディ端子ｂ１３には、
Ｖｄｄ×ｒ６／（ｒ４＋ｒ５＋ｒ６）
の電位が与えられ、ボディ端子ｂ２３には、
Ｖｄｄ×（ｒ５＋ｒ６）／（ｒ４＋ｒ５＋ｒ６）
の電位が与えられる。このとき、電流源３６での電圧降下をＶｏｆｆとすると、トランジスタ１３のボディ−ソース間には
Ｖｄｄ×ｒ６／（ｒ４＋ｒ５＋ｒ６）−Ｖｏｆｆ
の順方向電圧が印加され、トランジスタ２３のボディ−ソース間には
Ｖｄｄ×ｒ４／（ｒ４＋ｒ５＋ｒ６）
の順方向電圧が印加されることになる。ボディ−ソース間に印加される順方向電圧がシリコンの拡散電位に相当する約０．７Ｖよりも大きくなった場合、ボディ−ソース間抵抗成分が小さくなる（ダイオードがオンする）ため、ボディ−ソース間に電流が流れる。従って望ましくは、ボディ−ソース間に印加される順方向電圧が約０．７Ｖ以下になるように、ｒ１、ｒ２、ｒ３、ｒ４、ｒ５およびｒ６の値を設定するとよい。
以上のように本実施の形態３によれば、発振器で用いている増幅用電界効果トランジスタの低周波ノイズ特性を低減することができ、発振器全体のノイズ特性を改善することができる。また、ボディ端子への電位付与手段として抵抗分圧回路を用い、各抵抗の抵抗値の関係に応じてボディ端子に与える電位を任意に設定することで、ボディ−ソース間に印加される順方向電圧を任意の値に設定できる。
なお、上記の実施の形態３で用いた図１１では、図２１に示したクロスカップル型差動発振器について本発明を適用した例を示したが、図２２〜図２４に示した他の発振器についても同様に本発明を適用することで、同様の効果が得られる。これらの構成について以下簡単に説明する。
まず図１４（ａ），（ｂ），（ｃ）は、それぞれ図２２（ａ），（ｂ），（ｃ）に示した従来の３段シングルエンド型リング発振器に本発明を適用した場合の回路構成を示す回路図であり、ｂｎ１〜ｂｎ３はｎＭＯＳＦＥＴのボディ端子、ｂｐ１〜ｂｐ３はｐＭＯＳＦＥＴのボディ端子、Ｒ４〜Ｒ１２は抵抗分圧回路を構成する抵抗である。図１４（ａ）の場合、抵抗Ｒ４とＲ５、Ｒ６とＲ７、Ｒ８とＲ９がそれぞれ抵抗分圧回路を構成し、図１１（ａ）と同様、ｎＭＯＳＦＥＴ・ＭＮ１〜ＭＮ３として埋め込みチャネル型ｎＭＯＳＦＥＴを用い、そのボディ端子ｂｎ１〜ｂｎ３にそれぞれの抵抗分圧回路から電源電圧Ｖｄｄを抵抗分配した電圧の値に相当する電位を与えることで、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下となるように各抵抗値を設定する。図１４（ｂ）の場合、抵抗Ｒ４とＲ５、Ｒ６とＲ７、Ｒ８とＲ９がそれぞれ抵抗分圧回路を構成し、図１１（ｂ）と同様、ｐＭＯＳＦＥＴ・ＭＰ１〜ＭＰ３として埋め込みチャネル型ｐＭＯＳＦＥＴを用い、そのボディ端子ｂｐ１〜ｂｐ３にそれぞれの抵抗分圧回路から電源電圧Ｖｄｄを抵抗分配した電圧の値に相当する電位を与えることで、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下となるように各抵抗値を設定する。図１４（ｃ）の場合、抵抗Ｒ４とＲ５とＲ６、Ｒ７とＲ８とＲ９、Ｒ１０とＲ１１とＲ１２がそれぞれ抵抗分圧回路を構成し、図１１（ｃ）と同様、ｎＭＯＳＦＥＴ・ＭＮ１〜ＭＮ３として埋め込みチャネル型ｎＭＯＳＦＥＴを用い、そのボディ端子ｂｎ１〜ｂｎ３にそれぞれの抵抗分圧回路から電源電圧Ｖｄｄを抵抗分配した電圧の値に相当する電位を与えることで、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とするとともに、ｐＭＯＳＦＥＴ・ＭＰ１〜ＭＰ３として埋め込みチャネル型ｐＭＯＳＦＥＴを用い、そのボディ端子ｂｐ１〜ｂｐ３にそれぞれの抵抗分圧回路から電源電圧Ｖｄｄを抵抗分配した電圧の値に相当する電位を与えることで、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはそれぞれのボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下となるように各抵抗値を設定する。これらの場合、図２２のところでも説明したように、トランジスタの段数（リング発振器の段数）は３段に限られず、３段以上の奇数であればよい。
次に、図１７（ａ），（ｂ），（ｃ）は、それぞれ図２３（ａ），（ｂ），（ｃ）に示した従来の差動型３段リング発振器に本発明を適用した場合の回路構成を示す回路図であり、ｂｎ１〜ｂｎ６はｎＭＯＳＦＥＴのボディ端子、ｂｐ１〜ｂｐ６はｐＭＯＳＦＥＴのボディ端子である。図１７（ａ）の場合、抵抗Ｒ７とＲ８、Ｒ９とＲ１０、Ｒ１１とＲ１２、Ｒ１３とＲ１４、Ｒ１５とＲ１６、Ｒ１７とＲ１８がそれぞれ抵抗分圧回路を構成し、図１１（ａ）と同様、ｎＭＯＳＦＥＴ・ＭＮ１〜ＭＮ６として埋め込みチャネル型ｎＭＯＳＦＥＴを用い、そのボディ端子ｂｎ１〜ｂｎ６にそれぞれの抵抗分圧回路から電源電圧Ｖｄｄを抵抗分配した電圧の値に相当する電位を与えることで、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下となるように各抵抗値を設定する。図１７（ｂ）の場合、抵抗Ｒ７とＲ８、Ｒ９とＲ１０、Ｒ１１とＲ１２、Ｒ１３とＲ１４、Ｒ１５とＲ１６、Ｒ１７とＲ１８がそれぞれ抵抗分圧回路を構成し、図１１（ｂ）と同様、ｐＭＯＳＦＥＴ・ＭＰ１〜ＭＰ６として埋め込みチャネル型ｐＭＯＳＦＥＴを用い、そのボディ端子ｂｐ１〜ｂｐ６にそれぞれの抵抗分圧回路から電源電圧Ｖｄｄを抵抗分配した電圧の値に相当する電位を与えることで、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下となるように各抵抗値を設定する。図１７（ｃ）の場合、抵抗Ｒ１とＲ２とＲ３、Ｒ４とＲ５とＲ６、Ｒ７とＲ８とＲ９、Ｒ１０とＲ１１とＲ１２、Ｒ１３とＲ１４とＲ１５、Ｒ１６とＲ１７とＲ１８がそれぞれ抵抗分圧回路を構成し、図１１（ｃ）と同様、ｎＭＯＳＦＥＴ・ＭＮ１〜ＭＮ６として埋め込みチャネル型ｎＭＯＳＦＥＴを用い、そのボディ端子ｂｎ１〜ｂｎ６にそれぞれの抵抗分圧回路から電源電圧Ｖｄｄを抵抗分配した電圧の値に相当する電位を与えることで、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とするとともに、ｐＭＯＳＦＥＴ・ＭＰ１〜ＭＰ６として埋め込みチャネル型ｐＭＯＳＦＥＴを用い、そのボディ端子ｂｐ１〜ｂｐ６にそれぞれの抵抗分圧回路から電源電圧Ｖｄｄを抵抗分配した電圧の値に相当する電位を与えることで、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはそれぞれのボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下となるように各抵抗値を設定する。これらの場合、図２３のところでも説明したように、トランジスタの段数はループ内のトータルの反転数が奇数であればよく、リング発振器の段数は３段に限られず、奇数でも偶数でもよく、３段以上であればよい。
次に、図２０（ａ），（ｂ）は、それぞれ図２４（ａ），（ｂ）に示した従来のコルピッツ発振器に本発明を適用した場合の回路構成を示す回路図であり、図２０（ｃ），（ｄ）は、それぞれ図２４（ｃ），（ｄ）に示した従来のハートレー発振器に本発明を適用した場合の回路構成を示す回路図であり、ｂｎ１はｎＭＯＳＦＥＴのボディ端子、ｂｐ１はｐＭＯＳＦＥＴのボディ端子、Ｒ１とＲ２は抵抗分圧回路を構成する抵抗である。図２０（ａ）、図２０（ｃ）の場合、図１１（ａ）と同様、ｎＭＯＳＦＥＴ・ＭＮ１として埋め込みチャネル型ｎＭＯＳＦＥＴを用い、そのボディ端子ｂｎ１にそれぞれの抵抗分圧回路から電源電圧Ｖｄｄを抵抗分配した電圧の値に相当する電位を与えることで、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下となるように各抵抗値を設定する。図２０（ｂ）、図２０（ｄ）の場合、図１１（ｂ）と同様、ｐＭＯＳＦＥＴ・ＭＰ１として埋め込みチャネル型ｐＭＯＳＦＥＴを用い、そのボディ端子ｂｐ１にそれぞれの抵抗分圧回路から電源電圧Ｖｄｄを抵抗分配した電圧の値に相当する電位を与えることで、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下となるように各抵抗値を設定する。
なお、以上の実施の形態３の各例では、電源電圧Ｖｄｄを抵抗分配してボディ端子へ電位を与える手段として最も単純な構成例を示したが、複数の抵抗およびＭＯＳＦＥＴを組み合わせて、ボディ領域へ与える電位を制御することもできる。例えば、高電位側電源配線と抵抗間および抵抗と接地配線間にＭＯＳスイッチを備えることで、必要なときにのみボディ端子及びボディ領域へ電位を与えることが可能となる。
さらに、特に図示しないが、ｐ型Ｓｉ基板を用いる場合には、実施の形態３で用いる埋め込みチャネル型ｎＭＯＳＦＥＴはトリプルウェル構造を備えていることが望ましい。トリプルウェル構造を用いることで、埋め込みチャネル型ｎＭＯＳＦＥＴのボディ端子に順方向電圧を印加しても、同一基板上に配置されている他のｎＭＯＳＦＥＴへの電圧印加の影響を除去できる。【００９０】  なお、実施の形態３の場合には、ボディ端子の電位付与手段を構成する抵抗の抵抗値にばらつきが生じることによってボディ端子へ与える電位にばらつきが生じるので、抵抗の抵抗値にばらつきが生じない（抵抗を用いていない）と言う点では、実施の形態２の方が優れている。【００９１】  次に、電流源トランジスタと発振トランジスタの低周波雑音が、発振器の位相雑音特性に与える影響を調べるために、より詳細なシミュレーションを行った。以下でのシミュレーションでは、図１（ｂ）のＳｉＧｅ−ｐＭＯＳＦＥＴのＳｉＧｅチャネル層６５として、Ｓｉ０．７０Ｇｅ０．３０層を用いている。【００９２】  まず、発振器の電流源に理想電流源を用いて、位相ノイズに関して行ったシミュレーションについて説明する。図２９（ａ）は、シミュレーションに用いたＬＣ発振器の回路図である。増幅用のトランジスタＭ１およびＭ２のサイズはともに、ゲート長０．５μｍ、ゲート幅１００μｍである。電源電圧Ｖｄｄは３Ｖで、理想電流源Ｉｓの電流値は６ｍＡに設定した。共振回路には抵抗Ｒ、コイルＬ及び容量Ｃを２組用いており、抵抗Ｒの抵抗値は１８２Ω、コイルＬのインダクタンスは４ｎＨ、容量Ｃの容量値は３ｐＦであり、発振周波数は１．２ＧＨｚに設定している。このシミュレーションは、トランジスタＭ１、Ｍ２に、従来の表面チャネル型Ｓｉ−ｐＭＯＳＦＥＴを用いた場合と、図１（ｂ）の埋め込みチャネル型のＳｉＧｅ−ｐＭＯＳＦＥＴを用いた場合について行った。ここで、埋め込みチャネル型のＳｉＧｅ−ｐＭＯＳＦＥＴを用いた場合については、ボディ−ソース間電圧Ｖｂを０Ｖにした場合と−０．６Ｖにした場合についてシミュレーションを行った。【００９３】  このシミュレーションの結果を図２９（ｂ）に示す。図２９（ｂ）において、Ｄ１はボディ−ソース間電圧Ｖｂを０Ｖにしている従来の表面チャネル型Ｓｉ−ｐＭＯＳＦＥＴの位相ノイズＰＮを示し、Ｄ２はボディ−ソース間電圧Ｖｂを０ＶにしているＳｉＧｅ−ｐＭＯＳＦＥＴの位相ノイズＰＮを示し、Ｄ３はボディ−ソース間電圧Ｖｂを−０．６ＶにしているＳｉＧｅ−ｐＭＯＳＦＥＴの位相ノイズＰＮを示す。位相ノイズＰＮは、所望の信号周波数（ここでは発振周波数１．２ＧＨｚ）からオフセット周波数Δｆ離れた周波数において規定されるので、図２９（ｂ）の横軸は、オフセット周波数Δｆとしている。トランジスタの１／ｆノイズの影響が１／ｆ３の成分となって現れ、熱雑音（ｗｈｉｔｅ  ｎｏｉｓｅ）の影響が１／ｆ２の成分となって現れている。１／ｆ３の成分については、従来の表面チャネル型Ｓｉ−ｐＭＯＳＦＥＴの位相ノイズ（Ｄ１）と比べて、ＳｉＧｅ−ｐＭＯＳＦＥＴ（Ｖｂ＝０Ｖ）の位相ノイズ（Ｄ２）の方が８ｄＢｃ程度低く、さらにボディ−ソース間に順方向電圧を印加したＳｉＧｅ−ｐＭＯＳＦＥ���（Ｖｂ＝−０．６Ｖ）の位相ノイズ（Ｄ３）の方が１５ｄＢｃ程度低くなっている。したがって、発振器の増幅回路には、従来の表面チャネル型Ｓｉ−ｐＭＯＳＦＥＴより、ＳｉＧｅ−ｐＭＯＳＦＥＴを用いた方が、位相ノイズを低減でき、さらにそのＳｉＧｅ−ｐＭＯＳＦＥＴのボディ−ソース間に順方向電圧を印加することで、より位相ノイズを低減できることが分かる。また、１／ｆ２の成分については、トランジスタの種類にはほとんど依存しないことが分かる。【００９４】  次に、発振器の電流源を種々変更して、位相ノイズに関して行ったシミュレーションについて説明する。図３０（ａ）は、シミュレーションに用いたＬＣ発振器の回路図である。トランジスタＭｃ１、Ｍｃ２及び理想電流源Ｉｓを用いてカレントミラー回路が構成され、カレントミラー回路を構成する一方のトランジスタＭｃ２が電流源となっている。共振回路には抵抗Ｒ、コイルＬ及び容量Ｃを２組用いている。ここでは、発振器の増幅用のトランジスタＭ１、Ｍ２と電流源のトランジスタＭｃ２とのそれぞれに、従来の表面チャネル型Ｓｉ−ｐＭＯＳＦＥＴを用いた場合と、図１（ｂ）の埋め込みチャネル型のＳｉＧｅ−ｐＭＯＳＦＥＴを用いた場合についてシミュレーションを行った。また、埋め込みチャネル型のＳｉＧｅ−ｐＭＯＳＦＥＴを用いた場合については、ボディ−ソース間電圧Ｖｂを０Ｖにした場合と−０．６Ｖにした場合についてシミュレーションを行った。このシミュレーションの種々のケースで設定した設計パラメータと、シミュレーション結果で得られた発振特性とをまとめた表を図３１に示す。図３１の設計パラメータにおいて、増幅用のトランジスタＭ１、Ｍ２のタイプ及び電流源のトランジスタＭｃ２のタイプに、Ｓｉと記載されているのは、従来の表面チャネル型Ｓｉ−ｐＭＯＳＦＥＴを用いていることを示し、ＳｉＧｅと記載されているのは、埋め込みチャネル型ＳｉＧｅ−ｐＭＯＳＦＥＴを用いていることを示す。また、いずれの種類のトランジスタを用いても、増幅用のトランジスタＭ１およびＭ２のサイズはともに、ゲート長０．５μｍ、ゲート幅１００μｍとし、電流源のトランジスタＭｃ２のサイズは、ゲート長１μｍ、ゲート幅２００μｍとしている。電源電圧Ｖｄｄは３Ｖで、電流源のトランジスタＭｃ２の電流値Ｉｄｃは６ｍＡに設定した。共振回路に用いられているコイルＬのインダクタンスＬｐは４ｎＨ、抵抗Ｒの抵抗値Ｒｐは１８２Ω、容量Ｃの容量値Ｃｐは、図３１に示されたとおりである。また、図３１の発振特性には、発振周波数ｆ１と、ピーク時発振出力電圧Ｖｐｐと、発振周波数からの差分であるオフセット周波数Δｆが、１００Ｈｚ、１ｋＨｚ、１０ｋＨｚのそれぞれにおける位相ノイズＰＮと、位相ノイズＰＮの１／ｆ３の成分と１／ｆ２の成分との境界のオフセット周波数ｆ２（図３１（ｂ）参照）とを示している。また、ＳＩ−ＶＣＯ１、ＳＧ−ＶＣＯ３、ＳＧ−ＶＣＯ６の各ケースにおける位相ノイズ特性を図３１（ｂ）に示している。【００９５】  図３１において、ＳＩ−ＶＣＯ１とＳＩ−ＶＣＯ２とのケースを比較すれば分かるように、増幅用のトランジスタＭ１、Ｍ２に、従来の表面チャネル型Ｓｉ−ｐＭＯＳＦＥＴを用いている場合には、電流源のトランジスタＭｃ２に、従来の表面チャネル型Ｓｉ−ｐＭＯＳＦＥＴを用いた場合も埋め込みチャネル型ＳｉＧｅ−ｐＭＯＳＦＥＴを用いた場合も位相ノイズＰＮは殆ど変わらない。【００９６】  また、ＳＧ−ＶＣＯ１とＳＧ−ＶＣＯ３とのケースを比較すれば分かるように、増幅用のトランジスタＭ１、Ｍ２に、埋め込みチャネル型ＳｉＧｅ−ｐＭＯＳＦＥＴを用いている場合には、電流源のトランジスタＭｃ２に、従来の表面チャネル型Ｓｉ−ｐＭＯＳＦＥＴを用いた場合よりも埋め込みチャネル型ＳｉＧｅ−ｐＭＯＳＦＥＴを用いた場合の方が位相ノイズＰＮは低減する。【００９７】  また、増幅用のトランジスタＭ１、Ｍ２のボディ−ソース間電圧Ｖｂを−０．６Ｖにしてボディ−ソース間に順方向電圧を印加した場合でも、ＳＧ−ＶＣＯ２とＳＧ−ＶＣＯ４とのケースを比較すれば分かるように、増幅用のトランジスタＭ１、Ｍ２に、埋め込みチャネル型ＳｉＧｅ−ｐＭＯＳＦＥＴを用いている場合には、電流源のトランジスタＭｃ２に、従来の表面チャネル型Ｓｉ−ｐＭＯＳＦＥＴ用いた場合よりも埋め込みチャネル型ＳｉＧｅ−ｐＭＯＳＦＥＴを用いた場合の方が位相ノイズＰＮは低減する。【００９８】  また、ＳＧ−ＶＣＯ４とＳＧ−ＶＣＯ６とのケースを比較すれば分かるように、増幅用のトランジスタＭ１、Ｍ２及び電流源のトランジスタＭｃ２に、埋め込みチャネル型ＳｉＧｅ−ｐＭＯＳＦＥＴを用い、増幅用のトランジスタＭ１、Ｍ２のボディ−ソース間電圧Ｖｂを−０．６Ｖにしてボディ−ソース間に順方向電圧を印加している場合には、電流源のトランジスタＭｃ２にもボディ−ソース間電圧Ｖｂを−０．６Ｖにしてボディ−ソース間に順方向電圧を印加した場合の方が位相ノイズＰＮは低減する。【００９９】  以上のシミュレーション結果をまとめると、増幅用のトランジスタＭ１、Ｍ２に埋め込みチャネル型ＳｉＧｅ−ｐＭＯＳＦＥＴを用い、それらのボディ−ソース間に順方向電圧を印加する場合には、電流源のトランジスタＭｃ２にも埋め込みチャネル型ＳｉＧｅ−ｐＭＯＳＦＥＴを用いることが位相ノイズＰＮを低減する上で好ましく、さらに電流源のトランジスタＭｃ２に用いる埋め込みチャネル型ＳｉＧｅ−ｐＭＯＳＦＥＴのボディ−ソース間にも順方向電圧を印加するようにした方がより好ましい。【０１００】  上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【０１０１】  本発明に係る発振器は、電界効果トランジスタを用いて構成されているにもかかわらず、バイポーラトランジスタに匹敵する低ノイズ特性を有し、安価で集積化にも適していることから、低ノイズ特性が必要とされるアナログ高周波回路等に有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【手続補正書】
【提出日】平成19年1月15日(2007.1.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の電源配線と該第１の電源配線との間に電源電圧が印加される第２の電源配線と、共振回路と、それぞれのソース領域同士が電気的に接続されそれぞれのドレイン領域が前記共振回路に電気的に接続されるとともに互いに差動対接続された一対の第１および第２の電界効果トランジスタと、前記第１および第２の電界効果トランジスタのソース領域同士が電気的に接続された部分と前記第２の電源配線との間に接続された電流源とを備え、
前記第１および第２の電界効果トランジスタはそれぞれ、半導体基板上に形成された第１導電型のボディ領域と、前記ボディ領域上に形成された第２導電型の前記ソース領域およびドレイン領域と、前記ソース領域およびドレイン領域間に形成された埋め込みチャネル層と、前記埋め込みチャネル層の上方にゲート絶縁膜を介して形成されたゲート電極とを有した埋め込みチャネル型トランジスタであり、かつ前記ボディ領域と電気的に接続されたボディ端子が設けられており、
前記第２の電源配線の電位と前記ボディ端子に与えられるボディ電位との間の電圧と、前記電流源による電圧降下との差の電圧が、前記第１および第２の電界効果トランジスタそれぞれの前記ソース領域と前記ボディ領域間の半導体接合に対し順方向に印加され、かつ前記半導体接合の拡散電位差以下となるように、前記ボディ端子に前記ボディ電位を与えるボディ電位付与回路が設けられた、発振器。
【請求項２】
第１導電型がｎ型であり、第２導電型がｐ型であり、前記第１および第２の電界効果トランジスタがｐチャネル型電界効果トランジスタであり、
前記第１の電源配線が低電位側電源配線で、前記第２の電源配線が高電位側電源配線であり、
前記ボディ電位付与回路は前記ボディ端子を前記低電位側電源配線に接続する配線である、請求項１に記載の発振器。
【請求項３】
第１導電型がｐ型であり、第２導電型がｎ型であり、前記第１および第２の電界効果トランジスタがｎチャネル型電界効果トランジスタであり、
前記第１の電源配線が高電位側電源配線で、前記第２の電源配線が低電位側電源配線であり、
前記ボディ電位付与回路は前記ボディ端子を前記高電位側電源配線に接続する配線である、請求項１に記載の発振器。
【請求項４】
それぞれのソース領域が前記高電位側電源配線に電気的に接続されそれぞれのドレイン領域が前記共振回路に電気的に接続されるとともに互いに差動対接続された一対の第１および第２のｐチャネル型電界効果トランジスタが設けられ、
前記第１および第２のｐチャネル型電界効果トランジスタはそれぞれ、前記半導体基板上に形成されたｎ型のボディ領域と、前記ボディ領域上に形成されたｐ型の前記ソース領域およびドレイン領域と、前記ソース領域およびドレイン領域間に形成された埋め込みチャネル層と、前記埋め込みチャネル層の上方にゲート絶縁膜を介して形成されたゲート電極とを有した埋め込みチャネル型トランジスタであり、かつ前記ボディ領域と電気的に接続されたボディ端子が設けられ、前記ボディ端子が前記低電位側電源配線に接続されており、
前記電源電圧が、前記第１および第２のｐチャネル型電界効果トランジスタそれぞれの前記ソース領域と前記ボディ領域間の半導体接合に対し順方向に印加され、かつ前記半導体接合の拡散電位差以下である、請求項３に記載の発振器。
【請求項５】
第１導電型がｎ型であり、第２導電型がｐ型であり、前記第１および第２の電界効果トランジスタがｐチャネル型電界効果トランジスタであり、
前記第１の電源配線が低電位側電源配線で、前記第２の電源配線が高電位側電源配線であり、
前記ボディ電位付与回路は、前記高電位側電源配線と前記低電位側電源配線との間に接続され、前記電源電圧を分圧した電圧に相当する電位を前記ボディ電位としてそれぞれの前記ボディ端子に与える回路である、請求項１に記載の発振器。
【請求項６】
第１導電型がｐ型であり、第２導電型がｎ型であり、前記第１および第２の電界効果トランジスタがｎチャネル型電界効果トランジスタであり、
前記第１の電源配線が高電位側電源配線で、前記第２の電源配線が低電位側電源配線であり、
前記ボディ電位付与回路は、前記高電位側電源配線と前記低電位側電源配線との間に接続され、前記電源電圧を分圧した電圧に相当する電位を前記ボディ電位としてそれぞれの前記ボディ端子に与える回路である、請求項１に記載の発振器。
【請求項７】
それぞれのソース領域が前記高電位側電源配線に電気的に接続されそれぞれのドレイン領域が前記共振回路に電気的に接続されるとともに互いに差動対接続された一対の第１および第２のｐチャネル型電界効果トランジスタが設けられ、
前記第１および第２のｐチャネル型電界効果トランジスタはそれぞれ、前記半導体基板上に形成されたｎ型のボディ領域と、前記ボディ領域上に形成されたｐ型の前記ソース領域およびドレイン領域と、前記ソース領域およびドレイン領域間に形成された埋め込みチャネル層と、前記埋め込みチャネル層の上方にゲート絶縁膜を介して形成されたゲート電極とを有した埋め込みチャネル型トランジスタであり、かつ前記ボディ領域と電気的に接続されたボディ端子が設けられ、
前記高電位側電源配線と低電位側電源配線との間に接続され、前記電源電圧を分圧した電圧に相当する電位を前記第１および第２のｐチャネル型電界効果トランジスタそれぞれの前記ボディ端子に与える分圧回路が設けられ、
前記高電位側電源配線の電位と、前記分圧回路から前記第１および第２のｐチャネル型電界効果トランジスタそれぞれの前記ボディ端子に与えられる電位との差の電圧が、前記第１および第２のｐチャネル型電界効果トランジスタそれぞれの前記ソース領域と前記ボディ領域間の半導体接合に対し順方向に印加され、かつ前記半導体接合の拡散電位差以下である、請求項６に記載の発振器。
【請求項８】
前記半導体基板はシリコンを主とする基板であり、前記ｐチャネル型電界効果トランジスタは、ＳｉＧｅ層またはＳｉＧｅＣ層により前記埋め込みチャネル層が形成された、請求項２または５に記載の発振器。
【請求項９】
前記半導体基板はシリコンを主とする基板であり、前記ｎチャネル型電界効果トランジスタは、ＳｉＣ層またはＳｉＧｅＣ層により前記埋め込みチャネル層が形成された、請求項３または６に記載の発振器。
【請求項１０】
前記半導体基板はシリコンを主とする基板であり、前記ｐチャネル型電界効果トランジスタは、ＳｉＧｅ層またはＳｉＧｅＣ層により前記埋め込みチャネル層が形成され、前記ｎチャネル型電界効果トランジスタは、ＳｉＣ層またはＳｉＧｅＣ層により前記埋め込みチャネル層が形成された、請求項４または７に記載の発振器。
【請求項１１】
前記ゲート絶縁膜から前記埋め込みチャネル層までの距離を、０ｎｍより長く、５ｎｍより短くした、請求項８〜１０のいずれかに記載の発振器。
【請求項１２】
前記ゲート絶縁膜から前記埋め込みチャネル層までの距離を、０．５ｎｍより長く、３ｎｍより短くした、請求項８〜１０のいずれかに記載の発振器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ（MOSFET）を構成要素に含む発振器に関する。
【背景技術】
【０００２】
近年、携帯電話および近距離無線通信が広く普及しているが、このような通信網の送信機及び受信機では、発振器が不可欠な構成要素である。特に安価で高機能な発振器を実現するため、半導体基板上にトランジスタ、インダクタ、容量、抵抗を集積化した半導体集積回路が用いられる。このような発振回路を含む半導体集積回路では、バイポーラトランジスタとCMOS回路の集積化が可能なBi-CMOSプロセスを用いることで、アナログ回路部分はバイポーラトランジスタを用いて構成し、メモリなどのデジタル回路部分はCMOSを用いて集積回路を構成してきた。しかしながら、半導体加工技術の進展により微細化が進み、電界効果トランジスタにおいてもバイポーラトランジスタと同程度の高周波特性を実現できるようになってきた。そこで最近では、アナログ回路部分においても電界効果トランジスタを用いたアナログCMOSが注目されている（たとえば非特許文献１参照）。アナログCMOSは、Bi-CMOSに比べてプロセスが単純なため安価であるという利点がある。
【０００３】
電界効果トランジスタを発振器に用いた例として、クロスカップル型ｎMOSFET差動発振器の従来例を図２１(a)に示す。この例では、インダクタ３０、３１および容量３３、３４によって共振器（ＬＣ共振器）を構成し、一対の差動型に接続された表面チャネル型のｎMOSFET１０、１１が増幅器を構成している。インダクタ３０、３１にはスパイラルインダクタが一般に用いられる。容量３３、３４には、ＭＯＳ容量やＭＩＭ（metal insulator metal）容量が用いられる。Vddは電源電圧、Voutは発振出力信号である。図２１(d)は、クロスカップル型ｎMOSFET差動発振器を、より一般的に示したものである。共振回路部分の構成は何通りも考えられるため、ここではＬＣ共振回路３７で表現している。本発振器では、発振周波数はＬＣ共振回路３７の共振周波数によって決まり、ＬＣ共振回路３７での損失を補うように差動型に接続されたｎMOSFET１０，１１が増幅器として働く。回路の動作電流は電流源３６によって決定される。同様に、表面チャネル型のｐMOSFETを増幅トランジスタに用いたクロスカップル型ｐMOSFET差動発振器の従来例を図２１(b)に示す。また、より一般的なクロスカップル型ｐMOSFET差動発振器を図２１(e)に示す。
【０００４】
また、図２１(c)に示すように、表面チャネル型ｎMOSFETと表面チャネル型ｐMOSFETを用いたクロスカップル型CMOS差動発振器も用いられる。この例では、インダクタ３２および容量３５によって共振器（ＬＣ共振器）を構成し、表面チャネル型のｎMOSFET１０、１１およびｐMOSFET２０、２１が増幅器を構成している。より一般的には図２１(f)のような構成とすることで、クロスカップル型CMOS差動発振器を実現できる。
【０００５】
図２１(a),(d)及び図２１(b),(e)に示したように、単一の極性（ｎMOSFETのみ、もしくはｐMOSFETのみ）のトランジスタを用いて構成されたクロスカップル型差動発振器では、電源電圧をVddとした場合、その最大電圧振幅は２×Vddとなる。また、図２１(c),(f)に示したように、クロスカップル型CMOS差動発振器は、ｎMOSFETのみやｐMOSFETのみのように単一の極性のMOSFETを用いて構成した場合に比べて電流の利用効率が高いという利点があるが、最大電圧振幅がVddになってしまうという欠点もある。このように、電界効果トランジスタを用いた発振器が従来技術として用いられている。
【０００６】
また、電界効果トランジスタを用いた発振器の他の例を図２２〜図２４に示す。図２２は、従来の３段シングルエンド型リング発振器の回路構成を示す回路図であり、図２２(a)はｎMOSFETを用いた場合の構成を、図２２(b)はｐMOSFETを用いた場合の構成を、図２２(c)はｎMOSFETとｐMOSFETを用いた場合の構成を示す。図２２において、ＭＮ１〜ＭＮ３はｎMOSFET、ＭＰ１〜ＭＰ３はｐMOSFET、Ｃ１〜Ｃ３は容量、Ｒ１〜Ｒ３は抵抗であり、図２２の例ではトランジスタの段数が３段である３段シングルエンド型を示したが、トランジスタの段数が奇数であればよく、一般的には３段もしくは５段が多く用いられる。
【０００７】
図２３は、従来の差動型リング発振器の回路構成を示す回路図であり、図２３(a)はｎMOSFETを用いた場合の構成を、図２３(b)はｐMOSFETを用いた場合の構成を、図２３(c)はｎMOSFETとｐMOSFETを用いた場合の構成を示す。図２３において、ＭＮ１〜ＭＮ６はｎMOSFET、ＭＰ１〜ＭＰ６はｐMOSFET、Ｒ１〜Ｒ６は抵抗、Ｉ１〜Ｉ３は電流源である。図２３の例ではトランジスタ対の段数が３段である差動型３段リング発振器を示したが、トランジスタの段数はループ内のトータルの反転数が奇数であれば発振する。従って、差動型ではリング発振器の段数は奇数でも偶数でもよく、その段数は速度や消費電力などの様々な要求条件から決定されるが、一般的には３段〜５段が多く用いられる。
【０００８】
図２４(a)、 (b)は、従来のコルピッツ発振器の回路構成を示す回路図であり、図２４(a)はｎMOSFETを用いた場合の構成を、図２４(b)はｐMOSFETを用いた場合の構成を示し、ＭＮ１はｎMOSFET、ＭＰ１はｐMOSFET、Ｌ１はインダクタ、Ｃ１，Ｃ２は容量、Ｉ１は電流源である。また、図２４(c)、(d)は、従来のハートレー発振器の回路構成を示す回路図であり、図２４(c)はｎMOSFETを用いた場合の構成を、図２４(d)はｐMOSFETを用いた場合の構成を示し、ＭＮ１はｎMOSFET、ＭＰ１はｐMOSFET、Ｌ１，Ｌ２はインダクタ、Ｃ１は容量、Ｉ１は電流源である。
【０００９】
高周波アナログ回路では低周波ノイズ（1/fノイズ）特性が重要な設計要素となっている。図２５(a)はバイポーラトランジスタおよび表面チャネル型のｎMOSFET、ｐMOSFETの低周波ノイズ特性を、図２５(ｂ)は発振器のノイズ特性（位相雑音特性）を示す。例えば図２５(a)に示すような低周波ノイズ特性をもつトランジスタを発振器に用いた場合、発振器内部で低周波ノイズ成分がアップコンバートされ、所望帯域の側帯部分に位相雑音として現れるため、発振器全体のノイズ特性は図２５(b)のようになる。図に示すように、トランジスタの低周波成分（1/f）はアップコンバートされ1/f3特性として現れる（図２５(a)のS1の部分が図２５(ｂ)のS2の部分に対応する）。このように、トランジスタの低周波雑音によって生じる1/f3位相雑音は、所望波成分に近いほど非常に大きな位相雑音として現れるため、帯域幅が狭い通信方式においては隣接チャネルへの干渉を生じるため、特に低減が求められている。従って、発振器に用いられるトランジスタには良好な低周波ノイズ特性が要求される。しかしながら一般に広く用いられている表面チャネル型のｎＭＯＳＦＥＴの低周波ノイズはバイポーラトランジスタに比べて１００倍程度も悪く、表面チャネル型のｐＭＯＳＦＥＴでもバイポーラトランジスタに比べて１０倍程度悪い（図２５(a)参照）。そこで、低周波ノイズ特性が比較的良好な埋め込みチャネル型ＭＯＳＦＥＴを用いたアナログ集積回路が提案されている（たとえば特許文献１、特許文献２参照）。
【特許文献１】特許第３２８２３７５号公報
【特許文献２】特開２００２−１５１５９９号公報
【非特許文献１】Jri Lee and Behzad Razavi, “A 40-GHz Frequency Divider in 0.18-μm CMOS Technology”, Symp. VLSI Circuits 2003, pp.259-262.
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら埋め込みチャネル型ＭＯＳＦＥＴを用いても、表面チャネル型ＭＯＳＦＥＴに比べて低周波ノイズが１／３〜１／５程度にしか改善しないため、それを用いた発振器も優れたノイズ特性が得られないという問題があった。このような問題は、図２１〜図２４に示すような、ＭＯＳＦＥＴを用いているクロスカップル型差動発振器、リング発振器やコルピッツ発振器およびハートレー発振器について同様に存在する。
【００１１】
本発明は上記従来の課題を解決するもので、バイポーラトランジスタの低周波ノイズ特性に匹敵する低周波ノイズ特性を埋め込みチャネル型電界効果トランジスタにて実現し、半導体集積回路に適した安価でかつ雑音の小さい発振器を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明に係る発振器は、第１の電源配線と該第１の電源配線との間に電源電圧が印加される第２の電源配線と、共振回路と、それぞれのソース領域同士が電気的に接続されそれぞれのドレイン領域が前記共振回路に電気的に接続されるとともに互いに差動対接続された一対の第１および第２の電界効果トランジスタと、前記第１および第２の電界効果トランジスタのソース領域同士が電気的に接続された部分と前記第２の電源配線との間に接続された電流源とを備え、前記第１および第２の電界効果トランジスタはそれぞれ、半導体基板上に形成された第１導電型のボディ領域と、前記ボディ領域上に形成された第２導電型の前記ソース領域およびドレイン領域と、前記ソース領域およびドレイン領域間に形成された埋め込みチャネル層と、前記埋め込みチャネル層の上方にゲート絶縁膜を介して形成されたゲート電極とを有した埋め込みチャネル型トランジスタであり、かつ前記ボディ領域と電気的に接続されたボディ端子が設けられており、前記第２の電源配線の電位と前記ボディ端子に与えられるボディ電位との間の電圧と、前記電流源による電圧降下との差の電圧が、前記第１および第２の電界効果トランジスタそれぞれの前記ソース領域と前記ボディ領域間の半導体接合に対し順方向に印加され、かつ前記半導体接合の拡散電位差以下となるように、前記ボディ端子に前記ボディ電位を与えるボディ電位付与回路が設けられている。
【００１３】
この構成によれば、第１および第２の電界効果トランジスタとして埋め込みチャネル型の電界効果トランジスタを用い、そのソース領域とボディ領域間の半導体接合（ｐｎ接合）に順方向電圧が印加されるように、ボディ電位付与回路からボディ端子を介してボディ領域にボディ電位を与えることにより、電荷の担い手であるキャリア（例えばｎＭＯＳＦＥＴの場合は電子、ｐＭＯＳＦＥＴの場合は正孔）を埋め込みチャネル層部分にその多くを局在せしめ、低周波ノイズの主たる発生源である寄生チャネル領域のキャリアを減少させることができるのでトランジスタの低周波ノイズが低減し、ノイズ特性が改善された発振器を実現できる。また、ソース領域とボディ領域間の半導体接合に印加される順方向電圧を、拡散電位差以下の電圧とすることにより、ソース領域とボディ領域間に電流が流れるのを防止し、トランジスタ動作の安定性が保てるともに無駄な電力消費が抑えられる。
【００１４】
本発明において、第１導電型がｎ型であり、第２導電型がｐ型であり、前記第１および第２の電界効果トランジスタがｐチャネル型電界効果トランジスタであり、前記第１の電源配線が低電位側電源配線で、前記第２の電源配線が高電位側電源配線であり、前記ボディ電位付与回路は前記ボディ端子を前記低電位側電源配線に接続する配線である構成とすることができる。このように、ボディ端子を既存の電源配線に接続することで、ボディ端子に電位を与えるために外部電源を必要とせず、回路規模の小型化を図れる。
【００１５】
また、第１導電型がｐ型であり、第２導電型がｎ型であり、前記第１および第２の電界効果トランジスタがｎチャネル型電界効果トランジスタであり、前記第１の電源配線が高電位側電源配線で、前記第２の電源配線が低電位側電源配線であり、前記ボディ電位付与回路は前記ボディ端子を前記高電位側電源配線に接続する配線である構成とすることができる。このように、ボディ端子を既存の電源配線に接続することで、ボディ端子に電位を与えるために外部電源を必要とせず、回路規模の小型化を図れる。
【００１６】
この場合、さらに、それぞれのソース領域が前記高電位側電源配線に電気的に接続されそれぞれのドレイン領域が前記共振回路に電気的に接続されるとともに互いに差動対接続された一対の第１および第２のｐチャネル型電界効果トランジスタが設けられ、前記第１および第２のｐチャネル型電界効果トランジスタはそれぞれ、前記半導体基板上に形成されたｎ型のボディ領域と、前記ボディ領域上に形成されたｐ型の前記ソース領域およびドレイン領域と、前記ソース領域およびドレイン領域間に形成された埋め込みチャネル層と、前記埋め込みチャネル層の上方にゲート絶縁膜を介して形成されたゲート電極とを有した埋め込みチャネル型トランジスタであり、かつ前記ボディ領域と電気的に接続されたボディ端子が設けられ、前記ボディ端子が前記低電位側電源配線に接続されており、前記電源電圧が、前記第１および第２のｐチャネル型電界効果トランジスタそれぞれの前記ソース領域と前記ボディ領域間の半導体接合に対し順方向に印加され、かつ前記半導体接合の拡散電位差以下である構成とすることができる。
【００１７】
このように、さらに設けられる第１および第２のｐチャネル型電界効果トランジスタとしても、埋め込みチャネル型の電界効果トランジスタを用い、そのソース領域とボディ領域間の半導体接合（ｐｎ接合）に順方向電圧が印加されるようにすることにより、電荷の担い手であるキャリア（正孔）を埋め込みチャネル層部分にその多くを局在せしめ、低周波ノイズの主たる発生源である寄生チャネル領域のキャリアを減少させることができるのでトランジスタの低周波ノイズが低減し、ノイズ特性が改善された発振器を実現できる。また、ソース領域とボディ領域間の半導体接合に印加される順方向電圧を、拡散電位差以下の電圧とすることにより、ソース領域とボディ領域間に電流が流れるのを防止し、トランジスタ動作の安定性が保てるともに無駄な電力消費が抑えられる。また、ｐチャネル型電界効果トランジスタのボディ端子も、既存の電源配線に接続することで、ボディ端子に電位を与えるために外部電源を必要とせず、回路規模の小型化を図れる。
【００１８】
また、第１導電型がｎ型であり、第２導電型がｐ型であり、前記第１および第２の電界効果トランジスタがｐチャネル型電界効果トランジスタであり、前記第１の電源配線が低電位側電源配線で、前記第２の電源配線が高電位側電源配線であり、前記ボディ電位付与回路は、前記高電位側電源配線と前記低電位側電源配線との間に接続され、前記電源電圧を分圧した電圧に相当する電位を前記ボディ電位としてそれぞれの前記ボディ端子に与える回路である構成とすることができる。このように、ボディ電位付与回路として電源電圧を分圧する分圧回路を用いることにより、ボディ端子に与える電位を任意に設定することができ、ソース領域とボディ領域間の半導体接合に印加される順方向電圧を拡散電位差以下の電圧にすることが容易である。
【００１９】
また、第１導電型がｐ型であり、第２導電型がｎ型であり、前記第１および第２の電界効果トランジスタがｎチャネル型電界効果トランジスタであり、前記第１の電源配線が高電位側電源配線で、前記第２の電源配線が低電位側電源配線であり、前記ボディ電位付与回路は、前記高電位側電源配線と前記低電位側電源配線との間に接続され、前記電源電圧を分圧した電圧に相当する電位を前記ボディ電位としてそれぞれの前記ボディ端子に与える回路である構成とすることができる。このように、ボディ電位付与回路として電源電圧を分圧する分圧回路を用いることにより、ボディ端子に与える電位を任意に設定することができ、ソース領域とボディ領域間の半導体接合に印加される順方向電圧を拡散電位差以下の電圧にすることが容易である。
【００２０】
この場合、さらに、それぞれのソース領域が前記高電位側電源配線に電気的に接続されそれぞれのドレイン領域が前記共振回路に電気的に接続されるとともに互いに差動対接続された一対の第１および第２のｐチャネル型電界効果トランジスタが設けられ、前記第１および第２のｐチャネル型電界効果トランジスタはそれぞれ、前記半導体基板上に形成されたｎ型のボディ領域と、前記ボディ領域上に形成されたｐ型の前記ソース領域およびドレイン領域と、前記ソース領域およびドレイン領域間に形成された埋め込みチャネル層と、前記埋め込みチャネル層の上方にゲート絶縁膜を介して形成されたゲート電極とを有した埋め込みチャネル型トランジスタであり、かつ前記ボディ領域と電気的に接続されたボディ端子が設けられ、前記高電位側電源配線と低電位側電源配線との間に接続され、前記電源電圧を分圧した電圧に相当する電位を前記第１および第２のｐチャネル型電界効果トランジスタそれぞれの前記ボディ端子に与える分圧回路が設けられ、前記高電位側電源配線の電位と、前記分圧回路から前記第１および第２のｐチャネル型電界効果トランジスタそれぞれの前記ボディ端子に与えられる電位との差の電圧が、前記第１および第２のｐチャネル型電界効果トランジスタそれぞれの前記ソース領域と前記ボディ領域間の半導体接合に対し順方向に印加され、かつ前記半導体接合の拡散電位差以下である構成とすることができる。
【００２１】
このように、さらに設けられる第１および第２のｐチャネル型電界効果トランジスタとしても、埋め込みチャネル型の電界効果トランジスタを用い、そのソース領域とボディ領域間の半導体接合（ｐｎ接合）に順方向電圧が印加されるようにすることにより、電荷の担い手であるキャリア（正孔）を埋め込みチャネル層部分にその多くを局在せしめ、低周波ノイズの主たる発生源である寄生チャネル領域のキャリアを減少させることができるのでトランジスタの低周波ノイズが低減し、ノイズ特性が改善された発振器を実現できる。また、ソース領域とボディ領域間の半導体接合に印加される順方向電圧を、拡散電位差以下の電圧とすることにより、ソース領域とボディ領域間に電流が流れるのを防止し、トランジスタ動作の安定性が保てるともに無駄な電力消費が抑えられる。また、電源電圧を分圧する分圧回路を用いることにより、ｐチャネル型電界効果トランジスタのボディ端子に与える電位を任意に設定することができ、ソース領域とボディ領域間の半導体接合に印加される順方向電圧を拡散電位差以下の電圧にすることが容易である。また、この構成の場合、ｎチャネル型電界効果トランジスタのボディ端子に電位を与える分圧回路からなるボディ電位付与回路と、ｐチャネル型電界効果トランジスタのボディ端子に電位を与える分圧回路とを別々に構成せずに、ｎチャネル型電界効果トランジスタのボディ端子に与える電位とｐチャネル型電界効果トランジスタのボディ端子に与える電位のそれぞれの電位を与えることができる同一の分圧回路として構成することが、回路規模を小さくする上で好ましい。
【００２２】
また、前記半導体基板はシリコンを主とする基板であり、前記ｐチャネル型電界効果トランジスタは、ＳｉＧｅ層またはＳｉＧｅＣ層により前記埋め込みチャネル層が形成された構成とすることができる。
【００２３】
また、前記半導体基板はシリコンを主とする基板であり、前記ｎチャネル型電界効果トランジスタは、ＳｉＣ層またはＳｉＧｅＣ層により前記埋め込みチャネル層が形成された構成とすることができる。
【００２４】
また、前記半導体基板はシリコンを主とする基板であり、前記ｐチャネル型電界効果トランジスタは、ＳｉＧｅ層またはＳｉＧｅＣ層により前記埋め込みチャネル層が形成され、前記ｎチャネル型電界効果トランジスタは、ＳｉＣ層またはＳｉＧｅＣ層により前記埋め込みチャネル層が形成された構成とすることができる。
【００２５】
また、前記ゲート絶縁膜から前記埋め込みチャネル層までの距離を、０ｎｍより長く、５ｎｍより短くすることが、電界効果トランジスタの電気的特性の向上を図る上で好ましい。
【００２６】
また、前記ゲート絶縁膜から前記埋め込みチャネル層までの距離を、０．５ｎｍより長く、３ｎｍより短くすることが、電界効果トランジスタの電気的特性の向上を図る上でより好ましい。
【００２７】
また、本発明による他の発振器として、電界効果トランジスタを増幅素子として含む発振器であって、前記電界効果トランジスタは、半導体基板上に形成されたボディ領域と、前記ボディ領域上に形成された前記ボディ領域とは異なる導電型のソース領域およびドレイン領域と、前記ソース領域およびドレイン領域間に形成された埋め込みチャネル層と、前記埋め込みチャネル層の上方にゲート絶縁膜を介して形成されたゲート電極とを有した埋め込みチャネル型トランジスタであり、かつ前記ボディ領域と電気的に接続されたボディ端子が設けられた構成とすることができる。
【００２８】
この構成によれば、埋め込みチャネル型の電界効果トランジスタを用い、そのソース領域とボディ領域間の半導体接合（ｐｎ接合）に順方向電圧が印加されるように、ボディ端子からボディ領域に電位を与えることにより、電荷の担い手であるキャリア（例えばｎＭＯＳＦＥＴの場合は電子、ｐＭＯＳＦＥＴの場合は正孔）を埋め込みチャネル層部分にその多くを局在せしめ、低周波ノイズの主たる発生源である寄生チャネル領域のキャリアを減少させることができるのでトランジスタの低周波ノイズが低減し、ノイズ特性が改善された発振器を実現できる。
【００２９】
また、上記の他の発振器において、前記電界効果トランジスタの前記ボディ端子に外部から所定電位を与えることにより、前記ソース領域と前記ボディ領域間の半導体接合に対し、前記半導体接合の拡散電位差以下である順方向電圧が印加されるようにしてもよい。このように、ソース領域とボディ領域間の半導体接合に印加される順方向電圧を、拡散電位差以下の電圧とすることにより、ソース領域とボディ領域間に電流が流れるのを防止し、トランジスタ動作の安定性が保てるともに無駄な電力消費が抑えられる。
【００３０】
また、上記の他の発振器において、高電位側電源配線と該高電位側電源配線との間に電源電圧が印加される低電位側電源配線とを備え、前記電界効果トランジスタはｎチャネル型電界効果トランジスタであり、前記ボディ端子が前記高電位側電源配線に接続された構成としてもよい。この場合、ボディ端子に電位を与えるために外部電源を必要とせず、既存の電源配線に接続することで、回路規模の小型化を図れる。
【００３１】
また、上記の他の発振器において、高電位側電源配線と該高電位側電源配線との間に電源電圧が印加される低電位側電源配線とを備え、前記電界効果トランジスタはｐチャネル型電界効果トランジスタであり、前記ボディ端子が前記低電位側電源配線に接続された構成としてもよい。この場合、ボディ端子に電位を与えるために外部電源を必要とせず、既存の電源配線に接続することで、回路規模の小型化を図れる。
【００３２】
また、上記の他の発振器において、高電位側電源配線と該高電位側電源配線との間に電源電圧が印加される低電位側電源配線とを備え、前記電界効果トランジスタはｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタとを含む複数個備えられ、前記ｎチャネル型電界効果トランジスタの前記ボディ端子が前記高電位側電源配線に接続され、前記ｐチャネル型電界効果トランジスタの前記ボディ端子が前記低電位側電源配線に接続された構成としてもよい。この場合、ボディ端子に電位を与えるために外部電源を必要とせず、既存の電源配線に接続することで、回路規模の小型化を図れる。
【００３３】
また、上記の他の発振器において、ボディ端子を電源配線に接続する場合に、前記電界効果トランジスタの前記ソース領域と前記ボディ領域間の半導体接合に対し、前記半導体接合の拡散電位差以下である順方向電圧が印加されることが好ましい。これにより、ソース領域とボディ領域間に電流が流れるのを防止し、トランジスタ動作の安定性が保てるともに無駄な電力消費が抑えられる。
【００３４】
また、上記の他の発振器において、高電位側電源配線と該高電位側電源配線との間に電源電圧が印加される低電位側電源配線とを備え、前記高電位側電源配線と低電位側電源配線との間に接続され前記電源電圧を分圧した電圧に相当する電位を前記ボディ端子に与える分圧回路が設けられた構成としてもよい。この場合、ボディ端子に与える電位を分圧回路により任意に設定することができる。
【００３５】
また、上記の他の発振器において、高電位側電源配線と該高電位側電源配線との間に電源電圧が印加される低電位側電源配線とを備え、前記電界効果トランジスタはｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタとを含む複数個備えられ、前記高電位側電源配線と低電位側電源配線との間に接続され前記電源電圧を分圧した第１の電圧に相当する電位を前記ｐチャネル型電界効果トランジスタのボディ端子に与えるとともに前記電源電圧を分圧した第２の電圧に相当する電位を前記ｎチャネル型電界効果トランジスタのボディ端子に与える分圧回路が設けられた構成としてもよい。この場合、ボディ端子に与える電位を分圧回路により任意に設定することができる。
【００３６】
また、上記の他の発振器において、分圧回路が設けられた場合に、前記電界効果トランジスタは、前記ボディ端子に前記分圧回路から前記電位が与えられることにより、前記ソース領域と前記ボディ領域間の半導体接合に対し、前記半導体接合の拡散電位差以下である順方向電圧が印加されることが好ましい。これにより、ソース領域とボディ領域間に電流が流れるのを防止し、トランジスタ動作の安定性が保てるともに無駄な電力消費が抑えられる。
【００３７】
また、上記の他の発振器において、前記半導体基板はシリコンを主とする基板であり、前記電界効果トランジスタは、ＳｉＣ層またはＳｉＧｅＣ層により前記埋め込みチャネル層が形成されたｎチャネル型電界効果トランジスタである構成とすることができる。あるいは、前記半導体基板はシリコンを主とする基板であり、前記電界効果トランジスタは、ＳｉＧｅ層またはＳｉＧｅＣ層により前記埋め込みチャネル層が形成されたｐチャネル型電界効果トランジスタである構成とすることができる。あるいは、ｐチャネル型電界効果トランジスタおよびｎチャネル型電界効果トランジスタを用いる場合には、前記半導体基板はシリコンを主とする基板であり、前記ｐチャネル型電界効果トランジスタは、ＳｉＧｅ層またはＳｉＧｅＣ層により前記埋め込みチャネル層が形成され、前記ｎチャネル型電界効果トランジスタは、ＳｉＣ層またはＳｉＧｅＣ層により前記埋め込みチャネル層が形成された構成とすることができる。
【００３８】
本発明の上記目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００３９】
本発明は、以上に説明した構成を有し、バイポーラトランジスタの低周波ノイズ特性に匹敵する低周波ノイズ特性を埋め込みチャネル型電界効果トランジスタにて実現し、半導体集積回路に適した安価でかつ雑音の小さい発振器を提供することができるという効果が得られる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
【００４１】
（発明の概念）
本発明の実施の形態の発振器では、増幅回路に埋め込みチャネル型ＭＯＳＦＥＴを用い、それのボディ−ソース間（ボディ領域とソース間）の半導体接合に順方向バイアスが印加されるようにボディ領域に電位を与える。ボディ−ソース間に順方向電圧が印加されることにより、埋め込みチャネル型ＭＯＳＦＥＴの低周波ノイズ特性を大幅に改善することができる。本発明はこの知見に基づくもので、この作用は、次に述べる実験及びシミュレーションにより確認した。
【００４２】
図１(a)は実験及びシミュレーションに用いた従来の表面チャネル型ｐMOSFET（以下、表面チャネル型Si-ｐMOSFETと記載する）の断面構造図であり、図１(c)は表面チャネル型Si-ｐMOSFETのエネルギーバンド図である。この表面チャネル型Si-ｐMOSFETは、シリコン基板５１上に形成されたｎ型ウェル５２と、ｎ型ウェル５２上に形成されたｐ型のソース５４およびドレイン５５と、ソース５４およびドレイン５５間の上方にゲート絶縁膜５７を介して形成されたゲート電極５８とを備え、ゲート絶縁膜５７とSi層の界面を正孔６１が移動する表面チャネル構造を有している。５６は素子分離絶縁体領域である。
【００４３】
また、図１(b)は実験及びシミュレーションに用いたSiGe層をチャネル層とする埋め込みチャネル型ｐMOSFET（以下、SiGe-ｐMOSFETと記載する）の断面構造図であり、図１(d)はSiGe-ｐMOSFETのエネルギーバンド図である。このSiGe-ｐMOSFETは、シリコン基板５１上に形成されたｎ型ウェル５２と、ｎ型ウェル５２上に形成されたｐ型のソース５４およびドレイン５５と、ソース５４およびドレイン５５間に形成されたSiGe（Si１−ｘGeｘ）チャネル層６５と、SiGeチャネル層６５上に形成されたSiキャップ層６６と、Siキャップ層６６の上方にゲート絶縁膜５７を介して形成されたゲート電極５８とを備えている。なお、ここでの実験及びシミュレーションでは、SiGeチャネル層６５として、Si０．７Ge０．３層を用いている。
【００４４】
図１(b)のSiGe-ｐMOSFETの場合、Si層とSiGe層の半導体接合では価電子帯６０にバンドオフセットが発生するため、Siキャップ層６６とSiGeチャネル層６５の界面を正孔６１が移動する埋め込み構造が実現できる。各層の厚さは、SiGeチャネル層６５が１５ｎｍ、Siキャップ層６６が５ｎｍである。
【００４５】
このSiGe-ｐMOSFETの製造方法を簡単に説明すると、Ｓｉ基板５１に砒素（Ａｓ）をイオン注入し、不純物濃度が２×１０１８ｃｍ−３程度のｎ型ウェル５２を形成する。その後、ＵＨＶ−ＣＶＤ装置を用いて、SiGeチャネル層６５およびSiキャップ層６６の結晶成長を行う。成長温度は530℃で、原料ガスにはジシランおよびゲルマンを用いる。SiGeチャネル層６５の結晶成長前に、厚さ５ｎｍ程度のＳｉバッファ層を結晶成長しても良い。結晶成長後にSiキャップ層６６を熱酸化することで、厚さ６ｎｍのSiO2ゲート絶縁膜５７を形成する。次に、厚さ約２００ｎｍのポリシリコンを堆積し、リソグラフィを用いたレジストパターンニングとドライエッチングを用いることで、ゲート電極５８を形成する。その後、ホウ素（Ｂ）をイオン注入し、ソース５４およびドレイン５５を形成する。最後にＡＬ配線（図示せず）を形成してデバイスが完成する。
【００４６】
図２は、表面チャネル型Si-ｐMOSFET とSiGe-ｐMOSFET のドレイン電流ノイズ（SId）の特性を示したものである。素子サイズはゲート長が１μｍ、ゲート幅が１０μｍであり、測定時の電圧条件は、ゲート−ソース間電圧をVg、しきい値電圧をVt、ドレイン−ソース間電圧をVdとすると、Vg-Vtが-0.3V、Vdが-0.5Vである。図２から、SiGe-ｐMOSFETのドレイン電流ノイズは、表面チャネル型Si-ｐMOSFETの１／４程度に低減できることが分かる。この現象は、キャリアが移動する界面準位に関係している。SiO2ゲート酸化膜とSi層の界面準位は、ゲート酸化膜の形成プロセスによっても値は異なるものの、多くの報告において１０１２ｃｍ−２程度と大きな値を示し、ヘテロ界面の界面準位よりも高い値である。従って、SiGe-ｐMOSFETのような埋め込みチャネル型トランジスタでは、ゲート酸化膜とSi層界面の影響を受けにくくなるため、低周波ノイズ特性が改善される。しかしながら、その低周波ノイズ特性はバイポーラトランジスタに匹敵する値ではない。そこで我々は、以下の詳細な測定及び評価を進めた結果、図１(d)のエネルギーバンド図に示したゲート酸化膜／Si界面に寄生的に発生している電荷層（寄生チャネル６３）がノイズ特性に影響を与えていることを発見した。
【００４７】
図３(a)には、表面チャネル型Si-ｐMOSFETのボディ領域（ｎ型ウェル５２）とソース領域間の印加電圧（ボディ−ソース間電圧）Vbを異ならせて測定を行ったドレイン電流ノイズ（SId）の周波数特性を、図３(b)には、SiGe-ｐMOSFETのボディ領域（ｎ型ウェル５２）とソース領域間の印加電圧（ボディ−ソース間電圧）Vbを異ならせて測定を行ったドレイン電流ノイズ（SId）の周波数特性を示す。図３(a)、図３(b)のいずれの場合も、図２の場合と素子サイズは同じであり、Vg-Vtが-0.3V、Vdが-0.5Vである。また、いずれの場合も、ボディ領域へ与える電位を変化させることで、ボディ−ソース間電圧Vbを+0.2Vから-0.4Vまで0.1V刻みで段階的に変化させ、それぞれの電圧Vb（+0.2V、+0.1V、+0.0V、-0.1V、-0.2V、-0.3V、-0.4V）を印加した場合の測定結果を示している。一般にドレイン電流値が増加するとドレイン電流ノイズの値も大きくなるため、ボディ−ソース間電圧Vbを変化させてもドレイン電流値がほぼ一定になるようにゲート電圧を制御している。図３(a)から明らかなように、表面チャネル型Si-ｐMOSFETでは、その低周波ノイズ特性はボディ−ソース間電圧Vbにほとんど依存せず、ほぼ一定である。一方、図３(b)の埋め込みチャネル型SiGe-ｐMOSFETでは、ボディ−ソース間に印加される順方向電圧が大きくなるにつれて低周波ノイズが小さくなり、ノイズ特性が改善されていくことがわかる。
【００４８】
図４はボディ−ソース間電圧Vbに対して、SiGe-ｐMOSFETの50Hzにおけるノイズ特性値をプロットしたグラフであり、図４(a)がドレイン電流ノイズ（SId）を、図４(b)が入力換算雑音(SVg)を示している。入力換算雑音とは、ドレイン電流ノイズの値をゲート入力に換算したもので、ドレイン電流ノイズの値を、相互コンダクタンス（ｇｍ）の二乗で割った値である。図４(a)及び図４(b)から、ボディ−ソース間に印加される順方向電圧が大きくなるにつれて、SiGe-ｐMOSFETのノイズ特性が改善されていくことが明らかである。ボディ−ソース間電圧Vbが-0.4Vの順方向電圧の場合では、電圧を印加しない場合と比較して低周波ノイズ特性は１桁も改善される。従って、埋め込みチャネル型SiGe-ｐMOSFETでは、埋め込みチャネルの効果に加えて、ボディ−ソース間に順方向電圧を印加することで、低周波ノイズ特性は表面チャネル型Ｓｉ-ｐMOSFETに比べて１／４０以下に低減できることになる。
【００４９】
ボディ−ソース間に順方向電圧を印加することの効果をさらに明らかなものにするため、Mediciデバイスシミュレータを用いてデバイスシミュレーションを行った。図５(a)は、表面チャネル型Si-ｐMOSFETの50Hzにおけるドレイン電流ノイズSIdの測定値（Ａ１）と、シミュレーションから得られるSiO2ゲート絶縁膜／Si界面のキャリア密度（Ａ２）とを、ボディ−ソース間電圧Vbに関してプロットしたものである。図５(b)は、SiGe-ｐMOSFETの50Hzにおけるドレイン電流ノイズSIdの測定値（Ｂ１）と、シミュレーションから得られるSiO2ゲート絶縁膜／Si(Siキャップ層)界面のキャリア密度（Ｂ２）およびSiキャップ層との界面近傍のSiGeチャネル層のキャリア密度（Ｂ３）とを、ボディ−ソース間電圧Vbに関してプロットしたものである。図５から明らかなように、ドレイン電流ノイズの値とSiO2ゲート絶縁膜／Si界面（寄生チャネル）に発生するキャリア数との間には、強い相関関係が存在していることがわかる。SiGe-ｐMOSFETでは、ボディ−ソース間に印加される順方向電圧が大きくなるほど、寄生チャネルに発生するキャリア数が減少し、SiGeチャネル層のキャリア数が増加する。結果として、ドレイン電流値を下げることなく、低周波ノイズ特性のみを劇的に改善できることになる。
【００５０】
以上の実験およびシミュレーションにより、以下のことが明らかとなった。
埋め込みチャネル型電界効果トランジスタでは、
（１）ゲート酸化膜界面が低周波ノイズの支配的な要因となっており、ゲート絶縁膜／Si界面に発生する寄生チャネルが低周波ノイズを主に発生している。
（２）ボディ−ソース間に電圧を印加することで、寄生チャネルと埋め込みチャネルに発生するキャリアの割合を制御することができる。
（３）ボディ−ソース間に順方向電圧を印加することで、寄生チャネルに発生するキャリア数を減少させ、埋め込みチャネルに発生するキャリア数を増加させることができ、低周波ノイズの特性を改善することができる。
【００５１】
ここでは、SiGe層をチャネル層とする埋め込みチャネル型トランジスタの実験結果を示したが、類似したチャネル構造を有する埋め込みチャネル型電界効果トランジスタにおいて、ボディ−ソース間に順方向電圧を印加することで同様の効果が得られる。この同様の効果が得られる埋め込みチャネル型電界効果トランジスタの例を図６および図７に示す。
【００５２】
図６(a)はSiC層をチャネル層とする埋め込みチャネル型ｎMOSFETの断面構造図であり、図６(d)はそのエネルギーバンド図である。この埋め込みチャネル型ｎMOSFETは、図１(b)のSiGe-ｐMOSFETのｎ型ウェル５２に代えてｐ型ウェル５３を形成し、ソース５４およびドレイン５５をｐ型領域に代えてｎ型領域で形成し、SiGeチャネル層６５に代えてSiC（Si１−ｘCｘ）チャネル層６７を形成している。立方晶のSiCとSiとの半導体接合では、伝導帯５９にバンドオフセットが発生することが知られており、図に示すようにSiキャップ層６６とSiCチャネル層６７の界面に電子６２の埋め込みチャネルが実現できる。この製造方法は、SiGe-ｐMOSFETの製造方法と類似しており、大きな違いとしては、イオン注入によりｐ型ウェル５３を形成する点と、SiCチャネル層６７の結晶成長ガスにジシランおよびメチルシランを用いる点である。
【００５３】
図６(b)はSiGeC層をチャネル層とする埋め込みチャネル型ｎMOSFETの断面構造図であり、図６(e)はそのエネルギーバンド図である。この埋め込みチャネル型ｎMOSFETは、図６(a)のｎMOSFETのSiCチャネル層６７に代えてSiGeC（Si１−ｘ−ｙGeｘCｙ）チャネル層６８を形成している。図６(c)はSiGeC（Si１−ｘ−ｙGeｘCｙ）層をチャネル層とする埋め込みチャネル型ｐMOSFETの断面構造図であり、図６(f)はそのエネルギーバンド図である。この埋め込みチャネル型ｐMOSFETは、図６(b)のｎMOSFETのｐ型ウェル５３に代えてｎ型ウェル５２を形成し、ソース５４およびドレイン５５をｎ型領域に代えてｐ型領域で形成している。SiGeCとSiとの半導体接合では、伝導帯と価電子帯にバンドオフセットが発生することが知られており、電子、正孔ともに、埋め込みチャネルが実現できる。これらの製造方法は、SiGe-ｐMOSFETの製造方法に類似しており、大きな違いとしては、SiGeCチャネル層６８の結晶成長ガスにジシラン、ゲルマン、メチルシランを用いる点であり、さらに図６(b)の場合には、イオン注入によりｐ型ウェル５３を形成する点も異なる。
【００５４】
また、図６(a)および図６(b)の場合は、ｎMOSFETであるので、イオン注入によりｎ型領域のソース５４及びドレイン５５を形成する。
【００５５】
図７(a)はｎ型カウンタードーピング層（ｎ型Si層）６９を用いた埋め込みチャネル型ｎMOSFETの断面構造図であり、図７(c)はそのエネルギーバンド図である。この埋め込みチャネル型ｎMOSFETは、図１(b)のSiGe-ｐMOSFETのｎ型ウェル５２に代えてｐ型ウェル５３を形成し、ソース５４およびドレイン５５をｐ型領域に代えてｎ型領域で形成し、SiGeチャネル層６５に代えてｎ型カウンタードーピング層６９を形成しており、またSiキャップ層６６が無くｎ型カウンタードーピング層６９がゲート絶縁膜５７のすぐ下で接して形成されている。ｎ型カウンタードーピング層６９によりエネルギーバンドの湾曲が生じ、電子の埋め込みチャネルが形成される。図７(b)はｐ型カウンタードーピング層（ｐ型Si層）７０を用いた埋め込みチャネル型ｐMOSFETの断面構造図であり、図７(d)はそのエネルギーバンド図である。この埋め込みチャネル型ｐMOSFETは、図１(b)のSiGe-ｐMOSFETのSiGeチャネル層６５に代えてｐ型カウンタードーピング層７０を形成しており、またSiキャップ層６６が無くｐ型カウンタードーピング層７０がゲート絶縁膜５７のすぐ下で接して形成されている。ｐ型カウンタードーピング層７０によりエネルギーバンドの湾曲が生じ、正孔の埋め込みチャネルが形成される。カウンタードーピング層６９，７０の形成には、イオン注入法を用いればよい。
【００５６】
これらの埋め込みチャネル型電界効果トランジスタでは、ゲート絶縁膜／Si界面に寄生チャネルが発生するため、SiGe-ｐMOSFETと同様に、寄生チャネルがノイズ特性に支配的な影響を与えている。従って、ボディ−ソース間の半導体接合に順方向バイアスが印加されるようにボディ領域（ｎ型ウェル５２またはｐ型ウェル５３）に電位を与えることにより、寄生チャネルに発生するキャリア数を抑制し、低周波ノイズ特性を改善することができる。
【００５７】
次に、図１(b)のSiGe-ｐMOSFETと、図７(b)のｐ型カウンタードーピング層（ｐ型Si層）７０を用いた埋め込みチャネル型ｐMOSFET（以下、埋め込みチャネル型Si-ｐMOSFETと記載する）とを比較する。埋め込みチャネル型Si-ｐMOSFETの場合、ｐ型カウンタードーピング層７０の層厚が薄いと、ゲート絶縁膜５７からチャネルまでの距離が短くなり、しきい値電圧が大きく、短チャネル効果が小さくなる。また、ｐ型カウンタードーピング層７０の層厚が厚いと、ゲート絶縁膜５７からチャネルまでの距離が長くなり、しきい値電圧が小さく、短チャネル効果が大きくなる。このため、しきい値電圧の低減と短チャネル効果の抑制とを両立させることが困難である。また、ｐ型カウンタードーピング層７０はイオン注入法により形成されるため、１０ｎｍ以下の極めて浅い注入は技術的に困難であることに加え、熱処理による不純物拡散という問題がある。一方、SiGe-ｐMOSFETの場合、しきい値電圧は、SiGeチャネル層６５のGeの組成比を変えることにより制御可能であり、Siキャップ層６６の膜厚を薄くすることで短チャネル効果を抑制することが可能である。Siキャップ層６６は、SiGeチャネル層６５上に結晶成長させることにより形成するので、結晶成長させる膜厚を制御することで、Siキャップ層６６の膜厚を制御して薄くすることができる。本実施例のＵＨＶ−ＣＶＤ装置による結晶成長法を用いた場合、0.5nm程度までSiキャップ層を薄くすることができる。さらに原子層成長法を用いれば、原子層レベルでの膜厚制御も可能である。したがって、SiGe-ｐMOSFETには、埋め込みチャネル型Si-ｐMOSFETに対し、しきい値電圧の低減と短チャネル効果の抑制とを両立させることが容易であるという利点がある。
【００５８】
さらに、図１(b)のSiGe-ｐMOSFETの特性について、実験及びシミュレーションを行った。以下での実験及びシミュレーションでは、SiGeチャネル層６５として、Si０．７５Ge０．２５層を用いている。
【００５９】
図２６(a)は、SiGe-ｐMOSFET のSiキャップ層６６の膜厚を１ｎｍとした場合の相互コンダクタンス（ｇｍ）の測定結果を示したものであり、図２６(b)は、SiGe-ｐMOSFET のSiキャップ層６６の膜厚を６ｎｍとした場合の相互コンダクタンス（ｇｍ）の測定結果を示したものである。図２６(a)、図２６(b)のいずれの場合も、素子サイズはゲート長が５０μｍ、ゲート幅が５０μｍであり、測定時の電圧条件は、ドレイン−ソース間電圧Vdを-３００mVとし、ゲート−ソース間電圧をVg、しきい値電圧をVtとして、横軸が、Vg-Vtである。また、いずれの場合も、ボディ−ソース間電圧Vbを、1.0V、0.5V、0.3V、0V、-0.3V、-0.5Vと段階的に変化させて印加した場合の測定結果を示している。Siキャップ層６６の膜厚が１ｎｍの場合の図２６(a)と、Siキャップ層６６の膜厚が６ｎｍの場合の図２６(b)とを比較すればわかるように、Siキャップ層６６の膜厚が厚いと相互コンダクタンス（ｇｍ）が低下する。また、図２６(a)のS3の部分と図２６(b)のS4の部分とを比較すればわかるように、Siキャップ層６６の膜厚が厚いと、ボディ−ソース間電圧Vbの変動に対する、相互コンダクタンス（ｇｍ）のばらつきが大きくなり、素子特性が安定しないという問題を生じる。
【００６０】
図２７(a)は、SiGe-ｐMOSFET のSiキャップ層６６の膜厚を１ｎｍとした場合のゲート絶縁膜５７の直下のキャリア密度のシミュレーション結果を示したものであり、図２７(b)は、SiGe-ｐMOSFET のSiキャップ層６６の膜厚を６ｎｍとした場合のゲート絶縁膜５７の直下のキャリア密度のシミュレーション結果を示したものである。図２７(a)、図２７(b)のいずれの場合も、ボディ−ソース間電圧Vbを、0.5V、0V、-0.5Vと段階的に変化させた場合のシミュレーション結果を示している。また、いずれも、横軸は、ゲート絶縁膜５７の下面からの深さを示す。図２７(a)と図２７(b)とを比較すればわかるように、Siキャップ層６６の膜厚を１ｎｍと薄くした場合の方が、Siキャップ層６６に発生するキャリアが少なく、Siキャップ層６６との界面近傍のSiGeチャネル層６５に多くのキャリアが誘起される。
【００６１】
図２８(a)は、SiGe-ｐMOSFET のゲート−ソース間電圧Vgに対するドレイン電流Idのシミュレーション結果を示したものであり、図２８(b)は、SiGe-ｐMOSFET のゲート−ソース間電圧Vgに対する相互コンダクタンスｇｍのシミュレーション結果を示したものである。図２８(a)、図２８(b)のいずれの場合も、素子サイズはゲート長を５０μｍとし、ドレイン−ソース間電圧Vdを−３００mVとした。また、いずれの場合も、Siキャップ層６６の膜厚（ｔ）を、1nm、2nm、3nm、5nm、7nmとした場合のシミュレーション結果を示すとともに、参考のため、表面チャネル型Si-ｐMOSFETについて同一条件でシミュレーションした結果（Si-ｐMOS）も併せて示している。
【００６２】
図２８(a)、図２８(b)から、Siキャップ層６６の膜厚を薄くするほど、ドレイン電流Id及び相互コンダクタンスｇｍの値が大きくなり、電気的特性が向上することがわかる。また、Siキャップ層６６の膜厚が７nmの場合には、表面チャネル型Si-ｐMOSFETのシミュレーション結果（Si-ｐMOS）に対し電気的特性はほとんど向上していない。また、図２６(b)に示されるように、Siキャップ層６６の膜厚が６nmの場合には、ボディ−ソース間電圧Vbの変動に対し、相互コンダクタンスｇｍのばらつきが大きくなる。また、図２８(a)、図２８(b)に示されるように、Siキャップ層６６の膜厚が５nmの場合には、表面チャネル型Si-ｐMOSFETのシミュレーション結果（Si-ｐMOS）に対して電気的特性が向上している程度が低い。したがって、Siキャップ層６６の膜厚は５nm未満であることが望ましい。また、埋め込みチャネル構造を実現するためにはSiキャップ層６６は必ず必要である。また、Siキャップ層６６の膜厚を薄くしすぎると、ゲート絶縁膜５７の形成時にゲルマニウム酸化物が形成される危険がある。ゲルマニウム酸化物ができると界面準位が著しく増加し、低周波雑音特性の劣化、しきい値電圧のシフトなどの問題を引き起こす。さらにはGeの偏析などを生じ、ゲートリーク電流の増加を生じる。以上のことから、Siキャップ層６６の膜厚ｔは、０nm＜ｔ＜５nmとすることが望ましい。さらに、図２８(a)および図２８(b)より、Siキャップ層６６の膜厚が３nm以下ではドレイン電流および相互コンダクタンスが顕著に大きくなることから、より電気的特性の向上を図るためには、Siキャップ層６６の膜厚は３nm未満であることが望ましい。大気中にSiを曝露した場合、1nm程度の自然酸化膜が形成される。この時、自然酸化膜の形成によりSi層は0.5nm程度消費される。従ってSiキャップ層６６の膜厚を0.5nmよりも厚く設定しておくことで、プロセス上で制御が困難な自然酸化膜の形成という問題に対しても、ゲルマニウム酸化物の形成を確実に回避することができる。以上のことから、Siキャップ層６６の膜厚ｔは、0.5nm＜ｔ＜３nmとすることが、より望ましい。
【００６３】
上記では、図１(b)のSiGe-ｐMOSFETの特性について、実験及びシミュレーションを行った結果について示したが、Siキャップ層６６を備えている図６(a)、図６(b)、図６(c)に示された埋め込みチャネル型電界効果トランジスタについても同様の傾向があると推測される。
【００６４】
以下、上記で説明した埋め込みチャネル型MOSFETを用いた発振器について説明する。
【００６５】
（実施の形態１）
図８は、本発明の実施の形態１における発振器の回路構成を示す回路図を示しており、図８(a)は埋め込みチャネル型ｎMOSFETを用いたクロスカップル型差動発振器の例を、図８(d)には、その一般的な回路構成例を示した。この発振器は、インダクタ及び容量を構成要素に含むＬＣ共振回路３７と、ドレインがＬＣ共振回路３７に接続されるとともに互いに差動対接続されたｎMOSFETからなるトランジスタ１２，１３と、トランジスタ１２，１３のソースが共通接続された部分と接地部分（具体的には接地配線すなわち接地電位GNDが印加される低電位側の電源配線）との間に接続された電流源３６と、一方のトランジスタ１３のドレイン接続された出力端子(Voutは発振出力信号)とを備えている。
【００６６】
この回路の第１の特徴は、トランジスタ１２および１３が埋め込みチャネル型ｎMOSFETである点であり、図６(a)、図６(b)、図７(a)で示したような埋め込みチャネル型ｎMOSFETを用いればよい。第２の特徴は、トランジスタ１２および１３が、ボディ領域に電位を与えるためのボディ端子ｂ１２およびｂ１３をそれぞれ備えている点である。差動対接続されたトランジスタ１２および１３によって信号は増幅され、インダクタ３０および３１、容量３３および３４によって構成されたＬＣ共振回路３７によって発振周波数が定まる。ボディ端子ｂ１２およびｂ１３には、ボディ−ソース間に順方向電圧が印加されるように電位を与える。電流源３６による電圧降下をVoffとした場合、ボディ端子ｂ１２に与える電位Vｂ１２およびボディ端子ｂ１３に与える電位Vb１３は、
Vb１２, Vb１３  ＞  Voff
を満足するように設定する。望ましくは、
０．７ボルト  ≧  Vb１２−Voff, Vb１３−Voff  ＞  ０
を満足するように、Vb１２およびVb１３の値を設定する。これは、埋め込みチャネル型ｎMOSFETのボディ−ソース間の半導体接合に、シリコンの拡散電位（拡散電位差）に相当する０．７ボルトよりも大きい順方向電圧が印加され、ボディ領域からソース領域に向かって急激に電流が流れるのを回避するためである。Vｂ１２およびVb１３は、外部電源を用いてその値（電位）を設定することができる。Vb１２とVb１３を同じ値（電位）に設定しても良い。同じ値（電位）に設定すれば、外部電源の個数を減らすことができる。
【００６７】
図８(b)は、埋め込みチャネル型ｐMOSFETを用いたクロスカップル型差動発振器の例を、図８(e)には、その一般的な回路構成例を示した。この発振器は、インダクタ及び容量を構成要素に含むＬＣ共振回路３７と、ドレインがＬＣ共振回路３７に接続されるとともに互いに差動対接続されたｐMOSFETからなるトランジスタ２２，２３と、トランジスタ２２，２３のソースが共通接続された部分と電源電位Vddが与えられる高電位側の電源配線との間に接続された電流源３６と、一方のトランジスタ２３のドレインに接続された出力端子(Voutは発振出力信号)とを備えている。
【００６８】
この回路の第１の特徴は、トランジスタ２２および２３が埋め込みチャネル型ｐMOSFETである点であり、図１(b)、図６(c)、図７(b)で示したような埋め込みチャネル型ｐMOSFETを用いればよい。第２の特徴は、トランジスタ２２および２３が、ボディ領域に電位を与えるためのボディ端子ｂ２２およびｂ２３をそれぞれ備えている点である。差動対接続されたトランジスタ２２および２３によって信号は増幅され、インダクタ３０および３１、容量３３および３４によって構成されたＬＣ共振回路３７によって発振周波数が定まる。ボディ端子ｂ２２およびｂ２３には、ボディ−ソース間に順方向電圧が印加されるように電位を与える。電源電圧をVdd、電流源３６による電圧降下をVoffとした場合、ボディ端子ｂ２２に与える電位Vｂ２２およびボディ端子ｂ２３に与える電位Vb２３は、
Vｂ２２, Vｂ２３  ＜  Vdd−Voff
を満足するように設定する。望ましくは、
０．７ボルト  ≧  Vdd−Voff−Vｂ２２, Vdd−Voff−Vｂ２３  ＞  ０
を満足するように、Vｂ２２およびVｂ２３の値を設定する。これは、埋め込みチャネル型ｐMOSFETのボディ−ソース間の半導体接合に、シリコンの拡散電位に相当する０．７ボルトよりも大きい順方向電圧が印加され、ソース領域からボディ領域に向かって急激に電流が流れるのを回避するためである。Vｂ２２およびVｂ２３は、外部電源を用いてその値（電位）を設定することができる。Vｂ２２とVｂ２３を同じ値（電位）に設定しても良い。同じ値（電位）に設定すれば、外部電源の個数を減らすことができる。
【００６９】
図８(c)は、埋め込みチャネル型ｎMOSFETと埋め込みチャネル型ｐMOSFETを用いたクロスカップル型CMOS差動発振器の例を、図８(f)には、その一般的な回路構成例を示した。この発振器は、インダクタ及び容量を構成要素に含むＬＣ共振回路３７と、ソースが電源電位Vddが与えられる高電位側の電源配線に接続されドレインがＬＣ共振回路３７に接続されるとともに互いに差動対接続されたｐMOSFETからなるトランジスタ２２，２３と、ドレインがＬＣ共振回路３７に接続されるとともに互いに差動対接続されたｎMOSFETからなるトランジスタ１２，１３と、トランジスタ１２，１３のソースが共通接続された部分と接地電位GNDが与えられる低電位側の電源配線との間に接続された電流源３６と、トランジスタ２３のドレインに接続された出力端子(Voutは発振出力信号)とを備えている。
【００７０】
この回路の第１の特徴は、トランジスタ１２および１３が埋め込みチャネル型ｎMOSFETである点であり、図６(a)、図６(b)、図７(a)で示したような埋め込みチャネル型ｎMOSFETを用いればよい。第２の特徴は、トランジスタ２２および２３が埋め込みチャネル型ｐMOSFETである点であり、図１(b)、図６(c)、図７(b)で示したような埋め込みチャネル型ｐMOSFETを用いればよい。第３の特徴は、トランジスタ１２、１３、２２および２３が、ボディ領域に電位を与えるためのボディ端子b12、b13、b22およびb23をそれぞれ備えている点である。差動対接続されたトランジスタ１２および１３と、同じく差動対接続されたトランジスタ２２および２３とによって信号は増幅され、２組の差動回路対の間に配置されたインダクタ３２および容量３５によって構成されるＬＣ共振回路３７によって発振周波数が定まる。ボディ端子b12、b13、b22およびb23には、ボディ−ソース間に順方向電圧が印加されるように電位を与える。電源電圧をVdd、電流源３６による電圧降下をVoffとした場合、ボディ端子b12、b13、b22およびb23に与える電位Vb12、Vb13、Vb22およびVb23は、
Vb22, Vb23  ＜  Vdd
Vb12, Vb13  ＞  Voff
を満足するように設定する。望ましくは、
０．７ボルト  ≧  Vb12−Voff, Vb13−Voff  ＞  ０
０．７ボルト  ≧  Vdd−Vb22, Vdd−Vb23  ＞  ０
を満足するように、電位Vb12、Vb13、Vb22およびVb23の値を設定する。これは、埋め込みチャネルMOSFETのボディ−ソース間の半導体接合に、シリコンの拡散電位に相当する０．７ボルトよりも大きい順方向電圧が印加され、ボディ領域とソース領域間で急激に電流が流れるのを回避するためである。Vb12、Vb13、Vb22およびVb23は、外部電源を用いてその値（電位）を設定することができる。Vb12とVb13、Vb22とVb23を、それぞれ同じ値（電位）に設定しても良い。同じ値（電位）に設定すれば外部電源の個数を減らすことができる。
【００７１】
次に、回路シミュレータを用いて行ったシミュレーション結果について説明する。このシミュレーションは、埋め込みチャネル型のSiGe-ｐMOSFETのトランジスタに関して行い、そのトランジスタの設計パラメータには、実際に製作したSiGe-ｐMOSFETの単体トランジスタから抽出された値を用いた。図９(a)は、シミュレーションに用いたＬＣ発振器の回路図である。トランジスタ２２および２３のサイズはともに、ゲート長0.18μm、ゲート幅500μmである。トランジスタのボディ端子ｂ２２およびｂ２３には、同じ電位Vbbを与える。電源電圧Vddは1.2Vで、電流源３６の電流値は16mAに設定した。共振回路で用いているコイル３０，３１のインダクタンスは2nH、容量３３，３４の容量値は5.6pFであり、発振周波数は1.27GHzに設定している。また、共振回路のＱ値は５とした。図９(b)は、横軸に、ボディ−ソース間の順方向電圧（Vdd−Vbb）をとり、発振周波数のボディ−ソース間の順方向電圧依存性を示している。ボディ−ソース間の順方向電圧値の増加に伴い、発振周波数が若干低下するものの、発振器として特に問題ない動作が得られている。図９(c)は、横軸に、ボディ−ソース間の順方向電圧（Vdd−Vbb）をとり、ＣＮ（信号対雑音比）のボディ−ソース間の順方向電圧依存性を示している。ボディ−ソース間に順方向電圧を印加することで、回路のＣＮが改善されることが分かる。
【００７２】
以上のように本実施の形態１によれば、発振器の増幅回路を構成する各埋め込みチャネル型電界効果トランジスタが、そのボディ領域に電位を与えるための端子を備え、その端子に与える電位を外部電源により設定することにより、ボディ−ソース間の電圧値を任意に設定できる。そしてボディ−ソース間の半導体接合に順方向電圧が印加されるようにボディ領域に電位を与えることにより、増幅用電界効果トランジスタの低周波ノイズ特性を低減することができ、発振器全体のノイズ特性を改善することができる。
【００７３】
なお、上記の実施の形態１で用いた図８では、図２１に示したクロスカップル型差動発振器について本発明を適用した例を示したが、図２２〜図２４に示した他の発振器についても同様に本発明を適用することで、電界効果トランジスタの低周波ノイズ特性を低減することができ、発振器全体のノイズ特性を改善することができる。これらの構成について以下簡単に説明する。
【００７４】
まず図１２(a),(b),(c)は、それぞれ図２２(a),(b),(c)に示した従来の３段シングルエンド型リング発振器に本発明を適用した場合の回路構成を示す回路図であり、bn1〜bn3はｎMOSFETのボディ端子、bp1〜bp3はｐMOSFETのボディ端子である。図１２(a)及び図２２(a)の３段シングルエンド型リング発振器は、一端が高電位側の電源配線に接続された抵抗Ｒ１と、抵抗Ｒ１の他端と低電位側の電源配線との間に並列接続されたｎMOSFET・ＭＮ１およびコンデンサＣ１とで１段目部分が構成される。同様にして２段目、３段目部分が構成され、それぞれコンデンサと抵抗との接続部分が出力端となり、次段のｎMOSFETのゲートに接続されている。最終段の出力端は、１段目のｎMOSFET・ＭＮ１のゲートに接続されるとともに出力端子（Vout）に接続される。さらに、図１２(a)の場合、図８(a)と同様、ｎMOSFET・ＭＮ１〜ＭＮ３として外部からボディ領域に所望電位を与えるためのボディ端子を備えた埋め込みチャネル型ｎMOSFETを用い、そのボディ端子bn1〜bn3にボディ−ソース間の半導体接合に順方向電圧が印加されるように電位を与える構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。
【００７５】
図１２(b)及び図２２(b)の３段シングルエンド型リング発振器は、一端が低電位側の電源配線に接続された抵抗Ｒ１と、抵抗Ｒ１の他端と高電位側の電源配線との間に並列接続されたｐMOSFET・ＭＰ１およびコンデンサＣ１とで１段目部分が構成される。同様にして２段目、３段目部分が構成され、それぞれコンデンサと抵抗との接続部分が出力端となり、次段のｐMOSFETのゲートに接続されている。最終段の出力端は、１段目のｐMOSFET・ＭＰ１のゲートに接続されるとともに出力端子（Vout）に接続される。さらに、図１２(b)の場合、図８(b)と同様、ｐMOSFET・ＭＰ１〜ＭＰ３として外部からボディ領域に所望電位を与えるためのボディ端子を備えた埋め込みチャネル型ｐMOSFETを用い、そのボディ端子bp1〜bp3にボディ−ソース間の半導体接合に順方向電圧が印加されるように電位を与える構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。
【００７６】
図１２(c)及び図２２(c)の３段シングルエンド型リング発振器は、ソースが高電位側の電源配線に接続されたｐMOSFET・ＭＰ１のドレインと、ソースが低電位側の電源配線に接続されたｎMOSFET・ＭＮ１のドレインとが接続され、ｐMOSFET・ＭＰ１のドレインと低電位側の電源配線との間にコンデンサＣ１が接続されて１段目部分が構成される。同様にして２段目、３段目部分が構成され、それぞれコンデンサとｐMOSFETのドレインとの接続部分が出力端となり、次段のｐMOSFETのゲートおよびｎMOSFETのゲートに接続されている。最終段の出力端は、１段目のｐMOSFET・ＭＰ１のゲートおよびｎMOSFET・ＭＮ１のゲートに接続されるとともに出力端子（Vout）に接続される。さらに図１２(c)の場合、図８(c)と同様、ｎMOSFET・ＭＮ１〜ＭＮ３として外部からボディ領域に所望電位を与えるためのボディ端子を備えた埋め込みチャネル型ｎMOSFETを用い、そのボディ端子bn1〜bn3にボディ−ソース間の半導体接合に順方向電圧が印加されるように電位を与える構成とするとともに、ｐMOSFET・ＭＰ１〜ＭＰ３として外部からボディ領域に所望電位を与えるためのボディ端子を備えた埋め込みチャネル型ｐMOSFETを用い、そのボディ端子bp1〜bp3にボディ−ソース間の半導体接合に順方向電圧が印加されるように電位を与える構成とし、より望ましくはそれぞれのボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。これらの場合、図２２のところでも説明したように、トランジスタの段数（リング発振器の段数）は３段に限られず、３段以上の奇数であればよい。
【００７７】
次に、図１５(a),(b),(c)は、それぞれ図２３(a),(b),(c)に示した従来の差動型３段リング発振器に本発明を適用した場合の回路構成を示す回路図であり、bn1〜bn6はｎMOSFETのボディ端子、bp1〜bp6はｐMOSFETのボディ端子である。図１５(a)及び図２３(a)の差動型３段リング発振器は、一端が低電位側の電源配線に接続された電流源Ｉ１と、電流源Ｉ１の他端と高電位側の電源配線との間にそれぞれ直列接続された抵抗Ｒ１及びｎMOSFET・ＭＮ１と抵抗Ｒ２及びｎMOSFET・ＭＮ２とで１段目部分が構成される。同様にして２段目、３段目部分が構成され、それぞれ各ｎMOSFETのドレインが出力端となり、次段の各ｎMOSFETのゲートに接続されている。最終段の出力端となるｎMOSFET・ＭＮ５、ＭＮ６のドレインは、１段目のｎMOSFET・ＭＮ１、ＭＮ２のゲートに接続される。さらに、図１５(a)の場合、図８(a)と同様、ｎMOSFET・ＭＮ１〜ＭＮ６として外部からボディ領域に所望電位を与えるためのボディ端子を備えた埋め込みチャネル型ｎMOSFETを用い、そのボディ端子bn1〜bn6にボディ−ソース間の半導体接合に順方向電圧が印加されるように電位を与える構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。
【００７８】
図１５(b)及び図２３(b)の差動型３段リング発振器は、一端が高電位側の電源配線に接続された電流源Ｉ１と、電流源Ｉ１の他端と低電位側の電源配線との間にそれぞれ直列接続された抵抗Ｒ１及びｐMOSFET・ＭＰ１と抵抗Ｒ２及びｐMOSFET・ＭＰ２とで１段目部分が構成される。同様にして２段目、３段目部分が構成され、それぞれ各ｐMOSFETのドレインが出力端となり、次段の各ｐMOSFETのゲートに接続されている。最終段の出力端となるｐMOSFET・ＭＰ５、ＭＰ６のドレインは、１段目のｐMOSFET・ＭＰ１、ＭＰ２のゲートに接続される。さらに、図１５(b)の場合、図８(b)と同様、ｐMOSFET・ＭＰ１〜ＭＰ６として外部からボディ領域に所望電位を与えるためのボディ端子を備えた埋め込みチャネル型ｐMOSFETを用い、そのボディ端子bp1〜bp6にボディ−ソース間の半導体接合に順方向電圧が印加されるように電位を与える構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。
【００７９】
図１５(c)及び図２３(c)の差動型３段リング発振器は、一端が低電位側の電源配線に接続された電流源Ｉ１と、電流源Ｉ１の他端と高電位側の電源配線との間にそれぞれ直列接続されたｐMOSFET・ＭＰ１及びｎMOSFET・ＭＮ１とｐMOSFET・ＭＰ２及びｎMOSFET・ＭＮ２とで１段目部分が構成される。同様にして２段目、３段目部分が構成され、それぞれ各ｎMOSFETのドレイン（あるいはｐMOSFETのドレイン）が出力端となり、次段の直列接続されたｐMOSFET及びｎMOSFETのゲートにそれぞれ接続されている。最終段の出力端となるｎMOSFET・ＭＮ５のドレイン（ｐMOSFET・ＭＰ５のドレイン）は、１段目のｎMOSFET・ＭＮ１とｐMOSFET・ＭＰ１のゲートに接続され、ｎMOSFET・ＭＮ６のドレイン（ｐMOSFET・ＭＰ６のドレイン）は、１段目のｎMOSFET・ＭＮ２とｐMOSFET・ＭＰ２のゲートに接続される。さらに、図１５(c)の場合、図８(c)と同様、ｎMOSFET・ＭＮ１〜ＭＮ６として外部からボディ領域に所望電位を与えるためのボディ端子を備えた埋め込みチャネル型ｎMOSFETを用い、そのボディ端子bn1〜bn6にボディ−ソース間の半導体接合に順方向電圧が印加されるように電位を与える構成とするとともに、ｐMOSFET・ＭＰ１〜ＭＰ６として外部からボディ領域に所望電位を与えるためのボディ端子を備えた埋め込みチャネル型ｐMOSFETを用い、そのボディ端子bp1〜bp6にボディ−ソース間の半導体接合に順方向電圧が印加されるように電位を与える構成とし、より望ましくはそれぞれのボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。これらの場合、図２３のところでも説明したように、トランジスタの段数はループ内のトータルの反転数が奇数であればよく、リング発振器の段数は３段に限られず、奇数でも偶数でもよく、３段以上であればよい。
【００８０】
次に、図１８(a),(b)は、それぞれ図２４(a),(b)に示した従来のコルピッツ発振器に本発明を適用した場合の回路構成を示す回路図であり、図１８(c),(d)は、それぞれ図２４(c),(d)に示した従来のハートレー発振器に本発明を適用した場合の回路構成を示す回路図であり、bn1はｎMOSFETのボディ端子、bp1はｐMOSFETのボディ端子である。図１８(a)及び図２４(a)のコルピッツ発振器は、一端が低電位側の電源配線に接続された電流源Ｉ１の他端に、ゲートが低電位側の電源配線に接続されたｎMOSFET・ＭＮ１のソースが接続され、ｎMOSFET・ＭＮ１のドレインと高電位側の電源配線との間に、直列接続された２つのコンデンサＣ１及びＣ２とインダクタＬ１とが並列に接続され、２つのコンデンサＣ１及びＣ２の接続部がｎMOSFET・ＭＮ１のソース及び出力端子（Vout）に接続されている。図１８(c)及び図２４(c)のハートレー発振器は、一端が低電位側の電源配線に接続された電流源Ｉ１の他端に、ゲートが低電位側の電源配線に接続されたｎMOSFET・ＭＮ１のソースが接続され、ｎMOSFET・ＭＮ１のドレインと高電位側の電源配線との間に、直列接続された２つのインダクタＬ１及びＬ２とコンデンサＣ１とが並列に接続され、２つのインダクタＬ１及びＬ２の接続部がｎMOSFET・ＭＮ１のソース及び出力端子（Vout）に接続されている。さらに、図１８(a)、図１８(c)の場合、図８(a)と同様、ｎMOSFET・ＭＮ１として外部からボディ領域に所望電位を与えるためのボディ端子を備えた埋め込みチャネル型ｎMOSFETを用い、そのボディ端子bn1にボディ−ソース間の半導体接合に順方向電圧が印加されるように電位を与える構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。
【００８１】
図１８(b)及び図２４(b)のコルピッツ発振器は、一端が高電位側の電源配線に接続された電流源Ｉ１の他端に、ゲートが高電位側の電源配線に接続されたｐMOSFET・ＭＰ１のソースが接続され、ｐMOSFET・ＭＰ１のドレインと低電位側の電源配線との間に、直列接続された２つのコンデンサＣ１及びＣ２とインダクタＬ１とが並列に接続され、２つのコンデンサＣ１及びＣ２の接続部がｐMOSFET・ＭＰ１のソース及び出力端子（Vout）に接続されている。図１８(d)及び図２４(d)のハートレー発振器は、一端が高電位側の電源配線に接続された電流源Ｉ１の他端に、ゲートが高電位側の電源配線に接続されたｐMOSFET・ＭＰ１のソースが接続され、ｐMOSFET・ＭＰ１のドレインと低電位側の電源配線との間に、直列接続された２つのインダクタＬ１及びＬ２とコンデンサＣ１とが並列に接続され、２つのインダクタＬ１及びＬ２の接続部がｐMOSFET・ＭＰ１のソース及び出力端子（Vout）に接続されている。さらに、図１８(b)、図１８(d)の場合、図８(b)と同様、ｐMOSFET・ＭＰ１として外部からボディ領域に所望電位を与えるためのボディ端子を備えた埋め込みチャネル型ｐMOSFETを用い、そのボディ端子bp1にボディ−ソース間の半導体接合に順方向電圧が印加されるように電位を与える構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。
【００８２】
特に図示しないが、ｐ型Ｓｉ基板を用いる場合には、実施の形態１で用いる埋め込みチャネル型ｎMOSFETはトリプルウェル構造を備えていることが望ましい。トリプルウェル構造を用いることで、埋め込みチャネル型ｎMOSFETのボディ端子に順方向電圧を印加しても、同一基板上に配置されている他のnMOSFETへの電圧印加の影響を除去できる。
【００８３】
（実施の形態２）
図１０は、本発明の実施の形態２における発振器の回路構成を示す回路図を示しており、図１０(a)は埋め込みチャネル型ｎMOSFETを用いたクロスカップル型ｎMOSFET差動発振器の例を、図１０(d)には、その一般的な回路構成例を示した。この回路の第１の特徴は、トランジスタ１２および１３が埋め込みチャネル型ｎMOSFETである点であり、図６(a)、図６(b)、図７(a)で示したような埋め込みチャネル型ｎMOSFETを用いればよい。第２の特徴は、トランジスタ１２および１３のボディ端子ｂ１２およびｂ１３に電源電位Vddが与えられる点である。具体的には、ボディ端子ｂ１２およびｂ１３は、電源電位Vddが与えられる高電位側の電源配線に配線で接続されている。
【００８４】
ここで、電流源３６における電圧降下をVoffとすると、ボディ端子ｂ１２およびｂ１３を高電位側の電源配線に接続することで、埋め込みチャネル型ｎMOSFETのボディ−ソース間には
Vdd−Voff
の順方向電圧が印加される。差動対接続されたトランジスタ１２および１３によって信号は増幅され、インダクタ３０および３１、容量３３および３４によって構成されるＬＣ共振回路３７によって発振周波数が定まる。このような回路構成にすることで、電源電圧Vddの電源の他に外部電源を必要としないため、実施の形態１よりも、回路規模を小さくできるという利点がある。
【００８５】
また、実施の形態１の図８(a)の構成で説明したように、
０．７ボルト  ≧  Vb１２−Voff, Vb１３−Voff  ＞  ０
を満足することが望ましく、ここでは、Vb１２およびVb１３の値は電源電位Vddであるので、０．７ボルト  ≧  Vdd−Voff  ＞  ０
を満足することが望ましい。この条件は、例えば、電源電圧Vddが１．０Ｖ、電流源３６における電圧降下Voffが０．３Ｖの場合に満足できる。ここで電源電圧Vddを１．０Ｖにするのは、例えばトランジスタゲート長を６５〜９０ｎｍとするプロセスルールにおいて実施可能となる。
【００８６】
なお、ｎMOSFETのボディ領域は接地接続されるのが一般的であり、図１０(a)のように高電位側の電源配線に接続されるのは一般的ではなく、特徴的な構成である。
【００８７】
図１０(b)は、埋め込みチャネル型ｐMOSFETを用いたクロスカップル型ｐMOSFET差動発振器の例を、図１０(e)には、その一般的な回路構成例を示した。この回路の第１の特徴は、トランジスタ２２および２３が埋め込みチャネル型ｐMOSFETである点であり、図１(b)、図６(c)、図７(b)で示したような埋め込みチャネル型ｐMOSFETを用いればよい。第２の特徴は、トランジスタ２２および２３のボディ端子ｂ２２およびｂ２３が接地されている点である。具体的には、ボディ端子ｂ２２およびｂ２３は、接地電位ＧＮＤが与えられる低電位側の電源配線（接地配線）に配線で接続されている。
【００８８】
ここで、電流源３６における電圧降下をVoffとすると、ボディ端子ｂ２２およびｂ２３を接地することで、埋め込みチャネル型ｐMOSFETのボディ−ソース間には
Vdd−Voff
の順方向電圧が印加される。差動対接続されたトランジスタ２２および２３によって信号は増幅され、インダクタ３０および３１、容量３３および３４によって構成されるＬＣ共振回路３７によって発振周波数が定まる。このような回路構成にすることで、電源電圧Vddの電源の他に外部電源を必要としないため、実施の形態１よりも、回路規模を小さくできるという利点がある。
【００８９】
また、実施の形態１の図８(b)の構成で説明したように、
０．７ボルト  ≧  Vdd−Voff−Vｂ２２, Vdd−Voff−Vｂ２３  ＞  ０
を満足することが望ましく、ここでは、Vｂ２２およびVｂ２３の値は接地電位の０ボルトであるので、
０．７ボルト  ≧  Vdd−Voff  ＞  ０
を満足することが望ましい。この条件は、例えば、電源電圧Vddが１．０Ｖ、電流源３６における電圧降下Voffが０．３Ｖの場合に満足できる。ここで電源電圧Vddを１．０Ｖにするのは、例えばトランジスタゲート長を６５〜９０ｎｍとするプロセスルールにおいて実施可能となる。
【００９０】
なお、ｐMOSFETのボディ領域は高電位側の電源配線に接続されるのが一般的であり、図１０(b)のように接地接続されるのは一般的ではなく、特徴的な構成である。
【００９１】
図１０(c)は、埋め込みチャネル型ｎMOSFETと埋め込みチャネル型ｐMOSFETを用いたクロスカップル型CMOS差動発振器の例を、図１０(f)には、その一般的な回路構成例を示した。この回路の第１の特徴は、トランジスタ１２および１３が埋め込みチャネル型ｎMOSFETである点であり、図６(a)、図６(b)、図７(a)で示したような埋め込みチャネル型ｎMOSFETを用いればよい。第２の特徴は、トランジスタ２２および２３が埋め込みチャネル型ｐMOSFETである点であり、図１(b)、図６(c)、図７(b)で示したような埋め込みチャネル型ｐMOSFETを用いればよい。
【００９２】
この回路の第３の特徴は、トランジスタ１２および１３のボディ端子ｂ１２およびｂ１３に電源電位Vddが与えられる点である。具体的には、ボディ端子ｂ１２およびｂ１３は、電源電位Vddが与えられる高電位側の電源配線に配線で接続されている。電流源３６における電圧降下をVoffとすると、ボディ領域を高電位側の電源配線に接続することで、埋め込みチャネル型ｎMOSFETのボディ−ソース間には
Vdd−Voff
の順方向電圧が印加される。
【００９３】
さらに、この回路の第４の特徴は、トランジスタ２２および２３のボディ端子ｂ２２およびｂ２３が接地されている点である。具体的には、ボディ端子ｂ２２およびｂ２３は、接地電位ＧＮＤが与えられる低電位側の電源配線（接地配線）に接続されている。ボディ端子ｂ２２およびｂ２３を接地することで、埋め込みチャネル型ｐMOSFETのボディ−ソース間には
Vdd
の順方向電圧が印加される。差動対接続されたトランジスタ１２および１３と、同じく差動対接続されたトランジスタ２２および２３とによって信号は増幅され、２組の差動回路対の間に配置されたインダクタ３２および容量３５によって構成されるＬＣ共振回路３７によって発振周波数が定まる。このような回路構成にすることで、電源電圧Vddの電源の他に外部電源を必要としないため、実施の形態１よりも、回路規模を小さくできる利点がある。
【００９４】
また、実施の形態１の図８(c)の構成で説明したように、
０．７ボルト  ≧  Vb12−Voff, Vb13−Voff  ＞  ０
０．７ボルト  ≧  Vdd−Vb22, Vdd−Vb23  ＞  ０
を満足することが望ましく、ここでは、Vb１２およびVb１３の値は電源電位Vdd であり、Vｂ２２およびVｂ２３の値は接地電位の０ボルトであるので、
０．７ボルト  ≧  Vdd−Voff  ＞  ０
０．７ボルト  ≧  Vdd  ＞  ０
を満足することが望ましい。この条件は、例えば、電源電圧Vddが０．７Ｖ以下の場合に実現可能となる。
【００９５】
以上のように本実施の形態２によれば、発振器で用いている増幅用電界効果トランジスタの低周波ノイズ特性を低減することができ、発振器全体のノイズ特性を改善することができることに加え、実施の形態１よりも回路規模を小さくできる。
【００９６】
なお、上記の実施の形態２で用いた図１０では、図２１に示したクロスカップル型差動発振器について本発明を適用した例を示したが、図２２〜図２４に示した他の発振器についても同様に本発明を適用することで、同様の効果が得られる。これらの構成について以下簡単に説明する。
【００９７】
まず図１３(a),(b),(c)は、それぞれ図２２(a),(b),(c)に示した従来の３段シングルエンド型リング発振器に本発明を適用した場合の回路構成を示す回路図であり、bn1〜bn3はｎMOSFETのボディ端子、bp1〜bp3はｐMOSFETのボディ端子である。図１３(a)の場合、図１０(a)と同様、ｎMOSFET・ＭＮ１〜ＭＮ３として埋め込みチャネル型ｎMOSFETを用い、そのボディ端子bn1〜bn3を電源電位Vddが与えられる高電位側の電源配線に接続し、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。図１３(b)の場合、図１０(b)と同様、ｐMOSFET・ＭＰ１〜ＭＰ３として埋め込みチャネル型ｐMOSFETを用い、そのボディ端子bp1〜bp3を接地電位ＧＮＤが与えられる低電位側の電源配線（接地配線）に接続し、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。図１３(c)の場合、図１０(c)と同様、ｎMOSFET・ＭＮ１〜ＭＮ３として埋め込みチャネル型ｎMOSFETを用い、そのボディ端子bn1〜bn3を電源電位Vddが与えられる高電位側の電源配線に接続し、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とするとともに、ｐMOSFET・ＭＰ１〜ＭＰ３として埋め込みチャネル型ｐMOSFETを用い、そのボディ端子bp1〜bp3を接地電位ＧＮＤが与えられる低電位側の電源配線（接地配線）に接続し、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはそれぞれのボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。これらの場合、図２２のところでも説明したように、トランジスタの段数（リング発振器の段数）は３段に限られず、３段以上の奇数であればよい。
【００９８】
次に、図１６(a),(b),(c)は、それぞれ図２３(a),(b),(c)に示した従来の差動型３段リング発振器に本発明を適用した場合の回路構成を示す回路図であり、bn1〜bn6はｎMOSFETのボディ端子、bp1〜bp6はｐMOSFETのボディ端子である。図１６(a)の場合、図１０(a)と同様、ｎMOSFET・ＭＮ１〜ＭＮ６として埋め込みチャネル型ｎMOSFETを用い、そのボディ端子bn1〜bn6を電源電位Vddが与えられる高電位側の電源配線に接続し、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。図１６(b)の場合、図１０(b)と同様、ｐMOSFET・ＭＰ１〜ＭＰ６として埋め込みチャネル型ｐMOSFETを用い、そのボディ端子bp1〜bp6を接地電位ＧＮＤが与えられる低電位側の電源配線（接地配線）に接続し、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。図１６(c)の場合、図１０(c)と同様、ｎMOSFET・ＭＮ１〜ＭＮ６として埋め込みチャネル型ｎMOSFETを用い、そのボディ端子bn1〜bn6を電源電位Vddが与えられる高電位側の電源配線に接続し、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とするとともに、ｐMOSFET・ＭＰ１〜ＭＰ６として埋め込みチャネル型ｐMOSFETを用い、そのボディ端子bp1〜bp6を接地電位ＧＮＤが与えられる低電位側の電源配線（接地配線）に接続し、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはそれぞれのボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。これらの場合、図２３のところでも説明したように、トランジスタの段数はループ内のトータルの反転数が奇数であればよく、リング発振器の段数は３段に限られず、奇数でも偶数でもよく、３段以上であればよい。
【００９９】
次に、図１９(a),(b)は、それぞれ図２４(a),(b)に示した従来のコルピッツ発振器に本発明を適用した場合の回路構成を示す回路図であり、図１９(c),(d)は、それぞれ図２４(c),(d)に示した従来のハートレー発振器に本発明を適用した場合の回路構成を示す回路図であり、bn1はｎMOSFETのボディ端子、bp1はｐMOSFETのボディ端子である。図１９(a)、図１９(c)の場合、図１０(a)と同様、ｎMOSFET・ＭＮ１として埋め込みチャネル型ｎMOSFETを用い、そのボディ端子bn1を電源電位Vddが与えられる高電位側の電源配線に接続し、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。図１９(b)、図１９(d)の場合、図１０(b)と同様、ｐMOSFET・ＭＰ１として埋め込みチャネル型ｐMOSFETを用い、そのボディ端子bp1を接地電位ＧＮＤが与えられる低電位側の電源配線（接地配線）に接続し、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。
【０１００】
特に図示しないが、ｐ型Ｓｉ基板を用いる場合には、実施の形態２で用いる埋め込みチャネル型ｎMOSFETはトリプルウェル構造を備えていることが望ましい。トリプルウェル構造を用いることで、埋め込みチャネル型ｎMOSFETのボディ端子に順方向電圧を印加しても、同一基板上に配置されている他のnMOSFETへの電圧印加の影響を除去できる。
【０１０１】
（実施の形態３）
図１１は、本発明の実施の形態３における発振器の回路構成を示す回路図を示しており、図１１(a)は埋め込みチャネル型ｎMOSFETを用いたクロスカップル型差動発振器の例を、図１１(d)には、その一般的な回路構成例を示した。この回路の第１の特徴は、トランジスタ１２および１３が埋め込みチャネル型ｎMOSFETである点であり、図６(a)、図６(b)、図７(a)で示したような埋め込みチャネル型ｎMOSFETを用いればよい。
【０１０２】
この回路の第２の特徴は、トランジスタ１２のボディ端子b12に、電源電圧Vddを抵抗分配した電圧の値に相当する電位が与えられるように、抵抗３８および３９が接続されている点である。抵抗３８および３９は、電源電位Vddが与えられる高電位側の電源配線と接地電位ＧＮＤが与えられる低電位側の電源配線（接地配線）との間に、直列接続されている。トランジスタ１２のボディ−ソース間抵抗成分が抵抗３８の抵抗値r1および抵抗３９の抵抗値r2に比べて十分に大きい場合、抵抗３８および３９によってボディ端子b12には、
Vdd × r2／（r1 ＋ r2）
の電位が与えられる。このとき、電流源３６での電圧降下をVoffとすると、トランジスタ１２のボディ−ソース間には
Vdd × r2／（r1 ＋ r2） − Voff
の順方向電圧が印加されることになる。
【０１０３】
この回路の第３の特徴は、トランジスタ１３のボディ端子b13に、電源電圧Vddを抵抗分配した電圧の値に相当する電位が与えられるように、抵抗４１および４２が接続されている点である。抵抗４１および４２は、高電位側の電源配線と低電位側の電源配線（接地配線）との間に、直列接続されている。トランジスタ１３のボディ−ソース間抵抗成分が抵抗４１の抵抗値r3および抵抗４２の抵抗値r4に比べて十分に大きい場合、抵抗４１および４２によってボディ端子b13には、
Vdd × r4／（r3 ＋ r4）
の電位が与えられる。このとき、電流源３６での電圧降下をVoffとすると、トランジスタ１３のボディ−ソース間には
Vdd × r4／（r3 ＋ r4） − Voff
の順方向電圧が印加されることになる。ボディ−ソース間に印加される順方向電圧がシリコンの拡散電位に相当する約0.7Vよりも大きくなった場合、ボディ−ソース間抵抗成分が小さくなる（ダイオードがオンする）ため、ボディ−ソース間に電流が流れる。従って望ましくは、ボディ−ソース間に印加される順方向電圧が約0.7V以下になるように、r1、r2、r3およびr4の値を設定するとよい。例えば、現在用いられているゲート長を0.13μmとするプロセスルールでは、電源電圧Vddは1.2Vに設定されていることが多い。
【０１０４】
r1 ＝ r2 ＝ r3 ＝ r4 ＝ 12kΩ
と設定し、Voffが十分小さいと考えると、トランジスタ１２および１３のボディ領域には0.6Vの電位が与えられ、ボディ−ソース間の順方向電圧は0.6Vとなり、0.7V以下という条件を満足できる。また、抵抗全体に流れる電流値は100μAであり、電流源に流れる電流値に比べて十分小さくできる。また、４つの抵抗値を同じ値にすることで、分圧された電圧値のばらつきの低減もできる。
【０１０５】
図１１(b)は埋め込みチャネル型ｐMOSFETを用いたクロスカップル型ｐMOSFET差動発振器の例を、図１１(e)には、その一般的な回路構成例を示した。この回路の第１の特徴は、トランジスタ２２および２３が埋め込みチャネル型ｐMOSFETである点であり、図１(b)、図６(c)、図７(b)で示したような埋め込みチャネル型ｐMOSFETを用いればよい。
【０１０６】
この回路の第２の特徴は、トランジスタ２２のボディ端子b22に、電源電圧Vddを抵抗分配した電圧の値に相当する電位が与えられるように、抵抗３８および３９が接続されている点である。抵抗３８および３９は、高電位側の電源配線と低電位側の電源配線（接地配線）との間に、直列接続されている。トランジスタ２２のボディ−ソース間抵抗成分が抵抗３８の抵抗値r1および抵抗３９の抵抗値r2に比べて十分に大きい場合、抵抗３８および３９によってボディ端子b22には、
Vdd × r2／（r1 ＋ r2）
の電位が与えられる。このとき、電流源３６での電圧降下をVoffとすると、トランジスタ２２のボディ−ソース間には
Vdd × r1／（r1 ＋ r2） − Voff
の順方向電圧が印加されることになる。
【０１０７】
この回路の第３の特徴は、トランジスタ２３のボディ端子b23に、電源電圧Vddを抵抗分配した電圧の値に相当する電位が与えられるように、抵抗４１および４２が接続されている点である。抵抗４１および４２は、高電位側の電源配線と低電位側の電源配線（接地配線）との間に、直列接続されている。トランジスタ２３のボディ−ソース間抵抗成分が抵抗４１の抵抗値r3および抵抗４２の抵抗値r4に比べて十分に大きい場合、抵抗４１および４２によってボディ端子b23には、
Vdd × r4／（r3 ＋ r4）
の電位が与えられる。このとき、電流源３６での電圧降下をVoffとすると、トランジスタ２３のボディ−ソース間には
Vdd × r3／（r3 ＋ r4） − Voff
の順方向電圧が印加されることになる。ボディ−ソース間に印加される順方向電圧がシリコンの拡散電位に相当する約0.7Vよりも大きくなった場合、ボディ−ソース間抵抗成分が小さくなる（ダイオードがオンする）ため、ボディ−ソース間に電流が流れる。従って望ましくは、ボディ−ソース間に印加される順方向電圧が約0.7V以下になるように、r1、r2、r3およびr4の値を設定するとよい。
【０１０８】
図１１(c)は埋め込みチャネル型ｎMOSFETと埋め込みチャネル型ｐMOSFETを用いたクロスカップル型CMOS差動発振器の例を、図１１(f)には、その一般的な回路構成例を示した。この回路の第１の特徴は、トランジスタ１２および１３が埋め込みチャネル型ｎMOSFETである点であり、図６(a)、図６(b)、図７(a)で示したような埋め込みチャネル型ｎMOSFETを用いればよい。第２の特徴は、トランジスタ２２および２３が埋め込みチャネル型ｐMOSFETである点であり、図１(b)、図６(c)、図７(b)で示したような埋め込みチャネル型ｐMOSFETを用いればよい。
【０１０９】
この回路の第３の特徴は、トランジスタ１２および２２のボディ端子b12およびb22に、電源電圧Vddを抵抗分配した電圧の値に相当する電位が与えられるように、抵抗３８、３９および４０が接続されている点である。抵抗３８、３９および４０は、高電位側の電源配線と低電位側の電源配線（接地配線）との間に、直列接続されている。トランジスタ１２および２２のボディ−ソース間抵抗成分が抵抗３８の抵抗値r1、抵抗３９の抵抗値r2および抵抗４０の抵抗値r3に比べて十分に大きい場合、ボディ端子b12には、
Vdd × r3／（r1 ＋ r2 ＋ r3）
の電位が与えられ、ボディ端子b22には、
Vdd × (r2 ＋ r3)／（r1 ＋ r2 ＋ r3）
の電位が与えられる。このとき、電流源３６での電圧降下をVoffとすると、トランジスタ１２のボディ−ソース間には
Vdd × r3／（r1 ＋ r2 ＋ r3）− Voff
の順方向電圧が印加され、トランジスタ２２のボディ−ソース間には
Vdd × r1／（r1 ＋ r2 ＋ r3）
の順方向電圧が印加されることになる。
【０１１０】
この回路の第４の特徴は、トランジスタ１３および２３のボディ端子b13およびb23に、電源電圧Vddを抵抗分配した電圧の値に相当する電位が与えられるように、抵抗４１、４２および４３が接続されている点である。抵抗４１、４２および４３は、高電位側の電源配線と低電位側の電源配線（接地配線）との間に、直列接続されている。トランジスタ１３および２３のボディ−ソース間抵抗成分が抵抗４１の抵抗値r4、抵抗４２の抵抗値r5および抵抗４３の抵抗値r6に比べて十分に大きい場合、ボディ端子b13には、
Vdd × r6／（r4 ＋ r5 ＋ r6）
の電位が与えられ、ボディ端子b23には、
Vdd × (r5 + r6)／（r4 ＋ r5 ＋ r6）
の電位が与えられる。このとき、電流源３６での電圧降下をVoffとすると、トランジスタ１３のボディ−ソース間には
Vdd × r6／（r4 ＋ r5 ＋ r6）− Voff
の順方向電圧が印加され、トランジスタ２３のボディ−ソース間には
Vdd × r4／（r4 ＋ r5 ＋ r6）
の順方向電圧が印加されることになる。ボディ−ソース間に印加される順方向電圧がシリコンの拡散電位に相当する約0.7Vよりも大きくなった場合、ボディ−ソース間抵抗成分が小さくなる（ダイオードがオンする）ため、ボディ−ソース間に電流が流れる。従って望ましくは、ボディ−ソース間に印加される順方向電圧が約0.7V以下になるように、r1、r2、r3、r4、r5およびr6の値を設定するとよい。
【０１１１】
以上のように本実施の形態３によれば、発振器で用いている増幅用電界効果トランジスタの低周波ノイズ特性を低減することができ、発振器全体のノイズ特性を改善することができる。また、ボディ端子への電位付与手段として抵抗分圧回路を用い、各抵抗の抵抗値の関係に応じてボディ端子に与える電位を任意に設定することで、ボディ−ソース間に印加される順方向電圧を任意の値に設定できる。
【０１１２】
なお、上記の実施の形態３で用いた図１１では、図２１に示したクロスカップル型差動発振器について本発明を適用した例を示したが、図２２〜図２４に示した他の発振器についても同様に本発明を適用することで、同様の効果が得られる。これらの構成について以下簡単に説明する。
【０１１３】
まず図１４(a),(b),(c)は、それぞれ図２２(a),(b),(c)に示した従来の３段シングルエンド型リング発振器に本発明を適用した場合の回路構成を示す回路図であり、bn1〜bn3はｎMOSFETのボディ端子、bp1〜bp3はｐMOSFETのボディ端子、Ｒ４〜Ｒ１２は抵抗分圧回路を構成する抵抗である。図１４(a)の場合、抵抗Ｒ４とＲ５、Ｒ６とＲ７、Ｒ８とＲ９がそれぞれ抵抗分圧回路を構成し、図１１(a)と同様、ｎMOSFET・ＭＮ１〜ＭＮ３として埋め込みチャネル型ｎMOSFETを用い、そのボディ端子bn1〜bn3にそれぞれの抵抗分圧回路から電源電圧Vddを抵抗分配した電圧の値に相当する電位を与えることで、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下となるように各抵抗値を設定する。図１４(b)の場合、抵抗Ｒ４とＲ５、Ｒ６とＲ７、Ｒ８とＲ９がそれぞれ抵抗分圧回路を構成し、図１１(b)と同様、ｐMOSFET・ＭＰ１〜ＭＰ３として埋め込みチャネル型ｐMOSFETを用い、そのボディ端子bp1〜bp3にそれぞれの抵抗分圧回路から電源電圧Vddを抵抗分配した電圧の値に相当する電位を与えることで、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下となるように各抵抗値を設定する。図１４(c)の場合、抵抗Ｒ４とＲ５とＲ６、Ｒ７とＲ８とＲ９、Ｒ１０とＲ１１とＲ１２がそれぞれ抵抗分圧回路を構成し、図１１(c)と同様、ｎMOSFET・ＭＮ１〜ＭＮ３として埋め込みチャネル型ｎMOSFETを用い、そのボディ端子bn1〜bn3にそれぞれの抵抗分圧回路から電源電圧Vddを抵抗分配した電圧の値に相当する電位を与えることで、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とするとともに、ｐMOSFET・ＭＰ１〜ＭＰ３として埋め込みチャネル型ｐMOSFETを用い、そのボディ端子bp1〜bp3にそれぞれの抵抗分圧回路から電源電圧Vddを抵抗分配した電圧の値に相当する電位を与えることで、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはそれぞれのボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下となるように各抵抗値を設定する。これらの場合、図２２のところでも説明したように、トランジスタの段数（リング発振器の段数）は３段に限られず、３段以上の奇数であればよい。
【０１１４】
次に、図１７(a),(b),(c)は、それぞれ図２３(a),(b),(c)に示した従来の差動型３段リング発振器に本発明を適用した場合の回路構成を示す回路図であり、bn1〜bn6はｎMOSFETのボディ端子、bp1〜bp6はｐMOSFETのボディ端子である。図１７(a)の場合、抵抗Ｒ７とＲ８、Ｒ９とＲ１０、Ｒ１１とＲ１２、Ｒ１３とＲ１４、Ｒ１５とＲ１６、Ｒ１７とＲ１８がそれぞれ抵抗分圧回路を構成し、図１１(a)と同様、ｎMOSFET・ＭＮ１〜ＭＮ６として埋め込みチャネル型ｎMOSFETを用い、そのボディ端子bn1〜bn6にそれぞれの抵抗分圧回路から電源電圧Vddを抵抗分配した電圧の値に相当する電位を与えることで、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下となるように各抵抗値を設定する。図１７(b)の場合、抵抗Ｒ７とＲ８、Ｒ９とＲ１０、Ｒ１１とＲ１２、Ｒ１３とＲ１４、Ｒ１５とＲ１６、Ｒ１７とＲ１８がそれぞれ抵抗分圧回路を構成し、図１１(b)と同様、ｐMOSFET・ＭＰ１〜ＭＰ６として埋め込みチャネル型ｐMOSFETを用い、そのボディ端子bp1〜bp6にそれぞれの抵抗分圧回路から電源電圧Vddを抵抗分配した電圧の値に相当する電位を与えることで、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下となるように各抵抗値を設定する。図１７(c)の場合、抵抗Ｒ１とＲ２とＲ３、Ｒ４とＲ５とＲ６、Ｒ７とＲ８とＲ９、Ｒ１０とＲ１１とＲ１２、Ｒ１３とＲ１４とＲ１５、Ｒ１６とＲ１７とＲ１８がそれぞれ抵抗分圧回路を構成し、図１１(c)と同様、ｎMOSFET・ＭＮ１〜ＭＮ６として埋め込みチャネル型ｎMOSFETを用い、そのボディ端子bn1〜bn6にそれぞれの抵抗分圧回路から電源電圧Vddを抵抗分配した電圧の値に相当する電位を与えることで、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とするとともに、ｐMOSFET・ＭＰ１〜ＭＰ６として埋め込みチャネル型ｐMOSFETを用い、そのボディ端子bp1〜bp6にそれぞれの抵抗分圧回路から電源電圧Vddを抵抗分配した電圧の値に相当する電位を与えることで、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはそれぞれのボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下となるように各抵抗値を設定する。これらの場合、図２３のところでも説明したように、トランジスタの段数はループ内のトータルの反転数が奇数であればよく、リング発振器の段数は３段に限られず、奇数でも偶数でもよく、３段以上であればよい。
【０１１５】
次に、図２０(a),(b)は、それぞれ図２４(a),(b)に示した従来のコルピッツ発振器に本発明を適用した場合の回路構成を示す回路図であり、図２０(c),(d)は、それぞれ図２４(c),(d)に示した従来のハートレー発振器に本発明を適用した場合の回路構成を示す回路図であり、bn1はｎMOSFETのボディ端子、bp1はｐMOSFETのボディ端子、Ｒ１とＲ２は抵抗分圧回路を構成する抵抗である。図２０(a)、図２０(c)の場合、図１１(a)と同様、ｎMOSFET・ＭＮ１として埋め込みチャネル型ｎMOSFETを用い、そのボディ端子bn1にそれぞれの抵抗分圧回路から電源電圧Vddを抵抗分配した電圧の値に相当する電位を与えることで、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下となるように各抵抗値を設定する。図２０(b)、図２０(d)の場合、図１１(b)と同様、ｐMOSFET・ＭＰ１として埋め込みチャネル型ｐMOSFETを用い、そのボディ端子bp1にそれぞれの抵抗分圧回路から電源電圧Vddを抵抗分配した電圧の値に相当する電位を与えることで、ボディ−ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはボディ−ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下となるように各抵抗値を設定する。
【０１１６】
なお、以上の実施の形態３の各例では、電源電圧Vddを抵抗分配してボディ端子へ電位を与える手段として最も単純な構成例を示したが、複数の抵抗およびMOSFETを組み合わせて、ボディ領域へ与える電位を制御することもできる。例えば、高電位側電源配線と抵抗間および抵抗と接地配線間にMOSスイッチを備えることで、必要なときにのみボディ端子及びボディ領域へ電位を与えることが可能となる。
【０１１７】
さらに、特に図示しないが、ｐ型Ｓｉ基板を用いる場合には、実施の形態３で用いる埋め込みチャネル型ｎMOSFETはトリプルウェル構造を備えていることが望ましい。トリプルウェル構造を用いることで、埋め込みチャネル型ｎMOSFETのボディ端子に順方向電圧を印加しても、同一基板上に配置されている他のnMOSFETへの電圧印加の影響を除去できる。
【０１１８】
なお、実施の形態３の場合には、ボディ端子の電位付与手段を構成する抵抗の抵抗値にばらつきが生じることによってボディ端子へ与える電位にばらつきが生じるので、抵抗の抵抗値にばらつきが生じない（抵抗を用いていない）と言う点では、実施の形態２の方が優れている。
【０１１９】
次に、電流源トランジスタと発振トランジスタの低周波雑音が、発振器の位相雑音特性に与える影響を調べるために、より詳細なシミュレーションを行った。以下でのシミュレーションでは、図１(b)のSiGe-ｐMOSFETのSiGeチャネル層６５として、Si０．７０Ge０．３０層を用いている。
【０１２０】
まず、発振器の電流源に理想電流源を用いて、位相ノイズに関して行ったシミュレーションについて説明する。図２９(a)は、シミュレーションに用いたＬＣ発振器の回路図である。増幅用のトランジスタＭ１およびＭ２のサイズはともに、ゲート長0.５μm、ゲート幅100μmである。電源電圧Vddは3Vで、理想電流源Isの電流値は6mAに設定した。共振回路には抵抗Ｒ、コイルＬ及び容量Ｃを２組用いており、抵抗Ｒの抵抗値は182Ω、コイルＬのインダクタンスは4nH、容量Ｃの容量値は3pFであり、発振周波数は1.2GHzに設定している。このシミュレーションは、トランジスタＭ１、Ｍ２に、従来の表面チャネル型Si-ｐMOSFETを用いた場合と、図１(b)の埋め込みチャネル型のSiGe-ｐMOSFETを用いた場合について行った。ここで、埋め込みチャネル型のSiGe-ｐMOSFETを用いた場合については、ボディ−ソース間電圧Vbを0Vにした場合と-0.6Vにした場合についてシミュレーションを行った。
【０１２１】
このシミュレーションの結果を図２９(b)に示す。図２９(b)において、Ｄ１はボディ−ソース間電圧Vbを0Vにしている従来の表面チャネル型Si-ｐMOSFETの位相ノイズＰＮを示し、Ｄ２はボディ−ソース間電圧Vbを0VにしているSiGe-ｐMOSFETの位相ノイズＰＮを示し、Ｄ３はボディ−ソース間電圧Vbを-0.6VにしているSiGe-ｐMOSFETの位相ノイズＰＮを示す。位相ノイズＰＮは、所望の信号周波数（ここでは発振周波数1.2GHz）からオフセット周波数Δｆ離れた周波数において規定されるので、図２９(b)の横軸は、オフセット周波数Δｆとしている。トランジスタの１/ｆノイズの影響が１/ｆ3の成分となって現れ、熱雑音(white noise)の影響が１/ｆ2の成分となって現れている。１/ｆ3の成分については、従来の表面チャネル型Si-ｐMOSFETの位相ノイズ（Ｄ１）と比べて、SiGe-ｐMOSFET（Vb＝0V）の位相ノイズ（Ｄ２）の方が８dBc程度低く、さらにボディ−ソース間に順方向電圧を印加したSiGe-ｐMOSFET（Vb＝-0.6V）の位相ノイズ（Ｄ３）の方が１５dBc程度低くなっている。したがって、発振器の増幅回路には、従来の表面チャネル型Si-ｐMOSFETより、SiGe-ｐMOSFETを用いた方が、位相ノイズを低減でき、さらにそのSiGe-ｐMOSFETのボディ−ソース間に順方向電圧を印加することで、より位相ノイズを低減できることが分かる。また、１/ｆ2の成分については、トランジスタの種類にはほとんど依存しないことが分かる。
【０１２２】
次に、発振器の電流源を種々変更して、位相ノイズに関して行ったシミュレーションについて説明する。図３０(a)は、シミュレーションに用いたＬＣ発振器の回路図である。トランジスタＭｃ１、Ｍｃ２及び理想電流源Isを用いてカレントミラー回路が構成され、カレントミラー回路を構成する一方のトランジスタＭｃ２が電流源となっている。共振回路には抵抗Ｒ、コイルＬ及び容量Ｃを２組用いている。ここでは、発振器の増幅用のトランジスタＭ１、Ｍ２と電流源のトランジスタＭｃ２とのそれぞれに、従来の表面チャネル型Si-ｐMOSFETを用いた場合と、図１(b)の埋め込みチャネル型のSiGe-ｐMOSFETを用いた場合についてシミュレーションを行った。また、埋め込みチャネル型のSiGe-ｐMOSFETを用いた場合については、ボディ−ソース間電圧Vbを0Vにした場合と-0.6Vにした場合についてシミュレーションを行った。このシミュレーションの種々のケースで設定した設計パラメータと、シミュレーション結果で得られた発振特性とをまとめた表を図３１に示す。図３１の設計パラメータにおいて、増幅用のトランジスタＭ１、Ｍ２のタイプ及び電流源のトランジスタＭｃ２のタイプに、Siと記載されているのは、従来の表面チャネル型Si-ｐMOSFETを用いていることを示し、SiGeと記載されているのは、埋め込みチャネル型SiGe-ｐMOSFETを用いていることを示す。また、いずれの種類のトランジスタを用いても、増幅用のトランジスタＭ１およびＭ２のサイズはともに、ゲート長0.５μm、ゲート幅100μmとし、電流源のトランジスタＭｃ２のサイズは、ゲート長１μm、ゲート幅200μmとしている。電源電圧Vddは3Vで、電流源のトランジスタＭｃ２の電流値Idcは6mAに設定した。共振回路に用いられているコイルＬのインダクタンスLpは4nH、抵抗Ｒの抵抗値Rpは182Ω、容量Ｃの容量値Cpは、図３１に示されたとおりである。また、図３１の発振特性には、発振周波数ｆ１と、ピーク時発振出力電圧Vppと、発振周波数からの差分であるオフセット周波数Δｆが、100Hz、1kHz、10kHzのそれぞれにおける位相ノイズＰＮと、位相ノイズＰＮの１/ｆ3の成分と１/ｆ2の成分との境界のオフセット周波数ｆ２(図３１（ｂ）参照）とを示している。また、ＳＩ−ＶＣＯ１、ＳＧ−ＶＣＯ３、ＳＧ−ＶＣＯ６の各ケースにおける位相ノイズ特性を図３１（ｂ）に示している。
【０１２３】
図３１において、ＳＩ−ＶＣＯ１とＳＩ−ＶＣＯ２とのケースを比較すれば分かるように、増幅用のトランジスタＭ１、Ｍ２に、従来の表面チャネル型Si-ｐMOSFETを用いている場合には、電流源のトランジスタＭｃ２に、従来の表面チャネル型Si-ｐMOSFETを用いた場合も埋め込みチャネル型SiGe-ｐMOSFETを用いた場合も位相ノイズＰＮは殆ど変わらない。
【０１２４】
また、ＳＧ−ＶＣＯ１とＳＧ−ＶＣＯ３とのケースを比較すれば分かるように、増幅用のトランジスタＭ１、Ｍ２に、埋め込みチャネル型SiGe-ｐMOSFETを用いている場合には、電流源のトランジスタＭｃ２に、従来の表面チャネル型Si-ｐMOSFETを用いた場合よりも埋め込みチャネル型SiGe-ｐMOSFETを用いた場合の方が位相ノイズＰＮは低減する。
【０１２５】
また、増幅用のトランジスタＭ１、Ｍ２のボディ−ソース間電圧Vbを-0.6Vにしてボディ−ソース間に順方向電圧を印加した場合でも、ＳＧ−ＶＣＯ２とＳＧ−ＶＣＯ４とのケースを比較すれば分かるように、増幅用のトランジスタＭ１、Ｍ２に、埋め込みチャネル型SiGe-ｐMOSFETを用いている場合には、電流源のトランジスタＭｃ２に、従来の表面チャネル型Si-ｐMOSFET用いた場合よりも埋め込みチャネル型SiGe-ｐMOSFETを用いた場合の方が位相ノイズＰＮは低減する。
【０１２６】
また、ＳＧ−ＶＣＯ４とＳＧ−ＶＣＯ６とのケースを比較すれば分かるように、増幅用のトランジスタＭ１、Ｍ２及び電流源のトランジスタＭｃ２に、埋め込みチャネル型SiGe-ｐMOSFETを用い、増幅用のトランジスタＭ１、Ｍ２のボディ−ソース間電圧Vbを-0.6Vにしてボディ−ソース間に順方向電圧を印加している場合には、電流源のトランジスタＭｃ２にもボディ−ソース間電圧Vbを-0.6Vにしてボディ−ソース間に順方向電圧を印加した場合の方が位相ノイズＰＮは低減する。
【０１２７】
以上のシミュレーション結果をまとめると、増幅用のトランジスタＭ１、Ｍ２に埋め込みチャネル型SiGe-ｐMOSFETを用い、それらのボディ−ソース間に順方向電圧を印加する場合には、電流源のトランジスタＭｃ２にも埋め込みチャネル型SiGe-ｐMOSFETを用いることが位相ノイズＰＮを低減する上で好ましく、さらに電流源のトランジスタＭｃ２に用いる埋め込みチャネル型SiGe-ｐMOSFETのボディ−ソース間にも順方向電圧を印加するようにした方がより好ましい。
【０１２８】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【０１２９】
本発明に係る発振器は、電界効果トランジスタを用いて構成されているにもかかわらず、バイポーラトランジスタに匹敵する低ノイズ特性を有し、安価で集積化にも適していることから、低ノイズ特性が必要とされるアナログ高周波回路等に有用である。
【図面の簡単な説明】
【０１３０】
【図１】図１(a),(b)は、本発明の実施の形態で使用するトランジスタを説明するために実験に用いたトランジスタ（表面チャネル型Si-ｐMOSFETおよびSiGe-ｐMOSFET）の断面構造図であり、図１(c),(d)は、それらのトランジスタのエネルギーバンド図である。
【図２】図２は、図１に示した表面チャネル型Si-ｐMOSFETおよびSiGe-ｐMOSFETの低周波ノイズ特性図である。
【図３】図３(a)は、表面チャネル型Si-ｐMOSFETのボディ−ソース間電圧を異ならせて測定を行った低周波ノイズ特性図であり、図３(b)は、SiGe-ｐMOSFETのボディ−ソース間電圧を異ならせて測定を行った低周波ノイズ特性図である。
【図４】図４(a)は、SiGe-ｐMOSFETのボディ−ソース間電圧とドレイン電流ノイズとの関係図であり、図４(b) は、SiGe-ｐMOSFETのボディ−ソース間電圧と入力換算雑音との関係図である。
【図５】図５(a)は、表面チャネル型Si-ｐMOSFETのドレイン電流ノイズ（測定値）及びキャリア密度（シミュレーション値）とボディ−ソース間電圧との関係図であり、図５(b)は、SiGe-ｐMOSFETのドレイン電流ノイズ（測定値）及びキャリア密度（シミュレーション値）とボディ−ソース間電圧との関係図である。
【図６】図６(a)〜(c)は、本発明の実施の形態で使用する埋め込みチャネル型トランジスタの他の例の断面構造図であり、図６(d)〜(f)は、それらのトランジスタのエネルギーバンド図である。
【図７】図７(a),(b)は、本発明の実施の形態で使用する埋め込みチャネル型トランジスタの他の例の断面構造図であり、図７(c),(d)は、それらのトランジスタのエネルギーバンド図である。
【図８】図８(a)〜(c)は、本発明の実施の形態１における発振器の一例を示す回路図であり、図８(d)〜(f)は、それらの回路を一般的に示した回路図である。
【図９】図９(a)は、本発明の実施の形態１における発振器の一例についてシミュレーションに用いたＬＣ発振器の回路図であり、図９(b)は、シミュレーション結果を示す発振周波数とボディ−ソース間の順方向電圧との関係図であり、図９(c)は、シミュレーション結果を示すＣＮ（信号対雑音比）とボディ−ソース間の順方向電圧との関係図である。
【図１０】図１０(a)〜(c)は、本発明の実施の形態２における発振器の一例を示す回路図であり、図１０(d)〜(f)は、それらの回路を一般的に示した回路図である。
【図１１】図１１(a)〜(c)は、本発明の実施の形態３における発振器の一例を示す回路図であり、図１１(d)〜(f)は、それらの回路を一般的に示した回路図である。本発明の実施の形態３における発振器の一例を示す回路図である。
【図１２】図１２(a)〜(c)は、本発明の実施の形態１における発振器の他の例を示す回路図である。
【図１３】図１３(a)〜(c)は、本発明の実施の形態２における発振器の他の例を示す回路図である。
【図１４】図１４(a)〜(c)は、本発明の実施の形態３における発振器の他の例を示す回路図である。
【図１５】図１５(a)〜(c)は、本発明の実施の形態１における発振器の他の例を示す回路図である。
【図１６】図１６(a)〜(c)は、本発明の実施の形態２における発振器の他の例を示す回路図である。
【図１７】図１７(a)〜(c)は、本発明の実施の形態３における発振器の他の例を示す回路図である。
【図１８】図１８(a)〜(d)は、本発明の実施の形態１における発振器の他の例を示す回路図である。
【図１９】図１９(a)〜(d)は、本発明の実施の形態２における発振器の他の例を示す回路図である。
【図２０】図２０(a)〜(d)は、本発明の実施の形態３における発振器の他の例を示す回路図である。
【図２１】図２１(a)〜(c)は、従来の発振器の一例を示す回路図であり、図２１(d)〜(f)は、それらの回路を一般的に示した回路図である。
【図２２】図２２(a)〜(c)は、従来の発振器の他の例を示す回路図である。
【図２３】図２３(a)〜(c)は、従来の発振器の他の例を示す回路図である。
【図２４】図２４(a)〜(d)は、従来の発振器の他の例を示す回路図である。
【図２５】図２５(a)はトランジスタの低周波ノイズ特性図であり、図２５(b)は発振器のノイズ特性図である。
【図２６】図２６(a)は、SiGe-ｐMOSFET のSiキャップ層の膜厚を１ｎｍとした場合の相互コンダクタンスの測定結果を示す図であり、図２６(b)は、SiGe-ｐMOSFET のSiキャップ層の膜厚を６ｎｍとした場合の相互コンダクタンスの測定結果を示す図である。
【図２７】図２７(a)は、SiGe-ｐMOSFET のSiキャップ層の膜厚を１ｎｍとした場合のゲート絶縁膜の直下のキャリア密度のシミュレーション結果を示す図であり、図２７(b)は、SiGe-ｐMOSFET のSiキャップ層の膜厚を６ｎｍとした場合のゲート絶縁膜の直下のキャリア密度のシミュレーション結果を示す図である。
【図２８】図２８(a)は、SiGe-ｐMOSFET のゲート−ソース間電圧に対するドレイン電流のシミュレーション結果を示す図であり、図２８(b)は、SiGe-ｐMOSFET のゲート−ソース間電圧に対する相互コンダクタンスのシミュレーション結果を示す図である。
【図２９】図２９(a)は、発振器の電流源に理想電流源を用いて、位相ノイズに関して行ったシミュレーションに用いたＬＣ発振器の回路図であり、図２９(b)は、シミュレーション結果を示す位相ノイズの特性図である。
【図３０】図３０(a)は、発振器の電流源に種々のトランジスタを用いて、位相ノイズに関して行ったシミュレーションに用いたＬＣ発振器の回路図であり、図３０(b)は、シミュレーション結果の一部を示す位相ノイズの特性図である。
【図３１】図３１は、発振器の電流源に種々のトランジスタを用いて、位相ノイズに関して行ったシミュレーションの結果をまとめた表を示す図である。
【符号の説明】
【０１３１】
１０、１１  表面チャネル型ｎMOSFET
１２、１３  埋め込みチャネル型ｎMOSFET
２０、２１  表面チャネル型ｐMOSFET
２２、２３  埋め込みチャネル型ｐMOSFET
３０、３１、３２  インダクタ
３３、３４、３５  容量
３６  電流源
３７  ＬＣ共振回路
３８、３９、４０、４１、４２、４３  抵抗
５１  シリコン基板
５２  ｎ型ウェル
５３  ｐ型ウェル
５４  ソース
５５  ドレイン
５６  素子分離絶縁体領域
５７  ゲート絶縁膜
５８  ゲート電極
５９  伝導帯
６０  価電子帯
６１  正孔
６２  電子
６３  寄生チャネル
６５  SiGeチャネル層
６６  Siキャップ層
６７  SiCチャネル層
６８  SiGeCチャネル層
６９  ｎ型カウンタードーピング層
７０  ｐ型カウンタードーピング層
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2006011364.tif 000033
【図２】
2006011364.tif 000034
【図３】
2006011364.tif 000035
【図４】
2006011364.tif 000036
【図５】
2006011364.tif 000037
【図６】
2006011364.tif 000038
【図７】
2006011364.tif 000039
【図８】
2006011364.tif 000040
【図９】
2006011364.tif 000041
【図１０】
2006011364.tif 000042
【図１１】
2006011364.tif 000043
【図１２】
2006011364.tif 000044
【図１３】
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【図１４】
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【図１５】
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【図１６】
2006011364.tif 000048
【図１７】
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【図１８】
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【図１９】
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【図２０】
2006011364.tif 000052
【図２１】
2006011364.tif 000053
【図２２】
2006011364.tif 000054
【図２３】
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【図２４】
2006011364.tif 000056
【図２５】
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【図２６】
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【図２７】
2006011364.tif 000059
【図２８】
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【図２９】
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【図３０】
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【図３１】
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【国際調査報告】
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