【手続補正書】
【提出日】令和2年8月5日(2020.8.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
非対称ゲート幅レイアウトを有する電界効果トランジスタ（ＦＥＴ）セルであって、
上面を有する本体を備える基板と、
ＦＥＴデバイスであって、
前記基板中のソースエピタキシャル領域に配設されたソースと、
前記ソースエピタキシャル領域上に配設されたソースコンタクトと、
前記基板中のドレインエピタキシャル領域に配設されたドレインと、
前記ドレインエピタキシャル領域上に配設されたドレインコンタクトと、
前記ソースと前記ドレインとの間に形成された、アクティブゲート幅（Ｗ７）のアクティブゲートと
前記アクティブゲートの下のチャネル領域と、
を備える、ＦＥＴデバイスと、
前記ＦＥＴデバイスに隣接して、前記基板中に配設された分離構造であって、
前記ＦＥＴデバイスの前記ソースおよび前記ドレインのうちの１つに隣接して、前記基板中に配設されたディフュージョンブレークであって、前記ディフュージョンブレークに隣接する、前記ソースおよび前記ドレインのうちの前記１つのインプラント深さ（ＤＰ２）が、前記ソースおよび前記ドレインのうちの他方のインプラント深さ（ＤＰ１）よりも大きい、ディフュージョンブレークと、
前記ディフュージョンブレークの上方に形成されたダミーゲートであって、前記ダミーゲートはダミーゲート幅（Ｗ６）を有し、前記ダミーゲート幅が、前記アクティブゲート幅よりもゲート幅マージンだけ小さく、前記ディフュージョンブレークに隣接した、前記ソース及び前記ドレインのうちの前記１つに対応する前記ソースコンタクト及び前記ドレインコンタクトのうちの１つが、前記アクティブゲートと前記ダミーゲートとの間にある、ダミーゲートと
を備える、分離構造と
を備える、ＦＥＴセル。
【請求項２】
前記アクティブゲートと前記ダミーゲートとの間の、前記ソースコンタクトおよび前記ドレインコンタクトのうちの１つが、前記アクティブゲートから第１の距離だけ分離され、前記ダミーゲートから、分離マージンだけ前記第１の距離とは異なる第２の距離だけ分離され、
前記分離マージンが、前記ゲート幅マージンの約半分である、請求項１に記載のＦＥＴセル。
【請求項３】
前記アクティブゲート幅が約１５ナノメートル（ｎｍ）であり、
前記ダミーゲート幅が約１３ｎｍであり、
前記分離マージンが約１ｎｍである、請求項２に記載のＦＥＴセル。
【請求項４】
前記アクティブゲート幅が約１８ナノメートル（ｎｍ）であり、
前記ダミーゲート幅が約１４ｎｍであり、
前記分離マージンが約２ｎｍである、請求項２に記載のＦＥＴセル。
【請求項５】
前記ゲート幅マージンが、少なくとも２ナノメートル（ｎｍ）である、請求項１に記載のＦＥＴセル。
【請求項６】
前記アクティブゲート幅が約１５ｎｍであり、
前記ダミーゲート幅が約１３ｎｍである、請求項５に記載のＦＥＴセル。
【請求項７】
前記アクティブゲート幅が約１７ｎｍであり、
前記ダミーゲート幅が約１４ｎｍである、請求項５に記載のＦＥＴセル。
【請求項８】
前記ゲート幅マージンが、少なくとも４ナノメートル（ｎｍ）であり、
前記アクティブゲート幅が約１８ｎｍである、請求項１に記載のＦＥＴセル。
【請求項９】
集積回路（ＩＣ）に組み込まれる、請求項１に記載のＦＥＴセル。
【請求項１０】
セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、スマートフォン、タブレット、ファブレット、サーバ、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、および自動車からなる群から選択されたデバイスに組み込まれる、請求項１に記載のＦＥＴセル。
【請求項１１】
半導体ダイにおいて電界効果トランジスタ（ＦＥＴ）セルを作製する方法であって、
基板中に配設されたディフュージョンブレークを形成するステップと、
前記基板上にアクティブゲート幅（Ｗ７）のアクティブゲートを形成するステップと、
前記ディフュージョンブレークの上方に、および前記アクティブゲートに隣接して、ダミーゲートを形成するステップであって、前記ダミーゲートはダミーゲート幅（Ｗ６）を有し、前記ダミーゲート幅（Ｗ６）が、前記アクティブゲート幅（Ｗ７）よりもゲート幅マージンだけ小さい、ステップと、
前記アクティブゲートに隣接して、前記基板中にＦＥＴデバイスのソースエピタキシャル領域を形成するステップと、
イオン注入によって前記ソースエピタキシャル領域中にソースを形成するステップと、
前記アクティブゲートに隣接して、前記基板中に前記ＦＥＴデバイスのドレインエピタキシャル領域を形成するステップと、
イオン注入によって前記ドレインエピタキシャル領域中にドレインを形成するステップであって、前記アクティブゲートは前記ソースと前記ドレインとの間にあり、前記ディフュージョンブレークに隣接する、前記ソースおよび前記ドレインのうちの１つの深さ（ＤＰ１）が、前記ソース及び前記ドレインのうちの他方の深さ（ＤＰ２）よりも大きい、ステップと、
前記ソースと前記ドレインとの間で、前記基板中に前記ＦＥＴデバイスのチャネル領域を形成するステップと、
前記ソースエピタキシャル領域上のソースコンタクトと、前記ドレインエピタキシャル領域上のドレインコンタクトとを形成するステップであって、前記ディフュージョンブレークに隣接した、前記ソース及び前記ドレインのうちの前記１つに対応する前記ソースコンタクト及び前記ドレインコンタクトのうちの１つが、前記アクティブゲートと前記ダミーゲートとの間にある、ステップと、
を含む、方法。
【請求項１２】
前記ダミーゲートを形成するステップが、少なくとも２ナノメートル（ｎｍ）の前記ゲート幅マージンだけ、前記アクティブゲート幅よりも小さい前記ダミーゲート幅を備える、前記ダミーゲートを形成するステップを含む、請求項１１に記載の方法。
【請求項１３】
前記ダミーゲートを形成するステップが、少なくとも４ナノメートル（ｎｍ）の前記ゲート幅マージンだけ、前記アクティブゲート幅よりも小さい前記ダミーゲート幅を備える、前記ダミーゲートを形成するステップを含み、
前記アクティブゲートを形成するステップが、約１８ｎｍである前記アクティブゲート幅を備える、前記アクティブゲートを形成するステップを含む、請求項１１に記載の方法。
【請求項１４】
前記アクティブゲートと前記ダミーゲートとの間の、前記ソースコンタクト及び前記ドレインコンタクトのうちの１つが、前記アクティブゲートから第１の距離だけ分離され、前記ダミーゲートから、分離マージンだけ前記第１の距離よりも大きい第２の距離だけ分離されており、
前記分離マージンが、前記ゲート幅マージンの約半分である、請求項１１に記載の方法。
【請求項１５】
前記ソースエピタキシャル領域中に前記ソースを形成するステップが、前記基板の上面から第１の深さにおいて、前記ソースエピタキシャル領域中に前記ソースを注入するステップを含み、
前記ドレインエピタキシャル領域中に前記ドレインを形成するステップが、前記第１の深さよりも大きい、前記基板の前記上面からの第２の深さにおいて、前記ドレインエピタキシャル領域中に前記ドレインを注入するステップを含む、請求項１１に記載の方法。