(57)【要約】  本発明は、閾値演算手段の入力の先頭の零の数が閾値（ｂ）よりも小さくなる状況であって最大で２m−１回発生する第１の状況と、閾値演算手段の閾値が更新された状況であって最大で２m−１回発生する第２の状況と、の一方または両方の状況にないときに、閾値演算手段、プライオリティエンコード手段、反転手段、および１検出手段のスイッチング動作を無くすことによって、スイッチング動作を減少させる低電力ブロックスケールファクタ検出器である。【選択図】図１
2012510092.tif 000002
【特許請求の範囲】
【請求項１】
ブロックスケールファクタ検出器であって、
１）２mビット符号付き外部入力を閾値演算手段に接続されている（２m−１）ビット符号無し出力に変換する絶対値変換手段であって、前記入力の先頭の冗長な符号ビットが符号無し値の先頭の零に変換される絶対値変換手段と、
２）前記絶対値変換手段の前記符号無し出力を閾値入力Ｔに基づいてマスクして（２m−１）ビット出力を生成する閾値演算手段であって、Ｔ個の先頭の出力ビットはＴ個の先頭の入力ビットと同じで、残りの出力ビットは零である閾値演算手段と、
３）前記閾値演算手段の前記出力の最大のビット１の位置を符号化して、入力が零の場合は零となり、それ以外は前記入力の前記最大のビット１が２Lの場合にＬ＋１となるｍビット出力を生成するプライオリティエンコード手段と、
４）前記プライオリティエンコード手段の出力を反転する反転手段と、
５）前記プライオリティエンコード手段の前記出力にビット１が存在する場合に１を出力として生成する１検出手段と、
６）２m−１を初期値として保存し、前記１検出手段の出力が１の場合に前記反転手段の出力を保存し、出力を前記閾値演算手段に前記閾値Ｔとして送り、全ての外部入力が前記ブロックスケールファクタ検出器に入力された場合に前記出力をブロックスケールファクタとして出力するストレージ手段と、
からなる、ブロックスケールファクタ検出器。
【請求項２】
請求項１に記載のブロックスケールファクタ検出回路の閾値演算手段は、エンコーダ手段と、マスク回路手段と、からなる、ブロックスケールファクタ検出器。
【請求項３】
請求項２に記載のエンコーダ手段は、ＯＲ回路アレイとＡＮＤ回路アレイとのｍ−１個のレイヤ（レイヤ１、レイヤ２、．．．、レイヤｍ）からなり、レイヤｋの回路は、レイヤｋ−１の出力（またはｋが１の場合はエンコーダ手段の入力のＬＳＢ）を第１の入力として受け取り、エンコーダ手段の入力のビットｋを第２の入力として受け取り、ビット毎の演算を第１と第２の入力に対して実施するために共に２k−１個の要素を有するＯＲ回路アレイとＡＮＤ回路アレイからなり、前記レイヤｋの回路の出力は、前記ＯＲ回路アレイ出力と、それに続く前記レイヤｋの前記第２の入力と、最後の前記ＡＮＤ回路アレイ出力とである、ブロックスケールファクタ検出器。
【請求項４】
請求項２に記載のマスキング回路手段は、２m−１個の要素を備えるＡＮＤ回路アレイからなり、請求項１の絶対値変換手段の出力と請求項２のエンコーダ手段の出力との間のビット毎の演算を実施する、ブロックスケールファクタ検出器。
【請求項５】
請求項１に記載の１検出手段は、
１）請求項１に記載のプライオリティエンコード手段の出力と、
２）請求項１に記載のプライオリティエンコード手段の入力のＬＳＢ入力ビットと請求項１に記載のプライオリティエンコード手段の出力のＭＳＢビットとプライオリティエンコード手段の第２の出力の他の（ｍ−２）ビット入力との、
いずれかからｍビット入力を受け取る２m−１入力ＯＲツリーからなる、ブロックスケールファクタ検出器。
【請求項６】
請求項１に記載のブロックスケールファクタ検出器であって、
１）前記絶対値変換手段の前記出力の先頭の０の数が前記閾値よりも小さい状況と、
２）前記ストレージ手段の前記閾値が更新された状況との、
いずれの状況も発生しない場合に、前記閾値演算手段、前記プライオリティエンコード手段、前記反転手段、前記１検出手段のスイッチング動作を無くすことによって、スイッチング動作を減少させることが可能である、ブロックスケールファクタ検出器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、計算装置に関し、特に、ブロック浮動小数点（ＢＦＰ）処理をサポートしているデジタルシグナルプロセッサ（ＤＳＰ）に関する。
【背景技術】
【０００２】
携帯型装置のコストと電力消費とを低減するために、これら装置のＤＳＰの多くは、浮動小数点プロセッサよりも小型の固定小数点プロセッサを基にしている。しかし、ＤＳＰにおける固定小数点処理の丸め誤差は、浮動小数点プロセッサを使用する浮動小数点処理の丸め誤差に比べて大きい。ブロック浮動小数点処理は、ブロックスケールファクタを使用して、複数の固定小数点の出力、つまりデータブロックをスケーリングすることによって、丸め誤差を減少させるために使用することができる。
【０００３】
図１は、ブロック浮動小数点処理をサポートするためにブロックスケールファクタ検出器を備えるＤＳＰを示している。メモリからの２つの２Ｍビット入力は、それぞれ、（Ｌｏｇ2Ｍ）ビットスケールファクタを使用してスケーリングされ、それらの入力の４Ｍビット乗算結果は、メモリに保存される２Ｍビット出力に丸められ、また、ブロックスケールファクタ検出器に出力されるＭビット出力に丸められる。データブロックの全ての乗算結果が保存された後、ブロックスケールファクタ検出器の出力が保存される。ブロックスケールファクタは、ブロック内の全てのデータのうち、スケーリングのために破棄することができる冗長な符号ビットの最小の数である。ブロックスケールファクタ検出器の従来技術は、以下で説明するように、携帯型装置のバッテリー寿命を減少させる電力消費オーバーヘッドの原因となる。
【０００４】
以下の特許文献には、従来技術２と呼ぶブロックスケールファクタ検出器が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第２５１２２３０号公報（図２）
【特許文献２】特開平０９−１２８２１３号公報（図２）
【特許文献３】米国特許出願公開第２００４／０１８６８６８号明細書（図１）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図２は、従来技術１のブロックスケールファクタ検出器を示しており、このブロックスケールファクタ検出器は、符号付き外部入力を符号無し値に変換するための絶対値変換器２０１を使用し、また、符号無し値内の先頭の零の数をカウントするためのプライオリティエンコーダ２０２およびインバータ２０３を使用し、また、先頭の零の数とストレージブロック２０５の出力とを比較し、先頭の零の数が少なければ先頭の零の数をストレージブロック２０５にロードするコンパレータ２０４を使用する。ただし、符号付き外部入力の冗長な符号ビットの数は、絶対値変換器２０１の出力の先頭の零の数と同じである。ブロック内の全ての入力について上述の動作を反復した後のストレージブロック２０５の出力がブロックスケールファクタである。従来技術１の問題は、スイッチング動作による電力消費オーバーヘッドである。これは、異なる外部入力が存在する各周期について、絶対値変換器２０１、プライオリティエンコーダ２０２、インバータ２０３、コンパレータ２０４、およびストレージブロック２０５におけるスイッチング動作が存在するためである。
【０００７】
図３は、従来技術２（特許文献１、特許文献２、および特許文献３）のブロックスケールファクタ検出器を示しており、このブロックスケールファクタ検出器は、符号付き外部入力を符号無し値に変換するために絶対値変換器１６を使用し、また、符号無し値とレジスタ１８の出力とのビット毎のＯＲ演算を実行し、その結果をレジスタ１８にロードするＯＲ回路アレイ１７を使用する。上述の動作をブロック内の全ての入力について反復した後、プライオリティエンコーダ１９と２補数回路２０とが、レジスタ１８内の先頭の零の数をブロックスケールファクタとしてデコードするために使用される。従来技術２の問題は、スイッチング動作による電力消費オーバーヘッドである。これは、外部入力が存在する各周期について、ストレージブロック内の各フリップフロップ（ＦＦ）のスイッチング動作が存在するためであり、また、先頭の零ビットを保存しているＦＦのいずれもが更新される可能性があるためである。
【０００８】
本発明の目的は、ＢＦＰ処理を実行するＤＳＰ内のブロックスケールファクタ検出器の電力消費を低減することにある。
【課題を解決するための手段】
【０００９】
上述の目的を達成するために、本発明は以下を有するブロックスケールファクタ検出手段である。
【００１０】
１）２mビット（ｍは１以上の正の整数）符号付き外部入力を、閾値演算手段に接続されている（２m−１）ビット符号無し出力に変換する絶対値変換手段であって、入力の先頭の冗長な符号ビットが符号無し値の先頭の零に変換される絶対値変換手段。
【００１１】
２）入力閾値Ｔに基づいて絶対値変換手段の符号無し出力をマスクして（２m−１）ビット出力を生成する閾値演算手段であって、Ｔ個の先頭の出力ビットはＴ個の先頭の入力ビットと同じで、残りの出力ビットは零である閾値演算手段。ただし、これは、制御信号に基づいて出力ビットをマスクし、出力のＬＳＢのｑビットが零であることを制御信号値ｑが示している特開昭６３−０４４２３７号公報のマスク回路とは異なる。
【００１２】
３）閾値演算手段の出力の最大のビット１の位置を符号化して、入力が零の場合は零となり、それ以外は入力の最大のビット１が２L（Ｌは０以上の正の整数）の場合にＬ＋１となるｍビット出力を生成するプライオリティエンコード手段。
【００１３】
４）プライオリティエンコード手段の出力を反転する反転手段。
【００１４】
５）プライオリティエンコード手段の出力にビット１が存在する場合に１を出力として生成する１検出手段。
【００１５】
６）２m−１を初期値として保存し、１検出手段の出力が１の場合に反転手段の出力を保存し、出力を閾値演算手段に閾値Ｔとして送り、全ての外部入力がブロックスケールファクタ検出器に入力された場合に出力をブロックスケールファクタとして出力するストレージ手段。スケールファクタと閾値Ｔとは同じであるが、それは、スケールファクタは以前の外部入力のうち冗長な符号ビットであるＭＳＢビットの数を表しているのに対して、閾値Ｔは以前の外部入力のうちマスクされていないＭＳＢビットの数を表しているためである。特開昭６３−０４４２３７号公報のスケールファクタとマスク回路制御信号とは異なるが、それは、マスク回路制御信号はマスクされるＬＳＢビットの数を表しているためである。
（作用）
本発明の電力消費は、従来技術１と従来技術２よりも少ないが、それは、本発明のスイッチング動作が以下で述べるようにより少ないからである。
【００１６】
閾値Ｔを２m−１として初期化した後、本発明のスイッチング動作は以下の状況に一般化することができる。
【００１７】
１）状況１：絶対値変換手段の出力中の先頭の零の数が閾値よりも少ない場合、少なくとも更新されたビット１が閾値演算手段の出力のＴ個の先頭のビット中に存在し、これがプライオリティエンコード手段、反転手段、１検出手段、およびストレージブロック手段におけるスイッチング動作の原因となる。ただし、ストレージ手段は先頭の零の数で更新される。これは、閾値と先頭の零の数との間の差でストレージ手段の出力を減少させることに等しく、減分は少なくとも値１である。
【００１８】
２）状況２：ストレージ手段の出力の閾値が更新されると、少なくとも更新されたビット０が閾値演算手段の出力に存在し、これが閾値演算手段、プライオリティエンコード手段、反転手段、および１検出手段におけるスイッチング動作の原因となる。しかし、ストレージ手段にはクロックスイッチ動作が存在する。
【００１９】
３）状況３：状況１と状況２が発生しない場合、閾値演算手段の出力は、零としてマスクされ、前の周期から変化していない。そのため、閾値演算手段、プライオリティエンコード手段、反転手段、および１検出手段にはスイッチング動作が存在しない。しかし、外部入力が更新された場合、絶対値変換手段にはスイッチング動作が存在する。また、ストレージ手段にはクロックスイッチング動作が存在する。
【００２０】
外部入力が更新される周期において、状況３におけるスイッチング動作は、従来技術１よりも少ないが、それは、従来技術１のエンコーダ２０２、インバータ２０２、およびコンパレータ２０４のスイッチング動作は状況３には存在しないためであり、本発明の絶対値変換手段とストレージ手段のスイッチング動作は従来技術２に存在する。
【００２１】
状況１は、最大で２m−１回発生するが、それは、２m−１として初期化された閾値は、最大で２m−１回減少させることができるからである。閾値が零になるまでは減分は少なくとも１であって、外部入力が零の先頭の零の数は、零よりも小さくならない。状況２は、ストレージ手段の閾値が状況１で更新された後、最大で２m−１回発生する。状況１と状況２が異なる周期で発生すると、状況１または状況２では２（２m−１）周期になる。状況３では他の周期になり、したがって、状況３のスイッチング動作が本発明のスイッチング動作の中で支配的となる。そのため、本発明の総周期のスイッチング動作は従来技術よりも少なくなり、それは、状況３の周期におけるスイッチング動作が従来技術のスイッチング動作よりも少ないからである。このようにスイッチング動作の減少が可能になるのは、本発明が従来技術１では利用できなかった閾値演算手段を有しているからである。閾値演算手段は、状況３において入力ビットをゼロになるようにマスクする。したがって、本発明においては、スイッチング動作は絶対値変換手段とストレージ手段のクロックバッファを除いて存在しない。
【００２２】
状況３のスイッチング動作が支配的となる本発明の総スイッチング動作は、従来技術２のスイッチング動作よりも少ないが、それは、本発明において絶対値変換手段の総スイッチング動作とｍビットストレージ手段のクロックスイッチング動作が従来技術２の（２m−１）ビットレジスタでのクロックスイッチング動作よりも少ないからである。ただし、クロックスイッチング動作は、各周期に各ＦＦで発生するのに対して、絶対値変換手段のスイッチング動作は入力が更新された場合に発生する。このような削減が可能になるのは、プライオリティエンコーダ１９の入力を保存する従来技術２に比べて、本発明はプライオリティエンコード手段の出力を保存するからである。
【発明の効果】
【００２３】
本発明の効果は、ブロック浮動小数点処理をサポートしているＤＳＰに基づいている携帯型装置のバッテリー寿命がより長くなることである。これは、上述したように、ＤＳＰにおいて、ブロック浮動小数点検出器のスイッチング動作が減少するからである。
【００２４】
さらに、ストレージブロックの出力を閾値演算手段の閾値Ｔおよびブロックスケールファクタ出力として使用することによって、ブロックスケール検出器をより小型の回路を使用して実現可能であり、したがって、ブロックスケールファクタ検出器の電力消費オーバーヘッドが減少する。特開昭６３−０４４２３７号公報のマスク回路が使用されると、ストレージブロック出力をマスク回路入力として変換する変換器が必要になる。それは、ストレージブロック出力がマスクされないＭＳＢビットの数を表しているのに対して、マスク回入力がマスクされるＬＳＢビットの数を表しているからである。変換器は、ブロックスケールファクタ検出器における電力消費オーバーヘッドの原因となるであろう。
【図面の簡単な説明】
【００２５】
【図１】ブロック浮動小数点処理用のＤＳＰプロセッサを示す図である。
【図２】従来技術１を示す図である。
【図３】従来技術２を示す図である。
【図４】第１の実施形態を示す図である。
【図５】第１の実施形態の閾値演算部を示す図である。
【図６】第１の実施形態の閾値部のエンコーダにおけるレイヤｋの回路を示す図である。
【図７】第１の実施形態の閾値部のエンコーダにおけるマスク回路を示す図である。
【図８】第１の実施形態の例（ｍ＝３）を示す図である。
【図９】第１の実施形態に基づく例（ｍ＝３）の閾値演算部のエンコーダを示す図である。
【図１０】第１の実施形態の例（ｍ＝３）の閾値演算部のマスク回路を示す図である。
【図１１】第１の実施形態の例（ｍ＝３）のプライオリティエンコーダの真理値表を示す図である。
【図１２】第１の実施形態の例（ｍ＝３）の１検出器を示す図である。
【図１３】第２の実施形態を示す図である。
【図１４】第２の実施形態の例（ｍ＝３）を示す図である。
【図１５】第２の実施形態の例のプライオリティエンコーダと１検出器とを示す図である。
【図１６】第１の実施形態（ｍ＝３）に基づくマスクビットパターンの例を示す図である。
【発明を実施するための形態】
【００２６】
（第１の実施形態）
図４は、第１の実施形態のブロックスケールファクタ検出器の典型的な構成を示す回路図である。ブロックスケールファクタ検出器４００は、２mビット符号付き外部入力であるＩＮＰＵＴを入力として受け取り、ｍビットブロックスケールファクタであるＯＵＴＰＵＴを出力として生成する。検出器４００は、絶対値変換器４０１、閾値演算部４０６、プライオリティエンコーダ４０２、インバータ４０３、１検出器４０４、およびｍビットストレージブロック４０５からなる。ただし、閾値演算部４０６と１検出器４０４の両方は、従来技術１と従来技術２では利用できない。
【００２７】
絶対値変換器４０１は、２mビット符号付き外部入力を入力として受け取り、入力を（２m−１）ビット符号無し値に変換する。
【００２８】
閾値演算部４０６は、符号無し値を第１の入力として受け取り、ストレージブロック４０５の出力Ｔを第２の入力として受け取る。閾値演算部４０６は、Ｔ個の先頭のビット以外の入力ビットがプライオリティエンコーダ４０２、インバータ４０３、および１の１検出器４０４のスイッチング動作の原因となるのを防止する。これは、スイッチング動作と電力消費の低減につながる。図５は、エンコーダ５０１とマスク回路５０２とからなる閾値演算部４０６を示している。
【００２９】
エンコーダ５０１は、閾値演算部に入力された閾値Ｔを入力として受け取り、入力をＴビットの先頭の１とそれに続く零との２m−１の出力ビットに符号化する。図１６は、ｍ＝３の場合における、閾値Ｔのビットパターンとエンコーダ５０１の出力の例を示している。ただし、閾値ＴはマスキングされないＭＳＢビットの数を示している。これは、制御信号ｑがマスクされるＬＳＢビットの数を示している特開昭６３−０４４２３７号公報のマスクビットパターンとは異なっている。図６は、ＯＲ回路アレイとＡＮＤ回路アレイとのｍ−１個のレイヤ（レイヤ１、レイヤ２、・・・、レイヤｍ）からなるエンコーダ５０１を示している。レイヤｋの回路６００は、レイヤｋ−１の出力（または、ｋが１の場合はエンコーダ５０１の入力のＬＳＢ）を第１の入力として受け取り、エンコーダ５０１の入力のビットｋを第２の入力として受け取り、ビット毎の演算を第１と第２の入力に対して実施するために共に２k−１個の要素を有するＯＲ回路アレイ６０１とＡＮＤ回路アレイ６０２とからなる。レイヤｋの回路５０１の出力ビットは、ＯＲ回路アレイ６０１の出力とそれに続くレイヤｋの第２の入力と最後のＡＮＤ回路アレイ６０２の出力である。
【００３０】
マスク回路５０２は、エンコーダ５０１の出力を第１の入力として受け取り、絶対値変換器４０１の出力を第２の入力として受け取る。図７は、２m−１個の要素を備えるＡＮＤ回路アレイからなり、第１の入力と第２の入力との間でビット毎の演算を実施するマスク回路を示している。
【００３１】
プライオリティエンコーダ４０２は、閾値演算部４０６の（２m−１）ビット出力を入力として受け取り、入力の中の最大のビット１の位置を３ビット出力に符号化する。プライオリティエンコーダ４０２の出力は、入力が零の場合は零となり、それ以外は最大のビット１が２Lの場合はＬ＋１となる。プライオリティエンコーダ４０２は、ストレージブロックのＦＦの数を減少させるようにストレージブロック４０５に保存される反転された値をｍビットに減少させる、したがって、本発明においては、クロックスイッチング動作と電力消費とが減少する。
【００３２】
インバータ４０３は、プライオリティエンコーダ４０２の出力を入力として受け取り、入力を出力として反転させる。
【００３３】
１検出器４０４は、プライオリティエンコーダ４０２の出力を入力として受け取り、入力がビット１を含んでいれば出力１を発生するように入力に対してＯＲ演算を実施する。１検出器４０４はＯＲ回路ツリーからなる。
【００３４】
ストレージブロック４０５は、１検出器４０４の出力を第１の入力として受け取り、インバータ４０３の出力を第２の入力として受け取る。ストレージブロックは、初期化されたときに全て１を保存し、第１の入力が１の時に第２の入力を保存するｍビットＦＦからなる。ストレージブロック４０５の出力は、ブロックスケールファクタに接続されており、閾値演算部４０６に入力閾値として接続されている。特開昭６３−０４４２３７号公報のマスク回路が閾値演算部の代わりに使用された場合、ストレージブロック４０５の出力をマスク回路の入力とするために変換する変換器が必要になる。変換器は、電力消費オーバーヘッドの原因となるであろう。
［例１］
以下に、図８に示すブロックスケールファクタ検出器８００について説明するが、この検出器８００は、第１の実施形態のｍとして３を使用し、データのブロック内の複数の７ビット符号無し入力の３ビットスケールファクタを検出する典型的な構成である。
【００３５】
ブロックスケールファクタ検出器８００は、８ビット符号付き入力であるＩＮＰＵＴを入力として受け取り、３ビットブロックスケールファクタであるＯＵＴＰＵＴを出力として生成する。検出器８００は、絶対値変換器８０１、閾値演算部８０６、プライオリティエンコーダ８０２、インバータ８０３、１検出器８０４、およびｍビットストレージブロック８０５からなる。ただし、閾値演算部８０６と１検出器８０４の両方は、従来技術１と従来技術２では利用できない。
【００３６】
絶対値変換器８０１は、８ビット符号付き外部入力を入力として受け取り、入力を７ビット符号無し値に変換する。
【００３７】
閾値演算部８０６は、外部入力を第１の入力として受け取り、ストレージブロック８０５の出力Ｔを第２の入力として受け取る。閾値演算部８０６は、図９に示すようなエンコーダ９００と図１０に示すようなマスク回路１０００とからなる。
【００３８】
図９は、エンコーダ９００が閾値演算部８０６に入力された閾値Ｔを入力として受け取り、入力をＴビットの先頭の１とそれに続く零との７個の出力ビットに符号化することを示している。エンコーダ９００は、２つのレイヤ（レイヤ１の回路９０１とレイヤ２の回路９０２）のＯＲ回路アレイとＡＮＤ回路アレイとからなる。レイヤ１の回路９０１は、エンコーダ９００入力のＬＳＢを第１の入力として受け取り、エンコーダ９００入力のビット１を第２の入力として受け取り、ＯＲ回路９０３とＡＮＤ回路９０４とからなる。レイヤ１の回路９０１の出力は、ＯＲ回路９０３の出力とそれに続くレイヤ１の第２の入力と最後のＡＮＤ回路９０４の出力である。レイヤ２の回路９０２は、レイヤ１の出力を第１の入力として受け取り、エンコーダ９００の入力のビット２を第２の入力として受け取り、ＯＲ回路アレイ９０５とＡＮＤ回路アレイ９０６とからなり、両方のアレイは第１の入力と第２の入力に対してビット毎の演算を実施するように３個の要素からなる。レイヤ２の回路９０２の出力は、ＯＲ回路アレイ９０３の出力とそれに続くレイヤ２の第２の入力と最後のＡＮＤ回路９０６の出力である。
【００３９】
マスク回路１０００は、エンコーダ９００の出力を第１の入力として受け取り、絶対値変換器８０１の出力を第２の入力として受け取る。図１０は、７個の要素を備えるＡＮＤ回路アレイからなり、第１の入力と第２の入力との間でビット毎の演算を実施するマスク回路１０００を示している。
【００４０】
プライオリティエンコーダ８０２は、閾値演算部８０６の７ビット出力を入力として受け取り、閾値演算部８０６の出力の中の最大のビット１の位置を３ビット出力に符号化する。図１１は、プライオリティエンコーダ８０２の出力が、入力が零の場合は零になり、それ以外は最大のビット１が２Lの場合にＬ＋１になることを示している。
【００４１】
インバータ８０３は、プライオリティエンコーダ８０２の出力を入力として受け取り、入力を出力として反転させる。図１１は、インバータの出力が閾値演算部８０６の出力の先頭の零の数を表していることを示している。
【００４２】
１検出器８０４は、プライオリティエンコーダ８０２の出力を入力として受け取り、入力がビット１を含んでいれば出力ビット１を発生するように入力に対してＯＲ演算を実施する。図１２は、１検出器８０４がＯＲ回路ツリーからなることを示している。
【００４３】
ストレージブロック８０５は、１検出器８０４の出力を第１の入力として受け取り、インバータ８０３の出力を第２の入力として受け取る。ストレージブロックは、初期化されたときに７を保存し、第１の入力が１の時に第２の入力を保存する３ビットＦＦからなる。
【００４４】
第１の実施形態は、閾値演算部８０６の閾値入力によって指定されるＴ個の先頭のビット以外の入力ビットに起因するスイッチング動作を減少させることによって、ブロックスケールファクタ検出器の電力消費を減少させる。
（第２の実施形態）
以下、本発明の第２の実施形態について説明する。
【００４５】
閾値演算部は、従来技術１と従来技術２に比べて、ブロックスケールファクタ検出器の遅延を増加させる。本発明の第２の実施形態は周期遅延を減少させる。図１３は、第２の実施形態のブロックスケールファクタ検出器１３００を示している。第２の実施形態の構成は、プライオリティエンコーダ１３０２と１検出器１３０４の２つの構成を除いて第１の実施形態の構成と同じである。以下では、異なる構成だけを説明する。
【００４６】
第１の異なる構成は、プライオリティエンコーダ１３０２であり、このプライオリティエンコーダ１３０２は、ｍビットの出力だけを生成する第１の実施形態のプライオリティエンコーダ４０２と比較して、ｍビットの第１の出力とｍ−２ビットの第２の出力との２つの出力を生成する。プライオリティエンコーダ１３０２は、その入力中の最大のビット１のビット位置である第１の出力をインバータ１３０３に送り、第１の出力のＭＳＢを１検出器１３０４に送り、第２の出力を１検出器１３０４に送る。
【００４７】
第２の異なる構成は、１検出器１３０４であり、この１検出器１３０４は、プライオリティエンコーダ４０２からの入力だけを受け取る第１の実施形態の１検出器４０４と比べて、閾値演算部１３０６とプラオリティエンコーダ１３０２の両方から入力を受け取る。１検出器１３０４は、１つの入力ビットをプライオリティエンコーダ１３０２の入力のＬＳＢ入力から受け取り、他の入力ビットをプライオリティエンコーダ１３０２の第１の出力のＭＳＢから受け取り、他の（ｍ−２）ビット入力をプライオリティエンコーダ１３０２の第２の出力から受け取る。プライオリティエンコーダ１３０２の第１の出力のＭＳＢとプライオリティエンコーダ１３０２の第２の出力の遅延は、プライオリティエンコーダ１３０２の第２の出力の他のビットよりも短いので、第１の実施形態の遅延に比べて第２の実施形態の遅延は減少する。
［例２］
以下に、図１４に示すブロックスケールファクタ検出器１４００について説明するが、この検出器１４００は、第２の実施形態のｍとして３を使用し、データのブロック内の複数の７ビット符号無し入力の３ビットスケールファクタを検出する典型的な構成である。以下では、第１の実施形態の典型的な構成と第２の実施形態の典型的な構成との間で異なる構成だけを説明する。
【００４８】
プライオリティエンコーダ１４０２は、２つの出力を生成し、図１５に示すように、第１の出力は入力の最大のビットの３ビットで表されているビット位置であり、他の出力ビットは入力のＬＳＢビットの次に下位の２つの入力ビットのＯＲ演算の出力である。
【００４９】
１検出器１４０３は、プライオリティエンコーダ１４０３の入力のＭＳＢから１つの入力を受け取り、プライオリティエンコーダ１４０２の第１の出力から他の入力を受け取り、プライオリティエンコーダ１４０２の第２の出力から他の１ビットの入力を受け取る。
【００５０】
図１５は、プライオリティエンコーダ１４０２と１検出器１４０３とを示している。プライオリティエンコーダ１４０２の第１の出力は、プライオリティエンコーダ８０４の出力と同じであるのに対して、プライオリティエンコーダ１４０２の第２の出力は、入力のＬＳＢの次に下位の２つの入力ビットのＯＲ演算の出力である。１検出器１４０３は、プライオリティエンコーダ１４０２の入力のＭＳＢから１つの入力を受け取り、プライオリティエンコーダ１４０２の第１の出力のＬＳＢビットから他の入力を受け取り、プライオリティエンコーダ１４０２の第２の出力から他の１ビットの入力を受け取る。第２の実施形態における１検出器１４０３の３つの入力の遅延は、第１の実施形態における１検出器８０４の遅延よりも１論理レベルだけ短いが、これは、３つの入力が図１５のセレクタ列１５０１には無関係であるからである。
【００５１】
第１の実施形態で説明した電力消費は、第２の実施形態でも、Ｔ個の先頭のビット以外の入力ビットに起因するスイッチング動作を減少させることによって達成される。
【００５２】
なお、上述の実施形態は、単に本発明を具体化したものを示しているに過ぎず、それによって、本発明の技術的範囲が限定されるものではない。言い換えれば、本発明はその技術的精神と本質的な特徴とから逸脱することなく様々な修正された形態で実施することができる。
【００５３】
本願は、２００８年１１月２５日に出願された日本出願特願２００８−２９９４２３号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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