【事件の表示】
　特願２０１１−　９８４４６「半導体装置」拒絶査定不服審判事件〔平成２４年１１月２２日出願公開，特開２０１２−２３０７３７〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１．手続の経緯
　本願は，平成２３年４月２６日の出願であって，
　平成２６年４月９日付けで審査請求がなされ，平成２６年９月２２日付けで審査官により拒絶理由が通知され，これに対して平成２６年１２月２６日付けで意見書が提出されると共に手続補正がなされたが，平成２７年５月１８日付けで審査官により拒絶査定がなされ（謄本送達；平成２７年５月２６日），これに対して平成２７年９月２５日付けで審判請求がなされると共に手続補正がなされ，平成２７年１０月２１日付けで審査官により特許法第１６４条第３項の規定に基づく報告がなされたものである。
　
第２．平成２７年９月２５日付けの手続補正の却下の決定
　
　［補正却下の決定の結論］
　
　平成２７年９月２５日付け手続補正を却下する。
　
　［理由］
　
１．補正の内容
　平成２７年９月２５日付けの手続補正（以下，「本件手続補正」という）により，平成２６年１２月２６日付けの手続補正により補正された特許請求の範囲，
「【請求項１】
　ビット線と，
　電源電圧が供給される電源線と，
　電源線の電源電圧を用いることによりビット線の電圧を増幅するセンスアンプと，
　第１の線及び第２の線と，
　第１の電圧を第１の線に供給する第１の電圧発生回路と，
　第１の電圧より低い第２の電圧を第２の線に供給する第２の電圧発生回路と，
　アクティブコマンドを受信して応答して，電源電圧として第１の期間には第１の電圧を第２の期間には第２の電圧を電源線に供給する制御回路であって，更に，フレッシュコマンドを受信して応答して，電源電圧として第１と第２の期間の両方に第２の電圧を電源線に供給する，制御回路と，
　第１と第２の期間を除く第３の期間に第１の電圧を第１の線に供給する第１のスタンバイ用電源回路と，並びに，
　第３の期間に第２の電圧を第２の線に供給する第２のスタンバイ用電源回路と
を含む，半導体装置。
　　【請求項２】
　別の電源電圧が供給される別の電源線を，更に含み，
　制御回路は，アクティブコマンドに応答して，別の電源電圧として第１と第２の期間の両方に接地電圧を別の電源線に供給し，更に，フレッシュコマンドに応答して，別の電源電圧として第１と第２の期間の両方に接地電圧を別の電源線に供給する，
請求項１に記載の半導体装置。
　　【請求項３】
　更に，
　第１の線と電源線との間に設けられ，第１の制御信号により制御される，第１のトランジスタと，
　第２の線と電源線との間に設けられ，第２の制御信号により制御される，第２のトランジスタと
を含み，
　制御回路は更に，アクティブコマンドに応答して，第１の期間には第１の制御信号を第２の期間には第２の制御信号を，活性化し，更に，リフレッシュコマンドに応答して，第１と第２の期間の両方に第２の制御信号を，活性化する，
請求項１に記載の半導体装置。
　　【請求項４】
　更に，複数のメモリバンクを含み，
　個々のメモリバンクは，ビットラインと，電源線と，センスアンプと，第１の線及び第２の線と，第１と第２のトランジスタと，並びに，第１と第２の電圧発生回路とを含む，請求項１に記載の半導体装置。
　　【請求項５】
　メモリバンクの各々は，更に別の電源電圧が供給される別の電源線を含み，
　メモリバンクの各々の制御回路は，更に，アクティブコマンドに応答して，別の電源電圧として第１と第２の期間の両方に第３の電圧を別の電源線に供給し，更に，フレッシュコマンドに応答して，別の電源電圧として第１と第２の期間の両方に第３の電圧を別の電源線に供給する，
請求項４に記載の半導体装置。
　　【請求項６】
　第１の電圧発生回路は，アクティブコマンドに対応する電圧供給期間に活性レベルになる第１の活性化信号に応じて，第１の電圧を第１の線に供給し，
　第２の電圧発生回路は，アクティブコマンドに対応する電圧供給期間，及び，リフレッシュコマンドに対応する電圧供給期間に，活性レベルになる第２の活性化信号に応じて，第２の電圧を第２の線に供給する，
請求項１に記載の半導体装置。
　　【請求項７】
　第１の制御信号は，制御回路からの出力である第１のセンスイネーブル信号であり，第２の制御信号は，制御回路からの出力である第２のセンスイネーブル信号である，請求項３に記載の半導体装置。」（以下，上記引用の請求項各項を，「補正前の請求項」という）は，
「　【請求項１】
　複数のメモリバンクを有するメモリアレイを備え，個々のメモリバンクはそれぞれ，
　ビット線と，
　電源電圧が供給される電源線と，
　電源線の電源電圧を用いることによりビット線の電圧を増幅するセンスアンプと，
　第１の線及び第２の線と，
　第１の電圧を第１の線に供給する第１の電圧発生回路と，
　第１の電圧より低い第２の電圧を第２の線に供給する第２の電圧発生回路と，
　アクティブコマンドを受信して応答して，電源電圧として第１の期間には第１の電圧を第２の期間には第２の電圧を電源線に供給する制御回路であって，更に，リフレッシュコマンドを受信して応答して，電源電圧として第１と第２の期間の両方に第２の電圧を電源線に供給する，制御回路と，
　第１と第２の期間を除く第３の期間に第１の電圧を第１の線に供給する第１のスタンバイ用電源回路と，並びに，
　第３の期間に第２の電圧を第２の線に供給する第２のスタンバイ用電源回路と
を含む，半導体装置。
　　【請求項２】
　別の電源電圧が供給される別の電源線を，更に含み，
　制御回路は，アクティブコマンドに応答して，別の電源電圧として第１と第２の期間の両方に接地電圧を別の電源線に供給し，更に，リフレッシュコマンドに応答して，別の電源電圧として第１と第２の期間の両方に接地電圧を別の電源線に供給する，
請求項１に記載の半導体装置。
　　【請求項３】
　個々のメモリバンクはそれぞれ更に，
　第１の線と電源線との間に設けられ，第１の制御信号により制御される，第１のトランジスタと，
　第２の線と電源線との間に設けられ，第２の制御信号により制御される，第２のトランジスタと
を含み，
　個々のメモリバンクの制御回路は更に，アクティブコマンドに応答して，第１の期間には第１の制御信号を第２の期間には第２の制御信号を，活性化し，更に，リフレッシュコマンドに応答して，第１と第２の期間の両方に第２の制御信号を，活性化する，
請求項１に記載の半導体装置。
　　【請求項４】
　メモリバンクの各々は，更に別の電源電圧が供給される別の電源線を含み，
　メモリバンクの各々の制御回路は，更に，アクティブコマンドに応答して，別の電源電圧として第１と第２の期間の両方に第３の電圧を別の電源線に供給し，更に，リフレッシュコマンドに応答して，別の電源電圧として第１と第２の期間の両方に第３の電圧を別の電源線に供給する，
請求項１に記載の半導体装置。
　　【請求項５】
　第１の電圧発生回路は，アクティブコマンドに対応する電圧供給期間に活性レベルになる第１の活性化信号に応じて，第１の電圧を第１の線に供給し，
　第２の電圧発生回路は，アクティブコマンドに対応する電圧供給期間，及び，リフレッシュコマンドに対応する電圧供給期間に，活性レベルになる第２の活性化信号に応じて，第２の電圧を第２の線に供給する，
請求項１に記載の半導体装置。
　　【請求項６】
　第１の制御信号は，制御回路からの出力である第１のセンスイネーブル信号であり，第２の制御信号は，制御回路からの出力である第２のセンスイネーブル信号である，請求項３に記載の半導体装置。」（以下，上記引用の請求項各項を，「補正後の請求項」という）に補正された。
　
２．補正の適否
（１）新規事項
ア．当審の判断
　本件手続補正が，特許法第１７条の２第３項の規定を満たすものであるか否か，即ち，本件手続補正が，願書に最初に添付された明細書，特許請求の範囲，及び，図面（以下，これを「当初明細書等」という）に記載した事項の範囲内でなされたものであるかについて，以下に検討する。
　
　補正後の請求項１は，補正後の請求項１に記載された内容から明らかなように，
“個々のメモリバンクはそれぞれ，第１と第２の期間を除く第３の期間に第１の電圧を第１の線に供給する第１のスタンバイ用電源回路と，並びに，第３の期間に第２の電圧を第２の線に供給する第２のスタンバイ用電源回路を含む”ものである。
　これに対して，当初明細書等には，
「【００２７】
　
スタンバイ用電源回路３３ａは，第１スタンバイ用電源回路３３ａ１と，第２スタンバイ用電源回路３３ａ２から構成され，メモリバンク外の周辺領域に設けられる
　と記載されており，上記引用の段落【００２７】の記載中の下線を附加した部分に明記され，また，段落【００２７】の記載内容に関連する，本願の【図５】に開示の内容からも明らかなように，「スタンバイ用電源回路」は，「メモリバンク外の周辺領域に設けられる」ものである，そして，同段落【００２７】に記載されている「図１に示す内部電圧発生回路３３に設ける構成としてもよい」という，「スタンバイ用電源回路」の他の実施例に関連して，「内部電圧発生回路３３」について検討すると，該「内部電圧発生回路３３」について，当初明細書等には，
「【００１８】
　図２は，図１に示す半導体装置１０の模式的なレイアウト図を示す。
　図２において，半導体装置１０のＢＡＮＫ＿０〜ＢＡＮＫ＿７が設けられていない周辺領域には周辺回路が設けられている。
周辺回路は例えば，図１に示したメモリバンク領域６０以外に示す回路（コマンドデコーダ２５，アドレスラッチ回路２８，内部電圧発生回路３３，ＢＡＮＫ制御回路及びＢＡＮＫ電源制御回路６１など）のことである
　メモリバンク領域６０は，上記内部電圧発生回路３３から第１内部電圧ＶＯＤＰＰ（１．６Ｖ），及び第２内部電圧ＶＰＥＲＩ（１．２Ｖ），参照電圧発生回路３４から，第１参照電圧ＶＯＤＲ，第２参照電圧ＶＡＲＹＲが供給される。
　メモリバンクＢＡＮＫ＿０〜ＢＡＮＫ＿７各々においては，電源電圧発生回路５０＿ｋが設けられる。電源電圧発生回路５０＿ｋは，これらの供給電圧に基づき，センスアンプＳＡの駆動電圧を生成し，図２に示す第１電源線ＬＶＯＤ＿ｋ，第２電源線ＬＶＡＲＹ＿ｋを介して，生成した駆動電圧を各メモリバンクに設けられたセンスアンプＳＡに供給する。」
　と記載されていて，上記引用の段落【００１８】の記載中の下線を附加した部分と，段落【００１８】の記載内容に関連する，本願の【図１】に開示の内容から明らかなように，「内部電圧発生回路３３」も，「メモリバンク領域６０以外に示す回路」である。
　即ち，当初明細書等においては，「スタンバイ用電源回路」は，
“１組のスタンバイ用電源回路が，複数のメモリバンクにおいて共用されるものである”
　ことが開示されているに止まる。
　以上に検討したとおりであるから，当初明細書等には，上記指摘の補正後の請求項１に係る発明における，
“個々のメモリバンクはそれぞれ，第１と第２の期間を除く第３の期間に第１の電圧を第１の線に供給する第１のスタンバイ用電源回路と，並びに，第３の期間に第２の電圧を第２の線に供給する第２のスタンバイ用電源回路を含む”
　という構成は，記載されておらず，また，上記指摘の事項から，当初明細書等の記載内容において，当該構成が示唆されているとは，認められない。
　
イ．新規事項むすび
　したがって，本件手続補正は，特許法第１７条の２第３項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
（２）目的要件
　上記（１）において検討したとおり，本件手続補正は，特許法第１７条の２第３項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものであるが，仮に，本件手続補正が，当初明細書等の記載範囲内でなされたものであるとして，
　本件手続補正が，特許法第１７条の２第５項の規定を満たすものであるか否か，即ち，本件手続補正が，特許法第１７条の２第５項に規定する請求項の削除，特許請求の範囲の減縮（特許法第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって，その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る），誤記の訂正，或いは，明りょうでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る）の何れかを目的としたものであるかについて，以下に検討する。
　
ア．当審の判断
（ア）本件手続補正が，補正前の請求項１に記載の内容を，補正前の請求項４に記載の内容で限定し，補正前の請求項４を削除したものである場合，補正前の請求項４は，補正前の請求項１に係る発明における「半導体装置」が，その構成要素として，「メモリバンク」を有し，該「メモリバンク」の構成について限定したものであるのに対して，
　補正後の請求項１に係る発明においては，「メモリバンク」が，補正前の請求項１に係る発明における「半導体装置」の構成要素を全て有するものとなっており，
　本件手続補正の前後において，請求項１に係る発明の構成が，明らかに異なっている。
　
（イ）本件手続補正が，補正前の請求項１を削除して，補正前の請求項４を新たな請求項１とした場合，補正前の請求項４は，補正前の請求項１のみを引用するものであり，補正前の請求項２，及び，補正前の請求項３は，補正前の請求項１のみを引用するものであるから，補正後の請求項１を引用する，補正後の請求項２は，補正前の請求項２に，新たに，補正前の請求項４の構成を加えるものである。
　また，本件手続補正によって，補正前の請求項３に，「個々のメモリバンクはそれぞれ更に」との記載が加えられて，補正後の請求項３となっているが，補正前の請求項３は，そもそも，「メモリバンク」を含まない，「半導体装置」の構成を限定するものであったのに対し，補正後の請求項３は，補正前の請求項３に記載の内容が，補正前の請求項３には含まれない「メモリバンク」を限定するものとなっている。
　以上に検討したとおりであるから，補正前の請求項２に係る発明の構成と，補正後の請求項２に係る発明の構成，及び，補正前の請求項３に係る発明の構成と，補正後の請求項３に発明に係る構成とは，明らかに異なっている。
　
（ウ）上記（ア），及び，（イ）において検討したとおりであるから，本件手続補正は，請求項の削除，及び，特許請求の範囲の限定的減縮を目的としたものであるとは認められない。
　そして，原審における平成２６年９月２２日付けの拒絶理由，及び，平成２７年５月１８日付けの拒絶査定の，何れにおいても，“本願の請求項に係る発明が明瞭でない”旨の指摘を受けていないことから，明瞭でない記載の釈明，或いは，誤記の訂正を目的としたものとも，認められない。
　
イ．目的要件むすび
　したがって，本件手続補正は，特許法第１７条の２第５項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
（３）独立特許要件
　本件手続補正は，上記（１）において検討したとおり，特許法第１７条の２第３項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものであり，仮に，本件手続補正が，当初明細書等の記載の範囲内でなされたものであるとしても，上記（２）において検討したとおり，特許法第１７条の２第５項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものであるが，
　仮に，本件手続補正が，当初明細書等の記載の範囲内でなされたものであり，かつ，本件手続補正が，目的要件を満たすものであったとして，
　本件手続補正が，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定を満たすものであるか否か，即ち，補正後の請求項に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か，以下に検討する。
　
ア．３６条６項１号について
　上記（１）において指摘したとおり，補正後の請求項１に係る発明は，
“個々のメモリバンクはそれぞれ，第１と第２の期間を除く第３の期間に第１の電圧を第１の線に供給する第１のスタンバイ用電源回路と，並びに，第３の期間に第２の電圧を第２の線に供給する第２のスタンバイ用電源回路を含む”という構成を有するものである。
　しかしながら，本願明細書の発明の詳細な説明においては，上記（１）に引用した，段落【００１８】，段落【００２７】に記載された事項，及び，当該段落に関連する，【図１】，及び，【図５】に開示された事項から明らかなように，「スタンバイ用電源回路」は，複数の「メモリバンク」が共有するものであって，「個々のメモリバンクがそれぞれ」，「スタンバイ用電源回路」を有する構成は，本願明細書の発明の詳細な説明には，記載されていない。
　そして，補正後の請求項２〜６は，補正後の請求項１を直接・間接に引用するものであるから，上記指摘の構成を内包している。
　よって，補正後の請求項１〜請求項６に係る発明は，本願明細書の発明の詳細な説明に記載されたものではない。
　
イ．３６条４項１号について
　補正後の請求項１に記載の，
「複数のメモリバンクを有するメモリアレイを備え，個々のメモリバンクはそれぞれ，・・・（中略）・・・第１と第２の期間を除く第３の期間に第１の電圧を第１の線に供給する第１のスタンバイ用電源回路と，並びに，第３の期間に第２の電圧を第２の線に供給する第２のスタンバイ用電源回路とを含む」，
　に関して，本願明細書の発明の詳細な説明には，「スタンバイ用電源回路」の構成に関して，上記（１）において引用した，段落【００１８】，及び，段落【００２７】に記載された内容と，当該各段落に関連する【図１】，及び，【図５】に開示された事項が存在するが，これらの事項から読み取れるのは，「スタンバイ用電源回路」は，複数の「メモリバンク」によって共有される構成であり，上記引用箇所以外の，本願明細書の発明の詳細な説明の記載内容，及び，図面に開示された事項を検討しても，
“個々のメモリバンクが，それぞれ，第１と第２の期間を除く第３の期間に第１の電圧を第１の線に供給する第１のスタンバイ用電源回路と，並びに，第３の期間に第２の電圧を第２の線に供給する第２のスタンバイ用電源回路とを含む”という構成を，どのように実現しているのか，不明であるから，
　よって，本願明細書の発明の詳細な説明は，経済産業省令で定めるところにより，その発明の属する技術分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に記述したものでない。
　
ウ．以上，ア．，及び，イ．において検討したとおり，本願は，特許法第３６条第４項第１号及び第６項第１号に規定する要件を満たしていないから，補正後の請求項１〜請求項６に記載されている事項により特定される発明は特許出願の際，独立して特許を受けることができない。
　
エ．独立特許要件むすび
　したがって，本件手続補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．補正却下むすび
　以上，「２．補正の適否」の「（１）新規事項」において検討したとおり，
　本件手続補正は，特許法第１７条の２第３項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　仮に，本件手続補正が，当初明細書等の記載の範囲内でなされたものであるとしても，
　「２．補正の適否」の「（２）目的要件」において検討したとおり，
　本件手続補正は，特許法第１７条の２第５項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　仮に，本件手続補正が，当初明細書等の記載の範囲内でなされたものであり，かつ，本件手続補正が，目的要件を満たすものであったとしても，
「２．補正の適否」の「（３）独立特許要件」において検討したとおり，
　本件手続補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　よって，補正却下の決定の結論のとおり決定する。
　
第３．本願発明について
　平成２７年９月２５日付けの手続補正は，上記のとおり却下されたので，本願の請求項１に係る発明（以下，これを「本願発明」という）は，平成２６年１２月２６日付けの手続補正により補正された，上記「第２．平成２７年９月２５日付けの手続補正の却下の決定」の「１．補正の内容」において，補正前の請求項１として引用した次の記載のとおりのものである。
　
「ビット線と，
　電源電圧が供給される電源線と，
　電源線の電源電圧を用いることによりビット線の電圧を増幅するセンスアンプと，
　第１の線及び第２の線と，
　第１の電圧を第１の線に供給する第１の電圧発生回路と，
　第１の電圧より低い第２の電圧を第２の線に供給する第２の電圧発生回路と，
　アクティブコマンドを受信して応答して，電源電圧として第１の期間には第１の電圧を第２の期間には第２の電圧を電源線に供給する制御回路であって，更に，フレッシュコマンドを受信して応答して，電源電圧として第１と第２の期間の両方に第２の電圧を電源線に供給する，制御回路と，
　第１と第２の期間を除く第３の期間に第１の電圧を第１の線に供給する第１のスタンバイ用電源回路と，並びに，
　第３の期間に第２の電圧を第２の線に供給する第２のスタンバイ用電源回路と
を含む，半導体装置。」
　
第４．引用刊行物に記載の事項
１．原審による，平成２６年９月２２日付けの拒絶理由（以下，これを「原審拒絶理由」という）において引用された，本願の出願前に既に公知である，特開２０１１−０８１８５５号公報（平成２３年４月２１日公開，以下，これを「引用刊行物」という）には，関連する図面と共に，次の事項が記載されている。
　
Ａ．「【００１７】
　次に，本発明の実施形態について図面を参照して詳細に説明する。図１は，通常のＤＲＡＭ（ダイナミック型ランダムアクセスメモリ）の全体構成を示すブロック図であり，本発明の実施形態に基づく半導体装置の一例を示すものである。
図示される半導体装置は，メモリアレイ１，Ｘデコーダ・Ｘタイミング生成回路２，Ｙデコーダ・Ｙタイミング生成回路３，データ制御回路４，データラッチ回路５，入出力インターフェース６，内部ＣＬＫ（クロック）生成回路７，制御信号生成回路８，ＤＬＬ（遅延ロックループ：Delay Locked Loop）回路９を含んでいる
　
Ｂ．「【００２６】
　センスアンプＳＡは，２つのインバータがクロスカップルされたフリップフロップ回路であって，２個のＰチャネル型ＦＥＴと２個のＮチャネル型ＦＥＴからなる一般的な構成のものである。
センスアンプの２つの入力ノードにそれぞれビット線ＢＬ及びビット線／ＢＬが接続している
センスアンプ帯には，センスアンプに電源を供給するために高電位側の駆動信号配線ＣＳＰ（Ｐチャネル側センスアンプ駆動信号（ＣＳＰ）の配線（駆動信号配線））と低電位側の駆動信号配線ＣＳＮ（Ｎチャネル側センスアンプ駆動信号（ＣＳＮ）の配線）が設けられ，各センスアンプはいずれも配線ＣＳＰ，ＣＳＮに接続している
【００２７】
　配線ＣＳＰ，ＣＳＮは，後述するような動作タイミングで，センスアンプＳＡにその動作電源電圧を供給するものである。そのため，
センスアンプ帯内には，接地電位ＶＳＳに相当する配線と，オーバードライブ電圧ＶＯＤの配線（第１の配線）とが設けられ，さらに，図においてセンスアンプ帯を横切るように，アレイ電圧ＶＡＲＹの配線（第２の配線）が設けられている。オーバードライブ電圧ＶＯＤの配線は，後述するＶＯＤ＿ｋの配線である。「ＶＯＤ＿ｋ」の記載において，ｋはそのオーバードライブ電圧がバンクｋに対するものであることを示している
　
Ｃ．「【００２８】
　
図４は，図１乃至図３に示す半導体装置において，センスアンプＳＡに電源を供給する配線ＣＳＰ，ＣＳＮのうち高電位側の配線ＣＳＰに対して電圧を供給する部分の構成を詳しく示したものである
【００２９】
　ここでは，半導体装置がいわゆる２電源品（電位の異なる２つの外部電源が外部端子から供給される）であって，例えば＋１．８Ｖの第１の外部電源電圧ＶＤＤ１と，＋１．２Ｖの第２の外部電源電圧ＶＤＤ２とが，供給されるものとするが，第１の外部電源電圧ＶＤＤ１（＋１．８Ｖ）は，低消費電力化のために半導体装置内の各ドライバ回路の駆動能力を最適化するために付加的に用いられている補助外部電源電圧であって，本実施形態の半導体装置において本質的に必要なものではない。つまり，本発明は，第２の外部電源電圧ＶＤＤ２（＋１．２Ｖ）のみにおいても課題に対する効果を奏する。またこの半導体装置では，オーバードライブ電圧用の昇圧回路とは別の昇圧回路によって，例えば＋２．６Ｖであるバイアス電源電圧ＶＰＰが生成されている。バイアス電源電圧ＶＰＰは，サブワード線ＳＷＬへの供給電位を除き，もっぱらトランジスタのゲートやバックゲートに印加されるものであるので殆ど電流が流れず，したがって，半導体装置全体としての消費電力には殆ど関与しない。また図に示すように，ＶＰＰをゲート入力とする転送ゲートがいくつか設けられているが，それらの転送ゲートは，本実施形態の動作に本質的な影響を及ぼすものではない。以下では，
昇圧回路を動作させて発生させるオーバードライブ電圧すなわち第１の電圧は例えば＋１．４Ｖであり，アレイ電圧ＶＡＲＹすなわち第２の電圧が＋１．０５Ｖ
【００３０】
　メモリアレイ１に含まれる複数のバンクに共通のものとして，共通回路部２００が設けられている。共通回路部２００には，図２にも示されているＶＯＤＰポンプ回路１５０と，半導体装置内の回路を部分的に停止するための制御信号Ｓ１〜Ｓ３を生成し制御手段を構成するディープ・パワー・ダウン回路２１０と，
スタンバイ時に用いるオーバードライブ電圧を発生するドライバ２１１
　
Ｄ．「【００３３】
　
スタンバイ時用のアレイ電圧ＶＡＲＹのドライバ２５５は，ＶＶＡＲＹＲ（＋１．０５Ｖ）を入力として定電圧回路として動作する増幅器を備えており，その出力が，アレイ電圧ＶＡＲＹの配線に接続している。アレイ電圧ＶＡＲＹの配線は，第２の配線であって
【００３４】
　図２には，
バンクごとにアクティブ時用のアレイ電圧ＶＡＲＹのドライバが設けられることが示されているが（図２のドライバ１４２，１４４），図４では，このドライバは降圧回路２５４（第１の降圧回路）によって示されている
降圧回路２５４の出力はアレイ電圧ＶＡＲＹの配線に接続しており，このＶＡＲＹの配線は，上述したように，ＳＡＰ２によってゲート制御されるトランジスタＴＲ２を介して，配線ＣＳＰに接続している
＋１．８ＶであるＶＤＤ１から，降圧回路２５４によってアレイ電圧ＶＡＲＹ（＋１．０５Ｖ）が生成される
　
Ｅ．「【００３６】
  
降圧回路２５１（第２の降圧回路）は，昇圧回路使用時のオーバードライブ電圧の基準電圧であるＶＶＯＤＲ（＋１．４Ｖ）を入力とする増幅器とこの増幅器の出力がゲートに接続されたトランジスタとを有し，トランジスタのドレインには，ＶＯＤＰポンプ回路１５０から転送ゲート２１６を経由した電圧であるＶＯＤＰＰが供給されている。増幅器には，この降圧回路２５１への活性化信号としてＶＯＤＥＮ＿ＶＯＤＰ＿ｋが供給されている。降圧回路２５１の出力すなわちトランジスタのソースは，増幅器の入力にフィードバックするとともにＶＯＤ＿ｋの配線に接続しており，このＶＯＤ＿ｋの配線は，上述したように，ＳＡＰ１によってゲート制御されるトランジスタＴＲ１を介して，配線ＣＳＰに接続している。ＶＯＤ＿ｋの配線は第１の配線として機能するものである
　
Ｆ．「【００４０】
　
図４では，メモリアレイ内の回路素子として，センスアンプＳＡとセンスアンプＳＡに接続する配線ＣＳＰと配線ＣＳＰに接続する２つのトランジスタＴＲ１，ＴＲ２が示されている。これらは，図３において同じ符号を用いて説明した回路素子と同じものである。トランジスタＴＲ１は，タイミング信号ＳＡＰ１によってゲート制御されて，配線ＣＳＰをＶＯＤ＿ｋの配線に接続するものであって第１のスイッチであり，トランジスタＴＲ２は，タイミング信号ＳＡＰ２によってゲート制御されて，配線ＣＳＰをＶＡＲＹの配線に接続するものであって第２のスイッチである。配線ＣＳＰには，第２の容量素子として寄生容量が付随するが，これを容量Ｃ４によって示している。尚，タイミング信号ＳＡＰ１とタイミング信号ＳＡＰ２は，制御信号生成回路８（図１）で生成される
【００４１】
　
本実施形態の半導体装置は，通常動作時には，外部電源電圧ＶＤＤ２（＋１．２Ｖ）からＶＯＤＰポンプ回路１５０によって発生させた電圧ＶＯＤＰ（＋１．８Ｖ）を降圧することにより，＋１．４Ｖのオーバードライブ電圧を発生してこれをセンス動作の初期に配線ＣＳＰに印加する
　
Ｇ．「【００４５】
　［実施例１］
　
実施例１は，リフレッシュ動作時には，タイミング信号ＳＡＰ１を常時不活性とし，タイミング信号ＳＡＰ２のみを用いてトランジスタＴＲ２により，アレイ電圧ＶＡＲＹの配線から＋１．０５Ｖを配線ＣＳＰに印加しようとするものである
　
Ｈ．「【００４７】
　
スタンバイ時には，ＶＯＤＰポンプ回路１５０は活性化し，電圧ＶＯＤＰＰ（＋１．４Ｖ）を出力して，容量素子Ｃ１に電荷を充電する。またセンスアンプＳＡが初期動作した後には，ＳＷ４を介して（すなわち，降圧回路２５１に対する活性化信号ＶＯＤＮ＿ＶＯＤＰ＿ｋをハイにすることによって），ＶＯＤ＿ｋの配線が＋１．４Ｖとされ
【００４８】
　ここで，例えば，
アクティブコマンドによるワード線活性化などにより，メモリセルからの読み出したデータの外部への出力などの外部アクセスを伴う通常動作が開始すると，スイッチＳＷ１（すなわちトランジスタＴＲ１）を最初に導通させ，＋０．５２５ＶにイコライズされたＣＳＰ電位をＶＯＤ＿Ｋ（＋１．４Ｖ）電位に接続する。その結果，配線ＣＳＰの最終電位は，配線ＣＳＰの電荷量ＱＣＳＰ（＝Ｃ４（寄生容量）×０．５２５Ｖ）とＣ２の電荷量ＱＣＶＯＤ＿Ｋ（＝Ｃ２×１．４Ｖ）とのチャージシェアにより，ＶＡＲＹ電圧（＋１．０５Ｖ）になる。その後，スイッチＳＷ１を非導通，スイッチＳＷ２（トランジスタＴＲ２）を導通状態にすることにより，配線ＣＳＰの電位はＶＡＲＹ電圧に維持される
【００４９】
　一方，
リフレッシュ動作時には，ＳＥＬＦＳＥＮＳＥ信号に応じてＶＯＤＰポンプ回路１５０と降圧回路２５１の動作が停止され，したがって図でのスイッチＳＷ４は非導通に制御される。スイッチＳＷ１は通常動作時と同様に制御される。その結果，センス動作の初期の段階から，アレイ電圧ＶＡＲＹの配線から配線ＣＳＰへ電圧が供給され
【００５０】
　図７は，
通常動作時における動作タイミングを示す波形図である。上述したように，通常動作時には，外部電源電圧ＶＤＤ２（＋１．２Ｖ）からＶＯＤＰポンプ回路１５０によって昇圧した電源ＶＰＰを降圧回路２５１によって＋１．４Ｖにしたものによって初期センスを実行する
初期センス後は，タイミング信号ＳＡＰ１をローレベルに，タイミング信号ＳＡＰ２をハイレベルにして，配線ＣＳＰにはアレイ電圧ＶＡＲＹの配線から電位が供給されるようにしている
　
Ｉ．「【００６８】
　以上，本発明の実施形態及び実施例について説明したが，本発明の基本的技術思想の適用は上記したものに限られるものではない。例えば，上述の実施形態では，半導体装置でのセルフリフレッシュ期間中において昇圧動作を停止するものとしたが，
本発明の基本的技術思想は，１回毎の外部コマンドによって制御されるリフレッシュ動作であるオートリフレッシュにも適用できる
　
２．本願の出願前に既に公知である，特開２００２−３７３４８９号公報（平成１４年１２月２６日公開，以下，これを「周知技術文献１」という）には，関連する図面と共に，次の事項が記載されている。
　
Ｊ．「【００５３】図２は，図１（Ａ）および（Ｂ）に示す中央制御回路１および１０に含まれるモードレジスタに関連する部分の構成を概略的に示す図である。図２において，
中央制御回路１（１０）は，外部からのコマンドＥＸＣＭＤと外部アドレス信号ＥＸＡＤＤの所定のビットを受け，指定された動作モードを活性化する動作モード指示信号を発生するコマンドデコード回路２０
　
３．本願の出願前に既に公知である，特開２００７−３１０９６０号公報（平成１９年１１月２９日公開，以下，これを「周知技術文献２」という）には，関連する図面と共に，次の事項が記載されている。
　
Ｋ．「【００１０】
　
コマンドデコーダ１０は，チップイネーブル信号／ＣＥ，アドレスバリッド信号／ＡＤＶ，ライトイネーブル信号／ＷＥおよびオートリフレッシュ信号／ＲＦの論理レベルに応じて認識したコマンドを，バンクＢＫ０−１のアクセス動作を実行するためのアクセスコマンドＣＭＤとして出力する。
アクセスコマンドＣＭＤとして，読み出しコマンドＲＤ，書き込みコマンドＷＲおよびオートリフレッシュコマンドＡＲＥＦ等がある
【００１１】
　
チップイネーブル端子／ＣＥ，アドレスバリッド端子／ＡＤＶ，ライトイネーブル端子／ＷＥおよびオートリフレッシュ端子／ＲＦは，読み出しコマンド，書き込みコマンドおよびオートリフレッシュコマンド（外部リフレッシュ要求）を受けるコマンド端子として機能する。すなわち，コマンドデコーダ１０は，外部リフレッシュ要求を受ける外部リフレッシュ入力回路としても動作する
　
第５．引用刊行物に記載の発明
１．上記Ａの「図示される半導体装置は，メモリアレイ１，Ｘデコーダ・Ｘタイミング生成回路２，Ｙデコーダ・Ｙタイミング生成回路３，データ制御回路４，データラッチ回路５，入出力インターフェース６，内部ＣＬＫ（クロック）生成回路７，制御信号生成回路８，ＤＬＬ（遅延ロックループ：Delay Locked Loop）回路９を含んでいる」という記載から，引用刊行物は，
“少なくとも，メモリアレイと，制御信号生成回路とを有する，半導体装置”に関するものであることが読み取れる。
　
２．上記Ｂの「センスアンプの２つの入力ノードにそれぞれビット線ＢＬ及びビット線／ＢＬが接続している」という記載，同じく，上記Ｂの「センスアンプ帯には，センスアンプに電源を供給するために高電位側の駆動信号配線ＣＳＰ（Ｐチャネル側センスアンプ駆動信号（ＣＳＰ）の配線（駆動信号配線））と低電位側の駆動信号配線ＣＳＮ（Ｎチャネル側センスアンプ駆動信号（ＣＳＮ）の配線）が設けられ，各センスアンプはいずれも配線ＣＳＰ，ＣＳＮに接続している」という記載，及び，上記Ｃの「図４は，図１乃至図３に示す半導体装置において，センスアンプＳＡに電源を供給する配線ＣＳＰ，ＣＳＮのうち高電位側の配線ＣＳＰに対して電圧を供給する部分の構成を詳しく示したものである」という記載から，引用刊行物に記載の「半導体装置」は，
　“センスアンプと，前記センスアンプの２つの入力ノードにそれぞれ接続された，ビット線ＢＬ及びビット線／ＢＬと，前記センスアンプに接続された，前記センスアンプに電源を供給するために高電位側の駆動信号配線ＣＳＰ（Ｐチャネル側センスアンプ駆動信号（ＣＳＰ）の配線（駆動信号配線））と低電位側の駆動信号配線ＣＳＮ（Ｎチャネル側センスアンプ駆動信号（ＣＳＮ）の配線）とを有する”ものであることが読み取れる。
　
３．上記Ｂの「センスアンプ帯内には，接地電位ＶＳＳに相当する配線と，オーバードライブ電圧ＶＯＤの配線（第１の配線）とが設けられ，さらに，図においてセンスアンプ帯を横切るように，アレイ電圧ＶＡＲＹの配線（第２の配線）が設けられている。オーバードライブ電圧ＶＯＤの配線は，後述するＶＯＤ＿ｋの配線である。「ＶＯＤ＿ｋ」の記載において，ｋはそのオーバードライブ電圧がバンクｋに対するものであることを示している」という記載，上記Ｃの「昇圧回路を動作させて発生させるオーバードライブ電圧すなわち第１の電圧は例えば＋１．４Ｖであり，アレイ電圧ＶＡＲＹすなわち第２の電圧が＋１．０５Ｖ」という記載から，引用刊行物に記載の「半導体装置」は，
“第１の電圧の配線である，第１の配線，及び，第２の電圧の配線である，第２の配線が設けられている”ことが読み取れる。
　
４．上記Ｅの「降圧回路２５１（第２の降圧回路）は，昇圧回路使用時のオーバードライブ電圧の基準電圧であるＶＶＯＤＲ（＋１．４Ｖ）を入力とする増幅器とこの増幅器の出力がゲートに接続されたトランジスタとを有し，トランジスタのドレインには，ＶＯＤＰポンプ回路１５０から転送ゲート２１６を経由した電圧であるＶＯＤＰＰが供給されている。増幅器には，この降圧回路２５１への活性化信号としてＶＯＤＥＮ＿ＶＯＤＰ＿ｋが供給されている。降圧回路２５１の出力すなわちトランジスタのソースは，増幅器の入力にフィードバックするとともにＶＯＤ＿ｋの配線に接続しており，このＶＯＤ＿ｋの配線は，上述したように，ＳＡＰ１によってゲート制御されるトランジスタＴＲ１を介して，配線ＣＳＰに接続している。ＶＯＤ＿ｋの配線は第１の配線として機能するものである」という記載，及び，上記Ｆの「本実施形態の半導体装置は，通常動作時には，外部電源電圧ＶＤＤ２（＋１．２Ｖ）からＶＯＤＰポンプ回路１５０によって発生させた電圧ＶＯＤＰ（＋１．８Ｖ）を降圧することにより，＋１．４Ｖのオーバードライブ電圧を発生してこれをセンス動作の初期に配線ＣＳＰに印加する」という記載から，引用刊行物に記載の「半導体装置」においては，
“降圧回路２５１が，ＶＯＤＰポンプ回路１５０からの出力電圧を，降圧してオーバードライブ電圧を発生する”ものであることが読み取れ，
　また，上記３．において検討したとおり，前記「オーバードライブ電圧」，即ち，「第１の電圧」は，「ＶＯＤ＿ｋの配線」，即ち，「第１の配線」に出力されるものであるから，引用刊行物に記載の「半導体装置」は，
“第１の電圧を発生させ，第１の配線に出力する，第１の降圧回路を有する”ものであることが読み取れる。
　
５．上記Ｄの「バンクごとにアクティブ時用のアレイ電圧ＶＡＲＹのドライバが設けられることが示されているが（図２のドライバ１４２，１４４），図４では，このドライバは降圧回路２５４（第１の降圧回路）によって示されている」という記載，同じく，上記Ｄの「降圧回路２５４の出力はアレイ電圧ＶＡＲＹの配線に接続しており，このＶＡＲＹの配線は，上述したように，ＳＡＰ２によってゲート制御されるトランジスタＴＲ２を介して，配線ＣＳＰに接続している」という記載，及び，同じく，上記Ｄの「＋１．８ＶであるＶＤＤ１から，降圧回路２５４によってアレイ電圧ＶＡＲＹ（＋１．０５Ｖ）が生成される」という記載と，上記３．のおいて引用した，上記Ｃの記載内容から，引用刊行物に記載の「半導体装置」は，
“第１の電圧よりも低い第２の電圧を生成し，第２の配線に出力する，第２の降圧回路を有する”ことが読み取れる。
　
６．上記Ｃの「スタンバイ時に用いるオーバードライブ電圧を発生するドライバ２１１」という記載，及び，上記Ｈの「スタンバイ時には，ＶＯＤＰポンプ回路１５０は活性化し，電圧ＶＯＤＰＰ（＋１．４Ｖ）を出力して，容量素子Ｃ１に電荷を充電する。またセンスアンプＳＡが初期動作した後には，ＳＷ４を介して（すなわち，降圧回路２５１に対する活性化信号ＶＯＤＮ＿ＶＯＤＰ＿ｋをハイにすることによって），ＶＯＤ＿ｋの配線が＋１．４Ｖとされ」という記載から，引用刊行物に記載の「半導体装置」は，
“スタンバイ時に用いる第１の電圧を発生し，第１の配線に出力する第１のドライバを有する”ことが読み取れる。
　
７．上記Ｄの「スタンバイ時用のアレイ電圧ＶＡＲＹのドライバ２５５は，ＶＶＡＲＹＲ（＋１．０５Ｖ）を入力として定電圧回路として動作する増幅器を備えており，その出力が，アレイ電圧ＶＡＲＹの配線に接続している。アレイ電圧ＶＡＲＹの配線は，第２の配線であって」という記載から，引用刊行物に記載の「半導体装置」は，
“スタンバイ時用の第２の電圧を，第２の配線に出力する第２のドライバを有する”ことが読み取れる。
　
８．上記Ｆの「図４では，メモリアレイ内の回路素子として，センスアンプＳＡとセンスアンプＳＡに接続する配線ＣＳＰと配線ＣＳＰに接続する２つのトランジスタＴＲ１，ＴＲ２が示されている。これらは，図３において同じ符号を用いて説明した回路素子と同じものである。トランジスタＴＲ１は，タイミング信号ＳＡＰ１によってゲート制御されて，配線ＣＳＰをＶＯＤ＿ｋの配線に接続するものであって第１のスイッチであり，トランジスタＴＲ２は，タイミング信号ＳＡＰ２によってゲート制御されて，配線ＣＳＰをＶＡＲＹの配線に接続するものであって第２のスイッチである。配線ＣＳＰには，第２の容量素子として寄生容量が付随するが，これを容量Ｃ４によって示している。尚，タイミング信号ＳＡＰ１とタイミング信号ＳＡＰ２は，制御信号生成回路８（図１）で生成される」という記載と，上記３．において検討したとおり，「ＶＯＤ＿ｋの配線」は，「第１の配線」，「ＶＡＲＹの配線」は，「第２の配線」であることから，引用刊行物に記載の「半導体装置」が有する「制御信号発生回路」は，
“配線ＣＳＰを第１の配線に接続するための第１のスイッチである，トランジスタＴＲ１を制御するための，タイミング信号ＳＡＰ１と，配線ＣＳＰを第２のの配線に接続するための第２のスイッチである，トランジスタＴＲ２を制御するための，タイミング信号ＳＡＰ２とを生成する”ものであることが読み取れる。
　
９．上記Ｈの「アクティブコマンドによるワード線活性化などにより，メモリセルからの読み出したデータの外部への出力などの外部アクセスを伴う通常動作が開始すると，スイッチＳＷ１（すなわちトランジスタＴＲ１）を最初に導通させ，＋０．５２５ＶにイコライズされたＣＳＰ電位をＶＯＤ＿Ｋ（＋１．４Ｖ）電位に接続する。その結果，配線ＣＳＰの最終電位は，配線ＣＳＰの電荷量ＱＣＳＰ（＝Ｃ４（寄生容量）×０．５２５Ｖ）とＣ２の電荷量ＱＣＶＯＤ＿Ｋ（＝Ｃ２×１．４Ｖ）とのチャージシェアにより，ＶＡＲＹ電圧（＋１．０５Ｖ）になる。その後，スイッチＳＷ１を非導通，スイッチＳＷ２（トランジスタＴＲ２）を導通状態にすることにより，配線ＣＳＰの電位はＶＡＲＹ電圧に維持される」という記載，同じく，上記Ｈの「通常動作時における動作タイミングを示す波形図である。上述したように，通常動作時には，外部電源電圧ＶＤＤ２（＋１．２Ｖ）からＶＯＤＰポンプ回路１５０によって昇圧した電源ＶＰＰを降圧回路２５１によって＋１．４Ｖにしたものによって初期センスを実行する」という記載，及び，同じく，上記Ｈの「初期センス後は，タイミング信号ＳＡＰ１をローレベルに，タイミング信号ＳＡＰ２をハイレベルにして，配線ＣＳＰにはアレイ電圧ＶＡＲＹの配線から電位が供給されるようにしている」という記載から，引用刊行物に記載の「半導体装置」においては，
“アクティブコマンドによる通常動作が開始すると，初期センス時に，タイミング信号ＳＡＰ１をハイレベルにして，トランジスタＴＲ１を最初に導通させ，ＣＳＰ電位をＶＯＤ＿Ｋ（＋１．４Ｖ）電位に接続し，初期センス後，タイミング信号ＳＡＰ１をローレベルにして，トランジスタＴＲ１を非導通，タイミング信号ＳＡＰ２をハイレベルにして，トランジスタＴＲ２を導通状態にすることにより，配線ＣＳＰの電位はＶＡＲＹ電圧に維持される”ものであることが読み取れ，上記６．において検討したとおり，「トランジスタＴＲ１」を制御するための「タイミング信号ＳＡＰ１」，及び，「トランジスタＴＲ２」を制御するための「タイミング信号ＳＡＰ２」は，「制御信号生成回路」によって生成されるものであるから，上記指摘の「トランジスタＴＲ１」と，「トランジスタＴＲ２」の制御は，「制御信号生成回路」によってなされるものである。
　以上に検討の事項と，上記３．において検討した事項から，引用刊行物に記載の「半導体装置」が有する「制御信号発生回路」は，
“アクティブコマンドによる通常動作が開始すると，初期センス時に，タイミング信号ＳＡＰ１をハイレベルにして，トランジスタＴＲ１を最初に導通させ，ＣＳＰ電位を第１の電圧に接続し，初期センス後，タイミング信号ＳＡＰ１をローレベルにして，トランジスタＴＲ１を非導通，タイミング信号ＳＡＰ２をハイレベルにして，トランジスタＴＲ２を導通状態にすることにより，配線ＣＳＰの電位を第２の電圧に維持するよう制御する”ものであることが読み取れる。
　
１０．上記Ｇの「実施例１は，リフレッシュ動作時には，タイミング信号ＳＡＰ１を常時不活性とし，タイミング信号ＳＡＰ２のみを用いてトランジスタＴＲ２により，アレイ電圧ＶＡＲＹの配線から＋１．０５Ｖを配線ＣＳＰに印加しようとするものである」という記載，及び，上記Ｈの「リフレッシュ動作時には，ＳＥＬＦＳＥＮＳＥ信号に応じてＶＯＤＰポンプ回路１５０と降圧回路２５１の動作が停止され，したがって図でのスイッチＳＷ４は非導通に制御される。スイッチＳＷ１は通常動作時と同様に制御される。その結果，センス動作の初期の段階から，アレイ電圧ＶＡＲＹの配線から配線ＣＳＰへ電圧が供給され」という記載と，上記９．において検討した事項から，「スイッチＳＷ１」，即ち，「トランジスタＴＲ１」は，「制御信号発生回路」によって制御されるものであるから，引用刊行物に記載の「半導体装置」が有する「制御信号発生回路」は，
“リフレッシュ動作時には，センス動作の初期段階から，第２の配線から配線ＣＳＰへ，第２の電圧が供給されるよう制御する”ものであることが読み取れる。
　
１１．以上，１．〜１０．において検討した事項から，引用刊行物には，次の発明（以下，これを「引用発明」という）が記載されているものと認める。
　
「少なくとも，メモリアレイと，制御信号生成回路とを有する，半導体装置であって，
　前記半導体装置は，更に，
　センスアンプと，前記センスアンプの２つの入力ノードにそれぞれ接続された，ビット線ＢＬ及びビット線／ＢＬと，前記センスアンプに接続された，前記センスアンプに電源を供給するために高電位側の駆動信号配線ＣＳＰ（Ｐチャネル側センスアンプ駆動信号（ＣＳＰ）の配線（駆動信号配線））と低電位側の駆動信号配線ＣＳＮ（Ｎチャネル側センスアンプ駆動信号（ＣＳＮ）の配線）とを有し，
　第１の電圧の配線である，第１の配線，及び，第２の電圧の配線である，第２の配線が設けられ，
　第１の電圧を発生させ，第１の配線に出力する，第１の降圧回路と
　第１の電圧よりも低い第２の電圧を生成し，第２の配線に出力する，第２の降圧回路と，
　スタンバイ時に用いる第１の電圧を発生し，第１の配線に出力する第１のドライバと，
　スタンバイ時用の第２の電圧を，第２の配線に出力する第２のドライバとを有し，
　前記半導体装置が有する制御信号発生回路は，
　配線ＣＳＰを第１の配線に接続するための第１のスイッチである，トランジスタＴＲ１を制御するための，タイミング信号ＳＡＰ１と，配線ＣＳＰを第２のの配線に接続するための第２のスイッチである，トランジスタＴＲ２を制御するための，タイミング信号ＳＡＰ２とを生成するものであって，
　アクティブコマンドによる通常動作が開始すると，初期センス時に，タイミング信号ＳＡＰ１をハイレベルにして，トランジスタＴＲ１を最初に導通させ，ＣＳＰ電位を第１の電圧に接続し，初期センス後，タイミング信号ＳＡＰ１をローレベルにして，トランジスタＴＲ１を非導通，タイミング信号ＳＡＰ２をハイレベルにして，トランジスタＴＲ２を導通状態にすることにより，配線ＣＳＰの電位を第２の電圧に維持するよう制御し，
　リフレッシュ動作時には，センス動作の初期段階から，第２の配線から配線ＣＳＰへ，第２の電圧が供給されるよう制御するものである，半導体装置。」
　
第６．本願発明と引用発明との対比
１．引用発明における「半導体装置」，及び，「ビット線ＢＬ及びビット線／ＢＬ」が，
　本願発明における「半導体装置」，及び，「ビット線」に相当し，
　引用発明において，「センスアンプに電源を供給するために高電位側の駆動信号配線ＣＳＰ（Ｐチャネル側センスアンプ駆動信号（ＣＳＰ）の配線（駆動信号配線））と低電位側の駆動信号配線ＣＳＮ（Ｎチャネル側センスアンプ駆動信号（ＣＳＮ）の配線）とを有」することから，
　引用発明における「高電位側の駆動信号配線ＣＳＰ」が，
　本願発明における「電源電圧が供給される電源線」に相当し，
　引用発明における「センスアンプ」は，高電位側の駆動用信号配線ＣＳＰから，電源の供給を受けて，「ビット線ＢＬ」の電圧増幅を行っていることは明らかであるから，
　引用発明における「センスアンプ」が，
　本願発明における「電源線の電源電圧を用いることによりビット線の電圧を増幅するセンスアンプ」に相当する。
　
２．引用発明における「第１の電圧の配線である，第１の配線，及び，第２の電圧の配線である，第２の配線」が，
　本願発明における「第１の線及び第２の線」に相当し，
　引用発明における「第１の降圧回路」は，「第１の電圧を発生させ，第１の配線に出力する」ものであるから，
　引用発明における「第１の電圧を発生させ，第１の配線に出力する，第１の降圧回路」が，
　本願発明における「第１の電圧を第１の線に供給する第１の電圧発生回路」に相当し，
　引用発明における「第２の降圧回路」は，「第２の電圧を生成し，第２の配線に出力する」ものであるから，
　引用発明における「第１の電圧よりも低い第２の電圧を生成し，第２の配線に出力する，第２の降圧回路」が，
　本願発明における「第１の電圧より低い第２の電圧を第２の線に供給する第２の電圧発生回路」に相当する。
　
３．引用発明における「制御信号発生回路」は，「アクティブコマンドによる通常動作を開始する」のであるから，「アクティブコマンド」を「半導体装置」が受信すると，それに応答して，「通常動作」を開始するものであることは，明らかである。
　そして，「初期センス時」に，「ＣＳＰ電位を第１の電圧に接続」し，「初期センス後」に，「配線ＣＳＰの電位を第２の電圧に維持するよう制御」するものであって，上記１．，及び，上記２．において検討したことを踏まえると，
　引用発明における「配線ＣＳＰ」，「第１の電圧」，及び，「第２の電圧」は，
　本願発明における「電源線」，「第１の電圧」，及び，「第１の電圧より低い第２の電圧」に，それぞれ，相当し，
　引用発明における「アクティブコマンド」，「初期センス時」，及び，「初期センス後」が，
　本願発明における「アクティブコマンド」，「第１の期間」，及び，「第２の期間」に，それぞれ，相当するので，
　引用発明における「アクティブコマンドによる通常動作が開始すると，初期センス時に，タイミング信号ＳＡＰ１をハイレベルにして，トランジスタＴＲ１を最初に導通させ，ＣＳＰ電位を第１の電圧に接続」する「制御信号発生回路」が，
　本願発明における「アクティブコマンドを受信して応答して，電源電圧として第１の期間には第１の電圧を第２の期間には第２の電圧を電源線に供給する制御回路」に相当する。
　
４．引用発明において，「制御信号発生回路」は，「リフレッシュ動作時には，センス動作の初期段階から，第２の配線から配線ＣＳＰへ，第２の電圧が供給されるよう制御する」ものであるから，「初期センス時」，及び，「初期センス後」の両方において，「，第２の配線から配線ＣＳＰへ，第２の電圧が供給される」ものであることは，明らかであるから，
　引用発明における「リフレッシュ動作時には，センス動作の初期段階から，第２の配線から配線ＣＳＰへ，第２の電圧が供給されるよう制御する」，「制御信号発生回路」と，
　本願発明における「フレッシュコマンドを受信して応答して，電源電圧として第１と第２の期間の両方に第２の電圧を電源線に供給する，制御回路」とは，
“リフレッシュ時には，電源電圧として第１と第２の期間の両方に第２の電圧を電源線に供給する，制御回路”である点で共通する。
　
５．引用発明においては，「スタンバイ時」に，「第１のドライバ」が，「第１の配線」に，「第１の電圧」を出力し，「第２のドライバ」が，「第２の配線」に，「第２の電圧」を出力する構成となっており，ここで，「スタンバイ時」とは，「初期センス時」，及び，「初期センス後」の，何れの期間でもないものであるから，
　引用発明における「第１のドライバ」が，
　本願発明における「第１のスタンバイ用電源回路」に相当し，
　引用発明における「第２のドライバ」が，
　本願発明における「第２のスタンバイ用電源回路」に相当し，
　更に，引用発明における「スタンバイ時」が，
　本願発明における「第１と第２の期間を除く第３の期間」に相当するので，
　引用発明における「スタンバイ時に用いる第１の電圧を発生し，第１の配線に出力する第１のドライバと，スタンバイ時用の第２の電圧を，第２の配線に出力する第２のドライバとを有」することが，
　本願発明における「第１と第２の期間を除く第３の期間に第１の電圧を第１の線に供給する第１のスタンバイ用電源回路と，並びに，第３の期間に第２の電圧を第２の線に供給する第２のスタンバイ用電源回路とを含む」ことに相当する。
　
６．以上，１．〜５．において検討した事項から，本願発明と，引用発明との，一致点，及び，相違点は，次のとおりである。
　
［一致点］
　ビット線と，
　電源電圧が供給される電源線と，
　電源線の電源電圧を用いることによりビット線の電圧を増幅するセンスアンプと，
　第１の線及び第２の線と，
　第１の電圧を第１の線に供給する第１の電圧発生回路と，
　第１の電圧より低い第２の電圧を第２の線に供給する第２の電圧発生回路と，
　アクティブコマンドを受信して応答して，電源電圧として第１の期間には第１の電圧を第２の期間には第２の電圧を電源線に供給する制御回路であって，更に，リフレッシュ時には，電源電圧として第１と第２の期間の両方に第２の電圧を電源線に供給する，制御回路と，
　第１と第２の期間を除く第３の期間に第１の電圧を第１の線に供給する第１のスタンバイ用電源回路と，並びに，
　第３の期間に第２の電圧を第２の線に供給する第２のスタンバイ用電源回路と
を含む，半導体装置。
　
［相違点］
“リフレッシュ時には”に関して，
　本願発明においては，「リフレッシュコマンドを受信して応答して，電源電圧として第１と第２の期間の両方に第２の電圧を電源線に供給する」ものであるのに対して，
　引用発明においては，「リフレッシュ動作時」が，「リフレッシュコマンドを受信して応答する」ことで，行われるものであるか，明確には示されていない点。
　
第７．相違点についての当審の判断
　「リフレッシュコマンドを受信して応答」することに関して，上記Ｉに引用した，引用刊行物の記載に「本発明の基本的技術思想は，１回毎の外部コマンドによって制御されるリフレッシュ動作であるオートリフレッシュにも適用できる」とあるように，引用発明においても，外部からの「コマンド」に応答して，「リフレッシュ動作」を行うことに対応可能である。
　そして，外部からのコマンドに応答して，リフレッシュ動作を行うこと自体は，例えば，上記Ｊに引用した，周知技術文献１に，「中央制御回路１（１０）は，外部からのコマンドＥＸＣＭＤと外部アドレス信号ＥＸＡＤＤの所定のビットを受け，指定された動作モードを活性化する動作モード指示信号を発生するコマンドデコード回路２０」と記載され，同じく，上記Ｋに引用した，周知技術文献２に，「コマンドデコーダ１０は，チップイネーブル信号／ＣＥ，アドレスバリッド信号／ＡＤＶ，ライトイネーブル信号／ＷＥおよびオートリフレッシュ信号／ＲＦの論理レベルに応じて認識したコマンドを，バンクＢＫ０−１のアクセス動作を実行するためのアクセスコマンドＣＭＤとして出力する。・・・・アクセスコマンドＣＭＤとして，読み出しコマンドＲＤ，書き込みコマンドＷＲおよびオートリフレッシュコマンドＡＲＥＦ等がある」，及び，「チップイネーブル端子／ＣＥ，アドレスバリッド端子／ＡＤＶ，ライトイネーブル端子／ＷＥおよびオートリフレッシュ端子／ＲＦは，読み出しコマンド，書き込みコマンドおよびオートリフレッシュコマンド（外部リフレッシュ要求）を受けるコマンド端子として機能する。すなわち，コマンドデコーダ１０は，外部リフレッシュ要求を受ける外部リフレッシュ入力回路としても動作する」と記載されてもいるように，本願の出願前に，当業者には，周知の技術事項であるから，
“外部からのコマンドによってリフレッシュ動作を行う”構成にも対応し得る，引用発明において，周知の技術事項である，“外部コマンドを受信し，デコードして，リフレッシュ動作を行う構成”を採用することは，当業者が適宜なし得る事項である。
　よって，相違点は，格別のものではない。
　
　なお，審判請求人は，審判請求書において，本願発明と，引用発明との相違として，
「補正後の請求項１は，個々のメモリバンクがそれぞれ第１及び第２の電圧発生回路と，制御回路と，第１及び第２のスタンバイ用電源回路とを備える点を規定している。」旨主張しているが，上記「第２．平成２７年９月２５日付けの手続補正の却下の決定」の「２．補正の適否」における「（１）新規事項」において検討したとおり，当初明細書等には，“個々のメモリバンクがそれぞれ第１及び第２のスタンバイ用電源回路とを備える”という構成は記載されていないので，上記指摘の審判請求書の主張は採用できない。
　また，仮に，本件手続補正が，補正前の請求項４に限定する補正であったとしても，
　引用発明においても，「メモリバンク」のそれぞれに対して，「オーバードライブ」の処理と，「リフレッシュ動作」が行われているので，上記「第６．本願発明と引用発明との対比」，及び，「第７．相違点についての当審の判断」において検討したとおり，引用発明，及び，周知技術より，当業者が容易になし得たものである。
　
第８．むすび
　したがって，本願発明は，本願の特許出願前に日本国内又は外国において頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて当業者が容易に発明をすることができたものであるので，特許法第２９条第２項の規定により特許を受けることができない。
　
　よって，結論のとおり審決する。