【事件の表示】
　特願２００９−　　　３２４「混合アナログおよびデジタル集積回路」拒絶査定不服審判事件〔平成２１年　７月　９日出願公開、特開２００９−１５２６１６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１４年２月２２日（パリ条約に基づく優先権主張外国庁受理　２００１年３月２日、米国）を国際出願日とする特願２００２−５７０３０３号の一部を、平成２１年１月５日に新たな外国語書面出願としたものであって、平成２１年２月４日に手続補正書及び上申書が提出され、平成２４年５月２４日付けで拒絶理由が通知され、同年８月２９日に意見書及び手続補正書が提出され、平成２５年２月８日付けで拒絶理由が通知され、同年８月１９日に意見書及び手続補正書が提出されたが、平成２６年３月１１日付けで拒絶査定がなされ、これに対して、同年７月１８日に審判請求がなされるとともに手続補正書が提出され、同年１２月１０日に上申書が提出されたものである。
　
　
第２．補正却下の決定
　
［補正却下の決定の結論］
　平成２６年７月１８日に提出された手続補正書によりなされた手続補正（以下「本件補正」という。）を却下する。
　
［理由］
１．本件補正の内容
　平成２６年７月１８日に提出された手続補正書による補正（以下「本件補正」という。）は、本願の特許請求の範囲を補正するものであって、詳細には、それぞれ独立請求項である、請求項１、６、８、１０及び１１を補正するとともに、請求項１２を削除し、当該請求項１２の削除に伴って、補正前の請求項１３〜３６を補正後の請求項１２〜３５に繰り上げ、補正前の請求項１７、２７、３１、３２及び３４が引用していた請求項の項番を補正するものである。
　そして、請求項１０及び１１についてした補正の内容は次のとおりである。
　
（１）補正事項１
　本件補正前の請求項１０の「第２のダイに対するスタック構成での第１のダイであって、前記第２のダイは、パッケージ基板の上部に位置され、前記第１のダイはアナログ回路を具備する、第１のダイ」との記載を、本件補正後の請求項１０の「第２のダイに対するスタック構成での第１のダイであって、前記第２のダイは、パッケージ基板の上部に位置され、前記第１のダイはアナログ回路を具備し、前記第２のダイはデジタル回路を具備する、第１のダイ」と補正する。
　
（２）補正事項２
　本件補正前の請求項１１の「第１のエッジを有する第１のダイ」との記載を、本件補正後の請求項１１の「第１のエッジを有し、アナログ回路を実現する第１のダイ」と補正する。
　
（３）補正事項３
　本件補正前の請求項１１の「前記第１のダイに対してスタック構造を有する第２のダイであって、前記第２のダイは第２のエッジを有し、前記第２のエッジは前記第１のエッジの最も近くに位置される、第２のダイ」との記載を、本件補正後の請求項１１の「前記第１のダイに対してスタック構造を有する第２のダイであって、前記第２のダイは第２のエッジを有し、前記第２のエッジは前記第１のエッジの最も近くに位置され、デジタル回路を実現する第２のダイ」と補正する。
　
（４）補正事項４
　本件補正前の請求項１１の「前記第２のダイに位置され、前記第２のエッジの最も近くに位置される第３のセットのボンディングパッド」との記載を、本件補正後の請求項１１の「前記第２のダイに位置され、第３のエッジの最も近くに位置される第３のセットのボンディングパッド」と補正する。
　
２．新規事項の追加の有無及び補正目的の適否
（１）補正事項１〜３について
　ア　補正事項１〜３は、たとえば、本願の願書に最初に添付された明細書、特許請求の範囲及び図面（以下「当初明細書等」という。）における明細書の段落【００１１】の「この発明の混合信号ＩＣは共通基板上に組み立てられた従来の混合信号ＩＣの不利益を最小にしながら多くの混合信号ＩＣの利益を提供する。一形態において、アナログ回路およびデジタル回路はこれらの回路に適したＩＣプロセスを用いて２つの別個のダイ上に実装される。」という記載、段落【００１２】の「混合信号ＩＣ１００はデジタルダイ１２０の上部に積み重ねられたアナログダイ１３０から構成され、デジタルダイ１２０はさらにパッケージ基板１１０の上部に積み重ねられる。」という記載に基づくものと認められる。
　
　イ　したがって、補正事項１〜３は、明細書、特許請求の範囲又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。よって、補正事項１は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）の規定に適合する。
　
　ウ　また、補正事項１は、補正前の「前記第２のダイ」が「デジタル回路を具備する」ことを限定するものである。
　補正事項２は、補正前の「第１のダイ」が「アナログ回路を実現する」ことを限定するものである。
　そして、補正事項３は、補正前の「第２のダイ」が「デジタル回路を実現する」ことを限定するものである。
　
　エ　したがって、補正事項１〜３は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（２）補正事項４について
　ア　補正事項４は、補正前の「前記第２のエッジ」との記載を、補正後は「第３のエッジ」と補正する。すなわち、補正後の請求項１１の前記「第３のエッジ」は、「第２のダイ」が有する「第２のエッジ」とは異なる「エッジ」である。
　したがって、補正後の請求項１１においては、「第３のエッジの最も近くに位置される第３のセットのボンディングパッド」と、「前記第２のダイに位置され、前記第２のエッジの最も近くに位置される第２のセットのボンディングパッド」とは、同じ「前記第２のダイ」に位置するものの、それぞれ異なる「エッジ」の「最も近くに位置される」ものである。
　
　イ　ここで、補正前の請求項１１も、補正後の請求項１１も、「前記第２のセットのボンディングパッドの前記個々のボンディングパッドは前記第３のセットのボンディングパッドの前記個々のボンディングパッドと共にインターリーブされる」という発明特定事項を有する。
　そうすると、上記アのように補正されることにより、「前記第２のセットのボンディングパッドの前記個々のボンディングパッド」と「前記第３のセットのボンディングパッドの前記個々のボンディングパッド」とは、補正前は、「前記第２のダイ」が有する同じ「第２のエッジ」の「最も近く」で「共にインターリーブ」されていたものが、補正後は、「前記第２のダイ」のそれぞれ異なる「エッジ」の「最も近く」で「共にインターリーブ」されることとなった。
　
　ウ　これに対して、当初明細書等には、その明細書の段落【００２２】に図４Ａ及び図４Ｂを説明して「第１のセットのボンディングパッド１２２がパッケージ基板１１０との相互接続のためにデジタルダイ１２０上に設けられ、第２のセットのボンディングパッド１２４がアナログダイ１３０との相互接続のために設けられる。」と記載され、段落【００２３】に「一実施の形態において、可能な限り、ボンディングパッド１２２および１２４がデジタル上で（ラインに沿って）交互に配置されるようにボンディングパッド１２２および１２４がデジタルダイ１２０上で「相互デジタル化」される。」と記載されるとともに、その図４Ａ及び図４Ｂには、前記「交互に配置」される「ボンディングパッド１２２および１２４」は、いずれも、デジタルダイ１２０に位置されるとともに、前記デジタルダイ１２０の同じ右側側面のエッジ付近に位置されていることが図示されている。
　この点は、平成２６年１２月１０日に審判請求人が提出した上申書で示された図面に図示されるとおりである。
　
　エ　しかしながら、デジタルダイ１２０上に設けられる、アナログダイ１３０との相互接続のためのボンディングパッド１２４のセットと、パッケージ基板１１０との相互接続のためのボンディングパッド１２２のセットとを、補正後の請求項１１のように、それぞれ異なる「エッジ」の「最も近くに位置」させるとともに「共にインターリーブ」させることは、当初明細書等には、記載されていない。
　そして、当該技術分野における技術常識を参酌しても、補正後の請求項１１に記載の上記の構成が当初明細書等の記載から自明であるともいえない。
　
　オ　以上から、補正事項４は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものである。
　よって、補正事項４は、特許法第１７条の２第３項の規定に適合しない。
　
　カ　一方、上記アで指摘したように、補正事項４は、「第３のセットのボンディングパッド」が「最も近くに位置される」エッジを、補正前は、「前記第２のダイ」が有する「第２のエッジ」であったものを、「第３のエッジ」に変更するものである。
　したがって、補正事項４は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものには該当しない。
　
　キ　また、補正事項４が、特許法第１７条の２第４項の、第１号に掲げる請求項の削除を目的とするものにも、第３号に掲げる誤記の訂正を目的とするものにも、第４号に掲げる明りょうでない記載の釈明を目的とするものにも該当しないことは明らかである。
　よって、補正事項４は、特許法１７条の２第４項の規定に適合しない。
　
（３）新規事項の追加の有無及び補正目的の適否についての検討のまとめ
　以上検討したとおりであるから、請求項１０についてする本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　しかし、請求項１１についてする本件補正の補正事項４は、特許法第１７条の２第３項及び第４項に規定する要件を満たしていない。
　
３．独立特許要件
　以上のとおり、請求項１０についてする本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　そこで、仮に本件補正が特許法第１７条の２第３項及び第４号の規定に適合するものであるとして、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が、いわゆる独立特許要件を満たすものであるか否かを、請求項１０に係る発明（以下「補正発明」という。）について以下に検討する。
　
（１）補正発明
　本件補正後の請求項１〜３５に係る発明は、本件補正により補正された特許請求の範囲の記載からみて、その特許請求の範囲の請求項１〜３５に記載されている事項により特定されるとおりのものであり、そのうち、本件補正後の請求項１０に係る発明、すなわち、補正発明は次のとおりである。
　
「カプセル化された回路のダイを備えた回路パッケージであって、前記カプセル化された回路のダイは、
　　パッケージ基板と、
　　第２のダイに対するスタック構成での第１のダイであって、前記第２のダイは、パッケージ基板の上部に位置され、前記第１のダイはアナログ回路を具備し、前記第２のダイはデジタル回路を具備する、第１のダイと、
　前記第１のダイに位置され、前記第１のダイの第１のエッジの最も近くに位置される第１のセットのボンディングパッドであって、前記第１のセットのボンディングパッドは複数のボンディングパッドを含む、第１のセットのボンディングパッドと、
　前記第１のダイに位置され、前記第１のダイの第２のエッジの最も近くに位置される第２のセットのボンディングパッドと、
を含み、
　前記第１のダイの前記第１のエッジは前記パッケージ基板のエッジの最も近くに位置され、
　前記第１のセットのボンディングパッドは１セットのダイから基板へのボンドワイヤーに連結され、
　前記第２のセットのボンディングパッドは１セットのダイからダイへのボンドワイヤーに連結され、
　前記セットの前記ダイから基板への各ボンドワイヤーは前記第１のダイの前記第１のエッジをクロスオーバーする、回路パッケージ。」
　
（２）引用例及び引用発明
（２−１）引用例１の記載事項
　原査定の根拠となった平成２５年２月８日付けの拒絶理由通知の理由Ｅにおいて引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平３−６００６２号公報（以下「引用例１」という。）には、「半導体集積回路装置」（発明の名称）について、図１（Ａ）〜図３とともに、次の事項が記載されている（下線は当審で付加。以下同じ。）。
　
ａ．「〔産業上の利用分野〕
　本発明は半導体集積回路装置に関し、特に半導体集積回路の実装構造に関する。」（第１頁下左欄第１２〜１４行）
　
ｂ．「〔発明が解決しようとする課題〕
　……（中略）……
　また、従来の半導体集積回路装置のパッケージ内の半導体集積回路素子の配置では、単数の半導体チップを置く他に、複数の半導体チップを横に並べて置くものもあった。この場合も、実装面積が大となる欠点があった。
　本発明の目的は、前記欠点が解決され、実装密度を上げるようにした半導体集積回路装置を提供することにある。」（第１頁下右欄第２〜１６行）
　
ｃ．「〔課題を解決するための手段〕
　
本発明の半導体集積回路装置の構成は、複数の半導体チップを互いに積み重ね、ひとつのパッケージ内に封入した
〔実施例〕
　次に本発明について図面を参照して説明する。
第１図（Ａ）、第１図（Ｂ）は本発明の一実施例の半導体集積回路装置を示す平面図、断面図である。第１図（Ａ）、（Ｂ）において、本実施例は、
第１の半導体チップ１１の上に、第２の半導体チップ１２を積み重ね
第１の半導体チップ１１内に、第２の半導体チップ１２との接続の為のパッド１３を設け、ボンディング・ワイヤ１５により接続する
第１の半導体チップ１１と導電膜１４との接続は、従来通りのボンディング・ワイヤの構成となる
　前記構成により、従来の半導体集積回路装置の実装面積を変えることなく、より大規模な半導体集積回路装置が構成できる。さらに、例えば上に積み重ねる第２の半導体チップ１２を既存の半導体チップ、下に積み重ねられる第１の半導体チップ１１を新規開発した周辺装置の半導体チップを使用することにより、下に積み重ねられる半導体チップ１１だけを設計するだけで済むので、開発期間が短かくなり、半導体集積回路装置の信頼性は、上に積み重ねる半導体チップと下に積み重ねられる半導体チップを両方開発したものより、高くなる。」（第１頁下右欄第１７行〜第２頁上右欄第３行）
　
ｄ．「第２図は本発明の他の実施例の半導体集積回路装置の製法を示す斜視図である。第２図において、本実施例は、単一の半導体チップ２１，２２，２３を積み重ねて半導体チップ２４，２５を構成している。
　……（中略）……
　次に、上に積み重ねる半導体チップ２１を既作の信頼性の高い半導体チップ、例えばハードマクロやＲＡＭ，ＲＯＭ素子、下に積み重ねられる半導体チップ２２を新規開発の周辺装置の半導体チップにすることにより、作成された半導体チップの信頼性の向上を図れる。
　例えば上に積み重ねる半導体チップ２１をスタンダードセル方式、ゲートアレ一方式、又はフルカスタム方式で設計された半導体チップ、下に積み重ねられる半導体チップ２２をゲートアレ一方式、スタンダード・セル方式、又はフルカスタム方式で設計された半導体チップとして、半導体チップ２４を構成する。この様に設計方式の異なった半導体チップを組み合わせて構成することも可能である。
　また、設計プロセスの異なった半導体チップを組み合せて構成することも可能である。」（第２頁上右欄第４行〜同頁下左欄第１３行）
　
ｅ．「本発明の一実施例の半導体集積回路装置を示す平面図」（図面の簡単な説明）である第１図（Ａ）、「第１図（Ａ）の断面図」（図面の簡単な説明）である第１図（Ｂ）には、
・第２の半導体チップ１２の上面には、当該第２の半導体チップ１２の４つの各側縁のそれぞれの近くに、複数のパッドが形成されていること、
・前記第２の半導体チップ１２の複数のパッドは、右側縁近傍の１個のパッド及び上左隅の１個のパッドを除き、ボンディング・ワイヤにより、第１の半導体チップ１１の上面に形成された複数のパッド１３のうち対応するものに接続されていること、
・前記第２の半導体チップ１２の右側縁近傍の１個のパッドは、ボンディング・ワイヤにより、前記第１の半導体チップ１１を保持するパッケージ下部の右側縁部に形成されている複数の導電膜１４のうち対応するものに接続されていること、
・前記第２の半導体チップ１２の上左隅の１個のパッドは、ボンディング・ワイヤにより前記パッケージ下部の上側縁部に形成されている複数の導電膜１４のうち対応するものに接続されているとともに、前記第１の半導体チップ１１の上側縁近傍の１個のパッドもボンディング・ワイヤにより前記対応する導電膜１４に接続されていること、
が図示されている。
　
（２−２）引用発明
　前記ａ〜ｅから、引用例１には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「複数の半導体チップを互いに積み重ね、ひとつのパッケージ内に封入した半導体集積回路装置であって、
　前記パッケージ内に封入した半導体集積回路装置は、
　　縁部に複数の導電膜１４が形成されたパッケージ下部と、
　　第１の半導体チップ１１の上に積み重ねられた第２の半導体チップ１２と、
を備え、
　前記第２の半導体チップ１２の上面には、当該第２の半導体チップ１２の４つの各側縁のそれぞれの近傍に、複数のパッドが形成されており、
　　前記第２の半導体チップ１２の複数のパッドのうち、右側縁近傍の１個のパッドは、ボンディング・ワイヤにより、前記第１の半導体チップ１１を保持する前記パッケージ下部の右側縁部に形成されている複数の導電膜１４のうち対応するものに接続され、
　　前記第２の半導体チップ１２の複数のパッドのうちの上左隅近傍の１個のパッドと、前記第１の半導体チップ１１の上側縁近傍の１個のパッドとは、ボンディング・ワイヤにより、前記パッケージ下部の上側縁部に形成されている複数の導電膜１４のうち対応するものに接続され、
　　前記右側縁近傍の１個のパッド及び前記上左隅近傍の１個のパッドを除く前記第２の半導体チップ１２の複数のパッドは、それぞれボンディング・ワイヤにより、前記第２の半導体チップ１２との接続の為に前記第１の半導体チップ１１内に設けた複数のパッド１３のうち対応するものに接続されている、
ことを特徴とするパッケージ内に封入した半導体集積回路装置。」
　
（３）補正発明と引用発明との対比
（３−１）対比
　補正発明と引用発明とを対比する。
　ア　引用発明の「半導体チップ」及び「複数の半導体チップを互いに積み重ね、ひとつのパッケージ内に封入した半導体集積回路装置」は、それぞれ、補正発明の「カプセル化された回路のダイ」及び「カプセル化された回路のダイを備えた回路パッケージ」に相当する。
　
　イ　引用発明の「縁部に複数の導電膜１４が形成されたパッケージ下部」は、補正発明の「パッケージ基板」に相当する。
　
　ウ　引用発明において、「第２の半導体チップ１２」は、「第１の半導体チップ１１の上に積み重ねられた」構成を有し、「ひとつのパッケージ内に封入した半導体集積回路装置」において、前記「第１の半導体チップ１１」は前記「パッケージ下部」の上部に位置する。
　したがって、引用発明の「第１の半導体チップ１１」及び「第２の半導体チップ１２」は、補正発明の「第２のダイ」及び「第１のダイ」に相当する。
　そして、引用発明の「第１の半導体チップ１１の上に積み重ねられた第２の半導体チップ１２」と、補正発明の「第２のダイに対するスタック構成での第１のダイであって、前記第２のダイは、パッケージ基板の上部に位置され、前記第１のダイはアナログ回路を具備し、前記第２のダイはデジタル回路を具備する、第１のダイ」とは、「第２のダイに対するスタック構成での第１のダイであって、前記第２のダイは、パッケージ基板の上部に位置され」る「第１のダイ」である点で共通する。
　
　エ　引用発明の「前記第２の半導体チップ１２の上面には」、「当該第２の半導体チップ１２の４つの各側縁のそれぞれの近傍に、複数のパッドが形成されて」いる。すなわち、「前記第２の半導体チップ１２の上面」には、「各側縁」毎に、「４」組の「複数のパッド」が、それぞれ、対応する「側縁」の「近傍」に「形成」されている。
　ここで、引用発明において、前記「４」組の「複数のパッド」のうち、「前記第２の半導体チップ１２の上面」の「右側縁」ないし「上側縁」の「近傍に」それぞれ形成された「複数のパッド」については、そのうちのそれぞれ「１個のパッド」が、「前記パッケージ下部」の「右側縁部」ないし「上側縁部」に形成されている「複数の導電膜１４のうち対応するもの」に「ボンディング・ワイヤ」により「接続され」ている。
　したがって、引用発明において、「前記第２の半導体チップ１２の上面」の「右側縁」ないし「上側縁」の「近傍」にそれぞれ「複数のパッド」が「形成」されていることと、補正発明において、「前記第１のダイに位置され」る「複数のボンディングパッド」を含む「第１のセットのボンディングパッド」が「前記第１のダイの第１のエッジの最も近くに位置される」こととは、「前記第１のダイに位置され」る「第１」の「ボンディングパッド」が「前記第１のダイの第１のエッジ」の「近くに位置され」る点で共通する。
　また、引用発明において、前記「右側縁」ないし前記「上側縁」の「近傍に」それぞれ形成された「複数のパッド」のうちのそれぞれ「１個のパッド」が、「前記パッケージ下部」の「右側縁部」ないし「上側縁部」に形成されている「複数の導電膜１４のうち対応するもの」に「ボンディング・ワイヤ」により「接続され」ることと、補正発明において「前記第１のセットのボンディングパッドは１セットのダイから基板へのボンドワイヤーに連結され」ることとは、前記「第１」の「ボンディングパッド」は「ダイから基板へのボンドワイヤーに連結され」る点で共通する。
　
　オ　引用発明において、「前記第２の半導体チップ１２の上面」の「当該第２の半導体チップ１２の４つの各側縁のそれぞれの近傍」に「形成され」た「複数のパッド」のうち「前記右側縁近傍の１個のパッド及び前記上左隅近傍の１個のパッドを除く前記第２の半導体チップ１２の複数のパッドは、それぞれボンディング・ワイヤにより、前記第２の半導体チップ１２との接続の為に前記第１の半導体チップ１１内に設けた複数のパッド１３のうち対応するものに接続されている」。
　すなわち、「当該第２の半導体チップ１２」の下「側縁」の「近傍」に「形成され」た「複数のパッド」は、すべて、「ボンディング・ワイヤ」により「前記第１の半導体チップ１１内に設けた複数のパッド１３のうち対応するものに接続」される。
　したがって、引用発明の「当該第２の半導体チップ１２」の下「側縁」の「近傍」に「形成され」た「複数のパッド」と、補正発明の「前記第１のダイに位置され、前記第１のダイの第２のエッジの最も近くに位置される第２のセットのボンディングパッド」とは、「前記第１のダイに位置され、前記第１のダイの第２のエッジ」の「近くに位置される第２のセットのボンディングパッド」である点で共通する。
　そして、引用発明において、「当該第２の半導体チップ１２」の下「側縁」の「近傍」に「形成され」た「複数のパッド」がすべて「ボンディング・ワイヤ」により「前記第１の半導体チップ１１内に設けた複数のパッド１３のうち対応するものに接続」されることは、補正発明において、「前記第２のセットのボンディングパッドは１セットのダイからダイへのボンドワイヤーに連結され」ることに相当する。
　
　カ　引用発明において、「前記第２の半導体チップ１２の上面」に「形成され」た前記「右側縁近傍の１個のパッド」あるいは「上左隅近傍の１個のパッド」は、「ボンディング・ワイヤにより」、それぞれ、「前記半導体チップ１１を保持する前記パッケージ下部の右側縁部に形成されている複数の導電膜１４のうち対応するもの」あるいは「前記パッケージ下部の上側縁部に形成されている複数の導電膜１４のうち対応するもの」に「接続され」る。
　したがって、前記「右側縁近傍の１個のパッド」あるいは前記「上左隅近傍の１個のパッド」と、「前記半導体チップ１１を保持する前記パッケージ下部の右側縁部に形成されている複数の導電膜１４のうち対応するもの」あるいは「前記パッケージ下部の上側縁部に形成されている複数の導電膜１４のうち対応するもの」とをそれぞれ「接続」する「ボンディング・ワイヤ」は、「前記第２の半導体チップ１２」の右「側縁」あるいは上「側縁」の上をクロスオーバーする。
　よって、引用発明において、「前記第２の半導体チップ１２の上面」に「形成され」た前記「右側縁近傍の１個のパッド」あるいは「上左隅近傍の１個のパッド」が、「ボンディング・ワイヤにより」、それぞれ、「前記半導体チップ１１を保持する前記パッケージ下部の右側縁部に形成されている複数の導電膜１４のうち対応するもの」あるいは「前記パッケージ下部の上側縁部に形成されている複数の導電膜１４のうち対応するもの」に「接続され」ることと、補正発明において「前記セットの前記ダイから基板への各ボンドワイヤーは前記第１のダイの前記第１のエッジをクロスオーバーする」こととは、「前記ダイから基板」への「ボンドワイヤーは前記第１のダイの前記第１のエッジをクロスオーバーする」点で共通する。
　
（３−２）一致点と相違点
　以上総合すると、補正発明と引用発明とは、
（一致点）
「カプセル化された回路のダイを備えた回路パッケージであって、前記カプセル化された回路のダイは、
　　パッケージ基板と、
　　第２のダイに対するスタック構成での第１のダイであって、前記第２のダイは、パッケージ基板の上部に位置される、第１のダイと、
　前記第１のダイに位置され、前記第１のダイの第１のエッジの近くに位置される第１のボンディングパッドと、
　前記第１のダイに位置され、前記第１のダイの第２のエッジの近くに位置される第２のセットのボンディングパッドと、
を含み、
　前記第１のボンディングパッドはダイから基板へのボンドワイヤーに連結され、
　前記第２のセットのボンディングパッドは１セットのダイからダイへのボンドワイヤーに連結され、
　前記ダイから基板へのボンドワイヤーは前記第１のダイの前記第１のエッジをクロスオーバーする、回路パッケージ。」
である点で一致し、次の各点で相違する。
　
（相違点１）
　補正発明の「前記第１のダイはアナログ回路を具備し、前記第２のダイはデジタル回路を具備す」るのに対して、引用発明はそのような特定を有していない点。
　
（相違点２）
　補正発明の「第１のセットのボンディングパッド」は「前記第１のダイの第１のエッジの最も近くに位置され」、「第２のセットのボンディングパッド」は「前記第１のダイの第２のエッジの最も近くに位置される」のに対して、引用発明の「第２の半導体チップ１２の４つの各側縁のそれぞれの近傍」に「形成され」た「複数のパッド」が対応する「側縁」の最も「近傍」に「形成され」ているか不明であるため、前記「複数のパッド」のうちの「右側縁近傍の１個のパッド」及び「上左隅近傍の１個のパッド」が、それぞれ、前記「第２の半導体チップ１２」の「右側縁」及び上「側縁」の最も「近傍」に「形成され」ているか不明である点。
　
（相違点３）
　補正発明の「前記第１のダイに位置され、前記第１のダイの第１のエッジの最も近くに位置される第１のセットのボンディングパッド」は「複数のボンディングパッドを含む、第１のセットのボンディングパッド」であるのに対して、引用発明の「前記第２の半導体チップ１２」は「上面」に、「複数の導電膜１４」のいずれかに「接続され」る「右側縁近傍の１個のパッド」あるいは「上左隅近傍の１個のパッド」を有する点。
　
（相違点４）
　補正発明において「前記第１のダイの前記第１のエッジは前記パッケージ基板のエッジの最も近くに位置され」るのに対して、引用発明はそのような特定を有していない点。
　
（相違点５）
　補正発明の「第１のセットのボンディングパッド」は「１セット」のダイから基板へのボンドワイヤーに連結され、「前記セット」の前記ダイから基板への「各」ボンドワイヤーは前記第１のダイの前記第１のエッジをクロスオーバーするのに対して、引用発明において、「ボンディング・ワイヤにより、前記複数の導電膜１４のうち対応するものに接続され」る「右側縁近傍」の「パッド」ないし「上左隅近傍」の「パッド」はそれぞれ「１個」であり、「前記第２の半導体チップ１２」の右「側縁」あるいは上「側縁」の上をクロスオーバーする前記「ボンディング・ワイヤ」もそれぞれ１本である点。
　
（４）各相違点についての当審の判断
（４−１）相違点１について
　ア　引用例１には、第２頁下左欄第５〜１３行に、上に積み重ねる半導体チップと、下に積み重ねられる半導体チップとで、設計方式の異なった半導体チップを組み合わせて構成することが可能であることが記載されている。
　
　イ　一方、複数の半導体チップを互いに積み重ねてスタック構成とした半導体集積回路装置の技術分野において、デジタル回路を具備する半導体チップの上にアナログ回路を具備する半導体チップを積み重ねることは、以下の周知例１、２に記載されるように周知技術にすぎない。そして、デジタル回路を具備する半導体チップと、アナログ回路を具備する半導体チップとで、設計方式が異なることは自明である。
　したがって、引用発明において、「第１の半導体チップ１１」をデジタル回路を具備する半導体チップとし、前記「第１の半導体チップ１１」の上に積み重ねられた「第２の半導体チップ１２」をアナログ回路を具備する半導体チップとすることは、周知技術を参酌すれば、当業者であれば容易に想到し得たものと認められる。
　
　ウ　以上から、相違点１は、周知技術を参酌すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　エ　周知例１：特開平５−３４３６０９号公報
　原査定の根拠となった平成２５年２月８日付けの拒絶理由通知の理由Ｅにおいて引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である前記周知例１には、図１〜図２とともに、次の事項が記載されている。
ａ．「【０００１】
【産業上の利用分野】本発明は、機能等が異なる二以上の半導体チップを集積してなる半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路装置の高集積化，高速化，多機能化に伴い、ＬＳＩチップ面積の増加，ウェーハ製造工程数の増大、及びＬＳＩチップから端子を取り出すピン数の増加が進んでいる。
【０００３】たとえば、バイポーラトランジスタとＣＭＯＳトランジスタとを同一基板上に形成したＢｉ−ＣＭＯＳプロセスにおいて、
高速動作が要求されるプリスケーラ部あるいはアナログ部をバイポーラトランジスタで構成し、論理回路部等をＣＭＯＳトランジスタで構成している
ｂ．「【００１８】（実施例１）図１（ａ）は、本発明の実施例１に係る半導体集積回路装置を示す平面図、（ｂ）は、同断面図である。
【００１９】図において、
ＣＭＯＳ部チップ３′
所定のパッド電極２上の表面保護膜は開口されている
【００２０】
バイポーラ部
チップ４′は
パッド電極２′上は開口されている
【００２１】
チップ４′の裏面にたとえばエポキシ樹脂を塗り、チップ３′の表面に接着する
【００２２】次にチップ４′のパッド電極２′とチップ４′の外周縁に沿うチップ３′のパッド電極２との間をポンディングワイヤ６′で結線し、さらにチップ３′の外周縁に沿うパッド電極２とリードフレームのインナーリード７との間をボンディングワイヤ６で結線する。最後にモールド樹脂で封入を行い、組立工数が完了する。」
　
　オ　周知例２：特開平１１−１６８１８５号公報
　平成２４年５月２４日付けの拒絶理由通知の理由Ｂにおいて引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である前記周知例２には、図１〜図１２とともに、次の事項が記載されている。
ａ．「【００２７】請求項４の
積層基板体は、第２の機能部がアナログ処理を行なう機能を備えており、第１の機能部が、第２の機能部で行なわれるアナログ処理に関連するディジタル処理を行なう機能を備えている
ｂ．「【００４１】
【発明の実施の形態】図１に、この発明の１実施形態による半導体装置であるＬＳＩ（高密度集積回路）２の断面構成を示す。
ＬＳＩ２は、パッケージ１２の上に、積層基板体である積層チップ４を載置して固定した構成を有している
積層チップ４は、第１の基板である第１チップ８および第２の基板である第２チップ６を積層して一体化したチップである
ｃ．「【００７８】また、たとえば、ＬＳＩ２を、ＰＬＬ（位相同期ループ）回路を用いた周波数シンセサイザとして使用することができる。この場合には、
第２チップ６に、第２の機能部として、アナログ回路であるＶＣＯ（電圧制御発信回路）を形成しておく
【００７９】一方、
第１チップ８には、前述の実施形態と同様に、第１の機能部としてＦＰＧＡを形成しておく
【００８０】このように設定しておけば、ＬＳＩ２を、ＰＬＬ回路を用いた周波数シンセサイザとして使用することができる。この場合、
ＦＰＧＡのプログラムを変更する
　
（４−２）相違点２について
　ア　集積回路技術において、ボンディングワイヤの長さをできるだけ短くするために、ボンディングパッドを半導体チップの周縁部に配置させることは、以下の周知例３、４に記載されるように常套技術にすぎない。
　そうすると、引用発明において、「第２の半導体チップ１２」に形成された「パッド」に接続される「ボンディング・ワイヤ」の長さをできるだけ短くするように、「前記第２の半導体チップ１２の４つの各側縁のそれぞれの近傍」に「形成」されている「４」組の「複数のパッド」を、対応する「側縁」に対して、でき得る限り近くに配置しようとすることは、当業者であれば当然に想起したものと認められる。
　
　イ　したがって、引用発明において、「第２の半導体チップ１２の上面」の「右側縁近傍の１個のパッド」を前記「第２の半導体チップ１２の上面」の「右側縁」の最も近くに配置し、「上左隅近傍の１個のパッド」を前記「第２の半導体チップ１２の上面」の上「側縁」の最も近くに配置することは、当業者が容易に想到し得たものと認められる。
　
　ウ　以上から、相違点２は、常套手段を参酌すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　
　エ　周知例３：特開昭６２−１３０５４９号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である前記周知例３には、第１図〜第３図とともに、次の事項が記載されている。
ａ．「この発明の技術の重要な利点は、
接続ワイヤ116として比較的短いものが使用できるように端子ボンド・パッド118をチップ周辺に沿って容易に配列できる
　
　オ　周知例４：特開昭６４−２３４５号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である前記周知例４には、第１図〜第５図とともに、次の事項が記載されている。
ａ．「２がボンディングパッドで、このボンディングパッドと上記半導体チップを収容したパッケージの導出端子とがボンディングワイヤー（図示せず）で接続されるが、
出来るだけ短いボンディングワイヤーで接続するようにボンディングパッドはチップ周縁に配置されている
　
（４−３）相違点３及び５について
　ア　引用発明は、「第２の半導体チップ１２」の「右側縁」または上「側縁」の最も近くに、「ボンディング・ワイヤにより、前記第１の半導体チップ１１を保持する前記パッケージ下部」の「右側縁部」または「上側縁部」に形成されている「導電膜１４のうち対応するもの」に接続される「パッド」を、それぞれ、「１個」しか有していない。
　しかしながら、外部接続のためのボンディングパットを複数設けることは、「ボンディング・ワイヤ」で接続する目的や「半導体集積回路装置」に要求される機能に応じて、当業者が適宜なし得る設計事項にすぎない。
　したがって、引用発明において、「第２の半導体チップ１２」の「右側縁」の最も近くに、あるいは、前記「第２の半導体チップ１２」の上「側縁」の最も近くに位置し、かつ、「前記パッケージ下部」の「右側縁部」または「上側縁部」に形成されている「導電膜１４のうち対応するもの」に「ボンディング・ワイヤ」により接続される「パッド」を、それぞれ複数個設け、これに伴い、「前記第２の半導体チップ１２」の右「側縁」あるいは上「側縁」の上をクロスオーバーする前記「ボンディング・ワイヤ」を複数本のワイヤからなる「セット」とすることは、当業者であれば適宜なし得たものと認められる。
　
　イ　よって、相違点３及び５は、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（４−４）相違点４について
　ア　第２．３．（４）（４−２）オで指摘したように、集積回路技術において、ボンディングワイヤの長さをできるだけ短くすることは、通常求められる事項である。
　したがって、引用発明において、「前記第２の半導体チップ１２」の「右側縁近傍の１個のパッド」と「前記パッケージ下部の右側縁部に形成されている複数の導電膜１４のうち対応するもの」とを接続する「ボンディング・ワイヤ」と、「前記第２の半導体チップ１２」の「上左隅近傍の１個のパッド」と「前記パッケージ下部の上側縁部に形成されている複数の導電膜１４のうち対応するもの」とを接続する「ボンディング・ワイヤ」の長さを、ともにできるだけ短くしようとすることは、当業者であれば当然に想起したものと認められる。
　イ　ここで、引用発明の「前記第２の半導体チップ１２の上面」に形成された「複数のパッド」は、「当該第２の半導体チップ１２の４つの各側縁のそれぞれの近傍」に設けられている。したがって、「前記第２の半導体チップ１２の上面」に形成された「パッド」と「パッケージ下部」の「側縁部」に形成されている「導電膜１４」とを接続する「ボンディング・ワイヤ」は、「前記第２の半導体チップ１２」の「側縁」と対応する「パッケージ下部」の「側縁」との距離が小さいほど短くなることは明らかである。
　しかしながら、引用発明の「半導体集積回路装置」は、「第２の半導体チップ１２」は「第１の半導体チップ１１」の「上に積み重ねられた」構造を有している。そして、「前記第１の半導体チップ１１」の上面には「パッド」が設けられている。
　そうすると、「第２の半導体チップ１２」の「側縁」と対応する「パッケージ下部」の「側縁」との距離は、前記「第２の半導体チップ１２」の下部の「第１の半導体チップ１１」の上面に設けられた「パッド」の数や配置に応じた下限があると認められる。
　
　ウ　したがって、引用発明において、「前記第２の半導体チップ１２」の「右側縁近傍の１個のパッド」と「前記パッケージ下部の右側縁部に形成されている複数の導電膜１４のうち対応するもの」とを接続する「ボンディング・ワイヤ」の長さ、及び、「前記第２の半導体チップ１２」の「上左隅近傍の１個のパッド」と「前記パッケージ下部の上側縁部に形成されている複数の導電膜１４のうち対応するもの」とを接続する「ボンディング・ワイヤ」の長さを、ともにできるだけ短くするために、「前記第２の半導体チップ１２」の「右側縁」と「前記パッケージ下部の右側縁」との間隔、及び、「前記第２の半導体チップ１２」の上側縁と「前記パッケージ下部の上側縁」との間隔がともに実現可能な範囲で最小となるように「前記第２の半導体チップ１２」を「第１の半導体チップ１１」の上に載置することは、前記「第１の半導体チップ１１」の上面に設けられた「パッド」の数や配置に応じて、当業者であれば適宜なし得たものと認められる。
　
　エ　以上から、相違点４は、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（４−５）まとめ
　以上のとおりであるから、相違点１ないし５は、周知技術及び常套手段を参酌すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　したがって、補正発明は、周知技術及び常套手段を参酌すれば、引用発明に基づいて当業者が容易に発明をすることができたものと認められる。
　
（５）上申書の補正案について
　ア　審判請求人は、平成２６年１２月１０日に提出した上申書において、請求項１０については、
ａ．補正発明の「パッケージ基板の上部に位置され、前記第１のダイはアナログ回路を具備し、前記第２のダイはデジタル回路を具備する」との事項を、「
前記
備え
備える
ｂ．補正発明の「１セットのダイから基板へのボンドワイヤーに連結され」との事項を、「１セットのダイから基板へのボンドワイヤーに結合され」と、
ｃ．補正発明の「１セットのダイからダイへのボンドワイヤーに連結され」との事項を、「１セットのダイからダイへのボンドワイヤーに結合され」と、
それぞれ、下線部のように補正することを希望する旨を主張している。
　
　イ　しかしながら、上記補正事項は、請求項１０に係る発明を実質的に補正するものではなく、仮にそのような補正がなされたとしても、上記「（４−５）まとめ」で示した判断が覆ることはない。
　したがって、審判請求人が上申書で示した補正案は採用できない。
　
（６）独立特許要件についてのまとめ
　よって、補正発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条２項の規定により、特許出願の際独立して特許を受けることができない。
　
４．小括
　以上検討したとおり、本件補正は、特許法第１７条の２第３項及び第４項に規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　そして、仮に、本件補正が特許法第１７条の２第３項及び第４項に規定する要件を満たすとしても、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
１．本願発明
　平成２６年７月１８日付けの手続補正は上記のとおり却下されたので、本願の請求項１〜３６に係る発明は、平成２５年８月１９日に提出された手続補正書により補正された特許請求の範囲の請求項１〜３６に記載された事項により特定されるものであり、その内の請求項１０に係る発明（以下「本願発明」という。）は、次のとおりのものである。
　
「カプセル化された回路のダイを備えた回路パッケージであって、前記カプセル化された回路のダイは、
　　パッケージ基板と、
　　第２のダイに対するスタック構成での第１のダイであって、前記第２のダイは、パッケージ基板の上部に位置され、前記第１のダイはアナログ回路を具備する、第１のダイと、
　前記第１のダイに位置され、前記第１のダイの第１のエッジの最も近くに位置される第１のセットのボンディングパッドであって、前記第１のセットのボンディングパッドは複数のボンディングパッドを含む、第１のセットのボンディングパッドと、
　前記第１のダイに位置され、前記第１のダイの第２のエッジの最も近くに位置される第２のセットのボンディングパッドと、
を含み、
　前記第１のダイの前記第１のエッジは前記パッケージ基板のエッジの最も近くに位置され、
　前記第１のセットのボンディングパッドは１セットのダイから基板へのボンドワイヤーに連結され、
　前記第２のセットのボンディングパッドは１セットのダイからダイへのボンドワイヤーに連結され、
　前記セットの前記ダイから基板への各ボンドワイヤーは前記第１のダイの前記第１のエッジをクロスオーバーする、回路パッケージ。」
　
２．本願発明１について
　引用例１の記載事項は、第２．３．（２）（２−１）で摘記したとおりであり、引用発明は、第２．３．（２）（２−２）で認定したとおりのものである。
　
３．対比・判断
　ア　第２．２．（１）ウ〜エで指摘したように、本件補正後の請求項１０に係る発明（すなわち、補正発明）は、本件補正前の請求項１０に係る発明（すなわち、本願発明）に対して、「前記第２のダイはデジタル回路を具備する」との事項を加入することで、本件補正前の請求項１０をより限定したものである。
　したがって、本願発明は、補正発明から上記各限定をなくしたものである。
　
　イ．そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、第２．３．（４）において検討したとおり、周知技術及び常套手段を参酌すれば、引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、周知技術及び常套手段を参酌すれば、引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
　
第４．結言
　以上のとおりであるから、本願発明は、周知技術及び常套手段を参酌すれば、引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　
　よって、結論のとおり審決する。