【事件の表示】
　特願２０１２−１００９１３「炭化シリコン基板上のＩＩＩ族窒化物エピタキシャル層」拒絶査定不服審判事件〔平成２４年　７月２６日出願公開、特開２０１２−１４２６２９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯
　本願は、２００６年４月５日（パリ条約による優先権主張外国庁受理２００５年６月１０日、アメリカ合衆国）に国際出願した特願２００８−５１５６９２号の一部を平成２４年４月２６日に新たな特許出願としたものであって、平成２５年７月２６日付けの拒絶理由通知に対して、同年１０月２２日に意見書及び手続補正書が提出されたが、平成２６年４月７日付けで拒絶査定がなされ、これに対し、同年８月７日に拒絶査定不服審判が請求がなされた。
　その後当審において、平成２７年２月１８日付けで拒絶理由が通知され、同年５月１９日に意見書及び誤訳訂正書が提出されたものである。
　
２　当審の拒絶理由
　当審において平成２７年２月１８日付けで通知した拒絶の理由の概要は、本件出願は、発明の詳細な説明の記載が下記の点で不備のため、特許法第３６条第４項第１号に規定する要件を満たしていないというもの、本件出願は、特許請求の範囲の記載が下記の点で不備のため、特許法第３６条第６項第１号に規定する要件を満たしていないというもの、並びに、本件出願は、特許請求の範囲の記載が下記の点で不備のため、特許法第３６条第６項第２号に規定する要件を満たしていないというもの、さらに、本願の請求項１〜１６に係る発明は、本願の優先権主張の日前に日本国内または外国において頒布された下記の刊行物である、「特開２００３−０８６５２０号公報」（以下「引用例１」という。）、「特開２００４−２００１８８号公報」（以下「引用例２」という。）及び「特開２００２−３５９２５５号公報」（以下「引用例３」という。）、「特開２０００−０８２６７１号公報」（以下「引用例４」という。）、「特開２００２−３３４８４３号公報」（以下「引用例５」という。）に記載された発明に基づいて、本願の優先権主張の日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないというものである。
　
３　本願発明
　本願の請求項１〜１６に係る発明は、平成２７年５月１９日に提出された誤訳訂正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１６に記載されている事項により特定されるとおりのものであり、そのうちの請求項７に係る発明（以下「本願発明」という。）は、その請求項７に記載されている事項により特定される次のとおりのものである。
　
「【請求項７】
　半導体構造であって、
　少なくとも約１００ミリメートルの直径を有する炭化シリコンウェハと、
　該炭化シリコンウェハ上のＩＩＩ族窒化物層であって、該炭化シリコンウェハと実質的に同じ直径を有しているＩＩＩ族窒化物層とを備えており、
　該炭化シリコンウェハおよび該ＩＩＩ族窒化物層は、１００ミクロン未満のボーを有している、半導体構造。」
　
４　引用例の記載と引用発明
（１）引用例１の記載
　引用例１には、「半導体多層構造」（発明の名称）に関して、図１〜８とともに、以下の事項が記載されている（下線は当審で付加した。以下同じ。）。
　
ア　「【特許請求の範囲】
【請求項１】　
単結晶基板の主表面上にバッファ層を介して化合物半導体からなる素子層をヘテロエピタキシャル成長させた構造をなし
半導体多層構造
【請求項２】　前記応力緩和層は、室温よりも高温に設定された成長温度にて前記素子層をエピタキシャル成長させた後、冷却する際に生ずる応力を緩和するものであることを特徴とする請求項１記載の半導体多層構造。
…（略）…
【請求項７】　
前記素子層は、ＮをＶ族元素として含有するＩＩＩ−Ｖ族化合物半導体からなる
【請求項８】　
前記単結晶基板は
ＳｉＣ
イ　「【０００１】
【発明の属する技術分野】本発明は半導体多層構造に関し、特に基板上に化合物半導体層をヘテロエピタキシャル成長させた
半導体多層構造
　
ウ　「【０００２】
【従来の技術】化合物半導体の多層構造は、周知の通り、発光ダイオードやレーザーなどの発光素子や、ＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）やＨＥＭＴ（High Electron Mobility Transistor）などの超高速トランジスタに応用され、多くの需要を獲得するに至っている。…（略）…
【０００４】ここで、ＧａＮ系化合物はＧａＡｓ系化合物と異なり、ホモエピタキシャル成長を可能とする半絶縁性ＧａＮ単結晶基板を製造することが困難であるため、ヘテロ接合構造を有する素子層を形成するに際しては、サファイア（単結晶アルミナ）基板やＳｉＣ単結晶基板が使用されている。この際、基板とＧａＮ系化合物からなる素子層との間の格子不整合を緩和する目的で、ＧａＮあるいはＡｌＮ層をバッファ層として基板上に成長させ、その後、素子層をヘテロエピタキシャル成長させることにより、素子層の品質を高めることがなされている。」
エ　「【０００５】
【発明が解決しようとする課題】上記のように、ＧａＮ系化合物のヘテロエピタキシャル成長を行なう場合、ＧａＡｓ系化合物の場合と異なり、成長する化合物層とは全く異種の材料であるサファイアあるいはＳｉＣが基板として使用されるため、製造時の熱履歴により少なからぬ応力が、成長によって得られるエピタキシャルウェーハに残留することがある。ＧａＮの線膨張係数は５．５９×１０−６／Ｋであり、バンドギャップ調整のためにこれと混晶化されるＡｌＮ、ＩｎＮ等の化合物もそれぞれ５．６４×１０−６／Ｋ及び５．７０×１０−６／Ｋ程度の値を示す。これに対し、サファイア基板の線膨張係数は７．４９×１０−６／Ｋ、ＳｉＣの線膨張係数は４．１９×１０−６／Ｋであり、上記の化合物とは±２５〜３５％程度の開きがある。このため、図８に示すように、例えば層成長後のエピタキシャルウェーハを
室温まで冷却する際に、該線膨張係数の差に起因した応力によりウェーハが大きく反ってしまうことがある
【０００６】本発明の課題は、基板とその上に成長する化合物層との間の線膨張係数の差が大きい場合にも、残留する応力を軽減することができ、ひいてはウェーハの反りやエピタキシャル層への欠陥発生などを効果的に抑制できる半導体多層構造を提供することにある。」
　
オ　「【０００７】
【課題を解決するための手段及び作用・効果】上記の課題を解決するために、本発明の半導体多層構造は、
単結晶基板の主表面上にバッファ層を介して化合物半導体からなる素子層をヘテロエピタキシャル成長させた構造をなし、前記単結晶基板と前記素子層との線膨張係数差に起因して生ずる応力を自身の転位導入変形に基づいて緩和する応力緩和層が、バッファ層内に設けられている
…（略）…　　　
【０００９】上記のような線膨張係数の差に起因した応力は、特に、室温よりも高温に設定された成長温度にて素子層をエピタキシャル成長させた後、冷却する際に多く残留しやすく、得られるエピタキシャルウェーハ（以下、単にウェーハともいう）に反り等をもたらしやすい。この場合、
上記のような応力緩和層を設けておくと、該ウェーハの反り
を効果的に抑制できる
【００１０】
ウェーハの反りによる変位は、ウェーハ（単結晶基板）の直径が大きくなったとき、その外縁部において特に著しくなる
例えばバッファ層と素子層とを、直径４インチ以上の単結晶基板上にヘテロエピタキシャル成長する場合には、著しい反り変位
本発明の構成によれば、
このような大直径の単結晶基板を用いる場合でも、得られるウェーハの反りや素子層への転位導入といった不具合の発生を効果的に防止ないし抑制することができる
カ　「【００１２】また、図６は、本発明の半導体多層構造の適用対象となるＨＥＭＴの構造を模式的に示すものである。該ＨＥＭＴ１５０は、バッファ層１０２上に形成される素子層１０３の構造が図５のＭＥＳＦＥＴ１００と相違する。素子層１０３は、バッファ層１０２に近い側から能動層として機能するｉ−ＧａＮ層１０４、電子供給層として機能するｎ型ＡｌＧａＮ層１１０、電極とのコンタクト層として機能するｎ型ＧａＮ層１１１とがこの順序にて積層されたものである（従って、本実施形態のＨＥＭＴ１５０はｎチャネル型であるが、ｐチャネル型の場合は、ｎ型ＡｌＧａＮ層１１０及びｎ型ＧａＮ層１１１を、それぞれｐ型のものに置き換えればよい）。そして、ｎ型ＧａＮ層１０５上には、ドレイン電極１０６、ソース電極１０７が形成され、ｎ型ＧａＮ層１０５の非形成領域に露出するｎ型ＡｌＧａＮ層１１０にゲート電極１０８が形成されている。各電極の材質は図５のＭＥＳＦＥＴ１００と同じである。該ＨＥＭＴ１５０の動作原理自体は周知であるので、詳細な説明は省略する。
…（略）…
【００１４】
図１に示すエピタキシャルウェーハ５０
サファイアからなる単結晶基板１の主表面上にバッファ層２を介して化合物半導体からなる素子層３をヘテロエピタキシャル成長させた構造をなし、さらに応力緩和層２ｂが、バッファ層２内に設けられている
単結晶基板１の直径は例えば４インチ（約１００ｍｍ）以上
【００１５】素子層３は、ＮをＶ族元素として含有するＩＩＩ−Ｖ族化合物半導体であり、具体的には既に説明した通り、ＧａＮ単結晶層４，６あるいはＡｌＧａＮ混晶層５の積層体として構成される。素子層３の線膨張係数は５．５９×１０−６／Ｋ程度であり、サファイアからなる単結晶基板１の線膨張係数は７．４９×１０−６／Ｋであり、およそ３５％程度の開きがある。ＭＯＶＰＥ法による素子層３の成長温度は１０００〜１１００℃程度であり、成長後の冷却時には単結晶基板１の方が素子層３よりも大きく収縮するので、図８に示すように、単結晶基板１側が凹状となる反りを発生させる応力が生ずる。
【００１６】しかしながら、図１のエピタキシャルウェーハ５０においては、図２に示すようにバッファ層２内に設けられた
応力緩和層２ｂが、この応力を受けて自身の内部に転位を導入する形で変形し、応力による弾性エネルギーを解放する
その結果、エピタキシャルウェーハ５０に反りが発生することが防止ないし抑制される
【００１７】本実施形態では、応力緩和層２ｂは、素子層３を構成するいずれの層よりもＩｎ含有率の高いＩＩＩ−Ｖ族化合物半導体にて形成されている（以下、このようにＩｎ含有率の高いＩＩＩ−Ｖ族化合物半導体層を「応力緩和高Ｉｎ層」という）。具体的には、ＩｎＮ又はＩｎＮに、ＧａＮ、ＡｌＮ及びＢＮの１種又は２種以上を混晶化させた化合物層として構成することができる。ＩｎＮは、他のＩＩＩ族元素窒化物よりも格子の滑り変形を起こしやすく（つまり、パイエルスポテンシャルが小さい）、転位導入が容易であるため、応力緩和層２ｂの構成材料として好適に採用可能である。」
キ　「【００３２】
図３
該エピタキシャルウェーハ５０は、単結晶基板１としてＳｉＣ基板が使用されていること以外は、図１と同じ構成
図８とは逆、つまり、単結晶基板１側が凸状となる形態の反りを発生させる応力が生ずる
応力緩和層２ｂは
反り発生抑制効果をもたらす
素子層側接続層２ｃ
ＩｎＧａＮ（ｉ−ＩｎＧａＮ）層
基板側接続層２ａ
ＡｌＮ（ｉ−ＡｌＮ）層
ク　「【００３４】
【発明の効果】本発明が示すように、単結晶基板の主表面上にバッファ層を介して化合物半導体からなる素子層をヘテロエピタキシャル成長させた半導体多層構造において、単結晶基板と素子層との線膨張係数差に起因して生ずる応力を自身の転位導入変形に基づいて緩和する応力緩和層を、バッファ層内に設けることで、単結晶基板とその上に成長する化合物層との間の線膨張係数の差が大きい場合でも、熱履歴が加わったときに残留しようとする応力の弾性エネルギーが、応力緩和層内部への転位導入により解放されるので、残留応力レベルを軽減することができ、
得られるエピタキシャルウェーハの反り
を効果的に抑制できる
ケ　図３には、エピタキシャルウェーハ５０が示されており、ｉ−ＡｌＮ層２ａと、ｉ−ＡｌＮ層２ａ上のｉ−ＩｎＧａＮ層２ｂと、ｉ−ＩｎＧａＮ層２ｂ上のｉ−ＩｎＧａＮ層２ｃとからなるバッファ層２が見てとれる。
　
（２）引用発明
ア　引用例１の図１〜４に示されるウェーハは、すべて
エピタキシャル
　
イ　そうすると、引用例１の請求項１、２、７、８、及び図３を参酌してまとめると、引用例１には、図３に示される「別の実施形態」として、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「半導体多層構造であって、ＳｉＣ単結晶基板１と、ＳｉＣ単結晶基板の主表面上にバッファ層２を介して化合物半導体からなる素子層３をヘテロエピタキシャル成長させた構造をなし、
　バッファ層２は、ＡｌＮ層からなる基板側接続層２ａと、基板側接続層２ａ上のＩｎＧａＮ層からなる応力緩和層２ｂと、応力緩和層２ｂ上のＩｎＧａＮ層からなる素子側接続層２ｃとからなり、
　前記素子層３は、ＮをＶ族元素として含有するＩＩＩ−Ｖ族化合物半導体からなり、
　前記バッファ層２及び前記素子層３は、前記ＳｉＣ単結晶基板１と実質的に同じ直径を有しており、
　前記応力緩和層２ｂが、前記ＳｉＣ単結晶基板と前記素子層との線膨張係数差に起因して生ずる応力を自身の転位導入変形に基づいて緩和することで、反り発生の抑制効果がもたらせられた、半導体多層構造。」
　
５　対比
　本願発明と引用発明とを対比する。
ア　引用発明の「半導体多層構造」及び「ＳｉＣ単結晶基板１」は、それぞれ本願発明の「半導体構造」及び「炭化シリコンウェハ」に相当する。
　
イ　引用発明は、「バッファ層２を介して化合物半導体からなる素子層３をヘテロエピタキシャル成長させた構造をなし、バッファ層２は、ＡｌＮ層からなる基板側接続層２ａと、基板側接続層２ａ上のＩｎＧａＮ層からなる応力緩和層２ｂと、応力緩和層上のＩｎＧａＮ層からなる素子側接続層２ｃとからなり、前記素子層は、ＮをＶ族元素として含有するＩＩＩ−Ｖ族化合物半導体からな」るものであり、ＡｌＮ層、ＩｎＧａＮ層、「『ＮをＶ族元素として含有するＩＩＩ−Ｖ族化合物半導体』からなる層」は、いずれもＩＩＩ族窒化物層であるから、引用発明の「『バッファ層２』と、『素子層３』」は、本願発明の「ＩＩＩ属窒化物層」に相当する。
ウ　したがって、本願発明と引用発明との一致点及び相違点は次のとおりである。
＜一致点＞
　「半導体構造であって、
　炭化シリコンウェハと、
　該炭化シリコンウェハ上のＩＩＩ族窒化物層であって、該炭化シリコンウェハと実質的に同じ直径を有しているＩＩＩ族窒化物層とを備えている、半導体構造。」
　
＜相違点１＞
　「炭化シリコンウェハ」について、本願発明は、「少なくとも約１００ミリメートルの直径を有する」ものであるのに対し、引用発明では、「ＳｉＣ単結晶基板１」の直径は特定されていない点。
　
＜相違点２＞
　本願発明は、「該炭化シリコンウェハおよび該ＩＩＩ族窒化物層は、１００ミクロン未満のボーを有して」いるものであるのに対し、引用発明では、「ＳｉＣ単結晶基板１およびバッファ層２並びに素子層３」の「ボー」の数値範囲は不明である点。
　
６　当審の判断
　以下、上記相違点１及び相違点２について検討する。
（１）相違点１について
　上記「４（１）引用例１の記載」の摘記事項「オ」の段落【００１０】には、「
ウェーハの反りによる変位は、ウェーハ（単結晶基板）の直径が大きくなったとき、その外縁部において特に著しくなる
例えばバッファ層と素子層とを、直径４インチ以上の単結晶基板上にヘテロエピタキシャル成長する場合には、著しい反り変位
本発明の構成によれば、
このような大直径の単結晶基板を用いる場合でも、得られるウェーハの反りや素子層への転位導入といった不具合の発生を効果的に防止ないし抑制することができる
単結晶基板１の直径は例えば４インチ（約１００ｍｍ）以上
図３
該エピタキシャルウェーハ５０は、単結晶基板１としてＳｉＣ基板が使用されていること以外は、図１と同じ構成
　
　上記段落【００１０】に記載の「このような大直径の単結晶基板」の「大直径」とは、「直径４インチ以上の単結晶基板」であることは明らかであるから、引用例１の当該記載事項を勘案すると、引用例１には、図３のエピタキシャルウェーハ５０が有する半導体積層構造において、ＳｉＣ単結晶基板１の直径が、「少なくとも約１００ミリメートル」であることが開示されているといえる。
　したがって、相違点１は、実質的なものではない。
　また、仮に相違点１が実質的なものであったとしても、当業者が容易になし得た範囲に含まれる程度のものである。
　
（２）相違点２について
ア　炭化シリコンウェハ上のＩＩＩ族窒化物層を備える半導体構造において、炭化シリコンウェハとＩＩＩ族窒化物層との線膨張係数差に開きがあるため、炭化シリコンウェハ上にＩＩＩ族窒化物層を成長させた後、ウェハを室温まで冷却する際に、当該線膨張係数差に起因した応力により、ウェハが大きく反ってしまうので、反りやひずみを低減することは周知の課題であること、及び、反りの量は、基板の直径の２乗に比例して大きくなるため、大口径基板では、より深刻な問題となり得ることは、下記周知例１〜４に記載されている。
（ａ）周知例１：特開２００４−２００１８８号公報（上記引用例２）
・「【０００６】
【発明が解決しようとする課題】
上記のように、
ＧａＮ系化合物半導体を用いたヘテロエピタキシャルウエーハ
ＳｉＣ基板
【０００７】
また、
ＧａＮの線膨張係数は５．５９×１０
−６
／Ｋ
ＳｉＣの線膨張係数は４．１９×１０
−６
／Ｋ
ＧａＮ系化合物半導体からなる化合物半導体層をＳｉＣ基板上に層成長させた後のウエーハを室温まで冷却する際に、これら化合物半導体層と基板との線膨張係数差に起因した応力により、ウエーハが大きく反ってしまうことがある
【０００８】
上記のように、
ＧａＮ系化合物半導体を用いたヘテロエピタキシャルウエーハにおいては
線膨張係数差によるウエーハの反り発生が起こりやすい問題がある
（ｂ）周知例２：特開２００５−１１６７８５号公報
・「【技術分野】
【０００１】
　
基板の反り量が少ないか、もしくは基板の反り量が無い窒化物半導体薄膜の成長法
・「【背景技術】
【０００２】
　窒化物半導体素子は、近年急激な進歩を遂げている。青色発光ダイオード、青紫色レーザーは、すでに量産化されており、電界効果トランジスタも実用化に間近なところまで、研究・開発が進んでいる。しかし、窒化物半導体材料は、他のIII-V族半導体材料と異なり、加工、プロセスが困難であり、それが素子の特性、歩留まりなどに大きな影響を与える。その加工、プロセスの困難さを招く一因として、ウエハの反りが挙げられる。
ウエハの反りは、基板と窒化物半導体層の熱膨張係数差が異なることから、成長後の降温過程において発生する
反りの量は、基板の直径の２乗に比例して大きくなるため
大口径の基板を使用するようになった時には、より深刻な間題となり得る
基板の反りを低減させる
【０００３】
　（１）窒化物半導体層の膜厚を薄くする方法
　結晶の弾性的性質から、堆積した薄膜より基板が圧倒的に厚い場合、反りの量は、薄膜の膜厚に比例して多くなる。したがって、例えば「非特許文献１」に示されているように、バッファ層の膜厚を薄くすることにより、反りを低減すことが試みられている。
【０００４】
　（２）バッファ層に中間層を挿入する方法
　基板の反りは、前述のとおり、成長後の降温過程で生じる。基板と窒化物半導体薄膜の熱膨張係数差により発生する応力歪みを中間層により緩和させることで、反り量を低減することができる。例えば「非特許文献２」に示されているように、中間層として、ＧａＮより弾性定数の小さいＩｎＧａＮなどを挿入することで、基板の反り量を低減することが可能である。」
・「【発明が解決しようとする課題】
【０００６】
　上述した従来の（１）、（２）の方法では、下記のような課題が挙げられる。　
　上記（１）の窒化物半導体層の膜厚を薄くする方法は、窒化物半導体と基板、特にサファイア基板は、格子不整が大きい。そのため、それらの基板上に窒化物半導体層を成長させたとき、界面に高密度の欠陥が発生する。このように、バッファ層を薄くすると、素子構造と界面との距離が近づくため、界面の欠陥が素子特性に与える影響が大きくなる恐れがある。また、同じ膜厚でも、ウエハサイズが大きくなると、反り量が大きくなる。したがって、大口径基板では、より膜厚を薄くする必要があるので、上記の問題がより顕著に現れるという課題が生じる。さらに、この方法では、反りを全く無くすことができないので、精密で微細な素子構造を作製する時、そのプロセスと歩留まりの向上をはかることができないという問題がある。　
　上記（２）のバッファ層に中間層を挿入する方法は、例えば、ＩｎＧａＮを中間層に用いた場合は電気的に活性であり、ＦＥＴ（電界効果トランジスタ）のように、横方向に電子を流す素子の場合、その特性に影響を与える恐れがある。また、上記（１）と同様に、この方法でも、反りを全く無くすことはできない。
【０００７】
　本発明の目的は、半導体材料薄膜の成長時において、基板の反り量を少なくするか、もしくは基板の反り量が無い状態の半導体材料薄膜の成長法を提案し、精密で微細な加工を要求される素子作製プロセスを可能とし、かつ素子作製プロセスの歩留まりの向上を図るものである。」
・「【００２４】
　〈実施例２〉
　図２（ａ）は、本発明の
ＳｉＣ基板上にＡｌＧａＮ／ＧａＮヘテロ構造を堆積した場合
　まず、比較例２〔図２（ｂ）〕に示すように、厚さ３００μｍのＳｉＣ基板６の表面上に、１００ｎｍのＡｌＮバッファ（緩衝）層５を堆積し、ＭＯＶＰＥにより１μｍのＧａＮ２を堆積した後、Ａｌ組成１０％から３０％の厚さ３０ｎｍのＡｌＧａＮ１ヘテロ構造を成長した。ＧａＮ２の格子定数、熱膨張係数は、ＳｉＣに比べ共に大きい。この構造では、特に、成長終了後の熱膨張係数に起因して、下に凸に２０μｍと大きく反った。　
　そこで、
本発明の実施例２
ＳｉＣ基板６の反り量を５μｍ程度に低減する
（ｃ）周知例３：特開２００４−１７９４５２号公報
・「【０００６】
【発明が解決しようとする課題】
上記のように、
ＧａＮ系化合物半導体のヘテロエピタキシャル成長
ＳｉＣ基板
ＧａＮの線膨張係数は５．５９×１０
−６
／Ｋ
ＳｉＣの線膨張係数は、４．１９×１０
−６
／Ｋ
層成長後のヘテロエピタキシャルウエーハを室温まで冷却する際に
該線膨張係数の差に起因した応力によりウェーハが大きく反ってしまうことがある
【０００７】
本発明の課題は、
基板とその上に成長するエピタキシャル層との間の線膨張係数の差が大きい場合にも
ウェーハの反り
を効果的に抑制できるヘテロエピタキシャルウエーハ
・「【０００９】
　上記本発明のヘテロエピタキシャルウエーハは、上記構造により、基板と素子層との間の線膨張係数差に起因した応力をバッファ層内に効果的に集中させるとともに、該バッファ層内へ転位を導入させることで、該応力の解放を図るものである。本発明におけるバッファ層について、以下に詳述する。」
・「【００２２】
　上記したように、本発明においては、
基板とその上にヘテロエピタキシャル成長にて形成される素子層との間の線膨張係数差が大きい場合にも、その線膨張係数差に起因した応力が残留する
ヘテロエピタキシャルウエーハの反り
を、効果的に抑制する
直径４インチ以上の単結晶基板上にヘテロエピタキシャル成長させる場合には、著しい反り変位
（ｄ）周知例４：Takeshi Tanaka, et. al., 4-inch GaN HEMT Epiwafers with less Wafer Bow，[online]，掲載日２００５年５月１５日，［平成２７年６月４日検索］，インターネットURL:www.csmantech.org/Digests/2005/2005papers/4.1.pdf
・「Abstract
  Feasibility study to reduce the bow of large diameter GaN HEMT epiwafers on sapphire substrates was performed. The warp of 4-inch GaN HEMT epiwafer including coalescence-promoted buffer layer by MOVPE was reduced to no more than 22.7 μm. Despite the thin buffer layers, high electron mobility of 1,457 cm2/Vs and 436.1 Ohm.sq. sheet resistance was achieved in the developed sample. Prevention of facet formation at the initial stage of the buffer process by applying high temperature coalescence-promoted growth is responsible for the decent electrical characteristics.」（第１ページ左欄第１〜１１行）
（「要約
　サファイア基板上の大直径GaN　HEMTエピウェーハのボーを低減させるための実現可能性に関する事前研究がなされた。ＭＯＶＰＥによる合わせて促進されたバッファ層を含む４インチＧａＮ　ＨＥＭＴエピウェーハのワープはわずか２２．７μｍまで低減された。薄いバッファ層にもかかわらず、１，４５７ｃｍ２／Ｖｓの高い電子移動度及び４３６．１オーム自乗シート抵抗が、開発されたサンプルで達成された。適正な電気特性は、高温での合体促進成長が適用されるバッファプロセスの初期の段階で、ファセット形成が阻止されることのおかげである。」）
・「INTRODUCTION
  GaN HEMT, as the next generation RF power devices, receives much attention in compound semiconductor industry because of its excellent high power handling capability in high frequency operation [1-2]. To mass-produce GaN HEMT devices using existent GaAs conventional process lines, 
4-inchs or larger wafer diameter is favorable
the problem of wafer bow, which originates from the difference in thermal expansion coefficient between GaN epitaxial layer and sapphire or SiC substrate, becomes much more serious in larger diameter wafers
　…（略）…
  In this paper, we describe optimization in MOVPE growth condition for the initial stage of high temperature nitride buffer growth after nucleation. 
Achievement in the bow reduction
of
4-inch GaN HEMT epiwafers will be reported also
（序論
　次世代ＲＦパワーデバイスとして、ＧａＮ　ＨＥＭＴは、高周波動作におけるその優れた高パワーでの取扱いの可能性があるため、化合物半導体産業において、大きく注目されている[1-2]。既存のＧａＡｓの常とう的なプロセスラインを用いてＧａＮ　ＨＥＭＴデバイスを大量生産するためには、
４インチまたはより大きなウェハ直径が望ましい
ＧａＮエピタキシャル層とサファイアまたはＳｉＣ基板との間の熱膨張係数の相違に起因するウェハのボーの問題は、より大きな直径のウェハにおいてずっとより大きく深刻となる
…（略）…
　このペーパーでは、核形成後の高温窒化物バッファ成長の初期段階に関するＭＯＶＰＥ成長条件の最適化について述べる。３インチと
４インチのＧａＮ　ＨＥＭＴエピウェハのボーの減少の達成
も報告される
・「EXPERIMENTAL
  
The bow of GaN epiwafer
　…（略）… Epi-ready single-side polished c-plane sapphire of 3-inch and 4-inch diameter were used as substrates. 
Epiwafers
on 4-inch substrates were prepared for bow
The bow of the wafers was characterized with Corning Tropel FM200Wafer system
（「実験
　層の厚みの関数としての、サファイア基板上のＧａＮエピウェハのボーが、…（略）…計算された。…（略）…
　…（略）…事前エピの片側研磨された３インチと４インチ直径のｃ軸サファイが基板として使用された。３インチ基板上の０．８μｍ、１．３μｍ及び２．μｍのバッファ層、並びに
４インチ基板上の
エピウェハは、ボー
のために準備された
ウェハのボーは、Ｃｏｒｎｉｎｇ　Ｔｒｏｐｅｌ　ＦＭ２００Ｗａｆｅｒ　ｓｙｓｔｅｍで特徴付けられた
・「
The wafer bow of 4-inch GaN HEMT
Actual wafer bow was 22.7 μm
（「１μｍバッファ厚みの
４インチＧａＮ　ＨＥＭＴのウェハのボー
実際のウェハのボーは２２．７μｍであり
・「CONCLUSIONS
  In summary（合議体注：「summery」は誤記と認定した。）, we made structural and compositional modification on high temperature nitride buffer layers in MOVPE grown 
GaN HEMT epiwafers so that we could achieve
less bow
on large diamers
realized no more than 22.7 μm wafer bow
on 4-inch GaN HEMT epiwafer
（「結論
　要約すると、
大直径で、より小さなボー
を達成しうるために
ＧａＮ　ＨＥＭＴエピウェハ
４インチＧａＮ　ＨＥＭＴエピウェハにおいて、
たった２２．７μｍのウェハのボー
が達成された
イ　また、炭化シリコン基板またはサファイア基板上のＩＩＩ族窒化物層を備える半導体構造において、ウェハの反りやひずみを低減する手段として、エピタキシャル層の厚さ、原料物質、圧力、ＩＩＩ−Ｖ比等の成長条件、及び核を利用して成長する際の核形成条件の制御などを調整することも、例えば、上記周知例４及び下記周知例５〜８に記載されている。
（ａ）周知例５：国際公開ＷＯ２００４／０１５７４９号
 ・「For example, in certain embodiments of the present invention a semi- insulating A1N layer is deposited at high temperature (e.g. 1000 C) 
on a semi- insulating SiC substrate
a semi-insulating Al
x
Ga
1-x
N layer (x〜0.2)
to provide a mismatch layer 20
The growth conditions (such as temperature, pressure, V/III ratio, growth rate, thickness, etc.) are adjusted to ensure that the AlGaN is not
strained
the AlGaN will initially begin growth in a three-dimensional mode with a relatively low density of nuclei
（「例えば、本発明のある実施形態では、
半絶縁性ＳｉＣ基板上に
半絶縁性Ａｌ
ｘ
Ｇａ
１−ｘ
Ｎ層（ｘ≒０．２）を
堆積させて不整合層２０を形成する
ＡｌＧａＮが
歪むことがないように、成長条件（温度、圧力、Ｖ／ＩＩＩ比、成長速度、厚さなど）を調整する
最初にＡｌＧａＮが比較的低い核密度
で３次元的に成長し始めるのがよい
（ｂ）周知例６：特開２００２−３５９２５５号公報（上記引用例３）
・「【００１８】
【発明の実施の形態】以下、本発明を発明の実施の形態に即して詳細に説明する。本発明の半導体素子においては、抵抗率が１×１０５Ωｃｍ未満の
導電性ＳｉＣ基材を用いることが必要
【００１９】なお、本発明によれば、以下に示す下地層の効果によって、抵抗率が１×１０２Ωｃｍ以下の導電性ＳｉＣ基材であっても好適に用いることができる。
【００２０】また、本発明の半導体素子においては、特に電子デバイスとして用いた場合に、上述した導電性ＳｉＣ基材を用いることによって生じる高周波特性の劣化を抑制すべく、高い絶縁性を有する、Ａｌ含有の窒化物半導体からなる下地層を前記導電性ＳｉＣ基材上に形成することが必要である。
【００２１】前記導電性ＳｉＣ基材に対する前記下地層の絶縁性をより効果的に発揮させるためには、前記下地層の厚さが０．５μｍ以上であることが好ましく、さらには２μｍ以上であることが好ましい。
【００２２】なお、
前記下地層の厚さの上限
半導体素子全体に生じる応力を低減して反り量を抑制
…（略）…
【００２９】また、上述したように、高結晶性の窒化物半導体からなる下地層及び高結晶性の窒化物半導体層群を具える本発明の半導体素子においては、
その反り量が５ｃｍ当たり１００μｍ以下にまで低減される
・「【００４１】
【実施例】（実施例１）２インチ径で、厚さが３３０μmである導電性ＳｉＣ基材（抵抗率：０．０５Ω・ｃｍ）を適当な薬液で前処理した後、ＭＯＣＶＤ装置の中に設置した。ＭＯＣＶＤ装置には、ガス系としてＮＨ3系、ＴＭＡ、ＴＭＧ、ＳｉＨ4が取り付けてある。圧力を１５Ｔｏｒｒに設定した後、
Ｈ
2
を流速３ｍ／ｓｅｃで流しながら、基材を１２００℃まで昇温
ＴＭＡとＮＨ
3
とを供給ガスモル比が４５０対１となるようにして供給
【００４２】次いで、
圧力を１００Ｔｏｒｒに設定し、基材温度を１０５０℃に設定
ＴＭＧ、及びＮＨ
３
を全ガス平均流速１．５ｍ／ｓｅｃで流し
ＮＨ
３
及びＴＭＧの供給ガスモル比は、１５００対１となるようにした
（ｃ）周知例７：特開２０００−８２６７１号公報（上記引用例４）
・「【０００４】この窒化物系III-Ｖ族化合物半導体を用いて発光ダイオード，半導体レーザ，ＦＥＴなどを製造する場合には、
サファイア基板
炭化珪素基板などの基板上に
窒化物系III-Ｖ族化合物半導体をヘテロエピタキシャル成長
・「【００３２】〔具体例１〕この場合、例えば横型反応管を持つ成長装置を用いた。ＧａＮ系の成長を行うＣ面サファイア基板２を、反応管内において、図４に温度プログラミング図を示すように、基板表面を昇温し、まず、水素ガス雰囲気中で、例えば１０５０℃でサーマルクリーニングする。次に、基板温度を５６０℃まで降温し、例えば厚さ３０ｎｍ低温ＧａＮバッファ層３を成膜した。
Ｖ族原料としてはＮＨ
3 
を、 III族元素としてはＴＭＧａを用いた
１０００℃
ＴＭＧａの供給を再開
厚さ１．５μｍのＧａＮ層４
【００３３】上述の各ＧａＮ層の
成長圧力は、７００Torr
Ｖ／ III供給モル比）を８５００〜１７０００
【００３４】図５より、Ｖ／ III供給モル比が高くなるにつれ、格子定数ａは小さくなり、格子定数ｃは大きくなることがわかる。これは、Ｖ／ III供給モル比が高いほど、成長時に、窒素サイトに関連した欠陥が導入されにくくなり、格子の熱歪みが緩和されにくくなっていると考えられる。ここで、成長温度において、窒素原子の飽和蒸気圧が高く、結晶からの窒素原子が脱離しやすいことが背景としてある。
【００３５】このように、
Ｖ／ III供給モル比を大きくするほど
ＴＭＧａの供給量を小さくするほど、熱歪みの緩和は起こりにくくなる
【００３６】また、ＧａＮの成長圧力の選定によって、目的とする格子定数ａを得ることができる。次に、この場合について説明する。
【００３７】〔具体例２〕この例においても、具体例１と同様のＧａＮの成長を行った。しかしながら、この場合、高い成長圧力についても行うことから、高耐圧の反応管構成、すなわち図６に示すように、高耐圧の外囲管７１内に、例えば高周波コイル７３による加熱手段を有する反応管７２が配置されて成る。外囲管７１には、圧力調整手段７４を介して圧力調整用のガス、例えばＮ2 ，あるいはＨ2 が供給されるガス導入部７５と、圧力調整手段７６が設けられて除害装置にガスの排出がなされるガス排出部７７が設けられる。一方、反応管７２においても、圧力調整手段７８が設けられた、原料ガスおよびキャリアガスが導入されるガス導入部７９が一端に設けられ、他端が、外囲管７１内に開放されたガス導出部８０が設けられた構成を有する。
【００３８】そして、反応管７２内のサセプタ８１上にＣ面サファイア基板２を配置し、
Ｖ／ III供給モル比が１２０００
成長圧力を２５０Torr〜１２１６Torr
ＧａＮの成長層の厚さは、１．５μｍ〜２．５μｍ
成長圧力が高いほど格子の熱歪みが緩和されにくくなっている
（ｄ）周知例８：特開２００２−３３４８４３号公報（上記引用例５）
・「【００２６】本発明の一実施形態による半導体素子用基板は、図１（ｂ）に示すように、ベース基板１上にGaNバッファ層２、GaN膜３、ピンホールＰを有する絶縁膜４および
ピンホールＰに露出するGaN膜３を成長の核として結晶成長して形成されたGaN層５
【００２７】なお、ここでピンホールＰは、その最大幅が１μｍ以下、104〜109/ｃｍ2、好ましくは104〜106/ｃｍ2の密度となるようにする。
【００２８】ピンホールを備えた絶縁膜４をマスクとする選択横成長によりGaN層５を形成することにより、従来と比較して
成長核形成密度を低減することができる
成長核形成密度を低減することにより
基板との熱膨張係数の差に起因する歪
・「【００３２】
ベース基板１としては、サファイア、SiC
ウ　他方、ウェハの反りやひずみの指標として、自然状態で保持したウェハの中央部での基準面からの偏差をあらわす量である「ボー(bow)」や、ウェハ中央部での基準面からの最大値と最小値の差（最大値から最小値までの距離）をあらわす量である「ワープ（warp）」を用いることは、例えば、下記周知例９〜１１にはボーとワープを測定する装置が記載されており、下記参考文献には、２０００年７月に「簡単なボー／ワープ測定システムが開発された」ことが記載されているように、周知・慣用技術であり、また、上記周知例４には、４インチＧａＮエピウェハのボーを測定することも記載されている。
（ｅ）周知例９：KLA Tencor, Wafercheck 7200, Multi-function, wafer shape measurements and characterization，[online]，掲載日２００１年２月１日，［平成２７年６月４日検索］，インターネットURL:URL:http://www.kla-tencor.com/Certified-Used-Equipment/wafercheck7200.html
・「Modular Configuration
Different configurations of WaferCheck 7200 wafer thickness measurement and characterization systems are available to …（略）… 
Wafer thickness and flatness sorters offer measurement and sorting capability in the intermediate stages of silicon wafer production. For polished wafer inspection and incoming quality control, the 7200E system allows state-of-the-art wafer shape measurements. Wafer thickness, flatness, 
bow and warp are measured
（「モジュールの構成
ウェーハチェック７２００のウェーハ厚さ測定及び特性システムの別の構成は、…（略）…を可能とする。
ウェーハの厚みと平坦性の選別は、シリコンウェーハ生産の中間段階における測定及び選別の許容を提供する。研かれたウェーハの検査及び生じる品質制御のために、７２００Ｅシステムは最新のウェーハ形状測定を可能とする。
ウェーハの
ボー及びワープが
測定される
（ｈ）周知例１０：Micro Sence,spotilight，[online]，掲載日２００３年３月１日，［平成２７年６月４日検索］，インターネットURL: http://www.microsense.net/
・「Spotlight
The MicroSense 
UltraMap C200A
The system measures critical substrate parameters including
Bow, Warp
UltraMap C200
（「スポットライト
ＭｉｃｒｏＳｅｎｓｅ　
ＵｌｔｒａＭａｐ　Ｃ２００Ａ
そのシステムは
ボー、ワープ
を含む重要な基板パラメータを測定する
ＵｌｔｒａＭａｐ　Ｃ２００
（ｉ）周知例１１：ウェーハソーティングシステム Wafer Soriting System，[online]，掲載日２００４年８月１日，［平成２７年６月４日検索］，インターネットURL:http://www.kobelcokaken.co.jp/leo/english/item/sbw/main.html
・「Free selection of measurement plane and reference plane
Measurement plane can be selected from either of the wafer back side, thickness center and front side. Reference plane for bow and warp calculation can be selected from either of the wafer back side and thickness center. 
Multiple measurement items
Bow, warp,
can be measured
（「測定面と参照面の自由な選択
測定面はウェーハの裏側、厚みの中心及び表側のいずれかから選択されうる。ボーとワープ計算のための参照面は、ウェーハの裏側及び厚み中心から選択されうる。
多数の測定アイテム
ボー、ワープ
が測定可能である
 
（ｊ）参考文献：株式会社コベルコ科研，「Business OverView」，[online]，［平成２７年６月４日検索］，インターネットhttp://www.kobelcokaken.co.jp/leo/en/company/
・「ＬＥＯ部門の歴史
…（略）…
2000.07　Simple Bow/Warp measureing system was developed,」
エ　引用発明は、「反り発生の抑制効果がもたらせられた」ものであるから、引用発明において、「反りの発生の抑制効果」をもたらすための手段として、上記「イ」に記載のような手段を用いて調整することは、当業者であれば適宜なし得たことであり、その際に、「反り」の指標として、「ボー」を用いること、すなわち、「ＳｉＣ単結晶基板１およびバッファ層２並びに素子層３」を所定の数値範囲の「ボー」を有しているものとすることは当業者であれば当然に想到し得たことである。
オ　そして、「ボー」をどのような数値範囲とするかは、形成するＩＩＩ族窒化物層の用途、例えば、ＨＥＭＴ用であるとか等に応じて当業者が適宜選択し得る設計的事項であり、４インチＧａＮウェハの「ボー」を「１００ミクロン未満」の範囲の値とすることも、例えば、上記周知例４に記載されているように、当業者において周知である。
　一方、本願の明細書及び図面を精査しても、本願発明において「該炭化シリコンウェハおよび該ＩＩＩ族窒化物層」が有する「ボー」の数値範囲の上限を「１００ミクロン未満」としたことにより格別の効果が生じているとは認められないから、「１００ミクロン」という上限値に臨界的意義は認められない。
　したがって、引用発明において、「ＳｉＣ単結晶基板１およびバッファ層２並びに素子層３」の「ボー」の数値範囲を、「１００ミクロン未満」とすることは、当業者であれば適宜なし得たことである。
 
カ　以上から、引用発明において、周知技術を勘案することにより、「該炭化シリコンウェハおよび該ＩＩＩ族窒化物層」を「１００ミクロン未満のボーを有して」いるものとすることは、当業者が容易になし得たことである。
 
　よって、相違点２も当業者が容易になし得た範囲に含まれる程度のものである。
（３）判断についてのまとめ
　以上検討したとおり、相違点１及び相違点２は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、本願発明は、引用発明及び周知の技術事項に基づいて当業者が容易に発明をすることができたものである。 
 
７　むすび
　以上のとおり、本願発明は、引用発明及び周知の技術事項に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願は、請求項１〜６、８〜１６に係る発明について検討するまでもなく、当審で通知した上記拒絶の理由によって拒絶をすべきものである。
 
　よって、結論のとおり審決する。