(57)【要約】  半導体デバイスを作る方法は、下位層の上にシード材を備える第１の層を形成することと、シード材とは異なる犠牲材を備える第２の層を第１の層の上に形成することと、第１の層および第２の層を複数の分離したフィーチャとなるようにパターニングすることと、複数の分離したフィーチャの間に絶縁充填材を形成することと、絶縁充填材の中に複数の開口部を形成して、複数の開口部の中でシード材を露出させるため、分離したフィーチャから犠牲材を除去することと、複数の開口部の中で露出されたシード材の上に半導体材を成長させることと、を含む。
2012533885.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスを作る方法であって、
下位層の上にシード材を備える第１の層を形成するステップと、
前記シード材とは異なる犠牲材を備える第２の層を前記第１の層の上に形成するステップと、
犠牲材部分の下に位置するシード材部分を少なくとも各々備える複数の分離したフィーチャとなるように前記第１の層および前記第２の層をパターニングするステップと、
複数の分離したフィーチャの間に絶縁充填材を形成するステップと、
前記絶縁充填材の中に複数の開口部を形成して、複数の開口部の中でシード材部分を露出させるため、前記分離したフィーチャから前記犠牲材部分を除去するステップと、
複数の開口部の中で露出されたシード材の上に半導体材を成長させるステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記シード材は、金属シリサイドを備える方法。
【請求項３】
請求項１記載の方法において、
前記シード材は、第１の導電形の半導体材を備え、
前記半導体材を成長させるステップは、真性半導体材または第２の導電形の半導体材を選択的に成長させることを含む方法。
【請求項４】
請求項１記載の方法において、
前記シード材と前記半導体材は、Ｓｉ、Ｇｅ、またはＳｉ−Ｇｅ合金を各々備える方法。
【請求項５】
請求項１記載の方法において、
前記犠牲材は、アモルファスカーボン、窒化シリコン、またはＧｅを備え、
前記絶縁充填材は、無機絶縁材を備える方法。
【請求項６】
請求項１記載の方法において、
前記複数の分離したフィーチャの間に絶縁充填材を形成するステップの前に、複数の分離したフィーチャの上にライナーを形成するステップをさらに含む方法。
【請求項７】
請求項１記載の方法において、
複数の分離したフィーチャの各々は、柱またはレールを備える方法。
【請求項８】
請求項１記載の方法において、
複数の分離したフィーチャの各々は、円筒形の柱を備え、
前記半導体デバイスは、ダイオードを備える方法。
【請求項９】
複数のダイオードを作る方法であって、
下位層の上にシード材を備える第１の層を形成するステップと、
前記第１の層の上に犠牲材を備える第２の層を形成するステップと、
犠牲材部分の下に位置するシード材部分を各々備える複数の柱となるように前記第１の層および前記第２の層をパターニングするステップと、
複数の柱の間に絶縁充填材を形成するステップと、
前記絶縁充填材の中に複数の開口部を形成して、複数の開口部の中で複数の柱のシード材を露出させるため、複数の柱の犠牲材部分を除去するステップと、
複数のダイオードを形成するため、複数の開口部の中で露出されたシード材の上に半導体材を成長させるステップと、
を含む方法。
【請求項１０】
請求項９記載の方法において、
前記シード材は、金属シリサイドを備える方法。
【請求項１１】
請求項９記載の方法において、
前記シード材と前記半導体材は、Ｓｉ、Ｇｅ、またはＳｉ−Ｇｅ合金を備える方法。
【請求項１２】
請求項９記載の方法において、
前記犠牲材は、アモルファスカーボン、窒化シリコン、またはＧｅを備え、
前記絶縁充填材は、無機絶縁材を備える方法。
【請求項１３】
請求項９記載の方法において、
前記複数の柱の間に絶縁充填材を形成するステップの前に、複数の柱の上にライナーを形成するステップをさらに備える方法。
【請求項１４】
請求項９記載の方法において、
前記シード材は、複数のダイオードの下部分をなす第１の導電形の半導体材を備え、
前記半導体材を成長させるステップは、複数のダイオードの真性部分を形成するため、複数の開口部の中で前記シード材の上に真性半導体材を選択的に成長させることを含む方法。
【請求項１５】
請求項１４記載の方法において、
複数の開口部の中で前記真性半導体部分の上に複数のダイオードの上部分を形成するステップをさらに備え、
前記上部分、前記第１の導電形とは異なる第２の導電形の半導体材を備え、
前記上部分を形成するステップは、前記第２の導電形の半導体を非選択的に堆積させるかまたは選択的に成長させることを含む方法。
【請求項１６】
請求項１４記載の方法において、
複数のダイオードの上部分を形成するため、前記真性半導体部分の上部にドーパントを注入するステップをさらに含み、
前記上部分は、前記第１の導電形とは異なる第２の導電形の半導体材を備える方法。
【請求項１７】
請求項９記載の方法において、
前記半導体材を成長させるステップは、複数のダイオードの下部分を形成するため、複数の開口部の中で前記シード材の上に第１の導電形の半導体材を選択的に成長させることを含む方法。
【請求項１８】
請求項１７記載の方法において、
複数の開口部の中で複数のダイオードの下部分の上に複数のダイオードの真性部分を選択的に成長させるかまたは非選択的に堆積させるステップと、
前記第１の導電形とは異なる第２の導電形の半導体材を備える複数のダイオードの上部分を形成するため、複数のダイオードの真性半導体部分の上部にドーパントを注入するステップと、
をさらに含む方法。
【請求項１９】
請求項１７記載の方法において、
複数の開口部の中で複数のダイオードの下部分の上に複数のダイオードの上部分を形成するステップをさらに含み、
前記上部分は、前記第１の導電形とは異なる第２の導電形の半導体材を備え、
前記上部分を形成するステップは、前記第２の導電形の半導体を非選択的に堆積させるかまたは選択的に成長させるステップと、
を含む方法。
【請求項２０】
請求項１９記載の方法において、
前記上部分を形成するステップの前に、複数の開口部の中で複数のダイオードの下部分の上に複数のダイオードの真性部分を形成するステップをさらに含み、前記真性部分を形成するステップは、真性半導体を非選択的に堆積させるかまたは選択的に成長させる方法。
【請求項２１】
不揮発性メモリデバイスを作る方法であって、
不揮発性メモリセルの複数の記憶素子を形成するステップと、
犠牲材部分の下に位置するシード材部分を各々備える複数の柱を形成するステップと、  複数の柱の上にライナーを形成するステップと、
複数の柱の間に絶縁充填材を形成するステップと、
前記絶縁充填材の中に複数の開口部を形成して、複数の開口部の中で複数の柱のシード材部分を露出させるため、複数の柱の犠牲材部分を除去するステップと、
複数の開口部の中で複数のダイオードステアリング素子を形成するステップと、
を含む方法。
【請求項２２】
請求項２１記載の方法において、
複数のダイオードステアリング素子の各々は、下部分と下部分の上に位置する上部分とを少なくとも備え、
複数の記憶素子の各々は、アンチヒューズ、ヒューズ、金属酸化物メモリ、スイッチャブル複合金属酸化物、カーボンナノチューブメモリ、グラフェン抵抗スイッチャブル材料、カーボン抵抗スイッチャブル材料、相変化材料メモリ、導電性ブリッジ素子、またはスイッチャブルポリマーメモリからなるグループから選ばれ、
各不揮発性メモリセルにおいて、前記記憶素子は、前記ダイオードステアリング素子の上、またはダイオードステアリング素子の下、または複数のダイオードステアリング素子の各々の下部分と上部分との間に位置する方法。
【請求項２３】
請求項２１記載の方法において、
前記複数の開口部の中で複数のダイオードステアリング素子を形成するステップは、複数のダイオードステアリング素子の下部分を形成するため、複数の開口部の中で前記シード材部分の上に第１の導電形の半導体材を選択的に成長させることを含む方法。
【請求項２４】
請求項２３記載の方法において、
前記複数の開口部の中で複数のダイオードステアリング素子を形成するステップは、
複数の開口部の中で複数のダイオードステアリング素子の下部分の上に複数のダイオードステアリング素子の真性部分を形成するため、真性半導体を非選択的に堆積させるかまたは選択的に成長させることと、
前記第１の導電形とは異なる第２の導電形の半導体材を備える複数のダイオードステアリング素子の上部分を形成するため、前記真性半導体部分の上部にドーパントを注入することと、
をさらに含む方法。
【請求項２５】
請求項２３記載の方法において、
前記複数の開口部の中で複数のダイオードステアリング素子を形成するステップは、複数の開口部の中で複数のダイオードステアリング素子の下部分の上に複数のダイオードステアリング素子の上部分を形成するため、前記第１の導電形とは異なる第２の導電形の半導体を非選択的に堆積させるかまたは選択的に成長させることをさらに含む方法。
【請求項２６】
請求項２５記載の方法において、
前記複数の開口部の中で複数のダイオードステアリング素子を形成するステップは、前記複数のダイオードステアリング素子の上部分を形成するステップの前に、複数のダイオードステアリング素子の下部分の上に複数のダイオードステアリング素子の真性部分を形成するため、複数の開口部の中で真性半導体を選択的に成長させることをさらに含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には半導体デバイス加工の分野に関し、具体的には不揮発性メモリデバイスを作る方法に関する。
【背景技術】
【０００２】
本願明細書において参照により援用されている２００４年９月２９日に出願されたHernerらの米国特許出願第１０／９５５，５４９号（米国特許出願公開第２００５／００５２９１５号に対応する）（特許文献１）に記載された三次元メモリアレイでは、メモリセルのデータ状態が柱形半導体接合ダイオードの多結晶半導体材料の抵抗状態に蓄積される。かかる柱状ダイオードデバイスの製造には減法が使用される。この方法は、１つ以上のシリコン、ゲルマニウム、またはその他の半導体材層を堆積させることを含む。その後、堆積された半導体層をエッチングすることで半導体柱を得る。柱のエッチングにはハードマスクとしてＳｉＯ2 層を使用でき、これは後ほど除去できる。次に、柱の間および上にＳｉＯ2 またはその他の間隙充填誘電材を堆積させる。その後、化学機械研磨（ＣＭＰ）またはエッチバックステップを行って柱の上面で間隙充填誘電体を平坦化する。
【０００３】
減法柱製造工程のさらなる詳細については、２００４年１２月１７日に出願されたHernerらの「Non-volatile Memory Cell Comprising a Reduced Height Vertical Diode 」という米国特許出願第１１／０１５，８２４号（特許文献２）と、２００７年７月２５日に出願された米国特許出願第１１／８１９，０７８号（特許文献３）とを参照されたい。ただし、減法では、エッチングマスクとして使用される薄く柔らかいフォトレジストにより半導体柱の高さが制限されることがある。フォトレジストマスク材は半導体材より遅い速度でエッチングされるが、とにかくエッチングされ、半導体材のエッチングが完了するときにはある程度のマスク材が残らなければならない。柱エッチング後の酸化物間隙充填ステップは、柱間の開口部の縦横比が増す場合、および／または間隙充填層のＣＭＰ工程またはエッチバックにより堆積された半導体材のかなりの厚みが除去される場合に、処理課題を投げかける。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００５／００５２９１５号
【特許文献２】米国特許出願第１１／０１５，８２４号
【特許文献３】米国特許出願第１１／８１９，０７８号
【特許文献４】米国特許出願公開第２００６／０２９２３０１号
【特許文献５】米国特許出願第１２／００７，７８１号
【特許文献６】米国特許出願公開第２００５／００５２９１５号
【特許文献７】米国特許出願公開第２００７／０１６４３０９号
【特許文献８】米国特許第５，９１５，１６７号
【発明の概要】
【０００５】
本発明の一実施形態は半導体デバイスを作る方法を提供し、この方法は、下位層の上にシード材を備える第１の層を形成することと、シード材とは異なる犠牲材を備える第２の層を第１の層の上に形成することと、第１の層および第２の層を複数の分離したフィーチャとなるようにパターニングすることと、複数の分離したフィーチャの間に絶縁充填材を形成することと、絶縁充填材の中に複数の開口部を形成して、複数の開口部の中でシード材を露出させるため、分離したフィーチャから犠牲材を除去することと、複数の開口部の中で露出されたシード材の上に半導体材を成長させることと、を含む。
【０００６】
本発明の別の実施形態は複数のダイオードを作る方法を提供し、この方法は、下位層の上にシード材を備える第１の層を形成することと、第１の層の上に犠牲材を備える第２の層を形成することと、犠牲材部分の下に位置するシード材部分を各々備える複数の柱となるように第１の層および第２の層をパターニングすることと、複数の柱の間に絶縁充填材を形成することと、絶縁充填材の中に複数の開口部を形成して、複数の開口部の中で複数の柱のシード材部分を露出させるため、複数の柱の犠牲材部分を除去することと、複数のダイオードを形成するため、複数の開口部の中で露出されたシード材部分の上に半導体材を成長させることと、を含む。
【０００７】
本発明の別の実施形態は不揮発性メモリデバイスを作る方法を提供し、この方法は、不揮発性メモリセルの複数の記憶素子を形成することと、犠牲材部分の下に位置するシード材部分を各々備える複数の柱を形成することと、複数の柱の上にライナーを形成することと、複数の柱の間に絶縁充填材を形成することと、絶縁充填材の中に複数の開口部を形成して、複数の開口部の中で複数の柱のシード材部分を露出させるため、複数の柱の犠牲材部分を除去することと、複数の開口部の中に複数のダイオードステアリング素子を形成することと、を含む。
【図面の簡単な説明】
【０００８】
【図１ａ】本発明の一実施形態により半導体デバイスを形成する段階を示す垂直断面図である。
【図１ｂ】本発明の一実施形態により半導体デバイスを形成する段階を示す垂直断面図である。
【図１ｃ】本発明の一実施形態により半導体デバイスを形成する段階を示す垂直断面図である。
【図１ｄ】本発明の一実施形態により半導体デバイスを形成する段階を示す垂直断面図である。
【図１ｅ】本発明の一実施形態により半導体デバイスを形成する段階を示す垂直断面図である。
【図２ａ】本発明のいくつかの実施形態のダイオードの構造を概略的に示す。
【図２ｂ】本発明のいくつかの実施形態のダイオードの構造を概略的に示す。
【図３ａ】本発明の一実施形態により半導体デバイスを形成する段階を示す垂直断面図である。
【図３ｂ】本発明の一実施形態により半導体デバイスを形成する段階を示す垂直断面図である。
【図３ｃ】本発明の一実施形態により半導体デバイスを形成する段階を示す垂直断面図である。
【図４】本発明の一実施形態により完成した不揮発性メモリデバイスの三次元図である。
【図５】本発明の一非限定例により半導体デバイスを形成する段階の断面ＳＥＭ画像である。
【図６】本発明の一非限定例により半導体デバイスを形成する段階の断面ＳＥＭ画像である。
【図７】本発明の一非限定例により半導体デバイスを形成する段階の断面ＳＥＭ画像である。
【図８】本発明の一非限定例により半導体デバイスを形成する段階の断面ＳＥＭ画像である。
【発明を実施するための形態】
【０００９】
本発明の一実施形態は半導体デバイスを作る方法を提供し、この方法は、下位層の上にシード材を備える第１の層を形成することと、シード材とは異なる犠牲材を備える第２の層を第１の層の上に形成することと、第１の層および第２の層を複数の分離したフィーチャとなるようにパターニングすることと、複数の分離したフィーチャの間に絶縁充填材を形成することと、絶縁充填材の中に複数の開口部を形成して、複数の開口部の中でシード材を露出させるため、分離したフィーチャから犠牲材を除去することと、複数の開口部の中で露出されたシード材の上に半導体材を成長させることと、を含む。
【００１０】
いくつかの実施形態において、半導体デバイスは複数の開口部の中に形成された複数のダイオードを備える。いくつかの実施形態において、複数のダイオードは柱形であってよい。ダイオードの各々は、少なくとも第１の導電形（例えば、ｎ形）半導体材と、第２の導電形半導体材の上に位置する第２の導電形（例えば、ｐ形）半導体材とを備える。いくつかの実施形態において、ダイオードの向きは逆であってもよい。オプションとして、ダイオードは、第１の導電形半導体材と第２の導電形半導体材との間に位置する真性半導体材を備えてもよい。
【００１１】
半導体デバイスは、複数の記憶素子と複数のダイオードステアリング素子とを備える不揮発性メモリデバイスであってもよい。各記憶素子は、対応するダイオードステアリング素子の下または上に形成される。あるいは、記憶素子は、ダイオードの下部分（例えば、第１の導電形半導体材）と上部分（例えば、第２の導電形半導体材）との間に形成されてもよい。
【００１２】
選択的堆積法を使用し柱状デバイスを形成する好適な方法を図１ａ〜１ｄに示す。
図１ａを参照すると、基板２１０の上には下位層２００が形成されている。基板は、単結晶シリコン、シリコンゲルマニウムまたはシリコン・ゲルマニウム・カーボン等のＩＶ−ＩＶ化合物、ＩＩＩ−Ｖ化合物、ＩＩ−ＶＩ化合物、かかる基板上のエピタキシャル層などの当該技術分野で公知の何らかの半導体基板でもよく、あるいはガラス、プラスチック、金属、またはセラミック基板などの半導体または非半導体材でもよい。基板上には、メモリデバイスのためのドライバ回路などの集積回路を製作できる。下位層２００の下には絶縁層（図示せず）が形成されるのが望ましい。
【００１３】
いくつかの実施形態において、下位層２００は、複数の底部電極２０４と、底部電極２０４を分離する絶縁材２０８とを備えてもよい。タングステンおよび／またはアルミニウム、タンタル、チタン、銅、コバルト、またはこれらの合金を含む他の材料などの当該技術分野で公知の何らかの導電材が使用されてもよい。いくつかの実施形態において、底部電極２０４はさらに、導電材の上／下に接着層を備えてよい。例えば、底部電極２０４は、導電材からなるスタック、例えばＴｉ（下）／Ａｌ／ＴｉＮ（上）、またはＴｉ／ＴｉＮ／Ａｌ／ＴｉＮ、またはＴｉ／Ａｌ／ＴｉＷ、またはこれらの材料の組み合わせを備えてもよい。好適な実施形態において、底部電極２０４は実質的に平行で実質的に同一平面上にあるレールであってもよい。
【００１４】
次に、酸化シリコン、窒化シリコン、または酸窒化シリコンなどの絶縁材２０８を底部電極２０４の上および間に形成でき、その後、底部電極２０４の上面をストップとして使用してＣＭＰまたはエッチバックステップを行う。
下位層２００の上には第１の層５００が形成されてもよい。第１の層５００は、ＩＶ族半導体材料を成長させるＳｉ、Ｇｅ、Ｓｉ−Ｇｅ合金、または金属シリサイドなどの何らかの適当なシード材からなるシード層５１１を備えてもよい。ＩＩＩ−Ｖ、ＩＩ−ＶＩなどの半導体を成長させるために他のシード材が使用されてもよい。シード層５１１の厚みは約２０〜５０ｎｍであってもよい。
【００１５】
いくつかの実施形態において、第１の層５００はさらに、シード層５１１の下に形成されたストレージ材スタック５１８を備えてもよい。ストレージ材スタック５１８は、２つの導電（例えば、ＴｉＮ）層５２０および５２１の間にストレージ材層５１９を備える金属−絶縁体−金属タイプのスタックを備えてもよい。抵抗スイッチング材料層５１９は、アンチヒューズ（すなわち、アンチヒューズ誘電体）、ヒューズ、ポリシリコンメモリ効果材料、金属酸化物（酸化ニッケル、ペロブスカイト材など）、カーボンナノチューブ（単壁ナノチューブ、多壁ナノチューブ、または単壁および多壁ナノチューブの組み合わせ）、アモルファスカーボン、多結晶カーボン、グラフェン抵抗スイッチング材料、相変化材料、スイッチャブル複合金属酸化物、導電性ブリッジ素子、スイッチャブルポリマーなどの何らかの適当な材料を備えてもよい。いくつかの実施形態において、導電層５２０および／または導電層５２１は任意に省くことができる。
【００１６】
その後、第１の層５００の上には第２の層６００が形成されてもよい。第２の層６００は、アモルファスカーボン、窒化シリコン、ゲルマニウムなどの何らかの適当な犠牲材からなる犠牲層６１２を備えてもよい。有機材料または感光性（例えば、フォトレジスト）材料などの他の犠牲材が使用されてもよい。第２の層６００はさらに、図１ａに見られるように、犠牲層６１２上に形成されたハードマスク層６１４を備えてもよい。ハードマスク層６１４は、１つ以上の適当なハードマスクおよび／または反射防止材、例えば酸化シリコン、窒化シリコン等を備えてもよい。いくつかの実施形態において、ハードマスク層６１４は任意に省くことができる。
【００１７】
最後に、オプションのハードマスク層６１４の上（あるいはハードマスク層６１４が省かれる場合は犠牲層６１２の上）に、フォトレジストまたは類似の感光性材料のフィーチャ６０６が形成され、図１ａに見られる構造となる。犠牲層６１２が感光性ならば、フィーチャ６０６とハードマスク層６１４は省くことができる。この実施形態において、感光性の犠牲層６１２は、（層６１４がフォトレジストである場合には）放射により、あるいは（層６１４が電子ビーム感応性レジストである場合には）電子ビームにより、パターニングできる。
【００１８】
次に、フォトレジストフィーチャ６０６をマスクとして使用し、第２の層６００（例えば、ハードマスク層６１４および犠牲層６１２）と第１の層５００（例えば、シード層５１１およびストレージ材層５１８）がエッチングされ、複数の分離したフィーチャ７００が形成される。複数の分離したフィーチャ７００の各々は、図１ｂに見られるように、犠牲材部分６０２の下にシード材部分１１１を備え、さらにオプションとしてシード材部分１１１の下にストレージ材部分１１８を備える。分離したフィーチャ７００は、柱またはレールの形状を有してもよい。いくつかの実施形態において、複数の分離したフィーチャ７００は、下の電極２０４とほぼ同じピッチとほぼ同じ幅とを有する円筒形の柱をなす。ある程度のずれは許容される。
【００１９】
いくつかの実施形態において、ハードマスク層６１４は、犠牲層６１２、第１の層５１１、およびストレージ材５１８からなるスタックをエッチングするステップで完全に消費されることがある。分離したフィーチャ７００の形状は、図１ｂに見られるように先細りであってよいが、必ずしも先細りでなくともよい。
あるいは、第１の層５００は、第２の層６００をパターニングするのと同じステップでパターニングされるのではなく、底部電極２０４をパターニングするのと同じステップでパターニングされてもよい。したがって、この実施形態において、得られるシード材部分１１１とストレージ材部分１１８は、犠牲材部分６０２の柱形ではなく、底部電極２０４のレール形を有し得る。
【００２０】
次に、図１ｃを参照すると、複数の分離したフィーチャ７００の上にはオプションとしてライナー７０２が形成されてもよい。ライナー７０２は、窒化シリコンまたは他の適当な絶縁材を備えてもよい。
その後、複数の分離したフィーチャ７００の上および間には絶縁充填材２５８が形成され、その結果、図１ｃに見られる構造になる。絶縁充填材２５８は、酸化シリコン、窒化シリコン、高誘電率膜、Ｓｉ−Ｃ−Ｏ−Ｈ膜などの無機絶縁材料、または他の何らかの適当な絶縁材料を備えてもよい。
【００２１】
次に、犠牲材部分６０２の上面をストップとして使用してＣＭＰまたはエッチバックにより絶縁充填材２５８を平坦化でき、絶縁充填材２５８により離隔された犠牲材部分６０２を露出する。その後、犠牲材部分６０２が除去されることにより絶縁充填材２５８に複数の開口部６３２が形成され、複数の開口部６３２の中ではシード材部分１１１が露出し、図１ｄに見られる構造になる。犠牲材部分６０２の除去は、（犠牲材部６０２がアモルファスカーボンまたは他の適当な有機材料を備える場合には）選択的エッチングまたはアッシングにより行うことができる。
【００２２】
次に、図１ｅに示すように、複数の開口部６３２の中で露出したシード材１１１の上に半導体材１１３が形成される。開口部６３２は、図１ｅに見られるように部分的に満たされることもあるが、必ずしも部分的に満たされるとは限らない。好適な実施形態において、半導体材１１３は半導体接合ダイオードを備える。ここで用いる接合ダイオードという用語は、非オーミック伝導特性を備え、２つの端子電極を有し、一方の電極がｐ形で他方がｎ形の半導体材料でできた半導体デバイスを指す。例えば、図２ａに見られるｐ−ｉ−ｎダイオード３００では、第１の導電形（例えば、ｎ形）の半導体材１１２と第２の導電形（例えば、ｐ形）の半導体材１１６との間に真性の（ドーピングされてない）半導体材１１４が置かれ、ツェナーダイオード等のｐ−ｎダイオードやｎ−ｐダイオードでは、図２ｂに見られるように、真性部分１１４が省かれる。もちろん、第１の導電形がｐ形である一方で、第２の導電形がｎ形であってもよい。
【００２３】
ダイオード３００の半導体材１１３は、何らかの適当な半導体材料、例えばシリコン、ゲルマニウム、またはシリコンゲルマニウム合金を備えてもよい。以降の説明で言及される選択的成長法は、開口部６３２の中で露出した（すなわち、開口部６３２の側壁には実質的に堆積されない）シード材１１１上で対応する半導体材料を選択的に成長させる選択的ＣＶＤ法等の適当な方法、例えばシランおよび塩素ソースガスを使ってシリコンを堆積させるＬＰＣＶＤを含む。例えば、ゲルマニウムを堆積させるには、本願明細書において参照により援用されている２００５年６月２２日に出願された米国特許出願第１１／１５９，０３１号（米国特許出願公開第２００６／０２９２３０１号として公開）（特許文献４）に記載された方法を使用できる。
【００２４】
いくつかの実施形態において、半導体材１１３を形成するステップは、複数の開口部６３２の中でシード材部分１１１の上に第２の導電形の半導体材を選択的に成長させることを備え、これにより複数のダイオード３００の下部分（すなわち、第１の導電形部分）１１２が形成される。第１の導電形の半導体材を形成するには何らかの適当な方法が使用されてもよい。例えば、高濃度にドープされたｎ形材を形成するステップでは真性材を堆積させ、その後、ドーピングステップまたはその場で(in-situ) ドーピングを行い、半導体材料の選択的ＣＶＤのときにリンなどのｎ形ドーパント原子を提供するドーパント含有ガス（すなわち、ゲルマンおよび／またはシランガスにホスフィンガスを加えたもの）を流す。高濃度にドープされた領域１１２の厚みは、約１０〜約８０ｎｍが望ましい。
【００２５】
真性材１１４の堆積は別個のＣＶＤステップで実施でき、あるいは領域１１２の堆積と同じＣＶＤステップでホスフィン等のドーパントガスの流れを止めることにより実施できる。真性領域１１４の厚みは約４０〜約２００ｎｍでよく、望ましくは約５０ｎｍである。
【００２６】
いくつかの実施形態において、半導体材１１３は、図３ａに見られるように、開口部６３２の中および上で非選択的に形成されてもよい。かかる実施形態では、絶縁層２５８の上部に架橋半導体材１１３を除去するためにＣＭＰステップを実施し、図３ｂに示された構造を形成できる。半導体材１１３を平坦化するため、他の何らかの適当な方法、例えばＨＢｒ／Ｏ2ケミストリー等を使用する標準ドライエッチング等を使用してもよい。その全体が本願明細書において参照により援用されている２００８年１月１５日に出願された米国特許出願第１２／００７，７８１号（特許文献５）には、非選択的ダイオード堆積法が記載されている。
【００２７】
さらに、複数のダイオード３００の真性半導体部分１１４の上部にドーパントを注入し、図３ｃに見られる複数のダイオード３００の上部分を形成することができる。複数のダイオード３００の上部分１１６は、第１の導電形とは異なる第２の導電形の半導体材料を備える。第２の導電形領域１１６の形成をもって柱形ダイオード３００の形成は完了する。
【００２８】
あるいはイオン注入の代わりに、第２の導電形の半導体を非選択的に堆積させるかあるいは選択的に成長させ、複数の開口部６３２の中で、真性部分１１４の上に、または複数のダイオード３００の下部分１１２の上に（真性部分１１４が省かれる場合）、上部分１１６を形成することもできる。例えば、ｐ形上部領域１１６の堆積は、真性領域１１４の堆積ステップとは別のＣＶＤステップで実施でき、あるいは領域１１４の堆積ステップと同じＣＶＤステップで三塩化ホウ素などのドーパントガスの流れをオンにすることにより実施できる。ｐ形領域１１６の厚みは約１０〜約８０ｎｍであってもよい。
【００２９】
いくつかの他の実施形態において、シード材部分１１１は、図２ａに見られる複数のダイオード３００の下部分１１２をなす第２の導電形の半導体材を備える。これらの実施形態において、半導体材１１３を形成するステップは、複数の開口部６３２の中でシード材部分１１１上に真性半導体材料を選択的に成長させることを備え、これにより複数のダイオード３００の真性部分１１４を形成する。次に、第２の導電形の半導体材料を真性部分１１４上に非選択的に堆積させるかあるいは選択的に成長させ、図２ａに見られる複数のダイオード３００の上部分１１６を形成できる。あるいは、第２の導電形（例えば、ｐ形）の半導体材料を非選択的に堆積させるかあるいは選択的に成長させて複数のダイオード３００の上部分１１６を形成するよりも、イオン注入を行って真性半導体部分１１４の上部を転化させ、複数のダイオード３００の上部分１１６を形成する場合がある。上部分１１６は、第１の導電形とは異なる第２の導電形の半導体材料を備える。
【００３０】
この例で、底部領域１１２はＮ+ （高濃度にドープされたｎ形）、上部領域１１６はＰ+ である。ただし、垂直柱は別の構造をなすこともある。例えば、底部領域１１２をＰ+ とし、上部領域１１６をＮ+ とすることもできる。加えて、中間領域は意図的に低濃度でドープするか、さもなくば真性とするか、さもなくば意図的にドープしないことにする。ドープされない領域（すなわち、真性領域）は電気的に完璧に中性になることはなく、必ず欠陥や汚染物を有するために、わずかにｎドープまたはｐドープされたかのように振る舞う。そのようなダイオードはｐ−ｉ−ｎダイオードとみなすことができる。つまり、Ｐ+ ／Ｎ- ／Ｎ+ 、Ｐ+ ／Ｐ- ／Ｎ+ 、Ｎ+ ／Ｎ- ／Ｐ+ 、またはＮ+ ／Ｐ- ／Ｐ+ ダイオードを形成できる。
【００３１】
一般的に、ダイオード３００は、望ましくは直径２５０ｎｍ以下の断面が円形かあるいはほぼ円形の概ね円筒形を有する。ダイオード３００のピッチと幅は開口部６３２によって規定され、任意に変えることができる。好適な一実施形態において、ダイオード３００のピッチ（ある１つのダイオードの中心から次のダイオードの中心までの距離）は約４８ｎｍであり、ダイオード３００の幅は約２４〜約２８ｎｍである。別の好適な実施形態において、ダイオード３００のピッチは約４８ｎｍであり、ダイオード３００の幅は約１８〜２４ｎｍである。
【００３２】
次に、ダイオード３００および絶縁充填材２５８の上に上部電極４００を形成できる。上部電極は、導電材料からなるスタック、例えばＴｉ（底部）／Ａｌ／ＴｉＮ（上部）、またはＴｉ／ＴｉＮ／Ａｌ／ＴｉＮ、またはＴｉ／Ａｌ／ＴｉＷ、またはこれらの材料の組み合わせを備える。上のＴｉＮまたはＴｉＷ層を、後に説明されるように導体パターニングのための反射防止コーティングとして、さらにその後の絶縁層ＣＭＰのためのポリッシュストップ材として役立てることができる。前述した上部電極４００は、何らかの適当なマスキングおよびエッチング法を用いてパターニングおよびエッチングされ、望ましくは底部電極２０４に対して直角に延在する、実質的に平行で実質的に同一平面上にある、導体レールを形成する。
【００３３】
次に、導体レール４００の上および間に別の絶縁層（図示せず）が堆積される。絶縁層は、酸化シリコン、窒化シリコン、または酸窒化シリコンなどの何らかの公知の電気絶縁材でよい。好適な実施形態では、この絶縁材として酸化シリコンが使用される。この絶縁層は、ＣＭＰまたはエッチバックにより導体レール４００の上面で平坦化できる。図４には出来上がったデバイスの三次元図が示されている。
【００３４】
別の実施形態では、半導体ダイオードの下ではなく、ダイオードの上に、またはダイオードの下部分および上部分の間に、記憶素子が配置されてよい。この実施形態では、前述したシード層の下に位置するストレージ材層を省くことができ、記憶素子は、開口部の中でダイオードを形成した後に形成される。別の非限定例において、シード層はダイオードの下部分をなし、シード層の上には真性部分が選択的に成長され、ダイオードの真性部分の上にストレージ材層が形成された後、ダイオードの上部分を非選択的に堆積させる。この非限定例において、この非限定例で作られる構造は、ダイオードの下部分と上部分との間に位置するストレージ部分を備える。
【００３５】
半導体デバイスは、ワンタイムプログラマブル（ＯＴＰ）または書き換え可能な不揮発性メモリセルを備えることがある。例えば、各ダイオード３００はメモリセルのステアリング素子として機能してよく、ストレージ材１１８は、図４に見られるように電極２０４および４００間でダイオード３００と直列に配置された抵抗スイッチング材（すなわち、プログラミング電流または電圧の印加後に抵抗状態の永久的変化によりデータを蓄積する）として機能する。
【００３６】
いくつかの実施形態では、柱状ダイオード３００そのものがデータストレージデバイスとして使用されてもよい。これらの実施形態では、その全体が本願明細書において参照により援用されている、２００４年９月２９日に出願された米国特許出願第１０／９５５，５４９号（米国特許出願公開第２００５／００５２９１５号に対応する）（特許文献６）と２００７年３月３０日に出願された米国特許出願第１１／６９３，８４５号（米国特許出願公開第２００７／０１６４３０９号に対応する）（特許文献７）に記載されているように、電極２０４および４００間に提供される順方向および／または逆方向バイアスの印加により柱状ダイオード３００の抵抗率は変化する。この実施形態において、抵抗スイッチング材１１８は任意に省くことができる。
【００３７】
オプションとして、結果として得られるデバイスの性能を向上させるために１つ以上の接着／障壁層が形成されることがある。オプションの接着／障壁層として、何らかの適当な材料、例えばチタン、ケイ化チタン、窒化チタン、ケイ化タングステン、窒化タングステン、ケイ化ニッケル、または窒化ニッケル等の遷移金属、金属ケイ化物、金属窒化物を使用してもよい。例えば、一実施形態において、ストレージ材部分とシード材部分との間には窒化チタン接着層が形成される。
【００３８】
以上、第１のメモリレベルの形成を説明した。この第１のメモリレベルの上にさらなるメモリレベルを形成することで、モノリシック形の三次元メモリアレイを形成できる。いくつかの実施形態では複数のメモリレベルで導体を共有できる。つまり、上部導体４００は次のメモリレベルの底部導体となる。別の実施形態では、第１のメモリレベルの上にレベル間誘電体（図示せず）が形成され、その表面は平坦化され、この平坦化されたレベル間誘電体の上に第２のメモリレベルが構築され、導体は共有しない。
【００３９】
モノリシックな三次元メモリアレイとは、ウェハなどの単一の基板上に多数のメモリレベルを形成したものであって、基板は介在しない。１メモリレベルを形成する層が既存レベルの層上に直接堆積もしくは成長される。これとは対照的に、Leedy の「Three Dimensional Structure Memory」という米国特許第５，９１５，１６７号（特許文献８）にあるように、スタックされたメモリはメモリレベルを別々の基板上に形成し、上のメモリレベルを互いに接着することにより構築されていた。接着に先立ち基板を薄くしたりメモリレベルから取り除いたりすることもできるが、メモリレベルはそもそも別々の基板上に形成され、そのようなメモリは真のモノリシックな三次元メモリアレイではない。Leedy が説明するプロセスとは対照的に、本発明の一実施形態ではダイオードが２つの隣接する層間で導線または電極を共有する。この構成で、「底部」ダイオードは「上位」層のダイオードと反対の方向に「向く」（つまり、各ダイオードの同じ導電形の層がダイオード間に位置する同じ線または電極と電気的に接触する）。この構成では２つのダイオードが間にある線を共用でき、リードまたはライトディスターブ問題は生じない。
【００４０】
基板上に形成されるモノリシックな三次元メモリアレイは少なくとも、基板から上に第１の高さに形成される第１のメモリレベルと、第１の高さとは異なる第２の高さに形成される第２のメモリレベルとを備える。かかるマルチレベルアレイでは、基板の上にメモリレベルを３つ、４つ、８つ形成でき、実際にはいくつでも形成できる。
【００４１】
前述した実施形態の一利点として、開口部内での半導体材料（例えば、Ｓｉ、Ｇｅ、またはＳｉ−Ｇｅ）の選択的成長（例えば、準エピタキシャル成長）は、従来の非選択的堆積法により堆積された半導体材料よりはるかに大きな粒をもたらし得る。そのような大粒の材料（例えば、大粒のポリシリコン）は、メモリセルのストレージ材を切り替えるのに要する高い電流に耐え得る。結果的に、粒を大きくするために従来使用されている高温ポストアニーリングを省く場合もある。さらに、従来の方法で必要となる厚いデバイス層スタックをエッチングするステップを、エッチングが格段に容易い犠牲材をエッチングするステップに差し替えることにより、メモリセル製造ステップにおける層の接着を改善し得る。
【００４２】
非限定例
一非限定例では、タングステン底部電極が形成される。その後、ＴｉＮ層、多結晶シリコンシード層、およびアドバンストパターニングフィルム（すなわち、ＡＰＦ層とも呼ばれるアモルファスカーボン犠牲材）がこの順序で底部電極上に堆積される。
その後、ＴｉＮ／Ｓｉ／ＡＰＦ層からなるこのスタックがパターニングされ、複数の柱が形成される。図５で示すＳＥＭ画像では、ＳｉおよびＴｉＮ層上でＡＰＦ層が柱となるようにエッチングされている。
その後、ＴｉＮ／Ｓｉ／ＡＰＦ柱の上および間に窒化シリコンライナーが形成される。このステップは図６に示される。その後、ＰＥＣＶＤにより柱の上および間に酸化シリコン絶縁充填層が形成される。柱のアモルファスカーボンは、ことによると酸化シリコン充填材の堆積に用いるオキサイドプラズマにより、酸化シリコン充填材の堆積ステップ中に縮んで小さくなる。
【００４３】
アモルファスカーボン柱部分の上面をストップとして使用して酸化シリコン充填材を平坦化するＣＭＰステップの後、柱のカーボン部分は酸素プラズマアッシングにより除去され、図７に示される開口部の配列が形成される。開口部の配列の中ではシリコンシード材が露出する。
その後、図８に見られるように、開口部の中で露出したシリコンシード材の上にシリコン柱が選択的に成長される。この非限定例では、ＳｉＨ4およびＣｌ2をソースガスとして使用して６２０℃で低圧化学気相堆積（ＬＰＣＶＤ）が行われる。成長されたシリコン材の平均粒幅は約１５〜２５ｎｍであり、穴の底部から上部へ垂直に延在する。この非限定例では、それぞれの開口部にわずか約２つ〜４つ、例えば３つの多結晶粒が形成される。ＬＰＣＶＤのパラメータおよび／または穴のサイズが異なれば、粒のサイズと１穴当たりの粒数は変化し得る。
【００４４】
当業者ならば本開示の教示に基づき本発明を容易く実施できるであろうと思われる。本願明細書に提示された種々の実施形態の説明は、本発明について十分な見識と詳細を提供して当業者による本発明の実施を可能にすると考えられる。特定の支援回路と製造ステップは具体的に説明されていないが、かかる回路やプロトコルは周知であり、本発明を実施するにあたってかかるステップに特定の差異があっても特段の利点が得られるわけではない。また、本開示の教示を得た当業者ならば、必要以上の実験をせずとも本発明を実施できるであろうと考えられる。
【００４５】
前述した詳細な説明では本発明の数ある実施例のごく一部を説明したにすぎない。このため、この詳細な説明は制限ではなく例証を意図するものである。本願明細書に記載された説明をもとに、本発明の範囲および趣旨から逸脱することなく、本願明細書に開示された実施形態の変形および修正は可能である。本発明の範囲を規定することを意図するものは添付の特許請求の範囲と全ての均等物のみである。
【図１ａ】
2012533885.tif 000003
【図１ｂ】
2012533885.tif 000004
【図１ｃ】
2012533885.tif 000005
【図１ｄ】
2012533885.tif 000006
【図１ｅ】
2012533885.tif 000007
【図２ａ】
2012533885.tif 000008
【図２ｂ】
2012533885.tif 000009
【図３ａ】
2012533885.tif 000010
【図３ｂ】
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【図３ｃ】
2012533885.tif 000012
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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