【手続補正書】
【提出日】令和2年8月21日(2020.8.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリ回路のためのエラー補正コード（ＥＣＣ）ハードウェアであって、
書き込みデータから第１のＥＣＣビットを生成し、前記第１のＥＣＣビットと前記書き込みデータとを前記メモリ回路に書き込むための書き込み生成（Ｇｅｎ）ＥＣＣロジックを含む書き込み経路回路要素と、
前記メモリ回路からの読み出しデータを結合するためのチェックＥＣＣブロックを含む読み出し経路回路要素であって、前記チェックＥＣＣブロックが、読み出し生成ＥＣＣロジックと、前記読み出し生成ＥＣＣロジックに結合されるＸＯＲ回路とを含み、前記ＸＯＲ回路が、前記メモリ回路のＥＣＣ出力に結合するための入力と、単一ビットエラー補正（ＳＥＣ）ブロックに結合されるシンドロームデコードブロックにシンドローム信号を提供するための出力とを有し、前記シンドロームデコードブロックが、マルチビットエラー検出（ＭＥＤ）割り込み信号を生成する、前記読み出し経路回路要素と、
前記書き込み生成ＥＣＣロジックへの入力と直列に前記書き込みデータを受信するための第１の入力を有する第１のマルチプレクサ（ＭＵＸ）、又は前記読み出し生成ＥＣＣロジックの入力と直列に前記メモリ回路から前記読み出しデータを受信するための第１の入力を有する第２のＭＵＸと、
前記メモリ回路から前記第１のＭＵＸの第２の入力に前記読み出しデータを結合するためのクロスカップリングコネクタ、又は前記書き込みデータを前記第２のＭＵＸの第２の入力に結合するためのクロスカップリングコネクタと、
前記書き込み生成ＥＣＣロジックの出力を前記読み出し生成ＥＣＣロジックの出力と比較するためのＥＣＣビットコンパレータと、
を含む、ＥＣＣハードウェア。
【請求項２】
請求項１に記載のＥＣＣハードウェアであって、
前記コンパレータの出力が、前記シンドロームデコードブロックへのイネーブル入力と前記ＳＥＣブロックへのイネーブル入力として結合される、ＥＣＣハードウェア。
【請求項３】
請求項１に記載のＥＣＣハードウェアであって、
前記ＥＣＣハードウェアと前記メモリ回路とが、少なくとも半導体表面を有する共通基板に形成される、ＥＣＣハードウェア。
【請求項４】
請求項１に記載のＥＣＣハードウェアであって、
前記ＥＣＣハードウェアが、前記第１のＭＵＸと前記第２のＭＵＸとを含む、ＥＣＣハードウェア。
【請求項５】
メモリ回路のためのエラー補正コード（ＥＣＣ）ハードウェアであって、
書き込みデータから第１のＥＣＣビットを生成し、前記第１のＥＣＣビット及び前記書き込みデータを前記メモリ回路に書き込むための書き込み生成（Ｇｅｎ）ＥＣＣロジックを含む書き込み経路回路要素と、
前記メモリ回路からの読み出しデータを結合するためのチェックＥＣＣブロックを含む読み出し経路回路要素であって、前記チェックＥＣＣブロックが、読み出し生成ＥＣＣロジックと、前記読み出しＥＣＣブロックに結合されるＸＯＲ回路とを含み、前記ＸＯＲ回路が、前記メモリ回路のＥＣＣ出力に結合するための入力と、単一ビットエラー補正（ＳＥＣ）ブロックに結合されるシンドロームデコードブロックにシンドローム信号を提供するための出力とを有し、前記シンドロームデコードブロックが、マルチビットエラー検出（ＭＥＤ）割り込み信号を生成する、前記読み出し経路回路要素と、
前記書き込み生成ＥＣＣロジックへの入力と直列に前記書き込みデータを受信するための第１の入力を有する第１のマルチプレクサ（ＭＵＸ）と、
前記読み出し生成ＥＣＣロジックの入力と直列に前記メモリ回路から前記読み出しデータを受信するための第１の入力を有する第２のＭＵＸと、
前記メモリ回路からの前記読み出しデータを前記第１のＭＵＸの第２の入力に結合するための第１のクロスカップリングコネクタと、
前記書き込みデータを前記第２のＭＵＸの第２の入力に結合するための第２のクロスカップリングコネクタと、
受信した前記書き込み生成ＥＣＣロジックの出力を前記読み出し生成ＥＣＣロジックの出力と比較するためのＥＣＣビットコンパレータと、
を含む、ＥＣＣハードウェア。
【請求項６】
請求項５に記載のＥＣＣハードウェアであって、
前記コンパレータの出力が、前記シンドロームデコードブロックへのイネーブル入力と前記ＳＥＣブロックへのイネーブル入力として結合される、ＥＣＣハードウェア。
【請求項７】
請求項５に記載のＥＣＣハードウェアであって、
前記ＥＣＣハードウェアと前記メモリ回路とが、少なくとも半導体表面を有する共通基板に形成される、ＥＣＣハードウェア。
【請求項８】
メモリ回路のためのエラー補正コード（ＥＣＣ）ハードウェアのための欠陥検出の方法であって、前記エラー補正コード（ＥＣＣ）ハードウェアが、書き込み経路回路要素における書き込み生成（Ｇｅｎ）ＥＣＣロジックと読み出し経路回路要素における読み出し生成ＥＣＣロジックとを有し、前記方法が、
前記読み出し生成ＥＣＣロジックの出力を前記書き込み生成ＥＣＣロジックの出力と比較することと、
前記比較からの比較出力が、前記書き込み生成ＥＣＣロジックの出力の値が前記読み出し生成ＥＣＣロジックの出力の値と等しくないと判定する場合に、前記書き込み生成ＥＣＣロジックにおける又は前記読み出し生成ＥＣＣロジックにおける欠陥を検出することと、
前記欠陥が単一ビットエラーである場合に前記単一ビットエラーを補正し、前記欠陥がマルチビットエラーである場合にマルチビットエラー割込み信号を送信することと、
を含む、方法。
【請求項９】
請求項８に記載の方法であって、
前記比較出力をマルチビットエラー検出（ＭＥＤ）回路要素のイネーブル入力と単一ビットエラー補正（ＳＥＣ）ブロックのイネーブル入力として結合することを更に含み、
前記読み出し経路回路要素が、前記メモリ回路のＥＣＣ出力に結合される別の入力を有する前記読み出し生成ＥＣＣロジックの出力に結合されるＸＯＲ回路を含み、前記ＸＯＲ回路の出力が、前記ＳＥＣブロックとマルチビットエラー生成回路要素とに結合されるシンドロームデコードブロックにシンドローム出力を提供する、方法。
【請求項１０】
請求項８に記載の方法であって、
前記比較することと前記検出することとが、クロックサイクル毎に連続的に実施される、方法。
【請求項１１】
請求項８に記載の方法であって、
前記メモリ回路が、スタティックランダムアクセスメモリ（ＳＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、又はフラッシュメモリを含む、方法。
【請求項１２】
請求項８に記載の方法であって、
前記単メモリ回路が、先進運転支援システム（ＡＤＡＳ）のプロセッサのためのメモリである、方法。
【請求項１３】
先進運転支援システム（ＡＤＡＳ）であって、
シーンから画像データを生成する画像センサと、
ビデオ認識プロセッサとトランシーバとを含み、前記画像センサから前記画像データを受信するように結合される画像認識システムと、
前記画像認識システムに結合されるプロセッサコアを含むプロセッサブロックであって、前記プロセッサコアが、ＥＣＣメモリハードウェアとプロセッサメモリとを含む少なくとも１つのＥＣＣメモリ回路を用いるように結合される、前記プロセッサブロックと、
を含み、
前記ＥＣＣメモリハードウェアが、
書き込みデータから第１のＥＣＣビットを生成し、前記第１のＥＣＣビットと前記書き込みデータとを前記プロセッサメモリに書き込むための書き込み生成（Ｇｅｎ）ＥＣＣロジックを含む書き込み経路回路要素と、
前記プロセッサメモリからの読み出しデータを結合するためのチェックＥＣＣブロックを含む読み出し経路回路要素であって、前記チェックＥＣＣブロックが、読み出し生成ＥＣＣロジックと前記読み出し生成ＥＣＣロジックに結合されるＸＯＲ回路とを含み、前記ＸＯＲ回路が、前記プロセッサメモリのＥＣＣ出力に結合するための入力と、単一ビットエラー補正（ＳＥＣ）ブロックに結合されるシンドロームデコードブロックにシンドローム信号を提供するための出力とを有し、前記シンドロームデコードブロックが、マルチビットエラー検出（ＭＥＤ）割り込み信号を生成する、前記読み出し経路回路要素と、
前記書き込み生成ＥＣＣロジックへの入力と直列に前記書き込みデータを受信するための第１の入力を有する第１のマルチプレクサ（ＭＵＸ）、又は、前記読み出し生成ＥＣＣロジックの入力と直列に前記プロセッサメモリから前記読み出しデータを受信するための第１の入力を有する第２のＭＵＸと、
前記メモリ回路からの前記読み出しデータを前記第１のＭＵＸの第２の入力に結合する、又は、前記書き込みデータを前記第２のＭＵＸの第２の入力に結合するためのクロスカップリングコネクタと、
前記書き込み生成ＥＣＣロジックの出力を前記読み出し生成ＥＣＣロジックの出力と比較するためのＥＣＣビットコンパレータと、
を含む、ＡＤＡＳ。
【請求項１４】
請求項１３に記載のＡＤＡＳであって、
前記コンパレータの出力が、前記シンドロームデコードブロックへのイネーブル入力と前記ＳＥＣブロックへのイネーブル入力として結合される、ＡＤＡＳ。
【請求項１５】
請求項１３に記載のＡＤＡＳであって、
前記ＥＣＣメモリハードウェアと前記プロセッサメモリとが、少なくとも半導体表面を有する共通基板に形成される、ＡＤＡＳ。
【請求項１６】
請求項１３に記載のＡＤＡＳであって、
前記ＥＣＣメモリハードウェアが、前記第１のＭＵＸと前記第２のＭＵＸとを含む、ＡＤＡＳ。
【請求項１７】
請求項１３に記載のＡＤＡＳであって、
前記プロセッサメモリが、スタティックランダムアクセスメモリ（ＳＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、又はフラッシュメモリを含む、ＡＤＡＳ。
【請求項１８】
請求項１６に記載のＡＤＡＳであって、
前記ＥＣＣメモリハードウェアと前記プロセッサメモリとが、少なくとも半導体表面を有する共通基板に形成される、ＡＤＡＳ。
【請求項１９】
請求項１８に記載のＡＤＡＳであって、
共通基板と前記半導体表面とがいずれもシリコンを含む、ＡＤＡＳ。
【請求項２０】
請求項１３に記載のＡＤＡＳであって、
前記画像センサがカラーカメラを含む、ＡＤＡＳ。