【事件の表示】
　特願２０１１−５４９９７９「３次元実装方法および装置」拒絶査定不服審判事件〔平成２３年　７月２１日国際公開、ＷＯ２０１１／０８７００３、請求項の数（１０）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成２３年１月１２日（特許法第４１条に基づく国内優先権主張：平成２２年１月１５日、特願２０１０−６８９７号）を国際出願日とする日本語特許出願であって、平成２４年５月１０日に国内書面が提出され、平成２６年８月４日付けで拒絶理由が通知され、これに対して同年１０月３日に手続補正書及び意見書が提出されたが、平成２７年３月９日付けで拒絶査定がされ、これに対し、同年６月３日に拒絶査定不服の審判請求がなされると同時に手続補正書が提出され、平成２８年４月１４日付けで当審より拒絶理由（以下「当審拒絶理由」という。）が通知され、同年６月３日に手続補正書が提出されたものである。
第２　本願発明
　本願の請求項１ないし１０に係る発明は、平成２８年６月３日付け手続補正書により補正された特許請求の範囲の請求項１ないし１０に記載される事項により特定されるとおりであって、そのうち請求項１に係る発明（以下「本願発明」という。）は、次のとおりのものと認める。
　「【請求項１】
　電極を備えた最下層被接合物上に貫通電極を備えた複数の上層被接合物を電極同士の位置を合わせた状態で順次積層及び接合する３次元実装方法において、前記最下層被接合物のアライメント用位置を第１の認識手段で認識して記憶し、複数の上層被接合物のアライメント用位置を第２の認識手段で順次認識し、前記記憶されている最下層被接合物のアライメント用位置を基準にして、アライメント用位置が認識された全ての上層被接合物の位置を電極が順次接続されていく所定の位置に順次合わせつつ、所定の位置に合わせられた上層被接合物を順次積層及び接合することを特徴とする３次元実装方法。」
第３　原査定の理由について
１　原査定の理由の概要
　原査定の理由の概要は、次のとおりである。
「この出願については、平成２６年　８月　４日付け（起案日）拒絶理由通知書に記載した理由１によって、拒絶をすべきものです。
　なお、意見書及び手続補正書の内容を検討しましたが、拒絶理由を覆すに足りる根拠が見いだせません。
備考
●理由１（特許法第２９条第２項）について
・請求項：１−１０
・引用文献等：１、２
　本願発明には、最下層被接合物のアライメント用位置を第１の認識手段で認識して記憶し、記憶されている最下層被接合物のアライメント用位置を基準にして全ての上層被接合物の位置合わせを行っていることが記載されているのに対して、引用文献１（特に、第９、６４−６６段落参照）には、基板１０の裏面１０ｂに形成されたアライメントマークＡＭの位置（本願の「最下層被接合物のアライメント用位置」に相当。）を検出し、この検出結果に基づいて複数段に亘って積層される半導体チップ（本願の「全ての上層被接合物」に相当。）と基板１０との位置合わせを行うことが記載されているのみで、ＡＭの位置を記憶し、記憶されているＡＭの位置を用いることが明記されていない。
　しかしながら、出願時の技術常識に照らせば、接合物と被接合物の位置合わせを行うにあたっては、接合物及び被接合物の基準位置を認識し、これらを比較してアライメント量を演算するために、接合物及び被接合物の基準位置は認識された後に少なくとも一時的に記憶手段によって記憶され、演算の際にそれらが読み出されて用いられているものと認められる。
　してみると、上記の点は、引用文献１には明記はされていないものの、引用文献１に記載されているに等しい事項と認められる。
　その余の構成については、先の拒絶理由の検討のとおりである。
　よって、補正後の請求項１−１０に係る発明は、引用文献１及び２に記載された発明に基づいて当業者が容易に想到し得たものであるから、特許法第２９条第２項により、拒絶されるべきものである。
　　　　　　　　　　　　　　＜引用文献等一覧＞
１.特開２００４−２７３５２５号公報
２.特開２００５−１８３５８０号公報」
　また、平成２６年８月４日付け拒絶理由通知の概要は、次のとおりである。
「１．この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　　　　　　記
＜理由１について＞
・請求項　１−１２
・引用文献　１，２
・備考
　引用文献１の特に、【０００９】，【００５４】，【００５５】，【００６４】−【００６６】に開示された貫通電極を備えた被接合物である半導体チップを基板裏面に形成されたアライメントマーク（請求項１，７において「アライメント用位置」に対応）を用いて電極同士を位置合わせするために基板に対する位置合わせを行って半導体チップを積層する３次元実装方法及び３次元実装装置において、アライメントマークを認識するために、引用文献２の、特に第２図及びその説明箇所に開示された被接合物の表面にあるアライメントマークと上方被接合物のアライメントマークを認識するために上方被接合物が実装位置上にあるときに上方被接合物を認識するアライメント用カメラ（請求項２，３，５，８，９，１１において「第１の認識手段」及び「第２の認識手段」に対応）を用いることは当業者が容易に想到し得た事項である（特に、請求項１−３，５，６−９，１１，１２）。
　また、引用文献１の、特に【００６９】には、積層する際にチップの厚み相当分に対応する実装高さに配慮することが示唆されている（特に、請求項４，１０）。
　　　　　　　　　　　引　用　文　献　等　一　覧
１.特開２００４−２７３５２５号公報
２.特開２００５−１８３５８０号公報」
２　原査定の理由についての当審の判断
（１）引用文献１の記載事項及び引用発明
　ア　引用文献１
　原査定の理由に引用され、本願の優先権の主張の基礎とした出願である特願２０１０−６８９７号の出願の日（以下「優先日」という。）の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２００４−２７３５２５号公報（以下「引用文献１」という。）には、図面とともに、次の事項が記載されている（当審注．下線は、参考のために、当審において付したものである。以下において同じ。）。
（ア）「【０００４】
また、更なる高集積化のために、
同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップを積層し、各半導体チップ間の電気的接続をとることで、半導体チップの高密度実装を図る三次元実装技術も案出されている。三次元実装技術を用いて製造された電子部品は、電子チップが三次元的に積層された構造を有するため、電子部品の体積を低減することができる。
（イ）「【０００９】
・・・また、本発明の半導体装置の製造方法は、前記第２工程と前記第３工程との間に前記
基板の裏面に位置合わせ用マークを形成する
前記位置合わせ用マークを用いて前記基板に対する前記半導体チップの位置合わせを行ってから、前記基板上に前記半導体チップを積層する
この発明によれば、
基板の裏面に位置合わせ用のマークを形成し、このマークを用いて基板に対する半導体チップの位置合わせを行ってから基板上に半導体チップを積層しているため、半導体チップをその積層すべき位置に精確に配置することができる。複数の半導体チップを積層する場合でも、各々の半導体チップはマークを基準として位置合わせが行われるため、各半導体チップを精確に位置合わせる上で極めて好適である。
（ウ）「【００５４】
基板１０の薄板化が終了すると、
基板１０の裏面１０ｂに位置合わせ用マークとしてのアライメントマークＡＭを形成する
このアライメントマークＡＭは基板１０上に半導体チップを積層する際の基準となるマークである。
【００５５】
本実施形態においては、図１１に示す通りアライメントマークＡＭは各区画領域ＳＡ毎に２個ずつ形成される。アライメントマークＡＭは、レーザ光による焼き付け、レジストを用いたパターニング、又はインクによる描画により形成する。尚、図１１においては区画領域ＳＡを破線で図示しているが、実際には基板１０の裏面１０ｂには露出した接続端子２４のみが露出した状態となっているだけであり、薄板化した基板１０の裏面１０ｂからショット領域の位置を特定することはできない。このため、
基板１０の裏面１０ｂに突出している接続端子２４の配列を検出し、この検出結果から区画領域ＳＡの配列を求めて各区画領域ＳＡ毎にアライメントマークＡＭを形成する。」
（エ）「【００６４】
〔第３処理工程〕
第１処理工程を終えた基板１０は、図９（ｄ）に示す通り、基板１０の能動面１０ａ側に粘着樹脂４０及びガラス基板４２が取り付けられ、
基板１０の裏面１０ｂにアライメントマークＡＭが形成された状態
半導体チップ６０の貫通電極としての接続端子５４
【００６５】
次に、
基板１０の裏面１０ｂに形成されたアライメントマークＡＭの位置を検出し、この検出結果に基づいて半導体チップ６０を積層すべき位置に搬送し、半導体チップ６０と基板１０との位置合わせを行って、半導体チップ６０を基板１０の裏面１０ｂ側に積層する。このとき、半導体チップ６０に形成された各接続電極５４
は、半導体チップ６０が積層された位置に形成されている各接続端子２４上に位置し
プ６０は無鉛ハンダ５８上に塗布されたフラックスの粘着力で保持される。
【００６６】
次に、
アライメントマークＡＭの検出結果に基づいて、次に積層すべき半導体チップ６０を積層すべき位置に搬送し、基板１０の裏面１０ｂ上に積層された半導体チップ６０上に半導体チップ６０を積層する。半導体チップ６０の積層はアライメントマークＡＭを基準として行われているため、複数段に亘って半導体チップ６０を積層する場合であっても高い精度で位置合わせを行うことができる。
【００６７】
この工程を繰り返して複数段に亘り半導体チップ６０を積層する。
基板１０の裏面１０ｂに複数の半導体チップ６０を積層する。
【００６８】
半導体チップ６０の積層が完了すると、基板１０に形成された接続電極２４と半導体チップ６０に形成された接続電極５４との接合、及び半導体チップ６０に形成された接続電極５４同士の接合が行われる。
　イ　引用発明
　上記ア（ア）ないし（エ）の引用文献１の記載と当該技術分野における技術常識より、引用文献１には次の発明（以下「引用発明」という。）が記載されていると認められる。
　「接続電極２４を備えた基板１０上に貫通電極である接続電極５４を備えた複数の半導体チップ６０を電極同士の位置を合わせた状態で順次積層し、積層が完了した後に接合する３次元実装方法において、前記基板１０のアライメントマークＡＭを検出し、当該アライメントマークＡＭを基準にして、全ての半導体チップ６０の位置を電極が順次接続されていく所定の位置に順次合わせつつ、所定の位置に合わせられた半導体チップ６０を順次積層し、積層が完了した後に接合することを特徴とする３次元実装方法。」
（２）引用文献２の記載事項
　原査定の理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２００５−１８３５８０号公報（以下「引用文献２」という。）には、図２とともに、次の事項が記載されている。
「【００１２】
 図２は、本発明の一実施形態による半導体装置の製造方法において応力緩和層２６及び接続端子２４を形成する工程を示す工程図である。また、図３〜図６は、本発明の一実施形態による半導体装置の製造方法により処理される基板１０の表面部分の詳細を示す断面図である。図２（ａ）は、図１中においてＡ−Ａ線を付した箇所の概略断面図である。尚、基板１０の厚みは、例えば５００μｍ程度である。
・・・
【００１８】
 以上の構成の基板１０に対して、まず図２（ｂ）に示す通り、基板１０の能動面１０ａに孔部Ｈ３を形成する工程が行われる。図２（ｂ）は、基板１０に孔部Ｈ３を形成した状態を示す断面図である。この孔部Ｈ３は、基板１０の能動面１０ａ側に形成された電子回路の外部端子となる接続端子２４を、その一部が基板１０内に埋め込まれた形状に形成するためのものである。この孔部Ｈ３は図３（ａ）に示す電極パッド１６の位置に電極パッド１６を貫通するように形成される。ここで、孔部Ｈ３を形成する工程を図３〜図５を参照して詳細に説明する。
・・・
【００３３】
　以上説明した工程を経て図２（ｂ）に示す孔部Ｈ３が形成される。基板１０に孔部Ｈ３を形成すると、次に基板１０の能動面１０ａ全面に感光性ポリイミドを塗布してプリベークを行った後で、所定のパターンが形成されたマスクを用いて感光性ポリイミドに対して露光処理及び現像処理を行い、感光性ポリイミドを所定形状にパターニングする。その後、ポストベークを行って応力緩和層２６を形成する。この応力緩和層２６は、基板１０を
含む半導体チップの熱膨張係数と半導体チップが搭載される基板等との熱膨張係数との差によって生ずる応力を緩和するために設けられる。
【００３４】
　以上の工程が終了すると、図２（ｄ）に示す通り、応力緩和層２６が形成された基板１０に下地膜２２を形成する工程が行われる。図２（ｄ）は、基板１０上に応力緩和層２６を形成した状態を示す断面図である。ここで、下地膜２２は基板１０の上面全面に形成されるため、図５（ｂ）に示す電極パッド１６の露出部並びに孔部Ｈ３の内壁及び底部にも下地膜２２が形成される。ここで、下地膜２２は、バリア層及びシード層からなり、まずバリア層を形成した後で、バリア層上にシード層を形成することで成膜される。バリア層は、例えばＴｉＷから形成され、シード層はＣｕから形成される。これらは、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Physical Vapor Deposition）法いて形成される。
・・・
【００３６】
　下地膜２２の形成が終了すると、基板１０の能動面１０ａ上にメッキレジストを塗布し、接続端子２４を形成する部分のみが開口した状態にパターニングしてメッキレジストパターン２８を形成する。図２（ｅ）はメッキレジストパターンを形成した状態を示す断面図である。その後、Ｃｕ電解メッキを行って、図２（ｆ）に示す通り基板１０の孔部Ｈ３及びメッキレジストパターン２８の開口部にＣｕ（銅）を埋め込み、接続端子２４を形成する。図２（ｆ）は、Ｃｕ電解メッキを行って接続端子２４を形成した状態を示す断面図である。
【００３７】
　接続端子２４が形成されると、図２（ｇ）に示す通り、基板１０上に形成されているメッキレジストパターン２８を剥離する。図２（ｇ）は、接続端子２４を形成した後にメッキレジストパターン２８を剥離した状態を示す断面図である。また、図６（ｂ）は、形成された接続端子２４の構成の詳細を示す断面図である。図２（ｇ）に示す通り、接続端子２４は基板１０の能動面１０ａに突出した突起状の形状であるとともに、その一部が基板１０内に埋め込まれた形状である。また、図６（ｂ）に示す通り、符号Ｃを付した箇所において、接続端子２４は電極パッド１６と電気的に接続されている。」
（３）対比
　ア　本願発明と引用発明とを対比する。
（ア）引用発明では、基板１０の上に複数の半導体チップ６０を積層し、接合しているから、引用発明の「基板１０」、「半導体チップ６０」はそれぞれ、本願発明の「最下層被接合物」、「上層被接合物」に相当するといえる。また、引用発明の「接続電極２４を備えた基板１０」、「貫通電極である接続電極５４を備えた複数の半導体チップ６０」はそれぞれ、本願発明の「電極を備えた最下層被接合物」、「貫通電極を備えた複数の上層被接合物」に相当するといえる。そうすると、本願発明と引用発明とは、後述する相違点１に係る相違を除き、「電極を備えた最下層被接合物上に貫通電極を備えた複数の上層被接合物を電極同士の位置を合わせた状態で順次積層し、これらを接合する３次元実装方法」である点において共通するといえる。
（イ）引用発明におけるアライメントマークＡＭの検出は、半導体チップ６０を所定の位置に合わせるために行っているのであるから、アライメントマークＡＭの「位置」を認識していることは明らかである。そうすると、引用発明と本願発明とは、後述する相違点２及び３に係る相違を除き、「最下層被接合物のアライメント用位置を認識」する点において共通するといえる。
（ウ）引用発明では、検出したアライメントマークＡＭに基づいて半導体チップ６０を所定の位置に合わせており、アライメントマークＡＭの「位置」を基準としていることは明らかである。したがって、引用発明と本願発明とは、後述する相違点１及び３に係る相違を除き、「最下層被接合物のアライメント用位置を基準にして、全ての上層被接合物の位置を電極が順次接続されていく所定の位置に順次合わせつつ、所定の位置に合わせられた上層被接合物を順次積層し、これらを接合」する点において共通するといえる。
　イ　以上から、本願発明と引用発明との一致点及び相違点は、以下のとおりであると認められる。
（ア）一致点
「電極を備えた最下層被接合物上に貫通電極を備えた複数の上層被接合物を電極同士の位置を合わせた状態で順次積層し、これらを接合する３次元実装方法において、前記最下層被接合物のアライメント用位置を認識し、最下層被接合物のアライメント用位置を基準にして、全ての上層被接合物の位置を電極が順次接続されていく所定の位置に順次合わせつつ、所定の位置に合わせられた上層被接合物を順次積層し、これらを接合することを特徴とする３次元実装方法。」
（イ）相違点
・相違点１
　「最下層被接合物」及び「複数の上層被接合物」を接合する方法に関し、本願発明では「順次積層及び接合」するのに対し、引用発明では「積層が完了した後に接合」する点。
・相違点２
　最下層被接合物のアライメント用位置を認識する方法に関し、本願発明では「第１の認識手段」で最下層被接合物のアライメント用位置を認識しているのに対し、引用発明では、基板１０のアライメントマークＡＭを「第１の認識手段」で検出するとは特定されていない点。
・相違点３
　上層被接合物の位置合わせ方法に関し、本願発明では、最下層被接合物のアライメント用位置を記憶する構成、及び複数の上層被接合物のアライメント用位置を第２の認識手段で順次認識する構成を備え、前記記憶されている最下層被接合物のアライメント用位置を基準にして、アライメント用位置が認識された全ての上層被接合物の位置を所定の位置に順次合わせるのに対し、引用発明では、基板１０のアライメントマークＡＭの位置を記憶する構成、及び半導体チップ６０のアライメント用位置を「第２の認識手段」で順次認識する構成を備えておらず、また、記憶されている基板１０のアライメントマークＡＭの位置を基準にして、アライメント用位置が認識された全ての半導体チップ６０の位置を所定の位置に順次合わせる構成を備えない点。
（４）判断
　ア　本願発明の進歩性について
　上記相違点３について検討する。
　引用文献１の【図１１】等から、基板１０に形成されたアライメントマークＡＭは、１以上の半導体チップ６０を積層した後でも検出することが可能であると認められるから、後から積層する半導体チップ６０の位置合わせを行うためにアライメントマークＡＭの位置を記憶しておく必要性は認められない。したがって、引用文献１に接した当業者が、アライメントマークＡＭの位置を記憶し、当該記憶したアライメントマークＡＭの位置を基準にして、全ての半導体チップ６０の位置を所定の位置に順次合わせることを想起することができたとは認められない。
　また、引用文献２にも、上記相違点３に係る構成について記載されているとは認められず、また、当該構成を示唆する記載があるとも認められない。
　そして、本願発明は、上記相違点３に係る構成を有することによって、「全ての上層被接合物が
同一の最下層被接合物のアライメント用位置
　そうすると、相違点３に係る構成は、引用文献１及び２に記載された発明に基づいて当業者が容易に相当し得たものであるとはいえない。
　したがって、他の相違点について検討するまでもなく、本願発明は、引用文献１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。
　イ　本願の請求項２ないし１０に係る発明の進歩性について
　本願の請求項２ないし５はいずれも請求項１を引用しており、本願の請求項２ないし５に係る発明は本願発明の発明特定事項を全て有する発明である。
　また、本願の請求項６に係る発明は、本願発明を「３次元実装装置」の発明として表現した発明であり、上記相違点３に対応する発明特定事項である「該第１の認識手段で認識された最下層被接合物のアライメント用位置を記憶する記憶手段」、「前記ヘッドに保持された上層被接合物のアライメント用位置を認識する第２の認識手段」、及び「前記記憶手段に記憶されている最下層被接合物の前記アライメント用位置を基準にして前記第２の認識手段で順次認識される全ての上層被接合物の位置を電極が順次接続されていく所定の位置に順次合わせつつ、所定の位置に合わせられた上層被接合物を順次積層及び接合する実装制御手段」を備えている。
　また、本願の請求項７ないし１０はいずれも、本願の請求項６を引用しており、本願の請求項７ないし１０に係る発明は、請求項６に係る発明の発明特定事項を全て有する発明である。
　してみれば、本願発明が引用文献１及び２に記載された発明に基いて当業者が容易に発明をすることができたものとはいえない以上、本願の請求項２ないし１０に係る発明も、引用文献１及び２に記載された発明に基いて当業者が容易に発明をすることができたものとはいえない。
　３　原査定の理由についてのまとめ
　以上のとおり、本願の請求項１ないし１０に係る発明は、引用文献１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものではないから、原査定の理由によっては、本願を拒絶することはできない。
第４　当審拒絶理由について
１　当審拒絶理由の概要
　平成２８年４月１４日付けで当審より通知した拒絶理由の概要は、次のとおりである。
「１．この出願の下記の請求項に係る発明は、その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
 　 
 　　　　　記　　　（引用文献等については引用文献等一覧参照）
・請求項：１
・引用文献等：１乃至２
・備考
　引用文献１の段落［００１８］等には基板１が貫通電極１０ａを備える旨の記載があり、当該基板１が、本願発明の「電極を備えた最下層被接合物」に相当する。引用文献１の段落［００２９］，［図８］等には、半導体チップ３０乃至３２に貫通電極が形成される旨の記載があり、当該半導体チップ３０乃至３２が、本願発明の「貫通電極を備えた複数の上層被接合物」に相当する。引用文献１の段落［００３１］−［００３４］等には、基板１の上に半導体チップを順次積層し、貫通電極を通して接続固定する旨の記載があり、本願発明の「電極を備えた最下層被接合物上に貫通電極を備えた複数の上層被接合物を電極同士の位置を合わせた状態で順次積層して接合する」という発明特定事項に相当する。引用文献１の段落［００３１］乃至［００３６］等には、基板１に設けられたアライメントマーク２０ａを認識することについて記載されており、本願発明の「前記最下層被接合物のアライメント用位置を第１の認識手段で認識し」という発明特定事項に相当する（ただし、後述の点において相違する）。引用文献１の段落［００３１］乃至［００３６］、［図５］乃至［図８］等には、基板１に設けられたアライメントマークを使って各半導体チップの積層位置を決定し、順次積層して接続固定することについて記載されており、本願発明の「記憶されている最下層被接合物のアライメント用位置を基準にして、全ての上層被接合物の位置を電極が順次接続されていく所定の位置に順次合わせつつ、所定の位置に合わせられた上層被接合物を順次積層して接合する」という発明特定事項に相当する（ただし、後述の点において相違する）。
　本願発明と引用文献１に記載された発明とを比較すると、下記の点において相違する。
［相違点１］本願発明では、最下層被接合物のアライメント位置を第１の認識手段で認識して記憶するのに対し、引用文献１には、最下層被接合物のアライメントマークを認識することについては記載されているものの、アライメント位置を認識し記憶することについては記載がない点。
［相違点２］本願発明では、複数の上層被接合物のアライメント用位置を第２の認識手段で順次認識するのに対し、引用文献１に記載された発明は、複数の上層被接合物のアライメント用位置を順次認識する構成を備えない点。
　上記相違点１、２について検討する。引用文献２の段落［００２１］乃至［００２２］、［００２７］乃至［００２９］、［図２］等には、実装基板に付されたアライメントマークと、半導体チップ上のアライメントマークをそれぞれ認識することにより、実装基板及び半導体チップの位置をそれぞれ判断し、実装基板と半導体チップの位置合わせを行って、半導体チップを実装基板上に実装することについて記載されている。引用文献１、２に記載された発明はいずれも、基板と半導体チップとの位置合わせを行って、基板と半導体チップとを接合する点において共通するものであるから、引用文献１に記載された発明に対して引用文献２に記載された発明を適用することにより、基板だけでなく半導体チップにもアライメントマークを付し、基板上のアライメントマークと半導体チップ上のアライメントマークのそれぞれを認識して位置をそれぞれ判断し、位置合わせを行う構成とすることは、当業者であれば容易になし得たことである。また、その際に、認識したアライメントマークの位置をメモリ等に一時的に記憶する構成とすることは、当業者であれば適宜なし得たことである。
　よって、本願の上記請求項に係る発明は、引用文献１乃至２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
……（中略）……
引　用　文　献　等　一　覧
１．特開２００５−１７５２６３号公報
２．特開２００６−２５３３８４号公報
２．この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第２号に規定する要件を満たしていない。 
 　　　　　　　　　　　　　　　　　記
　本願の請求項１及び６に「順次積層して接合する」と記載されている（各二箇所）。当該記載では、順次積層した上で一括して接合するのか、それとも順次積層及び接合するのかが不明確である。
　請求項１を引用する請求項２乃至５、及び請求項６を引用する請求項７乃至１０についても同様である。
　よって、請求項１乃至１０に係る発明は明確でない。」
２　当審拒絶理由についての判断
（１）進歩性について
　ア　当審引用文献１の記載事項及び当審引用発明１
（ア）当審引用文献１
　当審拒絶理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２００５−１７５２６３号公報（以下「当審引用文献１」という。）には、図面とともに、次の事項が記載されている。
　ａ「【００１８】
　図１は半導体を積層するための基板を示す斜視図である。
基板１には基板１の厚さ方向に貫通する貫通電極１０ａおよびアライメントマーク２０ａが複数形成されている。
　ｂ「【００２９】
　次に、以上前述した基板１を用いた本発明の半導体装置について説明する。
　
図８は基板１に半導体チップを実装した状態を示す断面図である。基板１には、半導体チップ３０、３１、３２、３３が半導体チップの能動面を下にして、順次積層されている。基板１には貫通電極１０ａが形成され、半導体チップ３０、３１、３２には貫通電極１５、１６，１７が形成されている。また、半導体チップ３３には接続パッド１８が形成されている。これら貫通電極１５、１６，１７および接続パッド１８の配置は基板１に設けられた貫通電極１０ａと同じ配置になっており、半導体チップを積層することにより、接続が可能となっている。
　本発明の半導体装置は、このような半導体チップの実装状態を持ち、図９（ｅ）に示すような樹脂封止されて外部基板と接続可能な端子９０をもった半導体装置１００として構成されている。」
　ｃ「【００３１】
　次に、この半導体装置の製造方法について説明する。まず、
三次元実装を行う工程
　図５は一層目の半導体チップ３０を基板１に実装したときの断面図である。基板１には複数の実装領域を持つがそれぞれ同様の工程であり、以下、一つの実装領域を例にとって説明をする。
　支持板５０を貼り付けた基板１の所定位置に半導体チップ３０を位置合わせをする際に、
チップマウンターなどのチップ搭載装置の画像処理により２箇所のアライメントマーク２０ａを認識する。通常、この画像処理では、基板１上のパターンを２値化処理によりアライメントマークが認識され、その場所の認定がされる。アライメントマーク２０ａは基板１の設計値から位置情報がわかっており、チップ搭載装置の原点値と合わせて半導体チップ３０を搭載する位置を決定することができる。このようにして、半導体チップ３０の実装位置が決まると、所定位置に正確な実装が行われる。
　一方、
半導体チップ３０には銅よりなる貫通電極１５が形成されている。
加熱および加圧することにより、基板１の貫通電極１０ａと半導体チップ３０の貫通電極１５が接続固定される。
【００３２】
　
２層目以降の半導体チップの積層についても同様に行われる。
２層目の半導体チップ３１を１層目の半導体チップ３０の上に積層する際には、基板１に形成された２箇所のアライメントマーク２０ａを、チップ搭載機の画像処理にて認識して２層目の半導体チップ３１の積層位置が決められる。この２箇所のアライメントマーク２０ａは基板１の設計値から位置情報がわかっており、チップ搭載機の原点値と合わせて半導体チップ３１を積層する位置を決定することができる。また、２層目の半導体チップ３１にも銅よりなる貫通電極１６が形成されており
２層目の半導体チップ３１をフェイスダウン状態で加熱および加圧することにより、１層目と２層目の半導体チップ３０、３１が貫通電極１５、１６を通して接続固定される。
【００３３】
　
３層目の半導体チップ３２を２層目の半導体チップ３１の上に積層する際も同様に、図７に示すように、基板１に形成された２箇所のアライメントマーク２０ａをチップ搭載機の画像処理により認識して、３層目の半導体チップ３２の積層位置が決められる。３層目の半導体チップ３２にも銅よりなる貫通電極１７が形成されており、
３層目の半導体チップ３２をフェイスダウン状態で加熱および加圧することにより２層目と３層目の半導体チップ３１、３２が貫通電極１６、１７を通して接続固定される。
【００３４】
　
４層目の半導体チップ３３を３層目の半導体チップ３２の上に積層する際には、図８に示すように、基板１に形成された２箇所のアライメントマーク２０ａをチップ搭載機の画像処理により認識して、４層目の半導体チップ３３の積層位置が決められる。
４層目の半導体チップ３３をフェイスダウン状態で加熱および加圧することにより３層目と４層目の半導体チップ３２、３３が貫通電極１７および接続パッド１８を通して接続固定される。
　なお、
本実施形態では最上層である半導体チップ３３には、その上層に半導体チップを接続しないため、貫通電極を設けていない半導体チップとしたが、半導体チップの共通化あるいは工程の共通化のために、貫通電極を形成した半導体チップであってもよい。
【００３５】
　また、本実施形態の基板１、半導体チップ３０、３１、３２、３３においては、半導体チップ積層後の全体の厚さを薄く抑える目的から通常の半導体チップの厚さより薄く形成されている。
　このように、
１層目の半導体チップ３０、２層目の半導体チップ３１、３層目の半導体チップ３２、４層目の半導体チップ３３は基板１に形成された２箇所のアライメントマーク２０ａの位置情報をもとに、基板１に対してそれぞれ位置決めされることになる。
【００３６】
　以上のように、
各半導体チップを同一の基準となるアライメントマーク２０ａを使って基板１に積層することができるので、位置ずれの少ない半導体チップの積層ができる。
　このことから、従来の課題であった半導体チップの積層時のずれによる接続経路が長くなって伝送ロスが増えるという問題は解消され、三次元実装としての優れた特性であるところの伝送ロスの少ない特性が発揮できる。
　また、半導体チップの積層位置精度が向上したことにより、半導体チップを積層した時の外形全体には、突出した半導体チップがなくなり、その後工程でのハンドリング時に半導体チップへのダメージが軽減される。このことから、ハンドリング時に生ずる半導体チップへのクラックを防止でき、半導体集積回路の信頼性低下や回路破壊をなくすことができる。
【００３７】
　なお、
本実施形態では半導体チップを接続固定する方法として、１層ずつ半導体チップを加熱および加圧する方法にて行った
（イ）当審引用発明１
　上記（ア）ａないしｃの当審引用文献１の記載と当該技術分野における技術常識より、当審引用文献１には、次の発明（以下「当審引用発明１」という。）が記載されていると認められる。
　「貫通電極１０ａを備えた基板１上に貫通電極を備えた複数の半導体チップ３０〜３３を電極同士の位置を合わせた状態で順次積層及び接合する３次元実装方法において、前記基板１のアライメントマーク２０ａをチップ搭載機により認識してその位置を特定し、アライメントマーク２０ａの位置をもとに、全ての半導体チップ３０〜３３の位置を電極が順次接続されていく所定の位置に順次合わせつつ、所定の位置に合わせられた半導体チップ３０〜３３を順次積層及び接合することを特徴とする３次元実装方法。」
　イ　当審引用文献２の記載事項及び当審引用発明２
（ア）当審引用文献２
　当審拒絶理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２００６−２５３３８４号公報（以下「当審引用文献２」という。）には、図面とともに、次の事項が記載されている。
　ａ「【００２１】
　また、吸着ユニット３は、ｘ方向、ｙ方向、ｚ方向、ｙ軸回りの傾きθ1方向およびｘ軸回りの傾きθ2方向の５軸方向に移動できるように構成されている。そして、５軸ＮＣ（Ｎｕｍｅｒｉｃａｌ  Ｃｏｎｔｒｏｌ）制御に基づいて吸着ユニット３を５軸方向に駆動する駆動部１５が設けられている。
　さらに、
吸着ステージ２と圧着ツール４との間には、実装基板Ｔと半導体チップＣ１〜Ｃ３との間の位置合わせを行うために、実装基板Ｔおよび半導体チップＣ１〜Ｃ３を撮像するアライメントカメラ５が設けられている。
【００２２】
　また、アライメントカメラ５は、ｘ方向、ｙ方向およびｚ方向の３軸方向に移動できるように構成されている。そして、３軸ＮＣ制御に基づいてアライメントカメラ５を３軸方向に駆動する駆動部１４が設けられている。
　さらに、ボンディング装置には、吸着ユニット３およびアライメントカメラ５の駆動制御を行う駆動制御部１１が設けられ、駆動制御部１１には画像認識部１２および傾き検出部１３が設けられている。ここで、
画像認識部１２は、アライメントカメラ５にて撮像された実装基板Ｔおよび半導体チップＣ１〜Ｃ３上のアライメントマークを認識することにより、実装基板Ｔおよび半導体チップＣ１〜Ｃ３の位置をそれぞれ判断することができる。そして、駆動制御部１１は、画像認識部１２にて認識された実装基板Ｔおよび半導体チップＣ１〜Ｃ３の位置に基づいて、吸着ユニット３をｘ、ｙ方向に移動させることにより、実装基板Ｔと半導体チップＣ１〜Ｃ３との間の位置合わせを行うことができる。
　ｂ「【００２７】
　そして、ボンディング装置は、ステージ面２ａとツール面４ａとの間の平行出しが完了すると、図２に示すように、接着層Ｆ１〜Ｆ５が塗布された実装基板Ｔを吸着ステージ２ａ上に搬送する。そして、半導体チップＣ１、Ｃ２が接着層Ｆ１、Ｆ２をそれぞれ介して実装基板Ｔ上に実装された状態で、半導体チップＣ３を実装基板Ｔ上に実装するものとすると、接着層Ｆ３がステージ面２上に配置されるように実装基板Ｔを搬送する。そして、接着層Ｆ３がステージ面２ａ上に配置されると、駆動制御部１１はアライメントカメラ５を吸着ステージ２と圧着ツール４との間に移動させる。
【００２８】
　そして、アライメントカメラ５が吸着ステージ２と圧着ツール４との間に配置されると、
アライメントカメラ５は、実装基板Ｔおよび半導体チップＣ３上のアライメントマークをそれぞれ撮像する。そして、実装基板Ｔおよび半導体チップＣ３上のアライメントマークがアライメントカメラ５にてそれぞれ撮像されると、画像認識部１２は、アライメントカメラ５にて撮像された実装基板Ｔおよび半導体チップＣ３上のアライメントマークをそれぞれ認識することにより、実装基板Ｔおよび半導体チップＣ３の位置をそれぞれ判断する。そして、駆動制御部１１は、画像認識部１２にて認識された実装基板Ｔおよび半導体チップＣ３の位置に基づいて、吸着ユニット３をｘ、ｙ方向に移動させることにより、実装基板Ｔと半導体チップＣ３との間の位置合わせを行うことができる。
【００２９】
　そして、実装基板Ｔと半導体チップＣ３との間の位置合わせが完了すると、図３に示すように、駆動制御部１１は、アライメントカメラ５をｘ、ｙ方向に駆動させることにより、アライメントカメラ５を吸着ステージ２と圧着ツール４との間から外に移動させる。そして、駆動制御部１１は、アライメントカメラ５が吸着ステージ２と圧着ツール４との間から外に移動されると、
半導体チップＣ３を圧着ツール４にて保持させたまま、吸着ユニット３をｚ方向に下降させることにより、接着層Ｆ３を介して半導体チップＣ３を実装基板Ｔに圧着させ、半導体チップＣ３を実装基板Ｔ上に実装する。
（イ）当審引用発明２
　上記（ア）ａないしｂの当審引用文献２の記載と当該技術分野における技術常識より、当審引用文献２には、次の発明（以下「当審引用発明２」という。）が記載されていると認められる。
「アライメントカメラ５が、実装基板Ｔ上のアライメントマークと半導体チップＣ３上のアライメントマークをそれぞれ撮像し、画像認識部１２が、上記アライメントカメラ５が撮像した実装基板Ｔ上のアライメントマークと半導体チップＣ３上のアライメントマークをそれぞれ認識することにより実装基板Ｔ及び半導体チップＣ３の位置をそれぞれ判断し、駆動制御部１１が、上記画像認識部１２にて認識された実装基板Ｔ及び半導体チップＣ３の位置に基づいて実装基板Ｔと半導体チップＣ３との間の位置合わせを行い、半導体チップＣ３を実装基板Ｔ上に圧着することにより、半導体チップＣ３を実装基板Ｔ上に実装する方法。」
　ウ　対比
（ア）本願発明と当審引用発明１とを対比する。
　ａ　当審引用発明１では、基板１の上に複数の半導体チップ３０〜３３を積層し、接合しているから、当審引用発明１の「基板１」、「半導体チップ３０〜３３」はそれぞれ、本願発明の「最下層被接合物」、「上層被接合物」に相当するといえる。また、当審引用発明１の「貫通電極１０ａを備えた基板１」、「貫通電極を備えた複数の半導体チップ３０〜３３」はそれぞれ、本願発明の「電極を備えた最下層被接合物」、「貫通電極を備えた複数の上層被接合物」に相当するといえる。そうすると、本願発明と当審引用発明１とは、「電極を備えた最下層被接合物上に貫通電極を備えた複数の上層被接合物を電極同士の位置を合わせた状態で順次積層及び接合する３次元実装方法」である点において共通するといえる。
　ｂ　当審引用発明１の「アライメントマーク２０ａの位置」、「チップ搭載機」はそれぞれ、本願発明の「アライメント用位置」、「第１の認識手段」に相当するといえる。したがって、本願発明と当審引用発明１とは、後述する相違点を除き、「最下層被接合物のアライメント用位置を第１の認識手段で認識」する点において共通するといえる。
　ｃ　上記の通り、当審引用発明１の「アライメントマーク２０ａの位置」、「半導体チップ３０〜３３」はそれぞれ、本願発明の「アライメント用位置」、「上層被接合物」に相当するといえるから、本願発明と当審引用発明１とは、後述する相違点を除き、「最下層被接合物のアライメント用位置を基準にして、全ての上層被接合物の位置を電極が順次接続されていく所定の位置に順次合わせつつ、所定の位置に合わせられた上層被接合物を順次積層及び接合」する点において共通するといえる。
（イ）以上から、本願発明と当審引用発明１との一致点及び相違点は、以下のとおりであると認められる。
　ａ　一致点
「電極を備えた最下層被接合物上に貫通電極を備えた複数の上層被接合物を電極同士の位置を合わせた状態で順次積層及び接合する３次元実装方法において、前記最下層被接合物のアライメント用位置を第１の認識手段で認識し、最下層被接合物のアライメント用位置を基準にして、全ての上層被接合物の位置を電極が順次接続されていく所定の位置に順次合わせつつ、所定の位置に合わせられた上層被接合物を順次積層及び接合することを特徴とする３次元実装方法。」
　ｂ　相違点
　上層被接合物の位置合わせ方法に関し、本願発明では、最下層被接合物のアライメント用位置を記憶する構成、及び複数の上層被接合物のアライメント用位置を第２の認識手段で順次認識する構成を備え、前記記憶されている最下層被接合物のアライメント用位置を基準にして、アライメント用位置が認識された全ての上層被接合物の位置を所定の位置に順次合わせるのに対し、当審引用発明１では、基板１のアライメントマーク２０ａの位置を記憶する構成、及び半導体チップ３０〜３３のアライメント用位置を「第２の認識手段」で順次認識する構成を備えておらず、また、記憶されている基板１のアライメントマーク２０ａの位置を基準にして、アライメント用位置が認識された全ての半導体チップ３０〜３３の位置を所定の位置に順次合わせる構成を備えない点。
　エ　判断
（ア）本願発明の進歩性について
　上記相違点について検討する。
　当審引用文献１の【図１】、【図２】、【図５】−【図８】等から、基板１に形成されたアライメントマーク２０ａは１以上の半導体チップを積層した後でも検出することが可能であると認められるから、後から積層する半導体チップの位置合わせを行うためにアライメントマーク２０ａの位置を記憶しておく必要性は認められない。したがって、当審引用文献１に接した当業者が、アライメントマーク２０ａの位置を記憶し、当該記憶したアライメントマーク２０ａの位置を基準にして全ての半導体チップの位置を所定の位置に順次合わせることを想起することができたとは認められない。
　また、当審引用発明２は、複数の半導体チップを積層するものではないから、後から積層する半導体チップの位置合わせを行うためにアライメントマークの位置を記憶しておく必要性は認められない。したがって、当審引用文献２に接した当業者が、実装基板Ｔ上のアライメントマークの位置を記憶し、当該記憶したアライメントマークの位置を基準にして、全ての半導体チップの位置を所定の位置に順次合わせつつ積層することを想起することができたとは認められない。
　そして、本願発明は、上記相違点に係る構成を有することによって、「全ての上層被接合物が
同一の最下層被接合物のアライメント用位置
　したがって、本願発明は、当審引用文献１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。
（イ）本願の請求項２ないし１０に係る発明の進歩性について
　本願の請求項２ないし５はいずれも請求項１を引用しており、本願の請求項２ないし５に係る発明は本願発明の発明特定事項を全て有する発明である。
　また、本願の請求項６に係る発明は、本願発明を「３次元実装装置」の発明として表現した発明であり、上記相違点に対応する発明特定事項である「該第１の認識手段で認識された最下層被接合物のアライメント用位置を記憶する記憶手段」、「前記ヘッドに保持された上層被接合物のアライメント用位置を認識する第２の認識手段」、及び「前記記憶手段に記憶されている最下層被接合物の前記アライメント用位置を基準にして前記第２の認識手段で順次認識される全ての上層被接合物の位置を電極が順次接続されていく所定の位置に順次合わせつつ、所定の位置に合わせられた上層被接合物を順次積層及び接合する実装制御手段」を備えている。
　また、本願の請求項７ないし１０はいずれも、本願の請求項６を引用しており、本願の請求項７ないし１０に係る発明は、請求項６に係る発明の発明特定事項を全て有する発明である。
　してみれば、本願発明が当審引用文献１及び２に記載された発明に基いて当業者が容易に発明することができたものとはいえない以上、本願の請求項２ないし１０に係る発明も、当審引用文献１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。
　オ　進歩性についてのまとめ
　以上のとおり、本願の請求項１ないし１０に係る発明は、当審引用文献１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものではないから、当審拒絶理由の１．に示した理由によっては、本願を拒絶することはできない。
（２）記載要件について
　本願の請求項１及び６には「順次積層及び接合する」と記載されており、当該記載は明確である。
　したがって、当審拒絶理由の２．に示した理由によっては、本願を拒絶することはできない。
（３）当審拒絶理由についてのまとめ
　以上のとおり、当審拒絶理由の１．及び２．に示した理由によっては、本願を拒絶することはできない。
　そうすると、もはや、当審拒絶理由によって本願を拒絶することはできない。
第５　結言
　以上のとおり、原査定の理由及び当審拒絶理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。