(57)【要約】 【課題】  コストを低減し精度を向上可能な試験方式を提供する。【解決手段】  本考案は、試験用素子を試験する回路試験装置を開示する。回路試験装置は、濾波回路、増幅回路、比較モジュール、及び結果審査モジュールを有する。濾波回路は、試験用素子により生成されたアナログ出力信号を濾波し、濾波信号を生成。増幅回路は、濾波信号を増幅し、増幅信号を生成する。比較モジュールは、増幅信号を少なくとも１つの基準レベルと比較し、それに応じて少なくとも１つの結果信号を生成する。結果検査モジュールは、結果信号を検査し、試験用素子の試験結果を決定する。【選択図】      図１
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【実用新案登録請求の範囲】
【請求項１】
回路試験装置であって、試験用素子を試験し、
前記試験用素子と結合され、前記試験用素子から生成されるアナログ出力信号を濾波し、濾波信号を生成する、濾波回路、
前記濾波回路と結合され、前記濾波信号を増幅し、増幅信号を生成する、増幅回路、
前記増幅回路と結合され、前記増幅信号を少なくとも１つの基準レベルと比較し、少なくとも１つの結果信号を生成する、比較モジュール、及び
前記比較モジュールと結合され、前記結果信号を検査し、前記試験用素子の試験結果を決定する、結果検査モジュール、を有する回路試験装置。
【請求項２】
前記アナログ出力信号は、アナログ音声信号である、請求項１記載の回路試験装置。
【請求項３】
前記濾波回路は、人間の可聴音の帯域外のアナログ出力信号の周波数成分を濾波するために利用され、濾波信号を生成する、請求項１記載の回路試験装置。
【請求項４】
前記比較モジュールは、
前記増幅回路と結合され、前記増幅信号を第１の基準レベルと比較し、第１の結果信号を生成する、第１の比較回路、及び
前記増幅回路と結合され、前記増幅信号を第２の基準レベルと比較し、第２の結果信号を生成する、第２の比較回路、を有する請求項１記載の回路試験装置。
【請求項５】
前記第１の基準レベルは、正の電位であり、及び前記第２の基準レベルは、負の電位である、請求項４記載の回路試験装置。
【請求項６】
前記結果検査モジュールは、
前記第２の比較回路と結合され、前記第２の結果信号を反転し、反転結果信号を生成する、インバーター、
前記第１の比較回路及び前記インバーターと結合され、前記第１の結果信号及び前記反転結果信号に対し論理ＯＲ演算を実行し、結合信号を生成する、ＯＲゲート、
入力端子、クロック入力端子、及び出力端子を有し、前記入力端子は特定の論理値を受信するために利用され、前記クロック入力端子は前記ＯＲゲートと結合され前記結合信号を受信し、及び前記出力端子はフリップフロップ信号を出力するために利用される、フリップフロップ、及び
前記フリップフロップの出力端子と結合され、前記フリップフロップ信号に従い前記試験用素子の試験結果を決定する、ロジック試験器、を有する請求項４記載の回路試験装置。
【請求項７】
前記ロジック試験器は、
前記増幅回路及び前記比較モジュールと結合され、前記増幅回路の利得を制御し、及び少なくとも１つの基準レベルを制御する、連続組み込み試験制御部、を更に有する、請求項６記載の回路試験装置。
【請求項８】
前記試験用素子及び前記ロジック試験器と結合され、前記ロジック試験器の制御に従い前記試験用素子にアナログ入力信号を供給する、波形発生器、を更に有し、
前記試験用素子は、前記アナログ入力信号に従い前記アナログ出力信号を生成する、請求項６記載の回路試験装置。
【請求項９】
前記結果検査モジュールは、
前記比較回路と結合され、前記第１の結果信号及び前記第２の結果信号に対し論理ＯＲ演算を実行し、結合信号を生成する、ＯＲゲート、
入力端子、クロック端子、及び出力端子を有し、前記入力端子は特定の論理値を受信するために利用され、前記クロック入力端子は前記ＯＲゲートと結合され前記結合信号を受信し、及び前記出力端子はフリップフロップ信号を出力するために利用される、フリップフロップ、及び
前記フリップフロップの出力端子と結合され、前記フリップフロップ信号に従い前記試験用素子の試験結果を決定する、ロジック試験器、を有する、請求項４記載の回路試験装置。
【請求項１０】
前記ロジック試験器は、
前記増幅回路及び前記比較モジュールと結合され、前記増幅回路の利得を制御し、及び少なくとも１つの基準レベルを制御する、連続組み込み試験制御部、を更に有する、請求項９記載の回路試験装置。
【請求項１１】
前記試験用素子及び前記ロジック試験器と結合され、前記ロジック試験器の制御に従い前記試験用素子にアナログ入力信号を供給する、波形発生器、を更に有し、
前記試験用素子は、前記アナログ入力信号に従い前記アナログ出力信号を生成する、請求項９記載の回路試験装置。
【請求項１２】
前記比較モジュールは、
前記増幅回路と結合され、前記増幅信号を前記基準レベルのうちの基準レベルと比較し、結果信号を生成する、比較回路、を有する、請求項１記載の回路試験装置。
【請求項１３】
前記結果検査モジュールは、
特定の論理値を受信する入力端子、前記ＯＲゲートと結合され前記結合信号を受信するクロック端子、及びフリップフロップ信号を出力する出力端子を有する、フリップフロップ、及び
前記フリップフロップの出力端子と結合され、前記フリップフロップ信号に従い前記試験用素子の試験結果を決定する、ロジック試験器、を有する、請求項１２記載の回路試験装置。
【請求項１４】
前記ロジック試験器は、
前記増幅回路及び前記比較モジュールと結合され、前記増幅回路の利得を制御し、及び前記基準レベルを制御する、連続組み込み試験制御部、を更に有する、請求項１３記載の回路試験装置。
【請求項１５】
前記試験用素子及び前記ロジック試験器と結合され、前記ロジック試験器の制御に従い前記試験用素子にアナログ入力信号を供給する、波形発生器、を更に有し、
前記試験用素子は、前記アナログ入力信号に従い前記アナログ出力信号を生成する、請求項１３記載の回路試験装置。
【請求項１６】
前記結果検査モジュールは、
前記比較回路と結合され、前記結果信号を反転し、反転結果信号を生成する、インバーター、
特定の論理値を受信する入力端子、前記インバーターと結合され前記反転結果信号を受信するクロック入力端子、及びフリップフロップ信号を出力する出力端子を有する、フリップフロップ、及び
前記フリップフロップの出力端子と結合され、前記フリップフロップ信号に従い前記試験用素子の試験結果を決定する、ロジック試験器、を有する、請求項１２記載の回路試験装置。
【請求項１７】
前記ロジック試験器は、
前記増幅回路及び前記比較モジュールと結合され、前記増幅回路の利得を制御し、及び前記基準レベルを制御する、連続組み込み試験制御部、を更に有する、請求項１６記載の回路試験装置。
【請求項１８】
前記試験用素子及び前記ロジック試験器と結合され、前記ロジック試験器の制御に従い前記試験用素子にアナログ入力信号を供給する、波形発生器、を更に有し、
前記試験用素子は、前記アナログ入力信号に従い前記アナログ出力信号を生成する、請求項１６記載の回路試験装置。
【考案の詳細な説明】
【技術分野】
【０００１】
本考案は、試験回路、及びより詳細には、アナログ信号を正確に試験可能な回路試験装置に関連する。
【背景技術】
【０００２】
技術の発展に伴い、集積回路（ＩＣ）の機能は益々複雑になっている。更に、アナログ信号を専用に処理するアナログ信号集積回路（ＩＣ）、及びデジタル信号を専用に処理するデジタル信号ＩＣ、アナログ及びデジタル信号を処理可能な復号ＩＣもまた入手可能であり、通常、混合信号ＩＣと称される。一般に、各ＩＣ、つまりデジタル信号ＩＣ、アナログ信号ＩＣ又は混合信号ＩＣは、品質を保証するため、製造工程の後に試験される。製造者らは、ＩＣが顧客に販売され得るか否かを試験結果に従い決定する。共通ＩＣ試験方式の例に取ると、混合信号試験器は、通常、製造過程の後、試験に利用される。現在の混合信号試験器は、非常に高価である。従って、混合信号試験器がアナログ信号ＩＣ又は混合信号ＩＣの試験に利用される場合、長い試験期間が必要であり、総コストは有意に増大する。
【０００３】
更に、デジタル信号ＩＣの試験と比較して、アナログ信号ＩＣ及び混合信号ＩＣの試験は、より複雑であり、またしばしば高い精度要件が必要とされる。アナログ信号ＩＣ（又は混合信号ＩＣ）から生成されたアナログ信号を試験する従来の試験方法の精度は、しかしながら十分良くない。精度は、しばしば１０ｍＶ〜２０ｍＶにまで下がる。試験用アナログ信号がシステムを通じ＋６０ｄＢ〜１００ｄＢだけ増幅される場合、試験用アナログ信号内に存在するノイズは、１０ｍｖより低い電位から、１０Ｖより高い電位まで増幅され得る。そしてシステムは、増幅されたノイズにより影響を受ける。言い換えると、試験結果は信頼できない。高精度要件に対応しシステムの信頼性を向上可能な試験方法を提供することは、重要である。
【考案の開示】
【考案が解決しようとする課題】
【０００４】
従って、本考案の目的の１つは、コストを低減し及び精度を向上可能な試験方式を提供し、上述の問題を解決することである。
【課題を解決するための手段】
【０００５】
本考案の実施例によると、素子を試験する回路試験装置が開示される。回路試験装置は、濾波回路、増幅回路、比較モジュール、及び結果検査モジュールを有する。濾波回路は、試験用素子により生成されたアナログ出力信号を濾波し、濾波信号を生成するために利用される。増幅回路は、濾波回路と結合され、濾波された信号を増幅し、増幅信号を生成するために利用される。比較モジュールは、増幅回路と結合され、増幅信号を少なくとも１つの基準レベルと比較し、少なくとも１つの結果信号を生成するために利用される。結果検査モジュールは、比較モジュールと結合され、結果信号を検査し、試験用素子の試験結果を決定するために利用される。
【０００６】
本考案のこれら及び他の目的は、以下の種々の図及びグラフに説明された好適な実施例の詳細な説明を読むことにより、当業者に明らかである。
【考案を実施するための最良の形態】
【０００７】
図１を参照する。図１は、本考案の第１の実施例による回路試験装置１００の図である。この実施例では、回路試験装置１００は、試験用素子（ＤＵＴ）１０を試験するために利用される。より詳細には、回路試験装置１００は、ＤＵＴ１０から生成されたアナログ出力信号ＡＯＳを試験し、ＤＵＴ１０が試験に合格するかどうかを決定する。ＤＵＴ１０は、試験用素子基板（ＤＵＴ基板）２０上のアナログ集積回路（ＩＣ）又は混合ＩＣであり得る。またアナログ出力信号ＡＯＳは、アナログ音声信号であり得る。更に、回路試験装置１００は、クリッキングノイズ、ポッピングノイズ、又は他のノイズがアナログ出力信号ＡＯＳに存在するかどうかを試験するために利用され得る。
【０００８】
図１に示されるように、回路試験装置１００は、波形発生器１１０、濾波回路１２０、増幅回路１３０、比較モジュール１４０、及び結果検査モジュール１５０を有する。比較モジュール１４０は、第１の比較回路１４１及び第２の比較回路１４２を有する。結果検査モジュール１５０は、インバーター１５１、ＯＲゲート１５２、フリップフロップ１５３、及びロジック試験器１５４を有する。波形発生器１１０は、アナログ入力信号ＡＩＳを生成し、ロジック試験器１５４による制御に従いＤＵＴ１０へ供給するために利用される。また、ＤＵＴ１０は次に、アナログ入力信号ＡＩＳに従いアナログ出力信号ＡＯＳを生成する。この実施例及び次の実施例では、波形発生器１１０は、任意の要素である。つまり、波形発生器１１０は、他の実施例では除去され得る。例えば、他の実施例では、アナログ出力信号ＡＯＳがＤＵＴ１０から直接生成され得る場合、波形発生器１１０をＤＵＴ１０と結合する回路インターフェース、及びロジック試験器１５４の回路インターフェースは、回路試験装置１００から除去される。
【０００９】
濾波回路１２０は、帯域通過フィルター（ＢＰＦ）であり、人間の可聴音の帯域外のアナログ出力信号の周波数成分を濾波するために利用され、濾波信号ＦＳを生成する。例えば、人間の可聴音の帯域は、約２０〜２０ｋＨｚなので、濾波回路１２０は、２０Ｈｚのカットオフ周波数を有する高域フィルター（ＨＰＦ）及び２０ｋＨｚのカットオフ周波数を有する低域通過フィルター（ＬＰＦ）により達成され得る。増幅回路１３０は、濾波信号ＦＳを増幅し、増幅回路１３０の利得Ｇに従い増幅信号ＡＳを生成するために利用される。利得Ｇは、調整可能である。また、ロジック試験器１５４は、連続組み込み試験（Ｃ−Ｂｉｔ）制御部１５５により、利得Ｇを制御する。更に、この実施例では、増幅回路１３０は、１つの増幅路のみを有する。しかしながら、他の実施例では、増幅回路１３０は、２つの増幅路を有する。つまり、増幅回路１３０は、第１の増幅回路及び第２の増幅回路を有する（第１及び第２の増幅回路の両者は、図１に示されない）。第１の増幅回路は、濾波信号ＦＳを増幅し、第１の利得Ｇ１に従い第１の増幅信号ＡＳ１を生成するために、及び第１の増幅信号ＡＳ１を第１の比較回路１４１へ出力するために利用される。第２の増幅回路は、濾波信号ＦＳを増幅し、第２の利得Ｇ２に従い第２の増幅信号ＡＳ２を生成するために、及び第２の増幅信号ＡＳ２を第２の比較回路１４２へ出力するために利用される。ロジック試験器１５４は、Ｃ−Ｂｉｔ制御部１５５を利用し、第１の利得Ｇ１及び第２の利得Ｇ２を制御する。
【００１０】
第１の比較回路１４１は、増幅信号ＡＳを第１の基準レベルＲＬ１と比較し、第１の結果信号ＲＳ１を生成するために利用される。第２の比較回路１４２は、増幅信号ＡＳを第２の基準レベルＲＬ２と比較し、第２の結果信号ＲＳ２を生成するために利用される。この実施例では、第１の基準レベルＲＬ１は正の電位であるよう設計され、及び第２の基準レベルは負の電位であるよう設計される。しかしながら、これは、本考案を限定するものではない。第１の比較回路１４１及び第２の比較回路１４２を利用することにより、増幅信号ＡＳの電位が第１の基準レベルＲＬ１の電位より高い場合、第１の結果信号ＲＳ１及び第２の結果信号ＲＳ２の両者の電位は、論理値「１」に対応する。増幅信号ＡＳの電位が第１の基準レベルＲＬ１及び第２の基準レベルＲＬ２の間である場合、第１の結果信号ＲＳ１の電位は、論理値「０」に対応し、及び第２の結果信号ＲＳ２の電位は、論理値「１」に対応する。同様に、増幅信号ＡＳの電位が第２の基準レベルＲＬ２の電位より低い場合、第１の結果信号ＲＳ１及び第２の結果信号ＲＳ２の電位の両者は、論理値「０」に対応する。更に、第１及び第２の基準レベルＲＬ１、ＲＬ２は、調整可能であり、ロジック試験器１５４によりＣ−Ｂｉｔ制御部１５５を通じて制御される。
【００１１】
結果検査モジュール１５０では、インバーター１５１は、第２の結果信号ＲＳ２を反転し、反転結果信号ＲＳ２’を生成するために利用される。また、ＯＲゲート１５２は、第１の結果信号ＲＳ１及び反転結果信号ＲＳ２’に対し論理ＯＲ演算を実行し、結合信号ＣＳを生成するために利用される。この実施例では、フリップフロップ１５３は、Ｄ型フリップフロップであり、入力端子Ｄ、クロック入力端子ＣＫ、リセット端子Ｒ、及び出力端子Ｑを有する。入力端子Ｄは、特定の論理値「１」を受信するために利用される。また、クロック入力端子ＣＫは、ＯＲゲート１５２と結合され、結合信号ＣＳを受信するために利用される。リセット端子Ｒは、ロジック試験器１５４と結合され、リセット命令をロジック試験器１５４から受信するために利用される。また、出力端子Ｑは、フリップフロップ信号ＦＦＳをロジック試験器１５４へ出力するために利用される。
【００１２】
試験の開始前、ロジック試験器１５４は、フリップフロップ１５３をリセットし、フリップフロップ信号ＦＦＳを論理値「０」に対応する電位にリセットする。試験の開始後、ロジック試験器１５４は、フリップフロップ信号ＦＦＳに従いＤＵＴ１０の試験結果を決定する。試験の開始後、フリップフロップ信号ＦＦＳが連続的に論理値「０」に対応する電位に保たれる場合、これは、アナログ出力信号ＡＯＳにほとんどノイズ（例えばクリッキングノイズ又はポッピングノイズ）が存在しないことを意味する。しかしながら、フリップフロップ信号ＦＦＳが論理値「１」に対応する電位に変化される場合、これは、アナログ出力信号ＡＯＳにノイズが存在することを意味する。従って、ロジック試験器１５４は、フリップフロップ信号ＦＦＳに従いＤＵＴ１０の試験結果を決定し得る。
【００１３】
留意すべき点は、図１では、第２の比較回路１４２の正の入力端子及び負の入力端子は、それぞれ増幅信号ＡＳ及び第２の基準レベルＲＬ２を受信するために利用されることである。しかしながら、別の実施例では、第２の比較回路１４２の正の入力端子及び負の入力端子は、それぞれ第２の基準レベルＲＬ２及び増幅信号ＡＳを受信するために利用される。また、インバーター１５１は、従って結果検査モジュール１５０から除去される。ＯＲゲート１５２は、第１の結果信号ＲＳ１及び第２の結果信号ＲＳ２に対し論理ＯＲ演算を直接実行し、結合信号ＣＳを生成し得る。これはまた、本考案の範囲に包含される。
【００１４】
図１に示された回路試験装置１００は、ノイズにより引き起こされる、より高い正の電圧及びより低い負の電圧がアナログ出力信号ＡＯＳに存在するかどうかを試験するために利用され得る。しかしながら、ノイズにより引き起こされる、より高い正の電圧がアナログ出力信号ＡＯＳに存在するか否かのみを試験することが望ましい場合、第２の比較回路１４２、インバーター１５１、及びＯＲゲート１５２は、回路試験装置１００から除去され得る。図２を参照する。図２は、本考案の第２の実施例による回路試験装置２００の図である。図２に示されるように、フリップフロップ１５３のクロック入力端子ＣＫは、第１の比較回路１４１に直接接続され、そして第１の結果信号ＲＳ１を受信するために利用される。同様に、ノイズにより引き起こされるより低い負の電圧がアナログ出力信号ＡＯＳに存在するか否かのみを試験することが望ましい場合、第１の比較回路１４１及びＯＲゲート１５２は、図１に示された回路試験装置１００から除去され得る。図３を参照する。図３は、本考案の第３の実施例による回路試験装置３００の図である。図３に示されるように、フリップフロップ１５３のクロック入力端子ＣＫは、インバーター１５１に直接接続され、そして反転結果信号ＲＳ２を受信するために利用される。留意すべき点は、図３に示された回路試験装置３００では、第２の比較回路１４２の正及び負の入力端子は、それぞれ増幅信号ＡＳ及び第２の基準レベルＲＬ２を受信するために利用される。別の実施例では、しかしながら、第２の比較回路１４２の正及び負の入力端子はまた、それぞれ第２の基準レベルＲＬ２及び増幅信号ＡＳを受信するために利用され得る。従って、インバーター１５１は、結果検査モジュールから除去され得る。また、フリップフロップ１５３のクロック入力端子ＣＫは、第２の比較回路１４１に直接接続され、第２の結果信号ＲＳ２を受信するために利用される。
【００１５】
上述の実施例では、Ｃ−Ｂｉｔ制御部１５５を通じ、ロジック試験器１５４は、増幅回路１３０の利得及び基準レベルを制御し得る。従って回路試験装置は、異なるノイズレベルにより引き起こされた電圧を適応して試験するために利用され得る。更に、回路試験装置を通じ、上述の各実施例では、ノイズ試験の精度は向上され得る。つまり、ノイズにより生じた電位差（５ｍＶ）さえも、回路試験装置により検出され得る。この精度は、従来の回路試験装置の精度より正確である。精度の向上により、本考案の回路試験装置がアナログ信号を試験するために利用される場合、試験結果の信頼性もまた、有意に向上される。更に、本考案の各実施例の構成要素は、従来の試験方式により利用される混合信号試験器（通常、非常に高価である）より高価でない。上述のように、回路試験装置を利用することにより、ハードウェアコストだけでなく、信号を試験する間の効率も向上される。上述の記載は、本考案の原理を詳説する。
【００１６】
当業者は、本考案の教示を守りつつ、装置及び方法の多くの変形及び代替がなされ得ることを直ちに理解するだろう。従って、以上の開示は、実用新案登録請求の範囲の境界及び範囲によってのみ限定されると見なされるべきである。
【図面の簡単な説明】
【００１７】
【図１】本考案の第１の実施例による回路試験装置の図である。
【図２】本考案の第２の実施例による回路試験装置の図である。
【図３】本考案の第３の実施例による回路試験装置の図である。
【図１】
0003130884.tif 000003
【図２】
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【図３】
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