【手続補正書】
【提出日】令和2年6月8日(2020.6.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
方法であって、
ａ）画像処理アプリケーションソフトウェアプログラムの実行をシミュレートすることを含み、前記シミュレートすることは、生成カーネルのモデルから消費カーネルのモデルに通信される画像データのラインを格納および転送するシミュレートされたラインバッファメモリでカーネル間通信をインターセプトすることを含み、前記シミュレートすることは、さらに、シミュレーションランタイムにわたって、それぞれのラインバッファメモリに格納されるそれぞれの画像データの量を追跡することを含み、前記方法はさらに、
ｂ）追跡されたそれぞれの画像データの量から、対応するハードウェアラインバッファメモリのそれぞれのハードウェアメモリ割り当てを決定することと、
ｃ）前記画像処理アプリケーションソフトウェアプログラムを実行するよう、画像プロセッサのために構成情報を生成することとを含み、前記構成情報は、前記画像プロセッサのハードウェアラインバッファメモリのハードウェアメモリ割り当てを記述する、方法。
【請求項２】
前記追跡することは、シミュレートされたラインバッファメモリ書き込みポインタとシミュレートされたラインバッファメモリ読み出しポインタとの間の差を追跡することをさらに含む、請求項１に記載の方法。
【請求項３】
前記決定することは、前記シミュレートされたラインバッファメモリ書き込みポインタと前記シミュレートされたラインバッファメモリ読み出しポインタとの間の最大観測差に基づく、請求項１または請求項２に記載の方法。
【請求項４】
前記シミュレートすることは、前記画像データを消費するカーネルの１つ以上のモデルが次の画像データのユニットを受け取るべく待機状態となるまで、前記次の画像データのユニットがシミュレートされたラインバッファメモリに書き込まれることを防ぐ書き込みポリシーを課すことをさらに含む、請求項１〜請求項３のいずれか１項に記載の方法。
【請求項５】
前記書き込みポリシーは、前記次の画像データのユニットを生成する生成カーネルのモデルで実施される、請求項１〜請求項４のいずれか１項に記載の方法。
【請求項６】
前記方法は、さらに、前記アプリケーションソフトウェアプログラムのシミュレートされた実行がデッドロックする場合に、前記書き込みポリシーに違反することを許可することを含む、請求項１〜請求項５のいずれか１項に記載の方法。
【請求項７】
前記カーネルは、ハードウェア画像プロセッサの異なる処理コア上で動作し、前記ハードウェア画像プロセッサは、前記処理コア間で渡されるライングループを格納および転送するハードウェアラインバッファユニットを含む、請求項１〜請求項６のいずれか１項に記載の方法。
【請求項８】
前記異なる処理コアは、２次元実行レーンおよび２次元シフトレジスタアレイを含む、請求項１〜請求項７のいずれか１項に記載の方法。
【請求項９】
前記生成カーネルのモデルおよび前記消費カーネルのモデルは、画像データをシミュレートされたラインバッファメモリに送る命令を含み、シミュレートされたラインバッファメモリから画像データを読み出す命令を含むが、画像データを実質的に処理する命令は含まない、請求項１〜請求項８のいずれか１項に記載の方法。
【請求項１０】
画像プロセッサアーキテクチャが、２次元シフトレジスタアレイに結合された実行のアレイを含む、請求項１〜請求項９のいずれか１項に記載の方法。
【請求項１１】
前記画像プロセッサのアーキテクチャは、ラインバッファ、シート生成部、および／またはステンシルプロセッサのうちの少なくとも１つを含む、請求項１〜請求項１０のいずれか１項に記載の方法。
【請求項１２】
前記ステンシルプロセッサは、重複するステンシルを処理するように構成される、請求項１１に記載の方法。
【請求項１３】
データ計算ユニットが、実行レーンアレイよりも広い次元を有するシフトレジスタ構造を備え、特に前記実行レーンアレイの外側にレジスタがある、請求項１〜請求項１２のいずれか１項に記載の方法。
【請求項１４】
コンピューティングシステムであって、
中央処理ユニットと、
システムメモリと、
前記システムメモリと前記中央処理ユニットとの間のシステムメモリコントローラと、
前記コンピューティングシステムによって処理されると前記コンピューティングシステムに方法を実行させるプログラムコードを含む機械可読記憶媒体とを備え、前記方法は、
ａ）画像処理アプリケーションソフトウェアプログラムの実行をシミュレートすることを含み、前記シミュレートすることは、生成カーネルのモデルから消費カーネルのモデルに通信される画像データのラインを格納および転送するシミュレートされたラインバッファメモリでカーネル間通信をインターセプトすることを含み、前記シミュレートすることは、さらに、シミュレーションランタイムにわたって、それぞれのラインバッファメモリに格納されるそれぞれの画像データの量を追跡することを含み、前記方法はさらに、
ｂ）追跡されたそれぞれの画像データの量から、対応するハードウェアラインバッファメモリのそれぞれのハードウェアメモリ割り当てを決定することと、
ｃ）前記画像処理アプリケーションソフトウェアプログラムを実行するよう、画像プロセッサのために構成情報を生成することとを含み、前記構成情報は、前記画像プロセッサのハードウェアラインバッファメモリのハードウェアメモリ割り当てを記述する、コンピューティングシステム。
【請求項１５】
前記追跡することは、シミュレートされたラインバッファメモリ書き込みポインタとシミュレートされたラインバッファメモリ読み出しポインタとの間の差を追跡することをさらに含む、請求項１４に記載のコンピューティングシステム。
【請求項１６】
前記決定することは、前記シミュレートされたラインバッファメモリ書き込みポインタと前記シミュレートされたラインバッファメモリ読み出しポインタとの間の最大観測差に基づく、請求項１４または請求項１５に記載のコンピューティングシステム。
【請求項１７】
前記シミュレートすることは、前記画像データを消費するカーネルの１つ以上のモデルが次の画像データのユニットを受け取るべく待機状態となるまで、前記次の画像データのユニットがシミュレートされたラインバッファメモリに書き込まれることを防ぐ書き込みポリシーを課すことをさらに含む、請求項１４〜請求項１６のいずれか１項に記載のコンピューティングシステム。
【請求項１８】
前記書き込みポリシーは、前記次の画像データのユニットを生成する生成カーネルのモデルで実施される、請求項１４〜請求項１７のいずれか１項に記載のコンピューティングシステム。
【請求項１９】
前記方法は、さらに、前記アプリケーションソフトウェアプログラムのシミュレートされた実行がデッドロックする場合に、前記書き込みポリシーに違反することを許可することを含む、請求項１４〜請求項１８のいずれか１項に記載のコンピューティングシステム。
【請求項２０】
画像プロセッサアーキテクチャが、２次元シフトレジスタアレイに結合された実行のアレイを含む、請求項１４〜請求項１９のいずれか１項に記載のコンピューティングシステム。
【請求項２１】
前記画像プロセッサのアーキテクチャは、ラインバッファ、シート生成部、および／またはステンシルプロセッサのうちの少なくとも１つを含む、請求項１４〜請求項２０のいずれか１項に記載のコンピューティングシステム。
【請求項２２】
前記ステンシルプロセッサは、重複するステンシルを処理するように構成される、請求項２１に記載のコンピューティングシステム。
【請求項２３】
データ計算ユニットが、実行レーンアレイよりも広い次元を有するシフトレジスタ構造を備え、特に前記実行レーンアレイの外側にレジスタがある、請求項１４〜請求項２２のいずれか１項に記載のコンピューティングシステム。
【請求項２４】
コンピューティングシステムによって処理されると、前記コンピューティングシステムに請求項１〜請求項１３のいずれか１項に記載の方法を実行させるプログラム。