(57)【要約】【課題】  性能および記憶容量を改善するためのシステム、装置、および方法を提供すること。【解決手段】  １つ以上のメモリモジュールを利用するメモリシステムおよび方法を提供する。そのメモリモジュール（４００）は、複数のメモリ装置（４１２）と、システムメモリコントローラ（４２０）から制御情報（４４０）を受け取り、モジュール制御信号（４４２）を作り出すように構成されるコントローラ（４３０）とを含む。そのメモリモジュールは、複数のメモリ装置をシステムメモリコントローラから選択的に隔離するように構成される複数の回路、例えばバイト型バッファ（４１６）をさらに含む。それらの回路は、モジュール制御信号に応答して、書込みデータをシステムメモリコントローラから複数のメモリ装置に移動させ、複数のメモリ装置からの読取データをシステムメモリコントローラにマージするように動作することができる。それらの回路は、互いに離れた対応する位置に分散される。【選択図】  図３Ａ
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【特許請求の範囲】
【請求項１】
少なくとも１つのプリント回路基板と、
前記少なくとも１つのプリント回路基板に機械的に結合される複数のメモリ装置と、
前記少なくとも１つのプリント回路基板に機械的に結合される制御回路であって、システムメモリコントローラから制御信号を受け取り、前記複数のメモリ装置にモジュール制御信号を伝送するように構成可能である、制御回路と、
前記少なくとも１つのプリント回路基板に機械的に結合され、かつ前記少なくとも１つのプリント回路基板に対して対応する位置に分散される複数のデータ伝送回路であって、前記システムメモリコントローラに動作可能に結合するように構成可能であり、前記制御回路からモジュール制御信号を受け取るように構成可能である、複数のデータ伝送回路と
を備え、
前記複数のデータ伝送回路のうちの少なくとも１つの第１のデータ伝送回路が、前記複数のメモリ装置のうちの少なくとも２つのメモリ装置に動作可能に結合され、前記複数のデータ伝送回路のうちの少なくとも１つの第２のデータ伝送回路が、前記複数のメモリ装置のうちの少なくとも２つのメモリ装置に動作可能に結合され、
前記少なくとも１つの第１のデータ伝送回路は、前記システムメモリコントローラと、前記少なくとも１つの第１のデータ伝送回路に動作可能に結合される前記少なくとも２つのメモリ装置のうちの少なくとも１つの被選択メモリ装置との間のデータ伝送を選択的に許可し、または禁止することにより、前記モジュール制御信号に応答するように構成可能であり、前記少なくとも１つの第２のデータ伝送回路は、前記システムメモリコントローラと、前記少なくとも１つの第２のデータ伝送回路に動作可能に結合される前記少なくとも２つのメモリ装置のうちの少なくとも１つの被選択メモリ装置との間のデータ伝送を選択的に許可し、または禁止することにより、前記モジュール制御信号に応答するように構成可能である、メモリモジュール。
【請求項２】
前記少なくとも１つの第１のデータ伝送回路がバイト型バッファを含む、請求項１に記載のメモリモジュール。
【請求項３】
前記少なくとも１つの第２のデータ伝送回路がバイト型バッファを含む、請求項２に記載のメモリモジュール。
【請求項４】
前記少なくとも１つの第１のデータ伝送回路は、前記少なくとも１つの第１のデータ伝送回路が動作可能に結合される前記少なくとも２つのメモリ装置のそれぞれが有するのと同じビット幅を有する、請求項１に記載のメモリモジュール。
【請求項５】
前記少なくとも１つの第２のデータ伝送回路は、前記少なくとも１つの第２のデータ伝送回路が動作可能に結合される前記少なくとも２つのメモリ装置のそれぞれが有するのと同じビット幅を有する、請求項４に記載のメモリモジュール。
【請求項６】
前記少なくとも１つの第１のデータ伝送回路が第１のビット幅を有し、前記少なくとも１つの第１のデータ伝送回路が動作可能に結合される前記少なくとも２つのメモリ装置のそれぞれが、前記第１のビット幅よりも少ない第２のビット幅を有する、請求項１に記載のメモリモジュール。
【請求項７】
前記少なくとも１つの第１のデータ伝送回路が、ランクあたり２つのメモリ装置に動作可能に結合され、前記第１のビット幅が前記第２のビット幅の２倍である、請求項６に記載のメモリモジュール。
【請求項８】
前記少なくとも１つの第２のデータ伝送回路が第３のビット幅を有し、前記少なくとも１つの第２のデータ伝送回路が動作可能に結合される前記少なくとも２つのメモリ装置のそれぞれが、前記第３のビット幅よりも少ない第４のビット幅を有する、請求項６に記載のメモリモジュール。
【請求項９】
前記少なくとも１つの第２のデータ伝送回路が、ランクあたり２つのメモリ装置に動作可能に結合され、前記第３のビット幅が前記第４のビット幅の２倍である、請求項８に記載のメモリモジュール。
【請求項１０】
前記少なくとも１つの第１のデータ伝送回路の前記対応する位置と、前記少なくとも１つの第２のデータ伝送回路の前記対応する位置とが互いに離れている、請求項１に記載のメモリモジュール。
【請求項１１】
前記少なくとも１つの第１のデータ伝送回路の前記対応する位置と、前記少なくとも１つの第２のデータ伝送回路の前記対応する位置とが、前記少なくとも１つのプリント回路基板の端部沿いにあり、そのため、前記少なくとも１つの第１のデータ伝送回路は、前記端部と、前記少なくとも１つの第１のデータ伝送回路に動作可能に結合される前記少なくとも２つのメモリ装置のうちの少なくとも一部との間にほぼ位置し、前記少なくとも１つの第２のデータ伝送回路は、前記端部と、前記少なくとも１つの第２のデータ伝送回路に動作可能に結合される前記少なくとも２つのメモリ装置のうちの少なくとも一部との間にほぼ位置する、請求項１０に記載のメモリモジュール。
【請求項１２】
前記少なくとも１つのプリント回路基板が、複数の電気接点を備えるコネクタを含み、前記複数の電気接点は前記少なくとも１つのプリント回路基板の前記端部に位置し、コンピュータシステムのソケットの対応する接点に取外し可能に結合するように構成される、請求項１１に記載のメモリモジュール。
【請求項１３】
前記少なくとも１つの第１のデータ伝送回路を含むパッケージが、前記少なくとも１つの第２のデータ伝送回路を含むパッケージの位置から間隔を置いた位置にある、請求項１に記載のメモリモジュール。
【請求項１４】
前記少なくとも１つの第１のデータ伝送回路の位置が、前記少なくとも１つの第１のデータ伝送回路に動作可能に結合される前記少なくとも２つのメモリ装置の１つ以上に対して概して整列される、請求項１３に記載のメモリモジュール。
【請求項１５】
前記少なくとも１つの第１のデータ伝送回路、および前記少なくとも１つの第１のデータ伝送回路に動作可能に結合される前記少なくとも２つのメモリ装置が、概して前記少なくとも１つのプリント回路基板の端部にほぼ垂直な線に沿って位置する、請求項１に記載のメモリモジュール。
【請求項１６】
前記少なくとも１つの第１のデータ伝送回路の位置が、前記少なくとも１つの第１のデータ伝送回路に動作可能に結合される前記少なくとも２つのメモリ装置の前記位置によって定められる線から概してずらされる、請求項１３に記載のメモリモジュール。
【請求項１７】
前記線が、前記少なくとも１つのプリント回路基板の端部にほぼ垂直であり、前記少なくとも１つの第１のデータ伝送回路は、前記線から前記端部に概ね沿う方向にずらされる、請求項１６に記載のメモリモジュール。
【請求項１８】
複数のメモリ装置と、
システムメモリコントローラから制御情報を受け取り、モジュール制御信号を作り出すように構成されるコントローラと、
前記複数のメモリ装置を前記システムメモリコントローラから選択的に隔離するように構成される複数の回路であって、前記モジュール制御信号に応答して、書込みデータを前記システムメモリコントローラから前記複数のメモリ装置に移動させ、前記複数のメモリ装置からの読取データを前記システムメモリコントローラにマージするように動作することができ、互いに離れた対応する位置に分散される、複数の回路と
を含む、メモリモジュール。
【請求項１９】
前記複数の回路が、互いに間隔を置いた位置にある複数のパッケージ内に含まれる、請求項１８に記載のメモリモジュール。
【請求項２０】
前記複数のメモリ装置、前記コントローラ、および前記複数の回路が、端部を有するプリント回路基板に機械的に結合され、前記パッケージが前記端部に沿って、かつ前記端部と前記複数のメモリ装置との間に位置する、請求項１９に記載のメモリモジュール。
【請求項２１】
前記回路がバイト型バッファを含む、請求項１８に記載のメモリモジュール。
【請求項２２】
前記複数の回路の各回路が、
前記システムメモリコントローラに動作可能に結合するように構成可能なデータ端子と、
第１のグループの前記複数のメモリ装置に動作可能に結合するように構成可能な第１のメモリ端子と、
第２のグループの前記複数のメモリ装置に動作可能に結合するように構成可能な第２のメモリ端子と
を含み、
前記回路が書込みデータを移動させるとき、前記データ端子が、前記第１のメモリ端子および前記第２のメモリ端子の一方に動作可能に結合され、
前記回路が読取データをマージするとき、前記第１のメモリ端子および前記第２のメモリ端子の一方が前記データ端子に動作可能に結合される、請求項１８に記載のメモリモジュール。
【請求項２３】
前記メモリモジュールが、デュアルインラインメモリモジュールである、請求項１８に記載のメモリモジュール。
【請求項２４】
前記複数のメモリ装置が、１つ以上の同期型ダイナミックランダムアクセスメモリ装置を含む、請求項１８に記載のメモリモジュール。
【請求項２５】
複数のメモリ装置を含むメモリモジュールを動作させる方法であって、
コンピュータシステムのメモリコントローラと前記メモリモジュールの前記複数のメモリ装置との間のデータ線上に、データ伝送回路を設けるステップであって、前記データ伝送回路はバイト型バッファを含む、データ伝送回路を設けるステップと、
書込み動作中に、前記データ伝送回路が、データ信号を複数の経路のうちの１つの経路上にある前記コンピュータシステムのメモリコントローラから、前記メモリモジュールの前記メモリ装置に移動させることを可能にするステップと、
読取動作中に、前記データ伝送回路が、前記メモリモジュールの前記メモリ装置からの複数のデータ信号をマージすることを可能にし、前記マージ済みデータ信号を前記コンピュータシステムのメモリコントローラに移動させるステップと
を含む、方法。
【請求項２６】
前記コンピュータシステムのメモリコントローラから制御情報を受け取り、前記制御情報に応答して少なくとも１つのモジュール制御信号を作り出すように構成されるコントローラを設けるステップをさらに含み、前記データ伝送回路がデータ信号を移動させることを可能にするステップは、前記少なくとも１つのモジュール制御信号を前記コントローラから前記データ伝送回路に伝送するステップを含む、請求項２５に記載の方法。
【請求項２７】
前記コンピュータシステムのメモリコントローラから制御情報を受け取り、前記制御情報に応答して少なくとも１つのモジュール制御信号を作り出すように構成されるコントローラを設けるステップをさらに含み、前記データ伝送回路が複数のデータ信号をマージすることを可能にするステップは、前記少なくとも１つのモジュール制御信号を前記コントローラから前記データ伝送回路に伝送するステップを含む、請求項２５に記載の方法。
【請求項２８】
複数のメモリ装置と、
システムメモリコントローラから制御情報を受け取り、モジュール制御信号を作り出すように構成されるコントローラと、
前記複数のメモリ装置を前記システムメモリコントローラから隔離するように構成されるスイッチング回路であって、前記モジュール制御信号に応答して、書込みデータを前記システムメモリコントローラから前記複数のメモリ装置に移動させ、前記複数のメモリ装置からの読取データを前記システムメモリコントローラにマージするように動作可能である、スイッチング回路と
を含む、メモリモジュール。
【請求項２９】
前記複数のメモリ装置が、第１のランク内の第１のグループの前記複数のメモリ装置と、第２のランク内の第２のグループの前記複数のメモリ装置とを含む、請求項２８に記載のメモリモジュール。
【請求項３０】
前記複数のメモリ装置が、第３のランク内の第３のグループの前記複数のメモリ装置と、第４のランク内の第４のグループの前記複数のメモリ装置とをさらに含み、前記第１のランクのデータ線が、前記第１のランクのデータ線および前記スイッチング回路に接続され、前記第２のランクのデータ線が、前記第４のランクのデータ線および前記スイッチング回路に接続される、請求項２９に記載のメモリモジュール。
【請求項３１】
前記スイッチング回路が、
前記システムメモリコントローラに結合するためのデータ端子と、
前記第１のグループの前記複数のメモリ装置に結合される第１のメモリ端子と、
前記第２のグループの前記複数のメモリ装置に結合される第２のメモリ端子と
を含み、
前記スイッチング回路が書込みデータを移動させるとき、前記データ端子が、前記第１のメモリ端子および前記第２のメモリ端子の一方に結合され、
前記スイッチング回路が読取データをマージするとき、前記第１のメモリ端子および前記第２のメモリ端子の一方が前記データ端子に結合される、請求項２９に記載のメモリモジュール。
【請求項３２】
前記スイッチング回路が、
前記データ端子を条件付で駆動するように構成される読取バッファと、
前記第１のメモリ端子を条件付で駆動するように構成される第１のトライステートバッファと、
前記第２のメモリ端子を条件付で駆動するように構成される第２のトライステートバッファと
をさらに含む、請求項３１に記載のメモリモジュール。
【請求項３３】
前記スイッチング回路が、
前記データ端子からデータ信号を受け取り、前記受け取ったデータ信号を前記第１のトライステートバッファおよび前記第２のトライステートバッファに供給するように構成される書込みバッファと、
前記第１のメモリ端子からのデータ信号および前記第２のメモリ端子からのデータ信号を受け取り、前記第１のメモリ端子から受け取った前記データ信号および前記第２のメモリ端子から受け取った前記データ信号から選択したデータ信号を、前記読取バッファに供給するように構成される多重化装置と
をさらに含む、請求項３２に記載のメモリモジュール。
【請求項３４】
前記メモリモジュールが、前記第１のランクと前記第２のランクとを１つの論理的メモリランクへと組み合わせるように構成される、請求項２９に記載のメモリモジュール。
【請求項３５】
前記メモリモジュールが、デュアルインラインメモリモジュールである、請求項２８に記載のメモリモジュール。
【請求項３６】
前記メモリ装置が、同期型ダイナミックランダムアクセスメモリを含む、請求項２８に記載のメモリモジュール。
【請求項３７】
前記スイッチング回路が、信号波形を整形し直すように構成される、請求項２８に記載のメモリモジュール。
【請求項３８】
前記コントローラが、前記メモリコントローラからのアドレス信号および制御信号をラッチするためのレジスタを含む、請求項２８に記載のメモリモジュール。
【請求項３９】
複数のメモリ装置を含むメモリモジュールを動作させる方法であって、
コンピュータシステムのメモリコントローラと前記メモリモジュールの前記複数のメモリ装置との間のデータ線上に、負荷軽減スイッチング回路を設けるステップと、
書込み動作中に、前記負荷軽減スイッチング回路が、データ信号を複数の経路のうちの１つの経路上にある前記コンピュータシステムのメモリコントローラから、前記メモリモジュールの前記メモリ装置に移動させることを可能にするステップと、
読取動作中に、前記負荷軽減スイッチング回路が、前記メモリモジュールの前記メモリ装置からの複数のデータ信号をマージすることを可能にし、前記マージ済みデータ信号を前記コンピュータシステムのメモリコントローラに移動させるステップと
を含む、方法。
【請求項４０】
前記負荷軽減スイッチング回路を可能にする前記ステップが、前記コンピュータシステムのメモリコントローラから制御情報を抽出して、前記負荷軽減スイッチング回路にイネーブル制御信号を与えるステップを含む、請求項３９に記載の方法。
【請求項４１】
書込み動作中に、前記負荷軽減スイッチング回路が、データ信号を複数の経路のうちの１つの経路上にある前記コンピュータシステムのメモリコントローラから、前記メモリモジュールのメモリ装置に移動させることを可能にする前記ステップが、前記データ信号上で再生バッファ機能を実行するステップを含む、請求項３９に記載の方法。
【請求項４２】
読取動作中に、前記負荷軽減スイッチング回路が、前記メモリモジュールの前記メモリ装置からの複数のデータ信号をマージすることを可能にし、前記マージ済みデータ信号を前記コンピュータシステムのメモリコントローラに移動させる前記ステップが、前記メモリモジュールの前記メモリ装置からのデータ信号に対して多重化機能を実行するステップを含む、請求項３９に記載の方法。
【請求項４３】
２つ以上の物理的メモリランクを１つの論理的メモリランクへと組み合わせるステップをさらに含む、請求項３９に記載の方法。
【請求項４４】
前記２つ以上の物理的メモリランクが、前記コンピュータシステムのメモリコントローラからの単一のチップセレクト信号によりアクセス可能である、請求項４３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２００９年７月１６日に出願され、参照によりその全体が本明細書に組み込まれる米国特許出願第１２／５０４，１３１号の一部継続出願である。
【０００２】
背景
本開示は、一般にコンピュータシステムのメモリサブシステムに関し、より詳細には、メモリサブシステムまたはメモリ「ボード」、とりわけデュアルインラインメモリモジュール（ＤＩＭＭ）を含むメモリボードの性能および記憶容量を改善するためのシステム、装置、および方法に関する。
【背景技術】
【０００３】
特定の種類のコンピュータメモリサブシステムは、プリント回路基板（ＰＣＢ）上に取り付けられる複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置または同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）装置を含む。これらのメモリサブシステムまたはメモリ「ボード」は、サーバシステムやパーソナルコンピュータなどのコンピュータシステムのメモリスロットまたはソケット内に一般に取り付けられ、コンピュータシステムのプロセッサによってアクセスされる。メモリボードは、典型的には１つ以上のメモリモジュールを含み、メモリモジュールは、メモリモジュールの総記憶容量を提供する行、列およびバンクの固有の構成をなす複数のメモリ装置（ＤＲＡＭやＳＤＲＡＭなど）をそれぞれ有する。
【０００４】
メモリモジュールのメモリ装置は、一般にメモリのランク(ranks of memory)または行として配置され、メモリの各ランクは一般にビット幅を有する。例えば、メモリモジュールの各ランクが６４ビット幅であるメモリモジュールは、「×６４」または「ｂｙ６４」構成を有するものとして記載する。同様に、７２ビット幅のランクを有するメモリモジュールは、「×７２」または「ｂｙ７２」構成を有するものとして記載する。
【０００５】
メモリモジュールの記憶容量は、メモリ装置の数とともに増加する。メモリモジュールのメモリ装置の数は、ランクあたりのメモリ装置の数を増やすことにより、またはランクの数を増やすことにより増やすことができる。メモリモジュールの記憶容量に言及するのではなく、特定の状況では、むしろメモリモジュールの記憶密度に言及する。
【０００６】
動作中、プロセッサから受け取られる制御信号により、メモリモジュールの各ランクが選択されまたは活性化される。そのような制御信号の例には、これだけに限定されないが、チップセレクト信号とも呼ばれるランクセレクト信号が含まれる。ほとんどのコンピュータシステムおよびサーバシステムは、メモリモジュールあたり限られた数のランクをサポートし、このことは各メモリモジュールに取り込むことができる記憶密度を限定する。
【０００７】
電子システム内の記憶空間は、アドレスビットの数によって定められる物理的にアドレス指定可能な空間により、または選択されるチップの数により限定される。概して、電子システムのための記憶空間が定められると、広範な設計変更なしにその記憶空間を修正することは実現可能でない。これは、記憶空間が電子素子技術連合評議会（ＪＥＤＥＣ）などのコンソーシアムによって定められる場合にとりわけ当てはまる。ユーザのアプリケーションが、現在の電子システムがサポートするように設計されている記憶空間よりも大きいアドレス指定可能記憶空間を必要とする場合に問題が生じる。
【０００８】
メモリサブシステムを開発する際には、記憶密度、消費電力（または熱散逸）、速度、およびコストが常に考慮される。概して、これらの特性は互いに独立しておらず、つまりある特性を最適化することは別の特性に悪影響を及ぼす場合がある。例えば記憶密度を高めることは、より高い消費電力、より遅い動作速度、およびより高いコストを一般にもたらす。
【０００９】
さらに、これらの特性に関連する物理的制約によりメモリサブシステムの仕様が導かれる可能性がある。例えば、熱散逸が高いことは動作速度を制限する場合があり、またはメモリモジュールの物理的大きさがモジュールの密度を制限することがある。
【００１０】
これらの特性は概してメモリモジュールの設計パラメータに影響し、より高密度のメモリカードを実現するためにメモリサブシステムにより多くのメモリ装置を実装する場合、メモリシステムが動作速度を落とすことを通常は必要とする。
【発明の概要】
【００１１】
概要
特定の実施形態において、メモリモジュールを提供する。そのメモリモジュールは、少なくとも１つのプリント回路基板と、その少なくとも１つのプリント回路基板に機械的に結合される複数のメモリ装置とを含む。そのメモリモジュールは、少なくとも１つのプリント回路基板に機械的に結合される制御回路をさらに含む。その制御回路は、システムメモリコントローラから制御信号を受け取り、複数のメモリ装置にモジュール制御信号を伝送するように構成可能である。そのメモリモジュールは、少なくとも１つのプリント回路基板に機械的に結合され、かつその少なくとも１つのプリント回路基板に対して対応する位置に分散される複数のデータ伝送回路をさらに含む。その複数のデータ伝送回路は、システムメモリコントローラに動作可能に結合するように構成可能であり、制御回路からモジュール制御信号を受け取るように構成可能である。複数のデータ伝送回路のうちの少なくとも１つの第１のデータ伝送回路が、複数のメモリ装置のうちの少なくとも２つのメモリ装置に動作可能に結合される。複数のデータ伝送回路のうちの少なくとも１つの第２のデータ伝送回路が、複数のメモリ装置のうちの少なくとも２つのメモリ装置に動作可能に結合される。少なくとも１つの第１のデータ伝送回路は、システムメモリコントローラと、少なくとも１つの第１のデータ伝送回路に動作可能に結合される少なくとも２つのメモリ装置のうちの少なくとも１つの被選択メモリ装置との間のデータ伝送を選択的に許可し、または禁止することにより、モジュール制御信号に応答するように構成可能である。少なくとも１つの第２のデータ伝送回路は、システムメモリコントローラと、少なくとも１つの第２のデータ伝送回路に動作可能に結合される少なくとも２つのメモリ装置のうちの少なくとも１つの被選択メモリ装置との間のデータ伝送を選択的に許可し、または禁止することにより、モジュール制御信号に応答するように構成可能である。
【００１２】
特定の実施形態において、メモリモジュールを提供する。そのメモリモジュールは、複数のメモリ装置と、システムメモリコントローラから制御情報を受け取り、モジュール制御信号を作り出すように構成されるコントローラとを含む。そのメモリモジュールは、複数のメモリ装置をシステムメモリコントローラから選択的に隔離するように構成される複数の回路をさらに含む。それらの回路は、モジュール制御信号に応答して、書込みデータをシステムメモリコントローラから複数のメモリ装置に移動させ、複数のメモリ装置からの読取データをシステムメモリコントローラにマージするように動作することができる。それらの回路は、互いに離れた対応する位置に分散される。
【００１３】
特定の実施形態において、複数のメモリ装置を含むメモリモジュールを動作させる方法を提供する。その方法は、コンピュータシステムのメモリコントローラとメモリモジュールの複数のメモリ装置との間のデータ線上に、データ伝送回路を設けるステップを含む。そのデータ伝送回路は、バイト型(byte-wise)バッファを含む。その方法は、書込み動作中に、データ伝送回路が、データ信号を複数の経路のうちの１つの経路上にあるコンピュータシステムのメモリコントローラから、メモリモジュールのメモリ装置に移動させることを可能にするステップをさらに含む。その方法は、読取動作中に、データ伝送回路が、メモリモジュールのメモリ装置からの複数のデータ信号をマージすることを可能にし、そのマージ済みデータ信号をコンピュータシステムのメモリコントローラに移動させるステップをさらに含む。
【００１４】
特定の実施形態において、複数のメモリ装置を含むメモリモジュールを提供する。そのメモリモジュールは、システムメモリコントローラから制御情報を受け取り、モジュール制御信号を作り出すように構成されるコントローラをさらに含むことができる。一部の実施形態では、そのメモリモジュールは、複数のメモリ装置をシステムメモリコントローラから隔離するように構成されるスイッチング回路を含む。そのスイッチング回路は、モジュール制御信号に応答して、書込みデータをシステムメモリコントローラから複数のメモリ装置に移動させ、一部の実施形態では、複数のメモリ装置からの読取データをシステムメモリコントローラにマージするように動作可能であり得る。
【００１５】
特定の実施形態により、複数のメモリ装置を含むメモリモジュールを動作させる方法を提供する。その方法は、コンピュータシステムのメモリコントローラとメモリモジュールの複数のメモリ装置との間のデータ線上に、負荷軽減スイッチング回路を設けるステップを含むことができる。一部の実施形態においてその方法は、書込み動作中に、負荷軽減スイッチング回路が、データ信号を複数の経路のうちの１つの経路上にあるコンピュータシステムのメモリコントローラから、メモリモジュールのメモリ装置に移動させることを可能にするステップを含む。特定の実施形態においてその方法は、読取動作中に、負荷軽減スイッチング回路が、メモリモジュールのメモリ装置からの複数のデータ信号をマージすることを可能にし、そのマージ済みデータ信号をコンピュータシステムのメモリコントローラに移動させるステップを含む。
【００１６】
次の詳細な説明と併せて検討するとき、添付図面を参照することにより本発明の完全な理解を得ることができる。
【００１７】
明瞭かつ簡潔にするために、これらの図面を通して、同様の要素およびコンポーネントは同様の指示および符号を有する。
【図面の簡単な説明】
【００１８】
【図１Ａ】少なくとも１つのＪＥＤＥＣ規格の２ランクメモリモジュールを実装する従来型メモリサブシステムの概略図である。
【図１Ｂ】少なくとも１つのＪＥＤＥＣ規格の４ランクメモリモジュールを実装する従来型メモリサブシステムの概略図である。
【図２Ａ】少なくとも１つの２ランクメモリモジュールを実装する別の従来型メモリサブシステムの概略図である。
【図２Ｂ】少なくとも１つの４ランクメモリモジュールを実装する別の従来型メモリサブシステムの概略図である。
【図２Ｃ】メモリバッファを含む従来型２ランクメモリモジュールの概略図である。
【図２Ｄ】メモリバッファを含む従来型４ランクメモリモジュールの概略図である。
【図３Ａ】本開示の一実施形態によるメモリサブシステムの一例の概略図である。
【図３Ｂ】本明細書に記載の特定の実施形態によるメモリサブシステムの別の一例の概略図である。
【図３Ｃ】本明細書に記載の特定の実施形態によるメモリモジュールのメモリ装置、データ伝送回路、および制御回路の配置例の概略図である。
【図３Ｄ】本明細書に記載の特定の実施形態によるメモリサブシステムの一例の写真である。
【図４Ａ】個々のメモリ装置のビット幅と同じビット幅を有するデータ伝送回路を含むメモリサブシステムの一例の概略図である。
【図４Ｂ】個々のメモリ装置のビット幅とは異なるビット幅を有するデータ伝送回路を含むメモリサブシステムの一例の概略図である。
【図５】図３Ａのメモリサブシステムに適合するデータ伝送回路の一実施形態例の概略図である。
【図６】図３Ａおよび図５のメモリシステムの動作を示すタイミング図の一例である。
【発明を実施するための形態】
【００１９】
詳細な説明
記憶空間を増やすためのある方法は、アドレスデコーディング方式に基づく。この方法は、システムメモリを拡張するための特定用途向け集積回路（ＡＳＩＣ）およびシステムオンチップ（ＳＯＣ）装置を設計する際にエレクトロニクス業界内で非常に広く採用されている。別の方法は、既存の電子システムのソフトウェアやハードウェアを大きく変えることなしに、アドレス指定可能な記憶空間を増やす。この方法は、チップセレクト信号とアドレス信号とを組み合わせて、物理的にアドレス指定可能な記憶空間の数を（例えば２倍、４倍、８倍、または同様に他の倍数で）増やす。
【００２０】
これらの方法にはいくつかの欠点がある。例えば、これらの方法はメモリチップを直接追加することによりアドレス指定可能な記憶空間を増やすので、システムコントローラの出力およびメモリ装置の出力により重い負荷が示され、より遅いシステムをもたらす。また、メモリ装置の数を増やすことは、より高い消費電力を招く。加えて、各メモリモジュール上のメモリ装置の数が増えることは、システムボードが同じままでありながらメモリモジュールの物理的特性を変えるので、全体的な信号（伝送線）の波形特性が元の設計意図または仕様から逸脱する。さらに、とりわけレジスタードＤＩＭＭ（ＲＤＩＭＭ）を使用する場合、メモリ装置の数が増えることは、データ経路上の分散ＲＣ負荷の増加につながるが、制御経路（例えばアドレス経路）上のＲＣ負荷の増加にはつながらず、その結果、データ信号経路と制御信号経路との間で不均一な信号伝搬遅延をもたらす。本明細書で使用するとき、用語「制御線」および「制御経路」にはアドレス線またはアドレス経路、およびコマンド線またはコマンド経路が含まれ、用語「制御信号」にはアドレス信号およびコマンド信号が含まれる。
【００２１】
図１Ａおよび図１Ｂは、メモリ装置の数を増やす先行技術の手法を示す。とりわけ図１Ａは、レジスタードデュアルインラインメモリモジュール（ＲＤＩＭＭ）などの少なくとも１つのＪＥＤＥＣ規格の２ランクメモリモジュール１１０を有する従来型メモリサブシステム１００を示し、明瞭にするために、メモリモジュール１１０を１つだけ図示する。メモリモジュール１１０の各ランクは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置や同期型ＤＲＡＭ（ＳＤＲＡＭ）装置など、複数のメモリ装置１１２を含む。レジスタ１３０は、システムメモリコントローラ１２０から（１本の実線で示す）複数の制御線１４０を受け入れ、制御線１４２を介してメモリモジュール１１０の各ランクのメモリ装置１１２に接続される。このメモリサブシステム１００は、システムメモリコントローラ１２０からの（破線で示す）一連のデータ線１５０の各データ線を、各メモリモジュール１１０内の２つのランク内の対応するメモリ装置１１２に接続する。したがって書込み動作中、システムメモリコントローラ１２０は、データ線１５０によりすべてのメモリ装置１１２をそれ自体の負荷とみなし、読取動作中、各メモリ装置１１２は、データ線１５０により他の複数のメモリ装置１１２ならびにシステムメモリコントローラ１２０をそれ自体の負荷とみなす。
【００２２】
図１Ｂは、少なくとも１つのＪＥＤＥＣ規格の４ランクメモリモジュール１１０’（明瞭にするために１つだけ図示する）を有する別の従来型メモリサブシステム１００’の概略図であり、各ランクは複数のメモリ装置１１２’を含む。レジスタ１３０’は、システムメモリコントローラ１２０’から（１本の実線で示す）複数の制御線１４０’を受け入れ、制御線１４２’を介してメモリモジュール１１０’の各ランクのメモリ装置１１２’に接続される。システムメモリコントローラ１２０’からの（破線で示す）一連のデータ線１５０’の各データ線が、（例えば４つのファンアウトにより）各メモリモジュール１１０’内の４つのランク内の対応するメモリ装置１１２’に接続される。したがって、図１Ａに示す２ランクメモリモジュール１１０と同様に、書込み動作中、システムメモリコントローラ１２０’はデータ線１５０’によりすべてのメモリ装置１１２’をそれ自体の負荷とみなし、読取動作中、各メモリ装置１１２’は、データ線１５０’により他の複数のメモリ装置１１２’およびシステムメモリコントローラ１２０’をそれ自体の負荷とみなす。
【００２３】
従来型の２ランクメモリモジュール１１０および従来型の４ランクメモリモジュール１１０’の両方について、書込み動作中にメモリコントローラ１２０、１２０’が認識する複数の負荷、および読取動作中にメモリ装置１１２、１１２’が認識する複数の負荷は重大な性能問題を引き起こす。例えば同期動作では、メモリモジュール１１０、１１０’の動作がコンピュータシステムのシステムバスと同期するように、様々な信号の時間遅延が互いに実質的に等しいことが望ましい。したがって、信号が同じクロック位相にあるようにメモリモジュール１１０、１１０’のトレース長(trace lengths)が選択される。例えば、レジスタ１３０、１３０’からメモリ装置１１２、１１２’のそれぞれまでの制御線１４２、１４２’の長さは互いに実質的に等しい。しかし、より速いクロック速度では、トレース長における小さな誤差が、そのような同期動作を困難にまたは不可能にする。したがって、これらの先行技術の技法はメモリシステムの速度を遅くするだけでなく、元の設計仕様からの伝送線の波形特性の任意の逸脱を最小限にするためにハードウェアを修正することも必要とする。
【００２４】
図２Ａおよび図２Ｂは、メモリ装置の数を増やす先行技術の別の手法を示す。とりわけ図２Ａは、少なくとも１つの２ランクメモリモジュール２１０を有する従来型メモリサブシステム２００を示し、明瞭にするために、メモリモジュール２１０を１つだけ図示する。メモリモジュール２１０の各ランクは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置や同期型ＤＲＡＭ（ＳＤＲＡＭ）装置など、複数のメモリ装置２１２を含む。レジスタ２３０は、システムメモリコントローラ２２０から（１本の実線で示す）複数の制御線２４０を受け入れ、制御線２４２を介してメモリモジュール２１０の各ランクのメモリ装置２１２に接続される。このメモリサブシステム２００は、システムメモリコントローラ２２０からの（破線で示す）一連のデータ線２５０の各データ線を、各メモリモジュール２１０内の２つのランク内の対応するメモリ装置２１２に接続する。したがって書込み動作中、システムメモリコントローラ２２０はデータ線２５０によりすべてのメモリ装置２１２をそれ自体の負荷とみなし、読取動作中、各メモリ装置２１２は、データ線２５０により他の複数のメモリ装置２１２ならびにシステムメモリコントローラ２２０をそれ自体の負荷とみなす。
【００２５】
図２Ｂは、少なくとも１つの４ランクメモリモジュール２１０’（明瞭にするために１つだけ図示する）を有する別の従来型メモリサブシステム２００’の概略図であり、各ランクは複数のメモリ装置２１２’を含む。レジスタ２３０’は、システムメモリコントローラ２２０’から（１本の実線で示す）複数の制御線２４０’を受け入れ、制御線２４２’を介してメモリモジュール２１０’の各ランクのメモリ装置２１２’に接続される。システムメモリコントローラ２２０’からの（破線で示す）一連のデータ線２５０’の各データ線が、（例えば４つのファンアウトにより）各メモリモジュール２１０’内の４つのランク内の対応するメモリ装置２１２’に接続される。したがって図２Ａに示す２ランクメモリモジュール２１０と同様に、書込み動作中、システムメモリコントローラ２２０’はデータ線２５０’によりすべてのメモリ装置２１２’をそれ自体の負荷とみなし、読取動作中、各メモリ装置２１２’は、データ線２５０’により他の複数のメモリ装置２１２’およびシステムメモリコントローラ２２０’をそれ自体の負荷とみなす。
【００２６】
メモリモジュール２１０、２１０’では、制御線２４２、２４２’が「フライバイ」構成を有する。そのような構成では、制御信号がレジスタ２３０、２３０’から所与のランクのメモリ装置２１２、２１２’に（例えば単一経路のデイジーチェーンをなす）制御線２４２、２４２’に沿って送られる。これらの制御信号は、最も短い制御線２４２、２４２’を有するメモリ装置２１２、２１２’に最初に到達し、次いで次に短い制御線２４２、２４２’を有するメモリ装置２１２、２１２’に到達し、その後も同様の順序で到達しながらランクの各メモリ装置２１２、２１２’に順次到達する。例えばある制御信号は、同一制御信号が最も短い制御線２４２、２４２’を有するメモリ装置２１２、２１２’に到達してからかなりの時間経ってから、最も長い制御線２４２、２４２’を有するメモリ装置２１２、２１２’に到達し得る。同期動作のために、メモリサブシステム２００、２００’は、データ信号および制御信号が特定のメモリ装置２１２、２１２’に到達することによりメモリモジュール２１０、２１０’の動作がコンピュータシステムのシステムバスと同期するように、メモリコントローラ２２０、２２０’と特定のメモリ装置２１２、２１２’との間の様々なデータ信号の時間遅延が実質的に調整されるように構成されるデータ線２５０、２５０’を有する。そのような「フライバイ」構成は、「全体的な非同期性」を有しながら「局所的同期」状態で動作するものとして説明した。
【００２７】
そのような「フライバイ」構成では、図２Ａおよび図２Ｂのメモリコントローラ２２０、２２０’は、様々なメモリ装置２１２、２１２’間の時間遅延を考慮し、同期動作のためにこれらの信号のタイミングを適切に調節する点で図１Ａおよび図１Ｂのメモリコントローラ１２０、１２０’よりも複雑である。しかし一部の状況では、クロックサイクル時間が、最も長い制御線２４２、２４２’を有するメモリ装置２１２、２１２’に到達する制御信号と、最も短い制御線２４２、２４２’を有するメモリ装置２１２、２１２’に到達する制御信号との間の時間差（例えば約９００ピコ秒）にほぼ等しく、またはその時間差よりも短い。そのような状況下では、同期動作を達成することはできない。したがって、制御線２４２、２４２’の両極端にあるメモリ装置２１２、２１２’に到達する制御信号間の時間差は、メモリモジュール２１０、２１０’を動作させることができるクロック速度に対して制限を与える。１クロックサイクルを上回り得るこれらの時間差は、メモリモジュールの動作速度および性能を制限する。加えて、図１Ａおよび図１Ｂのメモリサブシステム１００、１００’と同様に、図２Ａおよび図２Ｂの「フライバイ」メモリサブシステム２００、２００’は、より遅いクロック速度を招く大きな負荷を被る。
【００２８】
「フライバイ」構成に関する最近の１つの提案は、制御信号およびデータ信号の両方を処理するメモリバッファを設けるというものである。図２Ｃおよび図２Ｄは、メモリバッファ３３０、３３０’をそれぞれが含む従来型の２ランクメモリモジュール３１０および４ランクメモリモジュール３１０’をそれぞれ概略的に示す。制御線３４０、３４０’は、メモリコントローラ３２０、３２０’からメモリバッファ３３０、３３０’までの制御信号用のコンジットを提供し、制御線３４２、３４２’は、メモリバッファ３３０、３３０’からメモリ装置３１２、３１２’までの制御信号用のコンジットを提供する。複数のデータ線３５０、３５０’（明瞭にするために１本の破線で示す）は、メモリコントローラ３２０、３２０’からメモリバッファ３３０、３３０’までのデータ信号用のコンジットを提供し、メモリモジュール３１０、３１０’上のデータ線（明瞭にするために図示せず）は、メモリコントローラ３２０、３２０’からメモリ装置３１２、３１２’までのデータ信号用のコンジットを提供する。
【００２９】
図２Ｃおよび図２Ｄの構成は、データ信号および制御信号の両方をメモリバッファ３３０、３３０’に行かせようとする。しかし、そのような構成には重大な欠点がある。様々なメモリ装置３１２、３１２’にデータ信号を送るために、メモリモジュール３１０、３１０’は、メモリバッファ３３０、３３０’をメモリ装置３１２、３１２’に結合する極めて多数のデータ線（明瞭にするために図示せず）を含む。例えば、特定の状況では、ＬＲＤＩＭＭ用のメモリバッファ３３０、３３０’は、極めて大きい６２８ピンデバイスである。さらに、メモリバッファ３３０、３３０’からメモリ装置３１２、３１２’への所望のデータ信号のタイミングを実現するように、これらの多数のデータ線の時間遅延を調整するロジスティックは複雑でありまたは難しい。また、従来のメモリコントローラが有するデータ信号タイミング制御の一部をメモリバッファ３３０、３３０’が引き継ぐので、メモリモジュール３１０、３１０’は、メモリコントローラ３２０、３２０’の大幅な修正形態を利用する。たとえそうであっても、図２Ｃおよび図２Ｄのメモリモジュール３１０、３１０’は、所望のクロック周波数と比べて長いフライバイ時間が原因で、同期モードではなく非同期モードでしか動作することができない。例えば１ナノ秒のフライバイ遅延について、データ転送速度が１Ｇｂ／秒の場合、読取／書込みの転換(turnaround)の間にデータ線上で衝突の可能性がある。そのような衝突を抑制しようとするために、データ転送速度を落とすことができ、または「デッド」サイクルを挿入することができる。単一ユニットとして、メモリモジュール３１０、３１０’は同期モードで動作することはできないが、局所的に同期、全体的には（ＤＩＭＭレベルでは）非同期として動作する。
【００３０】
図３Ａは、本明細書に記載の特定の実施形態による負荷軽減メモリモジュール４０２を有するメモリサブシステム４００の一例を概略的に示す。図３Ｂは、本明細書に記載の特定の実施形態による負荷軽減メモリモジュール４０２’を有するメモリサブシステム４００’の別の一例を概略的に示す。図３Ｃは、本明細書に記載の特定の実施形態によるメモリモジュール４０２’のメモリ装置４１２’、データ伝送回路４１６’、および制御回路４３０’の配置例を概略的に示す。図３Ｄは、本明細書に記載の特定の実施形態によるメモリサブシステムの一例の写真である。図３Ａ〜図３Ｃでは、制御線（例えばシステムメモリコントローラ４２０、４２０’をメモリモジュール４１０、４１０’に結合するアドレスおよび制御線４４０、４４０’）を破線で示し、データ線（例えばシステムメモリコントローラ４２０、４２０’をメモリモジュール４１０、４１０’に結合するデータ線４５０、４５０’）を実線で示し、図３Ａおよび図３Ｂでは、入出力接続を黒色点で示す。図３Ａ〜図３Ｃにより概略的に示すように、特定の実施形態では、システムメモリコントローラ４２０、４２０’をメモリモジュール４１０、４１０’（例えば制御回路４３０、４３０’）に結合するアドレスおよび制御線４４０、４４０’は、システムメモリコントローラ４２０、４２０’をメモリモジュール４１０、４１０’（例えばデータ伝送回路４１６、４１６’）に結合するデータ線４５０、４５０’とは別である。特定の実施形態では、メモリサブシステム４００、４００’は、例えば従来型メモリサブシステムに比べ、熱散逸がより低い状態でより速い速度およびより高い記憶密度を与えるように設計される。以下の解説では、サブシステム４００および対応するコンポーネント（例えばメモリモジュール４０２、メモリ装置４１２Ａ、４１２Ｂ、４１２Ｃ、４１２Ｄ、データ伝送回路４１６、制御回路４３０）の一例の諸態様、ならびにサブシステム４００’および対応するコンポーネント（例えばメモリモジュール４０２’、メモリ装置４１２’Ａ１、４１２’Ａ２、４１２’Ｂ１、４１２’Ｂ２、４１２’Ｃ１、４１２’Ｃ２、４１２’Ｄ１、４１２’Ｄ２、データ伝送回路４１６’、制御回路４３０’）の一例の諸態様は、他の特定の実施形態にも適用されることを理解すべきである。
【００３１】
図３Ａおよび図３Ｂに概略的に示すように、メモリモジュール４０２、４０２’の一例は、少なくとも１つのプリント回路基板４１０、４１０’と、その少なくとも１つのプリント回路基板４１０、４１０’に機械的に結合される複数のメモリ装置４１２、４１２’とを含む。メモリモジュール４０２、４０２’は、少なくとも１つのプリント回路基板４１０、４１０’に機械的に結合される制御回路４３０、４３０’をさらに含む。その制御回路４３０、４３０’は、システムメモリコントローラ４２０、４２０’から制御信号を受け取り、複数のメモリ装置４１２、４１２’にモジュール制御信号を伝送するように構成可能である。メモリモジュール４０２、４０２’は、少なくとも１つのプリント回路基板４１０、４１０’に機械的に結合され、かつその少なくとも１つのプリント回路基板４１０、４１０’に対して対応する位置に分散される複数のデータ伝送回路４１６、４１６’をさらに含む。複数のデータ伝送回路４１６、４１６’は、システムメモリコントローラ４２０、４２０’に動作可能に結合するように構成可能であり、制御回路４３０、４３０’からモジュール制御信号を受け取るように構成可能である。複数のデータ伝送回路４１６、４１６’のうちの少なくとも１つの第１のデータ伝送回路が、複数のメモリ装置４１２、４１２’のうちの少なくとも２つのメモリ装置に動作可能に結合される。複数のデータ伝送回路４１６、４１６’のうちの少なくとも１つの第２のデータ伝送回路が、複数のメモリ装置４１２、４１２’のうちの少なくとも２つのメモリ装置に動作可能に結合される。少なくとも１つの第１のデータ伝送回路は、システムメモリコントローラ４２０、４２０’と、少なくとも１つの第１のデータ伝送回路に動作可能に結合される少なくとも２つのメモリ装置のうちの少なくとも１つの被選択メモリ装置との間のデータ伝送を選択的に許可し、または禁止することにより、モジュール制御信号に応答するように構成可能である。少なくとも１つの第２のデータ伝送回路は、システムメモリコントローラ４２０、４２０’と、少なくとも１つの第２のデータ伝送回路に動作可能に結合される少なくとも２つのメモリ装置のうちの少なくとも１つの被選択メモリ装置との間のデータ伝送を選択的に許可し、または禁止することにより、モジュール制御信号に応答するように構成可能である。
【００３２】
図３Ａおよび図３Ｂに示すように、メモリサブシステム４００、４００’は、当技術分野でよく知られている種類の（例えばIntel Nehalem EP, EXチップセット、AMD Opteronチップセット）システムメモリコントローラ４２０、４２０’に動作可能に結合するように構成可能である。メモリサブシステム４００、４００’は、典型的にはＤＩＭＭやＲＤＩＭＭなどの１つ以上のメモリモジュール４０２、４０２’を含み、明瞭にするために、そのさらなる詳細は１つのメモリモジュールについてだけ図示する。様々な種類のメモリモジュール４０２、４０２’が、本明細書に記載の実施形態に適合する。例えば、５１２ＭＢ、１ＧＢ、２ＧＢ、４ＧＢ、８ＧＢの記憶容量ならびに他の容量を有するメモリモジュールが、本明細書に記載の実施形態に適合する。さらに、４バイト、８バイト、９バイト、１６バイト、３２バイト、または３２ビット、６４ビット、７２ビット、１２８ビット、２５６ビットの幅ならびに他の（バイト単位またはビット単位の）幅を有するメモリモジュールが、本明細書に記載の実施形態に適合する。さらに、本明細書に記載の実施形態に適合するメモリモジュール４０２、４０２’には、これらだけに限定されないが、シングルインラインメモリモジュール（ＳＩＭＭ）、デュアルインラインメモリモジュール（ＤＩＭＭ）、スモールアウトラインＤＩＭＭ（ＳＯ−ＤＩＭＭ）、アンバッファードＤＩＭＭ（ＵＤＩＭＭ）、レジスタードＤＩＭＭ（ＲＤＩＭＭ）、フリーバッファードＤＩＭＭ（ＦＢＤＩＭＭ）、ミニＤＩＭＭ、およびマイクロＤＩＭＭが含まれる。
【００３３】
１つ以上のメモリモジュール４０２、４０２’は、（図示のように）垂直スタック状にまたは連続(back-to-back)アレイ状に配置することができる１つもしくは複数のプリント回路基板（ＰＣＢ）４１０、４１０’を含む。各メモリモジュール４０２、４０２’は、特定の実施形態では単一のＰＣＢ４１０、４１０’を含む一方で、他の特定の実施形態では、メモリモジュール４０２の１つ以上のそれぞれが複数のＰＣＢ４１０、４１０’を含む。一部の実施形態では、ＰＣＢ４１０、４１０’はコンピュータシステムのモジュールスロット（図示せず）内に実装可能である。そうした特定の実施形態のＰＣＢ４１０、４１０’は、複数の電気接点を備える少なくとも１つのエッジコネクタ（図示せず）を有し、その複数の電気接点はＰＣＢ４１０、４１０’の端部に位置し、システムメモリコントローラ４２０、４２０’とＰＣＢ４１０、４１０’上のメモリモジュール４０２、４０１’の様々なコンポーネントとの間に導電性を与えるために、コンピュータシステムのソケットの対応する接点に取外し可能に結合するように構成される。
【００３４】
少なくとも１つのメモリモジュール４０２、４０２’が、複数のメモリ装置４１２、４１２’（ＤＲＡＭやＳＤＲＡＭなど）を含む。メモリモジュール４０２、４０２’のメモリ装置４１２、４１２’は、有利には複数の行またはランク状に配置することができる。本明細書に記載の実施形態に適合するメモリ装置４１２、４１２’には、これらだけに限定されないが、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期型ＤＲＡＭ（ＳＤＲＡＭ）、およびダブルデータレートＤＲＡＭ（例えばＤＤＲ、ＤＤＲ２、ＤＤＲ３等）が含まれる。さらに４、８、１６、３２のビット幅ならびに他のビット幅を有するメモリ装置４１２、４１２’が、本明細書に記載の実施形態に適合する。本明細書に記載の実施形態に適合するメモリ装置４１２、４１２’は、これらだけに限定されないが、薄型小型パッケージ（ＴＳＯＰ）、ボールグリッドアレイ（ＢＧＡ）、微細ＢＧＡ（ＦＢＧＡ）、マイクロＢＧＡ（μＢＧＡ）、ミニＢＧＡ（ｍＢＧＡ）、およびチップスケールパッケージング（ＣＳＰ）が含まれるパッケージングを有する。
【００３５】
特定の実施形態では、メモリモジュール４０２、４０２’のメモリ装置４１２、４１２’が４つのランク状に配置されるが、メモリモジュール４０２、４０２’あたり４ランク未満の実施形態（例えば１ランク、２ランク、３ランク）または４ランクを上回る実施形態（例えば６ランク、８ランク）を採用してもよい。特定の実施形態では、各ランクは８または９のメモリモジュールを含むが、他の特定の実施形態では、ランクあたり他の数のメモリモジュールを使用することもできる。図３Ａに概略的に示すように、特定の実施形態ではメモリ装置４１２がＡ、Ｂ、ＣおよびＤで示す４つのランク状に配置され、各ランクはｎのメモリ装置を含む。本開示では、図３Ａのメモリサブシステム４００の一例において、ランクＡがメモリ装置４１２Ａ１、４１２Ａ２、・・・４１２Ａｎを含み、ランクＢがメモリ装置４１２Ｂ１、４１２Ｂ２、・・・４１２Ｂｎを含み、ランクＣがメモリ装置４１２Ｃ１、４１２Ｃ２、・・・４１２Ｃｎを含み、ランクＤがメモリ装置４１２Ｄ１、４１２Ｄ２、・・・４１２Ｄｎを含む。本開示では、図３Ｂのメモリサブシステム４００’の一例において、ランクＡがメモリ装置４１２’Ａ１、４１２’Ａ２、・・・４１２’Ａｎを含み、ランクＢがメモリ装置４１２’Ｂ１、４１２’Ｂ２、・・・４１２’Ｂｎを含み、ランクＣがメモリ装置４１２’Ｃ１、４１２’Ｃ２、・・・４１２’Ｃｎを含み、ランクＤがメモリ装置４１２’Ｄ１、４１２’Ｄ２、・・・４１２’Ｄｎを含む。
【００３６】
特定の実施形態では、少なくとも１つのメモリモジュール４０２、４０２’が１つ以上の電気コンポーネント（図示せず）を含み、電気コンポーネントは、ＰＣＢ４１０、４１０’上に、ＰＣＢ４１０、４１０’内に、またはＰＣＢ４１０、４１０’上／内の両方に実装することができ、互いにおよび複数のメモリ装置４１２、４１２’に動作可能に結合される。例えばその電気コンポーネントは、表面実装し、挿入実装し、ＰＣＢ４１０、４１０’のレイヤ間に埋め込みもしくは埋設し、または他の方法でＰＣＢ４１０、４１０’に接続することができる。これらの電気コンポーネントには、これらだけに限定されないが、電線管、抵抗器、コンデンサ、インダクタ、トランジスタ、バッファ、レジスタ、論理素子、または他の回路素子が含まれ得る。特定の実施形態では、これらの電気コンポーネントの少なくとも一部がディスクリートであるのに対し、他の特定の実施形態では、これらの電気コンポーネントの少なくとも一部が１つ以上の集積回路の構成要素である。
【００３７】
特定の実施形態では、少なくとも１つのメモリモジュール４０２、４０２’が、システムメモリコントローラ４２０、４２０’およびメモリモジュール４０２、４０２’のメモリ装置４１２、４１２’に（例えば線４４２、４４２’を介して）動作可能に結合するように構成される制御回路４３０、４３０’を含む。特定の実施形態では、制御回路４３０、４３０’は、プログラム可能論理デバイス（ＰＬＤ）、特定用途向け集積回路（ＡＳＩＣ）、書替え可能ゲートアレイ（ＦＰＧＡ）、特注設計の半導体デバイス、複合プログラム可能論理デバイス（ＣＰＬＤ）など、１つ以上の機能デバイスを含むことができる。特定の実施形態では、制御回路４３０、４３０’が１つ以上のカスタムデバイスを含むことができる。特定の実施形態では、制御回路４３０、４３０’は様々なディスクリート電気素子を含むことができるのに対し、他の実施形態では、制御回路４３０、４３０’は１つ以上の集積回路を含むことができる。
【００３８】
特定の実施形態の制御回路４３０、４３０’は、システムメモリコントローラ４２０、４２０’から制御信号（例えばバンクアドレス信号、行アドレス信号、列アドレス信号、アドレスストローブ信号、およびランクアドレスまたはチップセレクト信号）を受け取るために、制御線４４０、４４０’に動作可能に結合するように構成可能である。特定の実施形態の制御回路４３０、４３０’は、従来のＲＤＩＭＭのアドレスレジスタと機能的に同等の方法で制御線４４０、４４０’からの信号を記録する。記録された制御線４４０、４４０’は、メモリ装置４１２、４１２’にも動作可能に結合される。さらに、制御回路４３０、４３０’は、以下により完全に説明するように、（例えば線４３２、４３２’を介して）データ伝送回路４１６、４１６’用の制御信号を供給する。制御信号は、例えばデータフローの方向、つまりメモリ装置４１２、４１２’への方向またはメモリ装置４１２、４１２’からの方向を指示する。制御回路４３０、４３０’は、アドレスデコーディングに基づき、追加のチップセレクト信号を作り出し、またはイネーブル信号を出力することができる。参照によりその全体が本明細書にそれぞれ組み込まれる米国特許第７，２８９，３８６号および同第７，５３２，５３７号に、制御回路４３０、４３０’としての機能を果たすことができる回路の例がより詳細に記載されている。
【００３９】
特定の実施形態では、少なくとも１つのメモリモジュール４０２、４０２’が複数のデータ伝送回路４１６、４１６’を含み、それら複数のデータ伝送回路４１６、４１６’は、１つ以上のＰＣＢ４１０、４１０’上に実装され、１つ以上のＰＣＢ４１０、４１０’内に実装され、または１つもしくは複数のＰＣＢ４１０、４１０’上／内の両方に実装される。複数のデータ伝送回路４１６、４１６’は（例えば線４３２、４３２’を介して）制御回路４３０、４３０’に動作可能に結合され、メモリモジュール４０２、４０２’をコンピュータシステムに動作可能に結合するとき、（例えばデータ線４５０、４５０’を介して）システムメモリコントローラ４２０、４２０’に動作可能に結合するように構成される。特定の実施形態では、これらのデータ伝送回路４１６、４１６’は「負荷軽減回路」または「負荷軽減スイッチング回路」と呼ぶことができる。本明細書で使用するとき、用語「負荷軽減」または「負荷軽減スイッチング」は、データ伝送回路４１６、４１６’を使用して、メモリモジュール４０２、４０２’に動作可能に結合されているときにシステムメモリコントローラ４２０、４２０’が認識する負荷を減らすことを指す。図３Ａに概略的に示すように、特定の実施形態ではメモリモジュール４０２がｎのデータ伝送回路４１６を含み、ただしｎはメモリモジュール４１０のランクあたりのメモリ装置の数である。例えば、図３Ａに概略的に示すように、メモリモジュール４１０のメモリ装置４１２は、それぞれがｎのメモリ装置からなる４つのランク状に配置されており、メモリモジュール４１０は、少なくとも第１のデータ伝送回路４１６１および第２のデータ伝送回路４１６２を含む。そうした特定の実施形態の第１のデータ伝送回路４１６１は、各ランクの少なくとも１つのメモリ装置４１２（例えばメモリ装置４１２Ａ１、４１２Ｂ１、４１２Ｃ１、４１２Ｄ１）に動作可能に結合される。そうした特定の実施形態の第２のデータ伝送回路４１６２は、各ランクの少なくとも１つのメモリ装置４１２（例えばメモリ装置４１２Ａ２、４１２Ｂ２、４１２Ｃ２、４１２Ｄ２）に動作可能に結合される。図３Ｂに概略的に示すように、特定の実施形態ではメモリモジュール４０２’がｎ／２のデータ伝送回路４１６’を含み、ただしｎはメモリモジュール４１０’のランクあたりのメモリ装置の数である。例えば、図３Ｂに概略的に示すように、メモリモジュール４１０’のメモリ装置４１２’は、それぞれがｎのメモリ装置からなる４つのランク状に配置されており、メモリモジュール４１０’は、少なくとも第１のデータ伝送回路４１６’１および第２のデータ伝送回路４１６’２を含む。そうした特定の実施形態の第１のデータ伝送回路４１６’１は、各ランクの少なくとも２つのメモリ装置４１２’（例えばメモリ装置４１２’Ａ１、４１２’Ａ２、４１２’Ｂ１、４１２’Ｂ２、４１２’Ｃ１、４１２’Ｃ２、４１２’Ｄ１、４１２’Ｄ２）に動作可能に結合される。そうした特定の実施形態の第２のデータ伝送回路４１６’２は、各ランクの少なくとも２つのメモリ装置４１２’（例えばメモリ装置４１２’Ａ３、４１２’Ａ４、４１２’Ｂ３、４１２’Ｂ４、４１２’Ｃ３、４１２’Ｃ４、４１２’Ｄ３、４１２’Ｄ４）に動作可能に結合される。
【００４０】
特定の実施形態では、少なくとも１つのデータ伝送回路４１６、４１６’が、少なくとも１つの被選択メモリ装置４１２、４１２’をシステムメモリコントローラ４２０、４２０’に動作可能に結合するように２つ以上のメモリ装置４１２、４１２’を選択的に切り替える（例えばデータ伝送回路４１６、４１６’は、システムメモリコントローラ４２０、４２０’と、少なくとも１つの被選択メモリ装置４１２、４１２’との間のデータ伝送を選択的に許可し、または禁止することにより、モジュール制御信号に応答するように構成可能である）。そうした特定の実施形態では、少なくとも１つのデータ伝送回路４１６、４１６’が、２つの被選択メモリ装置をシステムメモリコントローラ４２０、４２０’に選択的かつ動作可能に結合する。例えば、図３Ａに概略的に示すように、第１のデータ伝送回路４１６１は、システムメモリコントローラ４２０と、被選択メモリ装置４１２Ａ１および４１２Ｃ１、または被選択メモリ装置４１２Ｂ１および４１２Ｄ１）のいずれかとの間のデータ伝送を選択的に許可し、または禁止することにより、モジュール制御信号に応答するように構成可能であり、第２のデータ伝送回路４１６２は、システムメモリコントローラ４２０と、被選択メモリ装置４１２Ａ２および４１２Ｃ２、または被選択メモリ装置４１２Ｂ２および４１２Ｄ２）のいずれかとの間のデータ伝送を選択的に許可し、または禁止することにより、モジュール制御信号に応答するように構成可能である。逆に、データ伝送回路４１６のない従来型メモリモジュールでは、２つ以上のメモリ装置４１２（例えばメモリ装置４１２Ａ１、４１２Ｂ１、４１２Ｃ１、４１２Ｄ１）がシステムメモリコントローラ４２０に同時に動作可能に結合される。特定の実施形態のデータ伝送回路４１６は、メモリコントローラ４２０とデータ伝送回路４１６に対応するメモリ装置４１２との間のデータ信号を双方向にバッファする。別の例では、図３Ｂに概略的に示すように、第１のデータ伝送回路４１６’１は、システムメモリコントローラ４２０’と、被選択メモリ装置４１２’Ａ１および４１２’Ｃ１、または被選択メモリ装置４１２’Ｂ１および４１２’Ｄ１のいずれか、ならびに被選択メモリ装置４１２’Ａ２および４１２’Ｃ２、または被選択メモリ装置４１２’Ｂ２および４１２’Ｄ２）のいずれかとの間のデータ伝送を選択的に許可し、または禁止することにより、モジュール制御信号に応答するように構成可能であり、第２のデータ伝送回路４１６’２は、システムメモリコントローラ４２０’と、被選択メモリ装置４１２’Ａ３および４１２’Ｃ３、または被選択メモリ装置４１２’Ｂ３および４１２’Ｄ３のいずれか、ならびに被選択メモリ装置４１２’Ａ４および４１２’Ｃ４、または被選択メモリ装置４１２’Ｂ４および４１２’Ｄ４）のいずれかとの間のデータ伝送を選択的に許可し、または禁止することにより、モジュール制御信号に応答するように構成可能である。
【００４１】
特定の実施形態では、データ伝送回路４１６、４１６’の２つ以上が、互いに離れた対応する位置において少なくともＰＣＢ４１０、４１０’に機械的に結合される。例えば、図３Ａに概略的に示すように、第１のデータ伝送回路４１６１および第２のデータ伝送回路４１６２は、互いに離れた対応する位置にある（例えば第１のデータ伝送回路４１６１を含むパッケージは、第２のデータ伝送回路４１６２を含むパッケージの位置から間隔を置いた位置にある）。別の例では、図３Ｂに概略的に示すように、第１のデータ伝送回路４１６’１および第２のデータ伝送回路４１６’２は、互いに離れた対応する位置にある（例えば第１のデータ伝送回路４１６’１を含むパッケージは、第２のデータ伝送回路４１６’２を含むパッケージの位置から間隔を置いた位置にある）。そうした特定の実施形態では、データ伝送回路４１６、４１６’の２つ以上が、メモリモジュール４０２、４０２’のＰＣＢ４１０、４１０’の表面の全体にわたって分散される。特定の実施形態では、２つ以上のデータ伝送回路４１６、４１６’（例えば図３Ａの第１のデータ伝送回路４１６１および第２のデータ伝送回路４１６２、または図３Ｂの第１のデータ伝送回路４１６’１および第２のデータ伝送回路４１６’２）の対応する位置は、少なくとも１つのＰＣＢ４１０、４１０’の端部４１１、４１１’沿いにあり、そのため、データ伝送回路４１６、４１６’は、端部４１１、４１１’と、データ伝送回路４１６、４１６’が動作可能に結合される少なくとも２つのメモリ装置４１２、４１２’のうちの少なくとも一部との間にほぼ位置する。例えば、図３Ａに概略的に示すように、第１のデータ伝送回路４１６１は、端部４１１と、第１のデータ伝送回路４１６１が動作可能に結合されるメモリ装置４１２Ａ１、４１２Ｂ１、４１２Ｃ１、４１２Ｄ１との間にほぼ位置し、第２のデータ伝送回路４１６２は、端部４１１と、第２のデータ伝送回路４１６１が動作可能に結合されるメモリ装置４１２Ａ２、４１２Ｂ２、４１２Ｃ２、４１２Ｄ２との間にほぼ位置する。別の例では、図３Ｂに概略的に示すように、第１のデータ伝送回路４１６’１は、端部４１１’と、第１のデータ伝送回路４１６’１が動作可能に結合されるメモリ装置４１２’Ａ１、４１２’Ａ２、４１２’Ｂ１、４１２’Ｂ２、４１２’Ｃ１、４１２’Ｃ２、４１２’Ｄ１、４１２’Ｄ２との間にほぼ位置し、第２のデータ伝送回路４１６’２は、端部４１１’と、第２のデータ伝送回路４１６’２が動作可能に結合されるメモリ装置４１２’Ａ３、４１２’Ａ４、４１２’Ｂ３、４１２’Ｂ４、４１２’Ｃ３、４１２’Ｃ４、４１２’Ｄ３、４１２’Ｄ４との間にほぼ位置する。
【００４２】
図３Ｃおよび図３Ｄは、本明細書に記載の特定の実施形態によるデータ伝送回路４１６’の配置を示す。特定の実施形態では、データ伝送回路４１６’のうちの少なくとも１つの位置は、データ伝送回路４１６’が動作可能に結合されるメモリ装置４１２’の１つ以上に対して概して整列される。例えば、データ伝送回路４１６’のうちの１つ以上、およびそのデータ伝送回路４１６’が動作可能に結合されるメモリ装置４１２’は、概してＰＣＢ４１０’の端部４１１’にほぼ垂直な線に沿って位置することができる。特定の実施形態では、データ伝送回路４１６’のうちの少なくとも１つの位置は、データ伝送回路４１６’が動作可能に結合されるメモリ装置４１２’の１つ以上の位置によって定められる線から概してずらされる。例えば、図３Ｃおよび図３Ｄに示すように、データ伝送回路４１６’に動作可能に結合されるメモリ装置４１２’は、ＰＣＢ４１０’の端部４１１’にほぼ垂直な線に沿って位置することができ、データ伝送回路４１６’は、この線からＰＣＢ４１０’の端部４１１’に概ね沿う方向に概してずらすことができる。そうした特定の実施形態では、データ伝送回路４１６’は、メモリモジュール４００’の所望の大きさを維持しながら、端部４１１’と対応するメモリ装置４１２’との間に収まるように、縦横の大きさが十分に小さい（例えば２．５ｍｍ×７．５ｍｍ）。別個のデータ伝送回路４１６’の他の位置および大きさも、本明細書に記載の特定の実施形態に適合する。例えば特定の実施形態では、データ伝送回路４１６、４１６’の１つ以上が２つ以上のメモリ装置４１２、４１２’の間に位置することができ、または端部４１１、４１１’と１つ以上のデータ伝送回路４１６、４１６’との間の１つもしくは複数のメモリ装置４１２、４１２’がある状態で、ＰＣＢ４１０、４１０’の端部４１１、４１１’から離して間隔をあけることができる。
【００４３】
特定の実施形態では、データ伝送回路４１６がバイト型バッファを含み、またはバイト型バッファとして機能する。そうした特定の実施形態では、１つ以上のデータ伝送回路４１６のそれぞれは、データ伝送回路４１６が動作可能に結合されるランクごとの関連するメモリ装置４１２が有するのと同じビット幅を有する。例えば（図３Ａに概ね一致する）図４Ａに概略的に示すように、データ伝送回路４１６はランクあたり１つのメモリ装置４１２に動作可能に結合することができ、データ伝送回路４１６、およびデータ伝送回路４１６が動作可能に結合されるランクごとのメモリ装置４１２の両方がそれぞれ同じビット幅（例えば４ビット、８ビット、または１６ビット）を有することができる。図４Ａのデータ伝送回路４１６は、８ビットのビット幅を有し、システムメモリコントローラ４２０からデータビット０〜７を受け取り、制御回路４３０からのモジュール制御信号に応答し、そのデータビット０〜７を被選択メモリ装置４１２Ａ、４１２Ｂ、４１２Ｃ、４１２Ｄに選択的に伝送する。同様に、特定の実施形態のデータ伝送回路４１６’は、制御回路４３０’からのモジュール制御信号に応答し、データ伝送回路４１６’が動作可能に結合される関連するメモリ装置４１２’Ａ、４１２’Ｂ、４１２’Ｃ、４１２’Ｄのためのバイト型バッファとして機能することができる。
【００４４】
他の特定の実施形態では、メモリ装置４１２の１つ以上のビット幅は、それらのメモリ装置４１２が接続される１つ以上のデータ伝送回路４１６のビット幅と異なってもよい。例えば（図３Ｂに概ね一致する）図４Ｂに概略的に示すように、各データ伝送回路４１６がランクごとの複数のメモリ装置４１２（例えば各ランク内の２つのメモリ装置４１２）に動作可能に結合する状態で、データ伝送回路４１６が第１のビット幅（例えば８ビットのビット幅）を有することができ、メモリ装置４１２が、第１のビット幅よりも少ない第２のビット幅（例えば第１のビット幅の半分、すなわち４ビットのビット幅）を有することができる。そうした特定の実施形態では、回路４１６に接続されるランクごとの複数のメモリ装置４１２の総ビット幅が、回路４１６のビット幅（例えば４ビット、８ビット、または１６ビット）に等しくなる。図４Ｂのデータ伝送回路４１６は、８ビットの総ビット幅を有し、システムメモリコントローラ４２０からデータビット０〜７を受け取り、制御回路４３０からのモジュール制御信号に応答し、データビット０〜３を第１のメモリ装置４１２Ａ１、４１２Ｂ１、４１２Ｃ１、４１２Ｄ１に、データビット４〜７を第２のメモリ装置４１２Ａ２、４１２Ｂ２、４１２Ｃ２、４１２Ｄ２に選択的に伝送する。同様に、特定の実施形態のデータ伝送回路４１６’は、制御回路４３０’からのモジュール制御信号に応答し、データ伝送回路４１６’が動作可能に結合される関連するメモリ装置４１２’Ａ１、４１２’Ａ２、４１２’Ｂ１、４１２’Ｂ２、４１２’Ｃ１、４１２’Ｃ２、４１２’Ｄ１、４１２’Ｄ２のビット幅とは異なるビット幅を用いて機能することができる。
【００４５】
特定の実施形態では、（例えば図４Ａおよび図４Ｂの例に示すように）データ伝送回路４１６に「バイト型」バッファを含ませ、またはデータ伝送回路４１６を「バイト型」バッファとして機能させることにより、データ信号が同期クロックと同期する。さらに、メモリモジュール４００が１つ以上の特徴（例えば温度、電圧、製造パラメータ）の変動を被るような特定の実施形態のために、バイト幅バッファリングを利用しない他の（例えば４ランクの８ビットメモリ装置を有し、２つの４ビットバッファを有する）構成に比べ、より少数のコンポーネントからなる回路を最適化するようにメモリモジュール４００を設計することができる。特定の実施形態では、ビットスライスを行うためにデータ伝送回路４１６を使用し、ビットスライスではデータを区分単位で画定する。例えば、データを６４ビット幅（例えば［６３：０］）であるように画定するのではなく、データを１６ビット幅の区分単位で画定しまたはスライスすることができる（例えば［１５：０］、［３１：１６］、［４７：３２］、［６３：４８］）。そうした特定の実施形態では、すべてのビットが一緒にされるとは限らず、すべてのビットが同じ挙動（例えば論理的および／または時間的）をもたらすとは限らない。
【００４６】
本開示の一実施形態によるデータ伝送回路４１６の１つ以上が、ランクＡ、Ｂ、Ｃ、Ｄのそれぞれの中の１つ以上のメモリ装置４１２に接続されるデータ線４５２のうちの、対応する１つ以上に動作可能に結合される。例えば特定の実施形態では、各データ伝送回路４１６が、それぞれのランク内の対応する１つのメモリ装置（例えば図３Ａに示すメモリ装置２０４Ａ、２０４Ｂ、２０４Ｃ、および２０４Ｄ）に接続される１つ以上のデータ線４５２に接続される。したがって各データ線４５０、４５２は、データをシステムメモリコントローラ４２０から、データ伝送回路４１６を介し、データ伝送回路４１６に接続されるメモリ装置２０４Ａ、２０４Ｂ、２０４Ｃ、２０４Ｄに運ぶ。メモリコントローラ４２０とメモリ装置４１２とが各データビットを互いの間で直接移動させる代わりに、特定の実施形態のデータ伝送回路４１６を使用して、メモリコントローラ４２０とメモリ装置４１２との間で各データビットを移動させることができる。とりわけ、以下により詳細に説明するように、特定の実施形態の各データ伝送回路４１６の片側は、各ランク内のメモリ装置４１２に（例えばデータ線４５２を介して）動作可能に結合される一方で、データ伝送回路４１６の反対側は、メモリコントローラ４２０の対応するデータ線４５０に動作可能に結合される。
【００４７】
システムメモリコントローラ４２０が（例えば書込み動作中に）認識するメモリ装置負荷を減らすために、特定の実施形態のデータ伝送回路４１６は、システムメモリコントローラ４２０により単一のメモリ負荷として認識されるように有利に構成される。この有利な結果は、データ伝送回路４１６を使用して使用可能なメモリ装置４１２（例えばデータを書き込もうとする１つ、２つまたはそれ以上のメモリ装置４１２）だけをメモリコントローラ４２０に電気的に結合し、残りのメモリ装置４１２（例えばデータを書き込まない１つ、２つまたはそれ以上のメモリ装置４１２）をメモリコントローラ４２０から電気的に隔離することにより、特定の実施形態において望ましくは達成される。したがって、メモリモジュール４００のあるランク内の単一のメモリ装置４１２にデータが書き込まれる書込み動作中、システムメモリコントローラ４２０からの各データビットは、データ伝送回路４１６が動作可能に結合される４つのメモリ装置４１２Ａ、４１２Ｂ、４１２Ｃ、４１２Ｄのすべての負荷を同時に認識するのではなく、データ伝送回路４１６のうちの１つによって示されるメモリモジュール４００の単一の負荷を認識する。図３Ａの例では、２つのランク内の２つのメモリ装置４１２（例えばメモリ装置４１２Ａと４１２Ｃ、またはメモリ装置４１２Ｂと４１２Ｄ）にデータが書き込まれる書込み動作中、システムメモリコントローラ４２０からの各データビットは、データ伝送回路４１６が動作可能に結合される４つのメモリ装置４１２Ａ、４１２Ｂ、４１２Ｃ、４１２Ｄのすべての負荷を同時に認識するのではなく、データ伝送回路４１６のうちの１つによって示されるメモリモジュール４０２の単一の負荷を認識する。標準的なＪＥＤＥＣ４ランクＤＩＭＭ構成（図２Ａおよび図２Ｂ参照）に比べ、特定の実施形態のメモリシステム４０２は、システムメモリコントローラ４２０に対する負荷を４倍減らすことができる。
【００４８】
図５は、本明細書に記載の特定の実施形態に適合するデータ伝送回路４１６の一例を概略的に示す。一実施形態では、データ伝送回路４１６は、データ伝送回路４１６の様々なコンポーネントを制御するために使用される制御論理回路５０２を含み、その様々なコンポーネントには、数あるコンポーネントの中でも１つ以上のバッファ、１つ以上のスイッチ、および１つ以上の多重化装置が含まれ得る。図５に示す実施形態は１ビット幅であり、メモリコントローラ４２０とメモリ装置４１２との間で単一のデータ線５１８を切り替える。他の実施形態では、データ伝送回路４１６は複数ビット幅、例えば８ビットとし、対応する数のデータ線５１８を切り替えることができる。複数ビット幅の実施形態では、制御論理回路５０２を複数のビットにわたって共用することができる。
【００４９】
メモリ装置４１２をシステムメモリコントローラ４２０から隔離する一環として、一実施形態では、データ伝送回路４１６が、書込みデータを「移動」させ、読取データを「マージ」することを可能にする。図５に示す動作上の実施形態では、書込み動作において、データ線５１８を介してデータ伝送回路４１６に入るデータが、好ましくは書込みバッファ５０３を通過した後に、経路Ａおよび経路Ｂと表記する２つのデータ経路上に移される。メモリ装置４１２のランクも同様に、１つのグループが経路Ａに関連し、１つのグループが経路Ｂに関連する状態で２つのグループに分けられる。図３Ａに示すように、ランクＡおよびランクＣは第１のグループ内にあり、ランクＢおよびランクＤは第２のグループ内にある。よって、ランクＡおよびランクＣのメモリ装置４１２Ａ、４１２Ｃは、２つのデータ経路のうちの第１の経路によりデータ伝送回路４１６に接続され、ランクＢおよびランクＤのメモリ装置４１２Ｂ、４１２Ｄは、２つのデータ経路のうちの第２の経路によりデータ伝送回路４１６に接続される。他の実施形態では、書込みデータの移動および読取データのマージは、３つ以上のデータ経路を介して行うことができる。
【００５０】
知られているように、カラムアドレスストローブ（ＣＡＳ）レイテンシとは、メモリコントローラ４２０が被選択ランクまたは被選択行内の特定の列にアクセスするようにメモリモジュール４０２に知らせる瞬間と、特定の列へのまたは特定の列からのデータが、被選択ランクまたは被選択行の出力ピン上にある瞬間との間に経過する遅延時間である。メモリモジュールは、このレイテンシを使用してデータ伝送回路４１６の動作を制御することができる。レイテンシの間、アドレス信号および制御信号がメモリコントローラ４２０から制御回路４３０に渡り、その制御回路４３０は制御論理回路５０２に（例えば線４３２を介して）送る制御を作り出し、その制御論理回路５０２はデータ伝送回路４１６のコンポーネントの動作を制御する。
【００５１】
書込み動作ではＣＡＳレイテンシの間、一実施形態において制御回路４３０が各データ伝送回路４１６の制御論理回路５０２にイネーブル制御信号を与え、それにより制御論理回路５０２は経路Ａまたは経路Ｂのいずれかを選択してデータを導く。よって、制御論理回路５０２が例えば「イネーブルＡ」信号を受け取ると、経路Ａ内の第１のトライステートバッファ５０４が使用可能にされ、データ値をそれ自体の出力上に能動的に移す一方で、経路Ｂ内の第２のトライステートバッファ５０６は、その出力が高インピーダンス状態を伴い使用不能にされる。この状態では、データ伝送回路４１６はデータが経路Ａに沿って第１の端子Ｙ１に導かれることを許可し、その第１の端子Ｙ１は、第１のグループのメモリ装置４１２、例えばランクＡおよびＣ内のメモリ装置４１２にだけ接続され、それらのメモリ装置４１２とだけ通信する。同様に、「イネーブルＢ」信号が受け取られる場合、第１のトライステート５０４が経路Ａを開き、第２のトライステート５０６が経路Ｂを閉じ、それによりデータを第２の端子Ｙ２に導き、その第２の端子Ｙ２は、第２のグループのメモリ装置４１２、例えばランクＢおよびＤ内のメモリ装置４１２にだけ接続され、それらのメモリ装置４１２とだけ通信する。
【００５２】
読取動作では、データ伝送回路４１６が多重化回路として動作する。例えば図５に示す実施形態では、あるランクのメモリ装置４１２から読み取ったデータ信号を、データ伝送回路４１６の第１の端子Ｙ１または第２の端子Ｙ２において受け取る。そのデータ信号は多重化装置５０８に供給され、多重化装置５０８はそれ自体の出力に送るデータ信号を選択する。制御論理回路５０２は、適切なデータ信号を選択するためのセレクト信号を生成し、選択されるデータ信号は、好ましくは読取バッファ５０９を通過した後に、単一のデータ線５１８に沿ってシステムメモリコントローラ４２０に伝送される。読取バッファ５０９は、読取動作中に制御論理回路５０２によって使用可能にされるトライステートバッファとすることができる。別の実施形態では、多重化装置５０８と読取バッファ５０９とを１つのコンポーネントに組み合わせることができる。さらに別の実施形態では、多重化装置５０８および読取バッファ５０９の動作を２つのトライステートバッファに分けることができ、片方のトライステートバッファは、値をＹ１からデータ線５１８に与えるためのものであり、もう片方のトライステートバッファは、値をＹ２からデータ線５１８に与えるためのものである。
【００５３】
データ伝送回路４１６は、書込みバッファ５０３および読取バッファ５０９からの負荷をデータ線５１８上に示す。書込みバッファ５０３は、メモリ装置４１２のうちの１つのメモリ装置上の入力バッファに匹敵し、読取バッファ５０９は、メモリ装置４１２のうちの１つのメモリ装置上の出力バッファに匹敵する。したがってデータ伝送回路４１６は、メモリ装置４１２のうちの１つが示す負荷と実質的に同じ負荷をメモリコントローラ４２０に示す。同様に、データ伝送回路４１６は、多重化装置５０８ならびに（第１の端子Ｙ１に対する）第１のトライステートバッファ５０４および（第２の端子Ｙ２に対する）第２のトライステートバッファ５０６からの負荷を第１の端子Ｙ１および第２の端子Ｙ２上に示す。多重化装置５０８は、メモリコントローラ４２０上の入力バッファにロードすることについて匹敵し、第１のトライステートバッファ５０４および第２のトライステートバッファ５０６は、メモリコントローラ４２０上の出力バッファにそれぞれ匹敵する。したがってデータ伝送回路４１６は、メモリコントローラ４２０が示す負荷と実質的に同じ負荷をメモリ装置４１２に示す。
【００５４】
さらにデータ伝送回路４１６は、メモリコントローラ４２０とメモリ装置４１２との間を通過するデータ信号の品質を改善するように動作する。データ伝送回路４１６がなければ、送信側と受信側との間で、データ信号の波形が所望の形から大幅に劣化しまたは歪む可能性がある。例えば信号品質は、損失の多い伝送線特性、伝送線の諸区分の特性間のミスマッチ、信号のクロストーク、または電気雑音により劣化する可能性がある。しかし、読取方向において、読取バッファ５０９がメモリ装置４１２からの信号を再生成し、それにより所望の信号波形の形を復元する。同様に、書込み方向において、第１のトライステートバッファ５０４および第２のトライステートバッファ５０６がメモリコントローラ４２０からの信号を再生成し、それにより所望の信号波形の形を復元する。
【００５５】
再び図３Ａを参照し、メモリコントローラ４２０が読取動作または書込み動作を実行するとき、それぞれの特定の動作は、特定のメモリモジュール４０２のランクＡ、Ｂ、Ｃ、およびＤのうちの特定の１つを対象とする。メモリモジュール４０２のうちの明確に対象とされた１つのメモリモジュール４０２上のデータ伝送回路４１６は、双方向の中継器／多重化装置として機能し、それによりそのデータ伝送回路４１６は、システムメモリコントローラ４２０からメモリ装置４１２に接続するときにデータ信号を移動させる。残りのメモリモジュール４０２上の他のデータ伝送回路４１６は、その特定の動作に関して使用不能にされる。例えば、データ伝送回路４１６内に入るデータ線５１８に沿って入るデータ信号は、どのメモリ装置が活性状態にあり、使用可能にされているのかに応じて、メモリ装置４１２Ａおよび４１２Ｃ、または４１２Ｂおよび４１２Ｃに移動される。次いで、データ伝送回路４１６は、メモリ装置４１２Ａ、４１２Ｂ、４１２Ｃ、４１２Ｄからシステムメモリコントローラ４２０への信号を多重化する。データ伝送回路４１６は、例えばニブル幅のデータ経路またはバイト幅のデータ経路をそれぞれ制御することができる。上記で論じたように、各モジュール４０２に関連するデータ伝送回路４１６は、データ読取信号をマージし、データ書込み信号を移動させるように動作することができ、システムメモリコントローラ４２０と対象のまたは選択されたメモリ装置４１２との間の適切なデータ経路を使用可能にする。したがってメモリコントローラ４２０は、４つの４ランクメモリモジュールがある場合、１６個のメモリ装置の負荷ではなく、４つの負荷軽減スイッチング回路の負荷を認識する。メモリコントローラ４２０に対する負荷が軽減されることは、例えば図１Ａ、図１Ｂ、および図２Ａ〜２Ｄに関して上記に記載した従来型システムに比べ、メモリシステムの性能を高め、所要電力を減らす。
【００５６】
データ伝送回路４１６を使用するメモリモジュールの動作は、メモリモジュール４０２の信号についての説明的タイミング図である図６を参照することによりさらに理解することができる。このタイミング図は、第１の時間区分から第８の時間区分６０１〜６０８を含む。メモリ装置４０４が同期メモリの場合、時間区分６０１〜６０８のそれぞれは、メモリ装置４０４の１クロックサイクルに相当することができる。
【００５７】
第１の時間区分、第２の時間区分、および第３の時間区分６０１〜６０３は、メモリコントローラ４０１からメモリモジュール４０２にデータが渡る書込み動作を示す。第４の時間区分６０４は、その書込み動作と後続の読取動作との間の変わり目である。このタイミング図は、データ伝送回路４１６の第１の端子Ｙ１に接続される第１のグループのメモリ装置４１２Ａ、４１２Ｃへの書込み動作と、データ伝送回路４１６の第２の端子Ｙ２に接続される第２のグループのメモリ装置４１２Ｂ、４１２Ｄへの書込み動作とを示す。上記に記載したＣＡＳレイテンシを思い起こし、各書込み動作はパイプライン式に２つの時間区分に及ぶ。
【００５８】
第１のグループのメモリ装置４１２Ａ、４１２Ｃへの書込みは、システムのアドレス信号および制御信号４４０がメモリコントローラ４２０からモジュールコントローラ４３０に渡る第１の時間区分６０１内に現れる。制御回路４３０は、そのアドレス信号および制御信号４４０を評価して、データを第１のグループ内のメモリ装置４１２Ａ、４１２Ｃに書き込むべきだと判断する。第２の時間区分６０２の間、制御回路４３０は制御論理回路５０２に制御信号を供給して第１のトライステートバッファ５０４を使用可能にし、第２のトライステートバッファ５０６および読取バッファ５０９を使用不能にする。したがって第２の時間区分６０２の間、データビットはデータ線５１８から第１の端子Ｙ１に、そしてメモリ装置４１２Ａ、４１２Ｃに渡る。
【００５９】
同様に、第２のグループのメモリ装置４１２Ａ、４１２Ｃへの書込みは、システムのアドレス信号および制御信号４４０がメモリコントローラ４２０から制御回路４３０に渡る第２の時間区分６０２内に現れる。制御回路４３０は、そのアドレス信号および制御信号４４０を評価して、データを第２のグループ内のメモリ装置４１２Ｂ、４１２Ｄに書き込むべきだと判断する。第３の時間区分６０３の間、制御回路４３０は制御論理回路５０２に制御信号を供給して第２のトライステートバッファ５０６を使用可能にし、第１のトライステートバッファ５０４および読取バッファ５０９を使用不能にする。したがって第３の時間区分６０３の間、データビットはデータ線５１８から第２の端子Ｙ２に、そしてメモリ装置４１２Ｂ、４１２Ｄに渡る。
【００６０】
第５の時間区分、第６の時間区分、第７の時間区分、および第８の時間区分６０５〜６０８は、メモリモジュール４０２からメモリコントローラ４２０にデータが渡る読取動作を示す。このタイミング図は、データ伝送回路４１６の第１の端子Ｙ１に接続される第１のグループのメモリ装置４１２Ａ、４１２Ｃからの読取動作と、データ伝送回路４１６の第２の端子Ｙ２に接続される第２のグループのメモリ装置４１２Ｂ、４１２Ｄからの読取動作とを示す。上記に記載したＣＡＳレイテンシを思い起こし、各読取動作はパイプライン式に２つの時間区分に及ぶ。
【００６１】
第１のグループのメモリ装置４１２Ａ、４１２Ｃからの読取は、システムのアドレス信号および制御信号４４０がメモリコントローラ４２０から制御回路４３０に渡る第５の時間区分６０５内に現れる。制御回路４３０は、そのアドレス信号および制御信号４４０を評価して、データを第１のグループ内のメモリ装置４１２Ａ、４１２Ｃから読み取るべきだと判断する。第６の時間区分６０６の間、制御回路４３０は制御論理回路５０２に制御信号を供給して、多重化装置５８に第１の端子Ｙ１からのデータを選択させ、読取バッファ５０９を使用可能にし、第１のトライステートバッファ５０４および第２のトライステートバッファ５０６を使用不能にする。したがって第６の時間区分６０６の間、データビットはメモリ装置４１２Ａ、４１２Ｃから第１の端子Ｙ１を介してデータ線５１８に、そしてメモリコントローラ４２０に渡る。
【００６２】
第２のグループのメモリ装置４１２Ｂ、４１２Ｄからの読取は、システムのアドレス信号および制御信号４４０がメモリコントローラ４２０から制御回路４３０に渡る第７の時間区分６０７内に現れる。制御回路４３０は、そのアドレス信号および制御信号４４０を評価して、データを第２のグループ内のメモリ装置４１２Ｂ、４１２Ｄから読み取るべきだと判断する。第８の時間区分６０８の間、制御回路４３０は制御論理回路５０２に制御信号を供給して、多重化装置５０８に第２の端子Ｙ２からのデータを選択させ、読取バッファ５０９を使用可能にし、第１のトライステートバッファ５０４および第２のトライステートバッファ５０６を使用不能にする。したがって第８の時間区分６０６の間、データビットはメモリ装置４１２Ｂ、４１２Ｄから第２の端子Ｙ２を介してデータ線５１８に、そしてメモリコントローラ４２０に渡る。
【００６３】
様々な実施形態を上記に記載した。本発明をこれらの特定の実施形態に関して説明してきたが、それらの説明は本発明の例証であることを意図し、限定的であることは意図しない。特許請求の範囲に規定する本発明の真の趣旨および範囲から逸脱することなく、様々な修正形態および応用例を当業者なら思いつくであろう。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【国際調査報告】
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