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　特願２００９−２９３０３３「半導体素子及び半導体素子のパターン形成方法」拒絶査定不服審判事件〔平成２２年　７月　８日出願公開、特開２０１０−１５３８７２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、２００９年１２月２４日（パリ条約による優先権主張　２００８年１２月２４日　韓国）を国際出願日とする出願であって、平成２５年１１月１５日付けで拒絶理由が通知され、平成２６年２月２６日付けで手続補正がなされるとともに意見書が提出されたが、同年９月１１日付けで拒絶査定がなされ、これに対して、平成２７年１月１３日に拒絶査定不服審判請求がなされるとともに、同時に手続補正がなされたものである。
　
第２　平成２７年１月１３日になされた手続補正（以下「本件補正」という。）についての補正却下の決定
［補正却下の決定の結論］
　本件補正を却下する。
　
［理由］
１　補正の内容
　本件補正は、補正前（平成２６年２月２６日付け手続補正書によるもの）の特許請求の範囲の請求項２０につき、
「センター部分と前記センター部分を取り囲むエッジ部分を有する素子領域を含む基板上に第１層を形成する段階と、
　前記第１層上にデュアルマスク層を形成する段階と、
　前記デュアルマスク層をパターニングし、前記センター部分で第１方向に沿って相互平行に延びて前記第１方向に垂直な第２方向で第１間隔を挟んで互に離隔されており、前記第２方向で第１幅を各々有し、前記エッジ部分に対面する第１マスク端部を各々有する複数の第１マスクパターンと、前記センター部分及び前記エッジ部分に位置されて前記第１方向で前記第１幅より広い第２幅を有する複数の第２マスクパターンを含むマスクパターンを形成する段階と、
　前記複数の第１マスクパターンの両側壁を覆う複数の第１スペーサと、前記複数の第２マスクパターンの側壁を覆う複数の第２スペーサとを含むスペーサを形成する段階と、
　前記第１マスクパターンを除去する段階と、
　前記複数の第２マスクパターン、前記複数の第１スペーサ、及び前記複数の第２スペーサをエッチングマスクとして利用し、前記素子領域で前記第１層をエッチングする段階と、を含む
　ことを特徴とする半導体素子のパターン形成方法。」
とあったものを、
「センター部分と前記センター部分を取り囲むエッジ部分を有する素子領域を含む基板上に第１層を形成する段階と、
　前記第１層上にデュアルマスク層を形成する段階と、
　前記デュアルマスク層をパターニングし、前記センター部分で第１方向に沿って相互平行に延びて前記第１方向に垂直な第２方向で第１間隔を挟んで互に離隔されており、前記第２方向で第１幅を各々有し、前記エッジ部分に対面する第１マスク端部を各々有する複数の第１マスクパターンと、前記センター部分及び前記エッジ部分に位置されて前記第１方向で前記第１幅より広い第２幅を有する複数の第２マスクパターンを含むマスクパターンを形成する段階と、
　前記複数の第１マスクパターンの両側壁を覆う複数の第１スペーサと、前記複数の第２マスクパターンの側壁を覆う複数の第２スペーサとを含むスペーサを形成する段階と、
　前記第１マスクパターンを除去する段階と、
　前記複数の第２マスクパターン、前記複数の第１スペーサ、及び前記複数の第２スペーサをエッチングマスクとして利用し、前記素子領域で前記第１層をエッチングする段階と、を含
み、
　
前記マスクパターンの非パターン領域を形成している前記第１方向の離隔距離は、順次隣接する前記マスクパターンでは大小交互の離隔距離とされる
　ことを特徴とする半導体素子のパターン形成方法。」
に補正する内容を含むものである（下線は請求人が付したとおりである。）。
　
２　補正の目的
　本件補正は、補正前の請求項２０において、「マスクパターン」に係り、「マスクパターンの非パターン領域を形成している前記第１方向の離隔距離は、順次隣接する前記マスクパターンでは大小交互の離隔距離とされる」との発明特定事項を付加する補正であるから、上記１の本件補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
３　独立特許要件（下線は当審が付した。以下同じ。）。
（１）特許法第３６条第６項第２号について
ア　本願請求項２０によれば、「マスクパターン」は、「前記センター部分で第１方向に沿って相互平行に延びて前記第１方向に垂直な第２方向で第１間隔を挟んで互に離隔されており、前記第２方向で第１幅を各々有し、前記エッジ部分に対面する第１マスク端部を各々有する複数の第１マスクパターン」と、「前記センター部分及び前記エッジ部分に位置されて前記第１方向で前記第１幅より広い第２幅を有する複数の第２マスクパターン」「を含む」とされるところ、上記記載をみても「マスクパターンの非パターン領域」は特定されておらず、字義どおり解釈すれば「マスクパターン」のない場所すべてを意味し得るものであるから、請求項の記載のみでは、具体的な場所が特定できない。
　
イ　これに対して、本願明細書には、「非パターン領域」に関して、次の記載がある。
（ア）「【００１１】
　前記素子領域のセンター部分には、前記複数のラインパターンで前記第２方向に沿うそれぞれの幅より長く前記第１方向に沿って延び、前記
ラインパターンのない非パターン領域
非パターン領域
（イ）「【００９２】
　前記複数の第１素子分離膜５４２は一定方向、例えば、図５Ａでｙ方向に一直線上に配されて所定距離ＡＹ１ほど離隔された状態で隣接している２つの第１素子分離膜５４２を含みうる。前記複数の第２素子分離膜５４４は一定方向、例えば、図５Ａでｙ方向に一直線上に配されて所定距離ＡＹ２ほど離隔された状態で隣接している２つの第２素子分離膜５４４を含みうる。前記複数の第１素子分離膜５４２の間及び複数の第２素子分離膜５４４間で離隔された所定距離ＡＹ１、ＡＹ２に該当する領域は
前記素子分離膜５４０が形成されていない非パターン領域
（ウ）「【００９６】
　また、前記セルアレイ領域５３０の他の一部領域、例えば、前記複数の第１素子分離膜５４２の間及び複数の第２素子分離膜５４４の間で離隔された所定距離ＡＹ１、ＡＹ２に該当する
非パターン領域
　
ウ　上記イによれば、本願発明における「非パターン領域」とは、「ラインパターンのない」領域、あるいは、「素子分離膜５４０が形成されていない」領域を意味すると解される。
　ここで、上記アによれば、本願請求項２０に係る発明では、「ラインパターンのない」領域、あるいは、「素子分離膜５４０が形成されていない」領域に関して、「第２方向で第１間隔を挟んで互に離隔され」ることは特定されるが、「第１方向の離隔」が特定されないため、「第１方向の離隔距離」がいかなる距離なのか理解できない。
　そうすると、本願請求項２０の発明特定事項である、「第１方向の離隔距離」の意味を明確に理解できないから、上記２で述べた、「マスクパターンの非パターン領域を形成している前記第１方向の離隔距離は、順次隣接する前記マスクパターンでは大小交互の離隔距離とされる」との発明特定事項が、如何なること特定するのかも明確に理解することができない。
　
エ　したがって、本願請求項２０の、「マスクパターンの非パターン領域を形成している前記第１方向の離隔距離は、順次隣接する前記マスクパターンでは大小交互の離隔距離とされる」との記載は不明確である。
　
オ　よって、本件補正後の本願請求項２０に係る発明は、特許法第３６条第６項第２号に規定する要件を満たしていない。
　
（２）特許法第３６条第６項第１号について
ア　本願請求項２０は「マスクパターン」に関して、
「前記センター部分で第１方向に沿って相互平行に延びて前記第１方向に垂直な第２方向で第１間隔を挟んで互に離隔されており、前記第２方向で第１幅を各々有し、前記エッジ部分に対面する第１マスク端部を各々有する複数の第１マスクパターンと、前記センター部分及び前記エッジ部分に位置されて前記第１方向で前記第１幅より広い第２幅を有する複数の第２マスクパターンを含むマスクパターン」であること、及び、「前記マスクパターンの非パターン領域を形成している前記第１方向の離隔距離は、順次隣接する前記マスクパターンでは大小交互の離隔距離とされる」こと（以下「発明特定事項Ａ」という。）を発明特定事項とするものにおいて、
「センター部分と前記センター部分を取り囲むエッジ部分を有する素子領域を含む基板上に第１層を形成する段階と、前記第１層上にデュアルマスク層を形成する段階と、前記デュアルマスク層をパターニングし、・・・マスクパターンを形成する段階と、前記複数の第１マスクパターンの両側壁を覆う複数の第１スペーサと、前記複数の第２マスクパターンの側壁を覆う複数の第２スペーサとを含むスペーサを形成する段階と、前記第１マスクパターンを除去する段階と、前記複数の第２マスクパターン、前記複数の第１スペーサ、及び前記複数の第２スペーサをエッチングマスクとして利用し、前記素子領域で前記第１層をエッチングする段階と、を含む、半導体素子のパターン形成方法」であること（以下「発明特定事項Ｂ」という。）を発明特定事項とするものである。
　
イ　そして、「発明特定事項Ａ」に関して、第１実施例として、本願明細書の段落【００８６】〜【０１０１】、図５Ａ及び図５Ｂに記載され、続けて、段落【０１０２】「図６Ａ、図６Ｂ及び図６Ｃないし図１１Ａ、図１１Ｂ及び図１１Ｃは、図３Ａないし図３Ｈを参照して説明した第１工程を利用して図５Ａの半導体素子５００を製造する方法を説明するための図面である。」として、図６Ａないし図１４Ｃに関して段落【００８６】〜【０１４０】の記載が認められる。
　
ウ　しかしながら、上記記載をみても、「発明特定事項Ａ」であるものにおいて、「発明特定事項Ｂ」を採用したもの、特に「前記複数の
第２マスクパターン
第１スペーサ
第２スペーサ
エッチングマスクとして利用し
第１層をエッチングする
　
エ　以上によれば、上記アの構成を備える本願請求項２０に係る発明が、明細書に記載されていたものとはいえないから、本願請求項２０に係る発明が本願明細書の発明の詳細な説明に記載されているものということはできない。
　
オ　よって、本願請求項２０に係る発明が本願明細書の発明の詳細な説明に記載されているものとは認められないから、本願は、特許請求の範囲の記載が、特許法第３６条第６項第１号に規定する要件を満たしていない。
　
（３）特許法第２９条第２項について
　なお、上記（１）及び（２）で述べたとおり、本願の特許請求の範囲は不明確であり、また、明細書に記載されたものではないが、本願の特許請求の範囲が明確であって、かつ、明細書に記載されたものであっても、以下に検討するとおり、本件補正後の請求項２０に係る発明（以下「本件補正発明」という。）は、特許出願の際独立して特許を受けることができないものであるから、本件補正を認める余地はない。
ア　刊行物の記載
（ア）原査定の拒絶の理由に引用された、本願の優先日前に頒布された刊行物である特開２００８−２７９７８号公報（以下「引用文献」という。）には、下記の事項が記載されている。
ａ　「【００１９】
［第１の実施の形態］
　本発明の第１の実施の形態に係る
半導体装置の製造方法
半導体基板１０上にシリコン酸化膜２０を介して形成
ポリシリコン膜２５を
【００２０】
　まず、図１Ａに示すように、被エッチング部材としての
ポリシリコン膜２５上に、
第１ハードマスク３０
下から順にシリコン窒化膜（ＳｉＮ）３３、ＢＳＧ膜３４、ＴＥＯＳ膜３５、シリコン窒化膜３６、ＢＳＧ膜３７、ＴＥＯＳ膜３８を堆積
形成
【００２１】
　第１ハードマスク３０のうち、ＢＳＧ膜３７、ＴＥＯＳ膜３８は、後述するように、側壁膜を形成するための側壁形成膜として機能するものである。この
第１ハードマスク３０の上に更に、アモルファスシリコンからなる第２ハードマスク４０
形成
【００２２】
　次に図１Ｂに示すように、この
第２ハードマスク４０の全面に反射防止膜
とレジストを塗布した後、フォトリソグラフィ法により、所望のパターンにレジストを現像し、所望のパターン形状を有するレジスト５０を形成
メモリセルアレイ領域ではレジスト５０は最小線幅Ｗのラインアンドスペースを有し、
【００２３】
　続いて図１Ｃに示すように、等方性エッチングにより、図示しない反射防止膜をエッチングすると同時にレジスト５０をスリミング処理して、フォトリソグラフィの解像限界以下の幅までレジスト５０を細化させる。ここでは例えば、メモリセルアレイ部分でのライン幅が１／２Ｗ、スペース幅が３／２Ｗになるようにする。なお、周辺回路部分におけるレジスト５０の寸法も細化される。続いて図１Ｄに示すように、スリミング処理された
レジスト５０をマスクとした異方性エッチングにより、第２ハードマスク４０をエッチング
エッチング後は、レジスト５０は剥離され
【００２４】
　そして、図２Ａに示すように、
第２ハードマスク４０のうち側壁転写プロセスによりリソグラフィの解像限界以下のラインアンドスペースパターンを形成したい領域
メモリセルアレイ
にのみレジスト６０を形成し、このレジスト６０をマスクとして不純物イオン
を第２ハードマスク４０に注入
【００２５】
　続いて、この
レジスト６０を剥離した後、
第２ハードマスク４０、４０Ｂをマスクとした異方性エッチングにより、第１ハードマスク３０のうち、側壁形成膜となるＴＥＯＳ膜３８及びＢＳＧ膜３７をエッチング
その後、
アルカリ系溶液を用いたウエットエッチングにより、イオン注入がされていない第２ハードマスク４０を選択的に除去し、イオン注入がされた第２ハードマスク４０Ｂは残存させ
【００２６】
　
その後、第１ハードマスク３０上の全面に、エッチングされたＴＥＯＳ膜３８及びＢＳＧ膜３７の側壁、及び第２ハードマスク４０Ｂの上面も含め、アモルファスシリコン膜をＣＶＤ法により堆積させ
その後異方性エッチングにより、ＴＥＯＳ膜３８及びＢＳＧ膜３７の側壁、第２ハードマスク４０Ｂの側壁のみにアモルファスシリコン膜が残るようにエッチングし、この残存された膜が
側壁膜７０（アモルファスシリコン膜）とされ
　メモリセルアレイ領域においてＴＥＯＳ膜３８及びＢＳＧ膜３７は解像限界に従う最小線幅Ｗの半分の１／２Ｗ程度の幅にエッチングされている。従ってここでは、側壁膜７０の幅が１／２Ｗ程度になるよう、アモルファスシリコンの堆積厚さ、エッチング条件等を設定する。
【００２７】
　
続いて、
希フッ酸などのウエットエッチングを用い、メモリセルアレイ領域において側壁膜７０の間に挟まれ上部が露出したＴＥＯＳ膜３８及びＢＳＧ膜３７をエッチング除去
メモリセルアレイ領域においては、１／２Ｗの幅の側壁膜７０のみがスペース幅１／２Ｗでシリコン窒化膜３６上に残存
側壁膜７０のみをマスクとしたエッチングにより、ライン幅１／２Ｗ、スペース幅１／２Ｗのリソグラフィの解像限界以下の配線パターンが
形成され
周辺回路領域では、第２ハードマスク４０Ｂ及び側壁膜７０により覆われたＴＥＯＳ膜３８及びＢＳＧ膜３７がエッチングされず残存され、これが側壁膜７０と共にエッチングマスクとされ
周辺回路領域においては任意の幅の配線パターン及びコンタクトフリンジ領域をメモリセルアレイ領域における側壁転写プロセスによる配線パターン（リソグラフィの解像限界以下の配線パターン）と同一の工程で形成することができ
【００２８】
　
その後、
アモルファスシリコンからなる側壁膜７０、及び同様にアモルファスシリコンからなる第２ハードマスク４０Ｂをマスクとした異方性エッチングにより、シリコン窒化膜３６をエッチング
このとき第２ハードマスク４０Ｂもエッチング除去されて無くな
【００２９】
　
更に側壁膜７０をマスクとしてエッチングを継続し、
ＴＥＯＳ膜３５及びＢＳＧ膜３４のエッチングを行
【００３０】
　
続いて、
被エッチング部材であるポリシリコン膜２５の上のシリコン窒化膜３３をエッチング
【００３１】
　
次に、
ＢＳＧ膜３４をマスクに被エッチング部材であるポリシリコン膜２５をエッチングし、更に
フッ酸ベーパー処理などシリコン酸化膜２０に対して選択比の高い条件でＢＳＧ膜３４のみ除去
これにより、シリコン窒化膜３３をキャップ層としたポリシリコン膜２５が形成され
【００３２】
　このように、本実施の形態によれば、アモルファスシリコンからなる第２ハードマスク４０の所望の一部にボロン等の不純物イオンがイオン注入されることにより、リソグラフィの解像限界以下の配線パターンと、それ以外の任意の幅の配線パターンとを、同一のリソグラフィにより形成可能であり、従来に比べると格段にリソグラフィの難易度を低減することができる。」
　
ｂ　図１ないし図６Ｂは、次のものである。
　
ｃ　上記ａの「メモリセルアレイ領域では」「最小線幅Ｗのラインアンドスペースを有」する「所望のパターン形状」（段落【００２２】）は、上記（ア）を踏まえてｂの図２Ｂをみると、ＢＳＧ膜３７及びＴＥＯＳ膜３８に形成されたパターンは、メモリセルアレイ領域で図面視横方向で第１間隔を挟んで互に離隔されており、前記図面視横方向で第１幅を各々有する複数のメモリセルアレイ領域のラインアンドスペースのマスクパターンと、周辺回路領域で前記図面視横方向で前記第１幅より広い第２幅を有する複数の周辺回路領域のマスクパターンを含むパターン形状であることがみてとれる。
　
（イ）上記（ア）の記載を総合すると、引用文献には、次の発明が記載されていると認められる（以下「引用発明」という。）。
「半導体基板１０上にシリコン酸化膜２０を介してポリシリコン膜２５を形成し、
　前記ポリシリコン膜２５上に、下から順にシリコン窒化膜（ＳｉＮ）３３、ＢＳＧ膜３４、ＴＥＯＳ膜３５、シリコン窒化膜３６、ＢＳＧ膜３７、ＴＥＯＳ膜３８を堆積して第１ハードマスク３０を形成し、
　前記第１ハードマスク３０の上に更に、アモルファスシリコンからなる第２ハードマスク４０を形成し、
　前記第２ハードマスク４０の全面に反射防止膜とレジストを塗布した後、フォトリソグラフィ法により、所望のパターンにレジストを現像し、所望のパターン形状を有するレジスト５０を形成し、メモリセルアレイ領域ではレジスト５０は最小線幅Ｗのラインアンドスペースを有し、
　前記レジスト５０をマスクとした異方性エッチングにより、第２ハードマスク４０をエッチングし、エッチング後は、レジスト５０は剥離され、
　前記第２ハードマスク４０のうち側壁転写プロセスによりリソグラフィの解像限界以下のラインアンドスペースパターンを形成したいメモリセルアレイ領域にのみレジスト６０を形成し、このレジスト６０をマスクとして不純物イオンを第２ハードマスク４０に注入し、
　前記レジスト６０を剥離した後、第２ハードマスク４０、４０Ｂをマスクとした異方性エッチングにより、第１ハードマスク３０のうち、側壁形成膜となるＴＥＯＳ膜３８及びＢＳＧ膜３７をエッチングし、その後、アルカリ系溶液を用いたウエットエッチングにより、イオン注入がされていない第２ハードマスク４０を選択的に除去し、イオン注入がされた第２ハードマスク４０Ｂは残存させ、
　その後、第１ハードマスク３０上の全面に、エッチングされたＴＥＯＳ膜３８及びＢＳＧ膜３７の側壁、及び第２ハードマスク４０Ｂの上面も含め、アモルファスシリコン膜をＣＶＤ法により堆積させ、その後異方性エッチングにより、ＴＥＯＳ膜３８及びＢＳＧ膜３７の側壁、第２ハードマスク４０Ｂの側壁のみにアモルファスシリコン膜が残るようにエッチングし、この残存された膜が側壁膜７０（アモルファスシリコン膜）とされ、
　続いて、希フッ酸などのウエットエッチングを用い、メモリセルアレイ領域において側壁膜７０の間に挟まれ上部が露出したＴＥＯＳ膜３８及びＢＳＧ膜３７をエッチング除去し、前記メモリセルアレイ領域においては、１／２Ｗの幅の側壁膜７０のみがスペース幅１／２Ｗでシリコン窒化膜３６上に残存し、前記側壁膜７０のみをマスクとしたエッチングにより、ライン幅１／２Ｗ、スペース幅１／２Ｗのリソグラフィの解像限界以下の配線パターンが形成され、周辺回路領域では、第２ハードマスク４０Ｂ及び側壁膜７０により覆われたＴＥＯＳ膜３８及びＢＳＧ膜３７がエッチングされず残存され、これが側壁膜７０と共にエッチングマスクとされ、前記周辺回路領域においては任意の幅の配線パターン及びコンタクトフリンジ領域をメモリセルアレイ領域における側壁転写プロセスによる配線パターン（リソグラフィの解像限界以下の配線パターン）と同一の工程で形成することができ、
　その後、アモルファスシリコンからなる側壁膜７０、及び同様にアモルファスシリコンからなる第２ハードマスク４０Ｂをマスクとした異方性エッチングにより、シリコン窒化膜３６をエッチングし、このとき第２ハードマスク４０Ｂもエッチング除去されて無くなり、
　更に側壁膜７０をマスクとしてエッチングを継続し、ＴＥＯＳ膜３５及びＢＳＧ膜３４のエッチングを行い、
　続いて、被エッチング部材であるポリシリコン膜２５の上のシリコン窒化膜３３をエッチングし、
　次に、ＢＳＧ膜３４をマスクに被エッチング部材であるポリシリコン膜２５をエッチングし、更に、フッ酸ベーパー処理などシリコン酸化膜２０に対して選択比の高い条件でＢＳＧ膜３４のみ除去し、これにより、シリコン窒化膜３３をキャップ層としたポリシリコン膜２５が形成され、
　前記ＢＳＧ膜３７及び前記ＴＥＯＳ膜３８に形成された上記所望のパターン形状は、メモリセルアレイ領域で（図面視横方向で）第１間隔を挟んで互に離隔されており、（前記図面視横方向で）で第１幅を各々有する複数のメモリセルアレイ領域のラインアンドスペースのマスクパターンと、周辺回路領域で（前記図面視横方向で）で前記第１幅より広い第２幅を有する複数の周辺回路領域のマスクパターンを含むパターン形状である、
　半導体装置の製造方法。」
　
イ　対比・判断
（ア）本件補正発明と引用発明を対比する。
ａ　引用発明の「半導体基板１０」、「『ポリシリコン膜２５』及び『シリコン窒化膜（ＳｉＮ）３３』」、「『ＢＳＧ膜３７』及び『ＴＥＯＳ膜３８』」、「側壁膜７０」、「メモリセルアレイ領域のマスクパターン」、「周辺回路領域のマスクパターン」並びに「半導体装置の製造方法」は、本件補正発明の「基板」、「第１層」、「デュアルマスク層」、「『第１スペーサ』、『第２スペーサ』及び『スペーサ』」、「第１マスクパターン」、「第２マスクパターン」並びに「半導体素子のパターン形成方法」にそれぞれ相当する。
　
ｂ　引用発明の「半導体基板１０」が、「センター部分」及び「エッジ部分」からなる「素子領域」を有することは本願優先日当時周知の事項である。
　
ｃ　引用発明の、「半導体基板１０上にシリコン酸化膜２０を介してポリシリコン膜２５を形成し、前記ポリシリコン膜２５上に、下から順にシリコン窒化膜（ＳｉＮ）３３、ＢＳＧ膜３４、ＴＥＯＳ膜３５、シリコン窒化膜３６、ＢＳＧ膜３７、ＴＥＯＳ膜３８を堆積して第１ハードマスク３０を形成し」ている段階は、上記（ア）及び（イ）を踏まえれば、センター部分、エッジ部分及び素子領域を含む半導体基板１０上にシリコン酸化膜２０を介してポリシリコン膜２５とシリコン窒化膜（ＳｉＮ）３３を形成する段階と、前記ポリシリコン膜２５とシリコン窒化膜（ＳｉＮ）３３の上にＢＳＧ膜３７、ＴＥＯＳ膜３８を形成する段階とからなるといえるから、本件補正発明の「センター部分と前記センター部分を取り囲むエッジ部分を有する素子領域を含む基板上に第１層を形成する段階と、前記第１層上にデュアルマスク層を形成する段階」に相当する。
　
ｄ　引用発明の「前記第１ハードマスク３０の上に更に、アモルファスシリコンからなる第２ハードマスク４０を形成し、前記第２ハードマスク４０の全面に反射防止膜とレジストを塗布した後、フォトリソグラフィ法により、所望のパターンにレジストを現像し、所望のパターン形状を有するレジスト５０を形成し、メモリセルアレイ領域ではレジスト５０は最小線幅Ｗのラインアンドスペースを有し、前記レジスト５０をマスクとした異方性エッチングにより、第２ハードマスク４０をエッチングし、エッチング後は、レジスト５０は剥離され」る段階で、前記ＢＳＧ膜３７及び前記ＴＥＯＳ膜３８に形成された上記「所望のパターン形状」は、「メモリセルアレイ領域で（図面視横方向で）第１間隔を挟んで互に離隔されており、（前記図面視横方向で）で第１幅を各々有する複数のメモリセルアレイ領域のラインアンドスペースのマスクパターンと、周辺回路領域で（前記図面視横方向で）で前記第１幅より広い第２幅を有する複数の周辺回路領域のマスクパターンを含むパターン形状である」から、ＢＳＧ膜３７及びＴＥＯＳ膜３８にパターンを形成し、メモリセルアレイ領域で（図面視奥行き方向で）相互平行に延びて（図面視奥行き方向に垂直な図面視横方向で）第１間隔を挟んで互に離隔されており（ラインアンドスペース）、（前記図面視横方向で）第１幅を各々有する複数のメモリセルアレイ領域のマスクパターンと、周辺回路領域で（前記図面視横方向で）前記第１幅より広い第２幅を有する複数の周辺回路領域のマスクパターンを含むパターン形状を含む所望のパターン形状を有するマスクパターンを形成する段階ということができる。
　また、引用発明における「メモリセルアレイ領域」及び「周辺回路領域」は、それぞれ、基板上の「センター部分」及び「エッジ部分」の適宜の位置に配置されるものであることは本願優先日当時周知の事項であるから、引用発明の「メモリセルアレイ領域」及び「周辺回路領域」は、「半導体基板１０」の「センター部分」、及び、「センター部分」及び「エッジ部分」にそれぞれ位置していてよい。
　さらに、「ラインアンドスペース」のパターンは（図面視横方向）に垂直な方向に沿って相互平行に延びるパターンであるといえる。
　そうすると、引用発明の、前記ＢＳＧ膜３７及び前記ＴＥＯＳ膜３８に形成された上記「所望のパターン形状」は、「メモリセルアレイ領域で（図面視横方向で）第１間隔を挟んで互に離隔されており、（前記図面視横方向で）で第１幅を各々有する複数のメモリセルアレイ領域のラインアンドスペースのマスクパターンと、周辺回路領域で（前記図面視横方向で）で前記第１幅より広い第２幅を有する複数の周辺回路領域のマスクパターンを含むパターン形状である」、「前記第１ハードマスク３０の上に更に、アモルファスシリコンからなる第２ハードマスク４０を形成し、前記第２ハードマスク４０の全面に反射防止膜とレジストを塗布した後、フォトリソグラフィ法により、所望のパターンにレジストを現像し、所望のパターン形状を有するレジスト５０を形成し、メモリセルアレイ領域ではレジスト５０は最小線幅Ｗのラインアンドスペースを有し、前記レジスト５０をマスクとした異方性エッチングにより、第２ハードマスク４０をエッチングし、エッチング後は、レジスト５０は剥離され」る段階は、本件補正発明の「前記デュアルマスク層をパターニングし、前記センター部分で第１方向に沿って相互平行に延びて前記第１方向に垂直な第２方向で第１間隔を挟んで互に離隔されており、前記第２方向で第１幅を各々有し、前記エッジ部分に対面する第１マスク端部を各々有する複数の第１マスクパターンと、前記センター部分及び前記エッジ部分に位置されて前記第１方向で前記第１幅より広い第２幅を有する複数の第２マスクパターンを含むマスクパターンを形成する段階」と、「前記デュアルマスク層をパターニングし、前記センター部分で第１方向に沿って相互平行に延びて前記第１方向に垂直な第２方向で第１間隔を挟んで互に離隔されており、前記第２方向で第１幅を各々有し、複数の第１マスクパターンと、前記センター部分及び前記エッジ部分に位置されて前記第１方向で前記第１幅より広い第２幅を有する複数の第２マスクパターンを含むマスクパターンを形成する段階」の点で一致する。
　
ｅ　引用発明の「異方性エッチングにより、ＴＥＯＳ膜３８及びＢＳＧ膜３７の側壁、第２ハードマスク４０Ｂの側壁のみにアモルファスシリコン膜が残るようにエッチングし、この残存された膜が側壁膜７０（アモルファスシリコン膜）とされ」る段階は、本件補正発明の「前記複数の第１マスクパターンの両側壁を覆う複数の第１スペーサと、前記複数の第２マスクパターンの側壁を覆う複数の第２スペーサとを含むスペーサを形成する段階」に相当する。
　
ｆ　引用発明の「希フッ酸などのウエットエッチングを用い、メモリセルアレイ領域において側壁膜７０の間に挟まれ上部が露出したＴＥＯＳ膜３８及びＢＳＧ膜３７をエッチング除去」する段階は、メモリセルアレイ領域のマスクパターンであるＴＥＯＳ膜３８及びＢＳＧ膜３７をエッチング除去するものであるから、本件補正発明の「前記第１マスクパターンを除去する段階」に相当する。
　
ｇ　引用発明の「その後、アモルファスシリコンからなる側壁膜７０、及び同様にアモルファスシリコンからなる第２ハードマスク４０Ｂをマスクとした異方性エッチングにより、シリコン窒化膜３６をエッチングし、このとき第２ハードマスク４０Ｂもエッチング除去されて無くなり、更に側壁膜７０をマスクとしてエッチングを継続し、ＴＥＯＳ膜３５及びＢＳＧ膜３４のエッチングを行い、続いて、被エッチング部材であるポリシリコン膜２５の上のシリコン窒化膜３３をエッチングし、次に、ＢＳＧ膜３４をマスクに被エッチング部材であるポリシリコン膜２５をエッチングし、更に、フッ酸ベーパー処理などシリコン酸化膜２０に対して選択比の高い条件でＢＳＧ膜３４のみ除去し、これにより、シリコン窒化膜３３をキャップ層としたポリシリコン膜２５が形成され」る段階は、側壁膜７０、及びＴＥＯＳ膜３８及びＢＳＧ膜３７の上にある第２ハードマスク４０Ｂ（周辺回路領域のマスクパターン）をマスクとした異方性エッチングにより、周辺回路領域でシリコン窒化膜３３をエッチングし、次に、ポリシリコン膜２５をエッチングする段階であるから、本件補正発明の「前記複数の第２マスクパターン、前記複数の第１スペーサ、及び前記複数の第２スペーサをエッチングマスクとして利用し、前記素子領域で前記第１層をエッチングする段階」に相当する。
　
ｈ　以上によれば、両者は
「センター部分と前記センター部分を取り囲むエッジ部分を有する素子領域を含む基板上に第１層を形成する段階と、
　前記第１層上にデュアルマスク層を形成する段階と、
　前記デュアルマスク層をパターニングし、前記センター部分で第１方向に沿って相互平行に延びて前記第１方向に垂直な第２方向で第１間隔を挟んで互に離隔されており、前記第２方向で第１幅を各々有し、複数の第１マスクパターンと、前記センター部分及び前記エッジ部分に位置されて前記第１方向で前記第１幅より広い第２幅を有する複数の第２マスクパターンを含むマスクパターンを形成する段階と、
　前記複数の第１マスクパターンの両側壁を覆う複数の第１スペーサと、前記複数の第２マスクパターンの側壁を覆う複数の第２スペーサとを含むスペーサを形成する段階と、
　前記第１マスクパターンを除去する段階と、
　前記複数の第２マスクパターン、前記複数の第１スペーサ、及び前記複数の第２スペーサをエッチングマスクとして利用し、前記素子領域で前記第１層をエッチングする段階と、を含む、
　半導体素子のパターン形成方法。」
で一致し、以下の点で相違する。
　
・本件補正発明の「マスクパターン」は、「第１マスクパターン」が「前記エッジ部分に対面する第１マスク端部を各々有」し、「前記マスクパターンの非パターン領域を形成している前記第１方向の離隔距離は、順次隣接する前記マスクパターンでは大小交互の離隔距離とされる」のに対して、引用発明の「パターン形状」は、このような特定がなされない点（以下「相違点１」という。）。
　
（イ）判断
　上記相違点について検討する。
ａ　引用発明の「パターン形状」は、「ラインアンドスペースを有」するものであるところ、当該ラインは当然に端部を有し、かつ、当該ラインの端部は、「半導体基板１０」のセンター部分及びエッジ部分のいずれかの場所に位置するものであることは本願優先日当時周知の事項である。
　そして、その当該ラインの端部を、「半導体基板１０」の「エッジ部分」に対面する構成とすることは、当業者が容易になし得たことである。
　
ｂ　また、「マスクパターンの非パターン領域を形成している前記第１方向の離隔距離は、順次隣接する前記マスクパターンでは大小交互の離隔距離とされる」点も、必要な回路構成に応じて適宜設定し得る設計的事項であるから、引用発明において、適宜の箇所に「マスクパターンの非パターン領域を形成している前記第１方向の離隔距離は、順次隣接する前記マスクパターンでは大小交互の離隔距離とされる」構成となすことは、設計的事項にすぎない。
　
ｃ　したがって、本件補正発明は、引用発明の、「ラインアンドスペースを有」する「パターン形状」を適宜の用途に応じて、当該ラインの端部を、「半導体基板１０」の「エッジ部分」に対面する構成としつつ、上記周知の事項である「マスクパターンの非パターン領域を形成している前記第１方向の離隔距離は、順次隣接する前記マスクパターンでは大小交互の離隔距離とされる」構成となすことにより当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものである。
　
（４）まとめ
　以上のとおりであるから、本件補正後の請求項２０の記載は、特許法第３６条第６項第１号及び同条第６項第２号に規定する要件を満たさないものであり、また、特許法第２９条第２項の規定により特許を受けることができないものであって、本件補正発明は、特許出願の際独立して特許を受けることができないものである。
　
４　本件補正についてのむすび
　上記３での検討によれば、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するものであるから、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　進歩性について
１　本願発明
　本件補正は上記第２のとおり却下されたので、本願の請求項に係る発明は、平成２６年２月２６日付け手続補正書により補正された特許請求の範囲の請求項１〜３７に記載された事項によって特定されるものであるところ、その請求項２０に係る発明（以下「本件発明」という。）は、上記第２、［理由］１において、補正前のものとして示したとおりのものである。
　
２　刊行物の記載及び引用発明
　上記第２、［理由］３（３）アのとおりである。
　
３．対比・判断
　本件発明と引用発明とを対比すると、上記第２、［理由］３（３）イ（ア）の検討を踏まえれば、一致点と相違点は、以下のとおりである。
　
（１）［一致点］
　「センター部分と前記センター部分を取り囲むエッジ部分を有する素子領域を含む基板上に第１層を形成する段階と、
　前記第１層上にデュアルマスク層を形成する段階と、
　前記デュアルマスク層をパターニングし、前記センター部分で第１方向に沿って相互平行に延びて前記第１方向に垂直な第２方向で第１間隔を挟んで互に離隔されており、前記第２方向で第１幅を各々有し、複数の第１マスクパターンと、前記センター部分及び前記エッジ部分に位置されて前記第１方向で前記第１幅より広い第２幅を有する複数の第２マスクパターンを含むマスクパターンを形成する段階と、
　前記複数の第１マスクパターンの両側壁を覆う複数の第１スペーサと、前記複数の第２マスクパターンの側壁を覆う複数の第２スペーサとを含むスペーサを形成する段階と、
　前記第１マスクパターンを除去する段階と、
　前記複数の第２マスクパターン、前記複数の第１スペーサ、及び前記複数の第２スペーサをエッチングマスクとして利用し、前記素子領域で前記第１層をエッチングする段階と、を含む、
　半導体素子のパターン形成方法。」
　
（２）［相違点］
　本件発明の「第１マスクパターン」は、「前記エッジ部分に対面する第１マスク端部を各々有する」のに対して、引用発明の「パターン形状」は、このような特定がなされない点（以下「相違点２」という。）。
　
（３）上記相違点２について検討する。
　引用発明の「パターン形状」は、「ラインアンドスペースを有」するものであるところ、当該ラインは当然に端部を有し、かつ、当該ラインの端部は、「半導体基板１０」のセンター部分及びエッジ部分のいずれかの場所に位置するものであることは本願優先日当時周知の事項である。
　そして、その当該ラインの端部を、「半導体基板１０」の「エッジ部分」に対面する構成とすることにより、本件発明に係る上記相違点２に係る構成となすことは、当業者が容易になし得たことである。
　
４　むすび
　以上のとおり、本件発明は、引用発明及び周知の事項に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができないものである。
　
　よって、結論のとおり審決する。