(57)【要約】半導体基板（１０）のＩ／Ｏ領域（１１）のコーナー付近に、ワイヤボンディング用の電極パッド（１３）を有するＩ／Ｏセル（１４）を、間隔（５５）を隔てて複数配置するとともに、これらのＩ／Ｏセル（１４）同士の間に、ワイヤボンディングされない、ＥＳＤ（静電気放電）保護トランジスタを有するＥＳＤ保護回路（４０）を搭載した電源分離セル（１６）を配置し、このように電極パッドの配置を考慮したうえで、チップサイズを縮小できるようにした。【特許請求の範囲】
【請求項１】
半導体基板上に集積回路を有する半導体装置であって、
半導体基板のコーナー付近の周囲に沿って、複数のワイヤ接続用電極パッドが、互いに所定の間隔を隔てて配置され、
該複数のワイヤ接続用電極パッドの各々間には、ワイヤ接続されない集積回路構成要素が、配置されている、
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記複数のワイヤ接続用電極パッドの１つに近接して、該ワイヤ接続用電極パッドと選択的にワイヤ接続される電極パッドが、配置されている、
ことを特徴とする半導体装置。
【請求項３】
半導体基板上に集積回路を有する半導体装置であって、
半導体基板の周囲に沿って、複数の加速試験用電極パッドが、互いに所定の間隔を隔てて配置され、
前記複数の加速試験用電極パッドの各々間には、集積回路構成要素が、配置されている、
ことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記複数の加速試験用電極パッドの各々間に配置された集積回路構成要素は、ワイヤ接続用電極パッドである、
ことを特徴とする半導体装置。
【請求項５】
半導体基板上に集積回路を有する半導体装置であって、
半導体基板の周囲に沿って、異なる電源または信号が供給されるよう設計された集積回路内の複数の回路に接続されるよう、１つの加速試験用電極パッドが、配置され、
半導体基板の周囲に沿って、前記複数の回路に接続される１つのワイヤ接続用電極パッドが、前記１つの加速試験用電極パッドと近接するように配置されている、
ことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記複数の回路に対する加速試験の開始を指示するテスト開始信号を生成するテスト開始信号生成回路と、
前記生成されたテスト開始信号を、遅延する遅延回路と、を有し、
前記複数の回路のうちには、前記テスト開始信号生成回路からのテスト開始信号が入力される第１の回路と、前記遅延回路により遅延されたテスト開始信号が入力される第２の回路が、設けられ、
前記第１の回路と、前記第２の回路は、加速試験時に動作する時間帯が異なる、
ことを特徴とする半導体装置。
【請求項７】
半導体基板上に集積回路を有する半導体装置であって、
半導体基板の周囲に沿って、半導体基板のコーナー部から離れた位置に、複数のワイヤ接続用電極パッドが互いに近接して配置され、
半導体基板のコーナー付近の周囲に沿って、複数の加速試験用電極パッドが、互いに所定の間隔を隔てて配置されている、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、集積回路を有する半導体装置に関し、特に、半導体装置の集積回路の電極パッドのレイアウトに関するものである。
【背景技術】
【０００２】  従来の半導体装置においては、半導体プロセスの微細化に伴い、Ｉ／Ｏ（Ｉｎ／Ｏｕｔ）領域以外の領域であるコア領域を縮小することは可能である。しかしながら、該半導体装置のチップサイズは、縮小したコア領域に合わせて縮小することができない。その理由としては、
（１）Ｉ／Ｏ領域に配置される集積回路の電極パッドは、コア領域の回路ほど縮小しないため、Ｉ／Ｏ領域に並べた電極パッドによって、チップサイズが決定してしまう、
（２）集積回路のレイアウトは、セルを用いて行われるが、ワイヤボンディング後の樹脂封止時に、ワイヤがセルに接触してしまうのを防ぐため、半導体装置のチップのコーナー付近の電極パッド同士の間隔は、電極パッドを含むセルを隙間なく配置した場合よりも隙間を大きめにとる必要がある、といった組み立て上の制約がある、
（３）ウエハ状態での加速試験（以後、ウエハレベルバーンイン：ＷＬＢＩ、と称す）を行って半導体装置の初期不良を排除する場合、ＷＬＢＩ用の信号や電流を半導体装置に供給するプローブ針等によるセルへのコンタクトを確実に行うために、半導体装置を通常動作させるためのワイヤ接続用の電極パッドよりも大きいＷＬＢＩ用パッドを、各半導体装置上に配置する必要がある、また、このような複数のＷＬＢＩ用パッドを、半導体装置上に隣接配置する場合には、ＷＬＢＩ用パッド同士の間隔を大きく確保する必要がある、即ち、いわゆるＷＬＢＩ上の制約がある、といった要因が挙げられる。【０００３】  図１１は、従来の半導体装置のコーナー部のレイアウト模式図である。
図１１に示されるように、従来の半導体装置は、そのコーナー部においては、半導体基板５０上に、Ｉ／Ｏ領域５１、及びコア領域５２が設けられている。
Ｉ／Ｏ領域５１には、集積回路のうちのＩ／Ｏ用の電極パッド５３を有する複数のセル５４等が配置されており、コア領域５２には、集積回路、その他の回路が配置されている。Ｉ／Ｏ領域５１は、半導体基板５０の周囲に沿って設けられており、半導体基板５０のコーナー部には、コーナーセル５７が配置されている。コア領域５２は、半導体基板５０の中央部に設けられている。電極パッド５３は、外部とワイヤボンディングを行うためのパッドであり、電極パッド５３同士は、間隔５５を隔てて配置されており、この間隔５５は、上述した組み立て上の制約を満たす値に設定されている。【０００４】  例えば、図１１に示すように、半導体装置の設計において組み立て上の制約を守るためには、隣り合わせた電極パッド、例えば、５３ａと、５３ｂとの間には、間隔５５ａを設ける必要がある。これにより、電極パッドに接続したワイヤの、樹脂封止時におけるワイヤ同士の接触を防ぎ、歩留まり低下を防ぐことができる。しかしながら、この組み立て上の制約によって決定される電極パッド５３同士の間隔５５により、チップサイズが決定してしまい、微細プロセスを用いたとしてもチップサイズの縮小化は困難となってしまう。【０００５】  図１２は、従来の他の半導体装置の辺縁部のレイアウト模式図である。
図１２において、図１１と同一符号は同一または相当する部分を示しており、半導体基板５０の辺縁部のＩ／Ｏ領域５１に、ＷＬＢＩ用の電極パッド８１を備えた２つのＷＬＢＩ用Ｉ／Ｏセル８０が、間隔８８を隔てて配列されている。この間隔８８は、上述したＷＬＢＩ制約を満たす値に設定されている。【０００６】  ＷＬＢＩとは、半導体チップの組み立て工程、即ちワイヤボンディングや、樹脂封止などの工程の前に、初期不良品を除外するために行う加速試験である。この加速試験を行うことにより、組み立てコストを削減する効果が得られる。通常、ＷＬＢＩは、ウエハ上に形成された複数の半導体装置をウエハ状態のまま高温に保持して、加湿し、さらに半導体装置の各チップに対して、電源電圧やクロック信号などの信号を印加した状態で保持して劣化させる。そのため、ＷＬＢＩ時に、前記のような信号を印加するための信号印加用プローブカードを作成する必要があり、そのプローブカードを不良なく作成し、ウエハ上の各チップとのコンタクトを正しく取るようにすることができるための、ＷＬＢＩ用電極パッドのレイアウト上の制約も存在する。具体的には図１２に示すように、ＷＬＢＩ用パッド８１は、ワイヤボンディングされる標準サイズの電極パッドよりも大きいサイズを有するもの、通常はワイヤボンディング用の電極パッドよりも３割程度幅の広い、電極パッドが用いられる。さらに複数のＷＬＢＩ用パッド８１が配列される場合、そのパッド同士の間に、間隔８８を確保してやる必要がある。
【特許文献１】特開平３−９９４４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】  以上のように、従来の半導体装置においては、チップサイズ縮小のために微細プロセスを採用したとしても、組み立て上の制約や、ＷＬＢＩ上の制約といった、半導体装置の集積回路の本来の動作に必要な電極パッド、あるいはＷＬＢＩに必要な電極パッドのレイアウト上の制約により、チップサイズが決定してしまうこととなった。その結果、チップサイズを縮小させることが難しく、微細プロセス採用のメリットが薄れてしまうという問題点があった。【０００８】  本発明は前記のような課題を解消するためになされたものであり、電極パッドの配置を考慮することにより、チップサイズを縮小することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】  本発明に係る半導体装置は、半導体基板上に集積回路を有する半導体装置であって、半導体基板のコーナー付近の周囲に沿って、複数のワイヤ接続用電極パッドが、互いに所定の間隔を隔てて配置され、該複数のワイヤ接続用電極パッドの各々間には、ワイヤ接続されない集積回路構成要素が、配置されているものである。【００１０】  また、前記半導体装置において、前記複数のワイヤ接続用電極パッドの１つに近接して、該ワイヤ接続用電極パッドと選択的にワイヤ接続される電極パッドが、配置されているものである。【００１１】  また、本発明に係る半導体装置は、半導体基板上に集積回路を有する半導体装置であって、半導体基板の周囲に沿って、複数の加速試験用電極パッドが、互いに所定の間隔を隔てて配置され、前記複数の加速試験用電極パッドの各々間には、集積回路構成要素が、配置されているものである。【００１２】  また、前記半導体装置において、前記複数の加速試験用電極パッドの各々間に配置された集積回路構成要素は、ワイヤ接続用電極パッドであるものである。【００１３】  また、本発明に係る半導体装置は、半導体基板上に集積回路を有する半導体装置であって、半導体基板の周囲に沿って、異なる電源または信号が供給されるよう設計された集積回路内の複数の回路に接続されるよう、１つの加速試験用電極パッドが、配置され、半導体基板の周囲に沿って、前記複数の回路に接続される１つのワイヤ接続用電極パッドが、前記１つの加速試験用電極パッドと近接するように配置されているものである。【００１４】  また、前記半導体装置において、前記複数の回路に対する加速試験の開始を指示するテスト開始信号を生成するテスト開始信号生成回路と、前記生成されたテスト開始信号を、遅延する遅延回路と、を有し、前記複数の回路のうちには、前記テスト開始信号生成回路からのテスト開始信号が入力される第１の回路と、前記遅延回路により遅延されたテスト開始信号が入力される第２の回路が、設けられ、前記第１の回路と、前記第２の回路は、加速試験時に動作する時間帯が異なるものである。【００１５】  また、本発明に係る半導体装置は、半導体基板上に集積回路を有する半導体装置であって、半導体基板の周囲に沿って、半導体基板のコーナー部から離れた位置に、複数のワイヤ接続用電極パッドが互いに近接して配置され、半導体基板のコーナー付近の周囲に沿って、複数の加速試験用電極パッドが、互いに所定の間隔を隔てて配置されているものである。
【発明の効果】
【００１６】  本発明によれば、半導体基板のコーナー付近の周囲に沿って、複数のワイヤ接続用電極パッドが、互いに所定の間隔を隔てて配置され、該複数のワイヤ接続用電極パッドの各々間には、ワイヤ接続されない集積回路構成要素が、配置されているので、隣り合う電極パッド同士の間隔を維持したままで電極パッドのワイヤ接続に不都合を生じさせることなく、ワイヤ接続されない集積回路構成要素の幅の分、半導体基板の一辺の長さを短くして、チップサイズを縮小することができる効果がある。【００１７】  また、前記複数のワイヤ接続用電極パッドの１つに近接して、該ワイヤ接続用電極パッドと選択的にワイヤ接続される電極パッドが、配置されているので、半導体装置の組み立て方を選択することができ、また、近接して配置された電極バッド同士の間隔の幅の分、半導体基板の一辺の長さを短くし、半導体装置のチップサイズを縮小することができる効果がある。【００１８】  また、半導体基板の周囲に沿って、複数の加速試験用電極パッドが、互いに所定の間隔を隔てて配置され、前記複数の加速試験用電極パッドの各々間には、集積回路構成要素が、配置されているので、隣り合う加速試験用電極パッド同士の間隔を維持したままで、集積回路の構成要素の幅の分、半導体基板の一辺の長さを短くして、チップサイズを縮小することができる効果がある。【００１９】  また、前記複数の加速試験用電極パッドの各々間に配置された集積回路構成要素は、ワイヤ接続用電極パッドであるので、隣り合う加速試験用電極パッド同士の間隔を維持しつつ、電極パッドのワイヤ接続に不都合を生じさせることなく、ワイヤ接続用の電極パッドの幅の分、半導体基板の一辺の長さを短くして、チップサイズを縮小することができる効果がある。【００２０】  また、本発明によれば、半導体基板の周囲に沿って、異なる電源または信号が供給されるよう設計された集積回路内の複数の回路に接続されるよう、１つの加速試験用電極パッドが、配置され、半導体基板の周囲に沿って、前記複数の回路に接続される１つのワイヤ接続用電極パッドが、前記１つの加速試験用電極パッドと近接するように配置されているので、加速試験用電極パッドとワイヤ接続用の電極パッドとの間のスペースを削減して、チップサイズを縮小することができる効果がある。【００２１】  また、前記複数の回路に対する加速試験の開始を指示するテスト開始信号を生成するテスト開始信号生成回路と、前記生成されたテスト開始信号を、遅延する遅延回路と、を有し、前記複数の回路のうちには、前記テスト開始信号生成回路からのテスト開始信号が入力される第１の回路と、前記遅延回路により遅延されたテスト開始信号が入力される第２の回路が、設けられ、前記第１の回路と、前記第２の回路は、加速試験時に動作する時間帯が異なるものとしたので、加速試験時に加速試験用電極パッドに流れる電流量をパッドの許容電流量を満たすようにして、電源配線の破壊などの半導体装置の破損を防ぎ、動作信頼性を向上させることができる効果がある。【００２２】  また、本発明によれば、半導体基板の周囲に沿って、半導体基板のコーナー部から離れた位置に、複数のワイヤ接続用電極パッドが互いに近接して配置され、半導体���板のコーナー付近の周囲に沿って、複数の加速試験用電極パッドが、互いに所定の間隔を隔てて配置されているので、組み立て上の制約とＷＬＢＩ上の制約を同時に満たしつつ、近接して配置された電極バッド同士の間隔の幅の分、半導体基板の一辺の長さを短くすることができ、チップサイズを縮小することができる効果がある。
【図面の簡単な説明】
【００２３】
【図１】図１は、本発明の実施の形態１に係る半導体装置のコーナー部のレイアウト模式図である。
【図２】図２は、本発明の実施の形態１に係る半導体装置のＩ／Ｏセルの例を示す模式図である。
【図３】図３は、本発明の実施の形態１に係る半導体装置のＩ／Ｏセルの他の例を示す模式図である。
【図４】図４は、本発明の実施の形態１に係る半導体装置の電源分離セルの模式図である。
【図５】図５は、本発明の実施の形態２に係る半導体装置のコーナー部のレイアウト模式図である。
【図６】図６は、本発明の実施の形態３に係る半導体装置を説明するための、半導体装置の辺縁部のレイアウト模式図である。
【図７】図７は、本発明の実施の形態４に係る半導体装置の辺縁部のレイアウト模式図である。
【図８】図８において、（ａ）は本発明の実施の形態５に係る半導体装置を説明するための、半導体装置の辺縁部のレイアウト模式図であり、（ｂ）は本発明の実施の形態５に係る半導体装置を説明するための、半導体装置の辺縁部のレイアウト模式図である。
【図９】図９において、（ａ）は本発明の実施の形態６に係る半導体装置の辺縁部のレイアウト摸式図であり、（ｂ）は本発明の実施の形態６に係る半導体装置の動作を説明するための図であり、（ｃ）は本発明の実施の形態６に係る半導体装置の動作を説明するための図である。
【図１０】図１０は、本発明の実施の形態７に係る半導体装置のコーナー部及び辺縁部のレイアウト模式図である。
【図１１】図１１は、従来の半導体装置のコーナー部のレイアウト模式図である。
【図１２】図１２は、従来の他の半導体装置の辺縁部のレイアウト模式図である。
【符号の説明】
【００２４】１０  半導体基板
１１  Ｉ／Ｏ領域
１２  コア領域
１３，１３ａ，１３ｂ，２１，３１，９１  電極パッド
１４，１４ａ，１４ｂ，２０，３０，９０  Ｉ／Ｏセル
１５，７７  セル間の間隔
１６，７６  電源分離セル
２２ａ，２２ｂ  バッファ
２３、３２，４１ａ、４１ｂ  配線
４０  ＥＳＤ保護回路
７０，７０ａ，７０ｂ  ＷＬＢＩ用Ｉ／Ｏセル
７１，７１ａ，７１ｂ  ＷＬＢＩ用パッド
１０１  第１の回路ブロック
１０２  第２の回路ブロック
２００  テスト開始信号生成回路
２１０  遅延回路
２２０  テスト開始信号
【発明を実施するための最良の形態】
【００２５】  実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置のコーナー部のレイアウト模式図である。
図１において、半導体基板１０上のＩ／Ｏ領域１１には、電極パッド１３を有する複数のＩ／Ｏセル１４、及び電源分離セル１６等が配置されており、コア領域１２には、Ｉ／Ｏ領域１１に配置されるＩ／Ｏセル１４および電源分離セル１６以外の集積回路の構成要素が配置されている。【００２６】  Ｉ／Ｏ領域１１は、半導体基板１０の周囲に沿った、主に入出力に関連する集積回路の回路要素が配置される領域であり、複数の電極パッド１３と、複数の電源分離セル１６とが配置されている。また、その半導体基板１０のコーナー部分には、コーナーセル１７が配置されている。【００２７】  電極パッド１３は、外部とワイヤボンディングによる接続を行うためのパッドであり、半導体基板１０の周囲に沿って配置されている。半導体基板１０のコーナー付近においては、電極パッド１３同士は、間隔１５を隔てて配置されており、この間隔１５は、ワイヤボンディング後の樹脂封止時に、該電極パッド１３にワイヤボンディングされたワイヤ同士がタッチ、即ち相互に接触してしまうのを防ぐことができるような値、即ち、組み立て上の制約を満たす値以上に設定されている。【００２８】  複数の電源分離セル１６は、それぞれ、電極パッド１３同士の間隔の間に配置されており、該電極パッド１３を有するＩ／Ｏセル１４と接するように配置されている。電極パッド１３の幅、即ち半導体基板１０の辺に沿った方向の長さは、Ｉ／Ｏセル１４の幅の、およそ９割ぐらいの幅に設定されている。この幅は設計等の必要に応じて設定される。【００２９】  コア領域１２は、Ｉ／Ｏ領域１１に配置されるＩ／Ｏセル１４および電源分離セル１６以外の集積回路の構成要素が配置される領域で、半導体基板１０の中央部に設けられている。【００３０】  なお、コア領域１２の詳細な構成、Ｉ／Ｏセル１４および電源分離セル１６以外の集積回路の構成要素の詳細な構成、これらとＩ／Ｏセル１４や電源分離セル１６との接続関係、これら同士の接続等、についての説明は、ここでは省略する。【００３１】  図２は、本発明の実施の形態１による半導体装置の、ワイヤボンディングされる電極パッドを含むＩ／Ｏセルの構成の一例を示す図である。
図２に示すように、Ｉ／Ｏセル２０は、ワイヤボンディングされる電極パッド２１と、電極パッド２１と接続された入出力配線２３と、入出力配線２に挿入されたバッファ２２ａ、及びバッファ２２ｂとを備えている。バッファ２２ａは、電極パッド２１に対して出力される信号に対しノイズ除去やレベルシフトを行い、バッファ２２ｂは、電極パッド２１から入力される信号に対しノイズ除去やレベルシフトを行う。このＩ／Ｏセル２０は、デジタル信号の入出力に用いられるものである。例えば、図１において示した半導体装置において、Ｉ／Ｏセル１４としてこのＩ／Ｏセル２０を用いた場合、電極パッド２１が電極パッド１３に相当するものとなる。【００３２】  図３は、本発明の実施の形態１に係る半導体装置の、ワイヤボンディングされる電極パッドを含むＩ／Ｏセルの構成の他の例を示す図である。
図３に示すように、Ｉ／Ｏセル３０はワイヤボンディングされる電極パッド３１と、電極パッド３１と接続された配線３２とを備えている。このＩ／Ｏセル３０は、電源の入出力に用いられるものである。例えば、図１において示した半導体装置において、Ｉ／Ｏセル１４としてこのＩ／Ｏセル３０を用いた場合、電極パッド３１が電極パッド１３に相当するものとなる。【００３３】  図４は、本発明の実施の形態１に係る半導体装置の電源分離セルの構成を示す図である。
図４に示すように、電源分離セル１６は、ＥＳＤ（静電気放電）保護トランジスタを有しているＥＳＤ保護回路４０と、このＥＳＤ保護回路４０に対する入力配線４１ａ、及び出力配線４１ｂを有している。ＥＳＤ保護回路４０は、集積回路の電源、グラウンド間に配置される、静電破壊保護のためのトランジスタを備えており、半導体装置の外部との信号、電位のやり取りは発生しない。そのため、電源分離セル１６は、Ｉ／Ｏパッドを必要とせずワイヤボンディングも不要である。【００３４】  通常、デジタル回路やアナログ回路などを集積した、複数の電源、グラウンド系統を持つ半導体装置の場合、これらの電源、グラウンド間にＥＳＤ保護トランジスタを持つ図４に示すような電源分離セル１６を設けることが多い。このような場合、この電源分離セル１６等のように、ワイヤボンディングが不要な回路は、Ｉ／Ｏ領域１１に配置されることが多い。【００３５】  本実施の形態１では、元々、未使用の領域となっていた、半導体基板１０のコーナー近傍のＩ／Ｏセル１４間に挟まれた領域を、有効利用して、半導体基板１０のコーナー近傍以外のＩ／Ｏ領域１１上の領域に配置されていた電源分離セル１６を、半導体基板１０のコーナー近傍のＩ／Ｏセル１４同士の間に配置するようにしている。これにより、半導体基板１０のコーナー近傍以外のＩ／Ｏ領域１１上の領域に配置する電源分離セル１６の数を削減することができ、Ｉ／Ｏ領域１１における集積回路の構成要素の集積度を高めることができる。また、Ｉ／Ｏセル１４同士の間に配置されるようにした電源分離セル１６の幅の分、半導体基板１０の１辺の長さを減らすことが可能となる。【００３６】  なお、電源分離セル１６は、外部との接続のためのワイヤボンディングが不要であることから、これをワイヤボンディングが必要な電極パッド１３に近接して配置しても、電源分離セル１６と電極パッド１３との間で、樹脂封止時にワイヤの接触が発生してしまうという問題点は生じない。【００３７】  以上のように、本実施の形態１によれば、互いに間隔１５を隔てて半導体基板１０のコーナー付近の周囲に沿って、複数のワイヤ接続用の電極パッド１３が、互いに間隔１５を隔てて配置され、該複数のワイヤ接続用の電極パッド１３の各々間にワイヤボンディングされない電源分離セル１６を配置したので、電極パッド１３のワイヤ接続の際にワイヤ同士の接触を防ぎつつ、半導体基板１０周囲のＩ／Ｏ領域の集積度を高め、半導体基板１０の一辺の長さを短くでき、チップサイズを縮小できる効果が得られる。【００３８】  なお、本実施の形態１においては、ワイヤ接続用の電極パッドを備えたセルの例として、図２または図３に示したＩ／Ｏセル２０、またはＩ／Ｏセル３０を用いたものを説明したが、本発明においては、外部とワイヤ接続が必要な電極パッドを備えたセルであれば、どのような構成のセルを配置しても良く、前記実施の形態１と同様の効果を奏する。【００３９】  また、本実施の形態１においては、電源分離セルとして、図４に示した電源分離セル１６を用いたものを説明したが、本発明においては、ワイヤ接続用の電極パッドを備えていないセルであれば、どのような構成の電源分離セルを配置しても良く、前記実施の形態１と同様の効果を奏する。【００４０】  また、本実施の形態１においては、電極パッド１３間に電源分離セル１６を配置したものを説明したが、本発明においては、ワイヤ接続用の電極パッドを備えていないセルであれば、半導体装置のセルのうちどのようなものを配置しても良く、前記実施の形態１と同様の効果を奏する。【００４１】  例えば、前記実施の形態１において、電源分離セルの代わりに、外部とのワイヤ接続を行わない電極パッドを有するセルを配置するようにしても良く、前記実施の形態１と同様の効果を得ることができる。【００４２】  実施の形態２．
図５は、本発明の実施の形態２に係る半導体装置のコーナー部のレイアウト模式図である。図において、図１と同一符号は同一または相当する部分を示している。【００４３】  本実施の形態２に係る半導体装置は、前記実施の形態１に係る半導体装置の、コーナー部における電極パッド１３を含むＩ／Ｏセル１４の一つを、互いに接するように並べて配置された選択的に使用されるＩ／Ｏセル１４ａ，及びＩ／Ｏセル１４ｂに置き換えたものである。【００４４】  このＩ／Ｏセル１４ａ内の電極パッド１３ａ，及びＩ／Ｏセル１４ｂ内の電極パッド１３ｂは、外部とワイヤ接続される際には、同時にはワイヤと接続されず、いずれか一方のみが選択的にワイヤ接続される。【００４５】  例えば、性能の評価用の半導体装置において、互いに異なる電流供給能力を有する２つのＩ／Ｏセル１４ａ，及びＩ／Ｏセル１４ｂを設け、これらに対して選択的にワイヤ接続して半導体装置を構成することにより、いずれのＩ／Ｏセルの使用が適切であるか等の評価を行うことができる。このとき、選択的に使用されるＩ／Ｏセル１４ａ，及びＩ／Ｏセル１４ｂは、同時にワイヤ接続されることがなく、この両者間には、ワイヤ接続後のワイヤタッチ等の問題が生じないことから、２つのセルを互いに接するように配置することができる。即ち、選択的に使用される電極パッド同士を隣接して配置させることができる。これにより、Ｉ／Ｏセル１４ａ，及びＩ／Ｏセル１４ｂ間に間隔を設ける必要がなくなる。【００４６】  このように、本実施の形態２によれば、選択的にワイヤ接続されて使用される電極パッド同士を、隣接して配置するようにしたことにより、半導体装置の組み立て方を選択することができ、また、これらの電極パッド間の間隔を狭くすることができ、半導体装置のチップサイズを縮小することができる効果がある。【００４７】  実施の形態３．
図６は、本発明の実施の形態３に係る半導体装置の辺縁部のレイアウト模式図である。図において、図１と同一符号は同一または相当する部分を示しており、半導体基板５０の辺縁部のＩ／Ｏ領域１１に、ＷＬＢＩ用の電極パッド７１を備えた２つのＷＬＢＩ用Ｉ／Ｏセル７０が間隔７７を隔てて配列されており、このＷＬＢＩ用Ｉ／Ｏセル７０に挟まれた領域上には、前記実施の形態１におけると同様の電源分離セル７６が配置されている。【００４８】  ＷＬＢＩ時には、加速試験用の信号を印加するための信号印加用プローブカードを用いる必要があり、そのプローブカードの構造上の制約を考慮してＷＬＢＩ用パッド７１のレイアウト上の制約を満たす必要がある。即ち、２つのＷＬＢＩ用パッド７１は、所定の間隔を空けて配置する必要があり、間隔７７は、このようなＷＬＢＩ用パッド７１の制約を満たす値以上に設定されている。【００４９】  本実施の形態３では、元々、未使用の領域となっていたＷＬＢＩ用Ｉ／Ｏセル７０間に挟まれた領域を有効利用して、電源分離セル７６を、ＷＬＢＩ用Ｉ／Ｏセル７０同士の間に配置することで、Ｉ／Ｏ領域１１上の、ＷＬＢＩ用Ｉ／Ｏセル７０同士の間以外の領域に配置する電源分離セル１６の数を削減することができ、Ｉ／Ｏ領域１１における集積回路の構成要素の集積度を高め、ＷＬＢＩ用Ｉ／Ｏセル７０同士の間に配置した電源分離セル７６の幅の分、半導体基板１０の１辺の長さを短くすることが可能となる。【００５０】  以上のように、本実施の形態３によれば、半導体基板１０の周囲に沿って、複数のワイヤ接続用電極パッド７１を間隔７７を隔てて配置し、該電極パッド７１間に、ワイヤ接続されない電源分離セル７６を配置したので、半導体基板１０周囲のＩ／Ｏ領域の集積度を高め、半導体基板１０の一辺の長さを短くでき、チップサイズを縮小できる効果が得られる。【００５１】  なお、本実施の形態３においては、２つのＷＬＢＩ用パッド７１を備えたものを説明したが、本発明においては、３以上の複数のＷＬＢＩ用パッドを配列するとともに、それぞれの間に、電源分離セルを配置してもよく、前記実施の形態３と同様の効果を奏する。【００５２】  実施の形態４．
図７は、本発明の実施の形態４に係る半導体装置の辺縁部のレイアウト模式図であり、図において、図６と同一符号は同一または相当する部分を示している。この半導体装置は、前記実施の形態３に示した半導体装置において、２つのＷＬＢＩ用パッド７１間に配置するセルを、ワイヤボンディングされる電極パッド９１を備えたＩ／Ｏセル９０としたものである。また、本実施の形態４のＷＬＢＩ用パッド７１は、加速試験時には電極に接触するものであり、組み立て時には電極に接触せずワイヤボンディングされないものとしておる。【００５３】  電極パッド９１は、ウエハ状態ではワイヤボンディングされないため、ＷＬＢＩ用パッド７１に近接して配置した場合においても、ＷＬＢＩの障害にはならず、また、ＷＬＢＩ用パッド７１には、ワイヤボンディングが行われないため、電極パッド９１にボンディングされるワイヤに対するワイヤタッチ等の問題も生じない。このため、本来ならば、ＷＬＢＩ用Ｉ／Ｏセル７０間以外のＩ／Ｏ領域１１上の領域に配置する、ワイヤボンディングが必要な電極パッド９１を、ＷＬＢＩ用Ｉ／Ｏセル７０間に配置することにより、上記Ｉ／Ｏ領域１１における集積回路構成要素の集積度を高めることができ、前記実施の形態３と同様の効果を奏する。【００５４】  なお、前記実施の形態３および実施の形態４においては、ＷＬＢＩ用パッド間に挿入するセルを、電源分離セルやワイヤボンディングされる電極パッドを備えたＩ／Ｏセルとしたが、本発明においては、ＷＬＢＩ用パッド間に挿入するセルは、集積回路構成要素を含むセルであれば他のセルであっても良く、前記実施の形態３及び４と同様の効果を奏する。【００５５】  実施の形態５．
図８（ａ）及び（ｂ）は本発明の実施の形態５に係る半導体装置を説明するための、半導体装置の辺縁部のレイアウト模式図である。図において、図７と同一符号は同一または相当する部分を示している。【００５６】  図８（ａ）において、ＷＬＢＩ用パッド７１ａ，７１ｂは異なる電源と接続されるパッドで、ＷＬＢＩ用パッド７１ａはコア領域１２の第１の回路ブロック１０１と接続され、ＷＬＢＩ用パッド７１ｂはコア領域１２の第２の回路ブロック１０２と接続されている。【００５７】  図８（ｂ）においては、ＷＬＢＩ用パッド７１が、コア領域１２の第１の回路ブロック１０１、及び第２の回路ブロック１０２と接続されているとともに、ワイヤボンディングされる電極パッド９１が、コア領域１２の第１の回路ブロック１０１、及び第２の回路ブロック１０２と接続されている。【００５８】  本発明の実施の形態５は、多電源系統を持つ半導体装置のＷＬＢＩ用パッドの配置に関するものである。たとえば、アナログ電源、及びグラウンドと、デジタル電源、及びグラウンドを、別電源として一つの半導体集積回路において使用している場合などでは、異なる電源が同一電圧を印加するとしても、図８（ａ）に示すように、半導体集積回路内でそれらの電源は分離されていることが多い。【００５９】  ここで、ＷＬＢＩ時、及び実使用時に、異なる電源から同一電圧を印加すべき２つのＷＬＢＩ用パッド７１ａ，７１ｂを隣り合わせて配置している場合、コア領域内部で第１の回路ブロック１０１、及び第２の回路ブロック１０２の電源として同一電源を用いることが可能かどうかを検討する。そして、ノイズの影響や許容電流量の問題が発生しないなどの検討結果が得られ、コア領域１２内部で同一電源とすることができると判断された場合、ＷＬＢＩ用パッド７１ａに、第１の回路ブロック１０１、及び第２の回路ブロック１０２を接続する。そして、ＷＬＢＩ用パッド７１ｂを、ＷＬＢＩ用パッドよりも小さい電極パッド９１を有するＩ／Ｏセル９０に置き換え、電極パッド９１を、第１の回路ブロック１０１、及び第２の回路ブロック１０２に接続する。また、ＷＬＢＩ用パッド７１ａと電極パッド９１との間隔を削除し、ＷＬＢＩ用パッド７１ａと、電極パッド９１とが、近接して配置されるようにする。【００６０】  以上のように、ＷＬＢＩ用パッド７１ｂをこれより小さいワイヤ接続用の電極パッド９１に置き換えることにより、ＷＬＢＩ用パッド７１ｂとワイヤ接続用の電極パッド９１の大きさの差分の幅だけ、半導体基板の一辺の長さを小さくすることができる。また、ＷＬＢＩ用パッドと、ワイヤ接続用電極パッドの間は、ＷＬＢＩ上の制約がなくスペースを開ける必要がないため、図８（ａ）で示されるように、ＷＬＢＩ用パッド同士を隣り合わせて配置している場合には、ＷＬＢＩ上の制約により必要であった間隔７７を削除することができる。【００６１】  このように、本実施の形態５によれば、異なる電源または信号が供給されるよう設計された第１、第２の回路ブロック１０１，１０２に接続されるよう、ＷＬＢＩ用パッド７１ａを配置し、ワイヤボンディングされる電極パッド９１を、該ＷＬＢＩ用パッド７１ａと近接するように配置したので、第１、第２の回路ブロック１０１，１０２に電源または信号を供給するためのＷＬＢＩ用パッド７１ｂを削減して、半導体基板１０の一辺の長さを短くでき、チップサイズを縮小できるとともに、ＷＬＢＩ用パッド７１ａと電極パッド９１との間のスペースを削減して、半導体基板１０の一辺の長さを短くでき、チップサイズを縮小できる効果が得られる。【００６２】  なお、本実施の形態５においては、２つの回路ブロックを、１つのＷＬＢＩ用パッド、及び１つの電極パッドに接続するものを説明したが、本発明においては、３つ以上の複数の回路ブロックを、１つのＷＬＢＩ用パッド、及び１つの電極パッドに接続するものであってもよく、前記実施の形態５と同様の効果を奏する。【００６３】  実施の形態６．
図９（ａ）は、本発明の実施の形態６に係る半導体装置の構成を示す図である。図において、図８（ｂ）と同一符号は同一または相当する部分を示している。【００６４】  図９（ａ）に示すように、コア領域１０において、第１の回路ブロック１０１はテスト開始信号生成回路２００が接続され、第２の回路ブロック１０２は遅延回路２１０を介してテスト開始信号生成回路２２０が接続されている。【００６５】  第１の回路ブロック１０１は、テスト開始信号生成回路２００からのテスト開始信号２２０が入力される。また、第２の回路ブロック１０２は、遅延回路２１０により遅延されたテスト開始信号２２０が入力される。【００６６】  図９（ｂ）、及び（ｃ）は、図９（ａ）に示した半導体装置の回路ブロックの、ＷＬＢＩ時における動作状況を説明するためのものであり、横軸は時間、縦軸は消費電流、実線３００は第１の回路ブロック１０１の時間と消費電流の関係を示し、破線３１０は、第２の回路ブロック１０２の時間と消費電力の関係を示す。【００６７】  上記実施の形態５における半導体装置のように、元々異なる電源が供給される２つのＷＬＢＩ用パッドが、異なる２つの回路ブロックに、それぞれ接続される半導体装置において、図９（ａ）に示すようにＷＬＢＩ用パッド７１ａに共通化して、この共通化したＷＬＢＩパッド７１ａから、異なる２つの第１の回路ブロック１０１、及び第２の回路ブロック１０２に電流を供給して、２つの回路ブロックを同時に駆動しようとする場合、電源共通化したことによって、ＷＬＢＩ時に、単一のＷＬＢＩパッド７１ａの許容電流量を超過し、メタル溶解などの危険性がある。例えば、図９（ｂ）に示すように、第１の回路ブロック１０１、及び第２の回路ブロック１０２は同じ時間帯で動作して電流が消費されるため、第１の回路ブロック１０１、及び第２の回路ブロック１０２が動作する時間帯における消費電流は、第１の回路ブロック１０１、及び第２の回路ブロック１０２の消費電流を加算したものとなる。【００６８】  このため、本実施の形態６においては、実施の形態５の半導体装置の、ＷＬＢＩ時に別ブロックであった第１の回路ブロック１０１、及び第２の回路ブロック１０２を、ＷＬＢＩ用パッド７１ａから入力される電源、あるいは信号に対して、時間的に分割動作させるようにした、すなわち、第１の回路ブロック１０１、及び第２の回路ブロック１０２の動作する時間帯を、異なるものとした。【００６９】  ここで、第１の回路ブロック１０１、及び第２の回路ブロック１０２は、テスト開始信号発生回路２００からのテスト開始信号２２０に基づいて動作する。このとき、第１の回路ブロック１０１は、テスト開始信号発生回路２００からテスト開始信号２２０が直接入力されるのに対し、第２の回路ブロック１０２は、遅延回路２１０で遅延されたテスト開始信号２２０が入力されるので、第２の回路ブロック１０２は、第１の回路ブロック１０１より遅れて動作する。このようにして、第１の回路ブロック１０１、及び第２の回路ブロック１０２のＷＬＢＩ時の動作する時間帯を、異なるように制御できる。【００７０】  図９（ｃ）に示すように、第１の回路ブロック１０１、及び第２の回路ブロック１０２を時間的に分���動作させることで、同時に動作する時間を減らして、許容電流量を満たすようでき、信頼性を向上させることができる。【００７１】  このように、本実施の形態６によれば、前記実施の形態５における半導体装置において、第１、第２の回路ブロック１０１、１０２の加速試験の開始を指示するテスト開始信号を生成するテスト開始信号生成回路２００と、前記テスト開始信号を遅延する遅延回路２１０を備え、第１の回路ブロック１０１には、前記テスト開始信号生成回路２００からのテスト開始信号２２０を入力し、第２の回路ブロック１０２には、前記遅延回路２１０により遅延されたテスト開始信号２２０を入力するようにし、１つのＷＬＢＩ用パッド７１ａに接続された第１の回路ブロック１０１、及び第２の回路ブロック１０２の動作する時間帯を異なるものとしたので、ＷＬＢＩ時のＷＬＢＩパッド７１ａに流れる電流量を、パッドの許容電流量を満たすようにして、電源配線の断線などの破壊などの半導体装置の破損を防ぎ、動作信頼性を向上させることができる効果が得られる。【００７２】  なお、本実施の形態６においては、１つのＷＬＢＩ用パッドに接続された２つの回路ブロックの動作する時間帯を、異なるようにしたものを説明したが、本発明においては、１つのＷＬＢＩ用パッドに接続された３つ以上の複数の回路ブロックの動作時間帯を、異なるものとしてもよく、前記実施の形態５と同様の効果を奏する。【００７３】  実施の形態７．
図１０は、本発明の実施の形態７に係る半導体装置を説明するための、半導体装置のコーナー部、及び辺縁部のレイアウト模式図である。図において、図１及び図６と同一符号は同一または相当する部分を示している。【００７４】  本実施の形態７に係る半導体装置は、複数のＷＬＢＩ用パッド７１と、複数のワイヤボンディングされる電極パッド１３を、Ｉ／Ｏ領域１１に備えるとともに、ＷＬＢＩ用パッド７１を、電極パッド１３よりもコーナー部に近い位置に配置したものである。【００７５】  ワイヤボンディングが必要な電極パッド１３同士は、前述したように、ワイヤボンディング上の制約から、コーナー部付近で隣接して配置する場合は、隣り合う電極パッド１３同士の間隔を隔てて配置する必要があるが、コーナー部付近以外の領域に配置する場合は、隣り合う電極パッド１３同士の間隔を隔てて配置しなくてもよい。従って、ワイヤボンディングが必要な電極パッド１３同士は、コーナー部以外の領域に配置するほうが、チップのサイズを小さくする観点からは有利である。【００７６】  一方、ＷＬＢＩ用パッド７１同士は、コーナー部付近であっても、その他の領域であっても、間隔を空けて配置しなければならないが、この間隔は、プローブカード等の制約によって決定されるものであり、コーナー部付近であっても、その他の領域であっても大きな違いはない。【００７７】  そのため、配置する場所による間隔の違いがない複数のＷＬＢＩ用パッド７１を、コーナー部に近い領域に配置し、コーナー部付近では間隔が広くなってしまう複数の電極パッド１３を、コーナー部から離して配置することで、隣り合う電極パッド１３同士の間隔を空ける必要がなくなり、コーナー部付近に配置する場合には必要であった、隣り合う電極パッド同士の間隔の分、半導体基板１０の一辺の長さを短くすることができる。【００７８】  このように本実施の形態７によれば、複数のＷＬＢＩ用パッド７１と、複数のワイヤボンディングされる電極パッド１３とを、Ｉ／Ｏ領域１１に備えるとともに、ＷＬＢＩ用パッド７１をコーナー部に近い位置に配置し、電極パッド１３をコーナー部から離れた位置に配置することにより、半導体基板１０の一辺の長さを短くでき、チップサイズを縮小できる効果が得られる。
【産業上の利用可能性】
【００７９】  本発明は、集積回路を有する半導体装置として有用であり、特に、微細プロセスを用いて作製される集積度の高い集積回路を有する半導体装置として有用である。
【図１】
2006011292.tif 000002
【図２】
2006011292.tif 000003
【図３】
2006011292.tif 000004
【図４】
2006011292.tif 000005
【図５】
2006011292.tif 000006
【図６】
2006011292.tif 000007
【図７】
2006011292.tif 000008
【図８】
2006011292.tif 000009
【図９】
2006011292.tif 000010
【図１０】
2006011292.tif 000011
【図１１】
2006011292.tif 000012
【図１２】
2006011292.tif 000013
【手続補正書】
【提出日】平成19年1月26日(2007.1.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に集積回路を有する半導体装置であって、
半導体基板のコーナー付近の周囲に沿って、複数のワイヤ接続用電極パッドが、互いに所定の間隔を隔てて配置され、
該複数のワイヤ接続用電極パッドの各々間には、ワイヤ接続されない集積回路構成要素が、配置されている、
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記複数のワイヤ接続用電極パッドの１つに近接して、該ワイヤ接続用電極パッドと選択的にワイヤ接続される電極パッドが、配置されている、
ことを特徴とする半導体装置。
【請求項３】
半導体基板上に集積回路を有する半導体装置であって、
半導体基板の周囲に沿って、複数の加速試験用電極パッドが、互いに所定の間隔を隔てて配置され、
前記複数の加速試験用電極パッドの各々間には、集積回路構成要素が、配置されている、
ことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記複数の加速試験用電極パッドの各々間に配置された集積回路構成要素は、ワイヤ接続用電極パッドである、
ことを特徴とする半導体装置。
【請求項５】
半導体基板上に集積回路を有する半導体装置であって、
半導体基板の周囲に沿って、異なる電源または信号が供給されるよう設計された集積回路内の複数の回路に接続されるよう、１つの加速試験用電極パッドが、配置され、
半導体基板の周囲に沿って、前記複数の回路に接続される１つのワイヤ接続用電極パッドが、前記１つの加速試験用電極パッドと近接するように配置されている、
ことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記複数の回路に対する加速試験の開始を指示するテスト開始信号を生成するテスト開始信号生成回路と、
前記生成されたテスト開始信号を、遅延する遅延回路と、を有し、
前記複数の回路のうちには、前記テスト開始信号生成回路からのテスト開始信号が入力される第１の回路と、前記遅延回路により遅延されたテスト開始信号が入力される第２の回路が、設けられ、
前記第１の回路と、前記第２の回路は、加速試験時に動作する時間帯が異なる、
ことを特徴とする半導体装置。
【請求項７】
半導体基板上に集積回路を有する半導体装置であって、
半導体基板の周囲に沿って、半導体基板のコーナー部から離れた位置に、複数のワイヤ接続用電極パッドが互いに近接して配置され、
半導体基板のコーナー付近の周囲に沿って、複数の加速試験用電極パッドが、互いに所定の間隔を隔てて配置されている、
ことを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路を有する半導体装置に関し、特に、半導体装置の集積回路の電極パッドのレイアウトに関するものである。
【背景技術】
【０００２】
従来の半導体装置においては、半導体プロセスの微細化に伴い、Ｉ／Ｏ（Ｉｎ／Ｏｕｔ）領域以外の領域であるコア領域を縮小することは可能である。しかしながら、該半導体装置のチップサイズは、縮小したコア領域に合わせて縮小することができない。その理由としては、
（１）Ｉ／Ｏ領域に配置される集積回路の電極パッドは、コア領域の回路ほど縮小しないため、Ｉ／Ｏ領域に並べた電極パッドによって、チップサイズが決定してしまう、
（２）集積回路のレイアウトは、セルを用いて行われるが、ワイヤボンディング後の樹脂封止時に、ワイヤがセルに接触してしまうのを防ぐため、半導体装置のチップのコーナー付近の電極パッド同士の間隔は、電極パッドを含むセルを隙間なく配置した場合よりも隙間を大きめにとる必要がある、といった組み立て上の制約がある、
（３）ウエハ状態での加速試験（以後、ウエハレベルバーンイン：ＷＬＢＩ、と称す）を行って半導体装置の初期不良を排除する場合、ＷＬＢＩ用の信号や電流を半導体装置に供給するプローブ針等によるセルへのコンタクトを確実に行うために、半導体装置を通常動作させるためのワイヤ接続用の電極パッドよりも大きいＷＬＢＩ用パッドを、各半導体装置上に配置する必要がある、また、このような複数のＷＬＢＩ用パッドを、半導体装置上に隣接配置する場合には、ＷＬＢＩ用パッド同士の間隔を大きく確保する必要がある、即ち、いわゆるＷＬＢＩ上の制約がある、といった要因が挙げられる。
【０００３】
図１１は、従来の半導体装置のコーナー部のレイアウト模式図である。
図１１に示されるように、従来の半導体装置は、そのコーナー部においては、半導体基板５０上に、Ｉ／Ｏ領域５１、及びコア領域５２が設けられている。
Ｉ／Ｏ領域５１には、集積回路のうちのＩ／Ｏ用の電極パッド５３を有する複数のセル５４等が配置されており、コア領域５２には、集積回路、その他の回路が配置されている。Ｉ／Ｏ領域５１は、半導体基板５０の周囲に沿って設けられており、半導体基板５０のコーナー部には、コーナーセル５７が配置されている。コア領域５２は、半導体基板５０の中央部に設けられている。電極パッド５３は、外部とワイヤボンディングを行うためのパッドであり、電極パッド５３同士は、間隔５５を隔てて配置されており、この間隔５５は、上述した組み立て上の制約を満たす値に設定されている。
【０００４】
例えば、図１１に示すように、半導体装置の設計において組み立て上の制約を守るためには、隣り合わせた電極パッド、例えば、５３ａと、５３ｂとの間には、間隔５５ａを設ける必要がある。これにより、電極パッドに接続したワイヤの、樹脂封止時におけるワイヤ同士の接触を防ぎ、歩留まり低下を防ぐことができる。しかしながら、この組み立て上の制約によって決定される電極パッド５３同士の間隔５５により、チップサイズが決定してしまい、微細プロセスを用いたとしてもチップサイズの縮小化は困難となってしまう。
【０００５】
図１２は、従来の他の半導体装置の辺縁部のレイアウト模式図である。
図１２において、図１１と同一符号は同一または相当する部分を示しており、半導体基板５０の辺縁部のＩ／Ｏ領域５１に、ＷＬＢＩ用の電極パッド８１を備えた２つのＷＬＢＩ用Ｉ／Ｏセル８０が、間隔８８を隔てて配列されている。この間隔８８は、上述したＷＬＢＩ制約を満たす値に設定されている。
【０００６】
ＷＬＢＩとは、半導体チップの組み立て工程、即ちワイヤボンディングや、樹脂封止などの工程の前に、初期不良品を除外するために行う加速試験である。この加速試験を行うことにより、組み立てコストを削減する効果が得られる。通常、ＷＬＢＩは、ウエハ上に形成された複数の半導体装置をウエハ状態のまま高温に保持して、加湿し、さらに半導体装置の各チップに対して、電源電圧やクロック信号などの信号を印加した状態で保持して劣化させる。そのため、ＷＬＢＩ時に、前記のような信号を印加するための信号印加用プローブカードを作成する必要があり、そのプローブカードを不良なく作成し、ウエハ上の各チップとのコンタクトを正しく取るようにすることができるための、ＷＬＢＩ用電極パッドのレイアウト上の制約も存在する。具体的には図１２に示すように、ＷＬＢＩ用パッド８１は、ワイヤボンディングされる標準サイズの電極パッドよりも大きいサイズを有するもの、通常はワイヤボンディング用の電極パッドよりも３割程度幅の広い、電極パッドが用いられる。さらに複数のＷＬＢＩ用パッド８１が配列される場合、そのパッド同士の間に、間隔８８を確保してやる必要がある。
【特許文献１】特開平３−９９４４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
以上のように、従来の半導体装置においては、チップサイズ縮小のために微細プロセスを採用したとしても、組み立て上の制約や、ＷＬＢＩ上の制約といった、半導体装置の集積回路の本来の動作に必要な電極パッド、あるいはＷＬＢＩに必要な電極パッドのレイアウト上の制約により、チップサイズが決定してしまうこととなった。その結果、チップサイズを縮小させることが難しく、微細プロセス採用のメリットが薄れてしまうという問題点があった。
【０００８】
本発明は前記のような課題を解消するためになされたものであり、電極パッドの配置を考慮することにより、チップサイズを縮小することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、半導体基板上に集積回路を有する半導体装置であって、半導体基板のコーナー付近の周囲に沿って、複数のワイヤ接続用電極パッドが、互いに所定の間隔を隔てて配置され、該複数のワイヤ接続用電極パッドの各々間には、ワイヤ接続されない集積回路構成要素が、配置されているものである。
【００１０】
また、前記半導体装置において、前記複数のワイヤ接続用電極パッドの１つに近接して、該ワイヤ接続用電極パッドと選択的にワイヤ接続される電極パッドが、配置されているものである。
【００１１】
また、本発明に係る半導体装置は、半導体基板上に集積回路を有する半導体装置であって、半導体基板の周囲に沿って、複数の加速試験用電極パッドが、互いに所定の間隔を隔てて配置され、前記複数の加速試験用電極パッドの各々間には、集積回路構成要素が、配置されているものである。
【００１２】
また、前記半導体装置において、前記複数の加速試験用電極パッドの各々間に配置された集積回路構成要素は、ワイヤ接続用電極パッドであるものである。
【００１３】
また、本発明に係る半導体装置は、半導体基板上に集積回路を有する半導体装置であって、半導体基板の周囲に沿って、異なる電源または信号が供給されるよう設計された集積回路内の複数の回路に接続されるよう、１つの加速試験用電極パッドが、配置され、半導体基板の周囲に沿って、前記複数の回路に接続される１つのワイヤ接続用電極パッドが、前記１つの加速試験用電極パッドと近接するように配置されているものである。
【００１４】
また、前記半導体装置において、前記複数の回路に対する加速試験の開始を指示するテスト開始信号を生成するテスト開始信号生成回路と、前記生成されたテスト開始信号を、遅延する遅延回路と、を有し、前記複数の回路のうちには、前記テスト開始信号生成回路からのテスト開始信号が入力される第１の回路と、前記遅延回路により遅延されたテスト開始信号が入力される第２の回路が、設けられ、前記第１の回路と、前記第２の回路は、加速試験時に動作する時間帯が異なるものである。
【００１５】
また、本発明に係る半導体装置は、半導体基板上に集積回路を有する半導体装置であって、半導体基板の周囲に沿って、半導体基板のコーナー部から離れた位置に、複数のワイヤ接続用電極パッドが互いに近接して配置され、半導体基板のコーナー付近の周囲に沿って、複数の加速試験用電極パッドが、互いに所定の間隔を隔てて配置されているものである。
【発明の効果】
【００１６】
本発明によれば、半導体基板のコーナー付近の周囲に沿って、複数のワイヤ接続用電極パッドが、互いに所定の間隔を隔てて配置され、該複数のワイヤ接続用電極パッドの各々間には、ワイヤ接続されない集積回路構成要素が、配置されているので、隣り合う電極パッド同士の間隔を維持したままで電極パッドのワイヤ接続に不都合を生じさせることなく、ワイヤ接続されない集積回路構成要素の幅の分、半導体基板の一辺の長さを短くして、チップサイズを縮小することができる効果がある。
【００１７】
また、前記複数のワイヤ接続用電極パッドの１つに近接して、該ワイヤ接続用電極パッドと選択的にワイヤ接続される電極パッドが、配置されているので、半導体装置の組み立て方を選択することができ、また、近接して配置された電極バッド同士の間隔の幅の分、半導体基板の一辺の長さを短くし、半導体装置のチップサイズを縮小することができる効果がある。
【００１８】
また、半導体基板の周囲に沿って、複数の加速試験用電極パッドが、互いに所定の間隔を隔てて配置され、前記複数の加速試験用電極パッドの各々間には、集積回路構成要素が、配置されているので、隣り合う加速試験用電極パッド同士の間隔を維持したままで、集積回路の構成要素の幅の分、半導体基板の一辺の長さを短くして、チップサイズを縮小することができる効果がある。
【００１９】
また、前記複数の加速試験用電極パッドの各々間に配置された集積回路構成要素は、ワイヤ接続用電極パッドであるので、隣り合う加速試験用電極パッド同士の間隔を維持しつつ、電極パッドのワイヤ接続に不都合を生じさせることなく、ワイヤ接続用の電極パッドの幅の分、半導体基板の一辺の長さを短くして、チップサイズを縮小することができる効果がある。
【００２０】
また、本発明によれば、半導体基板の周囲に沿って、異なる電源または信号が供給されるよう設計された集積回路内の複数の回路に接続されるよう、１つの加速試験用電極パッドが、配置され、半導体基板の周囲に沿って、前記複数の回路に接続される１つのワイヤ接続用電極パッドが、前記１つの加速試験用電極パッドと近接するように配置されているので、加速試験用電極パッドとワイヤ接続用の電極パッドとの間のスペースを削減して、チップサイズを縮小することができる効果がある。
【００２１】
また、前記複数の回路に対する加速試験の開始を指示するテスト開始信号を生成するテスト開始信号生成回路と、前記生成されたテスト開始信号を、遅延する遅延回路と、を有し、前記複数の回路のうちには、前記テスト開始信号生成回路からのテスト開始信号が入力される第１の回路と、前記遅延回路により遅延されたテスト開始信号が入力される第２の回路が、設けられ、前記第１の回路と、前記第２の回路は、加速試験時に動作する時間帯が異なるものとしたので、加速試験時に加速試験用電極パッドに流れる電流量をパッドの許容電流量を満たすようにして、電源配線の破壊などの半導体装置の破損を防ぎ、動作信頼性を向上させることができる効果がある。
【００２２】
また、本発明によれば、半導体基板の周囲に沿って、半導体基板のコーナー部から離れた位置に、複数のワイヤ接続用電極パッドが互いに近接して配置され、半導体基板のコーナー付近の周囲に沿って、複数の加速試験用電極パッドが、互いに所定の間隔を隔てて配置されているので、組み立て上の制約とＷＬＢＩ上の制約を同時に満たしつつ、近接して配置された電極バッド同士の間隔の幅の分、半導体基板の一辺の長さを短くすることができ、チップサイズを縮小することができる効果がある。
【発明を実施するための最良の形態】
【００２３】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置のコーナー部のレイアウト模式図である。
図１において、半導体基板１０上のＩ／Ｏ領域１１には、電極パッド１３を有する複数のＩ／Ｏセル１４、及び電源分離セル１６等が配置されており、コア領域１２には、Ｉ／Ｏ領域１１に配置されるＩ／Ｏセル１４および電源分離セル１６以外の集積回路の構成要素が配置されている。
【００２４】
Ｉ／Ｏ領域１１は、半導体基板１０の周囲に沿った、主に入出力に関連する集積回路の回路要素が配置される領域であり、複数の電極パッド１３と、複数の電源分離セル１６とが配置されている。また、その半導体基板１０のコーナー部分には、コーナーセル１７が配置されている。
【００２５】
電極パッド１３は、外部とワイヤボンディングによる接続を行うためのパッドであり、半導体基板１０の周囲に沿って配置されている。半導体基板１０のコーナー付近においては、電極パッド１３同士は、間隔１５を隔てて配置されており、この間隔１５は、ワイヤボンディング後の樹脂封止時に、該電極パッド１３にワイヤボンディングされたワイヤ同士がタッチ、即ち相互に接触してしまうのを防ぐことができるような値、即ち、組み立て上の制約を満たす値以上に設定されている。
【００２６】
複数の電源分離セル１６は、それぞれ、電極パッド１３同士の間隔の間に配置されており、該電極パッド１３を有するＩ／Ｏセル１４と接するように配置されている。電極パッド１３の幅、即ち半導体基板１０の辺に沿った方向の長さは、Ｉ／Ｏセル１４の幅の、およそ９割ぐらいの幅に設定されている。この幅は設計等の必要に応じて設定される。
【００２７】
コア領域１２は、Ｉ／Ｏ領域１１に配置されるＩ／Ｏセル１４および電源分離セル１６以外の集積回路の構成要素が配置される領域で、半導体基板１０の中央部に設けられている。
【００２８】
なお、コア領域１２の詳細な構成、Ｉ／Ｏセル１４および電源分離セル１６以外の集積回路の構成要素の詳細な構成、これらとＩ／Ｏセル１４や電源分離セル１６との接続関係、これら同士の接続等、についての説明は、ここでは省略する。
【００２９】
図２は、本発明の実施の形態１による半導体装置の、ワイヤボンディングされる電極パッドを含むＩ／Ｏセルの構成の一例を示す図である。
図２に示すように、Ｉ／Ｏセル２０は、ワイヤボンディングされる電極パッド２１と、電極パッド２１と接続された入出力配線２３と、入出力配線２に挿入されたバッファ２２ａ、及びバッファ２２ｂとを備えている。バッファ２２ａは、電極パッド２１に対して出力される信号に対しノイズ除去やレベルシフトを行い、バッファ２２ｂは、電極パッド２１から入力される信号に対しノイズ除去やレベルシフトを行う。このＩ／Ｏセル２０は、デジタル信号の入出力に用いられるものである。例えば、図１において示した半導体装置において、Ｉ／Ｏセル１４としてこのＩ／Ｏセル２０を用いた場合、電極パッド２１が電極パッド１３に相当するものとなる。
【００３０】
図３は、本発明の実施の形態１に係る半導体装置の、ワイヤボンディングされる電極パッドを含むＩ／Ｏセルの構成の他の例を示す図である。
図３に示すように、Ｉ／Ｏセル３０はワイヤボンディングされる電極パッド３１と、電極パッド３１と接続された配線３２とを備えている。このＩ／Ｏセル３０は、電源の入出力に用いられるものである。例えば、図１において示した半導体装置において、Ｉ／Ｏセル１４としてこのＩ／Ｏセル３０を用いた場合、電極パッド３１が電極パッド１３に相当するものとなる。
【００３１】
図４は、本発明の実施の形態１に係る半導体装置の電源分離セルの構成を示す図である。
図４に示すように、電源分離セル１６は、ＥＳＤ（静電気放電）保護トランジスタを有しているＥＳＤ保護回路４０と、このＥＳＤ保護回路４０に対する入力配線４１ａ、及び出力配線４１ｂを有している。ＥＳＤ保護回路４０は、集積回路の電源、グラウンド間に配置される、静電破壊保護のためのトランジスタを備えており、半導体装置の外部との信号、電位のやり取りは発生しない。そのため、電源分離セル１６は、Ｉ／Ｏパッドを必要とせずワイヤボンディングも不要である。
【００３２】
通常、デジタル回路やアナログ回路などを集積した、複数の電源、グラウンド系統を持つ半導体装置の場合、これらの電源、グラウンド間にＥＳＤ保護トランジスタを持つ図４に示すような電源分離セル１６を設けることが多い。このような場合、この電源分離セル１６等のように、ワイヤボンディングが不要な回路は、Ｉ／Ｏ領域１１に配置されることが多い。
【００３３】
本実施の形態１では、元々、未使用の領域となっていた、半導体基板１０のコーナー近傍のＩ／Ｏセル１４間に挟まれた領域を、有効利用して、半導体基板１０のコーナー近傍以外のＩ／Ｏ領域１１上の領域に配置されていた電源分離セル１６を、半導体基板１０のコーナー近傍のＩ／Ｏセル１４同士の間に配置するようにしている。これにより、半導体基板１０のコーナー近傍以外のＩ／Ｏ領域１１上の領域に配置する電源分離セル１６の数を削減することができ、Ｉ／Ｏ領域１１における集積回路の構成要素の集積度を高めることができる。また、Ｉ／Ｏセル１４同士の間に配置されるようにした電源分離セル１６の幅の分、半導体基板１０の１辺の長さを減らすことが可能となる。
【００３４】
なお、電源分離セル１６は、外部との接続のためのワイヤボンディングが不要であることから、これをワイヤボンディングが必要な電極パッド１３に近接して配置しても、電源分離セル１６と電極パッド１３との間で、樹脂封止時にワイヤの接触が発生してしまうという問題点は生じない。
【００３５】
以上のように、本実施の形態１によれば、互いに間隔１５を隔てて半導体基板１０のコーナー付近の周囲に沿って、複数のワイヤ接続用の電極パッド１３が、互いに間隔１５を隔てて配置され、該複数のワイヤ接続用の電極パッド１３の各々間にワイヤボンディングされない電源分離セル１６を配置したので、電極パッド１３のワイヤ接続の際にワイヤ同士の接触を防ぎつつ、半導体基板１０周囲のＩ／Ｏ領域の集積度を高め、半導体基板１０の一辺の長さを短くでき、チップサイズを縮小できる効果が得られる。
【００３６】
なお、本実施の形態１においては、ワイヤ接続用の電極パッドを備えたセルの例として、図２または図３に示したＩ／Ｏセル２０、またはＩ／Ｏセル３０を用いたものを説明したが、本発明においては、外部とワイヤ接続が必要な電極パッドを備えたセルであれば、どのような構成のセルを配置しても良く、前記実施の形態１と同様の効果を奏する。
【００３７】
また、本実施の形態１においては、電源分離セルとして、図４に示した電源分離セル１６を用いたものを説明したが、本発明においては、ワイヤ接続用の電極パッドを備えていないセルであれば、どのような構成の電源分離セルを配置しても良く、前記実施の形態１と同様の効果を奏する。
【００３８】
また、本実施の形態１においては、電極パッド１３間に電源分離セル１６を配置したものを説明したが、本発明においては、ワイヤ接続用の電極パッドを備えていないセルであれば、半導体装置のセルのうちどのようなものを配置しても良く、前記実施の形態１と同様の効果を奏する。
【００３９】
例えば、前記実施の形態１において、電源分離セルの代わりに、外部とのワイヤ接続を行わない電極パッドを有するセルを配置するようにしても良く、前記実施の形態１と同様の効果を得ることができる。
【００４０】
実施の形態２．
図５は、本発明の実施の形態２に係る半導体装置のコーナー部のレイアウト模式図である。図において、図１と同一符号は同一または相当する部分を示している。
【００４１】
本実施の形態２に係る半導体装置は、前記実施の形態１に係る半導体装置の、コーナー部における電極パッド１３を含むＩ／Ｏセル１４の一つを、互いに接するように並べて配置された選択的に使用されるＩ／Ｏセル１４ａ，及びＩ／Ｏセル１４ｂに置き換えたものである。
【００４２】
このＩ／Ｏセル１４ａ内の電極パッド１３ａ，及びＩ／Ｏセル１４ｂ内の電極パッド１３ｂは、外部とワイヤ接続される際には、同時にはワイヤと接続されず、いずれか一方のみが選択的にワイヤ接続される。
【００４３】
例えば、性能の評価用の半導体装置において、互いに異なる電流供給能力を有する２つのＩ／Ｏセル１４ａ，及びＩ／Ｏセル１４ｂを設け、これらに対して選択的にワイヤ接続して半導体装置を構成することにより、いずれのＩ／Ｏセルの使用が適切であるか等の評価を行うことができる。このとき、選択的に使用されるＩ／Ｏセル１４ａ，及びＩ／Ｏセル１４ｂは、同時にワイヤ接続されることがなく、この両者間には、ワイヤ接続後のワイヤタッチ等の問題が生じないことから、２つのセルを互いに接するように配置することができる。即ち、選択的に使用される電極パッド同士を隣接して配置させることができる。これにより、Ｉ／Ｏセル１４ａ，及びＩ／Ｏセル１４ｂ間に間隔を設ける必要がなくなる。
【００４４】
このように、本実施の形態２によれば、選択的にワイヤ接続されて使用される電極パッド同士を、隣接して配置するようにしたことにより、半導体装置の組み立て方を選択することができ、また、これらの電極パッド間の間隔を狭くすることができ、半導体装置のチップサイズを縮小することができる効果がある。
【００４５】
実施の形態３．
図６は、本発明の実施の形態３に係る半導体装置の辺縁部のレイアウト模式図である。図において、図１と同一符号は同一または相当する部分を示しており、半導体基板５０の辺縁部のＩ／Ｏ領域１１に、ＷＬＢＩ用の電極パッド７１を備えた２つのＷＬＢＩ用Ｉ／Ｏセル７０が間隔７７を隔てて配列されており、このＷＬＢＩ用Ｉ／Ｏセル７０に挟まれた領域上には、前記実施の形態１におけると同様の電源分離セル７６が配置されている。
【００４６】
ＷＬＢＩ時には、加速試験用の信号を印加するための信号印加用プローブカードを用いる必要があり、そのプローブカードの構造上の制約を考慮してＷＬＢＩ用パッド７１のレイアウト上の制約を満たす必要がある。即ち、２つのＷＬＢＩ用パッド７１は、所定の間隔を空けて配置する必要があり、間隔７７は、このようなＷＬＢＩ用パッド７１の制約を満たす値以上に設定されている。
【００４７】
本実施の形態３では、元々、未使用の領域となっていたＷＬＢＩ用Ｉ／Ｏセル７０間に挟まれた領域を有効利用して、電源分離セル７６を、ＷＬＢＩ用Ｉ／Ｏセル７０同士の間に配置することで、Ｉ／Ｏ領域１１上の、ＷＬＢＩ用Ｉ／Ｏセル７０同士の間以外の領域に配置する電源分離セル１６の数を削減することができ、Ｉ／Ｏ領域１１における集積回路の構成要素の集積度を高め、ＷＬＢＩ用Ｉ／Ｏセル７０同士の間に配置した電源分離セル７６の幅の分、半導体基板１０の１辺の長さを短くすることが可能となる。
【００４８】
以上のように、本実施の形態３によれば、半導体基板１０の周囲に沿って、複数のワイヤ接続用電極パッド７１を間隔７７を隔てて配置し、該電極パッド７１間に、ワイヤ接続されない電源分離セル７６を配置したので、半導体基板１０周囲のＩ／Ｏ領域の集積度を高め、半導体基板１０の一辺の長さを短くでき、チップサイズを縮小できる効果が得られる。
【００４９】
なお、本実施の形態３においては、２つのＷＬＢＩ用パッド７１を備えたものを説明したが、本発明においては、３以上の複数のＷＬＢＩ用パッドを配列するとともに、それぞれの間に、電源分離セルを配置してもよく、前記実施の形態３と同様の効果を奏する。
【００５０】
実施の形態４．
図７は、本発明の実施の形態４に係る半導体装置の辺縁部のレイアウト模式図であり、図において、図６と同一符号は同一または相当する部分を示している。この半導体装置は、前記実施の形態３に示した半導体装置において、２つのＷＬＢＩ用パッド７１間に配置するセルを、ワイヤボンディングされる電極パッド９１を備えたＩ／Ｏセル９０としたものである。また、本実施の形態４のＷＬＢＩ用パッド７１は、加速試験時には電極に接触するものであり、組み立て時には電極に接触せずワイヤボンディングされないものとしておる。
【００５１】
電極パッド９１は、ウエハ状態ではワイヤボンディングされないため、ＷＬＢＩ用パッド７１に近接して配置した場合においても、ＷＬＢＩの障害にはならず、また、ＷＬＢＩ用パッド７１には、ワイヤボンディングが行われないため、電極パッド９１にボンディングされるワイヤに対するワイヤタッチ等の問題も生じない。このため、本来ならば、ＷＬＢＩ用Ｉ／Ｏセル７０間以外のＩ／Ｏ領域１１上の領域に配置する、ワイヤボンディングが必要な電極パッド９１を、ＷＬＢＩ用Ｉ／Ｏセル７０間に配置することにより、上記Ｉ／Ｏ領域１１における集積回路構成要素の集積度を高めることができ、前記実施の形態３と同様の効果を奏する。
【００５２】
なお、前記実施の形態３および実施の形態４においては、ＷＬＢＩ用パッド間に挿入するセルを、電源分離セルやワイヤボンディングされる電極パッドを備えたＩ／Ｏセルとしたが、本発明においては、ＷＬＢＩ用パッド間に挿入するセルは、集積回路構成要素を含むセルであれば他のセルであっても良く、前記実施の形態３及び４と同様の効果を奏する。
【００５３】
実施の形態５．
図８（ａ）及び（ｂ）は本発明の実施の形態５に係る半導体装置を説明するための、半導体装置の辺縁部のレイアウト模式図である。図において、図７と同一符号は同一または相当する部分を示している。
【００５４】
図８（ａ）において、ＷＬＢＩ用パッド７１ａ，７１ｂは異なる電源と接続されるパッドで、ＷＬＢＩ用パッド７１ａはコア領域１２の第１の回路ブロック１０１と接続され、ＷＬＢＩ用パッド７１ｂはコア領域１２の第２の回路ブロック１０２と接続されている。
【００５５】
図８（ｂ）においては、ＷＬＢＩ用パッド７１が、コア領域１２の第１の回路ブロック１０１、及び第２の回路ブロック１０２と接続されているとともに、ワイヤボンディングされる電極パッド９１が、コア領域１２の第１の回路ブロック１０１、及び第２の回路ブロック１０２と接続されている。
【００５６】
本発明の実施の形態５は、多電源系統を持つ半導体装置のＷＬＢＩ用パッドの配置に関するものである。たとえば、アナログ電源、及びグラウンドと、デジタル電源、及びグラウンドを、別電源として一つの半導体集積回路において使用している場合などでは、異なる電源が同一電圧を印加するとしても、図８（ａ）に示すように、半導体集積回路内でそれらの電源は分離されていることが多い。
【００５７】
ここで、ＷＬＢＩ時、及び実使用時に、異なる電源から同一電圧を印加すべき２つのＷＬＢＩ用パッド７１ａ，７１ｂを隣り合わせて配置している場合、コア領域内部で第１の回路ブロック１０１、及び第２の回路ブロック１０２の電源として同一電源を用いることが可能かどうかを検討する。そして、ノイズの影響や許容電流量の問題が発生しないなどの検討結果が得られ、コア領域１２内部で同一電源とすることができると判断された場合、ＷＬＢＩ用パッド７１ａに、第１の回路ブロック１０１、及び第２の回路ブロック１０２を接続する。そして、ＷＬＢＩ用パッド７１ｂを、ＷＬＢＩ用パッドよりも小さい電極パッド９１を有するＩ／Ｏセル９０に置き換え、電極パッド９１を、第１の回路ブロック１０１、及び第２の回路ブロック１０２に接続する。また、ＷＬＢＩ用パッド７１ａと電極パッド９１との間隔を削除し、ＷＬＢＩ用パッド７１ａと、電極パッド９１とが、近接して配置されるようにする。
【００５８】
以上のように、ＷＬＢＩ用パッド７１ｂをこれより小さいワイヤ接続用の電極パッド９１に置き換えることにより、ＷＬＢＩ用パッド７１ｂとワイヤ接続用の電極パッド９１の大きさの差分の幅だけ、半導体基板の一辺の長さを小さくすることができる。また、ＷＬＢＩ用パッドと、ワイヤ接続用電極パッドの間は、ＷＬＢＩ上の制約がなくスペースを開ける必要がないため、図８（ａ）で示されるように、ＷＬＢＩ用パッド同士を隣り合わせて配置している場合には、ＷＬＢＩ上の制約により必要であった間隔７７を削除することができる。
【００５９】
このように、本実施の形態５によれば、異なる電源または信号が供給されるよう設計された第１、第２の回路ブロック１０１，１０２に接続されるよう、ＷＬＢＩ用パッド７１ａを配置し、ワイヤボンディングされる電極パッド９１を、該ＷＬＢＩ用パッド７１ａと近接するように配置したので、第１、第２の回路ブロック１０１，１０２に電源または信号を供給するためのＷＬＢＩ用パッド７１ｂを削減して、半導体基板１０の一辺の長さを短くでき、チップサイズを縮小できるとともに、ＷＬＢＩ用パッド７１ａと電極パッド９１との間のスペースを削減して、半導体基板１０の一辺の長さを短くでき、チップサイズを縮小できる効果が得られる。
【００６０】
なお、本実施の形態５においては、２つの回路ブロックを、１つのＷＬＢＩ用パッド、及び１つの電極パッドに接続するものを説明したが、本発明においては、３つ以上の複数の回路ブロックを、１つのＷＬＢＩ用パッド、及び１つの電極パッドに接続するものであってもよく、前記実施の形態５と同様の効果を奏する。
【００６１】
実施の形態６．
図９（ａ）は、本発明の実施の形態６に係る半導体装置の構成を示す図である。図において、図８（ｂ）と同一符号は同一または相当する部分を示している。
【００６２】
図９（ａ）に示すように、コア領域１０において、第１の回路ブロック１０１はテスト開始信号生成回路２００が接続され、第２の回路ブロック１０２は遅延回路２１０を介してテスト開始信号生成回路２２０が接続されている。
【００６３】
第１の回路ブロック１０１は、テスト開始信号生成回路２００からのテスト開始信号２２０が入力される。また、第２の回路ブロック１０２は、遅延回路２１０により遅延されたテスト開始信号２２０が入力される。
【００６４】
図９（ｂ）、及び（ｃ）は、図９（ａ）に示した半導体装置の回路ブロックの、ＷＬＢＩ時における動作状況を説明するためのものであり、横軸は時間、縦軸は消費電流、実線３００は第１の回路ブロック１０１の時間と消費電流の関係を示し、破線３１０は、第２の回路ブロック１０２の時間と消費電力の関係を示す。
【００６５】
上記実施の形態５における半導体装置のように、元々異なる電源が供給される２つのＷＬＢＩ用パッドが、異なる２つの回路ブロックに、それぞれ接続される半導体装置において、図９（ａ）に示すようにＷＬＢＩ用パッド７１ａに共通化して、この共通化したＷＬＢＩパッド７１ａから、異なる２つの第１の回路ブロック１０１、及び第２の回路ブロック１０２に電流を供給して、２つの回路ブロックを同時に駆動しようとする場合、電源共通化したことによって、ＷＬＢＩ時に、単一のＷＬＢＩパッド７１ａの許容電流量を超過し、メタル溶解などの危険性がある。例えば、図９（ｂ）に示すように、第１の回路ブロック１０１、及び第２の回路ブロック１０２は同じ時間帯で動作して電流が消費されるため、第１の回路ブロック１０１、及び第２の回路ブロック１０２が動作する時間帯における消費電流は、第１の回路ブロック１０１、及び第２の回路ブロック１０２の消費電流を加算したものとなる。
【００６６】
このため、本実施の形態６においては、実施の形態５の半導体装置の、ＷＬＢＩ時に別ブロックであった第１の回路ブロック１０１、及び第２の回路ブロック１０２を、ＷＬＢＩ用パッド７１ａから入力される電源、あるいは信号に対して、時間的に分割動作させるようにした、すなわち、第１の回路ブロック１０１、及び第２の回路ブロック１０２の動作する時間帯を、異なるものとした。
【００６７】
ここで、第１の回路ブロック１０１、及び第２の回路ブロック１０２は、テスト開始信号発生回路２００からのテスト開始信号２２０に基づいて動作する。このとき、第１の回路ブロック１０１は、テスト開始信号発生回路２００からテスト開始信号２２０が直接入力されるのに対し、第２の回路ブロック１０２は、遅延回路２１０で遅延されたテスト開始信号２２０が入力されるので、第２の回路ブロック１０２は、第１の回路ブロック１０１より遅れて動作する。このようにして、第１の回路ブロック１０１、及び第２の回路ブロック１０２のＷＬＢＩ時の動作する時間帯を、異なるように制御できる。
【００６８】
図９（ｃ）に示すように、第１の回路ブロック１０１、及び第２の回路ブロック１０２を時間的に分割動作させることで、同時に動作する時間を減らして、許容電流量を満たすようにでき、信頼性を向上させることができる。
【００６９】
このように、本実施の形態６によれば、前記実施の形態５における半導体装置において、第１、第２の回路ブロック１０１、１０２の加速試験の開始を指示するテスト開始信号を生成するテスト開始信号生成回路２００と、前記テスト開始信号を遅延する遅延回路２１０を備え、第１の回路ブロック１０１には、前記テスト開始信号生成回路２００からのテスト開始信号２２０を入力し、第２の回路ブロック１０２には、前記遅延回路２１０により遅延されたテスト開始信号２２０を入力するようにし、１つのＷＬＢＩ用パッド７１ａに接続された第１の回路ブロック１０１、及び第２の回路ブロック１０２の動作する時間帯を異なるものとしたので、ＷＬＢＩ時のＷＬＢＩパッド７１ａに流れる電流量を、パッドの許容電流量を満たすようにして、電源配線の破壊などの半導体装置の破損を防ぎ、動作信頼性を向上させることができる効果が得られる。
【００７０】
なお、本実施の形態６においては、１つのＷＬＢＩ用パッドに接続された２つの回路ブロックの動作する時間帯を、異なるようにしたものを説明したが、本発明においては、１つのＷＬＢＩ用パッドに接続された３つ以上の複数の回路ブロックの動作時間帯を、異なるものとしてもよく、前記実施の形態５と同様の効果を奏する。
【００７１】
実施の形態７．
図１０は、本発明の実施の形態７に係る半導体装置を説明するための、半導体装置のコーナー部、及び辺縁部のレイアウト模式図である。図において、図１及び図６と同一符号は同一または相当する部分を示している。
【００７２】
本実施の形態７に係る半導体装置は、複数のＷＬＢＩ用パッド７１と、複数のワイヤボンディングされる電極パッド１３を、Ｉ／Ｏ領域１１に備えるとともに、ＷＬＢＩ用パッド７１を、電極パッド１３よりもコーナー部に近い位置に配置したものである。
【００７３】
ワイヤボンディングが必要な電極パッド１３同士は、前述したように、ワイヤボンディング上の制約から、コーナー部付近で隣接して配置する場合は、隣り合う電極パッド１３同士の間隔を隔てて配置する必要があるが、コーナー部付近以外の領域に配置する場合は、隣り合う電極パッド１３同士の間隔を隔てて配置しなくてもよい。従って、ワイヤボンディングが必要な電極パッド１３同士は、コーナー部以外の領域に配置するほうが、チップのサイズを小さくする観点からは有利である。
【００７４】
一方、ＷＬＢＩ用パッド７１同士は、コーナー部付近であっても、その他の領域であっても、間隔を空けて配置しなければならないが、この間隔は、プローブカード等の制約によって決定されるものであり、コーナー部付近であっても、その他の領域であっても大きな違いはない。
【００７５】
そのため、配置する場所による間隔の違いがない複数のＷＬＢＩ用パッド７１を、コーナー部に近い領域に配置し、コーナー部付近では間隔が広くなってしまう複数の電極パッド１３を、コーナー部から離して配置することで、隣り合う電極パッド１３同士の間隔を空ける必要がなくなり、コーナー部付近に配置する場合には必要であった、隣り合う電極パッド同士の間隔の分、半導体基板１０の一辺の長さを短くすることができる。
【００７６】
このように本実施の形態７によれば、複数のＷＬＢＩ用パッド７１と、複数のワイヤボンディングされる電極パッド１３とを、Ｉ／Ｏ領域１１に備えるとともに、ＷＬＢＩ用パッド７１をコーナー部に近い位置に配置し、電極パッド１３をコーナー部から離れた位置に配置することにより、半導体基板１０の一辺の長さを短くでき、チップサイズを縮小できる効果が得られる。
【産業上の利用可能性】
【００７７】
本発明は、集積回路を有する半導体装置として有用であり、特に、微細プロセスを用いて作製される集積度の高い集積回路を有する半導体装置として有用である。
【図面の簡単な説明】
【００７８】
【図１】図１は、本発明の実施の形態１に係る半導体装置のコーナー部のレイアウト模式図である。
【図２】図２は、本発明の実施の形態１に係る半導体装置のＩ／Ｏセルの例を示す模式図である。
【図３】図３は、本発明の実施の形態１に係る半導体装置のＩ／Ｏセルの他の例を示す模式図である。
【図４】図４は、本発明の実施の形態１に係る半導体装置の電源分離セルの模式図である。
【図５】図５は、本発明の実施の形態２に係る半導体装置のコーナー部のレイアウト模式図である。
【図６】図６は、本発明の実施の形態３に係る半導体装置を説明するための、半導体装置の辺縁部のレイアウト模式図である。
【図７】図７は、本発明の実施の形態４に係る半導体装置の辺縁部のレイアウト模式図である。
【図８】図８において、（ａ）は本発明の実施の形態５に係る半導体装置を説明するための、半導体装置の辺縁部のレイアウト模式図であり、（ｂ）は本発明の実施の形態５に係る半導体装置を説明するための、半導体装置の辺縁部のレイアウト模式図である。
【図９】図９において、（ａ）は本発明の実施の形態６に係る半導体装置の辺縁部のレイアウト摸式図であり、（ｂ）は本発明の実施の形態６に係る半導体装置の動作を説明するための図であり、（ｃ）は本発明の実施の形態６に係る半導体装置の動作を説明するための図である。
【図１０】図１０は、本発明の実施の形態７に係る半導体装置のコーナー部及び辺縁部のレイアウト模式図である。
【図１１】図１１は、従来の半導体装置のコーナー部のレイアウト模式図である。
【図１２】図１２は、従来の他の半導体装置の辺縁部のレイアウト模式図である。
【符号の説明】
【００７９】
１０  半導体基板
１１  Ｉ／Ｏ領域
１２  コア領域
１３，１３ａ，１３ｂ，２１，３１，９１  電極パッド
１４，１４ａ，１４ｂ，２０，３０，９０  Ｉ／Ｏセル
１５，７７  セル間の間隔
１６，７６  電源分離セル
２２ａ，２２ｂ  バッファ
２３、３２，４１ａ、４１ｂ  配線
４０  ＥＳＤ保護回路
７０，７０ａ，７０ｂ  ＷＬＢＩ用Ｉ／Ｏセル
７１，７１ａ，７１ｂ  ＷＬＢＩ用パッド
１０１  第１の回路ブロック
１０２  第２の回路ブロック
２００  テスト開始信号生成回路
２１０  遅延回路
２２０  テスト開始信号
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2006011292.tif 000014
【図２】
2006011292.tif 000015
【図３】
2006011292.tif 000016
【図４】
2006011292.tif 000017
【図５】
2006011292.tif 000018
【図６】
2006011292.tif 000019
【図７】
2006011292.tif 000020
【図８】
2006011292.tif 000021
【図９】
2006011292.tif 000022
【図１０】
2006011292.tif 000023
【図１１】
2006011292.tif 000024
【図１２】
2006011292.tif 000025
【国際調査報告】
2006011292.tif 000026
2006011292.tif 000027
2006011292.tif 000028
2006011292.tif 000029
2006011292.tif 000030
2006011292.tif 000031
2006011292.tif 000032