【手続補正書】
【提出日】令和2年3月18日(2020.3.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
マイクロコントローラであって、
プロセッサコアと、
メモリと、
差動デジタル遅延ラインアナログ・デジタルコンバータを含む複数の周辺デバイスと
を備え、
前記デジタル遅延ラインアナログ・デジタルコンバータは、
２つのデジタル遅延ラインであって、前記２つのデジタル遅延ラインの各々は、差動入力電圧を差動電流に変換するトランスコンダクタ段から得られる前記差動電流によってバイアスされ、各デジタル遅延ラインは、それぞれの遅延ラインに関連付けられた電流によってバイアスされる電流スターブ型バッファの第１のセットを備える第１の回路を備え、前記２つのデジタル遅延ラインのうちのより高速なものは、それぞれの他のデジタル遅延ラインのサンプリングをトリガし、前記入力電圧のアナログ・デジタル変換を表すサーモメータコードを発生させ、各デジタル遅延ラインは、前記第１の回路と直列に結合される第２の回路を備え、前記第２の回路は、前記トンラスコンダクタ段を制御し、前記デジタル遅延ラインアナログ・デジタルコンバータの測定レンジを調節するように構成される、２つのデジタル遅延ラインと、
前記デジタル遅延ラインアナログ・デジタルコンバータの出力および関連付けられたレジスタと結合されるデジタルコンパレータであって、前記デジタルコンパレータの少なくとも１つの出力は、直接、複数の周辺機器の別の周辺機器を制御するように構成される、デジタルコンパレータと
を備える、マイクロコントローラ。
【請求項２】
前記デジタルコンパレータは、より大きい、より小さい、等しい、より大きいか等しい、より小さいか等しい出力から成るグループから選択された複数の出力を有する、請求項１に記載のマイクロコントローラ。
【請求項３】
複数のデジタルコンパレータを備え、各デジタルコンパレータは、前記デジタル遅延ラインアナログ・デジタルコンバータの出力および関連付けられたレジスタと結合され、各デジタルコンパレータは、前記デジタル遅延ラインアナログ・デジタルコンバータの出力が前記関連付けられたレジスタの値を上回ることを示す第１の出力と、前記デジタル遅延ラインアナログ・デジタルコンバータの出力が前記関連付けられたレジスタの値を下回るか等しいことを示す第２の出力とを備える、請求項１に記載のマイクロコントローラ。
【請求項４】
前記デジタル遅延ラインアナログ・デジタルコンバータの出力と結合される内部バスと、前記少なくとも１つのデジタルコンパレータの第１の入力とをさらに備える、請求項１に記載のマイクロコントローラ。
【請求項５】
前記他の周辺機器は、パルス幅変調モジュールである、請求項１に記載のマイクロコントローラ。
【請求項６】
前記デジタルコンパレータの出力は、直接、前記パルス幅変調モジュールの電圧調節を駆動するように構成される、請求項５に記載のマイクロコントローラ。
【請求項７】
前記デジタル遅延ラインアナログ・デジタルコンバータの各デジタル遅延ラインは、第２の回路をさらに備え、前記第２の回路は、それぞれの遅延ラインに関連付けられた電流によってバイアスされる電流スターブ型バッファの第２のセットを備え、前記第２の回路は、前記第１の回路と直列に連結され、前記電流スターブ型バッファの第２のセットの出力は、前記遅延ラインアナログ・デジタルコンバータへの入力が入力レンジから外れている程度を示すデータを提供する、請求項１に記載のマイクロコントローラ。
【請求項８】
前記デジタル遅延ラインアナログ・デジタルコンバータは、第３の回路をさらに備え、前記第３の回路は、それぞれの遅延ラインに関連付けられた電流によってバイアスされる電流スターブ型バッファの第３のセットを備え、前記第３の回路は、前記第１の回路および前記第２の回路と直列に結合され、較正コマンドの制御下で追加の電流スターブ型バッファを各遅延ラインに追加することによって、前記デジタル遅延ラインを較正するように構成される、請求項１に記載のマイクロコントローラ。
【請求項９】
前記トンラスコンダクタ段は、前記デジタル遅延ラインの各々への基準電流を反映するように構成される制御可能な電流ソース回路を備える、請求項１に記載のマイクロコントローラ。
【請求項１０】
前記デジタル遅延ラインアナログ・デジタルコンバータは、
複数のＮＡＮＤゲートであって、前記複数のＮＡＮＤゲートの入力は、前記デジタル遅延ラインのそれぞれの第１の電流スターブ型バッファの出力と結合される、複数のＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力と結合されるラッチと
をさらに備え、
前記ラッチは、前記デジタル遅延ラインのうちのより高速なものの完了に応じて、前記デジタル遅延ラインのうちのより低速なものからのデータを保存するように構成される、請求項１〜９のいずれかに記載のマイクロコントローラ。
【請求項１１】
前記デジタル遅延ラインアナログ・デジタルコンバータにフィードされる基準電圧を発生させるデジタル・アナログコンバータをさらに備える、請求項１〜９のいずれかに記載のマイクロコントローラ。
【請求項１２】
前記デジタル遅延ラインアナログ・デジタルコンバータの複数のインスタンスをさらに備える、請求項１〜９のいずれかに記載のマイクロコントローラ。
【請求項１３】
請求項１〜９のいずれかに記載のマイクロコントローラを作動させるための方法であって、前記方法は、専用バスを通して直接１つまたは複数のＰＷＭコントローラまたは回路に前記デジタル遅延ラインアナログ・デジタルコンバータの出力値をルーティングするように前記マイクロコントローラを制御することを含む、方法。
【請求項１４】
レジスタ値または他のインジケータを用いて前記デジタルコンパレータをプログラムすることをさらに含み、デジタル遅延ラインアナログ・デジタルコンバータ信号のレジスタ値または他のインジケータは、所与のデジタルコンパレータのために使用されるべきである、請求項１３に記載の方法。
【請求項１５】
比較値レジスタ内に規定された閾値を前記差動電圧が上回るかどうかに基づいてＰＷＭ信号を発行するように、ＰＷＭコントローラを制御することをさらに含む、請求項１３に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本開示の実施形態は、ＡＤＣ、プロセッサ、マイクロコントローラ、電子デバイス、ダイパッケージ、半導体パッケージ、および前述の実施形態の半導体デバイスのいずれかによって行われる方法を含む。
本発明は、例えば、以下を提供する。
（項目１）
マイクロコントローラであって、
プロセッサコアと、
メモリと、
差動デジタル遅延ラインアナログ・デジタルコンバータ（ＡＤＣ）を含む複数の周辺デバイスであって、前記ＡＤＣは、
複数の差動デジタル遅延ラインと、
入力のアナログ・デジタル変換を表すデータを発生させるように構成される、前記差動デジタル遅延ライン内に含まれる、遅延要素のセットを備える、第１の回路と、
前記ＡＤＣの出力および関連付けられたレジスタと結合されるデジタルコンパレータであって、前記デジタルコンパレータの少なくとも１つの出力は、直接、複数の周辺機器の別の周辺機器を制御するように構成される、デジタルコンパレータと
を備える、複数の周辺デバイスと
を備える、マイクロコントローラ。
（項目２）
前記デジタルコンパレータは、より大きい、より小さい、等しい、より大きいか等しい、より小さいか等しい出力から成るグループから選択された複数の出力を有する、項目１または３−１６のいずれかに記載のマイクロコントローラ。
（項目３）
複数のデジタルコンパレータを備え、各デジタルコンパレータは、前記ＡＤＣの出力および関連付けられたレジスタと結合され、各デジタルコンパレータは、前記ＡＤＣの出力が前記関連付けられたレジスタの値を上回ることを示す第１の出力と、前記ＡＤＣの出力が前記関連付けられたレジスタの値を下回るか等しいことを示す第２の出力とを備える、項目１−２または４−１６のいずれかに記載のマイクロコントローラ。
（項目４）
前記デジタル遅延ラインアナログ・デジタルコンバータの出力と結合される内部バスと、前記少なくとも１つのデジタルコンパレータの第１の入力とをさらに備える、項目１−３または５−１６のいずれかに記載のマイクロコントローラ。
（項目５）
前記他の周辺機器は、パルス幅変調モジュールである、項目１−４または７−１６のいずれかに記載のマイクロコントローラ。
（項目６）
前記他の周辺機器は、パルス幅変調モジュールであり、前記デジタルコンパレータの出力は、直接、パルス幅変調回路の電圧調節を駆動し、ソフトウェア制御をバイパスするように構成される、項目１−４、７−１０、または１２−１６のいずれかに記載のマイクロコントローラ。
（項目７）
前記ＡＤＣはさらに、第２の回路を備え、前記第２の回路は、前記ＡＤＣへの入力が入力レンジから外れている程度を示すデータを生成するように構成される、前記差動デジタル遅延ライン内に含まれる遅延要素のセットを備える、項目１−４、７−１０、または１２−１６のいずれかに記載のマイクロコントローラ。
（項目８）
前記ＡＤＣはさらに、第２の回路を備え、前記第２の回路は、前記差動デジタル遅延ラインへのソースを較正するように構成される、前記差動デジタル遅延ライン内に含まれる遅延要素のセットを備える、項目１−４、７−１０、または１２−１６のいずれかに記載のマイクロコントローラ。
（項目９）
前記第１の回路は、入力電圧と基準電圧との間の差異を測定するように構成される、項目１−８または１０−１６のいずれかに記載のマイクロコントローラ。
（項目１０）
前記差動デジタル遅延ラインのそれぞれへの基準電流を反映するように構成される電流ソース回路をさらに備える、項目１−９または１２−１６のいずれかに記載のマイクロコントローラ。
（項目１１）
前記ＡＤＣはさらに、第２の回路を備え、前記第２の回路は、前記差動デジタル遅延ラインへのソースを較正するように構成される、前記差動デジタル遅延ライン内に含まれる遅延要素のセットを備え、
前記マイクロコントローラはさらに、前記差動デジタル遅延ラインのそれぞれへの基準電流を反映するように構成される電流ソース回路を備え、前記第２の回路は、前記基準電流を調節し、誤差を最小限にするように構成される、
項目１−４または１２−１６のいずれかに記載のマイクロコントローラ。
（項目１２）
入力差動電圧を差動電流に変換するように構成されるトランスコンダクタをさらに備え、前記第１の回路は、前記差動電流を測定し、前記差動電圧を表すデータを発生させるように構成される、項目１−１１または１４−１６のいずれかに記載のマイクロコントローラ。
（項目１３）
入力差動電圧を差動電流に変換することと、
前記複数の差動デジタル遅延ラインに基づいて、入力を受け取り、電圧・電流レンジを調節することと
を行うように構成される、トランスコンダクタ
をさらに備える、項目１−１１または１４−１６のいずれかに記載のマイクロコントローラ。
（項目１４）
各差動デジタル遅延ラインは、電流限定バッファ鎖を含む、項目１−１３または１５−１６のいずれかに記載のマイクロコントローラ。
（項目１５）
所与の差動デジタル遅延ラインが、前記所与の差動デジタル遅延ラインに適用される差動電流に従って、ある速度で動作するように構成され、
前記ＡＤＣはさらに、ラッチを備え、
前記ラッチは、より高速の差動デジタル遅延ラインの完了に応じて、より低速の差動デジタル遅延ラインからのデータを保存するように構成される、
項目１−１４または１６のいずれかに記載のマイクロコントローラ。
（項目１６）
前記差動デジタル遅延ライン内に含まれる遅延要素のさらに別のセットを備える第３の回路をさらに備え、前記第３の回路は、前記差動デジタル遅延ラインへのソースを較正するように構成される、項目１−１５のいずれかに記載のマイクロコントローラ。
（項目１７）
項目１−１６に記載のマイクロコントローラのいずれかの構成を行うためのステップを含む、方法。