【手続補正書】
【提出日】令和2年4月22日(2020.4.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のデジタル／アナログ変換器（ＤＡＣ）セットであって、前記第１のＤＡＣセットのＤＡＣの各々は、個別の材料ループと、前記個別の材料ループに介挿されて前記個別の材料ループにおいて互いに電気的に並列に結合された個別のジョセフソン接合対と、を含む、第１のＤＡＣセットと、
複数の量子磁束パラメトロン（ＱＦＰ）ベースのシフトレジスタ要素列を含む第１のＱＦＰベースのシフトレジスタであって、前記第１のＤＡＣセットのＤＡＣに磁気的又はガルバニックに結合可能である、第１のＱＦＰベースのシフトレジスタと、
前記第１のＤＡＣセットのＤＡＣを直列に結合する電源線と、
前記第１のＤＡＣセットのＤＡＣを直列に結合するトリガ線と、を備え、
前記第１のＤＡＣセットのＤＡＣの各々に、３つの信号のトリプレットによって、可変数の磁束量子を記憶するように、連続した回数だけ独立にアドレス可能であり、前記３つの信号のトリプレットは前記第１のＱＦＰベースのシフトレジスタの前記ＱＦＰベースのシフトレジスタ要素を介して取得された第１の信号と、前記電源線を介して取得された第２の信号と、前記トリガ線を介して取得された第３の信号と、を含む、システム。
【請求項２】
臨界温度において超伝導を生じるとともに複数のインダクタを含むインダクタラダー回路を更に備え、前記第１のＱＦＰベースのシフトレジスタの前記ＱＦＰベースのシフトレジスタ要素の各々は前記インダクタラダー回路を介して前記第１のＤＡＣセットのＤＡＣのうちの１つに磁気的に結合されている、請求項１に記載のシステム。
【請求項３】
前記第１のＤＡＣセットのＤＡＣのうちの個別のＤＡＣに個別の磁束増幅器としてガルバニックに結合された第１のＱＦＰ増幅器セットを更に備える、請求項１に記載のシステム。
【請求項４】
前記第１のＱＦＰ増幅器セットのＱＦＰ増幅器の各々は、臨界温度において超伝導を生じる個別の材料ループと、前記個別のループに介挿されて前記材料ループ内で互いに電気的に並列に結合した個別のジョセフソン接合対と、を含む、請求項３に記載のシステム。
【請求項５】
臨界温度において超伝導を生じるとともに複数のインダクタを含むインダクタラダー回路を更に備え、前記第１のＱＦＰ増幅器セットの前記ＱＦＰ増幅器の各々は、前記インダクタラダー回路を介して、前記第１のＤＡＣセットのＤＡＣのうちの個別のＤＡＣと前記第１のＱＦＰベースのシフトレジスタの前記ＱＦＰベースのシフトレジスタ要素との間に結合されている、請求項３に記載のシステム。
【請求項６】
前記第１のＱＦＰベースのシフトレジスタは、前記第１のＤＡＣセットのＤＡＣごとに少なくとも３つのＱＦＰレジスタ要素を含む、請求項１〜５のいずれか一項に記載のシステム。
【請求項７】
前記第１のＱＦＰベースのシフトレジスタの前記ＱＦＰレジスタ要素の各々は、臨界温度において超伝導を生じる個別の材料ループと、前記個別のループに介挿されて前記材料ループ内で互いに電気的に並列に結合した個別のジョセフソン接合対と、を含む、請求項６に記載のシステム。
【請求項８】
前記第１のＱＦＰベースのシフトレジスタの前記ＱＦＰレジスタ要素の各々は、複数のアドレス線のうちの１つに対する個別のガルバニックインターフェースを含む、請求項７に記載のシステム。
【請求項９】
複数の更なるＤＡＣセットと、
複数の更なるＱＦＰベースのシフトレジスタと、を更に備える、請求項７に記載のシステム。
【請求項１０】
前記電源線、前記トリガ線及びアドレス線に信号を供給するように通信可能に結合された制御回路を更に備える、請求項６に記載のシステム。
【請求項１１】
前記制御回路は、前記ＤＡＣのうちの選択されたＤＡＣに単一の磁束量子（ＳＦＱ）をロードするように、前記電源線、前記トリガ線及び前記アドレス線に信号を順次供給する、請求項１０に記載のシステム。
【請求項１２】
前記制御回路は、
前記第１のＤＡＣセットの前記ＤＡＣのすべてをリセットし、
磁束量子が加算される前記ＤＡＣに結合された第１の複数の前記ＱＦＰベースのシフトレジスタ要素に時計方向の持続電流を供給し、
磁束量子がロードされない前記ＤＡＣに結合された第２の複数の前記ＱＦＰベースのシフトレジスタ要素に反時計方向の持続電流を供給し、
第１の回数だけ、前記トリガ線に信号を供給し、前記第１の回数は、加算される磁束量子の総数に少なくとも比例する、請求項１０に記載のシステム。
【請求項１３】
前記第１の回数は、ロードされる磁束量子の前記総数に等しい、請求項１２に記載のシステム。
【請求項１４】
前記制御回路は、
前記ＤＡＣにロードされる磁束量子の数に基づいて前記ＤＡＣのすべてをソートし、
前記ＤＡＣのすべてをリセットし、
少なくとも１つの磁束量子がロードされるＤＡＣステージに結合された複数の前記ＱＦＰベースのシフトレジスタ要素に時計方向の持続電流を供給し、
１未満の磁束量子がロードされる前記ＤＡＣに結合された複数の前記ＱＦＰベースのシフトレジスタ要素に反時計方向の持続電流を供給し、
前記トリガ線に信号を供給し、
少なくとも２つの磁束量子がロードされる前記ＤＡＣに結合された複数の前記ＱＦＰベースのシフトレジスタ要素に時計方向の持続電流を供給し、
２未満の磁束量子がロードされる前記ＤＡＣに結合された複数の前記ＱＦＰベースのシフトレジスタ要素に反時計方向の持続電流を供給し、
前記トリガ線に信号を供給する、請求項１０に記載のシステム。
【請求項１５】
前記制御回路は、
前記ＤＡＣにロードされる磁束量子の数に基づいてＤＡＣステージのすべてをソートし、
前記ＤＡＣステージのすべての前記ＤＡＣのすべてをリセットし、
１から磁束量子の最大数ｎまでを取る、プログラムされる整数の回数ｉに対して、
少なくともｉ個の磁束量子がロードされる前記ＤＡＣに結合された複数の前記ＱＦＰベースのシフトレジスタ要素に時計方向の持続電流を供給し、
ｉ個未満の磁束量子がロードされる前記ＤＡＣに結合された複数の前記ＱＦＰベースのシフトレジスタ要素に反時計方向の持続電流を供給し、
前記トリガ線に信号を供給する、請求項１０に記載のシステム。
【請求項１６】
磁束量子の前記最大数ｎは１８〜２２である、請求項１５に記載のシステム。
【請求項１７】
前記第１のＤＡＣセットの前記ＤＡＣのすべてをリセットするために、前記制御回路は、前記トリガ線に信号を繰り返し供給する、請求項１０に記載のシステム。
【請求項１８】
第２のＤＡＣセットであって、前記第２のＤＡＣセットの前記ＤＡＣの各々は、臨界温度において超伝導を生じる個別の材料ループと、前記個別のループに介挿されて、前記材料ループ内において互いに電気的に並列に結合された個別のジョセフソン接合対と、を含む、第２のＤＡＣセットと、
複数のＱＦＰベースのシフトレジスタ要素列を有する第２のＱＦＰベースのシフトレジスタであって、前記第２のＱＦＰベースのシフトレジスタの前記ＱＦＰベースのシフトレジスタ要素は、前記第２のＤＡＣセットの前記ＤＡＣに磁気的又はガルバニックに結合可能である、第２のＱＦＰベースのシフトレジスタと、を更に備え、
前記第２のＤＡＣセットの前記ＤＡＣの各々は、３つの信号のトリプレットによって、可変数の磁束量子を記憶するように、連続した回数だけ独立にアドレス可能であり、前記３つの信号のトリプレットは、前記第２のＱＦＰベースのシフトレジスタの前記ＱＦＰベースのシフトレジスタ要素を介して受信された第１、第２の信号及び第３の信号を含む、請求項１に記載のシステム。
【請求項１９】
前記ＤＡＣの各々が有する前記個別の材料ループは、少なくとも臨界温度において超伝導を生じ、前記ＤＡＣのすべてと、ＱＦＰベースのシフトレジスタとは、単一のチップ上に存在する、請求項１又は１８に記載のシステム。
【請求項２０】
複数の量子磁束パラメトロン（ＱＦＰ）と、
少なくとも１つの量子磁束パラメトロンデジタル／アナログ変換器（ＱＦＰ−ＤＡＣ）対と、
バイアス抵抗器を用いずに前記少なくとも１つのＱＦＰ−ＤＡＣ対の前記ＱＦＰ−ＤＡＣのうちの両方に電流バイアスを供給する電流バイアス線と、
前記複数のＱＦＰのうちの各ＱＦＰについて、前記ＱＦＰと前記少なくとも１つのＱＦＰ−ＤＡＣ対の前記ＱＦＰ−ＤＡＣのうちの第１のＱＦＰ−ＤＡＣとの間の磁束を通信可能に結合するように選択的に動作可能な、個別の第１の複数の量子磁束パラメトロンラッチ（ＱＦＰラッチ）、及び、前記ＱＦＰと前記少なくとも１つのＱＦＰ−ＤＡＣ対の前記ＱＦＰ−ＤＡＣのうちの第２のＱＦＰ−ＤＡＣとの間の磁束を通信可能に結合するように選択的に動作可能な、個別の第２の複数のＱＦＰラッチと、を備える、システム。
【請求項２１】
前記ＱＦＰの各々は、個別の第２の材料ループが介挿された個別の第１の材料ループを含み、前記第１の材料ループ及び前記第２の材料ループは臨界温度において超伝導を生じるとともに、個別の、第１のインターフェース及び第２のインターフェースを有し、前記第２の材料ループは２つのジョセフソン接合が介挿されており、第１の誘導インターフェースは、前記個別の第１の複数のＱＦＰラッチのうちの前記第１のＱＦＰラッチに磁束を通信可能に結合するように配置されており、第２の誘導インターフェースは、前記個別の第２の複数のＱＦＰラッチのうちの前記第１のＱＦＰラッチに磁束を通信可能に結合するように配置されている、請求項２０に記載のシステム。
【請求項２２】
前記第１の複数のＱＦＰラッチのうちの第２のＱＦＰラッチと、前記第２の複数のＱＦＰラッチのうちの第２のＱＦＰラッチとは、それぞれ、２つのジョセフソン接合が介挿された個別のジョセフソン接合材料ループを含む、請求項２０に記載のシステム。
【請求項２３】
前記ＱＦＰラッチの各々は、前記個別の第１の複数のＱＦＰラッチのうちの第１のＱＦＰラッチに磁束を通信可能に結合するように配置された第１のインターフェースと、前記個別の第２の複数のＱＦＰラッチのうちの第１のＱＦＰラッチに磁束を通信可能に結合するように配置された第２のインターフェースと、を備える個別のループを含む、請求項２０に記載のシステム。
【請求項２４】
前記個別の第１の複数のＱＦＰラッチのうちの前記第１のＱＦＰラッチの各々は、前記個別の第１の複数のＱＦＰラッチのうちの第２のＱＦＰラッチに磁束を通信可能に結合するように配置された個別の第２のインターフェースを備えた個別のループを含み、前記個別の第２の複数のＱＦＰラッチのうちの前記第１のＱＦＰラッチの各々は、前記個別の第２の複数のＱＦＰラッチのうちの第２のＱＦＰラッチに磁束を通信可能に結合するように配置された個別の第２のインターフェースを備えた個別のループを含む、請求項２３に記載のシステム。
【請求項２５】
前記第１の複数のＱＦＰラッチの各々のうちの前記第１のＱＦＰラッチは、個別の第１のラッチ信号に応答し、前記第２の複数のＱＦＰラッチの各々のうちの前記第１のＱＦＰラッチは、前記個別の第１のラッチ信号の反転論理に応答する、請求項２４に記載のシステム。
【請求項２６】
前記第１の複数のＱＦＰラッチの各々のうちの前記第１のＱＦＰラッチは、個別の第１のオフセット信号に応答し、前記第２の複数のＱＦＰラッチの各々のうちの前記第１のＱＦＰラッチは、前記個別の第１のオフセット信号に応答する、請求項２５に記載のシステム。
【請求項２７】
前記第１の複数のＱＦＰラッチの各々のうちの前記第１のＱＦＰラッチは、個別の第１のアドレス信号に応答し、前記第２の複数のＱＦＰラッチの各々のうちの前記第１のＱＦＰラッチは、前記個別のアドレス信号の反転論理に応答する、請求項２４に記載のシステム。
【請求項２８】
前記第１の複数のＱＦＰラッチの各々のうちの前記第１のＱＦＰラッチは、個別の第１のラッチ信号に応答し、前記第２の複数のＱＦＰラッチの各々のうちの前記第１のＱＦＰラッチは、前記個別の第１のラッチ信号に応答する、請求項２７に記載のシステム。
【請求項２９】
前記少なくとも１つのＱＦＰ−ＤＡＣ対の各々は、個別の第２のラッチ信号に応答する、請求項２６又は２８に記載のシステム。
【請求項３０】
前記ＱＦＰ−ＤＡＣの各々は、個別の一次材料ループと、ジョセフソン接合及びラッチインタフェースからなる第１の対が介挿されたラッチ材料ループと、ジョセフソン接合及びリセットインターフェースからなる第２の対が介挿されたリセット材料ループと、を含み、前記一次材料ループは、前記ラッチ材料ループが介挿されているとともに前記リセット材料ループが介挿されており、前記一次材料ループは、前記第１の複数のＱＦＰラッチ又は前記第２の複数のＱＦＰラッチのうちの個別の一方のうちの１つのＱＦＰラッチに通信可能に結合されるように配置された第１のインターフェースと、入力又は出力の一方に対する少なくとも第２のインターフェースと、を含む、請求項２９に記載のシステム。
【請求項３１】
前記ＱＦＰ−ＤＡＣはそれぞれ、個別の第２のラッチ信号に応答する、請求項３０に記載のシステム。
【請求項３２】
前記ＱＦＰ−ＤＡＣはそれぞれ、個別の第１のチップ信号に応答する、請求項３１に記載のシステム。
【請求項３３】
前記ＱＦＰ−ＤＡＣの各々は、個別のリセット信号に応答する、請求項３２に記載のシステム。
【請求項３４】
前記ＱＦＰの各々のうちの前記第１のＱＦＰは、個別のオフセット信号に応答する、請求項３３に記載のシステム。
【請求項３５】
前記ＱＦＰ−ＤＡＣ及び前記ＱＦＰラッチに信号を制御供給するように通信可能に結合された制御回路を更に備える、請求項２０〜２７のいずれか一項に記載のシステム。
【請求項３６】
前記制御回路は、前記ＤＡＣに情報をロードするように前記ＱＦＰラッチに信号を供給する、請求項３５に記載のシステム。
【請求項３７】
前記制御回路は、量子磁束パラメトロンデマルチプレクサ（ＱＦＰ−Ｄｅｍｕｘ）として動作するように前記ＱＦＰラッチに信号を供給する、請求項３５に記載のシステム。
【請求項３８】
前記制御回路は、前記ＤＡＣから情報をロードするように前記ＱＦＰラッチに信号を供給する、請求項３５に記載のシステム。
【請求項３９】
前記制御回路は、量子磁束パラメトロンマルチプレクサ（ＱＦＰ−Ｍｕｘ）として動作するように前記ＱＦＰラッチに信号を供給する、請求項３５に記載のシステム。
【請求項４０】
前記ＱＦＰ、前記ＱＦＰ−ＤＡＣ及び前記ＱＦＰラッチのすべては、単一のチップ上に存在する非散逸プログラマブル磁気メモリ（ＰＭＭ）を形成している、請求項２０〜３５のいずれか一項に記載の計算システム。
【請求項４１】
超伝導量子ビットと、量子ビットを通信可能に結合する１つ以上のカプラと、を有する複数のプログラマブルデバイスと、
前記複数のプログラマブルデバイスのターゲットデバイス内の電流を駆動するように動作可能な第１のデジタル／アナログ変換器（ＤＡＣ）と、を備え、前記第１のＤＡＣは、前記ターゲットデバイスに結合可能であって、
動作時に第１の電荷キャリア密度を有する第１の超伝導ループと、
前記第１の超伝導ループに介挿された第１のエネルギー蓄積要素であって、動作時に前記第１の電荷キャリア密度より小さい第２の電荷キャリア密度を有することによって第１の動的インダクタンスを与える、第１のエネルギー蓄積要素と、を有する、量子プロセッサ。
【請求項４２】
前記第１の超伝導ループは、第１の実効浸透深さを有する第１の超伝導材料を含み、前記第１のエネルギー蓄積要素は、前記第１の実効浸透深さより大きい第２の実効浸透深さを有する第２の超伝導材料を含む、請求項４１に記載の量子プロセッサ。
【請求項４３】
前記第１のエネルギー蓄積要素は、前記第２の超伝導材料からなる超伝導膜を備え、前記超伝導膜は、前記超伝導ループの前記第１の超伝導材料の厚さより小さい厚さを有する、請求項４２に記載の量子プロセッサ。
【請求項４４】
前記超伝導膜の前記厚さは、最大で第２の浸透深さの３倍である、請求項４３に記載の量子プロセッサ。
【請求項４５】
前記超伝導膜の前記厚さは、最大で前記第２の浸透深さの２分の１である、請求項４４に記載の量子プロセッサ。
【請求項４６】
前記超伝導膜は完全に前記量子プロセッサの層内に配置されており、これにより前記超伝導膜は実質的に平坦である、請求項４３に記載の量子プロセッサ。
【請求項４７】
前記超伝導膜は、第１の次元の領域長と第２の次元の領域幅とを有する平坦領域内で蛇行し、前記超伝導膜は、前記第１の次元の前記領域長に亘って延在する複数の長さ方向部分において延在し、各長さ方向部分は、前記領域幅より小さい距離だけ、前記第２の次元に、隣接する長さ方向部分から離間していて、前記第２の次元で延在する幅方向部分によって、隣接する長さ方向部分に電気的に接続されている、請求項４６に記載の量子プロセッサ。
【請求項４８】
前記第２の超伝導材料は、ＮｂＮ、ＮｂＴｉＮ、ＴｉＮ及び粒状アルミニウムからなる群から選択される、請求項４２に記載の量子プロセッサ。
【請求項４９】
前記第１のエネルギー蓄積要素は、前記第１の超伝導ループに直列に介挿された複数のジョセフソン接合を有する、請求項４１に記載の量子プロセッサ。
【請求項５０】
前記第１のＤＡＣは、ガルバニック結合によって前記ターゲットデバイスにガルバニックに結合されており、前記ガルバニック結合は共有ジョセフソン接合を含む、請求項４９に記載の量子プロセッサ。
【請求項５１】
前記第１のＤＡＣは前記ターゲットデバイスに磁気的に結合されており、前記複数のジョセフソン接合の各々についてのＲ＿ＮＡは、ターゲットＲ＿ＮＡ値から閾値量以下だけずれており、Ｒ＿Ｎは接合当たりのジョセフソン抵抗であり、Ａは接合当たりの面積である、請求項４９に記載の量子プロセッサ。
【請求項５２】
第２のＤＡＣを備え、
前記第２のＤＡＣは、第２の超伝導ループと、前記第２の超伝導ループに介挿されて第２の動的インダクタンスを与える第２のエネルギー蓄積要素と、を有し、
前記第２の超伝導ループは前記第１のＤＡＣの前記第１の超伝導ループにガルバニックに結合されており、
前記第１の超伝導ループ及び前記第２の超伝導ループは前記第１の超伝導ループ及び前記第２の超伝導ループに共通の共有部を有し、
前記共有部は、動作時に、前記第１の動的インダクタンス及び前記第２の動的インダクタンスのうちの少なくとも一方に比例する共有動的インダクタンスを与える共有エネルギー蓄積要素を有する、請求項５１に記載の量子プロセッサ。
【請求項５３】
前記共有部の幅は前記第１のエネルギー蓄積要素及び前記第２のエネルギー蓄積要素の幅より大きく、幅は電流の方向及び厚さの方向に垂直に測られる、請求項５２に記載の量子プロセッサ。
【請求項５４】
前記共有部の第１の領域は、前記第１の動的インダクタンスより小さい、より小さい動的インダクタンスを有する１つ以上の超伝導体に結合されており、前記共有部の非結合領域は、前記超伝導体によって、前記共有動的インダクタンスを与えるように、少なくとも部分的に定義されている、請求項５２に記載の量子プロセッサ。
【請求項５５】
前記共有エネルギー蓄積要素は、動作時に、前記第１の動的インダクタンスに比例する前記共有動的インダクタンスを与え、前記第１のＤＡＣは、動作時に、１つ以上の、前記第２のＤＡＣより上位の桁を表す、請求項５２に記載の量子プロセッサ。
【請求項５６】
前記第１のＤＡＣは前記第１の超伝導ループに介挿された結合要素を有し、前記第１のＤＡＣは結合要素を介して前記ターゲットデバイスに直接結合されており、
前記第２のＤＡＣは前記第１のＤＡＣを介して前記ターゲットデバイスに間接的に結合されており、
前記第１のＤＡＣは入力ストリングの最上位桁を表すように動作可能であり、前記第２のＤＡＣは前記入力ストリングの下位桁を表すように動作可能である、請求項５１に記載の量子プロセッサ。
【請求項５７】
前記第１のエネルギー蓄積要素は、前記第１の超伝導ループに直列に介挿された第１の複数のジョセフソン接合を有し、
前記第２のエネルギー蓄積要素は、前記第２の超伝導ループに直列に介挿された第２の複数のジョセフソン接合を有し、
前記共有部は第３の複数のジョセフソン接合を有し、前記第３の複数のジョセフソン接合の前記ジョセフソン接合のうちの少なくとも１つは、前記第１の複数のジョセフソン接合及び前記第２の複数のジョセフソン接合のうちの各ジョセフソン接合より大きい面積を有する、請求項５２に記載の量子プロセッサ。
【請求項５８】
前記第３の複数のジョセフソン接合の前記ジョセフソン接合のうちの前記少なくとも１つは、前記第１の複数のジョセフソン接合及び前記第２の複数のジョセフソン接合の前記ジョセフソン接合のうちの少なくとも１つの少なくとも２倍の面積を有する、請求項５７に記載の量子プロセッサ。
【請求項５９】
前記第１の超伝導ループは、前記ターゲットデバイスにガルバニックに結合されている、請求項５１に記載の量子プロセッサ。