(57)【要約】【課題】斜め配線を使用した半導体集積回路において、ブロックの配置に制約があるため、斜め配線を効果的に使用できていない。【解決手段】少なくとも第１のブロック、第２のブロック、第３のブロックから構成される半導体集積回路において、第３のブロックＢ５が第１のブロックＢ１と第２のブロックＢ２との間に両ブロックに対して４５度近傍の所定の角度で斜めに配置され、第１のブロックＢ１は少なくとも第１の出力ピンＰ１を持ち、第２のブロックＢ２は少なくとも第１の入力ピンＰ２を持ち、第３のブロックＢ５は少なくとも第２の入力ピンＱ１および第２の出力ピンＱ２を持ち、第１の出力ピンＰ１と第２の入力ピンＱ１が第１の配線Ｌ１で接続され、第２の出力ピンＱ２と第１の入力ピンＰ２が第２の配線Ｌ２で接続されている。これにより、集積度を向上するとともに斜め配線を効果的に使用できる。【特許請求の範囲】
【請求項１】
少なくとも第１のブロック、第２のブロック、第３のブロックから構成される半導体集積回路において、前記第３のブロックが前記第１のブロックと前記第２のブロックとの間に前記第１のブロック、前記第２のブロックに対して４５度近傍の所定の角度で斜めに配置されていることを特徴とする半導体集積回路。
【請求項２】
前記第１のブロックは少なくとも第１の出力ピンを持ち、前記第２のブロックは少なくとも第１の入力ピンを持ち、前記第３のブロックは少なくとも第２の入力ピンおよび第２の出力ピンを持ち、前記第１の出力ピンと前記第２の入力ピンが第１の配線で接続され、前記第２の出力ピンと前記第１の入力ピンが第２の配線で接続されている請求項１に記載の半導体集積回路。
【請求項３】
前記第１の配線および前記第２の配線それぞれの少なくとも一部は４５度近傍の所定の角度を持つ配線部分を含む請求項２に記載の半導体集積回路。
【請求項４】
前記第１の配線および前記第２の配線はほぼ一直線の配線からなる請求項３に記載の半導体集積回路。
【請求項５】
前記第１の配線と前記第２の配線は同一直線上にある請求項４に記載の半導体集積回路。
【請求項６】
前記第３のブロックは少なくとも１つのセルを含み、前記第２の入力ピンは前記セルの入力ピンに接続され、前記第２の出力ピンは前記セルの出力ピンに接続されている請求項２から請求項５までのいずれかに記載の半導体集積回路。
【請求項７】
前記セルはバッファである請求項６に記載の半導体集積回路。
【請求項８】
前記セルは、少なくとも１つの入力ピンと１つの出力ピンを持ち、前記入力ピンと前記出力ピンはＸ方向もしくはＹ方向に一直線上に並んでいる請求項６または請求項７に記載の半導体集積回路。
【請求項９】
前記セルは、少なくとも１つの入力ピンと１つの出力ピンを持ち、前記入力ピンと前記出力ピンは４５度近傍の所定の角度の直線上に配置されている請求項６または請求項７に記載の半導体集積回路。
【請求項１０】
少なくとも第１のブロック、第２のブロック、第３のブロックから構成される半導体集積回路において、前記第３のブロックが前記第１のブロックと前記第２のブロックとの間に配置され、前記第３のブロックは請求項９に記載のセルを含むことを特徴とする半導体集積回路。
【請求項１１】
前記第１のブロックは少なくとも第１の出力ピンを持ち、前記第２のブロックは少なくとも第１の入力ピンを持ち、前記第３のブロックは少なくとも第２の入力ピンおよび第２の出力ピンを持ち、前記第１の出力ピンと前記第２の入力ピンが第１の配線で接続され、前記第２の出力ピンと前記第１の入力ピンが第２の配線で接続され、前記第２の入力ピンは前記セルの入力ピンに接続され、前記第２の出力ピンは前記セルの出力ピンに接続されている請求項１０に記載の半導体集積回路。
【請求項１２】
前記第１の配線および前記第２の配線はそれぞれ４５度近傍の所定の角度を持った一直線の配線からなる請求項１１に記載の半導体集積回路。
【請求項１３】
少なくとも１つの入力ピンと１つの出力ピンを持つセルにおいて、前記入力ピンと前記出力ピンはＸ方向もしくはＹ方向に一直線上に並んでいることを特徴とするセル。
【請求項１４】
少なくとも１つの入力ピンと１つの出力ピンを持つセルにおいて、前記入力ピンと前記出力ピンは４５度近傍の所定の角度の直線上に配置されていることを特徴とするセル。
【請求項１５】
第１のブロックおよび第２のブロックを配置するステップと、
前記第１のブロックの第１の出力ピンと前記第２のブロックの第１の入力ピンを、少なくとも一部に４５度近傍の所定の角度の配線部分を含む第１の配線で配線するステップと、
Ｘ方向もしくはＹ方向に一直線上に並んだ少なくとも１組の入力ピンと出力ピンを有する第３のブロックを、前記第１のブロックと前記第２のブロックとの間に４５度近傍の所定の角度で配置するステップと、
前記第１の配線における前記４５度近傍の所定の角度の配線部分に、前記第３のブロックのセルを接続するステップと
を含む半導体集積回路の設計方法。
【請求項１６】
第１のブロックおよび第２のブロックを配置するステップと、
前記第１のブロックの第１の出力ピンと前記第２のブロックの第１の入力ピンを、少なくとも一部に４５度近傍の所定の角度の配線部分を含む第１の配線で配線するステップと、
４５度近傍の所定の角度の直線上に配置されている少なくとも１組の入力ピンと出力ピンを有する第３のブロックを、前記第１のブロックと前記第２のブロックとの間に配置するステップと、
前記第１の配線における前記４５度近傍の所定の角度の配線部分に、前記第３のブロックのセルを接続するステップと
を含む半導体集積回路の設計方法。
【請求項１７】
前記第３のブロックを配置するステップにおいて、前記４５度近傍の所定の角度の配線部分に対して前記セルの入力ピンおよび出力ピンが重なる位置に前記第３のブロックを配置する請求項１５または請求項１６に記載の半導体集積回路の設計方法。
【請求項１８】
前記セルとしてバッファを用いる請求項１５または請求項１６に記載の半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、半導体集積回路、セル、および半導体集積回路の設計方法にかかわり、特には斜め配線を使用する場合の改良技術に関する。
【背景技術】
【０００２】  従来の半導体集積回路、特にスタンダードセルやゲートアレイセルといったセルを用いた半導体集積回路において、その多層配線構造は、互いに直交する配線層を積み上げていく構成が広く取られてきた。例えば、４層配線構造の場合には、第１，３層配線はＸ方向に、第２，４層配線はＹ方向に配線される、といったような構成である。この構成では、斜め４５度方向に離れた２点間を結ぶには、最短距離よりも√２倍以上の長さの配線が必要である。【０００３】  近年、配線長の増大に起因して、回路の遅延が大きな問題となっている。そこで、多層配線構造の一部に、Ｘ，Ｙ方向に対して４５度の角度をなす斜め配線を使用した技術が提案されている。一例として、特許文献１には、図１２のような半導体集積回路の配線構造が開示されている。図１２において、Ｇ１〜Ｇ４は、それぞれ第１層〜第４層の配線格子であり、各層の配線はこれらの配線格子上に行われる。第３，４層の配線は斜め配線となっている。これにより、配線長が最適化された半導体集積回路を構成する。【０００４】  また、特許文献１には、斜め配線を使用したリピータセルの挿入に関する半導体集積回路の設計方法にも言及されている。図１３（ａ）〜（ｄ）に、そのリピータセルの挿入手順を示す。図１３において、Ｂ２１，Ｂ２２はセルであり、Ｂ２３はリピータセルであり、Ｌ２１〜Ｌ２３は斜め配線である。リピータセルは、回路遅延等の理由で信号伝播が困難になるときに、それを抑止して信号伝播を回復するために挿入する素子のことである。【０００５】  まず、図１３（ｄ）のように、Ｘ，Ｙ方向の配線のみでセルＢ２１，Ｂ２２間の配線を行う。次に、必要に応じて、リピータセルの挿入および斜め配線を行って、図１３（ａ）〜（ｃ）のようなレイアウトを得る。
【特許文献１】特開２０００−８２７４３号公報（第７−９頁、第１，４図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】  しかしながら、斜め配線を使用する特許文献１に記載の半導体集積回路では、セルやブロックはＸ，Ｙ方向に沿った配置を行うものであって、セルやブロックの配置についての改良には言及していない。さらに、配置の改良によって斜め配線の使用を効果的にすることについても考慮していない。【０００７】  また、特許文献１に記載のリピータセルの挿入に関する半導体集積回路の設計方法では、最初の配線をＸ，Ｙ方向と限定している。このため、斜め配線を使用した最適な配線結果が得られておらず、斜め配線を使えば不要となるはずのリピータセルの挿入まで行わなくてはならない。また、リピータセルの挿入前、挿入後の配線経路が大きく変わるため、配線修正部が多くなり、周囲の配線を含めて再配線する必要が発生する。【０００８】  本発明は、斜め配線を使用した半導体集積回路において、セルやブロックの配置に改良を行い、さらに配置の改良によって斜め配線の使用を効果的にすることを目的としている。【０００９】  また、リピータセルの挿入前、挿入後において、再配線する必要性を最小限に抑える半導体集積回路の設計方法を提供することを目的としている。
【課題を解決するための手段】
【００１０】  本発明の半導体集積回路は、少なくとも第１のブロック、第２のブロック、第３のブロックから構成される半導体集積回路において、前記第３のブロックが前記第１のブロックと前記第２のブロックとの間に前記第１のブロック、前記第２のブロックに対して４５度近傍の所定の角度で斜めに配置されていることを特徴とする。【００１１】  これにより、ブロックの配置の自由度が向上し、高集積化が図れる。【００１２】  また、上記の構成において、前記第１のブロックは少なくとも第１の出力ピンを持ち、前記第２のブロックは少なくとも第１の入力ピンを持ち、前記第３のブロックは少なくとも第２の入力ピンおよび第２の出力ピンを持ち、前記第１の出力ピンと前記第２の入力ピンが第１の配線で接続され、前記第２の出力ピンと前記第１の入力ピンが第２の配線で接続されている場合を含むものとする。【００１３】  この場合、さらにブロック間の第１の配線、第２の配線の配線長を短くすることができる。【００１４】  また、上記の構成において、前記第１の配線および前記第２の配線それぞれの少なくとも一部は４５度近傍の所定の角度を持つ配線部分を含むことが好ましい。【００１５】  この場合、ブロック間の第１の配線、第２の配線に斜め配線を使用することにより、さらにその配線長を短くすることができる。【００１６】  また、上記の構成において、前記第１の配線および前記第２の配線はほぼ一直線の配線からなる場合を含むものとする。【００１７】  また、上記の構成において、前記第１の配線と前記第２の配線は同一直線上にある場合を含むものとする。【００１８】  この場合、ブロック間の第１の配線、第２の配線に斜め配線を使用し、さらにそれを直線状にすることによって、その配線長をさらに小さくすることができる。【００１９】  また、上記の構成において、前記第３のブロックは少なくとも１つのセルを含み、前記第２の入力ピンは前記セルの入力ピンに接続され、前記第２の出力ピンは前記セルの出力ピンに接続されている場合を含むものとする。【００２０】  また、上記の構成において、前記セルはバッファである場合を含むものとする。【００２１】  この場合、リピータバッファやその他のセルを含んだブロックにさらに適用することができ、リピータバッファ等の挿入において配線長を短くすることができる。【００２２】  また、前記セルは、少なくとも１つの入力ピンと１つの出力ピンを持ち、前記入力ピンと前記出力ピンはＸ方向もしくはＹ方向に一直線上に並んでいる場合を含むものとする。【００２３】  この場合、セルを４５度近傍の所定の角度で配置した場合に、入力ピンと出力ピンが斜め方向に一直線上になり、斜め配線に対して配線の変更を最小限にしてセルを容易に挿入することができ、半導体集積回路としても配線長を短くすることができる。【００２４】  また、前記セルは、少なくとも１つの入力ピンと１つの出力ピンを持ち、前記入力ピンと前記出力ピンは４５度近傍の所定の角度の直線上に配置されている場合を含むものとする。【００２５】  また、上記の構成において、少なくとも第１のブロック、第２のブロック、第３のブロックから構成される半導体集積回路において、前記第３のブロックが前記第１のブロ���クと前記第２のブロックとの間に配置され、前記第３のブロックは、上記の入力ピンと出力ピンが４５度近傍の所定の角度の直線上に配置されているセルを含むことがあるものとする。【００２６】  また、上記の構成において、前記第１のブロックは少なくとも第１の出力ピンを持ち、前記第２のブロックは少なくとも第１の入力ピンを持ち、前記第３のブロックは少なくとも第２の入力ピンおよび第２の出力ピンを持ち、前記第１の出力ピンと前記第２の入力ピンが第１の配線で接続され、前記第２の出力ピンと前記第１の入力ピンが第２の配線で接続され、前記第２の入力ピンは前記セルの入力ピンに接続され、前記第２の出力ピンは前記セルの出力ピンに接続されている場合を含むものとする。【００２７】  また、上記の構成において、前記第１の配線および前記第２の配線はそれぞれ４５度近傍の所定の角度を持った一直線の配線からなる場合を含むものとする。【００２８】  この場合、セルの入力ピンと出力ピンが斜め方向に一直線上になり、斜め配線に対して配線の変更を最小限にしてセルを容易に挿入することができ、半導体集積回路としても配線長を短くすることができる。【００２９】  また、本発明の半導体集積回路の設計方法は、
少なくとも第１のブロック、第２のブロックおよび前記第１のブロックの第１の出力ピンと前記第２のブロックの第１の入力ピンを接続する第１の配線を備えた半導体集積回路の設計方法であって、
第１のブロックおよび第２のブロックを配置するステップと、
前記第１のブロックの第１の出力ピンと前記第２のブロックの第１の入力ピンを、少なくとも一部に４５度近傍の所定の角度の配線部分を含む第１の配線で配線するステップと、
Ｘ方向もしくはＹ方向に一直線上に並んだ少なくとも１組の入力ピンと出力ピンを有する第３のブロックを、前記第１のブロックと前記第２のブロックとの間に４５度近傍の所定の角度で配置するステップと、
前記第１の配線における前記４５度近傍の所定の角度の配線部分に、前記第３のブロックのセルを接続するステップと
を含むものとする。【００３０】  また、本発明の半導体集積回路の設計方法は、
少なくとも第１のブロック、第２のブロックおよび前記第１のブロックの第１の出力ピンと前記第２のブロックの第１の入力ピンを接続する第１の配線を備えた半導体集積回路の設計方法であって、
第１のブロックおよび第２のブロックを配置するステップと、
前記第１のブロックの第１の出力ピンと前記第２のブロックの第１の入力ピンを、少なくとも一部に４５度近傍の所定の角度の配線部分を含む第１の配線で配線するステップと、
４５度近傍の所定の角度の直線上に配置されている少なくとも１組の入力ピンと出力ピンを有する第３のブロックを、前記第１のブロックと前記第２のブロックとの間に配置するステップと、
前記第１の配線における前記４５度近傍の所定の角度の配線部分に、前記第３のブロックのセルを接続するステップと
を含むものとする。【００３１】  また、上記の設計方法において、前記第３のブロックを配置するステップにおいて、前記４５度近傍の所定の角度の配線部分に対して前記セルの入力ピンおよび出力ピンが重なる位置に前記第３のブロックを配置する場合を含むものとする。【００３２】  また、上記の設計方法において、前記セルとしてバッファを用いる場合を含むものとする。【００３３】  これにより、リピータセル等の挿入前において配線をＸ，Ｙ方向に限定しないため、配線長をあらかじめ短くすることができる。さらに、リピータセルの入力ピン、出力ピンを斜め配線方向の一直線上にすることにより、リピータセル挿入時の配線の変更を最小限とすることができる。
【発明の効果】
【００３４】  本発明によれば、斜め配線の使用をより効果的にし、配線長の削減、半導体集積回路の高集積化を図ることができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１の実施の形態における半導体集積回路のレイアウト図
【図２】図１のレイアウト図の拡大図
【図３】本発明の第２の実施の形態における半導体集積回路の設計フロー
【図４】本発明の第２の実施の形態における半導体集積回路のレイアウト図
【図５】本発明の第２の実施の形態におけるリピータセル（リピータバッファ）のレイアウト図
【図６】本発明の第２の実施の形態におけるリピータバッファ挿入後のレイアウト図
【図７】本発明の第２の実施の形態における再配線後のレイアウト図
【図８】本発明の第３の実施の形態におけるリピータセル（リピータバッファ）のレイアウト図
【図９】本発明の第３の実施の形態におけるリピータバッファ挿入後のレイアウト図
【図１０】本発明の第３の実施の形態における再配線後のレイアウト図
【図１１】従来技術による半導体集積回路のレイアウト図
【図１２】従来の斜め配線の配線格子の説明図
【図１３】従来のリピータ挿入方法の説明図
【符号の説明】
【００３６】  Ｂ１〜Ｂ４  ブロック
Ｂ５，Ｂ１５  リピータバッファ
Ｌ１〜Ｌ７，Ｌ１１，Ｌ１２  配線
Ｐ１〜Ｐ４  ピン
Ｑ１〜Ｑ４，Ｑ１１，Ｑ１２  入出力ピン
Ｓ１  配置工程
Ｓ２  配線工程
Ｓ３  リピータ配置工程
Ｓ４  再配線工程
【発明を実施するための最良の形態】
【００３７】  （第１の実施の形態）
図１は、本発明の第１の実施の形態における半導体集積回路のブロック配置を示すレイアウト図である。図１において、Ｂ１〜Ｂ５はブロックであり、ブロックＢ１〜Ｂ４はＸ方向にａ、Ｙ方向にｂの距離をおいて縦横２列に配置されている。ブロックＢ５は一辺の長さがｃである。ここで、長さｃは。ｃ＜√（ａ２＋ｂ２）の関係がある。ブロックＢ５は、ブロックＢ１〜Ｂ４が配置される中央部に、ブロックＢ１〜Ｂ４に対して４５度の斜めに配置されている。好ましいのは正確に４５度の斜め姿勢であるが、それは必須ではなく、４５度に近い所定の角度であればよいものとする。【００３８】  図２は、図１のブロックＢ５の近傍を拡大した図である。図２において、Ｐ１〜Ｐ４は、それぞれブロックＢ１〜Ｂ４のピンであり、Ｑ１〜Ｑ４はブロックＢ５のピンである。Ｌ１〜Ｌ４はブロックのピン間を結ぶ配線であり、配線Ｌ１はピンＰ１，Ｑ１間を、配線Ｌ２はピンＰ２，Ｑ２間を、配線Ｌ３はピンＰ３，Ｑ３間を、配線Ｌ４はピンＰ４，Ｑ４間をそれぞれ結んでいる。配線Ｌ１，Ｌ２，Ｌ４には一部もしくは全てに斜め配線が使用されている。なお、各配線がどの配線層を使用しているかについては、本発明においては本質的でないため図示しない。また、同様の理由により、配線層間の乗換えのためのコンタクトホールについても図示していない。また、図２において、ブロックＢ１〜Ｂ５のピンは図示したもの以外にあってもよい。ブロック間配線も図示したもの以外にあってもよい。【００３９】  上記のように構成された第１の実施の形態の半導体集積回路について、以下にその働きを示す。【００４０】  ブロックＢ１〜Ｂ４は横方向にａ、縦方向の距離ｂだけ離間して配置されている。【００４１】  図１１に例示するように、従来の技術であれば、ブロックＢ１〜Ｂ４の中に一辺の長さがｃであるブロックＢ５をＸ，Ｙ方向に沿って配置する。この場合、ブロックＢ１〜Ｂ４の配置が図１と同じであれば、ブロックＢ５を配置することができない。ブロックＢ１〜Ｂ４を移動して、ブロックＢ５が入る領域を確保する必要がある。ブロックＢ２の上方向移動後のブロックＢ２，Ｂ３間の距離ｄは、ｄ＞ｃの関係となる。その結果、ブロックＢ１〜Ｂ５の配置領域全体の面積が大きくなり、半導体集積回路の面積も大きくなってしまう。【００４２】  これに対して、図１に示す本実施の形態では、ブロックＢ５の配置を斜めにすることにより、ブロック配置の自由度が大きくなり、ブロックＢ１〜Ｂ４間の領域を広げることなく配置が実現し、高集積化を実現できる。また、ブロックＢ５を配置するに当たっては、配線Ｌ１〜Ｌ４の配線長が短くなるように斜め配線を使用することを考慮して配置し、配置後に斜め配線することにより配線長を短くすることができる。【００４３】  （第２の実施の形態）
図３は、本発明の第２の実施の形態における半導体集積回路の設計フローの図である。図３において、Ｓ１はブロックの配置を行う配置工程、Ｓ２はブロック間の配線を行う配線工程、Ｓ３はリピータを配置するリピータ配置工程、Ｓ４は配置されたリピータに対して配線を行う再配線工程である。【００４４】  図４は、図３の配置工程Ｓ１および配線工程Ｓ２が完了した半導体集積回路のレイアウト図である。ブロックＢ１のピンＰ１とブロックＢ２のピンＰ２が、斜めの配線Ｌ５を介して接続されている。【００４５】  図５は、リピータ配置工程Ｓ３で配置されるリピータセルＢ５のレイアウトである。リピータセルＢ５は、バッファの機能を持つ。以下、リピータバッファＢ５と記載する。Ｑ１，Ｑ２は入出力ピンである。このリピータバッファＢ５では、入出力ピンＱ１，Ｑ２はＹ方向に一直線上に並んでいる。Ｘ方向に一直線上に並んでいるのでもよい。入出力ピンＱ１，Ｑ２は、それぞれ２つ以上でもよい。リピータバッファＢ５内には、トランジスタやその他配線等が存在するが、図５では省略している。【００４６】  図６は、リピータ配置工程Ｓ３が完了した半導体集積回路のレイアウト図である。リピータバッファＢ５の入出力ピンＱ１，Ｑ２が斜めの配線Ｌ５に位置対応するように、リピータバッファＢ５を４５度の斜め姿勢で配置している。【００４７】  図７は、再配線工程Ｓ４が完了した半導体集積回路のレイアウト図である。配線Ｌ５を切断して配線Ｌ６，Ｌ７とし、配線Ｌ６によりブロックＢ１のピンＰ１とリピータバッファＢ５の入出力ピンＱ１とを接続し、配線Ｌ７によりブロックＢ２のピンＰ２とリピータバッファＢ５の入出力ピンＱ２とを接続している。請求項記載と対応させると、Ｐ１が第１の出力ピンに対応し、Ｑ１が第２の入力ピンに対応し、Ｑ２が第２の出力ピンに対応し、Ｐ２が第１の入力ピンに対応している。配線Ｌ６と配線Ｌ７は４５度の角度で配置され、同一直線上にある。【００４８】  上記のように構成された第２の実施の形態の半導体集積回路の設計方法について、以下にその働きを示す。【００４９】  まず、ブロックの配置工程Ｓ１および配線工程Ｓ２によって、ブロックの配置およびブロックの配線が行われる。配線工程Ｓ２においては、斜め配線も使用して配線を行う。配線工程Ｓ２の完了後のレイアウトが図４であり、ピンＰ１，Ｐ２間は一直線の斜め配線Ｌ５によって配線されている。【００５０】  その後、配線Ｌ５において遅延値が大きい場合には、配線Ｌ５中にリピータバッファＢ５の挿入が必要となる。そこで、リピータ配置工程Ｓ３で、リピータバッファＢ５の配置が行われる。図５のように、リピータバッファＢ５の入出力ピンＱ１，Ｑ２は、Ｙ方向に一直線に並んでいる。図６のように、リピータバッファＢ５を時計回りに４５度回転させて斜めに配置する。これにより、入出力ピンＱ１，Ｑ２は斜め方向に一直線に並び、配線Ｌ５に重なる。【００５１】  次に、再配線工程Ｓ４で、リピータバッファＢ５の挿入がなされた配線Ｌ５の切断および、リピータバッファＢ５への再接続が行われる。入出力ピンＱ１，Ｑ２の間で配線Ｌ５を切断し、図７のように、配線Ｌ６，Ｌ７に分割する。そして、配線Ｌ６を入出力ピンＱ１へ、配線Ｌ��を入出力ピンＱ２へ接続する。【００５２】  このような半導体集積回路の設計方法により、リピータバッファＢ５の挿入前後の配線の変更を小さく抑えることができる。また、リピータバッファＢ５の入出力ピンＱ１，Ｑ２へ接続される配線の迂回を回避でき、配線Ｌ５の周辺に配線があった場合にも、それらの配線への影響を最小限とすることができる。したがって、リピータバッファＢ５の挿入が容易であることに加え、リピータバッファＢ５への配線長の最小化を図ることができる。また、配線工程Ｓ２から斜め配線を使用しているため、必要なリピータの挿入個数を従来技術より削減することができる。【００５３】  なお、配線Ｌ５，Ｌ６，Ｌ７およびリピータバッファＢ５についての傾斜角４５度は好ましい一例であるが、それは必須ではなく、４５度に近い所定の角度であればよいものとする。【００５４】  （第３の実施の形態）
第３の実施の形態の半導体集積回路の設計フローは、第２の実施の形態の半導体集積回路の設計フローと同じく、図３で示されるものである。図８は、第３の実施の形態の半導体集積回路の設計フローにおいて、リピータ配置工程Ｓ３で配置されるリピータセルのレイアウトである。リピータセルＢ１５は、バッファの機能を持つ。以下、リピータバッファＢ１５と記載する。Ｑ１１，Ｑ１２は、リピータバッファＢ１５の入出力ピンであり、リピータバッファＢ１５の外形線に対して４５度をなす直線上に配置されている。すなわち、入出力ピンＱ１１，Ｑ１２は、斜め配線（図８中で点線で示す）に平行に一直線上に並んでいる。リピータバッファＢ１５内には、トランジスタやその他配線等が存在するが、図８では省略している。【００５５】  図９は、図４の半導体集積回路に対して、リピータ配置工程Ｓ３が完了した半導体集積回路のレイアウト図である。図９において、図４と同じものには同一の符号を付している。リピータバッファＢ１５は、その姿勢を変えることなく配置され、４５度の直線上にならぶ入出力ピンＱ１１，Ｑ１２を斜め配線Ｌ５に重ねている。【００５６】  図１０は、再配線工程Ｓ４が完了した半導体集積回路のレイアウト図である。配線Ｌ５を切断して配線Ｌ１１，Ｌ１２とし、配線Ｌ１１によりブロックＢ１のピンＰ１とリピータバッファＢ１５の入出力ピンＱ１１とを接続し、配線Ｌ１２によりブロックＢ２のピンＰ２とリピータバッファＢ１５の入出力ピンＱ１２とを接続している。請求項記載と対応させると、Ｐ１が第１の出力ピンに対応し、Ｑ１１が第２の入力ピンに対応し、Ｑ１２が第２の出力ピンに対応し、Ｐ２が第１の入力ピンに対応している。【００５７】  上記のように構成された第３の実施の形態の半導体集積回路の設計方法について、以下にその働きを示す。【００５８】  配線工程Ｓ２までは第２の実施の形態と同一である。その後、第２の実施の形態と同様に、配線Ｌ５において遅延値が大きい場合には、配線Ｌ５中にリピータバッファＢ１５の挿入が必要となる。そこで、リピータ配置工程Ｓ３で、リピータバッファＢ１５の配置が行われる。図８のように、リピータバッファＢ１５の入出力ピンＱ１，Ｑ２は、もとから斜め方向に一直線に並んでいる。したがって、図９のように、リピータバッファＢ１５を、回転させずにそのままの姿勢で配置し、入出力ピンＱ１１，Ｑ１２を配線Ｌ５に重ねる。【００５９】  次に、再配線工程Ｓ４では、リピータバッファＢ１５の挿入がなされた配線Ｌ５の切断および、リピータバッファＢ１５への再接続が行われる。入出力ピンＱ１１，Ｑ１２の間で配線Ｌ５を切断し、図１０のように、配線Ｌ１１，Ｌ１２に分割する。そして、配線Ｌ１１を入出力ピンＱ１１へ、配線Ｌ１２を入出力ピンＱ１２へ接続する。【００６０】  このような半導体集積回路の設計方法により、リピータバッファＢ１５の挿入前後の配線の変更を小さく抑えることができる。また、リピータバッファＢ１５の入出力ピンＱ１１，Ｑ１２へ接続される配線の迂回を回避でき、配線Ｌ５の周辺に配線があった場合にも、それらの配線への影響を最小限とすることができる。したがって、リピータバッファＢ１５の挿入が容易であることに加え、リピータバッファＢ１５への配線長の最小化を図ることができる。また、配線工程Ｓ２から斜め配線を使用しているため、必要なリピータの挿入個数を従来技術より削減することができる。【００６１】  なお、本発明の第２および第３の実施の形態において、リピータバッファの挿入はセルを挿入するとしたが、リピータバッファを含むブロックであってもよい。また、リピータバッファを挿入するとしたが、任意の論理のセル（例えばインバータ、ＡＮＤゲートなど）もしくはセルを含んだブロックを挿入するのでもよい。ＡＮＤゲートなどのように入出力ピンが合計で３つ以上ある場合には、挿入されるセルのピンのうち、セルが挿入される配線に接続するピンが配線に重なるようになっていればよい。【００６２】  なお、配線Ｌ５，Ｌ１１，Ｌ１２およびリングバッファＢ１５についての傾斜角４５度は好ましい一例であるが、それは必須ではなく、４５度に近い所定の角度であればよい。
【産業上の利用可能性】
【００６３】  本発明は、斜め配線の使用をより効果的にし、配線長の削減、高集積化等を図る特長を有し、小面積化による高集積化、高性能化等を図る半導体集積回路として有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【手続補正書】
【提出日】平成19年4月27日(2007.4.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも第１のブロック、第２のブロック、第３のブロックから構成される半導体集積回路において、前記第３のブロックが前記第１のブロックと前記第２のブロックとの間に前記第１のブロック、前記第２のブロックに対して４５度近傍の所定の角度で斜めに配置されていることを特徴とする半導体集積回路。
【請求項２】
前記第１のブロックは少なくとも第１の出力ピンを持ち、前記第２のブロックは少なくとも第１の入力ピンを持ち、前記第３のブロックは少なくとも第２の入力ピンおよび第２の出力ピンを持ち、前記第１の出力ピンと前記第２の入力ピンが第１の配線で接続され、前記第２の出力ピンと前記第１の入力ピンが第２の配線で接続されている請求項１に記載の半導体集積回路。
【請求項３】
前記第１の配線および前記第２の配線それぞれの少なくとも一部は４５度近傍の所定の角度を持つ配線部分を含む請求項２に記載の半導体集積回路。
【請求項４】
前記第１の配線および前記第２の配線はほぼ一直線の配線からなる請求項３に記載の半導体集積回路。
【請求項５】
前記第１の配線と前記第２の配線は同一直線上にある請求項４に記載の半導体集積回路。
【請求項６】
前記第３のブロックは少なくとも１つのセルを含み、前記第２の入力ピンは前記セルの入力ピンに接続され、前記第２の出力ピンは前記セルの出力ピンに接続されている請求項２から請求項５までのいずれかに記載の半導体集積回路。
【請求項７】
前記セルはバッファである請求項６に記載の半導体集積回路。
【請求項８】
前記セルは、少なくとも１つの入力ピンと１つの出力ピンを持ち、前記入力ピンと前記出力ピンはＸ方向もしくはＹ方向に一直線上に並んでいる請求項６または請求項７に記載の半導体集積回路。
【請求項９】
前記セルは、少なくとも１つの入力ピンと１つの出力ピンを持ち、前記入力ピンと前記出力ピンは４５度近傍の所定の角度の直線上に配置されている請求項６または請求項７に記載の半導体集積回路。
【請求項１０】
少なくとも第１のブロック、第２のブロック、第３のブロックから構成される半導体集積回路において、前記第３のブロックが前記第１のブロックと前記第２のブロックとの間に配置され、前記第３のブロックは請求項９に記載のセルを含むことを特徴とする半導体集積回路。
【請求項１１】
前記第１のブロックは少なくとも第１の出力ピンを持ち、前記第２のブロックは少なくとも第１の入力ピンを持ち、前記第３のブロックは少なくとも第２の入力ピンおよび第２の出力ピンを持ち、前記第１の出力ピンと前記第２の入力ピンが第１の配線で接続され、前記第２の出力ピンと前記第１の入力ピンが第２の配線で接続され、前記第２の入力ピンは前記セルの入力ピンに接続され、前記第２の出力ピンは前記セルの出力ピンに接続されている請求項１０に記載の半導体集積回路。
【請求項１２】
前記第１の配線および前記第２の配線はそれぞれ４５度近傍の所定の角度を持った一直線の配線からなる請求項１１に記載の半導体集積回路。
【請求項１３】
少なくとも１つの入力ピンと１つの出力ピンを持つセルにおいて、前記入力ピンと前記出力ピンはＸ方向もしくはＹ方向に一直線上に並んでいることを特徴とするセル。
【請求項１４】
少なくとも１つの入力ピンと１つの出力ピンを持つセルにおいて、前記入力ピンと前記出力ピンは４５度近傍の所定の角度の直線上に配置されていることを特徴とするセル。
【請求項１５】
第１のブロックおよび第２のブロックを配置するステップと、
前記第１のブロックの第１の出力ピンと前記第２のブロックの第１の入力ピンを、少なくとも一部に４５度近傍の所定の角度の配線部分を含む第１の配線で配線するステップと、
Ｘ方向もしくはＹ方向に一直線上に並んだ少なくとも１組の入力ピンと出力ピンを有する第３のブロックを、前記第１のブロックと前記第２のブロックとの間に４５度近傍の所定の角度で配置するステップと、
前記第１の配線における前記４５度近傍の所定の角度の配線部分に、前記第３のブロックのセルを接続するステップと
を含む半導体集積回路の設計方法。
【請求項１６】
第１のブロックおよび第２のブロックを配置するステップと、
前記第１のブロックの第１の出力ピンと前記第２のブロックの第１の入力ピンを、少なくとも一部に４５度近傍の所定の角度の配線部分を含む第１の配線で配線するステップと、
４５度近傍の所定の角度の直線上に配置されている少なくとも１組の入力ピンと出力ピンを有する第３のブロックを、前記第１のブロックと前記第２のブロックとの間に配置するステップと、
前記第１の配線における前記４５度近傍の所定の角度の配線部分に、前記第３のブロックのセルを接続するステップと
を含む半導体集積回路の設計方法。
【請求項１７】
前記第３のブロックを配置するステップにおいて、前記４５度近傍の所定の角度の配線部分に対して前記セルの入力ピンおよび出力ピンが重なる位置に前記第３のブロックを配置する請求項１５または請求項１６に記載の半導体集積回路の設計方法。
【請求項１８】
前記セルとしてバッファを用いる請求項１５または請求項１６に記載の半導体集積回路の設計方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、セル、および半導体集積回路の設計方法にかかわり、特には斜め配線を使用する場合の改良技術に関する。
【背景技術】
【０００２】
従来の半導体集積回路、特にスタンダードセルやゲートアレイセルといったセルを用いた半導体集積回路において、その多層配線構造は、互いに直交する配線層を積み上げていく構成が広く取られてきた。例えば、４層配線構造の場合には、第１，３層配線はＸ方向に、第２，４層配線はＹ方向に配線される、といったような構成である。この構成では、斜め４５度方向に離れた２点間を結ぶには、最短距離よりも√２倍以上の長さの配線が必要である。
【０００３】
近年、配線長の増大に起因して、回路の遅延が大きな問題となっている。そこで、多層配線構造の一部に、Ｘ，Ｙ方向に対して４５度の角度をなす斜め配線を使用した技術が提案されている。一例として、特許文献１には、図１２のような半導体集積回路の配線構造が開示されている。図１２において、Ｇ１〜Ｇ４は、それぞれ第１層〜第４層の配線格子であり、各層の配線はこれらの配線格子上に行われる。第３，４層の配線は斜め配線となっている。これにより、配線長が最適化された半導体集積回路を構成する。
【０００４】
また、特許文献１には、斜め配線を使用したリピータセルの挿入に関する半導体集積回路の設計方法にも言及されている。図１３（ａ）〜（ｄ）に、そのリピータセルの挿入手順を示す。図１３において、Ｂ２１，Ｂ２２はセルであり、Ｂ２３はリピータセルであり、Ｌ２１〜Ｌ２３は斜め配線である。リピータセルは、回路遅延等の理由で信号伝播が困難になるときに、それを抑止して信号伝播を回復するために挿入する素子のことである。
【０００５】
まず、図１３（ｄ）のように、Ｘ，Ｙ方向の配線のみでセルＢ２１，Ｂ２２間の配線を行う。次に、必要に応じて、リピータセルの挿入および斜め配線を行って、図１３（ａ）〜（ｃ）のようなレイアウトを得る。
【特許文献１】特開２０００−８２７４３号公報（第７−９頁、第１，４図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、斜め配線を使用する特許文献１に記載の半導体集積回路では、セルやブロックはＸ，Ｙ方向に沿った配置を行うものであって、セルやブロックの配置についての改良には言及していない。さらに、配置の改良によって斜め配線の使用を効果的にすることについても考慮していない。
【０００７】
また、特許文献１に記載のリピータセルの挿入に関する半導体集積回路の設計方法では、最初の配線をＸ，Ｙ方向と限定している。このため、斜め配線を使用した最適な配線結果が得られておらず、斜め配線を使えば不要となるはずのリピータセルの挿入まで行わなくてはならない。また、リピータセルの挿入前、挿入後の配線経路が大きく変わるため、配線修正部が多くなり、周囲の配線を含めて再配線する必要が発生する。
【０００８】
本発明は、斜め配線を使用した半導体集積回路において、セルやブロックの配置に改良を行い、さらに配置の改良によって斜め配線の使用を効果的にすることを目的としている。
【０００９】
また、リピータセルの挿入前、挿入後において、再配線する必要性を最小限に抑える半導体集積回路の設計方法を提供することを目的としている。
【課題を解決するための手段】
【００１０】
本発明の半導体集積回路は、少なくとも第１のブロック、第２のブロック、第３のブロックから構成される半導体集積回路において、前記第３のブロックが前記第１のブロックと前記第２のブロックとの間に前記第１のブロック、前記第２のブロックに対して４５度近傍の所定の角度で斜めに配置されていることを特徴とする。
【００１１】
これにより、ブロックの配置の自由度が向上し、高集積化が図れる。
【００１２】
また、上記の構成において、前記第１のブロックは少なくとも第１の出力ピンを持ち、前記第２のブロックは少なくとも第１の入力ピンを持ち、前記第３のブロックは少なくとも第２の入力ピンおよび第２の出力ピンを持ち、前記第１の出力ピンと前記第２の入力ピンが第１の配線で接続され、前記第２の出力ピンと前記第１の入力ピンが第２の配線で接続されている場合を含むものとする。
【００１３】
この場合、さらにブロック間の第１の配線、第２の配線の配線長を短くすることができる。
【００１４】
また、上記の構成において、前記第１の配線および前記第２の配線それぞれの少なくとも一部は４５度近傍の所定の角度を持つ配線部分を含むことが好ましい。
【００１５】
この場合、ブロック間の第１の配線、第２の配線に斜め配線を使用することにより、さらにその配線長を短くすることができる。
【００１６】
また、上記の構成において、前記第１の配線および前記第２の配線はほぼ一直線の配線からなる場合を含むものとする。
【００１７】
また、上記の構成において、前記第１の配線と前記第２の配線は同一直線上にある場合を含むものとする。
【００１８】
この場合、ブロック間の第１の配線、第２の配線に斜め配線を使用し、さらにそれを直線状にすることによって、その配線長をさらに小さくすることができる。
【００１９】
また、上記の構成において、前記第３のブロックは少なくとも１つのセルを含み、前記第２の入力ピンは前記セルの入力ピンに接続され、前記第２の出力ピンは前記セルの出力ピンに接続されている場合を含むものとする。
【００２０】
また、上記の構成において、前記セルはバッファである場合を含むものとする。
【００２１】
この場合、リピータバッファやその他のセルを含んだブロックにさらに適用することができ、リピータバッファ等の挿入において配線長を短くすることができる。
【００２２】
また、前記セルは、少なくとも１つの入力ピンと１つの出力ピンを持ち、前記入力ピンと前記出力ピンはＸ方向もしくはＹ方向に一直線上に並んでいる場合を含むものとする。
【００２３】
この場合、セルを４５度近傍の所定の角度で配置した場合に、入力ピンと出力ピンが斜め方向に一直線上になり、斜め配線に対して配線の変更を最小限にしてセルを容易に挿入することができ、半導体集積回路としても配線長を短くすることができる。
【００２４】
また、前記セルは、少なくとも１つの入力ピンと１つの出力ピンを持ち、前記入力ピンと前記出力ピンは４５度近傍の所定の角度の直線上に配置されている場合を含むものとする。
【００２５】
また、上記の構成において、少なくとも第１のブロック、第２のブロック、第３のブロックから構成される半導体集積回路において、前記第３のブロックが前記第１のブロックと前記第２のブロックとの間に配置され、前記第３のブロックは、上記の入力ピンと出力ピンが４５度近傍の所定の角度の直線上に配置されているセルを含むことがあるものとする。
【００２６】
また、上記の構成において、前記第１のブロックは少なくとも第１の出力ピンを持ち、前記第２のブロックは少なくとも第１の入力ピンを持ち、前記第３のブロックは少なくとも第２の入力ピンおよび第２の出力ピンを持ち、前記第１の出力ピンと前記第２の入力ピンが第１の配線で接続され、前記第２の出力ピンと前記第１の入力ピンが第２の配線で接続され、前記第２の入力ピンは前記セルの入力ピンに接続され、前記第２の出力ピンは前記セルの出力ピンに接続されている場合を含むものとする。
【００２７】
また、上記の構成において、前記第１の配線および前記第２の配線はそれぞれ４５度近傍の所定の角度を持った一直線の配線からなる場合を含むものとする。
【００２８】
この場合、セルの入力ピンと出力ピンが斜め方向に一直線上になり、斜め配線に対して配線の変更を最小限にしてセルを容易に挿入することができ、半導体集積回路としても配線長を短くすることができる。
【００２９】
また、本発明の半導体集積回路の設計方法は、
少なくとも第１のブロック、第２のブロックおよび前記第１のブロックの第１の出力ピンと前記第２のブロックの第１の入力ピンを接続する第１の配線を備えた半導体集積回路の設計方法であって、
第１のブロックおよび第２のブロックを配置するステップと、
前記第１のブロックの第１の出力ピンと前記第２のブロックの第１の入力ピンを、少なくとも一部に４５度近傍の所定の角度の配線部分を含む第１の配線で配線するステップと、
Ｘ方向もしくはＹ方向に一直線上に並んだ少なくとも１組の入力ピンと出力ピンを有する第３のブロックを、前記第１のブロックと前記第２のブロックとの間に４５度近傍の所定の角度で配置するステップと、
前記第１の配線における前記４５度近傍の所定の角度の配線部分に、前記第３のブロックのセルを接続するステップと
を含むものとする。
【００３０】
また、本発明の半導体集積回路の設計方法は、
少なくとも第１のブロック、第２のブロックおよび前記第１のブロックの第１の出力ピンと前記第２のブロックの第１の入力ピンを接続する第１の配線を備えた半導体集積回路の設計方法であって、
第１のブロックおよび第２のブロックを配置するステップと、
前記第１のブロックの第１の出力ピンと前記第２のブロックの第１の入力ピンを、少なくとも一部に４５度近傍の所定の角度の配線部分を含む第１の配線で配線するステップと、
４５度近傍の所定の角度の直線上に配置されている少なくとも１組の入力ピンと出力ピンを有する第３のブロックを、前記第１のブロックと前記第２のブロックとの間に配置するステップと、
前記第１の配線における前記４５度近傍の所定の角度の配線部分に、前記第３のブロックのセルを接続するステップと
を含むものとする。
【００３１】
また、上記の設計方法において、前記第３のブロックを配置するステップにおいて、前記４５度近傍の所定の角度の配線部分に対して前記セルの入力ピンおよび出力ピンが重なる位置に前記第３のブロックを配置する場合を含むものとする。
【００３２】
また、上記の設計方法において、前記セルとしてバッファを用いる場合を含むものとする。
【００３３】
これにより、リピータセル等の挿入前において配線をＸ，Ｙ方向に限定しないため、配線長をあらかじめ短くすることができる。さらに、リピータセルの入力ピン、出力ピンを斜め配線方向の一直線上にすることにより、リピータセル挿入時の配線の変更を最小限とすることができる。
【発明の効果】
【００３４】
本発明によれば、斜め配線の使用をより効果的にし、配線長の削減、半導体集積回路の高集積化を図ることができる。
【発明を実施するための最良の形態】
【００３５】
（第１の実施の形態）
図１は、本発明の第１の実施の形態における半導体集積回路のブロック配置を示すレイアウト図である。図１において、Ｂ１〜Ｂ５はブロックであり、ブロックＢ１〜Ｂ４はＸ方向にａ、Ｙ方向にｂの距離をおいて縦横２列に配置されている。ブロックＢ５は一辺の長さがｃである。ここで、長さｃは。ｃ＜√（ａ2＋ｂ2）の関係がある。ブロックＢ５は、ブロックＢ１〜Ｂ４が配置される中央部に、ブロックＢ１〜Ｂ４に対して４５度の斜めに配置されている。好ましいのは正確に４５度の斜め姿勢であるが、それは必須ではなく、４５度に近い所定の角度であればよいものとする。
【００３６】
図２は、図１のブロックＢ５の近傍を拡大した図である。図２において、Ｐ１〜Ｐ４は、それぞれブロックＢ１〜Ｂ４のピンであり、Ｑ１〜Ｑ４はブロックＢ５のピンである。Ｌ１〜Ｌ４はブロックのピン間を結ぶ配線であり、配線Ｌ１はピンＰ１，Ｑ１間を、配線Ｌ２はピンＰ２，Ｑ２間を、配線Ｌ３はピンＰ３，Ｑ３間を、配線Ｌ４はピンＰ４，Ｑ４間をそれぞれ結んでいる。配線Ｌ１，Ｌ２，Ｌ４には一部もしくは全てに斜め配線が使用されている。なお、各配線がどの配線層を使用しているかについては、本発明においては本質的でないため図示しない。また、同様の理由により、配線層間の乗換えのためのコンタクトホールについても図示していない。また、図２において、ブロックＢ１〜Ｂ５のピンは図示したもの以外にあってもよい。ブロック間配線も図示したもの以外にあってもよい。
【００３７】
上記のように構成された第１の実施の形態の半導体集積回路について、以下にその働きを示す。
【００３８】
ブロックＢ１〜Ｂ４は横方向にａ、縦方向の距離ｂだけ離間して配置されている。
【００３９】
図１１に例示するように、従来の技術であれば、ブロックＢ１〜Ｂ４の中に一辺の長さがｃであるブロックＢ５をＸ，Ｙ方向に沿って配置する。この場合、ブロックＢ１〜Ｂ４の配置が図１と同じであれば、ブロックＢ５を配置することができない。ブロックＢ１〜Ｂ４を移動して、ブロックＢ５が入る領域を確保する必要がある。ブロックＢ２の上方向移動後のブロックＢ２，Ｂ３間の距離ｄは、ｄ＞ｃの関係となる。その結果、ブロックＢ１〜Ｂ５の配置領域全体の面積が大きくなり、半導体集積回路の面積も大きくなってしまう。
【００４０】
これに対して、図１に示す本実施の形態では、ブロックＢ５の配置を斜めにすることにより、ブロック配置の自由度が大きくなり、ブロックＢ１〜Ｂ４間の領域を広げることなく配置が実現し、高集積化を実現できる。また、ブロックＢ５を配置するに当たっては、配線Ｌ１〜Ｌ４の配線長が短くなるように斜め配線を使用することを考慮して配置し、配置後に斜め配線することにより配線長を短くすることができる。
【００４１】
（第２の実施の形態）
図３は、本発明の第２の実施の形態における半導体集積回路の設計フローの図である。図３において、Ｓ１はブロックの配置を行う配置工程、Ｓ２はブロック間の配線を行う配線工程、Ｓ３はリピータを配置するリピータ配置工程、Ｓ４は配置されたリピータに対して配線を行う再配線工程である。
【００４２】
図４は、図３の配置工程Ｓ１および配線工程Ｓ２が完了した半導体集積回路のレイアウト図である。ブロックＢ１のピンＰ１とブロックＢ２のピンＰ２が、斜めの配線Ｌ５を介して接続されている。
【００４３】
図５は、リピータ配置工程Ｓ３で配置されるリピータセルＢ５のレイアウトである。リピータセルＢ５は、バッファの機能を持つ。以下、リピータバッファＢ５と記載する。Ｑ１，Ｑ２は入出力ピンである。このリピータバッファＢ５では、入出力ピンＱ１，Ｑ２はＹ方向に一直線上に並んでいる。Ｘ方向に一直線上に並んでいるのでもよい。入出力ピンＱ１，Ｑ２は、それぞれ２つ以上でもよい。リピータバッファＢ５内には、トランジスタやその他配線等が存在するが、図５では省略している。
【００４４】
図６は、リピータ配置工程Ｓ３が完了した半導体集積回路のレイアウト図である。リピータバッファＢ５の入出力ピンＱ１，Ｑ２が斜めの配線Ｌ５に位置対応するように、リピータバッファＢ５を４５度の斜め姿勢で配置している。
【００４５】
図７は、再配線工程Ｓ４が完了した半導体集積回路のレイアウト図である。配線Ｌ５を切断して配線Ｌ６，Ｌ７とし、配線Ｌ６によりブロックＢ１のピンＰ１とリピータバッファＢ５の入出力ピンＱ１とを接続し、配線Ｌ７によりブロックＢ２のピンＰ２とリピータバッファＢ５の入出力ピンＱ２とを接続している。請求項記載と対応させると、Ｐ１が第１の出力ピンに対応し、Ｑ１が第２の入力ピンに対応し、Ｑ２が第２の出力ピンに対応し、Ｐ２が第１の入力ピンに対応している。配線Ｌ６と配線Ｌ７は４５度の角度で配置され、同一直線上にある。
【００４６】
上記のように構成された第２の実施の形態の半導体集積回路の設計方法について、以下にその働きを示す。
【００４７】
まず、ブロックの配置工程Ｓ１および配線工程Ｓ２によって、ブロックの配置およびブロックの配線が行われる。配線工程Ｓ２においては、斜め配線も使用して配線を行う。配線工程Ｓ２の完了後のレイアウトが図４であり、ピンＰ１，Ｐ２間は一直線の斜め配線Ｌ５によって配線されている。
【００４８】
その後、配線Ｌ５において遅延値が大きい場合には、配線Ｌ５中にリピータバッファＢ５の挿入が必要となる。そこで、リピータ配置工程Ｓ３で、リピータバッファＢ５の配置が行われる。図５のように、リピータバッファＢ５の入出力ピンＱ１，Ｑ２は、Ｙ方向に一直線に並んでいる。図６のように、リピータバッファＢ５を時計回りに４５度回転させて斜めに配置する。これにより、入出力ピンＱ１，Ｑ２は斜め方向に一直線に並び、配線Ｌ５に重なる。
【００４９】
次に、再配線工程Ｓ４で、リピータバッファＢ５の挿入がなされた配線Ｌ５の切断および、リピータバッファＢ５への再接続が行われる。入出力ピンＱ１，Ｑ２の間で配線Ｌ５を切断し、図７のように、配線Ｌ６，Ｌ７に分割する。そして、配線Ｌ６を入出力ピンＱ１へ、配線Ｌ７を入出力ピンＱ２へ接続する。
【００５０】
このような半導体集積回路の設計方法により、リピータバッファＢ５の挿入前後の配線の変更を小さく抑えることができる。また、リピータバッファＢ５の入出力ピンＱ１，Ｑ２へ接続される配線の迂回を回避でき、配線Ｌ５の周辺に配線があった場合にも、それらの配線への影響を最小限とすることができる。したがって、リピータバッファＢ５の挿入が容易であることに加え、リピータバッファＢ５への配線長の最小化を図ることができる。また、配線工程Ｓ２から斜め配線を使用しているため、必要なリピータの挿入個数を従来技術より削減することができる。
【００５１】
なお、配線Ｌ５，Ｌ６，Ｌ７およびリピータバッファＢ５についての傾斜角４５度は好ましい一例であるが、それは必須ではなく、４５度に近い所定の角度であればよいものとする。
【００５２】
（第３の実施の形態）
第３の実施の形態の半導体集積回路の設計フローは、第２の実施の形態の半導体集積回路の設計フローと同じく、図３で示されるものである。図８は、第３の実施の形態の半導体集積回路の設計フローにおいて、リピータ配置工程Ｓ３で配置されるリピータセルのレイアウトである。リピータセルＢ１５は、バッファの機能を持つ。以下、リピータバッファＢ１５と記載する。Ｑ１１，Ｑ１２は、リピータバッファＢ１５の入出力ピンであり、リピータバッファＢ１５の外形線に対して４５度をなす直線上に配置されている。すなわち、入出力ピンＱ１１，Ｑ１２は、斜め配線（図８中で点線で示す）に平行に一直線上に並んでいる。リピータバッファＢ１５内には、トランジスタやその他配線等が存在するが、図８では省略している。
【００５３】
図９は、図４の半導体集積回路に対して、リピータ配置工程Ｓ３が完了した半導体集積回路のレイアウト図である。図９において、図４と同じものには同一の符号を付している。リピータバッファＢ１５は、その姿勢を変えることなく配置され、４５度の直線上にならぶ入出力ピンＱ１１，Ｑ１２を斜め配線Ｌ５に重ねている。
【００５４】
図１０は、再配線工程Ｓ４が完了した半導体集積回路のレイアウト図である。配線Ｌ５を切断して配線Ｌ１１，Ｌ１２とし、配線Ｌ１１によりブロックＢ１のピンＰ１とリピータバッファＢ１５の入出力ピンＱ１１とを接続し、配線Ｌ１２によりブロックＢ２のピンＰ２とリピータバッファＢ１５の入出力ピンＱ１２とを接続している。請求項記載と対応させると、Ｐ１が第１の出力ピンに対応し、Ｑ１１が第２の入力ピンに対応し、Ｑ１２が第２の出力ピンに対応し、Ｐ２が第１の入力ピンに対応している。
【００５５】
上記のように構成された第３の実施の形態の半導体集積回路の設計方法について、以下にその働きを示す。
【００５６】
配線工程Ｓ２までは第２の実施の形態と同一である。その後、第２の実施の形態と同様に、配線Ｌ５において遅延値が大きい場合には、配線Ｌ５中にリピータバッファＢ１５の挿入が必要となる。そこで、リピータ配置工程Ｓ３で、リピータバッファＢ１５の配置が行われる。図８のように、リピータバッファＢ１５の入出力ピンＱ１，Ｑ２は、もとから斜め方向に一直線に並んでいる。したがって、図９のように、リピータバッファＢ１５を、回転させずにそのままの姿勢で配置し、入出力ピンＱ１１，Ｑ１２を配線Ｌ５に重ねる。
【００５７】
次に、再配線工程Ｓ４では、リピータバッファＢ１５の挿入がなされた配線Ｌ５の切断および、リピータバッファＢ１５への再接続が行われる。入出力ピンＱ１１，Ｑ１２の間で配線Ｌ５を切断し、図１０のように、配線Ｌ１１，Ｌ１２に分割する。そして、配線Ｌ１１を入出力ピンＱ１１へ、配線Ｌ１２を入出力ピンＱ１２へ接続する。
【００５８】
このような半導体集積回路の設計方法により、リピータバッファＢ１５の挿入前後の配線の変更を小さく抑えることができる。また、リピータバッファＢ１５の入出力ピンＱ１１，Ｑ１２へ接続される配線の迂回を回避でき、配線Ｌ５の周辺に配線があった場合にも、それらの配線への影響を最小限とすることができる。したがって、リピータバッファＢ１５の挿入が容易であることに加え、リピータバッファＢ１５への配線長の最小化を図ることができる。また、配線工程Ｓ２から斜め配線を使用しているため、必要なリピータの挿入個数を従来技術より削減することができる。
【００５９】
なお、本発明の第２および第３の実施の形態において、リピータバッファの挿入はセルを挿入するとしたが、リピータバッファを含むブロックであってもよい。また、リピータバッファを挿入するとしたが、任意の論理のセル（例えばインバータ、ＡＮＤゲートなど）もしくはセルを含んだブロックを挿入するのでもよい。ＡＮＤゲートなどのように入出力ピンが合計で３つ以上ある場合には、挿入されるセルのピンのうち、セルが挿入される配線に接続するピンが配線に重なるようになっていればよい。
【００６０】
なお、配線Ｌ５，Ｌ１１，Ｌ１２およびリングバッファＢ１５についての傾斜角４５度は好ましい一例であるが、それは必須ではなく、４５度に近い所定の角度であればよい。
【産業上の利用可能性】
【００６１】
本発明は、斜め配線の使用をより効果的にし、配線長の削減、高集積化等を図る特長を有し、小面積化による高集積化、高性能化等を図る半導体集積回路として有用である。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施の形態における半導体集積回路のレイアウト図
【図２】図１のレイアウト図の拡大図
【図３】本発明の第２の実施の形態における半導体集積回路の設計フロー
【図４】本発明の第２の実施の形態における半導体集積回路のレイアウト図
【図５】本発明の第２の実施の形態におけるリピータセル（リピータバッファ）のレイアウト図
【図６】本発明の第２の実施の形態におけるリピータバッファ挿入後のレイアウト図
【図７】本発明の第２の実施の形態における再配線後のレイアウト図
【図８】本発明の第３の実施の形態におけるリピータセル（リピータバッファ）のレイアウト図
【図９】本発明の第３の実施の形態におけるリピータバッファ挿入後のレイアウト図
【図１０】本発明の第３の実施の形態における再配線後のレイアウト図
【図１１】従来技術による半導体集積回路のレイアウト図
【図１２】従来の斜め配線の配線格子の説明図
【図１３】従来のリピータ挿入方法の説明図
【符号の説明】
【００６３】
Ｂ１〜Ｂ４  ブロック
Ｂ５，Ｂ１５  リピータバッファ
Ｌ１〜Ｌ７，Ｌ１１，Ｌ１２  配線
Ｐ１〜Ｐ４  ピン
Ｑ１〜Ｑ４，Ｑ１１，Ｑ１２  入出力ピン
Ｓ１  配置工程
Ｓ２  配線工程
Ｓ３  リピータ配置工程
Ｓ４  再配線工程
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2006049097.tif 000024
【図１１】
2006049097.tif 000025
【図１２】
2006049097.tif 000026
【図１３】
2006049097.tif 000027
【国際調査報告】
2006049097.tif 000028
2006049097.tif 000029
2006049097.tif 000030
2006049097.tif 000031
2006049097.tif 000032
2006049097.tif 000033
2006049097.tif 000034
2006049097.tif 000035
2006049097.tif 000036
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