(57)【要約】  高い周波数まで使用可能であり、かつ高精度なＡ／Ｄ変換装置およびＡ／Ｄ変換方法を提供する。  Ａ／Ｄ変換装置は、等間隔の複数の基準電圧を発生する抵抗群６１、基準電圧と入力信号とを比較する複数のコンパレータ６０、コンパレータの出力信号をラッチする複数のラッチ回路６２、クロック信号を指定された時間だけ遅延させる複数の可変遅延回路６４を備える。あるいは、可変遅延回路６４をコンパレータ６０とラッチ回路６２の間に挿入してもよい。更に、遅延量データを出力するレジスタ６５およびレジスタに情報を書き込む書込回路を備えてもよい。超高速かつ高精度なＡ／Ｄ変換器を提供でき、経年変化等に対応してレジスタに記憶されている遅延量を修正することにより校正が可能である。【特許請求の範囲】
【請求項１】
等間隔の複数の基準電圧を発生する基準電圧発生手段と、
前記複数の基準電圧と入力信号とを比較する複数の比較手段と、
前記複数の比較手段の出力信号をラッチする複数のラッチ手段と、
各ラッチ手段と対応して、クロック信号を指定された時間だけ遅延させる複数の可変遅延手段と
を備えたことを特徴とするＡ／Ｄ変換装置。
【請求項２】
等間隔の複数の基準電圧を発生する基準電圧発生手段と、
前記複数の基準電圧と入力信号とを比較する複数の比較手段と、
前記複数の比較手段と対応して、比較手段の出力信号を指定された時間だけ遅延させる複数の可変遅延手段と
前記複数の可変遅延手段の出力信号をラッチする複数のラッチ手段と、
を備えたことを特徴とするＡ／Ｄ変換装置。
【請求項３】
更に、前記複数の可変遅延手段のそれぞれに遅延量データを出力するレジスタ手段と、
前記レジスタ手段に情報を書き込む書込手段と
を備えたことを特徴とする請求項１または２のいずれかに記載のＡ／Ｄ変換装置。
【請求項４】
前記レジスタ手段は、遺伝的アルゴリズムを使用して決定された遅延量データを記憶していることを特徴とする請求項３に記載のＡ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換装置に関するものであり、特に、高い周波数まで使用可能であり、かつ高精度なＡ／Ｄ変換装置に関するものである。
【背景技術】
【０００２】
従来、高速のＡ／Ｄ変換装置としては、フラッシュ型のＡ／Ｄ変換器が使用されていた。下記特許文献１にはフラッシュ型のＡ／Ｄ変換器の一例が開示されている。このフルフラッシュ型Ａ／Ｄ変換器には上側基準電圧ＶRTと下側基準電圧ＶRBが与えられている。そして、上側基準電圧ＶRTと下側基準電圧ＶRBとの間には抵抗群が接続されており、上側基準電圧ＶRTと下側基準電圧ＶRBとの間の電圧は等間隔に分圧されている。【０００３】
抵抗群からの電圧はコンパレータ群の比較基準電圧となり、コンパレータ群における例えば番号１〜２５６が付されている２５６個のコンパレータは、その比較基準電圧とアナログ入力信号ＶINとを比較し、０または１を出力する。コンパレータ群の出力（比較結果）はエンコーダに入力され、エンコーダは例えばバイナリーコードに変換された８ビットのデジタル信号ＤOUT を出力する。
【特許文献１】特開平１０−１０８０４１
【発明の開示】
【発明が解決しようとする課題】
【０００４】
例えば１０ギガＬＡＮ伝送装置のような高速の有線伝送装置に使用される信号方式として、最近ＴＨＰ（Tomlinson Harashima Precoding）方式が注目されている。このＴＨＰ方式は、プレエンファシス方式を改良したものであり、伝送路を擬似するＦＩＲフィルタを使用したプリエンファシス回路の途中にモジュロ演算回路を挿入して、出力信号の振幅を所定の範囲内に抑圧する方式である。下記非特許文献１には、ＴＨＰ方式の波形調整技術が開示されている。
【非特許文献１】「Matched-Transmission Technique for Channels With Intersymbol Interference」IEEE TRANSACTIONS ON COMMUNICATIONS,VOL.COM-20,NO.4 AUGUST 1972 774〜780ページ。
【０００５】
ＴＨＰ方式においては、送信端においては信号レベルが所定の幅内に抑圧されるが、伝送路を経由して受信される信号は、絶対値は減衰しているが、信号値の取り得る値が拡散し、送信側における信号幅の数倍以上に広がってしまうという性質がある。従って、この信号をＡＤ変換器でデジタル信号に変換する際には、広がった信号幅分を所定の分解能で変換する必要があり、高精度のＡＤ変換器が必要である。【０００６】
ところが、上記した従来のＡ／Ｄ変換器を使用した場合、高速で動作させると変換誤差が大きくなり、必要な精度が得られないという問題点があった。本発明は上記した課題を解決し、高い周波数まで使用可能であり、かつ高精度なＡ／Ｄ変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明者は、ＩＣ化したＡ／Ｄ変換器を使用して超高速でＡ／Ｄ変換を行う場合に、サンプルホールド回路のホールドタイミングあるいはフラッシュ型のＡ／Ｄ変換回路の場合にはコンパレータの出力信号のラッチタイミングのわずかなずれが変換誤差の原因になり、この誤差は入力信号の振幅の単位時間当たりの変化（傾斜＝微分値）が大きいほど大きくなることを見出した。【０００８】
そして、タイミングのわずかなずれの原因は例えばＩＣ内の回路構成や配線の配置に基づく信号の遅延によるものと推定される。しかし、ＩＣ内の各回路の信号の遅延量を正確に制御してＩＣを設計することは非常に困難である。そこで、本発明においては、複数のラッチ回路に入力されるＡ／Ｄ変換信号あるいはラッチパルスのいずれかの遅延量を個々のラッチ回路毎に調整することにより、高速かつ高精度なＡ／Ｄ変換器を得るようにした。【０００９】
本発明のＡ／Ｄ変換装置は、等間隔の複数の基準電圧を発生する基準電圧発生手段と、前記複数の基準電圧と入力信号とを比較する複数の比較手段と、前記複数の比較手段の出力信号をラッチする複数のラッチ手段と、各ラッチ手段と対応して、クロック信号を指定された時間だけ遅延させる複数の可変遅延手段とを備えたことを主要な特徴とする。【００１０】
あるいは、本発明のＡ／Ｄ変換装置は、等間隔の複数の基準電圧を発生する基準電圧発生手段と、前記複数の基準電圧と入力信号とを比較する複数の比較手段と、前記複数の比較手段と対応して、比較手段の出力信号を指定された時間だけ遅延させる複数の可変遅延手段と、前記複数の可変遅延手段の出力信号をラッチする複数のラッチ手段とを備えたことを主要な特徴とする。【００１１】
また、前記したＡ／Ｄ変換装置において、更に、前記複数の可変遅延手段のそれぞれに遅延量データを出力するレジスタ手段と、前記レジスタ手段に情報を書き込む書込手段とを備えた点にも特徴がある。更に、前記したＡ／Ｄ変換装置において、前記レジスタ手段は遺伝的アルゴリズムを使用して決定された遅延量データを記憶している点にも特徴がある。
【発明の効果】
【００１２】
本発明のＡ／Ｄ変換装置は上記のような構成によって以下のような効果がある。
（１）超高速かつ高精度なＡ／Ｄ変換器を提供できる。
（２）経年変化等に対応してレジスタに記憶されている遅延量を修正することにより校正が可能である。
（３）Ａ／Ｄ変換器のＩＣ設計後に遅延に関する微細な調整が可能であるので、Ａ／Ｄ変換器のＩＣ設計時に信号遅延に関する正確な検証を行う必要がなくなり、回路設計が容易になる。
【図面の簡単な説明】
【００１３】
【図１】本発明のＡ／Ｄ変換装置を含む高速デジタルデータ伝送装置全体の構成を示すブロック図である。
【図２】本発明の第１実施例のＡ／Ｄ変換器の構成を示すブロック図である。
【図３】本発明の第２実施例のＡ／Ｄ変換器の構成を示すブロック図である。
【図４】可変遅延回路６４の構成例を示すブロック図である。
【図５】本発明におけるＡ／Ｄ変換器の調整システムの構成を示すブロック図である。
【図６】本発明における調整システムの処理内容を示すフローチャートである。
【符号の説明】
【００１４】
６０…コンパレータ
６１…抵抗群
６２…ラッチ回路
６３…デコーダ
６４…可変遅延回路
６５…レジスタ
６６…レジスタ書込回路
【発明を実施するための最良の形態】
【００１５】
本発明のＡ／Ｄ変換装置は、ツイストペアケーブルに代表される平衡ケーブルや同軸ケーブルを使用した数ギガｂｐｓ以上の超高速デジタルデータ伝送装置（ＬＡＮ）に使用することを前提として開発されたものであるが、本発明のＡ／Ｄ変換装置はこれに限らず、任意の信号のＡ／Ｄ変換に適用可能である。以下実施例１について説明する。
【実施例１】
【００１６】
図１は、本発明のＡ／Ｄ変換装置を含む高速デジタルデータ伝送装置全体の構成を示すブロック図である。この実施例は伝送ケーブル２１の両端に接続された同じ構成の全二重データ送受信装置からなっている。なお、例えば１０ギガイーサネット（登録商標）においては図１の伝送装置を４組使用する。【００１７】
送信回路１０は、符号変換器１１、ＰＮ信号発生回路１２、スイッチ１３、ＴＨＰプリコーダ１４、Ｄ／Ａ変換器１５、アンプ１６、送信側トレーニング制御回路１７からなる。符号変換器１１は、送信データを所定ビット毎に区切り、そのビット列の値と対応して、複数の信号レベル（電圧値）の１つを出力する。【００１８】
ＴＨＰプリコーダ１４は、例えば加算器、モジュロ演算器、ＦＩＲフィルタからなる。入力信号は加算器に入力され、加算器は入力信号からＦＩＲフィルタの出力を減算してモジュロ演算器へ出力する。モジュロ演算器の出力信号はＦＩＲフィルタに入力され、ＦＩＲフィルタの出力は加算器へ出力される。ＦＩＲフィルタには受信側イコライザ回路も含めた伝送路のインパルス応答の係数が設定されている。【００１９】
ＴＨＰプリコーダ１４の出力はＤＡＣ１５によってアナログ信号に変換され、アンプ１６、ハイブリッド回路２０を介して送信される。送信側トレーニング制御回路１７は、例えば装置の電源投入時等にスイッチ１３をＰＮ信号発生回路１２に切り替え、伝送路にトレーニング信号を送出し、受信側の回路で適切なＴＨＰ係数を算出し、受信側から返送されてきたＴＨＰ係数データを受信して、ＴＨＰプリコーダ１４に設定する。また、信号伝送中においても、受信回路側における信号の評価結果に基づきＴＨＰプリコーダ１４の係数の調整を行ってもよい。【００２０】
次に、受信回路について説明する。受信回路３０は、可変利得アンプ３１、本発明によるＡ／Ｄ変換器３２、シンボル同期回路３３、イコライザ回路３４、レベル判定回路３５、ＴＨＰデコーダ３６、符号逆変換回路３７、受信側トレーニング制御回路３８等からなる。【００２１】
可変利得アンプ３１は、Ａ／Ｄ変換器３２の出力信号のレベルが送信回路のＤＡＣ１５の入力信号と同じ信号レベルになるように、受信された信号を増幅する。シンボル同期回路３３は受信信号から同期信号を再生し、本発明のＡ／Ｄ変換器３２は受信信号をＡ／Ｄ変換する。【００２２】
イコライザ回路３４は公知のＦＩＲ形式のデジタルフィルタ回路である。レベル判定回路３５は受信信号が多値のどの領域内にあるかを判定する回路であり、ＴＨＰデコーダ３６は、ＴＨＰプリコーダ内のモジュロ演算器と同一の特性を有するモジュロ演算回路である。符号逆変換器３７はＴＨＰデコーダ３６の出力を元のビット情報に逆変換する。【００２３】
受信側トレーニング制御回路３８は、送信側トレーニング制御回路１７と共働して、トレーニング信号を使用して可変利得アンプ３２の利得やイコライザ回路３４を調整する。また、データ通信中に信号が信号配置の中心レベルからどちら側にどの程度ずれているかというような、より精細な信号評価情報を取得して、評価値が向上するように、可変利得アンプ３１、イコライザ回路３４、送信側のＴＨＰプリコーダ１４等の調整可能な係数を例えば遺伝的アルゴリズムに基づいて同時に調整するようにしてもよい。【００２４】
図２は、本発明の第１実施例のＡ／Ｄ変換器の構成を示すブロック図である。Ａ／Ｄ変換器３２はフラッシュ型のＡ／Ｄ変換回路であり、等間隔の複数の基準電圧を発生する基準電圧発生手段である抵抗群６１、前記複数の基準電圧と入力信号とを比較する複数の比較手段であるコンパレータ６０、前記複数の比較手段の出力信号をラッチする複数のラッチ手段であるラッチ回路６２、エンコーダ６３、各ラッチ手段と対応して、クロック信号を指定された時間だけ遅延させる複数の可変遅延手段である可変遅延回路６４、前記複数の可変遅延手段のそれぞれに遅延量データを出力するレジスタ手段であるレジスタ回路６５、前記レジスタ手段に情報を書き込む書込手段であるレジスタ書込回路６６を備えている。【００２５】
入力信号は複数（例えば１２８個）のコンパレータ６０全ての一方の入力端子に並列に入力されている。コンパレータ６０の他方の入力端子には基準電圧を抵抗群６１によって等分圧した基準電圧が印加されている。コンパレータ６０の出力はラッチ回路６２によってラッチされ、エンコーダ６３によって例えば７ビットのバイナリーコードに変換されて出力される。【００２６】
可変遅延回路６４はレジスタ６５に記憶されている遅延量データに基づき、各ラッチ回路に供給されるクロック信号を個々に遅延させる。レジスタ回路６５の遅延量データ記憶素子としては、マスクＲＯＭ、フューズ型ＲＯＭあるいはフラッシュメモリ等の書き替え可能な不揮発性メモリ、ＲＡＭ（フリップフロップ）などを使用可能である。【００２７】
レジスタ書込回路６６は記憶素子としてフラッシュメモリなどの書き替え可能なメモリを採用した場合に、Ａ／Ｄ変換器を製造した後の出荷時に、あるいは装置に組み込まれた後の伝送トレーニング時やデータ伝送中、その他Ａ／Ｄ変換器の校正時において遅延量データをレジスタ６５に書き込むための回路である。【００２８】
図４は、可変遅延回路６４の構成例を示すブロック図である。入力信号はインバータ８０〜８５によって順次遅延され、セレクタ８６は、２ビットの遅延量制御信号に基づき、入力信号、インバータ８１の出力、インバータ８３の出力、インバータ８５の出力のいずれかを選択して出力する。なお、信号を遅延させるための素子としては、論理回路の他、例えば抵抗とコンデンサを用いた積分回路や所望の長さの配線等を使用可能である。【００２９】
第１実施例のＡ／Ｄ変換器は以上のような構成によって、各ラッチ回路６２においてラッチ回路６２に到達するコンパレータ６０の出力信号とラッチパルスであるクロック信号との同期を正確に調整することができ、高速動作時のＡ／Ｄ変換器の精度が向上する。【００３０】
図５は、本発明におけるＡ／Ｄ変換器の調整システムの構成を示すブロック図である。発振回路７０は、ＧＡ（遺伝的アルゴリズム）調整制御装置（ＰＣ）７７からの制御に基づき、所望の周波数の正弦波アナログ信号を発生する。可変利得アンプ７１は、ＧＡ調整制御装置７７からの制御に基づき、正弦波アナログ信号を所望の振幅に増幅する。この信号はバンドパスフィルタ（ＢＰＦ）７２を経て加算器７３に入力される。【００３１】
直流バイアス発生回路７４は、ＧＡ調整制御装置７７からの制御に基づき、所望の直流電圧を発生し、この直流電圧は加算器７３によって正弦波アナログ信号と加算され、Ａ／Ｄ変換器３２へ出力される。【００３２】
タイミング信号発生回路７５は、例えば正弦波アナログ信号のゼロクロス点を検出し、そこから、ＧＡ調整制御装置７７から指示された時間だけ経過後にクロック信号を発生する。Ａ／Ｄ変換器３２はこのクロック信号に基づき信号をサンプリングしてＡ／Ｄ変換し、デジタル出力データを出力する。【００３３】
バッファ回路７６はタイミング信号発生回路７５から出力されるラッチパルスに基づき、Ａ／Ｄ変換器３２のデジタル出力データをラッチしてＧＡ調整制御装置７７へ出力する。ＧＡ調整制御装置７７は更に、Ａ／Ｄ変換器３２のレジスタ書込回路６６を介してレジスタ回路６５に遅延量データを書き込むことができるように構成されている。【００３４】
なお、Ａ／Ｄ変換器３２への入力信号を発生させる回路としては、上記した構成以外に例えば高速のＤ／Ａ変換器をＧＡ調整制御装置７７によって制御することによりアナログ信号を生成する構成でもよい。【００３５】
図６は、本発明における調整システムの処理内容を示すフローチャートである。この処理は例えば製造したＡ／Ｄ変換器のレジスタの内容を決定するためにＧＡ調整制御装置７７によって実行されるものであり、遺伝的アルゴリズム（ＧＡ）により遅延量の調整を行う。【００３６】
Ｓ１０においては個体数分の領域の確保等の初期化を行い、Ｓ１１においては、複数の遺伝子（＝遅延量）を持つ個体の初期集団の発生を行う。遺伝子の数は全ての遅延量データの数（例えば１２８個）とする。遺伝子の初期値としては、遅延量として取り得る範囲内において均等に分布するようにそれぞれの値をランダムに指定する。【００３７】
Ｓ１２においては、未評価の個体の１つを選択し、個体内の遺伝子の値である遅延量データをＡ／Ｄ変換器３２内のレジスタ書込回路６６を介してレジスタ回路６５に書き込む。【００３８】
Ｓ１３においては、ＧＡ調整制御装置７７が発振回路７０、可変利得アンプ７１、直流バイアス発生回路７４、タイミング信号発生回路７５を制御することにより、Ａ／Ｄ変換器に特定の測定点と対応するような所望の入力信号およびクロック信号を加える。【００３９】
なお、測定点については、例えば入力信号の取りうる電圧範囲を横軸、入力信号の微分値の取りうる範囲を縦軸とした平面上で均一に分布するような複数の点を測定点としてもよい。【００４０】
Ｓ１４においては、バッファ回路７６を介してＡ／Ｄ変換器３２から出力信号を読み込む。Ｓ１５においては、全ての測定点について測定が完了したか否かが判定され、判定結果が否定の場合にはＳ１３に移行するが、肯定の場合にはＳ１６に移行する。【００４１】
Ｓ１６においては、当該個体に関する各測定点における誤差を求め、その自乗平均値を評価値とする。従って値が小さいほど良い評価となる。なお、入力信号の値は、信号の周波数、振幅値、直流バイアス値、クロックタイミングから計算により求める。【００４２】
Ｓ１７においては、全ての個体について評価済みか否かが判定され、判定結果が否定の場合にはＳ１２に移行するが、肯定の場合にはＳ１８に移行する。なおＳ１３〜Ｓ１５の処理は最初は全ての個体について行われるが、２巡目以降は新たに生成された個体か遺伝子が変更された個体についてのみ実行される。【００４３】
Ｓ１８においては、個体の選択淘汰処理が実行される。即ち、個体を評価値順に並べて、評価の低い所定数の個体を母集団から削除する。Ｓ１９においては、交叉処理が実行される。即ち、二つの親個体からなるペアを所定数だけランダムに選択（複写）し、個々の遺伝子をペアの二つの個体のいずれかからコピーして新たな子個体を作る。なお、個々の遺伝子についてどちらの親個体からコピーするかはランダムに決定する。また、新たに生成する個体数はＳ１８における削除数と同じ数とする。【００４４】
Ｓ２０においては、突然変異処理が実行される。即ち、個体をランダムに所定数だけ選択して、各個体においてランダムに選択した所定数の遺伝子について、その遺伝子である遅延量をランダムに変化させる突然変異処理を実行し、新たな個体を母集団の元の個体と置き換える。【００４５】
Ｓ２１においては、評価基準を満たすか否かが判定され、判定結果が否定の場合にはＳ１２に移行するが、肯定の場合には処理を終了する。即ち、最も良い評価値が所定値以上か（誤差の自乗平均値が所定値以下か）否かが判定され、終了する場合には、その時点で最も評価の高い個体の遺伝子を遅延量として採用する。
【実施例２】
【００４６】
図３は、本発明の第２実施例のＡ／Ｄ変換器の構成を示すブロック図である。第２実施例のＡ／Ｄ変換器もフラッシュ型のＡ／Ｄ変換回路であり、等間隔の複数の基準電圧を発生する基準電圧発生手段である抵抗群６１、前記複数の基準電圧と入力信号とを比較する複数の比較手段であるコンパレータ６０、前記複数の比較手段と対応して、比較手段の出力信号を指定された時間だけ遅延させる複数の可変遅延手段である可変遅延回路６４、前記複数の可変遅延手段の出力信号をラッチする複数のラッチ手段であるラッチ回路６２、エンコーダ６３、前記複数の可変遅延手段のそれぞれに遅延量データを出力するレジスタ手段であるレジスタ回路６５、前記レジスタ手段に情報を書き込む書込手段であるレジスタ書込回路６６を備えている。【００４７】
入力信号は複数（例えば１２８個）のコンパレータ６０全ての一方の入力端子に並列に入力されている。コンパレータ６０の他方の入力端子には基準電圧を抵抗群６１によって等分圧した基準電圧が印加されている。【００４８】
コンパレータ６０の出力は可変遅延回路６４に入力され、可変遅延回路６４はレジスタ６５に記憶されている遅延量データに基づき、コンパレータ６０の出力信号を個々に遅延させる。可変遅延回路６４の出力信号は各ラッチ回路６２によってラッチされ、エンコーダ６３によって例えば７ビットのバイナリーコードに変換されて出力される。【００４９】
レジスタ回路６５の遅延量データ記憶素子としては、マスクＲＯＭ、フューズ型ＲＯＭあるいはフラッシュメモリ等の書き替え可能な不揮発性メモリ、ＲＡＭ（フリップフロップ）などを使用可能である。【００５０】
レジスタ書込回路６６は記憶素子としてフラッシュメモリなどの書き替え可能なメモリを採用した場合に、Ａ／Ｄ変換器を製造した後の出荷時に、あるいは装置に組み込まれた後の伝送トレーニング時やデータ伝送中、その他Ａ／Ｄ変換器の校正時において遅延量データをレジスタ６５に書き込むための回路である。【００５１】
第２実施例のＡ／Ｄ変換器における可変遅延回路６４の構成や遅延量の決定方法は第１実施例のＡ／Ｄ変換器と同じである。第２実施例のＡ／Ｄ変換器は以上のような構成によって、やはり各ラッチ回路６２においてラッチ回路６２に到達するコンパレータ６０の出力信号とラッチパルスであるクロック信号との同期を正確に調整することができ、高速動作時のＡ／Ｄ変換器の精度が向上する。【００５２】
以上、実施例を開示したが、本発明には以下に示すような変形例も考えられる。実施例においては、遅延量を遺伝的アルゴリズムによって調整する例を開示したが、他のアルゴリズムを用いてもよいし、各可変遅延回路６４の遅延量を測定に基づいて決定してもよい。【００５３】
Ａ／Ｄ変換器のＩＣを製作し、各可変遅延回路６４の遅延量が決定された後には、レジスタ６５の代わりに、遅延量が予め格納されたマスクＲＯＭあるいは所望の遅延量データが生成される固定配線パターンを使用してＡ／Ｄ変換器のＩＣを製造するようにしても良い。あるいは、各可変遅延回路６４をそれぞれ所望の遅延量を有する固定遅延回路に置き換えてＩＣを製造するようにしても良い。
【図１】
2006101160.tif 000002
【図２】
2006101160.tif 000003
【図３】
2006101160.tif 000004
【図４】
2006101160.tif 000005
【図５】
2006101160.tif 000006
【図６】
2006101160.tif 000007
【国際調査報告】
2006101160.tif 000008
2006101160.tif 000009