【手続補正書】
【提出日】令和2年3月18日(2020.3.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
マイクロコントローラであって、
プロセッサコアと、
メモリと、
差動デジタル遅延ラインアナログ・デジタルコンバータを含む複数の周辺デバイスと
を備え、
前記アナログ・デジタルコンバータは、
ソースからの入力差動電圧を差動電流に変換するように構成されるトランスコンダクタ入力段と、
２つのデジタル遅延ラインであって、前記２つのデジタル遅延ラインは、それぞれ、前記差動電流の第１の電流または第２の電流のどちらかを受信し、各デジタル遅延ラインは、
第１の回路であって、前記第１の回路は、遅延要素のセットを備え、各々、前記第１の電流または前記第２の電流によってバイアスされ、デジタル信号を遅延させるように構成される、第１の回路と、
前記第１の回路と直列に結合される構成可能な第２の回路であって、前記第２の回路は、遅延要素の別のセットを備え、各々、前記第１の電流または前記第２の電流（ｐｂｉａｓ、ｎｂｉａｓ）によってバイアスされ、前記デジタル信号を遅延させるように構成される、第２の回路と
を備える、２つのデジタル遅延ラインと
を備え、
前記第１の回路は、前記入力差動電圧のアナログ・デジタル変換を表すサーモメータコードを発生させるように構成され、
前記第２の回路は、前記デジタル遅延ラインの各々において追加の遅延要素を追加することによって、前記差動デジタル遅延ラインＡＤＣを較正するように構成される、マイクロコントローラ。
【請求項２】
前記トランスコンダクタ入力段は、前記第２の回路によって生成された値によって調節されるように構成される制御可能な電流ソース回路を備える、請求項１に記載のマイクロコントローラ。
【請求項３】
前記トランスコンダクタ入力段は、前記第２の回路からの較正に基づいて前記デジタル遅延ラインの各々へのバイアス電流を鏡映するように構成される制御可能な電流ソース回路を備える、請求項１に記載のマイクロコントローラ。
【請求項４】
前記第２の回路は、追加の遅延要素をそれぞれのデジタル遅延ラインに追加するように、インデックス化されたコマンドを通して制御される複数のマルチプレクサを備える、請求項１に記載のマイクロコントローラ。
【請求項５】
前記トランスコンダクタ入力段は、前記第２の回路の出力信号を受信し、電圧・電流レンジを調節するように構成される、請求項１に記載のマイクロコントローラ。
【請求項６】
各遅延要素は、電流限定バッファ鎖によって形成される、請求項１に記載のマイクロコントローラ。
【請求項７】
各デジタル遅延ラインは、前記第１の回路および前記第２の回路と直列に結合される第３の回路をさらに備え、前記第３の回路は、遅延要素のさらに別のセットを備え、各々、前記第１の電流または前記第２の電流によってバイアスされる、請求項１に記載のマイクロコントローラ。
【請求項８】
前記第１の回路のそれぞれの遅延要素から出力信号を受信する複数のＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力と結合されるラッチと
をさらに備え、
前記ラッチは、前記デジタル遅延ラインのうちのより高速なものの完了に応じて、前記デジタル遅延ラインのうちのより低速のものからのデータを保存するように構成される、請求項１〜７のいずれかに記載のマイクロコントローラ。
【請求項９】
各遅延ラインの最後の遅延要素の出力と結合されるＯＲゲートをさらに備え、前記ＯＲゲートの出力は、前記ラッチを制御する信号を発生させる、請求項８に記載のマイクロコントローラ。
【請求項１０】
前記ラッチと結合されるサーモメータ・バイナリコンバータをさらに備える、請求項８〜９のいずれかに記載のマイクロコントローラ。
【請求項１１】
各遅延ラインの前記第２の回路は、オーバーフローレンジを定義する所定のビットのラッチとＮＡＮＤゲートを通して結合される、請求項８〜１０のいずれかに記載のマイクロコントローラ。
【請求項１２】
各デジタル遅延ラインは、前記第１の回路および前記第２の回路と直列に結合される第３の回路をさらに備え、前記第３の回路は、遅延要素のさらに別のセットを備え、各々、前記第１の電流または前記第２の電流によってバイアスされ、前記第３の回路の遅延要素は、前記ラッチと結合されない、請求項８に記載のマイクロコントローラ。
【請求項１３】
前記第２の回路および／または前記第３の回路は、複数のマルチプレクサを備え、各々、遅延要素と関連付けられており、前記遅延要素をバイパスするように構成される、請求項１に記載のマイクロコントローラ。
【請求項１４】
前記第２の回路は、遅延ライン端から５０％点および／または２５％点および／または１２．５％点に設置されるマルチプレクサを備える、請求項１に記載のマイクロコントローラ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本開示の実施形態は、ＡＤＣ、プロセッサ、マイクロコントローラ、電子デバイス、ダイパッケージ、半導体パッケージ、および前述の実施形態の半導体デバイスのいずれかによって行われる方法を含む。
本発明は、例えば、以下を提供する。
（項目１）
マイクロコントローラであって、
プロセッサコアと、
メモリと、
差動デジタル遅延ラインアナログ・デジタルコンバータ（ＡＤＣ）を含む複数の周辺デバイスであって、前記ＡＤＣは、
複数の差動デジタル遅延ラインと、
前記差動デジタル遅延ライン内に含まれる遅延要素のセットを備える第１の回路と、
前記差動デジタル遅延ライン内に含まれる遅延要素の別のセットを備える第２の回路と
を備え、
前記第１の回路は、入力のアナログ・デジタル変換を表すデータを発生させるように構成され、
前記第２の回路は、前記差動デジタル遅延ラインへのソースを較正するように構成される、
複数の周辺デバイスと
を備える、マイクロコントローラ。
（項目２）
前記第２の回路によって生成された値によって調節されるように構成される電流ソース回路をさらに備える、項目１または３−９のいずれかに記載のマイクロコントローラ。
（項目３）
前記第２の回路からの較正に基づいて、前記差動デジタル遅延ラインのそれぞれへの基準電流を鏡映するように構成される電流ソース回路をさらに備える、項目１−２または４−９のいずれかに記載のマイクロコントローラ。
（項目４）
前記第１の回路は、入力電圧と基準電圧との間の差異を測定するように構成され、前記第２の回路は、前記入力電圧と前記基準電圧との間の測定に基づいて、前記ソースを較正するように構成される、項目１−３または５−９のいずれかに記載のマイクロコントローラ。
（項目５）
入力差動電圧を差動電流に変換するように構成されるトランスコンダクタをさらに備え、前記第１の回路は、前記差動電流を測定し、前記差動電圧を表すデータを発生させるように構成される、項目１−４または６−９のいずれかに記載のマイクロコントローラ。
（項目６）
入力差動電圧を差動電流に変換することと、
前記複数の差動デジタル遅延ラインに基づいて、入力を受け取り、電圧・電流レンジを調節することと
を行うように構成される、トランスコンダクタ
をさらに備える、項目１−５または７−９のいずれかに記載のマイクロコントローラ。
（項目７）
各差動デジタル遅延ラインは、電流限定バッファ鎖を含む、項目１−６または８−９のいずれかに記載のマイクロコントローラ。
（項目８）
所与の差動デジタル遅延ラインが、前記所与の差動デジタル遅延ラインに適用される差動電流に従って、ある速度で動作するように構成され、
前記ＡＤＣはさらに、ラッチを備え、
前記ラッチは、より高速の差動デジタル遅延ラインの完了に応じて、より低速の差動デジタル遅延ラインからのデータを保存するように構成される、
項目１−７または９のいずれかに記載のマイクロコントローラ。
（項目９）
前記差動デジタル遅延ライン内に含まれる遅延要素のさらに別のセットを備える第３の回路をさらに備え、前記第３の回路は、前記ＡＤＣへの入力が入力レンジから外れている程度を示すデータを生成するように構成される、項目１−８のいずれかに記載のマイクロコントローラ。
（項目１０）
マイクロコントローラであって、
プロセッサコアと、
メモリと、
差動デジタル遅延ラインアナログ・デジタルコンバータ（ＡＤＣ）を含む複数の周辺デバイスであって、前記ＡＤＣは、
複数の差動デジタル遅延ラインと、
前記差動デジタル遅延ライン内に含まれる遅延要素のセットを備える第１の回路と、
前記差動デジタル遅延ライン内に含まれる遅延要素の別のセットを備える第２の回路と、
を備え、
前記第１の回路は、入力のアナログ・デジタル変換を表すデータを発生させるように構成され、
前記第２の回路は、前記ＡＤＣへの入力が入力レンジから外れている程度を示すデータを生成するように構成される、
複数の周辺デバイスと、
を備える、マイクロコントローラ。
（項目１１）
前記第１の回路は、入力電圧と基準電圧との間の差異を測定するように構成される、項目１０または１２−１８のいずれかに記載のマイクロコントローラ。
（項目１２）
パルス幅変調（ＰＷＭ）回路をさらに備え、前記プロセッサコアは、前記ＡＤＣへの入力が前記入力レンジから外れている程度に基づいて、前記ＰＷＭ回路の動作を調節するように構成される、項目１０−１１または１３−１８のいずれかに記載のマイクロコントローラ。
（項目１３）
前記プロセッサコアはさらに、前記ＡＤＣへの入力が前記入力レンジから外れている程度に基づいて、前記入力レンジを調節するように構成される、項目１０−１２または１４−１８のいずれかに記載のマイクロコントローラ。
（項目１４）
入力差動電圧を差動電流に変換するように構成されるトランスコンダクタをさらに備え、前記第１の回路は、前記差動電流を測定し、前記差動電圧を表すデータを発生させるように構成される、項目１０−１３または１５−１８のいずれかに記載のマイクロコントローラ。
（項目１５）
入力差動電圧を差動電流に変換することと、
前記複数の差動デジタル遅延ラインに基づいて、入力を受け取り、電圧・電流レンジを調節することと
を行うように構成される、トランスコンダクタ
をさらに備える、項目１０−１４または１６−１８のいずれかに記載のマイクロコントローラ。
（項目１６）
各差動デジタル遅延ラインは、電流限定バッファ鎖を含む、項目１０−１５または１７−１８のいずれかに記載のマイクロコントローラ。
（項目１７）
所与の差動デジタル遅延ラインが、前記所与の差動デジタル遅延ラインに適用される差動電流に従って、ある速度で動作するように構成され、
前記ＡＤＣはさらに、ラッチを備え、
前記ラッチは、より高速の差動デジタル遅延ラインの完了に応じて、より低速の差動デジタル遅延ラインからのデータを保存するように構成される、
項目１０−１６または１８のいずれかに記載のマイクロコントローラ。
（項目１８）
前記差動デジタル遅延ライン内に含まれる遅延要素のさらに別のセットを備える第３の回路をさらに備え、前記第３の回路は、前記差動デジタル遅延ラインへのソースを較正するように構成される、項目１０−１７のいずれかに記載のマイクロコントローラ。
（項目１９）
マイクロコントローラであって、
プロセッサコアと、
メモリと、
差動デジタル遅延ラインアナログ・デジタルコンバータ（ＡＤＣ）を含む複数の周辺デバイスであって、前記ＡＤＣは、
複数の差動デジタル遅延ラインと、
前記差動デジタル遅延ライン内に含まれる遅延要素のセットを備える第１の回路と、
トランスコンダクタであって、
入力差動電圧を差動電流に変換することと、
前記複数の差動デジタル遅延ラインに基づいて、入力を受け取り、電圧・電流レンジを調節することと
を行うように構成される、トランスコンダクタと
を備える、複数の周辺デバイスと
を備える、マイクロコントローラ。
（項目２０）
前記差動デジタル遅延ライン内に含まれる遅延要素のさらに別のセットを備える第２の回路をさらに備え、前記第２の回路は、前記ＡＤＣへの入力が入力レンジから外れている程度を示すデータを生成するように構成される、項目１に記載のマイクロコントローラ。
（項目２１）
項目１−２０に記載のマイクロコントローラのいずれかの構成および動作に従って行われるステップを含む、方法。