【手続補正書】
【提出日】令和2年10月3日(2020.10.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
小型インダクタであって、
前記インダクタの最大サイズを制限する半導体基板と、
前記半導体基板内に形成され、隣接するターン間に間隔をあけて多重ターン巻線として螺旋状に成形された前記小型インダクタのコイルと、を備え、
前記コイルは、前記コイルの長さに沿って延びるシリコンコアと、前記シリコンコアの両方の側壁に沿って延びる金属とを有し、前記コイルの隣接するターン間の空間は、前記シリコンコアの組成および前記シリコンコアの前記側壁に沿って延伸する前記金属の組成とは異なる組成を有する金属を含み、
前記多重ターン巻線は、幅寸法よりもはるかに大きい厚さ寸法として規定される高アスペクト比で構成され、前記巻線の隣接するターンは、前記幅寸法に匹敵するスケールで狭い間隔で配置され、複数のターンにわたって高い結合係数として規定される密結合条件を達成する、インダクタ。
【請求項２】
前記密結合条件が２番目に最も隣接するターンにおいて少なくとも０．５の結合係数で達成されるように、前記多重ターン巻線は、少なくとも１０の厚さ対幅比および少なくとも５の隣接するターン間の幅対間隔比を有する、請求項１に記載のインダクタ。
【請求項３】
前記半導体基板はインターポーザであり、前記多重ターン巻線の端子と、
前記端子を通して前記多重ターン巻線に結合されて外部電気接続を提供するパッドと、をさらに含む、請求項１に記載のインダクタ。
【請求項４】
前記電気接続を確立するために前記パッドに並置されたはんだバンプをさらに含む、請求項３に記載のインダクタ。
【請求項５】
前記多重ターン巻線の前記端子には、前記基板内に平行に配置された複数のシリコンカラムが設けられ、前記シリコンカラムは、前記パッドに対して導電性を高めて電気抵抗を低減するために前記パッドに隣接して導電性アレイを形成するのに十分に狭い間隔で配置される、請求項４に記載のインダクタ。
【請求項６】
前記シリコンカラムは、正方形、長方形、三角形、円形、長円形、それらの組み合わせ、および組み合わせの相互接続から選択される断面のものである、請求項５に記載のインダクタ。
【請求項７】
前記パッドは、規則的な長方形アレイで半導体基板に形成されている、請求項４に記載のインダクタ。
【請求項８】
前記パッドは入力パッドおよび出力パッドを含み、前記入力パッドは前記長方形アレイの共通の行上で前記出力パッドと位置合わせされている、請求項７に記載のインダクタ。
【請求項９】
前記半導体基板は、第１の面および第２の面を含み、前記第１の面は前記第２の面から前記絶縁層によって分離され、半導体回路が前記第１の面に設けられ、前記多重ターン巻線が前記第２の面に設けられる、請求項１に記載のインダクタ。
【請求項１０】
前記半導体回路が形成された後に前記コイルが形成され、前記コイルは、前記第２の面から前記絶縁層を貫通して前記第１の面まで延在する端子をさらに含む、請求項９に記載のインダクタ。
【請求項１１】
前記幅寸法は表皮深さと同程度の大きさになるように選択される、請求項１に記載のインダクタ。
【請求項１２】
前記多重ターン巻線は、前記インダクタの設計周波数において１より大きいＱを有する直線状の最も内側のセグメントを有する、請求項１に記載のインダクタ。
【請求項１３】
インダクタであって、
可撓性誘電体シートの中または上に導電性素子で形成された巻線であって、前記可撓性シートの中または上の前記導電性素子の幅は、前記可撓性シートの中または上の前記導電性素子の深さよりも実質的に大きい、巻線を含み、
前記巻線は前記シートの中または上に連続対称パターンで形成され、次にオーバーレイに折り畳まれ、その結果、前記導電性素子の前記セグメントが互いに隣接し、前記シートによって分離されて、複数ターンにわたって高い結合係数として規定される密結合条件を達成し、前記インダクタは外部電気接続用の端子を有する、インダクタ。
【請求項１４】
前記深さは、表皮深さと同程度の大きさになるように選択される、請求項１３に記載のインダクタ。
【請求項１５】
前記巻線は、前記インダクタの設計周波数において１より大きいＱを有する直線状の最も内側のセグメントを有する、請求項１３に記載のインダクタ。
【請求項１６】
インダクタであって、
可撓性誘電体リボンの中または上に導電性素子で形成された巻線であって、前記リボンの中または上の前記導電性素子の幅は、前記可撓性リボンの中または上の前記導電性素子の深さよりも実質的に大きい、巻線を含み、
前記巻線は、中心軸の周りで前記可撓性リボンのコイル内に配置され、その結果、前記導電性素子が、互いに隣接し、かつ前記リボンによって分離されたターンを画定して、複数のターンにわたって高い結合係数として規定された密結合条件を達成し、前記インダクタは外部電気接続用の端子を有する、インダクタ。
【請求項１７】
前記深さは、表皮深さと同程度の大きさになるように選択される、請求項１６に記載のインダクタ。
【請求項１８】
前記巻線は、前記インダクタの設計周波数において１より大きいＱを有する直線状の最も内側のセグメントを有する、請求項１６に記載のインダクタ。
【請求項１９】
半導体チップ内に小型電子部品を製造するための方法であって、
半導体基板を提供するステップと、その後に、
巻線幅ｗよりも小さい幅の螺旋状隆起部を残すのに十分な幅であって、かつ、設計長さの螺旋状表面パターンに連続的な隆起部を生じさせるために、巻線間隔ｓに対して十分な間隔の螺旋状パターンで連続チャネルを前記半導体基板にエッチングするステップであって、前記隆起部の高さは巻線厚さｔを確立するのに十分である、ステップと、
半導体−金属接着剤として結合材料を前記隆起部の表面に塗布するステップと、
前記螺旋状隆起部上に金属導体をめっきするステップであって、前記めっきするステップの堆積深さは、前記螺旋状隆起部のめっきされた対向する壁の間隔ｓによって決定され、前記螺旋状隆起部の隆起部幅と前記隆起部の側面上の前記めっきの合計厚さとの和は、巻線幅ｗに対応する、ステップと、
前記チャネルの底部を選択的にエッチング除去するステップであって、それによって、隆起部の長さに沿って前記隆起部の対向するめっきされた壁の間に絶縁チャネル底部およびギャップを形成し、巻線間の間隔ｓによって分離された厚さｔおよび幅ｗの巻線を確立して、多重ターンインダクタを形成し、それによって、前記巻線は幅ｗよりもはるかに大きい厚さｔとして規定される高アスペクト比で構成され、前記巻線のターンは、前記幅ｗに匹敵するスケールで間隔ｓの狭い間隔で配置され、複数のターンにわたって高い結合係数として規定される密結合条件を達成する、ステップと、を含む方法。
【請求項２０】
前記選択的エッチングプロセスは方向性エッチングを含む、請求項１９に記載の方法。
【請求項２１】
前記方向性エッチングは深い反応性イオンエッチングを含む、請求項２０に記載の方法。
【請求項２２】
前記巻線を形成する前記螺旋状パターンは直線状セグメントを含む、請求項１９に記載の方法。
【請求項２３】
前記巻線は、前記インダクタの設計周波数において１より大きいＱを有する直線状の最も内側のセグメントを有する、請求項２２に記載のインダクタ。
【請求項２４】
前記幅は、表皮深さと同程度の大きさになるように選択される、請求項１９に記載の方法。
【請求項２５】
前記半導体基板を提供する前記ステップは、半導体回路を提供するステップを含み、前記半導体基板は、第１の面および第２の面を有し、前記第１の面は絶縁層によって前記第２の面から分離され、前記半導体回路は前記第１の面に設けられ、前記巻線は前記第２の面に設けられる、請求項１９に記載の方法。
【請求項２６】
小型伝送線路であって、
前記伝送線路の最大サイズを制限する半導体基板と、
前記半導体基板に形成され、間隔をあけて配置された複数の金属導電性脚部と、を含み、
前記脚部は、幅寸法よりもはるかに大きい厚さ寸法として規定される高アスペクト比で構成され、前記脚部は、前記幅寸法に匹敵するスケールで狭い間隔で配置され、複数の脚部にわたって高い結合係数として規定される密結合条件を達成する、伝送線路。
【請求項２７】
前記密結合条件が２番目に最も隣接する脚部において少なくとも０．５の結合係数で達成されるように、前記脚部は、少なくとも１０の厚さ対幅比および少なくとも５の隣接する脚部間の幅対間隔比を有する、請求項２６に記載の伝送線路。
【請求項２８】
前記半導体基板はインターポーザであり、前記脚部の端子と、前記端子を通して前記脚部に結合されて外部電気接続を提供するパッドと、をさらに含む、請求項２６に記載の伝送線路。
【請求項２９】
キャパシタであって、
前記キャパシタの最大サイズを制限する半導体基板と、
前記半導体基板内に形成された第１の金属導電素子であって、前記第１の金属導電素子は複数の第１のフィンガとして成形され、前記複数の第１のフィンガは前記第１のフィンガ間に間隔をあけて第１の電極に結合され、前記第１の金属導電素子は、幅寸法よりもはるかに大きい厚さ寸法として規定される高アスペクト比で構成され、前記第１のフィンガは、前記幅寸法に匹敵するスケールで狭い間隔で配置され、複数のフィンガにわたって高い結合係数として規定される密結合条件を達成する、第１の金属導電素子と、
前記半導体基板内に形成された第２の金属導電素子であって、前記第２の金属導電素子は複数の第２のフィンガとして成形され、前記複数の第２のフィンガは前記第２のフィンガ間に間隔をあけて第２の電極に結合され、前記第２の金属導電素子は、密結合条件を達成するために高アスペクト比で構成される、第２の金属導電素子と、を含み、
前記第１のフィンガと前記第２のフィンガは互いに噛み合い、
前記第１のフィンガと前記第２のフィンガとの間には誘電材料が配置される、キャパシタ。
【請求項３０】
前記誘電材料はＰＬＺＴである、請求項２９に記載のキャパシタ。
【請求項３１】
前記第１のフィンガは、最も近接した前記第１のフィンガで少なくとも０．５の結合係数で前記密結合条件が達成されるように、少なくとも１０の厚さ対幅の比、および少なくとも５の隣接する第２のフィンガ間の幅対間隔の比を有する、請求項３０に記載のキャパシタ。
【請求項３２】
前記半導体基板はインターポーザであり、前記第１および第２の電極の端子と、前記端子を通して前記電極に結合されて外部電気接続を提供するパッドと、をさらに含む、請求項３０に記載のキャパシタ。