(57)【要約】第１研削材（例えば研磨微粉の粒度＃３２０から＃３６０）を用いて半導体ウエハ１の裏面を粗研削し、半導体ウエハ１の厚さを、例えば１４０μｍ未満、１２０μｍ未満または１００μｍ未満とした後、第３研削材（例えば研磨微粉の粒度＃３０００から＃１０００００）を用いて半導体ウエハ１の裏面をファイン仕上げ研削し、半導体ウエハ１の厚さを、例えば１００μｍ未満、８０μｍ未満または６０μｍ未満とし、半導体ウエハ１の裏面上に相対的に薄い第２破砕層５、例えば０．５μｍ未満、０．３μｍ未満または０．１μｍ未満の厚さの第２破砕層５を形成する。これにより、チップの抗折強度を低下させることなく、同時に半導体ウエハ１の裏面からの汚染不純物の浸入、さらに半導体ウエハ１の回路形成面への汚染不純物の拡散を防いで、半導体素子の特性不良を防ぐ。【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法；
（ａ）第１の厚さを有する半導体ウエハの第１の主面上に回路パターンを形成する工程；
（ｂ）固定砥粒を有する第１研削材を用いて前記半導体ウエハの第２の主面を研削し、前記半導体ウエハを第２の厚さとする工程；
（ｃ）前記第１研削材よりも粒子径が小さい固定砥粒を有する第３研削材を用いて前記半導体ウエハの前記第２の主面を研削し、前記半導体ウエハを第４の厚さとし、前記半導体ウエハの前記第２の主面に第２破砕層を形成する工程；
（ｄ）前記半導体ウエハをダイシングし、前記半導体ウエハをチップに個片化する工程を含み、
前記第３研削材の研磨微粉の粒度は＃３０００から＃１０００００である。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、前記第１研削材の研磨微粉の粒度は＃１００から＃７００である。
【請求項３】
請求項１記載の半導体集積回路装置の製造方法において、前記第３研削材の研磨微粉の粒度は＃４０００から＃５００００である。
【請求項４】
請求項１記載の半導体集積回路装置の製造方法において、前記第３研削材の研磨微粉の粒度は＃５０００から＃２００００である。
【請求項５】
請求項１記載の半導体集積回路装置の製造方法において、前記第３研削材の研磨微粉の粒度は＃８０００またはそれ以上である。
【請求項６】
請求項１記載の半導体集積回路装置の製造方法において、前記第２破砕層の厚さは１μｍ未満である。
【請求項７】
請求項１記載の半導体集積回路装置の製造方法において、前記第２破砕層の厚さは０．５μｍ未満である。
【請求項８】
請求項１記載の半導体集積回路装置の製造方法において、前記第２破砕層の厚さは０．１μｍ未満である。
【請求項９】
請求項１記載の半導体集積回路装置の製造方法において、前記半導体ウエハの前記第４の厚さは１００μｍ未満である。
【請求項１０】
請求項１記載の半導体集積回路装置の製造方法において、前記半導体ウエハの前記第４の厚さは８０μｍ未満である。
【請求項１１】
請求項１記載の半導体集積回路装置の製造方法において、前記半導体ウエハの前記第４の厚さは６０μｍ未満である。
【請求項１２】
請求項１記載の半導体集積回路装置の製造方法において、前記工程（ｂ）と前記工程（ｃ）との間に、さらに以下の工程を含む：
（ｅ）前記第１研削材よりも粒子径が小さく、前記第３研削材よりも粒子径が大きい固定砥粒を有する第２研削材を用いて前記半導体ウエハの前記第２の主面を研削し、前記半導体ウエハを前記第２の厚さよりも薄く、前記第４の厚さよりも厚い第３の厚さとする工程。
【請求項１３】
請求項１２記載の半導体集積回路装置の製造方法において、前記第２研削材の研磨微粉の粒度は＃１５００から＃２０００である。
【請求項１４】
以下の工程を含む半導体集積回路装置の製造方法；
（ａ）第１の厚さを有する半導体ウエハの第１の主面上に回路パターンを形成する工程；
（ｂ）固定砥粒を有する第１研削材を用いて前記半導体ウエハの第２の主面を研削し、前記半導体ウエハを第２の厚さとする工程；
（ｃ）前記第１研削材よりも粒子径が小さい固定砥粒を有する第２研削材を用いて前記半導体ウエハの前記第２の主面を研削し、前記半導体ウエハを第３の厚さとし、前記半導体ウエハの前記第２の主面に第１破砕層を形成する工程；
（ｄ）前記半導体ウエハの前記第２の主面の前記第１破砕層を除去する工程；
（ｅ）前記半導体ウエハの前記第２の主面に第３破砕層を形成する工程；
（ｆ）前記半導体ウエハをダイシングし、前記半導体ウエハをチップに個片化する工程。
【請求項１５】
請求項１４記載の半導体集積回路装置の製造方法において、前記第１研削材の研磨微粉の粒度は＃１００から＃７００である。
【請求項１６】
請求項１４記載の半導体集積回路装置の製造方法において、前記第２研削材の研磨微粉の粒度は＃１５００から＃２０００である。
【請求項１７】
請求項１４記載の半導体集積回路装置の製造方法において、前記第３破砕層の厚さは０．５μｍ未満である。
【請求項１８】
請求項１４記載の半導体集積回路装置の製造方法において、前記第３破砕層の厚さは０．３μｍ未満である。
【請求項１９】
請求項１４記載の半導体集積回路装置の製造方法において、前記第３破砕層の厚さは０．１μｍ未満である。
【請求項２０】
請求項１４記載の半導体集積回路装置の製造方法において、前記半導体ウエハの前記第４の厚さは１００μｍ未満である。
【請求項２１】
請求項１４記載の半導体集積回路装置の製造方法において、前記半導体ウエハの前記第４の厚さは８０μｍ未満である。
【請求項２２】
請求項１４記載の半導体集積回路装置の製造方法において、前記半導体ウエハの前記第４の厚さは６０μｍ未満である。
【請求項２３】
請求項１４記載の半導体集積回路装置の製造方法において、前記工程（ｅ）は、以下の下位の工程を含む：
（ｅ１）前記半導体ウエハの前記第２の主面に砥粒を噴射して、前記半導体ウエハの前記第２の主面に前記第３破砕層を形成する工程。
【請求項２４】
請求項１４記載の半導体集積回路装置の製造方法において、前記工程（ｅ）は、以下の下位の工程を含む：
（ｅ１）前記半導体ウエハの前記第２の主面にプラズマ放電により生ずるイオンを衝撃させて、前記半導体ウエハの前記第２の主面に前記第３破砕層を形成する工程。
【請求項２５】
請求項１４記載の半導体集積回路装置の製造方法において、前記工程（ｅ）は以下の下位の工程を含む：
（ｅ１）前記半導体ウエハの前記第２の主面を研削して、前記半導体ウエハの前記第２の主面に前記第３破砕層を形成する工程。
【請求項２６】
請求項１４記載の半導体集積回路装置の製造方法において、前記工程（ｄ）は以下の工程を含む：
（ｄ１）前記半導体ウエハの前記第２の主面に形成された前記第１破砕層を、一部を残して除去し、残された前記第１破砕層を前記工程（ｅ）の前記第３破砕層とする工程。
【発明の詳細な説明】
【技術分野】  本発明は、半導体集積回路装置の製造技術に関し、特に、半導体ウエハ上に回路パターンの形成がほぼ完了した後、半導体ウエハの裏面を研削するバックグラインドから、半導体ウエハを１個１個のチップに切り分けるダイシング、さらにチップをピックアップして基板に搭載するダイボンディングまでの半導体集積回路装置の製造に適用して有効な技術に関するものである。
【背景技術】  例えば、日本特開２００３−１７９０２３号公報には、ウエハ背面に対し実施される背面研削処理およびエッチング処理を効率よく実施するため、回路形成面に保護テープが貼着されたウエハの背面をバックグラインディング処理するグラインダ装置と、このグラインダ装置でバックグラインディングされた背面をバックサイドエッチング処理するバックサイドエッチング装置と、ウエハをダイシングテープに転写すると共に保護テープをウエハから剥離させる転写装置とをインライン化した構成が開示されている。
また、例えば、日本特開２００３−１３３３９５号公報（米国公開第２００３／０７７８５４号）には、外枠と、この外枠内に設けられており内部にエアーが供給されることにより形状変形させつつ体積を増減するゴム膜体とを設けており、ゴム膜が体積を増大する際に、ウエハとゴム膜との間に配設されたテープをその中央から外側に向け漸次ウエハに向け押圧するよう形状変形する構成とされたウエハ固定用治具を用いて、貼付け工程、バックグラインド工程、テープ貼替え工程、ピックアップ工程、ダイボンディング工程を実施する技術が記開示されている。
また、例えば、日本特開２００３−１５２０５８号公報（米国公開第２００３／０８８９５９号）には、保護テープに対して紫外線を照射する第１の紫外線照射ユニットと、ウエハを位置決めする位置決めユニットと、リングフレームと一体化するマウントユニットと、保護テープをウエハ表面より剥離する保護テープ剥離ユニットと、ダイシングテープに対して紫外線を照射する第２の紫外線照射ユニットとを備えたウエハ転写装置が開示されている。
【発明の開示】
半導体ウエハをバックグラインドし、この半導体ウエハをダイシングにより各チップに個片化し、個片化されたチップを基板に搭載するダイボンディングまでの製造工程は、以下のごとく進行する。
まず、半導体ウエハの回路形成面に粘着テープを貼り付けた後、半導体ウエハをグラインダ装置に装着し、回転する研削材を押し当てて半導体ウエハの裏面を研削することにより、半導体ウエハの厚さを所定の厚さまで薄くする（バックグラインド工程）。続いてウエハマウント装置にて半導体ウエハの裏面をリング状のフレームに固定されたダイシングテープに貼り付けると共に、半導体ウエハの回路形成面から粘着テープを剥離する（ウエハマウント工程）。
次に、半導体ウエハを所定のスクライブラインで切断し、半導体ウエハを各チップに個片化する（ダイシング工程）。個片化されたチップは、突き上げピンによりダイシングテープを介してその裏面が押圧され、これによりチップはダイシングテープから剥離される。突き上げピンと対向する上部にはコレットが位置しており、剥離されたチップはコレットにより吸着されて保持される（ピックアップ工程）。その後、コレットに保持されたチップは基板へ搬送されて、基板上の所定の位置に接合される（ダイボンディング工程）。
ところで、電子機器の小型化、薄型化が進むなかで、それに搭載されるチップの薄型化が要求されている。また、近年、複数のチップを積層して１つのパッケージに搭載する積層型半導体集積回路装置が開発されており、チップの薄型化への要求はますます高まっている。このため、バックグラインド工程では、半導体ウエハの厚さを、例えば１００μｍ未満とする研削が行われている。研削された半導体ウエハの裏面は、非晶質層／多結晶質層／マイクロクラック層／原子レベル歪み層（応力漸移層）／純粋結晶層からなり、このうち非晶質層／多結晶質層／マイクロクラック層が破砕層（または結晶欠陥層）である。この破砕層の厚さは、例えば１〜２μｍ程度である。
半導体ウエハの裏面に上記破砕層があると、半導体ウエハを個片化したチップの抗折強度（チップに単純曲げ応力を加えた時、チップが破壊する時点の同応力値）が低下するという問題が生ずる。この抗折強度の低下は、厚さが１００μｍ未満のチップにおいて顕著に現れる。そこで、バックグラインドに続いてストレスリリーフを行い、破砕層を除去して半導体ウエハの裏面を鏡面とすることにより、チップの抗折強度の低下を防いでいる。ストレスリリーフでは、例えばドライポリッシュ法、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法またはケミカルエッチ法などが用いられる。すなわち、ストレスリリーフには、固定砥粒による研削で不可避的に発生する破砕層（それにともなって単結晶との界面に原子レベルひずみ層が発生する）を非固定砥粒系の研削または研磨、すなわち浮遊砥粒と研磨パッド（ドライポリッシュでは浮遊砥粒は用いない）によるポリッシュ法や薬液によるウエットエッチング等が適用される。
ところが、半導体ウエハの裏面の破砕層を除去すると、半導体ウエハの裏面に付着した汚染不純物、例えば銅（Ｃｕ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）またはクロム（Ｃｒ）などの重金属不純物が容易に半導体ウエハ内へ浸入してしまう。汚染不純物はガス配管やヒータ線など、あらゆる半導体製造装置に混入しており、またプロセスガスも汚染不純物の汚染源となりうる。半導体ウエハの裏面から浸入した汚染不純物は、さらに半導体ウエハ内を拡散して、回路形成面近くの結晶欠陥に引き寄せられる。回路形成面近くにまで拡散した汚染不純物は、例えば禁制帯中にキャリアの捕獲準泣を形成し、また酸化シリコン／シリコン界面に固溶した汚染不純物は、例えば界面準位を増加させる。その結果、汚染不純物に起因する半導体素子の特性不良が生じて、半導体製品の製造歩留まりの低下が引き起こる。例えば半導体不揮発性メモリであるフラッシュメモリでは、汚染不純物に起因したＥｒａｓｅ／Ｗｒｉｔｅ時の不良セクタが多くなり、救済セクタ数が足りずに特性不良が発生する。また、例えば一般のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）および疑似ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）では、汚染不純物に起因したＲｅｆｒｅｓｈ特性やＳｅｌｆ  Ｒｅｆｒｅｓｈ特性の劣化等のリーク系不良が発生する。フラッシュ系のメモリではデータリテンション（Ｄａｔａ  Ｒｅｔｅｎｔｉｏｎ）不良が発生する。
すなわち、バックグラインド後のストレスリリーフによって、チップの抗折強度を確保することができるが、このストレスリリーフでは破砕層が無くなるため、半導体ウエハの裏面からの汚染不純物の侵入に対するゲッタリング効果が低下する。回路形成面付近まで汚染不純物の拡散が進むと半導体素子の特性が変動して動作不良となる場合がある。半導体ウエハの裏面に破砕層を残しておくと、この破砕層によって半導体ウエハの裏面に付着した汚染不純物の浸入をくい止めることができるが、チップの抗折強度の低下を防ぐことができない。
本実施の形態に開示された一つの発明の一つの目的は、汚染不純物に起因する半導体製品の製造歩留まりの低下を抑えることのできる技術を提供することにある。
本実施の形態に開示された一つの発明の一つの目的は、チップの抗折強度の低下を防いで、半導体製品の製造歩留まりの向上を実現することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
すなわち、本願に開示された一つの発明は、半導体ウエハを薄膜化する際、その裏面に、例えば厚さ０．５μｍ未満、０．３μｍ未満または０．１μｍ未満の相対的に薄いゲッタリング機能を持つ破砕層が形成され、かつ、半導体ウエハを分割あるいはほぼ分割して（回転ブレードによるダイシングに限定されない。例えばレーザによる分割等が可能である。）チップ化した後の抗折強度が確保されるように、固定砥粒を有する研削材で半導体ウエハの裏面を研削するものである。
また、本願に開示された他の一つの発明は、半導体ウエハを薄膜化する際、固定砥粒を有する研削材で半導体ウエハの裏面を研削することで形成された破砕層を除去し（ストレスリリーフ）、半導体ウエハを分割あるいはほぼ分割してチップ化した後の抗折強度を確保し、その後、半導体ウエハの裏面に、例えば厚さ０．５μｍ未満、０．３μｍ未満または０．１μｍ未満の相対的に薄いゲッタリング機能を持つ破砕層を改めて形成するものである。
上記した発明によれば、薄膜化された半導体ウエハを分割あるいはほぼ分割しチップ化した後の抗折強度を確保しつつ、半導体ウエハの裏面からの汚染不純物の浸入を防ぎ、さらに半導体ウエハの回路形成面への汚染不純物の拡散を防いで、半導体素子の特性不良の発生を抑えることができる。固定砥粒を有する研削剤で破砕層を形成する場合は、プロセスが容易である。一方、ストレスリリーフ後に改めて破砕層を形成する場合は、チップの抗折強度を向上させることができる。
また、以下に本願において開示される発明のうち、他の代表的なものを項に分けて説明すれば、次のとおりである。
１．以下の工程を含む半導体集積回路装置の製造方法；
（ａ）第１の厚さを有する半導体ウエハの第１の主面上に回路パターンを形成する工程；
（ｂ）固定砥粒を有する第１研削材を用いて前記半導体ウエハの第２の主面を研削し、前記半導体ウエハを第２の厚さとする工程；
（ｃ）前記第１研削材よりも粒子径が小さい固定砥粒を有する第３研削材を用いて前記半導体ウエハの前記第２の主面を研削し、前記半導体ウエハを第４の厚さとし、前記半導体ウエハの前記第２の主面に第２破砕層を形成する工程；
（ｄ）前記半導体ウエハをダイシングし、前記半導体ウエハをチップに個片化する工程。
２．以下の工程を含む半導体集積回路装置の製造方法；
（ａ）第１の厚さを有する半導体ウエハの第１の主面上に回路パターンを形成する工程；
（ｂ）固定砥粒を有する第１研削材を用いて前記半導体ウエハの第２の主面を研削し、前記半導体ウエハを第２の厚さとする工程；
（ｃ）前記第１研削材よりも粒子径が小さい固定砥粒を有する第２研削材を用いて前記半導体ウエハの前記第２の主面を研削し、前記半導体ウエハを第３の厚さとし、前記半導体ウエハの前記第２の主面に第１破砕層を形成する工程；
（ｄ）前記半導体ウエハの前記第２の主面の前記第１破砕層を除去する工程；
（ｅ）前記半導体ウエハの前記第２の主面に第３破砕層を形成する工程；
（ｆ）前記半導体ウエハをダイシングし、前記半導体ウエハをチップに個片化する工程。
また、以下に本願において開示される発明のうち、他の代表的なものを項に分けて説明すれば、次のとおりである。
１．以下の工程を含む半導体集積回路装置の製造方法；
（ａ）第１の厚さを有する半導体ウエハの第１の主面上に回路パターンを形成する工程；
（ｂ）固定砥粒を有する第１研削材を用いて前記半導体ウエハの第２の主面を研削し、前記半導体ウエハを第２の厚さとする工程；
（ｃ）前記第１研削材よりも粒子径が小さい固定砥粒を有する第２研削材を用いて前記半導体ウエハの前記第２の主面を研削し、前記半導体ウエハを第３の厚さとする工程；
（ｄ）前記半導体ウエハをダイシング（チップ領域に分離）し、前記半導体ウエハをチップに個片化する工程、
ここで、前記第２研削材の研磨微粉の粒度は＃３０００から＃１０００００である。
２．以下の工程を含む半導体集積回路装置の製造方法；
（ａ）第１の厚さを有する半導体ウエハの第１の主面上に回路パターンを形成する工程；
（ｂ）固定砥粒を有する第１研削材を用いて前記半導体ウエハの第２の主面を研削し、前記半導体ウエハを第２の厚さとする工程；
（ｃ）前記第１研削材よりも粒子径が小さい固定砥粒を有する第２研削材を用いて前記半導体ウエハの前記第２の主面を研削し、前記半導体ウエハを第３の厚さとし、前記半導体ウエハの前記第２の主面に第１破砕層を形成する工程；
（ｄ）前記半導体ウエハの前記第２の主面の前記第１破砕層を除去する工程；
（ｅ）前記半導体ウエハの前記第２の主面に第２破砕層を形成する工程；
（ｆ）前記半導体ウエハをダイシング（チップ領域に分離）し、前記半導体ウエハをチップに個片化する工程。
３．本願に開示された一つの発明は、半導体集積回路装置の製造方法において、最終の裏面研削を主要な固定砥粒径がほぼ４ミクロンから６ミクロンの研削材またはそれよりも微細な研削材を用いることにより、裏面に非完全結晶層を残し、不純物トラップ層として利用するものである。
１．  上記項３において、主要な固定砥粒径がほぼ２ミクロンから４ミクロンまたはそれよりも微細である。
２．  上記項３において、主要な固定砥粒径がほぼ０．５ミクロン前後またはそれよりも微細である。
３．  上記項３において、主要な固定砥粒径がほぼ２ミクロンまたはそれよりも微細である。
４．  上記項３において、主要な固定砥粒径がほぼ１ミクロンまたはそれよりも微細である。
５．  上記項３において、主要な固定砥粒径がほぼ０．５ミクロンまたはそれよりも微細である。
６．  本願に開示された一つの発明は、半導体集積回路装置の製造方法において、裏面研削後に、一度破砕層（第１破砕層）を実質的に除去し、再度新たに破砕層（第２破砕層）を付加するものである。
７．  上記項１０において、前記第２破砕層の厚さは前記第１破砕層の厚さよりも薄い。
８．  上記項１０または１１において、前記第１破砕層および前記第２破砕層は異なるやり方で生成される。
９．  上記項１０または１１において、前記第１破砕層および前記第２破砕層は同様なやり方（たとえば異なる粒径の固定砥粒を用いた研削で形成される）で生成される。
【図面の簡単な説明】  図１は、半導体集積回路装置の製造方法の工程図である。
図２は、半導体集積回路装置の製造工程中の要部側面図である。
図３は、半導体ウエハの裏面側部分の要部拡大断面図である。
図４は、半導体ウエハの裏面側部分の要部拡大断面図である。
図５（ａ），（ｂ）および（ｃ）は、それぞれチップの抗折強度と半導体ウエハの裏面の仕上がり粗さとの関係を示すグラフ図、半導体ウエハの裏面の仕上がり粗さと研削材の粒子径との関係を示すグラフ図、破砕層の厚さと研削材の粒子径との関係を示すグラフ図である。
図６は、図２に続く半導体集積回路装置の製造工程中の要部側面図である。
図７は、図６に続く半導体集積回路装置の製造工程中の要部側面図である。
図８は、図７に続く半導体集積回路装置の製造工程中の要部側面図である。
図９は、図８に続く半導体集積回路装置の製造工程中の要部側面図である。
図１０は、図９に続く半導体集積回路装置の製造工程中の要部側面図である。
図１１は、図１０に続く半導体集積回路装置の製造工程中の要部側面図である。
図１２は、図１１に続く半導体集積回路装置の製造工程中の要部側面図である。
図１３は、図１２に続く半導体集積回路装置の製造工程中の要部側面図である。
図１４は、図１３に続く半導体集積回路装置の製造工程中の要部側面図である。
図１５は、図１４に続く半導体集積回路装置の製造工程中の要部側面図である。
図１６は、半導体集積回路装置の製造方法におけるバックグラインドからウエハマウントまでで用いる一貫処理装置の説明図である。
図１７は、半導体集積回路装置の製造方法の工程図である。
図１８の（ａ），（ｂ）および（ｃ）は、それぞれ半導体集積回路装置の製造方法におけるドライポリッシュ法、ＣＭＰ法およびスピンエッチ法によるストレスリリーフを説明する装置の説明図である。
図１９は、半導体ウエハの裏面側部分の要部拡大断面図である。
図２０は、半導体集積回路装置の製造方法におけるバックグラインドからウエハマウントまでで用いる他の一貫処理装置の説明図である。
図２１は、固定砥粒の要部断面図である。
【発明を実施するための最良の形態】  以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、以下の実施の形態において、半導体ウエハと言うときは、Ｓｉ（シリコン）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。さらに、ガス、固体または液体の部材に言及するときは、そこに明示された成分を主要な成分の一つとするが、特にそのように明記した場合または原理的に明らかな場合を除き、その他の成分を除外するものではない。
また、固定砥粒を有する研削材の代表例は、いわゆる砥石であり、研削材である複数の微細な砥粒と、その複数の砥粒を結合する結合材とを有する構成とされている。固定砥粒の要部断面図の一例を図２１に示す。符号５０はダイヤモンド等からなる砥粒、符号５１は結合材を示している。結合材には、長石および可熔性粘土などの混合物、良質の合成樹脂（合成ゴムや天然ゴム以外のもの）等がある。固定砥粒を有する研削材を用いた研削工程では、砥粒が固定されており、半導体ウエハの研削される面（被研削面）に機械的力が加わるので、半導体ウエハの被研削面に破砕層が形成される。本実施の形態の１つの研削処理は、これを応用したもので固定砥粒を有する研削材を用いて半導体ウエハの被研削面に上手く破砕層を形成するようにしている。固定砥粒に対して浮遊砥粒がある。浮遊砥粒は、スラリ等に含まれる研磨粉のことで、この浮遊砥粒を用いた場合は、砥粒が固定されていないので半導体ウエハの被研磨面に破砕層が形成されないのが普通である。いわゆるポリッシングは、研磨布のみで研磨（ドライポリッシュ）する場合を含めて、破砕層を形成しない点で、便宜上、この浮遊砥粒を用いた研磨に分類される。
（実施の形態１）
本実施の形態１による半導体集積回路装置の製造方法を図１から図１５を用いて工程順に説明する。図１は半導体集積回路装置の製造方法の工程図、図２および図６から図１５は半導体集積回路装置の製造工程中の要部側面図、図３および図４は半導体集積回路装置の裏面側部分の要部拡大断面図、図５（ａ），（ｂ）および（ｃ）は、それぞれチップの抗折強度と半導体ウエハの裏面の仕上がり粗さとの関係を示すグラフ図、半導体ウエハの裏面の仕上がり粗さと研削材の粒子径との関係を示すグラフ図、破砕層の厚さと研削材の粒子径との関係を示すグラフ図である。また、図１６はバックグラインドからウエハマウントまでで用いる一貫処理装置の説明図である。なお、以下の説明では、半導体ウエハ上に回路パターンを形成した後のバックグラインドから基板上に個片化したチップを接合するダイボンディング、さらに積層された複数のチップを樹脂などで保護する封止などの各工程について説明する。
まず、半導体ウエハの回路形成面（第１の主面）に集積回路を形成する（図１の集積回路形成工程Ｐ１）。半導体ウエハはシリコン単結晶からなり、その直径は、例えば３００ｍｍ、厚さ（第１の厚さ）は、例えば７００μｍ以上（ウエハ工程への投入時の値）である。
次に、半導体ウエハ上に作られた各チップの良・不良を判定する（図１のウエハテスト工程Ｐ２）。まず、半導体ウエハを測定用ステージに載置し、集積回路の電極パッドにプローブ（探針）を接触させて入力端子から信号波形を入力すると、出力端子から信号波形が出力される。これをテスターが読み取ることによりチップの良・不良が判定される。ここでは、集積回路の全電極パッドに合わせてプローブを配置したプローブカードが用いられ、プローブカードからは各プローブに対応する信号線が出ており、テスターに接続されている。不良と判断されたチップには、不良のマーキングが打たれる。
次に、半導体ウエハの回路形成面に粘着テープ（Ｐｒｅｓｓｕｒｅ−Ｓｅｎｓｉｔｉｖｅ  ａｄｈｅｓｉｖｅ  ｔａｐｅ）を貼り付ける（図１の粘着テープ貼着工程Ｐ３）。ここで粘着テープは自己剥離型テープ、すなわちＵＶ硬化型（ＵＶ  ｃｕｒｅ  ｔｙｐｅ）でも熱硬化型でもＥＢ硬化型でもよいし、非ＵＶ硬化型感圧接着テープ、すなわちＵＶ硬化型でも熱硬化型でもＥＢ硬化型でもない一般の粘着テープ（非自己剥離型テープ）でもよい。非自己剥離型テープの場合は、自己剥離性は利用できないが、ウエハの回路形成面に紫外線（エネルギー線照射または加熱）を照射する場合に発生する不揮発性メモリ等のメモリ系回路への書き込み情報の変化、特性シフト、ポリイミド層等の表面保護部材または配線絶縁部材等の表面特性の不所望な変化を回避することができるという長所がある。
以下では非自己剥離型テープの例について説明する。粘着テープには粘着剤が塗布されており、これにより粘着テープは半導体ウエハの回路形成面と貼着する。粘着テープは、例えばポリオレフィンを基材とし、アクリル系の粘着剤が塗布され、さらにその上にポリエステルからなる剥離材が貼られている。剥離材は、例えば離形紙であり、剥離材を剥がして粘着テープは半導体ウエハに貼り付けられる。粘着テープの厚さは、例えば１３０から１５０μｍ、粘着力は、例えば２０から３０ｇ／２０ｍｍ（２０ｍｍ幅のテープが剥離する際の強度で表示）である。なお、剥離材がなく、基板の背面を離形処理した粘着テープを用いてもよい。
次に、半導体ウエハの裏面（回路形成面と反対側の面、第２の主面）を研削して、半導体ウエハの厚さを所定の厚さ、例えば１００μｍ未満、８０μｍ末満または６０μｍ未満とし、半導体ウエハの裏面に破砕層を形成する（図１のバックグラインド工程Ｐ４）。このバックグラインドでは、以下に説明する粗研削、仕上げ研削およびファイン仕上げ研削を順次行う。
まず、図２に示すように、半導体ウエハ１の裏面を粗研削する。半導体ウエハ１をグラインダ装置に搬送し、半導体ウエハ１の回路形成面をチャックテーブル２に真空吸着した後、半導体ウエハ１の裏面に回転する第１研削材（例えば研磨微粉の粒度＃３２０から＃３６０：研磨または研削砥粒の径を表す粒度＃は砥石等を製造する際のダイヤモンド砥石をふるいにかける際のふるいの目の大きさに対応する。言い換えると、主要な砥粒の径に対応する。例を示すと、＃２８０の粒径はほぼ１００μｍ程度、＃３６０の粒径はほぼ４０から６０μｍ程度、＃２０００の粒径はほぼ４から６μｍ程度、＃４０００の粒径はほぼ２から４μｍ程度、＃８０００の粒径はほぼ０．２μｍ程度である。本願では、これに準拠して、砥粒の径を記載する。なお、＃３２０以下に関してはＪＩＳ規格がある。）３を押し当てて粗研削することにより、半導体ウエハ１の厚さを所定の厚さ（第２の厚さ）まで減少させる。第１研削材は、固定砥粒を有する研削材であり、この粗研削により半導体ウエハ１は、例えば６００から７００μｍ程度研削される。また、この粗研削により残る半導体ウエハ１の第２の厚さは、例えば１４０μｍ未満が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては１２０μｍ未満が考えられるが、さらに１００μｍ末満の範囲が最も好適と考えられる。半導体ウエハ１の回路形成面には粘着テープＢＴ１が貼り付けてあるので、集積回路が破壊されることはない。なお、上記第１研削材の粒度範囲は一般的なプロセスでは、＃１００以上＃７００未満が適切と考えられる。
続いて、半導体ウエハ１の裏面を仕上げ研削する。ここでは前記図２と同様のグラインダ装置を用いて半導体ウエハ１の回路形成面をチャックテーブルに真空吸着した後、半導体ウエハ１の裏面に回転する第２研削材（例えば研磨微粉の粒度＃１５００から＃２０００）を押し当てて仕上げ研削することにより、上記粗研削時に生じた半導体ウエハ１の裏面の歪みを除去すると同時に、半導体ウエハ１の厚さを所定の厚さ（第３の厚さ）まで減少させる。第２研削材は、固定砥粒を有する研削材であり、この仕上げ研削により半導体ウエハ１は、例えば２５から４０μｍ程度研削される。また、この仕上げ研削により残る半導体ウエハ１の第３の厚さは、例えば１１０μｍ未満が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては９０μｍ未満が考えられるが、さらに７０μｍ未満の範囲が最も好適と考えられる。
図３（ａ）に、上記第１研削材を用いて粗研削された半導体ウエハ１の裏面側部分の要部拡大断面図を示し、同図（ｂ）に、上記第２研削材を用いて仕上げ研削された半導体ウエハ１の裏面側部分の要部拡大断面図を示す。粗研削では、半導体ウエハ１の裏面の純粋結晶層上に原子レベル歪み層および破砕層（非晶質層／多結晶質層／マイクロクラック層）が形成される。さらに、仕上げ研削においても、半導体ウエハ１の裏面の純粋結晶層上に原子レベル歪み層および破砕層（非晶質層４ａ／多結晶質層４ｂ／マイクロクラック層４ｃ；第１の層）４が形成されるが、純忰結晶層、原子レベル歪み層および第１破砕層４の厚さは、それぞれ粗研削後の純粋結晶層、原子レベル歪み層および破砕層の厚さよりも薄くなる。この第１破砕層４の厚さは、例えば２μｍ未満が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては１μｍ未満が考えられるが、さらに０．５μｍ未満の範囲が最も好適と考えられる。
続いて、半導体ウエハ１の裏面をファイン仕上げ研削する。ここでは前記図２と同様のグラインダ装置を用いて半導体ウエハ１の回路形成面をチャックテーブルに真空吸着した後、半導体ウエハ１の裏面に回転する第３研削材を押し当ててファイン仕上げ研削することにより、半導体ウエハ１の厚さを所定の厚さ（第４の厚さ）まで減少させる。第３研削材も、固定砥粒を有する研削材であり、このファイン仕上げ研削により半導体ウエハ１は、例えば３から５μｍ程度研削される。また、このファイン仕上げ研削により残る半導体ウエハ１の第４の厚さは、例えば１００μｍ未満が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては８０μｍ未満が考えられるが、さらに６０μｍ未満の範囲が最も好適と考えられる。上記第３研削材の研磨微粒の粒度は、例えば＃３０００から＃１０００００が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては＃４０００から＃５００００が考えられるが、さらに＃５０００から＃２００００の範囲が最も好適と考えられる。本実施の形態１では、例えば＃８０００またはそれ以上を使用しており、この第３研削材の研磨微粒の粒度の下限は、チップの抗折強度を考慮して決められ、その上限はゲッタリング効果を考慮して決められている。
図４に示すように、上記ファイン仕上げ研削では、半導体ウエハ１の裏面の純粋結晶層上に原子レベル歪み層および第２破砕層（非晶質層５ａ／多結晶質層５ｂ／マイクロクラック層５ｃ；第２の層）５が形成され、原子レベル歪み層および第２破砕層５のそれぞれの厚さは、それぞれ仕上げ研削後の原子レベル歪み層および第１破砕層４の厚さよりも薄く形成される。半導体ウエハ１の裏面に、例えば純粋なシリコン結晶構造部分が露出した場合は、半導体ウエハ１の裏面に汚染不純物、例えば重金属不純物などが付着すると、容易に半導体ウエハ１へ浸入してしまう。半導体ウエハ１に浸入した汚染不純物は、半導体ウエハ１内を拡散して半導体ウエハ１の回路形成面へ達し、回路形成面に形成された半導体素子の特性不良を引き起こす問題がある。そこで、本実施の形態１では、あえて半導体ウエハ１の裏面上に第２破砕層５を形成し、汚染不純物が第２破砕層５によって捕獲されるようにしている。これにより、半導体ウエハ１への汚染不純物の浸入および拡散を抑えることができる。重金属の中でもＣｕは、その拡散係数が６．８×１０−２／ｓｅｃ（ａｔ  １５０℃）であり他の重金属の拡散係数（例えばＦｅの拡散係数は２．８×１０−１３／ｓｅｃ（ａｔ  １５０℃））と比して高く、半導体ウエハ１の回路形成面へ達しやすいことから、半導体素子の特性不良を引き起こす主な汚染不純物の１つであると考えられる。このＣｕの侵入源には、例えばダイシングテープの接着材層やダイボンディング用の接着材層を挙げることができる。これら接着材層中には、種々の不純物や異物（フィラー）とともに微量のＣｕが混入している場合があり、しかもこれら接着材層は半導体ウエハ１やチップの裏面に直接接することからＣｕの浸入は容易である。
ところで、例えば図５（ａ）に示すように、チップ抗折強度のｍｉｎ値は半導体ウエハ１の裏面の仕上がり粗さが小さくなるに従い、すなわち研削材の研磨微粉の粒度（たとえば日本工業規格ＪＩＳＲ６００１参照）が大きくなるに従い大きくなり、半導体ウエハ１の裏面を、例えばドライポリッシュにより鏡面仕上げした時にチップ抗折強度のｍｉｎ値は最大値となる。これは、図５（ｂ）に示すように、研削材の研磨微粉の粒度が大きくなるに従い、研削材に付着するする砥石のダイヤモンド粒子の粒子径が小さくなり、半導体ウエハ１の裏面（仕上がり面）の粗さが小さくなることによる。さらに言えば、図５（ｃ）に示すように、上記仕上がり面の粗さが小さくなることにより破砕層の厚さが薄くなって、これがチップの抗折強度の向上をもたらす。しかし、ゲッタリング効果を持つ上記破砕層の厚さが薄くなるに従いゲッタリング効果は低下し、例えばドライポリッシュにより半導体ウエハ１の裏面を鏡面仕上げした時には、このゲッタリング効果が無くなるため、半導体ウエハ１の裏面から汚染不純物が浸入し、半導体ウエハ１の回路形成面へ拡散して、半導体素子の特性不良が発生する。このため、第３研削材を用いたファイン仕上げ研削では、チップの抗折強度とゲッタリング効果とをある程度両立することのできる第２破砕層５の厚さおよび仕上がり粗さを選択することが必要である。
これらのことを踏まえて、上記第２破砕層５の厚さは、例えば０．５μｍ未満（すなわち、チップの抗折強度を確保するためには比較的厚めの方が有利である）が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては０．３μｍ未満が考えられるが、さらに０．１μｍ未満（汚染不純物の浸入および拡散を防ぐことのできる下限値以上であれば問題ないからである）の範囲が最も好適と考えられる。なお、ここで第２破砕層５の厚さとは、例えば膜厚測定計を用いて半導体ウエハ１内の複数箇所（例えば５点または１０点）における第２破砕層５の厚さを測定し、その複数箇所（例えば５点または１０点）の平均値から求めた平均の厚さ（例えば図４に示すｄ１）である。
また、上記第２破砕層５の仕上がり粗さ（例えば第２破砕層５の表面の最大振幅）は、例えば０．１μｍ未満が適切な範囲と考えられる。また、量産に適した範囲としては０．０５μｍ未満が考えられるが、さらに０．０１μｍ未満の範囲が最も好適と考えらる。なお、ここで第２破砕層５の仕上がり粗さとは、例えば表面粗さ計を用いて半導体ウエハ１内の複数箇所（例えば５点または１０点）における第２破砕層５の表面の最大振幅（例えば図４に示すｒ１）を測定し、その複数箇所（例えば５点または１０点）の平均値から求めた平均の粗さである。ドライポリッシュによる仕上がり粗さは、例えば、ほぼ０．０００１μｍと等価である。
このように、上記バックグラインドにより、半導体ウエハ１の厚さを、例えば１００μｍ末満、８０μｍ未満または６０μｍ未満に研削し、半導体ウエハ１の裏面上に相対的に薄い第２破砕層５、例えば０．５μｍ未満、０．３μｍ未満または０．１μｍ未満の厚さの第２破砕層５を形成することにより、チップの抗折強度を低下させることなく、同時に半導体ウエハ１の裏面からの汚染不純物の浸入を防いで、汚染不純物に起因した半導体素子の特性不良を防ぐことができる。これにより、半導体製品の製造歩留まりの低下を抑えることができる。しかも、バックグラインド工程において、大きく異なるような工程を追加することもないのでプロセスの単純化が可能である。
なお、上記バックグラインドでは、第１研削材（例えば研磨微粉の粒度＃３２０から＃３６０）、第２研削材（例えば研磨微粉の粒度＃１５００から＃２０００）および第３研削材（例えば研磨微粉の粒度＃３０００から＃１０００００）の３つの研削材を用いて半導体ウエハ１の裏面を順次研削することにより、半導体ウエハ１を所定の厚さ（第４の厚さ）まで薄くし、さらに半導体ウエハ１の裏面上に第２破砕層５を形成したが、例えば第１研削材（例えば研磨微粉の粒度＃３２０から＃３６０）および第３研削材（例えば研磨微粉の粒度＃３０００から＃１０００００）の２つの研削材を用いて半導体ウエハ１の裏面を順次研削することもできる。これにより、さらにバックグラインド工程の単純化が可能である。以下に、第１研削材（例えば研磨微粉の粒度＃３２０から＃３６０）および第３研削材（例えば研磨微粉の粒度＃３０００から＃１０００００）の２つの研削材を用いたバックグラインドについて説明する。
まず、前述した第１研削材３を用いた粗研削と同様にして、半導体ウエハ１の裏面を粗研削することにより、半導体ウエハ１の厚さを所定の厚さ（第２の厚さ）まで減少させる。
続いて、半導体ウエハ１の裏面をファイン仕上げ研削する。ここでは前記図２と同様のグラインダ装置を用いて半導体ウエハ１の回路形成面をチャックテーブルに真空吸着した後、半導体ウエハ１の裏面に回転する第３研削材を押し当ててファイン仕上げ研削することにより、半導体ウエハ１の厚さを所定の厚さ（第４の厚さ）まで減少させる。前述した第２研削材（例えば研磨微粉の粒度＃１５００から＃２０００）を用いた仕上げ研削を行っていないので、このファイン仕上げ研削により半導体ウエハ１は、例えば２５〜４０μｍ程度研削されて、半導体ウエハ１の第４の厚さは、例えば１００μｍ未満、８０μｍ未満または６０μｍ未満となる。また、半導体ウエハ１の裏面上に、例えば０．５μｍ未満、０．３μｍ未満または０．１μｍ未満の厚さの第２破砕層５が形成される。
次に、半導体ウエハ１を洗浄し、乾燥させた後（図１の洗浄・乾燥工程Ｐ５）、図６に示すように、半導体ウエハ１をダイシングテープＤＴ１に貼り替える（図１のウエハマウント工程Ｐ６）。まず、ウエハ搬送治具により半導体ウエハ１を真空吸着し、そのままウエハマウント装置へ搬送する。ウエハマウント装置に搬送された半導体ウエハ１は、アライメント部へ送られてノッチまたはオリフラのアライメントが行われ、その後、半導体ウエハ１はウエハマウント部へ送られてウエハマウントが行われる。ウエハマウントでは、予めダイシングテープＤＴ１を貼り付けた環状のフレーム６を用意しておき、このダイシングテープＤＴ１にその回路形成面を上面にして半導体ウエハ１を貼着する。ダイシングテープＤＴ１は、例えばポリオリフィンを基材とし、アクリル系ＵＶ硬化タイプの粘着剤が塗布され、さらにその上にポリエステルからなる剥離材が貼り付けられている。剥離材は、例えば離形紙であり、剥離材を剥がしてダイシングテープＤＴ１は半導体ウエハ１に貼り付けられる。ダイシングテープＤＴ１の厚さは、例えば９０μｍ、粘着力は、例えばＵＶ照射前２００ｇ／２５ｍｍ、ＵＶ照射後１０から２０ｇ／２５ｍｍである。なお、剥離材がなく、基板の背面を離形処理したダイシングテープを用いてもよい。
次いで、半導体ウエハ１が装着されたフレーム６は粘着テープ剥離部へ送られる。ここでは、半導体ウエハ１と粘着テープＢＴ１が剥離される。このように半導体ウエハ１をフレーム６に貼り直すのは、後のダイシング工程で半導体ウエハ１の回路形成面に形成されているアライメントマークを基準としてダイシングを行うため、アライメントマークが形成されている回路形成面を上面とする必要がある。なお、粘着テープＢＴ１が剥離されても、フレーム６に貼り付けられたダイシングテープＤＴ１を介して半導体ウエハ１を固定しているので、半導体ウエハ１の反りが表面化することはない。
次に、図７に示すように、半導体ウエハ１をダイシングする（図１のダイシング工程Ｐ７）。半導体ウエハ１はチップＳＣ１に個片化されるが、個片化された後も各チップＳＣ１はダイシングテープＤＴ１を介してフレーム６に固定されているため、整列した状態を維持している。まず、半導体ウエハ１をウエハ搬送治具により半導体ウエハ１の回路形成面を真空吸着し、そのままダイシング装置へ搬送し、ダイシングテーブル７上に載置する。続いてダイヤモンド・ソーと呼ばれるダイヤモンド微粒を貼り付けた極薄の円形刃８を用いて、半導体ウエハ１をスクライブラインに沿って縦、横にカットする（ウエハの分割はレーザを用いた方法を使用しても良い。その場合は、切削幅を微少にする等の付加的なメリットがある）。
次に、図８に示すように、半導体ウエハ１にＵＶを照射する（図１のＵＶ照射工程Ｐ８）。ダイシングテープＤＴ１の裏面側からＵＶを照射して、ダイシングテープＤＴ１の各チップＳＣ１と接する面の粘着力を、例えば１０から２０ｇ／２５ｍｍ程度に低下させる。これにより各チップＳＣ１がダイシングテープＤＴ１から剥がれやすくなる。
次に、図９に示すように、図１のウエハテスト工程Ｐ２において良と判断されたチップＳＣ１をピックアップする（図１のピックアップ工程Ｐ９）。まず、突き上げピン９によりダイシングテープＤＴ１を介してチップＳＣ１の裏面を押圧し、これによりチップＳＣ１をダイシングテープＤＴ１から剥離する。続いてコレット１０が移動して突き上げピン９と対向する上部に位置し、剥離されたチップＳＣ１の回路形成面をコレット１０により真空吸着することにより、１個づつチップＳＣ１をダイシングテープＤＴ１から引き剥がしてピックアップする。ＵＶ照射によりダイシングテープＤＴ１とチップＳＣ１との接着力が弱められているため、薄く強度が低下しているチップＳＣ１であっても、確実にピックアップすることができる。コレット１０は、例えば略円筒形の外形を有し、その底部に位置する吸着部は、例えば軟質の合成ゴムなどで構成されている。
次に、図１０に示すように、１段目となるチップＳＣ１を基板１１に搭載する（図１のダイボンディング工程Ｐ１０）。
まず、ピックアップされたチップＳＣ１はコレット１０に吸着、保持されて、基板１１上の所定位置に搬送される。続いて基板１１のメッキされたアイランド（チップ搭載領域）上にペースト材１２を載せて、ここにチップＳＣ１を軽く押し付け、１００から２００℃程度の温度により硬化処理を行う。これによりチップＳＣ１を基板１１に貼り付ける。ペースト材１１はエポキシ系樹脂、ポリイミド系樹脂、アクリル系樹脂またはシリコーン系樹脂を例示することができる。なお、ペースト材１２による貼り付けの他、メッキされたアイランドにチップＳＣ１の裏面を軽く擦り付ける、あるいはメッキしたアイランドとチップＳＣ１との間に金テープの小片を挟み、金とシリコンとの共晶を作って接着してもよい。
ダイシングテープＤＴ１に貼着された良品チップのダイボンディングおよび不良品チップの除去が終了すると、ダイシングテープＤＴ１はフレーム６から剥がされ、フレーム６はリサイクルされる。
次に、図１１に示すように、前記チップＳＣ１と同様にしてチップＳＣ２を準備し、例えば絶縁性ペースト１３ａを用いて１段目のチップＳＣ１上に２段目となるチップＳＣ２を接合し、続いて、前記チップＳＣ１と同様にしてチップＳＣ３を準備し、例えば絶縁性ペースト１３ｂを用いて２段目のチップＳＣ２上に３段目となるチップＳＣ３を接合することにより、チップＳＣ１，ＳＣ２およびＳＣ３を積層する。１段目のチップＳＣ１は、例えばマイコン、２段目のチップＳＣ２は、例えば電気的一括消去型ＥＥＰ  ＲＯＭ（Ｅｌｅｃｔｒｉｃ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、３段目のチップＳＣ３は、例えばＳＲＡＭを例示することができる。この基板１１の表面には複数個の電極パッド１４が設けられ、裏面には複数個の接続パッド１５が設けられており、両者は基板内配線１６によって電気的に接続されている。
次に、図１２に示すように、各々のチップＳＣ１，ＳＣ２またはＳＣ３の表面の縁辺に配列されたボンディングパッドと、基板１１の表面の電極パッド１４とをボンディングワイヤ１７を用いて接続する（図１のワイヤボンディング工程Ｐ１１）。その作業は自動化されており、ボンディング装置を用いて行われる。ボンディング装置には、あらかじめ積層チップＳＣ１，ＳＣ２およびＳＣ３のボンディングパッドおよび基板１１の表面の電極パッド１４の配置情報が入力されており、基板１１上に搭載された積層チップＳＣ１，ＳＣ２およびＳＣ３、その表面のボンディングパッドおよび基板１１の表面の電極パッド１４の相対的位置関係を画像として取り込み、データ処理を行って正確にボンディングワイヤ１７が接続される。この際、ボンディングワイヤ１７のループ形状は、積層チップＳＣ１，ＳＣ２およびＳＣ３の周辺部に触れないよう、盛り上がった形に制御される。
次に、図１３に示すように、ボンディングワイヤ１７が接続された基板１１を金型成形機にセットし、温度を上げ液状化した樹脂１８を圧送して流し込み、積層チップＳＣ１，ＳＣ２およびＳＣ３を封入して、モールド成型する（図１の封止工程１２）。続いて余計な樹脂１８またはバリを取り除く。
次に、図１４に示すように、例えば半田からなるバンプ１９を基板１１の裏面の接続パッド１５に供給した後、リフロー処理を施してバンプ１９を溶解させ、バンプ１９と接続パッド１５とを接続する（図１のバンプ形成工程Ｐ１３）。
その後、図１５に示すように、樹脂１８上に品名などを捺印し、基板１１から１個１個の積層チップＳＣ１，ＳＣ２およびＳＣ３を切り分ける（図１の切断工程Ｐ１４）。その後、仕上がった１個１個の積層チップＳＣ１，ＳＣ２およびＳＣ３からなる製品を製品規格に沿って選別し、検査工程を経て製品が完成する（図１の実装工程Ｐ１５）。
次に、本実施の形態１であるバックグラインド（図１の工程Ｐ４）からウエハマウント（図１の工程Ｐ６）までを連続処理する一例を、図１６に示す一貫処理装置の説明図を用いて説明する。
図１６に示す一貫処理装置ＢＧＭ１は、バックグラインダ部、洗浄部およびウエハマウント部からなる。各部には半導体ウエハ１を搬入するローダ２０と搬出するアンローダ２１とが備わっており、各部をスタンドアローンとして使用することもできる。また、バックグラインダ部と洗浄部との間には、両者間で半導体ウエハ１を搬送する搬送ロボット２２が備わっており、同様に洗浄部とウエハマウント部との間には、両者間で半導体ウエハ１を搬送する搬送ロボット２３が備わっている。
まず、バックグラインダ部のローダ２０に、複数の半導体ウエハ１を搭載したフープを乗せた後、搬送ロボット２４にてフープから１枚の半導体ウエハ１を取り出してバックグラインダ部の処理室Ｒ１へ搬入する。フープは半導体ウエハ１のバッチ搬送用の密閉収納容器で、通常２５枚、１２枚、６枚等のバッチ単位で半導体ウエハ１を収納する。フープの容器外壁は微細な通気フィルタ部を除いて機密構造になっており、塵埃はほぼ完全に排除される。従って、クラス１０００の雰囲気で搬送しても、内部はクラス１の清浄度が保てるようになっている。装置とのドッキングは、装置側のロボットがフープの扉を装置内部に引き込むことによって清浄さを保持した状態で行われる。
次に、半導体ウエハ１をチャックテーブル２５上に載置し真空吸着した後、第１研削材を用いて半導体ウエハ１の裏面を粗研削し、半導体ウエハ１の厚さを所定の厚さ（第２の厚さ）まで減少させる。続いて、第２研削材を用いて半導体ウエハ１の裏面を仕上げ研削し、半導体ウエハ１の厚さを所定の厚さ（第３の厚さ）まで減少させる。続いて、第３研削材を用いて半導体ウエハ１の裏面をファイン仕上げ研削し、半導体ウエハ１の厚さを所定の厚さ（第４の厚さ）まで減少させ、さらに半導体ウエハ１の裏面上に第２破砕層５を形成する。なお、ここでは、第１、第２および第３研削材を用いた研削を行ったが、第２研削材を用いた仕上げ研削を省略してもよい。
次に、半導体ウエハ１のバックグラインダが終わると、半導体ウエハ１を搬送ロボット２２にてバックグラインダ部から搬出して洗浄部へ搬送し、さらに搬送ロボット２６にて半導体ウエハ１を洗浄装置の処理室Ｒ２へ搬入し、半導体ウエハ１の純水による洗浄および乾燥が行われる。続いて、半導体ウエハ１を搬送ロボット２３にて洗浄部から搬出してウエハマウント部へ搬送し、搬送ロボット２７により半導体ウエハ１の裏面を真空吸着した後、半導体ウエハ１の真空吸着面を変えて、回路形成面を真空吸着する。続いて、半導体ウエハ１をウエハマウント部の処理室Ｒ３へ搬入する。ここでは環状のフレームに貼り付け固定されたダイシングテープにその回路形成面を上面にして半導体ウエハ１を貼着した後、ダイシングテープにその回路形成面を上面にして半導体ウエハ１を貼着し、粘着テープＢＴ１を剥離する。その後、半導体ウエハ１をウエハマウント部のアンローダ２１へ搬送し、ウエハマウント部から半導体ウエハ１を取り出して再びフープに戻す。
このように、一貫処理装置ＢＧＭ１を用いることにより、半導体ウエハ１はバックグラインドからウエハマウントまでを短時間で処理することができる。
（実施の形態２）
本実施の形態２による半導体集積回路装置の製造方法を図１７から図１９を用いて工程順に説明する。図１７は半導体集積回路装置の製造方法の工程図、図１８はストレスリリーフ方式の説明図、図１９は半導体ウエハの裏面側部分の要部拡大断面図である。また、図２０はバックグラインドからウエハマウントまでで用いる一貫処理装置の説明図である。なお、前記実施の形態１と同様の工程、すなわち集積回路形成工程から粘着テープ貼着工程、および洗浄・乾燥工程から実装工程は省略し、以下の説明では、バックグラインド工程から破砕層形成工程までの各工程について説明する。
まず、半導体ウエハ１の裏面（回路形成面と反対側の面、第２の主面）を研削して、半導体ウエハ１の厚さを所定の厚さ、例えば１００μｍ未満、８０μｍ未満または６０μｍ未満とする（図１７のバックグラインド工程Ｐ４）。このバックグラインドでは、前記実施の形態１と同様にして粗研削および仕上げ研削を順次行う。すなわち、半導体ウエハ１の裏面に回転する第１研削材（例えば研磨微粉の粒度＃３２０から＃３６０）３を押し当てて粗研削することにより、半導体ウエハ１の厚さを所定の厚さ（第２の厚さ）まで減少させた後、半導体ウエハ１の裏面に回転する第２研削材（例えば研磨微粉の粒度＃１５００から＃２０００）を押し当てて仕上げ研削することにより、上記粗研削時に生じた半導体ウエハ１の裏面の歪みを除去する。
上記バックグラインドでは半導体ウエハ１の裏面の純粋結晶層上に原子レベル歪み層および第１破砕層（非晶質層／多結晶質層／マイクロクラック層；第１の層）４が形成されるが、ストレスリリーフにより第１破砕層４を除去する（図１７のストレスリリーフ工程Ｐ５）。第１破砕層４の厚さは、例えば１から２μｍ程度であり、この第１破砕層４を除去することによってチップの抗折強度を上げることができる。なお、第１破砕層４を除去する際、原子レベル歪み層の一部を除去してもよい。
まず、仕上げ研削を行ったグラインダ装置のチャックテーブルにその回路形成面を真空吸着された半導体ウエハ１の裏面をウエハ搬送治具により真空吸着し、チャックテーブルの真空を切ることによって半導体ウエハ１をウエハ搬送治具により保持し、そのまま半導体ウエハ１をストレスリリーフ装置へ搬送する。さらに半導体ウエハ１はストレスリリーフ装置の回転テーブルまたは加圧ヘッドにその回路形成面を真空吸着された後、ストレスリリーフが施される。
このストレスリリーフでは、例えば図１８に示すように、ドライポリッシュ法（図１８（ａ））、ＣＭＰ法（図１８（ｂ））またはケミカルエッチ法（図１８（ｃ））が用いられる。ドライポリッシュ法は、回転テーブル２８上に載せた半導体ウエハ１の裏面を砥粒が付着した研磨布（繊維の表面に結合材によりシリカを付着させ、例えばφ４００ｍｍ程度、厚さ２６ｍｍ程度のパッド状に固めた布：Ｄｒｙ  Ｐｏｌｉｓｈ  Ｗｈｅｅｌ）２９で磨く方法である。このドライポリッシュ法は、他の方法よりもコストを安くすることができる。ＣＭＰ法は半導体ウエハ１を加圧ヘッド３０にて保持し、スラリ（研磨砥液）３１を流しながら、プラテン（定盤）３２の表面に貼り付けた研磨パッド３３に半導体ウエハ１の裏面を圧着させて研磨する方法である。このＣＭＰ法は、均一な加工面を得ることができる。また、ケミカルエッチ法は、回転テーブル３４上に半導体ウエハ１を載せて、フッ硝酸（ＨＦ＋ＨＮＯ３）３５を用いてエッチングする方法である。このケミカルエッチ法は、除去量が多いという利点はある。
次に、図１９に示すように、半導体ウエハ１の裏面に第３破砕層（マイクロクラック層；第３の層）３６を形成する（図１７の破砕層形成工程Ｐ６）。図１９は、半導体ウエハ１の裏面側部分の要部断面図であり、図１９（ａ）、（ｂ）および（ｃ）は、それぞれ第１研削材を用いて粗研削した半導体ウエハ１、ストレスリリーフを施した半導体ウエハ１および第３破砕層３６を形成した半導体ウエハ１を示す。ストレスリリーフが終わった時点で、半導体ウエハ１の裏面に、仕上げ研削で形成された第１破砕層４が除去されて純粋なシリコン結晶構造部分が露出した場合は、半導体ウエハ１の裏面に汚染不純物、例えば重金属不純物などが付着すると、容易に半導体ウエハ１へ浸入してしまう。そこで、半導体ウエハ１の裏面を微量に再度研削して図１９（ｃ）に示すように第３破砕層３６を形成し、この第３破砕層３６によって半導体ウエハ１への汚染不純物の浸入および拡散を抑える。図１９（ｃ）では、純粋結晶層上に原子レベル歪み層および第３破砕層３６が形成された状態が例示されている。本実施の形態２では、この第３破砕層がマイクロクラック層のみで形成されている。このように第３破砕層３６がマイクロクラック層のみで形成されているので、前記実施の形態１の場合よりもチップの抗折強度を向上させることができる。
この第３破砕層３６は、例えばミクロな結晶欠陥層であり、その厚さは、例えば０．５μｍ未満（すなわち、チップの抗折強度を確保するためには比較的厚めの方が有利である）が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては０．３μｍ未満が考えられるが、さらに０．１μｍ未満の範囲（汚染不純物の浸入および拡散を防ぐことのできる下限値以上であれば問題ないからである）が最も好適と考えられる。
第３破砕層３６の形成は、例えば以下に記す第１から第４の方法のいずれかにより行われる。ここでは、ストレスリリーフを実施して所望のチップの抗折強度を確保し、その後、チップの抗折強度を落とさない程度の適度なダメージを半導体ウエハ１の裏面に与えることで、ゲッタリング能力を付与した第３破砕層３６について説明する。
まず、ストレスリリーフ装置の回転テーブルまたは加圧ヘッドに真空吸着された半導体ウエハ１をウエハ搬送治具により真空吸着し、回転テーブルまたは加圧ヘッドの真空を切ることによって半導体ウエハ１をウエハ搬送治具により保持し、そのまま半導体ウエハ１を破砕層形成装置へ搬送する。破砕層形成装置に搬送された半導体ウエハ１は、例えば破砕層形成装置のチャックテーブルなどにその回路形成面を真空吸着されて、その裏面に第３破砕層３６が形成される。
第１の方法は、サンドブラストにより半導体ウエハ１の裏面にミクロな結晶欠陥層（マイクロクラック層、第３破砕層３６）を形成する。まず、半導体ウエハ１の裏面を露出させてマスキング材を形成する。マスキング材は、例えばリソグラフィ技術により形成されたレジストパターンを用いることができる。続いて砥粒を、例えば２から３ｋｇｆ／ｃｍ２程度に加圧した気体と共に噴射して、半導体ウエハ１の裏面に洗浄するとともに、さらにその洗浄された裏面に第３破砕層３６を形成する。砥粒は、例えばＳｉＣ、アルミナであり、その粒径は、例えば数から数１００μｍ程度である。その後、マスキング材を除去し、半導体ウエハ１を洗浄する。
第２の方法は、例えばプラズマ放電によりイオンを生成し、このイオンを衝撃させることによって半導体ウエハ１の裏面にミクロな結晶欠陥層、すなわち損傷層（マイクロクラック層、第３破砕層３６）を形成する。プラズマ条件として、使用ガスＣＦ４またはＳＦ６、真空度１から１．８Ｔｏｒｒ（１３３．３２２から２３９．９８０Ｐａ）、温度１５から２０℃、時間１分程度、または使用ガスＣｌ、真空度２０から５０ｍＴｏｒｒ（２６６６．４５から６６６６．１２ｍＰａ）、温度１５から２０℃、時間１分程度を例示することができ、この条件により、例えば厚さ２から１０ｎｍ程度の損傷層が形成される。このプラズマによる損傷層の形成方法では、プラズマにより半導体ウエハ１の裏面を洗浄することができる。さらにその洗浄された半導体ウエハ１の裏面に損傷層を形成すると同時に、損傷層の表面から汚染不純物が侵入するのを防ぐことのできるバリア層または剥離性改善層としての絶縁膜（例えば酸化膜）または補助膜を形成できる利点がある。
第３の方法は、ストレスリリーフにおいて、第１破砕層４を全て除去せずに、第１破砕層４の一部を残しておき、これをミクロな結晶欠陥層（第３破砕層３６）として用いる。
第４の方法は、ストレスリリーフの後に、例えばファインメッシュ砥石を用いて半導体ウエハ１の裏面を微量に再度研削して、ミクロな結晶欠陥層（第３破砕層３６）を形成する。この場合は、第３破砕層３６は、前記実施の形態１の第２破砕層５と同様に、非晶質層／多結晶質層／マイクロクラック層で構成される（前記図４参照）。
第５の方法は、ストレスリリーフの後に、例えばレーザ光を照射して半導体ウエハ１の裏面にミクロな結晶欠陥層（第３破砕層３６）を形成する。レーザマークなどの装置ではレーザ光を微小スポットに集光し、これを任意の軌跡でスキャンすることによりチップ裏面を加工（彫る）するが、この際当然結晶欠陥層ができるのと同様の原理で、レーザ光強度を適宜落とす、または例えば拡大光学系（レンズ系）で照射面積を拡大することなどにより、最適なエネルギーのレーザ光を照射、スキャンし、ウエハ裏面に必要最小限のミクロな結晶欠陥層（第３破砕層３６）を形成することができる。
これらに限らず、ストレスリリーフの後に、何らかの方法によりミクロな結晶欠陥層（第３破砕層３６）を再形成することにより、本実施の形態２の目的は達成される。
このように、本実施の形態２によれば、バックグラインドにより形成された半導体ウエハ１の裏面上の第１破砕層（例えば厚さは２μｍ未満、１μｍ未満または０．５μｍ未満）４は、チップの抗折強度を上げるためにストレスリリーフにより除去されて、原子レベル歪み層が露出しているが、その半導体ウエハ１の裏面を微量に再度研削して第３破砕層（例えば厚さは０．５μｍ未満、０．３μｍ未満または０．１μｍ未満）３６を形成する（または第１破砕層４の一部を残す）ことにより、チップの抗折強度を低下させることなく、同時に半導体ウエハ１の裏面からの汚染不純物の浸入を防ぐことができ、さらに半導体ウエハ１の回路形成面への汚染不純物の拡散を防いで、汚染不純物に起因した半導体素子の特性不良を防ぐことができる。これにより、半導体製品の製造歩留まりの低下を抑えることができる。特に上記のように本実施の形態２では、第３破砕層３６がマイクロクラック層のみで形成されているので、前記実施の形態１の場合よりもチップの抗折強度を向上させることができる。ところで、原子レベル歪み層は複数の微細な歪みを有する構成とされているので、この原子レベル歪み層も上記ゲッタリング機能を有している。すなわち、半導体ウエハ１の裏面の純粋結晶層上に原子レベル歪み層のみが形成されているような構成（半導体ウエハ１の裏面に原子レベル歪み層が露出されているような状態）でも、汚染不純物の侵入を防ぐことができる。しかも、破砕層が非常に薄いか、または実質的に存在しないので、チップの抗折強度をさらに向上させることができる。
その後、前記実施の形態１と同様にして、洗浄・乾燥工程Ｐ７、ウエハマウント工程Ｐ８、ダイシング工程Ｐ９、ＵＶ照射工程Ｐ１０、ピックアップ工程Ｐ１１、ダイボンディング工程Ｐ１２などを順次経て、例えば前記図１５に示す製品が完成する。
次に、本実施の形態２であるバックグラインド（図１７の工程Ｐ４）からウエハマウント（図１７の工程Ｐ８）までを連続処理する一例を、図２０に示す一貫処理装置の説明図を用いて説明する。
図２０に示す一貫処理装置ＢＧＭ２は、バックグラインダ部、ドライポリッシュ部、プラズマ放電部およびウエハマウント部からなる。ここではストレスリリーフにドライポリッシュ法を例示したが、ＣＭＰ法またはケミカルエッチ法などを用いてもよい。また、ここでは第３破砕層３６の形成にプラズマ放電（前記第１の方法）を例示したが、第３破砕層３６を形成する他の方式を用いてもよい。例えばサンドブラスト部、ファインメッシュ砥石部などにプラズマ放電部を置き換えることができる。また、この一貫処理装置ＢＧＭ２では、洗浄部をプラズマ放電部のウエハ払い出し領域に設けている。
各部には半導体ウエハ１を搬入するローダ３７と搬出するアンローダ３８が備わっており、各部をスタンドアローンとして使用することもできる。また、バックグラインダ部とドライポリッシュ部との間には、両者間で半導体ウエハ１を搬送する搬送ロボット３９が備わっており、同様にドライポリッシュ部とプラズマ放電部との間、プラズマ放電部とウエハマウント部との間には、それぞれ両者間で半導体ウエハ１を搬送する搬送ロボット４０，４１が備わっている。
まず、バックグラインダ部のローダ３７に、複数の半導体ウエハ１を搭載したフープを乗せた後、搬送ロボット４２にてフープから１枚の半導体ウエハ１を取り出してバックグラインダ部の処理室Ｒ４へ搬入する。続いて、半導体ウエハ１をチャックテーブル４３上に載置し真空吸着した後、半導体ウエハ１の裏面を粗研削し、半導体ウエハ１の厚さを所定の厚さ（第２の厚さ）まで減少させる。続いて、第２研削材を用いて半導体エウハ１の裏面を仕上げ研削し、半導体ウエハ１の厚さを所定の厚さ（第３の厚さ）まで減少させる。ここで、半導体ウエハ１の裏面には第１破砕層４が形成されている。
次に、半導体ウエハ１のバックグラインドが終わると、半導体ウエハ１を搬送ロボット３９にてバックグラインダ部から搬出してドライポリッシュ部へ搬送し、さらに搬送ロボット４４にて半導体ウエハ１をドライポリッシュ部の処理室Ｒ５へ搬入する。半導体ウエハ１をチャックテーブル４５上に載置し真空吸着した後、半導体ウエハ１の裏面から第１破砕層４を除去する。
次に、半導体ウエハ１のドライポリッシュが終わると、半導体ウエハ１を搬送ロボット４０にてドライポリッシュ部から搬出してプラズマ放電部へ搬送し、さらに搬送ロボット４６にて半導体ウエハ１をプラズマ放電部の処理室Ｒ６へ搬入する。ここで、半導体ウエハ１の裏面にミクロな結晶欠陥層（第３破砕層３６）を形成する。
次に、プラズマ放電部の払い出し領域に設けられた洗浄部にて半導体ウエハ１の純粋による洗浄が終わると、半導体ウエハ１を搬送ロボット４１にてプラズマ放電部から搬出してウエハマウント部へ搬送し、搬送ロボット４７により半導体ウエハ１の裏面を真空吸着した後、半導体ウエハ１の真空吸着面を変えて、回路形成面を真空吸着する。続いて半導体ウエハ１をウエハマウント部の処理室Ｒ７へ搬入する。ここでは環状のフレームに貼り付け固定されたダイシングテープにその回路形成面を上面にして半導体ウエハ１を貼着した後、ダイシングテープにその回路形成面を上面にして半導体ウエハ１を貼着し、粘着テープＢＴ１を剥離する。その後、半導体ウエハ１をウエハマウント部のアンローダ３８へ搬送し、ウエハマウント部から半導体ウエハ１を取り出してフープに戻す。
このように、一貫処理装置ＢＧＭ２を用いることにより、半導体ウエハ１はバックグラインドからウエハマウントまでを短時間で処理することができ、さらにストレスリリーフ後、続けて半導体ウエハ１の裏面に第３破砕層３６が形成されることから、半導体ウエハ１の裏面からの汚染不純物の浸入を防ぐことができる。
なお、前記実施の形態１および２はそれぞれ別項に記載したが、技術的に言って前者と後者は全く別個の発明ではなく、相互に密接に関連しており、例えば多くの場合、前者の例で後者の目的が達成されることは言うまでもない。また、逐一記載しないが、本実施の形態中には、前者の対策と後者の対策を重ねて適用することを含むことは言うまでもない。また、前者内、または後者内（またはその両方内の）の類似の対策を重ねて適用することを含むことは言うまでもない。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、半導体ウエハの裏面に破砕層を形成する方法として、前記実施の形態２では第１から第４の方法を例示したが、これに限定されるものではなく、半導体ウエハの裏面からの汚染不純物の浸入を防ぐことのできる他の技術も適用することができる。
【産業上の利用可能性】  本発明は、半導体ウエハ上に回路パターンを形成し、チップを１個１個検査する前工程の後に行われ、チップを製品に組み立てる後工程に適用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2006008824.tif 000017
【図１７】
2006008824.tif 000018
【図１８】
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【図１９】
2006008824.tif 000020
【図２０】
2006008824.tif 000021
【図２１】
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【手続補正書】
【提出日】平成18年7月13日(2006.7.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２０
【補正方法】変更
【補正の内容】
【請求項２０】請求項１４記載の半導体集積回路装置の製造方法において、前記半導体ウエハの前記第３の厚さは１００μｍ未満である。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２１
【補正方法】変更
【補正の内容】
【請求項２１】請求項１４記載の半導体集積回路装置の製造方法において、前記半導体ウエハの前記第３の厚さは８０μｍ未満である。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２２
【補正方法】変更
【補正の内容】
【請求項２２】請求項１４記載の半導体集積回路装置の製造方法において、前記半導体ウエハの前記第３の厚さは６０μｍ未満である。
【国際調査報告】
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