【事件の表示】
　特願２０１２−５２８０８０「汎用使用のための処理ユニット内部メモリ」拒絶査定不服審判事件〔平成２３年　３月１０日国際公開、ＷＯ２０１１／０２８９８４、平成２５年　２月　４日国内公表、特表２０１３−５０４１３０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本件請求に係る出願（以下「本願」という。）は，２００９年９月３日（以下「優先日」という。）のアメリカ合衆国における出願，及び，２００９年１１月１１日のアメリカ合衆国における出願を基礎とするパリ条約による優先権主張を伴った，２０１０年９月３日を国際出願日とする出願であって，その手続の経緯の概略は以下のとおりである。
　　平成２４年　３月　２日　　　：国内書面の提出
　　平成２４年　４月２７日　　　：国際出願翻訳文提出書の提出
　　平成２５年　９月　３日　　　：出願審査請求書，手続補正書の提出
　　平成２６年　８月２９日付け　：拒絶理由の通知
　　平成２７年　２月　９日　　　：意見書，手続補正書の提出
　　平成２７年　２月１９日付け　：拒絶査定（同年２月２４日謄本送達）
　　平成２７年　６月２４日　　　：審判請求書，手続補正書の提出
　　平成２７年　７月１７日　　　：前置報告
第２　平成２７年６月２４付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成２７年６月２４日付けの手続補正を却下する。
［理由］
１．補正の内容
　平成２７年６月２４日付けの手続補正（以下，「本件補正」という。）の内容は，平成２７年２月９日付けの手続補正により補正された特許請求の範囲の記載
「【請求項１】
　メモリ制御器とメモリセルとを備える第１の内部メモリと，
　前記第１の内部メモリに結合される実行ユニットと，
　増設処理ユニットの第２の内部メモリへの高帯域専用内部メモリアクセスを提供し，更に前記増設処理ユニットによる前記第１の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成されるインタフェースであって，前記第１の内部メモリは，前記増設処理ユニットによる汎用使用が可能となっている，インタフェースと，を備えるグラフィクス処理ユニット（ＧＰＵ）。
　　【請求項２】
　前記増設処理ユニットはＧＰＵを備える請求項１の処理ユニット。
　　【請求項３】
　前記増設処理ユニットは中央処理ユニット（ＣＰＵ）を備え，前記第２の内部メモリはキャッシュメモリである請求項１の処理ユニット。
　　【請求項４】
　前記第１の内部メモリは積層ダイナミックランダムアクセスメモリを備える請求項１の処理ユニット。
　　【請求項５】
　前記第１の内部メモリは埋め込みダイナミックランダムアクセスメモリを備える請求項１の処理ユニット。
　　【請求項６】
　前記インタフェースは前記第１の内部メモリをディスプレイデバイスに結合するように更に構成される請求項１の処理ユニット。
　　【請求項７】
　コンピューティングデバイス上で実行される場合にグラフィクス処理ユニット（ＧＰＵ）を定義するための命令を記憶している持続性コンピュータ可読記憶媒体であって，前記ＧＰＵは，
　メモリ制御器とメモリセルとを備える第１の内部メモリと，
　前記第１の内部メモリに結合される実行ユニットと，
　増設処理ユニットの第２の内部メモリへの高帯域専用内部メモリアクセスを提供し，更に前記増設処理ユニットによる前記第１の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成されるインタフェースであって，前記第１の内部メモリは，前記増設処理ユニットによる汎用使用が可能となっている，インタフェースと，を備える持続性コンピュータ可読記憶媒体。
　　【請求項８】
　前記増設処理ユニットはＧＰＵを備える請求項７の持続性コンピュータ可読記憶媒体。
　　【請求項９】
　前記増設処理ユニットは中央処理ユニットを備え，前記第２の内部メモリはキャッシュメモリである請求項７の持続性コンピュータ可読記憶媒体。
　　【請求項１０】
　前記ＧＰＵの前記第１の内部メモリは積層ダイナミックランダムアクセスメモリを備える請求項７の持続性コンピュータ可読記憶媒体。
　　【請求項１１】
　前記ＧＰＵの前記第１の内部メモリは埋め込みダイナミックランダムアクセスメモリを備える請求項７の持続性コンピュータ可読記憶媒体。
　　【請求項１２】
　前記命令は，前記ＧＰＵを定義するものであって，ハードウエア記述言語ソフトウエアにおいて具現化される請求項７の持続性コンピュータ可読記憶媒体。
　　【請求項１３】
　前記命令は，前記ＧＰＵを定義するものであって，べリログハードウエア記述言語ソフトウエア，ベリログＡハードウエア記述言語ソフトウエア及びＶＨＤＬハードウエア記述言語ソフトウエアの１つにおいて具現化される請求項７の持続性コンピュータ可読記憶媒
体。
　　【請求項１４】
　第１のメモリ制御器と第１のメモリセルとを備える第１の内部メモリと，前記第１の内部メモリに結合される第１の実行ユニットとを備える第１のグラフィクス処理ユニット（ＧＰＵ）と，
　第２のメモリ制御器と第２のメモリセルとを備える第２の内部メモリと，前記第２の内部メモリに結合される第２の実行ユニットとを備える第２のＧＰＵと，
　前記第１のＧＰＵによる前記第２の内部メモリへの高帯域専用内部メモリアクセスを提供し，更に前記第２のＧＰＵによる前記第１の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成されるインターフェースであって，前記第１の内部メモリは，前記第２のＧＰＵによる汎用使用が可能となっている，インタフェースと，を備えるシステム。
　　【請求項１５】
　前記第１の内部メモリは積層ダイナミックランダムアクセスメモリを備える請求項１４のシステム。
　　【請求項１６】
　前記第１の内部メモリは埋め込みダイナミックランダムアクセスメモリを備える請求項１４のシステム。
　　【請求項１７】
　前記インタフェースは前記第１の内部メモリ及び前記第２の内部メモリをディスプレイデバイスに結合するように更に構成される請求項１４のシステム。
　　【請求項１８】
　外部メモリと，
　キャッシュメモリを備える中央処理ユニット（ＣＰＵ）と，
　前記外部メモリ及び前記ＣＰＵの間を結合するバスと，を更に備える請求項１４のシステム。
　　【請求項１９】
　前記第１のＧＰＵは，前記ＣＰＵの前記キャッシュメモリへの高帯域専用内部メモリアクセスを提供し，更に前記ＣＰＵによる前記第１の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成される増設インタフェースを更に備える請求項１８のシステム。
　　【請求項２０】
　前記第２のＧＰＵは，前記ＣＰＵの前記キャッシュメモリへの高帯域専用内部メモリアクセスを提供し，更に前記ＣＰＵによる前記第２の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成される増設インタフェースを更に備える請求項１８のシステム。
　　【請求項２１】
　前記メモリ制御器は前記メモリセルへのアクセスを提供するように構成される請求項１の処理ユニット。
　　【請求項２２】
　前記メモリ制御器は前記増設処理ユニットの第２のメモリ制御器へ結合される請求項１の処理ユニット。
　　【請求項２３】
　前記実行ユニットは前記第２の内部メモリからデータを読み出すために前記メモリ制御器へとリクエストを送る請求項２２の処理ユニット。
　　【請求項２４】
　前記実行ユニットは前記第２の内部メモリ内に記憶するために前記メモリ制御器へデータを送る請求項２２の処理ユニット。
　　【請求項２５】
　前記増設処理ユニットの前記第２の内部メモリ内のデータは前記第１の内部メモリと同様の内部メモリアクセスによってアクセスされる請求項１の処理ユニット。」（以下，この特許請求の範囲に記載された請求項を「補正前の請求項」という。）を，
「【請求項１】
　メモリ制御器とメモリセルとを備える第１の内部メモリと，
　前記第１の内部メモリに結合される
第１の
であって，前記第１の内部メモリと同じダイ上に存在する第１の実行ユニット
　増設処理ユニットの第２の内部メモリへの高帯域専用内部メモリアクセスを提供し，更に前記増設処理ユニットによる前記第１の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成されるインタフェースであって，前記第１の内部メモリは，前記増設処理ユニットによる汎用使用
のために，前記第２の内部メモリと結合
　　【請求項２】
　前記増設処理ユニットはＧＰＵを備える請求項１の処理ユニット。
　　【請求項３】
　前記増設処理ユニットは中央処理ユニット（ＣＰＵ）を備え，前記第２の内部メモリは
キャッシュメモリである請求項１の処理ユニット。
　　【請求項４】
　前記第１の内部メモリは積層ダイナミックランダムアクセスメモリを備える請求項１の処理ユニット。
　　【請求項５】
　前記第１の内部メモリは埋め込みダイナミックランダムアクセスメモリを備える請求項１の処理ユニット。
　　【請求項６】
　前記インタフェースは前記第１の内部メモリをディスプレイデバイスに結合するように更に構成される請求項１の処理ユニット。
　　【請求項７】
　コンピューティングデバイス上で実行される場合にグラフィクス処理ユニット（ＧＰＵ）を定義するための命令を記憶している持続性コンピュータ可読記憶媒体であって，前記ＧＰＵは，
　メモリ制御器とメモリセルとを備える第１の内部メモリと，
　前記第１の内部メモリに結合される
第１の
であって，前記第１の内部メモリと同じダイ上に存在する第１の実行ユニット
　増設処理ユニットの第２の内部メモリへの高帯域専用内部メモリアクセスを提供し，更
に前記増設処理ユニットによる前記第１の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成されるインタフェースであって，前記第１の内部メモリは，前記増設処理ユニットによる汎用使用
のために，前記第２の内部メモリと結合
　　【請求項８】
　前記増設処理ユニットはＧＰＵを備える請求項７の持続性コンピュータ可読記憶媒体。
　　【請求項９】
　前記増設処理ユニットは中央処理ユニットを備え，前記第２の内部メモリはキャッシュメモリである請求項７の持続性コンピュータ可読記憶媒体。
　　【請求項１０】
　前記ＧＰＵの前記第１の内部メモリは積層ダイナミックランダムアクセスメモリを備える請求項７の持続性コンピュータ可読記憶媒体。
　　【請求項１１】
　前記ＧＰＵの前記第１の内部メモリは埋め込みダイナミックランダムアクセスメモリを備える請求項７の持続性コンピュータ可読記憶媒体。
　　【請求項１２】
　前記命令は，前記ＧＰＵを定義するものであって，ハードウエア記述言語ソフトウエアにおいて具現化される請求項７の持続性コンピュータ可読記憶媒体。
　　【請求項１３】
　前記命令は，前記ＧＰＵを定義するものであって，べリログハードウエア記述言語ソフトウエア，ベリログＡハードウエア記述言語ソフトウエア及びＶＨＤＬハードウエア記述言語ソフトウエアの１つにおいて具現化される請求項７の持続性コンピュータ可読記憶媒体。
　　【請求項１４】
　第１のメモリ制御器と第１のメモリセルとを備える第１の内部メモリと，前記第１の内部メモリに結合される第１の実行ユニット
であって，前記第１の内部メモリと同じダイ上に存在する第１の実行ユニット
　第２のメモリ制御器と第２のメモリセルとを備える第２の内部メモリと，前記第２の内部メモリに結合される第２の実行ユニットとを備える第２のＧＰＵと，
　前記第１のＧＰＵによる前記第２の内部メモリへの高帯域専用内部メモリアクセスを提供し，更に前記第２のＧＰＵによる前記第１の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成されるインターフェースであって，前記第１の内部メモリは，
前記第２のＧＰＵによる汎用使用
のために，前記第２の内部メモリと結合
　　【請求項１５】
　前記第１の内部メモリは積層ダイナミックランダムアクセスメモリを備える請求項１４のシステム。
　　【請求項１６】
　前記第１の内部メモリは埋め込みダイナミックランダムアクセスメモリを備える請求項１４のシステム。
　　【請求項１７】
　前記インタフェースは前記第１の内部メモリ及び前記第２の内部メモリをディスプレイデバイスに結合するように更に構成される請求項１４のシステム。
　　【請求項１８】
　外部メモリと，
　キャッシュメモリを備える中央処理ユニット（ＣＰＵ）と，
　前記外部メモリ及び前記ＣＰＵの間を結合するバスと，を更に備える請求項１４のシステム。
　　【請求項１９】
　前記第１のＧＰＵは，前記ＣＰＵの前記キャッシュメモリへの高帯域専用内部メモリアクセスを提供し，更に前記ＣＰＵによる前記第１の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成される増設インタフェースを更に備える請求項１８のシス
テム。
　　【請求項２０】
　前記第２のＧＰＵは，前記ＣＰＵの前記キャッシュメモリへの高帯域専用内部メモリアクセスを提供し，更に前記ＣＰＵによる前記第２の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成される増設インタフェースを更に備える請求項１８のシステム。
　　【請求項２１】
　前記メモリ制御器は前記メモリセルへのアクセスを提供するように構成される請求項１の処理ユニット。
　　【請求項２２】
　前記メモリ制御器は前記増設処理ユニットの第２のメモリ制御器へ結合される請求項１の処理ユニット。
　　【請求項２３】
　前記実行ユニットは前記第２の内部メモリからデータを読み出すために前記メモリ制御器へとリクエストを送る請求項２２の処理ユニット。
　　【請求項２４】
　前記実行ユニットは前記第２の内部メモリ内に記憶するために前記メモリ制御器へデータを送る請求項２２の処理ユニット。
　　【請求項２５】
　前記増設処理ユニットの前記第２の内部メモリ内のデータは前記第１の内部メモリと同様の内部メモリアクセスによってアクセスされる請求項１の処理ユニット。」（当審注：下線は，請求人が付与したものである。以下，この特許請求の範囲に記載された請求項を「補正後の請求項」という。）に補正するものである。
　そして，本件補正は，特許法１８４条の４第１項の国際出願日における国際特許出願の明細書，請求の範囲，及び図面（図面の中の説明に限る。）の日本語による翻訳文，又は，国際出願日における国際特許出願の図面（図面の中の説明を除く。）に記載した事項の範囲内においてなされており，特許法第１７条の２第３項の規定に適合している。
　また，補正前の請求項に係る発明と，補正後の請求項に係る発明とは，同一の特別な技術的特徴を有するものであり，特許法第１７条の２第４項の規定に適合している。
２．目的要件
　本件補正が，特許法第１７条の２第５項の規定を満たすものであるか否か，すなわち，本件補正が，特許法第１７条の２第５項に規定する請求項の削除，特許請求の範囲の減縮（特許法第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって，その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る），誤記の訂正，或いは，明りょうでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る）の何れかを目的としたものであるかについて，以下に検討する。
（１）補正前の請求項と，補正後の請求項の対応関係
　補正前の請求項と，補正後の請求項とを比較すると，補正後の請求項１〜２５はそれぞれ，補正前の請求項１〜２５に対応することは明らかである。
（２）補正事項
　補正後の請求項１，７に係る補正は，下記の補正事項１，２よりなるものである。
＜補正事項１＞
　補正前の請求項１，７の「前記第１の内部メモリに結合される実行ユニット」との記載を，
　補正後の請求項１，７の「前記第１の内部メモリに結合される第１の実行ユニットであって，前記第１の内部メモリと同じダイ上に存在する第１の実行ユニット」に限定する補正。
＜補正事項２＞
　補正前の請求項１，７の「前記第１の内部メモリは，前記増設処理ユニットによる汎用使用が可能となっている，インタフェース」との記載を，
　補正後の請求項１，７の「前記第１の内部メモリは，前記増設処理ユニットによる汎用使用のために，前記第２の内部メモリと結合可能である，インタフェース」に限定する補正。
　補正後の請求項１４に係る補正は，下記の補正事項３，４よりなるものである。
＜補正事項３＞
　補正前の請求項１４の「前記第１の内部メモリに結合される第１の実行ユニット」との記載を，
　補正後の請求項１４の「前記第１の内部メモリに結合される第１の実行ユニットであって，前記第１の内部メモリと同じダイ上に存在する第１の実行ユニット」に限定する補正。
＜補正事項４＞
　補正前の請求項１４の「前記第１の内部メモリは，前記第２のＧＰＵによる汎用使用が可能となっている，インタフェース」との記載を，
　補正後の請求項１４の「前記第１の内部メモリは，前記第２のＧＰＵによる汎用使用のために，前記第２の内部メモリと結合可能である，インタフェース」に限定する補正。
（２）補正事項に係る当審の判断
＜補正事項１について＞
　上記補正事項１は「実行ユニット」について，「第１の実行ユニット」に表現を変更し，これに「前記第１の内部メモリと同じダイ上に存在する」事項を追加して下位概念化する補正である。
　そして，これによって当該発明の産業上の利用分野及び解決しようとする課題が格別変更されるものではない。
　したがって，当該補正事項の目的は，請求項に記載した発明特定事項を限定するものであって，その補正前後の当該請求項に記載された発明の産業上の利用分野及び解決しようとする課題が同一であるもの（以下，単に「限定的減縮」という。）に該当する。
＜補正事項３について＞
　上記補正事項３は「第１の実行ユニット」に「前記第１の内部メモリと同じダイ上に存在する」事項を追加して下位概念化する補正である。
　そして，これによって当該発明の産業上の利用分野及び解決しようとする課題が格別変更されるものではない。
　したがって，当該補正事項の目的は，限定的減縮に該当する。
＜補正事項２，４について＞
　上記補正事項２，４は，「前記増設処理ユニットによる汎用使用」処理に「第２の内部メモリと結合」する事項を追加して下位概念化する補正である。
　そして，これによって当該発明の産業上の利用分野及び解決しようとする課題が格別変更されるものではない。
　したがって，当該補正事項の目的は，限定的減縮に該当する。
（３）小括
　したがって，上記補正事項１〜補正事項４について検討したように，本件補正の特許請求の範囲についてする補正は，特許法第１７条の２第５項各号に掲げる事項を目的とするものに限られるものである。
３．独立特許要件
　以上のように，本件補正は，限定的減縮を目的とするものである。そこで，限定的減縮を目的として補正された補正後の請求項１に記載された発明（以下，「本件補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか）以下に検討する。
（１）本件補正発明
　本件補正発明は，上記平成２７年６月２４日付け手続補正により補正された特許請求の範囲，明細書及び図面の記載からみて，その特許請求の範囲の請求項１に記載された以下のとおりのものと認める。
「メモリ制御器とメモリセルとを備える第１の内部メモリと，
　前記第１の内部メモリに結合される第１の実行ユニットであって，前記第１の内部メモリと同じダイ上に存在する第１の実行ユニットと，
　増設処理ユニットの第２の内部メモリへの高帯域専用内部メモリアクセスを提供し，更に前記増設処理ユニットによる前記第１の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成されるインタフェースであって，前記第１の内部メモリは，前記増設処理ユニットによる汎用使用のために，前記第２の内部メモリと結合可能である，インタフェースと，を備えるグラフィクス処理ユニット（ＧＰＵ）。」
（２）引用文献
ア．引用文献１に記載されている技術的事項及び引用発明１の認定
　本願優先日前に頒布され，原審の拒絶査定の理由である上記平成２６年８月２９日付けの拒絶理由通知（以下，「原審拒絶理由」という。）において引用された，西川由理，鯉渕道紘，吉見真聡，天野英晴，“ClearSpeedコアプロセッサの並列ベンチマークよる性能評価と性能向上手法の提案”，情報処理学会研究報告，社団法人情報処理学会，２００７年３月１日，第２００７巻，第１７号，(2007-ARC-172），２５７〜２６２頁（以下，「引用文献１」という。）には，関連する図面とともに，以下の技術的事項が記載されている。（当審注：下線は，参考のために当審で付与したものである。）
Ａ．「２．１　ＣＳＸ６００のアーキテクチャ
　ＣｌｅａｒＳｐｅｅｄ社の
ＳＩＭＤ型コプロセッサＣＳＸ６００
　
ＣＳＸ６００は，９６個のプロセッシングエレメント（ＰＥ）が一次元アレイ状に接続されたマルチコアプロセッサを持つ．
各ＰＥはそれぞれ，３２／６４−ｂｉｔの浮動小数点乗算器および加算器，６Ｋｂｙｔｅのローカルメモリ（ＳＲＡＭ），および整数演算用のＡＬＵを持つ．
さらに，各ＰＥはｓｗａｚｚｌｅパスと呼ばれる６４−ｂｉｔ幅のデータバスを介し，隣接ＰＥと通信を行う．
　
ＣＳＸ６００はＭＴＡＰのほか，内部ＳＲＡＭ，外部ＤＲＡＭインタフェース，およびＰＥ間を接続する高速Ｉ／Ｏポート等により構成される．
　ＭＴＡＰは優先度の異なるスレッドを８つまで同時に実行できる，例えばセマフォ管理を行うことで，他の演算中にｍｏｎｏ−ｐｏｌｙ間でデータをバックグラウンド転送することが可能である．ただし，ＰＥ間通信のバックグラウンド転送は行えない．」（２５８〜２５７頁の２．１）
Ｂ．「表１ＣＳＸ６００のスペック
実効性能（ＤＧＥＭＭ）２５ＧＦＬＯＰＳ
最大動作周波数　　　　　　２５０ＭＨｚ
平均消費電力　　　　　　　　　　１０Ｗ
内部メモリ間転送速度　　　９６Ｇｂｐｓ
外部〃　　　　　　　　　３．２Ｇｂｐｓ
Ｃ．「このようにすれば，ｍｏｎｏ−ｐｏｌｙ間のメモリコピーを繰り返しながら，アレイ上で
左ないし右隣のＰＥから一部のデータを参照することで，計算サイズの大きい問題にも対応できる．
　以上より，時間計測の対象となる計算ステップは次のようになる．
（１）ｍｏｎｏメモリから配列ｐの一部のデータのバックグラウンド転送を開始
（２）両隣のＰＥと（１）のデータを送受信
（３）浮動小数点演算を実行
（４）ｐｏｌｙメモリ内の要素に対する演算が終了していれば（１）に戻り，でなければ（３）に戻る
　
ここで，（２）の隣接ＰＥの値の参照には，ＰＥ問を接続するｓｗａｚｚｌｅパスを用いる．
・Ｔｙｐｅ１：
計算途中に必要に応じて参照
・Ｔｙｐｅ２：予めｐｏｌｙメモリ中に転送」（２６０頁右欄１０〜２６行）
　ここで，上記引用文献１に記載されている事項を検討する。
（ア）上記Ａの「ＳＩＭＤ型コプロセッサＣＳＸ６００」，「ＣＳＸ６００は，９６個のプロセッシングエレメント（ＰＥ）が一次元アレイ状に接続されたマルチコアプロセッサを持つ．」，「各ＰＥはそれぞれ，３２／６４−ｂｉｔの浮動小数点乗算器および加算器，６Ｋｂｙｔｅのローカルメモリ（ＳＲＡＭ），および整数演算用のＡＬＵを持つ．」との記載からすると，
　浮動小数点乗算器および加算器，整数演算用のＡＬＵは，演算器の一態様であるから，
　引用文献１には，“ローカルメモリ，及び，演算器を備えた複数のプロセッシングエレメント（ＰＥ）を備えたコプロセッサ”が記載されていると認められる。
（イ）上記Ａの「さらに，各ＰＥはｓｗａｚｚｌｅパスと呼ばれる６４−ｂｉｔ幅のデータバスを介し，隣接ＰＥと通信を行う．ＣＳＸ６００はＭＴＡＰのほか，内部ＳＲＡＭ，外部ＤＲＡＭインタフェース，およびＰＥ間を接続する高速Ｉ／Ｏポート等により構成される．」との記載，上記Ｂの「内部メモリ間転送速度　９６Ｇｂｐｓ　外部〃　３．２Ｇｂｐｓ」との記載，上記Ｃの「左ないし右隣のＰＥから一部のデータを参照することで，計算サイズの大きい問題にも対応できる．」，「（２）両隣のＰＥと（１）のデータを送受信」，「ここで，（２）の隣接ＰＥの値の参照には，ＰＥ問を接続するｓｗａｚｚｌｅパスを用いる．」，「計算途中に必要に応じて参照」との記載からすると，
　６４ｂｉｔ幅の高速なデータバスであるｓｗａｚｚｌｅパスによって，各ＰＥは隣接するＰＥのデータを参照できることから，隣接するＰＥ同士は，データを相互に参照できることが読み取れる。
　したがって，引用文献１には，前記「コプロセッサ」が“各ＰＥが隣接ＰＥとデータを必要に応じて相互参照できる，ＰＥ間を接続する６４ｂｉｔ幅の高速なデータバスであるｓｗａｚｚｌｅパスを備える”ことが記載されていると認められる。
（ウ）以上，（ア）〜（イ）で検討した事項から，引用文献１には，次の発明（以下，「引用発明１」という。）が記載されているものと認める。
「ローカルメモリ，及び，
　演算器を備えた
　複数のプロセッシングエレメント（ＰＥ）と，
　各ＰＥが隣接ＰＥとデータを必要に応じて相互参照できる，ＰＥ間を接続する６４ｂｉｔ幅の高速なデータバスであるｓｗａｚｚｌｅパスとを備えた
　コプロセッサ。」
イ．引用文献２に記載されている技術的事項及び引用発明２の認定
　本願優先日前に頒布され，原審拒絶理由において引用された，米国特許第６９５６５７９号明細書（２００５年１０月１８日公開，以下，「引用文献２」という。）には，関連する図面とともに，以下の技術的事項が記載されている。（当審注：下線は，参考のために当審で付与したものである。）
Ｄ．「In this embodiment, 
graphics processing subsystem 112 includes a bridge unit 130 and two (or more) graphics processing units (GPUs) 114 a, 114 b
（当審訳：「この実施形態では，
グラフィクス処理サブシステム１１２は，ブリッジユニット１３０と２つ（或いはそれ以上の）グラフィクス処理ユニット（ＧＰＵ）１１４ａ，ｂを含
Ｅ．「
Each GPU 114 a, 114 b, has an associated (local) graphics memory 116 a, 116 b
（当審訳：「
各ＧＰＵ１１４ａ，１１４ｂは，関連した，（“ローカルな”）グラフィクスメモリ１１６ａ，１１６ｂを持つ
Ｆ．「
For each graphics memory 116 a, 116 b, a memory interface 123 a, 123 b is also provided for controlling access to the respective graphics memory.
In one embodiment, all memory access requests originating from GPU 114 a are sent to memory interface 123 a. If the target address of the request corresponds to a location in memory 116 a, memory interface 123 a accesses the appropriate location; if not, then memory interface 123 a forwards the request to a bridge unit 130 , which is described below. Memory interface 123 a also receives all memory access requests targeting locations in memory 116 a;
Similarly, memory interface 123 b receives all memory access requests that originate from GPU 114 b or that target locations in memory 116 b.
（当審訳：「
各グラフィクスメモリ１１６ａ，１１６ｂには，個別のグラフィクスメモリへのアクセスを制御するために，メモリインタフェース１２３ａ，１２３ｂも提供される。
ある実施形態では，ＧＰＵ１１４ａから生じる，あらゆるメモリアクセスリクエストは，メモリインタフェース１２３ａへ送信される。もし，リクエストのターゲットアドレスが，メモリ１１６ａ内の位置に対応するものであれば，メモリインタフェース１２３ａは，適切な位置にアクセスする。もしそうでなければ，それから，メモリインタフェース１２３ａは，そのリクエストを，後述のブリッジユニット１３０へ転送する。メモリインタフェース１２３ａは，また，メモリ１１６ａ内の位置をターゲットとする，あらゆるメモリアクセスリクエストを受信する。
同様に，メモリインタフェース１２３ｂは，ＧＰＵ１１４ｂから生じる，又は，メモリ１１６ｂ内の位置をターゲットとする，あらゆるメモリアクセスリクエストを受信する。
Ｇ．「
In addition, as described further below, bridge unit 130 facilitates access by either of GPUs 114 a, 114 b to the remote memory 116 b, 116 a associated with the other of GPUs 114 a, 114 b. 
（当審訳：「
加えて，さらに下記のように，ブリッジユニット１３０は，ＧＰＵ１１４ａ，１１４ｂのいずれかによる，他のＧＰＵ１１４ａ，１１４ｂに関連するリモートメモリ１１６ｂ，１１６ａへのアクセスを容易にする。
Ｈ．「In accordance with an embodiment of the present invention, 
a private address space is provided for use within graphics processing subsystem 112 , enabling GPUs 114 a, 114 b to unambiguously identify locations in respective remote memories 116 b, 116 a. The private address space is large enough that each location in each of memories 116 a, 116 b can be mapped to a unique private address. For instance, if each of memories 116 a, 116 b has 256 MB of addressable storage, the private address space will provide addresses for at least 512 MB.
（当審訳：「本発明の実施形態によれば，
“プライベート”アドレス空間が，グラフィクス処理サブシステム１１２内での使用のために提供され，ＧＰＵ１１４ａ，１１４ｂが，個別のリモートメモリ１１６ａ，１１６ｂ内の位置を一義的に識別できるようにする。プライベートアドレス空間は，メモリ１１６ａ，１１６ｂそれぞれの中の各位置が，一意なプライベートアドレスにマップされうるほど十分大きい。例えば，もし，メモリ１１６ａ，１１６ｂそれぞれが，２５６ＭＢのアドレス可能なストレージを持っていたら，プライベートアドレスは，少なくとも５１２ＭＢのためのアドレスを提供する。
Ｉ．「In one embodiment, 
private addresses are assigned sequentially to each location in memory 116 a, then sequentially to each location in memory 116 b.
（当審訳：「ある実施形態では，
プライベートアドレスは，メモリ１１６ａ内の各位置に連続して割り当てられ，それから，メモリ１１６ｎ内の各位置に連続して割り当てられる。
Ｊ．「
GPU 114 a (GPU 114 b) can unambiguously identify any location in remote memory 116 b ( 116 a) by referencing the private address of that location (rather than the global address). For example, GPU 114 a may request a data transfer from a source location in the remote memory 116 b (identified by a private address) to a destination location in its local memory 116 a (
by a private address). This request is received by memory interface 123 a, which determines that the source address does not correspond to a location within graphics memory 116 a and forwards the request to bridge unit 130 for processing.
Bridge unit 130 recognizes the source address as a private address in memory 116 b and directs the request to memory interface 123 b, then directs data received in response back to memory interface 123 a for storage in the destination location.
（当審訳：「
ＧＰＵ１１４ａ（１１４ｂ）は，その位置の（グローバルアドレスよりも，むしろ）プライベートアドレスを参照することにより，リモートメモリ１１６ｂ（１１６ａ）内の任意の位置を一義的に識別できる。例えば，ＧＰＵ１１４ａは，（プライベートアドレスによって識別される）リモートメモリ１１６ｂ内のソース位置から，（
プライベートアドレスによって識別される）そのローカルメモリ１１６ａ内のデステネイション位置へのデータ転送を要求できる。このリクエストは，メモリインタフェース１２３ａによって受信され，メモリインタフェース１２３ａは，ソースアドレスが，グラフィクスメモリ１１６ａ内の位置に対応しないことを決定し，そのリクエストをブリッジユニット１３０へ処理のために転送する。
ブリッジユニット１３０は，ソースアドレスをメモリ１１６ｂ内のプライベートアドレスとして認識し，そのリクエストをメモリインタフェース１２３ｂへ向かわせ，それから，応答で受信したデータを，デステネイション位置内のストレージのためのメモリインタフェース１２３ａへ返信させる。
Ｋ．「
The memory interfaces described herein may be integrated with a GPU and/or a memory in a single integrated circuit device (chip) or implemented as separate chips.
（当審訳：「
後述のメモリインタフェースは，単一のＩＣデバイス（チップ）内で，又は，別々のチップとして実装されて，ＧＰＵやメモリと統合される。
　ここで，上記引用文献２に記載されている事項を検討する。
（ア）上記Ｄの「グラフィクス処理サブシステム１１２は，ブリッジユニット１３０と２つ（或いはそれ以上の）グラフィクス処理ユニット（ＧＰＵ）１１４ａ，ｂを含」む旨の記載，上記Ｅの「各ＧＰＵ１１４ａ，１１４ｂは，関連した，（“ローカルな”）グラフィクスメモリ１１６ａ，１１６ｂを持つ」旨の記載，上記Ｆの「各グラフィクスメモリ１１６ａ，１１６ｂには，個別のグラフィクスメモリへのアクセスを制御するために，メモリインタフェース１２３ａ，１２３ｂも提供される。」旨の記載，上記Ｋの「後述のメモリインタフェースは，単一のＩＣデバイス（チップ）内で，又は，別々のチップとして実装されて，ＧＰＵやメモリと統合される。」旨の記載からすると，
　ＧＰＵ１１４ａと，ローカルなグラフィクスメモリ１１６ａと，メモリインタフェース１２３ａとが関連し，
　ＧＰＵ１１４ｂと，ローカルなグラフィクスメモリ１１６ｂと，メモリインタフェース１２３ｂとが関連しているから，
　引用文献１には，“ローカルなグラフィクスメモリと，前記グラフィクスメモリへのアクセスを制御するローカルなメモリインタフェースと，前記グラフィクスメモリと関連したグラフィクス処理ユニット（ＧＰＵ）とを備えるＩＣチップ。”が記載されていると認められる。
（イ）上記Ｆの「ある実施形態では，ＧＰＵ１１４ａから生じる，あらゆるメモリアクセスリクエストは，メモリインタフェース１２３ａへ送信される。もし，リクエストのターゲットアドレスが，メモリ１１６ａ内の位置に対応するものであれば，メモリインタフェース１２３ａは，適切な位置にアクセスする。もしそうでなければ，それから，メモリインタフェース１２３ａは，そのリクエストを，後述のブリッジユニット１３０へ転送する。メモリインタフェース１２３ａは，また，メモリ１１６ａ内の位置をターゲットとする，あらゆるメモリアクセスリクエストを受信する。」，「同様に，メモリインタフェース１２３ｂは，ＧＰＵ１１４ｂから生じる，又は，メモリ１１６ｂ内の位置をターゲットとする，あらゆるメモリアクセスリクエストを受信する。」旨の記載，上記Ｊの「例えば，ＧＰＵ１１４ａは，（プライベートアドレスによって識別される）リモートメモリ１１６ｂ内のソース位置から，（・・・（中略）・・・プライベートアドレスによって識別される）そのローカルメモリ１１６ａ内のデステネイション位置へのデータ転送を要求できる。このリクエストは，メモリインタフェース１２３ａによって受信され，メモリインタフェース１２３ａは，ソースアドレスが，グラフィクスメモリ１１６ａ内の位置に対応しないことを決定し，そのリクエストをブリッジユニット１３０へ処理のために転送する。」，「ブリッジユニット１３０は，ソースアドレスをメモリ１１６ｂ内のプライベートアドレスとして認識し，そのリクエストをメモリインタフェース１２３ｂへ向かわせ，それから，応答で受信したデータを，デステネイション位置内のストレージのためのメモリインタフェース１２３ａへ返信させる。」旨の記載，上記Ｇの「加えて，さらに下記のように，ブリッジユニット１３０は，ＧＰＵ１１４ａ，１１４ｂのいずれかによる，他のＧＰＵ１１４ａ，１１４ｂに関連するリモートメモリ１１６ｂ，１１６ａへのアクセスを容易にする。」旨の記載からすると，
　ブリッジユニット１３０は，ＧＰＵ１１４ａから，他のＧＰＵ１１４ｂの他のグラフィクスメモリ１１６ｂへのあらゆるメモリアクセスリクエストを他のメモリインタフェース１２３ｂへ転送し，
　他のＧＰＵ１１４ｂからＧＰＵ１１４ａのグラフィクスメモリ１１６ａへのあらゆるメモリアクセスリクエストをメモリインタフェース１２３ａへ転送することで，
　ＧＰＵ１１４ａ，１１４ｂのいずれかによる，他のＧＰＵ１１４ａ，１１４ｂに関連するリモートメモリ１１６ｂ，１１６ａへのアクセスを可能にすることが読み取れる。
　そうすると，引用文献１には，“前記ＧＰＵから他のＧＰＵの他のグラフィクスメモリへのあらゆるメモリアクセスリクエストを他のメモリインタフェースへ転送することで，前記ＧＰＵによる他のＧＰＵの他のグラフィクスメモリへのアクセスを可能とし，他のＧＰＵから前記ローカルなグラフィクスメモリへのあらゆるメモリアクセスリクエストを前記ローカルなメモリインタフェースへ転送することで，他のＧＰＵによるローカルなグラフィクスメモリへのアクセスを可能するブリッジユニット”が記載されていると認められる。
（ウ）上記Ｈの「“プライベート”アドレス空間が，グラフィクス処理サブシステム１１２内での使用のために提供され，ＧＰＵ１１４ａ，１１４ｂが，個別のリモートメモリ１１６ａ，１１６ｂ内の位置を一義的に識別できるようにする。プライベートアドレス空間は，メモリ１１６ａ，１１６ｂそれぞれの中の各位置が，一意なプライベートアドレスにマップされうるほど十分大きい。例えば，もし，メモリ１１６ａ，１１６ｂそれぞれが，２５６ＭＢのアドレス可能なストレージを持っていたら，プライベートアドレスは，少なくとも５１２ＭＢのためのアドレスを提供する。」旨の記載，上記Ｉの「プライベートアドレスは，メモリ１１６ａ内の各位置に連続して割り当てられ，それから，メモリ１１６ｎ内の各位置に連続して割り当てられる。」旨の記載，上記Ｊの「ＧＰＵ１１４ａ（１１４ｂ）は，その位置の（グローバルアドレスよりも，むしろ）プライベートアドレスを参照することにより，リモートメモリ１１６ｂ（１１６ａ）内の任意の位置を一義的に識別できる。」旨の記載からすると，
　ＧＰＵ１１４ａのグラフィクスメモリ１１６ａは，他のＧＰＵ１１４ｂのグラフィクスメモリ１１６ｂと連続し，各ＧＰＵから位置を一義的に識別可能なプライベートアドレス空間を持つことが読み取れる。
　そうすると，引用文献１には，前記「ローカルなグラフィクスメモリ」は“他のＧＰＵの他のグラフィクスメモリと連続し，他のＧＰＵから位置を一義的に識別可能してアクセス可能なプライベートアドレス空間を持つ”ことが記載されていると認められる。
（エ）以上，（ア）〜（ウ）で検討した事項から，引用文献２には，次の発明（以下，「引用発明２」という。）が記載されているものと認める。
「ローカルなグラフィクスメモリと，
　前記グラフィクスメモリへのアクセスを制御するローカルなメモリインタフェースと，
　前記グラフィクスメモリと関連したグラフィクス処理ユニット（ＧＰＵ）と，
　前記ＧＰＵから他のＧＰＵの他のグラフィクスメモリへのあらゆるメモリアクセスリクエストを他のメモリインタフェースへ転送することで，前記ＧＰＵによる他のＧＰＵの他のグラフィクスメモリへのアクセスを可能とし，他のＧＰＵから前記ローカルなグラフィクスメモリへのあらゆるメモリアクセスリクエストを前記ローカルなメモリインタフェースへ転送することで，他のＧＰＵによる前記ローカルなグラフィクスメモリへのアクセスを可能とするブリッジユニットとを備え，
　前記ローカルなグラフィクスメモリは，他のＧＰＵの他のグラフィクスメモリと連続し，他のＧＰＵから位置を一義的に識別可能してアクセス可能なプライベートアドレス空間を持つＩＣチップ。」
（３）対比
ア．本件補正発明と引用発明１とを対比する。
（ア）引用発明１の「プロセッシングエレメント（ＰＥ）」は，本件補正発明の「グラフィクス処理ユニット（ＧＰＵ）」と，“処理ユニット”である点で共通する。
（イ）引用発明１の複数の「ＰＥ」のうちの，所定の「ＰＥ」の「ローカルメモリ」及び「隣接ＰＥ」の「ローカルメモリ」は，ＰＥの内部のメモリであって，それぞれ，第１の内部メモリ及び第２の内部メモリといえるものであるから，本件補正発明の「メモリ制御器とメモリセルとを備える第１の内部メモリ」及び「増設処理ユニットの第２の内部メモリ」と，
　後記する点で相違するものの，“第１の内部メモリ”及び“第２の内部メモリ”である点で共通する。
（ウ）引用発明１の複数の「ＰＥ」のうちの，所定の「ＰＥ」の「演算器」及び「隣接ＰＥ」の「演算器」は，“処理ユニット”内のメモリを除いた演算処理を実行する部分，すなわち，実行ユニットといえるものであり，該「演算器」が「ローカルメモリ」と接続されていること，すなわち，結合されていることは明らかであるから，
　引用発明１の「ＰＥ」は，本件補正発明の「前記第１の内部メモリに結合される第１の実行ユニットであって，前記第１の内部メモリと同じダイ上に存在する第１の実行ユニット」と，後記する点で相違するものの，“前記第１の内部メモリに結合される第１の実行ユニット”である点で共通し，
　引用発明１の「隣接ＰＥ」は，本件補正発明の「増設処理ユニット」に相当する。
（エ）引用発明１の複数の「ＰＥ」のうちの，所定の「ＰＥ」は，隣接ＰＥのデータを参照可能であり，この隣接ＰＥのデータとは，隣接ＰＥの「ローカルメモリ」内のデータといえる。
　そうすると，引用発明１の「ｓｗａｚｚｌｅパス」は，所定のＰＥに，他のＰＥ内の他のローカルメモリへの内部メモリアクセスを提供し，他のＰＥに，所定のＰＥ内のローカルメモリへの内部メモリアクセスを提供するものと解することができる。
　さらに，前記「ｓｗａｚｚｌｅパス」は，「ＰＥ間を接続する６４ｂｉｔ幅の高速なデータバス」であるから，これを介した内部メモリアクセスは，高帯域で，かつ，ＰＥ間通信専用のアクセスであるといえる。
　したがって，引用発明１の「各ＰＥが隣接ＰＥとデータを必要に応じて相互参照できる，ＰＥ間を接続する６４ｂｉｔ幅の高速なデータバスであるｓｗａｚｚｌｅパス」は，本件補正発明の「増設処理ユニットの第２の内部メモリへの高帯域専用内部メモリアクセスを提供し，更に前記増設処理ユニットによる前記第１の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成されるインタフェース」に相当する。
イ．以上から，本件補正発明と引用発明１とは，以下の点で一致し，また，以下の点で相違する。
（一致点）
「第１の内部メモリと，
　前記第１の内部メモリに結合される第１の実行ユニットと，
　増設処理ユニットの第２の内部メモリへの高帯域専用内部メモリアクセスを提供し，更に前記増設処理ユニットによる前記第１の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成されるインタフェースと，を備える処理ユニット。」
（相違点１）
　「第１の内部メモリ」に関して，
　本件補正発明では，「メモリ制御器とメモリセルとを備えるのに対して，
　引用発明１では，「ローカルメモリ」の内部構造が明示されておらず，「メモリ制御器」について特定されていない点。
（相違点２）
　「第１の実行ユニット」に関し，
　本件補正発明では，前記第１の内部メモリと同じダイ上に存在するのに対して，
　引用発明１は，そのような点は特定されていない点。
（相違点３）
　「第１の内部メモリ」に関し，
　本件補正発明では，「前記増設処理ユニットによる汎用使用のために，前記第２の内部メモリと結合可能である」のに対して，
　引用発明１では，そのような点は特定されていない点。
（相違点４）
　「処理ユニット」に関して，
　本件補正発明では，「グラフィクス」を処理するのに対し，
　引用発明１では，処理対象が特定されていない点。
（４）当審の判断
　上記相違点１乃至相違点４について検討する。
ア．相違点１について
　引用発明１は「ローカルメモリ」を備えるところ，
　引用発明２は，「ローカルなグラフィクスメモリ」に加えて，「前記グラフィクスメモリへのアクセスを制御するローカルなメモリインタフェース」を備えるものである。
　引用発明２の「ローカルなメモリインタフェース」は，ローカルなメモリへのアクセスを制御するものであるから，本件補正発明の「メモリ制御器」に相当する。
　そして，引用発明１及び引用発明２は，いずれも複数の処理ユニット間で，それぞれ内部メモリを相互に参照するという共通の機能を備えるものである。
　そうすると，引用発明１に引用発明２を適用し，「ローカルメモリ」に，アクセスを制御するメモリインタフェース（メモリ制御器）を付加するようにすること，すなわち，相違点１に係る構成とすることは，当業者が容易に想到し得たことである。
イ．相違点２について
　引用発明１の「ローカルメモリ」及び「演算器」は，同一の「ＰＥ」に含まれるところ，
　引用発明２の「ローカルなグラフィクスメモリ」及び「ＧＰＵ」とは，同じＩＣチップに含まれるものである。
　一方，プロセッサの技術分野において，「ダイ」なる用語は「チップ」を意味することは，技術常識である。
　そうすると，引用発明２の「ＧＰＵ」は，「ローカルなグラフィクスメモリ」と同じＩＣチップ，すなわち，「同じダイ」に含まれるものといえる。
　そして，引用発明１及び引用発明２は，いずれも複数の処理ユニット間で，それぞれ内部メモリを相互に参照するという共通の機能を備えるものである。
　そうすると，引用発明１に引用発明２を適用し，「ローカルメモリ」及び「演算器」を「同じダイ」に含まれるようにすること，すなわち，相違点２に係る構成とすることは，当業者が容易に想到し得たことである。
ウ．相違点３について
　引用発明１の複数の「ＰＥ」は，それぞれ「ローカルメモリ」を備えるところ，
　引用発明２の「ブリッジユニット」は，「他のＧＰＵから前記ローカルなグラフィクスメモリへのあらゆるメモリアクセスリクエストを前記ローカルなメモリインタフェースへ転送することで，他のＧＰＵによる前記ローカルなグラフィクスメモリへのアクセスを可能とする」ものである。
　引用発明２の「ローカルなグラフィクスメモリ」は，「他のＧＰＵ」によって「ＧＰＵ」を介さずに「あらゆる」メモリアクセスリクエストが可能である，すなわち，汎用的に使用できるものといえる。
　また，引用発明２の「ローカルなグラフィクスメモリ」は，「他のＧＰＵの他のグラフィクスメモリと連続し，他のＧＰＵから位置を一義的に識別可能してアクセス可能なプライベートアドレス空間を持つ」ものであるから，「ローカルなグラフィクスメモリ」と「他のＧＰＵの他のグラフィクスメモリ」とは結合されたメモリとして扱うことができる。
　そして，引用発明１及び引用発明２は，いずれも複数の処理ユニット間で，それぞれ内部メモリを相互に参照するという共通の機能を備えるものである。
　そうすると，引用発明１に引用発明２を適用し，複数の「ＰＥ」の「ローカルメモリ」を結合して扱い，「隣接ＰＥ」が，「ＰＥ」の「ローカルメモリ」を「汎用使用」できるように構成すること，すなわち，相違点３に係る構成とすることは，当業者が容易に想到し得たことである。
エ．相違点４について
　引用発明１の「ＰＥ」は，その用途が特定されていないところ，
　引用発明２の「グラフィクス処理ユニット（ＧＰＵ）」は，グラフィクスを処理するものである。
　そして，引用発明１及び引用発明２は，いずれも複数の処理ユニット間で，それぞれ内部メモリを相互に参照するという共通の機能を備えるものである。
　そうすると，引用発明１に引用発明２を適用し，グラフィクスを処理するように構成すること，すなわち，相違点４に係る構成とすることは，当業者が容易に想到し得たことである。
イ．小括
　上記で検討したごとく，相違点１乃至相違点４に係る構成は当業者が容易に想到し得たものであり，そして，これらの相違点を総合的に勘案しても，本件補正発明の奏する作用効果は，上記引用発明１，引用発明２及び当該技術分野の周知技術の奏する作用効果から予測される範囲内のものにすぎず，格別顕著なものということはできない。
　したがって，本件補正発明は，上記引用発明１，引用発明２及び当該技術分野の周知技術に基づいて，当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができない。
（５）むすび
　以上のように，本件補正は，上記「３　独立特許要件」で指摘したとおり，補正後の請求項１に記載された発明は，特許出願の際独立して特許を受けることができるものではないから，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　よって，上記補正却下の決定の結論のとおり決定する。
第３　本願発明について
１．本願発明の認定
　平成２７年６月２４日付けの手続補正は上記のとおり却下されたので，補正後の請求項１に対応する補正前の請求項に係る発明（以下，「本願発明」という。）は，平成２７年２月９日付けの手続補正により補正された特許請求の範囲の請求項１に記載された事項により特定される，以下のとおりのものである。
「メモリ制御器とメモリセルとを備える第１の内部メモリと，
　前記第１の内部メモリに結合される実行ユニットと，
　増設処理ユニットの第２の内部メモリへの高帯域専用内部メモリアクセスを提供し，更に前記増設処理ユニットによる前記第１の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成されるインタフェースであって，前記第１の内部メモリは，前記増設処理ユニットによる汎用使用が可能となっている，インタフェースと，を備えるグラフィクス処理ユニット（ＧＰＵ）。」
２．引用文献
　引用発明１及び引用発明２は，前記「第２　平成２７年６月２４日付けの手続補正についての補正却下の決定」の「３．独立特許要件」の「（２）引用文献」に記載したとおりである。
３．対比・判断
　本願発明は，前記「第２　平成２７年６月２４日付けの手続補正についての補正却下の決定」の「３．独立特許要件」で検討した本件補正発明の
　「第１の実行ユニット」から「実行ユニット」に表現を変更し，「前記第１の内部メモリと同じダイ上に存在する」事項を削除し，
　「前記増設処理ユニットによる汎用使用」処理から，「第２の内部メモリと結合」する事項を削除したものである。
　そうすると，本願発明の発明特定事項を全て含む本件補正発明が，前記「第２　平成２７年６月２４日付けの手続補正についての補正却下の決定」の「３．独立特許要件」の「（２）引用文献」乃至「（４）当審の判断」に記載したとおり，引用発明１，引用発明２及び当該技術分野の周知技術に基づいて当業者が容易に発明をすることができたものであるから，上記特定の限定を省いた本願発明も同様の理由により，引用発明１，引用発明２及び当該技術分野の周知技術に基づいて，当業者が容易に発明をすることができたものである。
４．むすび
　以上のとおり，本願の請求項１に係る発明は，特許法第２９条第２項の規定により特許を受けることができないものであるから，その余の請求項に係る発明について検討するまでもなく，本願は拒絶すべきものである。
　よって，結論のとおり審決する。