(57)【要約】      （修正有） 【課題】プリチャージ回路を減らすことのできる記憶データ読取り回路を提供する。【解決手段】メモリの低い作動電圧の特性を利用し、メモリの中の対のビット線の間にダイオードを接続し、ダイオードが生じる電圧降下は作動電圧の約二分の一であるという現象を利用することにより、もとの複雑なプリチャージ回路に代える。【選択図】図２
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【実用新案登録請求の範囲】
【請求項１】
第一ビット線、
第二ビット線、
第一入力端子、第二入力端子及び出力端子を有し、前記第一入力端子は、前記第一ビット線に接続され、前記第二入力端子は、前記第二ビット線に接続され、前記第一入力端子及び前記第二入力端子が受け取るデ−タに基づいて、前記出力端子より出力データを出力するのに用いられる増幅器、
前記第一ビット線に接続される第一スイッチ、
前記第二ビット線に接続される第二スイッチ、
電圧源に接続される陽極と前記第一スイッチと前記第二スイッチに接続される陰極を有するダイオード、
デ−タ記憶装置、
ワード線、
第一ソース、第一ドレーン及び第一ゲートを有し、前記第一ソースは前記第一ビット線に接続され、前記第一ドレーンは前記データ記憶装置に接続され、前記第一ゲートは前記ワード線に接続される第一トラジスタ、及び
第二ソース、第二ドレーン及び第二ゲートを有し、前記第二ソースは前記第二ビット線に接続され、前記第二ドレーンは前記データ記憶装置に接続され、前記第二ゲートは前記ワード線に接続される第二トランジスタを含む記憶データ読取り回路。
【請求項２】
前記電圧源が提供する電圧は前記ダイオードが提供する電圧降下の約二倍である請求項１に記載の記憶データ読取り回路。
【請求項３】
前記ダイオードは０.６Ｖ〜０.８Ｖの電圧降下を提供する請求項１に記載の記憶データ読取り回路。
【請求項４】
前記電圧源が提供する電圧は約１．２Ｖ〜１．６Ｖである請求項３に記載の記憶データ読取り回路。
【請求項５】
前記ダイオードはＮＭＯＳトランジスタより組成される請求項１に記載の記憶データ読取り回路。
【請求項６】
前記ダイオードはＰＭＯＳトランジスタより組成される請求項１に記載の記憶データ読取り回路。
【請求項７】
複数のワード線、
複数の対のビット線、
マトリクス方式で排列され、それぞれが対応の前記ワード線と対応の前記対のビット線からデータにアクセスすることができる複数のメモリセル、
前記対のビット線に接続され、メモリセルのデータを読み取り且つ増幅するのに用いられる複数の増幅器、
前記対のビット線に接続される複数のダイオード、及び
前記ダイオードを通して、前記対のビット線に対してプリチャージを行う電圧源を含むメモリ。
【請求項８】
各前記対のビット線は第一ビット及び第二ビットを含み、各前記対のビット線に対応する前記ダイオードは、第一スイッチ及び第二スイッチを通して、前記第一ビット線及び第二ビット線に接続される請求項７に記載のメモリ。
【請求項９】
前記ダイオードは０.６Ｖ〜０.８Ｖの電圧降下を提供する請求項７に記載のメモリ。
【請求項１０】
前記電圧源が提供する電圧は約１．２Ｖ〜１．６Ｖである請求項９に記載のメモリ。
【請求項１１】
前記ダイオードはＮＭＯＳトランジスタより組成される請求項７に記載のメモリ。
【請求項１２】
前記ダイオードはＰＭＯＳトランジスタより組成される請求項７に記載のメモリ。
【考案の詳細な説明】
【技術分野】
【０００１】
本考案は記憶データ読取り回路に関し、特にプリチャージ回路を減らすことのできる記憶データ読取り回路に関する。
【背景技術】
【０００２】
従来の記憶データ読取り回路はプリチャージを利用して、読み取られたメモリセルが接続しているビット線に対して予めプリチャージを行うことによって、メモリの読取りのスピードを増進させる。図１を参照。図１は従来のプリチャージ回路を利用する記憶データ読取り回路である。図１において、増幅器はビット線ＢＬと
（外１）
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の電圧差に基づいて、メモリに蓄積されているデータを知ることができる。一般的に、かりにメモリの作動電圧がＶＤＤであれば、プリチャージ回路１０はビット線ＢＬと
（外２）
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を1/2ＶＤＤまでに充電し、それによって、最適な動作基点を得る。よって、プリチャージ回路１０の作用は電圧が1/2ＶＤＤの電圧源を提供することにある。いまの傾向はメモリの作動電圧の設計をますます低くしているため、それにつれプリチャージ回路１０が発生する必要のある電圧もますます小さくなり、安定した定電圧を生じさせるには、プリチャージ回路１０の回路を複雑にする可能性がある。よって、プリチャージ回路を減らすことのできる記憶データ読取り回路をいかに提供するかが研究員の思考の方向である。
【考案の開示】
【考案が解決しようとする課題】
【０００３】
本考案の目的はプリチャージ回路を減らすことのできる記憶データ読取り回路を提供することである。
【課題を解決するための手段】
【０００４】
本考案の記憶データ読取り回路は第一ビット線、第二ビット線、前記第一ビット線に接続される第一スイッチ、前記第二ビット線に接続される第二スイッチ、デ−タ記憶装置、ワード線、第一トラジスタ、第二トラジスタ、増幅器及びダイオードを含む。前記増幅器は前記第一ビット線に接続される第一入力端子、前記第二ビット線に接続される第二入力端子及び出力端子を有し、前記増幅器は第一入力端子及び第二入力端子が受け取ったデータに基づいて、前記出力端子より出力データを出力する。前記ダイオードは電圧源に接続される陽極、及び前記第一スイッチと前記第二スイッチに接続される陰極を有する。前記第一トラジスタは第一ソース、第一ドレーン及び第一ゲートを有し、前記第一ソースは前記第一ビット線に接続され、前記第一ドレーンは前記データ記憶装置に接続され、前記第一ゲートは前記ワード線に接続される。前記第二トランジスタは第二ソース、第二ドレーン及び第二ゲートを有し、前記第二ソースは前記第二ビット線に接続され、前記第二ドレーンは前記データ記憶装置に接続され、前記第二ゲートは前記ワード線に接続される。
【０００５】
本考案はさらにメモリを提供し、それは、複数のワード線、複数の対のビット線、複数のメモリセル、複数の増幅器、複数のダイオード及び電圧源を含む。前記メモリセルはマトリクス方式で排列され、各メモリセルは対応の前記ワード線と対応の前記対のビット線からデータにアクセスすることができる。前記複数の増幅器は前記対のビット線に接続され、メモリセルのデータを増幅し且つ読み取るのに用いられる。前記ダイオードは前記対のビット線に接続される。前記電圧源は前記ダイオードを通して、前記対のビット線に対してプリチャージを行う。
【考案の効果】
【０００６】
本考案の記憶データ読取り回路は、メモリの低い作動電圧の特性を利用し、メモリの中の対のビット線の間にダイオードと接続し、ダイオードが生じる電圧降下は作動電圧の約二分の一であるという現象を利用することにより、もとの複雑なプリチャージ回路に代えることができる。
【考案を実施するための最良の形態】
【０００７】
本考案の上記に述べた目的、特長、長所等をさらに分り易く、図面をもって下記の通り説明を行う。
【０００８】
図２は本考案の実施形態に基づいた記憶データ読取り回路の回路図である。増幅器２１は二つの入力端子を有し、それぞれ第一ビット線ＢＬと第二ビット線
（外３）
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に接続される。第一スイッチ２３は第一ビット線ＢＬに接続され、第二スイッチ２４は第二ビット線
（外４）
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に接続される。ダイオード２２の陽極は作動電圧ＶＤＤの電圧源に接続され、その陰極は第一スイッチ２３と第二スイッチ２４に接続され、且つ第一スイッチ２３と第二スイッチ２４の導通を利用することによって、作動電圧ＶＤＤの電圧源にそれぞれ第一ビット線ＢＬと第二ビット線
（外５）
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に対するプリチャージを行わせる。第一トラジスタ２５は第一ソース、第一ドレーン及び第一ゲートを有し、前記第一ソースは前記第一ビット線ＢＬに接続され、前記第一ドレーンはデータ記憶装置２７に接続され、前記第一ゲートはワード線ＷＬに接続される。第二トランジスタ２６は第二ソース、第二ドレーン及び第二ゲートを有し、前記第二ソースは前記第二ビット線
（外６）
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に接続され、前記第二ドレーンは前記データ記憶装置２７に接続され、前記第二ゲートは前記ワード線ＷＬに接続される。データ記憶装置２７が選択された時、ワード線ＷＬが高電圧信号を転送し、第一トラジスタ２５と第二トランジスタ２６を導通させることによって、データ記憶装置２７に蓄積されるデータは第一ビット線ＢＬと第二ビット線
（外7）
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を通して、増幅器２１に送られる。増幅器２１は第一入力端子及び第二入力端子が受け取ったデータに基づいて、前記出力端子より出力データを出力するのに用いられる。データ記憶装置２７はさらにその出力端子が前記第一トランジスタ２５の第一ドレーンに接続される第一インバーター２８と、その入力端子が前記第一インバーター２８の出力端子に接続され、第二インバーター２９の出力端子が前記第二トランジスタ２６の第二ドレーンに接続される第二インバーター２９を含む。
【０００９】
本実施形態におけるメモリの作動電圧ＶＤＤの電圧値は約１．２Ｖから１．６Ｖであり、且つダイオード２２が生じる電圧降下は約０．６Ｖ〜０．８Ｖである。
【００１０】
図３は本考案のもう一つの実施形態に基づいた記憶データ読取り回路の回路図である。増幅器３１は二つの入力端子を有し、それぞれ第一ビット線ＢＬと第二ビット線
（外8）
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に接続される。第一スイッチ３３は第一ビット線ＢＬに接続され、第二スイッチ３４は第二ビット線
（外9）
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に接続される。図３のダイオードはＮＭＯＳトランジスタより形成され、前記ＮＭＯＳトランジスタのゲートとドレーンは接続され、ＰＮ接合ダイオードを形成する。ＮＭＯＳトランジスタのソースは、第一スイッチ３３と第二スイッチ３４に接続される。且つ第一スイッチ３３と第二スイッチ３４の導通を利用することによって、作動電圧ＶＤＤの電圧源に、それぞれ第一ビット線ＢＬと第二ビット線
（外10）
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に対するプリチャージを行わせる。第一トラジスタ３５は第一ソース、第一ドレーン及び第一ゲートを有し、前記第一ソースは前記第一ビット線ＢＬに接続され、前記第一ドレーンはデータ記憶装置３７に接続され、前記第一ゲートはワード線ＷＬに接続される。第二トランジスタ３６は第二ソース、第二ドレーン及び第二ゲートを有し、前記第二ソースは前記第二ビット線ＢＬに接続され、前記第二ドレーンは前記データ記憶装置３７に接続され、前記第二ゲートは前記ワード線ＷＬに接続される。データ記憶装置３７が選択される時、ワード線ＷＬが高電圧信号を転送し、第一トラジスタ３５と第二トランジスタ３６を導通させることによって、データ記憶装置３７に蓄積されるデータは第一ビット線ＢＬと第二ビット線
（外１１）
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を通して、増幅器３１の出力端子に送られ、出力データが出力される。データ記憶装置３７はさらにその出力端子は前記第一トランジスタ３５の第一ドレーンに接続される第一インバーター３８と、その入力端子が前記第一インバーター３８の出力端子に接続され、第二インバーター３９の出力端子が前記第二トランジスタ３６の第二ドレーンに接続される第二インバーター３９を含む。
【００１１】
本実施形態におけるメモリの作動電圧ＶＤＤの電圧値は約１．２Ｖから１．６Ｖであり、且つＮＭＯＳトランジスタ３２が形成するダイオードが生じる電圧降下は約０．６Ｖ〜０．８Ｖである。
【００１２】
図４は本考案のもう一つの実施形態に基づいた記憶データ読取り回路の回路図である。増幅器４１は二つの入力端子を有し、それぞれ第一ビット線ＢＬと第二ビット線
（外１２）
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に接続される。第一スイッチ４３は第一ビット線ＢＬに接続され、第二スイッチ４４は第二ビット線
（外１３）
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に接続される。図４のダイオードはＰＭＯＳトランジスタより形成され、前記ＰＭＯＳトランジスタのゲートとドレーンは接続され、ＰＮ接合ダイオードを形成する。ＰＭＯＳトランジスタ４２は、ソースが作動電圧ＶＤＤの電圧源に接続され、そのドレーンは第一スイッチ４３と第二スイッチ４４に接続され、且つ第一スイッチ４３と第二スイッチ４４の導通を利用することによって、作動電圧ＶＤＤの電圧源にそれぞれ第一ビット線ＢＬと第二ビット線
（外１４）
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に対するプリチャージを行わせる。第一トラジスタ４５は第一ソース、第一ドレーン及び第一ゲートを有し、前記第一ソースは前記第一ビット線ＢＬに接続され、前記第一ドレーンはデータ記憶装置４７に接続され、前記第一ゲートはワード線ＷＬに接続される。第二トランジスタ４６は第二ソース、第二ドレーン及び第二ゲートを有し、前記第二ソースは前記第二ビット線
（外1５）
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に接続され、前記第二ドレーンは前記データ記憶装置４７に接続され、前記第二ゲートは前記ワード線ＷＬに接続される。データ記憶装置４７が選択された時、ワード線ＷＬが高電圧信号を転送し、第一トラジスタ４５と第二トランジスタ４６を導通させることによって、データ記憶装置４７に蓄積されるデータは第一ビット線ＢＬと第二ビット線
（外16）
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を通して、増幅器４１の出力端子に送られ、出力データが出力される。データ記憶装置４７はさらにその出力端子が前記第一トランジスタ４５の第一ドレーンに接続される第一インバーター４８と、その入力端子が前記第一インバーター４８の出力端子に接続され、第二インバーター４９の出力端子が前記第二トランジスタ４６の第二ドレーンに接続される第二インバーター４９を含む。
【００１３】
本実施形態におけるメモリの作動電圧ＶＤＤの電圧値は約１．２Ｖから１．６Ｖであり、且つＰＭＯＳトランジスタ４２が形成するダイオードが生じる電圧降下は約０．６Ｖ〜０．８Ｖである。
【図面の簡単な説明】
【００１４】
【図１】従来のプリチャージ回路を利用する記憶データ読取り回路である。
【図２】本考案の実施形態に基づいた記憶データ読取り回路の回路図である。
【図３】本考案のもう一つの実施形態に基づいた記憶データ読取り回路の回路図である。
【図４】本考案のもう一つの実施形態に基づいた記憶データ読取り回路の回路図である。
【符号の説明】
【００１５】
１０                  プリチャージ回路
２１、３１、４１      増幅器
２２                  ダイオード
２３、３３、４３      第一スイッチ
２４、３４、４４      第二スイッチ
２５、３５、４５      第一トランジスタ
２６、３６、４６      第二トランジスタ
２７、３７、４７      データ記憶装置
２８、３８、４８      第一インバーター
２９、３９、４９      第二インバーター
３２                  ＮＭＯＳトランジスタ
４２                  ＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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