(57)【要約】  高周波信号の入出力端子間に、オン時にスルー状態を呈し、オフ時に容量性を呈する第１のスイッチング素子と第１のインダクタとからなり、当該第１のスイッチング素子のオフ時に所定の周波数で並列共振する第１の並列回路を接続し、この回路と並列に第２と第３のインダクタからなる直列回路を接続し、第２と第３のインダクタの接続点にキャパシタの一端を接続し、キャパシタの他端とグランド間に、オン時にスルー状態を呈し、オフ時に容量性を呈する第２のスイッチング素子と第４のインダクタからなり、当該第２のスイッチング素子のオフ時に所定の周波数で並列共振する第２の並列回路を接続し、第１のスイッチング素子をオン状態に、かつ第２のスイッチング素子をオフ状態に設定する動作モードと、第１のスイッチング素子をオフ状態に、かつ第２のスイッチング素子をオン状態に設定する動作モードを切り替え形成する。【特許請求の範囲】
【請求項１】
高周波信号の入力端子と、
高周波信号の出力端子と、
前記入力端子と前記出力端子間に接続され、オン時にスルー状態もしくは抵抗性を呈し、オフ時に容量性を呈する第１のスイッチング素子と第１のインダクタとからなり、当該第１のスイッチング素子のオフ時に所定の周波数で並列共振する第１の並列回路と、
前記第１の並列回路と並列に接続され、前記第１のスイッチング素子のオン時の抵抗に対して十分大きいリアクタンスを持つ第２のインダクタと第３のインダクタとからなる直列回路と、
一端が前記第２のインダクタと前記第３のインダクタの接続点に接続されたキャパシタと、
前記キャパシタの他端とグランド間に接続され、オン時にスルー状態もしくは抵抗性を呈し、オフ時に容量性を呈する第２のスイッチング素子と第４のインダクタからなり、当該第２のスイッチング素子のオフ時に所定の周波数で並列共振する第２の並列回路と、
前記第１のスイッチング素子をオン状態に、かつ前記第２のスイッチング素子をオフ状態に設定する第１の動作モードと、前記第１のスイッチング素子をオフ状態に、かつ前記第２のスイッチング素子をオン状態に設定する第２の動作モードを切り替えて形成する制御信号の印加手段とを備えたことを特徴とする移相回路。
【請求項２】
キャパシタの替りに、オン時にスルー状態もしくは抵抗性を呈し、オフ時に容量性を呈する第３のスイッチング素子を備え、
印加手段は、第１の動作モード時に前記第３のスイッチング素子をオン状態に設定し、また、第２の動作モード時に前記第３のスイッチング素子をオフ状態に設定するようにしたことを特徴とする請求項１記載の移相回路。
【請求項３】
第２の並列回路を、第２のスイッチング素子のみに置き換え、
キャパシタと当該第２のスイッチング素子のオフ時の容量とからなる合成容量が、実質的にオープン状態となるように設定したことを特徴とする請求項１記載の移相回路。
【請求項４】
第２の並列回路を、第２のスイッチング素子のみに置き換え、
キャパシタと当該第２のスイッチング素子のオフ時の容量とからなる合成容量が、実質的にオープン状態となるように設定したことを特徴とする請求項２記載の移相回路。
【請求項５】
第１の並列回路および第２の並列回路は、並列に接続したキャパシタをそれぞれ有することを特徴とする請求項１記載の移相回路。
【請求項６】
第１の並列回路および第２の並列回路は、並列に接続したキャパシタをそれぞれ有することを特徴とする請求項２記載の移相回路。
【請求項７】
第１の並列回路および第２のスイッチング素子は、並列に接続したキャパシタをそれぞれ有することを特徴とする請求項３記載の移相回路。
【請求項８】
第１の並列回路および第２のスイッチング素子は、並列に接続したキャパシタをそれぞれ有することを特徴とする請求項４記載の移相回路。
【請求項９】
高周波信号の入力端子と、
高周波信号の出力端子と、
前記入力端子と前記出力端子間に接続され、制御電圧により伝送線路をスルー状態またはオープン状態に設定されるスルー／オープン切替素子と、
一端が前記入力端子に接続された第１のインダクタと、
一端が前記出力端子に接続された第２のインダクタと、
前記第１のインダクタの他端と前記第２のスイッチング素子の他端に接続された制御電圧により伝送線路をスルー状態または容量状態に設定されるスルー／シャント容量切替素子と、
前記スルー／オープン切替素子と前記スルー／シャント容量切替素子を同時にスルー状態にする第１の動作モードと、前記スルー／オープン切替素子をオープン状態にすると共に前記スルー／シャント容量切替素子を容量状態にする第２の動作モードを切り替えて形成する制御電圧の印加手段とを備えたことを特徴とする移相回路。
【請求項１０】
スルー／オープン切替素子は、
片面のみを掘り込んで形成されたキャビティを有する基板と、
前記キャビティの底面中央に形成されたコンタクトメタルと、
前記キャビティの底面で前記コンタクトメタルの周りに形成された制御電極と、
前記コンタクトメタルと前記制御電極に対向する位置で前記キャビティの端部で支持され、前記コンタクトメタルと対向した位置に一対の貫通穴を有し、前記制御電極に制御電圧が印加されていない通常時に前記キャビティの空気層を介した中空に位置づけられる誘電体支持膜と、
この誘電体支持膜面上に間隙を隔てて配置され、前記一対の貫通穴を通して前記誘電体支持膜面の裏面側で前記コンタクトメタルと向かい合う導体突起部をそれぞれ有する一対の高周波信号伝送線路と、
前記誘電体支持膜上で前記制御電極と対応する位置に設けられたグランドメタルとを備え、
制御電圧を前記制御電極へ印加したとき、前記制御電極と前記グランドメタル間に働く静電引力により前記誘電体支持膜を前記キャビティの底面方向に変位させ、前記各導体突起部を前記コンタクトメタルに接触させて前記一対の高周波信号伝送線路間をスルー状態にするよう動作することを特徴とする請求項９記載の移相回路。
【請求項１１】
スルー／シャント容量切替素子は、
片面のみを掘り込んで形成されたキャビティを有する基板と、
前記キャビティの底面中央に帯状に形成された第１のグランドメタルと、
前記キャビティの底面で前記グランドメタルの両側に形成された制御電極と、
前記第１のグランドメタルと前記制御電極とに対向した位置で前記キャビティの端部により支持され、前記制御電極に制御電圧が印加されていない通常時に前記キャビティの空気層を介した中空に位置づけられる誘電体支持膜と、
この誘電体支持膜上で前記グランドメタルと対向した位置に形成された高周波信号伝送線路と、
前記誘電体支持膜上で前記制御電極と対向した位置に形成された第２のグランドメタルとを備え、
制御電圧を前記制御電極へ印加したとき、前記制御電極と前記第２のグランドメタル間に働く静電引力により前記誘電体支持膜を前記キャビティの底面方向に変位させ、前記誘電体支持膜を前記第１のグランドメタルに接触させて前記高周波信号伝送線路が前記第１のグランドメタルに対して容量を持つように動作することを特徴とする請求項９記載の高周波スイッチ。
【請求項１２】
スルー／オープン切替素子は、
片面のみを掘り込んで形成されたキャビティを有する基板と、
前記キャビティの底面中央に間隙を隔てて形成された一対の高周波信号伝送線路と、
前記キャビティの底面で前記一対の高周波信号伝送線路の両側に形成されたグランドメタルと、
前記一対の高周波信号伝送線路の前記間隙を含む部分に対向して前記キャビティの端部で支持され、通常時に前記キャビティの空気層を介した中空に位置づけられる誘電体支持膜と、
前記一対の高周波信号伝送線路の間隙を含む部分と対向した前記誘電体支持膜の裏面に形成されたコンタクトメタルと、
前記グランドメタルに対向した前記誘電体支持膜の上面に形成された制御電極とを備え、
制御電圧を前記制御電極へ印加したとき、前記制御電極と前記グランドメタル間に働く静電引力により前記誘電体支持膜を前記キャビティの底面方向に変位させ、前記コンタクトメタルを前記一対の高周波信号線路に接触させて前記一対の高周波信号伝送線路間をスルー状態にするよう動作することを特徴とする請求項９記載の移相回路。
【請求項１３】
スルー／シャント容量切替素子は、
片面のみを掘り込んで形成されたキャビティを有する基板と、
前記キャビティの底面中央に帯状に形成された高周波信号伝送線路と、
前記キャビティの底面で前記高周波信号伝送線路の両側に形成されたグランドメタルと、
前記高周波信号伝送線路と前記グランドメタルの部分に対向して前記キャビティの端部で支持され、通常時に前記キャビティの空気層を介した中空に位置づけられる誘電体支持膜と、
前記グランドメタルに対向して前記誘電体支持膜の上面に形成された制御電極と、
前記高周波信号伝送線路に対向して誘電体支持膜の上面に形成され、グランドと同電位におかれたメタルとを備え、
制御電圧を前記制御電極へ印加したとき、前記制御電極と前記グランドメタル間に働く静電引力により前記誘電体支持膜を前記キャビティの底面方向に変位させ、前記誘電体支持膜を前記高周波信号伝送線路に接触させて前記高周波信号伝送線路が前記メタルに対して容量を持つよう動作することを特徴とする請求項９記載の移相回路。
【請求項１４】
請求項１記載の移相回路を１ビット分の移相回路として複数個多段接続して構成したことを特徴とする多ビット移相器。
【請求項１５】
請求項２記載の移相回路を１ビット分の移相回路として複数個多段接続して構成したことを特徴とする多ビット移相器。
【請求項１６】
請求項３記載の移相回路を１ビット分の移相回路として複数個多段接続して構成したことを特徴とする多ビット移相器。
【請求項１７】
請求項４記載の移相回路を１ビット分の移相回路として複数個多段接続して構成したことを特徴とする多ビット移相器。
【請求項１８】
請求項５記載の移相回路を１ビット分の移相回路として複数個多段接続して構成したことを特徴とする多ビット移相器。
【請求項１９】
請求項９記載の移相回路を１ビット分の移相回路として複数個多段接続して構成したことを特徴とする多ビット移相器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、小型かつ低損失な移相回路および多ビット移相器に関するものである。
【背景技術】
【０００２】
図２８は、IEEE IMS2000 Proceedings, “A Compact 5-Bit Phase Shifter MMIC for K-Band Satellite Communication Systems” C.F Campbell and S.A.Brownに掲載された従来の移相回路の構成を示す回路図である。図において、移相回路は、高周波信号入力端子１０１、高周波信号出力端子１０２、第１の電界効果トランジスタ（以下、ＦＥＴと略す）１０３、第２のＦＥＴ１０４、第１のインダクタ１０５、第２のインダクタ１０６、第３のインダクタ１０７、キャパシタ１０８、グランド１０９で構成されている。
この回路で、電界効果トランジスタ（以下、ＦＥＴとする。）１０３は、オン状態とオフ状態を切り替えるスイッチとして動作する。ＦＥＴ１０３のドレイン電圧およびソース電圧と同電位の電圧をゲート端子に印加すると、ＦＥＴ１０３はオン状態となり抵抗性（以下、オン抵抗という）を示す。一方、ピンチオフ電圧以下の電圧をゲート端子に印加すると、ＦＥＴ１０３はオフ状態となり容量性（以下、オフ容量という）を示す。もう一方のＦＥＴ１０４もＦＥＴ１０３と同様の動作をする。【０００３】
図２９は、図２８の移相回路において、ＦＥＴ１０３をオフ状態、ＦＥＴ１０４をオン状態としたときの等価回路示す回路図である。ここで、１１０はＦＥＴ１０３のオフ容量とキャパシタ１０８の合成容量を表し、１１１はＦＥＴ１０４のオン抵抗を表したものである。このとき、図２９に示される等価回路は、合成容量１１０、インダクタ１０５およびインダクタ１０６とから構成される高域通過フィルタ（以下、ＨＰＦとする。）とみなすことができる。高周波信号入力端子１０１から入力された高周波信号は、このＨＰＦにより位相進みが生じて、高周波信号出力端子１０２から出力される。【０００４】
図３０は、図２８の移相回路において、ＦＥＴ１０３をオン状態、ＦＥＴ１０４をオフ状態としたときの等価回路図示す回路図である。ここで、１１２は第１のＦＥＴ１０３のオン抵抗を表し、１１３は第２のＦＥＴ１０４のオフ容量を表している。インダクタ１０７とオフ容量１１３から成る並列回路は、所望の周波数ｆ０で並列共振状態となるように設定されている。このとき、図３０に示される等価回路は、インダクタ１０５とインダクタ１０６が示すリアクタンスがオン抵抗１１２に対して十分大きいとすると、周波数ｆ０近傍の高周波信号を通過させる帯域通過フィルタ（以下、ＢＰＦとする。）とみなすことができる。高周波信号入力端子１０１から入力された高周波信号は、このＢＰＦによりほぼゼロの位相変化で高周波信号出力端子１０２から出力される。【０００５】
ここで、上記ＨＰＦにより生じる位相進みと、上記ＢＰＦにより生じる位相変化の差を所要移相量とする。高周波信号入力端子１０１から入力された高周波信号は、ＦＥＴ１０３とＦＥＴ１０４のオン/オフ状態を切り替えることによって、所望の移相量を得て、高周波信号出力端子１０２から出力される。
上述のように、従来の移相回路では、ＨＰＦのカットオフ周波数を所望の周波数帯域よりも低く設定する必要があるため、周波数が低くなるほど回路が大型化する。また、移相量が小さいほど、ＨＰＦのカットオフ周波数を低くする必要があるため、回路が大型化するという問題があった。【０００６】
この発明は、上記のような課題を解決するためになされたもので、小型でかつ低損失な特性を持つ移相回路および多ビット移相器を得ることを目的とする。
【発明の開示】
【０００７】
この発明に係る移相回路は、高周波信号の入力端子と、高周波信号の出力端子と、これら入力端子と出力端子間に接続され、オン時にスルー状態もしくは抵抗性を呈し、オフ時に容量性を呈する第１のスイッチング素子と第１のインダクタとからなり、当該第１のスイッチング素子のオフ時に所定の周波数で並列共振する第１の並列回路と、第１の並列回路と並列に接続され、第１のスイッチング素子のオン時の抵抗に対して十分大きいリアクタンスを持つ第２のインダクタと第３のインダクタとからなる直列回路と、一端が第２のインダクタと第３のインダクタの接続点に接続されたキャパシタと、キャパシタの他端とグランド間に接続され、オン時にスルー状態もしくは抵抗性を呈し、オフ時に容量性を呈する第２のスイッチング素子と第４のインダクタからなり、当該第２のスイッチング素子のオフ時に所定の周波数で並列共振する第２の並列回路と、第１のスイッチング素子をオン状態に、かつ第２のスイッチング素子をオフ状態に設定する第１の動作モードと、第１のスイッチング素子をオフ状態に、かつ第２のスイッチング素子をオン状態に設定する第２の動作モードを切り替えて形成する制御信号の印加手段とを備えたものである。
【０００８】
このことによって、バンドパスフィルタ回路とローパスフィルタ回路とを切り替えて形成し、入力される高周波信号の通過位相を変化させることができ、低損失で所望の移相量を得ることを可能とする。また、ローパスフィルタを使用しているので、従来のハイパスフィルタを使用した場合に比べてインダクタが小さくなり小型にすることができる。また、移相回路を、２つのスイッチング素子、４つのインダクタ、１つのキャパシタ、１つのスルーホールで基本的に構成できるため、回路を小型にできる効果がある。
【図面の簡単な説明】
【０００９】
【図１】この発明の実施の形態１による移相回路の構成を示す回路図である。
【図２】この発明の実施の形態１による移相回路の等価回路を示す回路図である。
【図３】この発明の実施の形態１による移相回路がバンドパスフィルタ回路として動作するときの等価回路を示す回路図である。
【図４】この発明の実施の形態１による移相回路がローパスフィルタ回路として動作するときの等価回路を示す回路図である。
【図５】この発明の実施の形態２による移相回路の構成を示す回路図である。
【図６】この発明の実施の形態２による移相回路がバンドパスフィルタ回路として動作するときの等価回路を示す回路図である。
【図７】この発明の実施の形態２による移相回路がローパスフィルタ回路として動作するときの等価回路を示す回路図である。
【図８】この発明の実施の形態３による移相回路の構成を示す回路図である。
【図９】この発明の実施の形態３による移相回路がバンドパスフィルタ回路として動作するときの等価回路を示す回路図である。
【図１０】この発明の実施の形態３による移相回路がローパスフィルタ回路として動作するときの等価回路を示す回路図である。
【図１１】この発明の実施の形態４による移相回路の構成を示す回路図である。
【図１２】この発明の実施の形態５に係る基板上に形成された移相回路の構成を示す平面図である。
【図１３】この発明の実施の形態５に係るスルー／オープン切替素子の詳細な構成を示す分解図である。
【図１４】この発明の実施の形態５に係るスルー／オープン切替素子のオープン状態の構造を示す断面図である。
【図１５】この発明の実施の形態５に係るスルー／オープン切替素子のスルー状態の構造を示す断面図である。
【図１６】この発明の実施の形態５に係るスルー／シャント容量切替素子の詳細な構成を示す分解図である。
【図１７】この発明の実施の形態５に係るスルー／シャント容量切替素子のスルー状態の構造を示す断面図である。
【図１８】この発明の実施の形態５に係るスルー／シャント容量切替素子の容量状態の構造を示す断面図である。
【図１９】この発明の実施の形態５による移相回路の等価回路を示す回路図である。
【図２０】この発明の実施の形態５に係るスルー回路とローパスフィルタ回路の等価回路を示す回路図である。
【図２１】この発明の実施の形態６による移相回路に使用するスルー／オープン切替素子の詳細な構成を示す平面図である。
【図２２】この発明の実施の形態６に係るスルー／オープン切替素子のオープン状態の構造を示す断面図である。
【図２３】この発明の実施の形態６に係るスルー／オープン切替素子のスルー状態の構造を示す断面図である。
【図２４】この発明の実施の形態６による移相回路（図示せず）に使用するスルー／シャント容量切替素子の詳細な構成を示す平面図である。
【図２５】この発明の実施の形態６に係るスルー／シャント容量切替素子のスルー状態の構造を示す断面図である。
【図２６】この発明の実施の形態６に係るスルー／シャント容量切替素子の容量状態の構造を示す断面図である。
【図２７】この発明の実施の形態７による多ビット移相器の構成を示すブロック図である。
【図２８】従来の移相回路の構成を示す回路図である。
【図２９】従来の移相回路が高域通過フィルタとして動作するときの等価回路を示す回路図である。
【図３０】従来の移相回路が帯域通過フィルタとして動作するときの等価回路を示す回路図である。
【発明を実施するための最良の形態】
【００１０】
以下、この発明をより詳細に説明するために、この発明を実施するための最良の形態について、添付の図面に従って説明する。
実施の形態１．
図１はこの発明の実施の形態１による移相回路の構成を示す回路図である。
図において、この移相回路は半導体基板１４上にモノリシックに構成されたものである。高周波信号の入力端子１と出力端子２間にはＦＥＴ（第１のスイッチング素子）３ａとスパイラルインダクタ（第１のインダクタ）４とからなる並列回路（第１の並列回路）が接続されており、ＦＥＴ３ａのゲートには、入力端子１２から第１の制御信号が抵抗９を介して与えられるように構成されている。また、スパイラルインダクタ（第２のインダクタ）５とスパイラルインダクタ（第３のインダクタ）６からなる直列回路が、同様に並列回路と並列に接続されている。スパイラルインダクタ５とスパイラルインダクタ６の接続点にはＭＩＭキャパシタ８の一端が接続されている。ＭＩＭキャパシタ８の他端とスルーホール（グランド）１１間には、ＦＥＴ（第２のスイッチング素子）３ｂとスパイラルインダクタ７とからなる並列回路（第２の並列回路）が接続されている。ＦＥＴ３ｂのゲートには、入力端子１３から第２の制御信号が抵抗１０を介して与えられるように構成されている。【００１１】
図２は図１の移相回路の等価回路を示す回路図である。ここで、図１と対比すると、インダクタ１５はスパイラルインダクタ４に相当し、インダクタ１６はスパイラルインダクタ５に相当し、インダクタ１７はスパイラルインダクタ６に相当し、インダクタ１８はスパイラルインダクタ７に相当している。キャパシタ１９はＭＩＭキャパシタ８に相当し、グランド２０はスルーホール１１に相当している。【００１２】
ＦＥＴ３ａは第１の制御信号により、またＦＥＴ３ｂは第２の制御信号によりオン／オフ状態を切り替えるスイッチとして動作する。ＦＥＴ３ａにおいて、第１の制御信号として、ドレイン電圧およびソース電圧と同電位の電圧をゲート端子に印加すると、ＦＥＴ３ａはオン状態となり抵抗性（以下、オン抵抗という。）を示す。一方、ピンチオフ電圧以下の電圧をゲート端子に印加すると、ＦＥＴ３ａはオフ状態となり容量性（以下、オフ容量という。）を示す。ＦＥＴ３ｂも第２の制御信号により同様の動作を行う。【００１３】
次に、図２の等価回路を用いてこの実施の形態１の移相回路の動作について説明する。
制御信号により、ＦＥＴ３ａがオン状態で、かつＦＥＴ３ｂがオフ状態に設定されたとき、図２の等価回路はさらに図３に示す等価回路として考えられる。この動作モード時、ＦＥＴ３ａはオン状態にあるのでオン抵抗２１として、また、ＦＥＴ３ｂはオフ状態にあるのでオフ容量２２として表される。ここで、インダクタ１８とオフ容量２２から成る並列回路は、所定の周波数ｆ０で並列共振（オープン）状態となるように設定される。インダクタ１６とインダクタ１７によるリアクタンスはＦＥＴ３ａのオン抵抗２１より十分大きいので、図３に示す回路は、所定の周波数ｆ０近傍を通過帯域としたバンドパスフィルタ回路とみなすことができる。オン抵抗２１が十分小さいとき、位相変化はほとんど生じない。したがって、所定の周波数ｆ０において、入力端子１に入力された高周波信号は、位相変化を生じることなく、出力端子２から出力される。【００１４】
制御信号により、ＦＥＴ３ａがオン状態で、かつＦＥＴ３ｂがオフ状態に設定されたとき、図２の等価回路はさらに図４に示す等価回路として考えられる。この動作モード時、ＦＥＴ３ａはオフ状態にあるのでオフ容量２３として、また、ＦＥＴ３ｂはオン状態にあるのでオン抵抗２４として表される。ここで、インダクタ１８によるリアクタンスがＦＥＴ３ｂのオン抵抗２４に比べて十分大きく設定されていれば、オン抵抗２４とインダクタ１８から成る並列回路は、オン抵抗２４のみから成る回路とみなすことができる。また、インダクタ１５とＦＥＴ３ａのオフ容量２３から成る並列回路は、所定の周波数ｆ０で並列共振（オープン）状態となるように設定しておく。この場合、図４に示す回路は、インダクタ１６，１７とキャパシタ１９とから成るローパスフィルタ回路とみなすことができ、回路定数を適切に設定することにより整合がとれて反射損失がないローパスフィルタ回路とすることができる。したがって、入力端子１に入力された高周波信号は、このローパスフィルタ回路により位相遅れを生じ、出力端子２から出力される。【００１５】
以上のように、この実施の形態１の移相回路によれば、ＦＥＴ３ａおよびＦＥＴ３ｂのオン／オフ切替の動作モードの設定により、バンドパスフィルタ回路とローパスフィルタ回路とを切り替えて形成し、入力される高周波信号の通過位相を変化させることができる。したがって、通過位相の変化により、所望の移相量を得ることが可能となる。つまり、移相回路を、２つのＦＥＴ、４つのインダクタ、１つのキャパシタ、１つのスルーホールで基本的に構成できるため、回路の小型化を図ることができる。【００１６】
また、前述した従来の移相回路例においては、高域通過フィルタのカットオフ周波数は所望の中心周波数よりも低く設定する必要がある。一方、ローパスフィルタ回路のカットオフ周波数は所望の中心周波数よりも高いため、従来のものに比べて、インダクタンス、キャパシタンスを小さくすることができ、回路の小型化を図ることができる。【００１７】
なお、この発明の実施の形態１から実施の形態４の移相回路において、ＦＥＴをスイッチング素子として用いて説明しているが、オン／オフ状態を切り替えることができるようなスイッチング機能を有するものであれば他の形式の素子を用いてもよい。また、これらの移相回路は、半導体基板１４上にモノリシックに構成されているが、別の方法として、受動素子を誘電体基板に設け、能動素子を半導体基板に設けて、金属ワイヤまたは金バンプ等で両基板を電気的に接続して構成するようにしてもよい。【００１８】
実施の形態２．
図５はこの発明の実施の形態２による移相回路の構成を示す回路図である。図において、図２と同一または相当する構成については、同一の符号を付し、重複する説明は原則として省略する。この移相回路の構成では、図２のキャパシタ１９の替りにＦＥＴ（第３のスイッチング素子）２５を設けている。
ＦＥＴ２５は、オン／オフ状態を切り替えるスイッチとして動作し、制御信号によりＦＥＴ３ａ、ＦＥＴ３ｂと同様の動作を行う。【００１９】
次に、動作について説明する。
制御信号によりＦＥＴ３ａがオン状態で、かつＦＥＴ３ｂがオフ状態、ＦＥＴ２５がオン状態に設定されたとき、図５の移相回路は図６に示す等価回路として考えられる。この図において、図３と同一または相当する構成については、同一の符号を付して示す。ここでは、オン状態にあるＦＥＴ２５はオン抵抗２６として表されている。
図６の回路において、図３の回路と同様、インダクタ１８とオフ容量２２から成る並列回路は、所定の周波数ｆ０で並列共振（オープン）状態となるように設定される。インダクタ１６とインダクタ１７によるリアクタンスはオン抵抗２１に対して十分大きいので、移相回路は、この動作モード時において所定の周波数ｆ０近傍を通過帯域としたバンドパスフィルタ回路とみなすことができる。オン抵抗２１が十分小さいとき、位相変化はほとんど生じない。したがって、所定の周波数ｆ０において、入力端子１に入力された高周波信号は、位相変化を生じることなく、出力端子２から出力される。【００２０】
上記実施の形態１の図３に示す回路では、主にインダクタ１６とキャパシタ１９とインダクタ１８から成る直列回路が所定の周波数ｆ０より低い周波数で直列共振状態となり、ｆ０付近での移相回路の特性に影響を与える場合がある。これに対し、図６に示す回路では、上記キャパシタ１９をオン抵抗２６に置き換えて直列共振を起こさないようにしており、ｆ０付近での移相回路の特性に影響を与えることがなく、良好な特性が得られる。【００２１】
また、制御信号により、ＦＥＴ３ａがオフ状態で、かつＦＥＴ３ｂがオン状態、ＦＥＴ２５がオフ状態に設定されたとき、図５の移相回路は図７に示す等価回路として考えられる。この図において、図４と同一または相当する構成については、同一の符号を付して示す。ここでは、オフ状態にあるＦＥＴ２５はオフ容量２７として表される。
図７の回路において、上記実施の形態１の図４の回路と同様、インダクタ１８によるリアクタンスがオン抵抗２４に比べて十分大きく設定されていれば、オン抵抗２４とインダクタ１８から成る並列回路は、オン抵抗２４のみから成る回路とみなすことができる。さらに、インダクタ１５とオフ容量２３から成る並列回路は、所望周波数ｆ０で並列共振（オープン）状態となるように設定される。よって、この動作モード時、この移相回路は、インダクタ１６，１７およびオフ容量２７とから成るローパスフィルタ回路とみなすことができ、回路定数を適切に設定することにより整合がとれて反射損失がないものとすることができる。したがって、入力端子１に入力された高周波信号は、前記ローパスフィルタ回路により位相遅れを生じ、出力端子２から出力される。【００２２】
以上のように、この実施の形態２の移相回路によれば、ＦＥＴ３ａ、ＦＥＴ３ｂおよびＦＥＴ２５のオン／オフ切替の動作モードの設定により、バンドパスフィルタ回路とローパスフィルタ回路とを切り替え形成し、入力端子１に入力された高周波信号の通過位相を変化させることができる。したがって、上記実施の形態１に係る移相回路と同様の効果が得られるとともに、バンドパスフィルタ回路の状態において、所定の周波数ｆ０より低い周波数での直列共振を起こさないため、ｆ０付近での移相回路の特性に影響を与えないという利点がある。【００２３】
実施の形態３．
図８はこの発明の実施の形態３による移相回路の構成を示す回路図である。図において、図２と同一または相当する構成については、同一の符号を付し、重複する説明は原則として省略する。この移相回路の構成では、図２のインダクタ１８とＦＥＴ３ｂから成る並列回路を、ＦＥＴ３ｂ（第２のスイッチング素子）のみに置き換えている。【００２４】
次に、動作について説明する。
制御信号により、ＦＥＴ３ａがオン状態で、かつＦＥＴ３ｂがオフ状態に設定されたとき、図８の移相回路は図９に示す等価回路として考えられる。この図において、図３と同一または相当する構成については、同一の符号を付して示す。
図９の回路において、キャパシタ１９とオフ容量２２の合成容量は、ほぼオープン状態となるように設定される。ここで、インダクタ１６とインダクタ１７によるリアクタンスはオン抵抗２１に対して十分きく設定されているので、この動作モード時、この回路は、オン抵抗２１によるスルー回路とみなすことができる。オン抵抗２１が十分小さいとき、位相変化はほとんど生じることがない。したがって、入力端子１に入力された高周波信号は、位相変化を生じることなく、高周波信号出力端子２から出力される。【００２５】
また、ＦＥＴ３ａがオフ状態で、かつＦＥＴ３ｂがオン状態に設定されたとき、図８の回路は図１０に示す等価回路として考えられる。この図において、図４と同一または相当する構成については、同一の符号を付して示す。
図１０の回路は、図４と同様、インダクタ１５とオフ容量２３から成る並列回路は、所定の周波数ｆ０で並列共振（オープン）状態となるように設定されている。よって、この回路は、この動作モード時、インダクタ１６，１７およびキャパシタ１９とから成るローパスフィルタ回路とみなすことができる。回路定数を適切に設定することにより、整合がとれて反射損失をなくすことができる。したがって、入力端子１に入力された高周波信号は、このローパスフィルタ回路により位相遅れを生じ、出力端子２から出力される。
なお、上記実施の形態２の図５のインダクタ１８とＦＥＴ３ｂからなる並列回路をＦＥＴ３ｂのみに置き換えるようにしても同様である。【００２６】
以上のように、この実施の形態３の移相回路によれば、ＦＥＴ３ａおよびＦＥＴ３ｂのオン／オフ切替の動作モードの設定により、スルー回路とローパスフィルタ回路とを切り替え形成し、入力端子１に入力される高周波信号の通過位相を変化させることができる。したがって、上記実施の形態１の移相回路と同様の効果が得られるとともに、実施の形態１の移相回路に比べて、インダクタを１つ減らせるため、より小型化が図れる。【００２７】
実施の形態４．
図１１はこの発明の実施の形態４による移相回路の構成を示す回路図で、図において、図２と同一または相当する構成については、同一の符号を付し、重複する説明は原則として省略する。この移相回路の構成では、図２のＦＥＴ３ａ，３ｂに相当したＦＥＴ３ａ’，３ｂ’を設け、これらに並列に接続したキャパシタ２８，２９をそれぞれ備えている。【００２８】
ＦＥＴ３ａ’がオン状態で、かつＦＥＴ３ｂ’がオフ状態に設定されたとき、図１１の移相回路は図３と同様な等価回路となり、同様な動作を行う。ここで、上記実施の形態１におけるＦＥＴ３ｂのオフ容量２２と同じキャパシタンスを実現することを考える。図１１ではキャパシタ２９を追加していることにより、ＦＥＴ３ｂと比較して、ＦＥＴ３ｂ’のオフ容量を小さくすることができる。すなわち、ＦＥＴ３ｂ’のサイズをＦＥＴ３ｂより小さくすることが可能となる。【００２９】
ＦＥＴ３ａ’がオフ状態で、かつＦＥＴ３ｂ’がオン状態に設定されたとき、図１１の移相回路は図４と同様な等価回路となり、同様な動作を行う。ここで、上記実施の形態１におけるＦＥＴ３ａのオフ容量２３と同じキャパシタンスを実現することを考える。図１１では、キャパシタ２８を追加したことにより、ＦＥＴ３ａだけの場合と比較して、ＦＥＴ３ａ’のオフ容量を小さくすることができる。すなわち、ＦＥＴ３ａ’のサイズをＦＥＴ３ａより小さくすることが可能となる。【００３０】
以上のように、この実施の形態４の移相回路によれば、実施の形態１と同様の効果が得られると共に、実施の形態１の移相回路に比べてスイッチング素子として使用するＦＥＴのサイズを小さくすることができ、移相回路の小型化が図れる。【００３１】
実施の形態５．
図１２はこの発明の実施の形態５に係る基板上に形成された移相回路の構成を示す平面図で、コプレーナ線路構造の場合を示している。
図において、基板３２には、片面からの微細加工技術で掘り込み、キャビティ３６が形成されている。誘電体支持膜３７がキャビティ３６の端部で支持され、空気層を介して中空に存在するように設けられている。誘電体支持膜３７上には間隔を隔てて２つのメアンダライン３５ａ，３５ｂが形成されている。キャビティ３６の底面と誘電体支持膜３７との間には、数ミクロン〜数十ミクロンの間隙が設けられている。キャビティ３６の底面はメタルで覆われていても、覆われていなくてもどちらでもよい。キャビティ３６を挟んだ基板３２上には、スルー／オープン切替素子（破線で囲まれた部分）３３とスルー／シャント容量切替素子（破線で囲まれた部分）３４が形成されている。【００３２】
図１３は、図１２に示されたスルー／オープン切替素子３３の詳細な構成を示す分解図である。
基板（図１２に示す基板３２と同一）３８は、片面に微細加工技術で掘り込んで形成したキャビティ３９を有する。キャビティ３９の底面中央にコンタクトメタル４１が形成されている。また、キャビティ３９の底面には、コンタクトメタル４１の周りを取り囲んで制御電極４０が形成され、制御電極４０には、制御電圧を与えるために基板３８の上面に延びる端部が形成されている。誘電体支持膜４２が、コンタクトメタル４１と制御電極４０とに対向する位置でキャビティ３９の一対の端部で基板３８により支持されており、通常時キャビティ３９の空気層を介した中空に位置づけられている。誘電体支持膜４２は、コンタクトメタル４１との対向した位置に一対の貫通穴４３ａ，４３ｂを有している。高周波信号伝送線路４４ａと高周波信号伝送線路４４ｂは、誘電体支持膜面上に間隙を隔てて配置されており、一対の貫通穴４３ａ，４３ｂを通して誘電体支持膜面の裏面側でコンタクトメタル４１と向かい合うようにそれぞれの導体突起部（後述する図１４を参照。）を形成している。【００３３】
高周波信号伝送線路４４ａ，４４ｂとグランドメタル４５ａ，４５ｂは、中心に間隙を有するコプレーナ線路を形成している。上記コプレーナ線路を有する誘電体支持膜４２は、通常時中空に位置しているので、そのときのキャビティ３９の底面と誘電体支持膜４２との間には、数ミクロン〜数十ミクロンの間隔が設けられている。【００３４】
次に、上記スルー／オープン切替素子３３の動作について説明する。
制御電極４０に制御電圧を印加していない場合、図１２のＡ−Ａ’線断面に相当するスルー／オープン切替素子３３の構造は図１４の断面図に示されるようになる。この動作モード時、２つの高周波信号伝送線路４４ａ，４４ｂの間は、間隙が設けられ、かつ他に導電体が介在していないので、オープン状態となる。
一方、制御電極４０に制御電圧を印加した場合、図１２のＡ−Ａ’線断面に相当するスルー／オープン切替素子３３の構造は図１５の断面図に示されるようになる。この動作モード時、グランドメタル４５ａ，４５ｂと制御電極４０の間に静電引力が働き、誘電体支持膜４２はキャビティ３９の底面の方向に変位する。このとき、一対の高周波信号伝送線路４４ａ，４４ｂ間は、貫通穴４３ａ，４３ｂから突出した導体突起部がコンタクトメタル４１に接触するため、電気的に導通し、スルー状態を形成する。【００３５】
図１６は、図１２に示すスルー／シャント容量切替素子３４の詳細な構成を示す分解図である。図において、図１３と同一または相当する構成部分については、同一の符号を付して示す。このスルー／シャント容量切替素子３４は、基板３８（図１２に示す基板３２と同一）の片面に微細加工技術で掘り込んで形成したキャビティ４６を有する。キャビティ４６の底面にはグランドメタル（第１のグランドメタル）４８が帯状に形成されている。キャビティ４６の底面でグランドメタル４８の両側には制御電極が形成されている。この制御電極４７とグランドメタル４８は、キャビティ４６の底面から基板３８上に延びた部分を有している。【００３６】
誘電体支持膜４９は、グランドメタル４８と制御電極４７とに対向した位置でキャビティ４６の端部で基板３８により支持（後述する図１７を参照。）され、通常時キャビティ４６の空気層を介した中空に位置づけられている。誘電体支持膜４９とキャビティ４６の底面との間には、数ミクロン〜数十ミクロンの間隔が設けられている。また、誘電体支持膜４９は、グランドメタル４８と制御電極４７とに対向して位置づけられている。誘電体支持膜４９上には、高周波信号伝送線路５０がグランドメタル４８と対向した位置に形成されている。また、誘電体支持膜４９上で制御電極４７と対向した位置にグランドメタル（第２のグランドメタル）５１ａ，５１ｂが形成されている。高周波信号伝送線路５０、グランドメタル４８，５１ａ，５１ｂは、グランデッドコプレーナ線路を形成している。【００３７】
次に、スルー／シャント容量切替素子３４の動作について説明する。
制御電極４７に制御電圧を印加していない場合、図１２のＢ−Ｂ’線断面に相当するスルー／シャント容量切替素子３４の構造は図１７の断面図に示されるようになっている。この動作モード時、高周波信号は上記グランデッドコプレーナ線路を伝送される。つまり、スルー／シャント容量切替素子３４はスルーの状態を形成する。
一方、第２の制御電極４７に制御電圧を印加した場合、図１２のＢ−Ｂ’線断面に相当するスルー／シャント容量切替素子３４の構造は図１８の断面図に示されるようになる。この動作モード時、グランドメタル５１ａ，５１ｂと制御電極４７の間に静電引力が働き、誘電体支持膜４９は、キャビティ４６の底面の方向に変位する。その結果、誘電体支持膜４９はグランドメタル４８に接触し、高周波信号伝送線路５０とグランドメタル４８は誘電体支持膜４９を介して近接する。したがって、高周波信号伝送線路５０がグランドに対して容量を持つ。つまり、スルー／シャント容量切替素子３４はグランドに対して容量を表す状態を形成する。【００３８】
次に、図１２に示される移相回路の動作について説明する。図１９は図１２の移相回路を等価的に表した回路図である。
図１９は高周波信号の入力端子（高周波信号入力端子３０に相当）５２と出力端子（高周波信号出力端子３１に相当）５３間には、制御電圧Ｅ１により伝送線路をスルー状態またはオープン状態に設定されるスルー／オープン切替素子３３が接続されている。また、入力端子５２には、インダクタ（メアンダライン３５ａに相当）５４ａの一端が接続され、出力端子５３には、インダクタ（メアンダライン３５ｂに相当）５４ｂの一端が接続されている。インダクタ５４ａの他端とインダクタ５４ｂの他端には、制御電圧Ｅ２により伝送線路をスルー状態または容量状態に設定されるスルー／シャント容量切替素子３４が接続されている。キャパシタ５５は、スルー／シャント容量切替素子３４がシャント容量状態のときに示すグランドに対する容量を表す。【００３９】
制御電極４０に制御電圧Ｅ１を印加してスルー／オープン切替素子３３をスルー状態（図１５を参照。）に切り替え、同時に制御電極４７に制御電圧Ｅ２を印加しないこと（グランドと同電位）でスルー／シャント容量切替素子３４をスルー状態（図１７を参照。）に設定する。このとき、図１９（または図１２）の移相回路は図２０（ａ）に示される等価回路を形成する。図２０（ａ）において、入力端子５２と出力端子５３間には両インダクタ５４ａ，５４ｂからなる直列回路が接続され、かつ入力５２と出力端子５３が直接接続されたような回路構成となる。
ここで、インダクタ５４ａ，５４ｂによるリアクタンスが十分大きいとすると、この動作モードにおける図２０（ａ）の回路はスルー回路とみなすことができる。したがって、入力端子５２から入力された高周波信号は、位相変化が生じることなく、出力端子５３から出力される。このとき、このスルー回路は全ての周波数において整合がとれるため、反射損失がない。【００４０】
次に、制御電極４０に制御電圧Ｅ１を印加しないこと（グランドと同電位）によりスルー／オープン切替素子３３をオープン状態（図１４を参照。）にし、同時に制御電極４７に制御電圧Ｅ２を印加してスルー／シャント容量切替素子３４をシャント容量状態（図１８を参照。）に設定する。このとき、図１９（または図１２）の移相回路は図２０（ｂ）に示される等価回路を形成する。図２０（ｂ）において、図１９と同一または相当する構成については、同一の符号を付して示す。インダクタ５４ａ，５４ｂの直列回路が入力端子５２と出力端子５３ｂ間に接続され、両インダクタ５４ａ，５４ｂの接続点とグランド間にキャパシタ５５が接続されている。
ここで、図２０（ｂ）の回路は、両インダクタ５４ａ，５４ｂとキャパシタ５５とから成るローパスフィルタ回路とみなすことができる。したがって、入力端子５２に入力された高周波信号は、このローパスフィルタ回路により位相遅れが生じて、出力端子５３から出力される。この場合、ローパスフィルタ回路の回路定数を適切に設定すれば、整合がとれて反射損失がなくなる。さらに、所望の位相遅れを得ることができる。【００４１】
以上のように、実施の形態５の移相回路によれば、スルー／オープン切替素子３３の切り替え動作と、スルー／シャント容量切替素子３４の切り替え動作により、スルーの状態とローパスフィルタ回路の状態とを切り替え形成するので、入力端子５２に入力された高周波信号が出力端子５３から出力される際に生じる通過位相を変化させることが可能となる。また、微細加工技術により製作した機械的に駆動するスルー／オープン切替素子とスルー／シャント容量切替素子をスイッチング素子に用いているので、従来例や実施の形態１乃至実施の形態４のように半導体のスイッチング素子を用いている場合に比べて低損失化が図れる。さらに、微細加工技術による中空構造を採用しているため、高周波特性が基板の影響を受けにくい。つまり、低抵抗シリコン基板やガラス基板のような安価な基板を用いることができ、半導体基板を用いる場合と比べて低コスト化が図れる。【００４２】
なお、図１２により説明した移相回路において、インダクタとして、基板を片面微細加工して形成したキャビティの中空構造メアンダラインを採用しているが、誘電体支持膜の両面にパターンニングして形成したスパイラルインダクタでもよい。また、中空構造ではなく、基板上にメアンダラインを形成するようにしてもよい。さらに、上記移相回路では、スルー／オープン切替素子とスルー／シャント容量切替素子において、誘電体支持膜の上に高周波信号伝送線路を形成しているが、その上に更に誘電体支持膜を形成して３層構造とするようにしてもよい。これにより、メタルパターンが誘電体支持膜で挟まれるため、応力が垂直方向に対称となり平坦になる。さらにまた、片面微細加工により、キャビティを形成した基板をもう一つ設け、移相回路を上からカバーすることによりパッケージ状態とするようにしてもよい。これにより、機械的に駆動するスルー／オープン切替素子とスルー／シャント容量切替素子を湿気等からシールドすることができ、信頼性を高めることができる。【００４３】
実施の形態６．
この実施の形態６による移相回路の構成は、上記実施の形態５の図１２に示す移相回路の構成において、スルー／オープン切替素子３３を後述する図２１のスルー／オープン切替素子に置き換え、かつスルー／シャント容量切替素子３４を後述する図２４のスルー／シャント容量切替素子に置き換えたものである。この移相回路の等価回路は、図１９に示した回路と同様であり、回路動作についても上記実施の形態５で説明したので、ここでは説明を省略する。【００４４】
図２１はこの発明の実施の形態６による移相回路に使用するスルー／オープン切替素子の詳細な構成を示す平面図である。図において、図１３と同一または相当する構成については、同一の符号を付し、重複する説明は原則として省略する。
基板３８の片面に微細加工技術で掘り込んで形成したキャビティ３９の底面中央には、帯状に一対の高周波信号伝送線路５６ａ，５６ｂが間隙を隔てて形成されている。また、キャビティ３９の底面には、一対の高周波信号伝送線路５６ａ，５６ｂの両側にグランドメタル５７ａ，５７ｂが形成されている。これらキャビティ３９の底面では、中心に間隙を有するコプレーナ線路を構成している。【００４５】
誘電体支持膜５８は、キャビティ３９の端部で基板３８により支持され、通常時にキャビティ３９の空気層を介した中空に位置するように設けられている。そのため、キャビティ３９の底面と誘電体支持膜５８との間には、数ミクロン〜数十ミクロンの間隔が設けられている。一対の高周波信号伝送線路５６ａ，５６ｂの部分と対向し、間隙を含む部分の上部に位置づけられている（後述する図２２を参照。）。誘電体支持膜５８の裏面には、一対の高周波信号伝送線路５６ａ，５６ｂの間隙を含む部分と対向した位置にコンタクトメタル６０が形成されている。また、誘電体支持膜５８の上面には、グランドメタル５７ａ，５７ｂに対向した位置に制御電極５９が形成されている。【００４６】
次に、図２１に示されたスルー／オープン切替素子の動作について説明する。
制御電極５９に電圧を印加していない場合、図２１のＣ−Ｃ’線断面に相当するスルー／オープン切替素子の構造は図２２の断面図に示されるようになっている。誘電体支持膜５８はキャビティ３９の空気層を介した中空に位置している。この動作モード時、一対の高周波信号伝送線路５６ａ，５６ｂ間には間隙が存在するので、スルー／オープン切替素子はオープンの状態を形成している。
一方、第３の制御電極５９に電圧を印加した場合、図２１のＣ−Ｃ’線断面に相当するスルー／オープン切替素子の構造は図２３の断面図に示されるようになる。グランドメタル５７ａ，５７ｂ（図２３では、５７ａは５６ａ，５６ｂの陰にあり、５７ｂは手前にあるので見えていない。）と制御電極５９の間に静電引力が働き、その結果、誘電体支持膜５８をキャビティ３９の底面の方向に変位させる。この動作モード時、一対の高周波信号伝送線路５６ａ，５６ｂはコンタクトメタル６０に接触し、両者間が電気的に導通する。したがって、スルー／オープン切替素子はスルー状態を形成する。【００４７】
図２４はこの発明の実施の形態６による移相回路に使用するスルー／シャント容量切替素子の詳細な構成を示す平面図である。図２１と同一または相当する構成部分については同一の符号を付す。
基板３８の片面に微細加工技術で掘り込んで形成したキャビティ３９の底面中央には、帯状の高周波信号伝送線路６１が形成されている。また、キャビティ３９の底面で、高周波信号伝送線路６１の両側にグランドメタル６２ａ，６２ｂが形成されている。これらキャビティ３９の底面では、コプレーナ線路を構成している。【００４８】
誘電体支持膜６３が、高周波信号伝送線路６１とグランドメタル６２ａ，６２ｂの部分に対向してキャビティの端部で支持されている。誘電体支持膜６３は、通常時に前記キャビティの空気層を介した中空に位置づけられている（後述する図２５を参照。）。そのため、キャビティ３９の底面と誘電体支持膜６３の間には、数ミクロン〜数十ミクロンの間隔が設けられている。誘電体支持膜６３の上面には、グランドメタル６２ａ，６２ｂに対向した位置に制御電圧を印加する制御電極６５が形成されている。また、誘電体支持膜６３の上面には、高周波信号伝送線路６１に対向した位置にメタル６４が形成されている。メタル６４は、基板３８上でグランドメタル６２ａ，６２ｂと接続されており、グランドと同電位にある。【００４９】
次に、図２４に示されたスルー／シャント容量切替素子の動作について説明する。
制御電極６５に電圧を印加していない場合、図２４のＤ−Ｄ’線断面に相当するスルー／シャント容量切替素子の構造は図２５の断面図に示されるようになっている。この動作モード時、誘電体支持膜６３と高周波信号伝送線路６１との間にはキャビティ３９による十分な空間が存在している。したがって、高周波信号はキャビティ３９の底面上のコプレーナ線路を伝送することになる。つまり、スルー／シャント容量切替素子はスルー状態を形成している。
一方、制御電極６５に電圧を印加した場合、図２４のＤ−Ｄ’線断面に相当するスルー／シャント容量切替素子の構造は図２６の断面図に示されるようになる。この動作モード時、グランドメタル６２ａ，６２ｂと第４の制御電極６５の間に静電引力が働き、誘電体支持膜６３はキャビティ３９の底面の方向に変位し、高周波信号伝送線路６１に接触する。したがって、高周波信号伝送線路６１とメタル６４は誘電体支持膜６３を介して近接する。つまり、このスルー／シャント容量切替素子はグランドに対して容量を示す状態となる。【００５０】
以上のように、実施の形態６の移相回路によれば、スルー／オープン切替素子の切り替え動作と、スルー／シャント容量切替素子の切り替え動作により、スルーの状態とローパスフィルタ回路の状態とを切り替え形成するので、上記実施の形態５と同様に、入力端子から入力された高周波信号が出力端子に出力される際に生じる通過位相を変化させることが可能となる。また、微細加工技術により製作した機械的に駆動するスルー／オープン切替素子とスルー／シャント容量切替素子をスイッチング素子に用いているため、実施の形態１乃至実施の形態４のように半導体のスイッチング素子を用いている場合に比べて低損失化が図れる。さらに、中空構造を採用しているため、高周波特性が基板の影響を受けにくい。つまり、低抵抗シリコン基板やガラス基板のような安価な基板を用いることができ、半導体基板を用いる場合と比べて低コスト化が図れる。【００５１】
なお、実施の形態６に係る移相回路において、インダクタとして、基板を片面微細加工して形成したキャビティの中空構造メアンダラインを採用しているが、誘電体支持膜の両面にパターンニングして形成したスパイラルインダクタでもよい。また、中空構造ではなく、基板上にメアンダラインを形成するようにしてもよい。さらに、上記移相回路では、スルー／オープン切替素子とスルー／シャント容量切替素子において、誘電体支持膜の上にメタルパターンを形成しているが、その上に更に誘電体支持膜を形成して３層構造としてもよい。これにより、メタルパターンが誘電体支持膜で挟まれるため、応力が垂直方向に対称となり平坦になる。さらにまた、片面微細加工により、キャビティを形成した基板をもう一つ設け、移相回路を上からカバーすることによりパッケージ状態にしてもよい。これにより、機械的に駆動するスルー／オープン切替素子とスルー／シャント容量切替素子を湿気等からシールドすることができ、信頼性を高めることができる。【００５２】
実施の形態７．
図２７はこの発明の実施の形態７による多ビット移相器の構成を示すブロック図である。この多ビット移相器は、高周波信号入力端子６６と高周波信号出力端子６７の間に、複数個の１ビット分の移相回路６８１，６８２，…，６８ｎを多段接続したものである。ここで、移相回路６８１，６８２，…，６８ｎには、実施の形態１乃至実施の形態６において述べた移相回路を用いる。
このように、１ビットの移相回路を多段接続して多ビット移相器を構成することにより、多ビット動作する移相器を実現できるという効果が得られる。
【産業上の利用可能性】
【００５３】
以上のように、この発明に係る移相回路は、低損失の特性を持ち小型化が図れるので、移動体衛星通信システムのフェーズドアレーアンテナなどに使用するＫ−バンド帯など高い周波数帯の多ビット移相器に適している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【国際調査報告】
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