【手続補正書】
【提出日】令和2年8月19日(2020.8.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
プロセッサであって、
ネットワークと、
前記ネットワークに連結された複数の処理コアと、
前記ネットワークに連結されたトランスミッタ回路とを備え、前記トランスミッタ回路は、前記複数の処理コアのうちの１つによって生成された出力データを前記ネットワーク内に送信し、前記トランスミッタ回路は制御論理回路を含み、前記制御論理回路は、前記トランスミッタ回路が出力データのうち先行の第１のパケットの送信を完了する前に、前記トランスミッタ回路に、出力データのうち第２のパケットの送信のための要求を送信させる、プロセッサ。
【請求項２】
前記要求は、
前記第２のパケットを前記第１のパケットが送信されつつあるのと同じ宛先へ送信すべき場合に前記同じ宛先、または、
前記第２のパケットを異なる宛先に送信すべき場合に前記異なる宛先、
に送信されることになる、請求項１に記載のプロセッサ。
【請求項３】
前記制御論理回路は、
前記第１のパケットおよび前記第２のパケットが同じ宛先に送信されている場合、前記第１のパケットおよび前記第２のパケットのために同じクレジットカウンタを用いることになるか、または、
前記第１のパケットおよび前記第２のパケットが異なる宛先に送信されている場合、前記第１のパケットのために第１のクレジットカウンタを用いることになるとともに前記第２のパケットのために第２のクレジットカウンタを用いることになる、請求項１または２に記載のプロセッサ。
【請求項４】
制御論理は、異なる宛先に対する複数のパケットの同時送信を制御するための複数のクレジットカウンタを含む、請求項１から３のいずれか１項に記載のプロセッサ。
【請求項５】
前記クレジットカウンタの各々は、いずれかの特定の宛先に対する送信を制御するために永久的に割当てられるものではない、請求項２から４のいずれか１項に記載のプロセッサ。
【請求項６】
前記プロセッサは画像処理プロセッサであり、前記第１のパケットおよび前記第２のパケットはデータの画像の複数ラインを含む、請求項１から５のいずれか１項に記載のプロセッサ。
【請求項７】
前記第１のパケットおよび前記第２のパケットのデータ単位は、前記トランスミッタ回路によって送信された後、および、前記データ単位が前記複数の処理コアのうち別の１つ以上の処理コアによって処理される前に、前記プロセッサのメモリ回路によって待ち行列に入れられる、請求項１から６のいずれか１項に記載のプロセッサ。
【請求項８】
前記画像処理プロセッサは、２次元シフトレジスタアレイに連結された、実行レーンのアレイを含む、請求項６または７に記載のプロセッサ。
【請求項９】
前記画像処理プロセッサは、画像データのステンシルを処理するための複数のステンシルプロセッサを含む、請求項６から８のいずれか１項に記載のプロセッサ。
【請求項１０】
部分的に重なっているステンシル上で動作するように構成される、請求項９に記載のプロセッサ。
【請求項１１】
前記実行レーンのアレイの外側にレジスタの「ハロー」が存在するように、前記実行レーンのアレイよりも広い寸法を有するシフトレジスタ構造を備えたデータ演算部を含むかまたは前記データ演算部に連結される、請求項１から１０のいずれか１項に記載のプロセッサ。
【請求項１２】
コンピューティングシステムであって、
複数の汎用処理コアと、
システムメモリと、
前記システムメモリと前記汎用処理コアとの間で連結されるメモリコントローラと、
画像処理プロセッサとを備え、前記画像処理プロセッサは、
ａ）ネットワークと、
ｂ）前記ネットワークに連結された複数の画像処理コアと、
ｃ）前記ネットワークに連結されたトランスミッタ回路とを含み、前記トランスミッタ回路は、前記画像処理コアのうちの１つによって生成された出力データを前記ネットワーク内に送信し、前記トランスミッタ回路は制御論理回路を含み、前記制御論理回路は、前記トランスミッタ回路が出力データのうち先行の第１のパケットの送信を完了する前に、前記トランスミッタ回路に、出力データのうち第２のパケットの送信のための要求を送信させる、コンピューティングシステム。
【請求項１３】
前記要求は、
前記第２のパケットを前記第１のパケットが送信されつつあるのと同じ宛先へ送信すべき場合に前記同じ宛先、または、
前記第２のパケットを異なる宛先に送信すべき場合に前記異なる宛先、
に送信されることになる、請求項１２に記載のコンピューティングシステム。
【請求項１４】
前記制御論理回路は、
前記第１のパケットおよび前記第２のパケットが同じ宛先に送信されている場合、前記第１のパケットおよび前記第２のパケットのために同じクレジットカウンタを用いることになるか、または、
前記第１のパケットおよび前記第２のパケットが異なる宛先に送信されている場合、前記第１のパケットのために第１のクレジットカウンタを用いることになるとともに前記第２のパケットのために第２のクレジットカウンタを用いることになる、請求項１２または１３に記載のコンピューティングシステム。
【請求項１５】
制御論理は、異なる宛先に対する複数のパケットの同時送信を制御するための複数のクレジットカウンタを含む、請求項１２から１４のいずれか１項に記載のコンピューティングシステム。
【請求項１６】
前記クレジットカウンタの各々は、いずれかの特定の宛先に対する送信を制御するために永久的に割当てられるものではない、請求項１２から１５のいずれか１項に記載のコンピューティングシステム。
【請求項１７】
前記第１のパケットおよび前記第２のパケットはデータの画像の複数ラインを含む、請求項１２から１６のいずれか１項に記載のコンピューティングシステム。
【請求項１８】
前記第１のパケットおよび前記第２のパケットのデータ単位は、前記トランスミッタ回路によって送信された後、および、前記データ単位が前記複数の画像処理コアのうち別の１つ以上の画像処理コアによって処理される前に、前記画像処理プロセッサのメモリ回路によって待ち行列に入れられる、請求項１２から１７のいずれか１項に記載のコンピューティングシステム。
【請求項１９】
前記画像処理プロセッサは、２次元シフトレジスタアレイに連結された、実行レーンのアレイを含む、請求項１２から１８のいずれか１項に記載のコンピューティングシステム。
【請求項２０】
前記画像処理プロセッサは、画像データのステンシルを処理するための複数のステンシルプロセッサを含む、請求項１２から１９のいずれか１項に記載のコンピューティングシステム。
【請求項２１】
部分的に重なっているステンシル上で動作するように構成される、請求項２０に記載のコンピューティングシステム。
【請求項２２】
前記実行レーンのアレイの外側にレジスタの「ハロー」が存在するように、前記実行レーンのアレイよりも広い寸法を有するシフトレジスタ構造を備えたデータ演算部を含むかまたは前記データ演算部に連結される、請求項１２から２１のいずれか１項に記載のコンピューティングシステム。
【請求項２３】
プロセッサによって実行される方法であって、
前記プロセッサの処理コアの出力データを生成するために前記処理コア上でプログラムコードを処理するステップと、
前記プロセッサ内のネットワークに連結されているトランスミッタ回路によって、前記トランスミッタ回路が先行の第１のパケットの送信を完了する前に、第２のパケットについての送信のための要求を送信するステップとを含み、前記第２のパケットは、前記処理コアによって生成された第２の出力データを含み、前記第１のパケットは、前記処理コアによって生成された第１の出力データを含み、前記方法はさらに、
前記ネットワークに連結されている前記プロセッサのうち１つ以上の他の処理コアで前記第１の出力データおよび前記第２の出力データを処理するステップを含む、方法。
【請求項２４】
前記トランスミッタ回路によって前記第１の出力データを送信した後であって、前記１つ以上の処理コアによって前記第１の出力データを処理する前に、前記第１の出力データを待ち行列に入れるステップをさらに含む、請求項２３に記載の方法。
【請求項２５】
前記待ち行列に入れるステップは、前記ネットワークに連結されているバッファによって画像データの複数ラインを待ち行列に入れるステップを含む、請求項２３または２４に記載の方法。
【請求項２６】
前記トランスミッタ回路が、前記第１のパケットの送信に関与するとともに、第２のパケットの送信に関与するステップをさらに含み、前記第２のパケットは前記第１のパケットとは異なる宛先に送信される、請求項２３から２５のいずれか１項に記載の方法。
【請求項２７】
前記第１のパケットおよび前記第２のパケットが同じ宛先に送信される場合、前記トランスミッタ回路からの前記第１のパケットおよび前記第２のパケットの送信を制御するために同じクレジットカウンタを用いるステップをさらに含む、請求項２３から２６のいずれか１項に記載の方法。
【請求項２８】
前記トランスミッタ回路からの第３のパケットの送信を制御するために前記同じクレジットカウンタを用いるステップをさらに含み、前記第３のパケットは、前記第１のパケットおよび前記第２のパケットを送信するとき以外の期間中に前記第１のパケットおよび前記第２のパケットとは異なる宛先に送信される、請求項２３から２７のいずれか１項に記載の方法。
【請求項２９】
前記画像処理プロセッサは、２次元シフトレジスタアレイに連結された、実行レーンのアレイを含む、請求項２３から２８のいずれか１項に記載の方法。
【請求項３０】
前記画像処理プロセッサは、画像データのステンシルを処理するための複数のステンシルプロセッサを含む、請求項２３から２９のいずれか１項に記載の方法。
【請求項３１】
部分的に重なっているステンシル上で動作するように構成される、請求項３０に記載の方法。
【請求項３２】
前記実行レーンのアレイの外側にレジスタの「ハロー」が存在するように、前記実行レーンのアレイよりも広い寸法を有するシフトレジスタ構造を備えたデータ演算部を含むかまたは前記データ演算部に連結される、請求項２３から３１のいずれか１項に記載の方法。