【手続補正書】
【提出日】令和2年3月18日(2020.3.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
差動デジタル遅延ラインアナログ・デジタルコンバータであって、
ソースからの入力差動電圧を差動電流に変換するように構成されるトランスコンダクタ入力段と、
２つのデジタル遅延ラインであって、前記２つのデジタル遅延ラインは、それぞれ、前記差動電流の第１の電流または第２の電流のどちらかを受信し、各デジタル遅延ラインは、
第１の回路であって、前記第１の回路は、遅延要素のセットを備え、各々、前記第１の電流または前記第２の電流によってバイアスされ、デジタル信号を遅延させるように構成される、第１の回路と、
前記第１の回路と直列に結合される構成可能な第２の回路であって、前記第２の回路は、遅延要素の別のセットを備え、各々、前記第１の電流または前記第２の電流によってバイアスされ、前記デジタル信号を遅延させるように構成される、第２の回路と
を備える、２つのデジタル遅延ラインと
を備え、
前記第１の回路は、前記入力差動電圧のアナログ・デジタル変換を表すサーモメータコードを発生させるように構成され、
前記第２の回路は、前記デジタル遅延ラインの各々において追加の遅延要素を追加することによって、前記差動デジタル遅延ラインアナログ・デジタルコンバータを較正するように構成される、アナログ・デジタルコンバータ。
【請求項２】
前記第１の回路（７０６）は、入力電圧と基準電圧との間の差異を測定するように構成される、請求項１に記載のアナログ・デジタルコンバータ。
【請求項３】
前記トランスコンダクタ入力段（２００）は、前記デジタル遅延ラインの各々へのバイアス電流を反映するように構成される制御可能な電流ソース回路をさらに備える、請求項１に記載のアナログ・デジタルコンバータ。
【請求項４】
前記第２の回路（７０４）は、前記第１の電流および前記第２の電流（ｐｂｉａｓ、ｎｂｉａｓ）を調節するように構成される、請求項１に記載のアナログ・デジタルコンバータ。
【請求項５】
前記第２の回路は、追加の遅延要素をそれぞれのデジタル遅延ラインに追加するように、インデックス化されたコマンドを通して制御される複数のマルチプレクサを備える、請求項１に記載のアナログ・デジタルコンバータ。
【請求項６】
前記トランスコンダクタ入力段は、前記第２の回路の出力信号を受信し、電圧・電流レンジを調節するように構成される、請求項５に記載のアナログ・デジタルコンバータ。
【請求項７】
各遅延要素は、電流限定バッファ鎖によって形成される、請求項１に記載のアナログ・デジタルコンバータ。
【請求項８】
前記第１の回路のそれぞれの遅延要素から出力信号を受信する複数のＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力と結合されるラッチと
をさらに備え、
前記ラッチは、前記デジタル遅延ラインのうちのより高速なものの完了に応じて、前記デジタル遅延ラインのうちのより低速のものからのデータを保存するように構成される、請求項１〜７のいずれかに記載のアナログ・デジタルコンバータ。
【請求項９】
各遅延ラインの最後の遅延要素の出力と結合されるＡＮＤゲートをさらに備え、前記ＡＮＤゲートの出力は、前記ラッチを制御する信号を発生させる、請求項８に記載のアナログ・デジタルコンバータ。
【請求項１０】
各デジタル遅延ラインは、前記第１の回路および前記第２の回路と直列に結合される第３の回路をさらに備え、前記第３の回路は、遅延要素のさらに別のセットを備え、各々、前記第１の電流または前記第２の電流によってバイアスされる、請求項１に記載のアナログ・デジタルコンバータ。
【請求項１１】
前記第１の回路のそれぞれの遅延要素から出力信号を受信する複数のＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力と結合されるラッチであって、前記ラッチは、前記デジタル遅延ラインのうちのより高速なものの完了に応じて、前記デジタル遅延ラインのうちのより低速のものからのデータを保存するように構成される、ラッチと
各遅延ラインの最後の遅延要素の出力と結合されるＡＮＤゲートであって、前記ＡＮＤゲートの出力は、前記ラッチを制御する信号を発生させ、前記ＡＮＤゲートは、前記第３の回路のそれぞれの遅延要素から出力信号を受信する複数のさらなるＡＮＤゲートをさらに備え、前記第３の回路の前記遅延要素の出力は、前記アナログ・デジタルコンバータへの入力が所定の入力レンジから外れている程度を示すデータを生成する、ＡＮＤゲートと
をさらに備える、請求項７に記載のアナログ・デジタルコンバータ。
【請求項１２】
差動デジタル遅延ラインアナログ・デジタルコンバータを作動させるための方法であって、前記方法は、
ソースからの入力差動電圧を差動電流に変換することと、
第１のデジタル遅延ラインおよび第２のデジタル遅延ラインに前記差動電流をフィードすることであって、各デジタル遅延ラインは、第１の遅延要素のセットを備える第１の回路を備え、各々、前記第１の電流または前記第２の電流によってバイアスされ、デジタル信号を遅延させるように構成される、ことと、
前記第１の電流によって前記第１のデジタル遅延ラインの前記第１の回路の遅延要素をバイアスし、前記第２の電流によって前記第２のデジタル遅延ラインの前記第１の回路の遅延要素をバイアスすることであって、各デジタル遅延ラインは、前記第１の回路と直列に結合される構成可能な第２の回路をさらに備え、前記第２の回路は、遅延要素の別のセットを備え、各々、前記第１の電流または前記第２の電流によってバイアスされ、前記デジタル信号を遅延させるように構成される、ことと、
追加の遅延要素を追加するように前記第２の回路を構成することと、
前記第１のデジタル遅延ラインおよび前記第２のデジタル遅延ラインにデジタル信号をフィードし、前記第１の回路によって前記第１のデジタル遅延ラインと前記第２のデジタル遅延ラインとの間の時間遅延を測定し、それによって、前記入力差動電圧のアナログ・デジタル変換を表すサーモメータコードを発生させることと
を含む、方法。
【請求項１３】
前記第２の回路は、追加の遅延要素をそれぞれのデジタル遅延ラインに追加するように、インデックス化されたコマンドを通して制御される、請求項１２に記載の方法。
【請求項１４】
各デジタル遅延ラインは、前記第１の回路および前記第２の回路と直列に結合される第３の回路をさらに備え、前記第３の回路は、遅延要素のさらに別のセットを備え、各々、前記第１の電流または前記第２の電流によってバイアスされ、前記第３の回路は、前記アナログ・デジタルコンバータへの入力が入力レンジから外れている程度を示すデータを生成するように構成される、請求項１２に記載の方法。
【請求項１５】
前記アナログ・デジタルコンバータへの入力が入力レンジから外れている程度を示す前記データによって、前記差動電流を発生させるために使用される電流ソースを制御することをさらに含む、請求項１４に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本開示の実施形態は、前述の実施形態のＡＤＣのいずれかによって行われる方法を含む。
本発明は、例えば、以下を提供する。
（項目１）
差動デジタル遅延ラインアナログ・デジタルコンバータ（ＡＤＣ）であって、
複数の差動デジタル遅延ラインと、
前記差動デジタル遅延ライン内に含まれる遅延要素のセットを備える第１の回路と、
前記差動デジタル遅延ライン内に含まれる遅延要素の別のセットを備える第２の回路と
を備え、
前記第１の回路は、入力のアナログ・デジタル変換を表すデータを発生させるように構成され、
前記第２の回路は、前記差動デジタル遅延ラインへのソースを較正するように構成される、
ＡＤＣ。
（項目２）
前記第１の回路は、入力電圧と基準電圧との間の差異を測定するように構成される、項目１または３−１０のいずれかに記載のＡＤＣ。
（項目３）
前記差動デジタル遅延ラインのそれぞれへの基準電流を反映するように構成される電流ソース回路をさらに備える、項目１−２または５−１０のいずれかに記載のＡＤＣ。
（項目４）
前記差動デジタル遅延ラインのそれぞれへの基準電流を反映するように構成される電流ソース回路をさらに備え、前記第２の回路は、前記基準電流を調節し、誤差を最小限にするように構成される、項目１−２または５−１０のいずれかに記載のＡＤＣ。
（項目５）
入力差動電圧を差動電流に変換するように構成されるトランスコンダクタをさらに備え、前記第１の回路は、前記差動電流を測定し、前記差動電圧を表すデータを発生させるように構成される、項目１−４または６−１０のいずれかに記載のＡＤＣ。
（項目６）
入力差動電圧を差動電流に変換することと、
前記複数の差動デジタル遅延ラインに基づいて、入力を受け取り、電圧・電流レンジを調節することと
を行うように構成される、トランスコンダクタ
をさらに備える、項目１−５または７−１０のいずれかに記載のＡＤＣ。
（項目７）
各差動デジタル遅延ラインは、電流限定バッファ鎖を含む、項目１−６または８−１０のいずれかに記載のＡＤＣ。
（項目８）
所与の差動デジタル遅延ラインが、前記所与の差動デジタル遅延ラインに適用される差動電流に従って、ある速度で動作するように構成され、
前記ＡＤＣはさらに、ラッチを備え、
前記ラッチは、より高速の差動デジタル遅延ラインの完了に応じて、より低速の差動デジタル遅延ラインからのデータを保存するように構成される、
項目１−７または９−１０のいずれかに記載のＡＤＣ。
（項目９）
前記差動デジタル遅延ライン内に含まれる遅延要素のさらに別のセットを備える第３の回路をさらに備え、前記第３の回路は、前記ＡＤＣへの入力が入力レンジから外れている程度を示すデータを生成するように構成される、項目１−８または１０のいずれかに記載のＡＤＣ。
（項目１０）
相互から独立して前記デジタル遅延ラインの長さを調節することによって前記ＡＤＣを較正するための第４の回路をさらに備える、項目１−９のいずれかに記載のＡＤＣ。
（項目１１）
差動デジタル遅延ラインアナログ・デジタルコンバータ（ＡＤＣ）であって、
複数の差動デジタル遅延ラインと、
前記差動デジタル遅延ライン内に含まれる遅延要素のセットを備える第１の回路と、
前記差動デジタル遅延ライン内に含まれる遅延要素の別のセットを備える第２の回路と
を備え、
前記第１の回路は、入力のアナログ・デジタル変換を表すデータを発生させるように構成され、
前記第２の回路は、前記ＡＤＣへの入力が入力レンジから外れている程度を示すデータを生成するように構成される、
ＡＤＣ。
（項目１２）
前記第１の回路は、入力電圧と基準電圧との間の差異を測定するように構成される、項目１１または１３−２０のいずれかに記載のＡＤＣ。
（項目１３）
前記差動デジタル遅延ラインのそれぞれへの基準電流を反映するように構成される電流ソース回路をさらに備える、項目１１−１２または１５−２０のいずれかに記載のＡＤＣ。
（項目１４）
前記差動デジタル遅延ラインのそれぞれへの基準電流を反映するように構成される電流ソース回路をさらに備え、前記第２の回路は、前記基準電流を調節し、誤差を最小限にするように構成される、項目１１−１２または１５−２０のいずれかに記載のＡＤＣ。
（項目１５）
入力差動電圧を差動電流に変換するように構成されるトランスコンダクタをさらに備え、前記第１の回路は、前記差動電流を測定し、前記差動電圧を表すデータを発生させるように構成される、項目１１−１４または１６−２０のいずれかに記載のＡＤＣ。
（項目１６）
入力差動電圧を差動電流に変換することと、
前記複数の差動デジタル遅延ラインに基づいて、入力を受け取り、電圧・電流レンジを調節することと
を行うように構成される、トランスコンダクタ
をさらに備える、項目１１−１５または１７−２０のいずれかに記載のＡＤＣ。
（項目１７）
各差動デジタル遅延ラインは、電流限定バッファ鎖を含む、項目１１−１６または１８−２０のいずれかに記載のＡＤＣ。
（項目１８）
所与の差動デジタル遅延ラインが、前記所与の差動デジタル遅延ラインに適用される差動電流に従って、ある速度で動作するように構成され、
前記ＡＤＣはさらに、ラッチを備え、
前記ラッチは、より高速の差動デジタル遅延ラインの完了に応じて、より低速の差動デジタル遅延ラインからのデータを保存するように構成される、
項目１１−１７または１９−２０のいずれかに記載のＡＤＣ。
（項目１９）
前記差動デジタル遅延ライン内に含まれる遅延要素のさらに別のセットを備える第３の回路をさらに備え、前記第３の回路は、前記差動デジタル遅延ラインへのソースを較正するように構成される、項目１１−１８または２０のいずれかに記載のＡＤＣ。
（項目２０）
相互から独立して前記デジタル遅延ラインの長さを調節することによって前記ＡＤＣを較正するための第４の回路をさらに備える、項目１１−１９のいずれかに記載のＡＤＣ。
（項目２１）
差動デジタル遅延ラインアナログ・デジタルコンバータ（ＡＤＣ）であって、
複数の差動デジタル遅延ラインと、
前記差動デジタル遅延ライン内に含まれる遅延要素のセットを備える第１の回路と、
トランスコンダクタであって、
入力差動電圧を差動電流に変換することと、
前記複数の差動デジタル遅延ラインに基づいて、入力を受け取り、電圧・電流レンジを調節することと
を行うように構成される、トランスコンダクタと
を備える、ＡＤＣ。
（項目２２）
前記差動デジタル遅延ライン内に含まれる遅延要素のさらに別のセットを備える、第２の回路をさらに備え、前記第２の回路は、前記ＡＤＣへの入力が入力レンジから外れている程度を示すデータを生成するように構成される、項目２１に記載のＡＤＣ。
（項目２３）
項目１−２２に記載のＡＤＣのいずれかを備える、マイクロコントローラ。
（項目２４）
項目１−２２に記載のＡＤＣの構成のいずれかの動作を含む、方法。