【事件の表示】
　特願２０１３−５４９５９３「汎用グラフィクス処理装置における計算リソースパイプライン化」拒絶査定不服審判事件〔平成２４年　７月１９日国際公開、ＷＯ２０１２／０９７３１６、平成２６年　３月　６日国内公表、特表２０１４−５０５９４６、請求項の数（３８）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
　
第１　手続の経緯
　
　本件審判請求に係る出願（以下，「本願」という。）は，２０１２年１月１３日（パリ条約による優先権主張外国庁受理２０１１年１月１４日（以下，「優先日」という。），米国）を国際出願日とする出願であって，その手続の経緯は以下のとおりである。
　
　　平成２５年　７月１６日　　　：国内書面の提出
　　平成２５年　９月１７日　　　：翻訳文，出願審査請求書，手続補正
　　　　　　　　　　　　　　　　　書，上申書の提出
　　平成２６年１０月３１日付け　：拒絶理由の通知
　　平成２７年　２月１２日　　　：意見書，手続補正書の提出
　　平成２７年　３月１７日付け　：拒絶査定　
　　平成２７年　７月２３日　　　：審判請求書，手続補正書の提出
　　平成２７年　９月１６日　　　：前置報告
　　平成２８年　１月　５日　　　：上申書の提出　
　
　
第２　平成２７年７月２３日付けの手続補正の適否　 
　
 １　補正の内容
　
　平成２７年７月２３日付けの手続補正（以下，「本件補正」という。）は，特許請求の範囲の請求項１を，
　
「　汎用グラフィクス処理装置（ＧＰＧＰＵ）であって，
　処理パイプラインのステージとして選択的に動作するように構成された前記ＧＰＧＰＵの２以上のプログラム可能な並行処理装置と，
　前記並行処理装置間の移送のためにデータを保持するように構成された前記ＧＰＧＰＵの１以上のローカルメモリバッファであって，前記ローカルメモリバッファの各々が前記処理パイプラインにおける前記並行処理装置のうち少なくとも２つの間で直接接続される，１以上のローカルメモリバッファと，
　
ここにおいて，前記データは，前記ローカルメモリバッファを介して，前記並行処理装置の一方から前記並行処理装置の他方へと直接受け渡される，
　前記処理パイプライン内のデータシーケンスを保持するように構成された制御装置であって
，デ
前記
　を備えるＧＰＧＰＵ。」　
（当審注：下線は，請求人が付与したものである。以下，この特許請求の範囲に記載された請求項を「補正後の請求項１」という。）　
　
とする補正（以下，「補正事項１」という。）を含んでいる。
　
２　補正の適否
　
　本件補正の補正事項１は，補正前の請求項１に記載した発明を特定するために必要な事項である「データ」について，「前記データは，前記ローカルメモリバッファを介して，前記並行処理装置の一方から前記並行処理装置の他方へと直接受け渡される，」と限定するものであって，
　補正前の請求項１に記載された発明と補正後の請求項１に記載された発明の産業上の利用分野及び解決しようとする課題が同一であるから，特許法第１７条の２第５項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　また，本件補正の補正事項１は，補正前の請求項１に記載した「制御装置であって，前記データセット」との誤記を「制御装置であって，データセット」に訂正し，「少なくとも１つにデータセット」との誤記を「少なくとも１つに前記データセット」に訂正することから，特許法第１７条の２第５項第３号の誤記の訂正を目的とするものに該当する。
　加えて，特許法第１７条の２第３項，第４項に違反するところはない。
　そこで，補正事項１は特許法第１７条の２第５項第２号の特許請求の範囲の減縮を目的とするものを含むことから，補正後の前記請求項１に記載された発明（以下，「本件補正発明」という。）が特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか（特許出願の際独立して特許を受けることができるものであるか）について以下に検討する。
　
　
（１）引用例
　
（１−１）引用例１に記載されている技術的事項及び引用発明
　
ア　本願の優先日前に頒布又は電気通信回線を通じて公衆に利用可能となり，原審の拒絶査定の理由である平成２６年１０月３１日付けの拒絶理由通知において引用された，特表２００４−５１５８５６号公報（平成１６年５月２７日出願公表，以下，「引用例１」という。）には，関連する図面とともに，以下の技術的事項が記載されている。
　（当審注：下線は，参考のために当審で付与したものである。）
　
Ａ　「【特許請求の範囲】
【請求項１】
複数の動作を実行するディジタル信号処理装置であって，
それぞれ動作を実行するよう適応させられる複数の機能ユニットと，
前記機能ユニットを制御する制御手段と，
を有し，
前記制御手段は，いずれかの機能ユニットに動作可能に関連付けられてその機能を制御するようにした少なくとも１つの制御ユニットを含む複数の制御ユニットを有し，当該各機能ユニットは，これに関連付けられた制御ユニットによる制御の下で自律的な態様で動作を実行するよう適応させられる，
処理装置。
【請求項２】
請求項１に記載の処理装置であって，前記機能ユニット間のデータフロー通信をサポートするよう適応させられる先入れ／先出しＦＩＦＯレジスタ手段を有する
　
Ｂ　「【００１３】
【発明が解決しようとする課題】
本発明の目的は，性能をさらに向上させることであり，特に，ＶＬＩＷプロセッサの汎用性と共通プロセッサを設けることによって得られる粗い並行処理とを組み合わせたディジタル信号処理装置及び方法を得ることである。
　
Ｃ　「【００２１】
本発明によれば，独立して，並行（パラレル）に，同期して及び／又は同時に動作を実行することができる。さらに，本発明により，当該アーキテクチャの非同期式の実施例，当該アーキテクチャの同期式の実施例又はこれらの混合形式の実施例がオプションとして可能である。
【００２２】
本発明によってＦＩＦＯを設ける例では，そうしたＦＩＦＯは構成可能である。通常，ディジタルプロセッサ装置は，レジスタファイルを有し，かかるレジスタファイルがＦＩＦＯレジスタ手段により拡張可能で当該ＦＩＦＯレジスタ手段が分離／独立したアドレスを持つことができ又は当該レジスタファイルの一部となり得るものである。
したがって，かかるレジスタファイルは，機能ユニット中のデータフロー通信をサポートする多数のＦＩＦＯにより拡張され得るのである。なお，ここで注記するに，レジスタとＦＩＦＯとの違いは，ＦＩＦＯが送信側及び受信側を「同期」（synchronize）させる手段を有している点である。
【００２３】
複数の段階（ステージ）からなるパイプラインを設け，各段階は機能ユニットにより実行されるようにするのが好ましい。特に，ＦＩＦＯを介してサブタスクを結合させることによって，ソフトウェアレベルでパイプラインを形成することができる。
　
Ｄ　「【００３１】
図５に示されるのは，図２ｂのＤＳＰコアと同類のＤＳＰコアであるが，これと相違するのは，各機能ユニット（図５において実行部１０と名付けられている）にある所定回数所定の処理を実行することのできるプライベート制御ロジック（図５においてローカルコントロール１２と名付けられている）が設けられている点である。各局部制御部１２は，１つの動作（オペレーション）又は複数動作（オペレーション）のシーケンスを保持する命令レジスタ又はメモリと，何回その動作がまだ実行されなければならないかを示すカウンタと，アドレスレジスタ（これは必要に応じて）とを含む。
各機能ユニット又は実行部１０に結合されるプライベート制御ロジック又は局部制御部１２に加えて，取込ユニット２には中央制御ロジック（図５においてグローバルコントロールと名付けられている）が設けられる。
…（中略）…
【００３５】
図９は，図５のものと同じ構成を有するＤＳＰコアを示しているが，ＦＩＦＯレジスタ１４が追加で設けられている。
　
イ　ここで，引用例１に記載されている事項を検討する。　
　
（ア）上記Ａの「複数の動作を実行するディジタル信号処理装置であって，」との記載，上記Ｂの「本発明の目的は，性能をさらに向上させることであり，特に，ＶＬＩＷプロセッサの汎用性と共通プロセッサを設けることによって得られる粗い並行処理とを組み合わせたディジタル信号処理装置及び方法を得ることである。」との記載，上記Ｄの「図５に示されるのは，図２ｂのＤＳＰコアと同類のＤＳＰコアであるが，これと相違するのは，各機能ユニット（図５において実行部１０と名付けられている）にある所定回数所定の処理を実行することのできるプライベート制御ロジック（図５においてローカルコントロール１２と名付けられている）が設けられている点である。各局部制御部１２は，１つの動作（オペレーション）又は複数動作（オペレーション）のシーケンスを保持する命令レジスタ又はメモリと，何回その動作がまだ実行されなければならないかを示すカウンタと，アドレスレジスタ（これは必要に応じて）とを含む。」との記載からすると，「ＤＳＰ」は「ディジタル信号処理装置」であることは明らかであり，「ＤＳＰ」は複数の「機能ユニット」を備え，「各機能ユニット」により複数の動作（オペレーション）を実行することが読み取れる。
　また，上記Ｃの「本発明によれば，独立して，並行（パラレル）に，同期して及び／又は同時に動作を実行することができる。さらに，本発明により，当該アーキテクチャの非同期式の実施例，当該アーキテクチャの同期式の実施例又はこれらの混合形式の実施例がオプションとして可能である。」との記載からすると，複数の「機能ユニット」は，独立して，並行に，同期して動作を実行することが読み取れるから，引用例１には，
“複数の動作を実行するディジタル信号処理装置であって，
　独立して，並行に，同期してそれぞれ動作を実行するよう適応させられる複数の機能ユニット”
を有することが記載されていると解される。
　
（イ）上記Ａの「前記機能ユニットを制御する制御手段と，を有し，前記制御手段は，いずれかの機能ユニットに動作可能に関連付けられてその機能を制御するようにした少なくとも１つの制御ユニットを含む複数の制御ユニットを有し，当該各機能ユニットは，これに関連付けられた制御ユニットによる制御の下で自律的な態様で動作を実行するよう適応させられる，」との記載，上記Ｄの「各機能ユニット又は実行部１０に結合されるプライベート制御ロジック又は局部制御部１２に加えて，取込ユニット２には中央制御ロジック（図５においてグローバルコントロールと名付けられている）が設けられる。」との記載からすると，「局部制御部」は「制御ユニット」の１つの態様であって，「制御ユニット」は各「機能ユニット」に動作可能に関連付けられていることは明らかであり，複数の「制御ユニット」が「制御手段」を構成することが読み取れるから，引用例１には，
“いずれかの機能ユニットに動作可能に関連付けられてその機能を制御するようにした制御ユニットを含む複数の制御ユニットを有し，前記機能ユニットを制御する制御手段”
が記載されていると解される。
　
（ウ）上記Ａの「請求項１に記載の処理装置であって，前記機能ユニット間のデータフロー通信をサポートするよう適応させられる先入れ／先出しＦＩＦＯレジスタ手段を有する」との記載，上記Ｃの「本発明によってＦＩＦＯを設ける例では，そうしたＦＩＦＯは構成可能である。通常，ディジタルプロセッサ装置は，レジスタファイルを有し，かかるレジスタファイルがＦＩＦＯレジスタ手段により拡張可能で当該ＦＩＦＯレジスタ手段が分離／独立したアドレスを持つことができ又は当該レジスタファイルの一部となり得るものである。…（中略）…したがって，かかるレジスタファイルは，機能ユニット中のデータフロー通信をサポートする多数のＦＩＦＯにより拡張され得るのである。なお，ここで注記するに，レジスタとＦＩＦＯとの違いは，ＦＩＦＯが送信側及び受信側を「同期」（synchronize）させる手段を有している点である。」との記載，上記Ｄの「図９は，図５のものと同じ構成を有するＤＳＰコアを示しているが，ＦＩＦＯレジスタ１４が追加で設けられている。」との記載からすると，「機能ユニット」間のデータフロー通信をサポートするために，各「機能ユニット」から直接送受信可能な「ＦＩＦＯレジスタ手段」を設ける態様が読み取れるから，引用例１には，
“機能ユニット間のデータフロー通信をサポートするよう適応され，各機能ユニットが直接送受信可能な先入れ／先出しＦＩＦＯレジスタ手段”
を有することが記載されていると解される。
　
（エ）上記Ｃの「複数の段階（ステージ）からなるパイプラインを設け，各段階は機能ユニットにより実行されるようにするのが好ましい。特に，ＦＩＦＯを介してサブタスクを結合させることによって，ソフトウェアレベルでパイプラインを形成することができる。」との記載からすると，複数の「機能ユニット」が複数のステージからなるパイプラインを形成することは明らかであり，各ステージの処理を行う「機能ユニット」の出力は，ＦＩＦＯレジスタ手段を介して次のステージの「機能ユニット」に入力されることが読み取れるから，引用例１には，
“複数の機能ユニットは複数のステージからなるパイプラインを形成し，各ステージは機能ユニットにより実行され，各ステージの出力はＦＩＦＯレジスタ手段を介して次のステージの入力となること”
が記載されていると解される。
　
　以上，（ア）乃至（エ）で示した事項から，引用例１には，次の発明（以下，「引用発明」という。）が記載されているものと認める。
　
「複数の動作を実行するディジタル信号処理装置であって，
　独立して，並行に，同期してそれぞれ動作を実行するよう適応させられる複数の機能ユニットと，
　いずれかの前記機能ユニットに動作可能に関連付けられてその機能を制御するようにした制御ユニットを含む複数の制御ユニットを有し，前記機能ユニットを制御する制御手段と，
　前記機能ユニット間のデータフロー通信をサポートするよう適応され，各機能ユニットが直接送受信可能な先入れ／先出しＦＩＦＯレジスタ手段と
　を有し，
　複数の前記機能ユニットは複数のステージからなるパイプラインを形成し，各ステージは機能ユニットにより実行され，各ステージの出力は前記ＦＩＦＯレジスタ手段を介して次のステージの入力となること
を特徴とするディジタル信号処理装置。」
　
（１−２）引用例２に記載されている技術的事項　
　
　本願の優先日前に頒布又は電気通信回線を通じて公衆に利用可能となった，特開２００８−９６９７号公報（平成２０年１月１７日出願公開，以下，「引用例２」という。）には，関連する図面とともに，以下の技術的事項が記載されている。（当審注：下線は，参考のために当審で付与したものである。）
　
Ｅ　「【０００８】
　本発明は上記事実を考慮して成されたもので，並列処理で動作させるか逐次処理で動作させるかを切替可能とすることを，プログラムの開発負荷の増大を抑制しつつ実現できる画像処理装置及び画像処理プログラムを得ることが目的である。
【課題を解決するための手段】
【０００９】
　上記目的を達成するために請求項１記載の発明に係る
画像処理装置は，自モジュールの前段から画像データを取得し，取得した画像データに所定の画像処理を行い，当該画像処理を経た画像データ又は前記画像処理の処理結果を自モジュールの後段へ出力する画像処理モジュールとして各々機能すると共に，前記画像処理の種類又は内容が互いに異なる複数種の画像処理モジュールのプログラムを各々記憶する記憶手段と，前記記憶手段にプログラムが記憶されている複数種の画像処理モジュールの中から１つ以上の画像処理モジュールを選択し，前記選択した個々の画像処理モジュールの前段及び後段の少なくとも一方に，自モジュールの前段のモジュールから出力される画像データをバッファに書き込ませ，前記バッファに記憶されている画像データを自モジュールの後段のモジュールによって読み出させると共に，前記バッファへのアクセスに対する排他制御を行う第１のバッファモジュールが連結されるように，個々のモジュールをパイプライン形態又は有向非循環グラフ形態で連結して成る第１の画像処理部を構築し，前記第１の画像処理部の個々の画像処理モジュールで互いに並列に画像処理が行われるように制御する
　
Ｆ　「
図３（Ａ），（Ｂ），（Ｃ）には，複数の画像処理モジュールがパイプライン形態で連結され，画像処理モジュール間の各々について，異なるバッファモジュールを配置して送受信可能とした画像処理部が記載されている。
　以上，上記Ｅ，Ｆの記載からすると，引用例２には，次の技術（以下，「引用例２記載技術」という。）が記載されているものと認める。
　
「画像処理装置において，１つ以上の画像処理モジュールを選択し，前記選択した個々の画像処理モジュールの前段及び後段の少なくとも一方に，自モジュールの前段のモジュールから出力される画像データをバッファに書き込ませ，前記バッファに記憶されている画像データを自モジュールの後段のモジュールによって読み出させると共に，前記バッファへのアクセスに対する排他制御を行うバッファモジュールが連結されるように，個々のモジュールをパイプライン形態又は有向非循環グラフ形態で連結し，画像処理モジュール間の各々について，異なるバッファモジュールを配置して送受信可能とする画像処理部を構築し，前記画像処理部の個々の画像処理モジュールで互いに並列に画像処理が行われるように制御する技術。」
　
　
（１−３）引用例３に記載されている技術的事項　
　
　本願の優先日前に頒布又は電気通信回線を通じて公衆に利用可能となった，特開平６−２８２４４７号公報（平成６年１０月７日出願公開，以下，「引用例３」という。）には，関連する図面とともに，以下の技術的事項が記載されている。（当審注：下線は，参考のために当審で付与したものである。）
　
Ｇ　「【００３２】次に，図５のデータフォーマットを示す図を使用して，図９の流れ図に従い，実行待ちの要素を待ち行列に格納するまでの処理の手順を説明する。
プロセス９には要素を待ち行列に格納するためのプロセス９ａ，９ｂ，９ｃとあるが上記実施例１と同様に，９ａから順番に要素を受け付け待ち行列に格納するものとする。待ち行列制御プログラム７は，プロセス９ａより出された実行待ち要素の格納要求を受け入れる（Ｓ１）。次に，待ち行列制御プログラム７は，プロセス９ａより順序番号を受け入れ，Ｓ１受け入れた実行待ち要素に対してこの順序番号を指定する。
【００３３】次に，上記図１１の流れ図に従い格納された要素を待ち行列より取り出し，実行するまでの処理手順について，図１０の流れ図に従い説明する。
図２の待ち行列制御テーブル１５が持っている「処理済シーケンス番号」に，待ち行列１６から最後に取り出された要素がもつ順序番号が格納されている。プロセス９ｄはこの待ち行列制御テーブル１５がもつ「処理済シーケンス番号」を参照して，次に待ち行列から取り出す要素が存在するか，待ち行列Ｔ0 の要素１６がもつ「実行順序番号」を確認する（Ｓ１４）。
Ｓ１５ｂで，待ち行列から実行待ちの要素が取り出されたことにより空き要素が発生するので，空き待ち行列４へ空き要素を格納する（Ｓ１７）。プロセス９ｄはＳ１５ｂで取り出された実行待ちの要素を実行状態にする（Ｓ１９）。
【００３４】
以上のように，上記実施例５では，実行待ちの要素を待ち行列に格納する時，順序番号を各要素に付加し，待ち行列から要素を取り出す時は，この順序番号の昇順に要素を取り出して，該当する順序番号をもつ要素が存在しない場合は，その順序番号をもつ要素が待ち行列に格納されるまで待つことになるので確実に希望する順番に処理が行われることになる。
　
　
（２）対比
　
ア　本件補正発明と引用発明とを対比する。
　
（ア）引用発明の「複数の動作を実行するディジタル信号処理装置」は本件補正発明の「汎用グラフィクス処理装置（ＧＰＧＰＵ）」に対応し，両者は“情報処理装置”である点で共通すると言える。
　
（イ）引用発明の「ディジタル信号処理装置」は，「独立して，並行に，同期してそれぞれ動作を実行するよう適応させられる複数の機能ユニット」を有し，「複数の前記機能ユニットは複数のステージからなるパイプラインを形成し，各ステージは機能ユニットにより実行され」るところ，各「機能ユニット」は処理パイプラインの各ステージとして選択的に動作するようにプログラム可能に構成されていると言えることから，引用発明の「機能ユニット」は本件補正発明の「並行処理装置」に相当すると言える。
　そうすると，引用発明の「複数のステージからなるパイプラインを形成し，各ステージは機能ユニットにより実行され」，「独立して，並行に，同期してそれぞれ動作を実行するよう適応させられる複数の機能ユニット」と本件補正発明の「処理パイプラインのステージとして選択的に動作するように構成された前記ＧＰＧＰＵの２以上のプログラム可能な並行処理装置」とは，後記する点で相違するものの，“処理パイプラインのステージとして選択的に動作するように構成された前記情報処理装置の２以上のプログラム可能な並行処理装置”である点で共通していると言える。
　
（ウ）引用発明の「ディジタル信号処理装置」は，「機能ユニット間のデータフロー通信をサポートするよう適応され，各機能ユニットが直接送受信可能な先入れ／先出しＦＩＦＯレジスタ手段」を有し，「複数の前記機能ユニットは複数のステージからなるパイプラインを形成し，各ステージは機能ユニットにより実行され，各ステージの出力は前記ＦＩＦＯレジスタ手段を介して次のステージの入力となる」ところ，「先入れ／先出しＦＩＦＯレジスタ手段」を介して「機能ユニット間のデータフロー通信をサポート」し，パイプラインを形成することから，引用発明の「先入れ／先出しＦＩＦＯレジスタ手段」は本件補正発明の「ローカルメモリバッファ」に対応すると言える。
　また，引用発明の「ＦＩＦＯレジスタ手段」は「機能ユニット」間の移送のためにデータを保持することは明らかであり，保持されるデータは，「ＦＩＦＯレジスタ手段」を介して，「機能ユニット」の一方から「機能ユニット」の他方へと直接受け渡され，「ＦＩＦＯレジスタ手段」が「機能ユニット」の組合せに対応して設置されていないものの，「ＦＩＦＯレジスタ手段」が処理パイプラインにおける「機能ユニット」のうち少なくとも２つの間で直接接続されるとみることができる。
　そうすると，引用発明の「機能ユニット間のデータフロー通信をサポートするよう適応され，各機能ユニットが直接送受信可能な先入れ／先出しＦＩＦＯレジスタ手段」と，
　本件補正発明の「並行処理装置間の移送のためにデータを保持するように構成された前記ＧＰＧＰＵの１以上のローカルメモリバッファであって，」「前記データは，前記ローカルメモリバッファを介して，前記並行処理装置の一方から前記並行処理装置の他方へと直接受け渡され」，「前記ローカルメモリバッファの各々が前記処理パイプラインにおける前記並行処理装置のうち少なくとも２つの間で直接接続される，１以上のローカルメモリバッファ」とは，後記する点で相違するものの，
　“並行処理装置間の移送のためにデータを保持するように構成されたローカルメモリバッファであって，前記データは，前記ローカルメモリバッファを介して，前記並行処理装置の一方から前記並行処理装置の他方へと直接受け渡され，前記ローカルメモリバッファが前記処理パイプラインにおける前記並行処理装置のうち少なくとも２つの間で直接接続される，ローカルメモリバッファ”である点で共通していると言える。
　
（エ）引用発明の「ディジタル信号処理装置」は，「いずれかの前記機能ユニットに動作可能に関連付けられてその機能を制御するようにした制御ユニットを含む複数の制御ユニットを有し，前記機能ユニットを制御する制御手段」を有するところ，「制御手段」が複数の「制御ユニット」を用いて各「機能ユニット」の機能を制御すると解され，「複数の前記機能ユニットは複数のステージからなるパイプラインを形成」することから，「制御手段」は複数の「機能ユニット」による複数のステージからなる「パイプライン」の動作を制御すると言える。
　一方，本件補正発明の「制御装置」は「処理パイプライン内のデータシーケンスを保持するように構成され」，「シーケンス決定カウンタを実行し，」「シーケンスエンフォーシングバリアを実行」し，「並行処理装置」は「処理パイプラインのステージとして選択的に動作するように構成され」ることから，本件補正発明の「制御装置」は複数の「並行処理装置」による複数のステージからなる「処理パイプライン」の動作を制御すると言える。
　そうすると，引用発明の「いずれかの前記機能ユニットに動作可能に関連付けられてその機能を制御するようにした制御ユニットを含む複数の制御ユニットを有し，前記機能ユニットを制御する制御手段」と，
　本件補正発明の「前記処理パイプライン内のデータシーケンスを保持するように構成された制御装置であって，データセットのデータスレッドのシーケンスを記録するために前記並行処理装置のうちの少なくとも１つに前記データセットが入るときにシーケンス決定カウンタを実行し，前記シーケンス決定カウンタによって記録されるのと同じシーケンスで前記並行処理装置から前記データセットの前記データスレッドをリリースするために前記並行処理装置のうちの前記少なくとも１つから前記データセットが出るときにシーケンスエンフォーシングバリアを実行するように構成された制御装置」とは，後記する点で相違するものの，
　“複数の並行処理装置による複数のステージからなる処理パイプラインの動作を制御する制御装置”である点で共通していると言える。
　
イ　以上から，本件補正発明と引用発明とは，以下の点で一致し，また，以下の点で相違する。
　
＜一致点＞ 
　
「　情報処理装置であって，
　処理パイプラインのステージとして選択的に動作するように構成された前記情報処理装置の２以上のプログラム可能な並行処理装置と，
　前記並行処理装置間の移送のためにデータを保持するように構成されたローカルメモリバッファであって，前記データは，前記ローカルメモリバッファを介して，前記並行処理装置の一方から前記並行処理装置の他方へと直接受け渡され，前記ローカルメモリバッファが前記処理パイプラインにおける前記並行処理装置のうち少なくとも２つの間で直接接続される，ローカルメモリバッファと，
　複数の前記並行処理装置による複数のステージからなる前記処理パイプラインの動作を制御する制御装置と
　を備える情報処理装置。」
　
＜相違点１＞
　
　本件補正発明では，「各々が前記処理パイプラインにおける前記並行処理装置のうち少なくとも２つの間で直接接続される」「ローカルメモリバッファ」を有するのに対して，引用発明では，「機能ユニット間のデータフロー通信をサポートするよう適応され，各機能ユニットが直接送受信可能な先入れ／先出しＦＩＦＯレジスタ手段」を有するものの，「ＦＩＦＯレジスタ手段」の各々が「機能ユニット」の組合せに対応して設置されていない点。
　
＜相違点２＞
　
　本件補正発明では，「処理パイプライン内のデータシーケンスを保持するように構成された制御装置であって，データセットのデータスレッドのシーケンスを記録するために前記並行処理装置のうちの少なくとも１つに前記データセットが入るときにシーケンス決定カウンタを実行し，前記シーケンス決定カウンタによって記録されるのと同じシーケンスで前記並行処理装置から前記データセットの前記データスレッドをリリースするために前記並行処理装置のうちの前記少なくとも１つから前記データセットが出るときにシーケンスエンフォーシングバリアを実行するように構成された」「制御装置」を有するのに対して，引用発明では，機能ユニットの機能を制御する制御手段を有するものの，パイプライン内のデータシーケンスの管理については言及されていない点。
　
＜相違点３＞
　
　本件補正発明は，汎用グラフィクス処理装置（ＧＰＧＰＵ）において，２以上の並行処理装置とローカルメモリバッファによる複数のステージからなる処理パイプラインを有するのに対して，引用発明は，ディジタル信号処理装置において，複数の機能ユニットと先入れ／先出しＦＩＦＯレジスタ手段による複数のステージからなるパイプラインを有する点。
　
　
（３）判断
　
　上記相違点１乃至３について検討する。
　
ア　相違点１について
　
　引用発明では，「複数の前記機能ユニットは複数のステージからなるパイプラインを形成し，各ステージは機能ユニットにより実行され，各ステージの出力は前記ＦＩＦＯレジスタ手段を介して次のステージの入力とな」り，「先入れ／先出しＦＩＦＯレジスタ手段」が「機能ユニット間のデータフロー通信をサポートするよう適応され，各機能ユニットが直接送受信可能」に配置されるところ，「先入れ／先出しＦＩＦＯレジスタ手段」は，複数の「機能ユニット」による複数のステージからなる「パイプライン」において，「機能ユニット」間の送受信用の一時記憶手段として機能していると言える。
　また，引用例２記載技術のような「画像処理装置において，１つ以上の画像処理モジュールを選択し，前記選択した個々の画像処理モジュールの前段及び後段の少なくとも一方に，自モジュールの前段のモジュールから出力される画像データをバッファに書き込ませ，前記バッファに記憶されている画像データを自モジュールの後段のモジュールによって読み出させると共に，前記バッファへのアクセスに対する排他制御を行うバッファモジュールが連結されるように，個々のモジュールをパイプライン形態又は有向非循環グラフ形態で連結し，画像処理モジュール間の各々について，異なるバッファモジュールを配置して送受信可能とする画像処理部を構築し，前記画像処理部の個々の画像処理モジュールで互いに並列に画像処理が行われるように制御する技術」は当該技術分野における周知技術であり，すなわち，画像処理装置において，複数の画像処理モジュールを連結してパイプラインを形成し，画像処理モジュール間の各々について，異なるバッファモジュールを配置して送受信可能とすることは，本願の優先日前には周知技術であった。
　そうすると，引用発明において，ＦＩＦＯレジスタ手段に代えて，機能ユニット間の各々について異なるローカルメモリバッファを配置し，ローカルメモリバッファの各々がパイプラインにおける機能ユニットのうち少なくとも２つの間で直接接続されること，すなわち，上記相違点１に係る構成とすることは，当業者が適宜なし得たものである。
　
イ　相違点２について
　
　引用発明では，機能ユニットの機能を制御する制御手段を有するところ，パイプライン内のデータシーケンスの管理については言及されていない。
　また，引用例３に記載されるような，実行待ち要素に対して順序番号を指定し，待ち行列制御テーブルに処理済シーケンス番号を格納する待ち行列制御方式は公知技術であったが，複数の並行処理装置を連結して形成されたパイプライン内のデータシーケンスの管理について，データセットのデータスレッドのシーケンスを記録するために並行処理装置のうちの少なくとも１つにデータセットが入るときにシーケンス決定カウンタを実行し，シーケンス決定カウンタによって記録されるのと同じシーケンスで並行処理装置からデータセットのデータスレッドをリリースするために並行処理装置のうちの少なくとも１つから前記データセットが出るときにシーケンスエンフォーシングバリアを実行する旨の技術が，本願の優先日前に当該技術分野の周知技術であったとは言えない。
　そうすると，引用発明において，複数の機能ユニットを連結して形成されたパイプライン内のデータシーケンスの管理についての動機付けは認められず，制御手段を，パイプライン内のデータシーケンスを保持し，データセットのデータスレッドのシーケンスを記録するために機能ユニットのうちの少なくとも１つにデータセットが入るときにシーケンス決定カウンタを実行し，シーケンス決定カウンタによって記録されるのと同じシーケンスで機能ユニットからデータセットのデータスレッドをリリースするために機能ユニットのうちの少なくとも１つから前記データセットが出るときにシーケンスエンフォーシングバリアを実行するように構成すること，すなわち，上記相違点２に係る構成とすることは，当業者が適宜なし得たものであるとすることはできない。
　
ウ　相違点３について
　
　引用発明は，ディジタル信号処理装置において，複数の機能ユニットと先入れ／先出しＦＩＦＯレジスタ手段による複数のステージからなるパイプラインを有するところ，汎用グラフィクス処理装置（ＧＰＧＰＵ）においてパイプラインを実行することについて言及されておらず，明確な動機付けも認められない。
　また，グラフィクス描画処理に限定せず，汎用の計算処理にも用途を拡張した汎用グラフィクス処理装置（ＧＰＧＰＵ）については，特開２０１０−２８７１１０号公報（段落【０００２】，【０００５】）や特開２０１０−２４４０９６号公報（段落【０００２】−【０００３】）に記載されるように周知の技術的手段であったが，汎用グラフィクス処理装置（ＧＰＧＰＵ）において，２以上の並行処理装置とローカルメモリバッファによる複数のステージからなる処理パイプラインを実現することが，本願の優先日前に当該技術分野の周知技術であったとは言えない。
　そうすると，引用発明において，ディジタル信号処理装置に代えて，汎用グラフィクス処理装置（ＧＰＧＰＵ）を採用し，ＧＰＧＰＵ内で複数の並行処理装置とローカルメモリバッファによる複数のステージからなるパイプラインを実行すること，すなわち，上記相違点３に係る構成とすることは，当業者が適宜なし得たものであるとすることはできない。
　
エ　小括
　
　上記で検討したごとく，本件補正発明は，当業者が引用発明および引用例２，３に記載の技術に基づいて容易に発明をすることができたとは言えない。
　よって，本件補正の補正事項１は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合する。
　
　本件補正のその余の補正事項についても，特許法第１７条の２第３項乃至第６項に違反するところはない。
　
　
３　むすび
　
　以上のように，本件補正は，特許法第１７条の２第３項乃至第６項の規定に適合する。
　
　
第３　本願発明
　
　本件補正は上記のとおり，特許法第１７条の２第３項乃至第６項の規定に適合するから，本願の請求項１乃至３８に係る発明は，本件補正により補正された平成２７年７月２３日付け手続補正書に記載の特許請求の範囲の請求項１乃至３８に記載された事項により特定されるとおりのものである。
　そして，本願の請求項１乃至３８に係る発明は，当業者が引用発明および引用例２，３に記載の技術に基づいて容易に発明をすることができたものではないから，原査定の拒絶理由を検討してもその理由によって拒絶することはできない。 
　また，他に本願を拒絶すべき理由を発見しない。
　
　よって，結論のとおり審決する。