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　特願２００７−３１７１６１「タイミング制御回路および半導体記憶装置」拒絶査定不服審判事件〔平成２１年　６月２５日出願公開、特開２００９−１４０３２２、請求項の数（２４）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成１９年１２月７日の出願であって、平成２７年２月１０日付けで拒絶査定がされ、これに対し、同年６月１７日に拒絶査定不服審判が請求され、同時に手続補正がされたものである。
第２　平成２７年６月１７日付けの手続補正（以下、「本件補正」という。）の適否
１．補正の内容
　本件補正は、特許請求の範囲の請求項１４を、
「　　【請求項１４】
　活性化信号と周期Ｔ１を有するクロック信号とを入力し、タイミング信号を出力する方法であって、
　ｍを否負の整数、ｔｄａをアナログ遅延回路による遅延量としたときに、前記活性化信号が入力されたときの前記クロック信号のエッジを基準とし、遅延時間が、ｍ・Ｔ１＋ｔｄａの前記タイミング信号を出力し、
　前記タイミング信号は、直後に立ち下がりエッジが続く少なくとも一つの立ち上がりエッジを有し、これにより前記周期Ｔ１内において前記クロック信号のパルスの幅と実質的に等しいパルスが定義されることを特徴とするタイミング制御方法。」
　とする補正事項（以下、「補正事項１」という。）を含んでいる。
２．補正の適否
　本件補正の補正事項１は、請求項１に記載した発明を特定するために必要な事項である「タイミング信号」について、「前記タイミング信号は、直後に立ち下がりエッジが続く少なくとも一つの立ち上がりエッジを有し、これにより前記周期Ｔ１内において前記クロック信号のパルスの幅と実質的に等しいパルスが定義される」との限定を付加するものであって、補正前の請求項１４に記載された発明と補正後の請求項１４に記載された発明の産業上の利用分野及び解決しようとする課題が同一であるから、特許法第１７条の２第５項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　また、特許法第１７条の２第３項、第４項に違反するところはない。
　そこで、本件補正後の前記請求項１４に記載された発明（以下、「補正発明」という。）が特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか（特許出願の際独立して特許を受けることができるものであるか）について以下に検討する。
（１）刊行物の記載事項、引用発明
　原査定の拒絶の理由に引用された特開２００２−３４３０８１号公報（以下、「刊行物１」という。）には、次の記載がある（下線は、本審決において着目した箇所を示す。）。
「【００４１】図３は、このＳＤＲＡＭのデータの読出／書込制御に関連する部分の構成を示すブロック図である。図３において、このＳＤＲＡＭは、クロックバッファ１に含まれる入力バッファ２０と、制御信号バッファ２に含まれる入力バッファ２１〜２３およびラッチ回路２６〜２８と、ＩＯバッファ１０に含まれる入力バッファ２４、出力バッファ２５およびラッチ回路２９，３０と、制御回路５に含まれるコマンドデコーダ３１、行系制御信号発生回路３２、列系制御信号発生回路３３、遅延回路３４、ラッチ回路３５、パルス発生回路３６、シフトレジスタ３７および出力系制御信号発生回路３８とを備える。
【００４２】入力バッファ２０は、外部クロック信号ＣＬＫに従って内部クロック信号ｉｎｔＣＫを生成し、その
内部クロック信号ｉｎｔＣＫをラッチ回路２６〜３０、パルス発生回路３６およびシフトレジスタ３７に与える。
【００４３】入力バッファ２１〜２３は、それぞれ外部制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥをラッチ回路２６〜２８に与える。ラッチ回路２６〜２８は、それぞれ内部クロック信号ｉｎｔＣＫの立上がりエッジに応答して外部制御信号／ＲＡＳ，／ＣＡＳ、／ＷＥをラッチし、内部制御信号ｉｎｔＲ，ｉｎｔＣ，ｉｎｔＷを生成してコマンドデコーダ３１に与える。
【００４４】入力バッファ２４は、外部データ信号ＤＩをラッチ回路２９に与える。ラッチ回路２９は、内部クロック信号ｉｎｔＣＫの立上がりエッジに応答して外部データ信号ＤＩをラッチし、内部データ信号ＤＩ′を生成してデータバスＤＢに与える。ラッチ回路３０は、内部クロック信号ｉｎｔＣＫの立上がりエッジに応答してデータバスＤＢからの内部データ信号ＤＯ′をラッチして出力バッファ２５に与える。出力バッファ２５は、信号ＯＥＭが活性化レベルの「Ｈ」レベルにされたことに応じて、ラッチ回路３０からのデータ信号ＤＯを外部に出力する。
【００４５】
コマンドデコーダ３１は、内部制御信号ｉｎｔＲ，ｉｎｔＣ，ｉｎｔＷの論理レベルの組合せに従って、行系活性化信号ＡＣＴおよび列系活性化信号ＲＥＡＤ，ＷＲＩＴＥを生成する。
【００４６】
遅延回路３４は、信号ＡＣＴを予め定められた遅延時間Ｔｄ（たとえば１２ｎｓ）だけ遅延させて信号ＡＣＴＤを生成し、その信号ＡＣＴＤをラッチ回路３５に与える。遅延時間Ｔｄは、信号ＡＣＴが活性化レベルの「Ｈ」レベルにされてから行系回路の動作が完了するまでに必要十分な時間に設定される。
【００４７】
パルス発生回路３６は、内部クロック信号ｉｎｔＣＫの立上がりエッジおよび立下がりエッジに応答して信号ＨＣＫをパルス的に「Ｈ」レベルにする。信号ＨＣＫは、内部クロック信号ｉｎｔＣＫの２倍の周波数を有するクロック信号となる。ラッチ回路３５は、信号ＨＣＫの立上がりエッジに応答して遅延回路３４からの信号ＡＣＴＤのレベルをラッチし、列デコーダ活性化信号ＣＤＥを生成して列系制御信号発生回路３３およびシフトレジスタ３７に与える。
【００４８】列系制御信号発生回路３３は、信号ＣＤＥ，ＲＥＡＤ，ＷＲＩＴＥ，ＨＣＫに従って、列アドレスラッチ信号ＣＡＬ、データ入力ラッチ信号ＤＩＬ、列選択線活性化信号φＣＳＬ、ＩＯ切換信号ＩＯＳＷ、ＩＯイコライズ信号ＩＯＥＱ、プリアンプ活性化信号ＰＡＥ、ライトドライバ活性化信号ＷＤＥなどを生成し、列系の動作を制御する。
【００４９】シフトレジスタ３７は、内部クロック信号ｉｎｔＣＫの各立上がりエッジに応答して信号ＣＤＥのレベルを取り込み、その次の立上がりエッジに応答して前回取り込んだ信号ＣＤＥのレベルを出力する。シフトレジスタ３７の出力信号は、データバス活性化信号ＤＢＥとなる。出力系制御信号発生回路３８は、信号ＤＢＥ，ＲＥＡＤに従って信号ＯＥＭを生成し、その信号ＯＥＭを出力バッファ２５に与える。
【００５０】
図４は、クロック信号ＣＬＫの周期ＴＣＬＫが比較的短い場合（たとえばＴＣＬＫ＝８ｎｓ）におけるＳＤＲＡＭの読出制御を示すタイムチャートである。図４において、クロック信号ＣＬＫのある立上がりエッジ（時刻ｔ０）に同期してアクティブコマンド（／ＲＡＳ＝Ｌ，／ＣＡＳ＝Ｈ，／ＷＥ＝Ｈ）が入力されると、内部制御信号ｉｎｔＲ，ｉｎｔＣ，ｉｎｔＷがそれぞれ「Ｈ」レベル，「Ｌ」レベル，「Ｌ」レベルになり、これに応じて信号ＡＣＴが「Ｈ」レベルに立上げられる。
【００５１】信号ＡＣＴが「Ｈ」レベルに立上げられると、ビット線対ＢＬ，／ＢＬのイコライズが停止され、行アドレス信号ＲＡ０，ＲＡｉで指定されたワード線ＷＬが「Ｈ」レベルに立上げられ、センスアンプ１５が活性化される。
【００５２】信号ＡＣＴが「Ｈ」レベルに立上げられてから遅延回路３４の遅延時間Ｔｄ（１２ｎｓ）が経過すると信号ＡＣＴＤが「Ｈ」レベルに立上げられ、その直後における信号ＨＣＫの立上がりエッジ（信号ＡＣＴが「Ｈ」レベルに立上げられてからクロック信号ＣＬＫの４つ目のエッジ；時刻ｔ２）に応答して信号ＡＣＴＤのレベルがラッチされ、信号ＣＤＥが「Ｈ」レベルに立上げられる。
【００５３】また、アクティブコマンドの入力から２クロックサイクル後におけるクロック信号ＣＬＫの立上がりエッジ（時刻ｔ２）に同期してリードコマンド（／ＲＡＳ＝Ｈ，／ＣＡＳ＝Ｌ，／ＷＥ＝Ｈ）が入力されると、内部制御信号ｉｎｔＲ，ｉｎｔＣ，ｉｎｔＷがそれぞれ「Ｌ」レベル，「Ｈ」レベル，「Ｌ」レベルになり、これに応じて信号ＲＥＡＤが「Ｈ」レベルに立上げられる。
【００５４】信号ＣＤＥ，ＲＥＡＤがともに「Ｈ」レベルになると、列アドレス信号ＣＡ０〜ＣＡｉで指定された所定数（たとえば２つ）の列選択線ＣＳＬが１クロックサイクルずつ順次「Ｈ」レベルに立上げられる。２つ目以降の列選択線ＣＳＬの列アドレス信号は、１つ目の列選択線ＣＳＬの列アドレス信号ＣＡ０〜ＣＡｉに基づいてＳＤＲＡＭ内部で生成される。また、信号ＣＤＥが「Ｈ」レベルに立上げられてからクロック信号ＣＬＫの２回目の立上がりエッジ（時刻ｔ４）に応答して信号ＤＢＥが「Ｈ」レベルに立上げられ、これに応じて所定数の読出データ信号ＤＯがクロック信号ＣＬＫに同期して順次出力される。
【００５５】アクティブコマンドの入力からクロック信号ＣＬＫの６回目の立上がりエッジに同期してプリチャージコマンド（／ＲＡＳ＝Ｌ，／ＣＡＳ＝Ｈ，／ＷＥ＝Ｌ）が入力されると、内部制御信号ｉｎｔＲ，ｉｎｔＣ，ｉｎｔＷがそれぞれ「Ｈ」レベル，「Ｌ」レベル，「Ｈ」レベルとなり、これに応じて信号ＡＣＴが「Ｌ」レベルに立下げられる。
【００５６】信号ＡＣＴが「Ｌ」レベルに立下げられると、ワード線ＷＬが「Ｌ」レベルに立下げられ、センスアンプ１５が非活性化され、ビット線対ＢＬ，／ＢＬのイコライズが開始され、列選択線ＣＳＬが「Ｌ」レベルにされて読出動作が終了する。
【００５７】図５は、クロック信号ＣＬＫの周期ＴＣＬＫが比較的長い場合（たとえばＴＣＬＫ＝１２ｎｓ）におけるＳＤＲＡＭの読出動作を示すタイムチャートである。図５において、クロック信号ＣＬＫのある立上がりエッジ（時刻ｔ１０）に同期してアクティブコマンドが入力され、信号ＡＣＴが「Ｈ」レベルに立上げられる。信号ＡＣＴが「Ｈ」レベルに立上げられると、ビット線対ＢＬ，／ＢＬのイコライズが停止され、ワード線ＷＬが「Ｈ」レベルに立上げられ、センスアンプ１５が活性化される。
【００５８】信号ＡＣＴが「Ｈ」レベルに立上げられてから遅延回路３４の遅延時間Ｔｄが経過すると信号ＡＣＴＤが「Ｈ」レベルに立上げられ、その直後における信号ＨＣＫの立上がりエッジ（信号ＡＣＴが「Ｈ」レベルに立上げられてからクロック信号ＣＬＫの３つ目のエッジ）に応答して信号ＡＣＴＤのレベルがラッチされ、信号ＣＤＥが「Ｈ」レベルに立上げられる。
【００５９】また、アクティブコマンドの入力から１クロックサイクル後におけるクロック信号ＣＬＫの立上がりエッジ（時刻ｔ１１）に同期してリードコマンドが入力され、信号ＲＥＡＤが「Ｈ」レベルに立上げられる。信号ＣＤＥ，ＲＥＡＤがともに「Ｈ」レベルになると、列アドレス信号ＣＡ０〜ＣＡｉで指定された所定数の列選択線ＣＳＬが１クロックサイクルずつ順次「Ｈ」レベルに立上げられる。また、信号ＣＤＥが「Ｈ」レベルに立上げられてからクロック信号ＣＬＫの２回目の立上がりエッジ（時刻ｔ１３）に応答して信号ＤＢＥが「Ｈ」レベルに立上げられ、これに応じて所定数の読出データ信号ＤＯがクロック信号ＣＬＫに同期して順次出力される。」
　そして、上記記載を関連図面と技術常識に照らし、図３に示される「遅延回路３４」、「ラッチ回路３５」、「パルス発生回路３６」からなる回路部分により実行される「列デコーダ活性化信号ＣＤＥ」を出力する方法に着目すると、次のことがいえる。
ア．上記「列デコーダ活性化信号ＣＤＥ」を出力する方法は、「行系活性化信号ＡＣＴと、内部クロック信号ｉｎｔＣＫとを入力し、列デコーダ活性化信号ＣＤＥを出力する方法」といえる。
イ．上記「遅延回路３４」は、「行系活性化信号ＡＣＴを予め定められた遅延時間Ｔｄだけ遅延させて信号ＡＣＴＤを生成」するように動作するものである。
ウ．上記「ラッチ回路３５」は、上記「内部クロック信号ｉｎｔＣＫ」が変化するごとに上記「信号ＡＣＴＤ」をラッチし、上記「列デコーダ活性化信号ＣＤＥ」として出力するように動作するものである。
　以上を踏まえると、刊行物には、次の発明（以下、「引用発明」という。）が記載されているといえる。
「行系活性化信号ＡＣＴと、内部クロック信号ｉｎｔＣＫとを入力し、列デコーダ活性化信号ＣＤＥを出力する方法であって、
　遅延回路３４により前記行系活性化信号ＡＣＴを遅延時間Ｔｄだけ遅延させて信号ＡＣＴＤを生成し、ラッチ回路３５により前記信号ＡＣＴＤを前記内部クロック信号ｉｎｔＣＫが変化するごとにラッチし、前記列デコーダ活性化信号ＣＤＥとして出力する方法。」
（２）対比
　補正発明と引用発明を対比すると、引用発明の「行系活性化信号ＡＣＴ」、「内部クロック信号ｉｎｔＣＫ」、「列デコーダ活性化信号ＣＤＥ」は、それぞれ、補正発明の「活性化信号」、「周期Ｔ１を有するクロック信号」、「タイミング信号」に相当し、引用発明の「列デコーダ活性化信号ＣＤＥを出力する方法」は、補正発明と同様に「タイミング制御方法」ともいい得る。
　したがって、補正発明と引用発明の間には、次の一致点、相違点があるといえる。
（一致点）
「活性化信号と周期Ｔ１を有するクロック信号とを入力し、タイミング信号を出力するタイミング制御方法。」である点。
（相違点）
　補正発明の「タイミング制御方法」は、
「ｍを否負の整数、ｔｄａをアナログ遅延回路による遅延量としたときに、前記活性化信号が入力されたときの前記クロック信号のエッジを基準とし、遅延時間が、ｍ・Ｔ１＋ｔｄａの前記タイミング信号を出力し、
　前記タイミング信号は、直後に立ち下がりエッジが続く少なくとも一つの立ち上がりエッジを有し、これにより前記周期Ｔ１内において前記クロック信号のパルスの幅と実質的に等しいパルスが定義される」
という構成を有するのに対し、引用発明の「方法」は、そのような構成を有するものではない点。
（３）判断
　当審は、引用発明において上記相違点に係る補正発明の構成を採用することは、当業者が容易に想到し得たこととはいえないと判断する。理由は次のとおりである。
ア．原査定で引用した特開２００４−１４７０３９号公報（以下、「刊行物２」という。）の【００４０】〜【００４３】、【図２】〜【図４】の記載に着目すると、そこに示される「クロック調整部１５」は、「入力クロックＨＳ２ＣＫを、「周期Ｔ（入力クロックＨＳ２ＣＫの周期の１／４）の第１の整数倍＋遅延時間Δ（０．１ナノ秒〜数ナノ秒程度の時間）の第２の整数倍」の時間だけ遅延させたクロック」を出力するものということができ、その「第１の整数倍」、「周期Ｔ」、「遅延時間Δの第２の整数倍」を、補正発明の「ｍ」、「Ｔ１」、「ｔｄａ」にそれぞれ対応させれば、刊行物２には、上記相違点に係る補正発明の「ｍを否負の整数、ｔｄａをアナログ遅延回路による遅延量としたときに、前記活性化信号が入力されたときの前記クロック信号のエッジを基準とし、遅延時間が、ｍ・Ｔ１＋ｔｄａの前記タイミング信号を出力」という構成と、「ｍを否負の整数、ｔｄａをアナログ遅延回路による遅延量としたときに、入力信号のエッジを基準とし、遅延時間が、ｍ・Ｔ１＋ｔｄａのタイミング信号を出力」の点で共通する構成が示されているということはできる。
イ．しかしながら、上記刊行物２に示される「クロック調整部１５」は、刊行物２の段落【００２３】、【図２】〜【図４】等の記載からも明らかなように「所定の周期を有する矩形波である供給クロックの位相を変化させて同じ周期を有する矩形波である外部クロック」を生成するものであって、引用発明の「行系活性化信号ＡＣＴ」のような所定の周期を有するものではない信号を遅延させるものではないから、その「クロック調整部１５」が具備する構成は、引用発明において直ちに採用可能なものとはいえない。
ウ．また、その点をさておくとしても、上記刊行物１、２にも、原査定で引用されたその他の刊行物にも、「活性化信号が入力されたときの前記クロック信号のエッジ」を基準として、所定の遅延時間を有するタイミング信号を出力することは示されていないし、引用発明をそのようなものに変更すべき理由は見当たらない。
エ．したがって、原査定で引用された刊行物の記載をもっては、引用発明において上記相違点に係る補正発明の構成を採用することが容易であったとはいえない。
オ．ほかに、引用発明において上記相違点に係る補正発明の構成を採用することを容易であったというべき理由を発見しない。
　以上のとおりであるから、補正発明は、引用発明に基づいて、当業者が容易に発明をすることができたとはいえない。
　ほかに、補正発明を出願の際独立して特許を受けることができないものと言うべき理由は見当たらない。
　よって、本件補正の補正事項１は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合する。
　本件補正のその余の補正事項についても、特許法第１７条の２第３項ないし第６項に違反するところはない。
　
第３　本願発明
　本件補正は上記のとおり、特許法第１７条の２第３項ないし第６項の規定に適合するから、本願の請求項１−２４に係る発明は、本件補正により補正された特許請求の範囲の請求項１―２４に記載された事項により特定されるとおりのものである。
　そして、本願については、原査定の拒絶理由を検討してもその理由によって拒絶すべきものとすることはできない。 
　また、他に本願を拒絶すべき理由を発見しない。 
　よって、結論のとおり審決する。