【事件の表示】
　特願２０１３−５３７８９８「同期したデータロードと自己タイミングの非同期のデータキャプチャとを伴うラッチ回路」拒絶査定不服審判事件〔平成２４年　５月１０日国際公開、ＷＯ２０１２／０６１７９９、平成２５年１２月１９日国内公表、特表２０１３−５４５４０６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，２０１１年１１月６日（パリ条約による優先権主張外国庁受理２０１０年１１月５日，米国）を国際出願日とする出願であって，平成２６年１０月３日付けで拒絶査定がなされ，これに対し，平成２７年２月３日に拒絶査定に対する審判請求がなされると同時に手続補正書が提出され，同年４月２１日付けで審査官が作成した前置報告に対して，同年７月２８日に上申書が提出されたものである。
第２　補正却下の決定
［補正却下の決定の結論］
　平成２７年２月３日に提出された手続補正書による手続補正を却下する。
［理由］
１．本願発明と補正後の発明
　平成２７年２月３日に提出された手続補正書による手続補正（以下，「本件補正」という。）は，平成２６年４月９日に提出された手続補正書の特許請求の範囲の請求項１に記載された，
「　集積回路デバイスであって，
　データ信号および書込みイネーブル信号に応答するラッチと，
　クロック信号の第１の縁と同期した前縁と，比較信号の縁と同期した自己タイミングの後縁とを有するパルスとして，前記書込みイネーブル信号を生成するように構成される，パルス生成器と，
　前記データの反転されたバージョンである相補的なデータ信号(DATAB)と前記ラッチ内のラッチノードにおける電圧を反映する信号(D1)との排他的OR比較信号を生成するように構成される，比較器と
　を含む，集積回路デバイス。」
　という発明（以下，「本願発明」という。）を，本件補正に係る手続補正書の特許請求の範囲の請求項１に記載された，
「　集積回路デバイスであって，
　データ信号および書込みイネーブル信号に応答するラッチと，
　クロック信号の第１の縁と同期した前縁と，比較信号の縁と同期した自己タイミングの後縁とを有するパルスとして，前記書込みイネーブル信号を生成するように構成される，パルス生成器と，
　前記データの反転されたバージョンである相補的なデータ信号(DATAB)と前記ラッチ内のラッチノードにおける電圧を反映する信号(D1)との排他的OR比較信号を生成するように構成される，比較器と
　を含
み，
　前記ラッチが，逆並列に接続された第１のインバータおよび第２のインバータを含み，前記第２のインバータが，前記第１のインバータの出力に応答する入力端子と，前記書込みイネーブル信号に応答する制御端子とを有する
という発明（以下，「補正後の発明」という。）に補正することを含むものである。
２．補正の適否
（１）新規事項の有無，補正の目的要件，シフト補正の有無 
　上記補正の内容は，「ラッチ」が「逆並列に接続された第１のインバータおよび第２のインバータを含み，前記第２のインバータが，前記第１のインバータの出力に応答する入力端子と，前記書込みイネーブル信号に応答する制御端子とを有する」ことを特定するものである。そうしてみると，上記補正は本件発明の構成要素である「ラッチ」の構成をさらに特定する補正であるから，特許請求の範囲の減縮を目的とする補正に該当する。
　また，上記補正の内容は，願書に最初に添付した明細書，特許請求の範囲及び図面（以下「当初明細書等」という。）の請求項２，【００１３】段落，及び図２Ａに記載された事項であるから，上記補正は，当初明細書等の範囲内においてなされた補正である。
　したがって，上記補正は，特許法第１７条の２第３項（新規事項），及び同法第１７条の２第５項第２号（補正の目的）の規定に適合している。また，特許法第１７条の２第４項（シフト補正）の規定に違反しないことも明らかである。
　請求項１３，１７，２０及び３１についての補正も同様である。
（２）独立特許要件
　上記補正は，特許請求の範囲の減縮を目的とするものであるから，補正後の発明が特許出願の際に独立して特許を受けることができるものであるのかどうかについて，以下に検討する。
［補正後の発明］
　上記「１．本願発明と補正後の発明」の項において，「補正後の発明」として認定したとおりである。
［引用発明］
　原査定の拒絶理由に引用された特開２００４−３４３５７０号公報（以下，「引用例」という。）には，「フリップフロップ回路」に関して，図面とともに以下の事項が記載されている。
イ．「【０００１】
【発明の属する技術分野】
本発明は，クロック信号に応じてプリチャージを行い，入力データと保持データとの一致判定結果に従ってプリチャージされた信号を放電させることにより，セットアップ時間を短縮させ，高速動作を実現するフリップフロップ回路に関するものである。
【０００２】
【従来の技術】
半導体技術の進歩に伴って半導体集積回路の動作が高速化の一途を辿っている。最近の大規模半導体集積回路（ＬＳＩ）では，クロック周波数がＧＨｚ（ギガヘルツ）のオーダーに達しており，これから半導体集積回路に益々高速化や低消費電力，またはその両方が要求される。
【０００３】
ディジタル信号処理を行うＬＳＩ，例えば，ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ  ：中央処理装置），ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ：ディジタル信号プロセッサ）では，高速化のためのパイプラインレジスタなどにフリップフロップ回路が大量に使用されている。高速動作において，フリップフロップ回路で生じた時間遅延，例えば，セットアップタイム及び有効遅延がクロック信号の一周期に対する割合が非常に大きくなり，高速化の障害になっている。また，低消費電力動作においては，低動作電源電圧下でも安定して動作する必要がある。
【０００４】
図５は，高速動作を実現するために従来用いられているフリップフロップ回路の一例を示している。
　・・・・略・・・・
【０００９】
【発明が解決しようとする課題】
ところで，上述した従来のフリップフロップ回路において，パルス生成回路によって生成されるパルス信号の幅は，直列接続されているインバータの遅延時間によって決まる。一方，ラッチ回路内部をデータが伝播する時間は，データ入力信号を駆動する回路の駆動能力や，ラッチ回路の動作電圧などに影響される。そのため，例えば電源電圧が変化した場合，入力信号の遷移時間や，ラッチ回路内部においてデータが伝播する時間も変化する。パルス生成回路において，パルス幅を決定するインバータの遅延時間も電源電圧の変動に応じて変化するが，変化の度合いはラッチ回路内部のデータ伝播時間の変化とは必ずしも一致しない。このため，図５に示すフリップフロップ回路では，広範な動作環境変化，例えば，電源電圧の変化に対して動作を保証することが困難であるという不利益がある。
【００１０】
本発明は，かかる事情に鑑みてなされたものであり，その目的は，高速動作に適し，動作環境の変化による影響を防止でき，広範な動作条件において安定した動作を実現できるフリップフロップ回路を提供することにある。」（３頁１０行〜４頁３０行） 
ロ．「【００１６】
以下，本実施形態のフリップフロップ回路の各構成部分について説明する。
パルス生成回路１０Ａは，図示のように，インバータＩＶ０，ＩＶ１，ＩＶ６，ＩＶ７，ｐＭＯＳトランジスタＴＰ０，ｎＭＯＳトランジスタＴＮ０，ＴＮ１，ＴＮ２，ＴＮ３，ＴＮ４とＴＮ５及びＮＡＮＤゲートＮＤ１を有している。トランジスタＴＮ０とＴＮ１は一致検出回路１１を構成し，またトランジスタＴＮ２とＴＮ３は一致検出回路１２を構成している。
【００１７】
インバータＩＶ０とＩＶ１は，クロック信号ＣＫが入力される信号端子とトランジスタＴＰ０，ＴＮ５のゲートとの間に直列接続されている。トランジスタＴＰ０のソースは電源電圧が供給されている電源線に接続され，そのドレインがノードＮ２に接続されている。一方，トランジスタＴＰ５のソースが接地され，ドレインがノードＮ３に接続されている。
なお，ノードＮ２は，発明の請求の範囲にある第１の信号ノードに対応し，ノードＮ３は第２の信号ノードに対応する。そして，トランジスタＴＰ０は，当該信号ノードＮ２をプリチャージさせる第１のスイッチング素子に対応する。また，トランジスタＴＮ５は，第２のスイッチング素子に対応する。
【００１８】
トランジスタＴＮ０とＴＮ１は，ノードＮ２とＮ３との間に直列接続され，これらによって，一致検出回路１１が構成されている。また，トランジスタＴＮ２とＴＮ３もノードＮ２とＮ３との間に直列接続され，これらによって，一致検出回路１２が構成されている。また，トランジスタＴＮ４もノードＮ２とＮ３との間に接続されている。
トランジスタＴＮ０のゲートがインバータＩＶ６の出力端子に接続され，トランジスタＴＮ１のゲートがラッチ回路２０にあるノードＮ５に接続されている。トランジスタＴＮ２のゲートがインバータＩＶ５の出力端子に接続され，トランジスタＴＮ３のゲートがラッチ回路２０にあるノードＮ６に接続されている。さらに，トランジスタＴＮ４のゲートがインバータＩＶ７の出力端子に接続されている。
【００１９】
なお，インバータＩＶ６の入力端子がインバータＩＶ５の出力端子に接続され，インバータＩＶ７の入力端子がノードＮ２，すなわちトランジスタＴＰ０のドレインに接続されている。
【００２０】
ＮＡＮＤゲートＮＤ１の一方の入力端子がクロック信号ＣＫが入力されるクロック入力端子に接続され，他方の入力端子がノードＮ２，即ち，トランジスタＴＰ０のドレインに接続されている。ここで，ノードＮ２に生じた信号をＳ０とすると，ＮＡＮＤゲートＮＤ１の出力端子から，クロック信号ＣＫとノードＮ２に生じた信号Ｓ０の論理積の反転信号であるパルス信号Ｓ１が出力される。
【００２１】
上述した構成をもつパルス生成回路１０Ａにおいて，トランジスタＴＰ０及びＴＮ５は，入力されるクロック信号ＣＫに応じて，導通状態が制御される。具体的に，例えば，クロック信号ＣＫがローレベルのとき，インバータＩＶ１の出力端子もローレベルに保持されるので，トランジスタＴＰ０が導通し，トランジスタＴＮ５が遮断する。このとき，トランジスタＴＰ０によってノードＮ２がほぼ電源電圧ＶＣＣレベルに保持される。一方，クロック信号ＣＫがハイレベルのとき，インバータＩＶ１の出力もハイレベルに保持されるので，トランジスタＴＰ０が遮断し，トランジスタＴＮ５が導通する。即ち，このとき，ノードＮ３が接地電位ＧＮＤに保持される。
【００２２】
トランジスタＴＮ０のゲートに，入力データＤに応じたレベルの信号が印加される。ここで，ハイレベルをデータ１に対応させ，ローレベルをデータ０に対応させるとすれば，例えば，入力データＤが１のとき，即ち，データ入力端子がハイレベルに保持されているとき，インバータＩＶ５の出力端子（ノードＮ１）がローレベルに保持され，インバータＩＶ６の出力端子がデータ入力端子と同じくハイレベルに保持される。即ち，トランジスタＴＮ０は，入力データＤに応じて導通状態が制御される。
【００２３】
一方，トランジスタＴＮ１のゲートに，ラッチ回路２０におけるノードＮ５の信号が入力されるので，トランジスタＴＮ１は，ラッチ回路２０によって保持されているデータによって導通状態が制御される。
ここで，フリップフロップ回路の出力データＱをラッチ回路２０の保持データと定義する。即ち，フリップフロップ回路のデータ出力端子がデータ１に対応するハイレベルのとき，出力データＱを１とし，逆に，データ出力端子がデータ０に対応するローレベルのとき，出力データを０とする。以下の説明において，フリップフロップ回路の記憶データ，またはフリップフロップ回路の保持データは，即ちその出力データＱを意味する。
ラッチ回路２０において，ノードＮ５の信号レベルがデータ出力端子のレベルと同じであり，ノードＮ６の信号レベルがデータ出力端子の論理反転レベルに一致する。
【００２４】
クロック生成回路１０Ａにおいて，トランジスタＴＮ０はフリップフロップ回路の入力データに応じて導通状態が制御され，トランジスタＴＮ１はフリップフロップ回路の保持データに応じて導通状態に制御される。具体的に，入力データが１，保持データも１のとき
，トランジスタＴＮ０とＴＮ１のゲートがともにハイレベルに保持される。このため，クロック信号ＣＫがハイレベルのとき，トランジスタＴＮ０とＴＮ１がともに導通する。
一方，トランジスタＴＮ２はフリップフロップ回路の入力データの論理反転データに応じて導通状態が制御され，トランジスタＴＮ３はフリップフロップ回路の保持データの論理反転データに応じて導通状態が制御される。具体的に，入力データが０，出力データも０のとき，トランジスタＴＮ２とＴＮ３のゲートがともにハイレベルに保持される。このため，クロック信号ＣＫがハイレベルのとき，トランジスタＴＮ２とＴＮ３がともに導通する。
【００２５】
即ち，トランジスタＴＮ０とＴＮ１によって，入力データと保持データがともに１であることを検出する一致検出回路１１が形成され，トランジスタＴＮ２とＴＮ３は，入力データと保持データがともに０であることを検出する一致検出回路１２が形成される。このため，入力データと保持データが一致したとき，上記２つの一致検出回路１１と１２の何れかによってデータが一致することが検出されるので，クロック信号ＣＫがハイレベルになるとき，ノードＮ２とＮ３の間が導通し，かつ接地電位ＧＮＤに保持される。
【００２６】
即ち，クロック信号ＣＫがローレベルのとき，トランジスタＴＰ０が導通するので，ノードＮ２が電源電圧ＶＣＣによってハイレベルにプリチャージされる。クロック信号ＣＫがハイレベルに切り替わったとき，一致検出回路１１また１２によってフリップフロップ回路の入力データと保持データが一致することが検出されたとき，ノードＮ２から接地線までに電流経路が形成され，プリチャージによりノードＮ２に蓄積した電荷が接地電位ＧＮＤに流れるので，ノードＮ２が接地電位ＧＮＤに保持される。
【００２７】
パルス生成回路１０Ａにおいて，インバータＩＶ７とトランジスタＴＮ４は，ノードＮ２のローレベル電位を保持するラッチ回路として機能する。ノードＮ２がハイレベルのとき，インバータＩＶ７の出力端子がローレベルに保持され，トランジスタＴＮ４が遮断状態にある。ノードＮ２の電位が低下してインバータＩＶ７の論理しきい値より低くなると，インバータＩＶ７の出力信号がローレベルからハイレベルに反転するので，トランジスタＴＮ４が導通し，ノードＮ２の電荷のディスチャージが加速する。そして，クロック信号ＣＫがローレベルになって，トランジスタＴＰ０によってノードＮ２の電位がハイレベルに引き上げられるまで，ノードＮ２のローレベルが保持される。
【００２８】
次に，ラッチ回路２０の構成について説明する。
図１に示すように，ラッチ回路２０は，インバータＩＶ３，ＩＶ４及びトランスファゲートＴＧ０によって構成されている。インバータＩＶ４，ＩＶ３とトランスファゲートＴＧ０がループ接続になっており，トランスファゲートＴＧ０が導通時にこの帰還ループにより，ノードＮ４の電位が保持される。
【００２９】
トランスファゲートＴＧ０は，パルス生成回路１０Ａによって出力されるパルス信号Ｓ１によって導通状態が制御される。パルス信号Ｓ１がローレベルのとき，トランスファゲートＴＧ０が遮断し，パルス信号Ｓ１がハイレベルのとき，トランスファゲートＴＧ１が導通する。
【００３０】
図１に示すように，本実施形態のフリップフロップ回路において，ノードＮ１とノードＮ４との間に，トランスファゲートＴＧ１が接続されている。トランスファゲートＴＧ１も，パルス生成回路１０Ａによって出力されるパルス信号Ｓ１によって導通状態が制御される。ただし，トランスファゲートＴＧ１とＴＧ０は，互いに相反する動作を行う。即ち，パルス信号Ｓ１がローレベルのとき，トランスファゲートＴＧ１が導通し，ＴＧ０が遮断する。このとき，ノードＮ１の信号電圧がトランスファゲートＴＧ１を介してノードＮ１に転送される。パルス信号Ｓ１がハイレベルに立ち上がると，トランスファゲートＴＧ１
が遮断し，ＴＧ０が導通する。このとき，ラッチ回路２０の帰還ループが動作し，ノードＮ４の電圧レベルが保持される。
【００３１】
即ち，パルス信号Ｓ１がローレベルのとき，入力データＤがフリップフロップ回路に取り込まれ，パルス信号Ｓ１がハイレベルのとき，取り込んだデータがフリップフロップ回路内部に設けられているラッチ回路２０によって保持される。
【００３２】
図２は，本実施形態のフリップフロップ回路の全体の動作を示す波形図である。以下，図１及び図２を参照しつつ，本実施形態のフリップフロップ回路の動作を説明する。
【００３３】
まず，図２に示すように，初期状態として，入力データＤを０，フリップフロップ回路の保持データを１とする。
時間ｔ１までに，クロック信号ＣＫがローレベルにあり，これに応じて，パルス生成回路１０Ａにおいて，トランジスタＴＰ０が導通し，信号Ｓ０がハイレベルにプリチャージされる。
【００３４】
時間ｔ１において，クロック信号ＣＫがローレベルからハイレベルに立ち上がる。これに応じて，トランジスタＴＰ０遮断し，トランジスタＴＮ５のゲートにハイレベルの信号が印加される。このとき，トランジスタＴＮ０のゲートにデータ入力端子と同じローレベルの信号が印加され，また，トランジスタＴＮ３のゲートにも，ノードＮ３の電圧，即ちローレベルの信号が印加される。即ち，２つの一致検出回路１１と１２がともに遮断状態にある。このため，ノードＮ２のハイレベルが保持され，ＮＡＮＤゲートＮＤ１からローレベルのパルス信号Ｓ１が出力される。
【００３５】
上述したように，パルス信号Ｓ１がローレベルになると，トランスファゲートＴＧ１が導通し，ＴＧ０が遮断するので，入力データＤがフリップフロップ回路に取り込まれる。即ち，ノードＮ４がノードＮ１と同じくハイレベルになり，フリップフロップ回路の保持データが０に切り替わる。
【００３６】
ラッチ回路２０において，ノードＮ４がハイレベルに切り替わると，インバータＩＶ４とＩＶ３の状態が順次反転し，ノードＮ５がローレベル，ノードＮ６がハイレベルに切り替わる。即ち，インバータＩＶ４とＩＶ３の遅延時間を経過したとき，ノードＮ６の信号Ｓ３がハイレベルに切り替わり，これに応じて一致検出回路１２においてトランジスタＴＮ３のゲートにハイレベルの信号が印加される。また，このときすでにトランジスタＴＮ２のゲートに，ノードＮ１のハイレベルの信号電圧が印加されている。また，トランジスタＴＮ５のゲートにクロック信号ＣＫに従ってハイレベルの信号が印加されている。このため，トランジスタＴＮ２とＴＮ３，さらにＴＮ５がともに導通状態になり，ノードＮ２がローレベルにディスチャージされる。
【００３７】
ノードＮ２の信号Ｓ０がローレベルに切り替わると，ＮＡＮＤゲートＮＤ１の出力がハイレベルになる。即ち，パルス信号Ｓ１がローレベルからハイレベルに切り替わる。このように，パルス信号Ｓ１のパルス幅（負のパルスと見る場合）は，トランスファゲートＴＧ１，インバータＩＶ４及びＩＶ３の遅延時間によってほぼ決まる。
【００３８】
上述したように，時間ｔ１において，クロック信号ＣＫの立ち上がりエッジに応じて，パルス信号Ｓ１がローレベルになり，これに従ってトランスファゲートＴＧ１が導通し，入力データがフリップフロップ回路に取り込まれて，ラッチ回路２０において，インバータＩＶ４とＩＶ３の状態が取り込んだデータに応じて順次反転する。そして，インバータＩＶ３の出力信号Ｓ３がハイレベルになるに連れて，一致検出回路１２を構成するトランジスタＴＮ２とＴＮ３が導通し，さらにトランジスタＴＮ５も導通するので，ノードＮ２の信号Ｓ０がローレベルに下がり，パルス信号Ｓ１がローレベルからハイレベルに切り替わり，負のパルス期間が終了する。そして，パルス信号Ｓ１がハイレベルになると，トランスファゲートＴＧ１が遮断し，トランスファゲートＴＧ０が導通するので，ラッチ回路２０によって，フリップフロップ回路に取り込まれたデータが保持される。
【００３９】
上述したように，パルス生成回路１０Ａによって出力される負のパルス信号Ｓ１の幅は，ラッチ回路２０において入力データの取り込みが確実に完了した時間によって制御される。このため，動作環境の変動によって素子の遅延時間などが変化し，データの取り込み時間が変化しても，データ取り込みが確実に実行されるので，誤動作の発生が回避される。
【００４０】
次に，時間ｔ２において，クロック信号ＣＫがハイレベルからローレベルに切り替わる。これに従って，パルス生成回路１０Ａにおいて，トランジスタＴＮ５が遮断し，トランジスタＴＰ０が導通するので，ノードＮ２が電源電圧ＶＣＣにプリチャージされる。フリップフロップ回路は，次のデータ取り込みに備えて待機状態にある。」（５頁３３行〜９頁１４行）
ハ．「【００４１】
次に，保持データが０のとき，入力データ１をフリップフロップ回路に取り込むときの動作について説明する。
図２に示すように，データ１をフリップフロップ回路に取り込むため，クロック信号ＣＫの立ち上がる時間ｔ３までに，入力データＤが１に確定される必要がある。なお，入力データＤの切り替えは，前回のデータ取り込みが終了した後，次回クロック信号ＣＫが立ち上がるまでの間に完了すればよい。即ち，時間ｔ３の前に，データ入力端子の信号レベルがハイレベルに確定すればよい。
【００４２】
時間ｔ３において，クロック信号ＣＫがハイレベルに立ち上がる。これに応じて，パルス信号Ｓ１がローレベルに切り替わる。従って，トランスファゲートＴＧ１が導通し，入力データＤがフリップフロップ回路に取り込まれる。即ち，ラッチ回路２０において，ノードＮ４がノードＮ１と同じくローレベルになる。
【００４３】
ノードＮ４のレベル変化に従って，インバータＩＶ４とＩＶ３の出力信号が順次反転する。即ち，ノードＮ４がローレベルに切り替わってから，インバータＩＶ４の遅延時間を経過した後，ノードＮ５の信号Ｓ２がハイレベルになる。このとき，パルス生成回路１０Ａにおいて，一致検出回路１１を構成するトランジスタＴＮ０とＴＮ１のゲートにともにハイレベルの信号が印加される。また，クロック信号ＣＫが立ち上がったあと，トランジスタＴＮ５のゲートにもハイレベルの信号が印加されるので，トランジスタＴＮ０，ＴＮ１さらにＴＮ５が導通し，ノードＮ２にプリチャージされた電荷が接地電位ＧＮＤに流れ，信号Ｓ０がローレベル切り替わる。これに応じて，パルス信号Ｓ１がハイレベルに切り替わる。即ち，負のパルス期間が終了する。
【００４４】
上述したように，時間ｔ３において，クロック信号ＣＫの立ち上がりエッジに応じて，パルス信号Ｓ１がハイレベルからローレベルに切り替わる。これに従ってトランスファゲートＴＧ１が導通し，入力データ１がフリップフロップ回路に取り込まれる。そして，ラッチ回路２０において，インバータＩＶ４とＩＶ３が取り込んだデータに応じて順次出力が反転する。インバータＩＶ４の出力信号Ｓ２がローレベルからハイレベルに切り替わったとき，パルス生成回路１０Ａにおいて，一致検出回路１１を形成するトランジスタＴＮ０とＴＮ１によって，ラッチ回路２０の保持データが入力データと一致したことが検出されたとき，パルス信号Ｓ１が切り替わる。これに応じて，トランスファゲートＴＧ１が遮断し，トランスファゲートＴＧ０が導通するので，ラッチ回路２０において，帰還ループが動作し，取り込んだデータが保持される。」（９頁１５〜４８行）
　上記摘記事項の記載及び図１，２，並びにこの分野における技術常識を考慮すると，
ａ．上記摘記事項イ．【０００１】〜【００１０】段落によれば，引用例には，ＣＰＵやＤＳＰなどのＬＳＩにおいて使われるフリップフロップ回路を，高速動作に適し，安定して動作させるようにすることが記載されている。そうすると，引用例は集積回路であるＬＳＩ（大規模半導体集積回路）に係るものであることを前提としており，また，集積回路は電子デバイスであるから，引用例には「集積回路デバイス」が記載されているということができる。
ｂ．上記摘記事項ロ．の【００２８】〜【００３１】段落の記載及び図１の回路図によれば，引用例に記載されたものにおいて，「ラッチ回路２０」は「インバータＩＶ３」，「インバータＩＶ４」及び「トランスファゲートＴＧ０」によって構成されている。そして，「パルス生成回路１０Ａ」によって出力される「パルス信号Ｓ１」が，「トランスファゲートＴＧ０」を制御し，「トランスファゲートＴＧ１」を介して入力される「ノードＮ１の信号電圧」を「ラッチ回路２０」に取り込み，保持するように制御されていることは明らかである。そして，「ノードＮ１」の信号電圧は「入力データＤ」を「インバータＩＶ５」によって反転させた電圧であるから，「入力データＤ」に応じた信号といえる。そうすると，「ラッチ回路２０」は，「パルス信号Ｓ１」によって，「入力データＤ」に応じた信号の「取り込み」や「保持」を行っていることから，「入力データＤ」及び「パルス信号Ｓ１」に応答して動作しているということができる。
ｃ．上記摘記事項ロ．の【００３３】及び【００３４】段落及び図１，２によると，初期状態として「入力データＤ」が「０」，保持データが「１」である場合，「クロック信号ＣＫ」がローレベルからハイレベルに立ち上がると（時間ｔ１），「パルス信号Ｓ１」がハイレベルからローレベルに立ち下がる。そして，【００３６】〜【００３８】段落によれば，「パルス信号Ｓ１」がローレベルになると，「トランスファゲートＴＧ１」が導通し，「トランスファゲートＴＧ０」が遮断して，「入力データＤ」を反転した信号が取り込まれ，「ノードＮ４」がハイレベルになる。「インバータＩＶ４」と「インバータＩＶ３」の遅延時間の経過後に「ノードＮ６」の「信号Ｓ３」がハイレベルに切り替わり，これに応じて「一致検出回路１２」における「トランジスタＴＮ２」と「ＴＮ３」が導通状態になり，「入力データＤ」の反転信号である「ノードＮ１」の信号と「ノードＮ６」の「信号Ｓ３」との一致が検出され，「ノードＮ２」の「信号Ｓ０」がローレベルとなる。すると，「ＮＡＮＤゲートＮＤ１」の出力，すなわち，「パルス信号Ｓ１」がローレベルからハイレベルに立ち上がる。したがって，「パルス信号Ｓ１」の立ち上がりのタイミングは，「クロック信号ＣＫ」のタイミングではなく，「トランスファゲートＴＧ１」，「インバータＩＶ４」及び「ＩＶ３」の遅延時間によってほぼ決まる，「一致検出回路１２」による一致検出のタイミングである。
　また，上記摘記事項ハ．及び図１，２の記載によると，初期状態として「入力データＤ」が「１」，保持データが「０」である場合，「クロック信号ＣＫ」がローレベルからハイレベルに立ち上がると（時間ｔ３），「パルス信号Ｓ１」がハイレベルからローレベルに立ち下がり，「トランスファゲートＴＧ１」が導通し，「入力データＤ」を反転した信号が取り込まれる。そして，「ノードＮ４」がローレベルに切り替わってから，「インバータＩＶ４」の遅延時間を経過したのち，「ノードＮ５」の「信号Ｓ２」がハイレベルになるので，「一致検出回路１１」を構成する「トランジスタＴＮ０」と「ＴＮ１」のゲートには，ともにハイレベルの信号が印加され，「一致検出回路１１」により一致が検出される。当該一致の検出により「ノードＮ２」の「信号Ｓ０」がローレベルに切り替わると，「パルス信号Ｓ１」がローレベルからハイレベルに立ち上がる。したがって，「パルス信号Ｓ１」の立ち上がりのタイミングは，「クロック信号ＣＫ」のタイミングではなく，「一致検出回路１１」による一致検出のタイミングである。
　そうすると，「パルス生成回路１０Ａ」が生成する「パルス信号Ｓ１」は，「クロック信号ＣＫ」がローレベルからハイレベルに立ち上がるとローレベルに立ち下がり，また，「一致検出回路１２」又は「一致検出回路１１」が一致を検出することにより「信号Ｓ０」がローレベルに切り替わると，ハイレベルに立ち上がるパルスであるといえる。
ｄ．上記摘記事項ロ．の【００３６】，【００３８】段落及び図１の回路図の記載によれば，「一致検出回路１２」は，「入力データＤ」が「インバータＩＶ５」によって反転された信号と，「ラッチ回路２０」内の「ノードＮ６」の「信号Ｓ３」とを比較して，共にハイレベルで一致するときに「ノードＮ２」の「信号Ｓ０」としてローレベルを出力している。
　また，上記摘記事項ハ．の【００４３】，【００４４】段落及び図１の回路図の記載によれば，「一致検出回路１１」は「一致検出回路１２」に入力される信号とは反転した関係にある信号が入力されている。すなわち，「入力データＤ」が反転された信号を「インバータＩＶ６」によってさらに反転した信号と，「ラッチ回路２０」内の「信号Ｓ３」とは反転した関係にある「信号Ｓ２」とを比較して，共にハイレベルで一致するときに「ノードＮ２」の「信号Ｓ０」としてローレベルを出力している。
　そうしてみると，「一致検出回路１２」は，「入力データＤ」が反転された信号と，「ラッチ回路２０」内の「信号Ｓ３」が共にハイレベルであることを検出し，「一致検出回路１１」は「一致検出回路１２」の２つの入力信号をそれぞれ反転した関係にある信号同士が，共にハイレベルであることを検出しているから，「一致検出回路１１」と「一致検出回路１２」が並列に接続された回路部分は，「入力データＤ」が反転された信号と，「ラッチ回路２０」内の「信号Ｓ３」とがハイレベルあるいはローレベルで一致することを検出する回路であるということができる。
　したがって，これを言い換えれば，「一致検出回路１１」と「一致検出回路１２」が並列に接続された回路部分は，「入力データＤ」が反転された信号と，「ラッチ回路２０」内の「ノードＮ６」の「信号Ｓ３」との一致（ハイレベルの一致とローレベルの一致）を検出し，「信号Ｓ０」としてローレベルを出力するものといえる。
ｅ．上記摘記事項ロ．の【００２８】，【００２９】，【００３８】段落及び図１の記載によると，「ラッチ回路２０」はループ接続された「インバータＩＶ３」と「インバータＩＶ４」，及び「トランスファゲートＴＧ０」からなる。そして，「インバータＩＶ３」の入力が「インバータＩＶ４」の出力に接続され，「インバータＩＶ３」の出力が「トランスファゲートＴＧ０」を介して「インバータＩＶ４」の入力に接続されており，「トランスファゲートＴＧ０」には「パルス生成回路１０Ａ」によって出力される「パルス信号Ｓ１」が入力され，「パルス信号Ｓ１」がローレベルになるとラッチ回路２０が書込み状態になるように制御されている。
　したがって，摘記した引用例の記載及び図面を総合すると，引用例には以下のような発明（以下，「引用発明」という。）が記載されているものと認められる。
（引用発明）
「　集積回路デバイスであって，
　入力データＤ及びパルス信号Ｓ１に応答するラッチ回路２０と，
　クロック信号ＣＫがローレベルからハイレベルに立ち上がるとローレベルに立ち下がり，一致検出回路１２又は一致検出回路１１が一致を検出することによりハイレベルに立ち上がるパルスである前記パルス信号Ｓ１を生成するパルス生成回路１０Ａと，
　前記入力データＤが反転された信号と，前記ラッチ回路２０内のノードＮ６の信号Ｓ３との一致を検出して信号Ｓ０としてローレベルを出力する，前記一致検出回路１１と前記一致検出回路１２が並列に接続された回路部分と，
を含み，
　前記ラッチ回路２０は，ループ接続されたインバータＩＶ３とインバータＩＶ４，及びトランスファゲートＴＧ０からなり，前記インバータＩＶ３の入力が前記インバータＩＶ４の出力に接続され，前記インバータＩＶ３の出力が前記トランスファゲートＴＧ０を介して前記インバータＩＶ４の入力に接続されており，前記トランスファゲートＴＧ０は前記パルス生成回路１０Ａによって出力される前記パルス信号Ｓ１が入力され，前記パルス信号Ｓ１がローレベルになると前記ラッチ回路２０が書込み状態に制御される，集積回路デバイス。」
［対比］
　補正後の発明を引用発明と対比すると，
ａ．引用発明の「ラッチ回路２０」は後述する点で相違はするものの，ラッチとして動作するものであるから補正後の発明の「ラッチ」に対応する。
ｂ．引用発明の「入力データＤ」は，当該データに「ラッチ回路２０」が応答するものであり，また，「入力データＤ」は，その反転された信号が「一致検出回路１２と一致検出回路１１が並列に接続された回路部分」（後述するように，補正後の発明の「比較器」に対応する。）に入力されて比較される信号であるから，補正後の発明の「データ信号」に相当する。
　また，引用発明の「パルス信号Ｓ１」は，ローレベルになるとラッチを書込み状態に制御するのに対して，補正後の発明の「書込みイネーブル信号」は，ハイレベルになるとラッチを書込み可能とする信号である。してみると，引用発明の「パルス信号Ｓ１」と補正後の発明の「書込みイネーブル信号」は，書込み状態に制御するための論理レベルが逆になっている点で相違するものの，両者はラッチの書込みを制御する「制御信号」といえる点では共通する。
ｃ．引用発明の「クロック信号ＣＫ」は，補正後の発明の「クロック信号」に相当する。
ｄ．引用発明の「パルス信号Ｓ１」は，「クロック信号ＣＫがローレベルからハイレベルに立ち上がるとローレベルに立ち下がり」，また，一致の検出によりハイレベルに立ち上がるパルスである。したがって，引用発明の「パルス信号Ｓ１」は，「クロック信号ＣＫの立ち上が」りに対応した「前縁」と，「一致の検出」に対応した「後縁」を有する信号ということができる。ここで，引用発明の「クロック信号ＣＫ」の立ち上がりはパルスの「縁」を形成するから，補正後の発明の「クロック信号の第１の縁」に相当し，引用発明の「一致の検出」は比較の結果一致が検出されるタイミングを示すから，補正後の発明の「比較信号の縁」に相当する。また，引用発明において「一致の検出」がなされるタイミングは「クロック信号ＣＫ」の動作のタイミングではないから，これを補正後の発明のように「自己タイミング」と称することもできる。
　そして，引用発明の「パルス信号Ｓ１」と補正後の発明の「イネーブル信号」とは，ラッチを制御する制御信号という点では対応する構成であるから，両者は，クロック信号の第１の縁と同期した前縁と，比較信号の縁と同期した自己タイミングの後縁とを有するパルスである制御信号である点では共通する。
　また，引用発明の「パルス信号Ｓ１」を生成する「パルス生成回路１０Ａ」と，補正後の発明の「書込みイネーブル信号」を生成する「パルス生成器」は，これらの「制御信号」を生成する構成であるから対応する構成といえる。
ｅ．引用発明の「前記入力データＤが反転された信号」は，「入力データＤ」に相補的な信号でもあるから，補正後の発明の「前記データの反転されたバージョンである相補的なデータ信号(DATAB)」に相当する。また，引用発明の「前記ラッチ回路２０内のノードＮ６の信号Ｓ３」は，ラッチ回路２０内のラッチしたノードの電圧を反映しているといえるから，補正後の発明の「信号(D1)」に対応する。そして，引用発明における「一致検出回路１１と一致検出回路１２が並列に接続された回路部分」は，これらの信号を比較して一致検出しているから，補正後の発明のように排他的OR比較信号生成しているとはいえないものの，データの反転されたバージョンである相補的なデータ信号(DATAB)と前記ラッチ内のラッチノードにおける電圧を反映する信号(D1)との比較信号を生成する比較器であるという点では共通する。
ｆ．引用発明の「インバータＩＶ３」と「インバータＩＶ４」はループ接続されているが，これは補正後の発明のように「逆並列に接続された」ということもできる。そして，「インバータＩＶ３」の入力が「インバータＩＶ４」の出力に接続されているから，引用発明の「インバータＩＶ４」が補正後の発明の「第１のインバータ」に相当する。また，引用発明の「インバータＩＶ３」は「制御端子」を有していないものの，補正後の発明の「第２のインバータ」に対応する。
　したがって，両者は以下の点で一致ないし相違する。
（一致点）
「集積回路デバイスであって，
　データ信号および制御信号に応答するラッチと，
　クロック信号の第１の縁と同期した前縁と，比較信号の縁と同期した自己タイミングの後縁とを有するパルスとして，前記制御信号を生成するように構成される，パルス生成器と，
　前記データの反転されたバージョンである相補的なデータ信号(DATAB)と前記ラッチ内のラッチノードにおける電圧を反映する信号(D1)との比較信号を生成するように構成される，比較器と
　を含み，
　前記ラッチが，逆並列に接続された第１のインバータおよび第２のインバータを含み，前記第２のインバータが，前記第１のインバータの出力に応答する入力端子を有する，集積回路デバイス。」
（相違点１）
「制御信号」に関して，補正後の発明における「書込みイネーブル信号」は，ハイレベルのときにラッチを書込み可能に制御するのに対して，引用発明の「パルス信号Ｓ１」はローレベルの時にラッチを書込み状態に制御するから，補正後の発明の「書込みイネーブル信号」とは，論理が逆になっている点。
（相違点２）
「比較信号」を生成する「比較器」に関して，補正後の発明ではデータの反転されたバージョンである相補的なデータ信号(DATAB)と前記ラッチ内のラッチノードにおける電圧を反映する信号(D1)との「排他的OR比較信号」を生成しているのに対して，引用発明では一致を示す信号を生成している点。
（相違点３）
　補正後の発明では「第２のインバータが」「書込みイネーブル信号に応答する制御端子とを有する」のに対して，引用発明は当該構成を有さず，代わりに「トランスファゲートＴＧ０」を有する点。
［判断］
　上記相違点１について検討する。
　引用発明における「パルス信号Ｓ１」は，補正後の発明の「書込みイネーブル信号」に対して，反転した信号となっている。
　しかしながら，引用発明における「パルス信号Ｓ１」と，補正後の発明の「書込みイネーブル信号」は，クロック信号の立ち上がりで，ラッチを書込み状態に制御し，比較器の比較信号によりラッチを保持状態に制御している点では違いはないから，引用発明における「パルス信号Ｓ１」と，補正後の発明の「書込みイネーブル信号」は，ラッチを同様な状態（書込み，又は保持）に制御するための制御信号の論理レベルが反転している点で異なるのみである。
　このような制御信号の論理レベルは，制御される回路が，どのような制御信号の時にどのように動作するのかという，制御される回路の仕様に応じて論理レベルを設定するべきものであるから，引用発明においても，制御される回路の仕様に応じて「パルス信号Ｓ１」の論理レベルを変更することは，当業者が設計に際して適宜なし得た程度の事項にすぎない。
　したがって，相違点１とした補正後の発明の構成は，当業者が容易に想到できたものである。
　上記相違点２について検討する。
　引用発明では一致検出回路を並列に接続した構成により信号の一致を検出しているのに対して，補正後の発明では排他的OR比較信号を使っているから，信号の不一致を検出している点で相違している。
　しかしながら，信号の一致を検出するために排他的ＯＲ回路を使い，その入力や出力を反転させることによって一致検出を行うことは，一致を検出する構成として常套手段にすぎない（例えば，特開２００１−４２８３４号公報６頁９欄１０〜１３行，特開２００３−２２８９１６号公報【００３９】，【００６２】段落参照。）。
　そうしてみると，引用発明の一致検出を補正後の発明のように排他的OR比較信号を使って求めるようにすることは，当業者が設計する際に，適宜選択できた程度の事項にすぎない。
　上記相違点３について検討する。
　インバータを逆並列接続することによって構成したラッチにおいて，ラッチ動作を制御するため，引用発明のようにラッチに伝送ゲートを介挿し，これを用いて書込みと保持の制御をする構成も，また補正後の発明のように，ラッチを構成するインバータそのものを制御する構成も，例えば，特開平６−２６０９０１号公報（【０００３】〜【０００５】段落，及び図５，図６参照），特開昭６３−５１７１６号公報（２頁左上欄１行〜右上欄１２行，図７〜９参照），及び特開昭６０−２２４３１９号公報（１頁右下欄１５〜１９行，図１，図２参照）に記載されているように何れも周知慣用の技術にすぎない。
　そうすると，引用発明においても，トランスファゲートＴＧ０を用いることに替えて，制御端子を有するインバータを用い，補正後の発明のように当該制御端子を書込みイネーブル信号で制御するような構成とすることは，当業者が設計に際して適宜なし得た程度の事項にすぎない。
　そして，補正後の発明が奏する効果も，引用発明及び周知技術から，容易に予測できる範囲内のものである。
　よって，補正後の発明は，引用発明及び周知技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定によって，特許出願の際，独立して特許を受けることができないものである。
３．結語
　以上のとおり，本件補正は，補正後の発明が特許出願の際独立して特許を受けることができないものであるから，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合していない。
　したがって，本件補正は，特許法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
第３　本願発明について
１．本願発明
　平成２７年２月３日に提出された手続補正書による手続補正は上記のとおり却下されたので，本願発明は上記「第２　補正却下の決定」の項中の「１．本願発明と補正後の発明」の項で「本願発明」として認定したとおりのものである。
２．引用発明及び技術事項
　引用発明及び周知技術は，上記「第２　補正却下の決定」の項中の「（２）独立特許要件」の項で引用発明及び周知技術として認定したとおりである。
３．対比・判断
　本願発明は補正後の発明から本件補正に係る限定を省いたものである。
　そうすると，本願発明の構成に本件補正に係る限定を付加した補正後の発明が，上記「第２　補正却下の決定」の項中の「（２）独立特許要件」の項で検討したとおり，引用発明，及び周知技術に基いて当業者が容易に発明をすることができたものであるから，本願発明も同様の理由（ただし，相違点３に係る判断を除く。）により当業者が容易に発明をすることができたものである。
４．審判請求人の主張について
　なお，審判請求人は，平成２７年７月２８日に提出した上申書において，「パルス生成器」に関して，
「　前記クロック信号の第２の縁に応答して第１の論理レベルへと動かされる，第１のノードを有する一致検出回路と，
　前記比較信号に応答するゲート端子と，前記一致検出回路の入力端子に接続されたドレイン端子とを有するPMOSプルアップトランジスタ(P5)と，
　前記一致検出回路の出力端子に接続されたゲート端子と，前記PMOSプルアップトランジスタ(P5)のソース端子に接続されたドレイン端子と，を有するPMOSプルアップトランジスタ(P6)とを含む」
と限定する補正（以下「補正案」という。）をすることを検討している旨主張している。
　しかしながら，拒絶査定不服審判においては，請求人が補正をすることができるのは，審判の請求と同時にする場合を除いては，審判合議体において，拒絶査定と異なる理由で拒絶すべき旨の審決をしようとする場合に限られるのであって，上申書において補正案を提示したからといって，これに基づいて補正の機会を与えることは必要とされていない。
　また，上記補正案の内容をみても，補正案には「PMOSプルアップトランジスタ(P6)」のソース端子の接続関係について特定されていないから，「PMOSプルアップトランジスタ(P5)」及び「PMOSプルアップトランジスタ(P6)」からなる構成が，プリチャージノードPCをプルアップするために必要な構成が特定されたものとはいえないし，また上記補正案の構成においてプルアップ動作を行うには，「一致検出回路」がＮＡＮＤゲートであることも必要であるが，当該構成についても特定されておらず，発明の詳細な説明に記載されたプリチャージノードPCを論理値１のレベルに保つ構成を反映した特定となっていないため，記載不備の観点からも上記補正案は直ちに採用できるものではない。
　したがって，請求人の上記上申書の主張を採用することはできない。
５．むすび
　以上のとおり，本願発明は，引用発明及び周知技術に基いて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　したがって，本願は，他の請求項について検討するまでもなく，拒絶すべきものである。
　よって，結論のとおり審決する。