【事件の表示】
　特願２０１０−２３６３９４「半導体装置」拒絶査定不服審判事件〔平成２４年　５月１０日出願公開、特開２０１２−　８９７３７、請求項の数（２）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２２年１０月２１日の出願であって，その手続の経緯は以下のとおりである。
平成２５年　９月１３日　審査請求
平成２７年　１月　８日　拒絶理由通知
平成２７年　３月１２日　意見書・手続補正
平成２７年　３月２６日　拒絶査定
平成２７年　６月２３日　審判請求・手続補正
　
第２　平成２７年６月２３日付け手続補正の適否
１　補正の内容
　平成２７年６月２３日付けの手続補正（以下，「本補正」という。）は，補正前の特許請求の範囲の請求項１を削除し，補正前の特許請求の範囲の請求項３のうち同請求項１を引用した部分を補正後の請求項１とし，補正前の特許請求の範囲の請求項３のうち同請求項２を引用した部分を補正後の請求項２とするものである。
２　判断
　本願の願書に最初に添付した特許請求の範囲の記載より，本補正が，本願の願書に最初に添付した明細書，特許請求の範囲又は図面（以下「当初明細書等」という。）に記載された事項の範囲内においてされたものであることは明らかであるから，本補正は，特許法第１７条の２第３項の規定に適合する。
　また，本補正は，前記１のとおり特許請求の範囲の請求項を削除するものであるから，特許法第１７条の２第４項の規定に適合することは明らかであり，同条第５項第１号に掲げる請求項の削除を目的とするものに該当する。
３　まとめ
　よって，本補正は特許法第１７条の２第３項から第５項までの規定に適合するから，適法にされたものである。
　
第３　本願発明について
１　本願発明１
　本願の特許請求の範囲の請求項１に係る発明（以下，「本願発明１」という。）は，本補正後の請求項１に記載された，次のとおりのものと認める。
「第１導電型高不純物濃度の半導体基板の一方の主面に垂直方向に堆積される柱状または層状のエピタキシャル層からなる第１導電型半導体領域と第２導電型半導体領域とが主面に平行方向に繰り返し交互に隣接する並列ｐｎ層をドリフト層として備え，該並列ｐｎ層がオン状態で電流を流し，オフ状態では電圧を保持するように構成され，前記並列ｐｎ層の表面に，主電流が流れる素子活性部と該素子活性部の外周に耐圧を確保するための素子周縁部を備える半導体装置において，
　前記並列ｐｎ層の第２導電型半導体領域が前記並列ｐｎ層表面から前記半導体基板側に向かい不純物濃度が低くなる不純物濃度分布を有する並列ｐｎ層と，
　該並列ｐｎ層の前記素子周縁部の表面層に主面に平行に配置される第１導電型表面領域と，
　該第１導電型表面領域の表面層に離間して配置される２以上の第２導電型ガードリングと，
　第２導電型ガードリングの内周側と外周側にそれぞれ配置され，第２導電型ガードリング表面にそれぞれ電気的に接続される導電性フィールドプレートと，を有し，
　前記第１導電型表面領域の厚さが前記素子活性部の下方にある並列ｐｎ層の厚さの１／３以下で，且つ，前記第１導電型表面領域の不純物濃度が２×１０１４／ｃｍ３を超え，８×１０１４／ｃｍ３未満の範囲から選ばれるいずれかの不純物濃度であることを特徴とする半導体装置。」
２　引用文献１の記載と引用発明１
　ア　引用文献１
　原査定の拒絶の理由に引用された，本願の出願前に日本国内において頒布された刊行物である，特開２００３−１１５５８９号公報（以下，「引用文献１」という。）には，図面とともに，次の記載がある。（下線は当審において付加した。以下同じ。）
（ア）「【０００１】
【発明の属する技術分野】本発明は，ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ），ＩＧＢＴ（伝導度変調型ＭＯＳＦＥＴ），バイポーラトンラジスタ等の能動素子やダイオード等の受動素子に適用可能で高耐圧化と大電流容量化が両立する縦形パワー半導体装置及びその製造方法に関する。
【０００２】基板の両面に電極部を備えてその基板の厚さ方向に電流を流す縦形ドリフト部を持つ縦形半導体装置においては，オン抵抗（電流容量）と耐圧との間にはトレードオフ関係が存在することから，縦形ドリフト部として，不純物濃度を高めたｎ型の縦形領域とｐ型の縦形領域とを基板の横方向へ交互に繰り返した並列ｐｎ構造を採用することが知られている。しかし，この並列ｐｎ構造の縦形ドリフト部では速く空乏化するものの，ドリフト部の周りの耐圧構造部では空乏層が外方向や基板深部へは拡がり難く，電界強度がシリコンの臨界電界強度に速く達し，耐圧構造部で耐圧が低下してしまうので，耐圧構造部にも並列ｐｎ構造を採用することが知られている。」
（イ）「【００１２】
【課題を解決するための手段】上記課題を解決するために，本発明に係る半導体装置の基本構造は，基板の第１主面側に形成された素子活性部に導電接続する第１の電極層と，基板の第２主面側に形成された第１導電型の低抵抗層に導電接続する第２の電極層と，素子活性部と低抵抗層との間に介在し，
オン状態ではドリフト電流を縦方向に流すと共にオフ状態では空乏化する縦形ドリフト部と，縦形ドリフト部の周りで第１主面と低抵抗層との間に介在し，オン状態では概ね非電路領域であってオフ状態では空乏化する耐圧構造部
（ウ）「【００２３】
【発明の実施の形態】［実施例１］図１は本発明の実施例１に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略平面図，図２は図１中のＡ−Ａ′線に沿って切断した状態を示す縦断面図，図３は図１中のＢ−Ｂ′線に沿って切断した状態を示す縦断面図である。なお，図１ではドリフト部の１／４を斜線部分で示してある。
【００２４】本例の
縦形ＭＯＳＦＥＴ
低抵抗のｎ
＋
ドレイン層（コンタクト層）１１の上に形成された第１の並列ｐｎ構造のドレイン・ドリフト部２２と，このドリフト部２２の表面層に選択的に形成された素子活性領域
【００２５】
第１の並列ｐｎ構造のドレイン・ドリフト部２２は，基板の厚み方向に層状縦形のｎ型ドリフト電路領域２２ａと基板の厚み方向に層状縦形のｐ型仕切領域２２ｂとを交互に繰り返して接合した構造である。
【００２６】
縦形ドリフト部２２の周りの耐圧構造部１２０は，基板の厚さ方向に配向する層状縦形のｎ型領域１２０ａと，基板の厚さ方向に配向する層状縦形のｐ型領域１２０ｂとを交互に繰り返して接合して成る第２の並列ｐｎ構造を有している。
耐圧構造部１２０のうち，第２の並列ｐｎ構造の主面側にはｎ型の高抵抗層１２２が形成されている。
複数のｐ型リング１２４ａ〜１２４ｅが形成されている。各ｐ型リング１２４ａ〜１２４ｅは第２の並列ｐｎ構造のｐ型領域１２０ｂに非接続で高抵抗層１２２の主面側に形成され
【００２７】耐圧構造部１２０の周りにはｎ型側縁領域１２６が形成されており，ｎ型側縁領域１２６の主面側にはｎ＋のチャネルストッパー領域１２８が形成されている。なお，耐圧構造部１２０の主面上には，表面保護及び安定化のために，熱酸化膜又は燐シリカガラス（ＰＳＧ）から成る酸化膜（絶縁膜）２３が成膜されている。
【００２８】このように，
複数のｐ型リング１２４ａ〜１２４ｅが耐圧構造部１２０の第２の並列ｐｎ構造のｐ型領域１２０ｂに直接接続していないため，オフ状態では，ｐ型リング１２４ａ〜１２４ｅにはｐベース領域１３ａ又はドリフト部２２からの距離に応じた電圧降下が現れるので，耐圧構造部１２０の表面電界が緩和される。
（エ）「【００３５】［実施例４］図６（ａ）〜（ｇ）は本発明の実施例１の製造方法を示す工程断面図である。
【００３６】まず，図６（ａ）に示す如く，
ｎ
＋
ドレイン層１１となるべきｎ型の低抵抗半導体基体の上に第１層目のｎ型高抵抗のエピタキシャル層３０ａを成長させる。
【００３７】次いで，図６（ｂ）に示す如く，イオン注入法によりｎ型の不純物となる燐イオン３１を注入し，エピタキシャル層３０ａの表面下に燐原子３２を導入する。
【００３８】次いで，図６（ｃ）に示す如く，エピタキシャル層３０ａの表面に，フォトリソグラフィーによりドリフト部２２及びその耐圧構造部１２０となるべき範囲で同一ピッチの不純物導入窓３３ａが開けられたレジストマスク３３を形成した後，イオン注入法によりｐ型の不純物となるホウ素イオン３４を注入し，エピタキシャル層３０ａの表面下にホウ素原子３５を選択的に導入する。なお，燐イオン３１の注入工程とホウ素イオン３４の注入工程はどちらを先にしても構わない。また，エピタキシャル層３０ａが高不純物濃度である場合は，その逆導電型のホウ素イオン３４の選択的導入だけで良い。
【００３９】次いで，レジストマスク３３を除去した後，図６（ｄ）に示す如く，
第１層目のエピタキシャル層３０ａの上に第２層目のｎ型高抵抗のエピタキシャル層３０ｂを成長させて，上記と同様な不純物導入工程を施し，更に，第３層目のｎ型高抵抗のエピタキシャル層３０ｃを成長させる。
【００４０】次いで，図６（ｅ）に示す如く，レジストマスク３６の外，フォトリソグラフィーによりドリフト部２２となるべき範囲で同一ピッチの不純物導入窓３３ａが開けられたレジストマスク３３を形成した後，イオン注入法によりｐ型の不純物となるホウ素イオン３４を注入し，エピタキシャル層３０ｃの表面下にホウ素原子３５を選択的に導入する。
【００４１】次いで，レジストマスク３６及びレジストマスク３３を除去した後，図６（ｆ）に示す如く，第４層目のｎ型高抵抗のエピタキシャル層３０ｄを成長させる。
【００４２】しかる後，図６（ｇ）に示す如く，熱処理によってエピタキシャル層３０ａ〜３０ｄに導入されて仕込まれた燐元素３２とホウ素元素３５を同時に一斉熱拡散させて，各拡散中心から拡散する拡散単位領域を上下相互に接続させ，
ドリフト部２２におけるｎ型のドリフト電路領域２２ａとｐ型の仕切領域２２ｂ並びに耐圧構造部１２０のｎ型領域１２０ａとｐ型領域１２０ｂとを同時に形成する。
（オ）図１には，
ドレイン・ドリフト部２２の外周に耐圧構造部１２０を備える
（カ）図２には，
ドレイン層１１の上面に平行方向に繰り返し交互に隣接する第１の並列ｐｎ構造のドレイン・ドリフト部２２及び第２の並列ｐｎ構造の耐圧構造部１２０を備えること，及び，耐圧構造部１２０の表面にドレイン層１１の上面に平行にｎ型の高抵抗層１２２を備えること，ｎ型の高抵抗層の表面に離間してｐ型リング１２４ａ〜１２４ｅを備えること，
　イ　前記アより，引用文献１には次の発明（「引用発明１」という。）が記載されているものと認められる。
「ｎ＋ドレイン層となるべきｎ型の低抵抗半導体基体の上にエピタキシャル層を成長させ，ドレイン・ドリフト部における層状縦型のｎ型のドリフト電路領域と層状縦型のｐ型の仕切り領域並びに耐圧構造部の層状縦型のｎ型領域と層状縦型のｐ型領域とを同時に形成し，それぞれが半導体基体の上面に平行方向に繰り返し交互に隣接する第１の並列ｐｎ構造のドレイン・ドリフト部及びその外周に第２の並列ｐｎ構造の耐圧構造部をなす縦型ＭＯＳＦＥＴにおいて，
　耐圧構造部の表面に半導体基体の上面に平行にｎ型の高抵抗層と，
　ｎ型の高抵抗層の表面に離間して複数のｐ型リング，
を有する縦型ＭＯＳＦＥＴ。」
３　引用文献２の記載と引用発明２
　ア　引用文献２
　原査定の拒絶の理由で引用された，本願の出願前に日本国内において頒布された刊行物である，特許第３６３４８３０号公報（以下，「引用文献２」という。）には，図面とともに，次の記載がある。
（ア）「【００３０】
＜第１の実施形態＞
図１（ａ）は，本発明の第１の実施形態に係るリサーフ構造を埋め込んだ
縦型パワーＭＯＳＦＥＴの構成
【００３１】
このＭＯＳＦＥＴは，第１の半導体層であるｎ−ドリフト層３の一方の表面に高濃度半導体層（例えばｎ＋ドレイン層）２が形成され，このｎ＋ドレイン層２上には第１の主電極であるドレイン電極１が形成されている。
【００３２】
前記ｎ−ドリフト層３の他方の表面側には，複数の第２の半導体層としてｐ型リサーフ層４が横方向に周期的に配置され，スーパージャンクション構造が形成されている。
【００３３】
このスーパージャンクション構造の表面には，第３の半導体層としてｐ型ベース層５が形成され，このｐ型ベース層５の表面には第４の半導体層としてｎ＋型ソース層６が選択的に，且つ，平面ストライプ形状に拡散形成されている。
【００３４】
このｐ型ベース層５は，一例として，約１×１０１７ｃｍ−３の不純物濃度で，約２．０μｍの深さに形成されており，前記ｎ＋型ソース層７は，一例として，約１×１０２０ｃｍ−３の不純物濃度で，約０．２μｍの深さに形成されている。
【００３５】
そして，ｐ型ベース層５のｎ＋型ソース層６から当該ｐ型ベース層５，ｎ−ドリフト層３，隣りのｐ型ベース層５およびそのｎ＋型ソース層６に至る領域上の表面を覆うように，膜厚が約０．１μｍのゲート絶縁膜（例えばＳｉ酸化膜）８を介して第１の制御電極としてゲート電極９が平面ストライプ形状に形成されている。
【００３６】
また，上記ゲート絶縁膜８を介してゲート電極９を挟むように，各ｐ型ベース層５上には，ｎ＋型ソース層６の表面上およびｐ型ベース層５の表面上に接合するように第２の主電極であるソース電極７が平面ストライプ形状に形成されている。
【００３７】
換言すれば，ｎ−ドリフト層３の他方の表面には複数のｐ型ベース層５が選択的に形成され，各ｐ型ベース層５の表面にはｎ＋型ソース層６が選択的に形成されている。そして，
ｐ型ベース層５とドレイン電極１との間のｎ−ドリフト層３中には，ｐ型ベース層５に接続されたｐ型リサーフ層４が形成されている。このｐ型リサーフ層４とｎ−ドリフト層３が交互に横方向に繰り返す縦型リサーフ構造
【００３８】
スーパージャンクション構造の原理から，ｎ−ドリフト層３の不純物総量とｐリサーフ層４の不純物総量が同量となることが望ましく，両者の不純物量が等しくなくなると，ドリフト層の等価的な不純物量が増加し，耐圧が低下する。
【００３９】
図１（ｂ）は，同図（ａ）中のｎ−ドリフト層３とｐリサーフ層４の不純物濃度について縦方向におけるプロファイルを示している。
【００４０】
ｎ−ドリフト層３の不純物濃度は縦方向に一定のプロファイルを有するが，
ｐリサーフ層４の不純物濃度は，ソース電極７からドレイン電極１に向かう縦方向において（深さ方向に向かって）徐々に小さくなる分布（傾斜プロファイル）を有する。
　イ　引用発明２
　前記アより，引用文献２には次の発明（以下，「引用発明２」という。）が記載されていると認められる。
「ｐ型ベース層とドレイン電極との間のｎ−ドリフト層中に，ｐ型ベース層に接続されたｐ型リサーフ層が形成され，このｐ型リサーフ層とｎ−ドリフト層が交互に横方向に繰り返す縦型リサーフ構造において，ｐ型リサーフ層の不純物濃度は深さ方向に向かって徐々に小さくなる分布を有する縦型パワーＭＯＳＦＥＴ。」
４　引用文献３の記載と引用発明３
　ア　引用文献３
　原査定の拒絶の理由で引用された，本願の出願前に日本国内において頒布された刊行物である，特開２００８−２５８３２７号公報（以下，「引用文献３」という。）には，図面とともに，次の記載がある。
（ア）「【００１０】
（第１の実施形態）　
　図１は，本発明の第１の実施形態に係る電力用半導体素子である
パワーＭＯＳＦＥＴの構成
　なお，図１に示すグラフ図の横軸は，断面図における横方向の位置に対応している。後述する他の図においても同様である。　
　図２は，図１に示すパワーＭＯＳＦＥＴを例示する部分断面図及び上面図である。　
　なお，図２の断面図には，パワーＭＯＳＦＥＴの上部のみを示している。
【００１１】
　図１に示すように，本実施形態に係るＭＯＳＦＥＴにおいては，第１半導体層として導電型がｎ型のｎ＋ドレイン層２が設けられており，このｎ＋ドレイン層２上には，スーパージャンクション構造（ＳＪ構造）を形成する第２半導体層であるｎピラー層３と第３半導体層であるｐピラー層４とが設けられている。ｎピラー層３及びｐピラー層４の導電型はそれぞれｎ型及びｐ型であり，ｎ＋ドレイン層２の上面に平行な方向（以下，「横方向」という）に沿って交互に且つ周期的に配列されている。
【００１２】
　一例では，図２に示すように，ｎ＋ドレイン層２の上面に垂直な方向（以下，「縦方向」という）から見て，各ｎピラー層３の形状は略正方形であり，複数のｎピラー層３がマトリクス状に配列されている。また，ｐピラー層４は格子状に形成されており，ｎピラー層３間の隙間を埋めている。ｐピラー層４はｎ＋ドレイン層２に接していてもよく，接していなくてもよいが，図１においては，ｐピラー層４がｎ＋ドレイン層２に接しておらず，両層の間にｎピラー層３と一体的に形成されたｎ型層が介在している例を示している。これｎ型層を介して，各ｎピラー層３は相互に接続されている。
【００１３】
　また，
ｎピラー層３及びｐピラー層４の上方には，第４の半導体層としてｐ型のｐベース層５が設けられており，ｎピラー層３及びｐピラー層４に接している。
隣り合うｐベース層５間には，複数本のｎピラー層３が配置されており，また，ｎピラー層３間にはそれぞれｐピラー層４が配置されている。
【００１４】
　更に，隣り合うｐベース層５の直上域間には，制御電極としてゲート電極９が設けられている。すなわち，ゲート電極９は，隣り合うｐベース層５のうち一方のｐベース層５における他方のｐベース層５側のｎソース層６とｎピラー層３との間の部分の直上域から，この隣り合うｐベース層５間に配置されたｎピラー層３及びｐピラー層４の直上域を通過して，他方のｐベース層５における一方のｐベース層５側のｎソース層６とｎピラー層３との間の部分の直上域まで延びている。」
（イ）「【００３６】
（第３の実施形態）
　図５は，本発明の第３の実施形態に係る
パワーＭＯＳＦＥＴ
　図５に示すように，本実施形態に係るパワーＭＯＳＦＥＴにおいては，前述の第２の実施形態に係るパワーＭＯＳＦＥＴ（図４参照）と比較して，ｐピラー層４のピラー濃度が縦方向にも傾斜している点が異なっている。すなわち，ｎピラー層３における不純物濃度は縦方向で一定であるが，
ｐピラー層４における不純物濃度は，ソース電極７からドレイン電極１へ向かうにつれて連続的に減少している。
　イ　引用発明３
　前記アより，引用文献３には次の発明（以下，「引用発明３」という。）が記載されていると認められる。
「隣り合うｐベース層間に，複数本のｎピラー層が配置されており，また，ｎピラー層間にはそれぞれｐピラー層が配置され，ｐピラー層における不純物濃度は，ソース電極からドレイン電極へ向かうにつれて連続的に減少しているパワーＭＯＳＦＥＴ。」
５　引用文献４の記載と引用発明４
　ア　引用文献４
　原査定の拒絶の理由で引用された，本願の出願前に日本国内において頒布された刊行物である，特開２００８−００４６４３号公報（以下，「引用文献４」という。）には，図面とともに，次の記載がある。
「【００１４】
　本実施形態に係る
半導体装置は，ｎ型ピラー領域３及びｐ型ピラー領域４の周期的配列構造が形成された素子部（セル部）と，この素子部を囲むように素子部の外側に設けられた終端部とに大きく分けられる。
・・・
【００２０】
　
終端部における高抵抗層１３の表面には，ｐ型シリコンからなるガードリング層１０が形成されている。
・・・
【００３２】
　また，図５に表されるように，
ガードリング層１４にフィールドプレート電極１５が接続されている
　イ　引用発明４
　前記アより，引用文献４には次の発明（以下，「引用発明４」という。）が記載されていると認められる。
「素子部を囲むように素子部の外側に設けられた終端部における高抵抗層の表面にガードリング層が形成され，ガードリング層にフィールドプレート電極が接続されている半導体装置。」
６　本願発明１と引用発明１との対比
　ア　引用発明１の「ｎ型」及び「ｐ型」は，それぞれ本願発明１の「第１導電型」及び「第２導電型」に相当すると認められる。
　イ　引用発明１の「ｎ＋ドレイン層となるべきｎ型の低抵抗半導体基体」は，本願発明１の「第１導電型高不純物濃度の半導体基板」に相当すると認められる。
　ウ　引用発明１の「半導体基体の上にエピタキシャル層を成長させ」は，半導体基板の一方の主面に成長するものであり，エピタキシャル層である以上，垂直方向に堆積されることは自明である。
　エ　また，引用発明１の「ドレイン・ドリフト部における層状縦型のｎ型のドリフト電路領域と層状縦型のｐ型の仕切り領域並びに耐圧構造部の層状縦型のｎ型領域と層状縦型のｐ型領域とを同時に形成し，それぞれが半導体基体の上面に平行方向に繰り返し交互に隣接する第１の並列ｐｎ構造のドレイン・ドリフト部及びその外周に第２の並列ｐｎ構造の耐圧構造部をなす」は，すべてが「同時に形成」されるから，ドレイン・ドリフト部と耐圧構造部をまとめて「ドリフト層」ということができ，この「ドリフト層」は，本願発明１の「ドリフト層」に相当すると認められる。
　オ　そして，引用発明１のＭＯＳＦＥＴにおいては，ドレイン・ドリフト部はオン状態ではドリフト電流を縦方向に流すと共にオフ状態では空乏化し，耐圧構造部はオン状態では概ね非電路領域であってオフ状態では空乏化するものであり（前記２ア（イ）），ここでドレイン・ドリフト部と耐圧構造部をまとめて「ドリフト層」として記述すれば，ドリフト層の並列ｐｎ構造がオン状態で電流を流し，オフ状態では空乏化して電圧を保持するように構成されることになるから，これは本願発明１の「該並列ｐｎ層がオン状態で電流を流し，オフ状態では電圧を保持するように構成され」に相当すると認められる。
　カ　また，引用発明１の第１の並列ｐｎ構造のドレイン・ドリフト部及びその外周の第２の並列ｐｎ構造の耐圧構造部は，前記のようにまとめて「ドリフト層」であるが，その表面に着目して，並列ｐｎ構造の表面に，ドリフト電流が流れるドレイン・ドリフト部の表面とその外周の耐圧構造部の表面を備えるということができ，これは本願発明１の「前記並列ｐｎ層の表面に，主電流が流れる素子活性部と該素子活性部の外周に耐圧を確保するための素子周縁部を備える」に相当すると認められる。
　キ　引用発明１の「縦型ＭＯＳＦＥＴ」は，本願発明１の「半導体装置」に相当すると認められる。
　ク　引用発明１の「耐圧構造部の表面に半導体基体の上面に平行にｎ型の高抵抗層」は，下記相違点３を除いて，本願発明１の「該並列ｐｎ層の前記素子周縁部の表面層に主面に平行に配置される第１導電型表面領域」に相当すると認められる。
　ケ　引用発明１の「ｎ型の高抵抗層の表面に離間して複数のｐ型リング」は，本願発明１の「該第１導電型表面領域の表面層に離間して配置される２以上の第２導電型ガードリング」に相当すると認められる。
　コ　してみると，本願発明１と引用発明１とは，下記サの点で一致し，下記シの点で相違すると認められる。
　サ　一致点
「第１導電型高不純物濃度の半導体基板の一方の主面に垂直方向に堆積される柱状または層状のエピタキシャル層からなる第１導電型半導体領域と第２導電型半導体領域とが主面に平行方向に繰り返し交互に隣接する並列ｐｎ層をドリフト層として備え，該並列ｐｎ層がオン状態で電流を流し，オフ状態では電圧を保持するように構成され，前記並列ｐｎ層の表面に，主電流が流れる素子活性部と該素子活性部の外周に耐圧を確保するための素子周縁部を備える半導体装置において，
　該並列ｐｎ層の前記素子周縁部の表面層に主面に平行に配置される第１導電型表面領域と，
　該第１導電型表面領域の表面層に離間して配置される２以上の第２導電型ガードリングと，
を有する半導体装置。」
　シ　相違点
（ア）相違点１
　本願発明１では，「前記並列ｐｎ層の第２導電型半導体領域が前記並列ｐｎ層表面から前記半導体基板側に向かい不純物濃度が低くなる不純物濃度分布を有する並列ｐｎ層」を有するのに対し，引用発明１の並列ｐｎ構造のｐ型の仕切り領域及びｐ型領域について不純物濃度が低くなる不純物濃度分布についての開示がない点。
（イ）相違点２
　本願発明１では，「第２導電型ガードリングの内周側と外周側にそれぞれ配置され，第２導電型ガードリング表面にそれぞれ電気的に接続される導電性フィールドプレート」を有するのに対し，引用発明１には導電性フィールドプレートについての開示がない点。
（ウ）相違点３
　本願発明１では，「前記第１導電型表面領域の厚さが前記素子活性部の下方にある並列ｐｎ層の厚さの１／３以下で，且つ，前記第１導電型表面領域の不純物濃度が２×１０１４／ｃｍ３を超え，８×１０１４／ｃｍ３未満の範囲から選ばれるいずれかの不純物濃度であること」を特徴とするのに対し，引用発明１ではｎ型の高抵抗層について厚さや不純物濃度についての開示がない点。
７　相違点についての検討
　ア　引用文献２ないし４には，それぞれ前記３ないし５のとおりの発明が記載されていると認められる。そして，引用文献２ないし４には，前記相違点１に係る構成について，記載も示唆もされていない。引用文献２及び３にはｐ型ベース層に接続され，又はｐ型ベース層の間に配置されたｐ型ピラー層の不純物濃度を深さ方向に低くなるようにすることが記載されているだけで，ｐ型ベース層を含む素子活性部の外周の素子周縁部においてその直下のｐ型半導体領域の不純物濃度を深さ方向に低くなるようにすることは開示されていない。
　イ　また，前記相違点３について検討すると，引用発明１の「ｎ型の高抵抗層」は，複数のｐ型リングに距離に応じた電圧降下が現れ，耐圧構造部の表面電界を緩和するために，複数のｐ型リングが耐圧構造部のｐ型領域に直接接続しない（前記２ア（ウ））よう「高抵抗」とするものである。したがって，引用文献１では「ｎ型の高抵抗層」が前記直接接続を防ぐための高抵抗層として機能すべく，その厚さや不純物濃度を設定することは示唆されているといえるが，相違点３に係る第１導電型表面領域の厚さや不純物濃度は示唆されていない。引用文献２ないし４には前記厚さや不純物濃度について，まったく記載がないし示唆もされていない。
　ウ　そうすると，引用発明１において，相違点１及び３それぞれに係る構成とすることは，いずれも，引用文献２ないし４にそれぞれ記載の発明に基づいて，当業者が容易に想到し得たものとは認められない。
８　本願発明１についてのまとめ
　したがって，本願発明１は，引用発明１ないし４に基づいて，当業者が容易に発明をすることができたとはいえない。
９　本願発明２について
　本願の特許請求の範囲の請求項２に係る発明（以下，「本願発明２」という。）は，本補正後の請求項２に記載されたとおりのものと認める。
　そして，本願発明２は，本願発明１の発明特定事項をすべて含みさらに別の発明特定事項を付加したものに相当するから，本願発明１が前記８のとおり，引用発明１ないし４に基づいて，当業者が容易に発明をすることができたとはいえない以上，本願発明２も同様の理由で，引用発明１ないし４に基づいて，当業者が容易に発明をすることができたとはいえない。
　
第４　結論
　以上のとおり，本願については，原査定の拒絶理由を検討してもその理由によって拒絶すべきものとすることはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。