【事件の表示】
　特願２０１１−５５２９３３「メモリブロックの管理」拒絶査定不服審判事件〔平成２２年　９月１０日国際公開、ＷＯ２０１０／１０１６０９、平成２４年　８月３０日国内公表、特表２０１２−５１９９００〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯 
　本件は、平成２２年２月２４日（優先権主張　２００９年３月４日、米国）を国際出願日とする出願であって、平成２５年９月３０日付けで拒絶理由が通知され、平成２６年１月７日付けで手続補正がなされたが、同年６月２７日付けで拒絶査定がなされ、これに対して、同年１０月２１日に拒絶査定不服の審判が請求されるとともに、同日付けで手続補正がなされたものである。
　
第２　平成２６年１０月２１日付けの手続補正についての補正却下の決定
〔結論〕
　平成２６年１０月２１日付け手続補正を却下する。
　
〔理由〕
１．補正内容
　平成２６年１０月２１日付けの手続補正（以下、「本件補正」と呼ぶ。）は、補正前の特許請求の範囲の請求項１を、補正後の特許請求の範囲の請求項１に変更する補正事項を含むものである。
　そして、補正前の請求項１及び補正後の請求項１の各記載は、それぞれ、以下のとおりである。
　なお、〈補正後の請求項１〉における下線は補正箇所を表している。
　
〈補正前の請求項１〉
　「【請求項１】
　メモリコントローラであって、
　スーパーブロックに体系化される物理ブロックの少なくとも２つのプレーンを有する１つ以上のメモリデバイスに結合され、各スーパーブロックについては、前記少なくとも２つのプレーンの各々から１つの物理ブロックを含む制御回路を備え、前記制御回路は、
　　前記プレーン内部の欠陥物理ブロックを判定し、
　　特定のブロック位置にある物理ブロックのうちのいずれもが欠陥品であると判定されない場合、前記特定のブロック位置にある前記物理ブロックをスーパーブロックに割り当て、
　　特定のブロック位置にある前記物理ブロックのうちの１つ以上が欠陥品であると判定される場合、
　　　欠陥品であると判定されなかった、前記特定のブロック位置にある前記物理ブロックをスーパーブロックに割り当て、
欠陥品であると判定された、前記特定のブロック位置にある前記１つ以上の物理ブロックの各々のために、それぞれの置換物理ブロックを前記スーパーブロックに割り当て、
　　　前記それぞれの置換物理ブロックは、欠陥品であると判定されたそれぞれの物理ブロックを含む、前記プレーンのうちのそれぞれ１つの内部のいくつかの物理ブロックの内、欠陥品であると判定された物理ブロックを置き換えるために設けられたブロック位置にある置換ブロックから選択されるように構成される、
メモリコントローラ。」
　
〈補正後の請求項１〉
　「【請求項１】
　メモリコントローラであって、
　スーパーブロックに体系化される物理ブロックの少なくとも２つのプレーンを有する１つ以上のメモリデバイスに結合され、各スーパーブロックについては、前記少なくとも２つのプレーンの各々から１つの物理ブロックを含む制御回路を備え、前記制御回路は、
　　前記プレーン内部の欠陥物理ブロックを判定し、
　　特定のブロック位置にある物理ブロックのうちのいずれもが欠陥品であると判定されない場合、前記特定のブロック位置にある前記物理ブロックをスーパーブロックに割り当て、
　　特定のブロック位置にある前記物理ブロックのうちの１つ以上が欠陥品であると判定される場合、
　　　欠陥品であると判定されなかった、前記特定のブロック位置にある前記物理ブロックをスーパーブロックに割り当て、
　欠陥品であると判定された、前記特定のブロック位置にある前記１つ以上の物理ブロックの各々のために、それぞれの置換物理ブロックを前記スーパーブロックに割り当て、
　　　前記それぞれの置換物理ブロックは、欠陥品であると判定されたそれぞれの物理ブロックを含む、前記プレーンのうちのそれぞれ１つの内部のいくつかの物理ブロックの内、欠陥品であると判定された物理ブロックを置き換えるために設けられたブロック位置にある置換ブロックから選択されるように構成され
、異なるブロック位置の前記物理ブロックから選択される置換物理ブロックの特定の数は、少なくとも部分的に、前記プレーンあたりの欠陥ブロックの上限予測数に基づいて、決定される
メモリコントローラ。」
　
２．本件補正に対する判断
　本件補正の内の上記補正事項は、補正前の請求項１に記載のあった発明を特定するために必要な事項である「欠陥品であると判定されたそれぞれの物理ブロックを含む、前記プレーンのうちのそれぞれ１つの内部のいくつかの物理ブロックの内、欠陥品であると判定された物理ブロックを置き換えるために設けられたブロック位置にある置換ブロックから選択されるように構成され」た「置換物理ブロック」に関して、「異なるブロック位置の前記物理ブロックから選択される置換物理ブロックの特定の数は、少なくとも部分的に、前記プレーンあたりの欠陥ブロックの上限予測数に基づいて、決定される」ものに限定したものであり、かつ、補正の前後において、請求項１の産業上の利用分野及び解決しようとする課題は同一であるから、特許法第１７条の２第５項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の前記請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか）について、以下に検討する。
  
２−１．本願補正発明
　本願補正発明は、上記「１．」の〈補正後の請求項１〉の欄に転記したとおりのものである。
　
２−２．特許法第２９条第２項の規定への該当性（進歩性）について
　
（１）引用例の記載、引用例記載の発明
（引用例）
　原査定の拒絶の理由に引用された、本願の優先日前に頒布された刊行物である、特表２００７−５２０８４２号公報（以下、「引用例」という。）には、図面と共に以下の記載がある。
　
ａ）「【００１３】
  一般に、本発明のメモリシステムは、その主不揮発性メモリ中に、マルチブロック・メタブロック構造へのブロックのリンキングの記録を保持する。この記録は、要求に応じて不揮発性メモリに読み込むことができるマップテーブルに工場欠陥および成長欠陥の欠陥マップを含んでいる。このマップは、成長欠陥が発生してブロックが新しい位置に割り当てられる際に更新される。メタブロックは好ましくは、いくつかのサブアレイ、すなわちプレーンの各々における１つのブロックにより形成され、この場合、グループ化は好ましくは、不良とマークされてマップ中に配置されるブロックを除いて、各プレーンにおける同じ番号のブロックで行われる。１つの実施形態において、ブロックは、ブロックを交互にするように直接的にマッピングされる。次に、欠陥ブロックを含みうるメタブロックは、対応するプレーン中の交互のブロックで再形成される。不揮発性メモリ内のメタブロックへのブロックのリンキングの完全な記録を保持するのではなく、「標準」リンキングが、例えば、システムのファームウェア中に埋め込まれたアルゴリズムに基づくことができ、欠陥によるこのアルゴリズムからの逸脱のみが格納される必要がある。欠陥がまったく存在しない標準メタブロックは、使用可能な標準メタブロックと呼ばれる。残りのメタブロックは、使用不能な標準メタブロックと呼ばれ、構成物理ブロックは予備ブロックと呼ばれる。
【００１４】
  図１〜図３は、
ホスト
コントローラ
および１つの不揮発性メモリアレイ、または複数のアレイ
を含む
不揮発性メモリシステム
【００１５】
  一般的に、不揮発性メモリアレイは、記憶素子として１つ以上の導電性フローティングゲートを含む複数のメモリセルを含む。メモリアレイは、代わりに他の長期の電子電荷記憶素子、例えば電荷トラッピング誘電体を含みうる。不揮発性多状態記憶素子、フラッシュ／ＥＥＰＲＯＭ／フローティングゲートである記憶素子、ＮＲＯＭ、ＭＮＯＳ、ＭＲＡＭ／ＦＲＡＭ、ＮＡＮＤ、ＮＯＲなどの不揮発性記憶素子、および複数の消去単位に編成される不揮発性記憶素子を含む様々な不揮発性記憶素子を用いることができる。デジタル情報、アナログ情報、または両者の組み合わせを格納する不揮発性記憶素子を用いることができる。
【００１６】
  メモリセルアレイは、１ビットのデータを各素子で格納するために各記憶素子について定義された２つの電荷レベルで操作されうる。代わりに、各記憶素子について２つを超える格納状態を定義でき、その場合、１ビットを超えるデータが各記憶素子中に格納される。
【００１７】
  図４ａは、１つの
メモリチップが、消去単位のグループ（またはブロック）に
フォーマットされ
これらのブロックは、物理プレーン
に従って配置され
【００１８】
  ホストからのデータは一般に、論理セクタとして識別されるメモリシステムに単に提供される。例えば、ホストは、開始論理セクタおよびセクタ総数に関して記述されたデータを送信する。ホスト内部で、これらの論理セクタはより大きい単位に構造化されうるが、この情報は一般にメモリのコントローラには渡されない。（もっとも、これらのホスト構造の知識は、メモリまたはコントローラ構成体中に物理構造を持つために用いることができ、これらの構成体は、ホストがデータをどのように転送するかをこれらのホスト構造が反映するので、これらのホスト構造を反映する。例えば、メモリは一般に、論理セクタと同サイズの物理セクタに基づいてユーザデータを格納するために構造化される。）コントローラは、ホスト構造を、物理メモリ中のそれらのより効率的な格納のための物理構造を模倣する論理構成体に編成する。例えば、一般的な配置において、メモリシステムコントローラは、（ホストにより定義されるような）論理セクタを、フラッシュ形メモリのための物理的消去単位であるブロックの物理構造にサイズにおいて対応する論理ブロックにグループ化する。次に、
コントローラは、論理構成体に対する物理構造の関係を、例えば、セクタアドレステーブル（ＳＡＴ）の形で保持
【００１９】
  より高い効率のために、メモリシステムは、より大きい構造を導入することにより並列性を増大させることがよくある。例えば、書き込み、読み出し、またはその両方が並行して行える多数の半自律的なアレイを有するメモリシステムにおいて、
異なるアレイからのブロックは、「メタブロック」構造にグループ化され
コントローラは、同時に操作される多重ブロックを考慮して、データの論理ブロックを対応する論理メタブロックに形成する
１つのメタブロックは、単一のメモリチップを有する複数のプレーンまたはいくつかのメモリチップを越えて分布された１つ以上のプレーンから形成
【００２０】
  図５〜図１０の構造を最初に論じ、次に各図により示される操作を個々に説明する。図５〜図１０は、図１〜図３のメモリアレイの例として、
４つのプレーン中の６つのブロック、総計２４の消去単位の配置
【００２１】
  各プレーンは一般に、それ自体のデータレジスタおよびプログラミング回路を有している。これは、プレーンの各々のメモリセルのブロックへの同時プログラミングを考慮している。各プレーンは、他のプレーンから半独立的に操作可能である。例示の便宜上、図５〜図１０に描かれたプレーンは、６つの物理ブロック０〜５を有するように示されている。任意の形態におけるブロックの実際の数は、より低いことがあるが、一般にはずっと高い。
【００２２】
  多数のブロックがあるシステムにおいて、プレーンは、図４ａに示されているように、複数のゾーンに論理的に分割されうる。これらのゾーンは、複数のプレーンを横断して延びる。プレーンのゾーンへの分割は、１つのプレーンをより小さくより扱いやすいセグメントに分割するために行われる。ゾーン内部の各プレーン中のブロックは、物理ブロックアドレスの同じ隣接したセットを占めうる。実際的な設計決定が、特定のメモリシステムにおいて実施されたゾーンの数に影響を与えることがあるが、ゾーンの数は具体的に限定されない。本発明の様々な態様は、ゾーン構造を持つか、或いは持たないメモリにおいて実施することができ、ゾーン構造を持たないメモリについては、全体としてプレーン内部で、或いは個々のゾーンと共に実施することができる。
【００２３】
  図５〜図１０におけるシナリオに適用されるようなメモリシステムにより用いられる操作単位は好ましくは、メタブロックである。
メタブロックは、プレーンを横断する複数の物理ブロックの仮想リンキングで
【００２４】
  図５〜図１０に示されている接続された矢線のセットの各々の中の矢線により示されているように、
メタブロックは、複数のプレーンを横断して延び、一般にこれらのプレーンの各々からの１つのブロックを含む
【００２５】
  メタブロックへのブロックのリンキングについてのより一般的な状況が図４ｂに示されている。
システムのメモリ部分
は、チップ０〜Ｚから成るように取られ、各チップは、チップ０についてはプレーン００〜０Ｗのような多くのプレーンを有する
【００２６】
  いくつかのメタブロック・リンキングを示し、ここで、
各メタブロックＭＢは、リンキング中の第１のブロックの第１の行に従って番号を付けられ、例えば、ブロック０で始まるメタブロックは、ＭＢ0 と表示され、
　
ｂ）「【００３４】
  図５は、
工場欠陥または成長欠陥がまったく見られないメモリアレイ
揃ったオフセットを有する物理ブロックを含むメタブロック
【００３５】
  本発明の１つの実施形態において、メタブロックの１つの特徴は、（第１の物理ブロックアドレスに関連付けられた）第１の仮想ブロックアドレスが、その特定のメタブロックに関連付けられた残りの物理ブロックの位置を決定するために必要な唯一の情報であり、残りのリンクされたメタブロックはリンキング・アルゴリズムにより決定されるということである。これにより、メタブロックを格納するために必要とされるデータのサイズが低減される。第１の物理ブロックにおいて欠陥が発生すると、そのメタブロック全体が無効になり、アドレス空間からマップアウトされる。というのは、利用可能なプレーンの各々を横断して配置されたメタブロックの残りの要素を示すためのどのような機構ももはやないからである。この例が、以下の図９の説明において示されている。
【００３６】
  図６は、
第１の新しい欠陥が発生し
この新しい欠陥は、プレーン２上のブロック１に位置
メタブロック内部の物理ブロックが故障
故障したメタブロックに関連付けられた残りの物理ブロックは、他の健全なメタブロックを生成するために使用することができるから
残る３つの健全な物理ブロックは予備
【００３７】
  図７は、
第２の新しい欠陥が発生し
この新しい欠陥は、プレーン３上のブロック３のＭＢ3 に位置
欠陥が生じたプレーン（プレーン３）
利用可能な予備ブロックについて
調べられ
プレーン３においてブロック１が利用可能なので、メタブロックは、メタブロックの欠陥部分を置き換えるために、ブロック１を示すように更新され
プレーン３のＭＢ3 における欠陥ブロック
は、リンキングにおいて、ＭＢ1 のプレーン２の
故障によって余剰にされたＭＢ1 の中のプレーン３の健全なブロックにより置き換えられ
　
ｃ）「【００４３】
  図１１は、論理−物理マッピングテーブル１１０１を用いてメタブロックの構成要素がどのようにマッピングされうるかを例示する。ＬＢＮ［０］と関連付けられたメモリ１１０３（またはその構造を用いる実施形態のメモリゾーン）中のメタブロックが、ハッチングでマークされたブロックにより示されている。（この例における）メモリの４つのプレーンは、１つを超えるチップを横断して再度分布させられる。ＬＢＮ［０］内に含まれるＰＢＮエントリは、ハッチングによりマークされ、メタブロックの部分であるブロックの各々の物理アドレスを参照する。プレーン０に含まれているメタブロックの第１の要素は、他のメタブロック要素にアクセスするために使用される。図５〜図１０に関して説明されているように、プレーン０中のメタブロック要素が不良であることが見出されれば、そのメタブロック全体は不良としてマークされなければならない。というのは、それらはプレーン０上の要素を介してメタブロックの残りとリンクされるからである。
【００４４】
  マッピングテーブル１１０１は、メタブロックを形成するためのブロックのリンキングの記録の１つの例である。メタブロック構成要素の適応性を考慮する１つの手法は、書き込み処理用にメタブロックが要求されるたびに、利用可能な健全なブロックのプールからメタブロックを動的に形成することである。この手法はメタブロック構造のための適応性を考慮するが、この手法は、ブロックが必要とされるたびにリンキングが再確立されることを要求し、さらに、この手法は、このプールを決定するために各プレーンがアクセスされることを要求する。本発明の主要な態様の１つによれば、この記録は、不揮発性メモリ中の１つの位置に格納される。次に、この記録は、アドレス変換において使用するための要求があり次第、フラッシュメモリからコントローラ上の揮発性メモリ（または代わりの不揮発性メモリ）に読み込まれる。
【００４５】
  実施形態の１つのセットにおいて、リンキング情報の記録は、ユーザデータが格納される通常の物理ブロック外部のどこかのような、特別な不揮発性メモリ位置に保持される。例えば、この記録は、図４ａのプレーン０中の予約領域の１つ、または米国公開特許出願第２００３／００６５８９９号（特許文献７）に記載されているような配置中のシステムゾーンのいずれかに保持されることができ、この米国公開特許出願は、本願明細書において参照により援用されている。実施形態の別のセットにおいて、リンキング情報は、書き込まれた、または部分的に書き込まれたブロックのためのユーザデータセクタ／制御データセクタのヘッダ領域中に保持される。消去状態にあるブロックについて、リンキング情報は、不揮発性メモリ中の特別な制御データ領域に格納される。
【００４６】
  このようなテーブルの使用により、メタブロックへのブロックのリンキングは、記録を不揮発性メモリ中に保持することによって、欠陥に対応するように更新することができ、このようなテーブルは必要時に容易にアクセスでき、従って背景技術の欄で論じられた先行技術の制限を克服する。
【００４７】
  本発明の欠陥マッピングの態様が図１２に例示され、この図は、プレーン１上の１つの不良ブロックを示している。この不良ブロックには「Ｘ」印が付けてある。このブロックが欠陥であることが分かる前に、点線矢線１２０１により示されているように、メタブロックＬＢＮ［０］の第２の要素がそのブロックを指摘した。
予備ブロックの集まり１２０３は、ハッチングにより示されている同じプレーン上で利用可能な１つの予備を有している
予備ＰＢＮ’の物理ブロック番号（ＰＢＮ）は、故障したブロックのＰＢＮに取って代わる
この予備は、矢線１２０２により示されているように、メタブロックの一部になる
　
　また、図７には、メモリブロックの管理を示す図として、第２の欠陥（プレーン３，ブロック３）において、左端から列を数え、上から行を数えた場合、ＭＢ3の行の矢線が、第１列第４行のブロック、第２列第４行のブロック、第３列第４行のブロック、第４列第２行のブロックを通っている、すなわち、「メタブロックＭＢ3は、プレーン０上のブロック３とプレーン１上のブロック３とプレーン２上のブロック３とプレーン３上のブロック１とからなる」ことが示されている。
　
　そして、「コントローラは、論理構成体に対する物理構造の関係を、例えば、セクタアドレステーブル（ＳＡＴ）の形で保持」（【００１８】の記載。）するものであり、「コントローラは、同時に操作される多重ブロックを考慮して、データの論理ブロックを対応する論理メタブロックに形成する」（【００１９】の記載。）ものであるから、「コントローラ」が、「ブロック」の「メタブロック」構造へのグループ化（リンキング及び再リンキング）を行っているのは明らかである。
　
（引用例記載の発明）
　してみると、引用例には次の発明（以下、「引用例記載の発明」という。）が記載されている。
　「ホスト、コントローラ、および１つの不揮発性メモリアレイ、または複数のアレイを含み、
　メモリチップが、消去単位のグループ（またはブロック）にフォーマットされ、
　これらのブロックは、物理プレーンに従って配置される、不揮発性メモリシステムにおけるコントローラであって、
　前記コントローラは、
　異なるアレイからのブロックを、「メタブロック」構造にグループ化し、
　ここで、１つのメタブロックは、単一のメモリチップを有する複数のプレーンまたはいくつかのメモリチップを越えて分布された１つ以上のプレーンから形成され、
　メタブロックは、プレーンを横断する複数の物理ブロックの仮想リンキングであり、
　メタブロックは、複数のプレーンを横断して延び、一般にこれらのプレーンの各々からの１つのブロックを含むものとされ、
　システムのメモリ部分は、チップ０〜Ｚから成るように取られ、各チップは、チップ０についてはプレーン００〜０Ｗのような多くのプレーンを有するものであり、
　４つのプレーン中の６つのブロック、総計２４の消去単位の配置において、
　各メタブロックＭＢは、リンキング中の第１のブロックの第１の行に従って番号を付けられ、例えば、ブロック０で始まるメタブロックは、ＭＢ0 と表示され、
　前記コントローラは、
　工場欠陥または成長欠陥がまったく見られないメモリアレイでは、揃ったオフセットを有する物理ブロックを含むメタブロックをメタブロックとし、
　第１の新しい欠陥が発生し、この新しい欠陥が、プレーン２上のブロック１に位置し、メタブロック内部の物理ブロックが故障した場合、故障したメタブロックに関連付けられた残りの物理ブロックは、他の健全なメタブロックを生成するために使用することができるから残る３つの健全な物理ブロックは予備とし、
　第２の新しい欠陥が発生し、この新しい欠陥が、プレーン３上のブロック３のＭＢ3 に位置した場合、欠陥が生じたプレーン（プレーン３）で利用可能な予備ブロックについて調べ、プレーン３においてブロック１が利用可能なので、メタブロックを、メタブロックの欠陥部分を置き換えるために、ブロック１を示すように更新し、すなわち、プレーン３のＭＢ3 における欠陥ブロックは、リンキングにおいて、ＭＢ1 のプレーン２の故障によって余剰にされたＭＢ1 の中のプレーン３の健全なブロックにより置き換えられることにより、該メタブロックＭＢ3は、プレーン０上のブロック３とプレーン１上のブロック３とプレーン２上のブロック３とプレーン３上のブロック１とからなるものとされるものである、
　コントローラ。」
　
（２）対比、一致点、相違点
　本願補正発明と引用例記載の発明とを対比する。
　
あ）本願補正発明の「メモリコントローラであって、」について
　
　引用例記載の発明の「コントローラ」は、本願補正発明の「メモリコントローラ」に相当する。
　
い）本願補正発明の「スーパーブロックに体系化される物理ブロックの少なくとも２つのプレーンを有する１つ以上のメモリデバイスに結合され、各スーパーブロックについては、前記少なくとも２つのプレーンの各々から１つの物理ブロックを含む制御回路を備え、」について
　
　引用例記載の発明の「メタブロック」は、「複数のプレーンを横断して延び、一般にこれらのプレーンの各々からの１つのブロックを含」むものであり、引用例記載の発明の「ブロック」は本願補正発明の「物理ブロック」に相当するから、引用例記載の発明の「メタブロック」は本願補正発明の「スーパーブロック」に相当する。
　また、上記のように、引用例記載の発明の「メタブロック」は、「プレーンの各々からの１つのブロックを含」むものであるから、引用例記載の発明の「ブロック」は、「メタブロックに体系化されるブロック」といい得るものである。
　さらに、引用例記載の発明の「メモリチップ」は、「消去単位のグループ（またはブロック）にフォーマットされ」、「これらのブロックは、物理プレーンに従って配置され」るものであり、また、「システムのメモリ部分は、チップ０〜Ｚから成るように取られ、各チップは、チップ０についてはプレーン００〜０Ｗのような多くのプレーンを有する」ものであるから、「メタブロックに体系化されるブロックからなる物理プレーンを複数有する」ものであり、本願補正発明の「スーパーブロックに体系化される物理ブロックの少なくとも２つのプレーンを有する１つ以上のメモリデバイス」に相当する。
　
　上記のように、引用例記載の発明の「メタブロック」は「複数のプレーンを横断して延び、一般にこれらのプレーンの各々からの１つのブロックを含」むものであり、このことは、本願補正発明の「スーパーブロックについては、前記少なくとも２つのプレーンの各々から１つの物理ブロックを含む」ことに相当する。
　
　引用例記載の発明の「コントローラ」上の「ブロック」の「メタブロック」構造へのグループ化（リンキング及び再リンキング）の機能を司る部分は、本願補正発明の「メモリデバイスに結合され」た「制御回路」に相当する。
　
　したがって、引用例記載の発明の「コントローラ」上の「ブロック」の「メタブロック」構造へのグループ化（リンキング及び再リンキング）の機能を司る部分は、本願補正発明の「スーパーブロックに体系化される物理ブロックの少なくとも２つのプレーンを有する１つ以上のメモリデバイスに結合され、各スーパーブロックについては、前記少なくとも２つのプレーンの各々から１つの物理ブロックを含む制御回路」に相当する。
　
う）本願補正発明の「前記制御回路は、前記プレーン内部の欠陥物理ブロックを判定し、」について
　
　引用例記載の発明は、「第１の新しい欠陥が発生し、この新しい欠陥は、プレーン２上のブロック１に位置し」、「第２の新しい欠陥が発生し、この新しい欠陥は、プレーン３上のブロック３のＭＢ3 に位置した」ことに応じて、再リンキングを行っているから、引用例記載の発明の「コントローラ」上の「ブロック」の「メタブロック」構造へのグループ化（リンキング及び再リンキング）の機能を司る部分が、「プレーン内部の欠陥物理ブロックを判定」しているのは明らかである。
　
え）本願補正発明の前記制御回路は、「特定のブロック位置にある物理ブロックのうちのいずれもが欠陥品であると判定されない場合、前記特定のブロック位置にある前記物理ブロックをスーパーブロックに割り当て、」について
　
　引用例記載の発明において、「工場欠陥または成長欠陥がまったく見られないメモリアレイでは、揃ったオフセットを有する物理ブロックを含むメタブロックとされ」ることは、本願補正発明の「特定のブロック位置にある物理ブロックのうちのいずれもが欠陥品であると判定されない場合、前記特定のブロック位置にある前記物理ブロックをスーパーブロックに割り当て」ることに相当し、引用例記載の発明の「コントローラ」上の「ブロック」の「メタブロック」構造へのグループ化（リンキング及び再リンキング）の機能を司る部分が当該処理を行っていることは明らかである。
　
お）本願補正発明の前記制御回路は、「特定のブロック位置にある前記物理ブロックのうちの１つ以上が欠陥品であると判定される場合、
　　　欠陥品であると判定されなかった、前記特定のブロック位置にある前記物理ブロックをスーパーブロックに割り当て、
　欠陥品であると判定された、前記特定のブロック位置にある前記１つ以上の物理ブロックの各々のために、それぞれの置換物理ブロックを前記スーパーブロックに割り当て、」について
　
　引用例記載の発明の「予備ブロック」は「メタブロックの欠陥部分を置き換える」ために利用される物理ブロックであるから、本願補正発明の「置換物理ブロック」に相当する。
　引用例記載の発明において、「第２の新しい欠陥が発生し、この新しい欠陥は、プレーン３上のブロック３のＭＢ3 に位置した場合、欠陥が生じたプレーン（プレーン３）で利用可能な予備ブロックについて調べられ、」「プレーン３のＭＢ3 における欠陥ブロックは、」「ＭＢ1 の中のプレーン３の健全なブロックにより置き換えられることにより、該メタブロックＭＢ3は、プレーン０上のブロック３とプレーン１上のブロック３とプレーン２上のブロック３とプレーン３上のブロック１とからなるものとされる」ことは、本願補正発明の「特定のブロック位置にある前記物理ブロックのうちの１つが欠陥品であると判定される場合、
　　　欠陥品であると判定されなかった、前記特定のブロック位置にある前記物理ブロックをスーパーブロックに割り当て、
　欠陥品であると判定された、前記特定のブロック位置にある前記１つの物理ブロックのために、置換物理ブロックを前記スーパーブロックに割り当て」ることに相当する。
　そして、欠陥品であると判定された物理ブロックが複数ある場合は、欠陥品であると判定された物理ブロックの各々のために、それぞれ置換物理ブロックをスーパーブロックに割り当てることは明らかである。
　
か）一致点、相違点
　以上の対比結果によれば、本願補正発明と引用例記載の発明とは、
　
（一致点）
「メモリコントローラであって、
　スーパーブロックに体系化される物理ブロックの少なくとも２つのプレーンを有する１つ以上のメモリデバイスに結合され、各スーパーブロックについては、前記少なくとも２つのプレーンの各々から１つの物理ブロックを含む制御回路を備え、前記制御回路は、
　　前記プレーン内部の欠陥物理ブロックを判定し、
　　特定のブロック位置にある物理ブロックのうちのいずれもが欠陥品であると判定されない場合、前記特定のブロック位置にある前記物理ブロックをスーパーブロックに割り当て、
　　特定のブロック位置にある前記物理ブロックのうちの１つ以上が欠陥品であると判定される場合、
　　　欠陥品であると判定されなかった、前記特定のブロック位置にある前記物理ブロックをスーパーブロックに割り当て、
　欠陥品であると判定された、前記特定のブロック位置にある前記１つ以上の物理ブロックの各々のために、それぞれの置換物理ブロックを前記スーパーブロックに割り当てる、
メモリコントローラ。」
　の点で一致し、次の点で相違する。
　
（相違点）
　本願補正発明は、「それぞれの置換物理ブロックは、欠陥品であると判定されたそれぞれの物理ブロックを含む、前記プレーンのうちのそれぞれ１つの内部のいくつかの物理ブロックの内、欠陥品であると判定された物理ブロックを置き換えるために設けられたブロック位置にある置換ブロックから選択されるように構成され、異なるブロック位置の前記物理ブロックから選択される置換物理ブロックの特定の数は、少なくとも部分的に、前記プレーンあたりの欠陥ブロックの上限予測数に基づいて、決定される」のに対して、
　引用例記載の発明は、「故障したメタブロックに関連付けられた残りの物理ブロック」を「予備ブロック」とし、欠陥が生じたプレーンで利用可能な予備ブロックについて調べ、利用可能な予備ブロックにより欠陥部分を置き換えるものである点。
　
（３）判断
（相違点）について
　上記引用例の【００４７】には、欠陥マッピングの態様の例示である図１２に関連する記載として、予備ブロックの集まり１２０３が、不良ブロックと同じプレーン上で利用可能な予備を有している場合、その予備ブロックが故障したブロックに取って代わることが記載されており、引用例には、「予備ブロックの集まりを設け、不良ブロックと同じプレーン上で利用可能な予備ブロックを前記予備ブロックの集まりが有している場合、該利用可能な予備ブロックにより前記不良ブロックを置換する技術」（以下、「引用例記載の技術」という。）も記載されており、ここで、引用例記載の技術の「予備ブロックの集まり」は、「欠陥品であると判定された物理ブロックを置き換えるために設けられたブロック位置にある置換ブロック」といい得るものであるから、引用例記載の技術は、「欠陥品であると判定されたそれぞれの物理ブロックを含む、前記プレーンのうちのそれぞれ１つの内部のいくつかの物理ブロックの内、欠陥品であると判定された物理ブロックを置き換えるために設けられたブロック位置にある置換ブロックから選択」する技術といい得るものである。
　そして、引用例記載の発明においても、予め「予備ブロックの集まり」を設けておくことにより、「第１の新しい欠陥（ブロック）」が発生した場合にも欠陥ブロックを予備ブロックにより置き換え得るように構成することは有用であり、また、そのようにすることを妨げる事情はないから、引用例記載の発明に当該引用例記載の技術を適用して、「それぞれの置換物理ブロックは、欠陥品であると判定されたそれぞれの物理ブロックを含む、前記プレーンのうちのそれぞれ１つの内部のいくつかの物理ブロックの内、欠陥品であると判定された物理ブロックを置き換えるために設けられたブロック位置にある置換ブロックから選択されるように」構成することは、当業者が容易になし得ることである。
　
　そして、特開２００８−２０４１５５号公報の【００３５】に「予備ブロック４３の個数Ｍは、メモリ４が製品として許容する欠陥ブロック４２１の数に応じて決定される。例えば、メモリ４が最大で２５６個の欠陥ブロック４２１を許容するならば、少なくとも２５６個の予備ブロック４３を設けるように、メモリ４が設計される。」と、
　特開２００８−１２３２４１号公報の【００７０】に「後天性の不良ブロックの発生個数等を考慮した予備ブロックの個数を用途に応じて決め」ると、
　特表２００６−５０９３０４号公報の【００３８】に「各ゾーンは通常、適当な個数の欠陥のあるブロックを見込んで充分な予備ブロックを設けている」
と記載されているように、発生が想定される欠陥ブロックの数に基づいて、該欠陥ブロックと置換可能な予備ブロックの数を決定することは、メモリ設計時に普通に行われる設計事項であるから、引用例記載の発明に引用例記載の技術を適用して、「予備ブロックの集まり」を設け、「欠陥部分を置き換える予備ブロック」を該「予備ブロックの集まり」から選択する構成とするにあたり、「予備ブロックの集まり」に属するブロックの数を、欠陥ブロックの数に基づいて決定することは、当業者が適宜なし得る設計事項である。
　また、発生が想定される欠陥ブロックの数は、「欠陥ブロックの上限予測数」ともいい得るものであり、欠陥ブロックと置換可能な予備ブロックは同じプレーン上のものであることを考慮すれば、予備ブロック（置換物理ブロック）の数を決定する基となる「欠陥ブロックの上限予測数」はプレーンあたりの数としなければいけないことは明らかである。
　したがって、引用例記載の発明に引用例記載の技術を適用するにあたり上記設計事項を考慮したものは、「それぞれの置換物理ブロックは、欠陥品であると判定されたそれぞれの物理ブロックを含む、前記プレーンのうちのそれぞれ１つの内部のいくつかの物理ブロックの内、欠陥品であると判定された物理ブロックを置き換えるために設けられたブロック位置にある置換ブロックから選択されるように構成され、異なるブロック位置の前記物理ブロックから選択される置換物理ブロックの特定の数は、少なくとも部分的に、前記プレーンあたりの欠陥ブロックの上限予測数に基づいて、決定される」るといい得る構成を有するものであり、本願請求項１に係る発明は、引用例記載の発明及び引用例記載の技術に基づいて当業者が容易になし得たものである。
　
　そして効果についてみても、引用例記載の発明において引用例記載の技術を適用したものと比較して予測し得ない格別顕著なものが本願補正発明にあるとも認められない。
　
（４）まとめ
　以上のとおり、本願補正発明は、引用例記載の発明及び引用例記載の技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
２−３．むすび
　以上のとおり本願補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものであるから、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
　
１．本願発明
　本件補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成２６年１月７日付けの手続補正書の請求項１に記載されたとおりのものであり、上記「第２」の「１．」の〈補正前の請求項１〉の欄に転記したとおりのものである。
　
２．引用例の記載、引用例記載の発明
　原査定の拒絶の理由に引用された引用例の記載事項、引用例記載の発明は、上記「第２」の「２．」の「２−２．」の「（１）」の欄に記載したとおりである。
　
３．対比、一致点、相違点および判断
　本願発明は、前記「第２」で検討した本願補正発明から、「異なるブロック位置の前記物理ブロックから選択される置換物理ブロックの特定の数は、少なくとも部分的に、前記プレーンあたりの欠陥ブロックの上限予測数に基づいて、決定される」とする構成を省くものである。
　そうすると、本願発明の構成要件をすべて含み、さらに他の構成要件を付加したものに相当する本願補正発明が、前記「第２」の「２．」の「２−２．」の「（３）」に記載したとおり、引用例記載の発明及び引用例記載の技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用例記載の発明及び引用例記載の技術に基づいて、当業者が容易に発明をすることができたものである。
　
４．むすび
　以上のとおり、本願発明は、特許法第２９条第２項の規定により特許を受けることができないものである。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。