(57)【要約】 【課題】  プロセスの影響と電圧変動を補償できる遅延回路を提供する。【解決手段】  入力信号を受けるように用いられる入力端子と第１節点を有する第１インバータ、前記第１節点と第２節点の間に接続されたレジスタ、前記第２節点と電圧源の間に接続された第１コンデンサ、および前記第２節点と接地の間に接続された第２コンデンサを含む。【選択図】  図３
0003134335.tif 000002
【実用新案登録請求の範囲】
【請求項１】
入力信号を受けるように用いられる入力端子と第１節点を有する第１インバータ、
前記第１節点と第２節点の間に接続されたレジスタ、
前記第２節点と電圧源の間に接続された第１コンデンサ、および
前記第２節点と接地の間に接続された第２コンデンサを含む遅延回路。
【請求項２】
出力端子と前記第２節点の間に接続された第２インバータを更に含む請求項１に記載の遅延回路。
【請求項３】
前記第１インバータは、第１トランジスタと第２トランジスタを含む請求項１に記載の遅延回路。
【請求項４】
前記第１トランジスタは、前記電圧源に接続された第１第１端子、前記第１節点に接続された第１第２端子と、前記入力端子に接続された第１ゲートを有し、前記第２トランジスタは、前記第１節点に接続された第２第１端子、前記接地に接続された第２第２端子と、前記入力端子に接続された第２ゲートを有する請求項３に記載の遅延回路。
【請求項５】
前記第１トランジスタは、ＰＭＯＳトランジスタであり、前記第２トランジスタは、ＮＭＯＳトランジスタである請求項３に記載の遅延回路。
【請求項６】
前記第１コンデンサと前記第２コンデンサは、トランジスタによって実施される請求項１に記載の遅延回路。
【請求項７】
前記第１コンデンサは、ＰＭＯＳトランジスタであり、前記第１コンデンサのベースは、前記電圧源に接続され、前記第１コンデンサのゲートは、前記第２節点に接続される請求項６に記載の遅延回路。
【請求項８】
前記第２コンデンサは、ＮＭＯＳトランジスタであり、前記第２コンデンサのベースは、前記接地に接続され、前記第２コンデンサのゲートは、前記第２節点に接続される請求項７に記載の遅延回路。
【請求項９】
前記第２インバータは、第３トランジスタと第４トランジスタを含む請求項２に記載の遅延回路。
【請求項１０】
前記第３トランジスタは、前記電圧源に接続された第３第１ゲート、前記出力端子に接続された第３第２ゲートと、前記第２節点に接続された第３ゲートを有し、前記第４トランジスタは、前記出力端子に接続された第４第１端子、前記接地に接続された第４第２端子と、前記第２節点に接続された第４ゲートを有する請求項９に記載の遅延回路。
【請求項１１】
前記第３トランジスタは、ＰＭＯＳトランジスタであり、前記第４トランジスタは、ＮＭＯＳトランジスタである請求項９に記載の遅延回路。
【請求項１２】
入力信号を受けるように用いられる入力端子と第１節点を有する第１インバータ、
前記第１節点と第２節点の間に接続されたレジスタ、
直列接続された複数のコンデンサを含み、電圧源に接続された第１端子と前記第２節点に接続された第２端子を有する第１コンデンサセット、および
直列接続された複数のコンデンサを含み、前記第２節点に接続された第３端子と接地に接続された第４端子を有する第２コンデンサセットを含む遅延回路。
【請求項１３】
出力端子と前記第２節点の間に接続された第２インバータを更に含む請求項１２に記載の遅延回路。
【請求項１４】
前記第１インバータは、第１トランジスタと第２トランジスタを含む請求項１２に記載の遅延回路。
【請求項１５】
前記第１トランジスタは、前記電圧源に接続された第１第１端子、前記第１節点に接続された第１第２端子と、前記入力端子に接続された第１ゲートを有し、前記第２トランジスタは、前記第１節点に接続された第２第１端子、前記接地に接続された第２第２端子と、前記入力端子に接続された第２ゲートを有する請求項１４に記載の遅延回路。
【請求項１６】
前記第１トランジスタは、ＰＭＯＳトランジスタであり、前記第２トランジスタは、ＮＭＯＳトランジスタである請求項１４に記載の遅延回路。
【請求項１７】
前記第１コンデンサセットと前記第２コンデンサセットのコンデンサは、トランジスタによって実施される請求項１２に記載の遅延回路。
【請求項１８】
前記第１コンデンサセットは、直列接続された複数のＰＭＯＳトランジスタを含み、前記ＰＭＯＳトランジスタの１つのベースは、前記第１端子に接続され、前記ＰＭＯＳトランジスタの１つのゲートは、前記第２端子に接続される請求項１７に記載の遅延回路。
【請求項１９】
前記第２コンデンサセットは、直列接続された複数のＮＭＯＳトランジスタを含み、前記ＮＭＯＳトランジスタの１つのベースは、前記第４端子に接続され、前記ＮＭＯＳトランジスタのもう１つのゲートは、前記第３端子に接続される請求項１８に記載の遅延回路。
【請求項２０】
前記第２インバータは、第３トランジスタと第４トランジスタを含む請求項１３に記載の遅延回路。
【請求項２１】
前記第３トランジスタは、前記電圧源に接続された第３第１端子、前記出力端子に接続された第３第２端子と、前記第２節点に接続された第３ゲートを有し、前記第４トランジスタは、前記出力端子に接続された第４第１端子、前記接地に接続された第４第２端子と、前記第２節点に接続された第４ゲートを有する請求項２０に記載の遅延回路。
【請求項２２】
前記第３トランジスタは、ＰＭＯＳトランジスタであり、前記第４トランジスタは、ＮＭＯＳトランジスタである請求項２０に記載の遅延回路。
【考案の詳細な説明】
【技術分野】
【０００１】
本考案は、遅延回路に関し、特に、プロセスの影響と電圧変動を補償できる遅延回路に関するものである。
【背景技術】
【０００２】
図１は、従来の遅延回路１００の概略図である。従来の遅延回路１００は、インバータ１２０と１３０、レジスタ１０６と、コンデンサ１０８を含む。
【０００３】
インバータ１２０は、入力端子ＩＮと節点Ｎ１の間に接続される。レジスタ１０６は、節点Ｎ１と節点Ｎ２の間に接続される。コンデンサ１０８は、ＮＭＯＳトランジスタであり、ＮＭＯＳトランジスタのゲートは、節点Ｎ２に接続され、ＮＭＯＳトランジスタの本体は、接地ＧＮＤに接続される。インバータ１３０は、節点Ｎ２と出力端子ＯＵＴの間に接続される。
【０００４】
インバータ１２０は、トランジスタ１０２と１０４を含む。トランジスタ１０２は、電圧源ＶＤＤに接続されたソース、節点Ｎ１とゲートに接続されたドレインを有する。トランジスタ１０４は、節点Ｎ１に接続されたドレインと、接地ＧＮＤとゲートに接続されたソースを有する。トランジスタ１０２と１０４のゲートは、入力端子ＩＮに共通接続されて入力信号を受ける。注意するのは、トランジスタ１０２は、ＰＭＯＳトランジスタであり、トランジスタ１０４は、ＮＭＯＳトランジスタである。
【０００５】
インバータ１３０は、トランジスタ１１０と１１２を含む。トランジスタ１１０は、電圧源ＶＤＤに接続されたソース、出力端子ＯＵＴとゲートに接続されたドレインを有する。トランジスタ１１２は、出力端子ＯＵＴに接続されたドレインと、接地ＧＮＤとゲートに接続されたソースを有する。トランジスタ１１０と１１２のゲートは、節点Ｎ２に共通接続される。
【０００６】
従来の遅延回路１００では、トランジスタ１０２と１０４は、レジスタ（ＭＯＳレジスタ）として用いられ、コンデンサ１０８は、ＭＯＳコンデンサであり、レジスタ１０６は、Ｈｉ−Ｒレジスタである。しかし、ＭＯＳレジスタ、ＭＯＳコンデンサと、Ｈｉ−ＲレジスタのＭＯＳレジスタの特性は、１０％のプロセスの変動によって影響され、それぞれ、１０％と２０％移動する。ＭＯＳレジスタ（トランジスタ１０２と１０４）は、電圧平方（ｖｏｌｔａｇｅ ｓｑｕａｒｅ）に反比例している。
【０００７】
トランジスタのパラメータの変動範囲は、トランジスタの特性移動の範囲に基づいて定義される。３つのパラメータがＮＭＯＳとＰＭＯＳにそれぞれ定義される（Ｓ：ｓｌｏｗ、Ｔ：ｔｙｐｉｃａｌ、Ｆ：ｆａｓｔ）。ＮＭＯＳとＰＭＯＳは、３つのパラメータの１つに偏向することができる。図２は、プロセスの変動に対応した３つのパラメータＳ、Ｔと、Ｆの可能な組み合わせを表しており、それぞれＦＦ、ＦＳ、ＳＦ、ＳＳと、ＴＴである。前者は、ＮＭＯＳの特性パラメータで、後者は、ＰＭＯＳの特性パラメータである。例えば、ＦＳは、ＮＭＯＳの特性パラメータがＦで、ＰＭＯＳの特性パラメータがＳであることを表している。
【０００８】
ＭＯＳのスレッショルド電圧Ｖｔｈが低い時、ＭＯＳのゲート酸化物は、薄くなり、電流と容量が上昇する可能性がある。この時、ＭＯＳの特性パラメータはＦである。ＮＭＯＳのスレッショルド電圧Ｖｔｈが高い時、ＭＯＳのゲート酸化物は、薄くなり、電流と容量が上昇する可能性がある。この時、ＭＯＳの特性パラメータはＳである。
【０００９】
ＦＳに偏向した特性パラメータを例にとる。ＮＭＯＳの特性パラメータはＦで、ＰＭＯＳの特性パラメータはＳである。入力端子ＩＮの入力が１の時、トランジスタ１０４は、オンとなり、トランジスタ１０２は、オフとなり、コンデンサ１０８がレジスタ１０６を経由してトランジスタ１０４より放電する。ＮＭＯＳの特性パラメータがＦであることから、ＮＭＯＳトランジスタによって実施されたコンデンサ１０８の容量は、プロセスの変動に対応して上昇する。ＮＭＯＳトランジスタの特性パラメータがＦの時、ＮＭＯＳのスレッショルド電圧Ｖｔｈは、下げられ、トランジスタ１０４の容量は、電圧平方に対応して下降する。ＲＣ遅延は、コンデンサ１０８の容量とレジスタ１０４の抵抗が増加した時、増加されることができる。
【００１０】
ＦＳに偏向した特性パラメータを例にとる。ＮＭＯＳの特性パラメータはＳで、ＰＭＯＳの特性パラメータはＦである。入力端子ＩＮの入力が１の時、トランジスタ１０４は、オンとなり、トランジスタ１０２は、オフとなり、コンデンサ１０８は、レジスタ１０６を経由してトランジスタ１０４より放電する。ＮＭＯＳの特性パラメータがＳであることから、ＮＭＯＳトランジスタによって実施されたコンデンサ１０８の容量は、プロセスの変動に対応して上昇する。また、ＮＭＯＳトランジスタの特性パラメータがＳの時、ＮＭＯＳのスレッショルド電圧Ｖｔｈは、上げられ、トランジスタ１０４の容量は、電圧平方に対応して下降する。ＲＣ遅延は、コンデンサ１０８の容量とレジスタ１０４の抵抗が増加した時、減少されることができる。
【００１１】
図１の遅延回路が異なるプロセスの変動によって影響されることから、より大きなＲＣ遅延の範囲となる可能性がある。プロセスの変動と電圧によって影響されたＲＣ遅延がその他の回路の正常な動作に影響を及ぼす可能性があることから、プロセスの変動と電圧の影響を補償できる遅延回路が求められる。
【考案の開示】
【考案が解決しようとする課題】
【００１２】
遅延回路を提供する。
【課題を解決するための手段】
【００１３】
遅延回路の模範的な実施例は、入力信号を受けるように用いられる入力端子と第１節点を有する第１インバータ、第１節点と第２節点の間に接続されたレジスタ、第２節点と電圧源の間に接続された第１コンデンサと、第２節点と接地の間に接続された第２コンデンサを含む。
【００１４】
遅延回路のもう１つの模範的な実施例は、入力信号を受けるように用いられる入力端子と第１節点を有する第１インバータ、第１節点と第２節点の間に接続されたレジスタ、直列接続された複数のコンデンサを含み、電圧源に接続された第１端子と第２節点に接続された第２端子を有する第１コンデンサセットと、直列接続された複数のコンデンサを含み、第２節点に接続された第３端子と接地に接続された第４端子を有する第２コンデンサセットを含む。
【考案の効果】
【００１５】
本考案の遅延回路によれば、充電または放電モードでのＭＯＳの特性パラメータがＦＦ、ＦＳ、ＳＦ、またはＳＳに偏向された時、ＲＣ遅延が本考案の遅延回路によって補償されることができることから、プロセスと電圧変動によって影響されたＲＣ遅延のオフセットが減少されることができる。
【考案を実施するための最良の形態】
【００１６】
本考案についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。
【実施例】
【００１７】
図３は、本考案の実施例に基づいた遅延回路３００の概略図である。遅延回路３００は、第１インバータ３４０、レジスタ３０６、１セットのコンデンサ３１０と、第２インバータ３５０を含む。
【００１８】
第１インバータ３４０は、入力端子ＩＮＰＵＴと第１節点Ｎ３の間に接続される。レジスタ３０６は、第１節点Ｎ３と第２節点Ｎ４の間に接続される。１セットのコンデンサ３１０は、電圧源ＶＤＤと接地ＧＮＤの間に接続される。第２インバータ３５０は、第２節点Ｎ４と出力端子ＯＵＴＰＵＴの間に接続される。
【００１９】
第１インバータ３４０は、第１トランジスタ３０２と第２トランジスタ３０４を含む。第１トランジスタ３０２は、電圧源ＶＤＤに接続された第１第２端子、第１節点Ｎ３と第１ゲートに接続された第２端子を有する。第２トランジスタ３０４は、第１節点Ｎ３に接続された第２第１端子、接地ＧＮＤと第２ゲートに接続された第２第２端子を有する。第１ゲートと第２ゲートのゲートは、入力端子ＩＮＰＵＴに共通接続されて入力信号を受ける。注意するのは、第１トランジスタ３０２は、ＰＭＯＳトランジスタであり、トランジスタ３０４は、ＮＭＯＳトランジスタである。
【００２０】
第２インバータ３５０は、第３トランジスタ３１２と第４トランジスタ３１４を含む。第３トランジスタ３１２は、電圧源ＶＤＤに接続された第３第１ゲート、出力端子ＯＵＴＰＵＴと第３ゲートに接続された第３第２ゲートを有する。第４トランジスタ３１４は、出力端子ＯＵＴＰＵＴに接続された第４第１端子、接地ＧＮＤと第４ゲートに接続された第４第２端子を有する。第３ゲートと第４ゲートは、第２節点Ｎ４に共通接続される。
【００２１】
１セットのコンデンサ３１０は、第１コンデンサセット３２０と第２コンデンサセット３３０を含む。第１コンデンサセットは、第２節点Ｎ４で第２コンデンサセット３３０に並行接続される。
【００２２】
第１コンデンサセット３２０は、直列接続された２つのコンデンサ３２２と３２４を含み、ＭＯＳコンデンサ３２２と３２４は、ＰＭＯＳトランジスタによって実施される。ＭＯＳコンデンサ３２２のベースは、電圧源ＶＤＤに接続され、ＭＯＳコンデンサ３２２のゲートは、ＭＯＳコンデンサ４２３のベースに接続され、ＭＯＳコンデンサ３２４のゲートは、第２節点Ｎ４に接続される。
【００２３】
第２コンデンサセット３３０は、２つのコンデンサ３２６と３２８を含み、ＭＯＳコンデンサ３２６と３２８は、ＮＭＯＳトランジスタによって実施される。ＭＯＳコンデンサ３２８のベースは、接地ＧＮＤに接続され、ＭＯＳコンデンサ３２８のゲートは、ＭＯＳコンデンサ３２６のベースに接続され、ＭＯＳコンデンサ３２６のゲートは、第２節点Ｎ４に接続される。
【００２４】
図４は、電圧に対応するＭＯＳコンデンサの特性を表している。コンデンサの特性は、動作電圧がスレッショルド電圧Ｖｔｈ内にある時、ＭＯＳコンデンサの電圧が動作電圧にほぼ線形であることである。本考案では、プロセスと電圧の変動によって影響されたＲＣ遅延は、ＭＯＳコンデンサの特性によって補償される。
【００２５】
トランジスタのパラメータの変動範囲は、トランジスタの特性移動の範囲に基づいて定義される。３つのパラメータがＮＭＯＳとＰＭＯＳにそれぞれ定義される。ＮＭＯＳとＰＭＯＳは、３つのパラメータの１つに偏向することができる。図２は、プロセスの変動に対応した３つのパラメータＳ、Ｔと、Ｆの可能な組み合わせを表しており、それぞれＦＦ、ＦＳ、ＳＦ、ＳＳと、ＴＴである。前者は、ＮＭＯＳの特性パラメータで、後者は、ＰＭＯＳの特性パラメータである。例えば、ＦＳは、ＮＭＯＳの特性パラメータがＦで、ＰＭＯＳの特性パラメータがＳであることを表している。
【００２６】
ＭＯＳのスレッショルド電圧Ｖｔｈが低い時、ＭＯＳのゲート酸化物は、薄くなり、電流と容量が上昇する可能性がある。この時、ＭＯＳの特性パラメータはＦである。ＮＭＯＳのスレッショルド電圧Ｖｔｈが高い時、ＭＯＳのゲート酸化物は、薄くなり、電流と容量が上昇する可能性がある。この時、ＭＯＳの特性パラメータはＳである。
【００２７】
ＦＳに偏向した特性パラメータを例にとる。ＮＭＯＳの特性パラメータはＦで、ＰＭＯＳの特性パラメータはＳである。入力端子ＩＮＰＵＴの入力が１の時、トランジスタ３０４は、オンとなり、トランジスタ３０２は、オフとなり、コンデンサセット３１０がレジスタ３０６を経由してトランジスタ３０４より放電する。ＮＭＯＳの特性パラメータがＦであることから、ＮＭＯＳトランジスタによって実施されたＭＯＳコンデンサ３２６と３２８の容量は、プロセスの変動に対応して上昇する。また、ＰＭＯＳの特性パラメータがＳであることから、ＰＭＯＳトランジスタによって実施されたＭＯＳコンデンサ３２２と３２４の容量は、プロセスの変動に対応して減少する。よって、コンデンサグループ３１０の全容量は、ＭＯＳコンデンサ３２６と３２８の直列容量に並列したＭＯＳコンデンサ３２６と３２８の容量の直列容量の合計である。また、ＮＭＯＳトランジスタの特性パラメータがＦの時、ＮＭＯＳのスレッショルド電圧Ｖｔｈは、下降されたことを意味し、トランジスタ３０４の容量は、電圧平方に対応して下降する。また、動作電圧がスレッショルド電圧Ｖｔｈに近いことから、容量と電圧は線形に上昇する（容量が電圧に比例する）。ＲＣ遅延がＭＯＳコンデンサ３２２と３２４によって補償されることから、本考案のＲＣ遅延の補償は、従来の遅延回路１００のＲＣ遅延より小さい。
【００２８】
ＦＳに偏向した特性パラメータを例にとる。ＮＭＯＳの特性パラメータはＳで、ＰＭＯＳの特性パラメータはＦである。入力端子ＩＮＰＵＴの入力が１の時、トランジスタ３０４は、オンとなり、トランジスタ３０２は、オフとなり、コンデンサセット３１０がレジスタ３０６を経由してトランジスタ３０４より放電する。ＮＭＯＳの特性パラメータがＳであることから、ＮＭＯＳトランジスタによって実施されたＭＯＳコンデンサ３２６と３２８の容量は、プロセスの変動に対応して減少する。よって、コンデンサグループ３１０の全容量は、ＭＯＳコンデンサ３２６と３２８の直列容量に並列したＭＯＳコンデンサ３２６と３２８の容量の直列容量の合計である。また、ＰＭＯＳの特性パラメータがＦであることから、ＰＭＯＳトランジスタによって実施されたＭＯＳコンデンサ３２２と３２４の容量は、プロセスの変動に対応して減少する。また、ＮＭＯＳトランジスタの特性パラメータがＳの時、ＮＭＯＳのスレッショルド電圧Ｖｔｈは、上昇されたことを意味し、トランジスタ３０４の容量は、電圧平方に対応して上昇する。また、動作電圧がスレッショルド電圧Ｖｔｈに近いことから、容量と電圧は線形に下降する（容量が電圧に反比例する）。ＲＣ遅延がＭＯＳコンデンサ３２２と３２４によって補償されることから、本考案のＲＣ遅延のオフセットは、従来の遅延回路１００のより小さい。
【００２９】
本考案は、上述の２つの実施例（放電モードのＭＯＳの特性パラメータがＦＳとＳＦに偏向される）を限定するものではない。充電または放電モードでのＭＯＳの特性パラメータがＦＦ、ＦＳ、ＳＦ、またはＳＳに偏向された時、ＲＣ遅延が本考案で挙げた遅延回路によって補償されることができることから、プロセスと電圧変動によって影響されたＲＣ遅延のオフセットが減少されることができる。
【００３０】
以上、本考案の好適な実施例を例示したが、これは本考案を限定するものではなく、本考案の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することは可能である。従って、本考案が保護を請求する範囲は、実用新案登録請求の範囲を基準とする。
【図面の簡単な説明】
【００３１】
【図１】従来の遅延回路の概略図である。
【図２】プロセスの変動に対応したＮＭＯＳとＰＭＯＳの全ての可能な組み合わせを表しており、それぞれＦＦ、ＦＳ、ＳＦ、ＳＳと、ＴＴであり、前者は、ＮＭＯＳの特性パラメータで、後者は、ＰＭＯＳの特性パラメータである。
【図３】本考案の実施例に基づいた遅延回路の概略図である。
【図４】ＭＯＳコンデンサと電圧間の特性を表している。
【符号の説明】
【００３２】
１００、３００                  遅延回路
１０２、１０４、１１０、１１２、３０２、３０４、３１２、３１４    トランジスタ
１０６、３０６                  レジスタ
１０８                          コンデンサ
１２０、１３０、３４０、３５０  インバータ
３１０、３２０、３３０          コンデンサセット
３２２、３２４、３２６、３２８  ＭＯＳコンデンサ
ＩＮ、ＩＮＰＵＴ                入力端子
ＧＮＤ                          接地端子
Ｎ１、Ｎ２、Ｎ３、Ｎ４          節点
ＯＵＴ、ＯＵＴＰＵＴ            出力端子
ＶＤＤ                          電圧源
【図１】
0003134335.tif 000003
【図２】
0003134335.tif 000004
【図３】
0003134335.tif 000005
【図４】
0003134335.tif 000006