【手続補正書】
【提出日】令和2年1月20日(2020.1.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
装置であって、
基板と、
前記基板の上方に配置された複数の第１のメモリセルストリングを含む第１のメモリセルブロックであって、複数の第１のデータ線が前記複数の第１のメモリセルストリングに結合される、前記第１のメモリセルブロックと、
前記第１のメモリセルブロックの上方に配置された複数の第２のメモリセルストリングを含む第２のメモリセルブロックであって、複数の第２のデータ線が前記複数の第２のメモリセルストリングに結合される、前記第２のメモリセルブロックと、
前記基板の上方に配置され、前記複数の第１のデータ線と前記装置のバッファ回路との間に結合された複数の第１の導電パスと、
前記基板の上方に配置され、前記複数の第２のデータ線と前記バッファ回路との間に結合された複数の第２の導電パスと、
を含み、
前記複数の第１及び第２の導電パスのうちのどの導電パスも前記第１及び第２のメモリセルブロックによって共有されない、
前記装置。
【請求項２】
前記複数の第１のメモリセルストリングに結合された複数の第１のアクセス線と、
前記複数の第２のメモリセルストリングに結合された複数の第２のアクセス線と、
をさらに含み、
前記第１のメモリセルブロックは、前記第２のメモリセルブロックとアクセス線を共有しない、
請求項１に記載の装置。
【請求項３】
複数の第１のトランジスタであって、前記複数の第１のトランジスタの各々が、前記複数の第１のアクセス線の各アクセス線に結合された、前記複数の第１のトランジスタと、
複数の第２のトランジスタであって、前記複数の第２のトランジスタの各々が、前記複数の第２のアクセス線の各アクセス線に結合された、前記複数の第２のトランジスタと、
をさらに含み、
前記複数の第１のトランジスタは、第１の共通ゲートを含み、前記複数の第２のトランジスタは、前記第１の共通ゲートとは異なる第２の共通ゲートを含む、
請求項２に記載の装置。
【請求項４】
前記複数の第１及び第２のメモリセルストリングに結合された複数のアクセス線をさらに含み、
前記第１及び第２のメモリセルブロックは前記複数のアクセス線を共有する、
請求項１に記載の装置。
【請求項５】
複数のトランジスタであって、前記複数のトランジスタの各々が、前記複数のアクセス線の各アクセス線に結合された、前記複数のトランジスタをさらに含み、
前記複数のトランジスタは、共通ゲートを含む、
請求項４に記載の装置。
【請求項６】
前記バッファ回路は、
第１のバッファ回路と、
前記第１のバッファ回路と、前記複数の第１の導電パスのうちの１つとの間に結合された第１のトランジスタと、
第２のバッファ回路と、
前記第２のバッファ回路と、前記複数の第２の導電パスのうちの１つとの間に結合された第２のトランジスタと、
を含む、請求項１に記載の装置。
【請求項７】
前記バッファ回路（buffer circuitry）は、
バッファ回路（buffer circuit）と、
前記バッファ回路（buffer circuit）と、前記複数の第１の導電パスのうちの１つとの間に結合された第１のトランジスタと、
前記バッファ回路（buffer circuit）と、前記複数の第２の導電パスのうちの１つとの間に結合された第２のトランジスタと、
を含む、請求項１に記載の装置。
【請求項８】
前記複数の第１のメモリセルストリングの各々に結合された第１のソース選択線と、
前記複数の第２のメモリセルストリングの各々に結合された第２のソース選択線と、
前記第１のソース選択線と駆動回路とに結合された第１の追加の導電パスと、
前記第２のソース選択線と前記駆動回路とに結合された第２の追加の導電パスと、
をさらに含み、
前記第１の追加の導電パスは、前記第２の追加の導電パスから切り離されている、
請求項１に記載の装置。
【請求項９】
前記複数の第１のメモリセルストリングの各々に結合された第１のソースと、
前記複数の第２のメモリセルストリングの各々に結合された第２のソースと、
前記第１のソースと駆動回路とに結合された第１の追加の導電パスと、
前記第２のソースと前記駆動回路とに結合された第２の追加の導電パスと、
をさらに含み、
前記第１の追加の導電パスは、前記第２の追加の導電パスから切り離されている、
請求項１に記載の装置。
【請求項１０】
前記基板の上方に配置された複数のメモリセルストリングの第１のデッキであって、前記複数のメモリセルストリングの第１のデッキは、第１の複数のメモリセルブロックを含み、前記第１のメモリセルブロックは、前記第１の複数のメモリセルブロックに含まれる
、前記複数のメモリセルストリングの第１のデッキと、
前記複数のメモリセルストリングの第１のデッキの上方に配置された複数のメモリセルストリングの第２のデッキであって、前記複数のメモリセルストリングの第２のデッキは、第２の複数のメモリセルブロックを含み、前記第２のメモリセルブロックは、前記第２の複数のメモリセルブロックに含まれる、前記複数のメモリセルストリングの第２のデッキと、
をさらに含む、請求項１に記載の装置。
【請求項１１】
基板の上方に配置された複数の第１のメモリセルストリングの第１のデッキと、前記複数の第１のメモリセルストリングの第１のデッキの上方に配置された複数の第２のメモリセルストリングの第２のデッキとを含む、複数のメモリセルストリングの複数のデッキと、
前記複数のメモリセルストリングの複数のデッキに結合された複数のアクセス線と、
前記複数のメモリセルストリングの複数のデッキに結合された複数のデータ線と、
を含む装置であって、
前記複数のメモリセルストリングの複数のデッキのうちのどの複数のメモリセルストリングのデッキも、前記複数のメモリセルストリングの複数のデッキのうちの複数のメモリセルストリングの他のデッキと、前記複数のアクセス線のうちのどのアクセス線も共有せず、
前記複数のメモリセルストリングの複数のデッキのうちのどの複数のメモリセルストリングのデッキも、前記複数のメモリセルストリングの複数のデッキのうちの複数のメモリセルストリングの他のデッキと、前記複数のデータ線のうちのどのデータ線も共有しない、
前記装置。
【請求項１２】
複数の第１のトランジスタであって、前記複数の第１のトランジスタの各々が、前記複数のアクセス線のうちの複数の第１のアクセス線の各アクセス線に結合された、前記複数の第１のトランジスタと、
複数の第２のトランジスタであって、前記複数の第２のトランジスタの各々が、前記複数のアクセス線のうちの複数の第２のアクセス線の各アクセス線に結合された、前記複数の第２のトランジスタと、
をさらに含み、
前記複数の第１のトランジスタは、第１の共通ゲートを含み、前記複数の第２のトランジスタは、前記第１の共通ゲートとは異なる第２の共通ゲートを含む、
請求項１１に記載の装置。
【請求項１３】
前記装置のメモリ操作中、前記複数の第１及び第２のトランジスタを同時にオンにするデコーダをさらに含む、
請求項１２に記載の装置。
【請求項１４】
前記装置のメモリ操作中、前記複数の第１のトランジスタをオンにし、前記メモリ操作中、前記複数の第１のトランジスタがオンの間、前記複数の第２のトランジスタをオフにするデコーダをさらに含む、
請求項１２に記載の装置。
【請求項１５】
基板の上方に配置され、前記複数のデータ線のうちの複数の第１のデータ線に結合された複数の第１の導電パスと、
前記基板の上方に配置され、前記複数のデータ線のうちの複数の第２のデータ線に結合された複数の第２の導電パスと、
をさらに含み、
前記複数の第１の導電パスは、前記複数の第２の導電パスから切り離されている、
請求項１１に記載の装置。
【請求項１６】
前記装置のメモリ操作中、前記複数の第１の導電パスと前記複数の第２の導電パスとを前記基板の回路に同時に結合するデコーダをさらに含む、
請求項１５に記載の装置。
【請求項１７】
前記装置のメモリ操作中、前記複数の第１の導電パスを前記基板の回路に結合し、前記メモリ操作中、前記複数の第２の導電パスを前記基板の前記回路に結合しないデコーダをさらに含む、請求項１５に記載の装置。
【請求項１８】
メモリデバイスを操作する方法であって、
メモリデバイスのメモリ操作中、前記メモリデバイスの第１のメモリセルブロックと第２のメモリセルブロックとのうちの少なくとも１つのメモリセルブロックの複数のメモリセルにアクセスすることであって、前記第１のメモリセルブロックは、前記メモリデバイスの基板の上方に配置され、前記第２のメモリセルブロックは、前記第１のメモリセルブロックの上方に配置される、前記複数のメモリセルにアクセスすることと、
前記メモリ操作中、前記第１のメモリセルブロックの複数の第１のデータ線と前記基板の回路との間に複数の第１の回路パスを確立することと、
第１の時に、第１のモードで前記メモリデバイスを操作することであって、前記複数の第１の回路パスが確立されている間、前記第２のメモリセルブロックの複数の第２のデータ線と前記回路との間に、複数の第２の回路パスを確立することを含む、前記第１のモードで前記メモリデバイスを操作することと、
第２の時に、第２のモードで前記メモリデバイスを操作することであって、前記複数の第２のデータ線と前記回路との間に回路パスを確立しないことを含む、前記第２のモードで前記メモリデバイスを操作することと、
を含む、前記方法。
【請求項１９】
前記複数の第１の回路パスを確立することは、前記複数の第１のデータ線のうちの１つと前記回路の第１のバッファ回路との間に結合された第１のトランジスタをオンにすることを含み、
前記複数の第２のデータ線と前記回路との間に回路パスを確立しないことは、前記第１のトランジスタがオンの間、前記複数の第２のデータ線の１つと前記回路の第２のバッファ回路との間に結合された第２のトランジスタをオフにすることを含む、
請求項１８に記載の方法。
【請求項２０】
前記複数の第１の回路パスを確立することと、前記複数の第２の回路パスを確立することは、第１のトランジスタと第２のトランジスタを同時にオンにすることを含み、
前記第１のトランジスタは、前記複数の第１のデータ線の１つと前記回路の第１のバッファ回路との間に結合され、
前記第２のトランジスタは、前記複数の第２のデータ線の１つと前記回路の第２のバッファ回路との間に結合される、
請求項１８に記載の方法。
【請求項２１】
前記複数のメモリセルにアクセスすることは、
前記第１のメモリセルブロックの複数の第１のアクセス線と前記メモリデバイスの複数の導電線との間に複数の回路パスを確立することと、
前記複数の第１のアクセス線と前記複数の導電線との間に前記複数の回路パスが生成されている間、前記第２のメモリセルブロックの複数の第２のアクセス線と前記複数の導電線との間に回路パスを確立しないことと、
を含む、請求項１８に記載の方法。
【請求項２２】
前記第２のモードで前記メモリ操作中に、第１の値を有する第１の電圧を前記第１のメモリセルブロックのソース選択線に印加することと、
前記第２のモードで前記メモリ操作中に、第２の値を有する第２の電圧を前記第２のメモリセルブロックのソース選択線に印加することと、
をさらに含み、
前記第１の値は、前記第２の値と異なる、
請求項１８に記載の方法。
【請求項２３】
前記第１の値は、ゼロより大きく、前記第２の値は、接地電位を含む、
請求項２２に記載の方法。
【請求項２４】
前記第２のモードで前記メモリ操作中に、前記第２のメモリセルブロックのソース選択線をフロート状態に置くこと、
をさらに含む、請求項１８に記載の方法。
【請求項２５】
前記第２のモードで前記メモリ操作中に、前記第１のメモリセルブロックのソースに電圧を印加することと、
前記第２のモードで前記メモリ操作中に、前記第２のメモリセルブロックのソースをフロート状態に置くことと、
をさらに含む、請求項１８に記載の方法。
【請求項２６】
前記メモリ操作が読取操作の場合、前記電圧は接地電位を含む、
請求項２５に記載の方法。
【請求項２７】
前記メモリ操作が書き込み操作の場合、前記電圧はゼロより大きい値を有する、
請求項２５に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
他の例においては、メモリデバイス２００の他のシングルデッキ操作中、デッキ２１５１がアクセスされるように選択されて（メモリセルブロック２９１のメモリセル２１０、２１１、２１２、２１３に作用し）、デッキ２１５０がアクセスされるように選択されない場合、信号ＤＲ＿ＵＰは（例えば、デコーダ２４９によって）アクティブにでき、信号ＤＲ＿ＬＯは、アクティブにされない（例えば、非アクティブにされる）。この例においては、トランジスタＴ１は、オンにすることができ、トランジスタＴ０はオフにされる。これは、信号Ｖ０、Ｖ１、Ｖ２、Ｖ３を、それぞれ、（オンにされたトランジスタＴ１を通して）アクセス線２５０１、２５１１、２５２１、２５３１に印加するのを可能にする。この例においては、トランジスタＴ０がオフにされているので、信号Ｖ０、Ｖ１、Ｖ２、Ｖ３は、アクセス線２５００、２５１０、２５２０、２５３０に印加されない。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
デッキ２１５０、２１５１の両方がアクセスされるように選択されて（メモリセルブロック２９０、２９１のメモリセル２１０、２１１、２１２、２１３に作用する）メモリデバイス２００のマルチデッキ操作の例において、信号ＤＲ＿ＬＯ及びＤＲ＿ＵＰは、（例えば、デコーダ２４９によって）アクティブにできる。この例においては、トランジスタＴ０、Ｔ１は、オンにされる（例えば、同時にオンにされる）。これは、トランジスタＴ０、Ｔ１がオンにされるので、信号Ｖ０、Ｖ１、Ｖ２、Ｖ３が、それぞれ、アクセス線２５００、２５１０、２５２０、２５３０と、アクセス線２５０１、２５１１、２５２１、２５３１とに印加されるのを可能にする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
図３に示すように、メモリデバイス２００は、バッファ回路３２０と、バッファ回路３２１と、トランジスタ３２０ａ、３２１ａとを含み得る。バッファ回路３２０及びトランジスタ３２０ａは、図２のバッファ回路２２０の一部であってよい。バッファ回路３２１及びトランジスタ３２１ａは、図２のバッファ回路２２１の一部であってよい。バッファ回路３２０は、（バッファ回路３２０内に）トランジスタを含んでよく、該トランジスタは、（メモリセルブロック２９０のメモリセルストリング２３１、２３２、２３３のメモリセルから読み取った情報を感知する）バッファ回路３２０のセンスアンプの一部であってよく、メモリセルブロック２９０のメモリセルストリング２３１、２３２、２３３のメモリセルから読み取った情報の１ビット（または、複数ビット）を記憶（例えば、一時的に記憶）するバッファ回路３２０のデータラッチの一部であってよい。同様に、バッファ回路３２１は、（バッファ回路３２１内に）トランジスタを含んでよく、該トランジスタは、（メモリセルブロック２９１のメモリセルストリング２３１、２３２、２３３のメモリセルから読み取った情報を感知する）バッファ回路３２１のセンスアンプの一部であってよく、メモリセルブロック２９１のメモリセルストリング２３１、２３２、２３３のメモリセルから読み取った情報の１ビット（または、複数ビット）を記憶（例えば、一時的に記憶）するバッファ回路３２１のデータラッチの一部であってよい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
デッキ２１５０、２１５１の両方がアクセスされるように選択されて（メモリセルブロック２９０、２９１のメモリセル２１０、２１１、２１２、２１３に作用する）メモリデバイス２００のマルチデッキ操作の例においては、信号ＤＲ＿ＬＯ及びＤＲ＿ＵＰはアクティブに（例えば、レベルデコーダ２１９によって同時にアクティブに）できる。この例においては、トランジスタ３２０ａ、３２１ａは、同時にオンにできる。これは、データ線２７００、２７０１が、それぞれ、オンにされたトランジスタ３２０ａ、３２１ａを通して、それぞれ、バッファ回路３２０、３２１に結合（例えば、同時に結合）されるのを可能にする。そして、情報は、対応するバッファ回路３２０、３２１を用いて、デッキ２１５０、２１５１に同時に提供できて（メモリセルブロック２９０、２９１の各メモリセルに記憶される）、または、情報は、対応するバッファ回路３２０、３２１を用いて、メ
モリセルブロック２９０、２９１から同時に読み取ることができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】
図４に示すように、トランジスタゲート３４０、３４１は、互いに物理的に切り離されている。これは、図２、図３を参照して前述したように、操作モード（例えば、シングルデッキモードまたはマルチデッキモード）に応じて、（対応する信号Ｖ０、Ｖ１、Ｖ２、Ｖ３を受信する）各導電線３５０、３５１、３５２、３５３に、アクセス線２５００、２５１０、２５２０、２５３０（及び、制御ゲート２４００、２４１０、２４２０、２４３０）と、アクセス線２５０１、２５１１、２５２１、２５３１（及び、制御ゲート２４０１、２４１１、２４２１、２４３１）とを選択的に結合するように、メモリデバイス２００が信号ＤＲ＿ＬＯ及びＤＲ＿ＵＰを選択的にアクティブにするのを可能にする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正の内容】
【００７８】
デッキ２１５０の材料５０３、５０４、５０５の組み合わせは、対応するピラーのピラー部分５０６と、制御ゲート２４００、２４１０、２４２０、２４３０のそれぞれとの間に形成できる。材料５０３、５０４、５０５の組み合わせは、デッキ２１５０のメモリセル（例えば、メモリセル２１０、２１１、２１２、または、２１３）の構造の一部を形成できる。例えば、材料５０３、５０４、５０５の組み合わせは、デッキ２１５０及びデッキ２１５１のメモリセル２１０、２１１、２１２、２１３のそれぞれのＴＡＮＯＳ（ＴａＮ，Ａｌ２Ｏ３、Ｓｉ３Ｎ４、ＳｉＯ２、Ｓｉ）構造の一部であってよい。この例においては、材料５０３（例えば、インターポリ誘電体）は、電荷のトンネリングを遮断できる１つまたは複数の電荷遮断材料（例えば、ＴａＮ及びＡｌ２Ｏ３等の誘電材料）を含み得る。材料５０４は、メモリセル２１０、２１１、２１２、または、２１３に記憶された情報の値を表す電荷蓄積機能を提供（例えば、電荷をトラップ）できる電荷蓄積要素（例えば、Ｓｉ３Ｎ４等の１つまたは複数の電荷蓄積材料）を含み得る。材料５０５は、電荷（例えば、電子）のトンネリングを可能にできる１つまたは複数のトンネル誘電材料（例えば、ＳｉＯ２）を含み得る。例として、材料５０５は、メモリデバイス２００の書き込み操作中、ピラー部分５０６から材料５０４への電子のトンネリングを可能にでき、メモリデバイス２００の消去操作中、材料５０４からピラー部分５０６への電子のトンネリングを可能にできる。さらに、材料５０５は、ピラー部分５０６から部分５０４への正孔のトンネリングを可能にできて、メモリデバイス２００の消去操作中、トラップされた電子の再結合を補償する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正の内容】
【００７９】
他の例においては、材料５０３、５０４、５０５の組み合わせは、デッキ２１５０及び
デッキ２１５１のメモリセル２１０、２１１、２１２、２１３のそれぞれのＳＯＮＯＳ（Ｓｉ、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯ２、Ｓｉ）構造の一部であってよい。さらなる例においては、材料５０３、５０４、５０５の組み合わせは、デッキ２１５０及びデッキ２１５１のメモリセル２１０、２１１、２１２、２１３のそれぞれのフローティングゲート構造の一部であってよい。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００８５
【補正方法】変更
【補正の内容】
【００８５】
図６に示すように、メモリデバイス６００は、行デコーダ６４９と、駆動回路６４３と、レベルデコーダ６１９と、駆動回路（例えば、レベル駆動回路）６２９と、バッファ回路６２３と、デッキ２１５０、２１５１と、アクセス線２５０、２５１、２５２、２５３とを含んでよい。従って、メモリセルブロック２９０、２９１は、アクセス線２５０、２５１、２５２、２５３を共有する。メモリデバイス６００は、駆動回路６４３を使用して、アクセス線２５０、２５１、２５２、２５３を通してデッキ２１５０と２１５１の両方にアクセスできる。行デコーダ６４９は、駆動回路６４３を制御する信号ＤＲを生成できる。レベルデコーダ６１９は、（バッファ回路６２３を制御する）信号ＢＬ＿ＬＯ及びＢＬ＿ＵＰと、駆動回路６２９を制御する情報（例えば、信号）ＣＴＬとを生成できる。駆動回路６２９を使用して、各選択線２８００、２８０１と、線（例えば、ソース）２９９０、２９９１とに信号（例えば、電圧信号）を提供（例えば、駆動）できる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００９０
【補正方法】変更
【補正の内容】
【００９０】
図７に示すように、メモリデバイス６００は、バッファ回路７２３と、トランジスタ７３３０、７３３１とを含んでよい。バッファ回路７２３とトランジスタ７３３０、７３３１は、図６のバッファ回路６２３の一部であってよい。データ線２７００、２７０１は、それぞれ、トランジスタ７３３０、７３３１を通してバッファ回路７２３に結合できる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００９４
【補正方法】変更
【補正の内容】
【００９４】
図７において、他の例として、デッキ２１５１のメモリセルブロック２９１が選択され、デッキ２１５０のメモリセルブロック２９０が未選択の（選択されない）場合、行デコーダ６４９は、（例えば、信号ＤＲをアクティブにすることによって）駆動回路６４３を作動させて、メモリセルブロック２９１の選択したメモリセルストリングのメモリセル２１０、２１１、２１２、２１３にアクセスできる。レベルデコーダ６１９は、データ線２７０１をバッファ回路７２３に結合するために、信号ＢＬ＿ＵＰをアクティブにし（かつ信号ＢＬ＿ＬＯをアクティブにせずに）、トランジスタ７３３１をオンにできる。この例においては、レベルデコーダ６１９は、トランジスタ７３３１をオンにしている間、信号ＢＬ＿ＬＯをアクティブにせずに、トランジスタ７３３０をオフに維持して（または、オ
フにして）よく、それによって、データ線２７０１がバッファ回路７２３に結合されている間、データ線２７００をバッファ回路７２３に結合しない。そして、バッファ回路７２３を用いて、デッキ２１５１のメモリセルブロック２９１に情報を記憶できる、または、デッキ２１５１のメモリセルブロック２９１から情報を読み取ることができる。
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
2019528546.tif 000001
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正の内容】
【図１０】
2019528546.tif 000002