【手続補正書】
【提出日】令和2年7月17日(2020.7.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
フィン電界効果トランジスタＦｉｎＦＥＴであって、
基板と、
前記基板の上に配設された第１のフィンであって、
第１のソースと、
第１のドレインと、
前記第１のソースと前記第１のドレインとの間に配設された第１のチャネル領域とを備える第１のフィンと、
前記第１のチャネル領域の周りに配設されたゲートと、
前記基板の上にかつ前記第１のフィンの第１の側の前記第１のチャネル領域に隣接するように配設された第１の誘電体材料層であって、前記第１のチャネル領域に応力を加える第１の誘電体材料層と、
前記基板の上にかつ前記第１の側とは異なる前記フィンの第２の側の前記第１のチャネル領域に隣接するように配設された第２の誘電体材料層であって、前記第１のチャネル領域に応力を加える第２の誘電体材料層と、
前記基板の上にかつ前記フィンに実質的に平行に配設された第２のフィンであって、
第２のソースと、
第２のドレインと、
前記第２のフィンの前記第２のソースと前記第２のドレインとの間に配設された第２のチャネル領域とを備える第２のフィンと、
前記第２のフィンの前記第２のチャネル領域の周りに配設された前記ゲートと、
前記基板の上にかつ前記第２のフィンの第２の側の前記第２のチャネル領域に隣接するように配設された第３の誘電体材料層であって、前記第２のフィンの前記第２のチャネル領域に応力を加える第３の誘電体材料層と
を備え、
前記第２の誘電体材料層は、前記第２の誘電体材料層が前記第２のフィンの前記第２のチャネル領域に応力を加えるように、前記基板の上にかつ前記第２の側とは異なる前記第２のフィンの第１の側の前記第２のチャネル領域に隣接するように配設され、
前記第１のフィンと前記第２のフィンとの間の距離が、３２ナノメートルにほぼ等しいか、または３２ナノメートル未満である、ＦｉｎＦＥＴ。
【請求項２】
前記第１の誘電体材料層の上面は、前記第１のフィンの上面よりも低く、
前記第２の誘電体材料層の上面は、前記第１のフィンの上面よりも低い、請求項１に記載のＦｉｎＦＥＴ。
【請求項３】
前記ＦｉｎＦＥＴはＮ型ＦｉｎＦＥＴを備え、
前記第１および第２の誘電体材料層は、前記第１および第２の誘電体材料層が前記第１のチャネル領域に引張応力を加えるように１つまたは複数の酸化物材料を含む、請求項１に記載のＦｉｎＦＥＴ。
【請求項４】
前記ＦｉｎＦＥＴはＰ型ＦｉｎＦＥＴを備え、
前記第１および第２の誘電体材料層は、前記第１および第２の誘電体材料層が前記第１のチャネル領域に圧縮応力を加えるように１つまたは複数の酸化物材料を含む、請求項１に記載のＦｉｎＦＥＴ。
【請求項５】
前記ＦｉｎＦＥＴの活性層を囲む活性領域境界をさらに備え、前記活性層は、その上に前記ソースおよびドレインが形成された前記基板のドープ領域に対応し、前記第１の誘電体材料層、前記第２の誘電体材料層、および前記第３の誘電体材料層の各々は、前記活性領域境界内に配設される、請求項１に記載のＦｉｎＦＥＴ。
【請求項６】
集積回路ＩＣに組み込まれる、請求項１に記載のＦｉｎＦＥＴ。
【請求項７】
誘電体材料層を使用してチャネル領域に応力を加えるフィン電界効果トランジスタＦｉｎＦＥＴを製作するための方法であって、
第１のフィンおよび第２のフィンを備える基板を設けるステップであって、前記第１のフィンは、第１のソースと、第１のドレインと、前記第１のソースと前記第１のドレインとの間に配設された第１のチャネル領域とを備え、前記第２のフィンは、第２のソースと、第２のドレインと、前記第２のソースと前記第２のドレインとの間に配設された第２のチャネル領域とを備える、ステップと、
前記基板の上にかつ前記第１のフィンの第１の側の前記チャネル領域に隣接するように第１の誘電体材料層を配設するステップと、
前記基板の上にかつ前記第１のフィンの第２の側の前記チャネル領域に隣接するように第２の誘電体材料層を配設するステップであって、前記第２の側が前記第１の側とは異なる、ステップと、
前記フィン、前記第２のフィン、前記第１の誘電体材料層、および前記第２の誘電体材料層の上のゲート領域内に、前記ＦｉｎＦＥＴのゲート長にほぼ等しい幅を有するゲートを配設するステップとを含み、
前記第１のフィンと前記第２のフィンとの間の距離が、３２ナノメートルにほぼ等しいか、または３２ナノメートル未満である、方法。
【請求項８】
前記第１の誘電体材料層を配設する前記ステップは、前記基板の上に、かつ前記ＦｉｎＦＥＴの活性層を囲む活性領域境界内の前記第１のフィンの第１の側の前記チャネル領域に隣接するように前記第１の誘電体材料層を配設するステップであって、前記活性層は、その上に前記ソースおよびドレインが形成された前記基板のドープ領域に対応する、ステップを含み、
前記第２の誘電体材料層を配設する前記ステップは、前記基板の上に、かつ前記活性領域境界内の前記第１のフィンの前記第２の側の前記チャネル領域に隣接するように前記第２の誘電体材料層を配設するステップを含む、請求項７に記載の方法。
【請求項９】
前記第１の誘電体材料層および前記第２の誘電体材料層をウェットアニールして前記ＦｉｎＦＥＴの前記チャネル領域に加えられる応力を調整するステップをさらに含む、請求項７に記載の方法。
【請求項１０】
前記第１の誘電体材料層および前記第２の誘電体材料層をドライアニールして前記ＦｉｎＦＥＴのチャネル領域に加えられる応力を調整するステップをさらに含む、請求項９に記載の方法。
【請求項１１】
前記ゲートを配設する前記ステップは、
前記ＦｉｎＦＥＴのゲート長にほぼ等しい幅を有するゲート酸化物層を前記第１のフィンおよび前記第２のフィンの上の前記ゲート領域内に配設するステップと、
前記ゲート酸化物層、前記第１の誘電体材料層、および前記第２の誘電体材料層の上のゲート領域内に、前記ＦｉｎＦＥＴの前記ゲート長にほぼ等しい幅を有するゲート誘電体材料層を配設するステップと、
前記ゲート誘電体材料層の上の前記ゲート領域内に、前記ＦｉｎＦＥＴの前記ゲート長にほぼ等しい幅を有する仕事関数層を配設するステップと、
前記仕事関数層の上の前記ゲート領域内に、前記ＦｉｎＦＥＴの前記ゲート長にほぼ等しい幅を有する導電層を配設するステップとを含む、請求項７に記載の方法。
【請求項１２】
前記ゲート領域の第１の側の前記ＦｉｎＦＥＴのソース領域に対応する前記第１のフィンをエッチングするステップと、
前記ゲート領域の第１の側とは異なる前記ゲート領域の第２の側の前記ＦｉｎＦＥＴのドレイン領域に対応する前記第１のフィンをエッチングするステップと、
前記ソース領域においてソース材料を成長させるステップと、
前記ドレイン領域内でドレイン材料を成長させるステップとをさらに含む、請求項７に記載の方法。
【請求項１３】
前記第１の誘電体材料層を配設する前記ステップは、流動化学気相堆積を使用して前記基板の上にかつ前記第１のフィンの前記第１の側の前記チャネル領域に隣接するように前記第１の誘電体材料層を配設するステップを含み、
前記第２の誘電体材料層を配設する前記ステップは、流動化学気相堆積を使用して前記基板の上にかつ前記第１のフィンの前記第２の側の前記チャネル領域に隣接するように前記第２の誘電体材料層を配設するステップを含む、請求項７に記載の方法。
【請求項１４】
前記第１の誘電体材料層を配設する前記ステップは、流動化学気相堆積を使用して前記基板の上にかつ前記第１のフィンの前記第１の側に隣接するように１つまたは複数の酸化物材料を配設するステップを含み、
前記第２の誘電体材料層を配設する前記ステップは、流動化学気相堆積を使用して前記基板の上にかつ前記第１のフィンの前記第２の側に隣接するように１つまたは複数の酸化物材料を配設するステップを含む、請求項７に記載の方法。
【請求項１５】
前記第１の誘電体材料層を配設する前記ステップは、高アスペクト比処理を使用して前記基板の上にかつ前記第１のフィンの前記第１の側の前記チャネル領域に隣接するように１つまたは複数の酸化物材料を配設するステップを含み、
前記第２の誘電体材料層を配設する前記ステップは、高アスペクト比処理を使用して前記基板の上にかつ前記第１のフィンの前記第２の側の前記チャネル領域に隣接するように１つまたは複数の酸化物材料を配設するステップを含む、請求項７に記載の方法。