【事件の表示】
　特願２０１３−５２５８９６「チャネルスキュー」拒絶査定不服審判事件〔平成２４年　３月　８日国際公開、ＷＯ２０１２／０３０３８１、平成２５年　９月２６日国内公表、特表２０１３−５３６９５７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯 
　本願は，２０１１年８月２４日（パリ条約による優先権主張外国庁受理２０１０年８月３１日，米国）を国際出願日とする出願であって，平成２５年３月２６日付けで特許法第１８４条の４第１項の規定による明細書，請求の範囲，及び，図面（図面の中の説明に限る）の日本語による翻訳文が提出されるとともに審査請求がなされ，同日付けで手続補正がなされ，平成２６年３月１９日付けの拒絶理由通知に対して同年６月２５日付けで意見書が提出されるとともに手続補正がなされたが，平成２７年１月２８日付けで拒絶査定がなされ，これに対して平成２７年６月２日に拒絶査定不服審判の請求がなされるとともに手続補正がなされ，同年８月６日付けで特許法第１６４条第３項の規定に基づく報告がなされ，同年１２月１１日付けで上申書が提出されたものである。
第２　平成２７年６月２日付けの手続補正についての補正却下の決定 
　［補正却下の決定の結論］ 
　平成２７年６月２日付けの手続補正（以下，「本件補正」という。）を却下する。  
　 
　［理由］ 
１．補正の内容
（１）本件補正後の特許請求の範囲の記載
　本件補正により補正された特許請求の範囲の記載は次のとおりである。（下線は，補正の個所を示すものとして審判請求人が付したものである。） 
　
「　【請求項１】
　チャネルスキューのための方法であって，
　データ信号のいくつかの群を，複数のメモリデバイスを含むメモリ構成要素に提供することであって，前記データ信号のいくつかの群の各々は，それぞれのチャネルに対応し，前記データ信号のいくつかの群の各々は，それと関連付けられた異なるチャネルクロック信号を有する，ことと，
　いくつかの前記チャネルのうちの少なくとも１つのチャネルに対応するデータ信号の群の位相を，前記データ信号の群が他のそれぞれのチャネルのうちの少なくとも１つのチャネルに対応するデータ信号の群に対してスキューされるように，調節することと，
　それぞれの前記異なるチャネルクロック信号を，前記データ信号のそれぞれの群と共に，前記複数のメモリデバイスに提供することと，
　を含
み，
　
前記いくつかのチャネルのうちの前記少なくとも１つのチャネルに対応する前記データ信号の群の前記位相を調節することは，前記いくつかのチャネルのうちの前記少なくとも１つのチャネルの各々に対応する前記チャネルクロック信号の位相を，基準クロック信号に対して特定の量だけ調節することを含み，前記特定の量は，前記チャネルクロック信号の位相調整のための遅延構成要素から得られるスキュー境界信号に基づき，スキュー量が最上値を超過しない量とされている，
　　【請求項２】
　前記いくつかのチャネルのうちの前記少なくとも１つのチャネルの各々に対応する前記データ信号の群のそれぞれのデータ信号は，相互にスキューされない，請求項１に記載の方法。
　　【請求項３】
　前記いくつかのチャネルのうちの前記少なくとも１つのチャネルに対応する前記データ信号の群の前記位相を調節することは，いくつかのスキュー群を提供することを含み，各スキュー群は，同一の関連するスキュー量を有するデータ信号の少なくとも２つのそれぞれの群を含む，請求項
１又は２
　　【請求項４】
　前記いくつかのチャネルのうちの前記少なくとも１つのチャネルに対応する前記データ信号の群の前記位相を調節することは，前記それぞれのデータ信号の群の各々が，相互にスキューされるように，前記それぞれのいくつかのチャネルの各々に対応する各それぞれのデータ信号の群の位相を調節することを含む，請求項
１又は２
　　【請求項５】
　Ｔｃｌｋがコントローラクロック信号の周期であり，かつ，Ｎがチャネルの総数である場合に，各それぞれのデータ信号の群の調節された位相がＴｃｌｋ／Ｎの倍数となるように，前記それぞれのいくつかのチャネルの各々に対応する各それぞれのデータ信号の群の前記位相を調節することを含む，請求項
４
　
（２）本件補正前の特許請求の範囲の記載
　本件補正前の特許請求の範囲の記載は，平成２６年６月２５日付けの手続補正により補正された次のとおりのものである。 
　
「　【請求項１】
　チャネルスキューのための方法であって，
　データ信号のいくつかの群を，複数のメモリデバイスを含むメモリ構成要素に提供することであって，前記データ信号のいくつかの群の各々は，それぞれのチャネルに対応し，前記データ信号のいくつかの群の各々は，それと関連付けられた異なるチャネルクロック信号を有する，ことと，
　いくつかの前記チャネルのうちの少なくとも１つのチャネルに対応するデータ信号の群の位相を，前記データ信号の群が他のそれぞれのチャネルのうちの少なくとも１つのチャネルに対応するデータ信号の群に対してスキューされるように，調節することと，
　それぞれの前記異なるチャネルクロック信号を，前記データ信号のそれぞれの群と共に，前記複数のメモリデバイスに提供することと，
　を含む方法。
　　【請求項２】
　前記いくつかのチャネルのうちの前記少なくとも１つのチャネルの各々に対応する前記データ信号の群のそれぞれのデータ信号は，相互にスキューされない，請求項１に記載の方法。
　　【請求項３】
　前記いくつかのチャネルのうちの前記少なくとも１つのチャネルに対応する前記データ信号の群の前記位相を調節することは，前記いくつかのチャネルのうちの前記少なくとも１つのチャネルの各々に対応する前記チャネルクロック信号の位相を，基準クロック信号に対して特定の量だけ調節することを含む，請求項１に記載の方法。
　　【請求項４】
　前記いくつかのチャネルのうちの前記少なくとも１つのチャネルに対応する前記データ信号の群の前記位相を調節することは，いくつかのスキュー群を提供することを含み，各スキュー群は，同一の関連するスキュー量を有するデータ信号の少なくとも２つのそれぞれの群を含む，請求項１〜３のいずれか１項に記載の方法。 
　　【請求項５】
　前記いくつかのチャネルのうちの前記少なくとも１つのチャネルに対応する前記データ信号の群の前記位相を調節することは，前記それぞれのデータ信号の群の各々が，相互にスキューされるように，前記それぞれのいくつかのチャネルの各々に対応する各それぞれのデータ信号の群の位相を調節することを含む，請求項１〜３のいずれか１項に記載の方法。
　　【請求項６】
　Ｔｃｌｋがコントローラクロック信号の周期であり，かつ，Ｎがチャネルの総数である場合に，各それぞれのデータ信号の群の調節された位相がＴｃｌｋ／Ｎの倍数となるように，前記それぞれのいくつかのチャネルの各々に対応する各それぞれのデータ信号の群の前記位相を調節することを含む，請求項５に記載の方法。
　　【請求項７】
　メモリシステムであって，
　いくつかのメモリデバイスと，
　複数のチャネルを介して前記いくつかのメモリデバイスに結合されたメモリコントローラであって，前記複数のチャネルの各々が，データ信号のそれぞれの群，および，それと関連付けられたそれぞれのチャネルクロック信号を有し，各群内のそれぞれのデータ信号は，相互にスキューされていない，メモリコントローラと，
　を備え，
　前記メモリコントローラは，前記複数のチャネルのうちの少なくとも１つのチャネルの前記データ信号の群を，少なくとも１つの異なるチャネルの前記データ信号の群に対してスキューするように構成されており，
　前記メモリコントローラは，前記データ信号のそれぞれの群がソース同期方式で提供されるよう，前記データ信号のそれぞれの群を，そのそれぞれのチャネルクロック信号と共に，前記複数のチャネルのうちの関連付けられたそれぞれのチャネルを介して提供するように構成されている，メモリシステム。
　　【請求項８】
　前記メモリコントローラは，前記複数のチャネルのうちの少なくとも半分のチャネルの前記データ信号の群をスキューするように構成されている，請求項７に記載のメモリシステム。
　　【請求項９】
　前記メモリコントローラは，１つ置きのチャネルのデータ信号の群が同じ量だけスキューされるように，前記データ信号の群をスキューするように構成されている，請求項８に記載のメモリシステム。
　　【請求項１０】
　前記メモリコントローラは，隣接しないチャネルのデータ信号の群が同じスキュー量を有するように，前記データ信号の群をスキューするように構成されている，請求項７に記載のメモリシステム。
　　【請求項１１】
　前記メモリコントローラは，いくつかの特定のスキュー群に従って，前記複数のチャネルの前記データ信号の群をスキューするように構成され，前記それぞれのいくつかの特定のスキュー群の各々内の前記データ信号のそれぞれの群は，同じスキュー量を有する，請求項７〜１０のいずれか１項に記載のメモリシステム。
　　【請求項１２】
　前記いくつかの特定のスキュー群は，少なくとも４つである，請求項１１に記載のメモリシステム。
　　【請求項１３】
　前記メモリコントローラは，前記複数のチャネルのうちの前記少なくとも１つのチャネルの前記データ信号の群が，基準クロック信号の周期の少なくとも４分の１に等しい量だけスキューされるように，前記複数のチャネルのうちの前記少なくとも１つのチャネルの前記データ信号の群を，前記少なくとも１つの異なるチャネルの前記データ信号の群に対してスキューするように構成されている，請求項７〜１０のいずれか１項に記載のメモリシステム。
　　【請求項１４】
　前記メモリコントローラは，前記複数のチャネルのうちの前記少なくとも１つのチャネルに対応する前記それぞれのチャネルクロック信号に，遅延を提供することによって，前記複数のチャネルのうちの前記少なくとも１つのチャネルの前記データ信号の群をスキューするように構成され，前記遅延は，前記メモリコントローラに対応する基準クロック信号に基づく，請求項７〜１０のいずれか１項に記載のメモリシステム。」
２．補正の適否 
（１）新規事項
　本件補正が，特許法第１８４条の１２第２項により読み替える同法第１７条の２第３項の規定を満たすものであるか否か，即ち，本件補正が，平成２５年３月２６日付けで提出された明細書，請求の範囲の日本語による翻訳文，及び，国際出願の願書に添付された図面（以下，「当初明細書等」という）に記載した事項の範囲内でなされたものであるかについて検討する。
ア　本件補正後の請求項１は，「前記特定の量は，前記チャネルクロック信号の位相調整のための遅延構成要素から得られるスキュー境界信号に基づき，スキュー量が最上値を超過しない量とされている」との発明特定事項（以下，「発明特定事項Ａ」という。）を含むものである。
　上記発明特定事項Ａにおける「スキュー境界信号」に関連して，当初明細書等には，以下の記載がある。
（ア）「・・・図３に例解される実施例において，遅延構成要素３１５−１，３１５−２，．．．，３１５−（Ｎ−１），３１５−Ｎの各々は，それぞれのチャネルクロック信号（例えば，ＣＬＫ＿１，ＣＬＫ＿２，．．．，ＣＬＫ＿（Ｎ−１），ＣＬＫ＿Ｎ），およびそれぞれのスキュー境界信号３１９−１，３１９−２，．．．，３１９−（Ｎ−１），３１９−Ｎを出力する。・・・」（【００２７】段落）
（イ）「・・・１つ以上の実施形態において，および図３に例解されるように，システム３０３は，遅延構成要素３１５−１，３１５−２，．．．，３１５−（Ｎ−１），３１５−Ｎから，スキュー境界信号３１９−１，３１９−２，．．．，３１９−（Ｎ−１），３１９−Ｎを受信する，位相検出構成要素を含む。位相検出構成要素の出力信号３２１は，スキュー量が最上値に到達する時を検出するために使用することができる。例えば，出力信号３２１は，スキュー量が参照クロック３０９の期間に等しい値に到達することを示すことができる。スキュー量が参照クロックの期間に等しい値を超過するのを防止することは，他の利益の中でも，回路におけるクロッククロシング問題を防止することができる。」（【００２８】段落）
イ　上記（ア）の記載から，遅延構成要素の各々が，それぞれのスキュー境界信号を出力すること，すなわち，「遅延構成要素から得られるスキュー境界信号」との事項は読み取れるものの，上記記載は，スキュー境界信号の具体的内容や，この信号を用いた動作内容を記載したものではないから，上記（ア）の記載は，上記発明特定事項Ａに関して，“特定の量”を“スキュー境界信号に基づ”いて，“スキュー量が最上値を超過しない量”とすることについて記載したものとはいえない。
　
ウ　上記（イ）の記載から，システム３０３は，遅延構成要素からスキュー境界信号を受信する位相検出構成要素を含むこと，位相検出構成要素の出力信号３２１は，スキュー量が最上値に到達する時を検出するために使用することができること，出力信号３２１は，スキュー量が参照クロック３０９の期間に等しい値に到達することを示すことができること，スキュー量が参照クロックの期間に等しい値を超過するのを防止することは，他の利益の中でも，回路におけるクロッククロシング問題を防止することができることは読み取れるものの，仮に，位相検出構成要素の出力信号３２１によって，“スキュー量が最上値に到達する時”を“検出”したとしても，その検出結果を用いて，“特定の量”を，“スキュー量が最上値を超過しない量”にするための“構成”を設けなければ，“スキュー境界信号に基づ”いて，“特定の量”を，“スキュー量が最上値を超過しない量”とすることができないことは明らかであるから，そのような“構成”について記載のない上記（イ）の記載は，上記発明特定事項Ａに関して，“特定の量”を“スキュー境界信号に基づ”いて，“スキュー量が最上値を超過しない量”とすることについて記載したものとはいえない。
エ　上記イ，ウで検討したとおり，上記（ア），（イ）のいずれの記載も，上記発明特定事項Ａに関して，“特定の量”を“スキュー境界信号に基づ”いて，“スキュー量が最上値を超過しない量”とすることについて記載したものではないから，補正後の請求項１の「前記特定の量は，前記チャネルクロック信号の位相調整のための遅延構成要素から得られるスキュー境界信号に基づき，スキュー量が最上値を超過しない量とされている」との発明特定事項Ａは，当初明細書等に記載されたものとはいえない。
　また，当該技術分野における技術常識を考慮しても，“特定の量”を“スキュー境界信号に基づ”いて，“スキュー量が最上値を超過しない量”とすることが，当初明細書等の記載から自明なこととも認められない。
　してみれば，上記発明特定事項Ａを追加する本件補正は，当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものであり，当初明細書等に記載した事項の範囲内においてしたものではない。
オ　新規事項のむすび
　以上に検討したとおり，本件補正は，当初明細書等に記載した事項の範囲内においてしたものではなく，特許法第１８４条の１２第２項により読み替える同法第１７条の２第３項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
（２）独立特許要件
　仮に，本件補正が，特許法第１８４条の１２第２項により読み替える同法第１７条の２第３項の規定に適合するものとして，以下さらに検討する。
ア　本件補正は，以下の補正事項を含むものである。
（ア）補正事項１
　補正前の請求項１を補正前の請求項３の内容で限定するとともに，「特定の量」について，「前記特定の量は，前記チャネルクロック信号の位相調整のための遅延構成要素から得られるスキュー境界信号に基づき，スキュー量が最上値を超過しない量とされている」と限定する補正。
（イ）補正事項２
　補正前の請求項３を削除する補正。
（ウ）補正事項３
　補正前の請求項７〜１４を削除する補正。
イ　補正事項１は，補正前の請求項１の「いくつかの前記チャネルのうちの少なくとも１つのチャネルに対応するデータ信号の群の位相を，前記データ信号の群が他のそれぞれのチャネルのうちの少なくとも１つのチャネルに対応するデータ信号の群に対してスキューされるように，調節すること」について，「前記いくつかのチャネルのうちの前記少なくとも１つのチャネルに対応する前記データ信号の群の前記位相を調節すること」を，「前記いくつかのチャネルのうちの前記少なくとも１つのチャネルの各々に対応する前記チャネルクロック信号の位相を，基準クロック信号に対して特定の量だけ調節することを含」むものであることに限定するとともに，「特定の量」について，「前記特定の量は，前記チャネルクロック信号の位相調整のための遅延構成要素から得られるスキュー境界信号に基づき，スキュー量が最上値を超過しない量とされている」と限定するものであり，補正前後の請求項１に記載される発明の産業上の利用分野及び解決しようとする課題は同一であるから，特許法第１７条の２第５項第２号に規定する特許請求の範囲の減縮を目的とするものに該当する。
　上記のとおり，本件補正は，特許法第１７条の２第５項第２号に規定する特許請求の範囲の減縮を目的とする上記補正事項１を含むものであるので，本件補正後の請求項１に係る発明（以下，「本件補正発明」という。）が，特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか）について以下に検討する。
ウ　実施可能要件（特許法第３６条第４項第１号）について
　上記（１）で検討したように，本件補正発明は，「前記特定の量は，前記チャネルクロック信号の位相調整のための遅延構成要素から得られるスキュー境界信号に基づき，スキュー量が最上値を超過しない量とされている」との発明特定事項Ａを含むものである。
　この発明特定事項Ａに関連して，本願の発明の詳細な説明には，上記「（１）新規事項」の「ア」の「（ア）」及び「（イ）」のとおりの事項が記載されている。
　しかしながら，上記「（ア）」及び「（イ）」の記載をみても，「スキュー境界信号」とはどのような信号であるのか，「スキュー境界信号」を入力する「位相検出構成要素」とはどのように動作するものであるのか，さらには，「位相検出構成要素の出力信号３２１」とはどのような信号であるのかについて具体的な説明は何も記載されていない。
　また，上記「（ア）」及び「（イ）」の記載を見ても，「位相検出構成要素の出力信号３２１」を，「スキュー量が最上値に到達する時を検出するために使用すること」以外に，具体的にどのように使用するのかについては，全く記載されておらず，さらに，図３の記載においても，「位相検出構成要素の出力信号３２１」はどこにも接続されていない。
　してみれば，本願の発明の詳細な説明の記載からは，どのような「スキュー境界信号」に基づいて，どのような処理を行えば，“特定の量”を“スキュー境界信号に基づき，スキュー量が最上値を超過しない量”とすることができるのかが全く不明であるから，本願の発明の詳細な説明には，「前記特定の量は，前記チャネルクロック信号の位相調整のための遅延構成要素から得られるスキュー境界信号に基づき，スキュー量が最上値を超過しない量とされている」ようにするための方法について，当業者が実施をすることができる程度に明確かつ十分に記載されているとはいえない。
　したがって，本願の発明の詳細な説明は，本件補正発明を当業者が実施をすることができる程度に明確かつ十分に記載されているとはいえないから，特許法第３６条第４項第１号の規定により特許出願の際独立して特許を受けることができないものである。
エ　独立特許要件のむすび
　以上のとおり，本件補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
オ　審判請求人の主張について
　審判請求人は，平成２７年１２月１１日付けの上申書の第２頁１５〜２９行において，「すなわち，本願明細書の段落［００２８］および図３の記載から明らかなように，本願はその発明の一実施例として，スキュー境界信号が図３の３１９−１〜３１９−Ｎに相当し，位相検出構成要素が図３のＯＲ回路に相当することを明記しています。このことは，審査官殿も認めておられるとおりです。ＯＲ回路に対する当業者の常識と共に，本願明細書の段落［００２８］のうちの「位相検出構成要素の出力信号３２１は，スキュー量が最上値に到達する時を検出するために使用することができる。例えば，出力信号３２１は，スキュー量が参照クロック３０９の期間に等しい値に到達することを示すことができる。スキュー量が参照クロックの期間に等しい値を超過するのを防止する…」という記載からすれば，複数のスキュー境界信号３１９−１〜３１９−Ｎはそれぞれハイレベルまたはローレベルのデジタル信号と構成することができると共に，複数の遅延構成要素のうちのいずれか一つのスキュー量が参照クロック３０９の期間（周期）を超えてスキューした場合に対応するスキュー境界信号がハイレベルとなるようにすることができ，その結果として，位相検出構成要素（ＯＲ回路）の出力信号３２１がハイレベルとなることにより，スキュー量が最上値に到達したことを検出することができます。したがって，審査官殿が指摘なされている上記理由（ａ）〜（ｃ）には，全く根拠がありません。」と主張している。
　しかしながら，スキュー境界信号なる信号は，当該技術分野における一般的な信号の名称とは認められず，当該技術分野の技術常識を考慮しても，発明の詳細な説明の記載から，スキュー境界信号が，「複数の遅延構成要素のうちのいずれか一つのスキュー量が参照クロック３０９の期間（周期）を超えてスキューした場合に対応するスキュー境界信号がハイレベルとなるようにすることができ」る信号であることが当業者に自明のことであるとは認められない。
　してみれば，そのようなスキュー境界信号を用いれば，「その結果として，位相検出構成要素（ＯＲ回路）の出力信号３２１がハイレベルとなることにより，スキュー量が最上値に到達したことを検出することができます」という審判請求人の主張は，その前提を欠くものであり，これを採用することはできない。
　また，審判請求人は，同上申書の第２頁３０〜４５行において，「審査官殿が指摘なされている理由（ｄ）について，本願明細書の段落［００２８］のうちの「遅延構成要素は，調節可能な（例えば，プログラム可能な）遅延構成要素３１５−１，３１５−２，．．．，３１５−（Ｎ−１），３１５−Ｎである。そのようなものとして，それぞれの遅延構成要素３１５−１，３１５−２，．．．，３１５−（Ｎー１），３１５−Ｎの特定の量の遅延は，変更することができる。構成信号３１７−１，３１７−２，．．．，３１７−（Ｎ−１），３１７−Ｎは，それぞれの遅延構成要素３１５−１，３１５−２，．．．，３１５−（Ｎ−１），３１５−Ｎによって提供される特定のスキューの量を決定する。」という記載は，スキューの量が遅延構成要素において調整することができることを意味し，そして，本願明細書の段落［００２８］のうちの「例えば，出力信号３２１は，スキュー量が参照クロック３０９の期間に等しい値に到達することを示すことができる。スキュー量が参照クロックの期間に等しい値を超過するのを防止する…」という記載が，位相検出構成要素（ＯＲ回路）の出力信号３２１はスキュー量の調整に使用でき，この信号を用いて各遅延構成要素（これがスキュー量を決定するのは上記の通り）への構成信号３１７を制御し，もって参照クロック３０９の期間に等しい値を超過しないようにスキューの量を決定するように構成できる事を意味していることは，当業者にとって自明です。」と主張している。
　しかしながら，上記「ウ」に記載したとおり，「上記「（ア）」及び「（イ）」の記載を見ても，「位相検出構成要素の出力信号３２１」を，「スキュー量が最上値に到達する時を検出するために使用すること」以外に，具体的にどのように使用するのかについては，全く記載されておらず，さらに，図３の記載においても，「位相検出構成要素の出力信号３２１」はどこにも接続されていない」のであるから，このような発明の詳細な説明や図面の記載のみから，「位相検出構成要素（ＯＲ回路）の出力信号３２１はスキュー量の調整に使用でき，この信号を用いて各遅延構成要素（これがスキュー量を決定するのは上記の通り）への構成信号３１７を制御し，もって参照クロック３０９の期間に等しい値を超過しないようにスキューの量を決定するように構成できる事を意味していることは，当業者にとって自明」であるという請求人の主張は，到底採用することができない。
　
３．補正却下のむすび 
　以上に検討したとおり，本件補正は，特許法第１８４条の１２第２項により読み替える同法第１７条の２第３項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　また，仮に，本件補正が，特許法第１８４条の１２第２項により読み替える同法第１７条の２第３項の規定に適合するとしても，本件補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　よって，補正却下の決定の結論のとおり決定する。 
第３．本願発明について 
１．本願発明
　平成２７年６月２日付けの手続補正は，上記のとおり却下されたので，本願の請求項１に係る発明（以下，「本願発明」という。）は，平成２６年６月２５日付けの手続補正により補正された特許請求の範囲の請求項１に記載された事項により特定されるものであり，上記「第２　平成２７年６月２日付けの手続補正についての補正却下の決定」の「１．補正の内容」の「（２）本件補正前の特許請求の範囲の記載」において引用した以下のとおりのものである。
「チャネルスキューのための方法であって，
　データ信号のいくつかの群を，複数のメモリデバイスを含むメモリ構成要素に提供することであって，前記データ信号のいくつかの群の各々は，それぞれのチャネルに対応し，前記データ信号のいくつかの群の各々は，それと関連付けられた異なるチャネルクロック信号を有する，ことと，
　いくつかの前記チャネルのうちの少なくとも１つのチャネルに対応するデータ信号の群の位相を，前記データ信号の群が他のそれぞれのチャネルのうちの少なくとも１つのチャネルに対応するデータ信号の群に対してスキューされるように，調節することと，
　それぞれの前記異なるチャネルクロック信号を，前記データ信号のそれぞれの群と共に，前記複数のメモリデバイスに提供することと，
　を含む方法。」
２．引用例
（１）引用例１
　原審の拒絶理由に引用された特開平６−２９１６３５号公報（以下，「引用例１」という。）には，図面とともに，次の（ア）〜（ウ）の事項が記載されている。（下線は当審において付加したものである。）
　
（ア）「【請求項１】  
複数の出力回路が共有している電源または接地部に流れ込む電流のピーク値をより小さくするように各出力回路ごとに遅延手段を設けるか複数の出力回路からなる出力回路群ごとに遅延手段を設けるかのいずれかを選択する半導体集積回路の出力遅延方法であって，半導体集積回路を構成する複数の出力回路全体に許容される遅延時間が短く前記複数の出力回路からの出力波形の重なりが大きい場合には，前記複数の出力回路からなる出力回路群ごとに遅延手段を設けることにより前記出力回路群に分けて出力時間差を与えることを特徴とする半導体集積回路の出力遅延方法。
（イ）「【００２２】図２は複数の出力回路を群単位に分けて遅延回路を設けた場合のブロック図である。
図中のＢＦ
0
〜ＢＦ
8
は九つの出力回路であり，ＢＦ
0
〜ＢＦ
4
の五つの回路で一つの群を作り，回路ＢＦ
5
，ＢＦ
6
の二つで，またＢＦ
7
，ＢＦ
8
の二つでそれぞれ群を作っている。
ＣＬ
0
〜ＣＬ
2
は入力信号Ｏ
0
〜Ｏ
8
をラッチする制御信号である。また，ＤＹ
1
，ＤＹ
2
は制御信号ＣＬ
0
，ＣＬ
1
を遅延させる遅延回路であり，回路全体に許容される最大遅延時間の４.５×１０
-9
秒のうち，ＤＹ
1
で２.７×１０
-9
秒，ＤＹ
2
で１.８×１０
-9
秒遅延している。制御信号ＣＬ
0
はそのまま出力回路ＢＦ
0
〜ＢＦ
4
の制御信号となり，また遅延回路ＤＹ
1
を介して出力回路ＢＦ
5
，ＢＦ
6
の制御信号ＣＬ
1
となる。さらにＣＬ
1
は遅延回路ＤＹ
2
を介して出力回路ＢＦ
7
，ＢＦ
8
の制御信号ＣＬ
2
となる。
【００２３】図３は出力回路ＢＦ0〜ＢＦ8のいずれか一つのブロック内の回路構成を示す。出力回路ＢＦは，Ｄフリップフロップ回路１とＰチャネルＭＯＳトランジスタ２，ＮチャネルＭＯＳトランジスタ３で構成されている。したがって出力回路ＢＦ0〜ＢＦ8のそれぞれは，ＰチャンネルトランジスタとＮチャンネルトランジスタを有しており，またＶＤＤ，ＶＳＳを共有している。
【００２４】以上の構成についてその動作を説明する。
制御信号ＣＬ
0
が論理値１から論理値０に移ると，まず入力信号Ｏ
0
〜Ｏ
4
が出力回路ＢＦ
0
〜ＢＦ
4
に取り込まれ，Ｐ
0
〜Ｐ
4
の出力端子に出力される。次に，遅延回路ＤＹ
1
により制御信号ＣＬ
0
が遅延した信号ＣＬ
1
が論理値１から０に移り，入力信号Ｏ
5
，Ｏ
6
が出力回路ＢＦ
5
，ＢＦ
6
に取り込まれ，出力端子Ｐ
5
，Ｐ
6
に出力される。同様に，遅延回路ＤＹ
2
により制御信号ＣＬ
1
が遅延した信号ＣＬ
2
が論理値１から０に移り，入力信号Ｏ
7
，Ｏ
8
が出力端子Ｐ
7
，Ｐ
8
に出力される。
　
（ウ）「【００３１】
【発明の効果】
本発明は複数の出力回路を有する半導体集積回路の，出力回路の数，出力波形，出力回路全体に許容される遅延時間に応じて，遅延回路を群単位で設けるか，各出力回路単位で設けるかを選択するため，ＶＤＤ，ＶＳＳに流れ込む電流のピーク値を抑えることができ，出力時における一時的なＶＤＤ，ＶＳＳの変動を抑えて半導体集積回路内外部のノイズを低減することができる。
　
　ここで，上記引用例１に記載されている事項について検討する。
（ａ）上記（ア）の「複数の出力回路が共有している電源または接地部に流れ込む電流のピーク値をより小さくするように各出力回路ごとに遅延手段を設けるか複数の出力回路からなる出力回路群ごとに遅延手段を設けるかのいずれかを選択する半導体集積回路の出力遅延方法であって，半導体集積回路を構成する複数の出力回路全体に許容される遅延時間が短く前記複数の出力回路からの出力波形の重なりが大きい場合には，前記複数の出力回路からなる出力回路群ごとに遅延手段を設けることにより前記出力回路群に分けて出力時間差を与えることを特徴とする半導体集積回路の出力遅延方法。」との記載から，引用例１には，“複数の出力回路が共有している電源または接地部に流れ込む電流のピーク値をより小さくする”ために，“前記複数の出力回路からなる出力回路群ごとに遅延手段を設けることにより前記出力回路群に分けて出力時間差を与える”“半導体集積回路の出力遅延方法”が記載されていることが読み取れるから，引用例１には，“複数の出力回路が共有している電源または接地部に流れ込む電流のピーク値をより小さくするために，前記複数の出力回路からなる出力回路群ごとに遅延手段を設けることにより前記出力回路群に分けて出力時間差を与える半導体集積回路の出力遅延方法”が記載されているものと認められる。
（ｂ）上記（イ）の「図中のＢＦ0〜ＢＦ8は九つの出力回路であり，ＢＦ0〜ＢＦ4の五つの回路で一つの群を作り，回路ＢＦ5，ＢＦ6の二つで，またＢＦ7，ＢＦ8の二つでそれぞれ群を作っている。」との記載から，引用例１では，“九つの出力回路ＢＦ0〜ＢＦ8”を“五つの出力回路ＢＦ0〜ＢＦ4”と“二つの出力回路ＢＦ5，ＢＦ6”と“二つの出力回路ＢＦ7，ＢＦ8”の“三つの群”に“分割”していることが読み取れるから，引用例１には，“九つの出力回路ＢＦ0〜ＢＦ8を五つの出力回路ＢＦ0〜ＢＦ4と二つの出力回路ＢＦ5，ＢＦ6と二つの出力回路ＢＦ7，ＢＦ8の三つの群に分割”することが記載されているものと認められる。
　
（ｃ）上記（イ）の「ＣＬ0〜ＣＬ2は入力信号Ｏ0〜Ｏ8をラッチする制御信号である。また，ＤＹ1，ＤＹ2は制御信号ＣＬ0，ＣＬ1を遅延させる遅延回路であり，回路全体に許容される最大遅延時間の４.５×１０-9秒のうち，ＤＹ1で２.７×１０-9秒，ＤＹ2で１.８×１０-9秒遅延している。制御信号ＣＬ0はそのまま出力回路ＢＦ0〜ＢＦ4の制御信号となり，また遅延回路ＤＹ1を介して出力回路ＢＦ5，ＢＦ6の制御信号ＣＬ1となる。さらにＣＬ1は遅延回路ＤＹ2を介して出力回路ＢＦ7，ＢＦ8の制御信号ＣＬ2となる。」との記載からみて，“制御信号ＣＬ0”を“出力回路ＢＦ0〜ＢＦ4”の制御信号とし，“制御信号ＣＬ0”を“遅延回路ＤＹ1”を介して遅延させた“制御信号ＣＬ1”を“出力回路ＢＦ5，ＢＦ6の制御信号”とし，“制御信号ＣＬ1”を“遅延回路ＤＹ2”を介して遅延させた“制御信号ＣＬ2”を“出力回路ＢＦ7，ＢＦ8の制御信号”とすることが読み取れるから，引用例１には，“制御信号ＣＬ0を出力回路ＢＦ0〜ＢＦ4の制御信号とし，制御信号ＣＬ0を遅延回路ＤＹ1を介して遅延させた制御信号ＣＬ1を出力回路ＢＦ5，ＢＦ6の制御信号とし，制御信号ＣＬ1を遅延回路ＤＹ2を介して遅延させた制御信号ＣＬ2を出力回路ＢＦ7，ＢＦ8の制御信号とする”ことが記載されているものと認められる。
　また，上記（イ）の「制御信号ＣＬ0が論理値１から論理値０に移ると，まず入力信号Ｏ0〜Ｏ4が出力回路ＢＦ0〜ＢＦ4に取り込まれ，Ｐ0〜Ｐ4の出力端子に出力される。次に，遅延回路ＤＹ1により制御信号ＣＬ0が遅延した信号ＣＬ1が論理値１から０に移り，入力信号Ｏ5，Ｏ6が出力回路ＢＦ5，ＢＦ6に取り込まれ，出力端子Ｐ5，Ｐ6に出力される。同様に，遅延回路ＤＹ2により制御信号ＣＬ1が遅延した信号ＣＬ2が論理値１から０に移り，入力信号Ｏ7，Ｏ8が出力端子Ｐ7，Ｐ8に出力される。」との記載から，引用例１において，“制御信号ＣＬ0が論理値１から論理値０に移ると”“入力信号Ｏ0〜Ｏ4が出力回路ＢＦ0〜ＢＦ4に取り込まれ”て“出力端子”“Ｐ0〜Ｐ4”に“出力され”，“次に”，“制御信号ＣＬ1が論理値１から０に移”ると，“入力信号Ｏ5，Ｏ6が出力回路ＢＦ5，ＢＦ6に取り込まれ”て“出力端子Ｐ5，Ｐ6に出力され”，“同様に”，“制御信号ＣＬ2”が“論理値１から０に移”ると，“入力信号Ｏ7，Ｏ8が出力端子Ｐ7，Ｐ8に出力される”ことが読み取れるから，上記の点と合わせると，引用例１には，“制御信号ＣＬ0が論理値１から論理値０に移ると入力信号Ｏ0〜Ｏ4が出力回路ＢＦ0〜ＢＦ4に取り込まれて出力端子Ｐ0〜Ｐ4に出力され，次に，制御信号ＣＬ0を遅延回路ＤＹ1を介して遅延させた制御信号ＣＬ1が論理値１から０に移ると，入力信号Ｏ5，Ｏ6が出力回路ＢＦ5，ＢＦ6に取り込まれて出力端子Ｐ5，Ｐ6に出力され，同様に，制御信号ＣＬ1を遅延回路ＤＹ2を介して遅延させた制御信号ＣＬ2が論理値１から０に移ると，入力信号Ｏ7，Ｏ8が出力端子Ｐ7，Ｐ8に出力される”ことが記載されているものと認められる。
（ｄ）上記（ウ）の「本発明は複数の出力回路を有する半導体集積回路の，出力回路の数，出力波形，出力回路全体に許容される遅延時間に応じて，遅延回路を群単位で設けるか，各出力回路単位で設けるかを選択するため，ＶＤＤ，ＶＳＳに流れ込む電流のピーク値を抑えることができ，出力時における一時的なＶＤＤ，ＶＳＳの変動を抑えて半導体集積回路内外部のノイズを低減することができる。」との記載から，引用例１は，“半導体集積回路内外部のノイズを低減する”ことに関するものであることが読み取れるから，引用例１には，“半導体集積回路内外部のノイズを低減する，方法”が記載されているものと認められる。
　上記（ａ）〜（ｄ）の検討から，引用例１には，次のとおりの発明（以下，「引用発明」という。）が記載されていると認められる。
　
「複数の出力回路が共有している電源または接地部に流れ込む電流のピーク値をより小さくするために，前記複数の出力回路からなる出力回路群ごとに遅延手段を設けることにより前記出力回路群に分けて出力時間差を与える半導体集積回路の出力遅延方法であって，
　九つの出力回路ＢＦ0〜ＢＦ8を五つの出力回路ＢＦ0〜ＢＦ4と二つの出力回路ＢＦ5，ＢＦ6と二つの出力回路ＢＦ7，ＢＦ8の三つの群に分割し，
　制御信号ＣＬ0が論理値１から論理値０に移ると入力信号Ｏ0〜Ｏ4が出力回路ＢＦ0〜ＢＦ4に取り込まれて出力端子Ｐ0〜Ｐ4に出力され，次に，制御信号ＣＬ0を遅延回路ＤＹ1を介して遅延させた制御信号ＣＬ1が論理値１から０に移ると，入力信号Ｏ5，Ｏ6が出力回路ＢＦ5，ＢＦ6に取り込まれて出力端子Ｐ5，Ｐ6に出力され，同様に，制御信号ＣＬ1を遅延回路ＤＹ2を介して遅延させた制御信号ＣＬ2が論理値１から０に移ると，入力信号Ｏ7，Ｏ8が出力端子Ｐ7，Ｐ8に出力されるようにし，
　半導体集積回路内外部のノイズを低減する，
　方法。」
　
（２）引用例２
　原審の拒絶理由に引用された特開２０１０−２６９５０号公報（以下，「引用例２」という。）には，図面とともに，次の（エ）〜（カ）の事項が記載されている。（下線は当審において付加したものである。）
　
（エ）「【００１７】
　この実施例では，
点線で囲まれた部分がコントローラ部を構成し，それが１つの半導体集積回路装置（システムＬＳＩ）により構成される。
記憶装置は，１つのシステムＬＳＩと，１つのＳＤＲＡＭチップ，及び記憶容量に応じて設けられる複数の多値フラシュメモリチップ及びスイッチとコンデンサから構成される
（オ）「【００２３】
　
上記フラッシュメモリＦＬＳＨは，並列形態にされた８個のメモリチップＭＣにより，３３ＭＨｚ×８×８（６４）ビットの単位でデータの入出力を行うものである。メモリチップＭＣは，１つの半導体集積回路装置として形成されたフラシュメモリである。フラッシュメモリインターフェイスＦ−Ｉ／Ｆは，上記フラッシュメモリＦＬＳＨに向けて４チャネル分のバッファＢＵＦが設けられる。１つのチャネルは，上記２つのメモリチップＭＣに対応して８ビットの単位でデータの一時記憶を行う２つのバッファＢＵＦから構成されている。これにより，制御論理回路ＬＴＣから６６ＭＨｚに対応した３２ビットのデータは，入力回路ｉｎを通して２クロック分が上記フラッシュメモリインターフェイスＦ−Ｉ／Ｆの上記バッファＢＵＦに順次に記憶され，上記３３ＭＨｚのクロックに同期して６４ビットのデータとして８ビットずつに分割してフラシュメモリＦＬＳＨの８個のメモリチップＭＣにそれぞれ入力される。
　
（カ）「【００２６】
　
ＬＴＣとＦＬＳＨ間には，上記フラッシュメモリインターフェイスＦ−Ｉ／ＦのバッファＢＵＦ及びＦＬＳＨＣにより，６６ＭＨｚの前半の第１クロックに同期した３２ビットが８ビットずつ４チャネルに分割されて４個の第１バッファＢＵＦに記憶され，後半の第２クロックに同期した６４ビットも８ビットずつ４チャネルに分割されて４個の第２バッファＢＵＦに記憶されて，３３ＭＨｚのクロックに同期して８ビットずつ８個のＦＬＳＨに入力される。
　
　ここで，上記引用例２に記載されている事項について検討する。
（ａ）上記（エ）の「点線で囲まれた部分がコントローラ部を構成し，それが１つの半導体集積回路装置（システムＬＳＩ）により構成される。・・・記憶装置は，１つのシステムＬＳＩと，１つのＳＤＲＡＭチップ，及び記憶容量に応じて設けられる複数の多値フラシュメモリチップ及びスイッチとコンデンサから構成される。」との記載，上記（オ）の「上記フラッシュメモリＦＬＳＨは，並列形態にされた８個のメモリチップＭＣにより，３３ＭＨｚ×８×８（６４）ビットの単位でデータの入出力を行うものである。メモリチップＭＣは，１つの半導体集積回路装置として形成されたフラシュメモリである。」との記載から，“記憶装置”は，“コントローラ部”と“複数の多値フラシュメモリチップ”とから構成されること，“コントローラ部”は，“１つの半導体集積回路装置”により構成されること，“フラッシュメモリＦＬＳＨ”は，並列形態にされた“８個のメモリチップＭＣ”であること，“メモリチップＭＣ”は，“１つの半導体集積回路装置として形成されたフラシュメモリ”であることが読み取れるから，引用例２には，“１つの半導体集積回路装置により構成されるコントローラ部と，それぞれが１つの半導体集積回路装置として形成された８個のメモリチップＭＣとから構成される記憶装置”が記載されているものと認められる。
（ｂ）上記（オ）の「上記フラッシュメモリＦＬＳＨは，並列形態にされた８個のメモリチップＭＣにより，３３ＭＨｚ×８×８（６４）ビットの単位でデータの入出力を行うものである。メモリチップＭＣは，１つの半導体集積回路装置として形成されたフラシュメモリである。フラッシュメモリインターフェイスＦ−Ｉ／Ｆは，上記フラッシュメモリＦＬＳＨに向けて４チャネル分のバッファＢＵＦが設けられる。１つのチャネルは，上記２つのメモリチップＭＣに対応して８ビットの単位でデータの一時記憶を行う２つのバッファＢＵＦから構成されている。これにより，制御論理回路ＬＴＣから６６ＭＨｚに対応した３２ビットのデータは，入力回路ｉｎを通して２クロック分が上記フラッシュメモリインターフェイスＦ−Ｉ／Ｆの上記バッファＢＵＦに順次に記憶され，上記３３ＭＨｚのクロックに同期して６４ビットのデータとして８ビットずつに分割してフラシュメモリＦＬＳＨの８個のメモリチップＭＣにそれぞれ入力される。」との記載，上記（カ）の「ＬＴＣとＦＬＳＨ間には，上記フラッシュメモリインターフェイスＦ−Ｉ／ＦのバッファＢＵＦ及びＦＬＳＨＣにより，６６ＭＨｚの前半の第１クロックに同期した３２ビットが８ビットずつ４チャネルに分割されて４個の第１バッファＢＵＦに記憶され，後半の第２クロックに同期した６４ビット（当審注：「６４ビット」は，「３２ビット」の誤記である。）も８ビットずつ４チャネルに分割されて４個の第２バッファＢＵＦに記憶されて，３３ＭＨｚのクロックに同期して８ビットずつ８個のＦＬＳＨに入力される。」との記載から，引用例２において，“６６ＭＨｚの前半の第１クロックに同期した３２ビット”と“６６ＭＨｚの後半の第２クロックに同期した３２ビット”からなる“合計６４ビット”の“データ”は，“４チャネルに分割されて”，“各チャネルに対応したメモリチップＭＣ”に“入力される”ことが読み取れ，また，この“入力”は，“コントローラ部”から行われるものであるから，引用例２には，“コントローラ部からの６４ビットのデータは，４チャネルに分割されて，各チャネルに対応したメモリチップに入力される”ことが記載されているものと認められる。
　上記（ａ），（ｂ）の検討から，引用例２には，次の発明（以下，「引用例２発明」という。）が記載されていると認められる。
　
「１つの半導体集積回路装置により構成されるコントローラ部と，それぞれが１つの半導体集積回路装置として形成された８個のメモリチップＭＣとから構成される記憶装置において，
　コントローラ部からの６４ビットのデータは，４チャネルに分割されて，各チャネルに対応したメモリチップＭＣに入力される。」
（３）周知例１
　原審の拒絶査定に引用された国際公開第２００９／１１１１２５号（以下，「周知例１」という。）には，図面とともに，次の（キ）〜（ケ）の事項が記載されている。（下線は当審において付加したものである。）
（キ）「Apparatuses and methods for dual channel memory architecture with reduced interface pin requirements are presented. 
One memory architecture includes a memory controller, a first memory device coupled to the memory controller by a shared address bus and a first clock signal, and a second memory device coupled to the memory controller by the shared address bus and a second clock signal, where the polarity of the second clock signal is opposite of the first clock signal. 
The method includes providing addressing signals over a shared address bus to a first memory device and a second memory device, providing clock signals to the memory devices which are reversed in polarity, where the clock signals are derived from a common clock signal, and transferring data to the memory devices over separate narrow data buses in an alternating manner based upon the clock signals.
（当審仮訳：インタフェースピンの要求を削減したデュアルチャネルメモリアーキテクチャのための装置と方法が提供される。
メモリアーキテクチャは，メモリコントローラー，共有アドレスバスと第１のクロック信号によってメモリコントローラーに接続された第１のメモリデバイス，及び共有アドレスバスと第２のクロック信号によってメモリコントローラーに接続された第２のメモリデバイスを含み，第２のクロック信号は第１のクロック信号と反対の極性である。
方法は，第１のメモリデバイスと第２のメモリデバイスに共有アドレスバスを介してアドレス指定信号を提供することと，それぞれのメモリデバイスに，共通のクロック信号から得られる反対極性のクロック信号を提供することと，データを，個別の狭いデータバスを介して，クロック信号に基づいて交互にメモリデバイスに転送することとを含む。
（ク）「[0052] 
FIG. 6 depicts a block diagram of dual narrow channel NAND memory architecture 600 consistent with an embodiment of the invention which utilizes NAND flash memory. The memory architecture 600 may include a NAND Flash Controller 610, a first X-bit NAND memory device 620, a second X-bit NAND memory device 630, a shared control (CTRL) bus 640, a first address/data bus 650, and a second data bus 355.
[0053] 
With NAND memory architecture 600, the two address/data buses 650 and 655 may be used to transfer both data and addressing information between the NAND controller 610 and each of the X-bit NAND memory devices 620 and 630.
The first bus 650 may be dedicated to both addressing and reading/writing data to/from X-bit NAND memory device 630, and the second bus 655 may be dedicated to both addressing and reading/writing data to/from X-bit NAND memory device 620.
　・・・
[0057] 
NAND memory controller 610 also provides a number clock signals to each memory device 620, 630. The NAND Controller 610 provides a single clock signal CK which may be provided directly to X-Bit NAND memory device 620. The CK signal may be inverted to produce the /CK signal, which may be provided to X-Bit NAND memory device 630. This arrangement permits alternating data transfers between the NAND memory controller 610 and the NAND memory devices 620, 630 which occur on both the rising and falling edge of clock signal CK.
（当審仮訳：［００５２］
図６は，ＮＡＮＤ型フラッシュメモリを利用する本発明の実施形態に整合する二重の狭チャネルＮＡＮＤメモリアーキテクチャ６００のブロックダイアグラムを示す。メモリアーキテクチャ６００は，ＮＡＮＤフラッシュコントローラー６１０，第１のＸビットＮＡＮＤメモリデバイス６２０，第２のＸビットＮＡＮＤメモリデバイス６３０，共有されたコントロール（ＣＴＲＬ）バス６４０，第１のアドレス／データバス６５０，及び第２のデータバス３５５を含むかもしれない。
［００５３］
ＮＡＮＤメモリアーキテクチャ６００において，２つのアドレス／データバス６５０と６５５は，ＮＡＮＤコントローラー６１０とＸビットＮＡＮＤメモリデバイス６２０，６３０のそれぞれの間にデータとアドレス情報の両方を転送するために使われるかもしれない。
第１のバス６５０は，ＸビットＮＡＮＤメモリデバイス６３０への／からの，アドレスと読み／書きデータに専用であり，第２のバス６５５は，ＸビットＮＡＮＤメモリデバイス６２０への／からの，アドレスと読み／書きデータに専用であるかもしれない。
　・・・
［００５７］
ＮＡＮＤメモリコントローラー６１０は，それぞれのメモリデバイス６２０，６３０に多数のクロック信号も提供する。ＮＡＮＤコントローラ６１０は，ＸビットＮＡＮＤメモリデバイス６２０に直接提供されるかもしれない一つのクロック信号ＣＫを提供する。ＣＫ信号は，ＸビットＮＡＮＤメモリデバイス６３０に供給されるかもしれない／ＣＫ信号を作り出すために反転されるかもしれない。この配置は，ＮＡＮＤメモリコントローラー６１０とＮＡＮＤメモリデバイス６２０，６３０の間で，双方とも，クロック信号ＣＫの立ち上がり及び立ち下がりのエッジで起こる交互のデータ転送を許容する。
（ケ）ＦＩＧ．６から，
ＮＡＮＤフラッシュメモリコントローラー６１０とＸビットＮＡＮＤメモリデバイス６２０との間が，アドレス／データバス６５５で接続されること，ＮＡＮＤフラッシュメモリコントローラー６１０からＸビットＮＡＮＤメモリデバイス６２０にクロック信号ＣＫを提供すること，ＮＡＮＤフラッシュメモリコントローラー６１０とＸビットＮＡＮＤメモリデバイス６３０との間が，アドレス／データバス６５０で接続されること，ＮＡＮＤフラッシュメモリコントローラー６１０からＸビットＮＡＮＤメモリデバイス６３０にクロック信号ＣＫの反転信号を提供すること
３．対比
　本願発明と引用発明とを対比する。
　
（ａ）引用発明の「複数の出力回路からなる出力回路群」は，出力回路の各々に対応した複数の入力信号が，１つの制御信号によって同時に出力されるように制御されるひとまとまりの信号伝送路であるから，引用発明の「複数の出力回路からなる出力回路群」が本願発明の「チャネル」に相当する。
（ｂ）引用発明では，「前記複数の出力回路からなる出力回路群ごとに遅延手段を設けることにより前記出力回路群に分けて出力時間差を与え」ており，具体的には，「九つの出力回路ＢＦ0〜ＢＦ8を五つの出力回路ＢＦ0〜ＢＦ4と二つの出力回路ＢＦ5，ＢＦ6と二つの出力回路ＢＦ7，ＢＦ8の三つの群に分割し，制御信号ＣＬ0が論理値１から論理値０に移ると入力信号Ｏ0〜Ｏ4が出力回路ＢＦ0〜ＢＦ4に取り込まれて出力端子Ｐ0〜Ｐ4に出力され，次に，制御信号ＣＬ0を遅延回路ＤＹ1を介して遅延させた制御信号ＣＬ1が論理値１から０に移ると，入力信号Ｏ5，Ｏ6が出力回路ＢＦ5，ＢＦ6に取り込まれて出力端子Ｐ5，Ｐ6に出力され，同様に，制御信号ＣＬ1を遅延回路ＤＹ2を介して遅延させた制御信号ＣＬ2が論理値１から０に移ると，入力信号Ｏ7，Ｏ8が出力端子Ｐ7，Ｐ8に出力されるようにし」ているところ，各“出力回路群ごとに”“出力時間差を与え”ることは，“チャネルに対応するデータ信号の群の位相”を“調節すること”に他ならず，これにより，“データ信号の群”が“他のそれぞれのチャネルのうちの少なくとも１つのチャネルに対応するデータ信号の群”に対して“スキューされる”ものといえるから，引用発明の「出力回路群ごとに・・・出力時間差を与える」ことが，本願発明の「いくつかの前記チャネルのうちの少なくとも１つのチャネルに対応するデータ信号の群の位相を，前記データ信号の群が他のそれぞれのチャネルのうちの少なくとも１つのチャネルに対応するデータ信号の群に対してスキューされるように，調節すること」に相当する。
　また，上記の検討から，引用発明の「前記複数の出力回路からなる出力回路群ごとに・・・出力時間差を与える半導体集積回路の出力遅延方法」が本願発明の「チャネルスキューのための方法」に相当する。
　そうすると，本願発明と引用発明とは，
　
「チャネルスキューのための方法であって，
 いくつかのチャネルのうちの少なくとも１つのチャネルに対応するデータ信号の群の位相を，前記データ信号の群が他のそれぞれのチャネルのうちの少なくとも１つのチャネルに対応するデータ信号の群に対してスキューされるように，調節すること,
 を含む方法。」
　
の点で一致し，次の点で相違する。
　
［相違点１］
　本願発明は，「データ信号のいくつかの群を，複数のメモリデバイスを含むメモリ構成要素に提供することであって，前記データ信号のいくつかの群の各々は，それぞれのチャネルに対応し，前記データ信号のいくつかの群の各々は，それと関連付けられた異なるチャネルクロック信号を有する，こと」を含むのに対して，引用発明は，そのように特定されていない点。
　
［相違点２］
　本願発明は，「それぞれの前記異なるチャネルクロック信号を，前記データ信号のそれぞれの群と共に，前記複数のメモリデバイスに提供すること」を含むのに対して，引用発明は，そのように特定されていない点。
４．当審の判断
　上記各相違点について検討する。
　
［相違点１］について
　引用例２には，「１つの半導体集積回路装置により構成されるコントローラ部と，それぞれが１つの半導体集積回路装置として形成された８個のメモリチップＭＣとから構成される記憶装置において，コントローラ部からの６４ビットのデータは，４チャネルに分割されて，各チャネルに対応したメモリチップＭＣに入力される。」との発明（引用例２発明）が記載されている。
　ここで，引用発明は，「前記複数の出力回路からなる出力回路群ごとに遅延手段を設けることにより前記出力回路群に分けて出力時間差を与える半導体集積回路の出力遅延方法」であって，「半導体集積回路内外部のノイズを低減する」という，半導体集積回路における一般的な課題を解決するものであるから，同様に半導体集積回路で構成され，複数のチャネルに対してデータ信号群を出力する引用例２発明において，「半導体集積回路内外部のノイズを低減する」という課題を想定することには，何ら困難性がない。
　また，引用発明の制御信号は，出力のタイミングを制御するための信号であり，“クロック信号”と言えるものであるから，引用発明の三つの出力回路群は，それぞれに関連付けられた“異なるクロック信号を有する”ものである。
　してみれば，引用発明と引用例２発明を組み合わせることにより，データ信号のいくつかの群を，複数のメモリデバイスを含むメモリ構成要素に提供し，前記データ信号のいくつかの群の各々は，それぞれのチャネルに対応し，前記データ信号のいくつかの群の各々は，それと関連付けられた異なるチャネルクロック信号を有するようにすること，すなわち，上記相違点１に係る構成とすることは，当業者が容易に想到し得たことである。
［相違点２］について
　クロック信号を対応するデータ信号群とともに送信元から送信先に供給する，いわゆるソース同期は，例えば上記周知例１の（キ）〜（ケ）に記載されているように，本願の優先日前には，メモリデバイスの技術分野において普通に採用される周知技術であった。
　また，上記（キ）〜（ケ）には，各メモリ毎（チャネル毎）にクロック信号を異ならせることも記載されている。
　そうすると，引用発明と引用例２発明を組合せた際に，それぞれの異なるチャネルクロック信号を，データ信号のそれぞれの群と共に，複数のメモリデバイスに提供するように構成すること，すなわち，上記相違点２に係る構成とすることは当業者が容易に想到し得たことである。
　そして，本願発明の作用効果も，引用発明，引用例２発明，及び周知技術から当業者が予測できる範囲のものである。
　
　したがって，本願発明は，引用発明，引用例２発明，及び周知技術に基づいて，当業者が容易に発明をすることができたものである。
　
５．むすび  
　以上のとおり，本願発明は，引用発明，引用例２発明，及び周知技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　したがって，本願は他の請求項について検討するまでもなく拒絶されるべきものである。
　よって，結論のとおり審決する。