【事件の表示】
　特願２０１０−２０９１６０「半導体装置」拒絶査定不服審判事件〔平成２４年　３月２９日出願公開，特開２０１２−　６４８４９〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成２２年９月１７日を出願日とする出願であって，その手続の経緯は以下のとおりである。
　平成２２年　９月２８日　手続補正書（特許願）
　平成２５年　９月１２日　審査請求・手続補正書
　平成２５年　９月１７日　早期審査に関する事情説明書・手続補正書
　平成２５年１０月１０日　拒絶理由通知
　平成２５年１２月　５日　面接記録
　平成２５年１２月１６日　意見書・手続補正書
　平成２６年　３月１２日　拒絶理由通知
　平成２６年　４月２１日　面接記録
　平成２６年　５月１９日　意見書・手続補正書
　平成２６年　７月　４日　拒絶査定
　平成２６年１０月　８日　審判請求・手続補正書
　
第２　補正の却下の決定
［補正却下の決定の結論］
　平成２６年１０月８日付けの手続補正（以下「本件補正」という。）を却下する。
［理由］
１　本件補正の内容
　本件補正は，特許請求の範囲を補正するものであって，本件補正前の特許請求の範囲の請求項１については，本件補正の前後で以下のとおりである。  
　・補正前
　「【請求項１】
　縦型ＭＯＳＦＥＴが形成された素子部と，前記素子部に隣接して設けられダイオードが形成されたダイオード部と，を備えた半導体装置であって，　
　前記素子部における不純物濃度と前記ダイオード部における不純物濃度とが同一である第１導電型の第１半導体層と，
　前記第１半導体層上に形成された第２導電型の第２半導体層と，
　前記素子部において，前記第２半導体層の表面に形成された第１導電型の第３半導体層と，
　前記素子部において，前記第３半導体層に電気的に接続されたソース電極と，
　前記素子部において，前記第１半導体層に電気的に接続されたドレイン電極と，
　前記素子部において，前記第３半導体層から前記第１半導体層に達し，第１の間隔で設けられた複数の第１トレンチと，
　前記素子部において，前記第１トレンチに設けられ第１の絶縁膜を介して前記第２半導体層に隣接したゲート電極と，
　前記素子部において，前記第１トレンチに設けられた第１電極であって，第２の絶縁膜を介して前記ゲート電極の下に設けられ前記第１の絶縁膜よりも厚い第３の絶縁膜を介して前記第１半導体層に隣接した第１電極と，
　前記ダイオード部において，前記第１半導体層に形成され，前記第１の間隔よりも広い間隔で設けられた複数の第２トレンチと，
　前記ゲート電極よりも下の位置において前記第２トレンチに設けられ前記第１の絶縁膜よりも厚い第４の絶縁膜を介して前記第１半導体層に隣接した第２電極と，
　を有することを特徴とする半導体装置。」
　・補正後
　「【請求項１】
　縦型ＭＯＳＦＥＴが形成された素子部と，前記素子部に隣接して設けられダイオードが形成されたダイオード部と，を備えた半導体装置であって，　
　前記素子部における不純物濃度と前記ダイオード部における不純物濃度とが同一である第１導電型の第１半導体層と，
　前記第１半導体層上に形成された第２導電型の第２半導体層と，
　前記素子部において，前記第２半導体層の表面に形成された第１導電型の第３半導体層と，
　前記素子部において，前記第３半導体層に電気的に接続されたソース電極と，
　前記素子部において，前記第１半導体層に電気的に接続されたドレイン電極と，
　前記素子部において，前記第３半導体層から前記第１半導体層に達し，前記素子部及びダイオード部における最小寸法である第１の間隔で設けられた複数の第１トレンチと，
　前記素子部において，前記第１トレンチに設けられ第１の絶縁膜を介して前記第２半導体層に隣接したゲート電極と，
　前記素子部において，前記第１トレンチに設けられた第１電極であって，第２の絶縁膜を介して前記ゲート電極の下に設けられ前記第１の絶縁膜よりも厚い第３の絶縁膜を介して前記第１半導体層に隣接した第１電極と，
　前記ダイオード部において，前記第１半導体層に形成され，前記第１の間隔よりも広い間隔で設けられた複数の第２トレンチと，
　前記ゲート電極よりも下の位置において前記第２トレンチに設けられ前記第１の絶縁膜よりも厚い第４の絶縁膜を介して前記第１半導体層に隣接した第２電極と，
　を有することを特徴とする半導体装置。」
　
２　補正事項の整理
　本件補正による，本件補正前の特許請求の範囲の請求項１についての補正を整理すると次のとおりとなる。（当審注．下線は補正箇所を示し，当審で付加したもの。） 
　・補正事項１
　本件補正前の請求項１の「前記素子部において，前記第３半導体層から前記第１半導体層に達し，第１の間隔で設けられた複数の第１トレンチと，」を，「前記素子部において，前記第３半導体層から前記第１半導体層に達し，
前記素子部及びダイオード部における最小寸法である
　
３　補正の適否について
　本願の願書に最初に添付した明細書の段落【００２５】の記載から，補正事項１は本願の願書に最初に添付した明細書，特許請求の範囲又は図面に記載された事項の範囲内においてされたものであることは明らかであるので，補正事項１は，特許法第１７条の２第３項の規定に適合する。
　そして，補正事項１において，本件補正前の請求項１における「前記素子部において，前記第３半導体層から前記第１半導体層に達し，第１の間隔で設けられた複数の第１トレンチ」を，「前記素子部において，前記第３半導体層から前記第１半導体層に達し，前記素子部及びダイオード部における最小寸法である第１の間隔で設けられた複数の第１トレンチ」とする補正は，「複数の第１トレンチ」間の間隔である「第１の間隔」を限定するもので，本件補正前の請求項１に記載された発明特定事項を限定的に減縮するものであるから，特許法第１７条の２第４項の規定に適合することは明らかであり，また，同法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 
 　
４　独立特許要件についての検討 
（１）検討の前提
　上記３で検討したとおり，本件補正における，本件補正前の請求項１についての補正事項１は，特許法第１７条の２第５項第２号に掲げる，特許請求の範囲の減縮を目的とする補正を含むから，本件補正後の特許請求の範囲に記載された事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき，更に検討する。
　
（２）本願補正発明
　本件補正後の請求項１に係る発明（以下「本願補正発明」という。）は，本件補正後の請求項１に記載された，次のとおりのものと認める。（再掲）
　「【請求項１】
　縦型ＭＯＳＦＥＴが形成された素子部と，前記素子部に隣接して設けられダイオードが形成されたダイオード部と，を備えた半導体装置であって，　
　前記素子部における不純物濃度と前記ダイオード部における不純物濃度とが同一である第１導電型の第１半導体層と，
　前記第１半導体層上に形成された第２導電型の第２半導体層と，
　前記素子部において，前記第２半導体層の表面に形成された第１導電型の第３半導体層と，
　前記素子部において，前記第３半導体層に電気的に接続されたソース電極と，
　前記素子部において，前記第１半導体層に電気的に接続されたドレイン電極と，
　前記素子部において，前記第３半導体層から前記第１半導体層に達し，前記素子部及びダイオード部における最小寸法である第１の間隔で設けられた複数の第１トレンチと，
　前記素子部において，前記第１トレンチに設けられ第１の絶縁膜を介して前記第２半導体層に隣接したゲート電極と，
　前記素子部において，前記第１トレンチに設けられた第１電極であって，第２の絶縁膜を介して前記ゲート電極の下に設けられ前記第１の絶縁膜よりも厚い第３の絶縁膜を介して前記第１半導体層に隣接した第１電極と，
　前記ダイオード部において，前記第１半導体層に形成され，前記第１の間隔よりも広い間隔で設けられた複数の第２トレンチと，
　前記ゲート電極よりも下の位置において前記第２トレンチに設けられ前記第１の絶縁膜よりも厚い第４の絶縁膜を介して前記第１半導体層に隣接した第２電極と，
　を有することを特徴とする半導体装置。」
　
（３）引用文献１の記載と引用発明
　ア　引用文献１
　原査定の拒絶の理由に引用された，本願の出願日前に日本国内において頒布された刊行物である，特開２０１０−１０２６３号公報（以下「引用文献１」という。）には，図面とともに，次の記載がある。（当審注．下線は当審において付加した。以下同じ。）
（ア）「【技術分野】
【０００１】
　本発明は，縦型ゲート電極を有する縦型半導体装置に関する。
・・・
【発明の開示】
【発明が解決しようとする課題】
【００１０】
　しかしながら，
ダミートレンチゲート電極を備える縦型半導体装置であっても，オン抵抗をさらに低減するために，隣接するトレンチゲート電極間の間隔が狭くして並列接続するチャンネル数を増加させようすると，トレンチゲート電極に挟まれたボディ層幅も狭くなり，トレンチゲート電極間に存在するボディ層の抵抗が必然的に増大する。そのため，外部からドレインに過渡的なサージが印加され，局所的に正孔電流が集中して注入された場合には，上述のように，トランジスタ動作領域のドレイン，ボディ層，ソース層で構成される寄生バイポーラトランジスタが動作し，ソース・ドレイン間に大電流が流れる。この大電流によってトレンチゲート電極のチャンネル側面のゲート絶縁膜が熱破壊を起こしデバイス破壊に至る
・・・
【００１３】
　前記課題に鑑み，
本発明は，ドレインに過渡的なサージが印加された場合であっても，デバイス破壊の発生を確実に防止することができる低オン抵抗の縦型半導体装置を提供することを目的とする
（イ）「【００２２】
  （第１の実施形態）
　図１は，
本発明の第１の実施形態における縦型半導体装置
複数のゲート電極６ａが形成された領域の外側には，互いに平行かつゲート電極６ａと平行に配置された複数のダミーゲート電極６ｂが設けられている
【００２３】
　後述のように，ゲート電極６ａ間の半導体基板の表面部にはソース層が形成され，半導体基板の裏面側にドレイン層が形成されている。すなわち，ソース層，ドレイン層およびゲート電極６ａにより，
縦型のＭＯＳ型トランジスタが構成されている
ゲート電極６ａを備え，ＭＯＳ型トランジスタとして動作する領域が，ＭＯＳ型トランジスタ領域３１（以下，トランジスタ領域３１という。）であり，ダミーゲート電極６ｂを備えた領域がダミー領域３２である
・・・
【００２４】
　図２は，図１に示した縦型半導体装置の要部を拡大して示す平面レイアウト図である。また，図３は，図２中のＡ−Ａ線に沿う断面図である。なお，図２では，半導体基板上に形成された各種薄膜およびゲート電極上の絶縁膜は図示していない。
【００２５】
  図３に示すように，
トランジスタ領域３１およびダミー領域３２は，Ｎ型シリコン基板１上に設けられたＮ型エピタキシャル層２（以下，Ｎ型エピ層２という。）の表面部に設けられている。Ｎ型エピ層２およびＮ型シリコン基板１は，上述のドレイン層として機能する
【００２６】
　
トランジスタ領域３１の各ゲート電極６ａは，Ｎ型エピ層２の表面部に形成されたＰ型第１ボディ層４を貫通する状態で設けられている
各ゲート電極６ａは，Ｐ型第１ボディ層４を貫通してＮ型エピ層２に到達するトレンチ（溝）１５ａ内に，トレンチ１５ａの内壁に形成されたシリコン酸化膜等のゲート絶縁膜５ａを介して埋め込まれた
各ゲート電極６ａに隣接するＰ型第１ボディ層４の表面部には，Ｎ型ソース層１０が設けられている
【００２７】
　
トランジスタ領域３１の表面に露出する，Ｎ型ソース層１０
は，Ｎ型エピ層２の上面に形成されたアルミ（アルミニウム）配線１１ａと電気的に接続されている
【００２８】
　例えば，
Ｐ型第１ボディ層４は，約１Ｅ１７ｃｍ
−３
の不純物濃度を有し，トレンチ１５ａ側壁部に沿って形成されるチャンネル領域の閾値を制御することを目的として形成される
当該構成では，Ｎ型ソース層１０，Ｐ型第１ボディ層４およびＰ型第２ボディ層９は共通接続となり，アルミ配線１１ａを通じて同電位が付与されることになる
【００２９】
　一方，
ダミー領域３２の各ダミーゲート電極６ｂは，トランジスタ領域３１から連続して延長されたＰ型第１ボディ層４を貫通する状態で設けられている
トランジスタ領域３１およびダミー領域３２のＰ型第１ボディ層４は，同一工程で同時に一体で形成される
各ダミーゲート電極６ｂは，ゲート電極６ａと同様に，Ｐ型第１ボディ層４を貫通してＮ型エピ層２に到達するダミートレンチ（ダミー溝）１５ｂ内に，ダミートレンチ１５ｂの内壁に形成されたシリコン酸化膜等のダミーゲート絶縁膜５ｂを介して埋め込まれた
本実施形態では，各ダミーゲート電極６ｂ間の間隔は，各ゲート電極６ａ間の間隔よりも大きくなっている
・・・
【００３１】
  本実施形態の縦型半導体装置では，上述のように，
ダミーゲート電極６ｂが，Ｐ型第１ボディ層４とＰ型第２ボディ層９との両方を含む領域に形成されており，ダミー領域３２のＰ型第２ボディ層９が，トランジスタ領域３１と同様に，アルミ配線１１ａとオーミックコンタクトを構成している
ダミー領域３２では，Ｎ型エピ層２とＰ型第１ボディ層４とがＮ／Ｐダイオードを形成しているとみなすことができる
（ウ）「【００３２】
　図４〜図９は，上記構造を有する半導体装置の形成過程を示す工程断面図である。以下では，最表面に薄膜を形成する場合，適宜，半導体基板上に膜を形成すると表現する。
【００３３】
　図４に示すように，まず，
Ｎ型シリコン基板１上に，公知のエピタキシャル成長法によりＮ型エピ層２が形成される
当該レジストパターンをマスクとしたイオン注入により，Ｎ型エピ層２の表面部にＰ型不純物を導入することで，Ｐ型第１ボディ層４が形成される
【００３４】
　続いて，第１ボディ層４の形成に使用したレジストパターンが除去された第１層間絶縁膜３上に，以降の工程でトレンチ１５ａおよびダミートレンチ１５ｂが形成される領域に開口を有するレジストパターン（図示せず）が形成される。当該レジストパターンをマスクとしたエッチングにより，図５に示すように，トレンチ１５ａおよびダミートレンチ１５ｂ形成領域の第１層間絶縁膜３が除去され，その後に，レジストパターンも除去される。次いで，
パターンニングされた第１層間絶縁膜３をマスクとしたドライエッチングにより，Ｐ型第１ボディ層４を貫通してＮ型エピ層２に到達する深さ０．８〜３．０μｍのトレンチ１５ａおよびダミートレンチ１５ｂが形成される
【００３５】
　
形成されたトレンチ１５ａおよびダミートレンチ１５ｂの内部表面には，図６に示すように，熱酸化等により，８〜１００ｎｍ程度の膜厚を有するゲート酸化膜５ａおよびダミーゲート酸化膜５ｂが形成される。その後，ゲート電極材料となる２００〜８００ｎｍのポリシリコン膜が全面に堆積される。当該ポリシリコン膜には，Ｎ型不純物のイオン注入およびアニールを実施することにより導電性が付与される
当該レジストパターンをマスクとしたエッチングが実施される
ポリシリコン配線６ｆと接続されるとともにトレンチ１５ａに埋め込まれたゲート電極６ａと，ポリシリコン配線６ｆと接続されることなくダミートレンチ１５ｂに埋め込まれたダミーゲート電極６ｂとが形成される
・・・
【００３９】
　・・・なお，
ドレイン層（Ｎ型シリコン基板１およびＮ型エピ層２）に電気的に接続するドレイン電極は，例えば，Ｎ型シリコン基板１の裏面側に形成される
（エ）「【００４１】
　本実施形態の縦型半導体装置は，トランジスタ領域３１のゲート電極６ａの間隔よりダミーゲート電極６ｂの間隔が広くなっている。図６に示したように，
熱酸化法によってＰ型不純物，例えばボロンを含むシリコンからなるトレンチ側壁にゲート絶縁膜を形成する場合，熱酸化の過程で不純物の偏析効果によって不純物がゲート絶縁膜５ａ（ダミーゲート絶縁膜５ｂ）側に吸い出される
ダミーゲート電極６ｂの間隔がゲート電極６ａの間隔より大きくなっているため，ダミーゲート電極６ｂ間のＰ型第１ボディ層４の不純物濃度が，ゲート電極６ａ間のＰ型第１ボディ層４の不純物濃度よりも若干高い状態になる。その結果，Ｎ型エピ層２とＰ型第１ボディ層４とで構成されるＰＮ接合の耐圧はダミー領域３２の方がトランジスタ領域３１よりも低くなる
【００４２】
　
このような構造を有する半導体装置に，ドレイン層（Ｎ型シリコン基板１，Ｎ型エピ層２）側からサージが印加された場合，Ｎ型エピ層２とＰ型第１ボディ層４との接合耐圧がトランジスタ領域３１よりもダミー領域３２の方が低いため，ダミー領域３２においてまずアバランシェ降伏が発生する
トランジスタ領域３１におけるＮ型エピ層２，Ｐ型第１ボディ層４およびＮ型ソース層１０から構成されるＮＰＮ寄生バイポーラトランジスタが動作して大電流が流れる前に，ダミー領域３２におけるＮ型エピ層２と，Ｐ型第１ボディ層４およびＰ型第２ボディ層９とから構成されるＮ／Ｐダイオードの方にサージ電流を導くことができる
（オ）図１ないし３には，
縦型半導体装置において，トランジスタ領域３１に隣接してダミー領域３２が設けられた構成，及びトレンチ１５ａが一定の間隔で設けられた構成
（カ）図３ないし５には，縦型半導体装置の
トランジスタ領域３１及びダミー領域３２におけるＮ型エピ層２が，同一工程で一体に形成される
　
　イ　引用発明
　上記アより，引用文献１には，次の発明（以下「引用発明」という。）が記載されていると認められる。
　「縦型のＭＯＳ型トランジスタが構成されているトランジスタ領域３１と，上記トランジスタ領域３１に隣接して設けられ，Ｎ／Ｐダイオードを形成しているダミー領域３２と，を備えた縦型半導体装置であって，
　Ｎ型シリコン基板１上に形成されたＮ型エピ層２と，
　上記Ｎ型エピ層２の表面部に形成されたＰ型第１ボディ層４と，
　上記トランジスタ領域３１の上記Ｐ型第１ボディ層４の表面部に形成されたＮ型ソース層１０と，
　上記トランジスタ領域３１の表面に露出する，Ｎ型ソース層１０と電気的に接続されているアルミ配線１１ａと，
　上記Ｎ型シリコン基板１の裏面側に形成され，上記Ｎ型シリコン基板１及び上記Ｎ型エピ層２に電気的に接続するドレイン電極と，
　上記トランジスタ領域３１のＰ型第１ボディ層４を貫通してＮ型エピ層２に到達し，一定の間隔で設けられた複数のトレンチ１５ａと，
　上記トランジスタ領域３１の上記トレンチ１５ａ内に，上記トレンチ１５ａの内壁に形成されたゲート絶縁膜５ａを介して埋め込まれたゲート電極６ａと，
　上記ダミー領域３２のＰ型第１ボディ層４を貫通してＮ型エピ層２に到達する複数のダミートレンチ１５ｂと，
　上記ダミー領域３２の上記ダミートレンチ１５ｂ内に，上記ダミートレンチ１５ｂの内壁に形成されたダミーゲート絶縁膜５ｂを介して埋め込まれたダミーゲート電極６ｂとを有し，
　上記各ダミーゲート電極６ｂ間の間隔は，上記各ゲート電極６ａ間の間隔よりも大きい，
　縦型半導体装置。」
　
（４）周知例の記載と周知技術
　ア　周知例１
　原査定の拒絶の理由に引用文献２として引用された，本願の出願日前に日本国内において頒布された刊行物である，特開２００２−２０３９６４号公報（以下「周知例１」という。）には，従来技術に関する説明として，図１１とともに，次の記載がある。
　「【００１０】図１１に示すように，この電力用ＭＯＳＦＥＴ１１０は，
半導体基板１１１と，半導体基板１１１の一面に形成されたドリフト領域１１２と，ドリフト領域１１２の一面に順次形成されたチャネル領域１１３及びソース領域１１４と，ソース領域１１４の表面からソース領域１１４及びチャネル領域１１３を通してドリフト領域１１２内に達するトレンチ１１５と，トレンチ１１５内に分離して埋込み配置されたソース電極１１６及びゲート電極１１７と，ソース電極１１６とトレンチ１１５壁との間に充填される第１絶縁体１１８と，ゲート電極１１７とトレンチ１１５壁との間に充填される第２絶縁体１１９と，半導体基板１１１の他面に形成されたドレイン電極１２０と，ソース領域１１４の露出面に形成されたソース電極１２１とを備えている
【００１１】
このように構成された電力用ＭＯＳＦＥＴ１１０は，トレンチ１１５内の底面部側に厚さが厚い第１絶縁体１１８に充填されたソース電極１１６を埋込み，トレンチ１１５内のソース電極１１６の上側に厚さが薄い第２絶縁体１１９に充填されたゲート電極１１７を形成することにより
ゲートードレイン間の容量を低減させることが可能になる
　イ　周知例２
　本願の出願日前に日本国内において頒布された刊行物である，特開２００６−２０２９３１号公報（以下「周知例２」という。）には，図面とともに，次の記載がある。
（ア）「【００２３】
　チップ１の主面において上記ゲートフィンガＧＦ１，ＧＦ２に囲まれる素子形成領域には，
トレンチゲート構成のパワーＭＩＳ・ＦＥＴＱの複数のセルＱｃ
【００２４】
　
このセルＱｃは，ｎチャネル型の電界効果トランジスタで形成されており，基板１Ａの主面のエピタキシャル層１ＥＰに設けられたソース用のｎ
＋
型の半導体領域３と，基板１Ａの裏面側のｎ
＋
型の基板部１Ｓおよびｎ型のエピタキシャル層１ＥＰで形成されるドレイン用の半導体領域と，それらの領域の間のエピタキシャル層１ＥＰに設けられたチャネル形成用のｐ型の半導体領域４とを有している
【００２５】
　
この基板１Ａの主面には，基板１Ａの主面に対して直交する方向に延在する複数の溝（第１溝）５ａが形成されている。各溝５ａは，基板１Ａの主面からソース用の半導体領域３およびチャネル形成用の半導体領域４を貫通し，ドレイン用の半導体領域（ここではエピタキシャル層１ＥＰの下部）で終端するように形成されている
【００２６】
　
この溝５ａの内部下方には，ゲート絶縁層（第１絶縁層）６ａを介してダミーゲート電極７Ｅが設けられている
この溝５ａの内部上方には，ゲート絶縁層８を介してゲート電極９Ｅが設けられている
ゲート絶縁層６ａの方が，ゲート絶縁層８よりも厚く形成されている
【００２７】
　また，上記ダミーゲート電極７Ｅおよびゲート電極９Ｅは，共に，例えば低抵抗な多結晶シリコンからなるが，ダミーゲート電極７Ｅとゲート電極９Ｅとの間に介在された絶縁層（第２絶縁層）１０により互いに絶縁されている。
ダミーゲート電極７Ｅは，上記ソースパッドＳＰに電気的に接続され，基準電位（例えば接地電位で，０Ｖ）が供給されるようになっている
（イ）「【００３７】
  次に，上記ダミーゲート電極構造について図８〜図１１により説明する。
・・・
【００３９】
　ここで，セル密度が上がるとオン抵抗は低減されるが，デバイス自体の入力容量は大きくなる。また，ゲート−ドレイン間の寄生容量も無視できない大きさとなる。これにより，パワーＭＩＳ・ＦＥＴのスイッチング速度が遅くなる。そこで，
ゲート電極９ＥとドレインパッドＤＰとの間にシールド電極（ダミーゲート電極７Ｅ）を設けるようにした
図９の右側に示すダミーゲート構造は，特にゲート−ドレイン間の容量（帰還容量）Ｃｇｄを低減するのに有効である
ダミーゲート構造を持つパワーＭＩＳ・ＦＥＴでは，ダミーゲート構造を持たないパワーＭＩＳ・ＦＥＴに比べて高速スイッチングを実現することができる
　ウ　周知例３
　本願の出願日前に日本国内において頒布された刊行物である，特開平３−２３６２８３号公報（以下「周知例３」という。）には，従来技術に関する説明として，図面とともに，次の記載がある。
　「従来よりＵＭＯＳ・ＦＥＴ等の半導体装置としては，例えば第５図（ａ）に示すようなＮチャネル形のＵＭＯＳ・ＦＥＴが使用されている。
　図で示すように，このＵＭＯＳ・ＦＥＴでは，Ｎ＋基板１上にＮ形ドレイン層２が形成され，その表面上にＰ形チャネル層３が形成されている。
　さらに，Ｐ形チャネル層３を貫通してＮ形ドレイン層２に至るＵ字状の溝１１が形成され，その溝１１の内面側には，ゲート酸化膜５，ゲート電極６が形成されている。
　上記Ｐ形チャネル層３の表面には，上記溝１１に一部が接するようにｎ＋形ソース領域４が形成され，その他の部分はＰ形チャネル層３の電位をｎ＋形ソース領域４と等しくするためのコンタクト領域としてＰ形チャネル層３が残されている。
　また，上記ゲート電極６上にはゲート酸化膜５を介して中間絶縁層７が設けられ，この中間絶縁層７及びＰ形チャネル層３，ｎ＋形ソース領域４等の素子表面には，全面に亘ってソース電極８が形成されていて，上記ｎ＋ソース領域４およびＰ形チャネル層３にコンタクトするように構成されている。
　図中９は，ｎ＋基板１裏面に形成されたドレイン電極である。
　さらに，この場合のＵＭＯＳ・ＦＥＴでは，溝１１の平面配置は，互いに交差しない平行線状（以下，ストライプ配置と称する）であり，この様子を第５図（ｂ）に示す。
　この図では，溝１１の幅Ｂ，それ以外の
Ｐ形チャネル層３およびｎ
＋
形ソース領域４からなるチャネル・ソース領域（以下チャネル部と称する）１０の横幅Ａ
　なお，電界効果トランジスタ（ＦＥＴ）の単位面積当たりのオン抵抗は，単位面積当たりに配設されたチャネル部の長平方向の側線長を合計した総チャネル幅が広くなるほど，それに反比例して低減する。
　そこで，上記ＵＭＯＳ・ＦＥＴの場合には，総チャネル幅は第５図（ｂ）の側線長を示す３つの溝１１の側線長Ｃを合計した長さ６Ｃに等しいと考えられ，この総チャネル幅を拡げるほどオン抵抗を低減させることができる。
　したがって，従来技術にあっては，
チャネル部１０の横幅Ａをできるだけ狭くして表面パターンの微細化を図り
Ｐ形チャネル層３およびｎ
＋
形ソース領域４等の素子の単位面積当りのチャネル密度を増加することで導電率を向上させることで，オン抵抗を低減させるようにしている
　エ　周知技術
（ア）周知技術１
　上記ア及びイより，トレンチゲート構成の縦型のＭＯＳ型トランジスタにおいて，トレンチ内に，上記トレンチの内壁に形成されたゲート絶縁膜を介して埋め込まれたゲート電極と，絶縁膜を介して上記ゲート電極の下に設けられ，上記トレンチ内に，上記トレンチの内壁に形成された上記ゲート絶縁膜よりも厚い絶縁膜を介して埋め込まれ，ソースに接続された電極とを備える構成とすることで，ゲート−ドレイン間の容量（帰還容量）Ｃｇｄを低減し，高速スイッチングを実現することは，本願の出願日前，当該技術分野では周知の技術（以下「周知技術１」という。）と認められる。
（イ）周知技術２
　上記ウより，トレンチゲート構成の縦型のＭＯＳ型トランジスタにおいて，隣接するトレンチ間の間隔をできるだけ狭くすることで，単位面積当りのチャネル密度を増加し，オン抵抗を低減させることは，本願の出願日前，当該技術分野では周知の技術（以下「周知技術２」という。）と認められる。
　
（５）本願補正発明と引用発明との対比
　ア　引用発明における「縦型のＭＯＳ型トランジスタが構成されているトランジスタ領域３１」，「上記トランジスタ領域３１に隣接して設けられ，Ｎ／Ｐダイオードを形成しているダミー領域３２」，及び「縦型半導体装置」は，それぞれ，本願補正発明の「縦型ＭＯＳＦＥＴが形成された素子部」，「前記素子部に隣接して設けられダイオードが形成されたダイオード部」，及び「半導体装置」に相当するといえる。
　イ　引用発明における「Ｎ型」及び「Ｐ型」は，それぞれ，本願補正発明の「第１導電型」及び「第２導電型」に相当するといえる。
　そして，本願補正発明の「前記素子部における不純物濃度と前記ダイオード部における不純物濃度とが同一である第１導電型の第１半導体層」と，引用発明における「Ｎ型シリコン基板１上に形成されたＮ型エピ層２」とは，「第１導電型の第１半導体層」である点で共通するといえる。
　また，引用発明における「上記Ｎ型エピ層２の表面部に形成されたＰ型第１ボディ層４」は，本願補正発明の「第１半導体層」に関する後述の相違点に係る構成を除き，本願補正発明の「前記第１半導体層上に形成された第２導電型の第２半導体層」に相当するといえる。
　さらに，引用発明における「上記トランジスタ領域３１の上記Ｐ型第１ボディ層４の表面部に形成されたＮ型ソース層１０」は，本願補正発明の「前記素子部において，前記第２半導体層の表面に形成された第１導電型の第３半導体層」に相当するといえる。
　ウ　引用発明における「上記トランジスタ領域３１の表面に露出する，Ｎ型ソース層１０と電気的に接続されているアルミ配線１１ａ」は，本願補正発明の「前記素子部において，前記第３半導体層に電気的に接続されたソース電極」に相当するといえる。
　また，引用発明における「上記Ｎ型シリコン基板１の裏面側に形成され，上記Ｎ型シリコン基板１及び上記Ｎ型エピ層２に電気的に接続するドレイン電極」は，本願補正発明の「第１半導体層」に関する後述の相違点に係る構成を除き，本願補正発明の「前記素子部において，前記第１半導体層に電気的に接続されたドレイン電極」に相当するといえる。
　エ　本願補正発明の「前記素子部において，前記第３半導体層から前記第１半導体層に達し，前記素子部及びダイオード部における最小寸法である第１の間隔で設けられた複数の第１トレンチ」と，引用発明における「上記トランジスタ領域３１のＰ型第１ボディ層４を貫通してＮ型エピ層２に到達し，一定の間隔で設けられた複数のトレンチ１５ａ」は，本願補正発明の「第１半導体層」に関する後述の相違点に係る構成を除き，「前記素子部において，前記第３半導体層から前記第１半導体層に達し，第１の間隔で設けられた複数の第１トレンチ」である点で共通するといえる。
　オ　引用発明における「ゲート絶縁膜５ａ」は，本願補正発明の「第１の絶縁膜」に相当するということができる。
　そして，引用発明における「ゲート電極６ａ」は，「上記トランジスタ領域３１の上記トレンチ１５ａ内に，上記トレンチ１５ａの内壁に形成されたゲート絶縁膜５ａを介して埋め込まれ」ており，上記「ゲート絶縁膜５ａ」を介して，上記「トランジスタ領域３１」の「Ｐ型第１ボディ層４」（本願補正発明の「第２半導体層」に相当。）に隣接していると認められる。
　そうすると，引用発明における「上記トランジスタ領域３１の上記トレンチ１５ａ内に，上記トレンチ１５ａの内壁に形成されたゲート絶縁膜５ａを介して埋め込まれたゲート電極６ａ」は，本願補正発明の「第１トレンチ」に関する後述の相違点に係る構成を除き，「前記素子部において，前記第１トレンチに設けられ第１の絶縁膜を介して前記第２半導体層に隣接したゲート電極」に相当するといえる。
　カ　引用発明において，「上記ダミー領域３２の上記ダミートレンチ１５ｂ内に，上記ダミートレンチ１５ｂの内壁に形成されたダミーゲート絶縁膜５ｂを介して埋め込まれたダミーゲート電極６ｂ」間の間隔は，「上記トランジスタ領域３１の上記トレンチ１５ａ内に，上記トレンチ１５ａの内壁に形成されたゲート絶縁膜５ａを介して埋め込まれたゲート電極６ａ」間の間隔よりも大きいから，引用発明において，「上記ダミー領域３２のＰ型第１ボディ層４を貫通してＮ型エピ層２に到達する複数のダミートレンチ１５ｂ」が，「前記素子部において，前記第３半導体層から前記第１半導体層に達し，前記素子部及びダイオード部における最小寸法である第１の間隔で設けられた複数の第１トレンチ」間の間隔よりも広い間隔で設けられていることは明らかである。
　そうすると，引用発明における「上記ダミー領域３２のＰ型第１ボディ層４を貫通してＮ型エピ層２に到達する複数のダミートレンチ１５ｂ」は，本願補正発明の「第１半導体層」に関する後述の相違点に係る構成を除き，本願補正発明の「前記ダイオード部において，前記第１半導体層に形成され，前記第１の間隔よりも広い間隔で設けられた複数の第２トレンチ」に相当するといえる。
　キ　以上から，本願補正発明と引用発明とは，下記（ア）の点で一致し，下記（イ）の点で相違すると認める。
（ア）一致点
　「縦型ＭＯＳＦＥＴが形成された素子部と，前記素子部に隣接して設けられダイオードが形成されたダイオード部と，を備えた半導体装置であって，　
　第１導電型の第１半導体層と，
　前記第１半導体層上に形成された第２導電型の第２半導体層と，
　前記素子部において，前記第２半導体層の表面に形成された第１導電型の第３半導体層と，
　前記素子部において，前記第３半導体層に電気的に接続されたソース電極と，
　前記素子部において，前記第１半導体層に電気的に接続されたドレイン電極と，
　前記素子部において，前記第３半導体層から前記第１半導体層に達し，第１の間隔で設けられた複数の第１トレンチと，
　前記素子部において，前記第１トレンチに設けられ第１の絶縁膜を介して前記第２半導体層に隣接したゲート電極と，
　前記ダイオード部において，前記第１半導体層に形成され，前記第１の間隔よりも広い間隔で設けられた複数の第２トレンチと，
　を有することを特徴とする半導体装置。」
（イ）相違点
　・相違点１
　本願補正発明の「第１導電型の第１半導体層」は，「前記素子部における不純物濃度と前記ダイオード部における不純物濃度とが同一である」のに対し，引用発明における「Ｎ型エピ層２」の「トランジスタ領域３１」及び「ダミー領域３２」それぞれにおける不純物濃度が同一であるか否かは不明である点。
　・相違点２
　本願補正発明の「複数の第１トレンチ」は，「前記素子部及びダイオード部における最小寸法である第１の間隔で設けられた」ものであるのに対し，引用発明における「複数のトレンチ１５ａ」は，一定間隔で設けられていることは認められるものの，その間隔が，「トランジスタ領域３１」及び「ダミー領域３２」における最小寸法であることは特定されていない点。
　・相違点３
　本願補正発明は，「前記素子部において，前記第１トレンチに設けられた第１電極であって，第２の絶縁膜を介して前記ゲート電極の下に設けられ前記第１の絶縁膜よりも厚い第３の絶縁膜を介して前記第１半導体層に隣接した第１電極」を有するのに対し，引用発明は，上記の構成を備えていない点。
　・相違点４
　本願補正発明は，「前記ゲート電極よりも下の位置において前記第２トレンチに設けられ前記第１の絶縁膜よりも厚い第４の絶縁膜を介して前記第１半導体層に隣接した第２電極」を有するのに対し，引用発明は，上記の構成を備えていない点。
　
（６）相違点についての検討
　ア　相違点１について
（ア）本願補正発明の「第１導電型の第１半導体層」について，本願明細書には，以下の記載がある。
　「【００１１】
　図１に示すように，
半導体装置１は，ｎチャネル型の縦型ＭＯＳＦＥＴを有する領域からなる素子部，及び素子部に隣接しダイオードを有する領域からなるダイオード部を有している
【００１２】
　
素子部は
第１導電型の第１半導体層であるｎ＋型半導体基板１１を有している
ｎ＋型半導体基板１１の第１主面（上面）上に，ｎ＋型半導体基板１１よりも不純物濃度が低い，エピタキシャル成長された第１導電型の第２半導体層であるｎ−型ドリフト層１２を有している
・・・
【００１９】
　
ダイオード部は，ｎ＋型半導体基板１１，ｎ−型ドリフト層１２，ｐ−型ベース層１３，及びｐ＋型コンタクト層１５を有している
これらの４層は，素子部の対応する４層がそれぞれ連続的に延長されている
・・・
【００２８】
　次に，半導体装置１の製造工程について説明する。
ｎ＋型半導体基板１１上にｎ−型ドリフト層１２をエピタキシャル成長するとき，素子部とダイオード部で製造工程が異なることはない
　そうすると，本願明細書の上記の記載より，本願補正発明の「第１導電型の第１半導体層」は，「素子部」から「ダイオード部」にかけて連続的に延長され，同工程で形成されていることから，「前記素子部における不純物濃度と前記ダイオード部における不純物濃度とが同一である」と認められる。
（イ）他方，上記（３）ア（ウ）によれば，引用発明は，「まず，Ｎ型シリコン基板１上に，公知のエピタキシャル成長法によりＮ型エピ層２が形成され」，「イオン注入により，Ｎ型エピ層２の表面部にＰ型不純物を導入することで，Ｐ型第１ボディ層４が形成され」，「ドライエッチングにより，Ｐ型第１ボディ層４を貫通してＮ型エピ層２に到達する深さ０．８〜３．０μｍのトレンチ１５ａおよびダミートレンチ１５ｂが形成される」（【００３３】及び【００３４】）ことで，「トランジスタ領域３１」の「Ｐ型第１ボディ層４」を貫通して「Ｎ型エピ層２」に到達し，一定の間隔で設けられた「複数のトレンチ１５ａ」，及び「ダミー領域３２」の「Ｐ型第１ボディ層４」を貫通して「Ｎ型エピ層２」に到達する「複数のダミートレンチ１５ｂ」がそれぞれ形成されるもので，上記（３）ア（カ）のとおり，「トランジスタ領域３１」及び「ダミー領域３２」における「Ｎ型エピ層２」は，同一工程で一体に形成されると認められる。
　そうすると，引用発明における「Ｎ型エピ層２」は，「トランジスタ領域３１」から「ダミー領域３２」にかけて連続的に延長され，同工程で形成されていると認められる。
（ウ）上記（ア）及び（イ）より，引用発明における「Ｎ型エピ層２」は，本願補正発明の「第１導電型の第１半導体層」と同様，「素子部」（「トランジスタ領域３１」）から「ダイオード部」（「ダミー領域３２」）にかけて連続的に延長され，同工程で形成されているといえる。
　そして，本願補正発明において，「第１導電型の第１半導体層」の形成後の半導体装置の製造工程で，熱酸化法等の高温下での処理により，「第１導電型の第１半導体層」中の不純物が拡散するなどして，「第１導電型の第１半導体層」の不純物濃度が多少変化することは，当該技術分野では技術常識である。
　また，引用発明において，「Ｎ型エピ層２」の形成後，熱酸化法により「Ｎ型エピ層２」からなるトレンチの底部及び底部近傍の側壁にゲート絶縁膜を形成する場合に，不純物が「ゲート絶縁膜５ａ」及び「ダミーゲート絶縁膜５ｂ」側に吸い出されるとしても，「Ｎ型エピ層２」は，「複数のトレンチ１５ａ」及び「複数のダミートレンチ１５ｂ」によって分離されず，「トランジスタ領域３１」から「ダミー領域３２」にかけて連続的に延長する領域を有することに鑑みれば，「トランジスタ領域３１」及び「ダミー領域３２」それぞれにおける「Ｎ型エピ層２」の不純物濃度は，上記の不純物の吸い出しによって変化するとしても僅かであり，両者の間に有意な差は生じないと認められる。
　そうすると，本願補正発明の「第１導電型の第１半導体層」と同様，「トランジスタ領域３１」から「ダミー領域３２」にかけて連続的に延長され，同工程で形成されている，引用発明における「Ｎ型エピ層２」は，「前記素子部における不純物濃度と前記ダイオード部における不純物濃度とが同一である」との構成を実質的に備えると認められる。
（エ）以上から，相違点１は，本願補正発明と引用発明との実質的な相違点であるとは認められない。
　イ　相違点２について
　上記（３）ア（ア）によれば，引用発明は，「ダミートレンチゲート電極を備える縦型半導体装置であっても，オン抵抗をさらに低減するために，隣接するトレンチゲート電極間の間隔が狭くして並列接続するチャンネル数を増加させようすると」，「外部からドレインに過渡的なサージが印加され，局所的に正孔電流が集中して注入された場合には，上述のように，トランジスタ動作領域のドレイン，ボディ層，ソース層で構成される寄生バイポーラトランジスタが動作し，ソース・ドレイン間に大電流が流れ」，「トレンチゲート電極のチャンネル側面のゲート絶縁膜が熱破壊を起こしデバイス破壊に至る」（【００１０】）との従来技術における課題に鑑み，「ドレインに過渡的なサージが印加された場合であっても，デバイス破壊の発生を確実に防止することができる低オン抵抗の縦型半導体装置を提供することを目的」（【００１３】）としたものである。
　そして，上記（４）エ（イ）のとおり，トレンチゲート構成の縦型のＭＯＳ型トランジスタにおいて，隣接するトレンチ間の間隔をできるだけ狭くすることで，単位面積当りのチャネル密度を増加し，オン抵抗を低減させることは，本願の出願日前，当該技術分野では周知の技術（周知技術２）と認められる。
　そうすると，引用発明における目的，及び周知技術２に鑑みれば，引用発明において，「複数のトレンチ１５ａ」の間隔をできるだけ狭くすることで，オン抵抗を低減させることは，当業者が普通に行い得るものということができ，その際に，「複数のトレンチ１５ａ」の間隔を，「トランジスタ領域３１」及び「ダミー領域３２」における最小寸法とすることは，当業者が当然に行い得るものと認められる。
　以上から，相違点２は，引用発明において，当業者が適宜なし得たものと認める。
　ウ　相違点３及び４について
　以下，相違点３及び４についてまとめて判断する。
　上記（４）エ（ア）のとおり，トレンチゲート構成の縦型のＭＯＳ型トランジスタにおいて，トレンチ内に，上記トレンチの内壁に形成されたゲート絶縁膜を介して埋め込まれたゲート電極と，絶縁膜を介して上記ゲート電極の下に設けられ，上記トレンチ内に，上記トレンチの内壁に形成された上記ゲート絶縁膜よりも厚い絶縁膜を介して埋め込まれ，ソースに接続された電極とを備える構成とすることで，ゲート−ドレイン間の容量（帰還容量）Ｃｇｄを低減し，高速スイッチングを実現することは本願の出願日前，当該技術分野では周知の技術（周知技術１）と認められる。
　そして，「複数のトレンチ１５ａ」のそれぞれに「ゲート絶縁膜５ａ」を介して埋め込まれた「ゲート電極６ａ」を有する，縦型のＭＯＳ型トランジスタを備えた引用発明においても，ゲート−ドレイン間の容量（帰還容量）Ｃｇｄを低減し，高速スイッチングを実現する必要があるとの課題が存在すると認められる。
　そうすると，引用発明において，上記の課題を解決するために，「複数のトレンチ１５ａ」の各トレンチ内に，上記トレンチの内壁に形成されたゲート絶縁膜を介して埋め込まれたゲート電極と，絶縁膜を介して上記ゲート電極の下に設けられ，上記トレンチ内に，上記トレンチの内壁に形成された上記ゲート絶縁膜よりも厚い絶縁膜を介して埋め込まれ，ソースに接続された電極とを備える構成とすることは，周知技術１に基づいて，当業者が容易に想到し得たものと認められる。
　そして，上記（３）ア（ウ）によれば，引用発明では，「トレンチ１５ａ」及び「ダミートレンチ１５ｂ」が形成された後，両者の内部表面に「ゲート酸化膜５ａ」及び「ダミーゲート酸化膜５ｂ」が形成され，その後，ポリシリコン膜が全面に堆積され，当該ポリシリコン膜には，Ｎ型不純物のイオン注入及びアニールを実施することにより導電性が付与され，レジストパターンをマスクとしたエッチングが実施されることにより，「トレンチ１５ａ」に埋め込まれた「ゲート電極６ａ」と，「ダミートレンチ１５ｂ」に埋め込まれた「ダミーゲート電極６ｂ」とが形成され（【００３５】），「トレンチ１５ａ」内の「ゲート酸化膜５ａ」及び「ゲート電極６ａ」と，「ダミートレンチ１５ｂ」内の「ダミーゲート酸化膜５ｂ」及び「ダミーゲート電極６ｂ」とは，同一工程で同時に形成されるから，引用発明に周知技術１を適用する際，「複数のトレンチ１５ａ」の各トレンチ内と同様，「複数のダミートレンチ１５ｂ」の各トレンチ内にも，上記トレンチの内壁に形成されたダミーゲート絶縁膜を介して埋め込まれたダミーゲート電極と，絶縁膜を介して上記ゲート電極の下に設けられ，上記トレンチ内に，上記トレンチの内壁に形成された上記ダミーゲート絶縁膜よりも厚い絶縁膜を介して埋め込まれ，ソースに接続された電極とを備える構成とすることは，当業者が普通に行い得るものと認められる。
　以上から，相違点３及び４は，引用発明において，周知技術１に基づいて，当業者が容易に想到し得たものと認める。
　
（７）本願補正発明の作用効果について
　本願補正発明が奏する作用効果について，本願明細書には，「ダイオード部のトレンチ１６のピッチ３２は，素子部のトレンチ１６のピッチ３１より大きく形成されている。両部においてトレンチ１６は同じ寸法なので，隣接するトレンチ１６間の距離は，ダイオード部においてより大きくなる。その結果，ダイオード部のｎ−型ドリフト層１２は，素子部のｎ−型ドリフト層１２に比較して空乏化しにくいため，耐圧が低下し，アバランシェ降伏が開始する電圧が低下する。ドレイン電極２１とソース電極２２との間に耐圧を超える電圧がかかると，素子部でブレークダウンが起こる前に，耐圧が低いダイオード部でアバランシェ降伏が起こる。アバランシェ降伏時，電流の大部分はダイオード部に流れる。素子部には，ほとんど電流が流れないので，寄生ｎｐｎバイポーラトランジスタはターンオンしにくくなる。ｐ＋型コンタクト層とソース電極２２との接触面積を大きく取れない構成においても，寄生ｎｐｎバイポーラトランジスタのターンオンは抑制される。素子部は，バイポーラトランジスタを流れる電流集中による破壊が抑制され，アバランシェ動作による耐量を大きくすることができる。」（【００３２】及び【００３３】）と記載され，また，「素子部のトレンチ１６内にソース埋込電極１８及びゲート電極１９からなる２段電極構造を有している。空乏層はｐ−型ベース層１３及び両側のトレンチ１６側から伸び，しかも，ピッチ３１は狭いので，ｎ−型ドリフト層１２は空乏化し易くなり，耐圧が高くなる。その結果，トレンチ内の電極が通常の構造（１段電極構造）を有する半導体装置に比較して，ｎ−型ドリフト層１２は不純物濃度を上げることが可能となり，オン抵抗をより低くできる。」（【００３４】）と記載されている。
　他方，上記（３）ア（エ）によれば，引用発明は，熱酸化法によってＰ型不純物，例えばボロンを含むシリコンからなるトレンチ側壁にゲート絶縁膜を形成する場合，熱酸化の過程で不純物の偏析効果によって不純物が「ゲート絶縁膜５ａ」（「ダミーゲート絶縁膜５ｂ」）側に吸い出され，「ダミーゲート電極６ｂ」の間隔が「ゲート電極６ａ」の間隔より大きいため，「ダミーゲート電極６ｂ」間の「Ｐ型第１ボディ層４」の不純物濃度が，「ゲート電極６ａ」間の「Ｐ型第１ボディ層４」の不純物濃度よりも若干高い状態となり，「Ｎ型エピ層２」と「Ｐ型第１ボディ層４」とで構成されるＰＮ接合の耐圧は「ダミー領域３２」の方が「トランジスタ領域３１」よりも低くなるので，ドレイン層（「Ｎ型シリコン基板１」，「Ｎ型エピ層２」）側からサージが印加された場合，「ダミー領域３２」においてまずアバランシェ降伏が発生し，「トランジスタ領域３１」における「Ｎ型エピ層２」，「Ｐ型第１ボディ層４」及び「Ｎ型ソース層１０」から構成されるＮＰＮ寄生バイポーラトランジスタが動作して大電流が流れる前に，「ダミー領域３２」における「Ｎ型エピ層２」と，「Ｐ型第１ボディ層４」及び「Ｐ型第２ボディ層９」とから構成されるＮ／Ｐダイオードの方にサージ電流を導くことができる（【００４１】及び【００４２】）との作用効果を奏する。
　そして，引用発明において，「Ｎ型エピ層２」には「Ｐ型第１ボディ層４」から空乏層が延伸することは技術常識と認められ，引用発明でも，「ダミーゲート電極６ｂ」の間隔が「ゲート電極６ａ」の間隔より大きい，すなわち，「ダミートレンチ１５ｂ」の間隔が「トレンチ１５ａ」の間隔より大きいから，本願補正発明と同様，「ダミー領域３２」の「Ｎ型エピ層２」は，「トランジスタ領域３１」の「Ｎ型エピ層２」に比較して空乏化しにくいと認められる。
　そうすると，引用発明は，「ダミー領域３２」における「Ｐ型第１ボディ層４」の不純物濃度が「トランジスタ領域３１」におけるそれより若干高いことに加え，「ダミー領域３２」の「Ｎ型エピ層２」が「トランジスタ領域３１」の「Ｎ型エピ層２」に比較して空乏化しにくいことにも起因して，「Ｎ型エピ層２」と「Ｐ型第１ボディ層４」とで構成されるＰＮ接合の耐圧は「ダミー領域３２」の方が「トランジスタ領域３１」よりも低くなり，上記の作用効果を奏すると認められる。
　また，上記（６）イのとおり，引用発明において，「トレンチ１５ａ」の間隔を，「トランジスタ領域３１」及び「ダミー領域３２」における最小寸法とすることは，オン抵抗の低減との所期の目的効果を達成するために，当業者が当然に行い得るものと認められ，その場合に，「トランジスタ領域３１」の「Ｎ型エピ層２」が空乏化し易くなり，耐圧が高くなることは，当業者には自明であると認められる。
　さらに，上記（６）ウのとおり，引用発明において，「複数のトレンチ１５ａ」の各トレンチ内に，上記トレンチの内壁に形成されたゲート絶縁膜を介して埋め込まれたゲート電極と，絶縁膜を介して上記ゲート電極の下に設けられ，上記トレンチ内に，上記トレンチの内壁に形成された上記ゲート絶縁膜よりも厚い絶縁膜を介して埋め込まれ，ソースに接続された電極とを備える構成とすること，及び「複数のトレンチ１５ａ」の各トレンチ内と同様，「複数のダミートレンチ１５ｂ」の各トレンチ内にも，上記トレンチの内壁に形成されたダミーゲート絶縁膜を介して埋め込まれたダミーゲート電極と，絶縁膜を介して上記ゲート電極の下に設けられ，上記トレンチ内に，上記トレンチの内壁に形成された上記ダミーゲート絶縁膜よりも厚い絶縁膜を介して埋め込まれ，ソースに接続された電極とを備える構成とすることは，周知技術１に基づいて当業者が容易に想到し得たものと認められ，その結果，「Ｎ型エピ層２」において，空乏層は「Ｐ型第１ボディ層４」と，両側の「トレンチ１５ａ」側，及び「トレンチ１５ｂ」側から伸びることは，上記の構成から当業者には自明な事項と認められる。
　以上から，本願明細書に記載の本願補正発明が奏する作用効果は，引用発明において，周知技術１及び２に基づいて，当業者が容易に予測し得るものと認められ，格別のものとはいえない。
　
（８）まとめ 
　本件補正後の請求項１に係る発明（本願補正発明）は，引用文献１記載の発明（引用発明），周知例１及び２にみられるような周知技術（周知技術１），並びに周知例３にみられるような周知技術（周知技術２）に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものである。
  
５　むすび 
　したがって，本件補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
  
第３　本願発明の特許性の有無について
　
１　本願発明について 
　平成２６年１０月８日に提出された手続補正書による手続補正は前記のとおり却下された。
　そして，本願の請求項１に係る発明（以下「本願発明」という。）は，平成２６年５月１９日付け手続補正書の特許請求の範囲の請求項１に記載された，次のとおりのものと認める。（再掲）
　「【請求項１】
　縦型ＭＯＳＦＥＴが形成された素子部と，前記素子部に隣接して設けられダイオードが形成されたダイオード部と，を備えた半導体装置であって，　
　前記素子部における不純物濃度と前記ダイオード部における不純物濃度とが同一である第１導電型の第１半導体層と，
　前記第１半導体層上に形成された第２導電型の第２半導体層と，
　前記素子部において，前記第２半導体層の表面に形成された第１導電型の第３半導体層と，
　前記素子部において，前記第３半導体層に電気的に接続されたソース電極と，
　前記素子部において，前記第１半導体層に電気的に接続されたドレイン電極と，
　前記素子部において，前記第３半導体層から前記第１半導体層に達し，第１の間隔で設けられた複数の第１トレンチと，
　前記素子部において，前記第１トレンチに設けられ第１の絶縁膜を介して前記第２半導体層に隣接したゲート電極と，
　前記素子部において，前記第１トレンチに設けられた第１電極であって，第２の絶縁膜を介して前記ゲート電極の下に設けられ前記第１の絶縁膜よりも厚い第３の絶縁膜を介して前記第１半導体層に隣接した第１電極と，
　前記ダイオード部において，前記第１半導体層に形成され，前記第１の間隔よりも広い間隔で設けられた複数の第２トレンチと，
　前記ゲート電極よりも下の位置において前記第２トレンチに設けられ前記第１の絶縁膜よりも厚い第４の絶縁膜を介して前記第１半導体層に隣接した第２電極と，
　を有することを特徴とする半導体装置。」
　
２　引用文献の記載と引用発明，及び周知例の記載と周知技術
　引用文献１の記載は，前記第２の４（３）アのとおりであり，引用発明は，前記第２の４（３）イで認定したとおりである。
　また，原査定の拒絶の理由に引用文献２として引用された，周知例１の記載は，前記第２の４（４）アのとおりであり，周知技術１は，前記第２の４（４）エ（ア）で認定したとおりである。
　
３　本願発明と引用発明との対比 
　前記第２の１及び２から明らかなように，本願発明は，本願補正発明から，平成２６年１０月８日に提出された手続補正書による補正事項１に係る技術的限定（前記第２の２参照。）を取り除いたものである。
　そして，上記補正事項１に係る技術的限定は，本願補正発明と引用発明との相違点２に係る構成を含むものである。
　そうすると，本願発明と引用発明とを対比すると，前記第２の４（５）より，両者は，本願補正発明と引用発明との相違点１，相違点３，及び相違点４の点で相違し，その余の点で一致すると認められる。
　
４　相違点についての検討 
　前記第２の４（６）アで検討したとおり，本願補正発明と引用発明との相違点１は，実質的な相違点であるとは認められず，また，本願補正発明と引用発明との相違点３及び４は，いずれも，引用発明において周知技術１に基づいて，当業者が容易に想到し得たものと認められる。
　また，前記第２の４（７）と同様の理由により，本願発明が奏する作用効果は，引用発明において，周知技術１に基づいて，当業者が容易に予測し得るものと認められ，格別のものとはいえない。
　
５　まとめ 
　以上のとおり，本願の請求項１に係る発明（本願発明）は，引用文献１記載の発明（引用発明），及び周知例１にみられるような周知技術（周知技術１）に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許を受けることができないものである。
　
第４　結言 
　
　したがって，本願の請求項１に係る発明は，特許法第２９条第２項の規定により特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶されるべきものである。 
　
　よって，結論のとおり審決する。