【手続補正書】
【提出日】令和2年3月30日(2020.3.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
金属酸化膜半導体（ＭＯＳ）デバイスであって、
第１の入力および第１の出力を備えた第１の論理コンポーネントと、前記第１の入力は、第１の方向に延びている第１のトラックおよび前記第１の方向に直交する第２の方向に延びている第２のトラックに位置し、前記第１の出力は、前記第１のトラックおよび前記第２の方向に延びている第３のトラックに位置する、
第２の入力および第２の出力を備えた第２の論理コンポーネントと、前記第２の入力は、前記第１のトラックおよび前記第２の方向に延びている第４のトラックに位置し、前記第２の出力は、前記第１のトラックおよび前記第２の方向に延びている第５のトラックに位置し、前記第４のトラックおよび前記第５のトラックは、前記第２のトラックと前記第３のトラックとの間にある、
前記第１のトラックに延び、前記第２のトラック上の前記第１の入力に結合される金属ｘ（Ｍｘ）層上の第１のインターコネクトと、
前記第１のトラックに延び、前記第３のトラック上の前記第１の出力に結合される前記Ｍｘ層上の第２のインターコネクトと、
前記第１のトラックに延び、前記第４のトラック上の前記第２の入力に結合される金属ｙ（Ｍｙ）層上の第３のインターコネクトと、ｙは、ｘよりも大きい、
前記第１のトラックに延び、前記第５のトラック上の前記第２の出力に結合される前記Ｍｙ層上の第４のインターコネクトと
を備える、ＭＯＳデバイス。
【請求項２】
前記第１の論理コンポーネントおよび前記第２の論理コンポーネントは、前記ＭＯＳデバイスにおけるスタンダードセルの一部である、請求項１に記載のＭＯＳデバイス。
【請求項３】
前記第１のインターコネクト、前記第２のインターコネクト、前記第３のインターコネクト、および前記第４のインターコネクトは、前記スタンダードセルと少なくとも１つの他のスタンダードセルとの間のセル間ルーティングである、請求項２に記載のＭＯＳデバイス。
【請求項４】
前記スタンダードセルは、第１の行、前記第１の行に隣接する第２の行、前記第２の行に隣接する第３の行、および前記第３の行に隣接する第４の行を含む４つの行を備えた４倍の高さのセルであり、前記第２のトラックは前記第１の行にあり、前記第３のトラックは前記第４の行にあり、前記第４のトラックは前記第２の行または第３の行の１つにあり、前記第５のトラックは前記第２の行または前記第３の行の別の１つにある、請求項２に記載のＭＯＳデバイス。
【請求項５】
前記第１の入力は第１の入力ピンに対応し、前記第１の出力は第１の出力ピンに対応し、前記第２の入力は第２の入力ピンに対応し、前記第２の出力は第２の出力ピンに対応し、
前記第１の入力ピンは、金属ｘ−ｚ１（Ｍｘ−ｚ１）層インターコネクトに対応し、ここで、ｚ１≧１である、
前記第１の出力ピンは、金属ｘ−ｚ２（Ｍｘ−ｚ２）層インターコネクトに対応し、ここで、ｚ２≧１である、
前記第２の入力ピンは、金属ｙ−ｚ３（Ｍｙ−ｚ３）層インターコネクトに対応し、ここで、ｚ３≧１である、
前記第２の出力ピンは、金属ｙ−ｚ４（Ｍｙ−ｚ４）層インターコネクトに対応し、ここで、ｚ４≧１である、請求項１に記載のＭＯＳデバイス。
【請求項６】
ｚ１、ｚ２、ｚ３、およびｚ４は、それぞれ１に等しい、請求項５に記載のＭＯＳデバイス。
【請求項７】
ｘは、７に等しく、ｙは、９に等しい、請求項１に記載のＭＯＳデバイス。
【請求項８】
前記第５のトラックは、前記第４のトラックと前記第３のトラックとの間にあり、前記第１のインターコネクトおよび前記第３のインターコネクトは、第３の方向においてオーバーラップし、前記第２のインターコネクトおよび前記第４のインターコネクトは、前記第３の方向においてオーバーラップし、前記第３の方向は、前記第１の方向および前記第２の方向に直交する、請求項１に記載のＭＯＳデバイス。
【請求項９】
前記第４のトラックは、前記第５のトラックと前記第３のトラックとの間にあり、前記第１のインターコネクトおよび前記第４のインターコネクトは、第３の方向においてオーバーラップし、前記第２のインターコネクトおよび前記第３のインターコネクトは、前記第３の方向においてオーバーラップし、前記第３の方向は、前記第１の方向および前記第２の方向に直交する、請求項１に記載のＭＯＳデバイス。
【請求項１０】
前記第１の論理コンポーネントは、第１のバッファであり、前記第２の論理コンポーネントは、第２のバッファである、請求項１に記載のＭＯＳデバイス。
【請求項１１】
前記第１のトラックは、垂直トラックであり、前記第２のトラック、前記第３のトラック、前記第４のトラック、および前記第５のトラックは、それぞれ水平トラックである、請求項１に記載のＭＯＳデバイス。
【請求項１２】
前記第１のトラックは、水平トラックであり、前記第２のトラック、前記第３のトラック、前記第４のトラック、および前記第５のトラックは、それぞれ、垂直トラックである、請求項１に記載のＭＯＳデバイス。
【請求項１３】
前記第１の論理コンポーネントおよび前記第２の論理コンポーネントは、前記第１のトラックに配置された第１のバッファの一部であり、前記ＭＯＳデバイスは、
前記第１のトラックに平行する第６のトラックに配置された第２のバッファと、前記第２のバッファは前記第１のバッファに隣接しない、
前記第１のトラックに平行する第７のトラックに配置された第３のバッファと、前記第３のバッファは前記第２のバッファに隣接しない、
前記第１のトラックに平行する第８のトラックに配置された第４のバッファと、前記第４のバッファは前記第３のバッファに隣接しない、
をさらに備える、請求項１に記載のＭＯＳデバイス。
【請求項１４】
金属酸化膜半導体（ＭＯＳ）デバイスを動作させる方法であって、
第１の入力および第１の出力を備えた第１の論理コンポーネントを通して第１の信号を伝搬することと、前記第１の入力は、第１の方向に延びている第１のトラックおよび前記第１の方向に直交する第２の方向に延びている第２のトラックに位置し、前記第１の出力は、前記第１のトラックおよび前記第２の方向に延びている第３のトラックに位置する、
第２の入力および第２の出力を備えた第２の論理コンポーネントを通して第２の信号を伝搬することと、前記第２の入力は、前記第１のトラックおよび前記第２の方向に延びている第４のトラックに位置し、前記第２の出力は、前記第１のトラックおよび前記第２の方向に延びている第５のトラックに位置し、前記第４のトラックおよび前記第５のトラックは、前記第２のトラックと前記第３のトラックとの間にある、ここにおいて、前記ＭＯＳ ＩＣデバイスは、
前記第１のトラックに延び、前記第２のトラック上の前記第１の入力に結合される金属ｘ（Ｍｘ）層上の第１のインターコネクトと、
前記第１のトラックに延び、前記第３のトラック上の前記第１の出力に結合される前記Ｍｘ層上の第２のインターコネクトと、
前記第１のトラックに延び、前記第４のトラック上の前記第２の入力に結合される金属ｙ（Ｍｙ）層上の第３のインターコネクトと、ｙは、ｘよりも大きい、
前記第１のトラックに延び、前記第５のトラック上の前記第２の出力に結合される前記Ｍｙ層上の第４のインターコネクトとを備える、
を備える、方法。
【請求項１５】
前記第１の論理コンポーネントおよび前記第２の論理コンポーネントは、前記ＭＯＳデバイスにおけるスタンダードセルの一部である、請求項１４に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正の内容】
【００７７】
[0082]  先の説明は、いかなる当業者であっても、本明細書で説明された様々な態様を実現することを可能にするように提供される。これらの態様への様々な修正は、当業者にとって容易に明らかとなり、本明細書で定義された一般的な原理は、他の態様に適用され得る。従って、特許請求の範囲は、本明細書に示される態様に限定されるようには意図されず、特許請求の範囲の文言と一致する全範囲が与えられるものとし、ここで、単数形の要素への参照は、別途明記されていない限り、「１つ、および１つのみ」を意味するようには意図されず、「１つまたは複数」を意味するように意図される。「例示的（exemplary）」という用語は、本明細書で「例、事例、または例示を提供する」という意味で使用される。「例示的」であるとして本明細書で説明された任意の態様は、必ずしも他の態様よりも好ましいまたは有利であるようには解釈されるべきでない。別段に明記されていない限り、「いくつかの（some）」という用語は、１つまたは複数を指す。「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、および「Ａ、Ｂ、Ｃ、またはそれらの任意の組み合わせ」のような組み合わせは、Ａ、Ｂ、および／またはＣの任意の組み合わせを含み、複数のＡ、複数のＢ、または複数のＣを含み得る。特に、「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、および「Ａ、Ｂ、Ｃ、またはそれらの任意の組み合わせ」のような組み合わせは、Ａのみ、Ｂのみ、Ｃのみ、ＡとＢ、ＡとＣ、ＢとＣ、またはＡとＢとＣであることができ、ここで、任意のこのような組み合わせは、Ａ、Ｂ、またはＣの１つまたは複数のメンバーを含むことができる。当業者に知られている、あるいは後に知られることになる本開示全体にわたって説明された様々な態様の要素に対する全ての構造的および機能的な同等物は、参照によって本明細書に明確に組み込まれ、特許請求の範囲に包含されるように意図される。さらに、本明細書で開示されるものはいずれも、そのような開示が特許請求の範囲において明記されているかどうかにかかわらず、公衆に放棄されるようには意図されない。いずれの請求項の要素も、その要素が「〜のための手段（means for）」という表現を使用して明確に記載されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
金属酸化膜半導体（ＭＯＳ）デバイスであって、
第１の入力および第１の出力を備えた第１の論理コンポーネントと、前記第１の入力は、第１の方向に延びている第１のトラックおよび前記第１の方向に直交する第２の方向に延びている第２のトラックに位置し、前記第１の出力は、前記第１のトラックおよび前記第２の方向に延びている第３のトラックに位置する、
第２の入力および第２の出力を備えた第２の論理コンポーネントと、前記第２の入力は、前記第１のトラックおよび前記第２の方向に延びている第４のトラックに位置し、前記第２の出力は、前記第１のトラックおよび前記第２の方向に延びている第５のトラックに位置し、前記第４のトラックおよび前記第５のトラックは、前記第２のトラックと前記第３のトラックとの間にある、
前記第１のトラックに延び、前記第２のトラック上の前記第１の入力に結合される金属ｘ（Ｍｘ）層上の第１のインターコネクトと、
前記第１のトラックに延び、前記第３のトラック上の前記第１の出力に結合される前記Ｍｘ層上の第２のインターコネクトと、
前記第１のトラックに延び、前記第４のトラック上の前記第２の入力に結合される金属ｙ（Ｍｙ）層上の第３のインターコネクトと、ｙは、ｘよりも大きい、
前記第１のトラックに延び、前記第５のトラック上の前記第２の出力に結合される前記Ｍｙ層上の第４のインターコネクトと
を備える、ＭＯＳデバイス。
［Ｃ２］
前記第１の論理コンポーネントおよび前記第２の論理コンポーネントは、前記ＭＯＳデバイスにおけるスタンダードセルの一部である、Ｃ１に記載のＭＯＳデバイス。
［Ｃ３］
前記第１のインターコネクト、前記第２のインターコネクト、前記第３のインターコネクト、および前記第４のインターコネクトは、前記スタンダードセルと少なくとも１つの他のスタンダードセルとの間のセル間ルーティングである、Ｃ２に記載のＭＯＳデバイス。
［Ｃ４］
前記スタンダードセルは、第１の行、前記第１の行に隣接する第２の行、前記第２の行に隣接する第３の行、および前記第３の行に隣接する第４の行を含む４つの行を備えた４倍の高さのセルであり、前記第２のトラックは前記第１の行にあり、前記第３のトラックは前記第４の行にあり、前記第４のトラックは前記第２の行または第３の行の１つにあり、前記第５のトラックは前記第２の行または前記第３の行の別の１つにある、Ｃ２に記載のＭＯＳデバイス。
［Ｃ５］
前記第１の入力は第１の入力ピンに対応し、前記第１の出力は第１の出力ピンに対応し、前記第２の入力は第２の入力ピンに対応し、前記第２の出力は第２の出力ピンに対応し、
前記第１の入力ピンは、金属ｘ−ｚ１（Ｍｘ−ｚ１）層インターコネクトに対応し、ここで、ｚ１≧１である、
前記第１の出力ピンは、金属ｘ−ｚ２（Ｍｘ−ｚ２）層インターコネクトに対応し、ここで、ｚ２≧１である、
前記第２の入力ピンは、金属ｙ−ｚ３（Ｍｙ−ｚ３）層インターコネクトに対応し、ここで、ｚ３≧１である、
前記第２の出力ピンは、金属ｙ−ｚ４（Ｍｙ−ｚ４）層インターコネクトに対応し、ここで、ｚ４≧１である、Ｃ１に記載のＭＯＳデバイス。
［Ｃ６］
ｚ１、ｚ２、ｚ３、およびｚ４は、それぞれ１に等しい、Ｃ５に記載のＭＯＳデバイス。
［Ｃ７］
ｘは、７に等しく、ｙは、９に等しい、Ｃ１に記載のＭＯＳデバイス。
［Ｃ８］
前記第５のトラックは、前記第４のトラックと前記第３のトラックとの間にあり、前記第１のインターコネクトおよび前記第３のインターコネクトは、第３の方向においてオーバーラップし、前記第２のインターコネクトおよび前記第４のインターコネクトは、前記第３の方向においてオーバーラップし、前記第３の方向は、前記第１の方向および前記第２の方向に直交する、Ｃ１に記載のＭＯＳデバイス。
［Ｃ９］
前記第４のトラックは、前記第５のトラックと前記第３のトラックとの間にあり、前記第１のインターコネクトおよび前記第４のインターコネクトは、第３の方向においてオーバーラップし、前記第２のインターコネクトおよび前記第３のインターコネクトは、前記第３の方向においてオーバーラップし、前記第３の方向は、前記第１の方向および前記第２の方向に直交する、Ｃ１に記載のＭＯＳデバイス。
［Ｃ１０］
前記第１の論理コンポーネントは、第１のバッファであり、前記第２の論理コンポーネントは、第２のバッファである、Ｃ１に記載のＭＯＳデバイス。
［Ｃ１１］
前記第１のトラックは、垂直トラックであり、前記第２のトラック、前記第３のトラック、前記第４のトラック、および前記第５のトラックは、それぞれ水平トラックである、Ｃ１に記載のＭＯＳデバイス。
［Ｃ１２］
前記第１のトラックは、水平トラックであり、前記第２のトラック、前記第３のトラック、前記第４のトラック、および前記第５のトラックは、それぞれ、垂直トラックである、Ｃ１に記載のＭＯＳデバイス。
［Ｃ１３］
前記第１の論理コンポーネントおよび前記第２の論理コンポーネントは、前記第１のトラックに配置された第１のバッファの一部であり、前記ＭＯＳデバイスは、
前記第１のトラックに平行する第６のトラックに配置された第２のバッファと、前記第２のバッファは前記第１のバッファに隣接しない、
前記第１のトラックに平行する第７のトラックに配置された第３のバッファと、前記第３のバッファは前記第２のバッファに隣接しない、
前記第１のトラックに平行する第８のトラックに配置された第４のバッファと、前記第４のバッファは前記第３のバッファに隣接しない、
をさらに備える、Ｃ１に記載のＭＯＳデバイス。
［Ｃ１４］
金属酸化膜半導体（ＭＯＳ）デバイスを動作させる方法であって、
第１の入力および第１の出力を備えた第１の論理コンポーネントを通して第１の信号を伝搬することと、前記第１の入力は、第１の方向に延びている第１のトラックおよび前記第１の方向に直交する第２の方向に延びている第２のトラックに位置し、前記第１の出力は、前記第１のトラックおよび前記第２の方向に延びている第３のトラックに位置する、
第２の入力および第２の出力を備えた第２の論理コンポーネントを通して第２の信号を伝搬することと、前記第２の入力は、前記第１のトラックおよび前記第２の方向に延びている第４のトラックに位置し、前記第２の出力は、前記第１のトラックおよび前記第２の方向に延びている第５のトラックに位置し、前記第４のトラックおよび前記第５のトラックは、前記第２のトラックと前記第３のトラックとの間にある、ここにおいて、前記ＭＯＳ ＩＣデバイスは、
前記第１のトラックに延び、前記第２のトラック上の前記第１の入力に結合される金属ｘ（Ｍｘ）層上の第１のインターコネクトと、
前記第１のトラックに延び、前記第３のトラック上の前記第１の出力に結合される前記Ｍｘ層上の第２のインターコネクトと、
前記第１のトラックに延び、前記第４のトラック上の前記第２の入力に結合される金属ｙ（Ｍｙ）層上の第３のインターコネクトと、ｙは、ｘよりも大きい、
前記第１のトラックに延び、前記第５のトラック上の前記第２の出力に結合される前記Ｍｙ層上の第４のインターコネクトとを備える、
を備える、方法。
［Ｃ１５］
前記第１の論理コンポーネントおよび前記第２の論理コンポーネントは、前記ＭＯＳデバイスにおけるスタンダードセルの一部である、Ｃ１４に記載の方法。
［Ｃ１６］
前記第１のインターコネクト、前記第２のインターコネクト、前記第３のインターコネクト、および前記第４のインターコネクトは、前記スタンダードセルと少なくとも１つの他のスタンダードセルとの間のセル間ルーティングである、Ｃ１５に記載の方法。
［Ｃ１７］
前記スタンダードセルは、第１の行、前記第１の行に隣接する第２の行、前記第２の行に隣接する第３の行、および前記第３の行に隣接する第４の行を含む４つの行を備えた４倍の高さのセルであり、前記第２のトラックは前記第１の行にあり、前記第３のトラックは前記第４の行にあり、前記第４のトラックは前記第２の行または第３の行の１つにあり、前記第５のトラックは前記第２の行または前記第３の行の別の１つにある、Ｃ１５に記載の方法。
［Ｃ１８］
前記第１の入力は第１の入力ピンに対応し、前記第１の出力は第１の出力ピンに対応し、前記第２の入力は第２の入力ピンに対応し、前記第２の出力は第２の出力ピンに対応し、
前記第１の入力ピンは、金属ｘ−ｚ１（Ｍｘ−ｚ１）層インターコネクトに対応し、ここで、ｚ１≧１である、
前記第１の出力ピンは、金属ｘ−ｚ２（Ｍｘ−ｚ２）層インターコネクトに対応し、ここで、ｚ２≧１である、
前記第２の入力ピンは、金属ｙ−ｚ３（Ｍｙ−ｚ３）層インターコネクトに対応し、ここで、ｚ３≧１である、
前記第２の出力ピンは、金属ｙ−ｚ４（Ｍｙ−ｚ４）層インターコネクトに対応し、ここで、ｚ４≧１である、Ｃ１４に記載の方法。
［Ｃ１９］
ｚ１、ｚ２、ｚ３、およびｚ４は、それぞれ１に等しい、Ｃ１８に記載の方法。
［Ｃ２０］
ｘは、７に等しく、ｙは、９に等しい、Ｃ１４に記載の方法。
［Ｃ２１］
前記第５のトラックは、前記第４のトラックと前記第３のトラックとの間にあり、前記第１のインターコネクトおよび前記第３のインターコネクトは、第３の方向においてオーバーラップし、前記第２のインターコネクトおよび前記第４のインターコネクトは、前記第３の方向においてオーバーラップし、前記第３の方向は、前記第１の方向および前記第２の方向に直交する、Ｃ１４に記載の方法。
［Ｃ２２］
前記第４のトラックは、前記第５のトラックと前記第３のトラックとの間にあり、前記第１のインターコネクトおよび前記第４のインターコネクトは、第３の方向においてオーバーラップし、前記第２のインターコネクトおよび前記第３のインターコネクトは、前記第３の方向においてオーバーラップし、前記第３の方向は、前記第１の方向および前記第２の方向に直交する、Ｃ１４に記載の方法。
［Ｃ２３］
前記第１の論理コンポーネントは、第１のバッファであり、前記第２の論理コンポーネントは、第２のバッファである、Ｃ１４に記載の方法。
［Ｃ２４］
前記第１のトラックは、垂直トラックであり、前記第２のトラック、前記第３のトラック、前記第４のトラック、および前記第５のトラックは、それぞれ水平トラックである、Ｃ１４に記載の方法。
［Ｃ２５］
前記第１のトラックは、水平トラックであり、前記第２のトラック、前記第３のトラック、前記第４のトラック、および前記第５のトラックは、それぞれ、垂直トラックである、Ｃ１４に記載の方法。
［Ｃ２６］
前記第１の論理コンポーネントおよび前記第２の論理コンポーネントは、前記第１のトラックに配置された第１のバッファの一部であり、前記ＭＯＳデバイスは、
前記第１のトラックに平行する第６のトラックに配置された第２のバッファと、前記第２のバッファは前記第１のバッファに隣接しない、
前記第１のトラックに平行する第７のトラックに配置された第３のバッファと、前記第３のバッファは前記第２のバッファに隣接しない、
前記第１のトラックに平行する第８のトラックに配置された第４のバッファと、前記第４のバッファは前記第３のバッファに隣接しない、
をさらに備える、Ｃ１４に記載の方法。
［Ｃ２７］
金属酸化膜半導体（ＭＯＳ）デバイスであって、
第１の入力および第１の出力を備えた第１の論理コンポーネントを通して第１の信号を伝搬するための第１の手段と、前記第１の入力は、第１の方向に延びている第１のトラックおよび前記第１の方向に直交する第２の方向に延びている第２のトラックに位置し、前記第１の出力は、前記第１のトラックおよび前記第２の方向に延びている第３のトラックに位置する、
第２の入力および第２の出力を備えた第２の論理コンポーネントを通して第２の信号を伝搬するための第２の手段と、前記第２の入力は、前記第１のトラックおよび前記第２の方向に延びている第４のトラックに位置し、前記第２の出力は、前記第１のトラックおよび前記第２の方向に延びている第５のトラックに位置し、前記第４のトラックおよび前記第５のトラックは、前記第２のトラックと前記第３のトラックとの間にある、ここにおいて、前記ＭＯＳ ＩＣデバイスは、
前記第１のトラックに延び、前記第２のトラック上の前記第１の入力に結合される金属ｘ（Ｍｘ）層上の第１のインターコネクトと、
前記第１のトラックに延び、前記第３のトラック上の前記第１の出力に結合される前記Ｍｘ層上の第２のインターコネクトと、
前記第１のトラックに延び、前記第４のトラック上の前記第２の入力に結合される金属ｙ（Ｍｙ）層上の第３のインターコネクトと、ｙは、ｘよりも大きい、
前記第１のトラックに延び、前記第５のトラック上の前記第２の出力に結合される前記Ｍｙ層上の第４のインターコネクトとをさらに備える、
を備える、ＭＯＳデバイス。
［Ｃ２８］
前記第１の論理コンポーネントおよび前記第２の論理コンポーネントは、前記ＭＯＳデバイスにおけるスタンダードセルの一部である、Ｃ２７に記載のＭＯＳデバイス。
［Ｃ２９］
前記第１のインターコネクト、前記第２のインターコネクト、前記第３のインターコネクト、および前記第４のインターコネクトは、前記スタンダードセルと少なくとも１つの他のスタンダードセルとの間のセル間ルーティングである、Ｃ２８に記載のＭＯＳ。
［Ｃ３０］
前記第１の入力は第１の入力ピンに対応し、前記第１の出力は第１の出力ピンに対応し、前記第２の入力は第２の入力ピンに対応し、前記第２の出力は第２の出力ピンに対応し、
前記第１の入力ピンは、金属ｘ−ｚ１（Ｍｘ−ｚ１）層インターコネクトに対応し、ここで、ｚ１≧１である、
前記第１の出力ピンは、金属ｘ−ｚ２（Ｍｘ−ｚ２）層インターコネクトに対応し、ここで、ｚ２≧１である、
前記第２の入力ピンは、金属ｙ−ｚ３（Ｍｙ−ｚ３）層インターコネクトに対応し、ここで、ｚ３≧１である、
前記第２の出力ピンは、金属ｙ−ｚ４（Ｍｙ−ｚ４）層インターコネクトに対応し、ここで、ｚ４≧１である、Ｃ２７に記載のＭＯＳデバイス。