【事件の表示】
　特願２０１３−２３０３５３「半導体装置」拒絶査定不服審判事件〔平成２６年　４月１０日出願公開、特開２０１４−　６４０１５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成２１年３月１３日に出願した特願２００９−６１２７６号の一部を平成２５年１１月６日に新たな特許出願としたものであって、平成２５年１１月６日に上申書が提出され、平成２６年７月１１日付けで拒絶理由が通知され、同年８月２９日に意見書及び手続補正書が提出されたが、平成２７年１月１３日付けで拒絶査定がなされ、これに対して、同年４月６日に審判請求がなされるとともに手続補正書が提出されたものである。
　
　
第２　補正却下の決定
［補正却下の決定の結論］
　平成２７年４月６日に提出された手続補正書によりなされた手続補正を却下する。
　
［理由］
１　本件補正の内容
　平成２７年４月６日に提出された手続補正書による補正（以下「本件補正」という。）は、本願の特許請求の範囲を補正するものであって、補正の内容は、請求項１を補正するとともに、本件補正前の請求項３を削除し、当該削除に伴って、本件補正前の請求項４を請求項３に繰り上げるものである。
　そして、本件補正前の請求項１及び請求項３、本件補正後の請求項１の記載は以下のとおりである。
＜本件補正前＞
　【請求項１】
「基板と、
　前記基板上に形成された多層配線層と、
　前記多層配線層に形成されたインダクタと、
を備え、
　平面視において、前記インダクタは、前記基板に形成された全ての回路を内側に含んでおり、
　前記インダクタの両端は、前記多層配線層を介して前記基板に形成された第１回路に接続されている半導体装置。」
　【請求項３】
「請求項１に記載の半導体装置において、
　前記多層配線層に形成された外部接続用のパッドを複数の備え、
　前記複数のパッドの全ては、平面視において前記インダクタの内側に位置している半導体装置。」
＜本件補正後＞
　【請求項１】
「基板と、
　前記基板上に形成された多層配線層と、
　前記多層配線層に形成された外部接続用の複数のパッドと、
　前記多層配線層に形成され、前記複数のパッドよりも下層に位置するインダクタと、
を備え、
　平面視において、前記インダクタは、前記複数のパッドの全て及び前記基板に形成された全ての回路を内側に含んでおり、
　前記インダクタの両端は、前記多層配線層を介して前記基板に形成された第１回路に接続されている半導体装置。」
２　補正事項
　本件補正の内容は以下のとおりである。
（１）補正事項１
　請求項１に、「前記多層配線層に形成された外部接続用の複数のパッドと、」との記載を追加する。
　
（２）補正事項２
　請求項１において、本件補正前の「前記多層配線層に形成されたインダクタ」との記載を、本件補正後は「前記多層配線層に形成され、前記複数のパッドよりも下層に位置するインダクタ」と補正する。
　
（３）補正事項３
　請求項１において、本件補正前の「平面視において、前記インダクタは、前記基板に形成された全ての回路を内側に含んでおり」との記載を、本件補正後は「平面視において、前記インダクタは、前記複数のパッドの全て及び前記基板に形成された全ての回路を内側に含んでおり」と補正する。
（４）補正事項４
　本件補正前の請求項１を引用する請求項３を削除し、当該削除に伴って、本件補正前の請求項１を引用する請求項４を請求項３に繰り上げるものである。
　
３　新規事項の追加の有無及び補正目的の適否
　補正事項１〜４について、新規事項の追加の有無及び補正目的の適否を検討する。
（１）補正事項１について
　ア　補正事項１は、本願の願書に最初に添付された明細書、特許請求の範囲及び図面（以下「当初明細書等」という。）における明細書の段落【００２５】の「配線層４１２，４２２，４３２，４４２に位置する配線は、ダマシン法により形成されたＣｕ配線であり、それぞれ配線層４１２，４２２，４３２，４４２に形成された溝に埋め込まれている。最上層の配線には、パッド（図示せず）が形成されている。」という記載及び図１に基づくものと認められる。
　
　イ　したがって、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。よって、補正事項１は特許法第１７条の２第３項の規定に適合する。
　
　ウ　また、補正事項１は、本件補正前の請求項１を引用する同請求項３の「前記多層配線層に形成された外部接続用のパッドを複数の備え」との発明特定事項を本件補正後の請求項１に組み込むことで、「多層配線層」をより限定するものである。
　
　エ　したがって、補正事項１は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（２）補正事項２について
　ア　補正事項２は、当初明細書等における明細書の段落【００２２】の「第１インダクタ３１０は、例えば最下層の配線層４１２に位置しており」という記載、段落【００２５】の「最上層の配線には、パッド（図示せず）が形成されている。」という記載に基づくものと認められる。
　したがって、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。よって、補正事項１は、特許法第１７条の２第３項の規定に適合する。
　
　イ　また、補正事項２は、「前記多層配線層に形成されたインダクタ」が、さらに、「複数のパッドよりも下層に位置する」ことを限定するものである。
　したがって、補正事項２は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（３）補正事項３について
　ア　補正事項３は、当初明細書等における明細書の段落【００２３】の「平面視において、第１回路１００の全てが第１インダクタ３１０及び第２インダクタ３２０の内側に位置している。」という記載、同段落【００３１】の「平面視において第１半導体チップ１０の外部接続端子（例えばパッド）１２が、第１インダクタ３１０及び第２インダクタ３２０の内側に位置している。なお、これ以外の構成については、第１の実施形態と同様である。」という記載、及び、図３に基づくものと認められる。
　したがって、補正事項３は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。よって、補正事項１は、特許法第１７条の２第３項の規定に適合する。
　
　イ　また、補正事項３は、本件補正前の請求項１の「平面視において、前記インダクタは、前記基板に形成された全ての回路を内側に含んでおり」との発明特定事項に、本件補正前の請求項３の「前記複数のパッドの全ては、平面視において前記インダクタの内側に位置している」との発明特定事項を組み込むことで、「インダクタ」をより限定するものである。
　したがって、補正事項３は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
（４）補正事項４について
　ア　補正事項４が、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないことは明らかである。よって、補正事項１は、特許法第１７条の２第３項の規定に適合する。
　イ　また、補正事項４は、特許法第１７条の２第５項第１号に掲げる請求項の削除を目的とするものに該当する。
（５）検討のまとめ
　以上検討したとおりであるから、本件補正は、特許法第１７条の２第３項及び第５項に規定する要件を満たす。
　
４　独立特許要件
　以上のとおり、請求項１についてする本件補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的としている。
　そこで、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が、いわゆる独立特許要件を満たすものであるか否かを、請求項１に係る発明について検討する。
　
（１）補正発明
　本件補正後の請求項１〜３に係る発明は、本件補正により補正された特許請求の範囲の記載からみて、その特許請求の範囲の請求項１〜３に記載されている事項により特定されるとおりのものであり、そのうち、本件補正後の請求項１に係る発明（以下「補正発明」という。）は、再掲すると次のとおりである。
　
「基板と、
　前記基板上に形成された多層配線層と、
　前記多層配線層に形成された外部接続用の複数のパッドと、
　前記多層配線層に形成され、前記複数のパッドよりも下層に位置するインダクタと、
を備え、
　平面視において、前記インダクタは、前記複数のパッドの全て及び前記基板に形成された全ての回路を内側に含んでおり、
　前記インダクタの両端は、前記多層配線層を介して前記基板に形成された第１回路に接続されている半導体装置。」
　
（２）引用例及び引用発明
　ア　引用例の記載事項
　原査定の根拠となった拒絶理由通知において引用され、本願の原出願の出願前に頒布された刊行物である、国際公開第９６／４２１１０号（以下「引用例」という。）には、「半導体装置」（発明の名称）について、図１〜図６とともに、次の事項が記載されている（下線は当審で付加。以下同じ。）。
　
ａ　「技術分野
　本発明は、インダクタ等として用いられる導体を集積回路の一部に形成した半導体装置に関する。
背景技術
　一般に、インダクタは重要な回路構成部品であり、構成する回路によっては必要不可欠な部品といえる。例えば、ＬＣ共振を利用した発振回路や送受信機に含まれる同調回路は、インダクタを使用して初めて実現できる。」（明細書の第１頁第５〜１２行）
ｂ　「発明の開示
　本発明は、このような点に鑑みて創作されたものであり、その目的は
インダクタンスの大きいインダクタをチップ上に形成し
インダクタを含む回路全体を集積化する
ｃ　「発明を実施するための最良の形態
　以下、
本発明の半導体装置を適用した一実施形態
　
第１図は、一実施形態のチップの平面構造図である。同図において、チップ１０には不図示の集積回路が形成されており、この集積回路の外側のチップ１０上にはボンディング・パッド１２が複数設けられている。ボンディング・パッド１２の外側、すなわちボンディング・パッド１２とチップ１０の外縁との間のチップ１０上には、所定ターン数のインダクタ導体１４が渦巻き形状に、すなわちボンディング・パッド１２の周囲を周回するように形成されている
　上述した
チップ１０の材料としては、例えばｎ型シリコン基板やその他の半導体材料（例えばゲルマニウムやアモルファスシリコン等の非晶質材料）が用いられ
　なお、
インダクタ導体１４は、チップ１０上に形成された集積回路の一部を構成しており
　第２図および第３図は、第１図に示したチップ１０をパッケージに収めた状態を示す図であり、第２図は上面図、第３図は側面図である。
　第２図および第３図に示すように、チップ１０上の
ボンディング・パッド１２とパッケージ内に設けられるパッケージ端子１６とはボンディング・ワイヤ１８により結線される。
　このように、
本実施形態の半導体装置においては、チップ表面の外縁近傍に渦巻き形状のインダクタ導体１４を形成する
　また、ボンディング・パッド１２とパッケージ端子１６とは凸形状に曲げられたボンディング・ワイヤ１８によって結線されるため、ボンディング・ワイヤ１８がインダクタ導体１４に接触するおそれがなく、従来の製造工程をそのまま利用してボンディングを行える。」（明細書の第２頁第６行〜第３頁第１４行）
　
ｄ　「なお、
本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形が可能である
　例えば、上述した実施形態の半導体装置は、ボンディング・パッド１２とチップ１０の外縁との間のチップ１０上にインダクタ導体１４を形成したが、チップ１０の内層面内にインダクタ導体１４を形成することもできる。」（明細書の第３頁第１５〜１９行）
　
ｅ　「また、上述した実施形態では、ボンディング・パッド１２の外側に１本のインダクタ導体１４を形成しているが、２本以上のインダクタ導体１４を形成してもよい。この場合には、複数本のインダクタ導体１４を同心状に形成することにより、各インダクタ導体１４をトランス結合させることができるため、トランスを含む回路の全体を集積化することが可能となる。また、この場合には複数本のインダクタ導体１４を２層あるいはそれ以上の多層構造としてもよい。
　また、
２層構造とする場合は、トランス結合させる場合の他に分布定数型素子の一部として使用することもできる。すなわち、第５図にインダクタ導体１４付近の部分的な断面構造を示すように、渦巻き形状に形成された第１のインダクタ導体１４と全部あるいは一部が対向するように絶縁層を挟んで第２のインダクタ導体１４ａを形成することにより、２つのインダクタ導体１４、１４ａ間に分布定数的なキャパシタが形成された複合素子を構成することができる。このような複合素子の一部を構成するインダクタ導体１４として、ボンディング・パッド１２とチップ１０の外縁との間
に形成されたインダクタ導体１４等を用いることもできる
　また、
上述した実施形態は、インダクタ導体１４の全体を複数のボンディング・パッド１２とチップ１０の外縁との間に形成している
ｆ　「また、上述した実施形態では、チップ１０上のインダクタ導体１４を、チップ１０に形成された集積回路の一部を構成するインダクタとして使用する例を説明したが、電波を送受信する送受信回路を集積化した場合には、インダクタ導体１４をアンテナコイルとして使用することができる。また、
インダクタ導体１４を電磁誘導コイルとして使用し、インダクタ導体１４の両端に誘導起電力を発生させることにより、チップ１０に形成した集積回路に動作電圧を供給することもできる
　このように、インダクタ導体１４をアンテナコイルや電磁誘導コイルとして使用した場合であっても、例えば第１図に示すようにインダクタ導体１４をボンディング・ワイヤ１８とチップ１０の外縁との間に形成すれば、十分な大きさのインダクタンスを得ることができる。」（明細書の第４頁末行〜第５頁第１０行）
ｇ　「産業上の利用可能性
  本発明は、チップ表面の外縁に沿って、具体的にはチップ表面に形成されたパッドとチップ外縁との間のチップ表面上、あるいは集積回路の形成領域の外側領域に対向するチップの内層面内に周回した導体を形成するため、導体の全長を長くすることができ、チップ上に形成するコイルあるいはインダクタのインダクタンスを十分に大きくすることができる。」（明細書の第５頁第１２〜１７行）
ｈ　「請　求　の　範　囲
１．集積回路が形成されたチップ表面の外縁に沿って周回した導体を形成することを特徴とする半導体装置。
２．集積回路が形成されたチップ表面に設けられた複数のパッドと前記チップの外縁との間の前記チップ表面上に周回した導体を形成することを特徴とする半導体装置。」（明細書の第６頁第１〜６行）
ｉ　第５図には、チップ１０の上面にインダクタ導体１４ａが形成され、前記チップ１０の上面に設けられた層２０の上面に、前記インダクタ導体１４ａと対向してインダクタ導体１４が形成されていることが図示されている。
　イ　引用発明
　（ア）第１の実施形態
　第２の４（２）アｃの「本発明の半導体装置を適用した一実施形態」、「第１図は、一実施形態のチップの平面構造図である。同図において、チップ１０には不図示の集積回路が形成されており、この集積回路の外側のチップ１０上にはボンディング・パッド１２が複数設けられている。ボンディング・パッド１２の外側、すなわちボンディング・パッド１２とチップ１０の外縁との間のチップ１０上には、所定ターン数のインダクタ導体１４が渦巻き形状に、すなわちボンディング・パッド１２の周囲を周回するように形成されている。」という記載から、引用例には、「集積回路」が「形成され」た「チップ１０」と、前記「チップ１０」上に設けられた、「複数」の「ボンディング・パッド１２」及び「渦巻き形状のインダクタ導体１４」を有する「半導体装置」が記載されている。
　そして、前記「第１図は、一実施形態のチップの平面構造図である」との記載、及び、第２の４（２）アｃの「本実施形態の半導体装置においては、チップ表面の外縁近傍に渦巻き形状のインダクタ導体１４を形成する」という記載から、引用例には、前記「チップ１０」を「平面」視すると、前記「インダクタ導体１４」は、「ボンディング・パッド１２の外側」であって「チップ表面の外縁近傍に」形成されることが記載されている。
　ここで、第２の４（２）アｃの「チップ１０上のボンディング・パッド１２とパッケージ内に設けられるパッケージ端子１６とはボンディング・ワイヤ１８により結線される。」という記載から、前記「複数」の「ボンディング・パッド１２」は外部接続用である。
　そして、前記「複数」の「ボンディング・パッド１２」が、前記の「チップ１０」に「形成され」た「集積回路」に電気的に接続されていることは、自明である。
　また、第２の４（２）アａの「インダクタは重要な回路構成部品であり、構成する回路によっては必要不可欠な部品といえる。例えば、ＬＣ共振を利用した発振回路や送受信機に含まれる同調回路は、インダクタを使用して初めて実現できる。」、同ｃの「インダクタ導体１４は、チップ１０上に形成された集積回路の一部を構成しており」という記載から、前記の「チップ１０」上に設けられた「渦巻き形状のインダクタ導体１４」も、これを利用する前記「集積回路」に電気的に接続されていると認められる。
　さらに、第２の４（２）アｃの「上述したチップ１０の材料としては、例えばｎ型シリコン基板やその他の半導体材料（例えばゲルマニウムやアモルファスシリコン等の非晶質材料）が用いられ」という記載から、引用例には、前記「チップ１０」は「ｎ型シリコン基板」等の「半導体材料」を用いて形成されることが記載されている。
　（イ）インダクタ導体を２層構造とする実施形態
　第２の４（２）アｅの「２層構造とする場合は、トランス結合させる場合の他に分布定数型素子の一部として使用することもできる。すなわち、第５図にインダクタ導体１４付近の部分的な断面構造を示すように、渦巻き形状に形成された第１のインダクタ導体１４と全部あるいは一部が対向するように絶縁層を挟んで第２のインダクタ導体１４ａを形成することにより、２つのインダクタ導体１４、１４ａ間に分布定数的なキャパシタが形成された複合素子を構成することができる。」及び同ｉで指摘した第５図の記載から、引用例には、チップ１０の上に「第２のインダクタ導体１４ａ」を、「渦巻き形状」の「第１のインダクタ導体１４と全部」が「対向する」ように形成し、前記チップ１０の上面に設けられた絶縁層２０上に前記「第１のインダクタ導体１４」を形成することで、インダクタ導体を「２層構造」とし、「トランス結合させる」こと、あるいは、「２つのインダクタ導体１４、１４ａ間に分布定数的なキャパシタが形成された複合素子」として「使用する」ことが記載されている。
　ここで、第２の４（２）アｂで摘記したように、引用例には「発明の開示」として「インダクタを含む回路全体を集積化する」ことが記載されているから、前記「（ア）第１の実施形態」と同様に、「インダクタ」は「チップ１０」に形成された「集積回路」の一部である。
　したがって、上記のように、インダクタ導体を「２層構造」として「トランス結合させる」場合は、「チップ１０」に形成される前記「集積回路」は、その一部である「インダクタ導体１４」または「インダクタ導体１４ａ」の少なくとも一方に誘導される信号ないし起電力を利用または供給するものと認められる。また、インダクタ導体を「２層構造」として「２つのインダクタ導体１４、１４ａ間に分布定数的なキャパシタが形成された複合素子」として「使用する」場合は、「チップ１０」に形成される前記「集積回路」には、「分布定数的なキャパシタ」で結合された「２つのインダクタ導体１４、１４ａ」の少なくとも一方からの信号ないし電流が入力または出力されるものと認められる。すなわち、「インダクタ導体１４」または「インダクタ導体１４ａ」の少なくとも一方は、「チップ１０」に形成される「集積回路」と電気的に接続されるものである。
　このとき、前記「（ア）第１の実施形態」においては「チップ１０」上に設けられた「渦巻き形状のインダクタ導体１４」は前記「チップ１０」に形成された「集積回路」に電気的に接続されているから、インダクタ導体を「２層構造」とする場合は、少なくとも、チップ１０の上に形成された「第２のインダクタ導体１４ａ」が前記「集積回路」に電気的に接続されると認められる。
　そして、同ｆの「インダクタ導体１４を電磁誘導コイルとして使用し、インダクタ導体１４の両端に誘導起電力を発生させることにより、チップ１０に形成した集積回路に動作電圧を供給することもできる。」との記載と同様に、インダクタ導体を「２層構造」とし、「トランス結合させる」あるいは「２つのインダクタ導体１４、１４ａ間に分布定数的なキャパシタが形成された複合素子」として「使用する」場合、少なくとも、前記「インダクタ導体１４ａ」の両端はチップ１０に形成した「集積回路」に接続されることは明らかである。
　また、第２の４（２）アｅの「このような複合素子の一部を構成するインダクタ導体１４として、ボンディング・パッド１２とチップ１０の外縁との間」に「形成されたインダクタ導体１４等を用いることもできる。」及び「上述した実施形態は、インダクタ導体１４の全体を複数のボンディング・パッド１２とチップ１０の外縁との間に形成している」という記載から、引用例には、前記「第１のインダクタ導体１４」の「全体」を「複数のボンディング・パッド１２とチップ１０の外縁との間に形成」することが記載されている。
　ところで、インダクタ導体を２層構造とする実施形態においても、上記のように「複数のボンディング・パッド１２」が設けされている。
　ここで、引用例に記載の「ボンディング・パッド１２」は、同ｃに「ボンディング・パッド１２とパッケージ内に設けられるパッケージ端子１６とはボンディング・ワイヤ１８により結線される。」と記載されるように、「ボンディング・ワイヤ１８により結線される」ものであるから、表面に露出している必要があると認められる。
　したがって、インダクタ導体を２層構造とするために、チップ１０の上に「第２のインダクタ導体１４ａ」を形成し、前記チップ１０の上面に設けられた絶縁層２０上に「第１のインダクタ導体１４」を形成する構造においては、「複数のボンディング・パッド１２」は最上層の絶縁層２０上に形成されることは明らかである。
　そして、前記「複数のボンディング・パッド１２」が、「チップ１０」に「形成され」た「集積回路」に電気的に接続されていることは、自明である。
　（ウ）引用例の「発明の要旨」について
　第２の４（２）アｄには、「本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形が可能である。」と記載されている。
　そして、同ｂの「本発明は、このような点に鑑みて創作されたものであり、その目的はインダクタンスの大きいインダクタをチップ上に形成し、インダクタを含む回路全体を集積化することができる半導体装置を提供することにある。」、及び、同ｃの「このように、本実施形態の半導体装置においては、チップ表面の外縁近傍に渦巻き形状のインダクタ導体１４を形成するため、インダクタ導体１４の直径を長くすることができ、十分な大きさのインダクタンスを得ることができる。」という記載を参酌すれば、前記「本発明の要旨」とは、同ｈに「請求の範囲」として記載された「集積回路が形成されたチップ表面の外縁に沿って周回した導体を形成すること」あるいは「集積回路が形成されたチップ表面に設けられた複数のパッドと前記チップの外縁との間の前記チップ表面上に周回した導体を形成すること」であると認められる。
　そうすると、「第１のインダクタ導体１４」の「全体」を「複数のボンディング・パッド１２とチップ１０の外縁との間に形成」することが記載されている「インダクタ導体を２層構造とする実施形態」においても、「チップ１０」を上面から見ると、「第１のインダクタ導体１４」は「集積回路が形成されたチップ表面の外縁に沿って周回」して形成されている、すなわち、「チップ表面の外縁近傍」を「周回」するように形成されていると認められる。
　（エ）引用発明
　以上（ア）〜（ウ）を総合すると、引用例１には（イ）に記載された「インダクタ導体を２層構造とする実施形態」に係る発明として、次の発明（以下「引用発明」という。）が記載されているものと認められる。
「ｎ型シリコン基板等の半導体材料を用い、集積回路が形成されたチップ１０と、
　前記チップ１０の上に、渦巻き形状の第１のインダクタ導体１４と全部が対向するように形成された第２のインダクタ導体１４ａと、
　前記チップ１０の上面に設けられた絶縁層２０と、
　前記絶縁層２０上に設けられ、前記チップ１０に形成した集積回路に電気的に接続された外部接続用の複数のボンディング・パッド１２と、
　前記絶縁層２０上に形成された前記第１のインダクタ導体１４と、
を有し、２層構造の前記インダクタ導体１４及び前記インダクタ導体１４ａを、トランス結合させる、あるいは、２つの前記インダクタ導体１４、１４ａ間に分布定数的なキャパシタが形成された複合素子として使用する半導体装置であって、
　前記インダクタ導体１４、１４ａのうち、少なくとも前記インダクタ導体１４ａの両端は前記チップ１０に形成した集積回路に接続され、
　前記チップ１０を平面視すると、前記第１のインダクタ導体１４の全体は、前記複数のボンディング・パッド１２と前記チップ１０の外縁との間の、前記チップ１０表面の外縁近傍を周回するように形成されていることを特徴とする半導体装置。」
（３）対比
　ア　補正発明と引用発明との対比
　補正発明と引用発明とを対比する。
　（ア）引用発明の「チップ１０」は、「ｎ型シリコン基板等」を用いているから、補正発明の「基板」に相当する。
　（イ）引用発明の「前記絶縁層２０上に設けられ、前記チップ１０に形成した集積回路に電気的に接続された外部接続用の複数のボンディング・パッド１２」と、補正発明の「前記多層配線層に形成された外部接続用の複数のパッド」ととは、「外部接続用の複数のパッド」である点で共通する。
　（ウ）引用発明において「第２のインダクタ導体１４ａは、「前記チップ１０の上」に「形成され」ているから、「前記チップ１０の上面に設けられた絶縁層２０」の「上」に設けられた「外部接続用の複数のボンディング・パッド１２」より下層に位置しているといえる。
　したがって、引用発明の「前記チップ１０の上に、渦巻き形状の第１のインダクタ導体１４と全部が対向するように形成された第２のインダクタ導体１４ａ」と、補正発明の「前記多層配線層に形成され、前記複数のパッドよりも下層に位置するインダクタ」とは、「前記複数のパッドよりも下層に位置するインダクタ」である点で共通する。
　（エ）本願明細書には、「インダクタ」が「基板に形成された全ての回路を内側に含」むことについては、段落【００２３】に「 平面視において、第１回路１００の全てが第１インダクタ３１０及び第２インダクタ３２０の内側に位置している。」と、段落【００２９】に「第１回路１００の全てが第１インダクタ３１０及び第２インダクタ３２０の内側に位置している」と、段落【００３７】に「この第１インダクタ３１０と誘導結合する第２インダクタ３２０の内側に、第２回路２００の少なくとも一部、好ましくは全部が位置している。」と記載されている。
　そして、段落【００１５】には「第１回路１００は、図２に示すように、デジタル信号を送信用の信号に変調する変調処理部１５５と、変調された信号を第１インダクタ３１０に出力する送信側ドライバ回路１５０を含んでいる。第２回路２００は、第２インダクタ３２０に接続されている受信回路２６０、及び受信側ドライバ回路２５０（例えばゲートドライバ）を含んでいる。」と記載されている。
　そうすると、補正発明の「前記インダクタ」が「前記基板に形成された全ての回路を内側に含んで」いるとは、「前記基板に形成された全ての回路」がまとまって形成されている１つの「回路」のすべてを、「前記インダクタ」が「内側に含んで」いることを意味すると認められる。
　一方、引用発明の「第２のインダクタ導体１４ａ」は、「渦巻き形状の第１のインダクタ導体１４」と「全部が対向する」ように形成されている。
　したがって、「前記第１のインダクタ導体１４の全体」は「前記チップ１０を平面視する」と「前記複数のボンディング・パッド１２と前記チップ１０の外縁との間の、前記チップ１０表面の外縁近傍を周回するように形成されている」のであるから、前記「第２のインダクタ導体１４ａ」も「渦巻き形状」であるとともに「前記チップ１０を平面視する」と「前記複数のボンディング・パッド１２と前記チップ１０の外縁との間の、前記チップ１０表面の外縁近傍を周回するように形成されている」と認められる。
　したがって、引用発明においては、「前記チップ１０を平面視する」と前記「第２のインダクタ導体１４ａ」はその内側に「複数のボンディング・パッド１２」のすべてを含んでいると認められる。しかし、前記内側に「集積回路」のすべてが含まれるかどうかは不明である。
　以上から、引用発明において、上記の「第２のインダクタ導体１４ａ」が「前記チップ１０を平面視する」と「前記複数のボンディング・パッド１２と前記チップ１０の外縁との間の、前記チップ１０表面の外縁近傍を周回するように形成されている」ことと、補正発明が「平面視において、前記インダクタは、前記複数のパッドの全て及び前記基板に形成された全ての回路を内側に含んで」いることとは、「平面視において、前記インダクタは、前記複数のパッドの全て」を「内側に含んで」いる点で共通する。
　（オ）本願明細書には、段落【００１２】に「第１半導体チップ１０は、第１基板１０２、第１回路１００、多層配線層４００、第１インダクタ３１０（送信側インダクタ）、及び第２インダクタ３２０（受信側インダクタ）を備える。第１基板１０２は、例えばシリコン基板などの半導体基板である。第１回路１００は、第１基板１０２に形成されている。……第１インダクタ３１０は、多層配線層４００に形成され、第１基板１０２と平行な面内で巻かれている。第２インダクタ３２０は、多層配線層４００に形成され、第１基板１０２と平行な面内で巻かれており、平面視において第１インダクタ３１０と重なっている。第１回路１００は、第１インダクタ３１０及び第２インダクタ３２０の一方に接続されている。」と、段落【００１５】に「第１回路１００は、図２に示すように、デジタル信号を送信用の信号に変調する変調処理部１５５と、変調された信号を第１インダクタ３１０に出力する送信側ドライバ回路１５０を含んでいる。」と記載され、図１及び図２には、下層に位置する「第１インダクタ３１０」の両端が、「変調処理部１５５」と「送信側ドライバ回路１５０」を含んでいる「第１回路１００」に接続されることが示されている。
　すなわち、本願明細書には、第１半導体チップ１０が備え、変調処理部１５５や送信側ドライバ回路１５０を含んでいる「第１回路１００」に、下層に位置する「第１インダクタ３１０」の両端が接続されることが記載されている。
　したがって、引用発明の「ｎ型シリコン基板等の半導体材料を用い」る「チップ１０」に形成された「集積回路」は、補正発明の「前記基板に形成された第１回路」に相当する。
　そして、引用発明の「前記インダクタ導体１４、１４ａのうち、少なくとも前記インダクタ導体１４ａの両端は前記チップ１０に形成した集積回路に接続され」ていることと、補正発明の「前記インダクタの両端は、前記多層配線層を介して前記基板に形成された第１回路に接続されている」こととは、「前記インダクタの両端」は「前記基板に形成された第１回路に接続されている」点で共通する。
　イ　一致点と相違点
　以上を総合すると、補正発明と引用発明とは、
（一致点）
「基板と、
　外部接続用の複数のパッドと、
　前記複数のパッドよりも下層に位置するインダクタと、
を備え、
　平面視において、前記インダクタは、前記複数のパッドの全てを内側に含んでおり、
　前記インダクタの両端は、前記基板に形成された第１回路に接続されている半導体装置。」
である点で一致し、次の各点で相違する。
　
（相違点１）
　補正発明は「前記基板上に形成された多層配線層」を有するのに対して、引用発明においては、「ｎ型シリコン基板等の半導体材料を用い、集積回路が形成されたチップ１０」の上に「多層配線層」を有することは特定されていない点。
　
（相違点２）
　補正発明の「外部接続用の複数のパッド」は「前記多層配線層に形成された」ものであるのに対して、引用発明の「外部接続用の複数のボンディング・パッド１２」は「前記絶縁層２０上に設けられた」ものである点。
（相違点３）
　補正発明の「前記複数のパッドよりも下層に位置するインダクタ」は「前記多層配線層に形成され」ているのに対して、引用発明の「前記チップ１０の上」に「形成された第２のインダクタ導体１４ａ」が「前記多層配線層に形成され」ることは特定されていない点。
（相違点４）
　補正発明の「前記インダクタ」は「平面視において」、「前記基板に形成された全ての回路を内側に含んで」いるのに対して、引用発明においては、「前記チップ１０を平面視する」と「第２のインダクタ導体１４ａ」の内側に「チップ１０」に形成された「集積回路」のすべてが含まれるかどうか不明である点。
（相違点５）
　補正発明の「前記インダクタ」の「両端」は「前記多層配線層を介して」前記「基板に形成された第１回路に接続されている」のに対して、引用発明の「前記インダクタ導体１４ａの両端」と「前記チップ１０に形成した集積回路」との「接続」を「前記多層配線層を介して」行うことは特定されていない点。
（４）各相違点についての当審の判断
　ア　相違点１〜３及び５について
　（ア）まず、本願の分割前の原出願の出願日の時点における、当業者の通常の技術知識について検討すると、半導体基板の上方に形成されたインダクタを有する半導体装置において、複数の回路からなる集積回路が形成された前記半導体基板上に、層間絶縁体膜と導電体層とからなる多層配線層を形成し、前記インダクタを多層配線層における特定の導電体層として形成するとともに、前記インダクタを多層配線層を介して前記半導体基板に形成した前記集積回路と接続することは、次に挙げる周知例１〜３に記載されるように周知技術である。
ａ　原審の拒絶査定において例示され、本願の分割前の原出願の出願日前に頒布された刊行物である特開２００８−２８３１７２号公報（以下「周知例１」という。）には、以下の事項が記載されている。
（ａ）「【００１３】
本明細書において、集積回路とは、トランジスタ、抵抗、コンデンサ、ダイオードなどの回路素子を一つの基板上に各素子をまとめてデザイン作成し、同時にそれらの間の配線接続も行って各種の機能を持たせた電子回路を云う。例えば、
集積回路は、無線チップとしての機能を果たすために、送信回路、受信回路、電源回路、メモリ回路、ロジック制御回路を含む。また、集積回路を支持する基板（ＩＣチップ）としては、シリコン基板
（ｂ）「【００１５】
図１（ａ）において、集積回路１００とアンテナ１０１が同一の基板１０２上に形成されており、カバー材１０３により覆われている。
アンテナ１０１の平面形状は矩形でスパイラル状であり、集積回路１００に電気的に接続されている
【００１６】
図１（ｂ）は、図１（ａ）のＡ−Ａ’断面における断面図である。基板１０２の上に集積回路１００が形成されており、
集積回路１００を覆っている第３層間絶縁膜１０４上に、アンテナ１０１が形成されている
【００１７】
なお、集積回路１００に含まれる半導体素子の一例として、薄膜トランジスタ（ＴＦＴ）１０５を示しているが、集積回路１００に用いられる半導体素子はＴＦＴに限定されない。例えば、ＴＦＴの他に、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、インダクタなどが用いられる。
【００１８】
図１（ｃ）は、図１（ｂ）の一点鎖線Ｂ−Ｂ’の左側の部分の拡大図である。アンテナ１０１は下層配線１０６と、下層配線１０６の上に形成されたアンテナ下地層１０７と、アンテナ下地層１０７の上に形成された銅めっき層１０８とからなる。アンテナ下地層１０７はニッケルと、チタン、タンタル、タングステン又はモリブデンとからなる合金の窒化膜である。なお、前記合金における、ニッケルと、チタン、タンタル、タングステン又はモリブデンとからなるとは、ニッケルと、チタン、タンタル、タングステン、モリブデンのいずれか１つの金属、又はそれらの２以上の任意金属とからなることを意味する。すなわち、前記窒化膜における合金とは、合金中に、ニッケルに加えて、チタン、タンタル、タングステン、モリブデンのいずれか１つの金属が配合される場合を意味することは勿論のこと、それらの任意の２以上の金属が配合される場合をも意味することはいうまでもないことである。下層配線１０６は、一例としてＡｌ膜１０６ａとＴｉ膜１０６ｂとの積層構造を有し、第３層間絶縁膜１０４に形成されたコンタクトホールを介して、集積回路１００と電気的に接続されている。なお、アンテナ下地層１０７の組成比は、ニッケルを母合金とする場合には、チタン、タンタル、タングステン又はモリブデンが少なくとも０．５原子％以上含まれる。また、チタン、タンタル、タングステン又はモリブデンを母合金とする場合には、ニッケルが少なくとも０．５原子パーセント以上含まれる。例えば、チタンを母合金とした場合、チタンを６０原子％含み、ニッケルを２０原子％含み、窒素を２０原子％含むような組成比とする。ここで、母合金とは、ある金属Ａに異種の金属Ｂを混入して合金を形成するとき、金属Ａのことである。」
ｂ　原審の拒絶査定において例示され、本願の分割前の原出願の出願日前に頒布された刊行物である特開２００５−２２８７８５号公報（以下「周知例２」という。）には、以下の事項が記載されている。
（ａ）「【００４２】
　次に、上記構成を有するセンサ機能を有する半導体チップ１００の斜視図を図６に、又、その線ＡＡ’でのチップの断面図を図８Ｅに示す。尚、図７は当該半導体チップ１００が当初作り込まれる半導体ウエハ１０１を例示する斜視図である。即ち、半導体製造プロセスのいわゆる前工程により、上記の
RF部２０８、制御部２０９をシリコンウエハ１０１上に形成する。最終的に、各半導体チップ１００は半導体ウエハ１０１より切り出される
【００４３】
  このような集積回路上にアンテナ部２０７およびセンサ部２１０を形成する工程の例を、図８に示し、説明する。図８Ａは
集積回路を形成したシリコン基板に絶縁層となるポリイミド膜を形成する工程
集積回路におけるRF部の電極
を開口させるスルーホール形成工程
コイル状アンテナを形成する工程
保護ポリイミド膜
を形成する工程
（ｂ）「【００５０】
　次に、
スルーホール側壁を含むポリイミド膜上に、クロムと銅の膜をスパッタにより逐次積層する
レジストパターニング、銅めっき１１１を施す。更に、パターン分離を施して、スパイラル形状のコイル状アンテナ１０４
を形成する
前記スルーホール１０５内は銅が埋め込まれ、RF部２０８の電極とコイル状アンテナ１０４を接続するスルーホール配線も形成される
ｃ　本願の分割前の原出願の出願日前に頒布された刊行物である特開２００２−１６４４６８号公報（以下「周知例３」という。）には、以下の事項が記載されている。
「【００５０】図１は一実施形態に係る半導体装置の平面図であり、図２は図１のＩ−Ｉ線の断面図である。……図１又は図２において図示は省略しているが、半導体基板１０には、トランジスタ等の少なくとも１つの半導体素子より構成される半導体集積回路が形成されている。さらに、本実施形態において、
半導体基板１０は
導体ウェハがチップ状に分割されたもの
【００５１】図１及び図２に示すように、半導体基板１０の主面の内部には
複数の高速信号用素子電極１１
複数の通常信号用素子電極１２
一対のコイル接続用素子電極１３
各素子電極１１〜１３は、半導体基板１０に設けられた半導体集積回路を構成する半導体素子と電気的に接続されている
【００５２】
半導体基板１０上には絶縁性の低弾性率材料よりなる低弾性率層１４が各素子電極１１〜１３を覆うように形成されている
低弾性率層１４には、各高速信号用素子電極１１のパッド形成領域を露出させる複数の第１の開口部１４ａ、各通常信号用素子電極１２のパッド形成領域を露出させる複数の第２の開口部１４ｂ、及び一対のコイル接続用素子電極１３のそれぞれのパッド形成領域を露出させる一対の第３の開口部１４ｃが形成されている
【００５３】
各開口部１４ａ〜１４ｃを含む低弾性率層１４の上には
導電パターン２０が形成されている
導電パターン２０は
各開口部１４ａ〜１４ｃに形成され且つ各素子電極１１〜１３と接続された複数のパッド２１と
各高速信号用素子電極１１の直上に形成され且つパッド２１を介して各高速信号用素子電極１１と接続された複数の高速信号用ランド２２と
低弾性率層１４の上に形成された複数の通常信号用ランド２３と
低弾性率層１４の上に形成され且つ両端がパッド２１を介して一対のコイル接続用素子電極１３のそれぞれと接続されたコイル２５とを含んでいる
各高速信号用ランド２２は、各高速信号用素子電極１１と外部機器との間で信号を入出力するための第１の外部電極として機能し、各通常信号用ランド２３は、各通常信号用素子電極１２と外部機器との間で信号を入出力するための第２の外部電極として機能する
【００５４】
低弾性率層１４の上には導電性材料をはじく特性を有するソルダーレジスト膜１７が導電パターン２０を覆うように形成されている
ソルダーレジスト膜１７には、各高速信号用ランド２２の少なくとも一部を露出させる複数の第４の開口部１７ａと、各通常信号用ランド２３の少なくとも一部を露出させる複数の第５の開口部１７ｂとが形成されている
　（イ）ところで、周知例３の上記の記載より、「絶縁性」の「低弾性率層１４」に形成した「各開口部１４ａ〜１４ｃ」内に形成された「複数のパッド２１」は、「半導体基板１０の主面」上に設けた「各素子電極１１〜１３」と、前記「低弾性率層１４の上」に形成した「複数の高速信号用ランド２２」「複数の通常信号用ランド２３」及び「コイル２５」とをそれぞれ接続するためのものであるから、前記「低弾性率層１４」に埋め込まれたビア導体として機能していると認められる。
　そうすると、前記「低弾性率層１４の上」に形成されて前記「パッド２１」上に設けられ、「ソルダーレジスト膜１７」でその周囲を覆われるとともに「少なくとも一部を露出させ」ている「高速信号用ランド２２」及び「通常信号用ランド２３」は、いずれも「外部電極として機能する」から、層間絶縁膜である「低弾性率層１４」上に形成した外部接続用のパッドと言い得るものである。
　そして、このように、外部接続用のパッドを多層配線層に形成することは、次に挙げる周知例４〜５にも記載されるように、半導体技術において常套手段である。
ａ　本願の分割前の原出願の出願日前に頒布された刊行物である特開平３−１０８３３８号公報（以下「周知例４」という。）には、以下の事項が記載されている。
「同図に示すように、
半導体集積回路装置となる半導体チップ１は半導体基板２上に形成した回路素子及びそれらの上に３層に積層されたメタル配線層９，１０．１２とその間の層間絶縁膜から形成される
外部接続用電極となるポンディングパッド６を形成する最上層の第３層の配線層１２
ｂ　本願の分割前の原出願の出願日前に頒布された刊行物である特開２００５−７２１２７号公報（以下「周知例５」という。）には、以下の事項が記載されている。
「【００１９】
　これらの図に示す
半導体チップ１は、半導体基板３上に複数の配線層を積層してなるもので、ここでは３層の配線層を積層してなる
【００２０】
　すなわち、
半導体基板３の表面側には、複数の素子５が配列形成されており、これらの素子５を覆う状態で、第１絶縁膜７が半導体基板３上に設けられている
第１層配線９は、第１絶縁膜７の上部において均一な膜厚で形成されている
第１配線層９と半導体基板３の表面層に形成された素子５とは、第１絶縁膜７の接続孔内に第１配線層９を埋め込むことで接続されるか、または接続孔内に埋め込まれたプラグによって接続されている
【００２１】
　また、第１絶縁膜７上には、第１層配線９を覆う状態で第２絶縁膜１１が設けられ、この第２絶縁膜１１上の配線層に、第２層配線１３がパターン形成されている。この第２層
配線１３は、第１層配線９と同様に構成され、第２絶縁膜１１に形成された接続孔を介して第１層配線９と接続されていることとする。
【００２２】
　またさらに、
第２絶縁膜１１上には、第２層配線１３を覆う状態で第３絶縁膜１５が設けられており、この第３絶縁膜１５上の配線層に、第３層配線が最上層配線１７としてパターン形成されている
最上層配線１７における膜厚の厚い部分は、例えば外部との接続が図られるパッド部１７ａ
である
　（ウ）そこで、相違点１ないし３、及び、相違点５について、以下、検討する。
　引用発明の「第２のインダクタ導体１４ａ」は「集積回路」が形成された「前記チップ１０の上」に形成されている。しかし、トランジスタ等の回路素子からなる「集積回路」が形成された「前記チップ１０の上」に導体層を形成する際は、周知例１〜３に記載されるように、通常は、「集積回路」が形成された「前記チップ１０の上」に設けた絶縁膜を介して導体層を形成する。
　さらに、引用発明においては、「２層構造の前記インダクタ導体１４及び前記インダクタ導体１４ａ」の間の層間「絶縁層」である「絶縁層２０」の上に設けられた「複数のボンディング・パッド１２」は、「前記チップ１０に形成した集積回路に電気的に接続され」ている。
　してみれば、上記（ア）の周知技術、及び、上記（イ）の常套手段を考慮すれば、引用発明において、「チップ１０の上」に層間絶縁膜を介して「第２のインダクタ導体１４ａ」を形成し、「前記チップ１０の上面」に層間絶縁膜として「絶縁層２０」を設け、「前記絶縁層２０上」に「外部接続用の複数のボンディング・パッド１２」と「第１のインダクタ導体１４」を形成することにより、前記「チップ１０の上」に多層配線層を形成し、「前記チップ１０に形成した集積回路に電気的に接続された外部接続用の複数のボンディング・パッド１２」と前記「第２のインダクタ導体１４ａ」とを前記多層配線層に形成するとともに、前記「第２のインダクタ導体１４ａ」の両端を前記多層配線層を介して前記「チップ１０に形成した集積回路」に接続することは、当業者が容易に想到し得たものと認められる。
　（エ）以上から、相違点１ないし３、及び、相違点５は、引用発明において、上記周知技術及び上記常套手段に基づいて、当業者が容易に想到し得たものと認められる。
　イ　相違点４について
　（ア）引用例には、第２の４（２）アｃで摘記したように、「チップ１０には不図示の集積回路が形成されており、この集積回路の外側のチップ１０上にはボンディング・パッド１２が複数設けられている。ボンディング・パッド１２の外側、すなわちボンディング・パッド１２とチップ１０の外縁との間のチップ１０上には、所定ターン数のインダクタ導体１４が渦巻き形状に、すなわちボンディング・パッド１２の周囲を周回するように形成されている。」と記載されている。
　すなわち、「２層構造」のインダクタ導体を備えず、複数の「ボンディング・パッド１２」と「インダクタ導体１４」がともに「チップ１０上」に形成される実施形態に関する記載であるが、「インダクタ導体１４」の内側に複数の「ボンディング・パッド１２」を設け、さらに前記複数の「ボンディング・パッド１２」の内側に「集積回路」を設けることが引用例には記載されている。
　（イ）そして、半導体基板の上方に形成されたインダクタを有する半導体装置において、前記半導体基板上に多層配線層を形成し、前記インダクタを多層配線層における特定の配線層として形成するに際して、前記インダクタの内側に、複数の回路がまとまって形成された集積回路のすべてを配置することは、以下に指摘するように、先に挙げた周知例１、２に記載され、周知技術である。
ａ　前記周知例１には、以下の記載がある。
（ａ）「【００１３】
本明細書において、
集積回路とは、トランジスタ、抵抗、コンデンサ、ダイオードなどの回路素子を一つの基板上に各素子をまとめ
た電子回路
集積回路は、無線チップとしての機能を果たすために、送信回路、受信回路、電源回路、メモリ回路、ロジック制御回路を含む
（ｂ）図１には、基板１０２を上面から見ると、スパイラル状のアンテナ１０１の内側に、複数のブロックからなる集積回路１００が配置されていることが図示されている。
ｂ　前記周知例２には、以下の記載がある。
「【００８２】
　＜実施例５＞
本実施例は、
半導体チップ１００においてRF部２０８、制御部２０９等の回路面の配置
半導体チップ１００の回路面１０９を小さい領域に集約して形成する
上記回路面の外形１３２よりも外側の領域に、前記実施例１と同様の方法によりコイル状アンテナ１０４を形成する。従って、コイル状アンテナの内形１３３内部に回路面の外形１３２が収まる
　（ウ）以上から、引用発明において、上記ア（ア）の周知技術、及び、上記ア（イ）の常套手段に基づいて、「ｎ型シリコン基板等の半導体材料を用い、集積回路が形成されたチップ１０」上に多層配線層を形成し、「第１のインダクタ導体１４」及び「第２のインダクタ導体１４ａ」を多層配線層に形成するとき、前記「チップ１０を平面視すると」、複数の回路がまとまった前記「集積回路」のすべてが、前記「第２のインダクタ導体１４ａ」の内側に含まれるように配置すること、すなわち、相違点４に係る構成とすることは、当業者であれば適宜なし得たものと認められる。
　
（５）独立特許要件についてのまとめ
　以上から、補正発明は、引用例に記載された発明、周知例１ないし３にみられるような周知技術、及び、周知例３ないし５にみられるような常套手段に基づいて、当業者が容易に発明をすることができたものである。
　そして、補正発明の効果も、上記周知技術及び上記常套手段を参酌すれば、引用例に記載された発明から当業者が予期し得たものと認められる。
　よって、補正発明は、特許法第２９条２項の規定により、特許出願の際独立して特許を受けることができない。
　
５　小括
　以上検討したとおり、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３　本願発明について
１　本願発明
　平成２７年４月６日付けの手続補正は上記のとおり却下されたので、本願の請求項１〜４に係る発明は、平成２６年８月２９日に提出された手続補正書により補正された特許請求の範囲の請求項１〜４に記載された事項により特定されるものであり、その内の請求項３は、前記第２の１で記載したとおりであるが、請求項３における「前記多層配線層に形成された外部接続用のパッドを複数の備え、」との記載は、「前記多層配線層に形成された外部接続用の複数のパッドを備え、」の誤記と認められる。
　そうすると、平成２６年８月２９日に提出された手続補正書により補正された特許請求の範囲の請求項３に係る発明（以下「本願発明」という。）は、引用する請求項１に記載の構成を含めた独立形式で記載すると次のとおりのものと認められる。
「基板と、
　前記基板上に形成された多層配線層と、
　前記多層配線層に形成されたインダクタと、
を備え、
　平面視において、前記インダクタは、前記基板に形成された全ての回路を内側に含んでおり、
　前記インダクタの両端は、前記多層配線層を介して前記基板に形成された第１回路に接続されている半導体装置において、
　前記多層配線層に形成された外部接続用の複数のパッドを備え、
　前記複数のパッドの全ては、平面視において前記インダクタの内側に位置している半導体装置。」
　
２　引用例及び引用発明
　引用例の記載事項は、第２の４（２）アで摘記したとおりである。
　また、引用発明は、第２の４（２）イで認定したとおりのものである。
　
３　対比・判断
（１）第２の３（１）〜（３）で検討したように、本件補正後の請求項１に係る発明（すなわち、補正発明）は、本件補正前の請求項３に係る発明（すなわち、本願発明）に対して、「前記多層配線層に形成されたインダクタ」が「複数のパッドよりも下層に位置する」ことを限定したものである。
　したがって、本願発明は、補正発明から上記限定をなくしたものである。
　
（２）そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、第２の４（４）において検討したとおり、周知例１ないし３にみられるような周知技術、及び、周知例３ないし５にみられるような常套手段を参酌すれば、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、周知技術及び常套手段を参酌すれば、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　そして、本願発明の効果も、上記周知技術及び上記常套手段を参酌すれば、引用例の記載から当業者が予期し得たものと認められる。
　
　
第４　結言
　以上のとおりであるから、本願発明は、周知例１ないし３にみられるような周知技術、及び、周知例３ないし５にみられるような常套手段を参酌すれば、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　
　よって、結論のとおり審決する。