(57)【要約】【課題】高い周波数まで使用可能であり、回路設計が容易な伝送装置を提供すること。【解決手段】本発明の伝送装置は、送信側にＴＨＰプレコーディング手段を備え、受信側にアナログ処理されるイコライザ手段を備える。伝送路の周波数特性の補償を送信側のＴＨＰプレコーディング手段と受信側のアナログ処理されるイコライザ手段とによって分担させたので、イコライザ回路による補償のため、ＴＨＰの係数（ａ1からａn）の絶対値が小さくなり、ＴＨＰのループの安定性が増す、より低い分解能のＤＡＣを使用可能である、伝送路の特性に適合させる細かい調整はＴＨＰが行うことにより、イコライザ回路は大まかな補償を行えばよく、また調整しなくてもよいのでイコライザ回路の設計が容易となる等の効果がある。【選択図】図１【特許請求の範囲】
【請求項１】
送信側にＴＨＰプレコーディング手段を備え、
受信側にアナログ処理されるイコライザ手段を備えたことを特徴とする伝送装置。
【請求項２】
受信側に更に波形のなまりを除去するＦＩＲフィルタ手段を備えたことを特徴とする請求項１に記載の伝送装置。
【請求項３】
前記イコライザ手段は、
差動信号の一方の信号を遅延させる遅延手段と、
差動信号の他方の信号と前記遅延手段の出力信号とを入力し、それぞれ異なる割合で２つの信号を加算した複数の加算信号を出力する加算手段と、
前記複数の加算信号のそれぞれを増幅する複数の可変利得増幅手段と、
前記複数の可変利得増幅手段の出力信号を加算する出力合成手段と
を備えていることを特徴とする請求項１に記載の伝送装置。
【請求項４】
前記加算手段は直列に接続された複数の抵抗手段から成ることを特徴とする請求項３に記載の伝送装置。
【請求項５】
更に、
伝送線が接続される第１の受信端と、伝送路と等価なインピーダンス回路が接続される第２の受信端との間の信号を出力する受信アンプ手段と、
送信信号が入力され、第１の送信端を駆動する第１の可変利得アンプ手段と、
送信信号が入力され、第２の送信端を駆動する第２の可変利得アンプ手段と、
前記第１の受信端と前記第１の送信端を接続する第１の抵抗手段と、
前記第１の受信端と前記第２の送信端を接続する第２の抵抗手段と、
前記第２の受信端と前記第１の送信端を接続する第３の抵抗手段と、
前記第２の受信端と前記第２の送信端を接続する第４の抵抗手段と
を備え、
前記第１の抵抗手段の抵抗値が前記第３の抵抗手段の抵抗値よりも小さく、かつ前記第４の抵抗手段の抵抗値が前記第２の抵抗手段の抵抗値よりも小さいハイブリッド回路を備えている
ことを特徴とする請求項１に記載の伝送装置。
【請求項６】
送信側においてＴＨＰプレコーディング処理を施すステップと、
受信側にアナログイコライザ処理を施すステップと
を含むことを特徴とする伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送装置および伝送方法に関するものであり、特に、高い周波数まで使用可能であり、回路設計が容易な伝送装置および伝送方法に関するものである。
【背景技術】
【０００２】
従来、高速のデジタルデータ伝送装置にはＰＡＭ信号方式が採用されており、伝送路の周波数特性を補償するために、イコライザ回路やプレエンファシス回路等の採用が提案されている。下記特許文献１には、デジタル処理およびアナログ処理が可能なトランスバーサルフィルタ型のイコライザ回路が開示されている。【０００３】
しかし、信号の伝送速度が高速化するにつれて高域の減衰が非常に大きくなり、イコライザ回路のみでは限界があった。また、プレエンファシス方式についても、送信端における高域成分のレベルが大きくなるので、複数のツイストペアケーブルを収納したＬＡＮケーブル等を使用した場合にはクロストークが大きくなってしまうという問題点があった。【０００４】
そこで、最近ＴＨＰ（Tomlinson Harashima Precoding）方式が注目されている。このＴＨＰ方式は、プレエンファシス方式を改良したものであり、伝送路を擬似するＦＩＲフィルタを使用したプリエンファシス回路の途中にモジュロ演算回路を挿入して、出力信号の振幅を所定の範囲内に抑圧する方式である。下記非特許文献１には、ＴＨＰ方式の波形調整技術が開示されている。
【特許文献１】特開平８−４６５５３号公報
【非特許文献１】「Matched-Transmission Technique for Channels With Intersymbol Interference」IEEE TRANSACTIONS ON COMMUNICATIONS,VOL.COM-20,NO.4 AUGUST 1972 774〜780ページ
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記した従来のＴＨＰ方式においては、送信端においては信号レベルが所定の幅内に抑圧されるが、伝送路を経由して受信される信号は、絶対値は減衰しているが、信号値の取り得る値が拡散し、図６（ｂ）に示すように、送信側における信号幅の数倍以上（例えば７倍）に広がってしまうという性質があった。従って、この信号をＡＤ変換器でデジタル信号に変換する際には、広がった信号幅分を所定の分解能で変換する必要があり、高精度のＡＤ変換器が必要であるという問題点があった。また、ＴＨＰのみで伝送路の補償を行おうとすると、ＴＨＰの処理が不安定になってしまうという問題点もあった。
【課題を解決するための手段】
【０００６】
本発明は、上記した課題を解決することを目的とし、このために、本発明の伝送装置は、送信側にＴＨＰプレコーディング手段を備え、受信側にアナログ処理されるイコライザ手段を備えたことを主要な特徴とする。
【発明の効果】
【０００７】
本発明の伝送装置は上記のような構成によって、伝送路の周波数特性の補償を送信側のＴＨＰプレコーディング手段と受信側のアナログ処理されるイコライザ手段とによって分担させたので、以下のような効果がある。【０００８】
（１）イコライザ回路による補償のため、ＴＨＰの係数（ａ1からａn）の絶対値が小さくなり、ＴＨＰのループの安定性が増す。具体的には、ＴＨＰの係数（ａ1からａn）による特性方程式の解の絶対値が小さくなり、ＴＨＰの動作がきわめて安定となる。【０００９】
（２）図６（ａ）に示すように、前記した受信信号の広がりが例えば半分以下に収まるので、より低い分解能のＤＡＣを使用可能である。【００１０】
（３）伝送路の特性に適合させる細かい調整はＴＨＰが行うことにより、イコライザ回路は大まかな補償を行えばよく、また調整しなくてもよいのでイコライザ回路の設計が容易となる。【００１１】
（４）ＴＨＰプリコーダの段数を少なくすることができる。【００１２】
（５）ＴＨＰ方式においてはＤＣwanderと呼ばれるＤＣ成分が受信側で発生するが、イコライザにより直流成分を除去することが可能で、ＤＣwanderを低減することが出来る。
【図面の簡単な説明】
【００１３】
【図１】本発明の伝送装置全体の構成を示すブロック図である。
【図２】ＴＨＰプリコーダ１２の構成を示すブロック図である。
【図３】イコライザ回路の構成を示すブロック図である。
【図４】符号変換器１１の動作例を示す説明図である。
【図５】モジュロ演算器４１の入出力特性を示すグラフである。
【図６】受信信号の広がりの違いを示す説明図である。
【図７】第１実施例の変形例を示すブロック図である。
【図８】本発明のイコライザ回路の実施例１の構成を示すブロック図である。
【図９】加算回路の構成を示す機能ブロック図および回路図である。
【図１０】イコライザ回路の実施例１の回路構成を示す回路図である。
【図１１】実施例２における加算回路の構成例を示す回路図である。
【図１２】イコライザ回路の実施例２の回路構成を示す回路図である。
【図１３】イコライザ回路の実施例３の回路構成を示すブロック図である。
【図１４】より対線用ハイブリッド回路構成を示すブロック図である。
【図１５】ハイブリッド回路の実施例１の回路構成を示す回路図である。
【図１６】トランスの構造をを示す平面図および接続図である。
【図１７】同軸用ハイブリッド回路構成を示すブロック図である。
【図１８】図１７の回路の変形例を示すブロック図である。
【図１９】ハイブリッド回路の実施例２の回路構成を示す回路図である。
【図２０】ハイブリッド回路の実施例２の回路例の変形例を示す回路図である。
【図２１】本発明のＳＳエンコーダの構成を示すブロック図である。
【図２２】本発明のＳＳデコーダの構成を示すブロック図である。
【図２３】ＳＳＴＨＰエンコーダの構成を示すブロック図である。
【符号の説明】
【００１４】
１０…送信回路
１１…符号変換器
１２…ＴＨＰプリコーダ
１３…インパルス信号発生回路
１４…スイッチ
１５…Ｄ／Ａ変換器
１６…アンプ
１７…トレーニング制御回路（Ｓ）
２０…ハイブリッド回路
２１…伝送ケーブル
３０…受信回路
３１…イコライザ回路
３２…可変利得アンプ
３３…Ａ／Ｄ変換器
３４…ＴＨＰデコーダ
３５…スライサ（判定回路）
３６…符号逆変換回路
３７…トレーニング制御回路（Ｒ）
３８…オンライン調整回路
【発明を実施するための最良の形態】
【００１５】
本発明の伝送装置は、ツイストペアケーブルに代表される平衡ケーブルや同軸ケーブルを使用した数Ｇｂｐｓ以上の超高速デジタルデータ伝送装置（ＬＡＮ）に使用することを前提として開発されたものであるが、本発明の伝送装置はこれに限らず、任意の信号の伝送装置に適用可能である。以下実施例について説明する。
【実施例１】
【００１６】
図１は、本発明の伝送装置全体の構成を示すブロック図である。この実施例は伝送ケーブル２１の両端に接続された同じ構成の全二重データ送受信装置からなっている。送信回路１０は、符号変換器１１、ＴＨＰプリコーダ１２、インパルス信号発生回路１３、ＤＡＣ（Ｄ／Ａ変換器）１５、アンプ１６、トレーニング制御回路（Ｓ）１７からなる。【００１７】
符号変換器１１は、送信データを所定ビット毎に区切り、そのビット列の値と対応して、複数の信号レベル（電圧値）の１つを出力する。図４は、符号変換器１１の動作例を示す説明図である。この例は２ビットを４値（Ａ〜Ｄ）に変換している。後述するモジュロ演算処理幅Ｗが例えばー１〜＋１であり、４値は例えばＡ＝３／４、Ｂ＝１／４、Ｃ＝−１／４、Ｄ＝−３／４であってもよい。なお、信号レベルの数は任意である。Ｗの境界レベル（例えば＋１）と端の信号値（例えば３／４）との間隔は信号間隔（＝１／２）の１／２以上あればよい。図４の右側に、符号変換器１１の出力信号をグラフ化したものを示す。【００１８】
図２は、ＴＨＰプリコーダ１２の構成を示すブロック図である。図２（ａ）は機能ブロック図である。ＴＨＰプリコーダ１２は、加算器４０、モジュロ演算器４１、ＦＩＲフィルタ４２からなる。ＦＩＲフィルタ４２にはトレーニング処理によってイコライザ回路も含めた伝送路のインパルス応答の係数が設定されている。ＦＩＲフィルタ４２はモジュロ演算回路４１の出力を入力して処理し、加算器４０へ出力する。加算器４０は入力信号からＦＩＲフィルタ４２の出力を減算して出力する。【００１９】
図５はモジュロ演算器４１の入出力特性を示すグラフである。モジュロ演算器４１は、出力信号が所定の幅Ｗ内に収まるように機能する。即ち、入力信号がＷの範囲から外れた場合には、幅Ｗを整数倍したものを減算してＷ内に納める。なお、実施例のようにＷがー１〜＋１であれば、入力信号の上位ビットを０とすることによってモジュロ演算結果が得られる。【００２０】
図２（ｂ）は、より具体的な回路構成を示す図である。加算器４５は、加算器４０の機能とＦＩＲフィルタ４２の加算器の機能を兼ねている。ＦＩＲフィルタの構成要素である遅延回路４３は信号を１信号区間（１クロック分）だけ遅延させるためのシフトレジスタであり、乗算器４４は伝送路のインパルス応答の係数（-a1〜-an）を乗算する。なお、ＦＩＲフィルタの段数は例えば１６〜６４である。ＴＨＰプリコーダ１２の出力はＤＡＣ１５によってアナログ信号に変換され、アンプ１６、ハイブリッド回路２０を介して送信される。【００２１】
トレーニング制御回路（Ｓ）１７はＴＨＰプリコーダ１２に設定するインパルス応答係数を取得するための回路である。トレーニング制御回路（Ｓ）１７は、例えば装置の電源投入時等にスイッチ１４をインパルス信号発生回路に切り替え、伝送路にインパルス信号を送出し、受信側の回路から返送されてきたインパルス応答係数データを受信して、ＴＨＰプリコーダ１２に設定する。また、信号伝送中においても、受信回路側における信号の評価結果に基づき、例えば遺伝的アルゴリズムに基づいた係数の調整を行うことも可能である。【００２２】
次に、受信回路について説明する。受信回路３０は、イコライザ回路３１、可変利得アンプ３２、ＡＤＣ（Ａ／Ｄ変換器）３３、ＴＨＰデコーダ３４、スライサ（判定回路）３５、符号逆変換回路３６トレーニング制御回路（Ｒ）３７、オンライン調整回路３８等からなる。【００２３】
図３は、イコライザ回路の構成を示すブロック図である。イコライザ回路３１は公知のＦＩＲ形式のアナログフィルタ回路である。遅延回路６０は信号を１信号区間遅延させる回路であり、同軸ケーブル等を使用した遅延線やオールパスフィルタ回路を採用可能である。可変利得アンプ６１はフィルタの係数ａに基づいて利得を制御することにより、遅延回路６０の出力信号にフィルタの係数ａを乗算する。加算器６２は入力信号から可変利得アンプ６１の出力信号を減算する。【００２４】
なお、図３の構成は特性を調整可能な構成となっているが、係数を固定（例えば１）としてもよく、この場合には可変利得アンプ６１は不要となるので、イコライザ回路の設計が容易となり、アンプからのノイズの発生もなくなる。【００２５】
図１の可変利得アンプ３２は、ＡＤＣ３３の出力信号のレベルが送信回路のＤＡＣ１５の入力信号と同じ信号レベルになるように、受信された信号を増幅する。ＡＤＣ３３は信号をＡ／Ｄ変換する。ＴＨＰデコーダ３４は、図５に示されたＴＨＰプリコーダ１２内のモジュロ演算器４１と同一の特性を有するモジュロ演算回路である。【００２６】
スライサ（判定回路）３５は多値の信号がどの領域内にあるかを判定する回路であり、図４の例であれば、入力信号レベルが−１／２未満であれば「0001」を出力し、−１／２以上０未満であれば「0011」を、０以上１／２未満であれば「0111」を、１／２以上であれば「1111」を出力する。符号逆変換器３６は、上記スライサの出力を元のビット情報（例えば２ビットの情報）に逆変換する。【００２７】
トレーニング制御回路（Ｒ）３７は、送信回路のトレーニング制御回路（Ｓ）１７と共働して、ＡＤＣ３３の出力からインパルス応答信号を取得し、送信回路１０を介して相手側の送信回路１０のトレーニング制御回路１７へ返送する。また、トレーニング信号を使用して、可変利得アンプ３２の利得を調整する。【００２８】
オンライン調整回路３８はＣＰＵを備え、例えばスライサ３５から、信号が信号配置の中心レベルからどちら側にどの程度ずれているかというような、より精細な信号評価情報を取得して、評価値が向上するように、イコライザ回路３１、可変利得アンプ３２、送信側のＴＨＰプリコーダ１２等の調整可能な係数を例えば遺伝的アルゴリズムに基づいて同時に調整する。【００２９】
図７は、第１実施例の変形例を示すブロック図である。この実施例は、第１実施例の構成にＦＩＲフィルタ７０を追加したものである。ＴＨＰ方式の場合には、受信側においてモジュロ演算を行うが、この場合に受信信号の立ち上がりがなまっていると誤り率が大きくなってしまうという課題があり、信号のピークの直前の信号レベルは出来る限り０に近い方が好ましい。【００３０】
しかし、第１実施例のＴＨＰ方式とイコライザ回路の組み合わせでは受信信号の立ち上がりのなまりは完全には除去できない場合がある。そこで、ＡＤＣ３３の後ろに立ち上がりのなまりを除去する高域通過特性のＦＩＲフィルタを追加することにより、信号波形の立ち上がりのなまりを除去することによって誤り率が減少する。なお、ＦＩＲフィルタ７０の係数もオンライン調整回路３８によって調整するようにしてもよい。【００３１】
［イコライザ回路］
次にイコライザ回路の詳細について説明する。前記したように、イコライザ回路はトランスバーサルフィルタによって実現できる。本発明者は実験の結果、イコライザ回路としてのトランスバーサルフィルタの遅延段数は１段を基本形とし、必要な特性に応じてこの１段の基本形を複数個縦続接続すればよいことを発見し、またトランスバーサルフィルタの基本形として伝達関数Ｆが下記の数式１で表されるようなフィルタを実現すればよいことを発見した。【００３２】
Ｆ＝Ｇ（１-ｋＺ＾-1）・・・数式１
但し、Ｇ＝１／（１-ｋ）あるいはこの値に比例する値である。また＾は後続する数値が指数であることを表している。実施例においてはイコライザー回路の出力信号を公知の方法で評価して、可変利得アンプによる利得調整によってイコライザ回路が調整され、この調整によってＧが最適な値に設定される。【００３３】
ｋはケーブルの長さ等によって変化する係数であり、ケーブルの長さによっては、おおよそ０．９〜０．９５の範囲で調整する必要がある。この伝達特性を実現する場合に、遅延した信号を−ｋ倍するために可変利得アンプを使用すると、ケーブル長が長いほど信号が減衰すると共にｋの値が１に近づくために、可変利得アンプには利得の精密な制御が可能であり、かつダイナミックレンジが広い低雑音のアンプが必要である。ところが、数百ＭＨｚ以上という周波数においてこのような可変利得アンプは入手あるいは製造が非常に困難であるという問題点があった。そこで、本発明者は、上記特性を実現する回路として、以下に示すような回路を発明した。【００３４】
図８は、本発明のイコライザ回路の実施例１の構成を示すブロック図である。図８の回路において、＋側信号処理回路１０１と−側信号処理回路１０２とは同一の構成を有している。従って、上側の回路１０１についてのみ説明する。上側（下側）の回路１０１にはハイブリッド回路２０の差動出力信号の＋出力信号（−出力信号）が入力される。入力信号はアンプ１１０に入力され、所定の利得で増幅される。【００３５】
アンプ１１０の出力信号（Ｉ）は加算回路１１４および遅延線路１１２に入力される。遅延線路１１２は差動信号を遅延させる遅延手段であり、所定の長さの同軸ケーブルを使用可能である。遅延線路１１２の出力（Ｄ）は他方の信号処理回路１０２の加算回路１１５に出力される。加算回路１１４は、差動信号の正側信号であるアンプ１１０の出力信号（Ｉ）と負側の遅延手段である遅延線路１１３の出力信号（Ｄ）とを入力し、それぞれ異なる割合で２つの信号を加算した複数の加算信号を出力する加算手段である。【００３６】
図９は、加算回路の構成を示す機能ブロック図および回路図である。図９（ａ）は加算回路１１４の機能を示す機能ブロック図である。アンプ１１０（１１１）の出力信号である入力信号Ｉは２つの加算器１５２、１５３にそれぞれそのまま（×１．０）入力される。一方、遅延線路１１３（１１２）の出力信号（Ｄ）は２つの乗算器（減衰器）１５０、１５１に入力され、それぞれから０．９倍および０．９５倍の信号が出力される。２つの加算器１５２、１５３はそれぞれの乗算器１５０、１５１の出力と信号Ｉとを加算して出力する。この結果、加算回路１１４の出力としては、Ａ＝（１−０．９Ｚ＾-1）およびＢ＝（１−０．９５Ｚ＾-1）の出力信号が得られる。【００３７】
図９（ｂ）は加算回路１１４の構成例を示す回路図である。本発明の加算回路１１４は図示するように複数個（３個）の抵抗の直列回路によって実現できる。そして、出力端子Ａと出力端子Ｂに接続する可変利得アンプ１１６、１１７の入力インピーダンスが十分大きいときには、３個の抵抗、抵抗１５４、抵抗１５５、抵抗１５６の抵抗値の比を例えば９５：２．５：１０２．５とすることにより、抵抗１５５の両端である２つの出力端子にはＡ＝［（１−０．９Ｚ＾-1）×ｇ1 ］およびＢ＝［（１−０．９５Ｚ＾-1）×ｇ2 ]に相当する出力信号が得られる。【００３８】
なお、抵抗値の比は上記に限定されるものではなく、イコライザ回路の調整範囲をカバーできる範囲で任意に設定可能である。また、ｇ1、ｇ2は固定係数であり、ｇ1≠ｇ2であるので、この回路の２つの出力信号のレベルは厳密には一致していないが、後段の可変利得アンプ１６、１７によってそれぞれの信号レベルが調整されるので問題はない。【００３９】
出力端子Ａと出力端子Ｂに接続する可変利得アンプ１１６、１１７の入力インピーダンスが十分大きくない場合でも、公知の設計手法により抵抗１５４：抵抗１５５：抵抗１５６の抵抗値を設計可能であり、出力端子Ａと出力端子Ｂに、Ａ＝［（１−０．９Ｚ＾-1）×ｇ1 ］およびＢ＝［（１−０．９５Ｚ＾-1）×ｇ2 ]に相当する出力信号が得られる。【００４０】
可変利得増幅手段である可変利得アンプ１１６、１１７はトレーニング制御回路（Ｒ）３７あるいはオンライン調整回路３８によって、公知の方法で例えば受信信号の誤り率が最小になるようにイコライザ特性（各可変利得アンプの相対的な利得）が調整される。例えば可変利得アンプ１１６、１１９の利得を最大とし、可変利得アンプ１１７、１１８の利得を最小（０）とすれば、フィルターの特性は（１−０．９Ｚ＾-1）となるが、可変利得アンプ１１６〜１１９の利得を全て同じ（最大）にすれば、フィルターの特性はほぼ（１−０．９２５Ｚ＾-1）となる。なお、可変利得アンプ１６、１７の内の一方は固定利得にして、他方のみを調整するようにしてもよい。出力合成手段である加算器１２０は２つの可変利得アンプ１１６、１１７の出力信号を加算、合成して出力する。【００４１】
なお、シングルエンドの信号を処理する場合には、図８の＋信号処理回路１（遅延線路１１２を除く）、アンプ１１１と遅延線路１１３のみを使用し、差動増幅器やコモンモードチョークトランス等を用いてシングルエンドの入力信号を差動信号に変換して＋入力とー入力に入力すればよい。【００４２】
図１０は、イコライザ回路の実施例１の回路例を示す回路図である。上下同一の回路であるので、上側の回路１０１についてのみ説明する。＋入力信号は直流カット用コンデンサ１６０を介してアンプ１６１に入力される。アンプ１６１としては、例えばMini-Circuits（登録商標）社のモノリシックアンプＩＣ、ERA-4を使用可能である。このＩＣは出力インピーダンスが５０Ωであり、出力端から電源を供給するものであるので、この実施例においては負荷抵抗１６２（例えば３３０Ω）だけでなく、加算回路１１４の抵抗１６７〜１７３、抵抗１６４、１６５、遅延線路１６６、−信号処理回路１０２における加算回路１１４の抵抗１６７〜１７３に相当する抵抗を介して電源が供給される。【００４３】
アンプ１６１の出力は信号分配とインピーダンスマッチング用の抵抗１６４、１６５（例えば４３Ω）を介して遅延線路１６６および加算回路１１４を構成する抵抗ネットワークに入力される。遅延線路１６６としては例えば所定長の特性インピーダンス７５Ωの同軸ケーブルを使用可能である。抵抗ネットワーク内の抵抗の内、図９（ｂ）の抵抗１５４、１５５、１５６と対応する抵抗は順に抵抗１６７、１６８、１６９である。残りの抵抗１７０〜１７３はインピーダンスマッチングあるいは電源供給のための抵抗であり、加算処理を目的とするものではない。【００４４】
抵抗ネットワークを構成する各抵抗の抵抗値の一例を以下に示す。抵抗１６７…１３８Ω、抵抗１６８…２．２Ω、抵抗１６９…１５０Ω、抵抗１７０…１５０Ω、抵抗１７１…３００Ω、抵抗１７２…３００Ω、抵抗１７３…１５０Ω。この場合には、前記したｋの値が０．９〜０．９５の範囲で調整が可能である。コンデンサ１６３、１７４、１７５、１７６、１７９、１８０は直流カット用のコンデンサであり、交流的にはコンデンサの両端を短絡したものと等価である。【００４５】
２つの可変利得アンプ１７７、１７８は外部から設定された利得で信号を増幅する。可変利得アンプ１７７としては、例えばANALOG DEVICES（登録商標）社のAD8370を使用可能である。このＩＣは利得を外部からデジタル制御可能である。また、NEC（登録商標）のμPC2712TBも使用可能である。このＩＣは電源電圧を変化させることによって利得を調整可能であるので、調整を行うためには電圧の制御が可能な電源回路が必要である。【００４６】
加算器２０を構成する３個の抵抗１８１〜１８３は２つの可変利得アンプ１７７、１７８の出力信号を加算、合成して出力する。
以上のような構成によって、現在入手あるいは製造可能な素子のみによって、非常に高い周波数まで動作可能なイコライザ回路が実現できる。また、遅延線路以外はＩＣ化が可能である。【００４７】
［イコライザ回路の実施例２］
図１２は、本発明のイコライザ回路の実施例２の回路構成を示す回路図である。実施例２は、加算回路からの出力信号数を４個とした場合の本発明のイコライザ回路の例である。実施例１の回路構成では、ケーブル長と関連する広い調整範囲をカバーするようにすると、特に前述した係数ｋが１に近い領域において等化の精度が低下してしまう。そこで、実施例２においては、ｋが１に近い領域を細かく分けてそれぞれに対応する複数の出力を設け、可変利得アンプの利得を制御することによってそれらを所望の特性に合成するようにした。【００４８】
図１２に示す回路図において、図１０に示す実施例１の回路と異なる点は加算回路１１４を構成する抵抗ネットワーク以降の構成であり、抵抗ネットワークからは４個の異なる出力信号が出力され、可変利得アンプ（205〜208）も４個設けられている。【００４９】
図１１は、実施例２における加算回路の構成例を示す回路図である。実施例２のの回路は図示するように５個の抵抗の直列回路によって実現される。これらの抵抗は図１２の抵抗１９０〜１９４に相当し、残りの抵抗１９５〜２００はインピーダンスマッチングあるいは電源供給のための抵抗であり、加算処理を目的とするものではない。【００５０】
出力端子Ｅ〜Ｈに接続する可変利得アンプの入力インピーダンスが十分大きいときには、上記した５個の抵抗の抵抗値の比、抵抗１９０：抵抗１９１：抵抗１９２：抵抗１９３：抵抗１９４を例えば９０：５：２．５：１．５：１０１とすることにより、４つの出力端子にはＥ＝［（１-０．８Ｚ＾-1）×ｇ3 ］、Ｆ＝［（１-０．９Ｚ＾-1）×ｇ4 ］、Ｇ＝［（１-０．９５Ｚ＾-1）×ｇ5 ]、Ｈ＝［（１-０．９８Ｚ＾-1）×ｇ6 ］に相当する出力信号が得られる。なお、ｇ3〜ｇ6は固定係数である。【００５１】
可変利得アンプの入力インピーダンスが十分大きくない場合でも、公知の設計手法により抵抗１９０：抵抗１９１：抵抗１９２：抵抗１９３：抵抗１９４の抵抗値を設計可能であり、４つの出力端子にはＥ＝［（１-０．８Ｚ＾-1）×ｇ3 ］、Ｆ＝［（１-０．９Ｚ＾-1）×ｇ4 ］、Ｇ＝［（１-０．９５Ｚ＾-1）×ｇ5 ]、Ｈ＝［（１-０．９８Ｚ＾-1）×ｇ6 ］に相当する出力信号が得られる。【００５２】
図１２の抵抗ネットワークを構成する各抵抗の抵抗値の一例を以下に示す。抵抗１９０…１３４Ω、抵抗１９１…２．４Ω、抵抗１９２…１Ω、抵抗１９３…０．６８Ω、抵抗１９４…１５０Ω、抵抗１９５…１５０Ω、抵抗１９６…３００Ω、抵抗１９７…３００Ω、抵抗１９８…３００Ω、抵抗１９９…３００Ω、抵抗２００…１５０Ω。【００５３】
４個の可変利得アンプ205〜208は、同時には多くとも２個のアンプのみが動作するように制御される。即ち、フィルターの特性を（１−０．９７Ｚ＾-1）程度となるようにしたい場合には、可変利得アンプ207の利得を中程度とし、可変利得アンプ208の利得を最大とし、可変利得アンプ205、206の利得を最小（０）とすればよい。以上のような構成によって、広い調整範囲に渡ってより高精度の等化が可能となる。【００５４】
［イコライザ回路の実施例３］
図１３は、イコライザ回路の実施例３の回路構成を示すブロック図である。実施例１、２においては、遅延段数が１段の調整可能なトランスバーサルフィルタを構成する例を開示したが、実施例３は遅延段数が２段以上（３段）の場合の構成例である。入力信号Ｉは遅延線路２５０、２５１、２５２でそれぞれ遅延され信号Ｄ1、Ｄ2、Ｄ3が出力される。なお、実現したいフィルターの特性に従って負の信号が必要な場合には、差動信号の＋信号と−信号の入れ替えを行う。【００５５】
加算回路２５３、２５４、２５５は３つの同じ構成のブロックからなる。各ブロックの機能としては乗算器（減衰器）２６０〜２６３によって各入力信号にそれぞれ係数ａ1〜ｄ1を乗算し、加算器２６４によって加算するものである。実際の回路としては抵抗ネットワークによって特定のケーブル長と対応する所望のフィルター特性となる信号を合成して出力する。【００５６】
３つの可変利得アンプ２５６〜２５８は、実施例１の可変利得アンプ１１６、１１７に相当するものであり、所望の出力特性となるようにそれぞれの利得が相対的に制御される。加算器２５９は全ての可変利得アンプの出力信号を加算、合成して出力する。なお、この実施例３はシングルエンド信号用であるが、差動信号用の回路は、図１３の回路を差動の構成とすることによって実現できる。このとき、可変利得アンプ２５６〜２５８は差動の構成のものを用いる。【００５７】
本発明のイコライザ回路は上記のような構成によって、可変利得アンプに利得の精密な制御や大きなダイナミックレンジが必要なくなり、数百ＭＨｚ以上という伝送帯域の信号を処理可能なイコライザ回路（トランスバーサルフィルタ）が現在入手可能な素子あるいは製造技術によって容易に実現できるという効果がある。【００５８】
また、本発明のイコライザ回路には以下のような変形例も考えられる。実施例において、図８、図１０、図１２の回路では、＋入力と−入力からの信号を用いているが、アンプ１１０と１１１の出力端にコモンモードチョークトランスを挿入することによって、＋入力側と−入力側で発生する雑音の同相成分を除去することが可能である。これにより、コライザー回路の雑音を低減することが可能である。また、実施例においてはトランスバーサルフィルタの遅延段数が１段の基本形について開示したが、イコライザー回路に必要な特性に応じてこの１段の基本形を複数回路縦続接続してもよい。【００５９】
［ハイブリッド回路］
次にハイブリッド回路２０の詳細について説明する。図１４は、ツイストペアケーブルを使用する場合の本発明のハイブリッド回路を示すブロック図である。ＬＡＮケーブルとして現在広く使用されているツイストペアケーブル３１７は特性インピーダンスが１００Ω±１０％程度である。本発明のハイブリッド回路は、ツイストペアケーブルのそれぞれの線を入力インピーダンスが５０Ωの２つのハイブリッド回路によってそれぞれ終端する。【００６０】
図１４の回路において、ケーブル３１７のそれぞれの線に接続されている上下の回路は同一の構成を有している。従って、上側の回路についてのみ説明する。上側（下側）の回路には送信信号の差動出力の＋出力信号（−出力信号）が入力される。入力信号は２つの可変利得アンプＡ３１０、Ｂ３１１に入力される。可変利得アンプＡ３１０、Ｂ３１１は公知の方法で例えば受信信号出力中の送信信号電力が最小になるように相対的な利得が調整される。なお、可変利得アンプＡ３１０、Ｂ３１１の内の一方は固定利得にして、他方のみを調整するようにしてもよい。【００６１】
可変利得アンプＡ３１０の出力（第２の送信端）はそれぞれ２つの抵抗（０．９Ｒ）３１２と抵抗（１．１Ｒ）３１３を介して差動入力アンプＡ３１６のそれぞれの入力端子（第１、２の受信端）に接続されている。また、可変利得アンプＢ３１１の出力（第１の送信端）はそれぞれ２つの抵抗（１．１Ｒ）３１５と抵抗（０．９Ｒ）３１４を介して差動入力アンプＡ３１６のそれぞれの入力端子に接続されている。差動入力アンプＡ３１６の一方の入力端子（第１の受信端）にはツイストペアケーブル３１７の一方の線が接続される。差動入力アンプＡ３１６は、２つの差動入力端子（第１、２の受信端）間の電圧差に応じた差動出力信号を受信信号として出力する。【００６２】
抵抗３１２と抵抗３１３の抵抗値の比、および抵抗３１４と抵抗３１５の抵抗値の比はそれぞれ０．９対１．１に選定されている。また、ツイストペアケーブル３１７の接続点から見た入力インピーダンスも５０Ωになるようにそれぞれの抵抗値が選定されている。【００６３】
例えば可変利得アンプＡ３１０、Ｂ３１１の出力インピーダンスを５０Ω、および差動入力アンプＡ３１６の入力端子間インピーダンスを１００Ωとした場合には、抵抗３１２、３１４を９１Ω、抵抗３１３、３１５を１１０Ωとすることによって、ケーブル接続端（第１の受信端）から見たインピーダンスがほぼ５０Ωとなる。【００６４】
伝送路と等価なインピーダンスは、平衡ケーブルの場合には特性インピーダンスの半分の値であり、同軸ケーブルの場合には特性インピーダンスと等しい。インピーダンスＺ３１８はツイストペアケーブル３１７の標準的な特性インピーダンスの半分の値と同じインピーダンス（伝送路と等価なインピーダンス）を有する回路であり、例えば抵抗とコンデンサの並列回路であってもよい。コンデンサはケーブル、コネクタ、配線などの浮游容量に起因するものである。【００６５】
ツイストペアケーブル３１７のインピーダンスがこのＺ３１８の２倍と等しい、すなわち、伝送路と等価なインピーダンスがＺ３１８と等しい場合には、２つの可変利得アンプＡ３１０、Ｂ３１１の利得を等しくすれば、受信端における送信信号は同相かつ同レベルとなりキャンセルされる。しかし、ケーブルの特性インピーダンスにはばらつきがあるので、受信端における送信信号レベルが同レベルにならない。例えばケーブル３１７の特性インピーダンスが小さい場合には、ケーブル側の第１の受信端における送信信号レベルも低下するので、可変利得アンプＢ３１１の利得をアンプＡ３１０よりも大きくすることによって、ケーブル側の第１の受信端における送信信号レベルを持ち上げてバランスを取ることができる。【００６６】
なお、抵抗３１２、３１４と抵抗３１３、３１５の不均衡の分だけそれぞれのアンプＡ３１０、Ｂ３１１の内部で発生した雑音成分が受信端においてキャンセルされずに出力されてしまうが、この雑音電力は抵抗３１３、３１５が無い場合と比べると大幅に減少している。【００６７】
また、抵抗３１２、３１４と抵抗３１３、３１５の不均衡を小さくすれば、それだけ雑音成分は減少するが、その分インピーダンスの調整範囲が狭くなる。従って、抵抗３１２、３１４と抵抗３１３、３１５の比は、現在広く使用されているＬＡＮケーブルの特性のばらつきをカバーする調整範囲を確保できる範囲内でなるべく１対１に近づける。比を０．９対１．１にすると±２０％の調整が可能である。なお、この実施例はトランスやチョークコイルを使用していないので、ＩＣ化が可能である。【００６８】
図１５は、ハイブリッド回路の実施例１の回路例を示す回路図である。上下同一の回路であるので、上側の回路についてのみ説明する。（＋）送信信号は、信号分配とインピーダンスマッチング用の抵抗３５０、３５１、３５２、直流カット用のコンデンサ３５３、３５４を介して２つの可変利得アンプＡ３１０、Ｂ３１１に入力される。更に、アンプＡ３１０、Ｂ３１１の出力は直流カット用のコンデンサ３３５５、３５６を介して２つの固定ゲインのモノリシックアンプＩＣ３５７、３５８に入力される。【００６９】
可変利得アンプＡ３１０、Ｂ３１１としては、例えばANALOG DEVICES（登録商標）社のAD8370を使用可能である。このＩＣは利得を外部からデジタル制御可能である。また、NEC（登録商標）のμPC2712TBも使用可能である。このＩＣは電源電圧を変化させることによって利得を調整可能であるので、調整を行うためには電圧の制御が可能な電源回路が必要である。【００７０】
モノリシックアンプＩＣ３５７、３５８としては、例えばMini-Circuits（登録商標）社のERA-4を使用可能である。このＩＣは出力インピーダンスが５０Ωであり、出力端から電源を供給するものであるので、この実施例においては後述するトランス３６１および抵抗３１２、３１５を介してそれぞれのＩＣ３５７、３５８に電源が供給される。【００７１】
抵抗３１２、３１４および３１３、３１５の値は、それぞれ例えば前述した値である９１Ωおよび１１０Ωである。インピーダンスＺ３１８を構成する抵抗Ｒｚ３６８およびコンデンサ６６７はツイストペアケーブルの標準的な特性インピーダンスの半分の値と等しくなるように選定される。なお、コンデンサ３５９、３６０、３６２、３６３、３６６は直流カット用のコンデンサであり、交流的にはコンデンサの両端を短絡したものと等価である。また、Ｒｚ３６８に供給されているＶcc自体は不要であるが、Ｒｚ３６８は直流カットする必要があり、基板製作上Ｖccのベタのプリント配線パターンが存在し、かつ高周波的には接地となるのでＶccに接続してある。【００７２】
トランス３６５は後述するような構造を備え、コモンモードノイズを遮断する。図１６は、本発明の実施例において使用するトランスの構造をを示す平面図および接続図である。図１６（ａ）は、ツイストペアケーブル用のトランス３６５の構成を示している。このトランスは磁性体からなるトロイダルコア３７０に２本の細い同軸ケーブル３７１、３７２を同じ向きに巻き、各同軸ケーブルの心線と外皮導体をそれぞれ巻線としたものである。このような構造のトランスをハイブリッド回路の入出力端とケーブルの間に挿入することにより、ケーブルの各線を伝送される差動信号に対してはインピーダンスマッチングが取れる一方で、電磁誘導などによる同相のコモンモードノイズに対しては遮断する効果がある。また、特性インピーダンスが既知でかつ正確な同軸ケーブルを捲き線として用いることで、線路間の特性インピーダンスを精密に設定可能である。【００７３】
入力用のアンプとしては、図１４に示すように差動入力アンプ３１６を使用してもよいが、図１５の実施例回路においては図１４の差動入力アンプＡ３１６の代わりにトランス３６１およびシングルエンドのアンプＡ３６４を用いている。図１６（ｂ）はトランス３６１の構成を示している。このトランスも前述したトランス３６５と同様にトロイダルコア３９０に細い同軸ケーブル３９１を巻いたものである。このトランス３６１もやはり差動信号（受信信号）についてはインピーダンスマッチングが取れるが、コモンモードノイズ（送信信号、アンプ内で発生した雑音）に対しては遮断する効果がある。なお、アンプＡ３６４としては前述したERA-4を使用可能である。以上のような構成によって、高い周波数まで使用可能で低雑音なツイストペアケーブル用のハイブリッド回路が実現できる。【００７４】
［ハイブリッド回路の実施例２］
図１７は、同軸ケーブルを使用する場合の本発明のハイブリッド回路の実施例２を示すブロック図である。同軸ケーブル３８０の特性インピーダンスは例えば５０Ωであり、例えば図１４に示したツイストペアケーブル用のハイブリッド回路の片方を同軸ケーブル用のハイブリッド回路として使用することができる。素子、機能、動作も前述の回路と同一である。同軸ケーブルの方がツイストペアケーブルよりも減衰が小さいので、より長距離の伝送が可能である。【００７５】
図１８は、図１７の回路の変形例を示すブロック図である。この回路においては、図１５に示した回路と同様に、差動入力アンプ３１６の代わりにトランス３６１およびシングルエンドのアンプ３６４を用いている。【００７６】
図１９は、実施例２の回路例を示す回路図である。この回路例は、入力アンプとして差動入力アンプ３１６を使用している以外は図１５に示したハイブリッド回路の実施例１の回路の一方と同じである。この実施例においては抵抗３６８および抵抗３１２、３１５を介してそれぞれのＩＣ３５７、３５８に電源が供給される。この構成はＩＣ化可能である。【００７７】
図２０は、ハイブリッド回路の実施例２の回路例の変形例を示す回路図である。この回路例は、同軸ケーブル３８０とハイブリッド回路の入出力端との間にトランス３６１を挿入した例である。トランス３６１は図１６（ｂ）に示した構成のものである。やはり、インピーダンスマッチングを取る一方、コモンモードノイズを遮断する効果がある。この実施例もトランス以外はＩＣ化可能である。【００７８】
本発明のハイブリッド回路は上記のような構成によって、それぞれの可変利得アンプ内において発生した雑音も２つの受信端にそれぞれ供給されるようにしたので、受信端においてほぼキャンセルされ、低雑音のハイブリッド回路が実現できるという効果がある。また、調整可能な受動素子などは使用せず、現在入手可能な高い周波数まで使用可能な素子のみによってハイブリッド回路を構成可能であるので、高い周波数まで使用可能なハイブリッド回路を実現できるという効果がある。更に、トランスやコイルを使用しない回路構成も可能であり、ＩＣ化が可能であるという効果もある。【００７９】
以上、ハイブリッド回路の実施例を開示したが、以下のような変形例も考えられる。実施例においては例えば図１４の構成において、４つの抵抗３１２〜３１５を用いる例を開示したが、抵抗３１３および抵抗３１５を取り除いた（電気的接続が無い）構成でも受信信号中の送信信号成分をキャンセルすることは可能である。従って、ダイナミックレンジ（Ｓ／Ｎ比）があまり大きくなくてもかまわないような用途においては、抵抗３１３および抵抗３１５を取り除いた構成でも実施可能である。【００８０】
図１４の構成において、可変利得アンプを差動回路で構成する場合は、可変利得アンプＡ３１０とＤ３２１、および可変利得アンプＢ３１１とＣ３２０をそれぞれ特性の揃った一体の回路で構成してもよい。また、図１５の構成において、可変利得アンプを差動回路で構成する場合は、可変利得アンプＡ３１０とＤ３２１、および可変利得アンプＢ３１１とＣ３２０、更には、可変利得アンプＡ３６４とＢ３２６をそれぞれ特性の揃った一体の回路で構成してもよい。【００８１】
［波形調整方式］
次に本発明に適用可能な波形調整方式ついて説明する。まず、本発明の波形調整方式においては、図１のＴＨＰプリコーダ１２の代わりに後述するＳＳエンコーダを使用する。ＳＳエンコーダにおいては、Ｙｎ＝Ｍｏｄ（Ｘｎ−Ｙn-1）の演算が行われる。ここで、Ｙｎは出力信号、Ｍｏｄはモジュロ演算、Ｘｎは入力信号、Ｙn-1は１クロック前の出力信号である。これを更に一般化すると、以下の式となる。【００８２】
Ｙｎ＝Ｍｏｄ（Ｘｎ−ａ1Ｙn-1−ａ2Ｙn-2−ａ3Ｙn-3……）
ここで、係数ａnは整数である必要がある。
なお、受信側においてはＴＨＰデコーダ３４の代わりに後述するＳＳデコーダを使用する。ＳＳデコーダ側においては以下のような処理を行う。即ち、Ｙｎ＝Ｍｏｄ（Ｘｎ＋Ｘn-1）となる。これを一般化すると、 Ｙｎ＝Ｍｏｄ（ａ0Ｘｎ−ａ1Ｘn-1−ａ2Ｘn-2−ａ3Ｘn-3……）但しａ0＝１である。【００８３】
図２１は、本発明のＳＳエンコーダの構成を示すブロック図である。なお、この波形調整方式においては、符号変換器１１は送信データを所定ビット数のビット列に区切り、そのビット列の値と対応して、複数の信号レベル（電圧値）の１つを出力する。例えば、送信データを２ビット毎に区切り、それぞれのビット列の内容に従って、２、１、０、ー１の４値の内のいずれかを出力する。【００８４】
減算手段である加算器４４０は、入力信号から遅延回路４４２の出力信号を減算する。モジュロ演算器４４１は、出力信号が所定の幅内に収まるようにモジュロ演算を行う。【００８５】
この実施例においては、モジュロ演算器４４１の入力値が−１．５〜＋２．５の範囲内であればそのまま出力されるが、入力値がこの範囲外である場合には、モジュロ演算の幅＝４の整数倍の値を入力値に加算あるいは減算することによって、信号値を−１．５〜＋２．５の範囲内に変換する。例えば入力値が３である場合には４を減算して出力値はー１となる。【００８６】
遅延回路４４２は信号を１信号区間（１クロック分）だけ遅延させるための記憶回路である。レベル変換回路４４３は、入力信号をレベル変換およびシフトする。実施例においては、出力信号＝（入力信号−１／２）×１／２となる演算を行う。この結果、レベル変換回路４３から、３／４、１／４、ー１／４、−３／４の４値のいずれかが出力される。【００８７】
図２２はＴＨＰデコーダ３４の代わりに使用するＳＳデコーダの構成を示すブロック図である。ＳＳデコーダは、レベル逆変換回路４５０、遅延回路４５１、加算器４５２、モジュロ演算器４５３からなる。レベル逆変換回路４５０はＳＳエンコーダ内のレベル変換回路４４３の変換機能の逆変換を行う回路である。実施例においては、出力信号＝（入力信号×２）＋１／２となる演算を行う。この結果、３／４、１／４、ー１／４、−３／４の４値のいずれかが入力されると、レベル変換回路４４３から、２、１、０、−１の４値のいずれかが出力される。【００８８】
遅延回路４５１はレベル逆変換回路４５０の出力信号を１信号区間（１クロック分）だけ遅延させるための記憶回路である。加算器４５２は、レベル逆変換回路４５０の出力信号と遅延回路４５１の出力信号を加算する。モジュロ演算器４５３はＳＳエンコーダのモジュロ演算器４４１と同一の構成のものである。モジュロ演算器４５３からは、理想的には２、１、０、−１の４値のいずれかが出力される。【００８９】
スライサ（判定回路）３５は、多値の信号がどの領域内にあるかを判定する回路であり、例えば入力信号レベルが−１／２未満であれば「0001」を出力し、−１／２以上１／２未満であれば「0011」を、１／２以上３／２未満であれば「0111」を、３／２以上であれば「1111」を出力する。符号逆変換器３６は、上記スライサの出力を元のビット情報（例えば２ビットの情報）に逆変換する。【００９０】
図２３は、第２実施例であるＳＳＴＨＰエンコーダの構成を示すブロック図である。実施例２は第１実施例の波形調整方式とＴＨＰ方式とを組み合わせたものである。ＳＳＴＨＰエンコーダは、２つのブロックからなり、前段の部分の構成は第１実施例のＳＳエンコーダ４１２と同一である。後段のＴＨＰプリコーダ部分４８０は、機能的に、加算器、モジュロ演算器、ＦＩＲフィルタから構成されるが、図２３の構成では、加算器４８１がＦＩＲフィルタ内の加算器も兼ねている。【００９１】
加算器４８１は、入力信号からＦＩＲフィルタの出力を減算して出力する。モジュロ演算器Ｂ４８２は、出力信号が所定の幅Ｗ内に収まるように機能するものであり、入力信号がＷの範囲から外れた場合には、幅Ｗを整数倍したものを減算してＷ内に納めるものであるが、前述したモジュロ演算器４４１とは特性が異なり、例えばＷはー１〜＋１の範囲である。従って、入力信号の上位ビットを０とすることによってモジュロ演算結果が得られる。【００９２】
ＦＩＲフィルタの構成要素である遅延回路４８３は信号を１信号区間（１クロック分）だけ遅延させるためのシフトレジスタであり、乗算器４８４はトレーニング処理によって得られた伝送路のインパルス応答の係数（-a1〜-an）を乗算する。なお、ＦＩＲフィルタの段数は例えば１６〜６４である。ＳＳＴＨＰエンコーダの出力はＤＡＣ１５によってアナログ信号に変換され、増幅されてハイブリッド回路２０を介して送信される。【００９３】
ＳＳＴＨＰデコーダは、図２２に示したＳＳデコーダと同一の構成を有する。通常のＴＨＰ方式の場合にはＴＨＰ用のモジュロ演算器が受信側に必要であるが、ＳＳデコーダ内にはモジュロ演算器４５３があり、これがＴＨＰ用のモジュロ演算器を兼ねている。【００９４】
従来のプリエンファシス方式においては、送信端における高域成分のレベルが大きくなるので、複数のツイストペアケーブルを収納したＬＡＮケーブル等を使用した場合にはクロストークが大きくなってしまうという問題点があった。本発明の波形調整方式は信号の高周波成分に対する感度を抑制することができ、クロストークの影響を減少させることができるので、ＳＮＲが向上するという効果がある。特に、ＴＨＰプリコーダ手段を用いた場合、送信側の信号スペクトルは平坦に保たれると同時に、受信部の高周波域の実効的な感度を抑制することができるため、クロストークの影響が減少し、ＳＮＲが大きく向上するという効果がある。【００９５】
また、本発明の波形調整方式においては以下のような変形例も考えられる。直流ドリフト成分は、伝送する多値の信号電圧の数シンボルから数１０シンボルの移動平均値に応じて発生する。この直流ドリフト成分を解消することにより、伝送の品質を向上することが可能である。以下に、この直流ドリフト成分の悪影響を解消する方法を開示する。【００９６】
符号変換器１１において、伝送する信号を作成する際、シンボルマッピングと呼ばれるデータのビットと信号点（信号レベル）の対応関係があらかじめ規定されるが、多くの場合、ビットの割当てのない余剰の信号点が存在する。このビットの割当てのない余剰の信号点を用いて、直流ドリフト成分を低減することが可能である。すなわち、伝送信号電圧の移動平均値が０に近くなるように該余剰の信号点のビットを設定すればよい。このビット設定の処理はデジタル回路においてきわめて簡単に実現できる。【００９７】
このように、符号変換器１１における余剰の信号点のビットを、伝送信号電圧の移動平均値が０に近くなるように設定することで、直流ドリフト成分の影響を回避でき、通信品質を向上することが可能である。さらには、伝送信号の直流成分そのものが低減していることから、受信点での信号振幅の最大値が減少し、伝送路の低周波特性要求も緩和され、受信側に必要なダイナミックレンジが少なくてすむことから、ＡＤ変換器のビット数を減らすことが可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【国際調査報告】
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