【事件の表示】
　特願２０１１−５３０３４１「ディスクリートメモリデバイスをシステムに接続するためのブリッジデバイスを有する複合メモリ」拒絶査定不服審判事件〔平成２２年　４月２２日国際公開，ＷＯ２０１０／０４３０３２，平成２４年　３月　１日国内公表，特表２０１２−５０５４４８〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１．手続の経緯
　本願は，２００９年１０月１４日（パリ条約による優先権主張外国庁受理２００８年１０月１４日，２００８年１１月４日，２００９年３月１１日　アメリカ合衆国）を国際出願日とする出願であって，
　平成２３年４月２７日付けで特許法第１８４条の４第１項の規定による明細書，請求の範囲，及び，図面（図面の中の説明に限る）の日本語による翻訳文が提出され，平成２４年９月１１日付けで審査請求がなされると共に手続補正がなされ，平成２５年１２月２６日付けで審査官により拒絶理由が通知され，これに対して平成２６年４月１５日付けで意見書が提出されると共に手続補正がなされ，平成２６年６月３日付けで審査官により最後の拒絶理由が通知され，これに対して平成２６年１０月９日付けで意見書が提出されると共に手続補正がなされたが，平成２６年１０月２９日付けで審査官により平成２６年１０月９日付けの手続補正が却下されると共に拒絶査定がなされ，これに対して平成２７年３月１０日付けで審判請求がなされると共に手続補正がなされ，平成２７年４月３日付けで審査官により特許法第１６４条第３項の規定に基づく報告がなされ，平成２７年４月２０日付けで上申書の提出があったものである。
　
第２．平成２７年３月１０日付けの手続補正の却下の決定
　
　［補正却下の決定の結論］
　
　平成２７年３月１０日付け手続補正を却下する。
　
　［理由］
　
１．補正の内容
　平成２７年３月１０日付けの手続補正（以下，「本件手続補正」という）により，平成２６年４月１５日付けの手続補正により補正された特許請求の範囲，
「　【請求項１】
　第1のフォーマットを有するローカルメモリ制御信号に応答してメモリオペレーションを実行するための少なくとも1つのディスクリートメモリデバイスと，
　第2のフォーマットを有するグローバルメモリ制御信号を受信し，前記グローバルメモリ制御信号を前記ローカルメモリ制御信号に変換するためのブリッジデバイスとを
備え，
　前記変換されたローカルメモリ制御信号は，演算コードを含む，複合メモリデバイス。
　　【請求項２】
　前記ブリッジデバイスは，
　前記少なくとも1つのディスクリートメモリデバイスに接続されたローカル入力/出力ポートと，
　前記グローバルメモリ制御信号を受信するためのグローバル入力ポートと，
　前記少なくとも1つのディスクリートメモリデバイスからの前記グローバルメモリ制御信号および読み出しデータのうちの一方を供給するためのグローバル出力ポートとを備える請求項1に記載の複合メモリデバイス。
　　【請求項３】
　前記少なくとも1つのディスクリートメモリデバイスおよび前記ブリッジデバイスは，1つのパッケージ内に封入される請求項2に記載の複合メモリデバイス。
　　【請求項４】
　前記少なくとも1つのディスクリートメモリデバイスは，パッケージ化されたメモリデバイスであり，前記ブリッジデバイスは，パッケージ化されたブリッジデバイスである請求項2に記載の複合メモリデバイス。
　　【請求項５】
　前記パッケージ化されたメモリデバイスおよび前記パッケージ化されたブリッジデバイスは，プリント基板上に実装される請求項4に記載の複合メモリデバイス。
　　【請求項６】
　前記グローバルメモリ制御信号は，グローバルコマンドで受信され，前記グローバルコマンドはアドレスヘッダをさらに備える請求項1に記載の複合メモリデバイス。
　　【請求項７】
　前記アドレスヘッダは，選択された複合メモリデバイスに対応するグローバルデバイスアドレスと，前記選択された複合メモリデバイス内の前記少なくとも1つのディスクリートメモリデバイスの選択されたディスクリートメモリデバイスに対応するローカルデバイスアドレスとを含む請求項6に記載の複合メモリデバイス。
　　【請求項８】
　前記第1のフォーマットは，シリアルデータインターフェイスフォーマットを含み，前記第2のフォーマットは，アシンクロナスフラッシュメモリフォーマットを含む請求項1に記載の複合メモリデバイス。
　　【請求項９】
　メモリオペレーションに対応するグローバルコマンドを供給するためのメモリコントローラと，
　nおよびmを0より大きい整数値として，リング型トポロジー構成で互いに直列に接続され，また前記メモリコントローラと直列に接続されたn個の複合メモリデバイスであって，前記n個の複合メモリデバイスのそれぞれはm個のディスクリートメモリデバイスと1つのブリッジデバイスとを有し，前記n個の複合メモリデバイスのうちの選択された複合メモリデバイスの前記ブリッジデバイスは前記グローバルコマンドを受け取って，前記メモリオペレーションに対応するローカルメモリ制御信号を前記m個のディスクリートメモリデバイスのうちの選択されたディスクリートメモリデバイスに供給する，n個の複合メモリデバイスとを備え，
　前記ローカルメモリ制御信号は，演算コードを含む，メモリシステム。
　　【請求項１０】
　前記n個の複合メモリデバイスのそれぞれは，SIP(system in package)である請求項9に記載のメモリシステム。
　　【請求項１１】
　前記n個の複合メモリデバイスのそれぞれは，プリント基板(PCB)であり，前記m個のディスクリートメモリデバイスおよび前記ブリッジデバイスは，前記PCB内の導電トラックに接続されたパッケージリード線を有するパッケージ化されたデバイスである請求項9に記載のメモリシステム。
　　【請求項１２】
　第1のフォーマットを有するローカルメモリ制御信号に応答してメモリオペレーションを実行するための少なくとも1つのディスクリートメモリデバイスと，
　第2のフォーマットを有するグローバルメモリ制御信号を受信し，前記グローバルメモリ制御信号を前記ローカルメモリ制御信号に変換するためのブリッジデバイスであって，前記ブリッジデバイスおよび前記少なくとも1つのディスクリートメモリデバイスは互いに関して積み重ねられる形で位置決めされる，ブリッジデバイスとを備え，
　前記変換されたローカルメモリ制御信号は，演算コードを含む，複合メモリデバイスパッケージ。
　　【請求項１３】
　前記ブリッジデバイスは，前記少なくとも1つのディスクリートメモリデバイスの上に積み重ねられる請求項12に記載の複合メモリデバイスパッケージ。
　　【請求項１４】
　前記複合メモリデバイスパッケージは，複数のディスクリートメモリデバイスを備え，前記複数のディスクリートメモリデバイスのそれぞれは千鳥足ステップパターンで互いの上に積み重ねられて，前記複数のディスクリートメモリデバイスのそれぞれのボンドパッドを露出する請求項12に記載の複合メモリデバイスパッケージ。
　　【請求項１５】
　前記複数のディスクリートメモリデバイスのそれぞれは，前記複合メモリデバイスパッケージの基板に関して上の方を向いている各ボンドパッドを有する請求項14に記載の複合メモリデバイスパッケージ。
　　【請求項１６】
　前記ブリッジデバイスは，
　前記複数のディスクリートメモリデバイスのそれぞれに接続されたローカル入力/出力ポートを有するメモリデバイスインターフェイスと，
　ブリッジデバイス入力/出力インターフェイスであって，
　　前記グローバルメモリ制御信号を受信するためのグローバル入力ポートと，
　　前記複数のディスクリートメモリデバイスのうちの前記少なくとも1つからの前記グローバルメモリ制御信号および読み出しデータのうちの一方を供給するためのグローバル出力ポートとを有する
　ブリッジデバイス入力/出力インターフェイスとを備える請求項15に記載の複合メモリデバイスパッケージ。
　　【請求項１７】
　前記第1のフォーマットは，シリアルデータインターフェイスフォーマットを含み，前記第2のフォーマットは，アシンクロナスフラッシュメモリフォーマットを含む請求項12に記載の複合メモリデバイスパッケージ。
　　【請求項１８】
　前記第1のフォーマットは，ONFi規格インターフェイスフォーマットを含み，前記第2のフォーマットは，アシンクロナスフラッシュメモリフォーマットを含む請求項12に記載の複合メモリデバイスパッケージ。
　　【請求項１９】
　前記複数のディスクリートメモリデバイスは，アシンクロナスNANDフラッシュメモリデバイスである請求項14に記載の複合メモリデバイスパッケージ。
　　【請求項２０】
　第1のフォーマットを有するローカルメモリ制御信号に応答してメモリオペレーションを実行するための，メモリデバイスのリード線がプリント基板の導電トラックに接合されている少なくとも1つのパッケージ化されたディスクリートメモリデバイスと，
　第2のフォーマットを有するグローバルメモリ制御信号を受信し，前記グローバルメモリ制御信号を前記ローカルメモリ制御信号に変換するための，ブリッジデバイスのリード線が前記プリント基板の前記導電トラックに接合されているパッケージ化されたブリッジデバイスとを備え，
　前記変換されたローカルメモリ制御信号は，演算コードを含む，メモリモジュール。
　　【請求項２１】
　前記パッケージ化されたブリッジデバイスは，
　前記少なくとも1つのパッケージ化されたディスクリートメモリデバイスに接続されたローカル入力/出力ポートを有するメモリデバイスインターフェイスと，
　　前記グローバルメモリ制御信号を受信するためのグローバル入力ポート，および
　　前記少なくとも1つのディスクリートメモリデバイスからの前記グローバルメモリ制御信号および読み出しデータのうちの一方を供給するためのグローバル出力ポートを有するブリッジデバイス入力/出力インターフェイスとを備える請求項20に記載のメモリモジュール。
　　【請求項２２】
　前記グローバルメモリ制御信号は，グローバルコマンドで受信され，前記グローバルコマンドはアドレスヘッダをさらに備える請求項20に記載のメモリモジュール。
　　【請求項２３】
　前記アドレスヘッダは，選択された複合メモリデバイスに対応するグローバルデバイスアドレスと，前記選択された複合メモリデバイス内の前記少なくとも1つのパッケージ化されたディスクリートメモリデバイスのうちの選択されたディスクリートメモリデバイスに対応するローカルデバイスアドレスを含む請求項22に記載のメモリモジュール。
　　【請求項２４】
　同じタイプのメモリデバイスである複数のパッケージ化されたディスクリートメモリデバイスを備える請求項20に記載のメモリモジュール。
　　【請求項２５】
　前記メモリモジュールは，別々のタイプのメモリデバイスである複数のパッケージ化されたディスクリートメモリデバイスを備える請求項20に記載の複合メモリデバイスパッケージ。
　　【請求項２６】
　前記メモリモジュールは，アシンクロナスNANDフラッシュメモリデバイスである複数のパッケージ化されたディスクリートメモリデバイスを備える請求項20に記載の複合メモリデバイスパッケージ。
　　【請求項２７】
　グローバルフォーマットを有するグローバル信号に応答してディスクリートメモリデバイスにアクセスするためのブリッジデバイスであって，
　前記グローバルフォーマットを有する前記グローバル信号を当該ブリッジデバイスとの間でやり取りするブリッジデバイス入力/出力インターフェイスと，
　ローカルフォーマットを有するローカル信号を当該ブリッジデバイスと前記ディスクリートメモリデバイスとの間でやり取りするブリッジデバイス-メモリデバイス間インターフェイスであり，前記ローカル信号は前記グローバル信号に機能に関して対応し，前記グローバルフォーマットと異なるローカルフォーマットを有する，ブリッジデバイス-メモリデバイス間インターフェイスとを備え，
　前記ローカル信号は，演算コードを含む，ブリッジデバイス。
　　【請求項２８】
　メモリオペレーションに対応するグローバルコマンドを供給するためのメモリコントローラと，
　nおよびmを0より大きい整数値として，互いに並列に接続され，また前記メモリコントローラと並列に接続されたn個の複合メモリデバイスであって，前記n個の複合メモリデバイスのそれぞれはm個のディスクリートメモリデバイスと1つのブリッジデバイスとを有し，前記n個の複合メモリデバイスのうちの選択された複合メモリデバイスの前記ブリッジデバイスは，前記グローバルコマンドを受け取って，前記メモリオペレーションに対応するローカルメモリ制御信号を前記m個のディスクリートメモリデバイスのうちの選択されたディスクリートメモリデバイスに供給する，n個の複合メモリデバイスとを備え，
　前記ローカルメモリ制御信号は，演算コードを含む，メモリシステム。
　　【請求項２９】
　前記n個の複合メモリデバイスのそれぞれは，クロック信号を受信するための1つのクロックポートと，コマンドおよび書き込みデータを受け取り，読み出しデータを供給するための複数のデータ入力/出力ポートとを有する請求項28に記載のメモリシステム。
　　【請求項３０】
　グローバルフォーマットを有する第１の信号に応答してディスクリートメモリデバイスにアクセスするためのブリッジデバイスであって，
　前記グローバルフォーマットを有する前記第１の信号を当該ブリッジデバイスとの間でやり取りするブリッジデバイス入力/出力インターフェイスと，
　ローカルフォーマットを有する第２の信号を当該ブリッジデバイスと前記ディスクリートメモリデバイスとの間でやり取りするブリッジデバイス-メモリデバイス間インターフェイスであり，前記第２の信号は前記第１の信号に機能に関して対応し，前記グローバルフォーマットと異なるローカルフォーマットを有する，ブリッジデバイス-メモリデバイス間インターフェイスとを備え，
　前記第２の信号は，演算コードを含む，ブリッジデバイス。
　　【請求項３１】
　メモリオペレーションに対応するグローバルコマンドを供給するためのメモリコントローラと，
　nおよびmを0より大きい整数値として，　互いに並列に接続され，また前記メモリコントローラと並列に接続されたn個の複合メモリデバイスであって，　前記n個の複合メモリデバイスのそれぞれはm個のディスクリートメモリデバイスと1つのブリッジデバイスとを有し，前記n個の複合メモリデバイスのうちの選択された複合メモリデバイスの前記ブリッジデバイスは前記グローバルコマンドを受け取って，前記メモリオペレーションに対応するローカルメモリ制御信号を前記m個のディスクリートメモリデバイスのうちの選択されたディスクリートメモリデバイスに供給する，n個の複合メモリデバイスとを備え，
　前記ローカルメモリ制御信号は，演算コードを含む，メモリシステム。」（以下，上記引用の請求項各項を，「補正前の請求項」という）は，
「【請求項１】
　第1のフォーマットを有するローカルメモリ制御信号に応答してメモリオペレーションを実行するための少なくとも1つのディスクリートメモリデバイスと，
　第2のフォーマットを有するグローバルメモリ制御信号を受信し，前記グローバルメモリ制御信号を前記ローカルメモリ制御信号に変換するためのブリッジデバイスとを備え，
　前記変換されたローカルメモリ制御信号は，演算コードを含み，
　前記ブリッジデバイスは，前記グローバルメモリ制御信号および読み出しデータのうちの一方を選択的に供給するためのグローバル出力ポートを有する，ことを特徴とするむ，複合メモリデバイス。
　　【請求項２】
　前記ブリッジデバイスは，
　前記少なくとも1つのディスクリートメモリデバイスに接続されたローカル入力/出力ポートと，
　前記グローバルメモリ制御信号を受信するためのグローバル入力ポートと，を備える請求項1に記載の複合メモリデバイス。
　　【請求項３】
　前記少なくとも1つのディスクリートメモリデバイスおよび前記ブリッジデバイスは，1つのパッケージ内に封入される請求項2に記載の複合メモリデバイス。
　　【請求項４】
　前記少なくとも1つのディスクリートメモリデバイスは，パッケージ化されたメモリデバイスであり，前記ブリッジデバイスは，パッケージ化されたブリッジデバイスである請求項2に記載の複合メモリデバイス。
　　【請求項５】
　前記パッケージ化されたメモリデバイスおよび前記パッケージ化されたブリッジデバイスは，プリント基板上に実装される請求項4に記載の複合メモリデバイス。
　　【請求項６】
　前記グローバルメモリ制御信号は，グローバルコマンドで受信され，前記グローバルコマンドはアドレスヘッダをさらに備える請求項1に記載の複合メモリデバイス。
　　【請求項７】
　前記アドレスヘッダは，選択された複合メモリデバイスに対応するグローバルデバイスアドレスと，前記選択された複合メモリデバイス内の前記少なくとも1つのディスクリートメモリデバイスの選択されたディスクリートメモリデバイスに対応するローカルデバイスアドレスとを含む請求項6に記載の複合メモリデバイス。
　　【請求項８】
　前記第1のフォーマットは，シリアルデータインターフェイスフォーマットを含み，前記第2のフォーマットは，アシンクロナスフラッシュメモリフォーマットを含む請求項1に記載の複合メモリデバイス。
　　【請求項９】
　メモリオペレーションに対応するグローバルコマンドを供給するためのメモリコントローラと，
　nおよびmを0より大きい整数値として，リング型トポロジー構成で互いに直列に接続され，また前記メモリコントローラと直列に接続されたn個の複合メモリデバイスであって，前記n個の複合メモリデバイスのそれぞれはm個のディスクリートメモリデバイスと1つのブリッジデバイスとを有し，前記n個の複合メモリデバイスのうちの選択された複合メモリデバイスの前記ブリッジデバイスは前記グローバルコマンドを受け取って，前記メモリオペレーションに対応するローカルメモリ制御信号を前記m個のディスクリートメモリデバイスのうちの選択されたディスクリートメモリデバイスに供給する，n個の複合メモリデバイスとを備え，
　前記ローカルメモリ制御信号は，演算コードを含み，
　前記ブリッジデバイスは，前記グローバルメモリ制御信号および読み出しデータのうちの一方を選択的に供給するためのグローバル出力ポートを有する，メモリシステム。
　　【請求項１０】
　前記n個の複合メモリデバイスのそれぞれは，SIP(system in package)である請求項9に記載のメモリシステム。
　　【請求項１１】
　前記n個の複合メモリデバイスのそれぞれは，プリント基板(PCB)であり，前記m個のディスクリートメモリデバイスおよび前記ブリッジデバイスは，前記PCB内の導電トラックに接続されたパッケージリード線を有するパッケージ化されたデバイスである請求項9に記載のメモリシステム。
　　【請求項１２】
　第1のフォーマットを有するローカルメモリ制御信号に応答してメモリオペレーションを実行するための少なくとも1つのディスクリートメモリデバイスと，
　第2のフォーマットを有するグローバルメモリ制御信号を受信し，前記グローバルメモリ制御信号を前記ローカルメモリ制御信号に変換するためのブリッジデバイスであって，前記ブリッジデバイスおよび前記少なくとも1つのディスクリートメモリデバイスは互いに関して積み重ねられる形で位置決めされる，ブリッジデバイスとを備え，
　前記変換されたローカルメモリ制御信号は，演算コードを含み，
　前記ブリッジデバイスは，前記グローバルメモリ制御信号および読み出しデータのうちの一方を選択的に供給するためのグローバル出力ポートを有する，複合メモリデバイスパッケージ。
　　【請求項１３】
　前記ブリッジデバイスは，前記少なくとも1つのディスクリートメモリデバイスの上に積み重ねられる請求項12に記載の複合メモリデバイスパッケージ。
　　【請求項１４】
　前記複合メモリデバイスパッケージは，複数のディスクリートメモリデバイスを備え，前記複数のディスクリートメモリデバイスのそれぞれは千鳥足ステップパターンで互いの上に積み重ねられて，前記複数のディスクリートメモリデバイスのそれぞれのボンドパッドを露出する請求項12に記載の複合メモリデバイスパッケージ。
　　【請求項１５】
　前記複数のディスクリートメモリデバイスのそれぞれは，前記複合メモリデバイスパッケージの基板に関して上の方を向いている各ボンドパッドを有する請求項14に記載の複合メモリデバイスパッケージ。
　　【請求項１６】
　前記ブリッジデバイスは，
　前記複数のディスクリートメモリデバイスのそれぞれに接続されたローカル入力/出力ポートを有するメモリデバイスインターフェイスと，
　ブリッジデバイス入力/出力インターフェイスであって，
　　前記グローバルメモリ制御信号を受信するためのグローバル入力ポートと，を有するブリッジデバイス入力/出力インターフェイスとを備える請求項15に記載の複合メモリデバイスパッケージ。
　　【請求項１７】
　前記第1のフォーマットは，シリアルデータインターフェイスフォーマットを含み，前記第2のフォーマットは，アシンクロナスフラッシュメモリフォーマットを含む請求項12に記載の複合メモリデバイスパッケージ。
　　【請求項１８】
　前記第1のフォーマットは，ONFi規格インターフェイスフォーマットを含み，前記第2のフォーマットは，アシンクロナスフラッシュメモリフォーマットを含む請求項12に記載の複合メモリデバイスパッケージ。
　　【請求項１９】
　前記複数のディスクリートメモリデバイスは，アシンクロナスNANDフラッシュメモリデバイスである請求項14に記載の複合メモリデバイスパッケージ。
　　【請求項２０】
　第1のフォーマットを有するローカルメモリ制御信号に応答してメモリオペレーションを実行するための，メモリデバイスのリード線がプリント基板の導電トラックに接合されている少なくとも1つのパッケージ化されたディスクリートメモリデバイスと，
　第2のフォーマットを有するグローバルメモリ制御信号を受信し，前記グローバルメモリ制御信号を前記ローカルメモリ制御信号に変換するための，ブリッジデバイスのリード線が前記プリント基板の前記導電トラックに接合されているパッケージ化されたブリッジデバイスとを備え，
　前記変換されたローカルメモリ制御信号は，演算コードを含み，
　前記ブリッジデバイスは，前記グローバルメモリ制御信号および読み出しデータのうちの一方を選択的に供給するためのグローバル出力ポートを有する，メモリモジュール。
　　【請求項２１】
　前記パッケージ化されたブリッジデバイスは，
　前記少なくとも1つのパッケージ化されたディスクリートメモリデバイスに接続されたローカル入力/出力ポートを有するメモリデバイスインターフェイスと，
　　前記グローバルメモリ制御信号を受信するためのグローバル入力ポートと，
を有するブリッジデバイス入力/出力インターフェイスとを備える請求項20に記載のメモリモジュール。
　　【請求項２２】
　前記グローバルメモリ制御信号は，グローバルコマンドで受信され，前記グローバルコマンドはアドレスヘッダをさらに備える請求項20に記載のメモリモジュール。
　　【請求項２３】
　前記アドレスヘッダは，選択された複合メモリデバイスに対応するグローバルデバイスアドレスと，前記選択された複合メモリデバイス内の前記少なくとも1つのパッケージ化されたディスクリートメモリデバイスのうちの選択されたディスクリートメモリデバイスに対応するローカルデバイスアドレスを含む請求項22に記載のメモリモジュール。
　　【請求項２４】
　同じタイプのメモリデバイスである複数のパッケージ化されたディスクリートメモリデバイスを備える請求項20に記載のメモリモジュール。
　　【請求項２５】
　前記メモリモジュールは，別々のタイプのメモリデバイスである複数のパッケージ化されたディスクリートメモリデバイスを備える請求項20に記載の複合メモリデバイスパッケージ。
　　【請求項２６】
　前記メモリモジュールは，アシンクロナスNANDフラッシュメモリデバイスである複数のパッケージ化されたディスクリートメモリデバイスを備える請求項20に記載の複合メモリデバイスパッケージ。
　　【請求項２７】
　グローバルフォーマットを有するグローバル信号に応答してディスクリートメモリデバイスにアクセスするためのブリッジデバイスであって，
　前記グローバルフォーマットを有する前記グローバル信号を当該ブリッジデバイスとの間でやり取りするブリッジデバイス入力/出力インターフェイスと，
　ローカルフォーマットを有するローカル信号を当該ブリッジデバイスと前記ディスクリートメモリデバイスとの間でやり取りするブリッジデバイス-メモリデバイス間インターフェイスであり，前記ローカル信号は前記グローバル信号に機能に関して対応し，前記グローバルフォーマットと異なるローカルフォーマットを有する，ブリッジデバイス-メモリデバイス間インターフェイスとを備え，
　前記ローカル信号は，演算コードを含み，
　前記ブリッジデバイスは，前記グローバルメモリ制御信号および読み出しデータのうちの一方を選択的に供給するためのグローバル出力ポートを有する，ブリッジデバイス。
　　【請求項２８】
　メモリオペレーションに対応するグローバルコマンドを供給するためのメモリコントローラと，
　nおよびmを0より大きい整数値として，互いに並列に接続され，また前記メモリコントローラと並列に接続されたn個の複合メモリデバイスであって，前記n個の複合メモリデバイスのそれぞれはm個のディスクリートメモリデバイスと1つのブリッジデバイスとを有し，前記n個の複合メモリデバイスのうちの選択された複合メモリデバイスの前記ブリッジデバイスは，前記グローバルコマンドを受け取って，前記メモリオペレーションに対応するローカルメモリ制御信号を前記m個のディスクリートメモリデバイスのうちの選択されたディスクリートメモリデバイスに供給する，n個の複合メモリデバイスとを備え，
　前記ローカルメモリ制御信号は，演算コードを含み，
　前記ブリッジデバイスは，前記グローバルメモリ制御信号および読み出しデータのうちの一方を選択的に供給するためのグローバル出力ポートを有する，メモリシステム。
　　【請求項２９】
　前記n個の複合メモリデバイスのそれぞれは，クロック信号を受信するための1つのクロックポートと，コマンドおよび書き込みデータを受け取り，読み出しデータを供給するための複数のデータ入力/出力ポートとを有する請求項28に記載のメモリシステム。
　　【請求項３０】
　グローバルフォーマットを有する第１の信号に応答してディスクリートメモリデバイスにアクセスするためのブリッジデバイスであって，
　前記グローバルフォーマットを有する前記第１の信号を当該ブリッジデバイスとの間でやり取りするブリッジデバイス入力/出力インターフェイスと，
　ローカルフォーマットを有する第２の信号を当該ブリッジデバイスと前記ディスクリートメモリデバイスとの間でやり取りするブリッジデバイス-メモリデバイス間インターフェイスであり，前記第２の信号は前記第１の信号に機能に関して対応し，前記グローバルフォーマットと異なるローカルフォーマットを有する，ブリッジデバイス-メモリデバイス間インターフェイスとを備え，
　前記第２の信号は，演算コードを含み，
　前記ブリッジデバイスは，前記グローバルメモリ制御信号および読み出しデータのうちの一方を選択的に供給するためのグローバル出力ポートを有する，ブリッジデバイス。
　　【請求項３１】
　メモリオペレーションに対応するグローバルコマンドを供給するためのメモリコントローラと，
　nおよびmを0より大きい整数値として，互いに並列に接続され，また前記メモリコントローラと並列に接続されたn個の複合メモリデバイスであって，前記n個の複合メモリデバイスのそれぞれはm個のディスクリートメモリデバイスと1つのブリッジデバイスとを有し，前記n個の複合メモリデバイスのうちの選択された複合メモリデバイスの前記ブリッジデバイスは前記グローバルコマンドを受け取って，前記メモリオペレーションに対応するローカルメモリ制御信号を前記m個のディスクリートメモリデバイスのうちの選択されたディスクリートメモリデバイスに供給する，n個の複合メモリデバイスとを備え，
　前記ローカルメモリ制御信号は，演算コードを含み，
　前記ブリッジデバイスは，前記グローバルメモリ制御信号および読み出しデータのうちの一方を選択的に供給するためのグローバル出力ポートを有する，メモリシステム。」（以下，上記引用の請求項各項を，「補正後の請求項」という）に補正された。
　
２．補正の適否
　本件手続補正は，補正前の請求項１，請求項９，請求項１２，請求項２０，請求項２７，請求項２８，請求項３０，及び，請求項３１に対して，「前記ブリッジデバイスは，前記グローバルメモリ制御信号および読み出しデータのうちの一方を選択的に供給するためのグローバル出力ポートを有する」旨を追加し，補正前の請求項２，請求項１６，及び，請求項２１において重複する当該内容を削除するものであるから，平成２３年４月２７日付けで提出された明細書，請求の範囲，の日本語による翻訳文及び，国際出願の願書に添付された図面（以下，これを「当初明細書等」という）に記載した事項の範囲内でなされたものである。
　本件手続補正は，特許法第１８４条の１２第２項により読み替える同法第１７条の２第３項の規定を満たすものである。
　そして，上記指摘の補正事項は，補正前の請求項１，請求項９，請求項１２，請求項２０，請求項２７，請求項２８，請求項３０，及び，請求項３１に係る発明における構成要件を限定的に減縮することを目的としたものであることは明らかであるから，特許法第１８４条の１２第２項により読み替える同法第１７条の２第５項の規定を満たすものである。
　そこで，本件手続補正が，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定を満たすものであるか否か，即ち，補正後の請求項に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か，以下に検討する。
　
（１）補正後の請求項１に係る発明
　補正後の請求項１に係る発明（以下，これを「本件補正発明」という）は，上記「１．補正の内容」において，補正後の請求項１として引用した，次のとおりものである。
　
「第1のフォーマットを有するローカルメモリ制御信号に応答してメモリオペレーションを実行するための少なくとも1つのディスクリートメモリデバイスと，
　第2のフォーマットを有するグローバルメモリ制御信号を受信し，前記グローバルメモリ制御信号を前記ローカルメモリ制御信号に変換するためのブリッジデバイスとを備え，
　前記変換されたローカルメモリ制御信号は，演算コードを含み，
　前記ブリッジデバイスは，前記グローバルメモリ制御信号および読み出しデータのうちの一方を選択的に供給するためのグローバル出力ポートを有する，ことを特徴とするむ，複合メモリデバイス。」
　
（２）引用刊行物に記載の事項
ア．原審が，平成２６年６月３日付けの拒絶理由（以下，これを「原審拒絶理由」という）において引用した，本願の第１国出願前に既に公知である，特開２００８−３７１１号公報（２００８年１月１０日公開，以下，これを「引用刊行物１」という）には，関連する図面と共に，次の事項が記載されている。
　
Ａ．「【０００６】
　この高速動作を保証する仕組みとして，図６に示すように，Ｐｏｉｎｔ ｔｏ Ｐｏｉｎｔの高速シリアルインターフェース技術を用いてメモリ制御回路からメモリモジュールへＤＲＡＭのプロトコルに準拠したコマンド，データの伝送を行うものが検討されている（例えば，特許文献１）。この仕組みは，メモリモジュール内にバッファを設けて，コマンド，データを一旦バッファリングして伝送する仕組みである。以下，その仕組みにおけるメモリモジュールの動作を説明する。
【０００７】
　メモリ制御回路６０１から発行されるコマンドは最初のメモリモジュール６０２に伝達され，次に，メモリモジュール６０３，メモリモジュール６０４へと順次伝達される。この場合に，各メモリモジュール６０２，６０３，６０４の内部は，図８に示すような構造を有している。
【０００８】
　メモリモジュール６０２は，メモリモジュールのコアとなるメモリデバイス８０１，８０２，８０４及び８０５と，メモリ制御回路６０１から伝達されるコマンド，データをいったんバッファリングするためのバッファ８０３により構成される。メモリモジュール内のバッファ８０３では伝達されたコマンド，データが自身のメモリモジュールへのアクセスか，他のモジュールへのアクセスなのかの判定を行う。なお，メモリモジュール６０３及び６０４も上記と同様に構成される。
【０００９】
　このときバッファ８０３が，自モジュール（即ち，バッファ８０３が属するメモリモジュール６０２）へのアクセスであると判定した場合にはコマンドをメモリモジュール６０２内のＤＲＡＭ８０１，８０２，８０４，８０５へと分配する。また，他モジュール（即ち，メモリモジュール６０３等）へのアクセスであると判定した場合には，自モジュールへのアクセスを行わず，次段モジュール（メモリモジュール６０３）へと伝達する。このとき，書き込みデータに関してはコマンドと一緒に伝達し，
読み込みデータに関しては，バッファ８０３を介してコマンドとは逆のメモリ制御回路６０１側へとデータを伝達する
　
Ｂ．「【００１１】
　
図６で示すような構成においては，同一のプロトコルに対応するメモリモジュール６０２，６０３及び６０４をカスケードに接続して回路を構成する。そのため，異なるプロトコルとして取り扱う他のＲＯＭモジュール６０６や，例えばＳＲＡＭ等のメモリモジュール６０５を接続する場合には，メモリ制御回路６０１にカスケード接続したメモリモジュールとは別の接続口を設けてモジュールを接続する必要があった
・・・・（中略）・・・・
【００１４】
　
本発明は係る実情に鑑みてなされたものであり，異なるアクセスコマンドに対応するメモリモジュールを複数用いてカスケード接続させたメモリシステムを，その動作を保証しながら簡易な構成で提供することを目的とする
　
Ｃ．「【００２１】
　本実施の形態の
メモリシステム１００において，アクセスコマンドやデータが伝達される場合，まず図１に示すメモリ制御回路１０１から共通のアクセスコマンド又はデータ（アクセスデータとデータとの双方の場合も含む）がＲＡＭ１０２に内蔵されるバッファ２０３に入力される
バッファ２０３は，その入力された共通のアクセスコマンド又はデータを一時的にバッファリングすると共にその共通のアクセスコマンド又はデータが自身の属するＲＡＭ１０２が内蔵するＤＲＡＭ２０１等へのアクセスか否かを判断する
【００２２】
　そして，
バッファ２０３が例えばアクセスコマンドが自身の属するＲＡＭ１０２が内蔵するＤＲＡＭ２０１等へのアクセスであると判断した場合には，ＤＲＡＭ２０１，２０２，２０４及び２０５が認識可能なアクセスコマンドをそれぞれに分配する
【００２３】
　一方，
バッファ２０３がアクセスコマンドが他のＲＡＭ等（例えば，ＲＡＭ１０３）へのアクセスであると判断した場合には，カスケード接続された次のＲＡＭ１０３へとアクセスコマンドを伝達する。なお，書き込みデータに関してはアクセスコマンドと一緒に伝達される
【００２４】
　
図４は，共通のアクセスコマンドから各メモリデバイスが認識可能なアクセスコマンドに変換するプロトコル変換回路４０１の構成例を示したものである。本実施の形態に係るメモリシステム１００を構成するＲＡＭ１０１（当審注；「ＲＡＭ１０２」の誤記である。）等のメモリモジュールは，このプロトコル変換回路４０１をそれぞれのバッファ２０３に有している
【００２５】
　
プロトコル変換回路４０１は，共通のコマンドをデコードするコマンドデコード回路４０２と，プロトコル変換回路４０１に接続されたＤＲＡＭ等で構成されるメモリデバイス４０４を制御するメモリデバイス制御回路４０３とを有して構成される。ここで，メモリデバイス４０４は例えば図２におけるＤＲＡＭ２０１等に相当する。また，コマンドデコード回路４０２及びメモリデバイス制御回路４０３を含んだ階層が，図２のバッファ２０３や図３のバッファ３０３等に内蔵される
【００２６】
　このプロトコル変換回路４０１を有する場合におけるメモリモジュール内の動作について以下説明する。まず，共通のアクセスコマンドがＤＲＡＭのプロトコルに準拠するものであった場合のプロトコル変換回路４０１における動作について説明する。
【００２７】
　コマンドデコード回路４０２では，共通のアクセスコマンドをデコードすることによってメモリデバイス回路４０２にプロトコルを把握させる。
【００２８】
　メモリデバイス制御回路４０３では，メモリデバイス４０４が認識可能なアクセスコマンドを生成するため，メモリデバイス４０４が認識可能なアクセスコマンドを生成する。」
　
イ．原審拒絶理由に引用された，本願の第１国出願前に既に公知である，国際公開第２００８/０２２４３４号（国際公開日；２００８年２月２８日，以下，これを「引用刊行物２」という）には，関連する図面と共に，次の事項が記載されている。
　
Ｄ．「[0033]  
An example of a command structure applicable to a system according to an embodiment of the present invention includes a command field having a byte(s). For example, the command field has a first byte for device and bank addresses and a second byte for operation codes.
[0034] 
 Figure 5A, shows an example of modular command structure for use with a NAND flash memory. In this particular example, the modular command structure is a byte  basis. Referring to Figure 5A, a modular command structure 500 includes first and second bytes 502 and 508 (Bytes 1 and 2), each having a plurality of bits. In this particular example, the first and second bytes 502 and 508 of the command structure include an eight-bit address and an eight-bit operation code, respectively.
（【００３６】
　
本発明の実施形態によるシステムに適用可能なコマンド構造の例は，バイト(複数可)を有するコマンドフィールドを含む。たとえば，コマンドフィールドは，装置アドレスおよびバンクアドレス用の第1バイトならびに操作コード用の第2バイトを有する。
【００３７】
　
図5AにNANDフラッシュメモリで使用するモジュールコマンド構造の例を示す。この特定の例では，モジュールコマンド構造はバイトベースである。図5Aを参照すると，モジュールコマンド構造500は，第1バイト502および第2バイト508(バイト1および2)を含み，各バイトは複数のビットを有する。この特定の例では，コマンド構造の第1バイト502および第2バイト508は，それぞれ8ビットのアドレスおよび8ビットの操作コードを含む。
　
Ｅ．「
」
（
）
　
Ｆ．「[0035]
 The command structure has many variations. Another example of the two- byte command structure is that the first byte has eight-bit device address (DA) and the second byte has four-bit OP code and a four-bit bank address (BA).
[0036] Figure 5B shows another example of modular command structure for use with a NAND flash memory. Referring to Figure 5B, a command structure 520 includes a plurality of bytes. In the illustrated example, the command structure 520 has a two-byte modular command structure (Bytes 1 and 2) with a three-byte row address 522 (Bytes 3 - 5). A partial structure of the two-byte modular command in Figure 5B is identical to the two-byte modular command structure shown in Figure 5A. The first byte 502 has a six-bit address 504 for the destination memory device and a two-bit address 506 for the memory bank. The second byte 508 has an eight-bit operation code 510. The three-byte row address 522 provides a 24-bit address 524 for a row(s) in the memory bank indicated in the first byte 502. This 24-bit (i.e., three-byte) row address 524 is used for commands for which a row address is required to specify a row location on which the command is to be performed.
[0037] Figure 5C shows another example of modular command structures for use with a NAND flash memory. Referring to Figure 5C, a command structure 540 includes a plurality of bytes. In the illustrated example, the command structure 540 has a two-byte modular command structure (Bytes 1 and 2) with a two-byte column address 542 (Bytes 3 - 4). A partial structure of the two-byte modular command in Figure 5C is identical to the two- byte modular command in Figure 5B with the first byte 502 having a six-bit address 504 for the destination memory device and a two-bit address 506 for the memory bank. The second byte 508 has an eight-bit operation code 510. The two-byte address 542 provides a 16-bit address 544 for a column(s) in the memory bank indicated in the first byte 502. This 16-bit (i.e., two-byte) column address 544 is used for commands for which a column address is required to specify a column location on which the command is to be performed. 
[0038] The command structures 500, 520 and 540 depend on the command that is being sent to the memory device. As indicated in Table 2, some commands require additional addresses to be supplied with the command (i.e., row or column addresses). Thus, the command structures 500, 520 and 540 depend on the operation code in the second byte 508. 
[0039] Referring to Figures 1 and 5A - 5C, the controller 104 translates a request from the host system 102 into one of the command structures 500, 520 and 540 which can then be interpreted by the flash memory devices. Based on the operation code 510, the controller 104 determines whether a row address, column address or no address will be supplied to the memory device. The controller 104 forms the commands that are used by the memory devices 107-0, 107-1 to perform operations.
[0040] Each of the command structures 500, 520 and 540 includes both the memory device address 504 and the bank address 506. Thus, processing of commands can be broken up and suspended by different memory devices. Further, since the first byte 502 includes all addressing information, each memory device can assess very quickly whether the command indicated in the second byte 508 is destined for them or is to be passed on to the next memory device.」
（【００３９】
　
コマンド構造には多くの変形がある。2バイトのコマンド構造の別の例では，第1バイトは8ビットの装置アドレス(DA)を有し，第2バイトは4ビットのOPコードおよび4ビットのバンクアドレス(BA)を有する。
【００４０】
　図5BにNANDフラッシュメモリで使用するモジュールコマンド構造の別の例を示す。図5Bを参照すると，コマンド構造520は複数のバイトを含む。図示の例では，コマンド構造520は，3バイトの行アドレス522(バイト3〜5)を伴う2バイトのモジュールコマンド構造(バイト1および2)を有する。図5Bでの2バイトのモジュールコマンドの部分的な構造は，図5Aに示す2バイトのモジュールコマンド構造と同一である。第1バイト502は，宛先メモリ装置に対する6ビットのアドレス504およびメモリバンクに対する2ビットのアドレス506を有する。第2バイト508は，8ビットの操作コード510を有する。3バイトの行アドレス522は，第1バイト502で示されるメモリバンク内の行(複数可)に24ビットのアドレス524を提供する。この24ビット(すなわち，3バイト)の行アドレス524は，コマンドが実行される行の位置を指定するのに行アドレスが必要とされるコマンドに使用される。
【００４１】
　図5CにNANDフラッシュメモリで使用するモジュールコマンド構造の別の例を示す。図5Cを参照すると，コマンド構造540は複数のバイトを含む。図示の例では，コマンド構造540は，2バイトの列アドレス542(バイト3〜4)を伴う2バイトのモジュールコマンド構造(バイト1および2)を有する。図5Cでの2バイトのモジュールコマンドの部分的な構造は，第1バイト502が宛先メモリ装置に対する6ビットのアドレス504およびメモリバンクに対する2ビットのアドレス506を有する，図5Bの2バイトのモジュールコマンドと同一である。第2バイト508は，8ビットの操作コード510を有する。2バイトのアドレス542は，第1バイト502で示されるメモリバンク内での列(複数可)に16ビットのアドレス544を提供する。この16ビット(すなわち，2バイト)の列アドレス544は，コマンドが実行される列の位置を指定するのに列アドレスが必要とされるコマンドに使用される。
【００４２】
　コマンド構造500，520，および540は，メモリ装置に送出されているコマンドに依存する。表2に示すとおり，いくつかのコマンドは，コマンドとともに供給される追加のアド
レス(すなわち，行アドレスまたは列アドレス)を必要とする。したがって，コマンド構造500，520，および540は，第2バイト508の操作コードに依存する。
【００４３】
　図1および図5A〜図5Cを参照すると，コントローラ104は，ホストシステム102からの要求を，フラッシュメモリ装置によって解釈可能なコマンド構造500，520，および540のうちの1つに変換する。コントローラ104は，操作コード510に基づき，メモリ装置に行アドレスが供給されるか，列アドレスが供給されるか，またはアドレスが供給されないかを決定する。コントローラ104は，演算を実行するためにメモリ装置107-0，107-1によって使用されるコマンドを形成する。
【００４４】
　コマンド構造500，520，および540のそれぞれは，メモリ装置アドレス504およびバンクアドレス506の両方を含む。したがって，コマンドの処理は，異なるメモリ装置によって中断および一時停止されうる。さらに，第1バイト502がすべてのアドレス情報を含むので，各メモリ装置は，第2バイト508によって示されたコマンドがそれらのメモリ装置に向けられているのか，または次のメモリ装置に渡されるのかを非常に素早く判定できる。）
　
（３）引用刊行物に記載の発明
ア．上記Ｃの「メモリシステム１００において，アクセスコマンドやデータが伝達される場合，まず図１に示すメモリ制御回路１０１から共通のアクセスコマンド又はデータ（アクセスデータとデータとの双方の場合も含む）がＲＡＭ１０２に内蔵されるバッファ２０３に入力される」という記載から，引用刊行物１に記載の「メモリシステム１００」は，
“メモリ制御回路１０１と，ＲＡＭ１０２，及び，ＲＡＭ１０２に内蔵されるバッファ２０３を有する”ことが読み取れ，
　更に，“メモリ制御回路１０１から出力された共通のアクセスコマンド又はデータが，ＲＡＭ１０２に内蔵されている，バッファ２０３に入力される”ことが読み取れる。
　
イ．上記Ｃの「バッファ２０３は，その入力された共通のアクセスコマンド又はデータを一時的にバッファリングすると共にその共通のアクセスコマンド又はデータが自身の属するＲＡＭ１０２が内蔵するＤＲＡＭ２０１等へのアクセスか否かを判断する」という記載，及び，同じく，上記Ｃの「バッファ２０３が例えばアクセスコマンドが自身の属するＲＡＭ１０２が内蔵するＤＲＡＭ２０１等へのアクセスであると判断した場合には，ＤＲＡＭ２０１，２０２，２０４及び２０５が認識可能なアクセスコマンドをそれぞれに分配する」という記載と，上記ア．において検討した事項から，引用刊行物１に記載の「ＲＡＭ１０２」は，“バッファ２０３に加え，ＤＲＡＭ２０１，２０２，２０４，及び，２０５を内蔵する”ことが読み取れる。
　
ウ．上記Ｃの「図４は，共通のアクセスコマンドから各メモリデバイスが認識可能なアクセスコマンドに変換するプロトコル変換回路４０１の構成例を示したものである。本実施の形態に係るメモリシステム１００を構成するＲＡＭ１０１（当審注；「ＲＡＭ１０２」の誤記である。）等のメモリモジュールは，このプロトコル変換回路４０１をそれぞれのバッファ２０３に有している」という記載，及び，同じく,上記Ｃの「プロトコル変換回路４０１は，共通のコマンドをデコードするコマンドデコード回路４０２と，プロトコル変換回路４０１に接続されたＤＲＡＭ等で構成されるメモリデバイス４０４を制御するメモリデバイス制御回路４０３とを有して構成される。ここで，メモリデバイス４０４は例えば図２におけるＤＲＡＭ２０１等に相当する。また，コマンドデコード回路４０２及びメモリデバイス制御回路４０３を含んだ階層が，図２のバッファ２０３や図３のバッファ３０３等に内蔵される」という記載と，上記イ．において検討した事項から，引用刊行物１には，
“バッファ２０３は，共通のアクセスコマンドをデコードするコマンドデコード回路４０２，及び，メモリデバイス制御回路４０３を含む，プロトコル変換回路４０１を有し，前記メモリデバイス制御回路４０３は，前記プロトコル変換回路４０１に接続されたＤＲＡＭ２０１等に相当するメモリデバイス４０４を制御するものである”ことが読み取れる。
　
エ．上記ア．において引用した，上記Ｃの記載内容，上記Ｃの「バッファ２０３が例えばアクセスコマンドが自身の属するＲＡＭ１０２が内蔵するＤＲＡＭ２０１等へのアクセスであると判断した場合には，ＤＲＡＭ２０１，２０２，２０４及び２０５が認識可能なアクセスコマンドをそれぞれに分配する」という記載，及び，同じく，上記Ｃの「バッファ２０３がアクセスコマンドが他のＲＡＭ等（例えば，ＲＡＭ１０３）へのアクセスであると判断した場合には，カスケード接続された次のＲＡＭ１０３へとアクセスコマンドを伝達する。なお，書き込みデータに関してはアクセスコマンドと一緒に伝達される」という記載から，引用刊行物１においては，
“メモリ制御回路１０１から共通のアクセスコマンド又はデータがＲＡＭ１０２に内蔵されるバッファ２０３に入力されると，前記バッファ２０３は，前記共通のアクセスコマンド又はデータが，前記ＲＡＭ１０２が内蔵するメモリデバイス（ＤＲＡＭ２０１等）へのアクセスか否かを判断し，前記共通のアクセスコマンドが，前記メモリデバイス（ＤＲＡＭ２０１等）へのアクセスであると判断した場合には，メモリデバイス（ＤＲＡＭ２０１，２０２，２０４及び２０５）が認識可能なアクセスコマンドをそれぞれに分配し，前記共通のアクセスコマンドが，他のＲＡＭ等（例えば，ＲＡＭ１０３）へのアクセスであると判断した場合には，カスケード接続された次のＲＡＭ１０３へとアクセスコマンドを伝達する”ものであることが読み取れる。
　
オ．上記Ｃに引用した，引用刊行物１における「本実施の形態のメモリシステム１００」は，上記Ｂの「図６で示すような構成においては，同一のプロトコルに対応するメモリモジュール６０２，６０３及び６０４をカスケードに接続して回路を構成する。そのため，異なるプロトコルとして取り扱う他のＲＯＭモジュール６０６や，例えばＳＲＡＭ等のメモリモジュール６０５を接続する場合には，メモリ制御回路６０１にカスケード接続したメモリモジュールとは別の接続口を設けてモジュールを接続する必要があった」という記載，及び，同じく，上記Ｂの「本発明は係る実情に鑑みてなされたものであり，異なるアクセスコマンドに対応するメモリモジュールを複数用いてカスケード接続させたメモリシステムを・・・提供することを目的とする」という記載から，引用刊行物１のおける「本実施の形態のメモリシステム１００」は，引用刊行物１の【図６】に示されるような，従来技術の「メモリシステム」の構成において，「異なるアクセスコマンドに対応するメモリモジュールを複数用いてカスケード接続させたメモリシステム」であるから，「読み込みデータ」に関しては，【図６】に示される従来技術と同様に，上記Ａに記載されているとおり，「読み込みデータに関しては，バッファ８０３を介してコマンドとは逆のメモリ制御回路６０１側へとデータを伝達する」ものであることは明らかであり，このとき，【図６】に示される従来技術における「バッファ８０３」と，「メモリ制御回路６０１」が，「本実施の形態のメモリシステム１００」における「バッファ２０３」と，「メモリ制御回路１０１」に相当する。
　以上に検討した事項から，引用刊行物１においては，
“バッファ２０３は，メモリデバイス４０４からの読み出しデータは，メモリ制御回路１０１側へとデータを送信する”ものであることが読み取れる。
　
カ．以上，ア．〜オ．において検討した事項から，引用刊行物１には，次の発明（以下，これを「引用発明」という）が記載されているものと認める。
　
「メモリシステムであって，前記メモリシステムは，メモリ制御回路と，ＲＡＭ，及び，前記ＲＡＭに内蔵されるバッファを有し，
　前記ＲＡＭは，前記バッファに加え，複数のＤＲＡＭを内蔵し，
　前記バッファは，前記メモリ制御回路から出力された共通のアクセスコマンドをデコードするコマンドデコード回路，及び，メモリデバイス制御回路を含む，プロトコル変換回路を有し，
　前記メモリデバイス制御回路は，前記プロトコル変換回路に接続されたＤＲＡＭ等に相当するメモリデバイスを制御し，
　メモリ制御回路から前記共通のアクセスコマンド又はデータが前記ＲＡＭに内蔵される前記バッファに入力されると，前記バッファは，前記共通のアクセスコマンド又はデータが，前記ＲＡＭが内蔵する前記メモリデバイスへのアクセスか否かを判断し，前記共通のアクセスコマンドが，前記メモリデバイスへのアクセスであると判断した場合には，前記メモリデバイスが認識可能なアクセスコマンドを，前記メモリデバイスのそれぞれに分配し，前記共通のアクセスコマンドが，他のＲＡＭ等へのアクセスであると判断した場合には，カスケード接続された次のＲＡＭへとアクセスコマンドを伝達し，
　前記バッファは，前記メモリデバイスからの読み出しデータは，前記メモリ制御回路側へとデータを送信する，メモリシステム。」
　
（４）本件補正発明と引用発明との対比
ア．引用発明は，「メモリ制御回路から出力された共通のアクセスコマンドをデコードするコマンドデコード回路，及び，メモリデバイス制御回路を含む，プロトコル変換回路を有し」ており，「前記メモリデバイスが認識可能なアクセスコマンドを，前記メモリデバイスのそれぞれに分配」するのであるから，
　引用発明において，「共通のアクセスコマンド」と，「メモリデバイスが認識可能なアクセスコマンド」とは，異なるものである態様を含むことは，明らかである。
　以上に検討した事項から，引用発明における「メモリデバイスが認識可能なアクセスコマンド」が，本件補正発明における「第1のフォーマットを有するローカルメモリ制御信号」に相当し，
　引用発明における「メモリデバイス」は，「メモリデバイスが認識可能なアクセスコマンド」を受け取ることによって，「メモリデバイスからの読み出しデータ」を出力するといった，“メモリ処理”を実行していることは，明らかである。
　よって，引用発明における「ＤＲＡＭ等に相当するメモリデバイス」が，
　本件補正発明における「第1のフォーマットを有するローカルメモリ制御信号に応答してメモリオペレーションを実行するための少なくとも1つのディスクリートメモリデバイス」に相当する。
　
イ．引用発明における「メモリ制御回路から出力された共通のアクセスコマンド」が，
本件補正発明における「第2のフォーマットを有するグローバルメモリ制御信号」に相当し，
　引用発明おいて，「バッファ」は，“共通のアクセスコマンド又はデータが入力され”，“メモリデバイスが認識可能なアクセスコマンドを，前記メモリデバイスのそれぞれに分配”するものであって，「メモリデバイスが認識可能なアクセスコマンド」は，「バッファ」が有する「コマンドデコード回路，及び，メモリデバイス制御回路」によって，「共通のアクセスコマンド」を変換したものであるから，
　引用発明における「バッファ」は，「共通のアクセスコマンド」を受信して，前記「共通アクセスコマンド」を，「メモリデバイスが認識可能なアクセスコマンド」変換するものであって，
　本件補正発明における「第2のフォーマットを有するグローバルメモリ制御信号を受信し，前記グローバルメモリ制御信号を前記ローカルメモリ制御信号に変換するためのブリッジデバイス」に相当する。
　
ウ．引用発明において，“バッファは，共通のアクセスコマンドが，他のＲＡＭ等へのアクセスであると判断した場合には，カスケード接続された次のＲＡＭへとアクセスコマンドを伝達”するものであるから，「次のＲＡＭ」への“出力部”を有していることは明らかであり，また，“バッファは，メモリデバイスからの読み出しデータは，メモリ制御回路側に送信する”ものであるから，前記“出力部”は，“メモリデバイスからの読み出しデータを，バッファから出力する”ものであり，よって，前記“出力部”は，“次のＲＡＭへの共通アクセスコマンド”であるか，“メモリデバイスからの出力データ”であるかを選択して出力するものであって，
　引用発明において，“バッファは，次のＲＡＭへの共通アクセスコマンドか，メモリデバイスからの出力データの何れかを，出力する，出力部を有する”ものであり，前記「共通アクセスコマンド」と，「メモリデバイスからの出力データ」は，前記“出力部”が，何れかの信号を選択して出力するものであるから，
　本件補正発明における「ブリッジデバイスは，前記グローバルメモリ制御信号および読み出しデータのうちの一方を選択的に供給するためのグローバル出力ポートを有する」ことに相当する。
　
エ．引用発明において，「メモリ制御回路から出力された共通のアクセスコマンド」は，「バッファ」において，「メモリデバイスが認識可能なアクセスコマンド」に変換され，これは，上記Ｂに引用した記載内容にあるとおり，引用発明が，“異なるアクセスコマンドに対応するメモリモジュールを複数用いてカスケード接続させたメモリシステムを提供することを目的とする”ものであるからに他ならない。
　よって，引用発明おける「メモリシステム」は，
　本件補正発明における「複合メモリデバイス」に相当する。
　
オ．以上，ア．〜エ．において検討した事項から，本件補正発明と，引用発明との，一致点，及び，相違点は，次のとおりである。
　
［一致点］
　第１のフォーマットを有するローカルメモリ制御信号に応答してメモリオペレーションを実行するための少なくとも1つのディスクリートメモリデバイスと，
　第２のフォーマットを有するグローバルメモリ制御信号を受信し，前記グローバルメモリ制御信号を前記ローカルメモリ制御信号に変換するためのブリッジデバイスとを備え，
　前記ブリッジデバイスは，前記グローバルメモリ制御信号および読み出しデータのうちの一方を選択的に供給するためのグローバル出力ポートを有する，ことを特徴とするむ，
　複合メモリデバイス。
　
［相違点］
　本件補正発明においては，「変換されたローカルメモリ制御信号は，演算コードを含」むものであるのに対して，
　引用発明においては，「メモリデバイスが認識可能なアクセスコマンド」が，「演算コード」を含むかについては，特に言及されていない点。
　
（５）相違点についての当審の判断
　上記Ｄに引用した，引用刊行物２の「An example of a command structure applicable to a system according to an embodiment of the present invention includes a command field having a byte(s). For example, the command field has a first byte for device and bank addresses and a second byte for operation codes.（本発明の実施形態によるシステムに適用可能なコマンド構造の例は，バイト(複数可)を有するコマンドフィールドを含む。たとえば，コマンドフィールドは，装置アドレスおよびバンクアドレス用の第1バイトならびに操作コード用の第2バイトを有する。）」という記載，同じく，上記Ｄに引用した，引用刊行物２の「 Figure 5A, shows an example of modular command structure for use with a NAND flash memory. In this particular example, the modular command structure is a byte  basis. Referring to Figure 5A, a modular command structure 500 includes first and second bytes 502 and 508 (Bytes 1 and 2), each having a plurality of bits. In this particular example, the first and second bytes 502 and 508 of the command structure include an eight-bit address and an eight-bit operation code, respectively.（図5AにNANDフラッシュメモリで使用するモジュールコマンド構造の例を示す。この特定の例では，モジュールコマンド構造はバイトベースである。図5Aを参照すると，モジュールコマンド構造500は，第1バイト502および第2バイト508(バイト1および2)を含み，各バイトは複数のビットを有する。この特定の例では，コマンド構造の第1バイト502および第2バイト508は，それぞれ8ビットのアドレスおよび8ビットの操作コードを含む。）」という記載，及び，上記Ｆに引用した，引用刊行物２の「The command structure has many variations. Another example of the two- byte command structure is that the first byte has eight-bit device address (DA) and the second byte has four-bit OP code and a four-bit bank address (BA).（コマンド構造には多くの変形がある。2バイトのコマンド構造の別の例では，第1バイトは8ビットの装置アドレス(DA)を有し，第2バイトは4ビットのOPコードおよび4ビットのバンクアドレス(BA)を有する。）」という記載にもあるとおり，「フラッシュメモリ」といった，「メモリデバイス」において，「コマンド」が，「operation code（操作コード）」，或いは，「OP code（OPコード）」を含むよう構成されることは，本願の第１国出願前に，当業者には，周知の技術事項であり，引用発明と，引用刊行物２に記載の周知技術とは，共に,メモリデバイスの制御に関するものであるから，引用発明においても，「アクセスコマンド」に，「操作コード」，或いは，「ｏｐコード」（本件補正発明における「演算コード」に相当）を含ませるよう構成することは，当業者が適宜なし得る事項である。
　よって，「相違点」は，格別のものではない。
　そして，本件補正発明の構成によってもたらされる効果も，当業者であれば当然に予測可能なものに過ぎず格別なものとは認められない。
　以上に検討したとおり，本件手続補正は，引用発明，及び，引用刊行物２に記載の周知技術に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
３．補正却下むすび
　したがって，本件手続補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　よって，補正却下の決定の結論のとおり決定する。
　
第３．本願発明について
　平成２７年３月１０日付けの手続補正は，上記のとおり却下されたので，本願の請求項１に係る発明（以下，これを「本願発明」という）は，平成２６年４月１５日付けの手続補正により補正された，上記「第２．平成２７年３月１０日付けの手続補正の却下の決定」の「１．補正の内容」において，補正前の請求項１として引用した，次の記載のとおりのものである。
　
「第1のフォーマットを有するローカルメモリ制御信号に応答してメモリオペレーションを実行するための少なくとも1つのディスクリートメモリデバイスと，
　第2のフォーマットを有するグローバルメモリ制御信号を受信し，前記グローバルメモリ制御信号を前記ローカルメモリ制御信号に変換するためのブリッジデバイスとを
備え，
　前記変換されたローカルメモリ制御信号は，演算コードを含む，複合メモリデバイス。」
　
第４．引用刊行物に記載の発明
　引用刊行物１には，上記「第２．平成２７年３月１０日付けの手続補正の却下の決定」の「２．補正の適否」における「（３）引用刊行物に記載の発明」において認定したとおりの，以下のとおりの引用発明が記載されているものと認める。
　
「メモリシステムであって，前記メモリシステムは，メモリ制御回路と，ＲＡＭ，及び，前記ＲＡＭに内蔵されるバッファを有し，
　前記ＲＡＭは，前記バッファに加え，複数のＤＲＡＭを内蔵し，
　前記バッファは，前記メモリ制御回路から出力された共通のアクセスコマンドをデコードするコマンドデコード回路，及び，メモリデバイス制御回路を含む，プロトコル変換回路を有し，
　前記メモリデバイス制御回路は，前記プロトコル変換回路に接続されたＤＲＡＭ等に相当するメモリデバイスを制御し，
　メモリ制御回路から前記共通のアクセスコマンド又はデータが前記ＲＡＭに内蔵される前記バッファに入力されると，前記バッファは，前記共通のアクセスコマンド又はデータが，前記ＲＡＭが内蔵する前記メモリデバイスへのアクセスか否かを判断し，前記共通のアクセスコマンドが，前記メモリデバイスへのアクセスであると判断した場合には，前記メモリデバイスが認識可能なアクセスコマンドを，前記メモリデバイスのそれぞれに分配し，前記共通のアクセスコマンドが，他のＲＡＭ等へのアクセスであると判断した場合には，カスケード接続された次のＲＡＭへとアクセスコマンドを伝達し，
　前記バッファは，前記メモリデバイスからの読み出しデータは，前記メモリ制御回路側へとデータを送信する，メモリシステム。」
　
第５．本願発明と引用発明との対比
　本願発明は，本件補正発明における，発明特定事項である「ブリッジデバイス」から，
「グローバルメモリ制御信号および読み出しデータのうちの一方を選択的に供給するためのグローバル出力ポートを有する」という限定事項を外したものであるから，本願発明と，引用発明との，一致点，及び，相違点は，
　
［一致点］
　第１のフォーマットを有するローカルメモリ制御信号に応答してメモリオペレーションを実行するための少なくとも1つのディスクリートメモリデバイスと，
　第２のフォーマットを有するグローバルメモリ制御信号を受信し，前記グローバルメモリ制御信号を前記ローカルメモリ制御信号に変換するためのブリッジデバイスとを備える，複合メモリデバイス。
　
［相違点］
　本願発明においては，「変換されたローカルメモリ制御信号は，演算コードを含」むものであるのに対して，
　引用発明においては，「メモリデバイスが認識可能なアクセスコマンド」が，「演算コード」を含むかについては，特に言及されていない点。
　
第６．相違点についての当審の判断
　本願発明と，引用発明との［相違点］は，本件補正発明と，引用発明との［相違点］と同じものであるから，上記「第２．平成２７年３月１０日付けの手続補正の却下の決定」の「２．補正の適否」における「（５）相違点についての当審の判断」において検討したとおり，格別のものではない。
　そして，本願発明の構成によってもたらされる効果も，当業者であれば当然に予測可能なものに過ぎず格別なものとは認められない。
　
第７．むすび
　したがって，本願発明は，本願の特許出願前に日本国内又は外国において頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて当業者が容易に発明をすることができたものであるので，特許法第２９条第２項の規定により特許を受けることができない。
　
　よって，結論のとおり審決する。