【事件の表示】
　特願２０１１−５４３７３１「可変式メモリリフレッシュ装置および方法」拒絶査定不服審判事件〔平成２２年　７月　８日国際公開、ＷＯ２０１０／０７８４５４、平成２４年　６月２１日国内公表、特表２０１２−５１４２８６、請求項の数（９）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
　
第１　手続の経緯
　
　本件審判請求に係る出願（以下，「本願」という。）は，２００９年１２月３０日（パリ条約による優先権主張外国庁受理２００８年１２月３０日（以下，「優先日」という。），米国）を国際出願日とする出願であって，その手続の経緯は以下のとおりである。
　
　　平成２３年　６月２７日　　　：国内書面の提出
　　平成２３年　８月　８日　　　：翻訳文の提出
　　平成２４年１２月２５日　　　：出願審査請求書の提出
　　平成２５年　７月３１日付け　：拒絶理由の通知
　　平成２５年１１月　６日　　　：意見書，手続補正書の提出
　　平成２６年　５月１９日付け　：拒絶理由（最後）の通知
　　平成２６年　８月１５日　　　：意見書，手続補正書の提出
　　平成２７年　３月　９日付け　：平成２６年８月１５日の手続補正に
　　　　　　　　　　　　　　　　　ついての補正却下の決定，拒絶査定
　　平成２７年　７月１７日　　　：審判請求書，手続補正書の提出
　　平成２７年　９月　８日　　　：前置報告
　　平成２８年　１月２９日　　　：上申書の提出
　　平成２８年　７月１３日付け　：拒絶理由（最後）の通知（当審）
　　平成２８年　８月１０日　　　：意見書，手続補正書の提出
　
　
第２　本願発明
　
　本願の請求項に係る発明は，上記平成２８年８月１０日付け手続補正により補正された特許請求の範囲の請求項１乃至９に記載されたとおりのものであると認められるところ，その請求項１に係る発明（以下，「本願発明」という。）は，以下のとおりのものである。　
　
「　　【請求項１】
　複数のメモリダイのスタックと，
　前記複数のメモリダイのスタックにおけるリフレッシュ速度を管理するためのロジックダイであって，前記複数のメモリダイのスタックに取り付けられたロジックダイと，
　前記ロジックダイに配置され，異なるリフレッシュ速度で，前記複数のメモリダイのスタックを３次元構造的に小区分して構成した複数のボールトを，リフレッシュするために用いられるメモリマップと，
　前記複数のボールトに対するエラー率を探知するエラートラッカーと，
を備え，
　前記探知されたエラー率は前記複数のボールトの前記リフレッシュ速度を調節するために用いられる，メモリ装置。」
　
　
第３　引用例
　
１　引用例１に記載されている技術的事項および引用発明
　
（１）本願の優先日前に頒布又は電気通信回線を通じて公衆に利用可能となり，原審の拒絶査定の理由である平成２５年７月３１日付けの拒絶理由通知において引用された，特開２００２−２５２９９号公報（平成１４年１月２５日出願公開，以下，「引用例１」という。）には，以下の技術的事項が記載されている。
　（当審注：下線は，参考のために当審で付与したものである。）
　
Ａ　「【０００１】
【発明の属する技術分野】
この発明は，エラーレート判定方法と半導体集積回路装置に関し，主にダイナミック型メモリセルで構成されたメモリ回路におけるデータ保持技術に利用して有効な技術に関するものである。
…（中略）…
【０００６】
この発明の目的は，信頼性の高いデータのエラーレートの判定方法とダイナミック型メモリセルを用いたメモリ回路での高い信頼性を確保しつつ情報保持動作の低消費電力化を実現した半導体集積回路装置を提供することにある。
　
Ｂ「【０００９】
【発明の実施の形態】
図１には，本願が適用されるシステムＬＳＩの一実施例の概略ブロック図が示されている。同図の各回路ブロックは，公知の半導体集積回路の製造技術によって，単結晶シリコンのような１個の半導体基板上において形成される。この実施例では，内蔵されるメモリ回路として，通常ＤＲＡＭ（ダイナミック型ランダム・アクセス・メモリ）１及びＤＲＡＭ２と，それに追加された追加ＤＲＡＭ１及び追加ＤＲＡＭ２と，ＥＣＣ回路ＥＣＣ１及びＥＣＣ２が代表として例示的に示されている。本実施例では，ＤＲＡＭと，追加ＤＲＡＭ，ＥＣＣ(Error Checking and Correction；誤り検出訂正）がそれぞれ２個づつ搭載されている
【００１０】ＥＣＣは本システムＬＳＩがスリープ状態に遷移したことをマイクロプロセッサＣＰＵ側から知らされた時に，通常ＤＲＡＭ１及びＤＲＡＭ２に蓄えられた情報に対するＥＣＣ１とＥＣＣ２での検査符号をそれぞれ対応する追加ＤＲＡＭ１と追加ＤＲＡＭ２に書き込みスリープ状態に移行する。このスリープ状態は，メモリ回路に対して実質的な読み出しや書き込み動作を行なわない情報保持モードであり，この部分の動作については後で詳しく説明する。
【００１１】
ダイナミック型メモリセルは，読み出しや書き込み動作のときでも，一定の周期で記憶電荷を読み出し，もとの電荷の状態に書き戻すというリフレッシュ動作が行なわれる。このような読み出しや書き込み動作の間に行なわれるリフレッシュ動作は，上記情報保持モードとは異なるものである。上記スリープ状態でのダイナミック型メモリセルでのリフレッシュ動作おいて，上記ＥＣＣ１とＥＣＣ２による検査符号を用いた誤り検出と訂正に加え，本発明に係るエラーレート判定方法に従い，リフレッシュサイクルがメモリセルのデータ保持時間に対応して最適化されるよう設定される。
　
Ｃ　「【００２４】
図３には，前記図１のメモリ回路（ＤＲＡＭ）の一実施例の詳細ブロック図が示されている。この実施例のメモリ回路は，基本的に３つの構成要素からなっている。一つ目はコアとなるＤＲＡＭ部であり，ＤＲＡＭ，追加ＤＲＡＭ，Ｘデコ一ダ，Ｙデコーダと，データの入出力動作を行なうリード／ライト制御部から構成される。二つ目は，リフレッシュ制御部であり，リフレッシュアドレス発生回路，１／Ｎ分周器そして，温度依存タイマから構成される。三つ目はＥＣＣ制御部であり，ＥＣＣ起動タイマ，ＥＣＣアドレス発生回路，ＥＣＣ制御回路，ＥＣＣ符号復号器，ＥＣＣ符号復号器による符号訂正率を監視するエラーレートモニタ，エラーレート比較器から構成される。上記の他に，メモリ回路としてのアドレス制御回路とＩ／Ｏ制御回路が設けられる。
…（中略）…
【００２７】
リフレッシュ制御部は，スリープ状態では温度依存タイマの出力周期を分周器でＮ倍した周期でＤＲＡＭ部をリフレッシュする。
また，この時の分周比Ｎの値はこの発明に係るエラーレート判定方法に従ったＥＣＣ制御部の指示で変化され，最適なリフレッシュ周期が得られるようになっている，詳しい制御についてはＥＣＣ制御部で説明する。
【００２８】
ＥＣＣ制御部は，主に３つの機能を備えている。第１の機能は，スリープモ―ドに遷移した直後，ＤＲＡＭ領域内の情報ビットに対するＥＣＣ検査符号を追加ＤＲＡＭ領域に書き込む動作を行なう。第２の機能は，スリープモードから通常モードに復帰する時，ＤＲＡＭ領域内の情報ビットとそれに対応する追加ＤＲＡＭ嶺域内のＥＣＣ検査情報を用いてチェックと訂正を全ての領域で行なう。第３の機能はスリープ状態において，ＥＣＣ回路用発振器の発振パルスを用いて形成されたＥＣＣ起動タイマから出される定期的な起動信号により，ＤＲＡＭ領域内の一部の情報ビットをそれに対応する追加ＤＲＡＭ領域内のＥＣＣ検査情報を用いてエラーチェックと訂正とを行なう。起動信号が発せられる毎にエラーチェック訂正領域は移動する。
【００２９】上記起動信号が発生する周期と，一回の起動でエラーチェック訂正されるＤＲＡＭ領域の大きさについては後で詳しく説明するが，ここでは例えば１秒間に全情報ビットの何分の１かがエラーチェック訂正されると理解してよい。
エラーレートモニタは，全情報ビット中のエラー訂正ビットの割合をモニタするものである。
【００３０】すなわち，ＤＲＡＭ領域内のどこを検査しても全体を代表していると考えてよい。もしもＥＣＣのエラー訂正能力が０．１％より高い場合は，リフレッシュ制御部の分周器の分周比Ｎを増やし，リフレッシュ周期を長くする。ＥＣＣのエラー訂正能力を基準エラーレートとすると，このようにＥＣＣエラーレートをモニタしながら徐々に分周比Ｎを増やし，基準エラーレートまでリフレッシュ周期を増やす。
【００３１】また逆に，上記ＥＣＣエラーレートが基準エラーレートより高い場合は，分周比Ｎを減らし，リフレッシュ周期を短くする。
このようにＥＣＣエラーレートをモニタしながらリフレッシュ周期を微調整することでメモリセルのデータ保持時間の実力にあつた最適なリフレッシュ周期を得るようにする。このことから予想されるように，環境温度が変化し，データ保持時間の実力が変化した場合も，自動的に最適なリフレッシュ周期に調整される。
　
Ｄ　「【００４１】図７には，上記ＥＣＣ部を１つの半導体チップで構成した場合の一実施例のブロック図が示されている。つまり，コアとなるＤＲＡＭ部を除いたＥＣＣと追加ＤＲＡＭとが１つの半導体集積回路装置で構成される。このＥＣＣ部を構成する半導体チップは，次に図８を用いて説明する汎用のＤＲＡＭチップと組み合わせて１つのパッケージに収納することにより，前記図６の実施例と同じ機能を持つ半導体記憶装置を実現することができる。
…（中略）…
【００４５】情報保持モードでのＤＲＡＭのリフレッシュ動作は，それに内蔵された内部セルフリフレッシュタイマ及びリフレッシュアドレス発生回路による前記のような短い周期でのリフレッシュではなく，データ転送制御回路を介して前記ＥＣＣチップから送られた前記のような長い周期でのリフレッシュ動作とされる。
ＥＣＣチップとＤＲＡＭチップとを別々に構成した場合に両者の温度がが必ずしも一致しないので，温度依存タイマをＤＲＡＭチップに搭載してメモリセルの温度依存性に対応したリフレッシュを行なう上で好都合となる。なお，この温度依存タイマは，前記内部セルフリフレッシュタイマに温度依存性を持たせるためにも活用することが望ましい。
　
Ｅ　「【００９９】
図１５は，この発明に係る半導体集積回路装置の一実施例の構成図が示されている。この実施例では，前記図９の実施例に対応してＥＣＣ制御部とＥＣＣメモリをＤＲＡＭチップとは別チップに構成したものである。ＤＲＡＭチップとＥＣＣチップの間は，制御コマンド及びデータ通信センスアンプを構成する数本，最低で２本によりデータのやり取りを行う。これにより，ＤＲＡＭチップには，制御コマンド及びデータ通信回路とそのためのパッドだけの簡単な回路を付加して置くだけで，上記ＥＣＣチップと組み合わせて使用できるし，それ自体で使用できるものとなる。
【０１００】図１６には，この発明に係る半導体集積回路装置の一実施例の構成図が示されている。同図には，前記図１５の実施例に対応したマルチチップパッケージの形態が示されいる。（Ａ）は，マルチチップパッケージ（ＭＣＰ）であり，インナー配線（ボンディングワイヤとリードフレーム）を通してＤＲＡＭチップとＥＣＣ制御チップとが接続される。（Ｂ）は，チップサイズパッケージ（ＣＳＰ）であり，ＤＲＡＭチップ上にＥＣＣチップが積層構造に組み立てられてワイヤボンディングによって上記インナー配線が形成される。このように，２つの半導体チチップを１つの半導体集積回路装置に組み込むには種々の形態が可能で応用範囲が広いことが特徴である。」
　
（２）以上，Ａ乃至Ｅの記載事項（特に下線部分を参照）から，引用例１には次の発明（以下，「引用発明」という。）が記載されているものと認める。
　
「ＤＲＡＭ部を有する複数のＤＲＡＭチップと，
　前記ＤＲＡＭチップのそれぞれに対応した複数のＥＣＣチップと，
　前記ＥＣＣチップに配置され，前記ＤＲＡＭ部のエラーレートを探知するエラーレートモニターを有し，探知されたエラーレート，温度，情報保持モード状態に従って前記ＤＲＡＭ部それぞれのリフレッシュ周期を調節するＥＣＣ制御部と，
　前記ＥＣＣチップに配置され，前記ＥＣＣ制御部の指示で最適なリフレッシュ周期で前記ＤＲＡＭ部をリフレッシュするリフレッシュ制御部と，
を備えたメモリ回路。」
　
　
２　引用例２に記載されている技術的事項
　
　本願の優先日前に頒布又は電気通信回線を通じて公衆に利用可能となり，原審の拒絶査定の理由である平成２５年７月３１日付けの拒絶理由通知において引用された，特開２００５−２１６４２９号公報（平成１７年８月１１日出願公開，以下，「引用例２」という。）には，以下の技術的事項が記載されている。
　（当審注：下線は，参考のために当審で付与したものである。）
　
Ｆ　「【００３１】
　
また，本発明によれば，電源投入後，ワード線ごとに最適なリフレッシュを可変に設定することができ，製品出荷後の適応リフレッシュを実現可能としている。
【００３２】
　さらに本発明によれば，バンクあたり１つのＥＣＣ回路を具備することでチップ面積の増大を抑止低減している。
【００３３】
　そして，本発明によれば，メモリセルアレイとセンスアンプ間のビット線に，簡易な構成のエラー検出回路を設けることで，チップ面積の増大を抑止低減している。
【００３４】
　
さらに，本発明によれば，リフレッシュ周期を，リフレッシュ動作時における誤り検出結果に基づき動的に可変制御する構成としたことにより，リフレッシュ周期を，デバイスの動作（周囲）温度に応じて，簡易且つ的確に補正することができる。
　
Ｇ　「【００４２】
　
セルフリフレッシュ・モードに入ったステップＳ１０４では，ワード線毎のリフレッシュ周期の選別を行う。すなわち，ＤＲＡＭデバイスの電源投入後，好ましくは一回目のセルフリフレッシュエントリの際に，リフレッシュ周期の選別を行う。
　
　
第４　対比
　
１　本願発明と引用発明とを対比する。
　
（１）引用発明の「メモリ回路」，「ＤＲＡＭチップ」はそれぞれ，本願発明の「メモリ装置」，「メモリダイ」に対応するところ，複数の「ＤＲＡＭチップ」は「メモリ回路」に配置されている“メモリユニット”である点で本願発明の「複数のメモリダイのスタック」と一致することから，引用発明の「ＤＲＡＭ部を有する複数のＤＲＡＭチップ」と，本願発明の「複数のメモリダイのスタック」とは後記する点で相違するものの，両者は，“複数のメモリユニット”である点で共通すると言える。
　
（２）引用発明の「ＥＣＣチップ」は，「ＤＲＡＭチップのそれぞれに対応し」て複数備えるところ，「ＤＲＡＭ部それぞれのリフレッシュ周期を調節するＥＣＣ制御部」を有し，複数のＤＲＡＭチップにおけるリフレッシュ速度を管理するため，各々がＤＲＡＭチップに取り付けられていると言え，また，引用発明の「ＥＣＣチップ」と本願発明の「ロジックダイ」とは“ロジックユニット”である点で一致することから，引用発明の「ＥＣＣチップ」と，本願発明の「複数のメモリダイのスタックにおけるリフレッシュ速度を管理するためのロジックダイであって，前記複数のメモリダイのスタックに取り付けられたロジックダイ」とは後記する点で相違するものの，両者は，“メモリユニットにおけるリフレッシュ速度を管理するためのロジックユニットであって，前記メモリユニットに取り付けられたロジックユニット”である点で共通すると言える。
　
（３）引用発明では，「ＤＲＡＭ部のエラーレートを探知するエラーレートモニター」が「ＥＣＣチップに配置され」るところ，引用発明の「エラーレートモニター」は“ロジックユニット”に配置され，“メモリユニット”の”エラー率を探知する”と言え，本願発明の「エラートラッカー」に相当することは明らかであるから，引用発明の「ＥＣＣチップに配置され，前記ＤＲＡＭ部のエラーレートを探知するエラーレートモニター」と，本願発明の「ロジックダイに配置され，」「複数のボールトに対するエラー率を探知するエラートラッカー」とは後記する点で相違するものの，両者は，“ロジックユニットに配置され，前記複数のメモリユニット各々に対するエラー率を探知するエラートラッカー”である点で共通すると言える。
　
（４）引用発明では，「ＥＣＣ制御部」が「探知されたエラーレート，温度，情報保持モード状態に従って前記ＤＲＡＭ部それぞれのリフレッシュ周期を調節する」ところ，「探知されたエラーレート」は「ＤＲＡＭ部それぞれのリフレッシュ周期を調節する」ために用いられると言え，１つの「ＤＲＡＭ部」は“メモリユニット”である点で本願発明の「複数のメモリダイのスタックを３次元構造的に小区分して構成した」１つの「ボールト」と一致することから，引用発明の「探知されたエラーレート，温度，情報保持モード状態に従って前記ＤＲＡＭ部それぞれのリフレッシュ周期を調節する」ことと，本願発明の「探知されたエラー率は前記複数のメモリユニット各々の前記リフレッシュ速度を調節するために用いられる」ことは後記する点で相違するものの，両者は，“探知されたエラー率は複数のメモリユニット各々の前記リフレッシュ速度を調節するために用いられる”点で共通すると言える。
　
２　以上から，本願発明と引用発明とは，以下の点で一致し，また，以下の点で相違する。
　
＜一致点＞ 
　
「　　複数のメモリユニットと，
　前記メモリユニットにおけるリフレッシュ速度を管理するためのロジックユニットであって，前記メモリユニットに取り付けられたロジックユニットと，
　前記ロジックユニットに配置され，前記複数のメモリユニット各々に対するエラー率を探知するエラートラッカーと，
を備え，
　前記探知されたエラー率は前記複数のメモリユニット各々の前記リフレッシュ速度を調節するために用いられる，メモリ装置。」　
　
＜相違点１＞
　
　本願発明では，「メモリ装置」が，「複数のメモリダイのスタック」と，「前記複数のメモリダイのスタックに取り付けられたロジックダイ」とを備え，「複数のメモリダイのスタック」は「３次元構造的に小区分して構成した複数のボールト」を含むのに対して，引用発明では，「メモリ回路」は「複数のＤＲＡＭチップ」と，「前記ＤＲＡＭチップのそれぞれに対応した複数のＥＣＣチップ」とを備えるものの，「複数のＤＲＡＭチップ」がスタック形状に構成されること，「複数のボールト」を含むこと，及び，「複数のＥＣＣチップ」により「ロジックダイ」が構成されることについて言及されていない点。
　
＜相違点２＞
　
　本願発明では，「ロジックダイ」が「メモリマップ」を用いて「複数のボールト」それぞれの「リフレッシュ速度を調節する」のに対して，引用発明では，複数の「ＥＣＣチップ」が複数の「ＤＲＡＭ部」それぞれの「最適なリフレッシュ周期で」「リフレッシュする」点。
　
　
第５　判断
　
　上記相違点１乃至２について検討する。
　
（１）相違点１について
　
　引用発明では，「複数のＤＲＡＭチップ」と，「前記ＤＲＡＭチップのそれぞれに対応した複数のＥＣＣチップ」とを備えるところ，複数の「ＤＲＡＭチップ」及び複数の「ＥＣＣチップ」の全ては異なるチップとして構成され，「複数のＤＲＡＭチップ」を横断的に区分する複数のメモリユニットを含むことについて言及されていない。
　また，引用発明は，最適なリフレッシュ周期で「複数のＤＲＡＭチップ」と，「前記ＤＲＡＭチップのそれぞれに対応した複数のＥＣＣチップ」とを備えた「メモリ回路」をリフレッシュすることを課題とするものであると認められるが，複数のメモリダイのスタックと，前記複数のメモリダイのスタックに取り付けられたロジックダイとを備え，複数のメモリダイのスタックは３次元構造的に小区分して構成した複数のボールトを含むメモリにおいて最適なリフレッシュ周期でリフレッシュすることの動機付けを見い出すことはできない。
　そうすると，引用発明において，「複数のＤＲＡＭチップ」と，「前記ＤＲＡＭチップのそれぞれに対応した複数のＥＣＣチップ」とを備える「メモリ回路」を，複数のメモリダイのスタックと，前記複数のメモリダイのスタックに取り付けられたロジックダイとを備え，複数のメモリダイのスタックは３次元構造的に小区分して構成した複数のボールトを含むように構成すること，すなわち，上記相違点１に係る構成とすることは，当業者が適宜なし得たものであるとすることはできない。
　
（２）相違点２について
　
　引用発明では，複数の「ＥＣＣチップ」が，複数の「ＤＲＡＭ部」それぞれの最適なリフレッシュ周期でリフレッシュするところ，「複数のＤＲＡＭチップ」を横断的に区分する複数のメモリユニットを含むことについて言及されていないことから，複数のＤＲＡＭチップを３次元的に小区分するボールトそれぞれのリフレッシュ速度を調節することの動機付けを見い出すことはできない。
　また，引用例２（上記Ｆ，Ｇを参照）に記載されるように，メモリ装置において，メモリにおける複数のメモリ部分をそれぞれのリフレッシュ速度で選択的にリフレッシュするように制御するロジック回路を設けることは，本願の優先日前には周知技術であったが，引用発明では，複数の「ＥＣＣチップ」は異なるチップで構成され，それぞれが対応する「ＤＲＡＭ部」を最適なリフレッシュ周期でリフレッシュすることから，複数の「ＥＣＣチップ」を１つのロジックダイとして構成し，メモリマップを用いて複数のメモリユニットに対して異なるリフレッシュ周期でリフレッシュすることの動機付けを見い出すことはできないし，当該技術分野における周知技術であるとも言えない。
　そうすると，引用発明において，複数のＥＣＣチップが複数のＤＲＡＭ部それぞれの最適なリフレッシュ周期でリフレッシュすることに代えて，ロジックダイがメモリマップを用いて複数のボールトそれぞれのリフレッシュ速度を調節すること，すなわち，上記相違点２に係る構成とすることは，当業者が適宜なし得たものであるとすることはできない。
　
（３）小括
　
　上記で検討したごとく，本願発明は，当業者が引用発明に基づいて容易に発明をすることができたものとすることができないものである。
　
　
第６　請求項２乃至９に係る発明について
　
　請求項２乃至４に係る発明は，本願発明をさらに限定したものであるので，同様に，当業者が容易に発明をすることができたものとすることができないものである。
　
　請求項５に係る発明は，本願発明を「メモリ装置を動作させる方法」の発明として記載したものであり，請求項６乃至９に係る発明は，請求項５に係る発明をさらに限定したものであるので，同様に，当業者が容易に発明をすることができたものとすることができないものである。
　
　
第７　まとめ
　
　以上のとおりであるから，本願の請求項１乃至９に係る発明は，引用発明及び当該技術分野の周知技術に基づいて，当業者が容易に発明をすることができたものとすることができないものである。
　よって，原査定の理由によっては，本願を拒絶することはできない。
　
　
第８　当審拒絶理由について
　
１　当審拒絶理由の概要
　
　本件出願は，特許請求の範囲の記載が下記の点で不備のため，特許法第３６条第６項第２号に規定する要件を満たしていない。
　
　　　 　　　　　　　　　　　　　　　　記
　
ア．平成２７年７月１７日付け手続補正により補正された請求項１（以下，「補正後の請求項１」という。）では，「前記メモリアレイのスタックによって前記いくつかのメモリセルが形成する３次元構造のうちの，３次元的に異なる３次元部分をそれぞれのリフレッシュ速度で選択的にリフレッシュするために，前記ロジックにより使用されるメモリマップ」が特定されるところ，そのうち，「前記いくつかのメモリセルが形成する３次元構造のうちの，３次元的に異なる３次元部分」が特定する事項が日本語として不明瞭であるために，「３次元部分」が「ボールト」を意味しているのか否か，請求項１に記載の発明の構成全体が不明確になっている。
　また，補正後の請求項１では，「前記異なる３次元部分のうちのそれぞれの３次元部分」及び「前記異なる３次元部分のうちの前記それぞれの３次元部分」が特定されているが，同様に特定する事項が日本語として不明瞭であるために，請求項１に記載の発明の構成全体が不明確になっている。
　
　請求項１を引用する請求項２乃至６も同様の理由により，発明の構成全体が不明確になっている。
　
イ．補正後の請求項７では，「前記ロジックダイに配置され，異なるリフレッシュ速度で前記複数のメモリダイのスタックが形成する３次元構造のうちの，３次元的に異なる３次元部分をリフレッシュするために用いられるメモリマップ」が特定されるところ，そのうち，「スタックが形成する３次元構造のうちの，３次元的に異なる３次元部分」が特定する事項が日本語として不明瞭であるために，「３次元部分」が「ボールト」を意味しているのか否か，請求項７に記載の発明の構成全体が不明確になっている。
　また，補正後の請求項７では，他にも「異なる３次元部分」が特定されているが，同様に特定する事項が日本語として不明瞭であるために，請求項７に記載の発明の構成全体が不明確になっている。
　請求項７を引用する請求項８乃至１０も同様の理由により，発明の構成全体が不明確になっている。
ウ．補正後の請求項１１では，「前記メモリ装置の第１の３次元部分」及び「前記メモリ装置の第２の３次元部分」が特定されるところ，それぞれが特定する「３次元部分」が「ボールト」を意味しているのか否か，特定する事項が日本語として不明瞭であり，さらに，「前記メモリ装置の第１の３次元部分」と「前記メモリ装置の第２の３次元部分」の関係も不明瞭であるために，請求項１１に記載の発明の構成全体が不明確になっている。
　請求項１１を引用する請求項１２乃至１７も同様の理由により，発明の構成全体が不明確になっている。 
　
　
２　当審拒絶理由の判断
　
　平成２８年８月１０日付け手続補正により，本願の請求項１乃至９に係る発明は明確になった。
　
　よって，当審拒絶理由は解消した。
　
　
第９　むすび
　
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
また，他に本願を拒絶すべき理由を発見しない。
　
　よって，結論のとおり審決する。