【事件の表示】
　特願２０１１−１３９５９３「半導体集積回路」拒絶査定不服審判事件〔平成２５年　１月１０日出願公開、特開２０１３−　　７６１８、請求項の数（３）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯　
　本願は、平成２３年６月２３日の出願であって、平成２６年１２月１１日付けで拒絶理由が通知され、平成２７年１月２９日付けで手続補正がされ、平成２７年８月５日付けで、拒絶査定（以下、「原査定」という）がされ、これに対し、平成２７年１１月９日に拒絶査定不服審判が請求されると同時に手続補正がなされ、その後、当審において平成２８年８月３日付けで拒絶理由（以下、「当審拒絶理由」という）が通知され、平成２８年９月１６日付けで手続補正がされたものである。
第２　本願発明
　本願の請求項１ないし３に係る発明は、平成２８年９月１６日付けの手続補正で補正された特許請求の範囲の請求項１ないし３に記載された事項により特定される以下のとおりのものである。（以下、それぞれ「本願発明１」ないし「本願発明３」という。）。
「　【請求項１】
　高速クロックグループに属する論理回路ブロックおよび低速クロックグループに属する論理回路ブロックを含む、動作周波数の異なる複数の論理回路ブロックを有し、遷移スキャンテストを実行可能に構成された半導体集積回路であって、
　クロック供給源より、前記複数の論理回路ブロックの動作周波数各々に相当する周波数の複数のクロック信号を供給するクロック供給手段と、
　前記クロック供給手段より前記高速クロックグループに属する論理回路ブロックの動作周波数に対応したクロック信号の供給を受けて動作する前記高速クロックグループに属するフリップフロップおよび前記低速クロックグループに属する論理回路ブロックの動作周波数に対応したクロック信号の供給を受けて動作する前記低速クロックグループに属するフリップフロップの双方を含む複数のフリップフロップを各々が備え、該複数のフリップフロップにおいて前段のフリップフロップのデータ出力端子と次段のフリップフロップのスキャンデータ入力端子とを互いに接続してスキャンシフト動作とキャプチャ動作の切換えが可能に構成された複数のスキャンチェーンと、該複数のスキャンチェーンのスキャン入力側に接続されたパターン展開回路と、該複数のスキャンチェーンのスキャン出力側に接続されたパターン圧縮回路とを有し、該複数のスキャンチェーンを構成する一部のフリップフロップのデータ出力端子が前記複数の論理回路ブロックの信号入力端子に接続され、該複数の論理回路ブロックの信号出力端子を、前記複数のスキャンチェーンを構成する他の一部のフリップフロップのデータ入力端子に接続して構成された圧縮スキャン回路と、
　前記複数のスキャンチェーンのいずれかに接続され、前記スキャンシフト動作において値が設定されるクロック制御用フリップフロップを含み、前記クロック制御用フリップフロップに設定された値に基づいて、前記キャプチャ動作において、前記複数のスキャンチェーンを構成する複数のフリップフロップのうち、特定のフリップフロップへの前記クロック信号の供給を停止するクロック制御手段と、を備え、
　前記複数のクロック信号のうち、前記特定のフリップフロップへ供給されるクロック信号の周波数が、該特定のフリップフロップ以外のフリップフロップへ供給されるクロック信号の周波数よりも低速である
　半導体集積回路。
　　【請求項２】
　前記クロック制御手段は、前記遷移スキャンテストの実行を許可するスキャンイネーブル信号の値と、前記クロック制御用フリップフロップに設定された値との論理和が所定の値をとるとき、前記特定のフリップフロップへのクロック信号の供給を停止するクロックゲーティング手段を備える請求項１記載の半導体集積回路。
　　【請求項３】
　前記複数のクロック信号の一つは、前記クロック供給源を入力とする分周回路の出力であることを特徴とする請求項１または２に記載の半導体集積回路。」
第３　原査定の理由について
１　原査定の拒絶の理由の概要
　平成２６年１２月１１日付けで通知した拒絶理由の概要は、次のとおりである。
「　この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　記　　　（引用文献等については引用文献等一覧参照）
・請求項　１−５
・引用文献等　１−７
（中略）
　　　　　　　　　　　引　用　文　献　等　一　覧
１．特開２０１０−９１４８２号公報
２．特表２００３−５１３２８６号公報
３．特開２００８−２３２６９０号公報
４．国際公開第２００５／１１６６７４号
５．米国特許出願公開第２００６／００６４６１６号明細書
６．特開平８−１０５９４１号公報
７．特開２００７−２４８１３５号公報」
２　原査定の理由の判断
（１）引用文献の記載事項
ア　原査定の拒絶の理由で引用された、本願の出願日前に頒布された刊行物である、特開２０１０−９１４８２号公報（以下、「引用文献１」という。）には、図面とともに、次の事項が記載されている（下線は、当審で付与したものである。）。
「【００１５】
　図１において、
半導体集積回路装置１上には、高速クロックドメイン２１と低速クロックドメイン２２とが構成されている。クロックドメイン２１，２２には、
複数のロジック及びフリップフロップが構成されている。各クロックドメイン２１，２２の各フリップフロップは、夫々スキャンチェイン化されている。
「【００１７】
　図１の例では、高速クロックドメイン２１は、フリップフロップＦＦＡ１を含む図示しない複数のフリップフロップ及び図示しない複数のロジックを有する。また、図１の例では、
低速クロックドメイン２２は、フリップフロップＦＦＢ１〜ＦＦＢ３を含む
フリップフロップＦＦＢ１〜ＦＦＢ３は、図示しない配線によって共通のスキャンチェインを構成する。
「【００１９】
　通常モード時には、高速クロックドメイン２１及び低速クロックドメイン２２内の各素子は、後述するＰＬＬ回路１４の出力に基づいて動作する。即ち、
高速クロックドメイン２１内の各フリップフロップは、ＰＬＬ回路１４からの高速クロックＣＬＫＰが与えられて動作し、低速クロックドメイン２２内の各フリップフロップは、高速クロックＣＬＫＰを分周して得られた低速クロックが与えられて動作する
【００２０】
　低速クロックドメイン２２内の
ロジック２６は、データパス上のフリップフロップＦＦＢ２を介して値が入力され、所定の論理演算を行った後、値をフリップフロップＦＦＢ３に出力するようになっている。
「【００２５】
　これにより、通常モード時には、
ＰＬＬ回路１４からの高速クロックＣＬＫＰがセレクタ１５ａを介して高速クロックドメイン２１に供給されると共に、分周回路１６からの低速クロックがセレクタ１５ｂを介して低速クロックドメイン２２に供給される。
（ア）段落【００１５】の記載から、引用文献１には、「高速クロックドメイン２１と低速クロックドメイン２２とが構成され、クロックドメイン２１，２２には、複数のロジック及びフリップフロップが構成され、各クロックドメイン２１，２２の各フリップフロップは、夫々スキャンチェイン化されている半導体集積回路装置１」が記載されている。
（イ）段落【００２５】の記載から、引用文献１には、「ＰＬＬ回路１４からの高速クロックＣＬＫＰがセレクタ１５ａを介して高速クロックドメイン２１に供給されると共に、分周回路１６からの低速クロックがセレクタ１５ｂを介して低速クロックドメイン２２に供給される」ことが記載されている。
（ウ）段落【００１７】の記載から、引用文献１には、「フリップフロップＦＦＢ１〜ＦＦＢ３はスキャンチェインを構成する」ことが記載されている。
（エ）段落【００２０】の記載から、引用文献１には、「ロジック２６は、データパス上のフリップフロップＦＦＢ２を介して値が入力され、所定の論理演算を行った後、値をフリップフロップＦＦＢ３に出力するようになっている」ことが記載されている。
（オ）段落【００１９】の記載から、引用文献１には、「高速クロックドメイン２１内の各フリップフロップは、ＰＬＬ回路１４からの高速クロックＣＬＫＰが与えられて動作し、低速クロックドメイン２２内の各フリップフロップは、高速クロックＣＬＫＰを分周して得られた低速クロックが与えられて動作する」ことが記載されている。
　上記（ア）〜（オ）より、引用文献１には、次の発明（以下、「引用発明」）が記載されている。
「高速クロックドメイン２１と低速クロックドメイン２２とが構成され、クロックドメイン２１，２２には、複数のロジック及びフリップフロップが構成され、各クロックドメイン２１，２２の各フリップフロップは、夫々スキャンチェイン化されている半導体集積回路装置１であって、
　ＰＬＬ回路１４からの高速クロックＣＬＫＰがセレクタ１５ａを介して高速クロックドメイン２１に供給されると共に、分周回路１６からの低速クロックがセレクタ１５ｂを介して低速クロックドメイン２２に供給され、
　フリップフロップＦＦＢ１〜ＦＦＢ３はスキャンチェインを構成し、
　ロジック２６は、データパス上のフリップフロップＦＦＢ２を介して値が入力され、所定の論理演算を行った後、値をフリップフロップＦＦＢ３に出力するようになっており、
　高速クロックドメイン２１内の各フリップフロップは、ＰＬＬ回路１４からの高速クロックＣＬＫＰが与えられて動作し、低速クロックドメイン２２内の各フリップフロップは、高速クロックＣＬＫＰを分周して得られた低速クロックが与えられて動作する
　半導体集積回路装置」
イ　原査定の拒絶の理由で周知技術を示す文献として引用された、本願の出願日前に頒布された刊行物である、特表２００３−５１３２８６号公報（以下、「引用文献２」という。）には、図面とともに、次の事項が記載されている（下線は、当審で付与したものである。）。
「  【００２７】
（図１〜４−−非インターアクトクロックドメイン）
  図１は、低速ドメイン１４および高速ドメイン１６を含む２つのクロックドメインに区分される、コアロジック１２を有する集積回路１０の一部を略示している。破線１８は２つのクロックドメイン間の境界を示す。この単純な回路において、いかなる信号経路も２つのクロックドメイン間の境界を横断しないので、従って２つのドメインは非インターアクトである。各クロックドメインは、スキャンチェーンに構成され組合せロジックと接続された２つのスキャナブルメモリ素子よりなる。
低速ドメイン１４は、スキャンチェーン２４に構成された２つのスキャナブルメモリ素子２０および２２
高速ドメイン１６は、スキャンチェーン３２に構成された２つのスキャナブルメモリ素子２８および３０
ウ　原査定の拒絶の理由で周知技術を示す文献として引用された、本願の出願日前に頒布された刊行物である、特開２００８−２３２６９０号公報（以下、「引用文献３」という。）には、図面とともに、次の事項が記載されている（下線は、当審で付与したものである。）。
「【００２１】
  ［第１実施形態］
　以下に、図面を参照して、本発明を実施するための形態について説明を行う。図１は、本実施形態のスキャンパス圧縮回路１の構成を例示する回路図である。本実施形態のスキャンパス圧縮回路１は、ＬＳＩテストが実行される集積回路に備えられていることが好ましい。図１を参照すると、
本実施形態のスキャンパス圧縮回路１は、スキャンパス回路２と、パタン生成器３と、出力圧縮器４とを含んで構成されている。
【００２２】
　スキャンパス回路２は、複数のスキャンパス群（第１スキャンパス群２−１〜第ｎスキャンパス群２−ｎ）を含んで構成されている。
【００２３】
　
パタン生成器３は、擬似ランダムパターン等のスキャン入力パターンデータを作成する。パタン生成器３は、そのスキャン入力パターンデータを、スキャンパス回路２の複数のスキャンパス群に供給している。
【００２４】
　
出力圧縮器４は、複数のスキャンパス群の出力に対して、データ圧縮（例えばシグネチャ圧縮）を行っている。
エ　原査定の拒絶の理由で周知技術を示す文献として引用された、本願の出願日前に頒布された刊行物である、国際公開第２００５／１１６６７４号（以下、「引用文献４」という。）には、図面とともに、次の事項が記載されている（下線は、当審で付与したものである。）。
「[017] FIG. 1 shows a prior-art 
compressed scan test system
The Compressed Scan Core 131 comprises a Scan Core 132 surrounded by a Decompressor 161 and Compressor 162.
（当審訳：[017]図1は、ATE(自動テスト装置)を使用して、圧縮されたスキャンデータパターンとスキャンベースの集積回路をテストするための従来技術の
圧縮スキャンテストシステムを示す。圧縮スキャンコア131は伸長器161および圧縮器162によって囲まれた走査コア132を含む。
オ　原査定の拒絶の理由で周知技術を示す文献として引用された、本願の出願日前に頒布された刊行物である、米国特許出願公開第２００６／００６４６１６号明細書（以下、「引用文献５」という。）には、図面とともに、次の事項が記載されている（下線は、当審で付与したものである。）。
「[0035] FIG. 5 is a block diagram of an at-speed multi-frequency BIST architecture 26 in accordance with the invention. In the center of the diagram is a digital circuit 28 to be tested. The circuit includes a number of scan chains such as SC1, SC2, and SC3 and combinational logic 30a-c. The scan chains are comprised of scan cells such as the memory element 20. 
Each scan chain is clocked by a separate clock CLK1, CLK2, and CLK3, respectively, which are typically synchronous and may provide the same or different operating frequencies.
（当審訳：図5は、本発明によるアットスピード多周波BISTアーキテクチャ26のブロック図である。図の中心にある試験すべきデジタル回路28である。この回路は、SC1、SC2、SC3と組合せ論理30a-cのようなスキャンチェーンの数を含む。スキャン・チェーンは、メモリ要素20のようなスキャンセルから構成される。
各スキャンチェーンは、それぞれ別個のクロックCLK1、CLK2、及びCLK3は典型的に同期しないでクロックされ、同一または異なる動作周波数を提供することができる。
カ　原査定の拒絶の理由で周知技術を示す文献として引用された、本願の出願日前に頒布された刊行物である、特開平８−１０５９４１号公報（以下、「引用文献６」という。）には、図面とともに、次の事項が記載されている（下線は、当審で付与したものである。）。
「【００１９】図１は本発明の一実施例の構成を示すブロック図であり、図２は図１に示す回路の変更前の構成を示すブロック図である。これらの図において、本発明の一実施例による
スキャンパス回路は、通常のフリップフロップ（以下、ＦＦとする）１，５，６と、インバータ７と、アンドゲート８と、クロック制御回路（ＳＣＤ）１１〜１３と、スキャンＦＦ２２〜２４とから構成されている。
【００２０】スキャンＦＦ２２〜２４は図２の通常のＦＦ２〜４を置き換えたものであり、夫々２つのスキャンクロック信号ＳＣＬＫ１，ＳＣＬＫ２によってスキャン動作するようになっている。」
「【００２３】ク
ロック制御回路１１〜１３はＦＦ１，５，６及びスキャンＦＦ２２〜２４各々へのクロック信号上に配設されており、スキャンサンプル信号ＳＡＭＰＬＥによって所定値（例えば、“１”）が設定されると、ＦＦ１，５，６及びスキャンＦＦ２２〜２４各々へのクロック信号を所定値に固定する。
キ　原査定の拒絶の理由で周知技術を示す文献として引用された、本願の出願日前に頒布された刊行物である、特開２００７−２４８１３５号公報（以下、「引用文献７」という。）には、図面とともに、次の事項が記載されている（下線は、当審で付与したものである。）。
「【００３８】
  図３において、第１のテストクロック制御回路（ＴＣＬＫＣＴＬ）ＴＣ１１は、ユーザモード時の
クロック信号ＵＣＬＫ１にて駆動されるクロックドメインに所属する第１のレジスタ群（スキャンフリップフロップ群）ＳＦＦＧ１ａ〜ＳＦＦＧ１ｚ
第１のレジスタ群ＳＦＦＧ１ａ〜ＳＦＦＧ１ｚは同一のスキャンチェーンに接続している。
「【００４０】
  図３において、第２のテストクロック制御回路（ＴＣＬＫＣＴＬ）ＴＣ１２は、第１のテストクロック制御回路（ＴＣＬＫＣＴＬ）ＴＣ１１と内部構成は同一とされ、ユーザモード時の
クロック信号ＵＣＬＫ２にて駆動されるクロックドメインに所属する第２のレジスタ群ＳＦＦＧ２ａ〜ＳＦＦＧ２ｚ
第２のレジスタ群ＳＦＦＧ２ａ〜ＳＦＦＧ２ｚは同一のスキャンチェーンに接続する。
【００４１】
  第３のテストクロック制御回路（ＴＣＬＫＣＴＬ）ＴＣ１３は、第１のテストクロック制御回路（ＴＣＬＫＣＴＬ）ＴＣ１１と内部構成は同一とされ、ユーザモード時の
クロックＵＣＬＫ３にて駆動されるクロックドメインに所属する第３のレジスタ群ＳＦＦＧ３ａ〜ＳＦＦＧ３ｚ
第３のレジスタ群ＳＦＦＧ３ａ〜ＳＦＦＧ３ｚは同一のスキャンチェーンに接続する。
「【００４３】
  図４は、図３のテストクロック制御回路（ＴＣＬＫＣＴＬ）の詳細な回路構成を示す図である。図４において、ＳＣＧＣは、スキャンパステストモードでない場合、すなわちユーザモードの場合に、スキャンモード信号ＳＭＯＤＥをＬＯＷレベルとすることで、出力値Ｑが論理１にセットされ、ＴＣ１１、ＴＣ１２、ＴＣ１３のスキャンチェーンに組み込まれて、任意の値を設定可能なスキャンフリップフロップＳＦＦと、スキャンパステスト時のスキャンイネーブル信号ＳＥＮの値と、
スキャンフリップフロップＳＦＦの出力値によって、スキャンパステスト時のテストクロック信号ＳＣＬＫを伝播させるか遮断するかを制御するクロックゲーティングセルＣＧＣとを備えている。
「【００９６】
  図１１は、本発明の第４の実施例の構成を示す図である。図１１を参照すると、本実施例において、テストクロック制御回路（ＴＣＬＫＣＴＬ）ＴＣ１１のスキャン出力ＳＯＴは、レジスタ（スキャンフリップフロップ）ＳＦＦＧ１ａのシリアル入力ＳＩＮに入力され、レジスタ群ＳＦＦＧ１ａ〜ＳＦＦＧ１ｚとともにスキャンチェーンの一部を構成している。テストクロック制御回路（ＴＣＬＫＣＴＬ）ＴＣ２、ＴＣ３についても同様に、スキャン出力ＳＯＴは、それぞれのスキャンフリップフロップＳＦＦＧ２ａ、３ａのシリアル入力ＳＩＮに入力され、スキャンチェーンの一部を構成している。すなわち、
テストクロック制御回路（ＴＣＬＫＣＴＬ）に内蔵されるスキャンフリップフロップＳＦＦは、テストクロック制御回路に内蔵されるスキャンフリップフロップＳＦＦ同士だけではなく、他の内部ロジックをテストするためのスキャンチェーンの一部として組み込む構成としても良い。
（２）本願発明１について
ア　対比
　本願発明１と引用発明を対比する。
（ア）引用発明の「高速クロックドメイン２１と低速クロックドメイン２２とが構成され、クロックドメイン２１，２２には、複数のロジック及びフリップフロップが構成され、各クロックドメイン２１，２２の各フリップフロップは、夫々スキャンチェイン化されている半導体集積回路装置１」は、本願発明１の「高速クロックグループに属する論理回路ブロックおよび低速クロックグループに属する論理回路ブロックを含む、動作周波数の異なる複数の論理回路ブロックを有し、遷移スキャンテストを実行可能に構成された半導体集積回路」に相当する。
（イ）引用発明に「ＰＬＬ回路１４からの高速クロックＣＬＫＰがセレクタ１５ａを介して高速クロックドメイン２１に供給されると共に、分周回路１６からの低速クロックがセレクタ１５ｂを介して低速クロックドメイン２２に供給される」とあることから、「セレクタ１５ａ」は、「ＰＬＬ回路１４」から「高速クロックドメイン２１」にクロックを供給する手段、「セレクタ１５ｂ」は、「分周回路１６」から「低速クロックドメイン２２」にクロックを供給する手段であるといえ、
　引用発明の「ＰＬＬ回路１４からの高速クロックＣＬＫＰ」を「高速クロックドメイン２１に供給」する「セレクタ１５ａ」及び「分周回路１６からの低速クロック」を「低速クロックドメイン２２に供給」する「セレクタ１５ｂ」は、本願発明１の「クロック供給源より、前記複数の論理回路ブロックの動作周波数各々に相当する周波数の複数のクロック信号を供給するクロック供給手段」に相当する。
（ウ）スキャンチェインは、前段のフリップフロップのデータ出力端子と次段のフリップフロップのスキャンデータ入力端子とを互いに接続してスキャンシフト動作とキャプチャ動作の切換えが可能に構成されるものであることは、自明な事項であるから、引用発明の「各クロックドメイン２１，２２の各フリップフロップは、夫々スキャンチェイン化されて」いる構成と、本願発明１の「前記クロック供給手段より前記高速クロックグループに属する論理回路ブロックの動作周波数に対応したクロック信号の供給を受けて動作する前記高速クロックグループに属するフリップフロップおよび前記低速クロックグループに属する論理回路ブロックの動作周波数に対応したクロック信号の供給を受けて動作する前記低速クロックグループに属するフリップフロップの双方を含む複数のフリップフロップを各々が備え、該複数のフリップフロップにおいて前段のフリップフロップのデータ出力端子と次段のフリップフロップのスキャンデータ入力端子とを互いに接続してスキャンシフト動作とキャプチャ動作の切換えが可能に構成された複数のスキャンチェーン」とは、「複数のフリップフロップにおいて前段のフリップフロップのデータ出力端子と次段のフリップフロップのスキャンデータ入力端子とを互いに接続してスキャンシフト動作とキャプチャ動作の切換えが可能に構成された複数のスキャンチェーン」である点で共通する。
（エ）引用発明の「フリップフロップＦＦＢ１〜ＦＦＢ３はスキャンチェインを構成し、ロジック２６は、データパス上のフリップフロップＦＦＢ２を介して値が入力され、所定の論理演算を行った後、値をフリップフロップＦＦＢ３に出力するようになって」いる構成と、本願発明１の「該複数のスキャンチェーンを構成する一部のフリップフロップのデータ出力端子が前記複数の論理回路ブロックの信号入力端子に接続され、該複数の論理回路ブロックの信号出力端子を、前記複数のスキャンチェーンを構成する他の一部のフリップフロップのデータ入力端子に接続して構成された圧縮スキャン回路」とは、「複数のスキャンチェーンを構成する一部のフリップフロップのデータ出力端子が前記複数の論理回路ブロックの信号入力端子に接続され、該複数の論理回路ブロックの信号出力端子を、前記複数のスキャンチェーンを構成する他の一部のフリップフロップのデータ入力端子に接続して構成されたスキャン回路」である点で共通する。
（オ）引用発明の「高速クロックドメイン２１内の各フリップフロップは、ＰＬＬ回路１４からの高速クロックＣＬＫＰが与えられて動作し、低速クロックドメイン２２内の各フリップフロップは、高速クロックＣＬＫＰを分周して得られた低速クロックが与えられて動作する」は、本願発明１の「前記複数のクロック信号のうち、前記特定のフリップフロップへ供給されるクロック信号の周波数が、該特定のフリップフロップ以外のフリップフロップへ供給されるクロック信号の周波数よりも低速である」に相当する。
　すると、本願発明１と引用発明とは、次の一致点及び相違点を有する。
（一致点）
「高速クロックグループに属する論理回路ブロックおよび低速クロックグループに属する論理回路ブロックを含む、動作周波数の異なる複数の論理回路ブロックを有し、遷移スキャンテストを実行可能に構成された半導体集積回路であって、
　クロック供給源より、前記複数の論理回路ブロックの動作周波数各々に相当する周波数の複数のクロック信号を供給するクロック供給手段と、
　複数のフリップフロップにおいて前段のフリップフロップのデータ出力端子と次段のフリップフロップのスキャンデータ入力端子とを互いに接続してスキャンシフト動作とキャプチャ動作の切換えが可能に構成された複数のスキャンチェーンと、
　複数のスキャンチェーンを構成する一部のフリップフロップのデータ出力端子が前記複数の論理回路ブロックの信号入力端子に接続され、該複数の論理回路ブロックの信号出力端子を、前記複数のスキャンチェーンを構成する他の一部のフリップフロップのデータ入力端子に接続して構成されたスキャン回路と、　
　前記複数のクロック信号のうち、前記特定のフリップフロップへ供給されるクロック信号の周波数が、該特定のフリップフロップ以外のフリップフロップへ供給されるクロック信号の周波数よりも低速である
　半導体集積回路」
（相違点１）
　複数のスキャンチェーンが、本願発明１は、「前記クロック供給手段より前記高速クロックグループに属する論理回路ブロックの動作周波数に対応したクロック信号の供給を受けて動作する前記高速クロックグループに属するフリップフロップおよび前記低速クロックグループに属する論理回路ブロックの動作周波数に対応したクロック信号の供給を受けて動作する前記低速クロックグループに属するフリップフロップの双方を含む複数のフリップフロップを各々が備え」るのに対して、引用発明の「各クロックドメイン２１，２２の各フリップフロップ」は、このような特定がない点。
（相違点２）
　本願発明１が「該複数のスキャンチェーンのスキャン入力側に接続されたパターン展開回路と、該複数のスキャンチェーンのスキャン出力側に接続されたパターン圧縮回路とを有」する「圧縮スキャン回路」であるのに対して、引用発明の「スキャンチェイン」は、このような特定がない点。
（相違点３）
　本願発明１が、「前記複数のスキャンチェーンのいずれかに接続され、前記スキャンシフト動作において値が設定されるクロック制御用フリップフロップを含み、前記クロック制御用フリップフロップに設定された値に基づいて、前記キャプチャ動作において、前記複数のスキャンチェーンを構成する複数のフリップフロップのうち、特定のフリップフロップへの前記クロック信号の供給を停止するクロック制御手段」を備えているのに対して、引用発明は、このような手段を有しない点。
イ　判断
　上記相違点１について検討する。
　引用文献２には「低速ドメイン１４は、スキャンチェーン２４に構成された２つのスキャナブルメモリ素子２０および２２・・・高速ドメイン１６は、スキャンチェーン３２に構成された２つのスキャナブルメモリ素子２８および３０・・・よりなる。」（段落【００２７】）と記載されている。
　引用文献５には「Each scan chain is clocked by a separate clock CLK1, CLK2, and CLK3, respectively, which are typically synchronous and may provide the same or different operating frequencies.（当審訳：各スキャンチェーンは、それぞれ別個のクロックCLK1、CLK2、及びCLK3は典型的に同期しないでクロックされ、同一または異なる動作周波数を提供することができる。）」（段落[００３５]）と記載されている。
　引用文献７には「クロック信号ＵＣＬＫ１にて駆動されるクロックドメインに所属する第１のレジスタ群ＳＦＦＧ１ａ〜ＳＦＦＧ１ｚは同一のスキャンチェーンに接続している。」（段落【００３８】）、「クロック信号ＵＣＬＫ２にて駆動されるクロックドメインに所属する第２のレジスタ群ＳＦＦＧ２ａ〜ＳＦＦＧ２ｚは同一のスキャンチェーンに接続する。」（段落【００４０】）、「クロックＵＣＬＫ３にて駆動されるクロックドメインに所属する第３のレジスタ群ＳＦＦＧ３ａ〜ＳＦＦＧ３ｚは同一のスキャンチェーンに接続する。」（段落【００４１】）と記載されている。
　しかしながら、引用文献２、５及び７には、いずれも、「複数のスキャンチェーン」が、「高速クロックグループに属するフリップフロップおよび低速クロックグループに属するフリップフロップの双方を含む複数のフリップフロップを各々が備える」ことは記載されていない。
　また、引用文献３，４及び６も同様に、「複数のスキャンチェーン」が、「高速クロックグループに属するフリップフロップおよび低速クロックグループに属するフリップフロップの双方を含む複数のフリップフロップを各々が備える」ことは記載されていない。
　してみると、引用発明において、各クロックドメイン２１，２２の各フリップフロップを、高速クロックグループに属するフリップフロップおよび低速クロックグループに属するフリップフロップの双方を含む複数のフリップフロップとすることは、当業者といえども容易であるということはできない。
　
　したがって、上記相違点１に係る本願発明１の構成は、引用発明及び引用文献２〜７に記載された事項に基づいて、当業者が容易になし得たことであるとはいえない。
　よって、本願発明１は、上記相違点２，３について検討するまでもなく、引用発明及び引用文献２〜７に記載された事項に基づいて、当業者が容易に発明をすることができたとはいえない。
（３）小括
　上記「（２）」に記載したように、本願発明１は、引用発明及び引用文献２〜７に記載された事項に基づいて、当業者が容易に発明をすることができたとはいえない。
　また、本願発明２ないし３は、本願発明１をさらに限定したものであるので、同様に、当業者が引用発明及び引用文献２〜７に記載された事項に基づいて、容易に発明をすることができたものとはいえない。
　よって、原査定の理由によって、本願を拒絶することはできない。
第４　当審拒絶理由について
１　当審拒絶理由の概要
「　　　　　　　　　　　　　　　　理　由 
１　この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第１号に規定する要件を満たしていない。 
 　　 
 　　　　　　　　　　　　　　　　　記 
 　発明の詳細な説明には「一方、異なる周波数のクロックを同一の外部クロック端子で供給して、遷移スキャンテストを実施しようとする場合、高速クロック・フリップフロップのテスト時に、低速クロック・フリップフロップについては、動作が補償されていないためスキャンＦＦの期待値をマスクして、テストを実施する必要がある。このとき、圧縮スキャンも同時に適用している場合、図５に示すように、パターン圧縮回路がＥＸ−ＯＲゲートで構成されているため、低速クロック・フリップフロップのスキャンＦＦの期待値をマスクすると、他のスキャンチェーンの同一段にある高速クロックのスキャンＦＦもマスクされてしまう。その結果、圧縮スキャンにおける故障の検出率が低下する、という問題がある。」（段落[０００９]）、「高速クロック動作ブロック（高速クロックグループ）、及び低速クロック動作ブロック（低速クロックグループ）という、動作周波数の異なるブロックが存在する半導体集積回路において、それらのブロック間にスキャンチェーンを配し、その半導体集積回路の遷移スキャンテストのキャプチャ動作時において、クロック制御用回路によって低速クロックグループのスキャンＦＦに供給されるクロックを止めるように構成する。」（段落[００３１]）等と記載されており、 
 　高速クロック・フリップフロップのテスト時に、低速クロック・フリップフロップの動作が補償されていないという課題に対して、低速クロックグループのスキャンＦＦに供給されるクロックを止めるという構成が記載されている。 
 　しかしながら、請求項１には「前記複数のスキャンチェーンを構成する複数のフリップフロップのうち、特定のフリップフロップへの前記クロック信号の供給を停止するクロック制御手段と」としか規定されておらず、 
 　請求項１の記載は、高速クロックグループに属するフリップフロップへのクロック信号の供給を停止するような、発明の詳細な説明に開示のない発明まで含むこととなる。 
 　したがって、請求項１は、発明の詳細な説明に記載した範囲を超えて特許を請求することとなり、請求項１に係る発明は、発明の詳細な説明に記載したものでない。 
 　 
 　また、請求項１を引用する請求項２、４についても、請求項１と同様である。 
  
 ２　この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第２号に規定する要件を満たしていない。 
 　 
 　　　　　　　　　　　　　　　　　記 
 　請求項１に「前記高速クロックグループに属する論理回路ブロックの動作周波数に対応したクロック信号の供給を受けて動作する前記高速クロックグループに属するフリップフロップおよび前記低速クロックグループに属する論理回路ブロックの動作周波数に対応したクロック信号の供給を受けて動作する前記低速クロックグループに属するフリップフロップを含む複数のフリップフロップからなり、該複数のフリップフロップにおいて・・・構成された複数のスキャンチェーンと」と記載されているが、 
 　上記記載では、「複数のスキャンチェーン」を構成する「複数のフリップフロップ」が、「高速クロックグループに属するフリップフロップ」および「低速クロックグループに属するフリップフロップ」の双方を含むのか否かが、不明確である。　 
 　よって、請求項１に係る発明は明確でない。 
  
 　また、請求項１を引用する請求項２−４についても、請求項１と同様である。」
２　当審拒絶理由の判断
（１）平成２８年９月１６日付けの手続補正（以下、「本件補正」という。）によって、本願の請求項１は「前記複数のクロック信号のうち、前記特定のフリップフロップへ供給されるクロック信号の周波数が、該特定のフリップフロップ以外のフリップフロップへ供給されるクロック信号の周波数よりも低速である」ことを追加する補正がなされた。このことにより、請求項１ないし３に係る発明は発明の詳細な説明に記載したものとなった。
（２）本件補正によって、本願の請求項１は「前記クロック供給手段より前記高速クロックグループに属する論理回路ブロックの動作周波数に対応したクロック信号の供給を受けて動作する前記高速クロックグループに属するフリップフロップおよび前記低速クロックグループに属する論理回路ブロックの動作周波数に対応したクロック信号の供給を受けて動作する前記低速クロックグループに属するフリップフロップ
の双方
を各々が備え
　よって、当審拒絶理由１ないし２は解消した。
第５　むすび
　以上のとおり、原査定及び当審の拒絶の理由を検討しても、その理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。