【事件の表示】
　特願２０１２−５１００３１「ＶＣＯ周波数チューニングのための、オーバーラップする２セグメントキャパシタバンク」拒絶査定不服審判事件〔平成２２年１１月１１日国際公開、ＷＯ２０１０／１２９９２５、平成２４年１０月２５日国内公表、特表２０１２−５２６４９２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯　
　本願は、２０１０年（平成２２年）５月７日（パリ条約による優先権主張２００９年５月７日、米国）を国際出願日とする出願であって、平成２５年３月２１日付けで拒絶理由が通知され、平成２５年９月２０日付けで意見書、手続補正書が提出されたものの、平成２６年３月１０日付けで拒絶査定がなされたものである。　
　本件は、上記拒絶査定を不服として平成２６年７月１７日付けで請求された拒絶査定不服審判であって、請求と同時に手続補正書が提出されたものである。　
 　 
第２．平成２６年７月１７日付け手続補正についての補正却下の決定　
　［補正却下の決定の結論］　
 　  
　平成２６年７月１７日付けの手続補正（以下「本件補正」という。）を却下する。　
　
　［理由]　
　
１．本件補正　
　本件補正は、平成２５年９月２０日付けで補正された特許請求の範囲の請求項１〜１９を補正して、補正後の特許請求の範囲の請求項１〜１９とする補正であり、補正前後の請求項１は各々次のとおりである。なお、下線は請求人が付与した。
　[補正前]
　「【請求項１】
　第１発振ノードと、
　第２発振ノードと、
　第１の複数の第１同調キャパシタエレメント（tuning capacitor elements）であって、第１状態において各第１同調キャパシタエレメントが前記第１及び前記第２発振ノード間に第１キャパシタンスを供給し、第２状態において各第１同調キャパシタエレメントが前記第１及び前記第２発振ノード間に実質的にキャパシタンスを供給しない、前記第１の複数の第１同調キャパシタエレメントと、
　第２の複数の第２同調キャパシタエレメントであって、第１状態において各第２同調キャパシタエレメントが前記第１及び前記第２発振ノード間に第２キャパシタンスを供給し、第２状態において各第２同調キャパシタエレメントが前記第１及び前記第２発振ノード間に実質的にキャパシタンスを供給せず、前記第２キャパシタンスが前記第１キャパシタンスよりも小さい、前記第２の複数の第２同調キャパシタエレメントと
、
　
前記第１の複数の第１同調キャパシタエレメントと前記第２の複数の第２同調キャパシタエレメントとの両方に結合された、ある量のキャパシタバンク選択ロジックであって、前記ある量のキャパシタバンク選択ロジックは、前記発振器の発振周波数とターゲット発振周波数との差に応じて第１キャパシタバンクコードおよび第２キャパシタバンクコードを生成する、ある量のキャパシタバンク選択ロジックと、
　を備える発振器。」
　
　[補正後]　
　「【請求項１】
　第１発振ノードと、
　第２発振ノードと、
　第１の複数の第１同調キャパシタエレメント（tuning capacitor elements）であって、第１状態において各第１同調キャパシタエレメントが前記第１及び前記第２発振ノード間に第１キャパシタンスを供給し、第２状態において各第１同調キャパシタエレメントが前記第１及び前記第２発振ノード間に実質的にキャパシタンスを供給しない、前記第１の複数の第１同調キャパシタエレメントと、
　第２の複数の第２同調キャパシタエレメントであって、第１状態において各第２同調キャパシタエレメントが前記第１及び前記第２発振ノード間に第２キャパシタンスを供給し、第２状態において各第２同調キャパシタエレメントが前記第１及び前記第２発振ノード間に実質的にキャパシタンスを供給せず、前記第２キャパシタンスが前記第１キャパシタンスよりも小さい、前記第２の複数の第２同調キャパシタエレメントと、
　前記第１の複数の第１同調キャパシタエレメントと前記第２の複数の第２同調キャパシタエレメントとの両方に結合された、ある量のキャパシタバンク選択ロジックであって、前記ある量のキャパシタバンク選択ロジックは、前記発振器の発振周波数とターゲット発振周波数との差に応じて第１キャパシタバンクコードおよび第２キャパシタバンクコードを生成する、ある量のキャパシタバンク選択ロジックと、
　を備え
、
　
ここで、前記第２の複数の第２同調キャパシタエレメントのすべてが前記第１状態であるときの前記第２キャパシタンスの合計は、前記第１キャパシタンスよりも大きい、
　
２．本件補正についての検討　
　補正後の請求項１は、補正前の請求項１に、「前記第２の複数の第２同調キャパシタエレメントのすべてが前記第１状態であるときの前記第２キャパシタンスの合計は、前記第１キャパシタンスよりも大きい」との事項を追加するものであり、願書に最初に添付した明細書の【００４０】段落には、「この好適な実施形態では、１５個の微同調キャパシタエレメントのキャパシタンス値が、２つの粗同調キャパシタエレメントに実質的に同様となるよう、キャパシタンス値Ｂが選択される。」とあり、ここで、微同調キャパシタエレメントが第２同調キャパシタエレメントに、粗同調キャパシタエレメントが第１キャパシタエレメントに、それぞれ対応するから、第２キャパシタンスの合計は、第１キャパシタンス２個分と実質的に同じ、つまり第１キャパシタンス１個分よりも大きいことは、願書に最初に添付した明細書には実質記載されているから、本件補正は、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされた補正であり、特許法第１７条の２第３項の規定を満たしている。さらに、「第２キャパシタンスの合計は、前記第１キャパシタンスよりも大きい」と、「第１キャパシタンス」と「第２キャパシタンス」の容量の関係について限定するものであるから、本件補正は、補正前の請求項１に記載された発明を特定するために必要な事項を限定するものである。
　したがって、本件補正は、特許法第１７条の２第５項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか）について以下に検討する。
（１）本願補正発明
　本願補正発明は、「第２．平成２６年７月１７日付け手続補正についての補正却下の決定」、「１．本件補正」において、［補正後］として記載したとおりのものである。
（２）引用発明
　原査定の拒絶の理由で引用された特開２００９−１０５９９号公報（以下、「引用例１」という。）には、図面とともに以下の事項が記載されている。なお、下線は当審が付与した。
「【００２８】
　本発明の周波数シンセサイザにおいて、各第１の可変容量素子と、第２の可変容量素子とは互いに物理的構造が異なっていてもよい。
　【００２９】
　本発明の周波数シンセサイザにおいて、各第１の可変容量素子は、配線間容量素子とスイッチとを含み、各第２の可変容量素子は、ＭＯＳバラクタ素子であってもよい。」
「【００４９】
  （第１の実施形態）
　本発明の第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係る周波数シンセサイザの回路構成を示している。図１に示すように本実施形態の
周波数シンセサイザは、デジタル制御発振（ＤＣＯ）回路１０の発振周波数を発振周波数制御部２０によりループ制御するフェーズドロックループ（ＰＬＬ）回路である
　
ＤＣＯ回路１０は、インダクタ１１と可変容量部１２と負性抵抗生成部１３と出力アンプ１９とを有するＬＣ発振回路であり、可変容量部１２の容量値を変化させることにより、発振周波数を変化させることができる。
【００５０】
　
可変容量部１２は、第１の容量素子群１４と第２の容量素子群１５とを有している。第１の容量素子群１４は、印加する電圧によって第１の容量状態（低容量状態）と第１の容量状態よりも容量値が大きい第２の容量状態（高容量状態）との間で容量値が変化する複数の第１の可変容量素子により構成されている。第２の容量素子群１５は、印加する電圧によって第３の容量状態（低容量状態）と第３の容量状態よりも容量値が大きい第４の容量状態（高容量状態）との間で容量値が変化する複数の第２の可変容量素子により構成されている。従って、第１の可変容量素子及び第２の可変容量素子を低容量状態から高容量状態又は高容量状態から低容量状態に変化させることにより、第１の容量素子群１４の容量値及び第２の容量素子群１５の容量値を変化させることができる。
【００５１】
　
各第１の可変容量素子及び各第２の可変容量素子の容量状態の切り換えは、発振周波数制御部２０により行う。ＤＣＯ回路１０の出力は、
比較信号に変換される。比較信号は、信号比較部３４において基準信号と比較される。基準信号は、
周波数選局データと参照周波数信号とから生成される。信号比較部３４は、比較信号と基準信号との
周波数
を比較し、そのずれに応じた比較結果を出力する。比較結果は、ループゲイン調整部３３により、
多ビットのデジタル制御データとして出力される。
【００５２】
　
多ビットのデジタル制御データは、分数部を表す桁（ビット）と、整数部を表す桁とを含んでいる。分数部を表す桁の桁数は、必要とする発振周波数の分解能に応じて決定すればよい。整数部は、さらに上位ビットと下位ビットに分割されている。
【００５３】
　
整数部上位ビットのデータは、第１の容量素子選択回路２１に入力される。整数部下位ビットのデータは、加算器３９によりΣΔ変調部３７によりΣΔ変調された分数部ビットのデータが加算され、第２の容量素子選択回路２２に入力される。
【００５４】
　
本実施形態の第１の容量素子選択回路２１及び第２の容量素子選択回路２２はエンコーダであり、入力されたデジタル制御データをサーモメータコードにそれぞれ変換して、対応する第１の可変容量素子及び第２の可変容量素子をそれぞれ選択して高容量状態とする。これにより、可変容量部１２の容量値が変化し、ＤＣＯ回路１０の発振周波数が変化する。
「【００５９】
　図３（ａ）及び（ｂ）は、それぞれ第１の可変容量素子及び第２の可変容量素子の容量値と選択信号線の電圧との関係を示している。第１の可変容量素子は、選択信号線に印加された電圧がＶＬの際には
高容量状態となり容量値がＣ
Ｈ
１
低容量状態となり容量値はＣ
Ｌ
１
容量値の変化量はＣ
Ｈ
１−Ｃ
Ｌ
１＝ΔＣ１
高容量状態となり容量値がＣ
Ｈ
２
低容量状態となり容量値はＣ
Ｌ
２
容量値の変化量はＣ
Ｈ
２−Ｃ
Ｌ
２＝ΔＣ２
「【０１３６】
　また、第３の実施形態及びその変形例においては、
第１の可変容量素子の個数をｉ個、第２の可変容量素子の個数を少なくとも２ｊ＋１個とし、第１の可変容量素子の容量値の変化量ΔＣ１を、第２の可変容量素子の容量値の変化量ΔＣ２の（ｊ＋１）倍とすればよい。
　【図１】には、発振周波数制御部２０は、信号比較部３４、ループゲイン調整部３３、第１の容量素子選択回路２１、第２の容量素子選択回路２２を含み、第１の容量素子選択回路２１は、第１の容量素子群１４と矢印で結合されており、第２の容量素子選択回路２２は、第２の容量素子群１５と矢印で結合されていることが記載されている。
　【図１】には、第１の容量素子群１４と第２の容量素子群１５とは、それぞれ、右側の線と左側の線とに、その両端を接続していることが記載されている。
　ここで、上記記載について検討する。　
　【００４９】段落の記載から、引用例１に記載されている発明は、デジタル制御発振（ＤＣＯ）回路１０の発振周波数を発振周波数制御部２０によりループ制御する周波数シンセサイザに関するものであり、デジタル制御発振（ＤＣＯ）回路１０は、可変容量部１２の容量値を変化させることにより、発振周波数を変化させることができるものである。
　【００５０】段落には、可変容量部１２は、第１の容量素子群１４と第２の容量素子群１５とを有しており、第１の容量素子群１４は、印加する電圧によって第１の容量状態（低容量状態）と第１の容量状態よりも容量値が大きい第２の容量状態（高容量状態）との間で容量値が変化する複数の第１の可変容量素子により構成され、第２の容量素子群１５は、印加する電圧によって第３の容量状態（低容量状態）と第３の容量状態よりも容量値が大きい第４の容量状態（高容量状態）との間で容量値が変化する複数の第２の可変容量素子により構成されていることが記載されている。
　【図１】には、第１の容量素子群１４と第２の容量素子群１５とは、それぞれ、右側の線と左側の線とに、その両端を接続していることが記載されている。
　【００５１】段落には、各第１の可変容量素子及び各第２の可変容量素子の容量状態の切り換えは、発振周波数制御部２０により行うこと、具体的には、信号比較部３４は、ＤＣＯ回路１０の出力から生成される比較信号と、参照周波数信号から生成される基準信号との周波数を比較し、そのずれに応じた比較結果を出力し、比較結果は、ループゲイン調整部３３により、多ビットのデジタル制御データとして出力されることが記載されている。
　【００５２】，【００５３】段落には、多ビットのデジタル制御データは、分数部を表す桁（ビット）と、整数部を表す桁とを含んでおり、整数部は、さらに上位ビットと下位ビットに分割され、整数部上位ビットのデータは、第１の容量素子選択回路２１に入力され、整数部下位ビットのデータは、分数部ビットのデータが加算され、第２の容量素子選択回路２２に入力されることが記載されている。
　【００５４】段落には、第１の容量素子選択回路２１及び第２の容量素子選択回路２２はエンコーダであり、入力されたデジタル制御データをサーモメータコードにそれぞれ変換して、対応する第１の可変容量素子及び第２の可変容量素子をそれぞれ選択して高容量状態とすることで、可変容量部１２の容量値が変化し、ＤＣＯ回路１０の発振周波数が変化することが記載されている。
　【００５９】段落には、第１の可変容量素子の高容量状態と低容量状態との容量値の変化量はΔＣ１であり、第２の可変容量素子の高容量状態と低容量状態との容量値の変化量はΔＣ２であることが記載されている。
　【０１３６】段落には、第１の可変容量素子の個数をｉ個、第２の可変容量素子の個数を少なくとも２ｊ＋１個とし、第１の可変容量素子の容量値の変化量ΔＣ１を、第２の可変容量素子の容量値の変化量ΔＣ２の（ｊ＋１）倍とすることが記載されている。
　【図１】には、発振周波数制御部２０は、信号比較部３４、ループゲイン調整部３３、第１の容量素子選択回路２１、第２の容量素子選択回路２２を含み、第１の容量素子選択回路２１は、第１の容量素子群１４と、第２の容量素子選択回路２２は、第２の容量素子群１５と、それぞれ結合されていることが記載されている。
　したがって、引用例１には、以下の発明（以下、「引用例１発明」という。）が記載されている。　
　「デジタル制御発振（ＤＣＯ）回路１０の発振周波数を発振周波数制御部２０によりループ制御する周波数シンセサイザであって、
　デジタル制御発振（ＤＣＯ）回路１０は、可変容量部１２の容量値を変化させることにより、発振周波数を変化させ、
　可変容量部１２は、第１の容量素子群１４と第２の容量素子群１５とを有しており、第１の容量素子群１４は、印加する電圧によって第１の容量状態（低容量状態）と第１の容量状態よりも容量値が大きい第２の容量状態（高容量状態）との間で容量値が変化する複数の第１の可変容量素子により構成され、第２の容量素子群１５は、印加する電圧によって第３の容量状態（低容量状態）と第３の容量状態よりも容量値が大きい第４の容量状態（高容量状態）との間で容量値が変化する複数の第２の可変容量素子により構成されており、
　第１の容量素子群１４と第２の容量素子群１５とは、それぞれ、右側の線と左側の線とに、その両端を接続しており、
　各第１の可変容量素子及び各第２の可変容量素子の容量状態の切り換えは、発振周波数制御部２０により行うこと、具体的には、信号比較部３４は、ＤＣＯ回路１０の出力から生成される比較信号と、参照周波数信号から生成される基準信号との周波数を比較し、そのずれに応じた比較結果を出力し、比較結果は、ループゲイン調整部３３により、多ビットのデジタル制御データとして出力し、
　多ビットのデジタル制御データは、分数部を表す桁（ビット）と、整数部を表す桁とを含んでおり、整数部は、さらに上位ビットと下位ビットに分割され、整数部上位ビットのデータは、第１の容量素子選択回路２１に入力され、整数部下位ビットのデータは、分数部ビットのデータが加算され、第２の容量素子選択回路２２に入力され、
　第１の容量素子選択回路２１及び第２の容量素子選択回路２２はエンコーダであり、入力されたデジタル制御データをサーモメータコードにそれぞれ変換して、対応する第１の可変容量素子及び第２の可変容量素子をそれぞれ選択して高容量状態とすることで、可変容量部１２の容量値が変化し、ＤＣＯ回路１０の発振周波数が変化し、
　ここで、発振周波数制御部２０は、信号比較部３４、ループゲイン調整部３３、第１の容量素子選択回路２１、第２の容量素子選択回路２２を含み、第１の容量素子選択回路２１は、第１の容量素子群１４と、第２の容量素子選択回路２２は、第２の容量素子群１５と、それぞれ結合されており、
　第１の可変容量素子の個数をｉ個、第２の可変容量素子の個数を少なくとも２ｊ＋１個とし、第１の可変容量素子の容量値の変化量ΔＣ１を、第２の可変容量素子の容量値の変化量ΔＣ２の（ｊ＋１）倍であり、
　ここにおいて、ΔＣ１は第１の可変容量素子の高容量状態と低容量状態との容量値の変化量であり、ΔＣ２は第２の可変容量素子の高容量状態と低容量状態との容量値の変化量である、周波数シンセサイザ。」
（３）対比　
　本願補正発明と引用例１発明とを対比する。
　引用例１発明の「周波数シンセサイザ」は、デジタル制御発振（ＤＣＯ）回路１０の発振周波数を発振周波数制御部２０によりループ制御ことで、所望の周波数を発振するものであるから、本願補正発明の「発振器」に対応する。
　引用例１発明の「第１の容量素子群１４」は複数の第１の可変容量素子により構成されており、本願補正発明の「第１の複数の第１同調キャパシタエレメント」に対応する。
　引用例１発明の「第２の容量素子群１５」は複数の第２の可変容量素子により構成されており、本願補正発明の「第２の複数の第２同調キャパシタエレメント」に対応する。
　引用例１発明は、「第１の容量素子群１４と第２の容量素子群１５とは、それぞれ、右側の線と左側の線とに、その両端を接続しており」、「右側の線」と「左側の線」とは、それぞれ、本願補正発明の「第１発振ノード」と「第２発振ノード」とに対応する。
　引用例１発明は、「第１の容量素子群１４は、印加する電圧によって第１の容量状態（低容量状態）と第１の容量状態よりも容量値が大きい第２の容量状態（高容量状態）との間で容量値が変化する」ものであり、第１の容量素子群１４が、右側の線と左側の線とに、その両端を接続してあることを考慮すれば、第１の容量状態や第２の容量状態とは、右側の線と左側の線との間にキャパシタンスを供給している状態であるといえるから、引用例１発明の「第１の容量素子群１４」の「第２の容量状態（高容量状態）」とは、本願補正発明の「各第１同調キャパシタエレメントが前記第１及び前記第２発振ノード間に第１キャパシタンスを供給」する「第１状態」に対応するといえる。
　同様に、引用例１発明は、「第２の容量素子群１５は、印加する電圧によって第３の容量状態（低容量状態）と第３の容量状態よりも容量値が大きい第４の容量状態（高容量状態）との間で容量値が変化する」ものであるから、引用例１発明の「第２の容量素子群１５」の「第４の容量状態（高容量状態）」とは、本願補正発明の「各第２同調キャパシタエレメントが前記第１及び前記第２発振ノード間に第２キャパシタンスを供給」する「第１状態」に対応するといえる。
　引用例１発明の「発振周波数制御部２０」は、本願補正発明の「ある量のキャパシタバンク選択ロジック」に対応する。
　引用例１発明の「発振周波数制御部２０」の内部の、エンコーダである第１の容量素子選択回路２１及び第２の容量素子選択回路２２は、デジタル制御データをサーモメータコードにそれぞれ変換するものであり、変換されたそれぞれのサーモメータコードは、本願補正発明の「第１キャパシタバンクコードおよび第２キャパシタバンクコード」に対応する。
  引用例１発明の「発振周波数制御部２０」が含んでいる「信号比較部３４は、ＤＣＯ回路１０の出力から生成される比較信号と、参照周波数信号から生成される基準信号との周波数を比較し、そのずれに応じた比較結果を出力」するものであり、出力された比較結果に基いて、最終的にサーモメータコードが生成されること、および、「ずれ」とは比較対象の両者にどの程度の「差」があるかをみることであること、を考慮すれば、引用例１発明の「信号比較部３４は、ＤＣＯ回路１０の出力から生成される比較信号と、参照周波数信号から生成される基準信号との周波数を比較し、そのずれに応じた比較結果を出力」することは、本願補正発明の「ある量のキャパシタバンク選択ロジックは、前記発振器の発振周波数とターゲット発振周波数との差に応じて第１キャパシタバンクコードおよび第２キャパシタバンクコードを生成する」ことに対応するといいえる。
　引用例１発明において、「第１の容量素子選択回路２１は、第１の容量素子群１４と、第２の容量素子選択回路２２は、第２の容量素子群１５と、それぞれ結合されており」、発振周波数制御部２０が、第１の容量素子選択回路２１、および、第２の容量素子選択回路２２を含んでいることを考慮すれば、引用例１発明の、「第１の容量素子選択回路２１は、第１の容量素子群１４と、第２の容量素子選択回路２２は、第２の容量素子群１５と、それぞれ結合されており」は、本願補正発明の「前記第１の複数の第１同調キャパシタエレメントと前記第２の複数の第２同調キャパシタエレメントとの両方に結合された、ある量のキャパシタバンク選択ロジック」に対応する。
　したがって、本願発明と引用例１発明の一致点及び相違点は、次のとおりである。　
　
＜一致点＞　
　「第１発振ノードと、
　第２発振ノードと、
　第１の複数の第１同調キャパシタエレメント（tuning capacitor elements）であって、第１状態において各第１同調キャパシタエレメントが前記第１及び前記第２発振ノード間に第１キャパシタンスを供給する、前記第１の複数の第１同調キャパシタエレメントと、
　第２の複数の第２同調キャパシタエレメントであって、第１状態において各第２同調キャパシタエレメントが前記第１及び前記第２発振ノード間に第２キャパシタンスを供給する、前記第２の複数の第２同調キャパシタエレメントと、
　前記第１の複数の第１同調キャパシタエレメントと前記第２の複数の第２同調キャパシタエレメントとの両方に結合された、ある量のキャパシタバンク選択ロジックであって、前記ある量のキャパシタバンク選択ロジックは、前記発振器の発振周波数とターゲット発振周波数との差に応じて第１キャパシタバンクコードおよび第２キャパシタバンクコードを生成する、ある量のキャパシタバンク選択ロジックと、
　を備える、発振器。」
＜相違点１＞　
　本願補正発明は、第１同調キャパシタエレメント、および、第２同調キャパシタエレメントは、「第２状態において」、「前記第１及び前記第２発振ノード間に実質的にキャパシタンスを供給」しないのに対して、引用例１発明では、対応する「第１の容量状態」、「第３の容量状態」は低容量状態であるものの、実質的にキャパシタンスを供給しない状態については、記載されていない点。
＜相違点２＞
　本願補正発明は、「前記第２キャパシタンスが前記第１キャパシタンスよりも小さい」値であり、「前記第２の複数の第２同調キャパシタエレメントのすべてが前記第１状態であるときの前記第２キャパシタンスの合計は、前記第１キャパシタンスよりも大きい」のに対して、引用例１発明は「第１の可変容量素子の個数をｉ個、第２の可変容量素子の個数を少なくとも２ｊ＋１個とし、第１の可変容量素子の容量値の変化量ΔＣ１を、第２の可変容量素子の容量値の変化量ΔＣ２の（ｊ＋１）倍であり、ここにおいて、ΔＣ１は第１の可変容量素子の高容量状態と低容量状態との容量値の変化量であり、ΔＣ２は第２の可変容量素子の高容量状態と低容量状態との容量値の変化量であ」るものであるから、
　第２の可変容量素子の容量値の変化量ΔＣ２は、第１の可変容量素子の容量値の変化量ΔＣ１よりも小さく、第２の可変容量素子のすべてが高容量状態であるときのΔＣ２の合計は、ΔＣ１よりも大きいことは記載されてるものの、キャパシタンス（容量値）そのものについては記載されていない点。
４．判断　
＜相違点１について＞
　発振器に含まれる可変容量素子を、容量素子と該容量素子に直列接続されたスイッチとで構成することは、周知の技術思想である。
　（例えば、原査定の拒絶の理由で例示された特開２００７−１７４５５２号公報（【００２２】段落「容量アレー１１は、ＭＯＳＦＥＴ  Ｍ１，Ｍ２のドレイン端子間に直列に接続された容量Ｃ１１−スイッチＳＷ１１−容量Ｃ２１と、これらと並列に接続されたＣ１２−ＳＷ１２−Ｃ２２，……Ｃ１ｎ−ＳＷ１ｎ−Ｃ２ｎとから構成されている。」、【００２３】段落「一方、スイッチＳＷ１１〜ＳＷ１ｎには、自動バンド選択回路からのバンド切替え制御信号ＶＢ１〜ＶＢｎが供給され、ＶＢ１〜ＶＢｎがそれぞれハイレベルかロウレベルのいずれかにされることによって発振周波数が段階的（２ｎ段階）に変化されるように構成されている。」）、特開２００４−１５９２２２号公報（【００１７】段落、「可変容量回路１００は、トランジスタＱ１，Ｑ２のコレクタ間に、直列形態の容量およびスイッチの組が３個並列に接続され、スイッチＳＷ１，ＳＷ２，ＳＷ３のオン・オフ状態に応じてＱ１，Ｑ２のコレクタ間に接続される実質的な容量値が切替え可能に構成されている。容量Ｃ１とＣ２とＣ３の容量値はそれぞれ２のｍ乗（ｍは０，１，２のような正の整数）の重みを有するように設定されており、スイッチＳＷ１〜ＳＷ３のオン・オフ制御信号ＶＢ１〜ＶＢ３の組合せに応じて容量値が８段階で変化されることによって、周波数が段階的に切り替えられる。」を参照。）
　引用例１には、【００２８】段落に「第１の可変容量素子と、第２の可変容量素子とは互いに物理的構造が異なっていてもよい。」ことが記載されており、「異なっていてもよい。」ということは、「同じでもよい。」ことが示唆されており、また、【００２９】段落に「本発明の周波数シンセサイザにおいて、各第１の可変容量素子は、配線間容量素子とスイッチとを含み、各第２の可変容量素子は、ＭＯＳバラクタ素子であってもよい。」とあるから、具体的な可変容量素子としては、「配線間容量素子とスイッチ」を用いることや、「ＭＯＳバラクタ素子」を用いることが記載されており、上述したように、発振器に含まれる可変容量素子を、容量素子と該容量素子に直列接続されたスイッチとで構成することは、周知の技術思想であることを考慮すれば、第１の可変容量素子、および、第２の可変容量素子を、共に、容量素子と該容量素子に直列接続されたスイッチとで構成することは、当業者が容易に想到できるといえる。
　なお、可変容量素子を、容量素子と該容量素子に直列接続されたスイッチとで構成した場合、スイッチを切ると、実質的にキャパシタンスを供給しない状態になることは自明であるから、低容量状態である第１の容量状態、および、第３の容量状態は、実質的にキャパシタンスを供給しない状態といえる。
　したがって、第１の可変容量素子、および、第２の可変容量素子を、共に、容量素子と該容量素子に直列接続されたスイッチとで構成することで、低容量状態である第１の容量状態、および、第３の容量状態を、実質的にキャパシタンスを供給しない状態とすることは、当業者が容易に想到できるといえる。
＜相違点２について＞
　引用例１発明には、第２の可変容量素子の容量値の変化量ΔＣ２は、第１の可変容量素子の容量値の変化量ΔＣ１よりも小さく、第２の可変容量素子のすべてが高容量状態であるときのΔＣ２の合計は、ΔＣ１よりも大きいことは記載されているものの、キャパシタンス（容量値）そのものについては記載されていないものであるが、上記＜相違点１について＞で検討したとおり、第１の可変容量素子、および、第２の可変容量素子を、共に、容量素子と該容量素子に直列接続されたスイッチとで構成した場合には、低容量状態である第１の容量状態、および、第３の容量状態は、実質的にキャパシタンス（容量値）を供給しない状態となるから、第２の可変容量素子の容量値の変化量ΔＣ２、および、第１の可変容量素子の容量値の変化量ΔＣ１は、実質的にそれぞれの容量値そのものを表すといいえる。
　したがって、引用例１発明に、上記周知の技術思想を適用して、可変容量素子を、容量素子と該容量素子に直列接続されたスイッチとで構成することで、第２の可変容量素子の容量値が第１の可変容量素子の容量値よりも小さい値であり、第２の複数の第２の可変容量素子のすべてが前記第１状態であるときの前記第２の可変容量素子の容量値の合計は、前記第１の可変容量素子の容量値よりも大きい値とすることは、当業者が容易に想到できるといえる。
　以上のとおり、相違点に係る本願補正発明の構成は、容易に想到できるといえ、本願補正発明の効果も、引用例１発明から当業者が容易に予測し得るものであり、格別顕著なものがあるとは認められない。 
　したがって、本願補正発明は、引用例１に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。 
３．むすび　
　以上のとおり、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明　
　
１．本願発明　
　平成２６年７月１７日付け手続補正、は上記「第２．平成２６年７月１７日付け手続補正についての補正却下の決定」に述べたとおり却下されたため、本願の特許請求の範囲に記載された発明は、平成２５年９月２０日付けで補正された特許請求の範囲の請求項１〜１９であるところ、その請求項１に係る発明（以下「本願発明」という。）は、「第２．平成２６年７月１７日付け手続補正についての補正却下の決定」の「１．本件補正」で［補正前］として記載したとおりのものである。
２．引用発明等
　引用発明及び周知技術については，上記「第２．平成２６年７月１７日付け手続補正についての補正却下の決定」の「２．本件補正についての検討」の「（２）引用発明」、および、「第２．平成２６年７月１７日付け手続補正についての補正却下の決定」の「４．判断」にそれぞれ記載のとおりである。
３．対比・判断
　本願補正発明は，本願発明を特定する事項に限定を附したものである。
　そうすると，本願発明を特定する事項を全て含み、さらに、限定を附したものに相当する本願補正発明が、上記「第２．平成２６年７月１７日付け手続補正についての補正却下の決定」の「４．判断」において述べたとおり、当業者が容易に発明をすることができたものであるから、本願補正発明から附された限定を省いたものに相当する本願発明も同様に、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるといえる。
 
第４．むすび 
　
　以上のとおり、本願発明は、引用例１に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶すべきものである。
　
　
　よって、結論のとおり審決する。