【手続補正書】
【提出日】令和1年12月22日(2019.12.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
信号処理システムであって、
前記信号処理システムにより受信される少なくとも１つのデジタル信号の信号処理に対応するデータを記憶するように構成されるデータメモリ構成要素と、
前記データメモリ構成要素に関連し、複数のパリティビットを記憶するように構成されるパリティメモリ構成要素であって、前記複数のパリティビットが、前記データメモリ構成要素におけるメモリワードの複数のグループのメモリワードの各グループのためのグループパリティビットのセットを含む、前記パリティメモリ構成要素と、
前記データメモリ構成要素に結合され、前記少なくとも１つのデジタル信号を受信可能なプロセッサであって、前記少なくとも１つのデジタル信号の前記信号処理を行ない、前記データメモリ構成要素に記憶されるデータにおけるエラーについて前記複数のパリティビットをチェックするように構成される、前記プロセッサと、
前記パリティメモリ構成要素と前記プロセッサとに結合され、前記データメモリ構成要素におけるメモリワードのアドレスと、前記信号処理の間に前記プロセッサによって前記メモリワードから読み出される又は前記メモリワードに書き込まれるデータとを受信可能なパリティ管理構成要素であって、前記データに基づいて、前記メモリワードのアドレスに対応する前記パリティメモリ構成要素に記憶される前記複数のパリティビットにおいてグループパリティビットを更新するように構成される、前記パリティ管理構成要素と、
を含む、信号処理システム。
【請求項２】
請求項１に記載の信号処理システムであって、
前記複数のグループが、単一ソフトエラーがグループ毎に１つのメモリワードにのみ影響を及ぼし得る、メモリワードの非重複グループである、信号処理システム。
【請求項３】
請求項１に記載の信号処理システムであって、
前記複数のメモリワードの或るメモリワード位置（又はアドレス又は場所）に対するデータの各書き込みに対して、前記メモリワードの或るグループに対応するグループパリティビットが前記データに基づいて更新され、前記メモリワード位置（又はアドレス又は場所）からの前記データの単一読み出しが行なわれ、前記グループパリティビットが前記データに基づいて更新されるように、前記信号処理が、前記データメモリ構成要素の複数のメモリワードの各メモリワードを書き込む及び読み出すように構成される、信号処理システム。
【請求項４】
請求項３に記載の信号処理システムであって、
前記パリティ管理構成要素が、パリティ更新がイネーブルされるかを示すパリティイネーブルフラグを受信するように結合され、
パリティ更新がイネーブルされた状態でのメモリワード位置（又はアドレス又は場所）へのデータの各書き込みに対し、前記メモリワード位置（又はアドレス又は場所）からの前記データの単一読み出しが、パリティ更新がイネーブルされた状態で実施されることを確実にするために、前記信号処理が前記パリティイネーブルフラグの値を管理するように構成される、信号処理システム。
【請求項５】
請求項１に記載の信号処理システムであって、
前記信号処理システムがレーダシステムであり、前記少なくとも１つのデジタル信号が、前記レーダシステムの複数の受信チャネルによって生成される複数のデジタル中間周波数（ＩＦ）信号であり、各受信チャネルが、チャープのフレームの送信からの反射信号を受信し、前記反射信号のサンプルのデジタルＩＦ信号を生成するように構成される、信号処理システム。
【請求項６】
請求項５に記載の信号処理システムであって、
前記信号処理が、
前記複数のデジタルＩＦ信号に対応する第１のデータを前記データメモリにおける複数のメモリワード位置（又はアドレス又は場所）に書き込むように構成されて、前記複数のメモリワード位置（又はアドレス又は場所）の各メモリワードに対し、前記パリティ管理構成要素が、前記メモリワード位置（又はアドレス又は場所）において書き込まれた前記第１のデータに基づいて前記メモリワードの或るグループに対応する前記複数のパリティビットにおける前記グループパリティビットを更新し、更に、
前記複数のメモリワード位置（又はアドレス又は場所）から前記第１のデータを読み出すように構成されて、前記複数のメモリワード位置（又はアドレス又は場所）の各メモリワードに対し、前記パリティ管理構成要素が、前記メモリワード位置（又はアドレス又は場所）から読み出された前記第１のデータに基づいて前記メモリワードの前記グループに対応する前記グループパリティビットを更新する、信号処理システム。
【請求項７】
請求項６に記載の信号処理システムであって、
前記信号処理が、
前記複数のデジタルＩＦ信号に対応する第２のデータを前記データメモリにおける前記複数のメモリワード位置（又はアドレス又は場所）に書き込むように構成されて、前記複数のメモリワード位置（又はアドレス又は場所）における各メモリワードに対し、前記メモリワードの前記グループに対応するグループパリティビットが、前記メモリワード位置（又はアドレス又は場所）に書き込まれた前記第２のデータに基づいて更新され、
前記複数のメモリワード位置（又はアドレス又は場所）から前記第２のデータを読み出すように構成されて、前記複数のメモリワード位置（又はアドレス又は場所）における各メモリワードに対し、前記メモリワードの前記グループに対応する前記グループパリティビットが、前記メモリワード位置（又はアドレス又は場所）から読み出された前記第２のデータに基づいて更新され、更に、
前記第１のデータを生成するために前記第２のデータに対して信号処理を行うように構成される、信号処理システム。
【請求項８】
請求項１に記載の信号処理システムであって、
グループパリティビットの各セットが、メモリワードの各ビット位置のためのパリティビットから成る、信号処理システム。
【請求項９】
請求項１に記載の信号処理システムであって、
グループパリティビットの各セットがメモリワードの各ビット位置のためのＰパリティビットから成り、Ｐの値がグループにおけるワードの数Ｎに依存し、ＰとＮとが１より大きい正の整数である、信号処理システム。
【請求項１０】
請求項９に記載の信号処理システムであって、
前記Ｐの値が、Ｎ＞２Ｐ−Ｐ−１を満たす最小値として選ばれる、信号処理システム。
【請求項１１】
請求項９に記載の信号処理システムであって、
前記パリティ管理構成要素が、或るグループにおけるメモリワードの順序性に基づいて、前記グループのメモリワードに対応するグループパリティビットのサブセットを決定するように構成される、信号処理システム。
【請求項１２】
請求項１１に記載の信号処理システムであって、
前記パリティ管理構成要素が、或るグループのメモリワードに対応するグループパリティビットの前記サブセットを決定するように構成されるパリティ識別回路を含み、
前記パリティ識別回路が、
前記メモリワードの順序性のバイナリ表現を受信するように結合される第１の構成要素であって、前記順序性の前記バイナリ表現の最も左の非ゼロビットのインデックスの第１のバイナリ表現を出力するように構成される、前記第１の構成要素と、
前記第１のバイナリ表現を受信するために前記第１の構成要素に結合され、前記順序性のバイナリ表現を受信するように結合される第１の加算器であって、前記第１のバイナリ表現と前記順序性の前記バイナリ表現との和の第２のバイナリ表現を出力するように構成される、前記第１の加算器と、
前記第２のバイナリ表現を受信するために前記第１の加算器に結合される第２の構成要素であって、前記第２のバイナリ表現の最も左の非ゼロビットのインデックスの第３のバイナリ表現を出力するように構成される、前記第２の構成要素と、
前記第３のバイナリ表現を受信するために前記第２の構成要素に結合され、前記順序性のバイナリ表現を受信するように結合される第２の加算器であって、前記第３のバイナリ表現と前記順序性の前記バイナリ表現との和の第４のバイナリ表現を出力するように構成される、前記第２の加算器と、
を含む、信号処理システム。
【請求項１３】
信号処理システムにおけるデータメモリ保護のための方法であって、
前記信号処理システムのデータメモリのメモリワードを複数のグループに分割することであって、前記データメモリに関連する複数のパリティビットが、前記複数のグループの各グループのためのグループパリティビットのセットを含む、前記分割することと、
前記信号処理システムにより受信される少なくとも１つのデジタル信号に対して信号処理を行なうことであって、前記メモリワードの複数のメモリワード位置（又はアドレス又は場所）の或るメモリワードに対するデータの各書き込みに対し、前記メモリワード位置（又はアドレス又は場所）の或るグループに対応するグループパリティビットが前記データに基づいて更新され、前記メモリワードからの前記データの単一読み出しが行なわれて前記グループパリティビットが前記データに基づいて更新されるように、前記データメモリの複数のメモリワードの各メモリワードが書き込み及び読み出しされる、前記信号処理を行なうことと、
前記複数のパリティビットに基づいてソフトエラーが生じたか否かを判定することと、
を含む、方法。
【請求項１４】
請求項１３に記載の方法であって、
前記複数のグループが、単一ソフトエラーがグループ毎に１つのメモリワードにのみ影響を及ぼし得る、メモリワードにおける非重複グループである、方法。
【請求項１５】
請求項１４に記載の方法であって、
グループパリティビットの各セットが、メモリワードの各ビット位置のためのパリティビットから成る、方法。
【請求項１６】
請求項１４に記載の方法であって、
グループパリティビットの各セットがメモリワードの各ビット位置のためのＰパリティビットから成り、Ｐの値がグループにおけるワードの数Ｎに依存し、ＰとＮとが１より大きい正の整数である、方法。
【請求項１７】
請求項１６に記載の方法であって、
前記Ｐの値が、Ｎ＞２Ｐ−Ｐ−１を満たす最小値として選ばれる、方法。
【請求項１８】
請求項１６に記載の方法であって、
グループのメモリワードに対応するグループパリティビットのサブセットが、前記グループにおける前記メモリワードの順序性に基づいて決定される、方法。
【請求項１９】
請求項１３に記載の方法であって、
前記信号処理を行なうことが、前記グループパリティビットを変更することなく、前記メモリワード位置（又はアドレス又は場所）からの前記データの読み出しを可能にするために、パリティ更新をディセーブルすることを含む、方法。
【請求項２０】
請求項１３に記載の方法であって、
前記信号処理システムが、レーダシステムであり、前記少なくとも１つのデジタル信号が、前記レーダシステムにおける複数の受信チャネルによって生成される複数のデジタル中間周波数（ＩＦ）信号である、方法。
【請求項２１】
請求項２０に記載の方法であって、
前記信号処理を行なうことが、
前記デジタルＩＦ信号の信号処理に対応する第１のデータを前記複数のメモリワード位置（又はアドレス又は場所）に書き込むことであって、前記複数のメモリワードにおける各メモリワードに対し、前記メモリワードの或るグループに対応するグループパリティビットが更新される、前記書き込むことと、
前記複数のメモリワード位置（又はアドレス又は場所）から前記第１のデータを読み出すことであって、前記複数のメモリワードにおける各メモリワードに対し、前記メモリワードの前記グループに対応する前記グループパリティビットが更新される、前記読み出すことと、
を含む、方法。
【請求項２２】
請求項２１に記載の方法であって、
前記信号処理を行なうことが、
前記デジタルＩＦ信号の信号処理に対応する第２のデータを前記複数のメモリワード位置（又はアドレス又は場所）に書き込むことであって、前記複数のメモリワード位置（又はアドレス又は場所）における各メモリワードに対し、前記メモリワードの前記グループに対応するグループパリティビットが更新される、前記書き込むことと、
前記複数のメモリワード位置（又はアドレス又は場所）から前記第２のデータを読み出すことであって、前記複数のメモリワード位置（又はアドレス又は場所）における各メモリワードに対し、前記メモリワードの前記グループに対応する前記グループパリティビットが更新される、前記読み出すことと、
前記第１のデータを生成するために前記第２のデータに対して信号処理を行うことと、
を更に含む、方法。