【手続補正書】
【提出日】令和2年2月28日(2020.2.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
単一チップ上に形成されるＮ−Ｐ横方向ダブル拡散金属酸化物半導体（Ｎ−Ｐ−ＬＤＭＯＳ）デバイス及び制御回路であって、
外側ループを形成する前記Ｎ−Ｐ−ＬＤＭＯＳデバイスのためのソース及びＮゲートであって、前記外側ループが、前記外側ループから内方に延びる第１のフィンガーと、前記外側ループの第１及び第２の端部の間の第１のギャップとを含み、前記第１のギャップが前記第１のフィンガーと反対に置かれる、前記ソース及び前記Ｎゲートと、
前記外側ループ内に囲まれる内側ループを形成する前記Ｎ−Ｐ−ＬＤＭＯＳデバイスのためのドレイン及びＰゲートであって、前記内側ループが、前記内側ループから外方に延在して前記内側ループの第２のフィンガーと前記外側ループの前記第１のフィンガーとの間の導通チャネルを形成する前記第２のフィンガーを含み、前記内側ループが、前記内側ループの第１及び第２の端部の間の第２のギャップを更に含み、前記第２のギャップが前記第２のフィンガーと反対に置かれる、前記ドレイン及び前記Ｐゲートと、
前記第１のギャップに位置するソース及びＮゲートと前記第２のギャップに位置するドレインとを含むＮ−ＬＤＭＯＳトランジスタであって、前記Ｎ−ＬＤＭＯＳトランジスタのドレインが、前記内側ループ内に位置する前記Ｎ−Ｐ−ＬＤＭＯＳデバイスのＰゲートボンドパッドに結合され、前記Ｎ−ＬＤＭＯＳトランジスタのゲートが、前記Ｎ−Ｐ−ＬＤＭＯＳデバイスの前記Ｎゲートを制御するための信号入力を受け取るように結合され、前記Ｎ−ＬＤＭＯＳトランジスタのソースが下側レールと負の電圧との一方に結合される、前記Ｎ−ＬＤＭＯＳトランジスタと、
を含む、Ｎ−Ｐ−ＬＤＭＯＳデバイス及び制御回路。
【請求項２】
請求項１に記載のＮ−Ｐ−ＬＤＭＯＳデバイス及び制御回路であって、
前記Ｎ−Ｐ−ＬＤＭＯＳデバイスのＮゲートが、入力信号を受け取るように結合され、前記Ｎ−ＬＤＭＯＳトランジスタが、前記入力信号を受け取り、前記Ｎ−Ｐ−ＬＤＭＯＳデバイスのＰゲートドライバに制御信号を提供するように結合される、Ｎ−Ｐ−ＬＤＭＯＳデバイス及び制御回路。
【請求項３】
請求項２に記載のＮ−Ｐ−ＬＤＭＯＳデバイス及び制御回路であって、
前記入力信号が低電圧信号であり、前記制御信号が高電圧信号である、Ｎ−Ｐ−ＬＤＭＯＳデバイス及び制御回路。
【請求項４】
請求項３に記載のＮ−Ｐ−ＬＤＭＯＳデバイス及び制御回路であって、
前記Ｐゲートドライバが、前記Ｎ−Ｐ−ＬＤＭＯＳデバイスのドレインボンドパッド領域に集積される、Ｎ−Ｐ−ＬＤＭＯＳデバイス及び制御回路。
【請求項５】
請求項４に記載のＮ−Ｐ−ＬＤＭＯＳデバイス及び制御回路であって、
前記Ｐゲートドライバが、前記Ｎ−ＬＤＭＯＳトランジスタの前記ドレインと前記Ｎ−Ｐ−ＬＤＭＯＳデバイスのドレインとの間に結合される抵抗器と、前記抵抗器の第１及び第２の端子の間に結合されるダイオードとを含む、Ｎ−Ｐ−ＬＤＭＯＳデバイス及び制御回路。
【請求項６】
請求項５に記載のＮ−Ｐ−ＬＤＭＯＳデバイス及び制御回路であって、
前記Ｎ−Ｐ−ＬＤＭＯＳデバイスのＰゲートが、前記抵抗器と前記Ｎ−ＬＤＭＯＳトランジスタとの間のポイントに結合される、Ｎ−Ｐ−ＬＤＭＯＳデバイス及び制御回路。
【請求項７】
請求項６に記載のＮ−Ｐ−ＬＤＭＯＳデバイス及び制御回路であって、
前記Ｎ−ＬＤＭＯＳトランジスタのソースとＶＳＳとの間に結合される電流源を更に含む、Ｎ−Ｐ−ＬＤＭＯＳデバイス及び制御回路。
【請求項８】
請求項７に記載のＮ−Ｐ−ＬＤＭＯＳデバイス及び制御回路であって、
前記電流源がオフチップである、Ｎ−Ｐ−ＬＤＭＯＳデバイス及び制御回路。
【請求項９】
請求項７に記載のＮ−Ｐ−ＬＤＭＯＳデバイス及び制御回路であって、
ＶＳＳが負の電圧である、Ｎ−Ｐ−ＬＤＭＯＳデバイス及び制御回路。
【請求項１０】
請求項６に記載のＮ−Ｐ−ＬＤＭＯＳデバイス及び制御回路であって、
前記Ｎ−ＬＤＭＯＳトランジスタが、所定の電圧により前記Ｎ−Ｐ−ＬＤＭＯＳデバイスから絶縁される、Ｎ−Ｐ−ＬＤＭＯＳデバイス及び制御回路。
【請求項１１】
請求項１０に記載のＮ−Ｐ−ＬＤＭＯＳデバイス及び制御回路であって、
前記所定の電圧が２０ボルトである、Ｎ−Ｐ−ＬＤＭＯＳデバイス及び制御回路。
【請求項１２】
請求項１１に記載のＮ−Ｐ−ＬＤＭＯＳデバイス及び制御回路であって、
前記Ｐゲートボンドパッドが、前記内側ループ内に形成される抵抗器を介して前記Ｎ−Ｐ−ＬＤＭＯＳデバイスのドレインボンドパッドに更に結合される、Ｎ−Ｐ−ＬＤＭＯＳデバイス及び制御回路。
【請求項１３】
請求項１２に記載のＮ−Ｐ−ＬＤＭＯＳデバイス及び制御回路であって、
前記Ｐゲートボンドパッドが、前記内側ループ内に形成されるダイオードを介して前記Ｎ−Ｐ−ＬＤＭＯＳデバイスの前記ドレインボンドパッドに更に結合される、Ｎ−Ｐ−ＬＤＭＯＳデバイス及び制御回路。
【請求項１４】
請求項１３に記載のＮ−Ｐ−ＬＤＭＯＳデバイス及び制御回路であって、
前記Ｎ−ＬＤＭＯＳトランジスタの前記ソースが、電流源を介して前記下側レールと前記負の電圧との一方に結合される、Ｎ−Ｐ−ＬＤＭＯＳデバイス及び制御回路。
【請求項１５】
請求項１に記載のＮ−Ｐ−ＬＤＭＯＳデバイス及び制御回路であって、
ｐ型基板上に形成される底部ｎ型領域と、
前記底部ｎ型領域に重なる頂部ｎ型領域であって、前記底部ｎ型領域の一部と前記頂部ｎ型領域とが埋め込みｐ型領域により分離される、前記頂部ｎ型領域と、
前記頂部ｎ型領域に部分的に重なる第２のｐ型領域と、
前記第２のｐ型領域の第１の端部と前記頂部ｎ型領域とに近接して形成されるｎ型ウェルであって、第１の重くドープされたｎ型領域と第１の重くドープされたｐ型領域とを含み、前記第１の重くドープされたｎ型領域と前記第１の重くドープされたｐ型領域とが前記Ｎ−Ｐ−ＬＤＭＯＳデバイスのドレイン電極に結合される、前記ｎ型ウェルと、
前記第２のｐ型領域の第２の端部と前記頂部ｎ型領域とに近接して形成されるｐ型ウェルであって、第２の重くドープされたｎ型領域と第２の重くドープされたｐ型領域とを含み、前記第２の重くドープされたｎ型領域と前記第２の重くドープされたｐ型領域とが前記Ｎ−Ｐ−ＬＤＭＯＳデバイスのソース電極に結合される、前記ｐ型ウェルと、
を更に含み、
前記Ｎ−Ｐ−ＬＤＭＯＳデバイスのＰゲートが、前記第１の重くドープされたｐ型領域の一部と前記ｎ型ウェルと前記第２のｐ型領域の一部とに重なり、
前記Ｎ−Ｐ−ＬＤＭＯＳデバイスのＮゲートが、前記第２の重くドープされたｎ型領域の一部と前記ｐ型ウェルと前記第２のｐ型領域の一部とに重なり、
前記ドレイン電極が前記Ｎ−ＬＤＭＯＳトランジスタのドレインに結合され、前記Ｎ−ＬＤＭＯＳトランジスタが前記Ｎ−Ｐ−ＬＤＭＯＳデバイスのｎゲートを制御する信号を受け取るように結合され、前記Ｎ−ＬＤＭＯＳトランジスタのソースが下側レールと負の電圧との一方に結合される、Ｎ−Ｐ−ＬＤＭＯＳデバイス及び制御回路。
【請求項１６】
請求項１５に記載のＮ−Ｐ−ＬＤＭＯＳデバイス及び制御回路であって、
前記ドレイン電極が、抵抗器を介して前記Ｎ−ＬＤＭＯＳトランジスタの前記ドレインに結合される、Ｎ−Ｐ−ＬＤＭＯＳデバイス及び制御回路。
【請求項１７】
請求項１６に記載のＮ−Ｐ−ＬＤＭＯＳデバイス及び制御回路であって、
前記ドレイン電極が、ダイオードを介して前記Ｎ−ＬＤＭＯＳトランジスタの前記ドレインに更に結合される、Ｎ−Ｐ−ＬＤＭＯＳデバイス及び制御回路。
【請求項１８】
請求項１５に記載のＮ−Ｐ−ＬＤＭＯＳデバイス及び制御回路であって、
前記ドレイン電極が、デプリーションモードＰＭＯＳトランジスタのソースとゲートとに結合され、前記デプリーションモードＰＭＯＳトランジスタが、前記Ｎ−ＬＤＭＯＳトランジスタの前記ドレインに結合されるドレインを有する、Ｎ−Ｐ−ＬＤＭＯＳデバイス及び制御回路。