【事件の表示】
　特願２０１０−　　２９７３「半導体装置」拒絶査定不服審判事件〔平成２３年　７月２１日出願公開、特開２０１１−１４２５６６、請求項の数（４）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
　
第１　手続の経緯
　本願は、平成２２年１月８日の出願であって、平成２５年１２月２０日付けで拒絶理由が通知され、平成２６年４月９日付けで手続補正がされ、平成２６年９月３日付けで拒絶理由が通知され、平成２６年１２月８日付けで手続補正がされ、平成２７年３月１３日付けで拒絶査定がされ、これに対し、平成２７年７月１７日に拒絶査定不服審判が請求されたものである。
第２　本願発明
　本願の請求項１−４に係る発明は、平成２６年１２月８日付けの手続補正で補正された特許請求の範囲の請求項１−４に記載された事項により特定されるものと認められるところ、本願の請求項１に係る発明（以下「本願発明」という。）は以下のとおりである。
「第１のクロック信号に対して位相制御された第２のクロック信号を生成するＤＬＬ回路と、
　内部リードデータに基づき、前記第２のクロック信号に同期してデータを出力する出力ドライバと、
　前記出力ドライバのスイング能力を設定するモードレジスタと、を備え、
　前記出力ドライバは、並列接続され、互いに同じ出力インピーダンスを有する複数の単位出力ドライバを含み、
　前記モードレジスタは、前記複数の単位出力ドライバのうち、活性化される単位出力ドライバの数を指定することにより前記出力ドライバのスイング能力を設定し、
　前記複数の単位出力ドライバのうち、非活性化される単位出力ドライバは、前記内部リードデータに関わらずハイインピーダンス状態となり、
　前記ＤＬＬ回路は、
　前記第１のクロック信号を遅延させることによって前記第２のクロック信号を生成するディレイラインと、
　前記出力ドライバのレプリカであり、前記第２のクロック信号を受けて第３のクロック信号を生成するレプリカドライバと、
　前記第１のクロック信号と前記第３のクロック信号の位相を比較する位相判定回路と、
　前記位相判定回路による判定結果に基づいて、前記ディレイラインの遅延量を調整する制御回路と、を有し、
　前記レプリカドライバは、並列接続され、互いに同じ出力インピーダンスを有する複数の単位レプリカドライバを含み、
　前記モードレジスタは、前記複数の単位レプリカドライバのうち、活性化される単位レプリカドライバの数を、活性化される前記単位出力ドライバの数と同数とすることにより、前記レプリカドライバのスイング能力を設定することを特徴とする半導体装置。」
第３　原査定の理由の概要
　本願発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　　　　　　　記
　１．特開２００３−１８８７０５号公報
　２．特開２００９−１７７７７８号公報
　３．特開２００９−２７８５２８号公報
●理由Ａ（特許法第２９条第２項）について
・請求項１
・引用文献等１−３
先に通知した引用文献１（特に、［００２８］−［００４８］、［００６３］−［００７３］、図１、２、８を参照。）には、半導体集積回路装置において、第２クロック信号(CLKOE)を出力するＤＬＬ回路(9)と、内部リードデータに基づき、クロック信号に同期してデータを出力する出力ドライバ(8)とモードレジスタ（7）と、を備えていることが記載されている。また、当該ＤＬＬ回路は、ディレイライン(22)と、出力ドライバと同様の構成を有するレプリカドライバ(23)と、位相判定回路(25)と、制御回路(26)とを有している。
　そして、当該出力ドライバは、並列接続された複数の単位出力ドライバ（例えば、【図２】における、QP2-4、又はQN2-4。）を含み、モードレジスタは、活性化する単位出力ドライバの数を制御することで出力ドライバの出力インピーダンスを可変している（【００４５】を参照。）。さらに、［００４８］には、サイズの大きいQP2-4、QN2-4により、tr/tfを調整してもよいことが記載されているから、引用文献１に記載されたものにおいて、トランジスタ（QP2-4、QN2-4）の並列数を変化させることで、駆動能力、すなわち、スイング能力を変化させることは明らかである。したがって、引用文献１に記載の「モードレジスタ」は、複数の単位出力ドライバのうち、活性化される単位出力ドライバの数を指定することにより、出力ドライバのスイング能力を設定しているといえる。
　また、引用文献１に記載されたものにおいて、レプリカドライバ及び出力ドライバにおける単位ドライバの活性化数が同じであり、複数の単位出力ドライバ（トランジスタ）は、非活性化されると、内部リードデータに関わらず、ハイインピーダンス状態になることは明らかである。
　そうしてみると、本願請求項１に係る発明と、引用文献１に記載されたものとは、出力ドライバ及びレプリカドライバにおいて、複数の単位出力ドライバが互いに同じ出力インピーダンスを有していない点、フィードバック経路にレプリカドライバ以外にバッファ回路を有している点で相違する。
　しかし、出力ドライバ及びレプリカドライバにおいて、並列に接続された複数の単位出力ドライバを、互いに同じ出力インピーダンスを有するものにするか否かは、出力インピーダンスの可変範囲、可変ステップ、可変精度、面積等の仕様に応じて当業者が適宜選択しうる事項にすぎない。
　また、引用文献２、３に示されるように、ＤＬＬ回路において、位相比較回路に入力されるフィードバック経路において、出力ドライバのレプリカであるレプリカドライバのみを介するようにすることは周知技術である。
　したがって、引用文献１に記載されたものにおいて、フィードバック経路において、上記周知技術を適用することは当業者にとって格別困難なことではない。
　よって、本願請求項１に係る発明は引用文献１に記載されたもの及び上記周知技術に基づいて当業者が容易になし得るものである。
　出願人は意見書において、「引用文献１に記載されているのは、例えば［００３８］〜［００４０］段落に記載されているように、メインドライバ部１１のｐＭＯＳトランジスタＱＰ２〜ＱＰ４，ｎＭＯＳトランジスタＱＮ２〜ＱＮ４によって出力インピーダンスの調整を行い、プリドライバ部１２のｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４，ｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４によって駆動能力の調整を行う構成です。つまり、「活性化される単位出力ドライバの数を指定することにより前記出力ドライバのスイング能力を設定」することについては記載も示唆もされておりません。このため、引用文献１に記載された発明では、上述した本発明の効果を得ることもできません。」と主張している。
　しかし、引用文献１の[００４８]には、メインドライバ部１１のｐＭＯＳトランジスタＱＰ２〜ＱＰ４，ｎＭＯＳトランジスタＱＮ２〜ＱＮ４のサイズを大きくし、ｔｒ／ｔｆ、すなわち、スルーレートを調整してもよいことが記載されている。したがって、引用文献１に記載されたものにおいて、当該トランジスタＱＰ２〜ＱＰ４、ＱＮ２〜ＱＮ４によって、出力ドライバのスイング能力を設定しているといえるから、引用文献１には、「活性化される単位出力ドライバの数を指定することにより前記出力ドライバのスイング能力を設定」することは記載されている。
　したがって、出願人の意見は採用できない。
第４　当審の判断
１．引用発明
　原査定の拒絶の理由に引用された特開２００３−１８８７０５号公報（以下「引用例１」という。）には、
「【００２７】
図１は
出力バッファ回路を備える半導体集積回路装置
である。
【００２８】図１に示すように、ＤＲＡＭは、データが格納される複数のメモリセルから成るメモリアレイ１と、データの書き込み／読み出しを行うメモリセルに対してアクセスするためにアドレス（Ai）をデコードするＸデコーダ（Ｘ−ＤＥＣ）２及びＹデコーダ（Ｙ−ＤＥＣ）３と、外部から入力されるアドレスを一時的に保持するＲＯＷアドレスバッファ４及びＣＯＬＵＭアドレスバッファ５と、外部から入力される各種制御信号にしたがってＤＲＡＭの動作を制御するコントロール回路６と、
外部から入力される各種制御信号にしたがってＤＲＡＭを所定の動作モードで動作させるモードコントロール回路７と、メモリアレイ１から読み出された出力データを一時的に保持すると共に所定のタイミングでＤＱ端子から出力する出力バッファ回路８と、システムクロックＣＬＫに出力バッファ回路のデータ出力タイミングを一致させるための位相同期回路９とを有する構成である。
「【００３１】このような構成において、上述したように、メモリアレイ１から不図示のセンスアンプによって読み出されたデータは、不図示のバッファメモリで一旦保持され、コントロール回路６及びモードコントロール回路７による制御タイミングにしたがって出力バッファ回路８からＤＱ端子を介して外部に出力される。一方、外部からＤＱ端子を介して入力されたデータは不図示のバッファメモリに一旦保持され、コントロール回路６及びモードコントロール回路７による制御タイミングにしたがって不図示の書き込みアンプを介してメモリアレイ１に書き込まれる。このとき、出力バッファ回路８はコントロール回路６からの制御信号にしたがってその出力がＨｉｇｈインピーダンスで維持される。
【００３２】
位相同期回路９は、
ＤＬＬ
から構成され、
出力バッファ回路８と同様の遅延量を有する回路により出力バッファ回路８の遅延量をモニタし、システムクロックＣＬＫから該遅延量を補償するための補償クロックＣＬＫＯＥを生成し、生成した補償クロックＣＬＫＯＥを出力バッファ回路８に供給する。出力バッファ回路８は位相同期回路９から供給された補償クロックＣＬＫＯＥにデータ出力タイミングを同期させて出力する。
【００３３】（第１の実施の形態）次に本発明の出力バッファ回路の第１の実施の形態について図面を参照して説明する。
【００３４】
図２は
出力バッファ回路の第１の実施の形態の構成を示す回路図である。
【００３５】図２に示すように、本実施形態の
出力バッファ回路は、
出力インピーダンスが変更可能なメインドライバ部１１と、センスアンプ等から読み出されたデータ（ＤＡＴＡ）にしたがってメインドライバ部１１を駆動する、該メインドライバ部１１の出力パルスのｔｒ／ｔｆを変更するためのプリドライバ部１２と、コントロール回路等から供給される制御信号φ１〜φ６にしたがってメインドライバ部１１の出力インピーダンス及び出力パルスのｔｒ／ｔｆを変更するための信号を生成する制御部１３とを有する構成である。
制御信号φ１〜φ６は外部から図２に示した出力バッファ回路を含む半導体集積回路装置の外部から入力されるコマンドにしたがって、
コントロール回路により生成されて供給される信号である。
【００３６】
メインドライバ部１１は、ドレインがそれぞれ共通に接続された４対のｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタと称す）ＱＰ１〜ＱＰ４及びｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタと称す）ＱＮ１〜ＱＮ４を有する構成である。
【００３７】
ｐＭＯＳトランジスタＱＰ１〜ＱＰ４のソースはそれぞれ電源ＶＤＤに接続され、ｎＭＯＳトランジスタＱＮ１〜ＱＮ４のソースはそれぞれ接地電位に接続され、ｐＭＯＳトランジスタＱＰ１〜ＱＰ４及びｎＭＯＳトランジスタＱＮ１〜ＱＮ４のドレインはそれぞれＤＱ端子に接続される。また、ｐＭＯＳトランジスタＱＰ１及びｎＭＯＳトランジスタＱＮ１のゲートはそれぞれプリドライバ部１２に接続され、ｐＭＯＳトランジスタＱＰ２〜ＱＰ４及びｎＭＯＳトランジスタＱＮ２〜ＱＮ４のゲートはそれぞれ制御部１３に接続される。
【００３８】
ｐＭＯＳトランジスタＱＰ２〜ＱＰ４はｐＭＯＳトランジスタＱＰ１と共にＤＱ端子に繋がる負荷を駆動することでメインドライバ部１１のＨｉｇｈデータ出力時の出力インピーダンスを調整するためのものである。また、ｎＭＯＳトランジスタＱＮ２〜ＱＮ４はｎＭＯＳトランジスタＱＮ１と共に負荷を駆動することでメインドライバ部１１のＬｏｗデータ出力時の出力インピーダンスを調整するためのものである。
【００３９】
ｐＭＯＳトランジスタＱＰ２〜ＱＰ４及びｎＭＯＳトランジスタＱＮ２〜ＱＮ４は、出力パルスのｔｒ／ｔｆへの影響が少ないｐＭＯＳトランジスタＱＰ１及びｎＭＯＳトランジスタＱＮ１よりも小さいデバイスサイズ（ゲート幅が狭い）のトランジスタが用いられる。
【００４０】
プリドライバ部１２は、メインドライバ部１１のｐＭＯＳトランジスタＱＰ１を駆動するためのｐＭＯＳトランジスタＱＰ１１及びｎＭＯＳトランジスタＱＮ１１と、ｎＭＯＳトランジスタＱＮ１１によるｐＭＯＳトランジスタＱＰ１の駆動能力を調整するためのｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４と、ｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４をＯＮ／ＯＦＦさせるｎＭＯＳトランジスタＱＮ１５〜ＱＮ１７と、メインドライバ部１１のｎＭＯＳトランジスタＱＮ１を駆動するためのｐＭＯＳトランジスタＱＰ２１及びｎＭＯＳトランジスタＱＮ２１と、ｐＭＯＳトランジスタＱＰ２１によるｎＭＯＳトランジスタＱＮ１の駆動能力を調整するためのｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４と、ｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４をＯＮ／ＯＦＦさせるｐＭＯＳトランジスタＱＰ２５〜ＱＰ２７とを有する構成である。ｎＭＯＳトランジスタＱＮ１５〜ＱＮ１７は制御信号φ１〜φ３で制御され、ｐＭＯＳトランジスタＱＰ２５〜ＱＰ２７は制御信号／φ４〜／φ６で制御される。
【００４１】
ｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４は、ｎＭＯＳトランジスタＱＮ１１と共に負荷であるｐＭＯＳトランジスタＱＰ１を駆動することでｐＭＯＳトランジスタＱＰ１がＯＦＦからＯＮする時間、すなわちメインドライバ部１１の出力パルスの立ち上がり時間ｔｒを調整するためのものである。また、ｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４は、ｐＭＯＳトランジスタＱＰ２１と共に負荷であるｎＭＯＳトランジスタＱＮ１を駆動することでｎＭＯＳトランジスタＱＮ１がＯＦＦからＯＮする時間、すなわちメインドライバ部１１の出力パルスの立ち下がり時間ｔｆを調整するためのものである。
「【００４５】このような構成において、
図２に示した出力バッファ回路の出力インピーダンスを調整する場合、上述したように、制御信号／φ１〜／φ３をＬｏｗレベルにすることで、対応するｐＭＯＳトランジスタＱＰ２〜ＱＰ４をＯＮさせ、Ｈｉｇｈデータ出力時の出力インピーダンスを小さくする。このとき、ＯＮさせるｐＭＯＳトランジスタの数が多いほど出力インピーダンスはより小さい値になる。同様に、制御信号φ４〜φ６をＨｉｇｈレベルにすることで、対応するｎＭＯＳトランジスタＱＮ２〜ＱＮ４をＯＮさせ、Ｌｏｗデータ出力時の出力インピーダンスを小さくする。このとき、ＯＮさせるｎＭＯＳトランジスタの数が多いほど出力インピーダンスはより小さい値になる。
【００４６】一方、
出力パルスのｔｒ／ｔｆ（スルーレート）を調整する場合、制御信号φ１〜φ３をＨｉｇｈレベルにすることで、対応するｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４をＯＮさせ、ＬｏｗデータからＨｉｇｈデータへの切り換わり時の立ち上がり時間ｔｒを短くする。このとき、ＯＮさせるｎＭＯＳトランジスタの数が多いほど立ち上がり時間ｔｒはより短縮する。同様に、制御信号／φ４〜／φ６をＬｏｗレベルにすることで、対応するｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４をＯＮさせ、ＨｉｇｈデータからＬｏｗデータへの切り換わり時の立ち下がり時間ｔｆを短くする。このとき、ＯＮさせるｐＭＯＳトランジスタの数が多いほど立ち下がり時間ｔｆはより短縮する。
【００４７】本実施形態では、出力インピーダンスの調整とｔｒ／ｔｆの調整とを同時に行う構成であり、例えば、出力インピーダンスを１段階下げるために制御信号／φ１をＬｏｗレベル、制御信号φ４をＨｉｇｈレベルにすると、同時に、／φ１を反転させたφ１がＨｉｇｈレベルになってｎＭＯＳトランジスタＱＮ１２、ＱＮ１５をそれぞれＯＮさせ、φ４を反転させた／φ４がＬｏｗレベルになってｐＭＯＳトランジスタＱＰ２２、ＱＰ２５をそれぞれＯＮさせるため、ｔｒ／ｔｆがそれぞれ１段階づつ短縮する。同様に、出力インピーダンスを２段階下げればｔｒ／ｔｆもそれぞれ２段階短縮し、出力インピーダンスを３段階下げればｔｒ／ｔｆもそれぞれ３段階短縮する。なお、Ｈｉｇｈデータ出力時の出力インピーダンスと立ち上がり時間ｔｒ、あるいはＬｏｗデータ出力時の出力インピーダンスと立ち下がり時間ｔｆは、それぞれ独立して調整することも可能である。
【００４８】上述したように、
ｐＭＯＳトランジスタＱＰ２〜ＱＰ４及びｎＭＯＳトランジスタＱＮ２〜ＱＮ４は、ｐＭＯＳトランジスタＱＰ１及びｎＭＯＳトランジスタＱＮ１に比べてｔｒ／ｔｆへの影響が少ない小さいデバイスサイズのトランジスタであるため、図２に示した構成では、ｐＭＯＳトランジスタＱＰ１及びｎＭＯＳトランジスタＱＮ１でのみｔｒ／ｔｆを調整する構成を示している。ｐＭＯＳトランジスタＱＰ２〜ＱＰ４及びｎＭＯＳトランジスタＱＮ２〜ＱＮ４のサイズがそれぞれ大きい場合は、各々のトランジスタでｔｒ／ｔｆを調整する構成であってもよい。
「【００６２】（第３の実施の形態）第３の実施の形態では、第１の実施の形態及び第２の実施の形態で示した出力バッファ回路の構成を他の回路に適用する例について説明する。
【００６３】上述したように、高速に動作するＤＤＲ−ＳＤＲＡＭ等の半導体集積回路装置には、出力バッファ回路８のデータ出力タイミングをシステムクロックＣＬＫに同期させるための位相同期回路９を備えている。
【００６４】
位相同期回路９は、例えば、図８に示すようなＤＬＬで構成され、システムクロックＣＬＫが入力される入力バッファ回路２１と、入力バッファ回路２１から出力されるクロックＣＬＫ１を遅延させ、出力バッファ回路８のデータ出力タイミングを補償するための補償クロックＣＬＫＯＥを出力する可変遅延回路２２と、補償クロックＣＬＫＯＥが入力される、出力バッファ回路８の遅延量をモニタするためのディレイモニタ回路２３と、ディレイモニタ回路２３の出力信号が入力され、遅延量のモニタ結果である帰還クロックＣＬＫＦＢを出力する入力バッファレプリカ回路２４と、入力バッファ回路２１から出力されるクロックＣＬＫ１と帰還クロックＣＬＫＦＢの位相差に比例する値を出力する位相比較器（ＰＤ）２５と、位相比較器２５の出力値にしたがって可変遅延回路２２による遅延量を制御するカウンタ回路（Ｃｏｕｎｔｅｒ）２６とを有する構成である。
【００６５】このような構成では、入力バッファ回路２１から出力されるクロックＣＬＫ１と帰還クロックＣＬＫＦＢの位相が一致するように動作するため（正確にはクロックＣＬＫ１に対して帰還クロックＣＬＫＦＢが１周期遅れて一致する）、可変遅延回路２２から出力される補償クロックＣＬＫＯＥには、ディレイモニタ回路２３及び入力バッファレプリカ回路２４による遅延量を相殺するための位相情報を持つようになる。したがって、マルチプレクサ（ＭＵＸ）２７を用いて補償クロックＣＬＫＯＥにメモリアレイ１から読み出したデータ（ＤＡＴＡＲ，ＤＡＴＡＦ）を同期させることで、出力バッファ回路８のデータ出力タイミングをシステムクロックＣＬＫに一致させることができる。
【００６６】ここで、
出力バッファ回路８と同様の遅延量を有するディレイモニタ回路２３として、
各トランジスタのサイズをそれぞれ小さくした出力バッファ回路と同様構成の回路（レプリカ回路）を用いることが好ましい。
【００６７】その場合、レプリカ回路の出力には、出力バッファ回路とレプリカ回路のトランジスタサイズ比に基づいて実負荷（シミュレーション値等）から求めた擬似負荷を接続すれば、周囲温度や電源電圧の変動による出力バッファ回路の遅延量の変化もモニタすることができる。なお、図８では擬似負荷がレプリカ回路（ディレイモニタ回路２３）内に含まれる構成を示している。」
　ここで、図１、図２、図８は、下記のとおりである。
　の記載があるから、引用例１には、
「出力バッファ回路を備える半導体集積回路装置であって、
　外部から入力される各種制御信号にしたがってＤＲＡＭを所定の動作モードで動作させるモードコントロール回路７と、メモリアレイ１から読み出された出力データを一時的に保持すると共に所定のタイミングでＤＱ端子から出力する出力バッファ回路８と、システムクロックＣＬＫに出力バッファ回路のデータ出力タイミングを一致させるための位相同期回路９を有し、
　位相同期回路９は、ＤＬＬから構成され、出力バッファ回路８と同様の遅延量を有する回路により出力バッファ回路８の遅延量をモニタし、システムクロックＣＬＫから該遅延量を補償するための補償クロックＣＬＫＯＥを生成し、生成した補償クロックＣＬＫＯＥを出力バッファ回路８に供給し、出力バッファ回路８は位相同期回路９から供給された補償クロックＣＬＫＯＥにデータ出力タイミングを同期させて出力し、
　出力バッファ回路の構成は、
　出力インピーダンスが変更可能なメインドライバ部１１と、センスアンプ等から読み出されたデータにしたがってメインドライバ部１１を駆動する、該メインドライバ部１１の出力パルスのｔｒ／ｔｆを変更するためのプリドライバ部１２と、コントロール回路等から供給される制御信号φ１〜φ６にしたがってメインドライバ部１１の出力インピーダンス及び出力パルスのｔｒ／ｔｆを変更するための信号を生成する制御部１３とを有し、
　制御信号φ１〜φ６は半導体集積回路装置の外部から入力されるコマンドにしたがって、コントロール回路により生成されて供給される信号であり、
　メインドライバ部１１は、ドレインがそれぞれ共通に接続された４対のｐＭＯＳトランジスタＱＰ１〜ＱＰ４及びｎＭＯＳトランジスタＱＮ１〜ＱＮ４を有し、
　ｐＭＯＳトランジスタＱＰ２〜ＱＰ４はｐＭＯＳトランジスタＱＰ１と共にＤＱ端子に繋がる負荷を駆動することでメインドライバ部１１のＨｉｇｈデータ出力時の出力インピーダンスを調整するためのものであり、ｎＭＯＳトランジスタＱＮ２〜ＱＮ４はｎＭＯＳトランジスタＱＮ１と共に負荷を駆動することでメインドライバ部１１のＬｏｗデータ出力時の出力インピーダンスを調整するためのものであり、
　ｐＭＯＳトランジスタＱＰ１〜ＱＰ４のソースはそれぞれ電源ＶＤＤに接続され、ｎＭＯＳトランジスタＱＮ１〜ＱＮ４のソースはそれぞれ接地電位に接続され、ｐＭＯＳトランジスタＱＰ１〜ＱＰ４及びｎＭＯＳトランジスタＱＮ１〜ＱＮ４のドレインはそれぞれＤＱ端子に接続され、ｐＭＯＳトランジスタＱＰ１及びｎＭＯＳトランジスタＱＮ１のゲートはそれぞれプリドライバ部１２に接続され、ｐＭＯＳトランジスタＱＰ２〜ＱＰ４及びｎＭＯＳトランジスタＱＮ２〜ＱＮ４のゲートはそれぞれ制御部１３に接続され、
　ｐＭＯＳトランジスタＱＰ２〜ＱＰ４及びｎＭＯＳトランジスタＱＮ２〜ＱＮ４は、出力パルスのｔｒ／ｔｆへの影響が少ないｐＭＯＳトランジスタＱＰ１及びｎＭＯＳトランジスタＱＮ１よりも小さいデバイスサイズのトランジスタが用いられ、
　プリドライバ部１２は、メインドライバ部１１のｐＭＯＳトランジスタＱＰ１を駆動するためのｐＭＯＳトランジスタＱＰ１１及びｎＭＯＳトランジスタＱＮ１１と、ｎＭＯＳトランジスタＱＮ１１によるｐＭＯＳトランジスタＱＰ１の駆動能力を調整するためのｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４と、ｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４をＯＮ／ＯＦＦさせるｎＭＯＳトランジスタＱＮ１５〜ＱＮ１７と、メインドライバ部１１のｎＭＯＳトランジスタＱＮ１を駆動するためのｐＭＯＳトランジスタＱＰ２１及びｎＭＯＳトランジスタＱＮ２１と、ｐＭＯＳトランジスタＱＰ２１によるｎＭＯＳトランジスタＱＮ１の駆動能力を調整するためのｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４と、ｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４をＯＮ／ＯＦＦさせるｐＭＯＳトランジスタＱＰ２５〜ＱＰ２７とを有し、ｎＭＯＳトランジスタＱＮ１５〜ＱＮ１７は制御信号φ１〜φ３で制御され、ｐＭＯＳトランジスタＱＰ２５〜ＱＰ２７は制御信号／φ４〜／φ６で制御され、ｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４は、ｎＭＯＳトランジスタＱＮ１１と共に負荷であるｐＭＯＳトランジスタＱＰ１を駆動することでｐＭＯＳトランジスタＱＰ１がＯＦＦからＯＮする時間、すなわちメインドライバ部１１の出力パルスの立ち上がり時間ｔｒを調整するためのものであり、ｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４は、ｐＭＯＳトランジスタＱＰ２１と共に負荷であるｎＭＯＳトランジスタＱＮ１を駆動することでｎＭＯＳトランジスタＱＮ１がＯＦＦからＯＮする時間、すなわちメインドライバ部１１の出力パルスの立ち下がり時間ｔｆを調整するためのものであり、
　出力バッファ回路の出力インピーダンスを調整する場合、制御信号／φ１〜／φ３をＬｏｗレベルにすることで、対応するｐＭＯＳトランジスタＱＰ２〜ＱＰ４をＯＮさせ、Ｈｉｇｈデータ出力時の出力インピーダンスを小さくすることで、ＯＮさせるｐＭＯＳトランジスタの数が多いほど出力インピーダンスはより小さい値になり、制御信号φ４〜φ６をＨｉｇｈレベルにすることで、対応するｎＭＯＳトランジスタＱＮ２〜ＱＮ４をＯＮさせ、Ｌｏｗデータ出力時の出力インピーダンスを小さくすることで、ＯＮさせるｎＭＯＳトランジスタの数が多いほど出力インピーダンスはより小さい値になり、
　出力パルスのｔｒ／ｔｆを調整する場合、制御信号φ１〜φ３をＨｉｇｈレベルにすることで、対応するｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４をＯＮさせ、ＬｏｗデータからＨｉｇｈデータへの切り換わり時の立ち上がり時間ｔｒを短くすることで、ＯＮさせるｎＭＯＳトランジスタの数が多いほど立ち上がり時間ｔｒはより短縮され、制御信号／φ４〜／φ６をＬｏｗレベルにすることで、対応するｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４をＯＮさせ、ＨｉｇｈデータからＬｏｗデータへの切り換わり時の立ち下がり時間ｔｆを短くする。このとき、ＯＮさせるｐＭＯＳトランジスタの数が多いほど立ち下がり時間ｔｆはより短縮され、
　ｐＭＯＳトランジスタＱＰ２〜ＱＰ４及びｎＭＯＳトランジスタＱＮ２〜ＱＮ４は、ｐＭＯＳトランジスタＱＰ１及びｎＭＯＳトランジスタＱＮ１に比べてｔｒ／ｔｆへの影響が少ない小さいデバイスサイズのトランジスタであるため、ｐＭＯＳトランジスタＱＰ１及びｎＭＯＳトランジスタＱＮ１でのみｔｒ／ｔｆを調整する構成を示しているが、ｐＭＯＳトランジスタＱＰ２〜ＱＰ４及びｎＭＯＳトランジスタＱＮ２〜ＱＮ４のサイズがそれぞれ大きい場合は、各々のトランジスタでｔｒ／ｔｆを調整する構成であってもよく、その場合、インバータＩＮＶ１１〜ＩＮＶ１６をそれぞれプリドライバ部と同様な構成にする必要があり、
　位相同期回路９は、ＤＬＬで構成され、システムクロックＣＬＫが入力される入力バッファ回路２１と、入力バッファ回路２１から出力されるクロックＣＬＫ１を遅延させ、出力バッファ回路８のデータ出力タイミングを補償するための補償クロックＣＬＫＯＥを出力する可変遅延回路２２と、補償クロックＣＬＫＯＥが入力される、出力バッファ回路８の遅延量をモニタするためのディレイモニタ回路２３と、ディレイモニタ回路２３の出力信号が入力され、遅延量のモニタ結果である帰還クロックＣＬＫＦＢを出力する入力バッファレプリカ回路２４と、入力バッファ回路２１から出力されるクロックＣＬＫ１と帰還クロックＣＬＫＦＢの位相差に比例する値を出力する位相比較器２５と、位相比較器２５の出力値にしたがって可変遅延回路２２による遅延量を制御するカウンタ回路２６とを有する構成であり、
　出力バッファ回路８と同様の遅延量を有するディレイモニタ回路２３として、各トランジスタのサイズをそれぞれ小さくした出力バッファ回路と同様構成のレプリカ回路を用いることが好ましい、
　出力バッファ回路を備える半導体集積回路装置。」
　の発明（以下「引用発明」という。）が記載されている。
２．本願発明と引用発明の対比
　引用発明の「システムクロックＣＬＫ」は、本願発明の「第１のクロック信号」に相当し、
　引用発明の「補償クロックＣＬＫＯＥ」は、本願発明の「第２のクロック信号」に相当する。
　引用発明の「位相同期回路９」は、ＤＬＬから構成されており、システムクロックＣＬＫが入力される入力バッファ回路２１と、入力バッファ回路２１から出力されるクロックＣＬＫ１を遅延させ、出力バッファ回路８のデータ出力タイミングを補償するための補償クロックＣＬＫＯＥを出力しているから、引用発明は、本願発明の「第１のクロック信号に対して位相制御された第２のクロック信号を生成するＤＬＬ回路」を有しているといえる。
　引用発明の「出力バッファ回路」は、「メモリアレイ１から読み出された出力データを一時的に保持すると共に所定のタイミングでＤＱ端子から出力」しているものであり、かつ、「出力バッファ回路８は位相同期回路９から供給された補償クロックＣＬＫＯＥにデータ出力タイミングを同期させて出力」している。
　ここで、引用発明の「出力バッファ回路」は、「メインドライバ部１１」を有しているから、引用発明は、本願発明の「内部リードデータに基づき、前記第２のクロック信号に同期してデータを出力する出力ドライバ」を有しているといえる。
　引用発明は、「制御信号φ１〜φ６にしたがってメインドライバ部１１の出力インピーダンス及び出力パルスのｔｒ／ｔｆを変更するための信号を生成する制御部１３」を有しており、該「制御信号φ１〜φ６」は、コントロール回路により生成されて供給されている。
　ｔｒは立ち上がり時間であり、ｔｆは立ち下がり時間であるから、引用発明の「出力パルスのｔｒ／ｔｆ」は、本願発明の「スイング能力」に相当する。
　したがって、引用発明は、本願発明の「前記出力ドライバのスイング能力を設定するモードレジスタ」を有しているといえる。
　引用発明の「位相同期回路９」内の「可変遅延回路２２」は、システムクロックＣＬＫが入力バッファ回路２１を介して入力されて、補償クロックＣＫＬＯＥが出力されるから、引用発明の「可変遅延回路２２」は、本願発明の「前記第１のクロック信号を遅延させることによって前記第２のクロック信号を生成するディレイライン」に相当する。
　引用発明の「位相同期回路９」内の「ディレイモニタ回路２３」は、「各トランジスタのサイズをそれぞれ小さくした出力バッファ回路と同様構成のレプリカ回路」である。
　また、補償クロックＣＬＫＯＥが、「ディレイモニタ回路２３及び入力バッファレプリカ回路２４」により遅延を受けて、帰還クロックＣＬＫＦＢを出力しているから、「ディレイモニタ回路２３」の出力信号は「クロック」であるといえ、引用発明の該「ディレイモニタ回路２３の出力信号」は、本願発明の「第３のクロック信号」に相当する。
　そうすると、引用発明の「ディレイモニタ回路２３」は、「補償クロックＣＬＫＯＥ」が入力されて、「第３のクロック信号」を出力しているから、本願発明の「出力ドライバのレプリカであり、前記第２のクロック信号を受けて第３のクロック信号を生成するレプリカドライバ」であるといえる。
　引用発明の「カウンタ回路２６」は、位相判定回路の出力に基づいて「可変遅延回路２２による遅延量を制御」しているから、本願発明の「前記位相判定回路による判定結果に基づいて、前記ディレイラインの遅延量を調整する制御回路」であるといえる。
　したがって、本願発明と引用発明は、
「第１のクロック信号に対して位相制御された第２のクロック信号を生成するＤＬＬ回路と、
　内部リードデータに基づき、前記第２のクロック信号に同期してデータを出力する出力ドライバと、
　前記出力ドライバのスイング能力を設定するモードレジスタと、を備え、
　前記モードレジスタは、前記出力ドライバのスイング能力を設定し、
　前記ＤＬＬ回路は、
　前記第１のクロック信号を遅延させることによって前記第２のクロック信号を生成するディレイラインと、
　前記出力ドライバのレプリカであり、前記第２のクロック信号を受けて第３のクロック信号を生成するレプリカドライバと、
　２つのクロック信号の位相を比較する位相判定回路と、
　前記位相判定回路による判定結果に基づいて、前記ディレイラインの遅延量を調整する制御回路と、を有することを特徴とする半導体装置。」
　で一致し、下記の点で相違する。
　相違点１
　本願発明は、出力ドライバが、「並列接続され、互いに同じ出力インピーダンスを有する複数の単位出力ドライバ」を含み、モードレジスタが「前記複数の単位出力ドライバのうち、活性化される単位出力ドライバの数を指定する」ことで、スイング能力を設定するのに対し、引用発明の出力バッファ回路は、「ドレインがそれぞれ共通に接続された４対のｐＭＯＳトランジスタＱＰ１〜ＱＰ４及びｎＭＯＳトランジスタＱＮ１〜ＱＮ４」と、「メインドライバ部１１のｐＭＯＳトランジスタＱＰ１を駆動するためのｐＭＯＳトランジスタＱＰ１１及びｎＭＯＳトランジスタＱＮ１１と、ｎＭＯＳトランジスタＱＮ１１によるｐＭＯＳトランジスタＱＰ１の駆動能力を調整するためのｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４と、ｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４をＯＮ／ＯＦＦさせるｎＭＯＳトランジスタＱＮ１５〜ＱＮ１７と、メインドライバ部１１のｎＭＯＳトランジスタＱＮ１を駆動するためのｐＭＯＳトランジスタＱＰ２１及びｎＭＯＳトランジスタＱＮ２１と、ｐＭＯＳトランジスタＱＰ２１によるｎＭＯＳトランジスタＱＮ１の駆動能力を調整するためのｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４と、ｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４をＯＮ／ＯＦＦさせるｐＭＯＳトランジスタＱＰ２５〜ＱＰ２７とを有し、ｎＭＯＳトランジスタＱＮ１５〜ＱＮ１７は制御信号φ１〜φ３で制御され、ｐＭＯＳトランジスタＱＰ２５〜ＱＰ２７は制御信号／φ４〜／φ６で制御され」ており、「制御信号φ１〜φ３をＨｉｇｈレベルにすることで、対応するｎＭＯＳトランジスタＱＮ１２〜ＱＮ１４をＯＮさせ、ＬｏｗデータからＨｉｇｈデータへの切り換わり時の立ち上がり時間ｔｒを短く」する一方、「制御信号／φ４〜／φ６をＬｏｗレベルにすることで、対応するｐＭＯＳトランジスタＱＰ２２〜ＱＰ２４をＯＮさせ、ＨｉｇｈデータからＬｏｗデータへの切り換わり時の立ち下がり時間ｔｆを短く」することで、スイング能力を設定している点。
　相違点２
　位相判定回路が比較する２つのクロック信号について、本願発明は、「第１のクロック信号」と「第３のクロック信号」の位相を比較しているのに対し、引用発明は、「入力バッファ回路を介した第１のクロック信号」と「入力バッファレプリカ回路を介した第３のクロック信号」の位相を比較している点。
３．判断
　相違点１について
　引用発明の出力バッファ回路におけるＱＰ１〜ＱＰ４は、制御信号φ１〜φ３によって制御される一方、ＱＮ１〜ＱＮ４は、φ１〜φ３とは異なる制御信号であるφ４〜φ６によって制御されるから、ｐＭＯＳトランジスタＱＰ２〜ＱＰ４とｎＭＯＳトランジスタＱＮ２〜ＱＮ４は、その入力が独立にＯＮ／ＯＦＦされるから、「ペア」を構成しない。
　ここで、ＱＰ２〜ＱＰ４及びＱＮ２〜ＱＮ４のサイズがそれぞれ大きい場合については、ＱＰ２〜ＱＰ４及びＱＮ２〜ＱＮ４によってｔｒ／ｔｆを調整可能であって、該構成の場合は、インバータＩＮＶ１〜ＩＮＶ６がプリドライバと同様の構成を有することが記載されているものの、ＱＰ２〜ＱＰ４の入力信号が、φ１〜φ３及びＮＯＲ１〜ＮＯＲ３によってＯＮ／ＯＦＦされる一方、ＱＮ２〜ＱＮ４の入力信号は、φ４〜φ６及びＮＡＮＤ１〜ＮＡＮＤ３によってＯＮ／ＯＦＦされるから、その入力が独立にＯＮ／ＯＦＦされる点は代わりが無い。
　そして、ＱＰ２〜ＱＰ４とＱＮ２〜ＱＮ４は、そもそも、入力インピーダンスを調整するためのトランジスタであるから、同時に出力パルスのｔｆ／ｔｆを調整するようにした場合であっても、入力インピーダンスを調整することは必要であるから、制御信号φ１〜φ３、φ４〜φ６による独立したＯＮ／ＯＦＦを行うことは不可欠な構成である。
　上記によれば、引用発明の「出力バッファ回路」は、全体として「出力ドライバ」を構成しているに過ぎず、「複数の単位出力ドライバ」を有しない。
　また、出力バッファが「複数の単位出力ドライバ」から構成され、「前記複数の単位出力ドライバのうち、活性化される単位出力ドライバの数を指定」するようにする構成が記載された文献を発見しない。
　そして、本願発明は、相違点１に係る構成を有することにより、所定の効果を奏するものである。
　したがって、少なくとも相違点１について、容易に想到することができる、とはいえないから、本願発明は、当業者が引用発明に基いて容易に発明をすることができたとはいえない。
　本願の請求項２および請求項４についても、出力バッファ回路が「複数の単位出力バッファ」から構成されることは引用発明に記載されておらず、他の文献も発見しないから、当業者が引用発明に基いて容易に発明をすることができたとはいえない。
　本願の請求項３に係る発明は、請求項２をさらに限定したものであるので、本願発明と同様に、当業者が引用発明に基づいて容易に発明をすることができたとはいえない。
第５　むすび
　以上のとおり、本願の請求項１−４に係る発明は、いずれも、当業者が引用発明に基づいて容易に発明をすることができたものではないから、原査定の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。