【手続補正書】
【提出日】令和1年12月9日(2019.12.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第一のプレート、第二のプレートならびに前記第一および第二のプレートの間に配置された強誘電体材料を含む第一のキャパシタであって、前記第一のプレートはプレート線構造に結合される、第一のキャパシタと、
第一のプレート、第二のプレートならびに前記第一および第二のプレートの間に配置された強誘電体材料を含む第二のキャパシタであって、前記第一のプレートは前記プレート線構造に結合される、第二のキャパシタと、
前記第一のキャパシタについて垂直方向にずらされ、前記第一のキャパシタの前記第二のプレートに結合された第一のトランジスタと、
前記第二のキャパシタについて垂直方向にずらされ、前記第二のキャパシタの前記第二のプレートに結合された第二のトランジスタと、
を含む、装置。
【請求項２】
前記第一のトランジスタは、前記第一のキャパシタの前記第二のプレートから伸びる第一の半導体ピラーを含み、前記第二のトランジスタは、前記第二のキャパシタの前記第二のプレートから伸びる第二の半導体ピラーを含む、請求項１に記載の装置。
【請求項３】
前記第一のトランジスタは、前記第一の半導体ピラー内のチャネル領域と、前記第一の半導体ピラーに含まれるソース／ドレイン領域とを含む、請求項２に記載の装置。
【請求項４】
前記第一のトランジスタは、前記第一のキャパシタの前記第二のプレートとデジット線との間に配置された第一の半導体ピラーを含む、請求項１に記載の装置。
【請求項５】
前記第一のトランジスタおよび前記第二のトランジスタは相互について垂直方向にずらされる、請求項１に記載の装置。
【請求項６】
前記第一および第二のキャパシタの前記第一のプレートは、前記プレート線構造と共通の組成を共有する、請求項１に記載の装置。
【請求項７】
前記第一のトランジスタおよび前記第二のトランジスタは、相互について横方向にずら
される、請求項１に記載の装置。
【請求項８】
前記第一および第二のトランジスタは、共通の水平平面内にあり、前記第一および第二のトランジスタは前記水平平面に沿って伸びるワード線に沿って其々のゲートを含む、請求項１に記載の装置。
【請求項９】
前記第一のトランジスタおよび前記第一のキャパシタは第一のメモリセル内に含まれ、前記第二のトランジスタおよび前記第二のキャパシタは第二のメモリセル内に含まれ、前記第一および第二のキャパシタは、相互について垂直方向にずらされ、前記プレート線構造は、前記第一および第二のメモリセルによって共有される、請求項１に記載の装置。
【請求項１０】
第一のメモリセルと、
第二のメモリセルと、
を含む装置であって、
各メモリセルは、
第一のトランジスタと、
強誘電体材料を含み、前記第一のトランジスタに結合され、前記第一のトランジスタについて垂直方向にずらされる第一の強誘電体キャパシタと、
第二のトランジスタと、
前記第二のトランジスタに結合され、前記第二のトランジスタについて垂直方向にずらされる第二の強誘電体キャパシタと、
を含む装置。
【請求項１１】
前記第一および第二のメモリセルによって共有されるプレート線構造をさらに含む、請求項１０に記載の装置。
【請求項１２】
前記第一および第二のメモリセルは、相互について横方向にずらされる、請求項１１に記載の装置。
【請求項１３】
前記第一および第二のメモリセルは、前記第一および第二のメモリセルによって共有されたプレート線構造と、前記第一および第二のメモリセルによって共有されたデジット線のうちの一つの反対側で垂直方向にずらされる、請求項１０に記載の装置。
【請求項１４】
前記第一および第二のメモリセルによって共有された第一のデジット線と、
前記第一および第二のメモリセルによって共有された第二のデジット線と、
をさらに含む、請求項１０に記載の装置。
【請求項１５】
前記第一および第二のメモリセルによって共有された第一のデジット線と、
前記第一のメモリセルに結合された第二のデジット線と、
前記第二のメモリセルに結合された第三のデジット線と、
をさらに含む、請求項１０に記載の装置。
【請求項１６】
第一および第二のプレートを含む第一の強誘電体キャパシタと、
第一および第二のプレートを含む第二の強誘電体キャパシタであって、前記第一および第二の強誘電体キャパシタは、相互について横方向にずらされる、第二の強誘電体キャパシタと、
前記第一の強誘電体キャパシタの前記第二のプレートに結合され、前記第一のキャパシタおよび第一のデジット線の間に配置された第一の半導体ピラーを含む第一のトランジスタと、
前記第二の強誘電体キャパシタの前記第二のプレートに結合され、前記第二のキャパシ
タおよび第二のデジット線の間に配置された第二の半導体ピラーを含む第二のトランジスタと、
を含む装置。
【請求項１７】
前記第一および第二のデジット線は共通の水平平面内にある、請求項１６に記載の装置。
【請求項１８】
前記第一および第二のキャパシタの前記第一のプレートに結合され、前記第一および第二のキャパシタとプレート線構造の間に配置された第三の半導体ピラーを含む第三のトランジスタをさらに含む、請求項１６に記載の装置。
【請求項１９】
前記第三の半導体ピラーは、チャネル長またはチャネル幅のうちの少なくとも一つで異なる寸法を有する、請求項１８に記載の装置。
【請求項２０】
前記第三のトランジスタは、前記第一および第二のトランジスタについて垂直方向にずらされる、請求項１８に記載の装置。
【請求項２１】
前記第三のトランジスタは前記第一および第二のトランジスタの上にある、請求項２０に記載の装置。
【請求項２２】
前記第三のトランジスタは、前記第一および第二のトランジスタの下にある、請求項２０に記載の装置。
【請求項２３】
前記第一のキャパシタの前記第一のプレートに結合され、前記第一のキャパシタおよびプレート線構造の間に配置された第三の半導体ピラーを含む第三のトランジスタと、
前記第二のキャパシタの前記第一のプレートに結合され、前記第二のキャパシタおよび前記プレート線構造の間に配置された第四の半導体ピラーを含む第四のトランジスタと、をさらに含む請求項１６に記載の装置。
【請求項２４】
第一および第二のプレートを含み、前記第一および第二のプレートの間に配置された強誘電体材料をさらに含む第一のキャパシタと、
第一および第二のプレートを含み、前記第一および第二のプレートの間に配置された強誘電体材料をさらに含む第二のキャパシタと、
前記第一のキャパシタの前記第二のプレートと第一のデジット線との間に配置された第一の垂直トランジスタと、
前記第二のキャパシタの前記第二のプレートと第二のデジット線との間に配置された第二の垂直トランジスタと、
前記第一および第二のキャパシタの前記第一のプレートと、プレート線構造との間に配置され、前記第一および第二の垂直トランジスタから垂直方向にずらされる、第三の垂直トランジスタと、
を含む装置。
【請求項２５】
前記第一および第二のトランジスタは、共通の水平平面内にある、請求項２４に記載の装置。
【請求項２６】
前記第一および第二のトランジスタのゲートを含む第一のワード線と、
前記第三のトランジスタのゲートを含む第二のワード線と、
をさらに含む、請求項２４に記載の装置。
【請求項２７】
前記第一のワード線は、第一の水平平面に沿って伸び、前記第二のワード線は、前記第
一のワード線の前記水平平面から垂直方向にずらされた第二の水平平面に沿って伸びる、請求項２６に記載の装置。
【請求項２８】
第一および第二のキャパシタと、前記第一、第二および第三の垂直トランジスタは、第一のメモリセル内に含まれ、前記第一および第二のデジット線は、前記第一のメモリセルが積み重ねられる第二のメモリセルと共有される、請求項２４に記載の装置。
【請求項２９】
前記第一および第二のキャパシタと、前記第一、第二および第三の垂直トランジスタは第一のメモリセル内に含まれ、前記プレート線構造は、前記第一のメモリセルが積み重ねられる第二のメモリセルと共有される、請求項２４に記載の装置。
【請求項３０】
第一および第二のプレートを含む第一の強誘電体キャパシタと、
第一および第二のプレートを含む第二の強誘電体キャパシタと、
前記第一の強誘電体キャパシタの前記第二のプレートと第一のデジット線との間に配置された第一の垂直トランジスタと、
前記第一の強誘電体キャパシタの前記第一のプレートとプレート線構造との間に配置された第二の垂直トランジスタであって、前記第一の垂直トランジスタは、前記第二の垂直トランジスタから垂直方向にずらされる、第二の垂直トランジスタと、
前記第二の強誘電体キャパシタの前記第二のプレートと第二のデジット線との間に配置された第三の垂直トランジスタと、
前記第二の強誘電体キャパシタの前記第一のプレートと前記プレート線構造との間に配置された第四の垂直トランジスタであって、前記第三の垂直トランジスタは、前記第四の垂直トランジスタから垂直方向にずらされる、第四の垂直トランジスタと、
を含む装置。
【請求項３１】
前記第一、第二、第三および第四の垂直トランジスタは、共通の水平平面内にある、請求項３０に記載の装置。
【請求項３２】
前記第一および第三の垂直トランジスタは、相互に共通の第一の水平平面内にあり、前記第二および第四の垂直トランジスタは、相互に共通の第二の水平平面内にある、請求項３０に記載の装置。
【請求項３３】
前記第一の共通の水平平面は、前記第二の共通の水平平面から垂直方向にずらされる、請求項３２に記載の装置。
【請求項３４】
前記第一および第三のトランジスタのゲートを含むワード線をさらに含み、前記ワード線は、前記第一の共通の水平平面に沿って伸びる、請求項３２に記載の装置。
【請求項３５】
前記第一および第二の強誘電体キャパシタと、前記第一、第二、第三および第四の垂直トランジスタは、第一のメモリセル内に含まれ、前記第一および第二のデジット線は前記第一のメモリセルが積み重ねられる第二のメモリセルと共有される、請求項３０に記載の装置。
【請求項３６】
前記第一および第二の強誘電体キャパシタと、前記第一、第二、第三および第四の垂直トランジスタは、第一のメモリセル内に含まれ、前記プレート線構造は、前記第一のメモリセルが積み重ねられる第二のメモリセルと共有される、請求項３０に記載の装置。
【請求項３７】
前記第一、第二、第三および第四のトランジスタの各々は、
半導体ピラーと、
ゲート誘電体材料と、
前記半導体ピラー内のチャネル領域と、
前記半導体ピラー内のソース／ドレイン領域と、
を含む、請求項３０に記載の装置。
【請求項３８】
メモリセルの第一および第二のトランジスタをアクティブ化することと、
第一および第二の強誘電体キャパシタに結合されたプレート線に電圧を印加することであって、前記第一の強誘電体キャパシタは、前記第一のトランジスタに結合され、前記第一のトランジスタについて垂直方向にずらされ、前記第二の強誘電体キャパシタは、前記第二のトランジスタに結合され、前記第二のトランジスタについて垂直方向にずらされる、ことと、
前記第一の強誘電体キャパシタに結合された第一のデジット線で発達した第一の電圧を、前記第二の強誘電体キャパシタに結合された第二のデジット線で発達した第二の電圧と比較することと、
を含む、メモリセルにアクセスする方法。