【手続補正書】
【提出日】令和2年5月18日(2020.5.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
３次元（３−Ｄ）集積回路（ＩＣ）において、
基板表面を有する基板と、
第一の電気コンタクトを含み、前記表面の第一の領域内の、前記基板表面に実質的に平行な第一の平面上に形成される第一の半導体デバイスと、
第二の電気コンタクトを含み、前記表面の第二の領域内の、前記表面に実質的に平行で、前記第一の平面から前記基板表面に実質的に鉛直な方向に垂直方向に離間された第二の平面上に形成される第二の半導体デバイスと、
第一の電極構造であって、
前記基板表面に実質的に平行な対向する上面及び下面と、
前記上面及び下面を接続して、前記電極構造が３次元電極空間を形成する側壁と、
前記電極空間内に提供される導電性充填材料と、
前記導電性充填材料を、前記第一の半導体デバイスの前記第一の電気コンタクトに電気的に接続された第一の電極の中と、前記第二の半導体デバイスに電気的に接続され、前記第一の電極から電気的に絶縁される第二の電極の中へと電気的に分離する誘電層と、
前記電極構造の前記上面又は下面から垂直方向に延び、前記第一の電極に電気的に接続される第一の回路端子と、
を含む第一の電極構造と、を含み、
前記第一と第二の半導体デバイスは、第一の電界効果トランジスタ（ＦＥＴ）と第二のＦＥＴをそれぞれ含み、当該３−Ｄ  ＩＣは、第三の電気コンタクトを有する第三のＦＥＴを更に含み、前記表面の第三の領域内の、前記表面に実質的に平行で、前記第一及び第二の平面から垂直方向に離間された第三の平面上に形成されており、
前記第一の電極構造は、前記導電性充填材料を、前記第三のＦＥＴの前記第三の電気コンタクトに電気的に接続され、前記第一及び第二の電極から電気的に絶縁された第三の電極の中へと電気的に分離する別の誘電層を更に含む、３次元（３−Ｄ）集積回路（ＩＣ）。
【請求項２】
各ＦＥＴは、前記基板表面に沿った方向に延びるゲート領域と、前記ゲート領域の両端に提供された１対のソース−ドレイン領域と、を含み、それぞれのＦＥＴの前記ゲート領域及びソース−ドレイン領域は互いに垂直方向に整列されて、第一の積層ＦＥＴ構造を形成する、請求項１に記載の３−Ｄ  ＩＣ。
【請求項３】
前記３−Ｄ  ＩＣは、各々が前記電極構造の前記上面又は下面から垂直方向に延び、前記第二及び第三の電極にそれぞれ電気的に接続される第二及び第三の回路端子を更に含む、請求項２に記載の３−Ｄ  ＩＣ。
【請求項４】
前記第一の積層ＦＥＴ構造の前記第一、第二、及び第三のＦＥＴと同様に構成された第四、第五、及び第六のＦＥＴを含む第二の積層ＦＥＴ構造と、
前記第一の電極構造の前記第一、第二、第三の電極と同様に構成された第四、第五、及び第六の電極を含み、前記第二の積層ＦＥＴ構造に連結された第二の電極構造と、
を更に含み、前記第一及び第二の積層ＦＥＴ構造は、前記第一及び第二の電極構造を通じて電気的に接続され、６トランジスタＳＲＡＭメモリセルを形成する、請求項３に記載の３−Ｄ  ＩＣ。
【請求項５】
前記第一の電極構造の前記第一、第二、及び第三の端子は前記ＳＲＡＭセルのためのＶＤＤ電源端子、ＶＳＳ電源端子、及びビット端子を提供し、
前記第二の電極構造の少なくとも１つの端子は、前記ＳＲＡＭセルのためのビットＮＯＴ端子を提供する、請求項４に記載の３−Ｄ  ＩＣ。
【請求項６】
前記第一の積層ＦＥＴ構造の前記第一、第二、及び第三のＦＥＴと同様に構成された第四、第五、及び第六のＦＥＴを含む第二の積層ＦＥＴ構造と、
前記第一の電極構造の前記第一、第二、及び第三の電極と同様に構成された第四、第五、及び第六の電極を含み、前記第二の積層ＦＥＴ構造に連結された第二の電極構造と、
を更に含み、前記第一及び第二の積層ＦＥＴ構造は、前記基板上で隣接して位置決めされ、異なるＳＲＡＭセルの部分を形成する、請求項３に記載の３−Ｄ  ＩＣ。
【請求項７】
前記ＦＥＴの各々は、フィンＦＥＴ、マルチゲートＦＥＴ、又はシングルナノワイヤＦＥＴの何れかである、請求項５に記載の３−Ｄ  ＩＣ。
【請求項８】
前記ＦＥＴの各々はシングルナノワイヤＦＥＴである、請求項６に記載の３−Ｄ  ＩＣ。
【請求項９】
半導体デバイスであって、
第一のナノワイヤ層と、
前記第一のナノワイヤ層の上に位置決めされた第二のナノワイヤ層と、
前記第二のナノワイヤ層の上に位置決めされた第三のナノワイヤ層と、を含み、前記第一のナノワイヤ層、前記第二のナノワイヤ層、及び前記第三のナノワイヤ層は、半導体デバイスのソース−ドレイン領域内に位置決めされるナノワイヤ部分を含み、
前記第一のナノワイヤ層を接続され、前記ソース−ドレイン領域を通って前記ソース−ドレイン領域の上の第一の位置まで回される第一の電極と、
前記第二のナノワイヤ層に接続され、前記ソース−ドレイン領域を通って前記ソース−ドレイン領域の上の第二の位置まで回される第二の電極と、
前記第三のナノワイヤ層に接続され、前記ソース−ドレイン領域を通って、前記ソース−ドレイン領域の上の第三の位置まで回される第三の電極と、
を含み、
第一のコンタクト構造は、下地である電極構造の水平表面の上に位置決めされた第二のコンタクト構造の部分と段差付きである半導体デバイス。
【請求項１０】
前記ナノワイヤは、互いの上に相補的半導体材料を含む、請求項９に記載の半導体デバイス。
【請求項１１】
半導体デバイスを形成する方法において、
初期接続区域を画定する基板を提供することであって、前記基板は、前記初期接続区域内に位置決めされた少なくとも３つのナノワイヤを有し、前記ナノワイヤは被覆されず、前記ナノワイヤの長手方向軸は水平方向に延び、前記ナノワイヤは垂直スタック内に位置決めされて、互いから離間され、前記ナノワイヤは第一のナノワイヤ、第二のナノワイヤ、及び第三のナノワイヤを含み、前記第二のナノワイヤは前記第一のナノワイヤの上に位置決めされ、前記第三のナノワイヤは前記第二のナノワイヤの上に位置決めされる、基板を提供することと、
前記第一のナノワイヤを被覆し、前記初期接続区域の上まで垂直方向に延びる第一の電極を形成することであって、前記第一の電極は段差付の断面を有する、形成することと、
前記第二のナノワイヤを被覆し、前記初期接続区域の上まで垂直方向に延びる第二の電極を形成することと、
前記第三のナノワイヤを被覆し、前記初期接続区域の上まで垂直方向に延びる第三の電極を形成することと、
を含む方法。
【請求項１２】
前記第一の電極、前記第二の電極、及び前記第三の電極は、互いから電気的に絶縁される、請求項１１に記載の方法。
【請求項１３】
ある電極の材料に選択的に接着し、ナノワイヤ材料には接着しない誘電体を選択的に堆積させることによって、各電極を電気的に絶縁することを更に含む、請求項１１に記載の方法。
【請求項１４】
前記初期接続区域はトランジスタデバイスのソース−ドレインバーである、請求項１１に記載の方法。
【請求項１５】
前記初期接続区域はトランジスタデバイスのゲート区域である、請求項１１に記載の方法。
【請求項１６】
幾つかのセルのワイヤは同じ電極を共有する、請求項１１に記載の方法。
【請求項１７】
段差付電極は、対応するセルの中、又は前記Ｓ／Ｄバーの中に位置決めされる、請求項１１に記載の方法。
【請求項１８】
選択的堆積を利用して、Ｓ／Ｄ領域内の電極間にアイソレーションバリアを製作することを更に含む、請求項１１に記載の方法。
【請求項１９】
凹部形成エッチングが等方性である、請求項１１に記載の方法。
【請求項２０】
前記段差付きのコンタクト構造は、前記ソース−ドレイン領域内に位置決めされており、各ナノワイヤ層を前記ソース−ドレイン領域の上方の位置に電気的に結合するように構成されている、請求項９に記載の半導体デバイス。
【請求項２１】
前記第一、第二及び第三のナノワイヤ層は、それぞれ、第一の電界効果トランジスタ（ＦＥＴ）、第二のＦＥＴ及び第三のＦＥＴを含み、該第三のＦＥＴが、前記第二及び第一の層に実質的に平行で、前記第一及び第二の層から垂直方向に離間された第三の平面上に形成されている、請求項９に記載の半導体デバイス。
【請求項２２】
前記第一の電極は、誘電体膜によって前記第二の電極から分離している、請求項９に記載の半導体デバイス。
【請求項２３】
前記第二の電極は、誘電体膜によって前記第三の電極から分離している、請求項９に記載の半導体デバイス。
【請求項２４】
前記第一のナノワイヤ層は、Ｐ型の電界効果トランジスタ（ＰＦＥＴ）ワイヤを含む、請求項９に記載の半導体デバイス。
【請求項２５】
前記第一のナノワイヤ層は、Ｎ型の電界効果トランジスタ（ＮＦＥＴ）ワイヤを含む、請求項９に記載の半導体デバイス。
【請求項２６】
前記第一のナノワイヤ層は、前記第二のナノワイヤ層とは異なるチャネル構成のナノワイヤを含む、請求項９に記載の半導体デバイス。
【請求項２７】
前記ナノワイヤは、シリコン−ゲルマニウム（ＳｉＧｅ）ナノワイヤである、請求項９に記載の半導体デバイス。