(57)【要約】  本発明は、基体平面から突起した突起半導体層と、突起半導体層を跨ぐように形成されたゲート電極と、ゲート電極と突起半導体層の間のゲート絶縁膜と、突起半導体層に設けられたソース／ドレイン領域を有するＦｉｎ型電界効果トランジスタ（ＦＥＴ）を備えた半導体装置であって、半導体基板上に、Ｆｉｎ型ＦＥＴを有する素子形成領域と、この素子形成領域を他の素子形成領域と分離するために半導体基板に設けられたトレンチ及びそのトレンチ内の素子分離絶縁膜とを有し、前記素子形成領域は、前記トレンチの底面よりも浅く半導体基板の上面より掘り下げられた浅い基板平面と、この基板平面に対して突起し且つ半導体基板の一部で形成された半導体凸部と、前記の浅い基板平面上の絶縁膜とを有し、前記半導体凸部の当該絶縁膜から突起した部分でＦｉｎ型ＦＥＴの突起半導体層が形成されている半導体装置に関する。【特許請求の範囲】
【請求項１】
基体平面に対して上方に突起した突起半導体層と、この突起半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記突起半導体層の間に介在するゲート絶縁膜と、前記突起半導体層に設けられた一対のソース／ドレイン領域を有するＦｉｎ型電界効果トランジスタを備えた半導体装置であって、
半導体基板上に、少なくとも１つのＦｉｎ型電界効果トランジスタを有する素子形成領域と、当該素子形成領域を他の素子形成領域と分離するために当該半導体基板に設けられたトレンチ及びそのトレンチ内に設けられた素子分離絶縁膜とを有し、
前記素子形成領域は、前記トレンチの底面よりも浅く前記半導体基板の上面より掘り下げられた浅い基板平面と、当該基板平面に対して突起し且つ前記半導体基板の一部で形成された半導体凸部と、前記の浅い基板平面上に設けられた絶縁膜とを有し、前記半導体凸部の当該絶縁膜に対して突起した部分で前記Ｆｉｎ型電界効果トランジスタの突起半導体層が形成されていることを特徴とする半導体装置。
【請求項２】
前記素子形成領域を複数有し、第１導電型ウェルに形成されたＦｉｎ型電界効果トランジスタは、第２導電型ウェルに形成されたＦｉｎ型電界効果トランジスタとは異なる素子形成領域に設けられている請求項１に記載の半導体装置。
【請求項３】
前記トレンチ及びそのトレンチ内に埋め込まれた素子分離絶縁膜により分離された１つの前記素子形成領域には、Ｆｉｎ型電界効果トランジスタが１つ設けられている請求項１又は２に記載の半導体装置。
【請求項４】
前記Ｆｉｎ型電界効果トランジスタは１つのトランジスタ内に複数の突起半導体層を有する請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
Ｆｉｎ型電界効果トランジスタを有する前記素子形成領域とは異なる素子形成領域に、半導体基板上面に沿ってチャネルを形成するプレーナ型電界効果トランジスタを有する請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
請求項１に記載の半導体装置の製造方法であって、
半導体基板に、素子形成領域間を分離するための第１のトレンチを形成し、このトレンチに絶縁膜を埋め込んで素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜により分離された半導体基板領域に、前記トレンチの底面より浅い第２のトレンチを形成して、当該半導体基板の一部で形成され且つ第２のトレンチの底面に対して突起している半導体凸部を形成する工程と、
第２のトレンチの底面上に絶縁膜を形成して、前記半導体凸部の当該絶縁膜に対して突起した部分で突起半導体層を形成する工程と、
前記突起半導体層の少なくとも側面にゲート絶縁膜を形成する工程と、
ゲート電極材料膜を形成し、この膜をパターニングしてゲート電極を形成する工程と、
前記突起半導体層に不純物を導入してソース／ドレイン領域を形成する工程とを有する半導体装置の製造方法。
【請求項７】
第２のトレンチの底面上に形成する絶縁膜は、前記半導体凸部の側面に酸化防止膜を形成した後、第２のトレンチの露出した底面を熱酸化して形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
第２のトレンチの底面上に形成する絶縁膜は、第２のトレンチを埋め込むように絶縁膜を形成し、当該絶縁膜に対してエッチバックを行うことにより形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
第１のトレンチは、半導体基板上面に沿ってチャネルを形成するプレーナ型電界効果トランジスタを設ける他の素子形成領域を分離するためのトレンチと同時に形成することを特徴とする請求項６〜８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
第１のトレンチへの絶縁膜の埋め込みと、半導体基板上面に沿ってチャネルを形成するプレーナ型電界効果トランジスタを設ける他の素子形成領域を分離するためのトレンチへの絶縁膜の埋め込みを同時に行うことを特徴とする請求項６〜９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
請求項１に記載の半導体装置の製造方法であって、
半導体基板上に、後に形成する第２のトレンチの底面より浅い第１のトレンチを形成し、当該半導体基板の一部で形成され且つ第１のトレンチの底面に対して突起している半導体凸部を形成する工程と、
前記半導体凸部が設けられた素子形成領域と他の素子形成領域とを分離するための第２のトレンチを形成する工程と、
第１のトレンチ及び第２のトレンチを埋め込むように絶縁膜を形成する工程と、
前記絶縁膜に対してエッチバックを行って、前記半導体凸部を露出させ、当該半導体凸部の前記絶縁膜に対して突起した部分で突起半導体層を形成する工程と、
前記突起半導体層の少なくとも側面にゲート絶縁膜を形成する工程と、
ゲート電極材料膜を形成し、この膜をパターニングしてゲート電極を形成する工程と、
前記突起半導体層に不純物を導入してソース／ドレイン領域を形成する工程とを有する半導体装置の製造方法。
【請求項１２】
請求項１に記載の半導体装置の製造方法であって、
半導体基板上に、後に形成する第２のトレンチの底面より浅い第１のトレンチを形成し、当該半導体基板の一部で形成され且つ第１のトレンチの底面に対して突起している半導体凸部を形成する工程と、
第１のトレンチを埋め込むように第１の絶縁膜を形成する工程と、
前記半導体凸部が設けられた素子形成領域と他の素子形成領域とを分離するための第２のトレンチを形成する工程と、
第２のトレンチを埋め込むように第２の絶縁膜を形成する工程と、
第１及び第２の絶縁膜に対してエッチバックを行って、前記半導体凸部を露出させ、当該半導体凸部の第１絶縁膜に対して突起した部分で突起半導体層を形成する工程と、
前記突起半導体層の少なくとも側面にゲート絶縁膜を形成する工程と、
ゲート電極材料膜を形成し、この膜をパターニングしてゲート電極を形成する工程と、
前記突起半導体層に不純物を導入してソース／ドレイン領域を形成する工程とを有する半導体装置の製造方法。
【請求項１３】
請求項１に記載の半導体装置の製造方法であって、
半導体基板上にマスク膜を形成する工程と、
前記マスク膜が形成された半導体基板上に、後に形成する第２のトレンチの底面より浅い第１のトレンチを形成し、当該半導体基板の一部で形成され且つ第１のトレンチの底面に対して突起している半導体凸部を形成する工程と、
第１のトレンチを埋め込むように第１の絶縁膜を形成する工程と、
前記マスク膜をストッパとして研磨を行って第１のトレンチ内を除く前記マスク膜上の第１の絶縁膜を除去する工程と、
前記半導体凸部が設けられた素子形成領域と他の素子形成領域とを分離するための第２のトレンチを形成する工程と、
第２のトレンチを埋め込むように第２の絶縁膜を形成する工程と、
前記マスク膜をストッパとして研磨を行って第２のトレンチ内を除く前記マスク膜上の第２の絶縁膜を除去する工程と、
第１及び第２の絶縁膜に対してエッチバックを行って、前記半導体凸部を露出させ、当該半導体凸部の第１絶縁膜に対して突起した部分で突起半導体層を形成する工程と、
前記突起半導体層の少なくとも側面にゲート絶縁膜を形成する工程と、
ゲート電極材料膜を形成し、この膜をパターニングしてゲート電極を形成する工程と、
前記突起半導体層に不純物を導入してソース／ドレイン領域を形成する工程とを有する半導体装置の製造方法。
【請求項１４】
請求項１に記載の半導体装置の製造方法であって、
半導体基板上に第１のマスク膜を形成する工程と、
第１のマスク膜が形成された半導体基板上に、後に形成する第２のトレンチの底面より浅い第１のトレンチを形成し、当該半導体基板の一部で形成され且つ第１のトレンチの底面に対して突起している半導体凸部を形成する工程と、
第１のトレンチを埋め込むように第１の絶縁膜を形成工程と、
第１のマスク膜をストッパとして研磨を行って第１のトレンチ内を除く第１のマスク膜上の第１の絶縁膜を除去する工程と、
第２のマスク膜を形成する工程と、
前記半導体凸部が設けられた素子形成領域と他の素子形成領域とを分離するための第２のトレンチを形成する工程と、
第２のトレンチを埋め込むように第２の絶縁膜を形成する工程と、
第２のマスク膜をストッパとして研磨を行って第２のトレンチ内を除く第２のマスク膜上の第２の絶縁膜を除去する工程と、
第１及び第２の絶縁膜に対してエッチバックを行って、前記半導体凸部を露出させ、当該半導体凸部の第１絶縁膜に対して突起した部分で突起半導体層を形成する工程と、
前記突起半導体層の少なくとも側面にゲート絶縁膜を形成する工程と、
ゲート電極材料膜を形成し、この膜をパターニングしてゲート電極を形成する工程と、
前記突起半導体層に不純物を導入してソース／ドレイン領域を形成する工程とを有する半導体装置の製造方法。
【請求項１５】
第１のマスク膜より第２のマスク膜が厚いことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
第１のマスク膜と第２のマスク膜との間に、これらのいずれのマスク膜とも異なる材料からなるパッド膜を設ける請求項１４又は１５に記載の半導体装置の製造方法。
【請求項１７】
第２のトレンチは、半導体基板上面に沿ってチャネルを形成するプレーナ型電界効果トランジスタを設ける他の素子形成領域を分離するためのトレンチと同時に形成することを特徴とする請求項１１〜１６のいずれかに記載の半導体装置の製造方法。
【請求項１８】
第２のトレンチへの絶縁膜の埋め込みと、半導体基板上面に沿ってチャネルを形成するプレーナ型電界効果トランジスタを設ける他の素子形成領域を分離するためのトレンチへの絶縁膜の埋め込みを同時に行うことを特徴とする請求項１１〜１７のいずれかに記載の半導体装置の製造方法。
【請求項１９】
第２のトレンチに埋め込むように形成された絶縁膜と、半導体基板上面に沿ってチャネルを形成するプレーナ型電界効果トランジスタを設ける他の素子形成領域を分離するためのトレンチを埋め込みむように形成された絶縁膜とを同時に研磨することを特徴とする請求項１１〜１８のいずれかに記載の半導体装置の製造方法。
【請求項２０】
第１のトレンチは、その平面形状が短冊状であり、並列に形成され、第１のトレンチ間の半導体部分で前記半導体凸部を形成することを特徴とする請求項１１〜１９のいずれかに記載の半導体装置の製造方法。
【請求項２１】
第１のトレンチを形成する工程において、半導体基板のエッチングにより第１のトレンチを形成する際に、同一の素子形成領域内の異なるＦｉｎ型電界効果トランジスタを構成する半導体凸部間に、当該エッチングにより除去しないでそのまま半導体基板が残されたダミー領域を形成することを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項２２】
第１のトレンチとダミー領域を形成した後、全面をマスク材料で被覆した後、ダミー領域の半導体基板を露出させ、半導体基板のダミー領域を含む領域をエッチングして第２のトレンチを形成することを特徴とする請求項２１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、基体平面に対して突起した半導体層上にゲート電極を有するＭＩＳ型電界効果トランジスタを備えた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、ＭＩＳ型電界効果トランジスタ（以下「ＦＥＴ」という）の一種として、いわゆるＦｉｎ型ＦＥＴが提案されている。このＦｉｎ型ＦＥＴは、基板平面に垂直方向に突起した直方体状の突起半導体層を有し、この突起半導体層の一方の側面から上面を越えて反対側面まで跨ぐようにゲート電極が設けられている。そして、この突起半導体層とゲート電極との間にはゲート絶縁膜が介在し、主として突起半導体層の両側面に沿ってチャネルが形成される。このようなＦｉｎ型ＦＥＴは、チャネル幅を基板平面に対して垂直方向にとれる点から微細化に有利であることに加え、カットオフ特性やキャリア移動度の向上、短チャネル効果やパンチスルーの低減といった種々の特性改善に有利であることが知られている。【０００３】
このようなＦｉｎ型ＦＥＴとして、特許文献１（特開昭６４−８６７０号公報）には、ソース領域、ドレイン領域およびチャネル領域をもつ半導体部分がウェハ基板の平面に対してほぼ垂直な側面を有する直方体状であり、この直方体状半導体部分の高さがその幅よりも大きく、かつゲート電極が前記ウェハ基板の平面に垂直方向に延在することを特徴とするＭＯＳ電界効果トランジスタが開示されている。【０００４】
特許文献１には、前記直方体状半導体部分の一部がシリコンウェハ基板の一部である形態と、前記直方体状半導体部分の一部がＳＯＩ（Silicon  On  Insulator）基板の単結晶シリコン層の一部である形態が例示されている。前者を図１（ａ）に、後者を図１（ｂ）に示す。【０００５】
図１（ａ）に示す形態では、シリコンウェハ基板１０１の一部を直方体状部分１０３とし、ゲート電極１０５がこの直方体状部分１０３の頂部を越えて両側に延在している。そして、この直方体状部分１０３において、ゲート電極両側の部分にソース領域およびドレイン領域が形成され、ゲート電極下の絶縁膜１０４下の部分にチャネルが形成される。チャネル幅は直方体状部分１０３の高さｈの２倍に相当し、ゲート長はゲート電極１０５の幅Ｌに対応する。直方体状部分１０３は、シリコンウェハ基板１０１を異方性エッチングして溝を形成し、この溝の内側に残した部分で構成されている。また、ゲート電極１０５は、この溝内に形成した絶縁膜１０２上に、直方体状部分１０３を跨ぐように設けている。【０００６】
図１（ｂ）に示す形態では、シリコンウェハ基板１１１、絶縁層１１２及びシリコン単結晶層からなるＳＯＩ基板を用意し、そのシリコン単結晶層をパターニングして直方体状部分１１３とし、そして、この直方体状部分１１３を跨ぐように、露出した絶縁層１１２上にゲート電極１１５を設けている。この直方体状部分１１３において、ゲート電極両側の部分にソース領域およびドレイン領域が形成され、ゲート電極下の絶縁膜１１４下の部分にチャネルが形成される。チャネル幅は直方体状部分１１３の高さａの２倍とその幅ｂとの合計に相当し、ゲート長はゲート電極１１５の幅Ｌに対応する。【０００７】
一方、特許文献２（特開２００２−１１８２５５号公報）には、例えば図２（ａ）〜（ｃ）に示すような、複数の直方体状半導体部（凸状半導体層２１３）を有するＦｉｎ型ＦＥＴが開示されている。図２（ｂ）は図２（ａ）のＢ−Ｂ線断面図であり、図２（ｃ）は図２（ａ）のＣ−Ｃ線断面図である。このＦｉｎ型ＦＥＴは、シリコン基板２１０のウェル層２１１の一部で構成される凸状半導体層２１３を複数有し、これらが互いに平行に配列され、これらの凸状半導体層の中央部を跨いでゲート電極２１６が設けられている。このゲート電極２１６は、絶縁膜２１４の上面から各凸状半導体層２１３の側面に沿って形成されている。各凸状半導体層とゲート電極間には絶縁膜２１８が介在し、ゲート電極下の凸状半導体層にチャネル２１５が形成される。また、各凸状半導体層にはソース／ドレイン領域２１７が形成され、ソース／ドレイン領域２１７下の領域２１２には高濃度不純物層（パンチスルーストッパー層）が設けられている。そして、層間絶縁膜２２６を介して上層配線２２９、２３０が設けられ、各コンタクトプラグ２２８により、各上層配線とそれぞれソース／ドレイン領域２０７及びゲート電極２１６とが接続されている。このような構造によれば、凸状半導体層の側面をチャネル幅として用いることができるため、プレーナ型の従来のＦＥＴに比べて平面的な面積を小さくすることができることが記載されている。
【発明の開示】
【０００８】
図１（ａ）に示すような半導体基板の一部で突起半導体層が構成されるＦｉｎ型ＦＥＴは、放熱性や基板浮遊効果の点から有利であるが、以下の問題を有している。
【０００９】
図３は、Ｆｉｎ型ＦＥＴが形成されるＦｉｎ領域と他の領域（プレーナ領域）とを同一半導体基板に有する従来構造を示す断面図である。図中の３０１は半導体基板、３０２は絶縁膜、３０３は突起半導体層、３０３Ａは半導体凸部、３０４はゲート電極を示す。なお、説明の便宜上、図中のＦｉｎ領域とプレーナ領域を隣接して示している。
【００１０】
一般にプレーナ領域における素子分離用のトレンチ（溝）の深さＤは３００ｎｍ程度必要であり、図３（ａ）に示すように幅Ｗが２０ｎｍ程度の微細な突起半導体層３０３を形成する場合、高アスペクト比（半導体凸部の高さＤ／幅Ｗ＝１５／１）の半導体凸部３０３Ａを形成することになるため、その製造は困難となる。そのため、Ｆｉｎ型ＦＥＴの十分な微細化を行うことができない。また、図３（ｂ）に示すように、複数の突起半導体層３０３が近接配置された構造はより一層製造が困難となる。すなわち、Ｆｉｎ領域において、高アスペクト比（突起半導体層３０３の高さＨ／間隔Ｓ）のギャップの形成は困難であり、Ｆｉｎ領域において十分な高密化を図ることができない。このような問題を回避するために、図３（ｃ）に示すようにトレンチの深さＤを浅くすると、プレーナ領域において、ゲート電極３０４と半導体基板の間に寄生容量が発生して、素子特性が低下する問題が生じる。
【００１１】
そこで本発明の目的は、半導体基板の一部で突起半導体層が構成されたＦｉｎ型ＦＥＴを有し、微細かつ高密度な当該Ｆｉｎ型ＦＥＴを容易に製造可能な構造を有する半導体装置およびその製造方法を提供することにある。
【００１２】
本発明は、以下の（１）項〜（２２）項にそれぞれ記載した態様が含まれる。
【００１３】
（１）基体平面に対して上方に突起した突起半導体層と、この突起半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記突起半導体層の間に介在するゲート絶縁膜と、前記突起半導体層に設けられた一対のソース／ドレイン領域を有するＦｉｎ型電界効果トランジスタを備えた半導体装置であって、
半導体基板上に、少なくとも１つのＦｉｎ型電界効果トランジスタを有する素子形成領域と、当該素子形成領域を他の素子形成領域と分離するために当該半導体基板に設けられたトレンチ及びそのトレンチ内に設けられた素子分離絶縁膜とを有し、
前記素子形成領域は、前記トレンチの底面よりも浅く前記半導体基板の上面より掘り下げられた浅い基板平面と、当該基板平面に対して突起し且つ前記半導体基板の一部で形成された半導体凸部と、前記の浅い基板平面上に設けられた絶縁膜とを有し、前記半導体凸部の当該絶縁膜に対して突起した部分で前記Ｆｉｎ型電界効果トランジスタの突起半導体層が形成されていることを特徴とする半導体装置。
【００１４】
（２）  前記素子形成領域を複数有し、第１導電型ウェルに形成されたＦｉｎ型電界効果トランジスタは、第２導電型ウェルに形成されたＦｉｎ型電界効果トランジスタとは異なる素子形成領域に設けられている１項に記載の半導体装置。
【００１５】
（３）前記トレンチ及びそのトレンチ内に埋め込まれた素子分離絶縁膜により分離された１つの前記素子形成領域には、Ｆｉｎ型電界効果トランジスタが１つ設けられている１項又は２項に記載の半導体装置。
【００１６】
（４）前記Ｆｉｎ型電界効果トランジスタは１つのトランジスタ内に複数の突起半導体層を有する１〜３項のいずれかに記載の半導体装置。
【００１７】
（５）Ｆｉｎ型電界効果トランジスタを有する前記素子形成領域とは異なる素子形成領域に、半導体基板上面に沿ってチャネルを形成するプレーナ型電界効果トランジスタを有する１〜４項のいずれかに記載の半導体装置。
【００１８】
（６）前記第１項に記載の半導体装置の製造方法であって、
半導体基板に、素子形成領域間を分離するための第１のトレンチを形成し、このトレンチに絶縁膜を埋め込んで素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜により分離された半導体基板領域に、前記トレンチの底面より浅い第２のトレンチを形成して、当該半導体基板の一部で形成され且つ第２のトレンチの底面に対して突起している半導体凸部を形成する工程と、
第２のトレンチの底面上に絶縁膜を形成して、前記半導体凸部の当該絶縁膜に対して突起した部分で突起半導体層を形成する工程と、
前記突起半導体層の少なくとも側面にゲート絶縁膜を形成する工程と、
ゲート電極材料膜を形成し、この膜をパターニングしてゲート電極を形成する工程と、
前記突起半導体層に不純物を導入してソース／ドレイン領域を形成する工程とを有する半導体装置の製造方法。
【００１９】
（７）第２のトレンチの底面上に形成する絶縁膜は、前記半導体凸部の側面に酸化防止膜を形成した後、第２のトレンチの露出した底面を熱酸化して形成することを特徴とする６項に記載の半導体装置の製造方法。
【００２０】
（８）第２のトレンチの底面上に形成する絶縁膜は、第２のトレンチを埋め込むように絶縁膜を形成し、当該絶縁膜に対してエッチバックを行うことにより形成することを特徴とする６項に記載の半導体装置の製造方法。
【００２１】
（９）第１のトレンチは、半導体基板上面に沿ってチャネルを形成するプレーナ型電界効果トランジスタを設ける他の素子形成領域を分離するためのトレンチと同時に形成することを特徴とする６〜８項のいずれかに記載の半導体装置の製造方法。
【００２２】
（１０）第１のトレンチへの絶縁膜の埋め込みと、半導体基板上面に沿ってチャネルを形成するプレーナ型電界効果トランジスタを設ける他の素子形成領域を分離するためのトレンチへの絶縁膜の埋め込みを同時に行うことを特徴とする６〜９項のいずれかに記載の半導体装置の製造方法。
【００２３】
（１１）前記第１項に記載の半導体装置の製造方法であって、
半導体基板上に、後に形成する第２のトレンチの底面より浅い第１のトレンチを形成し、当該半導体基板の一部で形成され且つ第１のトレンチの底面に対して突起している半導体凸部を形成する工程と、
前記半導体凸部が設けられた素子形成領域と他の素子形成領域とを分離するための第２のトレンチを形成する工程と、
第１のトレンチ及び第２のトレンチを埋め込むように絶縁膜を形成する工程と、
前記絶縁膜に対してエッチバックを行って、前記半導体凸部を露出させ、当該半導体凸部の前記絶縁膜に対して突起した部分で突起半導体層を形成する工程と、
前記突起半導体層の少なくとも側面にゲート絶縁膜を形成する工程と、
ゲート電極材料膜を形成し、この膜をパターニングしてゲート電極を形成する工程と、
前記突起半導体層に不純物を導入してソース／ドレイン領域を形成する工程とを有する半導体装置の製造方法。
【００２４】
（１２）前記第１項に記載の半導体装置の製造方法であって、
半導体基板上に、後に形成する第２のトレンチの底面より浅い第１のトレンチを形成し、当該半導体基板の一部で形成され且つ第１のトレンチの底面に対して突起している半導体凸部を形成する工程と、
第１のトレンチを埋め込むように第１の絶縁膜を形成する工程と、
前記半導体凸部が設けられた素子形成領域と他の素子形成領域とを分離するための第２のトレンチを形成する工程と、
第２のトレンチを埋め込むように第２の絶縁膜を形成する工程と、
第１及び第２の絶縁膜に対してエッチバックを行って、前記半導体凸部を露出させ、当該半導体凸部の第１絶縁膜に対して突起した部分で突起半導体層を形成する工程と、
前記突起半導体層の少なくとも側面にゲート絶縁膜を形成する工程と、
ゲート電極材料膜を形成し、この膜をパターニングしてゲート電極を形成する工程と、
前記突起半導体層に不純物を導入してソース／ドレイン領域を形成する工程とを有する半導体装置の製造方法。
【００２５】
（１３）前記第１項に記載の半導体装置の製造方法であって、
半導体基板上にマスク膜を形成する工程と、
前記マスク膜が形成された半導体基板上に、後に形成する第２のトレンチの底面より浅い第１のトレンチを形成し、当該半導体基板の一部で形成され且つ第１のトレンチの底面に対して突起している半導体凸部を形成する工程と、
第１のトレンチを埋め込むように第１の絶縁膜を形成する工程と、
前記マスク膜をストッパとして研磨を行って第１のトレンチ内を除く前記マスク膜上の第１の絶縁膜を除去する工程と、
前記半導体凸部が設けられた素子形成領域と他の素子形成領域とを分離するための第２のトレンチを形成する工程と、
第２のトレンチを埋め込むように第２の絶縁膜を形成する工程と、
前記マスク膜をストッパとして研磨を行って第２のトレンチ内を除く前記マスク膜上の第２の絶縁膜を除去する工程と、
第１及び第２の絶縁膜に対してエッチバックを行って、前記半導体凸部を露出させ、当該半導体凸部の第１絶縁膜に対して突起した部分で突起半導体層を形成する工程と、
前記突起半導体層の少なくとも側面にゲート絶縁膜を形成する工程と、
ゲート電極材料膜を形成し、この膜をパターニングしてゲート電極を形成する工程と、
前記突起半導体層に不純物を導入してソース／ドレイン領域を形成する工程とを有する半導体装置の製造方法。
【００２６】
（１４）前記第１項に記載の半導体装置の製造方法であって、
半導体基板上に第１のマスク膜を形成する工程と、
第１のマスク膜が形成された半導体基板上に、後に形成する第２のトレンチの底面より浅い第１のトレンチを形成し、当該半導体基板の一部で形成され且つ第１のトレンチの底面に対して突起している半導体凸部を形成する工程と、
第１のトレンチを埋め込むように第１の絶縁膜を形成工程と、
第１のマスク膜をストッパとして研磨を行って第１のトレンチ内を除く第１のマスク膜上の第１の絶縁膜を除去する工程と、
第２のマスク膜を形成する工程と、
前記半導体凸部が設けられた素子形成領域と他の素子形成領域とを分離するための第２のトレンチを形成する工程と、
第２のトレンチを埋め込むように第２の絶縁膜を形成する工程と、
第２のマスク膜をストッパとして研磨を行って第２のトレンチ内を除く第２のマスク膜上の第２の絶縁膜を除去する工程と、
第１及び第２の絶縁膜に対してエッチバックを行って、前記半導体凸部を露出させ、当該半導体凸部の第１絶縁膜に対して突起した部分で突起半導体層を形成する工程と、
前記突起半導体層の少なくとも側面にゲート絶縁膜を形成する工程と、
ゲート電極材料膜を形成し、この膜をパターニングしてゲート電極を形成する工程と、
前記突起半導体層に不純物を導入してソース／ドレイン領域を形成する工程とを有する半導体装置の製造方法。
【００２７】
（１５）第１のマスク膜より第２のマスク膜が厚いことを特徴とする１４項に記載の半導体装置の製造方法。
【００２８】
（１６）第１のマスク膜と第２のマスク膜との間に、これらのいずれのマスク膜とも異なる材料からなるパッド膜を設ける１４項又は１５項に記載の半導体装置の製造方法。
【００２９】
（１７）第２のトレンチは、半導体基板上面に沿ってチャネルを形成するプレーナ型電界効果トランジスタを設ける他の素子形成領域を分離するためのトレンチと同時に形成することを特徴とする１１〜１６項のいずれかに記載の半導体装置の製造方法。
【００３０】
（１８）第２のトレンチへの絶縁膜の埋め込みと、半導体基板上面に沿ってチャネルを形成するプレーナ型電界効果トランジスタを設ける他の素子形成領域を分離するためのトレンチへの絶縁膜の埋め込みを同時に行うことを特徴とする１１〜１６項のいずれかに記載の半導体装置の製造方法。
【００３１】
（１９）第２のトレンチに埋め込むように形成された絶縁膜と、半導体基板上面に沿ってチャネルを形成するプレーナ型電界効果トランジスタを設ける他の素子形成領域を分離するためのトレンチを埋め込みむように形成された絶縁膜とを同時に研磨することを特徴とする１１〜１８項のいずれかに記載の半導体装置の製造方法。
【００３２】
（２０）第１のトレンチは、その平面形状が短冊状であり、並列に形成され、第１のトレンチ間の半導体部分で前記半導体凸部を形成することを特徴とする１１〜１９項のいずれかに記載の半導体装置の製造方法。
【００３３】
（２１）第１のトレンチを形成する工程において、半導体基板のエッチングにより第１のトレンチを形成する際に、同一の素子形成領域内の異なるＦｉｎ型電界効果トランジスタを構成する半導体凸部間に、当該エッチングにより除去しないでそのまま半導体基板が残されたダミー領域を形成することを特徴とする２０項に記載の半導体装置の製造方法。
【００３４】
（２２）第１のトレンチとダミー領域を形成した後、全面をマスク材料で被覆した後、ダミー領域の半導体基板を露出させ、半導体基板のダミー領域を含む領域をエッチングして第２のトレンチを形成することを特徴とする２１項に記載の半導体装置の製造方法。
【００３５】
本発明によれば、半導体基板の一部で突起半導体層が構成されたＦｉｎ型ＦＥＴを有し、微細かつ高密度な当該Ｆｉｎ型ＦＥＴを容易に製造可能な構造を有する半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００３６】
【図１】従来のＦｉｎ型ＦＥＴの素子構造の説明図
【図２】従来のＦｉｎ型ＦＥＴの素子構造の説明図
【図３】Ｆｉｎ型ＦＥＴを有する従来構造における問題を説明するための断面図
【図４】本発明におけるＦｉｎ型ＦＥＴの素子構造の説明図
【図５】本発明の半導体装置の説明図
【図６】本発明の半導体装置の説明図
【図７】本発明の半導体装置の説明図
【図８】本発明の半導体装置の製造方法の説明図
【図９】本発明の半導体装置の製造方法の説明図
【図１０】本発明の半導体装置の製造方法の説明図
【図１１】本発明の半導体装置の製造方法の説明図
【図１２】本発明の半導体装置の製造方法の説明図
【図１３】本発明の半導体装置の製造方法の説明図
【図１４】本発明の半導体装置の製造方法の説明図
【図１５】本発明の半導体装置の製造方法の説明図
【図１６】本発明の半導体装置の製造方法の説明図
【図１７】本発明の半導体装置の製造方法の説明図
【図１８】本発明の半導体装置の製造方法の説明図
【図１９】本発明の半導体装置の製造方法の説明図
【図２０】本発明の半導体装置の製造方法の説明図
【図２１】本発明の半導体装置の製造方法の説明図
【図２２】本発明の半導体装置の製造方法の説明図
【図２３】本発明の半導体装置の製造方法の説明図
【図２４】本発明の半導体装置の製造方法の説明図
【図２５】本発明の半導体装置の製造方法の説明図
【図２６】本発明の半導体装置の製造方法の説明図
【図２７】本発明の半導体装置の製造方法の説明図
【図２８】本発明の半導体装置の製造方法の説明図
【図２９】本発明の半導体装置の製造方法の説明図
【図３０】本発明の半導体装置の製造方法の説明図
【図３１】本発明の半導体装置の製造方法の説明図
【図３２】本発明の半導体装置の製造方法の説明図
【図３３】本発明の半導体装置の製造方法の説明図
【図３４】本発明の半導体装置の製造方法の説明図
【図３５】本発明の半導体装置の製造方法の説明図
【図３６】本発明の半導体装置の製造方法の説明図
【図３７】本発明の半導体装置の製造方法の説明図
【図３８】本発明の半導体装置の製造方法の説明図
【図３９】本発明の半導体装置の製造方法の説明図
【図４０】本発明の半導体装置の製造方法の説明図
【図４１】本発明の半導体装置の製造方法の説明図
【図４２】本発明の半導体装置の製造方法の説明図
【図４３】本発明の半導体装置の製造方法の説明図
【図４４】本発明の半導体装置の製造方法の説明図
【図４５】本発明の半導体装置の製造方法の説明図
【図４６】本発明の半導体装置の製造方法の説明図
【図４７】本発明の半導体装置の製造方法の説明図
【図４８】本発明の半導体装置の製造方法の説明図
【図４９】本発明の半導体装置の製造方法の説明図
【図５０】本発明の半導体装置の製造方法の説明図
【図５１】本発明の半導体装置の製造方法の説明図
【図５２】本発明の半導体装置の製造方法の説明図
【図５３】本発明の半導体装置の製造方法の説明図
【図５４】本発明の半導体装置の製造方法の説明図
【図５５】本発明の半導体装置の製造方法の説明図
【図５６】本発明の半導体装置の製造方法の説明図
【図５７】本発明の半導体装置の製造方法の説明図
【図５８】本発明の半導体装置の製造方法の説明図
【図５９】本発明の半導体装置の製造方法の説明図
【図６０】本発明の半導体装置の製造方法の説明図
【図６１】本発明の半導体装置の製造方法の説明図
【発明を実施するための最良の形態】
【００３７】
本発明におけるＦｉｎ型ＦＥＴとしては、例えば図４に示すように、基体平面に対して垂直方向に上方へ突起した半導体層３０３と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極３０４と、このゲート電極３０４と半導体層３０３の間に介在するゲート絶縁膜３０５と、半導体層３０３に設けられたソース／ドレイン領域３０６を有するＭＩＳ型電界効果トランジスタを用いることができる。【００３８】
Ｆｉｎ型ＦＥＴを構成する基体平面から垂直方向に上方へ突起した半導体層（以下適宜「突起半導体層」あるいは「Ｆｉｎ」という）は、例えば図４に示すように半導体基板３０１上の絶縁膜３０２の表面に対して突起した半導体層を用いることができる。本発明において、基体平面とは基板に平行な任意の面を意味し、ここでは絶縁膜３０２の表面（上面）を意味する。この構成は、素子の駆動により半導体層で発生した熱や電荷を半導体基板へ逃がすことができるため、放熱性や基板浮遊効果抑制の点で有利である。Ｆｉｎ型ＦＥＴの突起半導体層の形状は、加工精度に応じた略直方体形状をとることができるが、所望の素子特性が得られる範囲内で直方体から変形した形状であってもよい。【００３９】
本発明におけるＦｉｎ型ＦＥＴにおいて、ゲート電極は、突起半導体層を跨ぐようにその上部から相対する両側面上に延在し、このゲート電極と突起半導体層の間にはゲート絶縁膜が介在する。突起半導体層のゲート電極下の部分には、所定のしきい値電圧に応じて比較的低濃度に不純物が導入され、ゲート電極への電圧印加によりチャネルが形成される。この突起半導体層の各側面（基体平面に垂直方向の面）とゲート電極との間に介在する絶縁膜をゲート絶縁膜として機能させることで、突起半導体層の相対する両側面にチャネルを形成することができる。突起半導体層の上面とゲート電極との間に厚いキャップ絶縁膜を設けることで、突起半導体層の上面にチャネルを形成させない構成にすることができる。一方、突起半導体層の上面とゲート電極との間に、側面に設けたゲート絶縁膜と同程度の薄い絶縁膜を設けることにより、突起半導体層の上面にもチャネルを形成できる構成とすることも可能である。ここで、チャネル長方向は、突起半導体層３０３の長手方向、すなわちゲート長Ｌ方向である。ソース／ドレイン領域３０６は、通常突起半導体層３０３のゲート電極両側部分に高濃度の不純物が導入された拡散層で構成される。または、ソース／ドレイン領域を金属とすることで、いわゆるショットキー・ソース／ドレイン・トランジスタとしてもよい。【００４０】
本発明におけるＦｉｎ型ＦＥＴは、一つのトランジスタ内に複数の突起半導体層を平行配列して有し、これらの複数の突起半導体層に跨って設けられた導体配線でゲート電極が構成された、いわゆるマルチ構造をとってもよい。それぞれの突起半導体層に係る素子構造は、前述と同様な構造にすることができる。素子特性の均一性や加工精度の観点から突起半導体層の幅Ｗ（基板平面に平行かつチャネル長方向に垂直方向の幅）は互いに等しいことが好ましい。【００４１】
本発明におけるＦｉｎ型ＦＥＴは、その突起半導体層の相対する両側面に主たるチャネルが形成されるものが好ましく、またそのゲート電極下の突起半導体層の幅Ｗが、動作時に当該半導体層の両側面からそれぞれ形成される空乏層により完全に空乏化される幅であることが好ましい。このような構成は、カットオフ特性やキャリア移動度の向上、基板浮遊効果の低減に有利である。このような構成が得られる素子構造としては、ゲート電極下の突起半導体層の幅Ｗが、当該半導体層の高さＨの２倍以下、あるいはゲート長Ｌ以下であることが好ましい。具体的には、ゲート電極下の突起半導体層の幅Ｗは、加工精度や強度等の観点から、５ｎｍ以上に設定することが好ましく、１０ｎｍ以上がより好ましく、一方、当該半導体層の側面に形成されるチャネルを支配的なチャネルとし且つ完全空乏型の構造を得る観点から、６０ｎｍ以下に設定することが好ましく、３０ｎｍ以下がより好ましい。【００４２】
本発明におけるＦｉｎ型ＦＥＴの具体的寸法等は、例えば、突起半導体層の幅Ｗ：５〜１００ｎｍ、突起半導体層の高さＨ：２０〜２００ｎｍ、ゲート長Ｌ：１０〜１００ｎｍ、ゲート絶縁膜の厚さ：１〜５ｎｍ（ＳｉＯ２の場合）、チャネル形成領域の不純物濃度：０〜１×１０１９ｃｍ−３、ソース／ドレイン領域の不純物濃度：１×１０１９〜１×１０２１ｃｍ−３の範囲で適宜設定することができる。なお、突起半導体層の高さＨは、絶縁膜表面に対して上方に突出した半導体層部分の基板平面に垂直方向の長さを意味する。また、チャネル形成領域は、突起半導体層のゲート電極下の部分をいう。【００４３】
以上に説明した素子構造において、絶縁膜の材料としては、所望の絶縁性を有するものであれば特に制限はなく、例えばＳｉＯ２、Ｓｉ３Ｎ４、ＡｌＮ、アルミナ等の金属酸化物や、有機絶縁材料を挙げることができる。【００４４】
Ｆｉｎ型ＦＥＴの突起半導体層および半導体基板としては単結晶シリコンを好適に用いることができる。【００４５】
本発明におけるゲート電極の材料としては、所望の導電率及び仕事関数を持つ導電体を用いることができ、例えば不純物が導入された多結晶シリコン、多結晶ＳｉＧｅ、多結晶Ｇｅ、多結晶ＳｉＣ等の不純物導入半導体、Ｍｏ、Ｗ、Ｔａ等の金属、ＴｉＮ、ＷＮ等の金属窒化物、コバルトシリサイド、ニッケルシリサイド、白金シリサイド、エルビウムシリサイド等のシリサイド化合物が挙げられる。また、ゲート電極の構造は、単層膜の他、多結晶シリコン膜と金属膜との積層膜、金属膜同士の積層膜、多結晶シリコン膜とシリサイド膜との積層膜等の積層構造を用いることができる。【００４６】
本発明におけるゲート絶縁膜としては、ＳｉＯ２膜、ＳｉＯＮ膜を用いることができる他、いわゆる高誘電体絶縁膜（Ｈｉｇｈ−Ｋ膜）を用いてもよい。Ｈｉｇｈ−Ｋ膜としては、例えば、Ｔａ２Ｏ５膜、Ａｌ２Ｏ３膜、Ｌａ２Ｏ３膜、ＨｆＯ２膜、ＺｒＯ２膜等の金属酸化膜、ＨｆＳｉＯ、ＺｒＳｉＯ、ＨｆＡｌＯ、ＺｒＡｌＯ等の組成式で示される複合金属酸化物を挙げることができる。また、ゲート絶縁膜は積層構造を有していてもよく、例えばシリコン等の半導体層に、ＳｉＯ２やＨｆＳｉＯ等のシリコン含有酸化膜を形成し、その上にＨｉｇｈ−Ｋ膜を設けた積層膜を挙げることができる。【００４７】
上述のＦｉｎ型ＦＥＴを備えた本発明の半導体装置の主な特徴は、半導体基板に設けられたトレンチ（溝）に埋め込まれた素子分離絶縁膜によって他の素子形成領域と分離された半導体基板領域において、前記トレンチの底面よりも浅く当該半導体基板の上面よりも掘り下げられた基板平面と、この基板平面に対して突起し且つ当該半導体基板と一体に形成された半導体凸部とを有し、そして、この半導体凸部により構成された突起半導体層を備えたＦｉｎ型ＦＥＴが形成されていることにある。この基板平面上には、半導体凸部がそれぞれ分離されるように絶縁層が設けられ、当該半導体凸部においてこの絶縁層上面に対して突起した部分がＦｉｎ型ＦＥＴの突起半導体層として利用される。【００４８】
この構造によれば、半導体基板に深い素子分離用のトレンチを形成する場合であっても、同じ半導体基板に形成する半導体凸部を必要十分なサイズに形成することができ、この半導体凸部のアスペクト比を抑えることができる。そのため、半導体基板を高い精度で加工することができ、信頼性の高い半導体装置を提供することができる。また、半導体基板を高い精度で加工できるため、複数の突起半導体層を互いに近接配置する、すなわち突起半導体層間のギャップを狭くすることができ、信頼性が高く且つ高密度な半導体装置を提供することができる。また、このようにＦｉｎ型ＦＥＴの突起半導体層を所望のサイズ、パターンに形成する一方で、素子分離用のトレンチを十分に深く形成でき、そのトレンチ内に埋め込まれる素子分離絶縁膜を十分に厚く形成できる。そのため、素子分離絶縁膜領域（分離領域）での寄生抵抗の発生を抑えることができ、素子特性の優れた半導体装置を提供することができる。【００４９】
図５に、Ｆｉｎ型ＦＥＴを備えた本発明の半導体装置の一実施形態を示す。図５（ａ）は図５（ｂ）のＡ−Ａ’線断面図であり、図５（ｂ）は部分平面図である。図中の１は半導体基板、２はＦｉｎ分離絶縁膜、３は突起半導体層、３Ａは半導体凸部、４はゲート電極、５はゲート絶縁膜、７はキャップ絶縁膜、１１は素子分離用のトレンチ、１２は素子分離絶縁膜を示す。なお、図５（ｂ）においては、素子分離絶縁膜１２により分離された領域１３を斜線で示し、併せて突起半導体層３の位置を示している。【００５０】
半導体基板１上には、素子分離用のトレンチ１１及びこのトレンチ内に埋め込まれた素子分離絶縁膜１２が形成され、この素子分離絶縁膜１２で分離された半導体領域１３内に複数のＦｉｎ型ＦＥＴが形成されている。この半導体領域１３の上面は、素子分離用のトレンチ１１の底面よりも浅く、半導体基板の上面よりも掘り下げられている。そして、この半導体領域１３の上面に対して突起した半導体凸部３Ａが半導体基板１と一体に設けられている。この半導体凸部はそれぞれ、半導体領域１３の上面上に設けられたＦｉｎ分離絶縁膜２によって分離され、Ｆｉｎ分離絶縁膜２より上方に突起した部分が、Ｆｉｎ型ＦＥＴの突起半導体層３を構成している。この突起半導体層３を跨ぐように、ゲート電極４がゲート絶縁膜５及びキャップ絶縁膜７を介して設けられ、この突起半導体層のゲート電極４の両側部分にソース／ドレイン領域が形成される。本実施形態では、１つのトランジスタ内に２つの突起半導体層を有しているＦｉｎ型ＦＥＴを用いた例を示している。【００５１】
素子分離用のトレンチ１１の深さ及び突起半導体層３の高さは、所望の素子特性に応じて適宜設定されるが、本願発明による所望の効果を得る点から、次の範囲に設定することが望ましい。すなわち、深い素子分離用のトレンチ１１の底面から突起半導体層３の上端位置までの基板平面に垂直方向の長さｄ1と、浅い半導体領域１３の上面から突起半導体層３の上端位置までの基板平面に垂直方向の長さｄ2との比（ｄ2／ｄ1）が、０．７以下が好ましく、０．５以下がより好ましく、０．４以下が特に好ましい。一方、半導体基板の加工やＦｉｎ型ＦＥＴの素子特性の点から、この比（ｄ2／ｄ1）は０．１以上が好ましく、０．２以上がより好ましい。典型的には、ｄ1を３００ｎｍ、ｄ2を１００ｎｍに設定し、突起半導体層の高さＨ（Ｆｉｎ分離絶縁膜２の表面から突起半導体層３の上端までの高さ）を６０ｎｍ、幅Ｗを２０ｎｍに設定することができる。その際、Ｆｉｎ分離絶縁膜の厚みは４０ｎｍ、ゲート長を４０ｎｍに設定することができる。【００５２】
図６に、Ｆｉｎ型ＦＥＴを備えた本発明の半導体装置の他の実施形態を示す。図６（ａ）は図６（ｂ）のＡ−Ａ’線断面図であり、図６（ｂ）は部分平面図である。図中の１は半導体基板、２はＦｉｎ分離絶縁膜、３は突起半導体層、３Ａは半導体凸部、４はゲート電極、５はゲート絶縁膜、７はキャップ絶縁膜、１１は素子分離用のトレンチ、１２は素子分離絶縁膜を示す。なお、図６（ｂ）においては、素子分離絶縁膜１２により分離された領域１３を斜線で示し、併せて突起半導体層３の位置を示している。【００５３】
図６に示す形態では、素子分離絶縁膜１２により分離された一方の領域内にｎウェルに形成されたＦｉｎ型ＦＥＴを有し、素子分離１２により分離された他方の領域内にｐウェルに形成されたＦｉｎ型ＦＥＴを有している。すなわち異なる導電型のウェルに形成されたＦｉｎ型ＦＥＴ間には、深いトレンチ１１と厚い絶縁膜１２からなる素子分離が設けられている。この構造によれば、ｐ／ｎ分離の耐圧を向上することができる。なお、図６では素子分離絶縁膜に囲まれたｎウェル領域に１つのＦｉｎ型ＦＥＴが設けられているが、複数のＦｉｎ型ＦＥＴが設けられていてもよい。【００５４】
図７に、Ｆｉｎ型ＦＥＴを備えた本発明の半導体装置の他の実施形態を示す。図７（ａ）は図７（ｂ）のＡ−Ａ’線断面図であり、図７（ｂ）は部分平面図である。図中の１は半導体基板、２はＦｉｎ分離絶縁膜、３は突起半導体層、３Ａは半導体凸部、４はゲート電極、５はゲート絶縁膜、７はキャップ絶縁膜、１１は素子分離用のトレンチ、１２は素子分離絶縁膜を示す。なお、図７（ｂ）においては、素子分離絶縁膜１２により分離された領域１３を斜線で示し、併せて突起半導体層３の位置を示している。【００５５】
前述の図５に示す形態では、素子分離絶縁膜１２により分離された領域１３内に複数のＦｉｎ型ＦＥＴが設けられているのに対して、図７に示す形態では、素子分離絶縁膜１２により分離された領域１３毎に１つのＦｉｎ型ＦＥＴを設けられている。すなわち、それぞれのＦｉｎ型ＦＥＴが深いトレンチ１１と厚い絶縁膜１２からなる素子分離により分離されている。この構成によれば、トランジスタ間分離の耐圧が向上する他、各トランジスタのゲート電極のパッド４ａを深いトレンチ内に埋め込まれた厚い素子分離絶縁膜１２上に配置することができるため、ゲート寄生容量を低減することができる。【００５６】
上記のいずれの形態においても、Ｆｉｎ型ＦＥＴが設けられた領域１３以外の活性領域に、チャネルが基板平面方向に形成されるプレーナ型ＦＥＴを設けることができる。この活性領域の基板上面は、突起半導体層３の上端位置と同じ平面内に位置することができる。【００５７】
以上の構成を有する本発明の半導体装置は以下の方法により製造することができる。【００５８】
〔製造例１〕
本発明の製造方法の一例を図面を用いて説明する。本製造例は、突起半導体層３間のＦｉｎ分離絶縁膜２に熱酸化膜を用いることで、ＣＶＤ酸化膜を用いる場合に比べて、Ｆｉｎ分離絶縁膜の膜厚制御性を高めることができる。【００５９】
まず、シリコン基板１上に、パッド酸化膜２１とマスク窒化膜２２をＣＶＤ法などにより堆積する。パッド酸化膜の厚さは典型的には５ｎｍから２０ｎｍ、マスク窒化膜の厚さは典型的には５０ｎｍから２００ｎｍである。このマスク窒化膜は、後に実施する化学的機械的研磨（ＣＭＰ）のストッパであるので、この目的を達することができれば、窒化膜以外の材料で形成してもよい。【００６０】
次に、リソグラフィ技術によりレジストマスクを形成し、これを用いてマスク窒化膜２２及びパッド酸化膜２１をエッチングする。その後、シリコン基板に対してドライエッチング等の異方性エッチングを行って素子分離用のトレンチ１１を形成する（図８（a-1）、図８（a-2））。シリコン基板のエッチングは、上記のレジストマスクをマスクとして行ってもよいし、このレジストマスクを剥離した後にマスク窒化膜をマスクにして行ってもよい。シリコン基板のエッチング深さは、典型的には１００ｎｍから４００ｎｍである。【００６１】
次に、全面にＣＶＤ法などによりＳｉＯ２膜を堆積し、続いてマスク窒化膜２２をマスクに用いてＣＭＰを行ってＳｉＯ２膜を平坦化することにより、シリコン基板上に、トレンチ１１内に埋め込まれた素子分離絶縁膜１２が形成される（図８（b-1）、図８（b-2））。【００６２】
次に、マスク窒化膜２２をリン酸などによるウェットエッチングにより選択的に除去する（図８（c-1）、図８（c-2））。図示していないが、この工程後において、ｎＭＯＳ領域およびｐＭＯＳ領域にそれぞれウェル形成のためのイオン注入や、しきい値電圧調整のためのイオン注入などを行うことができる。【００６３】
次に、リソグラフィ技術によりレジストマスク２３を形成する。このレジストマスクは、突起半導体層とソース／ドレインのコンタクト用のパッド部を構成する半導体凸部の形成領域上およびプレーナ領域上を覆うようにパターニングする。その後、このレジストマスク２３を用いてドライエッチング等の異方性エッチングを行い、突起半導体層とパッド部を構成する半導体凸部３Ａを形成する（図８（d-1）、図８（d-2））。このときのシリコン基板のエッチング深さを、先に形成した素子分離用のトレンチ１１よりも浅くすることで、半導体凸部のアスペクト比を下げることができ、細い突起半導体層を精度良く形成することができる。その際、シリコンに対するＳｉＯ２のエッチングレートが十分に低い条件を用いることで、先に形成した素子分離絶縁膜１２のエッチングを抑えることができる。【００６４】
次に、レジストマスク２３を剥離した後（図９（a-1）、図９（a-2））、ＣＶＤ法などを用いて窒化膜を堆積する。窒化膜の膜厚は、典型的には５ｎｍから１００ｎｍである。この窒化膜は半導体凸部３Ａの側面の熱酸化を防止するためのものであり、この目的を達することができれば窒化膜以外の材料からなる膜であってもよい。この窒化膜を異方性エッチングによりエッチバックすることで、段差の側面に側壁窒化膜２４を形成する（図９（b-1）、図９（b-2））。【００６５】
次に、熱酸化を行って、半導体凸部３Ａの間のシリコン底面に熱酸化膜２５を形成する（図９（c-1）、図９（c-2））。熱酸化膜の膜厚は典型的には５ｎｍから１００ｎｍである。この熱酸化膜が薄すぎるとゲートと基板間の寄生容量が大きくなり、厚すぎると突起半導体層の高さが低くなるため、十分な電流がとれなくなったり、窒化膜下にバーズビークが形成される。【００６６】
次に、側壁窒化膜２４を、リン酸などを用いたウェットエッチングにより除去する（図９（d-1）、図９（d-2））。【００６７】
次に、リソグラフィ技術によりＦｉｎ領域にレジストマスク２６を形成し、これを用いてプレーナ領域のパッド酸化膜２１を除去する（図１０（a-1）、図１０（a-2））。その際、素子分離絶縁膜１２上のＦｉｎ領域とプレーナ領域間の段差を除去することもできる。その後、レジストマスク２６を剥離することによって、突起半導体層および素子分離構造が完成する（図１０（b-1）、図１０（b-2））。図中の熱酸化膜２５はＦｉｎ分離絶縁膜に相当し、パッド酸化膜２１はキャップ絶縁膜に相当し、半導体凸部３Ａの熱酸化膜２５から突起した部分がＦｉｎ型ＦＥＴの突起半導体層３を構成する。【００６８】
次に、突起半導体層の側面およびプレーナ領域の活性領域にゲート酸化膜５を形成し、次いでＣＶＤ法などにより多結晶シリコン膜２７を形成する（図１０（c-1）、図１０（c-2））。ここで、リソグラフィ技術とイオン注入によりｎＭＯＳ領域にはｎ型不純物（燐、砒素など）、ｐＭＯＳ領域にはｐ型不純物（ホウ素など）をドープしてもよい。【００６９】
次に、リソグラフィ技術によりゲート電極を形成するためのレジストマスク２８を形成し（図１０（d-1）、図１０（d-2））、次いで、このレジストマスク２８を用いて多結晶シリコン膜２７を異方性ドライエッチングによりパターニングしてゲート電極４を形成する（図１１（a-1）、図１１（a-2））。ゲート電極の形成後、基板平面に対して斜めのイオン注入を行って、突起半導体層の側面から不純物を導入してエクステンションドープ領域を形成する。このイオン注入と相前後してハロー注入を行ってもよい。その後、図示していないが、酸化膜や窒化膜等の絶縁膜を堆積し、異方性エッチングによりエッチバックを行うことでゲート側壁を形成する。ゲート電極およびゲート側壁をマスクに用いて、ｎＭＯＳ領域にはｎ型不純物（燐、砒素など）、ｐＭＯＳ領域にはｐ型不純物（ホウ素など）をイオン注入し、活性化処理を行って突起半導体層にソース／ドレイン領域を形成する。このソース／ドレイン領域と重ならないエクステンションドープ領域によって、いわゆるエクステンション構造が形成される。また、エクステンションドープ領域を比較的低濃度にすることにより、いわゆるＬＤＤ（Lightly  Doped  Drain）構造が形成される。【００７０】
次に、半導体凸部上の酸化膜２１をウェットエッチングもしくはドライエッチングにより除去した後（図１１（b-1）、図１１（b-2））、コバルト、チタン又はニッケル等の金属を堆積し、熱処理することでゲート電極上、ソース／ドレイン領域にシリサイド層２９を形成する（図１１（c-1）、図１１（c-2））。【００７１】
次に、全面に層間絶縁膜３０を形成し、ＣＭＰにより平坦化した後（図１２（a-1）、図１２（a-2））、ゲート、ソース、ドレインにそれぞれ達するコンタクトホールを形成し、導電材料を埋め込んでコンタクトプラグ３１を形成し（図１２（b-1）、図１２（b-2））、次いで層間絶縁膜３０上に配線３２を形成する（図１３（a）、図１３（b））。【００７２】
〔製造例２〕
本発明の製造方法の他の例を図面を用いて説明する。本製造例では、突起半導体層３間のＦｉｎ分離絶縁膜２をＣＶＤにより形成し、製造例１の側壁窒化膜２４の形成工程を省略することができる。【００７３】
まず、シリコン基板１上に、パッド酸化膜２１とマスク窒化膜２２をＣＶＤ法などにより堆積する。パッド酸化膜の厚さは典型的には５ｎｍから２０ｎｍ、マスク窒化膜の厚さは、典型的には５０ｎｍから２００ｎｍである。このマスク窒化膜は、後に実施するＣＭＰのストッパであるので、この目的を達することができれば、窒化膜以外の材料で形成されていてもよい。【００７４】
次に、リソグラフィ技術によりレジストマスクを形成し、これを用いてマスク窒化膜２２及びパッド酸化膜２１をエッチングする。その後、シリコン基板に対してドライエッチング等の異方性エッチングを行って素子分離用のトレンチ１１を形成する（図１４（ａ））。シリコン基板のエッチングは、上記のレジストマスクをマスクとして行ってもよいし、このレジストマスクを剥離した後にマスク窒化膜をマスクにして行ってもよい。シリコン基板のエッチング深さは、典型的には１００ｎｍから４００ｎｍである。【００７５】
次に、全面にＣＶＤ法などによりＳｉＯ２膜を堆積し、続いてマスク窒化膜２２をマスクに用いてＣＭＰを行ってＳｉＯ２膜を平坦化することにより、シリコン基板上に、トレンチ１１内に埋め込まれた素子分離絶縁膜１２が形成される（図１４（ｂ））。以上の工程は製造例１と同様である。【００７６】
次に、マスク窒化膜４１、マスク酸化膜４２をＣＶＤ法などにより堆積する（図１４（ｃ））。このマスク窒化膜４１は、図１４（ｄ）に示す後の工程においてマスク酸化膜４２をエッチングする際に素子分離絶縁膜１２がエッチングされないように保護膜として利用され、その膜厚は典型的に５ｎｍから１００ｎｍである。また、マスク酸化膜４２は、図１５（ａ）に示す後の工程でマスク窒化膜２２、４１をウェットエッチングする際にマスクとして利用され、その膜厚は典型的には５ｎｍから１００ｎｍである。【００７７】
次に、リソグラフィ技術によりプレーナ領域を覆うレジストマスク４３を形成し、このレジストマスク４３に覆われていないＦｉｎ領域上のマスク酸化膜４２をエッチングにより除去する（図１４（ｄ））。【００７８】
次に、マスク酸化膜４２に覆われていないＦｉｎ領域上のマスク窒化膜２２、４１をリン酸などによるウェットエッチングにより選択的に除去する（図１５（ａ））。【００７９】
次に、リソグラフィ技術によりレジストマスク４４を形成する。このレジストマスクは、突起半導体層とソース／ドレインのコンタクト用のパッド部を構成する半導体凸部の形成領域上およびプレーナ領域上を覆うようにパターニングする。その後、このレジストマスク４４を用いてドライエッチング等の異方性エッチングを行い、突起半導体層とパッド部を構成する半導体凸部３Ａを形成する（図１５（ｂ））。このときのシリコン基板のエッチング深さを、先に形成した素子分離用のトレンチ１１よりも浅くすることで、半導体凸部のアスペクト比を下げることができ、細い突起半導体層を精度良く形成することができる。その際、シリコンに対するＳｉＯ２のエッチングレートが十分に低い条件を用いることで、先に形成した素子分離絶縁膜１２のエッチングを抑えることができる。【００８０】
次に、レジストマスク４４を剥離した後、ＣＶＤ法などを用いて分離用酸化膜４５を堆積し、これをＣＭＰにより平坦化する（図１５（ｃ））。【００８１】
次に、プレーナ領域上のマスク窒化膜４１をマスクにして、Ｆｉｎ領域の分離用酸化膜４５をエッチバックする（１６（ａ））。このエッチバック量により、半導体凸部３Ａの分離絶縁膜上への突き出し量、すなわち突起半導体層３の高さＨが決定される。【００８２】
次に、プレーナ領域のマスク窒化膜２２、４１をウェットエッチングにより除去する（図１６（ｂ））。図示していないが、この工程後において、ｎＭＯＳ領域およびｐＭＯＳ領域にそれぞれウェル形成のためのイオン注入や、しきい値電圧調整のためのイオン注入などを行うことができる。【００８３】
次に、フォトリソグラフィ技術によりＦｉｎ領域にレジストマスク４６を形成し、これをマスクにしてプレーナ領域の酸化膜２１をエッチング除去する（図１６（ｃ））。また同時に、分離絶縁膜１２をエッチングして、Ｆｉｎ領域の分離絶縁膜との段差を小さくすることができる。【００８４】
次に、レジストマスク４６を剥離し、突起半導体層および素子分離構造が完成する（図１６（ｄ））。図中の酸化膜４５はＦｉｎ分離絶縁膜に相当し、半導体凸部３Ａの酸化膜４５から突起した部分がＦｉｎ型ＦＥＴの突起半導体層３を構成する。【００８５】
次に、突起半導体層の側面およびプレーナ領域の活性領域にゲート酸化膜を形成し、次いでＣＶＤ法などにより多結晶シリコン膜２７を形成する（図１７（ａ））。ここで、リソグラフィ技術とイオン注入によりｎＭＯＳ領域にはｎ型不純物（燐、砒素など）、ｐＭＯＳ領域にはｐ型不純物（ホウ素など）をドープしてもよい。【００８６】
次に、リソグラフィ技術によりゲート電極を形成するためのレジストマスク２８を形成し（図１７（b））、次いで、このレジストマスク２８を用いて多結晶シリコン膜２７を異方性ドライエッチングによりパターニングしてゲート電極４を形成する（図１７（ｃ））。ゲート電極の形成後、基板平面に対して斜めのイオン注入を行って、突起半導体層の側面から不純物を導入してエクステンションドープ領域を形成する。このイオン注入と相前後してハロー注入を行ってもよい。その後、図示していないが、酸化膜や窒化膜等の絶縁膜を堆積し、異方性エッチングによりエッチバックを行うことでゲート側壁を形成する。ゲート電極およびゲート側壁をマスクに用いて、ｎＭＯＳ領域にはｎ型不純物（燐、砒素など）、ｐＭＯＳ領域にはｐ型不純物（ホウ素など）をイオン注入し、活性化処理を行って突起半導体層にソース／ドレイン領域を形成する。このソース／ドレイン領域と重ならないエクステンションドープ領域によって、いわゆるエクステンション構造が形成される。また、エクステンションドープ領域を比較的低濃度にすることにより、いわゆるＬＤＤ（Lightly  Doped  Drain）構造が形成される。【００８７】
次に、半導体凸部上の酸化膜をウェットエッチングもしくはドライエッチングにより除去した後、コバルト、チタン又はニッケル等の金属を堆積し、熱処理することでゲート電極上、ソース／ドレイン領域にシリサイド層２９を形成する（図１８（ａ））。【００８８】
次に、全面に層間絶縁膜３０を形成し、ＣＭＰにより平坦化した後（図１８（ｂ））、ゲート、ソース、ドレインにそれぞれ達するコンタクトホールを形成し、導電材料を埋め込んでコンタクトプラグ３１を形成し（図１９（ａ））、次いで層間絶縁膜３０上に配線３２を形成する（図１９（ｂ））。【００８９】
〔製造例３〕
本発明の製造方法の他の例を図面を用いて説明する。本製造例では、製造例２と同様にＦｉｎ分離絶縁膜２をＣＶＤにより形成し、製造例１の側壁窒化膜２４の形成工程を省略することができる。製造例２と異なる点は、シリコン基板をエッチングして半導体凸部３Ａを形成する際に、マスク窒化膜を除去しないでそのマスク窒化膜ごとエッチングすることである。マスク窒化膜の膜厚分だけアスペクト比が高くなるが工程数を削減でき、半導体凸部上にストッパがあるためＣＭＰ時のディッシングを抑制することができる。【００９０】
まず、シリコン基板１上に、パッド酸化膜２１とマスク窒化膜２２をＣＶＤ法などにより堆積する。パッド酸化膜の厚さは典型的には５ｎｍから２０ｎｍ、マスク窒化膜の厚さは、典型的には５０ｎｍから２００ｎｍである。このマスク窒化膜は、後に実施するＣＭＰのストッパであるので、この目的を達することができれば、窒化膜以外の材料で形成してもよい。【００９１】
次に、リソグラフィ技術によりレジストマスクを形成し、これを用いてマスク窒化膜２２及びパッド酸化膜２１をエッチングする。その後、シリコン基板に対してドライエッチング等の異方性エッチングを行って素子分離用のトレンチ１１を形成する（図２０（ａ））。シリコン基板のエッチングは、上記のレジストマスクをマスクとして行ってもよいし、このレジストマスクを剥離した後にマスク窒化膜をマスクにして行ってもよい。シリコン基板のエッチング深さは、典型的には１００ｎｍから４００ｎｍである。【００９２】
次に、全面にＣＶＤ法などによりＳｉＯ２膜を堆積し、続いてマスク窒化膜２２をマスクに用いてＣＭＰを行ってＳｉＯ２膜を平坦化することにより、シリコン基板上に、トレンチ１１内に埋め込まれた素子分離絶縁膜１２が形成される（図２０（ｂ））。以上の工程は製造例１及び２と同様である。【００９３】
次に、リソグラフィ技術によりレジストマスク４４を形成する（図２０（ｃ））。このレジストマスクは、突起半導体層とソース／ドレインのコンタクト用のパッド部を構成する半導体凸部の形成領域上およびプレーナ領域上を覆うようにパターニングする。その後、このレジストマスク４４を用いてドライエッチング等の異方性エッチングを行い、Ｆｉｎ領域上のマスク窒化膜２２をパターニングする。続いて、レジストマスク４４をマスクとして、又はこのレジストマスク４４を除去した後にマスク窒化膜２２をマスクとして、半導体基板の異方性エッチンを行い、突起半導体層とパッド部を構成する半導体凸部３Ａを形成する（図２０（ｄ））。このときのシリコン基板のエッチング深さを、先に形成した素子分離用のトレンチ１１よりも浅くすることで、半導体凸部のアスペクト比を下げることができ、細い突起半導体層を精度良く形成することができる。その際、シリコンに対するＳｉＯ２のエッチングレートが十分に低い条件を用いることで、先に形成した素子分離絶縁膜１２のエッチングを抑えることができる。【００９４】
次に、レジストマスク４４を剥離した後、ＣＶＤ法などを用いて分離用酸化膜４５を堆積し、これをＣＭＰにより平坦化する（図２１（ａ））。このとき、ストッパとして機能する窒化膜が半導体凸部３Ａ上にも存在するため、Ｆｉｎ領域におけるディッシングが防止される。【００９５】
次に、リソグラフィ技術によりプレーナ領域上にレジストマスク５１を形成し、このレジストマスク５１とＦｉｎ領域のマスク窒化膜２２をマスクにして、Ｆｉｎ領域の分離用酸化膜４５をエッチバックする（２１（ｂ））。このエッチバック量により、半導体凸部３Ａの分離絶縁膜上への突き出し量、すなわち突起半導体層３の高さＨが決定される。【００９６】
次に、レジストマスク及びマスク窒化膜をウェットエッチングにより除去する（図２１（ｃ））。図示していないが、この工程後において、ｎＭＯＳ領域およびｐＭＯＳ領域にそれぞれウェル形成のためのイオン注入や、しきい値電圧調整のためのイオン注入などを行うことができる。【００９７】
次に、フォトリソグラフィ技術によりＦｉｎ領域にレジストマスク４６を形成し、これをマスクにしてプレーナ領域の酸化膜２１をエッチング除去する（図２１（ｄ））。また同時に、分離絶縁膜１２をエッチングして、Ｆｉｎ領域の分離絶縁膜との段差を小さくすることができる。【００９８】
次に、レジストマスク４６を剥離し、突起半導体層および素子分離構造が完成する（図２２）。図中の酸化膜４５はＦｉｎ分離絶縁膜に相当し、半導体凸部３Ａの酸化膜４５から突起した部分がＦｉｎ型ＦＥＴの突起半導体層３を構成する。【００９９】
以上の工程の後、製造例１及び２と同様にして、Ｆｉｎ型ＦＥＴ、層間絶縁膜、コンタクトプラグ及び配線を形成することができる。【０１００】
〔製造例４〕
本発明の製造方法の他の例を図面を用いて説明する。本製造例では、製造例２及び３と同様にＦｉｎ分離絶縁膜２をＣＶＤにより形成し、製造例１の側壁窒化膜２４の形成工程を省略することができる。製造例３と異なる点は、シリコン基板をエッチングして半導体凸部３Ａを形成する際に、製造例３ではマスク窒化膜ごとエッチングするのに対して、本製造例ではマスク窒化膜を除去した後にシリコン基板のエッチングをすることである。製造例２と異なる点は、半導体凸部３Ａを形成するためのシリコン基板のエッチング工程前におけるＦｉｎ領域のマスク窒化膜の除去を、製造例２では酸化膜をマスクに用いたウェットエッチング（リン酸等）で行っているのに対して、本製造例ではレジストマスクを用いたドライエッチングで行っていることである。【０１０１】
まず、シリコン基板１上に、パッド酸化膜２１とマスク窒化膜２２をＣＶＤ法などにより堆積する。パッド酸化膜の厚さは典型的には５ｎｍから２０ｎｍ、マスク窒化膜の厚さは典型的には５０ｎｍから２００ｎｍである。このマスク窒化膜は、後に実施するＣＭＰのストッパであるので、この目的を達することができれば、窒化膜以外の材料で形成してもよい。【０１０２】
次に、リソグラフィ技術によりレジストマスクを形成し、これを用いてマスク窒化膜２２及びパッド酸化膜２１をエッチングする。その後、シリコン基板に対してドライエッチング等の異方性エッチングを行って素子分離用のトレンチ１１を形成する（図２３（ａ））。シリコン基板のエッチングは、上記のレジストマスクをマスクとして行ってもよいし、このレジストマスクを剥離した後にマスク窒化膜をマスクにして行ってもよい。シリコン基板のエッチング深さは、典型的には１００ｎｍから４００ｎｍである。【０１０３】
次に、全面にＣＶＤ法などによりＳｉＯ２膜を堆積し、続いてマスク窒化膜２２をマスクに用いてＣＭＰを行ってＳｉＯ２膜を平坦化することにより、シリコン基板上に、トレンチ１１内に埋め込まれた素子分離絶縁膜１２が形成される（図２３（ｂ））。以上の工程は製造例１と同様である。【０１０４】
次に、リソグラフィ技術によりプレーナ領域を覆うレジストマスク４３を形成し、このレジストマスク４３に覆われていないＦｉｎ領域上のマスク窒化膜２２をドライエッチングにより除去する（図２３（ｃ））。【０１０５】
次に、レジストマスク４３を除去した後（図２３（ｄ））、リソグラフィ技術によりレジストマスク４４を形成する（図２４（ａ））。このレジストマスクは、突起半導体層とソース／ドレインのコンタクト用のパッド部を構成する半導体凸部の形成領域上およびプレーナ領域上を覆うようにパターニングする。その後、このレジストマスク４４を用いてドライエッチング等の異方性エッチングを行い、突起半導体層とパッド部を構成する半導体凸部３Ａを形成する（図２４（ｂ））。このときのシリコン基板のエッチング深さを、先に形成した素子分離用のトレンチ１１よりも浅くすることで、半導体凸部のアスペクト比を下げることができ、細い突起半導体層を精度良く形成することができる。その際、シリコンに対するＳｉＯ２のエッチングレートが十分に低い条件を用いることで、先に形成した素子分離絶縁膜１２のエッチングを抑えることができる。【０１０６】
次に、レジストマスク４４を剥離した後、ＣＶＤ法などを用いて分離用酸化膜４５を堆積し、これをＣＭＰにより平坦化する（図２４（ｃ））。【０１０７】
次に、リソグラフィ技術によりプレーナ領域にレジストマスク５１を形成し、これをマスクにして、Ｆｉｎ領域の分離用酸化膜４５をエッチバックする（２４（ｄ））。このエッチバック量により、半導体凸部３Ａの分離絶縁膜上への突き出し量、すなわち突起半導体層３の高さＨが決定される。【０１０８】
次に、プレーナ領域のレジストマスク５１及びマスク窒化膜２２をウェットエッチングにより除去する（図２５（ａ））。図示していないが、この工程後において、ｎＭＯＳ領域およびｐＭＯＳ領域にそれぞれウェル形成のためのイオン注入や、しきい値電圧調整のためのイオン注入などを行うことができる。【０１０９】
次に、リソグラフィ技術によりＦｉｎ領域にレジストマスク４６を形成し、これをマスクにしてプレーナ領域の酸化膜２１をエッチング除去する（図２５（ｂ））。その際、分離絶縁膜１２をエッチングして、Ｆｉｎ領域の分離絶縁膜との段差を小さくすることができる。【０１１０】
次に、レジストマスク４６を剥離し、突起半導体層および素子分離構造が完成する（図２５（ｃ））。図中の酸化膜４５はＦｉｎ分離絶縁膜に相当し、半導体凸部３Ａの酸化膜４５から突起した部分がＦｉｎ型ＦＥＴの突起半導体層３を構成する。【０１１１】
以上の工程の後、製造例１及び２と同様にして、Ｆｉｎ型ＦＥＴ、層間絶縁膜、コンタクトプラグ及び配線を形成することができる。【０１１２】
〔製造例５〕
本発明の製造方法の他の例を図面を用いて説明する。本製造例では、Ｆｉｎ分離絶縁膜２をＣＶＤにより形成し、製造例１の側壁窒化膜２４の形成工程を省略することができる。また、製造例１〜４と異なる点は、深い分離領域のトレンチ１１より先に半導体凸部３Ａを形成することである。酸化膜の埋め込み及びＣＭＰ工程が一回で済むため、工程数を削減できる。【０１１３】
まず、シリコン基板１上に、パッド酸化膜２１とマスク窒化膜２２をＣＶＤ法などにより堆積する。パッド酸化膜の厚さは典型的には５ｎｍから２０ｎｍ、マスク窒化膜の厚さは典型的には５０ｎｍから２００ｎｍである。このマスク窒化膜は、後に実施するＣＭＰのストッパであるので、この目的を達することができれば、窒化膜以外の材料で形成してもよい。【０１１４】
次に、リソグラフィ技術によりレジストマスクを形成し、これを用いてマスク窒化膜２２及びパッド酸化膜２１をエッチングする。その後、シリコン基板に対してドライエッチング等の異方性エッチングを行って、後に形成する素子分離用トレンチ１１より浅いトレンチを形成する（図２６（ａ））。これにより、Ｆｉｎ領域には半導体凸部３Ａが形成される。その際、シリコン基板のエッチングは、上記のレジストマスクをマスクにして行ってもよいし、このレジストマスクを剥離した後にマスク窒化膜をマスクにして行ってもよい。シリコンのエッチング深さは、典型的には４０ｎｍから１００ｎｍである。【０１１５】
次に、リソグラフィ技術により、半導体凸部３Ａを覆うようにＦｉｎ領域にレジストマスク６１を形成する（図２６（ｂ））。【０１１６】
次に、レジストマスク６１及びマスク窒化膜２２をマスクにしてシリコン基板をエッチングし、素子分離用の深いトレンチ１１を形成する（図２６（ｃ））。【０１１７】
次に、全体にＣＶＤ法などによりＳｉＯ２膜を堆積し、続いてマスク窒化膜をストッパとしてＣＭＰを行ってＳｉＯ２膜を平坦化し、シリコン基板をエッチングして形成されたトレンチ内にＳｉＯ２が埋め込まれた埋め込み酸化膜６４を形成する（図２６（ｄ））。このとき、ストッパとして機能する窒化膜が半導体凸部３Ａ上にも存在するため、Ｆｉｎ領域におけるディッシングが防止される。【０１１８】
次に、マスク窒化膜２２をウェットエッチングにより除去した後（図２７（ａ））、プレーナ領域にレジストマスク６２を形成する（図２７（ｂ））。【０１１９】
次に、レジストマスク６２を用いて、Ｆｉｎ領域の埋め込み酸化膜６４をエッチバックし、その後レジストマスク６２を除去する（図２７（ｃ））。このエッチバック量により、半導体凸部３Ａの絶縁膜上への突き出し量、すなわちすなわち突起半導体層３の高さＨが決定される。図示していないが、この工程後において、ｎＭＯＳ領域およびｐＭＯＳ領域にそれぞれウェル形成のためのイオン注入や、しきい値電圧調整のためのイオン注入などを行うことができる。【０１２０】
次に、リソグラフィ技術によりＦｉｎ領域にレジストマスク６３を形成し、これをマスクにしてプレーナ領域の酸化膜２１をエッチング除去する（図２７（ｄ））。また同時に、分離領域の埋め込み絶縁膜６４をエッチングして、Ｆｉｎ領域の分離領域との段差を小さくすることができる。【０１２１】
次に、レジストマスク６３を剥離し、突起半導体層および素子分離構造が完成する（図２８）。トレンチ１１内の酸化膜６４は素子分離絶縁膜に相当し、Ｆｉｎ領域の半導体凸部３Ａ周囲の酸化膜６４はＦｉｎ分離絶縁膜に相当し、この酸化膜６４から突起した半導体凸部がＦｉｎ型ＦＥＴの突起半導体層３を構成する。【０１２２】
以上の工程の後、製造例１及び２と同様にして、Ｆｉｎ型ＦＥＴ、層間絶縁膜、コンタクトプラグ及び配線を形成することができる。【０１２３】
〔製造例６〕
本発明の製造方法の他の例を図面を用いて説明する。本製造例では、Ｆｉｎ分離絶縁膜２をＣＶＤにより形成し、製造例１の側壁窒化膜２４の形成工程を省略することができる。また、製造例１〜４と異なる点は、深い分離領域のトレンチ１１より先に半導体凸部３Ａを形成することである。酸化膜の埋め込み及びＣＭＰ工程が一回で済むため、工程数を削減できる。製造例５と異なる点は、半導体凸部形成のためのシリコン基板のエッチング前にマスク窒化膜を除去するため、窒化膜厚分アスペクト比を下げることができ、細い突起半導体層を精度よく形成できる点である。【０１２４】
まず、シリコン基板１上に、パッド酸化膜２１とマスク窒化膜２２をＣＶＤ法などにより堆積する。パッド酸化膜の厚さは典型的には５ｎｍから２０ｎｍ、マスク窒化膜の厚さは典型的には５０ｎｍから２００ｎｍである。このマスク窒化膜は、後に実施するＣＭＰのストッパであるので、この目的を達することができれば、窒化膜以外の材料で形成してもよい。【０１２５】
次に、リソグラフィ技術により、プレーナ領域内の活性領域を覆うレジストマスクを形成し、これを用いてマスク窒化膜２２をエッチングし、プレーナ領域内の活性領域以外の窒化膜２２を除去する（図２９（ａ））。【０１２６】
次に、Ｆｉｎ領域上に、リソグラフィ技術によりレジストマスク６５を形成する（図２９（ｂ））。このレジストマスクは、突起半導体層とソース／ドレインのコンタクト用のパッド部を構成する半導体凸部の形成領域を覆うようにパターニングする。その後、このレジストマスク６５とマスク窒化膜２２を用いてドライエッチング等の異方性エッチングを行い、突起半導体層とパッド部を構成する半導体凸部３Ａを形成する（図２９（ｃ））。このときのシリコン基板のエッチング深さを、後に形成する素子分離用のトレンチ１１よりも浅くすることで、半導体凸部のアスペクト比を下げることができ、細い突起半導体層を精度良く形成することができる。シリコン基板のエッチング深さは、典型的には４０ｎｍから１００ｎｍである。【０１２７】
次に、フォトリソグラフィ技術により、半導体凸部３Ａを覆うようにＦｉｎ領域にレジストマスク６１を形成する（図２９（ｄ））。【０１２８】
次に、レジストマスク６１及びマスク窒化膜２２をマスクにしてシリコン基板をエッチングし、素子分離用の深いトレンチ１１を形成する（図３０（ａ））。【０１２９】
次に、全体にＣＶＤ法などによりＳｉＯ２膜を堆積し、続いてマスク窒化膜をストッパとしてＣＭＰを行ってＳｉＯ２膜を平坦化し、シリコン基板をエッチングして形成されたトレンチ内にＳｉＯ２が埋め込まれた埋め込み酸化膜６４を形成する（図３０（ｂ））。【０１３０】
次に、マスク窒化膜２２をウェットエッチングにより除去した後（図３０（ｃ））、プレーナ領域にレジストマスク６２を形成する（図３０（ｄ））。【０１３１】
次に、レジストマスク６２を用いて、Ｆｉｎ領域の埋め込み酸化膜６４をエッチバックし、その後レジストマスク６２を除去する（図３１（ａ））。このエッチバック量により、半導体凸部３Ａの絶縁膜上への突き出し量、すなわちすなわち突起半導体層３の高さＨが決定される。図示していないが、この工程後において、ｎＭＯＳ領域およびｐＭＯＳ領域にそれぞれウェル形成のためのイオン注入や、しきい値電圧調整のためのイオン注入などを行うことができる。【０１３２】
次に、フォトリソグラフィ技術によりＦｉｎ領域にレジストマスク６３を形成し、これをマスクにしてプレーナ領域の酸化膜２１をエッチング除去する（図３１（ｂ））。また同時に、分離領域の埋め込み絶縁膜６４をエッチングして、Ｆｉｎ領域の分離領域との段差を小さくすることができる。【０１３３】
次に、レジストマスク６３を剥離し、突起半導体層および素子分離構造が完成する（図３１（ｃ））。トレンチ１１内の酸化膜６４は素子分離絶縁膜に相当し、Ｆｉｎ領域の半導体凸部３Ａ周囲の酸化膜６４はＦｉｎ分離絶縁膜に相当し、この酸化膜６４から突起した半導体凸部がＦｉｎ型ＦＥＴの突起半導体層３を構成する。【０１３４】
以上の工程の後、製造例１及び２と同様にして、Ｆｉｎ型ＦＥＴ、層間絶縁膜、コンタクトプラグ及び配線を形成することができる。【０１３５】
〔製造例７〕
本発明の製造方法の他の例を図面を用いて説明する。【０１３６】
まず、シリコン基板４０１上に第１パッド酸化膜４０２と第１マスク窒化膜４０３（後述の第２マスク窒化膜より薄い）をＣＶＤ法などにより堆積する（図３２）。第１パッド酸化膜の厚さは典型的には５ｎｍから２０ｎｍ、第１マスク窒化膜の厚さは典型的には３０ｎｍから８０ｎｍである。第１マスク窒化膜と第２マスク窒化膜はＣＭＰのストッパであるので、この目的を達することができれば、窒化膜以外の材料で形成してもよい。【０１３７】
次に、リソグラフィ技術によりレジストマスクを形成し、これを用いて、形成しようとするＦｉｎとＦｉｎとの間の部分に相当する位置（後述の図４０のトランジスタ内Ｆｉｎ間分離４１３）において第１マスク窒化膜４０３及びパッド酸化膜４０２をエッチングする。その後、シリコン基板４０１を浅くエッチングして浅いトレンチを形成する。この浅いトレンチの深さは典型的には２０ｎｍから１００ｎｍである。このシリコン基板のエッチングは、上記のレジストマスクをマスクとして行ってもよいし、このレジストマスクを剥離した後に第１マスク窒化膜をマスクにして行ってもよい。【０１３８】
次に、全体にＣＶＤなどにより第１のＳｉＯ２膜４０４を堆積し、続いて第１マスク窒化膜４０３をマスクとしてＣＭＰによりこの第１のＳｉＯ２膜を平坦化し、ＦｉｎとＦｉｎとの間の浅いトレンチに第１のＳｉＯ２膜４０４を埋め込む（図３３）。なお、第１のＳｉＯ２膜は他のＣＭＰ可能な絶縁膜であってもよい。また、第１のＳｉＯ２膜の堆積に先立って、エッチングにより露出したトレンチ内のシリコン基板の側面、底面に、熱酸化膜などの保護絶縁膜を設けてもよい。Ｆｉｎ型ＦＥＴ間の素子分離領域（後述の図４０（ａ）の符号４１２の領域に相当）はこの時点ではエッチングされず、ダミー領域４２５として残される。【０１３９】
次に、第２パッド酸化膜４０５、第２マスク窒化膜４０６をＣＶＤ法で堆積する。そしてトランジスタの素子領域（ソース、ドレイン、チャネル、エクステンションなどからなるトランジスタを構成する領域）を形成するためのレジストマスク４０７をリソグラフィ技術により形成する（図３４）。この時、レジストマスク４０７はＦｉｎ型ＦＥＴの最も外側の浅いトレンチ（第１のＳｉＯ２膜４０４が埋め込まれた場所）の一部にかかるように設けられる。第２マスク窒化膜４０６は、第１マスク窒化膜４０３よりも厚く、典型的には８０ｎｍから２００ｎｍである。なお、Ｆｉｎ型ＦＥＴの最も外側の浅いトレンチの幅（図中の幅Ｒ）を他の浅いトレンチ（図３４（ａ）においてはレジストマスクに覆われた中央のトレンチ）よりも広くしてもよい。このようにトレンチの幅を広くすることで、レジストマスクをＦｉｎ型ＦＥＴの最も外側の浅いトレンチの一部を覆うように設ける際に、目合わせの余裕を大きくとることができる。【０１４０】
次に、レジストマスク４０７をマスクに用いて、第２マスク窒化膜４０６、第２パッド酸化膜４０５、第１マスク窒化膜４０３、第１のパッド酸化膜４０２、第１のＳｉＯ２膜４０４をエッチングする（図３５）。この工程によって素子分離領域を形成する部分（素子領域とはならない部分で、後述する図４０（ａ）の符号４１０、４１１、４１２の部分）ではシリコン基板４０１が露出する。なお、この時、後のシリコンエッチングをある程度等方性を持つ条件で実施する場合は、レジストマスク４０７の端が浅いトレンチ上から素子分離領域側にずれても（図３４においてはダミー領域４２５側にずれても）問題は無い。【０１４１】
素子分離領域において露出したシリコン基板４０１をエッチングして深いトレンチを形成する（図３６）。深いトレンチの深さは典型的には１５０ｎｍから３００ｎｍである。なお、図中の符号４２６の部分はダミー領域４２５が除去された領域（深いトレンチ）を示す。【０１４２】
次に、全体にＣＶＤなどにより第２のＳｉＯ２膜４０８を堆積し、続いて第２マスク窒化膜４０６をマスクとしてＣＭＰによりこの第２のＳｉＯ２膜を平坦化し、深いトレンチに第２のＳｉＯ２膜４０８を埋め込む（図３７）。なお、第２のＳｉＯ２膜は他のＣＭＰ可能な絶縁膜であってもよい。また、第２のＳｉＯ２膜の堆積に先立って、エッチングにより露出したトレンチ内のシリコン基板の側面、底面に、熱酸化膜などの保護絶縁膜を設けてもよい。【０１４３】
次に、第２マスク窒化膜４０６を除去した後、リソグラフィ技術により、プレーナ領域を覆うようにレジストマスク４０９を形成する（図３８）。なお、第１マスク膜（ここでは第１マスク窒化膜４０３）と第２マスク膜（ここでは第２マスク窒化膜４０６）の間に、第１マスク膜および第２マスク膜のいずれとも異なる材料の層（ここでは第２パッド酸化膜４０５）が挿入されているが、この挿入された層は、第２マスク膜だけを選択的にエッチング（リン酸などによるウェットエッチング、あるいは酸素分圧を高くした選択的なＲＩＥ等のエッチング）する際のストッパとして利用される。【０１４４】
次に、Ｆｉｎを形成するシリコン領域の側面の一部が露出するように、Ｆｉｎ領域の絶縁膜（第１のＳｉＯ２膜４０４、第２のＳｉＯ２膜４０８）を、エッチバックする（図３９）。但し、Ｆｉｎ間の浅いトレンチ上の第１のＳｉＯ２膜４０４はエッチバックにより完全には除去せずに、一部残しておく。【０１４５】
次に、レジストマスク４０９、第２パッド酸化膜４０５、第１マスク窒化膜４０３、第１パッド酸化膜４０２を除去し、最終的に、プレーナ型ＦＥＴ間分離４１０、プレーナ型ＦＥＴ−Ｆｉｎ型ＦＥＴ間分離４１１、Ｆｉｎ型ＦＥＴ間分離４１２及びトランジスタ内Ｆｉｎ間分離４１３、並びにこれらの領域により分離された素子領域が形成される（図４０）。【０１４６】
以下、製造例２と同様にして、図４１〜４３に示すように、ゲート絶縁膜４１４、ゲート電極４１５、ソース／ドレイン領域、シリサイド層４１６、層間絶縁膜４１７、コンタクトプラグ４１８、配線４１９等を形成して、Ｆｉｎ型ＦＥＴおよび通常のプレーナ型トランジスタが混載された半導体装置が形成される。【０１４７】
なお、本製造例では、Ｆｉｎ型ＦＥＴ間分離４１２には深いトレンチを用いたが、Ｆｉｎ型ＦＥＴ間分離４１２の一部または全部が浅いトレンチ（トランジスタ内Ｆｉｎ間分離と同じ深さ）により形成されてもよい。【０１４８】
Ｆｉｎ型ＦＥＴ間分離４１２の少なくとも一部を浅いトレンチにより形成する場合は、ｎチャネルＦｉｎ型ＦＥＴとｐチャネルＦｉｎ型ＦＥＴとの間のＦｉｎ型ＦＥＴ間分離４１２のみ、深いトレンチにより形成された構成にすることができる。この構成により、十分なウェル分離能力を確保することができる（図６及び関連記載を参照）。【０１４９】
Ｆｉｎ型ＦＥＴ間分離４１２の少なくとも一部または全てを浅いトレンチにより形成する場合、浅いトレンチを設ける場所にはダミー領域４２５を残さないで、トランジスタ内Ｆｉｎ間分離４１３と同様に浅いトレンチを設けてもよい。この場合、Ｆｉｎ型ＦＥＴ間分離４１２の浅いトレンチの幅は、トランジスタ内Ｆｉｎ間分離４１３よりも大きくてもよい。また、Ｆｉｎ型ＦＥＴ間分離４１２の浅いトレンチを、ソース／ドレイン領域を囲むように設けてもよい。【０１５０】
図４４から図４７は図４１（ｂ）と同じ平面における平面図であり、浅いトレンチが形成される領域４４１をハッチング（斜線）により示したものである。【０１５１】
図４４は、図３２から図４３を参照して説明した製造方法をそのまま実施した場合を示し、トランジスタ内Ｆｉｎ間分離４１３が浅いトレンチ４４２によって形成され、Ｆｉｎ型ＦＥＴ間分離４１２が深いトレンチによって形成されている（図４１及び図７に対応）。【０１５２】
図４５は、トランジスタ内Ｆｉｎ間分離４１３が浅いトレンチ４４２によって形成され、Ｆｉｎ型ＦＥＴ間分離４１２のうち、トランジスタ間で隣接するＦｉｎの間の部分が浅いトレンチ４４３で形成されている。この構造は、例えば図３３に示す工程において、Ｆｉｎ型ＦＥＴ間分離の浅いトレンチ４４３の領域（隣接するトランジスタのＦｉｎに挟まれたダミー領域４２５と、ダミー領域４２５の両側に隣接する浅いトレンチの領域を合わせた領域に相当）において、第１マスク窒化膜４０３、第１パッド酸化膜４０２、シリコン基板４０１をエッチングし、シリコン基板４０１に浅いトレンチ（典型的には２０ｎｍから１００ｎｍ）を形成し、続いてこの浅いトレンチに第１のＳｉＯ２膜４０４を埋め込むことにより形成できる。この方法は、Ｆｉｎ型ＦＥＴ間の間隔が小さい場合、特にＦｉｎ型ＦＥＴ間のＦｉｎ同士の間隔がトランジスタ内Ｆｉｎ間の間隔と同一であるか、あるいは大きくても２倍以下であるときに有利である。この場合、トレンチの間隔が揃っている（あるいは比較的揃っている）ので、露光時の近接効果やエッチング時のローディング効果によるＦｉｎ幅のばらつきを十分に防止あるいは抑制できる。【０１５３】
またこの構造は、一旦、図３３に示す構造を形成した後、再度レジストマスクを形成し、これを用いてＦｉｎ型ＦＥＴ間分離の浅いトレンチ４４３を形成する領域（隣接するトランジスタのＦｉｎに挟まれたダミー領域４２５。ダミー領域４２５に隣接してすでに浅いトレンチが形成されている領域は除く）において、第１マスク窒化膜４０３、第１パッド酸化膜４０２、シリコン基板４０１をエッチングし、シリコン基板４０１に浅いトレンチ（典型的には２０ｎｍから１００ｎｍ）を形成し、続いてこの浅いトレンチに第１のＳｉＯ２膜４０４を埋め込むことにより形成してもよい。この場合、トランジスタ内Ｆｉｎ間分離４１３における浅いトレンチの深さと、Ｆｉｎ型ＦＥＴ間分離の浅いトレンチ４４３の深さは完全に同一でなくてもよい。この方法では一旦、トランジスタ内Ｆｉｎ間分離４１３用のトレンチだけを形成するため、トランジスタ内Ｆｉｎ間分離４１３用のトレンチ形成の際にトレンチの間隔が揃っているので、露光時の近接効果やエッチング時のローディング効果によるＦｉｎ幅のばらつきを十分に防止できる。【０１５４】
ダミー領域４２５の幅が非常に狭く（典型的にはＦｉｎ幅の２倍以下）、またエッチング技術がアスペクト比の大きい構造に十分に対応できない場合、図３２から図４４の工程を実施したときに、結果的にＦｉｎ間隔の狭い領域でトレンチの深さが浅くなる構成が形成されてもよい。この場合、結果的に形成された浅いトレンチに埋め込まれた絶縁膜の表面は、深いトレンチの絶縁膜表面と同じ高さになる。【０１５５】
図４６は、Ｆｉｎ型ＦＥＴ間分離４１２の領域に、トランジスタのソース／ドレイン領域を囲むように、浅いトレンチ４４４が設けられている構造を示す（図５に対応）。この構造は、浅いトレンチの形成領域が異なる他は上記の図４５に示す構造の形成方法と同様にして形成することができる。すなわち、Ｆｉｎ型ＦＥＴを囲む浅いトレンチ４４４の領域（トランジスタを囲むダミー領域４２５と、トランジスタ間のダミー領域４２５の両側に隣接する浅いトレンチの領域を合わせた領域に相当）において第１マスク窒化膜４０３、第１パッド酸化膜４０２、シリコン基板４０１をエッチングし、シリコン基板４０１に浅いトレンチ（典型的には２０ｎｍから１００ｎｍ）を形成し、続いてこの浅いトレンチに第１のＳｉＯ２膜４０４を埋め込むことにより形成することができる。またこの構造は、一旦、図３３に示す構造を形成した後、再度レジストマスクを形成し、これを用いてＦｉｎ型ＦＥＴを囲む浅いトレンチ４４４を形成する領域（トランジスタを囲むダミー領域４２５。ダミー領域４２５に隣接してすでに浅いトレンチが形成されている領域は除く）において、第１マスク窒化膜４０３、第１パッド酸化膜４０２、シリコン基板４０１をエッチングし、シリコン基板４０１に浅いトレンチ（典型的には２０ｎｍから１００ｎｍ）を形成し、続いてこの浅いトレンチに第１のＳｉＯ２膜４０４を埋め込むことにより形成してもよい。それぞれの製造方法の利点は図４５に示す構造の形成方法と同じである。【０１５６】
図４７は、同一チャネルタイプのＦｉｎ型ＦＥＴ間の分離には浅いトレンチが設けられ、チャネルタイプの異なるＦｉｎ型ＦＥＴ間（ｎチャネルトランジスタ間とｐチャネルトランジスタ間）には深いトレンチが設けられた構造を示している（図６に対応）。トランジスタ間の浅いトレンチの形成方法は、前述の図４５、図４６に示す構造の形成方法と同様である。【０１５７】
本製造方法によれば、浅いトレンチと深いトレンチが混載された構造を容易に製造でき、さらに以下の有利な効果を得ることができる。【０１５８】
Ｆｉｎ型ＦＥＴを構成するＦｉｎのうち広い素子分離領域に接するＦｉｎは、その製造プロセスにおいて、露光時の近接効果やエッチング時のローディング効果によって、広い素子分離領域に接しないＦｉｎと比べてその寸法（Ｆｉｎ幅Ｗ、すなわち図４２の横方向におけるＦｉｎを形成するシリコン層の幅）が変化する。このようなＦｉｎ幅のばらつきを防ぐために、広い素子分離領域のうち少なくともＦｉｎに隣接する部分に、Ｆｉｎを構成するシリコン層と同様にエッチングされないシリコン層で構成されるダミー領域（図３３の符号４２５）が設けられる。一方、素子分離領域は基板が十分に掘り下げられた形態であることで、素子分離絶縁膜を十分に厚くすることができるため、その上に設けられるゲートや配線と基板との寄生容量が低減できるという観点から望ましい。しかし、素子分離領域の一部を占めるダミー領域は、Ｆｉｎ領域と同様に突起したシリコン層で構成されるので、このような寄生容量を増すという問題がある。本製造方法では、Ｆｉｎとともにダミー領域を形成した後、このダミー領域をエッチングすることによりトレンチを形成するので、ダミー領域は自己整合的に基板が掘り下げられた形態に転化される。その結果、Ｆｉｎ幅のばらつきの問題とともに寄生容量増大の問題が解決される。【０１５９】
本製造方法では、Ｆｉｎ間に絶縁膜（第１のＳｉＯ２膜４０４）を埋める際にＦｉｎ上にＣＭＰに対するマスク膜（第１マスク窒化膜４０３）が必要である。一般に、プレーナ型トランジスタに対して用いられる素子分離のトレンチが深いので、トレンチ内に埋め込まれた厚い絶縁膜を平坦化する必要から、ＣＭＰに対するマスク膜も一般に厚く形成される。これは厚い絶縁膜を平坦化するには長時間のＣＭＰが必要となり、その間マスク膜のＣＭＰによる目減りも大きいためである。一方、Ｆｉｎとなる突起半導体層を形成する際は、シリコン基板と、その上部のマスク膜をエッチングして加工するが、このときマスク膜が厚いと、シリコン基板とマスク膜を合わせたエッチング量が大きくなる。このエッチング量が大きいとＦｉｎとなる突起半導体層に対するの加工精度が低下する。本製造方法では、浅いトレンチの形成には膜厚の小さい第１マスク窒化膜、深いトレンチの形成には膜厚の大きい第２マスク窒化膜をそれぞれ使用するので、Ｆｉｎを形成するためのエッチングを行う時点で、シリコン基板上のマスク膜（第１マスク窒化膜）の厚さが薄く、半導体層に対する加工精度が向上する。【０１６０】
また、図３９に示す工程において、浅いトレンチ部分の絶縁膜をエッチバックする際、そのエッチング量はマスク窒化膜（第１マスク窒化膜４０３）が厚いとエッチング量が大きくなり、エッチングのばらつき量が大きくなるが、第１マスク窒化膜が薄いので、エッチング量が少なくなり、エッチングのばらつき量が小さくなる。【０１６１】
〔製造例８〕
製造例７においては、ＣＭＰに対するマスクとして、第１マスク窒化膜４０３と第２マスク窒化膜４０６の二種類のマスク膜を用いたが、本製造例は、ＣＭＰに対するマスクとして単一のマスク窒化膜を用いる。【０１６２】
まず、シリコン基板５０１上にパッド酸化膜５３４とマスク窒化膜５３１をＣＶＤ法などにより堆積する（図４８）。パッド酸化膜の厚さは典型的には５ｎｍから２０ｎｍ、マスク窒化膜５３１の厚さは典型的には８０ｎｍから２００ｎｍである。マスク窒化膜５３１はＣＭＰのストッパであるので、この目的を達することができれば、窒化膜以外の材料で形成してもよい。【０１６３】
次に、リソグラフィ技術によりレジストマスクを形成し、これを用いて、形成しようとするＦｉｎとＦｉｎとの間の部分に相当する位置（図４０のトランジスタ内Ｆｉｎ間分離４１３に相当）においてマスク窒化膜５３１、パッド酸化膜５３４、シリコン基板５０１をエッチングし、シリコン基板５０１に浅いトレンチを形成する。この浅いトレンチの深さは典型的には２０ｎｍから１００ｎｍである。このシリコン基板のエッチングは、上記のレジストマスクをマスクとして行ってもよいし、このレジストマスクを剥離した後にマスク窒化膜をマスクにして行ってもよい。【０１６４】
次に、全体にＣＶＤなどにより第１のＳｉＯ２膜５０４を堆積し、続いてマスク窒化膜５３１をマスクとしてＣＭＰにより第１のＳｉＯ２膜５０４を平坦化し、ＦｉｎとＦｉｎとの間の浅いトレンチに第１のＳｉＯ２膜５０４を埋め込む（図４９）。なお、第１のＳｉＯ２膜５０４は他のＣＭＰ可能な絶縁膜であってもよい。また、第１のＳｉＯ２膜の堆積に先立って、エッチングにより露出したトレンチ内のシリコン基板の側面、底面に、熱酸化膜などの保護絶縁膜を設けてもよい。Ｆｉｎ型ＦＥＴ間の素子分離領域（図４０（ａ）の符号４１２の領域に相当）はこの時点ではエッチングされず、ダミー領域５２５として残される。【０１６５】
次に、トランジスタの素子領域（ソース、ドレイン、チャネル、エクステンションなどからなるトランジスタを構成する領域）を形成するためのレジストマスク５０７をリソグラフィ技術により形成する（図４９）。この時、レジストマスク５０７はＦｉｎ型ＦＥＴの最も外側の浅いトレンチ（第１のＳｉＯ２膜５０４が埋め込まれた場所）の一部にかかるように設けられる。なお、Ｆｉｎ型ＦＥＴの最も外側の浅いトレンチの幅（図中Ｒ）を他の浅いトレンチ（図４９（ａ）においてはレジストマスクに覆われた中央のトレンチ）よりも広くしてもよい。このようにトレンチの幅を広くすることで、レジストマスクをＦｉｎ型ＦＥＴの最も外側の浅いトレンチの一部を覆うように設ける際に、目合わせの余裕を大きくとることができる。【０１６６】
次に、レジストマスク５０７をマスクに用いて、マスク窒化膜５３１、パッド酸化膜５３４、第１のＳｉＯ２膜５０４をエッチングする（図５０）。この工程によって素子分離領域を形成する部分（素子領域とはならない部分で、図４０（ａ）の記号４１０、４１１、４１２の部分）ではシリコン基板５０１が露出する。なお、この時、後のシリコンエッチングをある程度等方性を持つ条件で実施する場合は、レジストマスク５０７の端が浅いトレンチ上から素子分離領域側にずれても（図４９においては、ダミー領域５２５側にずれても）問題は無い。【０１６７】
続いて、素子分離領域において露出したシリコン基板５０１をエッチングして深いトレンチを形成する（図５１）。深いトレンチの深さは典型的には１５０ｎｍから３００ｎｍである。なお、図中の符号５２６の部分はダミー領域５２５が除去された領域（深いトレンチ）を示す。【０１６８】
次に、全体にＣＶＤなどにより第２のＳｉＯ２膜５３５を堆積し、続いてマスク窒化膜５３１をマスクとしてＣＭＰによりＳｉＯ２膜５３５を平坦化し、深いトレンチにＳｉＯ２膜５３５を埋め込む（図５２）。なお、第２のＳｉＯ２膜は他のＣＭＰ可能な絶縁膜であってもよい。また、第２のＳｉＯ２膜の堆積に先立って、エッチングにより露出したトレンチ内のシリコン基板の側面、底面に、熱酸化膜などの保護絶縁膜を設けてもよい。そしてプレーナ領域を覆うようにレジストマスク５０９を形成する（図５２）。【０１６９】
以降の工程は、製造例７の図３９に示す工程以降と同様にして、半導体装置を形成することができる。【０１７０】
なお、Ｆｉｎ型ＦＥＴ間分離（図４１の符号４１２に相当）の一部または全部が浅いトレンチ（トランジスタ内Ｆｉｎ間分離と同じ深さ）により形成される構成（図４５〜４７）及びその製造方法については、製造例７と同様の変更を加えればよい。【０１７１】
本製造方法によれば、浅いトレンチと深いトレンチが混載された構造を容易に製造でき、製造例７と同様に、Ｆｉｎ幅のばらつきの問題とともに寄生容量増大の問題が解決される。また、製造例７に比べて製造工程数が少ないという利点がある。【０１７２】
〔製造例９〕
本発明の製造方法の他の例を図面を用いて説明する。【０１７３】
まず、シリコン基板６０１上にパッド酸化膜６３４とマスク窒化膜６３１をＣＶＤ法などにより堆積する（図５３）。パッド酸化膜の厚さは典型的には５ｎｍから２０ｎｍ、マスク窒化膜６３１の厚さは典型的には８０ｎｍから２００ｎｍである。マスク窒化膜６３１はＣＭＰのストッパであるので、この目的を達することができれば、窒化膜以外の材料で形成してもよい。【０１７４】
次に、リソグラフィ技術によりレジストマスクを形成し、これを用いて、形成しようとするＦｉｎとＦｉｎとの間の部分に相当する位置（後述の図５９のランジスタ内Ｆｉｎ間分離６１３）においてマスク窒化膜６３１、パッド酸化膜６３４、シリコン基板６０１をエッチングする。その後、シリコン基板６０１を浅くエッチングして浅いトレンチを形成する（図５４）。この浅いトレンチの深さは典型的には２０ｎｍから１００ｎｍである。このシリコン基板のエッチングは、上記のレジストマスクをマスクとして行ってもよいし、このレジストマスクを剥離した後にマスク窒化膜をマスクにして行ってもよい。図中の符号６２５の部分はＦｉｎ幅のバラツキを抑えるために残したダミー領域である。【０１７５】
次に、トランジスタの素子領域（ソース、ドレイン、チャネル、エクステンションなどからなるトランジスタを構成する領域）を形成するためのレジストマスク６３２をリソグラフィ技術により形成する（図５５）。この時、レジストマスク６３２はＦｉｎ型ＦＥＴの最も外側の浅いトレンチの一部にかかるように設けられる。なお、Ｆｉｎ型ＦＥＴの最も外側の浅いトレンチの幅を他の浅いトレンチ（図５５（ａ）では、レジストマスクに覆われた中央のトレンチ）よりも広くしてもよい。このようにトレンチの幅を広くすることで、レジストはＦｉｎ型ＦＥＴの最も外側の浅いトレンチの一部を覆うように設ける際に、目合わせの余裕を大きくとることができる。【０１７６】
次に、レジストマスク６３２をマスクに用いて、シリコン基板６０１をエッチングして深いトレンチを形成する（図５６）。【０１７７】
レジストマスク６３２を除去した後、ＣＶＤによりＳｉＯ２膜６３５をトレンチを埋め込むように堆積し、マスク窒化膜６３１をマスクにしてＣＭＰによりＳｉＯ２膜６３５を平坦化する（図５７）。【０１７８】
次に、プレーナ領域を覆うように、リソグラフィ技術によりレジストマスク６３３を形成する。Ｆｉｎを形成するシリコン領域の側面の一部が露出するように、Ｆｉｎ領域の絶縁膜（ＳｉＯ２膜６３５）を、エッチバックする（図５８）。但し、Ｆｉｎ間の浅いトレンチ上のＳｉＯ２膜６３５はエッチバックにより完全には除去せずに、一部残しておく。なお、図５８に示す例においては、Ｆｉｎ領域において深いトレンチ内に埋め込まれたＳｉＯ２膜上にもレジストマスク６３３を形成し、エッチバックにおいて除去しないで残している。【０１７９】
次に、マスク窒化膜６３１及びパッド酸化膜６３４を除去して、プレーナ型ＦＥＴ間分離６１０、プレーナ型ＦＥＴ−Ｆｉｎ型ＦＥＴ間分離６１１、Ｆｉｎ型ＦＥＴ間分離６１２及びトランジスタ内Ｆｉｎ間分離６１３、並びにこれらの領域により分離された素子領域が形成される（図５９）。【０１８０】
以上の工程の後、前述の製造例と同様にして、ゲート絶縁膜６１４、ゲート電極６１５、ソース／ドレイン領域、シリサイド層６１６、層間絶縁膜６１７、コンタクトプラグ６１８、配線６１９の形成工程を得て、Ｆｉｎ型ＦＥＴおよびプレーナ型ＦＥＴが混載された半導体装置が形成される（図６０〜６１）。【０１８１】
なお、Ｆｉｎ型ＦＥＴ間分離６１２の一部または全部が浅いトレンチ（トランジスタ内Ｆｉｎ間分離と同じ深さ）により形成する構成（図４５〜４７）及びその製造方法については、製造例７と同様の変更を加えればよい。【０１８２】
本製造方法によれば、浅いトレンチと深いトレンチが混載された構造を容易に製造でき、製造例７と同様に、Ｆｉｎ幅のばらつきの問題とともに寄生容量増大の問題が解決される。また、ＣＭＰが一度で済むので、工程が簡略化される。【０１８３】
なお、以上の製造例により製造される半導体装置における各部分の典型的な寸法およびその変形例、各構成部位の典型的材料およびその変形例は、本明細書の構造にかかわる他の実施形態と同様である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【国際調査報告】
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