【事件の表示】
　特願２０１４−　　１６５５「半導体装置」拒絶査定不服審判事件〔平成２６年　５月１５日出願公開，特開２０１４−　９０２０４〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
１　手続の経緯・本願発明 
　本願は，平成１８年９月２１日（優先権主張平成１８年３月７日）に出願した特願２００６−２５６２２６号（以下「原々出願」という。）の一部を平成２４年２月１７日に新たな特許出願とした特願２０１２−０３２６４０号（以下「原出願」という。）の一部を平成２６年１月８日に新たな特許出願としたものであって，平成２６年１０月２日付けの拒絶理由の通知に対して，同年１２月４日に意見書が提出されたが，平成２７年１月７日付けで拒絶査定され，同年４月１３日に拒絶査定不服審判が請求されたものである。
　そして，その請求項１に係る発明（以下「本願発明１」という。）は，特許請求の範囲の請求項１に記載されている事項により特定される次のとおりのものと認める。 
 　 
「【請求項１】
　半導体基板と，
　前記半導体基板上に形成されたトランジスタと，
　前記トランジスタ上に形成された第１絶縁層と，
　前記第１絶縁層中に形成された第１トレンチと，
　前記第１トレンチ中に形成された銅膜を含む第１導電膜からなる第１配線と，
　前記第１配線上に形成された第２絶縁層と，
　前記第２絶縁層中に形成された第２トレンチと，
　前記第２トレンチ中に形成された銅膜を含む第２導電膜からなる第２配線と，
　前記第１配線と同層の配線層によって形成された電気ヒューズとを備え，
　前記第１配線および前記電気ヒューズの膜厚は前記第２配線の膜厚よりも小さく，
　前記第１絶縁層は比誘電率が３以下であることを特徴とする半導体装置。」 
 　 
２　引用例の記載と引用発明 
（１）引用例１：特開２００５−５７１８６号公報 
　原査定の拒絶理由で引用され，原々出願の優先権主張の日前に日本国内において頒布された刊行物である特開２００５−５７１８６号公報（以下「引用例１」という。）には，「半導体装置」（発明の名称）に関して，図１ないし図５とともに以下の記載がある。（下線は当審において付加した。以下同じ。） 
（１ａ）「【請求項１】
基板上に設けられ
電流を流すことにより切断される導電体を備える半導体装置
前記導電体近傍に前記電流が流れる方向に平行な平面からなる少なくとも一つの平行プレートを有する
　・・・＜途中省略＞・・・
【請求項１０】
前記基板上にはトランジスタが設けられ
【請求項１１】
前記トランジスタはＭＯＳＦＥＴである請求項１０記載の半導体装置。
【請求項１２】
前記導電体は銅（Ｃｕ）を主体とする材料
（１ｂ）「【技術分野】
【０００１】
　
本発明は
ヒューズを搭載した半導体装置
【背景技術】
【０００２】
　
ヒューズを半導体装置に搭載すると，ヒューズを切断して半導体装置で使用する抵抗の値を調整したり，不良素子を正常素子に置き換えることができる
不良素子を正常素子に置き換える手法は，例えば半導体記憶装置のリダンダンシィに用いられる
ヒューズを切断する方法はレーザでヒューズの一部を吹き飛ばすことにより行われることが多い。しかしながら，レーザでヒューズを切断する方法には，いくつかの問題がある
　・・・＜途中省略＞・・・
【０００５】
　以上のようなレーザによるヒューズ切断の問題を解決するために，
ヒューズを電流により溶断する試みがなされている
（１ｃ）「【実施例１】
【００１８】
　本発明の第１の実施形態を図１を用いて説明する。第１の実施形態ではヒューズを半導体基板表面に平行に配置する場合を示し，（ａ）はヒューズの平面図であり，（ｂ）は（ａ）の切断線Ｉ-Ｉに沿った断面図である。
【００１９】
　図１（ａ），（ｂ）に示すように，
ヒューズ１００は，半導体基板１０１上の第１層間絶縁膜１０２の上の第２層間絶縁膜１０４中に設けられる
ここでは，説明を簡単にするために第２層間絶縁膜１０４を単一層として示しているが，実際は複数の層間絶縁膜で構成される
【００２０】
　ヒューズ１００は，ヒューズ溶断部１０７と同時に形成される電流流入端子１１０から電流流出端子１１１に（この関係は逆でも良い）所定の電流を流すことにより溶断する。この溶断電流は，図外の，例えばＭＯＳＦＥＴをオンさせることによりヒューズに供給され，オフさせることにより供給がストップされる。」
（１ｄ）「【００２６】
　このような構成のヒューズ２００は，ヒューズを上下左右から覆う導電体からなる下部プレート２０３，上部プレート２１４，側部プレート２２６，２２７により包囲することにより，ヒューズに電流を流したときにヒューズに発生する熱をこれらプレートで囲まれる空間内で反射・閉じ込めることができ，ヒューズの溶断を容易にすることができる。さらに，上記のような構成のヒューズ２００は，電流流入端子２１０から電流流出端子２１１に所定の電流を流すと，ヒューズ２００の外側の斜線部２８１で発生した熱が，ヒューズ２００の内側の斜線部２８２で発生する熱に加えられて，斜線部２８１に挟まれ，中央に位置する第３往路直線部２５９の溶断を加速させる。従って，ヒューズ２００はさらに容易に溶断する。
ここで，ヒューズ２００を構成する導電体の材料には，銅（Ｃｕ）を主体とする材料
・引用発明
　上記記載に照らして，引用例１には，以下の発明（以下「引例発明」という。）が開示されているといえる。
「半導体基板上に設けられ，電流を流すことにより切断される導電体から構成されるヒューズを備え，
　前記導電体近傍に前記電流が流れる方向に平行な平面からなる少なくとも一つの平行プレートを有し，
　前記半導体基板上にはトランジスタが設けられ，このトランジスタをオンさせることにより前記導電体に前記電流を流し，
　前記導電体は銅（Ｃｕ）を主体とする材料であり，
　前記導電体から構成されるヒューズは，前記半導体基板上の第１層間絶縁膜の上の，実際は複数の層間絶縁膜で構成される第２層間絶縁膜中に設けられる半導体装置であって，
　前記半導体装置に搭載された前記ヒューズは，当該ヒューズを切断して前記半導体装置の不良素子を正常素子に置き換える，半導体記憶装置のリダンダンシィに用いられるものである半導体装置。」
（２）引用例２：特開２００５−１６７１６０号公報 
　原査定の拒絶理由で引用され，原々出願の優先権主張の日前に日本国内において頒布された刊行物である特開２００５−１６７１６０号公報（以下「引用例２」という。）には，「半導体装置及びその製造方法」（発明の名称）に関して，図１ないし図１９とともに以下の記載がある。
（２ａ）「【請求項１】
　
半導体基板の主面上に交互に積層された絶縁層と配線層とを備える多層配線を具備
　前記各配線層の抵抗値は，上下に隣接する配線層において上層側が低いか又は同等であり，且つ最下層より最上層の方が低く，
　前記絶縁層の比誘電率は，上下に隣接する絶縁層において上層側が高いか又は同等であり，且つ最下層より最上層の方が高いこと
　を特徴とする半導体装置。
　・・・＜途中省略＞・・・
【請求項４】
　前記
配線層の夫々は
絶縁層に形成した配線孔内に埋め込み設けられる
　を特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。」
（２ｂ）「【技術分野】
【０００１】
　この発明は，半導体装置及びその製造方法に関し，例えば，
多層配線を有する大規模集積回路
【背景技術】
【０００２】
　近年，
コンピューターや通信機器の重要部分には，多数のトランジスタや抵抗などを用いて電気回路を構成するように結びつけ，１チップ上に集積化した大規模集積回路（ＬＳＩ）が多用されている
ＬＳＩの性能向上は，例えば，集積度を高めること，つまり，ＬＳＩを構成する素子の微細化により実現できる
このような素子の微細化に対処するためには，素子間を接続するための配線の微細化や多層化が必要となる
【０００３】
　しかしながら，
素子の微細化に伴って配線の微細化や多層化が進んだ結果，以下のような問題が顕在化
配線間の寄生容量（線間容量，層間容量等）の増大による信号遅延が大きくなっている
【０００４】
　上記
導電層間の寄生容量を低減する方法として
【０００５】
　そこで，
層間絶縁膜の比誘電率を下げつつ
導電層間の対向する面積を小さくする（又は配線膜厚を減少させる）等の方法が考えられている
（２ｃ）「【００１１】
　上記のような構成によれば，信頼性が重視される下層側の配線層に従い抵抗値を高くする。そのため，下層側の配線層の電流密度を低減し，信頼性の向上することができる。一方，多量の電流量を流すことが重視される上層側の配線層に従い抵抗値を低くする。そのため，多量の電流量を流すことができ，信号遅延を低減することができる。さらに，
絶縁層の下層側に従い比誘電率は低くなっている
そのため，下層側の絶縁層の容量が低減し，信号遅延を低減することができる。その結果，信号遅延を低減し，信頼性を向上できる半導体装置を提供できる
（２ｄ）「【００４８】
　次に，図２乃至図１０を用いて，
第１の実施形態に係る半導体装置
【００４９】
　本工程断面図においては，素子分離膜１２並びにＭＯＳＦＥＴ１３の形成工程は省略し，第１導電層（最下層）２１−１，第２導電層（中層）２１−２，第３導電層（上層）２１−３，及び第４導電層（最上層）２１−４の製造方法に直接係わる工程部分を図示している。また，
ここでは埋め込み型のＣｕ配線（特に，dual-Damasceneプロセス）を用いた例によって説明を行う
【００５０】
　まず，素子分離膜１２並びに
ＭＯＳＦＥＴ１３を周知の工程により形成
半導体基板１１の主表面上に
層間絶縁膜１７を形成する
【００５１】
　その後，上記層間絶縁膜１７上に，例えば，減圧プラズマＣＶＤ法により
ＳｉＯＣ（比誘電率２．５程度）を堆積し，第１絶縁層２５−１を形成する
　・・・＜途中省略＞・・・
【００５４】
　続いて，図３に示すように，
フォトレジスト４０をマスクとして，例えば，ＲＩＥ（Reactive Ion Etching）法により第１キャップ絶縁層２６−１及び第１絶縁層２５−１を順次異方性エッチングし，第１導電層を埋め込むための配線孔（トレンチ）を形成する
【００５５】
　さらに，第１キャップ絶縁膜２６−１上に第１導電層となるベース金属を充填する。この充填工程として，まず例えば，
スパッタ法によりタンタル（Ｔａ）膜３９を１０ｎｍ程度形成する。上記タンタル膜３９上の全面に，例えば，マグネシウム（Ｍｇ）を微量添加したスパッタターゲットを用いたスパッタ法により，Ｃｕ膜４１を８０ｎｍ程度形成する。上記Ｃｕ膜４１上に，例えば，電気めっき法によって８００ｎｍ程度のＣｕ膜４２を形成する
【００５６】
　続いて，図４に示すように，例えば，
ＣＭＰ法等によりＣｕ膜４２の平坦化を行い配線孔内にのみにＣｕ膜４１，４２，およびタンタル膜３９を残置させ
第１導電層２７−１
を形成する
以上の工程により，第１配線層２１−１を形成する
　・・・＜途中省略＞・・・
【００５８】
　さらに，図４に示すように，例えば，減圧プラズマＣＶＤ法により成膜した
ＳｉＯＣ（比誘電率２．５程度）等を堆積し，第２絶縁層２５−２を形成する
【００５９】
　続いて図５に示すように，図３で示した同様の
フォトリソグラフィー法，ＲＩＥ法などのドライエッチング法の工程を用いて，第２絶縁層２５−２及び第２キャップ絶縁層２６−２を貫通する接続孔４３を形成する。その後，同様の工程により，第１導電層２７−１に達する深さの配線孔４４を形成する
【００６０】
　続いて，図６に示すように，第１導電層２７−１に接続され接続金属となる金属膜を充填する。この充填工程としては，例えば，スパッタ法により配線孔４４および接続孔４３内に第２導電層の拡散防止層となるタンタル膜を１５ｎｍ程度堆積する。さらに，例えば，スパッタ法により添加元素を含有しないスパッタターゲットを用いて全面上に
Ｃｕを８０ｎｍ程度堆積する。ここでは，添加元素による抵抗上昇を抑えるために先ほどとは異なり，添加元素を含有しないスパッタターゲットを用いて堆積する。その後，例えば，電気めっき法により接続孔４４内及び配線孔４３内を含む全面上に８００ｎｍ程度のＣｕを形成する
【００６１】
　さらに，例えば，ＣＭＰ法等により上記タンタル膜，Ｃｕ膜の平坦化を行い配線孔内にのみ導電層を残置させ，
第２導電層２７−２
を形成する
【００６２】
　さらに，第２導電層２７−２，２８−２上，及び第２キャップ絶縁層２６−２上全面に，例えば，プラズマＣＶＤ法により薄膜のＳｉＣ膜等を堆積することにより，第２上部拡散防止層３０−２を形成する。
【００６３】
　次に，第２上部拡散防止層３０−２上に，例えば，減圧プラズマＣＶＤ法により，先ほどより若干比誘電率の大きい
フッ素添加シリコン酸化膜（比誘電率３．０程度）を堆積形成し，第３絶縁層２５−３を形成する
【００６４】
　続いて，図７に示すように，上記と同様な
リソグラフィーとドライエッチングにより，接続孔４５および配線孔４６を形成する
【００６５】
　続いて，図８に示すように，
第３導電層となるベース金属を充填する。第３導電層は，上層のレイヤーであり，上記中層レイヤーよりも配線幅が広く，膜厚が厚い構造となっている
【００６６】
　この充填工程としてまず，例えば，スパッタ法によりタンタル窒化膜を２０ｎｍ程度配線孔４５及び接続孔４６内部を含む全面上に堆積し，Ｃｕ膜の拡散防止として働くタンタル窒化膜を形成する。次に配線孔４６及び接続孔４５内部を含む上記タンタル窒化膜上に，例えば，スパッタ法により添加元素を含有しないスパッタターゲットを用いて
Ｃｕを１００ｎｍ程度形成する。ここでは，添加元素による抵抗上昇を抑えるために，先ほどとは異なり，添加元素を含有しないスパッタターゲットを用いて堆積する。その後上記Ｃｕ上に，例えば，電気めっき法によって，１０００ｎｍ程度のＣｕ膜を形成する
【００６７】
　さらに，例えば，ＣＭＰ法等により，上記タンタル窒化膜，Ｃｕ膜の平坦化を行い，配線構内にのみに残置し，
第３導電層２７−３
を形成する
【００６８】
　
第４配線層２１−４は，最上層であり全レイアー中で最も配線幅が広く，膜厚が厚い構造となっている
シリコン酸化膜（比誘電率４．０程度）を全面上に形成し，第４絶縁層２５−４とする
【００６９】
　続いて，図９に示すように，上記と同様の
リソグラフィーとドライエッチング等の工程により，配線孔及び接続孔を形成する
さらに全面上に，例えば，スパッタ法によりＣｕ膜の拡散防止として働くタンタル窒化膜４７を３０ｎｍ程度形成する。さらに配線孔及び接続孔内を含むタンタル窒化膜４７上に，例えば，同じくスパッタ法により添加元素を含有しないスパッタターゲットを用いてＣｕ膜４８を２００ｎｍ程度形成する。ここでは，添加元素による抵抗上昇を抑えるために，先ほどとは異なり添加元素を含有しないスパッタターゲットを用いて形成する。さらにＣｕ膜４８上に，例えば，電気めっき法によりＣｕ膜４９を１５００ｎｍ程度形成する
【００７０】
　続いて，図１０に示すように，例えば，
ＣＭＰ法によりタンタル窒化膜４７，Ｃｕ膜４８，４９の平坦化を行い，配線孔内にのみに残置し
第４導電層２７−４
を形成する
【００７１】
　以上の工程により，図１で示す半導体装置を製造できる。
【００７２】
　上記のような製造方法によれば，下層側のシード層２８に含有させる添加元素の濃度を高くすることで，信頼性が重視される下層側の配線層２１の抵抗値を高くし，電流密度を低減し，信頼性を向上できる。一方，上層側のシード層２８に含有させる添加元素の濃度を低くする（または添加元素を含有させない）ことで，多量の電流量を流すことが必要な上層側の配線層２１の抵抗値を低くする。その結果，配線層２１−１〜２１−４の信頼性の向上ができる。
【００７３】
　また，上記のように添加元素は主にシード層２８の界面に偏析し，界面拡散を阻止するように働く。そのため，特に下層側の配線層２１の界面拡散を阻止し，界面の密着性が向上し，信頼性を向上することができる。
【００７４】
　さらに，
下層側に比誘電率が低い絶縁材料を選択して絶縁層２５を形成する。そのため，配線層２１の幅がより小さい下層側の絶縁層２５の容量を低減し，信号遅延を低減することができる
【００７５】
　以上のように，信号遅延を低減し，信頼性を向上できる半導体装置の製造方法を提供できる。」
３　対比・判断 
（１）対比 
　本願発明１と引用発明とを対比する。 
ア　引用発明の「電流を流すことにより切断される導電体から構成されるヒューズ」は，本願発明１の「電気ヒューズ」に相当する。
イ　引用発明の「第２層間絶縁膜」は，以下の相違点を除いて，本願発明１の「第１絶縁層」に相当する。
ウ　本願発明１の「電気ヒューズ」は，「第１絶縁層中」の「第１トレンチ」の中に形成された「第１配線と同層の配線層によって形成」されたものであるから，「第１絶縁層中」に形成されたものであり，引用発明の「ヒューズ」は，「第２層間絶縁膜中に設けられる」ものであるから，上記ア及びイから，本願発明１と引用発明は，「前記第１絶縁層中に形成された電気ヒューズとを備えた」ものである点で共通している
エ　以上をまとめると，本願発明１と引用発明の一致点及び相違点は次のとおりである。
 ＜一致点＞ 
「半導体基板と，
　前記半導体基板上に形成されたトランジスタと，
　前記トランジスタ上に形成された第１絶縁層と，
　前記第１絶縁層中に形成された電気ヒューズとを備えた半導体装置。」 
 　 
＜相違点＞ 
・相違点１：本願発明１が「前記第１絶縁層中に形成された第１トレンチと，
　前記第１トレンチ中に形成された銅膜を含む第１導電膜からなる第１配線と，
　前記第１配線上に形成された第２絶縁層と，
　前記第２絶縁層中に形成された第２トレンチと，
　前記第２トレンチ中に形成された銅膜を含む第２導電膜からなる第２配線」を備え，かつ，「前記第１配線の膜厚は前記第２配線の膜厚よりも小さ」いのに対して，引例発明では，このような特定がされていない点。
　
・相違点２：本願発明１では，「前記第１配線と同層の配線層によって形成された電気ヒューズとを備え，前記電気ヒューズの膜厚は前記第２配線の膜厚よりも小さ」いのに対して，引例発明では，ヒューズが，第２層間絶縁膜中に設けられると特定されるだけである点。
・相違点３：本願発明１の第１絶縁層が，「比誘電率が３以下」であるのに対して，引用発明では，このような特定がされていない点。
（２）判断
・相違点１及び相違点３について
　ア　引用発明は，「半導体基板上に設けられ，電流を流すことにより切断される導電体から構成されるヒューズを備え・・・半導体装置であって，前記半導体装置に搭載された前記ヒューズは，当該ヒューズを切断して前記半導体装置の不良素子を正常素子に置き換える，半導体記憶装置のリダンダンシィに用いられるものである半導体装置。」であるから，当業者であれば，引用発明の「半導体装置」を，ヒューズを切断して半導体装置の不良素子を正常素子に置き換えるリダンダンシィが用いられることが知られているＤＲＡＭ等の高度に集積化された大規模集積回路である「半導体記憶装置」として想定することは自然といえる。
　イ　一方，引用例２における上記（２）の記載から，以下の事項が理解される。
（ア）コンピューターや通信機器の重要部分に多用されている，多数のトランジスタや抵抗などを用いて電気回路を構成するように結びつけ，１チップ上に集積化した大規模集積回路（ＬＳＩ）の性能向上は，例えば，集積度を高めること，つまり，ＬＳＩを構成する素子の微細化により実現できるが，このような素子の微細化に対処するためには，素子間を接続するための配線の微細化や多層化が必要となること。（【０００２】）
（イ）素子の微細化に伴って配線の微細化や多層化が進んだ結果，配線間の寄生容量（線間容量，層間容量等）の増大による信号遅延が大きくなるという問題が顕在化したので，この導電層間の寄生容量を低減する方法として，層間絶縁膜の比誘電率を下げつつ，導電層間の対向する面積を小さくする（又は配線膜厚を減少させる）等の方法が考えられていること。（【０００３】−【０００５】）
（ウ）引用例２の第１の実施形態に係る半導体装置として，以下の多層配線を備えた半導体装置が記載されていること。（【００４８】−【００７３】）
　ＭＯＳＦＥＴを形成した半導体基板の主表面上に形成された層間絶縁膜１７と，
　前記層間絶縁膜１７上に形成されたＳｉＯＣ（比誘電率２．５程度）からなる第１絶縁層２５−１と，
　前記第１絶縁層２５−１中に形成された第１導電層を埋め込むための配線孔（トレンチ）と，
　前記第１導電層を埋め込むための配線孔（トレンチ）中に形成されたＣｕ膜を含む第１導電層２７−１からなる第１配線層２１−１と，
　前記第１配線層２１−１上に形成されたＳｉＯＣ（比誘電率２．５程度）等からなる第２絶縁層２５−２と，
　前記第２絶縁層２５−２中に形成された前記第１導電層２７−１に達する深さの接続孔４３及び配線孔４４と，
　前記第１導電層２７−１に達する深さの接続孔４３及び配線孔４４中に形成されたＣｕを含む第２導電層２７−２と，
　前記第２導電層２７−２上に形成されたフッ素添加シリコン酸化膜（比誘電率３．０程度）からなる第３絶縁層２５−３と，
　前記第３絶縁層２５−３中に形成された接続孔４５および配線孔４６と，
　前記接続孔４５および配線孔４６中に形成された，中層レイヤーよりも配線幅が広く，膜厚が厚い構造となっている，Ｃｕ膜を含む第３導電層２７−３と，
　前記第３導電層２７−３上に形成されたシリコン酸化膜（比誘電率４．０程度）からなる第４絶縁層２５−４と，
　前記第４絶縁層２５−４中に形成された配線孔及び接続孔と，
　前記配線孔及び接続孔中に形成された，最上層であり全レイアー中で最も配線幅が広く，膜厚が厚い構造となっている，Ｃｕ膜を含む第４導電層２７−４からなる第４配線層２１−４とを備えた半導体装置。
（エ）引用例２の第１の実施形態に係る半導体装置は，下層側に比誘電率が低い絶縁材料を選択して絶縁層２５を形成するので，配線層２１の幅がより小さい下層側の絶縁層２５の容量を低減し，信号遅延を低減することができること。（【００７５】）
　ウ　すなわち，引用例２における上記２（２）の記載から，大規模集積回路（ＬＳＩ）の性能向上は，例えば，集積度を高めること，つまり，ＬＳＩを構成する素子の微細化により実現できるが，素子の微細化に伴って配線の微細化や多層化が進むと，配線間の寄生容量（線間容量，層間容量等）の増大による信号遅延が大きくなるので，この導電層間の寄生容量を低減するために，層間絶縁膜の比誘電率を下げつつ，導電層間の対向する面積を小さくする（又は配線膜厚を減少させる）等の方法が考えられていることが理解できる。
　そうすると，引用発明と引用例２の記載に接した当業者であれば，引用発明から想定される，高度に集積化された大規模集積回路である「半導体記憶装置」において，性能向上を実現するために，引用例２に記載された，層間絶縁膜の比誘電率を下げつつ，導電層間の対向する面積を小さくする（又は配線膜厚を減少させる）という多層配線の構造を採用すること，すなわち，引用発明の半導体装置に，引用例２に記載された半導体装置が備える多層配線を適用することは容易に想到し得たことである。
　エ　そして，引用例２に記載された半導体装置が備える多層配線の具体的な構造は，上記イ（ウ）に記載したとおりであるところ，引用例２に記載された半導体装置の「絶縁層」，「配線孔（トレンチ）」，「Ｃｕ膜を含む導電層からなる配線層」は，それぞれ，本願発明１の「絶縁層」，「トレンチ」，「銅膜を含む導電膜からなる配線」に相当する。
　しかも，引用例２に記載された半導体装置の「ＳｉＯＣ（比誘電率２．５程度）からなる第１絶縁層２５−１」，「ＳｉＯＣ（比誘電率２．５程度）等からなる第２絶縁層２５−２」，及び，「フッ素添加シリコン酸化膜（比誘電率３．０程度）からなる第３絶縁層２５−３」は，いずれも，「比誘電率が３以下」であり，かつ，引用例２に記載された半導体装置の「Ｃｕ膜を含む第１導電層２７−１からなる第１配線層２１−１」，「Ｃｕを含む第２導電層２７−２」，「Ｃｕ膜を含む第３導電層２７−３」は，いずれも，「最上層であり全レイアー中で最も配線幅が広く，膜厚が厚い構造となっている，Ｃｕ膜を含む第４導電層２７−４からなる第４配線層２１−４」の膜厚よりも小さいといえる。
　そうすると，引用発明の半導体装置に，引用例２に記載された半導体装置が備える多層配線を適用して，「前記第１絶縁層中に形成された第１トレンチと，前記第１トレンチ中に形成された銅膜を含む第１導電膜からなる第１配線と，前記第１配線上に形成された第２絶縁層と，前記第２絶縁層中に形成された第２トレンチと，前記第２トレンチ中に形成された銅膜を含む第２導電膜からなる第２配線」を備え，かつ，「前記第１配線の膜厚は前記第２配線の膜厚よりも小さ」くすること，すなわち，上記相違点１及び相違点３に係る構成を採用することは当業者にとって容易といえる。
・相違点２について
　ア　以下の周知例１，２の記載からも明らかなように，電気ヒューズを，多層配線のいずれかの配線レベルにおいて形成することは周知の構造といえる。
　そして，上記「相違点１及び相違点３について」で検討したように，引用発明の半導体装置に，引用例２に記載された半導体装置が備える多層配線を適用することが容易であると解されるところ，引用発明のヒューズは「銅（Ｃｕ）を主体とする材料」であり，引用例２の導電層からなる配線層は「Ｃｕ膜を含む」ものであるから，両者の材料が共通するということができる。そうすると，前記ヒューズを，当該ヒューズが属する配線レベルと同層の配線層によって形成することは，当業者が直ちに思い至ることと認められる。
　さらに，引用発明の半導体装置に，引用例２に記載された半導体装置が備える多層配線を適用するにあたり，ヒューズを，当該多層配線のいずれの配線レベルにおいて形成するかは設計事項であるから，「前記配線孔及び接続孔中に形成された，最上層であり全レイアー中で最も配線幅が広く，膜厚が厚い構造となっている，Ｃｕ膜を含む第４導電層２７−４からなる第４配線層２１−４」以外の配線層に形成して，「前記第１配線および前記電気ヒューズの膜厚は前記第２配線の膜厚よりも小さく」することは，当業者が適宜なし得たことである。
　すなわち，引用発明において，上記相違点２について，本願発明１の構成を採用することは当業者が容易になし得たことである。
・周知例１：特開２００１−６８５５５号公報 （拒絶査定において周知例として示した文献）
　原査定の拒絶査定で引用され，原々出願の優先権主張の日前に日本国内において頒布された刊行物である特開２００１−６８５５５号公報（以下「周知例１」という。）には，「混合ヒューズ技術」（発明の名称）に関して，図１ないし図７とともに以下の記載がある。
（周１ａ）「【００１４】
異なるタイプのヒューズを並べて配置するのは，ＤＲＡＭなどのＩＣ装置内の冗長ユニットを起動させるのに最大の用途がある
例えば，２５６ＭｂのＤＲＡＭは
１００個の電気ヒューズを必要とする
（周１ｂ）「【００２３】以前に説明した例において，電気ヒューズはゲート導体レベルに示されており，レーザ・ヒューズはチップ頂部近傍の金属相互接続レベルに描かれている。実際には，
前記電気ヒューズはどの配線レベルにあってもよく
・周知例２：特開２００５−３９２２０号公報 
　原々出願の優先権主張の日前に日本国内において頒布された刊行物である特開２００５−３９２２０号公報（以下「周知例２」という。）には，「半導体装置」（発明の名称）に関して，図１ないし図１９とともに以下の記載がある。
（周２ａ）「【請求項１】
　半導体基板と，
　前記半導体基板上に設けられ，電流を流すことにより切断される導電体と，
を含み，
　前記導電体は，複数回折り返すことを特徴とする半導体装置。
　・・・＜途中省略＞・・・
【請求項１７】
　請求項１乃至１６いずれかに記載の半導体装置において，
　
前記導電体は，銅（Ｃｕ）を主体とする材料
（周２ｂ）「【０００２】
　
ヒューズを半導体装置に搭載すると，ヒューズを切断することにより，半導体装置で使用する抵抗の値を調整したり，不良素子を切り離して正常素子に置き換える等の処理を行うことができる
不良素子を正常素子に置き換える手法は，例えば半導体記憶装置のリダンダンシィに用いられる
従来，ヒューズは，ヒューズの一部にレーザを照射することにより切断されることが多かった。しかしながら，レーザでヒューズを切断する方法には，いくつかの問題がある
　・・・＜途中省略＞・・・
【０００５】
　
以上のようなレーザによるヒューズ切断の問題を解決するために，ヒューズを電流により溶断する試みがなされている
（周２ｃ）「【００３５】
　
本発明の半導体装置において，基板上にはトランジスタが設けられてよく
（周２ｄ）「【００４０】
　
ヒューズ１００は，例えば半導体基板上の絶縁膜上に形成される
この場合，絶縁膜は半導体基板に設けられるものであればどのようなレベルに形成される絶縁膜でもよく
多層配線構造のいずれかの層間絶縁膜
が挙げられる
・効果について
　引用発明において，上記相違点１ないし３について本願発明１の構成を採用したことによる効果は当業者が予測する範囲内のものであり，格別のものとは認められない。
　審判請求人は，審判請求書において，「以上の特徴を有する，本願の請求項１に係る発明の技術的効果は以下の通りです。上記構成要件ｉ．の記載により，電気ヒューズ１０は第１配線Ｍ３と同じ厚みを有し，これと上記構成要件ｊ．の記載内容とにより，電気ヒューズ１０の膜厚は第１配線よりも上層に形成された第２配線Ｍ６〜Ｍ９の膜厚よりも小さく形成されるため，電気ヒューズの延在方向に交差する方向における断面の面積は比較的小さくなり，電気ヒューズの抵抗値を増加させることができます。したがって，当該電気ヒューズに供給される電流の値が小さく，電気ヒューズの発熱量が小さくても当該電気ヒューズを容易に溶断させることができます。このため，電気ヒューズの周辺の構造が発熱により損傷する可能性を低減することができます（明細書の段落番号０００７参照）。つまり，ファイン層１００内の金属配線層Ｍ３と同層の配線層によって形成される電気ヒューズは，セミグローバル層およびグローバル層内の配線よりも厚さが小さい（明細書の段落番号００２４および段落番号００２５の表１参照）ため，電気ヒューズの周辺の構造が発熱により損傷する可能性を最も効果的に低減することが可能となります。」及び「さらに，電気ヒューズが形成される第１絶縁層の比誘電率が３以下と比較的低いため，たとえ電気ヒューズとその近傍の第１配線との間にたとえ大きな電圧が加わったとしても，当該電気ヒューズと第１配線との間に大きな寄生容量が発生する可能性を低減することができます。」と，技術的効果を主張する。
　
　しかしながら，上記各効果は，本願の明細書に記載された効果ではないから，本願発明１の進歩性の判断において採用することはできない。
　すなわち，本願の発明の詳細な説明には，「【００２９】したがって，電気ヒューズ１０に電流が供給されたときに，電気ヒューズ１０の発熱によって半導体基板ＳＣに悪影響が及ぼされてしまうことが防止される。
なお，電気ヒューズ１０は，セミグローバル層２００またはグローバル層３００に設けられていても，電気ヒューズ１０が半導体基板ＳＣへ悪影響を及ぼすことを防止することは可能である
電気ヒューズ１０が，ファイン層１００，セミグローバル層２００およびグローバル層３００のうちのいずれ１の層に設けられていても，それらの層のうちのいずれか２層に設けられていれも，または，それらの層のうちの全てに設けられていても，電気ヒューズ１０が半導体基板ＳＣへ悪影響を及ぼすことは防止される
　また，本願の発明の詳細な説明には，「【００３８】
本実施の形態の半導体装置においては
絶縁層２および絶縁層５が３以下の誘電率を有するＬｏｗ-ｋ膜であるＳｉＯＣ膜からなり
しかしながら
前述の線膨張係数および融点の関係が成立しているのであれば
絶縁層４，および絶縁層５の材料は，前述の物質に限定されない
たとえば，絶縁層４は，シリコン窒化膜（ＳｉＮ膜）からなっていてもよい
　さらに，電気ヒューズの発熱量が，電気ヒューズの延在方向に交差する方向における断面の面積の大きさに影響を受けるとしても，本願発明１は，「電気ヒューズの膜厚は前記第２配線の膜厚よりも小さく」と規定するだけであって，電気ヒューズの幅は特定しない発明である。
　そうすると，本願発明１は，幅が広い電気ヒューズをも含むといえるから，本願発明１の電気ヒューズの延在方向に交差する方向における断面の面積が，比較的小さくなるとは必ずしもいうことはできない。
　したがって，本願発明１によって，電気ヒューズの周辺の構造が発熱により損傷する可能性を低減することができるとする，審判請求人の前記主張は採用することができない。
（３）判断についてのまとめ 
　以上のとおりであるから，引用発明において，上記相違点１ないし３に係る本願発明１の構成を採用することは，引用例２に接した当業者であれば周知技術に基づいて容易になし得たことである。
　したがって，本願発明１は，引用例１及び引用例２に記載された発明及び周知技術に基づいて，当業者が容易に発明をすることができたものである。
　よって，本願発明１は，特許法第２９条第２項の規定により特許を受けることができない。
 　 
４　むすび 
　以上のとおりであるから，他の請求項について検討するまでもなく，本願は拒絶をすべきものである。 
　よって，結論のとおり審決する。