【事件の表示】
　特願２００９−２３０８７７「化合物半導体装置及びその製造方法」拒絶査定不服審判事件〔平成２３年　４月２１日出願公開、特開２０１１−　８２２１６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成２１年１０月２日の出願であって、平成２５年１２月２５日付けの拒絶理由通知に対して、平成２６年３月７日に手続補正書及び意見書が提出されたが、同年７月２９日付けで拒絶査定がなされ、それに対して、同年１１月５日に拒絶査定不服審判の請求がなされるとともに、同日に手続補正書が提出されたものである。
　
２．補正の却下の決定
【補正の却下の決定の結論】
　平成２６年１１月５日になされた手続補正を却下する。
　
【理由】
（１）補正の内容
　平成２６年１１月５日になされた手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１及び４を、補正後の特許請求の範囲の請求項１及び４に補正するものであり、補正前後の請求項１及び４は、以下のとおりである。
　
（補正前）
「【請求項１】
　III−Ｖ族窒化物半導体を含む電子走行層と、
　前記電子走行層上方に形成され、前記電子走行層を露出する第１の開口を有するＡｌＮ層と、
　前記ＡｌＮ層上方に形成され、前記第１の開口を介して前記電子走行層を露出する第２の開口を有する、III−Ｖ族窒化物半導体を含む電子供給層と、
　少なくとも前記第１の開口の内壁面及び前記第２の開口の内壁面を覆うゲート絶縁膜を介して、前記第１の開口及び前記第２の開口を埋め込み、前記電子走行層上方に形成されたゲート電極と
　を含み、
　前記ゲート絶縁膜は、前記第２の開口の底面の最厚部位における前記第１及び第２の開口の側面の最薄部位との膜厚差が５％以内であることを特徴とする化合物半導体装置。」
「【請求項４】
　III−Ｖ族窒化物半導体を含む電子走行層を形成し、
　前記電子走行層上方にＡｌＮ層を形成し、
　前記ＡｌＮ層上方にIII−Ｖ族窒化物半導体を含む電子供給層を形成し、
　前記電子供給層に前記ＡｌＮ層を露出する第１の開口を形成し、
　前記第１の開口を介して、前記ＡｌＮ層に前記電子走行層を露出する第２の開口を形成し、
　少なくとも前記第１の開口の内壁面及び前記第２の開口を覆うようにゲート絶縁膜を形成し、
　前記電子走行層上方に、前記ゲート絶縁膜を介して前記第１の開口及び前記第２の開口を埋め込むゲート電極を形成し、
　前記ゲート絶縁膜は、前記第２の開口の底面の最厚部位における前記第１及び第２の開口の側面の最薄部位との膜厚差が５％以内であることを特徴とする化合物半導体装置の製造方法。」
　
（補正後）
「【請求項１】
　ＩＩＩ−Ｖ族窒化物半導体を含む電子走行層と、
　前記電子走行層上方に形成され、前記電子走行層を露出する第１の開口を有するＡｌＮ層と、
　前記ＡｌＮ層上方に形成され、前記第１の開口を介して前記電子走行層を露出する第２の開口を有する、ＩＩＩ−Ｖ族窒化物半導体を含む電子供給層と、
　少なくとも前記第１の開口の内壁面及び前記第２の開口の内壁面を覆うゲート絶縁膜を介して、前記第１の開口及び前記第２の開口を埋め込み、前記電子走行層上方に形成されたゲート電極と
　を含み、
　前記ゲート絶縁膜は、Ｔａ2Ｏ5又はＨｆＯ2からなり、前記第２の開口の底面の最厚部位における前記第１及び第２の開口の側面の最薄部位との膜厚差が５％以内であることを特徴とする化合物半導体装置。」
「【請求項４】
　ＩＩＩ−Ｖ族窒化物半導体を含む電子走行層を形成し、
　前記電子走行層上方にＡｌＮ層を形成し、
　前記ＡｌＮ層上方にＩＩＩ−Ｖ族窒化物半導体を含む電子供給層を形成し、
　前記電子供給層に前記ＡｌＮ層を露出する第１の開口を形成し、
　前記第１の開口を介して、前記ＡｌＮ層に前記電子走行層を露出する第２の開口を形成し、
　少なくとも前記第１の開口の内壁面及び前記第２の開口を覆うようにゲート絶縁膜を形成し、
　前記電子走行層上方に、前記ゲート絶縁膜を介して前記第１の開口及び前記第２の開口を埋め込むゲート電極を形成し、
　前記ゲート絶縁膜は、Ｔａ2Ｏ5又はＨｆＯ2からなり、前記第２の開口の底面の最厚部位における前記第１及び第２の開口の側面の最薄部位との膜厚差が５％以内であることを特徴とする化合物半導体装置の製造方法。」
　
（２）新規事項追加の有無及び補正の目的の適否についての検討
　本件補正は、補正前の請求項１及び請求項４に係る発明の発明特定事項である「ゲート絶縁膜」について、「Ｔａ2Ｏ5又はＨｆＯ2からなり、」と限定的に減縮する補正である。
　そして、この補正は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の段落【００３０】の記載に基づく補正である。
　したがって、本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしており、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものである。また、本件補正が、発明の特別な技術的特徴を変更する補正でないことは明らかであるから、特許法第１７条の２第４項の規定を満たす。
　
（４）独立特許要件について
（４−１）はじめに
　上記（３）において検討したとおり、本件補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とする補正であるから、本件補正が、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか否かについて、検討する。
　
（４−２）補正後の請求項１に係る発明
　本件補正による補正後の請求項１に係る発明（以下「補正後の発明」という。）は、平成２６年１１月５日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１に記載されている事項により特定される上記２．（１）の補正後の請求項１として記載したとおりのものである。
　
（４−３）引用刊行物に記載された事項及び発明
（４−３−１）原査定の拒絶の理由に引用され、本願の出願の日前に日本国内において頒布された特開２００９−５４８０７号公報（以下「引用刊行物」という。）には、図１及び５とともに、以下の事項が記載されている。なお、下線は、当審において付与したものである（以下、同じ。）。
　
「【技術分野】
【０００１】
　本発明は、ノーマリオフ型のＨＥＭＴ( High Electron Mobility Transistor)又はこれに類似のヘテロ接合型電界効果半導体装置に関する。」
「【発明を実施するための最良の形態】
【００１２】
　次に、図面を参照して本発明の実施形態に係わるヘテロ接合型電界効果半導体装置を説明する。
【実施例１】
【００１３】
図１に示す本発明の実施例１に従うヘテロ接合型電界効果半導体装置は、単結晶シリコン半導体から成る基板１と、この基板１の一方の主面１ａの上にバッファ層２を介して順次に配置された電子走行層（第１の半導体層）４と電子供給層（第２の半導体層）５とから成る主半導体領域３と、主半導体領域３の上に配置されたソース電極６、ドレイン電極７及びゲート電極８と、第１及び第２の絶縁膜９，１０と、ゲートフィールドプレート１１とを備えている。こ
　基板１は、一方の主面１ａとこれに対向する他方の主面１ｂとを有し、且つバッファ層２及び主半導体領域３のための半導体材料をエピタキシャル成長させるための成長基板として機能し、且つこれ等を機械的に支持するための支持基板として機能する。本実施例では、コストの低減を図るために基板１がシリコンで形成されている。しかし、基板１をシリコン以外のシリコンカーバイト（ＳｉＣ）等の半導体、又はサファイア、セラミック等の絶縁体で形成することもできる。
【００１４】
基板１の一方の主面１ａ上のバッファ層２は、周知のＭＯＣＶＤ法等のエピタキシャル成長法で形成されている。図１では、図示を簡略化するためにバッファ層２が１つの層で示されているが、実際には複数の層で形成されている。即ち、このバッファ層２は、ＡｌＮ（窒化アルミニウム）から成る第１のサブレイヤ−（第１の副層）とＧａＮ（窒化ガリウム）から成る第２のサブレイヤー（第２の副層）とが交互に積層された多層構造バッファである。なお、このバッファ層２はＨＥＭＴの動作に直接に関係していないので、これを省くこともできる。また、バッファ層２の半導体材料をＡｌＮ、ＧａＮ以外の窒化物半導体又は３−５族化合物半導体に置き換えること、又は単層構造のバッファ層にすることもできる。
【００１５】
主半導体領域３における第１の半導体層としての電子走行層４は、第１の窒化物半導体から成り、０．３〜１０μｍの厚さに形成されている。この電子走行層４は、この上の電子供給層５とのヘテロ接合面の近傍に電流通路（チャネル）としての２ＤＥＧ層１２（点線で示す）を得るためのものであって、周知のＭＯＣＶＤ法でエピタキシャル成長されたアンドープＧａＮ（窒化ガリウム）から成る。
ＡｌaＩｎbＧａ1-a-bＮ，
ここで、ａは０≦ａ＜１、ｂは０≦ｂ＜１を満足する数値、等の窒化物半導体、又は別の化合物半導体で形成することもできる。
【００１６】
　
電子走行層４の上に形成された電子供給層５は、電子走行層４よりも大きいバンドギャプを有し且つ電子走行層４よりも小さい格子定数を有する第２の窒化物半導体によって好ましくは１０〜５０ｎｍ（例えば２５ｎｍ）の厚みに形成されている。この電子供給層５は、周知のＭＯＣＶＤ法でエピタキシャル成長されたアンドープＡｌ
0.3
Ｇａ
0.7
Ｎから成る。
　ＡｌxＩｎyＧａ1-x-yＮ，
　ここで、ｘは０＜ｘ＜１、ｙは０≦ｙ＜１を満足する数値であり、ｘの好ましい値は０．１〜０．４であり、より好ましい値は０．３である。この電子供給層５を、アンドープのＡｌxＩｎyＧａ1-x-yＮで形成する代りに、ｎ型（第１導電型）の不純物を添加したＡｌxＩｎyＧａ1-x-yＮから成る窒化物半導体、又は別の組成の窒化物半導体、又は別の化合物半導体で形成することもできる。
【００１７】
主半導体領域３はソース電極６及びドレイン電極７が配置され且つ凹部１５を含んでいる一方の主面１３とバッファ層２に接触している他方の主面１４とを有する。凹部１５は、エッチング（例えばドライエッチング）によって主半導体領域３の一方の主面１３のソース電極６及びドレイン電極７との間において電子供給層５を貫通するように除去し更に電子走行層４の一部を除去することによって形成されている。
【００１８】
　ソース電極６及びドレイン電極７は、主半導体領域３の一方の主面１３即ち電子供給層５の一方の主面に例えばチタン（Ｔｉ）を所望の厚み（例えば２５ｎｍ）に蒸着し、続いてアルミニウム（Ａｌ）を所望の厚み（例えば５００ｎｍ）に蒸着し、その後フォトリソグラフイ技術で所望のパターンにすることによってそれぞれ形成されている。この実施例のソース電極６及びドレイン電極７は、チタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体でそれぞれ形成されているが、これ以外の低抵抗性接触（オーミック接触）可能な金属で形成することもできる。なお、主半導体領域３の電子供給層５は極めて薄いので、この厚み方向の抵抗は無視できるほど小さい。従って、ソース電極６及びドレイン電極７は、２ＤＥＧ層１２に電気的に結合されている。
【００１９】
第１の絶縁膜９は、主半導体領域３の一方の主面１３即ち電子供給層５の一方の主面のソース電極６、ドレイン電極７及び凹部１５が形成されている部分以外に配置され、シリコン酸化物、即ちＳｉＯ
X
（ここで、ｘは１〜２の数値を示し、好ましくは２である。）で形成さている。更に詳細には、シリコン酸化物から成る第１の絶縁膜９は好ましくはプラズマＣＶＤ（化学気相成長法）で、好ましくは３００〜７００ｎｍ（例えば５００ｎｍ）の厚みに形成され、圧縮応力即ち圧縮性歪み（例えば４．００×１０
9
ｄｙｎ／ｃｍ
2
）を発生する性質を有し、２次元キャリアガス層１２のキャリア濃度を高めるために寄与する。
シリコン酸化物から成る第１の絶縁膜９は凹部１５の中には配置されず、凹部１５に対応した開口を有する。
なお、シリコン酸化物から成る第１の絶縁膜９を、スパッタリング等の別の方法で形成することもできる。しかし、主半導体領域３の一方の主面１３の結晶ダメージを少なくし、表面準位（トラップ）を少なくし、電流コラプスを抑制するために、プラズマＣＶＤが最も優れている。
【００２０】
第２の絶縁膜１０は、ゲート絶縁膜及び保護膜としての機能を有し、凹部１５の底面１６、側面１７及び第１の絶縁膜９の上に配置され、シリコン窒化物（例えばＳｉＮ又はＳｉ
3
Ｎ
4
又はＳｉＮ
x
、ｘは任意の数値）で形成されている。シリコン窒化物から成る第２の絶縁膜１０は例えばマグネトロンスパッタで、好ましくは１〜２００ｎｍ（例えば３０ｎｍ）に形成され、主半導体領域３の一方の主面１３が延びる方向（面方向）において引っ張り応力即ち伸張性歪み（例えば−６．１４×１０
9
ｄｙｎ／ｃｍ
2
）を発生する。この第２の絶縁膜１０の応力は２次元キャリアガス層の発生を抑制する方向即ちキャリア濃度を低減する方向の応力である。しかし、凹部１５を除く電子供給層５上の殆どにおいてシリコン酸化物から成る第１の絶縁膜９が第２の絶縁膜１０よりも厚く形成されているので、第２の絶縁膜１０の応力は電子供給層５に殆ど作用しない。
なお、シリコン窒化物から成る第２の絶縁膜１０を、プラズマＣＶＤ（化学気相成長法）等の別の方法で形成することもできる。しかし、絶縁破壊耐量を上げるために、マグネトロンスパッタが最も優れている。
【００２１】
　
ゲート電極８は第２の絶縁膜１０の上に被着された金属層から成り、凹部１５の底面１６に第２の絶縁膜１０を介して対向している。
　
ゲートフィールドプレート１１はゲート電極８に電気的に接続され且つゲート電極８と連続的に形成され、電子供給層５の表面に第１及び第２の絶縁膜９、１０を介して対向している。第１の絶縁膜９は傾斜側面１８を有するので、ゲートフィールドプレート１１と電子供給層５との間隔は、凹部１５上のゲート電極８から離れるに従って徐々に増大し、その後一定になっている。これにより、ゲート電極８の端における電界集中の緩和を良好に達成できる。
【００２２】
図１のヘテロ接合型電界効果半導体装置において、ゲート電極８にゲート制御電圧が印加されていない時（ノーマリ時）には、たとえドレイン電極７の電位がソース電極６の電位よりも高くても、ゲート電極８の下に電子供給層５が存在せず、且つゲート電極８と電子走行層４との間に第２の絶縁膜１０が配置されているので、ゲート電極８の下の電子走行層４に２ＤＥＧ層が形成されず、２ＤＥＧ層１２が分断され、ソース電極６とドレイン電極７との間はオフ状態になる。
【００２３】
ドレイン電極７の電位がソース電極６の電位よりも高い状態で、ゲート電極８とソース電極６との間に所定の閾値よりも高い正のゲート制御電圧を印加すると、絶縁ゲート構造（ＭＯＳゲート構造）のように電子走行層４のゲート電極８に対向する第２の絶縁膜１０と電子走行層４との界面近傍の部分にチャネルが形成され、これが電流通路として機能する。これにより、ソース電極６とドレイン電極７との間がオン状態になり、電子がソース電極６、電子供給層５、２ＤＥＧ層１２及びチャネル、電子供給層５、及びドレイン電極７の経路で流れる。周知のように電子供給層５は極く薄いので、この厚み方向には電子がトンネル効果で通過する。」
「【実施例３】
【００３０】
図５の実施例３のヘテロ接合型電界効果半導体装置は、変形された主半導体領域３ｂを有する他は、図１と実質的に同一に形成されている。図５の主半導体領域３ｂは電子供給層５と電子走行層４との間にアンドープAlNから成る周知のスペーサー層２０を配置し、
スペーサー層２０は、電子供給層５よりも薄い厚みを有して電子走行層３と電子供給層５との間に配置されており、電子供給層５の不純物又は元素が電子走行層４に拡散することを防ぎ、２ＤＥＧ層１２における電子の移動度の低下を抑制する。
【００３１】
なお、スペーサー層２０をＡｌＮ以外の例えば、アンドープの
ＡｌxＩｎyＧａ1-x-yＮ，
　ここで、ｘは０＜ｘ＜１、ｙは０≦ｙ＜１を満足する数値、から成る窒化物半導体等で形成することもできる。
また、
図５では凹部（リセス）１５がスペーサー層２０を貫通するように形成されているが、この代りに図５の凹部（リセス）１５の下にスペーサー層２０が残存するように凹部（リセス）１５の深さを決定することができる。また、図５においても図１と同様に電子走行層４の一部を除去するように凹部（リセス）１５を形成することができる。また、図５のスペーサー層２０と同様なものを図４の電界効果半導体装置に設けることもできる。また、図５のｎ型不純物注入領域から成るコンタクト層２１，２２を図１及び図４の電界効果半導体装置に設けることもできる。
　
（４−３−２）引用刊行物の段落【００３０】の「図５の主半導体領域３ｂは電子供給層５と電子走行層４との間にアンドープAlNから成る周知のスペーサー層２０を配置し、」という記載及び図５から、引用刊行物の実施例３に係るヘテロ接合型電界効果半導体装置は、電子走行層４の上に形成されたアンドープAlNから成るスペーサー層２０を有するものと認められる。そして、段落【００３１】の「凹部（リセス）１５がスペーサー層２０を貫通するように形成されている」という記載から、該スペーサ層２０に形成された凹部（リセス）１５は、電子走行層４を露出しているものと認められる。
　
（４−３−３）引用刊行物の段落【００１６】の「電子走行層４の上に形成された電子供給層５は、電子走行層４よりも大きいバンドギャプを有し且つ電子走行層４よりも小さい格子定数を有する第２の窒化物半導体によって・・・形成されている。」という記載、段落【００３０】の「図５の実施例３のヘテロ接合型電界効果半導体装置は、変形された主半導体領域３ｂを有する他は、図１と実質的に同一に形成されている。図５の主半導体領域３ｂは電子供給層５と電子走行層４との間にアンドープAlNから成る周知のスペーサー層２０を配置し、」という記載及び図１、５から、引用刊行物の実施例３に係るヘテロ接合型電界効果半導体装置は、スペーサ層２０の上に形成された第２の窒化物半導体からなる電子供給層５を有するものと認められる。そして、段落【００１７】の「主半導体領域３は・・・凹部１５を含んでいる一方の主面１３とバッファ層２に接触している他方の主面１４とを有する。凹部１５は、エッチング（例えばドライエッチング）によって主半導体領域３の一方の主面１３のソース電極６及びドレイン電極７との間において電子供給層５を貫通するように除去し更に電子走行層４の一部を除去することによって形成されている。」という記載、段落【００３１】の「また、図５では凹部（リセス）１５がスペーサー層２０を貫通するように形成されているが、・・・また、図５においても図１と同様に電子走行層４の一部を除去するように凹部（リセス）１５を形成することができる。」という記載及び図１、５から、凹部（リセス）１５は、スペーサ層２０及び電子供給層５を貫通するように形成されており、凹部（リセス）１５のうち、電子供給層５に形成された部分が、スペーサ層２０に形成された部分を介して、電子走行層４を露出しているものと認められる。
　
（４−３−４）引用刊行物の段落【００２０】の「第２の絶縁膜１０は、ゲート絶縁膜及び保護膜としての機能を有し、凹部１５の底面１６、側面１７及び第１の絶縁膜９の上に配置され、シリコン窒化物（例えばＳｉＮ又はＳｉ3Ｎ4又はＳｉＮx、ｘは任意の数値）で形成されている。」という記載、段落【００２１】の「ゲート電極８は第２の絶縁膜１０の上に被着された金属層から成り、凹部１５の底面１６に第２の絶縁膜１０を介して対向している。」という記載、段落【００３０】の「図５の実施例３のヘテロ接合型電界効果半導体装置は、変形された主半導体領域３ｂを有する他は、図１と実質的に同一に形成されている。図５の主半導体領域３ｂは電子供給層５と電子走行層４との間にアンドープAlNから成る周知のスペーサー層２０を配置し、」という記載、段落【００３１】の「また、図５では凹部（リセス）１５がスペーサー層２０を貫通するように形成されているが、・・・また、図５においても図１と同様に電子走行層４の一部を除去するように凹部（リセス）１５を形成することができる。」という記載及び図１、５から、引用刊行物の実施例３に係るヘテロ接合型電界効果半導体装置は、スペーサ層２０及び電子供給層５に形成された凹部（リセス）１５の底面１６、側面１７に配置されたゲート絶縁膜として機能する第２の絶縁膜１０の上に被着され、凹部１５の底面１６に対向するゲート電極８を有するものと認められる。そして、当該ゲート電極８が電子走行層４の上方に形成されていることは明らかである。
　
（４−３−５）そうすると、引用刊行物には、実施例３に関連して、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「第１の窒化物半導体からなる電子走行層４と、
　前記電子走行層４の上に形成され、前記電子走行層４を露出する凹部（リセス）１５を有するアンドープAlNから成るスペーサー層２０と、
　前記スペーサ層２０の上に形成され、前記スペーサ層２０に形成された前記凹部（リセス）１５を介して、前記電子走行層４を露出する前記凹部（リセス）１５を有する第２の窒化物半導体からなる電子供給層５と、
する
　前記スペーサ層２０及び前記電子供給層５に形成された前記凹部（リセス）１５の底面１６、側面１７に配置されたゲート絶縁膜として機能するシリコン窒化物からなる第２の絶縁膜１０の上に被着され、前記凹部（リセス）１５の底面１６に対向し、前記電子走行層４の上方に形成されたゲート電極８と、
　を有するヘテロ接合型電界効果半導体装置。」
　
（４−４）対比
（４−４−１）刊行物発明の「第１の窒化物半導体からなる電子走行層４」は、補正後の発明の「ＩＩＩ−Ｖ族窒化物半導体を含む電子走行層」に相当する。
　
（４−４−２）刊行物発明の「電子走行層４の上に形成され」た「アンドープAlNから成るスペーサー層２０」は、補正後の発明の「電子走行層上方に形成され」た「ＡｌＮ層」に相当し、刊行物発明の「（アンドープAlNから成るスペーサー層２０が有する）電子走行層４を露出する凹部（リセス）１５」は、補正後の発明の「電子走行層を露出する第１の開口」に相当する。
　
（４−４−３）刊行物発明の「スペーサ層２０の上に形成され」た「第２の窒化物半導体からなる電子供給層５」は、補正後の発明の「ＡｌＮ層上方に形成され」た「ＩＩＩ−Ｖ族窒化物半導体を含む電子供給層」に相当し、刊行物発明の「スペーサ層２０に形成された」「凹部（リセス）１５を介して、」「電子走行層４を露出する」「（電子供給層５が有する）凹部（リセス）１５」は、補正後の発明の「第１の開口を介して」「電子走行層を露出する第２の開口」に相当する。
　
（４−４−４）刊行物発明の「スペーサ層２０及び」「電子供給層５に形成された」「凹部（リセス）１５の底面１６、側面１７に配置されたゲート絶縁膜として機能するシリコン窒化物からなる第２の絶縁膜１０」及び「電子走行層４の上方に形成されたゲート電極８」は、各々補正後の発明の「少なくとも前記第１の開口の内壁面及び前記第２の開口の内壁面を覆うゲート絶縁膜」及び「電子走行層上方に形成されたゲート電極」に相当するから、刊行物発明の「スペーサ層２０及び」「電子供給層５に形成された」「凹部（リセス）１５の底面１６、側面１７に配置されたゲート絶縁膜として機能するシリコン窒化物からなる第２の絶縁膜１０の上に被着され、」「凹部（リセス）１５の底面１６に対向し、」「電子走行層４の上方に形成されたゲート電極８」と、補正後の発明の「少なくとも」「第１の開口の内壁面及び」「第２の開口の内壁面を覆うゲート絶縁膜を介して、」「第１の開口及び」「第２の開口を埋め込み、」「電子走行層上方に形成されたゲート電極」とは、「少なくとも」「第１の開口の内壁面及び」「第２の開口の内壁面を覆うゲート絶縁膜を介して、」「電子走行層上方に形成されたゲート電極」であるという点で、共通する。
　
（４−４−５）刊行物発明の「ヘテロ接合型電界効果半導体装置」は、補正後の発明の「化合物半導体装置」に相当する。
　
（４−４−６）そうすると、補正後の発明と刊行物発明とは、
「ＩＩＩ−Ｖ族窒化物半導体を含む電子走行層と、
　前記電子走行層上方に形成され、前記電子走行層を露出する第１の開口を有するＡｌＮ層と、
　前記ＡｌＮ層上方に形成され、前記第１の開口を介して前記電子走行層を露出する第２の開口を有する、ＩＩＩ−Ｖ族窒化物半導体を含む電子供給層と、
　少なくとも前記第１の開口の内壁面及び前記第２の開口の内壁面を覆うゲート絶縁膜を介して、前記電子走行層上方に形成されたゲート電極と
　を含む化合物半導体装置。」
である点で一致し、次の２点で相違する。
　
（相違点１）補正後の発明では、「ゲート電極」が、「第１の開口及び」「第２の開口を埋め込」でいるのに対し、刊行物発明では、「ゲート電極８」について、そのような特定がなされていない点。
　
（相違点２）補正後の発明の「ゲート絶縁膜は、Ｔａ2Ｏ5又はＨｆＯ2からなり、」「第２の開口の底面の最厚部位における」「第１及び第２の開口の側面の最薄部位との膜厚差が５％以内である」のに対し、刊行物発明では、「ゲート絶縁膜として機能するシリコン窒化物からなる第２の絶縁膜１０」について、そのような特定がなされていない点。
　
（４−５）判断
　以下、上記相違点について、検討する。
（４−５−１）相違点１について
　一般に、リセスゲート構造において、リセス内壁に形成されたゲート絶縁膜を介して、導電体を埋め込むことにより、ゲート電極を形成することは、以下の周知例１から３に記載されているように、従来から周知の技術である。
　
ア）周知例１
　本願の出願の日前に外国において頒布された国際公開第２００９／１１３６１２号には、図１とともに、以下の事項が記載されている。
　
「[0001]　本発明は、III族窒化物半導体を主材料として含む半導体装置に関する。特には、本発明は、III族窒化物半導体装置の内でも、低ゲートリーク電流、高電子移動度を維持しつつ、閾値電圧の均一性、再現性に優れ、エンハンスメント動作も可能なIII族窒化物系電界効果トランジスタの構造に関する。」
「[0097]　本発明の半導体装置では、
　ＡｌｚＧａ１−ｚＮコンタクト層上には、ソース電極とドレイン電極として、少なくとも、二つのオーミック電極を形成する。このオーミック電極の形成は、ＡｌｚＧａ１−ｚＮコンタクト層の表面に、例えば、チタン（Ｔｉ）／アルミニウム（Ａｌ）／ニッケル（Ｎｉ）／金（Ａｕ）などの金属を蒸着し、パターニングを行う。次いで、例えば、窒素ガス雰囲気中、温度８５０℃、３０秒間、アロイ処理することにより、オーム性接触を形成する。」
「[0099]　このソース電極とドレイン電極で挟まれた領域に、ゲート電極を設けている。ゲート電極と、ソース電極とドレイン電極により、電界効果トランジスタを構成可能な構造を備えている。
[0100]　
本発明の半導体装置では、ゲート電極直下のチャネル領域では、ゲート電極／絶縁膜／Ｉｎ
ｙ
Ｇａ
１−ｙ
Ｎチャネル層のＭＩＳ構造が構成される。具体的には、Ａｌ
ｚ
Ｇａ
１−ｚ
Ｎコンタクト層の一部をＩｎ
ｙ
Ｇａ
１−ｙ
Ｎチャネル層が露出するまでエッチング除去して、リセス部を形成する。このリセス部に、多結晶またはアモルファスからなる絶縁膜を介して、ゲート電極が埋め込まれるように形成する。
「[0133]絶縁膜として、一つの絶縁材料からなる単層膜を利用する場合、Ｓｉ３Ｎ４、ＳｉＯ２、Ａｌ２Ｏ３を選択することが好ましい。
[0134]
絶縁膜は、リセス部の側壁面を含め、均一な膜厚で形成することが好ましい。
「[0204]　（第一の実施形態）
　図１は、本発明の第一の実施形態にかかる半導体装置の構造の一例を模式的に示す断面図である。
[0205]　図１に例示する半導体装置において、基板４０は（０００１）面の炭化珪素（ＳｉＣ）基板、バッファ層４１は膜厚ｔｂｕｆｆｅｒ４の傾斜組成ＡｌＧａＮ層、下部障壁層４２は膜厚ｔｂａｒｒｉｅｒ４のアンドープＡｌｘ４Ｇａ１−ｘ４Ｎ層、チャネル層４３は膜厚ｔｃｈａｎｎｅｌ４のアンドープＧａＮ層、コンタクト層４４は膜厚ｔｃｏｎｔａｃｔ４のＡｌｚ４Ｇａ１−ｚ４Ｎ層である。ここで、Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４のＡｌ組成ｚ４は、Ａｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２のＡｌ組成ｘ４より大きく設定する、すなわち、ｘ４＜ｚ４とする。ＧａＮチャネル層４３とＡｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４とのヘテロ界面には、ＧａＮの伝導帯エネルギーＥｃ（ＧａＮ）とＡｌｚ４Ｇａ１−ｚ４Ｎの伝導帯エネルギーＥｃ（Ａｌｚ４Ｇａ１−ｚ４Ｎ）の差異に起因する、バンド不連続ΔＥｃ（Ａｌｚ４Ｇａ１−ｚ４Ｎ/ＧａＮ）＝Ｅｃ（Ａｌｚ４Ｇａ１−ｚ４Ｎ）−Ｅｃ（ＧａＮ）が存在する。その結果、ＧａＮチャネル層４３とＡｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４とのヘテロ界面の近傍に、電子が蓄積され、２次元電子ガス４７が生成されている。
[0206]　一方、ＧａＮチャネル層４３とＡｌｘ４Ｇａ１−ｘ４Ｎ下部障壁層４２とのヘテロ界面には、ＧａＮの伝導帯エネルギーＥｃ（ＧａＮ）とＡｌｘ４Ｇａ１−ｘ４Ｎの伝導帯エネルギーＥｃ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）の差異に起因する、バンド不連続ΔＥｃ（Ａｌｘ４Ｇａ１−ｘ４Ｎ/ＧａＮ）＝Ｅｃ（Ａｌｘ４Ｇａ１−ｘ４Ｎ）−Ｅｃ（ＧａＮ）が存在する。このバンド不連続ΔＥｃ（Ａｌｘ４Ｇａ１−ｘ４Ｎ/ＧａＮ）が、ＧａＮチャネル層４３中に存在する電子に対する下部障壁として機能する。
[0207]　Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４上に、ソース電極４Ｓ、ドレイン電極４Ｄが形成されている。ソース電極４Ｓとドレイン電極４Ｄは、Ａｌｚ４Ｇａ１−ｚ４Ｎコンタクト層４４と、オーム性接触をとっている。ソース電極４Ｓとドレイン電極４Ｄで挟まれた部位に、ゲート電極４Ｇが設けられ、電界効果トランジスタが構成されている。
ソース電極４Ｓとドレイン電極４Ｄで挟まれた部位では、Ａｌ
ｚ４
Ｇａ
１−ｚ４
Ｎコンタクト層４４の一部をエッチング除去して、リセス部が形成されている。このリセス部には、露出したＧａＮチャネル層４３の表面を覆うように、ＳｉＮからなる絶縁膜４５が積層されている。このリセス部には、Ａｌ
ｚ４
Ｇａ
１−ｚ４
Ｎコンタクト層４４の上面に、該ＳｉＮからなる絶縁膜４５を介して、ゲート電極４Ｇが埋め込まれるように形成されている。
　
イ）周知例２
　本願の出願の日前に日本国内において頒布された特開２００７−３２９４８３号公報には、図１、２とともに、以下の事項が記載されている。
　
「【０００１】
　本発明は、III族窒化物の電界効果デバイス（例えば、ＧａＮ／ＡｌＧａＮ層を含む）および、このタイプの、ゲートに正電圧を印加しないかぎりソースとドレインコンタクトの間に電流が流れない、エンハンスメントモードデバイス、即ちノーマリオフデバイスの製造方法に関する。」
「【００１４】
　
図１を参照した本発明にかかる方法では、基板（１）例えばサファイア基板が、反応チャンバ（図示せず）内に配置される。第１活性層（２）例えばＧａＮ層が基板上に形成され、第２活性層（３）例えばＡｌＧａＮ層が第１活性層上に形成される。一般に、第２活性層（３）は第１活性層と比較して大きなバンドギャップを有する。
【００１５】
　
第２活性層（３）の厚さ、組成、および表面のローディング効果により、２次元電子ガス（２ＤＥＧ）は２つの活性層の間の界面（４）に現れる。
「【００１８】
　（上述のように規定された）
活性層を形成した後、同じく上で規定されたパッシベーション層（５）が、続いて第２活性層（３）の上に形成される。
【００１９】
　２ＤＥＧは、続いて、パッシベーション層に孔（６）をエッチングすることにより中断される。添付した図面に記載されたように、孔はパッシベーション層にエッチングされ、本質的にパッシベーション層の下の層には形成されない。これは、好ましくは選択エッチング工程を用いて行われ、更に、本記載において述べるように行われる。可能であれば、薄いパッシベーション層が、孔の底に残る。パッシベーション層がエッチングされる位置では、第２活性層の歪が解放され、この結果、ホールがエッチングされた位置で２ＤＥＧ層が除去される。これにより、パッシベーション層中の孔の下の２ＤＥＧ層が除去され、同時に、他の領域の２ＤＥＧ密度は可能な限り高く保持される。更に
第１の具体例では、ゲート（７）がパッシベーション層の孔の中に形成され、
「【００３３】
　
１またはそれ以上の孔（６）がパッシベーション層にエッチングされる。
【００３４】
　
ゲート（７）はパッシベーション層の孔に形成される。ゲートコンタクトは、パッシベーション層が除去された場所、即ち、ホール（６）の全幅を満たすように存在する。
「【００３６】
　第１および第２の具体例の双方によれば、
ゲートの形成に先だって、追加の誘電体層（１０）が孔の形成後にパッシベーション層の上に形成され、最終デバイスのゲート（７）と第２活性層（３）の間に誘電体層を配置しても良い。これは図２に示されている。同じ構造を、図１に適用しても良い。誘電体層は、例えば、ＳｉＯ
２
、Ａｌ
２
Ｏ
３
、Ｔａ
２
Ｏ
５
、ＨｆＯ
２
、ＺｒＯ
２
、ＳｉＮ、またはＳｉＯＮのようなｈｉｇｈ−ｋ（高誘電率）誘電体材料を含む。
　
ウ）周知例３
　本願の出願の日前に日本国内において頒布された特開２００８−２７０５２１号公報には、図１とともに、以下の事項が記載されている。
　
「【０００１】
　本発明は、高耐圧パワートランジスタに用いることのできるゲートリーク電流の小さいノーマリオフ型の窒化物半導体電界効果トランジスタに関する。」
「【００１８】
　（第１の実施形態）
　以下、本発明の第1の実施形態おける電界効果トランジスタについて図面を参照しながら説明する。以下特に断りのない限りa面は(1 1 -2 0)面、r面は(1 -1 0 2)面、c面は(0 0 0 1)面に相当するものとする。
【００１９】
　図１は第１の実施形態におけるa面AlGaN/GaNヘテロ接合電界効果トランジスタの断面を示す構成図である。
【００２０】
　101はサファイアr面基板、102はa面AlNバッファ層、103はa面GaN層、104はa面AlN層、105はa面n型AlGaN層、106はa面n型GaN層、107はSiN膜、108はPdSiゲート電極、109はTi/Al電極、110は素子分離層である。
【００２１】
　サファイアr面基板101上にa面AlNバッファ層102が500nm、アンドープのa面GaN層103が3mm、スペーサ層としてa面AlN層104が1nm、バリア層a面ｎ型ＡｌＧａＮ層105が15nm、キャップ層a面n型GaN層106が50nmこの順に形成されている。本実施形態のa面AlGaN/GaN HFETにおいてはa面n型AlxGa1-xN層105のAl組成をx=0.25とした。また、スペーサ層としてa面AlN層104が1nm 形成されているが、スペーサ層がない構成であってもよい。
a面n型GaN層106の一部は例えばドライエッチングにより除去され、底面がa面n型AlGaN層105内部に位置するよう凹部が形成されている。この凹部の側面、底面を覆う形でゲート絶縁膜としてSiN膜107が3nm形成されている。
前記凹部底面のa面n型AlGaN層105の上にSiN膜107を挟んで接するようゲート電極としてPdSi電極108が形成され、いわゆるリセスゲートが形成されている。
「【００２７】
　本実施形態ではゲート絶縁膜としてSiN膜を用いているが、SiO2膜、
HfO
2
膜
　
　そうすると、刊行物発明におけるゲート電極の構造に対して、このような周知の技術思想を適用して、「スペーサ層２０及び前記電子供給層５に形成された」「凹部（リセス）１５の底面１６、側面１７に配置されたゲート絶縁膜として機能するシリコン窒化物からなる第２の絶縁膜１０の上に被着され、」「凹部（リセス）１５」を埋め込むように「ゲート電極８」を形成することにより、補正後の発明のように、「少なくとも前記第１の開口の内壁面及び前記第２の開口の内壁面を覆うゲート絶縁膜を介して、前記第１の開口及び前記第２の開口を埋め込み、前記電子走行層上方に形成されたゲート電極」という構成とすることは、当業者が必要に応じて、適宜なし得たことである。
　よって、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−５−２）相違点２について
（４−５−２−１）まず、「ゲート絶縁膜」が、「Ｔａ2Ｏ5又はＨｆＯ2からな」ることと、「第２の開口の底面の最厚部位における」「第１及び第２の開口の側面の最薄部位との膜厚差が５％以内である」ことを、一体としてとらえるべきかどうかについて検討する。
　本願明細書には、「ゲート絶縁膜」として、「Ｔａ2Ｏ5」を使用した場合について、段落【００３１】に「本実施形態では、原料ガスにおいて、金属元素源と酸素元素源とを相互に供給しながら絶縁物を堆積する。例えばＴａ2Ｏ5を堆積する場合には、金属元素源としてはＴａ(ＮｔＢｕ)(ＮＥｔ2)3（ＴＢＴＤＥＴ）、酸素元素源としてはＨ2Ｏ若しくはＯ2とする。これにより、開口１１の内壁面において、その底面から側面にかけて均一な膜厚（例えば、底面の最厚部位における側面の最薄部位との膜厚差が５％以内）に、ゲート絶縁膜１２が形成される。」と記載されている。しかしながら、膜厚の均一性は、原料ガスだけで決定されるものではなく、被堆積物の表面状態、原料ガスの圧力、流量、温度など様々な条件によって決定されるものであるから、上記所定の原料ガスを用いて形成された「Ｔａ2Ｏ5」からなる「ゲート絶縁膜」と、当該「ゲート絶縁膜」の「底面の最厚部位における側面の最薄部位との膜厚差が５％以内」であることに関連性はなく、両者を一体的にとらえる必然性はないものと認められる。また、「ゲート絶縁膜」が、「ＨｆＯ2からな」ることについては、段落【００３０】に、「ゲート絶縁膜の材料としては、Ｔａ2Ｏ5以外にも、例えばＡｌ2Ｏ3，ＨｆＯ2等を用いることができる。」と記載されているが、その膜厚の均一性については、記載も示唆もされていない。
　したがって、「Ｔａ2Ｏ5又はＨｆＯ2からな」ることと、「第２の開口の底面の最厚部位における」「第１及び第２の開口の側面の最薄部位との膜厚差が５％以内である」ことは、一体としてとらえるべきではなく、別個の事項としてとらえるべきであると認められる。
　
（４−５−２−２）「ゲート絶縁膜」が、「Ｔａ2Ｏ5又はＨｆＯ2からな」ることについて
　ＭＯＳＨＦＥＴのゲート絶縁膜の材料として、「Ｔａ2Ｏ5」あるいは「ＨｆＯ2」は、上記周知例２、３に記載されているように、従来から周知の材料である。
　そうすると、刊行物発明におけるゲート電極の材料として、このような周知の材料を適用することにより、補正後の発明のように、「前記ゲート絶縁膜は、Ｔａ2Ｏ5又はＨｆＯ2からな」る構成とすることは、当業者が必要に応じて、適宜なし得たことである。
　
（４−５−２−３）「ゲート絶縁膜」の「第２の開口の底面の最厚部位における」「第１及び第２の開口の側面の最薄部位との膜厚差が５％以内である」ことについて
　
　一般に、ＭＯＳＨＦＥＴのゲート絶縁膜の各部の膜厚は、必要とする閾値、耐圧、使用する材料等を考慮して、当業者が適宜設定し得る、設計的事項である。また、リセスゲート構造において、ゲート絶縁膜を、リセスの側面を含めて均一な膜厚とすることが好ましいことも、上記周知例１及び下記周知例４に記載されているように、従来から周知の技術である。
　そして、補正後の発明における、「前記第２の開口の底面の最厚部位における前記第１及び第２の開口の側面の最薄部位との膜厚差が５％以内である」という特定事項についても、その臨界意義、作用・及び効果については、明細書全体を通じて、記載も示唆もされておらず、単に、第２の開口の底面の最厚部位における第１及び第２の開口の側面の最薄部位との膜厚差ができる限り小さいこと、すなわち、膜厚が均一な法が好ましいという程度の意味にすぎないものと認められる。
　
エ）周知例４
　本願の出願の日前に日本国内において頒布された特開２００９−１８８３９７号公報には、図１、６とともに、以下の事項が記載されている。
　
「【００２２】
（実施の形態１）
　図１は、本発明の実施の形態１に係るＭＯＳＦＥＴの模式的な断面図である。このＭＯＳＦＥＴ１００は、サファイア、ＳｉＣ、Ｓｉなどからなる基板１０１上に、ＡｌＮ層１０２と、ＧａＮ層とＡｌＮ層とを交互に積層して形成したバッファ層１０３と、ｐ−ＧａＮからなる下部半導体層１０４とが形成されている。さらに、下部半導体層１０４上には、半導体動作層１０５が形成されている。半導体動作層１０５は、アンドープＧａＮからなるキャリア走行層１０５ａと、キャリア走行層１０５ａとはバンドギャップエネルギーが異なるｎ−ＡｌＧａＮからなるキャリア供給層１０５ｂとを順次積層し、キャリア走行層１０５ａおよびキャリア供給層１０５ｂの一部を下部半導体層１０４に到る深さまで除去してリセス部１０５ｃを形成したものである。さらに、半導体動作層１０５上には、リセス部１０５ｃを挟んでソース電極１０６およびドレイン電極１０７が形成されている。さらに、半導体動作層１０５上とリセス部１０５ｃ内における下部半導体層１０４の表面１０４ａとにわたってＳｉＯ２などからなるゲート絶縁膜１０８が形成され、さらにリセス部１０５ｃにおいてゲート絶縁膜１０８上にはゲート電極１０９が形成されている。」
「【００３６】
　つぎに、
図６に示すように、マスク層１１０を除去し、ＳｉＨ
４
とＮ
２
Ｏを原料ガスとしたＰＣＶＤ法を用いて、半導体動作層１０５上とリセス部１０５ｃ内における下部半導体層１０４の表面１０４ａとにわたってＳｉＯ
２
からなる厚さ６０ｎｍのゲート絶縁膜１０８を形成する。なお、側壁１０５ｄ、１０５ｅが傾斜しているので、側壁が垂直に立ち上がる場合と比較して、ゲート絶縁膜１０８がいっそう均一な厚さに形成される。
　
　そうすると、刊行物発明において、上記周知の技術思想を勘案することにより、補正後の発明のように、「前記第２の開口の底面の最厚部位における前記第１及び第２の開口の側面の最薄部位との膜厚差が５％以内である」ものとすることは、当業者が適宜なし得たことである。
　
（４−５−２−４）相違点２についてのまとめ
　よって、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−６）独立特許要件についてのまとめ
　以上検討したとおり、補正後の発明と刊行物発明との相違点は、当業者が容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際、独立して特許を受けることができない。
　
（５）補正の却下についてのむすび
　本件補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるが、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成２６年１１月５日になされた手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下「本願発明」という。）は、平成２６年３月７日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１に記載されている事項により特定される上記２．（１）の補正前の請求項１として記載したとおりのものである。
　
４．刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された刊行物には、上記２．（４−３−１）及び（４−３−５）に記載したとおりの事項及び発明が記載されているものと認められる。
　
 ５．判断
　上記２．（３）において検討したとおり、補正後の請求項１に係る発明は、補正前の請求項１に係る発明の発明特定事項である「ゲート絶縁膜」について、「Ｔａ2Ｏ5又はＨｆＯ2からなり、」と限定的に減縮する補正である。逆に言えば本件補正前の請求項１に係る発明（本願発明）は，補正後の発明から上記の限定をなくしたものである。
　そうすると、上記２．（４）において検討したように、補正後の発明が，引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、当然に、引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものといえる。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。