【事件の表示】
　特願２０１０−２２７４６３「グラフェン素子及びその製造方法」拒絶査定不服審判事件〔平成２３年　４月２８日出願公開、特開２０１１−　８６９３７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成２２年１０月７日（パリ条約による優先権主張２００９年１０月１６日、大韓民国）の出願であって、平成２６年８月７日付けで拒絶理由が通知され、同年１１月１２日に意見書及び手続補正書が提出されたが、同年１１月２６日付けで拒絶査定がなされ、これに対して、平成２７年４月２日に拒絶査定を不服とする審判請求がなされるとともに手続補正書が提出されたものである。
　
　
第２　補正却下の決定
［補正却下の決定の結論］
　平成２７年４月２日に提出された手続補正書によりなされた手続補正を却下する。
　
［理由］
１　本件補正の内容
　平成２７年４月２日に提出された手続補正書による補正（以下「本件補正」という。）は、本願の特許請求の範囲を補正するものであって、補正の内容は、本件補正前の請求項１及び１１を補正するとともに、本件補正前の請求項６、７、１６及び１７を独立形式の請求項とするものである。
　そして、本件補正前後の請求項１の記載は以下のとおりである。
＜本件補正前＞
「【請求項１】
　基板と、
　前記基板上に形成され、層間絶縁層に埋め込まれた少なくとも１つの埋込みゲート（ｅｍｂｅｄｄｅｄ　ｇａｔｅ）と、
　前記層間絶縁層及び前記少なくとも１つの埋込みゲート上に形成された上部酸化膜と、
　前記上部酸化膜上に備えられたグラフェンチャネル及び複数の電極と、を含むグラフェン素子。」
＜本件補正後＞
「【請求項１】
　基板と、
　前記基板上に形成され、層間絶縁層に埋め込まれた３つの埋込みゲート（ｅｍｂｅｄｄｅｄ　ｇａｔｅ）と、
　前記層間絶縁層及び前記３つの埋込みゲート上に形成された上部酸化膜と、
　前記上部酸化膜上に備えられたグラフェンチャネル及び複数の電極と、を含むグラフェン素子。」
２　補正事項
　請求項１についてする本件補正の内容は、「埋込みゲート」の数を、本件補正前は「少なくとも１つ」であったものを、本件補正後は「３つ」に補正するものである。
　
３　新規事項の追加の有無及び補正目的の適否等について
　新規事項の追加の有無及び補正目的の適否等について検討する。
（１）新規事項の追加の有無
　ア　補正事項は、本願の願書に最初に添付された明細書、特許請求の範囲及び図面（以下「当初明細書等」という。）における明細書の段落【００２８】の「下部酸化膜２２上に、互いに離隔された第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃが存在する。金属パターンの数は、３つ以上であるか、３つより少ない。第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃは、ゲート電極でありうる。」という記載及び図１に基づくものと認められる。
　
　イ　したがって、補正事項は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。よって、補正事項は特許法第１７条の２第３項の規定に適合する。
　
（２）発明の特別な技術的特徴の変更の有無について
　ア　補正事項が、請求項１に係る発明の特別な技術的特徴を変更しないことは明らかである。
　イ　よって、補正事項は特許法第１７条の２第４項の規定に適合する。
　
（３）補正目的について
　ア　補正事項は、請求項１における「埋込みゲート」の数が、本件補正前は「少なくとも１つ」であったものを、本件補正後は「３つ」であると限定するものである。
　
　イ　したがって、補正事項は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
（４）検討のまとめ
　以上検討したとおりであるから、請求項１についてする本件補正は、特許法第１７条の２第３項ないし第５項に規定する要件を満たす。
　
４　独立特許要件
　以上のとおり、請求項１についてする本件補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的としている。
　そこで、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かを、請求項１に係る発明について検討する。
　
（１）補正発明
　本件補正後の請求項１に係る発明（以下「補正発明」という。）は、本件補正により補正された特許請求の範囲の記載からみて、その特許請求の範囲の請求項１に記載されている事項により特定される、再掲すると次のとおりのものである。
　
「基板と、
　前記基板上に形成され、層間絶縁層に埋め込まれた３つの埋込みゲート（ｅｍｂｅｄｄｅｄ　ｇａｔｅ）と、
　前記層間絶縁層及び前記３つの埋込みゲート上に形成された上部酸化膜と、
　前記上部酸化膜上に備えられたグラフェンチャネル及び複数の電極と、を含むグラフェン素子。」
　
（２）引用例及び引用発明
　ア　引用例の記載事項
　原査定の根拠となった拒絶理由通知において引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である、特開２００９−１５５１６８号公報（以下「引用例」という。）には、「層状炭素構造体の製造方法および半導体装置の製造方法」（発明の名称）について、図１〜図７とともに、次の事項が記載されている（下線は当審で付加。以下同じ。）。
　
ａ　「【０００１】
　本発明は層状炭素構造体の製造方法および半導体装置の製造方法に関し、特に、オフ基板上に形成される層状炭素構造体および、層状炭素構造体を用いた半導体装置の製造方法に関する。」
ｂ　「【０００４】
　例えば、グラファイト結晶から剥離したグラフェンを基板に貼り付けてチャネルとしたトランジスタの動作が実際に確認されている。また、基板上に直接グラフェンを作製する他の方法として、ニッケル（Ｎｉ）などの金属薄膜を成膜した基板を加熱しながら炭化水素系のガスを導入してグラフェンを作製する方法や、炭化シリコン（ＳｉＣ）を加熱し、Ｓｉを昇華させてグラフェンを作製する方法などが提案されている。　
【非特許文献１】K. S.Novoselov,et al.,“Electric Field Effect in Atomically Thin Carbon Films”,Science,306,2004,P.666
【発明の開示】
【発明が解決しようとする課題】
【０００５】
　しかし、上述のようにグラファイトからグラフェンを剥離して、それを基板に貼り合わせる方法を実際のトランジスタの製造プロセスに組み込むことは困難であるという問題点があった。
【０００６】
　また、金属薄膜を成膜した基板を加熱しながらグラフェンを作製する方法は、グラフェン生成後に、金属薄膜の除去方法が確立していないという問題点があった。
　また、ＳｉＣの加熱によりグラフェンを作製する方法は、作製されるグラフェンの結晶サイズが小さく、分布も疎らであるという問題点があった。」
ｃ　「【発明を実施するための最良の形態】
【００１２】
　以下、実施の形態の概要を説明し、その後に、その概要を踏まえた実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されるものではない。
　まず、実施の形態の概要について説明する。
　……（中略）……
【００１９】
　この層状炭素構造体１３およびオフ基板１１から、必要に応じて切り出した層状炭素構造体１３に対して、例えば、ソース・ドレイン電極部（図示を省略）およびゲート電極部（図示を省略）を形成することによって、チャネルに層状炭素構造体１３が用いられた半導体装置（図示を省略）を作製することができる。そして、層状炭素構造体１３がチャネルに用いられることによって、半導体装置の動作を高速化することが可能となる。」
ｄ　「【００２６】
　以上のようにして作製したグラフェン２５のサイズは、約１００ｎｍ〜約２００ｎｍ×約１００ｎｍ〜約２０００ｎｍの大きさであるために、半導体装置のチャネルとして利用するには十分な大きさである。したがって、このグラフェン２５を利用した半導体装置について以下に説明する。
＜実施例１＞
　実施例１では、トップゲート型の半導体装置を例に挙げて説明する。
【００２７】
　図５は、実施の形態におけるトップゲート型の半導体装置であって、（Ａ）は斜視模式図、（Ｂ）は断面模式図である。
　図５に示すように、トップゲート型の半導体装置３０は、グラフェン２５が作製されたオフ基板２０およびグラフェン２５ａと、グラフェン２５ａの両側に形成されたチタン（Ｔｉ）膜３１ａおよび金（Ａｕ）膜３１ｂから構成されるソース・ドレイン電極３１と、グラフェン２５ａとソース・ドレイン電極３１とに形成されたゲート絶縁膜３２と、ゲート絶縁膜３２上に形成されたＴｉ膜３３ａおよびＡｕ膜３３ｂから構成されるゲート電極３３とから構成されている。なお、これら電極材料は電導性が上記材料に限定されるわけではなく、その他の金属や、さらにはグラフェン、グラファイト、またはそれらの複合材料から形成することが可能である。
　……（中略）……
【００３１】
　次に、図６（Ｃ）を参照しながら説明する。ソース・ドレイン電極３１の形成後、ソース・ドレイン電極３１およびグラフェン２５ａ上に、ＡＬＤ（Atomic Layer Deposition：原子層堆積）法により、図６（Ｃ）に示すように、膜厚が約５ｎｍの絶縁膜３２ａを成膜する。なお、
絶縁膜３２ａの構成材料としては、例えば、ＳｉＮ膜、酸化シリコン（ＳｉＯ
２
）、酸化ハフニウム（ＨｆＯ
２
）または酸化アルミニウム（ＡｌＯ
２
）、などが挙げられる
　
ｅ　「＜実施例２＞
　実施例２では、バッグゲート型の半導体装置を例に挙げて説明する。
【００３４】
　図７は、実施の形態におけるバッグゲート型の半導体装置であって、（Ａ）は斜視模式図、（Ｂ）は断面模式図である。なお、図７に示すバックゲート型の半導体装置３０ａの構成で図５の半導体装置３０と同じ構成は同じ符号を付している。
【００３５】
　
バックゲート型の半導体装置３０ａ
Ｓｉ基板４０ａ上に、ゲート絶縁膜３２を介して形成したグラフェン２５ａと
グラフェン２５ａの両側に形成されたＴｉ膜３１ａおよびＡｕ膜３１ｂからなるソース・ドレイン電極３１と、
Ｓｉ基板４０ａの裏面（グラフェン２５ａの形成面の反対面）に形成されたＴｉ膜３３ａおよびＡｕ膜３３ｂからなるゲート電極３３
【００３６】
　このように、実施例１と同様に、
チャネルにグラフェン２５ａを用いて
　また、図示はしていないが、上述の半導体装置３０，３０ａと同様に、
埋め込みゲート構造の半導体装置などにも、グラフェン２５ａをチャネルに用いることができる
【００３７】
　このように、階段状に加工されたオフ基板を加熱することによって、オフ基板上にグラフェンを作製することができる。このような作製方法によって、結晶性や形状、作製場所が制御されたグラフェンを作製することが可能となる。そして、このようにして作製したグラフェンとオフ基板とを、実施の形態のようにチャネルとして利用することができる。なお、実施の形態は、オフ基板上に作製したグラフェンを利用した実施例にすぎず、その他、電気または熱の伝導体として利用することも可能である。」
ｆ　「【００３８】
　上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。」
ｇ　図７(Ａ)及び(Ｂ)には、膜３１ａ及び膜３１ｂからなる積層膜３１は、グラフェン２５ａの両側の膜３２上に形成されるとともに、前記グラフェン２５ａの両側端部上にも形成されていることが記載されている。
　イ　引用発明
　以上のａ〜ｇの記載を総合すると、引用例には「バックゲート型の半導体装置」に係る発明として、次の発明（以下「引用発明」という。）が記載されているものと認められる。
「Ｓｉ基板４０ａと、
　前記Ｓｉ基板４０ａ上のゲート絶縁膜３２と、
　前記Ｓｉ基板４０ａ上に、前記ゲート絶縁膜３２を介して形成され、チャネルに用いるグラフェン２５ａと、
　前記グラフェン２５ａの両側の前記ゲート絶縁膜３２上に形成されるとともに、前記グラフェン２５ａの両側端部上にも形成された、Ｔｉ膜３１ａおよびＡｕ膜３１ｂからなるソース・ドレイン電極３１と、
　前記Ｓｉ基板４０ａの裏面に形成されたＴｉ膜３３ａおよびＡｕ膜３３ｂからなるゲート電極３３と、
を含むことを特徴とするバックゲート型の半導体装置３０ａ。」
（３）対比
　　ア　補正発明と引用発明との対比
　補正発明と引用発明とを対比する。
　（ア）引用発明の「Ｓｉ基板４０ａ」は、補正発明の「基板」に相当する。
　（イ）引用発明の「前記Ｓｉ基板４０ａの裏面に形成されたＴｉ膜３３ａおよびＡｕ膜３３ｂからなるゲート電極３３」と、補正発明の「前記基板上に形成され、層間絶縁層に埋め込まれた３つの埋込みゲート（ｅｍｂｅｄｄｅｄ　ｇａｔｅ）」とは、「前記基板」に「形成」された「ゲート」である点で共通する。
　（ウ）補正発明において、「上部酸化膜」は、「埋込みゲート」と「グラフェンチャネル」の間に存在するから、ゲート絶縁膜として機能していることは、明らかである。
　したがって、引用発明の「前記Ｓｉ基板４０ａ上のゲート絶縁膜３２」と、補正発明の「前記層間絶縁層及び前記３つの埋込みゲート上に形成された上部酸化膜」とは、「ゲート」の「上」方に形成されたゲート絶縁「膜」である点で共通する。
　（エ）引用発明の「前記Ｓｉ基板４０ａ上に、前記ゲート絶縁膜３２を介して形成され、チャネルに用いるグラフェン２５ａ」は、前記「ゲート絶縁膜３２」が酸化膜であることが特定されていない点を除き、補正発明の「前記上部酸化膜上に備えられたグラフェンチャネル」に相当する。
　（オ）引用発明の「前記グラフェン２５ａの両側の前記ゲート絶縁膜３２上に形成されるとともに、前記グラフェン２５ａの両側端部上にも形成された、Ｔｉ膜３１ａおよびＡｕ膜３１ｂからなるソース・ドレイン電極３１」は、前記「ゲート絶縁膜３２」が酸化膜であることが特定されていない点を除き、補正発明の「前記上部酸化膜上に備え」られた「複数の電極」に相当する。
　（カ）そして、引用発明の「バックゲート型の半導体装置３０ａ」は「グラフェン２５ａ」を「チャネルに用いる」半導体素子といい得ると認められる。
　したがって、引用発明の「バックゲート型の半導体装置３０ａ」は、補正発明の「グラフェン素子」に相当する。
　イ　一致点と相違点
　以上を総合すると、補正発明と引用発明とは、
（一致点）
「基板と、
　前記基板に形成されたゲートと、
　前記ゲートの上方に形成されたゲート絶縁膜と、
　前記ゲート絶縁膜上に備えられたグラフェンチャネル及び複数の電極と、を含むグラフェン素子。」
である点で一致し、次の各点で相違する。
　
（相違点１）
　補正発明は「前記基板上に形成され、層間絶縁層に埋め込まれ」た「埋込みゲート」を有するのに対して、引用発明は「前記Ｓｉ基板４０ａの裏面」に形成された「ゲート電極３３」を有する点。
　
（相違点２）
　補正発明の「上部酸化膜」は「層間絶縁層」及び「埋込みゲート」の「上に」形成されているのに対して、引用発明の「ゲート絶縁膜３２」は「前記Ｓｉ基板４０ａ上」に形成されている点。
（相違点３）
　補正発明は埋込み「ゲート」を「３つ」有するのに対して、引用発明は「ゲート電極」を３つ有するものではない点。
（相違点４）
　補正発明は上部「酸化膜」を有するのに対して、引用発明はゲート「絶縁膜」を有する点。
（４）各相違点についての当審の判断
　ア　相違点１、２及び４について
　（ア）第２の４（２）アｄで摘記したように、引用例には、段落【００２７】に「ゲート絶縁膜３２上に形成されたＴｉ膜３３ａおよびＡｕ膜３３ｂから構成されるゲート電極３３」と、段落【００３１】に「絶縁膜３２ａの構成材料としては、例えば、ＳｉＮ膜、酸化シリコン（ＳｉＯ２）、酸化ハフニウム（ＨｆＯ２）または酸化アルミニウム（ＡｌＯ２）、などが挙げられる。」と、「ゲート絶縁膜３２」を窒化膜や酸化膜で形成することが記載されている。
　（イ）さて、第２の４（２）アｅで摘記したように、引用例には、「バックゲート型の半導体装置」に関し、段落【００３６】に「実施例１と同様に、チャネルにグラフェン２５ａを用いて、バッグゲート型の半導体装置３０ａが実現される。」という記載に加えて「また、図示はしていないが、上述の半導体装置３０，３０ａと同様に、埋め込みゲート構造の半導体装置などにも、グラフェン２５ａをチャネルに用いることができる。」と記載されている。
　ここで、引用例には、同ｅで摘記したように、段落【００３５】に「バックゲート型の半導体装置３０ａ」は「Ｓｉ基板４０ａ上に、ゲート絶縁膜３２を介して形成したグラフェン２５ａと、グラフェン２５ａの両側に形成されたＴｉ膜３１ａおよびＡｕ膜３１ｂからなるソース・ドレイン電極３１と、グラフェン２５ａ上に絶縁膜３２ａと、Ｓｉ基板４０ａの裏面（グラフェン２５ａの形成面の反対面）に形成されたＴｉ膜３３ａおよびＡｕ膜３３ｂからなるゲート電極３３とから構成されている。」という記載がある。
　そして、引用例において、前記「バックゲート型の半導体装置３０ａ」は、同ｄで摘記した、段落【００３５】に「トップゲート型の半導体装置３０は、グラフェン２５が作製されたオフ基板２０およびグラフェン２５ａと……ゲート絶縁膜３２と、ゲート絶縁膜３２上に形成されたＴｉ膜３３ａおよびＡｕ膜３３ｂから構成されるゲート電極３３とから構成されている。」と記載される「トップゲート型の半導体装置３０」と対比して記載された「半導体装置」の名称である。
　したがって、引用発明の「バックゲート型の半導体装置３０ａ」とは、特に「ゲート電極３３」が「Ｓｉ基板４０ａの裏面（グラフェン２５ａの形成面の反対面）」に設けられた「半導体装置」を意味すると解される。
　そうすると、引用例における段落【００３６】の上記の記載より、引用例には、「前記Ｓｉ基板４０ａの裏面」に形成された「ゲート電極３３」を有する「バックゲート型の半導体装置」に代えて、「埋め込みゲート構造」のゲート電極を有する「半導体装置」の「チャネル」に対しても、「グラフェン２５ａ」を用いることができると記載されていると認められる。
　（ウ）本願の優先権主張の日時点における、当業者の通常の技術知識について検討すると、埋め込みゲート構造を有する半導体装置において、ゲート電極を、基板上に形成され、層間絶縁層に埋め込まれた埋め込みゲート電極とし、ゲート絶縁膜を、前記層間絶縁層及び前記埋め込みゲート電極の上に形成した酸化膜で形成することは、次に挙げる周知例１ないし２に記載されるように周知技術（以下「周知技術１」という。）である。
　なお、ゲート電極を、単に、基板上に形成され、層間絶縁層に埋め込まれた埋め込みゲート電極とすることは、次に挙げる周知例３にも記載され、埋め込みゲート構造を有する半導体装置において、常套手段にすぎない。
ａ　周知例１
　原査定において例示され、本願の優先権主張の日前に日本国内で頒布された刊行物である特開２００６−４９４５９号公報には、図７ないし図１１とともに、以下の事項が記載されている。
（ａ）「【実施例２】
【００３４】
　ここで、図７乃至図１１を参照して、本発明の実施例２の
カーボンナノチューブトランジスタの製造工程
　図７参照  
　まず、
シリコン基板２１上
５０ｎｍのＭｏからなるゲート電極２３を形成する
【００３５】
　次いで、
全面にＳｉＯ
２
膜を堆積させたのち平坦化処理して埋込層２４を形成した
ゲート絶縁膜となる厚さが、例えば、３ｎｍのＺｒＯ
Ｘ
膜２５
【００３６】
　図８参照  
　次いで、再び、リフトオフ法を用いて厚さが、例えば、５０ｎｍのＭｏからなり、長さＷが２００μｍ以下で両者の間隔Ｌが０．５μｍ以下、より好適には、２μｍ以下の
一対のソース電極２７及びドレイン電極２８を形成し
　……（中略）……
【００３８】
　図１０参照  
　次いで、炭素供給供給源として例えば、メタンを用いたＣＶＤ法によって全面に
カーボンナノチューブ３２，３３を成長させ、次いで、再び、全面にＳｉＯ
２
膜３４を堆積して開口部３０を埋め込む
ｂ　周知例２
　原査定において例示され、本願の優先権主張の日前に日本国内で頒布された刊行物である特開２００９−６００８７号公報には、図１ないし図１８とともに、以下の事項が記載されている。
（ａ）「【００２２】
　図１ないし図３に示すように、
複数の底ゲート電極１１０が基板１０５上に提供され
下部絶縁層１１５は、底ゲート電極１１０の間を埋め込む
（ｂ）「【００３０】
　
半導体チャンネル層１３５
及び底ゲート電極１１０は、互いに層間絶縁層１２０により絶縁される
例えば、複数のブロッキング絶縁層１２２が底ゲート電極１１０と電荷保存層１２５との間に介在され、複数のトンネリング絶縁層１３０が電荷保存層１２５と半導体チャンネル層１３５との間に介在される
【００３１】
　トンネリング絶縁層１３０は、電荷保存層１２５と半導体チャンネル層１３５との間に電荷のトンネリングを許容するように、適切な物質及び適切な厚さに選択される。ブロッキング絶縁層１２２は、電荷保存層１２５に保存された電荷が底ゲート電極１１０に逆トンネリングされないように、適切な物質及び適切な厚さに選択される。例えば、
トンネリング絶縁層１３０及びブロッキング絶縁層１２２は、酸化物
（ｃ）「【００５２】
　図１０に示すように、
基板１０５上に少なくとも一つの底ゲート電極１１０を形成
が蒸着またはコーティングされた構造を含む。底ゲート電極１１０は、導電層を蒸着した後にパターニングして形成できる。例えば、導電層は、ポリシリコン、Ｍｏ、Ｐｔ、Ｎｉ、ＩＺＯ、Ａｌ、Ｗなどを含む。
　図１１に示すように、
底ゲート電極１１０の間を埋め込む下部絶縁層１１５を形成
下部絶縁層１１５は、底ゲート電極１１０上に絶縁層を形成した後、それを平坦化して形成できる。例えば、平坦化は、化学的機械的研磨
【００５４】
　図１２に示すように、底ゲート電極１１０上に少なくとも一層の電荷保存層１２５及び層間絶縁層１２０を形成できる。例えば、
底ゲート電極１１０上にブロッキング絶縁層１２２／電荷保存層１２５／トンネリング絶縁層１３０の積層構造を形成できる
【００５５】
　トンネリング絶縁層１３０及びブロッキング絶縁層１２２は、互いに区分されずに層間絶縁層１２０と呼ばれるか、または互いに区分されて呼ばれることもある。さらに、トンネリング絶縁層１３０及びブロッキング絶縁層１２２が電荷保存層１２５のようにパターニングされて複数層に分離されることもある。
【００５６】
　図１３に示すように、層間絶縁層１２０上に少なくとも一層の半導体チャンネル層１３５を形成できる。例えば、半導体チャンネル層１３５は、半導体物質層に蒸着した後にパターニングして形成できる。半導体チャンネル層１３５は、底ゲート電極１１０を横切って配置される。
【００５７】
　図１４に示すように、
半導体チャンネル層１３５の両側に少なくとも一つのソース電極１４０及び少なくとも一つのドレイン電極１４５を形成
ｃ　周知例３
　本願の優先権主張の日前に日本国内で頒布された刊行物である特開２００５−１１６６１８号公報には、図１２とともに、以下の事項が記載されている。
（ａ）「【０００２】
　
カーボンナノチューブは、グラファイトの１枚面（グラフェンシートと呼ばれる。）を巻いて筒状にした形状をもっており
（ｂ）「【００４１】
　図１２を参照するに、本変形例の半導体装置４０は、
ゲート電極４１が絶縁膜２２に埋め込まれている
【００４２】
　ゲート電極４１は、Ｎｉ、Ｔｉ、Ｐｔ、Ａｕ、Ｐｔ−Ａｕ合金、Ａｌ、Ｗ、ポリシリコン等の導電材料よりなり、分離電流供給用電極２９ａ、２９ｂの導電材料と同一であってもよく、異なってもよい。ゲート電極を形成する溝の深さは約１００ｎｍ程度に設定し、溝２２−３は分離電流供給用電極２９ａ、２９ｂに溝２２−１、２２−２と同時に形成することが好ましい。
　……（中略）……
【００４４】
　本変形例によれば、カーボンナノチューブ２５を配置前にゲート電極４１を形成するので、ゲート電極４１を形成する際のレジスト工程等でのカーボンナノチューブ２５に与える損傷等の影響を回避することができる。」
　（エ）そして、周知例３に「カーボンナノチューブは、グラファイトの１枚面（グラフェンシートと呼ばれる。）を巻いて筒状にした形状をもっており」と記載されるように、カーボンナノチューブは、一様な平面のグラファイト（グラフェンシート）を丸めて円筒状にした構造を持つことは、当業者の技術常識である。
　したがって、「カーボンナノチューブ」をチャネルに用いることが記載された周知例１には、周知例３と同様に、グラフェンチャネルを用いることが少なくとも示唆されている。
　（オ）以上から、引用発明において、「ゲート電極３３」を、「Ｓｉ基板４０ａ」の表面上に形成され、層間絶縁層に埋め込まれた「埋め込みゲート」とするとともに、「ゲート絶縁膜３２」を、前記層間絶縁層と前記「埋め込みゲート」上に形成された酸化膜で形成することは、前記周知技術１及び常套手段を参酌すれば、引用発明から当業者が容易に想到し得たものと認められる。
　イ　相違点３について
　（ア）第２の４（２）アｆで摘記したように、引用例には、段落【００３８】に「本発明」の「多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではな」いと記載され、引用発明に「多数の変形、変更」を加えて種々の「応用例」に適用することが記載されている。
　（イ）ここで、ソース電極及びドレイン電極という２つの電極の間に、３つのゲート電極を設けることで、トリプルゲート構造を有するスイッチング素子や、多入力論理ゲート素子に応用できる半導体素子を形成することは、次に挙げる周知例４〜６に記載されるように周知技術（以下「周知技術２」という。）である。
　なお、周知例４〜５は、各ゲート電極がチャネルから見て基板側に形成され、ソース電極及びドレイン電極がゲート絶縁膜の上方に形成される、ボトムゲート構造のトランジスタに関する。
ａ　周知例４
　本願の優先権主張の日前に日本国内で頒布された刊行物である特開２０００−１５６５０４号公報には、図７とともに、以下の事項が記載されている。
（ａ）「【０１０６】〔実施例７〕　本実施例では実施例１と異なる構造の画素マトリクス回路部を作製した場合の例について図７（Ａ）〜（Ｃ）を用いて説明する。実施例１では、
画素マトリクス回路部の画素ＴＦＴのゲート配線を
オフ電流のバラツキを低減するために、トリプルゲート構造とした
【０１０７】図７（Ｃ）は、トリプルゲート構造の一例を示した上面図である。また、図７（Ｃ）中の点線Ａ−Ａ’で切断した断面の一例を図７（Ａ）に示した。
【０１０８】図７（Ａ）において、７０１はｎ−型領域（ＬＤＤ領域）、７０２はゲート配線、７０３はｎ＋型領域、７０４、７０５は配線、７０６はブラックマスク、７０７は画素電極、７０８、７０９は層間絶縁膜である。この構成における特徴は、ＬＤＤ領域（チャネル長方向の幅が、０．５〜３μｍ、代表的には１〜２μｍ）が必要である箇所のみに設けられている点である。従来、特にセルフアライン法では、隣合うチャネル形成領域間に不必要なＬＤＤ領域が形成されていた。
　……（中略）……
【０１１１】本実施例を実施して作製されたＴＦＴは、よりばらつきの少ない電気特性を示す。また、本実施例を実施例１乃至６のいずれか一と組み合わせることは可能である。」
（ｂ）図７には、基板上にゲート７０２が３つ並んで形成され、前記３つのゲート７０２が形成された基板を覆うように、ゲート絶縁膜と半導体膜とが形成されて、前記３つのゲート７０２を有する画素マトリクス回路部の画素ＴＦＴを構成すること、及び、前記半導体膜の左右両端に、配線７０４ないし７０５に接続される高濃度不純物領域を有すること、が記載されている。
　したがって、図７には、前記画素ＴＦＴは、前記ゲート７０２がチャネル層となる前記半導体膜の下側に配置されている、ボトムゲート型を有することが、記載されている。
ｂ　周知例５
　本願の優先権主張の日前に日本国内で頒布された刊行物である特開２００４−１４６３６９号公報には、図２０とともに、以下の事項が記載されている。
（ａ）「【実施例８】
【０２６９】
　図２０（Ａ）に、画素の回路図の一形態を示し、図２０（Ｂ）に、画素部に用いられるＴＦＴの断面図を示す。
９０１は画素へのビデオ信号の入力を制御するためのスイッチング用ＴＦＴ
【０２７０】
図２０（Ａ）において、具体的には、
スイッチング用ＴＦＴ９０１のゲート電極が走査線Ｇに接続されており
【０２７１】
　なお図２０（Ａ）、図２０（Ｂ）では、
スイッチング用ＴＦＴ９０１が、直列に接続され、なおかつゲート電極が接続された複数のＴＦＴが、第１の半導体膜を共有しているような構成を有する、マルチゲート構造となっている。マルチゲート構造とすることで、スイッチング用ＴＦＴ９０１のオフ電流を低減させることができる
図２０（Ｂ）ではスイッチング用ＴＦＴ９０１が２つのＴＦＴが直列に接続されたような構成を有しているが、３つ以上のＴＦＴが直列に接続され、なおかつゲート電極が接続されたようなマルチゲート構造であっても良い
【０２７２】
　
ＴＦＴ９０１、９０２は逆スタガ型（ボトムゲート型）であり、チャネルエッチ型である。ＴＦＴの活性層はアモルファス半導体、またはセミアモルファス半導体を用いる
ｃ　周知例６
　本願の優先権主張の日前に日本国内で頒布された刊行物である特開平６−３５００８８号公報には、図１〜２とともに、以下の事項が記載されている。
（ａ）「【００１６】
【作用】本発明の電界効果トランジスタにおいては、共通のチャネル領域上で水平方向に隣接配置される複数のゲート電極のうち隣接する者同士が、互いにコンフォーマルな薄い絶縁膜を隔てた主パターンとサイドウォールの関係にある。つまり、隣接するゲート電極間に従来のような不純物拡散領域が存在しない分、回路の占有面積を縮小することができ、かつゲート電極間の寄生抵抗を排除して動作を高速化することができる。
【００１７】かかる構成において、ひとつのゲート電極からのゲート電圧印加により反転層が形成される領域は、単一のチャネル領域の一部のみである。
ドレイン電流Ｉ
Ｄ
を得るためには、ソース・ドレイン間に存在するこのチャネル領域の全域において反転層が形成されなければならない。つまり、すべてのゲート電極から制御信号電圧が印加された場合（Ｈレベル）に初めてドレイン電圧が降下し（Ｌレベル）、このトランジスタはＯＮとなる。これは、すなわちＮＡＮＤ動作である
（ｂ）「【００２４】実施例１
本実施例では、本発明を適用して構成した
３入力型ＭＯＳ−ＦＥＴ
Ｓｉ基板１上の素子分離領域２に囲まれる素子形成領域内において、３個のトランジスタＴｒ1 ，Ｔｒ2 ，Ｔｒ3 のゲート電極６ｃ，４，６ｃが、相互間およびＳｉ基板１との間に絶縁膜を介した状態で配列された
　……（中略）……
【００２６】上記
Ｓｉ基板１中には、これら３個のゲート電極６ｃ，４，６ｃの両外側において自己整合的に不純物拡散領域が形成されている。これらは、それぞれソース（Ｓ）領域８、ドレイン（Ｄ）領域９として機能する
上記ソース領域８とドレイン領域９の間に挟まれる領域がチャネル領域である
このチャネル領域は、各ゲート電極６ｃ，４，６ｃの直下に相当する部位、すなわちチャネルＣｈ１，Ｃｈ２，Ｃｈ３のすべてに反転層が形成された場合に、ひとつの連続したチャネル領域として機能する
　（ウ）ここで、引用発明の「バックゲート型の半導体装置３０ａ」の「ゲート電極３３」は「チャネルに用いるグラフェン２５ａ」の下側に配置されているから、周知例４及び周知例５と同様に、ボトムゲート型の半導体装置であると認められる。
　（エ）以上から、引用発明において、「ソース・ドレイン電極３１」という２つの電極の間に、３つの「ゲート電極３３」を設けることで、引用発明の「バックゲート型の半導体装置３０ａ」を、トリプルゲート構造を有するスイッチング素子や、多入力論理ゲート素子に応用することは、周知技術２を勘案すれば、当業者が容易に想到し得たものと認められる。
（５）独立特許要件についてのまとめ
　以上から、補正発明は、引用例に記載された発明、周知技術１、周知技術２及び常套手段に基づいて、当業者が容易に発明をすることができたものである。
　そして、補正発明の効果も、前記周知技術１、周知技術２及び常套手段を参酌すれば、引用例に記載された発明から当業者が予期し得たものと認められる。
　よって、補正発明は、特許法第２９条２項の規定により、特許出願の際独立して特許を受けることができない。
　
５　小括
　以上検討したとおり、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３　本願発明について
１　本願発明
　平成２７年４月２日付けの手続補正は上記のとおり却下されたので、本願の請求項１〜１９に係る発明は、平成２６年１１月１２日に提出された手続補正書により補正された特許請求の範囲の請求項１〜１９に記載された事項により特定されるものであり、その内の請求項１に係る発明（以下「本願発明」という。）は、再掲すると次のとおりのものである。
「基板と、
　前記基板上に形成され、層間絶縁層に埋め込まれた少なくとも１つの埋込みゲート（ｅｍｂｅｄｄｅｄ　ｇａｔｅ）と、
　前記層間絶縁層及び前記少なくとも１つの埋込みゲート上に形成された上部酸化膜と、
　前記上部酸化膜上に備えられたグラフェンチャネル及び複数の電極と、を含むグラフェン素子。」
　
２　引用例及び引用発明
　引用例の記載事項は、第２の４（２）アで摘記したとおりである。
　また、引用発明は、第２の４（２）イで認定したとおりのものである。
　
３　対比・判断
（１）第２の３（３）で検討したように、本件補正後の請求項１に係る発明（すなわち、補正発明）は、本件補正前の請求項１に係る発明（すなわち、本願発明）に対して、「少なくとも１つ」の「埋込みゲート」の数を「３つ」に限定したものである。
　したがって、本願発明は、補正発明から上記限定をなくしたものである。
　
（２）第２の４（４）において検討したとおり、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、周知技術１、周知技術２及び常套手段を参酌すれば、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるところ、周知技術２は、本件補正により生じた相違点３についての当審の判断において指摘したものである。
　そうすると、本願発明は、周知技術１及び常套手段を参酌すれば、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　そして、本願発明の効果も、周知技術１及び常套手段を参酌すれば、引用例の記載から当業者が予期し得たものと認められる。
　
　
第４　結言
　以上のとおりであるから、本願発明は、周知技術１及び常套手段を参酌すれば、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　
　よって、結論のとおり審決する。