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　特願２０１２−　６１００９「増幅器」拒絶査定不服審判事件〔平成２５年　９月３０日出願公開、特開２０１３−１９７７２６、請求項の数（５）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１．手続の経緯　
　本願は、平成２４年３月１６日の出願であって、平成２７年７月２９日付けで拒絶理由が通知され、平成２７年１０月１日付けで手続補正がされ、平成２７年１１月１２日付けで拒絶査定がされ、これに対し、平成２８年２月１７日に拒絶査定に対する審判請求がなされると同時に、手続補正がなされたものである。
第２．平成２８年２月１７日付けの手続補正
１．特許請求の範囲の記載
　平成２８年２月１７日付けの手続補正により、特許請求の範囲の請求項１の記載は以下のように補正された。
（１）補正前
「前段ＦＥＴと、
　前記前段ＦＥＴのドレインに後段ＦＥＴのゲートが接続されるように前記前段ＦＥＴに直列に接続された前記後段ＦＥＴと、
　前記前段ＦＥＴのゲートおよびドレインにそれぞれ接続された第１整合回路と、
　前記後段ＦＥＴのゲートおよびドレインにそれぞれ接続された第２整合回路と、
　を具備し、
　前記第２整合回路によって整合される帯域特性は、前記第１整合回路に
よって整合される帯域特性に比べて狭帯域であり、
　前記後段ＦＥＴのゲートバイアス電圧は、前記前段ＦＥＴのゲートバイアス電圧と異なり、かつ前記後段ＦＥＴの単位ゲート幅あたりのドレインアイドル電流が、前記前段ＦＥＴの単位ゲート幅あたりのドレインアイドル電流に比べて小さくなる値で印加されることを特徴とする増幅器。」
（２）補正後
「前段ＦＥＴと、
　前記前段ＦＥＴのドレインに後段ＦＥＴのゲートが接続されるように前記前段ＦＥＴに直列に接続された前記後段ＦＥＴと、
　前記前段ＦＥＴのゲートおよびドレインにそれぞれ接続された第１整合回路と、
　前記後段ＦＥＴのゲートおよびドレインにそれぞれ接続された第２整合回路と、
　を具備し、
　前記第２整合回路によって整合される帯域特性は、前記第１整合回路に
よって整合される帯域特性に比べて狭帯域であり、
　前記後段ＦＥＴのゲートバイアス電圧は、前記前段ＦＥＴのゲートバイアス電圧と異なり、かつ
前記後段ＦＥＴのゲートバイアス電圧が前記前段ＦＥＴのゲートバイアス電圧と異なることにより
、
　前記第１整合回路および前記第２整合回路は、前記後段ＦＥＴおよび前記前段ＦＥＴの単位ゲート幅あたりのドレインアイドル電流が同じとき、前記後段ＦＥＴのＰ１ｄＢが前記前段ＦＥＴより大きくなり、前記後段のＦＥＴの線形性が前記前段ＦＥＴより向上するように、整合されている
（下線は手続補正書の記載のとおりである。）
２．新規事項
　上記補正は、「第１整合回路」及び「第２整合回路」についての限定を含むものである。
　願書に最初に添付した明細書、特許請求の範囲又は図面（以下、「当初明細書等」という。）には、「第１整合回路」及び「第２整合回路」につい
て、以下の記載がある。
「【００２６】
　実施例１においては、最終段ＦＥＴ２８ａから２８ｄ（後段ＦＥＴ）は、Ｐ１ｄＢが大きくなるように整合回路３６ａから３８ｂ（後段ＦＥＴに接続された第２整合回路）を設計する。最終段ＦＥＴ（ＦＥＴ２８ａから２８
ｄ）のＰ１ｄＢを大きくするためには、最終段ＦＥＴの帯域特性を犠牲（狭帯域化）にした設計がなされる。一方、最終段ＦＥＴ以外のＦＥＴ（ＦＥＴ２２から２６ｂ：後段ＦＥＴと直列に接続された前段ＦＥＴ）においては、帯域特性が広いことが求められる。このため、利得の絶対値および利得の周波数に対する平坦性を確保しつつ、出力電力を大きくするように整合回路３０から３６ｂ（前段ＦＥＴと接続された第１整合回路）を設計する。すなわち、整合回路３６ａから３８ｂによって整合される帯域特性は、整合回路３０から３６ｂによって整合される帯域特性に比べて狭帯域である。このた
め、最終段ＦＥＴ以外のＦＥＴにおいては、ＦＥＴの線形性が犠牲になる。
　【００２７】
　このような設計において、実施例１においては、最終段ＦＥＴ以外のＦＥＴのドレインアイドル電流を最終段ＦＥＴに比べて大きくする。これによ
り、最終段ＦＥＴ以外のＦＥＴは、Ａ級動作に近づくため、線形性が確保される。」
　段落【００２６】には、「第１整合回路」及び「第２整合回路」につい
て、「前記後段ＦＥＴのＰ１ｄＢが前記前段ＦＥＴより大きくなり、前記後段のＦＥＴの線形性が前記前段ＦＥＴより向上するように、整合されていること」についての記載はあるが、「前記後段ＦＥＴおよび前記前段ＦＥＴの単位ゲート幅あたりのドレインアイドル電流が同じとき」という条件については明示的な記載はない。
　しかし、段落【００２７】には、「このような設計において、実施例１においては、最終段ＦＥＴ以外のＦＥＴのドレインアイドル電流を最終段ＦＥＴに比べて大きくする。」と記載されており、「このような設計」とは、段落【００２６】の「第１整合回路」及び「第２整合回路」の設計のことであり、「このような設計において、……大きくする。」とあることから、段落【００２６】の設計は、まだ「大きくする」前である。
　このことは、段落【００２６】に「このため、最終段ＦＥＴ以外のＦＥＴにおいては、ＦＥＴの線形性が犠牲になる。」と記載されているのに対し
て、段落【００２７】では「……大きくする。これにより、最終段ＦＥＴ以外のＦＥＴは、Ａ級動作に近づくため、線形性が確保される。」と記載されているように「大きくする」ことにより、特性が改善されることからも明らかである。
　そして、「大きくする」前において、後段ＦＥＴ及び「前段ＦＥＴ」の単位ゲート幅あたりのドレインアイドル電流が同じであることは、「全てのＦＥＴ２２から２８ｄは、閾値電圧、同じゲート電圧でのドレインアイドル電流は同じである。したがって、同一のゲート電圧を全てのＦＥＴに印加すると、全てのドレイン電流が増加してしまう。よって、増幅器の消費電力が大きくなってしまう。」（段落【００２５】）等の「比較例」の記載から、当業者には自明のことである。
　したがって、「第１整合回路」及び「第２整合回路」についての上記補正は、当初明細書等に記載した事項の範囲内においてしたものである。
　また、平成２８年２月１７日付けの手続補正の他の補正も、当初明細書等に記載した事項の範囲内においてしたものである。
　上記のとおり、平成２８年２月１７日付けの手続補正は、特許法第１７条の２第３項に規定する要件を満たしている。
３．独立特許要件
　上記のように、平成２８年２月１７日付けの手続補正は、「第１整合回
路」及び「第２整合回路」についての限定を含むものであるから、特許請求の範囲の記載の減縮を目的とするものである。
　そこで、補正後の請求項１に係る発明（以下、「本願補正発明」とい
う。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか）について以下に検討する。
３−１．引用発明
　原査定の拒絶の理由に引用された特開２０１１−１４２６９２号公報（以下、「引用例」という。）には、図面とともに、以下の記載がなされてい
る。
　
（１）「【００２３】
　　【表１】
……
　図１は、本発明によるスイッチ付き電力増幅器の第１の実施例を示す構成図である。
　【００２４】
　第１の電力増幅器ＰＡ１の入力側には第１の単極２投スイッチＳＷ１と
モード１用の第１の入力整合回路ＰＣ１とモード２用の第２の入力整合回路ＰＣ２が接続され、第１の電力増幅器ＰＡ１の出力側には第２の単極２投スイッチＳＷ２とモード１用の第２の電力増幅器ＰＡ２とモード２用の第３の電力増幅器ＰＡ３が接続されている。
　【００２５】
　モード１においては、スイッチＳＷ１は、入力整合回路ＰＣ１の出力端子を電力増幅器ＰＡ１の入力端子に接続し、スイッチＳＷ２は、電力増幅器ＰＡ１の出力端子を電力増幅器ＰＡ２の入力端子に接続する。またモード２においては、スイッチＳＷ１は、入力整合回路ＰＣ２の出力端子を電力増幅器ＰＡ１の入力端子に接続し、スイッチＳＷ２は、電力増幅器ＰＡ１の出力端子を電力増幅器ＰＡ３の入力端子に接続する。その結果、モード１の高周波信号は、入力端子Ｐｉｎ１で受け取られ、出力端子Ｐｏｕｔ１から出力さ
れ、またモード２の高周波信号は、入力端子Ｐｉｎ２で受け取られ、出力端子Ｐｏｕｔ２から出力される。
　【００２６】
　第１の電力増幅器ＰＡ１は、第１のＧａＡｓＭＥＳＦＥＴ（ＧａＡｓ　Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＦＥＴ）ＰＡ１０１を有する。第２の電力増幅器ＰＡ２は、第２のＧａＡｓＭＥＳＦＥＴ　ＰＡ２０１と、第１の段間整合回路ＰＡ２０２と、第１の出力整合回路ＰＡ２０３とを有す
る。第３の電力増幅器ＰＡ３は、第３のＧａＡｓＭＥＳＦＥＴ　ＰＡ３０１と、第２の段間整合回路ＰＡ３０２と、第２の出力整合回路ＰＡ３０３とを有する。
　【００２７】
　第１の電力増幅器ＰＡ１と、第２の電力増幅器ＰＡ２と、第３の電力増幅器ＰＡ３とをそれぞれ構成する第１、第２、第３のＧａＡｓＭＥＳＦＥＴ
　ＰＡ１０１、ＰＡ２０１、ＰＡ３０１はデプレッション型であり、ゲート幅（Ｗｇ）がそれぞれ１ｍｍ、４ｍｍ、８ｍｍである。
　【００２８】
　Ｗｇが１ｍｍ、４ｍｍの第１、第２のＧａＡｓＭＥＳＦＥＴ　ＰＡ１０
１、ＰＡ２０１は、樹脂モールドパッケージに実装する。Ｗｇが８ｍｍの第３のＧａＡｓＭＥＳＦＥＴ　ＰＡ３０１は、セラミックパッケージに実装する(つまりセラミックキャリア上に実装され樹脂封止される)。
　【００２９】
　第１、第２の単極２投スイッチＳＷ１、ＳＷ２は、ＰＩＮダイオードを用いた回路（樹脂モールドされたＰＩＮダイオード、ＰＩＮダイオードの周辺回路として用いられるＤＣ
カット用のキャパシタ、抵抗成分およびインダクタンス成分をもつチョークコイルなどを含む回路）によって実現してもよく、あるいはＧａＡｓＭＥＳＦＥＴを用いた集積回路（ＧａＡｓＭＥＳＦＥＴとその周辺素子を一体化
し、樹脂モールドした回路）によって実現してもよい。
　【００３０】
　第１、第２、第３のＧａＡｓＭＥＳＦＥＴ　ＰＡ１０１、ＰＡ２０１、ＰＡ３０１の動作電源電圧はドレイン電圧が約３．５Ｖ、ゲート電圧は負電圧（約−２．０Ｖ〜約−３．０Ｖ）である。第１のＧａＡｓＭＥＳＦＥＴ　ＰＡ１０１では利得を重視し、第２、第３のＧａＡｓＭＥＳＦＥＴ　ＰＡ２０１、ＰＡ３０１では入出力特性の線形性、デジタル歪特性を重視してＡＢ級で動作（Ｉｄｓｓの約１０％のアイドル電流で動作）させている。ここで
「Ｉｄｓｓ」とは、ゲート−ソース間がショートされた状態（つまりゼロ・バイアス時）のドレイン−ソース電流のことをいう。第１、第２、第３のＧａＡｓＭＥＳＦＥＴのＩｄｓｓはそれぞれ約２５０ｍＡ、９００ｍＡ、１．７Ａである。
　【００３１】
　本実施例においては、第１、第２の単極２投スイッチＳＷ１、ＳＷ２の制御電圧としては、ＰＩＮダイオードを用いた回路の場合、０Ｖ／１２Ｖの２つのレベルを、ＧａＡｓＭＥＳＦＥＴを用いた集積回路の場合、０Ｖ／−
４．７Ｖの２つのレベルを用いる。
　【００３２】
　上記の第１、第２、第３の電力増幅器ＰＡ１、ＰＡ２およびＰＡ３を構成する入力整合回路、段間整合回路および出力整合回路は、周波数、出力電力および変調方式に応じて、所望の特性を満たすような機能や構成を有す
る。」
（２）「【００３９】
　図３は、入力整合回路ＰＣ１またはＰＣ２と第１のＧａＡｓＭＥＳＦＥＴ　ＰＡ１０１との等価回路を示す図である。第１のＧａＡｓＭＥＳＦＥＴ　ＰＡ１０１は、ドレイン１０１、ソース１０２およびゲート１０３を有す
る。ドレイン１０１は、チョークインダクタ１０４を介して電源端子１０１１に接続される。ソース１０２は、ソースインダクタ１０５を介してグラウンドに接続される。高周波信号は、端子１０３１に入力され、端子１０１２において出力される。入力整合回路ＰＣ１は、集中定数素子成分である、直列インダクタンス１０６、直列キャパシタンス１０７および並列キャパシタンス１０８によって表現できる。なお、段間整合回路および出力整合回路の等価回路も、同様に集中定数素子成分で表すことができる。したがって入力整合回路、段間整合回路および出力整合回路は、図３に例示した回路に限らず、集中定数素子の組合わせにより構成できる。例えば本実施例では、上述の整合回路を構成する集中定数素子は、チップ部品であるチップインダク
タ、チップコンデンサおよびチップ抵抗を用いて実現する。」
　したがって、引用例には次の発明（以下、「引用発明」という。）が記載されている。
　入力整合回路ＰＣ１の出力端子を第１のＧａＡｓＭＥＳＦＥＴ　ＰＡ１０１を有する第１の電力増幅器ＰＡ１の入力端子に接続し、
　第１の電力増幅器ＰＡ１の出力端子を、第２のＧａＡｓＭＥＳＦＥＴ　ＰＡ２０１と、第１の段間整合回路ＰＡ２０２と、第１の出力整合回路ＰＡ２０３とを有する第２の電力増幅器ＰＡ２の入力端子に接続し、
　第１、第２のＧａＡｓＭＥＳＦＥＴ　ＰＡ１０１、ＰＡ２０１はデプレッション型であり、ゲート幅（Ｗｇ）がそれぞれ１ｍｍ、４ｍｍであり、第
１、第２のＧａＡｓＭＥＳＦＥＴ　ＰＡ１０１、ＰＡ２０１の動作電源電圧はドレイン電圧が約３．５Ｖ、ゲート電圧は負電圧（約−２．０Ｖ〜約−
３．０Ｖ）であり、
　第１のＧａＡｓＭＥＳＦＥＴ　ＰＡ１０１では利得を重視し、第２のＧａＡｓＭＥＳＦＥＴ　ＰＡ２０１では入出力特性の線形性、デジタル歪特性を重視してＡＢ級で動作（Ｉｄｓｓの約１０％のアイドル電流で動作）させており、ここで「Ｉｄｓｓ」とは、ゲート−ソース間がショートされた状態
（つまりゼロ・バイアス時）のドレイン−ソース電流のことをいい、第１、第２のＧａＡｓＭＥＳＦＥＴのＩｄｓｓはそれぞれ約２５０ｍＡ、９００ｍＡである電力増幅器。
３−２．対比
　引用発明の第１のＧａＡｓＭＥＳＦＥＴ　ＰＡ１０１及び第２のＧａＡｓＭＥＳＦＥＴ　ＰＡ２０１は、それぞれ本願補正発明の前段ＦＥＴ及び後段ＦＥＴに対応する。
　引用発明においても整合回路がＦＥＴのゲート及びドレインに接続されることは明らかであるから、引用発明の入力整合回路ＰＣ１、及び第１の段間整合回路ＰＡ２０２の一部が、本願補正発明の第１整合回路に対応し、引用発明の第１の段間整合回路ＰＡ２０２の残りの部分、及び第１の出力整合回路ＰＡ２０３が、本願補正発明の第２整合回路に対応する。
　引用発明の第１のＧａＡｓＭＥＳＦＥＴ　ＰＡ１０１は、ゲート幅（Ｗ
ｇ）が１ｍｍ、Ｉｄｓｓが約２５０ｍＡであり、その約１０％のアイドル電流で動作し、その単位ゲート幅あたりのドレインアイドル電流は約２５ｍＡである。
　引用発明の第２のＧａＡｓＭＥＳＦＥＴ　ＰＡ２０１は、ゲート幅（Ｗ
ｇ）が４ｍｍ、Ｉｄｓｓが約９００ｍＡであり、その約１０％のアイドル電流で動作し、その単位ゲート幅あたりのドレインアイドル電流は約２２．５ｍＡである。
　したがって、本願補正発明と引用発明とを対比すると、以下の点で一致
し、また相違する。
（１）一致点
　前段ＦＥＴと、
　前記前段ＦＥＴのドレインに後段ＦＥＴのゲートが接続されるように前記前段ＦＥＴに直列に接続された前記後段ＦＥＴと、
　前記前段ＦＥＴのゲートおよびドレインにそれぞれ接続された第１整合回路と、
　前記後段ＦＥＴのゲートおよびドレインにそれぞれ接続された第２整合回路と、
　を具備し、
　前記後段ＦＥＴの単位ゲート幅あたりのドレインアイドル電流が、前記前段ＦＥＴの単位ゲート幅あたりのドレインアイドル電流に比べて小さくなる値とされていることを特徴とする増幅器。
（２）相違点１
　本願補正発明は「前記第２整合回路によって整合される帯域特性は、前記第１整合回路によって整合される帯域特性に比べて狭帯域であり」とするのに対して、引用発明では整合回路の帯域特性について特定がない点。
（３）相違点２
　本願補正発明は「前記後段ＦＥＴのゲートバイアス電圧は、前記前段ＦＥＴのゲートバイアス電圧と異なり、かつ前記後段ＦＥＴのゲートバイアス電圧が前記前段ＦＥＴのゲートバイアス電圧と異なることにより前記後段ＦＥＴの単位ゲート幅あたりのドレインアイドル電流が、前記前段ＦＥＴの単位ゲート幅あたりのドレインアイドル電流に比べて小さくなる値で印加され」とするのに対して、引用発明では「ゲート電圧は負電圧（約−２．０Ｖ〜約−３．０Ｖ）」とする点。
（４）相違点３
　本願補正発明は「前記第１整合回路および前記第２整合回路は、前記後段ＦＥＴおよび前記前段ＦＥＴの単位ゲート幅あたりのドレインアイドル電流が同じとき、前記後段ＦＥＴのＰ１ｄＢが前記前段ＦＥＴより大きくなり、前記後段のＦＥＴの線形性が前記前段ＦＥＴより向上するように、整合されていること」とするのに対して、引用発明では整合回路のそのような特性について特定がない点。
　なお、請求人は、アイドル電流について審判請求書の請求の理由で
「３．３．拒絶理由に対する意見 
 １）審査官殿は、請求項１−６に係る発明は進歩性がないとされました。 
  
 ２）相違点 
……
この記載からすれば、当業者は、ＰＡ１０１では、利得を重視するためアイドル電流を設定しており、ＰＡ２０１、ＰＡ３０１では入出力特性の線形
性、デジタル歪特性を重視するため、Ｉｄｓｓの約１０％のアイドル電流で動作させていると理解するのが自然であります。すなわち、引用文献１に
は、ＰＡ２０１、ＰＡ３０１のアイドル電流は開示されているもののＰＡ１０１のアイドル電流は開示されておりません。」
と主張している。
　入出力特性の線形性、デジタル歪特性を重視するために、ＡＢ級で動作
（Ｉｄｓｓの約１０％のアイドル電流で動作）させることは理解できるが、利得を重視することと、ＡＢ級で動作させることは関連しないから、請求人の主張は理由があるようにも思われる。
　しかし、引用例には、第１のＧａＡｓＭＥＳＦＥＴ　ＰＡ１０１のＩｄｓｓも、第２のＧａＡｓＭＥＳＦＥＴ　ＰＡ２０１のＩｄｓｓと並べて記載されており、ＡＢ級で動作（Ｉｄｓｓの約１０％のアイドル電流で動作）させるのでなければ示す必要のない値であるから、第１のＧａＡｓＭＥＳＦＥＴ　ＰＡ１０１もＡＢ級で動作（Ｉｄｓｓの約１０％のアイドル電流で動作）させるものと解釈するのが適切である。
３−３．判断
　上記相違点３について検討する。
　原査定の拒絶の理由に引用された特開２００３−１２４７５４号公報に
は、整合回路の帯域特性については記載があるが、上記相違点３のような特性については記載も示唆もされていない。
　また、整合回路の特性を上記相違点３のようにすることは周知技術でもなく、当業者が容易にできることともいえない。
　そもそも、引用発明の第２のＧａＡｓＭＥＳＦＥＴ　ＰＡ２０１は、入出力特性の線形性、デジタル歪特性を重視してＡＢ級で動作させるものであ
り、整合回路の特性を上記相違点３のようにする必要がないものである。
３−４．むすび（独立特許要件）
　上記のように、本願補正発明は引用発明に基づいて当業者が容易に発明をすることができたものとはいえない。
　また、他に独立して特許を受けることができない理由を発見しない。
　他の請求項に係る発明についても同様である。
４．むすび（平成２８年２月１７日付けの手続補正）
　以上のとおり、平成２８年２月１７日付けの手続補正は、適法になされたものである。
第３．本願発明
　上記「第２．平成２８年２月１７日付けの手続補正」のとおり、平成２８年２月１７日付けの手続補正は、適法になされたものであるから、本願の請求項１−５に係る発明は、この手続補正によって補正された特許請求の範囲の各請求項に記載された事項により特定されるとおりのものである。
　そして上記「第２．」と同様の理由で、原査定の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。