【事件の表示】
　特願２０１２−５３７１５６「半導体素子」拒絶査定不服審判事件〔平成２３年　５月　５日国際公開，ＷＯ２０１１／０５３８８０，平成２５年　３月１４日国内公表，特表２０１３−５０９７２９〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，２０１０年（平成２２年）１０月２９日（パリ条約による優先権主張　外国庁受理２００９年１０月３０日，米国）を国際出願日とする出願であって，その手続の経緯は以下のとおりである。
　平成２４年　４月２３日　上申書
　平成２４年　６月１８日　国際出願翻訳文・手続補正書（図面）
　平成２４年　９月１４日　手続補正書（図面）
　平成２４年　９月１４日　却下理由通知書
　　　　　　　　　　　　（平成２４年６月１８日付手続補正書）
　平成２５年　１月２２日　手続却下の処分
　　　　　　　　　　　　（平成２４年６月１８日付手続補正書）
　平成２５年　５月２９日　審査請求・上申書
　平成２５年　９月　２日　手続補正書（審査請求書）
　平成２６年　３月１２日　拒絶理由通知
　平成２６年　８月２７日　意見書・手続補正書
　平成２６年１０月１０日　拒絶査定
　平成２７年　２月１７日　審判請求・手続補正書
　平成２７年　３月２５日　手続補正書（審判請求書）
　平成２７年　３月２７日　手続補正書
　　　　　　　　　　　　（審判請求書「請求の理由」を補正。）
　
 第２　補正の却下の決定
［補正却下の決定の結論］
　平成２７年２月１７日付けの手続補正（以下「本件補正」という。）を却下する。
［理由］
１　本件補正の内容
　本件補正は，特許請求の範囲を補正するものであって，本件補正前の特許請求の範囲の記載は，本件補正の前後で以下のとおりである。  
　・補正前
　「【請求項１】
　半導体素子であって，
　導電性サブストレートと，
　ドレインコンタクトであって，前記サブストレートは，介在層によって前記ドレインコンタクトから分離される，ドレインコンタクトと，
　前記介在層内に延びるが前記介在層を完全には貫通しない複数のゲートトレンチであって，前記ゲートトレンチのそれぞれは第一のフィラー材料によって充填されている，複数のゲートトレンチと，
　前記介在層内に延びるが前記介在層を完全には貫通しない複数のソースコンタクトトレンチであって，前記ソースコンタクトトレンチのそれぞれは，前記第１のフィラー材料とは異なる第２のフィラー材料によって充填されている，複数のソースコンタクトトレンチと，
　前記介在層を完全に貫通して前記サブストレートに達する複数のフィードスルートレンチであって，前記フィードスルートレンチのそれぞれは前記第２のフィラー材料によって充填されており，かつ，前記ドレインコンタクトに連結されており，前記複数のフィードスルートレンチは，前記ドレインコンタクトの下方において互いに隣接している，フィードスルートレンチと，
　を含む，半導体素子。
　【請求項２】
　前記第１のフィラー材料はポリシリコンを含み，前記第２のフィラー材料はタングステンを含む，請求項２に記載の半導体素子。
　【請求項３】
　前記フィードスルートレンチのそれぞれは，前記第２のフィラー材料を前記介在層から分離させるコンフォーマルコーティングによってライニングされる，請求項１または２に記載の半導体素子。
　【請求項４】
　前記コンフォーマルコーティングは，チタンおよび窒化チタンからなる群から選択された材料を含む，請求項３に記載の半導体素子。
　【請求項５】
　前記コンフォーマルコーティングは，厚さが約６０ナノメータ（６００オングストローム）のチタンと，厚さが約２０ナノメータ（２００オングストローム）の窒化チタンとを含む，請求項３または４に記載の半導体素子。
　【請求項６】
　前記素子はフリップチップを含み，前記フリップチップの表面上には，複数の半田ボールが形成され，前記ドレインコンタクトは，前記半田ボールのうち少なくとも１つに連結される，請求項１から５のいずれか１項に記載の半導体素子。
　【請求項７】
　前記フィードスルートレンチは，前記素子のドレイン領域内の前記ドレインコンタクトの下方に非均一にアレイ状に配置され，前記複数のフィードスルートレンチは，前記素子のソース領域に向かって集中的に配置される，請求項１から６のいずれか１項に記載の半導体素子。
　【請求項８】
　前記複数のフィードスルートレンチのそれぞれのトレンチの最浅点における深さはおよそ８．７ミクロンであり，幅はおよそ０．９ミクロンであり，ピッチはおよそ１．７ミクロンである，請求項１から７のいずれか１項に記載の半導体素子。
　【請求項９】
　フリップチップ半導体素子であって，
　前記素子の第１の表面上のドレインコンタクトに連結された半田ボールを含む複数の半田ボールと，
　前記素子の第２の表面上の第１の金属層であって，前記第２の表面は前記第１の表面と反対側の表面である，第１の金属層と，
　前記第１の金属層に隣接するサブストレートであって，前記サブストレートは，介在層によって前記ドレインコンタクトから分離される，サブストレートと，
　前記介在層内に延びるが前記介在層を完全には貫通しない複数のゲートトレンチであって，前記ゲートトレンチのそれぞれは第１のフィラー材料によって充填されている，複数のゲートトレンチと，
　前記介在層内に延びるが前記介在層を完全には貫通しない複数のソースコンタクトトレンチであって，前記ソースコンタクトトレンチのそれぞれは，前記第１のフィラー材料とは異なる第２のフィラー材料によって充填されている，複数のソースコンタクトトレンチと，
　前記介在層を完全に貫通して前記サブストレートに達する複数のフィードスルートレンチであって，前記フィードスルートレンチのそれぞれは前記第２のフィラー材料によって充填されており，かつ，前記ドレインコンタクトに連結されており，前記フィードスルートレンチは，前記介在層を通じて前記サブストレート内へと延び，前記複数のフィードスルートレンチは，前記ドレインコンタクトの下方において互いに隣接しており，動作工程において，前記素子は回路を含み，前記回路は，ソースコンタクトから前記介在層，前記サブストレートおよび前記フィードスルートレンチを通じて前記ドレインコンタクトへと延びる，フィードスルートレンチと，
を含む，半導体素子。
　【請求項１０】
　前記第１のフィラー材料はポリシリコンを含み，前記第２のフィラー材料はタングステンを含む，請求項９に記載の半導体素子。
　【請求項１１】
　前記ソースコンタクトトレンチおよび前記フィードスルートレンチそれぞれは，前記第２のフィラー材料を前記介在層から分離させるコンフォーマルコーティングによってライニングされる，請求項９または１０に記載の半導体素子。
　【請求項１２】
　前記コンフォーマルコーティングは，チタンおよび窒化チタンからなる群から選択された材料を含む，請求項９から１１のいずれか１項に記載の半導体素子。
　【請求項１３】
　前記フィードスルートレンチは，前記ドレインコンタクトおよび前記サブストレートの間の前記ドレインコンタクトの下方において，非均一に分布されており，前記ソースコンタクトに向かって前記フィードスルートレンチの密度が高くなる，請求項９から１２のいずれか１項に記載の半導体素子。
　【請求項１４】
　フリップチップを作製する方法であって，
　構造のエピタキシャル層の表面内に複数のゲートトレンチを形成する工程であって，前記ゲートトレンチは，前記エピタキシャル層の中に部分的に延びるが前記エピタキシャル層を完全には貫通せず，複数のソーストレンチも前記エピタキシャル層の前記表面内に形成され，前記ソーストレンチは，前記エピタキシャル層の中に部分的に延びるが前記エピタキシャル層を完全には貫通しない，工程と，
　前記表面内に複数のフィードスルートレンチを形成する工程であって，前記フィードスルートレンチは，前記エピタキシャル層を完全に貫通してサブストレート内へと延びて，前記エピタキシャル層の第２の表面に隣接する，工程と，
　第１のフィラー材料を前記ゲートトレンチ中に堆積させ，第２のフィラー材料を前記ソーストレンチおよび前記フィードスルートレンチ双方の内部に堆積させる工程であって，前記第２のフィラー材料は前記第１のフィラー材料と異なり，その後前記ソーストレンチはソースコンタクトとして用いられる第１の半田ボールへと電気的に連結され，前記複数のフィードスルートレンチはドレインコンタクトの下方で互いに隣接しており，その後前記フィードスルートレンチは前記ドレインコンタクトとして用いられる第２の半田ボールへと電気的に連結される，工程と，
　を含む，方法。
　【請求項１５】
　前記第１のフィラー材料はポリシリコンを含み，前記第２のフィラー材料はタングステンを含む，請求項１４に記載の方法。
　【請求項１６】
　前記ゲートトレンチおよび前記フィードスルートレンチが形成された後であって，前記第２のフィラー材料が堆積される前に，実行される，同一のプロセス工程において，前記ソーストレンチをライニングしかつ前記フィードスルートレンチをライニングするコンフォーマルコーティングを堆積させる工程をさらに含む，請求項１４または１５に記載の方法。
　【請求項１７】
　前記コンフォーマルコーティングは，チタンおよび窒化チタンからなる群から選択された材料を含む，請求項１４から１６のいずれか１項に記載の方法。
　【請求項１８】
　前記フィードスルートレンチは，前記ドレインコンタクトの下方の前記ドレイン領域内おいて非均一に分布されており，前記フィードスルートレンチは，前記フリップチップのソース領域に向かって集中的に配置される，請求項１４から１７のいずれか１項に記載の方法。」
　・補正後
　「【請求項１】
　半導体素子であって，
　導電性サブストレートと，
　ドレインコンタクトであって，前記サブストレートは，介在層によって前記ドレインコンタクトから分離される，ドレインコンタクトと，
　前記介在層内に延びるが前記介在層を完全には貫通しない複数のゲートトレンチであって，前記ゲートトレンチのそれぞれは第一のフィラー材料によって充填されている，複数のゲートトレンチと，
　前記介在層内に延びるが前記介在層を完全には貫通しない複数のソースコンタクトトレンチであって，前記ソースコンタクトトレンチのそれぞれは，前記第１のフィラー材料とは異なる第２のフィラー材料によって充填されている，複数のソースコンタクトトレンチと，
　前記介在層を完全に貫通して前記サブストレートに達する複数のフィードスルートレンチであって，前記フィードスルートレンチのそれぞれは前記第２のフィラー材料によって充填されており，かつ，前記ドレインコンタクトに連結されており，前記複数のフィードスルートレンチは，前記ドレインコンタクトの下方において互いに隣接している，フィードスルートレンチと，
　を含む，半導体素子。
 　【請求項２】
　前記第１のフィラー材料はポリシリコンを含み，前記第２のフィラー材料はタングステンを含む，請求項２に記載の半導体素子。
　【請求項３】
　前記フィードスルートレンチのそれぞれは，前記第２のフィラー材料を前記介在層から分離させるコンフォーマルコーティングによってライニングされる，請求項１または２に記載の半導体素子。
　【請求項４】
　前記コンフォーマルコーティングは，チタンおよび窒化チタンからなる群から選択された材料を含む，請求項３に記載の半導体素子。
　【請求項５】
　前記コンフォーマルコーティングは，厚さが約６０ナノメータ（６００オングストローム）のチタンと，厚さが約２０ナノメータ（２００オングストローム）の窒化チタンとを含む，請求項３または４に記載の半導体素子。
　【請求項６】
　前記素子はフリップチップを含み，前記フリップチップの表面上には，複数の半田ボールが形成され，前記ドレインコンタクトは，前記半田ボールのうち少なくとも１つに連結される，請求項１から５のいずれか１項に記載の半導体素子。
　【請求項７】
　前記フィードスルートレンチは，前記素子のドレイン領域内の前記ドレインコンタクトの下方に非均一にアレイ状に配置され，前記複数のフィードスルートレンチは，前記素子のソース領域に向かって集中的に配置される，請求項１から６のいずれか１項に記載の半導体素子。
　【請求項８】
　前記複数のフィードスルートレンチのそれぞれのトレンチの最浅点における深さはおよそ８．７ミクロンであり，最深点における深さはおよそ９．３ミクロンであり，幅はおよそ０．９ミクロンであり，ピッチはおよそ１．７ミクロンである，請求項１から７のいずれか１項に記載の半導体素子。
　【請求項９】
　フリップチップ半導体素子であって，
　前記素子の第１の表面上のドレインコンタクトに連結された半田ボールを含む複数の半田ボールと，
　前記素子の第２の表面上の第１の金属層であって，前記第２の表面は前記第１の表面と反対側の表面である，第１の金属層と，
　前記第１の金属層に隣接するサブストレートであって，前記サブストレートは，介在層によって前記ドレインコンタクトから分離される，サブストレートと，
　前記介在層内に延びるが前記介在層を完全には貫通しない複数のゲートトレンチであって，前記ゲートトレンチのそれぞれは第１のフィラー材料によって充填されている，複数のゲートトレンチと，
　前記介在層内に延びるが前記介在層を完全には貫通しない複数のソースコンタクトトレンチであって，前記ソースコンタクトトレンチのそれぞれは，前記第１のフィラー材料とは異なる第２のフィラー材料によって充填されている，複数のソースコンタクトトレンチと，
　前記介在層を完全に貫通して前記サブストレートに達する複数のフィードスルートレンチであって，前記フィードスルートレンチのそれぞれは前記第２のフィラー材料によって充填されており，かつ，前記ドレインコンタクトに連結されており，前記フィードスルートレンチは，前記介在層を通じて前記サブストレート内へと延び，前記複数のフィードスルートレンチは，前記ドレインコンタクトの下方において互いに隣接しており，動作工程において，前記素子は回路を含み，前記回路は，ソースコンタクトから前記介在層，前記サブストレートおよび前記フィードスルートレンチを通じて前記ドレインコンタクトへと延びる，フィードスルートレンチと，
を含む，半導体素子。
　【請求項１０】
　前記第１のフィラー材料はポリシリコンを含み，前記第２のフィラー材料はタングステンを含む，請求項９に記載の半導体素子。
　【請求項１１】
　前記ソースコンタクトトレンチおよび前記フィードスルートレンチそれぞれは，前記第２のフィラー材料を前記介在層から分離させるコンフォーマルコーティングによってライニングされる，請求項９または１０に記載の半導体素子。
　【請求項１２】
　前記コンフォーマルコーティングは，チタンおよび窒化チタンからなる群から選択された材料を含む，請求項９から１１のいずれか１項に記載の半導体素子。
　【請求項１３】
　前記フィードスルートレンチは，前記ドレインコンタクトおよび前記サブストレートの間の前記ドレインコンタクトの下方において，非均一に分布されており，前記ソースコンタクトに向かって前記フィードスルートレンチの密度が高くなる，請求項９から１２のいずれか１項に記載の半導体素子。
　【請求項１４】
　フリップチップを作製する方法であって，
　構造のエピタキシャル層の表面内に複数のゲートトレンチを形成する工程であって，前記ゲートトレンチは，前記エピタキシャル層の中に部分的に延びるが前記エピタキシャル層を完全には貫通せず，複数のソーストレンチも前記エピタキシャル層の前記表面内に形成され，前記ソーストレンチは，前記エピタキシャル層の中に部分的に延びるが前記エピタキシャル層を完全には貫通しない，工程と，
　前記表面内に複数のフィードスルートレンチを形成する工程であって，前記フィードスルートレンチは，前記エピタキシャル層を完全に貫通してサブストレート内へと延びて，前記エピタキシャル層の第２の表面に隣接する，工程と，
　第１のフィラー材料を前記ゲートトレンチ中に堆積させ，第２のフィラー材料を前記ソーストレンチおよび前記フィードスルートレンチ双方の内部に堆積させる工程であって，前記第２のフィラー材料は前記第１のフィラー材料と異なり，その後前記ソーストレンチはソースコンタクトとして用いられる第１の半田ボールへと電気的に連結され，前記複数のフィードスルートレンチはドレインコンタクトの下方で互いに隣接しており，その後前記フィードスルートレンチは前記ドレインコンタクトとして用いられる第２の半田ボールへと電気的に連結される，工程と，
　を含む，方法。
　【請求項１５】
　前記第１のフィラー材料はポリシリコンを含み，前記第２のフィラー材料はタングステンを含む，請求項１４に記載の方法。
　【請求項１６】
　前記ゲートトレンチおよび前記フィードスルートレンチが形成された後であって，前記第２のフィラー材料が堆積される前に，実行される，同一のプロセス工程において，前記ソーストレンチをライニングしかつ前記フィードスルートレンチをライニングするコンフォーマルコーティングを堆積させる工程をさらに含む，請求項１４または１５に記載の方法。
　【請求項１７】
　前記コンフォーマルコーティングは，チタンおよび窒化チタンからなる群から選択された材料を含む，請求項１４から１６のいずれか１項に記載の方法。
　【請求項１８】
　前記フィードスルートレンチは，前記ドレインコンタクトの下方の前記ドレイン領域内において非均一に分布されており，前記フィードスルートレンチは，前記フリップチップのソース領域に向かって集中的に配置される，請求項１４から１７のいずれか１項に記載の方法。」
　
２　補正事項の整理
　本件補正による，本件補正前の特許請求の範囲についての補正を整理すると次のとおりとなる。（当審注．下線は補正箇所を示し，当審で付加したもの。） 
　・補正事項１
　本件補正前の請求項８の「前記複数のフィードスルートレンチのそれぞれのトレンチの最浅点における深さはおよそ８．７ミクロンであり，幅はおよそ０．９ミクロンであり，ピッチはおよそ１．７ミクロンである，」を，「前記複数のフィードスルートレンチのそれぞれのトレンチの最浅点における深さはおよそ８．７ミクロンであり，
最深点における深さはおよそ９．３ミクロンであり，
　
３　補正の適否について
　本願の願書に最初に添付した明細書の段落【００２４】の記載から，補正事項１は本願の願書に最初に添付した明細書，特許請求の範囲又は図面に記載された事項の範囲内においてされたものであることは明らかであるので，補正事項１は，特許法第１７条の２第３項の規定に適合する。
　そして，補正事項１において，本件補正前の請求項８における「前記複数のフィードスルートレンチのそれぞれのトレンチの最浅点における深さはおよそ８．７ミクロンであり，」を，「前記複数のフィードスルートレンチのそれぞれのトレンチの最浅点における深さはおよそ８．７ミクロンであり，最深点における深さはおよそ９．３ミクロンであり，」とする補正は，「複数のフィードスルートレンチ」のそれぞれのトレンチの深さを限定するもので，本件補正前の請求項８に記載された発明特定事項を限定的に減縮するものであるから，特許法第１７条の２第４項の規定に適合することは明らかであり，また，同法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 
 　
４　独立特許要件についての検討 
（１）検討の前提
　上記３で検討したとおり，本件補正における，本件補正前の請求項８についての補正事項１は，特許法第１７条の２第５項第２号に掲げる，特許請求の範囲の減縮を目的とする補正を含むから，本件補正後の特許請求の範囲に記載された事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき，更に検討する。
　
（２）本願補正発明
　本件補正後の請求項１において，「前記ゲートトレンチのそれぞれは第一のフィラー材料によって充填されている，」との記載は，「前記ゲートトレンチのそれぞれは第
１
　「【請求項１】
　半導体素子であって，
　導電性サブストレートと，
　ドレインコンタクトであって，前記サブストレートは，介在層によって前記ドレインコンタクトから分離される，ドレインコンタクトと，
　前記介在層内に延びるが前記介在層を完全には貫通しない複数のゲートトレンチであって，前記ゲートトレンチのそれぞれは第１のフィラー材料によって充填されている，複数のゲートトレンチと，
　前記介在層内に延びるが前記介在層を完全には貫通しない複数のソースコンタクトトレンチであって，前記ソースコンタクトトレンチのそれぞれは，前記第１のフィラー材料とは異なる第２のフィラー材料によって充填されている，複数のソースコンタクトトレンチと，
　前記介在層を完全に貫通して前記サブストレートに達する複数のフィードスルートレンチであって，前記フィードスルートレンチのそれぞれは前記第２のフィラー材料によって充填されており，かつ，前記ドレインコンタクトに連結されており，前記複数のフィードスルートレンチは，前記ドレインコンタクトの下方において互いに隣接している，フィードスルートレンチと，
　を含む，半導体素子。」
　
（３）引用文献の記載と引用発明
　ア　引用文献
　原査定の拒絶の理由に引用された，本願の優先権主張の日（以下「本願優先日」という。）前に日本国内において頒布された刊行物である，特表２００４−５０２２９３号公報（以下「引用文献」という。）には，図面とともに，次の記載がある。（当審注．下線は当審において付加した。以下同じ。）
（ア）「【００１２】
（好ましい実施形態の詳細な説明）
図１乃至図６は，本発明の半導体デバイスの第１の実施形態を示す図である。この第１の実施形態は，フリップチップパワーＭＯＳＦＥＴの形態であって，全ての電極を１つの平面内に有し，コンタクトバンプを有することで，支持体構造，たとえばプリント回路基板のトレースまたはその他の導体へのコンタクトが可能である
・・・
【００１５】
図４及び図６は
トレンチ型パワーＭＯＳＦＥＴ形状を示す図である
Ｐチャネルデバイスの場合には，Ｐ
＋
シリコン基板５０を使用し，低濃度Ｐ型の接合収容層（ｊｕｎｃｔｉｏｎ  ｒｅｃｅｉｖｉｎｇ  ｌａｙｅｒ）５１を，Ｐ
＋
基板５０上にエピタキシャル成長させる。次に，Ｎ型ベースまたはチャネル拡散層（ｄｉｆｆｕｓｉｏｎ）５２（図４および図５）を形成する
【００１６】
その後，従来技術を用いて，
隔離されたメサ領域を形成する複数の平行なトレンチ６０，６１（図４），または交差するトレンチのアレイを形成し
導電性ポリシリコンゲート７５を，各トレンチ内部のゲート酸化層上に堆積させた後，エッチング除去して，ポリシリコンをトレンチ，ゲートバス，およびパッド領域内にのみ残す
【００１７】
Ｐ
＋
ソース拡散層５３を，Ｎ拡散層５２の最上部に形成して，層５２および５３を通してエッチングする。次に，コンタクト開口部８１および８２（図４）を，Ｐ
＋
ソース層５３を貫通してチャネル層５２内までエッチングした後，Ｎ
＋
コンタクト拡散層を開口部８１および８２の底部に形成する
誘電体材料を横方向にエッチングして，ダイ表面上のソース領域の部分をコンタクト用に露出させる
連続アルミニウム層をデバイス表面上に堆積させて，アルミニウムをＰ
＋
ソース領域５３およびＮ型チャネル領域５２にコンタクトさせる
このアルミニウム層をエッチングによって分離して，ソースコンタクト３１，ドレインコンタクト３２，およびゲートパッド３３にする
・・・
【００１９】
図４において，ドレイン金属３２は，Ｐ＋基板５０の上方向に延びる部分とコンタクトするように示されている。これは模式的に示したものであり，実際には，
表面ドレイン３２からＰ＋基板５０へのコンタクトが，図７または図８に示すように形成されている
図８においては，トレンチ９１がトレンチエッチングプロセス（活性領域を形成するため）の間に形成されて，金属または導電性ポリシリコン９２が充填されている
【００２０】
図１乃至図８のデバイスの動作は，当業者には明らかである。すなわち，デバイスをオンにするためには，好適な電位をソースおよびドレイン電極３１および３２に印加し，ゲート電位をゲート７５に印加することによって，ゲート酸化層７０〜７１に隣接するＮ型シリコンがＰ型に反転する。その結果，回路として，ソース電極３１から，ソース領域５３を通り，反転領域を通ってＰ領域５１，Ｐ＋基板５０まで，
そしてＰ
＋
基板５０を横方向に通って，上方向に（領域
９２を通って）ドレイン電極３１へ向かう
【００２１】
図１乃至図８のデバイスによって，マウントできるデバイスのサイズが最小限になる；すなわち，ダイのサイズになる。ダイそれ自体は，垂直構造，セルラートレンチ技術を用いて，ＲＤＳＯＮが非常に低い。たとえば，デザインに１１０×１０６セル／ｉｎ２（１７×１０６セル／ｃｍ２）以上を用いることができる。しかし標準のトレンチＦＥＴデザインとは異なり，ドレイン接続は，ダイの前面または最上部になされる。ダイの底面を背面研磨したり，またはダイの底面に金属を堆積させたりする必要は全くない。背面研磨しないことによって，Ｐ＋基板がより厚いため，ドレイン電流の流れに対する横方向抵抗を小さくすることができる。好ましくは，ダイ底面は粗くて未研磨で，その表面積を増加させてチップからの熱除去を助長しても良い。」
（イ）図８には，
「トレンチ９１」が「ドレインコンタクト３２」を構成する材料で充填された構成
　イ　引用発明
（ア）上記ア（ア）の引用文献の記載（【００１６】）及び当該記載で参酌する図４より，引用文献には，
「Ｐ
＋
基板５０」上の「低濃度Ｐ型の接合収容層５１」内に延びるが，上記「低濃度Ｐ型の接合収容層５１」を完全には貫通しない複数の平行な「トレンチ６０，６１」それぞれに「導電性ポリシリコンゲート７５」が充填された構成
（イ）上記ア（ア）の引用文献の記載（【００１７】）及び当該記載で参酌する図４より，引用文献には，
「Ｐ
＋
基板５０」上の「低濃度Ｐ型の接合収容層５１」に形成された「Ｎ型ベースまたはチャネル拡散層５２」内に延びるが，上記「Ｎ型ベースまたはチャネル拡散層５２」を完全には貫通しない「コンタクト開口部８１および８２」に，「ソースコンタクト３１」を構成するアルミニウムが充填された構成
（ウ）上記ア（ア）の引用文献の記載（【００１７】，【００１９】及び【００２０】），並びに当該記載で参酌する図４及び図８より，引用文献には，
「ドレインコンタクト３２」が，「Ｐ
＋
基板５０」上の「低濃度Ｐ型の接合収容層５１」の表面に形成された構成
上記「低濃度Ｐ型の接合収容層５１」を完全に貫通して上記「Ｐ
＋
基板５０」に達する「トレンチ９１」に，「金属または導電性ポリシリコン９２」が充填された構成
上記「トレンチ９１」が上記「ドレインコンタクト３２」に連結された構成
（エ）以上から，引用文献には，次の発明（以下「引用発明」という。）が記載されていると認められる。
「トレンチ型パワーＭＯＳＦＥＴである半導体デバイスであって，
　Ｐ＋シリコン基板５０と，上記Ｐ＋シリコン基板５０上の低濃度Ｐ型の接合収容層５１とを備え，
　ドレインコンタクト３２が上記低濃度Ｐ型の接合収容層５１の表面に形成され，
　上記低濃度Ｐ型の接合収容層５１内に延びるが，上記低濃度Ｐ型の接合収容層５１を完全には貫通しない複数の平行なトレンチ６０及び６１それぞれに，導電性ポリシリコンゲート７５が充填され，
　上記低濃度Ｐ型の接合収容層５１に形成されたＮ型ベースまたはチャネル拡散層５２内に延びるが，上記Ｎ型ベースまたはチャネル拡散層５２を完全には貫通しないコンタクト開口部８１及び８２に，ソースコンタクト３１を構成するアルミニウムが充填され，
　上記低濃度Ｐ型の接合収容層５１を完全に貫通して上記Ｐ＋シリコン基板５０に達するトレンチ９１に，金属または導電性ポリシリコン９２が充填され，且つ上記トレンチ９１が上記ドレインコンタクト３２に連結された，
　半導体デバイス。」
　
（４）周知例の記載と周知技術
　ア　周知例１
　原査定の拒絶の理由に引用された，本願優先日前に日本国内において頒布された刊行物である，特開２００７−１８４５５３号公報（以下「周知例１」という。）には，図面とともに，次の記載がある。
　「【００１５】
  ここで，
本発明の半導体装置について，トレンチ構造のアップドレイン型ＭＯＳトランジスタ
【００１６】
  先ず，図１に示すように一導電型，
例えばＮ型シリコンから成る半導体基板１上にＮ型エピタキシャル層２が形成され，このエピタキシャル層２の表層にＰ型拡散層３（チャネル領域ＣＨ）が形成されている
【００１７】
  また，
Ｐ型拡散層３の表層から前記エピタキシャル層２の所定深さ位置にまで達するトレンチ溝４が形成されている。このトレンチ溝４内には，絶縁膜５で取り囲まれたポリシリコン膜から成る導電層が埋設され，ゲート電極（Ｇ）６が構成されている
【００１８】
  
エピタキシャル層２の表層には，トレンチ溝４の両側壁部に前記絶縁膜５に隣接したＮ型のソース層７が形成されている。そして，隣り合うソース層７の間にまたがるようにＰ型ボディー層（ＢＤ）８が形成されている。また，各ソース層７上には，例えばアルミニウム（Ａｌ）合金膜から成るソース電極７Ａ（Ｓ）が形成されている
【００１９】
  また，
エピタキシャル層２の表層から半導体基板１の裏面まで貫通するように
貫通孔１０が穿設されている。この貫通孔１０内には，貫通電極構造を成すドレイン層１１が構成されている
・・・
【００２４】
  次に，図３に示すように，貫通孔１０の底部の第１金属膜１８上と半導体基板１の表面上にスパッタ法を用いて，例えばＴｉ膜等から成る第２金属膜１３を形成する。・・・
・・・
【００２７】
  続いて，図４に示すように，ＣＶＤ法を用いて貫通孔１０内を含む全面に，例えばＴｉＮ膜またはＷＮ膜またはＴａＮ等から成るバリアメタル膜１４（第３金属膜）を形成する。・・・
【００２８】
  そして，図５に示すように，バリアメタル膜１４上にＣＶＤ法やスパッタ法等の薄膜形成法を用いてＣｕ層から成るシード層（不図示）を形成する。シード層は，配線層１５をメッキ形成するための下地電極となる導電層である。次に，
シード層上に電解メッキ法を用いてＣｕ層から成る配線層１５（第４金属膜）を形成する
・・・
【００３２】
  また，
本発明では
貫通電極構造から成るドレイン層１１が形成されている
従来の半導体装置に比べて低抵抗化が図れる
複数の貫通電極を形成するものであっても良い
　イ　周知例２
　本願優先日前に日本国内において頒布された刊行物である，特開２００２−３５３４５２号公報（以下「周知例２」という。）には，図面とともに，次の記載がある。
（ア）「【０００４】
トレンチ構造のパワーＭＯＳＦＥＴは，半導体基板上にトレンチ構造のＭＯＳＦＥＴセルを多数並設したものであり，Ｕ−ＭＯＳＦＥＴと称される
（イ）「【００３４】＜第１の実施形態＞
図１は，本発明の電力用半導体素子の第１の実施形態に係るＮチャネル型のＵ−ＭＯＳＦＥＴの一例を示す断面図である。図２は，図１のＵ−ＭＯＳＦＥＴの上面パターンの一例を示す上面図
・・・
【００３６】即ち，図１中，
半導体基板は，Ｎ
＋
ドレイン層１０の表層部にＮ
−
層１１がエピタキシャル成長されたものである
このＮ
−
層１１の表層部には選択的にＰベース層１２が形成され，このＰベース層１２の表層部には選択的にＮ
＋
ソース領域１４が形成され，このＮ
＋
ソース領域１４の表面からＮ
−
層１１に達する深さのゲートトレンチ１５が形成されている
【００３７】そして，このゲートトレンチ１５の内壁にはゲート絶縁膜１６が形成され，
ゲートトレンチ１５の内部には，不純物がドープされたポリシリコンからなるトレンチゲート電極１７が埋め込み形成されている
・・・
【００４１】さらに，チップ上の周辺領域には絶縁膜(1-OX)２７が形成され，前記トレンチゲート電極１７，ポリシリコンゲート配線２５を含む半導体基板上に層間絶縁膜１８が堆積され，この層間絶縁膜１８の所定の位置にコンタクトホールが開口されている。
この層間絶縁膜１８上には，前記コンタクトホールを通じて前記Ｎ
＋
ソース領域１４の表面の一部およびＰベース層１２の表面の一部に共通にコンタクトするようにメタル（例えばアルミニウム膜）からなるソース(Source)電極（第１の主電極）２０が形成されている
【００４２】なお，Ｎ＋ソース領域１４の表面からＰベース層１２の途中の深さ位置に達するまで，つまり，Ｎ＋ソース領域１４よりも深くソースコンタクト用のトレンチを形成しておき，ソース電極２０が上記トレンチ内部でＮ＋ソース領域１４およびＰベース層１２にコンタクトするように形成するトレンチコンタクト構造１３が採用されている。
【００４３】さらに，本実施形態では，
前記コンタクト領域２３の表面からＮ
−
層１１を貫通してＮ
＋
ドレイン層１０に達する深さの電極引き出し用のトレンチが例えばＲＩＥ（反応性イオンエッチング）により形成されている
上記トレンチの内部には，低抵抗の電極材（例えばメタルあるいは低抵抗ポリシリコン）が埋め込まれ
導電プラグ１９が形成されている
（ウ）「【００５７】そして，前記導電プラグ１９の平面パターンも，円形状，ストライプ状，メッシュ状，オフセットメッシュ状など任意に設定することが可能である。但し，導電プラグ１９用のトレンチをゲートトレンチと同じ工程でＲＩＥにより加工する際の技術的な制約とか
導電プラグ１９のコンタクト抵抗の低減化などの理由により，導電プラグ１９を複数個に分散した配列で形成すること
が望ましい
（エ）図２には，Ｕ−ＭＯＳＦＥＴにおいて，「導電プラグ１９」が複数個に分散した配列で形成された構成が記載されている。
　ウ　周知例３
　本願優先日前に日本国内において頒布された刊行物である，特開２００６−１２１０４１号公報（以下「周知例３」という。）には，図面とともに，次の記載がある。
（ア）「【００１３】
  図１は，本発明の第１の実施形態に係る半導体装置であるプレーナ型ＭＯＳＦＥＴの構造を模式的に示す断面図である。
【００１４】
  この図において，
符号１は，第１導電型半導体基板であるＮ型シリコン基板（Ｎ＋基板）を示し，このＮ＋基板１の一方の面にＮドリフト層２が形成されている。このＮドリフト層２の表面の所定の領域に，第２導電型層であるＰ型層３が形成され，さらにＰ型層３の表面の所定の領域に，Ｎソース層４が形成されている
【００１５】
  そして，
Ｐ型層３とＮソース層４にそれぞれ接するように，第１の主電極であるソース電極５が形成されている。また，Ｎソース層４の表面からＰ型層３の表面およびＮドリフト層２の表面に亘って，制御用電極であるゲート電極６が形成されている
【００１６】
  また，
Ｎ＋基板１の他方の面（Ｎドリフト層２と反対側の面，以下裏面ともいう。）には，第２の主電極であるドレイン電極８が形成されている
【００１７】
  さらに，Ｎドリフト層２の表面にはＮ＋層９が形成されている。このＮ＋層９は，Ｐ型層３と接しないように所定の領域に形成されている。
【００１８】
  また，
Ｎ＋層９の形成領域に，Ｎ＋基板１およびＮドリフト層２を貫通する貫通孔１０が形成されている
この貫通孔１０内には，導体金属をメッキするなどの方法で導電部１１が形成されている。導電部１１はドレイン電極８と接続され，シリコン基板の表裏面を導通させる貫通ビア１２が形成されている
・・・
【００２２】
  そして，
ソース電極５と同じ面側の貫通ビア１２上に，接続用の電極パッドであるドレインパッド１４が形成されている。貫通ビア１２の導電部１１はドレインパッド１４とコンタクトしており，貫通ビア１２を通じてドレインパッド１４とドレイン電極８が接続されている
（イ）「【００３８】
  なお，図８は，チップサイズが大型の半導体装置における貫通ビア１２の配置を示し，
１個のバンプ電極に対応して複数の貫通ビア１２が設けられている
効果を均一化して電流の局部的集中を防止するために，各貫通ビア１２の大きさ（貫通孔の直径および導電部の厚さ）は同一にすることが好ましい
　エ　周知技術
　上記アないしウより，高不純物濃度の第１導電型の半導体基板と，当該半導体基板上に形成された低不純物濃度の第１導電型半導体層と，当該第１導電型半導体層に形成された，ゲート絶縁膜及びゲート電極からなる絶縁ゲート構造，第２導電型のベース領域，並びに当該ベース領域内に形成された第１導電型のソース領域と，上記第１導電型半導体層上に形成された，上記ベース領域及び上記ソース領域に接触するソース電極，並びにドレイン電極とを備える，縦型構造の絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）において，導体金属が充填された複数のトレンチや貫通孔により，上記半導体基板と上記ドレイン電極とを接続することは，周知例１ないし３にみられるように，本願優先日前，当該技術分野において周知の技術と認められ，また，それによってコンタクト抵抗を低減化できることも，本願優先日前，当業者には周知の事項と認められる。
　
（５）本願補正発明と引用発明との対比
　ア　引用発明における「トレンチ型パワーＭＯＳＦＥＴである半導体デバイス」は，本願補正発明の「半導体素子」に相当するといえる。
　イ　引用発明における「Ｐ＋シリコン基板５０」は，本願補正発明の「導電性サブストレート」に相当するといえる。
　そして，引用発明における「ドレインコンタクト３２」は，「Ｐ＋シリコン基板５０」上の「低濃度Ｐ型の接合収容層５１」の表面に形成されており，上記「Ｐ＋シリコン基板５０」は，上記「低濃度Ｐ型の接合収容層５１」によって上記「ドレインコンタクト３２」から分離されているともいえるので，引用発明における「ドレインコンタクト３２」及び「低濃度Ｐ型の接合収容層５１」は，それぞれ，本願補正発明の「ドレインコンタクト」及び「介在層」に相当するといえる。
　そうすると，引用発明における「Ｐ＋シリコン基板５０と，上記Ｐ＋シリコン基板５０上の低濃度Ｐ型の接合収容層５１とを備え，ドレインコンタクト３２が上記低濃度Ｐ型の接合収容層５１の表面に形成され，」との構成は，本願補正発明における「導電性サブストレートと，ドレインコンタクトであって，前記サブストレートは，介在層によって前記ドレインコンタクトから分離される，ドレインコンタクトと」を含むとの構成に相当するといえる。
　ウ　引用発明における「複数の平行なトレンチ６０及び６１」のそれぞれには，「導電性ポリシリコンゲート７５」が充填されて，トレンチ型パワーＭＯＳＦＥＴのゲート電極が構成されるから，上記「複数の平行なトレンチ６０及び６１」は，本願補正発明の「複数のゲートトレンチ」に相当するといえる。
　そして，上記「複数の平行なトレンチ６０及び６１」に充填される導電性ポリシリコンは，本願補正発明の「第１のフィラー材料」に相当するといえる。
　そうすると，引用発明における「上記低濃度Ｐ型の接合収容層５１内に延びるが，上記低濃度Ｐ型の接合収容層５１を完全には貫通しない複数の平行なトレンチ６０及び６１それぞれに，導電性ポリシリコンゲート７５が充填され，」との構成は，本願補正発明の「前記介在層内に延びるが前記介在層を完全には貫通しない複数のゲートトレンチであって，前記ゲートトレンチのそれぞれは第１のフィラー材料によって充填されている，複数のゲートトレンチ」を含むとの構成に相当するといえる。
　エ　引用発明における「上記低濃度Ｐ型の接合収容層５１に形成されたＮ型ベースまたはチャネル拡散層５２内に延びるが，上記Ｎ型ベースまたはチャネル拡散層５２を完全には貫通しない」ことは，本願補正発明の「前記介在層内に延びるが前記介在層を完全には貫通しない」ことに相当するといえる。
　そして，引用発明における「コンタクト開口部８１及び８２」のそれぞれには，「ソースコンタクト３１」を構成するアルミニウムが充填され，それにより「ソースコンタクト３１」が「Ｐ＋ソース領域５３」及び「Ｎ型チャネル領域５２」と接触しているから，上記「コンタクト開口部８１及び８２」は，本願補正発明の「複数のソースコンタクトトレンチ」に相当するといえる。
　また，引用発明の上記「コンタクト開口部８１及び８２」に充填される「ソースコンタクト３１を構成するアルミニウム」は，本願補正発明の「前記第１のフィラー材料とは異なる第２のフィラー材料」に相当するといえる。
　そうすると，引用発明における「上記低濃度Ｐ型の接合収容層５１に形成されたＮ型ベースまたはチャネル拡散層５２内に延びるが，上記Ｎ型ベースまたはチャネル拡散層５２を完全には貫通しないコンタクト開口部８１及び８２に，ソースコンタクト３１を構成するアルミニウムが充填され，」との構成は，本願補正発明の「前記介在層内に延びるが前記介在層を完全には貫通しない複数のソースコンタクトトレンチであって，前記ソースコンタクトトレンチのそれぞれは，前記第１のフィラー材料とは異なる第２のフィラー材料によって充填されている，複数のソースコンタクトトレンチ」を含むとの構成に相当するといえる。
　オ　引用発明における「トレンチ９１」は，「金属または導電性ポリシリコン９２」で充填され，且つ上記「トレンチ９１」は「ドレインコンタクト３２」に連結されるから，本願補正発明の「フィードスルートレンチ」と引用発明における「トレンチ９１」とは，後述する相違点に係る構成を除き，「前記介在層を完全に貫通して前記サブストレートに達する」「フィードスルートレンチであって，前記フィードスルートレンチ」は「フィラー材料によって充填されており，かつ，前記ドレインコンタクトに連結されて」いる「フィードスルートレンチ」である点で共通するといえる。
　カ　以上から，本願補正発明と引用発明とは，下記（ア）の点で一致し，下記（イ）の点で相違すると認める。
（ア）一致点
「半導体素子であって，
　導電性サブストレートと，
　ドレインコンタクトであって，前記サブストレートは，介在層によって前記ドレインコンタクトから分離される，ドレインコンタクトと，
　前記介在層内に延びるが前記介在層を完全には貫通しない複数のゲートトレンチであって，前記ゲートトレンチのそれぞれは第１のフィラー材料によって充填されている，複数のゲートトレンチと，
　前記介在層内に延びるが前記介在層を完全には貫通しない複数のソースコンタクトトレンチであって，前記ソースコンタクトトレンチのそれぞれは，前記第１のフィラー材料とは異なる第２のフィラー材料によって充填されている，複数のソースコンタクトトレンチと，
　前記介在層を完全に貫通して前記サブストレートに達するフィードスルートレンチであって，前記フィードスルートレンチはフィラー材料によって充填されており，かつ，前記ドレインコンタクトに連結されている，フィードスルートレンチと，
　を含む，半導体素子。」
（イ）相違点
　・相違点１
　本願補正発明は，複数の「フィードスルートレンチ」を含み，当該複数の「フィードスルートレンチ」は，「ドレインコンタクトの下方において互いに隣接している」のに対し，引用発明は，複数の「トレンチ９１」が「ドレインコンタクト３２」の下方において互いに隣接しているとの構成を備えていない点。
　・相違点２
　本願補正発明は，複数の「フィードスルートレンチ」のそれぞれは，「ソースコンタクトトレンチ」の充填材料である「第２のフィラー材料」によって充填されているのに対し，引用発明では，「トレンチ９１」の充填材料と，「コンタクト開口部８１及び８２」の充填材料との関係について明記されていない点。
　
（６）相違点についての検討
　ア　相違点１について
　上記（４）エのとおり，高不純物濃度の第１導電型の半導体基板と，当該半導体基板上に形成された低不純物濃度の第１導電型半導体層と，当該第１導電型半導体層に形成された，ゲート絶縁膜及びゲート電極からなる絶縁ゲート構造，第２導電型のベース領域，並びに当該ベース領域内に形成された第１導電型のソース領域と，上記第１導電型半導体層上に形成された，上記ベース領域及び上記ソース領域に接触するソース電極，並びにドレイン電極とを備える，縦型構造の絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）において，導体金属が充填された複数のトレンチや貫通孔により，上記半導体基板と上記ドレイン電極とを接続することは，周知例１ないし３にみられるように，本願優先日前，当該技術分野において周知の技術と認められ，また，それによってコンタクト抵抗を低減化できることも，本願優先日前，当業者には周知の事項と認められる。
　そうすると，トレンチ型パワーＭＯＳＦＥＴの発明である引用発明において，複数の「トレンチ９１」を含む構成とし，コンタクト抵抗の低減化を図ることは，上記周知技術に基づいて，当業者が容易に想到し得たものと認められる。
　そして，引用発明に上記周知技術を適用し，複数の「トレンチ９１」を含む構成とする際に，上記「トレンチ９１」が，「ドレインコンタクト３２」の下方において互いに隣接する構成とすることは，当業者が普通に行い得るものといえる。
　以上から，引用発明において，複数の「トレンチ９１」を含み，当該複数の「トレンチ９１」が「ドレインコンタクト３２」の下方において互いに隣接しているとの構成，すなわち相違点１に係る構成を備えるようにすることは，上記周知技術に基づいて，当業者が容易に想到し得たものである。
　イ　相違点２について
　上記（３）イ（イ）のとおり，引用文献には，「Ｐ＋基板５０」上の「低濃度Ｐ型の接合収容層５１」に形成された「Ｎ型ベースまたはチャネル拡散層５２」内に延びるが，上記「Ｎ型ベースまたはチャネル拡散層５２」を完全には貫通しない「コンタクト開口部８１及び８２」に，「ソースコンタクト３１」を構成するアルミニウムが充填された構成が記載されていると認められる。
　そして，上記（３）ア（ア）によれば，引用文献には，アルミニウム層をエッチングによって分離して，「ソースコンタクト３１」及び「ドレインコンタクト３２」とすることが記載されており（【００１７】），また，上記（３）ア（イ）のとおり，引用文献の図８には，「トレンチ９１」が「ドレインコンタクト３２」を構成する材料で充填された構成が記載されていると認められる。
　してみれば，引用発明において，「トレンチ９１」が，「コンタクト開口部８１及び８２」の充填材料によって充填されることは，引用文献に実質的に記載された事項と認められ，引用発明が実質的に備えている構成といえる。
　また，仮にそうでないとしても，引用発明において，「コンタクト開口部８１及び８２」への導電材料の充填と，「トレンチ９１」への導電材料の充填を同時に行い得ることや，引用文献に記載の「導電性ポリシリコンゲート７５」及び「ゲートパッド３３」の形成（【００１６】及び【００１７】，上記（３）ア（ア）参照。）と同様，「コンタクト開口部８１及び８２」及び「トレンチ９１」それぞれの内部にのみ充填すべき導電材料を残し，その後に，「ソースコンタクト３１」及び「ドレインコンタクト３２」を形成することが可能であることは，引用文献の記載から当業者には自明と認められるから，引用発明において，「トレンチ９１」が，「コンタクト開口部８１及び８２」の充填材料によって充填される構成とすることは，引用文献の記載から当業者が普通に行い得るものと認められる。
　そうすると，上記アのとおり，引用発明において，複数の「トレンチ９１」を含み，当該複数の「トレンチ９１」が「ドレインコンタクト３２」の下方において互いに隣接している構成とすることは，周知例１ないし３にみられるような周知技術に基づいて，当業者が容易に想到し得たものといえるところ，その際に，複数の「トレンチ９１」のそれぞれが，「コンタクト開口部８１および８２」の充填材料によって充填されるようにすることは，引用文献の記載から当業者が普通に行い得るものと認められる。
　以上から，相違点２に係る構成は，引用発明に上記周知技術を適用する際に，当業者が適宜なし得たものである。
　
（７）本願補正発明の作用効果について
　本願明細書には，本願補正発明が奏する作用効果について，「・・・多数のフィードスルー２３０をドレイン金属２１６の領域内において（下側に）配置することができ，その結果，半田ボール３０８の下側において半田ボール３０８へと接続することができる。多数のフィードスルー２３０がアレイ３１０内に含まれるため，エレクトロマイグレーションの問題を引き起こすことなく高電流を前記フィードスルーに流すことが可能になる。」（【００２１】）と記載されている。
　他方，上記（６）アのとおり，引用発明に周知例１ないし３にみられるような周知技術を適用し，複数の「トレンチ９１」を含み，当該複数の「トレンチ９１」が「ドレインコンタクト３２」の下方において互いに隣接している構成とする際に，上記複数の「トレンチ９１」の大きさを同一にすることで電流の局部的集中を防止できることは，周知例３の記載（【００３８】，（４）ウ（イ）参照。）にみられるように，当業者には自明であり，また，電流の局部的集中を防止することで，エレクトロマイグレーションの発生が防止できることも，当業者には自明である。
　そうすると，本願補正発明が奏する上記の作用効果は，引用発明及び上記周知技術に基づいて，当業者が容易に予測し得るものと認められ，格別のものとはいえない。
　
（８）まとめ 
　本件補正後の請求項１に係る発明（本願補正発明）は，引用文献記載の発明（引用発明），及び周知例１ないし３にみられるような周知技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものである。
  
５　むすび 
　したがって，本件補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
  
第３　本願発明の特許性の有無について
　
１　本願発明について 
　平成２７年２月１７日に提出された手続補正書による手続補正は前記のとおり却下された。
　そして，平成２６年８月２７日付け手続補正書の特許請求の範囲の請求項１において，「前記ゲートトレンチのそれぞれは第一のフィラー材料によって充填されている，」との記載は，「前記ゲートトレンチのそれぞれは第
１
　「【請求項１】
　半導体素子であって，
　導電性サブストレートと，
　ドレインコンタクトであって，前記サブストレートは，介在層によって前記ドレインコンタクトから分離される，ドレインコンタクトと，
　前記介在層内に延びるが前記介在層を完全には貫通しない複数のゲートトレンチであって，前記ゲートトレンチのそれぞれは第１のフィラー材料によって充填されている，複数のゲートトレンチと，
　前記介在層内に延びるが前記介在層を完全には貫通しない複数のソースコンタクトトレンチであって，前記ソースコンタクトトレンチのそれぞれは，前記第１のフィラー材料とは異なる第２のフィラー材料によって充填されている，複数のソースコンタクトトレンチと，
　前記介在層を完全に貫通して前記サブストレートに達する複数のフィードスルートレンチであって，前記フィードスルートレンチのそれぞれは前記第２のフィラー材料によって充填されており，かつ，前記ドレインコンタクトに連結されており，前記複数のフィードスルートレンチは，前記ドレインコンタクトの下方において互いに隣接している，フィードスルートレンチと，
　を含む，半導体素子。」
　
２　引用文献の記載と引用発明，及び周知例の記載と周知技術
　引用文献の記載は，前記第２の４（３）アのとおりであり，引用発明は，前記第２の４（３）イ（エ）で認定したとおりである。
　また，周知例１ないし３の記載は，前記第２の４（４）アないしウのとおりであり，周知技術は，前記第２の４（４）エで認定したとおりである。
　
３　本願発明と引用発明との対比，及び容易想到性の判断
　前記第２の１及び２から明らかなように，平成２７年２月１７日に提出された手続補正書により，本願の特許請求の範囲の請求項１の記載は補正されていないので，本願発明は，本願補正発明と同一である。
　そして，前記第２の４（６）で検討したとおり，本願補正発明は，引用文献記載の発明（引用発明），及び周知例１ないし３にみられるような周知技術に基づいて，当業者が容易に発明をすることができたものである。
　そうすると，本願補正発明と同一である本願発明も，前記第２の４（６）で検討した理由により，引用文献記載の発明（引用発明），及び周知例１ないし３にみられるような周知技術に基づいて，当業者が容易に発明をすることができたものである。
　また，前記第２の４（７）の理由により，本願発明が奏する作用効果は，格別のものとはいえない。
　
４　まとめ 
　以上のとおり，本願の請求項１に係る発明（本願発明）は，引用文献記載の発明（引用発明），及び周知例１ないし３にみられるような周知技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許を受けることができないものである。
　
第４　結言 
　
　したがって，本願の請求項１に係る発明は，特許法第２９条第２項の規定により特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶されるべきものである。 
　
　よって，結論のとおり審決する。