【事件の表示】
　特願２０１３−５１８６８１「マルチ電圧レベルのマルチダイナミック回路構造デバイス」拒絶査定不服審判事件〔平成２４年　１月　５日国際公開、ＷＯ２０１２／００３２５４、平成２５年　８月２９日国内公表、特表２０１３−５３４１１４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯 
　本願は、２０１１年６月３０日（パリ優先権主張外国庁受理２０１０年７月１日、米国）を国際出願日とする出願であって、原審において平成２６年２月１２日付けで拒絶理由が通知され、同年５月１６日付けで手続補正され、同年７月１日付けで拒絶理由が通知され、同年１０月７日付けで手続補正されたが、同年１２月１５日付けで拒絶査定がなされ、これに対し、平成２７年４月２２日に拒絶査定不服の審判が請求されるとともに、同日付けで手続補正されたものである。
第２　補正却下の決定 
［補正却下の決定の結論］
　平成２７年４月２２日付けの手続補正を却下する。 
［理由］
１．本願発明と補正後の発明 
　上記手続補正（以下「本件補正」という。）は、本件補正前の平成２６年１０月７日付けで手続補正された特許請求の範囲の請求項１に記載された 
　「第1のキーパー回路、第1のディスチャージ回路、および第1のプリチャージ回路を備える第1のダイナミック回路構造体であって、前記第1のキーパー回路、前記第1のディスチャージ回路、および前記第1のプリチャージ回路が、第1のダイナミックノードに接続されており、前記第1のプリチャージ回路が、前記第1のダイナミックノードをプリチャージ電圧レベルにプリチャージするように構成されている、第1のダイナミック回路構造体と、
第2のキーパー回路、第2のディスチャージ回路、および第2のプリチャージ回路を備える第2のダイナミック回路構造体であって、前記第2のキーパー回路、前記第2のディスチャージ回路、および前記第2のプリチャージ回路が、第2のダイナミックノードに接続されており、前記第2のキーパー回路が、前記第1のダイナミックノードにさらに接続されている、第2のダイナミック回路構造体と
を備える装置であって、
前記第1のダイナミック回路構造体と前記第2のダイナミック回路構造体のうち一方だけのダイナミックノードが、前記第1のダイナミック回路構造体と前記第2のダイナミック回路構造体のうち前記一方だけに提供されたワンホットのアサートされたディスチャージ信号によりディスチャージされ、当該ディスチャージに応じて、ダイナミックノードがディスチャージされていない前記第1のダイナミック回路構造体と前記第2のダイナミック回路構造体のうち他方のキーパー回路がイネーブルにされ、
前記ワンホットのアサートされたディスチャージ信号を受信した前記第1のダイナミック回路構造体と前記第2のダイナミック回路構造体のうち前記一方だけが、第1の電圧ドメインから前記ワンホットのアサートされたディスチャージ信号の受信に応じて第2の電圧ドメインへの出力信号を生成するレベルシフタとして動作する、
装置。」
　
という発明（以下「本願発明」という。）を、 
　
　「第1のキーパー回路、第1のディスチャージ回路、および第1のプリチャージ回路を備える第1のダイナミック回路構造体であって、前記第1のキーパー回路、前記第1のディスチャージ回路、および前記第1のプリチャージ回路が、第1のダイナミックノードに接続されており、前記第1のプリチャージ回路が、前記第1のダイナミックノードをプリチャージ電圧レベルにプリチャージするように構成されている、第1のダイナミック回路構造体と、第2のキーパー回路、第2のディスチャージ回路、および第2のプリチャージ回路を備える第2のダイナミック回路構造体であって、前記第2のキーパー回路、前記第2のディスチャージ回路、および前記第2のプリチャージ回路が、第2のダイナミックノードに接続されており、前記第2のキーパー回路が、前記第1のダイナミックノードにさらに接続されている、第2のダイナミック回路構造体と
を備える装置であって、
前記第1のダイナミック回路構造体と前記第2のダイナミック回路構造体のうち一方だけのダイナミックノードが、前記第1のダイナミック回路構造体と前記第2のダイナミック回路構造体のうち前記一方だけに提供されたワンホットのアサートされたディスチャージ信号によりディスチャージされ、ディスチャージされたダイナミックノードの電圧がロジックローの電圧レベルより高い所定のレベルに低下したとき、当該ディスチャージに応じて、ダイナミックノードがディスチャージされていない前記第1のダイナミック回路構造体と前記第2のダイナミック回路構造体のうち他方のキーパー回路がイネーブルにされ、
前記ワンホットのアサートされたディスチャージ信号を受信した前記第1のダイナミック回路構造体と前記第2のダイナミック回路構造体のうち前記一方だけが、第1の電圧ドメインから前記ワンホットのアサートされたディスチャージ信号の受信に応じて第2の電圧ドメインへの出力信号を生成するレベルシフタとして動作する、
装置。」
　
という発明（以下「補正後の発明」という。）に変更することを含むものである。 
　
２．新規事項の有無、シフト補正、補正の目的要件について 
　本件補正は、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内において、補正前の特許請求の範囲の請求項１に記載された、「当該ディスチャージに応じて、ダイナミックノードがディスチャージされていない前記第1のダイナミック回路構造体と前記第2のダイナミック回路構造体のうち他方のキーパー回路がイネーブルにされ」に関し、「ディスチャージされたダイナミックノードの電圧がロジックローの電圧レベルより高い所定のレベルに低下したとき」と限定して、特許請求の範囲を減縮するものであるから、特許法第１７条の２第３項及び第４項の規定に適合するとともに、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
３．独立特許要件について 
　上記補正は特許請求の範囲の減縮を目的とするものであるから、上記補正後の発明が特許出願の際独立して特許を受けることができるものであるのかどうか（特許法第１７条の２第６項で準用する同法第１２６条第７項の規定に適合するかどうか）について以下に検討する。 
　
（１）補正後の発明 
　上記「１．本願発明と補正後の発明」の項で補正後の発明として認定したとおりである。 
　
（２）引用発明及び周知技術
１　引用例及び引用発明
　原審の平成２６年７月１日付け拒絶理由に引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平１１−２６１４０６号公報（平成１１年９月２４日公開、以下「引用例」という。）には、図面とともに以下の事項が記載されている。 
イ．「【０００１】
【発明の属する技術分野】本発明は、一般にはディジタル論理信号処理に関し、より詳細には、静電事象から集積回路内の論理状態信号を保護し論理状態信号を保持する方法および装置に関する。」（２頁２欄）
ロ．「【００２０】図６に、他のデュアル・レール・ダイナミック回路を示す。図６に示すように、論理１電位と内部ノード６０３との間にＰＦＥＴ素子、この例ではＰＭＯＳトランジスタ６０１が接続されている。このトランジスタ６０１はクロック入力信号を受け取るように構成されている。ダイナミック論理ブロック１０１に対応するＮツリー回路６０５が、内部ノード６０３と接地の間のＮＦＥＴ素子６０７に直列接続されている。ＮＦＥＴ素子６０７のゲート端子もクロック入力信号を受け取るように構成されている。Ｎツリー回路６０５は処理するための真入力信号（Ｔ−ＩＮＰＵＴ）を受け取るように構成されている。内部ノード６０３は、インバータ６１１（図１のトランジスタ１０９および１１１に対応する）に接続され、インバータ６１１はＴ−ＯＵＴ信号を出力するように構成されている。高論理電位と内部ノード６０３との間に保持またはキーパＰＦＥＴ素子６１３が接続され、その入力端子はＴ−ＯＵＴノードに接続されている。
【００２１】図６に示すデュアル・レール構成の下部には、ＰＦＥＴ素子、この例ではＰＭＯＳトランジスタ６１５が、論理１電位と内部ノード６１７との間に接続されている。トランジスタ６１５はクロック入力信号を受け取るように構成されている。内部ノード６１７と接地との間にあるＮＦＥＴ素子６２１にＮツリー回路６１９が直列接続されている。ＮＦＥＴ素子６２１のゲート端子もクロック入力信号を受け取るように構成されている。Ｎツリー回路６１９は処理する補入力信号（Ｃ−ＩＮＰＵＴ）を受け取るように構成されている。Ｎツリー６１９に供給される入力信号は、回路の上部にあるＮツリー６０５に供給される入力信号の補信号である。内部ノード６１７は、Ｃ−ＯＵＴ信号を出力するように構成されたインバータ６２５に接続されている。高論理電位と内部ノード６１７との間には保持またはキーパＰＦＥＴ素子６２７が接続され、その入力端子がＣ−ＯＵＴノードに接続されている。
【００２２】図６のダイナミック回路も２つの交差結合帰還回路を含み、これらの帰還回路はたとえばα粒子衝突の場合に論理信号レベルを保持するように構成されている。第１の交差結合回路では、下部回路すなわち補回路の内部ノード６１７が回路の上部のＰＦＥＴ素子６０９の入力端子に接続されている。ＰＦＥＴ素子６０９は、高論理電位と論理回路の上部の内部ノード６０３との間に接続されている。同様に、第２の交差結合回路では、上部回路すなわち真論理回路内の内部ノード６０３が回路の下部のＰＦＥＴ素子６２３の入力端子に接続されている。ＰＦＥＴ素子６２３は、高論理電位と回路の補側すなわち下側の内部ノード６１７との間に接続されている。図６では、本発明の第２の実施形態の例は交差結合回路の入力信号を、上述の回路内の異なる点から入手し、必要な構成要素数が図５の例より少なくて済むが、図５の例を参照して説明したのと同様に動作して、前述のα粒子衝突によって起こる可能性のあるソフト・エラーを実質的に免れることができる。」（４頁６欄〜５頁７欄）
　上記引用例の記載及び図面並びにこの分野における技術常識を考慮すると、上記ロ．の【００２０】における「図６に、他のデュアル・レール・ダイナミック回路を示す。」との記載、及び図６によれば、引用例のデュアル・レール・ダイナミック回路は、上部ダイナミック回路及び下部ダイナミック回路からなる２つのダイナミック回路を備えている。
　また、上記ロ．の【００２０】における「図６に示すように、論理１電位と内部ノード６０３との間にＰＦＥＴ素子、この例ではＰＭＯＳトランジスタ６０１が接続されている。このトランジスタ６０１はクロック入力信号を受け取るように構成されている。ダイナミック論理ブロック１０１に対応するＮツリー回路６０５が、内部ノード６０３と接地の間のＮＦＥＴ素子６０７に直列接続されている。ＮＦＥＴ素子６０７のゲート端子もクロック入力信号を受け取るように構成されている。」との記載、及び図６によれば、上部ダイナミック回路は、ＰＦＥＴ素子（６０９）と、Ｎツリー回路（６０５）及びＮＦＥＴ素子（６０７）と、ＰＦＥＴ素子（６０１）と、を備えている。そして、図６によれば、ＰＦＥＴ素子（６０９）、Ｎツリー回路（６０５）及びＮＦＥＴ素子（６０７）、及びＰＦＥＴ素子（６０９）は、内部ノード（６０３）に接続されており、ＰＦＥＴ素子（６０１）は、内部ノード（６０３）を論理１電位にプリチャージするように構成されていることは明らかである。
　また、上記ロ．の【００２１】における「図６に示すデュアル・レール構成の下部には、ＰＦＥＴ素子、この例ではＰＭＯＳトランジスタ６１５が、論理１電位と内部ノード６１７との間に接続されている。トランジスタ６１５はクロック入力信号を受け取るように構成されている。内部ノード６１７と接地との間にあるＮＦＥＴ素子６２１にＮツリー回路６１９が直列接続されている。ＮＦＥＴ素子６２１のゲート端子もクロック入力信号を受け取るように構成されている。Ｎツリー回路６１９は処理する補入力信号（Ｃ−ＩＮＰＵＴ）を受け取るように構成されている。Ｎツリー６１９に供給される入力信号は、回路の上部にあるＮツリー６０５に供給される入力信号の補信号である。」との記載、及び図６によれば、下部ダイナミック回路は、ＰＦＥＴ素子（６２３）と、Ｎツリー回路（６１９）及びＮＦＥＴ素子（６２１）と、ＰＦＥＴ素子（６１５）と、を備えている。そして、図６によれば、ＰＦＥＴ素子（６２３）、Ｎツリー回路（６１９）及びＮＦＥＴ素子（６２１）、及びＰＦＥＴ素子（６１５）は、内部ノード（６１７）に接続されており、ＰＦＥＴ素子（６２３）は、前述の上部ダイナミック回路の内部ノード（６０３）に接続されていることが見て取れる。
　また、上記ロ．の【００２１】における「Ｎツリー回路６１９は処理する補入力信号（Ｃ−ＩＮＰＵＴ）を受け取るように構成されている。Ｎツリー６１９に供給される入力信号は、回路の上部にあるＮツリー６０５に供給される入力信号の補信号である。」との記載、及び図６によれば、Ｎツリー回路（６１９）に供給される入力信号（Ｃ−ＩＮＰＵＴ信号）は、回路の上部にあるＮツリー回路（６０５）に供給される信号（Ｔ−ＩＮＰＵＴ信号）の補信号であるから、上部ダイナミック回路と下部ダイナミック回路のうち一方だけにディスチャージ信号が供給されていることが読み取れる。
　そうすると、上部ダイナミック回路と下部ダイナミック回路のうち一方だけの内部ノードは、上部ダイナミック回路と下部ダイナミック回路のうち一方だけに提供されたディスチャージ信号によりディスチャージされるということができる。
　そして、図６によれば、Ｎツリー回路（６１９）に供給される入力信号（Ｃ−ＩＮＰＵＴ信号）は、回路の上部にあるＮツリー回路（６０５）に供給される信号（Ｔ−ＩＮＰＵＴ信号）の補信号であるから、上部ダイナミック回路と下部ダイナミック回路のうち一方だけにディスチャージ信号が供給され、当該ディスチャージ信号が供給されたダイナミック回路だけが出力信号を出力することは明らかである。
　そうすると、ディスチャージ信号を受信した上部ダイナミック回路と下部ダイナミック回路のうち一方だけがディスチャージ信号の受信に応じて出力信号を生成するということができる。
　また、上記ロ．の【００２２】における「第２の交差結合回路では、上部回路すなわち真論理回路内の内部ノード６０３が回路の下部のＰＦＥＴ素子６２３の入力端子に接続されている。」との記載、及び図６によれば、下部ダイナミック回路のＰＦＥＴ素子（６２３）は、上部ダイナミック回路の内部ノード（６０３）がディスチャージされる場合、ディスチャージに応じてイネーブルにされることは明らかである。
　そうすると、内部ノード（６０３）のディスチャージに応じて、内部ノード（６１７）がディスチャージされていない上部ダイナミック回路と下部ダイナミック回路の他方のＰＦＥＴ素子（６２３）がイネーブルにされているということができる。
　
　したがって、上記引用例には、以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　「ＰＦＥＴ素子（６０９）、Ｎツリー回路（６０５）及びＮＦＥＴ素子（６０７）、及びＰＦＥＴ素子（６０１）を備える上部ダイナミック回路であって、前記ＰＦＥＴ素子（６０９）、前記Ｎツリー回路（６０５）及びＮＦＥＴ素子（６０７）、及びＰＦＥＴ素子（６０９）が、内部ノード（６０３）に接続されており、前記ＰＦＥＴ素子（６０１）が、前記内部ノード（６０３）を論理１電位にプリチャージするように構成されている、上部ダイナミック回路と、ＰＦＥＴ素子（６２３）、Ｎツリー回路（６１９）及びＮＦＥＴ素子（６２１）、及びＰＦＥＴ素子（６１５）を備える下部ダイナミック回路であって、前記ＰＦＥＴ素子（６２３）、前記Ｎツリー回路（６１９）及びＮＦＥＴ素子（６２１）、及び前記ＰＦＥＴ素子（６１５）が、内部ノード（６１７）に接続されており、前記ＰＦＥＴ素子（６２３）が、前記内部ノード（６０３）にさらに接続されている、下部ダイナミック回路と、
を備える装置であって、
前記上部ダイナミック回路と前記下部ダイナミック回路のうち一方だけの内部ノードが、前記上部ダイナミック回路と前記下部ダイナミック回路のうち前記一方だけに提供されたディスチャージ信号によりディスチャージされ、当該ディスチャージに応じて、内部ノード（６１７）がディスチャージされていない前記上部ダイナミック回路と前記下部ダイナミック回路の他方のＰＦＥＴ素子（６２３）がイネーブルにされ、
前記ディスチャージ信号を受信した前記上部ダイナミック回路と前記下部ダイナミック回路のうち前記一方だけがディスチャージ信号の受信に応じて出力信号を生成する、
装置。」
２　周知例及び周知技術
　原審の拒絶査定に周知技術として挙げられた、本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００３−２２９７５７号公報（平成１５年８月１５日公開、以下「周知例１」という。）には、図面とともに以下の事項が記載されている。 
イ．「【００１６】図３は、本発明の適する実施例の論理関数を有する低電圧から高電圧への変換器回路３００の回路図である。変換器回路３００は、ドミノ論理回路設計を使用する。回路３００への論理入力は、ＶｄｄＬ  Ｉｎ３１０により示されている。１つ又はそれ以上のＶｄｄＬ  Ｉｎ３１０入力は、低電圧電源ＶｄｄＬにより設定されている。残りの入力は、高電圧電源Ｖｄｄにより設定されている。これゆえに、例えば、１入力のみがある場合にはそれは、低電圧電源ＶｄｄＬにより設定され、２入力ある場合には、１つは低電圧電源ＶｄｄＬにより設定されそして他は低電圧電源ＶｄｄＬ又は、高電圧電源Ｖｄｄにより設定される、等である。これらの入力３１０は、ブール論理ｎＭＯＳプルダウン回路網３１４により実行されている、ブール論理関数ｆに進む。プルダウン回路網３１４は、ノード３１８を介してｎＭＯＳトランジスタＴ１２に接続され、これは、グランド３２０に接続されている。トランジスタＴ１２のゲート３１６は、入力プリチャージ信号、即ち、ｐｃ３３０を受信する。ｐｃ３３０が'１'又は高論理レベルのときに、トランジスタＴ１２は、オンすることにより、プルダウン回路網３１４をグランドに接続する。ｐｃ３３０が'０'又は低論理レベルの場合には、トランジスタＴ１２は、プルダウン回路網３１４をグランド３２０から切断する。ｐｃの'１'論理レベルは、Ｖｄｄを使用して、設定される。」（４頁６欄）
　また、当審で新たに引用する、本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００６−７４６３１号公報（平成１８年３月１６日公開、以下「周知例２」という。）には、図面とともに以下の事項が記載されている。
ロ．「【０１４７】
　図１３は、携帯電話２０１が図８に示す電圧変換装置５０を複数備えた場合の一例を示す。
【０１４８】
　ＴＣＰ７０上に搭載されているＩＣチップ７１は、Ｍ個のデジタルデータData１、Data２、...、DataMを出力する。これらＭ個のデジタルデータData１、Data２、...、DataMの電圧レベルをシフトするために、ガラス基板８０上には、図８に示す電圧変換装置５０がＭ個形成されている。ＩＣチップ７１から出力されたＭ個のデジタルデータData１、Data２、...、DataMは、それぞれ入力データＤin１、Ｄin２、...、ＤinＭとして対応する電圧変換装置５０に供給される。電圧変換装置５０の各々には、対応するレベルシフタ１のトランジスタ２を確実に制御できるようにするため、ＩＣチップ７１から出力されるＩＣクロック信号ＣＬＫ'（2.5Ｖ／０Ｖ）ではなく、レベルシフタ８１から出力されるクロック信号ＣＬＫ（５Ｖ／０Ｖ）が供給される。
【０１４９】
　図１３では、ＩＣチップ７１から出力されるＭ個のデータＭ個のデジタルデータData１、Data２、...、DataMは、対応する電圧変換装置５０に入力され、電圧レベルがシフトされて出力データＤouｔ２、Ｄouｔ３、...、ＤoutＭとして出力される。」（２１〜２２頁）
　したがって、上記周知例１及び２の上記記載にみられるように、「論理回路において、低電圧電源の回路からディスチャージ信号の受信に応じて高電圧電源の回路への出力信号を生成するレベルシフタとして動作すること。」は、周知の技術（以下「周知技術」という。）ということができる。
（３）対比・判断 
　補正後の発明と引用発明とを対比する。 
ａ．引用発明の「ＰＦＥＴ素子（６０９）」、「Ｎツリー回路（６０５）及びＮＦＥＴ素子（６０７）」、「ＰＦＥＴ素子（６０１）」、「内部ノード（６０３）」、「論理１電位」、「ＰＦＥＴ素子（６２３）」、「Ｎツリー回路（６１９）及びＮＦＥＴ素子（６２１）」、「ＰＦＥＴ素子（６１５）」、「内部ノード（６１７）」は、補正後の発明の「第1のキーパー回路」、「第1のディスチャージ回路」、「第1のプリチャージ回路」、「第1のダイナミックノード」、「プリチャージ電圧レベル」、「第2のキーパー回路」、「第2のディスチャージ回路」、「第2のプリチャージ回路」、「第2のダイナミックノード」にそれぞれ対応する構成であり両者の間に実質的な差異はない。
ｂ．引用発明の「上部ダイナミック回路」及び「下部ダイナミック回路」は、それぞれ補正後の発明の「第1のダイナミック回路構造体」及び「第2のダイナミック回路構造体」ということができる。
ｃ．引用発明の「ディスチャージ信号」は、上記引用例の上記ロ．の【００２１】における「Ｎツリー６１９に供給される入力信号は、回路の上部にあるＮツリー６０５に供給される入力信号の補信号である。」との記載によれば、第1のディスチャージ回路及び第2のディスチャージ回路のうちいずれか一方にアサートされるものであるから、補正後の発明の「ワンホットのアサートされたディスチャージ信号」ということができる。
　したがって、補正後の発明と引用発明は、以下の点で一致ないし相違している。
（一致点） 
　「第1のキーパー回路、第1のディスチャージ回路、および第1のプリチャージ回路を備える第1のダイナミック回路構造体であって、前記第1のキーパー回路、前記第1のディスチャージ回路、および前記第1のプリチャージ回路が、第1のダイナミックノードに接続されており、前記第1のプリチャージ回路が、前記第1のダイナミックノードをプリチャージ電圧レベルにプリチャージするように構成されている、第1のダイナミック回路構造体と、第2のキーパー回路、第2のディスチャージ回路、および第2のプリチャージ回路を備える第2のダイナミック回路構造体であって、前記第2のキーパー回路、前記第2のディスチャージ回路、および前記第2のプリチャージ回路が、第2のダイナミックノードに接続されており、前記第2のキーパー回路が、前記第1のダイナミックノードにさらに接続されている、第2のダイナミック回路構造体と
を備える装置であって、
前記第1のダイナミック回路構造体と前記第2のダイナミック回路構造体のうち一方だけのダイナミックノードが、前記第1のダイナミック回路構造体と前記第2のダイナミック回路構造体のうち前記一方だけに提供されたワンホットのアサートされたディスチャージ信号によりディスチャージされ、当該ディスチャージに応じて、ダイナミックノードがディスチャージされていない前記第1のダイナミック回路構造体と前記第2のダイナミック回路構造体のうち他方のキーパー回路がイネーブルにされ、
前記ワンホットのアサートされたディスチャージ信号を受信した前記第1のダイナミック回路構造体と前記第2のダイナミック回路構造体のうち前記一方だけが、前記ワンホットのアサートされたディスチャージ信号の受信に応じて出力信号を生成する、
装置。」
（相違点１）
　一致点の「当該ディスチャージに応じて、ダイナミックノードがディスチャージされていない前記第1のダイナミック回路構造体と前記第2のダイナミック回路構造体のうち他方のキーパー回路がイネーブルにされ」る条件に関し、
　補正後の発明は、「ディスチャージされたダイナミックノードの電圧がロジックローの電圧レベルより高い所定のレベルに低下したとき」であるのに対し、引用発明は、その様な特定がない点。
（相違点２）
　一致点の「前記ワンホットのアサートされたディスチャージ信号の受信に応じて出力信号を生成する」に関し、
　補正後の発明は、「第1の電圧ドメインから前記ワンホットのアサートされたディスチャージ信号の受信に応じて第2の電圧ドメインへの出力信号を生成するレベルシフタとして動作する」のに対し、引用発明は、ディスチャージ信号の受信に応じて出力信号を生成するものの、「第1の電圧ドメインから」「第2の電圧ドメインへの」出力信号を生成する「レベルシフタとして動作し」ない点。
　そこで、まず、上記相違点１について検討する。
　論理回路一般において、ＰＦＥＴ素子をオンさせる際、ゲート・ソース間に必要な電圧（閾値）は、例えば、論理レベルローの電位より高い中間レベルにあることは技術常識である。
　そうすると、引用発明は、「当該ディスチャージに応じて、内部ノード（６１７）がディスチャージされていない前記上部ダイナミック回路と前記下部ダイナミック回路の他方のＰＦＥＴ素子（６２３）がイネーブルにされ」るところ、ディスチャージされたダイナミックノードの電圧がロジックローの電圧レベルより高い所定のレベルに低下したとき、ＰＦＥＴ素子（６２３）がイネーブルにされること、すなわち、上記相違点１に係る構成となることは、当然である。
　次に、上記相違点２について検討する。
　上記「（２）引用発明及び周知技術　２　周知例及び周知技術」のとおり、周知例１及び２には、「論理回路において、低電圧電源の回路からディスチャージ信号の受信に応じて高電圧電源の回路への出力信号を生成するレベルシフタとして動作すること。」との周知技術が記載されている。そして、引用発明と周知技術とは、論理回路においてダイナミック回路を備えるという点で技術分野及び機能が共通し、引用発明に周知技術を採用する際に特段の阻害要因は見当たらない。
　そうすると、上記周知技術に接した当業者であれば、引用発明の「ディスチャージ信号の受信に応じて出力信号を生成する」際に、上記周知技術を適用して、第1の電圧ドメインからワンホットのアサートされたディスチャージ信号の受信に応じて第2の電圧ドメインへの出力信号を生成するレベルシフタとして動作すること、すなわち、上記相違点２に係る構成とすることは、容易に想到し得るものである。
　そして、補正後の発明の作用効果も、引用発明及び周知技術から当業者が容易に予測できる範囲のものである。 
 　 
　以上のとおり、補正後の発明は引用発明及び周知技術に基づいて容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。 
 　 
４．結語 
　したがって、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。  
 　 
第３　本願発明について 
１．本願発明 
　平成２７年４月２２日付けの手続補正は上記のとおり却下されたので、本願発明は、上記「第２　補正却下の決定　１．本願発明と補正後の発明」の項で「本願発明」として認定したとおりである。 
　 
２．引用発明及び周知技術
　引用発明は、上記「第２　補正却下の決定」の項中の「３．独立特許要件について」の項中の「（２）引用発明及び周知技術」の項で認定したとおりである。 
 　 
３．対比・判断 
　本願発明は上記補正後の発明から本件補正に係る限定を省いたものである。 
　そうすると、本願発明の構成に本件補正に係る限定を付加した補正後の発明が、上記「第２　補正却下の決定」の項中の「３．独立特許要件について」の項で検討したとおり、引用発明及び周知技術に基づいて容易に発明できたものであるから、本願発明も同様の理由により、容易に発明できたものである。 
　 
４．むすび 
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
　したがって、本願は、その余の請求項に論及するまでもなく拒絶すべきものである。
　よって、結論のとおり審決する。