【事件の表示】
　特願２００７−２２３２０６「半導体記憶装置」拒絶査定不服審判事件〔平成２１年　３月１９日出願公開、特開２００９−　５９７３５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１９年８月２９日の出願であって、平成２５年１２月１０日付けの拒絶理由通知に対して、平成２６年６月１６日に意見書及び手続補正書が提出されたが、同年９月１１日付けで拒絶査定がなされ、これに対して、平成２７年１月９日に拒絶査定を不服とする審判の請求がなされたものである。
　
　
第２　本願発明に対する判断
　１　本願発明
　本願の請求項１ないし請求項１０に係る発明は、平成２６年６月１６日に提出された手続補正書により補正された特許請求の範囲、明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし請求項１０に記載されている事項によって特定されるものであって、そのうち、請求項１に係る発明（以下「本願発明」という。）は、以下のとおりのものである。
　
「複数のワード線と、前記複数のワード線と交差する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置された複数のメモリセルを有する半導体記憶装置であって、
　下部電極が前記ビット線に接続される複数の縦型トランジスタが所定のピッチで規則的な配置で形成され、少なくとも前記縦型トランジスタからなる前記複数のメモリセルを含むメモリセルアレイ領域と、
　前記メモリセルアレイ領域に対しビット線延伸方向に隣接配置される周辺回路領域と、
　前記周辺回路領域と前記メモリセルアレイ領域に跨って構成される所定の回路と、
　を備え、
　前記メモリセルアレイ領域のうち前記ワード線が設けられない端部領域に、上部電極が前記所定の回路に接続される前記縦型トランジスタが含まれることを特徴とする半導体記憶装置。」
　
　２　引用例の記載事項と引用発明
（１）引用例の記載事項
　本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶理由通知において「文献１」として引用された刊行物である、特開平７−１６１８２９号公報（以下「引用例」という。）には、「半導体記憶装置」（発明の名称）に関して、図１〜図１２とともに、以下の事項が記載されている（下線は、参考のため、当審において付したものである。以下同じ。）。
　
ａ　「【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ等の半導体記憶装置に関する。」
　
ｂ　「【０００４】ＤＲＡＭ等の半導体記憶装置において重要な技術の一つとしてノイズの低減があげられる。
　……（中略）……
このようなビット線間のカップリングを低減するには、図１２の平面図（図中、点線は下層、実線は上層をビット線が走っているこを表している）に示すようなツイスト方法によって、例えば、ビット線ＢＬ１にのるノイズとビット線ＢＬ１にのるノイズを同一になるようにし、ノイズはビット線ＢＬ１の信号とビット線ＢＬ１の信号とを差動増幅する際に相殺すれば良い。これによって、カップリングＣ1 ，Ｃ1 ，Ｃ2 ，Ｃ2´，Ｃ3 に起因するノイズを除去できる。しかしながら、この方法の場合、ビット線ＢＬ１ａ，ＢＬ１ｂ等がツイスト構造と複雑なため、その製造が困難であるという問題があった。
【０００９】
【発明が解決しようとする課題】上述の如く、従来より種々のノイズ低減法が提案されていたが、その中でも２層ツイスト構造のものがメモリセルの面積を増大させずにノイズを低減できるので、次世代の高集積度のＤＲＡＭにとって有利であったが、構造が複雑なので製造上の点で問題があった。
【００１０】本発明は、上記事情を考慮してなされたもので、その目的とするところは、簡単な構造でノイズを低減できる対ビット線方式の半導体記憶装置を提供することにある。」
　
ｃ　「【００１１】
【課題を解決するための手段】上記の目的を達成するために、
本発明の半導体記憶装置は、２本のビット線からなる複数の対ビット線と、これら対ビット線と交差する複数本のワード線と、前記対ビット線と前記ワード線との各交点位置に設けられ、スイッチングＭＯＳトランジスタとメモリキャパシタとからなるメモリセルとを有しており
前記対ビット線は
その長手方向に関して前記２本のビット線の上下関係が変化し、前記スイッチングＭＯＳトランジスタは、ソース・ドレインの一方が前記対ビット線の下側のビット線に接続され
【００１２】
【作用】本発明によれば、メモリキャパシタのプレート電極が対ビット線を構成する２本のビット線間に形成されているので、これら２本のビット線間のカップリングを断ち切れる。このカップリングの消滅は上記２本のビット線をツイスト構造にするのと同程度のノイズ削減効果がある。しかも、ツイスト構造に比べて構造も簡単である。したがって、製造上の問題を招くこと無くノイズを削減できる。また、本発明にツイスト構造を加えることで、メモリセルサイズを小さく保ちながら、ノイズを完全に消すことができる。」
　
ｄ　「【００１３】
【実施例】以下、図面を参照しながら実施例を説明する。先ず、本発明の基本的な考え方を図１０を用いて説明する。本発明では、ツイスト構造を採用する代わりに、上層のビット線ＢＬ１ａ，ＢＬ２ａ，ＢＬ３ａと、下層のビット線ＢＬ１ｂ，ＢＬ２ｂ，ＢＬ３ｂとの間に、キャパシタのプレート電極ＰＬが存在する構造を採用している。図中、ビット線ＢＬ１ａとビット線ＢＬ１ｂ、ビット線ＢＬ２ａとビット線ＢＬ２ｂ、ビット線ＢＬ３ａとビット線ＢＬ３ｂがそれぞれ対ビット線を構成している。これによって、図１１に示したカップリングＣ3 ，Ｃ4 を無くすことができ、ノイズを低減できる。
　……（中略）……
【００１６】また、本発明はツイスト構造ではなく単純な２層構造なので製造上の問題もないので、簡単な構造でノイズを低減できるようになる。図１は本発明の基本構成を示す図である。
【００１７】
メモリセルはメモリキャパシタ（以下単にキャパシタという）Ｃと、スイッチングＭＯＳトランジスタ（以下単にＭＯＳトランジスタという）Ｔｒとで構成されている。このＭＯＳトランジスタＴｒの一方のソース・ドレインはビット線ＢＬ１に接続され、他方のソースドレインはキャパシタＣのプレート電極ＰＬに接続されている。ビット線ＢＬ１は隣のメモリセルでは上層を走り、一方、ビット線ＢＬ２は下層を走り、その隣接メモリセルのＭＯＳトランジスタの（キャパシタＣと反対側の）ソース・ドレインに接続され、以下このよう構造が繰り返されている。
　
ｅ　「【００１８】
図２〜図６は、本発明の第１の実施例に係るＤＲＡＭの要部を示す図であり
【００１９】これは図１のＤＲＡＭを現実的な構成にしたもので、
ビット線に多数のメモリセルが繋がっていても問題がないように選択ＭＯＳトランジスタＳＴｒを設け
ＭＯＳトランジスタＴｒ，ＳＴｒとして、ＳＧＴ（Surrounding Gate Transistor ）を用いたものである
【００２０】
図５，図６には、ＭＯＳトランジスタＴｒとキャパシタＣとからなるＳＧＴセルの断面図が示されている。
このシリコン柱１３の上部には蓄積ノード電極１６に接続されたｎ型ソース・ドレイン拡散層１５が形成され
シリコン柱１３の下部の周囲にはビット線ＢＬ０に接続されたｎ型ソース・ドレイン拡散層１２が形成されている
【００２１】
二つのｎ型ソース・ドレイン拡散層１２，１５との間のシリコン柱１３の周囲にはゲート絶縁膜１７が形成され、このゲート絶縁膜１７の周囲にはワード線ＷＬに接続されたゲート電極１４が形成されている
【００２２】また、
蓄積ノード電極１６の上部にはキャパシタ絶縁膜１１を介してプレート電極ＰＬが形成され、これらによってキャパシタＣが形成されている
選択ＭＯＳトランジスタＳＴｒの断面図が示されており、ｎ型ソース・ドレイン拡散層２と、シリコン柱３と、ゲート電極４と、ｎ型ソース・ドレイン拡散層５とゲート絶縁膜７とで、図５，図６に示したＭＯＳトランジスタＴｒと同様な構造のＳＧＴが構成されている
【００２３】図９には、ビット線ＢＬ１，ＢＬ２とセンスアンプとの接続の仕方が示されている。図中、実線は上層、点線は下層をビット線が走っていることを示し、ビット線ＢＬ１，ＢＬ２は両方ともメモリセルが接続が繋がっている下層を走る部分でセンスアンプＳ／Ａに接続されている。
【００２４】このように構成されたＤＲＡＭでも、上層を走るビット線と下層を走るビット線との間にプレート電極ＰＬが設けられた構造になっているので、製造上の問題を招くこと無く、上層のビット線と下層のビット線との間のカップリングを防止でき、ノイズの低減を図れる。
【００２５】更に、本実施例では、メモリセルを構成するトランジスタとしてＳＧＴを用いているので、ビット線およびワード線のライン幅、ならびにビット線およびワード線のスペース間隔を共に最小加工幅Ｆにすることができ、したがって、メモリセルの面積を４Ｆ2 とすることができる。」
　
ｆ　「【００３２】
【発明の効果】以上詳述したように本発明によれば、簡単な構造で対ビット線を構成する２本のビット線間のカップリングを断ち切ることができるので、製造上の問題を招くこと無くビット線のノイズを削減できる。」
　
ｇ　「本発明の基本構成を示す図」（「【図面の簡単な説明】」における記載）である図１には、ビット線ＢＬ１とビット線ＢＬ２とが中央部で交差しており、当該交差からみて右側では、キャパシタＣとＭＯＳトランジスタＴｒとで構成される直列回路におけるＭＯＳトランジスタＴｒの一方のソース・ドレインはビット線ＢＬ１に接続され、当該交差からみて左側では、キャパシタＣとＭＯＳトランジスタＴｒとで構成される直列回路におけるＭＯＳトランジスタＴｒの一方のソース・ドレインはビット線ＢＬ２に接続されていることが図示されている。
ｈ　「本発明の第１の実施例に係るＤＲＡＭの要部の等価回路図」（「【図面の簡単な説明】」における記載）である図２には、キャパシタＣとＭＯＳトランジスタＴｒとで構成される直列回路が図面横方向に複数個配列されて、それぞれのキャパシタＣは線路ＰＬに接続され、それぞれのＭＯＳトランジスタＴｒのゲートには前記ビット線ＢＬ０及びビット線ＢＬ１と略直交する線路が接続され、それぞれのＭＯＳトランジスタＴｒの一方のソース・ドレインはビット線ＢＬ０に接続されるとともに、前記ビット線ＢＬ０はＭＯＳトランジスタＳＴｒを介して線路ＢＬ１に接続されていることが図示されている。
　また、同図には、前記直列回路の横方向の配列に隣接して、その一端側に、１個の前記ＭＯＳトランジスタＳＴｒが配列されていることが図示されている。
ｉ　「本発明の第１の実施例に係るＤＲＡＭの要部の平面図」（「【図面の簡単な説明】」における記載）である図３には、矩形領域Ｔｒが規則的に行列状にまとまって配列され、この行列における列方向の複数の前記矩形領域Ｔｒの周囲をそれぞれ囲むとともに、列方向の複数の前記矩形領域Ｔｒを連結するＷＬの記号が付された線路状の領域が設けられていることが図示されている。
　そして、同図には、前記矩形領域Ｔｒが行列状に配列された部分の一端側には複数の矩形領域ＳＴｒが列状に配置され、複数の矩形領域ＳＴｒの周囲をそれぞれ囲むとともに、複数の列状の前記矩形領域ＳＴｒを連結するＷＬ’の記号が付されたライン状の領域が設けられていることが図示されている。
ｊ　「図３のＤＲＡＭのＡ−Ａ´断面図」（「【図面の簡単な説明】」における記載）である図４には、線路ＢＬ１は、複数の線路ＷＬの上方を跨がるとともに、ＳＴｒの記号が付された部材の上部に接続されていることが図示されている。
ｋ　「ビット線ＢＬ１，ＢＬ２とセンスアンプとの接続の仕方を示す図」（「【図面の簡単な説明】」における記載）である図９には、ビット線ＢＬ１の延伸方向の右側端部と、ビット線ＢＬ２の延伸方向の左側端部には、それぞれ、センスアンプＳ/Ａが接続されていること、前記ビット線ＢＬ１と前記ビット線ＢＬ２は実線部分と点線部分とをそれぞれ１つづつ有していること、が図示されている。
（２）引用例に記載された発明
　ア　ＤＲＡＭの構成について
　第２．２（１）で摘記した引用例の段落【００１１】の「本発明の半導体記憶装置は、２本のビット線からなる複数の対ビット線と、これら対ビット線と交差する複数本のワード線と、前記対ビット線と前記ワード線との各交点位置に設けられ、スイッチングＭＯＳトランジスタとメモリキャパシタとからなるメモリセルとを有しており」、同段落【００１８】の「図２〜図６は、本発明の第１の実施例に係るＤＲＡＭの要部を示す図であり」、同段落【００２０】の「ＭＯＳトランジスタＴｒとキャパシタＣとからなるＳＧＴセルの断面図が示されている。図中、１３はｐ型シリコン基板１を加工して形成したシリコン柱を示し、このシリコン柱１３の上部には蓄積ノード電極１６に接続されたｎ型ソース・ドレイン拡散層１５が形成され」、同段落【００２１】の「二つのｎ型ソース・ドレイン拡散層１２，１５との間のシリコン柱１３の周囲にはゲート絶縁膜１７が形成され、このゲート絶縁膜１７の周囲にはワード線ＷＬに接続されたゲート電極１４が形成されている。」という記載と、第２．２（１）のｈ及びｉで指摘した図２及び図３の記載から、引用例には、２本のビット線ＢＬ１及びＢＬ２からなる複数の対ビット線と、これら対ビット線と交差する複数本のワード線ＷＬと、前記対ビット線と前記ワード線との各交点位置に設けられる、スイッチングＭＯＳトランジスタＴｒとメモリキャパシタＣとからなる複数のメモリセルとを有するＤＲＡＭが記載されている。
　イ　メモリセルについて
ａ　第２．２（１）で摘記した引用例の段落【００１１】の「前記対ビット線は……その長手方向に関して前記２本のビット線の上下関係が変化し、前記スイッチングＭＯＳトランジスタは、ソース・ドレインの一方が前記対ビット線の下側のビット線に接続され」、段落【００１７】の「メモリセルはメモリキャパシタ（以下単にキャパシタという）Ｃと、スイッチングＭＯＳトランジスタ（以下単にＭＯＳトランジスタという）Ｔｒとで構成されている。このＭＯＳトランジスタＴｒの一方のソース・ドレインはビット線ＢＬ１に接続され、他方のソースドレインはキャパシタＣのプレート電極ＰＬに接続されている。ビット線ＢＬ１は隣のメモリセルでは上層を走り、一方、ビット線ＢＬ２は下層を走り、その隣接メモリセルのＭＯＳトランジスタの（キャパシタＣと反対側の）ソース・ドレインに接続され、以下このよう構造が繰り返されている。」という記載、及び、第２．２（１）のｇで指摘した図１の記載から、引用例には、メモリセルを構成するスイッチングＭＯＳトランジスタＴｒのソース・ドレインは、上下関係が繰り返し変化するビット線ＢＬ１とビット線ＢＬ２からなる対ビット線のうち、下側のビット線に接続されることが記載されている。
ｂ　引用例の段落【００１７】の記載は、第２．２（１）のｇで指摘した記載事項と同様に、下側のビット線に１個のメモリセルを接続することが図示された図１に関する記載である。
　しかしながら、引用例の「図２〜図６は、本発明の第１の実施例に係るＤＲＡＭの要部を示す図」（段落【００１８】）であり「図１のＤＲＡＭを現実的な構成にしたもの」（段落【００１９】）であるという記載から、前記ａで指摘した記載内容は、前記「本発明の第１の実施例に係るＤＲＡＭ」にも当てはまるものと認められる。
　そうすると、引用例の段落【００１１】及び段落【００１７】の前記記載と、第２．２（１）のｈ及びｉで指摘した図２及び図３の複数のトランジスタＴｒ（矩形領域Ｔｒ）が少なくともビット線方向に規則的にまとまって配列されているという図示態様から、引用例には、上下関係が繰り返し変化するビット線ＢＬ１とビット線ＢＬ２からなる対ビット線のうちの下側のビット線に接続される複数のメモリセルが、前記繰り返しに応じて下側となる前記ビット線ＢＬ１、ＢＬ２毎にまとまって複数個配列されることが記載されていると認められる。
ｃ　第２．２（１）で摘記した引用例の段落【００１９】の「ＭＯＳトランジスタＴｒ，ＳＴｒとして、ＳＧＴ（Surrounding Gate Transistor ）を用いたものである。」、同段落【００２０】の「ＭＯＳトランジスタＴｒとキャパシタＣとからなるＳＧＴセルの断面図が示されている。図中、１３はｐ型シリコン基板１を加工して形成したシリコン柱を示し、このシリコン柱１３の上部には蓄積ノード電極１６に接続されたｎ型ソース・ドレイン拡散層１５が形成され、一方、シリコン柱１３の下部の周囲にはビット線ＢＬ０に接続されたｎ型ソース・ドレイン拡散層１２が形成されている。」、同段落【００２１】の「二つのｎ型ソース・ドレイン拡散層１２，１５との間のシリコン柱１３の周囲にはゲート絶縁膜１７が形成され、このゲート絶縁膜１７の周囲にはワード線ＷＬに接続されたゲート電極１４が形成されている。」、同段落【００２２】の「蓄積ノード電極１６の上部にはキャパシタ絶縁膜１１を介してプレート電極ＰＬが形成され、これらによってキャパシタＣが形成されている。」という記載、及び、第２．２（１）のｉで指摘した図３の記載から、引用例には、二つのｎ型ソース・ドレイン拡散層１２，１５の間に形成されたシリコン柱１３の周囲にゲート絶縁膜１７が形成され、前記ゲート絶縁膜１７の周囲にワード線ＷＬに接続されたゲート電極１４が形成されるＳＧＴ（Surrounding Gate Transistor ）である複数のスイッチングＭＯＳトランジスタＴｒが規則的に行列状に配列され、前記シリコン柱１３の上部の蓄積ノード電極１６とプレート電極ＰＬとから形成される前記メモリキャパシタＣと、各スイッチングＭＯＳトランジスタＴｒとからメモリセルを構成することが記載されている。
　また、引用例の段落【００２０】の「一方、シリコン柱１３の下部の周囲にはビット線ＢＬ０に接続されたｎ型ソース・ドレイン拡散層１２が形成されている。」という記載、及び、第２．２（１）のｈで指摘した図２の記載から、規則的に行列状に配列された複数のスイッチングＭＯＳトランジスタＴｒのうち、行方向に配列された複数のスイッチングＭＯＳトランジスタＴｒにおける前記シリコン柱１３の下部に形成される前記ｎ型ソース・ドレイン拡散層１２がビット線ＢＬ０に接続されるとともに、前記ビット線は選択トランジスタＳＴｒを介して対ビット線のうちの下側となるビット線に接続されることが記載されている。
ｄ　以上から、引用例には、二つのｎ型ソース・ドレイン拡散層１２，１５の間に形成されたシリコン柱１３の周囲にゲート絶縁膜１７が形成され、前記ゲート絶縁膜１７の周囲にワード線ＷＬに接続されたゲート電極１４が形成されるＳＧＴ（Surrounding Gate Transistor ）である複数のスイッチングＭＯＳトランジスタＴｒが規則的に行列状に配列され、前記シリコン柱１３の上部の蓄積ノード電極１６とプレート電極ＰＬとから形成される前記メモリキャパシタＣと、各前記スイッチングＭＯＳトランジスタＴｒとから構成される複数のメモリセルは、上下関係が繰り返し変化するビット線ＢＬ１とビット線ＢＬ２からなる対ビット線の当該繰り返しに応じて下側となる前記ビット線ＢＬ１、ＢＬ２毎にまとまって配列されるとともに、行列状に配列される複数のスイッチングＭＯＳトランジスタＴｒのうち行方向に配列された複数のスイッチングＭＯＳトランジスタＴｒにおける前記シリコン柱１３の下部に形成される前記ｎ型ソース・ドレイン拡散層１２が接続されるビット線ＢＬ０は、選択トランジスタＳＴｒを介して前記対ビット線のうちの下側となるビット線に接続されることが記載されていると認められる。
　ウ　センスアンプ領域について
　第２．２（１）のｋで指摘した図９の記載から、引用例には、ビット線ＢＬ１の延伸方向の右側端部と、ビット線ＢＬ２の延伸方向の左側端部には、それぞれ、センスアンプＳ/Ａが接続されていることが記載されている。
　エ　ビット線について
　第２．２（１）で摘記した引用例の段落【００１１】の「前記対ビット線は、その一方のビット線が他方のビット線よりも上に位置し、且つその長手方向に関して前記２本のビット線の上下関係が変化し、前記スイッチングＭＯＳトランジスタは、ソース・ドレインの一方が前記対ビット線の下側のビット線に接続され」、段落【００２１】の「二つのｎ型ソース・ドレイン拡散層１２，１５との間のシリコン柱１３の周囲にはゲート絶縁膜１７が形成され、このゲート絶縁膜１７の周囲にはワード線ＷＬに接続されたゲート電極１４が形成されている。」という記載と、第２．２（１）のｊ及びｋで指摘した図４及び図９の記載から、引用例には、ビット線ＢＬ１、ＢＬ２のうちの下側のビット線は、センスアンプＳ/Ａから延びて、複数のメモリセルがまとまって配列される領域において、少なくとも複数のワード線ＷＬの上方を跨がって形成されることが記載されている。
　オ　選択ＭＯＳトランジスタＳＴｒが設けられた領域について
　第２．２（１）で摘記した引用例の段落【００１９】には「ビット線に多数のメモリセルが繋がっていても問題がないように選択ＭＯＳトランジスタＳＴｒを設け、更に、ＭＯＳトランジスタＴｒ，ＳＴｒとして、ＳＧＴ（Surrounding Gate Transistor ）を用いた」と記載されている。ここで、前記「選択ＭＯＳトランジスタＳＴｒ」を具体的にどこに配置するかについては、引用例には記載されていない。
　しかしながら、第２．２（１）のｈ〜ｉで指摘した図２〜図３の記載から、前記「選択ＭＯＳトランジスタＳＴｒ」は、「ＭＯＳトランジスタＴｒ」が行列状にまとまって配列された領域の一端側に配置されていると認められる。
　そうすると、引用例の段落【００１９】の前記記載と、段落【００２２】の「選択ＭＯＳトランジスタＳＴｒの断面図が示されており、ｎ型ソース・ドレイン拡散層２と、シリコン柱３と、ゲート電極４と、ｎ型ソース・ドレイン拡散層５とゲート絶縁膜７とで、図５，図６に示したＭＯＳトランジスタＴｒと同様な構造のＳＧＴが構成されている。」という記載、及び、第２．２（１）のｈ〜ｊで指摘した図２〜図４の記載から、引用例には、複数のＭＯＳトランジスタＴｒが行列状に配列された領域の一端側には、ビット線に多数のメモリセルが繋がっていても問題がないようにするための複数の選択ＭＯＳトランジスタＳＴｒを列状に配置し、ＳＧＴである前記選択ＭＯＳトランジスタＳＴｒを構成するシリコン柱３の周囲にはゲート絶縁膜７を介して線路ＷＬ’が形成され、前記選択ＭＯＳトランジスタＳＴｒの上部には前記対ビット線のうちの下側のビット線が接続されていることが記載されている。
　カ　引用発明
　以上のア〜オから、引用例には次の発明（以下「引用発明」という。）が記載されているといえる。
「２本のビット線ＢＬ１及びＢＬ２からなる複数の対ビット線と、これら対ビット線と交差する複数本のワード線ＷＬと、前記対ビット線と前記ワード線との各交点位置に設けられ、スイッチングＭＯＳトランジスタＴｒとメモリキャパシタＣとからなる複数のメモリセルとを有するＤＲＡＭであって、
　二つのｎ型ソース・ドレイン拡散層１２，１５の間に形成されたシリコン柱１３の周囲にゲート絶縁膜１７が形成され、前記ゲート絶縁膜１７の周囲にワード線ＷＬに接続されたゲート電極１４が形成されるＳＧＴ（Surrounding Gate Transistor ）である複数のスイッチングＭＯＳトランジスタＴｒが規則的に行列状に配列され、前記シリコン柱１３の上部の蓄積ノード電極１６とプレート電極ＰＬとから形成される前記メモリキャパシタＣと、各前記スイッチングＭＯＳトランジスタＴｒとから構成される複数のメモリセルを備え、
　前記複数のメモリセルは、上下関係が繰り返し変化する前記ビット線ＢＬ１とビット線ＢＬ２からなる対ビット線の当該繰り返しに応じて下側となる前記ビット線ＢＬ１、ＢＬ２毎にまとまって配列され、
　行列状に配列される複数の前記スイッチングＭＯＳトランジスタＴｒのうち、行方向に配列された複数のスイッチングＭＯＳトランジスタＴｒにおける前記シリコン柱１３の下部に形成される前記ｎ型ソース・ドレイン拡散層１２が接続されるビット線ＢＬ０は、選択トランジスタＳＴｒを介して前記対ビット線のうちの下側となるビット線に接続され、
　前記ビット線ＢＬ１の延伸方向の右側端部と、前記ビット線ＢＬ２の延伸方向の左側端部には、それぞれ、センスアンプＳ/Ａが接続され、
　前記対ビット線のうちの下側のビット線は、前記センスアンプＳ/Ａから延びて、複数のメモリセルがまとまって配列される領域において、少なくとも複数のワード線ＷＬの上方を跨がって形成され、
　複数の前記ＭＯＳトランジスタＴｒが行列状に配列された領域の一端側には、複数の前記選択ＭＯＳトランジスタＳＴｒを列状に配置し、ＳＧＴである前記選択ＭＯＳトランジスタＳＴｒを構成するシリコン柱３の周囲にはゲート絶縁膜７を介して線路ＷＬ’が形成され、前記選択ＭＯＳトランジスタＳＴｒの上部には前記対ビット線のうちの下側のビット線が接続されているＤＲＡＭ。」
　
３　対比
（１）本願発明と引用発明との対比
　本願発明と、引用発明とを対比する。
　ア　半導体記憶装置の構成について
ａ　引用発明の「複数本のワード線ＷＬ」は、本願発明の「複数本のワード線」に相当する。
ｂ　引用発明の「複数のメモリセル」は、それぞれ、「複数の対ビット線」と「複数本のワード線ＷＬ」との「各交点位置に設けられ」るものである。
　しかしながら、引用発明においては、各「ワード線ＷＬ」は、「複数のメモリセル」をそれぞれ構成する「各前記スイッチングＭＯＳトランジスタＴｒ」の「シリコン柱１３の周囲」に形成され、前記「スイッチングＭＯＳトランジスタＴｒにおける前記シリコン柱１３の下部に形成される前記ｎ型ソース・ドレイン拡散層１２」に「ビット線ＢＬ０」が接続されるものである。また、前記「対ビット線」のうちの「下側となるビット線」は、前記「ビット線ＢＬ０」と前記「選択トランジスタＳＴｒ」を介して前記「スイッチングＭＯＳトランジスタＴｒ」の「ｎ型ソース・ドレイン拡散層１２」が接続されるものである。
　そうすると、前記「メモリセル」に直接接続されるのは「ビット線ＢＬ０」であるから、引用発明においては、たとえば、前記「スイッチングＭＯＳトランジスタＴｒ」を制御して「メモリセル」から読み出したデータは一旦「ビット線ＢＬ０」に出力され、さらに「選択トランジスタＳＴｒ」を制御して「対ビット線」のうちの「下側となるビット線」に出力されるものと解される。すなわち、引用発明の前記「ビット線ＢＬ０］は、「メモリセル」に直接に接続されるローカルビット線として機能していると認められる。
　したがって、引用発明の「複数のメモリセル」は、「複数の対ビット線」と「複数本のワード線ＷＬ」との「各交点位置に設けられ」るものであるが、実質的には、「ビット線ＢＬ０」と「複数本のワード線ＷＬ」との交点位置に設けられていると認められる。
ｃ　また、引用発明は「２本のビット線ＢＬ１及びＢＬ２からなる複数の対ビット線」を有しているから、当該「対ビット線」のうちの「下側となるビット線」も「複数本」存在するものであり、したがって、「複数本」の前記「下側となるビット線」に「選択トランジスタＳＴｒ」を介して接続される「ビット線ＢＬ０」も「複数本」存在するものである。
ｄ　したがって、引用発明の「複数本」の「ビット線ＢＬ０」は、本願発明の「前記複数のワード線と交差する複数のビット線」に相当する。
　また、引用発明の「各交点位置に設けられ、スイッチングＭＯＳトランジスタＴｒとメモリキャパシタＣとからなる複数のメモリセル」は、本願発明の「前記複数のワード線と前記複数のビット線の交点に配置された複数のメモリセル」に相当する。
ｅ　以上から、引用発明の「２本のビット線ＢＬ１及びＢＬ２からなる複数の対ビット線と、これら対ビット線と交差する複数本のワード線ＷＬと、前記対ビット線と前記ワード線との各交点位置に設けられ、スイッチングＭＯＳトランジスタＴｒとメモリキャパシタＣとからなる複数のメモリセルとを有するＤＲＡＭ」は、本願発明の「複数のワード線と、前記複数のワード線と交差する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置された複数のメモリセルを有する半導体記憶装置」に相当する。
　イ　メモリセルアレイ領域について
ａ　引用発明の「ＳＧＴ（Surrounding Gate Transistor ）である複数のスイッチングＭＯＳトランジスタＴｒ」は、「下部に形成される前記ｎ型ソース・ドレイン拡散層１２」と「ｎ型ソース・ドレイン拡散層」「１５」の「間に形成されたシリコン柱１３」を備え、「ゲート電極１４」が前記「シリコン柱１３」の周囲に「ゲート電極１４」が形成されるという構造を有している。
　したがって、引用発明の「ＳＧＴ」は縦型トランジスタと言い得るものである。
ｂ　そして、引用発明の前記「複数のスイッチングＭＯＳトランジスタＴｒ」は、各「スイッチングＭＯＳトランジスタＴｒにおける前記シリコン柱１３の下部に形成される前記ｎ型ソース・ドレイン拡散層１２」が「ビット線ＢＬ０」に接続されており、また、「規則的に行列状に配列され」ている。
　この「複数のスイッチングＭＯＳトランジスタＴｒ」が「規則的に行列状に配列され」ているという態様は、前記「複数のスイッチングＭＯＳトランジスタＴｒ」が所定のピッチで規則的な配置で形成された態様であると言い得るものである。
ｃ　さて、引用発明の「複数のメモリセル」は、それぞれ「スイッチングＭＯＳトランジスタＴｒとメモリキャパシタＣ」とからなる。この「メモリキャパシタＣ」は「前記シリコン柱１３の上部」に「形成される」から、前記「複数のスイッチングＭＯＳトランジスタＴｒ」が「規則的に行列状に配列され」ている以上、前記「複数のメモリセル」も「規則的に行列状に配列され」ているものである。
　ここで、「行方向に配列された複数のスイッチングＭＯＳトランジスタＴｒ」の「前記ｎ型ソース・ドレイン拡散層１２」に接続される「ビット線ＢＬ０」は、「選択トランジスタＳＴｒ」を介して「ビット線ＢＬ１及びＢＬ２」からなる「対ビット線」のうち、「下側となるビット線」に接続されている。したがって、引用発明の「ＤＲＡＭ」が有する「複数のメモリセル」は、前記「下側となるビット線」毎にグループ分けされていると認められる。そして、引用発明においては、「前記複数のメモリセル」は「下側となる前記ビット線ＢＬ１、ＢＬ２」毎に「まとまって配列され」ている。
　そうすると、引用発明の「複数のメモリセル」は、「対ビット線」のうちの「下側となるビット線」毎に「まとまって」、「規則的に行列状に配列され」ていると認められる。
　この「メモリセル」が前記「下側となるビット線」毎にまとまり「規則的に行列状に配列され」ている領域は、それぞれ、メモリセルアレイ領域を形成していると認められる。
ｄ　以上から、引用発明において、各「前記シリコン柱１３の下部に形成される前記ｎ型ソース・ドレイン拡散層１２」が「ビット線ＢＬ０」接続されている「スイッチングＭＯＳトランジスタＴｒ」が「規則的に行列状に配列され」ており、かつ、当該「スイッチングＭＯＳトランジスタＴｒ」と「メモリキャパシタＣ」とからなる「複数のメモリセル」が、「上下関係が繰り返し変化するビット線ＢＬ１とビット線ＢＬ２からなる対ビット線の当該繰り返しに応じて下側となる前記ビット線ＢＬ１、ＢＬ２毎にまとまって配列され」ている領域は、本願発明の「下部電極が前記ビット線に接続される複数の縦型トランジスタが所定のピッチで規則的な配置で形成され、少なくとも前記縦型トランジスタからなる前記複数のメモリセルを含むメモリセルアレイ領域」に相当する。
　ウ　周辺回路領域について
　引用発明の「センスアンプＳ/Ａ」は本願発明の「周辺回路」に相当するから、引用発明において前記「センスアンプＳ/Ａ」が設けられた領域は本願発明の「周辺回路領域」に相当する。
　そして、引用発明において、「前記ビット線ＢＬ１の延伸方向の右側端部と、前記ビット線ＢＬ２の延伸方向の左側端部には、それぞれ、センスアンプＳ/Ａが接続され」ているから、二つの「センスアンプＳ/Ａ」の間には、「複数のメモリセル」が「前記ビット線ＢＬ１、ＢＬ２毎にまとまって配列され」ている領域が存在することは明らかである。
　したがって、半導体集積回路技術においては、各回路を、回路毎にまとまった領域に形成することが一般であることを考慮すると、引用発明において、「前記ビット線ＢＬ１の延伸方向の右側端部」または「前記ビット線ＢＬ２の延伸方向の左側端部」に接続された「センスアンプＳ/Ａ」が設けられた領域と、本願発明の「前記メモリセルアレイ領域に対しビット線延伸方向に隣接配置される周辺回路領域」とは、「前記メモリセルアレイ領域に対しビット線延伸方向」に「配置される周辺回路領域」である点で共通する。
　エ　所定の回路について
ａ　本願明細書には、段落【００３９】に「第１配線層には、ＭＯＳトランジスタＱ１、Ｑ２の各コンタクト電極ＣＥとＭＯＳトランジスタＱ３、Ｑ５の各コンタクト電極ＣＥにそれぞれの上部に接触する配線Ｌ１が形成される。この配線Ｌ１は、図３のＭＯＳトランジスタＱ１のゲートに接続されるローカルビット線ＬＢＬの部分に相当する。」と、段落【００４３】に「ローカルセンスアンプ２０のうち、ＭＯＳトランジスタＱ１、Ｑ２のみを周辺回路領域１１に配置しつつ、他のＭＯＳトランジスタＱ３〜Ｑ６をメモリセルアレイ領域１０の端部領域に配置する……ＭＯＳトランジスタＱ３〜Ｑ６を周辺回路領域１１のＭＯＳトランジスタＱ１、Ｑ２に接続する場合、コンタクト（図７）及び配線Ｌ１（図８）を形成すればよい」と記載されている。
　したがって、本願発明における「前記周辺回路領域と前記メモリセルアレイ領域に跨って構成される所定の回路」は、少なくとも、本願明細書に記載された「配線Ｌ１」のような単なる配線を包含している。
ｂ　よって、引用発明の「前記センスアンプＳ/Ａから延びて、複数のメモリセルがまとまって配列される領域において、少なくとも複数のワード線ＷＬの上方を跨がって形成され」ている「前記対ビット線のうちの下側のビット線」は、本願発明の「前記周辺回路領域と前記メモリセルアレイ領域に跨って構成される所定の回路」に相当する。
　オ　ワード線が設けられない端部領域について
ａ　引用発明において、「複数の前記ＭＯＳトランジスタＴｒが行列状に配列された領域の一端側」には、「ＳＧＴである前記選択ＭＯＳトランジスタＳＴｒを構成するシリコン柱３の周囲にはゲート絶縁膜７を介して線路ＷＬ’が形成され」ているが、「ワード線ＷＬ」は形成されていない。
　そして、前記「線路ＷＬ’」は「ＳＧＴである前記選択ＭＯＳトランジスタＳＴｒ」を制御するための信号を伝搬する「線路」であるから、「ワード線ＷＬ」ではない。
ｂ　引用発明は、「複数の前記ＭＯＳトランジスタＴｒが行列状に配列された領域の一端側」に、「複数の前記選択ＭＯＳトランジスタＳＴｒを列状に配置」している。
　ここで、前記「選択トランジスタＳＴｒ」は、「ビット線ＢＬ０」と「前記対ビット線のうちの下側となるビット線」との間に「接続され」ているから、前記「ビット線ＢＬ０」を、前記「対ビット線」のうち「下側となるビット線」に電気的に接続するためのものである。そして、第２．２（１）で摘記した引用例の段落【００１９】における「ビット線に多数のメモリセルが繋がっていても問題がないように選択ＭＯＳトランジスタＳＴｒを設け」という記載と、第２．２（１）ｈで指摘した図２の記載を参酌すれば、前記「選択トランジスタＳＴｒ」は、「ビット線ＢＬ１」ないし「ＢＬ２」につながっている多数の「メモリセル」のうち、「下側となる前記ビット線ＢＬ１、ＢＬ２」毎に分けられた「複数」の「メモリセル」のグループを「選択」するためのものであると解される。
　そうすると、前記「列状に配置」された「複数の前記選択ＭＯＳトランジスタＳＴｒ」は、第２．２（２）イのｃで指摘した、引用発明における、「メモリセル」が前記「下側となるビット線」毎にまとまり「規則的に行列状に配列され」ているメモリセルアレイ領域毎に、その「一端側」に「配置」されると認められる。
　したがって、引用発明の前記「複数の前記ＭＯＳトランジスタＴｒが行列状に配列された領域の一端側」は、本願発明の「前記メモリセルアレイ領域のうち前記ワード線が設けられない端部領域」に相当する。
ｃ　以上から、引用発明において「複数の前記ＭＯＳトランジスタＴｒが行列状に配列された領域の一端側には、複数の前記選択ＭＯＳトランジスタＳＴｒを列状に配置し、ＳＧＴである前記選択ＭＯＳトランジスタＳＴｒを構成するシリコン柱３の周囲にはゲート絶縁膜７を介して線路ＷＬ’が形成され、前記選択ＭＯＳトランジスタＳＴｒの上部には前記対ビット線のうちの下側のビット線が接続されている」ことは、本願発明において「前記メモリセルアレイ領域のうち前記ワード線が設けられない端部領域に、上部電極が前記所定の回路に接続される前記縦型トランジスタが含まれる」ことに相当する。
　
（２）一致点及び相違点
　以上から、本願発明と引用発明とは、以下の点で一致するとともに、以下の点で相違する。一致点
「複数のワード線と、前記複数のワード線と交差する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置された複数のメモリセルを有する半導体記憶装置であって、
　下部電極が前記ビット線に接続される複数の縦型トランジスタが所定のピッチで規則的な配置で形成され、少なくとも前記縦型トランジスタからなる前記複数のメモリセルを含むメモリセルアレイ領域と、
　前記メモリセルアレイ領域に対しビット線延伸方向に配置される周辺回路領域と、
　前記周辺回路領域と前記メモリセルアレイ領域に跨って構成される所定の回路と、
　を備え、
　前記メモリセルアレイ領域のうち前記ワード線が設けられない端部領域に、上部電極が前記所定の回路に接続される前記縦型トランジスタが含まれることを特徴とする半導体記憶装置。」
　相違点
　本願発明においては、「周辺回路領域」は「前記メモリセルアレイ領域に対しビット線延伸方向に隣接配置される」のに対して、引用発明においては、「前記ビット線ＢＬ１の延伸方向の右側端部」または「前記ビット線ＢＬ２の延伸方向の左側端部」に接続された「センスアンプＳ/Ａ」が設けられているものの、前記「センスアンプＳ/Ａ」が設けられた領域が「複数のメモリセル」が「まとまって配列され」ている領域と「隣接」しているかどうか不明である点。
　
４　当審の判断
（１）相違点について
　ア　引用発明においては、「前記複数のメモリセルは、上下関係が繰り返し変化するビット線ＢＬ１とビット線ＢＬ２からなる対ビット線の当該繰り返しに応じて下側となる前記ビット線ＢＬ１、ＢＬ２毎にまとまって配列され」ている。
　ここで、引用例には、第２．２（１）で摘記したように、段落【００２３】に、「実施例」として「図９には、ビット線ＢＬ１，ＢＬ２とセンスアンプとの接続の仕方が示されている。図中、実線は上層、点線は下層をビット線が走っていることを示し、ビット線ＢＬ１，ＢＬ２は両方ともメモリセルが接続が繋がっている下層を走る部分でセンスアンプＳ／Ａに接続されている。」と記載され、第２．２（１）ｋで指摘したように、図９には、ビット線ＢＬ１の延伸方向の右側端部と、ビット線ＢＬ２の延伸方向の左側端部には、それぞれ、センスアンプＳ/Ａが接続され、前記ビット線ＢＬ１と前記ビット線ＢＬ２は実線部分と点線部分とをそれぞれ１つづつ有していることが図示されている。
　したがって、引用例には、引用発明の「ビット線ＢＬ１とビット線ＢＬ２からなる対ビット線」の「上下関係」が「変化する」回数が１回であることが、「実施例」として記載されている。
　イ　上記のように、「ビット線ＢＬ１とビット線ＢＬ２からなる対ビット線」の「上下関係」が「変化する」回数が１回であるとき、第２．２（２）イのｃで指摘した、「メモリセル」が前記「下側となるビット線」毎にまとまり「規則的に行列状に配列され」ているメモリセルアレイ領域は２つである。
　そして、引用発明においては、「前記ビット線ＢＬ１の延伸方向の右側端部と、前記ビット線ＢＬ２の延伸方向の左側端部には、それぞれ、センスアンプＳ/Ａが接続され」ているから、前記メモリセルアレイ領域が２つであれば、各メモリセルアレイ領域のビット線ＢＬ１ないしビット線ＢＬ２の延伸方向には、「それぞれ、センスアンプＳ/Ａ」が隣接配置されている。
　ウ　以上から、相違点に係る構成は引用例に記載されていると認められる。
　したがって、本願発明と引用発明とは相違するところがないから、本願発明は引用例に記載された発明である。
　エ　なお、引用例の図９には、前記アで指摘したように、「対ビット線」の「上下関係」が「変化する」回数は１回であることが図示されているが、引用例の明細書には「対ビット線」の「上下関係」が「変化する」回数を１回とするとの明示の記載はない。
　そうすると、前記アで「対ビット線」の「上下関係」が「変化する」回数が１回であることが引用例に記載されていると認定したが、仮にそうでないとしても、引用例には、「対ビット線」の「上下関係」が「変化する」回数が１回であることが少なくとも示唆されていると認められる。
　オ　そして、「対ビット線」の「上下関係」が「変化する」回数が１回であることが示唆されている以上、この示唆に基づいて、「メモリセル」が前記「下側となるビット線」毎にまとまり「規則的に行列状に配列され」ているメモリセルアレイ領域を２つとすることは、当業者であれば当然に想到し得たものと認められる。
　このとき、前記２つのメモリセルアレイ領域のビット線ＢＬ１ないしビット線ＢＬ２の延伸方向には、「それぞれ、センスアンプＳ/Ａ」が隣接配置されることとなる。
　カ　したがって、引用発明において、「対ビット線」の「上下関係」が「変化する」回数を１回にすることで、相違点に係る構成である、２つのメモリセルアレイ領域のビット線ＢＬ１ないしビット線ＢＬ２の延伸方向に、それぞれ、「センスアンプＳ/Ａ」が隣接配置される領域を設けることは、当業者が容易に想到し得たものと認められる。
　
（２）審判請求書における主張に対して
　ア　審判請求人の主張
　審判請求書には、以下の主張がなされている。
ａ　引用文献１には、本願発明のような領域区分が示されていない以上、周辺回路領域とメモリセルアレイ領域に跨って構成される「所定の回路」も開示されていないと考えられます。
ｂ　本願発明においては、前述の「メモリセルアレイ領域」と「周辺回路領域」との領域区分を考慮すると、「端部領域」はメモリセルアレイ領域と周辺回路領域との間に位置することが前提です。……引用文献１の図２等を参照しても、選択トランジスタＳＴｒを設けた領域が周辺回路領域に隣接している構成は開示されていません。
ｃ　選択トランジスタＳＴｒのゲートにワード線ＷＬが接続されていないとしても、この領域の全体に「ワード線が設けられない」との主張は無理があります。
ｄ　本願発明の効果は、本願明細書の段落［００４３］及び図３に示すように、メモリセルアレイ領域１０の端部領域にＭＯＳトランジスタＱ３〜Ｑ６（縦型トランジスタ）を配置することにより、これらのＭＯＳトランジスタＱ３〜Ｑ６を周辺回路領域１１に配置する場合に比べてサイズを小さくし、全体のチップ面積を削減する点にあり、かかる効果は引用文献１に記載された発明によっては得られないと確信いたします。
　イ　ａの主張について
　上記ａの主張については、第２．３（１）イ〜エで指摘したとおりである。
　ウ　ｂの主張について
　「端部領域」の配置に関しては、本願の特許請求の範囲の請求項１には、「前記メモリセルアレイ領域のうち前記ワード線が設けられない端部領域」と記載されているだけであって、「メモリセルアレイ領域」と「周辺回路領域」と前記「端部領域」相互の位置関係については、何ら記載されていない。（なお、他の請求項にも記載されていない。）
　したがって、「端部領域」はメモリセルアレイ領域と周辺回路領域との間に位置することが前提であるとの主張は、本願の特許請求の範囲の記載に基づく主張ではない。
　エ　ｃの主張について
　引用例の図３〜図５には、列方向の複数のスイッチングＭＯＳトランジスタＴｒを繋ぐワード線ＷＬの隣に間隔をおいて、列方向の複数の選択トランジスタＳＴｒを繋ぐワード線ＷＬ’を設けること、当該ワード線ＷＬ’が設けられる場所にはワード線ＷＬは存在しないこと、が明示されている。
　したがって、上記ｃの主張に係る、第２．３（１）オの判断に誤りはない。
　オ　ｄの主張について
　本願の特許請求の範囲の請求項１には、「下部電極が前記ビット線に接続される複数の縦型トランジスタが所定のピッチで規則的な配置で形成され、少なくとも前記縦型トランジスタからなる前記複数のメモリセルを含むメモリセルアレイ領域」及び「前記メモリセルアレイ領域に対しビット線延伸方向に隣接配置される周辺回路領域」と記載されているだけである。
　すなわち、上記ｄの主張のように、「周辺回路領域」にあるべき「周辺回路」を構成するトランジスタの一部を、「メモリセルアレイ領域」に設けることについては、前記請求項１には何ら記載されていない。（なお、他の請求項にも記載されていない。）
　したがって、前記ｄの主張は、本願の特許請求の範囲の記載に基づく主張ではない。
　カ　検討のまとめ
　以上から、審判請求人の主張は当を得ておらず、採用することはできない。
　
（３）判断のまとめ
　以上検討したとおり、本願発明と引用発明とは相違するところがないから、本願発明は引用例に記載された発明である。
　また、仮にそうでないとしても、相違点は、引用発明及び引用例の記載事項から当業者が容易に想到し得た範囲に含まれる程度のものである。そして、本願発明の効果も、引用発明及び引用例の記載事項から、当業者が予期し得たものである。
　
　
第３　結言
　以上のとおり、本願発明は、引用例に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
　また、仮にそうでないとしても、本願発明は、引用例の記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。