(57)【要約】  基板上に絶縁ゲート型電界効果トランジスタ素子ないしＴＦＴ素子を含む回路を有してなる半導体装置であって、前記トランジスタ素子のチャネル部におけるゲート絶縁膜の単位面積当たりの静電容量に比べて、それ以外の電極と電極間、または配線と配線間のオーバーラップ部分における絶縁膜の単位面積当たりの静電容量が小さいことを特徴とする半導体装置である。基板上に絶縁ゲート型電界効果トランジスタ素子ないしＴＦＴ素子を有する半導体装置において、寄生容量による回路の動作に対する悪影響が少ない一方で、高い相互コンダクタンスが得られ、ゲートスレッショルド電圧の絶対値を低減することができる。【特許請求の範囲】
【請求項１】
基板上に絶縁ゲート型電界効果トランジスタ素子を含む回路を有してなる半導体装置であって、前記トランジスタ素子のチャネル部におけるゲート絶縁膜の単位面積当たりの静電容量に比べて、それ以外の電極と電極間、または配線と配線間のオーバーラップ部分における絶縁膜の単位面積当たりの静電容量が小さいことを特徴とする半導体装置。
【請求項２】
絶縁基板上に薄膜トランジスタ素子を含む回路を有してなる半導体装置であって、前記薄膜トランジスタ素子のチャネル部のゲート絶縁膜の単位面積当たりの静電容量に比べ、それ以外の下部電極と上部電極がオーバーラップする部分の絶縁膜の単位面積当たりの静電容量が小さいことを特徴とする半導体装置。
【請求項３】
薄膜トランジスタ素子の半導体が、有機半導体であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
薄膜トランジスタ素子の半導体が、シリコン半導体であることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記トランジスタ素子のチャネル部以外の絶縁膜が、互いに誘電率の異なる２種以上の材料による積層構造を有することを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記トランジスタ素子のチャネル部のゲート絶縁膜を構成する材料が、チャネル部以外の絶縁膜のうちの最も誘電率の高い材料であることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項７】
前記トランジスタ素子のチャネル部のゲート絶縁膜の膜厚が、チャネル部以外の絶縁膜の膜厚よりも小さいことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項８】
前記トランジスタ素子のチャネル部のゲート絶縁膜を構成する材料の誘電率が、チャネル部以外の絶縁膜を構成する材料の誘電率よりも大きいことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項９】
前記トランジスタ素子のチャネル部のゲート絶縁膜が金属酸化物からなるものであることを特徴とする請求項１〜８のいずれか１つに記載の半導体装置。
【請求項１０】
前記トランジスタ素子のチャネル部のゲート絶縁膜が五酸化タンタルからなるものであることを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、例えば、薄膜トランジスタ（ＴＦＴ）等のような絶縁ゲート型電界効果トランジスタ、すなわちＭＩＳ（Metal-Insulator-Semiconductor)ＦＥＴ(Field Effect Transistor)を基板上に形成してなる半導体装置、特に、有機半導体を用いた薄膜トランジスタ（有機ＴＦＴ）等を含む半導体装置等に関するものである。
【背景技術】
【０００２】
近年、有機半導体薄膜トランジスタ（有機ＴＦＴ）を用いる回路技術が着目されている。
このような有機ＴＦＴの作製に用いる塗布装置、真空蒸着装置は、一般的な無機ＴＦＴ、例えば、アモルファスシリコンＴＦＴの作製に用いるＣＶＤ装置、スパッタ装置などと比べて安価であり、また、前者は後者のものよりも成膜温度が低く、メンテナンスも容易である。従って、有機ＴＦＴは、無機ＴＦＴよりも安価で提供することが期待でき、またプラスチック等の可撓性基板への適用も期待できるためである。【０００３】
従って、有機ＴＦＴに代表されるような有機半導体を用いた回路素子は、例えば、有機ＥＬディスプレイなどのディスプレイ、電子タグ、スマートカード等の各種半導体装置への利用が検討されている。【０００４】
ＴＦＴは、例えば、図１に示すように、ガラス等の絶縁性基板１０上に、ゲート電極２０を形成し、その上部を絶縁膜３０（ゲート絶縁膜）にて覆ったのち、その上部にパターニングされた第２の配線ライン４０によってソース電極、ドレイン電極を形成し、両電極間の間隙（チャネル部）に、半導体層５０を設けた構造を有する。ゲート電極に印加する電圧を変えることにより、ゲート絶縁膜と有機半導体層の界面の電荷量を過剰ないし不足とし、ソース電極／有機半導体／ドレイン電極間を流れる電流（ドレイン電流Ｉｄ）を変化させ、スイッチングを行う。【０００５】
なお、上記したような構成のＴＦＴ素子を有する半導体装置においては、その他の回路配線が存在するが、これらの回路配線の相互のオーバーラップ部分においては、その間に絶縁膜３０を介在させることで絶縁されている。例えば、図１において、上記したような構成のＴＦＴ素子の側方には、前記したソース電極およびドレイン電極を形成する第２の配線ライン４０とは、別の第１の配線ライン４２が基板１０上に形成されており、この配線ライン４２は、その上部を絶縁膜３２によって囲繞し、その上部に前記第１の配線ライン４０を配している。【０００６】
このようなＴＦＴ素子ないしＭＩＳＦＥＴ素子を有する半導体装置においては、その製造におけるいわゆるスケーリングの法則に従い、益々微細化されているが、このようなトランジスタ素子サイズの縮小に伴って、寄生容量および寄生抵抗の増加による素子の遅延時間の増加、消費電力の増大を来すという問題が顕著となる。【０００７】
ここで、非特許文献１には、ゲート絶縁膜に高誘電率の材料を用いることで、ゲートスレッショルド電圧が低減できることが報告されている。【０００８】
図１に示すような構造の半導体装置において、ゲート電極２０を覆う絶縁膜３０および第１の配線ライン４２を覆う絶縁膜３２が、高誘電率の絶縁性材料からなる１層で覆われていると、高い相互コンダクタンスが得られ、ゲートスレッショルド電圧の絶対値を低減することができる。しかしながら、一方で、上下の電極ないし上下の配線におけるオーバーラップ部分で生じる寄生容量が大きくなってしまう。【０００９】
図２は、別の従来技術における半導体装置の構成例を示すものである。この例においては、絶縁性基板１０上に、ゲート電極２０および第１の配線ライン４２が形成され、その上部全体を覆うように絶縁膜１３０が形成され、その上部にパターニングされた第２の配線ライン４０によってソース電極、ドレイン電極を形成し、両電極間の間隙（チャネル部）に、半導体層５０を設けた構造とされている。この構造では、絶縁膜１３０は低誘電率の絶縁性材料からなる１層から構成されているため、電極間における寄生容量は小さいものとなるものの、ゲートスレッショルド電圧の絶対値は大きくなってしまう。
【非特許文献１】Y. Lino et al.  "Organic Thin-Film Transistor on a Plastic Substrate with Anodically Oxidized High-Dielectric-Constant Insulators" Japanese Journal of Applied Physics, Vol. 42, 299-304 (Jan. 2003)
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記したように、図１に示したような構造の半導体装置の構成においては、上下の電極のオーバーラップ部分で生じる寄生容量が大きくなるため、回路の動作において遅延等の悪影響が大きいものであり、一方、図２に示したような構成の半導体装置の構成においてはトランジスタの相互コンダクタンスは小さくなり、ゲートスレッショルド電圧の絶対値が増加してしまう。このように、従来、絶縁膜の誘電率に関して、トランジスタにおける特性と寄生容量の問題は相反関係にあり、その両方の条件を満足させることが困難であった。【００１１】
従って、本技術は、基板上にＭＩＳＦＥＴ素子ないしＴＦＴ素子を有する半導体装置において、上述したような従来技術における問題等を解決する改良された半導体装置を提供することを課題の一つとする。本技術はまた、寄生容量による回路の動作に対する悪影響が少ない一方で、高い相互コンダクタンスが得られ、ゲートスレッショルド電圧の絶対値を低減することができる半導体装置を提供することを課題の一つとする。
【課題を解決するための手段】
【００１２】
上記課題を解決する技術は、まず基板上に絶縁ゲート型電界効果トランジスタ素子を含む回路を有してなる半導体装置であって、前記トランジスタ素子のチャネル部におけるゲート絶縁膜の単位面積当たりの静電容量に比べて、それ以外の電極と電極間、または配線と配線間のオーバーラップ部分における絶縁膜の単位面積当たりの静電容量が小さいことを特徴とする半導体装置である。【００１３】
上記課題を解決する技術は、また、絶縁基板上に薄膜トランジスタ素子を含む回路を有してなる半導体装置であって、前記薄膜トランジスタ素子のチャネル部のゲート絶縁膜の単位面積当たりの静電容量に比べ、それ以外の下部電極と上部電極がオーバーラップする部分の絶縁膜の単位面積当たりの静電容量が小さいことを特徴とする半導体装置である。【００１４】
さらに、薄膜トランジスタ素子の半導体が、有機半導体であることを特徴とする上記の半導体装置が示される。【００１５】
さらに、薄膜トランジスタ素子の半導体が、シリコン半導体であることを特徴とする上記の半導体装置が示される。【００１６】
また、前記トランジスタ素子のチャネル部以外の絶縁膜が、互いに誘電率の異なる２種以上の材料による積層構造を有することを特徴とする上記の半導体装置が示される。【００１７】
また、前記トランジスタ素子のチャネル部のゲート絶縁膜を構成する材料が、チャネル部以外の絶縁膜のうちの最も誘電率の高い材料であることを特徴とする上記の半導体装置が示される。【００１８】
また、前記トランジスタ素子のチャネル部のゲート絶縁膜の膜厚が、チャネル部以外の絶縁膜の膜厚よりも小さいことを特徴とする上記の半導体装置が示される。【００１９】
また、前記トランジスタ素子のチャネル部のゲート絶縁膜を構成する材料の誘電率が、チャネル部以外の絶縁膜を構成する材料の誘電率よりも大きいことを特徴とする上記の半導体装置が示される。【００２０】
さらに、前記トランジスタ素子のチャネル部のゲート絶縁膜が金属酸化物からなるものであることを特徴とする上記の半導体装置が示される。【００２１】
また、前記トランジスタ素子のチャネル部のゲート絶縁膜が五酸化タンタルからなるものであることを特徴とする上記の半導体装置が示される。
【図面の簡単な説明】
【００２２】
【図１】従来の半導体装置の構造の一例を示す概略断面図である。
【図２】従来の半導体装置の構造の別の例を示す概略断面図である。
【図３】本技術に係る半導体装置の構造の一例をを示す概略断面図である。
【図４】本技術に係る半導体装置の構造の別の例をを示す概略断面図である。
【図５】本技術に係る半導体装置の構造の別の例をを示す概略断面図である。
【図６】本技術に係る半導体装置の構造の別の例をを示す概略断面図である。
【図７】本技術に係る半導体装置の構造の別の例をを示す概略断面図である。
【図８】本技術に係る半導体装置の構造の別の例をを示す概略断面図である。
【図９】本技術に係る半導体装置の構造の別の例をを示す概略断面図である。
【図１０】本技術に係る半導体装置の構造の別の例をを示す概略断面図である。
【符号の説明】
【００２３】
１０  基材
２０  ゲート電極
３０、３２  高誘電率絶縁膜
４０、４２  配線ライン
５０  半導体層
５２  有機発光体層
１３０  低誘電率絶縁膜
Ｃ  トランジスタ素子のチャネル部
Ｏｖ  電極ないし配線のオーバーラップ部
【発明を実施するための最良の形態】
【００２４】
以下、本技術に係る半導体装置を、図３〜１０に示す実施形態に基づき具体的に説明する。なお、図３〜１０において、各部材の厚さは誇張して描かれている。【００２５】
上記したように、本技術は、基板上にＭＩＳＦＥＴ素子ないしＴＦＴ素子を含む回路を有してなる半導体装置において、前記トランジスタ素子のチャネル部におけるゲート絶縁膜の単位面積当たりの静電容量に比べて、それ以外の電極と電極間、または配線と配線間のオーバーラップ部分における絶縁膜の単位面積当たりの静電容量が小さいものとしたものである。【００２６】
なお本明細書において、トランジスタ素子の「チャネル部」とは、電界効果トランジスタの厚さ方向断面において、ゲート電極の存在位置の上部（ないしは下部）において、ソース・ドレイン電極を電気的に繋いでる導電路区間、すなわち、ゲート電極とソース・ドレイン電極とのオーバーラップ部分を除いた区間であり、トランジスタとして動作するための必要最小限の部分を指すものである。【００２７】
このように、本技術においては、トランジスタ素子のチャネル部に位置する絶縁膜の単位面積当たりの静電容量を、その他の電極相互のオーバーラップ部位に位置する絶縁膜の単位面積当たりの静電容量と、異なるものとし、チャネル部のみを静電容量の大きなものとしている。チャネル部においては、ゲート絶縁膜の単位面積当たり静電容量が大きいため、これに比例して高い相互コンダクタンスが得られ、ゲートスレッショルド電圧の絶対値を低減することができる。一方、その他の電極相互のオーバーラップ部位においては単位面積当たりの静電容量が小さいため、これらの部位における寄生容量は大きいものとならず、トランジスタ回路の動作に対する悪影響を低く抑えることができるものである。【００２８】
本技術において、チャネル部における絶縁膜と、他の電極相互のオーバーラップ部位における絶縁膜との、静電容量を異なるものとする手法としては、特に限定されるものではなく、例えば、以下に詳述するように、絶縁膜として互いに誘電率の異なる２種以上の材料を用いたり、あるいは、それぞれの位置おける絶縁膜の肉厚を相互に異なるものとする、あるいはこれらの手法を組み合わせる等によって行うことができる。【００２９】
図３は、本技術に係る半導体装置の一実施形態の構成を模式的に示す断面図である。図３に示すように、この実施形態においては、絶縁性基板１０上に、ゲート電極２０および第１の配線ライン４２が形成されており、そして、これらゲート電極２０および第１の配線ライン４２上には、これらを覆うように、高誘電率絶縁膜３０が積層されている。さらに、このような高誘電率絶縁膜３０により被覆されたゲート電極２０および第１の配線ライン４２の上部を含み、基板の回路部上には、ほぼ全体にわたって低誘電率絶縁膜１３０が積層されているが、ゲート電極２０上のチャネル部Ｃのみは、低誘電率絶縁膜１３０が積層されず、絶縁膜として、その下部の高誘電率絶縁膜３０の一層とされている。そして、この低誘電率絶縁層１３０をちょうど覆うように、ＴＦＴのソースおよびドレイン電極を含む第２の配線ライン４０が積層されている。さらに、先の低誘電率絶縁層１３０およびこの第２の配線ライン４０が積層されていない、ゲート電極２０上のチャネル部Ｃには、前記高誘電率絶縁膜３０の上に、半導体層５０が積層され、ＴＦＴ素子を形成している。なお、このような積層構成は、例えば、各層を積層する際ないしはその積層後に、従来公知のマスキング技術、フォトリソグラフィーおよびエッチング技術を適宜用いることにより形成することが可能である。【００３０】
図３に示す実施形態の半導体装置においては、ＴＦＴのチャネル部Ｃのゲート絶縁膜は、高誘電率絶縁膜３０の一層で形成されているため、高い相互コンダクタンスが得られると共に、ゲートスレッショルド電圧の絶対値を低減することができる。
この点について詳述すれば、まず、相互コンダクタンスｇｍは、次式によって求められる。【００３１】
【数１】
2006006369.tif 000002
【００３２】
また、飽和領域におけるｇｍは次式によって求められる。
【数２】
2006006369.tif 000003
Ｗ：ＴＦＴのチャンネル幅
Ｌ：ＴＦＴのチャンネル長
μ：半導体の移動度
Ｃ：ゲート絶縁膜の単位面積当たりの静電容量
ＶＧＳ：ゲートソース間電圧
Ｖｔｈ：ゲートスレッショルド電圧【００３３】
したがって、相互コンダクタンスはゲート絶縁膜の単位面積当たりの静電容量に比例する。次式に示すように、静電容量は膜厚に反比例し、絶縁膜材料の誘電率に比例する。したがって、相互コンダクタンスはゲート絶縁膜の誘電率に比例する。【００３４】
【数３】
2006006369.tif 000004
ε０：真空の誘電率
εｉ：絶縁膜の比誘電率
ｔ：絶縁膜の膜厚【００３５】
絶縁膜の膜厚に関しては、形成された膜の信頼性、均一性等を満足させるために、その薄膜化には限界がある。よって、相互コンダクタンスを向上させるためには、図３に示す実施形態におけるようにゲート絶縁膜に高誘電率の材料を用いることが有効である。また、ゲート絶縁膜に高誘電率の材料を用いることでゲートスレッショルド電圧の絶対値を低減することができる点は、上述したように非特許文献１に示されるところである。【００３６】
一方、ＴＦＴのチャネル部Ｃ以外の部位では、図中、下部のゲート電極２０および第１の配線ライン４２と、上部の第２の配線ライン４０との間が、高誘電率絶縁膜３０、３２と、低誘電率絶縁膜１３０との二層構造となっているため、高誘電率絶縁膜一層で絶縁されている場合と比較すると、上下の電極間ないし配線間の寄生容量が小さくなるものである。また絶縁膜が二層となっていることから、電極間ないし配線間の絶縁特性も向上する。【００３７】
図４〜７は、本技術に係る半導体装置の別の一実施形態の構成を模式的に示す断面図である。図４〜７に示す実施形態においては、図３に示す実施形態におけるものと同様に、いずれも、ＴＦＴのチャネル部Ｃのゲート絶縁膜は、高誘電率絶縁膜３０の一層で形成し、ゲート電極１０と第２の配線（ソース・ドレイン電極）４０とのオーバーラップ部Ｏｖ、および第１の配線４２と第２の配線４０とのオーバーラップ部Ｏｖにおいては、絶縁層が高誘電率絶縁膜３０、３２と低誘電率絶縁膜１３０との二層で形成されている。従って、上述した図３に示す実施形態のおけるものと同様に、高い相互コンダクタンスが得られると共に、ゲートスレッショルド電圧の絶対値を低減することができる、一方で、オーバーラップ部における寄生容量も小さくとどめることが可能である。【００３８】
なお、図４に示す実施形態においては、図示するように、第２の配線ライン４０で形成されるＴＦＴ素子部のソース・ドレイン電極の端部構造が、図３に示す実施形態のものとは異なり、チャネル部Ｃにおいて、半導体層５０と接触する第２の配線ライン４０が、低誘電率絶縁膜１３０の側面側までまわり込むことなく、低誘電率絶縁膜１３０の上部のみで半導体層５０と接触している。このため、例えば、低誘電率絶縁膜１３０の形成と第２の配線ライン４０の形成を、同一のマスクを用いて連続的に実施できる、あるいはこれら２つ層を同時にエッチングすることで実施することができる。【００３９】
また、図５に示す実施形態においては、図示するように、低誘電率絶縁膜１３０の形成範囲が、図３に示す実施形態のものとは異なり、実質的に、ゲート電極１０と第２の配線（ソース・ドレイン電極）４０とのオーバーラップ部Ｏｖ、および第１の配線４２と第２の配線４０とのオーバーラップ部Ｏｖのみにとどめられているものである。【００４０】
また、図６に示す実施態様においては、図示するように、高誘電率絶縁膜３０の形成範囲が、図３に示す実施形態のものとは異なり、基板上の回路部のほぼ全体にわたっているものである。【００４１】
さらに、図７に示す実施形態においては、図示するように、高誘電率絶縁膜３０の形成範囲が、図３に示す実施形態のものとは異なり、基板上の回路部のほぼ全体にわたっており、かつ、低誘電率絶縁膜１３０の形成範囲が、図３に示す実施形態のものとは異なり、実質的に、ゲート電極１０と第２の配線（ソース・ドレイン電極）４０とのオーバーラップ部Ｏｖ、および第１の配線４２と第２の配線４０とのオーバーラップ部Ｏｖのみにとどめられているものである。【００４２】
高誘電率絶縁膜の材料としては、具体的には、例えば、五酸化タンタル（Ｔａ２Ｏ５）、アルミナ（Ａｌ２Ｏ３）、酸化チタン（ＴｉＯ２）、酸化亜鉛（ＺｒＯ２）、酸化ランタン（Ｌａ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）等の金属酸化物を用いることができるが、もちろんこれらに限定されるわけではない。さらに、これらの中で、五酸化タンタル（Ｔａ２Ｏ５）を好ましい例として挙げることができる。【００４３】
一方、低誘電率絶縁膜の材料としては、使用する高誘電絶縁膜の材料によっても変わってくるが、具体的には、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、酸窒化シリコン（ＳｉＯＮ）等の無機材料、または、ポリビニルアルコール（ＰＶＡ）、ポリビニルフェノール（ＰＶＰ）、シアノエチルプルラン（ＣＹＥＰＬ）、ポリアクリルニトリル（ＰＡＮ）、ポリアリレンエーテル（ＰＡＥ）、ベンゾシクロブテン（ＢＣＢ）、パーフルオロ炭化水素、ポリキノリン等の有機材料、あるいは無機もしくは有機の各種ＳＯＧ材料、または各種多孔質材料等を用いることができるが、もちろんこれらに限定されるものではない。【００４４】
またゲート電極、第１および第２配線の材料としては、特に限定されるものではないが、例えば、タンタル、アルミニウム、クロム、亜鉛、モリブデン、鉄、同、銀、金、チタン、パラジウム等の金属あるいはその合金またはその多層構造、あるいは酸化インジウム・スズ（ＩＴＯ）、酸化インジウム・亜鉛（ＩＺＯ）等の金属酸化物、あるいはポリアニリン、ＰＥＤＴ／ＰＳＳ等の高分子が好適である。【００４５】
半導体層の材料としては、特に限定されるものではないが、例えば、有機半導体およびアモルファスシリコン、ポリシリコン等の有機半導体が適用可能であるが、特に有機半導体を用いた場合において、本技術に係る構成は有効である。有機半導体の材料としては、ペンタセン等のアセン系低分子、３ヘキシルチチオフェン等のチオフェン系オリゴマー、あるいはそれらの高分子誘導体等の種々の材料が適用可能である。【００４６】
なお、図３〜７に示す実施形態においては、高誘電率絶縁膜と低誘電率絶縁膜との二層で構成したが、本技術に係る半導体装置において、高誘電率絶縁膜と低誘電率絶縁膜とがさらに三層以上となる構成や、あるいは、誘電率の異なる３種以上の材料を用いて三層以上の層とすることももちろん可能である。【００４７】
図８は、本技術に係る半導体装置のさらに、別の一実施形態の構成を模式的に示す断面図である。この実施形態においては、図３〜８に示した実施形態におけるものとは異なり、ＴＦＴのチャネル部Ｃにおける絶縁膜（ゲート絶縁膜）のみならず、ゲート電極１０と第２の配線（ソース・ドレイン電極）４０とのオーバーラップ部Ｏｖ、および第１の配線４２と第２の配線４０とのオーバーラップ部Ｏｖにおいて配される絶縁膜も、高誘電率絶縁膜３０のみで形成しており、ＴＦＴのチャネル部Ｃのみが、他の部分よりもその肉厚を薄く形成している。上述したように、相互コンダクタンスはゲート絶縁膜の単位面積当たりの静電容量に比例し、静電容量は膜厚に反比例するものであるため、このように、チャネル部と他の部分との膜厚を変えることによっても、所望の特性を得ることができる。【００４８】
なお、チャネル部Ｃのみの肉厚を、他の部位より薄く形成するには、例えば、所定厚さまでは、チャネル部Ｃも他の部位と同様に絶縁膜を堆積させ、所定厚さとなったところで、チャネル部のみにマスクを施して、さらに他の部位が厚膜となるまで絶縁膜を堆積させるか、あるいは、全体に厚膜に絶縁膜を堆積させた後、チャネル部Ｃのみを例えばエッチング等によって、一定の厚さ分だけ掘り下げるような手法を採ることによって可能である。【００４９】
また、使用され得る高誘電率材料としては、例えば、上記図３〜８に示した実施形態に関連して例示したものと同様のものを用いることができる。その他の材料としても前記と同様のものを用いることができる。【００５０】
図９は、本技術に係る半導体装置のさらに、別の一実施形態の構成を模式的に示す断面図である。この実施形態においては、図３〜８に示した実施形態と同様に高誘電率絶縁膜３０および低誘電率絶縁膜１３０を用いているが、図３〜８におけるものとは異なり、これら高誘電率絶縁膜３０と低誘電率絶縁膜１３０とが、ゲート電極１０と第２の配線（ソース・ドレイン電極）４０とのオーバーラップ部Ｏｖ、および第１の配線４２と第２の配線４０とのオーバーラップ部Ｏｖにおいても、重なり合うことなく、電極ＴＦＴのチャネル部Ｃにおいては高誘電率絶縁膜３０が一層、その他の部位においては、低誘電率絶縁膜１３０が一層で、それぞれ形成されている。このような構成は、例えば、一方の層を所定形状に形成後、当該形成された層にマスクを施して他方の層を堆積するというような操作を行うことによって形成され得る。図３〜８に示したような実施形態のものとと比べると、その製造工程数が若干増えるが、いずれの部位においても絶縁膜が一層しか存在しないため、より薄肉な回路形成が可能となる。【００５１】
また、この実施形態において用いられ得る高誘電率絶縁膜および低誘電率絶縁膜の材料としては、例えば、上記図３〜８に示した実施形態に関連して例示したものと同様のものを用いることができ、高誘電率絶縁膜の誘電率と低誘電率絶縁膜の誘電率との比としても前記とほぼ同様のものとすることができる。また、その他の材料としても前記と同様のものを用いることができる。【００５２】
さらに、図１０は、本技術に係る半導体装置のさらに、別の一実施形態の構成を模式的に示す断面図である。この実施形態においては、基板上に形成されるＴＦＴ素子部が、図３〜９に示した実施形態のものとは異なり、ゲート電極２０に対して、ソース・ドレイン電極（第２の配線４０）が、基板１０側に配置された構造を有している。すなわち、この実施形態においては、絶縁性基板１０上に、半導体層５０およびこれに接してソース・ドレイン電極を形成する第２の配線ライン４０が配置されており、さらに、この半導体層５０の上部域に、ゲート絶縁膜となる高誘電率絶縁膜３０が積層されている。そして、この高誘電率絶縁膜３０が形成された部位を除く配線ライン４０の上部には、低誘電率絶縁膜１３０が積層されており、この低誘電率絶縁膜１３０は、前記高誘電率絶縁膜３０が、半導体層５０の直上領域、すなわち、ＴＦＴのチャネル部Ｃのみで、一層となるように、高誘電率絶縁膜３０の両端側においてはその上に一部重なって存在し、この高誘電率絶縁膜３０が一層とされた部位には、その上部にゲート電極２０が積層されている。【００５３】
この実施形態の場合も、前述した図３〜図７に示す実施形態の場合と同様に、ＴＦＴのチャネル部Ｃのゲート絶縁膜は、高誘電率絶縁膜３０の一層で形成されているため、高い相互コンダクタンスが得られると共に、ゲートスレッショルド電圧の絶対値を低減することができ、一方、ＴＦＴのチャネル部Ｃ以外の部位では、電極ないし配線ラインのオーバーラップ部では、高誘電率絶縁膜３０と、低誘電率絶縁膜１３０との二層構造となっているため、電極間ないし配線間の寄生容量が小さくなるものである。また絶縁膜が二層となってることから、電極間ないし配線間の絶縁特性も向上する。この実施形態において用いられ得る高誘電率絶縁膜および低誘電率絶縁膜の材料としては、例えば、上記図３〜８に示した実施形態に関連して例示したものと同様のものを用いることができ、高誘電率絶縁膜の誘電率と低誘電率絶縁膜の誘電率との比としても前記とほぼ同様のものとすることができる。また、その他の材料としても前記と同様のものを用いることができる。【００５４】
なお、以上は本技術に係る半導体装置を、絶縁基板上にＴＦＴ素子を有する半導体装置の場合を例にとり説明したが、基板上にＴＦＴ以外のＭＩＳＦＥＴ素子を有する半導体装置においても、例えば、図３〜１０に示した実施形態におけるとほぼ同様の構成を採ることによって、該トランジスタ素子のチャネル部におけるゲート絶縁膜の単位面積当たりの静電容量を、それ以外の電極と電極間、または配線と配線間のオーバーラップ部分における絶縁膜の単位面積当たりの静電容量よりも大きいものとすることができる。また、前記図３〜図１０に示した実施形態においては、簡略化のために半導体装置におけるトランジスタ素子構成および配線構成などを単純化して表しているが、本技術に係る半導体装置の構成がこれらに何ら限定されるわけではなく、例えば、トランジスタ素子が、付加的な保護膜、封止パッケージ等を有していたり、あるいは種々パターンの配線構成ないしは更なる積層配線構成等を有していたりすることは可能である。【００５５】
また本技術に係る半導体装置の製造において、各層の形成およびパターニングは、いずれも公知の技術を用いて行うことができる。例えば、有機半導体層等をはじめとする有機層の形成には、スピンコートなどの塗布法、真空蒸着法等が、無機絶縁膜等にはプラズマCVD法等が,金属膜、錫酸化物、酸化インジウム、ＩＴＯ等には、スパッタ法、真空蒸着法等が用いられる。また、パターンニングには、公知のフォトリソグラフィとドライエッチングあるいはウエットエッチングとの組合せのほか、電子線を用いたパターニング法を用いることが可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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