【事件の表示】
　特願２０１０−２８０５４５「フラッシュメモリ装置及びその読み出し方法」拒絶査定不服審判事件〔平成２３年　８月２５日出願公開，特開２０１１−１６５３０１〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成２２年１２月１６日（パリ条約による優先権主張２０１０年２月８日（以下、「優先日」という），大韓民国）の出願であって，平成２６年６月１３日付けの拒絶理由通知に対して同年９月１２日付けで意見，手続補正がなされたが，平成２７年２月２７日付けで拒絶査定（同年３月３日謄本発送）がなされ，これに対して同年７月１日に拒絶査定不服審判の請求がなされるとともに手続補正がなされ，同年７月３１日付けで特許法第１６４条第３項に定める報告（前置報告）がなされたものである。
　
第２　平成２７年７月１日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成２７年７月１日付けの手続補正（以下，「本件補正」という。）を却下する。 
　
［理由］
１　補正の内容 
（１）本件補正後の特許請求の範囲の記載
　平成２７年７月１日付けの手続補正は，平成２６年９月１２日付け手続補正により補正された特許請求の範囲の記載
「【請求項１】
　複数のメモリセルで構成されたメモリセルアレイと，
　前記複数のメモリセルに対する読み出し動作を制御する制御ロジックと，
　前記制御ロジックの制御に応答して，選択された複数のメモリセルの各々から硬判定データ及び複数の軟判定データを感知し，前記感知された硬判定データ及び複数の軟判定データを読み出し結果として出力するページバッファ回路と，
　前記制御ロジックの制御に応答して，前記硬判定データ及び前記複数の軟判定データを読み出すための複数の読み出し電圧を発生する電圧発生回路とを含み，
　前記複数の軟判定データは，隣接したスレッショルド電圧分布間で感知されることを特徴とするフラッシュメモリ装置。
　　【請求項２】
　前記電圧発生回路は前記硬判定データを読み出すための基準電圧と，前記複数の軟判定データを読み出すための複数の可変読み出し電圧とを発生することを特徴とする請求項１に記載のフラッシュメモリ装置。
　　【請求項３】
　前記読み出し結果に含まれた前記複数の軟判定データは，前記ページバッファ回路で感知された形態に出力されるか，または信頼性データにエンコーディングされて出力されることを特徴とする請求項１に記載のフラッシュメモリ装置。
　　【請求項４】
　前記信頼性データは前記ページバッファで内部的にエンコーディングされることを特徴とする請求項３に記載のフラッシュメモリ装置。
　　【請求項５】
　前記読み出し結果は１ビットの前記硬判定データとｉビット（ｉは正の整数）の前記信頼性データを含むことを特徴とする請求項３に記載のフラッシュメモリ装置。
　　【請求項６】
　前記ページバッファ回路は前記選択されたメモリセルの各々に対応する複数のページバッファを含み，
　前記各々のページバッファは前記複数の軟判定データの値に応答してラッチされた値がトグリングされることによって前記信頼性データをエンコーディングする複数の第１タイプのラッチと前記硬判定データをラッチする第２タイプのラッチとを含むことを特徴とする請求項３に記載のフラッシュメモ８リ装置。
　　【請求項７】
　前記読み出し結果は１ビットの前記硬判定データと，ｊビット（ｊは正の整数）の前記複数の軟判定データを含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
　　【請求項８】
　選択されたメモリセルの各々から硬判定データを読み出すための基準電圧と複数の可変読み出し電圧とを発生する段階と，
　前記選択されたメモリセルの各々に対して前記基準電圧及び前記複数の可変読み出し電圧を印加して前記硬判定データと複数の軟判定データとを感知する段階と，
　前記感知された前記硬判定データと複数の軟判定データを読み出し結果として出力する段階とを含み，
　前記複数の軟判定データは，隣接したスレッショルド電圧分布間で感知され，前記感知された形態に出力されるか，または信頼性データにエンコーディングされて出力されることを特徴とするフラッシュメモリ装置の読み出し方法。
　　【請求項９】
　前記信頼性データはページバッファで内部的にエンコーディングされることを特徴とする請求項８に記載のフラッシュメモリ装置の読み出し方法。
　　【請求項１０】
　前記信頼性データは前記選択されたメモリセルの各々に対応する前記複数の軟判定データの値に応答して，前記選択されたメモリセルの各々に対応するページバッファの少なくとも２つのラッチにラッチされた値がトグリングされてエンコーディングされることを特徴とする請求項８に記載のフラッシュメモリ装置の読み出し方法。」（以下，この特許請求の範囲に記載された請求項を「補正前の請求項」という。）を，
「【請求項１】
　複数のメモリセルで構成されたメモリセルアレイと，
　前記複数のメモリセルに対する読み出し動作を制御する制御ロジックと，
　前記制御ロジックの制御に応答して，選択された複数のメモリセルの各々から硬判定データ及び複数の軟判定データを感知し，前記感知された硬判定データ及び複数の軟判定データを読み出し結果として出力するページバッファ回路と，
　前記制御ロジックの制御に応答して，前記硬判定データ及び前記複数の軟判定データを読み出すための複数の読み出し電圧を発生する電圧発生回路とを含み，
　前記複数の軟判定データは，隣接したスレッショルド電圧分布間で感知され，
　前記読み出し結果に含まれた前記複数の軟判定データは，信頼性データにエンコーディングされて出力され，
　前記ページバッファ回路は前記選択されたメモリセルの各々に対応する複数のページバッファを含み，
　前記各々のページバッファは前記複数の軟判定データの値に応答してラッチされた値がトグリングされることによって前記信頼性データをエンコーディングする複数の第１タイプのラッチと前記硬判定データをラッチする第２タイプのラッチとを含み，
　前記信頼性データは，前記複数の第１タイプのラッチにおいてエンコーディングされることにより，前記複数の軟判定データを表現するのに必要なビット数よりも少ないビット数で表現されることを特徴とするフラッシュメモリ装置。
　　【請求項２】
　前記電圧発生回路は前記硬判定データを読み出すための基準電圧と，前記複数の軟判定データを読み出すための複数の可変読み出し電圧とを発生することを特徴とする請求項１に記載のフラッシュメモリ装置。
　　【請求項３】
　前記信頼性データは前記ページバッファで内部的にエンコーディングされることを特徴とする請求項１に記載のフラッシュメモリ装置。
　　【請求項４】
　前記読み出し結果は１ビットの前記硬判定データとｉビット（ｉは正の整数）の前記信頼性データを含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
　　【請求項５】
　選択されたメモリセルの各々から硬判定データを読み出すための基準電圧と複数の可変読み出し電圧とを発生する段階と，
　前記選択されたメモリセルの各々に対して前記基準電圧及び前記複数の可変読み出し電圧を印加して前記硬判定データと複数の軟判定データとを感知する段階と，
　前記感知された前記硬判定データと複数の軟判定データを読み出し結果として出力する段階とを含み，
　前記複数の軟判定データは，隣接したスレッショルド電圧分布間で感知され，信頼性データにエンコーディングされて出力され，
　前記信頼性データは前記選択されたメモリセルの各々に対応する前記複数の軟判定データの値に応答して，前記選択されたメモリセルの各々に対応するページバッファの少なくとも２つのラッチにラッチされた値がトグリングされてエンコーディングされ，
　前記信頼性データは，前記少なくとも２つのラッチにおいてエンコーディングされることにより，前記複数の軟判定データを表現するのに必要なビット数よりも少ないビット数で表現されることを特徴とするフラッシュメモリ装置の読み出し方法。
　　【請求項６】
　前記信頼性データはページバッファで内部的にエンコーディングされることを特徴とする請求項５に記載のフラッシュメモリ装置の読み出し方法。」  （以下，この特許請求の範囲に記載された請求項を「補正後の請求項」という。）
に補正するものである。
（２）補正事項
　補正前の請求項と，補正後の請求項とを比較すると，補正前の請求項１，３，６は，補正後の請求項１として補正され，補正前の請求項８，１０は，補正後の請求項５として補正され，補正前の請求項４，５，９は，項番のみ補正され，補正前の請求項２，４，５，９は，補正後の請求項２，３，４，６に対応することが明らかである。
　よって，本件補正は，下記の補正事項１乃至５よりなるものである。
＜補正事項１＞
　補正前の請求項１の「軟判定データ」について，「前記読み出し結果に含まれた前記複数の軟判定データは，信頼性データにエンコーディングされて出力され」との限定事項を追加し，補正後の請求項１とする補正。
＜補正事項２＞
　補正前の請求項１の「ページバッファ回路」について，「前記ページバッファ回路は前記選択されたメモリセルの各々に対応する複数のページバッファを含み，前記各々のページバッファは前記複数の軟判定データの値に応答してラッチされた値がトグリングされることによって前記信頼性データをエンコーディングする複数の第１タイプのラッチと前記硬判定データをラッチする第２タイプのラッチとを含み」との限定事項を追加し，補正後の請求項１とする補正。
＜補正事項３＞
　補正前の請求項１の「信頼性データ」について，「前記信頼性データは，前記複数の第１タイプのラッチにおいてエンコーディングされることにより，前記複数の軟判定データを表現するのに必要なビット数よりも少ないビット数で表現される」との限定事項を追加し，補正後の請求項１とする補正。
＜補正事項４＞
　補正前の請求項８の「信頼性データ」について，「前記信頼性データは前記選択されたメモリセルの各々に対応する前記複数の軟判定データの値に応答して，前記選択されたメモリセルの各々に対応するページバッファの少なくとも２つのラッチにラッチされた値がトグリングされてエンコーディングされ」との限定事項を追加し，補正後の請求項５とする補正。
＜補正事項５＞
　補正前の請求項８の「信頼性データ」について，「前記信頼性データは，前記少なくとも２つのラッチにおいてエンコーディングされることにより，前記複数の軟判定データを表現するのに必要なビット数よりも少ないビット数で表現される」との限定事項を追加し，補正後の請求項５とする補正。
２　新規事項及び技術的特徴の変更（シフト補正）の要件
　本件補正は，願書に最初に添付した明細書，特許請求の範囲又は図面に記載した事項の範囲内においてなされており特許法第１７条の２第３項の規定に適合しているか，及び，特別な技術的特徴を変更（シフト補正）をしようとするものではなく，特許法第１７条の２第４項の規定に適合しているかについて，以下に検討する。
（１）補正事項１は，補正前の請求項３に記載された事項に基づいてなされたものである。
（２）補正事項２は，補正前の請求項６に記載された事項に基づいてなされたものである。
（３）補正事項３及び５は，願書に最初に添付した明細書，特許請求の範囲又は図面に記載した事項から，直接的な記載が確認できないものの，上記平成２７年７月１日付け拒絶査定不服審判の請求において「（ｇ）の補正は，明細書段落【００４９】〜【００６０】，図面８の記載に基づくものである。」との主張を参酌すると，本願明細書（【００４９】）には「７回の繰り返された読み出し動作で感知されるデータ形態は図７と同一であるが，実際に出力されるデータは図８のように所定のデータパターンを有する。（中略）ページバッファＰＢを通じて出力される読み出しデータは１ビットの硬判定データと２ビットの信頼性データとで構成することができる。」と記載されていることから，７回の繰り返された読み出し動作で感知されるデータ形態を１ビットの硬判定データと２ビットの信頼性データを構成することが記載されていると解せる。また，【００５０】乃至【００６０】には，スレッショルド電圧の分布の各区間に属するメモリセルから感知された読み出し結果は，軟判定データ（６ビット）と硬判定データ（１ビット）の値をラッチされ，トグリングまたは状態をそのまま維持することを繰り返し，信頼性データ（２ビット）と硬判定データ（１ビット）として表現（エンコード）していることから，信頼性データは，判定データを表現するのに必要なビット数（７ビット）より少ないビット数（２ビット）と解せることから，「信頼性データ」に追加する限定事項の態様が記載されていると認められる。また，本件補正により，特別な技術的特徴を変更（シフト補正）をしようとするものでないことも明らかである。
（４）補正事項４は，補正前の請求項１０に記載された事項に基づいてなされたものである。
（５）以上のことから，本件補正は，願書に最初に添付した明細書，特許請求の範囲又は図面に記載した事項の範囲内においてなされており，特許法第１７条の２第３項の規定に適合している。
　また，本件補正は，特別な技術的特徴を変更（シフト補正）をしようとするものではなく，特許法第１７条の２第４項の規定に適合している。
　
　
３　目的要件
　本件補正は，上記平成２７年７月１日付け拒絶査定不服審判の請求と同時にする手続補正であり，特許請求の範囲について補正をしようとするものであるから，本件補正が，特許法第１７条の２第５項の規定を満たすものであるか否か，すなわち，本件補正が，特許法第１７条の２第５項に規定する請求項の削除，特許請求の範囲の減縮（特許法第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって，その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る），誤記の訂正，或いは，明りょうでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る）の何れかを目的としたものであるかについて，以下に検討する。　
　
（１）補正事項１乃至５について
　補正事項１乃至５は，補正前の請求項１および８の発明特定事項の限定を目的とするものであり，本件補正によっても，補正前の請求項に記載された発明とその補正後の請求項に記載される発明の産業上の利用分野及び解決しようとする課題は同一であることは明らかである。
　したがって，上記補正事項１乃至５は限定的減縮を目的とするものであり，本件補正は，特許法第１７条の２第５項第１号に掲げる請求項の削除及び特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当すると言えることから，特許法第１７条の２第５項の規定に適合するものである。
　
　
４　独立特許要件
　本件補正は，特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮（限定的減縮）を目的とする上記補正事項１乃至５を含むものである。そこで，限定的減縮を目的として補正された補正後の請求項１に記載された発明（以下，「本件補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか）以下に検討する。　
　
（１）本件補正発明
　本件補正発明は，上記平成２７年７月１日付けの手続補正により補正された特許請求の範囲，明細書及び図面の記載からみて，その特許請求の範囲の請求項１に記載された以下のとおりのものと認める。　
 「複数のメモリセルで構成されたメモリセルアレイと，
　前記複数のメモリセルに対する読み出し動作を制御する制御ロジックと，
　前記制御ロジックの制御に応答して，選択された複数のメモリセルの各々から硬判定データ及び複数の軟判定データを感知し，前記感知された硬判定データ及び複数の軟判定データを読み出し結果として出力するページバッファ回路と，
　前記制御ロジックの制御に応答して，前記硬判定データ及び前記複数の軟判定データを読み出すための複数の読み出し電圧を発生する電圧発生回路とを含み，
　前記複数の軟判定データは，隣接したスレッショルド電圧分布間で感知され，
　前記読み出し結果に含まれた前記複数の軟判定データは，信頼性データにエンコーディングされて出力され，
　前記ページバッファ回路は前記選択されたメモリセルの各々に対応する複数のページバッファを含み，
　前記各々のページバッファは前記複数の軟判定データの値に応答してラッチされた値がトグリングされることによって前記信頼性データをエンコーディングする複数の第１タイプのラッチと前記硬判定データをラッチする第２タイプのラッチとを含み，
　前記信頼性データは，前記複数の第１タイプのラッチにおいてエンコーディングされることにより，前記複数の軟判定データを表現するのに必要なビット数よりも少ないビット数で表現されることを特徴とするフラッシュメモリ装置。」
（２）引用文献
（２−１）引用文献に記載されている技術的事項
　本願の優先日前に頒布され，原審の拒絶査定の理由である平成２６年６月１３日付けの拒絶理由通知において引用された特開２００８−１６０９２号公報（平成２０年１月２４日出願公開，以下，「引用文献１」という。）には，以下の技術的事項が記載されている。
　（当審注：下線は，参考のために当審で付与したものである。）
Ａ「【０００１】
　
本発明は，不揮発性半導体記憶システムに関し，特に，１つのメモリセルに２ビット以上のデータ（複数ビットデータ）を記憶可能な不揮発性半導体記憶装置を備えた不揮発性半導体記憶システムに関する
（中略）
【００２１】
  ［メモリ構成］
　
図４は，不揮発性半導体記憶システムの一例として，４値（２ビット）を記憶するＮＡＮＤセル型フラッシュメモリを備えたシステムの構成を示している。このフラッシュメモリは，データを記憶するメモリセルをマトリックス状に配置してなるメモリセルアレイ１を備えている。メモリセルアレイ１は複数のビット線と複数のワード線と共通ソース線を含み，ビット線とワード線の交点に電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている
【００２２】
　このメモリセルアレイ１には，ビット線を制御するためのビット制御回路２，及びワード線電圧を制御するためのワード線制御回路６が接続されている。すなわち，ビット線制御回路２は，ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出す機能に加え，読み出しデータや書き込みデータを保持するデータラッチ機能を有するセンスアンプ兼データラッチ回路である。またビット線制御回路２は，ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。
【００２３】
　ビット線制御回路２には，カラムデコーダ３，データ入出力バッファ４及びデータ入出力端子５及びコントローラ１１が接続されている。
メモリセルアレイ１から読み出されたメモリセルのデータは，ビット線制御回路２，データ入出力バッファ４及びコントローラ１１を介してデータ入出力端子５から外部へ出力される。メモリセルアレイ１，ビット線制御回路２，カラムデコーダ３，データ入出力バッファ４，ワード線制御回路６及び制御信号入力端子８が不揮発性半導体記憶装置１００を構成し，これにコントローラ１１及びデータ入出力端子５が加わって不揮発性半導体記憶システムが構成されている。  また，外部からデータ入出力端子５に入力された書き込みデータは，データ入出力バッファ４を介して，カラムデコーダ３によってビット線制御回路２に入力され，指定されたメモリセルへの書き込みが行われる。
【００２４】
　また，
メモリセルアレイ１，ビット線制御回路２，カラムデコーダ３，データ入出力バッファ４，ワード線制御回路６及びコントローラ１１は，制御回路７に接続されている。制御回路７は，制御信号入力端子８に入力される制御信号に従い，メモリセルアレイ１，ビット線制御回路２，カラムデコーダ３，データ入出力バッファ４，ワード線制御回路６及びコントローラ１１を制御するための制御信号及び制御電圧を発生させる
【００２５】
　
ワード線制御回路６は，読み出し動作において，４値データの４つの閾値分布（図１）のうちの１つの上限と，より値の大きい他の閾値分布の下限との間の複数ビットデータ読み出し電圧（図１ではＶＡ，ＶＢ，ＶＣ）やベリファイ電圧をワード線電圧としてワード線ＷＬに印加する制御を行う
【００２６】
　これに加え，ワード線制御回路６は，後述する軟値の生成のため，４つの閾値分布の各々の上限と下限との間の大きさを有する複数通りの電圧（軟値読み出し電圧）をワード線電圧としてワード線ＷＬに印加する制御を行う。詳しくは後述する。
（中略）
【００３３】
　図５は，図１に示すメモリセルアレイ１及びビット線制御回路２の構成を示している。メモリセルアレイ１はＮＡＮＤセル型メモリセルアレイであり，複数のＮＡＮＤセルを含んで構成されている。１つのＮＡＮＤセルは，直列接続された例えば１６個のＥＥＰＲＯＭからなるメモリセルＭＣと，その両端に接続される選択ゲートＳ１，Ｓ２とにより構成されている。選択ゲートＳ１はビット線ＢＬ０に接続され，選択ゲートＳ２はソース線ＳＲＣに接続されている。
【００３４】
　同一のロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ１，ＷＬ２，ＷＬ３・・・ＷＬ１６に共通接続されている。また，第１の選択ゲートＳ１はセレクト線ＳＧ１に共通接続され，第２の選択ゲートＳ２はセレクト線ＳＧ２に共通接続されている。
【００３５】
　メモリセルアレイ１は，破線で示すように，複数のブロックを含んでいる。各ブロックは，複数のＮＡＮＤセルにより構成され，このブロック単位でデータが消去される。また，消去動作は，データ記憶回路１０，フラグ用データ記憶回路１０ａに接続されている２本のビット線について同時に行なわれる。
【００３６】
　ビット線制御回路２は，複数のデータ記憶回路１０及びフラグ用データ記憶回路１０ａを有している。各データ記憶回路１０及びフラグ用データ記憶回路１０ａには，一対のビット線（ＢＬ０，ＢＬ１），（ＢＬ２，ＢＬ３）…（ＢＬｉ，ＢＬｉ＋１），（ＢＬ，ＢＬ）が接続されている。
各データ記憶回路１０は，メモリセルＭＣから読み出されるデータを保持する機能を有すると共に，メモリセルＭＣに書き込まれるデータを保持する機能を有する。また，後述するように，複数ビットデータ記憶及び複数ビットデータ読み出しを行う際，また後述するように軟値データの生成を行なう際，内部データを操作する役割を有する
【００３７】
　また，ビット線ＢＬｉの１つおきに配置され，１つのワード線ＷＬｉに接続された複数のメモリセル（破線で囲まれた範囲のメモリセル）は，１セクタを構成する。このセクタ毎にデータが書き込まれ，読み出される。１セクタには例えば２ページ分のデータが記憶される。また，各ワード線ＷＬには，フラグデータＦＬＡＧを記憶するためのフラグセルＦＣが接続されている。前述したように，このフラグセルＦＣに記憶されるフラグデータＦＬＡＧは，メモリセルＭＣに対する下位ページデータの書き込み動作が終了した段階では“１”とされ，上位ページデータの書き込みが終了した段階では“０”とされる。
【００３８】
　リード動作，プログラムベリファイ動作及びプログラム動作時において，データ記憶回路１０に接続されている２本のビット線（ＢＬｉ，ＢＬｉ＋１）のうち外部より指定されたアドレス信号（ＹＡ１，ＹＡ２…ＹＡｉ，ＹＡｆｌａｇ）に応じて１本のビット線が選択される。さらに，外部アドレスに応じて，１本のワード線が選択され，１セクタ（２ページ分）が選択される。この２ページの切り替えはアドレスによって行われる。
（中略）
【００４１】
　図８は，メモリセルアレイの１つのＮＡＮＤセルの断面を示している。この例において，１つのＮＡＮＤセルは，図６に示す構成の１６個のメモリセルＭＣが直列接続されて構成されている。ＮＡＮＤセルのドレイン側，ソース側には，図７に示す構成の第１の選択ゲートＳ１，Ｓ２が設けられている。
【００４２】
　
データ記憶回路１０の構成例を図９を参照して説明する。なお，データ記憶回路１０ａの構成も略同様であるので説明を省略する
このデータ記憶回路１０は，プライマリデータキャッシュ（ＰＤＣ），セコンダリデータキャッシュ（ＳＤＣ），ダイナミックデータキャッシュ（ＤＤＣ），テンポラリデータキャッシュ（ＴＤＣ）を有している
【００４３】
　ＳＤＣ，ＰＤＣ，ＤＤＣは，書き込み時に入力データを保持し，読み出し時に読み出しデータを保持し，ベリファイ時に一時的にデータを保持し，複数ビットデータを記憶する際に内部データの操作のためのデータ記憶を司る。ＴＤＣは，データの読み出し時にビット線のデータを増幅し，一時的に保持するとともに，複数ビットデータを記憶する際に内部データの操作に使用される。
【００４４】
　ＳＤＣは，ラッチ回路を構成するクロックドインバータ回路６１ａ，６１ｂと，トランジスタ６１ｃ，６１ｄとにより構成されている。トランジスタ６１ｃはクロックドインバータ回路６１ａの入力端と，クロックドインバータ回路６１ｂの入力端の間に接続され，そのゲートに信号ＥＱ２を供給されている。」
Ｂ　「【００７０】
　［読出し動作］
　続いて，通常の４値データの読出し動作を，下位ページデータの読出しと上位ページデータの読出しに分けて説明する。
【００７１】
　
図１３は，下位ページデータの読出しの手順をフローチャートで示している。まず，アドレスを指定し，図５に示す１セクタを選択する
【００７２】
　フラグセルＦＣから読み出されたフラグデータＦＬＡＧが“１”の場合，上位ページデータの書き込みは完了しておらず，このため，メモリセルＭＣの閾値電圧の分布は，図２のようになっている。
このデータは，ワード線の電位をＶＡにして読み出し動作をすればよく，従って既にデータ記憶回路１０に読み出されている。このため，データ記憶回路１０に記憶されているデータを外部に出力して読み出しを行う
【００７３】
　一方，フラグセルＦＣから読み出されたフラグデータＦＬＡＧが“０”（メモリセルのデータが“１”）の場合，上位ページデータの書き込みが行われており，したがってメモリセルＭＣの閾値電圧分布は，図３に示すようになっている。従って，ワード線の電位をＶＢに設定して読み出し動作を行い（Ｓ３４），この後，データ記憶回路１０に読み出されたデータを外部に出力する（Ｓ３３）。このときのデータ記憶回路１０中の各データキャッシュの動作は，書き込みベリファイ動作のときと略同様である。
【００７４】
　
続いて，上位ページデータの読出し動作の手順を図１３のフローチャートを参照して説明する。上位ページデータの読み出しでは，まず，アドレスを指定し，図５に示す１セクタを選択する
【００７５】
　この後，ワード線電位をＶＡとして読み出し動作を行って（Ｓ３６），フラグセルＦＣのフラグデータＦＬＡＧが“０”か“１”であるかを判別する（Ｓ３７）。
【００７６】
　この結果，フラグセルＦＣのフラグデータＦＬＡＧが“１”で，上位ページの書き込みが行なわれていない場合，出力データを“１”に固定する（Ｓ３８）。出力を“１”にするには，データ記憶回路１０の信号ＰＲＳＴを”Ｈ”とし，ＳＤＣを“１”に設定する。あるいは，データ入出力バッファ４よりデータ“１”しか出力させないようにする。
【００７７】
　また，フラグセルのフラグデータＦＬＡＧが“０”の場合，ＤＤＣＡに保持されているデータＵｐｐｅｒ（ｐｒｅ１）と，新たに読み出されるデータＵｐｐｅｒ（ｐｒｅ２）とに基づいて，上位ページデータＵｐｐｅｒを読み出す（Ｓ３９）。この読み出しにおけるデータ記憶回路１０の具体的な動作を以下に説明する。
【００７８】
　新たに読み出されたデータＵｐｐｅｒ（ｐｒｅ２）はＴＤＣに保持される。このとき，ＶＰＲＥを接地電位とした状態において，トランジスタ６１ｑＡのゲートの信号ＲＥＧＡを“Ｈ”とする。このとき，ＤＤＣＡに保持されているデータＵｐｐｅｒ（ｐｒｅ１）が“０”すなわちトランジスタ６１ｒＡのゲートの電位が“Ｈ”である場合には，ノードＮ３の電圧は放電される。一方，ＤＤＣＡに保持されているデータＵｐｐｅｒ（ｐｒｅ１）が“１”すなわちトランジスタ６１ｒＡのゲートの電位が“Ｌ”である場合には，ノードＮ３の電圧は変化しない。すなわち，ＤＤＣＡに保持されているデータＵｐｐｅｒ（ｐｒｅ１）が“０”である場合において，新たなデータＵｐｐｅｒ（ｐｒｅ２）は強制的に“１”に反転させられる。
【００７９】
　
以上のような動作が行なわれた後におけるＴＤＣの保持データをＳＤＣに転送後外部へ上位ページデータＵｐｐｅｒとして出力する
Ｃ　「【００８２】
　この図１５では，軟値読み出し電圧（４）〜（７）は，それぞれデータ“１１”，“０１”，“１０”，“００”それぞれの閾値分布の中点付近（上限と下限の略中間）の電圧である。また，その他の軟値読み出し電圧（８）〜（１５）は，軟値読み出し電圧（４）〜（７）と共に，各閾値分布を略等間隔に分割するように設定している。すなわち，
（ｉ）軟値読み出し電圧（４），（８），（９）は，データ“００”の閾値分布を略等間隔に分割するように設定されており，
（ｉｉ）軟値読み出し電圧（５），（１０），（１１）は，データ“１０”の閾値分布を略等間隔に分割するように設定されており，
（ｉｉｉ）軟値読み出し電圧（６），（１２），（１３）は，データ“００”の閾値分布を略等間隔に分割するように設定されており，
（ｉｖ）軟値読み出し電圧（７），（１４），（１５）は，データ“１１”の閾値分布を略等間隔に分割するように設定されている。
【００８３】
　これは，あくまでも閾値分布が略ガウス分布形状とされている場合の一例でありこの例に限定されるものではない。分布の形状によっては，各閾値分布においてやや偏った間隔で分割してもよい。また，各閾値分布の分割数すなわち各閾値分布に含まれる軟値読み出し電圧の数も，３つに限らず４つ又はそれ以上にしてもよい。
【００８４】
　
次に，この軟値データの具体的な生成手順を図１５を参照して説明する。まず，図１２，図１３で説明したように，ワード線電圧を順に（１）複数ビットデータ読み出し電圧ＶＢ，（２）複数ビットデータ読み出し電圧ＶＣ，（３）複数ビットデータ読み出し電圧ＶＡに設定して，下位ページデータＬｏｗｅｒ，仮の上位ページデータＵｐｐｅｒ（ｐｒｅ１），上位ページデータＵｐｐｅｒを読み出す
【００８５】
　
図１５の下半分に記載された“１”，“０”のマトリクス表示は，ワード線電圧が（１），（２），・・・，（１５）と変化された場合における，当該メモリセルの閾値電圧の大きさと，得られるページデータ，及び軟値（軟値１（ｐｒｅｉ），軟値２（ｐｒｅｉ），軟値１，軟値２）を示している
【００８６】
　次に，
ワード線電圧は，各閾値分布の上限と下限の中間付近の軟値読み出し電圧（４）〜（７）に，その順で（すなわち段階的に高い方から低い方へ下げられて）設定される。まず軟値読み出し電圧（４）が設定された場合に読み出される軟値データ軟値１（ｐｒｅ１）は，データ“００”の閾値分布の右半分より大きい閾値電圧を有するメモリセルについてのみデータ”０“として読み出され，それ以外では”１“として読み出される。この読み出された軟値１（ｐｒｅ１）は，一旦ＴＤＣに保持され，ＰＤＣを経てＤＤＣＡに保持される
【００８７】
　
次に，軟値読み出し電圧（５）を設定して軟値データ軟値１（ｐｒｅ２）を読み出す。この軟値１（ｐｒｅ２）は，データ“１０”の閾値分布の右半分より大きい閾値電圧を有するメモリセルについてのみがデータ”０“として読み出され，それ以外は”１“として読み出されて，ＴＤＣに保持される。ただし，軟値１（ｐｒｅ１）はＤＤＣＡに保持されており，もし，ＤＤＣＡに保持されている軟値１（ｐｒｅ１）が”０“であった場合には，ＴＤＣに保持されたデータは強制的に”１“に反転させられる（図１５の矢印参照）
【００８８】
　
以下同様に，軟値読み出し電圧（６），（７）がワード線電圧として印加され，１つ前の軟値１（ｐｒｅｉ）が“０”であった場合にはデータ反転がなされる。軟値読み出し電圧（７）により生成されるデータが軟値１であり，これが後述する軟値２と共に，尤度計算回路１０２における尤度計算に用いられる
【００８９】
　
続いて，ワード線電圧は，軟値読み出し電圧（８）〜（１５）に，その順で（すなわち段階的に高い方から低い方へ下げられて）設定される。ＤＤＣＡに保持されている１つ前の軟値が“０”であった場合にデータ反転がなされる点は（４）〜（７）の場合と同様である。軟値読み出し電圧（１５）がワード線電圧として印加されて生成される軟値２が，軟値１とともに尤度計算回路１０２において尤度計算のために用いられる
【００９０】
　
本実施の形態の不揮発性半導体記憶装置では，以上の軟値生成手順の実行と並行して，軟値取得に先立って取得済みの複数ビットデータ及び冗長データに基づく第１誤り訂正回路１０１における誤り検出及び誤り訂正を実行することができる
Ｄ　図１５
（２−２）引用発明の認定
ア　上記Ａには「本発明は，不揮発性半導体記憶システムに関し，特に，１つのメモリセルに２ビット以上のデータ（複数ビットデータ）を記憶可能な不揮発性半導体記憶装置を備えた不揮発性半導体記憶システムに関する（中略）図４は，不揮発性半導体記憶システムの一例として，４値（２ビット）を記憶するＮＡＮＤセル型フラッシュメモリを備えたシステムの構成を示している」と記載されていることから，引用文献１には，
“４値を記憶するＮＡＮＤセル型フラッシュメモリを備えた不揮発性半導体記憶システム”が記載されていると認められる。
イ　上記Ａには「このフラッシュメモリは，データを記憶するメモリセルをマトリックス状に配置してなるメモリセルアレイ１を備えている。メモリセルアレイ１は複数のビット線と複数のワード線と共通ソース線を含み，ビット線とワード線の交点に電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている」と記載されていることから，引用文献１の“不揮発性半導体記憶システム”には，
“データを記憶するメモリセルをマトリックス状に配置してなるメモリセルアレイ”が記載されていると認められる。
ウ　上記Ａには「メモリセルアレイ１，ビット線制御回路２，カラムデコーダ３，データ入出力バッファ４，ワード線制御回路６及びコントローラ１１は，制御回路７に接続されている。制御回路７は，制御信号入力端子８に入力される制御信号に従い，メモリセルアレイ１，ビット線制御回路２，カラムデコーダ３，データ入出力バッファ４，ワード線制御回路６及びコントローラ１１を制御するための制御信号及び制御電圧を発生させる。」と記載されていることから，引用文献１の“不揮発性半導体記憶システム”には，
“メモリセルアレイ，ビット線制御回路，カラムデコーダ，データ入出力バッファ，ワード線制御回路及びコントローラを制御するための制御信号及び制御電圧を発生させる制御回路”が記載されていると認められる。
エ　上記Ａには「メモリセルアレイ１，ビット線制御回路２，カラムデコーダ３，データ入出力バッファ４，ワード線制御回路６及びコントローラ１１は，制御回路７に接続されている。制御回路７は，制御信号入力端子８に入力される制御信号に従い，メモリセルアレイ１，ビット線制御回路２，カラムデコーダ３，データ入出力バッファ４，ワード線制御回路６及びコントローラ１１を制御するための制御信号及び制御電圧を発生させる。」と記載されていることから，引用文献１には“制御回路がメモリセルアレイとビット線制御回路を制御するための制御信号及び制御電圧を発生”することが記載されているといえる。
　上記Ａには「各データ記憶回路１０は，メモリセルＭＣから読み出されるデータを保持する機能を有すると共に，メモリセルＭＣに書き込まれるデータを保持する機能を有する。また，後述するように，複数ビットデータ記憶及び複数ビットデータ読み出しを行う際，また後述するように軟値データの生成を行なう際，内部データを操作する役割を有する」と記載され，上記Ｂには「図１３は，下位ページデータの読出しの手順をフローチャートで示している。まず，アドレスを指定し，図５に示す１セクタを選択する（中略）このデータは，ワード線の電位をＶＡにして読み出し動作をすればよく，従って既にデータ記憶回路１０に読み出されている。このため，データ記憶回路１０に記憶されているデータを外部に出力して読み出しを行う（中略）続いて，上位ページデータの読出し動作の手順を図１３のフローチャートを参照して説明する。上位ページデータの読み出しでは，まず，アドレスを指定し，図５に示す１セクタを選択する（中略）以上のような動作が行なわれた後におけるＴＤＣの保持データをＳＤＣに転送後外部へ上位ページデータＵｐｐｅｒとして出力する」と記載されていることから，引用文献１には，“読み出し手順に従い，アドレスを指定しセクタを選択し，上位ページデータ，下位ページデータ，軟値データを読み出し，上位ページデータ，下位ページデータ，軟値データを読み出した結果として出力するデータ記憶回路”が記載されているといえる。
　上記Ｃには「図１５の下半分に記載された“１”，“０”のマトリクス表示は，ワード線電圧が（１），（２），・・・，（１５）と変化された場合における，当該メモリセルの閾値電圧の大きさと，得られるページデータ，及び軟値（軟値１（ｐｒｅｉ），軟値２（ｐｒｅｉ），軟値１，軟値２）を示している」と記載されていることから，軟値データには，「軟値（軟値１（ｐｒｅｉ），軟値２（ｐｒｅｉ），軟値１，軟値２）」があるといえることから，引用文献１には“下位ページデータ，上位ページデータ，軟値（軟値１（ｐｒｅｉ），軟値２（ｐｒｅｉ），軟値１，軟値２）を読み出すデータ記憶回路”が記載されているといえる。
　以上のことから，引用文献１の“不揮発性半導体システム”には，
“制御回路がメモリセルアレイとビット線制御回路を制御するための制御信号及び制御電圧を発生し，読み出し手順に従い，アドレスを指定しセクタを選択し，下位ページデータ，上位ページデータ，軟値（軟値１（ｐｒｅｉ），軟値２（ｐｒｅｉ），軟値１，軟値２）を読み出し，下位ページデータ，上位ページデータ，軟値１及び軟値２を読み出し結果として出力するデータ記憶回路”が記載されていると認められる。
オ　上記Ａには「メモリセルアレイ１，ビット線制御回路２，カラムデコーダ３，データ入出力バッファ４，ワード線制御回路６及びコントローラ１１は，制御回路７に接続されている。制御回路７は，制御信号入力端子８に入力される制御信号に従い，メモリセルアレイ１，ビット線制御回路２，カラムデコーダ３，データ入出力バッファ４，ワード線制御回路６及びコントローラ１１を制御するための制御信号及び制御電圧を発生させる」と記載されていることから，引用文献１には“制御回路がワード線制御回路を制御するための制御信号及び制御電圧を発生”することが記載されているといえる。
　上記Ａには「ワード線制御回路６は，読み出し動作において，４値データの４つの閾値分布（図１）のうちの１つの上限と，より値の大きい他の閾値分布の下限との間の複数ビットデータ読み出し電圧（図１ではＶＡ，ＶＢ，ＶＣ）やベリファイ電圧をワード線電圧としてワード線ＷＬに印加する制御を行う」と記載されていることから，引用文献１には“データを読み出すために，選択ワード線の電位を閾値電圧にするワード線制御回路”が記載されている。
　上記Ｃには「次に，この軟値データの具体的な生成手順を図１５を参照して説明する。まず，図１２，図１３で説明したように，ワード線電圧を順に（１）複数ビットデータ読み出し電圧ＶＢ，（２）複数ビットデータ読み出し電圧ＶＣ，（３）複数ビットデータ読み出し電圧ＶＡに設定して，下位ページデータＬｏｗｅｒ，仮の上位ページデータＵｐｐｅｒ（ｐｒｅ１），上位ページデータＵｐｐｅｒを読み出す（中略） 図１５の下半分に記載された“１”，“０”のマトリクス表示は，ワード線電圧が（１），（２），・・・，（１５）と変化された場合における，当該メモリセルの閾値電圧の大きさと，得られるページデータ，及び軟値（軟値１（ｐｒｅｉ），軟値２（ｐｒｅｉ），軟値１，軟値２）を示している」と記載されていることから，引用文献１には“下位ページデータ，上位ページデータ，軟値（軟値１（ｐｒｅｉ），軟値２（ｐｒｅｉ），軟値１，軟値２）を読み出すために，選択ワート線の電位を閾値電圧とするワード線制御回路”が記載されているといえる。
　以上のことから，引用文献１の“不揮発性半導体システム”には，
“制御回路がワード線制御回路を制御するための制御信号及び制御電圧を発生し，下位ページデータ，上位ページデータ，軟値（軟値１（ｐｒｅｉ），軟値２（ｐｒｅｉ），軟値１，軟値２）を読み出すために，選択ワード線の電位を閾値電圧にするワード線制御回路”が記載されていると認められる。
カ　上記Ｃには「ワード線電圧は，各閾値分布の上限と下限の中間付近の軟値読み出し電圧（４）〜（７）に，その順で（すなわち段階的に高い方から低い方へ下げられて）設定される。まず軟値読み出し電圧（４）が設定された場合に読み出される軟値データ軟値１（ｐｒｅ１）は，データ“００”の閾値分布の右半分より大きい閾値電圧を有するメモリセルについてのみデータ”０“として読み出され，それ以外では”１“として読み出される。この読み出された軟値１（ｐｒｅ１）は，一旦ＴＤＣに保持され，ＰＤＣを経てＤＤＣＡに保持される。（中略）次に，軟値読み出し電圧（５）を設定して軟値データ軟値１（ｐｒｅ２）を読み出す。この軟値１（ｐｒｅ２）は，データ“１０”の閾値分布の右半分より大きい閾値電圧を有するメモリセルについてのみがデータ”０“として読み出され，それ以外は”１“として読み出されて，ＴＤＣに保持される。ただし，軟値１（ｐｒｅ１）はＤＤＣＡに保持されており，もし，ＤＤＣＡに保持されている軟値１（ｐｒｅ１）が”０“であった場合には，ＴＤＣに保持されたデータは強制的に”１“に反転させられる（図１５の矢印参照）。（中略） 以下同様に，軟値読み出し電圧（６），（７）がワード線電圧として印加され，１つ前の軟値１（ｐｒｅｉ）が“０”であった場合にはデータ反転がなされる。軟値読み出し電圧（７）により生成されるデータが軟値１であり，これが後述する軟値２と共に，尤度計算回路１０２における尤度計算に用いられる（中略）本実施の形態の不揮発性半導体記憶装置では，以上の軟値生成手順の実行と並行して，軟値取得に先立って取得済みの複数ビットデータ及び冗長データに基づく第１誤り訂正回路１０１における誤り検出及び誤り訂正を実行することができる」と記載されていることと，上記Ｄの図１５の記載から，引用文献１には，“軟値１（ｐｒｅ１）乃至（ｐｒｅ３）は，各閾値分布の上限と下限の中間付近の軟値読み出し電圧（４）〜（７）がその順で（すなわち段階的に高い方から低い方へ下げられて）ワード線電圧に印加され読み出され，軟値読み出し電圧（７）により生成される軟値１が，軟値生成手順の実行により生成され出力”することが記載されていると認められる。
キ　上記Ｃには「続いて，ワード線電圧は，軟値読み出し電圧（８）〜（１５）に，その順で（すなわち段階的に高い方から低い方へ下げられて）設定される。ＤＤＣＡに保持されている１つ前の軟値が“０”であった場合にデータ反転がなされる点は（４）〜（７）の場合と同様である。軟値読み出し電圧（１５）がワード線電圧として印加されて生成される軟値２が，軟値１とともに尤度計算回路１０２において尤度計算のために用いられる」と記載されていることと，前記カの検討したことより，引用文献１には，
“軟値２（ｐｒｅ１）乃至（ｐｒｅ７）は，軟値読み出し電圧（８）〜（１５）がその順で（すなわち段階的に高い方から低い方へ下げられて）ワード線に印加され読み出され，軟値読み出し電圧（１５）がワード線電圧として生成される軟値２が，軟値生成手順の実行により生成され出力”されることが記載されていると認められる。
ク　上記Ａには「各データ記憶回路１０は，メモリセルＭＣから読み出されるデータを保持する機能を有すると共に，メモリセルＭＣに書き込まれるデータを保持する機能を有する」と記載され，上記Ａには「データ記憶回路１０の構成例を図９を参照して説明する。なお，データ記憶回路１０ａの構成も略同様であるので説明を省略する。このデータ記憶回路１０は，プライマリデータキャッシュ（ＰＤＣ），セコンダリデータキャッシュ（ＳＤＣ），ダイナミックデータキャッシュ（ＤＤＣ），テンポラリデータキャッシュ（ＴＤＣ）を有している」と記載されていることから，引用文献１には“各データ記憶回路は，メモリセルから読み出されるデータを保持する機能を有し，プライマリデータキャッシュ（ＰＤＣ），セコンダリデータキャッシュ（ＳＤＣ），ダイナミックデータキャッシュ（ＤＤＣ），テンポラリデータキャッシュ（ＴＤＣ）を有”することが記載されていると認められる。
ケ　上記Ｃには「以上のような動作が行なわれた後におけるＴＤＣの保持データをＳＤＣに転送後外部へ上位ページデータＵｐｐｅｒとして出力する」と記載されていることから，引用文献１には，
“各データ記憶回路は，ページデータ読み出し動作が行なわれた後ＴＤＣの保持データをＳＤＣに転送後外部へ出力するＳＤＣを有”することが記載されていると認められる。
コ　上記Ｃには「ワード線電圧は，各閾値分布の上限と下限の中間付近の軟値読み出し電圧（４）〜（７）に，その順で（すなわち段階的に高い方から低い方へ下げられて）設定される。まず軟値読み出し電圧（４）が設定された場合に読み出される軟値データ軟値１（ｐｒｅ１）は，データ“００”の閾値分布の右半分より大きい閾値電圧を有するメモリセルについてのみデータ”０“として読み出され，それ以外では”１“として読み出される。この読み出された軟値１（ｐｒｅ１）は，一旦ＴＤＣに保持され，ＰＤＣを経てＤＤＣＡに保持される。（中略）次に，軟値読み出し電圧（５）を設定して軟値データ軟値１（ｐｒｅ２）を読み出す。この軟値１（ｐｒｅ２）は，データ“１０”の閾値分布の右半分より大きい閾値電圧を有するメモリセルについてのみがデータ”０“として読み出され，それ以外は”１“として読み出されて，ＴＤＣに保持される。ただし，軟値１（ｐｒｅ１）はＤＤＣＡに保持されており，もし，ＤＤＣＡに保持されている軟値１（ｐｒｅ１）が”０“であった場合には，ＴＤＣに保持されたデータは強制的に”１“に反転させられる（図１５の矢印参照）。（中略） 以下同様に，軟値読み出し電圧（６），（７）がワード線電圧として印加され，１つ前の軟値１（ｐｒｅｉ）が“０”であった場合にはデータ反転がなされる。軟値読み出し電圧（７）により生成されるデータが軟値１であり，これが後述する軟値２と共に，尤度計算回路１０２における尤度計算に用いられる。（中略）続いて，ワード線電圧は，軟値読み出し電圧（８）〜（１５）に，その順で（すなわち段階的に高い方から低い方へ下げられて）設定される。ＤＤＣＡに保持されている１つ前の軟値が“０”であった場合にデータ反転がなされる点は（４）〜（７）の場合と同様である。軟値読み出し電圧（１５）がワード線電圧として印加されて生成される軟値２が，軟値１とともに尤度計算回路１０２において尤度計算のために用いられる。（中略）本実施の形態の不揮発性半導体記憶装置では，以上の軟値生成手順の実行と並行して，軟値取得に先立って取得済みの複数ビットデータ及び冗長データに基づく第１誤り訂正回路１０１における誤り検出及び誤り訂正を実行することができる」と記載されていることから，引用文献１の“データ記憶回路”には“読み出し電圧（（４）〜（７），（８）〜（１５））がワード線に印加されて，大きい閾値電圧を有するメモリセルについて“０”として読み出され，それ以外は“１”として読み出され，ＴＤＣに保持され，ＴＤＣの保持データはＤＤＣに保持される一つ前の軟値１（ｐｒｅｉ）乃至軟値２（ｐｒｅｉ）が“０”であった場合には，ＴＤＣに保持されたデータは強制的に“１”に反転させられ，軟値生成手順が実行され軟値１乃至軟値２が生成されるＴＤＣ乃至ＤＤＣとを有し，軟値１及び軟値２は，軟値１（ｐｒｅ１）乃至（ｐｒｅ３）及び軟値２（ｐｒｅ１）乃至（ｐｒｅ７）をＴＤＣ乃至ＤＤＣに保持し軟値生成手順の実行により生成する”ことが記載されていると認められる。
サ　上記ア乃至コの検討から，引用文献１には次の発明（以下「引用発明」という）が記載されていると認められる。
「４値を記憶するＮＡＮＤセル型フラッシュメモリを備えた不揮発性半導体記憶システムであって，
　データを記憶するメモリセルをマトリックス状に配置してなるメモリセルアレイと，
　メモリセルアレイ，ビット線制御回路，カラムデコーダ，データ入出力バッファ，ワード線制御回路及びコントローラを制御するための制御信号及び制御電圧を発生させる制御回路と，
　制御回路がメモリセルアレイとビット線制御回路を制御するための制御信号及び制御電圧を発生し，読み出し手順に従い，アドレスを指定しセクタを選択し，下位ページデータ，上位ページデータ，軟値（軟値１（ｐｒｅｉ），軟値２（ｐｒｅｉ），軟値１，軟値２）を読み出し，下位ページデータ，上位ページデータ，軟値１及び軟値２を読み出し結果として出力するデータ記憶回路と，
　制御回路がワード線制御回路を制御するための制御信号及び制御電圧を発生し，下位ページデータ，上位ページデータ，軟値（軟値１（ｐｒｅｉ），軟値２（ｐｒｅｉ），軟値１，軟値２）を読み出すために，選択ワード線の電位を閾値電圧にするワード線制御回路と，
　軟値１（ｐｒｅ１）乃至（ｐｒｅ３）は，各閾値分布の上限と下限の中間付近の軟値読み出し電圧（４）〜（７）がその順で（すなわち段階的に高い方から低い方へ下げられて）ワード線電圧に印加され読み出され，軟値読み出し電圧（７）により生成される軟値１が，軟値生成手順の実行により生成され出力され，
　軟値２（ｐｒｅ１）乃至（ｐｒｅ７）は，軟値読み出し電圧（８）〜（１５）がその順で（すなわち段階的に高い方から低い方へ下げられて）ワード線に印加され読み出され，軟値読み出し電圧（１５）がワード線電圧として生成される軟値２が，軟値生成手順の実行により生成され出力され，
　各データ記憶回路は，メモリセルから読み出されるデータを保持する機能を有し，プライマリデータキャッシュ（ＰＤＣ），セコンダリデータキャッシュ（ＳＤＣ），ダイナミックデータキャッシュ（ＤＤＣ），テンポラリデータキャッシュ（ＴＤＣ）を有し，
　各データ記憶回路は，ページデータ読み出し動作が行なわれた後ＴＤＣの保持データをＳＤＣに転送後外部へ出力するＳＤＣを有し，
　読み出し電圧（（４）〜（７），（８）〜（１５））がワード線に印加されて，大きい閾値電圧を有するメモリセルについて“０”として読み出され，それ以外は“１”として読み出され，ＴＤＣに保持され，ＴＤＣの保持データはＤＤＣに保持される一つ前の軟値１（ｐｒｅｉ）乃至軟値２（ｐｒｅｉ）が“０”であった場合には，ＴＤＣに保持されたデータは強制的に“１”に反転させられ，軟値生成手順が実行され軟値１乃至軟値２が生成されるＴＤＣ乃至ＤＤＣとを有し，
　軟値１及び軟値２は，軟値１（ｐｒｅ１）乃至（ｐｒｅ３）及び軟値２（ｐｒｅ１）乃至（ｐｒｅ７）をＴＤＣ乃至ＤＤＣに保持し軟値生成手順の実行により生成する
　ことを特徴とする４値を記憶するＮＡＮＤセル型フラッシュメモリを備えた不揮発性半導体記憶システム。」
（３）対比
　本件補正発明と引用発明とを対比する
（ア）引用発明における「４値を記憶するＮＡＮＤセル型フラッシュメモリを備えた不揮発性半導体記憶システム」は，本件補正発明における「フラッシュメモリ装置」に対応する。
（イ）引用発明の「メモリセルアレイ」は「メモリセルをマトリックス状に配置」していることから，複数のメモリセルで構成されていることが明らかなので，引用発明における「データを記憶するメモリセルをマトリックス状に配置してなるメモリセルアレイ」は，本件補正発明における「複数のメモリセルで構成されたメモリセルアレイ」に相当する。
（ウ）引用発明における「メモリセルアレイ，ビット線制御回路，カラムデコーダ，データ入出力バッファ，ワード線制御回路及びコントローラを制御するための制御信号及び制御電圧を発生させる制御回路」と本件補正発明における「前記複数のメモリセルに対する読み出し動作を制御する制御ロジック」とを対比すると，引用発明の「制御回路」は「メモリセルアレイ」及び「ビット線制御回路」を制御するための制御信号及び制御電圧を発生させており，引用発明の「メモリセルアレイ」及び「ビット線制御回路」はビット線を介してメモリセルアレイ中のメモリセルのデータを読み出す機能を有するので，引用発明の「制御回路」は，本件補正発明の「制御ロジック」に相当する。
　そうすると，両者に実質的な差異はない。
（エ）引用発明における「制御回路がメモリセルアレイとビット線制御回路を制御するための制御信号及び制御電圧を発生し，読み出し手順に従い，アドレスを指定しセクタを選択し，下位ページデータ，上位ページデータ，軟値（軟値１（ｐｒｅｉ），軟値２（ｐｒｅｉ），軟値１，軟値２）を読み出し，下位ページデータ，上位ページデータ，軟値１及び軟値２を読み出し結果として出力するデータ記憶回路」と本件補正発明における「前記制御ロジックの制御に応答して，選択された複数のメモリセルの各々から硬判定データ及び複数の軟判定データを感知し，前記感知された硬判定データ及び複数の軟判定データを読み出し結果として出力するページバッファ回路」とを対比すると，引用発明の「下位ページデータ，上位ページデータ」は本件補正発明の「硬判定データ」に相当し，引用発明の「軟値（軟値１（ｐｒｅｉ），軟値２（ｐｒｅｉ），軟値１，軟値２）」は，本件補正発明の「軟判定データ」に相当し，引用発明の「制御回路７がメモリアレイとビット線制御回路を制御するための制御信号及び制御電圧を発生」してデータを読み出すことは，本件補正発明の「前記制御ロジックの制御に応答」してデータを感知することに相当するので，引用発明の「データ記憶回路」は本件補正発明の「ページバッファ回路」に相当するといえる。
　そうすると，両者に実質的な差異はない。
（オ）引用発明における「制御回路がワード線制御回路を制御するための制御信号及び制御電圧を発生し，下位ページデータ，上位ページデータ，軟値（軟値１（ｐｒｅｉ），軟値２（ｐｒｅｉ），軟値１，軟値２）を読み出すために，選択ワード線の電位を閾値電圧にするワード線制御回路」と，本件補正発明における「前記制御ロジックの制御に応答して，前記硬判定データ及び前記複数の軟判定データを読み出すための複数の読み出し電圧を発生する電圧発生回路」とを対比すると，
　引用発明の「下位ページデータ，上位ページデータ」は本件補正発明の「硬判定データ」に相当し，引用発明の「軟値（軟値１（ｐｒｅｉ），軟値２（ｐｒｅｉ），軟値１，軟値２）」は，本件補正発明の「軟判定データ」に相当し，引用発明の「制御回路がワード制御回路を制御するための制御信号及び制御電圧を発生」して選択ワード線に電位を閾値電圧にすることは，本件補正発明の「前記制御ロジックの制御に応答」して複数の読み出し電圧を発生することに相当するので，引用発明の「ワード線制御回路」は，本件補正発明の「電圧発生回路」に相当するといえる。
　そうすると，両者に実質的な差異はない。
（カ）引用発明における「軟値１（ｐｒｅ１）乃至（ｐｒｅ３）は，各閾値分布の上限と下限の中間付近の軟値読み出し電圧（４）〜（７）がその順で（すなわち段階的に高い方から低い方へ下げられて）ワード線電圧に印加され読み出され」「軟値２（ｐｒｅ１）乃至（ｐｒｅ７）は，軟値読み出し電圧（８）〜（１５）がその順で（すなわち段階的に高い方から低い方へ下げられて）ワード線に印加され読み出され」と，本件補正発明における「前記複数の軟判定データは，隣接したスレッショルド電圧分布間で感知され」とを対比すると，
　引用発明の「軟値１（ｐｒｅ１）乃至（ｐｒｅ３）」「軟値２（ｐｒｅ１）乃至（ｐｒｅ７）」は，本件補正発明の「複数の軟判定データ」に相当し，引用発明の「各閾値分布の上限と下限の中間付近の軟値読み出し電圧（４）〜（７）」「軟値読み出し電圧（８）〜（１５）」は，その順（すなわち段階的に高い方から低い方へ下げられて）でワード線電圧に印加されているので，隣接した閾値電圧（スレッショルド電圧）といえ，引用発明の「軟値１（ｐｒｅ１）乃至（ｐｒｅ３）」「軟値２（ｐｒｅ１）乃至（ｐｒｅ７）」が「読み出され」ることは，本件発明の「電圧分布間で感知されている」に相当するといえる。
　そうすると，両者に実質的な差異は無い。
（キ）引用発明における「軟値１（ｐｒｅ１）乃至（ｐｒｅ３）は，各閾値分布の上限と下限の中間付近の軟値読み出し電圧（４）〜（７）がその順で（すなわち段階的に高い方から低い方へ下げられて）ワード線電圧に印加され読み出され，軟値読み出し電圧（７）により生成される軟値１が，軟値生成手順の実行により生成され出力され」「軟値２（ｐｒｅ１）乃至（ｐｒｅ７）は，軟値読み出し電圧（８）〜（１５）がその順で（すなわち段階的に高い方から低い方へ下げられて）ワード線に印加され読み出され，軟値読み出し電圧（１５）がワード線電圧として生成される軟値２が，軟値生成手順の実行により生成され出力され」ることと，本件補正発明における「前記読み出し結果に含まれた前記複数の軟判定データは，信頼性データにエンコーディングされて出力され」ることとを対比すると，
　引用発明の「軟値１（ｐｒｅ１）乃至（ｐｒｅ３）」「軟値２（ｐｒｅ１）乃至（ｐｒｅ７）」は，本件補正発明の「軟判定データ」に相当し，読み出し電圧（（４）〜（７），（８）〜（１５））がワード線に印加されて読み出されるので，読み出し結果に含まれているといえ，引用発明の「軟値１」「軟値２」は，本件補正発明の「信頼性データ」に相当する。一般的に「エンコーディング」は，一定の規則に従って変換することと解せるので，軟値生成手順の実行により生成（変換）されることは，エンコーディングしているといえる。
　そうすると，両者に実質的な差異はない。
（ク）引用発明における「各データ記憶回路は，メモリセルから読み出されるデータを保持する機能を有し，プライマリデータキャッシュ（ＰＤＣ），セコンダリデータキャッシュ（ＳＤＣ），ダイナミックデータキャッシュ（ＤＤＣ），テンポラリデータキャッシュ（ＴＤＣ）を有」することは，本件補正発明における「前記ページバッファ回路は前記選択されたメモリセルの各々に対応する複数のページバッファを含」むことに相当する。
（ケ）引用発明の「大きい閾値電圧を有するメモリセルについて“０”として読み出され，それ以外は“１”として読み出され，ＴＤＣに保持される。」ことは，本件補正発明の「軟判定データの値に応答してラッチされ」ることに対応し，引用発明の「ＤＤＣに保持される一つ前の軟値１（ｐｒｅｉ）が“０”であった場合には，ＴＤＣに保持されたデータは強制的に“１”に反転させられ」ることは，ＴＤＣに保持した値を“０”から“１”に反転させることはトグリングされるといえ，引用発明の「ＴＤＣ乃至ＤＤＣ」は，本件補正発明の「第１のタイプのラッチ」に相当する。
　また，引用発明における「ＴＤＣの保持データをＳＤＣに転送後上位ページデータＵｐｐｅｒとして外部へ出力するＳＤＣ」は，引用発明の「上位ページデータＵｐｐｅｒ」は，本件補正発明の「硬判定データ」に相当し，引用発明の「ＳＤＣ」は，本件補正発明の「第２のタイプのラッチ」に相当するので，本件補正発明における「硬判定データをラッチする第２のタイプのラッチ」に相当する。
　そうすると，引用発明における「各データ記憶回路は，ページデータ読み出し動作が行なわれた後ＴＤＣの保持データをＳＤＣに転送後外部へ出力するＳＤＣと，読み出し電圧（（４）〜（７），（８）〜（１５））がワード線に印加されて，大きい閾値電圧を有するメモリセルについて“０”として読み出され，それ以外は“１”として読み出され，ＴＤＣに保持され，ＴＤＣの保持データはＤＤＣに保持される一つ前の軟値１（ｐｒｅｉ）乃至軟値２（ｐｒｅｉ）が“０”であった場合には，ＴＤＣに保持されたデータは強制的に“１”に反転させられ，軟値生成手順が実行され軟値１乃至軟値２が生成されるＴＤＣ乃至ＤＤＣと，を有する」ことは，本件補正発明における「前記各々のページバッファは前記複数の軟判定データの値に応答してラッチされた値がトグリングされることによって前記信頼性データをエンコーディングする複数の第１タイプのラッチと前記硬判定データをラッチする第２タイプのラッチとを含み」に相当する。
（コ）引用発明における「軟値１及び軟値２は，軟値１（ｐｒｅ１）乃至（ｐｒｅ３）及び軟値２（ｐｒｅ１）乃至（ｐｒｅ７）をＴＤＣ乃至ＤＤＣに保持し軟値生成手順の実行により生成」することと，本件補正発明の「前記信頼性データは，前記複数の第１タイプのラッチにおいてエンコーディングされることにより，前記複数の軟判定データを表現するのに必要なビット数よりも少ないビット数で表現されること」とを対比すると，
　引用発明の「ＴＤＣ」「ＤＤＣ」は，本件補正発明の「第１のタイプのラッチ」に相当し，データ記憶回路に含まれ，「軟値１（ｐｒｅ１）乃至（ｐｒｅ３）」「軟値２（ｐｒｅ１）乃至（ｐｒｅ７）」をラッチし軟値生成手順の実行により生成（エンコーディング）されるといえるので，
“信頼性データは，前記複数の第１タイプのラッチにおいてエンコーディングされること”という点で一致する。
　
（サ）上記（ア）乃至（コ）の検討から，本件補正発明と引用発明とは，以下の点で一致し，以下の点で相違する。
＜一致点＞
　複数のメモリセルで構成されたメモリセルアレイと，
　前記複数のメモリセルに対する読み出し動作を制御する制御ロジックと，
　前記制御ロジックの制御に応答して選択された複数のメモリセルの各々から硬判定データ及び複数の軟判定データを感知し，前記感知された硬判定データ及び複数の軟判定データを読み出し結果として出力するページバッファ回路と，
　前記制御ロジックの制御に応答して，前記硬判定データ及び前記複数の軟判定データを読み出すための複数の読み出し電圧を発生する電圧発生回路とを含み，
　前記複数の軟判定データは，隣接したスレッショルド電圧分布間で感知され，
　前記読み出し結果に含まれた前記複数の軟判定データは，信頼性データにエンコーディングされて出力され，
　前記ページバッファ回路は前記選択されたメモリセルの各々に対応する複数のページバッファを含み，
　前記各々のページバッファは前記複数の軟判定データの値に応答してラッチされた値がトグリングされることによって前記信頼性データをエンコーディングする複数の第１タイプのラッチと前記硬判定データをラッチする第２タイプのラッチとを含み，
　信頼性データは，前記複数の第１タイプのラッチにおいてエンコーディングされること
　を特徴とするフラッシュメモリ装置。
＜相違点＞
　本件補正発明では「信頼性データ」が「前記複数の軟判定データを表現するのに必要なビット数よりも少ないビット数で表現される」としているのに対して，引用発明ではそのように特定されていない点。
 （４）当審の判断
　引用発明の「軟値１」「軟値２」は，２ビットで表現しているが，引用発明の「軟値１（ｐｒｅ１）乃至（ｐｒｅ３），軟値１」（４回繰返）と「軟値２（ｐｒｅ１）乃至（ｐｒｅ７），軟値２」（８回繰返）を表現するのに必要なビット数について記載されていないものの，繰り返されて読み出し動作で感知されるデータ形態を２ビットの信頼性データとして構成することが，「前記複数の軟判定データを表現するのに必要なビット数よりも少ないビット数で表現される」態様であると解せることから，引用発明においても，「軟値１」「軟値２」が，「軟値１（ｐｒｅ１）乃至（ｐｒｅ３），軟値１」（４通り）と「軟値２（ｐｒｅ１）乃至（ｐｒｅ７），軟値２」（８通り）を表現するのに必要なビット数よりも少ないビット数（２ビット）で表現されていることといえる。
　また，本件補正発明の「信頼性データ」が「前記複数の軟判定データを表現するのに必要なビット数よりも少ないビット数で表現される」ことについて，本願明細書【００４９】には「７回の繰り返された読み出し動作で感知されるデータ形態は図７と同一であるが，実際に出力されるデータは図８のように所定のデータパターンを有する。（中略）ページバッファＰＢを通じて出力される読み出しデータは１ビットの硬判定データと２ビットの信頼性データとで構成することができる。」と記載されていることから，７回の繰り返された読み出し動作で感知されるデータ形態を１ビットの硬判定データと２ビットの信頼性データで表現する態様と解するとすると，引用発明と実質的な差異がない。
　仮に，複数の軟判定データを表現するのに必要なビット数より少ないビット数で表現させることについて上記以外の態様を解することができたとしても，本願明細書【００６０】には「本発明でページバッファＰＢから出力される信頼性データは，“０１，００，１０及び１１”の値を有することができる。データの信頼度の大きさは１１＞０１＞００＞１１の順に構成することができる」と記載されていることから，「信頼性データ」は２ビットで４通りの大きさを表現しているに過ぎず，４通りを２ビットで表現することに格別の困難性は無い。すなわち，「信頼性データ」を「前記複数の軟判定データを表現するのに必要なビット数よりも少ないビット数で表現される」ようにすることは当業者が適宜なし得ることである。
　よって，相違点は格別なものではない。
　
　上記で検討したごとく，相違点に係る構成は当業者が容易に想到し得たものであり，そして，本件補正発明の奏する作用効果は，上記引用発明の奏する作用効果から予測される範囲内のものにすぎず，格別顕著なものということはできない。
　したがって，本件補正発明は，上記引用発明に基づいて，当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができない。
　
　
４　補正却下の決定のむすび
　上記「３　独立特許要件」で指摘したとおり，補正後の請求項１に記載された発明は，特許出願の際独立して特許を受けることができるものではないから，本件補正は特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　よって，上記補正却下の決定の結論のとおり決定する。
　
　
第３　本願発明について
　
１　本願発明 
　平成２７年７月１日付けの手続補正は上記のとおり却下されたので，補正後の請求項１に対応する補正前の請求項１に係る発明（以下，「本願発明」という。）は，平成２６年９月１２日付けの手続補正により補正された特許請求の範囲の請求項１に記載された事項により特定される，以下のとおりのものである。
　
「複数のメモリセルで構成されたメモリセルアレイと，
　前記複数のメモリセルに対する読み出し動作を制御する制御ロジックと，
　前記制御ロジックの制御に応答して，選択された複数のメモリセルの各々から硬判定データ及び複数の軟判定データを感知し，前記感知された硬判定データ及び複数の軟判定データを読み出し結果として出力するページバッファ回路と，
　前記制御ロジックの制御に応答して，前記硬判定データ及び前記複数の軟判定データを読み出すための複数の読み出し電圧を発生する電圧発生回路とを含み，
　前記複数の軟判定データは，隣接したスレッショルド電圧分布間で感知されることを特徴とするフラッシュメモリ装置。　」　
　
２　引用文献に記載されている技術的事項及び引用発明 
　原査定の拒絶の理由に引用された，引用発明は，前記「第２　平成２７年７月１日付けの手続補正についての補正却下の決定」の「３　独立特許要件」の「（２）引用文献」に記載したとおりである。
　
３　対比・判断  
　本願発明は，前記「第２　平成２７年７月１日付けの手続補正についての補正却下の決定」の「３　独立特許要件」で検討した本件補正発明の発明特定事項である「軟判定データ」について「前記読み出し結果に含まれた前記複数の軟判定データは，信頼性データにエンコーディングされて出力され」との限定事項が削除され，「ページバッファ回路」について「前記ページバッファ回路は前記選択されたメモリセルの各々に対応する複数のページバッファを含み，前記各々のページバッファは前記複数の軟判定データの値に応答してラッチされた値がトグリングされることによって前記信頼性データをエンコーディングする複数の第１タイプのラッチと前記硬判定データをラッチする第２タイプのラッチとを含み，前記信頼性データは，前記複数の第１タイプのラッチにおいてエンコーディングされることにより，前記複数の軟判定データを表現するのに必要なビット数よりも少ないビット数で表現される」との限定事項が削除されたものである。
　そうすると，本願発明の発明特定事項を全て含む本件補正発明が，前記「第２　平成２７年７月１日付けの手続補正についての補正却下の決定」の「３　独立特許要件」の「（２）引用文献」乃至「（４）当審の判断」に記載したとおり，引用発明に基づいて当業者が容易に発明をすることができたものであるから，上記特定の限定を省いた本願発明も同様の理由により，引用発明に基づいて，当業者が容易に発明をすることができたものである。 
　
第４　むすび 
　以上のとおり，本願の請求項１に係る発明は，特許法第２９条第２項の規定により特許を受けることができないものであるから，その余の請求項に係る発明について検討するまでもなく，本願は拒絶すべきものである。 
　
　よって，結論のとおり審決する。