【事件の表示】
　特願２０１２−１４８３４３「シリアルで相互接続されたデバイス用にデバイス識別子を確立するための装置および方法」拒絶査定不服審判事件〔平成２４年１０月２５日出願公開、特開２０１２−２０８９４８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　
　本願は、２００７年５月１８日（パリ条約による優先権主張外国庁受理　２００６年５月２３日　米国）を国際出願日とする特願２００９−５１１３１０号の一部を、平成２４年７月２日に新たな特許出願としたものであって、平成２５年１２月９日付けで拒絶理由が通知され、平成２６年３月１３日付けで手続補正がなされたが、同年８月１日付けで拒絶査定がなされ、これに対し、同年１２月５日に拒絶査定不服審判の請求がなされると同時に手続補正がなされたものである。
　
第２．補正却下の決定
［結論］
　　平成２６年１２月５日付けの手続補正を却下する。
　
［理由］
１．本願発明と補正後の発明
　平成２６年１２月５日付けの手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１に記載された
　
「【請求項１】
　複数のデバイスを有するシリアル相互接続構成で使用するための装置であって、
　前記装置は、前記シリアル相互接続構成の少なくとも１つのデバイス用のデバイス識別子(ID)を確立するための装置であり、
　前記装置は、
　クロック信号を受信するためのクロック入力と、
　受信されたID値を含む入力信号に応答してデバイスIDを生成するとともに、前記クロック信号と同期して前記生成されたデバイスIDに対応するID値を含む出力信号を出力するように構成されたID発生器と、
　前記少なくとも１つのデバイス用に割り当てられたIDとして前記受信されたID値を記憶するように構成されたID記憶手段と
　を備える、装置。」
　
という発明（以下、「本願発明」という。）を
　
「【請求項１】
　複数のデバイスを有するシリアル相互接続構成で使用するための装置であって、
　前記装置は、前記シリアル相互接続構成の少なくとも１つのデバイス用のデバイス識別子(ID)を確立するための装置であり、
　前記装置は、
　クロック信号を受信するためのクロック入力と、
　受信されたID値を含む入力信号に応答してデバイスIDを生成するとともに、前記クロック信号と同期し
、IDレジスタのビット長に相当する時間アサートされる出力イネーブル信号に応じて、
　前記少なくとも１つのデバイス用に割り当てられたIDとして前記受信されたID値を記憶するように構成されたID記憶手段と
　を備える、装置。」
　
という発明（以下、「補正後の発明」という。）に補正する補正事項を含むものである。（下線は補正事項を示している。）
　
２．補正の適否
（１）補正の目的要件
　本件補正のうち上記補正事項は、本願発明の特許請求の範囲の請求項１に記載された「ＩＤ発生器」による「前記生成されたデバイスIDに対応するID値を含む出力信号」の「出力」のタイミングを、「
IDレジスタのビット長に相当する時間アサートされる出力イネーブル信号に応じて
　そして、本件補正は、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされたものと認められ、特許法第１７条の２第３項（新規事項）の規定に適合している。
　また、特許法１７条の２第４項（シフト補正）の規定に違反するものでもない。
　
（２）独立特許要件
　
　本件補正は特許請求の範囲の減縮を目的とするものであるから、上記補正後の発明が特許出願の際独立して特許を受けることができるものであるのかどうかについて以下検討する。
　　
ア．補正後の発明
 
　上記「１．本願発明と補正後の発明」の項で、「補正後の発明」として認定したとおりのものである。
　
イ．引用発明、周知技術
（ア）引用例１
　原査定の拒絶の理由において引用された、米国特許出願公開２００２／０１８８７８１号明細書（以下、「引用例１」という。）には、図面とともに以下の事項が記載されている。（下線は当審において付加した。以下、同じ）
　　
ａ．「Apparatus and methods for initializing integrated circuit addresses」（発明の名称）
（［当審仮訳］：
   
集積回路（IC）のアドレスを初期化するための装置
ｂ．「[0001]1. Technical Field
[0002] The invention pertains to communication among a controller and integrated circuits, and in particular embodiments, to initializing integrated circuit addresses.
[0003] 2. Related Art
[0004] Microelectronic devices may include multiple integrated circuits (ICs) that operate in conjunction with a controller. In such devices, it is necessary to provide a manner of communicating data between the controller and the ICs. In the interests of miniaturization, it is typically undesirable to use separate dedicated communication lines between each IC and the controller. As a result, a shared bus approach is preferred for most applications.
[0005] An example of a conventional shared bus system is illustrated in FIG. 1. The system includes a controller 10 and several integrated circuits (ICs) 12, 14, 16. The integrated circuits may be any of a variety of well known types of ICs including application specific integrated circuits (ASICs), digital signal processors (DSPs), mixed signal processors, and microprocessors. Although three ICs are shown in FIG. 1, the number will vary depending on the application.
[0006] The controller communicates data to and from the ICs through a shared bus 18. In order to distinguish communications on the shared bus, each IC is assigned a unique address. The address of each IC is initialized during system initialization. In the system shown in FIG. 1, a four bit address is communicated to each IC in the form of single bits provided on individual dedicated address lines 20. However, as seen in FIG. 1, the system requires separate address lines for each IC, and each address line occupies a separate pin of the controller and of an IC. This arrangement is undesirable because pins are scarce in miniaturized circuits, and the pins used for the address lines in the conventional system are typically not used for any further purpose. Consider that, for example, if it is desired to use sixteen ICs, a total of 64 individual address lines would be required, occupying 64 pins of the controller and four pins of each IC. This eliminates valuable resources at both the controller and the ICs, and may limit the number of ICs that can be used in a given system to a number that is less than would otherwise be desired.
[0007] In an alternative to the system of FIG. 1, addresses may be preassigned to each IC by tying address pins of each IC to high or low levels. While this eliminates the need to occupy pins on the controller, it still occupies a large number of pins on each IC, and it complicates the manufacturing process by requiring manual address configuration during manufacturing, since the ability to configure IC addresses during operation is eliminated.」（段落[0001]〜[0007]）
（［当審仮訳］：
[0001] 1.技術分野
[0002] 
この発明は
集積回路のアドレスを初期化することに関するものである
[0003] 2.関連技術
[0004] マイクロ電子デバイスは、コントローラと連動して動作する複数の集積回路(IC)を含むであろう。このような装置では、コントローラとICとの間でデータを通信する方法を提供する必要がある。小型化のために、一般的には各ICとコントローラとの間の別個の専用通信ラインを用いることは望ましくない。その結果、共有バスによる方法が大部分の用途で選ばれる。
[0005] 従来の共用バスシステムの一例を図1に示す。このシステムは、コントローラ10といくつかの集積回路(IC)12 、14、 16を備えている。これらの集積回路(IC)は特定用途向け集積回路(ASIC)、デジタル信号プロセッサ(DSP)、混合信号プロセッサ、およびマイクロプロセッサを包含する周知のタイプのICの種々のいずれであってもよい。図1では３個のICが示されているが、ICの数は用途に応じて変更される。
[0006] 
コントローラは共有バス18を介して、ICとの間でデータを通信する。共有バス上の通信を区別するために、各ICにはそれぞれに固有のアドレスが割り当てられている。各ICのアドレスは、システムの初期化中に初期化される。
[0007] 図1のシステムの代わりに、各ICのアドレスピンをハイまたはローレベルに設定することでアドレスを予め割り当てても良い。このことはコントローラのピンを占有する必要はなくなるが、依然として各ICでは多数のピンが占めており、また、製造時に手動でアドレスを設定する必要から製造プロセスが複雑になる、なぜなら、ICの動作中にアドレスを設定する能力を無くしたからである。）
　
ｃ．「[0018]A system in accordance with an embodiment of the invention is illustrated in FIG. 2. In the system of FIG. 2, multiple ICs 22, 24, 26 communicate with a controller 10 through a shared bus 18. The ICs are also joined to an output 28 of the controller in a daisy chain configuration by daisy chain links 30, 32, 34. Each IC includes an input for receiving a signal on a link of the daisy chain and an output for providing a signal on a link of the daisy chain. The daisy chain links are used for address initialization. Thus only one controller pin and two IC pins are used for address initialization.
[0019] The ICs of a system in accordance with FIG. 2 may be structured in various manners to utilize the daisy chain configuration for address initialization. FIG. 3 shows one embodiment of an integrated circuit that may be employed in a system as illustrated in FIG. 2. In accordance with this embodiment, the daisy chain link is used for conveying address data 40 to the ICs. Each IC includes an input 42 for receiving address data 40 and an output 44 for providing incremented address data 46. Each IC further includes an address register 48 where received address data is stored, and output generator logic 50 that increments the stored address. In accordance with this embodiment, a storage medium (not shown) in communication with a controller 10 as shown in FIG. 2 stores programming instructions for instructing the controller 10 to produce first address data on the controller output 28. The storage medium is preferably, but not limited to, a nonvolatile memory device such as a ROM or flash memory.
[0020] FIG. 4 illustrates an address initialization process performed in a system as illustrated in FIG. 2 and using ICs as illustrated in FIG. 3. In this process, the controller initially generates first address data on an output line that is connected to the input of a first IC (52). The address data represents the address of the first IC. The address data may take a variety of forms, for example, a series of pulses equal in number to the value of the address, or a serially transmitted multi-bit binary address word. The address data is received at the input of the IC (54) and is stored in the address register (56). The address data is also provided to the output generator logic, which increments the stored address value (58) and provides the incremented address data to the output (60). The output port drives a link in the daisy chain connecting the first IC to the second IC in the daisy chain. The second IC in turn receives the address data (62), stores that address in its address register (64), further increments the stored address (66), and provides the incremented address at the daisy chain output from which it is conveyed to a next consecutive IC (68). Thus, upon generating an address of an initial IC at the controller, a series of consecutive addresses is automatically propagated down the chain of ICs in a cascading fashion without further intervention from the controller.
[0021] The logic within the IC for processing the input address data signal and generating the output data will vary with the type of address data signal employed. For example, if the address data is represented by a series of pulses, a counter may be employed to sum the pulses to provide a binary address for storage in the address register. Further logic circuitry may be employed, for example, to decrement the counter sum by one to enable storage of a zero address in response to receipt of a single pulse as address data. The output generator may then increment the value stored in the register by two and produce a corresponding number of pulses.
[0022] Alternatively, if the address data is provided in the form of a binary word, the address register may simply store the received binary word, and the output generator logic may increment the binary word and provide the incremented binary word as output.
[0023] Those having ordinary skill in the art of microelectronics are capable of designing a variety of logic circuits that may be employed for the aforementioned purposes.
[0024] In further embodiments, an IC as shown in FIG. 3 may comprise a processor with associated memory storing programming instructions for performing the functions of the logic circuits previously described with respect to FIG. 3. Thus, the IC may be programmed to receive address data at a daisy chain input, store the address data as the address of the IC in an address register, increment the address data, and provide the incremented address data at a daisy chain output.」（段落[0018]〜[0024]）
（［当審仮訳］：
[0018] 本発明の一実施形態によるシステムは、図2に示されている。図2のシステムでは、多数の集積回路（IC）22、24、26、は、共有バス18を介してコントローラ10と通信する。
ICは、デイジーチェーン(daisy chain)リンク30、32、34によりデイジーチェーン構成でコントローラの出力28に結合される
[0019] 図2によるシステムのICは、アドレス初期化のための利用するデイジーチェーン構成を様々な方法で構築するであろう。 図3は、図2に示すシステムで使用することができる集積回路の一実施形態を示している。本実施の形態では、
デイジーチェーンリンクは、ICへのアドレスデータ40を伝えるために使用される
各ICは、アドレスデータ40を受信するための入力42と、インクリメントされたアドレスデータ46を提供するための出力44を備えている
各ICは、更に、受信したアドレスデータが格納されるアドレスレジスタ48と、格納されたアドレスをインクリメントする出力発生器論理50を含む
[0020]
 図4は、図3に示すようにICを用いて、図2に示したようなシステムにおいて実行されるアドレス初期化処理を示している
この処理では、コントローラは、最初に、第1のICの入力に接続される出力線上に第1のアドレスデータを生成する(52)。このアドレスデータは、第1のICのアドレスを示す。アドレスデータは、様々な形態を取るであろう、例えば、アドレスの値と等しい数の連続したパルス、または、マルチビット二進アドレスワードとしてシリアル送信される。アドレスデータは、ICの入力で受信され(54)、アドレスレジスタに格納される(56)。アドレスデータはまた、出力発生器論理に供給され、これは記憶されたアドレス値をインクリメントし(58)、インクリメントされたアドレスデータを出力に提供する(60)
出力から次に続くICにインクリメントされたアドレスを伝える(68)。それゆえ、コントローラで第1のICのアドレスが生成されと、連続したアドレスが、コントローラからまったく他の介在なしにカスケード式のICの鎖に沿って自動的に伝搬される。
[0021] 入力アドレスデータ信号を処理して出力データを生成するためのIC内の出力発生器論理は、用いるアドレスデータ信号の種類に応じて変化する。例えば、アドレスデータが、連続するパルスとすると、カウンタがアドレスレジスタに格納するためのバイナリアドレスを提供するためにパルスを数えるために用いられるであろう。さらに、論理回路は、例えば、アドレスデータとして単一パルスの受信に応答して、カウンタの値から１をデクリメントすることでゼロアドレスを記憶することを可能とする。出力発生器論理は、レジスタに格納されている値に2づつ加算して、それに対応する数のパルスを生成してもよい。
[0022] あるいは、アドレスデータは、2進ワードの形態で提供されるならば、アドレスレジスタは、単に受信した2進ワードを記憶することができ、出力発生器論理は、2進ワードをインクリメントし、出力としてインクリメントした2進ワードを提供するであろう。
[0023] マイクロエレクトロニクス分野の通常の技術を持つものであれば、上述した目的のために使用する様々な論理回路を設計することができる。
[0024] さらなる実施形態では、図3に示すICは、図3に関して上記に説明した論理回路の機能を実行するためのプログラム命令を格納するメモリに関連するプロセッサを含むことができる。それゆえ、ICは、デイジーチェーン(daisy chain)入力でアドレスデータを受信し、アドレスレジスタにそのICのアドレスとしてのそのアドレスデータを記憶し、アドレスデータをインクリメントし、デイジーチェーン出力でインクリメントされたアドレスデータを提供するようにプログラムされてもよい。）
　
　　
　上記引用例１の記載及び図面並びにこの分野の技術常識を考慮すると、
　                     
（ａ）上記ａ．、上記ｂ．の段落[0002]の記載によれば、引用例１は、集積回路（IC）のアドレスを初期化する装置に関するものである。また、ICのアドレスに関して、段落[0006]、図１によれば、コントローラとICとの間でデータを通信する際に、通信を区別するために、各ICにはそれぞれに固有のアドレスが割り当てられており、各ICのアドレスは、システムの初期化中に初期化されることが記載されている。
　したがって、引用例１には、コントローラと複数のICとの間の通信の際に各ICを区別するための各ICで固有のアドレスを初期化するための装置、が記載されているといえる。　
　
（ｂ）上記ｃ．の段落[0018]、図２の記載によれば、複数のICは、デイジーチェーン(daisy chain)リンク30、 32、 34によりデイジーチェーン構成でコントローラの出力28に結合されている。
　したがって、引用例１には、上記複数のICは、デイジーチェーンリンクによりデイジーチェーン構成でコントローラの出力に結合されている、ことが記載されているといえる。
　
（ｃ）上記ｃ．の段落[0019]、図２、図３の記載によれば、デイジーチェーンリンクは、ICへのアドレスデータ40を伝えるために使用され、また、各ICは、アドレスデータ40を受信するための入力42と、インクリメントされたアドレスデータ46を提供するための出力44を備えており、さらに、各ICは、受信したアドレスデータが格納されるアドレスレジスタ48と、格納されたアドレスをインクリメントする出力発生器論理50を含むことが記載されている。
　したがって、引用例１には、上記デイジーチェーンリンクは、ICへのアドレスデータを伝えるために使用され、上記各ICは、アドレスデータを受信するための入力と、受信したアドレスデータが格納するアドレスレジスタと、格納されたアドレスをインクリメントする出力発生器論理と、インクリメントされたアドレスデータを提供するための出力を備えている、ことが記載されているといえる。
　
（ｄ）上記ｃ．の段落[0020]、図２、図３、図４の記載によれば、アドレス初期化処理は、コントローラが、最初に、第1のICの入力に接続される出力線上に第1のアドレスデータを生成し(52)、このアドレスデータは、第1のICのアドレスを示しており、アドレスデータは、マルチビット二進アドレスワードとしてシリアル送信され、アドレスデータは、ICの入力で受信され(54)、アドレスレジスタに格納される(56）、アドレスデータは出力発生器論理に供給され、ここで記憶されたアドレス値をインクリメントし(58)、インクリメントされたアドレスデータを出力に提供し(60)、出力から次に続くICにインクリメントされたアドレスを伝え、コントローラで第1のICのアドレスが生成されと、連続したアドレスが、コントローラからまったく他の介在なしにカスケード式のICの鎖に沿って自動的に伝搬される、ことが記載されている。
　したがって、引用例１には、アドレス初期化処理は、前記コントローラが、最初に、第1のICの入力に接続されるリンク上に第1のアドレスデータを生成し、該アドレスデータは、第1のICのアドレスを示しており、アドレスデータは、マルチビット二進アドレスワードとしてシリアル送信され、アドレスデータは、ICの入力で受信され、アドレスレジスタに格納され、上記アドレスデータは出力発生器論理にも供給され、該出力発生器論理で記憶されたアドレス値をインクリメントし、インクリメントされたアドレスデータを出力に提供し、出力から次に続くICにインクリメントされたアドレスを伝え、コントローラで第1のICのアドレスが生成されと、連続したアドレスが、コントローラからまったく他の介在なしにカスケード式のICの鎖に沿って自動的に伝搬される、ことが記載されているといえる。
　
　
　したがって、引用例１には、次の発明（以下、「引用発明」という。）が開示されていると認められる。
　
　「コントローラと複数のICとの間の通信の際に各ICを区別するための各ICで固有のアドレスを初期化するための装置であって、
　上記複数のICは、デイジーチェーンリンクによりデイジーチェーン構成でコントローラの出力に結合され、
　上記デイジーチェーンリンクは、ICへのアドレスデータを伝えるために使用され、
　上記各ICは、
　上記アドレスデータを受信するための入力と、
　受信した上記アドレスデータが格納されるアドレスレジスタと、
　格納された上記アドレスデータをインクリメントする出力発生器論理と、
　インクリメントされた上記アドレスデータを提供するための出力を、
　備え、
　アドレス初期化処理は、前記コントローラが、最初に、第1のICの上記入力に接続される上記デイジーチェーンリンク上に第1のアドレスデータを生成し、該アドレスデータは、第1のICのアドレスを示しており、該アドレスデータは、マルチビット二進アドレスワードとしてシリアル送信され、該アドレスデータは、ICの上記入力で受信され、上記アドレスレジスタに格納され、該アドレスデータは上記出力発生器論理にも供給され、該出力発生器論理で記憶されたアドレス値をインクリメントし、インクリメントされたアドレスデータを上記出力に提供し、該出力から次に続くICにインクリメントされたアドレスを伝え、コントローラで第1のICのアドレスが生成されと、連続したアドレスが、コントローラからまったく他の介在なしにカスケード式のICの鎖に沿って自動的に伝搬される、
　アドレスを初期化するための装置。」
　
　
（イ）引用例２
　本願の優先日前に日本国内において頒布された刊行物である、特開２０００−２８５６８５号公報（以下、「引用例２」という。）には、図面とともに以下の事項が記載されている。
　　
ａ．「【００３８】一方、読み出しモードの場合、図４に示されるように、データ入出力端子ＩＯ０〜ＩＯ７には、まずライトイネーブル信号ＷＥＢの当初の３回の立ち上がりエッジに同期して、読み出しモードを指定するリードコマンドＲＣと書き込みセクタを指定する下位セクタアドレスＡＬ及び上位セクタアドレスＡＨが順次入力される。コマンドデータイネーブル信号ＣＤＥＢは、データ入出力端子ＩＯ０〜ＩＯ７にリードコマンドＲＣが供給される時点でロウレベルとされる。また、上位セクタアドレスＡＨが入力されてから所定時間が経過した時点で出力イネーブル信号ＯＥＢがロウレベルとされ、
この出力イネーブル信号がロウレベルとされる間、シリアルクロック信号ＳＣが繰り返しハイレベルとされる。
【００３９】フラッシュメモリでは、ライトイネーブル信号ＷＥＢの最初の立ち上がりエッジを受けてリードコマンドＲＣが図示されないコマンドレジスタに取り込まれ、これによってフラッシュメモリの動作モードが読み出しモードに設定される。また、ライトイネーブル信号ＷＥＢの第２及び第３の立ち上がりエッジを受けて前記内部制御信号ＸＬ１及びＸＬ２がハイレベルとされ、下位セクタアドレスＡＬ及び上位セクタアドレスＡＨがＸアドレスバッファＸＢに取り込まれる。これにより、メモリアレイＭＡＲＹの下位セクタアドレスＡＬ及び上位セクタアドレスＡＨに対応するワード線が択一的に所定の選択レベルとされ、この選択ワード線に結合される所定数のメモリセルが一斉に選択状態とされる。また、メモリアレイＭＡＲＹの各ビット線には、選択メモリセルの保持データに対応する読み出し信号がそれぞれ出力され、センスアンプレジスタＳＡＲＧの対応するセンスアンプにより増幅された後、データレジスタに取り込まれる。
【００４０】次に、
出力イネーブル信号ＯＥＢがロウレベルとされ、シリアルクロック信号ＳＣが入力されると
そして、サイクルカウンタＳＣＴＲの計数値ＣＴＮが１０進値『４』となった時点で、入出力開始サイクル一致信号ＳＣＭがまず１サイクル期間だけハイレベルとされるとともに、以後、サイクルカウンタＳＣＴＲの計数値ＣＴＮが『２』増えるごとに、入出力ピッチサイクル一致信号ＰＣＭが繰り返し１サイクル期間ずつハイレベルとされる。また、入出力開始サイクル一致信号ＳＣＭ及び入出力ピッチサイクル一致信号ＰＣＭのハイレベルを受けて、データ出力バッファＯＢに対する出力制御信号ＯＣが繰り返しハイレベルとされる。
【００４１】
フラッシュメモリでは、出力制御信号ＯＣのハイレベルを受けて、センスアンプレジスタＳＡＲＧの指定された８個のデータレジスタに保持されるリードデータが、Ｙゲート回路ＹＧにより順次８ビットずつ選択され、データ出力バッファＯＢから入出力マルチプレクサＭＸ及びデータ入出力端子ＩＯ０〜ＩＯ７を介して外部のアクセス装置に出力される。また、例えば出力制御信号ＯＣの立ち下がりエッジを受けて、図示されない内部制御信号ＹＣＣが繰り返しハイレベルとされ、ＹアドレスカウンタＹＣがカウントアップされて、ＹアドレスデコーダＹＤに対する内部Ｙアドレス信号が更新される。そして、１セクタに対応するリードデータＤ０〜Ｄｐが出力動作がすべて終了した時点で、出力イネーブル信号ＯＥＢがハイレベルに戻され、一連の読み出し動作が終了する
　
　
（ウ）引用例３
　本願の優先日前に日本国内において頒布された刊行物である、特開平５−２８７３号（以下、「引用例３」という。）には、図面とともに以下の事項が記載されている。
　
ａ．「【００１７】図１はこの発明の一実施例に係わる半導体記憶装置の要部構成を示す図である。同図に示す記憶装置は、ダイナミック形又はスタティック形又は不揮発性形のメモリセルを使用している。
この記憶装置の基本動作は、外部から連続的に与えられる外部基本クロック信号のサイクル数に基づいて、装置内部の回路動作を制御し、メモリアクセス動作を行なう
　
ｂ．「【００２２】計数部５は、外部から間断なくほぼ一定の周期で入力される外部基本
クロック信号（ＣＬＫ）
【００２３】制御部６は、外部から与えられた信号に基づいて記憶装置の状態（例えば、アクセス可能状態）を規定する。
さらに制御部６はレベル遷移によりＣＬＫ信号の特定のサイクルを指定する指定信号、例えばＣＥ▲バー▼（チップイネーブル）信号やＯＥ▲バー▼（アウトプットイネーブル）信号を受けて、それぞれの信号の活性化に対してＣＬＫ信号の特定のサイクルを指定し、さらに計数部５にＣＬＫ信号のカウントを開始させる
　
ｃ．「【００２９】図３乃至図５において、ＣＥ／ＲＬ信号は図２のＣＥ▲バー▼信号に相当する信号であるが。しかしその正負の論理は異なる。Ｒ／Ｗ信号はメモリが読み出し時で動作をするのか書き込み時で動作をするのかを指示する信号である。Ａ０〜Ａ９（図３，４）またはＡ０〜Ａ１９（図５）はアドレス信号である。ＣＭ信号は、このＣＭ信号が“Ｈ”の期間において、メモリがＣＬＫ信号を受け付けないようにするための信号である。ＤOUT/INはアクセスされたメモリセルから読出されたデータ、あるいはそのメモリセルに書き込むデータを示している。
ＯＥ▲バー▼信号が“Ｌ”の期間は、データはＤOUT/INに出力され
【００３０】図３は図２の場合に加えて、読み出しの指示のためにＲ／Ｗ信号の取り込みタイミングを具体的に示した図である。同図においては、で示したＣＬＫ信号（ＣＬＫ）で列アドレスを指定部３内へ取り込み、所定サイクル後（３サイクル後）のＣＬＫ信号（ＣＬＫ）からメモリセルのデータをデータ入出力部４へ出力し始める。」  （５頁８欄〜６頁９欄）
　
　上記引用例２の記載及び図面、上記引用例３の記載、及び図面、並びにこの分野の技術常識を考慮すると、上記引用例２または引用例３には以下の事項（以下、「周知の技術」という。）が記載されている。
　
「クロック信号に同期する出力イネーブル信号を用いて、データの出力する期間を制御すること。」
　
　
ウ．対比・判断
　
　補正後の発明と引用発明とを対比する。
　
ａ．引用発明の「IC」は、補正後の発明の「デバイス」に相当する。また、引用発明の複数の「IC」は、「デイジーチェーンリンクによりデイジーチェーン構成」していることから、複数の「IC」の接続はシリアル相互接続構成と認められる。
　さらに、引用発明の「アドレス」は「各ICを区別するための各ICで固有」なものであり、ICを識別するものといえ、補正後の発明の「識別子（ID）」に相当し、また、引用発明の「アドレスデータ」は「ICのアドレスを示」す値であるから、補正後の発明の「ID値」に相当する。
　そして、引用発明の「アドレスを初期化するための装置」の「アドレス初期化処理」は、「コントローラで第1のICのアドレスが生成されと、連続したアドレスが」、各ICに自動的に設定されるものである。
　したがって、引用発明「アドレスを初期化するための装置」は、補正後の発明の「複数のデバイスを有するシリアル相互接続構成で使用するための装置であって、前記装置は、前記シリアル相互接続構成の少なくとも１つのデバイス用のデバイス識別子(ID)を確立するための装置」といい得るものである。
　
ｂ．引用発明の「出力発生器論理」は、「アドレスデータ」が「供給」され、「アドレスデータをインクリメント」し、「インクリメントされたアドレスデータを上記出力に提供」しており、「アドレスデータ」の「供給」は信号の入力であり、「提供」は信号の出力といえ、さらに、「インクリメントされたアドレスデータ」は出力され次のICのアドレスとなるものであるから、引用発明の「出力発生器論理」と、補正後の発明の「受信されたID値を含む入力信号に応答してデバイスIDを生成するとともに、前記クロック信号と同期し、IDレジスタのビット長に相当する時間アサートされる出力イネーブル信号に応じて、前記生成されたデバイスIDに対応するID値を含む出力信号を出力するように構成されたID発生器」は、「受信されたID値を含む入力信号に応答してデバイスIDを生成するとともに、前記生成されたデバイスIDに対応するID値を含む出力信号を出力するように構成されたID発生器」の点では一致するといえる。
　
ｃ．引用発明の「アドレスレジスタ」は、「受信した上記アドレスデータが格納される」ものであり、「該アドレスデータは、第1のICのアドレスを示」すものであるから、引用発明の「アドレスレジスタ」は、補正の発明の「少なくとも１つのデバイス用に割り当てられたIDとして前記受信されたID値を記憶するように構成されたID記憶手段」に相当する。
　　
　したがって、補正後の発明と引用発明とを対比すると、両者は、以下の点で一致し、また、相違している。
　
（一致点）
　 
「複数のデバイスを有するシリアル相互接続構成で使用するための装置であって、
　前記装置は、前記シリアル相互接続構成の少なくとも１つのデバイス用のデバイス識別子(ID)を確立するための装置であり、
　前記装置は、
　受信されたID値を含む入力信号に応答してデバイスIDを生成するとともに、前記生成されたデバイスIDに対応するID値を含む出力信号を出力するように構成されたID発生器と、
　前記少なくとも１つのデバイス用に割り当てられたIDとして前記受信されたID値を記憶するように構成されたID記憶手段と
　を備える、装置。」
 　
　
（相違点）
　補正後の発明では、「クロック信号を受信するためのクロック入力」を備え、「ＩＤ発生器」は、「前記クロック信号と同期し、IDレジスタのビット長に相当する時間アサートされる出力イネーブル信号に応じて」「生成されたデバイスIDに対応するID値を含む出力信号」を出力するのに対して、引用発明では、「クロック入力」を備えているか特定されておらず、「出力発生器論理」は、「インクリメントされたアドレスデータを出力に提供し」ているが、当該提供がどのように制御されるかは特定されていない点。　
　
　　　　
　以下、上記相違点について検討する。
　
（相違点）について
　クロック信号に同期する出力イネーブル信号を用いて、データの出力する期間を制御することは、上記引用例２、引用例３にも記載されるように周知の技術である。また、出力イネーブル信号が出力される期間は、出力制御を行うデータが確実に出力される期間に、当業者が設計時に適宜設定可能なものと認められる。
　引用発明のものにおいて「インクリメントされたアドレスデータ」の出力の制御を行う必要があることは明らかであり、また、そのために、出力される信号の出力期間の設定を行う必要があることも明らかである。
　そして、引用発明のものが、クロック信号、及び、クロック信号に同期する出力イネーブル信号を用いることができないものでもない。
　また、引用発明において「アドレスデータ」が「アドレスレジスタ」（補正後の発明の「ＩＤレジスタ」に相当する。）に格納されることを考慮すれば、アドレスデータの出力のために確保する期間は「アドレスレジスタ」のビット長に相当するデータ出力サイクルの期間を確保すれば十分であることは明らかである。
　してみれば、引用発明の「インクリメントされたアドレスデータ」の出力の制御のために上記周知の技術を用いて、クロック信号を受信するためのクロック入力を備え、前記クロック信号と同期し、アドレスレジスタのビット長に相当する期間アサートする出力イネーブル信号に応じて出力を行うことは、当業者が容易に想到し得たものである。
　
　
　そして、補正後の発明の効果も、引用発明、及び周知の技術に基づいて当業者が予測できる範囲のものである
　
　
３．結語
　以上のとおり、本件補正は、補正後の発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである
　
第３．本願発明について
１．本願発明
　
　平成２６年１２月５日付けの手続補正は上記のとおり却下されたので、本願発明は、上記「第２．補正却下の決定」の項中の「１．本願発明と補正後の発明」の項で「本願発明」として認定したとおりである。
　
　
２．引用発明
　
　引用発明等は、上記「第２．補正却下の決定」の項中の「２．補正の適否」の項中の「（２）独立特許要件」の項中の「イ．引用発明、周知技術」の項で「引用発明」として認定したとおりである。
　 
　
３．対比・判断
　
　そこで、本願発明と引用発明を対比するに、本願発明は上記補正後の発明から当該補正に係る限定を省いたものである。
　
　そうすると、本願発明の構成に当該補正に係る限定を付加した補正後の発明が、上記「第２．補正却下の決定」の項中の「２．補正の適否」の項中の「（２）独立特許要件」の項中の「ウ．対比・判断」の項で検討したとおり、上記引用例１に記載された発明及び周知の技術に基づいて当業者が容易に発明することができたものであるから、本願発明も同様の理由により、当業者が容易に発明することができたものである。
　
　
４．むすび
　
　以上のとおり、本願発明は、上記引用例１に記載された発明及び周知の技術に基づいて当業者が容易に発明することができたものと認められるから、特許法第２９条２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。