【事件の表示】
　特願２０１２−１０６２６５「多重フィールドプレートトランジスタ」拒絶査定不服審判事件〔平成２４年　８月　２日出願公開、特開２０１２−１４７０３４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１９年９月２１日（パリ条約に基づく優先権主張２００６年１１月２１日、アメリカ合衆国）に出願した特願２００７−２４５４９７号の一部を平成２４年５月７日に新たな外国語書面出願としたものであって、平成２４年６月６日に手続補正書及び上申書が提出され、平成２５年１１月７日付けで拒絶理由が通知され、平成２６年２月２７日に意見書及び手続補正書が提出されたが、同年７月２日付けで拒絶査定がなされ、これに対して、同年１１月１０日に拒絶査定を不服とする審判請求がなされるとともに手続補正書が提出され、平成２７年２月２３日に上申書が提出されたものである。
　
　
第２．補正却下の決定
［補正却下の決定の結論］
　平成２６年１１月１０日に提出された手続補正書によりなされた手続補正を却下する。
　
［理由］
１．本件補正の内容
　平成２６年１１月１０日に提出された手続補正書による補正（以下「本件補正」という。）は、本願の特許請求の範囲及び明細書を補正するものであって、そのうち、特許請求の範囲の補正の内容は次のとおりである。
　
（１）補正事項１
　本件補正前の請求項１の「前記活性領域の上方に配設された第１の絶縁性スペーサ層」、「前記第１の絶縁性スペーサ層の上に配置され……ゲート接続フィールドプレート」、「前記フィールドプレートスペーサ層上に配置され……ソース接続フィールドプレート」及び「前記第１の絶縁性スペーサ層の開口中に配設される多重フィールドプレートトランジスタ」という記載を、本件補正後の請求項１の「前記活性領域の上方にある第１の絶縁性スペーサ層」、２つの「前記第１の絶縁性スペーサ層の上にあり……ゲート接続フィールドプレート」、「前記フィールドプレートスペーサ層上にあり……ソース接続フィールドプレート」及び「前記第１の絶縁性スペーサ層の開口中にある多重フィールドプレートトランジスタ」との記載に補正する。
　
（２）補正事項２
　本件補正前の請求項１の「前記ゲートから前記ソースと前記ドレインに向けて延びるゲート接続フィールドプレート」との記載を、本件補正後の請求項１の「前記ゲートから前記ドレインに向けて延びる第１のゲート接続フィールドプレート」及び「前記ゲートから前記ソースに向けて延びる第２のゲート接続フィールドプレート」との記載に補正する。
（３）補正事項３
　本件補正前の請求項１の「前記ゲート接続フィールドプレートと前記第１の絶縁性スペーサ層の少なくとも一部を覆うフィールドプレートスペーサ層」との記載を、本件補正後の請求項１の「前記第１のゲート接続フィールドプレートと前記第１の絶縁性スペーサ層の少なくとも一部を覆うフィールドプレートスペーサ層」との記載に補正する。
（４）補正事項４
　本件補正前の請求項２及び請求項４の「前記ゲート接続フィールドプレート」との記載を、本件補正後の請求項２及び請求項４の「前記第１のゲート接続フィールドプレート」と補正する。
（５）補正事項５
　本件補正前の請求項５の「前記ゲート接続フィールドプレート」との記載を、本件補正後の請求項５の「前記第２のゲート接続フィールドプレート」と補正する。
　
２．新規事項の追加の有無及び補正目的の適否
（１）補正事項１について
　ア　補正事項１の各補正が、本願の願書に最初に添付された明細書、特許請求の範囲及び図面（以下「当初明細書等」という。）のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであることは明らかである。
　よって、補正事項１は、特許法第１７条の２第３項の規定に適合する。
　イ　また、補正事項１の補正により、補正前の「配設された」ないしは「配置され」という記載を、補正後の「あり」と補正したのは、同じ請求項１の「前記バリア層の上にあり」という記載に整合させて、請求項１をより明確にするためであると認められる。
　したがって、補正事項１の補正は、特許法第１７条の２第５項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　
（２）補正事項２について
　ア　補正事項２の補正は、当初明細書等における明細書の段落【００４６】及び図２の記載に基づくものと認められる。
　したがって、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　よって、補正事項２は、特許法第１７条の２第３項の規定に適合する。
　イ　当初明細書等の明細書の段落【００４６】の「スペーサ層２６上でソースとゲートの間にある第１の導電性フィールドプレート３０が、ゲート２２に電気的に接続される。スペーサ層２８上でドレインとゲートの間にある第２の導電性フィールドプレート３２も、ゲートに電気的に接続される。」との記載及び前記図２を参酌すれば、本件補正前の「前記ゲートから前記ソースと前記ドレインに向けて延びるゲート接続フィールドプレート」は、「前記ゲートから前記ソース」に「向けて延びるゲート接続フィールドプレート」と、「前記ゲート」から「前記ドレインに向けて延びるゲート接続フィールドプレート」という、２つの「ゲート接続フィールドプレート」からなることは明らかである。
　一方、本件補正後は、前記「第１のゲート接続フィールドプレート」と前記「第２のゲート接続フィールドプレート」として特定することで、２つの「ゲート接続フィールドプレート」を備えることが明示されている。
　したがって、２つの「ゲート接続フィールドプレート」を備えることを明示する補正事項２の補正は、請求項１の構成を実質的に変更する補正ではないから、特許法第１７条の２第５項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
（３）補正事項３について
　ア　補正事項３の補正は、当初明細書等における明細書の段落【００４６】〜【００４７】及び図２の記載に基づくものと認められる。
　したがって、補正事項３は、明細書、特許請求の範囲又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　よって、補正事項３は、特許法第１７条の２第３項の規定に適合する。
　
　イ　また、補正事項３の補正により、「フィールドプレートスペーサ層」が「覆う」のが、補正後は、補正前の「前記ゲート接続フィールドプレート」のうち特に「前記第１のゲート接続フィールドプレート」に限定される。
　したがって、補正事項３の補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
（４）補正事項４について
　ア　補正事項４の補正は、当初明細書等における明細書の段落【００４６】〜【００４７】及び図２の記載に基づくものと認められる。
　したがって、補正事項４は、明細書、特許請求の範囲又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　よって、補正事項４は、特許法第１７条の２第３項の規定に適合する。
　
　イ　補正事項４のうち、請求項２についての補正は、「ゲート」に「接続され」るのが、補正後は、補正前の「前記ゲート接続フィールドプレート」のうち特に「前記第１のゲート接続フィールドプレート」であることを限定している。
　また、補正事項４のうち、請求項４についての補正は、「フィールドプレートスペーサ層」が「覆う」のが、補正後は、補正前の「前記ゲート接続フィールドプレート」のうち特に「前記第１のゲート接続フィールドプレート」であることを限定している。
　したがって、補正事項４の補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
（５）補正事項５について
　当初明細書等における明細書の段落【００４８】には、「第３の導電性フィールドプレート３６が、第３のスペーサ層上に、ゲート、第２のフィールドプレート、および第２のスペーサ層の上方で堆積され、ドレインに向かって延び、ソースに電気的に接続される。第３のフィールドプレートは、ソースにさまざまな方法で電気的に接続することができる。図１は、例えば、導電性バス３８および４０を介した接続を示す。あるいは、外部バス４２が接続を形成することもできる。」と記載されている。
　この記載によれば、「導電性バス３８および４０を介し」て「ソースに電気的に接続」される「第３のフィールドプレート」は、「第３のスペーサ層上」に、「ゲート、第２のフィールドプレート、および第２のスペーサ層の上方で堆積され」、「ドレインに向かって延び」るものである。
　ここで、当初明細書等には記載される「第２のフィールドプレート」とは、「ドレインに向かって延び」る「第３のフィールドプレート」の下方に形成される「フィールドプレート」であるという上記段落【００４８】の記載、及び、当初明細書等の段落【００５０】の「設計寸法は、（図２を参照して）……第２のフィールドプレート幅Ｌｆｄ１１．８μｍ……を含んだ。」という記載から、図２に図示される、ゲート２２に接続されてスペーサ層２８上でドレイン２０に向かって延びるフィールドプレート３２を指すと認められる。
　しかしながら、本件補正後の請求項５の「前記第２のゲート接続フィールドプレート」は、同項が引用する本件補正後の請求項１に記載されるように、「前記ゲートから前記ソースに向けて延び」ている。
　したがって、補正事項５のように、「前記ソース接続フィールドプレートが」、「前記ゲートから前記ソースに向けて延び」る「前記第２のゲート接続フィールドプレート」の「上方で」、「前記ドレインに向かって」「延びる」ことは、当初明細書等には記載されておらず、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものである。
　よって、補正事項５は、特許法第１７条の２第３項の規定に適合しない。
　
（６）新規事項の追加の有無及び補正目的の適否についての検討のまとめ
　以上検討したとおりであるから、本件補正のうち、補正事項１〜４は特許法第１７条の２第３項に規定する要件を満たしているが、補正事項５は特許法第１７条の２第３項に規定する要件を満たしていない。
　したがって、本件補正は、特許法第１７条の２第３項に規定する要件を満たしていない。
　
３．独立特許要件
　本件補正は特許法第１７条の２第３項に規定する要件を満たしていないが、仮にそうでないとした場合の本件補正の適否についても、以下判断する。
　この場合、請求項１についてする本件補正は、特許法第１７条の２第３項に規定する要件を満たしており、かつ、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものを含んでいる。
　そこで、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が、いわゆる独立特許要件を満たすものであるか否かを、請求項１に係る発明について検討する。
　
（１）補正発明
　本件補正後の請求項１〜９に係る発明は、本件補正により補正された特許請求の範囲の記載からみて、その特許請求の範囲の請求項１〜９に記載されている事項により特定されるとおりのものであり、そのうち、本件補正後の請求項１に係る発明（以下「補正発明」という。）は次のとおりである。
「バリア層を含む活性領域と、
　前記バリア層の上にあり、前記バリア層に対してオーミックに接続されるソース電極と、
　前記バリア層の上にあり、前記バリア層に対してオーミックに接続されるドレイン電極と、
　前記ソースと前記ドレインの間で、前記活性領域と電気的に接触しているゲートと、
　前記ソースと前記ゲートの間、および、前記ドレインと前記ゲートの間で、前記活性領域の上方にある第１の絶縁性スペーサ層と、
　前記第１の絶縁性スペーサ層の上にあり、前記ゲートから前記ドレインに向けて延びる第１のゲート接続フィールドプレートと、
　前記第１の絶縁性スペーサ層の上にあり、前記ゲートから前記ソースに向けて延びる第２のゲート接続フィールドプレートと、
　前記第１のゲート接続フィールドプレートと前記第１の絶縁性スペーサ層の少なくとも一部を覆うフィールドプレートスペーサ層と、
　前記フィールドプレートスペーサ層上にあり、前記ソースに電気的に接続された、ソース接続フィールドプレートと
を備え、
　前記ゲートは前記第１の絶縁性スペーサ層の開口中にある多重フィールドプレートトランジスタ。」
審決注：請求項１には、「前記ソース」及び「前記ドレイン」の記載が複数存在する。しかし、最初の「前記ソース」ないし「前記ドレイン」の記載の前には、「ソース」ないし「ドレイン」の記載は存在せず、「ソース電極」ないし「ドレイン電極」の記載があるだけであるから、請求項１の記載からは、「前記ソース」及び「前記ドレイン」の記載は、「ソース電極」ないし「ドレイン電極」を指すと解する外はない。
　また、同段落【００４２】には「ソース接点１８およびドレイン接点２０が、バリア層１６へのオーム接点として設けられる。」と、同段落【００４３】には「ソース電極１８およびドレイン電極２０は……さまざまな材料で形成することができる。」と記載されている。
　そして、補正発明の「前記ソースに電気的に接続された、ソース接続フィールドプレート」に関して、本願明細書の段落【００４８】には「第３のフィールドプレートは、ソースにさまざまな方法で電気的に接続することができる。図１は、例えば、導電性バス３８および４０を介した接続を示す。あるいは、外部バス４２が接続を形成することもできる。」と記載され、一方、図１には、第３のフィールドプレート３６とソース電極１８とが、導電性バス３８および４０、あるいは、外部バス４２によって接続されることが図示されている。
　さらに、図２の、スペーサ層２６はバリア層１６上でソース電極１８とゲート２２の間に形成され、スペーサ層２８はバリア層１６上でドレイン電極２０とゲート２２の間に形成されるという態様を説明して、同段落【００４４】には「第１の絶縁性スペーサ層２６が、バリア層上でソースとゲートの間に堆積され、第２の絶縁性スペーサ層２８が、バリア層上でドレインとゲートの間に堆積される。」と記載されている。
　すなわち、本願明細書においては、「ソース」と「ソース電極」ないし「ソース接点」とを区別して記載しておらず、また、「ドレイン」と「ドレイン電極」ないし「ドレイン接点」とを区別して記載していない。
　したがって、以下では、補正発明の「前記ソース」ないし「前記ドレイン」の記載は、「ソース電極」ないし「ドレイン電極」を指すものとして検討する。
　
（２）引用例１の記載事項と引用発明
　ア　本願の優先権主張の日前に外国において頒布され、原査定の根拠となった拒絶理由通知に引用された刊行物である、国際公開第２００６／０９８８０１号（以下「引用例１」という。）には、“WIDE BANDGAP TRANSISTORS WITH GATE-SOURCE FIELD PLATES”（発明の名称、訳：ゲート−ソースフィールドプレートを含むワイドバンドギャップトランジスタ）に関して、Ｆｉｇ．１〜１１とともに、以下の事項が記載されている（訳は、引用例１の国際出願に対応する日本語出願の公表公報である特表２００８−５３３７１７号公報による。下線は当審において付したものであり、以下同様である。）。
　
ａ．“Field of the Invention
　　The present invention relates to transistors and particularly to transistors utilizing field plates to improve performance .”（明細書の第１頁第１０〜１３行、訳：技術分野
　本発明は一般に、トランジスタに関し、より詳細には、性能を向上させるためにフィールドプレートを利用したトランジスタに関する。）
　
ｂ．“DETAILED DESCRIPTION OF THE INVENTION
　　The gate-source field plate arrangements according to the present invention can be used with many different transistor structures, such as transistor structures made of wide bandgap materials. Transistors generally include, an active region having a plurality of semiconductor layers, one of which is a channel layer. Metal source and drain electrodes formed in contact with the active region, and a gate formed on the active region between the source and drain electrodes for modulating electric fields within the active region. A first spacer layer is formed above the active region, over at least a portion of the surface of the active region between the gate and the drain.……
　　A conductive first field plate is formed on the first spacer layer with the first spacer layer providing isolation between the field plate the active region below. The first field plate extends a distance Lfd on the spacer layer from the edge of the gate toward the drain electrode, and extends a distance Lfs on the spacer layer toward the source electrode. The first field plate can be electrically connected to either the source electrode or the gate. Additional spacer layer field and field plate pairs can also be included in different embodiments according to the invention.
　　This field plate arrangement can reduce the peak electric field in the device on both the source and drain side of the gate, resulting in increased breakdown voltage and reduced trapping. The reduction of the electric field can also yield other benefits such as reduced leakage currents and enhanced reliability. The field plates on both the source and drain sides of the gate are arranged such that the electric field on the source side of the gate is reduced, which enhances performance and robustness for applications that require more negatively biased gate conditions. This includes class-C and other higher classes (e.g. E, F) of operations. By having the field plate on the drain side as well, the transistor also experiences reduced peak electric field on the drain side.
　　One type of transistor that can utilize the gate- source plate arrangement according to the present invention is a high electron mobility transistor (HEMT), which typically includes a buffer layer and a barrier layer on the buffer layer. A two dimensional electron gas (2DEG) channel layer is induced at the heterointerface between the buffer layer and the barrier layer. A gate electrode is formed on the barrier layer between source and drain electrodes. 
The HEMT also includes the multiple spacer layer and field plate arrangement described above
　本発明に基づくゲート−ソースフィールドプレートの配置は、バンドギャップの広い材料から形成されたトランジスタ構造など、多くの様々なトランジスタ構造とともに使用することができる。トランジスタは一般に、そのうちの１つがチャネル層である複数の半導体層を有する活性領域、該活性領域と接触して形成されたソースおよびドレイン金属電極、ならびに該活性領域内の電場を調節するためにソース電極とドレイン電極との間の活性領域上に形成されたゲートを含む。この活性領域の上方の、ゲートとドレインとの間の活性領域の表面の少なくとも一部分の上に、第１のスペーサ層が形成される。……
　この第１のスペーサ層上に第１の導電性フィールドプレートが形成され、第１のスペーサ層は、このフィールドプレートとその下の活性領域との間の分離を提供する。第１のフィールドプレートは、スペーサ層上を、ゲートの縁からドレイン電極に向かって距離Ｌfdだけ延び、スペーサ層上をソース電極に向かって距離Ｌfsだけ延びる。第１のフィールドプレートは、ソース電極またはゲートに電気的に接続することができる。本発明に基づく様々な実施形態では、追加のスペーサ層／フィールドプレート対をさらに含むことができる。
　このフィールドプレート配置は、デバイス内のゲートのソース側とドレイン側の両方のピーク電場を低減させることができ、その結果、破壊電圧が増大し、トラッピングが低減する。電場の低減はさらに、漏れ電流の低減、信頼性の向上など、別の利点を生むことができる。ゲートのソース側とドレイン側のフィールドプレートはともに、ゲートのソース側の電場が低減されるように配置され、このことは、より負にバイアスされたゲート条件を必要とする用途の性能および堅牢性を向上させる。これは、クラスＣおよびより高次の他の動作クラス（例えば、Ｅ、Ｆ）を含む。同様にドレイン側にフィールドプレートを有することによって、トランジスタはさらに、ドレイン側のピーク電場の低減を経験する。
　本発明に基づくゲート−ソースプレート配置を利用することができる１つのタイプのトランジスタが、高電子移動度トランジスタ（ＨＥＭＴ）であり、これは一般にバッファ層と、このバッファ層上のバリア層とを含む。バッファ層とバリア層との間のヘテロ界面に２次元電子ガス（２ＤＥＧ）チャネル層が誘導される。ソース電極とドレイン電極との間のバリア層上にゲート電極が形成される。
このＨＥＭＴはさらに、前述の多重スペーサ層／フィールドプレート配置を含む
　
ｃ．“The HEMT 10 comprises a substrate 12 which can be made from silicon carbide, sapphire, spinet, ZnO, silicon, gallium nitride, aluminum nitride, or any other material or combinations of materials capable of supporting growth of a Group-Ill nitride material. A nucleation layer 14 can be formed on the substrate 12 to reduce the lattice mismatch between the substrate 12 and the next layer in the HEMT 10. ……
　　The HEMT 10 further comprises a high resistivity buffer layer 16 formed on the nucleation layer 14. The buffer layer 16 can comprise doped or undoped layers of Group III-nitride materials with a preferred buffer layer 16 made of a Group III-nitride material such as AlxGayIn(1-x-y)N (0=x=l, 0=y=l, x+y=l). Other materials can also be used for the buffer layer 16 such as GaN that is approximately 2μm thick, with part of the buffer layer doped with Fe.
  A barrier layer 18 is formed on the buffer layer 16 with the buffer layer 16 being sandwiched between the barrier layer 18 and the nucleation layer 14. Like the buffer layer 16, the barrier layer 18 can comprise doped or undoped layers of Group Ill-nitride materials. The barrier layer can be made of one or multiple layers of AlxGa1-xN, where x ranges from 0-1, and x can be a function of depth such that the barrier layer 18 can be a graded layer. 
A 2DEG channel layer 26 is induced at the heterointerface between the buffer layer 16 and the barrier layer 18, with the buffer layer 16, 2DEG channel layer 26 and barrier layer 18 generally forming the HEMTs active region
　……
　　
Metal source and drain electrodes 20, 22 are formed in contact with the barrier layer 18, and a gate 24 is formed on the barrier layer 18 between the source and drain electrodes 20, 22. Electric current can flow between the source and drain electrodes 20, 22 through the 2DEG channel layer 26 between the buffer layer 16 and the barrier layer 18 when the gate 24 is biased at the appropriate level.
　　The source and drain electrodes 20, 22 can be made of different materials including but not limited to alloys of titanium, aluminum, gold or nickel. The gate 24 can also be made of different materials including but not limited to gold, nickel, platinum, titanium, chromium, alloys of titanium and tungsten, or platinum sulicide.
　……
　　A first field plate 32 is formed on the spacer layer 28 over the gate 24, with the first field plate extending on the spacer layer 28 a distance Lfd toward the drain electrode 22 and extending a distance Lfs toward the source electrode 20. The spacer layer 28 is arranged to provide isolation between the first field plate 32 and the barrier layer 18 and gate 24, so the spacer layer 28 need only cover the gate 18 and barrier layer 18 below the first field plate 32. For ease of manufacturing, however, the spacer layer typically covers the entire barrier layer 18. Lfd can be different distances with a suitable range of distances being from 0.1 to 5 microns . Similarly, Lfs can be different distances with a suitable range of distances being 0.1 to 2 microns. In other embodiments, the field plates may not be continuous, but can have holes or interruptions as desired.”（明細書の第９頁第１９行〜第１３頁第１８行、訳：ＨＥＭＴ１０は基板１２を含み、基板１２は、炭化シリコン、サファイヤ、スピネル、ＺｎＯ、シリコン、窒化ガリウム、窒化アルミニウム、あるいはＩＩＩ族窒化物材料の成長を助ける能力を有する他の任意の材料または材料の組合せから製作することができる。基板１２とＨＥＭＴ１０の次の層との間の格子不整合を低減させるために、基板１２上に核生成層（nucleation layer）１４を形成することができる。
　……
　ＨＥＭＴ１０はさらに、核生成層１４上に形成された高抵抗率のバッファ層１６を含む。バッファ層１６は、ドープまたは非ドープのＩＩＩ族窒化物材料層を含むことができ、好ましいバッファ層１６は、ＡｌxＧａyＩｎ(1-x-y)Ｎ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）などのＩＩＩ族窒化物材料から形成される。その一部にＦｅがドープされた厚さ約２μｍのＧａＮなどの他の材料を、バッファ層１６に対して使用することもできる。
　バッファ層１６上にバリア層１８が形成され、バッファ層１６は、バリア層１８と核生成層１４との間に挟まれる。バッファ層１６と同様に、バリア層１８も、ドープまたは非ドープのＩＩＩ族窒化物材料層を含むことができる。バリア層は、１つまたは複数のＡｌxＧａ1-xＮ層から形成することができ、ｘは０〜１の範囲をとり、ｘは、バリア層１８を徐々に変化する層とすることができるように深さの関数とすることができる。
バッファ層１６とバリア層１８との間のヘテロ界面に２ＤＥＧチャネル層２６が誘導され、バッファ層１６、２ＤＥＧチャネル層２６およびバリア層１８は、全体としてＨＥＭＴ活性領域を形成する
　……
　
バリア層１８と接触してソースおよびドレイン金属電極２０、２２が形成され、ソース電極２０とドレイン電極２２との間のバリア層１８上にゲート２４が形成される。ゲート２４が適当なレベルにバイアスされると、バッファ層１６とバリア層１８との間の２ＤＥＧチャネル層２６を通って、ソース電極２０とドレイン電極２２との間に電流が流れることができる
　ソースおよびドレイン電極２０、２２は、これらに限定はされないが、チタン、アルミニウム、金またはニッケルの合金を含むさまざまな材料から形成することができる。ゲート２４も、これらに限定はされないが、金、ニッケル、白金、チタン、クロム、チタンタングステン合金またはプラチナシリサイドを含むさまざまな材料から形成することができる。
　……
　ゲート２４の上のスペーサ層２８上に第１のフィールドプレート３２が形成され、この第１のフィールドプレートは、スペーサ層２８上をドレイン電極２２に向かって距離Ｌfdだけ延び、ソース電極２０に向かって距離Ｌfsだけ延びる。スペーサ層２８は、第１のフィールドプレート３２とバリア層１８およびゲート２４との間の分離を提供するために配置されるものであり、そのため、スペーサ層２８は、ゲート１８と、第１のフィールドプレート３２の下のバリア層１８とだけを覆えばよい。しかし、製造を容易にするため、スペーサ層は一般にバリア層１８全体を覆う。Ｌfdは様々な距離とすることができ、距離の適当な範囲は、０．１から５ミクロンである。同様に、Ｌfsも様々な距離とすることができ、距離の適当な範囲は、０．１から２ミクロンである。他の実施形態では、フィールドプレートを不連続とすることができ、希望に応じて穴または中断を有することができる。）
　
ｄ．“FIG.3 shows the HEMT 40 that is the same as the HEMT 10 of FIGs. 1 and 2, but also includes a second nonconducting spacer layer 42 that is formed over at least a portion of the first field plate 32, with a preferred second spacer layer 42 as shown covering the first field plate and the exposed surface of the first spacer layer 28. The second spacer layer 42 can be formed of the same material or layers of material as the first spacer layer 28 and can have a total thickness in the range of 0.05 to 2 microns.
　　A second field plate 44 can then be deposited on the second spacer layer 42. Different second field plates according to the present invention can provide different coverage, with the second field plate 44 as shown overlapping the gate 24. Other second field plates according to the present invention can have a space between the edge of the gate 24 and the starting edge of the second field plate. Another portion of the second field plate 44 extends from the edge of gate 24 toward the drain contact 22 a distance Lfd2, which can be in the range of 0.2 to 5 microns. In those embodiments where the second spacer layer 42 covers less than all of the first field plate 32 and spacer layer 28, the second spacer layer 42 must cover enough of the first field plate 32 to provide electrical isolation between the first and second field plates 32, 44.
　　The second field plate 44 can be connected to the source electrode 20 or the gate 24 and many different connecting structures can be used. Second conductive buses can be formed on the second spacer layer 42 to extend between the second field plate 44 and the source electrode 20. Different numbers of buses can be used so that current effectively spreads from the source electrode 20 into the second field plate 44, while not covering too much of the active region such that unwanted capacitance is introduced. The first field plate 32 can also be electrically connected to the source electrode 20 through a third conductive path that runs outside of the active region of the HEMTs 40 and is connected to the source electrode 20.”（明細書の第１５頁第１７行〜第１６頁第２３行、訳：図３は、図１および２のＨＥＭＴ１０と似ているが、第１のフィールドプレート３２の少なくとも一部分の上に形成された第２の非電導性スペーサ層４２をさらに含むＨＥＭＴ４０を示し、図示された好ましい第２のスペーサ層４２は、第１のフィールドプレートと、第１のスペーサ層２８の露出した表面とを覆っている。第２のスペーサ層４２は、第１のスペーサ層２８と同じ材料または同じ材料の複数の層から形成することができ、０．０５から２ミクロンの範囲の全厚を有することができる。
　次いで、第２のスペーサ層４２上に第２のフィールドプレート４４を付着させることができる。本発明に基づく様々な第２のフィールドプレートは、様々な被覆範囲を提供することができ、図示された第２のフィールドプレート４４はゲート２４と部分的に重なり合う。本発明に基づく他の第２のフィールドプレートは、ゲート２４の縁と第２のフィールドプレートの開始縁との間に空間を有することができる。第２のフィールドプレート４４の他の部分は、ゲート２４の縁からドレインコンタクト２２に向かって距離Ｌfd2だけ延び、距離Ｌfd2は、０．２から５ミクロンの範囲とすることができる。第２のスペーサ層４２が第１のフィールドプレート３２およびスペーサ層２８を完全には覆わない実施形態では、第１のフィールドプレート３２と第２のフィールドプレート４４との間の電気的な分離を提供するため、第２のスペーサ層４２は、第１のフィールドプレート３２を十分に覆わなければならない。
　第２のフィールドプレート４４はソース電極２０またはゲート２４に接続することができ、多くの様々な接続構造を使用することができる。第２のスペーサ層４２上に、第２のフィールドプレート４４とソース電極２０との間に延びる第２の導電性バスを形成することができる。ソース電極２０から第２のフィールドプレート４４の中へ電流が効果的に広がるが、不必要な静電容量が導入されるほどには活性領域を覆わない、様々な数のバスを使用することができる。第２のフィールドプレート４４も、ＨＥＭＴ４０の活性領域の外側を通り、ソース電極２０に接続された第３の導電性経路によってソース電極２０に電気的に接続することができる。）
　
ｅ．“FIG.4 shows another embodiment of a HEMT 60 according to the present invention having many features that are similar to those in HEMT 10, and for those similar features the same reference numbers are used. HEMT 60 comprises a substrate 12, nucleation layer 14, buffer layer 16, barrier layer 18, source electrode 20, drain electrode 22, gate 24 and 2DEG 26 channel layer. Like above, the gate 24 has a width Lg ranging from 0.1 to 5 microns.
　　
The HEMT 60, however, comprises a spacer layer 62 that does not cover the gate 24
The first field plate 64 is formed integral to the gate 24 and extends on the spacer layer 62 a distance L
fd
 in the range of 0.2 to 5 microns toward the drain contact 22, and a distance L
fs
 in the range of 0.1 to 2 microns toward the source contact 20. For the HEMT 60 the first field plate is electrically connected to the gate 24 by its integral formation with the gate 24
　　In HEMT 60 the first spacer layer 62 can be formed before device metallization and in those instances the spacer layer can comprise an epitaxial material such as a Group III nitride material having different Group III elements such as alloys of Al, Ga, or In, with a suitable spacer layer material being AlXGa1-XN (O≦x≦l) . After epitaxial growth of the barrier layer 18, 
the first spacer layer 62 can be grown using the same epitaxial growth method. The first spacer layer 62 is then etched to provide an opening for the gate 24, source electrode 20 and drain electrode 22. During metallization the gate 24 is formed in electrical contact with the barrier layer 18 and the first field plate 64 is formed integral to the gate and extending on the spacer layer 62
　しかし、
ＨＥＭＴ６０は、ゲート２４を覆わず、その代わりにゲート２４とソースおよびドレインコンタクト２０、２２との間のバリア層１８を覆うスペーサ層６２を含む
第１のフィールドプレート６４はゲート２４と一体に形成され、スペーサ層６２上をドレインコンタクト２２に向かって、０．２から５ミクロンの範囲である距離Ｌ
fd
だけ延び、ソースコンタクト２０に向かって、０．２から２ミクロンの範囲である距離Ｌ
fs
だけ延びる。ＨＥＭＴ６０では、ゲート２４との第１のフィールドプレートの一体成形によって、第１のフィールドプレートがゲート２４に電気的に接続される
　ＨＥＭＴ６０では、デバイスメタライゼーションの前に第１のスペーサ層６２を形成することができ、それらの場合には、スペーサ層がエピタキシャル材料、例えば様々なＩＩＩ族元素を有するＡｌ、ＧａまたはＩｎ合金などのＩＩＩ族窒化物材料を含むことができ、適当なスペーサ層材料はＡｌxＧａ1-xＮ（０≦ｘ≦１）である。バリア層１８のエピタキシャル成長の後、同じエピタキシャル成長法を使用して、第１のスペーサ層６２を成長させることができる。次いで、
ゲート２４、ソース電極２０およびドレイン電極２２のための開口を形成するため、第１のスペーサ層６２がエッチングされる。メタライゼーションの間に、バリア層１８と電気的に接触したゲート２４が形成され、スペーサ層６２上を延びるゲートと一体の第１のフィールドプレート６４が形成される
　
ｆ．“FIG.5 shows another embodiment of a HEMT 70 that is similar to 
the HEMT 60 shown in FIG. 4 and has a substrate 12, nucleation layer 14, buffer layer 16, barrier layer 18, source electrode 20, drain electrode 22, gate 24, 2DEG channel layer 26, first spacer layer 62 and first field plate 64. The HEMT 70, however, also has a second dielectric spacer layer 72 and a second field plate 74, with the second spacer layer covering enough of the first field plate 64 to provide electric isolation between the first and second field plates 64, 74. As shown, the spacer layer covers the first field plate 64 and the exposed surfaces of the first spacer layer 62. The second field plate 74 can be electrically connected to the source contact 20 or the gate using different methods, including the conductive paths described above that run outside the HEMT's active region
　　The HEMTs 40 and 70 (as well as the HEMTs and MESFETs described below) can also comprise additional spacer layer and field plate pairs over the second field plate 72 and second spacer layer 74. FIG. 5 shows an additional pair on the HEMT 70 comprising a third spacer layer 76 (in phantom) and a third field plate 78 (in phantom) , with the spacer layer 76 covering enough of the second field plate 74 to provide electric isolation between the second and third field plates 74, 76. The third field plate 78 (and any subsequent field plates) can also be electrically coupled to the source electrode or gate, by the methods described above.
　　In a preferred embodiment, the top field plate is connected to the source electrode while the intermediate field plates below can be connected to the source electrode or the gate. For example, a transistor according to the present invention can have three field plates, with the top one connected to the source electrode and the ones below connected to either the source electrode or the gate.
　　This multiple field plate arrangement can further reduce the peak electric field in the device, resulting in increased breakdown voltage and reduced trapping. This can improve gain and stability that can be negatively impacted by gate connected field plates . When arranged according to the present invention, the shielding effect of a source-connected field plate can reduce Cgd, which enhances input-output isolation.”（明細書の第１８頁第２２行〜第１９頁第３２行、訳：図５は、図４に示されたＨＥＭＴ６０と同様のＨＥＭＴの他の実施形態７０を示し、
このＨＥＭＴは、基板１２、核生成層１４、バッファ層１６、バリア層１８、ソース電極２０、ドレイン電極２２、ゲート２４、２ＤＥＧチャネル層２６、第１のスペーサ層６２および第１のフィールドプレート６４を有する。しかし、ＨＥＭＴ７０はさらに、第２の誘電スペーサ層７２および第２のフィールドプレート７４を有し、第２のスペーサ層は、第１のフィールドプレート６４と第２のフィールドプレート７４との間の電気的な分離を提供するのに十分な量だけ、第１のフィールドプレート６４を覆う。図示されるように、このスペーサ層は、第１のフィールドプレート６４と、第１のスペーサ層６２の露出面とを覆う。第２のフィールドプレート７４は、ＨＥＭＴの活性領域の外側を通る前述の導電性経路を含む様々な方法を使用して、ソースコンタクト２０またはゲートに電気的に接続することができる
　ＨＥＭＴ４０および７０（ならびに後述するＨＥＭＴおよびＭＥＳＦＥＴ）はさらに、第２のフィールドプレート７２および第２のスペーサ層７４の上に、追加のスペーサ層／フィールドプレート対を含むことができる。図５は、第３のスペーサ層７６（破線で描かれている）および第３のフィールドプレート７８（破線で描かれている）を含むＨＥＭＴ７０上の追加の対を示しており、スペーサ層７６は、第２のフィールドプレート７４と第３のフィールドプレート７８との間の電気的な分離を提供するのに十分な量だけ、第２のフィールドプレート７４を覆う。第３のフィールドプレート７８（および後続の任意のフィールドプレート）も、前述の方法によってソース電極またはゲートに電気的に結合することができる。
　好ましい一実施形態では、一番上のフィールドプレートがソース電極に接続され、その下の中間フィールドプレートをソース電極またはゲートに接続することができる。例えば、本発明に基づくトランジスタは３つのフィールドプレートを有することができ、一番上のフィールドプレートがソース電極に接続され、その下の残りのフィールドプレートがソース電極またはゲートに接続される。
　この多重フィールドプレート配置は、デバイス内のピーク電場をさらに低減させることができ、その結果、破壊電圧が増大し、トラッピングが低減する。これにより、ゲートに接続されたフィールドプレートによって否定的な影響を受けることがある利得および安定性を向上させることができる。本発明に従って配置されたとき、ソースに接続されたフィールドプレートの遮蔽効果がＣgdを低減させることができ、このことが入力−出力分離を強化する。）
ｇ．“FIG.7 shows another embodiment of a HEMT 90 according to the present invention that is similar to the HEMT 70 in FIG.5.……
　　The HEMT 90 has a gate 92, spacer layer 94 and integral field plate 96, with the gate 92 recessed in the barrier layer. 18. The spacer layer 94 can be made of the same materials as the spacer layer 84 shown in FIG. 5 and described above,, and could cover enough of the barrier layer 18 to provide electrical isolation between the field plate 96 and the barrier layer. In other embodiments the bottom surface of the gate can be partially recessed or different portions of the gate can be recessed to different depths in the barrier layer 18. Additional spacer layer and field plate pairs can be included and electrically connected as described above, with the HEMT 90 having a second pair 98 (shown in phantom).”（明細書の第２０頁第３行〜第２１頁第２行、訳：図７は、図５のＨＥＭＴ７０と同様の本発明に基づくＨＥＭＴの他の実施形態９０を示す。……
　ＨＥＭＴ９０は、ゲート９２、スペーサ層９４および一体型のフィールドプレート９６を有し、ゲート９２はバリア層１８の中に落ち込んでいる。スペーサ層９４は、図５に示された前述のスペーサ層６２と同じ材料から形成することができ、フィールドプレート９６とバリア層との間の電気的な分離を提供するのに十分な量だけ、バリア層１８を覆うことができる。他の実施形態では、ゲートの下面を部分的に落ち込ませることができ、またはゲートの様々な部分を、バリア層１８内の様々な深さまで落ち込ませることができる。前述のとおり、追加のスペーサ層／フィールドプレート対を含め、それらを電気的に接続することができる。ＨＥＭＴ９０は第２の対９８（破線で示されている）を有する。）
ｈ．FIG.１〜８には、ソース電極２０及びドレイン電極２２が、バリア層１８の側面と接触し、バッファ層１６上に形成されていることが示されている。
　FIG.４には、ゲート２４と一体に形成されたフィールドプレート６４が、幅Ｌfsの部分と、幅Ｌｇの部分と、幅Ｌfdの部分の３つに分けられることが示されている。
　また、FIG.５には、フィールドプレート７４は、誘電スペーサ層７２を介して、フィールドプレート６４の上方に形成されていることが示されている。
　イ　引用例１には、前項のｅで摘記したように“FIG.4 shows another embodiment of a HEMT 60 according to the present invention having many features that are similar to those in HEMT 10, and for those similar features the same reference numbers are used. HEMT 60 comprises a substrate 12, nucleation layer 14, buffer layer 16, barrier layer 18, source electrode 20, drain electrode 22, gate 24 and 2DEG 26 channel layer.”（訳：図４は、ＨＥＭＴ１０のフィーチャと同様の多くのフィーチャを有する本発明に基づくＨＥＭＴの他の実施形態６０を示しており、これらの同様のフィーチャに対しては同じ参照符号が使用されている。ＨＥＭＴ６０は、基板１２、核生成層１４、バッファ層１６、バリア層１８、ソース電極２０、ドレイン電極２２、ゲート２４および２ＤＥＧチャネル層２６を含む。）と記載され、ｆで摘記したように“FIG. 5 shows another embodiment of a HEMT 70 that is similar to the HEMT 60 shown in FIG. 4 and has a substrate 12, nucleation layer 14, buffer layer 16, barrier layer 18, source electrode 20, drain electrode 22, gate 24, 2DEG channel layer 26, first spacer layer 62 and first field plate 64.”（訳：図５は、図４に示されたＨＥＭＴ６０と同様のＨＥＭＴの他の実施形態７０を示し、このＨＥＭＴは、基板１２、核生成層１４、バッファ層１６、バリア層１８、ソース電極２０、ドレイン電極２２、ゲート２４、２ＤＥＧチャネル層２６、第１のスペーサ層６２および第１のフィールドプレート６４を有する。）と記載されている。
　したがって、前記ｆで摘記し、FIG.５に示されるＨＥＭＴにおいても、ｃで摘記したと同様の基板１２、核生成層１４、バッファ層１６、バリア層１８、ソース電極２０、ドレイン電極２２、ゲート２４及び２ＤＥＧチャネル層２６を備え、ｅで摘記したと同様のスペーサ層６２及び第１のフィールドプレート６４を備えると認められる。
　ウ　引用例１には、FIG.５に示されるＨＥＭＴについて、前記ｆで摘記したように“The HEMT 70, however, also has a second dielectric spacer layer 72 and a second field plate 74, with the second spacer layer covering enough of the first field plate 64 to provide electric isolation between the first and second field plates 64, 74. …… The second field plate 74 can be electrically connected to the source contact 20 or the gate using different methods, including the conductive paths described above that run outside the HEMT's active region.”（訳：しかし、ＨＥＭＴ７０はさらに、第２の誘電スペーサ層７２および第２のフィールドプレート７４を有し、第２のスペーサ層は、第１のフィールドプレート６４と第２のフィールドプレート７４との間の電気的な分離を提供するのに十分な量だけ、第１のフィールドプレート６４を覆う。……第２のフィールドプレート７４は、ＨＥＭＴの活性領域の外側を通る前述の導電性経路を含む様々な方法を使用して、ソースコンタクト２０またはゲートに電気的に接続することができる。）と記載されている。しかし、前記「第１のフィールドプレート６４」は、前記ｅで摘記したように、“The first field plate 64 is formed integral to the gate 24 …… For the HEMT 60 the first field plate is electrically connected to the gate 24 by its integral formation with the gate 24.”（訳：第１のフィールドプレート６４はゲート２４と一体に形成され……ゲート２４との第１のフィールドプレートの一体成形によって、第１のフィールドプレートがゲート２４に電気的に接続される。）ものである。したがって、FIG.５に示されるＨＥＭＴにおいては、「第２のフィールドプレート７４」を「ゲートに電気的に接続する」場合は、「第２のスペーサ層」で「第１のフィールドプレート６４を覆う」としても「第１のフィールドプレート６４と第２のフィールドプレート７４との間の電気的な分離」を実現できない。
　一方、「ソース電極」または「ゲート」に接続することができる「第２のフィールドプレート」を「第１のフィールドプレート」の上方に形成するとともに、前記「第２のフィールドプレート」を前記「第１のフィールドプレート」と電気的に分離するＨＥＭＴとしては、引用例１には、前記FIG.５に示されるＨＥＭＴの他に、FIG.３に示されるＨＥＭＴが記載されている。すなわち、前記ｄで摘記したように、このFIG.３に示されるＨＥＭＴについて、“the second spacer layer 42 must cover enough of the first field plate 32 to provide electrical isolation between the first and second field plates 32, 44. …… The second field plate 44 can be connected to the source electrode 20 or the gate 24 and many different connecting structures can be used. Second conductive buses can be formed on the second spacer layer 42 to extend between the second field plate 44 and the source electrode 20. …… The first field plate 32 can also be electrically connected to the source electrode 20 through a third conductive path that runs outside of the active region of the HEMTs 40 and is connected to the source electrode 20.”（訳：第１のフィールドプレート３２と第２のフィールドプレート４４との間の電気的な分離を提供するため、第２のスペーサ層４２は、第１のフィールドプレート３２を十分に覆わなければならない。……第２のフィールドプレート４４はソース電極２０またはゲート２４に接続することができ、多くの様々な接続構造を使用することができる。第２のスペーサ層４２上に、第２のフィールドプレート４４とソース電極２０との間に延びる第２の導電性バスを形成することができる。……第２のフィールドプレート４４も、ＨＥＭＴ４０の活性領域の外側を通り、ソース電極２０に接続された第３の導電性経路によってソース電極２０に電気的に接続することができる。）と記載されている。
　したがって、FIG.３に示されるＨＥＭＴは、「第２のフィールドプレート４４はソース電極２０またはゲート２４に接続することができ」るという記載はあるものの、その具体的な「接続構造」については、「第２の導電性バス」ないし「第３の導電性経路」によって、「第２のフィールドプレート４４」を「ソース電極２０」に電気的に接続することしか記載されていない。
　してみると、引用例１には、FIG.５に示されるＨＥＭＴに関する発明として、「第１のフィールドプレート６４と第２のフィールドプレート７４との間の電気的な分離を提供」する「第２の誘電スペーサ層７２」を介して、前記「第１のフィールドプレート６４」の上方に前記「第２のフィールドプレート７４」を形成し、当該「第２のフィールドプレート７４」を「ソースコンタクト２０」に電気的に接続することが記載されている。
　エ　そうすると、以上アのａ〜ｈの記載、イ及びウの検討を総合すると、引用例１には、前記FIG.５に示されるＨＥＭＴとして、次の発明（以下「引用発明」という。）が記載されている。
「バッファ層１６、２ＤＥＧチャネル層２６及びバリア層１８とにより形成されるＨＥＭＴ活性領域と、
　前記バッファ層１６上に形成され、前記バリア層１８と接触するソース金属電極２０と、
　前記バッファ層１６上に形成され、前記バリア層１８と接触するドレイン金属電極２２と、
　前記ソース金属電極２０と前記ドレイン金属電極２２との間の前記バリア層１８上に形成されるゲート２４と、
　前記ゲート２４と前記ソース金属電極２０との間、及び、前記ゲート２４と前記ドレイン金属電極２２との間の前記バリア層１８を覆う第１のスペーサ層６２と、
　前記ゲート２４と一体に形成され、前記スペーサ層６２上を、前記ドレイン金属電極２２に向かって距離Ｌfdだけ延び、前記ソース金属電極２０に向かって距離Ｌfsだけ延び、前記ゲート２４に電気的に接続される第１のフィールドプレート６４と、
　前記第１のフィールドプレート６４と、前記第１のスペーサ層６２の露出面とを覆う第２の誘電スペーサ層７２と、
　前記第２の誘電スペーサ層７２により前記第１のフィールドプレート６４と電気的に分離され、前記第２の誘電スペーサ層７２を介して前記第１のフィールドプレート６４の上方に形成され、前記ソース金属電極２０に電気的に接続される第２のフィールドプレート７４と、を備え、
　前記ゲート２４のための開口を備える前記第１のスペーサ層６２を金属で被覆して、前記バリア層１８と電気的に接触した前記ゲート２４と、前記第１のスペーサ層６２上を延びる前記ゲート２４と一体の前記第１のフィールドプレート６４とが形成され、
　前記ゲート２４が適当なレベルにバイアスされると、前記バッファ層１６と前記バリア層１８との間のヘテロ接合界面の前記２ＤＥＧチャネル層２６を通って、前記ソース金属電極２０と前記ドレイン金属電極２２との間に電流が流れる、多重スペーサ層／フィールドプレート配置を含むＨＥＭＴ。」
（３）対比
（３−１）補正発明と引用発明との対比
　補正発明と、引用発明とを対比する。
　ア　引用発明の「バリア層１８」は、補正発明の「バリア層」に相当する。
　そして、引用発明の「ＨＥＭＴ活性領域」は「バッファ層１６、２ＤＥＧチャネル層２６及びバリア層１８とにより形成される」から、前記「ＨＥＭＴ活性領域」は少なくとも前記「バリア層１８」を含んでいる。
　また、本願明細書の段落【００４１】には「活性領域として知られる２次元電子ガス（２ＤＥＧ）が、バッファ層とバリア層の間のヘテロ界面に形成される。」と記載されているから、本願明細書に記載の「活性領域」は、「２次元電子ガス（２ＤＥＧ）」と、当該「２次元電子ガス（２ＤＥＧ）」をその「ヘテロ界面に形成」する「バッファ層とバリア層」とから形成されている。すなわち、本願明細書に記載の「活性領域」は、少なくとも前記「バリア層」を含んでいる。
　以上から、引用発明の「バッファ層１６、２ＤＥＧチャネル層２６及びバリア層１８とにより形成されるＨＥＭＴ活性領域」は、補正発明の「バリア層を含む活性領域」に相当する。
　
　イ　引用発明の「前記バッファ層１６上に形成され、前記バリア層１８と接触するソース金属電極２０」と、補正発明の「前記バリア層の上にあり、前記バリア層に対してオーミックに接続されるソース電極に接続されるソース電極」とは、「ソース電極」である点で共通する。
　
　ウ　引用発明の「前記バッファ層１６上に形成され、前記バリア層１８と接触するドレイン金属電極２２」と、補正発明の「前記バリア層の上にあり、前記バリア層に対してオーミックに接続されるドレイン電極」とは、「ドレイン電極」である点で共通する。
　
　エ　引用発明の「前記ゲート２４」は「前記バリア層１８と電気的に接触し」ているから、「前記ゲート２４」は「バッファ層１６、２ＤＥＧチャネル層２６及びバリア層１８とにより形成されるＨＥＭＴ活性領域」とも電気的に接触していると認められる。
　したがって、引用発明の「前記ソース金属電極２０と前記ドレイン金属電極２２との間の前記バリア層１８上に形成されるゲート２４」は、補正発明の「前記ソースと前記ドレインの間で、前記活性領域と電気的に接触しているゲート」に相当する。
　
　オ　引用発明の「前記ゲート２４と前記ソース金属電極２０との間、及び、前記ゲート２４と前記ドレイン金属電極２２との間の前記バリア層１８を覆う第１のスペーサ層６２」は、補正発明の「前記ソースと前記ゲートの間、および、前記ドレインと前記ゲートの間で、前記活性領域の上方にある第１の絶縁性スペーサ層」に相当する。
　
　カ　引用発明の「前記ゲート２４と一体に形成され、前記スペーサ層６２上を、前記ドレイン金属電極２２に向かって距離Ｌfdだけ延び、前記ソース金属電極２０に向かって距離Ｌfsだけ延び、前記ゲート２４に電気的に接続される第１のフィールドプレート６４」において、「前記ドレイン金属電極２２に向かって距離Ｌfdだけ延び」る部分、及び、「前記ソース金属電極２０に向かって距離Ｌfsだけ延び」る部分は、それぞれ、「前記ゲート２４に電気的に接続され」る「フィールドプレート」として機能していると認められる。
　したがって、引用発明の「前記ゲート２４に電気的に接続される第１のフィールドプレート６４」のうち「前記スペーサ層６２上を、前記ドレイン金属電極２２に向かって距離Ｌfdだけ延び」る部分の「フィールドプレート」は、補正発明の「前記第１の絶縁性スペーサ層の上にあり、前記ゲートから前記ドレインに向けて延びる第１のゲート接続フィールドプレート」に相当する。
　同様に、引用発明の「前記ゲート２４に電気的に接続される第１のフィールドプレート６４」のうち、「前記スペーサ層６２上」を「前記ソース金属電極２０に向かって距離Ｌfsだけ延び」る部分の「フィールドプレート」は、補正発明の「前記第１の絶縁性スペーサ層の上にあり、前記ゲートから前記ソースに向けて延びる第２のゲート接続フィールドプレート」に相当する。
　
　キ　引用発明の「第２の誘電スペーサ層７２」は「前記第１のフィールドプレート６４」を覆っているから、当然に、当該「前記第１のフィールドプレート６４」のうち「前記ゲート２４に電気的に接続され」て「前記スペーサ層６２上を、前記ドレイン金属電極２２に向かって距離Ｌfdだけ延び」る部分を覆っていると認められる。
　そして、上記部分の「フィールドプレート」が補正発明の「前記第１の絶縁性スペーサ層の上にあり、前記ゲートから前記ドレインに向けて延びる第１のゲート接続フィールドプレート」に相当することは、前記カで指摘した通りである。
　したがって、引用発明の「前記第１のフィールドプレート６４と、前記第１のスペーサ層６２の露出面とを覆う第２の誘電スペーサ層７２」は、補正発明の「前記第１のゲート接続フィールドプレートと前記第１の絶縁性スペーサ層の少なくとも一部を覆うフィールドプレートスペーサ層」に相当する。
　
　ク　引用発明の「前記第２の誘電スペーサ層７２により前記第１のフィールドプレート６４と電気的に分離され、前記第２の誘電スペーサ層７２を介して前記第１のフィールドプレート６４の上方に形成され、前記ソース金属電極２０に電気的に接続される第２のフィールドプレート７４」は、補正発明の「前記フィールドプレートスペーサ層上にあり、前記ソースに電気的に接続された、ソース接続フィールドプレート」に相当する。
　
　ケ　引用発明において、「前記バリア層１８と電気的に接触した前記ゲート２４」は「前記ゲート２４のための開口を備える前記第１のスペーサ層６２を金属で被覆して」形成される。したがって、「前記バリア層１８と電気的に接触した前記ゲート２４」は、「前記第１のスペーサ層６２」が備える「前記ゲート２４のための開口」に充填された「金属」部分を含むものと認められる。
　そして、引用発明において、「前記バリア層１８と電気的に接触した前記ゲート２４」が、「前記第１のスペーサ層６２」が備える「前記ゲート２４のための開口」に充填された「金属」部分を含むことは、補正発明において「前記ゲートは前記第１の絶縁性スペーサ層の開口中にある」ことに相当する。
　
　コ　そして、引用発明の「多重スペーサ層／フィールドプレート配置を含むＨＥＭＴ」は、「多重」の「フィールドプレート配置を含む」高電子移動度トランジスタであるから、補正発明の「多重フィールドプレートトランジスタ」に相当する。
　
（３−２）一致点及び相違点
　以上から、補正発明と引用発明とは、以下の点で一致するとともに、以下の点で相違する。
（一致点）
「バリア層を含む活性領域と、
　ソース電極と、
　ドレイン電極と、
　前記ソースと前記ドレインの間で、前記活性領域と電気的に接触しているゲートと、
　前記ソースと前記ゲートの間、および、前記ドレインと前記ゲートの間で、前記活性領域の上方にある第１の絶縁性スペーサ層と、
　前記第１の絶縁性スペーサ層の上にあり、前記ゲートから前記ドレインに向けて延びる第１のゲート接続フィールドプレートと、
　前記第１の絶縁性スペーサ層の上にあり、前記ゲートから前記ソースに向けて延びる第２のゲート接続フィールドプレートと、
　前記第１のゲート接続フィールドプレートと前記第１の絶縁性スペーサ層の少なくとも一部を覆うフィールドプレートスペーサ層と、
　前記フィールドプレートスペーサ層上にあり、前記ソースに電気的に接続された、ソース接続フィールドプレートと
を備え、
　前記ゲートは前記第１の絶縁性スペーサ層の開口中にある多重フィールドプレートトランジスタ。」
　
（相違点１）
　補正発明の「ソース電極」は「前記バリア層の上にあり、前記バリア層に対してオーミックに接続される」のに対して、引用発明の「ソース金属電極２０」は「前記バッファ層１６上に形成され、前記バリア層１８と接触する」点。
　
（相違点２）
　補正発明の「ドレイン電極」は「前記バリア層の上にあり、前記バリア層に対してオーミックに接続される」のに対して、引用発明の「ドレイン金属電極２２」は「前記バッファ層１６上に形成され、前記バリア層１８と接触する」点。
　
（４）当審の判断
（４−１）相違点１及び相違点２について
　ア　引用発明の「ＨＥＭＴ」において、「前記ソース金属電極２０と前記ドレイン金属電極２２」は、それぞれ、「前記バッファ層１６上に形成され、前記バリア層１８と接触」している。すなわち、「前記ソース金属電極２０と前記ドレイン金属電極２２」は、それぞれ、「前記バッファ層１６」と「前記バリア層１８」とに接している。
　そして、引用発明の「ＨＥＭＴ」は、「前記ゲート２４が適当なレベルにバイアスされると、前記バッファ層１６と前記バリア層１８との間のヘテロ接合界面の前記２ＤＥＧチャネル層２６を通って、前記ソース金属電極２０と前記ドレイン金属電極２２との間に電流が流れる」ものである。
　
　イ　ここで、バッファ層とバリア層との間のヘテロ接合界面の２ＤＥＧチャネルを通って電流を流すためのＨＥＭＴの電極であるソース電極とドレイン電極を、前記バリア層上にあり、前記バリア層とはオーミックコンタクト（抵抗性接触）をなす電極で形成することは、以下に示す周知例１ないし周知例３に記載され、本願の優先権主張の日前において、周知技術であった。
　ウ　したがって、引用発明において、「前記ゲート２４が適当なレベルにバイアスされると、前記バッファ層１６と前記バリア層１８との間のヘテロ接合界面の前記２ＤＥＧチャネル層２６を通って、前記ソース金属電極２０と前記ドレイン金属電極２２との間に電流が流れる」という目的において、「ソース金属電極２０」及び「ドレイン金属電極２２」を、「前記バッファ層１６上に形成され」かつ「前記バリア層１８と接触する」ように形成することに代えて、ともに「バリア層１８」上に「前記バリア層１８」とオーミック接触する「金属」材料で形成することは、前記周知技術を参酌すれば、当業者であれば適宜なし得たものと認められる。
　
　エ　周知例１：特開２００６−１３５２４１号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である、周知例１：特開２００６−１３５２４１号公報には、「半導体装置」に関して、図１〜１０とともに、以下の事項が記載されている。
ａ．「【００１４】
「第１の実施形態」
　本発明の窒化物系半導体装置の第１の実施形態について、ラテラル型のヘテロ接合電界効果型トランジスタ（ＨＦＥＴ）を例に取り説明する。
　図１は本実施形態のＨＦＥＴを示す断面図であり、このＨＦＥＴは、シリコン（Ｓｉ）からなる基板１、基板１の主面上にＡｌＮ／ＧａＮからなる多層構造のバッファ層２、
アンドープのＧａＮ層３、ｎ型のＡｌＧａＮ層４からなる主半導体領域が形成され
ｎ型のＡｌＧａＮ層４の表面には、Ｔｉ／Ａｌの２層構造からなるｎ型のＡｌＧａＮ層４と低抵抗性接触のソース電極５、Ｔｉ／Ａｌの２層構造からなるｎ型のＡｌＧａＮ層４と低抵抗接触のドレイン電極６
　
このＧａＮ層３の上部のＡｌＧａＮ層４の近傍には、二次元キャリア（２次元電子ガス層）３ａが発生している
　オ　周知例２：特開２００５−２１０１０５号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である、周知例２：特開２００５−２１０１０５号公報には、「半導体装置及びその製造方法」（発明の名称）に関して、図１〜１２とともに、以下の事項が記載されている。
ａ．「【００６０】
　
キャリア供給層１４の上には、ゲート電極１５の側方に間隔をおいて、キャリア供給層１４に対してオーミックコンタクトが形成される金属材料からなるソース電極１６及びドレイン電極１７が設けられている
【００６１】
　第１の実施形態の
III-Ｖ族窒化物半導体装置は、チャネル層１３とキャリア供給層１４とのヘテロ接合により、チャネル層１３におけるキャリア供給層１４との界面付近に２次元電子ガス層（２ＤＥＧ層）が形成されるヘテロ接合型の電界効果トランジスタ（ＨＦＥＴ）として機能する。そして、ソース電極１６とドレイン電極１７とに所定の動作電圧Ｖｄｓを印加することにより、ゲート電極１５の電位に応じた量の電子が２次元電子ガス層を走行する
　カ　周知例３：国際公開２００４−０６６３９３号
　本願の優先権主張の日前に外国において頒布された刊行物である、周知例３：国際公開２００４−０６６３９３号には、「半導体装置及びその製造方法」（発明の名称）に関して、図１〜８とともに、以下の事項が記載されている。
ａ．「HEMTの主要部を形成するための主半導体領域３は、例えば不純物非ドープのGaNから成る電子走行層１１と、例えば不純物非ドープのAl０．２Ga０．８Nから成るスペーサ層１２と、例えばｎ形不純物としてＳｉ（シリコン）がドープされているn形Al０．２Ga０．８Nから成る電子供給層１３とを有している。主半導体領域３の各層１１、１２、１３は窒素とガリウムをベースとした窒化物半導体から成る。」（明細書の第１５頁第１８〜２３）
ｂ．「
ソース電極４及びドレイン電極５は電子供給層１３にそれぞれオーミック接触し
従って、ＨＥＭＴのオン動作時には、ソース電極４、電子供給層１３、スペーサ層１２、電子走行層１１、スペーサ層１２、電子供給層１３、及びドレイン電極５の経路で電子が流れる
ｃ．「その後、即ち主半導体領域３及びバッファ層２の形成されたシリコン基板１をＭＯＣＶＤ装置から取り出し、周知のプラズマＣＶＤによって主半導体領域３の全面にシリコン酸化膜から成る絶縁膜７を形成する。絶縁膜７の厚みは、約２５０ｎｍとする。
  ……
　次に、フォトリソグラフィーとフッ酸系エッチャントを使用して、絶縁膜７にソース電極及びドレイン電極形成用の開口を形成した後、電子ビーム蒸着等を用いてＴｉ（チタン）とＡｌ（アルミニウム）を順次積層形成し、蒸着層の不要部分をリフトオフ（ｌｉｆｔ　ｏｆｆ）した後、窒素雰囲気中で例えば６５０度℃、１０分間のアニールを施して
オーミック電極として機能するソース電極４、ドレイン電極５を形成する
　
（４−２）審判請求人の主張に対して
　ア　審判請求人は、審判請求書において、
「引用文献１における第１のフィールドプレート６４は、ゲート２４と一体に形成されているかもしれませんが、引用文献１は、「２つの異なるフィールドプレートがゲートに電気的に接続されていること」を開示していません。なお、「２つの異なるフィールドプレートがゲートに電気的に接続されており、且つ、ソースとドレインそれぞれに向けて延びる」ことを引用文献１が開示していないのは言うまでもありません。」、
と主張している。
　そこで、この点について検討する。
　イ　引用発明は「前記ゲート２４のための開口を備える前記第１のスペーサ層６２を金属で被覆して、前記バリア層１８と電気的に接触した前記ゲート２４と、前記第１のスペーサ層６２上を延びる前記ゲート２４と一体の前記第１のフィールドプレート６４とが形成され」るものであるから、それぞれ「金属」で「一体」に形成される「前記ゲート２４」と「前記第１のフィールドプレート６４」とが電気的に接続されていることは明らかである。
　ウ　なお、本願明細書の段落【００４６】には、「スペーサ層２６上でソースとゲートの間にある第１の導電性フィールドプレート３０が、ゲート２２に電気的に接続される。スペーサ層２８上でドレインとゲートの間にある第２の導電性フィールドプレート３２も、ゲートに電気的に接続される。」という「フィールドプレートを備えるトランジスタおよびそうしたトランジスタを製作する方法が、文献に開示されている（例えば、特許文献２１、特許文献２２、特許文献２３参照。）。」と記載されている。
　そこで、本願明細書の段落【００１５】に記載された前記特許文献２１、特許文献２２、特許文献２３の記載内容について確認する。
　エ　特許文献２１：米国特許出願公開第２００５／００５１７９６号明細書
　特許文献２１のFIG.２には、バリア層１８に接するゲート２６とフィールドプレート２８とが連続している形状が図示されている。この、ゲート２６とフィールドプレート２８に関して、特許文献２１には以下の記載がある。
ａ．“[0039]　
A field plate 28 can be formed integral to the gate by the metal forming the gate electrode
the part of the gate metal resting on the spacer layer 24 forms a field plate 28
フィールドプレート２８は
ゲートの一部として形成される
スペーサ層２４上のゲート金属の一部が、フィールドプレート２８を形成する
　オ　特許文献２２：米国特許出願公開第２００５／００５１８００号明細書
　特許文献２２のFIG.２にも、バリア層１８に接するゲート２６とフィールドプレート２８とが連続している形状が図示されている。この、ゲート２６とフィールドプレート２８に関して、特許文献２２には以下の記載がある。
ａ．“[0038]　The first field plate 28 can extend different distances Lf over the barrier layer from the edge of the gate 26 with a suitable range of distances being 0.1 to 1.5 microns, although other distances can also be used. 
The field plate 28 can comprise many different conductive materials with a suitable material being a metal deposited using standard metallization methods
In one embodiment according to the present invention the field plate 28 comprises the same metal as the gate 26
フィールドプレート２８は種々の導電性材料で形成されるが、好ましい材料は金属であり、典型的なメタライゼーション法で形成される
本発明のある実施形態においては、前記フィールドプレート２８はゲート２６と同一の金属で形成される
　カ　特許文献２３：国際公開第２００５／０２４９０９号
　特許文献２３のFIG.８には、バリア層３８に接するゲート４６とフィールドプレート４８とが連続することで、全体としてＴ字状をなすことが図示されている。この、ゲート４６とフィールドプレート４８に関して、特許文献２３には以下の記載がある。
ａ．“The spacer layer 40 may be etched and the gate electrode 46 deposited such that the bottom of the gate electrode 46 is on the surface of barrier layer 38. 
The metal forming the gate electrode 46 may be patterned to extend across spacer layer 40 so that the top of the gate 46 forms a field plate structure 48 extending a distance Lf away from the edge of gate 46 towards drain 44. Stated differently, the part of the gate 46 metal resting on the spacer layer 40 forms an epitaxial field plate 48
ゲート電極４６を形成する金属は、スペーサ層４０を横切って拡がるように、パターニングされてもよい。それは、ゲート４６の最上部が、ゲート４６の端からドレイン４４に向かって、距離Ｌｆだけ拡がるフィールドプレート構造４８を形成するためである。別の言い方をすれば、スペーサ層４０に残るゲート４６の金属部分が、エピタキシャルフィールドプレート４８を形成する
　キ　前記エ〜カから、前記特許文献２１〜特許文献２３のいずれにも、スペーサ層上にあり、ゲートに電気的に接続され、少なくともドレインに向かって延びるフィールドプレートを、金属材料のメタライゼーションとパターニングにより前記ゲートと一体のものとして形成することが記載されている。
　したがって、仮に、前記特許文献２１〜特許文献２３の記載を取り込んで本願明細書の記載を解釈すると、本願明細書の段落【００４６】に「スペーサ層２６上でソースとゲートの間にある第１の導電性フィールドプレート３０が、ゲート２２に電気的に接続される。スペーサ層２８上でドレインとゲートの間にある第２の導電性フィールドプレート３２も、ゲートに電気的に接続される。」と記載された、前記「第１の導電性フィールドプレート３０」と「第２の導電性フィールドプレート３２」は、引用発明の「前記ゲート２４のための開口を備える前記第１のスペーサ層６２を金属で被覆して、前記バリア層１８と電気的に接触した前記ゲート２４と、前記第１のスペーサ層６２上を延びる前記ゲート２４と一体の前記第１のフィールドプレート６４が形成され」という態様と実質的に同じ態様で形成されると認められる。
　ク　以上から、審判請求人の前記主張は、引用例１の記載を正解したものでなく、また、本願明細書の記載に基づく主張でないから、採用することはできない。
　
（４−３）上申書の補正案について
　ア　審判請求人は、平成２７年２月２３日に提出した上申書において、「前記第２のゲート接続フィールドプレートは、前記第１のゲート接続フィールドプレートよりも、前記ゲートから更に延び」、「前記第２のゲート接続フィールドプレートと前記ソースとの間の距離は、前記第１のゲート接続フィールドプレートと前記ドレインとの間の距離よりも短い」との事項を請求項１に追加する補正案を提示した。
　イ　これに対して、フィールドプレート６４の、ゲートからドレインに向かって延びる長さである距離Ｌfdの大きさと、ゲートからソースに向かって延びる長さである距離Ｌfsの大きさについては、引用例１には、第２．３．（２）アのｅ．で摘記したように、“The first field plate 64 is formed integral to the gate 24 and extends on the spacer layer 62 a distance Lfd in the range of 0.2 to 5 microns toward the drain contact 22, and a distance Lfs in the range of 0.1 to 2 microns toward the source contact 20. For the HEMT 60 the first field plate is electrically connected to the gate 24 by its integral formation with the gate 24.”（明細書の第１７頁第１７〜２４行、訳：第１のフィールドプレート６４はゲート２４と一体に形成され、スペーサ層６２上をドレインコンタクト２２に向かって、０．２から５ミクロンの範囲である距離Ｌfdだけ延び、ソースコンタクト２０に向かって、０．２から２ミクロンの範囲である距離Ｌfsだけ延びる。ＨＥＭＴ６０では、ゲート２４との第１のフィールドプレートの一体成形によって、第１のフィールドプレートがゲート２４に電気的に接続される。）と記載されているだけである。
　したがって、前記距離Ｌfdの大きさを「０．２から５ミクロンの範囲」で設定し、前記距離Ｌfsの大きさを「０．２から２ミクロンの範囲」で設定する場合において、前記距離Ｌfsの大きさを前記距離Ｌfdの大きさより大きくすることは、当業者が必要に応じて適宜なし得たことにすぎない。
　ウ　したがって、仮に前記補正案とおりの補正がなされたとしても、原査定の拒絶の理由が解消されるとは認められない。
（４−４）独立特許要件についてのまとめ
　以上のとおりであるから、相違点１〜相違点２は、周知技術を勘案すれば引用発明から当業者が容易になし得た範囲に含まれる程度のものである。
　よって、補正発明は、引用例１に記載された発明、周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条２項の規定により、特許出願の際独立して特許を受けることができない。
４．小括
　以上検討したとおり、本件補正は、特許法第１７条の２第３項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　仮に特許法第１７条の２第３項の規定に適合するとしても、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
１．本願発明
　平成２６年１１月１０日付けの手続補正は上記のとおり却下されたので、本願の請求項１〜９に係る発明は、平成２６年２月２７日に提出された手続補正書により補正された特許請求の範囲の請求項１〜９に記載された事項により特定されるものであり、その内の請求項１に係る発明（以下「本願発明」という。）は、次のとおりのものである。
　
「バリア層を含む活性領域と、
　前記バリア層の上にあり、前記バリア層に対してオーミックに接続されるソース電極と、
　前記バリア層の上にあり、前記バリア層に対してオーミックに接続されるドレイン電極と、
　前記ソースと前記ドレインの間で、前記活性領域と電気的に接触しているゲートと、
　前記ソースと前記ゲートの間、および、前記ドレインと前記ゲートの間で、前記活性領域の上方に配設された第１の絶縁性スペーサ層と、
　前記第１の絶縁性スペーサ層の上に配置され、前記ゲートから前記ソースと前記ドレインに向けて延びるゲート接続フィールドプレートと、
　前記ゲート接続フィールドプレートと前記第１の絶縁性スペーサ層の少なくとも一部を覆うフィールドプレートスペーサ層と、
　前記フィールドプレートスペーサ層上に配置され、前記ソースに電気的に接続された、ソース接続フィールドプレートと
を備え、
　前記ゲートは前記第１の絶縁性スペーサ層の開口中に配設される多重フィールドプレートトランジスタ。」
審決注：補正発明と同様に、本願発明の「前記ソース」ないし「前記ドレイン」の記載は、「ソース電極」ないし「ドレイン電極」を指すものとして検討する。
　
２．引用例１の記載事項と引用発明
　引用例１の記載事項は、第２．３．（２）アで摘記したとおりである。
　そして、引用発明は、第２．３．（２）エで認定したとおりのものである。
　
３．対比・判断
　ア　第２．２．（１）〜（３）で指摘したように、本件補正後の請求項１に係る発明（すなわち、補正発明）は、本件補正前の請求項１に係る発明（すなわち、本願発明）に対して、「フィールドプレートスペーサ層」が「覆う」のが、補正後は、補正前の「前記ゲート接続フィールドプレート」のうち特に「前記第１のゲート接続フィールドプレート」に限定しただけで相違し、その外の構成については実質的に変更されていない。
　そして、本願発明は、補正発明から上記限定をなくしたものである。
　
　イ．そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、第２．３．（４）において検討したとおり、周知技術を参酌すれば、引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、周知技術を参酌すれば、引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
　
第４．結言
　以上のとおりであるから、本願発明は、周知技術を参酌すれば、引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　
　よって、結論のとおり審決する。