【事件の表示】
　特願２０１３−２０９１８１「可変遅延線及び可変遅延線を備えた表示装置及びシステム」拒絶査定不服審判事件〔平成２６年　３月　６日出願公開、特開２０１４−　４２３１４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、２００８年（平成２０年）１０月３１日（優先権主張２００７年（平成１９年）１１月２９日、日本国）を出願日とする出願である特願２００８−２８１０１９号の一部を、２０１３年（平成２５年）１０月　４日に特許法第４４条第１項の規定により新たな特許出願としたものであって、その主な手続の経緯は以下のとおりである。
　平成２６年　７月２５日付け：拒絶理由の通知
　平成２６年　９月１１日　　：意見書、手続補正書の提出
　平成２７年　３月１２日付け：拒絶査定
　平成２７年　４月１６日　　：審判請求書、手続補正書の提出
第２　補正却下の決定
［補正却下の決定の結論］
　平成２７年　４月１６日に提出された手続補正書による手続補正（以下、「本件補正」という。）を却下する。
［理由］
１．本願発明と補正後の発明
　本件補正は、補正前の平成２６年　９月１１日に提出された手続補正書の特許請求の範囲の請求項１に記載された、
「　入力信号に遅延量を加えて出力信号とする複数の直列に接続された遅延発生部と、前記遅延量を制御する遅延制御部とを備えた可変遅延線において、
　前記遅延制御部は、前記遅延量を調節する遅延調節回路と、温度による特性変化を補償する温度補償回路とを並列に配置し、これらを合成回路に接続し、前記合成回路から制御信号を前記遅延発生部に出力するものであり、
　前記温度補償回路は温度センサを有し、前記温度センサが出力する信号によって前記温度による特性変化を調節することによって得た制御信号を前記合成回路へ出力するものであることを特徴とする可変遅延線。」
　という発明（以下、「本願発明」という。）を、補正後の特許請求の範囲の請求項１に記載された、
「　入力信号に遅延量を加えて出力信号とする複数の直列に接続された遅延発生部と、前記遅延量を制御する遅延制御部とを備えた可変遅延線において、
　前記遅延制御部は、前記遅延量を
電流値で
機能を有する
電流値で
機能を有する
前記遅延調節回路による前記遅延量を電流値で調節する機能と前記温度補償回路による温度の特性変化を電流値で補償する機能とを合わせて得られる
前記合成回路から
　前記温度補償回路は
現在の温度の変化に対応する温度補償信号を出力する
前記電流値
２．新規事項・シフト補正の有無について
　上記補正は、補正前の請求項１に記載された発明特定事項を下記Ａ．〜Ｅ．のとおり限定するものである。
Ａ．補正前の特許請求の範囲の請求項１に記載された「遅延量を調節する遅延調節回路」を「遅延量を電流値で調節する機能を有する遅延調節回路」に限定。
Ｂ．補正前の特許請求の範囲の請求項１に記載された「温度による特性変化を補償する温度補償回路」を「温度による特性変化を電流値で補償する機能を有する温度補償回路」に限定。
Ｃ．補正前の特許請求の範囲の請求項１に記載された「合成回路」から出力する「制御信号」を「前記遅延調節回路による前記遅延量を電流値で調節する機能と前記温度補償回路による温度の特性変化を電流値で補償する機能とを合わせて得られる制御信号」に限定。
Ｄ．補正前の特許請求の範囲の請求項１に記載された「温度センサ」を「現在の温度の変化に対応する温度補償信号を出力する温度センサ」に限定。
Ｅ．補正前の特許請求の範囲の請求項１に記載された「温度補償回路」が出力する「制御信号」を「電流値」に限定。
　そうしてみると、上記補正は、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内になされた補正であり、特許法第１７条の２第３項（新規事項）の規定に適合し、また、同法第１７条の２第４項（シフト補正）の規定に適合することも明らかである。
３．補正の目的について
　上記補正は、上記「２．新規事項・シフト補正の有無について」の項で検討したように、上記Ａ．〜Ｅ．のとおり限定することにより特許請求の範囲を限定的に減縮するものであるから、特許法第１７条の２第５項第２号の特許請求の範囲の減縮を目的とするものに該当する。
４．独立特許要件について
　上記補正は特許請求の範囲の減縮を目的とするものであるから、上記補正後の発明が、特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか）について以下に検討する。
（１）補正後の発明
　上記「１．本願発明と補正後の発明」の項で「補正後の発明」として認定したとおりである。
（２）引用発明
　原査定の拒絶理由に引用された文献であり、本願の優先権主張の日前に公開された、特開平６−４５８９２号公報（平成６年２月１８日公開。以下、「引用例」という。）には、「信号遅延回路」の発明に関し、図面とともに以下の事項が記載されている。
ア．「【０００１】
【産業上の利用分野】この発明は、遅延時間を容易に制御可能な信号遅延回路に関する。」
イ．「【００１２】前記図２の単一のＣＭＯＳゲート回路１０について印加電圧を制御する電圧制御手段を付加した構成例を図６に示す。これは、ＣＭＯＳインバータ１０とその電源ＶDD‐ＶSSとの間に遅延時間制御用素子１６，１８を挿入したものである。図６において、ｐチャネルＭＯＳ‐ＦＥＴ１２とｎチャネルＭＯＳ‐ＦＥＴ１４とばゲートどうし、ドレインどうしが互いにそれぞれ接続され、ゲートから信号が入力され、ドレインから信号が出力される。ｐチャネルＭＯＳ‐ＦＥＴ１２のソースと電源ＶDDとの間、ｎチャネルＭＯＳ‐ＦＥＴ１４のソースと電源ＶSSとの間には、遅延時間制御用素子として、ｐチャネルＭＯＳ‐ＦＥＴ１６、ｎチャネルＭＯＳ‐ＦＥＴ１８がそれぞれ挿入されている。ｐチャネルＭＯＳ‐ＦＥＴ１６、ｎチャネルＭＯＳ‐ＦＥＴ１８のゲートには端子２０，２２から制御電圧ｖ１，ｖ２がそれぞれ入力される。これら制御電圧ｖ１，ｖ２は基準電位ＶDD‐ＶSSに対して対称の電圧（いいかえると、ＶDD−ｖ１＝ｖ２−ＶSS）に設定される。そして、制御電圧ｖ１，ｖ２の値を制御することにより、ＣＭＯＳインバータを構成するｐチャネルＭＯＳ‐ＦＥＴ１２、ｎチャネルＭＯＳ‐ＦＥＴ１４に印加される電圧が変化し、これによって遅延時間が変化する（ＶDD−ｖ１＝ｖ２−ＶSSが小さいとｐチャネルＭＯＳ‐ＦＥＴ１２、ｎチャネルＭＯＳ‐ＦＥＴ１４で構成されるＣＭＯＳインバータの印加電圧が大きくなって遅延時間は小さくなり、また、ＶDD−ｖ１＝ｖ２−ＶSSが大きいとＣＭＯＳインバータの印加電圧が小さくなって遅延時間は大きくなる）。」
ウ．「【００１４】次に、この発明の一実施例を図１に示す。多数段のＣＭＯＳインバータ（ＣＭＯＳゲート回路）１０−１乃至１０−ｎはＩＣ３１内で同一基板上に構成され、前段のドレイン出力を次段のゲートに入力するようにして縦列接続して、ＣＭＯＳゲート縦列接続回路を構成している。初段のインバータ１０−１のゲートには、入力端子１３から時間軸にアナログ情報を有するパルス周波数変調信号等が入力されて、各段で順次遅延して出力端子１５から出力される。
【００１５】遅延時間制御用素子はＩＣ３１の外部に配置されている。すなわち、ＣＭＯＳ縦列接続回路を構成するＣＭＯＳインバータ１０−１乃至１０−ｎの各ソースを電源端子３２，３４に接続し、この電源端子に電圧制御手段を構成するｐチャネルＭＯＳ‐ＦＥＴ１６、ｎチャネルＭＯＳ‐ＦＥＴ１８をそれぞれ接続して、そのゲートに制御電圧ｖ１，ｖ２を印加し、これら各ＭＯＳ‐ＦＥＴ１６，１８を介して電源ＶDD，ＶSSをＣＭＯＳインバータ１０−１乃至１０−ｎに印加している。
【００１６】このような構成によれば、制御電圧ｖ１，ｖ２で遅延時間制御用ＭＯＳ‐ＦＥＴ１６，１８を制御することにより、各段の遅延時間を共通に制御することができる。これにより、入力端子１３と出力端子１５との間にはＣＭＯＳインバータ１０−１乃至１０−ｎの遅延時間の総和の遅延時間が得られる。」
エ．「【００１８】ところで、電圧制御手段は以上説明したもののほかに、以下に説明する各種の構成が考えられる。なお、以下の説明では、説明の便宜上ＣＭＯＳゲート回路は単一段で示しているが、実際には複数段がＩＣ３１内で同一基板上に構成されている。
【００１９】図８の電圧制御手段は、遅延時間制御用素子を２系統設けたものである。すなわち、前記図６の回路におけるｐチャネルＭＯＳ‐ＦＥＴ１６、ｎチャネルＭＯＳ‐ＦＥＴ１８にｐチャネルＭＯＳ‐ＦＥＴ２４、ｎチャネルＭＯＳ‐ＦＥＴ２６をそれぞれ並列に接続したものである。ｐチャネルＭＯＳ‐ＦＥＴ２４、ｎチャネルＭＯＳ‐ＦＥＴ２６のゲートには、端子２８，３０から制御電圧ｖ３，ｖ４がそれぞれ入力される。制御電圧ｖ３，ｖ４は、マニュアル操作または制御電圧発生回路を別に設けて別系統で入力する。これにより、端子２０，２２に入力する電圧ｖ１，ｖ２と端子２８，３０に入力する電圧ｖ３，ｖ４により、２系統で遅延時間を制御することができる。これは、例えば端子２０，２２に粗い制御信号を入力し、端子２８，３０に密な制御信号を入力して遅延時間を制御する場合に利用することができる。また、一方の系統で電源電圧ＶDD，ＶSSの変動や素子の温度変化に対する遅延時間の安定化のための制御を行ない、他方の系統で遅延時間の可変制御を行なう場合に利用できる。」
　上記引用例の記載及び図面並びにこの分野における技術常識を考慮すると、
ａ．上記ア．の【０００１】、上記ウ．の【００１４】、【００１５】の記載によれば、ＣＭＯＳゲート縦列接続回路と、電圧制御手段とから構成される信号遅延回路が記載されている。
ｂ．上記ウ．の【００１４】の記載によれば、上記ＣＭＯＳゲート縦列接続回路が、入力されるパルス周波数変調信号等を遅延して出力する多数段の縦列接続されたＣＭＯＳインバータから構成されることは明らかである。
ｃ．上記エ．の【００１９】の記載によれば、上記電圧制御手段は、遅延時間を制御する遅延時間制御用素子を２系統設けたものであり、遅延時間の可変制御を行なうＭＯＳ−ＦＥＴと、温度変化に対する遅延時間の安定化のための制御を行なうＭＯＳ−ＦＥＴとを並列に接続したものであることは明らかである。
　また、ＭＯＳ−ＦＥＴに関する技術常識に照らせば、ＭＯＳ−ＦＥＴの出力として電流値を得ることは明らかであるから、上記温度変化に対する遅延時間の安定化のための制御を行なうＭＯＳ−ＦＥＴは、該制御を行うことによって、その出力となる電流値を得るものである。
ｄ．図８には、ＭＯＳ−ＦＥＴ１６とＭＯＳ−ＦＥＴ２４とを並列に接続し、これらをＭＯＳ−ＦＥＴ１２とＭＯＳ−ＦＥＴ１４からなる回路に接続することが記載されている。
　そして、上記イ．の【００１２】、上記エ．の【００１８】の記載及び技術常識から、該ＭＯＳ−ＦＥＴ１２とＭＯＳ−ＦＥＴ１４からなる回路がＣＭＯＳインバータであり、これが上記ｂ．で検討した多数段のＣＭＯＳインバータからなるＣＭＯＳゲート縦列接続回路として構成されることは明らかである。
　以上を総合すると、引用例には、以下の発明（以下、「引用発明」という。）が記載されているものと認める。
「入力されるパルス周波数変調信号等を遅延して出力する多数段の縦列接続されたＣＭＯＳインバータから構成されるＣＭＯＳゲート縦列接続回路と、遅延時間を制御する電圧制御手段とから構成される信号遅延回路において、
　前記電圧制御手段は、遅延時間の可変制御を行なうＭＯＳ−ＦＥＴと、温度変化に対する遅延時間の安定化のための制御を行なうＭＯＳ−ＦＥＴとが並列に接続され、これらがＣＭＯＳゲート縦列接続回路に接続されたものであり、
　前記温度変化に対する遅延時間の安定化のための制御を行なうＭＯＳ−ＦＥＴは、温度変化に対する遅延時間の安定化の制御を行うことによって得た電流値を出力するものである信号遅延回路。」
（３）対比
　補正後の発明を引用発明と対比すると、
ａ．引用発明の「入力されるパルス周波数変調信号等」は、補正後の発明の「入力信号」に相当し、引用発明の「ＣＭＯＳインバータ」は、それを「遅延して出力する」から、「入力信号に遅延量を加えて出力信号」とすると言える。
　また、引用発明の「多数段の縦列接続された」は「複数の直列に接続された」と言える。そして、引用発明の「ＣＭＯＳインバータ」は遅延を発生するから、引用発明の「入力されるパルス周波数変調信号等を遅延して出力する多数段の縦列接続されたＣＭＯＳインバータから構成されるＣＭＯＳゲート縦列接続回路」は、補正後の発明の「入力信号に遅延量を加えて出力信号とする複数の直列に接続された遅延発生部」に相当する。
ｂ．引用発明の「遅延時間」は、補正後の発明の「遅延量」に相当するから、引用発明の「遅延時間を制御する電圧制御手段」は、補正後の発明の「遅延量を制御する遅延制御部」に相当する。
ｃ．上記ａ．及びｂ．の検討を踏まえれば、引用発明の「入力されるパルス周波数変調信号等を遅延して出力する多数段の縦列接続されたＣＭＯＳインバータから構成されるＣＭＯＳゲート縦列接続回路と、遅延時間を制御する電圧制御手段とから構成される信号遅延回路」は、補正後の発明の「入力信号に遅延量を加えて出力信号とする複数の直列に接続された遅延発生部と、前記遅延量を制御する遅延制御部とを備えた可変遅延線」に相当する。
ｄ．引用発明では、「遅延時間の可変制御を行なうＭＯＳ−ＦＥＴと、温度変化に対する遅延時間の安定化のための制御を行なうＭＯＳ−ＦＥＴとが並列に接続され」、これらが「ＣＭＯＳインバータから構成されるＣＭＯＳゲート縦列接続回路」に接続されている。
　ここで、ＭＯＳ−ＦＥＴはゲート−ソース電圧によりドレイン−ソース間の電流（Ｐチャネルの場合はソースからドレインへの電流）を制御する素子であって、これによりＣＭＯＳインバータへ流れ込む又はＣＭＯＳインバータから流れ出す電流を制御することで、ＣＭＯＳインバータの遅延時間が調節されることは技術常識（例えば、特開２００２−２２３１２４号公報の段落【００２７】、図５参照）である。
　そうすると、引用発明の「遅延時間の可変制御を行なうＭＯＳ−ＦＥＴ」は、上記ｂ．の検討を踏まえれば、ＣＭＯＳインバータの「遅延量を電流値で調節する機能を有する」と言えるから、補正後の発明の「前記遅延量を電流値で調節する機能を有する遅延調節回路」に相当する。
ｅ．引用発明の「温度変化に対する遅延時間の安定化のための制御」は、技術常識に照らせば、「温度による特性変化」を「補償する」制御であることは明らかであるから、引用発明の「温度変化に対する遅延時間の安定化のための制御を行なうＭＯＳ−ＦＥＴ」は、上記ｄ．の検討と同様に遅延量を電流値で制御するものであることを考慮すると、補正後の発明の「温度による特性変化を電流値で補償する機能を有する温度補償回路」に相当する。
ｆ．引用発明の「遅延時間の可変制御を行なうＭＯＳ−ＦＥＴ」と「温度変化に対する遅延時間の安定化のための制御を行なうＭＯＳ−ＦＥＴ」は「並列に接続」され、「ＣＭＯＳゲート縦列接続回路に接続」されるから、上記「ＭＯＳ−ＦＥＴ」のドレイン−ソース間の電流（Ｐチャネルの場合はソースからドレインへの電流）は「合成」され、「ＣＭＯＳゲート縦列接続回路」に「出力」されると言える。
　そうすると、引用発明の「遅延時間の可変制御を行なうＭＯＳ−ＦＥＴ」と「温度変化に対する遅延時間の安定化のための制御を行なうＭＯＳ−ＦＥＴ」とを接続し、さらに「ＣＭＯＳゲート縦列接続回路」を接続する配線は、補正後の発明の「合成回路」に相当する。
　また、上記「合成」された電流は、「ＣＭＯＳゲート縦列接続回路」に「出力」され、上記遅延時間を制御するから、上記ａ．及びｄ．及びｅ．の検討を踏まえれば、補正後の発明の「前記遅延調節回路による前記遅延量を電流値で調節する機能と前記温度補償回路による温度の特性変化を電流値で補償する機能とを合わせて得られる制御信号」に相当し、「合成回路から前記遅延発生部に出力」されるものである。　
　したがって、上記ａ．及びｂ．及びｄ．及びｅ．の検討を踏まえれば、引用発明の「前記電圧制御手段は、遅延時間の可変制御を行なうＭＯＳ−ＦＥＴと、温度変化に対する遅延時間の安定化のための制御を行なうＭＯＳ−ＦＥＴとが並列に接続され、これらがＣＭＯＳゲート縦列接続回路に接続されたものであ」ることは、補正後の発明の「前記遅延制御部は、前記遅延量を電流値で調節する機能を有する遅延調節回路と、温度による特性変化を電流値で補償する機能を有する温度補償回路とを並列に配置し、これらを合成回路に接続し、前記遅延調節回路による前記遅延量を電流値で調節する機能と前記温度補償回路による温度の特性変化を電流値で補償する機能とを合わせて得られる制御信号を前記合成回路から前記遅延発生部に出力するものであ」ることに相当する。
ｇ．上記ｅ．で言及した「温度による特性変化」を「補償する」ことは、「特性変化」を「調節する」ことでもあるから、上記ｅ．及びｆ．の検討を踏まえれば、引用発明の「前記温度変化に対する遅延時間の安定化のための制御を行なうＭＯＳ−ＦＥＴは、温度変化に対する遅延時間の安定化の制御を行うことによって得た電流値を出力するものである」ことと、補正後の発明の「前記温度補償回路は現在の温度の変化に対応する温度補償信号を出力する温度センサを有し、前記温度センサが出力する信号によって前記温度による特性変化を調節することによって得た前記電流値を前記合成回路へ出力するものである」ことは、「前記温度補償回路は前記温度による特性変化を調節することによって得た前記電流値を前記合成回路へ出力するものである」点で共通する。
　以上を総合すると、補正後の発明と引用発明とは、以下の点で一致ないし相違する。
（一致点）
「　入力信号に遅延量を加えて出力信号とする複数の直列に接続された遅延発生部と、前記遅延量を制御する遅延制御部とを備えた可変遅延線において、
　前記遅延制御部は、前記遅延量を電流値で調節する機能を有する遅延調節回路と、温度による特性変化を電流値で補償する機能を有する温度補償回路とを並列に配置し、これらを合成回路に接続し、前記遅延調節回路による前記遅延量を電流値で調節する機能と前記温度補償回路による温度の特性変化を電流値で補償する機能とを合わせて得られる制御信号を前記合成回路から前記遅延発生部に出力するものであり、
　前記温度補償回路は前記温度による特性変化を調節することによって得た前記電流値を前記合成回路へ出力するものであることを特徴とする可変遅延線。」
（相違点）
　補正後の発明では、「現在の温度の変化に対応する温度補償信号を出力する温度センサを有し、前記温度センサが出力する信号によって」温度補償を行うのに対し、引用発明では、温度センサを有することについて明示されていない点。
（４）判断
　上記相違点について検討する。
　一般に、温度センサが「現在の温度の変化に対応する信号を出力する」ものであることは技術常識であり、本願の優先権主張の日前に、そのような「温度センサが出力する信号によって」制御対象の温度補償を行う技術は周知（例えば、特開２００６−７１５６４号公報の段落【００１９】、【００２１】、図２、特開２００６−３４３２５３号公報の段落【００１７】〜【００２０】、【００３３】、図４、１４、特開平５−１３６６９３号公報の段落【００１０】、図１参照）である。
　そして、引用発明において制御対象となる「ＣＭＯＳゲート縦列接続回路」の温度補償に上記周知技術を適用することにより、引用発明の「信号遅延回路」に上記温度センサを設け、これが出力する信号によって温度補償を行うこと、すなわち、「現在の温度の変化に対応する温度補償信号を出力する温度センサを有し、前記温度センサが出力する信号によって」温度補償を行うことは格別困難な事項ではない。
　また、補正後の発明が奏する効果も引用発明及び周知技術から容易に予測できる範囲内のものである。
　なお、請求人は、審判請求書において、拒絶査定の引用文献２（上記周知技術の例示のために示した特開平５−１３６６９３号公報）に関し、「引用文献２では、温度補償回路２０の温度補償が、抵抗とダイオード接続されたトランジスタの温度依存性の違いのみを利用し、温度補償電圧を発生しているため、温度補償が不十分となるという課題があり、本願発明のように温度センサが現在の温度に対応する信号を出力することになり、環境の温度に一対一で対応した温度補償を行うことを、引用文献２の構成から予測することは不可能である。」と主張しているので、この点について検討する。
　温度センサは、本願明細書の段落【０２０９】、図６１に記載された回路のような特定の回路を意味するものではなく、抵抗器によるものなど（例えば、上記周知技術の例示のために示した特開２００６−３４３２５３号公報の段落【００３３】、図１４参照）、「現在の温度の変化に対応する信号を出力する」各種回路を包含する概念であることは技術常識である。
　そして、補正後の発明では、「温度センサ」が「現在の温度の変化に対応する温度補償信号を出力する」ことが特定されているに過ぎない。
　したがって、補正後の発明の「現在の温度の変化に対応する温度補償信号を出力する温度センサ」と、上記引用文献２に記載の回路を含め、周知技術として広く用いられている「温度センサ」とに差異はないから、請求人の上記主張は当たらない。
　よって、上記補正後の発明は上記引用発明及び上記周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際、独立して特許を受けることができないものである。
５．結語
　以上のとおり、本件補正は、補正後の発明が特許出願の際、独立して特許を受けることができないものであるから、特許法第１７条の２第６項の規定により準用する特許法第１２６条第７項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
第３　本願発明について
１．本願発明
　平成２７年　４月１６日に提出された手続補正書による手続補正は上記のとおり却下されたので、本願発明は上記「第２　補正却下の決定」の項中の「１．本願発明と補正後の発明」の項で「本願発明」として認定したとおりのものである。
２．引用発明
　引用発明は上記「第２　補正却下の決定」の項中の「４．独立特許要件について」の項で「引用発明」として認定したとおりである。
３．対比・判断
　上記「第２　補正却下の決定」の項中の「２．新規事項・シフト補正の有無について」及び「３．補正の目的について」で検討したように、本件補正は、補正前の請求項１に記載された発明特定事項を、以下に再掲するＡ．〜Ｅ．のとおり限定するものである。
Ａ．補正前の特許請求の範囲の請求項１に記載された「遅延量を調節する遅延調節回路」を「遅延量を電流値で調節する機能を有する遅延調節回路」に限定。
Ｂ．補正前の特許請求の範囲の請求項１に記載された「温度による特性変化を補償する温度補償回路」を「温度による特性変化を電流値で補償する機能を有する温度補償回路」に限定。
Ｃ．補正前の特許請求の範囲の請求項１に記載された「合成回路」から出力する「制御信号」を「前記遅延調節回路による前記遅延量を電流値で調節する機能と前記温度補償回路による温度の特性変化を電流値で補償する機能とを合わせて得られる制御信号」に限定。
Ｄ．補正前の特許請求の範囲の請求項１に記載された「温度センサ」を「現在の温度の変化に対応する温度補償信号を出力する温度センサ」に限定。
Ｅ．補正前の特許請求の範囲の請求項１に記載された「温度補償回路」が出力する「制御信号」を「電流値」に限定。
　そうすると、本願発明は補正後の発明から、上記Ａ．〜Ｅ．の限定を除いたものであり、本願発明に対して本件補正に係る上記限定を行った補正後の発明が、上記「第２　補正却下の決定」の項中の「４．独立特許要件について」の項で検討したとおり、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により当業者が容易に発明をすることができたものである。
４．むすび
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願発明はその余の請求項について論及するまでもなく拒絶すべきものである。
　よって、結論のとおり審決する。