(57)【要約】  半導体装置は、第１の導電型の第１の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上部多結晶半導体層を順次積層した積層構造を有し、前記第２の導電型にドープされた第１の多結晶半導体ゲート電極構造と、前記第２の導電型の第２の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上部多結晶半導体層を準じ積層した積層構造を有し、前記第１の導電型にドープされた第２の多結晶半導体ゲート電極構造と、前記第１の素子領域中、前記第１のゲート電極構造の両側に形成された、前記第２の導電型を有する一対の拡散領域と、前記第２の素子領域中、前記第２のゲート電極構造の両側に形成された、前記第１の導電型を有する一対の拡散領域と、よりなり、前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層を構成する半導体結晶粒は、前記上部多結晶半導体層を構成する半導体結晶粒よりも小さな粒径を有し、前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層は、前記上部多結晶半導体層のドーパント濃度以上のドーパント濃度を有する。【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、前記基板上に第１の導電型の第１の素子領域と第２の導電型の第２の素子領域を画成する素子分離構造と、
前記第１の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上部多結晶半導体層を順次積層した積層構造を有し、前記第２の導電型にドープされた第１の多結晶半導体ゲート電極構造と、
前記第２の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上部多結晶半導体層を準じ積層した積層構造を有し、前記第１の導電型にドープされた第２の多結晶半導体ゲート電極構造と、
前記第１の素子領域中、前記第１のゲート電極構造の両側に形成された、前記第２の導電型を有する一対の拡散領域と、
前記第２の素子領域中、前記第２のゲート電極構造の両側に形成された、前記第１の導電型を有する一対の拡散領域と、
よりなり、
前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層を構成する半導体結晶粒は、前記上部多結晶半導体層を構成する半導体結晶粒よりも小さな粒径を有し、
前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層は、前記上部多結晶半導体層のドーパント濃度以上のドーパント濃度を有することを特徴とする半導体装置。
【請求項２】
前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層は、１×１０２０ｃｍ−３以上のドーパント濃度を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層中の結晶粒の９０％は、１０〜５０ｎｍの結晶粒径を有することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層は１０〜５０ｎｍの膜厚を有することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１および第２の多結晶半導体ゲート電極構造のうちの一方において、前記下部多結晶半導体層および前記上部多結晶半導体層は、Ｐによりドープされていることを特徴とする請求項１記載の半導体装置。
【請求項６】
基板と、
前記基板上に形成され、前記基板上に第１の導電型の第１の素子領域と第２の導電型の第２の素子領域を画成する素子分離構造と、
前記第１の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上部多結晶半導体層を順次積層した積層構造を有し、前記第２の導電型にドープされた第１の多結晶半導体ゲート電極構造と、
前記第２の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上部多結晶半導体層を準じ積層した積層構造を有し、前記第１の導電型にドープされた第２の多結晶半導体ゲート電極構造と、
前記第１の素子領域中、前記第１のゲート電極構造の両側に形成された、前記第２の導電型を有する一対の拡散領域と、
前記第２の素子領域中、前記第２のゲート電極構造の両側に形成された、前記第１の導電型を有する一対の拡散領域と、
よりなり、
前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層を構成する半導体結晶粒は、前記上部多結晶半導体層を構成する半導体結晶粒よりも小さな粒径を有し、
前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層は、１×１０20ｃｍ-3以上のドーパント濃度を有することを特徴とする半導体装置。
【請求項７】
前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層は１０〜５０ｎｍの膜厚を有することを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第１および第２の多結晶半導体ゲート電極構造のうちの一方において、前記下部多結晶半導体層および前記上部多結晶半導体層は、Ｐによりドープされていることを特徴とする請求項６記載の半導体装置。
【請求項９】
基板と、
前記基板上に形成され、前記基板上に第１の導電型の第１の素子領域と第２の導電型の第２の素子領域を画成する素子分離構造と、
前記第１の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上部多結晶半導体層を順次積層した積層構造を有し、前記第２の導電型にドープされた第１の多結晶半導体ゲート電極構造と、
前記第２の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上部多結晶半導体層を準じ積層した積層構造を有し、前記第１の導電型にドープされた第２の多結晶半導体ゲート電極構造と、
前記第１の素子領域中、前記第１のゲート電極構造の両側に形成された、前記第２の導電型を有する一対の拡散領域と、
前記第２の素子領域中、前記第２のゲート電極構造の両側に形成された、前記第１の導電型を有する一対の拡散領域と、
よりなり、
前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層を構成する半導体結晶粒は、前記上部多結晶半導体層を構成する半導体結晶粒よりも小さな粒径を有し、
前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層は、前記上部多結晶半導体層の膜厚よりも薄い膜厚を有することを特徴とする半導体装置。
【請求項１０】
前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層は、１×１０２０ｃｍ−３以上のドーパント濃度を有することを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層は１０〜５０ｎｍの膜厚を有することを特徴とする請求項９記載の半導体装置。
【請求項１２】
前記第１および第２の多結晶半導体ゲート電極構造のうちの一方において、前記下部多結晶半導体層および前記上部多結晶半導体層は、Ｐによりドープされていることを特徴とする請求項９記載の半導体装置。
【請求項１３】
基板上に、ゲート絶縁膜を介して、第１の多結晶半導体膜を形成する工程と、
前記第1の多結晶半導体膜を、イオン注入法により、第1の導電型の不純物元素でドープする工程と、
前記第1の多結晶半導体膜上に、第２の多結晶半導体膜を形成する工程と、
前記第1および第２の多結晶半導体膜をパターニングし、前記第1および第２の多結晶半導体膜を積層したゲート電極構造を形成する工程と、
前記基板中に、前記ゲート電極構造をマスクに、前記第1の不純物元素と同一の導電型の不純物元素をイオン注入法により導入し、前記ゲート電極構造の両側に、前記第1の導電型にドープされたソースおよびドレイン拡散領域を形成し、同時に前記ゲート電極構造中、前記第２の多結晶半導体膜を、前記第1の導電型にドープする工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
さらに、前記第２の多結晶半導体膜を形成する工程の後、前記第1および第２の多結晶半導体膜をパターニングする工程の前に、前記第２の多結晶半導体膜に、前記第1の導電型の不純物元素と同一の導電型の不純物元素をイオン注入法により導入し、前記第２の多結晶半導体膜を、前記第1の導電型にドープする工程を含むことを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
第1の素子領域と第２の素子領域が画成された基板上に、ゲート絶縁膜を介して、第１の多結晶半導体膜を、前記第1の多結晶半導体膜が、前記第１および第２の素子領域を覆うように形成する工程と、
前記第1の素子領域上において、前記第1の多結晶半導体膜を、イオン注入法により、第1の導電型の不純物元素でドープする工程と、
前記第２の素子領域上において、前記第1の多結晶半導体膜を、イオン注入法により、第２の導電型の不純物元素でドープする工程と、
前記第1の多結晶半導体膜上に、前記第1および第２の素子領域にわたり、第２の多結晶半導体膜を形成する工程と、
前記第1および第２の多結晶半導体膜をパターニングし、各々前記第1および第２の多結晶半導体膜を積層した第1および第２のゲート電極構造を、それぞれ前記第1および第２の素子領域上に形成する工程と、
前記基板のうち前記第1の素子領域に、前記第1のゲート電極構造をマスクに、前記第1の不純物元素と同一の導電型の不純物元素をイオン注入法により導入し、前記第1のゲート電極構造の両側に、前記第1の導電型にドープされた第1のソースおよび第1のドレイン拡散領域を形成し、同時に前記第1のゲート電極構造中、前記第２の多結晶半導体膜を、前記第1の導電型にドープする工程と、
前記基板のうち前記第２の素子領域に、前記第２のゲート電極構造をマスクに、前記第２の不純物元素と同一の導電型の不純物元素をイオン注入法により導入し、前記第２のゲート電極構造の両側に、前記第２の導電型にドープされた第２のソースおよび第２のドレイン拡散領域を形成し、同時に前記第２のゲート電極構造中、前記第２の多結晶半導体膜を、前記第1の導電型にドープする工程と、
を含むことを特徴とするＣＭＯＳ半導体装置の製造方法。
【請求項１６】
さらに、前記第２の多結晶半導体膜を形成する工程の後、前記第1および第２の多結晶半導体膜をパターニングする工程の前に、前記第２の多結晶半導体膜のうち、前記第1の素子領域に対応する部分に、前記第1の導電型の不純物元素と同一の導電型の不純物元素をイオン注入法により導入し、前記第２の多結晶半導体膜を、前記第1の導電型にドープする工程と、前記第２の多結晶半導体膜のうち、前記第２の素子領域に対応する部分に、前記第２の導電型の不純物元素と同一の導電型の不純物元素をイオン注入法により導入し、前記第２の多結晶半導体膜を、前記第２の導電型にドープする工程と、を含むことを特徴とする請求項１５記載のＣＭＯＳ半導体装置の製造方法。
【請求項１７】
少なくとも前記第１の素子領域において、前記１対の拡散領域の少なくとも一部が、前記基板と前記ゲート絶縁膜との界面よりも高い隆起位置に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項１８】
前記隆起位置は、前記界面から測って、前記上部多結晶半導体層の膜厚に略対応した高さだけ、隆起していることを特徴とする請求項１７記載の半導体装置。
【請求項１９】
前記隆起位置において、前記１対の拡散領域の下端は、前記上部多結晶半導体層の膜厚に略対応した深さ位置に形成されていることを特徴とする請求項１７記載の半導体装置。
【請求項２０】
少なくとも前記第１の素子領域において、前記１対の拡散領域の少なくとも一部が、前記基板と前記ゲート絶縁膜との界面よりも高い隆起位置に形成されていることを特徴とする請求項６記載の半導体装置。
【請求項２１】
前記隆起位置は、前記界面から測って、前記上部多結晶半導体層の膜厚に略対応した高さだけ、隆起していることを特徴とする請求項２０記載の半導体装置。
【請求項２２】
前記隆起位置において、前記１対の拡散領域の下端は、前記上部多結晶半導体層の膜厚に略対応した深さ位置に形成されていることを特徴とする請求項２０記載の半導体装置。
【請求項２３】
少なくとも前記第１の素子領域において、前記１対の拡散領域の少なくとも一部が、前記基板と前記ゲート絶縁膜との界面よりも高い隆起位置に形成されていることを特徴とする請求項９記載の半導体装置。
【請求項２４】
前記隆起位置は、前記界面から測って、前記上部多結晶半導体層の膜厚に略対応した高さだけ、隆起していることを特徴とする請求項２３記載の半導体装置。
【請求項２５】
前記隆起位置において、前記１対の拡散領域の下端は、前記上部多結晶半導体層の膜厚に略対応した深さ位置に形成されていることを特徴とする請求項２３記載の半導体装置。
【請求項２６】
半導体基板上に、ゲート絶縁膜を介して、第１の多結晶半導体膜を形成する工程と、
前記第1の多結晶半導体膜を、イオン注入法により、第1の導電型の不純物元素でドープする工程と、
前記第１の多結晶半導体膜上に、ダミー絶縁膜を堆積する工程と、
前記第１の多結晶半導体膜およびその上のダミー絶縁膜をパターニングし、ダミーゲートパターンを形成する工程と、
前記ダミーゲートパターンの両側壁面にダミー側壁絶縁膜を形成する工程と、
前記ダミー絶縁膜を、前記ダミー側壁絶縁膜に対して選択的にエッチングして除去し、前記第１の他結晶半導体膜を露出する工程と、
前記半導体基板上、前記ダミー側壁絶縁膜の両外側において半導体層を選択成長してソースおよびドレイン領域を形成し、同時に前記第１の多結晶半導体層上に、第２の多結晶半導体層を選択成長して積層ゲート電極構造を形成する工程と、
前記ソースおよびドレイン領域中に不純物元素をイオン注入により導入し、前記ソースおよびドレイン領域にソースおよびドレイン拡散領域をそれぞれ形成する工程と、同時に前記第２の多結晶半導体層中に前記不純物元素をイオン注入法により導入する工程と、
を特徴とする半導体装置の製造方法。
【請求項２７】
前記半導体層の選択工程の後成長工程の後、前記ソースおよびドレイン拡散領域の形成工程の前に、前記ダミー側壁絶縁膜を除去する工程と、前記積層ゲート電極構造をマスクに、前記半導体基板中、前記積層ゲート電極構造の両側の部分に不純物元素をイオン注入法により導入する工程と、前記積層ゲート電極構造上に側壁絶縁膜を形成する工程とを含み、前記ソースおよびドレイン拡散領域を形成する工程は、前記積層ゲート絶縁膜および前記側壁絶縁膜をマスクに前記不純物元素をイオン注入することにより実行されることを特徴とする請求項２６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特にポリシリコンゲート電極を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタは、半導体集積回路装置として広く使われている。【０００３】
ＭＯＳトランジスタにおいて動作速度を向上させるには、ゲート長の短縮が有効であり、このため、ＭＯＳトランジスタの微細化の努力がなされている。その結果、今日ではゲート長が６０ｎｍを切るような超微細化ＭＯＳトランジスタが実現されている。【０００４】
このような超微細化ＭＯＳトランジスタにおいて、所望の高速動作、すなわち電流駆動能力を達成し、さらに短チャネル効果を抑制するためには、ゲート絶縁膜の膜厚を、いわゆるスケーリング則に従って低減することが重要である。【０００５】
すなわち、ＭＯＳトランジスタのチャネル領域に誘起されるキャリアの密度はゲート容量に比例するが、ゲート容量はゲート絶縁膜の膜厚に反比例し、従って、ゲート絶縁膜の膜厚を低減することにより電流駆動能力が増大する。またゲート電極により、ゲート電極直下に誘起される電界は、ゲート絶縁膜と、前記ゲート絶縁膜下のチャネル領域中に形成される空乏層とに配分されるが、ゲート絶縁膜の膜厚を低減することにより、前記空乏層に印加される電界が増大し、短チャネル効果を効果的に抑制することが可能になる。【０００６】
一方、このようにゲート絶縁膜の膜厚を低減した場合、例えばゲート絶縁膜の信頼性の低下など、新たな問題も生じる。【０００７】
すなわち、このように薄いゲート絶縁膜を使った場合、ゲート電極にドーパントとして導入された不純物元素がゲート絶縁膜を通過して、チャネル領域に侵入する問題が生じる。このようなチャネル領域への不純物元素の侵入が生じると、ＴＤＤＢ（time-dependent dielectric breakdown）特性が劣化してしまう。【０００８】
またゲート絶縁膜の膜厚が１０ｎｍ以下に低減されると、ゲート電極中を、ゲート絶縁膜との界面から上方に向かってわずかに延在する空乏層の効果が無視できなくなり、ゲート絶縁膜の実効的な膜厚が増大してしまう。その結果、チャネル領域に誘起されるキャリアの密度が減少し、ＭＯＳトランジスタの電流駆動能力が減少してしまう。
【特許文献１】特開２００１−０６８６６２号公報
【特許文献２】特開平０６−２４４１３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ここで、図１および２を参照しながら、従来のＭＯＳトランジスタおよびその製造工程を、ｎチャネルＭＯＳトランジスタを例に、概観する。【００１０】
図１を参照するに、ｐ型シリコン基板４１上に、素子領域を画成するように素子分離領域４２が形成され、さらに前記素子領域にｐ型ウェル４３が形成される。さらに熱酸化工程および窒素雰囲気中での熱処理を行うことにより、前記シリコン基板４１の表面に、厚さが例えば２ｎｍの絶縁膜４４を、ゲート絶縁膜として形成する。【００１１】
さらにＣＶＤ法により、前記シリコン基板４１の全面に、前記絶縁膜４４を覆うように、厚さが１００ｎｍ程度のポリシリコン膜を堆積し、さらにドーパント不純物元素としてＰ（リン）を、１０ｋｅＶの加速エネルギ下、６×１０15ｃｍ-2のドーズ量でイオン注入し、さらにこのようにして得られたポリシリコン膜をパターニングすることにより、ゲート長が６０ｎｍのポリシリコンゲート電極パターン４５を形成する。【００１２】
さらに前記シリコン基板４１中に、前記ポリシリコンゲート電極パターン４５をマスクにＰあるいはＡｓ（砒素）をイオン注入し、前記ｐ型ウェル４３中、前記ゲート電極４５の両側に、１対のｎ型エクステンション拡散領域４６を形成する。【００１３】
さらに前記ゲート電極パターン４５の両側に、１対の側壁絶縁膜４７を形成し、前記ゲート電極パターン４５および前記１対の側壁絶縁膜をマスクに、ＰあるいはＡｓをイオン注入し、前記素子領域４３中、前記側壁絶縁膜のそれぞれの外側に、前記ｐチャネルＭＯＳトランジスタのソースおよびドレイン領域となるｎ＋型拡散領域４８を形成する。【００１４】
さらにこのようにしてイオン注入された構造を１０００℃の温度で急速熱処理（ＲＴＡ）し、注入された不純物元素を活性化する。【００１５】
最後に、前記ポリシリコンゲート電極パターン４５および前記ｎ＋型拡散領域４８の表面にシリサイド層４９を、サリサイド工程により形成する。【００１６】
図２は、前記ゲート電極パターン４５の、図１中、線Ａ−Ａ'に沿った、すなわちゲート幅方向の断面図を示す。【００１７】
図２を参照するに、ゲート電極パターン４５は単層のポリシリコン膜より構成されており、前記ポリシリコン膜は、その上面から下面まで延在する柱状のＳｉ結晶粒より構成されていることがわかる。このような微構造を有するポリシリコン膜では、Ｓｉ結晶の結晶粒界５１も、前記ポリシリコン膜の上面から下面まで、連続して延在する。【００１８】
このような柱状Ｓｉ結晶粒の粒径は、図３Ａ，３Ｂに示すように、形成されるポリシリコン膜の膜厚により変化し、前記ポリシリコン膜の膜厚が大きい場合には、前記Ｓｉ結晶粒の粒径も、図３Ａに示すように増大するのに対し、前記ポリシリコン膜の膜厚が小さい場合には、図３Ｂに示すように、ポリシリコン膜中のＳｉ結晶粒の粒径も減少する。このようなＳｉ結晶粒の粒径の膜厚依存性は、特にポリシリコン膜の膜厚が１００ｎｍ以下である場合に顕著に現れる。【００１９】
ところで、このようなポリシリコンゲート電極パターン４５をゲート絶縁膜４４上に形成したＭＯＳトランジスタについて、ＴＤＤＢ特性を調べたところ、ポリシリコンゲート電極パターン４５中のＳｉ結晶粒の粒径を抑制した場合に、ＴＤＤＢ特性が向上することが見出された。これは、特にポリシリコンゲート電極パターン４５をＰでドープした、ｎチャネルＭＯＳトランジスタの場合に顕著に現れる。【００２０】
このように、ＭＯＳトランジスタのＴＤＤＢ特性を向上させるには、ポリシリコンゲート電極パターン４５の膜厚を減少させることが効果的であることがわかる。【００２１】
しかし、このように膜厚を減少させたポリシリコンゲート電極パターン４５では、シリサイド層４９を形成する際に、ＭＯＳトランジスタの動作に重要なゲート絶縁膜が影響を受けてしまう。またゲート電極パターン４５上のシリサイド層４９は、ソース／ドレイン領域４８上のシリサイド層４９と同時に形成されることを考えると、ポリシリコンゲート電極パターン４５の膜厚を単純に低減するのは困難であることがわかる。（すなわち、ゲート電極パターン４５の膜厚が小さすぎると側壁絶縁膜４７によって分離されているソース／ドレイン領域４８上のシリサイド層４９とゲート電極パターン４５上のシリサイド層４９との距離が近くなり、短絡の危険が大きくなる。）
これに対し、図４に示すように、ポリシリコン膜の形成を二段階で行い、最初に下部ポリシリコン膜５２を薄く形成し、その後で上部ポリシリコン膜５３を厚く形成することにより、前記下部ポリシリコン膜５２においてＳｉ結晶粒５０の粒径を抑制し、上部ポリシリコン膜５３においてはＳｉ結晶粒５０の粒径を増大させる微構造を形成する技術が知られている。【００２２】
例えば図４の構造では、上部ポリシリコン膜５３では結晶粒界５１が、膜５３の上部から下部まで連続して延在し、下部ポリシリコン膜５２でも、結晶粒界５１が、膜５２の上部から下部まで連続して延在している。【００２３】
図４の技術は、ポリシリコン膜の膜厚を制御することにより、膜中のＳｉ結晶粒の粒径の制御を行うものであり、このような構造のポリシリコン膜をゲート電極に使うことにより、ＭＯＳトランジスタのＴＤＤＢ特性を向上させることが提案されている。【００２４】
例えば特許文献１には、ゲート絶縁膜上に薄いアモルファスシリコン膜を形成し、これを結晶化させて粒径の小さいＳｉ結晶粒よりなるポリシリコン膜に変換し、さらにその上に、より厚いポリシリコン膜を、より大きな結晶粒径で形成し、さらにこのようにして得られた二層構造のポリシリコン膜に不純物元素のイオン注入を行う技術が記載されている。【００２５】
また特許文献２には、ドープされた薄いアモルファスシリコン膜を堆積しては結晶化する工程を繰り返し、小粒径のポリシリコン膜よりなる、応力の緩和されたポリシリコンゲート電極膜を得る技術が記載されている。【００２６】
しかし、特許文献１に記載の技術の場合、イオン注入エネルギの選択に関連して、以下に説明する問題が生じる。【００２７】
図５Ａ〜５Ｃは、最初に図４と同様な二層構造のポリシリコン膜を形成した後、比較的低エネルギで不純物元素のイオン注入を行った場合を示す。【００２８】
図５Ａを参照するに、最初に前記ゲート絶縁膜４４上に、小粒径のＳｉ結晶粒よりなる薄い非ドープポリシリコン膜５２を堆積した後、より大粒径のＳｉ結晶粒よりなる厚い非ドープポリシリコン膜５３が堆積され、図５Ｂの工程において、このようにして形成された二層構造ポリシリコン膜中に、Ｐを低い加速エネルギでイオン注入する。【００２９】
この場合、導入されたＰは、図５Ｂに示すように、前記上部ポリシリコン膜５３の下部にまでは到達せず、膜５３の上部に留まり、前記Ｐが導入された前記ポリシリコン膜５３の上部のみが、イオン注入の結果、非晶質状態５４に変化する。【００３０】
そこで、このような構造を熱処理した場合、図５Ｃに示すように、前記非晶質状態部分５４が結晶化し、当初のポリシリコン層５３が、前記非晶質状態部分５４において、前記当初のポリシリコン膜５３よりも大きな粒径のＳｉ結晶粒よりなるポリシリコン層５５に変化する。またこれと同時に、前記非晶質部分５４からＰが拡散し、前記当初のポリシリコン膜５３の全体が、前記ポリシリコン層５５の下部の部分まで含めて、ｎ＋型にドープされる。【００３１】
一方、前記不純物注入領域５４からの不純物元素の拡散は、前記下側ポリシリコン膜５２には到達せず、あるいは到達してもわずかであり、このため、前記下側ポリシリコン膜５２中においては、ｎ型不純物元素を充分な濃度に導入することができない。【００３２】
図５Ｃに示すような構造の多層構造のポリシリコン膜をＭＯＳトランジスタのゲート電極に使った場合、ポリシリコンゲート電極からのドーパント不純物元素の、チャネル領域への拡散（チャネリング）は、前記粒径の小さいＳｉ結晶粒よりなる最下層のポリシリコン膜５２により効果的に抑制されるが、一方で、前記ポリシリコンゲート電極の、特に下部の不純物濃度が低いことから、ゲート電圧を印加した場合にポリシリコンゲート電極が空乏化しやすく、ゲート絶縁膜の実効的な膜厚が増大してしまい、トランジスタの電流駆動能力が低下してしまう。【００３３】
一方、図５Ａに対応する図６Ａの構造において、イオン注入を大きなエネルギで、深い位置まで行った場合、図６Ｂに示すように前記上側ポリシリコン膜５３の全体が、アモルファス状態５７に変化してしまい、その後で前記アモルファス膜５７の結晶化を行った場合、図６Ｃに示すように前記アモルファス層５７の全体が結晶化し、大きな粒径の単層のポリシリコン膜５８が形成されてしまう。【００３４】
このようなポリシリコン膜５８では、不純物元素のチャネル領域への拡散を抑制することができない。【００３５】
一方、前記特許文献２に記載の方法では、前記ゲート空乏化の問題およびポリシリコンゲート電極が粗粒になることによる、ＴＤＤＢ特性の劣化の問題は回避することができるが、ゲート電極が不純物元素をドープされた状態で形成されるため、不純物元素の種類が制限され、ＣＭＯＳ素子など、ｐ型ゲート電極とｎ型ゲート電極を有する半導体集積回路装置を製造するのが困難である問題点を有している。このような、いわゆるin-situ ドープゲート電極を使ってｐ型ゲート電極とｎ型ゲート電極を形成しようとすると、これらを別々の成膜工程により形成することになるが、ＣＭＯＳ素子などのデュアルゲート素子において、このようにゲート電極を別々の成膜工程により形成するのは現実的でない。【００３６】
本発明は、製造工程を複雑にすることなく、ポリシリコンゲート電極の空乏化を抑制でき、かつＴＤＤＢ特性を向上できる半導体装置およびその製造方法を提供することを課題とする。【００３７】
本発明はさらに、上記特徴を有する半導体装置において、製造工程を複雑にすることなく、短チャネル効果を抑制できる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【００３８】
一の側面によれば本発明は、基板と、前記基板上に形成され、前記基板上に第１の導電型の第１の素子領域と第２の導電型の第２の素子領域を画成する素子分離構造と、前記第１の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上部多結晶半導体層を順次積層した積層構造を有し、前記第２の導電型にドープされた第１の多結晶半導体ゲート電極構造と、前記第２の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上部多結晶半導体層を順次積層した積層構造を有し、前記第１の導電型にドープされた第２の多結晶半導体ゲート電極構造と、前記第１の素子領域中、前記第１のゲート電極構造の両側に形成された、前記第２の導電型を有する一対の拡散領域と、前記第２の素子領域中、前記第２のゲート電極構造の両側に形成された、前記第１の導電型を有する一対の拡散領域と、よりなり、前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層を構成する半導体結晶粒は、前記上部多結晶半導体層を構成する半導体結晶粒よりも小さな粒径を有し、前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層は、前記上部多結晶半導体層のドーパント濃度以上のドーパント濃度を有することを特徴とする半導体装置を提供する。【００３９】
他の側面によれば本発明は、基板と、前記基板上に形成され、前記基板上に第１の導電型の第１の素子領域と第２の導電型の第２の素子領域を画成する素子分離構造と、前記第１の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上部多結晶半導体層を順次積層した積層構造を有し、前記第２の導電型にドープされた第１の多結晶半導体ゲート電極構造と、前記第２の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上部多結晶半導体層を順次積層した積層構造を有し、前記第１の導電型にドープされた第２の多結晶半導体ゲート電極構造と、前記第１の素子領域中、前記第１のゲート電極構造の両側に形成された、前記第２の導電型を有する一対の拡散領域と、前記第２の素子領域中、前記第２のゲート電極構造の両側に形成された、前記第１の導電型を有する一対の拡散領域と、よりなり、前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層を構成する半導体結晶粒は、前記上部多結晶半導体層を構成する半導体結晶粒よりも小さな粒径を有し、前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層は、１×１０20ｃｍ-3以上のドーパント濃度を有することを特徴とする半導体装置を提供する。【００４０】
さらに他の側面によれば本発明は、基板と、前記基板上に形成され、前記基板上に第１の導電型の第１の素子領域と第２の導電型の第２の素子領域を画成する素子分離構造と、前記第１の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上部多結晶半導体層を順次積層した積層構造を有し、前記第２の導電型にドープされた第１の多結晶半導体ゲート電極構造と、前記第２の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上部多結晶半導体層を順次積層した積層構造を有し、前記第１の導電型にドープされた第２の多結晶半導体ゲート電極構造と、前記第１の素子領域中、前記第１のゲート電極構造の両側に形成された、前記第２の導電型を有する一対の拡散領域と、前記第２の素子領域中、前記第２のゲート電極構造の両側に形成された、前記第１の導電型を有する一対の拡散領域と、よりなり、前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層を構成する半導体結晶粒は、前記上部多結晶半導体層を構成する半導体結晶粒よりも小さな粒径を有し、前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層は、前記上部多結晶半導体層の膜厚よりも薄い膜厚を有することを特徴とする半導体装置を提供する。【００４１】
さらに他の側面によれば本発明は、基板上に、ゲート絶縁膜を介して、第１の多結晶半導体膜を形成する工程と、前記第1の多結晶半導体膜を、イオン注入法により、第1の導電型の不純物元素でドープする工程と、前記第1の多結晶半導体膜上に、第２の多結晶半導体膜を形成する工程と、前記第1および第２の多結晶半導体膜をパターニングし、前記第1および第２の多結晶半導体膜を積層したゲート電極構造を形成する工程と、前記基板中に、前記ゲート電極構造をマスクに、前記第1の不純物元素と同一の導電型の不純物元素をイオン注入法により導入し、前記ゲート電極構造の両側に、前記第1の導電型にドープされたソースおよびドレイン拡散領域を形成し、同時に前記ゲート電極構造中、前記第２の多結晶半導体膜を、前記第1の導電型にドープする工程と、を含むことを特徴とする半導体装置の製造方法を提供する。【００４２】
さらに他の側面によれば本発明は、半導体基板上に、ゲート絶縁膜を介して、第１の多結晶半導体膜を形成する工程と、前記第1の多結晶半導体膜を、イオン注入法により、第1の導電型の不純物元素でドープする工程と、前記第１の多結晶半導体膜上に、ダミー絶縁膜を堆積する工程と、前記第１の多結晶半導体膜およびその上のダミー絶縁膜をパターニングし、ダミーゲートパターンを形成する工程と、前記ダミーゲートパターンの両側壁面にダミー側壁絶縁膜を形成する工程と、前記ダミー絶縁膜を、前記ダミー側壁絶縁膜に対して選択的にエッチングして除去し、前記第１の多結晶半導体膜を露出する工程と、前記半導体基板上、前記ダミー側壁絶縁膜の両外側において半導体層を選択成長してソースおよびドレイン領域を形成し、同時に前記第１の多結晶半導体層上に、第２の多結晶半導体層を選択成長して積層ゲート電極構造を形成する工程と、前記ソースおよびドレイン領域中に不純物元素をイオン注入により導入し、前記ソースおよびドレイン領域にソースおよびドレイン拡散領域をそれぞれ形成する工程と、同時に前記第２の多結晶半導体層中に前記不純物元素をイオン注入法により導入する工程と、を特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００４３】
本発明によれば、製造工程を複雑にすることなく、ポリシリコンゲート電極の空乏化が抑制され、同時にＴＤＤＢ特性の劣化が抑制された、半導体装置を実現することが可能になる。かかる半導体装置では、ポリシリコンゲート電極のドープがイオン注入によりなされるため、本発明によれば、導電型の異なるポリシリコンゲートを有する、例えばＣＭＯＳ素子を、簡単な工程で製造することが可能になる。【００４４】
さらに本発明によれば、このような半導体装置において、ソース／ドレイン領域を半導体基板上に、多層構造のポリシリコンゲート電極中の上部ポリシリコン層の形成と同時に再成長により、シリコン基板面よりも高い位置に形成し、さらにかかる再成長ソース／ドレイン領域をイオン注入法により所望の導電型にドープすることにより、ソース／ドレイン拡散領域の下端がシリコン基板の表面近傍に位置し、短チャネル効果を効果的に抑制することが可能になる。
【図面の簡単な説明】
【００４５】
【図１】本発明の関連技術によるＭＯＳトランジスタの構成を示す概略図である。
【図２】図１のＡ−Ａ断面を拡大して示す図である。
【図３Ａ】結晶粒径の膜厚依存性を説明する図（その１）である。
【図３Ｂ】結晶粒径の膜厚依存性を説明する図（その２）である。
【図４】本発明の関連技術による、二段階成長工程により得られた多層ポリシリコン膜の構造を示す図である。
【図５Ａ】本発明の関連技術の問題点を説明する図（その１）である。
【図５Ｂ】本発明の関連技術の問題点を説明する図（その２）である。
【図５Ｃ】本発明の関連技術の問題点を説明する図（その３）である。
【図６Ａ】本発明の関連技術の問題点を説明する別の図（その１）である。
【図６Ｂ】本発明の関連技術の問題点を説明する別の図（その２）である。
【図６Ｃ】本発明の関連技術の問題点を説明する別の図（その３）である。
【図７】本発明の原理を説明する図である。
【図８】本発明の原理を説明する別の図である。
【図９Ａ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その１）である。
【図９Ｂ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その２）である。
【図９Ｃ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その３）である。
【図９Ｄ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その４）である。
【図９Ｅ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その５）である。
【図９Ｆ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その６）である。
【図９Ｇ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その７）である。
【図９Ｈ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その８）である。
【図９Ｉ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その９）である。
【図９Ｊ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その１０）である。
【図９Ｋ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その１１）である。
【図９Ｌ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その１２）である。
【図９Ｍ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その１３）である。
【図９Ｎ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その１４）である。
【図９Ｏ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その１５）である。
【図９Ｐ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その１６）である。
【図９Ｑ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その１７）である。
【図９Ｒ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その１８）である。
【図１０Ａ】本発明の第２の実施形態によるｎチャネルＭＯＳトランジスタの製造工程を示す図（その１）である。
【図１０Ｂ】本発明の第２の実施形態によるｎチャネルＭＯＳトランジスタの製造工程を示す図（その２）である。
【図１０Ｃ】本発明の第２の実施形態によるｎチャネルＭＯＳトランジスタの製造工程を示す図（その３）である。
【図１０Ｄ】本発明の第２の実施形態によるｎチャネルＭＯＳトランジスタの製造工程を示す図（その４）である。
【図１０Ｅ】本発明の第２の実施形態によるｎチャネルＭＯＳトランジスタの製造工程を示す図（その５）である。
【図１０Ｆ】本発明の第２の実施形態によるｎチャネルＭＯＳトランジスタの製造工程を示す図（その６）である。
【図１０Ｇ】本発明の第２の実施形態によるｎチャネルＭＯＳトランジスタの製造工程を示す図（その７）である。
【図１１Ａ】本発明の第３の実施形態によるｎチャネルＭＯＳトランジスタの製造工程を示す図（その１）である。
【図１１Ｂ】本発明の第３の実施形態によるｎチャネルＭＯＳトランジスタの製造工程を示す図（その２）である。
【図１１Ｃ】本発明の第３の実施形態によるｎチャネルＭＯＳトランジスタの製造工程を示す図（その３）である。
【図１１Ｄ】本発明の第３の実施形態によるｎチャネルＭＯＳトランジスタの製造工程を示す図（その４）である。
【図１１Ｅ】本発明の第３の実施形態によるｎチャネルＭＯＳトランジスタの製造工程を示す図（その５）である。
【図１１Ｆ】本発明の第３の実施形態によるｎチャネルＭＯＳトランジスタの製造工程を示す図（その６）である。
【図１１Ｇ】本発明の第３の実施形態によるｎチャネルＭＯＳトランジスタの製造工程を示す図（その７）である。
【図１１Ｈ】本発明の第３の実施形態によるｎチャネルＭＯＳトランジスタの製造工程を示す図（その８）である。
【図１１Ｉ】本発明の第３の実施形態によるｎチャネルＭＯＳトランジスタの製造工程を示す図（その９）である。
【図１１Ｊ】本発明の第３の実施形態によるｎチャネルＭＯＳトランジスタの製造工程を示す図（その１０）である。
【図１１Ｋ】本発明の第３の実施形態によるｎチャネルＭＯＳトランジスタの製造工程を示す図（その１１）である。
【符号の説明】
【００４６】
１，１１，４１    シリコン基板
１Ｉ，１７，４２    素子分離絶縁膜
２，１９，４４    ゲート絶縁膜
３，４，５，４５    ポリシリコンゲート電極
６Ｄ，６Ｇ，６Ｓ，４９  シリサイド層
７Ａ，７Ｂ    ソース／ドレイン領域
７ａ，７ｂ，１１ａ〜１１ｈ，４６，４８  拡散領域
１１Ａ，１１Ｂ  素子領域
１６    熱酸化膜
１８Ａ    ｐ型ウェル
１８Ｂ    ｎ型ウェル
２０，２３，２４，５２，５３，５８    ポリシリコン膜
２２Ａ    ｎ型非晶質シリコン膜
２２Ｂ    ｐ型非晶質シリコン膜
２３Ａ    ｎ型下側ポリシリコン膜
２３Ｂ    ｐ型下側ポリシリコン膜
２４Ａ，３６Ａ    ｎ型上側ポリシリコン膜
２４Ｂ    ｐ型上側ポリシリコン膜
２４Ｉ    ダミー絶縁膜
２４ＧＡ，２４ＧＢ，３４ＧＡ  積層ゲート電極構造
２７，４７    側壁絶縁膜
２７Ｉ    ダミー側壁絶縁膜
２５Ａ，２８Ａ    Ｐ+イオン
２５Ｂ，２８Ｂ，３３    Ｂ+イオン
３２    ＣｏＳｉ2層
５１    結晶粒界
５４    非晶質領域
【発明を実施するための最良の形態】
【００４７】
［原理］
図７，８は、本発明の原理を示す。【００４８】
図７を参照するに、半導体基板１上には素子分離構造１Ｉにより素子領域１Ａが画成されており、前記素子領域１Ａ内においては前記シリコン基板１上に、ゲート絶縁膜２を介して、多結晶半導体ゲート電極３が形成されている。【００４９】
さらに前記半導体基板１中には、前記多結晶半導体ゲート電極３の互いに対向する一対の側壁面に対応して、ソースおよびドレインエクステンション領域７ａ，７ｂが形成されており、さらに前記多結晶半導体ゲート電極３のそれぞれの側壁面上に形成された側壁絶縁膜の外側には、前記ソースおよびドレインエクステンション領域７ａ，７ｂにそれぞれ連続して、ソースおよびドレイン領域７Ａ，７Ｂが形成されている。【００５０】
さらに前記ソース領域７Ａの表面にはシリサイド層６Ｓが、ドレイン領域７Ｂの表面にはシリサイド層６Ｄが、さらに前記ポリシリコンゲート電極３の表面には、シリサイド層６Ｇが形成されている。【００５１】
図７，８に示すように、本発明では、前記多結晶半導体ゲート電極３は、膜厚が小さく結晶粒径の小さな下側多結晶半導体層４と、前記下側多結晶半導体層４上に形成された、膜厚が大きき結晶粒径の大きな上側多結晶半導体層５より構成されており、前記下側多結晶半導体層４は、前記上側多結晶半導体層５よりも高い不純物濃度でドープされている。【００５２】
図７，８の半導体装置では、このように多結晶半導体ゲート電極３の下側多結晶半導体層４を、前記半導体層４中の結晶粒径が、上側多結晶半導体層５の結晶粒径よりも小さくなるように、好ましくは、前記半導体層４中の結晶粒の９０％が１０〜５０ｎｍの粒径を有するように形成することにより、ＴＤＤＢ特性の劣化が抑制され、ゲート電極３中の不純物元素が、前記ゲート絶縁膜２を通過してチャネル領域に侵入する問題が抑制される。このように多結晶半導体層４中に、１０〜５０ｎｍの結晶粒径を実現するためには、前記多結晶半導体層４を、１０〜５０ｎｍの膜厚に形成すればよい。【００５３】
また図７，８の半導体装置では、前記ゲート絶縁膜２に接する下側多結晶半導体層４のドーパント濃度を、前記上側多結晶半導体層５のドーパント濃度よりも高く、典型的には１×１０20ｃｍ-3以上の濃度に設定することにより、前記ゲート電極の空乏化の問題を回避することが可能になる。【００５４】
このようなゲート空乏化の問題、およびＴＤＤＢ特性の劣化の問題は、ドーパント不純物元素としてＰを使ったｎ型半導体装置において顕著に現れるが、本発明はドーパント元素としてＢを使ったｐ型半導体装置においても有効である。さらに、これら下側多結晶半導体層４および上側多結晶半導体層５をイオン注入法により、それぞれの層の成膜後にp型あるいはｎ型にドープすることにより、単一の半導体基板上にＣＭＯＳ素子など、デュアルゲート半導体装置を容易に形成することが可能になる。
［第１の実施形態］
次に本発明の第1の実施形態によるＣＭＯＳ素子の製造方法について、図９Ａ〜９Ｒを参照しながら説明する。【００５５】
図９Ａを参照するに、比抵抗が１０Ω・ｃｍの（１００）面方位を有するｐ型シリコン基板１１上には、厚さが１０ｎｍの熱酸化膜１２と厚さが１００ｎｍの窒化シリコン膜１３が順次形成されており、図９Ｂの工程において、レジストパターン１４をマスクに、前記窒化シリコン膜１３および熱酸化膜１２をパターニングし、さらに前記ＳｉＮ膜１３をマスクに前記シリコン基板１１をドライエッチングすることにより、前記シリコン基板１１上に、深さが例えば２５０ｎｍの素子分離溝１５を、素子領域１１Ａおよび１１Ｂを画成するように形成する。前記素子領域１１Ａおよび１１Ｂには、後で説明するように、それぞれｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタが形成される。【００５６】
さらに図９Ｃの工程において前記レジストパターン１４を除去し、さらに基板１１全体を酸化雰囲気中において熱処理して前記素子分離溝１５の表面に熱酸化膜１６を、典型的には５ｎｍの厚さに形成した後、高密度プラズマＣＶＤ法によりＳｉＯ2膜を、前記シリコン基板１１上に、前記素子分離溝１５を充填するように、例えば５００ｎｍの厚さに堆積する。【００５７】
さらに前記窒化シリコン膜１３および熱酸化膜１２をストッパに、前記シリコン基板１１上のＳｉＯ2膜１２をＣＭＰ（化学機械研磨）法により除去し、その後、前記窒化シリコン膜１３およびＳｉＯ2膜１２をエッチングにより除去する。これにより、素子分離領域１７が形成される。【００５８】
次に図９Ｄの工程において、前記図９Ｃの構造上に、前記素子領域１１Ａを露出するレジストパターンＲ１を形成し、前記レジストパターンＲ１をマスクに、Ｂ+を、１２０ｋｅｖの加速エネルギ下、２〜３×１０13ｃｍ-2のドーズ量でイオン注入する。【００５９】
さらに図９Ｅの工程において、前記素子領域１１Ｂを露出するレジストパターンＲ２を形成し、前記レジストパターンＲ２をマスクに、Ｐを３００ｋｅＶの加速エネルギ下、２〜３×１０13ｃｍ-2のドーズ量でイオン注入する。【００６０】
さらに、図９Ｆの工程においては前記レジストパターンＲ２を除去した後、９５０〜１０００℃の温度で１０〜３０秒間熱処理し、前記ウェル１８Ａ，１８Ｂに導入されたそれぞれの不純物元素を活性化し、前記素子領域１１Ａにおいてｐ型ウェル１８Ａを、また前記素子領域１１Ｂにおいてｎ型ウェル１８Ｂを形成する。【００６１】
さらに図９Ｆの工程では、前記素子領域１１Ａおよび１１Ｂに、しきい値調整のため、それぞれＢ＋およびＰ＋を適量イオン注入した後、８００〜９００℃の温度で熱酸化処理を行って厚さが２ｎｍの熱酸化膜を形成し、さらに窒素雰囲気中で熱処理することにより、前記熱酸化膜を窒化し、ＳｉＯＮゲート絶縁膜１９を形成する。【００６２】
さらに図９Ｆの工程では、前記ＳｉＯＮゲート絶縁膜１９の形成工程に引き続き、減圧ＣＶＤ法により、５８０〜６２０℃、例えば６００℃の基板温度においてポリシリコン膜２０を、１０〜５０ｎｍ、例えば３０ｎｍの厚さに堆積する。【００６３】
このようにして形成されたポリシリコン膜２０では、先に説明した図３Ｂと同様に、膜中に膜厚とほぼ等しい１０〜５０ｎｍの粒径のＳｉ結晶粒が形成される。【００６４】
次に図９Ｇの工程において、前記ポリシリコン膜２０上に前記素子領域１１Ａを露出するレジストパターンＲ３を形成し、前記レジストパターンＲ３をマスクにＰイオン２１Ａを、３〜３０ｋｅＶ、例えば１０ｋｅＶの加速エネルギ下、１〜３×１０15ｃｍ-2、例えば２×１０15ｃｍ-2のドーズ量でイオン注入する。このようなイオン注入の結果、前記ポリシリコン膜２０のうち、前記Ｐイオンが導入された部分２２Ａは非晶質状態に変化する。【００６５】
さらに図９Ｈの工程において前記ポリシリコン膜２０上に前記素子領域１１Ｂを露出するレジストパターンＲ４を形成し、前記レジストパターンＲ４をマスクにＢイオン２１Ｂを、１〜１０ｋｅＶ、例えば５ｋｅＶの加速エネルギ下、１〜３×１０15ｃｍ-2、例えば２×１０15ｃｍ-2のドーズ量でイオン注入する。このようなイオン注入の結果、前記ポリシリコン膜２０のうち、前記Ｂイオンが導入された部分２２Ｂは非晶質状態に変化する。【００６６】
さらに図９Ｉの工程において、前記図９Ｈの構造を、前記レジストパターンＲ４を除去した後、５００℃以上、例えば１０００℃の温度で熱処理し、前記導入されたＰイオンおよびＢイオンを活性化する。この熱処理により、前記非晶質領域２２Ａ，２２Ｂを含むシリコン膜２０は結晶化し、図９Ｉに示すように、ｎ型領域２３Ａおよびｐ型領域２３Ｂを含むポリシリコン膜２３に変換される。【００６７】
前記ポリシリコン膜２３中において、前記膜２３を構成するＳｉ結晶粒では、粒径が前記ポリシリコン膜２０中のＳｉ結晶粒よりは多少増大しているが、９０％以上、実質的には１００％のＳｉ結晶粒が、前記ポリシリコン膜２０の場合と同様に、前記ポリシリコン膜２３の膜厚に略等しい、１０〜５０ｎｍの粒径を有している。このような粒径分布は、前記ポリシリコン膜２３の垂直断面を観察することにより確認される。【００６８】
さらに図９Ｊの工程では、前記図９Ｉの構造上に、さらに減圧ＣＶＤ法により、ポリシリコン膜２４が５８０〜６２０℃、例えば６００℃の基板温度において、５０〜１００ｎｍ、例えば７０ｎｍの膜厚に形成される。ただし、前記ポリシリコン膜２４の膜厚は、前記ポリシリコン膜２３とポリシリコン膜２４の合計膜厚が１００ｎｍになるように設定される。前記ポリシリコン膜２４は、その下のポリシリコン膜２３よりも大きな膜厚を有するため、膜２４中のＳｉ結晶粒は、前記ポリシリコン膜２３中のＳｉ結晶粒よりも大きな粒径を特徴とする。本実施例では、前記ポリシリコン膜２４はドープされていない。【００６９】
次に図９Ｋの工程において、前記ポリシリコン膜２３，２４は、幅が例えば６０ｎｍのレジストパターン（図示せず）をマスクにパターニングされ、前記素子領域１１Ａに、前記ｎチャネルＭＯＳトランジスタのポリシリコンゲート電極構造２４ＧＡが、前記ゲート絶縁膜１９上に形成された、前記ｎ型にドープされたポリシリコン膜２３Ａとポリシリコン膜２４Ａの積層として形成される。また前記素子領域１１Ｂには、前記ｐチャネルＭＯＳトランジスタのポリシリコンゲート電極構造２４ＧＢが、前記ゲート絶縁膜１９上に形成された、前記ｐ型にドープされたポリシリコン膜２３Ｂとポリシリコン膜２４Ｂの積層として形成される。なお図９Ｋの工程では、前記ポリシリコンパターンのパターニング工程において薄い前記ＳｉＯＮゲート絶縁膜１９もパターニングされる。【００７０】
次に図９Ｌの工程において、前記素子領域１１Ａを露出するレジストパターンＲ５を形成し、前記レジストパターンＲ５および積層ポリシリコンゲート構造２４ＧＡをマスクに、前記素子領域１１ＡにＰイオン２５Ａを、５〜１５ｋｅＶの加速エネルギ下、５〜１０×１０14ｃｍ-2のドーズ量でイオン注入し、前記シリコン基板１１の表面に、前記積層ポリシリコンゲート構造２４ＧＡの両側壁面に対応してｎ型拡散領域１１ａ，１１ｂを、それぞれ前記ｎチャネルＭＯＳトランジスタのソースおよびドレインエクステンション領域として形成する。このイオン注入工程により、前記ポリシリコン膜２４Ａの上部は非晶質状態に変化しているのがわかる。【００７１】
次に図９Ｍの工程において、前記素子領域１１Ｂを露出するレジストパターンＲ６を形成し、前記レジストパターンＲ６および積層ポリシリコンゲート構造２４ＧＢをマスクに、前記素子領域１１ＢにＢイオン２５Ｂを、１〜５ｋｅＶの加速エネルギ下、５〜１０×１０14ｃｍ-2のドーズ量でイオン注入し、前記シリコン基板１１の表面に、前記積層ポリシリコンゲート構造２４ＧＢの両側壁面に対応してｐ型拡散領域１１ｃ，１１ｄを、それぞれ前記ｐチャネルＭＯＳトランジスタのソースおよびドレインエクステンション領域として形成する。このイオン注入工程により、前記ポリシリコン膜２４Ｂの上部は非晶質状態に変化しているのがわかる。【００７２】
さらに図９Ｎの工程において、前記図９Ｍの構造上に、前記レジストパターンＲ６を除去した後、厚さが４０〜８０ｎｍのＳｉＯ2膜を高密度プラズマＣＶＤ法により堆積し、さらにこれを基板面に垂直方向に作用するドライエッチングにより除去することにより、前記積層ゲート電極構造２４ＧＡおよび２４ＧＢのそれぞれの側壁面に、側壁絶縁膜２７を形成する。またこの堆積工程において、前記ポリシリコン膜２４Ａ，２４Ｂは、再び全体が結晶化する。【００７３】
次に図９Ｏの工程において、前記シリコン基板１１上に前記素子領域１１Ａを露出するレジストパターンＲ７を形成し、前記レジストパターンＲ７、前記積層ゲート電極構造２４ＧＡおよび側壁絶縁膜２７をマスクに、Ｐイオン２８Ａを１０〜２０ｋｅＶの加速エネルギ下、５〜１０×１０15ｃｍ-2のドーズ量でイオン注入し、前記素子領域１１Ａ中、前記側壁絶縁膜２７のそれぞれ外側に、ｎ+型のソースおよびドレイン領域１１ｅおよび１１ｆを形成する。また図９Ｏのイオン注入工程においては、前記積層ゲート電極構造２４ＧＡ中、上部ポリシリコン膜２４Ａが非晶質状態に変化する。【００７４】
次に図９Ｐの工程において、前記シリコン基板１１上に前記素子領域１１Ｂを露出するレジストパターンＲ８を形成し、前記レジストパターンＲ８、前記積層ゲート電極構造２４ＧＢおよび側壁絶縁膜２７をマスクに、Ｂイオン２８Ｂを５〜１０ｋｅＶの加速エネルギ下、４〜８×１０15ｃｍ-2のドーズ量でイオン注入し、前記素子領域１１Ｂ中、前記側壁絶縁膜２７のそれぞれ外側に、ｐ+型のソースおよびドレイン領域１１ｇおよび１１ｈを形成する。また図９Ｐのイオン注入工程においては、前記積層ゲート電極構造２４ＧＢ中、上部ポリシリコン膜２４Ｂが非晶質状態に変化する。【００７５】
次に、図９Ｑの工程において、前記図９Ｐの構造が、前記レジストパターンＲ８を除去した後、窒素雰囲気中１０００〜１０５０℃の温度で０〜１０秒間熱処理され、前記シリコン基板１１中に導入された不純物元素を活性化する。実際には、この熱処理工程により、前記ソースおよびドレインエクステンション領域１１ａ〜１１ｄが形成され、また前記ソースおよびドレイン領域１１ｅ〜１１ｈが形成される。またこの熱処理に伴って、非晶質状態に変化していた積層ゲート電極構造２４ＧＡのポリシリコン膜２４Ａおよび積層ゲート電極構造２４ＧＢのポリシリコン膜２４Ｂが再び結晶化する。【００７６】
さらに図９Ｒの工程において、前記図９Ｑの構造上にＣｏ膜（図示せず）を一様に、例えば１０ｎｍの膜厚でスパッタにより形成し、さらにこれを熱処理した後、余分のＣｏ膜をエッチング除去し、さらに熱処理することにより、前記ｎチャネルＭＯＳトランジスタのソースおよびドレイン領域１１ｅ，１ｆおよび積層ゲート電極構造２４ＧＡ中のポリシリコン膜２４Ａの表面に、低抵抗ＣｏＳｉ2膜３２が形成される。同時に、前記ＣｏＳｉ2膜３２は、前記ｐチャネルＭＯＳトランジスタのソースおよびドレイン領域１１ｇ，１ｈおよび積層ゲート電極構造２４ＧＢ中のポリシリコン膜２４Ｂの表面にも形成される。【００７７】
さらに、図９Ｒの構造上に、図示は省略するが層間絶縁膜を形成し、さらにビアコンタクト構造および上部配線構造を必要に応じて形成することにより、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタが直列接続された、ＣＭＯＳ素子が完成する。なお、前記層間絶縁膜上に上部配線構造を、ダマシン法を使った多層配線構造の形に形成する場合には、層間絶縁膜の形成に引き続き、配線溝の形成およびビアホールの形成がなされ、さらにかかる配線溝およびビアホールを充填するように、Ｃｕ配線層が形成される。さらに層間絶縁膜上の余分なＣｕ層をＣＭＰ法により除去する。複雑な配線構造を形成する場合には、このような工程を繰り返し形成すればよい。【００７８】
さて、このようにして形成された本実施例による半導体装置では、積層ゲート電極構造２４ＧＡ，２４ＧＢのいずれにおいても、下側ポリシリコン膜が、それぞれの導電型の不純物元素を、上側ポリシリコン膜が形成されるよりも前に、低い加速エネルギと高い不純物濃度でイオン注入されているため、ポリシリコンゲート中に生じる空乏化の問題を効果的に解消することができる。また本発明では、下側ポリシリコン膜の膜厚が小さく、このため、これらの部分において結晶粒径を５０ｎｍ以下の抑制でき、ＴＤＤＢ特性の改善を同時に実現することが可能になる。【００７９】
さらに、かかる積層ゲート電極構造２４ＧＡ，２４ＧＢでは、ゲート電極構造全体に対して充分大きな膜厚を確保することができ、ゲート絶縁膜を損傷することなく、シリサイド形成工程を実行することが可能になる。【００８０】
このように、本実施例では、下側ポリシリコン膜へのイオン注入工程を、図９Ｇ，９Ｈに示すように、ソース・ドレイン領域形成のためのイオン注入工程とは別工程で行っているため、短チャネル効果を抑制すべく、イオン注入エネルギを低減させてソース・ドレイン領域に浅い接合を形成する場合でも、積層ポリシリコンゲート電極構造の下部、すなわちポリシリコン膜２３Ａあるいは２３Ｂには、充分な不純物濃度を保証することができる。このため、積層ゲート電極構造の全体の高さを、シリサイド形成を行うに充分な高さに設定することができる。【００８１】
なお本実施例では、図９Ｋのパターニング工程で、非ドープポリシリコン膜３４をパターニングするため、素子領域１０Ａにおいても素子領域１０Ｂにおいても、パターニングは同様に進行し、一方がオーバーエッチングになり他方がアンダーエッチングになるような問題を回避することができる。
［第２の実施形態］
次に、本発明の第２の実施形態による半導体装置の製造方法を、図１０Ａ〜１０Ｇを参照しながら説明する。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。本実施例においても、製造される半導体装置はＣＭＯＳ素子であるが、以下では、ＣＭＯＳ素子中のｎ型ＭＯＳトランジスタについてのみ、説明する。【００８２】
図１０Ａを参照するに、先の図９Ａ〜９Ｉの工程と同様にして、前記ゲート絶縁膜１９上には素子領域１１Ａに対応して、ｎ型にドープされたポリシリコン膜２３Ａが形成されており、図１０Ｂの工程において、前記図９Ｊの工程と同様に、前記ポリシリコン膜２３Ａ上に、ポリシリコン膜２４が、減圧ＣＶＤ法により、５８０〜６２０℃、例えば６００℃の基板温度において、５０〜１００ｎｍの膜厚に形成される。ただし前記図９Ｊの工程と同様に、本実施例においても前記ポリシリコン膜２４の膜厚は、前記ポリシリコン膜２３Ａの膜厚よりも大きく、かつポリシリコン膜２３Ａと２４の合計膜厚が１００ｎｍになるように設定される。また、前記ポリシリコン膜２４中におけるＳｉ結晶粒の粒径は、前記ポリシリコン膜２３中におけるＳｉ結晶粒の粒径よりも大きい。なお、図示はしないが、ｐチャネルＭＯＳトランジスタの素子領域１１Ｂにおいては、ｐ型にドープされたポリシリコン膜２３Ｂ上に前記ポリシリコン膜２４が形成されている。【００８３】
本実施例では次に図１０Ｃの工程において、前記ポリシリコン膜２４中に、前記素子領域１１Ａを露出するレジストパターン（図示せず）をマスクに、Ｐイオン３３を、１０〜３０ｋｅＶ、例えば２０ｋｅＶの加速エネルギ下、４〜８×１０15ｃｍ-2、例えば５×１０15ｃｍ-2のドーズ量でイオン注入し、これをｎ型にドープする。また同様にして前記ポリシリコン膜２４中に、前記素子領域１１Ｂを露出するレジストパターン（図示せず）をマスクに、Ｂイオンを、５〜１０ｋｅＶ、例えば８ｋｅＶの加速エネルギ下、３〜６×１０15ｃｍ-2、例えば４×１０15ｃｍ-2のドーズ量でイオン注入し、これをｐ型にドープする。この状態では、図１０Ｃに示すように、前記ポリシリコン膜３４はイオン注入の結果、非晶質状態に変化している。【００８４】
次に図１０Ｄの工程において図１０Ｃのポリシリコン膜２３Ａおよびアモルファスシリコン膜２４をパターニングし、ゲート長が例えば６０ｎｍの積層ゲート電極パターン３４ＧＡを形成する。同様な工程により、ｐ型にドープされた積層ゲート電極パターンが、前記素子領域１１Ｂに形成される。またこのようなパターニング工程により、前記ゲート絶縁膜１９もパターニングされ、ゲート絶縁膜１９は、前記積層ゲート電極構造の下部を除いて除去される。【００８５】
なお、前記図１０Ｄのパターニング工程と同時に、図示しない素子領域１１Ｂにおいて積層ゲート電極パターンのパターニングを行う場合には、それぞれｎ型およびｐ型にドープされたアモルファスシリコン膜３４をパターニングすることになるため、いずれか一方の領域がオーバーエッチングになり、他方の領域がアンダーエッチングにならないように、エッチング条件を最適化する必要がある。【００８６】
次に図１０Ｅの工程において、前記図１０Ｄの構造上に、前記素子領域１１Ａを露出するレジストパターン（図示せず）を形成し、前記レジストパターンおよび前記積層ゲート電極パターン３４ＧＡをマスクに、Ｐイオンを先と同様な条件でイオン注入し、前記素子領域１１Ａ中、前記積層ゲート電極パターン３４Ｇの両側に、ｎ型のソース・ドレインエクステンション領域２６を形成する。また前記素子領域１１Ｂにも同様な工程により、Ｂイオンを先に説明したのと同様な条件でイオン注入することにより、ｐ型のソース・ドレインエクステンション領域を形成する。【００８７】
さらに図１０Ｅの工程においては前記積層ゲート電極パターン３４ＧＡ、および前記素子領域１１Ｂに形成された同様な積層ゲート電極パターン上に側壁絶縁膜２７が形成され、さらに前記素子領域１１Ａを露出するレジストパターンおよび前記積層ゲート電極パターン３４ＧＡおよび側壁絶縁膜２７をマスクに、Ｐイオン３５を先に説明したのと同様な条件でイオン注入することにより、前記素子領域１１Ａ中、側壁絶縁膜２７の外側にｎ+型のソースおよびドレイン領域１１ｅ，１１ｆが形成される。さらに、前記素子領域１１Ｂに同様にしてＢイオンをイオン注入することにより、先の実施例のｐ+型ソースおよびドレイン領域１１ｇおよび１１ｈに対応するｐ+型ソースおよびドレイン領域が形成される。【００８８】
さらに図１０Ｆの工程において前記図１０Ｅの構造を、窒素雰囲気中１０００〜１０５０℃で０〜１０秒間熱処理することにより、導入された不純物元素を活性化する。また図１０Ｆの熱処理工程の結果、アモルファス層３４Ａが結晶化し、ポリシリコン層３６Ａに変換される。同様な結晶化は、素子領域１１Ｂにおいても生じる。【００８９】
さらに図１０Ｆの構造上にＣｏ膜をスパッタにより堆積し、熱処理した後、未反応のＣｏ膜をエッチング除去し、熱処理することにより、素子領域１１Ａには図１１Ｇに示すように、ソースおよびドレイン領域１１ｅおよび１１ｆ、さらにポリシリコン膜３６Ａ上にＣｏＳｉ2膜３２が形成された構造が得られる。また同様な、ＣｏＳｉ2膜を有する構造は、素子領域１１Ｂにも形成される。【００９０】
さらに、図１０Ｆの構造上に、図示は省略するが層間絶縁膜を形成し、さらにビアコンタクト構造および上部配線構造を必要に応じて形成することにより、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタが直列接続された、ＣＭＯＳ素子が完成する。なお、前記層間絶縁膜上に上部配線構造を、ダマシン法を使った多層配線構造の形に形成する場合には、層間絶縁膜の形成に引き続き、配線溝の形成およびビアホールの形成がなされ、さらにかかる配線溝およびビアホールを充填するように、Ｃｕ配線層が形成される。さらに層間絶縁膜上の余分なＣｕ層をＣＭＰ法により除去する。複雑な配線構造を形成する場合には、このような工程を繰り返し形成すればよい。【００９１】
さて、このようにして形成された本実施例による半導体装置でも、積層ゲート電極構造３４ＧＡにおいて、下側ポリシリコン膜が、それぞれの導電型の不純物元素を、上側ポリシリコン膜が形成されるよりも前に、低い加速エネルギと高い不純物濃度でイオン注入されているため、ポリシリコンゲート中に生じる空乏化の問題を効果的に解消することができる。また本発明では、下側ポリシリコン膜の膜厚が小さく、このため、これらの部分において結晶粒径を５０ｎｍ以下の抑制でき、ＴＤＤＢ特性の改善を同時に実現することが可能になる。素子領域１１Ｂに形成されたｐチャネルＭＯＳトランジスタにおいても同様のことが成立する。【００９２】
さらに、かかる積層ゲート電極構造では、ゲート電極構造全体に対して充分大きな膜厚を確保することができ、ゲート電極上およびソース・ドレイン領域上のシリサイド層の短絡を招くことなく、シリサイド形成工程を実行することが可能になる。【００９３】
その理由は、本実施例では、上側ポリシリコン膜へのイオン注入工程を、ソース・ドレイン領域形成のためのイオン注入工程とは別工程で行っているため、短チャネル効果を抑制すべく、イオン注入エネルギを低減させてソース・ドレイン領域に浅い接合を形成する場合でも、積層ポリシリコンゲート電極構造の上部、すなわちポリシリコン膜を厚くしても、充分な不純物濃度を保証することができる。このため、積層ゲート電極構造の全体の高さを、シリサイド形成を行うに充分な高さに設定することができる。【００９４】
なお、以上の各実施例において、ｎ型不純物元素としてＰのかわりにＡｓ（砒素）など、他のｎ型不純物元素を使うことも可能である。【００９５】
また、先に説明したＴＤＤＢ特性の劣化の問題は、特にｎチャネルＭＯＳトランジスタにおいて顕著であるため、図９Ｇおよび図９Ｌに説明したような、下層ポリシリコン層２０と上層ポリシリコン層２４Ａで別々に行うイオン注入工程は、ｎチャネルＭＯＳトランジスタについてのみ行い、ｐチャネルＭＯＳトランジスタについては、ゲート電極へのイオン注入を、上層２４Ｂおよび下層２３Ｂに対し、同時に行うことも可能である。
［第３の実施形態］
次に、図１１Ａ〜１１Ｋを参照しながら、本発明の第３の実施形態による、短チャネルを抑制した半導体装置の製造工程を説明する。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。以下の説明においても、ｎチャネルＭＯＳトランジスタのみについて説明するが、同様の説明はｐチャネルＭＯＳトランジスタにも有効であり、本実施例のｎチャネルＭＯＳトランジスタを、同様にして形成されたｐチャネルトランジスタと組み合わせることにより、ＣＭＯＳ素子などのデュアルゲート素子を構成することが可能である。【００９６】
図１１Ａを参照するに、前記シリコン基板１１上には、ＳＴＩ素子分離構造１７により素子領域１１Ａおよび図示しない素子領域１１Ｂが画成されており、先に説明した図９Ａ〜９Ｅの工程を実行することにより、前記ゲート絶縁膜１９上に、非ドープポリシリコン膜２０を減圧ＣＶＤ法により、先の実施例と同様な条件で、１０〜５０ｎｍの膜厚に形成する。なお、以下の説明では、前記素子分離絶縁膜１７とシリコン基板１１との間に形成される熱酸化膜１６は、図示を省略する。【００９７】
さらに図１１Ｂの工程において、図１１Ａのポリシリコン膜２０上に、前記素子領域１１Ａを露出するレジストパターンを形成し、さらに前記レジストパターンをマスクに、Ｐを３〜３０ｋｅＶの加速エネルギ下、１〜３×１０15ｃｍ-2のドーズ量でイオン注入し、前記ポリシリコン膜２０をいったん非晶質状態に変換した後、さらに活性化熱処理を行うことにより、ｎ型ポリシリコン膜２３Ａを得る。【００９８】
また同様に素子領域１０Ｂにおいて前記ポリシリコン膜２０中にＢをイオン注入することにより、ｐ型ポリシリコン膜が形成される。このようにして形成されたｎ型ポリシリコン膜２３Ａおよび対応するｐ型ポリシリコン膜は、１０〜５０ｎｍの膜厚を有しており、したがって１０〜５０ｎｍの結晶粒径を有するＳｉ結晶粒により構成されている。【００９９】
次に、図１１Ｃの工程において、前記素子領域１１Ａおよび１１Ｂにわたり、前記ｎ型ポリシリコン膜２３Ａおよび前記素子領域１１Ｂ上の対応するｐ型ポリシリコン膜を覆うように、前記シリコン基板１１上に形成されている素子分離絶縁膜１７に対してエッチング選択性を有する、例えばＳｉＮよりなるダミー絶縁膜２４Ｉを、減圧ＣＶＤ法により、例えば５０〜１００ｎｍの膜厚に形成する。【０１００】
次に図１１Ｄの工程において、前記素子領域１１Ａにおいて前記ダミー絶縁膜２４Ｉおよびその下のポリシリコン膜２３Ａをパターニングし、所望のゲート電極に対応したダミーゲート構造２４ＧＡｄを形成する。また同時に、同様なダミーゲート構造が、素子領域１１Ｂにも形成される。【０１０１】
次に図１１Ｅの工程において、前記ダミーゲート構造２４ＧＡｄ上に、前記ダミー絶縁膜２４Ｉに対してエッチング選択性を有する、例えばＳｉＯ2よりなるダミー側壁絶縁膜２７Ｉを、高密度プラズマＣＶＤ工程およびエッチバック工程により、形成する。また同様なダミー側壁絶縁膜が、素子領域１１Ｂにおいても、前記ダミーゲート構造２４ＧＡｄに対応するダミーゲート構造上に形成される。【０１０２】
さらに図１１Ｆの工程において、前記ダミー絶縁膜２４Ｉが、前記ダミーゲート電極構造２４ＧＡｄから、またこれに対応する素子領域１1Ｂに形成されたダミーゲート電極構造からも、選択的にエッチングされ、前記ポリシリコンゲート膜２３Ａが露出すると同時に、前記ダミー側壁絶縁膜２７Ｉの外側において、前記シリコン基板１１の表面が露出する。なお、前記シリコン基板１１の表面は、前記ゲート絶縁膜１９の膜厚が小さい場合には、図１１Ｄのパターニング工程においてすでに露出している場合もある。同様に、素子領域１１Ｂにおいても、前記ｎ型ポリシリコン膜２３Ａに対応するｐ型ポリシリコン膜およびシリコン基板１１の表面が露出される。このようなダミー絶縁膜２４Ｉの選択エッチング工程は、例えば熱燐酸処理などのウェットエッチングにより実行することができる。【０１０３】
次に図１１Ｇの工程において、前記図１１Ｆの構造上に、ＤＨＦによる自然酸化膜除去処理の後、シリコン層のエピタキシャル成長を、減圧ＣＶＤ法により、例えば７００〜８００℃、典型的には７５０℃の温度で、ジクロロシラン、塩化水素および水素を用いて行い、前記ダミー側壁絶縁膜２７Ｉの外側に、エピタキシャル領域１１Ｓおよび１１Ｄを、前記シリコン基板１１とゲート絶縁膜１９との界面に対し、５０〜１００ｎｍの高さに形成する。【０１０４】
また前記図１１Ｇの工程では、このようなシリコン層のエピタキシャル成長に伴い、前記ｎ型ポリシリコン膜２３Ａ上にはポリシリコン膜２４Ａが、前記ダミー側壁絶縁膜２７Ｉの上端まで成長し、先に説明したのと同じ、積層ゲート電極構造２４ＧＡが形成される。その際、前記ポリシリコン膜２４Ａの厚さｈ1と、前記エピタキシャル領域１１Ｓ，１１Ｄの、前記シリコン基板１１とゲート絶縁膜１９の界面から測った高さｈ2は、一致する（ｈ1＝ｈ2）。【０１０５】
さらに図１１Ｈの工程において、前記ダミー側壁絶縁膜２７Ｉが除去され、前記積層ゲート電極構造２４ＧＡを自己整合マスクに、前記シリコン基板１１中に、前記エピタキシャル領域１１Ｓおよび１１Ｄを含むように、Ｐイオン２５Ａが、先の図９Ｌの工程と同様にしてイオン注入され、ｎ型のソースエクステンション領域１１ａおよびドレインエクステンション領域１１ｂが、前記積層ゲート電極構造２４ＧＡの両側に形成される。また同様な、ただしｐ型のソースエクステンション領域およびドレインエクステンション領域が、素子領域１１Ｂに形成される。図１１Ｈでは、かかるイオン注入により、ポリシリコン膜２４Ａの上部が非晶質に変化している様子を示している。【０１０６】
次に図１１Ｉの工程において、図１１Ｈの積層ゲート電極構造２４ＧＡの両側にＳｉＯ2膜よりなる側壁絶縁膜２７が、高密度プラズマＣＶＤ法により、前記エピタキシャル領域１１Ｓ，１１Ｄを露出するように形成され、図１１Ｊの工程において、前記素子領域１１ＡにＰイオン２８Ａを、先に説明した図９Ｏの工程と同様な条件でイオン注入し、前記エピタキシャル領域１１Ｓおよび１１Ｄにｎ+型にドープされたソースおよびドレイン領域１１ｅ，１１ｆを形成すると同時に、前記ポリシリコン膜２４Ａの全体をｎ+型にドープする。また、かかるイオン注入の結果、前記ポリシリコン膜２４Ａは全体が非晶質状態に変化する。【０１０７】
また同様な、ただしＢなどのｐ型不純物元素のイオン注入が、素子領域１１Ｂにおいて実行される。【０１０８】
次に図１１Ｋの工程において、図１１Ｊの構造を１０００〜１０５０℃の温度で０〜１０秒間熱処理し、先のイオン注入工程で導入された不純物元素を活性化し、さらにシリサイド層３２の形成を行うことにより、前記素子領域１１Ａに、シリコン基板１１とゲート絶縁膜１９の界面よりも上方に突出するソースおよびドレイン領域１１ｅ，１１ｆを備えたｎチャネルＭＯＳトランジスタが形成される。このような熱処理に伴い、前記ポリシリコン膜２４Ａは、その全体が再び結晶化する。【０１０９】
同様な結晶化およびシリサイド形成は、図示していない素子領域１１Ｂにおいてもなされ、図１１Ｋと同様な、シリコン基板面より上方に突出するエピタキシャル領域を備えたｐチャネルＭＯＳトランジスタが形成される。シリサイド層３２の形成は、先の実施例で説明したのと同様な工程により実行すればよい。【０１１０】
【数１】
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そこで、前記図１１Ｊの工程において前記ソース・ドレイン領域１１ｅ，１１ｆをＰイオン２８Ａのイオン注入によりドープする際に、加速エネルギを、前記Ｐイオンがポリシリコン膜２４Ａの下部にまで到達するような値に設定することにより、形成されるｎ+型ソース領域１１ｅあるいはドレイン領域１１ｆの下端を、ソースあるいはドレインエクステンション領域１１ａ，１１ｂの下端に略一致させることができる。その結果、ソースおよびドレイン領域１１ｅ，１１ｆの下端がシリコン基板１１の表面近傍に位置し、ｎチャネルＭＯＳトランジスタの動作時に、短チャネルを効果的に抑制することが可能になる。また本実施例では、同様な短チャネル効果の抑制効果が、素子領域１１Ｂに形成されるｐチャネルＭＯＳトランジスタにおいても得られる。【０１１１】
なお、本実施例では、上記エピタキシャル領域１１Ｓ，１１Ｄを形成する際に、ゲート電極構造において、細粒のポリシリコン膜２３Ａ上に粗粒のポリシリコン膜２４Ａが同時に形成されるため、先の各実施例で説明したＴＤＤＢ特性の向上およびポリシリコンゲート電極の空乏化抑制を同時に実現することが可能となる。【０１１２】
なお本実施例においては、前記ソースおよびドレインエクステンション領域１１ａ，１１ｂを、前記図１１Ｄのダミーゲート構造２４ＧＡｄの形成直後に行うことも可能であるが、本実施例のように図１１Ｇのエピタキシャル再成長工程の後で実行することにより、熱履歴を最小化することができる。【０１１３】
さらに以上の各実施例においては、イオン注入により導入した不純物元素の活性化を、専用の熱処理工程により行っているが、このような活性化処理は、熱処理工程を含む他の工程を利用して行うことも可能である。例えば、上部ポリシリコン層を堆積する工程を利用して、下部ポリシリコン層を結晶化することも可能である。【０１１４】
さらに前記各実施例において、ゲート絶縁膜はＳｉＯＮ膜であるとして説明したが、本発明はこのような特定の膜に限定されるものではなく、他にＳｉＯ2膜やＳｉＮ膜を使うことも可能である。またＴａ2Ｏ5などの、いわゆるhigh−K膜を使うことも可能である。【０１１５】
さらに前記基板１１は、バルクシリコン基板に限定されるものではなく、サファイア基板上にシリコンエピタキシャル層を形成したＳＯＳ基板、あるいはシリコン基板上に絶縁膜を介して単結晶シリコン層を形成したＳＯＩ基板を使うことも可能である。【０１１６】
さらに上記各実施形態において、基板１１はシリコン基板に限定されるものではなく、例えばＳｉＧｅ混晶基板、あるいはＳｉに少量のＣを添加したＳｉＣ混晶基板、さらにはＳｉＧｅＣ混晶基板を使うことも可能である。【０１１７】
さらに上記各実施形態において、ゲート電極を構成する各層をポリシリコン層として形成する必要はなく、アモルファスシリコン層として形成することも可能である。【０１１８】
さらに上記各実施形態のＣＭＯＳ素子において、各ＭＯＳトランジスタのゲート電極を構成するシリコン層はポリシリコン層に限定されるものではなく、一部のＭＯＳトランジスタのゲート電極を単結晶シリコン層より構成することも可能である。【０１１９】
さらに上記の説明ではゲート電極はポリシリコン膜の積層として説明したが、前記積層ゲート電極構造を構成する下層および上層のポリシリコン膜の少なくとも一方は、Ｓｉに加えてＧｅあるいはＣ、あるいはＧｅおよびＣを含んでいてもよい。【０１２０】
さらに上記各実施形態においては、例えば図９Ｋの積層ゲート電極構造２６ＧＡ，２６ＧＢのパターニング工程の際に、ゲート絶縁膜１９も同時にパターニングしているが、これは意図的なものではなく、例えばゲート絶縁膜１９の膜厚が２ｎｍ以上の場合に、前記ゲート絶縁膜１９をシリコン基板１１の表面上に連続的に残すことも可能である。この場合には、ソースエクステンション領域およびドレインエクステンション領域を形成するイオン注入工程が、このような残留絶縁膜を介して行われる。さらに、前記ゲート絶縁膜１９の膜厚が２ｎｍ以上で、前記積層ゲート電極構造のパターニングの際にゲート絶縁膜１９が自発的にパターニングされてしまわないような場合に、これを意図的にパターニングすることも可能である。【０１２１】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において、様々な変形・変更が可能である。
【産業上の利用可能性】
【０１２２】
本発明によれば、製造工程を複雑にすることなく、ポリシリコンゲート電極の空乏化が抑制され、同時にＴＤＤＢ特性の劣化が抑制された、半導体装置を実現することが可能になる。かかる半導体装置では、ポリシリコンゲート電極のドープがイオン注入によりなされるため、本発明によれば、導電型の異なるポリシリコンゲートを有する、例えばＣＭＯＳ素子を、簡単な工程で製造することが可能になる。【０１２３】
さらに本発明によれば、このような半導体装置において、ソース／ドレイン領域を半導体基板上に、多層構造のポリシリコンゲート電極中の上部ポリシリコン層の形成と同時に再成長により、スタックドソース／ドレイン構造として形成し、さらにかかる再成長ソース／ドレイン領域をイオン注入法により所望の導電型にドープすることにより、短チャネル効果を効果的に抑制することが可能になる。【０１２４】
本国際出願は２００４年１２月２０日に出願した日本国特許出願２００４−３６７６９１号に基づく優先権を主張するものであり、２００４−３６７６９１号の全内容を本国際出願に援用する。
【図１】
2006068027.tif 000003
【図２】
2006068027.tif 000004
【図３Ａ】
2006068027.tif 000005
【図３Ｂ】
2006068027.tif 000006
【図４】
2006068027.tif 000007
【図５Ａ】
2006068027.tif 000008
【図５Ｂ】
2006068027.tif 000009
【図５Ｃ】
2006068027.tif 000010
【図６Ａ】
2006068027.tif 000011
【図６Ｂ】
2006068027.tif 000012
【図６Ｃ】
2006068027.tif 000013
【図７】
2006068027.tif 000014
【図８】
2006068027.tif 000015
【図９Ａ】
2006068027.tif 000016
【図９Ｂ】
2006068027.tif 000017
【図９Ｃ】
2006068027.tif 000018
【図９Ｄ】
2006068027.tif 000019
【図９Ｅ】
2006068027.tif 000020
【図９Ｆ】
2006068027.tif 000021
【図９Ｇ】
2006068027.tif 000022
【図９Ｈ】
2006068027.tif 000023
【図９Ｉ】
2006068027.tif 000024
【図９Ｊ】
2006068027.tif 000025
【図９Ｋ】
2006068027.tif 000026
【図９Ｌ】
2006068027.tif 000027
【図９Ｍ】
2006068027.tif 000028
【図９Ｎ】
2006068027.tif 000029
【図９Ｏ】
2006068027.tif 000030
【図９Ｐ】
2006068027.tif 000031
【図９Ｑ】
2006068027.tif 000032
【図９Ｒ】
2006068027.tif 000033
【図１０Ａ】
2006068027.tif 000034
【図１０Ｂ】
2006068027.tif 000035
【図１０Ｃ】
2006068027.tif 000036
【図１０Ｄ】
2006068027.tif 000037
【図１０Ｅ】
2006068027.tif 000038
【図１０Ｆ】
2006068027.tif 000039
【図１０Ｇ】
2006068027.tif 000040
【図１１Ａ】
2006068027.tif 000041
【図１１Ｂ】
2006068027.tif 000042
【図１１Ｃ】
2006068027.tif 000043
【図１１Ｄ】
2006068027.tif 000044
【図１１Ｅ】
2006068027.tif 000045
【図１１Ｆ】
2006068027.tif 000046
【図１１Ｇ】
2006068027.tif 000047
【図１１Ｈ】
2006068027.tif 000048
【図１１Ｉ】
2006068027.tif 000049
【図１１Ｊ】
2006068027.tif 000050
【図１１Ｋ】
2006068027.tif 000051
【手続補正書】
【提出日】平成19年6月14日(2007.6.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、前記基板上に第１の導電型の第１の素子領域と第２の導電型の第２の素子領域を画成する素子分離構造と、
前記第１の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上部多結晶半導体層を順次積層した積層構造を有し、前記第２の導電型にドープされた第１の多結晶半導体ゲート電極構造と、
前記第２の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上部多結晶半導体層を準じ積層した積層構造を有し、前記第１の導電型にドープされた第２の多結晶半導体ゲート電極構造と、
前記第１の素子領域中、前記第１のゲート電極構造の両側に形成された、前記第２の導電型を有する一対の拡散領域と、
前記第２の素子領域中、前記第２のゲート電極構造の両側に形成された、前記第１の導電型を有する一対の拡散領域と、
よりなり、
前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層を構成する半導体結晶粒は、前記上部多結晶半導体層を構成する半導体結晶粒よりも小さな粒径を有し、
前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層は、前記上部多結晶半導体層のドーパント濃度以上のドーパント濃度を有することを特徴とする半導体装置。
【請求項２】
前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層は、１×１０２０ｃｍ−３以上のドーパント濃度を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層中の結晶粒の９０％は、１０〜５０ｎｍの結晶粒径を有することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層は１０〜５０ｎｍの膜厚を有することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１および第２の多結晶半導体ゲート電極構造のうちの一方において、前記下部多結晶半導体層および前記上部多結晶半導体層は、Ｐによりドープされていることを特徴とする請求項１記載の半導体装置。
【請求項６】
少なくとも前記第１の素子領域において、前記１対の拡散領域の少なくとも一部が、前記基板と前記ゲート絶縁膜との界面よりも高い隆起位置に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項７】
基板と、
前記基板上に形成され、前記基板上に第１の導電型の第１の素子領域と第２の導電型の第２の素子領域を画成する素子分離構造と、
前記第１の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上部多結晶半導体層を順次積層した積層構造を有し、前記第２の導電型にドープされた第１の多結晶半導体ゲート電極構造と、
前記第２の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上部多結晶半導体層を準じ積層した積層構造を有し、前記第１の導電型にドープされた第２の多結晶半導体ゲート電極構造と、
前記第１の素子領域中、前記第１のゲート電極構造の両側に形成された、前記第２の導電型を有する一対の拡散領域と、
前記第２の素子領域中、前記第２のゲート電極構造の両側に形成された、前記第１の導電型を有する一対の拡散領域と、
よりなり、
前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層を構成する半導体結晶粒は、前記上部多結晶半導体層を構成する半導体結晶粒よりも小さな粒径を有し、
前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層は、１×１０20ｃｍ-3以上のドーパント濃度を有することを特徴とする半導体装置。
【請求項８】
基板と、
前記基板上に形成され、前記基板上に第１の導電型の第１の素子領域と第２の導電型の第２の素子領域を画成する素子分離構造と、
前記第１の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上部多結晶半導体層を順次積層した積層構造を有し、前記第２の導電型にドープされた第１の多結晶半導体ゲート電極構造と、
前記第２の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上部多結晶半導体層を準じ積層した積層構造を有し、前記第１の導電型にドープされた第２の多結晶半導体ゲート電極構造と、
前記第１の素子領域中、前記第１のゲート電極構造の両側に形成された、前記第２の導電型を有する一対の拡散領域と、
前記第２の素子領域中、前記第２のゲート電極構造の両側に形成された、前記第１の導電型を有する一対の拡散領域と、
よりなり、
前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層を構成する半導体結晶粒は、前記上部多結晶半導体層を構成する半導体結晶粒よりも小さな粒径を有し、
前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層は、前記上部多結晶半導体層の膜厚よりも薄い膜厚を有することを特徴とする半導体装置。
【請求項９】
基板上に、ゲート絶縁膜を介して、第１の多結晶半導体膜を形成する工程と、
前記第1の多結晶半導体膜を、イオン注入法により、第1の導電型の不純物元素でドープする工程と、
前記第1の多結晶半導体膜上に、第２の多結晶半導体膜を形成する工程と、
前記第1および第２の多結晶半導体膜をパターニングし、前記第1および第２の多結晶半導体膜を積層したゲート電極構造を形成する工程と、
前記基板中に、前記ゲート電極構造をマスクに、前記第1の不純物元素と同一の導電型の不純物元素をイオン注入法により導入し、前記ゲート電極構造の両側に、前記第1の導電型にドープされたソースおよびドレイン拡散領域を形成し、同時に前記ゲート電極構造中、前記第２の多結晶半導体膜を、前記第1の導電型にドープする工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板上に、ゲート絶縁膜を介して、第１の多結晶半導体膜を形成する工程と、
前記第1の多結晶半導体膜を、イオン注入法により、第1の導電型の不純物元素でドープする工程と、
前記第１の多結晶半導体膜上に、ダミー絶縁膜を堆積する工程と、
前記第１の多結晶半導体膜およびその上のダミー絶縁膜をパターニングし、ダミーゲートパターンを形成する工程と、
前記ダミーゲートパターンの両側壁面にダミー側壁絶縁膜を形成する工程と、
前記ダミー絶縁膜を、前記ダミー側壁絶縁膜に対して選択的にエッチングして除去し、前記第１の他結晶半導体膜を露出する工程と、
前記半導体基板上、前記ダミー側壁絶縁膜の両外側において半導体層を選択成長してソースおよびドレイン領域を形成し、同時に前記第１の多結晶半導体層上に、第２の多結晶半導体層を選択成長して積層ゲート電極構造を形成する工程と、
前記ソースおよびドレイン領域中に不純物元素をイオン注入により導入し、前記ソースおよびドレイン領域にソースおよびドレイン拡散領域をそれぞれ形成する工程と、同時に前記第２の多結晶半導体層中に前記不純物元素をイオン注入法により導入する工程と、
を特徴とする半導体装置の製造方法。
【国際調査報告】
2006068027.tif 000052
2006068027.tif 000053
2006068027.tif 000054
2006068027.tif 000055