【事件の表示】
　特願２０１４−５１２８７７「有効化回路を含むデバイスおよびシステム」拒絶査定不服審判事件〔平成２４年１１月２９日国際公開、ＷＯ２０１２／１６２０３１、平成２６年　６月３０日国内公表、特表２０１４−５１５５３９、請求項の数（３）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，２０１２年５月１５日（パリ条約による優先権主張外国庁受理２０１１年５月２６日（以下，「優先日」という。），米国）を国際出願日とする出願であって，平成２６年１１月４日付けの拒絶理由通知に対して平成２７年２月１０日付けで意見書が提出されるとともに手続補正がなされたが，同年７月６日付けで拒絶査定がなされ，これに対して同年１１月１３日に拒絶査定不服審判の請求がなされるとともに手続補正がなされ，同年１２月３日付けで特許法第１６４条第３項の規定に基づく報告がなされたものである。
第２　平成２７年１１月１３日付けの手続補正（以下，「本件補正」という。）の適否　 
 　 
１　補正の内容 
　
（１）本件補正後の特許請求の範囲の記載
　本件補正により補正された特許請求の範囲の記載は次のとおりである。
（下線は，補正の個所を示すものとして審判請求人が付したものである。） 
　
「　【請求項１】
　複数のデバイスと，
　コントローラと，
　前記複数のデバイスおよび前記コントローラに結合された入力／出力（Ｉ／Ｏ）バスと，
を備え，
　前記複数のデバイスがそれぞれ，
　複数のメモリセルを含むメモリアレイと，
　前記メモリアレイに結合され，第１の電源電圧を受電するように構成される，周辺回路と，
　前記Ｉ／Ｏバスに結合され，前記第１の電源電圧とは異なる第２の電源電圧を受電するように構成される入力／出力回路であって，制御信号に従って無効化又は有効化されるようにさらに構成される，入力／出力回路と，
　前記入力／出力回路に結合され，前記コントローラによって提供される無効化命令に応答して前記入力／出力回路を無効化する前記制御信号を提供し，前記第１の電源電圧に応答して前記入力／出力回路を有効化する前記制御信号を提供するように構成される，有効化回路と，
　を備え
，
　
前記無効化命令は，前記周辺回路にて前記第１の電源電圧の受電を遮断するための命令であり，
　
前記有効化回路は，前記第１の電源電圧が低い電圧から高い電圧に推移し所定の電圧に到達したとき，前記有効化する前記制御信号を提供する
　　【請求項２】
　前記有効化回路は，前記無効化命令によってセットされ，前記第１の電源電圧によってリセットされるラッチ回路を備える，請求項１に記載のシステム。
　　【請求項３】
　前記ラッチ回路は前記第２の電圧源を受電するように構成される，請求項
２
　
（２）本件補正前の特許請求の範囲の記載
　本件補正前の特許請求の範囲の記載は次のとおりである。 
　
「　【請求項１】
　複数のデバイスと，
　コントローラと，
　前記複数のデバイスおよび前記コントローラに結合された入力／出力（Ｉ／Ｏ）バスと，
を備え，
　前記複数のデバイスがそれぞれ，
　複数のメモリセルを含むメモリアレイと，
　前記メモリアレイに結合され，第１の電源電圧を受電するように構成される，周辺回路と，
　前記Ｉ／Ｏバスに結合され，前記第１の電源電圧とは異なる第２の電源電圧を受電するように構成される入力／出力回路であって，制御信号に従って無効化又は有効化されるようにさらに構成される，入力／出力回路と，
　前記入力／出力回路に結合され，前記コントローラによって提供される無効化命令に応答して前記入力／出力回路を無効化する前記制御信号を提供し，前記第１の電源電圧に応答して前記入力／出力回路を有効化する前記制御信号を提供するように構成される，有効化回路と，
　を備える，システム。
　　【請求項２】
　前記無効化命令は，前記周辺回路にて前記第１の電源電圧の受電を遮断するための命令であり，
　前記有効化回路は，前記第１の電源電圧が低い電圧から高い電圧に推移し所定の電圧に到達したとき，前記有効化する前記制御信号を提供する，請求項１に記載のシステム。
　　【請求項３】
　前記有効化回路は，前記無効化命令によってセットされ，前記第１の電源電圧によってリセットされるラッチ回路を備える，請求項１に記載のシステム。
　　【請求項４】
　前記ラッチ回路は前記第２の電圧源を受電するように構成される，請求項３に記載のシステム。
　　【請求項５】
　第１の電圧源を受電するように構成される入力／出力回路であって，制御信号に応答して無効化されるように構成される，入力／出力回路と，
　前記入力／出力回路に結合され，前記第１の電圧源とは異なる第２の電圧源を受電するように構成される，周辺回路と，
　前記入力／出力回路に結合され，前記入力／出力回路を無効化又は有効化する前記制御信号を提供するように構成される，有効化回路と，
　を備え，
　前記有効化回路は，無効化命令に応答して前記入力／出力回路を無効化する前記制御信号を提供し，前記第２の電圧源から出力される電圧に応答して前記入力／出力回路を有効化する前記制御信号を提供する，デバイス。
　　【請求項６】
　前記無効化命令は，前記周辺回路にて前記第２の電圧源の受電を遮断するための命令であり，
　前記有効化回路は，前記第２の電圧源から出力される電圧が低い電圧から高い電圧に推移し所定の電圧に到達したとき，前記有効化する前記制御信号を提供する，請求項５に記載のデバイス。
　　【請求項７】
　前記有効化回路は，前記無効化命令によってセットされ，前記第２の電圧源からの電圧によってリセットされるラッチ回路を備える，請求項５に記載のデバイス。
　　【請求項８】
　前記ラッチ回路は前記第１の電圧源を受電するように構成される，請求項７に記載のデバイス。
　　【請求項９】
　前記第２の電圧源の電圧を閾値電圧と比較するように構成される電圧検出器をさらに備え，
　前記電圧検出器の出力信号に基づき，前記ラッチ回路をリセットする，請求項７に記載のデバイス。
　　【請求項１０】
　前記第１の電圧源と前記第２の電圧源とは，互いに電圧が異なる，請求項９に記載のデバイス。
　　【請求項１１】
　前記入力／出力回路が，出力データおよび前記制御信号を受信するように構成される論理回路を備える，出力バッファを含み，前記出力バッファが，前記制御信号が特定の状態を有するときに限り，前記出力データを出力するように構成される，請求項５に記載のデバイス。
　　【請求項１２】
　前記入力／出力回路が，入力データおよび前記制御信号を受信するように構成される論理回路を備える，入力バッファを含み，前記入力バッファが，前記制御信号が特定の状態を有するときに限り，前記入力データを出力するように構成される，請求項５に記載のデバイス。
　　【請求項１３】
　前記有効化回路は，前記無効化命令に対応する信号のレベルをシフトして，該シフトした信号を前記ラッチ回路に伝達するレベルシフタ回路を含む，請求項１０に記載のデバイス。
　　【請求項１４】
　前記有効化回路は，前記第２の電圧源からの電圧に対応した信号のレベルをシフトして，該シフトした信号を前記ラッチ回路に伝達するレベルシフタ回路を含む，請求項１０に記載のデバイス。
　　【請求項１５】
　前記有効化回路は，前記レベルシフタ回路の出力を元にワンショットパルスを生成し，該ワンショットパルスを前記ラッチ回路に伝達する，請求項１４に記載のデバイス。
　　【請求項１６】
　電力管理のための方法であって，
　デバイスの周辺回路に電力供給する第１の電圧源を無効化命令に応答して無効化することと，
　前記周辺回路に結合された入力／出力回路を無効化することであって，前記入力／出力回路が，第２の電圧源によって電力供給されるように構成され，前記入力／出力回路が，前記無効化命令に応答して無効化される，ことと，
　前記第１の電圧源の電圧が前記無効化命令に基づく低い電圧から高い電圧に推移し所定の電圧に到達したとき，前記入力／出力回路を有効化することと，
　を含む，方法。
　　【請求項１７】
　前記無効化は，前記無効化命令に応じてラッチ回路がセットされることによって実施され，前記有効化は，前記所定の電圧に到達したことによって前記ラッチ回路がリセットされることによって実施される，請求項１６に記載の電力管理のための方法。
　　【請求項１８】
　前記第１の電圧源の電圧を閾値と比較することをさらに含み，前記リセットは，前記電圧が前記閾値以上であることに応答して発生する，請求項１７に記載の電力管理のための方法。
　　【請求項１９】
　複数のデバイスと，コントローラと，前記複数のデバイスおよび前記コントローラに結合された入力／出力バスとを含むシステム内の電力管理のための方法であって，第１の電圧源が，前記システムの前記複数のデバイスの入力／出力回路に提供され，第２の電圧源が，前記システムの前記複数のデバイスの周辺回路に提供され，
　前記コントローラが発信する無効化命令信号に基づいて，前記システムの前記複数のデバイスのうちの選択された１つのデバイスの前記第２の電圧源を無効化することと，
　前記無効化命令信号に基づいて，前記複数のデバイスのうちの前記選択された１つのデバイスの前記入力／出力回路を無効化することと，
　前記第１の電圧源の電圧が前記無効化命令信号に基づく低い電圧から高い電圧に推移し所定の電圧に到達したとき，前記選択された一つのデバイスの前記入力／出力回路を有効化することと，
　を含む，方法。
　　【請求項２０】
　前記無効化は，前記無効化命令信号に応じてラッチ回路がセットされることによって実施され，前記有効化は，前記所定の電圧に到達したことによって前記ラッチ回路がリセットされることによって実施される，請求項１９に記載の電力管理のための方法。」
（３）本件補正は，次の補正事項を含むものである。
　補正事項１：本件補正前の請求項２に記載されていた「前記無効化命令は，前記周辺回路にて前記第１の電源電圧の受電を遮断するための命令であり，
　前記有効化回路は，前記第１の電源電圧が低い電圧から高い電圧に推移し所定の電圧に到達したとき，前記有効化する前記制御信号を提供する，」との事項を本件補正前の請求項１に組み込んで，本件補正後の請求項１とする補正。
　補正事項２：本件補正前の請求項２を削除する補正。
　補正事項３：本件補正前の請求項２に記載されていた「前記無効化命令は，前記周辺回路にて前記第１の電源電圧の受電を遮断するための命令であり，
　前記有効化回路は，前記第１の電源電圧が低い電圧から高い電圧に推移し所定の電圧に到達したとき，前記有効化する前記制御信号を提供する，」との事項を本件補正前の請求項３に組み込んで，本件補正後の請求項２とする補正。
　補正事項４：本件補正前の請求項２に記載されていた「前記無効化命令は，前記周辺回路にて前記第１の電源電圧の受電を遮断するための命令であり，
　前記有効化回路は，前記第１の電源電圧が低い電圧から高い電圧に推移し所定の電圧に到達したとき，前記有効化する前記制御信号を提供する，」との事項を本件補正前の請求項４に組み込んで，本件補正後の請求項３とする補正。
　補正事項５：本件補正前の請求項５〜２０を削除する補正。
２　補正の適否
（１）補正事項１について
　補正事項１は，請求項１に記載した発明を特定するために必要な事項である「無効化命令」について，「前記無効化命令は，前記周辺回路にて前記第１の電源電圧の受電を遮断するための命令であり」との限定を付加するとともに，「有効化回路」について，「前記有効化回路は，前記第１の電源電圧が低い電圧から高い電圧に推移し所定の電圧に到達したとき，前記有効化する前記制御信号を提供する」との限定を付加するものであって，本件補正前の請求項１に記載された発明と本件補正後の請求項１に記載された発明の産業上の利用分野及び解決しようとする課題が同一であるから，特許法第１７条の２第５項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　また，特許法第１７条の２第３項，第４項に違反するところはない。
　そこで，本件補正後の前記請求項１に記載された発明（以下，「本件補正発明」という。）が特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか（特許出願の際独立して特許を受けることができるものであるか）について以下に検討する。
ア　本件補正発明
　本件補正発明は，上記「１　補正の内容」の「（１）本件補正後の特許請求の範囲の記載」の請求項１に記載された事項により特定されるとおりのものである。
 　 
イ　引用例 
 　 
（ア）引用例１に記載されている技術的事項及び引用発明 
 　 
　本願の優先日前に頒布又は電気通信回線を通じて公衆に利用可能となり，原審の拒絶査定の理由である平成２６年１１月４日付けの拒絶理由通知において引用された，特開平４−３４１９９７号公報（平成４年１１月２７日出願公開，以下，「引用例１」という。）には，関連する図面とともに，以下の技術的事項が記載されている。（当審注：下線は，参考のために当審で付与したものである。） 
Ａ　「【０００８】
図５は，従来のＤＲＡＭのブロック図である。図５を参照して，このＤＲＡＭ１ａは，外部的に与えられる第１の電源電圧Ｖｃｃ１により付勢される主要回路２ａと，第２の電源電圧Ｖｃｃ２により付勢される出力ドライバ回路４とを含む。主要回路２ａは，行および列に配設されたメモリセルを備えたメモリセルアレイ６０と，外部的に与えられる外部アドレス信号Ａ０ないしＡｍを受けるためのアドレス入力バッファ６３と，ロウアドレス信号ＲＡをデコードするロウデコーダ６１と，カラムアドレス信号ＣＡをデコードするカラムデコーダ６２と，メモリセルから読出されたデータ信号を増幅するセンスアンプ６４とを含む。
【０００９】クロック信号発生器６７は，外部的に与えられるロウアドレスストローブ信号／ＲＡＳおよびカラムアドレスストローブ信号／ＣＡＳに応答して，このＤＲＡＭ１ａを制御するための様々な制御信号を発生する。ＯＥバッファ６８は，外部的に与えられる出力イネーブル信号／ＯＥを受け，信号ＯＥＭを出力する。パワーオンリセット回路６９は，電源電圧Ｖｃｃ１を与えられ，パワーオンリセット（以下「ＰＯＲ」という）信号を発生する。
【００１０】
出力ドライバ回路４は，第２の電源電圧Ｖｃｃ２を与えられ，出力バッファ回路３ａから発生されるｎビットのデータ信号に応答して，入出力端子ＤＱ１ないしＤＱｎに接続された負荷，すなわちデータバスＤＢを駆動する。
【００１１】書込動作において，書込イネーブル信号／Ｗが立下がるので，端子ＤＱ１ないしＤＱｎを介して与えられたｎビットのデータ信号がラッチ回路６５内にラッチされる。ラッチされたデータ信号は，外部アドレス信号Ａ０ないしＡｍにより指定されたメモリセルに書込まれる。他方，読出動作において，外部アドレス信号Ａ０ないしＡｍにより規定されたメモリセルから，ｎビットのストアされたデータ信号が読出される。読出されたデータ信号は，センスアンプ６４により増幅された後，出力バッファ回路３ａに与えられる。出力バッファ回路３ａは，出力イネーブル信号／ＯＥに応答して，ｎビットのデータ信号を出力ドライバ回路４に与える。出力ドライバ回路４は，与えられたデータ信号に応答して，端子ＤＱ１ないしＤＱｎに接続されたデータバスＤＢを駆動する。
【００１２】
図６は，図５に示した出力バッファ回路３ａ内に設けられた出力メインアンプ回路３ａｉおよび出力ドライバ回路４内に設けられた回路４ｉの回路図である。回路３ａｉおよび４ｉは，１ビットの読出されたデータ信号，すなわちｉ番目のデータ信号ＲＤｉを扱う。言い換えると，図５に示した出力バッファ回路３ａおよび出力ドライバ回路４は，図６に示した回路３ａｉおよび４ｉをｎ個分含んでいる。
Ｂ　「【００２１】
【実施例】
図２は，この発明の一実施例を示すＤＲＡＭのブロック図である。
電源喪失検出回路７０は，第２の電源電圧Ｖｃｃ２が与えられ，かつパワーオンリセット（ＰＯＲ）回路６９から発生されるパワーオンリセット信号／ＰＯＲを受ける。電源喪失検出回路７０は，与えられた信号／ＰＯＲに応答して，第１の電源電圧Ｖｃｃ１が喪失されているかまたは否かを示す電源喪失検出信号ＰＦＲを発生し，それを出力バッファ３ｃに与える。
このＤＲＡＭ１ｃの他の回路は，図５に示した従来のもの１ａと同様であるので説明が省略される。
【００２２】図１は，図２に示した改善された出力バッファ回路の回路図である。図１を参照して，図６に示した従来の回路と比較すると，出力メインアンプ回路３ａｉの出力に接続された電位固定回路３ｂｉが追加されている。
電位固定回路３ｂｉは，図２に示した電源喪失検出回路７０から発生される電源喪失検出信号ＰＦＲに応答して動作される。
【００２３】図３は，図２に示した電源喪失検出回路７０の回路図である。図３を参照して，電源喪失検出回路７０は，ＰＭＯＳトランジスタ７１，７２，７５および７７と，ＮＭＯＳトランジスタ７３，７４，７６および７８とを含む。パワーオンリセット信号／ＰＯＲは，トランジスタ７２および７３によって構成されたインバータに与えられる。このインバータの出力ノードＮ１０と接地Ｖｓｓ１との間にトランジスタ７４が接続される。このインバータは，トランジスタ７１を介して第２の電源電圧Ｖｃｃ２が供給される。トランジスタ７１および７４は，ゲートが第１の電源電圧Ｖｃｃ１を受けるように接続される。トランジスタ７５および７６とトランジスタ７７および７８とによって２つのインバータが構成され，これらのカスケードされた２つのインバータに第２の電源電圧Ｖｃｃ２が与えられる。トランジスタ７７および７８の共通接続ノードを介して，電源喪失検出信号ＰＦＲが発生される。
【００２４】
図４は，図３に示した電源喪失検出回路７０の動作を説明するためのタイミングチャートである。
時刻ｔ２において，電源電圧Ｖｃｃ１が供給され始める。図２に示したＰＯＲ回路６９は，電源電圧Ｖｃｃ１の上昇に応答して，時刻ｔ３においてパワーオンリセット信号／ＰＯＲを立上げる。電源電圧Ｖｃｃ１は，時刻ｔ４において完全なレベルに達する。
【００２５】信号／ＰＯＲが立上がるまで，すなわち時刻ｔ３までは，低レベルの信号／ＰＯＲが電源喪失検出回路７０に与えられる。一方，
時刻ｔ１からｔ３の期間において，第２の電源電圧Ｖｃｃ２は完全に立上がっているが，第１の電源電圧Ｖｃｃ１が十分に立上がっていない。
この期間において，
高レベルの電源喪失検出信号ＰＦＲが出力される。
【００２６】
時刻ｔ３において信号／ＰＯＲが立上がるので，ノードＮ１０の電位が低レベルになる。したがって，時刻ｔ３の後，低レベルの電源喪失検出信号ＰＦＲが出力される。時刻ｔ４の後は，第１の電源電圧Ｖｃｃ１が確立されるので，
信号ＰＦＲも低レベルに保たれる。上記の動作により，第１の電源電圧Ｖｃｃ１が立上がるまでは高レベルの電源喪失検出信号ＰＦＲが出力され，他方，電源電圧Ｖｃｃ１が立上がった後は低レベルの信号ＰＦＲが出力されることがわかる。
【００２７】
再び図１を参照して，電位固定回路３ｂｉ内に設けられたトランジスタ３５および３６は，第１の電源電圧Ｖｃｃ１が立上がる前において，高レベルの電源喪失検出信号ＰＦＲに応答してオンされる。したがって，駆動回路４ｉ内に設けられた駆動トランジスタＱ１およびＱ２のゲートが，接地電位Ｖｓｓ１に固定される。その結果，トランジスタＱ１およびＱ２を介して，電源電圧Ｖｃｃ２から接地Ｖｓｓ２に向かって貫通電流が流れないので，望ましくない電流消費が防がれる。
【００２８】以上に述べたように，電源電圧Ｖｃｃ１が与えられないことにより，不安定な出力信号Ｓ１およびＳ２を発生することのある出力メインアンプ回路３ａｉの出力ノードが，第１の電源電圧Ｖｃｃ１が確立されるまでの間に接地電位Ｖｓｓ１に固定される。上記の説明では，ＤＲＡＭに本願発明が適用される実施例について説明がなされたが，この発明はＳＲＡＭのような他の半導体メモリにも適用され得ることが指摘される。すなわち，この発明は，追加の電源電圧が供給されるデータ出力駆動回路を備える半導体メモリに広く適用できることが指摘される。したがって，そのような半導体メモリにおいても，主となる電源電圧が与えられないときに消費される電流を減少させることができる。
【００２９】
【発明の効果】以上のように，この発明によれば，電源喪失検出手段が設けられ，電源喪失の検出に応答して，増幅器手段から出力される増幅信号の電位を予め定められた電位に固定させる電位固定手段を設けたので，主となる電源電圧が与えられないときに駆動手段によって消費される電流を減少させることのできる半導体メモリ装置が得られた。」
 　 
　ここで，引用例１に記載されている事項を検討する。　 
 　 
（ａ）上記Ｂの「図２は，この発明の一実施例を示すＤＲＡＭのブロック図である。・・・このＤＲＡＭ１ｃの他の回路は，図５に示した従来のもの１ａと同様であるので説明が省略される。」との記載から，図２の実施例の“ＤＲＡＭ”の説明として，図５の従来例の“ＤＲＡＭ”の説明が援用されているから，図５の説明の記載を参照すると，上記Ａの「図５は，従来のＤＲＡＭのブロック図である。図５を参照して，このＤＲＡＭ１ａは，・・・第２の電源電圧Ｖｃｃ２により付勢される出力ドライバ回路４とを含む。」との記載，同じく上記Ａの「出力ドライバ回路４は，第２の電源電圧Ｖｃｃ２を与えられ，出力バッファ回路３ａから発生されるｎビットのデータ信号に応答して，入出力端子ＤＱ１ないしＤＱｎに接続された負荷，すなわちデータバスＤＢを駆動する。」との記載，及び図５の記載から，“ＤＲＡＭ”の“入出力端子ＤＱ１ないしＤＱｎ”に接続された“データバス”を読み取ることができ，また，引用例１の“ＤＲＡＭ”は，“データバス”に接続された他の装置と連携して“システム”として動作することは明らかであるから，引用例１には，“ＤＲＡＭと，前記ＤＲＡＭの入出力端子ＤＱ１ないしＤＱｎに接続されたデータバスとを備えたシステム”が記載されていると認められる。
（ｂ）上記Ａの「図５は，従来のＤＲＡＭのブロック図である。図５を参照して，このＤＲＡＭ１ａは，外部的に与えられる第１の電源電圧Ｖｃｃ１により付勢される主要回路２ａ・・・を含む。主要回路２ａは，行および列に配設されたメモリセルを備えたメモリセルアレイ６０・・・を含む。」との記載から，“ＤＲＡＭ”が，“主要回路”を含み，“主要回路”が，“行および列に配設されたメモリセルを備えたメモリセルアレイ”を含むことが読み取れ，ここで“行および列に配設されたメモリセル”が“複数のメモリセル”であることは明らかであるから，引用例１には，“ＤＲＡＭ”が，“複数のメモリセルを含むメモリセルアレイ”を備えることが記載されていると認められる。
（ｃ）上記Ａの「図５は，従来のＤＲＡＭのブロック図である。図５を参照して，このＤＲＡＭ１ａは，外部的に与えられる第１の電源電圧Ｖｃｃ１により付勢される主要回路２ａ・・・を含む。主要回路２ａは，・・・外部的に与えられる外部アドレス信号Ａ０ないしＡｍを受けるためのアドレス入力バッファ６３と，ロウアドレス信号ＲＡをデコードするロウデコーダ６１と，カラムアドレス信号ＣＡをデコードするカラムデコーダ６２と，メモリセルから読出されたデータ信号を増幅するセンスアンプ６４とを含む。」との記載から，“ＤＲＡＭ”に含まれる“主要回路”は，“第１の電源電圧Ｖｃｃ１により付勢される”こと，“主要回路”が，“アドレス入力バッファ”，“ロウデコーダ”，“カラムデコーダ”，“センスアンプ”を含むことが読み取れ，図５の記載を参照すれば，“主要回路”に含まれる“アドレス入力バッファ”，“ロウデコーダ”，“カラムデコーダ”，及び，“センスアンプ”が，“メモリセルアレイ”に直接的又は間接的に“結合”されていることは明らかであり，ここで，“主要回路”に含まれる“アドレス入力バッファ”等に“結合”される“メモリセルアレイ”は，“主要回路”に“結合”されているとみることもできることから，引用例１には，“ＤＲＡＭ”が，“メモリセルアレイに結合され，第１の電源電圧Ｖｃｃ１により付勢され，アドレス入力バッファ，ロウデコーダ，カラムデコーダ，及びセンスアンプを含む主要回路”を備えることが記載されていると認められる。
（ｄ）上記Ｂの「電位固定回路３ｂｉは，図２に示した電源喪失検出回路７０から発生される電源喪失検出信号ＰＦＲに応答して動作される。」との記載から，“電位固定回路”は，“電源喪失検出回路”からの“電源喪失検出信号ＰＦＲ”を受信して“動作”することが読み取れるから，引用例１には，“ＤＲＡＭ”が，“電源喪失検出回路からの電源喪失検出信号ＰＦＲを受信して動作する電位固定回路”を備えることが記載されていると認められる。
（ｅ）上記Ａの「出力ドライバ回路４は，第２の電源電圧Ｖｃｃ２を与えられ，出力バッファ回路３ａから発生されるｎビットのデータ信号に応答して，入出力端子ＤＱ１ないしＤＱｎに接続された負荷，すなわちデータバスＤＢを駆動する。」との記載から，“出力ドライバ回路”が“データバス”に“結合され”ること，また，“出力ドライバ回路”が，“第２の電源電圧Ｖｃｃ２を与えられ”るように構成されることが読み取れ，“第２の電源電圧Ｖｃｃ２”は，“第１の電源電圧Ｖｃｃ１”とは“異なる”ものであるから，引用例１には，“データバスに結合され，第１の電源電圧Ｖｃｃ１とは異なる第２の電源電圧Ｖｃｃ２を与えられるように構成される出力ドライバ回路”が記載されていると認められる。
　
（ｆ）上記Ａの「図６は，図５に示した出力バッファ回路３ａ内に設けられた出力メインアンプ回路３ａｉおよび出力ドライバ回路４内に設けられた回路４ｉの回路図である。回路３ａｉおよび４ｉは，１ビットの読出されたデータ信号，すなわちｉ番目のデータ信号ＲＤｉを扱う。言い換えると，図５に示した出力バッファ回路３ａおよび出力ドライバ回路４は，図６に示した回路３ａｉおよび４ｉをｎ個分含んでいる。」との記載，上記Ｂの「再び図１を参照して，電位固定回路３ｂｉ内に設けられたトランジスタ３５および３６は，第１の電源電圧Ｖｃｃ１が立上がる前において，高レベルの電源喪失検出信号ＰＦＲに応答してオンされる。したがって，駆動回路４ｉ内に設けられた駆動トランジスタＱ１およびＱ２のゲートが，接地電位Ｖｓｓ１に固定される。その結果，トランジスタＱ１およびＱ２を介して，電源電圧Ｖｃｃ２から接地Ｖｓｓ２に向かって貫通電流が流れないので，望ましくない電流消費が防がれる。」との記載から，引用例１の“出力ドライバ回路”は，複数の“駆動回路”を“含む”こと，各“駆動回路”の“駆動トランジスタＱ１およびＱ２”の“ゲート”は，“高レベルの電源喪失検出信号ＰＦＲ”に応答して，“電位固定回路”内の“トランジスタ３５および３６”が“オン”されることにより，“接地電位Ｖｓｓ１”に固定され，その結果，“トランジスタＱ１およびＱ２を介して，電源電圧Ｖｃｃ２から接地Ｖｓｓ２に向かって貫通電流が流れない”ようにできることが読み取れ，また，上記Ｂの「上記の動作により，第１の電源電圧Ｖｃｃ１が立上がるまでは高レベルの電源喪失検出信号ＰＦＲが出力され，他方，電源電圧Ｖｃｃ１が立上がった後は低レベルの信号ＰＦＲが出力されることがわかる。」との記載，及び図１の回路図面からみて，“低レベルの信号ＰＦＲ”が入力された場合には，“電位固定回路”内の“トランジスタ３５および３６”は“オフ”となり，“出力メインアンプ回路の出力は，駆動回路を介して出力可能となる”ことが読み取れる。
　してみれば，引用例１には，“電源喪失検出信号ＰＦＲが高レベルの場合には，電位固定回路内のトランジスタ３５および３６がオンとなり，駆動回路の駆動トランジスタＱ１およびＱ２のゲートが接地電位Ｖｓｓ１に固定されることで，トランジスタＱ１およびＱ２を介して，電源電圧Ｖｃｃ２から接地Ｖｓｓ２に向かって貫通電流が流れないように制御され，電源喪失検出信号ＰＦＲが低レベルの場合には，電位固定回路内のトランジスタ３５および３６がオフとなり，出力メインアンプ回路の出力が駆動回路を介して出力可能となるように制御される，複数の駆動回路を含む出力ドライバ回路”が記載されていると認められる。
　
（ｇ）上記（ｅ），（ｆ）より，引用例１には，“ＤＲＡＭ”が，“データバスに結合され，第１の電源電圧Ｖｃｃ１とは異なる第２の電源電圧Ｖｃｃ２を与えられるように構成される出力ドライバ回路であって，電源喪失検出信号ＰＦＲが高レベルの場合には，電位固定回路内のトランジスタ３５および３６がオンとなり，駆動回路の駆動トランジスタＱ１およびＱ２のゲートが接地電位Ｖｓｓ１に固定されることで，トランジスタＱ１およびＱ２を介して，電源電圧Ｖｃｃ２から接地Ｖｓｓ２に向かって貫通電流が流れないように制御され，電源喪失検出信号ＰＦＲが低レベルの場合には，電位固定回路内のトランジスタ３５および３６がオフとなり，出力メインアンプ回路の出力が駆動回路を介して出力可能となるように制御される，複数の駆動回路を含む出力ドライバ回路”を備えることが記載されていると認められる。
（ｈ）上記Ｂの「電源喪失検出回路７０は，与えられた信号／ＰＯＲに応答して，第１の電源電圧Ｖｃｃ１が喪失されているかまたは否かを示す電源喪失検出信号ＰＦＲを発生し，それを出力バッファ３ｃに与える。」との記載，同じく上記Ｂの「図４は，図３に示した電源喪失検出回路７０の動作を説明するためのタイミングチャートである。・・・時刻ｔ１からｔ３の期間において，第２の電源電圧Ｖｃｃ２は完全に立上がっているが，第１の電源電圧Ｖｃｃ１が十分に立上がっていない。・・・この期間において，・・・高レベルの電源喪失検出信号ＰＦＲが出力される。・・・時刻ｔ３の後，低レベルの電源喪失検出信号ＰＦＲが出力される。時刻ｔ４の後は，第１の電源電圧Ｖｃｃ１が確立されるので，・・・信号ＰＦＲも低レベルに保たれる。上記の動作により，第１の電源電圧Ｖｃｃ１が立上がるまでは高レベルの電源喪失検出信号ＰＦＲが出力され，他方，電源電圧Ｖｃｃ１が立上がった後は低レベルの信号ＰＦＲが出力されることがわかる。」との記載から，“電源喪失検出回路”は，“第１の電源電圧Ｖｃｃ１が喪失されているかまたは否かを示す電源喪失検出信号ＰＦＲ”を発生し，それを出力バッファに与えること，“第１の電源電圧Ｖｃｃ１が立上がるまでは高レベルの電源喪失検出信号ＰＦＲが出力され，他方，電源電圧Ｖｃｃ１が立上がった後は低レベルの信号ＰＦＲが出力されること”が読み取れ，また，上記Ｂの「電位固定回路３ｂｉは，図２に示した電源喪失検出回路７０から発生される電源喪失検出信号ＰＦＲに応答して動作される。」との記載，及び図１の回路図面からみて，“電源喪失検出信号ＰＦＲ”は，“電位固定回路”に“入力”されることが読み取れるから，引用例１には，“ＤＲＡＭ”が“第１の電源電圧Ｖｃｃ１が喪失されているか否かを示す信号であって，第１の電源電圧Ｖｃｃ１が立上がるまでは高レベルであり，電源電圧Ｖｃｃ１が立上がった後は低レベルとなる電源喪失検出信号ＰＦＲを電位固定回路に出力するように構成される電源喪失検出回路”を備えることが記載されていると認められる。
（ｉ）上記Ｂの「電源喪失検出回路７０は，第２の電源電圧Ｖｃｃ２が与えられ，かつパワーオンリセット（ＰＯＲ）回路６９から発生されるパワーオンリセット信号／ＰＯＲを受ける。電源喪失検出回路７０は，与えられた信号／ＰＯＲに応答して，第１の電源電圧Ｖｃｃ１が喪失されているかまたは否かを示す電源喪失検出信号ＰＦＲを発生し，それを出力バッファ３ｃに与える。」との記載，同じく上記Ｂの「時刻ｔ２において，電源電圧Ｖｃｃ１が供給され始める。図２に示したＰＯＲ回路６９は，電源電圧Ｖｃｃ１の上昇に応答して，時刻ｔ３においてパワーオンリセット信号／ＰＯＲを立上げる。電源電圧Ｖｃｃ１は，時刻ｔ４において完全なレベルに達する。」との記載，同じく上記Ｂの「時刻ｔ３において信号／ＰＯＲが立上がるので，ノードＮ１０の電位が低レベルになる。したがって，時刻ｔ３の後，低レベルの電源喪失検出信号ＰＦＲが出力される。」との記載，及び図４のタイミングチャートの記載から，“電源喪失検出回路”は，“電源電圧Ｖｃｃ１”が，“時刻ｔ２からｔ４にかけて上昇する”際に，時刻ｔ２と時刻ｔ４の間の“時刻ｔ３”において“所定の電圧”に“到達”したときに，“パワーオンリセット（ＰＯＲ）回路”から発生される“パワーオンリセット信号／ＰＯＲ”を受け，これに応答して，“低レベルの電源喪失検出信号ＰＦＲ”を出力することが読み取れるから，引用例１には，「電源喪失検出回路は，電源電圧Ｖｃｃ１が，時刻ｔ２からｔ４にかけて上昇する際に，時刻ｔ２と時刻ｔ４の間の時刻ｔ３において所定の電圧に到達したときに，低レベルの電源喪失検出信号ＰＦＲを出力する」ことが記載されていると認められる。
　以上，（ａ）乃至（ｉ）で示した事項から，引用例１には，次の発明（以下，「引用発明」という。）が記載されているものと認められる。
「ＤＲＡＭと，前記ＤＲＡＭの入出力端子ＤＱ１ないしＤＱｎに接続されたデータバスとを備えたシステムであって，
　前記ＤＲＡＭが，
　複数のメモリセルを含むメモリセルアレイと，
　前記メモリセルアレイに結合され，第１の電源電圧Ｖｃｃ１により付勢され，アドレス入力バッファ，ロウデコーダ，カラムデコーダ，及びセンスアンプを含む主要回路と，
　電源喪失検出回路からの電源喪失検出信号ＰＦＲを受信して動作する電位固定回路と，
　前記データバスに結合され，第１の電源電圧Ｖｃｃ１とは異なる第２の電源電圧Ｖｃｃ２を与えられるように構成される出力ドライバ回路であって，電源喪失検出信号ＰＦＲが高レベルの場合には，電位固定回路内のトランジスタ３５および３６がオンとなり，駆動回路の駆動トランジスタＱ１およびＱ２のゲートが接地電位Ｖｓｓ１に固定されることで，トランジスタＱ１およびＱ２を介して，電源電圧Ｖｃｃ２から接地Ｖｓｓ２に向かって貫通電流が流れないように制御され，電源喪失検出信号ＰＦＲが低レベルの場合には，電位固定回路内のトランジスタ３５および３６がオフとなり，出力メインアンプ回路の出力が駆動回路を介して出力可能となるように制御される，複数の駆動回路を含む出力ドライバ回路と，
　第１の電源電圧Ｖｃｃ１が喪失されているか否かを示す信号であって，第１の電源電圧Ｖｃｃ１が立上がるまでは高レベルであり，電源電圧Ｖｃｃ１が立上がった後は低レベルとなる電源喪失検出信号ＰＦＲを電位固定回路に出力するように構成される電源喪失検出回路とを備え，
　前記電源喪失検出回路は，電源電圧Ｖｃｃ１が，時刻ｔ２からｔ４にかけて上昇する際に，時刻ｔ２と時刻ｔ４の間の時刻ｔ３において所定の電圧に到達したときに，低レベルの電源喪失検出信号ＰＦＲを出力する，
　システム。」
 　 
（イ）引用例２に記載されている技術的事項　 
　本願の優先日前に頒布又は電気通信回線を通じて公衆に利用可能となり，原審の拒絶査定の理由である平成２６年１１月４日付けの拒絶理由通知において引用された，特開２００４−２０６８３２号公報（平成１６年７月２２日出願公開，以下，「引用例２」という。）には，関連する図面とともに，以下の技術的事項が記載されている。（当審注：下線は，参考のために当審で付与したものである。） 
 　 
Ｃ　「【００３２】
クロック制御回路５は，クロックバッファ４から出力されるクロック信号ＣＬＫ，ＣＬＫＢを，バースト読み出し動作時に出力イネーブル信号／ＯＥにより制御されるサスペンド状態に応じて，内部クロック信号ＩＣＬＫ，ＩＣＬＫＢの供給を制御する回路である。
サスペンド状態にエントリーすると，後述する内部クロック制御信号ＯＥＢ＿ＣＬＫＳにより内部クロック信号ＩＣＬＫ，ＩＣＬＫＢの供給が停止する。
えのタイミング信号として使用されているので，内部クロック信号ＩＣＬＫ，ＩＣＬＫＢの停止により連続データ読み出し動作は禁止される。内部クロック信号ＩＣＬＫ，ＩＣＬＫＢは，後述するレディ制御回路２にも供給されている。
（途中省略）
【００３４】
出力バッファ回路３は，メモリセルアレイ９から内部アドレスＡＤに応じて読み出されるデータを出力する。同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣにより制御され，出力イネーブル信号／ＯＥにより
サスペンドエントリーのサスペンド命令を受けると，
データ出力は出力禁止状態とされる。データ出力禁止状態においては，データ端子（ＤＡＴＡ）はハイインピーダンス状態となり，システムバスへのデータ出力を禁止してバスを開放する。
　上記Ｃの記載から，引用例２には，次の技術（以下，「引用例２記載技術」という。）が記載されているものと認められる。 
「サスペンド命令を受けると，内部クロック信号の供給が停止し，データ出力は出力禁止状態とされ，このデータ出力禁止状態においては，データ端子がハイインピーダンス状態となること。」
（ウ）引用例３に記載されている技術的事項
　本願の優先日前に頒布又は電気通信回線を通じて公衆に利用可能となり，原審の拒絶査定の理由である平成２６年１１月４日付けの拒絶理由通知において引用された，特開２００１−９３２７５号公報（平成１３年４月６日出願公開，以下，「引用例３」という。）には，関連する図面とともに，以下の技術的事項が記載されている。（当審注：下線は，参考のために当審で付与したものである。） 
 　 
Ｄ　「【０００１】
【発明の属する技術分野】この発明は，半導体集積回路装置に関し，特に，メモリ回路とロジック回路とが同一基板上に集積化された半導体集積回路装置に関する。より特定的には，
この発明は，メモリ混載半導体集積回路装置の消費電力を低減するための構成に関する。
Ｅ　「【００６８】図１１は，ロジック回路２とメモリ回路３のインタフェース部の構成を概略的に示す図である。図１１において
ロジック回路２は，出力回路ＯＫ
を含む。出力回路ＯＫは，
出力バッファ回路２ｃおよび２ｄを含む。
【００６９】入力回路ＩＫは，メモリ回路３から読出されたデータＱを受ける入力バッファ回路２ｅと，入力バッファ回路２ｅの出力データを，図示しないクロック信号に同期して転送するフリップフロップ２ｆを含む。これらのロジック回路２およびメモリ回路３の間のデータＤおよびＱは，それぞれ別々のバスを介して転送されるように示す。しかしながら，これらのデータＤおよびＱは，同一のバスを介して転送されてもよい。
【００７０】このメモリ混載ＬＳＩにおいては，またスリープモード指示信号ＳＬＰに従って電源フラグＥＮおよび／ＥＮを生成する電源フラグ発生回路１０が設けられる。この電源フラグ発生回路１０は，メモリ電源電圧ＶＤＤＭを一方動作電源電圧として受けて動作する。
【００７１】
メモリ回路３のインタフェース部には，ロジック回路２の出力バッファ回路２ｃの出力信号（アドレス，コマンド）を受けるトライステートバッファ３ａと，ロジック回路２の出力バッファ回路２ｄからの出力データＤを受けるトライステートバッファ３ｂ
が設けられる。トライステートバッファ回路３ａおよび３ｂは，電源フラグ発生回路１０からの電源フラグＥＮおよび／ＥＮが非活性状態にあり，ロジック回路の電源供給が停止されたことを示すときには，出力ハイインピーダンス状態となる。
【００７２】このメモリ回路３は，さらに，データをロジック回路２へ転送するための出力バッファ回路３ｅを含む。この出力バッファ回路３ｅは，常時動作するバッファ回路のように示す。しかしながら，メモリ回路３においてデータ出力時活性化される出力イネーブル信号に従って出力バッファ回路３ｅは，活性化される。
【００７３】
スリープモード時においては，ロジック回路２への電源電圧ＶＤＤＬの供給が停止される。したがって，これらの出力バッファ回路２ｃおよび２ｄの出力信号がフローティング状態となることが考えられる。この出力バッファ回路２ｃおよび２ｄの出力信号が不安定となった場合（ノイズなどの影響により），トライステートバッファ回路３ａおよび３ｂにおいて貫通電流が流れる可能性がある。ロジック回路２の電源供給停止によるロジック回路２の出力信号の浮上がりによるメモリ回路３における貫通電流の発生を防止するために，トライステート入力バッファ３ａおよび３ｂが設けられる。スリープモード時には，電源フラグＥＮおよび／ＥＮが非活性状態となり，これらのトライステートバッファ３ａおよび３ｂが出力ハイインピーダンス状態となる。
【００７４】
なお，電源フラグＥＮは，データ退避完了後，スリープモード指示信号ＳＬＰを反転することにより生成することができる。
【００７５】以上のように，この発明の実施の形態１に従えば，メモリ混載ＬＳＩにおいて，スタンバイ状態時，ロジック回路の保持データをメモリ回路に転送して格納した後このロジック回路への電源電圧供給を停止しているため，スタンバイ状態時の消費電流を低減することができる。また，ロジック回路を低しきい値電圧のＭＯＳトランジスタで構成することができ，高速動作するメモリ混載ＬＳＩを実現することができる。
【００７６】［実施の形態２］図１２（Ａ）および（Ｂ）は，この発明の実施の形態２におけるメモリ混載ＬＳＩの動作シーケンスを示す図である。図１２（Ａ）には，ロジック回路の電源電圧を遮断するパワーダウン時の動作シーケンスが示され，図１２（Ｂ）には，このロジック回路への電源を再投入する動作時のシーケンスが示される。
【００７７】図１２（Ａ）において，まず外部の
システムプロセサ（メインプロセサ）から電源断（パワーオフ）が告知される。たとえばスリープモード指示信号ＳＬＰを活性化することによりロジック回路へ電源断動作が告知される。ロジック回路においては，電源断を告知するコマンドが与えられると
【００７８】ロジック回路からのフリップフロップ（Ｆ／Ｆ）のデータ転送が終了すると（これは転送制御回路により検出される），図１１に示す電源フラグ発生回路１０が，電源フラグＥＮおよび／ＥＮを非活性化し，
メモリ回路のインタフェース部が出力ハイインピーダンス状態に設定され，貫通電流の発生が防止される
【００７９】この電源フラグＥＮおよび／ＥＮが非活性化されると，次いで転送制御回路がシステムコマンドとして，転送終了をシステムプロセサに告知し，システムプロセサの制御のもとに，ロジック電源電圧ＶＤＤＬの供給が停止される。
【００８０】以降，パワーダウンモード（スリープモード）に入り，ロジック回路の電源電圧が供給停止状態になる。一方，メモリ回路においては，退避データの保持が行なわれる。メモリ回路がＤＲＡＭの場合，所定の周期で保持データ（退避データ）のリフレッシュが実行される。
【００８１】次いで，このパワーダウンモード（スリープモード）を解除し，メモリ混載ＬＳＩへの電源投入を実行して，再びメモリ混載ＬＳＩへのアクセス動作を行なう場合の動作シーケンスについて図１２（Ｂ）を参照して説明する。
【００８２】まず，ロジック電源電圧が図示しないシステムプロセサの制御のもとに投入され，このシステムプロセサから，ロジック電源電圧を投入したというウェークアップを告知するコマンドがロジック回路へ与えられる。このウェークアップは，たとえばスリープモード指示信号ＳＬＰを非活性化することにより告知される。メモリ混載ＬＳＩにおいては，このスリープモード指示信号ＳＬＰの非活性化に応答して，電源フラグ発生回路１０が電源フラグを活性状態とし，メモリ回路３において，インタフェース部を出力ハイインピーダンス状態から解放する。
【００８３】次いで，ロジック回路２は，電源フラグを電源断指示状態から解除した後，転送制御回路の制御のもとに，メモリ回路３へアクセスし，退避されたフリップフロップ（Ｆ／Ｆ）データをメモリ回路３から読出す。メモリ回路３から読出された退避データがロジック回路２内において，順次フリップフロップ群を介して転送され，パワーダウン移行前の状態にロジック回路が復元される。この退避データの転送動作が完了すると，メモリ混載ＬＳＩが，図示しないシステムプロセサからのコマンドを待受ける状態となる。
【００８４】図１２（Ａ）および（Ｂ）に示す一連の動作は，先の実施の形態１において示した転送制御回路６および電源フラグ発生回路１０により実行される。
【００８５】以上のように，この発明の実施の形態２に従えば，電源フラグを利用し，パワーダウン時，電源フラグにより，メモリ回路のインタフェース部を出力ハイインピーダンス状態とし，またウェークアップ動作時においては，メモリ回路のインタフェース部を動作可能状態にした後に，メモリ回路からのデータの読出を行なっている。したがって，このフラグにより，確実にメモリ回路のインタフェース部の動作を制御することができ，正確にロジック回路のデータの退避およびロードを行なうことができる。」
　上記Ｄ，Ｅの記載から，引用例３には，次の技術（以下，「引用例３記載技術Ａ」，「引用例３記載技術Ｂ」という。）が記載されているものと認められる。 
＜引用例３記載技術Ａ＞
「ロジック回路２とメモリ回路３とを備えるメモリ混載半導体集積回路装置において，ロジック回路２の出力回路は，出力バッファ回路を含み，メモリ回路３のインタフェース部には，ロジック回路２の出力バッファ回路からの出力信号を受けるトライステート入力バッファが設けられ，このトライステート入力バッファは，ロジック回路２の電源供給が停止されたときに，出力ハイインピーダンス状態となることでメモリ回路３における貫通電流の発生を防止すること。」
＜引用例３記載技術Ｂ＞
「システムプロセサがスリープモード指示信号ＳＬＰを活性化することにより，ロジック回路へ電源断を告知するコマンドを与えると，メモリ回路のインタフェース部が出力ハイインピーダンス状態に設定されて，貫通電流の発生が防止されること。」
ウ　対比 
 　 
　本件補正発明と引用発明とを対比する。
 　 
（ａ）引用発明の「ＤＲＡＭ」は，半導体で構成される“デバイス”であるから，本件補正発明の「デバイス」に対応する。
　引用発明の「データバス」は，ＤＲＡＭの入出力端子ＤＱ１ないしＤＱｎに接続された“バス”であるから，本件補正発明の「入力／出力（Ｉ／Ｏ）バス」又は「Ｉ／Ｏバス」に相当する。
　そうすると，引用発明の「ＤＲＡＭと，前記ＤＲＡＭの入出力端子ＤＱ１ないしＤＱｎに接続されたデータバスとを備えたシステム」と本件補正発明の「システム」とは，後記する点で相違するものの，「デバイスと，前記デバイスに結合された入力／出力（Ｉ／Ｏ）バスと，を備えたシステム」の点で共通している。
（ｂ）引用発明の「メモリセルアレイ」は，“複数のメモリセルを含む”から，本件補正発明の「複数のメモリセルを含むメモリアレイ」に相当する。
（ｃ）本願明細書の【００１５】段落には，「周辺回路２２０には，これらに限定されないが，増幅器，ドライバ，デコーダ，またはそれらの組み合わせが挙げられる。」と記載されており，“周辺回路”として，“増幅器”，“ドライバ”，“デコーダ”が例示されているところ，引用発明の「主要回路」も，“アドレス入力バッファ（増幅器）”，“ロウデコーダ（デコーダ）”，“カラムデコーダ（デコーダ）”，及び“センスアンプ（増幅器）”を含むものであり，両者は，増幅器及びデコーダを含む点で共通するものであるから，引用発明の「主要回路」が本件補正発明の「周辺回路」に相当する。
　そして，引用発明の「第１の電源電圧Ｖｃｃ１」は，主要回路を付勢する電源電圧である点で，本件補正発明の「第１の電源電圧」に相当する。
　また，引用発明の「第１の電源電圧Ｖｃｃ１により付勢され」ることが本件補正発明の「第１の電源電圧を受電する」ことに相当する。
　してみれば，引用発明の「前記メモリセルアレイに結合され，第１の電源電圧Ｖｃｃ１により付勢され，アドレス入力バッファ，ロウデコーダ，カラムデコーダ，及びセンスアンプを含む主要回路」が，本件補正発明の「メモリアレイに結合され，第１の電源電圧を受電するように構成される，周辺回路」に相当する。
（ｄ）引用発明の「出力ドライバ回路」は，メモリセルから読み出したデータをデータバスへ出力するための回路であるから，本件補正発明の「入力／出力回路」とは，「出力回路」である点で共通する。
　引用発明の「第１の電源電圧Ｖｃｃ１とは異なる第２の電源電圧Ｖｃｃ２」が本件補正発明の「第１の電源電圧とは異なる第２の電源電圧」に相当する。
　引用発明の“出力ドライバ回路”は，第２の電源電圧Ｖｃｃ２を“与えられる”ものであるから，第２の電源電圧Ｖｃｃ２を“受電”しているということができる。
　してみれば，引用発明の「前記データバスに結合され，第１の電源電圧Ｖｃｃ１とは異なる第２の電源電圧Ｖｃｃ２を与えられるように構成される出力ドライバ回路」と本件補正発明の「前記Ｉ／Ｏバスに結合され，前記第１の電源電圧とは異なる第２の電源電圧を受電するように構成される入力／出力回路」とは，後記する点で相違するものの，「Ｉ／Ｏバスに結合され，第１の電源電圧とは異なる第２の電源電圧を受電するように構成される出力回路」の点で共通する。
（ｅ）引用発明において，“駆動回路の駆動トランジスタＱ１およびＱ２のゲート”を“接地電位”に“固定”することは，駆動回路を“無効化する”ことであるといえる。そして，“出力ドライバ回路”は，“複数の駆動回路”を含むものであるから，“駆動回路を無効化すること”は，すなわち，“出力ドライバ回路を無効化すること”に他ならない。
　また，電位固定回路内のトランジスタ３５および３６を“オフ”として，出力メインアンプ回路の出力を駆動回路を介して出力可能とすることは，駆動回路を“有効化する”ことであるといえる。そして，“出力ドライバ回路”は，“複数の駆動回路”を含むものであるから，“駆動回路を有効化すること”は，すなわち，“出力ドライバ回路を有効化すること”に他ならない。
　そして，上記動作は，“電源喪失検出信号ＰＦＲ”が“高レベル”であるか“低レベル”であるかに応じて“制御”されるものであるから，引用発明の「電源喪失検出信号ＰＦＲ」が本件補正発明の「制御信号」に相当する。
　また，引用発明の「電位固定回路」は，“電源喪失検出信号ＰＦＲ”すなわち，“制御信号”を受信して，上記した“出力ドライバ回路”の“無効化”又は“有効化”の動作を“制御”するものであるから，“電位固定回路”と“出力ドライバ回路”とを合わせた構成は，“制御信号”に従って“無効化”又は“有効化”を制御する対象である点で，本件補正発明の「入力／出力回路」に対応する。
　してみれば，引用発明の「電源喪失検出回路からの電源喪失検出信号ＰＦＲを受信して動作する電位固定回路」及び「電源喪失検出信号ＰＦＲが高レベルの場合には，電位固定回路内のトランジスタ３５および３６がオンとなり，駆動回路の駆動トランジスタＱ１およびＱ２のゲートが接地電位Ｖｓｓ１に固定されることで，トランジスタＱ１およびＱ２を介して，電源電圧Ｖｃｃ２から接地Ｖｓｓ２に向かって貫通電流が流れないように制御され，電源喪失検出信号ＰＦＲが低レベルの場合には，電位固定回路内のトランジスタ３５および３６がオフとなり，出力メインアンプ回路の出力が駆動回路を介して出力可能となるように制御される，複数の駆動回路を含む出力ドライバ回路」と本件補正発明の「制御信号に従って無効化又は有効化されるようにさらに構成される，入力／出力回路」とは，後記する点で相違するものの，「制御信号に従って無効化又は有効化されるようにさらに構成される，出力回路」の点で共通する。
（ｆ）引用発明の“電源喪失検出回路”は，電源喪失検出信号ＰＦＲを“電位固定回路”に出力するものであるから，“電源喪失検出回路”は，“電位固定回路”に“結合”されているものであるところ，上記（ｅ）で検討したように，“電位固定回路”は，“出力回路”の一部を構成するものであるから，引用発明の“電源喪失検出回路”は，“出力回路”に“結合され”ているということもできる。
　引用発明の“電源喪失検出回路”は，“第１の電源電圧Ｖｃｃ１が喪失されているか否かを示す信号であって，第１の電源電圧Ｖｃｃ１が立上がるまでは高レベルであり，電源電圧Ｖｃｃ１が立上がった後は低レベルとなる電源喪失検出信号ＰＦＲ”を出力するものであるから，“電源喪失検出回路”は，第１の電源電圧Ｖｃｃ１に“応答して”，“電源喪失検出信号ＰＦＲ”を“提供する”ように構成されているということができる。
　ここで，引用発明の“電源喪失検出信号ＰＦＲ”は，そのレベルが“高レベル”から“低レベル”へ遷移することで，“出力メインアンプ回路の出力が駆動回路を介して出力可能となる”ように制御する信号であるから，“出力ドライバ回路”を“有効化する”ように制御する“制御信号”であるということができる。
　してみれば，引用発明の「第１の電源電圧Ｖｃｃ１が喪失されているか否かを示す信号であって，第１の電源電圧Ｖｃｃ１が立上がるまでは高レベルであり，電源電圧Ｖｃｃ１が立上がった後は低レベルとなる電源喪失検出信号ＰＦＲを電位固定回路に出力するように構成される電源喪失検出回路」と本件補正発明の「前記入力／出力回路に結合され，前記コントローラによって提供される無効化命令に応答して前記入力／出力回路を無効化する前記制御信号を提供し，前記第１の電源電圧に応答して前記入力／出力回路を有効化する前記制御信号を提供するように構成される，有効化回路」とは，後記する点で相違するものの，「前記出力回路に結合され，第１の電源電圧に応答して前記出力回路を有効化する制御信号を提供するように構成される，有効化回路」の点で共通する。
（ｇ）引用発明の「電源電圧Ｖｃｃ１が，時刻ｔ２からｔ４にかけて上昇する」ことが，本件補正発明の「第１の電源電圧が低い電圧から高い電圧に推移」することに相当するから，引用発明の「電源電圧Ｖｃｃ１が，時刻ｔ２からｔ４にかけて上昇する際に，時刻ｔ２と時刻ｔ４の間の時刻ｔ３において所定の電圧に到達したとき」が，本件補正発明の「第１の電源電圧が低い電圧から高い電圧に推移し所定の電圧に到達したとき」に相当する。
　そして，この“所定の電圧に到達したとき”，引用発明の“電源喪失検出回路”は，“低レベルの電源喪失検出信号ＰＦＲを出力する”ところ，上記（ｆ）の検討から，“低レベルの電源喪失検出信号ＰＦＲ”は，“出力ドライバ回路”を“有効化する制御信号”である。
　してみれば，引用発明の「前記電源喪失検出回路は，電源電圧Ｖｃｃ１が，時刻ｔ２からｔ４にかけて上昇する際に，時刻ｔ２と時刻ｔ４の間の時刻ｔ３において所定の電圧に到達したときに，低レベルの電源喪失検出信号ＰＦＲを出力する」ことが本件補正発明の「前記有効化回路は，第１の電源電圧が低い電圧から高い電圧に推移し所定の電圧に到達したとき，前記有効化する制御信号を提供する」ことに相当する。
 　 
　以上から，本件補正発明と引用発明とは，以下の点で一致し，また，以下の点で相違する。 
 　 
＜一致点＞  
 　 
 「デバイスと，
　前記デバイスに結合された入力／出力（Ｉ／Ｏ）バスと，
を備え，
　前記デバイスが，
　複数のメモリセルを含むメモリアレイと，
　前記メモリアレイに結合され，第１の電源電圧を受電するように構成される，周辺回路と，
　前記Ｉ／Ｏバスに結合され，前記第１の電源電圧とは異なる第２の電源電圧を受電するように構成される出力回路であって，制御信号に従って無効化又は有効化されるようにさらに構成される，出力回路と，
　前記出力回路に結合され，前記第１の電源電圧に応答して前記出力回路を有効化する前記制御信号を提供するように構成される，有効化回路と，
　を備え，
　前記有効化回路は，前記第１の電源電圧が低い電圧から高い電圧に推移し所定の電圧に到達したとき，前記有効化する前記制御信号を提供する，システム。」 
 　 
＜相違点１＞ 
　システムが備えるデバイスが，本件補正発明では，“複数”であるのに対して，引用発明では，ＤＲＡＭが“複数”であることは明記されていない点。
＜相違点２＞ 
　本件補正発明では，システムが，入力／出力（Ｉ／Ｏ）バスに結合された“コントローラ”を備えるのに対して，引用発明では，そのような構成が明記されていない点。
＜相違点３＞ 
　無効化又は有効化される回路が，本件補正発明では，「入力／出力回路」であるのに対して，引用発明は，「出力ドライバ回路」である点。
＜相違点４＞ 
　有効化回路が，本件補正発明では，「前記コントローラによって提供される無効化命令に応答して前記入力／出力回路を無効化する前記制御信号を提供」するように構成されており，「前記無効化命令は，前記周辺回路にて前記第１の電源電圧の受電を遮断するための命令であ」るのに対して，引用発明の電源喪失検出回路は，そのように構成されていない点。
エ　判断 
　上記相違点１乃至４について検討する。 
 　 
（ａ）相違点１及び相違点２について 
　複数のメモリデバイスと１つのメモリコントローラとをバスで接続するメモリシステムは，例えば国際公開第２０１１／０５６７２９号（特に第３図，及び［００４５］段落の記載参照）等に記載されているように周知技術であるものと認められることから，引用発明において，ＤＲＡＭの数を複数とし，これらとメモリコントローラとをバスで接続することにより，相違点１及び相違点２に係る構成とすることは，当業者が適宜なし得たことである。 
　
（ｂ）相違点３について 
　引用発明では，“出力ドライバ回路”に対して，“第１の電源電圧Ｖｃｃ１とは異なる第２の電源電圧Ｖｃｃ２”を与えるように構成しているところ，引用例１の第２図を参照すると，入力ラッチ６５（入力回路）は，第１の電源電圧Ｖｃｃ１により付勢される“主要回路”内に設けられており，入力ラッチ６５（入力回路）には，“第１の電源電圧Ｖｃｃ１”が印加されるようになっているから，この構成では，入力ラッチ６５（入力回路）に“第１の電源電圧Ｖｃｃ１とは異なる第２の電源電圧Ｖｃｃ２”を印加する際に発生する，“貫通電流”の問題は存在しないことになる。
　そうすると，引用発明において，無効化又は有効化される回路を，出力ドライバ回路に代えて，出力ドライバ回路と入力ラッチ６５（入力回路）とを合わせ持つ「入力／出力回路」とする動機付けは存在しないから，そのような構成とすること，すなわち，上記相違点３に係る構成とすることは，当業者が適宜なし得たものであるとすることはできない。 
 　 
（ｃ）相違点４について 
　引用例２には，
「サスペンド命令を受けると，内部クロック信号の供給が停止し，データ出力は出力禁止状態とされ，このデータ出力禁止状態においては，データ端子がハイインピーダンス状態となること。」（引用例２記載技術）
が記載されている。
　引用例２記載技術における「サスペンド命令」と本件補正発明の「無効化命令」とは，ともに「命令」である点では，共通しているものの，引用例２記載技術の「サスペンド命令」は，クロックを停止することによって，出力を禁止する際に用いられる命令であって，電源の受電を遮断するための命令とは異なるものであるから，引用例２記載技術の「サスペンド命令」を引用発明に適用しても，本件補正発明の「周辺回路にて第１の電源電圧の受電を遮断するための命令である無効化命令に応答して入力／出力回路を無効化する制御信号を提供する」という上記相違点４に係る構成を想到することはできない。
　また，引用例３には，
「ロジック回路２とメモリ回路３とを備えるメモリ混載半導体集積回路装置において，ロジック回路２の出力回路は，出力バッファ回路を含み，メモリ回路３のインタフェース部には，ロジック回路２の出力バッファ回路からの出力信号を受けるトライステートバッファが設けられ，このトライステートバッファ回路は，ロジック回路２の電源供給が停止されたときに，出力ハイインピーダンス状態となることでメモリ回路３における貫通電流の発生を防止すること。」（引用例３記載技術Ａ）
「システムプロセサがスリープモード指示信号ＳＬＰを活性化することにより，ロジック回路へ電源断を告知するコマンドを与えると，メモリ回路のインタフェース部が出力ハイインピーダンス状態に設定されて，貫通電流の発生が防止されること。」（引用例３記載技術Ｂ）
が記載されている。
　引用例３記載技術Ｂの「ロジック回路へ電源断を告知するコマンド」は，電源の受電を遮断するための命令である点で，本件補正発明の「無効化命令」に対応するものであると認められるものの，引用例３の技術分野は，メモリ混載半導体集積回路装置であり，引用例３記載技術Ａ及び引用例３記載技術Ｂでは，メモリ混載半導体集積回路装置のロジック回路の電源断を実行する場合に，メモリ回路の入力側のトライステートバッファ，すなわち，“入力回路”をハイインピーダンス状態とする（無効化する）ものであるから，“出力回路”を無効化する引用発明とは，無効化する対象が異なっており，引用例３記載技術Ａ，Ｂを引用発明に適用することはできない。
　
　また，「周辺回路にて第１の電源電圧の受電を遮断するための無効化命令に応答して入力／出力回路を無効化する制御信号を提供すること」が本願の優先日前に周知技術であったとも認められない。
　してみれば，有効化回路が，コントローラによって提供される無効化命令に応答して入力／出力回路を無効化する制御信号を提供するように構成され，かつ，前記無効化命令は，周辺回路にて第１の電源電圧の受電を遮断するための命令であるように構成すること，すなわち，上記相違点４に係る構成とすることは，当業者が適宜なし得たものであるとすることはできない。
　なお，本願の「無効化命令」は，メモリコントローラが，第１の電源電圧を低下させる直前のタイミングで発生させるものであり，本願明細書には，この命令のほかに，電源電圧を低下させるための他の命令を発生させることが記載されていないことからすれば，本願の「無効化命令」は，第１の電源電圧を低下させる命令であると同時に，これを受け取った有効化回路が，入力／出力回路を無効化するためにも用いることができる命令であると考えることが自然であるから，「前記無効化命令は，前記周辺回路にて前記第１の電源電圧の受電を遮断するための命令」であることが，本件出願当初の明細書に記載されていなかったとの指摘は妥当なものとはいえない。
オ　小括 
 　 
　上記で検討したごとく，本件補正発明は，当業者が引用発明および引用例２，３に記載の技術に基づいて容易に発明をすることができたとはいえない。
　よって，本件補正の補正事項１は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合する。 
（２）補正事項３，４について
　補正事項３，４は，本件補正前の請求項１を更に限定したものである本件補正前の請求項３，４に対して，上記請求項１と同様の限定を付加して，本件補正後の請求項２，３とするものである。
　そして，上記（１）で検討したとおり，本件補正後の請求項１に係る発明が，引用発明および引用例２，３に記載の技術に基づいて容易に発明をすることができたとは言えないことから，本件補正後の請求項１を更に限定したものである本件補正後の請求項２，３も，引用発明および引用例２，３に記載の技術に基づいて容易に発明をすることができたとは言えない。
　したがって，補正事項３，４は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合する。
（３）補正事項２，５について
　補正事項２，５は，請求項を削除するものであるから，特許法第１７条の２第５項第１号の請求項の削除を目的とするものに該当する。
 　 
３　むすび 
 　 
　以上のとおりであるから，補正事項１〜５を含む本件補正は，特許法第１７条の２第３項乃至第６項の規定に適合する。
 　 
第３　本願発明 
 　 
　本件補正は上記のとおり，特許法第１７条の２第３項乃至第６項の規定に適合するから，本願の請求項１乃至３に係る発明は，本件補正により補正された平成２７年１１月１３日付け手続補正書に記載の特許請求の範囲の請求項１乃至３に記載された事項により特定されるとおりのものである。 
　そして，本願の請求項１乃至３に係る発明は，当業者が引用発明および引用例２，３に記載の技術に基づいて容易に発明をすることができたものではないから，原査定の拒絶理由を検討してもその理由によって拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
 　 
　よって，結論のとおり審決する。