(57)【要約】【解決手段】  集積回路のデバイス劣化が、クロック信号のデューティサイクルを適切に適合させることによって補償され得る。この目的で、デューティサイクルと集積回路の全体的な性能特性の間での相関が確立されてよく、またデューティサイクルを修正するためにデバイスの通常の分野の動作の間に用いられてよい。従って、デューティサイクルが効果的に制御され得る一方で、同時にクロック信号周波数の変化及び／又は供給電圧の増大は必要とされないであろうから、効果的な制御戦略の実装が可能になる。【選択図】図２ｃ
2012510742.tif 000002
【特許請求の範囲】
【請求項１】
集積回路デバイスの性能を安定化させる方法であって、
前記集積回路デバイスの性能を示すパラメータの更新された値を決定することと、
前記集積回路デバイスのクロック信号のデューティサイクルを前記更新された値に基き制御して指定された範囲内にとどまるようにすることとを備えた方法。
【請求項２】
前記パラメータの初期値を記憶することと前記初期値を前記更新された値と比較することとを更に備えた請求項１の方法。
【請求項３】
前記更新された値は前記集積回路デバイスの動作寿命にわたって少なくとも何回か決定される請求項１の方法。
【請求項４】
前記クロック信号の前記デューティサイクルを制御することは、異なるデューティサイクルに対する前記パラメータの複数の参照値を得ることと、前記指定された範囲内の前記参照値の１つに関連する前記異なるデューティサイクルの１つを選択することとを備えている請求項１の方法。
【請求項５】
前記集積回路デバイスの動作電圧は前記集積回路デバイスの動作寿命を通して実質的に維持される請求項１の方法。
【請求項６】
前記パラメータの前記更新された値を決定することは、前記集積回路デバイスの内部回路部分の最大動作速度を測定することを備えている請求項１の方法。
【請求項７】
前記パラメータの前記初期値を記憶することは、デバイス内部不揮発性メモリ内に前記初期値を記憶することを備えている請求項１の方法。
【請求項８】
前記パラメータの前記初期値を記憶することは、前記集積回路デバイス内に設けられる電子的なヒューズのアレイ内に前記初期値を記憶することを備えている請求項１の方法。
【請求項９】
前記デューティサイクルを制御することは、前記集積回路デバイスを収容しているパッケージに対して外部に設けられる回路によって実行される請求項１の方法。
【請求項１０】
前記デューティサイクルを制御することは、前記集積回路デバイスのデバイス内部回路部分によって実行される請求項１の方法。
【請求項１１】
前記複数の参照値は前記集積回路デバイスの動作寿命の初期段階に得られる請求項４の方法。
【請求項１２】
前記複数の参照値は前記集積回路デバイスの動作寿命につれて少なくとも何回か得られる請求項４の方法。
【請求項１３】
集積回路を動作させる方法であって、
前記集積回路の性能特性と前記集積回路において用いられるクロック信号のデューティサイクルの間での相関を確立することと、
前記集積回路の動作寿命内に少なくとも何回か前記集積回路の動作の間の前記デューティサイクルを前記相関に基き制御することとを備えた方法。
【請求項１４】
相関を確立することは、前記デューティサイクルと前記集積回路の最大性能を示すパラメータとの第１の関係を決定することを備えている請求項１３の方法。
【請求項１５】
相関を確立することは、前記デューティサイクルと前記集積回路の累積動作時間との第２の関係を決定することを備えている請求項１３の方法。
【請求項１６】
前記第１の関係を決定することは、前記パラメータの複数の値を得ることと、前記複数の値の各々に対する関連するデューティサイクルを得ることとを備えている請求項１４の方法。
【請求項１７】
前記パラメータの初期値を決定することと、前記初期値を恒久的に記憶することとを更に備えた請求項１６の方法。
【請求項１８】
前記初期値は前記集積回路のデバイス内部コンポーネント内に記憶される請求項１７の方法。
【請求項１９】
前記集積回路の供給電圧は前記集積回路の動作寿命の間に実質的に一定に維持される請求項１３の方法。
【請求項２０】
内部クロック信号発生器と前記クロック信号発生器のクロック信号を受信するように接続される機能回路部分とを備えている集積回路と、
前記クロック信号発生器に動作可能に接続され前記集積回路の動作寿命の間に何回か前記クロック信号のデューティサイクルの変化を開始するように構成されるデューティサイクル制御ユニットとを備えた電子回路システム。
【請求項２１】
前記集積回路を収容するパッケージを更に備えた請求項２０の電子回路システム。
【請求項２２】
前記パッケージは前記デューティサイクル制御ユニットを収容している請求項２１の電子回路システム。
【請求項２３】
前記集積回路及び前記デューティサイクル制御ユニットは共通の半導体ダイ上に形成されている請求項２２の電子回路システム。
【請求項２４】
前記集積回路は前記機能回路部分の性能を示す性能特性を決定するための内部回路部分を更に備えている請求項２０の電子回路システム。
【請求項２５】
前記集積回路は前記性能特性の初期パラメータ値を記憶するための不揮発性メモリを更に備えている請求項２４の電子回路システム。
【発明の詳細な説明】
【技術分野】
【０００１】
概して本開示は、高度に縮小化されたトランジスタ要素を含むＣＰＵのような洗練された集積回路、及び製品性能を高めるための補償技術に関する。
【背景技術】
【０００２】
ＣＰＵ、記憶デバイス、ＡＳＩＣ（特定用途向け集積回路）等の高度な集積回路の製造は、指定された回路レイアウトに従い所与のチップ区域上への多数の回路要素の形成を必要とし、電界効果トランジスタは、集積回路の性能を実質的に決定する回路要素の１つの重要な種類を代表する。概して多くのプロセス技術が現在のところ実施されており、電界効果トランジスタを含め多くの種類の複雑な回路に対しては、動作速度及び／又は電力消費及び／又は費用効果を考慮した優れた特性により、現在のところＭＯＳ技術が最も有望な手法の１つである。例えばＭＯＳ技術を用いた複雑な集積回路の製造においては、何百万のトランジスタ、例えばｎチャネルトランジスタ及び／又はｐチャネルトランジスタが結晶性の半導体層を含む基板上に形成される。電界効果トランジスタは、ｎチャネルトランジスタ又はｐチャネルトランジスタのいずれが考慮されているかにかかわらず、典型的には複数の所謂ｐｎ接合を備えており、ｐｎ接合は、ドレイン及びソース領域と称される高濃度にドープされた領域とその高濃度にドープされた領域に隣接して配置される低濃度にドープされた又は非ドープの領域、例えばチャネル領域との界面によって形成されている。電界効果トランジスタにおいては、チャネル領域の伝導性、即ち伝導性チャネルの駆動電流能力は、チャネル領域に隣接して形成され且つ薄い絶縁層によってチャネル領域から隔てられているゲート電極によって制御される。ゲート電極への適切な制御電圧の印加による伝導性チャネルが形成されている場合、チャネル領域の伝導性は、ドーパント濃度、電荷キャリアの移動度に依存し、そしてトランジスタ幅方向におけるチャネル領域の所与の拡張に対しては、チャネル長とも称されるソース及びドレイン領域間の距離にも依存する。従って、ゲート電極に制御電圧が印加されている場合に絶縁層の下方に伝導性チャネルを急速に生成する能力と共に、チャネル領域の伝導性は、ＭＯＳトランジスタの性能に大きな影響を与える。このように、ゲート電極の伝導性に依存するチャネルを生成する速度、及びチャネル抵抗率がトランジスタ特性を実質的に決定するので、チャネル長のスケーリング(scaling)並びにそれに関連してチャネル抵抗率の減少及びゲート抵抗率の増大は、集積回路の動作速度の増大を達成するための支配的な設計基準である。
【０００３】
現在、実質的に無制限の入手可能性、シリコン並びに関連する材質及びプロセスの十分に理解された特性、並びにこの５０年で蓄積されてきた技術的経験により、集積回路の大半はシリコンに基いている。従っておそらくシリコンは、大量生産品に対して設計される将来の回路世代のために選択される材質であり続けるであろう。半導体デバイスを製造する場合におけるシリコンの主要な重要性に対する１つの理由は、互いに異なる領域の信頼性のある電気的絶縁を可能にするシリコン／二酸化シリコン界面の優れた特性にあった。シリコン／二酸化シリコン界面は高温で安定であり従って、例えば界面の電気的特性を犠牲にすることなくドーパントを活性化し且つ結晶損傷を取り除くための焼鈍サイクルに対して要求されるような後続の高温処理の実行を可能にする。
【０００４】
上述した理由のため、二酸化シリコンは、大抵は多結晶シリコン又は他の金属含有材質からなるゲート電極をシリコンチャネル領域から隔てるゲート絶縁層として、電界効果トランジスタにおいて好適に用いられる。電界効果トランジスタのデバイス性能を着実に向上させることにおいて、スイッチング速度及び駆動電流能力を改善するために、チャネル領域の長さが絶えず減少させられてきた。トランジスタの動作は、所与の供給電圧に対して望ましい駆動電流を供給するのに十分高い電荷密度にまでチャネル領域の表面を反転させるためにゲート電極に供給される電圧によって制御されるので、ゲート電極、チャネル領域及びそれらの間に配置される二酸化シリコンにより形成されるキャパシタによって提供されるある程度の容量性結合は維持される必要がある。チャネル長を減少させることは、トランジスタ動作の間の所謂短チャネル挙動を避けるために大きな容量性結合を必要とすることが判明している。短チャネル挙動は、漏れ電流の増大とスレッショルド電圧のチャネル長への依存とをもたらす可能性がある。比較的低い供給電圧及びそれにより低下させられたスレッショルド電圧を有する積極的に縮小化されたトランジスタデバイスは、漏れ電流の指数関数的な増大に悩まされることがある一方で、ゲート電極のチャネル領域に対する強化された容量性結合を必要とする。このように二酸化シリコン層の厚みは、ゲートとチャネル領域の間で要求される容量を提供するためにこれに対応して減少させられる必要がある。例えば約０．０８μｍのチャネル長は、約１．２ｎｍの薄さの二酸化シリコンからなるゲート絶縁体を必要とする。一般的に極めて短いチャネルを有する高速トランジスタ要素が高速な応用のために好適に用いられるであろう一方で、長いチャネルを有するトランジスタ要素は記憶トランジスタ要素のようにより臨界的でない応用のために用いられるであろうが、極薄の二酸化シリコンゲート絶縁層を通っての電荷キャリアの直接的なトンネリングに起因する比較的大きな漏れ電流は、性能重視の回路(performance driven circuits)に対して制限を呈するであろう１〜２ｎｍの範囲の酸化物厚に対する値に達する可能性がある。つまり、製品の信頼性及び寿命は、短チャネル効果、即ちゲート誘電体リーケージとの組み合わせにおける衝突イオン化(impact ionization)及びホットキャリア注入(hot carrier injection)（ＨＣＩ）と強い相関がある。また、ｐチャネルトランジスタに大きく影響する負バイアス温度不安定性(Negative Bias Temperature Instability)（ＮＢＴＩ）のような他の影響が、ＣＭＯＳスケーリングを伴い続ける限りますます問題になってきている。デバイスの動作電圧の縮小(scaling)は臨界的なデバイス寸法の縮小(scaling)と同様には継続し得ないので、これらの影響がより重要になると予想され、結果としてより大きな駆動電流及び電界強度がもたらされる。これらの信頼性現象(reliability phenomena)は、安定で且つ予測可能な回路機能性及び製品性能を維持するために必要とされるスレッショルド電圧、ゲートリーケージ及び効果的な駆動電流において明白なデバイスパラメータシフトをもたらすものとして知られている。
【０００５】
その結果、性能、信頼性及び寿命に関して予め定められた仕様を満たす製品の高い歩留まりを達成しようとして製造技術を改良することにおいて、多大なる努力がなされている。例えば、新しい技術の導入に関連するであろう電力消費に関する任意の改良は、電力エンベロープ(envelope)、即ち許容可能な最大供給電圧と最大熱電力とによって画定される区域が実質的に変化せずに残る場合に限って、改良された性能に転換され得る。同様に、更なるデバイスの縮小化は考慮中の製品の増大された動作速度に相関するであろうにもかかわらず、増大された電力消費が許容可能な設計電力を超過する可能性があるので、構成部分の低減された寸法を生かすことができないかもしれない。従ってこの場合にも、高度に洗練された技術によって製造された製品であっても、進歩した製造技術にかかわらず同一仕様カテゴリの製品として見なされなければならないことがあり、製品コストの増大につながる可能性がある。また、積極的に縮小化された半導体技術においては、当該製品の寿命及び信頼性を保証するためにどのような尺度が採用されているかにかかわらず、動作時間とともに一般的には増大する製品性能の低下が観察されることがあり、このことは、それぞれの製品が製品の全寿命を通して当該規格を満足する必要があることを理由として、種々の製品を規格上のカテゴリに分類する場合に考慮される必要があろう。例えば、進歩したマイクロプロセッサにおいては、この種の性能低下は、動作時間の増大に従って最大動作周波数の大幅な低下として現れる。
【０００６】
製品の全寿命にわたって、例えばマイクロプロセッサ製品に対する１０年にわたって望ましい製品性能を確保するために、製品が性能規格の下限に対応する特性を有しているにもかかわらず全寿命の間に特定の範囲内にとどまることができるよう保証するように、対応する安全マージン(safety margins)又は「ガード帯(guard bands)」が含まれる適切に選択された規格が用いられる必要がある。このことは、例えば、全寿命にわたる性能の低下は、高速グレードに対応する区分内にはもはやないであろう低下した最大動作速度を最終的にはもたらすであろうから、特定の初期最大動作周波数を有するマイクロプロセッサは、低速グレードの製品としてみなされる必要があるかもしれないということを意味する。
【０００７】
図１ａは、例えばマイクロプロセッサ製品の最大動作周波数Ｆｍａｘの形態にある製品性能の例えば１０年といった寿命にわたる経時的な進行を模式的に示しており、ここでは、Ｉで示される製品の初期状態は、特定の最大動作周波数に対応していてよく、時間とともに減少又は劣化して、製品の保証された寿命での性能を表す顕著に低い状態Ｆまで到達する。しかし、状態Ｉ及びＦを結んでいる曲線は、洗練された集積回路の性能低下を定性的に説明する単純化された表現であることが理解されるべきである。
【０００８】
図１ｂは電力エンベロープの提示を模式的に示しており、マイクロプロセッサの最大動作周波数Ｆｍａｘのような性能パラメータに対して集積回路の設計電力がプロットされており、ここでは、熱設計電力の上限はＴＰＬで示されている。また、デバイスの製造の後に決定されたような特定の最大動作速度又は周波数を有する一方で熱設計電力の上限ＴＰＬを遵守している製品が含まれる区域Ａが示されている。更に、区域Ａに対しては、製品区分Ａに対する「製品速度」として示される実際の製品速度を指定するように、許容可能なＦｍａｘの下限を示す下限周波数が決定される。即ち、製品速度は実際の応用において必要とされる製品の性能を代表するものの、経時的な性能低下を見据えて、実際の応用において必要とされる製品の性能は、区域Ａの下限「Ｆｍａｘ」よりも大幅に低い。一方、図１を参照して説明したように、従来、経時的な製品劣化は、対応する「性能ガード帯(performance guard band)」によって考慮に入れられていることがある。例えば、製造後に最大動作周波数Ｉを有する製品は、寿命の後の状態Ｆを有しているであろうし、この場合、状態Ｆは上記の製品速度である必要があるから、適度に広いガード帯が必要とされる。その結果、ガード帯内にある初期最大周波数を有しているいかなる製品も低い製品速度区分に分類される必要があろうから、高速の製品が典型的にはより高い価格で販売されるであろうことを理由として、全体的な製造プロセスの収益性が低下するであろう。
【０００９】
その結果、対応する製造プロセスの収益性を高めることを考慮して、できるだけガード帯を小さくすることが望ましいであろう。高性能要求を満たす部品の数を増やすためには、技術の改良、例えば次の技術世代への前進又は全体的な製品設計における改良が必要になるであろうが、これらは研究上の及びエンジニアリング上の努力の増大をもたらす大幅なプロセス修正を伴うであろうから、製造コストの増大の一因になり得る。
【００１０】
デバイス劣化を考慮することに加えて、例えば最大動作周波数に関して、対応するガード帯レジームを適用することにより、システム動作の間における供給電圧の適切な制御に基き経時的な最大動作周波数を回復させることが示唆されてきている。この制御レジームにおいては、集積回路の動作寿命の間における供給電圧の増大が、最大動作周波数を高めるためにも用いられるであろうし、それによりデバイス劣化がある程度は補償され得る。しかし、供給電圧の増大は全体的な電力消費の対応する増大を伴うであろうから、デバイス内部の動作温度の許容できない増加がもたらされるであろう。その結果、対応する補償技術は、考慮中のデバイスの対応する許容可能な全体的な電力消費範囲を制限するであろう。また、集積化システムの動作状態に基いて供給電圧を正確に調節するために、洗練された電圧レギュレータのような適切に設計された周辺部品が回路システムに実装される必要があろう。更に、許容可能な全電力消費の範囲を超えることのない性能低下の効率的で正確な補償のためには、数ｍＶ内の外部的に供給される電圧の制御が必要であろうから、全体的な電子回路システムの総合的な複雑性が付加されるであろう。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
この状況に鑑み、本開示は、上で特定された１つ以上の問題の影響を回避し又は少なくとも低減しつつ、複雑な集積回路の性能低下を低減し又は補償するための方法及びデバイスに関連している。
【課題を解決するための手段】
【００１２】
概して、ここに開示される主題は、洗練された集積回路及びそれを動作させるための方法に関連しており、ここでは、集積回路を動作させるために用いられるクロック信号のデューティサイクルを適合させることに基き、寿命にわたる性能低下が低減され得る。一般的に、クロック信号のデューティサイクルは、１クロックサイクルの全周期についての高レベルの比として理解されるものであり、ここでは立下り時間及び立上がり時間は無視されてよい。例えば、５０％のデューティサイクルは、全周期の５０％のクロック信号の高レベルに関連している。４８％のデューティサイクルは、例えば、４８％の高レベル及びこれに対応して５２％の低レベルに関連している。複雑なクロックベースの集積回路の種々の構成部分に供給されるクロック信号は、個々の回路の部分部分の動作上の挙動に大きな影響を有するであろうから、デューティサイクルの変化は従って、実際上クロック信号周波数を修正することなしに、速度臨界デバイスの部分部分に影響を及ぼし得る。従って、デューティサイクルの修正は、速度臨界信号経路の性能の対応するシフトに起因して集積回路の全体的な性能のシフトをもたらすことができる一方で、同時に、デバイスのクロック周波数は維持され得る。このように、デューティサイクルの適合に基く対応する補償メカニズムは従って、性能低下を補償するために供給電圧が増加させられるであろう従来の戦略において典型的には直面するであろういかなる電力制限に関しても「中立(neutral)」であるとみなすことができる。その結果、デューティサイクルと考慮中の集積回路の性能特性の間での適切な相関を決定することで、例えば従来の戦略において用いられる対応する供給電圧の極めて繊細な適合と比較して、クロック信号のデューティサイクルを効果的に修正することができるので、高度に効果的な制御メカニズムが提供され得る。
【００１３】
ここに開示される１つの例示的な方法は、集積回路デバイスの性能の安定化に関連している。方法は、集積回路の性能を示すパラメータの更新された値を決定することを備えている。また、方法は、集積回路デバイスのクロック信号のデューティサイクルが指定された範囲内にとどまるようにこれを更新された値に基き制御することを備えている。
【００１４】
ここに開示される更なる例示的な方法は、集積回路の動作に関連している。方法は、集積回路の性能特性と集積回路において用いられるクロック信号のデューティサイクルの間での相関を確立することを備えている。方法は更に、集積回路の動作寿命内に少なくとも何回か集積回路の動作の間のデューティサイクルを相関に基き制御することとを備えている。
【００１５】
ここに開示される１つの例示的な電子回路システムは、内部クロック信号発生器とクロック信号発生器のクロック信号を受信するように接続される機能回路部分とを備えている集積回路を備えている。また、電子回路システムは、クロック信号発生器に動作可能に接続され集積回路の動作寿命の間に何回かクロック信号のデューティサイクルの変化を開始するように構成されるデューティサイクル制御ユニットを備えている。
【図面の簡単な説明】
【００１６】
本開示の更なる実施形態は、添付の特許請求の範囲において画定されており、また添付の図面を参照するときに以下の詳細な説明と共により明らかになるであろう。
【００１７】
【図１ａ】図１ａは実質的に一定の供給電圧に基いて動作させられるＣＭＯＳトランジスタを含む従来の先進的な集積回路の寿命にわたる性能挙動を模式的に示すグラフ的な説明図（その１）である。
【図１ｂ】図１ｂは実質的に一定の供給電圧に基いて動作させられるＣＭＯＳトランジスタを含む従来の先進的な集積回路の寿命にわたる性能挙動を模式的に示すグラフ的な説明図（その２）である。
【図２ａ】図２ａは例示的な実施形態に従い劣化が少ないデューティサイクルベースの補償のために用いられ得る、異なるデューティサイクルを伴う所与の周波数のクロック信号を模式的に示すタイミング図である。
【図２ｂ】図２ｂは例示的な実施形態に従い集積回路の寿命にわたり適切なデューティサイクルを適用することに基きデバイス劣化を補償するための動作挙動及び対応する技術を実証するための模式的な図である。
【図２ｃ】図２ｃは寿命にわたる集積回路のデバイス劣化を補償するように構成されるデューティサイクル制御ユニットとの組み合わせにおける集積回路を備えた電子的システムを模式的に示す図であり、ここではデューティサイクル制御ユニットは例示的な実施形態に従い外部コンポーネント又は内部コンポーネントとして設けられ得る。
【発明を実施するための形態】
【００１８】
以下の詳細な説明及び図面に説明される実施形態を参照して本開示が説明されるが、以下の詳細な説明及び図面は、ここに開示される主題を特定の開示される例示的な実施形態に限定することを意図するものではない一方で、むしろ説明されている例示的な実施形態は、本開示の種々の側面を単に例示するものであり、本開示の範囲は添付の特許請求の範囲によって画定されていることが理解されるべきである。
【００１９】
概して、本開示は電子回路システム及びそれを動作させるための方法に関連しており、ここでは集積回路の性能低下はクロック信号のデューティサイクルを適切に適合させることに基いて低減され又は補償され、幾つかの例示的な実施形態においては、供給電圧及びクロック信号周波数は、集積回路の動作寿命にわたって非修正であり続けることができる。従って、この場合、供給電圧の増大に基く従来の制御戦略においては臨界的な因子であろう全体的な電力消費によって制限されることなしに、集積回路の自然な経年劣化 (natural aging)を補償するための効果的な制御メカニズムが提供され得る。また、クロック周波数は増大されなくてよいから、デューティサイクルメカニズムに基く性能低下の補償の間、動的な電力消費は増大しないであろう。しかし、必要であれば、本開示の補償メカニズムは、例えば考慮中の集積回路の累積動作時間が大きく進んだ段階においてデューティサイクルの適切な適合に基く補償効果の範囲が増大させられる必要があり得る場合における供給電圧の適度な増大のような他のメカニズムと組み合わされてもよいことが理解されるべきである。例えば最大動作速度に関する性能低下は、デューティサイクルの適切な適合に基きデバイスの全寿命の間にわたって低減され得るので、製品の一定の性能を指定するために用いられる対応するガード帯(guard bands)を小さくすることができ、それほど洗練されていない製品区分に従来は分類されていたであろう製品を特定の性能区分に割り当てることができる。その結果、それほど狭くはない許容範囲に基いて高性能区域内の製品の分布が達成され得るので、特定の高性能製品区分に割り当てることができる製品の数を増大することができる。このように、集積回路が全寿命にわたって小さい性能損失で動作させられ得る一方で、総合的な全電力消費を過度に増やすことがないので、対応する技術標準の収益性を高めることができるだけでなく、製品の全体的な性能についてもこれを高めることができる。その時点での性能特性を推定するための対応するパラメータ値は、例えばデューティサイクルを実際に測定することによって及び／又は対応するクロック信号発生器の状態若しくはクロック信号発生器のデューティサイクルを制御する対応する構成の状態を適切に読み出すことによって、考慮中のデバイスの動作の間に容易に得ることができる。例えば、従来の戦略においては、ＣＰＵのような洗練された集積回路における対応するクロック信号の生成のためのデューティサイクル設定は、「ハードウエア組み込みの(hardwired)」ものであろうし、あるいは対応する電子的なヒューズ(electronic fuses)を設定することにより集積回路の最終的な試験段階の間に調節されるものであろう。これに対して、ここに開示される原理に従うと、例えば、対応するハードウエア組み込みの制御レジームを、対応する制御設定を動的に変化させることができる制御回路によるデューティサイクル設定で置換することによって、デューティサイクルが動的に適合させられ得る。例えば、複数の対応する「ハードウエア組み込みの」構造が「切り換え可能な(switchable)」アレイとして設けられてよく、その結果、ハードウエア組み込みのアレイコンポーネントの個々の１つを有効にする��とによって、複数の異なるデューティサイクル値を選択することができる。他の場合には、クロック信号発生器が直接的に電子回路部分によって制御されてよく、その瞬間的な設定は集積回路が不活性(de-active)である場合に不揮発性メモリ内に記憶されていてよい。
【００２０】
ここに開示される幾つかの例示的な実施形態においては、例えば異なるデューティサイクルに基いて動作させられる複数の同様の製品の加速経年劣化試験を実行することによって、デューティサイクルと集積回路の性能の対応する相関が前もって確立されてよい。このように、デューティサイクルを適切に適合させて集積回路の累積時間にわたって任意の性能低下を低減するために、性能データ及び関連するデューティサイクルの対応するセットが、対応する制御チーム(control team)へ実装されてよい。例えば、複数の異なるデューティサイクル値に対してデバイス劣化の一般的な定量的な推定を得ることができる場合には、制御戦略は、集積回路の瞬間的性能の測定を実際上は必要としないデバイスの累積動作時間に基くデューティサイクルの対応する適合を含んでいてよい。即ち、対応する制御戦略においては、異なる複数のデューティサイクル値が累積動作時間の予め規定された複数の時刻に「有効にされ(enabled)」てよく、複数の時刻は、デバイス内部タイマに基いて又は集積回路と組み合わされて用いられる外部回路部分に基いて決定されてよい。更に他の実施形態においては、デューティサイクルとデバイスの性能の間での対応する相関が必要に応じて確立されてよく、即ち、対応する相関は、種々の時点、例えば特定の程度の性能低下が識別された時に確立されてよい。デューティサイクル値とデバイス性能の間でのその時点での対応する相関に基いて、デバイスの性能特性を特定の範囲内に維持するために、適切なデューティサイクル値が選択されてよく、またデバイスの更なる動作のために用いられてよい。集積回路の瞬間的な性能の評価は、集積回路の専用回路部分に基いて達成することができ、専用回路部分は集積回路の機能部分内の速度臨界信号経路の性能に強く相関付けられるであろう。例えばリング発振器等が試験回路部分内に実装されてよく、そして集積回路の瞬間的な性能を定量的に推定するために効果的に用いられてよい。幾つかの例示的な実施形態においては、瞬間的な性能値とデューティサイクルの間での相関は、前もって得られた対応する「ライブラリ」データに基いて確立されてよく、あるいは、対応するデューティサイクル値に関連する種々の性能データを得るために、集積回路の動作の間にデューティサイクルが変化させられてよい。その結果、所望の時間分解能に基く集積回路のその時点での性能の監視に基いて、集積回路の自然経年劣化の極めて効果的な補償を達成することができ、ここでは、デューティサイクルの「リアルタイム」変化に応答して性能の「リアルタイム試験」を実行することによって、更に高められた効果を得ることができる。
【００２１】
幾つかの例示的な実施形態においては、集積回路の初期性能挙動を示す初期値を記憶しておき、瞬間的な性能及び関連するデューティサイクルを初期値と比較することによって、集積回路の望ましい初期性能が少なくとも特定の範囲内に「再確立」されてよい。このように、初期性能挙動を再確立することができ、あるいは初期性能値を中心とする特定の範囲内に性能を少なくとも維持することができる適切なデューティサイクルが識別され得る。
【００２２】
ここで性能特性に関する全体的な製品拡大(overall product spread)を低減することについての大幅な進歩は、典型的には製造プロセス及び回路設計の適合に関して多大なる努力を伴うから、ここに開示される原理は、マイクロプロセッサ、進歩的なＡＳＩＣＳ（特定用途向け集積回路）、記憶デバイス等のような洗練されたＣＭＯＳ技術に基く回路部分を含む進歩的な集積回路との関連で適用されてよいことが理解されるべきである。ここに開示される原理は、一方で、経時的な性能低下の顕著な依存が観察される任意の集積回路デバイスにも適用され得る。従って、明細書又は添付の特許請求の範囲に特に記載されていない限り、ここに開示される主題は任意の種類の集積回路に限定されるものと考えられるべきではない。
【００２３】
図２ａ〜２ｃを参照して更なる例示的な実施形態をより詳細に以下に説明し、適切である場合には図１ａ及び１ｂが再び参照されることがある。
【００２４】
図２ａは、予め規定された周波数で供給されるクロック信号を説明するタイミング図を模式的に示しているが、デューティサイクルは多様であってよい。例えば、クロック信号に対する曲線Ａ、Ｂ及びＣで表される３つの異なるデューティサイクルが示されている。即ち、水平軸は時間を表し、従って所与の周波数に対しては、特定のインターバルＧは、クロック信号Ａ，Ｂ，Ｃの各々の全周期又はサイクルを表す。垂直軸は信号振幅を任意単位で表している。例えば、クロック信号の振幅は、対応する供給電圧の上限及び下限の間で実質的に振れてよい。図２ａにおいては、曲線Ａは５０％のデューティサイクルを伴うクロック信号を表しており、即ち、信号Ａの高レベルの時間インターバルは、１クロックサイクルＴ内で低レベルの時間インターバルに等しくてよい。対応するデューティサイクルは、「ゼロスキュー(zero skew)」を有するクロック信号と称されることもある。クロック信号の立上がり及び立下りは、典型的には全周期Ｔに比べて著しく小さい期間を有しているであろうことが理解されるべきである。曲線Ｂは同じ周波数のクロック信号を表しているが、「負のスキュー」を伴っており、即ち、そのデューティサイクルは曲線Ａと比較して小さい。その結果、高レベルの期間は、低レベルの期間に比べて短い。例えば、デューティサイクルは４５％であってよく、全時間周期Ｔの間に信号Ｂは立上がり及び立下りの時間の半分を含めて高信号レベルで４５％であってよい一方で、５５％はこれも対応する立ち上がり時間及び立下り時間の半分を含めて信号Ｂの低レベル状態に対応していてよいことを表している。曲線Ｃは、高レベル状態の対応する期間が曲線Ａに対して増大している一方で対応する低レベル時間インターバルはより短いので、「正のスキュー」を有するクロック信号を表している。
【００２５】
前述したように、クロック信号のデューティサイクルは、集積回路内の速度臨界信号経路の全体的な性能に影響を有することがある。所与のクロック周波数での限定回路又は速度経路(limiting circuit or speed path)に応じて、対応する限定回路又は速度経路、従って全体的な集積回路は、負の又は正のデューティサイクルに基いて性能を高めることが好ましいであろう。即ち、最新の集積回路の複雑さに起因して、クロック信号は大きく異なる回路部分部分へ供給される必要があるであろうし、この場合、異なる信号伝搬遅延等が多かれ少なかれクロック信号の明白な変形をもたらし得る。その結果、クロック信号の初期デューティサイクルを修正することによって、特定の回路部分の機能的挙動、特に速度臨界部分の機能的挙動が影響を受けることがあり、それにより、性能、例えば考慮中のデバイスの最大動作速度の増大又は低下がもたらされる可能性がある。また、所与の回路構成に対しては、デューティサイクルの変動に対する集積回路の応答は、例えばトランジスタ要素のスレッショルド電圧、リーケージ及び駆動電流のような重要なデバイスパラメータのシフトに関するデバイスの自然劣化に起因して、経時的に変化することがある。従って、全体的な性能特性を考慮した上でデューティサイクルと回路の当該応答の間での対応する相関は、自然な性能低下を補償するために効果的に用いられ得る。
【００２６】
図２ｂはクロック信号のデューティサイクルの適切な適用に基いてデバイス劣化を補償するための戦略を表す図を模式的に示している。図２ｂにおいて、横軸は集積回路の累積動作時間を表していてよい一方、縦軸はデバイスの性能を示す１つ以上のパラメータを表していてよく、例えば、Ｆｍａｘで示される最大動作速度等が、考慮中の集積回路の挙動を定量的に推定するために用いられてよい。図示されるように、考慮中のデバイスの動作寿命が時刻ｔ０で「開始」してよく、即ちデバイスは、対応する電子システム内に実装されてよく、そしてシステムに特有な動作条件に従って動作させられてよい。時間ｔ０では、考慮中のデバイスの性能挙動が、例えば最大動作速度等を代表する対応する値によって決定されてよい。図２ｂにおける曲線Ｄは、実質的に一定の条件で動作させられる場合、即ち安定クロック周波数での実質的に一定の供給電圧を用いることによって動作させられる場合のデバイスの性能の対応する低下を表すであろう。例えば曲線Ｄの挙動は、図１ａを参照して既に論じたような対応するデバイス挙動を代表し得る。幾つかの例示的な実施形態によると、初期時刻ｔ０で定量的に推定されたデバイスの性能が測定されてよく、そして望ましい性能若しくは目標性能を決定するために又は集積回路の全動作寿命の間に維持されるべき性能範囲を決定するために用いられてよい。例えば、Ｒで示される特定の範囲が初期性能に基いて選択されてよく、対応する性能低下は範囲Ｒ内で維持されるであろうから、初期性能は、例えば大幅に縮小されたガード帯を可能にするであろう。ｔ１で示される一定の時間の後、対応するクロック信号のデューティサイクルが、曲線Ｄに沿って低下してしまったであろう性能特性を高めるように適切に適用されてよい。この目的のために、デューティサイクルとデバイスの性能の間での適切な相関が、例えば対応する加速経年劣化試験に基いて前もって確立されていてよく、その結果、幾つかの例示的な実施形態では、性能信頼性を範囲Ｒ内に維持するために、特定のデューティサイクル値が累積時間ｔ１で適用されてよい。この場合、デバイス劣化の一般的挙動を曲線Ｄによって適切に表すことができ、且つデューティサイクルの変化に対する考慮中の回路の対応する応答が、前もって確立された相関によって大まかに表現され得る限りにおいて、性能特性の実際の測定は不要であってよいことが理解されるべきである。従って、累積動作時間が増大するのに従ってそれぞれ適切なデューティサイクル値がデバイスの動作に対して用いられてよく、この場合、デューティサイクルを更新するための対応する時間分解能もまた前もって選択されていてよい。
【００２７】
他の例示的な実施形態においては、考慮中のデバイスの瞬間的な性能特性が、例えば機能回路部分の実際の性能に強く相関し得るリング発振器等のデバイス内部回路部分に基いて試験され又は測定されてよい。例えば、時間インターバルｔ１では、Ｆｍａｘで示される値のような対応するパラメータ値が決定されてよく、そしてその許容可能性(allowability)を考慮して評価されてよい。即ち、瞬間的な性能特性が許容可能範囲Ｒ内にあるか否かが決定されてよく、また性能特性の更新が実行される前に範囲Ｒ内に性能を維持するように補償が必要であるか否かが決定されてよい。幾つかの例示的な実施形態では、制御器戦略はその時点での性能が初期性能に近くなるようにこれを維持するという概念に基いていてよく、このことは、補償の必要な程度をもたらす適切なデューティサイクル値を選択することによって達成され得る。この目的のために、幾つかの例示的な実施形態では、異なるデューティサイクルに対してそれぞれの性能値が決定されてよい。例えば、値２００Ａ，…，２００Ｆのような対応する性能値２００が決定されてよく、この場合これらの性能値の各々は、対応する専用のデューティサイクル値に関連していてよい。例えば、デバイスは概してデューティサイクルを増大するのに従って性能が高くなる傾向を有しているであろうことが想定されてよい。例えば、値２００Ｄは、最初に用いられたデューティサイクルと比べて１％高いデューティサイクルでデバイスを動作させたときの性能値を表していてよい。同様に、値２００Ｃは、例えば２％だけ増加させられたテューティサイクルに関連するものであってよい。一方、値２００Ｅ，２００Ｆは、最初に用いられたデューティサイクルと比べて低下させられたデューティサイクルに対する性能特性を表していてよい。幾つかの例示的な実施形態では、性能値２００及び関連するデューティサイクル値は「リアルタイムベース(real time basis)」で得られてよく、リアルタイムベースは、デバイスのクロック信号発生器を特定の短い時間インターバルの間に異なるデューティサイクル値で動作させることによって達成され得る一方で、対応する性能パラメータ値は、例えば前述したようにデバイス内部試験部分に基いて測定されてよい。他の例示的な実施形態においては、値２００は前もって得られてよく、例えば複数のそれぞれの集積回路が加速試験状態下で動作させられ得る試験測定に基いて得られてよい。その結果、対応する制御システムは値２００の適切な１つを選択することができ、そして考慮中のデバイスの更なる動作が、その新たに選択されたデューティサイクルを用いることによって継続してよい。本例では、デバイスの最初に決定された性能での性能値を維持するように、性能値２００Ｃに対応するデューティサイクルが選択されてよい。しかし、対応する制御戦略はまた、例えば性能特性値とそれに関連するテューティサイクルとの間での対応する相関を補間することによる任意の中間値をもたらしてもよいことが理解されるべきである。また、デバイスばらつきを更に低減するように任意の所望の時間分解能が選択され得ることも理解されるべきである。
【００２８】
上述した手順の後の時刻ｔ２では、対応するデバイス劣化を更に補償するために上述した手順が繰り返されてよい。例えば、性能値２００Ｃに関連するデューティサイクルに対応していてよい曲線Ｅに沿って、考慮中のデバイスの劣化が進行するであろうことが想定されてよい。従って、例えば時刻ｔ１での性能値２００Ａに関連するデューティサイクルを用いることによってデューティサイクルが適切に適用されてよく、それによりデバイスの全体的な性能を最初の性能に対して近くに維持することができる。しかし、他の例示的な実施形態においては、時刻ｔ１に関連する値２００Ａ，…，２００Ｆとは独立して対応する性能特性値が決定されてよく、このことは、前述したように対応する試験実行の間に前もって対応する性能値及び関連するデューティサイクルを得ておくことによって、又はデバイス内部資源を用いるリアルタイム測定によって達成され得ることが理解されるべきである。このように、適切なデューティサイクル値を特定することで、考慮中のデバイスの更なる動作が、更新されたデューティサイクル値を用いることによって継続され得るので、デバイスの全体的な性能を範囲Ｒ内で維持することができる。
【００２９】
図２ｃは集積回路２１０を備えた電子回路システム２５０を模式的に示しており、集積回路２１０の動作は、前述したようなデューティサイクル適用に基いて補償されることになる。この目的のために、システム２５０は、集積回路２１０に動作可能に接続されるデューティサイクル制御ユニット２２０を備えていてよく、デューティサイクル制御ユニット２２０は、集積回路２１０のデバイス内部コンポーネントとして設けられていてよく、あるいは外部デバイスによって代表されてよい。また、電子回路システム２５０は、少なくとも集積回路２１０へ供給電圧を供給することができる供給電圧源２３０を備えていてよい。集積回路２１０は、少なくとも指定された周波数でクロック信号を供給するように構成されるクロック信号発生器２１３を備えていてよい一方で、クロック信号のデューティサイクルは、例えばデューティサイクル制御回路２２０によってもたらされる制御信号に基いて調節されてよい。更に、集積回路２１０は、ＣＰＵコア２１２、ブロック２１２に接続されるメモリ部分２１４、及び入力／出力（Ｉ／Ｏ）インタフェース２１１のような少なくとも１つの機能回路ブロックを備えていてよい。しかし、発生器２１３によって供給されるクロック信号に基いて少なくとも１つの速度臨界回路部分又は信号経路が動作させられ得る限りにおいて、全体的なデバイス要求に応じて任意の他の機能回路ブロックが集積回路２１０内に設けられていてよいことが理解されるべきである。図示される実施形態においては、集積回路２１０は試験回路部分２１５を更に備えていてよく、試験回路部分２１５は、集積回路２１０の実際の性能特性の監視を可能にするために、適切な回路要素等を含んでいてよい。例えば、試験回路部分２１５は、対応する速度臨界回路部分又は信号経路、例えば部分２１２と同様な回路要素に基いて形成され得るリング発振器等を備えていてよく、その結果、試験回路部分２１５の性能は速度臨界部分２１２の実際の性能に強く関連することができ、速度臨海部分２１２の実際の性能は同時に集積回路２１０の全体的な動作性能を実質的に決定する。従って、性能データは、任意の適切な時間スケジュールに従って試験回路部分２１５から制御ユニット２２０が得ることができる。例えば、試験回路部分２１５の性能及びこれに伴い全体的な集積回路２１０の性能は、実質的に連続的な様態で又は適切な時間インターバルでの時間的に離散的な様態で監視され得る。図示される実施形態においては、制御ユニット２２０は、ユニット２２０が集積回路２１０のデバイス内部コンポーネントであるであろう場合には、専用の信号バス等のようなデバイス内部通信によって、クロック信号発生器２１３及び試験回路部分２１５と通信し得ることが理解されるべきである。この場合、ユニットは同じパッケージ２１７内に設けられていてよく、パッケージ２１７はまた、集積回路２１０の他の機能的なコンポーネントを収容することもできる。例えば、集積回路２１０は、種々の回路部分が単一の半導体ダイに実装され得る単一チップシステムを代表してよく、それにより高度に効率的な製造プロセスが提供され得る。他の場合には、制御ユニット２２０を含む集積回路２１０の２つ以上の部分は異なる半導体チップ上に設けられてよいが、これら異なる半導体チップは共通のパッケージ内で三次元チップ構造において結合されていてよい。
【００３０】
他の例示的な実施形態（図示せず）においては、ユニット２２０は、インタフェース２１１を介して集積回路２１０と通信し得る外部コンポーネントとして設けられてよい。例えば、発生器２１３に対する適切な制御信号及び試験部分２１５からのそれぞれのデータはインタフェース２１１を介して通信することができ、インタフェース２１１はユニット２２０とインタフェースすることのための対応する収納部分(recesses)を提供することができる。適切な制御戦略がユニット２２０内及び／又はメモリ２１６のような対応する不揮発メモリ内に実装されていてよく、当該メモリ内には、初期性能値又は前述したような複数の異なる累積動作時間に対する対応する性能値及び関連するデューティサイクル値のような全ての特定用途データが記憶されていてよいことが理解されるべきである。他の例示的な実施形態においては、動作の間におけるデバイス２１０の性能を連続的に又は離散的に監視するように対応する制御戦略が実装されてよく、これにより、対応するデューティサイクルをクロック信号発生器２１３に更新させるための適切な制御信号の生成がもたらされ得る。
【００３１】
このように、システム２５０の動作の間、幾つかの例示的な実施形態によると、ユニット２２０は、集積回路２１０の瞬間的な性能を監視することができ、また対応するデバイス劣化を補償するために適切なデューティサイクル値を選択することができる。この目的のために、上で特定される任意の戦略を用いることができる。前述したように、デューティサイクルの対応する適合は、各々が特定のデューティサイクルをもたらし得るハードウエア組み込みのコンポーネント(hardwired components)のような発生器２１３内のそれぞれの回路コンポーネントを有効にすることによって達成することができ、あるいはこの目的のために対応する電子的なヒューズ(electronic fuses)が用いられてよい。更に他の例示的な実施形態においては、クロック信号発生器２１３は、ユニット２２０によってもたらされる制御信号に基いてクロック信号のデューティサイクルを実質的に連続的に変化させるために、多かれ少なかれ連続的な制御信号に応答するように構成されてよい。例えば、前述したように、デバイス２１０の初期の値又は性能特性が、例えば不揮発性メモリ２１６内に記憶されていてよく、また適切に選択されたデューティサイクル値に基いて初期性能特性を実質的に再確立するために用いられてよい。幾つかの例示的な実施形態では、システム２５０は電圧源２３０によって供給される実質的に一定の供給電圧に基いて動作させられてよく、それにより静的な電力消費を過度に増大させることがないであろう。同様に、クロック信号発生器２１３は特定の一定のクロック周波数でクロック信号をもたらすように動作させられてよく、それにより動的な電力消費の増大を回避することもできる。
【００３２】
結果として、本開示は、対応するデューティサイクル制御ユニットを用いてクロックデューティサイクルを調節することによって電子回路システムの通常の分野での動作の間に製品劣化を回復させ又は補償することができる制御戦略及び電子回路システムを提供する。このように、減少した製品周波数ガード帯のシステムは必然的に付加的な製品性能マージンをもたらし、対応する集積回路をより洗練された製品区分、例えばより高速なグレードに割り当てることができるので、付加的な製品性能マージンは高い収益性に形を変えるであろう。また、実質的に一定の供給電圧での単一のクロック周波数で効率的な補償が得られるので、供給電圧増大に基きデバイス劣化を補償するための従来の戦略と比較して、全電力消費が増大する必要はないであろう。
【００３３】
この明細書を考慮することで本開示の更なる修正及び変形が当業者には明らかであろう。従って、この明細書は例示的なものとしてのみ解釈されるべきであり且つここに提供されている教示を実施する一般的な様態を当業者に教示することを目的とするものであり、ここに示されそして説明される主題の形態は目下のところ望ましい実施形態として受け止められるべきであるとして理解されることとなる。
【図１ａ】
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【図１ｂ】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【国際調査報告】
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