【手続補正書】
【提出日】令和2年2月17日(2020.2.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリビットセルに対する動的読取り回路内の遅延キーパー回路のアクティブ化を制御するための漏れ認識アクティブ化制御回路であって、
動的読取り回路内の少なくとも1つのN型電界効果トランジスタ(NFET)の漏れ電流を示すNFET漏れインジケータを生成するように構成されたNFET漏れ回路と、
前記動的読取り回路内の少なくとも1つのP型電界効果トランジスタ(PFET)の漏れ電流を示すPFET漏れインジケータを生成するように構成されたPFET漏れ回路と、
比較器回路であって、
前記NFET漏れインジケータおよび前記PFET漏れインジケータを受け取り、
前記NFET漏れインジケータを前記PFET漏れインジケータと比較し、
前記NFET漏れインジケータと前記PFET漏れインジケータの前記比較に基づいてFET漏れ信号を生成するように構成された比較器回路と、
遅延キーパー回路のアクティブ化タイミングを制御するために前記FET漏れ信号に基づいて少なくとも1つの制御信号を適応的に生成するように構成された制御信号生成器とを備える漏れ認識アクティブ化制御回路。
【請求項２】
前記NFET漏れ回路は、前記動的読取り回路の動作中に前記動的読取り回路内の前記少なくとも1つのNFETの前記漏れ電流を示す前記NFET漏れインジケータを動的に生成するように構成され、
前記PFET漏れ回路は、前記動的読取り回路の動作中に前記動的読取り回路内の前記少なくとも1つのPFETの前記漏れ電流を示す前記PFET漏れインジケータを動的に生成するように構成される、請求項1に記載の漏れ認識アクティブ化制御回路。
【請求項３】
前記NFET漏れ回路は、NFET漏れを判定するように構成されたNFET漏れセンサーを備え、
前記NFET漏れセンサーは、前記動的読取り回路内の前記判定されたNFET漏れに基づいて前記少なくとも1つのNFETの前記漏れ電流を示す前記NFET漏れインジケータを生成するように構成され、
前記PFET漏れ回路は、PFET漏れを判定するように構成されたPFET漏れセンサーを備え、
前記PFET漏れセンサーは、前記動的読取り回路内の前記判定されたPFET漏れに基づいて前記少なくとも1つのPFETの前記漏れ電流を示す前記PFET漏れインジケータを生成するように構成される、請求項1に記載の漏れ認識アクティブ化制御回路。
【請求項４】
前記NFET漏れセンサーは、前記少なくとも1つのNFETの前記漏れ電流を示すNFET漏れ電流を生成するように構成された少なくとも1つの非アクティブ化されたNFETから構成され、
前記PFET漏れセンサーは、前記少なくとも1つのPFETの前記漏れ電流を示すPFET漏れ電流を生成するように構成された少なくとも1つの非アクティブ化されたPFETから構成される、請求項3に記載の漏れ認識アクティブ化制御回路。
【請求項５】
前記NFET漏れセンサーは、リング発振器内で結合された複数の第1のバッファ回路を備えるNFETリング発振器回路からさらに構成され、前記複数の第1のバッファ回路の各々が、前記少なくとも1つの非アクティブ化されたNFETのうちの前記少なくとも1つのNFETの前記漏れ電流を示す前記NFET漏れ電流によってアクティブ化されるように構成され、前記NFETリング発振器回路が、前記生成されたNFET漏れ電流に基づいて前記NFET漏れインジケータを更新するように構成され、
前記PFET漏れセンサーは、リング発振器内で結合された複数の第2のバッファ回路を備えるPFETリング発振器回路からさらに構成され、前記複数の第2のバッファ回路の各々が、前記少なくとも1つの非アクティブ化されたPFETのうちの前記少なくとも1つのPFETの前記漏れ電流を示す前記PFET漏れ電流によってアクティブ化されるように構成され、前記PFETリング発振器回路が、前記生成されたPFET漏れ電流に基づいて前記PFET漏れインジケータを更新するように構成される、請求項4に記載の漏れ認識アクティブ化制御回路。
【請求項６】
前記NFET漏れ回路は、NFET漏れ周波数カウントを記憶するように構成されたNFET漏れ周波数カウンタをさらに備え、
前記NFET漏れ回路は、前記少なくとも1つのNFETの判定された漏れ電流の関数として、前記NFET漏れ周波数カウントを更新するように前記NFET漏れ周波数カウンタを制御するように構成され、
前記PFET漏れ回路は、PFET漏れ周波数カウントを記憶するように構成されたPFET漏れ周波数カウンタをさらに備え、
前記PFET漏れ回路は、前記少なくとも1つのPFETの前記判定された漏れ電流の関数として、前記PFET漏れ周波数カウントを更新するように前記PFET漏れ周波数カウンタを制御するように構成される、請求項1に記載の漏れ認識アクティブ化制御回路。
【請求項７】
前記比較器回路は、前記NFET漏れインジケータと前記PFET漏れインジケータの前記比較に基づいてFET漏れ制御信号を含むFET漏れ信号を生成するように構成され、
前記制御信号生成器は、前記遅延キーパー回路の前記アクティブ化タイミングを制御するために前記FET漏れ制御信号に基づいてFET漏れ制御ワードを含む少なくとも1つの制御信号を適応的に生成するように構成される、請求項1に記載の漏れ認識アクティブ化制御回路。
【請求項８】
前記比較器回路は、
少なくとも1つのPFET漏れ比較器回路であって、
前記NFET漏れインジケータおよび前記PFET漏れインジケータを受け取り、
前記NFET漏れインジケータを前記PFET漏れインジケータと比較し、
前記NFET漏れインジケータと前記PFET漏れインジケータとの前記比較に基づいて前記少なくとも1つのPFETの前記漏れ電流が前記少なくとも1つのNFETの前記漏れ電流を超えているか否かを示すように前記FET漏れ制御信号を制御するように構成される少なくとも1つのPFET漏れ比較器回路と、
少なくとも1つのNFET漏れ比較器回路であって、
前記NFET漏れインジケータおよび前記PFET漏れインジケータを受け取り、
前記NFET漏れインジケータを前記PFET漏れインジケータと比較し、
前記NFET漏れインジケータと前記PFET漏れインジケータとの前記比較に基づいて前記少なくとも1つのNFETの前記漏れ電流が前記少なくとも1つのPFETの前記漏れ電流を超えているか否かを示すように前記FET漏れ制御信号を制御するように構成される少なくとも1つのNFET漏れ比較器回路とを備える、請求項7に記載の漏れ認識アクティブ化制御回路。
【請求項９】
前記比較器回路は、
少なくとも1つのPFET低速漏れ比較器回路であって、
前記PFET漏れインジケータを受け取り、
PFET低速漏れ限界を示す既定のPFET低速漏れインジケータを受け取り、
前記既定のPFET漏れインジケータを前記既定のPFET低速漏れインジケータと比較し、
前記PFET漏れインジケータと前記既定のPFET低速漏れインジケータとの前記比較に基づいて、前記少なくとも1つのPFETの前記漏れ電流が前記PFET低速漏れ限界未満である場合にPFET低速漏れ電流を示すように前記FET漏れ制御信号を制御するように構成された少なくとも1つのPFET低速漏れ比較器回路と、
少なくとも1つのNFET低速漏れ比較器回路であって、
前記NFET漏れインジケータを受け取り、
NFET低速漏れ限界を示す既定のNFET低速漏れインジケータを受け取り、
前記既定のNFET漏れインジケータを前記既定のNFET低速漏れインジケータと比較し、
前記NFET漏れインジケータと前記既定のNFET低速漏れインジケータとの前記比較に基づいて、前記少なくとも1つのNFETの前記漏れ電流が前記NFET低速漏れ限界未満である場合にNFET低速漏れ電流を示すように前記FET漏れ制御信号を制御するように構成された少なくとも1つのNFET低速漏れ比較器回路とをさらに備える、請求項8に記載の漏れ認識アクティブ化制御回路。
【請求項１０】
前記比較器回路は、
少なくとも1つのPFET高速漏れ比較器回路であって、
前記PFET漏れインジケータを受け取り、
PFET高速漏れ限界を示す既定のPFET高速漏れインジケータを受け取り、
前記PFET漏れインジケータを前記既定のPFET高速漏れインジケータと比較し、
前記PFET漏れインジケータと前記既定のPFET高速漏れインジケータとの前記比較に基づいて、前記少なくとも1つのPFETの前記漏れ電流が前記PFET高速漏れ限界よりも大きい場合にPFET高速漏れ電流を示すように前記FET漏れ制御信号を制御するように構成された少なくとも1つのPFET高速漏れ比較器回路と、
少なくとも1つのNFET高速漏れ比較器回路であって、
前記NFET漏れインジケータを受け取り、
NFET高速漏れ限界を示す既定のNFET高速漏れインジケータを受け取り、
前記NFET漏れインジケータを前記既定のNFET高速漏れインジケータと比較し、
前記NFET漏れインジケータと前記既定のNFET高速漏れインジケータとの前記比較に基づいて、前記少なくとも1つのNFETの前記漏れ電流が前記NFET高速漏れ限界よりも大きい場合にNFET高速漏れ電流を示すように前記FET漏れ制御信号を制御するように構成された少なくとも1つのNFET高速漏れ比較器回路とをさらに備える、請求項8に記載の漏れ認識アクティブ化制御回路。
【請求項１１】
前記制御信号生成器は、前記遅延キーパー回路のアクティブ化タイミングを制御するために前記FET漏れ制御信号を前記FET漏れ制御ワードに復号するように構成されたデコーダ回路を備える、請求項7に記載の漏れ認識アクティブ化制御回路。
【請求項１２】
前記制御信号生成器は、前記NFET漏れインジケータと前記PFET漏れインジケータとの前記比較に基づいて、前記遅延キーパー回路の前記アクティブ化タイミングを制御するように構成されたパルス発生器によって生成されたパルスのパルス幅の制御タイミングに基づいて前記少なくとも1つの制御信号を適応的に生成するように構成される、請求項1に記載の漏れ認識アクティブ化制御回路。
【請求項１３】
システムオンチップ(SoC)に組み込まれ、および/または
セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、スマートフォン、タブレット、ファブレット、サーバ、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、ポータブルデジタルビデオプレーヤ、および自動車からなるグループから選択されるデバイスに組み込まれた、請求項1に記載の漏れ認識アクティブ化制御回路。
【請求項１４】
メモリビットセルに対する動的読取り回路内の遅延キーパー回路のアクティブ化を制御するための方法であって、
動的読取り回路内の少なくとも1つのN型電界効果トランジスタ(NFET)の漏れ電流を判定するステップと、
前記動的読取り回路内の少なくとも1つのP型FET(PFET)の漏れ電流を判定するステップと、
前記少なくとも1つのNFETの前記判定された漏れ電流を前記少なくとも1つのPFETの前記判定された漏れ電流と比較するステップと、
前記少なくとも1つのNFETの前記判定された漏れ電流と前記少なくとも1つのPFETの前記判定された漏れ電流との前記比較に基づいて遅延キーパー回路に対する少なくとも1つの制御信号を適応的に生成するステップとを含む方法。
【請求項１５】
メモリシステムであって、
メモリビットセルであって、
補完電圧を記憶するように構成された記憶回路と、
前記記憶回路に結合され、読取り動作に応答して動的ノード上で前記補完電圧を生成するように構成された読取りポート回路とを備えるメモリビットセルと、
動的読取り回路であって、
前記動的ノードと、
評価フェーズの外側で前記動的ノード上に前記補完電圧を維持するためにパルスに応答してアクティブ化されるように構成され、前記読取り動作の前記評価フェーズに応答して、前記パルスに応答して非アクティブ化されるように構成された遅延キーパー回路とを備える動的読取り回路と、
漏れ認識アクティブ化制御回路であって、
N型FET(NFET)漏れインジケータとP型FET(PFET)漏れインジケータとの比較に基づいてFET漏れ信号を生成するように構成された漏れ回路であって、前記NFET漏れインジケータが、少なくとも1つのNFETの漏れ電流に基づき生成され、前記PFET漏れインジケータが、少なくとも1つのPFETの漏れ電流の基づき生成される、漏れ回路と、
前記遅延キーパー回路のアクティブ化タイミングを制御するために前記FET漏れ信号に基づいて少なくとも1つの制御信号を適応的に生成するように構成された制御信号生成器とを備える漏れ認識アクティブ化制御回路と、
前記少なくとも1つの制御信号に応答して前記遅延キーパー回路のアクティブ化および非アクティブ化のための制御アクティブ化タイミングに基づくパルス幅を有する前記パルスを生成するように構成されたパルス発生器とを備えるメモリシステム。