【事件の表示】
　特願２０１２−５４２１３４「磁気トンネル接合を含む上部および下部電極を有するデバイスの製造および統合」拒絶査定不服審判事件〔平成２３年　６月　３日国際公開、ＷＯ２０１１／０６６５７９、平成２５年　４月１１日国内公表、特表２０１３−５１２５８５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成２２年１１月３０日（パリ条約による優先権主張外国庁受理２００９年１１月３０日、アメリカ合衆国）を国際出願日とする出願であって、平成２５年１１月１８日付けで拒絶理由が通知され、平成２６年３月２６日に意見書及び手続補正書が提出されたが、同年４月２２日付けで拒絶査定がなされ、これに対して、同年８月２８日に拒絶査定を不服とする審判の請求がなされるとともに手続補正書が提出され、同年１０月２８日及び平成２７年１月２６日に上申書が提出されたものである。
　そして、平成２７年８月３日付けで当審より拒絶理由が通知され、同年１１月６日に意見書及び手続補正書が提出されたものである。
　
　
第２　本願発明に対する判断
１　本願発明
　本願の請求項１ないし１２に係る発明は、平成２７年１１月６日に提出された手続補正書により補正された特許請求の範囲の記載からみて、その特許請求の範囲の請求項１ないし１２に記載される事項により特定されるとおりであって、そのうち、請求項１０に係る発明（以下「本願発明」という。）は次のとおりのものである。
　
「基板と、
　前記基板に埋め込まれた第１コンタクトと、
　前記第１コンタクトと結合される、前記基板上のパターン化された第１電極と、
　前記パターン化された第１電極上のパターン化された磁気デバイスと、
　前記パターン化された磁気デバイスの両側面に接触する第１キャッピング層と、
　前記パターン化された第１電極の少なくとも１つの端部に延在する、前記パターン化された第１電極上の第２キャッピング層と、
　前記パターン化された磁気デバイス上のパターン化された第２電極と、
　上面が平坦面である上部金属間誘電体層と、
　前記パターン化された第２電極と接触するトレンチと、
　前記上部金属間誘電体層に形成された前記トレンチに充填する導電性材料により前記第２電極と接続される上部導体と、
を含む電子デバイス。」
　
２　当審よりの拒絶理由通知の概要
　平成２７年８月３日付けで当審より通知した拒絶理由通知の概要は、次のとおりである。
「１．この出願の下記の請求項に係る発明は、その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　　　　　　　記
　　　　　　　　　　　引　用　文　献　等　一　覧
　　　　　　　　１．特開２００６−１６５５５６号公報
　　　　　　　　２．特開２００７−１５８３３６号公報
　　　　　　　　３．特開２００６−２６１５９２号公報
　　　　　　　　４．特開２００９−２６６９３９号公報
　　　　　　　　５．特表２００８−５１９４５８号公報
　……（中略）……
・請求項　　：１４
・引用文献等：１〜４
　……（以下、省略）」
（審決注：平成２７年１１月６日に提出された意見書の「１．補正について」の「（６）」に、「新請求項１０（旧請求項１４に対応）」と記載されるように、平成２７年８月３日付けの拒絶理由通知が対象とした請求項１４は、前記意見書と同日付けで提出された手続補正書による補正後の請求項１０に対応する。）
　
３　各引用例の記載事項と引用発明
（１）引用例１の記載事項と引用発明
　ア　引用例１の記載事項
　本願の優先権主張の日前に日本国内において頒布され、平成２７年８月３日付けの拒絶理由通知において「文献１」として引用された刊行物である特開２００６−１６５５５６号公報（以下「引用例１」という。）には、「磁気メモリ素子、磁気メモリ素子製造、及び磁気メモリ素子動作方法」（発明の名称）に関して、図１〜図２４とともに、以下の事項が記載されている（下線は、参考のため、当審において付したものであり、以下、同様である。）。
ａ　「【技術分野】
【０００１】
　本発明は、半導体メモリ素子、半導体メモリ素子の製造及び半導体メモリ素子の動作方法に関し、より具体的には、セルの選択精度を高めた磁気メモリ素子、半導体メモリ素子の製造及び半導体メモリ素子の動作方法に関する。」
ｂ　「【背景技術】
　……（中略）……
【０００８】
　ここで、ＭＴＪセル１８に書き込みを行うことを想定して説明をする。
　まず、図２に示すように、ＭＴＪセル１８に書き込むために選択されたビットラインＢＬを介して書き込み動作の電流が流れる。この場合、ＭＴＪセル１８に書き込むために選択されたワードラインＷＬによって書き込みセルが選択される際に、ビットラインＢＬを流れる電流により発生する磁場が、選択されたＭＴＪセル１８だけでなく、電流が流れているビットラインＢＬに連結する、選択されていない他のＭＴＪセル（図示せず）にも影響を与えるため、これらの選択されていないＭＴＪセルに所望しないデータが記録される可能性がある。このため、従来技術のＭＲＡＭは、ＭＴＪセルの選択性が低いという課題がある。」
ｃ　「【発明の効果】
　……（中略）……
【００１７】
　本発明に係る磁気メモリ素子は、ＭＴＪセルのフリー磁性膜の磁気分極を制御するための手段であり、ＭＴＪセルの上部及及び／または下部に上部及び／または下部電極パッド層を備える。
　書き込み動作では、選択されたＭＴＪセルに連結するトランジスタがオン状態となり、電流が上部電極パッド層、ＭＴＪセル及び下部電極パッド層を経て流れ、この過程において上部電極パッド層及び下部電極パッド層の周りに発生する磁場によって、ＭＴＪセルのフリー磁性膜の磁気分極がスイッチングされることにより、ビットデータが記録される。
【００１８】
　このように、本発明の磁気メモリ素子は、ビットラインで発生した磁場を利用するのではなく、ＭＴＪセルの上部及び下部にそれぞれ接触した上部電極パッド層及び下部電極パッド層で発生する磁場を利用してビットデータを記録するため、正確に選択されたＭＴＪセルのみにビットデータを記録でき、また、誤って選択されていないＭＴＪセルにビットデータが記録されることを防止できる。つまり、本発明に係る磁気メモリ素子は精度の高い選択性を有している。」
ｄ　「まず、本実施形態に係る磁気メモリ素子（以下、本発明のメモリ素子）について説明する。
【００２１】
図３及び図４は、本実施形態に係る磁気メモリ素子の主要特徴部の平面図である。図５は、本実施形態に係る磁気メモリ素子の主要特徴部を含んだ磁気メモリ素子の断面図である。
　図３及び図４に記載の符号４６及び５２は、図５に示すＭＴＪセル４８の上下にそれぞれ設けられる１対の導電性電極パッド層である。
　
導電性電極パッド層４６を、図５に示すように、ビアホールｈ１の導電性プラグ４４の上端部Ｃ１とＭＴＪセル４８の間に設け、導電性プラグ４４上端部Ｃ１及びＭＴＪセル４８の上側の接触面Ｍ１を連結する
　また、導電性電極パッド層５２を、ビアホールｈ２の導電性プラグ４４の下端部Ｃ２及びＭＴＪセル４８の間に設け、ビアホールｈ２の導電性プラグ４４の下端部Ｃ２及びＭＴＪセル４８の下側の接触面Ｍ２を連結する。
　さらに、図５に示すように、ＭＴＪセル４８を、ビアホールｈ１及びビアホールｈ２の導電性プラグ４４から所定の距離を置いて設ける。
　以下、導電性電極パッド層４６を下部電極パッド層４６といい、導電性電極パッド層５２を上部電極パッド層５２という。
　また、図３及び図４のＨａ、Ｅａは、ＭＴＪセル４８の上側の接触面Ｍ１及び下側の接触面Ｍ２のハード（磁化困難）軸方向とイージ（磁化容易）軸方向をそれぞれ表す。ＭＴＪセル４８の接触面Ｍ１及びＭ２の磁気分極は、イージ方向Ｅａに配列される場合には、磁場を除去した後もその配列状態が安定的に維持される。一方、ハード軸方向Ｈａに配列される場合には、磁場を除去すると配列方向が元の状態に戻るか、イージ軸方向Ｅａに反転されるようになっている。
【００２２】
　電流Ｉ１は、下部電極パッド層４６を介してビアホールｈ１の導電性プラグ４４の上端部Ｃ１からＭＴＪセル４８の上側の接触面Ｍ１に流れるか、あるいは、上部電極パッド層５２を介して導電性プラグ４４の下端部Ｃ２からＭＴＪセル４８の下側の接触面Ｍ２に電流Ｉ１が流れる。この電流Ｉ１により上部電極パッド層５２及び下部電極パッド層４６の周りにＭＴＪセル４８の接触面Ｍ１及びＭ２の局所領域ＬＡ−図５に影響を与えるイージ軸方向Ｅａの磁場Ｈ１が発生する。このようにして発生する磁場Ｈ１により、ＭＴＪセル４８の磁気分極はイージ軸方向Ｅａに配列される。なお、図３は、下部電極パッド層４６の上面に備えられたＭＴＪセル４８の下側の接触面Ｍ１を示し、図４は、上部電極パッド層５２の下面に備えられたＭＴＪセル４８の上側の接触面Ｍ２を示す。」
ｅ　「【００５５】
　以下、図１７ないし図２３を参照しつつ、本実施形態に係わる磁気メモリ素子の製造方法について説明する。なお、図１７ないし図２３の説明では、図５と同じ機能の部位については図５と同じ符号を用いる。
　まず図５を参照しつつ、基板４０を活性領域とフィールド領域とに区分した後、フィールド領域に所定形状の素子分離膜（図示せず）を形成する。基板４０は、半導体基板、例えば、ｐ型シリコン基板あるいはｎ型シリコン基板であってもよい。活性領域の所定領域上にゲート積層体Ｇ１を形成する。ゲート積層体Ｇ１は、基板４０の全面にゲート絶縁膜、ゲート電極用導電層及びゲート保護膜を順次に積層し、ゲート保護膜上に、ゲート積層体Ｇ１を形成する領域を限定するためのマスク（図示せず）を形成した後、順次に積層した物質層を逆順にエッチングすることで形成する。エッチングの後、マスクを除去する。このときゲート積層体Ｇ１は側面にスペーサ（図示せず）を備えている。
【００５６】
　このようにゲート積層体Ｇ１を形成した後、イオンドーピング工程を経て、ゲート積層体Ｇ１の両側にソースＳ１及びドレインＤ１を形成する。このようにして、
基板４０に電界効果トランジスタＴを形成する
【００５７】
　なお、図９に示す磁気メモリ素子を形成するには、基板４０に電界効果トランジスタのドレインＤ１を共通に使用する電界効果トランジスタをさらに形成するとよい。
　次いで、
基板４０上にトランジスタＴを覆う第１絶縁層４２ａを形成し
【００５８】
　次いで、図１８に示すように、
第１絶縁層４２ａ上に、ディジットラインＤＬを覆うように第２絶縁層４２ｂを形成し
その上面を平坦にする
【００５９】
　図１９に示すように、エッチングは、ソースＳ１が露出するまで実施する。エッチングにより、図１９に示すように、
第１絶縁層４２ａ及び第２絶縁層４２ｂからなる第１層間絶縁層４２にソースＳ１の一部が露出したビアホールｈ１が形成される
ビアホールｈ１の形成後、ビアホールｈ１に導電性プラグ４４を充填する
【００６０】
　次いで、図２０に示すように、
第２絶縁層４２ｂ上に下部電極パッド層４６を形成する
第２絶縁層４２ｂ上に下部電極用の物質層を形成し、次に、写真及びエッチング工程により下部電極用の物質層を下部電極パッド層４６の形状にパターニングして形成する
【００６１】
　例えば、下部電極パッド層の厚さは、１ｎｍ以上１００ｎｍ以下であるのが好ましい。また、下部電極用の物質層をパターニングする工程において、下部電極パッド層４６の幅をなるべく狭く、例えば、１００ｎｍ以下に形成する。このように、下部電極パッド層４６の厚さと幅を出来る限り狭く形成することにより、下部電極パッド層４６に電流を印加したとき、下部電極パッド層４６から発生する磁場を、下部電極パッド層４６上に形成するＭＴＪセル４８に効果的に集中させることができる。
【００６２】
　
下部電極パッド層４６の形成後、下部電極パッド層４６の所定領域上にピンニング膜、ピンド膜、トンネリング膜、フリー磁性膜などを備えるＭＴＪセル４８を形成する
【００６３】
　この場合、下部電極パッド層４６は、ディジットラインＤＬの真上に位置するように形成することが好ましい。したがって、ディジットラインＤＬが、図１７に点線ＤＬで示すように、ドレインＤ１の上側に形成された場合、下部電極パッド層４６もこのようなディジットラインＤＬ上に拡張されるように形成し、ＭＴＪセル４８もディジットラインＤＬの上側にくるように形成してよい。また、ディジットラインＤＬは、下部電極パッド層４６と後述の上部電極パッド層５２とに連結するビットラインＢＬを流れる電流の方向と直交する方向に電流が流れるように配置されている。
【００６４】
　次に、図２１に示すように、
第１層間絶縁層４２上に、下部電極パッド層４６及びＭＴＪセル４８を覆うように第２層間絶縁層５０を形成する。第２層間絶縁層５０は、第１層間絶縁層４２と同じ物質を用いて形成してもよい。第２層間絶縁層５０の形成後、その上面をＭＴＪセル４８が露出するまで研磨する
第２層間絶縁層５０の上に、ＭＴＪセル４８の露出面の全体と接するように上部電極パッド層５２を形成する。上部電極パッド層５２は、下部電極パッド層４６と同じ機能を担う。したがって、上部電極パッド層５２は、下部電極パッド層４６と同じ幾何学形状を有し、厚さと幅が同じである
【００６５】
　次に、図２２に示すように、
第２層間絶縁層５０の上に、上部電極パッド層５２全体を覆うように第３層間絶縁層５４を形成する。
　次に、第３層間絶縁層５４上に、第３層間絶縁層５４の所定領域を露出させるように感光膜パターンＰＲ２を形成する。
【００６６】
　感光膜パターンＰＲ２は、
電極パッド層５２の上面の一部を露出させる
第３層間絶縁層５４の一部をくり抜くようにエッチングし、上部電極パッド層５２の露出部分を露出させる
第３層間絶縁層５４のくり抜き部分をエッチングする。エッチングは、上部電極パッド層５２が露出するまで行われる
【００６７】
　エッチング工程を終え、感光膜パターンＰＲ２を除去すると、図２３に示すように、
第３層間絶縁層５４に上部電極パッド層５２の所定領域が露出されたビアホールｈ２が形成される
ビアホールｈ２を満たしつつ、第３層間絶縁層５４上に、上部電極パッド層５２の露出部分と連結するようにビットラインＢＬを形成する
ｆ　図３及び図４には、ＭＴＪセル４８の下側の接触面Ｍ１とＭＴＪセル４８の上側の接触面Ｍ２は、それぞれ、接触対象の下部電極パッド層４６と上部電極パッド層５２より小さく、図面上、同じ形状を有することが記載されている。
　イ　引用発明
　以上から、引用例１には次の発明（以下「引用発明」という。）が記載されているといえる。
「トランジスタＴを形成した基板４０と、
　前記基板４０上のトランジスタＴを覆う第１絶縁層４２ａと当該第１絶縁層４２ａ上の第２絶縁層４２ｂとからなり、上面が平坦化された第１層間絶縁層４２に形成されたビアホールｈ１に充填された導電性プラグ４４と、
　前記導電性プラグ４４の上端部Ｃ１と連結とされ、前記第２絶縁層４２ｂ上の下部電極用の物質層をパターニングして形成された下部電極パッド層４６と、
　前記下部電極パッド層４６の所定領域上に形成したＭＴＪセル４８と、
　前記第１層間絶縁層４２上に前記下部電極パッド層４６及び前記ＭＴＪセル４８を覆うように形成され、その上面にＭＴＪセル４８が露出させる第２層間絶縁層５０と、
　前記第２層間絶縁層５０の上に前記ＭＴＪセル４８の露出面の全体と接するように形成され、前記下部電極パッド層４６と同じ幾何学形状を有し、厚さと幅が同じである上部電極パッド層５２と、
　前記第２層間絶縁層５０の上に前記上部電極パッド層５２全体を覆うように形成される第３層間絶縁層５４と、
　前記第３層間絶縁層５４の一部をくり抜くように形成され、上部電極パッド層５２の一部を露出させる前記第３層間絶縁層５４のくり抜き部分であるビアホールｈ２と、
　前記ビアホールｈ２を満たしつつ、第３層間絶縁層５４上に、上部電極パッド層５２の露出部分と連結するビットラインＢＬと、
を含むことを特徴とする磁気メモリ素子。」
（２）引用例２の記載事項
　ア　引用例２の記載事項
　本願の優先権主張の日前に日本国内において頒布され、平成２７年８月３日付けの拒絶理由通知において「文献２」として引用された刊行物である特開２００７−１５８３３６号公報（以下「引用例２」という。）には、「ＭＴＪＭＲＡＭ素子およびその製造方法、並びにＭＴＪＭＲＡＭアレイ」（発明の名称）に関して、図１〜図１２とともに、以下の事項が記載されている。
ａ　「【技術分野】
【０００１】
　本発明は、磁気トンネル接合（ＭＴＪ）構造を有する磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）素子（以下，ＭＴＪ　ＭＲＡＭ素子という）およびその製造方法、並びにＭＴＪ　ＭＲＡＭアレイに関する。」
ｂ　「【背景技術】
　……（中略）……
【０００３】
　図６は所謂スピンフィルタ構成を有するＭＴＪ素子１０の層構造を表すものである。このＭＴＪ素子１０では、２つの磁化層のうちの下側の層（ピンド層）は、その磁気モーメントが特定の方向に固定されており、一方、上側の層（フリー層）の磁気モーメントの方向はフリーであり、外部からの刺激（磁界）に応答して変化する。この層構造は、最下部にシード層５１があり、このシード層５１上に各層が順次形成されている。シード層５１上には反強磁性材料からなるＡＦＭ層１５が形成されている。このＡＦＭ層１５は、交換結合と呼ばれる磁気結合の形態によって、その上のピンド層２０の磁気モーメントを固定するものである。ピンド層２０は強磁性材料により形成された層である。ピンド層２０の上には、例えばアルミニウム（あるいはマグネシウム）のような金属の層を形成し、続いてこの金属層を酸化することによってトンネル障壁層（結合層）３０が形成されている。この結合層３０上には強磁性材料からなるフリー層４０が形成されている。
最後に、フリー層４０上にはキャップ層５０が形成されている
　……（中略）……
【０００６】
　図７は、上記ＭＴＪ素子およびこれに関連するワード線およびビット線の断面構造を表すものである。各ＭＴＪ素子１０，１１の下部にはそれぞれ素子の抵抗状態を検出するための下部電極２０，２１が設けられている。各ＭＴＪ素子１０，１１の表面にはビット線３０が接触しており、このビット線３０は図２において左から右へと延在している。これらＭＴＪ素子１０，１１は周囲が絶縁層６０〜６３により覆われている。絶縁層６０，６１はワード線７０，７１とビット線３０とを上下方向に分離している。ワード線７０，７１はそれぞれ図２において紙面に対して直交する方向に延在している。ワード線７０，７１は絶縁層６３により互いに分離されている。これらの絶縁層６０〜６３はワード線７０，７１およびビット線３０の形成に先立って設けられるもので、ワード線７０，７１およびビット線３０はこれら絶縁層６０〜６３に設けられたチャネルあるいはトレンチ内に埋設される。これらワード線７０，７１およびビット線３０を電流が通過すると、磁界を生じてＭＴＪ素子１０，１１のフリー層における磁気モーメントの方向が変化する。なお、ワード線７０，７１はＭＴＪ素子１０，１１の下に形成されることもある。
　……（中略）……
【００１１】
　図８（Ｃ）は、図８（Ｂ）に続いて、
ＣＭＰプロセスによりＭＴＪ素子１０およびその周囲の表面の絶縁層７０を除去し
ＣＭＰプロセスの目的は、絶縁層７５の表面をＭＴＪ素子１０のキャップ層５０の表面の高さまで後退させて、キャップ層５０の表面を露出させることにある
ＭＴＪ素子１０の上に形成される配線（図示せず）へ電流漏れが発生し、そのためＭＴＪ素子１０は電気的に短絡してしまう
　……（中略）……
【００１６】
　図１１および図１２は、その他の方法を表すものである。図１１（Ａ）は図８（Ａ）で示したものと同じＭＴＪ素子１０を示し、図１１（Ｂ）は、この
ＭＴＪ素子１０の下に設けられた下部電極２０およびＭＴＪ素子１０の露出面の全部を、ＳｉＮ
Ｘ
層１２０により等しく覆った
ｃ　「［第１の実施の形態］
【００４３】
　図１〜図３は本発明の第１の実施の形態に係るＭＴＪ　ＭＲＡＭ素子の製造工程を表すものである。図１（Ａ）はＭＴＪ素子１０を下部電極２０上に形成した状態を表すもので、ＭＴＪ素子１０を構成する各層はそれぞれ水平に配置されている。なお、
図１では、ＭＴＪ素子１０の全ての層は、共通の最終横幅Ｗにパターン化されている
【００４４】
　本実施の形態では、まず、図１（Ａ）に示した状態から図１（Ｂ）に示したように
ＭＴＪ素子１０の露出面および下部電極２０の上面のすべてを覆うように薄い第１の誘電体層１２０を一体的に形成する
【００４５】
　次いで、図１（Ｃ）に示したように、反応性イオンエッチング（ＲＩＥ）などの第１の異方性エッチングにより第１の誘電体層１２０を選択的に除去する。すなわち、
第１の誘電体層１２０のＭＴＪ素子１０の上面および下部電極２０の上の部分を除去し、ＭＴＪ素子１０の側面に密着した部分のみを残す。これにより電流漏れ阻止層としての側壁スペーサ１２０Ａが形成される
【００４６】
　続いて、図２（Ａ）に示したように、
第２の誘電体層１３０を、ＭＴＪ素子１０の露出面を一体的に覆うように形成する
【００４７】
　次に、図２（Ｂ）に示したように、第２の誘電体層１３０の露出した面を第３の誘電体層１４０で一体的に覆う。第３の誘電体層１４０は絶縁ブランケット層としての機能を有するもので、例えばＳｉＯ２よりなり、約８０ｎｍ〜３００ｎｍの厚みを有するものとする。その後、図２（Ｃ）に示したように、
ＣＭＰ法によって第３の誘電体層１４０を平坦化し、ＣＭＰストップ層（第２の誘電体層１３０）の水平な上面を露出させる
【００４８】
　次いで、図３（Ａ）に示したように、
ＲＩＥなどの第２の異方性エッチングにより、第２の誘電体層１３０の露出部分を除去する
このエッチングは、ＳｉＮ
Ｘ
等からなる第２の誘電体層１３０の露出部分がほぼ完全に除去されるのに対し、ＳｉＯ
２
等からなる第１の誘電体層（側壁スペーサ１２０Ａ）を殆ど除去することのない条件で行われる
【００４９】
　本実施の形態では、図３（Ａ）に模式的に示したように、ＭＴＪ素子の上面（キャップ層５０）は上記エッチングにより露出はしているが、薄くはなっていない。すなわち、キャップ層５０を精確な厚さにすることができ、これによりＭＴＪ素子１０のフリー層４０とＭＴＪ素子１０の上面に後に形成されるビット線との垂直距離が均一になる。
【００５０】
　本実施の形態では、また、
ＭＴＪ素子１０を囲むように２種類の電流漏れ阻止層（誘電体層）が設けられている。１つ目は、ＭＴＪ素子１０の側面に接する第１の誘電体からなる側壁スペーサ１２０Ａである。２つ目は、この側壁スペーサ１２０Ａに接するＣＭＰストップ層（第２の誘電体層１３０）の残りの部分（側壁スペーサ１３０Ａ）である
【００５１】
　次に、図３（Ｂ）に示したように、Ｃｕダマシン電極（例えばビット線）形成のための構造（トレンチ１９０）を形成する。すなわち、ＭＴＪ素子１０の上面および第３の誘電体層１４０の上に薄いＳｉＮＸ層１５０を形成し、続いてこのＳｉＮＸ層１５０上に厚いＳｉＯ２層１６０を形成する。ＳｉＮＸ層１５０の厚みは例えば約２０ｎｍ〜１００ｎｍ、ＳｉＯ２層１６０の厚みは例えば約１００ｎｍ〜８００ｎｍである。Ｃｕダマシン電極は、これらＳｉＮＸ層１５０およびＳｉＯ２層１６０に形成されたトレンチ１９０に埋設される。このトレンチ１９０は、ＳｉＯ２層１６０およびＳｉＮＸ層１５０をブランケット層としての第３の誘電体層１４０の上面およびＭＴＪ素子１０の上面のキャップ層５０までエッチングすることにより形成される。
【００５２】
　なお、従来技術として説明した図１０（Ｃ）にも類似のトレンチが形成されている。この図では、ＳｉＮＸ層１１０（図３（Ｂ）におけるＳｉＮＸ層１５０に相当）をエッチングすることによりトレンチが形成されているが、このエッチング時に同時にＳｉＮＸからなる側壁９５の一部が除去され、ＭＴＪ素子１０の側面が露出し、そのため電流漏れが発生するという問題があった。これに対して、本実施の形態では、トレンチ１９０を形成する際に、図３（Ｂ）に示したようにＳｉＮＸ等からなる外側の側壁スペーサ１３０Ａの一部は除去されるが、内側の側壁スペーサ１２０Ａは除去されない。側壁スペーサ１２０Ａが側壁スペーサ１３０Ａの材料（ＳｉＮＸまたはＳｉＯＮＸ）およびＳｉＮＸ層１５０に対してエッチングされにくい誘電体（ＳｉＯ２）により構成されているからである。
【００５３】
　ＲＩＥは、すべての実施の形態において、本発明のすべての目的を達成するのに適している。例えば、ＣＦ４ ＋  Ｃ２Ｆ４　，Ｃ２Ｆ６プラズマなどの水素を含まないフッ化デフィシェントフルオロカーボン（fluorine-deficient fluorocarbon ）プラズマを使用したＲＩＥは、ＳｉＯ２に対してＳｉＮＸよりも高い選択性を有している（ＳｉＯ２がＳｉＮＸより速くエッチングされる）が、塩素系プラズマまたはフッ素リッチプラズマ、または臭素化学反応または酸素を含有するフッ素系プラズマを用いると、ＳｉＮＸに対してＳｉＯ２よりも高い選択性を有する（ＳｉＮＸがＳｉＯ２より速くエッチングされる）ＲＩＥとすることができる。
【００５４】
　以上、本実施の形態では、ＭＴＪ素子１０の上面およびその周辺の絶縁層１４０により平滑な共平面を形成できると共にキャップ層５０の厚みを均一に保持することができるため、ＭＴＪ素子１０の上面に形成されるビット線とＭＴＪ素子１０のフリー層４０との間隔は良好に制御された均一なものとなる。加えて、
電流漏れ阻止層として、ＭＴＪ素子１０に接してＳｉＯ
２
等からなる第１の側壁スペーサ１２０Ａ、この第１の側壁スペーサ１２０Ａに接してＳｉＮ
Ｘ
等からなる第２の側壁スペーサ１３０Ａを配置するようにした
ｄ　図２（Ａ）には、第２の誘電体層１３０が、ＭＴＪ素子１０の上面と、ＭＴＪ素子１０の側面に設けられた第１の誘電体層１２０Ａを覆うとともに、図示されている下部電極２０のすべてを覆うことが記載されている。
ｅ　図７には、下部電極２０はＭＴＪ素子毎に独立して設けられていることが記載されている。
　イ　引用例２に記載された公知技術
　引用例２の段落【００４６】には、１つの工程を表す断面図である「図２（Ａ）に示したように、 第２の誘電体層１３０を、ＭＴＪ素子１０の露出面を一体的に覆うように形成する。」と記載されているが、前記ｄのように、前記図２（Ａ）には、第２の誘電体層１３０は、ＭＴＪ素子１０の露出面を第１の誘電体層１２０の上から覆うとともに、断面図である前記図２（Ａ）において、下部電極２０のすべてを覆うことが記載されている。
　一方、第１の誘電体層１２０が、前記図２（Ａ）と同様に、下部電極２０のすべてを覆っていることを図示する図１（Ｂ）を説明して、引用例２の段落【００４４】には、「図１（Ｂ）に示したようにＭＴＪ素子１０の露出面および下部電極２０の上面のすべてを覆うように薄い第１の誘電体層１２０を一体的に形成する。」と記載されている。
　したがって、引用例２において、前記図２（Ａ）の状態では、第２の誘電体層１３０は、「ＭＴＪ素子１０の露出面を一体的に覆う」とともに、製造途中の前記「ＭＴＪ素子１０」を断面視すると「下部電極２０の上面のすべて」を覆っていると認められる。
　前記図２（Ａ）はＭＲＡＭ素子の製造工程における途中の状態を示すものであり、その後は、段落【００４７】に記載されるように「第２の誘電体層１３０の露出した面を第３の誘電体層１４０で一体的に覆う」工程の後、段落【００４８】に記載されるように「第２の誘電体層１３０の露出部分」は除去される。しかし、その後の段落【００５１】記載の「Ｃｕダマシン電極（例えばビット線）」を「形成」する状態においても、図３（Ｂ）に示されるように、前記第３の誘電体層１４０で覆われた側壁スペーサ１３０Ａは、下部電極２０の上面のすべてを覆っている。
　さらに、「第２の誘電体層１３０の露出部分」を除去した後で、さらに、前記「第２の誘電体層１３０」の他の「部分」を除去することは、引用例２には、記載も示唆もされていない。
　加えて、引用例２には、引用例２には、第２の３（２）アｂで摘記したように、背景技術についての記載であるが、段落【００１６】に「ＭＴＪ素子１０の下に設けられた下部電極２０およびＭＴＪ素子１０の露出面の全部を、ＳｉＮＸ層１２０により等しく覆った」ことが記載されている。
　そうすると、ＭＴＪ素子１０の露出面を一体に覆うとともに下部電極２０の上面のすべてを覆うようにして形成した第２の誘電体層１３０の、上面の露出部分を除去して形成した側壁スペーサ１３０Ａは、ＭＲＡＭ素子１０の製造が完了した状態においても、側壁スペーサ１２０Ａに接するとともに、製造されたＭＴＪ素子１０を断面視すると、前記下部電極２０の上面のすべてを覆っていることが、引用例２には記載されていると認められる。
　以上から、引用例２には次の公知技術が記載されているといえる。
「ＣＭＰプロセスによりＭＴＪ素子１０およびその周囲の表面の絶縁層７０を除去して、前記ＭＴＪ素子１０の表面を露出させる工程により、前記ＭＴＪ素子１０の上に形成される配線へ電流漏れが発生するという問題を解消するため、
　前記ＭＴＪ素子１０の側面に接する第１の誘電体層からなる側壁スペーサ１２０Ａと、
　前記ＭＴＪ素子１０の露出面を一体に覆うとともに下部電極２０の上面のすべてを覆う第２の誘電体層１３０のうち、ＣＭＰ法によって露出した前記第２の誘電体層１３０の水平な上面の露出部分を除去することで形成した、前記側壁スペーサ１２０Ａに接するとともに、前記ＭＴＪ素子１０の断面視において下部電極２０の上面のすべてを覆う側壁スペーサ１３０Ａと、からなる、
　前記ＭＴＪ素子１０を囲む２種類の電流漏れ阻止層（誘電体層）を設けることを特徴とするＭＴＪ　ＭＲＡＭ素子。」
（３）引用例３の記載事項
　本願の優先権主張の日前に日本国内において頒布され、平成２７年８月３日付けの拒絶理由通知において「文献３」として引用された刊行物である特開２００６−２６１５９２号公報（以下「引用例３」という。）には、「磁気抵抗効果素子及びその製造方法」（発明の名称）に関して、図１〜図１０とともに、以下の事項が記載されている。
ａ　「【００４９】
　次いで、
フォトレジスト膜６０をマスクとして、ドライエッチングにより、キャップ絶縁膜５８、キャップ層５６及び自由磁化層５４を異方性エッチングする
ｂ　「【００５４】
　
このようにして固定磁化層５０及び反強磁性層をパターニングすることにより、固定磁化層５０を自由磁化層５４に対して自己整合で加工することができる。また、パターニング後における自由磁化層５４の端部と固定磁化層５０の端部との間の水平方向の距離は側壁絶縁膜６４の膜厚によって規定されるため、製造ばらつきを大幅に低減することができる
【００５５】
　
こうして、反強磁性層４８、固定磁化層５０、トンネル絶縁膜５２、自由磁化層５４及びキャップ層５６の積層体よりなるＭＴＪ素子６６を形成する
【００５６】
　次いで、ＭＴＪ素子６６が形成された下部電極層４６上に、例えばＣＶＤ法により、ＳｉＯ，ＳｉＮ等の絶縁材料、例えば膜厚５０〜１００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる絶縁膜６８を形成する（図７（ｂ））。この絶縁膜６８は、下部電極層４６を加工する際にＭＴＪ素子６８をプラズマから保護するための膜である。
【００５７】
　次いで、絶縁膜６８上に、フォトリソグラフィにより、形成しようとする下部電極層４６のパターンを有するフォトレジスト膜７０を形成する。
【００５８】
　次いで、フォトレジスト膜７０をマスクとして、ドライエッチングにより、絶縁膜６８及び下部電極層４６を異方性エッチングする。これにより、ＭＴＪ素子６６をコンタクトプラグ４４を介してソース／ドレイン拡散層１８に電気的に接続する下部電極層４６を形成する（図８（ａ））。」
ｃ　「【００６０】
　次いで、全面に、例えばＣＶＤ法により、例えば
ＳｉＮ膜よりなる絶縁膜７２と、例えばシリコン酸化膜よりなる絶縁膜７４とを形成
【００６１】
　次いで、例えば
ＣＭＰ法により、絶縁膜７４の表面を平坦化する
【００６２】
　次いで、
表面を平坦化した絶縁膜７４上に、例えばＣＶＤ法により、例えばＳｉＮ膜よりなる絶縁膜７６と、例えばシリコン酸化膜よりなる絶縁膜７８とを形成する
【００６３】
　次いで、
通常のデュアルダマシンプロセスと同様にして、絶縁膜６８，７２，７４，７６にビアホール８０を形成し、絶縁膜７８に配線溝８２を形成する
【００６４】
　次いで、全面に、
ＴａＮ膜等よりなるバリア膜（図示せず）及びＣｕ膜（図示せず）を堆積後、ＣＭＰ法により絶縁膜７８の表面が露出するまでこれら導電膜を研磨し、配線溝８２に埋め込まれ、ビアホール８０を介してＭＴＪ素子６６に電気的に接続されたビット線８４を形成する
（４）引用例４の記載事項
　本願の優先権主張の日前に日本国内において頒布され、平成２７年８月３日付けの拒絶理由通知で「文献４」として引用された刊行物である、特開２００９−２６６９３９号公報（以下「引用例４」という。）には、「半導体装置の製造方法」（発明の名称）に関して、図１〜図２３とともに、以下の事項が記載されている。
ａ　「【００３１】
　その後、図１４に示すように、全面に、下部電極層３０、ＭＴＪ用膜３１、及び上部電極層３２を積層する。なお、下部電極層３０及び上部電極層３２は例えばＴａを構成材料としており、例えば、スパッタ法により形成される。
【００３２】
　続いて、図１５に示すように、図示しない
パターニングされたレジストを用いてＭＴＪ用膜３１及び上部電極層３２をパターニングしてＭＴＪ素子ＭＤ１及び上部電極ＥＴ１を得る
【００３３】
　次に、図１６に示すように、ＭＴＪ素子部（ＭＴＪ素子ＭＤ１及び上部電極ＥＴ１）を含む全面にシリコン窒化膜３３を形成する。この際、上記第２条件を遵守すべく、ＭＴＪ素子ＭＤ１を構成する磁性体材料の電気磁気特性に影響を及ぼさない温度（たとえば約３００℃以下の温度）でシリコン窒化膜３３を成膜する。その結果、シリコン窒化膜３３はＭＴＪ素子ＭＤ１の表面及び側面上に直接形成される。そして、リソグラフィ技術を用いてシリコン窒化膜３３上にレジストパターン３４を選択的に形成する。
【００３４】
　さらに、図１７に示すように、レジストパターン３４をマスクとしてドライエッチング技術を用いてシリコン窒化膜３３及び下部電極層３０をパターニングして、パターニングされたシリコン窒化膜３３及び下部電極ＥＢ１を得る。」
４．対比
（１）本願発明と引用発明との対比
　本願発明と、引用発明とを対比する。
　まず、本願明細書には、段落【００２８】に「ブロック605では、図７Ａに示すようにMTJが製造される。ダイおよび／またはウエハ700は、層間または金属間誘電体基板702を有し、それはビア708と、下部電極層710と結合するためのコンタクト706とを含む。」と記載されている。そうすると、本願発明の「基板」とは、基板である「ウエハ700」に加え、その上に形成された層間または金属間誘電体を有するものであると認められる。
　したがって、引用発明の「トランジスタＴを形成した基板４０」と「前記基板４０上のトランジスタＴを覆う第１絶縁層４２ａと当該第１絶縁層４２ａ上の第２絶縁層４２ｂとからなり、上面が平坦化された第１層間絶縁層４２」とを併せたものは、本願発明の「基板」に相当する。
　そして、引用発明の前記「第１層間絶縁層４２に形成されたビアホールｈ１に充填された導電性プラグ４４」と、本願発明の「前記基板に埋め込まれた第１コンタクト」とは、「前記基板に埋め込まれた」導体である点で共通する。
　また、引用発明の「前記導電性プラグ４４の上端部Ｃ１と連結とされ、前記第２絶縁層４２ｂ上の下部電極用の物質層をパターニングして形成された下部電極パッド層４６」と、本願発明の「前記第１コンタクトと結合される、前記基板上のパターン化された第１電極」とは、「前記基板に埋め込まれた」導体と「結合される、前記基板上のパターン化された第１電極」である点で共通する。
　引用発明の「前記下部電極パッド層４６の所定領域上に形成したＭＴＪセル４８」と、本願発明の「前記パターン化された第１電極上のパターン化された磁気デバイス」とは、「前記パターン化された第１電極上」の「磁気デバイス」である点で共通する。
　また、引用発明の「前記第２層間絶縁層５０の上に前記ＭＴＪセル４８の露出面の全体と接するように形成され、前記下部電極パッド層４６と同じ幾何学形状を有し、厚さと幅が同じである上部電極パッド層５２」と、本願発明の「前記パターン化された磁気デバイス上のパターン化された第２電極」とは、「磁気デバイス上」の「第２電極」である点で共通する。
　引用発明の「前記第２層間絶縁層５０の上に前記上部電極パッド層５２全体を覆うように形成される第３層間絶縁層５４」は、「前記上部電極パッド層５２」と「ビットラインＢＬ」の間に存在する「層間絶縁層」である。
　したがって、引用発明の「前記第２層間絶縁層５０の上に前記上部電極パッド層５２全体を覆うように形成される第３層間絶縁層５４」と、本願発明の「上面が平坦面である上部金属間誘電体層」とは、「上部金属間誘電体層」である点で共通する。
　引用発明の「前記第３層間絶縁層５４の一部をくり抜くように形成され、上部電極パッド層５２の一部を露出させる前記第３層間絶縁層５４のくり抜き部分であるビアホールｈ２」と、本願発明の「前記パターン化された第２電極と接触するトレンチ」とは、「第２電極と接触する」孔である点で共通する。
　引用発明の「前記ビアホールｈ２を満たしつつ、第３層間絶縁層５４上に、上部電極パッド層５２の露出部分と連結するビットラインＢＬ」と、本願発明の「前記上部金属間誘電体層に形成された前記トレンチに充填する導電性材料により前記第２電極と接続される上部導体」とは、「前記上部金属間誘電体層に形成された」前記孔に「充填する導電性材料により前記第２電極と接続される上部導体」である点で共通する。
　そして、引用発明の「磁気メモリ素子」は、本願発明の「電子デバイス」に相当する。
　
（２）一致点及び相違点
　以上から、本願発明と引用発明とは、以下の点で一致するとともに、以下の点で相違する。
＜一致点＞
「基板と、
　前記基板に埋め込まれた導体と、
　前記導体と結合される、前記基板上のパターン化された第１電極と、
　前記パターン化された第１電極上の磁気デバイスと、
　前記磁気デバイス上の第２電極と、
　上部金属間誘電体層と、
　前記第２電極と接触する孔と、
　前記上部金属間誘電体層に形成された前記孔に充填する導電性材料により前記第２電極と接続される上部導体と、
を含む電子デバイス。」
＜相違点１＞
　本願発明は「基板に埋め込まれた第１コンタクト」を含むのに対して、引用発明は「第１層間絶縁層４２に形成されたビアホールｈ１に充填された導電性プラグ４４」を有する点。
＜相違点２＞
　本願発明の「磁気デバイス」は「パターン化され」てなるのに対して、引用発明の「前記下部電極パッド層４６の所定領域上に形成したＭＴＪセル４８」はパターン化されたものか不明である点。
＜相違点３＞
　本願発明は「前記パターン化された磁気デバイスの両側面に接触する第１キャッピング層」と「前記パターン化された第１電極の少なくとも１つの端部に延在する、前記パターン化された第１電極上の第２キャッピング層」とを含むのに対して、引用発明はキャッピング層を備えることは特定されていない点。
＜相違点４＞
　本願発明の「第２電極」は「パターン化され」てなるのに対して、引用発明の「前記下部電極パッド層４６と同じ幾何学形状を有し、厚さと幅が同じである上部電極パッド層５２」はパターン化されたものか不明である点。
＜相違点５＞
　本願発明の「上部金属間誘電体層」は「上面が平坦面である」であるのに対して、引用発明の「第３層間絶縁層５４」の上面は平坦面であるかどうか不明である点。
＜相違点６＞
　本願発明は、「前記パターン化された第２電極と接触するトレンチ」を備え「前記トレンチに充填する導電性材料」により「前記第２電極」と「上部導体」を接続するのに対して、引用発明は、「上部電極パッド層５２の一部を露出させる前記第３層間絶縁層５４のくり抜き部分であるビアホールｈ２」を備え「前記ビアホールｈ２を満た」す導電材料により「上部電極パッド層５２の露出部分」と「ビットラインＢＬ」を連結する点。
５　当審の判断
（１）相違点１について
　ア　磁気デバイスの技術分野において、層間絶縁層に埋め込まれ、磁気デバイスの下部電極とのコンタクト用の導体を介して、前記磁気デバイスの下部電極と当該磁気デバイスの下方に設けられたプラグとを電気的に接続することは、以下に挙げる周知例１及び周知例２に記載されるように周知技術である。
　したがって、引用発明において、「第１層間絶縁層４２に形成されたビアホールｈ１に充填された導電性プラグ４４」と「下部電極パッド層４６」とを、前記「第１層間絶縁層４２」に埋め込まれたコンタクト用の導体を介して電気的に接続することは、当業者であれば適宜なし得たものと認められる。
　（ア）周知例１
　本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００４−２７４０１６号公報には、「磁気記憶半導体装置」（発明の名称）に関して以下の事項が記載されている。
ａ　「【００２４】
　次に、図３を参照して、金属配線層の形成方法について説明する。杭打ちソース線１１の第１層目にはシングルダマシンを適用する。この場合、デュアルダマシンを用いてもよい。また、上記杭打ちソース線の第２層目以降の金属配線層の形成プロセスには、いわゆるデュアルダマシンを適用する。しかし、ここでもシングルダマシンを適用することができる。必要な層数になるまで処理を繰り返すことにより、例えば図３に示すように、
杭打ちソース線１１の上部層である第２層の上にプラグ２２を形成し、そのプラグ２２の上に接してライト線層と異なる金属配線層６４、およびライト線層３４が形成された
【００２５】
　図４を参照して、
ライト線層３４の上に絶縁層４０を形成し、次いでその絶縁層の上にトンネル磁気抵抗効果素子（ＴＭＲ素子）５０となる多層膜構造を形成する
ｂ　「【００５６】
　図１２における磁気抵抗効果素子５０を含む周囲の構成に着目して、磁気抵抗効果素子５０は、絶縁層４０の上に磁化方向が固定された固着層４１と、トンネル絶縁層４２と、配線電流により生じる磁界やスピン偏極した電子の注入によって磁化方向が変化する記録層４３とが積層された構成を有している。トンネル絶縁層が非磁性導電層の場合、いわゆる膜面垂直方向の巨大磁気抵抗効果を利用することもできる。なお、
図１２では金属配線層６４とトンネル磁気抵抗効果素子５０を接続部材５１を用いて電気的に接続している
ｃ　図１２には、接続部材５１は、絶縁層４０に埋め込まれていることが記載されている。
　（イ）周知例２
　本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００５−４４８４８号公報には、「磁気メモリ装置および磁気メモリ装置の製造方法」（発明の名称）に関して以下の事項が記載されている。
ａ　「【００３３】
次いで上記形成された第１の層間絶縁膜１６の上部には第２の層間絶縁膜２１が形成される。
第２の層間絶縁膜２１中にはＣＭＰにより露出された配線１９の上面と接続されるようにビアプラグ２２が形成され、このビアプラグ２２上部は配線２３と接続される
【００３４】
さらに、上記形成された第２の層間絶縁膜２１、配線２３、２４のＣＭＰ後、配線２３および配線２４を含む層間絶縁膜２１の上部には層間絶縁膜２５が形成される。ここで、ＣＭＰにより層間絶縁膜２１の表面に露出した配線２３の上面と接続するために、
層間絶縁膜２５を貫通するビアプラグ２６が例えばシングルダマシン法およびＣＭＰにより形成される
【００３５】
その後、
ＣＭＰにより露出されたビアプラグ２６の上部と接続されるように、第３の層間絶縁膜２５の上部に図１に示した下部電極２８として用いられる配線２８が形成される。この下部電極２８上面にはＭＴＪ素子３０およびハードマスク３６が順次形成される
ｂ　「【００４３】
読み出し時においては、読み出し用ワード線であるゲート電極１４に読み出し電圧が印加され、このゲート電極１４を持つＭＯＳトランジスタがオン状態となる。この結果、ビット線である配線４１に流れる読み出し
電流は、ＭＴＪ素子３０を通り、下部電極２８、ビアプラグ２６、配線２３、ビアプラグ２２、配線１９、コンタクトプラグ１７、ソース／ドレイン領域１５ａ、電源線２０と順次流れる
　イ　なお、層間絶縁層に形成されたビアホールに充填されて磁気デバイスの下部電極に接続される導電性プラグを、コンタクトプラグと称することは、以下に挙げる周知例３及び周知例４に記載されるように一般である。
　そうすると、引用発明の「第１層間絶縁層４２に形成されたビアホールｈ１に充填された導電性プラグ４４」をコンタクトとみることも可能である。
　このとき、相違点１は実質的な相違点ではない。
　（ア）周知例３
　本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００４−３１１９４２号公報には、「基準セルを有する磁気ラム素子及びその構造体」（発明の名称）に関して以下の事項が記載されている。
ａ　「【００５６】
　図３及び図５を参照すると、前記共通ソースライン及び前記デジットライン２１ａを有する半導体基板の全面上に第２層間絶縁膜２３を形成する。
前記第２層間絶縁膜２３及び前記第１層間絶縁膜１９を連続的にパターニングして前記開口部２１′の中心部を貫通し、前記ドレーン領域１７を露出させるコンタクトホール２５を形成する。前記コンタクトホール２５内に通常の方法を使用してコンタクトプラグ２７を形成する
コンタクトプラグ２７を有する半導体基板の全面上に下部電極膜、ピニング膜（ｐｉｎｎｉｎｇ　ｌａｙｅｒ）、固定膜（ｐｉｎｎｅｄ　ｌａｙｅｒ）、トンネリング膜、自由膜及び上部電極膜を順に形成する。
　（イ）周知例４
　本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００６−５４４５８号公報には、「磁気トンネル接合構造体と基板との間にコンタクトプラグを有する磁気ラム素子及びその製造方法」（発明の名称）に関して以下の事項が記載されている。
ａ　「【００３４】
　図２及び図５を参照すると、前記第１上部層間絶縁膜２６上にデジットライン２８を形成する。前記デジットライン２８は前記ゲート電極１６に平行するように形成できる。前記デジットライン２８を有する基板上に第２層間絶縁膜３０を形成する。
前記第２層間絶縁膜３０及び前記第１上部層間絶縁膜２６をパターニングして前記ドレインパッド２４ｄを露出させる下部電極コンタクトホールを形成し、前記下部電極コンタクトホール内に下部電極コンタクトプラグ３２を形成する
ｂ　「【００３９】
　前記磁気抵抗体４９は前記デジットライン２８と直交する長さＬＭを有するように形成されて、図７に示されたように前記デジットライン２８及び前記下部電極コンタクトプラグ３２と重畳するように形成される。その結果、
前記下部電極コンタクトプラグ３２は前記磁気トンネル接合構造体４７の長さ方向の一端部と重畳するように前記下部電極３４′と物理的に接続される
（２）相違点２について
　ア　引用発明の「ＭＴＪセル４８」は「前記下部電極パッド層４６の所定領域上に形成」される。
　イ　そして、磁気デバイスを、当該磁気デバイスを構成する積層体をパターン化することで製造すること、すなわち、前記磁気デバイスをパターン化されたものとすることは、第２の３（２）アｃで摘記したように引用例２の段落【００４３】に記載され、第２の３（３）ａ及びｂで摘記したように引用例３の段落【００４９】〜【００５５】に記載され、さらに、第２の３（４）ａで摘記したように引用例４の段落【００３２】に記載されるように、常套手段にすぎない。
　ウ　したがって、引用発明の「ＭＴＪセル４８」を、「前記下部電極パッド層４６の所定領域上に形成」するために、パターン化されたものとすることは、当業者であれば適宜なし得たものと認められる。
（３）相違点３について
　ア　第２の３（２）イで指摘したように、引用例２には、「ＣＭＰプロセスによりＭＴＪ素子１０およびその周囲の表面の絶縁層７０を除去して、前記ＭＴＪ素子１０の表面を露出させる工程により、前記ＭＴＪ素子１０の上に形成される配線へ電流漏れが発生するという問題を解消するため」、「前記ＭＴＪ素子１０の側面に接する第１の誘電体層からなる側壁スペーサ１２０Ａ」と「前記側壁スペーサ１２０Ａに接するとともに、前記ＭＴＪ素子１０の断面視において下部電極２０の上面のすべてを覆う側壁スペーサ１３０Ａ」という「前記ＭＴＪ素子１０を囲む２種類の電流漏れ阻止層（誘電体層）」を設けることが記載されている。
　イ　これに対して、引用例１には第２の３（１）アｅで摘記したように、段落【００６４】に「次に、図２１に示すように、第１層間絶縁層４２上に、下部電極パッド層４６及びＭＴＪセル４８を覆うように第２層間絶縁層５０を形成する。第２層間絶縁層５０は、第１層間絶縁層４２と同じ物質を用いて形成してもよい。第２層間絶縁層５０の形成後、その上面をＭＴＪセル４８が露出するまで研磨する。次に、第２層間絶縁層５０の上に、ＭＴＪセル４８の露出面の全体と接するように上部電極パッド層５２を形成する。」と記載されている。
　したがって、引用発明の「前記第１層間絶縁層４２上に前記下部電極パッド層４６及び前記ＭＴＪセル４８を覆うように形成され、その上面にＭＴＪセル４８が露出させる第２層間絶縁層５０」は、「その上面にＭＴＪセル４８が露出させる」ために、「第２層間絶縁層５０」の上面を「ＭＴＪセル４８」が露出するまで研磨するという工程を用いるものである。
　ウ　そうすると、引用発明においても、「ＭＴＪセル４８」を露出させるために「第２層間絶縁層５０」の上面を研磨する工程に起因して、漏れ電流が発生し得るという課題があることは、当業者には自明であると認められる。
　したがって、前記漏れ電流の発生を防止するため、引用発明において、引用例２のように、前記「ＭＴＪセル４８」の側面に接する第１の誘電体からなる第１の側壁スペーサと、当該第１の側壁スペーサに接するとともに、前記「ＭＴＪセル４８」の断面視において「下部電極パッド層４６」のすべてを覆う第２の誘電体からなる第２の側壁スペーサとを設けることは、引用例１と引用例２に接した当業者であれば、容易に想起したものと認められる。
　エ　そして、上記のように、第２の側壁スペーサが「ＭＴＪセル４８」の断面視において「下部電極パッド層４６」のすべてを覆うということは、前記第２の側壁スペーサは、「ＭＴＪセル４８」を断面視すると、少なくとも前記「下部電極パッド層４６」の端部にまで延在しているということである。
　オ　以上から、引用発明において、「ＭＴＪセル４８」の側面に接する第１の誘電体からなる第１の側壁スペーサを設けることに加えて、当該第１の側壁スペーサに接するとともに、前記「ＭＴＪセル４８」を断面視すると少なくとも「下部電極パッド層４６」の端部にまで延在している、第２の誘電体からなる第２の側壁スペーサとを設けることは、当業者が容易に想到し得たものと認められる。
（４）相違点４について
　ア　引用発明の「上部電極パッド層５２」は、「前記下部電極パッド層４６と同じ幾何学形状を有し、厚さと幅が同じである」が、パターン化されたものであるかどうかは不明である。
　イ　しかし、引用発明の前記「下部電極パッド層４６」は「下部電極用の物質層をパターニングして形成され」ている。
　ウ　したがって、「前記下部電極パッド層４６と同じ幾何学形状を有し、厚さ」が「同じ」である「上部電極パッド層５２」を、前記「下部電極パッド層４６」と同様に、上部電極用の「物質層をパターニングして形成」することは、当業者であれば適宜なし得たものと認められる。
（５）相違点５及び６について
　ア　引用例３には、第２の３（３）ｂ及びｃで摘記したように、ＭＴＪ素子６６を形成した層間絶縁膜４０上に、絶縁膜７２、絶縁膜７４を形成して前記絶縁膜７４の表面を平坦化し、表面を平坦化した絶縁膜７４上に絶縁膜７６及び絶縁膜７８を形成し、通常のデュアルダマシンプロセスと同様にして、前記各絶縁膜にビアホール８０を形成し、さらに、前記絶縁膜７８に配線溝８２を形成し、導電性材料の堆積後にＣＭＰ法により前記絶縁膜７８の表面が露出するまでこれら導電膜を研磨して前記絶縁膜７８の表面を平坦化することで、配線溝８２に埋め込まれたビット線８４を形成することが記載されている。
　イ　そして、引用発明の「前記第３層間絶縁層５４のくり抜き部分であるビアホールｈ２」を「満たしつつ、第３層間絶縁層５４上に、上部電極パッド層５２の露出部分と連結するビットラインＢＬ」は、「ライン」である以上は、「ライン」状に形成される必要があると認められる。
　ウ　したがって、引用発明の「ビットラインＢＬ」の形成に、導電性材料のビアホール８０への充填と配線溝８２への埋め込みを１回の処理で行う引用例３に記載のデュアルダマシンプロセスを適用することで、引用例３のように、「第３層間絶縁層５４」の上面を平坦面とするとともに、前記「第３層間絶縁層５４」に「ビアホールｈ２」に加えて配線溝となるトレンチを設けて、前記「ビアホールｈ２」や前記トレンチを満たす導電材料により「上部電極パッド層５２の露出部分と連結するビットラインＢＬ」を形成することは、当業者が容易に想到し得たものと認められる。
（６）意見書の主張
　ア　平成２７年１１月６日に提出した意見書において、審判請求人は以下のように主張している。
ａ　「本願発明１においては、「前記第２電極層をパターニングする段階後に、第２誘電体層を堆積する段階と、前記第２誘電体層を平坦化する段階と、前記第２誘電体層をパターニングして、前記第２電極層に対する電気路を形成する段階と、前記電気路を導電性材料で充填する段階」を特定することによって、本願明細書の段落００２３及び００２４に「ブロック５２５では、第２誘電体フィルムが堆積され平坦化される。ブロック５３０では、第２誘電体フィルムに電気路がパターン化される。電気路は、上部電極との接触を可能にするビアおよび／またはトレンチであってもよい。電気路は、銅、アルミニウム、または合金などの導電性材料で充填されてもよい。」、「このアプローチによって製造された上部電極に対するコンタクトは、電子デバイス短絡の可能性を大幅に低減することができる。金属間誘電体層は実質的に、小さな隙間または隙間を全く残さずに電子デバイス間の空間を充填するが、それは電気路形成の間に充填されてもよい。従って、トレンチは電子デバイスの電気的短絡をもたらすことなく、上部電極と直接接触することができる。」という顕著な効果を奏するものになっています。」
ｂ　「これに対して、文献１（特開２００６−１６５５５６号公報）、文献２（特開２００７−１５８３３６号公報）、文献３（特開２００６−２６１５９２号公報）、文献４（特開２００９−２６６９３９号公報）、文献５（特表２００８−５１９４５８号公報）のいずれにも上記本願発明１の特徴については開示されていません。
　特に、文献１の図７を参照しますと、第１層間絶縁層４２と、第２層間絶縁層５０と、第３層間絶縁層５４という三つの層間絶縁層が示されており、これらのうち、第３層間絶縁層５４が、本願発明１の「第２誘電体層（上部金属間誘電体層）」に相当し得るものです。文献１においては、第１層間絶縁層４２を形成する第１絶縁層４２ａ及び第２絶縁層４２ｂを平坦にする旨については開示されているものの（段落００５７及び００５８）、第３層間絶縁層５４を平坦にする旨については一切触れられていません。従いまして、引用文献１では、第３層間絶縁層５４を平坦にすることによる利点（第３層間絶縁層５４は、導電性材料が充填され得る小さな隙間（すなわちボイド）を全く残さずに電子デバイス間の空間を充填できること）が全く認識されていないことは明らかです。」
ｃ　「本願新請求項１０は、本願発明１の特徴に対応した物の発明としての特徴である「上面が平坦面である上部金属間誘電体層」及び「前記上部金属間誘電体層に形成された前記トレンチに充填する導電性材料により前記第２電極と接続される上部導体」を有するもの」であり、本願新請求項１０に「係る発明も十分に進歩性を有するものと思料します。」
　イ　そこで、本願明細書の記載を検討するに、本願明細書には、前記「電子デバイス短絡」ないし「金属間誘電体層」に存在する「隙間」に関して以下の記載がある。
ａ　「【発明が解決しようとする課題】
　……（中略）……
【０００５】
　MRAMは、データがフリー層の磁極性として記憶される不揮発性メモリデバイスである。MRAMの読出しおよび書込み速度は、NANDフラッシュメモリより速い。セルサイズが縮小し密度が増加するにつれて、従来の製造プロセスの収率およびプロセスマージンは減少し、結果としてダイ毎のコスト、またはMRAMに関する滞在的な信頼性問題の増加につながる。MRAMの障害の１つの原因は、隣接する導体間の電気的短絡である。
【０００６】
　MRAMビットセルにおける下部電極および上部電極は、コストを節約するために、同一の製造プロセスの間にエッチングされ得る。上部および下部電極をエッチングして
個別のセルを形成した後、誘電体がセル間の間隔を充填するために堆積される。セルが互いに間隔を詰めて置かれ、高密度に到達するにつれて、セル間の開口部のアスペクト比（“開口部の深さ”割る“開口部の幅”）は増加する。化学気相蒸着（CVD）または物理気相蒸着（PVD）などの誘電体の堆積技術は、大きいアスペクト比の間隔を完全に充填することが出来ず、誘電体層にボイドをもたらす
【０００７】
　短絡がここで、図３を参照してより具体的に記載される。図３は、磁気トンネル接合のアレイのトップダウン図である。磁気トンネル接合334のアレイ300は、（例えばトレンチとして製造される）上部導体320を含む。個別のMTJ334は、上部電極332を通って所望の個別のMTJ334に上部導体320を結合することによってアクセスされ得る。上記のように、
製造の間、ボイドは上部電極332と上部導体320との間の誘電体層に形成されることがある。上部導体材料の堆積の間、導電性材料がそのボイドを充填することがあり、結果として上部導体320間の短絡340をもたらす。
ｂ　「【００２１】
　
図５は、一実施形態によるダイおよび／またはウエハ上に上部および下部電極を有する電子デバイスのための例示的な製造プロセスを示すフローチャートである。
【００２２】
　ブロック520では、平坦化された誘電体上に、上部電極が等角的導電層として堆積される。上部電極はパターン化され、個別の上部電極を形成する。２つのマスクプロセスでは、上部電極は、前に下部電極をパターン化するのに用いられたのと同一のマスクを用いてパターン化されてもよい。３つのマスクプロセスでは、第３マスクが上部電極をパターン化する。下部ビアが用いられる場合、下部ビアマスクが上部および／または下部電極をパターン化するのに再使用されてもよい。
【００２３】
　ブロック525では、第２誘電体フィルムが堆積され平坦化される。ブロック530では、第２誘電体フィルムに電気路がパターン化される。電気路は、上部電極との接触を可能にするビアおよび／またはトレンチであってもよい。電気路は、銅、アルミニウム、または合金などの導電性材料で充填されてもよい。
【００２４】
　
このアプローチによって製造された上部電極に対するコンタクトは、電子デバイス短絡の可能性を大幅に低減することができる。金属間誘電体層は実質的に、小さな隙間または隙間を全く残さずに電子デバイス間の空間を充填するが、それは電気路形成の間に充填されてもよい。
【００２５】
　このアプローチによって製造された電子デバイスは、電気路短絡の可能性を大幅に低減することができる。金属間誘電体層は実質的に、小さな隙間または隙間を全く残さずに電子デバイス間の空間を充填する。従って、トレンチは他のトレンチに対するトレンチ短絡の可能性なく、上部電極と直接接触することができる。」
ｃ　「【００２７】
　図６は、一実施形態による上部および下部電極を有する磁気トンネル接合のための例示的な製造プロセスを示すフローチャートである。図７Ａ−７Ｈは、製造プロセスの間の例示的な電子デバイスの様々な状態を示す断面図である。開示されるプロセスは、単一の電子デバイス、多くの電子デバイスを有するダイ、または電子デバイスの多数のダイを有するウエハに適用されてもよい。
　……（中略）……
【００３１】
　下部電極711は、製造の間の分離した時間に（at a separate time）、上部電極（現段階では図示せず）よりも早くパターン化される。
上部電極のパターニングから分離した下部電極711のパターニングは、製造の間の誘電体の堆積に対するアスペクト比を減少させ、隙間形成およびトレンチ（現段階では図示せず）の短絡の可能性を低減させる
　……（中略）……
【００３５】
　上部面が露出された後、上部電極層750がダイおよび／またはウエハ上に堆積され、それはMTJ721と結合する。上部電極層750は、タンタル、アルミニウム、または金属合金などの導電層である。
上部電極層750は堆積後に平坦であるが、それは上部電極層750下の中間金属間誘電体層742もまた平坦であり、ボイドがないからである
【００３６】
　図７Ｆに見られるように、ブロック630では、上部電極層750がパターン化されて個別の上部電極751を形成する。一実施形態によると、上部電極751をパターン化するためのマスクは、下部電極711をパターン化するのと同一のマスクであり、結果として実質的に同一サイズの電極をもたらす。
【００３７】
　ブロック635では、ビア762およびトレンチ764が上部電極751に作られる。図７Ｇは、電気路の一実施形態を示す。上部金属間誘電体層760が、ウエハおよび／またはダイ上に堆積される。
上部金属間誘電体層760の平坦化により、実質的に平坦な面が得られる。一実施形態では、平坦化に化学機械研磨プロセスが使用される
　……（中略）……
【００４１】
　上記のような電子デバイスの加工の間、
上部電極は下部電極のエッチング段階とは個別のプロセスでエッチングされる。上記のような例示的な製造プロセスを用いることで、電子デバイス間のボイド形成の可能性が低減される。結果として、トレンチ短絡のリスクが減少するか取り除かれる
【００４２】
　上記で
開示されたMTJなどの電子デバイスのアレイのための例示的な製造プロセスは、MTJに対する電気路を短絡するボイド充填問題を低減するだけでなく、そのプロセスはまた、結果として平坦な上部電極面をもたらし、上部電極との接触を向上させる
　ウ　すなわち、本願明細書には、個別のセルを形成した後、誘電体をセル間の間隔を充填するために堆積するとき、高密度化によりセル間の開口部のアスペクト比が増加すると誘電体層にボイドをもたらすことから、前記誘電体層上に上部導体材料を堆積すると、導電性材料が前記ボイドを充填して上部導体間の短絡をもたらすことを防ぐことが、発明が解決しようとする課題であることが記載されている。
　そして、本願明細書には、段落【００２４】に「このアプローチによって製造された上部電極に対するコンタクトは、電子デバイス短絡の可能性を大幅に低減することができる」と記載されているが、前記「このアプローチ」とは、段落【００４２】の「上記で開示されたMTJなどの電子デバイスのアレイのための例示的な製造プロセスは、MTJに対する電気路を短絡するボイド充填問題を低減する」との記載から、「電子デバイス」を「パターン化」するブロック510の処理から「第２誘電体フィルムに電気路」を「パターン化」するブロック530の処理までからなる図５のフローチャートで示されるプロセスで電子デバイスを製造するアプローチを指すと認められる。
　エ　したがって、前記導電性材料が前記ボイドを充填して上部導体間の短絡をもたらすことを防ぐという本願明細書に記載された課題は、図５のフローチャートで示されるプロセス、ないしは、図５のフローチャートをより具体化した図６のフローチャートで示されるプロセスで電子デバイスを製造するに際して、（ａ）段落【００３１】に記載されるように「上部電極のパターニング」と「下部電極711のパターニング」を分離して「製造の間の誘電体の堆積に対するアスペクト比を減少させ、隙間形成およびトレンチ（現段階では図示せず）の短絡の可能性を低減させる」こと、（ｂ）段落【００３５】に記載されるように「平坦であり、ボイド」がない「中間金属間誘電体層742」の上に堆積することで「上部電極層750」を「堆積後に平坦」にすること、（ｃ）段落【００４１】に記載されるように「上部電極は下部電極のエッチング段階とは個別のプロセスでエッチング」すること、（ｄ）段落【００２４】に記載されるように「金属間誘電体層」を「小さな隙間または隙間を全く残さずに電子デバイス間の空間を充填する」か、あるいは、「電気路形成の間に充填」すること、という（ａ）〜（ｄ）の手段を採用することで解決できることが、本願明細書には記載されている。
　オ　そうすると、本願発明が、「本願発明１の特徴に対応した物の発明としての特徴である「上面が平坦面である上部金属間誘電体層」及び「前記上部金属間誘電体層に形成された前記トレンチに充填する導電性材料により前記第２電極と接続される上部導体」を有するもの」であるとしても、これにより「上部電極に対するコンタクトは、電子デバイス短絡の可能性を大幅に低減する」という効果を有するという審判請求人の主張は、特許請求の範囲の記載に基づくものではないから、当を得ていない。
　そして、本願明細書の段落【００４２】に「開示されたMTJなどの電子デバイスのアレイのための例示的な製造プロセスは、MTJに対する電気路を短絡するボイド充填問題を低減するだけでなく、そのプロセスはまた、結果として平坦な上部電極面をもたらし、上部電極との接触を向上させる。」と記載されるように、本願発明が「上面が平坦面である上部金属間誘電体層」を有するのは、「MTJに対する電気路を短絡するボイド充填問題を低減する」ために採用される「例示的な製造プロセス」を適用する結果であることが、本願明細書には記載されている。
　カ　これに対して、第２の５（１）ないし（５）で検討したように、本願発明と引用発明との相違点である相違点１ないし５は、引用例２〜４の記載、周知技術及び常套手段を勘案すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　そして、引用発明は、前記エで指摘した（ａ）及び（ｃ）のように「下部電極用の物質層をパターニングして形成された下部電極パッド層４６」とは独立して「前記下部電極パッド層４６と同じ幾何学形状を有し、厚さと幅が同じである上部電極パッド層５２」を設けており、同（ｂ）のように「上面が平坦化された第１層間絶縁層４２」上に「前記下部電極パッド層４６及び前記ＭＴＪセル４８を覆う」ように「第２層間絶縁層５０」を設けており、また、同（ｄ）のように層間絶縁層をボイドがないように形成することは半導体製造技術における周知慣用であることを考慮すれば、本願発明の効果も、引用発明、引用例２〜４の記載、周知技術及び常套手段から、当業者が予期し得たものである。
（７）小括
　以上のとおりであるから、相違点１〜相違点５は、引用例２〜４の記載、周知技術及び常套手段を勘案すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　そして、本願発明の効果も、引用発明、引用例２〜４の記載、周知技術及び常套手段から、当業者が予期し得たものである。
　したがって、本願発明は、引用発明、引用例２〜４の記載、周知技術及び常套手段に基づいて、当業者が容易に発明をすることができたものと認められる。
　
　
第３．結言
　以上のとおり、本願発明は、引用例１に記載された発明、引用例２〜４の記載、周知技術及び常套手段に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。