【事件の表示】
　特願２０１３−　１６６８３「多数の外部電力供給部を有する不揮発性半導体メモリ」拒絶査定不服審判事件〔平成２５年　４月２５日出願公開、特開２０１３−　７７３７５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯 
　本願は、平成２０年２月１２日に出願した特願２００９−５４９３４４号(パリ条約による優先権主張外国庁受理２００７年２月１６日、米国、２００７年７月１６日、米国、２００７年１２月１３日、米国）の一部を平成２５年１月３１日に新たな特許出願としたものであって、平成２５年３月２２日付けで手続補正書の提出がなされ、同年８月８日付けで拒絶理由の通知がなされ、平成２６年２月１３日付けで意見書及び手続補正書の提出がなされ、同年３月２４日付けで拒絶査定がなされ、これに対して同年７月１５日付けで拒絶査定不服審判の請求がなされた。そして、当審において、平成２７年７月３日付けで拒絶理由の通知がなされ、平成２８年１月７日付けで意見書の提出がなされたものである。
　　　　　
２　本願発明 
　本願の請求項１に係る発明は、平成２６年２月１３日付け手続補正書によって補正された特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである（以下「本願発明」という。）。
　　　　  
「データを記憶するためのメモリと、
　前記メモリ内の前記データへのアクセスを可能とする入力出力ロジックと、
　前記入力出力ロジックへ電力を供給する第１の外部電圧を受け取るための第１の入力ピンと、
　第２の外部電圧を受け取る第２の入力ピンであって、前記第２の電圧の大きさは前記第１の電圧の大きさよりも大きい、第２の入力ピンと、
　前記第２の電圧を受け取り、前記第２の電圧を少なくとも第１の内部電圧と、第２の内部電圧と、第３の内部電圧とに変換するための電力管理回路であって、前記第１、第２、第３の内部電圧とが、互いに且つ前記第２の外部電圧の平均電圧ポテンシャルとも異なる平均電圧ポテンシャルを有する、電力管理回路とを含み、
　前記電力管理回路によって提供される前記第１、第２、第３の内部電圧によって、少なくとも一部の前記メモリ内のデータの変更が可能となる、メモリデバイス。」
　
　　　　 　　　
３　引用文献 
　平成２７年７月３日付けの拒絶理由通知において引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平６−９６５９３号公報（以下「引用文献」という。）には、下記の事項が記載されている。
　　
Ａ　「【００３８】以上、第１〜第６の実施例を参照して本発明の構成及び効果を説明してきた。続いて、第７の実施例としてＮＡＮＤ型ＥＥＰＲＯＭに適する昇圧回路について述べる。
【００３９】第７の実施例で提供する昇圧回路は、従来と異なり、外部から高電圧が入力されるときは内部昇圧回路を一部止め、低消費電力および高速な書き込みを実現している。これはＮＡＮＤ型ＥＥＰＲＯＭの書き込み及び消去電圧を発生させるため回路構成をさらに適正化したものである。
【００４０】上述したように、ＮＡＮＤ構造のＥＥＰＲＯＭでは、トンネル電流で書込みが行われる。このため、書込み時にメモリセルに流れる電流は非常に小さい。従って、数百〜数千個のメモリセルに同時に書込みを行うことが可能である。この結果、所定容量の昇圧回路をチップ内部に有することにより例えば５Ｖの単一電源が実現できる。ここで、必要となる高電圧は上述したように書き込み時には２０Ｖ、１０Ｖ、及び書き込みを行わないメモリセルに接続されたビット線に供給する書き込み禁止電圧である８Ｖである。また、消去時には２０Ｖが必要となる。第７の実施例の昇圧回路の全体回路構成を［図１８］〜［図２２］を参照して説明する。
【００４１】［図１８］に昇圧回路周辺の回路構成を示す。すなわち、高電圧Ｖ’ｐｐ（この場合１８Ｖ以上）を入力する外部ｐａｄ４０１と、Ｖ’ｐｐが所定電圧（１８Ｖ）を越えたときにＥＸＰＯを“Ｈ”にする高圧検知回路４０３と、ＥＸＰＯ信号により制御されＶｐｐＨおよびＶinをＶ’ｐｐよりも高電圧にする制御回路４０５と、ＥＸＰＯが“Ｈ”のときに所定周波数で発振出力をＲＩＮＧＡに出力するオシレータ４０７と、ＶｐｐＨによりＶ’ｐｐを接続・遮断するトランジスタ４３１と、ＲＩＮＧＡの発振出力を用いてトランジスタ４３１の出力であるＩＶｐｐをさらに２０Ｖに昇圧する昇圧回路４２０と、昇圧回路４２０の出力ＶｐｐＥ、ＶｐｐＷが所定電圧以上に上がりすぎないように制御するリミッタ４３１、４３２と、ＩＶｐｐを１０Ｖおよび８Ｖの降圧しＶＭ１０とＶＭ８を生成する制御回路４１２、４１１及びリミッタ４３３、４３４と、さらにＶｐｐＥ（２０Ｖ），ＶｐｐＷ（２０Ｖ），ＶＭ１０（１０Ｖ），ＶＭ８（８Ｖ）を５Ｖから昇圧する昇圧回路４２４、４２１、４２２、４２３とからなる。」
Ｂ　「【００４４】昇圧回路４２０の詳細は［図２］に示すとおりである。本実施例の昇圧回路４２０は１８Ｖの入力電圧を昇圧して２０Ｖの消去および書込み電圧を発生させている。これらの電圧によりウェルなどの大きな容量を充電するため、キャパシタは大容量のものを用いている。制御回路４１２、４１３は通常のレベルシフト回路である。ＭＯＳトランジスタのしきい値落ちを利用して所定の電圧を作り出している。
【００４５】続いて、この昇圧回路の動作を説明する。すなわち、外部ｐａｄ４０１に１８Ｖ程度の高電圧が印加されると、高電圧検知回路４０３の出力信号ＥＸＰＯが“Ｈ”レベルになる。続いてこの信号により制御回路４１１で外部から入力されＶ’ｐｐ電圧を内部に伝達するためのトランジスタ４３１のゲートを昇圧する。この昇圧電圧がＶｐｐＨである。続いて、チップ内部に伝達されたＩＶｐｐは昇圧回路４２０により２０Ｖまで昇圧されＶｐｐＥ及びＶｐｐＷがつくられる。また、制御回路４１２および制御回路４１３により１０Ｖ及び８ＶのＶＭ１０及びＶＭ８がつくられる。外部ｐａｄ４０１に印加される電圧が所定電圧（１８Ｖ）であればＥＸＰＯは“Ｌ”レベルのままであるため、制御回路４１１はトランジスタ４３１のゲートを昇圧せず、この結果、チップ内部に高電圧が伝達されない。また、オシレータ４０７も動作せず、この結果昇圧回路４２０は起動しない。このとき、内部の昇圧回路４２４、４２１、４２２、４２３が独立に動作をすることは言うまでもない。
【００４６】以上のように、内部昇圧回路のみを有し外部単一電源を実現すると同時に、チップ外部から高電圧を取り込むことにより、二つの電源モードに対応できる。とくに外部から高電圧を取り込む際には内部の昇圧回路はほとんど電力を消費しない。例えば、１６ＭのＮＡＮＤ型ＥＥＰＲＯＭの場合、書き込み電流は８０ｍＡの大電流を流していたが、外部ｐａｄから高電圧を入力する際には内部昇圧回路の電力消費分が減少するため、１ｍＡの書き込み電流ですむ。
【００４７】また、内部昇圧回路のみを用いたときと異なり、昇圧時間が非常に短くなる。これを示したのが［図２２］である。書き込み時のビット充電時間（プリチャージ時間）が短くなる。これは書き込み時間の短縮につながる。
【００４８】さらに、外部高電圧電源がチップの使用中に降下した場合には高電圧検知回路が動作して内部の昇圧回路を動作させ、書き込み及び消去に必要な電圧を発生する。従って、外部高電圧電源の変動に対して安定な不揮発性半導体記憶装置を提供できる。
【００４９】このように、内部昇圧回路を有し、かつ外部からも高電圧を取り込めるようにしたため、書き込み電流の低減、ビット線の充電時間（プリチャージ時間）の短縮及び外部高電圧電源の変動に対する安定性の向上という効果がある。」
Ｃ　図１８の上段には、外部Ｐａｄ４０１に接続され、電圧ＶＭ８を発生させる制御回路、電圧ＶＭ１０を発生させる制御回路、電圧ＶｐｐＷ及び電圧ＶｐｐＥを発生させる昇圧回路が記載され、図１８の下段には、半導体記憶装置が、電圧ＶｐｐＥが供給されるメモリセルアレイ、カラムデコーダ、電圧ＶＭ１０及び電圧ＶｐｐＷが供給されるロウデコーダ、電圧ＶＭ８が供給されるビット線充電回路を備えた構成であることが記載されている。
Ｄ  図２２には、「外部Ｐａｄから高電圧を入力した場合」として、Ｖ’ｐｐ（審決注：図中の「Ｖｐｐ’」の記載は「Ｖ’ｐｐ」の誤記と認められる。）が入力される前は５［Ｖ］であったＶｐｐＷの電圧が、Ｖ’ｐｐが入力された時点から２０［Ｖ］へ昇圧が始まる動作波形が記載されている。
　ここで、上記引用文献の記載事項について検討する。
Ｅ　半導体記憶装置の構成について
　上記Ｃから、引用文献の図面には、半導体記憶装置が、メモリセルアレイ、カラムデコーダ、ロウデコーダ、ビット線充電回路、制御回路及び昇圧回路を備えた構成があることが記載されている。
Ｆ　半導体記憶装置の供給される電源について
　上記Ａには、「ＮＡＮＤ構造のＥＥＰＲＯＭでは、トンネル電流で書込みが行われる。このため、書込み時にメモリセルに流れる電流は非常に小さい。・・・中略・・・この結果、所定容量の昇圧回路をチップ内部に有することにより例えば５Ｖの単一電源が実現できる」ことが摘記され、上記Ｂには、「内部昇圧回路のみを有し外部単一電源を実現すると同時に、チップ外部から高電圧を取り込むことにより、二つの電源モードに対応」することが摘記されている。
　よって、引用文献には、「半導体記憶装置」が、「５Ｖの外部単一電源を実現すると同時に、チップ外部から高電圧を取り込むことにより、二つの電源モードに対応する」ものであることが記載されている。
Ｇ　昇圧回路による昇圧電圧について
　上記Ａには、「高電圧Ｖ’ｐｐ（この場合１８Ｖ以上）を入力する外部ｐａｄ４０１」、「Ｖ’ｐｐを接続・遮断するトランジスタ４３１」、「トランジスタ４３１の出力であるＩＶｐｐをさらに２０Ｖに昇圧する昇圧回路４２０」を備えることが摘記されているので、外部ｐａｄ４０１から入力した高電圧Ｖ’ｐｐは、トランジスタ４３１が「接続」状態になることで電圧ＩＶｐｐとして昇圧回路４２０に供給される構成が記載されている。
　上記Ｂには、「外部ｐａｄ４０１に１８Ｖ程度の高電圧が印加されると、・・・中略・・・ＩＶｐｐは昇圧回路４２０により２０Ｖまで昇圧されＶｐｐＥ及びＶｐｐＷがつくられる。また、制御回路４１２および制御回路４１３により１０Ｖ及び８ＶのＶＭ１０及びＶＭ８がつくられる」ことが摘記されている。
　よって、引用文献には、「外部ｐａｄ４０１に１８Ｖ程度の高電圧が印加されると、前記高電圧から昇圧回路４２０により２０Ｖまで昇圧したＶｐｐＷをつくり、制御回路４１２により１０ＶのＶＭ１０をつくり、制御回路４１３により８ＶのＶＭ８をつくる」ことが記載されている。
Ｈ　書き込み動作時の電圧
　上記Ａには、「必要となる高電圧は上述したように書き込み時には２０Ｖ、１０Ｖ、及び書き込みを行わないメモリセルに接続されたビット線に供給する書き込み禁止電圧である８Ｖである。」ことが摘記され、上記Ｂには、「昇圧回路４２０により２０Ｖまで昇圧されＶｐｐＥ及びＶｐｐＷがつくられる。また、制御回路４１２および制御回路４１３により１０Ｖ及び８ＶのＶＭ１０及びＶＭ８がつくられる」ことが摘記され、上記Ｃから、図１８には、電圧ＶＭ１０及び電圧ＶｐｐＷがロウデコーダに供給され、電圧ＶＭ８がビット線充電回路に供給される構成が記載されている。
　よって、引用文献には、「書き込み時に、２０Ｖの電圧ＶｐｐＷ及び１０Ｖの電圧ＶＭ１０がロウデコーダに供給され、８Ｖの電圧ＶＭ８がビット線充電回路に供給される」ことが記載されている。
　よって、Ａ乃至Ｈ及び関連図面の記載から、引用文献には、下記の発明（以下「引用発明」という。）が記載されていると認められる。
　　
「半導体記憶装置は、メモリセルアレイ、カラムデコーダ、ロウデコーダ、ビット線充電回路、制御回路４１２、制御回路４１３及び昇圧回路４２０を備え、５Ｖの外部単一電源を実現すると同時に、チップ外部から高電圧を取り込むことにより、二つの電源モードに対応するものであり、
　外部ｐａｄ４０１に１８Ｖ程度の高電圧が印加されると、前記高電圧から昇圧回路４２０により２０Ｖまで昇圧した電圧ＶｐｐＷをつくり、制御回路４１２により１０Ｖの電圧ＶＭ１０をつくり、制御回路４１３により８Ｖの電圧ＶＭ８をつくり、
　書き込み時に、前記２０Ｖの電圧ＶｐｐＷ及び前記１０Ｖの電圧ＶＭ１０が前記ロウデコーダに供給され、前記８Ｖの電圧ＶＭ８が前記ビット線充電回路に供給される半導体記憶装置。」
 
４．対比 
（１）本願発明と引用発明との対応関係について
ア　引用発明の「半導体記憶装置」は、メモリセルアレイ、カラムデコーダ、ロウデコーダ、ビット線充電回路、制御回路４１２、制御回路４１３及び昇圧回路４２０を備えているところ、「メモリセルアレイ」は「データを記憶するためのメモリ」を含むものであり、「カラムデコーダ」及び「ロウデコーダ」は、「メモリ内のデータへのアクセスを可能とする入力出力ロジック」と呼び得るものである。
イ　引用発明の「半導体記憶装置」は、「５Ｖの外部単一電源」と「チップ外部から高電圧」の電源の「二つの電源モードに対応する」ものであり、「外部ｐａｄ４０１に１８Ｖ程度の高電圧が印加される」ものであること、引用文献には上記３のＤに記載したように、Ｖ’ｐｐが入力される前は５［Ｖ］であったＶｐｐＷの電圧が、Ｖ’ｐｐが入力された時点から２０［Ｖ］へ昇圧が始まる動作波形が記載されていることを踏まえると、引用発明の「半導体記憶装置」は、「５Ｖ」の電圧と「１８Ｖ程度の高電圧」の２つの電圧が電源電圧として入力されるものであり、「５Ｖ」の電源電圧は高電圧を必要としない回路へ供給されるものと認められる。
　よって、引用発明の「５Ｖの外部単一電源」の「５Ｖ」は、本願発明の「入力出力ロジックへ電力を供給する第１の外部電圧」に相当し、引用発明の「外部ｐａｄ４０１」に印加される「１８Ｖ程度の高電圧」は、本願発明の「第２の外部電圧」であって「前記第２の電圧の大きさは前記第１の電圧の大きさよりも大きい」に相当する。
ウ　引用発明では、「１８Ｖ程度の高電圧」が印加されると、印加された１８Ｖの電圧から、「昇圧回路４２０」により２０ＶのＶｐｐＷがつくられ、「制御回路４１２」により１０ＶのＶＭ１０がつくられ、「制御回路４１３」により８ＶのＶＭ８がつくられるので、引用発明の「昇圧回路４２０」、「制御回路４１２」及び「制御回路４１３」からなる回路は、本願発明の「電力管理回路」に相当し、引用発明の「２０Ｖの電圧ＶｐｐＷ」、「１０Ｖの電圧ＶＭ１０」及び「８Ｖの電圧ＶＭ８」は、各々本願発明の「第１の内部電圧」、「第２の内部電圧」及び「第３の内部電圧」に相当する。
　そして、引用発明の「１８Ｖ程度の高電圧」、「２０Ｖの電圧ＶｐｐＷ」、「１０Ｖの電圧ＶＭ１０」及び「８Ｖの電圧ＶＭ８」の平均電圧ポテンシャルは、それぞれ「１８Ｖ程度」、「２０Ｖ」、「１０Ｖ」及び「８Ｖ」であると認められるので、引用発明の「２０Ｖの電圧ＶｐｐＷ」、「１０Ｖの電圧ＶＭ１０」及び「８Ｖの電圧ＶＭ８」は、互いに且つ「１８Ｖ程度の高電圧」の平均電圧ポテンシャルとも異なる平均電圧ポテンシャルを有しているといえる。
エ　引用発明では、「書き込み時に、前記２０Ｖの電圧ＶｐｐＷ及び前記１０Ｖの電圧ＶＭ１０が前記ロウデコーダに供給され、前記８Ｖの電圧ＶＭ８が前記ビット線充電回路に供給され」ていること、及び上記ウの対応関係を踏まえると、引用発明も「電力管理回路によって提供される前記第１、第２、第３の内部電圧によって、少なくとも一部の前記メモリ内のデータの変更が可能となる」ものであるといえる。
オ　引用発明の「半導体記憶装置」は、「メモリデバイス」とも呼び得るものである。
　　
（２）本願発明と引用発明の一致点について
　上記の対応関係から、本願発明と引用発明は、下記の点で一致し、また相違する。
（一致点）
「データを記憶するためのメモリと、
　前記メモリ内の前記データへのアクセスを可能とする入力出力ロジックと、
　第２の電圧を受け取り、前記第２の電圧を少なくとも第１の内部電圧と、第２の内部電圧と、第３の内部電圧とに変換するための電力管理回路であって、前記第１、第２、第３の内部電圧とが、互いに且つ前記第２の外部電圧の平均電圧ポテンシャルとも異なる平均電圧ポテンシャルを有する、電力管理回路とを含み、
　前記電力管理回路によって提供される前記第１、第２、第３の内部電圧によって、少なくとも一部の前記メモリ内のデータの変更が可能となる、メモリデバイス。」　　
（相違点）
　本願発明は、「前記入力出力ロジックへ電力を供給する第１の外部電圧を受け取るための第１の入力ピンと、第２の外部電圧を受け取る第２の入力ピンであって、前記第２の電圧の大きさは前記第１の電圧の大きさよりも大きい、第２の入力ピン」を含んだものであるのに対し、引用発明は、１８Ｖ程度の高電圧が印加される外部ｐａｄ４０１を有しているものの、５Ｖの外部単一電源を供給するための入力ピン及び１８Ｖ程度の高電圧を供給するための入力ピンを備えているか定かではない点。
　　
５．当審の判断 
（１）相違点について
　引用文献には、上記３のＡに摘記された「所定容量の昇圧回路をチップ内部に有することにより例えば５Ｖの単一電源が実現できる」こと、上記３のＢに摘記された「内部昇圧回路のみを有し外部単一電源を実現すると同時に、チップ外部から高電圧を取り込むことにより、二つの電源モードに対応」するものであることを踏まえると、引用発明の「半導体記憶装置」は、外部から取り込む高電圧のみで動作するものではなく、基本的には「５Ｖの外部単一電源」により動作するものであり、高電圧が印加された場合には、該高電圧を利用して昇圧することで「昇圧時間が非常に短くなる」効果を有するものである。
　そして、上記３のＤから「Ｖ’ｐｐが入力される前は５［Ｖ］であったＶｐｐＷの電圧が、Ｖ’ｐｐが入力された時点から２０［Ｖ］へ昇圧が始まる」ことが図２２から読み取れること、引用文献の図１８には、「１８Ｖ程度」の高電圧から「８Ｖ」以上の電圧をつくることは記載されているものの、「５Ｖ」以下の電圧をつくる構成は記載されておらず、一般に「５Ｖの外部単一電源」で動作する「半導体記憶装置」において、高電圧を印加する必要が無い回路に「８Ｖ」以上の電圧を供給して動作させるとは認められないことから、引用発明では、高電圧を利用して昇圧を行っている間であっても、「５Ｖの外部単一電源」が供給されていると解するのが自然である。
　さらに、「半導体記憶装置」のような「デバイス」では、何らかの「入力ピン」により外部から電圧を供給ように構成することが一般的に行われているところ、一般的な電源電圧Ｖｃｃ用の入力ピンとは別個に高電圧用の入力ピンを備える半導体記憶装置は、例えば、特開２００４−３１８９５０号公報（図１１には、Ｖｐｐの入力ピンとＶｃｃの入力ピンを備えたフラッシュメモリの４８ピンパッケージの構成が記載されている。）、特開２００２−２８８９９９号公報（図１には、Ｖｐｐの電源端子とＶｃｃの電源端子を備えたフラッシュメモリのブロック図が記載されている。）に記載されているように周知な構成である。
　してみれば、引用文献には、「５Ｖ」の電圧及び「１８Ｖ程度」の高電圧をそれぞれ受け取るための入力ピンを備えることは明記されていないが、引用発明の「半導体記憶装置」は、「５Ｖ」の電圧を受け取るための「入力ピン」及び「１８Ｖ程度」の高電圧を受け取るための「入力ピン」をそれぞれ備えているものと認められるので、上記相違点は実質的な相違点とはいえない。
　また、仮にそうでないとしても、引用発明の「半導体記憶装置」において、「５Ｖ」の電圧を受け取るための「入力ピン」及び「１８Ｖ程度」の高電圧を受け取るための「入力ピン」を備えることは、当業者が普通に行い得るものと認められる。
　以上から，上記相違点は，本願発明と引用発明との実質的な相違点であるとはいえず，また，そうでないとしても，引用発明において当業者が普通に行い得るものと認められる。
（２）本願発明の作用効果について
　本願発明の作用効果も、引用発明、引用文献の記載及び周知技術から当業者が予測できる範囲のものである。　　
６．むすび 
　以上のとおり，本願発明は、引用発明と同一であるから引用文献に記載された発明であり、特許法第２９条第１項第３号に該当し、特許を受けることができないものである。また、そうでないとしても、引用発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができないものである。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。 
　よって、結論のとおり審決する。