【事件の表示】
　特願２００９−５２７６６２「フラッシュのマルチレベル閾値分布方式」拒絶査定不服審判事件〔平成２０年　３月２０日国際公開、ＷＯ２００８／０３１２１７、平成２２年　２月　４日国内公表、特表２０１０−５０３９４４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯 
　
　本願は、平成１９年９月１２日（パリ条約による優先権主張外国庁受理２００６年９月１３日、アメリカ合衆国）を国際出願日とする出願であって、平成２４年９月６日付けで拒絶理由の通知がなされ、平成２５年２月１２日付けで意見書及び手続補正書の提出がなされ、同年５月２１日付けで拒絶査定がなされ、これに対して同年９月３０日付けで拒絶査定不服審判の請求がなされるとともに手続補正書の提出がなされ、当審において、同年１１月２５日付けで前置報告書を利用した審尋がなされ、平成２６年２月２６日付けで回答書の提出がなされ、同年５月２１日付けで拒絶理由が通知され、同年８月２６日付けで意見書及び手続補正書の提出がなされ、同年１２月１２日付けで拒絶理由が通知され、平成２７年３月１２日付けで意見書及び手続補正書の提出がなされたものである。　
２　本願発明
　本願の請求項１に係る発明は、平成２７年３月１２日付けの手続補正書によって補正された特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである（以下、「本願発明」という。）。
　
「複数のメモリブロックを有したメモリアレイであって、各ブロックは、行と列の形で配置されたメモリセルを有し、前記複数のメモリブロックの１つのメモリブロックの複数の前記メモリセルは、消去電圧領域中の消去閾値電圧を有して同時に消去可能であり、かつ前記消去電圧領域およびプログラム電圧領域の中のプログラム閾値電圧を有してプログラム可能である、メモリアレイと、
　前記消去電圧領域中にある第１の閾値電圧および第２の閾値電圧と、前記プログラム電圧領域中にある第３の閾値電圧および第４の閾値電圧に対応した２ビットのデータを格納するようにプログラム可能な各メモリセルと、
　メモリセルのゲート端子に接続された選択されたワードラインを選択的に駆動するための前記１つのメモリブロックの行制御ロジック回路であって、前記選択されたワードラインは、前記消去電圧領域中にある第２の閾値電圧のプログラム確認動作中に負の参照電圧を用いて駆動される、行制御ロジック回路とを含む、ＮＡＮＤフラッシュメモリデバイス。」
３　引用文献 
　平成２６年１２月１２日付けの拒絶理由通知において引用された特開平１１−４５９８６号公報（以下、「引用文献」という。）には、下記の事項が記載されている。
　　
Ａ　「【００４４】図２は、図１の不揮発性半導体記憶装置１０が適用されるフラッシュメモリのシステム構成図である。このシステムにおいては、図１のセルアレイ領域ＣＡのｐウェル１２にメモリセルアレイＭＡが形成され、周辺回路領域ＰＣにロー回路ＲＣおよびカラム回路ＣＣが形成されている。 
【００４５】メモリセルアレイＭＡは、ｎ本のワード線ＷＬとｍ本のビット線ＢＬで結線された、ｎ×ｍ個のセル（図示せず）を有し、メモリストリングに対応したワード線毎のｋブロックＢＬ１〜ＢＬｋを有している。各ワード線ＷＬおよびビット線ＢＬは、セルへのデータ書き込み／読み出し／消去を制御するローサーキットＲＣおよびカラムサーキットＣＣに接続され、所望のアドレスのセルへのアクセスが制御される。」 
　
Ｂ　「【００４８】図３は、本発明に係るフラッシュメモリのメモリセルアレイおよびワード線駆動回路の要部の一例を示す回路図である。図３において、メモリセルアレイＭＡは、２列のＮＡＮＤ型メモリストリングＭＳＴＲ１，ＭＳＴＲ２で構成されている。 
【００４９】メモリストリングＭＳＴＲ１は、たとえばフローティングゲートでの電荷の蓄積、放出によりデータの書き込み・消去が可能なｎ型のメモリセルトランジスタＭＴ１０〜ＭＴ１７が直列に接続され、各メモリセルトランジスタＭＴ１０〜ＭＴ１７のコントロールゲートＣＧがそれぞれワード線ＷＬ１０〜ＷＬ１７に接続されている。メモリセルトランジスタＭＴ１０のドレインはゲート電極が選択信号供給線ＤＳＧ１に接続されたＮＭＯＳトランジスタからなる選択ゲートＤＳＴ１０を介してビット線ＢＬ０に接続され、メモリセルトランジスタＭＴ１７のソースはゲート電極が選択信号供給線ＳＳＧ１に接続されたＮＭＯＳトランジスタからなる選択ゲートＳＳＴ１０を介して共通ソース線ＳＲＬに接続されている。 
【００５０】メモリストリングＭＳＴＲ２は、たとえばフローティングゲートでの電荷の蓄積、放出によりデータの書き込み・消去が可能なｎ型のメモリセルトランジスタＭＴ２０〜ＭＴ２７が直列に接続され、各メモリセルトランジスタＭＴ２０〜ＭＴ２７のコントロールゲートＣＧがそれぞれメモリストリングＭＳＴＲ１と同様にワード線ＷＬ１０〜ＷＬ１７に接続されている。メモリセルトランジスタＭＴ２０のドレインはゲート電極が選択信号供給線ＤＳＧ１に接続されたＮＭＯＳトランジスタからなる選択ゲートＤＳＴ２０を介してビット線ＢＬ１に接続され、メモリセルトランジスタＭＴ２７のソースはゲート電極が選択信号供給線ＳＳＧ１に接続されたＮＭＯＳトランジスタからなる選択ゲートＳＳＴ２０を介して共通ソース線ＳＲＬに接続されている。」 
 　　 
Ｃ　「【００５３】ワード線駆動回路ＷＤＲＶは、各選択信号供給線ＤＳＧ１，ＳＳＧ１、ワード線ＷＬ１０〜ＷＬ１７（審決注）に対応して設けられた高耐圧ＮＭＯＳトランジスタ１７−０〜１７−９により構成されている。
【００５４】選択信号供給線ＤＳＧ１がＮＭＯＳトランジスタ１７−０を介して駆動電圧ＶＤＳＧの供給ラインに接続され，選択信号供給線ＳＳＧ１がＮＭＯＳトランジスタ１７−９を介して駆動電圧ＶＳＳＧの供給ラインに接続されいる。ワード線ＷＬ１０がＮＭＯＳトランジスタ１７−１を介して駆動電圧ＶＣＧ０の供給ラインに接続され、ワード線ＷＬ１１がＮＭＯＳトランジスタ１７−２を介して駆動電圧ＶＣＧ１の供給ラインに接続され、ワード線ＷＬ１２がＮＭＯＳトランジスタ１７−３を介して駆動電圧ＶＣＧ２の供給ラインに接続され、ワード線ＷＬ１３がＮＭＯＳトランジスタ１７−４を介して駆動電圧ＶＣＧ３の供給ラインに接続され、ワード線ＷＬ１４がＮＭＯＳトランジスタ１７−５を介して駆動電圧ＶＣＧ４の供給ラインに接続され、ワード線ＷＬ１５がＮＭＯＳトランジスタ１７−６を介して駆動電圧ＶＣＧ５の供給ラインに接続され、ワード線ＷＬ１６がＮＭＯＳトランジスタ１７−７を介して駆動電圧ＶＣＧ６の供給ラインに接続され、ワード線ＷＬ１７がＮＭＯＳトランジスタ１７−８を介して駆動電圧ＶＣＧ７の供給ラインに接続されている。 
【００５５】そして、高耐圧ＮＭＯＳトランジスタ１７−０〜１７−９の基板、すなわち、ｐ型半導体基板１１が基板電圧制御回路２１の制御信号Ｓ２１の出力ラインに接続され、各ゲート電極はロー回路ＲＣの駆動信号ＳＲＣの出力ラインに共通に接続されている。ＮＡＮＤストリングの場合、読み出し動作時に基板電圧制御回路２１によりｐ型半導体基板１１に負電圧、たとえば−１Ｖが印加され、消去および書き込み動作時には０Ｖが印加される。」 
（審決注：上記Ｃでは、ワード線を「ＷＬ０〜ＷＬ７」と記載しているが、上記Ｂ及び図３の記載から「ＷＬ０〜ＷＬ７」は「ＷＬ１０〜ＷＬ１７」の誤記であると認められるので、「ＷＬ０〜ＷＬ７」は「ＷＬ１０〜ＷＬ１７」に訂正して記載した。以下、同様に「ＷＬ０」、「ＷＬ１」、「ＷＬ２」、「ＷＬ３」、「ＷＬ４」、「ＷＬ５」、「ＷＬ６」、「ＷＬ７」は、それぞれ、「ＷＬ１０」、「ＷＬ１１」、「ＷＬ１２」、「ＷＬ１３」、「ＷＬ１４」、「ＷＬ１５」、「ＷＬ１６」、「ＷＬ１７」に訂正して記載。）　
Ｄ　「【００５６】図４は本発明に係るＮＡＮＤ型フラッシュメモリにおいて、１個のメモリトランジスタに２ビットからなり４値をとるデータを記録する場合の、しきい値電圧Ｖｔｈレベルとデータ内容との関係を示す図である。 
【００５７】図４において、縦軸はメモリトランジスタのしきい値電圧Ｖｔｈを、横軸はメモリトランジスタのしきい値分布頻度をそれぞれ表している。また、１個のメモリトランジスタに記録するデータを構成する２ビットデータの内容は、〔Ｄ２，Ｄ１〕で表され、〔Ｄ２，Ｄ１〕＝〔１，１〕，〔１，０〕，〔０，１〕，〔０，０〕の４状態が存在する。すなわち、データ「０」、データ「１」、データ「２」、データ「３」の４状態が存在する。そして、しきい値電圧Ｖｔｈの分布（多値データの分布）は４値の場合、図４に示すように、正側に２個、負側に２個となっている。ただし、分布「１０」は０Ｖを挟んで正側から負側に跨がった状態とすることも可能である（一部が負側に存在する）。」 
 　　 
Ｅ　「【００５９】まず、消去動作について説明する。消去動作時には、図５に示すように、ロー回路ＲＣによりワード線駆動回路ＷＤＲＶの高耐圧ＮＭＯＳトランジスタ１７−０〜１７−９が導通状態に制御され、選択信号供給線ＤＳＧ１，ＳＳＧ１、ビット線ＢＬ０，ＢＬ１、ソース線ＳＲＬがオープン状態に保持され、ワード線ＷＬ１０〜ＷＬ１７の駆動電圧ＶＣＧ０〜ＶＣＧ７が０Ｖに設定される。そして、ウェル電圧制御回路２０によりｐウェル１２に対して２０Ｖの高電圧が印加され、基板電圧制御回路２１によりｐ型半導体基板１１、すなわち高耐圧ＮＭＯＳトランジスタ１７−０〜１７−９の基板に０Ｖが印加される。これにより、メモリセルトランジスタＭＴ１０〜ＭＴ１７，ＭＴ２０〜ＭＴ２７が一括して消去される。」 
　
Ｆ　「【００６０】次に、メモリセルトランジスタＭＴ１０に対する書き込み動作を説明する。この場合、書き込み対象のメモリセルトランジスタＭＴ１０を含むメモリストリングＭＳＴＲ１が接続されたビット線ＢＬ０が０Ｖに設定され、書き込みを禁止すべきメモリストリングＭＳＴＲ２が接続されたビットＢＬ１が３Ｖに設定される。また、ロー回路ＲＣによりワード線駆動回路ＷＤＲＶの高耐圧ＮＭＯＳトランジスタ１７−０〜１７−９が導通状態に制御され、選択信号供給線ＤＳＧ１の駆動電圧ＶＤＳＧが３Ｖ、選択信号供給線ＳＳＧ１の駆動電圧ＶＳＳＧが０Ｖに設定される。これにより、ビット線側の選択ゲートＤＳＴ１０が導通状態に保持され、ソース線側の選択ゲートＳＳＴ１０，ＳＳＴ２０が非導通状態に保持される。また、選択ゲートＤＳＴ２０はカットオフ状態となる。そして、書き込み対象のメモリセルトランジスタＭＴ１０が接続されたワード線ＷＬ１０の駆動電圧ＶＣＧ０が２０Ｖに設定され、他のワード線ＷＬ１１〜ＷＬ１７の駆動電圧ＶＣＧ１〜ＶＣＧ７が中間の１０Ｖに設定され、ウェル電圧制御回路２０によりｐウェル１２に対して０Ｖが印加され、基板電圧制御回路２１によりｐ型半導体基板１１、すなわち高耐圧ＮＭＯＳトランジスタ１７−０〜１７−９の基板に０Ｖが印加される。これにより、メモリセルトランジスタＭＴ１０のみに所望のデータが書き込まれ、他のメモリセルトランジスタＭＴ１１〜ＭＴ１７，ＭＴ２０〜ＭＴ２７への書き込みは行われない。」 
 　 
Ｇ　「【００６１】次に、メモリセルトランジスタＭＴ１０に格納されたデータの読み出し動作について説明する。なお、読み出し動作は、記録データが４値を対象にしていることから、第１（１ｓｔ）、第２（２ｎｄ）、および第３（３ｒｄ）の３回、順に行われる場合を例に説明する。 
【００６２】第１回目は、読み出し対象のメモリセルトランジスタＭＴ１０を含むメモリストリングＭＳＴＲ１が接続されたビット線ＢＬ０が３Ｖに設定され、ソース線ＳＲＬが０Ｖに設定される。また、ロー回路ＲＣによりワード線駆動回路ＷＤＲＶの高耐圧ＮＭＯＳトランジスタ１７−０〜１７−９が導通状態に制御され、選択信号供給線ＤＳＧ１，ＳＳＴ１の駆動電圧ＶＤＳＧ，ＶＳＳＧが５Ｖに設定される。これにより、ビット線側の選択ゲートＤＳＴ１０，ＤＳＴ２０、ソース線側の選択ゲートＳＳＴ１０，ＳＳＴ２０が導通状態に保持される。そして、読み出し対象のメモリセルトランジスタＭＴ１０が接続されたワード線ＷＬ１０の駆動電圧ＶＣＧ０が、図４に示すように、負の分布に対応して−１Ｖに設定され、他のワード線ＷＬ１１〜ＷＬ１７の駆動電圧ＶＣＧ１〜ＶＣＧ７が５Ｖに設定され、ウェル電圧制御回路２０によりｐウェル１２に対して０Ｖが印加され、基板電圧制御回路２１によりｐ型半導体基板１１、すなわち高耐圧ＮＭＯＳトランジスタ１７−０〜１７−９の基板に−１Ｖが印加される。これにより、図６に示すように、メモリセルトランジスタＭＴ１０がオン状態の場合には、図示しない読み出し系回路により読み出しデータは「１１」であると判断される。一方、オフ状態の場合には、第２回目の読み出し動作で判断される。 
【００６３】第２回目は、読み出し対象のメモリセルトランジスタＭＴ１０を含むメモリストリングＭＳＴＲ１が接続されたビット線ＢＬ０が３Ｖに設定され、ソース線ＳＲＬが０Ｖに設定される。また、ロー回路ＲＣによりワード線駆動回路ＷＤＲＶの高耐圧ＮＭＯＳトランジスタ１７−０〜１７−９が導通状態に制御され、選択信号供給線ＤＳＧ１，ＳＳＴ１の駆動電圧ＶＤＳＧ，ＶＳＳＧが５Ｖに設定される。これにより、ビット線側の選択ゲートＤＳＴ１０，ＤＳＴ２０、ソース線側の選択ゲートＳＳＴ１０，ＳＳＴ２０が導通状態に保持される。そして、読み出し対象のメモリセルトランジスタＭＴ１０が接続されたワード線ＷＬ１０の駆動電圧ＶＣＧ０が、図４に示すように、中間分布に対応して０Ｖに設定され、他のワード線ＷＬ１１〜ＷＬ１７の駆動電圧ＶＣＧ１〜ＶＣＧ７が５Ｖに設定され、ウェル電圧制御回路２０によりｐウェル１２に対して０Ｖが印加され、基板電圧制御回路２１によりｐ型半導体基板１１、すなわち高耐圧ＮＭＯＳトランジスタ１７−０〜１７−９の基板に−１Ｖが印加される。これにより、図６に示すように、メモリセルトランジスタＭＴ１０がオン状態の場合には、図示しない読み出し系回路により読み出しデータは「１０」であると判断される。一方、オフ状態の場合には、第３回目の読み出し動作で判断される。 
【００６４】第３回目は、読み出し対象のメモリセルトランジスタＭＴ１０を含むメモリストリングＭＳＴＲ１が接続されたビット線ＢＬ０が３Ｖに設定され、ソース線ＳＲＬが０Ｖに設定される。また、ロー回路ＲＣによりワード線駆動回路ＷＤＲＶの高耐圧ＮＭＯＳトランジスタ１７−０〜１７−９が導通状態に制御され、選択信号供給線ＤＳＧ１，ＳＳＴ１の駆動電圧ＶＤＳＧ，ＶＳＳＧが５Ｖに設定される。これにより、ビット線側の選択ゲートＤＳＴ１０，ＤＳＴ２０、ソース線側の選択ゲートＳＳＴ１０，ＳＳＴ２０が導通状態に保持される。そして、読み出し対象のメモリセルトランジスタＭＴ１０が接続されたワード線ＷＬ１０の駆動電圧ＶＣＧ０が、図４に示すように、正側分布に対応して１Ｖに設定され、他のワード線ＷＬ１１〜ＷＬ１７の駆動電圧ＶＣＧ１〜ＶＣＧ７が５Ｖに設定され、ウェル電圧制御回路２０によりｐウェル１２に対して０Ｖが印加され、基板電圧制御回路２１によりｐ型半導体基板１１、すなわち高耐圧ＮＭＯＳトランジスタ１７−０〜１７−９の基板に−１Ｖが印加される。これにより、図６に示すように、メモリセルトランジスタＭＴ１０がオン状態の場合には、図示しない読み出し系回路により読み出しデータは「０１」であると判断される。一方、オフ状態の場合には、読み出しデータは「００」であると判断される。 
【００６５】このように、ＮＡＮＤ型ストリングでは、メモリセルトランジスタのしきい値電圧Ｖthの検査を、ワード線に負の電圧を印加した読み出し動作によって行うことが可能である。そこで、図６に示されるような負のＶｔｈ状態に対応するデータの読み出しが可能である。また、消去時のメモリセルトランジスタのしきい値電圧Ｖthの検査を、ワード線に負の電圧を印加した消去ベリファイ動作によって行うことが可能であり、消去ベリファイ動作によって、十分な消去が行われていないと判断される場合、追加消去を行うことによって、消去不十分のためのストリング誤動作を防ぐことが可能となる。」 
　
Ｈ　図２には、メモリセルアレイＭＡがｋ個のブロック（ＢＬ１，・・・，ＢＬｋ）からなり、ｎ本のワード線がｋ個に分割されてそれぞれのブロックに対応された構成が記載されている。  
　
Ｉ　図３には、メモリセルアレイの要部として、ＮＡＮＤ型メモリストリングＭＳＴＲ１を構成するメモリセルトランジスタＭＴ１０〜ＭＴ１７のそれぞれのコントロールゲートにワード線ＷＬ１０〜ＷＬ１７が接続され、ＮＡＮＤ型メモリストリングＭＳＴＲ２を構成するメモリセルトランジスタＭＴ２０〜ＭＴ２７のそれぞれのコントロールゲートにもワード線ＷＬ１０〜ＷＬ１７が接続された構成が記載されている。
　また、ワード線駆動回路ＷＤＲＶの要部として、ワード線ＷＬ１０〜ＷＬ１７に対応した駆動電圧の供給ラインを接続するためのＮＭＯＳトランジスタ１７−１〜１７−８を有し、前記ＮＭＯＳトランジスタ１７−１〜１７−８の各ゲート電極には、ロー回路ＲＣの駆動信号ＳＲＣの出力ラインが共通接続された構成が記載されている。
Ｊ　図４には、ＮＡＮＤ型フラッシュメモリの１つのメモリセルトランジスタに２ビットからなる４値をとるデータのしきい値電圧Ｖｔｈレベルとデータ内容について、しきい値電圧が負側に分布するデータとして“１１”、“１０”、しきい値電圧が正側に分布するデータとして“０１”、“００”となること、及びしきい値電圧が負側の一番下に分布するデータが“１１”であることが記載されている。 
　
　ここで、上記引用文献の記載事項について検討する。 
　
Ｋ　メモリセルアレイについて 
　上記Ａには、「メモリセルアレイＭＡは、ｎ本のワード線ＷＬとｍ本のビット線ＢＬで結線された、ｎ×ｍ個のセル（図示せず）を有し、メモリストリングに対応したワード線毎のｋブロックＢＬ１〜ＢＬｋを有している」と記載され、上記Ｂから、メモリセルアレイＭＡは、ＮＡＮＤ型メモリストリングで構成されることが記載され（段落【００４８】）、また、上記Ｈから図２には、メモリセルアレイＭＡがｋ個のブロック（ＢＬ１，・・・，ＢＬｋ）からなり、ｎ本のワード線がｋ個に分割されてそれぞれのブロックに対応された構成が記載されている。
　よって、引用文献には、「メモリセルアレイは、ｎ本のワード線ＷＬとｍ本のビット線ＢＬで結線されたｎ×ｍ個のセルを有し、ＮＡＮＤ型メモリストリングに対応したワード線毎のｋ個のブロックを有して」いることが記載されている。
 　 
Ｌ　メモリセルトランジスタのしきい値レベルについて 
　上記Ｄには、「１個のメモリトランジスタに記録するデータを構成する２ビットデータの内容は、〔Ｄ２，Ｄ１〕で表され、〔Ｄ２，Ｄ１〕＝〔１，１〕，〔１，０〕，〔０，１〕，〔０，０〕の４状態が存在」し、「しきい値電圧Ｖｔｈの分布（多値データの分布）は４値の場合、図４に示すように、正側に２個、負側に２個となっている」ことが記載され、上記Ｊから　図４には、しきい値電圧が負側に分布するデータとして“１１”、“１０”、しきい値電圧が正側に分布するデータとして“０１”、“００”となることが記載されている。
　よって、引用文献には、「ＮＡＮＤ型メモリストリングのメモリセルトランジスタには、しきい値電圧が負側に分布する“１１”及び“１０”と、しきい値電圧が正側に分布する“０１”及び“００”の２ビットのデータが記録」されることが記載されている。
Ｍ　メモリセルトランジスタの消去について 
　上記Ｅには、「ワード線ＷＬ１０〜ＷＬ１７（審決注）の駆動電圧ＶＣＧ０〜ＶＣＧ７が０Ｖに設定される。そして、ウェル電圧制御回路２０によりｐウェル１２に対して２０Ｖの高電圧が印加され、基板電圧制御回路２１によりｐ型半導体基板１１、すなわち高耐圧ＮＭＯＳトランジスタ１７−０〜１７−９の基板に０Ｖが印加される。これにより、メモリセルトランジスタＭＴ１０〜ＭＴ１７，ＭＴ２０〜ＭＴ２７が一括して消去される」ことが記載されている。
　よって、引用文献には、「ワード線ＷＬ１０〜ＷＬ１７に０Ｖ、ｐウェル１２に２０Ｖ、基板に０Ｖが印加されると、メモリセルトランジスタＭＴ１０〜ＭＴ１７，及びＭＴ２０〜ＭＴ２７が一括して消去され」ることが記載されている。
Ｎ　メモリセルトランジスタの書き込みについて 
　上記Ｆには、「書き込み対象のメモリセルトランジスタＭＴ１０が接続されたワード線ＷＬ１０の駆動電圧ＶＣＧ０が２０Ｖに設定され、他のワード線ＷＬ１１〜ＷＬ１７の駆動電圧ＶＣＧ１〜ＶＣＧ７が中間の１０Ｖに設定され、ウェル電圧制御回路２０によりｐウェル１２に対して０Ｖが印加され、基板電圧制御回路２１によりｐ型半導体基板１１、すなわち高耐圧ＮＭＯＳトランジスタ１７−０〜１７−９の基板に０Ｖが印加される。これにより、メモリセルトランジスタＭＴ１０のみに所望のデータが書き込まれ」ることが記載されている。
　また、上記Ｉから図３には、ワード線ＷＬ１０〜ＷＬ１７がメモリセルトランジスタＭＴ１０〜ＭＴ１７のそれぞれのコントロールゲートに接続された構成が記載されている。
　よって、引用文献には、「書き込み対象のメモリセルトランジスタＭＴ１０のコントロールゲートに接続されたワード線ＷＬ１０に２０Ｖ、他のワード線に１０Ｖ、ｐウェル１２に０Ｖ、基板に０Ｖが印加されると、前記書き込み対象のメモリセルトランジスタＭＴ１０のみに所望のデータが書き込まれ」ることが記載されている。
Ｏ  メモリセルトランジスタの読み出しについて
　上記Ｇには、「読み出し対象のメモリセルトランジスタＭＴ１０が接続されたワード線ＷＬ１０の駆動電圧ＶＣＧ０が、図４に示すように、負の分布に対応して−１Ｖに設定」され、「メモリセルトランジスタＭＴ１０がオン状態の場合には、図示しない読み出し系回路により読み出しデータは『１１』であると判断される」ことが記載されている。
　よって、引用文献には、「読み出し対象のメモリセルトランジスタＭＴ１０が接続されたワード線ＷＬ１０を−１Ｖに設定し、前記読み出し対象のメモリセルトランジスタＭＴ１０がオン状態の場合には、読み出しデータは『１１』であると判断され」ることが記載されている。
Ｐ　ワード線を選択的に駆動する構成について 
　上記Ｉから図３には、ワード線駆動回路ＷＤＲＶの要部として、ワード線ＷＬ１０〜ＷＬ１７に対応した駆動電圧の供給ラインを接続するためのＮＭＯＳトランジスタ１７−１〜１７−８、及び、前記ＮＭＯＳトランジスタ１７−１〜１７−８の各ゲート電極はロー回路ＲＣの駆動信号ＳＲＣの出力ラインが共通に接続されることが記載されている。
　よって、引用文献には、「ワード線駆動回路ＷＤＲＶの要部として、ワード線ＷＬ１０〜ＷＬ１７に対応した駆動電圧の供給ラインを接続するためのＮＭＯＳトランジスタ１７−１〜１７−８を有し、前記ＮＭＯＳトランジスタ１７−１〜１７−８の各ゲート電極には、ロー回路ＲＣの駆動信号ＳＲＣの出力ラインが共通接続され」ることが記載されている。
　よって、上記Ａ〜Ｐ及び関連図面の記載から、引用文献には、実質的に下記の発明（以下、「引用発明」という。）が記載されている。　　 
 　 
「メモリセルアレイは、ｎ本のワード線ＷＬとｍ本のビット線ＢＬで結線されたｎ×ｍ個のセルを有し、ＮＡＮＤ型メモリストリングに対応したワード線毎にｋ個のブロックを有しており、
　上記ＮＡＮＤ型メモリストリングのメモリセルトランジスタには、しきい値電圧が負側に分布する“１１”及び“１０”と、しきい値電圧が正側に分布する“０１”及び“００”の２ビットのデータが記録され、
  ワード線ＷＬ１０〜ＷＬ１７に０Ｖ、ｐウェル１２に２０Ｖ、基板に０Ｖが印加されると、メモリセルトランジスタＭＴ１０〜ＭＴ１７，及びＭＴ２０〜ＭＴ２７が一括して消去され、
　書き込み対象のメモリセルトランジスタＭＴ１０のコントロールゲートに接続されたワード線ＷＬ１０に２０Ｖ、他のワード線に１０Ｖ、ｐウェル１２に０Ｖ、基板に０Ｖが印加されると、前記書き込み対象のメモリセルトランジスタＭＴ１０のみに所望のデータが書き込まれ、
  ワード線駆動回路ＷＤＲＶは、ワード線ＷＬ１０〜ＷＬ１７に対応した駆動電圧の供給ラインを接続するためのＮＭＯＳトランジスタ１７−１〜１７−８を有し、前記ＮＭＯＳトランジスタ１７−１〜１７−８の各ゲート電極には、ロー回路ＲＣの駆動信号ＳＲＣの出力ラインが共通接続された、
　不揮発性半導体記憶装置。」 
４　対比 
 　ここで、引用発明と請求項１に係る発明（以下「本願発明」という）を対比する。 
 　 
ａ　引用発明の「メモリセルアレイ」、「セル」、「ワード線」、「ブロック」は、本願発明の「メモリアレイ」、「メモリセル」、「ワードライン」、「メモリブロック」にそれぞれ相当している。
ｂ　引用発明の「メモリセルアレイ」は、「ｎ本のワード線ＷＬとｍ本のビット線ＢＬで結線されたｎ×ｍ個のセルを有し、ＮＡＮＤ型メモリストリングに対応したワード線毎にｋ個のブロックを有し」ているので、引用発明も本願発明と同様に「複数のメモリブロックを有したメモリアレイであって、各ブロックは、行と列の形で配置されたメモリセルを有し」たものといえる。 
ｃ　引用発明のメモリセルアレイは、「ＮＡＮＤ型メモリストリングに対応したワード線毎にｋ個のブロックを有し」ており、消去では、「ＮＡＮＤ型メモリストリング」を構成するメモリセルトランジスタＭＴ１０〜ＭＴ１７に接続されたワード線ＷＬ１０〜ＷＬ１７に０Ｖ、ｐウェル１２に２０Ｖを印加することで、メモリセルトランジスタＭＴ１０〜ＭＴ１７及びＭＴ２０〜ＭＴ２７が一括して消去される構成となっているから、引用発明では、ｋ個のブロックのうち、ワード線ＷＬ１０〜ＷＬ１７で特定される１つのブロックの複数メモリセルトランジスタＭＴ１０〜ＭＴ１７，及びＭＴ２０〜ＭＴ２７を同時に消去可能な構成になっていると認められる。
　また、引用発明では、消去時に「ワード線ＷＬ１０〜ＷＬ１７に０Ｖ、ｐウェル１２に２０Ｖ、基板に０Ｖが印加」されるので、メモリセルトランジスタのフローティングゲートから電子が放出され、消去されたメモリセルトランジスタのしきい値電圧は負側へシフトすることになり、書き込み時に「ワード線ＷＬ１０に２０Ｖ、他のワード線に１０Ｖ、ｐウェル１２に０Ｖ、基板に０Ｖが印加」されるので、メモリセルトランジスタのフローティングゲートに電子が蓄積され、書き込まれたメモリセルトランジスタのしきい値電圧は正側へシフトすることになる。そのため、引用発明では、一括消去されたメモリセルトランジスタは、引用文献の図４に記載された、しきい値電圧が負側の一番下に分布するデータ“１１”となり、また、データが書き込まれたメモリセルトランジスタは、しきい値電圧が負側に分布するデータ“１０”、しきい値電圧が正側に分布するデータ“０１”、“００”の何れかになることは明らかである。　 
　さらに、本願発明の「消去電圧領域」及び「プログラム電圧領域」については、本願明細書の段落【００５８】に、「消去電圧領域（すなわち、負電圧）」及び「プログラム電圧領域（すなわち、正電圧）」と記載されている。
　上記の事項を踏まえると、引用発明のしきい値電圧の分布における「負側」及び「正側」は、それぞれ本願発明の「消去電圧領域」及び「プログラム電圧領域」に相当する。また、引用発明のデータ“１１”のしきい値電圧は、負側に分布するものであるから、本願発明の「消去電圧領域中の消去閾値電圧」に相当し、引用発明のデータ“１０”のしきい値電圧は、負側に分布してはいるがデータの書き込みによるしきい値電圧であるから、本願発明の「消去電圧領域」「中のプログラム閾値電圧」に相当し、引用発明のデータ“０１”及び“００”のしきい値電圧は、正側に分布したデータの書き込みによるしきい値電圧であるから、本願発明の「プログラム電圧領域の中のプログラム閾値電圧」に相当する。 
　よって、引用発明の「メモリセルアレイ」は、本願発明の「前記複数のメモリブロックの１つのメモリブロックの複数の前記メモリセルは、消去電圧領域中の消去閾値電圧を有して同時に消去可能であり、かつ前記消去電圧領域およびプログラム電圧領域の中のプログラム閾値電圧を有してプログラム可能である、メモリアレイ」に相当している。 
 　 
ｄ　引用発明の「メモリセルトランジスタ」には、「しきい値電圧が負側に分布する“１１”及び“１０”と、しきい値電圧が正側に分布する“０１”及び“００”との２ビットのデータが記録され」ることから、引用発明の「セル」には、負側及び正側に分布する、異なるしきい値電圧と対応させて上記の２ビットのデータを格納することが可能であると認められる。また、上記Ｃで検討したように、引用発明のしきい値電圧の分布における「負側」及び「正側」は、それぞれ本願発明の「消去電圧領域」及び「プログラム電圧領域」に相当するものである。そうすると、本願発明と引用発明は、「前記消去電圧領域中にある第１の閾値電圧および第２の閾値電圧と、前記プログラム電圧領域中にある第３の閾値電圧および第４の閾値電圧に対応した２ビットのデータを格納するようにプログラム可能な各メモリセル」を含む点で共通している。 
　
ｅ　引用発明の「メモリセルトランジスタＭＴ１０のコントロールゲート」は、本願発明の「メモリセルのゲート端子」に相当している。
　また、引用発明では、メモリセルトランジスタＭＴ１０にデータを書き込む場合には、該メモリセルトランジスタＭＴ１０のコントロールゲートに接続されたワード線ＷＬ１０にのみ２０Ｖを印加し、他のワード線には１０Ｖが印加されるものである。
　そして、それらの電圧を印加することを実現するために、引用発明の「ワード線駆動回路」の「ＮＭＯＳトランジスタ１７−１〜１７−８」は、ワード線ＷＬ１０〜ＷＬ１７に対応した駆動電圧の供給ラインに接続されており、「ロー回路ＲＣ」の「出力ライン」は、ＮＭＯＳトランジスタ１７−１〜１７−８の各ゲートに共通接続され、該出力ラインで選択されたワード線ＷＬ１０〜ＷＬ１７により特定される１つのブロックの各メモリセルトランジスタに上記駆動電圧が供給されるものである。
　よって、本願発明の「行制御ロジック回路」と引用発明の「ワード線駆動回路」は、「メモリセルのゲート端子に接続された選択されたワードラインを選択的に駆動するための前記１つのメモリブロックの回路」である点で共通するということができる。
ｆ　引用発明の「不揮発性半導体記憶装置」は、「ＮＡＮＤ型メモリストリング」を有するものであり、かつ、「メモリセルトランジスタＭＴ１０〜ＭＴ１７，及びＭＴ２０〜ＭＴ２７が一括して消去」されるものであるから、「ＮＡＮＤフラッシュメモリデバイス」と呼び得るものである。
　上記の対比から、本願発明は引用発明と下記の点で一致しまた相違する。 
 　 
［一致点］ 
「複数のメモリブロックを有したメモリアレイであって、各ブロックは、行と列の形で配置されたメモリセルを有し、前記複数のメモリブロックの１つのメモリブロックの複数の前記メモリセルは、消去電圧領域中の消去閾値電圧を有して同時に消去可能であり、かつ前記消去電圧領域およびプログラム電圧領域の中のプログラム閾値電圧を有してプログラム可能である、メモリアレイと、
　前記消去電圧領域中にある第１の閾値電圧および第２の閾値電圧と、前記プログラム電圧領域中にある第３の閾値電圧および第４の閾値電圧に対応した２ビットのデータを格納するようにプログラム可能な各メモリセルと、
　メモリセルのゲート端子に接続された選択されたワードラインを選択的に駆動するための前記１つのメモリブロックの回路を含む、ＮＡＮＤフラッシュメモリデバイス。」 
 　 
［相違点］ 
　一致点に係る構成の「回路」について、本願発明の「行制御ロジック回路」は、「前記選択されたワードラインは、前記消去電圧領域中にある第２の閾値電圧のプログラム確認動作中に負の参照電圧を用いて駆動される」ものであるのに対し、引用発明では、選択されたワード線が、プログラム確認動作中に負の参照電圧を用いて駆動されるものであるか定かではない点。
 
５　当審の判断　 
（１）相違点について
　多値のＮＡＮＤ型フラッシュメモリの書き込み動作では、一般にメモリセルトランジスタのしきい値が規定の範囲に収まっているかの確認動作（ベリファイ動作）が行われており、その際の書き込み対象のメモリセルに接続されたワード線には、該規定の範囲の下限の電圧を印加することは、特開平８−２４９８９３号公報（段落【００４６】には、データ“ｉ”の最小値に達しているかを確認する電圧として、“ｉ”データの所定のしきい値範囲の最小電圧とすることが記載されている。）、特開２０００−１２３５８３号公報（段落【００７３】及び図４には、ベリファイ電圧を読み出し電圧よりやや高いＶＶＲ３の電圧とすることで、データ“１０”のしきい値で電圧をＶＶＲ３以上とすることが記載されている。）に記載されているように周知技術である。
　そして、多値のＮＡＮＤ型フラッシュメモリの書き込み動作を行う引用発明においても、データに応じてメモリセルトランジスタのしきい値が規定の範囲に収まっているかの確認動作を行うことが必要であることは、当業者にとって明らかである。また、上記「３　引用文献」「Ｏ」の記載から、引用発明ではしきい値電圧が負に分布したデータに対応するため、ワード線を「−１Ｖ」の負電圧に設定する構成を有しているものと認められる。
　してみると、引用発明のデータ“１０”は、書き込みによりメモリセルトランジスタのしきい値電圧が負側に分布したものであるから、そのようなしきい値電圧が負側に分布するデータの書き込みを確認するために、負側に分布した電圧の下限値である「負の電圧」を書き込みの確認動作のためのワード線に印加して、相違点の構成とすることは、上記周知技術から当業者が容易に想到し得たものである。
（２）本願発明の作用効果について　　　
　また、本願発明の作用効果も、引用発明、及び周知技術から当業者が予測できる範囲のものである。　　　　
６　むすび 
　以上のとおり、本願発明は、引用発明及び周知技術に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
　したがって、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。 
　よって、結論のとおり審決する。