【手続補正書】
【提出日】令和2年7月9日(2020.7.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
クロックスケジューラーと同期デジタルシステムとを有する装置であって、
前記同期デジタルシステムは、経路遅延が異なる複数の回路経路および当該回路経路の開始点となる複数のレジスタによって規定される１若しくは複数のパイプライン段を有する組み合わせ回路を有し、
前記同期デジタルシステムは、前記クロックスケジューラーによって生成されるクロック選択信号に応答してより最適なクロック周波数で動作するように構成されているものであり、
前記クロックスケジューラーは、選択された開始点レジスタのサブセットの入力により信号状態値の切り替えを検出するものであり、このサブセットは、次の動作クロック周期の間に交点ノードで伝播される経路の開始点レジスタを有するものであり、
前記クロックスケジューラーは、前記信号状態値の切り替えの検出に基づいて、その内部のハードウェア論理に次の動作クロック周期の間の前記組み合わせ回路における最悪経路遅延を決定させ、この決定に応答して、次の動作クロック周期において前記同期デジタルシステムをより最適なクロック周波数に設定するためのクロック選択信号を生成するものである、
装置。
【請求項２】
請求項１記載の装置において、信号状態値の切り替えは、信号状態の変化自体を指すものであり、ビット値０またはビット値１を指すものではない、装置。
【請求項３】
請求項２記載の装置において、前記組み合わせ回路は、一連の段階からなるデータパイイプラインを有し、前記レジスタは、当該一連の段階における各段階の開始時点でのデータ開始点である、装置。
【請求項４】
請求項３記載の装置において、前記レジスタは、前記次の動作クロック周期に先行する動作クロック周期の間に生成された、前記データパイイプラインにおける前段の出力値を記憶するものである、装置。
【請求項５】
請求項４記載の装置において、さらに、
前記クロックスケジューラーにより生成された前記クロック選択信号に応答して、前記より最適なクロック周波数を生成するクロックマネジャーを有するものである、装置。
【請求項６】
請求項１記載の装置において、
前記複数の回路経路の少なくとも１つは、少なくとも１つのマルチプレクサ回路を含み、各マルチプレクサ回路は、所定の段階を１若しくはそれ以上の下位階段に論理的に分離する少なくとも１つの交点ノードを規定し、
前記クロックスケジューラーは、どの回路経路がどのパイプライン段で能動的に伝播されるかを決定して所定の交点ノードにおける信号状態値を感知し、この感知された信号状態値を用いて前記クロック選択信号を生成するようにさらに構成されているものである、
装置。
【請求項７】
請求項１記載の装置において、前記最悪経路遅延は、スラックタイミング解析から導出されるものであり、ネガティブスラックを回避し、最小限のポジティブスラックを提供するように構成されているものである、装置。
【請求項８】
請求項１記載の装置において、前記クロックスケジューラーは、適切な電子設計自動化（ＥＤＡ）ツールを用いて作成されるクロック周波数スイッチングポリシーを実行するように設計されており、前記スイッチングポリシーは、経路伝播遅延を特定し、部分的にそれに基づいて、前記クロックスケジューラーに供給される選択された回路経路におけるレジスタのサブセットを特定するために、前記ツールを用いて前記組み合わせ回路で実行される経路解析の結果である、装置。
【請求項９】
請求項８記載の装置において、前記電子設計自動化（ＥＤＡ）ツールは、プラグインおよびスタンドアロンソフトウェアソリューションのうちの少なくとも１つであり、このツールは、
前記同期デジタルシステムを規定する構成要素およびインスタンス、並びに種々の構成要素間の交点ノードのリストを含むネットリストを特定し、
前記クロックスケジューラーによるクロック選択信号の生成に関連付けられた機能を追加するために前記ネットリストを修正するように構成されているものである、
装置。
【請求項１０】
請求項８記載の装置において、前記電子設計自動化（ＥＤＡ）ツールはネットリストを生成するように構成されたスタンドアロンソフトウェアソリューションであり、前記ネットリストは、前記同期デジタルシステムを規定する構成要素およびインスタンス、並びに前記組み合わせ回路内の種々の構成要素間の交点ノードのリストを含むとともに、前記クロックスケジューラー内のハードウェア論理に関連付けられた構成要素を規定するものである、装置。
【請求項１１】
請求項１記載の装置において、前記次の動作クロック周期におけるクロック周波数の設定を変更する、任意の単一のパイプラインの動作に関し、当該単一のパイプラインの動作全体、および当該クロック周波数の変更の双方は、前記次の動作クロック周期に先行する動作クロック周期の間に起こるものである、装置。
【請求項１２】
回路設計者によるクロックスケジューラーと同期デジタルシステムとを有する装置の設計を支援するため、電子設計自動化（ＥＤＡ）ツールとして動作するように構成された非一時的なコンピュータプログラム製品であって、
前記同期デジタルシステムは、経路遅延が異なる複数の回路経路、当該回路経路の開始点となる複数のレジスタ、および交点ノードによって規定される１若しくは複数のパイプライン段を有する組み合わせ回路を有し、
前記同期デジタルシステムは、前記クロックスケジューラーによって生成されるクロック選択信号に応答してより最適なクロック周波数で動作するように構成されているものであり、
前記クロックスケジューラーは、選択された開始点レジスタのサブセットの入力により信号状態値の切り替えを検出するものであり、このサブセットは、次の動作クロック周期の間に交点ノードで伝播される経路の開始点レジスタを有するものであり、
前記クロックスケジューラーは、前記信号状態値の切り替えの検出に基づいて、その内部のハードウェア論理に次の動作クロック周期の間の前記組み合わせ回路における最悪経路遅延を決定させ、この決定に応答して、次の動作クロック周期において前記同期デジタルシステムをより最適なクロック周波数に設定するためのクロック選択信号を生成するものであり、
前記コンピュータプログラム製品は、前記電子設計自動化（ＥＤＡ）ツールに、
前記同期デジタルシステムを規定する構成要素およびインスタンス、並びに種々の構成要素間の交点ノードのリストを含むネットリストを特定する工程と、
前記クロックスケジューラーによるクロック選択信号の選択を容易にすることに関連付けられた機能を追加するために前記ネットリストを修正する工程と、
を実行させるための命令を有するものであり、
前記最悪経路の伝播特性は、スラックタイミング解析から導出されるものであり、ネガティブスラックを回避し、最小限のポジティブスラックを提供するように構成されているものである、
コンピュータプログラム製品。
【請求項１３】
回路設計者によるクロックスケジューラーと同期デジタルシステムとを有する装置の設計を支援するため、電子設計自動化（ＥＤＡ）ツールとして動作するように構成された非一時的なコンピュータプログラム製品であって、
前記同期デジタルシステムは、経路遅延が異なる複数の回路経路、当該回路経路の開始点となる複数のレジスタ、および交点ノードによって規定される１若しくは複数のパイプライン段を有する組み合わせ回路を有し、
前記同期デジタルシステムは、前記クロックスケジューラーによって生成されるクロック選択信号に応答してより最適なクロック周波数で動作するように構成されているものであり、
前記クロックスケジューラーは、選択された開始点レジスタのサブセットの入力により信号状態値の切り替えを検出するものであり、このサブセットは、次の動作クロック周期の間に交点ノードで伝播される経路の開始点レジスタを有するものであり、
前記クロックスケジューラーは、前記信号状態値の切り替えの検出に基づいて、その内部のハードウェア論理に次の動作クロック周期の間の前記組み合わせ回路における最悪経路遅延を決定させ、この決定に応答して、次の動作クロック周期において前記同期デジタルシステムをより最適なクロック周波数に設定するためのクロック選択信号を生成するものであり、
前記コンピュータプログラム製品は、前記電子設計自動化（ＥＤＡ）ツールに、
前記組み合わせ回路を規定する構成要素およびインスタンス、並びに前記組み合わせ回路内の種々の構成要素間の交点ノードのリストを含むとともに、前記クロックスケジューラーに関連付けられた構成要素を規定する、ネットリストを生成する工程を実行させるための命令を有するものであり、
前記最悪経路の伝播特性は、スラックタイミング解析から導出されるものであり、ネガティブスラックを回避し、最小限のポジティブスラックを提供するように構成されているものである、
コンピュータプログラム製品。
【請求項１４】
回路設計者によるクロックスケジューラーと同期デジタルシステムとを有する装置の設計を支援する電子設計自動化（ＥＤＡ）ツールを使用してコンピュータによって実行される方法であって、
前記同期デジタルシステムは、経路遅延が異なる複数の回路経路、当該回路経路の開始点となる複数のレジスタ、および交点ノードによって規定される１若しくは複数のパイプライン段を有する組み合わせ回路を有し、
前記同期デジタルシステムは、前記クロックスケジューラーによって生成されるクロック選択信号に応答してより最適なクロック周波数で動作するように構成されているものであり、
前記クロックスケジューラーは、選択された開始点レジスタのサブセットの入力により信号状態値の切り替えを検出するものであり、このサブセットは、次の動作クロック周期の間に交点ノードで伝播される経路の開始点レジスタを有するものであり、
前記クロックスケジューラーは、前記信号状態値の切り替えの検出に基づいて、その内部のハードウェア論理に次の動作クロック周期の間の前記組み合わせ回路における最悪経路遅延を決定させ、この決定に応答して、次の動作クロック周期において前記同期デジタルシステムをより最適なクロック周波数に設定するためのクロック選択信号を生成するものであり、前記方法は、
前記同期デジタルシステムを規定する構成要素およびインスタンス、並びに種々の構成要素間の交点ノードのリストを含む、先に生成されたネットリストを特定する工程と、
前記組み合わせ回路上で経路解析を実行して部分的に前記回路経路の経路伝播遅延および交点ノードを特定する工程と、
前記経路解析の結果に基づいて、クロック周波数スイッチングポリシーを規定する工程と、
前記経路解析に基づいて、前記クロックスケジューラーに対して入力を供給する選択された回路経路におけるレジスタのサブセットを特定する工程と、
前記クロックスケジューラーによるクロック選択信号の選択を容易にすることに関連付けられた機能を追加するために前記ネットリストを修正する工程と
を有する、方法。
【請求項１５】
回路設計者によるクロックスケジューラーと同期デジタルシステムとを有する装置の設計を支援する電子設計自動化（ＥＤＡ）ツールを使用してコンピュータによって実行される方法であって、
前記同期デジタルシステムは、経路遅延が異なる複数の回路経路、当該回路経路の開始点となる複数のレジスタ、および交点ノードによって規定される１若しくは複数のパイプライン段を有する組み合わせ回路を有し、
前記同期デジタルシステムは、前記クロックスケジューラーによって生成されるクロック選択信号に応答してより最適なクロック周波数で動作するように構成されているものであり、
前記クロックスケジューラーは、選択された開始点レジスタのサブセットの入力により信号状態値の切り替えを検出するものであり、このサブセットは、次の動作クロック周期の間に交点ノードで伝播される経路の開始点レジスタを有するものであり、
前記クロックスケジューラーは、前記信号状態値の切り替えの検出に基づいて、その内部のハードウェア論理に次の動作クロック周期の間の前記組み合わせ回路における最悪経路遅延を決定させ、この決定に応答して、次の動作クロック周期において前記同期デジタルシステムをより最適なクロック周波数に設定するためのクロック選択信号を生成するものであり、前記方法は、
前記組み合わせ回路上で経路解析を実行して部分的に前記回路経路の経路伝播遅延および交点ノードを特定する工程と、
前記経路解析に基づいて、前記クロックスケジューラーに対して入力を供給する選択された回路経路におけるレジスタのサブセットを特定する工程と、
前記組み合わせ回路を規定する構成要素およびインスタンス、並びに前記組み合わせ回路内の種々の構成要素間の交点ノードのリストを含むとともに、前記クロックスケジューラーに関連付けられた構成要素を規定する、ネットリストを生成する工程と
を有する方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
更に最適化された方式で同期デジタルシステムを動作し、臨界経路遅延の制限が課す課題を解決するための必要性が求められている。
この出願の発明に関連する先行技術文献情報としては、以下のものがある（国際出願日以降国際段階で引用された文献及び他国に国内移行した際に引用された文献を含む）。
（先行技術文献）
（特許文献）
（特許文献１）  米国特許第８，４１３，０８６号明細書
（非特許文献）
（非特許文献１）  Ｇｈｏｓｈ  Ｓ．ＥＴ  ＡＬ：  "ＣＲｌＳＴＡ：  Ａ  Ｎｅｗ  Ｐａｒａｄｉｇｎ  ｆｏｒ  Ｌｏｗ−Ｐｏｗｅｒ，Ｖａｒｉａｔｉｏｎ−Ｔｏｌｅｒａｎｔ，  ａｎｄ  Ａｄａｐｔｉｖｅ  Ｃｉｒｃｕｉｔ  Ｓｙｎｔｈｅｓｉｓ  ｕｓｉｎｇ  Ｃｒｉｔｉｃａｌ  Ｐａｔｈ  Ｉｓｏｌａｔｉｏｎ"，ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ  ｏｆ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，ＩＥＥＥ  Ｓｅｒｖｉｃｅ  Ｃｅｎｔｅｒ，Ｐｉｓｃａｔｔａｗａｙ，ＮＪ，ＵＳ，ｖｏｌ．２６，ｎｏ．１１，１  Ｎｏｖｅｍｂｅｒ  ２００７（２００７−１１−０１），ｐｐ．１９４７−１９５６．
（非特許文献２）  Ｊｅｒｅｍｙ  Ｃｏｎｓｔａｎｔｉｎ  ＥＴ  ＡＬ："Ｅｘｐｌｏｉｔｉｎｇ  Ｄｙｎａｍｉｃ  Ｔｉｍｉｎｇ  Ｍａｒｇｉｎｓ  ｉｎ  Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒｓ  ｆｏｒ  Ｆｒｅｑｕｅｎｃｙ−Ｏｖｅｒ−Ｓｃａｌｉｎｇ  ｗｉｔｈ  ｌｎｓｔｒｕｃｔｉｏｎ−Ｂａｓｅｄ  Ｃｌｏｃｋ  Ａｄｊｕｓｔｍｅｎｔ"，２０１５０３０９−２０１５０３１３，９  Ｍａｒｃｈ  ２０１５（２０１５−０３０９），ｐｐ  ３８１−３８６．ＩＳＢＮ：  ９７８−３−９８１５３７０−４−８．
（非特許文献３）  Ｃｈｉｐｐａ  Ｖｉｎａｙ  ＥＴ  ＡＬ："Ａｐｐｒｏｘｉｍａｔｅ  Ｃｏｍｐｕｔｉｎｇ：  Ａｎ  Ｉｎｔｅｇｒａｔｅｄ  Ｈａｒｄｗａｒｅ  Ａｐｐｒｏａｃｈ"，２０１３  ＡＳＩＬＯＭＡＲ  ＣＯＮＦＥＲＥＮＣＥ  ＯＮ  ＳＩＧＮＡＬＳ，ＳＹＳＴＥＭＳ  ＡＮＤ  ＣＯＭＰＵＴＥＲＳ，ＩＥＥＥ，３  Ｎｏｖｅｍｂｅｒ  ２０１３（２０１３−１１−０３），ｐｐ  １１１−１１７．
（非特許文献４）  Ａｌｅｘａｎｄｒｕ  Ｇｈｅｏｌｂａｎｏｉｕ  ＥＴ  ＡＬ：  "Ｈｙｂｒｉｄ  Ａｄａｐｔｉｖｅ  Ｃｌｏｃｋ  Ｍａｎａｇｅｍｅｎｔ  ｆｏｒ  ＦＰＧＡ  Ａｃｃｅｌｅｒａｔｉｏｎ"，２０１５０３０９−２０１５０３１３，９  Ｍａｒｃｈ  ２０１５  （２０１５−０３−０９），ｐｐ  １３５９−１３６４．ＩＳＢＮ：  ９７８−３−９８１５３７０−４−８．
（非特許文献５）  ＰＣＴ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｅａｒｃｈ  Ｒｅｐｏｒｔ  ａｎｄ  Ｗｒｉｔｔｅｎ  Ｏｐｉｎｉｏｎ  ｏｆ  ｔｈｅ  ｌｎｔｅｍａｔｉｏｎａｌ  Ｓｅａｒｃｈｉｎｇ  Ａｕｔｈｏｒｉｔｙ  ｉｎ  ｃｏｎｎｅｃｔｉｏｎ  ｗｉｔｈ  ＰＣＴ  ｃｏｕｎｔｅｒｐａｒｔ  ＰＣＴ／ＧＲ／２０１７／００００３８，ｗｈｉｃｈ  ｃｌａｉｍｓ  ｔｈｅ  ｂｅｎｅｆｉｔ  ｏｆ  ｐｒｉｏｒｉｔｙ  ｏｆ  ａｂｏｖｅ  ｉｄｅｎｔｉｆｉｅｄ  ａｐｐｌｉｃａｔｉｏｎ．Ｄａｔｅ  ｏｆ  ｍａｉｌｉｎｇ：  １７  Ｏｃｔ．２０１７．