(57)【要約】ＬＳＩ内のモード切替回路（２０）に記録したモード情報により複数の内部バス（７７Ａ，７７Ｂ）の有効・無効を決定し、機能に応じたデータバス接続の端子のみを外部端子として実装することで、同一のハードウェアにて複数の外部データバス接続を実現する。【特許請求の範囲】
【請求項１】
複数の内部バスと、
前記複数の内部バスのうちのいずれを有効にするかを指定するためのモード切替回路と、
前記モード切替回路により有効にされる内部バスのために実装された外部端子とを備え、
前記モード切替回路により無効にされる内部バスは前記外部端子に接続されないように構成されたことを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記複数の内部バスの各々は、データバスと、当該データバスを介したデータ転送を制御するための転送制御バスとを有することを特徴とする半導体集積回路。
【請求項３】
請求項１記載の半導体集積回路において、
前記複数の内部バスのうち少なくとも１つは、データバスと、当該データバスを介したデータ転送を制御するための転送制御バスとを有し、
他の内部バスは、前記転送制御バスによりデータ転送を共通に制御されるデータバスを有することを特徴とする半導体集積回路。
【請求項４】
請求項１記載の半導体集積回路において、
前記モード切替回路は、前記複数の内部バスのうちのいずれを有効にするかを指定する情報を保持するための不揮発性メモリを有することを特徴とする半導体集積回路。
【請求項５】
請求項１記載の半導体集積回路において、
前記モード切替回路は、特定の内部電位が与えられることにより前記複数の内部バスのうちのいずれを有効にするかを指定するためのモード選択端子を有することを特徴とする半導体集積回路。
【請求項６】
請求項１記載の半導体集積回路において、
前記モード切替回路により無効にされた内部バスへ固定された論理の信号を供給するためのインターフェース回路を更に備えたことを特徴とする半導体集積回路。
【請求項７】
請求項１記載の半導体集積回路において、
前記モード切替回路により無効にされた内部バスの出力駆動を無効にするためのインターフェース回路を更に備えたことを特徴とする半導体集積回路。
【請求項８】
請求項１記載の半導体集積回路において、
前記複数の内部バスのうち前記モード切替回路により有効にされた内部バスを選択するセレクタと、
前記セレクタにより選択された内部バスを前記外部端子に接続するためのインターフェース回路とを更に備えたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、半導体集積回路に関し、特にモード選択が可能な大規模集積回路（ＬＳＩ）に関するものである。
【背景技術】
【０００２】  昨今の半導体の高集積化により、ＬＳＩの高機能化が実現可能になっている。高機能を実現するためＬＳＩは外部とのデータ授受を頻繁に行うことが多く、それに伴い複数のデータバス接続を設けたり、データバス幅を広げたりすることが一般に行われる。しかし一方では、低コストの要望もあるため、従来は機能実現要求に対応した外部端子数の異なるＬＳＩを個別に開発、製造していた。【０００３】  また、同一のＬＳＩに複数のモードを持たせて異なる機能を実現する場合には、モード選択端子を外部端子として設ける必要があった。外部端子を設けない場合においても、例えば電源供給の順序によりモード選択信号を作成するという、実使用時に複雑な手順を必要としていた（特許文献１参照）。
【特許文献１】特開平７−３００７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】  上記のように、従来は機能実現要求に対応した外部端子数の異なるＬＳＩを個別に開発、製造する必要があった。また従来は、同一のＬＳＩに複数のモードを持たせて異なる機能を実現する場合には、モード選択端子を外部端子として設けたり、実使用時に複雑な手順を必要としたりしていた。【０００５】  本発明の目的は、モード選択が可能なＬＳＩにおいて内部バス構成の選択を外部端子数に容易に反映させ得るようにすることにある。
【課題を解決するための手段】
【０００６】  上記課題を解決するため、本発明は、稼動する信号のみをＬＳＩの外部端子として実装することとしたものである。【０００７】  具体的に説明すると、本発明に係る半導体集積回路は、複数の内部バスと、当該複数の内部バスのうちのいずれを有効にするかを指定するためのモード切替回路と、当該モード切替回路により有効にされる内部バスのために実装された外部端子とを備え、モード切替回路により無効にされる内部バスは前記外部端子に接続されないように構成したものである。【０００８】  有効な内部バスの各々は、互いに独立した外部データバスに接続することも、また互いに連結されてバス幅の広い１つの外部データバスに接続することも可能である。【０００９】  また、いずれの内部バスを有効にするかを指定する情報を保持するための不揮発性メモリをモード切替回路内に設けたり、特定の内部電位を与えることにより有効な内部バスを指定するモード選択端子をモード切替回路に設けたりすれば、モード選択端子を外部端子として設ける必要がない。
【発明の効果】
【００１０】  本発明によれば、同一のハードウェアにて機能実現要求に対応した外部端子数の異なるＬＳＩを容易に実現することができる。また、有効な信号のみが外部端子上に存在するので、コスト削減が図れる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明に係る半導体集積回路の構成例を示すブロック図である。
【図２】図２は、図１中の１つのインターフェース回路の内部構成例を示す回路図である。
【図３】図３は、図１中のモード切替回路の変形例を示すブロック図である。
【図４】図４は、図１中の内部バス構成の変形例を示すブロック図である。
【図５】図５は、図４中のインターフェース構成の変形例を示すブロック図である。
【符号の説明】
【００１２】２０  モード切替回路
２１  モード切替端子
２２  内部電位
３０  不揮発性メモリ
４０  内部資源書込回路
５０  データ処理回路
６０Ａ，６０Ｂ  バス制御回路
７０Ａ，７０Ｂ  データバス接続回路
７５Ａ，７５Ｂ  データバス
７６Ａ，７６Ｂ  転送制御バス
７７Ａ，７７Ｂ  内部バス
８０Ａ，８０Ｂ，８０Ｃ  第１のインターフェース（ＩＦ）回路
８１Ａ，８１Ｂ  第２のインターフェース（ＩＦ）回路
８５  データバスセレクタ
８６  入出力制御セレクタ
９１  入力駆動回路
９２  出力駆動回路
ＩＮ１Ａ，ＩＮ１Ｂ，ＩＮ１Ｃ  第１の入力駆動信号
ＩＮ２Ａ，ＩＮ２Ｂ  第２の入力駆動信号
ＭＯＤＡ，ＭＯＤＢ  モード信号
ＯＵＴ１Ａ，ＯＵＴ１Ｂ，ＯＵＴ１Ｃ  第１の出力駆動信号
ＯＵＴ２Ａ，ＯＵＴ２Ｂ  第２の出力駆動信号
ＲＷＡ，ＲＷＢ  リードライト信号
【発明を実施するための最良の形態】
【００１３】  以下、本発明の実施の形態について、図面を参照しながら説明する。【００１４】  図１は、本発明に係るＬＳＩの構成例を示している。このＬＳＩは、半導体チップのパッケージ後の部品であって、所定数の外部端子を備えている。図１において、２０はモード切替回路、３０は不揮発性メモリ、４０は内部資源書込回路、５０はデータ処理回路、６０Ａ，６０Ｂはバス制御回路、７０Ａ及び７０Ｂはデータバス接続回路、７５Ａ及び７５Ｂはデータバス、７６Ａ及び７６Ｂはデータバス７５Ａ，７５Ｂを介したデータ転送を制御するための転送制御バス、８０Ａ及び８０Ｂはデータバス７５Ａ，７５Ｂを外部端子に接続するための第１のインターフェース（ＩＦ）回路、８１Ａ及び８１Ｂは転送制御バス７６Ａ，７６Ｂを外部端子に接続するための第２のＩＦ回路である。データバス７５Ａ及び転送制御バス７６Ａは第１の内部バス（バスＡ）７７Ａを、データバス７５Ｂ及び転送制御バス７６Ｂは第２の内部バス（バスＢ）７７Ｂをそれぞれ構成する。【００１５】  図１のＬＳＩは、２つのデータバス７５Ａ，７５Ｂに対してそれぞれ転送制御バス７６Ａ，７６Ｂを備えている。すなわち、図１の構成例は、２つのデータバス７５Ａ，７５Ｂで異なる制御を可能にするＬＳＩになっている。【００１６】  モード切替回路２０は、複数のモードのうちのいずれかを指定するモード情報を保持する不揮発性メモリ３０を備えており、当該ＬＳＩの製造工程から出荷工程までの間に内部資源書込回路４０により不揮発性メモリ３０にモード情報を記録する。モード切替回路２０は、記録されたモード情報に応じて、モード信号ＭＯＤＡをバス制御回路６０Ａ及びデータバス接続回路７０Ａへ、モード信号ＭＯＤＢをバス制御回路６０Ｂ及びデータバス接続回路７０Ｂへそれぞれ供給する。【００１７】  図１は、データバス接続回路７０Ａとそれに接続される第１の内部バス７７Ａとの稼動許可をモード信号ＭＯＤＡが示し、データバス接続回路７０Ｂとそれに接続される第２の内部バス７７Ｂとの稼動禁止をモード信号ＭＯＤＢが示す場合の例である。したがって、バスＡ側の第１及び第２のＩＦ回路８０Ａ，８１Ａのみに外部端子が実装されている。【００１８】  データバス接続回路７０Ａ，７０Ｂが出力するリードライト信号ＲＷＡ，ＲＷＢは、データをリードするのか、あるいはライトするのかを示す信号である。ここでは、外部端子からＬＳＩ内部へのデータの入力をリード、ＬＳＩ内部から外部端子へのデータの出力をライトと呼ぶ。ＩＮ１Ａ及びＩＮ１Ｂは第１の入力駆動信号、ＯＵＴ１Ａ及びＯＵＴ１Ｂは第１の出力駆動信号、ＩＮ２Ａ及びＩＮ２Ｂは第２の入力駆動信号、ＯＵＴ２Ａ及びＯＵＴ２Ｂは第２の出力駆動信号である。【００１９】  図２は、図１中の１つのＩＦ回路８０Ａの内部構成例を示している。図２において、９１はＡＮＤゲートで構成された入力駆動回路、９２はトライステートバッファで構成された出力駆動回路である。他の３つのＩＦ回路８０Ｂ，８１Ａ，８１Ｂの構成も図２と同様である。【００２０】  稼動を許可されたデータバス接続回路７０Ａは、バス制御回路６０Ａを介して、第１のＩＦ回路８０Ａへ第１の入力駆動信号ＩＮ１Ａ及び第１の出力駆動信号ＯＵ��１Ａを、第２のＩＦ回路８１Ａへ第２の入力駆動信号ＩＮ２Ａ及び第２の出力駆動信号ＯＵＴ２Ａをそれぞれ供給する。これらの信号は、モード信号ＭＯＤＡが第１の内部バス７７Ａを稼動許可している状態においては、データバス接続回路７０Ａからのリードライト信号ＲＷＡにより制御される。【００２１】  リードライト信号ＲＷＡがリードを示していれば、入力駆動信号ＩＮ１Ａ，ＩＮ２ＡはＨレベルを、出力駆動信号ＯＵＴ１Ａ，ＯＵＴ２ＡはＬレベルをそれぞれ出力するようにバス制御回路６０Ａで制御される。その結果、外部端子からの入力動作になる。すなわち、図２の入力駆動回路９１の出力は外部端子からの値となり、データバス接続回路７０Ａを介してデータ処理回路５０へ供給された値となる。一方、出力駆動回路９２の出力はデータバス接続回路７０Ａからの値に依存せずにハイ・インピーダンス状態となる。【００２２】  一方、リードライト信号ＲＷＡがライトを示していれば入力駆動信号ＩＮ１Ａ，ＩＮ２ＡはＬレベルを、出力駆動信号ＯＵＴ１Ａ，ＯＵＴ２ＡはＨレベルをそれぞれ出力するようにバス制御回路６０Ａで制御される。その結果、外部端子への出力動作になる。すなわち、図２の入力駆動回路９１の出力は外部端子からの値に依存せずにＬレベル固定となり、データバス接続回路７０Ａ、データ処理回路５０への信号論理は固定化される。一方、出力駆動回路９２の出力は、データバス接続回路７０Ａを介してデータ処理回路５０から供給された値となる。【００２３】  稼動を禁止されたデータバス接続回路７０Ｂは、バス制御回路６０Ｂを介して、第１のＩＦ回路８０Ｂへ第１の入力駆動信号ＩＮ１Ｂ及び第１の出力駆動信号ＯＵＴ１Ｂを、第２のＩＦ回路８１Ｂへ第２の入力駆動信号ＩＮ２Ｂ及び第２の出力駆動信号ＯＵＴ２Ｂをそれぞれ供給する。これらの信号は、モード信号ＭＯＤＢが第２の内部バス７７Ｂを稼動禁止している状態においては、リードライト信号ＲＷＢに依存せずに、モード信号ＭＯＤＢにより入力駆動信号ＩＮ１Ｂ，ＩＮ２Ｂと出力駆動信号ＯＵＴ１Ｂ，ＯＵＴ２ＢとがいずれもＬレベルを出力するようにバス制御回路６０Ｂで制御される。その結果、図２の入力駆動回路９１の出力は外部端子からの値に依存せずにＬレベル固定となり、データバス接続回路７０Ｂ、データ処理回路５０への信号論理は固定化される。このように稼動しない回路の信号論理を固定化することで、低消費電力化が図れる。一方、出力駆動回路９２の出力はデータバス接続回路７０Ｂからの値に依存せずにハイ・インピーダンス状態となり、他の回路への悪影響を未然に防止できる。【００２４】  なお、バスＡ及びバスＢのうち後者のみを有効にする場合には、バスＢ側の第１及び第２のＩＦ回路８０Ｂ，８１Ｂのみに外部端子が実装され、データバス接続回路７０Ａとそれに接続される第１の内部バス７７Ａとの稼動禁止をモード信号ＭＯＤＡが示し、データバス接続回路７０Ｂとそれに接続される第２の内部バス７７Ｂとの稼動許可をモード信号ＭＯＤＢが示すこととなる。また、バスＡ及びバスＢの両者を有効にする場合には、バスＡ側及びバスＢ側の双方に外部端子が実装され、両モード信号ＭＯＤＡ，ＭＯＤＢが稼働許可を示すこととなる。【００２５】  以上���明してきたとおり、図１及び図２を以て説明したＬＳＩでは、機能実現要求に応じたデータバス接続のための外部端子のみを設けることとした。例えば、ハードディスクドライブのみの接続が要求される場合にはバスＡ側のみに外部端子が実装され、光ディスクドライブのみの接続が要求される場合にはバスＢ側のみに外部端子が実装され、ハードディスクドライブと光ディスクドライブとの双方の接続が要求される場合にはバスＡ側及びバスＢ側の双方に外部端子が実装される。つまり、製造工程で同じ半導体チップを使いながら、３品種のＬＳＩがユーザに提供されることになる。また、不揮発性メモリ３０に格納した情報からモード信号ＭＯＤＡ，ＭＯＤＢを生成するため、外部にモード選択端子を設ける必要がなく、コスト削減が図れる。【００２６】  なお、内部資源書込回路４０へのデータ及び制御信号の供給に関しては、通常は出荷工程検査時の端子と共用して使用するため、外部端子の増加要因にはならない。【００２７】  図３は、図１中のモード切替回路２０の変形例を示している。図３のモード切替回路２０は、ＬＳＩパッケージの内部端子の１つであるモード選択端子２１からの入力によりモードを決定する。具体的には、半導体チップをＬＳＩに実装する際に、モード選択端子２１をＬＳＩ上の電源、グランド等の特定の内部電位２２に固定することで、モード切替回路２０はモードを決定する。モード切替回路２０は、内部電位２２によって決定したモードに応じたモード信号ＭＯＤＡ，ＭＯＤＢを出力する。このようにしても、ＬＳＩの外部端子としてモード選択端子を設ける必要がないので、コスト削減が図れる。この変形例は、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）の場合のように、プリント基板を介して半導体チップを外部端子に接続する場合等に有効である。【００２８】  図４は、図１中の内部バス構成の変形例を示している。この変形例では、図１中の一方の転送制御バス７６Ｂが割愛されている。すなわち、図４では、データバス７５Ａ及び転送制御バス７６Ａが第１の内部バス（バスＡ）７７Ａを構成し、データバス７５Ｂのみが第２の内部バス（バスＢ）７７Ｂを構成するのであって、転送制御バス７６ＡはバスＡ及びバスＢで共用される。換言すれば、両データバス７５Ａ，７５Ｂを同一の制御で使用を可能にするＬＳＩの構成になっている。【００２９】  図４のＬＳＩによれば、機能実現要求に応じたデータ幅の外部端子のみを設けることが可能になり、コスト削減が図れる。例えば、１６ビット幅の外部メモリへのデータ接続が要求される場合にはバスＡ側のみに外部端子が実装され、３２ビット幅の外部メモリへのデータ接続が要求される場合にはバスＡ側及びバスＢ側の双方に外部端子が実装される。メモリアドレス信号やメモリ制御信号の授受は、第２のＩＦ回路８１Ａに実装された外部端子を介して実行される。つまり、製造工程で同じ半導体チップを使いながら、２品種のＬＳＩがユーザに提供されることになる。【００３０】  図５は、図４中のインターフェース構成の変形例を示している。この変形例では、第１のＩＦ回路８０ＣがバスＡ及びバスＢで共用される。そのため、データバスセレクタ８５と、入出力制御セレクタ８６とが追加されている。��ータバスセレクタ８５は、２つのモード信号ＭＯＤＡ，ＭＯＤＢがバスＡ側の稼働許可とバスＢ側の稼働禁止とを示す場合には第１の内部バス７７Ａに属するデータバス７５Ａの一部を選択し、２つのモード信号ＭＯＤＡ，ＭＯＤＢがバスＡ側の稼働禁止とバスＢ側の稼働許可とを示す場合には第２の内部バス７７Ｂに属するデータバス７５Ｂの一部を選択して、当該選択したバスを第１のＩＦ回路８０Ｃに接続する。入出力制御セレクタ８６は、２つのモード信号ＭＯＤＡ，ＭＯＤＢがバスＡ側の稼働許可とバスＢ側の稼働禁止とを示す場合にはバス制御回路６０Ａから受け取った第１の入力駆動信号ＩＮ１Ａ及び第１の出力駆動信号ＯＵＴ１Ａを選択し、２つのモード信号ＭＯＤＡ，ＭＯＤＢがバスＡ側の稼働禁止とバスＢ側の稼働許可とを示す場合にはバス制御回路６０Ｂから受け取った第１の入力駆動信号ＩＮ１Ｂ及び第１の出力駆動信号ＯＵＴ１Ｂを選択して、当該選択した信号（ＩＮ１Ｃ及びＯＵＴ１Ｃ）を第１のＩＦ回路８０Ｃへ供給する。また、バスＡ側とバスＢ側とのいずれが稼働許可されているかにかかわらず、常に外部端子が第１のＩＦ回路８０Ｃに実装される。【００３１】  図５のＬＳＩによれば、データ種別の要求に応じて使い分けができる外部端子の実現が可能になる。例えば、データ処理回路５０における複数の処理のうち、当該外部端子へ第１処理の結果を出力すべき場合にはバスＡ側が稼働許可され、当該外部端子へ第２処理の結果を出力すべき場合にはバスＢ側が稼働許可される。つまり、製造工程で同じ半導体チップを使いながら、２品種のＬＳＩがユーザに提供されることになる。【００３２】  なお、以上の説明ではバスＡとバスＢとの２つの内部バスがＬＳＩ中に存在するものとしたが、言うまでもなく、本発明は３つ以上の内部バスを有するＬＳＩにも適用可能である。
【産業上の利用可能性】
【００３３】  以上説明してきたとおり、本発明に係る半導体集積回路は、同一のハードウェアにて機能実現要求に対応した外部端子数の異なるＬＳＩを容易に実現することができ、特にモード選択が可能なＬＳＩ等として有用である。
【図１】
2006109368.tif 000002
【図２】
2006109368.tif 000003
【図３】
2006109368.tif 000004
【図４】
2006109368.tif 000005
【図５】
2006109368.tif 000006
【手続補正書】
【提出日】平成18年10月27日(2006.10.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の内部バスと、
前記複数の内部バスのうちのいずれを有効にするかを指定するためのモード切替回路と、
前記モード切替回路により有効にされる内部バスのために実装された外部端子とを備え、
前記モード切替回路により無効にされる内部バスは前記外部端子に接続されないように構成されたことを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記複数の内部バスの各々は、データバスと、当該データバスを介したデータ転送を制御するための転送制御バスとを有することを特徴とする半導体集積回路。
【請求項３】
請求項１記載の半導体集積回路において、
前記複数の内部バスのうち少なくとも１つは、データバスと、当該データバスを介したデータ転送を制御するための転送制御バスとを有し、
他の内部バスは、前記転送制御バスによりデータ転送を共通に制御されるデータバスを有することを特徴とする半導体集積回路。
【請求項４】
請求項１記載の半導体集積回路において、
前記モード切替回路は、前記複数の内部バスのうちのいずれを有効にするかを指定する情報を保持するための不揮発性メモリを有することを特徴とする半導体集積回路。
【請求項５】
請求項１記載の半導体集積回路において、
前記モード切替回路は、特定の内部電位が与えられることにより前記複数の内部バスのうちのいずれを有効にするかを指定するためのモード選択端子を有することを特徴とする半導体集積回路。
【請求項６】
請求項１記載の半導体集積回路において、
前記モード切替回路により無効にされた内部バスへ固定された論理の信号を供給するためのインターフェース回路を更に備えたことを特徴とする半導体集積回路。
【請求項７】
請求項１記載の半導体集積回路において、
前記モード切替回路により無効にされた内部バスの出力駆動を無効にするためのインターフェース回路を更に備えたことを特徴とする半導体集積回路。
【請求項８】
請求項１記載の半導体集積回路において、
前記複数の内部バスのうち前記モード切替回路により有効にされた内部バスを選択するセレクタと、
前記セレクタにより選択された内部バスを前記外部端子に接続するためのインターフェース回路とを更に備えたことを特徴とする半導体集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特にモード選択が可能な大規模集積回路（ＬＳＩ）に関するものである。
【背景技術】
【０００２】
昨今の半導体の高集積化により、ＬＳＩの高機能化が実現可能になっている。高機能を実現するためＬＳＩは外部とのデータ授受を頻繁に行うことが多く、それに伴い複数のデータバス接続を設けたり、データバス幅を広げたりすることが一般に行われる。しかし一方では、低コストの要望もあるため、従来は機能実現要求に対応した外部端子数の異なるＬＳＩを個別に開発、製造していた。
【０００３】
また、同一のＬＳＩに複数のモードを持たせて異なる機能を実現する場合には、モード選択端子を外部端子として設ける必要があった。外部端子を設けない場合においても、例えば電源供給の順序によりモード選択信号を作成するという、実使用時に複雑な手順を必要としていた（特許文献１参照）。
【特許文献１】特開平７−３００７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のように、従来は機能実現要求に対応した外部端子数の異なるＬＳＩを個別に開発、製造する必要があった。また従来は、同一のＬＳＩに複数のモードを持たせて異なる機能を実現する場合には、モード選択端子を外部端子として設けたり、実使用時に複雑な手順を必要としたりしていた。
【０００５】
本発明の目的は、モード選択が可能なＬＳＩにおいて内部バス構成の選択を外部端子数に容易に反映させ得るようにすることにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明は、稼動する信号のみをＬＳＩの外部端子として実装することとしたものである。
【０００７】
具体的に説明すると、本発明に係る半導体集積回路は、複数の内部バスと、当該複数の内部バスのうちのいずれを有効にするかを指定するためのモード切替回路と、当該モード切替回路により有効にされる内部バスのために実装された外部端子とを備え、モード切替回路により無効にされる内部バスは前記外部端子に接続されないように構成したものである。
【０００８】
有効な内部バスの各々は、互いに独立した外部データバスに接続することも、また互いに連結されてバス幅の広い１つの外部データバスに接続することも可能である。
【０００９】
また、いずれの内部バスを有効にするかを指定する情報を保持するための不揮発性メモリをモード切替回路内に設けたり、特定の内部電位を与えることにより有効な内部バスを指定するモード選択端子をモード切替回路に設けたりすれば、モード選択端子を外部端子として設ける必要がない。
【発明の効果】
【００１０】
本発明によれば、同一のハードウェアにて機能実現要求に対応した外部端子数の異なるＬＳＩを容易に実現することができる。また、有効な信号のみが外部端子上に存在するので、コスト削減が図れる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１２】
図１は、本発明に係るＬＳＩの構成例を示している。このＬＳＩは、半導体チップのパッケージ後の部品であって、所定数の外部端子を備えている。図１において、２０はモード切替回路、３０は不揮発性メモリ、４０は内部資源書込回路、５０はデータ処理回路、６０Ａ，６０Ｂはバス制御回路、７０Ａ及び７０Ｂはデータバス接続回路、７５Ａ及び７５Ｂはデータバス、７６Ａ及び７６Ｂはデータバス７５Ａ，７５Ｂを介したデータ転送を制御するための転送制御バス、８０Ａ及び８０Ｂはデータバス７５Ａ，７５Ｂを外部端子に接続するための第１のインターフェース（ＩＦ）回路、８１Ａ及び８１Ｂは転送制御バス７６Ａ，７６Ｂを外部端子に接続するための第２のＩＦ回路である。データバス７５Ａ及び転送制御バス７６Ａは第１の内部バス（バスＡ）７７Ａを、データバス７５Ｂ及び転送制御バス７６Ｂは第２の内部バス（バスＢ）７７Ｂをそれぞれ構成する。
【００１３】
図１のＬＳＩは、２つのデータバス７５Ａ，７５Ｂに対してそれぞれ転送制御バス７６Ａ，７６Ｂを備えている。すなわち、図１の構成例は、２つのデータバス７５Ａ，７５Ｂで異なる制御を可能にするＬＳＩになっている。
【００１４】
モード切替回路２０は、複数のモードのうちのいずれかを指定するモード情報を保持する不揮発性メモリ３０を備えており、当該ＬＳＩの製造工程から出荷工程までの間に内部資源書込回路４０により不揮発性メモリ３０にモード情報を記録する。モード切替回路２０は、記録されたモード情報に応じて、モード信号ＭＯＤＡをバス制御回路６０Ａ及びデータバス接続回路７０Ａへ、モード信号ＭＯＤＢをバス制御回路６０Ｂ及びデータバス接続回路７０Ｂへそれぞれ供給する。
【００１５】
図１は、データバス接続回路７０Ａとそれに接続される第１の内部バス７７Ａとの稼動許可をモード信号ＭＯＤＡが示し、データバス接続回路７０Ｂとそれに接続される第２の内部バス７７Ｂとの稼動禁止をモード信号ＭＯＤＢが示す場合の例である。したがって、バスＡ側の第１及び第２のＩＦ回路８０Ａ，８１Ａのみに外部端子が実装されている。
【００１６】
データバス接続回路７０Ａ，７０Ｂが出力するリードライト信号ＲＷＡ，ＲＷＢは、データをリードするのか、あるいはライトするのかを示す信号である。ここでは、外部端子からＬＳＩ内部へのデータの入力をリード、ＬＳＩ内部から外部端子へのデータの出力をライトと呼ぶ。ＩＮ１Ａ及びＩＮ１Ｂは第１の入力駆動信号、ＯＵＴ１Ａ及びＯＵＴ１Ｂは第１の出力駆動信号、ＩＮ２Ａ及びＩＮ２Ｂは第２の入力駆動信号、ＯＵＴ２Ａ及びＯＵＴ２Ｂは第２の出力駆動信号である。
【００１７】
図２は、図１中の１つのＩＦ回路８０Ａの内部構成例を示している。図２において、９１はＡＮＤゲートで構成された入力駆動回路、９２はトライステートバッファで構成された出力駆動回路である。他の３つのＩＦ回路８０Ｂ，８１Ａ，８１Ｂの構成も図２と同様である。
【００１８】
稼動を許可されたデータバス接続回路７０Ａは、バス制御回路６０Ａを介して、第１のＩＦ回路８０Ａへ第１の入力駆動信号ＩＮ１Ａ及び第１の出力駆動信号ＯＵＴ１Ａを、第２のＩＦ回路８１Ａへ第２の入力駆動信号ＩＮ２Ａ及び第２の出力駆動信号ＯＵＴ２Ａをそれぞれ供給する。これらの信号は、モード信号ＭＯＤＡが第１の内部バス７７Ａを稼動許可している状態においては、データバス接続回路７０Ａからのリードライト信号ＲＷＡにより制御される。
【００１９】
リードライト信号ＲＷＡがリードを示していれば、入力駆動信号ＩＮ１Ａ，ＩＮ２ＡはＨレベルを、出力駆動信号ＯＵＴ１Ａ，ＯＵＴ２ＡはＬレベルをそれぞれ出力するようにバス制御回路６０Ａで制御される。その結果、外部端子からの入力動作になる。すなわち、図２の入力駆動回路９１の出力は外部端子からの値となり、データバス接続回路７０Ａを介してデータ処理回路５０へ供給された値となる。一方、出力駆動回路９２の出力はデータバス接続回路７０Ａからの値に依存せずにハイ・インピーダンス状態となる。
【００２０】
一方、リードライト信号ＲＷＡがライトを示していれば入力駆動信号ＩＮ１Ａ，ＩＮ２ＡはＬレベルを、出力駆動信号ＯＵＴ１Ａ，ＯＵＴ２ＡはＨレベルをそれぞれ出力するようにバス制御回路６０Ａで制御される。その結果、外部端子への出力動作になる。すなわち、図２の入力駆動回路９１の出力は外部端子からの値に依存せずにＬレベル固定となり、データバス接続回路７０Ａ、データ処理回路５０への信号論理は固定化される。一方、出力駆動回路９２の出力は、データバス接続回路７０Ａを介してデータ処理回路５０から供給された値となる。
【００２１】
稼動を禁止されたデータバス接続回路７０Ｂは、バス制御回路６０Ｂを介して、第１のＩＦ回路８０Ｂへ第１の入力駆動信号ＩＮ１Ｂ及び第１の出力駆動信号ＯＵＴ１Ｂを、第２のＩＦ回路８１Ｂへ第２の入力駆動信号ＩＮ２Ｂ及び第２の出力駆動信号ＯＵＴ２Ｂをそれぞれ供給する。これらの信号は、モード信号ＭＯＤＢが第２の内部バス７７Ｂを稼動禁止している状態においては、リードライト信号ＲＷＢに依存せずに、モード信号ＭＯＤＢにより入力駆動信号ＩＮ１Ｂ，ＩＮ２Ｂと出力駆動信号ＯＵＴ１Ｂ，ＯＵＴ２ＢとがいずれもＬレベルを出力するようにバス制御回路６０Ｂで制御される。その結果、図２の入力駆動回路９１の出力は外部端子からの値に依存せずにＬレベル固定となり、データバス接続回路７０Ｂ、データ処理回路５０への信号論理は固定化される。このように稼動しない回路の信号論理を固定化することで、低消費電力化が図れる。一方、出力駆動回路９２の出力はデータバス接続回路７０Ｂからの値に依存せずにハイ・インピーダンス状態となり、他の回路への悪影響を未然に防止できる。
【００２２】
なお、バスＡ及びバスＢのうち後者のみを有効にする場合には、バスＢ側の第１及び第２のＩＦ回路８０Ｂ，８１Ｂのみに外部端子が実装され、データバス接続回路７０Ａとそれに接続される第１の内部バス７７Ａとの稼動禁止をモード信号ＭＯＤＡが示し、データバス接続回路７０Ｂとそれに接続される第２の内部バス７７Ｂとの稼動許可をモード信号ＭＯＤＢが示すこととなる。また、バスＡ及びバスＢの両者を有効にする場合には、バスＡ側及びバスＢ側の双方に外部端子が実装され、両モード信号ＭＯＤＡ，ＭＯＤＢが稼働許可を示すこととなる。
【００２３】
以上説明してきたとおり、図１及び図２を以て説明したＬＳＩでは、機能実現要求に応じたデータバス接続のための外部端子のみを設けることとした。例えば、ハードディスクドライブのみの接続が要求される場合にはバスＡ側のみに外部端子が実装され、光ディスクドライブのみの接続が要求される場合にはバスＢ側のみに外部端子が実装され、ハードディスクドライブと光ディスクドライブとの双方の接続が要求される場合にはバスＡ側及びバスＢ側の双方に外部端子が実装される。つまり、製造工程で同じ半導体チップを使いながら、３品種のＬＳＩがユーザに提供されることになる。また、不揮発性メモリ３０に格納した情報からモード信号ＭＯＤＡ，ＭＯＤＢを生成するため、外部にモード選択端子を設ける必要がなく、コスト削減が図れる。
【００２４】
なお、内部資源書込回路４０へのデータ及び制御信号の供給に関しては、通常は出荷工程検査時の端子と共用して使用するため、外部端子の増加要因にはならない。
【００２５】
図３は、図１中のモード切替回路２０の変形例を示している。図３のモード切替回路２０は、ＬＳＩパッケージの内部端子の１つであるモード選択端子２１からの入力によりモードを決定する。具体的には、半導体チップをＬＳＩに実装する際に、モード選択端子２１をＬＳＩ上の電源、グランド等の特定の内部電位２２に固定することで、モード切替回路２０はモードを決定する。モード切替回路２０は、内部電位２２によって決定したモードに応じたモード信号ＭＯＤＡ，ＭＯＤＢを出力する。このようにしても、ＬＳＩの外部端子としてモード選択端子を設ける必要がないので、コスト削減が図れる。この変形例は、ＢＧＡ（Ball Grid Array）の場合のように、プリント基板を介して半導体チップを外部端子に接続する場合等に有効である。
【００２６】
図４は、図１中の内部バス構成の変形例を示している。この変形例では、図１中の一方の転送制御バス７６Ｂが割愛されている。すなわち、図４では、データバス７５Ａ及び転送制御バス７６Ａが第１の内部バス（バスＡ）７７Ａを構成し、データバス７５Ｂのみが第２の内部バス（バスＢ）７７Ｂを構成するのであって、転送制御バス７６ＡはバスＡ及びバスＢで共用される。換言すれば、両データバス７５Ａ，７５Ｂを同一の制御で使用を可能にするＬＳＩの構成になっている。
【００２７】
図４のＬＳＩによれば、機能実現要求に応じたデータ幅の外部端子のみを設けることが可能になり、コスト削減が図れる。例えば、１６ビット幅の外部メモリへのデータ接続が要求される場合にはバスＡ側のみに外部端子が実装され、３２ビット幅の外部メモリへのデータ接続が要求される場合にはバスＡ側及びバスＢ側の双方に外部端子が実装される。メモリアドレス信号やメモリ制御信号の授受は、第２のＩＦ回路８１Ａに実装された外部端子を介して実行される。つまり、製造工程で同じ半導体チップを使いながら、２品種のＬＳＩがユーザに提供されることになる。
【００２８】
図５は、図４中のインターフェース構成の変形例を示している。この変形例では、第１のＩＦ回路８０ＣがバスＡ及びバスＢで共用される。そのため、データバスセレクタ８５と、入出力制御セレクタ８６とが追加されている。データバスセレクタ８５は、２つのモード信号ＭＯＤＡ，ＭＯＤＢがバスＡ側の稼働許可とバスＢ側の稼働禁止とを示す場合には第１の内部バス７７Ａに属するデータバス７５Ａの一部を選択し、２つのモード信号ＭＯＤＡ，ＭＯＤＢがバスＡ側の稼働禁止とバスＢ側の稼働許可とを示す場合には第２の内部バス７７Ｂに属するデータバス７５Ｂの一部を選択して、当該選択したバスを第１のＩＦ回路８０Ｃに接続する。入出力制御セレクタ８６は、２つのモード信号ＭＯＤＡ，ＭＯＤＢがバスＡ側の稼働許可とバスＢ側の稼働禁止とを示す場合にはバス制御回路６０Ａから受け取った第１の入力駆動信号ＩＮ１Ａ及び第１の出力駆動信号ＯＵＴ１Ａを選択し、２つのモード信号ＭＯＤＡ，ＭＯＤＢがバスＡ側の稼働禁止とバスＢ側の稼働許可とを示す場合にはバス制御回路６０Ｂから受け取った第１の入力駆動信号ＩＮ１Ｂ及び第１の出力駆動信号ＯＵＴ１Ｂを選択して、当該選択した信号（ＩＮ１Ｃ及びＯＵＴ１Ｃ）を第１のＩＦ回路８０Ｃへ供給する。また、バスＡ側とバスＢ側とのいずれが稼働許可されているかにかかわらず、常に外部端子が第１のＩＦ回路８０Ｃに実装される。
【００２９】
図５のＬＳＩによれば、データ種別の要求に応じて使い分けができる外部端子の実現が可能になる。例えば、データ処理回路５０における複数の処理のうち、当該外部端子へ第１処理の結果を出力すべき場合にはバスＡ側が稼働許可され、当該外部端子へ第２処理の結果を出力すべき場合にはバスＢ側が稼働許可される。つまり、製造工程で同じ半導体チップを使いながら、２品種のＬＳＩがユーザに提供されることになる。
【００３０】
なお、以上の説明ではバスＡとバスＢとの２つの内部バスがＬＳＩ中に存在するものとしたが、言うまでもなく、本発明は３つ以上の内部バスを有するＬＳＩにも適用可能である。
【産業上の利用可能性】
【００３１】
以上説明してきたとおり、本発明に係る半導体集積回路は、同一のハードウェアにて機能実現要求に対応した外部端子数の異なるＬＳＩを容易に実現することができ、特にモード選択が可能なＬＳＩ等として有用である。
【図面の簡単な説明】
【００３２】
【図１】本発明に係る半導体集積回路の構成例を示すブロック図である。
【図２】図１中の１つのインターフェース回路の内部構成例を示す回路図である。
【図３】図１中のモード切替回路の変形例を示すブロック図である。
【図４】図１中の内部バス構成の変形例を示すブロック図である。
【図５】図４中のインターフェース構成の変形例を示すブロック図である。
【符号の説明】
【００３３】
２０  モード切替回路
２１  モード切替端子
２２  内部電位
３０  不揮発性メモリ
４０  内部資源書込回路
５０  データ処理回路
６０Ａ，６０Ｂ  バス制御回路
７０Ａ，７０Ｂ  データバス接続回路
７５Ａ，７５Ｂ  データバス
７６Ａ，７６Ｂ  転送制御バス
７７Ａ，７７Ｂ  内部バス
８０Ａ，８０Ｂ，８０Ｃ  第１のインターフェース（ＩＦ）回路
８１Ａ，８１Ｂ  第２のインターフェース（ＩＦ）回路
８５  データバスセレクタ
８６  入出力制御セレクタ
９１  入力駆動回路
９２  出力駆動回路
ＩＮ１Ａ，ＩＮ１Ｂ，ＩＮ１Ｃ  第１の入力駆動信号
ＩＮ２Ａ，ＩＮ２Ｂ  第２の入力駆動信号
ＭＯＤＡ，ＭＯＤＢ  モード信号
ＯＵＴ１Ａ，ＯＵＴ１Ｂ，ＯＵＴ１Ｃ  第１の出力駆動信号
ＯＵＴ２Ａ，ＯＵＴ２Ｂ  第２の出力駆動信号
ＲＷＡ，ＲＷＢ  リードライト信号
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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