【事件の表示】
　特願２０１０−　１１２３８「半導体装置の製造方法」拒絶査定不服審判事件〔平成２３年　１月２０日出願公開、特開２０１１−　１４８６７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成２２年１月２１日（パリ条約による優先権主張２００９年７月３日、大韓民国）の出願であって、平成２６年２月７日付けの拒絶理由通知に対して、同年５月１３日に意見書及び手続補正書が提出されたが、同年８月７日付けで拒絶査定がなされ、これに対して、同年１２月１９日に拒絶査定を不服とする審判請求がなされるとともに手続補正書が提出されたものである。
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２６年１２月１９日に提出された手続補正書でした手続補正（以下「本件補正」という。）を却下する。
【理由】
１．本件補正の内容
　本件補正は、補正前の特許請求の範囲の請求項１〜２８を、補正後の特許請求の範囲の請求項１〜２８に補正するものであり、その内容は以下のとおりである。
（補正前）
「　【請求項１】
　基板の全面にプラグ導電膜を形成するステップと、
　前記プラグ導電膜及び基板をエッチングして第１トレンチを形成するステップと、
　前記第１トレンチをギャップフィルする素子分離膜を形成するステップと、
　前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、
　前記ランディングプラグ間の基板及び前記素子分離膜をエッチングして第２トレンチを形成するステップと、
　前記第２トレンチの表面上にゲート絶縁膜を形成するステップと、
　前記ゲート絶縁膜上に前記第２トレンチの一部を埋め込む埋め込みゲートを形成するステップと、
　を含むことを特徴とする半導体装置の製造方法。
　　【請求項２】
　前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップと、
　前記プラグ導電膜を露出させるコンタクトホールを形成するステップと、
　をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
　　【請求項３】
　前記シール膜は、酸化膜、窒化膜、及び窒化膜と酸化膜とが積層された二重膜から選択されたいずれか１つを含むことを特徴とする請求項２に記載の半導体装置の製造方法。
　　【請求項４】
　前記プラグ導電膜は、金属膜またはポリシリコン膜を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
　　【請求項５】
　前記ランディングプラグを形成するステップ及び第２トレンチを形成するステップは、
　ハードマスク膜をエッチングバリアとして用いて行われることを特徴とする請求項１に記載の半導体装置の製造方法。
　　【請求項６】
　前記プラグ導電膜上にハードマスク窒化膜をさらに形成し、前記ハードマスク窒化膜が、前記埋め込みゲートの形成時に除去されることを特徴とする請求項１に記載の半導体装置の製造方法。
　　【請求項７】
　基板に素子分離膜を形成するステップと、
　前記基板の全面にプラグ導電膜を形成するステップと、
　前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、
　前記ランディングプラグ間の基板及び前記素子分離膜をエッチングしてトレンチを形成するステップと、
　前記トレンチの表面上にゲート絶縁膜を形成するステップと、
　前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、
　を含むことを特徴とする半導体装置の製造方法。
　　【請求項８】
　前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップと、
　前記ランディングプラグの表面を露出させるコンタクトホールを形成するステップと、
　をさらに含むことを特徴とする請求項７に記載の半導体装置の製造方法。
　　【請求項９】
　前記シール膜は、酸化膜、窒化膜、及び窒化膜と酸化膜とが積層された二重膜から選択されたいずれか１つを含むことを特徴とする請求項８に記載の半導体装置の製造方法。
　　【請求項１０】
　前記プラグ導電膜は、金属膜またはポリシリコン膜を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
　　【請求項１１】
　前記ランディングプラグを形成するステップ及びトレンチを形成するステップは、
　ハードマスク膜をエッチングバリアとして用いて行われることを特徴とする請求項７に記載の半導体装置の製造方法。
　　【請求項１２】
　セル領域と周辺領域とが画定された基板の前記周辺領域上にゲート絶縁膜及びゲート導電膜を形成するステップと、
　前記基板の全面にプラグ導電膜を形成するステップと、
　前記プラグ導電膜及び基板をエッチングして第１トレンチを形成するステップと、
　前記第１トレンチをギャップフィルする素子分離膜を形成するステップと、
　前記プラグ導電膜をエッチングして前記セル領域にランディングプラグを形成するステップと、
　前記ランディングプラグ間の基板及び前記素子分離膜をエッチングして第２トレンチを形成するステップと、
　前記第２トレンチの表面上にゲート絶縁膜を形成するステップと、
　前記ゲート絶縁膜上に前記第２トレンチの一部を埋め込む埋め込みゲートを形成するステップと、
　前記周辺領域においてゲートを形成するためのゲートパターニングを行うステップと、
　を含むことを特徴とする半導体装置の製造方法。
　　【請求項１３】
　前記ゲートパターニングを行うステップの前に、
　前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップと、
　前記シール膜を含む基板の全面を覆うキャップ膜を形成するステップと、
　前記周辺領域がオープンされるように前記キャップ膜をエッチングするステップと、
　をさらに含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
　　【請求項１４】
　前記シール膜は、酸化膜、窒化膜、及び窒化膜と酸化膜とが積層された二重膜から選択されたいずれか１つを含むことを特徴とする請求項１３に記載の半導体装置の製造方法。
　　【請求項１５】
　前記キャップ膜は、窒化膜と酸化膜とを積層して形成されることを特徴とする請求項１３に記載の半導体装置の製造方法。
　　【請求項１６】
　前記セル領域に残留するキャップ膜の一部をエッチングして前記ランディングプラグの表面を露出させるコンタクトホールを形成するステップをさらに含むことを特徴とする請求項１３に記載の半導体装置の製造方法。
　　【請求項１７】
　前記プラグ導電膜は、金属膜またはポリシリコン膜を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
　　【請求項１８】
　前記ランディングプラグを形成するステップ及び第２トレンチを形成するステップは、
　ハードマスク膜をエッチングバリアとして用いて行われることを特徴とする請求項１２に記載の半導体装置の製造方法。
　　【請求項１９】
　前記周辺領域上に選択的にゲート絶縁膜及びゲート導電膜を形成するステップは、
　前記基板の全面に前記ゲート絶縁膜及びゲート導電膜を順に形成するステップと、
　セル領域オープン工程により前記ゲート導電膜及びゲート絶縁膜を前記周辺領域にのみ残留させるステップと、
　を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
　　【請求項２０】
　前記プラグ導電膜上にハードマスク窒化膜をさらに形成し、前記ハードマスク窒化膜が、前記埋め込みゲートの形成時に除去されることを特徴とする請求項１２に記載の半導体装置の製造方法。
　　【請求項２１】
　セル領域と周辺領域とが画定された基板に素子分離膜を形成するステップと、
　前記周辺領域の基板上に選択的にゲート絶縁膜及びゲート導電膜を形成するステップと、
　前記基板の全面にプラグ導電膜を形成するステップと、
　前記プラグ導電膜をエッチングして前記セル領域にランディングプラグを形成するステップと、
　前記ランディングプラグ間の基板及び前記素子分離膜をエッチングしてトレンチを形成するステップと、
　前記トレンチの表面上にゲート絶縁膜を形成するステップと、
　前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、
　前記周辺領域においてゲートを形成するためのゲートパターニングを行うステップと、
　を含むことを特徴とする半導体装置の製造方法。
　　【請求項２２】
　前記ゲートパターニングを行うステップの前に、
　前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップと、
　前記シール膜を含む基板の全面を覆うキャップ膜を形成するステップと、
　前記周辺領域がオープンされるように前記キャップ膜をエッチングするステップと、
　をさらに含むことを特徴とする請求項２１に記載の半導体装置の製造方法。
　　【請求項２３】
　前記シール膜は、酸化膜、窒化膜、及び窒化膜と酸化膜とが積層された二重膜から選択されたいずれか１つを含むことを特徴とする請求項２２に記載の半導体装置の製造方法。
　　【請求項２４】
　前記キャップ膜は、窒化膜と酸化膜とを積層して形成されることを特徴とする請求項２２に記載の半導体装置の製造方法。
　　【請求項２５】
　前記セル領域に残留するキャップ膜の一部をエッチングして前記ランディングプラグの表面を露出させるコンタクトホールを形成するステップをさらに含むことを特徴とする請求項２１に記載の半導体装置の製造方法。
　　【請求項２６】
　前記プラグ導電膜は、金属膜またはポリシリコン膜を含むことを特徴とする請求項２１に記載の半導体装置の製造方法。
　　【請求項２７】
　前記ランディングプラグを形成するステップ及びトレンチを形成するステップは、
　ハードマスク膜をエッチングバリアとして用いて行われることを特徴とする請求項２１に記載の半導体装置の製造方法。
　　【請求項２８】
　前記周辺領域上に選択的にゲート絶縁膜及びゲート導電膜を形成するステップは、
　前記基板の全面に前記ゲート絶縁膜及びゲート導電膜を順に形成するステップと、
　セル領域オープン工程により前記ゲート導電膜及びゲート絶縁膜を前記周辺領域にのみ残留させるステップと、
　を含むことを特徴とする請求項２１に記載の半導体装置の製造方法。」
（補正後）
「　【請求項１】
　基板の全面にプラグ導電膜を形成するステップと、
　前記プラグ導電膜及び基板をエッチングして第１トレンチを形成するステップと、
　前記第１トレンチをギャップフィルする素子分離膜を形成するステップと、
　前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、
　前記ランディングプラグ間の基板をエッチングして第２トレンチを形成するステップと、
　前記第２トレンチの表面上にゲート絶縁膜を形成するステップと、
　前記ゲート絶縁膜上に前記第２トレンチの一部を埋め込む埋め込みゲートを形成するステップと、
　前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するステップと、
　を含むことを特徴とする半導体装置の製造方法。
　　【請求項２】
　前記プラグ導電膜を露出させるコンタクトホールを形成するステップをさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
　　【請求項３】
　前記シール膜は、酸化膜、窒化膜、及び窒化膜と酸化膜とが積層された二重膜から選択されたいずれか１つを含むことを特徴とする請求項２に記載の半導体装置の製造方法。
　　【請求項４】
　前記プラグ導電膜は、金属膜またはポリシリコン膜を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
　　【請求項５】
　前記ランディングプラグを形成するステップ及び第２トレンチを形成するステップは、
　ハードマスク膜をエッチングバリアとして用いて行われることを特徴とする請求項１に記載の半導体装置の製造方法。
　　【請求項６】
　前記プラグ導電膜上にハードマスク窒化膜をさらに形成し、前記ハードマスク窒化膜が、前記埋め込みゲートの形成時に除去されることを特徴とする請求項１に記載の半導体装置の製造方法。
　　【請求項７】
　基板に素子分離膜を形成するステップと、
　前記基板の全面にプラグ導電膜を形成するステップと、
　前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、
　前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップと、
　前記トレンチの表面上にゲート絶縁膜を形成するステップと、
　前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、
　前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するステップと、
　を含むことを特徴とする半導体装置の製造方法。
　　【請求項８】
　前記ランディングプラグの表面を露出させるコンタクトホールを形成するステップをさらに含むことを特徴とする請求項７に記載の半導体装置の製造方法。
　　【請求項９】
　前記シール膜は、酸化膜、窒化膜、及び窒化膜と酸化膜とが積層された二重膜から選択されたいずれか１つを含むことを特徴とする請求項８に記載の半導体装置の製造方法。
　　【請求項１０】
　前記プラグ導電膜は、金属膜またはポリシリコン膜を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
　　【請求項１１】
　前記ランディングプラグを形成するステップ及びトレンチを形成するステップは、
　ハードマスク膜をエッチングバリアとして用いて行われることを特徴とする請求項７に記載の半導体装置の製造方法。
　　【請求項１２】
　セル領域と周辺領域とが画定された基板の前記周辺領域上にゲート絶縁膜及びゲート導電膜を形成するステップと、
　前記基板の全面にプラグ導電膜を形成するステップと、
　前記プラグ導電膜及び基板をエッチングして第１トレンチを形成するステップと、
　前記第１トレンチをギャップフィルする素子分離膜を形成するステップと、
　前記プラグ導電膜をエッチングして前記セル領域にランディングプラグを形成するステップと、
　前記ランディングプラグ間の基板をエッチングして第２トレンチを形成するステップと、
　前記第２トレンチの表面上にゲート絶縁膜を形成するステップと、
　前記ゲート絶縁膜上に前記第２トレンチの一部を埋め込む埋め込みゲートを形成するステップと、
　前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するステップと、
　前記周辺領域においてゲートを形成するためのゲートパターニングを行うステップと、
　を含むことを特徴とする半導体装置の製造方法。
　　【請求項１３】
　前記ゲートパターニングを行うステップの前に、
　前記シール膜を含む基板の全面を覆うキャップ膜を形成するステップと、
　前記周辺領域がオープンされるように前記キャップ膜をエッチングするステップと、
　をさらに含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
　　【請求項１４】
　前記シール膜は、酸化膜、窒化膜、及び窒化膜と酸化膜とが積層された二重膜から選択されたいずれか１つを含むことを特徴とする請求項１３に記載の半導体装置の製造方法。
　　【請求項１５】
　前記キャップ膜は、窒化膜と酸化膜とを積層して形成されることを特徴とする請求項１３に記載の半導体装置の製造方法。
　　【請求項１６】
　前記セル領域に残留するキャップ膜の一部をエッチングして前記ランディングプラグの表面を露出させるコンタクトホールを形成するステップをさらに含むことを特徴とする請求項１３に記載の半導体装置の製造方法。
　　【請求項１７】
　前記プラグ導電膜は、金属膜またはポリシリコン膜を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
　　【請求項１８】
　前記ランディングプラグを形成するステップ及び第２トレンチを形成するステップは、
　ハードマスク膜をエッチングバリアとして用いて行われることを特徴とする請求項１２に記載の半導体装置の製造方法。
　　【請求項１９】
　前記周辺領域上に選択的にゲート絶縁膜及びゲート導電膜を形成するステップは、
　前記基板の全面に前記ゲート絶縁膜及びゲート導電膜を順に形成するステップと、
　セル領域オープン工程により前記ゲート導電膜及びゲート絶縁膜を前記周辺領域にのみ残留させるステップと、
　を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
　　【請求項２０】
　前記プラグ導電膜上にハードマスク窒化膜をさらに形成し、前記ハードマスク窒化膜が、前記埋め込みゲートの形成時に除去されることを特徴とする請求項１２に記載の半導体装置の製造方法。
　　【請求項２１】
　セル領域と周辺領域とが画定された基板に素子分離膜を形成するステップと、
　前記周辺領域の基板上に選択的にゲート絶縁膜及びゲート導電膜を形成するステップと、
　前記基板の全面にプラグ導電膜を形成するステップと、
　前記プラグ導電膜をエッチングして前記セル領域にランディングプラグを形成するステップと、
　前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップと、
　前記トレンチの表面上にゲート絶縁膜を形成するステップと、
　前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、
　前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するステップと、
　前記周辺領域においてゲートを形成するためのゲートパターニングを行うステップと、
　を含むことを特徴とする半導体装置の製造方法。
　　【請求項２２】
　前記ゲートパターニングを行うステップの前に、
　前記シール膜を含む基板の全面を覆うキャップ膜を形成するステップと、
　前記周辺領域がオープンされるように前記キャップ膜をエッチングするステップと、
　をさらに含むことを特徴とする請求項２１に記載の半導体装置の製造方法。
　　【請求項２３】
　前記シール膜は、酸化膜、窒化膜、及び窒化膜と酸化膜とが積層された二重膜から選択されたいずれか１つを含むことを特徴とする請求項２２に記載の半導体装置の製造方法。
　　【請求項２４】
　前記キャップ膜は、窒化膜と酸化膜とを積層して形成されることを特徴とする請求項２２に記載の半導体装置の製造方法。
　　【請求項２５】
　前記セル領域に残留するキャップ膜の一部をエッチングして前記ランディングプラグの表面を露出させるコンタクトホールを形成するステップをさらに含むことを特徴とする請求項２２に記載の半導体装置の製造方法。
　　【請求項２６】
　前記プラグ導電膜は、金属膜またはポリシリコン膜を含むことを特徴とする請求項２１に記載の半導体装置の製造方法。
　　【請求項２７】
　前記ランディングプラグを形成するステップ及びトレンチを形成するステップは、
　ハードマスク膜をエッチングバリアとして用いて行われることを特徴とする請求項２１に記載の半導体装置の製造方法。
　　【請求項２８】
　前記周辺領域上に選択的にゲート絶縁膜及びゲート導電膜を形成するステップは、
　前記基板の全面に前記ゲート絶縁膜及びゲート導電膜を順に形成するステップと、
　セル領域オープン工程により前記ゲート導電膜及びゲート絶縁膜を前記周辺領域にのみ残留させるステップと、
　を含むことを特徴とする請求項２１に記載の半導体装置の製造方法。」
２．補正事項の整理
（補正事項ａ）
（補正事項ａ−１）補正前の請求項１の「前記ランディングプラグ間の基板及び前記素子分離膜をエッチングして第２トレンチを形成するステップ」を、補正後の請求項１の「前記ランディングプラグ間の基板をエッチングして第２トレンチを形成するステップ」と補正すること。
（補正事項ａ−２）補正前の請求項１の「前記ゲート絶縁膜上に前記第２トレンチの一部を埋め込む埋め込みゲートを形成するステップと、を含む」を、補正後の請求項１の「前記ゲート絶縁膜上に前記第２トレンチの一部を埋め込む埋め込みゲートを形成するステップと、前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するステップと、を含む」と補正すること。
（補正事項ｂ）補正前の請求項２の「前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップと、前記プラグ導電膜を露出させるコンタクトホールを形成するステップと、をさらに含む」を、補正後の請求項２の「前記プラグ導電膜を露出させるコンタクトホールを形成するステップをさらに含む」と補正すること。
（補正事項ｃ）
（補正事項ｃ−１）補正前の請求項７の「前記ランディングプラグ間の基板及び前記素子分離膜をエッチングしてトレンチを形成するステップ」を、補正後の請求項７の「前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップ」と補正すること。
（補正事項ｃ−２）補正前の請求項７の「前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、を含む」を、補正後の請求項７の「前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するステップと、を含む」と補正すること。
（補正事項ｄ）補正前の請求項８の「前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップと、前記ランディングプラグの表面を露出させるコンタクトホールを形成するステップと、をさらに含む」を、補正後の請求項８の「前記ランディングプラグの表面を露出させるコンタクトホールを形成するステップをさらに含む」と補正すること。
（補正事項ｅ）
（補正事項ｅ−１）補正前の請求項１２の「前記ランディングプラグ間の基板及び前記素子分離膜をエッチングして第２トレンチを形成するステップ」を、補正後の請求項１２の「前記ランディングプラグ間の基板をエッチングして第２トレンチを形成するステップ」と補正すること。
（補正事項ｅ−２）
　補正前の請求項１２の「前記ゲート絶縁膜上に前記第２トレンチの一部を埋め込む埋め込みゲートを形成するステップと、前記周辺領域においてゲートを形成するためのゲートパターニングを行うステップと、を含む」を、補正後の請求項１２の「前記ゲート絶縁膜上に前記第２トレンチの一部を埋め込む埋め込みゲートを形成するステップと、前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するステップと、前記周辺領域においてゲートを形成するためのゲートパターニングを行うステップと、を含む」と補正すること。
（補正事項ｆ）補正前の請求項１３の「前記ゲートパターニングを行うステップの前に、前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップと、前記シール膜を含む基板の全面を覆うキャップ膜を形成するステップと、」を、補正後の請求項１３の「前記ゲートパターニングを行うステップの前に、前記シール膜を含む基板の全面を覆うキャップ膜を形成するステップと、」と補正すること。
（補正事項ｇ）
（補正事項ｇ−１）補正前の請求項２１の「前記ランディングプラグ間の基板及び前記素子分離膜をエッチングしてトレンチを形成するステップ」を、補正後の請求項２１の「前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップ」と補正すること。
（補正事項ｇ−２）補正前の請求項２１の「前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、前記周辺領域においてゲートを形成するためのゲートパターニングを行うステップと、を含む」を、補正後の請求項２１の「前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するステップと、前記周辺領域においてゲートを形成するためのゲートパターニングを行うステップと、を含む」と補正すること。
（補正事項ｈ）補正前の請求項２２の「前記ゲートパターニングを行うステップの前に、前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップと、前記シール膜を含む基板の全面を覆うキャップ膜を形成するステップと、」を、補正後の請求項２２の「前記ゲートパターニングを行うステップの前に、前記シール膜を含む基板の全面を覆うキャップ膜を形成するステップと、」と補正すること。
３．新規事項の追加の有無及び補正の目的の適否についての検討
（１）補正事項ａについて
（１−１）補正事項ａ−１について
　補正事項ａ−１は、補正前の請求項１に係る発明の発明特定事項である「前記ランディングプラグ間の基板及び前記素子分離膜をエッチングして第２トレンチを形成するステップ」について、「素子分離膜」をエッチングするという発明特定事項を削除する補正であり、特許請求の範囲の拡張に該当するので、特許法第１７条の２第５項の各号に掲げられたいずれの事項を目的とするものにも該当しない。
　したがって、補正事項ａ−１は、特許法第１７条の２第５項に規定する要件を満たしていない。
　また、補正事項ａ−１は、発明特定事項を削除する補正であるから、補正事項ａ−１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項ａ−１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしている。
（１−２）補正事項ａ−２について
　補正事項ａ−２は、補正前の請求項１に、補正前の請求項１には存在しなかった発明特定事項である「前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するステップ」を加入する補正であり、補正前の請求項１に係る発明の発明特定事項を限定的に減縮する補正ではないので、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものには、該当しない。
　そして、補正事項ａ−２が、特許法第１７条の２第５項第１号に掲げる請求項の削除、同項第３号に掲げる誤記の訂正、及び、同項第４号に掲げる明りょうでない記載の釈明のいずれにも該当しないことは、明らかである。
　したがって、補正事項ａ−２は、特許法第１７条の２第５項に規定する要件を満たしていない。
　また、補正事項ａ−２により補正された部分は、当初明細書等における図３Ｅの記載に基づくものであって、補正事項ａ−２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項ａ−２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしている。
（２）補正事項ｂについて
　補正事項ｂは、補正事項ａ−２にともない、補正前の請求項２に係る発明の発明特定事項である「前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップ」を削除する補正である。
　ところで、補正事項ａ−２は、補正事項ｂによって補正前の請求項２に係る発明から削除された発明特定事項である「前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップ」を、「ライディングプラグ間」も「ギャップフィルする」と限定的に減縮した発明特定事項を、補正前の請求項１に加入する補正である。
　したがって、補正事項ｂは補正事項ａ−２を勘案すると、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　よって、補正事項ｂは補正事項ａ−２を勘案すると、特許法第１７条の２第５項の規定する要件を満たす。
　また、補正事項ｂは、発明特定事項を削除する補正であるから、補正事項ｂは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項ｂは、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしている。
（３）補正事項ｃについて
（３−１）補正事項ｃ−１について
　補正事項ｃ−１は、補正前の請求項７に係る発明の発明特定事項である「前記ランディングプラグ間の基板及び前記素子分離膜をエッチングしてトレンチを形成するステップ」について、「素子分離膜」をエッチングするという発明特定事項を削除する補正であり、特許請求の範囲の拡張に該当するので、特許法第１７条の２第５項の各号に掲げられたいずれの事項を目的とするものにも該当しない。
　したがって、補正事項ｃ−１は、特許法第１７条の２第５項に規定する要件を満たしていない。
　また、補正事項ｃ−１は、発明特定事項を削除する補正であるから、補正事項ｃ−１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項ｃ−１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしている。
（３−２）補正事項ｃ−２について
　補正事項ｃ−２は、補正前の請求項７に、補正前の請求項７には存在しなかった発明特定事項である「前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するステップ」を加入する補正であり、補正前の請求項７に係る発明の発明特定事項を限定的に減縮する補正ではないので、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものには、該当しない。
　そして、補正事項ｃ−２が、特許法第１７条の２第５項第１号に掲げる請求項の削除、同項第３号に掲げる誤記の訂正、及び、同項第４号に掲げる明りょうでない記載の釈明のいずれにも該当しないことは、明らかである。
　したがって、補正事項ｃ−２は、特許法第１７条の２第５項に規定する要件を満たしていない。
　また、補正事項ｃ−２により補正された部分は、当初明細書等における図２Ｇの記載に基づくものであって、補正事項ｃ−２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項ｃ−２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしている。
（４）補正事項ｄについて
　補正事項ｄは、補正事項ｃ−２にともない、補正前の請求項８に係る発明の発明特定事項である「前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップ」を削除する補正である。
　ところで、補正事項ｃ−２は、補正事項ｄによって補正前の請求項８に係る発明から削除された発明特定事項である「前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップ」を、「ライディングプラグ間」も「ギャップフィルする」と限定的に減縮した発明特定事項を、補正前の請求項７に加入する補正である。
　したがって、補正事項ｄは補正事項ｃ−２を勘案すると、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　よって、補正事項ｄは補正事項ｃ−２を勘案すると、特許法第１７条の２第５項の規定する要件を満たす。
　また、補正事項ｄは、発明特定事項を削除する補正であるから、補正事項ｄは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項ｄは、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしている。
（５）補正事項ｅについて
（５−１）補正事項ｅ−１について
　補正事項ｅ−１は、補正前の請求項１２に係る発明の発明特定事項である「前記ランディングプラグ間の基板及び前記素子分離膜をエッチングして第２トレンチを形成するステップ」について、「素子分離膜」をエッチングするという発明特定事項を削除する補正であり、特許請求の範囲の拡張に該当するので、特許法第１７条の２第５項の各号に掲げられたいずれの事項を目的とするものにも該当しない。
　したがって、補正事項ｅ−１は、特許法第１７条の２第５項に規定する要件を満たしていない。
　また、補正事項ｅ−１は、発明特定事項を削除する補正であるから、補正事項ｅ−１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項ｅ−１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしている。
（５−２）補正事項ｅ−２について
　補正事項ｅ−２は、補正前の請求項１２に、補正前の請求項１２には存在しなかった発明特定事項である「前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するステップ」を加入する補正であり、補正前の請求項１２に係る発明の発明特定事項を限定的に減縮する補正ではないので、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものには、該当しない。
　そして、補正事項ｅ−２が、特許法第１７条の２第５項第１号に掲げる請求項の削除、同項第３号に掲げる誤記の訂正、及び、同項第４号に掲げる明りょうでない記載の釈明のいずれにも該当しないことは、明らかである。
　したがって、補正事項ｅ−２は、特許法第１７条の２第５項に規定する要件を満たしていない。
　また、補正事項ｅ−２により補正された部分は、当初明細書等における図５Ｈの記載に基づくものであって、補正事項ｅ−２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項ｅ−２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしている。
（６）補正事項ｆについて
　補正事項ｆは、補正事項ｅ−２にともない、補正前の請求項１３に係る発明の発明特定事項である「前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップ」を削除する補正である。
　ところで、補正事項ｅ−２は、補正事項ｆによって補正前の請求項１３に係る発明から削除された発明特定事項である「前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップ」を、「ライディングプラグ間」も「ギャップフィルする」と限定的に減縮した発明特定事項を、補正前の請求項１２に加入する補正である。
　したがって、補正事項ｆは補正事項ｅ−２を勘案すると、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　よって、補正事項ｆは補正事項ｅ−２を勘案すると、特許法第１７条の２第５項の規定する要件を満たす。
　また、補正事項ｆは、発明特定事項を削除する補正であるから、補正事項ｆは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項ｆは、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしている。
（７）補正事項ｇについて
（７−１）補正事項ｇ−１について
　補正事項ｇ−１は、補正前の請求項２１に係る発明の発明特定事項である「前記ランディングプラグ間の基板及び前記素子分離膜をエッチングしてトレンチを形成するステップ」について、「素子分離膜」をエッチングするという発明特定事項を削除する補正であり、特許請求の範囲の拡張に該当するので、特許法第１７条の２第５項の各号に掲げられたいずれの事項を目的とするものにも該当しない。
　したがって、補正事項ｇ−１は、特許法第１７条の２第５項に規定する要件を満たしていない。
　また、補正事項ｇ−１は、発明特定事項を削除する補正であるから、補正事項ｇ−１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項ｇ−１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしている。
（７−２）補正事項ｇ−２について
　補正事項ｇ−２は、補正前の請求項２１に、補正前の請求項２１には存在しなかった発明特定事項である「前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するステップ」を加入する補正であり、補正前の請求項２１に係る発明の発明特定事項を限定的に減縮する補正ではないので、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものには、該当しない。
　そして、補正事項ｇ−２が、特許法第１７条の２第５項第１号に掲げる請求項の削除、同項第３号に掲げる誤記の訂正、及び、同項第４号に掲げる明りょうでない記載の釈明のいずれにも該当しないことは、明らかである。
　したがって、補正事項ｇ−２は、特許法第１７条の２第５項に規定する要件を満たしていない。
　また、補正事項ｇ−２により補正された部分は、当初明細書等における図４Ｇの記載に基づくものであって、補正事項ｇ−２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項ｇ−２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしている。
（８）補正事項ｈについて
　補正事項ｈは、補正事項ｇ−２にともない、補正前の請求項２２に係る発明の発明特定事項である「前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップ」を削除する補正である。
　ところで、補正事項ｇ−２は、補正事項ｈによって補正前の請求項２２に係る発明から削除された発明特定事項である「前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップ」を、「ライディングプラグ間」も「ギャップフィルする」と限定的に減縮した発明特定事項を、補正前の請求項２１に加入する補正である。
　したがって、補正事項ｈは補正事項ｇ−２を勘案すると、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　よって、補正事項ｈは補正事項ｇ−２を勘案すると、特許法第１７条の２第５項の規定する要件を満たす。
　また、補正事項ｈは、発明特定事項を削除する補正であるから、補正事項ｈは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項ｈは、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしている。
（９）新規事項の追加の有無及び補正の目的の適否についてのまとめ
　以上検討したとおり、補正事項ａ−１〜ｈは、特許法第１７条の２第３項に規定する要件を満たしている。よって、本件補正は特許法第１７条の２第３項に規定する要件を満たしている。
　一方、補正事項ｂ、ｄ、ｆ、ｈは、補正事項ａ−２，ｃ−２、ｅ−２、ｇ−２を勘案すると、特許法第１７条の２第５項に規定する要件を満たすが、補正事項ａ−１，ａ−２、ｃ−１，ｃ−２、ｅ−１、ｅ−２、ｇ−１、ｇ−２は特許法第１７条の２第５項に規定する要件を満たしていない。よって、本件補正は特許法第１７条の２第５項に規定する要件を満たしていない。
４．独立特許要件の検討
　上記「３．新規事項の追加の有無及び補正の目的の適否についての検討」において検討したとおり、本件補正は特許法第１７条の２第５項に規定する要件を満たしていない。
　しかしながら、本項では、仮に、本件補正が当該要件を満たすとした場合において、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が、いわゆる独立特許要件を満たすものであるか否かについて、請求項７に係る発明に関して、検討する。
（１）補正発明
　本件補正による補正後の請求項１〜２８に係る発明は、本件補正により補正された特許請求の範囲からみて、その特許請求の範囲の請求項１〜２８に記載されている事項により特定されるとおりのものであり、そのうちの請求項７に係る発明（以下「補正発明」という。）は、次のとおりである。
「【請求項７】
　基板に素子分離膜を形成するステップと、
　前記基板の全面にプラグ導電膜を形成するステップと、
　前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、
　前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップと、
　前記トレンチの表面上にゲート絶縁膜を形成するステップと、
　前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、
　前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するステップと、
　を含むことを特徴とする半導体装置の製造方法。」
（２）各引用例の記載事項と引用発明
（２−１）引用例１
（２−１−１）引用例１の記載事項
　本願の優先権主張の日前に外国において頒布され、原査定の根拠となった拒絶理由通知で引用された刊行物である、米国特許第７０７１０５９号明細書（以下「引用例１」という。）には、 METHOD FOR FORMING RECESS GATE OF SEMICONDUCTOR DEVICE（発明の名称）に関して、Ｆｉｇ．１〜Ｆｉｇ．２ｊとともに、以下の事項が記載されている（なお、摘記箇所に続いて当審訳を記載する。また下線は当審において付加した。以下同じ。）。
ａ．「In accordance with the above-described conventional method for forming a recess gate of a semiconductor device, when misalignment between a device isolation film and the gate structure occurs resistance of a storage node contact region of one cell of the two sharing one active region occurs due to overlay.」（第１欄第３４行〜第３９行）
（当審訳：半導体装置のリセスゲートを形成する上述した従来の方法に従って、素子分離膜とゲート構造との間のズレが生じたとき、オーバーレイにより、１つの活性領域を共有する２つのセルのうち一方のストレージノードコンタクト領域に抵抗が生じる。）
ｂ．「Moreover, the misalignment between the device isolation film and the gate structure causes the storage contact region to be not completely exposed in a subsequent etching process for forming a landing plug contact hole. As a result, the tWR characteristic of the device is deteriorated.」（第１欄第４０行〜第４４行）
（当審訳：また、素子分離膜とゲート構造との間のズレは、ランディングプラグコンタクトホールを形成するための後続のエッチング工程において、ストレージコンタクト領域が完全に露出しない原因となる。その結果、デバイスのtWR特性が劣化する。）
ｃ．「FIGS. 2 a through  2 d illustrate 
a method for forming a recess gate of a semiconductor device 
（当審訳：図２ａ−２ｄは、本発明の好適な実施形態に従って、
半導体装置のリセスゲートの形成方法
ｄ．「Referring to  FIG. 2 a, 
a device isolation film  110  defining an active region is formed on a semiconductor substrate  100 
（当審訳：図２ａを参照するに、
活性領域を画定する素子分離膜１１０が半導体基板１００に形成される
ｅ．「Referring to  FIG. 2 b, 
a polysilicon layer  120  is formed on the entire surface including a surface of the semiconductor substrate  100 .
（当審訳：図２ｂを参照するに、
ポリシリコン層１２０が半導体基板１００の表面を含む全面に形成される
ｆ．「Referring to  FIG. 2 c, 
the polysilicon layer  120  is etched using the first photoresist film pattern  130  as an etching mask to form a polysilicon layer pattern  125  covering the contact region. 
（当審訳：図２ｃを参照するに、
ポリシリコン層１２０が第１フォトレジスト膜パターン１３０をエッチングマスクとして用いてエッチングされ、コンタクト領域を覆うポリシリコン層パターン１２５が形成される。
ｇ．「Referring to  FIG. 2 e, 
a predetermined thickness of the semiconductor substrate  100  is etched using the polysilicon layer pattern  125  including the insulating film  155  as an etching mask to form the recess gate region  160  in the active region. 
（当審訳：図２ｅを参照するに、
半導体基板１００の所定の厚みが、エッチングマスクとして機能する絶縁膜１５５を含むポリシリコン層パターン１２５を用いてエッチングされ、活性領域においてリセスゲート領域１６０を形成する。
ｈ．「Referring to  FIG. 2 f, 
a planarized gate polysilicon layer  170  at least filling up the recess gate region  160  is formed on the entire surface.
（当審訳：図２ｆを参照するに、
少なくともリセスゲート領域１６０を充てんする、平坦化されたゲートポリシリコン層１７０が全面に形成される。
ｉ．Ｆｉｇ．２ｅには、リセスゲート領域１６０をポリシリコン層パターン１２５とポリシリコン層パターン１２５の間に形成することが記載されている。
（２−１−２）引用発明
ア．上記ｄ．で記載したとおり、引用例１には、活性領域を画定する素子分離膜１１０が半導体基板１００に形成されることが記載されている。すなわち、引用例１には、活性領域を画定する素子分離膜１１０を半導体基板１００に形成することが記載されている。
イ．上記ｅ．で記載したとおり、引用例１には、ポリシリコン層１２０が半導体基板１００の表面を含む全面に形成されることが記載されている。すなわち、引用例１には、ポリシリコン層１２０を半導体基板１００の表面を含む全面に形成することが記載されている。
ウ．上記ｆ．で記載したとおり、引用例１には、ポリシリコン層１２０が第１フォトレジスト膜パターン１３０をエッチングマスクとして用いてエッチングされ、コンタクト領域を覆うポリシリコン層パターン１２５が形成されることが記載されている。すなわち、引用例１には、ポリシリコン層１２０を第１フォトレジスト膜パターン１３０をエッチングマスクとして用いてエッチングし、コンタクト領域を覆うポリシリコン層パターン１２５を形成することが記載されている。
エ．上記ｇ．で記載したとおり、引用例１には、半導体基板１００の所定の厚みが、エッチングマスクとして機能する絶縁膜１５５を含むポリシリコン層パターン１２５を用いてエッチングされ、活性領域においてリセスゲート領域１６０を形成することが記載されている。すなわち、引用例１には、半導体基板１００の所定の厚みを、エッチングマスクとして機能する絶縁膜１５５を含むポリシリコン層パターン１２５を用いてエッチングし、活性領域においてリセスゲート領域１６０を形成することが記載されている。
　また上記ｉ．で指摘したＦｉｇ．２ｅの図示態様には、リセスゲート領域１６０をポリシリコン層パターン１２５とポリシリコン層パターン１２５の間に形成することが記載されている。
　以上をまとめると、引用例１には、半導体基板１００の所定の厚みを、エッチングマスクとして機能する絶縁膜１５５を含むポリシリコン層パターン１２５を用いてエッチングし、活性領域においてリセスゲート領域１６０を形成するとともに、リセスゲート領域１６０をポリシリコン層パターン１２５とポリシリコン層パターン１２５の間に形成することが記載されている。
オ．上記ｈ．で記載したとおり、引用例１には、少なくともリセスゲート領域１６０を充てんする、平坦化されたゲートポリシリコン層１７０が全面に形成されることが記載されている。すなわち、引用例１には、少なくともリセスゲート領域１６０を充てんする、平坦化されたゲートポリシリコン層１７０を全面に形成することが記載されている。
カ．上記ｃ．で記載したとおり、引用例１には、半導体装置のリセスゲートの形成方法が記載されている。
キ．以上のア．〜カ．から、引用例１には次の発明（以下、「引用発明」という。）が記載されている。
「活性領域を画定する素子分離膜１１０を半導体基板１００に形成し、
ポリシリコン層１２０を前記半導体基板１００の表面を含む全面に形成し、
前記ポリシリコン層１２０を第１フォトレジスト膜パターン１３０をエッチングマスクとして用いてエッチングし、コンタクト領域を覆うポリシリコン層パターン１２５を形成し、
前記半導体基板１００の所定の厚みを、エッチングマスクとして機能する絶縁膜１５５を含む前記ポリシリコン層パターン１２５を用いてエッチングし、前記活性領域においてリセスゲート領域１６０を形成するとともに、前記リセスゲート領域１６０を前記ポリシリコン層パターン１２５と前記ポリシリコン層パターン１２５の間に形成し、
少なくとも前記リセスゲート領域１６０を充てんする、平坦化されたゲートポリシリコン層１７０を全面に形成する
半導体装置のリセスゲートの形成方法。」
（２−２）引用例２
（２−２−１）引用例２の記載事項
　本願の優先権主張の日前に外国において頒布され、原査定の根拠となった拒絶理由通知において引用された刊行物である、韓国公開特許第１０−２００７−００６９７５５号公報には、図１〜図７とともに、次の記載がある。 
ａ．
（当審訳：以下、添付した図面を参照し、本発明の望ましい実施例を詳細に説明する。
まず、本発明の技術的原理を説明すれば、本発明は、バルブ型ゲート及び自己整列コンタクトを有する半導体素子の製造方法に関するものであり、上記素子分離膜用ハードマスク膜を、ポリシリコン膜と窒化膜の積層膜で形成する。次に、上記ポリシリコン膜と窒化膜をリセスゲート用ハードマスク膜として利用し、溝を形成する。
図1〜図7は、本発明の半導体素子の製造方法を説明するための工程別断面図で、これを詳しく説明すると、次の通りである。
図1を見ると、アクティブ領域及び素子分離領域が具備された半導体基板（10）上に、ポリシリコン膜（20）と窒化膜（30）を順に蒸着する。次に、上記窒化膜（30）上に素子分離領域を露出させる第1感光膜パターン（図示せず）を形成する。その次に、上記窒化膜（30）とポリシリコン膜（20）をエッチングした後、上記第1感光膜パターンを除去する。続いて、上記露出した基板部分をエッチングし、素子分離領域にトレンチ（40）を形成する。
図2を見ると、上記トレンチ（40）を含むエッチングされた窒化膜（30）上に、ゲート予定領域を露出させる第2感光膜パターン（図示せず）を形成する。次に、上記窒化膜（30）とポリシリコン膜（20）をエッチングし、基板のアクティブ領域のゲート予定領域を露出させる。その次に、上記第2感光膜パターンを除去した状態で、上記トレンチを埋めるように、基板結果物上に素子分離用絶縁膜を蒸着してから、これをCMPした後、続いて、上記CMPした素子分離用絶縁膜を基板部分が露出するまでエッチングし、素子分離膜（50）を形成する。 
図3を見ると、上記素子分離膜（50）を含む基板全面上に、ポリシリコン膜（20）と後続のゲート電極物質間の絶縁のためのスペーサ用絶縁膜を形成する。次に、上記スペーサ用絶縁膜を全面エッチングして、上記残留したポリシリコン膜（20）と窒化膜（30）の両側壁にスペーサ（60）を形成する。その次に、上記スペーサ（60）を含む基板全面上に絶縁膜（70）を蒸着する。この時、上記絶縁膜（70）は、シリコン窒化膜（SiN）とシリコン酸化膜（SiO）を順次積層して形成させるか、又は、シリコン窒化膜とシリコン酸化膜を少なくとも2層以上繰り返し積層する。
図4を見ると、上記絶縁膜（70）上に、ゲート予定領域を露出させる第3感光膜パターン（図示せず）を形成する。次に、上記絶縁膜（70）を全面エッチングし、基板のアクティブ領域のゲート予定領域を露出させる。
図5を見ると、上記露出した基板をエッチングし、バルブ型プロファイルを持つ溝（80）を形成すると共に、絶縁膜エッチング時に残留した絶縁膜を除去する。
すなわち、溝を形成するための基板部分のエッチング時、基板に対する低選択比を有するシリコン窒化膜により、基板の深さ（横）は増加するようになり、基板に対する高選択比を有するシリコン膜酸化膜により、基板の幅（縦）が広くなり、結果的にバルブ型プロファイルを持つ溝（80）を形成することになる。
つまり、溝を形成するための基板エッチング時、基板に対する低選択比と高選択比を有するシリコン窒化膜とシリコン酸化膜により、バルブ型プロファイルを有する溝（80）を形成することになる。
図6を見ると、上記溝（80）上にゲート絶縁膜（90a）を形成した後、上記ゲート絶縁膜（90a）が形成された溝（80）及び素子分離膜（50）上にゲート導電膜（90b）を蒸着する。
次に、上記ゲート導電膜（90b）をエッチングして、リセスゲート（90）を形成する。
ここで、本発明は、溝を形成するための基板エッチング工程時に使用する露光工程と、ゲート形成のためのゲート材料エッチング工程時に使用する露光工程のような2回の高分解能装置の工程を1回に減らし、ゲートと溝の間に起こるずれの問題を解決することができる。
又、上記シリコン窒化膜とシリコン酸化膜を利用して溝を形成することにより、工程簡略化が可能となる。
図7を見ると、
上記エッチングされたゲート導電膜（90b）を含む基板上に、層間絶縁膜（100）を蒸着する。次に、上記ポリシリコン膜（20）が露出するまで層間絶縁膜（100）をCMPしてポリシリコン膜（20）を露出させる
ここで、本発明は、素子分離用エッチングマスクとして使用する
ポリシリコン膜をランディングプラグコンタクトとして使用する
したがって、本発明は、リセスゲート及びランディングプラグコンタクトをずれなく形成することができ、又、工程段階を簡素化することにより、結果的に素子の歩留まりの向上を期待することができる。
以後は、図示していないが、公知の一連の後続工程を順番に行い、本発明による半導体素子を製造する。）
ｂ．ｄｒａｗｉｎｇ６、ｄｒａｗｉｎｇ７の図示態様には、ゲート導電膜（９０ｂ）の高さをポリシリコン膜（２０）の高さより低くすることが記載されている。
（２−２−２）引用例２に記載の技術
　上記（２−２−１）から，引用例２には，次の技術事項が記載されていると認められる。
 
「ゲート導電膜（９０ｂ）をエッチングして、ゲート導電膜（９０ｂ）の高さをポリシリコン膜（２０）の高さより低くし、エッチングされたゲート導電膜（９０ｂ）を含む基板上に、層間絶縁膜（１００）を蒸着し、ポリシリコン膜（２０）が露出するまで層間絶縁膜（１００）をＣＭＰしてポリシリコン膜（２０）を露出させ、ポリシリコン膜をランディングプラグコンタクトとして使用すること。」
（３）対比
　補正発明と引用発明とを対比する。
ア．引用発明の「素子分離膜１１０」は、補正発明の「素子分離膜」に相当する。
　また引用発明の「半導体基板１００」は、補正発明の「基板」に相当する。
　したがって、引用発明の「活性領域を画定する素子分離膜１１０を半導体基板１００に形成」することは、補正発明の「基板に素子分離膜を形成するするステップ」に相当する。
イ．引用発明の「ポリシリコン層１２０」は、補正発明の「プラグ導電膜」に相当する。
　したがって、引用発明の「ポリシリコン層１２０を前記半導体基板１００の表面を含む全面に形成」することは、補正発明の「前記基板の全面にプラグ導電膜を形成するステップ」に相当する。
ウ．引用発明の「ポリシリコン層パターン１２５」は、補正発明の「ランディングプラグ」に相当する。
　したがって、引用発明の「前記ポリシリコン層１２０を第１フォトレジスト膜パターン１３０をエッチングマスクとして用いてエッチングし、コンタクト領域を覆うポリシリコン層パターン１２５を形成」することは、補正発明の「前記プラグ導電膜をエッチングしてランディングプラグを形成するステップ」に相当する。
エ．引用発明の「リセスゲート領域１６０」は、「絶縁膜１５５を含むポリシリコン層パターン１２５」を「エッチングマスク」として、「半導体基板１００の所定の厚み」を「エッチング」したものであるから、「リセスゲート領域１６０」が「半導体基板１００」に形成されたトレンチであるということができる。
　したがって、引用発明の「前記半導体基板１００の所定の厚みを、エッチングマスクとして機能する絶縁膜１５５を含む前記ポリシリコン層パターン１２５を用いてエッチングし、前記活性領域においてリセスゲート領域１６０を形成するとともに、前記リセスゲート領域１６０を前記ポリシリコン層パターン１２５と前記ポリシリコン層パターン１２５の間に形成」することは、補正発明の「前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップ」に相当する。
オ．引用発明では、少なくとも「リセスゲート領域１６０」を「充てん」する、平坦化された「ゲートポリシリコン層１７０」を全面に形成することから、引用発明の「ゲートポリシリコン層１７０」は、「リセスゲート領域１６０」を埋め込むものと認められる。
　したがって、引用発明の「少なくとも前記リセスゲート領域１６０を充てんする、平坦化されたゲートポリシリコン層１７０を全面に形成」することと、補正発明の「前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップ」とは、「前記トレンチを埋め込む埋め込みゲートを形成するステップ」という点で共通する。
カ．引用発明の「半導体装置のリセスゲートの形成方法」は、補正発明の「半導体装置の製造方法」に相当する。
キ．そうすると、補正発明と引用発明とは、以下の点で一致し、以下の各点で相違している。
≪一致点≫
「基板に素子分離膜を形成するステップと、
　前記基板の全面にプラグ導電膜を形成するステップと、
　前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、
　前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップと、
　前記トレンチを埋め込む埋め込みゲートを形成するステップと、
　を含むことを特徴とする半導体装置の製造方法。」
≪相違点１≫
　補正発明は、トレンチの表面上に「ゲート絶縁膜」を形成し、「ゲート絶縁膜」上に埋め込みゲートを形成するのに対して、引用発明にはその点が特定されていない点。
≪相違点２≫
　補正発明は、トレンチの「一部を埋め込む埋め込みゲートを形成する」のに対して、引用発明では、ゲートポリシリコン層１７０はリセスゲート領域１６０を充てんする点。
≪相違点３≫
　補正発明は、前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するのに対して、引用発明ではその点が特定されていない点。
（４）当審の判断
（４−１）相違点１について
ア．半導体基板に形成したトレンチにゲートを形成する際、トレンチの表面上にゲート絶縁膜を形成し、ゲート絶縁膜上に埋め込みゲートを形成することは、以下に示す周知例１〜３に記載されるように従来から周知の技術である。
イ．周知例１：特開２００９−７６９０９号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である、特開２００９−７６９０９号公報には、「ストレージノードを有する半導体装置及びその形成方法」（発明の名称）に関して、図１及び図４とともに、次の記載がある。
ａ．「【００４９】
　
図１、及び図４Ａないし図４Ｃに示すように、本発明の態様によって、前記パッド基底膜１３及びパッドマスク膜１６をマスクとして用いてモールディングホール１９にゲート絶縁膜２３を図４Ａのように形成させる。
前記ゲート絶縁膜２３上に位置してモールディングホール１９を部分的にそれぞれ埋め込むゲート２６を図４Ａのように形成させる。
ウ．周知例２：特開２００９−７６９１２号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である、特開２００９−７６９１２号公報には、「厚さが減少した半導体素子、これらを採用する電子製品及びその製造方法」（発明の名称）に関して、図３及び図５とともに、次の記載がある。
ａ．「【００８０】
　
図３、図５Ａ及び図５Ｂに示すように、前記セルゲートトレンチ１５を有する半導体基板上にセルゲート誘電膜２１を形成することができる。
【００８１】
　
前記セルゲート誘電膜２１を有する半導体基板上に、前記セルゲートトレンチ１５を埋め込むセルゲートパターン２４を形成することができる。
そして、前記セルゲートパターン２４は前記セル活性領域３ａの上部表面よりも低いレベルに位置するように前記セルゲートトレンチ１５を部分的に埋め込むことができる。
【００８２】
　前記セルゲートトレンチ１５の残り部分を埋め込むセルゲートキャッピングパターン２７を形成することができる。前記セルゲートキャッピングパターン２７は、シリコン酸化膜、シリコン窒化膜及びシリコン酸窒化膜のうちの少なくとも一つを含むように形成することができる。」
エ．周知例３：特開平７−６６２９７号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平７−６６２９７号公報には、「半導体記憶装置」（発明の名称）に関して、図４及び図５とともに、次の記載がある。
ａ．「【００２２】
次いで、図４(a) および図４(b) に示すように、コンケーブトレンチ４の表面処理を行った後、表面酸化を行いゲート絶縁膜５を形成し、さらにこの上層に多結晶シリコン膜からなるゲート電極６を埋め込む。ここでゲート電極の高さは基板表面よりも低くなるようにして完全に埋め込まれた形状となるようにする。
オ．引用発明は、半導体基板１００に形成したリセスゲート領域１６０にゲートポリシリコン層１７０を形成するものであるから、上記周知技術を勘案して、リセスゲート領域１６０の表面上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲートポリシリコン層１７０を形成するよう構成することは、当業者が容易に想到し得た範囲に含まれる程度のものである。
（４−２）相違点２、３について
ア．上記（２−２−２）に記載したように、引用例２には次の技術事項が記載されていると認められる。
「ゲート導電膜（９０ｂ）をエッチングして、ゲート導電膜（９０ｂ）の高さをポリシリコン膜（２０）の高さより低くし、エッチングされたゲート導電膜（９０ｂ）を含む基板上に、層間絶縁膜（１００）を蒸着し、ポリシリコン膜（２０）が露出するまで層間絶縁膜（１００）をＣＭＰしてポリシリコン膜（２０）を露出させ、ポリシリコン膜をランディングプラグコンタクトとして使用すること。」
イ．引用例１と引用例２はいずれも、プラグとして用いるポリシリコンパターンを形成した後、ゲート用の溝を形成するという共通の技術分野に属するものである。
　また引用発明は、コンタクト領域における抵抗の増加及びｔＷＲ特性を抑えることを目的として、リセスゲート領域を形成する前に、コンタクト領域を覆うポリシリコン層パターンを設けることによってコンタクト領域を形成するものであるから、引用発明において、リセスゲート領域を形成した後、どのようにゲート電極を形成するかは、当業者が適宜選択し得る程度の事項である。
　したがって、引用発明に引用例２に記載された技術事項を適用して、ゲートポリシリコン層１７０をエッチングして、ゲートポリシリコン層１７０の高さをポリシリコン層パターン１２５より低くし、エッチングされたゲートポリシリコン層１７０を含む半導体基板１００上に、層間絶縁膜を蒸着し、ポリシリコン層パターン１２５が露出するまで層間絶縁膜をＣＭＰしてポリシリコン層パターン１２５を露出させ、ポリシリコン層パターン１２５をランディングプラグコンタクトとして使用することは、当業者が適宜選択し得る程度の事項である。このとき、層間絶縁膜が、ゲートポリシリコン層１７０の上部及びポリシリコン層パターン１２５間を埋めていることは明らかである。
　また、層間絶縁膜はゲートポリシリコン層１７０の上部及びポリシリコン層パターン１２５間に形成されることから、層間絶縁膜が、ゲートポリシリコン層１７０及びポリシリコン層パターン１２５の側面の酸化を抑制するシール機能を有していることは明らかである。
ウ．そして、引用発明に引用例２に記載された技術事項を適用して、ゲートポリシリコン層１７０をエッチングして、ゲートポリシリコン層１７０の高さをポリシリコン層パターン１２５より低くする際、ゲートポリシリコン層１７０の高さをどこまで低くするかは、当業者が適宜選択し得る程度の事項である。
　また、トレンチに埋め込むゲート電極の高さを半導体基板より低くすることは、上記（４−１）に示した周知例１〜３に記載されているように周知の技術である。
　したがって、引用発明に引用例２に記載された技術事項を適用して、ゲートポリシリコン層１７０をエッチングして、ゲートポリシリコン層１７０の高さをポリシリコン層パターン１２５より低くする際、リセスゲート領域１６０に埋め込むゲートポリシリコン層１７０の高さを半導体基板１００より低くする、すなわち、リセスゲート領域１６０の一部を埋め込むゲートポリシリコン層１７０を形成するよう構成することに何ら技術的困難性は認められない。
エ．なお、上記（４−１）に記載したように、引用発明において、上記（４−１）に記載した周知の技術を勘案して、リセスゲート領域１６０の表面上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲートポリシリコン層１７０を形成するよう構成することは、当業者が容易に想到し得た範囲に含まれる程度のものである。
　このとき、ゲート絶縁膜がリセスゲート領域１６０の一部を埋め込み、ゲートポリシリコン層１７０がリセスゲート領域１６０の一部を埋め込むことは明らかである。
　したがって、引用発明において、上記（４−１）に記載した周知の技術を勘案すると、リセスゲート領域１６０の表面上にゲート絶縁膜を形成し、ゲート絶縁膜上にリセスゲート領域１６０の一部を埋め込むゲートポリシリコン層１７０を形成することになるものと認められる。
オ．以上をまとめると、引用発明において、リセスゲート領域１６０の一部を埋め込むゲートポリシリコン層１７０を形成すること、及び、ゲートポリシリコン層１７０の上部及びポリシリコン層パターン１２５間を埋めるように層間絶縁膜を形成することは、当業者が容易に想到し得た範囲に含まれる程度のものである。
（４−３）審判請求人の主張について
ア．審判請求人は、審判請求書において、
「３．本願発明の内容 
　本発明の請求項１に係る半導体装置の製造方法（以下、「本願発明１」と略称します）は、埋め込みゲートの上部及びライディングプラグ間をギャップフィルするシール膜を形成するステップ（以下、シール膜形成ステップと称します）を有することを特徴とします。つまり、本願発明１のシール膜形成ステップでは、埋め込みゲートの上部だけでなくライディングプラグ間（ライディングプラグの側面間）をもシール膜でギャップフィルされます。換言すると、シール膜形成ステップでは、ライディングプラグ間の隙間を含む埋め込みゲートの上部をシール膜で埋め込みます。 
　この本願発明１によれば、シール膜形成ステップにおいて、埋め込みゲートの上部に加えてさらにランディングプラグ間がギャップフィルされるため、ランディングプラグを囲む別の絶縁膜が不要となります。つまり、本願発明１によれば、ランディングプラグを囲むための絶縁膜を別途形成する必要はありません。 
　本願発明１によれば、埋め込みゲートの酸化が抑制されるとともに、別途の絶縁膜形成を要することなく、ランディングプラグの側面も保護することができます。請求項７、１２、２１に係る発明においても上記同様の効果が発揮されます。」
と主張している。
イ．上記主張について検討する。
　上記（４−２）イ．において記載したように、引用発明に引用例２に記載された技術事項を適用すると、層間絶縁膜はゲートポリシリコン層１７０の上部及びポリシリコン層パターン１２５間に形成されることから、層間絶縁膜が、ゲートポリシリコン層１７０及びポリシリコン層パターン１２５の側面の酸化を抑制するシール機能を有していることは明らかである。
　また、既に所定の機能を有している場合、当該所定の機能を実現するための構成を追加する必要がないことは当然のことである。したがって、引用発明に引用例２に記載された技術事項を適用した場合、ゲートポリシリコン層１７０及びポリシリコン層パターン１２５の側面の酸化を抑制するという目的のために別途の絶縁膜が不要であることは明らかである。
　よって、審判請求人の主張する本願特有の効果は、引用発明及び引用例２に記載された技術事項から、自明のことと認められる。
（５）独立特許要件についてのまとめ
　以上のとおり、補正後の特許請求の範囲の請求項７に記載されている事項により特定される補正発明は特許出願の際独立して特許を受けることができないものであるから、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合しない。
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項に規定する要件を満たしていない。
　また、仮に当該要件を満たすとしても、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
第３．本願発明について
１．本願発明
　前記のとおり、平成２６年１２月１９日に提出された手続補正書による補正は却下されたので、本願の請求項１〜２８に係る発明は、平成２６年５月１３日に提出された手続補正書により補正された特許請求の範囲の記載からみて、その特許請求の範囲の請求項１〜２８に記載されている事項により特定されるとおりのものであり、そのうちの請求項７に係る発明（以下、「本願発明」という。）は、再掲すると次のとおりのものである。
「【請求項７】
　基板に素子分離膜を形成するステップと、
　前記基板の全面にプラグ導電膜を形成するステップと、
　前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、
　前記ランディングプラグ間の基板及び前記素子分離膜をエッチングしてトレンチを形成するステップと、
　前記トレンチの表面上にゲート絶縁膜を形成するステップと、
　前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、
　を含むことを特徴とする半導体装置の製造方法。」
２．各引用例の記載事項と引用発明
２−１．引用例１
　引用例１の記載事項については、第２．３．（２）（２−１）（２−１−１）ａ．〜ｉ．において摘記したとおりである。
　そして、引用発明については、第２．３．（２）（２−１）（２−１−２）キ．において認定したとおりである。
２−２．引用例２
　引用例２の記載事項については、第２．３．（２）（２−２）（２−２−１）ａ．〜ｂ．において摘記したとおりである。
　そして、引用例２に記載の技術については、第２．３．（２）（２−２）（２−２−２）において認定したとおりである。
３．対比
　本願発明と引用発明とを対比する。
ア．引用発明の「素子分離膜１１０」は、本願発明の「素子分離膜」に相当する。
　また引用発明の「半導体基板１００」は、本願発明の「基板」に相当する。
　したがって、引用発明の「活性領域を画定する素子分離膜１１０を半導体基板１００に形成」することは、本願発明の「基板に素子分離膜を形成するステップ」に相当する。
イ．引用発明における「ポリシリコン層１２０」は、本願発明の「プラグ導電膜」に相当する。
　したがって、引用発明の「ポリシリコン層１２０を前記半導体基板１００の表面を含む全面に形成」することは、本願発明の「前記基板の全面にプラグ導電膜を形成する」ステップに相当する。
ウ．引用発明の「ポリシリコン層パターン１２５」は、本願発明の「ランディングプラグ」に相当する。
　したがって、引用発明の「前記ポリシリコン層１２０を第１フォトレジスト膜パターン１３０をエッチングマスクとして用いてエッチングし、コンタクト領域を覆うポリシリコン層パターン１２５を形成」することは、本願発明の「前記プラグ導電膜をエッチングしてランディングプラグを形成するステップ」に相当する。
エ．引用発明の「リセスゲート領域１６０」は、「絶縁膜１５５を含むポリシリコン層パターン１２５」を「エッチングマスク」として、「半導体基板１００の所定の厚み」を「エッチング」したものであるから、「リセスゲート領域１６０」が「半導体基板１００」に形成されたトレンチであるこということができる。
　したがって、引用発明の「前記半導体基板１００の所定の厚みを、エッチングマスクとして機能する絶縁膜１５５を含む前記ポリシリコン層パターン１２５を用いてエッチングし、前記活性領域においてリセスゲート領域１６０を形成するとともに、前記リセスゲート領域１６０を前記ポリシリコン層パターン１２５と前記ポリシリコン層パターン１２５の間に形成」することと、本願発明の「前記ランディングプラグ間の基板及び前記素子分離膜をエッチングしてトレンチを形成するステップ」とは、「前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップ」という点で共通する。
オ．引用発明では、少なくとも「リセスゲート領域１６０」を「充てん」する、平坦化されたゲートポリシリコン層１７０を全面に形成することから、引用発明の「ゲートポリシリコン層１７０」は、「リセスゲート領域１６０」を埋め込むものと認められる。
　したがって、引用発明の「少なくとも前記リセスゲート領域１６０を充てんする、平坦化されたゲートポリシリコン層１７０を全面に形成」することと、本願発明の「前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップ」とは、「前記トレンチを埋め込む埋め込みゲートを形成するステップ」という点で共通する。
カ．引用発明の「半導体装置のリセスゲートの形成方法」は、本願発明の「半導体装置の製造方法」に相当する。
キ．そうすると、本願発明と引用発明とは、以下の点で一致し、以下の各点で相違している。
≪一致点≫
「基板に素子分離膜を形成するステップと、
　前記基板の全面にプラグ導電膜を形成するステップと、
　前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、
　前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップと、
　前記トレンチを埋め込む埋め込みゲートを形成するステップと、
　を含むことを特徴とする半導体装置の製造方法。」
≪相違点４≫
　本願発明は、「素子分離膜」をエッチングしてトレンチを形成するのに対して、引用発明ではその点が特定されていない点。
≪相違点５≫
　本願発明は、トレンチの表面上に「ゲート絶縁膜」を形成し、「ゲート絶縁膜」上に埋め込みゲートを形成するのに対して、引用発明にはその点が特定されていない点。
≪相違点６≫
　本願発明は、トレンチの「一部を埋め込む埋め込みゲートを形成する」のに対して、引用発明では、ゲートポリシリコン層１７０はリセスゲート領域１６０を充てんする点。
４．当審の判断
４−１．相違点４について
ア．メモリにおいて、基板及び素子分離膜にトレンチを形成し、当該トレンチにゲート絶縁膜及びゲート電極を形成することは、以下に示す周知例４〜５に記載されるように周知である。
イ．周知例４：特開２００８−１３５４５８号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である、特開２００８−１３５４５８号公報には、「半導体装置及びその製造方法」（発明の名称）に関して、図２〜図１１とともに、次の記載がある。
ａ．「【００１６】
　
図２に示す断面構造に示す如く、半導体基板１においてトレンチ分離絶縁膜２に区画された活性領域Ｋにソース４ａ、ドレイン３、ソース４ｂが離間して形成され、ソース４ａとドレイン３との間に半導体基板１を掘り下げて形成した溝１１が形成され、ドレイン３とソース４ｂとの間の位置に半導体基板１を掘り下げて形成した溝１２が形成され、これら溝１１、１２の両側に位置するトレンチ分離絶縁膜２の上にも溝１３が形成されている。
　これらの溝１１、１２はワード配線７に沿って連続形成されている。前記溝１１はソース４ａとドレイン３との間に位置するように形成され、前記溝１２はドレイン３とソース４ｂとの間に位置するように形成されている。
　この形態のトレンチゲート型のトランジスタ構造においては、ドレイン３、ソース４ａおよび４ｂとの対比位置関係やチャネル形状に応じて溝の内壁部の形状を形成するので、図に示す形状には限るものではない。
【００１７】
　前記溝１１、１２の内周面と各溝周縁部の基板上面位置までゲート絶縁膜１７が形成され、溝１１、１２の各ゲート絶縁膜１７の内側には、各ゲート絶縁膜１７に接するようにゲート電極８が各溝から若干上方にまで突出するように形成され、各ゲート電極８上にはワード配線７と絶縁膜ハードマスク１５が積層形成され、半導体基板１から上方に突出されているゲート電極８の上部側とその上に位置するワード配線７の一部とその上に位置する絶縁膜ハードマスク１５の両側に位置するようにＬＤＤサイドウォール１６が形成されている。
なお、トレンチ分離絶縁膜２に形成された溝１３の内部にもゲート電極材料８ａが形成され、その上にワード配線７と絶縁膜ハードマスク１５が積層形成されている。
　図３は溝部を拡大した断面模式図である。溝１１、１２に形成されているゲート絶縁膜１７は、溝１１、１２の内面側にほぼ均一の厚さに形成された薄膜部１７ａと、前記薄膜部１７ａに連続するように溝１１、１２の開口部内周縁に形成された厚膜部１７ｂと、前記厚膜部１７ｂに連続するように溝１１、１２の開口部外周縁の半導体基板１の表面側にまで形成された被覆部１７ｃとから構成されている。なお、この被覆部１７ｃの厚さは先の薄膜部１７ａの厚さと同等に形成されている。
　本実施形態の構造においてゲート絶縁膜１７は例えば半導体基板１のシリコンを熱酸化して形成されたものである。また、厚膜部１７ｂについては、半導体基板１に対して後述するシリコンイオン注入を行い、注入部分をアモルファス化して酸化レートを上げ、更に熱酸化することにより他の部分より厚膜状に形成したものである。
【００１８】
　
なお、図２において、前記ドレイン３、ソース４ａおよび４ｂの各々の上方側には基板コンタクト用の導体部１８ａ、１８ｂ、１８ｃが積層形成され、これらの導体部により図１に示す基板コンタクト５ａ、５ｂ、５ｃが構成されて、本願構造の半導体装置を後述するＤＲＡＭに適用した場合のＤＲＡＭのキャパシタ構造に接続できるように構成されている。
ｂ．「【００２１】
　次に、本発明構造に係るトレンチゲート型のトランジスタの製造方法の一例について、図４〜図１１を参照して工程順に説明する。
　図４に示すように、シリコン基板４０にＳＴＩ法によりトレンチ分離絶縁膜（素子分離絶縁膜）４１を形成し、各々の活性領域を絶縁分離する。シリコン基板全面に熱酸化法により７５０〜１１００℃程度の温度で熱酸化膜を形成し、更にその上にＣＶＤ（Chemical Vapor Deposition）法でシリコン窒化膜（ＳｉＮ膜）を積層し、これらをパターニングして所望の領域に熱酸化膜の絶縁膜４２とＳｉＮ膜（窒化膜）４３の積層パターンを残す。
【００２２】
　
次に、図５に示すようにメモリセル内の熱酸化膜４２とＳｉＮ膜４３により覆われていないシリコン基板４０を異方性ドライエッチングすることでトレンチゲートトランジスタのチャネル領域となる溝４６を形成する。また、溝４６、４６の両側においてトレンチ分離絶縁膜４１の上にも溝４７が形成される。
　先の溝４６は先に説明した如く、間欠的に配列形成された活性領域内のトランジスタのチャネル領域に対応し、ソースとドレインとの間に位置するように形成する。
　また、これらの溝形成後、必要に応じて水素雰囲気中において高温のベークを行うことが好ましい。」
ｃ．「【００２４】
　
酸及びフッ酸溶液での前処理を行った後、７００〜１１００℃で熱酸化し、図６に示すように溝４６、４７の内側にゲート酸化膜（絶縁膜）４８を半導体基板１上に絶縁膜４８を形成する。
　また、この時、７５０℃Ｈ2／Ｏ2雰囲気の低温のウエット酸化を用いると、アモルファスシリコンとシリコン結晶の酸化レートの差が大きくなるので、厚膜部５２を形成する上で有利となる。この条件では、トレンチ内ゲート酸化膜を６ｎｍで形成する場合、シリコン注入したアモルファス領域には９ｎｍの厚さの酸化膜を形成することができる。
　
さらに連続して不純物をドーピングしたシリコン膜からなるゲート導電膜４４を５００から６００℃程度の温度でＣＶＤ法にて堆積する。
　次に、ソースドレイン形成用の所望の領域に１×１０12〜５×１０14ｃｍ-2程度のＰなどの不純物をイオン注入し、９００〜１１００℃の温度でアニールを行い、不純物拡散層を活性化する。これによりソース、ドレインとなる不純物拡散層５０を図７に示すように形成することができる。なお、不純物拡散層５０の底面は、前記酸化促進部の底部に位置整合するように条件制御することができる。
　次いで、図８に示すようにゲート導電膜４４上に配線膜４５と絶縁膜ハードマスク５０を形成し、その上にレジストパターンを形成し、レジストパターンをマスクとして絶縁膜ハードマスク５０および配線膜４５及びゲート導電膜４４を順次異方性ドライエッチングする。」
ウ．周知例５：特開２００９−１２３９９８号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である、特開２００９−１２３９９８号公報には、「半導体装置の製造方法」（発明の名称）に関して、図３とともに、次の記載がある。
ａ．「【０００３】
　トランジスタのショートチャネル対策の１つとして、あるいは、ＤＲＡＭのリフレッシュ特性向上のため、チャネルを３次元構造としたトレンチゲート（溝ゲート）トランジスタが開発されている。このトレンチゲートトランジスタとは、半導体基板に溝を形成し、３次元の溝界面をチャネルとして有効利用することでチャネル長を長くしたものである。
このトレンチゲート構造を採用することにより、トランジスタのショートチャネル対策、ＤＲＡＭのリフレッシュ特性向上を図ることができる。
【０００４】
　一般に、トレンチゲートトランジスタの製造方法は、図３（ａ）に示すように、基板１００に、ＳＴＩ(Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ)技術により、酸化
シリコン等の絶縁膜１０１を埋め込んで埋設領域Ｍ１を形成するとともに、活性領域Ｋ１を形成する。
　次に、パッドとなる酸化膜１０２を半導体基板１００上に堆積し、ゲート電極の反転マスクとなるシリコン窒化膜１０３を堆積し、酸化膜１０２とシリコン窒化膜１０３をパターニングし、シリコン窒化膜１０３の両側面にサイドウォール膜１０４を形成する。
次に、図３（ｂ）に示すように、シリコン窒化膜１０３をマスクとしてエッチングを行なうことにより、活性領域Ｋ１に溝１０５ａ，１０５ｃを形成する。この際、埋設領域Ｍ１にも、溝１０５ｂが形成される。
　この後、図３（ｃ）に示すように、溝１０５ａ，１０５ｂ，１０５ｃの内側に犠牲酸化膜１０６を形成して、溝１０５ａ，１０５ｂ，１０５ｃ内側表面のダメージとともに犠牲酸化膜１０６を除去する。
次に、図３（ｄ）に示すように、ゲート絶縁膜１０７を基板１００上及び溝１０５ａ，１０５ｂ，１０５ｃ内側に堆積する。更に不純物をドープしたポリシリコン層１０８、窒化タングステン、タングステン等からなるタングステン層１０９を堆積した後、ゲート絶縁膜１０７、ポリシリコン層１０８、タングステン層１０９をエッチングしてゲート電極１１０ａ，１１０ｂ，１１０ｃを形成する。
　しかし、溝１０５ａ，１０５ｂ，１０５ｃのエッチバックの際に副生されたバリ１００ａ，１００ａは、通常犠牲酸化やゲート酸化を行っても除去不可能のため、最終的にゲート電極１１０ａ，１１０ｂ，１１０ｃ形成後に残ってしまう。」
エ．引用例１には、上記第２．３．（２）（２−１）（２−１−１）ａ．〜ｂ．において摘記したように、ストレージノードコンタクト領域を有すること、及び、ｔＷＲ特性が問題となることが記載されていることから、引用例１に記載された半導体装がメモリを想定していることは明らかである。
　したがって、上記ア．に記載した周知技術を引用発明に適用することは、当業者であれば容易に想到し得たことである。
４−２．相違点５について
ア．引用発明において、相違点５に係る本願発明の構成となすことは、上記第２．３．（４−１）ア．〜オ．と同様の理由で、当業者が容易に想到し得た範囲に含まれる程度のものである。
４−３．相違点６について
ア．引用発明において、相違点６に係る本願発明の構成となすことは、上記第２．３．（４−２）ア．〜オ．と同様の理由で、当業者が容易に想到し得た範囲に含まれる程度のものである。
第４．結言
　以上の通り、本願発明は、引用例１及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。