(57)【要約】  トレンチ内に膜厚の均一性の良いゲート絶縁膜を形成し、高耐圧・高信頼性の半導体装置を提供する。  Ｓｉ基板のトレンチ内壁に減圧ＣＶＤ法でＨＴＯを形成し、その後、熱酸化処理を行ってＨＴＯとＳｉ基板の界面に熱酸化膜を形成する（サンプルＡ，Ｃ）。これにより、局所的に薄膜化が抑えられ、膜厚の均一性が良好で、かつ、界面準位密度の低いゲート絶縁膜をトレンチ内に形成することができる。熱酸化膜のみでゲート絶縁膜を形成したもの（サンプルＢ）に比べて寿命が大幅に長くなり、耐圧低下のない高品質・高信頼性のトレンチゲート構造の半導体装置を実現することが可能になる。【特許請求の範囲】
【請求項１】
トレンチゲート構造を有する半導体装置の製造方法において、
半導体基板に形成されたトレンチの内壁に化学気相成長法によって酸化膜を形成した後に、熱酸化法によって前記酸化膜と前記半導体基板との界面に熱酸化膜を形成し、前記トレンチ内に前記酸化膜と前記熱酸化膜とを有するゲート絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記酸化膜は、減圧化学気相成長法によって形成されることを特徴とする請求の範囲第１項記載の半導体装置の製造方法。
【請求項３】
前記酸化膜は、ジクロロシランと亜酸化窒素とを含むガスを原料に用いて形成されることを特徴とする請求の範囲第１項記載の半導体装置の製造方法。
【請求項４】
前記酸化膜は、モノシランと亜酸化窒素とを含むガスを原料に用いて形成されることを特徴とする請求の範囲第１項記載の半導体装置の製造方法。
【請求項５】
前記酸化膜は、最終的に形成される前記ゲート絶縁膜の膜厚の略５０％〜略９０％の膜厚となるよう形成されることを特徴とする請求の範囲第１項記載の半導体装置の製造方法。
【請求項６】
前記熱酸化膜は、パイロジェニック酸化法によって前記酸化膜と前記半導体基板との界面に形成されることを特徴とする請求の範囲第１項記載の半導体装置の製造方法。
【請求項７】
前記熱酸化膜は、反応ガスを不活性ガスで希釈しかつ高温で行う高温希釈パイロジェニック酸化法によって前記酸化膜と前記半導体基板との界面に形成されることを特徴とする請求の範囲第１項記載の半導体装置の製造方法。
【請求項８】
前記高温希釈パイロジェニック酸化法は、温度略９５０℃以上で行うことを特徴とする請求の範囲第７項記載の半導体装置の製造方法。
【請求項９】
前記ゲート絶縁膜を形成する工程の後に、窒素雰囲気でのアニール処理を行う工程を有することを特徴とする請求の範囲第１項記載の半導体装置の製造方法。
【請求項１０】
前記アニール処理は、温度略８５０℃〜略１０００℃で行われることを特徴とする請求の範囲第９項記載の半導体装置の製造方法。
【請求項１１】
トレンチゲート構造を有する半導体装置の製造方法において、
半導体基板に形成されたトレンチの内壁に、ジクロロシランと亜酸化窒素とを含むガスを原料に用いた化学気相成長法によって酸化膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に半導体基板のトレンチに沿って電流経路を形成したトレンチゲート構造の半導体装置の製造方法に関する。
【背景技術】
【０００２】
図４はプレーナゲート構造の半導体装置の断面図の一例である。
この図４に示す半導体装置は、いわゆる横型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）である。このＭＩＳＦＥＴ１００には、ｐ-型半導体基板１０１の表面層にｐ型ベース領域１０２とｎ+型ドレイン領域１０３が形成されており、ｐ型ベース領域１０２内に形成されたｐ+型ソース領域１０４とｎ+型ソース領域１０５上にはソース電極１０６が、ｎ+型ドレイン領域１０３上にはドレイン電極１０７が、それぞれ形成されている。ソース電極１０６とドレイン電極１０７の間にはゲート絶縁膜１０８が形成され、その上にゲート電極１０９が形成されている。【０００３】
このＭＩＳＦＥＴ１００では、ｐ型ベース領域１０２とｎ+型ドレイン領域１０３の間にｎ-型拡張ドレイン１１０が形成されている。このｎ-型拡張ドレイン１１０によって、ｎ+型ソース領域１０５とｎ+型ドレイン領域１０３の間の電界が緩和され、高耐圧化が図られる。【０００４】
ＭＩＳＦＥＴ１００は、大きく、ソース領域（領域長Ｌ１）、チャネル領域（領域長Ｌ２）、拡張ドレイン領域（領域長Ｌ３）およびドレイン領域（領域長Ｌ４）によって構成され、そのデバイスピッチは各領域長の総和（Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４）で決まる。このデバイスピッチが小さいほど、デバイスの集積度が上がり、また、そのオン抵抗を低下させることができるようになる。【０００５】
しかしながら、デバイスの高耐圧化を図る場合、耐圧には拡張ドレイン領域の寄与が大きく、その領域長Ｌ３が大きくなるほど高耐圧になるため、高耐圧化を図ればデバイスピッチが増加し、集積度と耐圧はトレードオフの関係にあった。【０００６】
そこで、近年では、拡張ドレイン領域を半導体基板のトレンチ部分に形成して集積度向上と耐圧向上を同時に実現するＴＬＰＭ（Trench Lateral Power MISFET）も提案されている。【０００７】
図５はＴＬＰＭの一例の部分断面図である。
この図５に示すＴＬＰＭ２００のｐ-型半導体基板２０１には、トレンチ２０２が形成されており、このトレンチ２０２の側方にはｎ型拡張ドレイン２０３が形成され、その下方にはｐ型ベース領域２０４が形成されている。また、トレンチ２０２には、その側壁にゲート絶縁膜２０５が形成されており、その内側に多結晶シリコンからなるゲート電極２０６が形成されている。トレンチ２０２には、ゲート電極２０６のさらに内側に第１の絶縁膜２０７が形成されており、この第１の絶縁膜２０７を介してソース電極２０８が形成されている。ソース電極２０８は、トレンチ２０２の底部において、ｐ型ベース領域２０４内に形成されたｎ+型ソース領域２０９に接続されている。【０００８】
トレンチ部分を除くｐ-型半導体基板２０１の表面には、第２の絶縁膜２１０が形成されており、トレンチ部分に形成した第１の絶縁膜２０７は、この第２の絶縁膜２１０上にまで延びて形成されている。ドレイン電極２１１は、これら第１，第２の絶縁膜２０７，２１０を貫通してｎ型拡張ドレイン２０３に接続されている。【０００９】
このようなトレンチゲート構造を形成することにより、トレンチ部分に電流経路を形成しつつデバイスピッチを縮小し、それによって高集積化と高耐圧化を共に図ることができるようになる。【００１０】
また、図６はトレンチゲート構造の半導体装置の別の例の部分断面図である。
この図６に示すＭＩＳＦＥＴ３００は、半導体基板３０１上にエピタキシャル法等によって形成される電界緩和領域３０２、電界緩和領域３０２と反対の導電型のベース領域３０３、電界緩和領域３０２と同一の導電型のソース領域３０４を有している。そして、ソース領域３０４およびベース領域３０３を貫通し電界緩和領域３０２の内部にまで達するように形成されたトレンチ３０５の内側にゲート絶縁膜３０６を介してゲート電極３０７が形成されている。また、ゲート電極３０７の上部には層間絶縁膜３０８が形成され、さらにその上部に全体を覆うようにしてソース領域３０４と接するソース電極３０９が形成されている。【００１１】
このようなトレンチゲート構造の場合も、上記同様、トランジスタがオン状態となったときに電流経路がトレンチ３０５の側壁に沿って図中縦方向に形成される。そのため、ゲート電極３０７すなわちトレンチ３０５の幅を縮めてもチャネル長を確保することができ、集積度向上および耐圧向上を図ることが可能になっている。【００１２】
ところで、上記構造を有するＭＩＳＦＥＴをはじめとする各種半導体装置のゲート絶縁膜は、主に熱酸化法や化学気相成長（Chemical Vapor Deposition，ＣＶＤ）法により形成される。従来、ゲート絶縁膜の形成に関しては、熱酸化法、ＣＶＤ法のいずれかを用いて行う方法のほか、熱酸化法とＣＶＤ法を組み合わせて行う方法等も提案されている。【００１３】
組み合わせて行う方法としては、例えば、プレーナ型半導体装置の製造に関し、熱酸化後にＣＶＤを行うあるいはＣＶＤ後に熱酸化を行うことにより、半導体基板とＣＶＤ膜の間に熱酸化膜を形成して基板上にゲート絶縁膜を構成する方法が提案されている（例えば特許文献１，２参照）。また、トレンチ型半導体装置の製造に関しては、半導体基板にトレンチを形成して熱酸化後にＣＶＤを行い、それにアニール処理を行ってトレンチ内にゲート絶縁膜を形成する方法が提案されている（特許文献３参照）。
【特許文献１】特開昭６２−２１６３７０号公報（第２頁、第１図）
【特許文献２】特開平６−１４０６２７号公報（段落番号〔００１２〕〜〔００１３〕，〔００１８〕、図３）
【特許文献３】特開２００１−８５６８６号公報（段落番号〔００１０〕〜〔００１１〕、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
トレンチゲート構造は、プレーナゲート構造でトレードオフにあった高集積化と高耐圧化を両立することが可能である。しかし、トレンチは半導体基板をエッチングして形成され、その内壁には半導体基板の様々な面方位が現れる。そのため、ゲート絶縁膜を熱酸化によって形成すると、その面方位の違いによって、その酸化膜にどうしても厚い部分と薄い部分ができてしまうようになる。特にトレンチ上部の角部は、酸化膜の粘性流動が起こるような高温酸化を行っても、酸化による体積膨張と３次元的な構造による応力の作用により、多少は酸化膜厚が薄くなってしまう。さらに、このような酸化膜の薄膜化は、そのようなトレンチ上部同様、トレンチ底部でも発生する。【００１５】
図７はトレンチ形成後の半導体基板を熱酸化した状態の一例の模式断面図である。
この図７に示すように、半導体基板４００を熱酸化すると、半導体基板４００の表面およびそこに形成されたトレンチ４０１の内壁に熱酸化膜４０２が形成される。しかし、上記のように、トレンチ４０１の上部や底部では、熱酸化膜４０２の薄膜化が発生しやすい。さらに、このような状態は、たとえ図７に示したようにトレンチ４０１の底部をラウンド状に形成したとしても、デバイスピッチの縮小化を図るためにトレンチ４０１の幅を狭めていけば、それに従って底部の曲率が大きくなるため、いっそう顕著になる。【００１６】
酸化膜厚がこのように薄くなった部分を有している半導体装置では、動作時にその部分に電界の集中が起こり易く、その結果、耐圧が低下するといった問題が生じ得る。
また、ゲート絶縁膜のトータルの膜厚が所定値を超えない範囲内で、このような凹凸の残る熱酸化膜上にさらにＣＶＤ膜を形成して膜厚の均一化を図ろうとすることも考えられるが、それでもなお十分に均一化が行われず同様に電界集中、耐圧低下が発生してしまう場合がある。【００１７】
また、熱酸化を行った場合には、そのときの体積膨張に起因した残留応力による歪や転位が酸化膜に生じ、それによって電界集中や耐圧低下が引き起こされることもある。
このほか、ゲート絶縁膜の信頼性を低下させる要因としては、トレンチエッチングの際の重金属汚染も挙げることができる。通常、トレンチエッチング後には、エッチングダメージの除去あるいはエッチング時に半導体基板内に侵入する可能性のある鉄、アルミニウム、ニッケル等の重金属の除去を目的として、犠牲酸化膜が形成されたり等方性ドライエッチングでトレンチ内壁が削られたりしていた。しかし、デバイスビッチの縮小化が進んでトレンチ幅が狭くなると、犠牲酸化量を抑えなければならなかったり、等方性ドライエッチングで除去する膜厚を薄くしなければならなかったりして、エッチングダメージ除去や重金属除去を十分に行えなくなってくる。【００１８】
本発明はこのような点に鑑みてなされたものであり、トレンチ内に膜厚の均一性が良く信頼性の高いゲート絶縁膜を形成したトレンチゲート構造を有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明では上記問題を解決するために、トレンチゲート構造を有する半導体装置の製造方法において、半導体基板に形成されたトレンチの内壁にＣＶＤ法によって酸化膜を形成した後に、熱酸化法によって前記酸化膜と前記半導体基板との界面に熱酸化膜を形成し、前記トレンチ内に前記酸化膜と前記熱酸化膜とを有するゲート絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法が提供される。【００２０】
このような半導体装置の製造方法によれば、まず、半導体基板のトレンチ内壁にＣＶＤ法、例えばカバレッジ特性の良い減圧ＣＶＤ法によって、均一性良く酸化膜を形成し、その後、例えばパイロジェニック酸化法によって熱酸化処理を行い、ＣＶＤ法で形成された酸化膜を介して酸素を半導体基板表面に供給して、その界面に熱酸化膜を形成する。これにより、局所的に薄膜化されていない、膜厚の均一性が良好なゲート絶縁膜をトレンチ内に形成することができる。また、ＣＶＤ法による酸化膜と半導体基板との界面に熱酸化膜を形成することで、界面準位密度の低い安定した界面が得られるようになる。【００２１】
また、本発明では、トレンチゲート構造を有する半導体装置の製造方法において、半導体基板に形成されたトレンチの内壁に、ジクロロシランと亜酸化窒素とを含むガスを原料に用いたＣＶＤ法によって酸化膜を形成する工程を有することを特徴とする半導体装置の製造方法が提供される。【００２２】
このような半導体装置の製造方法によれば、トレンチの内壁にＣＶＤ法によって酸化膜を形成する際の原料にジクロロシランと亜酸化窒素を用いることで、ジクロロシラン中の塩素のゲッタリング効果により、トレンチエッチング時に半導体基板内に重金属が侵入してもそれが除去されやすくなる。
【発明の効果】
【００２３】
本発明の半導体装置の製造方法は、半導体基板のトレンチ内壁にゲート絶縁膜を形成する際に、先にＣＶＤ法で酸化膜を形成し、その後にその酸化膜と半導体基板との間に熱酸化法で熱酸化膜を形成するようにした。これにより、トレンチ内に形成されるゲート絶縁膜の局所的な薄膜化が抑えられ、耐圧低下がなく界面準位の低い高品質のゲート絶縁膜を形成することができ、重金属汚染を抑えて、その信頼性を向上させることができる。また、それによって、高品質かつ高信頼性のトレンチゲート構造の半導体装置を実現することが可能になる。【００２４】
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】
【００２５】
【図１】トレンチゲートサンプルの定電流ＴＤＤＢ特性の評価結果である。
【図２】プレーナゲートサンプルの定電流ＴＤＤＢ特性の評価結果である。
【図３】ゲート絶縁膜の模式断面図である。
【図４】プレーナゲート構造の半導体装置の断面図の一例である。
【図５】ＴＬＰＭの一例の部分断面図である。
【図６】トレンチゲート構造の半導体装置の別の例の部分断面図である。
【図７】トレンチ形成後の半導体基板を熱酸化した状態の一例の模式断面図である。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
まず、ゲート絶縁膜の信頼性評価に用いたトレンチゲート構造のＭＯＳキャパシタの形成方法について説明する。【００２７】
ＭＯＳキャパシタの形成では、まずＳｉ基板上にエッチングでトレンチを形成し、Ｓｉ基板（トレンチ表面）に残ったエッチングダメージを除去するために犠牲酸化を行った後、素子分離（Local Oxidation of Silicon，ＬＯＣＯＳ）を形成する。このときトレンチは、例えば幅２．６μｍ、深さ２μｍとなるようにする。【００２８】
次いで、ジクロロシラン（ＳｉＨ2Ｃｌ2）と亜酸化窒素（Ｎ2Ｏ）を原料ガスとする減圧ＣＶＤ法によって高温酸化膜（High Temperature Oxide，ＨＴＯ）を膜厚１３ｎｍで形成する。その際、形成条件は、例えば、ジクロロシランと亜酸化窒素のガス流量をそれぞれ１５０ｍｌ／ｍｉｎ（０℃，１０１．３ｋＰａ）と７５ｍｌ／ｍｉｎ（０℃，１０１．３ｋＰａ）とし（以下、この条件下でのこの流量単位を「ｓｃｃｍ」と記す。）、成膜温度を８００℃、圧力を６０Ｐａとする。【００２９】
ジクロロシランと亜酸化窒素の流量比は１：５〜１：０．３程度の広い範囲で可変であるが、通常はジクロロシランの流量比が高いほど成膜速度は大きくなる。そのため、例えば、最終的に形成されるゲート絶縁膜の膜厚（「最終膜厚」という。）が１００ｎｍと厚く、膜厚の厚いＨＴＯの形成が必要である場合には、ジクロロシランと亜酸化窒素の流量比を１：０．３とすれば効率的に厚いＨＴＯを形成することができる。【００３０】
ここでは、トレンチにまずＨＴＯを１３ｎｍの膜厚で形成し、その後に熱酸化処理を行ってゲート絶縁膜を形成するが、その最終膜厚が１７ｎｍになるようにする。そのため、形成すべきＨＴＯの膜厚は比較的薄く、ジクロロシランと亜酸化窒素の流量比を２：１としている。しかし、このときの成膜時間は２０分程度であるため、ジクロロシランの流量比をもう少し減らしてもスループットが低下することはほとんどなく、例えばジクロロシランと亜酸化窒素の流量比を１：２としても何ら構わない。【００３１】
次いで、熱処理炉において温度約８００℃、パイロジェニック雰囲気中で熱酸化処理を行う。この熱酸化処理で酸化種（Ｏ2，Ｈ2Ｏ）は、先に形成されているＨＴＯ中を拡散してＳｉ基板表面に供給され、それによってＨＴＯとＳｉ基板の界面に熱酸化膜が形成される。この熱酸化処理の際には、ＨＴＯと熱酸化膜で形成されるゲート絶縁膜の最終膜厚が１７ｎｍとなるよう、熱酸化時間を調整する。熱酸化処理後、引き続き同じ熱処理炉を使用して、窒素雰囲気で約１０００℃まで昇温しこの温度で１０分間、アニール処理を行う。  最後に、ゲート電極となるポリシリコンを減圧ＣＶＤ法によって形成し、フォトリソグラフィ技術によってゲート電極を形成する。その後、層間絶縁膜の形成等を行い、さらにＡｌ配線の形成まで行って、ＭＯＳキャパシタを形成する（サンプルＡ）。このとき、ＭＯＳキャパシタのゲート面積は０．２５ｍｍ2である。【００３２】
次に、このようにしてトレンチゲート構造のＭＯＳキャパシタを形成したトレンチゲートサンプル（サンプルＡ）の定電流ＴＤＤＢ（Time Dependent Dielectric Breakdown）特性の評価について説明する。【００３３】
なお、ここでは比較のため、Ｓｉ基板のトレンチに熱酸化処理とアニール処理を行って熱酸化膜のみで最終膜厚１７ｎｍのゲート絶縁膜を形成したサンプルＢ、トレンチに減圧ＣＶＤ法で膜厚１０ｎｍのＨＴＯを形成した後に熱酸化処理およびアニール処理を行って最終膜厚１７ｎｍのゲート絶縁膜を形成したサンプルＣについても、定電流ＴＤＤＢ特性試験を行っている。なお、各サンプルＡ，Ｂ，Ｃは、ゲート絶縁膜を除くその他の各構成要素および形成条件等は同じにしている。【００３４】
図１はトレンチゲートサンプルの定電流ＴＤＤＢ特性の評価結果である。
この図１において、横軸は酸化膜破壊電荷Ｑｂｄ（Ｃ／ｃｍ2）、縦軸は累積故障率Ｆ（％）をそれぞれ示している。また、この定電流ＴＤＤＢ特性試験では、トレンチゲート構造を有する各サンプルＡ，Ｂ，Ｃにそれぞれ、１枚のウエハにつき２０個のＭＯＳキャパシタが形成されているものを用い、ストレス電流密度０．１Ａ／ｃｍ2、ゲート負バイアスの条件で試験を行っている。【００３５】
図１より、累積故障率Ｆが５０％になるときの酸化膜破壊電荷Ｑｂｄを５０％Ｑｂｄとすると、各サンプルＡ，Ｂ，Ｃの５０％Ｑｂｄは次の表１に示すようになる。【００３６】
【表１】
2005101518.tif 000002
【００３７】
この表１に示したように、サンプルＡでは５０％Ｑｂｄが４．５４Ｃ／ｃｍ2であるのに対し、サンプルＢでは０．４８Ｃ／ｃｍ2、サンプルＣでは１．４３Ｃ／ｃｍ2となる。この表１の結果より、膜厚１３ｎｍのＨＴＯ形成後に熱酸化処理とアニール処理を行ってゲート絶縁膜を形成したサンプルＡは、熱酸化膜のみで形成したサンプルＢに比べ、ゲート絶縁膜の寿命が約１０倍長くなる。【００３８】
また、膜厚１０ｎｍのＨＴＯ形成後に熱酸化処理とアニール処理を行ってゲート絶縁膜を形成したサンプルＣは、ＨＴＯを膜厚１３ｎｍで形成したサンプルＡよりはゲート絶縁膜の寿命が短くなるものの、熱酸化膜のみのサンプルＢに比べればゲート絶縁膜の寿命は約３倍長くなる。【００３９】
次に、酸化膜の形成方法の違いが界面準位密度（Ｄｉｔ）に及ぼす影響について説明する。
酸化膜形成方法の異なる各サンプルの界面準位密度を測定するため、ここでは、ジクロロシランと亜酸化窒素を原料ガスとする減圧ＣＶＤ法によってベアＳｉウエハにＨＴＯを形成したサンプルＤ、サンプルＤのＨＴＯ形成後さらに熱酸化処理を行ってＳｉＯ2／Ｓｉ界面に熱酸化膜を形成した後アニール処理を行ったサンプルＥについて、水銀プローブによるＣＶ測定を行っている。さらに、サンプルＤ形成時のジクロロシランをモノシランに代えてベアＳｉウエハにＨＴＯを形成したサンプルＦ、サンプルＦのＨＴＯ形成後さらに熱酸化処理を行ってＳｉＯ2／Ｓｉ界面に熱酸化膜を形成した後アニール処理を行ったサンプルＧについても、同じくＣＶ測定を行っている。なお、各サンプルＤ，Ｅ，Ｆ，Ｇの酸化膜の最終膜厚は、ここでは１７ｎｍとしている。【００４０】
これらの各サンプルＤ，Ｅ，Ｆ，ＧについてＣＶ測定により得られる界面準位密度（ｅＶ／ｃｍ2）は次の表２に示すようになる。【００４１】
【表２】
2005101518.tif 000003
【００４２】
この表２に示したように、サンプルＤの界面準位密度が３．３×１０11ｅＶ／ｃｍ2であるのに対し、熱酸化膜を形成したサンプルＥの界面準位密度は２．６×１０11ｅＶ／ｃｍ2となり、ＨＴＯ形成後にＳｉＯ2／Ｓｉ界面に熱酸化膜を形成することによって界面準位密度が低下するようになる。【００４３】
また、サンプルＦの界面準位密度が６．６×１０11ｅＶ／ｃｍ2であるのに対し、熱酸化膜を形成したサンプルＧの界面準位密度は２．５×１０11ｅＶ／ｃｍ2となり、ＨＴＯの形成にジクロロシランに代えてモノシランを用いても同様に界面準位密度の低下が認められ、その値はジクロロシランを用いたときとほぼ同じである。【００４４】
このことから、減圧ＣＶＤ法でＨＴＯを形成した後に熱酸化処理を行ってゲート絶縁膜を形成する場合には、原料ガスにジクロロシラン系ガスとモノシラン系ガスのいずれを用いても構わず、いずれによっても同等の低い界面準位密度を実現することができるということができる。【００４５】
次に、界面準位密度がゲート絶縁膜の寿命に及ぼす影響について説明する。
そこでここではまずＳｉ基板を用いてプレーナゲート構造のＭＯＳキャパシタを形成し、このプレーナゲートサンプルについて定電流ＴＤＤＢ特性試験を行い、ゲート絶縁膜の寿命の評価を行っている。【００４６】
ここで用いるプレーナゲートサンプルは、上記のサンプルＡの形成方法と同様の手順で形成する。ここではトレンチが形成されていないＳｉ基板にゲート絶縁膜を、熱酸化処理とアニール処理を行って熱酸化膜のみで形成したサンプルＨ、ＨＴＯのみで形成したサンプルＩ、膜厚１３ｎｍのＨＴＯ形成後に熱酸化処理とアニール処理を行って形成したサンプルＪ、膜厚１０ｎｍのＨＴＯ形成後に熱酸化処理とアニール処理を行って形成したサンプルＫを用いて定電流ＴＤＤＢ特性試験を行っている。なお、各サンプルＨ，Ｉ，Ｊ，Ｋのゲート絶縁膜の最終膜厚は１７ｎｍとなるようにしており、サンプルＨ，Ｉではこの最終膜厚となるようにそれぞれ熱酸化膜、ＨＴＯを形成し、また、サンプルＪ，Ｋではこの最終膜厚となるようにＨＴＯ形成後の熱酸化処理時間を調整している。【００４７】
図２はプレーナゲートサンプルの定電流ＴＤＤＢ特性の評価結果である。
この図２において、横軸は酸化膜破壊電荷Ｑｂｄ（Ｃ／ｃｍ2）、縦軸は累積故障率Ｆ（％）をそれぞれ示している。また、この定電流ＴＤＤＢ特性試験では、各サンプルＨ，Ｉ，Ｊ，Ｋにそれぞれ、１枚のウエハにつき４０個のＭＯＳキャパシタが形成されているものを用い、ストレス電流密度０．１Ａ／ｃｍ2、ゲート負バイアスの条件で試験を行っている。図２より、各サンプルＨ，Ｉ，Ｊ，Ｋの５０％Ｑｂｄは次の表３に示すようになる。【００４８】
【表３】
2005101518.tif 000004
【００４９】
この表３に示したように、プレーナゲートサンプルの場合、熱酸化処理とアニール処理を行って熱酸化膜のみでゲート絶縁膜を形成したサンプルＨの５０％Ｑｂｄが最も大きく（２８．８Ｃ／ｃｍ2）、ゲート絶縁膜の寿命が最も長くなる。一方、ＨＴＯのみでゲート絶縁膜を形成したサンプルＩの５０％Ｑｂｄは低いが（７．３Ｃ／ｃｍ2）、ＨＴＯをそれぞれ所定の膜厚で形成した後に熱酸化を行ったサンプルＪ，Ｋは５０％Ｑｂｄが高くなり（共に１７．４Ｃ／ｃｍ2）、熱酸化のみのサンプルＨには及ばないものの、ゲート絶縁膜の寿命がＨＴＯ形成のみのサンプルＩの２倍以上になる。【００５０】
このようにＳｉＯ2／Ｓｉ界面に熱酸化膜を形成すると、その界面準位密度が低下して安定した界面が得られるようになるとともに、ゲート絶縁膜の寿命を大幅に延ばすことが可能になるということができる。上記ＣＶ測定結果と同様に考えれば、熱酸化膜を形成したことでサンプルＪはサンプルＩよりもその界面準位密度が低くなっており、界面準位密度の低減はゲート絶縁膜の長寿命化に大きく寄与するということができる。【００５１】
ＨＴＯと熱酸化膜で構成されるゲート絶縁膜については、それがプレーナゲート構造である場合（サンプルＪ，Ｋ）には熱酸化膜のみのゲート絶縁膜（サンプルＨ）よりもその寿命が短いが、それがトレンチゲート構造である場合（サンプルＡ，Ｃ）には熱酸化膜のみのゲート絶縁膜（サンプルＢ）よりもその寿命が長くなる。【００５２】
このことから、トレンチゲート構造の場合には、Ｓｉ基板が露出した状態で熱酸化を行う場合酸化速度が早いためにトレンチ内壁の様々な面方位による熱酸化膜の局所的な薄膜化が発生する。この後にＨＴＯを堆積しても最初の熱酸化膜の膜厚不均一性を補うことができず、結果として局部的薄膜化によりゲート絶縁膜の寿命が短くなってしまうのに対し、ＨＴＯ形成後に熱酸化を行う場合では酸化種がＨＴＯ中を拡散してＨＴＯとＳｉ基板の界面まで達してから酸化反応が生じるため、前者よりも酸化速度が低下してＳｉ基板の面方位依存性が抑えられて局所的な薄膜化が発生し難く、ゲート絶縁膜の寿命が長くなるものと考えられる。従来特に薄膜化が著しいトレンチコーナーでは、この効果が大きく寄与するものと推察される。【００５３】
したがって、トレンチゲート構造の半導体装置を製造する場合には、ＨＴＯの膜厚にも依るが、トレンチに熱酸化膜を形成した後にＨＴＯを形成するよりも、トレンチにＨＴＯを形成した後にこのＨＴＯとＳｉ基板の界面に熱酸化膜を形成した方が、膜厚の均一性が良く、また信頼性の高いゲート絶縁膜を形成することができる。【００５４】
次に、ゲート絶縁膜をＨＴＯと熱酸化膜で形成する場合における両者の体積比について説明する。
上記の表３にも示したように、これまでプレーナゲート構造の場合には、ＨＴＯの体積率が小さいほどゲート絶縁膜の寿命が長くなる傾向があることが別途確認されている。一方、トレンチゲート構造の場合には、次の表４に示すように、ＨＴＯの膜厚を一定値以下とすると却ってゲート絶縁膜の寿命が短くなっていく傾向がある。【００５５】
【表４】
2005101518.tif 000005
【００５６】
この表４に示したように、ＨＴＯと熱酸化膜のゲート絶縁膜の最終膜厚が１７ｎｍである場合、ＨＴＯが膜厚１３ｎｍ（体積率７６％）のときに５０％Ｑｂｄは最も高く（４．５４Ｃ／ｃｍ2）、膜厚１６ｎｍ（体積率９５％）になると５０％Ｑｂｄが若干低下するようになる（４．２３Ｃ／ｃｍ2）。逆に、膜厚１０ｎｍ（体積率５９％）、７ｎｍ（体積率４１％）、０ｎｍ（体積率０％）と薄くする（体積率を減少させる）と、５０％Ｑｂｄも減少するようになる（それぞれ１．４３Ｃ／ｃｍ2、０．６５Ｃ／ｃｍ2、０．４８Ｃ／ｃｍ2）。【００５７】
このような違いは、前述したような局所的な薄膜化が原因で生じるものと考えられる。すなわち、ゲート絶縁膜の最終膜厚が１７ｎｍと決まっていれば、熱酸化膜に先立って形成されるＨＴＯの膜厚が薄ければその分、その後に形成される熱酸化膜の膜厚分率が大きくなることになる。その場合、酸化速度がＳｉ基板の面方位依存性の影響をより強く受けるようになり、局所的、特にトレンチコーナーにおいて薄膜化が発生するようになる。このような薄膜化が発生する結果、デバイス動作時にはそのような部分に電界集中が発生し易くなり、ゲート絶縁膜の寿命が短くなってしまうようになる。【００５８】
表４より、ゲート絶縁膜の最終膜厚を１７ｎｍとした場合、ＨＴＯは膜厚１０ｎｍ（体積率５９％）以上で形成することが望ましい。それによってゲート絶縁膜の寿命を熱酸化のみで形成したときよりも３倍程度からそれ以上に延ばすことができるようになる。また、ＨＴＯのみでゲート絶縁膜を形成した場合には前述のような界面準位密度の影響を大きく受けるようになるので（表２，表３参照）、わずかに界面を熱酸化する程度で済むような体積率となる膜厚でＨＴＯを形成することが好ましい。【００５９】
なお、ここではゲート絶縁膜の最終膜厚が１７ｎｍである場合について述べたが、これとは異なる最終膜厚のゲート絶縁膜を有するトレンチゲート構造の半導体装置の製造に適用する場合であっても、同様の体積率の範囲で同様の効果を得ることができる。実際には熱酸化による膜厚の制御性を考慮して、熱酸化膜に先立って形成されるＨＴＯの体積率を、最終的に形成されるべきゲート絶縁膜のおよそ５０％〜９５％の範囲に設定するようにすることが好ましい。【００６０】
次に、熱酸化処理およびアニール処理について説明する。
ジクロロシランを含む原料ガスを用いてＨＴＯを形成した場合には、膜中に塩素および水素がそのまま残留することが知られている。ＨＴＯに残留する塩素や水素は、酸化膜中で電子トラップとして作用し、ゲート絶縁膜の寿命を短くする要因の１つとなる。そこで、上記の約８００℃での熱酸化処理、および窒素中、約１０００℃で１０分間のアニール処理を行ったときのＨＴＯ中の塩素濃度および水素濃度をＳＩＭＳ（Secondary Ion Mass Spectroscopy）によって調査した。【００６１】
その結果、塩素濃度については、ＨＴＯ形成直後では２×１０21／ｃｍ3であったのに対し、これを熱酸化処理した後では検出限界以下にまで低下し、熱酸化処理によってＨＴＯ中から塩素をほとんど除去することができていることがわかった。また、ＨＴＯ中の水素濃度については、ＨＴＯ形成直後では２×１０21／ｃｍ3であったのに対し、これを熱酸化処理すると３×１０20／ｃｍ3に減少していた。さらに、これをアニール処理したものについてはその水素濃度が検出限界以下にまで低下し、アニール処理によってＨＴＯ中から水素をほとんど除去することができていることがわかった。【００６２】
このように熱酸化処理およびアニール処理を行うことで、まず熱酸化処理で塩素が、そして続くアニール処理によって水素が、それぞれＨＴＯ中からほとんど除去され、ＨＴＯ中の電子トラップをほぼ消滅させることができるようになる。これにより、信頼性の高いゲート絶縁膜を形成することができ、デバイスの電気的特性の改善を図ることができるようになる。【００６３】
なお、トレンチゲート構造の半導体装置の製造プロセスにおいて、アニール処理は必ずしも実施することを要せず、ＨＴＯ形成後に熱酸化処理のみ行ってゲート絶縁膜を形成することも可能である。これによっても一定の電子トラップ消滅効果は得ることは可能である。また、アニール温度は上記のように約１０００℃であれば十分に効果が得られ、およそ８５０℃以上であれば膜中水素濃度低減について同様の効果を得ることができる。【００６４】
次に、ゲート絶縁膜の形成条件をより詳細に検討した結果について説明する。
ゲート絶縁膜を形成する際の熱酸化は、上記のように原料中の水素と酸素の熱反応（パイロジェニック反応）を利用するパイロジェニック酸化法を用いて行うことが好ましい。ここでは、パイロジェニック酸化の条件がゲート絶縁膜の信頼性に与える影響について検討した結果について述べる。【００６５】
まず、ゲート絶縁膜の信頼性評価に用いたトレンチゲート構造のＭＯＳキャパシタの形成方法について説明する。
ＭＯＳキャパシタは、まず、Ｓｉ基板にエッチングで底部がラウンド状のトレンチを形成し、Ｓｉ基板（トレンチ表面）に残ったエッチングダメージを除去するために犠牲酸化を行った。このときトレンチは、幅０．６μｍ、深さ２μｍとし、また、犠牲酸化膜の膜厚は、５０ｎｍ〜１５０ｎｍの範囲とした。【００６６】
次いで、ゲート絶縁膜を形成するため、まずジクロロシランと亜酸化窒素を原料ガスとする減圧ＣＶＤ法によってＨＴＯを膜厚８０ｎｍで形成した。その際、形成条件は、ここではジクロロシランと亜酸化窒素のガス流量をそれぞれ２００ｓｃｃｍと６６ｓｃｃｍとし、成膜温度を約８００℃、圧力を６０Ｐａとした。次いで、熱処理炉において、適当な酸化温度、ここでは温度約１０００℃で、反応ガスを不活性ガスで希釈してパイロジェニック酸化を行い（希釈パイロジェニック酸化）、最終膜厚１００ｎｍのゲート絶縁膜を形成した。【００６７】
このような希釈パイロジェニック酸化により、酸素は先に形成されているＨＴＯ中を拡散してＳｉ基板表面に供給され、それによってＨＴＯとＳｉ基板の界面に熱酸化膜が形成される。さらに、ここで行ったような酸化温度が約１０００℃といった高温の希釈パイロジェニック酸化（高温希釈パイロジェニック酸化）では、すでに形成されているＨＴＯおよび形成されていく熱酸化膜の粘性流動によってトレンチ部分に存在する応力が緩和されるようになる。【００６８】
希釈パイロジェニック酸化の際は、希釈ガスに窒素を用い、その希釈比をパイロジェニック酸化雰囲気で生成される水分圧がチャンバ内のガス全体に対して０．０３〜０．１０の範囲の比率（水分圧比率）となるようにする。また、この熱酸化処理後の最終膜厚が１００ｎｍとなるように酸化時間を調整する。このように反応ガスを不活性ガスで希釈することにより、熱酸化膜の膜厚制御が容易になる。特に薄い膜厚の熱酸化膜の形成に有効となる。【００６９】
例えば、このようにジクロロシランと亜酸化窒素を用いて膜厚８０ｎｍのＨＴＯを形成した場合には、水分圧比率０．０９、温度約１０００℃、１５分間の高温希釈パイロジェニック酸化を行うことにより、最終膜厚１００ｎｍのゲート絶縁膜を得ることができる。また、最初に膜厚９０ｎｍのＨＴＯを形成した場合には、水分圧比率０．０３、温度約１０００℃、１５分間の高温希釈パイロジェニック酸化を行うことにより、最終膜厚１００ｎｍのゲート絶縁膜を得ることができる。【００７０】
なお、ここでは、高温希釈パイロジェニック酸化の酸化温度を約１０００℃にした場合を例示したが、水分を含んだ雰囲気では温度が約９５０℃以上であれば酸化膜の粘性流動が起こる。酸化温度を約９５０℃にした場合には、先に形成されているＨＴＯの膜厚が同じであれば、例えば水分圧比率を多少増加させるようにする。また、その場合、酸化温度の低温化によって酸化速度は低下するので、例えば酸化時間を１５分間以上に調整するようにする。【００７１】
熱酸化処理後は、同じ熱処理炉を使用して、窒素雰囲気で約１０００℃まで昇温し、この温度で１０分間、アニール処理を行った。
最後に、ゲート電極となるポリシリコンを減圧ＣＶＤ法によって形成し、フォトリソグラフィ技術によってゲート電極を形成した。その後、層間絶縁膜の形成等を行い、さらにＡｌ配線の形成まで行って、ＭＯＳキャパシタを形成した（サンプルＭ）。このサンプルＭのゲート面積は約２０ｍｍ2であった。【００７２】
また、サンプルＭとの比較のため、Ｓｉ基板のトレンチに希釈なしの温度約１０００℃でのパイロジェニック酸化（高温パイロジェニック酸化）で最終膜厚１００ｎｍのゲート絶縁膜を形成し、温度約１０００℃で窒素雰囲気でアニール処理を行ったサンプルＮ、トレンチに減圧ＣＶＤ法で膜厚８０ｎｍのＨＴＯを形成した後に希釈なしの温度約８００℃という低温でのパイロジェニック酸化（低温パイロジェニック酸化）を行って最終膜厚１００ｎｍのゲート絶縁膜を形成し、温度約１０００℃で窒素雰囲気でアニール処理を行ったサンプルＯ、トレンチに減圧ＣＶＤ法で膜厚１００ｎｍのＨＴＯを形成したサンプルＰも併せて形成した。なお、各サンプルＭ，Ｎ，Ｏ，Ｐは、ゲート絶縁膜を除くその他の各構成要素および形成条件等は同じにしている。【００７３】
これらのサンプルＭ，Ｎ，Ｏ，Ｐについては、それぞれ８０個のＭＯＳキャパシタを用意し、ゲート負バイアスの条件でＴＺＤＢ（Time Zero Dielectric Breakdown）特性試験を行った。なお、ここでは耐圧を負の値で表し、絶対値の大きいものほど、すなわち値が負で大きいものほど、耐圧が大きいことを示している。ＴＺＤＢ特性試験の結果得られる各サンプルＭ，Ｎ，Ｏ，Ｐの８０個のＭＯＳキャパシタの平均耐圧（Ｖ）および耐圧が−６０Ｖ以下のＭＯＳキャパシタの割合（％）は次の表５に示すようになる。【００７４】
【表５】
2005101518.tif 000006
【００７５】
表５より、まず平均耐圧については、トレンチに減圧ＣＶＤ法で膜厚８０ｎｍのＨＴＯを形成した後に温度約１０００℃での高温希釈パイロジェニック酸化を行って最終膜厚１００ｎｍのゲート絶縁膜を形成したサンプルＭの平均耐圧が−８０Ｖと最も高い。次いで、サンプルＯの−７７Ｖ、サンプルＮの−７５Ｖ、サンプルＰの−７０Ｖという順番で平均耐圧は小さくなる。【００７６】
このように平均耐圧がサンプルＭで最も高くなる理由としては、まず第１に、サンプルＭは、高温希釈パイロジェニック酸化によってＨＴＯおよび熱酸化膜を粘性流動させながら熱酸化膜を形成し、ゲート絶縁膜を形成している点が挙げられる。高温希釈パイロジェニック酸化により、トレンチ部分の応力が緩和されてその上部や底部の局所的な薄膜化が回避されるため、ゲート絶縁膜がトレンチの内壁に均一性良く形成され、その結果、高い平均耐圧が得られるようになる。サンプルＭでは、ＨＴＯの形成後に温度約８００℃の低温パイロジェニック酸化を行ってゲート絶縁膜を形成したサンプルＯに比べても高い平均耐圧が得られ、高温希釈条件によって生じる粘性流動が耐圧向上に寄与しているということができる。【００７７】
そして、第２に、トレンチの内壁にＨＴＯを形成したのみでは表２，表３に示したようにＳｉＯ2／Ｓｉ界面の界面準位密度が高いが、高温希釈パイロジェニック酸化を行ってＨＴＯとＳｉ基板の界面に熱酸化膜を形成することにより、界面準位密度が低く抑えられるようになる点が挙げられる。ＨＴＯのみでゲート絶縁膜を形成したサンプルＰは、温度約１０００℃の高温パイロジェニック酸化によりゲート絶縁膜を形成し、温度約１０００℃で窒素雰囲気でアニール処理を行ったサンプルＮに比べても平均耐圧が劣っている。【００７８】
なお、サンプルＮに比べてサンプルＭ，Ｏの平均耐圧が高くなるのは、図１，図２，表１，表３に示したようなＨＴＯの形成後にパイロジェニック酸化を行ってゲート絶縁膜を形成することの効果の現れである。【００７９】
また、表５に示したように、耐圧が−６０Ｖ以下のＭＯＳキャパシタは、パイロジェニック酸化のみでゲート絶縁膜を形成したサンプルＮおよびＨＴＯのみでゲート絶縁膜を形成したサンプルＰでのみ発生している。ＨＴＯの形成後にパイロジェニック酸化を行うサンプルＭ，Ｏでは０％となる。【００８０】
サンプルＮについては、パイロジェニック酸化によるトレンチ内壁の体積膨張に起因する残留応力が低耐圧化を引き起こしている主な要因であり、また、サンプルＰについては、ＳｉＯ2／Ｓｉ界面の界面準位密度の低さが低耐圧化を引き起こしている主な要因である。これに対し、サンプルＭ，Ｏでは、ゲート絶縁膜中の約８割がＨＴＯ、残りの約２割がパイロジェニック酸化による熱酸化膜で構成されるため、トレンチ部分にエッチングダメージや結晶欠陥が存在していても、トレンチ内壁とＨＴＯの間に熱酸化膜が形成されることで、最終的に得られるゲート絶縁膜へのそれらの影響が抑制されるようになる。【００８１】
図３はゲート絶縁膜の模式断面図である。
上記のように、サンプルＭ，Ｏでは、ＨＴＯの形成後にパイロジェニック酸化を行うことにより、ＨＴＯでＳｉ基板１の体積膨張が抑えられながら熱酸化膜が形成され、Ｓｉ基板１に形成されたトレンチ２の内壁、特にトレンチ２の上部２ａや底部２ｂに、均一性の良い膜厚のゲート絶縁膜３が形成されるようになる。特にサンプルＭでは、このようにＨＴＯの形成後に高温希釈パイロジェニック酸化を行うことにより、高信頼性のゲート絶縁膜３が形成される。なお、サンプルＯも一定の信頼性は得られているものの、熱酸化膜の形成が高温希釈条件でないために粘性流動が起こりにくく、サンプルＭに比べると若干耐圧は低下する。【００８２】
続いて、トレンチ幅を狭めたサンプルを用いて同様にゲート絶縁膜の形成条件を検討した結果について説明する。
上記のサンプルＭ，Ｎ，Ｏ，Ｐでは、そのトレンチ幅を０．６μｍとしたが、ここではトレンチ幅を０．４μｍに狭めたサンプルを形成して、上記同様、ＴＺＤＢ特性試験を行って平均耐圧等を評価した。【００８３】
まず、評価に用いたサンプルは、トレンチ幅を０．４μｍとする以外は上記のサンプルＭ，Ｎ，Ｏ，Ｐと同条件で形成した。すなわち、ここでは、トレンチ底部をラウンド状に形成し、トレンチに減圧ＣＶＤ法で膜厚８０ｎｍのＨＴＯを形成した後に温度約１０００℃での高温希釈パイロジェニック酸化を行って最終膜厚１００ｎｍのゲート絶縁膜を形成した後、温度約１０００℃で窒素雰囲気でアニール処理を行ったサンプルＱ、Ｓｉ基板のトレンチに希釈なしの温度約１０００℃での高温パイロジェニック酸化で最終膜厚１００ｎｍのゲート絶縁膜を形成した後、温度約１０００℃で窒素雰囲気でアニール処理を行ったサンプルＲ、トレンチに減圧ＣＶＤ法で膜厚８０ｎｍのＨＴＯを形成した後に希釈なしの温度約８００℃での低温パイロジェニック酸化を行って最終膜厚１００ｎｍのゲート絶縁膜を形成した後、温度約１０００℃で窒素雰囲気でアニール処理を行ったサンプルＳ、トレンチに減圧ＣＶＤ法で膜厚１００ｎｍのＨＴＯを形成したサンプルＴを用いた。なお、各サンプルＱ，Ｒ，Ｓ，Ｔは、ゲート絶縁膜を除くその他の各構成要素および形成条件等は同じにしている。【００８４】
これらのサンプルＱ，Ｒ，Ｓ，Ｔについて、それぞれ８０個のＭＯＳキャパシタを用意し、ゲート負バイアスの条件でＴＺＤＢ特性試験を行った。各サンプルＱ，Ｒ，Ｓ，Ｔの８０個のＭＯＳキャパシタの平均耐圧（Ｖ）および耐圧が−６０Ｖ以下のＭＯＳキャパシタの割合（％）は次の表６に示すようになる。【００８５】
【表６】
2005101518.tif 000007
【００８６】
一般に０．６μｍから０．４μｍといったようにトレンチ幅が狭まると、通常の熱酸化のみでは酸化時にトレンチ部分に発生した応力が緩和されにくく、ゲート絶縁膜の局所的な薄膜化がいっそう起こりやすくなり、そのような薄膜化が耐圧低下を引き起こす原因となる。【００８７】
表６より、ＨＴＯの形成後にパイロジェニック酸化を行ってゲート絶縁膜を形成するサンプルＱ，Ｓは、パイロジェニック酸化のみでゲート絶縁膜を形成するサンプルＲやＨＴＯのみでゲート絶縁膜を形成するサンプルＴに比べて平均耐圧が高く、また、耐圧が−６０Ｖ以下になるＭＯＳキャパシタも発生しない。特に高温希釈パイロジェニック酸化を行うサンプルＱについては、サンプルＲ，Ｔに比べて実質１０Ｖ以上も平均耐圧が高くなり、ゲート絶縁膜がトレンチ内壁に均一性の良い膜厚で形成されており、かつ、ＨＴＯとＳｉ基板の間に熱酸化膜を形成することによって界面準位密度が低く抑えられているということができる。【００８８】
なお、一般にＨＴＯの形成後に熱酸化膜を形成してゲート絶縁膜を形成する際には、前述のように、熱酸化膜の膜厚分率が大きいと酸化速度がＳｉ基板の面方位依存性の影響をより強く受けるようになるため、形成する熱酸化膜の膜厚は薄い方が好ましい。しかし、ＨＴＯが厚くなるとその後に形成する熱酸化膜の膜厚制御が難しくなってくる点にも留意する必要がある。上記のようにＨＴＯの形成後にパイロジェニック酸化を行ってゲート絶縁膜を形成する方法によれば、ゲート絶縁膜中のＨＴＯの体積率を高くし、かつ、パイロジェニック雰囲気下、特に高温希釈パイロジェニック雰囲気下で熱酸化膜を形成してトレンチ部分の応力の影響を抑制することができる。それにより、トレンチに均一性の良い膜厚のゲート絶縁膜を形成することができ、高耐圧、高信頼性の半導体装置を実現することが可能になる。【００８９】
続いて、ＨＴＯ形成時の原料を検討した結果について説明する。
ゲート絶縁膜を形成する際のＨＴＯの形成は、上記のようにジクロロシランまたはモノシランと亜酸化窒素とを原料ガスとする減圧ＣＶＤ法によって行うようにした。ここでは、特に原料ガスにジクロロシランを用いた場合のゲート絶縁膜の信頼性について検討した結果について述べる。【００９０】
まず、ここでのゲート絶縁膜の信頼性評価に用いたトレンチゲート構造のＭＯＳキャパシタの形成方法について説明する。
ＭＯＳキャパシタは、まず、Ｓｉ基板にエッチングで底部がラウンド状のトレンチを形成し、Ｓｉ基板（トレンチ表面）に残ったエッチングダメージを除去するために等方性のドライエッチングにより、トレンチ内壁を厚さ５０ｎｍまたは１００ｎｍエッチングした。そして、その後、犠牲酸化を行った。このときトレンチは、等方性ドライエッチング前で幅０．６μｍ、深さ２μｍとし、犠牲酸化膜の膜厚は、１００ｎｍとした。また、ここでは等方性ドライエッチングを行わないサンプルも用意した。【００９１】
等方性ドライエッチング量の異なるこれら３つのサンプルについて、以降は上記したサンプルＭの形成方法と同条件にて、ジクロロシランと亜酸化窒素を原料ガスとする減圧ＣＶＤ法によってＨＴＯを膜厚８０ｎｍで形成し、高温希釈パイロジェニック酸化によって熱酸化膜を形成して、最終膜厚１００ｎｍのゲート絶縁膜を形成した。その後、窒素雰囲気で約１０００℃、１０分間のアニール処理を行い、ゲート電極、層間絶縁膜、Ａｌ配線を形成して、ＭＯＳキャパシタを形成した。等方性ドライエッチング量に依らずゲート面積は約２０ｍｍ2であった。【００９２】
ここでは等方性ドライエッチング量０ｎｍのものをサンプルＵ１とし、等方性ドライエッチング量５０ｎｍのものをサンプルＵ２、等方性ドライエッチング量１００ｎｍのものをサンプルＵ３とする。【００９３】
また、サンプルＵ１，Ｕ２，Ｕ３との比較のため、これらと同様、トレンチエッチング後の等方性ドライエッチング量を０ｎｍ，５０ｎｍ，１００ｎｍとし、それぞれＳｉ基板のトレンチに希釈なしの温度約１０００℃での高温パイロジェニック酸化で最終膜厚１００ｎｍのゲート絶縁膜を形成した後、温度約１０００℃で窒素雰囲気でアニール処理を行ったサンプルＷ１，Ｗ２，Ｗ３も併せて形成した。なお、サンプルＷ１，Ｗ２，Ｗ３は、ゲート絶縁膜を除くその他の各構成要素および形成条件等は、それぞれサンプルＵ１，Ｕ２，Ｕ３と同じにしている。【００９４】
これらのサンプルＵ１，Ｕ２，Ｕ３，Ｗ１，Ｗ２，Ｗ３については、それぞれ８０個のＭＯＳキャパシタを用意し、透過型電子顕微鏡を用いた断面観察と、ゲート負バイアスの条件でＴＺＤＢ特性試験を行った。【００９５】
各サンプルＵ１，Ｕ２，Ｕ３，Ｗ１，Ｗ２，Ｗ３の酸化膜の膜厚を透過型電子顕微鏡を用いて測定した結果を表７に示す。なお、表７に示したトレンチ外表面酸化膜厚とは、トレンチ以外の基板表面すなわち上記図３に示したａ部に形成されている酸化膜の膜厚を表している。また、表７に示したトレンチ内壁酸化膜厚とは、トレンチ深さの半分の位置すなわち上記図３に示したｂ部に形成されている酸化膜の膜厚を表している。また、表７に示したトレンチ底部酸化膜厚とは、トレンチの底部すなわち上記図３に示したｃ部に形成されている酸化膜の膜厚を表している。【００９６】
【表７】
2005101518.tif 000008
【００９７】
表７より、サンプルＵ１，Ｕ２，Ｕ３のステップカバレッジは０．９となる。それに対し、サンプルＷ１，Ｗ２，Ｗ３のステップカバレッジはおおよそ０．６程度である。これにより、ＨＴＯの形成後に高温希釈パイロジェニック酸化を行ってゲート絶縁膜を形成することによって、トレンチ内にカバレッジの良好なゲート絶縁膜を形成することができることが確認された。【００９８】
また、ＴＺＤＢ特性試験の結果得られる各サンプルＵ１，Ｕ２，Ｕ３，Ｗ１，Ｗ２，Ｗ３の８０個のＭＯＳキャパシタの平均耐圧（Ｖ）および耐圧が−６０Ｖ以下のＭＯＳキャパシタの割合（％）は次の表８に示すようになる。【００９９】
【表８】
2005101518.tif 000009
【０１００】
表８より、まず平均耐圧については、等方性ドライエッチング量が同じ場合には、サンプルＵ１，Ｕ２，Ｕ３の方がサンプルＷ１，Ｗ２，Ｗ３よりも平均耐圧が大幅に高くなる。これはすでに述べたように、サンプルＵ１，Ｕ２，Ｕ３ではＨＴＯの形成後に高温希釈パイロジェニック酸化によって熱酸化膜を形成していることの効果である。【０１０１】
さらに、表８より、サンプルＵ１，Ｕ２，Ｕ３、サンプルＷ１，Ｗ２，Ｗ３ともに、等方性ドライエッチング量が増加するのに伴い、平均耐圧が増加するようになる。これは主にトレンチ内壁を等方性ドライエッチングすることにより、トレンチ底部の曲率が大きくなり、そこに電界集中が起こりにくくなるためである。【０１０２】
また、サンプルＵ１は、等方性ドライエッチングを行わなくても、等方性ドライエッチングを厚さ１００ｎｍ行っているサンプルＷ３以上の平均耐圧を示す。換言すれば、パイロジェニック酸化のみでゲート絶縁膜を形成する場合は、サンプルＷ３のように厚さ１００ｎｍの等方性ドライエッチングを行って初めて、等方性ドライエッチングを行わないでＨＴＯを形成しその後高温希釈パイロジェニック酸化を行ったサンプルＵ１と同程度の耐圧レベルに引き上げられる。また、このことから、等方性ドライエッチング量が少ない、すなわちトレンチ底部の曲率が小さい場合であっても、ＨＴＯ形成後の高温希釈パイロジェニック酸化により膜厚の均一性の良いゲート絶縁膜が形成されているということができる。【０１０３】
また、耐圧が−６０Ｖ以下のＭＯＳキャパシタの割合は、サンプルＵ１，Ｕ２，Ｕ３では、いずれも０％である。それに対し、サンプルＷ１，Ｗ２，Ｗ３では、等方性ドライエッチング量が減少するのに伴い、その割合が増加するようになる。この理由としては、まず第１に、サンプルＵ１，Ｕ２，Ｕ３ではＨＴＯ形成後の高温希釈パイロジェニック酸化によって膜厚の均一性の良いゲート絶縁膜が形成されている点が挙げられる。【０１０４】
そして、第２に、ＨＴＯを形成する際の原料ガスであるジクロロシランに含まれている塩素が、トレンチエッチングの際にＳｉ基板に鉄、アルミニウム、ニッケルといった重金属が侵入している場合でも、それをＣＶＤ反応中にＳｉ基板からゲッタリングする役割を果たしている点が挙げられる。【０１０５】
Ｓｉ基板内に侵入した重金属は、等方性ドライエッチングによって除去することが可能であり、表８のサンプルＷ１，Ｗ２，Ｗ３について得られた結果のように、等方性ドライエッチング量の増加とともに耐圧が−６０Ｖ以下のＭＯＳキャパシタの割合が減少する。しかし、ジクロロシランを用いてＨＴＯを形成しないサンプルＷ１，Ｗ２，Ｗ３では、等方性ドライエッチングを行ったサンプルＷ２，Ｗ３であっても重金属を十分に除去することができていない。サンプルＵ１，Ｕ２，Ｕ３では、ジクロロシランを用いてＨＴＯを形成することにより、等方性ドライエッチングの有無に依らず、重金属を除去することが可能になっている。【０１０６】
なお、ジクロロシランの塩素がゲート絶縁膜中に残留したとしても、上記のように、その後のアニール処理によって除去可能である。
このように、ゲート絶縁膜を形成する際、ジクロロシランを原料に用いてＨＴＯを形成し、その後高温希釈パイロジェニック酸化を行うことにより、トレンチに均一性の良い膜厚のゲート絶縁膜を形成することができ、さらに、重金属汚染の発生を抑えることができるようになる。これにより、高耐圧、高信頼性の半導体装置を実現することが可能になる。上記のように原料にモノシランを用いても高信頼性のゲート絶縁膜の形成は可能であるが、トレンチ幅が狭くなる場合には重金属除去の点でジクロロシランの方が原料としては好ましい。【０１０７】
なお、トレンチエッチング後にジクロロシランを用いてＨＴＯを形成する方法は、上記のようにＨＴＯの形成後に熱酸化を行ってゲート絶縁膜を形成するような場合に限らず、ＨＴＯのみでゲート絶縁膜を形成する場合にも適用可能である。それにより、トレンチエッチング時に半導体基板内に重金属が侵入した場合でもそれを除去することが可能になるため、ゲート絶縁膜の一定の信頼性向上を図ることは可能である。【０１０８】
以上説明したように、本発明の半導体装置の製造方法によれば、トレンチ内での局所的なゲート絶縁膜の薄膜化を抑えることができるとともに、ＳｉＯ2／Ｓｉ界面を熱酸化による界面とすることで界面準位密度を低下させることができる。さらに、この熱酸化処理とそれに続くアニール処理によってゲート絶縁膜中の塩素や水素等の電子トラップとなるような元素を除去することができる。【０１０９】
また、熱酸化膜の形成をパイロジェニック酸化、特に高温希釈パイロジェニック酸化によって行うことにより、ゲート絶縁膜の信頼性向上を図ることができる。さらに、そのような熱酸化膜の形成前に行うＨＴＯの形成を、原料ガスにジクロロシランを用いた減圧ＣＶＤによって行うことにより、トレンチエッチング時に半導体基板内に重金属が侵入した場合でもそれを除去し、ゲート絶縁膜のいっそうの信頼性向上を図ることができる。【０１１０】
このようにして形成されたゲート絶縁膜をＴＬＰＭをはじめとするトレンチゲート構造を有する各種半導体装置に適用すれば、耐圧等の電気的特性が向上し、非常に信頼性の高い半導体装置を製造することができる。なお、プレーナゲート構造の半導体装置にも適用は可能である。【０１１１】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【符号の説明】
【０１１２】
１  Ｓｉ基板
２  トレンチ
２ａ  上部
２ｂ  底部
３  ゲート絶縁膜
１００，３００  ＭＩＳＦＥＴ
１０１，２０１  ｐ-型半導体基板
１０２，２０４  ｐ型ベース領域
１０３  ｎ+型ドレイン領域
１０４  ｐ+型ソース領域
１０５，２０９  ｎ+型ソース領域
１０６，２０８，３０９  ソース電極
１０７，２１１  ドレイン電極
１０８，２０５，３０６  ゲート絶縁膜
１０９，２０６，３０７  ゲート電極
１１０  ｎ-型拡張ドレイン
２００  ＴＬＰＭ
２０２，３０５，４０１  トレンチ
２０３  ｎ型拡張ドレイン
２０７  第１の絶縁膜
２１０  第２の絶縁膜
３０１，４００  半導体基板
３０２  電界緩和領域
３０３  ベース領域
３０４  ソース領域
３０８  層間絶縁膜
４０２  熱酸化膜
【図１】
2005101518.tif 000010
【図２】
2005101518.tif 000011
【図３】
2005101518.tif 000012
【図４】
2005101518.tif 000013
【図５】
2005101518.tif 000014
【図６】
2005101518.tif 000015
【図７】
2005101518.tif 000016
【手続補正書】
【提出日】平成17年10月12日(2005.10.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】請求の範囲
【請求項１】トレンチ内にゲート絶縁膜を介してゲート電極が埋め込まれたトレンチゲート構造を有する半導体装置の製造方法において、
半導体基板にエッチングにより形成されたトレンチの内壁に化学気相成長法によって酸化膜を形成した後に、反応ガスを不活性ガスで希釈しかつ９５０℃以上で行う高温希釈パイロジェニック酸化法によって前記酸化膜と前記半導体基板との界面に熱酸化膜を形成し、前記トレンチ内に前記酸化膜と前記熱酸化膜とを有するゲート絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】トレンチ内にゲート絶縁膜を介してゲート電極が埋め込まれたトレンチゲート構造を有する半導体装置の製造方法において、
半導体基板に形成されたトレンチの内壁に化学気相成長法によって最終的に形成されるゲート絶縁膜の膜厚の５９％〜９５％の膜厚となるよう酸化膜を形成した後に、熱酸化法によって前記酸化膜と前記半導体基板との界面に熱酸化膜を形成し、前記トレンチ内に前記酸化膜と前記熱酸化膜とを有する前記ゲート絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項３】前記半導体装置は、電界緩和領域と、前記電界緩和領域上に形成された前記電界緩和領域と反対の導電型のベース領域と、前記ベース領域の表面層に選択的に形成された前記電界緩和領域と同一の導電型のソース領域と、をさらに有し、前記トレンチは、前記ソース領域に接し、前記ベース領域を貫通し前記電界緩和領域の内部にまで達することを特徴とする請求の範囲第１項または第２項のいずれか一項に記載の半導体装置の製造方法。
【請求項４】トレンチゲート構造を有する半導体装置の製造方法において、
半導体基板に形成されたトレンチの内壁に化学気相成長法によって最終的に形成されるゲート絶縁膜の膜厚の５９％〜９５％の膜厚となるよう酸化膜を形成した後に、熱酸化法によって前記酸化膜と前記半導体基板との界面に熱酸化膜を形成し、前記トレンチ内に前記酸化膜と前記熱酸化膜とを有する前記ゲート絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項５】前記トレンチの底部がラウンド状であることを特徴とする請求の範囲第１項ないし第４項のいずれか一項に記載の半導体装置の製造方法。
【請求項６】前記トレンチの幅が０．４μｍ〜０．６μｍであることを特徴とする請求の範囲第１項ないし第３項のいずれか一項に記載の半導体装置の製造方法。
【請求項７】前記酸化膜は、ジクロロシランと亜酸化窒素とを含むガスを原料に用いて形成されることを特徴とする請求の範囲第１項ないし第４項のいずれか一項に記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
の製造方法を提供することを目的とする。
【課題を解決するための手段】
［００１９］  本発明では上記問題を解決するために、トレンチ内にゲート絶縁膜を介してゲート電極が埋め込まれたトレンチゲート構造を有する半導体装置の製造方法において、半導体基板にエッチングにより形成されたトレンチの内壁にＣＶＤ法によって酸化膜を形成した後に、反応ガスを不活性ガスで希釈しかつ９５０℃以上で行う高温希釈パイロジェニック酸化法によって前記酸化膜と前記半導体基板との界面に熱酸化膜を形成し、前記トレンチ内に前記酸化膜と前記熱酸化膜とを有するゲート絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法が提供される。
［００２０］  このような半導体装置の製造方法によれば、半導体基板のトレンチ内にゲート絶縁膜を介してゲート電極が埋め込まれたトレンチゲート構造を形成するに際し、まず、トレンチ内壁にＣＶＤ法、例えばカバレッジ特性の良い減圧ＣＶＤ法によって、均一性良く酸化膜を形成し、その後、所定条件のパイロジェニック酸化法によって熱酸化処理を行い、ＣＶＤ法で形成された酸化膜を介して酸素を半導体基板表面に供給して、その界面に熱酸化膜を形成する。これにより、局所的に薄膜化されていない、膜厚の均一性が良好なゲート絶縁膜をトレンチ内に形成することができる。また、ＣＶＤ法による酸化膜と半導体基板との界面に熱酸化膜を形成することで、界面準位密度の低い安定した界面が得られるようになる。
［００２１］  また、本発明では、トレンチ内にゲート絶縁膜を介してゲート電極が埋め込まれたトレンチゲート構造を有する半導体装置の製造方法において、半導体基板に形成されたトレンチの内壁にＣＶＤ法によって最終的に形成されるゲート絶縁膜の膜厚の５９％〜９５％の膜厚となるよう酸化膜を形成した後に、熱酸化法によって前記酸化膜と前記半導体基板との界面に熱酸化膜を形成し、前記トレンチ内に前記酸化膜と前記熱酸化膜とを有する前記ゲート絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法が提供される。
［００２２］  このような半導体装置の製造方法によれば、半導体基板のトレンチ内にゲート絶縁膜を介してゲート電極が埋め込まれたトレンチゲート構造を形成するに際し、ＣＶＤ法によってトレンチ内壁に形成される酸化膜の膜厚の割合を、最終的に形成されるゲート絶縁膜の膜厚の５９％〜９５％とし、このような酸化膜の形成後に、トレンチ内壁との界面に熱酸化法によって熱酸化膜を形成してゲート絶縁膜を形成する。これにより、局所的に薄膜化されていない、膜厚の均一性が良好なゲート絶縁膜をトレンチ内に形成することができ、その長寿命化も図られる。また、ＣＶＤ法による酸化膜と半導体基板との界面に熱酸化膜を形成することで、界面準位密度の低い安定した界面が得られるようになる。
また、本発明では、トレンチゲート構造を有する半導体装置の製造方法において、半導体基板に形成されたトレンチの内壁にＣＶＤ法によって最終的に形成されるゲート絶縁膜の膜厚の５９％〜９５％の膜厚となるよう酸化膜を形成した後に、熱酸化法によって前記酸化膜と前記半導体基板との界面に熱酸化膜を形成し、前記トレンチ内に前記酸化膜と前記熱酸化膜とを有する前記ゲート絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法が提供される。
このような半導体装置の製造方法によれば、ＣＶＤ法によって半導体基板のトレンチ内壁に形成される酸化膜の膜厚の割合を、最終的に形成されるゲート絶縁膜の膜厚の５９％〜９５％とし、このような酸化膜の形成後に、トレンチ内壁との界面に熱酸化法によって熱酸化膜を形成してゲート絶縁膜を形成する。これにより、トレンチ内に膜厚の均一性が良好で長寿命なゲート絶縁膜が形成可能になる。また、ゲート絶縁膜と半導体基板との間に、界面準位密度の低い安定した界面が得られるようになる。
【発明の効果】
［００２３］  本発明の半導体装置の製造方法は、半導体基板のトレンチ内壁にゲート絶縁膜を形成する際に、先にＣＶＤ法で酸化膜を形成し、その後にその酸化膜と半導体基板との間に熱酸化法で熱酸化膜を形成するようにした。これにより、トレンチ内に形成さ
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【国際調査報告】
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