(57)【要約】  第１の生成部（１０６）は、ｋ個の第１の信号を、順次、出力状態にする。第２の生成部（１０７）は、ｍ個の第２の信号を、順次、出力状態にする。（ｋ×ｍ）個の出力回路（Ｘ１〜Ｘｋｍ）は、ｋ個のグループに分けられる。ｋ個のグループの各々には、ｍ個の出力回路が属する。ｋ個の第１の信号は前記ｋ個のグループに対応し、ｍ個の第２の信号はｋ個のグループの各々に属するｍ個の出力回路に対応する。前記（ｋ×ｍ）個の出力回路の各々は、自己が属するグループに対応する第１の信号が出力状態である場合、自己に対応する第２の信号が出力状態になると、その第２の信号を出力する。【特許請求の範囲】
【請求項１】
第１のクロックに応じて、ｋ個（ｋは自然数である）の第１の信号を、順次、非出力状態から出力状態にする第１の生成部と、
第２のクロックに応じて、ｍ個（ｍは自然数である）の第２の信号を、順次、非出力状態から出力状態にする第２の生成部と、
ｋ個のグループに分けられる（ｋ×ｍ）個の出力回路とを備え、
前記ｋ個のグループの各々には、ｍ個の出力回路が属し、
前記ｋ個の第１の信号は、前記ｋ個のグループに対応し、
前記ｍ個の第２の信号は、前記ｋ個のグループの各々に属するｍ個の出力回路に対応し、
前記（ｋ×ｍ）個の出力回路の各々は、
自己が属するグループに対応する第１の信号が出力状態である場合、自己に対応する第２の信号が出力状態になると、当該第２の信号を出力し、
自己が属するグループに対応する第１の信号が非出力状態である場合、自己に対応する第２の信号が出力状態であっても、当該第２の信号を出力しない
ことを特徴とする駆動装置。
【請求項２】
請求項１において、
前記第２の生成部は、
前記ｋ個の第１の信号のうちいずれか１つが出力状態である間に、前記第２のクロックに応じて、前記ｍ個の第２の信号を、順次、非出力状態から出力状態にする
ことを特徴とする駆動装置。
【請求項３】
請求項１において、
前記（ｋ×ｍ）個の出力回路の各々は、
出力端子と、
当該出力回路に対応する第２の信号を受ける第１の入力端子と、
前記出力端子と前記第１の入力端子との間に接続され、当該出力回路に対応する第１の信号の状態に応じてオン／オフする第１のスイッチと、
前記第２の信号の非出力状態に相当する所定電圧を受ける第２の入力端子と、
前記出力端子と前記第２の入力端子との間に接続され、当該出力回路に対応する第１の信号の状態に応じてオン／オフする第２のスイッチとを含む
ことを特徴とする駆動装置。
【請求項４】
請求項１において、
前記第１の生成部は、
直列に接続されたｋ個の第１フリップフロップを含み、
前記第２の生成部は、
直列に接続されたｍ個の第２フリップフロップを含む
ことを特徴とする駆動装置。
【請求項５】
請求項１において、
前記第１の生成部と前記（ｋ×ｍ）個の出力回路との間に接続され、外部からの制御信号を受ける論理回路をさらに備え、
前記論理回路は、
前記制御信号の有無に応じて、前記第１の生成部からのｋ個の第１の信号をすべて同時に非出力状態にする
ことを特徴とする駆動装置。
【請求項６】
請求項１において、
前記第２の生成部と前記（ｋ×ｍ）個の出力回路との間に接続され、外部からの制御信号を受ける論理回路をさらに備え、
前記論理回路は、
前記制御信号の有無に応じて、前記第２の生成部からのｍ個の第２の信号をすべて同時に非出力状態にする
ことを特徴とする駆動装置。
【請求項７】
請求項４において、
前記ｋ個の第１フリップフロップのうち先頭からｓ番目（ｓは自然数であり、１≦ｓ＜（ｋ−２）である）の第１フリップフロップと（ｓ＋１）番目の第１フリップフロップとの間に接続される第１のセレクタと、
前記ｋ個の第１フリップフロップのうち先頭からｔ番目（ｔは自然数であり、ｓ＜ｔ≦（ｋ−１）である）の第１フリップフロップと（ｔ＋１）番目の第１フロップフロップとの間に接続される第２のセレクタとをさらに備え、
前記第１および第２のセレクタは、第１および第２のモードを有し、
第１のモードでは、
前記第１のセレクタは、前記ｓ番目の第１フリップフロップからの出力を前記（ｓ＋１）番目の第１フリップフロップへ出力し、前記第２のセレクタは前記ｔ番目の第１フリップフロップからの出力を前記（ｔ＋１）番目の第１フリップフロップへ出力し、
第２のモードでは、
前記第１のセレクタは前記ｓ番目の第１フリップフロップからの出力を前記第２のセレクタへ出力し、前記第２のセレクタは前記第１のセレクタからの出力を前記（ｔ＋１）番目の第１フリップフロップへ出力する
ことを特徴とする駆動装置。
【請求項８】
請求項４において、
第１および第２のモードを有する選択回路をさらに備え、
前記選択回路は、
前記第１のモードでは、前記ｍ個の第２フリップフロップのうち先頭からｙ番目（ｙは奇数の自然数であり、ｍは偶数の自然数であり、１≦ｙ≦（ｍ−１）である）の第２フリップフロップからの出力をｙ番目の第２の信号として出力し、（ｙ＋１）番目の第２フリップフロップからの出力を（ｙ＋１）番目の第２の信号として出力し、
前記第２のモードでは、前記ｙ番目の第２フリップフロップからの出力を前記ｙ番目および前記（ｙ＋１）番目の第２の信号として同時に出力し、前記（ｙ＋１）番目の第２フリップフロップからの出力を出力しない
ことを特徴とする駆動装置。
【請求項９】
請求項１において、
前記第１の生成部と（ｋ×ｍ）個の出力回路との間に接続され、外部からの制御信号を受ける論理回路をさらに備え、
前記論理回路は、
前記制御信号の有無に応じて、前記第１の生成部からのｋ個の第１の信号をすベて同時に出力状態にする
ことを特徴とする駆動装置。
【請求項１０】
請求項１において、
前記第２の生成部と（ｋ×ｍ）個の出力回路との間に接続され、外部からの制御信号を受ける論理回路をさらに備え、
前記論理回路は、
前記制御信号の有無に応じて、前記第２の生成部からのｍ個の第２の信号をすべて同時に出力状態にする
ことを特徴とする駆動装置。
【請求項１１】
請求項１において、
前記第１の生成部と（ｋ×ｍ）個の出力回路との間に接続され、外部からの制御信号の有無に応じて動作する論理回路をさらに備え、
前記制御信号は、前記ｋ個の第２の信号のうちいずれか１つが出力状態になってから次の第２の信号が出力状態になるまでの期間において、当該期間よりも短い所定期間だけ出力され、
前記論理回路は、
前記制御信号を受けると、前記第１の生成部からのｋ個の第１の信号をすべて同時に非出力状態にする
ことを特徴とする駆動装置。
【請求項１２】
請求項１において、
前記第２の生成部と（ｋ×ｍ）個の出力回路との間に接続され、外部からの制御信号の有無に応じて動作する論理回路をさらに備え、
前記制御信号は、前記ｋ個の第２の信号のうちいずれか１つが出力状態になってから次の第２の信号が出力状態になるまでの期間において、当該期間よりも短い所定期間だけ出力され、
前記論理回路は、
前記制御信号を受けると、前記第２の生成部からのｍ個の第２の信号をすべて同時に非出力状態にする
ことを特徴とする駆動装置。
【請求項１３】
請求項１において、
前記第１および第２の生成部と前記（ｋ×ｍ）個の出力回路との間に接続され、外部からの制御信号を受ける論理回路をさらに備え、
前記論理回路は、
前記制御信号の有無に応じて、前記第１の生成部からのｋ個の第１の信号をすべて同時に出力状態にするとともに、前記第２の生成部からのｍ個の第２の信号をすべて同時に出力状態にする
ことを特徴とする駆動装置。
【請求項１４】
請求項３において、
前記（ｋ×ｍ）個の出力回路の各々は、
外部からの制御信号を受け、
前記制御信号の有無に応じて、前記出力端子に与えられた信号および前記第２の信号の出力状態に相当する所定電圧のうちいずれか一方を出力する選択部をさらに含む
ことを特徴とする駆動装置。
【請求項１５】
ｋ個のグループに分けられる（ｋ×ｍ）個の出力端子（ｋ，ｍは自然数である）から駆動信号を順次出力する方法であって、前記ｋ個のグループの各々にはｍ個の出力端子が属し、
第１のクロックに応じて、前記ｋ個のグループに対応するｋ個の第１の信号を、順次、非出力状態から出力状態にし、
第２のクロックに応じて、前記ｋ個のグループの各々に含まれるｍ個の出力端子に対応するｍ個の第２の信号を、順次、非出力状態から出力状態にし、
前記（ｋ×ｍ）個の出力端子の各々において、当該出力端子が属するグループに対応する第１の信号が出力状態である場合、当該出力端子に対応する第２の信号が出力状態になると、当該出力端子から当該第２の信号を前記駆動信号として出力し、
前記（ｋ×ｍ）個の出力端子の各々において、当該出力端子が属するグループに対応する第１の信号が非出力状態である場合、当該出力端子に対応する第２の信号が出力状態であっても、当該出力端子から当該第２の信号を前記駆動信号として出力しない
ことを特徴とする駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、複数の出力信号を順次出力する駆動装置および駆動方法に関し、さらに詳しくは、液晶表示パネルや有機ＥＬパネルなどの表示装置において複数の表示素子が接続された走査線を駆動するための駆動装置および駆動方法に関する。
【背景技術】
【０００２】  図２９は、従来の駆動装置の構成を示すブロック図である（例えば、特開２０００−９８３３９号公報）。この装置は、例えば、液晶表示パネルの走査線ドライバとして使用される。従来の駆動装置は、ｎ個（ｎは正の整数）のフリップフロップＦＦ−１〜ＦＦ−ｎからなるシフトレジスタ１０と、シフトレジスタ１０からのｎ個の出力をレベル変換するためのｎ個のレベルシフタＬＳ−１〜ＬＳ−ｎと、ｎ個の出力バッファＯＢ−１〜ＯＢ−ｎからなる出力回路２０とを備える。また、ｎ個の出力バッファＯＢ−１〜ＯＢ−ｎは、ｎ個の駆動信号ＳＸ１〜ＳＸｎを出力する。【０００３】  図３０を参照して、図２９に示した駆動装置による動作について説明する。【０００４】  まず、端子１１よりデータ（スタートパルス）が入力される。フリップフロップＦＦ−１は、端子１２に入力されたクロックに応じてスタートパルスを取り込む。また、フリップフロップＦＦ−１は、クロックの立ち上がりエッジに同期して、端子Ｙより１パルス分のハイレベルの信号を出力する。一方、フリップフロップＦＦ−１の端子Ｑから出力されたデータは、次段のフリップフロップＦＦ−２の端子Ｄに入力される。このように、ｎ個のフリップフロップＦＦ−１〜ＦＦ−ｎによってデータが順次受け渡たされて、ｎ個のフリップフロップＦＦ−１〜ＦＦ−ｎの各々の端子Ｙから１パルス分のハイレベルの信号が出力される。これらのハイレベルの信号は、ｎ個のレベルシフタＬＳ−１〜ＬＳ−ｎによって、ＶＧＧ−ＶＥＥの振幅差を有する信号にレベル変換される。次に、これらのレベル変換された信号は、ｎ個の出力バッファＯＢ−１〜ＯＢ−ｎでバッファリングされて、ｎ個の駆動信号ＳＸ１〜ＳＸｎとして出力される。このように、シフトレジスタ１０からｎ個の信号が順次出力されることにより、駆動信号ＳＸ１〜ＳＸｎが順次出力される。【０００５】  例えば、この駆動装置を液晶表示パネルの走査線ドライバとして使用する場合、これらの駆動信号ＳＸ１〜ＳＸｎによって複数の走査電極ラインは順次アクティブになり、液晶表示パネルの表示画面は垂直方向にスキャンされていく。
【特許文献１】特開２０００−９８３３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】  近年、駆動装置に対して、出力数を増加させることやコストを低くすることが求められてきている。しかしながら、従来の駆動装置では、出力数を増加させることによって回路規模が増大し、コストが高くなってしまう。【０００７】  例えば、液晶表示パネルの高精細化の要求に伴って、走査線ドライバに対して多出力化が求められてきている。携帯電話で使用されるような小型の液晶表示パネルに対しても、大型の液晶表示パネルと同様に高精細化が求められてきている。【０００８】  また、走査線ドライバやデータドライバなどのドライバＩＣを液晶表示パネルに容易に実装することやコストを低くすることを目的として、携帯電話用の液晶表示パネルにおいては、ドライバＩＣの１チップ化が主流になりつつある。液晶表示パネルの高精細化やドライバＩＣの１チップ化により、ドライバＩＣのチップ面積が非常に大きくなり、液晶表示パネルのコストが高くなる。すなわち、ドライバＩＣには表示用コントローラ，グラフィックＲＡＭ，データドライバ，走査線ドライバが搭載されているので、高精細になればなるほど、回路規模が増大する。そこで、一般的に、半導体製造工程においてトランジスタを微細化することで、ドライバＩＣの回路面積を削減している。【０００９】  しかし、トランジスタの微細化によって回路規模を削減することには限界がある。一般的に、液晶表示パネルに供給すべき駆動信号の仕様は、液晶表示パネルの特性によって決定される。例えば、携帯電話用の液晶表示パネル上の液晶表示素子（一般的に、薄膜トランジスタＴＦＴと液晶容量とから構成される素子）を駆動するためには、走査線ドライバに必要な駆動電圧として、オン電位（ＶＧＧ）が「＋１５Ｖ程度」でありオフ電位（ＶＥＥ）が「−１５Ｖ程度」となる電位差を有する駆動信号が必要となる。したがって、駆動信号を供給する走査線ドライバは、この駆動信号に応じた耐圧を有するトランジスタによって構成する必要がある。このように、トランジスタのゲート長を縮小することによってトランジスタの耐圧が低くなってしまうので、トランジスタの微細化には限界がある。【００１０】  そこで、本発明は、駆動装置の回路規模を低減することを目的とする。
【課題を解決するための手段】
【００１１】  この発明の１つの局面に従うと、駆動装置は、第１および第２の生成部と、（ｋ×ｍ）個の出力回路とを備える。第１の生成部は、第１のクロックに応じて、ｋ個の第１の信号を、順次、非出力状態から出力状態にする。ｋは自然数である。第２の生成部は、第２のクロックに応じて、ｍ個の第２の信号を、順次、非出力状態から出力状態にする。ｍは自然数である。（ｋ×ｍ）個の出力回路は、ｋ個のグループに分けられる。ｋ個のグループの各々には、ｍ個の出力回路が属する。ｋ個の第１の信号は、ｋ個のグループに対応する。ｍ個の第２の信号は、ｋ個のグループの各々に属するｍ個の出力回路に対応する。（ｋ×ｍ）個の出力回路の各々は、自己が属するグループに対応する第１の信号が出力状態である場合、自己に対応する第２の信号が出力状態になると、その第２の信号を出力する。（ｋ×ｍ）個の出力回路の各々は、自己が属するグループに対応する第１の信号が非出力状態である場合、自己に対応する第２の信号が出力状態であっても、その第２の信号を出力しない。【００１２】  上記駆動装置では、ｋ個の出力を有する第１の生成部とｍ個の出力を有する第２の生成部とを組み合わせることによって、（ｋ×ｍ）個の駆動信号を順次出力する。つまり、駆動装置の前段部における出力数を削減することができる。これにより、駆動装置の回路規模を低減することができる。【００１３】  好ましくは、上記第２の生成部は、上記ｋ個の第１の信号のうちいずれか１つが出力状態である間に、上記第２のクロックに応じて、上記ｍ個の第２の信号を、順次、非出力状態から出力状態にする。【００１４】  好ましくは、上記（ｋ×ｍ）個の出力回路の各々は、出力端子と、第１の入力端子と、第１のスイッチと、第２の入力端子と、第２のスイッチとを含む。第１の入力端子は、その出力回路に対応する第２の信号を受ける。第１のスイッチは、出力端子と第１の入力端子との間に接続され、その出力回路に対応する第１の信号の状態に応じてオン／オフする。第２の入力端子は、上記第２の信号の非出力状態に相当する所定電圧を受ける。第２のスイッチは、出力端子と第２の入力端子との間に接続され、その出力回路に対応する第１の信号の状態に応じてオン／オフする。【００１５】  好ましくは、上記第１の生成部は、直列に接続されたｋ個の第１フリップフロップを含む。上記第２の生成部は、直列に接続されたｍ個の第２フリップフロップを含む。【００１６】  好ましくは、上記駆動装置は、論理回路をさらに備える。論理回路は、上記第１の生成部と上記（ｋ×ｍ）個の出力回路との間に接続され、外部からの制御信号を受ける。論理回路は、制御信号の有無に応じて、上記第１の生成部からのｋ個の第１の信号をすべて同時に非出力状態にする。【００１７】  上記駆動装置では、制御信号によって（ｋ×ｍ）個の出力回路からの出力を制限することができる。これにより、例えば、液晶表示パネルにおいて所定のラインだけ表示させる（または、その所定ラインに表示されている画像を更新する）ことができる。つまり、部分表示機能を実現することができる。【００１８】  好ましくは、上記駆動装置は、論理回路をさらに備える。論理回路は、上記第２の生成部と上記（ｋ×ｍ）個��出力回路との間に接続され、外部からの制御信号を受ける。論理回路は、制御信号の有無に応じて、上記第２の生成部からのｍ個の第２の信号をすべて同時に非出力状態にする。【００１９】  好ましくは、上記駆動装置は、第１および第２のセレクタをさらに備える。第１のセレクタは、上記ｋ個の第１フリップフロップのうち先頭からｓ番目の第１フリップフロップと（ｓ＋１）番目の第１フリップフロップとの間に接続される。ｓは自然数であり、１≦ｓ＜（ｋ−２）である。第２のセレクタは、上記ｋ個の第１フリップフロップのうち先頭からｔ番目の第１フリップフロップと（ｔ＋１）番目の第１フロップフロップとの間に接続される。ｔは自然数であり、ｓ＜ｔ≦（ｋ−１）である。第１および第２のセレクタは、第１および第２のモードを有する。第１のモードでは、第１のセレクタは、上記ｓ番目の第１フリップフロップからの出力を上記（ｓ＋１）番目の第１フリップフロップへ出力する。第２のセレクタは上記ｔ番目の第１フリップフロップからの出力を上記（ｔ＋１）番目の第１フリップフロップへ出力する。第２のモードでは、第１のセレクタは上記ｓ番目の第１フリップフロップからの出力を第２のセレクタへ出力する。第２のセレクタは第１のセレクタからの出力を上記（ｔ＋１）番目の第１フリップフロップへ出力する。【００２０】  上記駆動装置では、セレクタの動作モードを変更することによって（ｋ×ｍ）個の出力回路からの出力を制限することができる。これにより、例えば、液晶表示パネルにおいて所定のラインだけ表示させない（または、その所定ラインに表示されている画像を更新しない）ことが可能となる。つまり、部分表示機能を実現することができる。【００２１】  好ましくは、上記駆動装置は、第１および第２のモードを有する選択回路をさらに備える。選択回路は、第１のモードでは、上記ｍ個の第２フリップフロップのうち先頭からｙ番目の第２フリップフロップからの出力をｙ番目の第２の信号として出力し、（ｙ＋１）番目の第２フリップフロップからの出力を（ｙ＋１）番目の第２の信号として出力する。ｙは奇数の自然数であり、ｍは偶数の自然数であり、１≦ｙ≦（ｍ−１）である。選択回路は、第２のモードでは、ｙ番目の第２フリップフロップからの出力をｙ番目および（ｙ＋１）番目の第２の信号として同時に出力し、（ｙ＋１）番目の第２フリップフロップからの出力を出力しない。【００２２】  上記駆動装置では、セレクタの動作モードによって同時に複数の駆動信号を出力することができる。例えば、液晶表示パネルにおいて複数のラインを同時にアクティブにすることができる。【００２３】  好ましくは、上記駆動装置は、論理回路をさらに備える。論理回路は、上記第１の生成部と上記（ｋ×ｍ）個の出力回路との間に接続され、外部からの制御信号を受ける。上記論理回路は、制御信号の有無に応じて、上記第１の生成部からのｋ個の第１の信号をすべて同時に出力状態にする。【００２４】  上記駆動装置では、同時に複数の駆動信号を出力することができる。【００２５】  好ましくは、上記駆動装置は、論理回路をさらに備える。論理回路は、上記第２の生成部と上記（ｋ×ｍ）個の出力回路との間に接続され、外部からの制御信号を受ける。論理回路は、制御信号の有無に応じて、上記第２の生成部からのｍ個の第２の信号をすべて同時に出力状態にする。【００２６】  好ましくは、上記駆動装置は、論理回路を備える。論理回路は、上記第１の生成部と上記（ｋ×ｍ）個の出力回路との間に接続され、外部からの制御信号の有無に応じて動作する。制御信号は、上記ｋ個の第２の信号のうちいずれか１つが出力状態になってから次の第２の信号が出力状態になるまでの期間において、その期間よりも短い所定期間だけ出力される。上記論理回路は、制御信号を受けると、上記第１の生成部からのｋ個の第１の信号をすべて同時に非出力状態にする。【００２７】  上記駆動装置では、ある１つの駆動信号が出力されているときに、本来必要でない他の駆動信号が出力されることを防止することができる。これにより、例えば、液晶表示パネルにおいてある１つのラインに画像の書き込みが実行されているときに、そのラインとは別のラインに誤って画像が書き込まれることを防ぐことができる。【００２８】  好ましくは、上記駆動装置は、論理回路を備える。論理回路は、上記第２の生成部と上記（ｋ×ｍ）個の出力回路との間に接続され、外部からの制御信号の有無に応じて動作する。制御信号は、上記ｋ個の第２の信号のうちいずれか１つが出力状態になってから次の第２の信号が出力状態になるまでの期間において、その期間よりも短い所定期間だけ出力される。論理回路は、制御信号を受けると、上記第２の生成部からのｍ個の第２の信号をすべて同時に非出力状態にする。【００２９】  好ましくは、上記駆動装置は、論理回路を備える。論理回路は、上記第１および第２の生成部と上記（ｋ×ｍ）個の出力回路との間に接続され、外部からの制御信号を受ける。上記論理回路は、上記制御信号の有無に応じて、上記第１の生成部からのｋ個の第１の信号をすべて同時に出力状態にするとともに、上記第２の生成部からのｍ個の第２の信号をすべて同時に出力状態にする。【００３０】  上記駆動装置では、例えば、表示パネルのゲートラインをすべて同時に活性化させることができる。これにより、表示パネルの液晶素子に蓄積された電荷を一気に放電することができる。【００３１】  好ましくは、上記（ｋ×ｍ）個の出力回路の各々は、外部からの制御信号を受ける。上記（ｋ×ｍ）個の出力回路の各々は、選択部をさらに含む。選択部は、制御信号の有無に応じて、上記出力端子に与えられた信号および上記第２の信号の出力状態に相当する所定電圧のうちいずれか一方を出力する。【００３２】  この発明のもう１つの局面に従うと、駆動方法は、ｋ個のグループに分けられる（ｋ×ｍ）個の出力端子から駆動信号を順次出力する。ｋ，ｍは自然数である。上記ｋ個のグループの各々にはｍ個の出力端子が属する。第１のクロックに応じて、ｋ個のグループに対応するｋ個の第１の信号を、順次、非出力状態から出力状態にする。第２のクロックに応じて、ｋ個のグループの各々に含まれるｍ個の出力端子に対応するｍ個の第２の信号を、順次、非出力状態から出力状態にする。（ｋ×ｍ）個の出力端子の各々において、その出力端子が属するグループに対応する第１の信号が出力状態である場合、その出力端子に対応する第２の信号が出力状��になると、その出力端子からその第２の信号を駆動信号として出力する。（ｋ×ｍ）個の出力端子の各々において、その出力端子が属するグループに対応する第１の信号が非出力状態である場合、その出力端子に対応する第２の信号が出力状態であっても、その出力端子からその第２の信号を駆動信号として出力しない。
【発明の効果】
【００３３】  以上のように、ｋ個の出力を有する第１の生成部とｍ個の出力を有する第２の生成部とを組み合わせることによって、（ｋ×ｍ）個の駆動信号を順次出力する。つまり、駆動装置の前段部における出力数を削減することができる。これにより、駆動装置の回路規模を低減することができる。
【図面の簡単な説明】
【００３４】
【図１】図１は、この発明の第１の実施形態による駆動装置の全体構成を示すブロック図である。
【図２】図２は、図１に示した出力回路の内部構成を示す回路図である。
【図３】図３は、図１に示した駆動装置による動作について説明するためのタイミングチャートである。
【図４】図４は、この発明の第２の実施形態による駆動装置の全体構成を示すブロック図である。
【図５】図５は、図４に示した駆動装置による動作について説明するためのタイミングチャートである。
【図６】図６は、図４に示した駆動装置の変形例を示すブロック図である。
【図７】図７は、図４に示した駆動装置の変形例を示すブロック図である。
【図８】図８は、図４に示した駆動装置の変形例を示すブロック図である。
【図９】図９は、図４に示した駆動装置の変形例を示すブロック図である。
【図１０】図１０は、図４に示した駆動装置の変形例を示すブロック図である。
【図１１】図１１は、この発明の第３の実施形態で用いられる信号生成部の内部構成を示すブロック図である。
【図１２】図１２は、この発明の第３の実施形態の駆動装置による動作について説明するためのタイミングチャートである。
【図１３】図１３は、この発明の第４の実施形態による駆動装置の全体構成を示すブロック図である。
【図１４】図１４は、図１３に示した駆動装置による動作について説明するためのタイミングチャートである。
【図１５】図１５は、図１３に示した駆動装置の変形例を示すブロック図である。
【図１６】図１６は、この発明の第５の実施形態による駆動装置の全体構成を示すブロック図である。
【図１７】図１７は、図１６に示した駆動装置による動作について説明するためのタイミングチャートである。
【図１８】図１８は、図１６に示した駆動装置の変形例を示すブロック図である。
【図１９】図１９は、図１６に示した駆動装置の変形例を示すブロック図である。
【図２０】図２０は、図１９に示した駆動装置による動作について説明するためのタイミングチャートである。
【図２１】図２１は、図１６に示した駆動装置の変形例を示すブロック図である。
【図２２】図２２は、この発明の第６の実施形態による駆動装置の全体構成を示すブロック図である。
【図２３】図２３は、図２２に示した駆動装置による動作について説明するためのタイミングチャートである。
【図２４】図２４は、図２２に示した駆動装置の変形例を示すブロック図である。
【図２５】図２５は、この発明の第７の実施形態による駆動装置の全体構成を示すブロック図である。
【図２６】図２６は、図２５に示した駆動装置による動作について説明するためのタイミングチャートである。
【図２７】図２７は、この発明の第８の実施形態による駆動装置の全体構成を示すブロック図である。
【図２８】図２８は、図２７に示した出力回路の内部構成を示す回路図である。
【図２９】図２９は、従来の駆動装置の全体構成を示すブロック図である。
【図３０】図３０は、図２９に示した駆動装置による動作について説明するためのタイミングチャートである。
【符号の説明】
【００３５】１０１    ドライブ信号入力端子
１０２    クロック入力端子
１０３    リセット信号入力端子
１０４，１０５，４０２    分周回路
１０６，１０７    信号生成部
１０８    出力部
１１６，１１７    シフトレジスタ
ＦＦａ−１〜ＦＦａ−ｋ，ＦＦｂ−１〜ＦＦｂ−ｍ    フリップフロップ
ＬＳａ−１〜ＬＳａ−ｋ，ＬＳｂ−１〜ＬＳｂ−ｍ    レベルシフタ
ＯＢａ−１〜ＯＢａ−ｋ，ＯＢｂ−１〜ＯＢｂ−ｍ    出力バッファ
Ｘ１〜Ｘｋｍ    出力回路
１２０ｓ    データ信号入力端子
１２０ｂ    イネーブル信号入力端子
１２１    オフ電圧入力端子
ＭＮ１２４，ＭＰ１２４，ＭＮ１２５    トランジスタ
ＯＵＴ    出力端子
２００，５００，６００、７００，８００    制御信号入力端子
２０１，５０１，６０１    論理回路
２０１−１〜２０１−ｋ，２０１−１〜２０１−ｍ    ＡＮＤ回路
３０１，３０２，４０１−１〜４０１−ｐ，４０３−１〜４０３−ｐ    セレクタ
５０１−１〜５０１−ｋ，５０１−１〜５０１−ｍ，７０１ａ−１〜７０１ａ−ｋ，７０１ｂ−１〜７０１ｂ−ｍ    ＯＲ回路
６０１−１〜６０１−ｋ，６０１−１〜６０１−ｍ    ＮＯＲ回路
８０    選択回路
８１    選択部
８２    インバータ
ＭＮ８３，ＭＰ８３，ＭＮ８４    トランジスタ
８５    オン電圧入力端子
ＯＵＴ’    出力端子
【発明を実施するための最良の形態】
【００３６】  以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。【００３７】  （第１の実施形態）
図１は、この発明の第１の実施形態による駆動装置の構成を示す。この装置は、例えば、液晶表示パネルの走査線ドライバとして使用される。この装置は、ドライブ信号入力端子１０１と、クロック入力端子１０２と、リセット信号入力端子１０３と、分周回路１０４，１０５と、信号生成部１０６，１０７と、出力部１０８とを備える。ドライブ信号入力端子１０１は、外部からのドライブ信号（スタートパルス）を入力する。クロック入力端子１０２は、外部からのクロックを入力する。リセット信号入力端子１０３は、外部からのリセット信号を入力する。分周回路１０４は、ドライブ信号入力端子１０１に入力されたスタートパルスを所定のサイクル分だけ分周する。分周回路１０５は、クロック入力端子１０２に入力されたクロックを所定のサイクル分だけ分周する。信号生成部１０６は、分周回路１０４によって分周されたスタートパルスと分周回路１０５によって分周されたクロックとに応じて、ｋ個（ｋは自然数）のイネーブル信号ｓ１〜ｓｋを出力する。信号生成部１０７は、ドライブ信号入力端子１０１に入力されたスタートパルスとクロック入力端子１０２に入力されたクロックとに応じて、ｍ個（ｍは自然数）のデータ信号ｂ１〜ｂｍを出力する。【００３８】            ＜出力部の内部構成＞
出力部１０８は、（ｋ×ｍ）個の出力回路を含む。（ｋ×ｍ）個の出力回路は、ｋ個のグループＧｒ１〜Ｇｒｋに分けられる。グループＧｒ１〜Ｇｒｋの各々には、ｍ個の出力回路が属する。例えば、ｍ個の出力回路Ｘ１〜ＸｍはグループＧｒ１に属する。ｍ個の出力回路Ｘｍ＋１〜Ｘ２ｍはグループＧｒ２に属する。ｍ個の出力回路Ｘ（ｋ−１）ｍ＋１〜ＸｋｍはグループＧｒｋに属する。【００３９】  ｋ個のグループＧｒ１〜Ｇｒｋは、ｋ個のイネーブル信号ｓ１〜ｓｋに対応する。グループＧｒ１はイネーブル信号ｓ１に対応する。グループＧｒ２はイネーブル信号ｓ２に対応する。グループＧｒｋはイネーブル信号ｓｋに対応する。【００４０】  グループＧｒ１〜Ｇｒｋの各々に属するｍ個の出力回路は、ｍ個のデータ信号ｂ１〜ｂｍに対応する。出力回路Ｘ１，Ｘｍ＋１，Ｘ（ｋ−１）ｍ＋１はデータ信号ｂ１に対応する。出力回路Ｘ２，Ｘｍ＋２，Ｘ（ｋ−１）ｍ＋２はデータ信号ｂ２に対応する。出力回路Ｘｍ，Ｘ２ｍ，Ｘｋｍはデータ信号ｂｍに対応する。【００４１】  （ｋ×ｍ）個の出力回路の各々は、自己が属するグループに対応するイネーブル信号と自己に対応するデータ信号とに応じて、駆動信号を出力する。【００４２】        ＜出力回路とイネーブル信号およびデータ信号との関係＞
出力回路とイネーブル信号およびデータ信号との関係について具体的に説明する。ここで、ｍ＝１６，ｋ＝２０であるとする。まず、３２０個の出力回路を、１６個を１つのグループとして合計２０個のグループに分ける。このとき、出力回路Ｘ１〜Ｘ１６はグループＧｒ１に属し、出力回路Ｘ１７〜Ｘ３２はグループＧｒ２に属し、出力回路Ｘ３０５〜Ｘ３２０がグループＧｒ２０に属する。【００４３】  信号生成部１０６からのイネーブル信号ｓ１〜ｓ２０を３２０個の出力回路に接続する。イネーブル信号ｓ１はグループＧｒ１に属する出力回路Ｘ１〜Ｘ１６に接続される。イネーブル信号ｓ２はグループＧｒ２に属する出力回路Ｘ１７〜Ｘ３２に接続される。以降は全く同様にして、イネーブル信号ｓ２０はグループＧｒ２０に属する出力回路Ｘ３０５〜Ｘ３２０に接続される。【００４４】  信号生成部１０７からのデータ信号ｂ１〜ｂ１６を３２０個の出力回路に接続する。データ信号ｂ１は、グループＧｒ１〜Ｇｒ２０の各々に属する１６個の出力回路のうち数字が１番小さい出力回路Ｘ１，Ｘ１７，・・・，Ｘ３０５に接続される。データ信号ｂ２は、グループＧｒ１〜Ｇｒ２０の各々に属する１６個の出力回路のうち数字が２番目に小さい出力回路Ｘ２，Ｘ１８，・・・，Ｘ３０６に接続される。以降は全く同様にして、データ信号ｂ１６は、グループＧｒ１〜Ｇｒ２０の各々に属する１６個の出力回路のうち数字が１番大きい出力回路Ｘ１６，Ｘ３２，・・・，Ｘ３２０に接続される。【００４５】            ＜出力回路の内部構成＞
図２は、図１に示した出力回路の内部構成を示す。出力回路は、イネーブル信号入力端子１２０ｓと、データ信号入力端子１２０ｂと、オフ電圧入力端子１２１と、出力端子ＯＵＴと、インバータ１２３と、トランジスタＭＮ１２４，ＭＰ１２４，ＭＮ１２５とを含む。イネーブル信号入力端子１２０ｓは、この出力回路に対応するイネーブル信号を受ける。データ信号入力端子１２０ｂは、この出力回路に対応するデータ信号を受ける。オフ電圧入力端子１２１は、基準電圧ＶＥＥを受ける。トランジスタＭＮ１２４，ＭＰ１２４は、トランスファーゲートを構成する。トランジスタＭＮ１２４は、データ信号入力端子１２０ｂと出力端子ＯＵＴとの間に接続され、イネーブル信号入力端子１２０ｓからの信号をゲートに受ける。トランジスタＭＰ１２４は、データ信号入力端子１２０ｂと出力端子ＯＵＴとの間に接続され、インバータ１２３からの信号をゲートに受ける。トランジスタＭＮ１２５は、オフ電圧入力端子１２１と出力端子ＯＵＴとの間に接続され、インバータ１２３からの信号をゲートに受ける。【００４６】  イネーブル信号入力端子１２０ｓに供給されたイネーブル信号が「ハイレベル」である場合、トランスファゲートを構成するトランジスタＭＮ１２４，ＭＰ１２４が導通状態になるので、データ信号入力端子１２０ｂに供給されたデータ信号が出力端子ＯＵＴから出力される。一方、イネーブル信号入力端子に供給されたイネーブル信号が「ローレベル」である場合、トランスファゲートを構成するトランジスタＭＮ１２４，ＭＰ１２４が非導通状態となりトランジスタＭＮ１２５が導通状態になるので、基準電圧ＶＥＥが出力端子ＯＵＴから出力される。【００４７】  ここで、駆動装置（走査線ドライバ）において使用される電圧レベルの一例をあげると、システム電源電圧ＶＤＤは「１．８Ｖ」でありシステム接地電圧ＶＳＳは「０Ｖ」であり、液晶表示パネルの薄膜トランジスタを駆動するために必要となるオン電圧ＶＧＧは「＋１５Ｖ」でありオフ電圧ＶＥＥは「−１５Ｖ」である。【００４８】            ＜信号生成部の内部構成＞
信号生成部１０６は、シフトレジスタ１１６と、ｋ個のレベルシフタＬＳａ−１〜ＬＳａ−ｋと、ｋ個の出力バッファＯＢａ−１〜ＯＢａ−ｋとを含む。シフトレジスタ１１６は、直列に接続されたｋ個のフリップフロップＦＦａ−１〜ＦＦａ−ｋを含む。フリップフロップＦＦａ−１〜ＦＦａ−ｋの各々は、分周回路１０４からのスタートパルス（または、前段のフリップフロップの出力端子Ｑからの出力）をデータ端子Ｄに受け、分周回路１０５からのクロックをクロック端子ＣＫに受け、リセット信号入力端子１０３からのリセット信号をリセット端子Ｒに受ける。レベルシフタＬＳａ−１〜ＬＳａ−ｋの各々は、自己に対応するフリップフロップからの出力をロジック電圧レベルのＶＤＤ−ＶＳＳの振幅を有する信号から液晶表示素子の駆動に必要な電圧であるＶＧＧ−ＶＥＥの振幅を有する信号へと変換する。出力バッファＯＢａ−１〜ＯＢａ−ｋの各々は、自己に対応するレベルシフタからの出力をバッファする。【００４９】  信号生成部１０７は、シフトレジスタ１１７と、ｍ個のレベルシフタＬＳｂ−１〜ＬＳｂ−ｍと、ｍ個の出力バッファＯＢｂ−１〜ＯＢｂ−ｍとを含む。シフトレジスタ１１７は、直列に接続されたｍ個のフリップフロップＦＦａ−１〜ＦＦａ−ｍを含む。フリップフロップＦＦｂ−１〜ＦＦｂ−ｋの各々は、ドライブ信号入力端子１０１からのスタートパルス（または、前段のフリップフロップの出力端子Ｑからの出力）をデータ端子Ｄに受け、クロック入力端子１０２からのクロックをクロック端子ＣＫに受け、リセット信号入力端子１０３からのリセット信号をリセット端子Ｒに受ける。レベルシフタＬＳｂ−１〜ＬＳｂ−ｍの各々は、自己に対応するフリップフロップからの出力をロジック電圧レベルのＶＤＤ−ＶＳＳの振幅を有する信号から液晶表示素子の駆動に必要な電圧であるＶＧＧ−ＶＥＥの振幅を有する信号へと変換する。出力バッファＯＢｂ−１〜ＯＢｂ−ｍの各々は、自己に対応するレベルシフタからの出力をバッファする。【００５０】            ＜各回路の構成＞
なお、ここでは、分周回路１０４，分周回路１０５，フリップフロップＦＦａ−１〜ＦＦａ−ｋ，フリップフロップＦＦｂ−１〜ＦＦｂ−ｍの各々は、低耐圧トランジスタで構成される。また、レベルシフタＬＳａ−１〜ＬＳａ−ｋ，出力バッファＯＢａ−１〜ＯＢａ−ｋ，レベルシフタＬＳｂ−１〜ＬＳｂ−ｍ，出力バッファＯＢｂ−１〜ＯＢｂ−ｍ，出力部１０８の（ｋ×ｍ）個の出力回路の各々は、高耐圧トランジスタで構成される。【００５１】  低耐圧トランジスタの耐圧は、例えば、３Ｖ程度であれば良い。高耐圧トランジスタの耐圧は、３０Ｖ程度必要になる場合がある。一般的に、高耐圧トランジスタの面積は、低耐圧トランジスタの面積と比較して、大きくなる。【００５２】            ＜動作＞
図３を参照して、図１に示した駆動装置による動作について説明する。【００５３】  まず、ドライブ信号入力端子１０１にスタートパルスが入力されると、信号生成部１０７は、クロック入力端子１０２に入力されたクロックパルスに同期してデータ信号ｂ１〜ｂｍを順次出力する（順次「ハイレベル」にする）。一方、信号生成部１０６は、分周回路１０５によって分周されたクロックに同期してイネーブル信号ｓ１を出力する。分周回路１０５における分周の周期は、１つのイネーブル信号が「ハイレベル」である期間中にｍ個のデータ信号が順次「ハイレベル」になるように設定される。すなわち、１つのデータ信号が立ち上がってから次のデータ信号が立ち上がるまでの期間を「１サイクル」とすると、１つのイネーブル信号は、「ｍサイクル」の間、「ハイレベル」になっている。したがって、イネーブル信号ｓ１が「ハイレベル」である間、グループＧｒ１に属する出力回路Ｘ１〜Ｘｍは、データ信号ｂ１〜ｂｍを駆動信号として順次出力する。ここで、駆動信号は、「ハイレベル」がオン電圧ＶＧＧであり、「ローレベル」がオフ電圧ＶＥＥである。【００５４】  次のスタートパルスがドライブ信号入力端子１０１に入力されると、信号生成部１０７は、再び、データ信号ｂ１〜ｂｍを順次出力する。一方、信号生成部１０６は、次のイネーブル信号ｓ２を出力する。これにより、グループＧｒ２に属する出力回路Ｘｍ＋１〜Ｘ２ｍは、データ信号ｂ１〜ｂｍを駆動信号として出力する。【００５５】  以降、スタートパルスが入力される毎に、データ信号ｂ１〜ｂｍが順次出力されるとともに、次のイネーブル信号がｍサイクルの間「ハイレベル」になる。【００５６】  最後に、ｋ個目のスタートパルスが入力されると、出力回路Ｘ（ｋ−１）ｍ＋１〜Ｘｋｍは、データ信号ｂ１〜ｂｍを駆動信号として出力する。【００５７】  このようにして、（ｋ×ｍ）個の出力回路のすべてから駆動信号が順次出力される。【００５８】            ＜具体例＞
次に、駆動装置による動作について具体的に説明する。ここで、ｍ＝１６，ｋ＝２０とする。【００５９】  １個目のスタートパルスが入力されると、データ信号ｂ１〜ｂ１６は、順次出力される。一方、イネーブル信号ｓ１は、１６サイクルの間、「ハイレベル」になる。他のイネーブル信号ｓ２〜ｓ２０は「ローレベル」のままである。したがって、出力回路Ｘ１〜Ｘ１６は、駆動信号を順次出力する。一方、出力回路Ｘ１７〜Ｘ３２０の各々は、自己に対応するイネーブル信号が入力されていないので、データ信号が入力されても駆動信号を出力しない。【００６０】  続いて、２個目のスタートパルスが入力されると、データ信号ｂ１〜ｂ１６は、再び、順次出力される。一方、イネーブル信号ｓ２は、１６サイクルの間、「ハイレベル」になる。他のイネーブル信号ｓ１，ｓ３〜ｓ２０は「ローレベル」のままである。したがって、出力回路Ｘ１７〜Ｘ３２は、駆動信号を順次出力する。一方、出力回路Ｘ１〜Ｘ１６，Ｘ３３〜Ｘ３２０の各々は、自己に対応するイネーブル信号が入力されていないので、データ信号が入力されても駆動信号を出力しない。【００６１】  最後に、２０個目のスタートパルスが入力されると、データ信号ｂ１〜ｂ１６が順次出力され、イネーブル信号ｓ２０は、１６サイクルの間、「ハイレベル」になる。したがって、出力回路Ｘ３０５〜Ｘ３２０は、駆動信号を順次出力する。一方、出力回路Ｘ１〜Ｘ３０４の各々は、自己に対応するイネーブル信号が入力されていないので、データ信号が入力されても駆動信号を出力しない。これにより、３２０サイクルの間に、３２０個の出力回路Ｘ１〜Ｘ３２０から駆動信号が順次出力されたことになる。【００６２】            ＜効果＞
以上のように、ｋ個の出力を有する信号生成部とｍ個の出力を有する信号生成部とを組み合わせることによって、（ｋ×ｍ）個の駆動信号を出力する。つまり、駆動装置の前段部における出力数を削減することができる。これにより、駆動装置の回路規模を低減することができる。【００６３】  ここで、本実施形態により得られる駆動装置の面積削減効果について、一例を示す。ここで、従来例と同じ基準で比較するために、出力数が「３２０」である場合についての例を示す。また、従来と同一の基準で比較を行なうため、同一のトランジスタの最小線幅（ゲート長）を有する半導体プロセスを用いて設計したデータ同士で比較を行なう。【００６４】  まず、本実施形態を適用した場合のそれぞれ概算の回路面積は、以下の通りであった。【００６５】        出力回路：１９５００μｍ２
出力バッファ：１８９００μｍ２
レベルシフタ：２８７００μｍ２
フリップフロップ：９１００μｍ２
分周回路：１００００μｍ２
ここで、ｍ＝１６、ｋ＝２０として、信号生成部１０６の面積（Ｓ１０６），信号生成部１０７の面積（Ｓ１０７），出力部１０８の面積（Ｓ１０８）は、次のようになった。【００６６】  Ｓ１０６＝（２８７００＋１８９００＋９１００）×１６＝０．９１ｍｍ２
Ｓ１０７＝（２８７００＋１８９００＋９１００）×２０＝１．１３ｍｍ２
Ｓ１０８＝１９５００×３２０＝６．２４ｍｍ２
また、その他の部分の面積（Ｓα）は「０．１０ｍｍ２」であった。【００６７】  したがって、本実施形態における総面積（ＳＳＳ）は、次のようになった。【００６８】  ＳＳＳ＝Ｓ１０６＋Ｓ１０７＋Ｓ１０８＋Ｓα＝８．３ｍｍ２
一方で、図２９に示した従来の駆動装置における概算の回路面積は、以下の通りであった。【００６９】    出力バッファ：１４０００μｍ２
レベルシフタ：２８７００μｍ２
フリップフロップ：９１００μｍ２
従って、従来における総面積（ＳＳＳ’）は、次のようになった。【００７０】  ＳＳＳ’＝（１４０００＋２８７００＋９１００）×３２０＝１６．５８ｍｍ２
両者を比較すると、本実施形態における総面積（ＳＳＳ）は、従来における総面積（ＳＳＳ’）の約５０％程度まで削減できていることがわかる。【００７１】  （第２の実施形態）
＜構成＞
図４は、この発明の第２の実施形態による駆動装置の全体構成を示す。この駆動装置は、図１に示した駆動装置に加えて、制御信号入力端子２００と、論理回路２０１とを含む。制御信号入力端子２００は、外部からの制御信号を入力する。論理回路２０１は、制御信号入力端子２００に入力された制御信号に応じて、シフトレジスタ１１６からの出力をすべて「ローレベル」にする。その他の構成は図１と同様である。【００７２】  論理回路２０１は、ｋ個のＡＮＤ回路２０１−１〜２０１−ｋを含む。ＡＮＤ回路２０１−１〜２０１−ｋの各々は、制御信号入力端子２００の入力された制御信号と自己に対応するフリップフロップからの出力とを受ける。例えば、ＡＮＤ回路２０１−１は、制御信号とフリップフロップＦＦａ−１からの出力とを受ける。【００７３】            ＜動作＞
図５を参照して、図４に示した駆動装置による動作について説明する。【００７４】  制御信号が制御信号入力端子２００に入力されている（制御信号が「ハイレベル」である）場合、シフトレジスタ１１６からの出力の各々は、論理回路２０１によって遮断されることなく、対応するレベルシフタへ供給される。つまり、図３と同様の動作が実行される。【００７５】  一方、制御信号が制御信号入力端子２００に入力されていない（制御信号が「ローレベル」である）場合、ｋ個のＡＮＤ回路２０１−１〜２０１−ｋの各々からの出力は、すべて、「ローレベル」になる。よって、レベルシフタＬＳａ−１〜ＬＳａ−ｋの各々からの出力も「ローレベル」になる。例えば、シフトレジスタ１１６のフリップフロップＦＦａ−２からの出力が「ハイレベル」であっても、イネーブル信号ｓ２は出力されない。この場合、出力回路Ｘｍ＋１〜Ｘ２ｍの各々にはイネーブル信号ｓ２が供給されないので、出力回路Ｘｍ＋１〜Ｘ２ｍにデータ信号ｂ１〜ｂｍが順次供給されても、出力回路Ｘｍ＋１〜Ｘ２ｍからは駆動信号が出力されない（「ハイレベル」にならない）。【００７６】  このように、制御信号が入力されている間は駆動信号が出力されるが、制御信号が入力されていない間は駆動信号が出力されない。【００７７】            ＜効果＞
以上のように、制御信号によって駆動信号の出力を制限することができる。これにより、液晶表示パネルにおいて所定のラインだけ表示させる（または、その所定ラインに表示されている画像を更新する）ことができる。つまり、部分表示機能を実現することができる。さらに、制御信号が入力されていない間、レベルシフタ，出力バッファが停止しているので、電力消費を低減することができる。【００７８】  なお、図６のように、論理回路２０１がレベルシフタＬＳａ−１〜ＬＳａ−ｋと出力バッファＯＢａ−１〜ＯＢａ−ｋとの間に接続されている場合も同様の効果を得ることができる。この場合、論理回路２０１は、高耐圧系のトランジスタによって構成される。【００７９】  また、図７のように、論理回路２０１が信号生成部１０７のシフトレジスタ１１７とレベルシフタＬＳｂ−１〜ＬＳｂ−ｍとの間に接続されている場合も同様の効果を得ることができる。この場合、論理回路２０１は、ｍ個のＡＮＤ回路２０１−１〜２０１−ｍを含む。【００８０】  さらに、図８にように、論理回路２０１がレベルシフタＬＳｂ−１〜ＬＳｂ−ｍと出力バッファＯＢｂ−１〜ＯＢｂ−ｍとの間に接続されている場合も同様の効果を得ることができる。この場合、論理回路２０１は、高耐圧系のトランジスタによって構成される。【００８１】  さらに、図９のように、論理回路２０１がシフトレジスタ１１６とレベルシフタＬＳａ−１〜ＬＳａ−ｋとの間，およびシフトレジスタ１１７とレベルシフタＬＳｂ−１〜ＬＳｂ−ｍとの間に接続されている場合も同様の効果を得ることができる。この場合、論理回路２０１は、ＡＮＤ回路２０１ａ−１〜２０１ａ−ｋ，２０１ｂ−１〜２０１ｂ−ｍを含む。また、一方の信号生成部だけでなく他方の信号生成部に含まれるレベルシフタおよび出力バッファも停止するので、電力消費をさらに低減することができる。【００８２】  さらに、図１０のように、論理回路２０１がレベルシフタＬＳａ−１〜ＬＳａ−ｋと出力バッファＯＢａ−１〜ＯＢａ−ｋの間，およびレベルシフタＬＳｂ−１〜ＬＳｂ−ｍと出力バッファＯＢｂ−１〜ＯＢｂ−ｍとの間に接続されている場合も同様の効果を得ることができる。この場合、論理回路２０１は、高耐圧系のトランジスタによって構成される。【００８３】  （第３の実施形態）
＜構成＞
この発明の第３の実施形態による駆動装置の全体構成は、図１と同様であるが、信号生成部１０６の内部構成が異なる。図１１に、本実施形態の信号生成部１０６の内部構成を示す。信号生成部１０６は、図１に示した信号生成部に加えて、セレクタ３０１，３０２を含む。その他の構成は図１と同様である。【００８４】  セレクタ３０１は、フリップフロップＦＦａ−１とフリップフロップＦＦａ−２との間に接続される。セレクタ３０１は、通常モードと部分表示モードとを有する。通常モードのときには、セレクタ３０１は、前段のフリップフロップＦＦａ−１からの出力を後段のフリップフロップＦＦａ−２に供給する。部分表示モードのときには、セレクタ３０１は、システム接地電圧ＶＳＳをフリップフロップＦＦａ−２に供給する。【００８５】  セレクタ３０２は、フリップフロップＦＦａ−（ｋ−１）とフリップフロップＦＦａ−ｋとの間に接続される。セレクタ３０２は、通常モードと部分表示モードとを有する。通常モードのときには、セレクタ３０２は、前段のフリップフロップＦＦａ−（ｋ−１）からの出力を後段のフリップフロップＦＦａ−ｋに供給する。部分表示モードのときには、セレクタ３０２は、フリップフロップＦＦａ−１（セレクタ３０１の前段のフリップフロップ）からの出力を後段のフリップフロップＦＦａ−ｋに供給する。【００８６】            ＜動作＞
図１２を参照して、図１１に示した駆動装置による動作について説明する。【００８７】  通常モードのときには、図３と同様に、１個のスタートパルスに応じて１個のイネーブル信号が「ハイレベル」になるとともに、データ信号ｂ１〜ｂｍが順次出力される。【００８８】  部分表示モードのときには、イネーブル信号ｓ１の次に、イネーブル信号ｓ２ではなくイネーブル信号ｓｋが「ハイレベル」になる。したがって、出力回路Ｘｍ＋１〜Ｘ２ｍではなく出力回路Ｘ（ｋ−１）ｍ＋１〜Ｘｋｍから駆動信号が順次出力される。【００８９】            ＜効果＞
以上のように、セレクタの動作モードを変更することによって駆動信号の出力を制限することができる。これにより、液晶表示パネルにおいて所定のラインだけ表示させない（または、その所定ラインに表示されている画像を更新しない）ことが可能となる。つまり、部分表示機能を実現することができる。さらに、部分表示モードのときには、フリップフロップＦＦａ−２〜ＦＦａ−（ｋ−１）が停止するので、電力消費を低減することができる。【００９０】  なお、例えば、部分表示モードのときに、（ｋ×ｍ）ラインの液晶表示パネルのうち１０ラインから２０ラインまでの区間を表示させない場合、セレクタ３０１が先頭から９番目のフリップフロップＦＦａ−９と１０番目のフリップフロップＦＦａ−１０との間に接続され、セレクタ３０２が先頭から２０番目のフリップフロップＦＦａ−２０と２１番目のフリップフロップＦＦａ−２１との間に接続されていれば良い。【００９１】  （第４の実施形態）
＜構成＞
図１３は、この発明の第４の実施形態による駆動装置の全体構成を示す。この装置は、図１に示した駆動装置に加えて、選択回路４００と、分周回路４０２とを備える。選択回路４００は、ｐ個（ｐは「ｋ／２」、なお、ここでは「ｋ」は偶数である。）のセレクタ４０１−１〜４０１−ｐを含む。その他の構成は図１と同様である。【００９２】  セレクタ４０１−１〜４０１−ｐの各々は、２つのフリップフロップと２つのシフトレジスタとに対応する。例えば、セレクタ４０１−１は、２つのフリップフロップＦＦｂ−１，ＦＦｂ−２と２つのシフトレジスタＬＳｂ−１，ＬＳｂ−２とに対応する。【００９３】  セレクタ４０１−１〜４０１−ｐの各々は、通常モードと２ライン駆動モードとを有する。通常モードのときには、セレクタ４０１−１〜４０１−ｐの各々は、自己に対応する第１フリップフロップからの出力を自己に対応する第１レベルシフタに供給し、自己に対応する第２フリップフロップからの出力を自己に対応する第２レベルシフタに供給する。例えば、セレクタ４０１−１は、フリップフロップＦＦｂ−１からの出力をレベルシフタＬＳｂ−１へ供給し、フリップフロップＦＦｂ−２からの出力レベルシフタＬＳｂ−２へ供給する。一方、２ライン駆動モードになると、セレクタ４０１−１〜４０１−ｐの各々は、第１フリップフロップからの出力を第１レベルシフタおよび第２レベルシフタに供給する。例えば、セレクタ４０１−１は、フリップフロップＦＦｂ−１からの出力をレベルシフタＬＳｂ−１，ＬＳＢ−２へ供給する。【００９４】  分周回路４０２は、通常モードと２ライン駆動モードとを有する。通常モードのときには、分周回路４０２は、ドライブ信号入力端子１０１に入力されたスタートパルスをそのまま出力する。２ライン駆動モードのときには、分周回路４０２は、ドライブ信号入力端子１０１に入力されたスタートパルスを所定のサイクル分だけ分周する。シフトレジスタ１１７は、分周回路４０２からのスタートパルスを入力する。【００９５】            ＜動作＞
図１４を参照して、図１３に示した駆動装置による動作について説明する。【００９６】  通常モードのときには、分周回路４０２は、ドライブ信号入力端子１０１に入力されたスタートパルスをそのまま出力する。セレクタ４０１−１は、フリップフロップＦＦｂ−１からの出力をレベルシフタＬＳｂ−１へ供給し、フリップフロップＦＦｂ−２からの出力をレベルシフタＬＳｂ−２へ供給する。したがって、図３に示した動作と同様の動作が実行される。【００９７】  ２ライン駆動モードのときには、シフトレジスタ１１７は、分周回路４０２によって分周されたスタートパルス（「ハイレベル」である期間が延びたスタートパルス）を入力する。また、セレクタ４０１−１によってフリップフロップＦＦｂ−１からの出力がレベルシフタＬＳｂ−１，ＬＳｂ−２に供給されるので、データ信号ｂ１，ｂ２が同時に出力される。したがって、出力回路Ｘ１，Ｘ２の各々は、同時に、駆動信号を出力する。【００９８】            ＜効果＞
以上のように、セレクタの動作モードによって同時に複数の駆動信号を出力することができる。つまり、液晶表示パネルにおいて複数のライン（ここでは、２ライン）を同時にアクティブにすることができる。これにより、液晶表示パネルの解像度を低くすることができる。また、液晶表示パネルのデータドライバ（図示せず）による書き込み回数を少なくすることができるので、電力消費を低減することができる。【００９９】  なお、本実施形態では、２ライン駆動について説明しているが、Ｎライン駆動（Ｎは自然数）も実現可能である。この場合、１つのセレクタがＮ個のフリップフロップとＮ個のレベルシフタとに対応しておれば良い。通常モードのときには、セレクタの各々は、Ｎ個のフリップフロップとＮ個のレベルシフタとを一対一で対応付ければ良い。Ｎライン駆動モードのときには、セレクタの各々は、自己に対応するフリップフロップのうち１段目のフリップフロップからの出力をＮ個のレベルシフタの各々に供給すれば良い。【０１００】  また、図１５のように、セレクタ４０１−１〜４０１−ｐがレベルシフタＬＳｂ−１〜ＬＳｂ−ｍと出力バッファＯＢｂ−１〜ＯＢｂ−ｍとの間に接続されている場合も同様の効果を得ることができる。この場合、セレクタ４０１−１〜４０１−ｐの各々は、２つのシフトレジスタと２つの出力バッファとに対応する。また、フリップフロップＦＦｂ−１〜ＦＦｂ−ｍとレベルシフタＬＳｂ−１〜ＬＳＢ−ｍとの間にｐ個のセレクタ４０３−１〜４０３−ｐをさらに備えることも可能である。セレクタ４０３−１〜４０３−ｐの各々は、偶数番目のフリップフロップとレベルシフタとに対応する。セレクタ４０３−１〜４０３−ｐの各々は、通常モードのときには、自己に対応するフリップフロップからの出力を自己に対応するレベルシフタへ供給する。例えば、セレクタ４０３−１は、フリップフロップＦＦｂ−２からの出力をレベルシフタＬＳｂ−２へ供給する。一方、セレクタ４０３−１〜４０３−ｐの各々は、２ライン駆動モードのときには、システム接地電圧ＶＳＳを自己に対応するレベルシフタに供給する。これによれば、２ライン駆動モードにおいて不要となるレベルシフタによる電力消費を防止することができる。【０１０１】  （第５の実施形態）
＜構成＞
図１６は、この発明の第５の実施形態による駆動装置の全体構成を示す。この装置は、図１に示した駆動装置に加えて、制御信号入力端子５００と、論理回路５０１とを備える。制御信号入力端子５００は、外部からの制御信号を入力する。論理回路５０１は、制御信号入力端子５００に入力された制御信号が「ハイレベル」であると、シフトレジスタ１１６からのｋ個の出力をすべて「ハイレベル」にする。その他の構成は図１と同様である。【０１０２】  論理回路５０１は、ｋ個のＯＲ回路５０１−１〜５０１−ｋを含む。ＯＲ回路５０１−１〜５０１−ｋの各々は、制御信号入力端子５００の入力された制御信号と自己に対応するフリップフロップからの出力とを受ける。例えば、ＯＲ回路５０１−１は、制御信号とフリップフロップＦＦａ−１からの出力とを受ける。【０１０３】            ＜動作＞
図１７を参照して、図１６に示した駆動装置による動作について説明する。【０１０４】  制御信号が制御信号入力端子５００に入力されていない（「ローレベル」である）場合、シフトレジスタ１１６からのイネーブル信号ｓ１〜ｓｋの各々は、対応するレベルシフタへ供給される。つまり、図３に示した動作と同様の動作が実行される。【０１０５】  一方、制御信号が制御信号入力端子５００に入力されている（「ハイレベル」である）場合、ｋ個のＯＲ回路５０１−１〜５０１−ｋの各々からの出力は、すべて、「ハイレベル」になる。つまり、イネーブル信号ｓ１〜ｓｋの各々は、対応するｍ個の出力回路へ同時に供給される。例えば、シフトレジスタ１１６のフリップフロップＦＦａ−１からの出力が「ハイレベル」であり他のフリップフロップＦＦａ−２〜ＦＦａ−ｋからの出力が「ローレベル」であっても、イネーブル信号ｓ１だけでなくイネーブル信号ｓ２〜ｓｋも出力される。したがって、データ信号ｂ１が出力されると、出力回路Ｘ１だけでなく出力回路Ｘｍ＋１，・・・，Ｘ（ｋ−１）ｍ＋１も、同時に、駆動信号を出力する。つまり、グループＧｒ１に属するｍ個の出力回路だけでなく他のグループＧｒ２〜Ｇｒｋの各々に属する出力回路も、同時に、駆動信号を順次出力する。【０１０６】  このように、制御信号が入力されている間は、１つのグループに属する出力回路だけでなく、他のグループに属する出力回路からも同時に駆動信号が出力される。【０１０７】            ＜効果＞
以上のように、制御信号が「ハイレベル」である期間では、同時に複数の駆動信号を出力することができる。また、２ライン駆動モードのときに、分周回路１０４がドライブ信号入力端子１０１に入力されたクロックを分周することなくそのまま出力するように、分周回路１０４を設定しても良い。これによれば、液晶表示パネルにベタ画像（画像全体において階調数が均一である画像（例えば、すべての画素が「白」である画像））を表示させる場合、データドライバ（図示せず）による画像の書き込み時間を短縮することができる。【０１０８】  なお、図１８のように、論理回路５０１がレベルシフタＬＳａ−１〜ＬＳａ−ｋと出力バッファＯＢａ−１〜ＯＢａ−ｋとの間に接続されている場合も同様の効果を得ることができる。この場合、論理回路５０１は、高耐圧系のトランジスタによって構成される。【０１０９】  また、図１９のように、論理回路５０１が信号生成部１０７のシフトレジスタ１１７とレベルシフタＬＳｂ−１〜ＬＳｂ−ｍとの間に接続されている場合も同様の効果を得ることができる。この場合、論理回路５０１は、ｍ個のＯＲ回路５０１−１〜５０１−ｍを含む。また、図２０のように、制御信号が制御信号入力端子５００に入力されている（「ハイレベル」である）と、データ信号ｂ１〜ｂｍは、すべて、同時に「ハイレベル」になる。したがって、「ハイレベル」のイネーブル信号が入力された出力回路のすべてが、同時に、駆動電圧を出力する。例えば、イネーブル信号ｓ１が「ハイレベル」であるとすると、出力回路Ｘ１〜Ｘｍのすべてが、同時に、駆動信号を出力する。【０１１０】  さらに、図２１にように、論理回路５０１がレベルシフタＬＳｂ−１〜ＬＳｂ−ｍと出力バッファＯＢｂ−１〜ＯＢｂ−ｍとの間に接続されている場合も同様の効果を得ることができる。この場合、論理回路５０１は、高耐圧系のトランジスタによって構成される。【０１１１】  （第６の実施形態）
＜構成＞
図２２は、この発明の第６の実施形態による駆動装置の全体構成を示す。この装置は、制御信号入力端子６００と、論理回路６０１とを備える。制御信号入力端子６００は、外部からの制御信号を入力する。論理回路６０１は、制御信号入力端子６００に入力された制御信号が「ハイレベル」であると、シフトレジスタ１１６からのイネーブル信号ｓ１〜ｓｋをすべて「ローレベル」にする。【０１１２】  論理回路６０１は、ｍ個のＮＯＲ回路６０１−１〜６０１−ｍを含む。ＮＯＲ回路６０１−１〜６０１−ｋの各々は、制御信号入力端子６００の入力された制御信号と自己に対応するフリップフロップからの出力を反転した信号とを受ける。例えば、ＮＯＲ回路６０１−１は、制御信号とフリップフロップＦＦｂ−１からの出力を反転した信号とを受ける。その他の構成は図１と同様である。【０１１３】            ＜動作＞
図２３を参照して、図２２に示した駆動装置による動作について説明する。なお、ここでは、出力バッファＯＢｂ−１〜ＯＢｂ−ｍからのｍ個の出力の各々は、出力バッファが高耐圧トランジスタで構成されているので、立ち上がり時間・立ち下がり時間が共に大きく、波形がゆがんでいる。また、説明のために、図２２に示されたデータ信号ｂ１〜ｂｍの波形は、シフトレジスタ１１７からの出力がレベルシフタＬＳｂ−１〜ＬＳｂ−ｍに直接供給された場合のものである。【０１１４】  まず、フリップフロップＦＦｂ−１から信号が出力される。このとき、制御信号は「ローレベル」であるので、データ信号ｂ１は「ハイレベル」になる。したがって、出力回路Ｘ１からの駆動信号は「ハイレベル」になる。【０１１５】  次に、制御信号が「ハイレベル」になる。これにより、フリップフロップＦＦｂ−１からの信号は「ローレベル」になりデータ信号ｂ１は「ローレベル」になるので、出力回路Ｘ１からの駆動信号は「ローレベル」になる。【０１１６】  次に、フリップフロップＦＦｂ−２から信号が出力される。このとき、制御信号は「ハイレベル」であるので、データ信号ｂ２は「ローレベル」のままである。したがって、出力回路Ｘ２からの駆動信号は「ローレベル」のままである。【０１１７】  次に、制御信号が「ローレベル」になる。これにより、データ信号ｂ２は「ハイレベル」になるので、出力回路Ｘ２からの駆動信号は「ハイレベル」になる。【０１１８】  このように、制御信号は、あるデータ信号が「ハイレベル」になってから次のデータ信号が「ハイレベル」になるまでの期間中に、その期間よりも短い所定時間だけ「ハイレベル」になるように設定されている。【０１１９】            ＜効果＞
以上のように、ある１つの駆動信号が出力されているときに、本来必要でない他の駆動信号が出力されることを防止することができる。これにより、液晶表示パネルにおいてある１つのラインに画像の書き込みが実行されているときに、そのラインに隣接するラインに誤って画像が書き込まれることを防ぐことができる。【０１２０】  なお、図２４のように、論理回路６０１をシフトレジスタ１１６とレベルシフタＬＳａ−１〜ＬＳａ−ｋとの間に接続されている場合も同様の効果を得ることができる。この場合、論理回路６０１は、ｋ個のＮＯＲ回路６０１−１〜６０１−ｋを含む。【０１２１】  （第７の実施形態）
＜構成＞
図２５は、この発明の第７の実施形態による駆動装置の全体構成を示す。この装置は、図１に示した駆動装置に加えて、制御信号入力端子７００と、論理回路７０１とを備える。その他の構成は図１と同様である。制御信号入力端子７００は、外部からの制御信号を入力する。論理回路７０１は、ｋ個のＯＲ回路７０１ａ−１〜７０１ａ−ｋと、ｍ個のＯＲ回路７０１ｂ−１〜７０１ｂ−ｍとを含む。ＯＲ回路７０１ａ−１〜７０１ａ−ｋの各々は、制御信号入力端子７００からの制御信号と自己に対応するフリップフロップからの出力とを受ける。例えば、ＯＲ回路７０１ａ−１は、制御信号とフリップフロップＦＦａ−１からの出力とを受ける。ＯＲ回路７０１ｂ−１〜７０１ｂ−ｍの各々は、制御信号入力端子７００と自己に対応するフリップフロップからの出力とを受ける。例えば、ＯＲ回路７０１ｂ−１は、制御信号とフリップフロップＦＦｂ−１からの出力とを受ける。【０１２２】            ＜動作＞
図２６を参照して、図２５に示した駆動装置による動作について説明する。【０１２３】  制御信号が制御信号入力端子７００に入力されていない（「ローレベル」である）場合、シフトレジスタ１１６からの出力の各々は対応するレベルシフタへ供給され、イネーブル信号ｓ１〜ｓｋが出力される。また、シフトレジスタ１１７からの出力の各々は対応するレベルシフタへ供給され、データ信号ｂ１〜ｂｍが出力される。つまり、図３に示した動作と同様の動作が実行される。【０１２４】  一方、制御信号が制御信号入力端子７００に入力されている（「ハイレベル」である場合）場合、ｋ個のＯＲ回路７０１ａ−１〜７０１ａ−ｋの各々からの出力およびｍ個のＯＲ回路７０１ｂ−１〜７０１ｂ−ｍの各々からの出力は、すべて、「ハイレベル」になる。つまり、信号生成部１０６からのイネーブル信号ｓ１〜ｓｋはすべて同時に出力され、信号生成部１０７からのデータ信号ｂ１〜ｂｍはすべて同時に出力される。これにより、すべての出力回路Ｘ１〜Ｘｋｍの各々から同時に駆動信号が出力される。【０１２５】  このように、制御信号が入力されている間は、すべての駆動信号が同時に出力される。【０１２６】            ＜効果＞
以上のように、表示パネルのゲートラインをすべて同時に活性化させることができる。これにより、表示パネルの液晶素子に蓄積された電荷を一気に放電することができる。これにより、例えば、表示パネルの画像が乱れることなく、表示パネルを迅速にオフにすることができる。【０１２７】  （第８の実施形態）
＜全体構成＞
図２７は、この発明の第８の実施形態による駆動装置の全体構成を示す。この装置は、図１に示した駆動装置に加えて、制御信号入力端子８００を備える。また、（ｋ×ｍ）個の出力回路Ｘ１〜Ｘｋｍの各々は、制御信号入力端子８００に入力された制御信号を受ける。その他の構成は図１と同様である。【０１２８】            ＜選択回路の内部構成＞
図２８は、図２７に示した出力回路の内部構成を示す。出力回路は、図２に示した出力回路に加えて、選択部８０を含む。選択部８０は、入力端子８１と、インバータ８２と、トランジスタＭＮ８３，ＭＰ８３，ＭＮ８４と、出力端子ＯＵＴ’と、オン電圧入力端子８５とを含む。入力端子８１は、制御信号入力端子８００からの制御信号を入力する。トランジスタＭＮ８３，ＭＰ８３は、トランスファーゲートを構成する。トランジスタＭＮ８３は、出力端子ＯＵＴと出力端子ＯＵＴ’との間に接続され、入力端子８１からの制御信号をゲートに受ける。トランジスタＭＰ８３は、出力端子ＯＵＴと出力端子ＯＵＴ’との間に接続され、インバータ８２によって反転された制御信号をゲートに受ける。トランジスタＭＰ８４は、出力端子ＯＵＴ’とオン電圧入力端子８５との間に接続され、入力端子８１からの制御信号をゲートに受ける。オン電圧入力端子８５は、オン電圧ＶＧＧを受ける。【０１２９】            ＜動作＞
図２７に示した駆動装置による動作について説明する。【０１３０】  制御信号が制御信号入力端子８００に入力されている（「ハイレベル」である）場合、（ｋ×Ｍ）個の出力回路の各々では、トランジスタＭＮ８３，ＭＰ８３は導通状態になり、トランジスタＭＰ８４は非導通状態になる。よって、出力端子ＯＵＴに供給された信号（データ信号またはオフ電圧）が出力端子ＯＵＴ’から出力される。したがって、図３と同様に、出力回路Ｘ１〜Ｘｋｍの各々は、自己に対応するイネーブル信号およびデータ信号に応じて、駆動信号を出力する。【０１３１】  一方、制御信号が制御信号入力端子８００に入力されていない（「ローレベル」である）場合、（ｋ×Ｍ）個の出力回路の各々では、トランジスタＭＮ８３，ＭＰ８３は非導通状態になり、トランジスタＭＰ８４は導通状態になる。よって、出力端子ＯＵＴ’からは、出力端子ＯＵＴに供給された信号ではなく、オン電圧ＶＧＧが出力される。したがって、図２６と同様に、すべての出力回路Ｘ１〜Ｘｋｍの各々から同時に駆動信号が出力される。【０１３２】            ＜効果＞
以上のように、表示パネルのゲートラインをすべて同時に活性化させることができる。これにより、表示パネルの液晶素子に蓄積された電荷を一気に放電することができる。これにより、表示パネルを迅速に全画面「黒」にすることができる。【０１３３】  また、レベルシフタや出力バッファ（オン電圧ＶＧＧ，オフ電圧ＶＥＥによって駆動する回路）を構成するトランジスタの電流能力よりもトランジスタＭＰ８４の電流能力を弱くすれば、オン電圧ＶＧＧが供給された配線へ急激に電荷が流れ込むことを抑制することができる。これにより、装置が破壊されることを防止することができる。ここで、「電流能力」とは、単位時間当たりにトランジスタを流れる電荷量を示す。「電流能力が弱い」ということは、単位時間当たりにトランジスタを流れる電荷量が少ないことを意味する。【０１３４】  尚、以上の各実施形態の説明では、ｋ個の信号を順次出力する回路およびｍ個の信号を順次出力する回路として、フリップフロップからなるシフトレジスタと分周回路とを用いた例を説明しているが、本発明はこれに限られるものではない。例えば、カウンタとデコーダとを組み合わせることによって構成しても良い。【０１３５】  さらに、信号生成部の合計チャネル数「ｍ＋ｋ」が最小になるように、ｍ，ｋを選択してやれば、面積削減効果が最も高いので好ましい。【０１３６】  上記の全ての実施の形態の説明において、液晶表示パネルの走査線を駆動するための駆動装置について実施例を説明してきたが、本発明はこれに限定されるものではない。この例の他に、有機ＥＬパネルなど他の表示パネルなどでも適用可能である。また、アクティブマトリックス型の駆動を行なうものあれば本発明を適用することができる。さらに言えば、本発明は、１チップ化された半導体集積回路において、複数の出力端子に順に信号を出力するような構成にも適用可能である。
【産業上の利用可能性】
【０１３７】  本発明の駆動装置によれば、回路面積を低減することができるので、液晶表示パネルや有機ＥＬパネルなどの表示装置の走査線を駆動するための駆動装置および駆動方法等として有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【手続補正書】
【提出日】平成18年3月14日(2006.3.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のクロックに応じて、ｋ個（ｋは自然数である）の第１の信号を、順次、非出力状態から出力状態にする第１の生成部と、
第２のクロックに応じて、ｍ個（ｍは自然数である）の第２の信号を、順次、非出力状態から出力状態にする第２の生成部と、
ｋ個のグループに分けられる（ｋ×ｍ）個の出力回路とを備え、
前記ｋ個のグループの各々には、ｍ個の出力回路が属し、
前記ｋ個の第１の信号は、前記ｋ個のグループに対応し、
前記ｍ個の第２の信号は、前記ｋ個のグループの各々に属するｍ個の出力回路に対応し、
前記（ｋ×ｍ）個の出力回路の各々は、
自己が属するグループに対応する第１の信号が出力状態である場合、自己に対応する第２の信号が出力状態になると、当該第２の信号を出力し、
自己が属するグループに対応する第１の信号が非出力状態である場合、自己に対応する第２の信号が出力状態であっても、当該第２の信号を出力しない
ことを特徴とする駆動装置。
【請求項２】
請求項１において、
前記第２の生成部は、
前記ｋ個の第１の信号のうちいずれか１つが出力状態である間に、前記第２のクロックに応じて、前記ｍ個の第２の信号を、順次、非出力状態から出力状態にする
ことを特徴とする駆動装置。
【請求項３】
請求項１において、
前記（ｋ×ｍ）個の出力回路の各々は、
出力端子と、
当該出力回路に対応する第２の信号を受ける第１の入力端子と、
前記出力端子と前記第１の入力端子との間に接続され、当該出力回路に対応する第１の信号の状態に応じてオン／オフする第１のスイッチと、
前記第２の信号の非出力状態に相当する所定電圧を受ける第２の入力端子と、
前記出力端子と前記第２の入力端子との間に接続され、当該出力回路に対応する第１の信号の状態に応じてオン／オフする第２のスイッチとを含む
ことを特徴とする駆動装置。
【請求項４】
請求項１において、
前記第１の生成部は、
直列に接続されたｋ個の第１フリップフロップを含み、
前記第２の生成部は、
直列に接続されたｍ個の第２フリップフロップを含む
ことを特徴とする駆動装置。
【請求項５】
請求項１において、
前記第１の生成部と前記（ｋ×ｍ）個の出力回路との間に接続され、外部からの制御信号を受ける論理回路をさらに備え、
前記論理回路は、
前記制御信号の有無に応じて、前記第１の生成部からのｋ個の第１の信号をすべて同時に非出力状態にする
ことを特徴とする駆動装置。
【請求項６】
請求項１において、
前記第２の生成部と前記（ｋ×ｍ）個の出力回路との間に接続され、外部からの制御信号を受ける論理回路をさらに備え、
前記論理回路は、
前記制御信号の有無に応じて、前記第２の生成部からのｍ個の第２の信号をすべて同時に非出力状態にする
ことを特徴とする駆動装置。
【請求項７】
請求項４において、
前記ｋ個の第１フリップフロップのうち先頭からｓ番目（ｓは自然数であり、１≦ｓ＜（ｋ−２）である）の第１フリップフロップと（ｓ＋１）番目の第１フリップフロップとの間に接続される第１のセレクタと、
前記ｋ個の第１フリップフロップのうち先頭からｔ番目（ｔは自然数であり、ｓ＜ｔ≦（ｋ−１）である）の第１フリップフロップと（ｔ＋１）番目の第１フロップフロップとの間に接続される第２のセレクタとをさらに備え、
前記第１および第２のセレクタは、第１および第２のモードを有し、
第１のモードでは、
前記第１のセレクタは、前記ｓ番目の第１フリップフロップからの出力を前記（ｓ＋１）番目の第１フリップフロップへ出力し、前記第２のセレクタは前記ｔ番目の第１フリップフロップからの出力を前記（ｔ＋１）番目の第１フリップフロップへ出力し、
第２のモードでは、
前記第１のセレクタは前記ｓ番目の第１フリップフロップからの出力を前記第２のセレクタへ出力し、前記第２のセレクタは前記第１のセレクタからの出力を前記（ｔ＋１）番目の第１フリップフロップへ出力する
ことを特徴とする駆動装置。
【請求項８】
請求項４において、
第１および第２のモードを有する選択回路をさらに備え、
前記選択回路は、
前記第１のモードでは、前記ｍ個の第２フリップフロップのうち先頭からｙ番目（ｙは奇数の自然数であり、ｍは偶数の自然数であり、１≦ｙ≦（ｍ−１）である）の第２フリップフロップからの出力をｙ番目の第２の信号として出力し、（ｙ＋１）番目の第２フリップフロップからの出力を（ｙ＋１）番目の第２の信号として出力し、
前記第２のモードでは、前記ｙ番目の第２フリップフロップからの出力を前記ｙ番目および前記（ｙ＋１）番目の第２の信号として同時に出力し、前記（ｙ＋１）番目の第２フリップフロップからの出力を出力しない
ことを特徴とする駆動装置。
【請求項９】
請求項１において、
前記第１の生成部と（ｋ×ｍ）個の出力回路との間に接続され、外部からの制御信号を受ける論理回路をさらに備え、
前記論理回路は、
前記制御信号の有無に応じて、前記第１の生成部からのｋ個の第１の信号をすべて同時に出力状態にする
ことを特徴とする駆動装置。
【請求項１０】
請求項１において、
前記第２の生成部と（ｋ×ｍ）個の出力回路との間に接続され、外部からの制御信号を受ける論理回路をさらに備え、
前記論理回路は、
前記制御信号の有無に応じて、前記第２の生成部からのｍ個の第２の信号をすべて同時に出力状態にする
ことを特徴とする駆動装置。
【請求項１１】
請求項１において、
前記第１の生成部と（ｋ×ｍ）個の出力回路との間に接続され、外部からの制御信号の有無に応じて動作する論理回路をさらに備え、
前記制御信号は、前記ｋ個の第２の信号のうちいずれか１つが出力状態になってから次の第２の信号が出力状態になるまでの期間において、当該期間よりも短い所定期間だけ出力され、
前記論理回路は、
前記制御信号を受けると、前記第１の生成部からのｋ個の第１の信号をすべて同時に非出力状態にする
ことを特徴とする駆動装置。
【請求項１２】
請求項１において、
前記第２の生成部と（ｋ×ｍ）個の出力回路との間に接続され、外部からの制御信号の有無に応じて動作する論理回路をさらに備え、
前記制御信号は、前記ｋ個の第２の信号のうちいずれか１つが出力状態になってから次の第２の信号が出力状態になるまでの期間において、当該期間よりも短い所定期間だけ出力され、
前記論理回路は、
前記制御信号を受けると、前記第２の生成部からのｍ個の第２の信号をすべて同時に非出力状態にする
ことを特徴とする駆動装置。
【請求項１３】
請求項１において、
前記第１および第２の生成部と前記（ｋ×ｍ）個の出力回路との間に接続され、外部からの制御信号を受ける論理回路をさらに備え、
前記論理回路は、
前記制御信号の有無に応じて、前記第１の生成部からのｋ個の第１の信号をすべて同時に出力状態にするとともに、前記第２の生成部からのｍ個の第２の信号をすべて同時に出力状態にする
ことを特徴とする駆動装置。
【請求項１４】
請求項３において、
前記（ｋ×ｍ）個の出力回路の各々は、
外部からの制御信号を受け、
前記制御信号の有無に応じて、前記出力端子に与えられた信号および前記第２の信号の出力状態に相当する所定電圧のうちいずれか一方を出力する選択部をさらに含む
ことを特徴とする駆動装置。
【請求項１５】
ｋ個のグループに分けられる（ｋ×ｍ）個の出力端子（ｋ，ｍは自然数である）から駆動信号を順次出力する方法であって、前記ｋ個のグループの各々にはｍ個の出力端子が属し、
第１のクロックに応じて、前記ｋ個のグループに対応するｋ個の第１の信号を、順次、非出力状態から出力状態にし、
第２のクロックに応じて、前記ｋ個のグループの各々に含まれるｍ個の出力端子に対応するｍ個の第２の信号を、順次、非出力状態から出力状態にし、
前記（ｋ×ｍ）個の出力端子の各々において、当該出力端子が属するグループに対応する第１の信号が出力状態である場合、当該出力端子に対応する第２の信号が出力状態になると、当該出力端子から当該第２の信号を前記駆動信号として出力し、
前記（ｋ×ｍ）個の出力端子の各々において、当該出力端子が属するグループに対応する第１の信号が非出力状態である場合、当該出力端子に対応する第２の信号が出力状態であっても、当該出力端子から当該第２の信号を前記駆動信号として出力しない
ことを特徴とする駆動方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の出力信号を順次出力する駆動装置および駆動方法に関し、さらに詳しくは、液晶表示パネルや有機ＥＬパネルなどの表示装置において複数の表示素子が接続された走査線を駆動するための駆動装置および駆動方法に関する。
【背景技術】
【０００２】
図２９は、従来の駆動装置の構成を示すブロック図である（例えば、特開2000-98339号公報）。この装置は、例えば、液晶表示パネルの走査線ドライバとして使用される。従来の駆動装置は、ｎ個（ｎは正の整数）のフリップフロップＦＦ−１〜ＦＦ−ｎからなるシフトレジスタ１０と、シフトレジスタ１０からのｎ個の出力をレベル変換するためのｎ個のレベルシフタＬＳ−１〜ＬＳ−ｎと、ｎ個の出力バッファＯＢ−１〜ＯＢ−ｎからなる出力回路２０とを備える。また、ｎ個の出力バッファＯＢ−１〜ＯＢ−ｎは、ｎ個の駆動信号ＳＸ１〜ＳＸｎを出力する。
【０００３】
図３０を参照して、図２９に示した駆動装置による動作について説明する。
【０００４】
まず、端子１１よりデータ（スタートパルス）が入力される。フリップフロップＦＦ−１は、端子１２に入力されたクロックに応じてスタートパルスを取り込む。また、フリップフロップＦＦ−１は、クロックの立ち上がりエッジに同期して、端子Ｙより１パルス分のハイレベルの信号を出力する。一方、フリップフロップＦＦ−１の端子Ｑから出力されたデータは、次段のフリップフロップＦＦ−２の端子Ｄに入力される。このように、ｎ個のフリップフロップＦＦ−１〜ＦＦ−ｎによってデータが順次受け渡たされて、ｎ個のフリップフロップＦＦ−１〜ＦＦ−ｎの各々の端子Ｙから１パルス分のハイレベルの信号が出力される。これらのハイレベルの信号は、ｎ個のレベルシフタＬＳ−１〜ＬＳ−ｎによって、ＶＧＧ−ＶＥＥの振幅差を有する信号にレベル変換される。次に、これらのレベル変換された信号は、ｎ個の出力バッファＯＢ−１〜ＯＢ−ｎでバッファリングされて、ｎ個の駆動信号ＳＸ１〜ＳＸｎとして出力される。このように、シフトレジスタ１０からｎ個の信号が順次出力されることにより、駆動信号ＳＸ１〜ＳＸｎが順次出力される。
【０００５】
例えば、この駆動装置を液晶表示パネルの走査線ドライバとして使用する場合、これらの駆動信号ＳＸ１〜ＳＸｎによって複数の走査電極ラインは順次アクティブになり、液晶表示パネルの表示画面は垂直方向にスキャンされていく。
【特許文献１】特開2000-98339号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、駆動装置に対して、出力数を増加させることやコストを低くすることが求められてきている。しかしながら、従来の駆動装置では、出力数を増加させることによって回路規模が増大し、コストが高くなってしまう。
【０００７】
例えば、液晶表示パネルの高精細化の要求に伴って、走査線ドライバに対して多出力化が求められてきている。携帯電話で使用されるような小型の液晶表示パネルに対しても、大型の液晶表示パネルと同様に高精細化が求められてきている。
【０００８】
また、走査線ドライバやデータドライバなどのドライバＩＣを液晶表示パネルに容易に実装することやコストを低くすることを目的として、携帯電話用の液晶表示パネルにおいては、ドライバＩＣの１チップ化が主流になりつつある。液晶表示パネルの高精細化やドライバＩＣの１チップ化により、ドライバＩＣのチップ面積が非常に大きくなり、液晶表示パネルのコストが高くなる。すなわち、ドライバＩＣには表示用コントローラ，グラフィックＲＡＭ，データドライバ，走査線ドライバが搭載されているので、高精細になればなるほど、回路規模が増大する。そこで、一般的に、半導体製造工程においてトランジスタを微細化することで、ドライバＩＣの回路面積を削減している。
【０００９】
しかし、トランジスタの微細化によって回路規模を削減することには限界がある。一般的に、液晶表示パネルに供給すべき駆動信号の仕様は、液晶表示パネルの特性によって決定される。例えば、携帯電話用の液晶表示パネル上の液晶表示素子（一般的に、薄膜トランジスタＴＦＴと液晶容量とから構成される素子）を駆動するためには、走査線ドライバに必要な駆動電圧として、オン電位（ＶＧＧ）が「＋１５Ｖ程度」でありオフ電位（ＶＥＥ）が「−１５Ｖ程度」となる電位差を有する駆動信号が必要となる。したがって、駆動信号を供給する走査線ドライバは、この駆動信号に応じた耐圧を有するトランジスタによって構成する必要がある。このように、トランジスタのゲート長を縮小することによってトランジスタの耐圧が低くなってしまうので、トランジスタの微細化には限界がある。
【００１０】
そこで、本発明は、駆動装置の回路規模を低減することを目的とする。
【課題を解決するための手段】
【００１１】
この発明の１つの局面に従うと、駆動装置は、第１および第２の生成部と、（ｋ×ｍ）個の出力回路とを備える。第１の生成部は、第１のクロックに応じて、ｋ個の第１の信号を、順次、非出力状態から出力状態にする。ｋは自然数である。第２の生成部は、第２のクロックに応じて、ｍ個の第２の信号を、順次、非出力状態から出力状態にする。ｍは自然数である。（ｋ×ｍ）個の出力回路は、ｋ個のグループに分けられる。ｋ個のグループの各々には、ｍ個の出力回路が属する。ｋ個の第１の信号は、ｋ個のグループに対応する。ｍ個の第２の信号は、ｋ個のグループの各々に属するｍ個の出力回路に対応する。（ｋ×ｍ）個の出力回路の各々は、自己が属するグループに対応する第１の信号が出力状態である場合、自己に対応する第２の信号が出力状態になると、その第２の信号を出力する。（ｋ×ｍ）個の出力回路の各々は、自己が属するグループに対応する第１の信号が非出力状態である場合、自己に対応する第２の信号が出力状態であっても、その第２の信号を出力しない。
【００１２】
上記駆動装置では、ｋ個の出力を有する第１の生成部とｍ個の出力を有する第２の生成部とを組み合わせることによって、（ｋ×ｍ）個の駆動信号を順次出力する。つまり、駆動装置の前段部における出力数を削減することができる。これにより、駆動装置の回路規模を低減することができる。
【００１３】
好ましくは、上記第２の生成部は、上記ｋ個の第１の信号のうちいずれか１つが出力状態である間に、上記第２のクロックに応じて、上記ｍ個の第２の信号を、順次、非出力状態から出力状態にする。
【００１４】
好ましくは、上記（ｋ×ｍ）個の出力回路の各々は、出力端子と、第１の入力端子と、第１のスイッチと、第２の入力端子と、第２のスイッチとを含む。第１の入力端子は、その出力回路に対応する第２の信号を受ける。第１のスイッチは、出力端子と第１の入力端子との間に接続され、その出力回路に対応する第１の信号の状態に応じてオン／オフする。第２の入力端子は、上記第２の信号の非出力状態に相当する所定電圧を受ける。第２のスイッチは、出力端子と第２の入力端子との間に接続され、その出力回路に対応する第１の信号の状態に応じてオン／オフする。
【００１５】
好ましくは、上記第１の生成部は、直列に接続されたｋ個の第１フリップフロップを含む。上記第２の生成部は、直列に接続されたｍ個の第２フリップフロップを含む。
【００１６】
好ましくは、上記駆動装置は、論理回路をさらに備える。論理回路は、上記第１の生成部と上記（ｋ×ｍ）個の出力回路との間に接続され、外部からの制御信号を受ける。論理回路は、制御信号の有無に応じて、上記第１の生成部からのｋ個の第１の信号をすべて同時に非出力状態にする。
【００１７】
上記駆動装置では、制御信号によって（ｋ×ｍ）個の出力回路からの出力を制限することができる。これにより、例えば、液晶表示パネルにおいて所定のラインだけ表示させる（または、その所定ラインに表示されている画像を更新する）ことができる。つまり、部分表示機能を実現することができる。
【００１８】
好ましくは、上記駆動装置は、論理回路をさらに備える。論理回路は、上記第２の生成部と上記（ｋ×ｍ）個の出力回路との間に接続され、外部からの制御信号を受ける。論理回路は、制御信号の有無に応じて、上記第２の生成部からのｍ個の第２の信号をすべて同時に非出力状態にする。
【００１９】
好ましくは、上記駆動装置は、第１および第２のセレクタをさらに備える。第１のセレクタは、上記ｋ個の第１フリップフロップのうち先頭からｓ番目の第１フリップフロップと（ｓ＋１）番目の第１フリップフロップとの間に接続される。ｓは自然数であり、１≦ｓ＜（ｋ−２）である。第２のセレクタは、上記ｋ個の第１フリップフロップのうち先頭からｔ番目の第１フリップフロップと（ｔ＋１）番目の第１フロップフロップとの間に接続される。ｔは自然数であり、ｓ＜ｔ≦（ｋ−１）である。第１および第２のセレクタは、第１および第２のモードを有する。第１のモードでは、第１のセレクタは、上記ｓ番目の第１フリップフロップからの出力を上記（ｓ＋１）番目の第１フリップフロップへ出力する。第２のセレクタは上記ｔ番目の第１フリップフロップからの出力を上記（ｔ＋１）番目の第１フリップフロップへ出力する。第２のモードでは、第１のセレクタは上記ｓ番目の第１フリップフロップからの出力を第２のセレクタへ出力する。第２のセレクタは第１のセレクタからの出力を上記（ｔ＋１）番目の第１フリップフロップへ出力する。
【００２０】
上記駆動装置では、セレクタの動作モードを変更することによって（ｋ×ｍ）個の出力回路からの出力を制限することができる。これにより、例えば、液晶表示パネルにおいて所定のラインだけ表示させない（または、その所定ラインに表示されている画像を更新しない）ことが可能となる。つまり、部分表示機能を実現することができる。
【００２１】
好ましくは、上記駆動装置は、第１および第２のモードを有する選択回路をさらに備える。選択回路は、第１のモードでは、上記ｍ個の第２フリップフロップのうち先頭からｙ番目の第２フリップフロップからの出力をｙ番目の第２の信号として出力し、（ｙ＋１）番目の第２フリップフロップからの出力を（ｙ＋１）番目の第２の信号として出力する。ｙは奇数の自然数であり、ｍは偶数の自然数であり、１≦ｙ≦（ｍ−１）である。選択回路は、第２のモードでは、ｙ番目の第２フリップフロップからの出力をｙ番目および（ｙ＋１）番目の第２の信号として同時に出力し、（ｙ＋１）番目の第２フリップフロップからの出力を出力しない。
【００２２】
上記駆動装置では、セレクタの動作モードによって同時に複数の駆動信号を出力することができる。例えば、液晶表示パネルにおいて複数のラインを同時にアクティブにすることができる。
【００２３】
好ましくは、上記駆動装置は、論理回路をさらに備える。論理回路は、上記第１の生成部と上記（ｋ×ｍ）個の出力回路との間に接続され、外部からの制御信号を受ける。上記論理回路は、制御信号の有無に応じて、上記第１の生成部からのｋ個の第１の信号をすべて同時に出力状態にする。
【００２４】
上記駆動装置では、同時に複数の駆動信号を出力することができる。
【００２５】
好ましくは、上記駆動装置は、論理回路をさらに備える。論理回路は、上記第２の生成部と上記（ｋ×ｍ）個の出力回路との間に接続され、外部からの制御信号を受ける。論理回路は、制御信号の有無に応じて、上記第２の生成部からのｍ個の第２の信号をすべて同時に出力状態にする。
【００２６】
好ましくは、上記駆動装置は、論理回路を備える。論理回路は、上記第１の生成部と上記（ｋ×ｍ）個の出力回路との間に接続され、外部からの制御信号の有無に応じて動作する。制御信号は、上記ｋ個の第２の信号のうちいずれか１つが出力状態になってから次の第２の信号が出力状態になるまでの期間において、その期間よりも短い所定期間だけ出力される。上記論理回路は、制御信号を受けると、上記第１の生成部からのｋ個の第１の信号をすべて同時に非出力状態にする。
【００２７】
上記駆動装置では、ある１つの駆動信号が出力されているときに、本来必要でない他の駆動信号が出力されることを防止することができる。これにより、例えば、液晶表示パネルにおいてある１つのラインに画像の書き込みが実行されているときに、そのラインとは別のラインに誤って画像が書き込まれることを防ぐことができる。
【００２８】
好ましくは、上記駆動装置は、論理回路を備える。論理回路は、上記第２の生成部と上記（ｋ×ｍ）個の出力回路との間に接続され、外部からの制御信号の有無に応じて動作する。制御信号は、上記ｋ個の第２の信号のうちいずれか１つが出力状態になってから次の第２の信号が出力状態になるまでの期間において、その期間よりも短い所定期間だけ出力される。論理回路は、制御信号を受けると、上記第２の生成部からのｍ個の第２の信号をすべて同時に非出力状態にする。
【００２９】
好ましくは、上記駆動装置は、論理回路を備える。論理回路は、上記第１および第２の生成部と上記（ｋ×ｍ）個の出力回路との間に接続され、外部からの制御信号を受ける。上記論理回路は、上記制御信号の有無に応じて、上記第１の生成部からのｋ個の第１の信号をすべて同時に出力状態にするとともに、上記第２の生成部からのｍ個の第２の信号をすべて同時に出力状態にする。
【００３０】
上記駆動装置では、例えば、表示パネルのゲートラインをすべて同時に活性化させることができる。これにより、表示パネルの液晶素子に蓄積された電荷を一気に放電することができる。
【００３１】
好ましくは、上記（ｋ×ｍ）個の出力回路の各々は、外部からの制御信号を受ける。上記（ｋ×ｍ）個の出力回路の各々は、選択部をさらに含む。選択部は、制御信号の有無に応じて、上記出力端子に与えられた信号および上記第２の信号の出力状態に相当する所定電圧のうちいずれか一方を出力する。
【００３２】
この発明のもう１つの局面に従うと、駆動方法は、ｋ個のグループに分けられる（ｋ×ｍ）個の出力端子から駆動信号を順次出力する。ｋ，ｍは自然数である。上記ｋ個のグループの各々にはｍ個の出力端子が属する。第１のクロックに応じて、ｋ個のグループに対応するｋ個の第１の信号を、順次、非出力状態から出力状態にする。第２のクロックに応じて、ｋ個のグループの各々に含まれるｍ個の出力端子に対応するｍ個の第２の信号を、順次、非出力状態から出力状態にする。（ｋ×ｍ）個の出力端子の各々において、その出力端子が属するグループに対応する第１の信号が出力状態である場合、その出力端子に対応する第２の信号が出力状態になると、その出力端子からその第２の信号を駆動信号として出力する。（ｋ×ｍ）個の出力端子の各々において、その出力端子が属するグループに対応する第１の信号が非出力状態である場合、その出力端子に対応する第２の信号が出力状態であっても、その出力端子からその第２の信号を駆動信号として出力しない。
【発明の効果】
【００３３】
以上のように、ｋ個の出力を有する第１の生成部とｍ個の出力を有する第２の生成部とを組み合わせることによって、（ｋ×ｍ）個の駆動信号を順次出力する。つまり、駆動装置の前段部における出力数を削減することができる。これにより、駆動装置の回路規模を低減することができる。
【発明を実施するための最良の形態】
【００３４】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００３５】
（第１の実施形態）
図１は、この発明の第１の実施形態による駆動装置の構成を示す。この装置は、例えば、液晶表示パネルの走査線ドライバとして使用される。この装置は、ドライブ信号入力端子１０１と、クロック入力端子１０２と、リセット信号入力端子１０３と、分周回路１０４，１０５と、信号生成部１０６，１０７と、出力部１０８とを備える。ドライブ信号入力端子１０１は、外部からのドライブ信号（スタートパルス）を入力する。クロック入力端子１０２は、外部からのクロックを入力する。リセット信号入力端子１０３は、外部からのリセット信号を入力する。分周回路１０４は、ドライブ信号入力端子１０１に入力されたスタートパルスを所定のサイクル分だけ分周する。分周回路１０５は、クロック入力端子１０２に入力されたクロックを所定のサイクル分だけ分周する。信号生成部１０６は、分周回路１０４によって分周されたスタートパルスと分周回路１０５によって分周されたクロックとに応じて、ｋ個（ｋは自然数）のイネーブル信号ｓ１〜ｓｋを出力する。信号生成部１０７は、ドライブ信号入力端子１０１に入力されたスタートパルスとクロック入力端子１０２に入力されたクロックとに応じて、ｍ個（ｍは自然数）のデータ信号ｂ１〜ｂｍを出力する。
【００３６】
＜出力部の内部構成＞
出力部１０８は、（ｋ×ｍ）個の出力回路を含む。（ｋ×ｍ）個の出力回路は、ｋ個のグループＧｒ１〜Ｇｒｋに分けられる。グループＧｒ１〜Ｇｒｋの各々には、ｍ個の出力回路が属する。例えば、ｍ個の出力回路Ｘ１〜ＸｍはグループＧｒ１に属する。ｍ個の出力回路Ｘｍ＋１〜Ｘ２ｍはグループＧｒ２に属する。ｍ個の出力回路Ｘ（ｋ−１）ｍ＋１〜ＸｋｍはグループＧｒｋに属する。
【００３７】
ｋ個のグループＧｒ１〜Ｇｒｋは、ｋ個のイネーブル信号ｓ１〜ｓｋに対応する。グループＧｒ１はイネーブル信号ｓ１に対応する。グループＧｒ２はイネーブル信号ｓ２に対応する。グループＧｒｋはイネーブル信号ｓｋに対応する。
【００３８】
グループＧｒ１〜Ｇｒｋの各々に属するｍ個の出力回路は、ｍ個のデータ信号ｂ１〜ｂｍに対応する。出力回路Ｘ１，Ｘｍ＋１，Ｘ（ｋ−１）ｍ＋１はデータ信号ｂ１に対応する。出力回路Ｘ２，Ｘｍ＋２，Ｘ（ｋ−１）ｍ＋２はデータ信号ｂ２に対応する。出力回路Ｘｍ，Ｘ２ｍ，Ｘｋｍはデータ信号ｂｍに対応する。
【００３９】
（ｋ×ｍ）個の出力回路の各々は、自己が属するグループに対応するイネーブル信号と自己に対応するデータ信号とに応じて、駆動信号を出力する。
【００４０】
＜出力回路とイネーブル信号およびデータ信号との関係＞
出力回路とイネーブル信号およびデータ信号との関係について具体的に説明する。ここで、ｍ＝１６，ｋ＝２０であるとする。まず、３２０個の出力回路を、１６個を１つのグループとして合計２０個のグループに分ける。このとき、出力回路Ｘ１〜Ｘ１６はグループＧｒ１に属し、出力回路Ｘ１７〜Ｘ３２はグループＧｒ２に属し、出力回路Ｘ３０５〜Ｘ３２０がグループＧｒ２０に属する。
【００４１】
信号生成部１０６からのイネーブル信号ｓ１〜ｓ２０を３２０個の出力回路に接続する。イネーブル信号ｓ１はグループＧｒ１に属する出力回路Ｘ１〜Ｘ１６に接続される。イネーブル信号ｓ２はグループＧｒ２に属する出力回路Ｘ１７〜Ｘ３２に接続される。以降は全く同様にして、イネーブル信号ｓ２０はグループＧｒ２０に属する出力回路Ｘ３０５〜Ｘ３２０に接続される。
【００４２】
信号生成部１０７からのデータ信号ｂ１〜ｂ１６を３２０個の出力回路に接続する。データ信号ｂ１は、グループＧｒ１〜Ｇｒ２０の各々に属する１６個の出力回路のうち数字が１番小さい出力回路Ｘ１，Ｘ１７，・・・，Ｘ３０５に接続される。データ信号ｂ２は、グループＧｒ１〜Ｇｒ２０の各々に属する１６個の出力回路のうち数字が２番目に小さい出力回路Ｘ２，Ｘ１８，・・・，Ｘ３０６に接続される。以降は全く同様にして、データ信号ｂ１６は、グループＧｒ１〜Ｇｒ２０の各々に属する１６個の出力回路のうち数字が１番大きい出力回路Ｘ１６，Ｘ３２，・・・，Ｘ３２０に接続される。
【００４３】
＜出力回路の内部構成＞
図２は、図１に示した出力回路の内部構成を示す。出力回路は、イネーブル信号入力端子１２０ｓと、データ信号入力端子１２０ｂと、オフ電圧入力端子１２１と、出力端子ＯＵＴと、インバータ１２３と、トランジスタＭＮ１２４，ＭＰ１２４，ＭＮ１２５とを含む。イネーブル信号入力端子１２０ｓは、この出力回路に対応するイネーブル信号を受ける。データ信号入力端子１２０ｂは、この出力回路に対応するデータ信号を受ける。オフ電圧入力端子１２１は、基準電圧ＶＥＥを受ける。トランジスタＭＮ１２４，ＭＰ１２４は、トランスファーゲートを構成する。トランジスタＭＮ１２４は、データ信号入力端子１２０ｂと出力端子ＯＵＴとの間に接続され、イネーブル信号入力端子１２０ｓからの信号をゲートに受ける。トランジスタＭＰ１２４は、データ信号入力端子１２０ｂと出力端子ＯＵＴとの間に接続され、インバータ１２３からの信号をゲートに受ける。トランジスタＭＮ１２５は、オフ電圧入力端子１２１と出力端子ＯＵＴとの間に接続され、インバータ１２３からの信号をゲートに受ける。
【００４４】
イネーブル信号入力端子１２０ｓに供給されたイネーブル信号が「ハイレベル」である場合、トランスファゲートを構成するトランジスタＭＮ１２４，ＭＰ１２４が導通状態になるので、データ信号入力端子１２０ｂに供給されたデータ信号が出力端子ＯＵＴから出力される。一方、イネーブル信号入力端子に供給されたイネーブル信号が「ローレベル」である場合、トランスファゲートを構成するトランジスタＭＮ１２４，ＭＰ１２４が非導通状態となりトランジスタＭＮ１２５が導通状態になるので、基準電圧ＶＥＥが出力端子ＯＵＴから出力される。
【００４５】
ここで、駆動装置（走査線ドライバ）において使用される電圧レベルの一例をあげると、システム電源電圧ＶＤＤは「１．８Ｖ」でありシステム接地電圧ＶＳＳは「０Ｖ」であり、液晶表示パネルの薄膜トランジスタを駆動するために必要となるオン電圧ＶＧＧは「＋１５Ｖ」でありオフ電圧ＶＥＥは「−１５Ｖ」である。
【００４６】
＜信号生成部の内部構成＞
信号生成部１０６は、シフトレジスタ１１６と、ｋ個のレベルシフタＬＳａ−１〜ＬＳａ−ｋと、ｋ個の出力バッファＯＢａ−１〜ＯＢａ−ｋとを含む。シフトレジスタ１１６は、直列に接続されたｋ個のフリップフロップＦＦａ−１〜ＦＦａ−ｋを含む。フリップフロップＦＦａ−１〜ＦＦａ−ｋの各々は、分周回路１０４からのスタートパルス（または、前段のフリップフロップの出力端子Ｑからの出力）をデータ端子Ｄに受け、分周回路１０５からのクロックをクロック端子ＣＫに受け、リセット信号入力端子１０３からのリセット信号をリセット端子Ｒに受ける。レベルシフタＬＳａ−１〜ＬＳａ−ｋの各々は、自己に対応するフリップフロップからの出力をロジック電圧レベルのＶＤＤ−ＶＳＳの振幅を有する信号から液晶表示素子の駆動に必要な電圧であるＶＧＧ−ＶＥＥの振幅を有する信号へと変換する。出力バッファＯＢａ−１〜ＯＢａ−ｋの各々は、自己に対応するレベルシフタからの出力をバッファする。
【００４７】
信号生成部１０７は、シフトレジスタ１１７と、ｍ個のレベルシフタＬＳｂ−１〜ＬＳｂ−ｍと、ｍ個の出力バッファＯＢｂ−１〜ＯＢｂ−ｍとを含む。シフトレジスタ１１７は、直列に接続されたｍ個のフリップフロップＦＦａ−１〜ＦＦａ−ｍを含む。フリップフロップＦＦｂ−１〜ＦＦｂ−ｋの各々は、ドライブ信号入力端子１０１からのスタートパルス（または、前段のフリップフロップの出力端子Ｑからの出力）をデータ端子Ｄに受け、クロック入力端子１０２からのクロックをクロック端子ＣＫに受け、リセット信号入力端子１０３からのリセット信号をリセット端子Ｒに受ける。レベルシフタＬＳｂ−１〜ＬＳｂ−ｍの各々は、自己に対応するフリップフロップからの出力をロジック電圧レベルのＶＤＤ−ＶＳＳの振幅を有する信号から液晶表示素子の駆動に必要な電圧であるＶＧＧ−ＶＥＥの振幅を有する信号へと変換する。出力バッファＯＢｂ−１〜ＯＢｂ−ｍの各々は、自己に対応するレベルシフタからの出力をバッファする。
【００４８】
＜各回路の構成＞
なお、ここでは、分周回路１０４，分周回路１０５，フリップフロップＦＦａ−１〜ＦＦａ−ｋ，フリップフロップＦＦｂ−１〜ＦＦｂ−ｍの各々は、低耐圧トランジスタで構成される。また、レベルシフタＬＳａ−１〜ＬＳａ−ｋ，出力バッファＯＢａ−１〜ＯＢａ−ｋ，レベルシフタＬＳｂ−１〜ＬＳｂ−ｍ，出力バッファＯＢｂ−１〜ＯＢｂ−ｍ，出力部１０８の（ｋ×ｍ）個の出力回路の各々は、高耐圧トランジスタで構成される。
【００４９】
低耐圧トランジスタの耐圧は、例えば、３Ｖ程度であれば良い。高耐圧トランジスタの耐圧は、３０Ｖ程度必要になる場合がある。一般的に、高耐圧トランジスタの面積は、低耐圧トランジスタの面積と比較して、大きくなる。
【００５０】
＜動作＞
図３を参照して、図１に示した駆動装置による動作について説明する。
【００５１】
まず、ドライブ信号入力端子１０１にスタートパルスが入力されると、信号生成部１０７は、クロック入力端子１０２に入力されたクロックパルスに同期してデータ信号ｂ１〜ｂｍを順次出力する（順次「ハイレベル」にする）。一方、信号生成部１０６は、分周回路１０５によって分周されたクロックに同期してイネーブル信号ｓ１を出力する。分周回路１０５における分周の周期は、１つのイネーブル信号が「ハイレベル」である期間中にｍ個のデータ信号が順次「ハイレベル」になるように設定される。すなわち、１つのデータ信号が立ち上がってから次のデータ信号が立ち上がるまでの期間を「１サイクル」とすると、１つのイネーブル信号は、「ｍサイクル」の間、「ハイレベル」になっている。したがって、イネーブル信号ｓ１が「ハイレベル」である間、グループＧｒ１に属する出力回路Ｘ１〜Ｘｍは、データ信号ｂ１〜ｂｍを駆動信号として順次出力する。ここで、駆動信号は、「ハイレベル」がオン電圧ＶＧＧであり、「ローレベル」がオフ電圧ＶＥＥである。
【００５２】
次のスタートパルスがドライブ信号入力端子１０１に入力されると、信号生成部１０７は、再び、データ信号ｂ１〜ｂｍを順次出力する。一方、信号生成部１０６は、次のイネーブル信号ｓ２を出力する。これにより、グループＧｒ２に属する出力回路Ｘｍ＋１〜Ｘ２ｍは、データ信号ｂ１〜ｂｍを駆動信号として出力する。
【００５３】
以降、スタートパルスが入力される毎に、データ信号ｂ１〜ｂｍが順次出力されるとともに、次のイネーブル信号がｍサイクルの間「ハイレベル」になる。
【００５４】
最後に、ｋ個目のスタートパルスが入力されると、出力回路Ｘ（ｋ−１）ｍ＋１〜Ｘｋｍは、データ信号ｂ１〜ｂｍを駆動信号として出力する。
【００５５】
このようにして、（ｋ×ｍ）個の出力回路のすべてから駆動信号が順次出力される。
【００５６】
＜具体例＞
次に、駆動装置による動作について具体的に説明する。ここで、ｍ＝１６，ｋ＝２０とする。
【００５７】
１個目のスタートパルスが入力されると、データ信号ｂ１〜ｂ１６は、順次出力される。一方、イネーブル信号ｓ１は、１６サイクルの間、「ハイレベル」になる。他のイネーブル信号ｓ２〜ｓ２０は「ローレベル」のままである。したがって、出力回路Ｘ１〜Ｘ１６は、駆動信号を順次出力する。一方、出力回路Ｘ１７〜Ｘ３２０の各々は、自己に対応するイネーブル信号が入力されていないので、データ信号が入力されても駆動信号を出力しない。
【００５８】
続いて、２個目のスタートパルスが入力されると、データ信号ｂ１〜ｂ１６は、再び、順次出力される。一方、イネーブル信号ｓ２は、１６サイクルの間、「ハイレベル」になる。他のイネーブル信号ｓ１，ｓ３〜ｓ２０は「ローレベル」のままである。したがって、出力回路Ｘ１７〜Ｘ３２は、駆動信号を順次出力する。一方、出力回路Ｘ１〜Ｘ１６，Ｘ３３〜Ｘ３２０の各々は、自己に対応するイネーブル信号が入力されていないので、データ信号が入力されても駆動信号を出力しない。
【００５９】
最後に、２０個目のスタートパルスが入力されると、データ信号ｂ１〜ｂ１６が順次出力され、イネーブル信号ｓ２０は、１６サイクルの間、「ハイレベル」になる。したがって、出力回路Ｘ３０５〜Ｘ３２０は、駆動信号を順次出力する。一方、出力回路Ｘ１〜Ｘ３０４の各々は、自己に対応するイネーブル信号が入力されていないので、データ信号が入力されても駆動信号を出力しない。これにより、３２０サイクルの間に、３２０個の出力回路Ｘ１〜Ｘ３２０から駆動信号が順次出力されたことになる。
【００６０】
＜効果＞
以上のように、ｋ個の出力を有する信号生成部とｍ個の出力を有する信号生成部とを組み合わせることによって、（ｋ×ｍ）個の駆動信号を出力する。つまり、駆動装置の前段部における出力数を削減することができる。これにより、駆動装置の回路規模を低減することができる。
【００６１】
ここで、本実施形態により得られる駆動装置の面積削減効果について、一例を示す。ここで、従来例と同じ基準で比較するために、出力数が「３２０」である場合についての例を示す。また、従来と同一の基準で比較を行なうため、同一のトランジスタの最小線幅（ゲート長）を有する半導体プロセスを用いて設計したデータ同士で比較を行なう。
【００６２】
まず、本実施形態を適用した場合のそれぞれ概算の回路面積は、以下の通りであった。
【００６３】
出力回路：19500μｍ2
出力バッファ：18900μｍ2
レベルシフタ：28700μｍ2
フリップフロップ：9100μｍ2
分周回路：10000μｍ2
ここで、ｍ＝１６、ｋ＝２０として、信号生成部１０６の面積（S106），信号生成部１０７の面積（S107），出力部１０８の面積（S108）は、次のようになった。
【００６４】
S106＝（28700＋18900＋9100）×16＝0.91ｍｍ2
S107＝（28700＋18900＋9100）×20＝1.13ｍｍ2
S108＝19500×320＝6.24ｍｍ2
また、その他の部分の面積（Sα）は「0.10ｍｍ2」であった。
【００６５】
したがって、本実施形態における総面積（SSS）は、次のようになった。
【００６６】
SSS＝S106＋S107＋S108＋Sα＝8.3ｍｍ2
一方で、図２９に示した従来の駆動装置における概算の回路面積は、以下の通りであった。
【００６７】
出力バッファ：14000μｍ2
レベルシフタ：28700μｍ2
フリップフロップ：9100μｍ2
従って、従来における総面積（SSS’）は、次のようになった。
【００６８】
SSS’＝（14000＋28700＋9100）×320＝16.58ｍｍ2
両者を比較すると、本実施形態における総面積（SSS）は、従来における総面積（SSS’）の約５０％程度まで削減できていることがわかる。
【００６９】
（第２の実施形態）
＜構成＞
図４は、この発明の第２の実施形態による駆動装置の全体構成を示す。この駆動装置は、図１に示した駆動装置に加えて、制御信号入力端子２００と、論理回路２０１とを含む。制御信号入力端子２００は、外部からの制御信号を入力する。論理回路２０１は、制御信号入力端子２００に入力された制御信号に応じて、シフトレジスタ１１６からの出力をすべて「ローレベル」にする。その他の構成は図１と同様である。
【００７０】
論理回路２０１は、ｋ個のＡＮＤ回路２０１−１〜２０１−ｋを含む。ＡＮＤ回路２０１−１〜２０１−ｋの各々は、制御信号入力端子２００の入力された制御信号と自己に対応するフリップフロップからの出力とを受ける。例えば、ＡＮＤ回路２０１−１は、制御信号とフリップフロップＦＦａ−１からの出力とを受ける。
【００７１】
＜動作＞
図５を参照して、図４に示した駆動装置による動作について説明する。
【００７２】
制御信号が制御信号入力端子２００に入力されている（制御信号が「ハイレベル」である）場合、シフトレジスタ１１６からの出力の各々は、論理回路２０１によって遮断されることなく、対応するレベルシフタへ供給される。つまり、図３と同様の動作が実行される。
【００７３】
一方、制御信号が制御信号入力端子２００に入力されていない（制御信号が「ローレベル」である）場合、ｋ個のＡＮＤ回路２０１−１〜２０１−ｋの各々からの出力は、すべて、「ローレベル」になる。よって、レベルシフタＬＳａ−１〜ＬＳａ−ｋの各々からの出力も「ローレベル」になる。例えば、シフトレジスタ１１６のフリップフロップＦＦａ−２からの出力が「ハイレベル」であっても、イネーブル信号ｓ２は出力されない。この場合、出力回路Ｘｍ＋１〜Ｘ２ｍの各々にはイネーブル信号ｓ２が供給されないので、出力回路Ｘｍ＋１〜Ｘ２ｍにデータ信号ｂ１〜ｂｍが順次供給されても、出力回路Ｘｍ＋１〜Ｘ２ｍからは駆動信号が出力されない（「ハイレベル」にならない）。
【００７４】
このように、制御信号が入力されている間は駆動信号が出力されるが、制御信号が入力されていない間は駆動信号が出力されない。
【００７５】
＜効果＞
以上のように、制御信号によって駆動信号の出力を制限することができる。これにより、液晶表示パネルにおいて所定のラインだけ表示させる（または、その所定ラインに表示されている画像を更新する）ことができる。つまり、部分表示機能を実現することができる。さらに、制御信号が入力されていない間、レベルシフタ，出力バッファが停止しているので、電力消費を低減することができる。
【００７６】
なお、図６のように、論理回路２０１がレベルシフタＬＳａ−１〜ＬＳａ−ｋと出力バッファＯＢａ−１〜ＯＢａ−ｋとの間に接続されている場合も同様の効果を得ることができる。この場合、論理回路２０１は、高耐圧系のトランジスタによって構成される。
【００７７】
また、図７のように、論理回路２０１が信号生成部１０７のシフトレジスタ１１７とレベルシフタＬＳｂ−１〜ＬＳｂ−ｍとの間に接続されている場合も同様の効果を得ることができる。この場合、論理回路２０１は、ｍ個のＡＮＤ回路２０１−１〜２０１−ｍを含む。
【００７８】
さらに、図８にように、論理回路２０１がレベルシフタＬＳｂ−１〜ＬＳｂ−ｍと出力バッファＯＢｂ−１〜ＯＢｂ−ｍとの間に接続されている場合も同様の効果を得ることができる。この場合、論理回路２０１は、高耐圧系のトランジスタによって構成される。
【００７９】
さらに、図９のように、論理回路２０１がシフトレジスタ１１６とレベルシフタＬＳａ−１〜ＬＳａ−ｋとの間，およびシフトレジスタ１１７とレベルシフタＬＳｂ−１〜ＬＳｂ−ｍとの間に接続されている場合も同様の効果を得ることができる。この場合、論理回路２０１は、ＡＮＤ回路２０１ａ−１〜２０１ａ−ｋ，２０１ｂ−１〜２０１ｂ−ｍを含む。また、一方の信号生成部だけでなく他方の信号生成部に含まれるレベルシフタおよび出力バッファも停止するので、電力消費をさらに低減することができる。
【００８０】
さらに、図１０のように、論理回路２０１がレベルシフタＬＳａ−１〜ＬＳａ−ｋと出力バッファＯＢａ−１〜ＯＢａ−ｋの間，およびレベルシフタＬＳｂ−１〜ＬＳｂ−ｍと出力バッファＯＢｂ−１〜ＯＢｂ−ｍとの間に接続されている場合も同様の効果を得ることができる。この場合、論理回路２０１は、高耐圧系のトランジスタによって構成される。
【００８１】
（第３の実施形態）
＜構成＞
この発明の第３の実施形態による駆動装置の全体構成は、図１と同様であるが、信号生成部１０６の内部構成が異なる。図１１に、本実施形態の信号生成部１０６の内部構成を示す。信号生成部１０６は、図１に示した信号生成部に加えて、セレクタ３０１，３０２を含む。その他の構成は図１と同様である。
【００８２】
セレクタ３０１は、フリップフロップＦＦａ−１とフリップフロップＦＦａ−２との間に接続される。セレクタ３０１は、通常モードと部分表示モードとを有する。通常モードのときには、セレクタ３０１は、前段のフリップフロップＦＦａ−１からの出力を後段のフリップフロップＦＦａ−２に供給する。部分表示モードのときには、セレクタ３０１は、システム接地電圧ＶＳＳをフリップフロップＦＦａ−２に供給する。
【００８３】
セレクタ３０２は、フリップフロップＦＦａ−（ｋ−１）とフリップフロップＦＦａ−ｋとの間に接続される。セレクタ３０２は、通常モードと部分表示モードとを有する。通常モードのときには、セレクタ３０２は、前段のフリップフロップＦＦａ−（ｋ−１）からの出力を後段のフリップフロップＦＦａ−ｋに供給する。部分表示モードのときには、セレクタ３０２は、フリップフロップＦＦａ−１（セレクタ３０１の前段のフリップフロップ）からの出力を後段のフリップフロップＦＦａ−ｋに供給する。
【００８４】
＜動作＞
図１２を参照して、図１１に示した駆動装置による動作について説明する。
【００８５】
通常モードのときには、図３と同様に、１個のスタートパルスに応じて１個のイネーブル信号が「ハイレベル」になるとともに、データ信号ｂ１〜ｂｍが順次出力される。
【００８６】
部分表示モードのときには、イネーブル信号ｓ１の次に、イネーブル信号ｓ２ではなくイネーブル信号ｓｋが「ハイレベル」になる。したがって、出力回路Ｘｍ＋１〜Ｘ２ｍではなく出力回路Ｘ（ｋ−１）ｍ＋１〜Ｘｋｍから駆動信号が順次出力される。
【００８７】
＜効果＞
以上のように、セレクタの動作モードを変更することによって駆動信号の出力を制限することができる。これにより、液晶表示パネルにおいて所定のラインだけ表示させない（または、その所定ラインに表示されている画像を更新しない）ことが可能となる。つまり、部分表示機能を実現することができる。さらに、部分表示モードのときには、フリップフロップＦＦａ−２〜ＦＦａ−（ｋ−１）が停止するので、電力消費を低減することができる。
【００８８】
なお、例えば、部分表示モードのときに、（ｋ×ｍ）ラインの液晶表示パネルのうち１０ラインから２０ラインまでの区間を表示させない場合、セレクタ３０１が先頭から９番目のフリップフロップＦＦａ−９と１０番目のフリップフロップＦＦａ−１０との間に接続され、セレクタ３０２が先頭から２０番目のフリップフロップＦＦａ−２０と２１番目のフリップフロップＦＦａ−２１との間に接続されていれば良い。
【００８９】
（第４の実施形態）
＜構成＞
図１３は、この発明の第４の実施形態による駆動装置の全体構成を示す。この装置は、図１に示した駆動装置に加えて、選択回路４００と、分周回路４０２とを備える。選択回路４００は、ｐ個（ｐは「ｋ／２」、なお、ここでは「ｋ」は偶数である。）のセレクタ４０１−１〜４０１−ｐを含む。その他の構成は図１と同様である。
【００９０】
セレクタ４０１−１〜４０１−ｐの各々は、２つのフリップフロップと２つのシフトレジスタとに対応する。例えば、セレクタ４０１−１は、２つのフリップフロップＦＦｂ−１，ＦＦｂ−２と２つのシフトレジスタＬＳｂ−１，ＬＳｂ−２とに対応する。
【００９１】
セレクタ４０１−１〜４０１−ｐの各々は、通常モードと２ライン駆動モードとを有する。通常モードのときには、セレクタ４０１−１〜４０１−ｐの各々は、自己に対応する第１フリップフロップからの出力を自己に対応する第１レベルシフタに供給し、自己に対応する第２フリップフロップからの出力を自己に対応する第２レベルシフタに供給する。例えば、セレクタ４０１−１は、フリップフロップＦＦｂ−１からの出力をレベルシフタＬＳｂ−１へ供給し、フリップフロップＦＦｂ−２からの出力レベルシフタＬＳｂ−２へ供給する。一方、２ライン駆動モードになると、セレクタ４０１−１〜４０１−ｐの各々は、第１フリップフロップからの出力を第１レベルシフタおよび第２レベルシフタに供給する。例えば、セレクタ４０１−１は、フリップフロップＦＦｂ−１からの出力をレベルシフタＬＳｂ−１，ＬＳＢ−２へ供給する。
【００９２】
分周回路４０２は、通常モードと２ライン駆動モードとを有する。通常モードのときには、分周回路４０２は、ドライブ信号入力端子１０１に入力されたスタートパルスをそのまま出力する。２ライン駆動モードのときには、分周回路４０２は、ドライブ信号入力端子１０１に入力されたスタートパルスを所定のサイクル分だけ分周する。シフトレジスタ１１７は、分周回路４０２からのスタートパルスを入力する。
【００９３】
＜動作＞
図１４を参照して、図１３に示した駆動装置による動作について説明する。
【００９４】
通常モードのときには、分周回路４０２は、ドライブ信号入力端子１０１に入力されたスタートパルスをそのまま出力する。セレクタ４０１−１は、フリップフロップＦＦｂ−１からの出力をレベルシフタＬＳｂ−１へ供給し、フリップフロップＦＦｂ−２からの出力をレベルシフタＬＳｂ−２へ供給する。したがって、図３に示した動作と同様の動作が実行される。
【００９５】
２ライン駆動モードのときには、シフトレジスタ１１７は、分周回路４０２によって分周されたスタートパルス（「ハイレベル」である期間が延びたスタートパルス）を入力する。また、セレクタ４０１−１によってフリップフロップＦＦｂ−１からの出力がレベルシフタＬＳｂ−１，ＬＳｂ−２に供給されるので、データ信号ｂ１，ｂ２が同時に出力される。したがって、出力回路Ｘ１，Ｘ２の各々は、同時に、駆動信号を出力する。
【００９６】
＜効果＞
以上のように、セレクタの動作モードによって同時に複数の駆動信号を出力することができる。つまり、液晶表示パネルにおいて複数のライン（ここでは、２ライン）を同時にアクティブにすることができる。これにより、液晶表示パネルの解像度を低くすることができる。また、液晶表示パネルのデータドライバ（図示せず）による書き込み回数を少なくすることができるので、電力消費を低減することができる。
【００９７】
なお、本実施形態では、２ライン駆動について説明しているが、Ｎライン駆動（Ｎは自然数）も実現可能である。この場合、１つのセレクタがＮ個のフリップフロップとＮ個のレベルシフタとに対応しておれば良い。通常モードのときには、セレクタの各々は、Ｎ個のフリップフロップとＮ個のレベルシフタとを一対一で対応付ければ良い。Ｎライン駆動モードのときには、セレクタの各々は、自己に対応するフリップフロップのうち１段目のフリップフロップからの出力をＮ個のレベルシフタの各々に供給すれば良い。
【００９８】
また、図１５のように、セレクタ４０１−１〜４０１−ｐがレベルシフタＬＳｂ−１〜ＬＳｂ−ｍと出力バッファＯＢｂ−１〜ＯＢｂ−ｍとの間に接続されている場合も同様の効果を得ることができる。この場合、セレクタ４０１−１〜４０１−ｐの各々は、２つのシフトレジスタと２つの出力バッファとに対応する。また、フリップフロップＦＦｂ−１〜ＦＦｂ−ｍとレベルシフタＬＳｂ−１〜ＬＳＢ−ｍとの間にｐ個のセレクタ４０３−１〜４０３−ｐをさらに備えることも可能である。セレクタ４０３−１〜４０３−ｐの各々は、偶数番目のフリップフロップとレベルシフタとに対応する。セレクタ４０３−１〜４０３−ｐの各々は、通常モードのときには、自己に対応するフリップフロップからの出力を自己に対応するレベルシフタへ供給する。例えば、セレクタ４０３−１は、フリップフロップＦＦｂ−２からの出力をレベルシフタＬＳｂ−２へ供給する。一方、セレクタ４０３−１〜４０３−ｐの各々は、２ライン駆動モードのときには、システム接地電圧ＶＳＳを自己に対応するレベルシフタに供給する。これによれば、２ライン駆動モードにおいて不要となるレベルシフタによる電力消費を防止することができる。
【００９９】
（第５の実施形態）
＜構成＞
図１６は、この発明の第５の実施形態による駆動装置の全体構成を示す。この装置は、図１に示した駆動装置に加えて、制御信号入力端子５００と、論理回路５０１とを備える。制御信号入力端子５００は、外部からの制御信号を入力する。論理回路５０１は、制御信号入力端子５００に入力された制御信号が「ハイレベル」であると、シフトレジスタ１１６からのｋ個の出力をすべて「ハイレベル」にする。その他の構成は図１と同様である。
【０１００】
論理回路５０１は、ｋ個のＯＲ回路５０１−１〜５０１−ｋを含む。ＯＲ回路５０１−１〜５０１−ｋの各々は、制御信号入力端子５００の入力された制御信号と自己に対応するフリップフロップからの出力とを受ける。例えば、ＯＲ回路５０１−１は、制御信号とフリップフロップＦＦａ−１からの出力とを受ける。
【０１０１】
＜動作＞
図１７を参照して、図１６に示した駆動装置による動作について説明する。
【０１０２】
制御信号が制御信号入力端子５００に入力されていない（「ローレベル」である）場合、シフトレジスタ１１６からのイネーブル信号ｓ１〜ｓｋの各々は、対応するレベルシフタへ供給される。つまり、図３に示した動作と同様の動作が実行される。
【０１０３】
一方、制御信号が制御信号入力端子５００に入力されている（「ハイレベル」である）場合、ｋ個のＯＲ回路５０１−１〜５０１−ｋの各々からの出力は、すべて、「ハイレベル」になる。つまり、イネーブル信号ｓ１〜ｓｋの各々は、対応するｍ個の出力回路へ同時に供給される。例えば、シフトレジスタ１１６のフリップフロップＦＦａ−１からの出力が「ハイレベル」であり他のフリップフロップＦＦａ−２〜ＦＦａ−ｋからの出力が「ローレベル」であっても、イネーブル信号ｓ１だけでなくイネーブル信号ｓ２〜ｓｋも出力される。したがって、データ信号ｂ１が出力されると、出力回路Ｘ１だけでなく出力回路Ｘｍ＋１，・・・，Ｘ（ｋ−１）ｍ＋１も、同時に、駆動信号を出力する。つまり、グループＧｒ１に属するｍ個の出力回路だけでなく他のグループＧｒ２〜Ｇｒｋの各々に属する出力回路も、同時に、駆動信号を順次出力する。
【０１０４】
このように、制御信号が入力されている間は、１つのグループに属する出力回路だけでなく、他のグループに属する出力回路からも同時に駆動信号が出力される。
【０１０５】
＜効果＞
以上のように、制御信号が「ハイレベル」である期間では、同時に複数の駆動信号を出力することができる。また、２ライン駆動モードのときに、分周回路１０４がドライブ信号入力端子１０１に入力されたクロックを分周することなくそのまま出力するように、分周回路１０４を設定しても良い。これによれば、液晶表示パネルにベタ画像（画像全体において階調数が均一である画像（例えば、すべての画素が「白」である画像））を表示させる場合、データドライバ（図示せず）による画像の書き込み時間を短縮することができる。
【０１０６】
なお、図１８のように、論理回路５０１がレベルシフタＬＳａ−１〜ＬＳａ−ｋと出力バッファＯＢａ−１〜ＯＢａ−ｋとの間に接続されている場合も同様の効果を得ることができる。この場合、論理回路５０１は、高耐圧系のトランジスタによって構成される。
【０１０７】
また、図１９のように、論理回路５０１が信号生成部１０７のシフトレジスタ１１７とレベルシフタＬＳｂ−１〜ＬＳｂ−ｍとの間に接続されている場合も同様の効果を得ることができる。この場合、論理回路５０１は、ｍ個のＯＲ回路５０１−１〜５０１−ｍを含む。また、図２０のように、制御信号が制御信号入力端子５００に入力されている（「ハイレベル」である）と、データ信号ｂ１〜ｂｍは、すべて、同時に「ハイレベル」になる。したがって、「ハイレベル」のイネーブル信号が入力された出力回路のすべてが、同時に、駆動電圧を出力する。例えば、イネーブル信号ｓ１が「ハイレベル」であるとすると、出力回路Ｘ１〜Ｘｍのすべてが、同時に、駆動信号を出力する。
【０１０８】
さらに、図２１にように、論理回路５０１がレベルシフタＬＳｂ−１〜ＬＳｂ−ｍと出力バッファＯＢｂ−１〜ＯＢｂ−ｍとの間に接続されている場合も同様の効果を得ることができる。この場合、論理回路５０１は、高耐圧系のトランジスタによって構成される。
【０１０９】
（第６の実施形態）
＜構成＞
図２２は、この発明の第６の実施形態による駆動装置の全体構成を示す。この装置は、制御信号入力端子６００と、論理回路６０１とを備える。制御信号入力端子６００は、外部からの制御信号を入力する。論理回路６０１は、制御信号入力端子６００に入力された制御信号が「ハイレベル」であると、シフトレジスタ１１６からのイネーブル信号ｓ１〜ｓｋをすべて「ローレベル」にする。
【０１１０】
論理回路６０１は、ｍ個のＮＯＲ回路６０１−１〜６０１−ｍを含む。ＮＯＲ回路６０１−１〜６０１−ｋの各々は、制御信号入力端子６００の入力された制御信号と自己に対応するフリップフロップからの出力を反転した信号とを受ける。例えば、ＮＯＲ回路６０１−１は、制御信号とフリップフロップＦＦｂ−１からの出力を反転した信号とを受ける。その他の構成は図１と同様である。
【０１１１】
＜動作＞
図２３を参照して、図２２に示した駆動装置による動作について説明する。なお、ここでは、出力バッファＯＢｂ−１〜ＯＢｂ−ｍからのｍ個の出力の各々は、出力バッファが高耐圧トランジスタで構成されているので、立ち上がり時間・立ち下がり時間が共に大きく、波形がゆがんでいる。また、説明のために、図２２に示されたデータ信号ｂ１〜ｂｍの波形は、シフトレジスタ１１７からの出力がレベルシフタＬＳｂ−１〜ＬＳｂ−ｍに直接供給された場合のものである。
【０１１２】
まず、フリップフロップＦＦｂ−１から信号が出力される。このとき、制御信号は「ローレベル」であるので、データ信号ｂ１は「ハイレベル」になる。したがって、出力回路Ｘ１からの駆動信号は「ハイレベル」になる。
【０１１３】
次に、制御信号が「ハイレベル」になる。これにより、フリップフロップＦＦｂ−１からの信号は「ローレベル」になりデータ信号ｂ１は「ローレベル」になるので、出力回路Ｘ１からの駆動信号は「ローレベル」になる。
【０１１４】
次に、フリップフロップＦＦｂ−２から信号が出力される。このとき、制御信号は「ハイレベル」であるので、データ信号ｂ２は「ローレベル」のままである。したがって、出力回路Ｘ２からの駆動信号は「ローレベル」のままである。
【０１１５】
次に、制御信号が「ローレベル」になる。これにより、データ信号ｂ２は「ハイレベル」になるので、出力回路Ｘ２からの駆動信号は「ハイレベル」になる。
【０１１６】
このように、制御信号は、あるデータ信号が「ハイレベル」になってから次のデータ信号が「ハイレベル」になるまでの期間中に、その期間よりも短い所定時間だけ「ハイレベル」になるように設定されている。
【０１１７】
＜効果＞
以上のように、ある１つの駆動信号が出力されているときに、本来必要でない他の駆動信号が出力されることを防止することができる。これにより、液晶表示パネルにおいてある１つのラインに画像の書き込みが実行されているときに、そのラインに隣接するラインに誤って画像が書き込まれることを防ぐことができる。
【０１１８】
なお、図２４のように、論理回路６０１をシフトレジスタ１１６とレベルシフタＬＳａ−１〜ＬＳａ−ｋとの間に接続されている場合も同様の効果を得ることができる。この場合、論理回路６０１は、ｋ個のＮＯＲ回路６０１−１〜６０１−ｋを含む。
【０１１９】
（第７の実施形態）
＜構成＞
図２５は、この発明の第７の実施形態による駆動装置の全体構成を示す。この装置は、図１に示した駆動装置に加えて、制御信号入力端子７００と、論理回路７０１とを備える。その他の構成は図１と同様である。制御信号入力端子７００は、外部からの制御信号を入力する。論理回路７０１は、ｋ個のＯＲ回路７０１ａ−１〜７０１ａ−ｋと、ｍ個のＯＲ回路７０１ｂ−１〜７０１ｂ−ｍとを含む。ＯＲ回路７０１ａ−１〜７０１ａ−ｋの各々は、制御信号入力端子７００からの制御信号と自己に対応するフリップフロップからの出力とを受ける。例えば、ＯＲ回路７０１ａ−１は、制御信号とフリップフロップＦＦａ−１からの出力とを受ける。ＯＲ回路７０１ｂ−１〜７０１ｂ−ｍの各々は、制御信号入力端子７００と自己に対応するフリップフロップからの出力とを受ける。例えば、ＯＲ回路７０１ｂ−１は、制御信号とフリップフロップＦＦｂ−１からの出力とを受ける。
【０１２０】
＜動作＞
図２６を参照して、図２５に示した駆動装置による動作について説明する。
【０１２１】
制御信号が制御信号入力端子７００に入力されていない（「ローレベル」である）場合、シフトレジスタ１１６からの出力の各々は対応するレベルシフタへ供給され、イネーブル信号ｓ１〜ｓｋが出力される。また、シフトレジスタ１１７からの出力の各々は対応するレベルシフタへ供給され、データ信号ｂ１〜ｂｍが出力される。つまり、図３に示した動作と同様の動作が実行される。
【０１２２】
一方、制御信号が制御信号入力端子７００に入力されている（「ハイレベル」である場合）場合、ｋ個のＯＲ回路７０１ａ−１〜７０１ａ−ｋの各々からの出力およびｍ個のＯＲ回路７０１ｂ−１〜７０１ｂ−ｍの各々からの出力は、すべて、「ハイレベル」になる。つまり、信号生成部１０６からのイネーブル信号ｓ１〜ｓｋはすべて同時に出力され、信号生成部１０７からのデータ信号ｂ１〜ｂｍはすべて同時に出力される。これにより、すべての出力回路Ｘ１〜Ｘｋｍの各々から同時に駆動信号が出力される。
【０１２３】
このように、制御信号が入力されている間は、すべての駆動信号が同時に出力される。
【０１２４】
＜効果＞
以上のように、表示パネルのゲートラインをすべて同時に活性化させることができる。これにより、表示パネルの液晶素子に蓄積された電荷を一気に放電することができる。これにより、例えば、表示パネルの画像が乱れることなく、表示パネルを迅速にオフにすることができる。
【０１２５】
（第８の実施形態）
＜全体構成＞
図２７は、この発明の第８の実施形態による駆動装置の全体構成を示す。この装置は、図１に示した駆動装置に加えて、制御信号入力端子８００を備える。また、（ｋ×ｍ）個の出力回路Ｘ１〜Ｘｋｍの各々は、制御信号入力端子８００に入力された制御信号を受ける。その他の構成は図１と同様である。
【０１２６】
＜選択回路の内部構成＞
図２８は、図２７に示した出力回路の内部構成を示す。出力回路は、図２に示した出力回路に加えて、選択部８０を含む。選択部８０は、入力端子８１と、インバータ８２と、トランジスタＭＮ８３，ＭＰ８３，ＭＮ８４と、出力端子ＯＵＴ’と、オン電圧入力端子８５とを含む。入力端子８１は、制御信号入力端子８００からの制御信号を入力する。トランジスタＭＮ８３，ＭＰ８３は、トランスファーゲートを構成する。トランジスタＭＮ８３は、出力端子ＯＵＴと出力端子ＯＵＴ’との間に接続され、入力端子８１からの制御信号をゲートに受ける。トランジスタＭＰ８３は、出力端子ＯＵＴと出力端子ＯＵＴ’との間に接続され、インバータ８２によって反転された制御信号をゲートに受ける。トランジスタＭＰ８４は、出力端子ＯＵＴ’とオン電圧入力端子８５との間に接続され、入力端子８１からの制御信号をゲートに受ける。オン電圧入力端子８５は、オン電圧ＶＧＧを受ける。
【０１２７】
＜動作＞
図２７に示した駆動装置による動作について説明する。
【０１２８】
制御信号が制御信号入力端子８００に入力されている（「ハイレベル」である）場合、（ｋ×Ｍ）個の出力回路の各々では、トランジスタＭＮ８３，ＭＰ８３は導通状態になり、トランジスタＭＰ８４は非導通状態になる。よって、出力端子ＯＵＴに供給された信号（データ信号またはオフ電圧）が出力端子ＯＵＴ’から出力される。したがって、図３と同様に、出力回路Ｘ１〜Ｘｋｍの各々は、自己に対応するイネーブル信号およびデータ信号に応じて、駆動信号を出力する。
【０１２９】
一方、制御信号が制御信号入力端子８００に入力されていない（「ローレベル」である）場合、（ｋ×Ｍ）個の出力回路の各々では、トランジスタＭＮ８３，ＭＰ８３は非導通状態になり、トランジスタＭＰ８４は導通状態になる。よって、出力端子ＯＵＴ’からは、出力端子ＯＵＴに供給された信号ではなく、オン電圧ＶＧＧが出力される。したがって、図２６と同様に、すべての出力回路Ｘ１〜Ｘｋｍの各々から同時に駆動信号が出力される。
【０１３０】
＜効果＞
以上のように、表示パネルのゲートラインをすべて同時に活性化させることができる。これにより、表示パネルの液晶素子に蓄積された電荷を一気に放電することができる。これにより、表示パネルを迅速に全画面「黒」にすることができる。
【０１３１】
また、レベルシフタや出力バッファ（オン電圧ＶＧＧ，オフ電圧ＶＥＥによって駆動する回路）を構成するトランジスタの電流能力よりもトランジスタＭＰ８４の電流能力を弱くすれば、オン電圧ＶＧＧが供給された配線へ急激に電荷が流れ込むことを抑制することができる。これにより、装置が破壊されることを防止することができる。ここで、「電流能力」とは、単位時間当たりにトランジスタを流れる電荷量を示す。「電流能力が弱い」ということは、単位時間当たりにトランジスタを流れる電荷量が少ないことを意味する。
【０１３２】
尚、以上の各実施形態の説明では、ｋ個の信号を順次出力する回路およびｍ個の信号を順次出力する回路として、フリップフロップからなるシフトレジスタと分周回路とを用いた例を説明しているが、本発明はこれに限られるものではない。例えば、カウンタとデコーダとを組み合わせることによって構成しても良い。
【０１３３】
さらに、信号生成部の合計チャネル数「ｍ＋ｋ」が最小になるように、ｍ，ｋを選択してやれば、面積削減効果が最も高いので好ましい。
【０１３４】
上記の全ての実施の形態の説明において、液晶表示パネルの走査線を駆動するための駆動装置について実施例を説明してきたが、本発明はこれに限定されるものではない。この例の他に、有機ＥＬパネルなど他の表示パネルなどでも適用可能である。また、アクティブマトリックス型の駆動を行なうものあれば本発明を適用することができる。さらに言えば、本発明は、１チップ化された半導体集積回路において、複数の出力端子に順に信号を出力するような構成にも適用可能である。
【産業上の利用可能性】
【０１３５】
本発明の駆動装置によれば、回路面積を低減することができるので、液晶表示パネルや有機ＥＬパネルなどの表示装置の走査線を駆動するための駆動装置および駆動方法等として有用である。
【図面の簡単な説明】
【０１３６】
【図１】この発明の第１の実施形態による駆動装置の全体構成を示すブロック図である。
【図２】図１に示した出力回路の内部構成を示す回路図である。
【図３】図１に示した駆動装置による動作について説明するためのタイミングチャートである。
【図４】この発明の第２の実施形態による駆動装置の全体構成を示すブロック図である。
【図５】図４に示した駆動装置による動作について説明するためのタイミングチャートである。
【図６】図４に示した駆動装置の変形例を示すブロック図である。
【図７】図４に示した駆動装置の変形例を示すブロック図である。
【図８】図４に示した駆動装置の変形例を示すブロック図である。
【図９】図４に示した駆動装置の変形例を示すブロック図である。
【図１０】図４に示した駆動装置の変形例を示すブロック図である。
【図１１】この発明の第３の実施形態で用いられる信号生成部の内部構成を示すブロック図である。
【図１２】この発明の第３の実施形態の駆動装置による動作について説明するためのタイミングチャートである。
【図１３】この発明の第４の実施形態による駆動装置の全体構成を示すブロック図である。
【図１４】図１３に示した駆動装置による動作について説明するためのタイミングチャートである。
【図１５】図１３に示した駆動装置の変形例を示すブロック図である。
【図１６】この発明の第５の実施形態による駆動装置の全体構成を示すブロック図である。
【図１７】図１６に示した駆動装置による動作について説明するためのタイミングチャートである。
【図１８】図１６に示した駆動装置の変形例を示すブロック図である。
【図１９】図１６に示した駆動装置の変形例を示すブロック図である。
【図２０】図１９に示した駆動装置による動作について説明するためのタイミングチャートである。
【図２１】図１６に示した駆動装置の変形例を示すブロック図である。
【図２２】この発明の第６の実施形態による駆動装置の全体構成を示すブロック図である。
【図２３】図２２に示した駆動装置による動作について説明するためのタイミングチャートである。
【図２４】図２２に示した駆動装置の変形例を示すブロック図である。
【図２５】この発明の第７の実施形態による駆動装置の全体構成を示すブロック図である。
【図２６】図２５に示した駆動装置による動作について説明するためのタイミングチャートである。
【図２７】この発明の第８の実施形態による駆動装置の全体構成を示すブロック図である。
【図２８】図２７に示した出力回路の内部構成を示す回路図である。
【図２９】従来の駆動装置の全体構成を示すブロック図である。
【図３０】図２９に示した駆動装置による動作について説明するためのタイミングチャートである。
【符号の説明】
【０１３７】
101    ドライブ信号入力端子
102    クロック入力端子
103    リセット信号入力端子
104，105，402    分周回路
106，107    信号生成部
108    出力部
116，117    シフトレジスタ
FFa-1〜FFa-k，FFb-1〜FFb-m    フリップフロップ
LSa-1〜LSa-k，LSb-1〜LSb-m    レベルシフタ
OBa-1〜OBa-k，OBb-1〜OBb-m    出力バッファ
X1〜Xkm    出力回路
120s    データ信号入力端子
120b    イネーブル信号入力端子
121    オフ電圧入力端子
MN124，MP124，MN125    トランジスタ
OUT    出力端子
200，500，600、700，800    制御信号入力端子
201，501，601    論理回路
201-1〜201-k，201-1〜201-m    ＡＮＤ回路
301，302，401-1〜401-p，403-1〜403-p    セレクタ
501-1〜501-k，501-1〜501-m，701a-1〜701a-k，701b-1〜701b-m    ＯＲ回路
601-1〜601-k，601-1〜601-m    ＮＯＲ回路
80    選択回路
81    選択部
82    インバータ
MN83，MP83，MN84    トランジスタ
85    オン電圧入力端子
OUT'    出力端子
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
2006051790.tif 000055
【図２５】
2006051790.tif 000056
【図２６】
2006051790.tif 000057
【図２７】
2006051790.tif 000058
【図２８】
2006051790.tif 000059
【図２９】
2006051790.tif 000060
【図３０】
2006051790.tif 000061
【国際調査報告】
2006051790.tif 000062
2006051790.tif 000063
2006051790.tif 000064
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2006051790.tif 000066
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2006051790.tif 000068