(57)【要約】【課題】ＦＥＴを使用した低損失整流回路、この整流回路を使用したＯＲダイオード及びＰＦＣ整流回路を実現する。【解決手段】演算増幅器の非反転入力には、外部の直流電源の正極電位と負極電位間の電位を分圧する第１抵抗素子と第２抵抗素子の直列接続回路の接続点の電位が印加され、演算増幅器の反転入力には、第１半導体素子の他端の電位が印加され、第２半導体素子の他端には演算増幅器の出力電位が印加され、第２制御端には第１半導体素子の一端の電位が印加され、第２半導体素子の一端の電位を第１制御端に伝達し、第１半導体素子の他端の電位が一端の電位未満のとき、演算増幅器の出力電位により第１制御端の電位を制御し該第１半導体素子を導通とし、第１半導体素子の他端の電位が一端の電位を超えるとき、演算増幅器の出力電位により第１制御端の電位を制御し該第１半導体素子の他端から一端へ流れる電流を遮断することを特徴とする整流回路。【選択図】図１
2009303302.tif 000002
【特許請求の範囲】
【請求項１】
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
演算増幅器と、第１抵抗素子と、第２抵抗素子とを備え、
前記第１半導体素子の一端には、外部の直流電源の正極電位が印加され、
前記演算増幅器の非反転入力には、前記外部の直流電源の正極電位と負極電位間の電位を分圧する前記第１抵抗素子と前記第２抵抗素子の直列接続回路の接続点の電位が印加され、
前記演算増幅器の反転入力には、前記第１半導体素子の他端の電位が印加され、
前記第２半導体素子の一端と前記第１制御端の接続点には直流正電位が印加され、該第２半導体素子の他端には前記演算増幅器の出力電位が印加され、前記第２制御端には前記第１半導体素子の一端の電位が印加され、
前記第１半導体素子の他端の電位が一端の電位未満のとき、前記演算増幅器の出力電位により前記第１制御端の電位を制御し該第１半導体素子を導通とし、
前記第１半導体素子の他端の電位が一端の電位を超えるとき、前記演算増幅器の出力電位により前記第１制御端の電位を制御し該第１半導体素子の他端から一端へ流れる電流を遮断することを特徴とする整流回路。
【請求項２】
前記演算増幅器の非反転入力には、前記第１抵抗素子と前記第２抵抗素子の直列接続回路の接続点の電位が第３抵抗素子を介して印加され、
前記演算増幅器の反転入力には、前記第１半導体素子の他端の電位が第４抵抗素子を介して印加されていることを特徴とする請求項１に記載の整流回路。
【請求項３】
前記演算増幅器の非反転入力には、前記第１抵抗素子と前記第２抵抗素子の直列接続回路の接続点の電位が第２整流素子と第３抵抗素子の直列接続回路を介して印加されるとともに第５抵抗素子を介して前記外部の直流電源の負極電位が印加され、
前記演算増幅器の反転入力には、前記第１半導体素子の他端の電位が第３整流素子と第４抵抗素子の直列接続回路を介してを印加されるとともに第６抵抗素子を介して前記外部の直流電源の負極電位が印加されていることを特徴とする請求項１に記載の整流回路。
【請求項４】
前記第２半導体素子の他端には、前記演算増幅器の出力端に順方向に接続された前記第４整流素子と第７抵抗素子の直列接続回路を介して前記演算増幅器の出力電位を印加することを特徴とする請求項３に記載の整流回路。
【請求項５】
定電流素子と、第３抵抗素子と、第４抵抗素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第４制御端を有し電流路の一端及び他端を有する第４半導体素子とをさらに備え、
前記第３制御端、前記第４制御端及び前記第３半導体素子の一端が接続され、
前記演算増幅器の非反転入力には、前記第１抵抗素子と前記第２抵抗素子の直列接続回路の接続点の電位が第３抵抗素子を介して印加されるとともに前記定電流素子と前記第３半導体素子の一端と他端間の電流路の直列接続回路を介して前記外部の直流電源の負極電位が印加され、
前記演算増幅器の反転入力には、前記第１半導体素子の他端の電位が前記第４抵抗素子を介して印加されるとともに前記第４半導体素子の一端と他端間の電流路を介して前記外部の直流電源の負極電位が印加されていることを特徴とする請求項１に記載の整流回路。
【請求項６】
前記演算増幅器の反転入力と前記外部の直流電源の正極電位に第１整流素子が該直流電源の正極電位に順方向接続されていることを特徴とする請求項１〜５のいずれかに記載の整流回路。
【請求項７】
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
演算増幅器と、第１整流素子と、第２整流素子と、第１〜第４抵抗素子とを備え、
前記演算増幅器の非反転入力には、前記第１抵抗素子を介して第１の直流電源の正極電位が印加されるとともに前記第２抵抗素子及び前記第１整流素子の直列接続回路を介して前記第１の直流電源と直列接続された第２の直流電源の負極電位が印加され、
前記演算増幅器の反転入力には、前記第３の抵抗素子を介して前記第１の直流電源の正極電位が印加されるとともに前記第４抵抗素子及び前記第２整流素子の直列接続回路を介して前記第１半導体素子の他端の電位が印加され、
前記演算増幅器の出力電位は前記第１制御端に印加され、
一端が前記直流電源の負極電位が印加された前記第１半導体素子の他端の電位が一端の電位未満のとき、前記演算増幅器の出力電位により前記第１制御端の電位を制御し該第１半導体素子を導通とし、
前記第１半導体素子の他端の電位が一端の電位を超えるとき、前記演算増幅器の出力電位により前記第１制御端の電位を制御し該第１半導体素子の他端から一端へ流れる電流を遮断することを特徴とする整流回路。
【請求項８】
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
演算増幅器と、定電流素子と、第１〜第３整流素子と、第１抵抗素子と、第２抵抗素子とを備え、
前記第２半導体素子の一端及び前記第３半導体素子の一端には直流電源の正極電位が印加され、
前記第２制御端、前記第３制御端及び前記第２半導体素子の他端が接続され、
前記第２半導体素子の他端からの電流は、前記定電流素子、前記第１抵抗素子及び前記第１整流素子の直列接続回路を通して前記直流電源の負極に流れ、
前記第３半導体素子の他端からの電流は、前記第２抵抗素子及び前記第２整流素子の直列接続回路を通して前記直流電源の負極に流れ、
前記演算増幅器の非反転入力には、前記定電流素子と前記第１抵抗素子との接続点の電位が印加され、
前記演算増幅器の反転入力には、前記第３半導体素子の他端と前記第２抵抗素子との接続点の電位が印加され、
前記第１半導体素子の他端の電位は前記第３整流素子を介して、前記第２半導体素子と前記第２抵抗素子の接続点に伝達され、
一端が前記直流電源の負極電位が印加された前記第１半導体素子の他端の電位が一端の電位未満のとき、前記演算増幅器の出力電位により前記第１制御端の電位を制御し該第１半導体素子を導通とし、
前記第１半導体素子の他端の電位が一端の電位を超えるとき、前記演算増幅器の出力電位により前記第１制御端の電位を制御し該第１半導体素子の他端から一端へ流れる電流を遮断することを特徴とする整流回路。
【請求項９】
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
演算増幅器と、第１定電流素子と、第２定電流素子と、第１〜第３整流素子と、
第１抵抗素子と、第２抵抗素子とを備え、
前記第１定電流素子の一端及び前記第２定電流素子一端には直流電源の正極電位が印加され、
前記第１定電流素子の他端からの電流は、前記第１抵抗素子と前記第１整流素子の直列接続回路を通して前記直流電源の負極に流れ、
前記第２定電流素子の他端からの電流は、前記第２抵抗素子と前記第２整流素子の直列接続回路を通して前記直流電源の負極に流れ、
前記演算増幅器の非反転入力には、前記第１定電流素子と前記第１抵抗素子との接続点の電位が印加され、
前記演算増幅器の反転入力には、前記第２定電流素子と前記第２抵抗素子との接続点の電位が印加され、
前記第１半導体素子の他端の電位は前記第３整流素子を介して、前記第２半導体素子と前記第２抵抗素子の接続点に伝達され、
一端が前記直流電源の負極電位が印加された前記第１半導体素子の他端の電位が一端の電位未満のとき、前記演算増幅器の出力電位により前記第１制御端の電位を制御し該第１半導体素子を導通とし、
前記第１半導体素子の他端の電位が一端の電位を超えるとき、前記演算増幅器の出力電位により前記第１制御端の電位を制御し該第１半導体素子の他端から一端へ流れる電流を遮断することを特徴とする整流回路。
【請求項１０】
前記第１定電流素子及び前記第２定電流素子に替えて、該第１定電流素子を第３抵抗素子に該第２定電流素子を第４抵抗素子とすることを特徴とする請求項９に記載の整流回路。
【請求項１１】
前記演算増幅器の非反転入力に正極パルス電位を印加し該演算増幅器の出力電位を該パルス電位に伴い変化させ前記第１半導体素子に流れる電流を断続制御することを特徴とする請求項７〜１０のいずれかに記載の整流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、整流回路、ＯＲ（論理和）ダイオード用途としての整流回路及びＰＦＣ動作をさせる整流回路に関する。
【背景技術】
【０００２】
電力容量の小さい直流電源を並列接続し、大電力（大電流）を得るＯＲダイオード回路が従来から知られている。すなわち、電源の出力をダイオードを通して並列接続するものである。
このＯＲダイオードに通常のＰＮ接合素子を使用した場合、順方向電圧降下が大きく損失が大きい。したがって、ＦＥＴを用いた低抵抗による低損失整流回路か考えられる。
特許文献１には、ＭＯＳトランジスタを使用した整流回路が開示されている。特許文献１の段落００２１から該文献の図２について具体的数値を用いた以下の説明がある。以下はＮチャネルＭＯＳトランジスタの場合である。
「具体的数値を用いてこの動作を説明する。トランジスタＭ１，Ｍ２のしきい値電圧Ｖｔｈｎ１，Ｖｔｈｎ２をそれぞれ０．６Ｖ，０．５Ｖとする。電圧Ｖｂを０Ｖとする。なお、電圧ΔＶｔｈｎは０．１Ｖである。」
「ノードＮ２の電圧Ｖａが−０．１Ｖ以下の場合、電子の流れる方向は、ノードＮ２からノードＮ１の方向であり、ノードＮ２がソースとなる。トランジスタＭ１のゲートには、ダイオード接続されたトランジスタＭ２によって０．５Ｖの電圧が入力されているので、ノードＮ２とトランジスタＭ１のゲートの電位差は、０．６Ｖ以上となり、トランジスタＭ１はオンする。これによって、電流は、ノードＮ１からノードＮ２方向へ流れる。」
「一方、電圧Ｖａが−０．１Ｖ〜０Ｖの間になると、ノードＮ２とトランジスタＭ１のゲートの電位差は、しきい値電圧Ｖｔｈｎ１の０．６Ｖより小さくなり、トランジスタＭ１はオフする。さらに、電圧Ｖａが０Ｖより大きくなると、電子の流れる方向は、ノードＮ１からノードＮ２方向となり、ノードＮ１がソースとなる。トランジスタＭ１のゲートには、ノードＮ１の０Ｖの電圧に対し、トランジスタＭ２によって、０．５Ｖの電圧が入力されているため、トランジスタＭ１はオフ状態である。」
また、ＰチャネルＭＯＳトランジスタの例は、段落００３９から同様に説明がある。
特許文献２には、演算増幅器とＦＥＴを組み合わせた整流回路が開示されている。
【０００３】
特許文献１では、ノードＮ１の電圧Ｖｂが０Ｖのとき、ノードＮ２の電圧Ｖａが−０．１Ｖ以下のとき、トランジスタＭ１はＯＮになり、ノードＮ１（ドレイン）からノードＮ２（ソース）への電流が流れ、Ｖａが−０．１Ｖ〜０Ｖの間になるとトランジスタＭ１はＯＦＦになり、電流は流れない。
Ｐチャネルの説明でも電圧極性が逆になるのみで、考え方は同様である。
特許文献２は、演算増幅器（ＯＰ）の非反転入力から整流信号電圧が入力される。
【０００４】
【特許文献１】特開２００６−１０１６７０号公報
【特許文献２】特開平６−５４５４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＤＣ／ＤＣコンバータにおいて、出力電力容量が小さいものは製造が容易であり、出力電力容量が大きなものは製造が難しい。したがって、出力容量の小さいＤＣ／ＤＣコンバータを複数並列接続し、出力電力容量を大きくする方法が考えられる。
この場合、同期整流回路を内蔵したＤＣ／ＤＣコンバータを複数並列接続すると、これらＤＣ／ＤＣコンバータの出力電圧のバラツキにより、出力電圧の若干高いＤＣ／ＤＣコンバータから、当該ＤＣ／ＤＣコンバータより出力電圧の若干低いＤＣ／ＤＣコンバータに電流が逆流する。
このような事態が発生すると、電流の逆流を受けたＤＣ／ＤＣコンバータのスイッチング素子は発熱し、故障の原因となる。また、負荷への給電電力が減少する。したがって、ＤＣ／ＤＣコンバータの出力にダイオードを直列に接続したものを複数用意し、これらダイオードの出力端でＤＣ／ＤＣコンバータの出力電力を加算する。
たとえば、正の電圧を出力するＤＣ／ＤＣコンバータを並列接続する場合、ＤＣ／ＤＣコンバータの出力端にダイオードのアノードを接続し、各ＤＣ／ＤＣコンバータに接続されている各ダイオードのカソードを結合する。
このようなダイオードの接続方法（回路）をＯＲダイオード回路という。
このＯＲダイオードに通常のＰＮ接合素子を使用した場合、順方向電圧降下が大きい。したがって、ＦＥＴを用いた整流回路か考えられる。
本発明は、このような用途のＯＲダイオードに好適である。
特許文献１の整流回路は、ＭＯＳＦＥＴのドレイン（ダイオードとしてはアノードに相当）からソース（ダイオードとしてはカソードに相当）に電流を流す場合と、ドレインからソースに電流を流さない場合の２現象により整流作用をつくりだすため、ＯＲダイオードとして使用できない。すなわち、ソースからドレインへの電流はＭＯＳＦＥＴがＯＦＦの場合でも寄生ダイオードにより電流が流れ電流を遮断できない。
特許文献２では小信号用整流回路であり、ＯＲダイオードのような電力は扱えない。
【０００６】
以上の現状に鑑み本発明は、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｓｉｓｔｏｒ）のソース（ダイオードとしてはアノードに相当）からドレインに電流を流し、ドレイン（ダイオードとしてはカソードに相当）からソースへの電流を遮断する回路を実現する。したがって、ＯＲダイオードとした場合、カソードから電流がアノードに流れることはない。
【課題を解決するための手段】
【０００７】
上記の目的を実現するべく本発明は以下の構成を提供する。
（１）請求項１に係る整流回路は、第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
演算増幅器と、第１抵抗素子と、第２抵抗素子とを備え、
前記第１半導体素子の一端には、外部の直流電源の正極電位が印加され、
前記演算増幅器の非反転入力には、前記外部の直流電源の正極電位と負極電位間の電位を分圧する前記第１抵抗素子と前記第２抵抗素子の直列接続回路の接続点の電位が印加され、
前記演算増幅器の反転入力には、前記第１半導体素子の他端の電位が印加され、
前記第２半導体素子の一端と前記第１制御端の接続点には直流正電位が印加され、該第２半導体素子の他端には前記演算増幅器の出力電位が印加され、前記第２制御端には前記第１半導体素子の一端の電位が印加され、
前記第１半導体素子の他端の電位が一端の電位未満のとき、前記演算増幅器の出力電位により前記第１制御端の電位を制御し該第１半導体素子を導通とし、
前記第１半導体素子の他端の電位が一端の電位を超えるとき、前記演算増幅器の出力電位により前記第１制御端の電位を制御し該第１半導体素子の他端から一端へ流れる電流を遮断することを特徴とする。
（２）請求項２に係る整流回路は、請求項１において前記演算増幅器の非反転入力には、前記第１抵抗素子と前記第２抵抗素子の直列接続回路の接続点の電位が第３抵抗素子を介して印加され、
前記演算増幅器の反転入力には、前記第１半導体素子の他端の電位が第４抵抗素子を介して印加されていることを特徴とする。
（３）請求項３に係る整流回路は、請求項１において前記演算増幅器の非反転入力には、前記第１抵抗素子と前記第２抵抗素子の直列接続回路の接続点の電位が第２整流素子と第３抵抗素子の直列接続回路を介して印加されるとともに第５抵抗素子を介して前記外部の直流電源の負極電位が印加され、
前記演算増幅器の反転入力には、前記第１半導体素子の他端の電位が第３整流素子と第４抵抗素子の直列接続回路を介してを印加されるとともに第６抵抗素子を介して前記外部の直流電源の負極電位が印加されていることを特徴とする。
（４）請求項４に係る整流回路は、請求項３において前記第２半導体素子の他端には、前記演算増幅器の出力端に順方向に接続された前記第４整流素子と第７抵抗素子の直列接続回路を介して前記演算増幅器の出力電位を印加することを特徴とする。
（５）請求項５に係る整流回路は、請求項１において定電流素子と、第３抵抗素子と、第４抵抗素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第４制御端を有し電流路の一端及び他端を有する第４半導体素子とをさらに備え、
前記第３制御端、前記第４制御端及び前記第３半導体素子の一端が接続され、
前記演算増幅器の非反転入力には、前記第１抵抗素子と前記第２抵抗素子の直列接続回路の接続点の電位が第３抵抗素子を介して印加されるとともに前記定電流素子と前記第３半導体素子の一端と他端間の電流路の直列接続回路を介して前記外部の直流電源の負極電位が印加され、
前記演算増幅器の反転入力には、前記第１半導体素子の他端の電位が前記第４抵抗素子を介して印加されるとともに前記第４半導体素子の一端と他端間の電流路を介して前記外部の直流電源の負極電位が印加されていることを特徴とする。
（６）請求項６に係る整流回路は、請求項１〜５のいずれかにおいて前記演算増幅器の反転入力と前記外部の直流電源の正極電位に第１整流素子が該直流電源の正極電位に順方向接続されていることを特徴とする。
（７）請求項７に係る整流回路は、第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
演算増幅器と、第１整流素子と、第２整流素子と、第１〜第４抵抗素子とを備え、
前記演算増幅器の非反転入力には、前記第１抵抗素子を介して第１の直流電源の正極電位が印加されるとともに前記第２抵抗素子及び前記第１整流素子の直列接続回路を介して前記第１の直流電源と直列接続された第２の直流電源の負極電位が印加され、
前記演算増幅器の反転入力には、前記第３の抵抗素子を介して前記第１の直流電源の正極電位が印加されるとともに前記第４抵抗素子及び前記第２整流素子の直列接続回路を介して前記第１半導体素子の他端の電位が印加され、
前記演算増幅器の出力電位は前記第１制御端に印加され、
一端が前記直流電源の負極電位が印加された前記第１半導体素子の他端の電位が一端の電位未満のとき、前記演算増幅器の出力電位により前記第１制御端の電位を制御し該第１半導体素子を導通とし、
前記第１半導体素子の他端の電位が一端の電位を超えるとき、前記演算増幅器の出力電位により前記第１制御端の電位を制御し該第１半導体素子の他端から一端へ流れる電流を遮断することを特徴とする。
（８）請求項８に係る整流回路は、第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
演算増幅器と、定電流素子と、第１〜第３整流素子と、第１抵抗素子と、第２抵抗素子とを備え、
前記第２半導体素子の一端及び前記第３半導体素子の一端には直流電源の正極電位が印加され、
前記第２制御端、前記第３制御端及び前記第２半導体素子の他端が接続され、
前記第２半導体素子の他端からの電流は、前記定電流素子、前記第１抵抗素子及び前記第１整流素子の直列接続回路を通して前記直流電源の負極に流れ、
前記第３半導体素子の他端からの電流は、前記第２抵抗素子及び前記第２整流素子の直列接続回路を通して前記直流電源の負極に流れ、
前記演算増幅器の非反転入力には、前記定電流素子と前記第１抵抗素子との接続点の電位が印加され、
前記演算増幅器の反転入力には、前記第３半導体素子の他端と前記第２抵抗素子との接続点の電位が印加され、
前記第１半導体素子の他端の電位は前記第３整流素子を介して、前記第２半導体素子と前記第２抵抗素子の接続点に伝達され、
一端が前記直流電源の負極電位が印加された前記第１半導体素子の他端の電位が一端の電位未満のとき、前記演算増幅器の出力電位により前記第１制御端の電位を制御し該第１半導体素子を導通とし、
前記第１半導体素子の他端の電位が一端の電位を超えるとき、前記演算増幅器の出力電位により前記第１制御端の電位を制御し該第１半導体素子の他端から一端へ流れる電流を遮断することを特徴とする。
（９）請求項９に係る整流回路は、第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
演算増幅器と、第１定電流素子と、第２定電流素子と、第１〜第３整流素子と、
第１抵抗素子と、第２抵抗素子とを備え、
前記第１定電流素子の一端及び前記第２定電流素子一端には直流電源の正極電位が印加され、
前記第１定電流素子の他端からの電流は、前記第１抵抗素子と前記第１整流素子の直列接続回路を通して前記直流電源の負極に流れ、
前記第２定電流素子の他端からの電流は、前記第２抵抗素子と前記第２整流素子の直列接続回路を通して前記直流電源の負極に流れ、
前記演算増幅器の非反転入力には、前記第１定電流素子と前記第１抵抗素子との接続点の電位が印加され、
前記演算増幅器の反転入力には、前記第２定電流素子と前記第２抵抗素子との接続点の電位が印加され、
前記第１半導体素子の他端の電位は前記第３整流素子を介して、前記第２半導体素子と前記第２抵抗素子の接続点に伝達され、
一端が前記直流電源の負極電位が印加された前記第１半導体素子の他端の電位が一端の電位未満のとき、前記演算増幅器の出力電位により前記第１制御端の電位を制御し該第１半導体素子を導通とし、
前記第１半導体素子の他端の電位が一端の電位を超えるとき、前記演算増幅器の出力電位により前記第１制御端の電位を制御し該第１半導体素子の他端から一端へ流れる電流を遮断することを特徴とする。
（１０）請求項１０に係る整流回路は、請求項９において前記第１定電流素子及び前記第２定電流素子に替えて、該第１定電流素子を第３抵抗素子に該第２定電流素子を第４抵抗素子とすることを特徴とする。
（１１）請求項１１に係る整流回路は、請求項７〜１０のいずれかにおいて前記演算増幅器の非反転入力に正極パルス電位を印加し該演算増幅器の出力電位を該パルス電位に伴い変化させ前記第１半導体素子に流れる電流を断続制御することを特徴とする。
【発明の効果】
【０００８】
（Ａ）請求項１〜６に係る発明は、第１半導体素子の他端の電位が一端の電位未満のとき、前記演算増幅器の出力電位により前記第１制御端の電位を制御し該第１半導体素子を導通とし、前記第１半導体素子の他端の電位が一端の電位を超えるとき、前記演算増幅器の出力電位により前記第１制御端の電位を制御し該第１半導体素子の他端から一端へ流れる電流を遮断する半導体素子を整流素子として使用するので、通常のダイオード整流回路より低損失であり、また、この整流回路をＯＲダイオードとして使用するのに好適である。
（Ｂ）請求項７〜１０に係る発明は、第１半導体素子の他端の電位が一端の電位未満のとき、前記演算増幅器の出力電位により前記第１制御端の電位を制御し該第１半導体素子を導通とし、前記第１半導体素子の他端の電位が一端の電位を超えるとき、前記演算増幅器の出力電位により前記第１制御端の電位を制御し該第１半導体素子の他端から一端へ流れる電流を遮断する半導体素子を整流素子として使用するので、通常のダイオード整流回路より低損失であり、また、この整流回路をＯＲダイオードとして使用するのに好適である。
（Ｃ）請求項１１に係る発明は、演算増幅器の非反転入力に正極パルス電位を印加し該演算増幅器の出力電位を該パルス電位に伴い変化させ前記第１半導体素子に流れる電流を断続制御できるので、整流回路のＰＦＣ動作用途に好適である。
【発明を実施するための最良の形態】
【０００９】
（１）第１の実施の形態
（１−１）回路構成
図１は、本発明による第１の実施の形態を示す回路構成図である。
直流電源を入力する端子Ｔ１及び端子Ｔ２、入力された直流電源を出力する端子Ｔ３及び端子Ｔ４が存在し、入力端子Ｔ１と出力端子Ｔ３間は第１の電流路Ｌｉｎｅ１であり、入力端子Ｔ２と出力端子Ｔ４間は第２の電流路Ｌｉｎｅ２である。入力端子Ｔ１、Ｔ２間には入力端子Ｔ１を正電位とする直流電源ＤＣＶが印加される。
第１の電流路Ｌｉｎｅ１（以下、電流路Ｌｉｎｅ１とする。同様に、第２の電流路Ｌｉｎｅ２も電流路Ｌｉｎｅ２とする。）には第１半導体素子Ｑ１（ＦＥＴ）が直列に挿入されている。第１半導体素子Ｑ１（以下、ＦＥＴＱ１とする。）は、ソースＳが電流路Ｌｉｎｅ１の入力側すなわち入力端子Ｔ１、ドレインＤが電流路Ｌｉｎｅ１の出力側すなわち出力端子Ｔ３に接続されている。すなわち、ＦＥＴＱ１が直列に挿入された電流路Ｌｉｎｅ１が整流電流路となる。
【００１０】
演算増幅器ＯＰの非反転入力ｉｎ１には、端子Ｔ１と端子Ｔ２間に直列接続された抵抗素子Ｒ１と抵抗素子Ｒ２の接続点に一端が接続された抵抗素子Ｒ３の他端が接続されている。演算増幅器ＯＰの反転入力ｉｎ２には、ＦＥＴＱ１のドレインに一端が接続された抵抗素子Ｒ４の他端が接続されるとともにカソードが入力端子Ｔ１に接続された整流素子Ｄ１（以下、ダイオードＤ１とする。）のアノードが接続されている。
バイポーラトランジスタＱ２のエミッタＥは、抵抗素子Ｒ５を介して演算増幅器ＯＰの出力端Ｏｕｔ接続にされ、コレクタＣはＦＥＴＱ１のゲートＧに、ベースＢはＦＥＴＱ１のソースに接続されている。
【００１１】
発光素子ＬＥＤ（発光ダイオード）のアノードは、入力端子Ｔ１に接続され、カソードは抵抗素子Ｒ６を介して、入力端子Ｔ２に接続されている。
受光素子であるフォトダイオードＰＤ１〜ＰＤｎ（複数個の直列接続）は、アノードが抵抗素子Ｒ７を介して、バイポーラトランジスタＱ２のコレクタＣ及びＦＥＴＱ１のゲートＧに接続され、カソードは入力端子Ｔ１に接続されている。
発光素子ＬＥＤの発光は受光素子ＰＤ１〜ＰＤｎ（以下、フォトダイオードＰＤ１〜ＰＤｎとする。）が受光できるように配置され、フォトダイオードＰＤ１〜ＰＤｎが受光したときフォトダイオードＰＤ１〜ＰＤｎには光起電力が発生する。
なお、演算増幅器ＯＰには動作電源が入力端子Ｔ１及び入力端子Ｔ２から供給される。
【００１２】
図１では、ＦＥＴＱ１にＮチャネルのＦＥＴ、バイポーラトランジスタＱ２にＮＰＮを使用した例を示したが、ＦＥＴＱ１をＰチャネル、バイポーラトランジスタＱ２にＰＮＰを使用することができる。この場合、直流電源ＤＣＶの極性を図１とは逆にし、発光素子ＬＥＤ、フォトダイオードＰＤ１〜ＰＤｎ、ダイオードＤ１の極性を図１とは逆にし、演算増幅器ＯＰの非反転入力ｉｎ１及び反転入力ｉｎ２を逆に接続する。他の実施の形態でも同様。
【００１３】
（１−２）回路動作
図１を参照して本発明の第１の実施の形態の回路動作を説明する。
外部の電源入力端子Ｔ１、外部の電源入力端子Ｔ２間には、入力端子Ｔ１を正極とし入力端子Ｔ２を負極とする直流電源ＤＣＶが印加されている。この入力端子Ｔ１、Ｔ２間に印加される電源は、本発明外の外部の負荷Ｌｏに電力を供給するとともに、本発明の回路のバイポーラトランジスタＱ２（コレクタ電流用）及び演算増幅器ＯＰの動作電源も供給する。
発光素子ＬＥＤ及びフォトダイオードＰＤ１〜ＰＤｎは、バイポーラトランジスタＱ２の制御用とＦＥＴＱ１のゲートＧに正電位を印加するＦＥＴＱ１の動作電源を供給する。
【００１４】
演算増幅器ＯＰの非反転入力ｉｎ１には、入力端子Ｔ１、入力端子Ｔ２間の電圧が抵抗素子Ｒ１とＲ２により分圧され抵抗素子Ｒ３を介して印加されている。
演算増幅器ＯＰの非反転入力ｉｎ１の入力インピーダンスは非常に高いので、抵抗素子Ｒ３による電圧降下は無視できる。すなわち、入力端子Ｔ１、入力端子Ｔ２間の電圧が抵抗素子Ｒ１とＲ２により分圧され演算増幅器ＯＰの非反転入力ｉｎ１に印加される。
抵抗素子Ｒ１の抵抗値をｒ１、抵抗素子Ｒ２の抵抗値をｒ２とすると、ｒ１≪ｒ２であり、演算増幅器ＯＰの非反転入力ｉｎ１に印加される電位は、入力端子Ｔ１の電位（ＦＥＴＱ１のソース電位）に極めて近い。
【００１５】
また、演算増幅器ＯＰの反転入力ｉｎ２には、出力端子Ｔ３の電位（ＦＥＴＱ１のドレイン電位）が抵抗素子Ｒ４を介して印加されている。
演算増幅器ＯＰの反転入力ｉｎ２の入力インピーダンスは非常に高いので、後述するところにより、ＦＥＴＱ１のドレインＤの電位がソースＳの電位より低い場合、ダイオードＤ１が非導通であるため、抵抗素子Ｒ４による電圧降下は無視できる。すなわち、ＦＥＴＱ１のドレイン電位が抵抗素子Ｒ４を通じてそのまま演算増幅器ＯＰの反転入力ｉｎ２に印加される。
【００１６】
なお、後述するところにより、抵抗素子Ｒ４は、ダイオードＤ１が導通した場合の電流制限用抵抗素子であり、この抵抗素子Ｒ４が存在するために抵抗素子Ｒ３は存在し、抵抗素子Ｒ３は抵抗素子Ｒ４と同等の抵抗値として両者の抵抗値により、演算増幅器ＯＰの非反転入力ｉｎ１、反転入力ｉｎ２への両入力インピーダンスの整合をとって非反転入力ｉｎ１、反転入力ｉｎ２に電圧を入力している。ここで、抵抗素子Ｒ１の抵抗値ｒ１とし抵抗素子Ｒ３の抵抗値ｒ３とすると両者の抵抗値の関係は、ｒ１≪ｒ３であり、このインピーダンス整合において、抵抗値ｒ１は無視でき、抵抗素子Ｒ３と抵抗素子Ｒ４によりインピーダンス整合をとることと等価である。
抵抗素子Ｒ１とＲ３の抵抗値において、抵抗素子Ｒ１の抵抗値をｒ１＝ｒ３として、抵抗素子Ｒ１と抵抗素子Ｒ２の分圧比を抵抗素子Ｒ１の抵抗値がｒ１であったときと同様の分圧比に設定すれば、抵抗素子Ｒ１と抵抗素子Ｒ４の抵抗値によりインピーダンス整合がとれるので、抵抗素子Ｒ３は不要となりスルー状態でよい。
【００１７】
抵抗素子Ｒ１、抵抗素子Ｒ２及び抵抗素子Ｒ３の接続点の電位は、入力端子Ｔ１の電位すなわち、ＦＥＴＱ１のソースＳを基準として、約−２０ｍＶ〜−３０ｍＶ程度に設定する。この電位は一例であり、ＦＥＴにより異なる。この電位は、ＦＥＴＱ１が完全導通状態（完全ＯＮ状態）であるとき、ＦＥＴＱ１のソースＳからドレインＤに電流を流し、ＦＥＴＱ１のソースＳを基準としたドレイン電位として設定することが好適である。
この電位の絶対値（電圧として表現すると）は、言い換えるとＦＥＴＱ１が完全導通状態でＦＥＴＱ１のソースＳからドレインＤに電流を流したときのＦＥＴＱ１のソースＳ、ドレインＤ間電圧降下値である。
上述のように、抵抗素子Ｒ１、抵抗素子Ｒ２及び抵抗素子Ｒ３の接続点の電位約−２０ｍＶ〜−３０ｍＶは一例であり、ＦＥＴの製品別にそれぞれ異なり、また、同一製品でも異なるよう（完全導通状態以外）設定してもよい。この電位は、演算増幅器ＯＰの非反転入力ｉｎ１にレファレス電位として印加し、演算増幅器ＯＰの反転入力ｉｎ２にレファレス電位超又は未満の電位を与え、演算増幅器ＯＰをコンパレータとして動作させる。
【００１８】
ＦＥＴＱ１のソース電位を基準とした、抵抗素子Ｒ１、抵抗素子Ｒ２及び抵抗素子Ｒ３の接続点の電位をＶ１（演算増幅器ＯＰの非反転入力ｉｎ１電位であるレファレス電位であり一定電位が好適）とし、ＦＥＴＱ１のソース電位を基準としたＦＥＴＱ１のドレインＤの電位をＶ２とすると、Ｖ１＞Ｖ２でＦＥＴＱ１が導通（ＯＮ状態）し、入力端子Ｔ１から出力端子Ｔ３へ電流が流れ、外部の負荷を通って入力端子Ｔ２へ電流が流れる。（この場合、ＦＥＴＱ１はＯＮ状態であるからＦＥＴＱ１内部の寄生ダイオードは現れず、この寄生ダイオードによる電圧降下は発生しない。）
また、逆にＶ１＜Ｖ２では、ＦＥＴＱ１は非導通（ＯＦＦ状態）となり、ＦＥＴＱ１のドレインＤからソースＳへの電流は遮断される。
【００１９】
ここで、上記の動作をする説明をする。
上記の電位、Ｖ１＞Ｖ２では、演算増幅器ＯＰの非反転入力ｉｎ１の電位を基準として反転入力ｉｎ２の電位が低いため、演算増幅器ＯＰはコンパレータとして動作する結果、演算増幅器ＯＰの出力端Ｏｕｔには演算増幅器ＯＰの動作用正電源に印加された正電位付近の電位が出力される。
すなわち、電流路Ｌｉｎｅ２の電位を基準として正電位（約、直流電源ＤＣＶの正電位値）が出力され、言い換えると、入力端子Ｔ１の電位（バイポーラトランジスタＱ２のベース電位と同一）を基準とした場合、約０Ｖの電位が出力され、バイポーラトランジスタＱ２のベースＢ、エミッタＥ間の電圧が約０ＶとなりベースＢが順バイアスされない。したがって、バイポーラトランジスタＱ２のコレクタＣ、エミッタＥ間は非導通である。
よって、受光素子であるフォトダイオードＰＤ１〜ＰＤｎのアノードで発生している直流正電位が抵抗素子Ｒ７を通じて、そのままＦＥＴＱ１のゲートＧに印加され、ＦＥＴＱ１は導通（ＯＮ状態）する。したがって、上記で説明したとおり、ＦＥＴＱ１がＯＮ状態で、ＦＥＴＱ１のソースＳからドレインＤに電流が流れる。この電流は負荷Ｌｏに電力を供給する。
【００２０】
逆に上記の電位が、Ｖ１＜Ｖ２では、演算増幅器ＯＰの非反転入力ｉｎ１の電位を基準として、Ｖ２の電位が抵抗素子Ｒ４を通じて演算増幅器ＯＰの反転入力に印加される電位が高いため、演算増幅器ＯＰの出力端Ｏｕｔには、電流路Ｌｉｎｅ２を基準として約０Ｖが出力され、言い換えると、入力端子Ｔ１の電位（バイポーラトランジスタＱ２のベース電位と同一）を基準として負電位（約、直流電源ＤＣＶの負電位値）が出力され、バイポーラトランジスタＱ２のベースＢに対するエミッタＥの電位が負極性（約−０．６Ｖの電圧値）となりベースＢが順バイアスされる。したがって、バイポーラトランジスタＱ２のコレクタＣ、エミッタＥ間は導通し、受光素子であるフォトダイオードＰＤ１〜ＰＤｎで発生している直流正電位が抵抗素子Ｒ７を通して、バイポーラトランジスタＱ２のコレクタＣからエミッタＥに印加され、すなわち、該直流正電位によるコレクタ電流が流れ演算増幅器ＯＰの出力端Ｏｕｔに流れ込む。
このとき、バイポーラトランジスタＱ２のコレクタＣ電位はエミッタＥと同電位であり、よって、バイポーラトランジスタＱ２のコレクタ電位と同電位であるＦＥＴＱ１のゲート電位は、バイポーラトランジスタＱ２のベースＢと同一電位であるＦＥＴＱ１のソース電位よりも低くなり、ＦＥＴＱ１は非導通（ＯＦＦ状態）となって、ＦＥＴＱ１のドレインＤからソースＳへ電流が流れる電流路は遮断される。
これは、入力端子Ｔ１、Ｔ２に直流電源ＤＣＶが印加されているとき、出力端子Ｔ３、Ｔ４に、出力端子Ｔ３を正極とする直流電源ＤＣＶよりも高い電圧が印加されたときである。この事象は、該直流電源ＤＣＶよりも高い電位（出力端子Ｔ４を基準とした）を有する電源が出力端子Ｔ３に接続されたものである。したがって、後述するＯＲダイオード用途として使用したとき、図１において、出力端子Ｔ３から入力端子Ｔ１への電流の逆流を防止できる。
なお、入力端子Ｔ１と出力端子Ｔ３間すなわち、電流路Ｌｉｎｅ１のみを電流路として２端子ダイオードとしての整流回路も構成できる。すなわち、入力端子Ｔ１と出力端子Ｔ３間に交流電源と負荷を直列接続すると負荷には直流（脈流）を供給できる。コンデンサを負荷に並列接続すると脈流を平滑できる。
【００２１】
発光素子、受光素子の役割については、発光素子ＬＥＤは、直流電源ＤＣＶにより発光し、この発光を受光した受光素子であるフォトダイオードＰＤ１〜ＰＤｎに光起電力を発生させる。
基準電位であるＦＥＴＱ１のソースＳ電位が入力端子Ｔ１の電位であるため、ＦＥＴＱ１をＯＮさせるためには、入力端子Ｔ１の電位よりも高い電位を発生させＦＥＴＱ１のゲートＧに印加させる必要がある。
フォトダイオードＰＤ１〜ＰＤｎの起電力の電位基準を入力端子Ｔ１の電位とし、フォトダイオードのアノードの正電位をＦＥＴＱ１のゲートＧに印加することにより、ＦＥＴＱ１のゲート電位をソース電位よりさらに高くしＦＥＴＱ１をＯＮとすることを可能にする。
抵抗素子Ｒ４、Ｒ５、Ｒ６及びＲ７はそれぞれ電流制限用抵抗素子である。
ダイオードＤ１は、出力端子Ｔ３に入力端子Ｔ１より高い電位が印加されたとき、演算増幅器ＯＰの反転入力ｉｎ２の電位が演算増幅器ＯＰの動作用電源電圧の電位と同一か又は、該電位より高くなって演算増幅器ＯＰが誤動作したり破損されるようなことがないように、ダイオードＤ１の順方向電圧降下により、演算増幅器ＯＰの反転入力ｉｎ２の電位を入力端子Ｔ１電位より下げるためのものである。
したがって、演算増幅器ＯＰの動作用電源電圧を直流電源ＤＣＶから供給するのではなく、別電源として電源電圧の高い電源から供給する場合は、ダイオードＤ１は不要である。
【００２２】
上述のとおり、この整流回路は、出力端子Ｔ３の電位が入力端子Ｔ１の電位より高い場合、抵抗素子Ｒ４とダイオードＤ１を通して微弱電流が流れるが抵抗素子Ｒ４は、出力端子Ｔ３と入力端子Ｔ１の差電位に対して高抵抗値であり、この電流は無視できる程度である。出力端子Ｔ３の電位が入力端子Ｔ１の電位より高い場合、ＦＥＴＱ１は非導通となり、出力端子Ｔ３から入力端子Ｔ１へ向かう電流は流れず、入力端子Ｔ１の電位が出力端子Ｔ３の電位より高い場合、ＦＥＴＱ１が導通となり、入力端子Ｔ１から出力端子Ｔ３へ向かう電流が流れる整流作用がある。
【００２３】
本発明の第１の実施の形態である整流回路の好適な使用例は、図９に示すＯＲダイオード接続回路である。図９において、入力電源の電圧Ｖｏｒ１、Ｖｏｒ２〜Ｖｏｒｎをほぼ等しい電圧とする。これらの電圧（Ｖｏｒ１、Ｖｏｒ２〜Ｖｏｒｎ）を有する入力電源を本発明のＯＲダイオードＤｏｒ１、Ｄｏｒ２〜Ｄｏｒｎにより並列接続し、出力となるＶｏｕｔの電流容量を大きくすることが可能である。
図９において、ＯＲダイオードＤｏｒ１、Ｄｏｒ２〜Ｄｏｒｎを２端子として表し、電流路Ｌｉｎｅ２を省略しているが、実際には各電流路Ｌｉｎｅ２を共通接続電流路とし、閉回路電流路を構成している。
入力電源のＶｏｒ１、Ｖｏｒ２〜ＶｏｒｎはダイオードＤｏｒ１〜Ｄｏｒｎにより並列接続され、Ｖｏｒ１〜Ｖｏｒｎのうち電圧バラツキにより最も高い電圧を有する電源の電圧がＶｏｕｔとして出力されることになるが、Ｖｏｒ１〜Ｖｏｒｎのうち電圧の若干高い電源を入力され、電流を出力するいずれかのダイオードＤｏｒ１〜Ｄｏｒｎは電圧降下が発生し、Ｖｏｒ１〜Ｖｏｒｎのうち電圧の若干高い電源より電圧の若干低い電源を入力され、電流を出力しないダイオードＤｏｒ１〜Ｄｏｒｎは電圧降下が発生しないため、出力電圧が高くなり電流を出力するようになる。このような状態が均衡安定し、全電源の電圧が出力されるようになる。
このようにして、ＯＲダイオードの結合出力端は大きな電流容量を有するようになる。
【００２４】
ＤＣ／ＤＣコンバータにおいて、出力電力容量が小さいものは製造が容易であり、出力電力容量が大きなものは製造が難しい。したがって、出力容量の小さいＤＣ／ＤＣコンバータを複数並列接続し、出力電力容量を大きくする方法が考えられる。
この場合、同期整流回路を内蔵したＤＣ／ＤＣコンバータをダイオードによる複数並列接続をしないで直接接続すると、これらＤＣ／ＤＣコンバータの出力電圧のバラツキにより、出力電圧の若干高いＤＣ／ＤＣコンバータから、当該ＤＣ／ＤＣコンバータより出力電圧の若干低いＤＣ／ＤＣコンバータに電流が逆流する。
このような事態が発生すると、電流の逆流を受けたＤＣ／ＤＣコンバータのスイッチング素子は発熱し、故障の原因となる。また、負荷への給電電力が減少する。したがって、ＤＣ／ＤＣコンバータの出力にダイオードを直列に接続したものを複数用意し、これらをダイオードの出力端でＤＣ／ＤＣコンバータの出力電力を加算する。たとえば、正の電圧を出力するＤＣ／ＤＣコンバータを並列接続する場合、ＤＣ／ＤＣコンバータの出力端にダイオードのアノードを接続し、各ＤＣ／ＤＣコンバータに接続されている各ダイオードのカソードを結合する。
【００２５】
ただ、低電圧で動作する電子機器に供給するＤＣ／ＤＣコンバータの出力電圧は低いので、通常のダイオードを使用すると、順方向電圧降下が約０．６Ｖあり、損失が大きく効率が悪くなる。本発明においては、ＦＥＴを使用してこの並列接続用ダイオード（ＯＲダイオードを構成できるので、効率が良い。本発明において試験に供したＦＥＴの電圧降下は、１５Ａの電流を流して２０ｍＶであった。
以上において、入力端子Ｔ１、Ｔ２間に直流電源ＤＣＶを印加して、出力端子Ｔ３、Ｔ４間に負荷を接続する４端子整流回路としての説明をしたが、電流路Ｌｉｎｅ１のみを整流電流路とし、入力端子Ｔ１と出力端子Ｔ３間の２端子整流回路としても使用できる。
これは、入力端子Ｔ１、Ｔ２間に直流電源ＤＣＶを印加しておいて、入力端子Ｔ１をダイオードのアノード、出力端子Ｔ３をダイオードのカソードとして使用する。このとき、入力端子Ｔ１の電圧が出力端子Ｔ３の電圧より高い場合、上述のとおり、Ｖ１＞Ｖ２を検出できる。また、入力端子Ｔ１の電圧が出力端子Ｔ３の電圧より低い場合、ダイオードＤ１が存在するため、出力端子Ｔ３の電圧によりダイオードＤ１が順方向バイアスされ、出力端子Ｔ３の正極電源→抵抗素子Ｒ４→ダイオードＤ１→入力端子Ｔ１の負極電源となる閉回路が構成され、演算増幅器ＯＰの反転入力ｉｎ２にＦＥＴＱ１のドレイン電位（抵抗素子Ｒ４による電圧降下はある。）が印加されるため、Ｖ１＜Ｖ２を検出し、ＦＥＴＱ１を非導通とすることができる。
ただし、ダイオードＤ１が順バイアスされない出力端子Ｔ３の電位によっても、Ｖ１＜Ｖ２を検出し、ＦＥＴＱ１を非導通とすることができる。
【００２６】
（２）第２の実施の形態
（２−１）回路構成
図２は、本発明による第２の実施の形態を示す回路構成図である。
第２の実施の形態では、第１の実施の形態における図１に整流素子Ｄ２（以下、ダイオードＤ２とする。）、整流素子Ｄ３（以下、ダイオードＤ３とする。）、抵抗素子Ｒ８及び抵抗素子Ｒ９が追加されている。
ダイオードＤ２は、図１において、抵抗素子Ｒ１、抵抗素子Ｒ２及び抵抗素子Ｒ３の接続点であった箇所にアノードが接続されカソードが抵抗素子Ｒ３の一端に接続されている。すなわち、抵抗素子Ｒ３にダイオードＤ２が直列接続されている。
ダイオードＤ３は、図１において、抵抗素子Ｒ４とＦＥＴＱ１のドレインＤとの接続点であった箇所にアノードが接続されカソードが抵抗素子Ｒ４の一端に接続されている。すなわち、抵抗素子Ｒ４にダイオードＤ３が直列接続されている。
また、演算増幅器ＯＰの非反転入力ｉｎ１には、第１の実施の形態である図１では、抵抗素子Ｒ３の他端のみが接続されていたが、本実施の形態である図２では、該接続箇所に抵抗素子Ｒ８の一端が接続され抵抗素子Ｒ８の他端は電流路Ｌｉｎｅ２に接続されている。
演算増幅器ＯＰの反転入力ｉｎ２には、第１の実施の形態である図１では、抵抗素子Ｒ４の他端とダイオードＤ１のアノードのみが接続されていたが、本実施の形態である図２では、該接続箇所に抵抗素子Ｒ９の一端が接続され他端は電流路Ｌｉｎｅ２に接続されている。
この付加された素子による回路以外の回路は、図１と同一の構成であり、図１と同一の構成のものは、同一符号を付して説明を省略する。
【００２７】
（２−２）回路動作
図２を参照して本発明の第２の実施の形態の回路動作を説明する。
図２の演算増幅器ＯＰの非反転入力ｉｎ１には、第１の実施の形態である図１における演算増幅器ＯＰの非反転入力ｉｎ１と同様の作用を有するレファレンス電位を印加する。
また、図２の演算増幅器ＯＰの反転入力ｉｎ２にも図１における反転入力ｉｎ２と同様に作用する電位が印加されるようにする。ただし、図２における非反転入力ｉｎ１及び反転入力ｉｎ２の電位は、第１の実施の形態である図１における非反転入力ｉｎ１及び反転入力ｉｎ２の電位とは相違する。
演算増幅器ＯＰの非反転入力ｉｎ１に印加される電位は、入力端子Ｔ１→抵抗素子Ｒ１→抵抗素子Ｒ２→入力端子Ｔ２と流れる電流、入力端子Ｔ１→抵抗素子Ｒ１→ダイオードＤ２→抵抗素子Ｒ３→抵抗素子Ｒ８→入力端子Ｔ２と流れる電流値と各抵抗素子の抵抗値、ダイオードＤ２の順方向電圧降下値で決定される抵抗素子Ｒ３と抵抗素子Ｒ８の接続点の電位であるが、第１の実施の形態である図１の場合と対比して簡単に説明する。
図１では、抵抗素子Ｒ１と抵抗素子Ｒ２の接続点（抵抗素子Ｒ３も接続されているが）の電位をＦＥＴＱ１のソース電位より−２０ｍＶ〜−３０ｍＶの電位（一例）とし、この電位を演算増幅器ＯＰの非反転入力ｉｎ１に印加した。この電位の由来は、ＦＥＴＱ１のソースＳからドレインＤに電流を流した場合の電圧降下値である。
本実施の形態である図２についても図１と同様に設定できる。すなわち、抵抗素子Ｒ１と抵抗素子Ｒ２の接続点の電位をＦＥＴＱ１のソース電位より−２０ｍＶ〜−３０ｍＶの電位とし、この電位からダイオードＤ２により、約０．６Ｖ（順方向電圧降下）、抵抗素子Ｒ３の電圧降下分を減じた電位を演算増幅器ＯＰの非反転入力ｉｎ１に印加する。
演算増幅器ＯＰの反転入力ｉｎ２にも、ＦＥＴＱ１のドレイン電位からダイオードＤ３により、約０．６Ｖ、抵抗素子Ｒ４の電圧降下分を減じた電位を印加する。
図２の演算増幅器ＯＰの非反転入力、反転入力の両入力には、上記減じた電位は相殺して印加されるため、非反転入力と反転入力の相対電位差は、図１における演算増幅器ＯＰの非反転入力と反転入力の相対電位差と等しい。
【００２８】
第１の実施の形態である図１においては、ダイオードＤ２、ダイオードＤ３が無いため、本実施の形態である図２における抵抗素子Ｒ８及び抵抗素子Ｒ９は不要であったが、ダイオードＤ２を抵抗素子Ｒ３に直列接続、ダイオードＤ３を抵抗素子Ｒ４に直列接続して、抵抗素子Ｒ８及びＲ９により入力端子Ｔ１から入力端子Ｔ２への電流をダイオードＤ２、Ｄ３を通じて流し、ダイオードＤ２、Ｄ３による順方向電圧降下を発生させるために抵抗素子Ｒ８及びＲ９が必要となる。
演算増幅器ＯＰの非反転入力ｉｎ１及び反転入力ｉｎ２の入力インピーダンスは非常に高いので、電流が流れず、このように何らかの方法でダイオードＤ２、Ｄ３に電流を流す。
このように回路に素子が付加されても、演算増幅器ＯＰの非反転入力ｉｎ１及び反転入力ｉｎ２の両入力には同様に電位が減じられて印加されるので、両入力に対する電圧降下は相殺され、両入力の相対電位差は同一であり第１の実施の形態で説明した演算増幅器ＯＰのコンパレータ動作のとおり実行される。
【００２９】
ダイオードＤ２及びダイオードＤ３により演算増幅器ＯＰの両入力の電位を下げる理由は、演算増幅器ＯＰの両入力に印加される電位が、演算増幅器ＯＰの動作用電源の正電位に極めて近く設定されていことから、演算増幅器ＯＰの種類によっては正常な動作が保証されないため、これを解消することにある。
このように、第２の実施の形態において、演算増幅器ＯＰの種類によっては誤動作を引き起こす可能性のある事象をダイオードＤ２、Ｄ３を使用して解消した以外に、本実施の形態は、第１の実施の形態の動作と変わりなく、また、図９のとおりＯＲダイオードとしての用途も変わりがない。したがって、第１の実施の形態である図１と同一の動作において重複する説明を省略する。
【００３０】
（３）第３の実施の形態
（３−１）回路構成
図３は、本発明による第３の実施の形態を示す回路構成図である。
第３の実施の形態では、第１の実施の形態における図１に整流素子Ｄ４（以下、ダイオードＤ４とする。）、抵抗素子Ｒ１０、整流素子Ｄ５（以降、ダイオードＤ５とする。）及び容量素子Ｃ（以下、コンデンサＣとする。）が追加されている。
なお、入力端子Ｔ１、Ｔ２間には交流電源が接続される。
【００３１】
ダイオードＤ４は抵抗素子Ｒ１０と直列接続され、この直列回路のダイオードＤ４のカソード側は、受光素子ＰＤ１〜ＰＤｎのアノードと抵抗素子Ｒ７の接続点に接続され、ダイオードＤ４のアノード側は、入力端子Ｔ２接続される。
コンデンサＣの一端は、受光素子ＰＤ１のアノードと抵抗素子Ｒ７の接続点に接続され、他端は入力端子Ｔ１に接続される。
ダイオードＤ５のアノードは、演算増幅器ＯＰの動作用負極電源端子に接続され、カソードは、入力端子Ｔ２接続される。なお、ダイオードＤ５は、同一電流方向で、演算増幅器ＯＰの動作用正極電源端子に接続されてもよい。
この付加された素子による回路以外の回路は、図１と同一の構成であり、図１と同一の構成のものは、同一符号を付して説明を省略する。
【００３２】
（３−２）回路動作
図３を参照して本発明の第３の実施の形態の回路動作を説明する。
ダイオードＤ４は、入力端子Ｔ１が交流の負極性となったとき、入力端子Ｔ２の正極性電位によりコンデンサＣを充電する。また、入力端子Ｔ１が交流の正極性となったときは、ダイオードＤ４は導通しない。
入力端子Ｔ１が交流の正極性であるとき、受光素子ＰＤ１〜ＰＤｎの光起電力により、コンデンサＣを充電する。すなわち、コンデンサＣの一端は入力交流電圧の極性に係わらず常に正極性電位であり、ＦＥＴＱ１を導通させるためのＦＥＴＱ１のゲート駆動用電源を供給する。
【００３３】
ダイオードＤ５は、入力端子Ｔ２が交流の正極性となったとき非導通であり、演算増幅器ＯＰの動作用電源が逆極性で演算増幅器ＯＰに印加され演算増幅器ＯＰが破損する事象を防止する。
以上により、第３の実施の形態おいては入力端子Ｔ１、Ｔ２間に交流電源を入力する整流回路として使用することができる。
【００３４】
（４）第４の実施の形態
（４−１）回路構成
図４は、本発明による第４の実施の形態を示す回路構成図である。
第４の実施の形態では、第２の実施の形態における図２にツェナーダイオードＺｅと抵抗素子Ｒ１２が付加されている。抵抗素子Ｒ１２は、図２における抵抗素子Ｒ２の下端に一端が接続され他端は入力端子Ｔ２に接続される。抵抗素子Ｒ１と抵抗素子Ｒ２の直列接続回路にツェナーダイオードＺｅを並列接続する。図２に対するこの付加回路が本実施の形態である図４となる。
【００３５】
この付加された素子で構成された回路以外の回路は、図２と同一の構成であり、図２と同一の構成のものは、同一符号を付して説明を省略する。
【００３６】
（４−２）回路動作
図４を参照して本発明の第４の実施の形態の回路動作を説明する。
図４では、抵抗素子Ｒ１と抵抗素子Ｒ２の直列回路にツェナーダイオードＺｅを並列接続することにより、抵抗素子Ｒ１と抵抗素子Ｒ２の直列回路の両端の電圧を一定に保持する。これにより、ＦＥＴＱ１のソース電位である入力端子Ｔ１の電位を基準とした抵抗素子Ｒ１と抵抗素子Ｒ２の接続点の電位（すなわち、抵抗素子Ｒ１の電圧降下）が安定し、演算増幅器ＯＰの非反転入力ｉｎ１に印加するレファレンス電位を一定に保持する。
よって、第１の実施の形態で説明したＶ１＞Ｖ２、Ｖ１＜Ｖ２の判別において、Ｖ１の精度が高くなり、演算増幅器ＯＰの出力電位をｈｉｇｈ（ＦＥＴＱ１のソース電位に近い電位）又はＬｏｗ（入力端子Ｔ２に近い電位）とするコンパレータ動作の精度が高くなる。
以上が、第２の実施の形態である図２と第４の実施の形態である図４との相違であり、これ以外は、第２の実施の形態で説明（第１の実施の形態を援用した説明）したとおりであり、重複する説明は省略する。
【００３７】
（５）第５の実施の形態
（５−１）回路構成
図５は、本発明による第５の実施の形態を示す回路構成図である。
図５は、第４の実施の形態である図４に整流素子Ｄ５（以下、ダイオードＤ５とする。）を付加した回路である。図４におけるバイポーラトランジスタＱ２のエミッタＥと抵抗素子Ｒ５の接続点間にダイオードＤ５を挿入し、ダイオードＤ５のアノードがバイポーラトランジスタＱ２のエミッタＥにカソードが抵抗素子Ｒ５の一端に接続される。抵抗素子Ｒ５の他端は演算増幅器ＯＰの出力端に接続されている。
この付加された素子で構成された回路以外の回路は、図４と同一の構成であり、図４と同一の構成のものは、同一符号を付して説明を省略する。
【００３８】
（５−２）回路動作
図５を参照して本発明の第５の実施の形態の回路動作を説明する。
図５において付加されたダイオードＤ５は、演算増幅器ＯＰの出力電位がｈｉｇｈのとき、確実にＦＥＴＱ１を導通とするために存在する。すなわち、確実にバイポーラトランジスタＱ２を非導通とするためである。
第１の実施の形態である図１において説明したＶ１＞Ｖ２であるとき、演算増幅器ＯＰの出力端Ｏｕｔには、入力電源電位ＤＣＶに近い電位が出力されるが、演算増幅器ＯＰの種類によっては、演算増幅器ＯＰ出力端Ｏｕｔの出力電位が入力電源電位ＤＣＶに１Ｖ程度（１例）満たない場合がある。このとき、ダイオードＤ５が存在しないでスルーであると、バイポーラトランジスタＱ２のベース、エミッタ間電圧は、エミッタ電位がベース電位よりも約０．６Ｖ低くなり、ベース電位が順バイアスされるためバイポーラトランジスタＱ２のコレクタ、エミッタ間が導通し、ＦＥＴＱ１のゲート電位と同電位であるバイポーラトランジスタＱ２のコレクタ電位がＦＥＴＱ１のソース電位より低下し、ＦＥＴＱ１のゲートＧに正電位を印加できなくなり、ＦＥＴＱ１を導通とすることができない。
これを解消するため、ダイオードＤ５を挿入し、バイポーラトランジスタＱ２のエミッタ電位をダイオードＤ５の順方向電圧である約０．６上げる。これにより、バイポーラトランジスタＱ２のベース、エミッタ間電圧は約０．４Ｖ（１例）となりバイポーラトランジスタＱ２ベースは順バイアスされない。このためコレクタ、エミッタ間は非導通となり、図１で説明したとおりＦＥＴＱ１のゲートＧに正電位を印加でき、ＦＥＴＱ１を導通とすることができる。
ただし、第１の実施の形態でも説明したとおり、演算増幅器ＯＰの動作用電源電圧を直流電源ＤＣＶから供給するのではなく、別電源として電源電圧の高い電源から供給する場合は、ダイオードＤＤは不要である。
【００３９】
以上、第５の実施の形態の説明は、第４の実施の形態である図４付加された事項を説明した。これ以外は、第４の実施の形態の図４で説明したとおりであり、重複する説明は省略する。
【００４０】
（６）第６の実施の形態
（６−１）回路構成
図６は、本発明による第６の実施の形態を示す回路構成図である。
図６は、第１の実施の形態である図１において、バイポーラトランジスタＱ３、Ｑ４、定電流素子Ｄｒ（以下、定電流ダイオードＤｒとする。）を付加し、演算増幅器ＯＰの両入力にカーレントミラー回路を構成し、また、第４の実施の形態である図４で示されるよう、定電圧素子Ｚｅ（以下、定電圧ダイオードＺｅとする。）と抵抗素子Ｒ１２を付加した回路である。
【００４１】
演算増幅器ＯＰの非反転入力ｉｎ１には定電流ダイオードＤｒのアノードが接続され、定電流ダイオードＤｒのカソードは、バイポーラトランジスタＱ３のコレクタＣ３に接続され、バイポーラトランジスタＱ３のエミッタＥ３は入力端子Ｔ２に接続される。演算増幅器ＯＰの反転入力ｉｎ２にはバイポーラトランジスタＱ４のコレクタＣ４が接続され、バイポーラトランジスタＱ４のエミッタＥ４は入力端子Ｔ２に接続される。
バイポーラトランジスタＱ３、Ｑ４のそれぞれのベースＢ３とベースＢ４が接続され、この接続箇所にバイポーラトランジスタＱ３のコレクタＣ３が接続され、この両バイポーラトランジスタＱ３、Ｑ４はカーレントミラー回路を構成する。
抵抗素子Ｒ１、Ｒ２、Ｒ１２及び定電圧素子Ｚｅ（以下、定電圧ダイオードＺｅとする。）は、第４の実施の形態である図４と同様に接続されるので図４と同一符号を付して説明を省略する。
【００４２】
上記の付加された素子で構成された回路以外の回路は、図１と同一の構成であり、図１と同一の構成のものは、同一符号を付して説明を省略する。
【００４３】
（６−２）回路動作
図６を参照して本発明の第６の実施の形態の回路動作を説明する。
図６は、図１において、演算増幅器ＯＰの非反転入力ｉｎ１、反転入力ｉｎ２にプルダウン抵抗素子として定電流ダイオードＤｒを備えたカーレントミラー回路を付加したものである。定電流ダイオードＤｒは、バイポーラトランジスタＱ３のコレクタＣ３、エミッタＥ３間の電流を定電流とする。カーレントミラー回路であるから、バイポーラトランジスタＱ４のコレクタＣ４、エミッタＥ４間の電流もバイポーラトランジスタＱ３の電流と同一である。
【００４４】
この両バイポーラトランジスタのコレクタ、エミッタ間電流を定電流とすることで、演算増幅器ＯＰの非反転入力ｉｎ１及び反転入力ｉｎ２の電位を安定化できる。また、定電圧ダイオードＺｅも抵抗素子Ｒ１とＲ２の接続点の電位を安定化する。
演算増幅器ＯＰの非反転入力ｉｎ１及び反転入力ｉｎ２の電位を安定化できるので、ＦＥＴＱ１のソース電位の変分も精度よく判別できる。
【００４５】
以上、第６の実施の形態の説明は、第１の実施の形態である図１付加された事項を説明した。これ以外は、第１の実施の形態の図１で説明したとおりであり、重複する説明は省略する。
【００４６】
（７）第７の実施の形態
（７−１）回路構成
図７は、本発明による第７の実施の形態を示す回路構成図である。
図７においては、電流入力端子Ｔａ、電流出力端子Ｔｋが存在する。入出力端子は、第１〜第６の実施の形態のような４端子ではなく２端子で、ＰＮ接合ダイオードの端子形式をとる。したがって、従前の各実施の形態の各図における入力電源ＤＣＶ（回路動作用電源も兼ねた負荷動作用電源）は無く、本実施の形態の回路の動作用電源Ｖｃｃを有する。
入力端子Ｔａと出力端子Ｔｋ間は、前者がダイオードのアノード、後者がダイオードのカソードに相当する。
負荷動作用電源を表す場合、入力端子Ｔａと出力端子Ｔｋ間に交流電源と負荷を直列接続した回路による整流回路となる。また、入力端子Ｔａと出力端子Ｔｋ間に直流電源と負荷を直列接続した回路により第１の実施の形態で説明したＯＲダイオードとしての機能も有する。
または、入力端子Ｔａと出力端子Ｔｋをダイオードとして使用し、交流電流入力側にインダクターを直列接続し、電流出力側に負荷を直列接続した回路により、後述する制御端子Ｔｃに正極パルスを印加して、ＦＥＴＱ１の導通、非導通を断続制御するＰＦＣ回路動作も可能である。
【００４７】
本実施の形態である図７の回路構成において、第２の実施の形態である図２の回路構成と共通する部分回路が多い。すなわち、図２においては、抵抗素子Ｒ８、Ｒ９により演算増幅器ＯＰの非反転入力、反転入力の電位を直流電源ＤＣＶの負極電位の方にプルダウンしているが、図７においては、直流電源Ｖｃｃの正極の方にプルアップしている点が相違するが、演算増幅器ＯＰの非反転入力と反転入力の電位差によるコンパレータ動作には変わりがない。
したがって、同様の作用のある観点から図７において、抵抗素子Ｒ１〜Ｒ４、抵抗素子Ｒ６、Ｒ８、Ｒ９、ダイオードＤ２、Ｄ３、発光素子ＬＥＤ及び受光素子ＰＤ１〜ＰＤｎは図２と同一符号を付した。
【００４８】
ＦＥＴＱ１は、入力端子Ｔａと出力端子Ｔｋ間の電流路Ｌｉｎｅ３間にソースＳとドレインＤが挿入される。ソースＳは入力端子Ｔａに接続され、ドレインＤは出力端子Ｔｋに接続される。
演算増幅器ＯＰの非反転入力ｉｎ１には、抵抗素子Ｒ３とＲ８の一端が接続され、演算増幅器ＯＰの反転入力ｉｎ２には、抵抗素子Ｒ４とＲ９の一端が接続される。抵抗素子Ｒ８及びＲ９の他端は、直流電源Ｖｃｃの正極に接続される。整流素子Ｄ２（以下、ダイオードＤ２とする。）、Ｄ３（以下、ダイオードＤ３とする。）のアノードは、それぞれ、抵抗素子Ｒ３、Ｒ４の他端に接続され、ダイオードＤ２、Ｄ３のカソードは、それぞれ、抵抗素子Ｒ１とＲ２の直列接続点、ＦＥＴＱ１のドレインに接続される。
【００４９】
抵抗素子Ｒ１、Ｒ２の直列接続回路は、受光素子ＰＤ１〜ＰＤｎの直列接続回路の両端に接続され、この両端に定電圧素子Ｚｅのカソードが受光素子ＰＤ１のアノードに、定電圧素子Ｚｅのアノードが受光素子ＰＤｎのカソードに接続され、定電圧素子Ｚｅのカソードと受光素子ＰＤ１のアノードは、入力端子Ｔａに接続される。受光素子ＰＤｎのカソードは、抵抗素子Ｒ２とＲ１の直列接続回路に接続され、受光素子ＰＤ１のアノードから抵抗素子Ｒ２とＲ１の直列接続回路に電流が流れるよう閉回路を構成する。
発光素子ＬＤＥは、抵抗素子Ｒ６を介して、アノードがＴｖｃに接続され、カソードがＴａに接続される。
【００５０】
演算増幅器ＯＰの反転入力にアノードが接続される整流素子Ｄ６のカソードは抵抗素子Ｒ１３とＲ１４の直列接続点に接続され、抵抗素子Ｒ１３とＲ１４の直列接続回路の両端はそれぞれ直流電源端子Ｔｖｃ、入力端子Ｔａに接続される。演算増幅器ＯＰの反転入力は抵抗素子Ｒ９を介して、直流電源端子Ｔｖｃに接続され、演算増幅器ＯＰの出力端は、抵抗素子Ｒ１５を介してＦＥＴＱ１のゲートＧに接続される。
【００５１】
（７−２）回路動作
図７を参照して本発明の第７の実施の形態の回路動作を説明する。
図７では、受光素子ＰＤ１〜ＰＤｎの出力電位は、入力端子Ｔａの電位より負極性電位とし抵抗素子Ｒ１と抵抗素子Ｒ２の接続点にＦＥＴＱ１のソース電位を基準として−２０ｍＶ〜−３０ｍＶの電位を発生させるが、抵抗素子Ｒ８、Ｒ９が正電位にプルアップされているため、演算増幅器ＯＰの非反転入力ｉｎ１、反転入力ｉｎ２に印加される電位は正極性であり、第２の実施の形態である図２とは逆極性である。
【００５２】
すなわち、ダイオードＤ２のカソード電位は約−２０ｍＶ〜−３０ｍＶであるが、直流電源Ｖｃｃの正極から、抵抗素子Ｒ８→抵抗素子Ｒ３→ダイオードＤ２→抵抗素子Ｒ１と抵抗素子Ｒ２の接続点の経路でダイオードＤ２に電流が流れるため、ダイオードＤ２アノードには、ダイオードＤ２の順方向電圧約０．６Ｖ加算された電位が発生し、演算増幅器ＯＰの非反転入力ｉｎ１には、ダイオードＤ２のアノード電位からさらに抵抗素子Ｒ３に流れる電圧降下分の電圧が加算された電位が印加される。
演算増幅器ＯＰの反転入力ｉｎ２には、ダイオードＤ３に電流が流れた場合、ＦＥＴＱ１のドレイン電位にダイオードＤ３の順方向電圧降下分の電圧と抵抗素子Ｒ４の電圧降下分の電圧が加算される。
【００５３】
これらにより、演算増幅器ＯＰの非反転入力、反転入力の電位はいずれもＦＥＴＱ１のソース電位を基準として正極性電位となるが、演算増幅器ＯＰの非反転入力、反転入力の電位差は、ダイオードＤ２とＤ３、抵抗素子Ｒ３とＲ４の電圧降下により相殺され、第１の実施の形態である図１と同一となり、図１で説明したとおり演算増幅器ＯＰをコンパレータとして動作させる。
【００５４】
図７のＦＥＴＱ１のソースＳ、ドレインＤは、図１の電流路Ｌｉｎｅ１に接続された状態と同様に図７の電流路Ｌｉｎｅ３接続され、第１の実施の形態で説明したとおりの導通／非導通の動作を行なう。したがって、第１の実施の形態である図１と同様の整流回路であり、ＯＲダイオード用途のダイオードを構成する。
【００５５】
ここで、他の各実施の形態でも同様であるが、ＦＥＴＱ１の導通／非導通において、導通とは、ＦＥＴＱ１のゲートＧに正電位を印加して、ＦＥＴＱ１のソースＳとドレインＤ間の双方向に電流が流れる状態であり、非導通とは、ＦＥＴＱ１のゲートＧに正電位をしないで、ＦＥＴＱ１のドレインＤからソースＳに電流を流さない動作である。ＦＥＴＱ１を非導通としても、ＦＥＴＱ１のソースＳからドレインＤに寄生ダイオードを通じて電流が流れる。
【００５６】
したがって、ＦＥＴＱ１が非導通のときでも、入力端子Ｔａに正電位、出力端子Ｔｋに負電位を印加すれば、ＦＥＴＱ１の寄生ダイオードを通じて電流が流れ、第１の実施の形態である図１において説明した電位Ｖ１＞Ｖ２が成立し、直ちに、演算増幅器ＯＰのコンパレータ動作により、ＦＥＴＱ１は導通となり、ソース、ドレイン間の電圧降下は約２０〜３０ｍＶ（一例であり、ＦＥＴによって異なる。）となり、寄生ダイオードによる電圧降下は消滅する。そして、Ｖ１＜Ｖ２では、演算増幅器ＯＰのコンパレータ動作によりＦＥＴＱ１は非導通となり、ＦＥＴＱ１のドレインＤからソースＳへの電流は遮断される。
これが、ＯＲダイオード及び整流回路としての必要な動作である。
【００５７】
また、ＰＦＣ動作に必要な作用としては、演算増幅器ＯＰの非反転入力である制御信号入力端子Ｔｃに正極パルス電位を印加することにより、ＦＥＴＱ１の導通／非導通を断続制御できる。
これは、上記のＦＥＴＱ１の導通／非導通において、導通の場合、ＦＥＴＱ１のソース、ドレイン間の双方向に電流が流れることを利用する。
これにより、入力端子Ｔａをダイオードのアノード、出力端子Ｔｋをダイオードのカソードとし、ＰＦＣ回路の整流回路用ダイオードとして使用することができる。すなわち、制御信号入力端子Ｔｃに正極パルス電位を印加することにより、正極パルス電圧が印加されている瞬間は、ＦＥＴＱ１のドレインからソースへの電流を流す。これは、ダイオードのカソードからアノードに流れる電流路を交流整流回路に与えるものである。ブリッジ整流回路において交流電圧の低い区間では、平滑コンデンサの電圧により、順方向整流電流が流れない。このとき、逆電圧が印加されているＦＥＴＱ１のドレインからソースに電流を流し、これと直列接続されているチョークコイルに磁気エネルギーを蓄積し、ＦＥＴＱ１を非導通としてドレインからソースに流れる電流を遮断し高圧を発生させて、交流電位に対して順方向接続されている整流素子に電流を流す。したがって、交流電圧が低圧でも、平滑コンデンサの電圧を超えて平滑コンデンサ及び負荷に電流を供給する。
【００５８】
整流素子Ｄ６（以下、ダイオードＤ６とする。）、抵抗素子Ｒ１３及びＲ１４は、ＦＥＴＱ１のドレインにソース電位より大きな電位が印加されたとき、抵抗素子Ｒ１３とＲ１４の接続点の電位を両抵抗素子の分圧により低下させておくことで、演算増幅器ＯＰの反転入力の電位上昇を防止する。
ただし、演算増幅器ＯＰの動作用電源電圧を直流電源ＤＣＶから供給するのではなく、別電源として電源電圧の高い電源から供給する場合は、ダイオードＤ６は不要である。
【００５９】
（８）第８の実施の形態
（８−１）回路構成
図８は、本発明による第８の実施の形態を示す回路構成図である。
電流の入力端子Ｔｐａ、電流の出力端子Ｔｐｋを有する電流路Ｌｉｎｅ４が存在し、この電流路に第１半導体素子Ｑ１（以下、ＦＥＴＱ１とする。）のソースＳ及びドレインＤが直列に挿入されている。すなわち、ソースＳは入力端子Ｔｐａに、ドレインＤは出力端子Ｔｐｋに接続される。
【００６０】
演算増幅器ＯＰの非反転入力ｉｎ１には、制御信号入力端子Ｔｐｃ、アノードが第２半導体素子Ｑ２（以下、バイポーラトランジスタＱ２とする。）のコレクタＣｐ２に接続された定電流素子Ｄｒｐ（以下、定電流ダイオードＤｒｐとする。）のカソード及び第１抵抗素子Ｒｐ１（以下、抵抗素子Ｒｐ１とする。）の一端が接続され、抵抗素子Ｒｐ１の他端は第１整流素子Ｄｐ１（以下、ダイオードＤｐ１とする。）のアノードに接続され、ダイオードＤｐ１のカソードは、入力端子Ｔｐａに接続される。
演算増幅器ＯＰの出力端Ｏｕｔは、第３抵抗素子Ｒｐ３（以下、抵抗素子Ｒｐ３とする。）を介してＦＥＴＱ１のゲートＧに接続される。
【００６１】
演算増幅器ＯＰの反転入力ｉｎ２には、第３半導体素子Ｑ３（以下、バイポーラトランジスタＱ３とする。）のコレクタＣｐ３及び第２抵抗素子Ｒｐ２（以下、抵抗素子Ｒｐ２とする。）の一端に接続され、抵抗素子Ｒｐ２の他端は第２整流素子Ｄｐ２（以下、ダイオードＤｐ２とする。）のアノードに接続され、ダイオードＤｐ２のカソードは入力端子Ｔｐａに接続される。
【００６２】
ダイオードＤｐ２のアノードは第３整流素子Ｄｐ３（以下、ダイオードＤｐ３とする。）のアノードに接続され、ダイオードＤｐ３のカソードは、ＦＥＴＱ１のドレインＤに接続される。
バイポーラトランジスタＱ２のエミッタＥｐ２とバイポーラトランジスタＱ３のエミッタＥｐ３は共に本回路動作用直流電源＋Ｖｃｃに接続され、両バイポーラトランジスタの両ベースＢｐ２とＢｐ３は接続され、この接続点にバイポーラトランジスタＱ２のコレクタＣｐ２が接続される。
【００６３】
（８−２）回路動作
図８を参照して本発明の第８の実施の形態の回路動作を説明する。
図８において、バイポーラトランジスタＱ２及びＱ３はカーレントミラー回路を構成し、バイポーラトランジスタＱ２のエミッタＥｐ２、コレクタＣｐ２を通して定電流ダイオードＤｒｐに流れる一定電流と同一の電流値をバイポーラトランジスタＱ３のエミッタＥｐ３、コレクタＣｐ３間に流す。この電流値をｉｐとする。
定電流ダイオードＤｒｐを使用することにより、ｉｐを一定とし、後述するところの電流ｉｐによる抵抗素子Ｒｐ１の電圧降下値を安定させる。
【００６４】
演算増幅器ＯＰの非反転入力ｉｎ１の電位をＶｉｎ１とすると、入力端子Ｔｐａと同電位であるＦＥＴＱ１のソース電位を基準として、Ｖｉｎ１＝Ｖｆｄ１＋ｉｐ・Ｒｐ１となる。同様に、演算増幅器ＯＰの反転入力ｉｎ２の電位をＶｉｎ２とすると、ＦＥＴＱ１のソース電位を基準として、Ｖｉｎ２＝Ｖｆｄ２＋ｉｐ・Ｒｐ２となる。ただし、Ｖｆｄ１、Ｖｆｄ２は、それぞれダイオードＤｐ１、Ｄｐ２の順方向電圧降下の電圧値であり略同一値である。
【００６５】
抵抗素子Ｒｐ１の抵抗値をｒｐ１、抵抗素子Ｒｐ２の抵抗値をｒｐ２として、両抵抗値を比較すると、ｒｐ２−ｒｐ１＝δｒｐに設定し、該両抵抗値の差分の電圧降下をδＶとすると、δＶ＝ｉｐ・δｒｐとなる。このδＶは、上述した他の各実施の形態１〜７で説明したＦＥＴＱ１のソース、ドレイン間の電圧降下値（絶対値）である約２０ｍＶ〜３０ｍＶ（１例）に設定する。すなわち、抵抗素子Ｒｐ２の一端の電位は、抵抗素子Ｒｐ１の一端の電位より約２０ｍＶ〜３０ｍＶ高い。（Ｖｉｎ２−Ｖｉｎ１＝δＶ）。
【００６６】
したがって、図７の状態（端子Ｔｐａ、Ｔｐｋを開放状態）では、レファレンス電位である演算増幅器ＯＰの非反転入力ｉｎ１の電位より、演算増幅器ＯＰの反転入力ｉｎ２の電位が約２０ｍＶ〜３０ｍＶ高いため、演算増幅器ＯＰの出力端ｏｕｔの出力電位はＬｏｗとなり入力端子Ｔｐａの電位である約０Ｖとなる。
この演算増幅器ＯＰの出力端ｏｕｔの出力電位がＦＥＴＱ１のゲートＧに抵抗素子Ｒｐ３を介して印加されるため、ＦＥＴＱ１のゲート電位はＦＥＴＱ１を導通としない電位であるためＦＥＴＱ１は非導通である。
【００６７】
入力端子Ｔｐａに外部の負荷動作用直流電源の正極を接続し、出力端子Ｔｐｋに負荷の一端を接続し、負荷の他端を該負荷動作用直流電源の負極に接続した場合、端子Ｔｖｃｃに印加されている直流電源＋Ｖｃｃ→バイポーラトランジスタＱ３のエミッタＥｐ３、コレクタＣｐ３間→抵抗素子Ｒｐ２→ダイオードＤｐ３→負荷→外部の負荷動作用直流電源の負極→外部の負荷動作用直流電源の正極→直流電源−Ｖｃｃの閉回路によりダイオードＤｐ３が順バイアスされダイオードＤｐ３が導通する。
したがって、ダイオードＤｐ３のアノード電位が低下するため、ダイオードＤｐ３のアノード、ダイオードＤｐ２のアノード及び抵抗素子Ｒｐ２の他端の接続点の電位が低下する。よって、抵抗素子Ｒｐ２の一端の電位が低下し、演算増幅器ＯＰの反転入力ｉｎ２の電位が非反転入力ｉｎ１の電位より低下し、ＦＥＴＱ１のソース電位を基準とした演算増幅器ＯＰの出力端ｏｕｔの出力電位がｈｉｇｈとなり電位は約＋Ｖｃｃとなり、ＦＥＴＱ１のゲートＧがＦＥＴＱ１を導通状態とするに足りる電位となるためＦＥＴＱ１は導通する。
【００６８】
ダイオードＤｐ２は上記の動作（ダイオードＤｐ２のアノード及び抵抗素子Ｒｐ２の他端の接続点の電位を低下させる）を行なうために挿入する。すなわち、抵抗素子Ｒｐ２の他端の電位を端子Ｔｐａの電位に固定しない。
【００６９】
上記のように、ＦＥＴＱ１のドレイン電位によりＦＥＴＱ１の導通／非導通状態が切り替わるため整流回路としての動作を行なうことができる。
上記の、入力端子Ｔｐａに外部の負荷動作用直流電源の正極を接続し、出力端子Ｔｐｋに負荷の一端を接続し、負荷の他端を該外部の負荷動作用直流電源の負極に接続する本発明の整流回路の使用方法は、各実施の形態で説明したとおりＯＲダイオードとして好適である。
上記の直流電源を交流電源に替え、負荷に平滑コンデンサを並列接続すると、通常の整流回路となる。端子Ｔｐａをアノードとし、端子Ｔｐｋをカソードとするダイオードとみてブリッジ整流回路を構成してもよい。
【００７０】
また、第７の実施の形態で説明したとおりブリッジ整流回路中に本発明の整流回路を使用しＰＦＣ（Ｐｏｗｅｒ  Ｆａｃｔｏｒ  Ｃｏｒｒｅｃｔｉｏｎ）回路を構成できる。
これは、演算増幅器ＯＰの出力がＬｏｗ約０ＶでＦＥＴＱ１が非導通のとき、すなわち、出力端子Ｔｐｋに入力端子Ｔｐａより高い電圧が印加され、端子Ｔｐａをアノード、端子Ｔｐｋをカソードとみたダイオードが逆バイアスされた状態において、制御信号入力端子Ｔｐｃに正電圧パルスを印加する。
正電圧パルスの印加により、上記で説明したＶｉｎ１＜Ｖｉｎ２がＶｉｎ１＞Ｖｉｎ２に遷移し、ＦＥＴＱ１が導通する。パルス電位が０Ｖとなると、Ｖｉｎ１＞Ｖｉｎ２がＶｉｎ１＜Ｖｉｎ２に遷移し、ＦＥＴＱ１が非導通となる。パルスは２０ｋＨｚ程度とする。よって、ＦＥＴＱ１はＯＮ／ＯＦＦを繰り返し、ＰＦＣの動作が可能になる。
図示しないが、図８におけるバイポーラトランジスタＱ２及びＱ３のカーレントミラー回路をそれぞれ独立した２つの定電流素子（これを定電流ダイオードＤｒｐと同様の特性の定電流ダイオードＤｒｐ１、Ｄｒｐ２とする。）として、バイポーラトランジスタＱ２の電流路をダイオードＤｒｐ１に、バイポーラトランジスタＱ３の電流路をダイオードＤｒｐ２に置き換えることができる（定電流ダイオードＤｒｐは除去してスルーとするか、Ｄｒｐ１の替りに使用する。）。この両電流路の電流値をｉｐとする。これで、上記のバイポーラトランジスタを使用したカーレントミラー回路を使用した効果がある。
また、よい精度を求めない場合、上記両定電流素子を２つの抵抗素子に置き換えてもよい。
【図面の簡単な説明】
【００７１】
【図１】は、本発明による整流回路の第１の実施の形態を示す回路図である。
【図２】は、本発明による整流回路の第２の実施の形態を示す回路図である。
【図３】は、本発明による整流回路の第３の実施の形態を示す回路図である。
【図４】は、本発明による整流回路の第４の実施の形態を示す回路図である。
【図５】は、本発明による整流回路の第５の実施の形態を示す回路図である。
【図６】は、本発明による整流回路の第６の実施の形態を示す回路図である。
【図７】は、本発明による整流回路の第７の実施の形態を示す回路図である。
【図８】は、本発明による整流回路の第８の実施の形態を示す回路図である。
【図９】は、ＯＲダイオード回路の例を示す回路図である。
【符号の説明】
【００７２】
Ｑ１〜Ｑ４、Ｑｐ２、Ｑｐ３      半導体素子
ＯＰ                            演算増幅器
Ｒ１〜Ｒ９、Ｒ１２〜Ｒ１５、Ｒｐ１〜Ｒｐ３      抵抗素子
Ｄ１〜Ｄ６、Ｄｐ１〜Ｄｐ３      整流素子
Ｄｒ、Ｄｒｐ      定電流素子
Ｚｅ              定電圧素子
ＰＤ１〜ＰＤｎ    受光素子
ＬＥＤ            発光素子
Ｔ１〜Ｔ４、Ｔａ、Ｔｋ、Ｔｐａ、Ｔｐｋ、Ｔｖｃ、Ｔｖｃｃ    電源端子
Ｔｃ、Ｔｐｃ              制御端子
Ｌｉｎｅ１〜Ｌｉｎｅ４    電流路
ＤＣＶ、Ｖｃｃ            直流電源
Ｌｏ                      負荷    
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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