(57)【要約】  構成を簡略化することができるクロック発生回路およびオーディオシステムを提供することを目的とする。クロック発生回路３００は、３２．７６８ｋＨｚの共振周波数を有する水晶振動子１０を用いて基準周波数信号を生成する発振器１２と、発振器１２によって生成された基準周波数信号に同期するとともに基準周波数信号のＭ倍の周波数を有する信号を生成するＰＬＬ回路と、このＰＬＬ回路によって生成された信号を分周比Ｎ１で分周することにより３２ｋＨｚの周波数を有する第１のクロック信号ＣＬＫ１を生成する第１の分周器３０と、ＰＬＬ回路によって生成された信号を分周比Ｎ２で分周することにより３８ｋＨｚの周波数を有する第２のクロック信号ＣＬＫ２を生成する第２の分周器３２と、ＰＬＬ回路によって生成された信号を分周比Ｎ３で分周することにより４８ｋＨｚの周波数を有する第３のクロック信号ＣＬＫ３を生成する第３の分周器３４とを備えている。【特許請求の範囲】
【請求項１】
３２．７６８ｋＨｚの共振周波数を有する水晶振動子を用いて基準周波数信号を生成する発振器と、
前記発振器によって生成された基準周波数信号に同期するとともに前記基準周波数信号のＭ倍の周波数を有する信号を生成する位相同期ループ回路と、
前記位相同期ループ回路によって生成された信号を分周比Ｎ１で分周することにより３２ｋＨｚの整数倍の周波数を有する第１のクロック信号を生成する第１の分周器と、
前記位相同期ループ回路によって生成された信号を分周比Ｎ２で分周することにより３８ｋＨｚの整数倍の周波数を有する第２のクロック信号を生成する第２の分周器と、
前記位相同期ループ回路によって生成された信号を分周比Ｎ３で分周することにより４８ｋＨｚの整数倍の周波数を有する第３のクロック信号を生成する第３の分周器と、
を備えるクロック発生回路。
【請求項２】
請求項１において、
前記基準周波数信号は、３２．７６８ｋＨｚの（１／Ｎ４）倍の周波数を有しているときに、第１の分周器の分周比Ｎ１は、（３２．７６８×Ｍ）／（３２×Ｎ４）で決まる値、あるいはこの値をさらに２n （ｎは０以上の整数）で割った値に設定されるクロック発生回路。
【請求項３】
請求項１において、
前記基準周波数信号は、３２．７６８ｋＨｚの（１／Ｎ４）倍の周波数を有しているときに、第２の分周器の分周比Ｎ２は、（３２．７６８×Ｍ）／（３８×Ｎ４）で決まる値、あるいはこの値をさらに２n （ｎは０以上の整数）で割った値に設定されるクロック発生回路。
【請求項４】
請求項１において、
前記基準周波数信号は、３２．７６８ｋＨｚの（１／Ｎ４）倍の周波数を有しているときに、第３の分周器の分周比Ｎ３は、（３２．７６８×Ｍ）／（４８×Ｎ４）で決まる値、あるいはこの値をさらに２n （ｎは０以上の整数）で割った値に設定されるクロック発生回路。
【請求項５】
請求項１において、
前記Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｍは整数値であるクロック発生回路。
【請求項６】
請求項１に記載のクロック発生回路と、
前記クロック発生回路によって生成される前記第１および第３のクロック信号の少なくとも一方を用いてオーディオデータの再生動作を行うオーディオ処理部と、
前記オーディオ処理部によって再生されたオーディオデータが入力され、前記クロック発生回路によって生成される前記第２のクロック信号を用いて、入力されたオーディオデータに対するＦＭステレオ変調処理、ＦＭ変調処理を行った信号を送信するＦＭトランスミッタと、
を備えるオーディオシステム。
【請求項７】
請求項６において、
ＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて、前記クロック発生回路、前記オーディオ処理部、前記ＦＭトランスミッタに対応する構成が半導体基板上に形成されたオーディオシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の周波数のクロック信号を発生するクロック発生回路およびオーディオシステムに関する。
【背景技術】
【０００２】
最近では、デジタル処理によって実現される各種のオーディオ装置が実用化されているが、それぞれの規格毎に使用されるサンプリング周波数が決まっていることが多いため、オーディオ装置毎に異なる周波数のクロック信号が必要になる。また、これらのオーディオ装置から出力されるオーディオ信号を送信して外部のＦＭ受信機のスピーカから出力するために、トランスミッタ機能を有するオーディオ装置も実用化されている（例えば、特許文献１参照。）。
【特許文献１】特開２００２−２６０３２４号公報（第３−６頁、図１−６）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上述した特許文献１等に開示されたような各種のサンプリング周波数に対応するオーディオ信号をＦＭトランスミッタを用いて送信する場合に、複数のサンプリング周波数およびＦＭトランスミッタによる変調動作に必要な周波数のそれぞれに対応するクロック信号が必要になる。例えば、ＤＶＤやＭＰ３（MPEG Audio Layer-3）用に３２ｋＨｚおよび４８ｋＨｚのクロック信号が必要になり、ＦＭステレオ変調処理のサブキャリア用に３８ｋＨｚのクロック信号が必要になる。従来は、これら複数のクロック信号用に別々のクロック発生回路を備える必要があり、構成が複雑になるという問題があった。【０００４】
本発明は、このような点に鑑みて創作されたものであり、その目的は、構成を簡略化することができるクロック発生回路およびオーディオシステムを提供することにある。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明のクロック発生回路は、３２．７６８ｋＨｚの共振周波数を有する水晶振動子を用いて基準周波数信号を生成する発振器と、発振器によって生成された基準周波数信号に同期するとともに基準周波数信号のＭ倍の周波数を有する信号を生成する位相同期ループ回路と、位相同期ループ回路によって生成された信号を分周比Ｎ１で分周することにより３２ｋＨｚの整数倍の周波数を有する第１のクロック信号を生成する第１の分周器と、位相同期ループ回路によって生成された信号を分周比Ｎ２で分周することにより３８ｋＨｚの整数倍の周波数を有する第２のクロック信号を生成する第２の分周器と、位相同期ループ回路によって生成された信号を分周比Ｎ３で分周することにより４８ｋＨｚの整数倍の周波数を有する第３のクロック信号を生成する第３の分周器とを備えている。これにより、デジタルオーディオで汎用されるサンプリング周波数が３２ｋＨｚと４８ｋＨｚのオーディオデータを処理するために必要な２種類のクロック信号と、ステレオ変調処理に必要な３８ｋＨｚのクロック信号とを１つの位相同期ループ（ＰＬＬ）回路を用いた共通のクロック発生回路で生成することができ、構成の簡略化が可能となる。また、３２．７６８ｋＨｚの水晶振動子は時計の基準周波数発生用に用いられており、安価に出回っているものであるため、この水晶振動子を用いることによりコスト低減が可能になる。【０００６】
また、上述した基準周波数信号は、３２．７６８ｋＨｚの（１／Ｎ４）倍の周波数を有しているときに、第１の分周器の分周比Ｎ１は、（３２．７６８×Ｍ）／（３２×Ｎ４）で決まる値、あるいはこの値をさらに２のべき乗の数で割った値に設定されることが望ましい。具体的にこのような分周比の設定を行うことにより、３２ｋＨｚあるいはその２のべき乗倍の周波数を有するクロック信号を生成することが可能になる。【０００７】
また、上述した基準周波数信号は、３２．７６８ｋＨｚの（１／Ｎ４）倍の周波数を有しているときに、第２の分周器の分周比Ｎ２は、（３２．７６８×Ｍ）／（３８×Ｎ４）で決まる値、あるいはこの値をさらに２のべき乗の数で割った値に設定されることが望ましい。具体的にこのような分周比の設定を行うことにより、３８ｋＨｚあるいはその２のべき乗倍の周波数を有するクロック信号を生成することが可能になる。【０００８】
また、上述した基準周波数信号は、３２．７６８ｋＨｚの（１／Ｎ４）倍の周波数を有しているときに、第３の分周器の分周比Ｎ３は、（３２．７６８×Ｍ）／（４８×Ｎ４）で決まる値、あるいはこの値をさらに２のべき乗の数で割った値に設定されることが望ましい。具体的にこのような分周比の設定を行うことにより、４８ｋＨｚあるいはその２のべき乗倍の周波数を有するクロック信号を生成することが可能になる。【０００９】
また、上述したＮ１、Ｎ２、Ｎ３、Ｎ４、Ｍは整数値であることが望ましい。これにより、分周器の構成を簡略化することができる。【００１０】
また、本発明のオーディオシステムは、上述したクロック発生回路と、クロック発生回路によって生成される第１および第３のクロック信号の少なくとも一方を用いてオーディオデータの再生動作を行うオーディオ処理部と、オーディオ処理部によって再生されたオーディオデータが入力され、クロック発生回路によって生成される第２のクロック信号を用いて、入力されたオーディオデータに対するＦＭステレオ変調処理、ＦＭ変調処理を行った信号を送信するＦＭトランスミッタとを備えている。これにより、オーディオ処理部に入力する３２ｋＨｚと４８ｋＨｚの２種類のクロック信号とＦＭトランスミッタに入力する３８ｋＨｚのクロック信号とを共通のクロック発生回路で生成することができるため、オーディオシステム全体の装置構成を簡略化することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】一実施形態のオーディオシステムの構成を示す図である。
【図２】クロック発生回路の詳細構成を示す図である。
【符号の説明】
【００１２】
１０  水晶振動子
１２  発振器（ＯＳＣ）
１４、２６、３０、３２、３４  分周器
２０  位相比較器（ＰＤ）
２２  ローパスフィルタ（ＬＰＦ）
２４  電圧制御型発振器（ＶＣＯ）
１００  オーディオ処理部
２００  ＦＭトランスミッタ
２１０  ステレオ変調部
３００  クロック発生回路
【発明を実施するための最良の形態】
【００１３】
以下、本発明を適用した一実施形態のオーディオシステムについて、図面を参照しながら詳細に説明する。図１は、一実施形態のオーディオシステムの構成を示す図である。図１に示すように、本実施形態のオーディオシステムは、オーディオ処理部１００、ＦＭトランスミッタ２００、クロック発生回路３００を含んで構成されている。これらオーディオ処理部１００、ＦＭトランスミッタ２００、クロック発生回路３００のほとんどの構成が半導体基板上にＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて１チップ部品として形成されている（但し、これらのプロセスによって形成不可能な水晶振動子１０（後述する）や駆動機構等は除く）。これらのプロセスを用いることにより、半導体基板上に形成された１チップ部品およびオーディオシステム全体の小型化、低消費電力化を図ることができる。【００１４】
オーディオ処理部１００は、複数のサンプリング周波数のそれぞれに対応したデジタルオーディオの再生処理を行う。例えば、オーディオ処理部１００は、図示しないＤＶＤドライブから入力されるサンプリング周波数３２ｋＨｚのオーディオデータの再生動作と、ＭＰ３形式で記録されたサンプリング周波数３２ｋＨｚあるいは４８ｋＨｚのオーディオデータの再生動作を選択的に行う。これらの再生動作に必要な３２ｋＨｚおよび４８ｋＨｚのクロック信号はクロック発生回路３００から入力される。【００１５】
ＦＭトランスミッタ２００は、オーディオ処理部１００による再生動作によって生成されたオーディオデータに対してＦＭステレオ変調処理およびＦＭ変調処理を行い、ＦＭ変調された信号をアンテナ２２０から送信する。この信号は外部のＦＭ受信機によって受信され、オーディオ処理部１００から出力されたオーディオデータに対応するオーディオ音がこのＦＭ受信機のスピーカから出力される。ＦＭトランスミッタ２００は、ＦＭステレオ変調処理を行うステレオ変調部２１０を備えている。ステレオ変調部２１０では、オーディオ処理部１００から入力されるＬ／Ｒ用のオーディオデータを３８ｋＨｚのサブキャリアに同期したステレオ変調処理を行ってステレオ複合データ（コンポジットデータ）を生成しており、この処理に必要な３８ｋＨｚのクロック信号がクロック発生回路３００から入力される。【００１６】
クロック発生回路３００は、３２．７６８ｋＨｚの水晶振動子を用いて、３２ｋＨｚの周波数を有する第１のクロック信号ＣＬＫ１と、３８ｋＨｚの周波数を有する第２のクロック信号ＣＬＫ２と、４８ｋＨｚの周波数を有するクロック信号ＣＬＫ３とを発生する。【００１７】
図２は、クロック発生回路３００の詳細構成を示す図である。図２に示すように、クロック発生回路３００は、水晶振動子１０、発振器（ＯＳＣ）１２、分周器１４、２６、３０、３２、３４、位相比較器（ＰＤ）２０、ローパスフィルタ（ＬＰＦ）２２、電圧制御型発振器（ＶＣＯ）２４を備えている。【００１８】
水晶振動子１０は、３２．７６８ｋＨｚの共振周波数を有する。この水晶振動子１０は、時計用に広く出回っているものであり、安価に入手することができる。発振器１２は、水晶振動子１０を共振回路の一部に用いて３２．７６８ｋＨｚの発振動作を行って発振信号を出力する。この発振信号は分周比が４（＝Ｎ４）の分周器１４を通して４分周され、８．１９２ｋＨｚの基準周波数信号ｆｒとして位相比較器２０の一方の入力端に入力される。【００１９】
位相比較器２０は、この基準周波数信号ｆｒと他方の入力端に入力された分周器２６の出力信号の位相を比較し、位相差に応じた信号を出力する。ローパスフィルタ２２は、位相比較器２０の出力信号を平滑して電圧制御型発振器２４に印加する制御電圧を生成する。電圧制御型発振器２４は、ローパスフィルタ２２から印加される制御電圧に応じた周波数で発振動作を行う。この発振信号は分周比が７１２５（＝Ｍ）の分周器２６を通して７１２５分周され、この分周後の信号が位相比較器２０の他方の入力端に入力される。【００２０】
上述した位相比較器２０、ローパスフィルタ２２、電圧制御型発振器２４、分周器２６によって位相同期ループ（ＰＬＬ）回路が構成されており、８．１９２ｋＨｚの基準周波数信号に同期し、かつ、この基準周波数信号の７１２５倍の周波数（５８．３６８ＭＨｚ）を有する信号がこのＰＬＬ回路によって生成され、出力される。【００２１】
分周器３０は、分周比が１８２４（＝Ｎ１）に設定されており、ＰＬＬ回路の出力信号を１８２４分周したクロック信号ＣＬＫ１を生成して出力する。ＰＬＬ回路の出力信号の周波数は５８．３６８ＭＨｚであるため、これを１８２４分周することで３２ｋＨｚのクロック信号ＣＬＫ１が生成される。【００２２】
同様に、分周器３２は、分周比が１５３６（＝Ｎ２）に設定されており、ＰＬＬ回路の出力信号を１５３６分周したクロック信号ＣＬＫ２を生成して出力する。ＰＬＬ回路の出力信号の周波数は５８．３６８ＭＨｚであるため、これを１５３６分周することで３８ｋＨｚのクロック信号ＣＬＫ２が生成される。【００２３】
また、分周器３４は、分周比が１２１６（＝Ｎ３）に設定されており、ＰＬＬ回路の出力信号を１２１６分周したクロック信号ＣＬＫ３を生成して出力する。ＰＬＬ回路の出力信号の周波数は５８．３６８ＭＨｚであるため、これを１２１６分周することで４８ｋＨｚのクロック信号ＣＬＫ３が生成される。【００２４】
このように、本実施形態のクロック発生回路３００では、デジタルオーディオで汎用されるサンプリング周波数が３２ｋＨｚと４８ｋＨｚのオーディオデータを処理するために必要な２種類のクロック信号ＣＬＫ１、ＣＬＫ３と、ステレオ変調処理に必要な３８ｋＨｚのクロック信号ＣＬＫ２とを１つのＰＬＬ回路を用いて生成することができ、クロック発生回路３００およびこれを用いたオーディオシステムの構成の簡略化が可能となる。また、３２．７６８ｋＨｚの水晶振動子１０は時計の基準周波数発生用に用いられており、安価に出回っているものであるため、この水晶振動子１０を用いることによりコスト低減が可能になる。【００２５】
具体的には、分周器３０の分周比Ｎ１は、（３２．７６８×Ｍ）／（３２×Ｎ４）で決まる値に設定されている。上述した例ではＭ＝７１２５、Ｎ４＝４であってＮ１＝１８２４となっている。このような分周比Ｎ１を設定することにより、３２．７６８ｋＨｚの水晶振動子１０を用いて３２ｋＨｚのクロック信号ＣＬＫ１を生成することが可能になる。あるいは、この分周比Ｎ１は、（３２．７６８×Ｍ）／（３２×Ｎ４）で決まる値をさらに２のべき乗の数（２，４，８，…，２n （＝２n （ｎは０以上の整数）））で割った値でもよい。この場合には、３２ｋＨｚに２のべき乗の数を掛けた周波数のクロック信号ＣＬＫ１’が生成されるが、このクロック信号ＣＬＫ１’を分周することで容易に３２ｋＨｚのクロック信号ＣＬＫ１を生成することができる。また、分周比Ｎ１を（３２．７６８×Ｍ）／（３２×Ｎ４）で決まる値を４で割った値に設定することにより、ＭＰ３等で用いられる１２８ｋＨｚのサンプリング周波数に一致するクロック信号を直接生成することも可能になる。【００２６】
同様に、分周器３２の分周比Ｎ２は、（３２．７６８×Ｍ）／（３８×Ｎ４）で決まる値に設定されている。上述した例ではＭ＝７１２５、Ｎ４＝４であってＮ２＝１５３６となっている。このような分周比Ｎ２を設定することにより、３２．７６８ｋＨｚの水晶振動子１０を用いて３８ｋＨｚのクロック信号ＣＬＫ２を生成することが可能になる。あるいは、この分周比Ｎ２は、（３２．７６８×Ｍ）／（３８×Ｎ４）で決まる値をさらに２のべき乗の数（２，４，８，…，２n ）で割った値でもよい。この場合には、３８ｋＨｚに２のべき乗の数を掛けた周波数のクロック信号ＣＬＫ２’が生成されるが、このクロック信号ＣＬＫ２’を分周することで容易に３８ｋＨｚのクロック信号ＣＬＫ２を生成することができる。【００２７】
また、分周器３４の分周比Ｎ３は、（３２．７６８×Ｍ）／（４８×Ｎ４）で決まる値に設定されている。上述した例ではＭ＝７１２５、Ｎ４＝４であってＮ３＝１２１６となっている。このような分周比Ｎ３を設定することにより、３２．７６８ｋＨｚの水晶振動子１０を用いて４８ｋＨｚのクロック信号ＣＬＫ３を生成することが可能になる。あるいは、この分周比Ｎ３は、（３２．７６８×Ｍ）／（４８×Ｎ４）で決まる値をさらに２のべき乗の数（２，４，８，…，２n ）で割った値でもよい。この場合には、４８ｋＨｚに２のべき乗の数を掛けた周波数のクロック信号ＣＬＫ３’が生成されるが、このクロック信号ＣＬＫ３’を分周することで容易に４８ｋＨｚのクロック信号ＣＬＫ３を生成することができる。また、分周比Ｎ３を（３２．７６８×Ｍ）／（４８×Ｎ４）で決まる値を２で割った値に設定することにより、ＭＰ３等で用いられる９６ｋＨｚのサンプリング周波数に一致するクロック信号を直接生成することも可能になる。【００２８】
また、上述した分周器１４の分周比Ｎ４、分周器２６の分周比Ｍ、分周器３０の分周比Ｎ１、分周器３２の分周比Ｎ２、分周器３４の分周比Ｎ３のそれぞれを整数値とすることにより、各分周器の構成を簡略化して、クロック発生回路３００およびこれを用いたオーディオシステムの構成のさらなる簡略化が可能となる。【００２９】
なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。上述した実施形態では、発振器１２の発振信号を分周器１４を介して位相比較器２０に入力したが、この分周器１４を省略して発振器１２の発振信号を基準周波数信号として位相比較器２０に直接入力してもよい。
【産業上の利用可能性】
【００３０】
本発明によれば、デジタルオーディオで汎用されるサンプリング周波数が３２ｋＨｚと４８ｋＨｚのオーディオデータを処理するために必要な２種類のクロック信号と、ステレオ変調処理に必要な３８ｋＨｚのクロック信号とを１つの位相同期ループ（ＰＬＬ）回路を用いた共通のクロック発生回路で生成することができ、構成の簡略化が可能となる。また、３２．７６８ｋＨｚの水晶振動子は時計の基準周波数発生用に用いられており、安価に出回っているものであるため、この水晶振動子を用いることによりコスト低減が可能になる。
【図１】
2006114941.tif 000002
【図２】
2006114941.tif 000003
【国際調査報告】
2006114941.tif 000004
2006114941.tif 000005