(57)【要約】  ＲＦＩＤタグ装置における書き換えデータの信頼性の向上を図る。  外部から非接触状態で上記半導体メモリに対するアクセスが可能とされるＲＦＩＤタグ装置において、レギュレータ回路の出力電圧を検出するための電圧検出回路と、上記電圧検出回路の検出結果に基づいて電圧降下信号を形成する電圧降下信号形成回路と、上記電圧降下信号に基づいて半導体メモリの書き換えが正常に行われたか否かを判定するための書き換え判定回路とを設ける。書き換え判定回路は、上記電圧降下信号に基づいて上記半導体メモリの書き換えが正常に行われたか否かを判定する。上記半導体メモリの書き換えが正常に行われない場合にデータエラーとすることにより、ＲＦＩＤタグ装置における書き換えデータの信頼性の向上を達成する。【特許請求の範囲】
【請求項１】
電波を受けることで得られた高周波電力を整流するための整流回路と、
上記整流回路の出力電圧に基づいて安定化電圧を形成可能なレギュレータ回路と、
上記レギュレータ回路によって形成された安定化電圧が供給されることで動作する半導体メモリと、を含み、外部から非接触状態で上記半導体メモリに対するアクセスが可能とされるＲＦＩＤタグ装置であって、
上記レギュレータ回路の出力電圧を検出するための電圧検出回路と、
上記電圧検出回路の検出結果に基づいて、上記レギュレータ回路の出力電圧の降下を示すための電圧降下信号を形成可能な電圧降下信号形成回路と、
上記電圧降下信号に基づいて上記半導体メモリの書き換えが正常に行われたか否かを判定するための書き換え判定回路と、を含むＲＦＩＤタグ装置。
【請求項２】
上記レギュレータ回路は、上記安定化電圧を出力するためのトランジスタを含んで成り、
上記電圧検出回路は、上記トランジスタの出力電圧を分圧可能に互いに直列接続された複数の抵抗を含んで成る請求項１記載のＲＦＩＤタグ装置。
【請求項３】
上記レギュレータ回路の出力電圧が十分な電圧レベルに達したことを検出して内部回路のリセット解除を可能とするパワーオンリセット回路を含む請求項３記載のＲＦＩＤタグ装置。
【請求項４】
上記パワーオンリセット回路は、上記電圧検出回路の出力電圧を第１判定レベルと比較するための第１コンパレータと、
ヒステリシス特性を有し、上記コンパレータの出力信号を論理反転するためのヒステリシスインバータと、
上記高周波電力の瞬停に起因する誤動作を排除するためのフィルタと、
上記フィルタの出力電圧を、上記第１判定レベルよりも低いレベルとされる第２判定レベルと比較するための第２コンパレータと、
上記第２コンパレータの出力信号に基づいてリセット信号を形成するためのラッチ回路と、を含んで成る請求項３記載のＲＦＩＤタグ装置。
【請求項５】
上記電圧降下信号形成回路は、上記ヒステリシスインバータの出力信号に基づいて上記電圧降下信号を得ることにより、上記パワーオンリセット回路との間で、上記第１コンパレータと、上記ヒステリシスインバータとが共有されて成る請求項４記載のＲＦＩＤタグ装置。
【請求項６】
上記書き換え判定回路は、上記半導体メモリの書き換えに使用される高電圧の生成を指示する高電圧生成信号と、上記電圧降下信号とに基づいて降下検知信号を生成する降下検知信号生成回路と、
上記降下検知信号生成回路によって生成された降下検知信号を書き換え制御用クロック信号に同期してラッチする第１ラッチ回路と、
上記第１ラッチ回路の出力信号を遅延するための遅延回路と、
上記半導体メモリの書き換え終了を示す書き換え終了信号に同期して上記遅延回路の出力信号をラッチすることによって書き換え判定信号を得る第２ラッチ回路と、を含んで成る請求項５記載のＲＦＩＤタグ装置。
【請求項７】
上記書き換え判定回路は、上記半導体メモリの書き換えに使用される高電圧の生成を指示する高電圧生成信号と、上記電圧降下信号とに基づいて降下検知信号を生成する降下検知信号生成回路と、
上記降下検知信号生成回路によって生成された降下検知信号を書き換え制御用クロック信号に同期してラッチする第１ラッチ回路と、
上記第１ラッチ回路の出力信号に基づいて上記半導体メモリの書き換え中断を指示するための信号を形成する書き換え中断信号生成回路と、
上記半導体メモリの書き換え中断に呼応して書き換え判定信号を得る第２ラッチ回路と、を含んで成る請求項５記載のＲＦＩＤタグ装置。
【請求項８】
上記第２ラッチ回路は、上記半導体メモリの書き換えが正常に行われなかった場合の判定結果として、論理値“０”を出力するように設定された請求項６又は７記載のＲＦＩＤタグ装置。
【請求項９】
上記半導体メモリをＥＥＰＲＯＭとした請求項８記載のＲＦＩＤタグ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ装置に関し、さらにはそれにおける書き換えデータの信頼性を向上させるための技術に関する。
【背景技術】
【０００２】
ＲＦＩＤタグ装置は、リーダライタ装置との接点がないために接触不良がなく、また、リーダライタ装置から数ｃｍ乃至数十ｃｍ離れた位置でもデータの交信が可能であり、汚れや静電気等に強いという長所があり、次世代のバーコードとして注目されている（例えば特許文献１参照）。ＲＦＩＤタグ装置は、ＩＣチップとそれに接続されたアンテナから構成され、管理対象物に取付けられる。管理対象物に付けられたＲＦＩＤタグ装置の情報読み出しや、情報書き込みはリーダライタ装置によって行われる。リーダライタ装置は、ＲＦＩＤタグ装置が取付けられた物体の大きさなどに対応するものが用いられる（例えば特許文献２参照）。【０００３】
ＲＦＩＤタグ装置内にＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）を設け、当該ＥＥＰＲＯＭ内の情報をリーダライタ装置で読み取るようにした技術が知られている（例えば特許文献３参照）。【０００４】
【特許文献１】特開２００４−１８１８６１号公報（図４）
【特許文献２】特開２００５−５０１７１号公報（図１）
【特許文献３】特開２００１−１８７６１１号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＥＥＰＲＯＭの書き換えデータの信頼性を確保する従来の技術としてベリファイ動作がある。これはフラッシュメモリ製品で一般に行われているもので、消去や書き込み動作のシーケンス中に通常の読み出しよりも厳しい条件での読み出し（ベリファイ）を行い、それにパスするまで消去パルスや書き込みパルスを印加して、メモリのしきい値を管理するものである。しかしながら、ＲＦＩＤタグ装置は、リーダライタ装置からの電波を受けることによる起電力で動作するパッシブ型とされるため、上記方法ではベリファイ条件である電圧レベルを生成する電源が別に必要となり、消費電力の増加を抑えることが困難になる。【０００６】
また、ＥＥＰＲＯＭを含む製品では、フラッシュメモリほどメモリのしきい値を管理する必要がないため、書き換え動作のシーケンス中にベリファイ動作は行わず、消去パルスや書き込みパルスのパルス幅をフラッシュメモリに比べて十分に大きくしてメモリのしきい値の振幅を確保することで書き換えデータの信頼性を確保することが一般的である。通常のＥＥＰＲＯＭを含む製品では製品スペックにて電源電圧を規定しているため、ベリファイなしでも書き換えデータの信頼性は十分に確保されているが、書き換え動作可能な電圧が供給されない場合には、書き換えデータの信頼性を保証できない。【０００７】
ＲＦＩＤタグ装置においては、不揮発性メモリを搭載しているにもかかわらず、電源電圧に関するスペックがない。ＲＦＩＤタグ装置の通信距離と内部電力の関係、ＲＦＩＤタグ装置の製品動作上では、書き換え直後にデータが変化しているような電源電圧が十分に小さい場合に発生する書き込み不良はエラーとして処理される。しかしながら、書き換え直後はデータの変化がないものの、時間経過によりデータが変化するようなマージナルな書き込み不良は、エラーとして検出できない。このことから、ＥＥＰＲＯＭを含む製品において電源電圧が十分でない場合には、消費電力の増加を抑えて書き換えデータの信頼性を確保するのが困難とされるのが、本願発明者によって見いだされた。【０００８】
本発明の目的は、ＲＦＩＤタグ装置における書き換えデータの信頼性の向上を図ることにある。【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。【００１１】
〔１〕電波を受けることで得られた高周波電力を整流するための整流回路と、上記整流回路の出力電圧に基づいて安定化電圧を形成可能なレギュレータ回路と、上記レギュレータ回路によって形成された安定化電圧が供給されることで動作する半導体メモリとを含み、外部から非接触状態で上記半導体メモリに対するアクセスが可能とされるＲＦＩＤタグ装置において、上記レギュレータ回路の出力電圧を検出するための電圧検出回路と、上記電圧検出回路の検出結果に基づいて電圧降下信号を形成する電圧降下信号形成回路と、上記電圧降下信号に基づいて上記半導体メモリの書き換えが正常に行われたか否かを判定するための書き換え判定回路と、を設ける。【００１２】
上記の手段によれば、書き換え判定回路は、上記電圧降下信号に基づいて上記半導体メモリの書き換えが正常に行われたか否かを判定する。これにより、例えば書き換え時の電力が不足しており、データの書き換えは可能とされるものの、読み出しレベルに対するマージンが小さい場合などは、書き換え判定回路において、上記半導体メモリの書き換えが正常に行われないと判定される。このことが、ＲＦＩＤタグ装置における書き換えデータの信頼性の向上を達成する。【００１３】
〔２〕このとき、上記レギュレータ回路は、上記安定化電圧を出力するためのトランジスタを含んで構成し、上記電圧検出回路は、上記トランジスタの出力電圧を分圧可能に互いに直列接続された複数の抵抗を含んで構成することができる。【００１４】
〔３〕上記レギュレータ回路の出力電圧が十分な電圧レベルに達したことを検出して内部回路のリセット解除を可能とするパワーオンリセット回路を設けることができる。【００１５】
〔４〕上記パワーオンリセット回路は、上記電圧検出回路の出力電圧を第１判定レベルと比較するための第１コンパレータと、ヒステリシス特性を有し、上記コンパレータの出力信号を論理反転するためのヒステリシスインバータと、上記高周波電力の瞬停に起因する誤動作を排除するためのフィルタと、上記フィルタの出力電圧を、上記第１判定レベルよりも低いレベルとされる第２判定レベルと比較するための第２コンパレータと、上記第２コンパレータの出力信号に基づいてリセット信号を形成するためのラッチ回路と、を含んで構成することができる。【００１６】
〔５〕回路を構成するデバイスの数を低減するには、上記電圧降下信号形成回路と、上記パワーオンリセット回路との間で、上記第１コンパレータと、上記ヒステリシスインバータとを共有すると良い。【００１７】
〔６〕上記書き換え判定回路は、上記半導体メモリの書き換えに使用される高電圧の生成を指示する高電圧生成信号と、上記電圧降下信号とに基づいて降下検知信号を生成する降下検知信号生成回路と、上記降下検知信号生成回路によって生成された降下検知信号を書き換え制御用クロック信号に同期してラッチする第１ラッチ回路と、上記第１ラッチ回路の出力信号を遅延するための遅延回路と、上記半導体メモリの書き換え終了を示す書き換え終了信号に同期して上記遅延回路の出力信号をラッチすることによって書き換え判定信号を得る第２ラッチ回路とを含んで構成することができる。【００１８】
〔７〕電源電圧降下を生じた場合のエラー処理に要する時間短縮を図るには、上記書き換え判定回路は、上記半導体メモリの書き換えに使用される高電圧の生成を指示する高電圧生成信号と、上記電圧降下信号とに基づいて降下検知信号を生成する降下検知信号生成回路と、上記降下検知信号生成回路によって生成された降下検知信号を書き換え制御用クロック信号に同期してラッチする第１ラッチ回路と、上記第１ラッチ回路の出力信号に基づいて上記半導体メモリの書き換え中断を指示するための信号を形成する書き換え中断信号生成回路と、上記半導体メモリの書き換え中断に呼応して書き換え判定信号を得る第２ラッチ回路とを含んで構成すると良い。【００１９】
〔８〕動作終了時に電源電圧が論理値“０”のレベルまで低下されたときのことを考慮すると、上記第２ラッチ回路は、上記半導体メモリの書き換えが正常に行われなかった場合の判定結果として、論理値“０”を出力するように設定するのが良い。【００２０】
〔９〕上記半導体メモリとしてＥＥＰＲＯＭを適用することができる。
【発明の効果】
【００２１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。【００２２】
すなわち、ＲＦＩＤタグ装置における書き換えデータの信頼性の向上を図ることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明にかかるＲＦＩＤタグ装置を含む管理システムの全体的な構成例ブロック図である。
【図２】リーダライタ装置のアンテナとＲＦＩＤタグ装置のアンテナとの距離と、ＲＦＩＤタグ装置の内部起電力との関係を示す特性図である。
【図３】ＲＦＩＤタグ装置におけるＥＥＰＲＯＭの書き換え時の電力と、メモリセルのしきい値との関係を示す特性図である。
【図４】図１に示されるＲＦＩＤタグ装置に含まれる電圧レギュレータの構成例回路図である。
【図５】図４に示される回路における主要部の動作タイミング図である。
【図６】図１に示されるＥＥＰＲＯＭの構成例ブロック図である。
【図７】図６における主要部の構成例ブロック図である。
【図８】図６及び図７における主要部の構成例回路図である。
【図９】図８に示される回路における主要部の動作タイミング図である。
【図１０】図８に示される回路における主要部の動作タイミング図である。
【図１１】図８に示される回路における主要部の動作タイミング図である。
【図１２】図６における主要部の別の構成例ブロック図である。
【図１３】図１２における主要部の構成例回路図である。
【図１４】図１３に示される回路における主要部の動作タイミング図である。
【図１５】図１３に示される回路における主要部の動作タイミング図である。
【図１６】図１３に示される回路における主要部の動作タイミング図である。
【図１７】図１３に示される回路における主要部の動作タイミング図である。
【図１８】図１３に示される回路における主要部の動作タイミング図である。
【符号の説明】
【００２４】
１０  リーダライタ装置
１１  アンテナ
１２  アンテナ
１３  ＲＦＩＤタグ装置
１４  電力部
１５  信号部
１００  ロードスイッチ
２００  整流回路
３００  バイアス回路
４００  電圧レギュレータ
５００  復調回路
６００  制御回路
７００  ＥＥＰＲＯＭ
７１０  ＥＥＰＲＯＭ制御回路
７１１  入出力回路
７１２  コマンドデコーダ
７１３  アドレスレジスタ
７１４  書き換えコントローラ
７１５  書き換え判定回路
７２０  ＥＥＰＲＯＭコア
７２１  高電圧生成回路
７２２  ロウデコーダ
７２３  ワードドライバ
７２４  メモリマット
７２５  センスアンプ及びラッチ回路
７２６  カラムアドレスデコーダ
【発明を実施するための最良の形態】
【００２５】
図１には、本発明にかかるＲＦＩＤタグ装置を含む管理システムの構成例が示される。この管理システムは、ＲＦＩＤタグ装置１３とリーダライタ装置（ＲＷＳＹＳ）１０とを含む。ＲＦＩＤタグ装置１３は、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成された半導体チップと、それに結合されたアンテナ１２とを含む。特に制限されないが、ＲＦＩＤタグ装置１３は、搬送ラインにより搬送されるような管理対象物に取り付けられ、アンテナ１１を有するリーダライタ装置１０との間で、上記管理対象物の管理のためのデータ通信が可能とされる。【００２６】
上記ＲＦＩＤタグ装置１３は、上記リーダライタ装置１０より与えられる２．４５ＧＨｚ帯の電波を直流電圧に変換する電力部１４と、送受信される信号を扱う信号部１５とを含む。【００２７】
電力部１４は、電波出力のためのロードスイッチ（ＳＷ）１００、アンテナ１２によって受けられた２．４５ＧＨｚ帯の電波による高周波電力を整流するための整流回路（ＲＥＣ）２００と、各部に供給されるバイアス電圧を形成するためのバイアス回路（ＢＩＡＳ）３００と、各部に供給される電源電圧を形成するための電圧レギュレータ（ＶＲＥＧ）４００とを含む。【００２８】
信号部１５は、リーダライタ装置１０によって変調された電波を復調する復調回路（ＤＥＴ）５００と、各部の動作を制御する制御回路（ＣＮＴ）６００と、各種データの記憶を可能とする不揮発性メモリであるＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）７００とを含む。ここで、上記ＥＥＰＲＯＭ７００が本発明における半導体メモリの一例とされる。上記復調回路５００は、整流回路２００で整流された電圧の変動を検出することによって、リーダライタ装置１０より送られた信号を復調する。制御回路６００は、復調回路５００によって復調された信号の中のコマンドを解析し、それに従ってＥＥＰＲＯＭ７００の読み出しや書き込み、リーダライタ装置１０への信号送出等を制御する。リーダライタ装置１０への信号伝送は、ロードスイッチ１００をオンオフすることにより行われる。ロードスイッチ１００がオンすると、アンテナ端子間がショートされ、ＲＦＩＤタグ装置１３のアンテナ１２からリーダライタ装置１０のアンテナ１１への反射波が変化する。リーダライタ装置１０はこの反射波の変化を検出して、ＲＦＩＤタグ装置１３からの信号を読み取る。ロードスイッチ１００がオンの間は、電力部１４での電力生成はできないが、この間は、電圧レギュレータ４００内のコンデンサに蓄えられている電力で信号部１５が動作される。リーダライタ装置１０からＲＦＩＤタグ装置１３への信号はマンチェスタ符号化された信号で２．４５ＧＨｚの電波をオンオフ変調して伝送する。転送レートは符号化前で４０ｋｂｐｓである。ＲＦＩＤタグ装置１３からリーダライタ装置１０へ伝達される信号は、符号化された信号で、ロードスイッチ１００をオンオフして伝送される。このときリーダライタ装置１０は２．４５ＧＨｚの連続波の電波を送り続けてＲＦＩＤタグ装置１３に電力を供給し、同時にロードスイッチ１００による変調信号を受信する。【００２９】
図４には、上記電圧レギュレータ４００の構成例が示される。【００３０】
図４に示されるように電圧レギュレータ４００は、上記整流回路２００の出力電圧ＲＦＶＤＤや、上記バイアス回路３００の出力電圧ＶＢＩＡＳＢ１，ＶＢＩＡＳＢ２に基づいて、安定化された出力電圧（「安定化電圧」という）ＶＲＥＧを形成するためのレギュレータ回路４００Ａと、上記整流回路２００を介して電力供給が開始されてから回路動作に十分な電圧レベルに達したことを検出してリセット解除するためのパワーオンリセット回路４００Ｂとを含む。上記パワーオンリセット回路４００Ｂは、上記整流回路２００の出力電圧ＲＦＶＤＤと、低電位側電源電圧ＶＳＳとが供給されることによって動作される。【００３１】
上記レギュレータ回路４００Ａは、キャパシタＣ１、差動増幅器４０２、ｐチャネル型ＭＯＳトランジスタ４０３、及び抵抗Ｒ１，Ｒ２，Ｒ３を含む。キャパシタＣ１は、バイアス出力電圧ＶＢＩＡＳＢ２に含まれるノイズ成分を低減するために、バイアス回路３００の出力ラインと低電位側電源電圧ＶＳＳラインとに結合される。上記バイアス出力電圧ＶＢＩＡＳＢ２は上記差動増幅器４０２の反転入力端子（−）に供給される。差動増幅器４０２の出力電圧は後段のｐチャネル型ＭＯＳトランジスタ４０３のゲート電極に供給される。ｐチャネル型ＭＯＳトランジスタ４０３のソース電極には整流回路２００の出力電圧ＲＦＶＤＤが供給される。また、ｐチャネル型ＭＯＳトランジスタ４０３のドレイン電極と、低電位側電源電圧ＶＳＳラインとの間には、出力電圧ＶＲＥＧを分圧するための抵抗Ｒ１，Ｒ２，Ｒ３の直列接続回路が設けられる。抵抗Ｒ２，Ｒ３の直列接続ノードの電位が上記差動増幅回路４０２の正転入力端子（＋）にフィードバックされることで、ｐチャネル型ＭＯＳトランジスタ４０２のドレイン電極からの出力電圧ＶＲＥＧのフィードバック制御が行われ、それによって出力電圧ＶＲＥＧが安定化される。尚、上記差動増幅回路４０２の動作のため、上記整流回路２００の出力電圧ＲＦＶＤＤ、低電位側電源電圧ＶＳＳ、及び上記バイアス回路３００からのバイアス電圧ＶＢＩＡＳＢ１が上記差動増幅回路４０２へ供給される。【００３２】
上記パワーオンリセット回路４００Ｂは次のように構成される。【００３３】
コンパレータ４０６が設けられ、このコンパレータ４０６は、上記レギュレータ回路４００Ａの出力電圧をモニタするために、上記バイアス回路３００の出力電圧ＶＢＩＡＳＢ２を基準判定レベルとして、この基準判定レベルと上記レギュレータ回路４００Ａにおける抵抗Ｒ１，Ｒ２の直列接続ノードの電圧ＶＳＬとの比較を行う。電圧ＶＳＬは、電圧ＶＲＥＧの分圧出力であり、そのような意味で、抵抗Ｒ１，Ｒ２，Ｒ３は本発明における電圧検出回路の一例とされる。【００３４】
コンパレータ４０６の後段には、ヒステリシス特性を有するヒステリシスインバータ４０７が配置され、このヒステリシスインバータ４０７によって、上記コンパレータ４０６の出力信号の論理が反転される。このようにヒステリシス特性を有するヒステリシスインバータ４０７が配置されているため、コンパレータ４０６の出力にノイズが含まれる場合でも、そのノイズによってインバータ４０８の入力論理が不所望に変動されることは無い。【００３５】
ヒステリシスインバータ４０７の後段には、インバータ４０８、バッファ４０９が配置され、上記ヒステリシスインバータ４０７の出力信号が上記インバータ４０８を介して上記バッファ４０９に伝達されるようになっている。上記バッファ４０９の出力端子には、キャパシタＣ２が設けられ、上記バッファ４０９の出力によって上記キャパシタＣ２が充電されるようになっている。上記バッファ４０９と上記キャパシタＣ２とによって瞬停対策用フィルタが形成され、上記ヒステリシスインバータ４０７の出力信号の論理が瞬間的に変化された場合でも、上記キャパシタＣ２の充電電圧によって後段回路における論理が維持されるようになっている。上記キャパシタＣ２の端子電圧は、後段の低電力化用コンパレータ４１０の反転入力端子（−）に伝達される。低電力化用コンパレータ４１０の正転入力端子（＋）には、上記バイアス回路３００からのバイアス電圧ＶＢＩＡＳＢが伝達される。低電力化のため、バイアス電圧ＶＢＩＡＳＢは、バイアス電圧ＶＢＩＡＳＡよりも電圧レベルが低く設定されている。これにより低電力化用コンパレータ４１０では、上記キャパシタＣ２の端子電圧と上記バイアス回路３００からのバイアス電圧ＶＢＩＡＳＢとの比較が行われ、その比較結果が後段のインバータ４１１を介してＤ型ラッチ回路４１２に伝達される。上記Ｄ型ラッチ回路４１２は、データ入力端子Ｄ、クロック入力端子ＣＫ、リセット入力端子ＲＰ、正転出力端子ＱＰ、反転出力端子ＱＮを有し、上記データ端子Ｄには上記整流回路２００の出力電圧ＲＦＶＤＤが供給され、上記クロック入力端子ＣＫには上記低電力化用コンパレータ４１０の出力信号が上記インバータ４１１を介して伝達され、上記リセット入力端子ＲＰには、インバータ４１６、２入力ナンドゲート４１７、インバータ４１８，４１９の組み合わせによって形成されるリセット回路から出力されたリセットパルスＦＦ＿ＰＮが伝達され、上記正転出力端子ＱＰからの出力信号が、後段のＤ型ラッチ回路４１４に伝達される。上記Ｄ型ラッチ回路４１４は、データ入力端子Ｄ、クロック入力端子ＣＫ、リセット入力端子ＲＰ、正転出力端子ＱＰ、反転出力端子ＱＮを有し、上記データ端子Ｄには上記Ｄ型ラッチ回路４１２の正転出力端子ＱＰからの出力信号が伝達され、上記クロック入力端子ＣＫには上記復調回路５００の出力信号ＤＡＴＡＯＵＴが上記インバータ４１３を介して伝達され、上記リセット入力端子ＲＰには、上記リセットパルスＦＦ＿ＰＮが伝達され、上記正転出力端子ＱＰからの出力信号が、後段のインバータ４１５で論理反転されることによりパワーオンリセット信号ＲＥＳＥＴとして、上記ＥＥＰＲＯＭ７００に伝達される。【００３６】
また、上記パワーオンリセット回路４００Ｂにおける上記インバータ４０８の出力信号は、電圧降下信号ＷＲＥＳとして、上記ＥＥＰＲＯＭ制御回路７１０に伝達される。電圧降下信号ＷＲＥＳをインバータ４０８の出力側から得るようにしているため、コンパレータ４０６、ヒステリシスインバータ４０７、インバータ４０８は、電圧検出回路（Ｒ１，Ｒ２，Ｒ３）の検出結果に基づいて電圧降下信号ＷＲＥＳを形成するための回路としても機能する。換言すれば、コンパレータ４０６、ヒステリシスインバータ４０７、インバータ４０８は、パワーオンリセット回路４００Ｂと電圧降下信号形成回路とで共有される。それにより、デバイス数の低減を図ることができる。【００３７】
ここで、リーダライタ装置１０のアンテナ１１と、ＲＦＩＤタグ装置１３のアンテナ１２との距離ＤＩＳとＲＦＩＤタグ装置１３の内部起電力ＳＵＰとは、図２に示されるように、反比例の関係にある。つまり、２１，２２，２３で示されるように、リーダライタ装置１０のアンテナ１１と、ＲＦＩＤタグ装置１３のアンテナ１２との距離ＤＩＳが長くなるほど、ＲＦＩＤタグ装置１３の内部起電力ＳＵＰは低下される。また、図３には、ＲＦＩＤタグ装置１３におけるＥＥＰＲＯＭ７００の書き換え時電力と、メモリセルのしきい値Ｖｔｈとの関係が示される。横軸をメモリセルのゲート電圧、縦軸をメモリセルの電流Ｉｄｓとする。特性曲線３１の状態は、書き換え時の電力が十分であり、しきい値Ｖｔｈの変動が大きく、メモリセルデータの信頼性も十分に高い。特性曲線３２の状態は、書き換え時の電力が不足しており、データの書き換えは可能とされるものの、読み出しレベルに対するマージンが小さく、データの信頼性は低い。特性曲線３３の状態では書き換え時の電力が完全に不足しており、データの書き換えは不可能とされる。ＲＦＩＤタグ装置には、書き換え後に読み出しを行い、データ書き換えが正常に実行されたことを確認するためにベリファイと称されるシーケンスが設定される。そのため、書き換え時の電力が完全に不足している状態（特性曲線３３参照）にあるものは書き換え直後のベリファイにおいて書き換えエラーとして検出することができるが、データの信頼性に欠けている状態（特性曲線３２参照）にあるものは、上記ベルファイにおいて書き換えエラーとして検出することができない。そこで本例では、以下に詳述するように、ＥＥＰＲＯＭ７００などの内部回路に供給される電源電圧の変化に基づいてＥＥＰＲＯＭ７００の書き換えが正常に行われたか否かを判定することにより、データの信頼性の向上を図っている。【００３８】
図５には、図４における主要部の動作タイミングが示される。【００３９】
ＲＦＩＤタグ装置１３は、リーダライタ装置１０からの電波を受けることによって動作される。整流回路２００の出力電圧ＲＦＶＤＤが徐々に上昇され、各部に動作用の電源電圧が供給されることにより、ＲＦＩＤタグ装置１３の動作が開始される（Ｔ１）。パワーオンリセット回路４００Ｂによりパワーオンリセット信号ＲＥＳＥＴが生成され、このパワーオンリセット信号ＲＥＳＥＴの立ち下がりによりリセット解除される（Ｔ２）。このリセット解除により、復調回路５００からのデータＤＡＴＡＯＵＴの出力が開始される。また、コンパレータ４０６において、レギュレータ回路４００Ａの出力電圧ＶＳＬと判定レベル５０との比較が行われる。ここで、判定レベル５０は、バイアス回路３００の出力電圧ＶＢＩＡＳＢ２とされる。この比較において、出力電圧ＶＳＬが判定レベル５０以上であれば、電圧降下信号ＷＲＥＳは、論理値“０”の状態が維持される。例えば、時刻Ｔ１において、整流回路２００の出力電圧ＲＦＶＤＤが瞬間的に低下されるが、出力電圧ＶＳＬが判定レベル５０を越えているため、電圧降下信号ＷＲＥＳは、論理値“０”の状態とされる。【００４０】
しかし、時刻Ｔ４では、整流回路２００の出力電圧ＲＦＶＤＤが大幅に低下された場合には、レギュレータ回路４００Ａの出力電圧ＶＲＥＧが低下されてしまうため、回路の正常動作が期待できなくなる。そこで、整流回路２００の出力電圧ＲＦＶＤＤが大幅に低下され、出力電圧ＶＳＬが判定レベル５０よりも低くなった場合には、電圧降下信号ＷＲＥＳは、論理値“１”の状態とされることにより、電圧異常が検出される。例えば時刻Ｔ４がデータ書き込み中であった場合には、正常な書き込みを行うことはできないため、書き換え後のエラー判定においては、上記電圧降下信号ＷＲＥＳが論理値“１”によりエラーと判定され、それに基づいてエラー処理が行われる。エラー処理には、エラーにかかるデータの再書き換えを含めることができる。【００４１】
時刻Ｔ５では、整流回路２００の出力電圧ＲＦＶＤＤが大幅に低下され、内部回路への電源供給ができなくなっている。かかる場合、各部の信号は全てローレベル（論理値“０”）とされる。【００４２】
図６には、上記ＥＥＰＲＯＭ７００の構成例が示される。【００４３】
上記ＥＥＰＲＯＭ７００は、ＥＥＰＲＯＭ制御回路７１０とＥＥＰＲＯＭコア７２０から構成され、ＥＥＰＲＯＭコア７２０は、次のように構成される。【００４４】
メモリマット（Ｍ−ＭＡＴ）７２４が設けられ、このメモリマット７２４は、複数のメモリセルアレイを含んで成る。上記メモリセルアレイは、それぞれ複数のＥＥＰＲＯＭメモリセルがアレイ状に配列されて成る。上記ＥＥＰＲＯＭメモリセルはワード線とデータ線とに結合される。ロウデコーダ（Ｘ−Ｄｅｃ）７２２が設けられ、このロウデコーダ７２２は、アドレスレジスタ７１３を介して取り込まれたロウアドレスをデコードする。ワードドライバ（Ｗｏｒｄ−Ｄｒｉｖ）７２３は、上記ロウデコーダ７２２の出力信号に基づいてワード線を選択レベルに駆動する。センスアンプ及びラッチ回路（ＳＡＭＰ／ＤＬＡＴＣＨ）７２５が設けられ、このセンスアンプ及びラッチ回路７２５は、上記ＥＥＰＲＯＭメモリセルから読み出された微弱な信号を増幅したり、ＥＥＰＲＯＭ制御回路７１０を介して取り込まれた書き込みデータを保持する。カラムデコーダ（Ｙ−Ｄｅｃ）７２６は、アドレスレジスタ７１３を介して取り込まれたカラムアドレス信号をデコードする。このカラムデコーダ７２６の出力信号に基づいて、上記メモリマット７２４におけるデータ線の選択が行われる。高電圧生成回路７２１が設けられ、この高電圧生成回路７２１は、上記メモリマット７２４へのデータ書き換えにおいて使用される高電圧Ｖｐｐを生成する。高電圧生成回路７２１の動作は、ＥＥＰＲＯＭ制御回路７１０によって制御される。【００４５】
上記ＥＥＰＲＯＭ制御回路７１０は、次のように構成される。【００４６】
入出力回路（Ｉ／Ｏ）７１１が設けられ、この入出力回路７１１は、上記制御回路６００などとの間で各種信号のやり取りを可能とする。コマンドデコーダ（Ｃｏｍｍａｎｄ  Ｄｅｃ）７１２が設けられ、このコマンドデコーダ７１２は、上記制御回路６００を介して取り込まれた各種コマンドをデコードする。上記ＥＥＰＲＯＭ７００の読み出し動作や、消去及び書き込み動作は上記コマンドデコーダ７１２の出力信号に基づいて制御される。アドレスレジスタ（Ａｄｄｒｅｓｓ  Ｒｅｇ）７１３が設けられ、このアドレスレジスタ７１３は、上記制御回路６００を介して取り込まれたアドレス信号を保持する。上記アドレス信号には、上記ＥＥＰＲＯＭ７００のロウアドレスとカラムとを含む。書き換えコントローラ（Ｅｒａｓｅ／Ｗｒｉｔｅ  Ｃｏｎｔ）７１４が設けられ、この書き換えコントローラ７１４は、上記コマンドデコーダ７１２の出力信号に基づいて上記ＥＥＰＲＯＭ７００の消去動作や書き込み動作を制御する。書き換え判定回路（Ｅｒａｓｅ／Ｗｒｉｔｅ  Ｊｕｄ）７１５は、上記ＥＥＰＲＯＭ７００の消去状態及び書き込み状態を判定する。【００４７】
図７には、上記ＥＥＰＲＯＭ制御回路７１０における主要部の詳細な構成例が示される。【００４８】
上記パワーオンリセット回路４００Ｂで生成されたパワーオンリセット信号ＲＥＳＥＴは、書き換えコントローラ７１４に伝達される。この書き換えコントローラ７１４は、ＨＣＫ制御信号ＣＲＥＳ１、書き換え制御信号ＣＲＥＳ２、ビジー信号ＢＵＳＹ、高電圧生成信号ＥＷ＿ＥＮＢ、書き換え終了信号ＷＲＳＴＰＢを形成する。入出力回路７１１を介して取り込まれた各種コマンドはコマンドデコーダ７１２でデコードされ、そのデコードによって得られた書き換え開始信号ＷＲＳＴＡＢは書き換えコントローラ７１４に伝達される。書き換えコントローラ７１４によってビジー信号ＢＵＳＹがアサートされている期間においては、コマンドデコーダ７１２によるコマンド信号のデコードは行われない。書き換え制御用クロック生成回路（ＨＣＫ  Ｇｅｎ）７１６は、クロック信号ＣＬＫに基づいて書き換え制御用クロック信号ＨＣＫを生成する。この書き換え制御用クロック信号ＨＣＫが生成される期間は、ＨＣＫ制御信号ＣＲＥＳ１によって制御される。書き換え制御用クロック生成回路７１６で生成された書き換え制御用クロック信号ＨＣＫは、書き換えコントローラ７１４及び書き換え判定回路７１５に伝達される。上記電圧降下信号ＷＲＥＳ、上記書き換え制御用クロック信号ＨＣＫ、上記リセット信号ＲＥＳＲＥＳ、上記高電圧生成信号ＥＷ＿ＥＮＢ、及び上記書き換え終了信号ＷＲＳＴＰＢは書き換え判定回路７１５に伝達される。この書き換え判定回路７１５は、伝達された各種信号に基づいて書き換え判定を行い、書き換え判定信号ＷＯＫを形成する。【００４９】
図８には、上記書き換え判定回路７１５の構成例が示される。【００５０】
２入力ナンドゲート７１が設けられ、このナンドゲート７１によって、高電圧生成信号ＥＷ＿ＥＮＢと電圧降下信号ＷＲＥＳとのナンド論理が得られる。ノアゲート７２が設けられ、このノアゲート７２において、書き換え終了信号ＷＲＳＴＰＢとパワーオンリセット信号ＲＥＳＥＴとのノア論理が得られる。２入力ナンドゲート７３，７４が結合されてＲＳフリップフロップ回路ＦＦ１が形成される。このＲＳフリップフロップ回路ＦＦ１は、上記ナンドゲート７１の出力信号によってセットされ、上記ノアゲート７２の出力信号によってリセットされる。上記ＲＳフリップフロップ回路ＦＦ１の出力信号は、後段のインバータ７５を介してＤ型ラッチ回路７６に伝達される。Ｄ型ラッチ回路７６は、データ入力端子Ｄ、クロック入力端子ＣＫ、リセット入力端子ＲＳ、正転出力端子Ｑ、及び正転出力端子ＱＢを有する。Ｄ型ラッチ回路７６において、データ入力端子Ｄには、上記ＲＳフリップフロップ回路ＦＦ１の出力信号がインバータ７５を介して伝達され、クロック入力端子ＣＫには書き換え制御用クロック信号ＨＣＫが伝達され、リセット入力端子ＲＳにはパワーオンリセット信号ＲＥＳＥＴが入力される。また、上記Ｄ型ラッチ回路７６の出力信号ＳＴＰ＿ＣＢは、後段の遅延回路（ｄｅｌ）７７を介して、Ｄ型ラッチ回路７８に伝達される。Ｄ型ラッチ回路７８は、データ入力端子Ｄ、クロック入力端子ＣＫ、リセット入力端子ＲＳ、正転出力端子Ｑ、及び正転出力端子ＱＢを有する。Ｄ型ラッチ回路７８において、データ入力端子Ｄには上記遅延回路７７の出力信号ＭＯＤＥが伝達され、クロック入力端子ＣＫにはＷＲＳＴＰＢが入力され、リセット入力端子ＲＳにはパワーオンリセット信号ＲＥＳＥＴが伝達される。また、Ｄ型ラッチ回路７８において、正転出力端子Ｑから書き換え判定信号ＷＯＫが出力される。【００５１】
図９には、上記ＥＥＰＲＯＭ制御回路７１０における主要部の動作タイミングが示される。【００５２】
書き換えコントローラ７１４によって書き換え制御用クロック生成回路７１６の動作が制御されることによって、所定のクロック生成期間９０１だけ、書き換え制御用クロック信号ＨＣＫが生成される。書き換えコントローラ７１４からの高電圧生成信号ＥＷ＿ＥＮＢが論理値“１”とされる期間９０４，９０５において、高電圧生成回路７２１により高電圧Ｖｐｐが生成され、書き換えコントローラ７１４からの書き換え制御信号ＣＲＥＳ２により、消去終了動作９０２、書き込み終了動作９０３が指示される。Ｄ型ラッチ回路７６の出力信号が遅延回路７７で遅延されることで判定データＭＯＤＥが形成され、この判定データＭＯＤＥが書き換え終了信号ＷＲＳＴＰＢの立ち下がりエッジに同期してＤ型ラッチ回路７８に取り込まれることで、書き換え判定信号ＷＯＫが得られる（９０６）。【００５３】
図１０には、高電圧Ｖｐｐ生成中に電源電圧降下を生じた場合の上記ＥＥＰＲＯＭ制御回路７１０における主要部の動作タイミングが示される。【００５４】
ＥＥＰＲＯＭ７００の書き換えのために生成信号ＥＷ＿ＥＮＢが論理値“１”とされる期間において、電圧降下信号ＷＲＥＳが論理値“１”にされることで電圧レベルの異常が検知されると、その後の電圧降下信号ＷＲＥＳの論理にかかわらず、降下検知信号ＳＴＰが論理値“１”に保持される。この降下検知信号ＳＴＰが論理値“１”の状態は、制御用クロック信号ＨＣＫに同期してＤ型ラッチ回路７６にラッチされる。そして、Ｄ型ラッチ回路７６の反転出力端子ＱＢからの出力信号ＳＴＰ＿ＣＢが遅延回路７７で所定時間遅延され、判定データＭＯＤＥが論理値“１”から論理値“０”に遷移される。この判定データＭＯＤＥの論理値“０”の状態がＤ型ラッチ回路７８でラッチされることにより、書き換え判定信号ＷＯＫが論理値“０”とされ、それによって、ＥＥＰＲＯＭ７００の書き換えが正常に行われなかったことを把握することができる。【００５５】
図１１には、高電圧Ｖｐｐ生成中に電源電圧降下を生じない場合の上記ＥＥＰＲＯＭ制御回路７１０における主要部の動作タイミングが示される。【００５６】
ＥＥＰＲＯＭ７００の書き換えのために生成信号ＥＷ＿ＥＮＢが論理値“１”とされる期間において、電源電圧降下を生じない場合、つまり、電圧降下信号ＷＲＥＳが論理値“１”にされない場合には、降下検知信号ＳＴＰは論理値“０”の状態が維持されることから、判定データＭＯＤＥは論理値“１”の状態が維持される。これにより、書き換え判定信号ＷＯＫが論理値“１”とされ、それによって、ＥＥＰＲＯＭ７００の書き換えにおいて、少なくとも電圧レベルの異常に起因するエラーを生じていないことを把握することができる。【００５７】
上記の例によれば、以下の作用効果を得ることができる。【００５８】
（１）ＥＥＰＲＯＭ７００の書き換えのために生成信号ＥＷ＿ＥＮＢが論理値“１”とされる期間において、電圧降下信号ＷＲＥＳがいったん論理値“１”にされることで電圧レベルの異常が検知されると、その後の電圧降下信号ＷＲＥＳの論理にかかわらず、降下検知信号ＳＴＰが論理値“１”に保持され、それに基づいて書き換え判定信号ＷＯＫが論理値“０”とされるので、図３における特性曲線３２の状態のように、書き換え時の電力が不足しており、読み出しレベルに対するマージンが小さい場合には、ＥＥＰＲＯＭ７００の書き換えが正常に行われていないと判断することができ、かかる状態をデータエラーとし、データの再書き換えを行うことができる。このようにしてデータの信頼性の向上を達成することができる。【００５９】
（２）上記（１）の作用効果を得るための別の構成として、ＥＥＰＲＯＭ７００におけるメモリセルのしきい値レベルそのものを検出してエラーの有無を検出することが考えられるが、その場合に比べて電圧ＶＲＥＧの検出は容易であるため、上記の例は容易に実現することができる。【００６０】
（３）図４に示されるように、パワーオンリセット回路４００Ｂにおけるインバータ４０８の出力端子側から電圧降下信号ＷＲＥＳを得るようにしているため、パワーオンリセット信号ＲＥＳＥＴの生成と、電圧降下信号ＷＲＥＳの形成とで、４０６、４０７、４０８を兼用することができ、それによって電圧レギュレータ４００の構成素子数の低減を図ることができる。【００６１】
図１２には、上記ＥＥＰＲＯＭ制御回路７１０における主要部の別の構成例が示される。【００６２】
図１２に示される構成が図７に示されるのと大きく相違するのは、ＥＥＰＲＯＭ制御回路７１０において、電圧ＶＲＥＧの降下が検出されてから直ちに終了シーケンスに移行するためのエラー処理が行われるようにした点である。そのような処理を可能とするため、書き換えコントローラ７１４から書き換え判定回路７１５に対して書き換え制御信号ＨＦＴ４が伝達され、書き換え判定回路７１５から書き換えコントローラ７１４に対して書き換え中断信号ＩＮＴＲ＿Ｃ及び中断終了パルスＥＮＤ＿ＰＬＳＢが伝達されるようになっている。【００６３】
図１３には、図１２に示される書き換え判定回路７１５の構成例が示される。【００６４】
図１３に示される書き換え判定回路７１５が図８に示される構成と大きく相違するのは、中断終了パルスＥＮＤ＿ＰＬＳＢを形成するための書き換え制御信号生成回路１３０Ａと、書き換え中断信号ＩＮＴＲ＿Ｃを形成するための書き換え中断信号生成回路１３０Ｂとを含む点である。【００６５】
上記書き換え制御信号生成回路１３０Ａは、Ｄ型ラッチ回路１３３、遅延回路１３４、及びナンドゲート１３５を含んで成る。Ｄ型ラッチ回路１３３は、データ入力端子Ｄ、クロック入力端子ＣＫ、リセット入力端子ＲＳ、正転データ出力端子Ｑ、及び反転データ出力端子ＱＢを含む。Ｄ型ラッチ回路１３３のクロック入力端子ＣＫには書き換え制御用クロック信号ＨＣＫが伝達され、Ｄ型ラッチ回路１３３のデータ入力端子Ｄには書き換え制御信号ＨＦＴ４が伝達される。これにより、クロック入力端子ＣＫに同期して書き換え制御信号ＨＦＴ４がＤ型ラッチ回路１３３に取り込まれる。Ｄ型ラッチ回路１３３の反転出力端子ＱＢの出力信号は、後段の遅延回路１３４で所定時間だけ遅延されてからナンドゲート１３５に伝達される。ナンドゲート１３５は、上記Ｄ型ラッチ回路１３３の反転出力端子ＱＢの出力信号と上記遅延回路１３４の出力信号とのナンド論理が得られることで中断終了パルスＥＮＤ＿ＰＬＳＢが形成される。【００６６】
書き換え中断信号１３０Ｂは、Ｄ型ラッチ回路１３６，１３７、及びインバータ１３８を含んで成る。Ｄ型ラッチ回路１３６は、データ入力端子Ｄ、クロック入力端子ＣＫ、リセット入力端子ＲＳ、正転データ出力端子Ｑ、及び反転データ出力端子ＱＢを含む。Ｄ型ラッチ回路１３６のクロック入力端子ＣＫには、上記アンドゲート１３１の出力信号が伝達される。アンドゲート１３１は、上記Ｄ型ラッチ回路７６の正転出力端子（Ｑ）からの出力信号と、上記遅延回路７７の出力信号とのアンド論理を得る。Ｄ型ラッチ回路１３６のデータ入力端子Ｄには、書き換え制御信号ＣＲＥＳ２が伝達される。これにより、上記アンドゲート１３１の出力信号ＳＴＰ＿ＰＬＳに同期して書き換え制御信号ＣＲＥＳ２がＤ型ラッチ回路１３６に取り込まれる。Ｄ型ラッチ回路１３７は、データ入力端子Ｄ、クロック入力端子ＣＫ、リセット入力端子ＲＳ、正転データ出力端子Ｑ、及び反転データ出力端子ＱＢを含む。Ｄ型ラッチ回路１３７のクロック入力端子ＣＫには、書き換え制御用クロック信号ＨＣＫが伝達される。Ｄ型ラッチ回路１３７のデータ入力端子Ｄには、上記Ｄ型ラッチ回路１３６の正転出力端子の出力信号ＩＮＴＲが伝達される。これにより、書き換え制御用クロック信号ＨＣＫに同期して上記Ｄ型ラッチ回路１３６の出力信号ＩＮＴＲが取り込まれる。尚、上記Ｄ型ラッチ回路１３６の正転出力端子の出力信号ＩＮＴＲは上記Ｄ型ラッチ回路１３３のリセット入力端子ＲＳにも伝達される。上記上記Ｄ型ラッチ回路１３７の反転出力端子ＱＢの出力信号ＩＮＴＲ＿ＣＢは後段のインバータ１３８で論理反転されることにより、書き換え中断信号ＩＮＴＲ＿Ｃとして出力される。【００６７】
また、上記Ｄ型ラッチ回路１３７の出力信号ＩＮＴＲ＿ＣＢは、遅延回路１３９で所定時間遅延されてから、後段のＤ型ラッチ回路７８のデータ入力端子Ｄに伝達される。このＤ型ラッチ回路７８の正転出力端子Ｑから書き換え判定信号ＷＯＫが得られる。【００６８】
図１４には、図１３に示される構成を採用する場合のＥＥＰＲＯＭ制御回路７１０における主要部の動作タイミングが示される。【００６９】
基本的には図９に示される場合と同様であるが、ＥＥＰＲＯＭ７００において高電圧Ｖｐｐが生成されていない場合（Ｃａｓｅ１）と、書き換え動作中の場合（Ｃａｓｅ２）と、書き換え終了直前の場合（Ｃａｓｅ３）とで動作が異なる。ＥＥＰＲＯＭ７００において高電圧Ｖｐｐが生成されていない場合（Ｃａｓｅ１の１４１，１４２，１４３）において電圧レベルの異常が検知された場合には、中断処理に移行されず、図８に示される構成を採用した場合と同様に通常の書き換え終了動作とされる。書き換え動作中の場合（Ｃａｓｅ２の１４４，１４５）において電圧レベルの異常が検知された場合には、書き換え中断が行われる。書き換え終了直前の場合（Ｃａｓｅ３の１４６，１４７）において電圧レベルの異常が検知された場合には、書き換え中断が行われる場合と、それが行われない場合とがある。【００７０】
図１５には、ＥＥＰＲＯＭ７００において高電圧Ｖｐｐの生成中に、電源電圧の降下が無い場合における主要部の詳細な動作タイミングが示される。【００７１】
電源電圧の降下が無い場合、ＥＥＰＲＯＭ７００の書き換え終了時に、遅延回路１３９の出力信号ＭＯＤＥが論理値“１”の状態がＤ型ラッチ回路７８に取り込まれることで、書き換え判定信号ＷＯＫが論理値“１”とされ、ＥＥＰＲＯＭ７００の書き換えが正常に終了したことが示される。高電圧生成信号ＥＷ＿ＥＮＤが論理値“０”に遷移されてから書き換え制御信号ＨＦＴ４が論理値“０”に遷移されるまでが書き換え終了動作１５１とされる。【００７２】
図１６には、書き換え動作中に、電源電圧の降下を生じた場合における主要部の詳細な動作タイミングが示される。【００７３】
電源電圧降下により電圧降下信号ＷＲＥＳが論理値“１”とされ、インバータ７５によって中断検知信号ＳＴＰが論理値“１”とされる。これにより、制御用クロック信号ＨＣＫに同期して、Ｄ型ラッチ回路７６の出力信号ＳＴＰ＿Ｃ及びＤ型ラッチ回路１３６の出力信号ＩＮＴＲが共に論理値“１”に遷移される。Ｄ型ラッチ回路７６の出力信号ＳＴＰ＿Ｃ及びＤ型ラッチ回路１３６の出力信号ＩＮＴＲが共に論理値“１”に遷移された後に制御用クロック信号ＨＣＫがローレベルにされてからＤ型ラッチ回路１３６の出力信号ＩＮＴＲが論理値“０”に遷移されるまでが書き換え中断動作１６１とされる。電源電圧降下により電圧降下信号ＷＲＥＳが論理値“１”とされているのに、ＥＥＰＲＯＭ７００の書き換え動作を継続するのは無意味となるからである。中断終了パルスＥＮＤ＿ＰＬＳＢが論理値“０”にアサートされるとにより、ＥＥＰＲＯＭ７００の書き換え動作の中断が書き換えコントローラ７１４に指示される。また、書き換え終了信号ＷＲＳＴＰＢが論理値“０”にアサートされることによって書き換え動作の終了が書き換え判定回路７１５に指示される。このように電源電圧降下により電圧降下信号ＷＲＥＳが論理値“１”とされた場合にＥＥＰＲＯＭ７００の書き換え動作を中断することにより、それを中断しない場合に比べて、電源電圧降下を生じた場合のエラー処理に要する時間の短縮化を図ることができる。【００７４】
図１７には、ＥＥＰＲＯＭ７００の書き換え終了直前に電源電圧の降下を生じた場合における主要部の動作タイミングが示される。【００７５】
ＥＥＰＲＯＭ７００の書き換え終了直前に電源電圧の降下を生じた場合には、Ｄ型ラッチ回路７６の出力信号ＳＴＰ＿Ｃの立ち上がりの際に、書き換え制御信号ＣＲＥＳ２が論理値“０”とされ、中断信号ＩＮＴＲが論理値“０”とされるから、中断終了パルスＥＮＤ＿ＰＬＳＢは論理値“０”にアサートされない。このため、中断処理は行われない。【００７６】
図１８には、ＥＥＰＲＯＭ７００の書き換え終了直前に電圧ＶＲＥＧの降下を生じた場合における主要部の別の動作タイミングが示される。図１８に示される場合、書き換え終了動作１５１と書き換え中断動作１６１とのタイミングが一致する。この場合、中断終了パルスＥＮＤ＿ＰＬＳＢが論理値“０”にアサートされるとにより、ＥＥＰＲＯＭ７００の書き換え動作の中断が書き換えコントローラ７１４に指示され、書き換え終了信号ＷＲＳＴＰＢが論理値“０”にアサートされることによって書き換え動作の終了が書換え判定回路７１５に指示される。このため、図１６に示される場合と同様にＥＥＰＲＯＭ７００の書き換え動作が中断される。【００７７】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【００７８】
本発明は、非接触通信を可能とするシステムに広く適用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【手続補正書】
【提出日】平成19年11月27日(2007.11.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
外部から非接触状態でアクセスが可能に構成されたＲＦＩＤタグ装置であって、
電波を受けることで得られた高周波電力を整流する整流回路と、上記整流回路の出力電圧に基づいて安定化電圧を生成するレギュレータ回路と、上記レギュレータ回路で生成された安定化電圧が供給されることで動作する半導体メモリと、を備え、上記レギュレータ回路から供給される安定化電圧が所定電圧レベルに達した後上記半導体メモリへの書き換え動作が実行されるように構成されており、
上記ＲＦＩＤタグ装置はさらに、上記レギュレータ回路の出力電圧における電圧の降下に応じて電圧降下信号を生成する電圧降下信号生成手段と、上記半導体メモリの書き換えが正常に行われたか否かを判定する書き換え判定回路と、を備え、
上記判定回路は、上記書き換え動作終了後に実行される上記判定において、上記半導体メモリへの書き換え開始から書き換え動作終了までの区間に、上記電圧降下信号が所定基準値以下になったことが検出されたとき上記半導体メモリの書き込みが正常に行われなったと判定するように構成されて成るＲＦＩＤタグ装置。
【請求項２】
上記レギュレータ回路は上記安定化電圧を出力するトランジスタを含んで成り、
さらに上記トランジスタの出力電圧を分圧可能に互いに直列接続された複数の抵抗によって構成される電圧検出回路を含んで成る請求項１記載のＲＦＩＤタグ装置。
【請求項３】
上記レギュレータ回路の出力電圧が十分な電圧レベルに達したことを検出して内部回路のリセット解除を可能とするパワーオンリセット回路を含む請求項１記載のＲＦＩＤタグ装置。
【請求項４】
外部から非接触状態でアクセスが可能に構成されたＲＦＩＤタグ装置であって、
電波を受けることで得られた高周波電力を整流する整流回路と、上記整流回路の出力電圧に基づいて安定化電圧を生成するレギュレータ回路と、上記レギュレータ回路で生成された安定化電圧が供給されることで動作する半導体メモリと、を備え、上記レギュレータ回路から供給される安定化電圧が所定電圧レベルに達した後上記半導体メモリへの書き換え動作を実行するように構成されており、
さらに、上記レギュレークレギュレータ回路の出力電圧を検出する電圧検出回路と、上記電圧検出回路の検出結果に基づいて上記レギュレ一夕レギュレータ回路の出力電圧における電圧の降下に応じて電圧降下信号を生成する電圧降下信号形成回路と、上記半導体メモリの書き換えが正常に行われたか否かを判定する書き換え判定回路と、上記レギュレータ回路から供給される安定化電圧が上記所定電圧レベルに達したことを検出して内部回路に対するリセット解除を行うパワーオンリセット回路と、を備え、
上記パワーオンリセット回路は、上記電圧検出回路の出力電圧を第１判定レベルと比較する第１コンパレータと、
ヒステリシス特性を有し、上記コンパレータの出力信号を論理反転するヒステリシスインバータと、
上記高周波電力の瞬停に起因する誤動作を排除するフィルタと、
上記フィルタの出力電圧を、上記第１判定レベルよりも低いレベルとされる第２判定レベルと比較する第２コンパレータと、
上記第２コンパレータの出力信号に基づいてリセット信号を生成するラッチ回路と、を含んで成るＲＦＩＤタグ装置。
【請求項５】
上記電圧降下信号形成回路は、上記ヒステリシスインバータの出力信号に基づいて上記電圧降下信号を得ることにより、上記パワーオンリセット回路との間で、上記第１コンパレータと、上記ヒステリシスインバータとが共有されて成る請求項４記載のＲＦＩＤタグ装置。
【請求項６】
上記書き換え判定回路は、
上記半導体メモリの書き換えに使用される高電圧の生成を指示する高電圧生成信号と、上記電圧降下信号とに基づいて降下検知信号を生成する降下検知信号生成回路と、
上記降下検知信号生成回路によって生成された降下検知信号を書き換え制御用クロック信号に同期してラッチする第１ラッチ回路と、
上記第１ラッチ回路の出力信号を遅延する遅延回路と、
上記半導体メモリの書き換え終了を示す書き換え終了信号に同期して上記遅延回路の出力信号をラッチすることによって書き換え判定信号を得る第２ラッチ回路と、を含んで成る請求項５記載のＲＦＩＤタグ装置。
【請求項７】
上記書き換え判定回路は、
上記半導体メモリの書き換えに使用される高電圧の生成を指示する高電圧生成信号と、  上記電圧降下信号とに基づいて降下検知信号を生成する降下検知信号生成回路と、
上記降下検知信号生成回路によって生成された降下検知信号を書き換え制御用クロック信号に同期してラッチする第１ラッチ回路と、
上記第１ラッチ回路の出力信号に基づいて上記半導体メモリの書き換え中断を指示するための信号を形成する書き換え中断信号生成回路と、
上記半導体メモリの書き換え中断に呼応して書き換え判定信号を得る第２ラッチ回路と、を含んで成る請来項５記載のＲＦＩＤタグ装置。
【請求項８】
上記第２ラッチ回路は、上記半導体メモリの書き換えが正常に行われなかった場合の判定結果として、論理値“０”を出力するように設定された請求項６又は７記載のＲＦＩＤタグ装置。
【請求項９】
上記半導体メモリをＥＥＰＲＯＭとした請来項８記載のＲＦＩＤタグ装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
ＲＦＩＤタグ装置においては、不揮発性メモリを搭載しているにもかかわらず、電源電圧に関するスペックがない。ＲＦＩＤタグ装置の通信距離と内部電力の関係、ＲＦＩＤタグ装置の製品動作上では、書き込みデータが変化するような電源電圧が十分に小さい場合に発生する書き込み不良はエラーとして処理される。しかしながら、書き換え開始直後は書き込みデータの変化が生じないような電源電圧であった場合でも、時間経過によりデータに変化を与えるような程度に電源電圧が一時的に低下するようなマージナルな書き込み不良は、エラーとして検出できない。このことから、ＥＥＰＲＯＭを含む製品において電源電圧が十分でない場合には、消費電力の増加を抑えて書き換えデータの信頼性を確保するのが困難とされるのが、本願発明者によって見いだされた。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
ＲＦＩＤタグ装置１３は、リーダライタ装置１０からの電波を受けることによって動作される。整流回路２００の出力電圧ＲＦＶＤＤが徐々に上昇され、各部に動作用の電源電圧が供給されることにより、ＲＦＩＤタグ装置１３の動作が開始される（Ｔｌ）。パワーオンリセット回路４００Ｂによりパワーオンリセット信号ＲＥＳＥＴが生成され、このパワーオンリセット信号ＲＥＳＥＴの立ち下がりによりリセット解除される（Ｔ２）。このリセット解除により、復調回路５００からのデータＤＡＴＡＯＵＴの出力が開始される。また、コンパレ一夕４０６において、レギュレーク回路４００Ａの出力電圧ＶＳＬと判定レベル５０との比較が行われる。ここで、判定レベル５０は、バイアス回路３００の出力電圧ＶＢＩＡＳＢ２とされる。この比較において、出力電圧ＶＳＬが判定レベル５０以上であれば、電圧降下信号ＷＲＥＳは、論理値“０”の状態が維持される。例えば、時刻Ｔ１において、整流回路２００の出力電圧ＲＦＶＤＤが瞬間的に低下したときでも、出力電圧ＶＳＬが判定レベル５０を越えているため、電圧降下信号ＷＲＥＳは、論理値“０”の状態とされる。
【国際調査報告】
2006126246.tif 000020
2006126246.tif 000021