(57)【要約】【課題】裏面を除くチップ全体をパッシベーション膜で覆うことを可能とし、基板の取扱が容易な化合物半導体装置の製造方法を提供すること。【解決手段】第１の主面に集積回路を含む領域２が存在する、化合物半導体基板である半導体基板１の第１の主面の、集積回路が製作されていない部位に、ダイシングによって、予定された深さの切り込み３を形成する切り込み形成工程と、切り込み３の表面を含む第１の主面上にパッシベーション膜４を堆積するパッシベーション膜堆積工程と、前記パッシベーション膜堆積工程の後に、半導体基板１の厚さが、前記予定された深さに等しい厚さになるまで半導体基板１の第２の主面を研磨する研磨工程とを有することを特徴とする化合物半導体装置の製造方法を構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
化合物半導体基板の集積回路が製作されている側の主面を第１の主面とし、他の側の主面を第２の主面としたとき、
前記第１の主面に、予定された深さの切り込みを形成する切り込み形成工程と、
前記切り込みの表面を含む前記第１の主面上にパッシベーション膜を堆積するパッシベーション膜堆積工程と、
前記パッシベーション膜堆積工程の後に、前記化合物半導体基板の厚さが予定された厚さになるまで前記第２の主面を研磨する研磨工程とを有することを特徴とする化合物半導体装置の製造方法。
【請求項２】
請求項１に記載の化合物半導体装置の製造方法において、
前記切り込み形成工程の前に、前記集積回路を分離する工程を有することを特徴とする化合物半導体装置の製造方法。
【請求項３】
化合物半導体基板の、集積回路が製作されている側の主面を第１の主面とし、他の側の主面を第２の主面としたとき、
前記第１の主面上に保護膜を堆積する保護膜堆積工程と、
前記保護膜堆積工程の後に、前記第１の主面に予定された深さの切り込みを形成する切り込み形成工程と、
前記切り込み形成工程の後に、前記化合物半導体基板の厚さが予定された厚さになるまで前記第２の主面を研磨する研磨工程とを有することを特徴とする化合物半導体装置の製造方法。
【請求項４】
請求項３に記載の化合物半導体装置の製造方法において、
前記保護膜堆積工程と前記切り込み形成工程との間に、前記集積回路を分離する工程を有することを特徴とする化合物半導体装置の製造方法。
【請求項５】
請求項１、２、３または４に記載の化合物半導体装置の製造方法において、
前記予定された深さが前記予定された厚さに等しいことを特徴とする化合物半導体装置の製造方法。
【請求項６】
請求項１、２、３または４に記載の化合物半導体装置の製造方法において、
前記予定された深さが前記予定された厚さよりも小であることを特徴とする化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は化合物半導体装置の製造方法に係る。
【背景技術】
【０００２】
従来技術においては、下記特許文献１に記載されているように、複数の半導体装置が形成されている化合物半導体基板を、各半導体装置毎のチップに分離する場合、半導体装置の表面を保護することなく、基板を切断している。したがって、薄膜化したチップを得る場合、基板を研磨して薄膜化した後、切断する。このため、裏面を除くチップ全体をパッシベーション膜で覆うことが困難であり、さらに、基板強度が弱いため、基板の取扱が困難である。特に化合物半導体基板の場合には、基板の強度が小さいので、特に大きな基板の取扱が困難である。さらに、半導体基板上に形成された強度の小さいものを損傷することなく、薄膜化した基板を分離することも困難である。
【特許文献１】特開２００５−１９１２３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、薄膜化したチップを得る場合における、上記の、裏面を除くチップ全体をパッシベーション膜で覆うことが困難であり、基板の取扱が困難であるという問題に鑑みてなされたものであり、本発明が解決しようとする課題は、裏面を除くチップ全体をパッシベーション膜で覆うことを可能とし、基板の取扱が容易な化合物半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００４】
本発明においては、上記課題を解決するために、請求項１に記載のように、
化合物半導体基板の集積回路が製作されている側の主面を第１の主面とし、他の側の主面を第２の主面としたとき、前記第１の主面に、予定された深さの切り込みを形成する切り込み形成工程と、前記切り込みの表面を含む前記第１の主面上にパッシベーション膜を堆積するパッシベーション膜堆積工程と、前記パッシベーション膜堆積工程の後に、前記化合物半導体基板の厚さが予定された厚さになるまで前記第２の主面を研磨する研磨工程とを有することを特徴とする化合物半導体装置の製造方法を構成する。
【０００５】
また、本発明においては、請求項２に記載のように、
請求項１に記載の化合物半導体装置の製造方法において、前記切り込み形成工程の前に、前記集積回路を分離する工程を有することを特徴とする化合物半導体装置の製造方法を構成する。
【０００６】
また、本発明においては、請求項３に記載のように、
化合物半導体基板の、集積回路が製作されている側の主面を第１の主面とし、他の側の主面を第２の主面としたとき、
前記第１の主面上に保護膜を堆積する保護膜堆積工程と、
前記保護膜堆積工程の後に、前記第１の主面に予定された深さの切り込みを形成する切り込み形成工程と、前記切り込み形成工程の後に、前記化合物半導体基板の厚さが予定された厚さになるまで前記第２の主面を研磨する研磨工程とを有することを特徴とする化合物半導体装置の製造方法を構成する。
【０００７】
また、本発明においては、請求項４に記載のように、
請求項３に記載の化合物半導体装置の製造方法において、前記保護膜堆積工程と前記切り込み形成工程との間に、前記集積回路を分離する工程を有することを特徴とする化合物半導体装置の製造方法を構成する。
【０００８】
また、本発明においては、請求項５に記載のように、請求項１、２、３または４に記載の化合物半導体装置の製造方法において、前記予定された深さが前記予定された厚さに等しいことを特徴とする化合物半導体装置の製造方法を構成する。
【０００９】
また、本発明においては、請求項６に記載のように、請求項１、２、３または４に記載の化合物半導体装置の製造方法において、前記予定された深さが前記予定された厚さよりも小であることを特徴とする化合物半導体装置の製造方法を構成する。
【発明の効果】
【００１０】
本発明の実施によって、裏面を除くチップ全体をパッシベーション膜で覆うことが可能となり、半導体基板の取扱が容易となり、半導体基板上に形成された強度の小さいものを損傷することなく基板を分離することが可能となる。
【００１１】
その結果として、化合物半導体装置の耐湿性の向上、モジュール組み立て歩留まりの向上、モジュール組み立てコストの低減、ミリ波帯（３０〜３００ＧＨｚ）まで動作する高周波集積回路モジュールの高性能化、パワー密度の高いトランジスターの高性能化が実現する。
【発明を実施するための最良の形態】
【００１２】
本発明に係る化合物半導体装置の製造方法においては、第１の実施の形態として、集積回路が製作されている化合物半導体基板に対して、該集積回路が形成されている半導体基板表面（第１の主面とする）の切断したい箇所に、ダイシングにより、予定された深さまで、切り込みを入れ、次に、該切り込みの表面を含む半導体基板表面にパッシベーション膜を堆積した後、半導体基板裏面（第２の主面）から基板を研磨し、予定された厚さまで、基板を薄膜化する。
【００１３】
また、本発明に係る化合物半導体装置の製造方法においては、第２の実施の形態として、集積回路が製作されている化合物半導体基板に対して、該集積回路が形成されている半導体基板表面（第１の主面とする）に保護膜を堆積し、次に半導体基板表面から、切断したい箇所の半導体基板に、ダイシングにより、予定された深さまで、切り込みを入れ、次に半導体基板裏面（第２の主面）から基板を研磨し、予定された厚さまで、基板を薄膜化する。この場合に、切り込みを入れる工程と基板を薄膜化する工程との間に、保護膜を除去する工程と、その工程の後に上記のパッシベーション膜を堆積する工程とを挿入してもよい。
【００１４】
前記予定された深さが前記予定された厚さに等しければ、半導体基板裏面の研磨によって、半導体基板は、予定された厚さにまで研磨された時点で、集積回路毎のチップに分離される。
【００１５】
前記予定された深さが前記予定された厚さよりも小である場合でも、切り込み底部の半導体基板は、他の部位の基板よりも薄くなっているので、研磨工程後は、容易にへき開し、その結果として、半導体基板は集積回路毎のチップに分離される。
【００１６】
本発明に係る化合物半導体装置の製造方法における上記第１の実施の形態の製作フローの断面模式図を図１に示す。
【００１７】
図１の（ａ）は、化合物半導体基板である半導体基板１の１つの主面（これを第１の主面とする）に、集積回路を含む領域２が存在する状態を示す断面図である。図において、集積回路を含む領域２は、縦の破線で３つの部分領域に区別され、各部分領域には１つの集積回路が製作されているものとする。
【００１８】
図１の（ｂ）は、図１の（ａ）に示した状態にある半導体基板１の第１の主面の、集積回路が製作されていない部位に、ダイシングによって、予定された深さの切り込み３を形成する切り込み形成工程後の状態を示す断面図である。ここで、上記の「予定された深さ」は、下記の「予定された厚さ」に等しいものとする。なお、切り込み形成工程の前に、あらかじめ集積回路を分離する工程を設け、その工程によって、切り込み形成前に、各集積回路を、ダイシングまたはエッチングによって、分離しておいてもよい（図示せず）。この際に、ウエットエッチングによる分離を行えば、格子欠陥を伴わない分離が可能である。さらに、強度の小さい形成物を保護するため、あるいは、ダイシング時の切削水、切削で生じる微粒子等から集積回路を保護するため、図２の（ｂ）に示したように、第１の主面に保護膜５を堆積した後、上記切り込み形成工程を行って図２の（ｃ）に示した状態とし、その後に保護膜５を除去して、図１の（ｂ）の状態としてもよい。
【００１９】
図１の（ｃ）は、切り込み３の表面を含む第１の主面上にパッシベーション膜４を堆積するパッシベーション膜堆積工程後の状態を示す断面図である。このようにして、パッシベーション膜４を堆積すると、製作した集積回路を（集積回路の性能劣化に無関係な裏面すなわち第２の主面を除く）基板１ごと完全に覆うことができる。ここまでの工程では、基板厚さが十分厚いままなので、基板に十分な強度があるため、基板の取扱が容易である。
【００２０】
図１の（ｄ）は、パッシベーション膜堆積工程の後に、半導体基板１の厚さが予定された厚さになるまで半導体基板１の第２の主面を研磨する研磨工程後の状態を示す断面図である。「予定された深さ」が「予定された厚さ」に等しいので、この研磨工程によって、半導体基板１は集積回路毎のチップに分離される。ここで、半導体基板１が小さく分離されるので、基板厚さが薄くても、その取扱が容易である。
【００２１】
上記の工程によって、集積回路性能劣化と無関係な第２の主面を除くチップ全体がパッシベーション膜で覆われた化合物半導体装置を、基板の取扱が容易な工程によって製造することができる。
【００２２】
なお、「予定された深さ」が「予定された厚さ」よりも小とすれば、研磨工程後は、図３に示した状態となる。この場合、チッピングが防止でき、さらに、半導体基板１が細かく分離されていないので、管理がしやすい。切り込み３底部の半導体基板１は、他の部位よりも薄くなっているので、容易にへき開し、その結果として、半導体基板は集積回路毎のチップに分離される。
【００２３】
本発明に係る化合物半導体装置の製造方法における上記第２の実施の形態の製作フローの断面模式図を図２に示す。
【００２４】
図２の（ａ）は、化合物半導体基板である半導体基板１の１つの主面（これを第１の主面とする）に、集積回路を含む領域２が存在する状態を示す断面図である。図において、集積回路を含む領域２は、縦の破線で３つの部分領域に区別され、各部分領域には１つの集積回路が製作されているものとする。
【００２５】
図２の（ｂ）は、図１の（ａ）に示した状態の半導体基板１の第１の主面に、強度の小さい形成物を保護するため、あるいは、ダイシング時の切削水、切削で生じる微粒子等から集積回路を保護するため、保護膜５を堆積する保護膜堆積工程後の状態を示す断面図である。保護膜５は、裏面（第２の主面）から半導体基板１を研磨する時も、集積回路を保護できる。なお、下記の切り込み形成工程に移る前に、あらかじめ集積回路を分離する工程を設け、その工程によって、切り込み形成前に、各集積回路を、ダイシングまたはエッチングによって、分離しておいてもよい（図示せず）。
【００２６】
図２の（ｃ）は、図２の（ｂ）に示した状態の第１の主面の、集積回路が製作されていない部位に、ダイシングによって、予定された深さの切り込み３を形成する切り込み形成工程後の状態を示す断面図である。ここで、上記の「予定された深さ」は、下記の「予定された厚さ」に等しいものとする。ここまでの工程では、基板厚さが十分厚いままなので、基板に十分な強度があるため、基板の取扱が容易である。なお、すでに述べたように、図２の（ｃ）に示した状態の保護膜５を除去して、図１の（ｂ）に示した状態にし、それ以降は、図１に示した工程に従って、化合物半導体装置を製造してもよい。
【００２７】
図２の（ｄ）は、図２の（ｃ）に示した状態の半導体基板１の厚さが予定された厚さになるまで半導体基板１の第２の主面を研磨する研磨工程後の状態を示す断面図である。「予定された深さ」が「予定された厚さ」に等しいので、この研磨工程によって、半導体基板１は集積回路毎のチップに分離される。ここで、半導体基板１が小さく分離されるので、基板厚さが薄くても、その取扱が容易である。
【００２８】
上記の工程によって、強度の小さい形成物を保護し、あるいは、ダイシング時の切削水、切削で生じる微粒子等から集積回路を保護しながら、化合物半導体装置を、基板の取扱が容易な工程によって製造することができる。
【００２９】
なお、「予定された深さ」が「予定された厚さ」よりも小とすれば、研磨工程後は、図４に示した状態となる。この場合、チッピングが防止でき、さらに、半導体基板１が細かく分離されていないので、管理がしやすい。切り込み３底部の半導体基板１は、他の部位よりも薄くなっているので、容易にへき開し、その結果として、半導体基板は集積回路毎のチップに分離される。
【００３０】
［実施の形態例１］
ＩｎＰ基板またはＧａＡｓ基板表面上に集積回路を製作した後、製作された集積回路をダイシングにより分離し、さらに、下地基板にダイシングにより、１００μｍ〜２００μｍ深さの切り込みを入れる。次に、ＳｉＮパッシベーション膜を堆積する。つぎに、１００μｍ〜２００μｍの厚さになるまで、基板を裏面から研磨する。このとき、基板を、切込みを入れた深さに等しくあるいはそれよりも薄くして、基板が集積回路毎のチップに分離するようにする。
【００３１】
［実施の形態例２］
ＩｎＰ基板またはＧａＡｓ基板表面上に集積回路を製作した後、保護膜としてレジストを塗布（堆積）する。次にダイシングにより、１００μｍ〜２００μｍ深さの切り込みを入れる。次に、１００μｍ〜２００μｍの厚さになるまで、基板を裏面から研磨する。このとき、基板を、切込みを入れた深さに等しくあるいはそれよりも薄くして、基板が集積回路毎のチップに分離するようにする。
【００３２】
［実施の形態例３］
ＩｎＰ基板またはＧａＡｓ基板表面上に集積回路を製作した後、強度の小さい形成物を保護するため、レジストを塗布する。つぎに、製作された集積回路をダイシングにより分離し、さらに、下地基板にダイシングにより、１００μｍ〜２００μｍ深さの切り込みを入れる。次に、レジストを除去した後、ＳｉＮパッシベーション膜を堆積する。つぎに、１００μｍ〜２００μｍの厚さになるまで、基板を裏面から研磨する。このとき、基板を、切込みを入れた深さに等しくあるいはそれよりも薄くして、基板が集積回路毎のチップに分離するようにする。
【００３３】
［実施の形態例４］
ＩｎＰ基板またはＧａＡｓ基板表面上に集積回路を製作した後、レジストを塗布し、フォトリソラフィ工程により、切断する箇所のレジストを除去する。つぎに、製作された集積回路をエッチングにより分離し、さらに、下地基板に、ダイシングまたはエッチングにより、１００μｍ〜２００μｍ深さの切り込みを入れる。次に、レジストを除去した後、ＳｉＮパッシベーション膜を堆積する。つぎに、１００μｍ〜２００μｍの厚さになるまで、基板を裏面から研磨する。このとき、基板を、切込みを入れた深さに等しくあるいはそれよりも薄くして、基板が集積回路毎のチップに分離するようにする。
【００３４】
［実施の形態例５］
ＩｎＰ基板またはＧａＡｓ基板表面上に集積回路を製作した後、保護膜としてレジストを塗布する。次にダイシングにより、１００μｍ〜２００μｍ深さの切り込みを入れる。次に、基板を裏面から研磨する。このとき、基板厚さが、切り込み深さより１００μｍ程度厚くなるようにする。
【００３５】
［実施の形態例６］
ＩｎＰ基板またはＧａＡｓ基板表面上に集積回路を製作した後、強度の小さい形成物を保護するため、レジストを塗布する。つぎに、製作された集積回路をダイシングにより分離し、さらに、下地基板にダイシングにより、１００μｍ〜２００μｍ深さの切り込みを入れる。次に、レジストを除去した後、ＳｉＮパッシベーション膜を堆積する。つぎに、基板を裏面から研磨する。このとき、基板厚さが、切り込み深さより１００μｍ程度厚くなるようにする。
【図面の簡単な説明】
【００３６】
【図１】本発明に係る化合物半導体装置の製造方法における第１の実施の形態の製作フローの断面模式図（「予定された深さ」が「予定された厚さ」に等しい場合）である。
【図２】本発明に係る化合物半導体装置の製造方法における第２の実施の形態の製作フローの断面模式図（「予定された深さ」が「予定された厚さ」に等しい場合）である。
【図３】本発明に係る化合物半導体装置の製造方法における第１の実施の形態の製作フロー完了時の断面模式図（「予定された深さ」が「予定された厚さ」よりも小の場合）である。
【図４】本発明に係る化合物半導体装置の製造方法における第２の実施の形態の製作フロー完了時の断面模式図（「予定された深さ」が「予定された厚さ」よりも小の場合）である。
【符号の説明】
【００３７】
１：半導体基板、２：集積回路を含む領域、３：切り込み、４：パッシベーション膜、５：保護膜。
【図１】
2009146923.tif 000003
【図２】
2009146923.tif 000004
【図３】
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【図４】
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