(57)【要約】グローバルビット線とグローバルワード線とに接続される記憶素子がマトリクス状に配置されてなる記憶ブロックが、グローバルビット線を共有して記憶ブロック列を構成すると共に、記憶ブロック列がグローバルワード線配線方向に展開される半導体記憶装置について、互いに隣接する少なくとも二つの記憶ブロック列を被冗長ユニットとして、被冗長ユニットごとに、記憶ブロック列との間でグローバルビット線を共有する冗長ブロックを、被冗長ユニットに含まれる記憶ブロック列数より少ない数の記憶ブロックを冗長するために備える。製造や回路の最適化による歩留まり向上の時点で欠陥救済に必要最小限の冗長記憶ブロックを備えることができ、半導体記憶装置のチップダイサイズの増大を必要最小限に抑制しながら冗長救済効率を向上させることができる。【特許請求の範囲】
【請求項１】
ビット線とビット線に交差するワード線とに接続される記憶素子がマトリクス状に配置されてなる記憶ブロックが、ビット線配線方向にビット線を共有して記憶ブロック列を構成すると共に、記憶ブロック列がワード線配線方向に展開される半導体記憶装置であって、
互いに隣接する少なくとも二つの記憶ブロック列を被冗長ユニットとし、
被冗長ユニットごとに、記憶ブロック列との間でビット線を共有して配置され、被冗長ユニットに含まれる記憶ブロック列数より少ない数の冗長記憶ブロックを備えることを特徴とする半導体記憶装置。
【請求項２】
冗長記憶ブロックは、被冗長ユニットに含まれる記憶ブロック列ごとに冗長記憶サブブロックに分割して配置され、
各冗長記憶サブブロックは、被冗長ユニットに含まれる記憶ブロック列数についての１を除く因数分解数で、記憶ブロックの記憶容量を除した記憶容量を備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
冗長記憶サブブロックは、記憶ブロック列におけるビット線配線方向の端部に配置されることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
冗長記憶サブブロックは、記憶ブロックが有する記憶容量の単位ごとに、記憶ブロック列のビット線配線方向における両端部のうち何れか一方の端部に配置されることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
冗長記憶サブブロックは、少なくとも、記憶ブロックが有する記憶容量の単位で、第一ウェル領域に配置されることを特徴とする請求項２乃至４の少なくとも何れか一項に記載の半導体記憶装置。
【請求項６】
第一ウェル領域は、少なくとも一つの記憶ブロックが配置される第二ウェル領域の少なくとも一つと電気的に結合されていることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
電気的に結合されている第一および第二ウェル領域は、同一のウェル領域で構成されることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
第一ウェル領域は、記憶ブロックが配置される第二ウェル領域とは電気的に分離して構成されることを特徴とする請求項５に記載の半導体記憶装置。
【請求項９】
冗長記憶ブロックは、被冗長ユニット内に存在する記憶ブロックの未配置領域に配置されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１０】
記憶ブロックの未配置領域とは、所定の記憶ブロックへのアクセス情報が、本来の配置位置に代えて特定配置位置に配置される特定記憶ブロックを示すように置換される場合に、前記アクセス情報による本来の配置位置に残される記憶ブロックの空き領域であることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
請求項２に記載の半導体記憶装置の冗長方法であって、
入力されたアドレスの記憶素子を含む記憶ブロックが冗長対象であるか否かを、冗長対象が複数ある場合には冗長対象の識別子と共に判定する冗長判定ステップと、
判定された冗長対象を、前記因数分解数の記憶容量ごとに記憶ブロック内の記憶素子を識別するアドレスと必要に応じて前記識別子とに応じて、冗長記憶サブブロックを割り当てる冗長置換ステップとを有することを特徴とする半導体記憶装置の冗長方法。
【請求項１２】
前記アドレスは、記憶ブロックにおいてワード線を識別するロウアドレスであることを特徴とする請求項１１に記載の半導体記憶装置の冗長方法。
【請求項１３】
前記アドレスおよび前記識別子は、冗長時、冗長記憶サブブロックが配置されている記憶ブロック列を識別するコラムアドレスとして認識されることを特徴とする請求項１１に記載の半導体記憶装置の冗長方法。
【発明の詳細な説明】
【技術分野】  本発明は、アクセス不良の記憶素子を救済する冗長救済機能を備える半導体記憶装置とその冗長方法に関するものである。特に、チップダイ上の面積効率と救済効率との両立を図る冗長救済機能に関するものである。
【背景技術】  予備の記憶素子を備えた冗長領域を備えておき、半導体記憶装置の記憶素子または記憶素子に繋がるビット線等に欠陥がある場合に、アクセス対象の記憶素子アドレスをもって冗長領域の記憶素子にアクセスする冗長救済が広く行われている。
冗長救済機能として不揮発性記憶装置を例にとると、複数の記憶素子が繋がるビット線を冗長単位として冗長ビット線に置き替えることにより冗長救済を行うコラム冗長機能に加え、所定数の記憶素子で構成されるメモリブロックごとにデータ消去等の一括動作が行なわれる場合に、メモリブロックを冗長単位として冗長記憶ブロックに置き替えることにより冗長救済が可能なブロック冗長機能が備えられる場合がある。
ここで、ブロック冗長機能について着目する。半導体記憶装置において冗長記憶ブロックによる冗長救済効率は、チップダイにおける占有面積の増大との間でトレードオフの関係にある。以下、従来より提案されている冗長記憶ブロックの配置構成について概観する。
下記に示す特許文献１では、第２３図に示すように、メモリアーキテクチャ１１０はｎ×ｍのメモリセクタで記憶素子のマトリックス１１１が構成されている。マトリックス１１１中に配置されるメモリセクタは、Ｖ１、Ｖ２、・・・、Ｖｎと表示された垂直セクタグループおよびＨ１、Ｈ２、・・・、Ｈｍと表示された水平セクタグループとで構成され、各垂直セクタグループＶ１、Ｖ２、・・・、Ｖｎに対し、各々１つの行冗長セクタＲ１、Ｒ２、・・・、Ｒｎが設けられている。
行デコーダ１１２および垂直セクタグループごとに故障の行アドレスを記憶しておくメモリマトリックス１１４には、アクセス対象の行アドレスＡＤｒが供給され、行アドレスＡＤｒが故障の行アドレスに一致する場合に、マトリックス１１４から行デコーダ１１２および列デコーダ１１３に冗長セル行への選択信号が出力される。故障の行アドレスを含むセクタは、このセクタを含む垂直セクタグループに属する冗長セクタに置換される。冗長セクタへの置換は垂直セクタグループごとに行なわれる。
また、下記に示す特許文献２では、第２４図に示すように、ワードラインデコーダＷＬＤＥＣ、ビットラインデコーダＡＢＬＤＥＣ、およびソースラインデコーダＡＳＬＤＥＣは、それぞれ１６個のセルアレイＡＣＬＡごとに設けられている。セルアレイＡＣＬＡはビットラインに沿って６４個のセクタと２個の冗長セクタから構成されている。２つの冗長セクタはセルアレイＡＣＬＡの両端に配置されている。
冗長セクタへの置換は、セルアレイＡＣＬＡごとに故障の列アドレスを冗長列に置き替えることにより行われる。故障の列アドレスを含むセクタは、このセクタを含むセルアレイＡＣＬＡに属する冗長セクタに置換される。冗長セクタへの置換はセルアレイＡＣＬＡごとに行なわれる。
また、下記に示す非特許文献では、第２５図に示すように、記憶素子アレイ領域を４つのバンクに区画し、バンクに挟まれた中央部に周辺回路を配置するフラッシュメモリにおいて、周辺回路が配置されている中央部の一画に４つの冗長セクタを追加して構成されている。各冗長セクタはどのバンクに属するメモリセクタとも置換可能に構成されている。
冗長セクタ内の各記憶素子は専用のワード線および専用のビット線に接続されており、専用のロウデコーダおよび専用のコラムデコーダで制御される。
ここで、前述の先行技術文献は以下の通りである。
【特許文献１】特開２００１−２２９６９１号公報
【特許文献２】特開２００２−２６９９９４号公報
【非特許文献１】ＩＥＥＥ  Ｊ．ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｏｕｉｔｓ，ｖｏｌ．３７，ｐｐ．１４８５−１４９２，Ｎｏｖ．２００２
上記特許文献１、２に記載の技術では、垂直セクタグループごと（特許文献１）またはセルアレイＡＣＬＡごと（特許文献２）に冗長セクタが備えられており、救済可能なアクセス不良箇所を増やすことができ、半導体記憶装置の歩留まり向上に寄与するものではある。
しかしながら、半導体記憶装置におけるアクセス不良は全製造期間を通して一定であることはなく、製造工程や回路機能の改善を通して減少していくことが一般的である。製品化の初期段階において必要とされた多数の冗長セクタがその後の改善により不要となる場合が考えられる。この場合、使用されない多数の冗長セクタがチップダイ上に残存することとなりチップサイズの増大を招来するおそれがある。チップサイズの増大は半導体ウェハーあたりの有効チップ数の減少を意味し、冗長セクタによる欠陥救済を考慮しても、垂直セクタグループ等の小単位ごとに冗長セクタを備えることによる有効チップ数の減少によりチップあたりの製造コストの増大を招くおそれがあり問題である。
ここで、上記非特許文献では、冗長セクタの数を制限することにより、未使用の冗長セクタによるチップサイズの増大といった問題の改善を図るものではある。
しかしながら、上記非特許文献では、冗長セクタはバンク間の周辺回路領域に配置されるものであり、各バンクのメモリセクタに接続されるものとは異なる専用のワード線および専用のビット線に接続され、更に、専用のロウデコーダおよび専用のコラムデコーダを備えるものである。
これらの専用配線および専用回路はよりチップサイズの増大を招来するおそれがあり、同様に、半導体ウェハーあたりの有効チップ数の減少に伴うチップあたりの製造コストの増大を招くおそれがあり問題である。
本発明は前記従来技術の少なくとも１つの問題点を解消するためになされたものであり、チップダイの面積増加を抑えながら効率的な冗長救済を可能とする冗長記憶ブロックの配置を提供することができると共に、冗長記憶ブロックに対して効率の良いバイアス印加を行うことができる半導体記憶装置および半導体記憶装置の冗長方法を提供することを目的とする。
【発明の開示】
前記目的を達成するためになされた本発明の半導体記憶装置は、ビット線とビット線に交差する方向に配線されるワード線とに接続される記憶素子がマトリクス状に配置されてなる記憶ブロックが、ビット線配線方向にビット線を共有して記憶ブロック列を構成すると共に、記憶ブロック列がワード線配線方向に展開されており、互いに隣接する少なくとも二つの記憶ブロック列を被冗長ユニットとし、被冗長ユニットごとに、記憶ブロック列との間でビット線を共有して配置され、被冗長ユニットに含まれる記憶ブロック列数より少ない数の冗長記憶ブロックを備えることを特徴とする。
上記の半導体記憶装置では、冗長記憶ブロックは、被冗長ユニットを構成する記憶ブロック列の列数より少ない数の記憶ブロックを冗長する。また、記憶ブロック列との間でビット線を共有して配置される。
これにより、半導体記憶装置の製造工程や回路機能の改善を通して、製造や回路が最適化されるに伴って歩留まりが改善された時点で、半導体記憶装置の冗長に必要十分な冗長記憶ブロックを備えることができ、半導体記憶装置のチップダイサイズの増大を必要最小限に抑制しながら冗長効率を向上させることができる。
また、冗長記憶ブロックが記憶ブロック列ごとに存在せず所定の記憶ブロック列に局在することとなるが、ビット線が共用されるので冗長記憶ブロックに専用のビット線を引き回す必要はなく、専用のコラムデコーダやプリチャージ回路等の専用制御回路は不要である。冗長記憶ブロック自体が必要最小限の配置数であることと相俟って、冗長記憶ブロックの配置に伴うチップダイ上の占有面積の増加を必要最小限に抑制することができる。
また、本発明の半導体記憶装置について、冗長記憶ブロックは、被冗長ユニットに含まれる記憶ブロック列ごとに冗長記憶サブブロックに分割して配置され、各冗長記憶サブブロックは、被冗長ユニットに含まれる記憶ブロック列数についての１を除く因数分解数で、記憶ブロックの記憶容量を除した記憶容量を備えることを特徴とする。更に、冗長記憶サブブロックは、記憶ブロック列におけるビット線配線方向の端部に配置される。
これにより、冗長記憶ブロックが、各記憶ブロック列の端部に分散配置されるので、記憶ブロック列の端部に冗長記憶ブロックが突出配置されることはない。突出配置されることに伴う配線の回り込み等の非効率なレイアウトを回避することができ、記憶ブロックが展開されている記憶領域の周縁の凹凸を緩和して配線効率の良いレイアウトを実現することができる。
また、冗長記憶サブブロックは、記憶ブロックが有する記憶容量の単位ごとに、記憶ブロック列のビット線配線方向における両端部のうち何れか一方の端部に配置されることを特徴とする。
これにより、記憶ブロックが有する記憶容量の単位ごとに、冗長記憶サブブロックが近接配置されるため、記憶素子が不揮発性記憶素子である場合の一括消去等のバイアス印加が容易に行われる。
更に、冗長記憶サブブロックは、少なくとも、記憶ブロックが有する記憶容量の単位で、第一ウェル領域に配置されることを特徴とする。これにより、冗長の記憶容量単位で、同一の第一ウェル領域に冗長記憶サブブロックが配置されるので、ウェル領域へのバイアス印加を冗長の単位で行うことができる。
このとき、第一ウェル領域が、少なくとも一つの記憶ブロックが配置される第二ウェル領域の少なくとも一つと電気的に結合されていれば、冗長記憶サブブロックが配置されている第一ウェル領域のバイアス印加は、記憶ブロックが配置されている第二ウェル領域用のバイアス回路で行うことができ、専用のバイアス回路を設ける必要がない。ここで、第一ウェル領域と第二ウェル領域とを、同一のウェル領域で構成すれば、自ずと電気的に結合されることとなる。
またこのとき、第一ウェル領域が、記憶ブロックが配置される第二ウェル領域とは電気的に分離して構成されていれば、記憶ブロックが配置される第二ウェル領域とは独立してバイアスを印加することができる。
また、本発明の半導体記憶装置について、冗長記憶ブロックは、被冗長ユニット内に存在する記憶ブロックの未配置領域に配置されることを特徴とする。このとき、記憶ブロックの未配置領域とは、所定の記憶ブロックへのアクセス情報が、本来の配置位置に代えて特定配置位置に配置される特定記憶ブロックを示すように置換される場合に、本来の配置位置に残される記憶ブロックの空き領域である。これにより、半導体記憶装置における記憶ブロックの配置仕様に応じて残される空き領域を有効に利用することができる。この空き領域は、ビット線およびワード線の配線方向に配置展開される記憶ブロックの一角であるので、ビット線およびワード線は共に、周辺の記憶ブロックと共用することができる。専用の配線および専用の制御回路は不要であり、冗長記憶ブロック用に専用の配置領域を確保する必要もない。冗長記憶ブロックを配置することによるチップダイ上の占有面積の増大はない。
ここで、特定記憶ブロックとは、例えば、不揮発性記憶装置におけるシステム起動情報が格納されているブートブロックであり、特定配置領域とは、バンク等の所定記憶領域における先頭位置に配置される場合がある。
また、前記目的を達成するためになされた本発明の半導体記憶装置の冗長方法は、被冗長ユニットに含まれる記憶ブロック列ごとに冗長記憶ブロックが冗長記憶サブブロックに分割して配置され、各冗長記憶サブブロックは、被冗長ユニットに含まれる記憶ブロック列数についての１を除く因数分解数で記憶ブロックの記憶容量を除した記憶容量を備える場合に、入力されたアドレスの記憶素子を含む記憶ブロックが冗長対象であるか否かを、冗長対象が複数ある場合には冗長対象の識別子と共に判定する冗長判定ステップと、判定された冗長対象を、因数分解数の記憶容量ごとに記憶ブロック内の記憶素子を識別するアドレスと必要に応じて識別子とに応じて、冗長記憶サブブロックを割り当てる冗長置換ステップとを有することを特徴とする。
上記の半導体記憶装置の冗長方法では、冗長対象を、記憶ブロック列数を因数分解した数に分割して冗長記憶サブブロックに割り当てる際、記憶ブロック内の記憶素子を識別するアドレスを利用して行うことができる。更に、冗長対象が複数ある場合には、各々を識別する識別子を利用して割り当てられる冗長記憶サブブロックが決定される。
このアドレスが記憶ブロックにおいてワード線を識別するロウアドレスであれば、所定ロウアドレス単位で分割して冗長記憶サブブロックに割り当てることができる。冗長記憶サブブロックのワード線配線方向の幅を記憶ブロックの幅と同じにすることができる。
このとき、アドレスおよび識別子を、冗長記憶サブブロックが配置されている記憶ブロック列を識別するコラムアドレスとして認識すればよい。
【図面の簡単な説明】  第１図は、半導体記憶装置における記憶ブロック配置を例示するレイアウト模式図である。
第２図は、第一実施形態に係る冗長記憶ブロックの分割配置を示すレイアウト模式図である。
第３図は、記憶ブロックの回路図である。
第４図は、冗長記憶サブブロックを示す回路図である。
第５図は、第一実施形態における、記憶ブロックから冗長記憶サブブロックへの割付を示す概念図である。
第６図は、第一実施形態のグローバルワード線デコード回路である。
第７図は、第一実施形態のローカルワード線選択回路である。
第８図は、消去動作時におけるグローバルワード線の負バイアス印加回路である。
第９図は、第一実施形態のビット線選択信号デコード回路である。
第１０図は、第二実施形態に係る冗長記憶ブロックの配置を示すレイアウト模式図である。
第１１図は、第二実施形態のグローバルワード線デコード回路である。
第１２図は、第二実施形態のローカルワード線選択回路である。
第１３図は、第二実施形態のビット線選択信号デコード回路である。
第１４図は、第三実施形態に係る冗長記憶ブロックの配置を示すレイアウト模式図である。
第１５図は、第四実施形態における、記憶ブロックから冗長記憶サブブロックへの割付を示す概念図である。
第１６図は、第四実施形態のグローバルワード線デコード回路である。
第１７図は、第四実施形態のローカルワード線選択回路である。
第１８図は、第四実施形態のビット線選択信号デコード回路である。
第１９図は、第一実施形態に係る冗長記憶ブロックの分割配置において、冗長記憶ブロックを含む第一のウェル分割例を示すレイアウト模式図である。
第２０図は、第一のウェル分割例についてのウェルバイアス回路である。
第２１図は、第一実施形態に係る冗長記憶ブロックの分割配置において、冗長記憶ブロックを含む第二のウェル分割例を示すレイアウト模式図である。
第２２図は、第二のウェル分割例についてのウェルバイアス回路である。
第２３図は、特許文献１の冗長セクタ構成を示す概念図である。
第２４図は、特許文献２の冗長セクタ構成を示す概念図である。
第２５図は、非特許文献の冗長セクタ構成を示す概念図である。
【発明を実施するための最良の形態】  以下、本発明の半導体記憶装置および半導体記憶装置の冗長方法について具体化した実施形態を第１図乃至第２２図に基づき図面を参照しつつ詳細に説明する。
第１図は、半導体記憶装置において記憶素子領域を所定の記憶容量ごとに制御するための記憶ブロックの配置構成を示す一例である。図では半導体記憶装置として不揮発性記憶装置であるフラッシュメモリを例にとり、記憶ブロックの配置を示している。
フラッシュメモリにおいては、記憶ブロックの単位は一括消去を行う最小の記憶容量単位である、いわゆるセクタ単位で構成されていることが一般的である。この記憶ブロックが縦横の各々の方向にマトリクス状に配置されている。以下の説明においては、縦方向に記憶ブロックを貫いてグローバルビット線が配線され、横方向にグローバルワード線が配線されているものとして説明する。縦方向に記憶ブロック群が整列して記憶ブロック列を構成している。また、縦方向をロウ方向、横方向をコラム方向と称する。
更に、記憶素子領域は、個々に独立にアクセス制御が行われるバンクに分割されている。バンクに分割する際の記憶素子領域の分け方は仕様により様々であるが、第１図では、大容量を確保するラージバンクを２バンク（バンクＢ、バンクＣ）備え、比較的小容量で構成されるスモールバンクを２バンク（バンクＡ、バンクＤ）備える構成である。スモールバンク（バンクＡ、Ｄ）の各々には、１セクタ容量の記憶ブロックがブートセクタとしてシステムブート時の起動プログラム等の格納領域として割り当てられている。この場合、ブートセクタはその特殊性から、バンク内の先頭アドレスに配置されると共に、バンク上端部に分割して配置される場合がる。この特殊配置によりバンクＡ、Ｄ内には、１記憶ブロックの区画が記憶ブロックの未配置領域１１Ａ、１１Ｄとして残ることとなる。
第１図のバンク構成を有する半導体記憶装置に対して冗長記憶ブロックを配置する場合の第一実施形態を第２図に示す。第一実施形態では、ラージバンク（バンクＢ、Ｃ）に配置される場合を例にとり説明する。冗長記憶ブロックが記憶ブロック列の最下端に分割して配置される場合の実施形態である。
以下の説明では、バンクＢについて説明するが、バンクＣについても同様な構成とすることができることは言うまでもない。また、スモールバンク（バンクＡ、Ｄ）についても同様な構成とすることができる。
記憶ブロック列を識別するアドレスをアドレス信号Ａｅ、Ａｆとする。バンクＢに配置され、図中、左端から右方に向かうコラム方向に、ｍ＝０乃至３で識別される４列の記憶ブロック列は、（Ａｅ、Ａｆ）＝（０、０）、（０、１）、（１、０）、（１、１）で選択される。また、記憶ブロックのロウム方向を識別するのは、図示しない所定ビット位置にある所定ビット数のアドレスであり、記憶ブロック行識別信号ＳＥＬｎ（ｎ＝０、１、・・・）により識別されるものとする。
第３図および第４図には、記憶ブロックおよび分割された冗長記憶ブロックについての回路図が示されている。
第３図に示す記憶ブロックでは、ロウ方向に並んだ８素子の記憶素子ＭＣがコラム方向に４列に配置されており、列ごとに接地電位を含む所定電位に接続される基準電圧ＡＲＶＳＳとローカルビット線ＬＢＬｍ（０）、ＬＢＬｍ（１）、ＬＢＬｍ（２）、ＬＢＬｍ（３）に接続されている。
ローカルビット線ＬＢＬｍ（０）、ＬＢＬｍ（１）、ＬＢＬｍ（２）、ＬＢＬｍ（３）は、選択トランジスタＭＹを介して、各々グローバルビット線ＧＢＬｍ（０）、ＧＢＬｍ（１）、ＧＢＬｍ（２）、ＧＢＬｍ（３）に接続される。グローバルビット線とローカルビット線との電気的な接続は、選択トランジスタＭＹの導通により行われる。グローバルビット線ＧＢＬｍ（０）およびＧＢＬｍ（１）についてはビット線選択信号ＳＥＣｎ（０）により、グローバルビット線ＧＢＬｍ（２）およびＧＢＬｍ（３）についてはビット線選択信号ＳＥＣｎ（１）により、導通制御が行われる。
記憶素子ＭＣの選択は、グローバルワード線ＧＷＬｎ（０）乃至ＧＷＬｎ（３）とローカルワード線選択信号ＶＷＬｍ（０）、ＶＷＬｍ（１）とにより、選択トランジスタＭＸが選択されて、各ローカルワード線ＬＷＬ（０）乃至ＬＷＬ（７）が活性化される。
各記憶素子ＭＣの選択は、ロウ方向の８素子の識別がアドレス信号Ａａ、Ａｂ、Ａｃにより行われると共に、コラム方向の２列ごとの識別がアドレス信号Ａｄにより行われる。これにより、同時に２素子についてグローバルビット線との間で電流径路が確立されデータアクセスが行われる。
第４図に示す冗長記憶サブブロックでは、４列の記憶ブロック列に分割されて配置されるため、列ごとに２素子の記憶素子ＭＣが配置される構成となる。記憶ブロックとグローバルビット線ＧＢＬｍ（０）乃至ＧＢＬｍ（３）を共用することができ、第３図の場合と同様に、冗長ビット線選択信号ＳＥＣＲ（０）、ＳＥＣＲ（１）に選択される選択トランジスタＭＹにより冗長ローカルビット線ＬＢＬＲｍ（０）、ＬＢＬＲｍ（１）、ＬＢＬＲｍ（２）、ＬＢＬＲｍ（３）がグローバルビット線ＧＢＬｍ（０）乃至ＧＢＬｍ（３）に接続される。
第４図の冗長記憶サブブロックは、第３図の記憶ブロックにおいてロウ方向に隣接する２素子ごとに分割された構成を有している。冗長グローバルワード線ＧＷＬＲが、冗長ローカルワード線選択信号ＶＷＬｍ（０）、ＶＷＬｍ（１）により選択される選択トランジスタＭＸを介して冗長ローカルワード線ＬＷＬＲ（０）、ＬＷＬＲ（１）を活性化する。ここで、冗長ローカルワード線選択信号ＶＷＬｍ（０）、ＶＷＬｍ（１）は第３図の記憶ブロックと共用することができる。ロウ方向の２素子は、第３図の場合と同様にアドレス信号Ａａにより識別することができる。
第５図には記憶ブロックが分割されて各記憶ブロック列（ｍ＝０乃至３）にある冗長記憶サブブロックに冗長されることを模式的に示したものである。記憶ブロックのロウ方向に１／４ごとに分割して冗長記憶サブブロックが構成されている。第５図では、ｍ＝１の記憶ブロック列に配置される記憶ブロックを冗長するものとしたが、他の記憶ブロック列（ｍ＝０、２、３）に配置されている場合も同様に、アドレス信号Ａｂ、Ａｃに識別される隣接の２素子ごとに、異なる冗長記憶サブブロックに割り付けられる。具体的には、（Ａｂ、Ａｃ）＝（０、０）で識別される記憶素子はｍ＝０の記憶ブロック列の冗長記憶サブブロックに、（Ａｂ、Ａｃ）＝（１、０）で識別される記憶素子はｍ＝１の記憶ブロック列の冗長記憶サブブロックに、（Ａｂ、Ａｃ）＝（０、１）で識別される記憶素子はｍ＝２の記憶ブロック列の冗長記憶サブブロックに、（Ａｂ、Ａｃ）＝（１、１）で識別される記憶素子はｍ＝３の記憶ブロック列の冗長記憶サブブロックに、各々分割されて置換される。
第６図乃至第９図には、第３図および第４図の回路構成に基づき、冗長救済時に分割置換を実現する回路例を示す。第６図にグローバルワード線デコード回路を、第７図にローカルワード線選択回路を、第８図にグローバルワード線における消去動作時の負バイアス印加回路を示す。第９図にビット線選択信号デコード回路を示す。
第６図において、非冗長時のグローバルワード線デコード回路では、アドレス信号Ａｂ、Ａｃの各論理組み合わせに対して論理積演算が行われてサブブロック識別信号ＧＷｎ（０）乃至ＧＷｎ（３）が出力され、記憶ブロックにおいてロウ方向の８素子が２素子ごとのサブブロックに識別される。更に、サブブロック識別信号ＧＷｎ（０）乃至ＧＷｎ（３）の各々は、非冗長信号ＲＥＤ／と記憶ブロック行識別信号ＳＥＬｎとによる論理積演算出力信号との間で論理積演算され、グローバルワード線信号ＧＷＬｎ（０）乃至ＧＷＬｎ（３）が出力される。ここで、非冗長信号ＲＥＤ／と記憶ブロック行識別信号ＳＥＬｎとの論理積演算出力は、非冗長であることを示す非冗長信号（ＲＥＤ／＝Ｈｉ）と記憶ブロック行が選択されていることを示す記憶ブロック行識別信号（ＳＥＬｎ＝Ｈｉ）とに応じて活性化される。非冗長時に選択された記憶ブロック行に対して、アドレス信号Ａｂ、Ａｃにより識別されたサブブロックに対応するグローバルワード線信号（ＧＷＬｎ（０）乃至ＧＷＬｎ（３）のうち何れか一信号）が活性化される。
冗長時のグローバルワード線デコード回路では、アドレス信号Ａｂ、Ａｃに関わらず、非冗長信号ＲＥＤ／の論理反転に応じて冗長グローバルワード線ＧＷＬＲの活性・非活性が制御される。すなわち、冗長時に非冗長信号ＲＥＤ／がローレベルになることに応じて（ＲＥＤ／＝Ｌｏ）、冗長グローバルワード線ＧＷＬＲがハイレベルに活性化される。冗長グローバルワード線ＧＷＬＲは、各記憶ブロック列に分割配置されている冗長記憶サブブロックを貫いて共通に配線されており、冗長時に活性化することにより全ての冗長記憶サブブロックに共通に活性信号を供給することができる。
第７図では、ローカルワード線選択信号ＶＷＬ０（０）乃至ＶＷＬ３（１）の選択回路である。アドレス信号Ａａ、Ａｅ、Ａｆの各論理組み合わせが、非冗長信号ＲＥＤ／と共にナンド論理ゲートに入力されており、非冗長時（ＲＥＤ／＝Ｈｉ）に８組み合わせのアドレス信号Ａａ、Ａｅ、Ａｆのうち一つが選択されてローレベルを出力する。ローレベルの出力信号が入力された後段のナンド論理ゲートは、他の２つの入力信号に関わらずハイレベルの信号が出力され、何れか一つのローカルワード線選択信号（ＶＷＬ０（０）乃至ＶＷＬ３（１）のうちの何れか一つ）が選択される。アドレス信号Ａｅ、Ａｆにより記憶ブロック列（ｍ＝０乃至３）のうちの一つが選択されると共に（第２図、参照）、アドレス信号Ａａにより記憶ブロック列のローカルワード線選択信号ＶＷＬｍ（０）またはＶＷＬｍ（１）（ｍ＝０乃至３）（第２図、第３図、参照）が選択される。
後段のナンド論理ゲートに入力される三つの信号のうち、第二の入力信号は非イレーズ信号Ｅｒａｓｅ／である。消去時にローレベルとなり、ローカルワード線選択信号ＶＷＬ０（０）乃至ＶＷＬ３（１）を一括してハイレベルに活性化し、グローバルワード線が各ローカルワード線に接続されることとなる。第８図に示す消去動作時におけるグローバルワード線ＧＷＬ、および冗長グローバルワード線ＧＷＬＲの負バイアス回路により、冗長時（ＲＥＤ／＝Ｌｏ）に非イレーズ信号Ｅｒａｓｅ／がローレベルであることによりスイッチが導通して、冗長グローバルワード線ＧＷＬＲが負電圧にバイアスされる。冗長グローバルワード線ＧＷＬＲが冗長記憶ブロックを構成する全ての冗長記憶サブブロックに共通に接続されているため、冗長記憶ブロックに対して一括消去動作を行うことができる。
第三の入力信号は論理和演算回路の出力信号である。この論理和演算回路には、非冗長信号ＲＥＤ／と、サブブロック識別信号ＧＷｎ（０）乃至ＧＷｎ（３）の各々とローカルワード線選択信号（ＶＷＬｍ（０）またはＶＷＬｍ（１）（ｍ＝０乃至３）の何れか一方）を選択するアドレス信号Ａａとのナンド論理ゲート回路の出力信号とが入力されている。冗長時（ＲＥＤ／＝Ｌｏ）、サブブロック識別信号とアドレス信号Ａａとが共にハイレベルとなる場合に、論理和演算回路の出力信号がローレベルとなる。記憶ブロックのロウ方向８素子のうち２素子ごとのサブブロックがサブブロック識別信号ＧＷｎ（０）乃至ＧＷｎ（３）により識別され、記憶ブロック列ごとに配置された冗長記憶サブブロックを識別する。具体的には、記憶ブロックでサブブロック識別信号ＧＷｎ（０）により識別される２素子のブロック行は、ｍ＝０の記憶ブロック列にある冗長記憶サブブロック置換される。以下同様に、サブブロック識別信号ＧＷｎ（１）乃至ＧＷｎ（３）の各々により識別される２素子のブロック行は、ｍ＝１乃至３の各々の記憶ブロック列にある冗長記憶サブブロック置換される。冗長記憶サブブロック内の識別はアドレス信号Ａａにより行われる。
第９図において、非冗長時のビット線選択信号デコード回路では、非冗長信号ＲＥＤ／と記憶ブロック行識別信号ＳＥＬｎとによるナンド論理ゲートの出力信号と、アドレス信号Ａｄおよびその逆相信号とが、各々ノア論理ゲートに入力され、ビット線選択信号ＳＥＣｎ（０）およびＳＥＣｎ（１）が出力される。非冗長であることを示す非冗長信号（ＲＥＤ／＝Ｈｉ）と記憶ブロック行が選択されていることを示す記憶ブロック行識別信号（ＳＥＬｎ＝Ｈｉ）とに応じてナンド論理ゲートからローレベルの出力信号が出力されることに応じて、アドレス信号Ａｄおよびその逆相信号が反転されてビット線選択信号ＳＥＣｎ（０）およびＳＥＣｎ（１）が出力される。ここで、アドレス信号Ａｄとは、第３図に示すように、記憶ブロック内のコラム方向２列ごとの識別信号である。
第９図において、冗長時のビット線選択信号デコード回路では、非冗長時の回路におけるナンド論理ゲートの出力信号に代えて非冗長信号ＲＥＤ／がノア論理ゲートに入力される。冗長時（ＲＥＤ／＝Ｌｏ）、アドレス信号Ａｄおよびその逆相信号に応じてビット線選択信号ＳＥＣｎ（０）およびＳＥＣｎ（１）が出力される。
次に、第１図のバンク構成を有する半導体記憶装置に対して冗長記憶ブロックを配置する場合の第二実施形態を第１０図に示す。第二実施形態では、スモールバンク（バンクＡ、Ｄ）に配置される場合を例にとり説明する。冗長記憶ブロックが記憶ブロック列内の未配置領域に配置される場合の実施形態である。
以下の説明では、バンクＡについて説明するが、バンクＤについても同様な構成とすることができることは言うまでもない。また、ラージバンク（バンクＢ、Ｃ）についても記憶ブロックの未配置領域が存在すれば同様な構成とすることができる。
バンクＡにおいては、先頭番地の記憶ブロックを、ブートセクタとしてバンクの最上位置に記憶ブロック列ごとに分割配置することにより、最下位置に１ブロック分の空き領域が生ずる。第１０図においては、ＳＥＬ１６に示される記憶ブロック行であって、ｍ＝０の記憶ブロック列に記憶ブロックが配置されない未配置領域が存在する。この未領域に冗長記憶ブロックを配置する。尚、第二実施形態における記憶ブロックおよび冗長記憶ブロックは、第３図に示す記憶ブロックと同様の回路構成を有しているものとする。
第１１図乃至第１３図には、第３図の回路構成に基づき冗長救済を実現する回路例を示す。第１１図にグローバルワード線デコード回路を、第１２図にローカルワード線選択回路を、第１３図にビット線選択信号デコード回路を示す。
第１１図において、非冗長時のグローバルワード線デコード回路は、第６図に示す第一実施形態での回路と同様であるのでここでの説明は省略する。冗長時のグローバルワード線デコード回路では、アドレス信号Ａｂ、Ａｃ（第３図、参照）の各々の論理組み合わせに対して論理積演算を行った出力信号が、２つの後段論理積回路に入力される。一方の後段論理積回路には、更に、冗長記憶ブロックが配置されるブロック行を示す記憶ブロック行識別信号ＳＥＬ１６と非冗長信号ＲＥＤ／とが入力される。他方の後段論理積回路には、更に、冗長信号ＲＥＤが入力される。各々の後段論理積回路の出力信号は論理和回路に入力される。一方の論理積回路により非冗長時（ＲＥＤ／＝Ｈｉ）に冗長記憶ブロック行が選択された（ＳＥＬ１６＝Ｈｉ）際、あるいは他方の論理積回路により冗長時（ＲＥＤ＝Ｈｉ）に、アドレス信号Ａｂ、Ａｃに対応するグローバルワード線（ＧＷＬ１６（０）乃至ＧＷＬ１６（３）の何れか一つ）が活性化される。
一方の論理積回路により非冗長時に記憶ブロック行ＳＥＬ１６に配置されている記憶ブロックがアクセスされる際、あるいは他方の論理積回路により冗長時に、ブロック行ＳＥＬ１６のグローバルワード線が活性化する。４本のグローバルワード線のうち何れか一本が選択されて活性化される。冗長記憶ブロックが配置される記憶ブロックの未配置領域は、記憶ブロックが既配置のブロック行ＳＥＬ１６と同一であるため、グローバルワード線を共用することができる。従って、ブロック行ＳＥＬ１６にある記憶ブロックと冗長記憶ブロックとは、同じアドレス信号Ａｂ、Ａｃでグローバルワード線の選択を行うことができる。
第１２図では、ローカルワード線選択信号ＶＷＬ０（０）乃至ＶＷＬ３（１）の選択回路である。アドレス信号Ａａ、Ａｅ、Ａｆの各論理組み合わせが、非冗長信号ＲＥＤ／と共に論理積回路に入力されている。このうちアドレス信号Ａｅ、Ａｆが共にローレベル（Ａｅ／＝Ａｆ／＝Ｈｉ）の場合を除き、論理積回路の出力信号がローカルワード線選択信号ＶＷＬ１（０）乃至ＶＷＬ３（１）となる。すなわち、冗長記憶ブロックが配置されている記憶ブロック列（ｍ＝０）以外の記憶ブロック列（ｍ＝１乃至３）を選択するローカルワード線選択信号ＶＷＬ１（０）乃至ＶＷＬ３（１）が選択される。
ローカルワード線選択信号ＶＷＬ０（０）、ＶＷＬ０（１）の選択は、アドレス信号Ａａ、Ａｅ、Ａｆの論理積回路の出力信号が、冗長信号ＲＥＤとアドレス信号Ａａとによる論積演算結果と、論理和演算されて出力される。記憶ブロック列ｍ＝０の選択信号であり、非冗長時（ＲＥＤ／＝Ｈｉ）、アドレス信号Ａｅ、Ａｆが共にローレベル（Ａｅ／＝Ａｆ／＝Ｈｉ）の場合に、アドレス信号Ａａに応じて選択されると共に、冗長時（ＲＥＤ＝Ｈｉ）、アドレス信号Ａａに対応する信号が選択される。
第１３図において、非冗長時のビット線選択信号デコード回路は、第９図に示す第一実施形態での回路と同様であるのでここでの説明は省略する。冗長時のビット線選択信号デコード回路では、第９図の回路における非冗長信号ＲＥＤ／に代えて、記憶ブロック行識別信号ＳＥＬ１６と冗長信号ＲＥＤとのノア論理ゲートの出力信号がノア論理ゲートに入力される。ＳＥＬ１６の記憶ブロック行において、冗長時（ＲＥＤ／＝Ｌｏ）、アドレス信号Ａｄおよびその逆相信号に応じてビット線選択信号ＳＥＣ１６（０）およびＳＥＣ１６（１）が出力される。
ここで、第１図のバンク構成を有する半導体記憶装置に対して冗長記憶ブロックを配置する場合の第三実施形態を第１４図に示す。第三実施形態では、ラージバンク（バンクＢ）に配置される場合を例にとり説明する。冗長記憶ブロックが所定の記憶ブロック列の最下端に配置される場合の実施形態である。尚、バンクＣ、およびスモールバンク（バンクＡ、Ｄ）についても同様な構成とすることができることは言うまでもない。ラージバンクＢとスモールバンクＡとの間にある周辺回路領域の一部に、記憶ブロック列（ｍ＝３）と同列にグローバルビット線を共用して冗長記憶ブロックを配置する構成である。専用のグローバルビット線およびそのデコード回路等は不要であり、冗長記憶ブロックの配置によるチップダイ上の占有面積を必要最小限に抑えることができる。
尚、記憶ブロック列の最下端に代えて、最上端に冗長記憶ブロックが配置される場合も同様の作用・効果が得られることはいうまでもない。また配置される記憶ブロック列についても、ｍ＝３の他、ｍ＝０乃至２の何れの位置でも同様の作用・効果が得られることはいうまでもない。Ｙデコーダ等の周辺回路や配線等の配置に応じて適宜な位置に配置することができ、周辺領域における回路配置等への影響を最小限に抑制した配置が可能である。
第１５図に示す第四実施形態は、分割された冗長記憶サブブロックが、記憶ブロック列ごとに配置される場合の実施形態である。第一実施形態（第２図）においては、冗長記憶サブブロックは、記憶ブロックがロウ方向に１／４に分割されて構成される場合を示したが、第四実施形態では、冗長記憶サブブロックは、記憶ブロックをロウ方向に１／２に分割して構成されている。第１５図では、ｍ＝０、３の記憶ブロック列に配置される２つの記憶ブロックを冗長する場合を示しており、ｍ＝０または１の記憶ブロック列に配置されている記憶ブロックは、ｍ＝０および１の記憶ブロック列に配置されている冗長記憶サブブロックに、ｍ＝２または３の記憶ブロック列に配置されている記憶ブロックは、ｍ＝２および３の記憶ブロック列に配置されている冗長記憶サブブロックに置換されるものとする。
記憶ブロックは、アドレス信号Ａｂ、Ａｃにより識別されるロウ方向に隣接する４素子ごとに異なる冗長記憶サブブロックに割り付けられる。具体的には、ｍ＝０、１またはｍ＝２、３の記憶ブッロク列に配置されている記憶ブロックは、（Ａｂ、Ａｃ）＝（０、０）および（１、０）で識別される記憶素子は、ｍ＝０またはｍ＝２の記憶ブロック列の冗長記憶サブブロックに、（Ａｂ、Ａｃ）＝（０、１）および（１、１）で識別される記憶素子は、ｍ＝１またはｍ＝３の記憶ブロック列の冗長記憶サブブロックに分割されて置換される。
ここで、ｍ＝０、１の記憶ブロック列で被冗長ユニットを構成し内部に配置されている記憶ブロックの冗長を冗長ａとして冗長信号ＲＥＤａで指示される。また、ｍ＝２、３の記憶ブロック列で被冗長ユニットを構成し内部に配置されている記憶ブロックの冗長を冗長ｂとして冗長信号ＲＥＤｂで指示されるものとする。
一般的に、冗長記憶サブブロックが分割配置される被冗長ユニットにおいて、冗長記憶サブブロックのブロックサイズは、被冗長ユニットを構成する記憶ブロック列の列数の因数分解数（但し、１を除く。）で記憶ブロックのブロックサイズを分割したものとなる。例えば、被冗長ユニットが、第一実施形態に示すように４列の記憶ブロック列で構成されている場合には、因数分解数は２、４となる。従って、冗長記憶サブブロックのブロックサイズは、記憶ブロックに対して、１／２（第５図）、１／４（第１５図）となる。また、被冗長ユニットが、８列の記憶ブロック列で構成されている場合には、因数分解数は２、４、８となる。従って、冗長記憶サブブロックのブロックサイズは、記憶ブロックに対して、１／２、１／４、１／８となる。
第１６図乃至第１８図には、第四実施形態の分割置換を実現する回路例を示す。第１６図にグローバルワード線デコード回路を、第１７図にローカルワード線選択回路を、第１８図にビット線選択信号デコード回路を示す。
第１６図において、非冗長時のグローバルワード線デコード回路は、第６図に示す第一実施形態での回路と同様であるのでここでの説明は省略する。冗長時のグローバルワード線デコード回路では、非冗長信号ＲＥＤａ／およびＲＥＤｂ／の論理積回路の出力信号と、アドレス信号Ａｂおよびその逆相信号とが、各々ノア論理ゲートに入力されて、冗長グローバルワード線信号ＧＷＬＲ（０）およびＧＷＬＲ（１）が出力される。冗長ａ、ｂの少なくとも何れか一方が冗長であることを示す非冗長信号（ＲＥＤａ／＝ＬｏまたはＲＥＤｂ／＝Ｌｏ）に応じて論理積回路からローレベルの出力信号が出力されることに応じて、アドレス信号Ａｂおよびその逆相信号が反転されて冗長グローバルワード線信号ＧＷＬＲ（０）およびＧＷＬＲ（１）が出力される。ここで、アドレス信号Ａｂとは、第３図に示すように、ロウ方向に隣接する２素子を識別するアドレス信号である。
第１７図のローカルワード線選択回路は、第７図に示す第一実施形態の回路図における非冗長信号ＲＥＤ／に代えて、ローカルワード線選択信号ＶＷＬ０（ｘ）およびＶＷＬ１（ｘ）（ｘ＝０、１）の選択については非冗長信号ＲＥＤａ／を、ローカルワード線選択信号ＶＷＬ２（ｘ）およびＶＷＬ３（ｘ）（ｘ＝０、１）の選択については非冗長信号ＲＥＤｂ／を入力したものである。非冗長信号ＲＥＤａ／は冗長ａを示しており、ｍ＝０、１の記憶ブロック列についての冗長を制御し、非冗長信号ＲＥＤｂ／は冗長ｂを示しており、ｍ＝２、３の記憶ブロック列についての冗長を制御する。各選択回路の回路構成は第７図と同様であり同様の作用・効果を奏するのでここでの説明は省略する。
第１８図のビット線選択信号デコード回路は、第９図に示す第一実施形態の回路図における非冗長信号ＲＥＤ／に代えて、非冗長信号ＲＥＤａ／およびＲＥＤｂ／の論理積回路の出力信号を、アドレス信号Ａｄおよびその逆相信号が入力されているノア論理ゲートの他方の入力端子に入力されている。ノア論理ゲートの出力信号として冗長ビット線選択信号ＳＥＣＲ（０）およびＳＥＣＲ（１）が出力される。
アドレス信号Ａｂに代えてアドレス信号Ａｄが入力されている以外は、第１６図の回路と同様の回路構成である。
第１９図乃至第２２図は、第一実施形態に係る冗長記憶ブロックの分割配置において、冗長記憶ブロックを含む記憶ブロック列が収納されるウェル領域の配置について、２つの配置例を示すと共に、各々の配置例についてのウェルバイアス回路を示している。
記憶ブロックおよび冗長記憶ブロックを構成する記憶素子が電気的に書き換え可能な不揮発性記憶素子である場合、ウェル電位を含めた記憶素子の各端子への電圧バイアスにより、記憶情報の書き換えや消去が行われることが考えられる。特に消去動作等、複数の記憶素子に対して同一のアクセス動作を行う場合には、不揮発性記憶装置におけるセクタ消去動作のように、記憶ブロック、冗長記憶ブロック単位で一括してアクセス動作の行われることが好都合である。従って、冗長記憶サブブロックとして記憶ブロック列ごとに分割して配置されている冗長記憶ブロックについては、記憶ブロック列を越えて同一のウェル領域に配置されることが好都合である。
第１９図に示す第一のウェル分割例では、記憶ブロック列を越えて配置されている冗長記憶サブブロックが配置されるウェル領域は、ｍ＝０の記憶ブロック列が配置されているウェル領域と一体に構成され、ｍ＝１乃至３の記憶ブロック列が配置されているウェル領域とは分離された構成とされる。ｍ＝１乃至３の各記憶ブロック列に配置されているウェル領域に対しては各々バイアス回路Ａが備えられ、ｍ＝０の記憶ブロック列および冗長記憶ブロックが配置されているウェル領域に対してはバイアス回路Ｂが備えられており、必要に応じてウェル領域ごとに電圧印加が行なわれる。
第２０図に各々のバイアス回路Ａ、Ｂについての具体例を示す。消去動作時にウェル領域をバイアスする回路である。バイアス回路Ａは、ｍ＝１乃至３の記憶ブロック列が配置されているウェル領域をバイアスする回路である。第２０図では、ｍ＝１（Ａｅ／＝Ａｆ＝Ｈｉ）の記憶ブロック列を識別する場合を示している。アドレス信号Ａｅ／およびＡｆの論理積演算結果とイレーズ信号Ｅｒａｓｅとがナンド論理ゲートに入力され、ウェル領域をバイアスするＰＭＯＳトランジスタを導通制御する。ここでは、ウェル領域がＰウェルＰＷ１およびＮウェルＮＷ１のダブルウェル構造である場合を示している。ｍ＝２、３についても論理積演算回路に入力されるアドレス信号Ａｅ、Ａｆの論理組み合わせに応じて同様に構成することができることは言うまでもない。
消去動作時（Ｅｒａｓｅ＝Ｈｉ）、アドレス信号Ａｅ、Ａｆにより選択されたウェル領域に対して、ナンド論理ゲートの出力信号がローレベルとなってＰＭＯＳトランジスタを導通させることにより、消去時のウェルバイアスとして高電圧レベルバイアス電圧ＶＨで、Ｐ／Ｎウェル領域をバイアスすることができる。
バイアス回路Ｂは、ｍ＝０の記憶ブロック列および冗長記憶ブロックが配置されているウェル領域をバイアスする回路である。バイアス回路Ａにおいてアドレス信号Ａｅ／、Ａｆが入力される論理積演算回路に代えて、ｍ＝０を示すアドレス信号Ａｅ／、Ａｆ／が入力される前段ナンド論理ゲートと、前段ナンド論理ゲートの出力信号と非冗長信号ＲＥＤ／とが入力される後段ナンド論理ゲートとを備えており、後段ナンド論理ゲートの出力信号が、イレーズ信号Ｅｒａｓｅと共に最終段ナンド論理ゲートに入力されて構成されている。
非冗長時（ＲＥＤ／＝Ｈｉ）、ｍ＝０の記憶ブロック列の選択（Ａｅ／＝Ａｆ／＝Ｈｉ）に応じて後段ナンド論理ゲートの出力信号がハイレベルとなるところ、消去動作の設定（Ｅｒａｓｅ＝Ｈｉ）により、最終段ナンド論理ゲートの出力信号がローレベルとなってＰＭＯＳトランジスタを導通させることにより、消去時のウェルバイアスとして高電圧レベルバイアス電圧ＶＨで、Ｐ／Ｎウェル領域をバイアスすることができる。
また、冗長時（ＲＥＤ／＝Ｌｏ）、アドレス信号Ａｅ、Ａｆの論理組み合わせに関わらず後段ナンド論理ゲートの出力信号がハイレベルとなるところ、消去動作の設定（Ｅｒａｓｅ＝Ｈｉ）により、最終段ナンド論理ゲートの出力信号がローレベルとなってＰＭＯＳトランジスタを導通させることにより、消去時のウェルバイアスとして高電圧レベルバイアス電圧ＶＨで、Ｐ／Ｎウェル領域をバイアスすることができる。
第２１図に示す第二のウェル分割例では、記憶ブロック列を越えて配置されている冗長記憶サブブロックが配置されるウェル領域は、ｍ＝０乃至３の何れの記憶ブロック列とも結合されず単独のウェル領域となり、ｍ＝０乃至３の記憶ブロック列が配置されているウェル領域と合わせ各々独立に分離された構成とされる。ｍ＝０乃至３の各記憶ブロック列に配置されているウェル領域に対しては、各々バイアス回路Ａが備えられると共に、冗長記憶ブロックが配置されているウェル領域に対しては、バイアス回路Ｃが備えられており、必要に応じてウェル領域ごとに電圧印加が行なわれる。
第２２図にバイアス回路Ｃについての具体例を示す。消去動作時に冗長記憶ブロックのあるウェル領域をバイアスする回路である。バイアス回路Ａ（第２０図）における論理積回路の出力信号に代えて冗長信号ＲＥＤがナンド論理ゲートに直接入力されている。
非冗長時（ＲＥＤ＝Ｌｏ）、イレーズ信号Ｅｒａｓｅの論理レベルに関わらず、ナンド論理ゲートの出力信号がハイレベルとなってＰＭＯＳトランジスタは非導通状態を維持する。これに対して、冗長時（ＲＥＤ＝Ｈｉ）、消去動作の設定（Ｅｒａｓｅ＝Ｈｉ）が行われることにより、ナンド論理ゲートの出力信号がローレベルとなってＰＭＯＳトランジスタを導通させることにより、消去時のウェルバイアスとして高電圧レベルバイアス電圧ＶＨで、Ｐ／Ｎウェル領域をバイアスすることができる。
以上、詳細に説明したように本実施形態の半導体記憶装置および半導体記憶装置の冗長方法によれば、半導体記憶装置の製造工程や回路機能の改善を通して、製造や回路が最適化されてくるのに伴う歩留まり向上の時点で、半導体記憶装置の欠陥救済に必要十分な冗長記憶ブロックを備えることができ、半導体記憶装置のチップダイサイズの増大を必要最小限に抑制しながら冗長救済効率を向上させることができる。
また、第一実施形態（第２図）によれば、冗長記憶ブロックが、各記憶ブロック列（ｍ＝０乃至３）の端部に分散配置されるので、記憶ブロック列（ｍ＝０乃至３）の端部に冗長記憶ブロックが突出配置されることはない。突出配置されることに伴う配線の回り込み等の非効率なレイアウトを回避することができ、記憶ブロックが展開されている記憶領域の周縁の凹凸を緩和して配線効率の良いレイアウトを実現することができる。
また、第二実施形態（第１０図）によれば、冗長記憶ブロックは、記憶ブロックの未配置領域に配置される。ここで未配置領域とは、例えば、先頭アドレスの記憶ブロックが、ブートプログラムの格納されているブートセクタとして、本来の配置位置に代えてスモールセクタの最上端位置に特定記憶ブロックとして配置される場合に、本来の配置位置に残される記憶ブロックの空き領域である。空き領域を有効に利用することができ、更に、この空き領域は、マトリクス状に配置展開されている記憶ブロックの一角であるので、グローバルビット線およびグローバルワード線は共に、周辺の記憶ブロックと共用することができる。専用の配線および専用の制御回路は不要であり、冗長記憶ブロック用に専用の配置領域を確保する必要もない。冗長記憶ブロックを配置することによるチップダイ上の占有面積の増大はない。
また、第二、第三実施形態によれば（第１０、第１４図）、冗長記憶ブロックが記憶ブロック列（ｍ＝０乃至３）ごとに存在せず所定の記憶ブロック列に局在することとなるが、グローバルビット線が、記憶ブロック列に使用されるグローバルビット線と共用されるので、冗長記憶ブロックに専用のグローバルビット線を引き回す必要はなく、専用のコラムデコーダやプリチャージ回路等の専用制御回路は不要である。冗長記憶ブロック自体が必要最小限の配置数であることと相俟って、冗長記憶ブロックの配置に伴うチップダイ上の占有面積の増加を必要最小限に抑制することができる。
また、第一、第四実施形態によれば（第２、第１５図）によれば、冗長記憶サブブロックは、４列の記憶ブロック列（ｍ＝０乃至３）を被冗長ユニットとする場合、記憶ブロック列ごとに、記憶ブロックをロウ方向に１／４に分割した冗長記憶サブブロックを配置する（第５図）ことの他、１／２に分割した冗長記憶サブブロックを配置する（第１５図）することも可能である。
記憶素子として不揮発性記憶素子を備え、各記憶ブロック列の端部に分割配置された冗長記憶サブブロックが記憶ブロック列のグローバルビット線を共有している場合に（第２図）、冗長記憶ブロック単位での一括消去等のアクセス動作を行うために冗長記憶ブロックが配置されているウェル領域に電圧バイアスの印加が必要となるところ、第一のウェル分割例（第１９図）では、冗長記憶ブロックと記憶ブロックとが配置されているウェル領域が共通となり、バイアス回路Ｂによりバイアス印加を行うことができる。また、第二のウェル分割例（第２１図）では、冗長記憶ブロックのウェル領域が記憶ブロックのウェル領域とは電気的に分離して構成されており、冗長記憶ブロックのウェル領域を単独でバイアスすることができる。
一括消去等のアクセス動作に必要となる必要最小限のウェル領域に対してバイアス印加を行うことができ、バイアス印加の際の時間遅れや消費電流を抑制することができる。
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態では、ラージバンクに対して、各記憶ブロックに冗長記憶サブブロックを分割配置し（第２図）、スモールバンクにある記憶ブロックの未配置領域に冗長記憶ブロックを配置する（第１０図）場合について説明したが、スモールバンクに前者の配置を備える構成も可能であり、空き領域があればラージバンクに後者の配置を備える構成とすることもできる。
更に、ラージバンクとスモールバンクとの間の領域に冗長記憶ブロックを配置する（第１４図）場合も含め、これらの配置構成を任意に組み合わせることも可能である。
本実施形態では、ラージバンクとスモールバンクとが混在するレイアウト構成の半導体記憶装置を例にとり説明したが、本発明はこれに限定されるものではないことはいうまでもない。記憶ブロック内の記憶素子の配置数も本実施形態に限定されるものではない。
【産業上の利用可能性】  以上の説明から明らかなように本発明によれば、チップダイの面積増加を抑えながら効率的な冗長救済を可能とする冗長記憶ブロックの配置を提供することができると共に、冗長記憶ブロックに対して効率の良いバイアス印加を行うことができる半導体記憶装置および半導体記憶装置の冗長方法を提供することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【手続補正書】
【提出日】平成19年1月22日(2007.1.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ビット線とビット線に交差するワード線とに接続される記憶素子がマトリクス状に配置されてなる記憶ブロックが、ビット線配線方向にビット線を共有して記憶ブロック列を構成すると共に、記憶ブロック列がワード線配線方向に展開される半導体記憶装置であって、
互いに隣接する少なくとも二つの記憶ブロック列を被冗長ユニットとし、
被冗長ユニットごとに、記憶ブロック列との間でビット線を共有して配置され、被冗長ユニットに含まれる記憶ブロック列数より少ない数の冗長記憶ブロックを備え、
前記冗長記憶ブロックは、前記被冗長ユニットに含まれる記憶ブロック列ごとに冗長記憶サブブロックに分割して配置され、
前記冗長記憶サブブロックは、前記被冗長ユニットに含まれる記憶ブロック列数についての１を除く因数分解数で、記憶ブロックの記憶容量を除した記憶容量を有することを特徴とする半導体記憶装置。
【請求項２】
冗長記憶サブブロックは、記憶ブロック列におけるビット線配線方向の端部に配置されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
冗長記憶サブブロックは、記憶ブロックが有する記憶容量の単位ごとに、記憶ブロック列のビット線配線方向における両端部のうち何れか一方の端部に配置されることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
冗長記憶サブブロックは、少なくとも、記憶ブロックが有する記憶容量の単位で、第一ウェル領域に配置されることを特徴とする請求項１乃至３の少なくとも何れか一項に記載の半導体記憶装置。
【請求項５】
第一ウェル領域は、少なくとも一つの記憶ブロックが配置される第二ウェル領域の少なくとも一つと電気的に結合されていることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
電気的に結合されている第一および第二ウェル領域は、同一のウェル領域で構成されることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
第一ウェル領域は、記憶ブロックが配置される第二ウェル領域とは電気的に分離して構成されることを特徴とする請求項４に記載の半導体記憶装置。
【請求項８】
ビット線とビット線に交差するワード線とに接続される記憶素子がマトリクス状に配置されてなる記憶ブロックが、ビット線配線方向にビット線を共有して記憶ブロック列を構成すると共に、記憶ブロック列がワード線配線方向に展開される半導体記憶装置であって、
互いに隣接する少なくとも二つの記憶ブロック列を被冗長ユニットとし、
被冗長ユニットごとに、記憶ブロック列との間でビット線を共有して配置され、被冗長ユニットに含まれる記憶ブロック列数より少ない数の冗長記憶ブロックを備え、
前記冗長記憶ブロックは、マトリクス状に配置される個々の記憶ブロックを識別する前記ビット線配線方向の識別子および前記ワード線配線方向の識別子により識別され、前記マトリクス内の記憶ブロックの未配置領域に配置されることを特徴とする半導体記憶装置。
【請求項９】
記憶ブロックの未配置領域とは、所定の記憶ブロックへの前記識別子が、本来の配置位置に代えて特定配置位置に配置される特定記憶ブロックを示すように置換される場合に、前記識別子による本来の記憶ブロックの配置領域であることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記冗長記憶ブロックは、前記ビット線配線方向に同じ識別子で識別される記憶ブロックとビット線を共有することを特徴とする請求項８に記載の半導体記憶装置。
【請求項１１】
前記冗長記憶ブロックは、前記ワード線配線方向に同じ識別子で識別される記憶ブロックとワード線を共有することを特徴とする請求項８に記載の半導体記憶装置。
【請求項１２】
請求項１に記載の半導体記憶装置の冗長方法であって、
入力されたアドレスの記憶素子を含む記憶ブロックが冗長対象であるか否かを、冗長対象が複数ある場合には冗長対象の識別子と共に判定する冗長判定ステップと、
判定された冗長対象を、前記因数分解数の記憶容量ごとに記憶ブロック内の記憶素子を識別するアドレスと必要に応じて前記識別子とに応じて、冗長記憶サブブロックを割り当てる冗長置換ステップとを有することを特徴とする半導体記憶装置の冗長方法。
【請求項１３】
前記アドレスは、記憶ブロックにおいてワード線を識別するロウアドレスであることを特徴とする請求項１２に記載の半導体記憶装置の冗長方法。
【請求項１４】
前記アドレスおよび前記識別子は、冗長時、冗長記憶サブブロックが配置されている記憶ブロック列を識別するコラムアドレスとして認識されることを特徴とする請求項１２に記載の半導体記憶装置の冗長方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】明細書
【発明の名称】半導体記憶装置および半導体記憶装置の冗長方法
【技術分野】
【０００１】
本発明は、アクセス不良の記憶素子を救済する冗長救済機能を備える半導体記憶装置とその冗長方法に関するものである。特に、チップダイ上の面積効率と救済効率との両立を図る冗長救済機能に関するものである。
【背景技術】
【０００２】
予備の記憶素子を備えた冗長領域を備えておき、半導体記憶装置の記憶素子または記憶素子に繋がるビット線等に欠陥がある場合に、アクセス対象の記憶素子アドレスをもって冗長領域の記憶素子にアクセスする冗長救済が広く行われている。
【０００３】
冗長救済機能として不揮発性記憶装置を例にとると、複数の記憶素子が繋がるビット線を冗長単位として冗長ビット線に置き替えることにより冗長救済を行うコラム冗長機能に加え、所定数の記憶素子で構成されるメモリブロックごとにデータ消去等の一括動作が行なわれる場合に、メモリブロックを冗長単位として冗長記憶ブロックに置き替えることにより冗長救済が可能なブロック冗長機能が備えられる場合がある。
【０００４】
ここで、ブロック冗長機能について着目する。半導体記憶装置において冗長記憶ブロックによる冗長救済効率は、チップダイにおける占有面積の増大との間でトレードオフの関係にある。以下、従来より提案されている冗長記憶ブロックの配置構成について概観する。
【０００５】
下記に示す特許文献１では、第２３図に示すように、メモリアーキテクチャ１１０はｎ×ｍのメモリセクタで記憶素子のマトリックス１１１が構成されている。マトリックス１１１中に配置されるメモリセクタは、Ｖ１、Ｖ２、・・・、Ｖｎと表示された垂直セクタグループおよびＨ１、Ｈ２、・・・、Ｈｍと表示された水平セクタグループとで構成され、各垂直セクタグループＶ１、Ｖ２、・・・、Ｖｎに対し、各々１つの行冗長セクタＲ１、Ｒ２、・・・、Ｒｎが設けられている。
【０００６】
行デコーダ１１２および垂直セクタグループごとに故障の行アドレスを記憶しておくメモリマトリックス１１４には、アクセス対象の行アドレスＡＤｒが供給され、行アドレスＡＤｒが故障の行アドレスに一致する場合に、マトリックス１１４から行デコーダ１１２および列デコーダ１１３に冗長セル行への選択信号が出力される。故障の行アドレスを含むセクタは、このセクタを含む垂直セクタグループに属する冗長セクタに置換される。冗長セクタへの置換は垂直セクタグループごとに行なわれる。
【０００７】
また、下記に示す特許文献２では、第２４図に示すように、ワードラインデコーダＷＬＤＥＣ、ビットラインデコーダＡＢＬＤＥＣ、およびソースラインデコーダＡＳＬＤＥＣは、それぞれ１６個のセルアレイＡＣＬＡごとに設けられている。セルアレイＡＣＬＡはビットラインに沿って６４個のセクタと２個の冗長セクタから構成されている。２つの冗長セクタはセルアレイＡＣＬＡの両端に配置されている。
【０００８】
冗長セクタへの置換は、セルアレイＡＣＬＡごとに故障の列アドレスを冗長列に置き替えることにより行われる。故障の列アドレスを含むセクタは、このセクタを含むセルアレイＡＣＬＡに属する冗長セクタに置換される。冗長セクタへの置換はセルアレイＡＣＬＡごとに行なわれる。
【０００９】
また、下記に示す非特許文献では、第２５図に示すように、記憶素子アレイ領域を４つのバンクに区画し、バンクに挟まれた中央部に周辺回路を配置するフラッシュメモリにおいて、周辺回路が配置されている中央部の一画に４つの冗長セクタを追加して構成されている。各冗長セクタはどのバンクに属するメモリセクタとも置換可能に構成されている。
【００１０】
冗長セクタ内の各記憶素子は専用のワード線および専用のビット線に接続されており、専用のロウデコーダおよび専用のコラムデコーダで制御される。
【００１１】
ここで、前述の先行技術文献は以下の通りである。
【特許文献１】：特開２００１−２２９６９１号公報
【特許文献２】：特開２００２−２６９９９４号公報
【非特許文献】：ＩＥＥＥ  Ｊ．  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  ｖｏｌ．３７，ｐｐ．１４８５-１４９２，  Ｎｏｖ．  ２００２
上記特許文献１、２に記載の技術では、垂直セクタグループごと（特許文献１）またはセルアレイＡＣＬＡごと（特許文献２）に冗長セクタが備えられており、救済可能なアクセス不良箇所を増やすことができ、半導体記憶装置の歩留まり向上に寄与するものではある。
【００１２】
しかしながら、半導体記憶装置におけるアクセス不良は全製造期間を通して一定であることはなく、製造工程や回路機能の改善を通して減少していくことが一般的である。製品化の初期段階において必要とされた多数の冗長セクタがその後の改善により不要となる場合が考えられる。この場合、使用されない多数の冗長セクタがチップダイ上に残存することとなりチップサイズの増大を招来するおそれがある。チップサイズの増大は半導体ウェハーあたりの有効チップ数の減少を意味し、冗長セクタによる欠陥救済を考慮しても、垂直セクタグループ等の小単位ごとに冗長セクタを備えることによる有効チップ数の減少によりチップあたりの製造コストの増大を招くおそれがあり問題である。
【００１３】
ここで、上記非特許文献では、冗長セクタの数を制限することにより、未使用の冗長セクタによるチップサイズの増大といった問題の改善を図るものではある。
【００１４】
しかしながら、上記非特許文献では、冗長セクタはバンク間の周辺回路領域に配置されるものであり、各バンクのメモリセクタに接続されるものとは異なる専用のワード線および専用のビット線に接続され、更に、専用のロウデコーダおよび専用のコラムデコーダを備えるものである。
【００１５】
これらの専用配線および専用回路はよりチップサイズの増大を招来するおそれがあり、同様に、半導体ウェハーあたりの有効チップ数の減少に伴うチップあたりの製造コストの増大を招くおそれがあり問題である。
【００１６】
本発明は前記従来技術の少なくとも１つの問題点を解消するためになされたものであり、チップダイの面積増加を抑えながら効率的な冗長救済を可能とする冗長記憶ブロックの配置を提供することができると共に、冗長記憶ブロックに対して効率の良いバイアス印加を行うことができる半導体記憶装置および半導体記憶装置の冗長方法を提供することを目的とする。
【発明の開示】
【００１７】
前記目的を達成するためになされた本発明の半導体記憶装置は、ビット線とビット線に交差する方向に配線されるワード線とに接続される記憶素子がマトリクス状に配置されてなる記憶ブロックが、ビット線配線方向にビット線を共有して記憶ブロック列を構成すると共に、記憶ブロック列がワード線配線方向に展開されており、互いに隣接する少なくとも二つの記憶ブロック列を被冗長ユニットとし、被冗長ユニットごとに、記憶ブロック列との間でビット線を共有して配置され、被冗長ユニットに含まれる記憶ブロック列数より少ない数の冗長記憶ブロックを備え、冗長記憶ブロックは、被冗長ユニットに含まれる記憶ブロック列ごとに冗長記憶サブブロックに分割して配置され、冗長記憶サブブロックは、被冗長ユニットに含まれる記憶ブロック列数についての１を除く因数分解数で、記憶ブロックの記憶容量を除した記憶容量を有することを特徴とする。
【００１８】
上記の半導体記憶装置では、冗長記憶ブロックは、被冗長ユニットを構成する記憶ブロック列の列数より少ない数の記憶ブロックを冗長する。また、記憶ブロック列との間でビット線を共有して配置される。更に、冗長記憶ブロックは、被冗長ユニットに含まれる記憶ブロック列ごとに冗長記憶サブブロックに分割して配置され、各冗長記憶サブブロックは、被冗長ユニットに含まれる記憶ブロック列数についての１を除く因数分解数で、記憶ブロックの記憶容量を除した記憶容量を備えている。
【００１９】
これにより、半導体記憶装置の製造工程や回路機能の改善を通して、製造や回路が最適化されるに伴って歩留まりが改善された時点で、半導体記憶装置の冗長に必要十分な冗長記憶ブロックを備えることができ、半導体記憶装置のチップダイサイズの増大を必要最小限に抑制しながら冗長効率を向上させることができる。
【００２０】
また、冗長記憶ブロックが記憶ブロック列ごとに存在せず所定の記憶ブロック列に局在することとなるが、ビット線が共用されるので冗長記憶ブロックに専用のビット線を引き回す必要はなく、専用のコラムデコーダやプリチャージ回路等の専用制御回路は不要である。冗長記憶ブロック自体が必要最小限の配置数であることと相俟って、冗長記憶ブロックの配置に伴うチップダイ上の占有面積の増加を必要最小限に抑制することができる。
【００２１】
また、冗長記憶ブロックが、各記憶ブロック列の端部に分散配置されるので、記憶ブロック列の端部に冗長記憶ブロックが突出配置されることはない。突出配置されることに伴う配線の回り込み等の非効率なレイアウトを回避することができ、記憶ブロックが展開されている記憶領域の周縁の凹凸を緩和して配線効率の良いレイアウトを実現することができる。
【００２２】
また、冗長記憶サブブロックは、記憶ブロックが有する記憶容量の単位ごとに、記憶ブロック列のビット線配線方向における両端部のうち何れか一方の端部に配置されることを特徴とする。
【００２３】
これにより、記憶ブロックが有する記憶容量の単位ごとに、冗長記憶サブブロックが近接配置されるため、記憶素子が不揮発性記憶素子である場合の一括消去等のバイアス印加が容易に行われる。
【００２４】
更に、冗長記憶サブブロックは、少なくとも、記憶ブロックが有する記憶容量の単位で、第一ウェル領域に配置されることを特徴とする。これにより、冗長の記憶容量単位で、同一の第一ウェル領域に冗長記憶サブブロックが配置されるので、ウェル領域へのバイアス印加を冗長の単位で行うことができる。
【００２５】
このとき、第一ウェル領域が、少なくとも一つの記憶ブロックが配置される第二ウェル領域の少なくとも一つと電気的に結合されていれば、冗長記憶サブブロックが配置されている第一ウェル領域のバイアス印加は、記憶ブロックが配置されている第二ウェル領域用のバイアス回路で行うことができ、専用のバイアス回路を設ける必要がない。ここで、第一ウェル領域と第二ウェル領域とを、同一のウェル領域で構成すれば、自ずと電気的に結合されることとなる。
【００２６】
またこのとき、第一ウェル領域が、記憶ブロックが配置される第二ウェル領域とは電気的に分離して構成されていれば、記憶ブロックが配置される第二ウェル領域とは独立してバイアスを印加することができる。
【００２７】
また、本発明の半導体記憶装置について、ビット線とビット線に交差するワード線とに接続される記憶素子がマトリクス状に配置されてなる記憶ブロックが、ビット線配線方向にビット線を共有して記憶ブロック列を構成すると共に、記憶ブロック列がワード線配線方向に展開される半導体記憶装置であって、互いに隣接する少なくとも二つの記憶ブロック列を被冗長ユニットとし、被冗長ユニットごとに、記憶ブロック列との間でビット線を共有して配置され、被冗長ユニットに含まれる記憶ブロック列数より少ない数の冗長記憶ブロックを備え、冗長記憶ブロックは、マトリクス状に配置される個々の記憶ブロックを識別するビット線配線方向の識別子およびワード線配線方向の識別子により識別され、マトリクス内の記憶ブロックの未配置領域に配置されることを特徴とする。このとき、記憶ブロックの未配置領域とは、所定の記憶ブロックへの識別子が、本来の配置位置に代えて特定配置位置に配置される特定記憶ブロックを示すように置換される場合に、本来の記憶ブロックの配置領域である。これにより、半導体記憶装置における記憶ブロックの配置仕様に応じて、記憶ブロックの配置マトリクス内に残される空き領域を有効に利用することができる。この空き領域は、ビット線およびワード線の配線方向に配置展開される記憶ブロックの一角であるので、ビット線およびワード線は共に、周辺の記憶ブロックと共用することができる。専用の配線および専用の制御回路は不要であり、冗長記憶ブロック用に専用の配置領域を確保する必要もない。冗長記憶ブロックを配置することによるチップダイ上の占有面積の増大はない。
【００２８】
ここで、特定記憶ブロックとは、例えば、不揮発性記憶装置におけるシステム起動情報が格納されているブートブロックであり、特定配置領域とは、バンク等の所定記憶領域における先頭位置に配置される場合がある。
【００２９】
また、前記目的を達成するためになされた本発明の半導体記憶装置の冗長方法は、被冗長ユニットに含まれる記憶ブロック列ごとに冗長記憶ブロックが冗長記憶サブブロックに分割して配置され、各冗長記憶サブブロックは、被冗長ユニットに含まれる記憶ブロック列数についての１を除く因数分解数で記憶ブロックの記憶容量を除した記憶容量を備える場合に、入力されたアドレスの記憶素子を含む記憶ブロックが冗長対象であるか否かを、冗長対象が複数ある場合には冗長対象の識別子と共に判定する冗長判定ステップと、判定された冗長対象を、因数分解数の記憶容量ごとに記憶ブロック内の記憶素子を識別するアドレスと必要に応じて識別子とに応じて、冗長記憶サブブロックを割り当てる冗長置換ステップとを有することを特徴とする。
【００３０】
上記の半導体記憶装置の冗長方法では、冗長対象を、記憶ブロック列数を因数分解した数に分割して冗長記憶サブブロックに割り当てる際、記憶ブロック内の記憶素子を識別するアドレスを利用して行うことができる。更に、冗長対象が複数ある場合には、各々を識別する識別子を利用して割り当てられる冗長記憶サブブロックが決定される。
【００３１】
このアドレスが記憶ブロックにおいてワード線を識別するロウアドレスであれば、所定ロウアドレス単位で分割して冗長記憶サブブロックに割り当てることができる。冗長記憶サブブロックのワード線配線方向の幅を記憶ブロックの幅と同じにすることができる。
【００３２】
このとき、アドレスおよび識別子を、冗長記憶サブブロックが配置されている記憶ブロック列を識別するコラムアドレスとして認識すればよい。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の半導体記憶装置および半導体記憶装置の冗長方法について具体化した実施形態を第１図乃至第２２図に基づき図面を参照しつつ詳細に説明する。
【００３４】
第１図は、半導体記憶装置において記憶素子領域を所定の記憶容量ごとに制御するための記憶ブロックの配置構成を示す一例である。図では半導体記憶装置として不揮発性記憶装置であるフラッシュメモリを例にとり、記憶ブロックの配置を示している。
【００３５】
フラッシュメモリにおいては、記憶ブロックの単位は一括消去を行う最小の記憶容量単位である、いわゆるセクタ単位で構成されていることが一般的である。この記憶ブロックが縦横の各々の方向にマトリクス状に配置されている。以下の説明においては、縦方向に記憶ブロックを貫いてグローバルビット線が配線され、横方向にグローバルワード線が配線されているものとして説明する。縦方向に記憶ブロック群が整列して記憶ブロック列を構成している。また、縦方向をロウ方向、横方向をコラム方向と称する。
【００３６】
更に、記憶素子領域は、個々に独立にアクセス制御が行われるバンクに分割されている。バンクに分割する際の記憶素子領域の分け方は仕様により様々であるが、第１図では、大容量を確保するラージバンクを２バンク（バンクＢ、バンクＣ）備え、比較的小容量で構成されるスモールバンクを２バンク（バンクＡ、バンクＤ）備える構成である。スモールバンク（バンクＡ、Ｄ）の各々には、１セクタ容量の記憶ブロックがブートセクタとしてシステムブート時の起動プログラム等の格納領域として割り当てられている。この場合、ブートセクタはその特殊性から、バンク内の先頭アドレスに配置されると共に、バンク上端部に分割して配置される場合がある。この特殊配置によりバンクＡ、Ｄ内には、１記憶ブロックの区画が記憶ブロックの未配置領域１１Ａ、１１Ｄとして残ることとなる。
【００３７】
第１図のバンク構成を有する半導体記憶装置に対して冗長記憶ブロックを配置する場合の第一実施形態を第２図に示す。第一実施形態では、ラージバンク（バンクＢ、Ｃ）に配置される場合を例にとり説明する。冗長記憶ブロックが記憶ブロック列の最下端に分割して配置される場合の実施形態である。
【００３８】
以下の説明では、バンクＢについて説明するが、バンクＣについても同様な構成とすることができることは言うまでもない。また、スモールバンク（バンクＡ、Ｄ）についても同様な構成とすることができる。
【００３９】
記憶ブロック列を識別するアドレスをアドレス信号Ａｅ、Ａｆとする。バンクＢに配置され、図中、左端から右方に向かうコラム方向に、ｍ＝０乃至３で識別される４列の記憶ブロック列は、（Ａｅ、Ａｆ）＝（０、０）、（０、１）、（１、０）、（１、１）で選択される。また、記憶ブロックのロウ方向を識別するのは、図示しない所定ビット位置にある所定ビット数のアドレスであり、記憶ブロック行識別信号ＳＥＬｎ（ｎ＝０、１、・・・）により識別されるものとする。
【００４０】
第３図および第４図には、記憶ブロックおよび分割された冗長記憶ブロックについての回路図が示されている。
【００４１】
第３図に示す記憶ブロックでは、ロウ方向に並んだ８素子の記憶素子ＭＣがコラム方向に４列に配置されており、列ごとに接地電位を含む所定電位に接続される基準電圧ＡＲＶＳＳとローカルビット線ＬＢＬｍ（０）、ＬＢＬｍ（１）、ＬＢＬｍ（２）、ＬＢＬｍ（３）に接続されている。
【００４２】
ローカルビット線ＬＢＬｍ（０）、ＬＢＬｍ（１）、ＬＢＬｍ（２）、ＬＢＬｍ（３）は、選択トランジスタＭＹを介して、各々グローバルビット線ＧＢＬｍ（０）、ＧＢＬｍ（１）、ＧＢＬｍ（２）、ＧＢＬｍ（３）に接続される。グローバルビット線とローカルビット線との電気的な接続は、選択トランジスタＭＹの導通により行われる。グローバルビット線ＧＢＬｍ（０）およびＧＢＬｍ（１）についてはビット線選択信号ＳＥＣｎ（０）により、グローバルビット線ＧＢＬｍ（２）およびＧＢＬｍ（３）についてはビット線選択信号ＳＥＣｎ（１）により、導通制御が行われる。
【００４３】
記憶素子ＭＣの選択は、グローバルワード線ＧＷＬｎ（０）乃至ＧＷＬｎ（３）とローカルワード線選択信号ＶＷＬｍ（０）、ＶＷＬｍ（１）とにより、選択トランジスタＭＸが選択されて、各ローカルワード線ＬＷＬ（０）乃至ＬＷＬ（７）が活性化される。
【００４４】
各記憶素子ＭＣの選択は、ロウ方向の８素子の識別がアドレス信号Ａａ、Ａｂ、Ａｃにより行われると共に、コラム方向の２列ごとの識別がアドレス信号Ａｄにより行われる。これにより、同時に２素子についてグローバルビット線との間で電流径路が確立されデータアクセスが行われる。
【００４５】
第４図に示す冗長記憶サブブロックでは、４列の記憶ブロック列に分割されて配置されるため、列ごとに２素子の記憶素子ＭＣが配置される構成となる。記憶ブロックとグローバルビット線ＧＢＬｍ（０）乃至ＧＢＬｍ（３）を共用することができ、第３図の場合と同様に、冗長ビット線選択信号ＳＥＣＲ（０）、ＳＥＣＲ（１）に選択される選択トランジスタＭＹにより冗長ローカルビット線ＬＢＬＲｍ（０）、ＬＢＬＲｍ（１）、ＬＢＬＲｍ（２）、ＬＢＬＲｍ（３）がグローバルビット線ＧＢＬｍ（０）乃至ＧＢＬｍ（３）に接続される。
【００４６】
第４図の冗長記憶サブブロックは、第３図の記憶ブロックにおいてロウ方向に隣接する２素子ごとに分割された構成を有している。冗長グローバルワード線ＧＷＬＲが、冗長ローカルワード線選択信号ＶＷＬｍ（０）、ＶＷＬｍ（１）により選択される選択トランジスタＭＸを介して冗長ローカルワード線ＬＷＬＲ（０）、ＬＷＬＲ（１）を活性化する。ここで、冗長ローカルワード線選択信号ＶＷＬｍ（０）、ＶＷＬｍ（１）は第３図の記憶ブロックと共用することができる。ロウ方向の２素子は、第３図の場合と同様にアドレス信号Ａａにより識別することができる。
【００４７】
第５図には記憶ブロックが分割されて各記憶ブロック列（ｍ＝０乃至３）にある冗長記憶サブブロックに冗長されることを模式的に示したものである。記憶ブロックのロウ方向に１／４ごとに分割して冗長記憶サブブロックが構成されている。第５図では、ｍ＝１の記憶ブロック列に配置される記憶ブロックを冗長するものとしたが、他の記憶ブロック列（ｍ＝０、２、３）に配置されている場合も同様に、アドレス信号Ａｂ、Ａｃに識別される隣接の２素子ごとに、異なる冗長記憶サブブロックに割り付けられる。具体的には、（Ａｂ、Ａｃ）＝（０、０）で識別される記憶素子はｍ＝０の記憶ブロック列の冗長記憶サブブロックに、（Ａｂ、Ａｃ）＝（１、０）で識別される記憶素子はｍ＝１の記憶ブロック列の冗長記憶サブブロックに、（Ａｂ、Ａｃ）＝（０、１）で識別される記憶素子はｍ＝２の記憶ブロック列の冗長記憶サブブロックに、（Ａｂ、Ａｃ）＝（１、１）で識別される記憶素子はｍ＝３の記憶ブロック列の冗長記憶サブブロックに、各々分割されて置換される。
【００４８】
第６図乃至第９図には、第３図および第４図の回路構成に基づき、冗長救済時に分割置換を実現する回路例を示す。第６図にグローバルワード線デコード回路を、第７図にローカルワード線選択回路を、第８図にグローバルワード線における消去動作時の負バイアス印加回路を示す。第９図にビット線選択信号デコード回路を示す。
【００４９】
第６図において、非冗長時のグローバルワード線デコード回路では、アドレス信号Ａｂ、Ａｃの各論理組み合わせに対して論理積演算が行われてサブブロック識別信号ＧＷｎ（０）乃至ＧＷｎ（３）が出力され、記憶ブロックにおいてロウ方向の８素子が２素子ごとのサブブロックに識別される。更に、サブブロック識別信号ＧＷｎ（０）乃至ＧＷｎ（３）の各々は、非冗長信号ＲＥＤ／と記憶ブロック行識別信号ＳＥＬｎとによる論理積演算出力信号との間で論理積演算され、グローバルワード線信号ＧＷＬｎ（０）乃至ＧＷＬｎ（３）が出力される。ここで、非冗長信号ＲＥＤ／と記憶ブロック行識別信号ＳＥＬｎとの論理積演算出力は、非冗長であることを示す非冗長信号（ＲＥＤ／＝Ｈｉ）と記憶ブロック行が選択されていることを示す記憶ブロック行識別信号（ＳＥＬｎ＝Ｈｉ）とに応じて活性化される。非冗長時に選択された記憶ブロック行に対して、アドレス信号Ａｂ、Ａｃにより識別されたサブブロックに対応するグローバルワード線信号（ＧＷＬｎ（０）乃至ＧＷＬｎ（３）のうち何れか一信号）が活性化される。
【００５０】
冗長時のグローバルワード線デコード回路では、アドレス信号Ａｂ、Ａｃに関わらず、非冗長信号ＲＥＤ／の論理反転に応じて冗長グローバルワード線ＧＷＬＲの活性・非活性が制御される。すなわち、冗長時に非冗長信号ＲＥＤ／がローレベルになることに応じて（ＲＥＤ／＝Ｌｏ）、冗長グローバルワード線ＧＷＬＲがハイレベルに活性化される。冗長グローバルワード線ＧＷＬＲは、各記憶ブロック列に分割配置されている冗長記憶サブブロックを貫いて共通に配線されており、冗長時に活性化することにより全ての冗長記憶サブブロックに共通に活性信号を供給することができる。
【００５１】
第７図では、ローカルワード線選択信号ＶＷＬ０（０）乃至ＶＷＬ３（１）の選択回路である。アドレス信号Ａａ、Ａｅ、Ａｆの各論理組み合わせが、非冗長信号ＲＥＤ／と共にナンド論理ゲートに入力されており、非冗長時（ＲＥＤ／＝Ｈｉ）に８組み合わせのアドレス信号Ａａ、Ａｅ、Ａｆのうち一つが選択されてローレベルを出力する。ローレベルの出力信号が入力された後段のナンド論理ゲートは、他の２つの入力信号に関わらずハイレベルの信号が出力され、何れか一つのローカルワード線選択信号（ＶＷＬ０（０）乃至ＶＷＬ３（１）のうちの何れか一つ）が選択される。アドレス信号Ａｅ、Ａｆにより記憶ブロック列（ｍ＝０乃至３）のうちの一つが選択されると共に（第２図、参照）、アドレス信号Ａａにより記憶ブロック列のローカルワード線選択信号ＶＷＬｍ（０）またはＶＷＬｍ（１）（ｍ＝０乃至３）（第２図、第３図、参照）が選択される。
【００５２】
後段のナンド論理ゲートに入力される三つの信号のうち、第二の入力信号は非イレーズ信号Ｅｒａｓｅ／である。消去時にローレベルとなり、ローカルワード線選択信号ＶＷＬ０（０）乃至ＶＷＬ３（１）を一括してハイレベルに活性化し、グローバルワード線が各ローカルワード線に接続されることとなる。第８図に示す      消去動作時におけるグローバルワード線ＧＷＬ、および冗長グローバルワード線ＧＷＬＲの負バイアス回路により、冗長時（ＲＥＤ／＝Ｌｏ）に非イレーズ信号Ｅｒａｓｅ／がローレベルであることによりスイッチが導通して、冗長グローバルワード線ＧＷＬＲが負電圧にバイアスされる。冗長グローバルワード線ＧＷＬＲが冗長記憶ブロックを構成する全ての冗長記憶サブブロックに共通に接続されているため、冗長記憶ブロックに対して一括消去動作を行うことができる。
【００５３】
第三の入力信号は論理和演算回路の出力信号である。この論理和演算回路には、非冗長信号ＲＥＤ／と、サブブロック識別信号ＧＷｎ（０）乃至ＧＷｎ（３）の各々とローカルワード線選択信号（ＶＷＬｍ（０）またはＶＷＬｍ（１）（ｍ＝０乃至３）の何れか一方）を選択するアドレス信号Ａａとのナンド論理ゲート回路の出力信号とが入力されている。冗長時（ＲＥＤ／＝Ｌｏ）、サブブロック識別信号とアドレス信号Ａａとが共にハイレベルとなる場合に、論理和演算回路の出力信号がローレベルとなる。記憶ブロックのロウ方向８素子のうち２素子ごとのサブブロックがサブブロック識別信号ＧＷｎ（０）乃至ＧＷｎ（３）により識別され、記憶ブロック列ごとに配置された冗長記憶サブブロックを識別する。具体的には、記憶ブロックでサブブロック識別信号ＧＷｎ（０）により識別される２素子のブロック行は、ｍ＝０の記憶ブロック列にある冗長記憶サブブロック置換される。以下同様に、サブブロック識別信号ＧＷｎ（１）乃至ＧＷｎ（３）の各々により識別される２素子のブロック行は、ｍ＝１乃至３の各々の記憶ブロック列にある冗長記憶サブブロック置換される。冗長記憶サブブロック内の識別はアドレス信号Ａａにより行われる。
【００５４】
第９図において、非冗長時のビット線選択信号デコード回路では、非冗長信号ＲＥＤ／と記憶ブロック行識別信号ＳＥＬｎとによるナンド論理ゲートの出力信号と、アドレス信号Ａｄおよびその逆相信号とが、各々ノア論理ゲートに入力され、ビット線選択信号ＳＥＣｎ（０）およびＳＥＣｎ（１）が出力される。非冗長であることを示す非冗長信号（ＲＥＤ／＝Ｈｉ）と記憶ブロック行が選択されていることを示す記憶ブロック行識別信号（ＳＥＬｎ＝Ｈｉ）とに応じてナンド論理ゲートからローレベルの出力信号が出力されることに応じて、アドレス信号Ａｄおよびその逆相信号が反転されてビット線選択信号ＳＥＣｎ（０）およびＳＥＣｎ（１）が出力される。ここで、アドレス信号Ａｄとは、第３図に示すように、記憶ブロック内のコラム方向２列ごとの識別信号である。
【００５５】
第９図において、冗長時のビット線選択信号デコード回路では、非冗長時の回路におけるナンド論理ゲートの出力信号に代えて非冗長信号ＲＥＤ／がノア論理ゲートに入力される。冗長時（ＲＥＤ／＝Ｌｏ）、アドレス信号Ａｄおよびその逆相信号に応じてビット線選択信号ＳＥＣｎ（０）およびＳＥＣｎ（１）が出力される。
【００５６】
次に、第１図のバンク構成を有する半導体記憶装置に対して冗長記憶ブロックを配置する場合の第二実施形態を第１０図に示す。第二実施形態では、スモールバンク（バンクＡ、Ｄ）に配置される場合を例にとり説明する。冗長記憶ブロックが記憶ブロック列内の未配置領域に配置される場合の実施形態である。
【００５７】
以下の説明では、バンクＡについて説明するが、バンクＤについても同様な構成とすることができることは言うまでもない。また、ラージバンク（バンクＢ、Ｃ）についても記憶ブロックの未配置領域が存在すれば同様な構成とすることができる。
【００５８】
バンクＡにおいては、先頭番地の記憶ブロックを、ブートセクタとしてバンクの最上位置に記憶ブロック列ごとに分割配置することにより、最下位置に１ブロック分の空き領域が生ずる。第１０図においては、ＳＥＬ１６に示される記憶ブロック行であって、ｍ＝０の記憶ブロック列に記憶ブロックが配置されない未配置領域が存在する。この未領域に冗長記憶ブロックを配置する。尚、第二実施形態における記憶ブロックおよび冗長記憶ブロックは、第３図に示す記憶ブロックと同様の回路構成を有しているものとする。
【００５９】
第１１図乃至第１３図には、第３図の回路構成に基づき冗長救済を実現する回路例を示す。第１１図にグローバルワード線デコード回路を、第１２図にローカルワード線選択回路を、第１３図にビット線選択信号デコード回路を示す。
【００６０】
第１１図において、非冗長時のグローバルワード線デコード回路は、第６図に示す第一実施形態での回路と同様であるのでここでの説明は省略する。冗長時のグローバルワード線デコード回路では、アドレス信号Ａｂ、Ａｃ（第３図、参照）の各々の論理組み合わせに対して論理積演算を行った出力信号が、２つの後段論理積回路に入力される。一方の後段論理積回路には、更に、冗長記憶ブロックが配置されるブロック行を示す記憶ブロック行識別信号ＳＥＬ１６と非冗長信号ＲＥＤ／とが入力される。他方の後段論理積回路には、更に、冗長信号ＲＥＤが入力される。各々の後段論理積回路の出力信号は論理和回路に入力される。一方の論理積回路により非冗長時（ＲＥＤ／＝Ｈｉ）に冗長記憶ブロック行が選択された（ＳＥＬ１６＝Ｈｉ）際、あるいは他方の論理積回路により冗長時（ＲＥＤ＝Ｈｉ）に、アドレス信号Ａｂ、Ａｃに対応するグローバルワード線（ＧＷＬ１６（０）乃至ＧＷＬ１６（３）の何れか一つ）が活性化される。
【００６１】
一方の論理積回路により非冗長時に記憶ブロック行ＳＥＬ１６に配置されている記憶ブロックがアクセスされる際、あるいは他方の論理積回路により冗長時に、ブロック行ＳＥＬ１６のグローバルワード線が活性化する。４本のグローバルワード線のうち何れか一本が選択されて活性化される。冗長記憶ブロックが配置される記憶ブロックの未配置領域は、記憶ブロックが既配置のブロック行ＳＥＬ１６と同一であるため、グローバルワード線を共用することができる。従って、ブロック行ＳＥＬ１６にある記憶ブロックと冗長記憶ブロックとは、同じアドレス信号Ａｂ、Ａｃでグローバルワード線の選択を行うことができる。
【００６２】
第１２図では、ローカルワード線選択信号ＶＷＬ０（０）乃至ＶＷＬ３（１）の選択回路である。アドレス信号Ａａ、Ａｅ、Ａｆの各論理組み合わせが、非冗長信号ＲＥＤ／と共に論理積回路に入力されている。このうちアドレス信号Ａｅ、Ａｆが共にローレベル（Ａｅ／＝Ａｆ／＝Ｈｉ）の場合を除き、論理積回路の出力信号がローカルワード線選択信号ＶＷＬ１（０）乃至ＶＷＬ３（１）となる。すなわち、冗長記憶ブロックが配置されている記憶ブロック列（ｍ＝０）以外の記憶ブロック列（ｍ＝１乃至３）を選択するローカルワード線選択信号ＶＷＬ１（０）乃至ＶＷＬ３（１）が選択される。
【００６３】
ローカルワード線選択信号ＶＷＬ０（０）、ＶＷＬ０（１）の選択は、アドレス信号Ａａ、Ａｅ、Ａｆの論理積回路の出力信号が、冗長信号ＲＥＤとアドレス信号Ａａとによる論積演算結果と、論理和演算されて出力される。記憶ブロック列ｍ＝０の選択信号であり、非冗長時（ＲＥＤ／＝Ｈｉ）、アドレス信号Ａｅ、Ａｆが共にローレベル（Ａｅ／＝Ａｆ／＝Ｈｉ）の場合に、アドレス信号Ａａに応じて選択されると共に、冗長時（ＲＥＤ＝Ｈｉ）、アドレス信号Ａａに対応する信号が選択される。
【００６４】
第１３図において、非冗長時のビット線選択信号デコード回路は、第９図に示す第一実施形態での回路と同様であるのでここでの説明は省略する。冗長時のビット線選択信号デコード回路では、第９図の回路における非冗長信号ＲＥＤ／に代えて、記憶ブロック行識別信号ＳＥＬ１６と冗長信号ＲＥＤとのノア論理ゲートの出力信号がノア論理ゲートに入力される。ＳＥＬ１６の記憶ブロック行において、冗長時（ＲＥＤ／＝Ｌｏ）、アドレス信号Ａｄおよびその逆相信号に応じてビット線選択信号ＳＥＣ１６（０）およびＳＥＣ１６（１）が出力される。
【００６５】
ここで、第１図のバンク構成を有する半導体記憶装置に対して冗長記憶ブロックを配置する場合の第三実施形態を第１４図に示す。第三実施形態では、ラージバンク（バンクＢ）に配置される場合を例にとり説明する。冗長記憶ブロックが所定の記憶ブロック列の最下端に配置される場合の実施形態である。尚、バンクＣ、およびスモールバンク（バンクＡ、Ｄ）についても同様な構成とすることができることは言うまでもない。ラージバンクＢとスモールバンクＡとの間にある周辺回路領域の一部に、記憶ブロック列（ｍ＝３）と同列にグローバルビット線を共用して冗長記憶ブロックを配置する構成である。専用のグローバルビット線およびそのデコード回路等は不要であり、冗長記憶ブロックの配置によるチップダイ上の占有面積を必要最小限に抑えることができる。
【００６６】
尚、記憶ブロック列の最下端に代えて、最上端に冗長記憶ブロックが配置される場合も同様の作用・効果が得られることはいうまでもない。また配置される記憶ブロック列についても、ｍ＝３の他、ｍ＝０乃至２の何れの位置でも同様の作用・効果が得られることはいうまでもない。Ｙデコーダ等の周辺回路や配線等の配置に応じて適宜な位置に配置することができ、周辺領域における回路配置等への影響を最小限に抑制した配置が可能である。
【００６７】
第１５図に示す第四実施形態は、分割された冗長記憶サブブロックが、記憶ブロック列ごとに配置される場合の実施形態である。第一実施形態（第２図）においては、冗長記憶サブブロックは、記憶ブロックがロウ方向に１／４に分割されて構成される場合を示したが、第四実施形態では、冗長記憶サブブロックは、記憶ブロックをロウ方向に１／２に分割して構成されている。第１５図では、ｍ＝０、３の記憶ブロック列に配置される２つの記憶ブロックを冗長する場合を示しており、ｍ＝０または１の記憶ブロック列に配置されている記憶ブロックは、ｍ＝０および１の記憶ブロック列に配置されている冗長記憶サブブロックに、ｍ＝２または３の記憶ブロック列に配置されている記憶ブロックは、ｍ＝２および３の記憶ブロック列に配置されている冗長記憶サブブロックに置換されるものとする。  
【００６８】
記憶ブロックは、アドレス信号Ａｂ、Ａｃにより識別されるロウ方向に隣接する４素子ごとに異なる冗長記憶サブブロックに割り付けられる。具体的には、ｍ＝０、１またはｍ＝２、３の記憶ブッロク列に配置されている記憶ブロックは、（Ａｂ、Ａｃ）＝（０、０）および（１、０）で識別される記憶素子は、ｍ＝０またはｍ＝２の記憶ブロック列の冗長記憶サブブロックに、（Ａｂ、Ａｃ）＝（０、１）および（１、１）で識別される記憶素子は、ｍ＝１またはｍ＝３の記憶ブロック列の冗長記憶サブブロックに分割されて置換される。
【００６９】
ここで、ｍ＝０、１の記憶ブロック列で被冗長ユニットを構成し内部に配置されている記憶ブロックの冗長を冗長ａとして冗長信号ＲＥＤａで指示される。また、ｍ＝２、３の記憶ブロック列で被冗長ユニットを構成し内部に配置されている記憶ブロックの冗長を冗長ｂとして冗長信号ＲＥＤｂで指示されるものとする。
【００７０】
一般的に、冗長記憶サブブロックが分割配置される被冗長ユニットにおいて、冗長記憶サブブロックのブロックサイズは、被冗長ユニットを構成する記憶ブロック列の列数の因数分解数（但し、１を除く。）で記憶ブロックのブロックサイズを分割したものとなる。例えば、被冗長ユニットが、第一実施形態に示すように４列の記憶ブロック列で構成されている場合には、因数分解数は２、４となる。従って、冗長記憶サブブロックのブロックサイズは、記憶ブロックに対して、１／２（第１５図）、１／４（第５図）となる。また、被冗長ユニットが、８列の記憶ブロック列で構成されている場合には、因数分解数は２、４、８となる。従って、冗長記憶サブブロックのブロックサイズは、記憶ブロックに対して、１／２、１／４、１／８となる。
【００７１】
第１６図乃至第１８図には、第四実施形態の分割置換を実現する回路例を示す。第１６図にグローバルワード線デコード回路を、第１７図にローカルワード線選択回路を、第１８図にビット線選択信号デコード回路を示す。
【００７２】
第１６図において、非冗長時のグローバルワード線デコード回路は、第６図に示す第一実施形態での回路と同様であるのでここでの説明は省略する。冗長時のグローバルワード線デコード回路では、非冗長信号ＲＥＤａ／およびＲＥＤｂ／の論理積回路の出力信号と、アドレス信号Ａｂおよびその逆相信号とが、各々ノア論理ゲートに入力されて、冗長グローバルワード線信号ＧＷＬＲ（０）およびＧＷＬＲ（１）が出力される。冗長ａ、ｂの少なくとも何れか一方が冗長であることを示す非冗長信号（ＲＥＤａ／＝ＬｏまたはＲＥＤｂ／＝Ｌｏ）に応じて論理積回路からローレベルの出力信号が出力されることに応じて、アドレス信号Ａｂおよびその逆相信号が反転されて冗長グローバルワード線信号ＧＷＬＲ（０）およびＧＷＬＲ（１）が出力される。ここで、アドレス信号Ａｂとは、第３図に示すように、ロウ方向に隣接する２素子を識別するアドレス信号である。
【００７３】
第１７図のローカルワード線選択回路は、第７図に示す第一実施形態の回路図における非冗長信号ＲＥＤ／に代えて、ローカルワード線選択信号ＶＷＬ０（ｘ）およびＶＷＬ１（ｘ）（ｘ＝０、１）の選択については非冗長信号ＲＥＤａ／を、ローカルワード線選択信号ＶＷＬ２（ｘ）およびＶＷＬ３（ｘ）（ｘ＝０、１）の選択については非冗長信号ＲＥＤｂ／を入力したものである。非冗長信号ＲＥＤａ／は冗長ａを示しており、ｍ＝０、１の記憶ブロック列についての冗長を制御し、非冗長信号ＲＥＤｂ／は冗長ｂを示しており、ｍ＝２、３の記憶ブロック列についての冗長を制御する。各選択回路の回路構成は第７図と同様であり同様の作用・効果を奏するのでここでの説明は省略する。
【００７４】
第１８図のビット線選択信号デコード回路は、第９図に示す第一実施形態の回路図における非冗長信号ＲＥＤ／に代えて、非冗長信号ＲＥＤａ／およびＲＥＤｂ／の論理積回路の出力信号を、アドレス信号Ａｄおよびその逆相信号が入力されているノア論理ゲートの他方の入力端子に入力されている。ノア論理ゲートの出力信号として冗長ビット線選択信号ＳＥＣＲ（０）およびＳＥＣＲ（１）が出力される。
【００７５】
アドレス信号Ａｂに代えてアドレス信号Ａｄが入力されている以外は、第１６図の回路と同様の回路構成である。
【００７６】
第１９図乃至第２２図は、第一実施形態に係る冗長記憶ブロックの分割配置において、冗長記憶ブロックを含む記憶ブロック列が収納されるウェル領域の配置について、２つの配置例を示すと共に、各々の配置例についてのウェルバイアス回路を示している。
【００７７】
記憶ブロックおよび冗長記憶ブロックを構成する記憶素子が電気的に書き換え可能な不揮発性記憶素子である場合、ウェル電位を含めた記憶素子の各端子への電圧バイアスにより、記憶情報の書き換えや消去が行われることが考えられる。特に消去動作等、複数の記憶素子に対して同一のアクセス動作を行う場合には、不揮発性記憶装置におけるセクタ消去動作のように、記憶ブロック、冗長記憶ブロック単位で一括してアクセス動作の行われることが好都合である。従って、冗長記憶サブブロックとして記憶ブロック列ごとに分割して配置されている冗長記憶ブロックについては、記憶ブロック列を越えて同一のウェル領域に配置されることが好都合である。
【００７８】
第１９図に示す第一のウェル分割例では、記憶ブロック列を越えて配置されている冗長記憶サブブロックが配置されるウェル領域は、ｍ＝０の記憶ブロック列が配置されているウェル領域と一体に構成され、ｍ＝１乃至３の記憶ブロック列が配置されているウェル領域とは分離された構成とされる。ｍ＝１乃至３の各記憶ブロック列に配置されているウェル領域に対しては各々バイアス回路Ａが備えられ、ｍ＝０の記憶ブロック列および冗長記憶ブロックが配置されているウェル領域に対してはバイアス回路Ｂが備えられており、必要に応じてウェル領域ごとに電圧印加が行なわれる。
【００７９】
第２０図に各々のバイアス回路Ａ、Ｂについての具体例を示す。消去動作時にウェル領域をバイアスする回路である。バイアス回路Ａは、ｍ＝１乃至３の記憶ブロック列が配置されているウェル領域をバイアスする回路である。第２０図では、ｍ＝１（Ａｅ／＝Ａｆ＝Ｈｉ）の記憶ブロック列を識別する場合を示している。アドレス信号Ａｅ／およびＡｆの論理積演算結果とイレーズ信号Ｅｒａｓｅとがナンド論理ゲートに入力され、ウェル領域をバイアスするＰＭＯＳトランジスタを導通制御する。ここでは、ウェル領域がＰウェルＰＷ１およびＮウェルＮＷ１のダブルウェル構造である場合を示している。ｍ＝２、３についても論理積演算回路に入力されるアドレス信号Ａｅ、Ａｆの論理組み合わせに応じて同様に構成することができることは言うまでもない。
【００８０】
消去動作時（Ｅｒａｓｅ＝Ｈｉ）、アドレス信号Ａｅ、Ａｆにより選択されたウェル領域に対して、ナンド論理ゲートの出力信号がローレベルとなってＰＭＯＳトランジスタを導通させることにより、消去時のウェルバイアスとして高電圧レベルバイアス電圧ＶＨで、Ｐ／Ｎウェル領域をバイアスすることができる。
【００８１】
バイアス回路Ｂは、ｍ＝０の記憶ブロック列および冗長記憶ブロックが配置されているウェル領域をバイアスする回路である。バイアス回路Ａにおいてアドレス信号Ａｅ／、Ａｆが入力される論理積演算回路に代えて、ｍ＝０を示すアドレス信号Ａｅ／、Ａｆ／が入力される前段ナンド論理ゲートと、前段ナンド論理ゲートの出力信号と非冗長信号ＲＥＤ／とが入力される後段ナンド論理ゲートとを備えており、後段ナンド論理ゲートの出力信号が、イレーズ信号Ｅｒａｓｅと共に最終段ナンド論理ゲートに入力されて構成されている。
【００８２】
非冗長時（ＲＥＤ／＝Ｈｉ）、ｍ＝０の記憶ブロック列の選択（Ａｅ／＝Ａｆ／＝Ｈｉ）に応じて後段ナンド論理ゲートの出力信号がハイレベルとなるところ、消去動作の設定（Ｅｒａｓｅ＝Ｈｉ）により、最終段ナンド論理ゲートの出力信号がローレベルとなってＰＭＯＳトランジスタを導通させることにより、消去時のウェルバイアスとして高電圧レベルバイアス電圧ＶＨで、Ｐ／Ｎウェル領域をバイアスすることができる。
【００８３】
また、冗長時（ＲＥＤ／＝Ｌｏ）、アドレス信号Ａｅ、Ａｆの論理組み合わせに関わらず後段ナンド論理ゲートの出力信号がハイレベルとなるところ、消去動作の設定（Ｅｒａｓｅ＝Ｈｉ）により、最終段ナンド論理ゲートの出力信号がローレベルとなってＰＭＯＳトランジスタを導通させることにより、消去時のウェルバイアスとして高電圧レベルバイアス電圧ＶＨで、Ｐ／Ｎウェル領域をバイアスすることができる。
【００８４】
第２１図に示す第二のウェル分割例では、記憶ブロック列を越えて配置されている冗長記憶サブブロックが配置されるウェル領域は、ｍ＝０乃至３の何れの記憶ブロック列とも結合されず単独のウェル領域となり、ｍ＝０乃至３の記憶ブロック列が配置されているウェル領域と合わせ各々独立に分離された構成とされる。ｍ＝０乃至３の各記憶ブロック列に配置されているウェル領域に対しては、各々バイアス回路Ａが備えられると共に、冗長記憶ブロックが配置されているウェル領域に対しては、バイアス回路Ｃが備えられており、必要に応じてウェル領域ごとに電圧印加が行なわれる。
【００８５】
第２２図にバイアス回路Ｃについての具体例を示す。消去動作時に冗長記憶ブロックのあるウェル領域をバイアスする回路である。バイアス回路Ａ（第２０図）における論理積回路の出力信号に代えて冗長信号ＲＥＤがナンド論理ゲートに直接入力されている。
【００８６】
非冗長時（ＲＥＤ＝Ｌｏ）、イレーズ信号Ｅｒａｓｅの論理レベルに関わらず、ナンド論理ゲートの出力信号がハイレベルとなってＰＭＯＳトランジスタは非導通状態を維持する。これに対して、冗長時（ＲＥＤ＝Ｈｉ）、消去動作の設定（Ｅｒａｓｅ＝Ｈｉ）が行われることにより、ナンド論理ゲートの出力信号がローレベルとなってＰＭＯＳトランジスタを導通させることにより、消去時のウェルバイアスとして高電圧レベルバイアス電圧ＶＨで、Ｐ／Ｎウェル領域をバイアスすることができる。
【００８７】
以上、詳細に説明したように本実施形態の半導体記憶装置および半導体記憶装置の冗長方法によれば、半導体記憶装置の製造工程や回路機能の改善を通して、製造や回路が最適化されてくるのに伴う歩留まり向上の時点で、半導体記憶装置の欠陥救済に必要十分な冗長記憶ブロックを備えることができ、半導体記憶装置のチップダイサイズの増大を必要最小限に抑制しながら冗長救済効率を向上させることができる。
【００８８】
また、第一実施形態（第２図）によれば、冗長記憶ブロックが、各記憶ブロック列（ｍ＝０乃至３）の端部に分散配置されるので、記憶ブロック列（ｍ＝０乃至３）の端部に冗長記憶ブロックが突出配置されることはない。突出配置されることに伴う配線の回り込み等の非効率なレイアウトを回避することができ、記憶ブロックが展開されている記憶領域の周縁の凹凸を緩和して配線効率の良いレイアウトを実現することができる。
【００８９】
また、第二実施形態（第１０図）によれば、冗長記憶ブロックは、記憶ブロックの未配置領域に配置される。ここで未配置領域とは、例えば、先頭アドレスの記憶ブロックが、ブートプログラムの格納されているブートセクタとして、本来の配置位置に代えてスモールセクタの最上端位置に特定記憶ブロックとして配置される場合に、本来の配置位置に残される記憶ブロックの空き領域である。空き領域を有効に利用することができ、更に、この空き領域は、マトリクス状に配置展開されている記憶ブロックの一角であるので、グローバルビット線およびグローバルワード線は共に、周辺の記憶ブロックと共用することができる。専用の配線および専用の制御回路は不要であり、冗長記憶ブロック用に専用の配置領域を確保する必要もない。冗長記憶ブロックを配置することによるチップダイ上の占有面積の増大はない。
【００９０】
また、第二、第三実施形態によれば（第１０、第１４図）、冗長記憶ブロックが記憶ブロック列（ｍ＝０乃至３）ごとに存在せず所定の記憶ブロック列に局在することとなるが、グローバルビット線が、記憶ブロック列に使用されるグローバルビット線と共用されるので、冗長記憶ブロックに専用のグローバルビット線を引き回す必要はなく、専用のコラムデコーダやプリチャージ回路等の専用制御回路は不要である。冗長記憶ブロック自体が必要最小限の配置数であることと相俟って、冗長記憶ブロックの配置に伴うチップダイ上の占有面積の増加を必要最小限に抑制することができる。
【００９１】
また、第一、第四実施形態によれば（第２、第１５図）によれば、冗長記憶サブブロックは、４列の記憶ブロック列（ｍ＝０乃至３）を被冗長ユニットとする場合、記憶ブロック列ごとに、記憶ブロックをロウ方向に１／４に分割した冗長記憶サブブロックを配置する（第５図）ことの他、１／２に分割した冗長記憶サブブロックを配置する（第１５図）することも可能である。
【００９２】
記憶素子として不揮発性記憶素子を備え、各記憶ブロック列の端部に分割配置された冗長記憶サブブロックが記憶ブロック列のグローバルビット線を共有している場合に（第２図）、冗長記憶ブロック単位での一括消去等のアクセス動作を行うために冗長記憶ブロックが配置されているウェル領域に電圧バイアスの印加が必要となるところ、第一のウェル分割例（第１９図）では、冗長記憶ブロックと記憶ブロックとが配置されているウェル領域が共通となり、バイアス回路Ｂによりバイアス印加を行うことができる。また、第二のウェル分割例（第２１図）では、冗長記憶ブロックのウェル領域が記憶ブロックのウェル領域とは電気的に分離して構成されており、冗長記憶ブロックのウェル領域を単独でバイアスすることができる。
【００９３】
一括消去等のアクセス動作に必要となる必要最小限のウェル領域に対してバイアス印加を行うことができ、バイアス印加の際の時間遅れや消費電流を抑制することができる。
【００９４】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
【００９５】
例えば、本実施形態では、ラージバンクに対して、各記憶ブロックに冗長記憶サブブロックを分割配置し（第２図）、スモールバンクにある記憶ブロックの未配置領域に冗長記憶ブロックを配置する（第１０図）場合について説明したが、スモールバンクに前者の配置を備える構成も可能であり、空き領域があればラージバンクに後者の配置を備える構成とすることもできる。
【００９６】
更に、ラージバンクとスモールバンクとの間の領域に冗長記憶ブロックを配置する（第１４図）場合も含め、これらの配置構成を任意に組み合わせることも可能である。
【００９７】
本実施形態では、ラージバンクとスモールバンクとが混在するレイアウト構成の半導体記憶装置を例にとり説明したが、本発明はこれに限定されるものではないことはいうまでもない。記憶ブロック内の記憶素子の配置数も本実施形態に限定されるものではない。
【産業上の利用可能性】
【００９８】
以上の説明から明らかなように本発明によれば、チップダイの面積増加を抑えながら効率的な冗長救済を可能とする冗長記憶ブロックの配置を提供することができると共に、冗長記憶ブロックに対して効率の良いバイアス印加を行うことができる半導体記憶装置および半導体記憶装置の冗長方法を提供することができる。
【図面の簡単な説明】
【００９９】
【図１】半導体記憶装置における記憶ブロック配置を例示するレイアウト模式図である。
【図２】第一実施形態に係る冗長記憶ブロックの分割配置を示すレイアウト模式図である。
【図３】記憶ブロックの回路図である。
【図４】冗長記憶サブブロックを示す回路図である。
【図５】第一実施形態における、記憶ブロックから冗長記憶サブブロックへの割付を示す概念図である。
【図６】第一実施形態のグローバルワード線デコード回路である。
【図７】第一実施形態のローカルワード線選択回路である。
【図８】消去動作時におけるグローバルワード線の負バイアス印加回路である。
【図９】第一実施形態のビット線選択信号デコード回路である。
【図１０】第二実施形態に係る冗長記憶ブロックの配置を示すレイアウト模式図である。
【図１１】第二実施形態のグローバルワード線デコード回路である。
【図１２】第二実施形態のローカルワード線選択回路である。
【図１３】第二実施形態のビット線選択信号デコード回路である。
【図１４】第三実施形態に係る冗長記憶ブロックの配置を示すレイアウト模式図である。
【図１５】第四実施形態における、記憶ブロックから冗長記憶サブブロックへの割付を示す概念図である。
【図１６】第四実施形態のグローバルワード線デコード回路である。
【図１７】第四実施形態のローカルワード線選択回路である。
【図１８】第四実施形態のビット線選択信号デコード回路である。
【図１９】第一実施形態に係る冗長記憶ブロックの分割配置において、冗長記憶ブロックを含む第一のウェル分割例を示すレイアウト模式図である。
【図２０】第一のウェル分割例についてのウェルバイアス回路である。
【図２１】第一実施形態に係る冗長記憶ブロックの分割配置において、冗長記憶ブロックを含む第二のウェル分割例を示すレイアウト模式図である。
【図２２】第二のウェル分割例についてのウェルバイアス回路である。
【図２３】特許文献１の冗長セクタ構成を示す概念図である。
【図２４】特許文献２の冗長セクタ構成を示す概念図である。
【図２５】非特許文献の冗長セクタ構成を示す概念図である。
【国際調査報告】
2005081260.tif 000027
2005081260.tif 000028