(57)【要約】【課題】小型であり、サージに強い半導体装置を提供する。【解決手段】高電位配線と低電位配線と信号配線に接続されている内部回路を、信号配線に入力されるサージから保護する保護回路を備えた半導体装置。保護回路は、低電位配線に接続されているＰ型ウェルと、Ｐ型ウェルと隣接しており、高電位配線に接続されているＮ型ウェルを備えている。Ｐ型ウェル内にはＮＭＯＳ領域が形成されている。Ｎ型ウェル内には、ＰＭＯＳ領域が形成されている。ＮＭＯＳ領域とＮ型ウェルに挟まれた範囲のＰ型ウェルには、ＮＭＯＳ領域とＮ型ウェルから分離されており、低電位配線に接続されているＮ型カソード領域が形成されている。ＰＭＯＳ領域とＰ型ウェルに挟まれた範囲のＮ型ウェルには、ＰＭＯＳ領域とＰ型ウェルとＮ型カソード領域から分離されており、高電位配線に接続されているＰ型アノード領域が形成されている。【選択図】図３
2009146977.tif 000002
【特許請求の範囲】
【請求項１】
第１電位が印加される高電位配線と、第１電位より低い第２電位が印加される低電位配線と、第１電位と第２電位の間で変動する信号電位が印加される第１信号配線と、高電位配線と低電位配線と第１信号配線に接続されている内部回路と、第１信号配線に入力されるサージから前記内部回路を保護する第１保護回路を備えた半導体装置であって、
前記第１保護回路は、半導体基板の表面に臨んでおり、前記低電位配線に接続されている第１Ｐ型ウェルと、半導体基板の前記表面に臨んでおり、前記第１Ｐ型ウェルと隣接しており、前記高電位配線に接続されている第１Ｎ型ウェルを備えており、
前記第１Ｐ型ウェル内には、前記第１Ｐ型ウェルの表面に臨んでおり、前記第１信号配線に接続されているＮ型ドレイン領域と、前記第１Ｐ型ウェルの表面に臨んでおり、Ｎ型ドレイン領域から分離されており、前記低電位配線に接続されているＮ型ソース領域と、Ｎ型ドレイン領域とＮ型ソース領域の間の前記第１Ｐ型ウェルの表面に絶縁膜を介して対向しており、前記低電位配線に接続されているゲート電極とを備えた第１ＮＭＯＳ領域が形成されており、
前記第１Ｎ型ウェル内には、前記第１Ｎ型ウェルの表面に臨んでおり、前記第１信号配線に接続されているＰ型ドレイン領域と、前記第１Ｎ型ウェルの表面に臨んでおり、Ｐ型ドレイン領域から分離されており、前記高電位配線に接続されているＰ型ソース領域と、Ｐ型ドレイン領域とＰ型ソース領域の間の前記第１Ｎ型ウェルの表面に絶縁膜を介して対向しており、前記高電位配線に接続されているゲート電極とを備えた第１ＰＭＯＳ領域が形成されており、
前記第１ＮＭＯＳ領域と前記第１Ｎ型ウェルに挟まれた範囲の前記第１Ｐ型ウェルには、前記第１Ｐ型ウェルの表面に臨んでおり、前記第１ＮＭＯＳ領域と前記第１Ｎ型ウェルから分離されており、前記低電位配線に接続されている第１Ｎ型カソード領域が形成されており
前記第１ＰＭＯＳ領域と前記第１Ｐ型ウェルに挟まれた範囲の前記第１Ｎ型ウェルには、前記第１Ｎ型ウェルの表面に臨んでおり、前記第１ＰＭＯＳ領域と前記第１Ｐ型ウェルと前記第１Ｎ型カソード領域から分離されており、前記高電位配線に接続されている第１Ｐ型アノード領域が形成されている、
ことを特徴とする半導体装置。
【請求項２】
第１電位と第２電位の間で変動する信号電位が印加されるとともに前記内部回路に接続されている第２信号配線と、第２信号配線に入力されるサージから前記内部回路を保護する第２保護回路をさらに備えており、
前記第２保護回路は、半導体基板の前記表面に臨んでおり、前記第１Ｎ型ウェルに隣接しており、前記低電位配線に接続されている第２Ｐ型ウェルと、半導体基板の前記表面に臨んでおり、前記第１Ｐ型ウェルと前記第２Ｐ型ウェルに隣接しており、前記高電位配線に接続されている第２Ｎ型ウェルを備えており、
前記第２Ｐ型ウェル内には、前記第２Ｐ型ウェルの表面に臨んでおり、前記第２信号配線に接続されているＮ型ドレイン領域と、前記第２Ｐ型ウェルの表面に臨んでおり、Ｎ型ドレイン領域から分離されており、前記低電位配線に接続されているＮ型ソース領域と、Ｎ型ドレイン領域とＮ型ソース領域の間の前記第２Ｐ型ウェルの表面に絶縁膜を介して対向しており、前記低電位配線に接続されているゲート電極とを備えた第２ＮＭＯＳ領域が形成されており、
前記第２Ｎ型ウェル内には、前記第２Ｎ型ウェルの表面に臨んでおり、前記第２信号配線に接続されているＰ型ドレイン領域と、前記第２Ｎ型ウェルの表面に臨んでおり、Ｐ型ドレイン領域から分離されており、前記高電位配線に接続されているＰ型ソース領域と、Ｐ型ドレイン領域とＰ型ソース領域の間の前記第２Ｎ型ウェルの表面に絶縁膜を介して対向しており、前記高電位配線に接続されているゲート電極とを備えた第２ＰＭＯＳ領域が形成されており、
前記第２ＮＭＯＳ領域と前記第２Ｎ型ウェルに挟まれた範囲の前記第２Ｐ型ウェルには、前記第２Ｐ型ウェルの表面に臨んでおり、前記第２ＮＭＯＳ領域と前記第２Ｎ型ウェルから分離されており、前記低電位配線に接続されている第２Ｎ型カソード領域が形成されており
前記第２ＰＭＯＳ領域と前記第２Ｐ型ウェルに挟まれた範囲の前記第２Ｎ型ウェルには、前記第２Ｎ型ウェルの表面に臨んでおり、前記第２ＰＭＯＳ領域と前記第２Ｐ型ウェルと前記第２Ｎ型カソード領域から分離されており、前記高電位配線に接続されている第２Ｐ型アノード領域が形成されており、
前記第１ＮＭＯＳ領域と前記第２Ｎ型ウェルに挟まれた範囲の前記第１Ｐ型ウェルには、前記第１Ｐ型ウェルの表面に臨んでおり、前記第１ＮＭＯＳ領域と前記第２Ｎ型ウェルから分離されており、前記低電位配線に接続されている第３Ｎ型カソード領域が形成されており、
前記第２ＰＭＯＳ領域と前記第１Ｐ型ウェルに挟まれた範囲の前記第２Ｎ型ウェルには、前記第２Ｎ型ウェルの表面に臨んでおり、前記第２ＰＭＯＳ領域と前記第１Ｐ型ウェルと前記第３Ｎ型カソード領域から分離されており、前記高電位配線に接続されている第３Ｐ型アノード領域が形成されており、
前記第１ＰＭＯＳ領域と前記第２Ｐ型ウェルに挟まれた範囲の前記第１Ｎ型ウェルには、前記第１Ｎ型ウェルの表面に臨んでおり、前記第１ＰＭＯＳ領域と前記第２Ｐ型ウェルから分離されており、前記高電位配線に接続されている第４Ｐ型アノード領域が形成されており
前記第２ＮＭＯＳ領域と前記第１Ｎ型ウェルに挟まれた範囲の前記第２Ｐ型ウェルには、前記第２Ｐ型ウェルの表面に臨んでおり、前記第２ＮＭＯＳ領域と前記第１Ｎ型ウェルと前記第４Ｐ型アノード領域から分離されており、前記低電位配線に接続されている第４Ｎ型カソード領域が形成されている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１信号配線が、半導体基板上を直線状に伸びて前記第１ＮＭＯＳ領域のＮ型ドレイン領域の少なくとも１つと前記第１ＰＭＯＳ領域のＰ型ドレイン領域の少なくとも１つを接続しており、
前記第１ＮＭＯＳ領域と前記第１Ｎ型ウェルに挟まれるとともに前記第１信号配線の下部の範囲の前記第１Ｐ型ウェルには、前記第１Ｐ型ウェルの表面に臨んでおり、前記第１ＮＭＯＳ領域と前記第１Ｎ型ウェルと前記第１Ｎ型カソード領域と前記第１Ｐ型アノード領域から分離されており、前記第１信号配線に接続されている第５Ｎ型カソード領域が形成されており
前記第１ＰＭＯＳ領域と前記第１Ｐ型ウェルに挟まれるとともに前記第１信号配線の下部の範囲の前記第１Ｎ型ウェルには、前記第１Ｎ型ウェルの表面に臨んでおり、前記第１ＰＭＯＳ領域と前記第１Ｐ型ウェルと前記第１Ｐ型アノード領域と前記第１Ｎ型カソード領域と前記第５Ｎ型カソード領域から分離されており、前記第１信号配線に接続されている第５Ｐ型アノード領域が形成されている、
ことを特徴とする請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サージから内部回路を保護する保護回路を備えた半導体装置に関する。
【背景技術】
【０００２】
サージから内部回路を保護する保護回路を備えた半導体装置が知られている。図１２は、内部回路２００に接続されている複数の配線を備えた半導体装置を例示する平面図である。図１２に示すように、内部回路２００には、第１電位が印加される高電位配線２０２と、第１電位より低い第２電位が印加される低電位配線２０４と、第１電位と第２電位の間で変動する信号電位が印加される複数の信号配線２０６が接続されている。信号配線２０６は、外部から入力される信号電位を内部回路２００に入力する配線と、内部回路２００から出力される信号電位を外部に出力する配線のいずれかである。各信号配線２０６には、保護回路２１０が接続されている。各保護回路２１０は、信号配線２０６に入力されるサージから内部回路２００を保護する。なお、図１２には示していないが、高電位配線２０２と低電位配線２０４は、各保護回路２１０に接続されている。
【０００３】
図１３は、従来の保護回路２１０の断面図（図１２に示された複数の保護回路２１０のうちの１つ）を例示している。また、図１４は、図１３の保護回路２１０の等価回路を示している。図１３及び図１４に示すように、保護回路２１０には、高電位配線２０２と低電位配線２０４と信号配線２０６が接続されている。図１３に示すように、保護回路２１０は、Ｐ型ウェル２２０と、Ｐ型ウェル２２０に隣接するＮ型ウェル２３０を備えている。Ｐ型ウェル２２０内には、Ｎ型ドレイン領域２２２とＮ型ソース領域２２４とゲート電極２２６からなるＮＭＯＳ２２８が形成されている。Ｎ型ドレイン領域２２２は信号配線２０６に接続されている。Ｐ型ウェル２２０とＮ型ソース領域２２４とゲート電極２２６は低電位配線２０４に接続されている。すなわち、ＮＭＯＳ２２８は、図１４に示すように信号配線２０６と低電位配線２０４の間に接続されている。また、図１３に示すように、Ｎ型ウェル２３０内には、Ｐ型ドレイン領域２３２とＰ型ソース領域２３４とゲート電極２３６からなるＰＭＯＳ２３８が形成されている。Ｐ型ドレイン領域２３２は信号配線２０６に接続されている。Ｎ型ウェル２３０とＰ型ソース領域２３４とゲート電極２３６は高電位配線２０２に接続されている。すなわち、ＰＭＯＳ２３８は、図１４に示すように信号配線２０６と高電位配線２０２の間に介装されている。また、図１３に示すように、Ｐ型ウェル２２０とＮ型ドレイン領域２２２によって、信号配線２０６と低電位配線２０４を接続するダイオード（図１４のダイオード２４０）が形成されている。また、図１３に示すように、Ｎ型ウェル２３０とＰ型ドレイン領域２３２によって、信号配線２０６と高電位配線２０２を接続するダイオード（図１４のダイオード２５０）が形成されている。
【０００４】
信号配線２０６と高電位配線２０２の間に信号配線２０６がプラスとなるサージ（以下では、ＳＩＧ−ＶＤＤサージという）が印加された場合には、ダイオード２５０がオンする。すると、信号配線２０６から高電位配線２０２に電流が流れ、ＳＩＧ−ＶＤＤサージが減衰する。したがって、信号配線２０６から内部回路２００にサージが入力されることが防止される。
信号配線２０６と高電位配線２０２の間に信号配線２０６がマイナスとなるサージ（以下では、ＶＤＤ−ＳＩＧサージという）が印加された場合には、ＰＭＯＳ２３８がスナップバック現象によってオンする。すると、高電位配線２０２から信号配線２０６に電流が流れ、ＶＤＤ−ＳＩＧサージが減衰する。したがって、信号配線２０６から内部回路２００にサージが入力されることが防止される。
信号配線２０６と低電位配線２０４の間に信号配線２０６がプラスとなるサージ（以下では、ＳＩＧ−ＶＳＳサージという）が印加された場合には、ＮＭＯＳ２２８がスナップバック現象によってオンする。すると、信号配線２０６から低電位配線２０４に電流が流れ、ＳＩＧ−ＶＳＳサージが減衰する。したがって、信号配線２０６から内部回路２００にサージが入力されることが防止される。
信号配線２０６と低電位配線２０４の間に信号配線２０６がマイナスとなるサージ（以下では、ＶＳＳ−ＳＩＧサージという）が印加された場合には、ダイオード２４０がオンする。すると、低電位配線２０４から信号配線２０６に電流が流れ、ＶＳＳ−ＳＩＧサージが減衰する。したがって、信号配線２０６から内部回路２００にサージが入力されることが防止される。
【０００５】
なお、特許文献１には、上述した従来の保護回路２１０と略同じ構成を有する保護回路が開示されている。
【０００６】
上述した保護回路２１０では、ＰＭＯＳ２３８のトリガ電圧が高いという問題があった。また、ＰＭＯＳ２３８は、オン時の電流密度を低下させるために、通常は複数個形成される。この場合、サージが印加されたときに、一部のＰＭＯＳ２３８だけがオンし、残りのＰＭＯＳ２３８がオンしないという現象が生じることがあった。このように、上述した保護回路２１０では、ＰＭＯＳ２３８が好適にオンしない場合があり、ＶＤＤ−ＳＩＧサージを十分に減衰させることができないという問題があった。また、ＮＭＯＳ２２８もＰＭＯＳ２３８と同様の問題を有しており、ＳＩＧ−ＶＳＳサージを十分に減衰させることができないという問題があった。
【０００７】
この問題を解決する技術として、図１２及び図１４の参照番号２６０に示す位置に、サイリスタを形成した半導体装置が知られている。このようにサイリスタ２６０を形成すると、ＶＤＤ−ＳＩＧサージ及びＳＩＧ−ＶＳＳサージに対する新たな電流経路が形成される。すなわち、ＶＤＤ−ＳＩＧサージが印加されたときには、ダイオード２４０とサイリスタ２６０がオンする。これによって、図１４の矢印Ａ１に示す経路で高電位配線２０２から信号配線２０６に電流が流れる。また、ＳＩＧ−ＶＳＳサージが印加されたときには、ダイオード２５０とサイリスタ２６０がオンする。これによって、図１４の矢印Ａ２に示す経路で信号配線２０６から低電位配線２０４に電流が流れる。
【０００８】
【特許文献１】特開平１１−０１７０２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述した高電位配線２０２と低電位配線２０４の間にサイリスタ２６０を形成する技術では、保護回路２１０からサイリスタ２６０に至るまでの配線経路が非常に長くなる。したがって、サイリスタ２６０を経由して電流を流したときに、保護回路２１０とサイリスタ２６０の間の配線抵抗の影響によりサージが十分に減衰しないという問題があった。この問題を解決するために、図１４の参照番号２７０に示す位置（すなわち、保護回路２１０内）に、高電位配線２０２と低電位配線２０４を接続するサイリスタを形成することも考えられる。しかしながら、保護回路２１０を形成するスペースは非常に限られたスペースであるため、サイリスタ２７０を形成するためには半導体装置自体を大型化しなければならなくなってしまう。特に、図１２に示すように多数の保護回路２１０を有する半導体装置では、各保護回路２１０が大型化するので、半導体装置が非常に大型化してしまうという問題があった。
【００１０】
本発明は、上述した実情に鑑みてなされたものであり、小型であり、内部回路をサージから好適に保護することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、第１電位が印加される高電位配線と、第１電位より低い第２電位が印加される低電位配線と、第１電位と第２電位の間で変動する信号電位が印加される第１信号配線と、高電位配線と低電位配線と第１信号配線に接続されている内部回路と、第１信号配線に入力されるサージから内部回路を保護する第１保護回路を備えている。第１保護回路は、半導体基板の表面に臨んでおり、低電位配線に接続されている第１Ｐ型ウェルと、半導体基板の前記表面に臨んでおり、第１Ｐ型ウェルと隣接しており、高電位配線に接続されている第１Ｎ型ウェルを備えている。第１Ｐ型ウェル内には、Ｎ型ドレイン領域とＮ型ソース領域とゲート電極を備えた第１ＮＭＯＳ領域が形成されている。Ｎ型ドレイン領域は、第１Ｐ型ウェルの表面に臨んでおり、第１信号配線に接続されている。Ｎ型ソース領域は、第１Ｐ型ウェルの表面に臨んでおり、Ｎ型ドレイン領域から分離されており、低電位配線に接続されている。ゲート電極は、Ｎ型ドレイン領域とＮ型ソース領域の間の第１Ｐ型ウェルの表面に絶縁膜を介して対向しており、低電位配線に接続されている。第１Ｎ型ウェル内には、Ｐ型ドレイン領域とＰ型ソース領域とゲート電極を備えた第１ＰＭＯＳ領域が形成されている。Ｐ型ドレイン領域は、第１Ｎ型ウェルの表面に臨んでおり、第１信号配線に接続されている。Ｐ型ソース領域は、第１Ｎ型ウェルの表面に臨んでおり、Ｐ型ドレイン領域から分離されており、高電位配線に接続されている。第１ＰＭＯＳ領域のゲート電極は、Ｐ型ドレイン領域とＰ型ソース領域の間の第１Ｎ型ウェルの表面に絶縁膜を介して対向しており、高電位配線に接続されている。第１ＮＭＯＳ領域と第１Ｎ型ウェルに挟まれた範囲の第１Ｐ型ウェルには、第１Ｐ型ウェルの表面に臨んでおり、第１ＮＭＯＳ領域と第１Ｎ型ウェルから分離されており、低電位配線に接続されている第１Ｎ型カソード領域が形成されている。第１ＰＭＯＳ領域と第１Ｐ型ウェルに挟まれた範囲の第１Ｎ型ウェルには、第１Ｎ型ウェルの表面に臨んでおり、第１ＰＭＯＳ領域と第１Ｐ型ウェルと第１Ｎ型カソード領域から分離されており、高電位配線に接続されている第１Ｐ型アノード領域が形成されている。
なお、第１ＮＭＯＳ領域は、Ｎ型ドレイン領域とＮ型ソース領域とゲート電極からなるＮＭＯＳを複数個備えていてもよい。同様に、第１ＰＭＯＳ領域は、Ｐ型ドレイン領域とＰ型ソース領域とゲート電極からなるＰＭＯＳを複数個備えていてもよい。
【００１２】
図１５は、本発明の一例である半導体装置の保護回路の半導体基板上面側から見た平面図を示している。なお、図１５の参照番号３０２は高電位配線を示し、参照番号３０４は低電位配線を示し、参照番号３０６は第１信号配線を示し、参照番号３２０は第１Ｐ型ウェルを示し、参照番号３２２はＮ型ドレイン領域を示し、参照番号３２４はＮ型ソース領域を示し、参照番号３２６はゲート電極を示し、参照番号３２８は第１ＮＭＯＳ領域を示し、参照番号３３０は第１Ｎ型ウェルを示し、参照番号３３２はＰ型ドレイン領域を示し、参照番号３３４はＰ型ソース領域を示し、参照番号３３６はゲート電極を示し、参照番号３３８は第１ＰＭＯＳ領域を示し、参照番号３７２が第１Ｎ型カソード領域を示し、参照番号３７４が第１Ｐ型アノード領域を示している。また、図１５では、第１ＮＭＯＳ領域３２８が複数のＮＭＯＳ構造を有し、第１ＰＭＯＳ領域３３８が複数のＰＭＯＳ構造を有する半導体装置を示している。なお、図１５は、この構成を有する半導体装置を例示するものであって、本発明の半導体装置の構成を限定するものではない。
【００１３】
図１５に示すように、本発明の半導体装置では、第１Ｐ型ウェル３２０と第１Ｎ型ウェル３３０の境界近傍に、第１Ｎ型カソード領域３７２と第１Ｐ型アノード領域３７４が形成されている。すなわち、第１Ｐ型アノード領域３７４と第１Ｎ型ウェル３３０と第１Ｐ型ウェル３２０と第１Ｎ型カソード領域３７２によって、高電位配線２０２と低電位配線２０４を接続するサイリスタが形成されている。すなわち、サイリスタが、保護回路内に形成されている。したがって、第１ＮＭＯＳ領域３２８のＮＭＯＳ構造または第１ＰＭＯＳ領域３３８のＰＭＯＳ構造が適切にオンしなかった場合でも、好適にサージを減衰させることができる。
サイリスタは、第１Ｐ型ウェル３２０と第１Ｎ型ウェル３３０のＰＮ接合を利用して形成されている。さらに、第１Ｐ型ウェル３２０と第１Ｎ型ウェル３３０の境界近傍のスペースは第１ＮＭＯＳ領域３２８と第１ＰＭＯＳ領域３３８を分離するために従来から存在するスペースであり、そのスペースに第１Ｎ型カソード領域３７２と第１Ｐ型アノード領域３７４が形成されている。したがって、サイリスタは、保護回路を大型化することなく形成されている。したがって、この半導体装置は、従来の半導体装置からほとんど大型化することがない。
【００１４】
複数の信号配線を有する半導体装置、すなわち、第１電位と第２電位の間で変動する信号電位が印加されるとともに内部回路に接続されている第２信号配線と、第２信号配線に入力されるサージから内部回路を保護する第２保護回路をさらに備えている半導体装置は、以下のように構成されていることが好ましい。すなわち、第２保護回路は、第２Ｐ型ウェルと第２Ｎ型ウェルを有している。第２Ｐ型ウェルは、半導体基板の前記表面に臨んでおり、第１Ｎ型ウェルに隣接しており、低電位配線に接続されている。第２Ｎ型ウェルは、半導体基板の前記表面に臨んでおり、第１Ｐ型ウェルと第２Ｐ型ウェルに隣接しており、高電位配線に接続されている。第２Ｐ型ウェル内には、Ｎ型ドレイン領域とＮ型ソース領域とゲート電極とを備えた第２ＮＭＯＳ領域が形成されている。第２Ｎ型ウェル内には、Ｐ型ドレイン領域とＰ型ソース領域とゲート電極とを備えた第２ＰＭＯＳ領域が形成されている。第２ＮＭＯＳ領域と第２Ｎ型ウェルに挟まれた範囲の第２Ｐ型ウェルには、第２Ｐ型ウェルの表面に臨んでおり、第２ＮＭＯＳ領域と第２Ｎ型ウェルから分離されており、低電位配線に接続されている第２Ｎ型カソード領域が形成されている。第２ＰＭＯＳ領域と第２Ｐ型ウェルに挟まれた範囲の第２Ｎ型ウェルには、第２Ｎ型ウェルの表面に臨んでおり、第２ＰＭＯＳ領域と第２Ｐ型ウェルと第２Ｎ型カソード領域から分離されており、高電位配線に接続されている第２Ｐ型アノード領域が形成されている。第１ＮＭＯＳ領域と第２Ｎ型ウェルに挟まれた範囲の第１Ｐ型ウェルには、第１Ｐ型ウェルの表面に臨んでおり、第１ＮＭＯＳ領域と第２Ｎ型ウェルから分離されており、低電位配線に接続されている第３Ｎ型カソード領域が形成されている。第２ＰＭＯＳ領域と第１Ｐ型ウェルに挟まれた範囲の第２Ｎ型ウェルには、第２Ｎ型ウェルの表面に臨んでおり、第２ＰＭＯＳ領域と第１Ｐ型ウェルと第３Ｎ型カソード領域から分離されており、高電位配線に接続されている第３Ｐ型アノード領域が形成されている。第１ＰＭＯＳ領域と第２Ｐ型ウェルに挟まれた範囲の第１Ｎ型ウェルには、第１Ｎ型ウェルの表面に臨んでおり、第１ＰＭＯＳ領域と第２Ｐ型ウェルから分離されており、高電位配線に接続されている第４Ｐ型アノード領域が形成されている。第２ＮＭＯＳ領域と第１Ｎ型ウェルに挟まれた範囲の第２Ｐ型ウェルには、第２Ｐ型ウェルの表面に臨んでおり、第２ＮＭＯＳ領域と第１Ｎ型ウェルと第４Ｐ型アノード領域から分離されており、低電位配線に接続されている第４Ｎ型カソード領域が形成されている。
【００１５】
図１６は、この構成を有する半導体装置の保護回路の一例を、半導体基板上面側から見た平面図を示している。なお、図１６の参照番号３１０は第１保護回路を示し、参照番号４１０は第２保護回路を示し、参照番号４２０は第２Ｐ型ウェルを示し、参照番号４２８は第２ＮＭＯＳ領域を示し、参照番号４３０は第２Ｎ型ウェルを示し、参照番号４３８は第２ＰＭＯＳ領域を示し、参照番号４７２は第２Ｎ型カソード領域を示し、参照番号４７４は第２Ｐ型アノード領域を示し、参照番号４７６は第３Ｎ型カソード領域を示し、参照番号４７８は第３Ｐ型アノード領域を示し、参照番号４８０は第４Ｐ型アノード領域を示し、参照番号４８２は第４Ｎ型カソード領域を示している。その他の参照番号は、図１５に対応している。なお、図１６では、図の見易さを考慮して、高電位配線、低電位配線、第１信号配線及び第２信号配線の図示を省略している。また、第１ＮＭＯＳ領域、第１ＰＭＯＳ領域、第２ＮＭＯＳ領域及び第２ＰＭＯＳ領域の各部（ドレイン領域、ソース領域及びゲート電極）については参照番号を付していない。また、図１６は、この構成を有する半導体装置を例示するものであって、本発明の半導体装置の構成を限定するものではない。
【００１６】
図１６に示すように、この半導体装置では、第１保護回路３１０に隣接して第２保護回路４１０が形成されている。また、第２保護回路４１０は、第２Ｎ型ウェル４３０が第１保護回路３１０の第１Ｐ型ウェル３２０に隣接し、第２Ｐ型ウェル４２０が第１保護回路３１０の第１Ｎ型ウェル３３０に隣接するように形成されている。第２Ｐ型ウェル４２０と第２Ｎ型ウェル４３０の境界近傍には、第２Ｐ型アノード領域４７４と第２Ｎ型ウェル４３０と第２Ｐ型ウェル４２０と第２Ｎ型カソード領域４７２とによって、高電位配線と低電位配線を接続するサイリスタが形成されている。第２Ｎ型ウェル４３０と第１Ｐ型ウェル３２０の境界近傍には、第３Ｐ型アノード領域４７８と第２Ｎ型ウェル４３０と第１Ｐ型ウェル３２０と第３Ｎ型カソード領域４７６によって、高電位配線と低電位配線を接続するサイリスタが形成されている。第２Ｐ型ウェル４２０と第１Ｎ型ウェル３３０の境界近傍には、第４Ｐ型アノード領域４８０と第１Ｎ型ウェル３３０と第２Ｐ型ウェル４２０と第４Ｎ型カソード領域４８２によってサイリスタが形成されている。すなわち、高電位配線と低電位配線の間に複数個のサイリスタが並列に接続されている。したがって、サージが印加されたときに、高電位配線と低電位配線の間により大きい電流を流すことができる。より好適にサージを減衰させることができる。
また、この半導体装置では、第１保護回路３１０と第２保護回路４１０の境界にＰＮ接合が形成されるように、各ウェルを配置している。そして、第１保護回路３１０と第２保護回路４１０の境界（すなわち、第１Ｐ型ウェル３２０と第２Ｎ型ウェル４３０の境界、及び、第１Ｎ型ウェル３３０と第２Ｐ型ウェル４２０の境界）のＰＮ接合を利用してサイリスタを形成している。したがって、第１保護回路３１０及び第２保護回路４１０を大型化することなく、サイリスタを形成することができる。
【００１７】
上述した半導体装置は、第１信号配線が、半導体基板上を直線状に伸びて第１ＮＭＯＳ領域のＮ型ドレイン領域の少なくとも１つと第１ＰＭＯＳ領域のＰ型ドレイン領域の少なくとも１つを接続していることが好ましい。そして、第１ＮＭＯＳ領域と第１Ｎ型ウェルに挟まれるとともに第１信号配線の下部の範囲の第１Ｐ型ウェルに、第１Ｐ型ウェルの表面に臨んでおり、第１ＮＭＯＳ領域と第１Ｎ型ウェルと第１Ｎ型カソード領域と第１Ｐ型アノード領域から分離されており、第１信号配線に接続されている第５Ｎ型カソード領域が形成されていることが好ましい。さらに、第１ＰＭＯＳ領域と第１Ｐ型ウェルに挟まれるとともに第１信号配線の下部の範囲の第１Ｎ型ウェルに、第１Ｎ型ウェルの表面に臨んでおり、第１ＰＭＯＳ領域と第１Ｐ型ウェルと第１Ｐ型アノード領域と第１Ｎ型カソード領域と第５Ｎ型カソード領域から分離されており、第１信号配線に接続されている第５Ｐ型アノード領域が形成されていることが好ましい。
【００１８】
図１７は、この構成を有する半導体装置の保護回路の一例を、半導体基板上面側から見た平面図を示している。なお、図１７の参照番号５００は第５Ｎ型カソード領域を示し、参照番号５１０は第５Ｐ型アノード領域を示している。その他の参照番号は、図１５に対応している。また、図１７では、図の見易さを考慮して、高電位配線、低電位配線の図示を省略しており、第１信号配線３０６については一部のみ図示している。また、図１７は、この構成を有する半導体装置を例示するものであって、本発明の半導体装置の構成を限定するものではない。
【００１９】
図１７の構成によれば、第１Ｐ型ウェル３２０と第５Ｎ型カソード領域５００によって、第１信号配線３０６と低電位配線３０４を接続するダイオードが形成されている。すなわち、第１Ｐ型ウェル３２０とＮ型ドレイン領域３２２によって形成されるダイオード（図１４のダイオード２４０に対応するダイオード）と同様のダイオードが、第１信号配線３０６と低電位配線３０４の間にさらに形成されている。したがって、低電位配線３０４から第１信号配線３０６により大きい電流を流すことができる。より好適にサージを減衰させることができる。
また、図１７の構成によれば、第１Ｎ型ウェル３３０と第５Ｐ型アノード領域５１０によって、第１信号配線３０６と高電位配線３０２を接続するダイオードが形成されている。すなわち、第１Ｎ型ウェル３３０とＰ型ドレイン領域３３２によって形成されるダイオード（図１４のダイオード２５０に対応するダイオード）と同様のダイオードが、第１信号配線３０６と高電位配線３０２の間にさらに形成されている。したがって、第１信号配線３０６から高電位配線３０２により大きい電流を流すことができる。より好適にサージを減衰させることができる。
また、第５Ｎ型カソード領域５００と第５Ｐ型アノード領域５１０は、第１Ｐ型ウェル３２０と第１Ｎ型ウェル３３０の境界近傍のスペースに形成されているので、第１保護回路が大型化することもない。さらに、第５Ｎ型カソード領域５００と第５Ｐ型アノード領域５１０は、Ｎ型ドレイン領域３２２とＰ型ドレイン領域３３２をつなぐ直線上に形成されているので、半導体基板上を直線状に伸びる第１信号配線３０６によってＮ型ドレイン領域３２２とＰ型ドレイン領域３３２と第５Ｎ型カソード領域５００と第５Ｐ型アノード領域５１０を接続することができる。すなわち、効率的に第１信号配線を配置することができる。
【発明の効果】
【００２０】
本発明によれば、小型であり、サージに強い半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２１】
下記に詳細に説明する実施例の主要な特徴を最初に列記する。
（特徴１）第１ＮＭＯＳ領域には、複数のＮＭＯＳが形成されている。各ＮＭＯＳは、隣接するＮＭＯＳとＮ型ドレイン領域及びＮ型ソース領域を共有している。
（特徴２）第１ＰＭＯＳ領域には、複数のＰＭＯＳが形成されている。各ＰＭＯＳは、隣接するＰＭＯＳとＰ型ドレイン領域及びＰ型ソース領域を共有している。
【実施例】
【００２２】
本発明をＩＣに適用した実施例について、図面を参照しながら説明する。本実施例のＩＣは、半導体基板と、半導体基板上に形成されている配線、絶縁膜等により構成されている。半導体基板には、内部回路と複数の保護回路が形成されている。半導体基板上には、複数の電極パッドと、各電極パッドを内部回路に接続する配線が形成されている。図１は、本実施例のＩＣ１０（半導体基板１２）の上面のうち、電極パッドと内部回路を接続する配線が形成されている範囲を拡大視した平面図である。なお、以下では、図１における左右方向をＸ方向といい、上下方向（Ｘ方向に直交する方向）をＹ方向という。図示するように、半導体基板１２の上面の端部（図１の左端）には、電極パッド２０ａ〜２０ｅが形成されている。電極パッド２０ａ〜２０ｅは、Ｙ方向に配列されている。電極パッド２０ａ〜２０ｅは、対応する配線２２ａ〜２２ｅによって内部回路１４に接続されている。なお、ＩＣ１０には、図１に示す範囲外にも多数の電極パッドと配線が形成されている。
【００２３】
電極パッド２０ａは、電源電位が印加されるＶＤＤパッドである。ＶＤＤパッド２０ａは、ＶＤＤ配線２２ａによって内部回路１４に接続されている。ＶＤＤ配線２２ａ近傍の半導体基板１２には、ＶＤＤパッド２０ａに入力されるサージから内部回路１４を保護する保護回路２４ａが形成されている。
電極パッド２０ｂは、グランド電位が印加されるＧＮＤパッドである。ＧＮＤパッド２０ｂは、ＧＮＤ配線２２ｂによって内部回路１４に接続されている。ＧＮＤ配線２２ｂ近傍の半導体基板１２には、ＧＮＤパッド２０ｂに入力されるサージから内部回路１４を保護する保護回路２４ｂが形成されている。
電極パッド２０ｃ〜２０ｅは、電源電位とグランド電位の間で変動する信号電位が印加される信号パッドである。より詳細には、信号パッド２０ｃ〜２０ｅは、外部から入力される信号電位を内部回路１４に入力する入力パッドと、内部回路１４から出力される信号電位を外部に出力する出力パッドのいずれかである。信号パッド２０ｃ〜２０ｅは、対応する信号配線２２ｃ〜２２ｅによって内部回路１４に接続されている。信号配線２２ｃ〜２２ｅ近傍の半導体基板１２には、信号パッド２０ｃ〜２０ｅに入力されるサージから内部回路１４を保護する保護回路２４ｃ〜２４ｅが形成されている。図１には示していないが、保護回路２４ｃ〜２４ｅには、ＶＤＤ配線２２ａとＧＮＤ配線２２ｂも接続されている。
【００２４】
次に、ＩＣ１０の構造について詳細に説明する。なお、本実施例のＩＣ１０は、保護回路２４ｃ〜２４ｅに特徴を有しており、内部回路１４、保護回路２４ａ及び２４ｂについては一般的な構造を採用している。したがって、以下では保護回路２４ｃ〜２４ｅについて説明し、内部回路１４、保護回路２４ａ及び２４ｂについては説明を省略する。
【００２５】
図２は、保護回路２４ｃ〜２４ｅが形成されている範囲の半導体基板１２を上面から見た平面図を示している。なお、図２は、各保護回路内に形成されている領域の配置だけを示しており、その詳細については図示していない。図２に示すように、保護回路２４ｃ〜２４ｅは、Ｙ方向に並んでいる。保護回路２４ｃ〜２４ｅは、Ｐ型ウェル３０とＮ型ウェル５０を備えている。Ｐ型ウェル３０は、半導体基板１２の上面から一定の深さ範囲にＰ型不純物を注入したＰ型領域である。Ｎ型ウェル５０は、半導体基板１２の上面から一定の深さ範囲にＮ型不純物を注入したＮ型領域である。図示するように、各保護回路２４ｃ〜２４ｅ内で、Ｐ型ウェル３０とＮ型ウェル５０はＸ方向に隣接して形成されている。保護回路２４ｃと２４ｅでは、Ｎ型ウェル５０が左側に配置されており、Ｐ型ウェル３０が右側に配置されている。保護回路２４ｄでは、Ｐ型ウェル３０が左側に配置されており、Ｎ型ウェル５０が右側に配置されている。したがって、保護回路２４ｄのＰ型ウェル３０は、保護回路２４ｃのＮ型ウェル５０とＹ方向に隣接し、保護回路２４ｅのＮ型ウェル５０とＹ方向に隣接している。また、保護回路２４ｄのＮ型ウェル５０は、保護回路２４ｃのＰ型ウェル３０とＹ方向に隣接し、保護回路２４ｅのＰ型ウェル３０とＹ方向に隣接している。保護回路２４ｃ〜２４ｅのＰ型ウェル３０内には、ＮＭＯＳ領域３８が形成されている。ＮＭＯＳ領域３８は、半導体基板１２の上面近傍に複数のＮＭＯＳが形成されている領域である。保護回路２４ｃ〜２４ｅのＮ型ウェル５０内には、ＰＭＯＳ領域５８が形成されている。ＰＭＯＳ領域５８は、半導体基板１２の上面近傍に複数のＰＭＯＳが形成されている領域である。
【００２６】
次に、保護回路の詳細について説明する。なお、上述した保護回路２４ｃ〜２４ｅは、Ｐ型ウェル３０（すなわち、ＮＭＯＳ領域３８）とＮ型ウェル５０（すなわち、ＰＭＯＳ領域５８）の配置が異なるだけであり、Ｐ型ウェル３０内及びＮ型ウェル５０内の構造は同じであるので、以下では保護回路２４ｄについて説明する。
【００２７】
図３は保護回路２４ｄを半導体基板１２の上面側から見た平面図を示している。なお、保護回路２４ｄが形成されている範囲の半導体基板１２上にはＶＤＤ配線２２ａとＧＮＤ配線２２ｂと信号配線２２ｄが延設されているが、図３では図示を省略している。また、図３では、図の見易さを考慮して、ゲート電極３４、５４とＳＴＩ層６０、７０、７６，８２、８８を斜線模様で示している。
【００２８】
図３に示すように、Ｐ型ウェル３０内には、Ｎ型ドレイン領域３２とゲート電極３４とＮ型ソース領域３６がそれぞれ複数個形成されているＮＭＯＳ領域３８が形成されている。Ｎ型ドレイン領域３２とゲート電極３４とＮ型ソース領域３６は、Ｘ方向に長く伸びており、Ｙ方向に配列されている。
【００２９】
図４は、図３のＩＶ−ＩＶ線における半導体基板１２の断面図を示している。図４に示すように、Ｎ型ドレイン領域３２とＮ型ソース領域３６は、半導体基板１２の上面（すなわち、Ｐ型ウェル３０の上面）に臨む範囲に形成されている。図３及び図４に示すように、Ｎ型ドレイン領域３２とＮ型ソース領域３６は、所定間隔を隔ててＹ方向に交互に繰り返し形成されている。したがって、図４に示すように、Ｎ型ドレイン領域３２とＮ型ソース領域３６の間で、Ｐ型ウェル３０が半導体基板１２の上面に露出している。そのＰ型ウェル３０が上面に露出している範囲の半導体基板１２上には、ゲート絶縁膜３５が形成されている。ゲート絶縁膜３５上には、ゲート電極３４が形成されている。すなわち、ゲート電極３４は、Ｎ型ドレイン領域３２とＮ型ソース領域３６の間のＰ型ウェル３０の上面に、ゲート絶縁膜３５を介して対向している。ゲート電極３４は、ＧＮＤ配線２２ｂに接続されている。
Ｎ型ドレイン領域３２は、第１領域３２ａと高抵抗領域３２ｂと第２領域３２ｃを備えている。図示していないが、第１領域３２ａと第２領域３２ｃの上面全域には、低抵抗のシリサイド膜が形成されている。シリサイド膜によって、第１領域３２ａと第２領域３２ｃは低抵抗化されている。高抵抗領域３２ｂは、第１領域３２ａ及び第２領域３２ｃより浅い範囲に形成されている。高抵抗領域３２ｂは、第１領域３２ａ及び第２領域３２ｃより不純物濃度が低い。また、高抵抗領域３２ｂの上面にはシリサイド膜が形成されていない。したがって、高抵抗領域３２ｂは高抵抗化されている。図３に示すように、高抵抗領域３２ｂはＸ方向に延設されており、第１領域３２ａと第２領域３２ｃを分離している。これによって、第１領域３２ａから第２領域３２ｃに向かう電流経路が高抵抗化されている。図示していないが、Ｎ型ドレイン領域３２の上面（第１領域３２ａと第２領域３２ｃにおいてはシリサイド膜上）には、絶縁膜が形成されている。第１領域３２ａ上の絶縁膜にはコンタクトホールが形成されている。第１領域３２ａは、コンタクトホールによって、図４に示すように信号配線２２ｄに接続されている。
また、Ｎ型ソース領域３６の上面には、シリサイド膜が形成されている。これによって、Ｎ型ソース領域３６は低抵抗化されている。Ｎ型ソース領域３６のシリサイド膜上には、絶縁膜が形成されている。その絶縁膜にはコンタクトホールが形成されている。Ｎ型ソース領域３６は、コンタクトホールによって、図４に示すようにＧＮＤ配線２２ｂに接続されている。
上述したＮＭＯＳ領域３８の構造により、ＮＭＯＳ領域３８内には複数のＮＭＯＳ４０が形成されている。すなわち、ゲート電極３４と、ゲート電極３４と対向する範囲のＰ型ウェル３０と、ゲート電極３４の両隣のＮ型ドレイン領域３２及びＮ型ソース領域３６によって、ＮＭＯＳ４０が形成されている。各ＮＭＯＳ４０は、隣接するＮＭＯＳ４０とＮ型ドレイン領域３２及びＮ型ソース領域３６を共有している。これによって、ＮＭＯＳ領域３８内に高密度に集積してＮＭＯＳ４０が形成されている。
【００３０】
図３に示すように、Ｐ型ウェル３０は、ＮＭＯＳ領域３８の周囲を取り囲むようにして形成されているＰ型ウェルコンタクト領域３０ａを備えている。Ｐ型ウェルコンタクト領域３０ａは、半導体基板１２の上面（すなわち、Ｐ型ウェル３０の上面）に臨む範囲に形成されている。Ｐ型ウェルコンタクト領域３０ａは、その領域外のＰ型ウェル３０に比べて不純物濃度が高い。Ｐ型ウェル３０の上面は、図示しない絶縁膜に覆われている。Ｐ型ウェルコンタクト領域３０ａの上部の絶縁膜にはコンタクトホールが形成されている。Ｐ型ウェルコンタクト領域３０ａは、コンタクトホールを介して、図４に示すようにＧＮＤ配線２２ｂに接続されている。なお、Ｐ型ウェルコンタクト領域３０ａは、絶縁膜上に形成されている図示しないポリ抵抗層を介してＧＮＤ配線２２ｂに接続されている。図４の抵抗３１は、ポリ抵抗層の電気抵抗を示している。
【００３１】
図５は、保護回路２４ｄの等価回路を示す回路図である。
上述したＮＭＯＳ４０は、図５に示すように信号配線２２ｄとＧＮＤ配線２２ｂの間に接続されている。なお、ＮＭＯＳ領域３８内の各ＮＭＯＳ４０は、信号配線２２ｄとＧＮＤ配線２２ｂの間に並列に接続されており、実質的に１つのＮＭＯＳとして作動する。したがって、図５ではＮＭＯＳ４０を１つだけ図示している。また、Ｐ型ウェル３０（すなわち、ＮＭＯＳ４０のバックゲート）は、ポリ抵抗層を介してＧＮＤ配線２２ｂに接続されている。図５の抵抗３１ａは、ポリ抵抗層の電気抵抗（図４の抵抗３１と同じ抵抗）を示している。
また、上述したＮＭＯＳ領域３８内には、ＧＮＤ配線２２ｂからＰ型ウェル３０（Ｐ型ウェルコンタクト領域３０ａを含む）とＮ型ドレイン領域３２を経由して信号配線２２ｄに至る経路によって、図５に示すダイオード４２が形成されている。なお、Ｐ型ウェル３０（すなわち、ダイオード４２のアノード）は、ポリ抵抗層を介してＧＮＤ配線２２ｂに接続されている。図５の抵抗３１ｂはポリ抵抗層の電気抵抗（図４の抵抗３１と同じ抵抗）を示している。
【００３２】
図３に示すように、Ｎ型ウェル５０内には、Ｐ型ドレイン領域５２とゲート電極５４とＰ型ソース領域５６がそれぞれ複数個形成されているＰＭＯＳ領域５８が形成されている。図６は、図３のＶＩ−ＶＩ線における半導体基板１２の断面図を示している。図６に示すように、ＰＭＯＳ領域５８内には、上述したＮＭＯＳ領域３８と同様に各領域が配置されている。すなわち、Ｐ型ドレイン領域５２はＮ型ドレイン領域３２に対応する位置に形成されており、ゲート電極５４はゲート電極３４に対応する位置に形成されており、Ｐ型ソース領域５６はＮ型ソース領域３６に対応する位置に形成されている。Ｐ型ドレイン領域５２は信号配線２２ｄに接続されている。ゲート電極５４とＰ型ソース領域５６はＶＤＤ配線２２ａに接続されている。なお、図３及び図６に示すように、Ｐ型ドレイン領域５２には、高抵抗領域５２ｂが形成されている。これによって、Ｐ型ドレイン領域５２は高抵抗化されている。上述したＰＭＯＳ領域５８の構造により、ＰＭＯＳ領域５８内には複数のＰＭＯＳ４４が形成されている。
【００３３】
図３に示すように、Ｎ型ウェル５０は、ＰＭＯＳ領域５８の周囲を取り囲むようにして形成されているＮ型ウェルコンタクト領域５０ａを備えている。Ｎ型ウェルコンタクト領域５０ａは、Ｎ型ウェル５０の上面に臨む範囲に形成されている。Ｎ型ウェルコンタクト領域５０ａは、その領域外のＮ型ウェル５０に比べて不純物濃度が高い。Ｎ型ウェルコンタクト領域５０ａは、コンタクトホールを介してＶＤＤ配線２２ａに接続されている。なお、Ｎ型ウェルコンタクト領域５０ａは、その上部の絶縁膜上に形成されている図示しないポリ抵抗層を介してＶＤＤ配線２２ａに接続されている。図６の抵抗３３は、そのポリ抵抗層の電気抵抗を示している。
【００３４】
上述したＰＭＯＳ４４は、図５に示すようにＶＤＤ配線２２ａと信号配線２２ｄの間に接続されている。なお、ＰＭＯＳ領域５８内の各ＰＭＯＳ４４は、ＶＤＤ配線２２ａと信号配線２２ｄの間に並列に接続されており、実質的に１つのＰＭＯＳとして作動する。したがって、図５ではＰＭＯＳ４４を１つだけ図示している。また、Ｎ型ウェル５０（すなわち、ＰＭＯＳ４４のバックゲート）は、ポリ抵抗層を介してＶＤＤ配線２２ａに接続されている。図５の抵抗３３ａは、そのポリ抵抗層の電気抵抗（図６の抵抗３３と同じ抵抗）を示している。
また、上述したＰＭＯＳ領域５８内には、信号配線２２ｄからＰ型ドレイン領域５２とＮ型ウェル５０（Ｎ型ウェルコンタクト領域５０ａを含む）を経由してＶＤＤ配線２２ａに至る経路によって、図５に示すダイオード４６が形成されている。なお、Ｎ型ウェル５０（すなわち、ダイオード４６のカソード）は、ポリ抵抗層を介してＶＤＤ配線２２ａに接続されている。図５の抵抗３３ｂはそのポリ抵抗層の電気抵抗（図６の抵抗３３と同じ抵抗）を示している。
【００３５】
図３に示すように、Ｐ型ウェル３０とＮ型ウェル５０の境界部には、ＳＴＩ層６０と、Ｎ型カソード領域６２と、Ｐ型アノード領域６４と、Ｎ型カソード領域６６と、Ｐ型アノード領域６８が形成されている。
【００３６】
図７は、図３のＶＩＩ−ＶＩＩ線における半導体基板１２の断面図を示している。
図示するように、ＳＴＩ層６０は、半導体基板１２の上面のトレンチ６１内に絶縁体を埋め込んだ絶縁層である。図３に示すように、ＳＴＩ層６０は、Ｐ型ウェル３０とＮ型ウェル５０の境界に沿って形成されている。
Ｎ型カソード領域６２は、Ｐ型ウェル３０内に形成されている。図３に示すように、Ｎ型カソード領域６２は、ＳＴＩ層６０に沿って形成されている。図７に示すように、Ｎ型カソード領域６２は、半導体基板１２の上面に臨むとともにＳＴＩ層６０より浅い範囲に形成されている。Ｎ型カソード領域６２の上面は図示しない絶縁膜に覆われている。その絶縁膜にはコンタクトホールが形成されている。Ｎ型カソード領域６２は、コンタクトホールによってＧＮＤ配線２２ｂに接続されている。
Ｐ型アノード領域６４は、Ｎ型ウェル５０内に形成されている。図３に示すように、Ｐ型アノード領域６４は、ＳＴＩ層６０に沿って形成されている。図７に示すように、Ｐ型アノード領域６４は、半導体基板１２の上面に臨むとともにＳＴＩ層６０より浅い範囲に形成されている。Ｐ型アノード領域６４の上面は図示しない絶縁膜に覆われている。その絶縁膜にはコンタクトホールが形成されている。Ｐ型アノード領域６４は、コンタクトホールによってＶＤＤ配線２２ａに接続されている。
ＶＤＤ配線２２ａから、Ｐ型アノード領域６４、Ｎ型ウェル５０、Ｐ型ウェル３０及びＮ型カソード領域６２を経由してＧＮＤ配線２２ｂに至る経路によって、ＶＤＤ配線２２ａとＧＮＤ配線２２ｂを接続するサイリスタ４８が形成されている。すなわち、図５に示すようにサイリスタ４８が接続されている。
【００３７】
図８は、図３のＶＩＩＩ−ＶＩＩＩ線における半導体基板１２の断面図を示している。
図示するように、Ｎ型カソード領域６６は、Ｐ型ウェル３０内に形成されている。Ｎ型カソード領域６６は、ＳＴＩ層６０に沿って形成されている。Ｎ型カソード領域６６は、半導体基板１２の上面に臨むとともにＳＴＩ層６０より浅い範囲に形成されている。Ｎ型カソード領域６６の上面は図示しない絶縁膜に覆われている。その絶縁膜にはコンタクトホールが形成されている。Ｎ型カソード領域６６は、コンタクトホールによって信号配線２２ｄに接続されている。
ＧＮＤ配線２２ｂからＰ型ウェル３０（Ｐ型ウェルコンタクト領域３０ａを含む）とＮ型カソード領域６６を経由して信号配線２２ｄに至る経路は、ＧＮＤ配線２２ｂと信号配線２２ｄを接続するダイオード１００を形成している。なお、ダイオード１００は、上述したダイオード４２（図５参照）と並列に接続されている。したがって、図５では、１つの回路記号でダイオード４２とダイオード１００を示している。
【００３８】
図８に示すように、Ｐ型アノード領域６８は、Ｎ型ウェル５０内に形成されている。Ｐ型アノード領域６８は、ＳＴＩ層６０に沿って形成されている。Ｐ型アノード領域６８は、半導体基板１２の上面に臨むとともにＳＴＩ層６０より浅い範囲に形成されている。Ｐ型アノード領域６８の上面は図示しない絶縁膜に覆われている。その絶縁膜にはコンタクトホールが形成されている。Ｐ型アノード領域６８は、コンタクトホールによって信号配線２２ｄに接続されている。
信号配線２２ｄからＰ型アノード領域６８とＮ型ウェル５０（Ｎ型ウェルコンタクト領域５０ａを含む）を経由してＶＤＤ配線２２ａに至る経路は、信号配線２２ｄとＶＤＤ配線２２ａを接続するダイオード１０２を形成している。なお、ダイオード１０２は、上述したダイオード４６（図５参照）と並列に接続されている。したがって、図５では、１つの回路記号でダイオード４６とダイオード１０２を示している。
【００３９】
図９は、保護回路２４ｄ上の信号配線２２ｄの位置を示す平面図である。図示するように、半導体基板１２上には、３本の信号配線２２ｄがＸ方向に沿って直線状に伸びている。各信号配線２２ｄは、Ｎ型ドレイン領域３２とＰ型ドレイン領域５２の上部を通過している。半導体基板１２と信号配線２２ｄの間には絶縁膜が形成されている。Ｎ型ドレイン領域３２とＰ型ドレイン領域５２は、その上部に形成されているコンタクトホールを介して信号配線２２ｄと接続されている。上述したＮ型カソード領域６６とＰ型アノード領域６８は、中央の信号配線２２ｄの下部に形成されている。Ｎ型カソード領域６６とＰ型アノード領域６８は、その上部に形成されているコンタクトホールを介して信号配線２２ｄと接続されている。
【００４０】
上述したように、保護回路２４ｄのＰ型ウェル３０は、Ｙ方向において、保護回路２４ｃのＮ型ウェル５０及び保護回路２４ｅのＮ型ウェル５０と隣接している。
図３に示すように、保護回路２４ｄのＰ型ウェル３０と保護回路２４ｃのＮ型ウェル５０の境界部には、ＳＴＩ層７０と、Ｎ型カソード領域７２と、Ｐ型アノード領域７４が形成されている。ＳＴＩ層７０は、保護回路２４ｄのＰ型ウェル３０と保護回路２４ｃのＮ型ウェル５０の境界に沿って形成されている。Ｎ型カソード領域７２は、保護回路２４ｄのＰ型ウェル３０内にＳＴＩ層７０に沿って形成されている。Ｐ型アノード領域７４は、保護回路２４ｃのＮ型ウェル５０内にＳＴＩ層７０に沿って形成されている。ＳＴＩ層７０とＮ型カソード領域７２とＰ型アノード領域７４は、図７の断面と同じ断面構造を有している。Ｎ型カソード領域７２は、ＧＮＤ配線２２ｂに接続されている。Ｐ型アノード領域７４は、ＶＤＤ配線２２ａに接続されている。したがって、ＶＤＤ配線２２ａからＰ型アノード領域７４と保護回路２４ｃのＮ型ウェル５０と保護回路２４ｄのＰ型ウェル３０とＮ型カソード領域７２を経由してＧＮＤ配線２２ｂに至る経路は、ＶＤＤ配線２２ａとＧＮＤ配線２２ｂを接続するサイリスタ１０４を形成している。
同様にして、保護回路２４ｄのＰ型ウェル３０と保護回路２４ｅのＮ型ウェル５０の境界部には、ＳＴＩ層７６とＮ型カソード領域７８とＰ型アノード領域８０が形成されている。Ｐ型アノード領域８０と保護回路２４ｅのＮ型ウェル５０と保護回路２４ｄのＰ型ウェル３０とＮ型カソード領域７８によって、ＶＤＤ配線２２ａとＧＮＤ配線２２ｂを接続するサイリスタ１０６が形成されている。
【００４１】
上述したように、保護回路２４ｄのＮ型ウェル５０は、Ｙ方向において、保護回路２４ｃのＰ型ウェル３０及び保護回路２４ｅのＰ型ウェル３０と隣接している。
図３に示すように、保護回路２４ｄのＮ型ウェル５０と保護回路２４ｃのＰ型ウェル３０の境界部には、ＳＴＩ層８２と、Ｐ型アノード領域８４と、Ｎ型カソード領域８６が形成されている。ＳＴＩ層８２は、保護回路２４ｄのＮ型ウェル５０と保護回路２４ｃのＰ型ウェル３０の境界に沿って形成されている。Ｐ型アノード領域８４は、保護回路２４ｄのＮ型ウェル５０内にＳＴＩ層８２に沿って形成されている。Ｎ型カソード領域８６は、保護回路２４ｃのＰ型ウェル３０内にＳＴＩ層８２に沿って形成されている。ＳＴＩ層８２とＰ型アノード領域８４とＮ型カソード領域８６は、図７の断面と同じ断面構造を有している。Ｐ型アノード領域８４は、ＶＤＤ配線２２ａに接続されている。Ｎ型カソード領域８６は、ＧＮＤ配線２２ｂに接続されている。したがって、ＶＤＤ配線２２ａからＰ型アノード領域８４と保護回路２４ｄのＮ型ウェル５０と保護回路２４ｃのＰ型ウェル３０とＮ型カソード領域８６を経由してＧＮＤ配線２２ｂに至る経路は、ＶＤＤ配線２２ａとＧＮＤ配線２２ｂを接続するサイリスタ１０８を形成している。
同様にして、保護回路２４ｄのＮ型ウェル５０と保護回路２４ｅのＰ型ウェル３０の境界部には、ＳＴＩ層８８とＰ型アノード領域９０とＮ型カソード領域９２が形成されている。Ｐ型アノード領域９０と保護回路２４ｄのＮ型ウェル５０と保護回路２４ｅのＰ型ウェル３０とＮ型カソード領域９２によって、ＶＤＤ配線２２ａとＧＮＤ配線２２ｂを接続するサイリスタ１１０が形成されている。
【００４２】
なお、サイリスタ１０４、１０６、１０８及び１１０は、上述したサイリスタ４８（図５参照）と並列に接続されている。したがって、図５では、１つの回路記号でサイリスタ４８、１０４、１０６、１０８及び１１０を示している。
【００４３】
図１０は、保護回路２４ｄのＰ型ウェル３０と、保護回路２４ｄのＮ型ウェル５０と、保護回路２４ｃのＰ型ウェル３０と、保護回路２４ｃのＮ型ウェル５０の４つのウェルの境界部の拡大図（半導体基板１２を上側からみた平面図）を示している。図示するように、４つのウェルの境界部では、保護回路２４ｄのＮ型ウェル５０と保護回路２４ｃのＮ型ウェル５０が連続している。これによって、各ウェルの境界線が交差しないようになっている。これによって、ＩＣ１０の製造時に各ウェルを容易に形成可能とされている。保護回路２４ｄと保護回路２４ｅの境界部においても、同様に各ウェルが形成されている。
【００４４】
次に、保護回路２４ｄの動作について説明する。保護回路２４ｄは、信号配線２２ｄに入力されるサージから内部回路１４を保護する。信号配線２２ｄには、ＶＤＤ配線２２ａに対して信号配線２２ｄがプラスとなるサージ（以下では、ＳＩＧ−ＶＤＤサージという）と、ＶＤＤ配線２２ａに対して信号配線２２ｄがマイナスとなるサージ（以下では、ＶＤＤ−ＳＩＧサージという）と、ＧＮＤ配線２２ｂに対して信号配線２２ｄがプラスとなるサージ（以下では、ＳＩＧ−ＧＮＤサージという）と、ＧＮＤ配線２２ｂに対して信号配線２２ｄがマイナスとなるサージ（以下では、ＧＮＤ−ＳＩＧサージという）の４種類のサージが入力される場合がある。以下に、各サージが入力されたときの保護回路２４ｄの動作について説明する。
【００４５】
（ＳＩＧ−ＶＤＤサージが入力されたときの動作）
信号配線２２ｄにＳＩＧ−ＶＤＤサージが入力されると、図５のダイオード４６（１０２）がオンする。これによって、信号配線２２ｄからＶＤＤ配線２２ａに電流が流れ、ＳＩＧ−ＶＤＤサージが減衰する。
なお、図５に示すように、信号配線２２ｄとＶＤＤ配線２２ａの間には、ダイオード４６と１０２の２つのダイオードが接続されている。したがって、ＳＩＧ−ＶＤＤサージの入力時に信号配線２２ｄからＶＤＤ配線２２ａに高電流を流すことができる。好適にＳＩＧ−ＶＤＤサージを減衰させることができる。
【００４６】
（ＶＤＤ−ＳＩＧサージが入力されたときの動作）
信号配線２２ｄにＶＤＤ−ＳＩＧサージが入力されると、図５のＰＭＯＳ４４がスナップバック現象によりオンする。これによって、ＶＤＤ配線２２ａから信号配線２２ｄに電流が流れ、ＶＤＤ−ＳＩＧサージが減衰する。
ＰＭＯＳ４４のスナップバック現象について、詳細に説明する。図１１は、スナップバック現象を説明するグラフである。図１１の横軸はＶＤＤ配線２２ａと信号配線２２ｄの間に印加されるサージ電圧Ｖ１（ＶＤＤ配線２２ａをプラスとしたときの電圧）を示しており、図１１の縦軸はＶＤＤ配線２２ａから信号配線２２ｄに流れる電流Ｉ１を示している。
まず、ＶＤＤ−ＳＩＧサージの入力により、図１１の矢印Ｂ１に示すように、電圧Ｖ１が上昇し始める。このときには、Ｎ型ウェル５０とＰ型ドレイン領域５２の境界のＰＮ接合（図６参照）に、電圧Ｖ１と略等しい電圧が逆方向に印加される。この段階では、電流Ｉ１はゼロである。電圧Ｖ１がＰＮ接合のアバランシェ電圧ＶＡまで上昇すると、Ｎ型ウェル５０とＰ型ドレイン領域５２の境界のＰＮ接合がアバランシェ降伏する。すると、Ｎ型ウェル５０（Ｎ型ウェルコンタクト領域５０ａを含む）とＰ型ドレイン領域５２を経由して、ＶＤＤ配線２２ａから信号配線２２ｄに向けて電流Ｉ１が流れはじめる。その後は、図１１の矢印Ｂ２に示すように、電圧Ｖ１の上昇に伴って電流Ｉ１が増加する。このとき流れる電流Ｉ１は抵抗３３（図５の抵抗３３ａ）を経由してＮ型ウェル５０（Ｎ型ウェルコンタクト領域５０ａ）に流れる。したがって、抵抗３３における電圧降下により、Ｎ型ウェル５０の電位がＶＤＤ配線２２ａの電位より低くなる。また、電流Ｉ１がＮ型ウェル５０内を流れると、Ｎ型ウェル５０内の電気抵抗によってＮ型ウェル５０内に電位分布が発生する。すなわち、Ｎ型ウェルコンタクト領域５０ａに近い側ほど電位が高くなり、Ｐ型ドレイン領域５２に近い側ほど電位が低くなる。したがって、電流Ｉ１が増加すると、Ｐ型ソース領域５６近傍のＮ型ウェル５０の電位が下がる。すると、Ｐ型ソース領域５６の電位はＶＤＤ配線２２ａと略等しいために、Ｐ型ソース領域５６とＮ型ウェル５０との境界のＰＮ接合に順電圧が印加される。電圧Ｖ１が所定の電圧（トリガ電圧ＶＴ）まで上昇すると、Ｐ型ソース領域５６とＮ型ウェル５０との境界のＰＮ接合に印加される順電圧がＰＮ接合のオン電圧より高くなり、そのＰＮ接合がオンする。すなわち、ＰＭＯＳ４４がオンする（スナップバック現象）。すなわち、Ｐ型ソース領域５６とＮ型ウェル５０とＰ型ドレイン領域５２を経由して、ＶＤＤ配線２２ａから信号配線２２ｄに向けて電流Ｉ１が流れる。すると、図１１の矢印Ｂ３に示すように、電流Ｉ１が上昇しながら電圧Ｖ１が急激に減少する。電圧Ｖ１が所定値まで減少した後は、図１１の矢印Ｂ４に示すように、電流Ｉ１が上昇するとともに電圧Ｖ１が緩やかに上昇する。そして、ＶＤＤ−ＳＩＧサージの大きさに応じた量の電荷がＶＤＤ配線２２ａから信号配線２２ｄに流れることで、ＶＤＤ−ＳＩＧサージが減衰する。したがって、電圧Ｖ１がトリガ電圧ＶＴより高くなることが防止される。なお、保護回路２４ｄでは、高抵抗領域５２ｂによってＰ型ドレイン領域５２が高抵抗化されている。これによって、ＰＭＯＳ４４のスナップバック後（図１１の矢印Ｂ４の動作状態のとき）に、電圧Ｖ１の上昇が抑制されている。
【００４７】
なお、上述したＰＭＯＳ４４は、トリガ電圧ＶＴが比較的高く、ＶＤＤ−ＳＩＧサージの入力時にオンし難いという問題を有している。また、上述したように、ＰＭＯＳ領域５８には複数のＰＭＯＳ４４が形成されているが、ＶＤＤ−ＳＩＧサージの入力時に一部のＰＭＯＳ４４だけがオンし、残りのＰＭＯＳ４４がオンしないという現象が起きる場合がある。この場合、ＰＭＯＳ４４ではＶＤＤ−ＳＩＧサージを適切に減衰させることができない。また、オンしたＰＭＯＳ４４に高電流が流れることとなり、ＰＭＯＳ４４が破損し易いという問題がある。したがって、保護回路２４ｄは、ＰＭＯＳ４４とは別に、ＶＤＤ−ＳＩＧサージを減衰させる電流経路を備えている。
すなわち、ＶＤＤ−ＳＩＧサージが入力されると、サイリスタ４８（１０４、１０６、１０８、１１０）がオンするとともに、ダイオード４２（１００）がオンする。これによって、図５の矢印Ｃ１に示す経路でＶＤＤ配線２２ａから信号配線２２ｄに電流が流れる。これによって、ＶＤＤ−ＳＩＧサージは減衰する。このように、保護回路２４ｄでは、ＶＤＤ−ＳＩＧサージの印加時に、ＰＭＯＳ４４を経由する経路に加えて、サイリスタ４８（１０４、１０６、１０８、１１０）とダイオード４２（１００）を経由する経路Ｃ１でもＶＤＤ配線２２ａから信号配線２２ｄに向けて電流が流れる。したがって、ＰＭＯＳ４４が適切にオンしなかったときでも、内部回路１４をＶＤＤ−ＳＩＧサージから保護することができる。
なお、上述したように、ＶＤＤ−ＳＩＧサージが入力されるときには、抵抗３３による電圧降下によりＮ型ウェル５０の電位が下がる。これによって、サイリスタ４８（１０４、１０６、１０８、１１０）がオンしやすくなっている。すなわち、抵抗３３によってサイリスタ４８（１０４、１０６、１０８、１１０）のトリガ電圧が低減されている。
また、図５に示すように、信号配線２２ｄとＶＤＤ配線２２ａの間には５つのサイリスタ４８、１０４、１０６、１０８及び１１０が接続されている。したがって、ＶＤＤ配線２２ａから信号配線２２ｄに高電流を流すことができる。また、図５に示すように、ＧＮＤ配線２２ｂと信号配線２２ｄの間には、ダイオード４２と１００の２つのダイオードが接続されている。したがって、ＧＮＤ配線２２ｂから信号配線２２ｄに高電流を流すことができる。すなわち、ＶＤＤ−ＳＩＧサージの入力時に、図５の経路Ｃ１に高電流を流すことができる。好適にＳＩＧ−ＶＤＤサージを減衰させることができる。
【００４８】
（ＳＩＧ−ＧＮＤサージが入力されたときの動作）
信号配線２２ｄにＳＩＧ−ＧＮＤサージが入力されると、図５のＮＭＯＳ４０がスナップバック現象によりオンする。これによって、信号配線２２ｄからＧＮＤ配線２２ｂに電流が流れ、ＳＩＧ−ＧＮＤサージが減衰する。
ＮＭＯＳ４０のスナップバック現象は、ＰＭＯＳ４４と略同様の現象である。すなわち、まず、ＳＩＧ−ＧＮＤサージの入力により、Ｐ型ウェル３０とＮ型ドレイン領域３２の境界のＰＮ接合（図４参照）に、サージ電圧（以下では、電圧Ｖ２という）と略等しい電圧が逆方向に印加される。この段階では、信号配線２２ｄからＧＮＤ配線２２ｂに流れる電流（以下では、電流Ｉ２という）はゼロである。電圧Ｖ２がＰＮ接合のアバランシェ電圧まで上昇すると、アバランシェ降伏により、Ｎ型ドレイン領域３２とＰ型ウェル３０（Ｐ型ウェルコンタクト領域３０ａを含む）を経由して、電流Ｉ２が流れはじめる。このとき流れる電流Ｉ２は抵抗３１（図５の抵抗３１ａ）を経由してＰ型ウェル３０（Ｐ型ウェルコンタクト領域３０ａを含む）に流れる。したがって、抵抗３１における電圧降下により、Ｐ型ウェル３０の電位はＧＮＤ配線２２ｂの電位より高くなる。また、電流Ｉ２がＰ型ウェル３０内を流れると、Ｐ型ウェル３０内の電気抵抗によってＰ型ウェル３０内に電位分布が発生する。したがって、電流Ｉ２が増加すると、Ｎ型ソース領域３６近傍のＰ型ウェル３０の電位が上昇する。すると、Ｎ型ソース領域３６の電位はＧＮＤ配線２２ｂと略等しいために、Ｎ型ソース領域３６とＰ型ウェル３０との境界のＰＮ接合に順電圧が印加される。電圧Ｖ２がトリガ電圧まで上昇すると、そのＰＮ接合に印加される順電圧がＰＮ接合のオン電圧より高くなり、そのＰＮ接合がオンする。すなわち、ＮＭＯＳ４０がオンする（スナップバック現象）。これによって、ＮＭＯＳ４０を経由して信号配線２２ｄからＧＮＤ配線２２ｂに向かって電流Ｉ２が流れ、ＳＩＧ−ＧＮＤサージが減衰する。なお、保護回路２４ｄでは、高抵抗領域３２ｂによってＮ型ドレイン領域３２が高抵抗化されている。これによって、ＮＭＯＳ４０のスナップバック後に、電圧Ｖ２が上昇することが抑制されている。
【００４９】
なお、上述したＮＭＯＳ４０は、トリガ電圧が比較的高く、ＳＩＧ−ＧＮＤサージの入力時にオンし難いという問題を有している。また、上述したように、ＮＭＯＳ領域３８には複数のＮＭＯＳ４０が形成されているが、ＳＩＧ−ＧＮＤサージの入力時に一部のＮＭＯＳ４０だけがオンし、残りのＮＭＯＳ４０がオンしないという現象が起きる場合がある。したがって、保護回路２４ｄは、ＮＭＯＳ４０とは別に、ＳＩＧ−ＧＮＤサージを減衰させる電流経路を備えている。
すなわち、ＳＩＧ−ＧＮＤサージが入力されると、ダイオード４６（１０２）がオンするとともに、サイリスタ４８（１０４、１０６、１０８、１１０）がオンする。これによって、図５の矢印Ｃ２に示す経路で信号配線２２ｄからＧＮＤ配線２２ｂに電流が流れる。これによって、ＳＩＧ−ＧＮＤサージは減衰する。このように、保護回路２４ｄでは、ＳＩＧ−ＧＮＤサージの印加時に、ＮＭＯＳ４０を経由する経路に加えて、ダイオード４６（１０２）とサイリスタ４８（１０４、１０６、１０８，１１０）を経由する経路Ｃ２でも信号配線２２ｄからＧＮＤ配線２２ｂに向けて電流が流れる。したがって、ＮＭＯＳ４０が適切にオンしなかったときでも、内部回路１４をＳＩＧ−ＧＮＤサージから保護することができる。
なお、上述したように、ＳＩＧ−ＧＮＤサージが入力されるときには、抵抗３１による電圧降下によりＰ型ウェル３０の電位が上昇する。これによって、サイリスタ４８（１０４、１０６、１０８，１１０）がオンしやすくなっている。すなわち、抵抗３１によってサイリスタ４８（１０４、１０６、１０８、１１０）のトリガ電圧が低減されている。
また、上述したように、ＶＤＤ配線２２ａとＧＮＤ配線２２ｂは５つのサイリスタ４８、１０４，１０６，１０８及び１１０で接続されている。また、ＧＮＤ配線２２ｂと信号配線２２ｄは２つのダイオード４２と１０２で接続されている。したがって、ＶＤＤ−ＳＩＧサージの入力時に、図５の経路Ｃ２に高電流を流すことができる。好適にＳＩＧ−ＧＮＤサージを減衰させることができる。
【００５０】
（ＧＮＤ−ＳＩＧサージが入力されたときの動作）
信号配線２２ｄにＧＮＤ−ＳＩＧサージが入力されると、図５のダイオード４２（１００）がオンする。これによって、ＧＮＤ配線２２ｂから信号配線２２ｄに電流が流れ、ＧＮＤ−ＳＩＧサージが減衰する。
なお、上述したように、ＧＮＤ配線２２ｂと信号配線２２ｄは２つのダイオード４２と１０２で接続されている。したがって、ＧＮＤ−ＳＩＧサージの入力時に、ＧＮＤ配線２２ｂから信号配線２２ｄに向けて高電流を流すことができる。好適にＧＮＤ−ＳＩＧサージを減衰させることができる。
【００５１】
以上に説明したように、本実施例のＩＣ１０では、保護回路２４ｄがＶＤＤ配線２２ａとＧＮＤ配線２２ｂを接続するサイリスタ４８、１０４、１０６、１０８及び１１０を備えている。したがって、ＶＤＤ−ＳＩＧサージ及びＳＩＧ−ＧＮＤから内部回路１４を適切に保護することができる。
【００５２】
また、サイリスタ４８は、Ｐ型ウェル３０とＮ型ウェル５０との境界のＰＮ接合を利用して形成されている。さらに、Ｎ型カソード領域６２とＰ型アノード領域６４が、Ｐ型ウェル３０とＮ型ウェル５０との境界近傍のスペースに形成されている。したがって、保護回路２４ｄを大型化することなく、サイリスタ４８を形成することが可能となっている。
【００５３】
また、本実施例のＩＣ１０では、保護回路２４ｃ及び２２ｅが、保護回路２４ｄに対してＹ方向に隣接しているとともに、保護回路２４ｃ及び２２ｅのＰ型ウェル３０とＮ型ウェル５０の配置が保護回路２４ｄと逆になっている。したがって、保護回路２４ｄと保護回路２４ｃの境界及び保護回路２４ｄと保護回路２４ｅとの境界にＰＮ接合が形成されている。そして、そのＰＮ接合を利用してサイリスタ１０４、１０６、１０８及び１１０が形成されている。したがって、保護回路２４ｄを大型化することなく、サイリスタ１０４、１０６、１０８及び１１０を形成することが可能となっている。サイリスタ１０４、１０６、１０８及び１１０を形成することで、ＶＤＤ配線２２ａからＧＮＤ配線２２ｂにより高い電流を流すことができる。
【００５４】
また、本実施例のＩＣ１０では、図９に示すように、Ｎ型ドレイン領域３２がＸ方向に直線状に延設されており、そのＮ型ドレイン領域３２を延長した直線と重なる位置にＰ型ドレイン領域５２が形成されている。また、Ｎ型ドレイン領域３２を延長した直線と重なる位置に、Ｎ型カソード領域６６とＰ型アノード領域６８が形成されている。したがって、Ｎ型ドレイン領域３２とＰ型ドレイン領域５２とＮ型カソード領域６６とＰ型アノード領域６８を直線状に伸びる信号配線２２ｄで接続することができる。効率よく信号配線２２ｄを配置することが可能となっている。また、Ｎ型カソード領域６６とＰ型アノード領域６８は、Ｐ型ウェル３０とＮ型ウェル５０との境界近傍のスペースに形成されているので、保護回路２４ｄが大型化することもない。また、Ｎ型カソード領域６６を形成することで、ＧＮＤ配線２２ｂから信号配線２２ｄにより高い電流を流すことが可能となる。また、Ｐ型アノード領域６８を形成することで、ＶＤＤ配線２２ａから信号配線２２ｄにより高い電流を流すことが可能となる。
【００５５】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００５６】
【図１】実施例のＩＣ１０の上面の拡大平面図。
【図２】保護回路２４ｃ〜２４ｅが形成されている範囲の半導体基板１２の上面の拡大平面図。
【図３】保護回路２４ｄの上面の拡大平面図。
【図４】図３のＩＶ−ＩＶ線断面図。
【図５】保護回路２４ｄの等価回路を示す回路図。
【図６】図３のＶＩ−ＶＩ線断面図。
【図７】図３のＶＩＩ−ＶＩＩ線断面図。
【図８】図３のＶＩＩＩ−ＶＩＩＩ線断面図。
【図９】保護回路２４ｄの上面の拡大平面図であって、信号配線２２ｄの配置を示す図。
【図１０】４つのウェルの境界部を示す平面図。
【図１１】スナップバック現象を説明するグラフ。
【図１２】保護回路を備えた従来の半導体装置の平面図。
【図１３】従来の保護回路の断面図。
【図１４】従来の保護回路の等価回路を示す回路図。
【図１５】第１に例示する本発明の半導体装置の保護回路の上面図。
【図１６】第２に例示する本発明の半導体装置の保護回路の上面図。
【図１７】第３に例示する本発明の半導体装置の保護回路の上面図。
【符号の説明】
【００５７】
１０：ＩＣ
１２：半導体基板
１４：内部回路
２２ａ：ＶＤＤ配線
２２ｂ：ＧＮＤ配線
２２ｄ：信号配線
２４ａ〜２４ｅ：保護回路
３０：Ｐ型ウェル
３０ａ：Ｐ型ウェルコンタクト領域
３２：Ｎ型ドレイン領域
３４：ゲート電極
３５：ゲート絶縁膜
３６：Ｎ型ソース領域
３８：ＮＭＯＳ領域
５０：Ｎ型ウェル
５０ａ：Ｎ型ウェルコンタクト領域
５２：Ｐ型ドレイン領域
５４：ゲート電極
５６：Ｐ型ソース領域
５８：ＰＭＯＳ領域
６２：Ｎ型カソード領域
６４：Ｐ型アノード領域
６６：Ｎ型カソード領域
６８：Ｐ型アノード領域
７２：Ｎ型カソード領域
７４：Ｐ型アノード領域
７８：Ｎ型カソード領域
８０：Ｐ型アノード領域
８４：Ｐ型アノード領域
８６：Ｎ型カソード領域
９０：Ｐ型アノード領域
９２：Ｎ型カソード領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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