(57)【要約】  テストパターン生成回路により生成される複数のテストパターンは、第１メモリチップと同じパッケージ内に実装される異種の第２メモリチップをテストするために、第１メモリチップから出力される。したがって、異種のメモリチップが同一のパッケージに搭載されるとき、メモリチップの端子がシステムの外部端子に接続されない場合にも、メモリチップをテストできる。システムに無駄な外部端子を形成する必要がないため、システムコストを削減できる。複雑なテストパターンを生成するテスト装置が不要になるため、テストコストを削減できる。テストパターン生成回路は、不揮発性の論理を用いて構成されているため、テストパターンを予め用意することなくテストを実施できる。このため、システムを構成するために第１および第２メモリチップを購入するユーザも、テストを容易に実施できる。【特許請求の範囲】
【請求項１】
メモリセルアレイと、
前記メモリセルアレイをテストするとともに、前記メモリセルアレイと同じパッケージ内に実装される異種のメモリチップをテストするための複数のテストパターンを生成するための不揮発性の論理を有するテストパターン生成回路と、
前記テストパターンを前記メモリチップに書き込むための複数の外部出力端子とを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記メモリチップから読み出されるテストパターンを受ける外部入力端子と、
前記テストパターン生成回路により生成されたテストパターンと、前記外部入力端子で受けたテストパターンとを比較する比較回路と、
前記比較回路での比較結果を出力するテスト結果端子とを備えていることを特徴とする半導体メモリ。
【請求項３】
請求項２記載の半導体メモリにおいて、
前記テスト結果端子は、前記比較結果のみを出力する専用端子であることを特徴とする半導体メモリ。
【請求項４】
請求項２記載の半導体メモリにおいて、
前記パターン生成回路の動作を制御するためのテスト制御信号を受けるテスト制御端子を備えていることを特徴とする半導体メモリ。
【請求項５】
請求項４記載の半導体メモリにおいて、
前記テスト制御端子は、前記テスト制御信号のみを受ける専用端子であることを特徴とする半導体メモリ。
【請求項６】
請求項１記載の半導体メモリにおいて、
前記外部出力端子の少なくとも一部は、前記メモリセルアレイをアクセスするために供給される入力信号を受ける入力端子を兼ねていることを特徴とする半導体メモリ。
【請求項７】
一つのパッケージに実装された第１メモリチップと第１メモリチップと種類が異なる第２メモリチップとを備え、
前記第１メモリチップは、
メモリセルアレイと、
前記メモリセルアレイおよび第２メモリチップをテストするための複数のテストパターンを生成するための不揮発性の論理を有するテストパターン生成回路と、
前記テストパターンを前記第２メモリチップに書き込むための複数の外部出力端子とを備えていることを特徴とするシステム。
【請求項８】
請求項7記載のシステムにおいて、
前記第１メモリチップに形成され、前記第２メモリチップから出力されるデータを受ける外部入力端子と、前記テストパターン生成回路により生成されたデータと、前記外部入力端子で受けたデータとを比較する比較回路と、前記比較回路での比較結果を出力するテスト結果端子と、
前記テスト結果端子に接続され、前記比較結果をシステムの外部に出力するためのシステムテスト結果端子とを備えていることを特徴とするシステム。
【請求項９】
請求項７記載のシステムにおいて、
前記第１メモリチップに形成され、前記テストパターン生成回路の動作を制御するためのテスト制御信号を受けるテスト制御端子と、
前記テスト制御端子に接続され、前記テスト制御信号をシステムの外部から受けるためのシステムテスト制御端子とを備えていることを特徴とするシステム。
【請求項１０】
請求項７記載のシステムにおいて、
前記第１メモリチップおよび第２メモリチップをアクセスするロジックチップと、
前記第１メモリチップ、第２メモリチップおよび前記ロジックチップを互いに接続するシステムバスとを備え、
前記第１メモリチップの前記外部出力端子は、前記テストパターンを前記システムバスを介して前記第２メモリチップに伝達するために、前記システムバスに接続されていることを特徴とするシステム。
【請求項１１】
請求項１０記載のシステムにおいて、
前記システムバスは、前記第１および第２メモリチップをアクセスするために前記ロジックチップから出力される制御信号が伝達される制御信号線を含み、
前記外部出力端子の少なくとも一部は、前記制御信号線に接続されていることを特徴とするシステム。
【請求項１２】
請求項１０記載のシステムにおいて、
前記第１メモリチップに形成され、前記第２メモリチップから出力されるデータを受ける外部入力端子と、前記テストパターン生成回路により生成されたデータと前記外部入力端子で受けたデータとを比較する比較回路と、前記比較回路での比較結果を出力するテスト結果端子と、
前記ロジックチップに形成され、前記テスト結果端子に接続され、前記比較結果を受けるロジックテスト結果入力端子とを備えていることを特徴とするシステム。
【請求項１３】
請求項１２記載のシステムにおいて、
前記ロジックチップは、前記ロジックテスト結果入力端子で受ける前記比較結果をシステムの外部に出力するためのロジックテスト結果出力端子と、
前記ロジックチップの内部回路が動作せず、前記第１および第２メモリチップの少なくともいずれかがテストされるときに、前記ロジックテスト結果入力端子で受ける前記比較結果を前記ロジックテスト結果出力端子に出力し、前記ロジックチップの内部回路が動作するときに、前記ロジックテスト結果入力端子で受ける信号を、前記ロジックチップの内部回路に出力する選択回路を備えていることを特徴とするシステム。
【請求項１４】
請求項１０記載のシステムにおいて、
前記第１メモリチップに形成され、前記テストパターン生成回路の動作を制御するためのテスト制御信号を受けるテスト制御入力端子と、
前記ロジックチップに形成され、前記テスト制御入力端子に接続され、前記テスト制御信号を出力するためのロジックテスト制御出力端子とを備えていることを特徴とするシステム。
【請求項１５】
請求項１４記載のシステムにおいて、
前記ロジックチップは、前記ロジックテスト制御出力端子に出力する前記テスト制御信号をシステムの外部から受けるためのロジックテスト制御入力端子と、
前記ロジックチップの内部回路が動作せず、前記第１および第２メモリチップの少なくともいずれかがテストされるときに、前記ロジックテスト制御入力端子で受ける前記テスト制御信号を前記ロジックテスト制御出力端子に出力し、前記ロジックチップの内部回路が動作するときに、前記ロジックテスト制御入力端子で受ける信号を前記ロジックチップの内部回路に出力する選択回路を備えていることを特徴とするシステム。
【請求項１６】
請求項１０記載のシステムにおいて、
前記システムバスは、前記第１および第２メモリチップをアクセスするために前記ロジックチップから出力または入力される信号が伝達され、システム内で閉じているシステム信号線を含み、
前記ロジックチップは、
前記システム信号線が接続されるロジック内部端子と、
前記ロジック内部端子をシステムの外部に接続するためのロジック外部端子と、
前記ロジックチップの内部回路が動作せず、前記第１および第２メモリチップの少なくともいずれかがテストされるときに、前記システム信号線を前記ロジック外部端子に接続し、前記ロジックチップの内部回路が動作するときに、前記システム信号線を前記内部回路に接続する選択回路とを備えていることを特徴とするシステム。
【請求項１７】
請求項７記載のシステムにおいて、
前記第１メモリチップは、ダイナミックメモリセルで構成された前記メモリセルアレイを有するメモリチップであり、
前記第２メモリチップは、フラッシュメモリチップであることを特徴とするシステム。
【請求項１８】
第１メモリチップと、第１メモリチップと種類が異なる第２メモリチップとが一つのパッケージに搭載されたシステムのテスト実施方法であって、
前記第１メモリチップ内で、前記第２メモリチップ用のテストパターンを生成し、
生成したテストパターンを前記第２メモリチップに書き込み、
前記第２メモリチップから書き込んだテストパターンを読み出し、
前記第１メモリチップ内で、書き込んだテストパターンと読み出したテストパターンを比較し、
比較結果を前記第１メモリチップから出力することを特徴とするシステムのテスト実施方法。
【請求項１９】
請求項１８記載のシステムのテスト実施方法において、
テスト制御信号を前記第１メモリチップで受け、
前記第１メモリチップ内で、前記テスト制御信号に応じて、前記第２メモリチップに書き込むために生成する前記テストパターンを決定することを特徴とするシステムのテスト実施方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数種の半導体メモリチップを一つのパッケージに搭載して構成されるシステムのテスト技術に関する。
【背景技術】
【０００２】
近時、プロセス技術が異なる複数種のメモリチップおよびロジックチップ等を一つのパッケージに収納してシステムを構成したＳＩＰ（システムインパッケージ）またはＭＣＰ（マルチチップパッケージ）と称する技術が開発されている。また、複数種のメモリ回路およびロジック回路等を一つのチップに集積してシステムを構成したＳＯＣ（シリコン・オン・チップ）と称する技術が開発されている。【０００３】
この種のシステム（例えばＳＩＰ）では、外部端子は、外部に対して入出力が必要な信号のために形成され、メモリチップおよびロジックチップの全ての端子（パッド）に対応して形成されない。特に、メモリチップは、ロジックチップのみによりアクセスされることが多いため、メモリチップの端子は、外部端子に接続されることは少ない。ＭＣＰの外部端子に接続されていないメモリチップをテストするためには、特別なテスト技術が必要である。例えば、特開２００３−７７２９６号公報には、ロジックチップ内にメモリチップをテストするためのテスト回路を形成したＭＣＰが開示されている。特開２００３−１４９３００号公報および特開２００１−３２５８００号公報には、ＳＯＣにおいて、メモリ回路をプログラマブルロジックとして機能させてテスト回路を構成し、他のメモリ回路をテストする技術が開示されている。プログラマブルロジックは、システムの外部から回路データを読み込むことで構成される。【０００４】
ＳＩＰおよびＭＣＰは、半導体メーカまたは半導体メーカからチップを購入したユーザにより組み立てられることが多い。ユーザがＳＩＰおよびＭＣＰを組み立てる場合、組立後のテストは、ユーザが実施しなくてはならない。一方、ＳＯＣは、半導体メーカのみにより製造されるため、ＳＯＣ完成後のテストは半導体メーカが実施する。
【特許文献１】特開２００３−７７２９６号公報
【特許文献２】特開２００３−１４９３００号公報
【特許文献３】特開２００１−３２５８００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
複数種の半導体メモリチップが搭載されるＭＣＰおよびＳＩＰ等のシステムを、半導体メーカがテストする場合、半導体メーカは、単体のメモリチップをテストするためのテストパターンを、システムに搭載されたメモリチップのテストパターンとして利用できる。また、テストパターン生成回路等のテスト回路をプログラマブルロジックで構成する場合にも、単体のメモリチップ用の既存のテストパターンを利用できる。【０００６】
一方、メモリチップを購入したユーザがＭＣＰおよびＳＩＰ等のシステムを組み立て、テストする場合、ユーザは、テストパターンを半導体メーカから入手するか、自分で作成する必要がある。半導体メーカがテストパターンをユーザに提出する場合、テスト技術が流出するおそれがある。さらに、ユーザは、テストパターンが入手できても、それをメモリチップに与えるテスト装置が必要である。メモリチップをテストするためのテストパターンは、一般に複雑であり、メモリ用のＬＳＩテスタ（メモリテスタ）を用いて実施する必要がある。この場合、ユーザは、高価なＬＳＩテスタを購入しなくてはならない。【０００７】
ＭＣＰまたはＳＩＰにロジックチップが搭載される場合、ロジックチップをテストするためのＬＳＩテスタ（ロジックテスタ）が必要である。仮に、ユーザがメモリテスタとロジックテスタの両方を所持しているとしても、ＭＣＰまたはＳＩＰをメモリテスタとロジックテスタに交互にセットしてテストを実施しなくてはならず、テスト効率は悪い。
さらに、ユーザが、メモリチップ内のプログラマブルロジックの論理を構成する場合、テストコストを抑えるために、半導体メーカから論理データを入手する必要がある。しかし、半導体メーカが、ＭＣＰおよびＳＩＰ等のシステムを組み立てる全てのユーザに、論理データを配布することは、手間とコストの点で困難である。また、テストの度にプログラマブルロジックに論理データを書き込む必要があるため、システムのテスト時間およびテストコストが増加する。したがって、メモリチップ内のプログラマブルロジックを用いて、ＭＣＰおよびＳＩＰ等のシステムをテストすることは現実的でない。【０００８】
本発明の目的は、複数種のメモリチップが一つのパッケージに搭載されるシステムのテストコストを削減することにある。
【課題を解決するための手段】
【０００９】
本発明の一形態では、半導体メモリ（第１メモリチップ）のテストパターン生成回路は、複数のテストパターンを生成する。テストパターンは、第１メモリチップと同じパッケージ内に実装される異種のメモリチップ（第２メモリチップ）をテストするために、第１メモリチップの複数の外部出力端子から出力される。そして、テストパターンにより第１メモリチップのメモリセルアレイのテストだけでなく、第２メモリチップのテストが実施される。したがって、異種のメモリチップが同一のパッケージに搭載されるとき、メモリチップの端子がシステムの外部端子に接続されない場合にも、メモリチップをテストできる。システムに無駄な外部端子を形成する必要がないため、システムコストを削減できる。複雑なテストパターンを生成するテスト装置が不要になるため、テストコストを削減できる。【００１０】
テストパターン生成回路は、プログラマブルロジック等とは異なり不揮発性の論理を用いて構成されている。このため、テスト前にテストパターン生成回路の回路データを読み込む必要がない。テストパターンを予め用意することなくテストを実施できるため、システムを構成するために第１および第２メモリチップを購入するユーザも、テストを容易に実施できる。すなわち、テストコストを削減できる。【００１１】
本発明の別の形態では、第１メモリチップの外部入力端子は、第２メモリチップから読み出されるテストパターンを受ける。比較回路は、テストパターン生成回路により生成されたテストパターンと、外部入力端子で受けたテストパターンとを比較する。比較回路での比較結果は、テスト結果端子から出力される。このため、第２メモリチップが動作するか否かを、第１メモリチップ内で判定し、外部に出力できる。例えば、テスト結果端子の論理レベルを判定することで、テスト結果が得られるため、簡易なテスト装置でテストを実施できる。【００１２】
本発明の別の形態では、第１メモリチップのテスト制御端子は、パターン生成回路の動作を制御するためのテスト制御信号を受ける。例えば、第１および第２メモリチップに書き込むために生成されるテストパターンは、テスト制御信号に応じて決定される。このため、外部制御により、様々なテストパターンを用いて第１および第２メモリチップを確実にテストできる。単純なパス／フェイルの判定だけでなく、詳細なマージンテストも実施できる。【００１３】
本発明の別の形態では、第１および第２メモリチップを搭載するシステムは、これらメモリチップをアクセスするロジックチップを搭載している。システムは、第１メモリチップ、第２メモリチップおよびロジックチップを互いに接続するシステムバスを有する。第１メモリチップの外部出力端子は、システムバスに接続されている。テストパターンを、システムを動作させるためのシステムバスを利用して第２メモリチップに書き込むことができるため、システム内の配線数を削減でき、システムコストを削減できる。また、第２メモリチップをテストすることで、システムバスの相互接続テストを実施できる。【００１４】
本発明の別の形態では、ロジックチップのロジックテスト結果入力端子は、第１メモリチップのテスト結果端子に接続され、第１メモリチップから比較結果を受ける。このため、ロジックチップを第１および第２メモリチップをテストするためのテスト装置として動作させることができ、テストコストを削減できる。
本発明の別の形態では、ロジックチップは、ロジックテスト結果入力端子で受ける比較結果をシステムの外部に出力するためのロジックテスト結果出力端子を有する。ロジックチップの選択回路は、ロジックチップの内部回路が動作せず、第１および第２メモリチップの少なくともいずれかがテストされるときに、ロジックテスト結果入力端子で受ける比較結果をロジックテスト結果出力端子に出力する。また、選択回路は、ロジックチップの内部回路が動作するときに、ロジックテスト結果入力端子で受ける信号を、ロジックチップの内部回路に出力する。このため、比較結果（テスト結果）は、ロジックチップに供給されるだけでなく、システムの外部に出力可能である。したがって、システムを開発するユーザのテスト環境に応じて、最適なテストを実施できる。具体的には、例えば、ユーザが簡易なテスト装置しか所持していない場合、ロジックチップによって比較結果を判定できる。ユーザがＬＳＩテスタ等のテスト装置を所持している場合、ＬＳＩテスタによって比較結果を判定できる。さらに、ロジックチップが別のシステムに搭載されるとき、ロジックテスト結果入力端子およびロジックテスト結果出力端子を別の機能の端子として使用できる。【００１５】
本発明の別の形態では、ロジックチップは、第１メモリチップのテスト制御入力端子に接続され、テスト制御信号を出力するためのロジックテスト制御出力端子を有する。このため、ロジックチップを第１および第２メモリチップをテストするためのテスト装置として動作させることができる。この結果、テストコストを削減できる。
本発明の別の形態では、ロジックチップは、ロジックテスト制御出力端子に出力するテスト制御信号をシステムの外部から受けるためのロジックテスト制御入力端子を有する。ロジックチップの選択回路は、ロジックチップの内部回路が動作せず、第１および第２メモリチップの少なくともいずれかがテストされるときに、ロジックテスト制御入力端子で受けるテスト制御信号をロジックテスト制御出力端子に出力する。また、選択回路は、ロジックチップの内部回路が動作するときに、ロジックテスト制御入力端子で受ける信号をロジックチップの内部回路に出力する。このため、テスト制御信号は、ロジックチップから出力されるだけでなく、システムの外部からも供給可能である。したがって、システムを開発するユーザのテスト環境に応じて、最適なテストを実施できる。具体的には、例えば、ユーザが簡易なテスト装置しか所持していない場合、ロジックチップからテスト制御信号を出力させ、テストを実施できる。ユーザがＬＳＩテスタ等のテスト装置を所持している場合、ＬＳＩテスタからテスト制御信号を出力させ、テストを実施できる。さらに、ロジックチップが別のシステムに搭載されるとき、ロジックテスト制御出力端子およびロジックテスト制御入力端子を別の機能の端子として使用できる。【００１６】
本発明の別の形態では、システムバスは、第１および第２メモリチップをアクセスするためにロジックチップのロジック内部端子から出力または入力される信号が伝達され、システム内で閉じているシステム信号線を含む。ロジックチップは、ロジック内部端子をシステムの外部に接続するためのロジック外部端子を有する。ロジックチップの選択回路は、ロジックチップの内部回路が動作せず、第１および第２メモリチップの少なくともいずれかがテストされるときに、システム信号線をロジック外部端子に接続する。また、選択回路は、ロジックチップの内部回路が動作するときに、システム信号線を内部回路に接続する。このため、第１および第２メモリチップをアクセスするための信号は、ロジックチップから入出力させるだけでなく、システムの外部からも入出力可能である。したがって、テスト装置を用いて第１および第２メモリチップをより詳細にテストできる。また、例えば、第１および第２メモリチップのいずれかが電気的に書き換え可能な半導体メモリの場合、テスト装置を用いてこの半導体メモリにプログラム等を書き込むことができる。
【発明の効果】
【００１７】
本発明の適用により、複数種のメモリチップが一つのパッケージに搭載されるシステムのテストコストを削減できる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】本発明の第２の実施形態を示すブロック図である。
【図３】本発明の第３の実施形態を示すブロック図である。
【図４】本発明の第４の実施形態を示すブロック図である。
【図５】本発明の第５の実施形態を示すブロック図である。
【図６】本発明の第６の実施形態を示すブロック図である。
【図７】本発明の第７の実施形態を示すブロック図である。
【図８】本発明の第８の実施形態を示すブロック図である。
【図９】本発明の第９の実施形態を示すブロック図である。
【図１０】本発明の第１０の実施形態を示すブロック図である。
【図１１】本発明の第１１の実施形態を示すブロック図である。
【図１２】本発明の第１２の実施形態を示すブロック図である。
【図１３】本発明の第１３の実施形態を示すブロック図である。
【図１４】本発明の第１４の実施形態を示すブロック図である。
【図１５】本発明の第１５の実施形態を示すブロック図である。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を図面を用いて説明する。図中の二重の四角印は、チップ上に形成される外部端子（パッド）を示している。図中の三重の四角印は、ＭＣＰまたはＳＩＰの外部端子（リードまたはバンプ等）を示している。図に太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。以下の実施形態では、複数のメモリチップのみが搭載されたパッケージをＭＣＰと称し、メモリチップとロジックチップが搭載されたパッケージをＳＩＰと称する。【００２０】
図１は、本発明の第１の実施形態を示している。この実施形態では、ＦＣＲＡＭ（Ｆａｓｔ  Ｃｙｃｌｅ  ＲＡＭ）チップＦＣ１（第１メモリチップ）およびフラッシュメモリチップＦＬ１（第２メモリチップ）をパッケージ基板ＰＢＲＤ１上に搭載して、マルチチップパッケージＭＣＰ１（システム）が形成されている。ＭＣＰ１は、例えば、携帯電話等の携帯機器に搭載される。ＦＣＲＡＭチップＦＣ１は、ＤＲＡＭのメモリコアを有し、ＳＲＡＭのインタフェースを有する擬似ＳＲＡＭチップの一種である。ＦＣＲＡＭチップＦＣ１は、クロックに非同期で動作し、フラッシュメモリチップＦＬ１は、クロックに同期して動作する。以下、ＦＣＲＡＭチップＦＣ１およびフラッシュメモリチップＦＬ１を、チップＦＣ１およびチップＦＬ１とも称す。【００２１】
チップＦＣ１は、揮発性のメモリセル（ダイナミックメモリセル）を有するメモリセルアレイＡＲＹ、読み書き制御回路ＲＷＣ、複数のバッファＢＦ１、ＢＦ２、動作制御回路ＯＰＣ、テストパターン生成回路ＴＰＧ、複数のドライバＤＲＶおよび複数のパッドを有している。読み書き制御回路ＲＷＣは、書き込み動作時に、パッドおよびバッファＢＦ１、ＢＦ２を介して供給されるアドレスＡＤＤおよびデータＤＡＴＡを受け、アドレスＡＤＤにより示されるメモリセルにデータＤＡＴＡを書き込む。また、読み書き制御回路ＲＷＣは、読み出し動作時に、アドレスＡＤＤにより示されるメモリセルからデータＤＡＴＡを読み出し、読み出したデータＤＡＴＡをバッファＢＦ２を介してパッドに出力する。バッファＢＦ２は、チップＦＣ１の外部にデータＤＡＴＡを出力するためのドライバとしての機能も有する。【００２２】
動作制御回路ＯＰＣは、パッドおよびバッファＢＦ１を介して供給されるコマンドＣＭＤに応じて、メモリセルアレイＡＲＹをアクセスするための動作制御信号を読み書き制御回路ＲＷＣに出力する。また、動作制御回路ＯＰＣは、パッケージ基板ＰＢＲＤ１の外部から供給されるコマンドＣＭＤがテストコマンドを示すときに、テストパターン生成回路ＴＰＧを活性化するためのテスト信号ＴＳＴを出力する。テスト信号ＴＳＴの出力により、チップＦＣ１の状態は、通常動作モードからテストモードに移行する。チップＦＣ１の状態は、テストの終了を示すコマンドＣＭＤがパッケージ基板ＰＢＲＤ１の外部からチップＦＣ１に供給されたときに、テストモードから通常動作モードに移行する。【００２３】
テストパターン生成回路ＴＰＧは、テスト信号ＴＳＴがチップＦＣ１のテストを示すときに、チップＦＣ１用のテストパターン（ＣＭＤ、ＡＤＤ、ＤＡＴＡ）を所定のタイミングで順次生成し、生成したテストパターンを読み書き制御回路ＲＷＣに出力する。テストパターン生成回路ＴＰＧは、テスト信号ＴＳＴがチップＦＬ１のテストを示すときに、チップＦＬ１用のテストパターン（ＣＭＤ、ＡＤＤ、ＤＡＴＡ、ＣＬＫ）を所定のタイミングで順次生成し、生成したテストパターンをドライバＤＲＶ、パッド（外部出力端子）およびシステムバスＳＢを介して、チップＦＬ１に出力する。このように、システムバスＳＢは、ＭＣＰ１の外部からチップＦＣ１、ＦＬ１をアクセスするときだけでなく、チップＦＣ１の回路を用いてチップＦＬ１をテストするときにも利用される。テストパターン生成回路ＴＰＧの論理は、ゲート回路等の不揮発性の論理（論理が固定されたハードウエア）で構成されている。このため、テストパターン生成回路ＴＰＧは、ＭＣＰ１に電源が供給された後、プログラムロジック等の論理を構成するためのデータをロードすることなく、すぐにテストパターンを生成できる。【００２４】
なお、本実施形態および後述する実施形態において、動作制御回路ＯＰＣは、チップＦＣ１、ＦＬ１に共通のテストコマンドを受け、共通のテスト信号ＴＳＴを出力してもよい。この場合、テストパターン生成回路ＴＰＧは、テスト信号ＴＳＴを受けたときに、チップＦＣ１、ＦＬ１をテストするためのテストパターンを順次生成し、チップＦＣ１、ＦＬ１を順次テストする。【００２５】
フラッシュメモリチップＦＬ１は、例えば、ＮＯＲ型であり、クロック端子を除く端子は、ＦＣＲＡＭチップＦＣ１（ＳＲＡＭ）の端子と互換性を有している。パッケージ基板ＰＢＲＤ１は、例えば、プリント基板である。パッケージ基板ＰＢＲＤ１は、チップＦＣ１、ＦＬ１に接続されたシステムバスＳＢと、システムバスＳＢに信号を入出力するための外部端子（リードまたはバンプ等）とが形成されている。なお、図示していないが、パッケージ基板ＰＢＲＤ１には、チップＦＣ１、ＦＬ１のパッドとシステムバスＳＢとをボンディングワイヤまたはバンプで接続するための複数のパッドが形成されている。パッケージ基板ＰＢＲＤ１の外部端子がリードの場合、チップＦＣ１、ＦＬ１のパッドとリードフレームとをボンディングワイヤにより直接接続してもよい。この場合、システムバスＳＢは、ボンディングワイヤにより構成されるため、パッケージ基板ＰＢＲＤ１は、プリント基板でなくてもよい。ＭＣＰ１に接続されるコントローラ（例えば、ＣＰＵ）は、ＭＣＰ１の外部端子を介して、チップＦＣ１、ＦＬ１をアクセスする。【００２６】
この実施形態では、例えば、携帯機器の開発メーカ（ユーザ）が半導体メーカからＦＣＲＡＭチップＦＣ１およびフラッシュメモリチップＦＬ１を購入し、ＭＣＰ１を組み立てる。開発メーカは、ＭＣＰ１の組み立て後（パッケージ後）に、簡易なテスト装置等を用いてＭＣＰ１の動作テストを実施する。具体的には、テストコマンドが、テスト装置からＭＣＰ１に供給されることで、チップＦＣ１はテストモードに移行し、チップＦＣ１およびチップＦＬ１にテストデータを書き込む。テスト用の書き込みデータパターンは、半導体メーカにより公開されている。ここで、書き込みデータパターンは、オール０パターン、オール１パターン、マーチングパターン等の公知のテストデータの書き込み順序および書き込まれるデータのマップである。テスト装置は、テスト結果を得るためにチップＦＣ１のメモリセルアレイＡＲＹおよびチップＦＬ２のメモリセルアレイをアクセスし、読み出されたデータを半導体メーカが公開する書き込みデータパターン（期待値）と比較し、ＭＣＰ１が良品か不良品かを判定する。【００２７】
テスト装置は、テストコマンドを生成でき、テスト結果を得るためにチップＦＣ１、ＦＬ１をアクセスできる仕様であれば、ＭＣＰ１をテストできる。このため、複雑なテストパターン（信号のタイミングを含む）を生成するテスト装置（例えば、メモリ専用のＬＳＩテスタ（メモリテスタ））は必要ない。テスト結果を得るためにチップＦＣ１、ＦＬ１をアクセスする周波数は、低くてもよい。簡易なテスト装置によりＭＣＰ１をテストできるため、テストコストを削減できる。また、テストパターン生成回路ＴＰＧの論理を構成するためのデータをロードする必要もない。【００２８】
特に、ＭＣＰ１を製造するためにチップＦＣ１、ＦＬ１を購入する携帯機器の開発メーカは、高価なＬＳＩテスタ等を購入する必要がないため、テストコストを大幅に削減できる。さらに、半導体メーカからタイミングを含めた詳細なテストパターン（あるいは、テストパターンを生成する論理を生成するための論理データ）を入手しなくてよい。半導体メーカは詳細なテストパターンを顧客に提出する必要がないため、テスト技術の流出を防止できる。【００２９】
以上、第１の実施形態では、チップＦＣ１に、自身のメモリセルアレイＡＲＹと異種のチップＦＬ１のメモリセルアレイをテストするためのテストパターンを生成するテストパターン生成回路ＴＰＧを形成する。このため、複雑なテストパターンを生成する高価なテスト装置を用いることなく、ＦチップＦＣ１、ＦＬ１にテストデータを書き込むことができる。この結果、ＭＣＰ１のテストコストを削減できる。【００３０】
チップＦＬ１をテストするときにシステムバスＳＢを利用してテストパターンをチップＦＬ１に供給できるため、パッケージ基板ＰＢＲＤ１に形成される配線数（またはボンディングワイヤの数）を削減でき、パッケージ基板ＰＢＲＤ１のサイズを小さくできる。
テストパターン生成回路ＴＰＧは、プログラマブルロジック等とは異なり不揮発性の論理（ハードウエア）を用いて形成されている。このため、テスト前にテストパターン生成回路ＴＰＧを構成するための回路データを読み込む必要がない。テストパターンを予め用意することなくテストが実施できるため、ＭＣＰ１を組み立てるためにチップＦＣ１、ＦＬ１を購入するユーザも、ＭＣＰ１の組み立て後にチップＦＣ１、ＦＬ１のテストを容易に実施できる。【００３１】
図２は、本発明の第２の実施形態を示している。第１の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この実施形態では、ＦＣＲＡＭチップＦＣ２およびフラッシュメモリチップＦＬ１をパッケージ基板ＰＢＲＤ２上に搭載して、マルチチップパッケージＭＣＰ２（システム）が形成されている。ＭＣＰ２は、例えば、携帯電話等の携帯機器に搭載される。パッケージ基板ＰＢＲＤ２は、外部端子（リードまたはバンプ）とチップＦＣ１、ＦＬ１のパッドとの接続仕様（ボンディング仕様）が異なることを除き、第１の実施形態のパッケージ基板ＰＢＲＤ１と同じである。【００３２】
チップＦＣ２は、メモリセルアレイＡＲＹをアクセスするために入力される信号と、チップＦＬ１に出力されるテストパターン信号とに共通なパッド（外部端子）を有している。但し、コマンド端子ＣＭＤは、チップＦＣ２用とチップＦＬ１のテスト用とで独立して形成されている。チップＦＣ２のその他の構成は、第１の実施形態のチップＦＣ１と同じである。【００３３】
この実施形態では、メモリセルアレイＡＲＹへの書き込みデータＤＡＴＡは、共通のパッドを介してバッファＢＦ２に供給される。メモリセルアレイＡＲＹからの読み出しデータＤＡＴＡは、バッファＢＦ２および共通パッドを介してパッケージ基板ＰＢＲＤ２の外部端子に出力される。メモリセルアレイＡＲＹをアクセスするためのアドレスＡＤＤは、共通パッドを介してバッファＢＦ１に供給される。【００３４】
この実施形態のＭＣＰ２のテスト手法は、第１の実施形態と同じである。すなわち、チップＦＣ２は、ＭＣＰ２の外部からテストコマンドを受けたときに、チップＦＣ２（メモリセルアレイＡＲＹ）およびチップＦＬ１にテストデータを書き込む。書き込み後、ＭＣＰ２をテストするテスト装置は、チップＦＣ１、ＦＬ１に格納されているテストデータを読み出すことで、ＭＣＰ２が良品か不良品かを判定する。【００３５】
以上、第２の実施形態においても第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、メモリセルアレイＡＲＹをアクセスするためにチップＦＣ２に入出力される信号ＡＤＤ、ＤＡＴＡのパッドと、テストパターン生成回路ＴＰＧにより生成されるテストパターン（ＡＤＤ、ＤＡＴＡ）を出力する共通のパッドをチップＦＣ２に形成したため、チップＦＣ２内に形成されるパッドの数を削減でき、チップＦＣ２のチップサイズを削減できる。【００３６】
図３は、本発明の第３の実施形態を示している。第１および第２の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この実施形態では、ＦＣＲＡＭチップＦＣ３およびフラッシュメモリチップＦＬ１をパッケージ基板ＰＢＲＤ３上に搭載して、マルチチップパッケージＭＣＰ３（システム）が形成されている。ＭＣＰ３は、例えば、携帯電話等の携帯機器に搭載される。【００３７】
チップＦＣ３は、第２の実施形態のチップＦＣ２の構成に加えて、順次に接続されるパッド（外部入力端子）、バッファＢＦ１、比較回路ＣＰ、ドライバＤＲＶおよびテスト結果端子ＣＭＰ（パッド）を有している。比較回路ＣＰは、テストパターン生成回路ＴＰＧから出力されるチップＦＬ１用のテスト書き込みデータと、テスト書き込みデータが書き込まれたチップＦＬ１からバッファＢＦ１を介して読み出されるテスト読み出しデータとを比較し、比較結果をドライバＤＲＶを介してテスト結果端子ＣＭＰに出力する。テスト結果端子ＣＭＰは、比較結果を示すテスト結果信号ＣＭＰのみを出力するための専用端子である。【００３８】
パッケージ基板ＰＢＲＤ３は、システムバスＳＢのデータ線ＤＡＴＡを比較回路ＣＰに対応するパッドに接続するために、パターン配線および接続仕様（ボンディング仕様）が異なること、およびテスト結果端子ＣＭＰ（システムテスト結果端子、リードまたはバンプ等）を有することを除き、第２の実施形態のパッケージ基板ＰＢＲＤ２と同じである。
この実施形態では、ＭＣＰ３の製造後のテストにおいて、テスト装置ＴＳＤがＭＣＰ３に接続される。具体的には、例えば、テスト装置ＴＳＤの評価ボードのＩＣソケットにＭＣＰ３が装着された後にテストが実施され、ＭＣＰ３が良品か不良品かが判定される。このとき、テストに必要なクロックＣＬＫ、アドレスＡＤＤおよびデータＤＡＴＡは、テストパターン生成回路ＴＰＧにより生成されるため、パッケージ基板ＰＢＲＤ３のクロック端子ＣＬＫ、アドレス端子ＡＤＤおよびデータ端子ＤＡＴＡは、オープンにされる。【００３９】
テスト装置ＴＳＤは、テストコマンドＣＭＤをコマンド端子ＣＭＤに出力し、テスト結果（比較結果）をテスト結果端子ＣＭＰを介して受信する。テスト装置ＴＳＤは、テストの起動とテスト結果の受信のみを行えばよい。このため、テスト装置ＴＳＤは、簡易なロジック回路で構成できる。また、テスト装置ＴＳＤの評価ボードに多数のＩＣソケットを搭載することで、一度に多数のＭＣＰ３をテストできる。この場合、複数のＭＣＰ３のテストを同時に開始してもよいため、評価ボード上に形成されるテストコマンド信号線ＣＭＤを複数のＭＣＰ３に共通にできる。【００４０】
以上、第３の実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、チップＦＣ３およびパッケージ基板ＰＢＲＤ３にテスト結果端子ＣＭＰが形成されているため、テスト装置ＴＳＤは、チップＦＣ１、ＦＬ１からデータを読み出すことなく、テスト結果端子ＣＭＰに伝達されるテスト結果のみでＭＣＰ３が良品か不良品かを判定できる。このため、テスト装置ＴＳＤを簡易な回路で構成できる。この結果、テストコストを削減できる。【００４１】
さらに、評価ボードに多数のＭＣＰ３が搭載される場合にも、テスト装置ＴＳＤに必要な信号は、複数のＭＣＰ３に共通なテストコマンド信号ＣＭＤと、ＭＣＰ３毎に必要なテスト結果信号ＣＭＰだけである。簡易なテスト装置ＴＳＤにより、一度に多数のＭＣＰ３をテストできるため、テスト時間およびテストコストを大幅に削減できる。
図４は、本発明の第４の実施形態を示している。上述した実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この実施形態では、ＦＣＲＡＭチップＦＣ４およびフラッシュメモリチップＦＬ１をパッケージ基板ＰＢＲＤ４上に搭載して、マルチチップパッケージＭＣＰ４（システム）が形成されている。ＭＣＰ４は、例えば、携帯電話等の携帯機器に搭載される。【００４２】
チップＦＣ４は、第１の実施形態のチップＦＣ１の構成に加えて、順次に接続されるパッド（外部入力端子）、バッファＢＦ１、比較回路ＣＰ、ドライバＤＲＶおよびテスト結果端子ＣＭＰ（パッド）を有している。パッケージ基板ＰＢＲＤ３は、第１の実施形態のパッケージ基板ＰＢＲＤ１に加えて、テスト結果端子ＣＭＰ（リードまたはバンプ等の外部出力端子）を有している。以上、第４の実施形態においても上述した実施形態と同様の効果を得ることができる。【００４３】
図５は、本発明の第５の実施形態を示している。上述した実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この実施形態では、ＦＣＲＡＭチップＦＣ５およびフラッシュメモリチップＦＬ１をパッケージ基板ＰＢＲＤ５上に搭載して、マルチチップパッケージＭＣＰ５（システム）が形成されている。ＭＣＰ５は、例えば、携帯電話等の携帯機器に搭載される。【００４４】
チップＦＣ５は、第４の実施形態のチップＦＣ４の構成に加えて、テスト制御信号ＣＮＴＬを受けるテスト制御端子ＣＮＴＬ（パッド）およびバッファＢＦ１を有している。テスト制御信号ＣＮＴＬは、上述した実施形態のテストコマンドＣＭＤの代わりに、テストパターン生成回路ＴＰＧに入力される。テスト制御端子ＣＮＴＬは、テスト制御信号ＣＮＴＬのみを受信するための専用端子である。【００４５】
テストパターン生成回路ＴＰＧは、テスト制御信号ＣＮＴＬの論理レベルに応じて、チップＦＣ５のメモリセルアレイＡＲＹまたはチップＦＬ１をテストするためのテストパターンを生成する。すなわち、テスト制御信号ＣＮＴＬは、テストパターン生成回路ＴＰＧの動作を制御し、テストパターン生成回路ＴＰＧにより生成される複数種のテストパターンを選択するために、テストパターン生成回路ＴＰＧに供給される。動作テストの種類（テストパターン）は、例えば、複数ビットで構成されるテスト制御信号ＣＮＴＬの論理レベルに応じて変えられる。このため、テスト制御信号ＣＮＴＬに応じて、オール０、オール１、マーチングテスト、ギャロップテスト等を自在に実施できる。【００４６】
パッケージ基板ＰＢＲＤ５は、テスト制御端子ＣＮＴＬ（システムテスト制御端子、リードまたはバンプ等）を有することを除き、第４の実施形態のパッケージ基板ＰＢＲＤ４と同じである。
この実施形態では、第３の実施形態と同様に、ＭＣＰ５の製造後のテストにおいて、テスト装置ＴＳＤがＭＣＰ５に接続され、動作テストが実施される。この際、ＭＣＰ５をテストするテスト装置は、テスト仕様に対応する論理を有するテスト制御信号ＣＮＴＬをＭＣＰ５に出力する。テストパターン生成回路ＴＰＧは、テスト制御信号ＣＮＴＬに応答して、所定のテストパターンの出力を開始する。このため、テスト制御信号ＣＮＴＬを用いることで、単純なパス／フェイルの判定だけでなく、詳細なマージンテストも実施可能である。テスト装置ＴＳＤは、テスト結果をテスト結果端子ＣＭＰを介して受信する。テスト中、パッケージ基板ＰＢＲＤ５のクロック端子ＣＬＫ、コマンド端子ＣＭＤ、アドレス端子ＡＤＤおよびデータ端子ＤＡＴＡは、使用されないため、オープンにされる。【００４７】
以上、第５の実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、テストに必要な端子数を削減できる。したがって、複数のＭＣＰ５を同時にテストする際に、テスト装置ＴＳＤの評価ボードに搭載されるＭＣＰ５の数を増やすことができ、テスト時間およびテストコストをさらに削減できる。テストパターンを選択するテスト制御信号ＣＮＴＬをＭＣＰ５の外部から供給できるため、外部制御により、様々なテストパターンを用いてチップＦＣ５、ＦＬ１を詳細にテストできる。【００４８】
図６は、本発明の第６の実施形態を示している。上述した実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この実施形態では、ＦＣＲＡＭチップＦＣ６およびフラッシュメモリチップＦＬ６をパッケージ基板ＰＢＲＤ６上に搭載して、マルチチップパッケージＭＣＰ６（システム）が形成されている。ＭＣＰ６は、例えば、携帯電話等の携帯機器に搭載される。【００４９】
チップＦＣ６は、第５の実施形態のチップＦＣ５の構成に加えて、外部クロックＣＬＫを受ける外部クロック端子ＥＣＬＫ（パッド）およびバッファＢＦ１を有している。外部クロックＥＣＬＫは、テストパターン生成回路ＴＰＧに入力される。テストパターン生成回路ＴＰＧは、外部クロックＥＣＬＫに同期してテストパターンを生成する。すなわち、テストパターンの周波数（生成タイミング）は、外部クロックＥＣＬＫの周波数に応じて変更される。【００５０】
チップＦＬ６は、クロック非同期のＮＯＲ型フラッシュメモリである。このため、テストパターン生成回路ＴＰＧは、クロックＣＬＫを生成せず、クロックＣＬＫ用のドライバＤＲＶおよびパッドは、チップＦＣ６に形成されない。チップＦＣ６のその他の構成は、第５の実施形態のチップＦＣ５と同じである。
パッケージ基板ＰＢＲＤ６は、外部クロック端子ＥＣＬＫ（リードまたはバンプ等で形成される外部入力端子）を有すること、およびクロック信号ＣＬＫ用の外部端子、配線が形成されないことを除き、第５の実施形態のパッケージ基板ＰＢＲＤ５と同じである。【００５１】
この実施形態では、第５の実施形態と同様に、ＭＣＰ６の製造後のテストにおいて、テスト装置ＴＳＤがＭＣＰ６に接続され、動作テストが実施される。この際、ＭＣＰ６をテストするテスト装置は、テスト制御信号ＣＮＴＬとともに、所定の周波数を有する外部クロックＥＣＬＫをＭＣＰ５に出力する。そして、外部クロックＥＣＬＫに同期するテストパターンが出力される。【００５２】
以上、第６の実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、所望の周波数を有するテストパターンを生成できるため、チップＦＣ６、ＦＬ６をより詳細にテストできる。
図７は、本発明の第７の実施形態を示している。上述した実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この実施形態では、ＦＣＲＡＭチップＦＣ７およびフラッシュメモリチップＦＬ７をパッケージ基板ＰＢＲＤ７上に搭載して、マルチチップパッケージＭＣＰ７（システム）が形成されている。ＭＣＰ７は、例えば、携帯電話等の携帯機器に搭載される。【００５３】
この実施形態のチップＦＬ７は、アドレスＡＤＤとデータＤＡＴＡとを共通の端子で受ける。このため、パッケージ基板ＰＢＲＤ７に形成されるシステムバスＳＢは、アドレスＡＤＤとデータＤＡＴＡに共通な信号線ＡＤＤ／ＤＡＴＡを有している。また、パッケージ基板ＰＢＲＤ７は、チップＦＣ７をアクセスするための専用のアドレス端子ＡＤＤおよびデータ端子ＤＡＴＡと、チップＦＬ７をアクセスするための専用のアドレスデータ端子ＡＤＤ／ＤＡＴＡとを有している。パッケージ基板ＰＢＲＤ７のその他の構成は、第５の実施形態のパッケージ基板ＰＢＲＤ５と同じである。チップＦＣ７には、テストパターンを出力するために、アドレスＡＤＤとデータＤＡＴＡとに共通のパッドが形成されている。チップＦＣ７のその他の構成は、第５の実施形態のチップＦＣ５と同じである。以上、第７の実施形態においても上述した実施形態と同様の効果を得ることができる。【００５４】
図８は、本発明の第８の実施形態を示している。上述した実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この実施形態では、ＦＣＲＡＭチップＦＣ８およびフラッシュメモリチップＦＬ７をパッケージ基板ＰＢＲＤ８上に搭載して、マルチチップパッケージＭＣＰ８（システム）が形成されている。ＭＣＰ８は、例えば、携帯電話等の携帯機器に搭載される。【００５５】
この実施形態では、チップＦＣ８は、テストパターン生成回路ＴＰＧから出力されるアドレスＡＤＤおよびデータＤＡＴＡを、互いに衝突することなく共通のドライバＤＲＶに供給するために、セレクタＳＥＬを有している。チップＦＣ８のその他の構成は、第７の実施形態のチップＦＣ７と同じである。パッケージ基板ＰＢＲＤ８は、チップＦＣ８の搭載領域が、第７の実施形態より小さくされていることを除き、第７の実施形態のパッケージ基板ＰＢＲＤ７と同じである。【００５６】
以上、第８の実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、チップＦＣ８のドライバＤＲＶの数を削減できるため、チップＦＣ８のチップサイズを小さくでき、ＭＣＰ８（パッケージ基板ＰＢＲＤ８）を小さくできる。
図９は、本発明の第９の実施形態を示している。上述した実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この実施形態では、ＦＣＲＡＭチップＦＣ５、フラッシュメモリチップＦＬ１およびロジックチップＬＧ９をパッケージ基板ＰＢＲＤ９上に搭載して、システムインパッケージＳＩＰ９（システム）が形成されている。ＳＩＰ９は、例えば、携帯電話等の携帯機器に搭載される。【００５７】
ロジックチップＬＧ９は、携帯機器の動作中に、ＳＩＰ９の外部からの指示によりチップＦＣ５、ＦＬ１をアクセスする。ＳＩＰ９と外部のシステムコントローラとの信号の授受は、ロジックチップＬＧ９により行われる。このため、クロック端子ＣＬＫを除いて、システムバスＳＢ用の外部端子は、パッケージ基板ＰＢＲＤ９に形成されない。
チップＦＣ５から出力されるテストパターン（ＤＡＴＡ、ＡＤＤ、ＣＭＤ、ＣＬＫ）が伝達されるシステムバスＳＢは、ロジックチップＬＧ９に接続されている。すなわち、テストパターンは、チップＦＬ１をアクセスするためにロジックチップＬＧ９から出力される制御信号を伝達する制御信号線（システムバスＳＢ）を利用して、チップＦＬ１に供給される。【００５８】
この実施形態では、第５の実施形態と同様に、ＳＩＰ９の製造後のテストにおいて、テスト装置ＴＳＤがＳＩＰ９に接続され、動作テストが実施される。この際、パッケージ基板ＰＢＲＤ９において、テスト制御端子ＣＮＴＬおよびテスト結果端子ＣＭＰを除く外部端子は、オープンにされる。
以上、第９の実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、チップＦＣ５、ＦＬ１をアクセスするための外部端子がパッケージ基板ＰＢＲＤ９に存在しない場合にも、最小限のテスト端子を用いてチップＦＣ５、ＦＬ１をテストできる。ロジックチップＬＧ９の制御信号が伝達されるシステムバスＳＢを利用して、テストパターンをチップＦＬ１に供給することで、パッケージ基板ＰＢＲＤ９に形成される信号線の数を減らすことができ、基板サイズを小さくできる。この結果、システムコストを削減できる。システムバスＳＢを利用して、テストパターンをチップＦＬ１に供給するため、チップＦＬ１のテスト時に、システムバスＳＢの相互接続テストを実施できる。【００５９】
図１０は、本発明の第１０の実施形態を示している。上述した実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この実施形態では、ＦＣＲＡＭチップＦＣ１０、フラッシュメモリチップＦＬ１およびロジックチップＬＧ９をパッケージ基板ＰＢＲＤ９上に搭載して、システムインパッケージＳＩＰ１０（システム）が形成されている。ＳＩＰ１０は、例えば、携帯電話等の携帯機器に搭載される。【００６０】
チップＦＣ１０は、クロック同期式のＦＣＲＡＭである。このため、動作制御回路ＯＰＣ等の制御回路は、バッファＢＦ１を介してクロックＣＬＫを受ける。また、チップＦＣ１０、ＦＬ１のアドレス端子ＡＤＤ、データ端子ＤＡＴＡおよびコマンド端子ＣＭＤは、完全に互換性を有している。このため、チップＦＣ１０には、チップＦＣ１０、ＦＬ１に共通のアドレス端子ＡＤＤ、データ端子ＤＡＴＡおよびコマンド端子ＣＭＤが形成されている。すなわち、テストパターンを出力するデータ端子ＤＡＴＡ、アドレス端子ＡＤＤおよびコマンド端子ＣＭＤは、メモリセルアレイＡＲＹをアクセスするために供給される入力信号ＤＡＴＡ、ＡＤＤ、ＣＭＤを受ける入力端子を兼ねている。チップＦＣ１０のその他の構成は、第５の実施形態のチップＦＣ５と同じである。【００６１】
以上、第１０の実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、チップＦＣ１０に兼用端子を形成することで、チップサイズを小さくできる。
図１１は、本発明の第１１の実施形態を示している。上述した実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この実施形態では、ＦＣＲＡＭチップＦＣ１１およびフラッシュメモリチップＦＬ１をパッケージ基板ＰＢＲＤ１１上に搭載して、マルチチップパッケージＭＣＰ１１（システム）が形成されている。ＭＣＰ１１は、例えば、携帯電話等の携帯機器に搭載される。【００６２】
チップＦＣ１１のテストパターン生成回路ＴＰＧは、クロックＣＬＫに同期して動作する。このため、チップＦＣ１１は、パッケージ基板ＰＢＲＤ１１の外部からクロックＣＬＫを受けるためのパッドおよびバッファＢＦ１を有している。テストパターン生成回路ＴＰＧは、クロックＣＬＫを生成せず、クロックＣＬＫをチップＦＬ１に出力するためのドライバＤＲＶおよびパッドは、チップＦＣ１１に形成されない。チップＦＣ１１のその他の構成は、第５の実施形態のチップＦＣ５と同じである。【００６３】
この実施形態では、チップＦＬ１をテストするためのクロックＣＬＫは、テスト装置ＴＳＤからＭＣＰ１１に供給される。このため、テスト時のクロック周波数を自在に変更できる。テストパターン生成回路ＴＰＧは、クロックＣＬＫに同期してテストパターンを生成する。したがって、テスト装置ＴＳＤから出力される所望の周波数を有するクロックＣＬＫにより、チップＦＬ１をテストできる。以上、第１１の実施形態においても上述した実施形態と同様の効果を得ることができる。【００６４】
図１２は、本発明の第１２の実施形態を示している。上述した実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この実施形態では、ＦＣＲＡＭチップＦＣ１０、フラッシュメモリチップＦＬ１およびロジックチップＬＧ１２をパッケージ基板ＰＢＲＤ１２上に搭載して、システムインパッケージＳＩＰ１２（システム）が形成されている。ＳＩＰ１２は、例えば、携帯電話等の携帯機器に搭載される。【００６５】
ロジックチップＬＧ１２は、例えば、図示しないＣＰＵを含んでいる。ロジックチップＬＧ１２は、アドレスＡＤＤ、コマンドＣＭＤを出力するパッドと、クロックＣＬＫを受けるパッドと、データＤＡＴＡを入出力するパッドを有している。また、ロジックチップＬＧ１２は、テスト制御信号ＣＮＴＬを出力するパッド（ロジックテスト制御出力端子）と、テスト結果信号ＣＭＰを受けるパッド（ロジックテスト結果入力端子）とを有している。すなわち、ロジックチップＬＧ１２は、第３の実施形態等に示したテスト装置ＴＳＤの機能を有している。パッケージ基板ＰＢＲＤ１２は、クロック端子ＣＬＫ（リードまたはバンプ）と、ロジックチップＬＧ１２に対して制御信号等を入力または出力するための外部端子（リードまたはバンプ）とを有している。【００６６】
この実施形態では、チップＬＧ１２は、チップＦＣ１０、ＦＬ１をテストするための起動信号をＳＩＰ１２の外部から受けたときに、テスト制御信号ＣＮＴＬを出力する。チップＬＧ１２は、チップＦＣ１０から受けたテスト結果信号ＣＭＰに応じてチップＦＣ１０、ＦＬ１が動作するか否かを判定し、判定結果をＳＩＰ１２の外部に出力する。ＳＩＰ１２のテストは、ロジックチップＬＧ１２をテストするためのロジック用のＬＳＩテスタ（ロジックテスタ）を用いて実施される。【００６７】
以上、第１２の実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、テスト制御信号ＣＮＴＬを出力し、テスト結果信号ＣＭＰに応じてチップＦＣ１０、ＦＬ１のテスト結果を判定する機能をロジックチップＬＧ１２に形成することで、ロジックチップＬＧ１２をテスト装置の代わりに動作させてチップＦＣ１０、ＦＬ１をテストできる。例えば、ロジックチップＬＧ１２のテストをロジックテスタにより実施する場合、メモリテスタを用いることなくロジックテスタのみで、ＳＩＰ１２をテストできる。ＳＩＰ１２をテストするために、複数種のテスタ（メモリテスタとロジックテスタなど）を使用する必要がないため、テストコストを削減できる。【００６８】
図１３は、本発明の第１３の実施形態を示している。上述した実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この実施形態では、ＦＣＲＡＭチップＦＣ１０、フラッシュメモリチップＦＬ１およびロジックチップＬＧ１３をパッケージ基板ＰＢＲＤ１３上に搭載して、システムインパッケージＳＩＰ１３（システム）が形成されている。ＳＩＰ１３は、例えば、携帯電話等の携帯機器に搭載される。【００６９】
ロジックチップＬＧ１３は、ＣＰＵコア等の内部回路ＩＮＴと、内部回路ＩＮＴに対して信号を入出力するための複数のパッドを有している。信号を受けるパッドのうち所定数（図中では２つ）は、信号を内部回路ＩＮＴに供給するためのバッファＢＦ１とスイッチ回路ＳＷとに接続されている。信号を出力するパッドのうち所定数（図中では２つ）は、内部回路ＩＮＴから出力される信号を駆動するドライバＤＲＶとスイッチ回路ＳＷとに接続されている。信号を受けるパッドと信号を出力するパッドに接続された一対のスイッチ回路ＳＷは、互いに接続されている。【００７０】
チップＦＣ１０から出力されるテスト結果信号ＣＭＰは、ロジックチップＬＧ１３のパッド（ロジックテスト結果入力端子）、一対のスイッチ回路ＳＷおよびパッド（ロジックテスト結果出力端子）を介して、パッケージ基板ＰＢＲＤ１３の外部出力端子（リードまたはバンプ）に供給される。パッケージ基板ＰＢＲＤ１３の外部入力端子で受けるテスト制御信号ＣＮＴＬは、ロジックチップＬＧ１３のパッド（ロジックテスト制御入力端子）、一対のスイッチ回路ＳＷおよびパッド（ロジックテスト制御出力端子）を介して、チップＦＣ１０に供給される。【００７１】
この実施形態では、ロジックチップＬＧ１３の状態がチップＦＣ１０、ＦＬ１をテストするためのバイパスモードのとき（ロジックチップＬＧ１３の内部回路ＩＮＴが動作しないとき）、スイッチ回路ＳＷがオンし、テスト装置ＴＳＤから出力されるテスト制御信号ＣＮＴＬは、スイッチ回路ＳＷを経由してロジックチップＬＧ１３内を通過し、チップＦＣ１０に供給される。同様に、チップＦＣ１０から出力されるテスト結果信号ＣＭＰは、スイッチ回路ＳＷを経由してロジックチップＬＧ１３内を通過し、テスト装置ＴＳＤに供給される。ロジックチップＬＧ１３は、バイパスモード中、スタンバイ状態に保持され、動作しない。このため、ロジックチップＬＧ１３は、アドレスＡＤＤ、コマンドＣＭＤ等を出力しない。【００７２】
ロジックチップＬＧ１３が通常動作モードおよびロジックチップＬＧ１３自身をテストするテストモードのとき、あるいは、ロジックチップＬＧ１３が別のシステムに使用されるとき、スイッチ回路ＳＷはオフし、信号ＣＮＴＬ、ＣＭＰの入力端子および出力端子は、ロジックチップＬＧ１３の内部回路ＩＮＴ動作に関係する信号を入力および出力する。すなわち、信号ＣＮＴＬ、ＣＭＰの入力端子および出力端子は、チップＦＣ１０、ＦＬ１のテスト用の端子だけでなく、ロジックチップＬＧ１３用の端子として機能する兼用端子である。【００７３】
このように、一対のスイッチ回路ＳＷとこれらスイッチ回路ＳＷに対応するバッファＢＦ１およびドライバＤＲＶとは、チップＦＣ１０、ＦＬ１の少なくともいずれかがテストされるときに、パッケージ基板ＰＢＲＤ１３上のテスト制御信号線ＣＮＴＬおよびテスト結果信号線ＣＭＰをパッケージ基板ＰＢＲＤ１３の外部端子（リードまたはバンプ）に接続し、ロジックチップＬＧ１３の内部回路ＩＮＴが動作するときに、パッケージ基板ＰＢＲＤ１３上のテスト制御信号線ＣＮＴＬおよびテスト結果信号線ＣＭＰを内部回路ＩＮＴに接続する選択回路として動作する。【００７４】
以上、第１３の実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、ロジックチップＬＧ１３に、テスト制御信号ＣＮＴＬおよびテスト結果信号ＣＭＰを入力および出力可能な兼用端子を形成することで、ロジックチップＬＧ１３だけでなく、ＳＩＰ１３の外部に対してテスト制御信号ＣＮＴＬおよびテスト結果信号ＣＭＰを入出力できる。したがって、ＳＩＰ１３を開発するユーザのテスト環境に応じて、最適なテストを実施できる。具体的には、例えば、ユーザが簡易なテスト装置しか所持していない場合、ロジックチップＬＧ１３によってチップＦＣ１０、ＦＬ１をテストできる。ユーザがＬＳＩテスタ等のテスト装置ＴＳＤを所持している場合、テスト装置ＴＳＤを用いてチップＦＣ１０、ＦＬ１をテストできる。さらに、ロジックチップＬＧ１３が別のシステムに搭載されるとき、ロジックチップＬＧ１３のテスト結果入力端子ＣＭＰおよびテスト結果出力端子ＣＮＴＬを別の機能の端子として使用できる。【００７５】
図１４は、本発明の第１４の実施形態を示している。上述した実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この実施形態では、ＦＣＲＡＭチップＦＣ１０、フラッシュメモリチップＦＬ１およびロジックチップＬＧ１４をパッケージ基板ＰＢＲＤ１４上に搭載して、システムインパッケージＳＩＰ１４（システム）が形成されている。ＳＩＰ１４は、例えば、携帯電話等の携帯機器に搭載される。【００７６】
ロジックチップＬＧ１４は、ＣＰＵコア等の内部回路ＩＮＴと、内部回路ＩＮＴに対して信号を入出力するための複数のパッドを有している。信号を受けるパッドのうち所定数は、信号を内部回路ＩＮＴに供給するためのバッファＢＦ１とスイッチ回路ＳＷとに接続されている。信号を出力するパッドのうち所定数は、内部回路ＩＮＴから出力される信号を駆動するドライバＤＲＶとスイッチ回路ＳＷとに接続されている。信号を入出力するパッドのうち所定数は、信号を内部回路ＩＮＴに供給するためのバッファＢＦ１と、内部回路ＩＮＴから出力される信号を駆動するドライバＤＲＶと、内部回路スイッチ回路ＳＷとに接続されている。信号を受けるパッドと信号を出力するパッドに接続された一対のスイッチ回路ＳＷは、互いに接続されている。【００７７】
この実施形態では、ロジックチップＬＧ１４の状態がチップＦＣ１０、ＦＬ１をテストするためのバイパスモードのとき、スイッチ回路ＳＷがオンし、テストを実施するためにテスト装置ＴＳＤからロジックチップＬＧ１４のパッド（ＣＮＴＬ；ロジックテスト制御入力端子、ＤＡＴＡ、ＡＤＤ、ＣＭＤ、ＣＬＫ；ロジック外部端子）に出力される信号は、ロジックチップＬＧ１４を通過し、パッド（ＣＮＴＬ；ロジックテスト制御出力端子、ＤＡＴＡ、ＡＤＤ、ＣＭＤ、ＣＬＫ；ロジック内部端子）を介してシステムバスＳＢに出力される。また、システムバスＳＢを介してロジックチップＬＧ１４のパッド（ＣＭＰ；ロジックテスト結果入力端子、ＤＡＴＡ；ロジック内部端子）に供給される信号は、ロジックチップＬＧ１４を通過し、パッド（ＣＭＰ；ロジックテスト結果出力端子、ＤＡＴＡ；ロジック外部端子）を介してテスト装置ＴＳＤに出力される。このため、テスト装置ＴＳＤは、チップＦＣ１０にテスト制御信号ＣＮＴＬを直接供給でき、チップＦＣ１０からテスト結果信号ＣＭＰを直接受信できる。【００７８】
テスト装置ＴＳＤは、テスト制御信号ＣＮＴＬおよびテスト結果信号ＣＭＰだけでなく、ロジックチップＬＧ１４を介してアドレスＡＤＤ、データＤＡＴＡ、コマンドＣＭＤ、クロックＣＬＫをチップＦＣ１０、ＦＬ１に供給でき、データＤＡＴＡをチップＦＣ１０、ＦＬ１から受信できる。
ロジックチップＬＧ１４が通常動作モードおよびロジックチップＬＧ１４自身をテストするテストモードのとき、スイッチ回路ＳＷはオフし、スイッチ回路ＳＷに対応する入力端子および出力端子は、ロジックチップＬＧ１４の内部回路ＩＮＴの動作に関係する信号を入力および出力する。すなわち、これら端子は、第１３の実施形態と同様に兼用端子である。【００７９】
このように、一対のスイッチ回路ＳＷとこれらスイッチ回路ＳＷに対応するバッファＢＦ１およびドライバＤＲＶとは、チップＦＣ１０、ＦＬ１の少なくともいずれかがテストされるときに、システムバスＳＢ（システム信号線）をパッケージ基板ＰＢＲＤ１４の外部端子（リードまたはバンプ）に接続し、ロジックチップＬＧ１４の内部回路ＩＮＴが動作するときに、システムバスＳＢを内部回路ＩＮＴに接続する選択回路として動作する。【００８０】
以上、第１４の実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、バイパスモード中に、テスト装置ＴＳＤは、信号ＣＮＴＬ、ＣＭＰを用いて、チップＦＣ１０のテストパターン生成回路ＴＰＧを動作させてチップＦＣ１０、ＦＬ１をテストできるだけでなく、チップＦＣ１０、ＦＬ１を直接アクセスできる。このため、例えば、ＳＩＰ１４の組立後のテストでは、簡易なテスト装置ＴＳＤにより、信号ＣＮＴＬ、ＣＭＰを用いて良品を選別できる。ＳＩＰ１４の組立後には、ＲＯＭライタ等の簡易なテスト装置ＴＳＤにより、フラッシュメモリチップＦＬ１にプログラム等を書き込むことができる。さらに、ＳＩＰ１４に不良が発生した場合、メモリテスタ等のテスト装置ＴＳＤにより、アドレスＡＤＤ、データＤＡＴＡ、コマンドＣＭＤ、クロックＣＬＫを用いて、ＳＩＰ１４の詳細な評価を実施できる。【００８１】
図１５は、本発明の第１５の実施形態を示している。上述した実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この実施形態では、ＦＣＲＡＭチップＦＣ１０、フラッシュメモリチップＦＬ１およびロジックチップＬＧ１５をパッケージ基板ＰＢＲＤ１５上に搭載して、システムインパッケージＳＩＰ１５（システム）が形成されている。ＳＩＰ１５は、例えば、携帯電話等の携帯機器に搭載される。【００８２】
この実施形態では、テスト制御信号線ＣＮＴＬおよびテスト結果信号線ＣＭＰは、ロジックチップＬＧ１５を通過することなく、パッケージ基板ＰＢＲＤ１５の外部端子とチップＦＣ１０、ＦＬ１間に直接に配線されている。パッケージ基板ＰＢＲＤ１５の外部端子ＤＡＴＡ、ＡＤＤ、ＣＭＤ、ＣＬＫは、ロジックチップＬＧ１５を介してチップＦＣ１０、ＦＬ１に接続されている。その他の構成は、第１４の実施形態と同じである。以上、第１５の実施形態においても上述した実施形態と同様の効果を得ることができる。【００８３】
なお、上述した実施形態では、パッケージ基板ＰＢＲＤ１−ＰＢＲＤ１５上にＦＣＲＡＭチップおよびフラッシュメモリチップを並べて配置する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、パッケージ基板上にＦＣＲＡＭチップおよびフラッシュメモリチップを積み重ねて配置してもよい。あるいは、積み重ねたＦＣＲＡＭチップおよびフラッシュメモリチップの間にパッケージ基板を配置してもよい。【００８４】
マルチチップパッケージまたはシステムインパッケージに搭載するＦＣＲＡＭチップおよびフラッシュメモリチップは、クロック同期式でもよく、クロック非同期式でもよい。マルチチップパッケージまたはシステムインパッケージに搭載するチップは、ＦＣＲＡＭチップおよびフラッシュメモリチップに限定されない。例えば、擬似ＳＲＡＭチップ、ＤＲＡＭチップ、ＥＥＰＲＯＭチップあるいは強誘電体メモリチップでもよい。【００８５】
テストパターン生成回路ＴＰＧにより生成されるＦＣＲＡＭチップおよびフラッシュメモリチップのテストパターン（ＡＤＤ、ＤＡＴＡ、ＣＭＤの少なくともいずれか）を、第７の実施形態に示したように、共通の信号線に出力してもよい。この場合、チップＦＣ１上に配線される信号線の数を減らすことができる。
第４−９、１１の実施形態において、パッケージ基板の外部からＦＣＲＡＭチップをアクセスするためにＦＣＲＡＭチップに形成されるパッドと、テストパターンを出力するためにＦＣＲＡＭチップに形成されるパッドとを、第３の実施形態と同様に共通にしてもよい。【００８６】
第７および第８の実施形態では、アドレス端子ＡＤＤおよびデータ端子ＤＡＴＡを有するＦＣＲＡＭチップＦＣ７と、アドレスとデータの共通端子ＡＤＤ／ＤＡＴＡを有するフラッシュメモリチップＦＬ７とが搭載されるマルチチップパッケージに、本発明を適用する例について述べた。これに対して、ＦＣＲＡＭチップおよびフラッシュメモリチップが、ともにアドレスとデータの共通端子ＡＤＤ／ＤＡＴＡを有する場合、ＦＣＲＡＭチップに対するアドレス信号ＡＤＤおよびデータ信号ＤＡＴＡの伝達は、図７および図８に示したＦＣＲＡＭチップの共通端子ＡＤＤ／ＤＡＴＡをバッファＢＦ１、ＢＦ２に接続することで行われる。このとき、ＦＣＲＡＭチップおよびマルチチップパッケージのアドレス端子ＡＤＤおよびデータ端子ＤＡＴＡを不要になる。この結果、ＦＣＲＡＭチップのチップサイズを削減でき、マルチチップパッケージのサイズを削減できる。【００８７】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【００８８】
本発明は、複数種の半導体メモリチップが一つのパッケージに搭載されるシステムに適用できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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