(57)【要約】  モータを駆動するために最終出力段に直列に接続された第一のＮＭＯＳと第二のＮＭＯＳとを駆動し、前記第一のＮＭＯＳのソースと第二のＮＭＯＳのドレインとの共通接続点を最終出力とするモータ駆動回路において、互いのドレインの共通接続点が前記第一のＮＭＯＳのゲートに接続された第一のＰＭＯＳと第三のＮＭＯＳと、互いのドレインの共通接続点が前記第三のＮＭＯＳのゲートに接続された第二のＰＭＯＳと第四のＮＭＯＳと、最終出力がローになるとき、前記第三のＮＭＯＳのゲート容量を充電するためにオンし、前記第三のＮＭＯＳのゲート容量が充電されるとオフする、ドレインが前記第三のＮＭＯＳのゲートに接続された一以上のＰＭＯＳと、最終出力がハイになるとき、前記第三のＮＭＯＳのゲート容量を放電するためにオンし、前記第三のＮＭＯＳのゲート容量が放電されるとオフする、ドレインが前記第三のＮＭＯＳのゲートに接続された一以上のＮＭＯＳとを備え、前記第一のＮＭＯＳのゲートがクランプ回路を介して最終出力に接続され、前記第三のＮＭＯＳのソースと、クランプ回路を介した前記第三のＮＭＯＳのゲートとが最終出力に接続されたことを特徴とするモータ駆動回路。【特許請求の範囲】
【請求項１】
モータを駆動するために最終出力段に直列に接続された第一のＮＭＯＳと第二のＮＭＯＳとを駆動し、前記第一のＮＭＯＳのソースと第二のＮＭＯＳのドレインとの共通接続点を最終出力とするモータ駆動回路において、
互いのドレインの共通接続点が前記第一のＮＭＯＳのゲートに接続された第一のＰＭＯＳと第三のＮＭＯＳと、
互いのドレインの共通接続点が前記第三のＮＭＯＳのゲートに接続された第二のＰＭＯＳと第四のＮＭＯＳと、
最終出力がローになるとき、前記第三のＮＭＯＳのゲート容量を充電するためにオンし、前記第三のＮＭＯＳのゲート容量が充電されるとオフする、ドレインが前記第三のＮＭＯＳのゲートに接続された一以上のＰＭＯＳと、
最終出力がハイになるとき、前記第三のＮＭＯＳのゲート容量を放電するためにオンし、前記第三のＮＭＯＳのゲート容量が放電されるとオフする、ドレインが前記第三のＮＭＯＳのゲートに接続された一以上のＮＭＯＳとを備え、
前記第一のＮＭＯＳのゲートがクランプ回路を介して最終出力に接続され、
前記第三のＮＭＯＳのソースと、クランプ回路を介した前記第三のＮＭＯＳのゲートとが最終出力に接続されたことを特徴とするモータ駆動回路。
【請求項２】
前記クランプ回路がツェナーダイオードである請求項１記載のモータ駆動回路。
【請求項３】
前記第一のＮＭＯＳと、前記第二のＮＭＯＳと、を備えることを特徴とする請求項１または請求項２のいずれかに記載のモータ駆動回路。
【請求項４】
請求項１ないし請求項３記載のいずれかのモータ駆動回路を備えることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置と、前記半導体装置によって駆動されるコイルを備えたモータと、を備えることを特徴とするモータ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータのドライバとして用いられるトランジスタを低消費電力でかつ高速に駆動することができるモータ駆動回路に係るものである。
【背景技術】
【０００２】
図４に従来のモータ駆動回路を示す。本モータ駆動回路の最終出力段に設けられたトランジスタＮＭＯＳ１０１とＮＭＯＳ１０２からの出力には負荷としてのコイルが結線されており、そのコイルに流す電流を制御することによってモータ（図示せず）の制御を行う。同図に示すモータ駆動回路の構成について説明する。ＮＭＯＳ１０１とＮＭＯＳ１０２は最終出力段に設けられたドライバであり、ＮＭＯＳ１０１のソースとＮＭＯＳ１０２のドレインとの共通接続点が最終出力となる。ＮＭＯＳ１０１のドレインには電源電圧１０７が、ＮＭＯＳ１０１のゲートにはPＭＯＳ１０３とＮＭＯＳ１０４とのドレインの共通接続点からの出力が接続されている。さらに、ＮＭＯＳ１０２のゲートにはロジック回路１１２が、PＭＯＳ１０３のゲートにはロジック回路１１０がそれぞれ接続されている。ここで、クランプ回路であるツェナーダイオード１０８,１０９は、各ツェナーダイオードに逆方向飽和電流が流れ出すまでは、それぞれＮＭＯＳ１０１のゲートとソース間の電位差（Ｖｇｓ）とＮＭＯＳ１０４のゲートとソース間の電位差を確保するためにも用いられる。それと同時に、各ツェナーダイオードはＮＭＯＳ１０１とＮＭＯＳ１０４各々のＶｇｓへの過電圧を防止するための機能も有する。最後に、ＰＭＯＳ１０５のゲートは、ロジック回路１１１に、ＮＭＯＳ１０６のゲート電圧は、ロジック回路１１３に接続されており、ロジック回路１１０，１１１，１１２，１１３からの入力電圧の状態により最終出力が決定される。【０００３】
次に同図に示す従来のモータ駆動回路の動作を図５に示す従来のモータ駆動回路の電圧波形図とともに説明する。なお図５の波形図は上から最終出力のロー・ハイ、ＮＭＯＳ１０１，ＮＭＯＳ１０２，PＭＯＳ１０３，ＮＭＯＳ１０４，ＰＭＯＳ１０５，ＮＭＯＳ１０６のゲート電圧を示している（すなわち、ＮＭＯＳのゲート電圧が高いときはＮＭＯＳはオンの状態となる）。図５に示す（Ａ）の区間は最終出力がハイである。つまり最終出力段を構成するドライバであるＮＭＯＳ１０１はオン、ＮＭＯＳ１０２はオフの状態である。ＮＭＯＳ１０１がオンの状態であるためPＭＯＳ１０３とＮＭＯＳ１０４のドレインの共通接続点からの出力はハイとなる。そのため、PＭＯＳ１０３がオンの状態であり、ＮＭＯＳ１０４はオフの状態、即ち、PＭＯＳ１０３とＮＭＯＳ１０４のゲート電圧はローとなる。さらに、ＮＭＯＳ１０４がオフの状態であるためＰＭＯＳ１０５はオンの状態、ＮＭＯＳ１０６はオフの状態である。また図５に示す（Ｂ）の区間は最終出力がローになっているが、最終出力がハイとなる（Ａ）の区間との比較において、ＮＭＯＳ１０１，ＮＭＯＳ１０２，PＭＯＳ１０３，ＮＭＯＳ１０４，ＰＭＯＳ１０５，ＮＭＯＳ１０６の各々のトランジスタのオン／オフ状態と、それぞれのトランジスタのゲートへの入力電圧の状態は、（Ａ）の区間の場合の反転した状態となる。【０００４】
最終出力がツェナーダイオード１０８を介してＮＭＯＳ１０１のゲートへ、またＮＭＯＳ１０４のソースと、ツェナーダイオード１０９を介してＮＭＯＳ１０４のゲートへと出力帰還を行っているのは、ＮＭＯＳ１０１，ＮＭＯＳ１０４のソースを基準にしてＮＭＯＳ１０１のゲート電圧を制御するためである。これにより最終出力が異常状態であるのをモータ駆動回路に使用するトランジスタに検知させることができ、あるいはクランプ回路とともに用いることでモータ駆動回路に使用する素子を高耐圧設計にする必要がなくなる。【０００５】
上述した回路動作において、ＮＭＯＳ１０１とＮＭＯＳ１０２との共通接続点からの最終出力のハイからローへの切替にはＮＭＯＳ１０４のオフからオンへの切替が必要であり、最終出力のローからハイへの切り替えにはＮＭＯＳ１０４のオンからオフへの切り替えが必要である。従って入力を最終出力に素早く反映させるためにはＮＭＯＳ１０４のオン，オフの切り替え、つまりＮＭＯＳ１０４のゲート容量および寄生容量を高速で充電し、あるいは放電することがひとつの条件である。【０００６】
ここで、Ｑ＝ＩＴ（Ｑ：電荷量，Ｉ：電流，Ｔ：時間）より、ＭＯＳトランジスタのゲート容量・寄生容量の電荷の充電はＭＯＳトランジスタのゲートへの電流量を大きくすることにより短時間で可能となる。そのためにはＮＭＯＳ１０４のゲートに接続されたＰＭＯＳ１０５のドレインからの電流量を大きくすればＮＭＯＳ１０４のゲート容量及び寄生容量への充電速度が向上し、ＮＭＯＳ１０４のゲートに接続されたＮＭＯＳ１０６のドレインのドレイン電流を大きくすることで、ＮＭＯＳ１０４のゲート容量及び寄生容量の放電速度が向上する。そのため飽和状態におけるＭＯＳトランジスタの電流方程式Ｉｄｓ＝Ｋ（Ｖｇｓ−Ｖｔｈ）２（Ｋ：定数，Ｖｔｈ：ＰＭＯＳのスレショルド電圧）より、ＰＭＯＳ１０５のドレイン電流を大きくするためにはＶｇｓを大きくすれば良いが、ソースに接続されている電源電圧１１５を大きくするのは低消費電力での駆動が望まれる今日においては好ましくない。なお、上式においてＫはトランジスタを構成するゲート幅に比例する定数であるからゲート幅を大きくすることでも電流量を大きくすることが可能である。そしてオームの法則よりＩ＝Ｒ／ＶであることからＰＭＯＳ１０５のソースに接続された抵抗１１４の抵抗値を小さくすることでもＰＭＯＳ１０５のドレインからの電流を増やすことができる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ここで、出力がローである場合はＮＭＯＳ１０４のゲート容量と寄生容量をＰＭＯＳ１０５のドレイン電流によって充電してＮＭＯＳ１０４をオンの状態に保つ必要があるが、ＮＭＯＳ１０４を高速に駆動するためＰＭＯＳ１０５のトランジスタのサイズ（Ｗ／Ｌ比）を変更するか、ＰＭＯＳ１０５のソース側の抵抗１１４を変更し、ＰＭＯＳ１０５のドレイン電流を大きくすると、ＮＭＯＳ１０４をオンの状態に保つ際にツェナーダイオード回路１０９の逆方向飽和電流量が大きくなり、最終出力段を出力方向に流れる電流が発生するため消費電力が大きくなる。また電源電圧１１５とＰＭＯＳ１０５のゲート電圧の入力信号を大きくしてもＮＭＯＳ１０４の高速駆動を実現することができるが、やはり消費電力を考慮すると好ましくない。ＰＭＯＳ１０５のドレイン電流が小さくなればツェナーダイオード１０９に逆方向飽和電流は小さく低消費電力を実現するものの、ＮＭＯＳ１０４を高速で駆動することができず、さらには最終出力段を構成するＮＭＯＳトランジスタ１０１，１０２が入力に対する遅延により同時にオンして貫通電流が流れて消費電力が大きくなるとともに素子の破壊にまで繋がる恐れがある。【０００８】
本発明は従来の前記実情に鑑み、従来の技術に内在する欠点を解消する為になされたものであり、従って本発明の第一の目的は消費電力が少なくかつ高速に動作するモータ駆動回路を提供することであり、第二の目的は前述のモータ駆動回路を備えた半導体装置を提供することであり、第三の目的は前述の半導体装置と、前記半導体装置により制御されるコイル、前記コイルに発生した磁界により回転子の回転数が定められるモータと、を備えたことを特徴とするモータ装置の提供である。
【課題を解決するための手段】
【０００９】
前記第一の目的は、
モータを駆動するために最終出力段に直列に接続された第一のＮＭＯＳと第二のＮＭＯＳとを駆動し、前記第一のＮＭＯＳのソースと第二のＮＭＯＳのドレインとの共通接続点を最終出力とするモータ駆動回路において、
互いのドレインの共通接続点が前記第一のＮＭＯＳのゲートに接続された第一のＰＭＯＳと第三のＮＭＯＳと、
互いのドレインの共通接続点が前記第三のＮＭＯＳのゲートに接続された第二のＰＭＯＳと第四のＮＭＯＳと、
最終出力がローになるとき、前記第三のＮＭＯＳのゲート容量を充電するためにオンし、前記第三のＮＭＯＳのゲート容量が充電されるとオフする、ドレインが前記第三のＮＭＯＳのゲートに接続された一以上のＰＭＯＳと、
最終出力がハイになるとき、前記第三のＮＭＯＳのゲート容量を放電するためにオンし、前記第三のＮＭＯＳのゲート容量が放電されるとオフする、ドレインが前記第三のＮＭＯＳのゲートに接続された一以上のＮＭＯＳとを備え、
前記第一のＮＭＯＳのゲートがクランプ回路を介して最終出力に接続され、
前記第三のＮＭＯＳのソースと、クランプ回路を介した前記第三のＮＭＯＳのゲートとが最終出力に接続されたことを特徴とするモータ駆動回路によって達成される。この構成によるとスイッチング速度を速めることができるとともに、低消費電力を実現できる。【００１０】
前記第一の目的は、請求項２記載の発明である、前記クランプ回路がツェナーダイオードである請求項１記載のモータ駆動回路によっても達成される。ツェナーダイオードはその降伏現象を利用することでクランプ回路に適している。【００１１】
前記第一の目的は、請求項３記載の発明である、前記第一のＮＭＯＳと、前記第二のＮＭＯＳと、を備えることを特徴とする請求項１または請求項２のいずれかに記載のモータ駆動回路によっても達成される。【００１２】
前記第二の目的は、請求項４記載の発明である、請求項１ないし請求項３記載のいずれかのモータ駆動回路を備えることを特徴とする半導体装置によって達成される。最終出力段に設けられるＮＭＯＳは、その最終出力段のＮＭＯＳを駆動する回路部分とは別個に、あるいは同一の半導体装置に設けられる。最終出力段のＮＭＯＳには大きな電流を流すことが一般的であるため、最終出力段のＮＭＯＳを駆動する回路部分を外部に設けることで最終出力段のＮＭＯＳに過電流が流れたとしても、最終出力段のＮＭＯＳを駆動する回路部分はその影響を受けにくくなる。【００１３】
前記第三の目的は、請求項５記載の発明である、請求項４記載の半導体装置と、前記半導体装置によって駆動されるコイルを備えたモータと、を備えることを特徴とするモータ装置によって達成される。
【発明の効果】
【００１４】
消費電力が少なく高速な動作が可能であり、最終出力段を構成するトランジスタに貫通電流が流れることがなく、その構成に用いられる素子を破壊する恐れがないモータ駆動回路を実現できる。
【図面の簡単な説明】
【００１５】
【図１】本発明に係るモータ駆動回路の回路図（実施の形態１）
【図２】本発明に係るモータの駆動回路の電圧変動図
【図３】本発明に係るモータ駆動回路の実施の形態２（実施の形態２）
【図４】従来のモータ駆動回路の回路図
【図５】従来のモータ駆動回路の電圧変動図
【符号の説明】
【００１６】
１，２，４，６，６ａ，６ｂ，１６・・ＮＭＯＳ
３，５ａ，５ｂ，１８ａ，１８ｂ，２０ａ，２０ｂ・・ＰＭＯＳ
７，１５，２１・・電源電圧
８ａ，９ａ・・クランプ回路
８ｂ，９ｂ・・ツェナーダイオード
１４ａ，１４ｂ，２０ａ，２０ｂ・・抵抗
【発明を実施するための最良の形態】
【００１７】
以下、本願発明を実施するための最良な形態について説明する。図１は本発明に係るモータ駆動回路である。本モータ駆動回路の最終出力に設けられたＮＭＯＳ１とＮＭＯＳ２からの出力には負荷であるコイルが結線されており、そのコイルに流す電流を制御することによってモータ（図示せず）の制御を行う。最終出力には、ほぼＮＭＯＳ１のドレインに接続された電源電圧７の電位からＮＭＯＳ２のソースに接続されたグランドのゼロ電位の範囲が出力される。【００１８】
図１に示す本発明に係るモータ駆動回路は図５に示す従来のモータ駆動回路と比較して、最終出力段を構成する直列に接続されたＮＭＯＳ１（図４ではＮＭＯＳ１０１に相当）のドレインに、ドレインが接続されたＮＭＯＳ４（図４ではＮＭＯＳ１０４に相当）のゲート容量と寄生容量を充放電するための手段（図４ではＰＭＯＳ１０５が充電手段、ＮＭＯＳ１０６が放電手段）がそれぞれ複数設けられている。以下、本発明に係るモータ駆動回路の構成について説明する。【００１９】
同図において最終出力段はＮＭＯＳ１とＮＭＯＳ２から構成されており、ＮＭＯＳ１のソースとＮＭＯＳ２のドレインとの共通接続点が最終出力になっている。ＮＭＯＳ１のゲートにはPＭＯＳ３のドレインとＮＭＯＳ４のドレインとの共通接続点が接続されており、ＮＭＯＳ２のゲートにはロジック回路１２が接続されており、PＭＯＳ３のゲートにはロジック回路１０が接続されている。クランプ回路８ａはＮＭＯＳ１のＶｇｓが一定以上大きくなるのを防止するための保護回路であり、ツェナーダイオードやダイオードが用いられる。クランプ回路９ａも同様の目的でＮＭＯＳ４のゲート・ソース間に設けられている。ＮＭＯＳ４のゲートにはPＭＯＳ5aとＰＭＯＳ５ｂとのドレインの共通接続点と、ＮＭＯＳ6aとＮＭＯＳ６ｂとのドレインの共通接続点が接続されており、ＮＭＯＳ４のゲート容量と寄生容量はPＭＯＳ5aとＰＭＯＳ５ｂのドレイン電流によって充電され、ＮＭＯＳ6aとＮＭＯＳ６ｂとのドレイン電流によって放電される。なお、PＭＯＳ5aのゲートにはロジック回路１１ａが、PＭＯＳ5aのソースには抵抗１４ａを介して電源電圧１５が、ＰＭＯＳ５ｂのゲートにはロジック回路１１ｂが、ＰＭＯＳ５ｂのソースには抵抗１４ｂを介して電源電圧１５が、ＮＭＯＳ6aのゲートにはロジック回路１３ａが、ＮＭＯＳ６ｂのゲートにはロジック回路１３ｂが接続されており、ＮＭＯＳ6a，６ｂのソースはそれぞれ接地されている。【００２０】
最終出力がクランプ回路８ａを介してＮＭＯＳ１のゲートへ、またＮＭＯＳ４のソースとクランプ回路９を介してＮＭＯＳ４のゲートへと出力帰還を行っているのは、ＮＭＯＳ１，ＮＭＯＳ４のソース電位を基準にしてＮＭＯＳ１のゲート電圧を制御するためである。これにより最終出力が異常状態であるのをモータ駆動回路に使用するトランジスタに検知させることができ、あるいはクランプ回路とともに用いることでモータ駆動回路に使用する素子に耐圧を超えた電圧がかかるのを防止することができる。【００２１】
以下、図１に示す本発明に係るモータ駆動回路についての動作を図２に示す本発明に係るモータ駆動回路の電圧波形図を用いて説明する。なお図２の波形図は上から最終出力のロー・ハイの状態と、ＮＭＯＳ１，ＮＭＯＳ２，PＭＯＳ３，ＮＭＯＳ４，PＭＯＳ5a，ＰＭＯＳ５ｂ，ＮＭＯＳ6a，ＮＭＯＳ６ｂについてのゲート電圧を示している（すなわち、ＮＭＯＳのゲート電圧が高いときはＮＭＯＳはオンの状態となる）。図２に示す（Ａ１）の区間は最終出力がハイになっており、（Ｂ）に示す区間との切り替わる直前の瞬間、すなわち最終出力がハイからローへ切り替わる直前の区間を除いて最終出力段を構成するドライバであるＮＭＯＳ１はオンの状態である。一方でＮＭＯＳ２は同区間において常にオフの状態である。ＮＭＯＳ１がオンの状態であるときはPＭＯＳ３とＮＭＯＳ４のドレインの共通接続点からの出力はハイであるためPＭＯＳ３はオン、ＮＭＯＳ４はオフの状態である。ＮＭＯＳ４がオフの状態であるときはPＭＯＳ5aとＰＭＯＳ５ｂはオフの状態である。一方、ＮＭＯＳ４の放電手段であるＮＭＯＳ6aとＮＭＯＳ６ｂだが、区間（Ａ１）から区間（Ｂ）への切り替わりの直前の区間を除いては、ＮＭＯＳ6aはオンの状態であり、ＮＭＯＳ６ｂは常にオフの状態である。すなわち最終出力をハイで維持するため、すなわちＮＭＯＳ４をオフの状態で維持するためのゲート容量と寄生容量の放電をＮＭＯＳ6aのみで行っていることになる。ＮＭＯＳ６ｂの動作については後述している。【００２２】
同図に示す（Ａ１）から（Ｂ）へ切り替わる直前の瞬間、すなわち最終出力がハイからローへ切り替わる直前の瞬間はＮＭＯＳ6aがオフになるとともにPＭＯＳ5aとＰＭＯＳ５ｂがオンの状態になる。ＮＭＯＳ４のゲート容量と寄生容量の充電を２つの充電手段で行い、ゲート容量と寄生容量が充電された後は最終出力をローで維持するためのＮＭＯＳ４のオン状態での維持はPＭＯＳ5aのドレインからの電圧のみで行い、ＰＭＯＳ５ｂはオフの状態となる。ここでＮＭＯＳ４をオン状態で維持するためのＮＭＯＳ４のＶｇｓを確保するためにPＭＯＳ5aのドレイン電流は、クランプ回路９に逆方向電流が発生するスレショルドを少し超える大きさであることが望ましい。またＮＭＯＳ４のゲート容量と寄生容量を充電するときだけオンするＰＭＯＳ５ｂのドレインからのドレイン電流は抵抗１４ｂと電源電圧１５等の要因によって決定される。また同図においてＮＭＯＳ４のオフからオンへの切り替わりとともにPＭＯＳ３もオンからオフの状態に切り替わっている。これによりＮＭＯＳ１のゲート電圧が決定される。ＮＭＯＳ２はＮＭＯＳ１との貫通電流を発生させないため、ＮＭＯＳ１のオンからオフへの切り替わりのタイミングに少し遅延をもたせている。そしてＮＭＯＳ２のオフからオンへの切り替わりと同時に最終出がローになる。【００２３】
図２に示す（Ｂ）の区間は最終出力がローになっており、ＮＭＯＳ１はオフ、ＮＭＯＳ２は（Ａ２）に切り替わる直前の区間を除いてはオンの状態になっている。（Ｂ）に示す区間においてＮＭＯＳ１は常にオフの状態であるからPＭＯＳ３とＮＭＯＳ４からの出力はローであり、PＭＯＳ３はオフ、ＮＭＯＳ４はオンの状態である。ＮＭＯＳ４がオンの状態であることからＮＭＯＳ４のゲート容量と寄生容量の充電手段は起動しているのだが、先述したとおりＮＭＯＳ４がオンになったあとはPＭＯＳ5aのみによってＮＭＯＳ４のＶｇｓが確保されるためPＭＯＳ5aのみがオンの状態である。ＮＭＯＳ２は電源電圧７とＮＭＯＳ１とで貫通電流を発生させないように後述するＮＭＯＳ１の動作に比較して早いタイミングでオフの状態となる。【００２４】
（Ｂ）の区間から（Ａ２）の区間への切り替わるとき、すなわち最終出力がローからハイに切り替わるときは、ＮＭＯＳ１はオンとなることからPＭＯＳ３はオン、ＮＭＯＳ４はオフの状態である。そのためＮＭＯＳ４のゲート容量と寄生容量を放電する放電手段が起動している。このとき最終出力を高速に動作させるためにはＮＭＯＳ４のゲート容量と寄生容量を瞬時に放電する必要があるため、ＮＭＯＳ6aとＮＭＯＳ６ｂの二つの放電手段が起動してＮＭＯＳ４の寄生容量を放電した後は、ＮＭＯＳ６ｂは停止している。この放電手段の制御のためのゲート電圧への電圧の印加によってはＮＭＯＳ４のゲートとソース間の漏れ電流以外に電力を消費する要因はほぼないために最終出力の出力方向への電流の発生を抑止して消費電力の低減につながるものではないが、ゲート電圧の印加手段を複数設けることでＮＭＯＳ４のゲート容量と寄生容量の高速な放電を実現している。これは低電圧駆動を実現するために電源電圧１５が十分大きな電源でないとき、あるいはロジック回路１３ａ，１３ｂからのＮＭＯＳ6a，６ｂのゲート電圧が大きくとれないときに特に有効である。【００２５】
従来のモータ駆動回路では高速性を確保するための消費電力の増大か、あるいは消費電力を下げるために高速性を犠牲にするかの択一的な選択をせざるを得なかったが、本発明に係るモータ駆動回路は入力に対する出力の高速性を確保するとともに、低消費電力を実現するものである。【００２６】
最終出力段がＮＭＯＳのみで構成されているモータ駆動回路については最終出力段に設けられた電源側のＮＭＯＳのソースを基準にして最終出力段に設けられたＮＭＯＳのゲートの電圧駆動を行うため、最終出力をモータ駆動回路に反映する必要がある。このような場合には最終出力段に設けられる電源側のＮＭＯＳの放電を行うためのＮＭＯＳのソースに最終出力が接続されるので、最終出力段に設けられた電源側のＮＭＯＳをオフの状態にするためのＮＭＯＳのゲート電圧を保持し続けるために最終出力段のグランド側のＮＭＯＳのドレイン電流や、最終出力の出力方向に電流が発生し続けてしまうのである。なお、先に述べたＰＭＯＳ５ｂやＮＭＯＳ６ｂのような、一定期間だけ起動する充電手段、あるいは放電手段は複数あっても良い。【００２７】
本発明に係る発明の第二の実施例を図３に示す。図３は図１に示す本発明に係るモータ駆動回路のクランプ回路にツェナーダイオード用いるとともに放電手段を変形したものである。正確には図１に示す本発明にかかわるモータ駆動回路に比較してＮＭＯＳ６ｂとロジック回路１３ｂを取り除き、ＮＭＯＳ６とミラー結合されたＮＭＯＳ１６と、ＮＭＯＳ６とＮＭＯＳ１６とのゲートに接続されるＰＭＯＳ１８ａ，１８ｂと、ロジック回路１９ａ，１８ｂと、抵抗２０ａ，２０ｂとが設けられている。クランプ回路にツェナーダイオードを用いるのは、ツェナーダイオードの逆方向降伏電圧の特性がクランプ回路に望ましい性質を持つからである。ＮＭＯＳ４のゲート容量と寄生容量の充電手段はＰＭＯＳのドレイン電流の経路はひとつだけであり、ＮＭＯＳ４のゲート容量と寄生容量の放電手段としてミラー結合されたＮＭＯＳのゲート電圧を３段階のレベルでの調整を行うものである。なお、同図に示す番号と、図１に示す番号に対応する構成要素には同一の番号を付している。【００２８】
図３に示す本発明にかかわるモータ駆動回路の第二の実施例を使用することで、発明者は図４に示すモータ駆動回路と比較して入力に対する出力の時間変化が１μ秒から約０．４μ秒への短縮と、最終出力をローで維持するための最終出力からの出力方向への電流が０．７ｍＡから０．３ｍＡに低減に成功し、スイッチング動作の高速化と低消費電力化を実現した。【００２９】
また図示しないが、本発明のモータ駆動回路を備えた半導体装置と、該半導体装置によって駆動されるコイルを備えたモータと、からなるモータ装置は、従来と比較してモータ駆動回路を備えた半導体装置への制御信号がモータ装置の出力としての所望の回転数に素早く反映されるため、前記モータ装置を備えたプリンタ等の電子機器は良好な動作状態を示す。【００３０】
本願発明は上述した実施形態に限られることなく、特許請求の範囲に記載した事項の範囲内でのあらゆる設計変更はすべて本願発明の範囲に含まれる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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