(57)【要約】  電源遮断エリアの適正化を図ることを目的とする。  複数のコアセルが配列されて成るセル領域と、上記セル領域毎に対応して配置された電源スイッチとを設け、それぞれ上記コアセル単位で複数の電源遮断エリアを形成し、上記電源遮断エリア毎に、それに対応する上記電源スイッチによって電源遮断を可能とする。それにより、上記コアセル単位で電源遮断エリアを細かく設定することができ、電源遮断エリアの適正化を達成する。電源遮断エリアの適正化により、スタンバイ時の消費電流の低減を達成する。【特許請求の範囲】
【請求項１】
複数のコアセルが配列されて成るセル領域と、
上記セル領域毎に対応して配置された電源スイッチと、を含み、
それぞれ上記コアセル単位で複数の電源遮断エリアが形成され、
上記電源遮断エリア毎に、それに対応する上記電源スイッチによって電源遮断が可能とされて成る半導体集積回路。
【請求項２】
グランドラインとされる第１低電位側電源ラインと、
上記コアセルに結合された第２低電位側電源ラインと、を含み、
上記電源スイッチは、上記第１低電位側電源ラインと上記第２低電位側電源ラインとを断続可能に設けられて成る請求項１記載の半導体集積回路。
【請求項３】
上記第２低電位側電源ラインの分割によって複数の電源遮断エリアが形成された請求項２記載の半導体集積回路。
【請求項４】
上記電源スイッチは、それに対応する上記電源遮断エリアの面積に応じてゲートサイズが決定されたＭＯＳトランジスタとされる請求項３記載の半導体集積回路。
【請求項５】
上記電源遮断エリア毎の識別情報と、入力された比較用入力情報とを比較するための比較回路を含み、上記比較回路の比較結果に基づいて上記電源スイッチの動作が制御される請求項４記載の半導体集積回路。
【請求項６】
複数のコアセルが配列されて成るセル領域と、
上記セル領域毎に対応して配置された電源スイッチと、
上記電源スイッチに結合されたメタル上位層ラインと、
上記メタル上位層ラインに交差するとともに、その交差箇所で上記メタル上位層ラインに結合されたメタル下位層ラインと、を含み、
それぞれ上記コアセル単位で複数の電源遮断エリアに分割され、
上記電源遮断エリアの分割に対応して上記メタル下位層ラインが分割され、
上記電源遮断エリア毎に、それに対応する上記電源スイッチによって電源遮断が可能とされて成る半導体集積回路。
【請求項７】
グランドラインとされる第１低電位側電源ラインを含み、
上記電源スイッチは、上記第１低電位側電源ラインと上記メタル上位層ラインとを断続可能に設けられたＭＯＳトランジスタを含む請求項６記載の半導体集積回路。
【請求項８】
上記電源スイッチは、上記メタル上位層ラインの両端側に配置されたＭＯＳトランジスタを含む請求項７記載の半導体集積回路。
【請求項９】
電源スイッチは、上記メタル上位層ラインを電気的に分割可能な第１ＭＯＳトランジスタと、上記メタル下位層ラインを電気的に分割可能な第２ＭＯＳトランジスタとを含む請求項８記載の半導体集積回路。
【請求項１０】
上記電源スイッチは、上記メタル上位層ラインの一端部に設けられた第３ＭＯＳトランジスタと、上記メタル上位層ラインの中間部に設けられた第４ＭＯＳトランジスタとを含む請求項６記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のレイアウト技術に関し、特に、トランジスタや論理ゲートで構成する最小セル(以下、コアセルと記す)が多数結合されることにより、所定の機能を有する機能モジュールが形成される半導体集積回路に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体集積回路中の機能モジュールが待機状態であるときの消費電力を低減させるための典型的な方法としては、機能モジュール内部に供給するクロックを停止することであるが、トランジスタのオフ時のリーク電流が大きい場合には、待機状態である機能モジュールの内部クロック停止を行っても、消費電力削減効果が十分ではない。使用しない回路ブロックに流れるリーク電流を遮断し、消費電力の低減化を図ることができる半導体集積装置として、例えば特許文献１に記載されているように、遮断指令が出力されると第１の電源幹線と第２の電源幹線との接続部分を遮断する電源遮断手段を設けるとともに、その電源遮断手段の回路構成を複数のスイッチング素子を並列配置したものと等価構成にした技術が知られている。【０００３】
また、回路の誤動作や回路面積の増加を防止しつつ一部の回路の電源電圧を遮断して消費電力を低減させるための技術として、例えば特許文献２に記載されているように、チップ内部を複数の回路ブロックに分割するとともに、いずれかの回路ブロックへの電源電圧の供給を遮断可能に構成し、信号が分岐される前の位置に、ブロック間インタフェース回路を設けることが知られている。【０００４】
さらに、機能モジュール内への電源供給を遮断した際に、電圧的にフローティング状態になるため、この信号を入力とする電源遮断を行わない機能モジュールの入力ゲートがフローティングになり、結果としてその入力ゲートにリーク電流を生じさせる原因となる。その対策としては、例えば特許文献３に記載されているように、電源遮断を行う機能モジュールの出力端子と電源遮断を行わない機能モジュールの入力端子との間に、電圧固定回路を設け、この電圧固定回路が、電源遮断時に、機能モジュールへの信号電圧をグラウンドレベルに固定することで、電源遮断を行わない機能モジュールの入力ゲートがフローティングになるのを回避すると良い。【０００５】
【特許文献１】特開平１０−２０００５０号公報（図１１）
【特許文献２】特開２００３−９２３５９号公報（図１）
【特許文献３】特開２００３−２１５２１４号公報（図４）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者は、半導体集積回路の電源遮断について検討した。それによれば、従来技術では、ある程度のゲート規模を機能モジュールとしてまとめて電源遮断の単位としており、その単位で電源遮断エリアを設定すると、レイアウト後は電源エリアの分割が不可能とされることが見出された。すなわち、事前に半導体チップのフロアプランを決定して電源遮断すべき機能モジュールを定めて電源遮断エリアを設定することから、電源遮断エリアは、その後の遮断エリアサイズ、遮断すべき論理エリアの変更などの遮断ブロックの再設定は、周囲ブロックとの関係により、作り直しが不可能とされることから、半導体集積回路における電源遮断エリアの適正化が困難とされた。【０００７】
本発明の目的は、電源遮断エリアの適正化を図るための技術を提供することにある。【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。【００１０】
〔１〕第１発明は、複数のコアセルが配列されて成るセル領域と、上記セル領域毎に対応して配置された電源スイッチとを設け、それぞれ上記コアセル単位で複数の電源遮断エリアを形成し、上記電源遮断エリア毎に、それに対応する上記電源スイッチによって電源遮断を可能とする。【００１１】
上記の手段によれば、上記コアセル単位で電源遮断エリアを細かく設定することができるため、電源遮断エリアの適正化を図ることができる。電源遮断エリアが適正化されることにより、スタンバイ時の消費電流の低減を図ることができる。【００１２】
〔２〕上記〔１〕において、グランドラインとされる第１低電位側電源ラインと、上記コアセルに結合された第２低電位側電源ラインとを設け、上記電源スイッチは、上記第１低電位側電源ラインと上記第２低電位側電源ラインとを断続可能に設ける。【００１３】
〔３〕上記〔２〕において、上記第２低電位側電源ラインの分割によって複数の電源遮断エリアを設けることができる。【００１４】
〔４〕上記〔３〕において、上記電源スイッチは、それに対応する上記電源遮断エリアの面積に応じてゲートサイズが決定されたＭＯＳトランジスタとすることができる。【００１５】
〔５〕上記〔４〕において、上記電源遮断エリア毎の識別情報と、入力された比較用入力情報とを比較するための比較回路を設け、上記比較回路の比較結果に基づいて上記電源スイッチの動作を制御することができる。【００１６】
〔６〕第２発明は、複数のコアセルが配列されて成るセル領域と、上記セル領域毎に対応して配置された電源スイッチと、上記電源スイッチに結合されたメタル上位層ラインと、上記メタル上位層ラインに交差するとともに、その交差箇所で上記メタル上位層ラインに結合されたメタル下位層ラインとを設ける。そして、それぞれ上記コアセル単位で複数の電源遮断エリアに分割し、上記電源遮断エリアの分割に対応して上記メタル下位層ラインを分割し、上記電源遮断エリア毎に、それに対応する上記電源スイッチによって電源遮断を可能とする。【００１７】
〔７〕上記〔６〕において、グランドラインとされる第１低電位側電源ラインを設け、上記電源スイッチは、上記第１低電位側電源ラインと上記メタル上位層ラインとを断続可能に設けられたＭＯＳトランジスタを含む。【００１８】
〔８〕上記〔７〕において、上記電源スイッチには、上記メタル上位層ラインの両端側に配置されたＭＯＳトランジスタを含めることができる。【００１９】
〔９〕上記〔８〕において、電源スイッチには、上記メタル上位層ラインを電気的に分割可能な第１ＭＯＳトランジスタと、上記メタル下位層ラインを電気的に分割可能な第２ＭＯＳトランジスタとを含めることができる。【００２０】
〔１０〕上記〔６〕において、上記電源スイッチには、上記メタル上位層ラインの一端部に設けられた第３ＭＯＳトランジスタと、上記メタル上位層ラインの中間部に設けられた第４ＭＯＳトランジスタとを含めることができる。
【発明の効果】
【００２１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。【００２２】
すなわち、電源遮断エリアの適正化を図った半導体集積回路を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明にかかる半導体集積回路における主要部のレイアウト説明図である。
【図２】上記半導体集積回路における主要部の別のレイアウト説明図である。
【図３】上記半導体集積回路における主要部の別のレイアウト説明図である。
【図４】上記半導体集積回路における主要部の別のレイアウト説明図である。
【図５】図４における主要部の構成例回路図である。
【図６】図４における主要部の構成例回路図である。
【図７】上記半導体集積回路における主要部の別のレイアウト説明図である。
【図８】上記半導体集積回路における主要部の別のレイアウト説明図である。
【図９】上記半導体集積回路における主要部の別のレイアウト説明図である。
【図１０】上記半導体集積回路における主要部の別のレイアウト説明図である。
【図１１】上記半導体集積回路における主要部の別のレイアウト説明図である。
【図１２】上記半導体集積回路における主要部の別のレイアウト説明図である。
【図１３】上記半導体集積回路における主要部の別のレイアウト説明図である。
【図１４】上記半導体集積回路における主要部の別のレイアウト説明図である。
【図１５】上記半導体集積回路における主要部の別のレイアウト説明図である。
【図１６】上記半導体集積回路における主要部の別のレイアウト説明図である。
【図１７】上記半導体集積回路における主要部の別のレイアウト説明図である。
【図１８】上記半導体集積回路における主要部の別のレイアウト説明図である。
【図１９】上記半導体集積回路における主要部の別のレイアウト説明図である。
【図２０】上記半導体集積回路における主要部の別のレイアウト説明図である。
【図２１】図２０に示される回路における主要部の動作タイミング図である。
【図２２】上記半導体集積回路における主要部の別のレイアウト説明図である。
【図２３】上記半導体集積回路における主要部の別のレイアウト説明図である。
【符号の説明】
【００２４】
１００  半導体集積回路
２０１〜２０４，２２１〜２２４  電源スイッチ回路
３０５〜３０８，３１２，３１３，７０３，７３１〜７３４，７５１〜７５４  電源スイッチ
ＶＤＤ  高電位側電源
ＶＳＳ  第１低電位側電源
ＶＳＳＭ  第２低電位側電源
Ａ，Ｂ，Ｃ  電源遮断エリア
７０１，  メタル下位層ライン
７０２，８３１，８３２  メタル上位層ライン
【発明を実施するための最良の形態】
【００２５】
図１（Ａ）には、本発明にかかる半導体集積回路の構成例が示される。【００２６】
図１（Ａ）に示される半導体集積回路１００は、特に制限されないが、公知の半導体集積回路製造技術により、例えば単結晶シリコン基板などの一つの半導体基板に形成されたマイクロコンピュータとされ、複数のセル領域２０５〜２１４と、上記複数のセル領域２０５〜２１４への電源供給を遮断可能な電源スイッチ回路２０１〜２０４とを含んで成る。電源スイッチ回路は、上記複数のセル領域２０５〜２１４の両側に配置される。上記セル領域２０５〜２１４において、Ａ〜Ｆは電源遮断グループを示している。電源遮断グループＡ〜Ｆは、それに対応する電源スイッチ回路２０１〜２０４により電源供給の遮断が可能とされる。セル領域２０５〜２１４において、ひとつのセル領域内に異なる電源遮断グループが形成される場合には、当該電源遮断グループ毎に電源ラインが分割されている。【００２７】
図１（Ｂ），（Ｃ）には、図１（Ａ）における主要部が拡大して示される。【００２８】
図１（Ｂ），（Ｃ）に示されるように、セル領域２１０，２１３には、論理回路への電源供給のための高電位側電源ＶＤＤライン１０３、第１低電位側電源ＶＳＳライン１０４、第２低電位側電源ＶＳＳＭライン１０５が形成される。高電位側電源ＶＤＤライン１０３により高電位側電源ＶＤＤの供給が可能とされ、第１低電位側電源ＶＳＳライン１０４及び第２低電位側電源ＶＳＳＭライン１０５により低電位側電源ＶＳＳの供給が可能とされる。ここで、第２低電位側電源ＶＳＳＭライン１０５はｎチャネル型ＭＯＳトランジスタ１０６，１０７を介して第１低電位側電源ＶＳＳに結合される。ｎチャネル型ＭＯＳトランジスタ１０６は、制御信号ＳＷｌによって動作制御可能とされ、ｎチャネル型ＭＯＳトランジスタ１０７は、制御信号ＳＷｒによって動作制御可能とされる。第１低電位側電源ＶＳＳライン１０４は共通のグランドラインとされる。例えばセル領域２１０においては、電源遮断グループＡと電源遮断グループＢとが形成されており、この電源遮断グループＡと電源遮断グループＢに対して個別的な電源遮断を可能とするため、１０１で示されるように第２低電位側電源ＶＳＳＭライン１０５が途中で分割されている。上記制御信号ＳＷｌ，ＳＷｒは、この半導体集積回路１００内の図示されない電源コントローラなどによって形成される信号である。例えばスタンバイ状態において、制御信号ＳＷｌがローレベルにされてｎチャネル型ＭＯＳトランジスタ１０６がオフ状態とされる場合には、電源遮断グループＢへの電源供給が遮断され、制御信号ＳＷｒがローレベルにされてｎチャネル型ＭＯＳトランジスタ１０７がオフ状態とされる場合には、電源遮断グループＡへの電源供給が遮断される。ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとの直列接続されたものを論理ゲートの最小セル（コアセル）とするとき、第２低電位側電源ＶＳＳＭライン１０５の何処で分割するかによって、電源遮断グループはコアセル単位での調整が可能とされる。【００２９】
一方、セル領域２１３においては、図１（Ｃ）に示されるように、高電位側電源ＶＤＤライン１１３、第１低電位側電源ＶＳＳライン１１４、第２低電位側電源ＶＳＳＭライン１１５が設けられているものの、電源遮断グループＡのみとされ、第２低電位側電源ＶＳＳＭライン１１５が途中で分割されていない。この場合、ｎチャネル型ＭＯＳトランジスタ１１６，１１７の双方がオフ状態にならなければ、電源遮断グループＡへの電源供給を遮断することはできないため、通常、制御信号ＳＷｌ，ＳＷｒの論理は互いに等しくされる。つまり、ｎチャネル型ＭＯＳトランジスタ１１６，１１７は、上記電源コントローラなどによって同時にオンオフ制御される。【００３０】
尚、他のセル領域においても、上記セル領域２１０，２１３と同様に構成される。【００３１】
上記のような電源遮断グループの形成は、半導体集積回路１００のレイアウトにおいて行われる。半導体集積回路１００のレイアウトは、ＤＡ（デザイン・オートメーション）ツールによって以下のように行われる。【００３２】
先ず、図２（Ａ）に示されるように、異なる電源属性を有する論理セルが混在された状態で、電源遮断グループを意識せずに自動配置配線処理が行われる（ステップＳ１）。次に、図２（Ｂ）に示されるように、電源属性に応じて少なくとも２種類の電源属性に分けて論理セルを再配置する（ステップＳ２）。例えばＡに属する電源属性と、Ｂに属する電源属性とに分けて再配置することにより、Ａに属する電源属性を有する電源遮断グループ（便宜上「電源遮断グループＡ」と称する）と、Ｂに属する電源属性を有する電源遮断グループ
（便宜上「電源遮断グループＢ」と称する）とが形成される。この再配置後に、上記分割に応じて図１（Ｂ）に示されるように第２低電位側電源ＶＳＳＭライン１０５を分割させる（ステップＳ３）。【００３３】
尚、第２低電位側電源ＶＳＳＭライン１０５をコアセル単位に最初から分割させておき、各電源属性に属する論理セル毎に第２低電位側電源ＶＳＳＭライン１０５を結合させるようにしても良い。【００３４】
上記例によれば、以下の作用効果を得ることができる。【００３５】
（１）半導体集積回路１００がコアセル単位で細分割可能とされ、そのコアセル単位で電源遮断グループを細かく設定することができるので、電源遮断エリアの適正化を図ることができる。電源遮断エリアが適正化されることにより、スタンバイ時の消費電流の低減を図ることができる。また、電源遮断エリアサイズ、遮断すべき論理エリアが生じた場合でも柔軟に対処することができる。これにより、電源遮断エリアの適正化を図ることができる。【００３６】
（２）上記（１）の作用効果によりスタンバイ時の電源遮断の適正化を図ることができるので、半導体集積回路におけるスタンバイ時の無駄な電流を排除することによって消費電力の低減を図ることができる。【００３７】
図３には、本発明にかかる半導体集積回路における主要部の別の構成例が示される。【００３８】
上記ステップＳ３における再配置配線における第２低電位側電源ＶＳＳＭラインの分割において、論理セルが並べられることで、本来分割すべきラインが接続されてしまう場合には、予めラインが分割されたスペースセルを配置するようにすると良い。また、電源スイッチは、第２低電位側電源ＶＳＳＭラインのレベルを所定時間内にグランドレベルにできるように、そのゲートサイズ（ゲート幅／ゲート長）を決定する必要がある。例えば図３に示されるように、再配置配線により、コア列３０１，３０２，３０３，３０４が形成される場合を考える。ここで、上記コア列３０１，３０２，３０３，３０４は、それぞれ複数のコアセルが配列されて成るもので、図１及び図２における電源遮断グループと等しい。コア列の占有面積は、コア列３０３が最も大きく、コア列３０４が最も小さい。コア列３０１，３０２の占有面積は、コア列３０３とコア列３０４との中間サイズとされる。かかる場合、ＭＯＳトランジスタのゲートサイズは、コア列３０３に対応する電源スイッチ３０６が最も大きく、コア列３０４に対応する電源スイッチ３０８が最も小さい。コア列３０１に対応する電源スイッチ３０５や、コア列３０２に対応する電源スイッチ３０７は、上記電源スイッチ３０６と上記電源スイッチ３０８との中間サイズとされる。尚、コア列３１１のように、第２低電位側電源ＶＳＳＭの分割が行われていないコア列の場合、その両側から電源スイッチ３１２，３１３を介して電源供給が行われるため、電源スイッチ３１２，３１３としては、比較的小さなゲートサイズのもので十分とされる。【００３９】
上記電源スイッチを駆動するための制御信号ＳＷｌ，ＳＷｒなどは、次のように生成することができる。【００４０】
図４に示される半導体集積回路４００は、特に制限されないが、公知の半導体集積回路製造技術により、例えば単結晶シリコン基板などの一つの半導体基板に形成されたマイクロコンピュータとされ、それぞれ所定の機能を発揮する機能モジュール４０１，４０２，４０３，４０４を含んで成る。上記電源スイッチを駆動するための制御信号ＳＷｌ，ＳＷｒなどを生成する回路は、基本的には各機能モジュール４０１，４０２，４０３，４０４で同一構成とされるため、図４においては、機能モジュール４０３についてのみ、その内部構成が示されている。特に制限されないが、機能モジュール４０１は、ＲＯＭ（リードオンリーメモリ）とされ、機能モジュール４０２はＲＡＭ（ランダムアクセスメモリ）とされ、機能モジュール４０３，４０４は外部インタフェースとされる。上記各機能モジュール４０１，４０２，４０３，４０４内には、初期値レジスタ（Ｉｎｉｔｉａｌ  ＡＤ）４１０，４１１，４０８，４１２が設けられる。初期値レジスタ４１０，４１１，４０８，４１２は、特に制限されないが、３ビット構成とされ、図示されないＣＰＵなどから供給されるレジスタ設定信号４０５により初期値が設定される。上記初期値の変更が不要とされる場合には、上記初期値レジスタ４１０，４１１，４０８，４１２における各ビットの論理を直流的に固定するようにしても良い。機能モジュール４０３において、初期値レジスタ４０８の出力信号は、電源スイッチ回路２０１，２０２に供給されるようになっている。また、機能モジュール４０１，４０２，４０３，４０４内には、シリアル形式で入力される比較用データ４０６をパラレル形式に変換するためのシリアル・パラレル変換回路４０９が設けられている。このシリアル・パラレル変換回路４０９の出力信号は、対応する上記電源スイッチ回路２０１，２０２に供給される。尚、比較用データ４０６のインクリメントなどで電源スイッチ回路２０１、２０２を少しずつ順番にオンさせるようにすれば、同時にオンされる電源スイッチの数を抑制することにより、突入電流を低減することができる。【００４１】
図５には、上記電源スイッチ回路２０１の構成例が示される。【００４２】
上記電源スイッチ回路２０１は、複数の選択回路２０１−０，２０１−１，…，２０１−ｎを含む。複数の選択回路２０１−０，２０１−１，…，２０１−ｎは互いに同一構成とされるため、選択回路２０１−０についてのみ詳述する。選択回路２０１−０は、入力データをインクリメント（＋１）するための演算カウンタ５０１と、その演算カウンタ５０１の出力論理と、上記シリアル・パラレル変換回路４０９の出力論理との比較を行うための比較回路５０２と、その比較回路５０２の出力信号によって駆動制御されるｎチャネル型ＭＯＳトランジスタ（電源スイッチ）３０５とを含んで成る。演算カウンタ５０１は、２入力ナンドゲートとインバータとエクスクルーシブオアゲートとの組み合わせによって形成される。比較回路５０２は、エクスクルーシブオアゲート、オアゲート、及びノアゲートの組み合わせによって形成される。初期値レジスタ４０８によって論理値“０００”が演算カウンタ２０１−０に与えられている場合、選択回路２０１−１内の演算カウンタには論理値“００１”が与えられ、選択回路２０１−ｎ内の演算カウンタには論理値“１１１”が与えられる。ここで、選択回路２０１−０，２０１−１，…，２０１−ｎにおける演算カウンタ５０１の出力は、上記電源遮断エリア毎の識別情報とされる。各選択回路２０１−０，２０１−１，…，２０１−ｎ内の比較回路５０２において、演算カウンタ５０１の出力論理と、上記シリアル・パラレル変換回路４０９の出力論理との比較が行われる。この比較において、演算カウンタ５０１の出力論理と、上記シリアル・パラレル変換回路４０９の出力論理とが一致した場合、それに対応するｎチャネル型ＭＯＳトランジスタ３０５が導通され、第１低電位側電源ＶＳＳラインと、第２低電位側電源ＶＳＳラインとが結合される。【００４３】
このように各選択回路２０１−０，２０１−１，…，２０１−ｎ内の比較回路５０２において、演算カウンタ５０１の出力論理と、上記シリアル・パラレル変換回路４０９の出力論理との比較が行われ、その比較結果に基づいて、対応するｎチャネル型ＭＯＳトランジスタ３０５の動作が制御されるようになっているため、電源を遮断すべきコア列に対して選択的に電源遮断を行うことができる。しかも、レジスタ設定信号４０５、比較用データ４０６がシリアル形式で各機能モジュールに供給するようにしているので、機能ブロック間の配線数の増大を抑えることができる。【００４４】
図６には、複数の選択回路２０１−０，２０１−１，…，２０１−ｎが１ビット構成とされる場合が示される。この場合、演算カウンタ５０１は１個のインバータによって形成され、比較回路５０２は１個のエクスクルーシブオアゲートによって形成される。複数の選択回路２０１−０，２０１−１，…，２０１−ｎが１ビット構成とされる場合、それに対応して初期値レジスタ４０８も１ビット構成とされる。１ビットの構成の場合、シリアル・パラレル変換回路は不要とされる。【００４５】
上記の例では、セル領域の両側に電源スイッチ回路を設けたが、それとは異なる位置に電源スイッチ回路を設けることができる。例えば図７に示されるように、セル領域７０５において、第２低電位側電源ＶＳＳＭラインは、メタル下位層ライン７０１とメタル上位層ライン７０２とが交差するように形成される。上記メタル下位層ライン７０１とメタル上位層ライン７０２とがコンタクトによって結合され、上記メタル上位層ライン７０２毎に電源スイッチ７０３が設けられる場合を考える。図７においては、電源遮断グループＡと電源遮断グループＢとは未だ分割されていない。【００４６】
次に、再配置配線により、図８に示されるように、電源遮断グループＡと電源遮断グループＢとがコアセル単位で分割され、この分割に対応して、メタル下位層ライン７０１が分割されている。つまり、メタル下位層ライン７０１は、電源遮断グループＡに属するラインと、電源遮断グループＢに属するラインとに分割されている。電源スイッチ７０３は、図９に示されるように、メタル上位層ライン７０２毎に配置されている。制御信号ＳＷ（ａ）によって動作制御される電源スイッチ７０３に結合されたメタル上位層ライン７０２は、電源遮断グループＡにおいて、対応するメタル下位層ライン７０１とコンタクト９０１により結合される。制御信号ＳＷ（ｂ）によって動作制御される電源スイッチ７０３に結合されたメタル上位層ライン７０２は、電源遮断グループＡにおいて、対応するメタル下位層ライン７０１とコンタクト９０２により結合される。制御信号ＳＷ（ａ），ＳＷ（ｂ）により、電源遮断グループＡ，Ｂを選択的に低電位側電源ＶＳＳラインから切り離すことにより、電源遮断グループＡ，Ｂへの電源供給を遮断することができる。上記複数の電源スイッチ７０３は、突入電流や、チャネルのリーク電流などを考慮してゲート酸化膜の厚みを決定すると良い。【００４７】
ここで、上記電源スイッチのゲートサイズは、上記電源遮断グループＡ，Ｂの回路規模に応じて調整するのが望ましい。例えば図１０（Ａ）に示されるように、再配置前における全ての電源スイッチ７３１，７３２，７３３，７３４を標準的なサイズとする。再配置後には、図１０（Ｂ）に示されるように電源遮断グループＡ，Ｂの回路規模が同等とされる場合と、図１０（Ｃ）に示されるように電源遮断グループＡ，Ｂの回路規模が異なる場合とがある。図１０（Ｂ）に示されるように電源遮断グループＡ，Ｂの回路規模が同等とされる場合には、電源スイッチ７３１，７３２，７３３，７３４のサイズは再配置前と等しい。それに対して、図１０（Ｄ）に示されるように再配置により電源遮断グループＡ，Ｂの回路規模が異なる場合には、電源スイッチのサイズ変更が行われる。例えば図１０（Ｄ）に示される例では、電源スイッチ７３１に結合される電源遮断グループＡの回路規模が最も大きく、電源スイッチ７３３，７３４に結合される電源遮断グループＡ，Ｂの回路規模、電源スイッチ７３２に結合される電源遮断グループＢの回路規模の順に小さくなる。そこで、電源スイッチ７３３，７３４には、標準的なゲートサイズを有するＭＯＳトランジスタが適用され、電源スイッチ７３１には、電源スイッチ７３３，７３４よりもゲートサイズが大きなＭＯＳトランジスタが適用され、電源スイッチ７３２には、電源スイッチ７３３，７３４よりもゲートサイズが小さなＭＯＳトランジスタが適用される。このようにすることで、電源スイッチは、電源遮断グループＡ，Ｂのサイズに応じて適切なものに設定される。その際は、サイズの異なるものや、同じサイズのものを予め複数埋め込んでおいて、必要なサイズを構築すれば良い。【００４８】
図１１には、本発明にかかる半導体集積回路における主要部の別の構成例が示される。【００４９】
図１１に示される半導体集積回路が図８や図９に示されるのと大きく相違するのは、複数のメタル上位層ライン７０２の両端部に、電源スイッチ７３１〜７３４及び７４１〜７４４が設けられている点である。また、メタル下位配線層ライン７０１や、メタル上位層ライン７０２には、適宜に切断部が設けられ、この切断部によってラインが２分割される。上記切断部は、ＭＯＳトランジスタ１１０１，１１０２によって形成することができ、このＭＯＳトランジスタをオフ状態とすることでラインを２分割することができる。このように複数のメタル上位層ライン７０２の両端部に、電源スイッチ７３１〜７３４及び７４１〜７４４が設けられることで、電源スイッチ７３１〜７３４と、それに対応する電源スイッチ７４１〜７４４とが並列接続されることにより、スイッチの合成オン抵抗値が小さくされる。また、メタル下位配線層ライン７０１や、メタル上位層ライン７０２には、適宜に切断部が設けられ、この切断部によってラインが２分割されることにより、電源遮断エリア数の増大を図ることができる。例えばＭＯＳトランジスタ１１０１によりメタル上位層ライン７０２が２分割されることにより、電源スイッチ７３４，７４４によって、互いに異なる領域の電源遮断が可能とされる。【００５０】
図１２には、本発明にかかる半導体集積回路における主要部の別の構成例が示される。【００５１】
図１２に示される半導体集積回路が図１１に示されるのと大きく相違するのは、複数のメタル上位層ライン７０２の中間部に、電源スイッチ７５１〜７５４が設けられる点である。例えば電源スイッチ７３１〜７３４をオフ状態とすることで、領域１２１，１２２についての電源遮断が可能とされ、電源スイッチ７５１〜７５４をオフ状態とすることで、領域１２１についての電源遮断が可能とされる。【００５２】
電源スイッチを階層的に組み合わせるようにしても良い。例えば図１３に示されるように、電源スイッチ７３１，７３２の下位に属する電源スイッチ７６１，７６２を設け、この電源スイッチ７６１，７６２がオンされることにより、メタル上位層ライン８３１，８３２の下位に属するライン９３１，９３２に通電されるように構成することができる。このように電源スイッチを階層的に組み合わせることによって、電源遮断エリアの組み合わせ数の増大を図ることができる。【００５３】
また、図１４に示されるように、メタル上位層ライン８３１，８３２の両端側に電源スイッチ７３１，７３２、７７１，７７２を設け、上記メタル上位層ライン８３１，８３２を折り返すようにライン９４１，９４２を設ける。電源スイッチ７７１，７７２により、ライン９４１，９４２への電源供給を遮断できるので、電源遮断エリア数の増大に対応することができる。【００５４】
図１５に示されるように、複数のメタル上位層ライン７０２の両端側に複数の電源スイッチ７３１〜７３４、７４１〜７４４を設け、上記複数のメタル上位層ライン７０２の一端を交互に、電源スイッチ７３１〜７３４、７４１〜７４４に結合することができる。電源スイッチ７３１〜７３４は、第１低電位側電源ＶＳＳライン１０４−１に結合され、電源スイッチ７４１〜７４４は、第１低電位側電源ＶＳＳライン１０４−２に結合される。これにより、電源スイッチ７３１〜７３４、７４１〜７４４は、制御信号に基づいて、互いに異なるメタル上位層ライン７０２への電源供給を遮断することができる。このようにしても電源遮断エリア数の増大に対応することができる。【００５５】
上記の例では、電源遮断エリアへの電源供給を遮断するための電源スイッチを第１低電位側電源ＶＳＳ側に設けた場合について説明したが、上記機能を有する電源スイッチを高電位側電源ＶＤＤ側に設けることができる。例えば図１６に示されるように、高電位側電源ＶＤＤライン１０３に沿って高電位側電源ＶＤＤ側電源スイッチ７８１〜７８４を設け、第１低電位側電源ＶＳＳライン１０４に沿って低電位側電源ＶＳＳ側電源スイッチ７３１〜７３４を設ける。高電位側電源ＶＤＤ側電源スイッチ７８１〜７８４は、ｐチャネル型ＭＯＳトランジスタとされ、ソース電極は高電位側電源ＶＤＤライン１０３に結合され、ドレイン電極は、対応するメタル上位層ライン７０２に結合される。低電位側電源ＶＳＳ側電源スイッチ７３１〜７３４はｎチャネル型ＭＯＳトランジスタとされ、ソース電極は第１低電位側電源ＶＳＳラインに結合され、ドレイン電極は、対応するメタル上位層ライン７０２に結合される。メタル下位層ライン７０１は、電源遮断エリアに対応して適宜に分割され、コンタクトホールを介してメタル上位層配線７０２に結合される。低電位側電源ＶＳＳ側電源スイッチ７３１，７３３には、電源遮断エリアＡへの電源供給を遮断するための制御信号ＳＷ（ａ）が供給される。低電位側電源ＶＳＳ側電源スイッチ７３２，７３４には、電源遮断エリアＢへの伝供給を遮断するための制御信号ＳＷ（ｂ）が供給される。また、高電位側電源ＶＤＤ側電源スイッチ７８２，７８４には、電源遮断エリアＡへの電源供給を遮断するための制御信号／ＳＷ（ａ）が供給される（／は論理反転を意味する）。高電位側電源ＶＤＤ側電源スイッチ７８１，７８３には、電源遮断エリアＢへの電源供給を遮断するための制御信号／ＳＷ（ｂ）が供給される。このように電源スイッチを高電位側電源ＶＤＤ側に設けても、上記の例と同様に電源遮断エリアの増大に対応することができる。【００５６】
第２低電位側電源ＶＳＳＭに対して階層的に電源スイッチを設け、電源遮断エリアへの電源供給を遮断するようにしても良い。図１７には、その場合の構成例が示される。第２低電位側電源ＶＳＳＭ側電源スイッチ７９１−０の下位に属するスイッチとして低電位側電源ＶＳＳＭ側電源スイッチ７９１−１，７９１−２，７９１−３，７９１−４が設けられる。低電位側電源ＶＳＳＭ側電源スイッチ７９１−０はｎチャネル型ＭＯＳトランジスタとされ、そのゲート電極にはグローバル制御ＧＡ１が供給される。低電位側電源ＶＳＳＭ側電源スイッチ７９１−１，７９１−２，７９１−３，７９１−４はｎチャネル型ＭＯＳトランジスタとされ、そのゲート電極には行選択のためのローカル制御信号ＬＡ１，ＬＡ２，ＬＡ３，ＬＡ４が供給される。このように電源スイッチを階層的に配置し、制御信号ＬＡ１，ＬＡ２，ＬＡ３，ＬＡ４によって行選択を行うことによって電源遮断エリア数の増大に対応することができる。【００５７】
図１９に示されるように、セル領域１９１，１９２，１９３に対して第２低電位側電源ＶＳＳＭを階層的に供給するようにしても良い。第２低電位側電源ＶＳＳＭラインに結合された電源スイッチ１８１，１８２が設けられ、この電源スイッチ１８１，１８２の下位に属するスイッチとして、電源スイッチスイッチ１８３〜１８８を設ける。電源スイッチ１８３〜１８８により、セル領域１９１，１９２，１９３毎の電源遮断が可能とされる。【００５８】
図２０に示されるように、電源遮断エリア２５１，２５３との間で信号のやり取りが行われる回路構成となっている場合において、電源遮断エリア２５１，２５３の一方が電源遮断されることによって他方の電源遮断エリアに信号の不定伝搬が起こらないように不定伝搬防止回路２５２，２７２を設けると良い。不定伝搬防止回路２５２，２７２は特に制限されないが、２入力アンドゲートによって構成される。２入力アンドゲートの一方の入力端子には電源遮断エリア２５１，２５３との間の信号が入力され、他方の入力端子には、制御信号２５４，２５５が伝達される。制御信号２５４，２５５がローレベルにされると、２入力アンドゲートは不活性状態とされ、その出力論理が固定されることで、不定伝搬が防止される。【００５９】
図２１には、図２０における主要部の動作タイミングが示される。【００６０】
２５６は電源スイッチのオフ状態からオン状態への遷移期間を示し、２５７は電源スイッチのオン状態からオフ状態への遷移期間を示す。入力信号ＩＮに基づいてスイッチ駆動のための制御信号ＳＷ（ａ），ＳＷ（ｂ）が生成される。入力信号ＩＮのハイレベル期間２５６で電源スイッチ７３１，７３２，７３３がオフ状態からオン状態に遷移される。制御信号ＳＷ（ａ）は、電源スイッチのゲートサイズが大きい場合には曲線２５９のように比較的緩やかに上昇し、ゲートサイズが小さい場合には曲線２５８で示されるように立ち上がりが早くなる。アクノリッジ信号ＡＣＫは、電源遮断制御中であることを外部に示すための信号であり、上記制御信号ＳＷ（ａ），ＳＷ（ｂ）を生成する回路（図示せず）で生成される。電源の突入電流ＲＩは、電源スイッチ７３１，７３２，７３３のゲートサイズが大きい場合（２６２参照）に比べて小さい場合（２６１参照）のほうが多く流れる。電源の突入電流ＲＩが多く流れると、電源ノイズが大きくなるため、電源ノイズの許容範囲内でゲートサイズを決定する。また、電源スイッチのドレイン・ゲート間に比較的大きなミラー容量を構築して、電源スイッチのゲートをゆっくり立ち上げることでも貫通電流を抑制できる。尚、制御信号ＳＷ（ａ）,ＳＷ（ｂ）には、高電位側電源ＶＤＤより、高い電圧（ＶＣＣ）を与える。この結果、電源スイッチのオン抵抗低減を容易とし、コアセル領域のＶＤＤ動作マージンの確保を容易にする。【００６１】
図２２，２３には、上記半導体集積回路における主要部の別の構成例が示される。【００６２】
図２２，２３に示されるように、矩形状のセル領域７０５の４つの縁辺部に沿うように電源スイッチ回路２２１，２２２，２２３，２２４を設けることができる。この場合において、メタル下位層ライン７０１は、電源スイッチ回路２２１，２２３に結合され、メタル上位層ライン７０２は電源スイッチ回路２２２，２２４に結合される。このようにセル領域７０５の４つの縁辺部に沿うように電源スイッチ回路２２１，２２２，２２３，２２４を設け、この電源スイッチ回路２２１，２２２，２２３，２２４により、セル領域７０５への電源供給の断続を可能とし、電源供給経路における合成抵抗値を下げることができ、電源供給時における電圧レベルの低下を抑えることができる。尚、図２３において、メタル下位層ライン７０１の一部に切断部２３１，２３２を設けてラインを分割することにより、電源遮断エリア数の増大に対応させることができる。【００６３】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【００６４】
本発明は、半導体集積回路に広く適用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【国際調査報告】
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