(57)【要約】【課題】幅のより短いパルスに対して伸長が可能なパルス伸長回路及び半導体装置を提供する。【解決手段】それぞれのソースが定電流源２１を介して電源端子５に接続され、それぞれのドレインが定電流源２１より電流駆動能力の大きな定電流源２２を介して接地端子６に接続され、ゲートが入力端子２７に接続されたｐ‐ＭＯＳトランジスタＰ１及びゲートが出力端子２８に接続されたｐ‐ＭＯＳトランジスタＰ２と、一端がｐ‐ＭＯＳトランジスタＰ１、Ｐ２のソースと定電流源２１との間に接続され、他端が接地端子６に接続されたキャパシタＣ１と、ドレインがｐ‐ＭＯＳトランジスタＰ２のゲートに接続され、且つ定電流源２３を介して電源端子５に接続され、ソースが接地端子６に接続され、ゲートがｐ‐ＭＯＳトランジスタＰ１、Ｐ２のドレインと定電流源２２との間に接続されたｎ‐ＭＯＳトランジスタＮ１とを備える。【選択図】図１
2009303038.tif 000002
【特許請求の範囲】
【請求項１】
それぞれのソースが第１の定電流源を介して電源に接続され、それぞれのドレインが前記第１の定電流源より電流駆動能力の大きな第２の定電流源を介して接地に接続され、ゲートが、それぞれ、入力端子及び出力端子に接続された２つのｐチャネル型電界効果トランジスタと、
一端が前記ｐチャネル型電界効果トランジスタのソースに接続され、他端が接地に接続されたキャパシタと、
ドレインが前記出力端子に接続されたゲートに接続され、且つ第３の定電流源を介して前記電源に接続され、ソースが接地に接続され、ゲートが前記ｐチャネル型電界効果トランジスタのドレインに接続されたｎチャネル型電界効果トランジスタと、
を備えていることを特徴とするパルス伸長回路。
【請求項２】
前記第１及び第２の定電流源はｐチャネル型電界効果トランジスタ、及び前記第３の定電流源はｎチャネル型電界効果トランジスタであることを特徴とする請求項１に記載のパルス伸長回路。
【請求項３】
電源から生成された基準電圧と前記基準電圧を降圧した２次電圧とを比較する比較回路と、
前記２次電圧が供給される被駆動回路と、
それぞれのソースが第１の定電流源を介して前記電源に接続され、それぞれのドレインが前記第１の定電流源より電流駆動能力の大きな第２の定電流源を介して接地に接続され、ゲートが、それぞれ、前記比較回路の出力端子及び前記被駆動回路の入力端子に接続された２つのｐチャネル型電界効果トランジスタ、
一端が前記ｐチャネル型電界効果トランジスタのソースに接続され、他端が接地に接続されたキャパシタ、
及び、ドレインが前記被駆動回路の入力端子に接続され、且つ第３の定電流源を介して前記電源に接続され、ソースが接地に接続され、ゲートが前記ｐチャネル型電界効果トランジスタのドレインに接続されたｎチャネル型電界効果トランジスタとを備えているパルス伸長回路と、
を具備することを特徴とする半導体装置。
【請求項４】
電源から生成された基準電圧と前記基準電圧を降圧した２次電圧とを比較する比較回路と、
前記２次電圧が供給される被駆動回路と、
それぞれのソースが第１の定電流源を介して前記電源に接続され、それぞれのドレインが前記第１の定電流源より電流駆動能力の大きな第２の定電流源を介して接地に接続され、一方のゲートが前記比較回路の出力端子に接続され、他方のゲートから出力される２つのｐチャネル型電界効果トランジスタ、
一端が前記ｐチャネル型電界効果トランジスタのソースに接続され、他端が接地に接続されたキャパシタ、
及び、ドレインが前記他方のゲートに接続され、且つ第３の定電流源を介して前記電源に接続され、ソースが接地に接続され、ゲートが前記ｐチャネル型電界効果トランジスタのドレインに接続されたｎチャネル型電界効果トランジスタとを備えているパルス伸長回路と、
前記比較回路の出力端子の信号が直列に接続された２個のインバータを介して出力された信号と、前記比較回路の出力端子の信号とを入力として、論理積を取る第１のＡＮＤゲートを有し、前段の前記インバータの出力端がキャパシタを介して接地に接続された遅延回路と、
前記第１のＡＮＤゲートの出力と、前記他方のゲートの出力とを入力として、出力が前記被駆動回路の入力端子に接続された論理積を取る第２のＡＮＤゲートと、
を具備することを特徴とする半導体装置。
【請求項５】
前記第１及び第２の定電流源はｐチャネル型電界効果トランジスタ、及び前記第３の定電流源はｎチャネル型電界効果トランジスタであることを特徴とする請求項３または４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス伸長回路及びパルス伸長回路を有する半導体装置に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integrated Circuit）等の半導体装置は、最近、消費電力低減を目的として、供給電圧を内部で降圧した２次電圧でＣＰＵ等の演算回路を動作させることが多い。この半導体装置において、電源の瞬間的な切断（瞬断）や、過渡的な負荷変動により瞬間的に２次電圧が低下する場合がある。演算回路が動作出来ない程著しく低下すると、レジスタ値が書き換えられたり、論理レベルが正常に伝達されない等の誤動作が引き起こされる。
【０００３】
この問題に対処する方法として、２次電圧の瞬間的な低下を検知し、電圧復帰後に演算回路に対して警告を出力する方法が考えられる。例えば、基準電圧と、２次電圧を抵抗分圧した電圧とをコンパレータ（比較回路）によって比較した出力、及び次のような遅延回路の出力の論理積を取ることによって、パルス幅の長い信号が形成されて、警告がなされる。ここで、遅延を形成する回路は、例えば、ｐチャネル型及びｎチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタで構成されるＣＭＯＳ（Complementary MOS）構成の第１のインバータと、同様な構成のＭＯＳトランジスタで構成される第２のインバータを含み、この第１のインバータのｐチャネル型ＭＯＳトランジスタのソースと電源ノードの間に抵抗素子が接続され、第１のインバータの出力ノードと第２のインバータの入力ノードの間の中間ノードと接地の間にキャパシタが接続されている（例えば、特許文献１参照。）。
【０００４】
この開示された遅延回路は、比較回路出力がＨレベルからＬレベルへ変化する場合は比較的速く出力遷移するが、逆にＬレベルからＨレベルへ変化する場合は、抵抗及びキャパシタで構成される遅延時定数の分、出力遷移が遅れて、比較回路出力に対して遅延した信号を形成できる。しかし、比較的速く出力遷移するとはいうものの、上述の瞬断や過渡的な負荷変動の時間が短く、キャパシタへの充電が不十分な状態にあるときに、比較回路出力がＬレベルからＨレベルへ変化するような場合、開示された遅延回路は対応するパルスが形成されないことが起こる。つまり、開示された遅延回路と比較回路出力との論理積を取った出力としても、パルス幅の短い比較回路出力に相当するものとなり、パルス幅の長い警告信号が形成されないという問題があった。
【特許文献１】特開平９‐３０７４１５号公報（第４‐５頁、図１７）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、幅のより短いパルスに対して伸長が可能なパルス伸長回路及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様のパルス伸長回路は、それぞれのソースが第１の定電流源を介して電源に接続され、それぞれのドレインが前記第１の定電流源より電流駆動能力の大きな第２の定電流源を介して接地に接続され、ゲートが、それぞれ、入力端子及び出力端子に接続された２つのｐチャネル型電界効果トランジスタと、一端が前記ｐチャネル型電界効果トランジスタのソースに接続され、他端が接地に接続されたキャパシタと、ドレインが前記出力端子に接続されたゲートに接続され、且つ第３の定電流源を介して前記電源に接続され、ソースが接地に接続され、ゲートが前記ｐチャネル型電界効果トランジスタのドレインに接続されたｎチャネル型電界効果トランジスタとを備えていることを特徴とする。
【０００７】
また、本発明の別態様の半導体装置は、電源から生成された基準電圧と前記基準電圧を降圧した２次電圧とを比較する比較回路と、前記２次電圧が供給される被駆動回路と、それぞれのソースが第１の定電流源を介して前記電源に接続され、それぞれのドレインが前記第１の定電流源より電流駆動能力の大きな第２の定電流源を介して接地に接続され、ゲートが、それぞれ、前記比較回路の出力端子及び前記被駆動回路の入力端子に接続された２つのｐチャネル型電界効果トランジスタ、一端が前記ｐチャネル型電界効果トランジスタのソースに接続され、他端が接地に接続されたキャパシタ、及び、ドレインが前記被駆動回路の入力端子に接続され、且つ第３の定電流源を介して前記電源に接続され、ソースが接地に接続され、ゲートが前記ｐチャネル型電界効果トランジスタのドレインに接続されたｎチャネル型電界効果トランジスタとを備えているパルス伸長回路とを具備することを特徴とする。
【０００８】
また、本発明の別態様の半導体装置は、電源から生成された基準電圧と前記基準電圧を降圧した２次電圧とを比較する比較回路と、前記２次電圧が供給される被駆動回路と、それぞれのソースが第１の定電流源を介して前記電源に接続され、それぞれのドレインが前記第１の定電流源より電流駆動能力の大きな第２の定電流源を介して接地に接続され、一方のゲートが前記比較回路の出力端子に接続され、他方のゲートから出力される２つのｐチャネル型電界効果トランジスタ、一端が前記ｐチャネル型電界効果トランジスタのソースに接続され、他端が接地に接続されたキャパシタ、及び、ドレインが前記他方のゲートに接続され、且つ第３の定電流源を介して前記電源に接続され、ソースが接地に接続され、ゲートが前記ｐチャネル型電界効果トランジスタのドレインに接続されたｎチャネル型電界効果トランジスタとを備えているパルス伸長回路と、前記比較回路の出力端子の信号が直列に接続された２個のインバータを介して出力された信号と、前記比較回路の出力端子の信号とを入力として、論理積を取る第１のＡＮＤゲートを有し、前段の前記インバータの出力端がキャパシタを介して接地に接続された遅延回路と、前記第１のＡＮＤゲートの出力と、前記他方のゲートの出力とを入力として、出力が前記被駆動回路の入力端子に接続された論理積を取る第２のＡＮＤゲートとを具備することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、幅のより短いパルスに対して伸長が可能なパルス伸長回路及び半導体装置を提供することが可能である。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。
【実施例１】
【００１１】
本発明の実施例１に係るパルス伸長回路及び半導体装置について、図１乃至図３を参照しながら説明する。図１は半導体装置の回路構成を模式的に示す図である。図２は半導体装置のパルス伸長回路の構成を示す図である。図３は半導体装置のパルス伸長回路の信号波形を模式的に示す図である。
【００１２】
図１に示すように、半導体装置１は、基準電圧回路１１、定電圧回路１２、比較回路１３、パルス伸長回路１４、及びロジック回路１５を有している。
【００１３】
パルス伸長回路１４は、それぞれのソースが第１の定電流源である定電流源２１を介して電源端子５に接続され、それぞれのドレインが定電流源２１より電流駆動能力の大きな第２の定電流源である定電流源２２を介して接地端子６に接続され、ゲートが入力端子２７に接続されたｐチャネル型電界効果トランジスタであるｐ‐ＭＯＳトランジスタＰ１及びゲートが出力端子２８に接続されたｐ‐ＭＯＳトランジスタＰ２と、一端がｐ‐ＭＯＳトランジスタＰ１、Ｐ２のソースと定電流源２１との間に接続され、他端が接地端子６に接続されたキャパシタＣ１と、ドレインがｐ‐ＭＯＳトランジスタＰ２のゲートに接続され、且つ第３の定電流源である定電流源２３を介して電源端子５に接続され、ソースが接地端子６に接続され、ゲートがｐ‐ＭＯＳトランジスタＰ１、Ｐ２のドレインと定電流源２２との間に接続されたｎチャネル型電界効果トランジスタであるｎ‐ＭＯＳトランジスタＮ１とを備えている。
【００１４】
定電流源２１及び定電流源２２の電流駆動能力を適する値とすることにより、また、キャパシタＣ１の容量を適する値とすることにより、また、定電流源２１、２２の電流駆動能力とキャパシタＣ１の容量を組み合わせることにより、適するパルス幅に伸長させることが可能となる。
【００１５】
基準電圧回路１１は、例えば、ダイオード接続されたｎ‐ＭＯＳトランジスタＮ２１のゲート及びドレインがバイアス用の抵抗Ｒ２１を介して電源端子５に接続されている。ゲート及びドレインは、また、安定化用のキャパシタＣ２１を介して接地端子５に接続され、ソースは接地端子６に接続されている。
【００１６】
基準電圧回路１１のドレインから出力される基準電圧が、定電圧回路１２のオペアンプ２５のプラス端子に接続され、オペアンプ２５の出力の降圧された２次電圧は、被駆動回路、例えば、演算回路内のロジック回路１５等に供給されている。オペアンプ２５の出力は、また、３つに分圧された抵抗Ｒ２２、Ｒ２３、Ｒ２４を介して接地端子６に接続されている。オペアンプ２５の出力は、３つの内の２つの抵抗Ｒ２２、Ｒ２３を介してオペアンプ２５のマイナス端子に接続されている。
【００１７】
オペアンプ２５の出力が、抵抗Ｒ２２を介して、比較回路１３のコンパレータ２６のプラス端子に接続され、基準電圧回路１１のドレインから出力される基準電圧が、コンパレータ２６のマイナス端子に接続されている。
【００１８】
コンパレータ２６の出力はパルス伸長回路１４のｐ‐ＭＯＳトランジスタＰ１のゲート電極に入力されている。ｐ‐ＭＯＳトランジスタＰ２のゲート電極出力は、ロジック回路１５に入力されている。入力端子２７は、比較回路１３のコンパレータ２６の出力端に相当し、出力端子２８は、ロジック回路１５の入力端に相当している。
【００１９】
図２に示すように、パルス伸長回路１４は、より具体的には、例えば、次のような回路構成をなす。つまり、定電圧回路をなすダイオード接続されたｎ‐ＭＯＳトランジスタＮ１１のゲート及びドレインが電流調整用の抵抗Ｒ１を介して電源端子５に接続され、ソースは接地端子６に接続されている。定電流回路をなすダイオード接続されたｐ‐ＭＯＳトランジスタＰ１１のソースが電源端子５に接続され、ゲート及びドレインがｎ‐ＭＯＳトランジスタＮ１１とカレントミラー回路を構成するｎ‐ＭＯＳトランジスタＮ１３を介して接地端子６に接続されている。
【００２０】
定電流源２１は、ｐ‐ＭＯＳトランジスタＰ１１とカレントミラー回路を構成するｐ‐ＭＯＳトランジスタＰ１２に対応し、定電流源２３は、ｐ‐ＭＯＳトランジスタＰ１１とカレントミラー回路を構成するｐ‐ＭＯＳトランジスタＰ１３に対応している。
【００２１】
定電流源２２は、ｎ‐ＭＯＳトランジスタＮ１１とカレントミラー回路を構成するｎ‐ＭＯＳトランジスタＮ１３に対応している。ｎ‐ＭＯＳトランジスタＮ１３は、トランジスタサイズが、ｎ‐ＭＯＳトランジスタＮ１１より大きく、例えば、約２倍に形成され、ｐ‐ＭＯＳトランジスタＰ１２の電流駆動能力より大きくなる構成である。
【００２２】
ｐ‐ＭＯＳトランジスタＰ１２のドレインは、ｐ‐ＭＯＳトランジスタＰ１、Ｐ２の両方のソースに接続され、ｎ‐ＭＯＳトランジスタＮ１３のドレインは、ｐ‐ＭＯＳトランジスタＰ１、Ｐ２の両方のドレインに接続されている。ｐ‐ＭＯＳトランジスタＰ１３のドレインは、ｎ‐ＭＯＳトランジスタＮ１のドレインに接続されている。
【００２３】
次に、瞬断や過渡的な負荷変動のような短い時間の電源電圧低下が起こった場合のパルス伸長回路１４の動作を説明する。なお、短い時間とは、パルス伸長回路１４が出力するパルス幅に比較して、入力するパルス幅が、区別できる程度に短い場合である。つまり、電源電圧低下の時間が、ｎ‐ＭＯＳトランジスタＮ１のオン状態の時間より明らかに短い場合である。
【００２４】
まず、短い時間の電源電圧低下が起こる前、比較回路１３からＨレベル信号が出力されている状態にある。この状態では、ｐ‐ＭＯＳトランジスタＰ１は非導通（以下、オフという）状態にあり、ｐ‐ＭＯＳトランジスタＰ２も、後述のように、オフ状態にある。その結果、ｐ‐ＭＯＳトランジスタＰ１２を流れる電流は、キャパシタＣ１を充電することに費やされ、キャパシタＣ１は満充電の状態にある。
【００２５】
ｐ‐ＭＯＳトランジスタＰ１のソースは、電源端子５とほぼ同様な電圧となり、ドレインは接地端子６とほぼ同様な電圧となる。従って、ｎ‐ＭＯＳトランジスタＮ１はオフ状態にあり、ｐ‐ＭＯＳトランジスタＰ２のゲート及び出力端子２８は、ｐ‐ＭＯＳトランジスタＰ１３のドレイン及びｎ‐ＭＯＳトランジスタＮ１のドレインに接続されて、Ｈレベルとなっている。つまり、ｐ‐ＭＯＳトランジスタＰ２はオフ状態にある。
【００２６】
図３（ａ）に示すように、短い時間の電源電圧低下は、比較回路１３の信号が、ＨレベルからＬレベルに遷移し、短い時間の後、ＬレベルからＨレベルに遷移することに対応する。比較回路１３の信号がＬレベルへ遷移すると、ｐ‐ＭＯＳトランジスタＰ１のしきい値を越えてソースとドレインが導通（以下、オンという）状態となる。
【００２７】
図３（ｂ）に示すように、ｐ‐ＭＯＳトランジスタＰ１が導通状態となると、キャパシタＣ１はｎ‐ＭＯＳトランジスタＮ１のゲートと接続され、ほぼ電源電圧レベルにあるキャパシタＣ１によって、ｎ‐ＭＯＳトランジスタＮ１がオン状態となる。ｎ‐ＭＯＳトランジスタＮ１がオン状態となると、ｎ‐ＭＯＳトランジスタＮ１のドレインが接地端子６のレベルとなり、ｐ‐ＭＯＳトランジスタＰ２がオン状態となる。以降は、ｐ‐ＭＯＳトランジスタＰ１、Ｐ２を介して、キャパシタＣ１の電荷が、ｎ‐ＭＯＳトランジスタＮ１３を流れる電流からｐ‐ＭＯＳトランジスタＰ１２を流れる電流を引いた値の電流で放電される。
【００２８】
図３（ａ）に示すように、途中で、比較回路１３の信号が、ＬレベルからＨレベルに遷移すると、ｐ‐ＭＯＳトランジスタＰ１はオフ状態になるので、キャパシタＣ１の電荷は、ｐ‐ＭＯＳトランジスタＰ２を介して放電される。ｎ‐ＭＯＳトランジスタＮ１のゲートが、しきい値となるまで放電が続き、図３（ｃ）に示すように、ｎ‐ＭＯＳトランジスタＮ１のゲートがしきい値になると、ｎ‐ＭＯＳトランジスタＮ１はオフ状態になり、ドレインがＨレベルとなる。接続されたｐ‐ＭＯＳトランジスタＰ２のゲート及び出力端子２８も、Ｈレベルとなる。パルス伸長回路１４の出力は、ｎ‐ＭＯＳトランジスタＮ１の立ち上がりの電圧、及びキャパシタＣ１の放電による立ち下がりの電圧が、しきい値と交わる間の時間をパルス幅とする、伸長された信号となる。
【００２９】
なお、図３（ｄ）に示すように、キャパシタＣ１は、ｎ‐ＭＯＳトランジスタＮ１のゲートが、しきい値以下になり、放電が止まると、再び、充電が始まり、キャパシタＣ１と接続したｐ‐ＭＯＳトランジスタＰ１のソースの電圧は上昇する。
【００３０】
上述したように、パルス伸長回路１４は、予め充電されたキャパシタＣ１の電荷の放電が開始されて、電圧が降下し、ｎ‐ＭＯＳトランジスタＮ１がオフするまでの時間だけ、パルス幅を伸長することが可能となる。比較回路１３の信号が極短時間のパルスである場合、つまり、ｎ‐ＭＯＳトランジスタＮ１がオン状態にならない程度に短い時間のパルスである場合、幅を伸長したパルスを出力することは難しくなるという限界はあるものの、キャパシタの充電から開始して、その後、放電する回路に比較して、より短時間のパルスに対応できることになる。
【００３１】
キャパシタＣ１の電荷は、ｎ‐ＭＯＳトランジスタＮ１３を流れる電流からｐ‐ＭＯＳトランジスタＰ１２を流れる電流を引いた電流差で放電されるので、両トランジスタＮ１３、Ｐ１２の電流駆動能力を適する値とすることにより、また、キャパシタＣ１の容量を適する値とすることにより、また、両トランジスタＮ１３、Ｐ１２の電流駆動能力とキャパシタＣ１の容量を組み合わせることにより、パルス幅を所望の値とすることが比較的容易に行い得る。
【００３２】
また、半導体装置１において、キャパシタＣ１は、短い時間の電源電圧低下が起こる前、比較回路１３がＨレベルの出力信号を維持し、予め充電されている。パルス伸長は、充電されていた電荷を放電することによって行われる。その結果、比較回路１３の信号がＨレベルからＬレベルに遷移すると、キャパシタＣ１の電荷は放電を素早く開始し、その後、入力されるパルス幅に関係なく、パルス伸長回路１４は、確実にほぼ一定のパルス幅だけ伸長して、ロジック回路１５に警告を発することが可能である。
【実施例２】
【００３３】
本発明の実施例２に係るパルス伸長回路及び半導体装置について、図４及び図５を参照しながら説明する。図４は半導体装置の回路構成を模式的に示す図である。図５は半導体装置の状態保持回路の信号波形を模式的に示す図である。実施例１の半導体装置との違いは、パルス伸長回路の出力と追加して設けた遅延回路の出力との論理積を出力する回路を有することである。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略する。
【００３４】
図４（ａ）に示すように、半導体装置２は、比較回路１３の出力が、パルス伸長回路１４及び遅延回路３３にそれぞれ接続され、パルス伸長回路１４の出力及び遅延回路３３の出力が、第２のＡＮＤゲートであるＡＮＤゲート３５の入力に接続され、論理積を取ったＡＮＤゲート３５の出力がロジック回路１５に接続されている。ここで、パルス伸長回路１４、遅延回路３３、及びＡＮＤゲート３５で構成される回路を状態保持回路３１という。状態保持回路３１の入力端子２７は、比較回路１３のコンパレータ２６の出力端に相当し、出力端子２８は、ロジック回路１５の入力端に相当している。
【００３５】
図４（ｂ）に示すように、遅延回路３３は、入力信号と、入力信号が直列に接続された２つのインバータ４１、４３を介して出力された信号との論理積を取る第１のＡＮＤゲートであるＡＮＤゲート４５を有し、前段のインバータ４１の出力端がキャパシタＣ２を介して接地端子６に接続されている。
【００３６】
図示を省略するが、例えば、インバータ４１、４３は、それぞれ、周知のＣＭＯＳ型トランジスタの構成をなし、キャパシタＣ２は、インバータ４１のｐ‐ＭＯＳトランジスタを介して充電され、ｎ‐ＭＯＳトランジスタを介して放電される。そして、キャパシタＣ２の放電は、実施例１のキャパシタＣ１の放電と同様に、インバータ４１のｎ‐ＭＯＳトランジスタの電流駆動能力を適する値とすることにより、また、キャパシタＣ２の容量を適する値とすることにより、また、このｎ‐ＭＯＳトランジスタの電流駆動能力とキャパシタＣ２の容量を組み合わせることにより制御されて、パルス幅を適する値とすることが可能となる。
【００３７】
次に、瞬断や過渡的な負荷変動のような電源電圧低下の時間が、ｎ‐ＭＯＳトランジスタＮ１のオン状態の時間より長い、すなわち、ｎ‐ＭＯＳトランジスタＮ１の立ち上がりから、キャパシタＣ１の放電を経て立ち下がるまでの時間より長い場合について、状態保持回路３１の動作を説明する。
【００３８】
図５（ａ）乃至図５（ｃ）は、図３（ａ）乃至図３（ｃ）とそれぞれ対応する関係にある。実施例１と同様に、電源電圧低下が起こる前、キャパシタＣ１は満充電の状態にある。図５（ａ）に示すように、電源電圧低下は、上述した比較的長いパルス幅を有して、比較回路１３から出力される。
【００３９】
図５（ｂ）に示すように、実施例１と同様に、図５（ａ）に示す電源電圧低下の時間の長さに関係なく、キャパシタＣ１の放電によりｎ‐ＭＯＳトランジスタＮ１のゲートがしきい値に達すると、ｎ‐ＭＯＳトランジスタＮ１はオフ状態となる。図５（ｂ）に示す信号波形は、図３（ｂ）に示す信号波形と同様である。その結果、図５（ｃ）に示すように、パルス伸長回路１４の出力は、ｎ‐ＭＯＳトランジスタＮ１の立ち上がりの電圧、及びキャパシタＣ１放電による立ち下がりの電圧が、しきい値と交わる間の時間をパルス幅とするＬレベル信号となる。パルス伸長回路１４の出力は、比較回路１３の出力よりパルス幅の小さい、つまり、伸長されないＬレベル信号となる。
【００４０】
一方、図５（ｄ）に示すように、遅延回路３３は、ＨレベルからＬレベルへの遷移信号（図５（ａ）参照）が入力すると、インバータ４１の出力側のキャパシタＣ２の充電を開始し、例えば、パルス伸長回路１４のキャパシタＣ１の放電に要する時間とほぼ同様な時間で満充電に達し、ＬレベルからＨレベルへの遷移信号（図５（ａ）参照）が入力すると、キャパシタＣ２が放電を開始する。遅延回路３３は、キャパシタＣ２の電圧、すなわち、インバータ４３の入力が、しきい値と交わるときに対応して、図５（ｅ）に示すように、入力信号を伸長した出力信号を形成する。
【００４１】
図５（ｆ）に示すように、状態保持回路３１の出力は、図５（ｃ）に示すパルス伸長回路１４の出力と、図５（ｅ）に示す遅延回路３３の出力とを入力として、ＡＮＤゲート３５から出力される。すなわち、状態保持回路３１の出力は、パルス伸長回路１４のＨレベルからＬレベルへの遷移、遅延回路３３のＬレベルからＨレベルへの遷移を両端に持つ信号となる。
【００４２】
半導体装置２は、瞬断や過渡的な負荷変動のような電源電圧低下の時間が、予め設定したパルス伸長回路１４の伸長の程度を超える場合においても、伸長した出力信号を、ロジック回路に送ることが可能である。
【００４３】
もちろん、パルス伸長回路１４の伸長の程度より短い時間の瞬断や過渡的な負荷変動においては、パルス伸長回路１４の伸長の程度、及び、遅延回路３３の伸長の程度の内の、どちらかタイミングの遅い信号が状態保持回路３１の出力となる。半導体装置２は、実施例１の半導体装置１が有する効果を同様に有して、更に、電源電圧低下の時間が延びても、伸長したパルスを出力可能である。
【００４４】
以上、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。
【００４５】
例えば、実施例２では、遅延回路はＣＭＯＳ型インバータを２段有する例を示したが、ＣＭＯＳ型インバータは、２段以上から構成されてもよいし、また、ＣＭＯＳ型インバータを使用しない遅延回路とすることも可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施例１に係る半導体装置の回路構成を模式的に示す図。
【図２】本発明の実施例１に係る半導体装置のパルス伸長回路の構成を示す図。
【図３】本発明の実施例１に係る半導体装置のパルス伸長回路の信号波形を模式的に示す図。
【図４】本発明の実施例２に係る半導体装置の回路構成を模式的に示す図。
【図５】本発明の実施例２に係る半導体装置の状態保持回路の信号波形を模式的に示す図。
【符号の説明】
【００４７】
１、２  半導体装置
５  電源端子
６  接地端子
１１  基準電圧回路
１２  定電圧回路
１３  比較回路
１４  パルス伸長回路
１５  ロジック回路
２１、２２、２３  定電流源
２５  オペアンプ
２６  コンパレータ
２７  入力端子
２８  出力端子
３１  状態保持回路
３３  遅延回路
３５、４５  ＡＮＤゲート
４１、４３  インバータ
Ｐ１、Ｐ２、Ｐ１１、Ｐ１２、Ｐ１３  ｐ-ＭＯＳトランジスタ
Ｎ１、Ｎ１１、Ｎ１２、Ｎ２１  ｎ-ＭＯＳトランジスタ
Ｃ１、Ｃ２、Ｃ２１  キャパシタ
Ｒ１、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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