(57)【要約】【課題】  従来の貫通電極の構造を変えることにより、製造時間を短縮すると共に、歩留まり、コスト及び信頼性を改善し、半導体素子内のスペースを有効活用してチップ自体を小型にし、高速動作が可能な半導体素子を提供する。【解決手段】  単結晶半導体基板１の表面から裏面までを貫通した貫通電極３１、３２が形成され、当該貫通電極３１、３２が半導体基板表面より上層の多層金属配線層に到達せずに形成されているので、容易な構成で製造時間を短縮し、歩留まり、コスト及び信頼性を改善すると共に、半導体基板１の表面以上の上層部分のうち貫通電極の直上部分を有効に使用することができる。【選択図】  図１【特許請求の範囲】
【請求項１】
単結晶半導体基板の表面から裏面までを貫通した貫通電極が形成され、当該貫通電極が半導体基板表面より上層の多層金属配線層に到達せずに形成されている半導体素子。
【請求項２】
単結晶半導体基板の表面から裏面までを貫通した貫通電極が形成され、当該貫通電極が半導体基板表面より上層の多層金属配線層を貫通することなく形成されている半導体素子。
【請求項３】
前記請求項１に記載の半導体素子において、
前記貫通電極が前記多層金属配線層の金属材料よりも高い融点の金属材料からなり、当該貫通電極と半導体基板間に絶縁膜が形成されていることを
特徴とする半導体素子。
【請求項４】
前記請求項２に記載の半導体素子において、
前記貫通電極が前記多層金属配線層の金属材料よりも高い融点の金属材料からなり、当該貫通電極と半導体基板間に絶縁膜が形成されていることを
特徴とする半導体素子。
【請求項５】
前記請求項１ないし４のいずれかに記載の半導体素子において、
前記貫通電極は同一チップ内に複数あり、一の貫通電極が他の貫通電極の表面形状と異なることを
特徴とする半導体素子。
【請求項６】
前記請求項１ないし４のいずれかに記載の半導体素子において、
前記半導体基板の表面上部に貫通電極埋め込み金属材料と異なる金属配線が形成され、半導体の配線領域又は周辺領域に貫通電極が形成されていることを
特徴とする半導体素子。
【請求項７】
前記請求項１ないし４のいずれかに記載の半導体素子において、
前記貫通電極から半導体基板の表面及び／又は裏面で電極取り出しを行うための取り出し口が１つの貫通電極につき複数の取り出し口又は電極を有することを
特徴とする半導体素子。
【請求項８】
前記請求項１ないし４のいずれかに記載の半導体素子において、
前記半導体基板裏面の貫通電極に金（Au）等の基板とオーミック接続の良い金属ボールを配設することを
特徴とする半導体素子。
【請求項９】
前記請求項１ないし４のいずれかに記載の半導体素子において、
半導体素子表面のパッドの他に前記半導体基板裏面を貫通した貫通電極に導通したパッドを半導体基板裏面に形成することを
特徴とする半導体素子。
【請求項１０】
前記請求項９に記載の半導体素子において、
前記半導体素子表面のパッドを形成しないことを
特徴とする半導体素子。
【請求項１１】
前記請求項９に記載の半導体素子を最上層に配置し、下層に前記請求項１ないし４のいずれかに記載の半導体素子を配置して積層構造としていることを
特徴とする積層構造半導体システム。
【請求項１２】
前記請求項１０に記載の半導体素子を最上層に配置し、下層に前記請求項１ないし４のいずれかに記載の半導体素子を配置して積層構造としていることを
特徴とする積層構造半導体システム。
【請求項１３】
前記請求項１ないし４のいずれかに記載の半導体素子表面にTr.を形成することなく金属配線のみ形成し、半導体基板裏面に貫通電極の取り出し電極のみ形成された構成であることを
特徴とする半導体インターポーザー。
【請求項１４】
前記請求項１３に記載の半導体インターポーザーの表面と裏面に、前記請求項１ないし４のいずれかに記載の半導体素子が配置されて実装されていることを
特徴とする半導体システム。
【請求項１５】
半導体基板表面より上層の多層金属配線層の形成する前に、半導体基板を開孔し、孔周りの半導体基板の内壁に酸化膜を成膜し、高融点金属を当該貫通電極孔に充填することにより貫通電極を形成する半導体素子製造方法。
【請求項１６】
前記請求項１５に記載の半導体素子製造方法において、前記半導体基板を開孔するための開口エッチングプロセス処理は、半導体基板表面のトランジスタ構成要素形成前の基板に対して行われることを
特徴とする半導体素子製造方法。
【請求項１７】
前記請求項１６に記載の半導体素子製造方法において、
前記半導体基板を開孔するための開口エッチングプロセス処理は、半導体基板表面のトランジスタ構成要素形成後前記多層金属配線層形成前の基板に対して行われることを
特徴とする半導体素子製造方法。
【請求項１８】
前記請求項１５ないし１７のいずれかに記載の半導体素子製造方法において、
前記貫通電極形成時に半導体基板裏面まで貫通させずに所定の深さまでの貫通電極穴を形成し、後で半導体基板裏面を研削又は研磨することを
特徴とする半導体素子製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の貫通電極に関し、特に、かかる貫通電極の構造及びその製造方法に関する。
【背景技術】
【０００２】
背景技術となる従来の貫通電極を有する半導体基板は、基板表面プロセスが完成した後（多層金属配線層８の加工後）に表面から深孔を半導体基板表面に堆積させた絶縁物９を貫通し更に半導体基板１まで貫通するように開口し、開口して形成された孔周り（半導体素子の貫通電極孔部分の内壁）に酸化膜６（熱酸化、絶縁物デポ）を形成後、孔の中に金属７（銅等）をメッキプロセス等で埋め込み、表面に付着した埋め込み金属除去後、追加絶縁膜１２を形成、加工し、その上に追加金属配線１４を堆積、加工し、貫通電極金属７とボンヂングパット１１を結線、その上に追加保護絶縁膜１３を形成、加工することにより、半導体基板１の表面と裏面を結線する（図１３を参照）。【０００３】
図１３に記載されたその他の項目を以下に説明する。半導体基板１（例としてSi単結晶でP型とする）の表面上にトランジスター（以下Tr.とする）２が形成され、そのTr.２は、高融点金属材料（ポリシリコン等）のケ゛ート３と、半導体基板１と逆型（半導体基板１の例としてP型としたのでN型）の高濃度拡散層４で形成されたソース、ドレインとで構成される。半導体基板１上には複数層の金属配線層８を持ち、使用される金属材料は、ゲートと同じ高融点金属材料の高融点金属配線５、低抵抗の金属配線（Al、Cu等）等が積層構造になっている。これ等の配線層間を絶縁する絶縁膜９が金属配線層８間に形成されており、この絶縁膜９の材料はSiO2が使われる場合が多い（その他金属酸化膜、有機材料でもできる）。信号の取り出し・入力は、表面の取り出し電極１５、及び裏面からは裏面絶縁膜１６を開口して貫通電極との間に裏面取り出し電極金属を形成して行う。【０００４】
図１４に従来の高速CPU等の半導体素子の組み立て実装構造を示す。半導体素子２２は半導体表面２５（図では下面）のボンヂングパッド１１に取り付けられた金属バンプ２１を介してパッケージ２０と繋がれており、パッケージ２０は半田バンプ１９によってボード１８に繋がれている。半導体裏面２４はパッケージの放熱板２３に（直接又は有機材等の接着剤を通して）接している。【０００５】
図１５に従来の半導体センサー（CCD、MOS等）等の半導体素子の組み立て実装構造を示す。半導体素子２２は半導体表面２５（図では上面）のボンヂングパッド１１からボンヂングワイア２６で電気信号がパッケージ２０上に取り出され、半導体裏面（図では下面）はパッケージ２０に機械的に貼り付けられている。この半導体センサーが光を受光する場合、光源２８からレンズ２９を通してパッケージ２０表面の透過材料２７を通して半導体表面の受光部に達する。
【非特許文献１】富坂学、「３次元実装に用いるチップ管通電極形成技術」、デンソーテクニカルレビュー、２００１、Vol．６、No．２、ｐ７８〜８３
【非特許文献２】白井  優之、「SIPソリューションとしての三次元積層LSI」、２００３年電子情報通信学会エレクトロニクスソサイエティ大会、２００３、SS−１６〜SS−１７
【特許文献１】特開２００２−２３７４６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来構造の貫通電極半導体素子では、多層配線プロセス完成後に貫通電極孔を開口しており、基板Si貫通電極回りに基板−貫通電極間の絶縁膜６を形成するには、熱酸化（１０００度Ｃ以上）が出来ない。その理由は多層配線金属（Al、Cu等）の融点が低い（１０００度Ｃ以下）からである。従って、絶縁膜６にはデポジション等のプロセスを使用せざる得なく、絶縁膜６の膜質が悪くて歩留まり低下、コスト上昇、信頼度劣化の問題点が山積しているという課題を有する。また、従来の貫通電極孔開口エッチングプロセス工程では、基板表面に積層された厚い絶縁膜９（SiO2）を開口してその下の半導体基板１も開口エッチングする必要があった。エッチング時、絶縁膜９のエッチングレートと半導体基板１のエッチングレートが異なるために、エッチング側面形状が悪くなったり、孔径や深さの制御が大変難しくなり、歩留まり低下の原因となっているという課題を有する。また、従来の貫通電極半導体素子では、深孔への貫通電極金属７（Cu）の融点が低いため、基板表面の結線金属形成後の孔開口プロセスとなるため、貫通電極部は他の配線領域として使えないデッドスペースとなり、チップ面積が必要以上に大きくなって肥大するという課題を有する。また、従来の貫通電極半導体素子では、貫通電極の基板表面側からの取り出し口が表面最上層となり、基板上の配線、トランジスタ（Tr.）２への接続距離が長くなり、高速動作の妨げとなるという課題を有する。また、従来の貫通電極半導体素子では、貫通電極の基板表面側からの取り出し口を形成するために、新たに追加金属配線１４、追加絶縁膜１２及び追加保護絶縁膜１３の形成プロセスが追加で必要となり、製造工程が長くなると共に、歩留まり低下、コスト上昇及び信頼度劣化等の問題が生じているという課題を有する。また、従来の貫通電極半導体素子では、深孔開口プロセス及び孔への金属埋め込みメッキプロセスがあるため、孔の大きさ、形状は同じである必要が有り、断面積が異なったり、形状が異なったりした貫通電極を同時に形成することができなかったという課題を有する。また、従来の貫通電極半導体素子の組み立て実装方法では、半導体素子表面２５から電極を取り出すために、放熱板とは半導体素子裏面２４としか接着できず、熱放熱の効率が著しく悪いという課題を有する。また、従来の貫通電極半導体素子の組み立て実装方法では、MOS（Metal Oxide Semiconductor）、CCD（Charge Coupled Devices）のような光センサー半導体素子では、電気信号をやり取りする電極は、半導体素子表面２５のボンヂングパッドからボンヂングワイヤ２６を介する以外無かった。したがって、かかるボンヂングワイヤ２６の高さが弊害となって光センサー半導体素子の受光面とレンズ２９との間隔を短くできずに、焦点深度を浅くすることができないという課題を有する。【０００７】
本発明は前記課題を解決するためになされたものであり、従来の貫通電極の構造を変えることにより、製造時間を短縮すると共に、歩留まり、コスト及び信頼性を改善し、半導体素子内のスペースを有効活用してチップ自体を小型にし、高速動作が可能な半導体素子を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体素子は、単結晶半導体基板の表面から裏面までを貫通した貫通電極が形成され、当該貫通電極が半導体基板表面より上層の多層金属配線層に到達せずに形成されているものである。このように本発明においては、単結晶半導体基板の表面から裏面までを貫通した貫通電極が形成され、当該貫通電極が半導体基板表面より上層の多層金属配線層に到達せずに形成されているので、容易な構成で製造時間を短縮し、歩留まり、コスト及び信頼性を改善すると共に、半導体基板の表面以上の上層部分のうち貫通電極の直上部分を有効に使用することができる。具体的に単結晶半導体基板としては、SiまたはGaAs等を含むものが挙げられ、多層金属配線層の金属配線としてはAlまたはCu等が挙げられる。多層金属配線層に到達せずにとは、完全に多層金属配線層に到達するものを排除するのではなく、おおよそ到達しない程度の意味である。これは貫通電極を形成する場合に若干多層金属配線層にまで貫通電極が形成されてしまう場合、また、冗長に貫通電極を形成する場合が想定されるからである。【０００９】
また、本発明に係る半導体素子は、単結晶半導体基板の表面から裏面までを貫通した貫通電極が形成され、当該貫通電極が半導体基板表面より上層の多層金属配線層を貫通することなく形成されているものである。【００１０】
また、本発明に係る半導体素子は必要に応じて、前記貫通電極が前記多層金属配線層の金属材料よりも高い融点の金属材料からなり、当該貫通電極と半導体基板間に絶縁膜が形成されているものである。このように本発明においては、貫通電極が前記多層金属配線層の金属材料よりも高い融点の金属材料からなり、当該貫通電極と半導体基板間に絶縁膜が形成されているので、貫通電極を形成した後に半導体基板の表面より上層に多層金属配線層等を形成することができ、本構造の貫通電極を形成することができる。具体的に高融点金属材料としては、W、Ti、Poly-Si等、または、これらのポリサイド、シリサイド、サリサイド等が該当する。【００１１】
また、本発明に係る半導体素子は必要に応じて、前記貫通電極は同一チップ内に複数あり、一の貫通電極が他の貫通電極の表面形状と異なるものである。このように本発明においては、貫通電極は同一チップ内に複数あり、一の貫通電極が他の貫通電極の表面形状と異なるので、目的に合わせて、電極配線などの貫通電極の抵抗を下げたり、チップ上のレイアウト制限を少なくしたり、自由な場所に自由な大きさの貫通電極を形成でき、動作の安定化、チップ面積の減少にも繋がる。【００１２】
また、本発明に係る半導体素子は必要に応じて、前記半導体基板の表面上部に貫通電極埋め込み金属材料と異なる金属配線が形成され、半導体の配線領域又は周辺領域に貫通電極が形成されているものである。このように本発明においては、前記半導体基板の表面上部に貫通電極埋め込み金属材料と異なる金属配線が形成され、半導体の配線領域又は周辺領域に貫通電極が形成されているので、貫通電極の上部を、他の信号線、電源線として金属の配線が重なっている構造となって、チップ面積の減少が計られコストが安くなると同時に配線長が短くなり、高速化が計れる。【００１３】
また、本発明に係る半導体素子は必要に応じて、前記貫通電極から半導体基板の表面及び／又は裏面で電極取り出しを行うための取り出し口が１つの貫通電極につき複数の取り出し口又は電極を有するものである。このように本発明においては、前記取り出し口が１つの貫通電極につき複数の取り出し口又は電極を有するので、例えば電源配線用の貫通電極は、複数取り出し電極を繋いで抵抗値を下げることが出来るし、信号線用の貫通電極から１つの信号を複数場所から取り出すことが出来るし、分岐結線として信号線の選択をする事が可能になる。【００１４】
また、本発明に係る半導体素子は必要に応じて、前記半導体基板裏面の貫通電極に金（Au）等の基板とオーミック接続の良い金属ボールを配設するものである。このように本発明においては、半導体基板裏面の貫通電極に金属ボールを配設するので、貫通電極からの裏面電極取り出し抵抗が下がり、信頼度向上と高速動作が可能となる。【００１５】
また、本発明に係る半導体素子は必要に応じて、半導体素子表面のパッドの他に前記半導体基板裏面を貫通した貫通電極に導通したパッドを半導体基板裏面に形成するものである。このように本発明においては、両面から接続することができるため、小さなチップ面積で、沢山の端子をもつことが出来て、コスト低減、チップ面積縮小、高速動作が可能となる。【００１６】
また、本発明に係る半導体素子は必要に応じて、前記半導体素子表面のパッドを形成しないものである。このように本発明においては、信号、電源などの端子を全て、基板裏面からの本発明貫通電極から供給することにより、基板表面にはボンヂングパッド等の絶縁物開口が無く、電極、ボンヂングワイア等の積層物が無い構造となり、半導体素子表面に直接熱放散板を取り付けることができ発熱を効率よく逃がすことができる。また、CCD、MOS等のセンサーを本半導体素子で実装すれば、従来のようにボンヂングワイヤがないため半導体表面とレンズなどの距離を短く出来てシステムの小型化を計ることができる。【００１７】
また、本発明に係る積層構造半導体システムは、前記所定の半導体素子を最上層に配置し、下層に前記半導体素子を配置して積層構造としているものである。このように本発明においては、複数の本半導体素子を縦に積層して、半導体素子間の信号のやりとり、若しくは上（下）に位置する半導体素子に繋がる配線を、貫通電極を通して行わせることもでき、簡単に積層構造半導体が実現し、コスト低減、高密度実装、高速動作、高信頼度のシステムが実現できる。【００１８】
また、本発明に係る半導体インターポーザーは、前記半導体素子表面にTr.を形成することなく金属配線のみ形成し、半導体基板裏面に貫通電極の取り出し電極のみ形成された構成であるものである。このように本発明においては、半導体インターポーザーはその半導体基板の表面にはTr.が形成されずに金属配線だけが形成されており、表面（裏面）上に、半導体素子が実装された構造にすることができ、すなわち、半導体インターポーザーに本発明貫通電極を用いた構造となっており、これによりインターポーザーからの電極取出しが簡単になり、低コスト、システムの小型化が可能になる。このインターポーザーにより、半導体素子同士を結線することができる。【００１９】
また、本発明に係る半導体システムは、前記半導体インターポーザーの表面と裏面に、前記半導体素子が配置されて実装されているものである。このように本発明においては、半導体インターポーザーの表面と裏面に、前記記載の半導体素子が配置されて実装された半導体システムとすることで、半導体インターポーザーの表面と裏面を貫通する貫通電極を持つことにより、インターポーザーの表面と裏面に半導体素子を実装することが可能となり、実装密度の向上が計れる。すなわち、この半導体システムは、貫通電極で電気的に繋がれた複数の半導体素子が実装されているものということができる。【００２０】
また、本発明に係る半導体素子製造方法は、半導体基板表面より上層の多層金属配線層の形成する前に、半導体基板を開孔し、孔周りの半導体基板の内壁に酸化膜を成膜し、高融点金属を当該貫通電極孔に充填することにより貫通電極を形成するものである。このように本発明においては、半導体基板表面より上層の多層金属配線層の形成する前に、半導体基板を開孔し、孔周りの半導体基板の内壁に酸化膜を成膜し、高融点金属を当該貫通電極孔に充填することにより貫通電極を形成するので、容易に貫通電極が多層金属配線層に到達しない半導体素子を形成することができる。【００２１】
また、本発明に係る半導体素子製造方法は必要に応じて、前記半導体基板を開孔するための開口エッチングプロセス処理は、半導体基板表面のトランジスタ構成要素形成前の基板に対して行われるものである。このように本発明においては、前記半導体基板を開孔するための開口エッチングプロセス処理が、半導体基板の表面のトランジスタ構成要素形成前の基板に対して行われるので、貫通電極形成時に絶縁膜をエッチングすることなく、貫通電極孔のみに高融点金属を充填して貫通電極が形成され、無駄なく迅速に半導体素子を製造することができる。【００２２】
また、本発明に係る半導体素子製造方法は必要に応じて、前記半導体基板を開孔するための開口エッチングプロセス処理は、半導体基板表面のトランジスタ構成要素形成後前記多層金属配線層形成前の基板に対して行われるものである。このように本発明においては、開口エッチングプロセス処理は、半導体基板表面のトランジスタ構成要素形成後前記多層金属配線層形成前の基板に対して行われるので、一部の絶縁層に高融点金属が配設されるものの、かかる高融点金属は貫通電極のための配線として用いることができ、また、多層金属配線層を貫通した貫通電極が形成されることなく、貫通電極の上層に多層金属配線層を形成することができる。【００２３】
また、本発明に係る半導体素子製造方法は必要に応じて、前記貫通電極形成時に半導体基板裏面まで貫通させずに所定の深さまでの貫通電極穴を形成し、後で半導体基板裏面を研削又は研磨するものである。このように本発明においては、貫通電極穴を所定の深さ程度形成しかかる貫通電極穴に高融点金属を充填し、半導体基板表面プロセス処理完了後基板表面を研削、エッチングして所望の厚さにすれば、高融点金属が表出し、結果的に貫通電極を形成することができ、貫通電極形成プロセス（特にエッチング部分）が容易となり、全体として製造コストを下げることができる。
【発明の効果】
【００２４】
この発明によれば、貫通電極材料は基板表面の配線材料よりも融点が高いために、配線工程処理前に貫通電極を完成させることができる。これにより貫通電極用のプロセスが簡単になり、信頼度向上、歩留まり向上、特性向上を計ることができる。
この発明によれば、貫通電極の表面酸化膜から基板を通しての開口孔が不要であり、低融点金属（Cu等）の埋め込みも不要であるのでプロセスが簡素化されてコスト低減、信頼度向上が計れる。【００２５】
この発明によれば、貫通電極の形状を変えることにより、電極抵抗を下げることができて、重い負荷容量の信号配線や電源配線の貫通電極の抵抗を下げて半導体の高速、安定動作が得られる。
この発明によれば、貫通電極の上部に別の配線を通すことができるためチップ面積を小さくできてコスト低減が計れる。
この発明によれば、貫通電極を半導体中央部の配線領域に配列できるので、電極からの引き回し配線長が短くできるため、半導体の高速動作と安定動作が計れる。【００２６】
この発明によれば、半導体上面からのボンヂングパッドからと、裏面の貫通電極からと、両方からの信号のやり取りができるために、多端子半導体が容易に実現できる。
この発明によれば、半導体表面からは端子の取り出しが不要となり、半導体表面を直接パッケージに実装でき、熱放散が良くなり、信頼度が向上できる。
この発明によれば、半導体表面からは端子の取り出しが不要となり、光センサー等の短焦点化が可能となるため、装置の小型化が計られる。
この発明をインターポーザーに応用することにより、装置の小型化、高速化、高信頼度化が可能になる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施形態に係る半導体素子の貫通電極構造の断面図である。
【図２】本発明の第１の実施形態に係る半導体素子の製造方法の概要フローチャートである。
【図３】本発明の第１の実施形態に係る半導体素子の製造方法の概要フローチャートである。
【図４】本発明の第２の実施形態に係る半導体素子の貫通電極構造の断面図である。
【図５】本発明の第２の実施形態に係る半導体素子の製造方法の概要フローチャートである。
【図６】本発明の第２の実施形態に係る半導体素子の製造方法の概要フローチャートである。
【図７】本発明の第３の実施形態に係る半導体素子の平面配置図である。
【図８】本発明の第４の実施形態に係る半導体素子の積層状態図である。
【図９】本発明の第５の実施形態に係る半導体素子の組み立て実装構造の断面図である。
【図１０】本発明の第５の実施形態に係る半導体素子をCCDに適用した実装構造の断面図である。
【図１１】本発明の第６の実施形態に係る半導体素子の貫通電極構造の断面図である。
【図１２】本発明の第６の実施形態に係る半導体素子の積層状態図である。
【図１３】従来の半導体素子の貫通電極構造の断面図である。
【図１４】従来の半導体素子の組み立て実装構造の断面図である。
【図１５】従来のCCDの実装構造の断面図である。
【符号の説明】
【００２８】
１  半導体基板
２  トランジスタ（Tr.）
３  ゲート
４  ソース、ドレイン
５  高融点金属配線
６  絶縁膜
７  貫通電極金属
８  多層金属配線層
９  絶縁膜
１０  保護絶縁膜
１１  ボンヂングパット
１２  追加絶縁膜
１３  追加保護絶縁膜
１４  追加金属配線
１５  表面取り出し電極
１６  裏面絶縁膜
１７  裏面取り出し電極
１８  ボード
１９  半田バンプ
２０  パッケージ
２１  金属バンプ
２２  半導体素子
２３  放熱板
２４  半導体素子裏面
２５  半導体素子表面
２６  ボンヂングワイア
２７  透過材料
２８  光源
２９  レンズ
３０、３１、３２  （高融点金属）貫通電極
３３  高融点金属配線
３４  （電極）絶縁膜
３８  裏面絶縁膜
３９  裏面電極開口（部）
４０  裏面電極金属
４２  周辺領域
４３  Tr.領域
４４  配線領域
４５  エッチング防止膜
４６  エッチング防止膜開口部
４７  貫通電極孔
４８  貫通電極穴
４９  半導体インターポーザー
５０  積層半導体素子（DRAM）
５１  積層半導体素子（Flash）
５２  積層半導体素子（論理LSI）
５３  積層半導体素子（アナログLSI）
５４  積層半導体素子（ドライバーIC）
【発明を実施するための最良の形態】
【００２９】
（本発明の第１の実施形態）
本発明の第１の実施形態に係る半導体素子について図１ないし図３に基づき説明する。図１は本実施形態に係る半導体素子の貫通電極構造の断面図、図２は本実施形態に係る半導体素子の製造方法の概要フローチャート、図３は本実施形態に係る半導体素子の製造方法の概要フローチャートである。
前記図１において本実施形態に係る半導体素子は、シリコン（Si）からなる単結晶の半導体基板1にはトランジスタ(Tr.)２と貫通電極３１、３２から構成され、図上部の半導体基板１表面はトランジスタ（Tr.）２の高融点金属材料からなるゲート３、ゲート材料と同じ高融点金属（ホ゜リSi、W、Ti、シリサイド、ポリサイド等）配線５と多層金属（Al、Cu等）配線８と絶縁膜９と保護絶縁膜１０から構成され、保護絶縁膜１０の一部が開口され多層金属配線８の最上部金属が露出されておりボンヂングパッド１１となっている。図下部の半導体基板裏面は裏面絶縁膜３８と、開口部３９に接着された裏面電極金属４０から構成される。貫通電極３１、３２は高融点金属で埋め込まれており、半導体基板１表面と同一平面まで埋め込まれている。貫通電極３１、３２表面からは、スルーホールを通して多層金属配線層８の金属配線を介し、所望の場所に信号を伝えられる構造となっている。【００３０】
半導体基板１はP型を使用し表面上にトランジスタ（Tr.）２がソース４、ドレイン４及びゲート３から形成されている。ソース４、ドレイン４は、基板1に比べてN型拡散層の不純物濃度は最も濃く、電気抵抗が拡散層の中で最も低く作られている。当然P型拡散層ソース、ドレインを持ったP型MOS Tr.はNウェル内に形成されているが、図１には省いてある。
半導体基板１の表面から裏面に、貫通電極３１、３２が柱状に基板に垂直に貫通している。貫通電極３１、３２と半導体基板１との間には、絶縁膜３４が存在する。【００３１】
貫通電極の形状は自由であり、例えば信号を伝える小電流電極は貫通電極３１、３２のように細い円柱形状で、電源などの大電流電極は別途太い楕円形状、あるいは壁状となった貫通電極を作成することもできる。すなわち、貫通電極の太さ、形状を変えることにより、貫通電極電気抵抗を下げたりすることが出来、電源配線などの貫通電極の抵抗を下げたり、チップ上のレイアウト制限が少なくなり、自由な場所に、自由な大きさの貫通電極配置が出来て、動作の安定化、チップ面積の減少が計れる。【００３２】
貫通電極からの表面、裏面への取り出し電極は複数箇所であっても良い。このように取り出し電極を複数個有する構造であれば、例えば電源配線用の貫通電極は、複数取り出し電極を繋いで抵抗値を下げることが出来るし、信号線用の貫通電極から１つの信号を複数場所から取り出すことが出来るし、分岐結線として信号線の選択をする事が可能になる。【００３３】
貫通電極３１、３２の裏面からの電極は、裏面絶縁膜３８の裏面電極開口部３９に裏面電極金属（金属ボール等）４０を設けて電極を取り出す構造としている。このように貫通電極を半導体基板裏面から取り出す場合、基板（貫通電極）材料と馴染む材料として金等の金属ボールを使用した構造とするので、貫通電極からの裏面電極取り出し抵抗が下がり、信頼度向上と高速動作が可能となる。
貫通電極３１、３２は半導体基板１の表面まで形成されその上には形成されず、その上には種々の高融点金属配線５、多層金属配線層８が自由に形成されている。【００３４】
次に、本実施形態に係る半導体素子の製造方法について図２に基づき説明する。図２は図１に示す断面構造の製造方法を示した図である。本製造方法の特徴の１つは、半導体基板１の開口エッチングプロセス処理は半導体基板１上のトランジスタ（Tr.）２領域（ウェル、拡散、ゲート）形成前に行うことである。図２に示すように、半導体基板１（Si）表面にエッチング防止膜４５（SiO2）を形成（酸化、デボ）し、その上から貫通電極ホトマスクによる露光、エッチングで貫通電極形成用パターンを形成する（エッチング防止膜開口部４６が形成される）。このとき、ホトマスクを用いることなく直接露光により同様に形成することができる。エッチング防止膜開口部４６を利用して半導体基板１の該当部分をエッチングする。一般的にプラズマエッチングを用いるが、ウエットエッチングを用いてもよい。このエッチングを半導体基板１裏面に貫通するまで行う。エッチング後洗浄し、酸素雰囲気下でSiを酸化させて、半導体基板１の貫通電極孔４７の部分の内壁にSiO2を成長させる（温度は１０００度Ｃないし１２００度Ｃが一般的である）。このとき、酸素雰囲気下で酸化させるのではなく、ＣＶＤ（Chemical Vapor Deposition）等の気相成長法でSiO2等を成長させて絶縁膜３４を形成させてもよい。次に、貫通電極孔４７内に高融点金属を充填する。充填する手段はＣＶＤ、蒸着、メッキ等があるが、充填材料の特性によって最適な手法を選択する。例えば、ポリSiの場合にはＣＶＤが最適であるし、タングステンの場合はＣＶＤ若しくは蒸着が最適である。充填が終了すると、洗浄した後、通常の半導体工程を施せばよく、ウェル工程から開始する。最後に、半導体基板１の裏面絶縁膜３８を形成して開口することでウエハが完成する。図１の裏面電極金属４０は、組み立て前に装着するのが一般的であるが、ウエハが完成して、チップにダイシングする前に裏面電極金属４０を予め装着してもよい。また、裏面電極金属４０は実装側に形成されていて、実装時に結果として半導体素子１の裏面電極金属４０となる構成にすることもできる。【００３５】
このように本実施形態に係る半導体素子によれば、単結晶半導体基板１の表面から裏面までを貫通した貫通電極３１、３２が形成され、この貫通電極３１、３２が半導体基板表面より上層の多層金属配線層８に到達せずに形成されているので、半導体基板１の表面以上の上層部分のうち貫通電極３１、３２の直上部分を有効に使用することができる。また、本実施形態に係る半導体素子によれば、前記貫通電極３１、３２が前記多層金属配線層８の金属材料よりも高い融点の金属材料からなり、この貫通電極３１、３２と半導体基板１間に絶縁膜３４が形成されているので、貫通電極３１、３２を形成した後に半導体基板１の表面より上層に多層金属配線層８等を形成することができ、本構造の貫通電極３１、３２を形成することができる。また、本実施形態に係る半導体素子によれば、前記貫通電極３１、３２は同一チップ内に複数あり、一の貫通電極３１が他の貫通電極３２の表面形状（太さ、パターン）と異なっており、目的に合わせて、電極配線などの貫通電極の抵抗を下げたり、チップ上のレイアウト制限を少なくしたり、自由な場所に自由な大きさの貫通電極を形成でき、動作の安定化、チップ面積の減少にも繋がる。また、本実施形態に係る半導体素子によれば、前記半導体基板１の裏面の貫通電極３１、３２に金（Au）等の基板とオーミック接続の良い金属ボールを配設するので、貫通電極３１、３２からの裏面電極取出抵抗が下がり、信頼度向上と高速動作が可能となる。また、本実施形態に係る半導体素子製造方法によれば、半導体基板表面より上層の多層金属配線層８の形成する前に、半導体基板１を開孔し、孔周りの半導体基板１の内壁に絶縁膜３４を成膜し、高融点金属を当該貫通電極孔４７に充填することにより貫通電極３１、３２を形成するので、貫通電極が多層金属配線層に到達しない半導体素子を容易に形成することができる。また、本実施形態に係る半導体素子製造方法によれば、前記半導体基板１を開孔するための開口エッチングプロセス処理は、半導体基板１の表面のトランジスタ構成要素形成前の基板に対して行われるので、貫通電極形成時に絶縁膜をエッチングすることなく、貫通電極孔４７のみに高融点金属を充填して貫通電極が形成された半導体素子を製造することができる。【００３６】
なお、本実施形態に係る半導体素子の製造方法を図２に示したが、図３に示すようにもできる。例えば基板最終厚さが５０［μｍ］であれば、貫通電極の深さは５０［μｍ］以上あればよい。ここで、ウエハのプロセス処理時はウエハの強度の関係でウエハの厚さは２００〜７００［μｍ］程度必要とされる。そこで、貫通電極穴４８を深さ６０［μｍ］程度形成しかかる貫通電極穴４８に高融点金属を充填し、半導体基板表面プロセス処理完了後基板裏面を研削、エッチングして所望の厚さにすれば、充填された高融点金属が基板裏面に表出し、結果的に貫通電極を形成することができる。このように貫通電極を形成することにより、貫通電極形成プロセス（特にエッチング部分）が容易となり、全体として製造コストを下げることができる。【００３７】
（本発明の第２の実施形態）
本発明の第２の実施形態に係る半導体素子の製造方法について図４または図５に基づき説明する。図４は本実施形態に係る半導体素子の貫通電極構造の断面図、図５及び図６は本実施形態に係る半導体素子の製造方法の概要フローチャートである。
前記図４において本実施形態に係る半導体素子は、前記第１の実施形態に係る半導体素子と略同様に構成され、製造方法が異なることを異にする構成である。略同様にとしたのは、貫通電極孔４７がゲート材料の配線５の上部までを貫通し、貫通電極孔４７に充填した高融点金属が半導体基板１の表面の多層金属配線層８の下層の高融点金属配線３３として用いている部分が異なるからである。そして、この半導体素子の製造方法は、図５に示すように、半導体基板１の貫通電極孔４７のための開口エッチングプロセス処理は、ゲート材料の配線５を完成させた後に行い、貫通電極孔４７の形成後、孔周りの半導体基板の内壁に絶縁膜３４を形成し、高融点金属を充填して行い、これ以降の処理は図２に示した前記第１の実施形態の製造方法と略同一である。ここで、高融点金属配線５を完成させた後に、貫通電極を形成する工程を行っており、貫通電極だけでなく半導体基板表面に高融点金属が配設された状態となり、かかる高融点金属を高融点金属配線３３として用いることができる。【００３８】
このように本実施形態に係る半導体素子の製造方法によれば、半導体基板１を開孔するための開口エッチングプロセス処理は、半導体基板表面のトランジスタ構成要素形成後前記多層金属配線層形成前の基板に対して行われるので、一部の絶縁層に高融点金属が配設されるものの、かかる高融点金属は貫通電極のための配線として用いることができ、また、多層金属配線層を貫通した貫通電極が形成されることなく、貫通電極の上層に多層金属配線層を形成することができる。【００３９】
また、前記図５に示す製造方法においても、引き伸ばし拡散による広幅化が生じるため、図６に示すように、半導体基板表面プロセス処理完了後半導体基板裏面を研削、エッチして、所望の厚さとすることもできる。これにより引き伸ばし拡散による広幅化を抑制することができ、チップ面積の縮小化が可能となると同時に拡散時間の短縮が計れて、コストが安くなる。【００４０】
（本発明の第３の実施形態）
本発明の第３の実施形態に係る半導体素子について図７に基づき説明する。図７は本実施形態に係る半導体素子の平面配置図を示す。
前記図７において、半導体素子の表面は、ボンヂングパッド１１等を配置する周辺領域４２、トランジスタ（Tr.）２が蜜に配置されているTr.領域（セル領域）４３、複数層の金属配線だけが配置される配線領域４４から構成される。【００４１】
図７に示すように貫通電極３０、３１、３２及びそれ以外の複数の貫通電極が配置されておりその場所は周辺領域４２だけでなく、配線領域４４の中にも配置されることが可能であることが解る。これは、貫通電極３０、３１、３２は半導体基板１の表面までで止まっており、その上層に種々の高融点金属配線５、多層金属配線層８を自由に配線することができるからである。貫通電極は多様な太さ、形状が可能であり、信号線は細い貫通電極３２で、バス信号などの負荷容量の大きな信号線は少し太い貫通電極３１で、電源線などは大きく太い貫通電極３０とすることが可能である。【００４２】
次に、本実施形態においては、半導体基板表面プロセス工程中で、半導体基板表面の金属配線（ポリSi、ポリサイド、シリサイド、モリブテン、アルミ、銅等）の形成前に少なくとも貫通電極を形成することで、前記配線を実現することができる。
このように本実施形態に係る半導体素子によれば、前記半導体基板１の表面上部に貫通電極３０、３１、３２と異なる金属配線が形成され、半導体素子の配線領域４４又は周辺領域４２に貫通電極が形成されているので、貫通電極の上部を、他の信号線、電源線として金属の配線が重なっている構造となって、チップ面積の減少が計られコストが安くなると同時に配線長が短くなり、高速化が計れる。【００４３】
（本発明の第４の実施形態）
本発明の第４の実施形態に係る半導体素子について図８に基づき説明する。図８は本実施形態に係る半導体素子の積層状態図を示す。
本実施形態に係る半導体素子においては、前記第１の実施形態に係る半導体素子と同様に構成され、加えて半導体素子表面２５のパッドの他に前記半導体基板裏面２４を貫通した貫通電極に導通したパッドを半導体基板裏面２４にパッドを形成する構成である。すなわち、従来は半導体素子表面２５のボンヂングパット１１にボンヂングワイヤ２６を接続していたが、図８に示すようにこのボンヂングワイヤ以外に裏面電極金属４０により接続することもでき、両面から接続することができるため、小さなチップ面積で、沢山の端子をもつことができて、コスト低減、チップ面積縮小、高速動作が可能となる。特に、従来の貫通電極と比べ、本発明の貫通電極は形成場所の自由度が高いため、コスト低減、チップ面積縮小、高速動作をより実現することができる。【００４４】
図８に従い説明すると、同図中の左図のようにチッフ゜単体をボード１８に実装して、裏面電極金属４０からと表面ボンヂングパッド１１からとの両側から信号、電源の供給が可能であり、多ピン半導体に応用すると高速、低価格が実現できる。同図中の中央図は半導体素子を積層して裏面電極金属４０及びボンヂングパッド１１両方を使用した例であり、同図中の右図は積層して貫通電極を通して下部の信号を上部に、上部の信号を下部に伝える結線方法の例である。これにより、両側から信号、電源供給が可能となる。
なお、図８に示すように、複数の本実施形態に係る半導体素子を縦に積層して、半導体素子間の信号のやりとり、若しくは上（下）に位置する半導体素子に繋がる配線を、本発明の貫通電極を通して行わせることもでき、簡単に積層構造半導体が実現し、コスト低減、高密度実装、高速動作、高信頼度のシステムが実現できる。【００４５】
（本発明の第５の実施形態）
本発明の第５の実施形態に係る半導体素子について図９又は図１０に基づき説明する。図９は本実施形態に係る半導体素子の組み立て実装構造の断面図、図１０は本実施形態に係る半導体素子をCCDに適用した実装構造の断面図を示す。より詳しくいえば、例えば、高速ＣＰＵ（Central Processing Unit）等の半導体素子の組み立て実装構造である。
本実施形態に係る半導体素子においては、前記第４の実施形態に係る半導体素子と同様に構成され、加えて前記半導体素子表面２５のパッドを形成しない構成である。【００４６】
この構成によれば、信号、電源などの端子を全て、半導体基板１の裏面の本発明貫通電極から供給することにより、半導体素子表面２５にはボンヂングパッド１１等の絶縁物開口が無く、電極、ボンヂングワイア２６等の積層物が無い構造となり、図９に示すように半導体素子表面２５に直接熱放散板２３を取り付けることができる。図１４の従来方式では裏面を放熱板２３に接着していたが、本実施形態の場合表面接着であるため、半導体素子表面２５のトランジスタ（Tr.）２からの発熱を効率よく逃がすことができる。また、CCD、MOS等のセンサーに本実施形態に係る半導体素子を適用すれば、図１０に示すように、従来のようにボンヂングワイヤ２６がないため半導体表面とレンズなどの距離を短く出来てシステムの小型化を計ることができる。CCD、MOSの受光部は半導体素子表面２５が光源方向に透明な透過材料２７で保護される必要がある。レンズ２９と半導体素子表面２５の距離を短くして短焦点光学系を構成するには、図１０のような構成により実現することが出来る。【００４７】
（本発明の第６の実施形態）
本発明の第６の実施形態に係る半導体素子について図１１または図１２に基づき説明する。図１１は本実施形態に係る半導体素子の貫通電極構造の断面図、図１２は本実施形態に係る半導体素子の積層状態図を示す。
図１１において本実施形態に係る半導体素子においては、トランジスタ（Tr.）２等を形成せず金属配線のみ形成して半導体インターポーザーとして用いる構成である。本実施形態に係る半導体インターポーザーはその半導体基板１の表面にはトランジスタ（Tr.）２が形成されずに金属配線だけが形成されており、表面（裏面）上に、半導体素子が実装された構造にすることができ、すなわち、半導体インターポーザーに本発明貫通電極を用いた構造となっており、これにより半導体インターポーザーからの電極取出しが簡単になり、低コスト、システムの小型化が可能になる。【００４８】
本実施形態に係る半導体インターポーザーの表面と裏面に、前記各実施形態に係る半導体素子が配置されて実装された半導体システムとすることで、半導体インターポーザーの表面と裏面を貫通する貫通電極を持つことにより、インターポーザーの表面と裏面に半導体素子を実装することが可能となり、実装密度の向上が計れる。
図１２を用いて本発明の半導体インターポーザーの表面及び裏面両面に半導体素子を実装した例を示す。貫通電極３０、３１、３２を有する半導体インターポーザー４９の上面に、DRAM５０及びFlash５１を積層し、裏面には、論理LSI５２、アナログLSI５３及びドライバーIC５４を実装している。上部積層メモリ群と下部実装LSIとは、半導体インターポーザー４９内の貫通電極で直接繋がる場合もあるし、半導体インターポーザー４９上の配線で繋がる場合もあり、自由な結線配線が可能となる。【００４９】
（その他の実施形態）
前記各実施形態においては、上記貫通電極の説明上は、P型Siの半導体基板１を用いたCMOS構造を例題に示したが、N型Siの半導体基板１を用いた場合も同様の構造が可能であり、NMOS構造、PMOS構造、バイポーラ構造、Bi-CMOS構造でも同様の貫通電極構造が可能である。半導体基板１がSiでなく、化合物半導体（ガリウム砒素、インヂウムアンチモン等）でも同様の構造が可能であり、同様の効果が得られることは明白である。【００５０】
前記半導体素子の積層を説明した各実施形態においては、裏面電極金属４０と表面電極金属を分けて説明を行ったが、完成時には同一の物であり、図１、図４の完成図で示した裏面電極金属４０は、裏面には付けずに、実装時に、下部の半導体素子（積層構造）、ボード、インターポーザー等の表面に電極金属を装着しておき、その上から実装したい半導体素子を取り付け（圧着、熱圧着等）しても良い。
【図１】
2005101476.tif 000002
【図２】
2005101476.tif 000003
【図３】
2005101476.tif 000004
【図４】
2005101476.tif 000005
【図５】
2005101476.tif 000006
【図６】
2005101476.tif 000007
【図７】
2005101476.tif 000008
【図８】
2005101476.tif 000009
【図９】
2005101476.tif 000010
【図１０】
2005101476.tif 000011
【図１１】
2005101476.tif 000012
【図１２】
2005101476.tif 000013
【図１３】
2005101476.tif 000014
【図１４】
2005101476.tif 000015
【図１５】
2005101476.tif 000016
【手続補正書】
【提出日】平成17年9月16日(2005.9.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】請求の範囲
【請求項１】単結晶半導体基板の表面から裏面までを貫通した貫通電極が形成され、当該貫通電極が半導体基板表面より上層の多層金属配線層に到達せずに形成され、
当該多層金属配線層が同一チップ上のトランジスタ間を結線することを目的とした金属配線の層である半導体素子。
【請求項２】単結晶半導体基板の表面から裏面までを貫通した貫通電極が形成され、当該貫通電極が半導体基板表面より上層の多層金属配線層を貫通することなく形成され、
当該多層金属配線層が同一チップ上のトランジスタ間を結線することを目的とした金属配線の層である半導体素子。
【請求項３】単結晶半導体基板の表面から裏面までを貫通した貫通電極が形成され、当該貫通電極が半導体基板表面より上層の多層金属配線層を貫通することなく形成され、
前記貫通電極の上部表面と多層金属配線層の最下部層の下部表面とが接合し、電気的に結線されていることを
特徴とする半導体素子。
【請求項４】前記請求項１に記載の半導体素子において、
前記貫通電極が前記多層金属配線層の金属材料よりも高い融点の金属材料からなり、当該貫通電極と半導体基板間に絶縁膜が形成されていることを
特徴とする半導体素子。
【請求項５】前記請求項２に記載の半導体素子において、
前記貫通電極が前記多層金属配線層の金属材料よりも高い融点の金属材料からなり、当該貫通電極と半導体基板間に絶縁膜が形成されていることを
特徴とする半導体素子。
【請求項６】前記請求項１ないし５のいずれかに記載の半導体素子において、
前記貫通電極は同一チップ内に複数あり、一の貫通電極が他の貫通電極の表面形状と異なることを
特徴とする半導体素子。
【請求項７】前記請求項１ないし５のいずれかに記載の半導体素子において、
前記半導体基板の表面上部に貫通電極埋め込み金属材料と異なる金属配線が形成され、半導体の配線領域に貫通電極が形成されていることを
特徴とする半導体素子。
【請求項８】前記請求項１ないし５のいずれかに記載の半導体素子において、
前記貫通電極から半導体基板の表面及び／又は裏面で電極取り出しを行うための取り出し口が１つの貫通電極につき複数の取り出し口又は電極を有することを
特徴とする半導体素子。
【請求項９】前記請求項１ないし５のいずれかに記載の半導体素子において、
金（Ａｕ）等の基板とオーミック接続の良い金属ボールを前記半導体基板裏面の貫通電極に直接配設することを
特徴とする半導体素子。
【請求項１０】前記請求項１ないし５のいずれかに記載の半導体素子において、
半導体素子表面のパッドの他に前記半導体基板裏面を貫通した貫通電極に導通したパッドを半導体基板裏面に形成することを
特徴とする半導体素子。
【請求項１１】前記請求項１０に記載の半導体素子において、
前記半導体素子表面のパッドを形成しないことを
特徴とする半導体素子。
【請求項１２】前記請求項１０に記載の半導体素子を最上層に配置し、下層に前記請求項１ないし５のいずれかに記載の半導体素子を記置して積層構造としていることを
特徴とする積層構造半導体システム。
【請求項１３】前記請求項１１に記載の半導体素子を最上層に配置し、下層に前記請求項１ないし５のいずれかに記載の半導体素子を記置して積層構造としていることを
特徴とする積層構造半導体システム。
【請求項１４】前記請求項１ないし５のいずれかに記載の半導体素子表面にＴｒ．を形成することなく金属配線のみ形成し、半導体基板裏面に貫通電極の取り出し電極のみ形成された構成であることを
特徴とする半導体インターポーザー。
【請求項１５】前記請求項１４に記載の半導体インターポーザーの表面と裏面に、前記請求項１ないし５のいずれかに記載の半導体素子が配置されて実装されていることを
特徴とする半導体システム。
【請求項１６】半導体基板表面より上層の多層金属配線層の形成する前に、半導体基板を開孔し、孔周りの半導体基板の内壁に酸化膜を成膜し、高融点金属を当該貫通電極孔に充填することにより貫通電極を形成する半導体素子製造方法。
【請求項１７】前記請求項１６に記載の半導体素子製造方法において、前記半導体基板を開孔するための開口エッチングプロセス処理は、半導体基板表面のトランジスタ構成要素形成前の基板に対して行われることを
特徴とする半導体素子製造方法。
【請求項１８】前記請求項１６に記載の半導体素子製造方法において、
前記半導体基板を開孔するための開口エッチングプロセス処理は、半導体基板表面のトランジスタ構成要素形成後前記多層金属配線層形成前の基板に対して行われることを
特徴とする半導体素子製造方法。
【請求項１９】前記請求項１５ないし１８のいずれかに記載の半導体素子製造方法において、
前記貫通電極形成時に半導体基板裏面まで貫通させずに所定の深さまでの貫通電極穴を形成し、後で半導体基板裏面を研削又は研磨することを
特徴とする半導体素子製造方法。
【国際調査報告】
2005101476.tif 000017
2005101476.tif 000018
2005101476.tif 000019