(57)【要約】【課題】検査対象トランジスタが複数ある場合でも、それらの通電検査を容易に行うことができる半導体集積回路を提供する。【解決手段】２つのＦＥＴ３Ｈ，３Ｌの間にＦＥＴ５，６を配置して直列回路を構成し、それらのＦＥＴ５，６は、ＦＥＴ３Ｈ，３Ｌがそれぞれの負荷４Ｈ，４Ｌに通電を行う通常動作時はオフ状態に設定され、ＦＥＴ３Ｈのドレインと、ＦＥＴ３Ｌのソースとにそれぞれ検査用プローブが接続されて通電を行う場合はオン状態に設定されることで、ＦＥＴ３Ｈ，３Ｌに一括して通電を行う経路を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
出力側に複数の接続用端子を有するトランジスタを複数備えて構成される半導体集積回路において、
前記複数の検査対象トランジスタの間に配置されて直列回路を構成し、通常動作時はオフ状態に設定され、前記検査対象トランジスタの前記接続用端子に検査用プローブが接続されて通電を行う場合はオン状態に設定され、前記複数の検査対象トランジスタに一括して通電可能な経路を形成する通電経路形成用トランジスタを備えたことを特徴とする半導体集積回路。
【請求項２】
前記通電経路形成用トランジスタの制御端子は、通常動作時にオフ状態に設定するように、抵抗素子を介して基準電位に接続されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記通電経路形成用トランジスタは、２つの検査トランジスタの間に複数直列に配置されていることを特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】
前記検査対象トランジスタの少なくとも２つは、それぞれ負荷と共に電源とグランドとの間に直列に接続されており、
前記検査対象トランジスタがオンした場合に流れる電流を、検出用抵抗に所定の電流比で流すことで検出する電流検出回路を備え、
前記検出用抵抗は、トリミング可能に構成されていることを特徴とする請求項１乃至３の何れかに記載の半導体集積回路。
【請求項５】
出力側に複数の接続用端子を有するトランジスタを複数備えて構成される半導体集積回路について、前記検査対象トランジスタの前記接続用端子に検査用プローブを接続して検査用の通電を行う検査方法において、
前記複数の検査対象トランジスタの間に通電経路形成用トランジスタを配置して直列回路を構成し、
前記検査対象トランジスタに通電を行う場合は、前記通電経路形成用トランジスタをオン状態にすることで、前記複数の検査対象トランジスタに一括して通電可能な経路を形成することを特徴とする半導体集積回路の検査方法。
【請求項６】
前記通電経路形成用トランジスタの制御端子を、通常動作時にオフ状態に設定するように、抵抗素子を介して基準電位に接続することを特徴とする請求項５記載の半導体集積回路の検査方法。
【請求項７】
前記通電経路形成用トランジスタを、２つの検査トランジスタの間に複数直列に配置することを特徴とする請求項５又は６記載の半導体集積回路の検査方法。
【請求項８】
前記検査対象トランジスタの少なくとも２つは、それぞれ負荷と共に電源とグランドとの間に直列に接続されており、
前記検査対象トランジスタがオンした場合に流れる電流を、検出用抵抗に所定の電流比で流すことで検出する電流検出回路を備えている場合に、
前記検査対象トランジスタに所定電流を流した状態で、前記検出用抵抗をトリミングすることを特徴とする請求項５乃至７の何れかに記載の半導体集積回路の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力側に複数の接続用端子を有するトランジスタを複数備えて構成される半導体集積回路、及びその半導体集積回路の検査方法に関する。
【背景技術】
【０００２】
例えば特許文献１には、図６に示す構成の負荷駆動回路が開示されている。この負荷駆動回路は、ＮチャネルのパワーＭＯＳＦＥＴである出力トランジスタＭｏと、電気負荷Ｌ、トランジスタＴ１およびＴ２からなる電流ミラー回路ＣＭや、ゲート駆動回路ＧＣ、電流検出トランジスタＭｓ、可変抵抗Ｒｔ等を備えている。
ゲート駆動回路ＧＣは、出力トランジスタＭｏと電流検出トランジスタＭｓのゲート電圧を制御する。オペアンプＯＰの出力端子には、電流ミラー回路ＣＭを構成するトランジスタＴ２を介して電流検出トランジスタＭｓが接続されており、トランジスタＭｓは、オペアンプＯＰの仮想接地作用によって出力トランジスタＭｏと等しく電圧降下するように構成されている。可変抵抗Ｒｔは、トランジスタＴ１のコレクタとグランドとの間に接続されている。尚、電流検出トランジスタＭｓ，オペアンプＯＰ，電流ミラー回路ＣＭ及び可変抵抗Ｒｔは、電流検出回路２０を構成している。
【０００３】
電流検出回路２０では、上記電流ミラー回路ＣＭの検出用トランジスタＴ１およびＴ２に流れる電流により、可変抵抗Ｒｔの端子間に生じる電圧（検出電圧値Ｖdet）に基づいて、出力トランジスタＭｏに流れる電流が検出される。この場合、出力トランジスタＭｏと電流検出トランジスタＭｓとの間のチャンネル比や、電流ミラー回路ＣＭを構成するトランジスタＴ１とトランジスタＴ２との比、さらには可変抵抗Ｒｔの抵抗値等が係数となって検出電圧値Ｖdetが決定される。これら係数のうち、可変抵抗Ｒｔの抵抗値は例えばレーザトリミング等により調整可能であり、上記抵抗値を調整することで、出力トランジスタＭｏに流れる電流量と検出電圧値Ｖdetとの関係（電流電圧特性）を調整する。
【０００４】
図７は、上記調整の一態様を示すものである。この図７は、出力トランジスタＭｏを搭載した半導体チップの電極構造と共に、検査装置との接続状態を模式的に示している。この半導体チップでは、出力トランジスタＭｏのドレイン（入力側）およびソース（出力側）に、複数の電極（パッド）Ｅｄ１〜Ｅｄ４およびＥｓ１〜Ｅｓ４が設けられており、何れに対しても検査用のプローブＰｄ１〜Ｐｄ４およびＰｓ１〜Ｐｓ４が接触可能な構造となっている。
【０００５】
この半導体チップ（ＩＣ）について上述の調整（電流電圧特性の調整）を実施する際には、まず、上記電極Ｅｄ１〜Ｅｄ４およびＥｓ１〜Ｅｓ４にそれぞれ検査用のプローブＰｄ１〜Ｐｄ４およびＰｓ１〜Ｐｓ４を接触させる。そして、これらプローブを通じて、検査ユニットＵＴにより、出力トランジスタＭｏのソース−ドレイン間に所要の電流を供給する。
上記電流（電流量Ｉ）を流した状態で、検出電圧値Ｖdetを計測しながら、出力トランジスタＭｏへ供給される「電流量Ｉ」と該計測される「検出電圧値Ｖdet」との関係が適切になるように、可変抵抗Ｒｔの抵抗値をトリミングする。
【０００６】
尚、特許文献１では、検査用のプローブＰｄ１〜Ｐｄ４，Ｐｓ１〜Ｐｓ４と、各電極Ｅｄ１〜Ｅｄ４，Ｅｓ１〜Ｅｓ４との接触抵抗がばらつくことで、出力トランジスタＭｏに供給する電流の内部における分布バランスが不均一となることを防止するため、検査ユニットＵＴには、検査用のプローブＰｄ１〜Ｐｄ４，Ｐｓ１〜Ｐｓ４のペア毎に電流源を備えるようにしている（Ｃur1d〜Ｃur4d，Ｃur1s〜Ｃur4s）。
【特許文献１】特開２００７−１０６３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ここで、１つの基板上に出力トランジスタＭｏが複数ある場合に、特許文献１に開示されている検査をそれらの出力トランジスタＭｏについて同時に行うには、多くの検査用プローブと電流源（電源）とが必要となり、それらが不足する場合には、複数回に分けて検査を行わざるをえず、検査時間が長引く場合がある。また、検査用プローブを各電極に同時に接触させるには、各トランジスタ間のレイアウトに制約が生じることも想定される。
【０００８】
本発明は上記事情に鑑みてなされたものであり、その目的は、検査対象トランジスタが複数ある場合でも、それらの通電検査を容易に行うことができる半導体集積回路、及びその半導体集積回路の検査方法を提供することにある。
【課題を解決するための手段】
【０００９】
請求項１記載の半導体集積回路によれば、複数の検査対象トランジスタの間に通電経路形成用トランジスタを配置して直列回路を構成し、その通電経路形成用トランジスタは、通常動作時はオフ状態に設定され、検査対象トランジスタの接続用端子に検査用プローブが接続されて通電を行う場合はオン状態に設定されることで、複数の検査対象トランジスタに一括して通電可能な経路を形成する。
このように構成すれば、半導体集積回路が、比較的大きな電力に対応するため複数の接続用端子を有するトランジスタを複数備えている場合でも、通電経路形成用トランジスタを介してそれらを直列に接続すれば、検査を行う場合は直列回路の上端と下端とに位置する検査対象トランジスタにだけプローブを接続して、一括して同じ電流値で通電を行うことができる。したがって、検査に要するプローブや電源の数を削減できると共に、検査に要する時間を短縮することができる。そして、複数の検査対象トランジスタをレイアウトする場合の制約もなくなる。
【００１０】
請求項２記載の半導体集積回路によれば、通電経路形成用トランジスタの制御端子を、通常動作時にオフ状態に設定するように抵抗素子を介して基準電位に接続するので、通常動作時には、前記制御端子に信号を与える必要がなくなる。
【００１１】
請求項３記載の半導体集積回路によれば、通電経路形成用トランジスタを、２つの検査トランジスタの間に複数直列に配置するので、例えば通電経路形成用トランジスタの１つが短絡故障した場合でも、その他のトランジスタにより短絡を防止することができる。
【００１２】
請求項４記載の半導体集積回路によれば、検査対象トランジスタの少なくとも２つを、それぞれ負荷と共に電源とグランドとの間に直列に接続し、電流検出回路は、検査対象トランジスタがオンした場合に流れる電流を検出用抵抗に所定の電流比で流すことで検出する。そして、検出用抵抗をトリミング可能に構成する。
したがって、例えば検査対象トランジスタを制御するため、当該トランジスタを介して負荷に通電される電流を、検出用抵抗の端子電圧で正確に検出する必要がある場合に、２つ以上の検査対象トランジスタを直列に接続すれば、所定の電流を通電した状態でそれぞれの検出用抵抗をトリミングすることができる。
【発明を実施するための最良の形態】
【００１３】
（第１実施例）
以下、本発明の第１実施例について図１乃至図３を参照して説明する。図２は、半導体集積回路１の構成を概略的に示すものである。半導体集積回路１は、内部に２つの負荷駆動回路２Ｈ，２Ｌを備えている。負荷駆動回路２Ｈは、ＮチャネルパワーＭＯＳＦＥＴ３Ｈ（検査対象トランジスタ）を備え、このＦＥＴ３Ｈのドレインは、通常動作時には、破線で示すように電源に接続され、ソースは負荷４Ｈを介してグランドに接続されるようになっており、ハイサイド駆動方式を採用している。一方、負荷駆動回路２Ｌは、ＮチャネルパワーＭＯＳＦＥＴ３Ｌ（検査対象トランジスタ）を備え、ＦＥＴ３Ｌのドレインは、通常動作時には、破線で示す負荷４Ｌを介して電源に接続され、ソースはグランドに接続されるようになっており、ロウサイド駆動方式を採用している。
【００１４】
これらのＦＥＴ３Ｈ，３Ｌは、具体的には図示しないが、例えば図６に示したものと同様のゲート駆動回路ＧＣによって駆動され、その通電電流は、電流検出回路２０（Ｈ，Ｌ）における可変抵抗Ｒｔの端子電圧として検出されるようになっている。
【００１５】
そして、本実施例では、ＦＥＴ３ＨのソースとＦＥＴ３Ｌのドレインとの間に、２つのＮチャネルＭＯＳＦＥＴ５，６（通電経路形成用トランジスタ）の直列回路が接続されている。これらのＦＥＴ５，６は、負荷駆動回路２Ｈ，２Ｌが、それぞれの負荷４Ｈ，４Ｌに通電を行う通常動作時にはオフ状態に維持され、ＦＥＴ３Ｈ，ＦＥＴ３Ｌに所定電流を通電して検査・調整を行う場合にオンされて、ＦＥＴ３Ｈ，ＦＥＴ３Ｌを直列に流れる通電経路を形成するようになっている。
【００１６】
図１は、図２に示すＦＥＴ３，５，６を中心に示すものである。ＦＥＴ３Ｈ，３Ｌは、大電力を扱うパワー系の素子であり、ソース，ドレインがそれぞれ例えば４端子（パッド）ずつ設けられている。両者の間に接続されるＦＥＴ５，６のゲート（制御端子）は、抵抗素子７，８を介してプルダウンされており、検査時にはハイレベルの駆動信号が与えられてオンされるようになっている。また、図３は、ＦＥＴ３，５，６を集積回路として構成する場合のレイアウトを示している。
【００１７】
次に、本実施例の作用ついて説明する。ＦＥＴ３Ｈ，３Ｌに所定の電流を流して検査を行う場合、例えば図６に示す回路と同様にして可変抵抗Ｒｔのトリミングを行う場合には、ＦＥＴ３Ｈのドレインと、ＦＥＴ３Ｌのソースとにそれぞれ検査用プローブを各４本ずつ接触させる。そして、ＦＥＴ５，６のゲートに駆動信号を与えてこれらをオンさせ、電流源により、ＦＥＴ３ＨのドレインからそれぞれＩ／４ずつ電流を供給し（ソース）、ＦＥＴ３ＬのソースよりそれぞれＩ／４ずつ電流を取り出す（シンク）。これにより、ＦＥＴ３Ｈ，３Ｌに所定の電流を一括して通電することが可能となっている。
【００１８】
以上のように本実施例によれば、２つのＦＥＴ３Ｈ，３Ｌの間にＦＥＴ５，６を配置して直列回路を構成し、それらのＦＥＴ５，６は、ＦＥＴ３Ｈ，３Ｌがそれぞれの負荷４Ｈ，４Ｌに通電を行う通常動作時はオフ状態に設定され、ＦＥＴ３Ｈのドレインと、ＦＥＴ３Ｌのソースとにそれぞれ検査用プローブが接続されて通電を行う場合はオン状態に設定されることで、ＦＥＴ３Ｈ，３Ｌに一括して通電を行う経路を形成する。したがって、検査に要するプローブや電源の数を削減できると共に、検査に要する時間を短縮することができる。そして、複数のＦＥＴ３Ｈ，３Ｌをレイアウトする場合の制約もなくなる。
【００１９】
また、ＦＥＴ５，６のゲートを、通常動作時にオフ状態に設定するように抵抗素子７，８を介してグランド（基準電位）に接続するので、通常動作時には各ゲートに信号を与える必要がなくなる。更に、２つのＦＥＴ５，６を直列に配置することで、何れか１つが短絡故障した場合でも、他方のＦＥＴにより短絡を防止することができる。更に、ＦＥＴ５，６のソース，ドレイン間に寄生ダイオードが存在する場合には、それらのダイオードを環流用などに使用することができる。
【００２０】
加えて、ＦＥＴ３Ｈ，３Ｌを、それぞれ負荷と共に電源とグランドとの間に直列に接続し、電流検出回路２０（Ｈ，Ｌ）は、ＦＥＴ３Ｈ，３Ｌがオンした場合に流れる電流を検出用抵抗Ｒｔに所定の電流比で流すことで検出し、その検出用抵抗Ｒｔをトリミング可能に構成するので、ＦＥＴ３Ｈ，３Ｌに一括して所定の電流を通電した状態で、それぞれの検出用抵抗Ｒｔのトリミングを行うことができる。
【００２１】
（第２実施例）
図４は本発明の第２実施例を示すものであり、第１実施例の構成をより多くの駆動トランジスタについて拡張した場合を概念的に示すものである。第２実施例の半導体集積回路１１は、９個のパワーＭＯＳＦＥＴ１２（ａ〜ｉ，駆動ＭＯＳ，検査対象トランジスタ）を備えており、それらの間を接続する太い線は、第１実施例におけるＦＥＴ５，６のような通電経路形成用トランジスタがオンすることで形成される通電経路を示している。また、「信号」は、各通電経路形成用トランジスタに与える駆動信号である。
【００２２】
この場合、例えばＦＥＴ１２ａ→１２ｂ→１２ｃで流れる通電経路や、ＦＥＴ１２ａ→１２ｄ→１２ｇで流れる通電経路、更に、ＦＥＴ１２ａ→１２ｄ→１２ｇ→１２ｈ→１２ｉ流れる通電経路、ＦＥＴ１２ａ→１２ｄ→１２ｅ→１２ｆ→１２ｈで流れる通電経路などが形成可能となっている。
以上のように構成される第２実施例によれば、半導体集積回路１１がより多くのパワーＭＯＳＦＥＴ１２を備えている場合でも、それらの間に通電経路形成用トランジスタを配置することで、３個以上のＦＥＴ１２を直列に接続する通電経路を形成し、それらに一括して通電した状態で検査を行うことができる。
【００２３】
（第３実施例）
図５は本発明の第３実施例であり、第２実施例と異なる部分について説明する。第３実施例の半導体集積回路１１Ａは、第２実施例と同様に９個のＦＥＴ１２（ａ〜ｉ）を備えている場合に、それらを図中横方向に接続する通電経路形成用トランジスタを削除している。すなわち、ＦＥＴ１２ａ→１２ｄ→１２ｇ，ＦＥＴ１２ｂ→１２ｅ→１２ｈ，ＦＥＴ１２ｃ→１２ｆ→１２ｉで流れる通電経路は形成しない。
【００２４】
それに替えて、ＦＥＴ１２ｃ→１２ｄ，ＦＥＴ１２ｆ→１２ｇで流れる通電経路を形成するように、通電経路形成用トランジスタを配置している。これにより、９個のＦＥＴ１２（ａ〜ｉ）を全て直列に接続する通電経路を形成することができる。
以上のように構成される第３実施例によれば、半導体集積回路１１Ａが備える１２個のパワーＭＯＳＦＥＴ１２を全て直列に接続するように通電経路形成用トランジスタを配置したので、それらの全てに一括して通電した状態で検査を行うことができる。
【００２５】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
ＦＥＴ３のドレイン，ソースの端子数は、２，３でも、５以上であっても良い。
ハイサイドの駆動トランジスタは、ＰチャネルパワーＭＯＳＦＥＴでも良い。また、通電経路形成用トランジスタをＰチャネルＭＯＳＦＥＴで構成しても良い。
トランジスタは、バイポーラトランジスタやＩＧＢＴ（Insulated Gate Bipolar Transistor）であっても良い。
通電経路形成用トランジスタは、１つでも、３つ以上を直列に接続しても良い。
必ずしも特許文献１のように、駆動トランジスタの複数の端子に通電を行う電流源を分ける必要はなく、特許文献１の図４，図５に示すように、共通の電流源を用いても良い。
また、必ずしも、電流検出回路２０を備えて抵抗Ｒｔをトリミングするものに適用する必要はなく、駆動トランジスタに所定の電流を通電した状態で検査を行う必要がある半導体集積回路であれば適用が可能である。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１実施例であり、図２に示すＦＥＴを中心に示す図
【図２】半導体集積回路の構成を概略的に示す図
【図３】各ＦＥＴを集積回路として構成する場合のレイアウトを示す図
【図４】本発明の第２実施例であり、第１実施例の構成を、より多くの駆動トランジスタについて拡張した場合を概念的に示す図
【図５】本発明の第３実施例を示す図４相当図
【図６】特許文献１に開示されている負荷駆動回路の構成を示す図
【図７】可変抵抗のトリミングを行う場合の、半導体チップと検査装置との接続状態を模式的に示す図
【符号の説明】
【００２７】
図面中、１は半導体集積回路、３はＮチャネルパワーＭＯＳＦＥＴ（検査対象トランジスタ）、５，６はＮチャネルＭＯＳＦＥＴ（通電経路形成用トランジスタ）、７，８は抵抗素子、１１は半導体集積回路、１２はパワーＭＯＳＦＥＴ、２０は電流検出回路、Ｒｔは可変抵抗（検出用抵抗素子）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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