(57)【要約】  各強誘電体キャパシタ（１０１）を取り囲むようにしてシールリング（１０２）が形成されている。また、複数の強誘電体キャパシタ（１０１）を取り囲むようにしてシールリング（１０３）が形成されている。更に、強誘電体キャパシタ（１０１）のすべてを取り囲むようにして、かつダイシングライン（１１０）の内側にダイシングライン（１１０）に沿ってシールリング（１０４）が形成されている。
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された複数の強誘電体キャパシタと、
前記複数の強誘電体キャパシタのうちから選択された１個以上を取り囲む複数の第１のシールリングと、
を有することを特徴とする半導体装置。
【請求項２】
複数の前記第１のシールリングのうちから選択された２個以上を取り囲む第２のシールリングを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のシールリングは、ダイシングラインに沿って形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
複数の前記第１のシールリングのうちから選択された２個以上を取り囲む複数の第２のシールリングと、
前記複数個の強誘電体キャパシタのすべてを取り囲むと共に、前記第２のシールリングのすべてを取り囲む第３のシールリングを有することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第３のシールリングは、ダイシングラインに沿って形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１のシールリングは、前記強誘電体キャパシタと同じ層及びその上層に形成された金属膜を有することを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第１のシールリングは、前記強誘電体キャパシタより下層に形成された金属膜を更に有することを特徴とする請求項６に記載の半導体装置。
【請求項８】
複数の配線層を有し、
前記第１のシールリングは、前記複数の配線層のうちで最も上層に位置するものと同じ高さまで延びていることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記第２のシールリングは、前記強誘電体キャパシタと同じ層及びその上層に形成された金属膜を有することを特徴とする請求項２に記載の半導体装置。
【請求項１０】
前記第２のシールリングは、前記強誘電体キャパシタより下層に形成された金属膜を更に有することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
複数の配線層を有し、
前記第２のシールリングは、前記複数の配線層のうちで最も上層に位置するものと同じ高さまで延びていることを特徴とする請求項２に記載の半導体装置。
【請求項１２】
前記第３のシールリングは、前記強誘電体キャパシタと同じ層及びその上層に形成された金属膜を有することを特徴とする請求項４に記載の半導体装置。
【請求項１３】
前記第３のシールリングは、前記強誘電体キャパシタより下層に形成された金属膜を更に有することを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
複数の配線層を有し、
前記第３のシールリングは、前記複数の配線層のうちで最も上層に位置するものと同じ高さまで延びていることを特徴とする請求項４に記載の半導体装置。
【請求項１５】
半導体基板の上方に複数の強誘電体キャパシタを形成する工程と、
前記複数の強誘電体キャパシタのうちから選択された１個以上を取り囲む複数の第１のシールリングを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１６】
前記第１のシールリングを形成する工程において、
複数の前記第１のシールリングのうちから選択された２個以上を取り囲む第２のシールリングを、前記第１のシールリングと並行して形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第１のシールリングを形成する工程において、
複数の前記第１のシールリングのうちから選択された２個以上を取り囲む複数の第２のシールリングと、前記複数個の強誘電体キャパシタのすべてを取り囲むと共に、前記第２のシールリングのすべてを取り囲む第３のシールリングと、を、前記第１のシールリングと並行して形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１８】
前記第１のシールリングを形成する工程は、前記強誘電体キャパシタと同じ層及びその上層に、複数の金属膜を形成する工程を有することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１９】
複数の配線層を形成する工程を有し、
前記第１のシールリングを、前記複数の配線層のうちで最も上層に位置するものと同じ高さまで延ばすことを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項２０】
前記強誘電体キャパシタを形成する工程の前に、
前記半導体基板の上方に、前記第１のシールリングの少なくとも一部と接続される金属膜を形成する工程を有することを特徴とする請求項１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを備えた不揮発性メモリに好適な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、メモリ等の半導体装置では、例えば特許文献１（特開２０００−２７７４６５号公報）に記載されているように、ダイシングラインに沿ってシールリング（耐湿リング）が形成されている。このようなシールリングは、外部からの水分の滲入を防止するために形成されている。【０００３】
しかしながら、強誘電体キャパシタを備えたメモリである強誘電体メモリでは、このようなシールリングだけでは、吸湿による強誘電体キャパシタの劣化を十分に防止することが困難となっている。【０００４】
【特許文献１】特開２０００−２７７４６５号公報
【発明の開示】
【０００５】
本発明の目的は、吸湿に伴う強誘電体キャパシタの劣化をより抑制することができる半導体装置及びその製造方法を提供することにある。
【０００６】
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【０００７】
本発明に係る半導体装置には、半導体基板と、前記半導体基板の上方に形成された複数の強誘電体キャパシタと、前記複数の強誘電体キャパシタのうちから選択された１個以上を取り囲む複数の第１のシールリングと、が設けられている。
【０００８】
本発明に係る半導体装置の製造方法では、半導体基板の上方に複数の強誘電体キャパシタを形成した後、前記複数の強誘電体キャパシタのうちから選択された１個以上を取り囲む複数のシールリングを形成する。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
【図２Ａ】図２Ａは、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｂ】図２Ｂは、図２Ａに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｃ】図２Ｃは、図２Ｂに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｄ】図２Ｄは、図２Ｃに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｅ】図２Ｅは、図２Ｄに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｆ】図２Ｆは、図２Ｅに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｇ】図２Ｇは、図２Ｆに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図３】図３は、本発明の実施形態に係る強誘電体メモリにおける強誘電体キャパシタと各シールリングとの関係を示すレイアウト図である。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。【００１１】
このメモリセルアレイには、一の方向に延びる複数本のビット線３、並びにビット線３が延びる方向に対して垂直な方向に延びる複数本のワード線４及びプレート線５が設けられている。また、これらのビット線３、ワード線４及びプレート線５が構成する格子と整合するようにして、複数個の強誘電体メモリのメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１及びＭＯＳトランジスタ２が設けられている。【００１２】
ＭＯＳトランジスタ２のゲートはワード線４に接続されている。また、ＭＯＳトランジスタ２の一方のソース・ドレインはビット線３に接続され、他方のソース・ドレインは強誘電体キャパシタ１の一方の電極に接続されている。そして、強誘電体キャパシタ１の他方の電極がプレート線５に接続されている。なお、各ワード線４及びプレート線５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。同様に、各ビット線３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。ワード線４及びプレート線５が延びる方向、ビット線３が延びる方向は、夫々行方向、列方向とよばれることがある。【００１３】
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。【００１４】
次に、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法について説明する。但し、ここでは、便宜上、各メモリセルの断面構造については、その製造方法と共に説明する。図２Ａ乃至図２Ｇは、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。また、図３は、本発明の実施形態に係る強誘電体メモリにおける強誘電体キャパシタと各シールリングとの関係を示すレイアウト図である。【００１５】
先ず、図２Ａに示すように、シリコン基板等の半導体基板１１の表面に、例えばＳＴＩ（shallow trench isolation）により素子分離領域１２を形成する。次いで、素子分離領域１２により区画された素子活性領域において、半導体基板１１の表面にウェル１３を形成する。続いて、ゲート絶縁膜１７、ゲート電極１８、シリサイド層１９、ソース・ドレイン拡散層１５、サイドウォール２０及びシリサイド層１６をウェル１３の表面に形成することにより、ＭＯＳトランジスタ１４を形成する。このＭＯＳトランジスタ１４が、図１におけるＭＯＳトランジスタ２に相当する。なお、各ＭＯＳトランジスタ１４には、２個のソース・ドレイン拡散層１５を形成するが、その一方は、２個のＭＯＳトランジスタ１４間で共有させる。【００１６】
次に、全面にシリコン酸窒化膜２１を、ＭＯＳトランジスタ１４を覆うようにして形成し、更に全面にシリコン酸化膜２２を、例えば有機ＣＶＤ法により形成する。シリコン酸窒化膜２１は、シリコン酸化膜２２を形成する際のゲート絶縁膜１７等の水素劣化を防止するために形成されている。【００１７】
その後、図２Ｂに示すように、各シリサイド層１６まで到達するコンタクトホールをシリコン酸化膜２２及びシリコン酸窒化膜２１に形成することにより、プラグコンタクト部を開口する。そして、コンタクトホール内に、グルー膜２３として、５０ｎｍのＴｉＮ膜及び３０ｎｍのＴｉ膜からなる積層膜を形成した後、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰ（化学機械的研磨）を行って平坦化することにより、Ｗプラグ２４を形成する。平坦化終了後、ＮＨ３ガスを用いたプラズマにて、シリコン酸化膜２２（層間絶縁膜）の表面を若干窒化する。【００１８】
また、半導体基板１１の上方には、後に強誘電体キャパシタが形成される個別キャパシタ領域が複数存在するが、これらの個別キャパシタ領域を複数の群に区画してキャパシタブロックを定め、Ｗプラグ２４用のコンタクトホールの形成と並行して、各個別キャパシタ領域の周囲及び各キャパシタブロックの周囲において、素子分離領域１２まで到達するシール孔を形成する。更に、グルー膜２３及びＷプラグ２４の形成と並行して、シール孔内にグルー膜２３ｒ及びＷ膜２４ｒを形成する。なお、シール孔は、あくまでも素子分離領域１２まで到達するようにして形成し、ＭＯＳトランジスタ１４等が存在する素子活性領域内には形成しない。【００１９】
次いで、図２Ｃに示すように、全面に下部電極膜２５、強誘電体膜２６及び上部電極膜２７を順次形成する。下部電極膜２５の形成に当たっては、例えば、厚さが１０ｎｍのＴｉ膜及び厚さが１５０ｎｍのＩｒ膜をスパッタ法により順次成膜する。強誘電体膜２６としては、例えばＰＺＴ膜をＭＯＣＶＤ法により形成することができ、その厚さは、例えば１２０ｎｍとする。上部電極膜２７の形成に当たっては、ＩｒＯｘ膜を成膜した後に、炉内でのアニールを行い、その後ＩｒＯ２膜を成膜する。ＩｒＯｘ膜及びＩｒＯ２膜は、例えばスパッタ法により形成する。【００２０】
ＩｒＯｘ膜の成膜後に行うアニールは、ＩｒＯｘ膜の成膜による強誘電体膜２６の損傷を回復するための回復アニールである。この回復アニールとしては、例えば５５０℃でＯ２雰囲気の炉内アニールを６０分間行う。【００２１】
続いて、パターニング及びエッチング技術を用いて、上部電極膜２７、強誘電体膜２６及び下部電極膜２５を加工することにより、上部電極膜２７を上部電極とし、下部電極膜２５を下部電極とし、これらの間に強誘電体膜２６が挟まれたスタック構造の強誘電体キャパシタを形成する。この強誘電体キャパシタが、図１における強誘電体キャパシタ１に相当する。なお、この加工では、例えばプラズマＴＥＯＳ（tetraethyl orthosilicate）膜及びＴｉＮ膜の積層膜（図示せず）をハードマスクとして使用し、上部電極膜２７、強誘電体膜２６及び下部電極膜２５を一括してエッチングする。【００２２】
次に、強誘電体キャパシタを覆うアルミナ保護膜２８を全面に形成する。アルミナ保護膜２８は、例えばＣＶＤ法により形成し、その厚さは、例えば５乃至２０ｎｍ、本実施形態では１０ｎｍとする。アルミナ保護膜２８のステップカバレッジは良好である。続いて、５５０℃でＯ２雰囲気の炉内アニールを６０分間行うことにより、強誘電体膜２６に生じたエッチングダメージを回復させる。【００２３】
次いで、図２Ｄに示すように、全面に層間絶縁膜２９を成膜した後、これをＣＭＰにより平坦化する。層間絶縁膜２９としては、例えばシリコン酸化膜を成膜する。ＣＭＰ後の残し膜厚は、例えば上部電極２７上で４００ｎｍとする。【００２４】
続いて、図２Ｅに示すように、パターニング及びエッチング技術を用いて、層間絶縁膜２９及びアルミナ保護膜２８に、２個のＭＯＳトランジスタ１４により共有されたシリサイド層１６に接続されたＷプラグ２４まで到達するコンタクトホールを形成する。次に、このコンタクトホール内にグルー膜３０として、例えば５０ｎｍのＴｉＮ膜を形成した後、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰを行って平坦化することにより、Ｗプラグ３１を形成する。その後、例えば３５０℃でＮ２プラズマに層間絶縁膜２９及びＷプラグ３１の表面を晒す。このプラズマ処理の時間は、例えば１２０秒間である。【００２５】
また、Ｗプラグ３１用のコンタクトホールの形成と並行して、各個別キャパシタ領域の周囲及び各キャパシタブロックの周囲において、Ｗ膜２４ｒ又はシリコン酸化膜２２まで到達するシール孔を形成する。更に、グルー膜３０及びＷプラグ３１の形成と並行して、シール孔内にグルー膜３０ｒ及びＷ膜３１ｒを形成する。なお、シール孔は、配線が形成される領域内には形成しない。【００２６】
次いで、全面にＷ酸化防止膜（図示せず）を形成する。Ｗ酸化防止膜としては、例えばＳｉＯＮ膜を使用することができ、その厚さは例えば１００ｎｍ程度とする。そして、パターニング及びエッチング技術を用いて、図２Ｆに示すように、Ｗ酸化防止膜及び層間絶縁膜２９に、上部電極膜２７まで到達するコンタクトホールと、下部電極膜２５まで到達するコンタクトホール（図示せず）とを形成する。続いて、層間絶縁膜２９の堆積時の水素による損傷及びエッチングによる損傷を回復させるためのアニールを施す。このアニールは、例えば５５０℃でＯ２雰囲気の炉内アニールとしてもよく、その時間は例えば６０分間である。このアニールの後、Ｗ酸化防止膜をエッチバックにより除去する。【００２７】
次に、グルー膜、配線材料膜及びグルー膜を順次堆積する。下層のグルー膜としては、例えば厚さが７０ｎｍのＴｉＮ膜と５ｎｍのＴｉ膜との積層膜を形成し、配線材料膜としては、例えば厚さが４００ｎｍのＡｌ−Ｃｕ合金膜を形成し、上層のグルー膜としては、例えば厚さが３０ｎｍのＴｉＮ膜と６０ｎｍのＴｉ膜との積層膜を形成する。【００２８】
次いで、上層のグルー膜上に反射防止膜（図示せず）を塗布により形成し、更にレジストを塗布する。続いて、レジスト膜を配線パターンに整合するように加工し、加工後のレジスト膜をマスクとして、反射防止膜、上層のグルー膜、配線材料膜及び下層のグルー膜をエッチングする。反射防止膜としては、例えばＳｉＯＮ膜を形成し、その厚さは例えば３０ｎｍ程度とする。このようなエッチングにより、図２Ｆに示すように、Ｗプラグ３１及び／又は上部電極膜２７に電気的に接続されるグルー膜３２、配線３３及びグルー膜３４が形成されると共に、Ｗ膜３１ｒの上方にグルー膜３２ｒ、金属膜３３ｒ及びグルー膜３４ｒが形成される。【００２９】
その後、図２Ｇに示すように、全面に層間絶縁膜３５を成膜した後、これをＣＭＰにより平坦化する。層間絶縁膜３５としては、例えばシリコン酸化膜を成膜する。続いて、パターニング及びエッチング技術を用いて、層間絶縁膜３５に、グルー膜３４まで到達するコンタクトホールを形成する。次に、このコンタクトホール内にグルー膜３６として、例えば５０ｎｍのＴｉＮ膜を形成した後、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰを行って平坦化することにより、Ｗプラグ３７を形成する。【００３０】
また、Ｗプラグ３７用のコンタクトホールの形成と並行して、各個別キャパシタ領域の周囲及び各キャパシタブロックの周囲において、グルー膜３４ｒまで到達するシール孔を形成する。更に、グルー膜３６及びＷプラグ３７の形成と並行して、シール孔内にグルー膜３６ｒ及びＷ膜３７ｒを形成する。なお、シール孔は、配線が形成される領域内には形成しない。【００３１】
その後、更に上層の配線及び層間絶縁膜等を形成する。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。なお、上層配線の形成に際しては、例えば、上部電極膜２７に接続された配線３３がプレート線に接続されるようにし、２個のＭＯＳトランジスタ１４により共有されたシリサイド層１６に接続された配線３３がビット線に接続されるようにする。ゲート電極１８については、それ自体をワード線としてもよく、また、上層配線において、ゲート電極１８がワード線に接続されるようにしてもよい。【００３２】
また、グルー膜２３ｒ、３０ｒ、３２ｒ、３４ｒ及び３６ｒ並びにW膜２４ｒ、３１ｒ、３３ｒ及び３７ｒは、半導体基板１１上に形成された素子には接続せず、シールリングの一部とする。【００３３】
このようにして製造された本実施形態に係る強誘電体メモリでは、図３に示すように、各強誘電体キャパシタ１０１（図１中の強誘電体キャパシタ１に相当する）を取り囲むようにしてシールリング（第１のシールリング）１０２が形成され、例えば１０個の強誘電体キャパシタ１０１を取り囲むようにしてシールリング（第２のシールリング）１０３が形成され、更に、強誘電体キャパシタ１０１のすべてを取り囲むようにして、かつダイシングライン１１０の内側にダイシングライン１１０に沿ってシールリング（第３のシールリング）１０４が形成されている。【００３４】
従って、シールリング１０４によって、外部からの吸湿が抑制されると共に、シールリング１０２及び１０３によって、内部の層間絶縁膜から放出される水分の強誘電体キャパシタ１０１までの拡散も抑制される。この結果、吸湿による強誘電体キャパシタ１０１の劣化が抑制される。【００３５】
また、このような強誘電体メモリを製造するに当たっては、従来の強誘電体キャパシタを製造する際に用いるレチクル等のパターンを変更すればよく、特に工程数を増加させる必要はない。【００３６】
従来の構造では、層間絶縁膜からの放出される水分による強誘電体キャパシタの劣化を抑制するためには、層間絶縁膜に含まれる水分を低減する必要がある。しかし、水分を低減するために有効な高パワーでの成膜を行うと、既に形成されている強誘電体キャパシタに損傷が生じてしまう。これに対し、本実施形態では、層間絶縁膜中の水分を従来ほど下げなくとも、強誘電体キャパシタの劣化を抑制することができるため、上述のような損傷の発生を回避することが可能である。【００３７】
なお、上述の実施形態では、３重のシールリングが設けられているが、例えばシールリング１０２又は１０３が設けられていなくてもよい。シールリング１０２が設けられていない場合、シールリング１０３が、請求の範囲における第１のシールリングに相当し、シールリング１０４が、第２のシールリングに相当する。また、シールリング１０３が設けられていない場合、シールリング１０２が、請求の範囲における第１のシールリングに相当し、シールリング１０４が、第２のシールリングに相当する。また、より多重のシールリングが設けられていてもよい。【００３８】
また、シールリングは、強誘電体キャパシタよりも下層まで延びている必要はないが、より高い耐湿性を得るためには、素子分離領域まで延びていることが好ましい。【００３９】
更に、シールリングを構成する材料は、水分の拡散を防止できるものであれば限定されず、例えば金属材料を用いることが好ましい。
【産業上の利用可能性】
【００４０】
以上詳述したように、本発明によれば、強誘電体キャパシタの周囲に存在する層間絶縁膜等の膜中からの水分の強誘電体キャパシタへの滲入を抑制することができる。従って、強誘電体キャパシタの性能の劣化を抑制することができる。
【図１】
2005117120.tif 000003
【図２Ａ】
2005117120.tif 000004
【図２Ｂ】
2005117120.tif 000005
【図２Ｃ】
2005117120.tif 000006
【図２Ｄ】
2005117120.tif 000007
【図２Ｅ】
2005117120.tif 000008
【図２Ｆ】
2005117120.tif 000009
【図２Ｇ】
2005117120.tif 000010
【図３】
2005117120.tif 000011
【手続補正書】
【提出日】平成18年11月27日(2006.11.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された複数の強誘電体キャパシタと、
前記複数の強誘電体キャパシタのうちから選択された１個以上を取り囲む複数の第１のシールリングと、
を有することを特徴とする半導体装置。
【請求項２】
複数の前記第１のシールリングのうちから選択された２個以上を取り囲む第２のシールリングを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
複数の前記第１のシールリングのうちから選択された２個以上を取り囲む複数の第２のシールリングと、
前記複数個の強誘電体キャパシタのすべてを取り囲むと共に、前記第２のシールリングのすべてを取り囲む第３のシールリングを有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
複数の配線層を有し、
前記第１のシールリングは、前記複数の配線層のうちで最も上層に位置するものと同じ高さまで延びていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
複数の配線層を有し、
前記第２のシールリングは、前記複数の配線層のうちで最も上層に位置するものと同じ高さまで延びていることを特徴とする請求項２に記載の半導体装置。
【請求項６】
複数の配線層を有し、
前記第３のシールリングは、前記複数の配線層のうちで最も上層に位置するものと同じ高さまで延びていることを特徴とする請求項３に記載の半導体装置。
【請求項７】
半導体基板の上方に複数の強誘電体キャパシタを形成する工程と、
前記複数の強誘電体キャパシタのうちから選択された１個以上を取り囲む複数の第１のシールリングを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記第１のシールリングを形成する工程において、
複数の前記第１のシールリングのうちから選択された２個以上を取り囲む第２のシールリングを、前記第１のシールリングと並行して形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１のシールリングを形成する工程において、
複数の前記第１のシールリングのうちから選択された２個以上を取り囲む複数の第２のシールリングと、前記複数個の強誘電体キャパシタのすべてを取り囲むと共に、前記第２のシールリングのすべてを取り囲む第３のシールリングと、を、前記第１のシールリングと並行して形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
複数の配線層を形成する工程を有し、
前記第１のシールリングを、前記複数の配線層のうちで最も上層に位置するものと同じ高さまで延ばすことを特徴とする請求項７に記載の半導体装置の製造方法。
【国際調査報告】
2005117120.tif 000012
2005117120.tif 000013