(57)【要約】  半導体基板１０上に形成され、絶縁膜１２，２４中に電荷蓄積体としての複数の微粒子１６を有する電荷蓄積層２６と、電荷蓄積層２６上に形成されたゲート電極３０とを有する半導体記憶装置において、微粒子１６が、金属酸化物又は金属窒化物により構成されている。【特許請求の範囲】
【請求項１】
半導体基板上に形成され、絶縁膜中に電荷蓄積体としての複数の微粒子を有する電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを有する半導体記憶装置であって、
前記微粒子は、金属酸化物又は金属窒化物により構成されている
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
複数の前記微粒子は、前記電荷蓄積層中において、前記半導体基板から等しい距離で２次元状に分布している
ことを特徴とする半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置において、
前記電荷蓄積層中に、２次元状に分布した前記微粒子の層が２層以上形成されている
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体記憶装置において、
前記微粒子は、平均粒径が４ｎｍ以下である
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体記憶装置において、
前記微粒子は、１×１０１２個／ｃｍ２より大きい面密度で形成されている
ことを特徴とする半導体記憶装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体記憶装置において、
前記微粒子は、絶縁性である
ことを特徴とする半導体記憶装置。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体記憶装置において、
前記金属酸化物又は前記金属窒化物は、自己凝集性を有する物質である
ことを特徴とする半導体記憶装置。
【請求項８】
請求項１乃至７のいずれか１項に記載の半導体記憶装置において、
前記微粒子は、酸化ハフニウムを成分に含む
ことを特徴とする半導体記憶装置。
【請求項９】
半導体基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、金属酸化物又は金属窒化物よりなる金属化合物膜を形成する工程と、
熱処理により前記金属化合物膜を自己凝集させ、前記金属酸化物又は前記金属窒化物よりなる複数の微粒子を形成する工程と、
前記微粒子が形成された前記第１の絶縁膜上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上にゲート電極を形成する工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項１０】
請求項９記載の半導体記憶装置の製造方法において、
前記絶縁膜を形成する工程の後に、前記金属化合物膜を形成する工程から前記第２の絶縁膜を形成する工程までを繰り返し行う
ことを特徴とする半導体記憶装置の製造方法。
【請求項１１】
半導体基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、金属酸化物又は金属窒化物よりなる金属化合物膜を形成する工程と、
前記金属化合物膜上に、第２の絶縁膜を形成する工程と、
熱処理により前記金属化合物膜を自己凝集させ、前記金属酸化物又は前記金属窒化物よりなる複数の微粒子を形成する工程と、
前記第２の絶縁膜上にゲート電極を形成する工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項１２】
請求項１１記載の半導体記憶装置の製造方法において、
前記第２の絶縁膜を形成する工程の後に、前記金属化合物膜を形成する工程及び前記第２の絶縁膜を形成する工程を繰り返し行う
ことを特徴とする半導体記憶装置の製造方法。
【請求項１３】
請求項９乃至１２のいずれか１項に記載の半導体記憶装置の製造方法において、
前記金属化合物膜の膜厚により、前記微粒子の粒径を制御する
ことを特徴とする半導体記憶装置の製造方法。
【請求項１４】
請求項９乃至１３のいずれか１項に記載の半導体記憶装置の製造方法において、
前記金属化合物膜を形成する工程では、アモルファス状態の前記金属化合物膜を形成する
ことを特徴とする半導体記憶装置の製造方法。
【請求項１５】
請求項９乃至１４のいずれか１項に記載の半導体記憶装置の製造方法において、
前記金属化合物膜は、酸化ハフニウムを成分に含む膜である
ことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に係り、特に、ナノドットやナノ粒子等に電荷を蓄積することにより情報を記憶する半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ナノテクノロジーという分野が注目されている。この分野は、ナノメートルサイズの物質や微粒子を用いてマクロな状態では見られなかった現象または不可能であった現象を利用した技術に関するものである。その中で、ナノドットやナノ粒子に電荷を蓄積することにより情報を記憶する記憶装置が提案されている。【０００３】
ナノドットやナノ粒子を用いた記憶装置の代表的なものとして、シリコンナノクリスタルを用いた記憶装置が注目されている。シリコンナノクリスタルを用いた記憶装置は、シリコン基板上の絶縁膜中にシリコンの微粒子を形成し、その微粒子中に電荷を蓄積することでメモリー動作させるというものである。【０００４】
ナノドットやナノ粒子を用いた記憶装置は、例えば特許文献１〜３に記載されている。
【特許文献１】特開平１１−０４０８０９号公報
【特許文献２】特開２０００−０２２００５号公報
【特許文献３】特開２００４−１１１７３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、シリコンナノクリスタルは、微粒子のサイズが最小でも６〜１０ｎｍ程度にしかならず、面密度も１×１０１２ｃｍ−２程度が限界であった。この程度の大きさ及び面密度では１セル（１ビット）当たりのドット数が少なくなり、今後のデバイスの微細化に対応できない。例えば４５ｎｍ世代のデバイスでは、上記面密度から換算すると１セル当たりのドット数は２０個となる。この場合、プロセスのばらつきでドット数が例えば２個変化すると、蓄積電荷量は１０％も変化してしまうことになり、微細化の限界がすぐに来てしまう。【０００６】
本発明の目的は、ナノドットやナノ粒子等の電荷蓄積体に電荷を蓄積することにより情報を記憶する半導体記憶装置及びその製造方法に関し、電荷蓄積体として極めて微細且つ高い面密度で形成された微粒子を有する半導体記憶装置及びこのような半導体記憶装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、半導体基板上に形成され、絶縁膜中に電荷蓄積体としての複数の微粒子を有する電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを有する半導体記憶装置であって、前記微粒子は、金属酸化物又は金属窒化物により構成されていることを特徴とする半導体記憶装置が提供される。【０００８】
また、本発明の他の観点によれば、半導体基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、金属酸化物又は金属窒化物よりなる金属化合物膜を形成する工程と、熱処理により前記金属化合物膜を自己凝集させ、前記金属酸化物又は前記金属窒化物よりなる複数の微粒子を形成する工程と、前記微粒子が形成された前記第１の絶縁膜上に、第２の絶縁膜を形成する工程と、前記第２の絶縁膜上にゲート電極を形成する工程とを有することを特徴とする半導体記憶装置の製造方法が提供される。【０００９】
また、本発明の更に他の観点によれば、半導体基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、金属酸化物又は金属窒化物よりなる金属化合物膜を形成する工程と、前記金属化合物膜上に、第２の絶縁膜を形成する工程と、熱処理により前記金属化合物膜を自己凝集させ、前記金属酸化物又は前記金属窒化物よりなる複数の微粒子を形成する工程と、前記第２の絶縁膜上にゲート電極を形成する工程とを有することを特徴とする半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、金属酸化物の自己凝集性を利用して金属酸化物の微粒子を形成するので、極めて微細且つ高い面密度で微粒子を形成することができる。これにより、電荷蓄積体としての微粒子を高密度に含む電荷蓄積層を有する半導体記憶装置を構成することが可能となり、より微細なデバイスにおいても電荷保持量のばらつきを小さく抑えることができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の第１実施形態による半導体記憶装置の構造を示す概略断面図である。
【図２】図２は、本発明の第１実施形態による半導体記憶装置における閾値電圧変化量の書き込み時間依存性を示すグラフである。
【図３】図３は、本発明の第１実施形態による半導体記憶装置におけるＩｄ−Ｖｇ特性を示すグラフである。
【図４】図４は、膜状の酸化ハフニウムを含む電荷蓄積層を有する半導体記憶装置の電荷保持特性を示すグラフである。
【図５】図５は、ドット状の酸化ハフニウムを含む電荷蓄積層を有する半導体記憶装置の電荷保持特性を示すグラフである。
【図６】図６は、本発明の第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図７】図７は、本発明の第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図８】図８は、酸化ハフニウム膜の膜厚と酸化ハフニウムドットの粒径との関係を示すグラフである。
【図９】図９は、本発明の第１実施形態による半導体記憶装置の他の製造方法を示す工程断面図である。
【図１０】図１０は、本発明の第２実施形態による半導体記憶装置の構造を示す概略断面図である。
【図１１】図１１は、本発明の第２実施形態による半導体記憶装置におけるＩｄ−Ｖｇ特性を示すグラフである。
【図１２】図１２は、本発明の第１実施形態による半導体記憶装置の製造方法を示す工程断面図である。
【符号の説明】
【００１２】
１０…シリコン基板
１２…トンネル絶縁膜
１４，２０…酸化ハフニウム膜
１６，２２…酸化ハフニウムドット
１８…中間絶縁膜
２４…トップ絶縁膜
２６…電荷蓄積層
２８…ポリシリコン膜
３０…ゲート電極
３２…ソース／ドレイン領域
【発明を実施するための最良の形態】
【００１３】
［第１実施形態］
本発明の第１実施形態による半導体記憶装置及びその製造方法について図１乃至図９を用いて説明する。【００１４】
図１は本実施形態による半導体記憶装置の構造を示す概略断面図、図２は本実施形態による半導体記憶装置における閾値電圧変化量の書き込み時間依存性を示すグラフ、図３は本実施形態による半導体記憶装置におけるＩｄ−Ｖｇ特性を示すグラフ、図４は膜状の酸化ハフニウムを含む電荷蓄積層を有する半導体記憶装置の電荷保持特性を示すグラフ、図５はドット状の酸化ハフニウムを含む電荷蓄積層を有する半導体記憶装置の電荷保持特性を示すグラフ、図６及び図７は本実施形態による半導体記憶装置の製造方法を示す工程断面図、図８は酸化ハフニウム膜の膜厚と酸化ハフニウムドットの粒径との関係を示すグラフ、図９は本実施形態による半導体記憶装置の他の製造方法を示す工程断面図である。【００１５】
はじめに、本実施形態による半導体記憶装置の構造について図１を用いて説明する。【００１６】
シリコン基板１０上には、記憶情報としての電荷を蓄積するための電荷蓄積層２６が形成されている。電荷蓄積層２６は、トンネル絶縁膜１２と、トンネル絶縁膜１２上に形成されたトップ絶縁膜２４と、トンネル絶縁膜１２及びトップ絶縁膜２４の界面に分散して形成された酸化ハフニウムドット１６とを有している。電荷蓄積層２６上には、ゲート電極３０が形成されている。ゲート電極３０の両側のシリコン基板１０内には、ソース／ドレイン領域３２が形成されている。【００１７】
このように、本実施形態による半導体記憶装置は、電荷蓄積層２６が酸化ハフニウムドット１６を有することに主たる特徴がある。酸化ハフニウムは、絶縁材料ではあるが、電荷のトラップとして機能する物質である。このため、酸化ハフニウムドットを含む電荷蓄積層を形成することで、電荷蓄積層に記憶情報としての電荷を蓄積することができ、記憶装置として用いることができる。【００１８】
電荷蓄積層２６中の酸化ハフニウムドット１６に蓄積された電荷は、書き込みに必要とされるような高電界を印加しなければ膜中を移動することはない。したがって、本実施形態による半導体記憶装置は、電荷蓄積層２６中に均一に電荷を書き込んで１ビット／１トランジスタのセルとして用いるＮＡＮＤ型のメモリセルを構成することができるとともに、ソース／ドレイン領域端のそれぞれに局所的に電荷を書き込んで２ビット／１トランジスタのセルとして用いるミラービット型のメモリセルを構成することもできる。【００１９】
図２は、本実施形態による半導体記憶装置における閾値電圧変化量ΔＶｔｈの書き込み時間依存性を示すグラフである。測定に用いた試料への書き込みは、ＮＡＮＤ型のメモリセルの場合を想定し、基板から電荷蓄積層へＦＮトンネリングにより電子を注入することにより行った。このとき、ゲート電圧ＶｇはＶｇ＝２０Ｖ、基板電圧ＶｂはＶｂ＝０とした。【００２０】
図示するように、閾値電圧変化量ΔＶｔｈは書き込み時間とともに増加している。このことから、電荷蓄積層２６中の酸化ハフニウムドット１６に電荷が蓄積されていることが確認できる。【００２１】
図３は、本実施形態による半導体記憶装置におけるＩｄ−Ｖｇ特性を示すグラフである。測定に用いた試料は、ミラービット型のメモリセルの場合を想定し、電荷蓄積層のソース近傍又はドレイン近傍のいずれか一方に局所的に電荷を書き込んだものである。試料への書き込みは、ゲート電圧ＶｇをＶｇ＝９Ｖ、ドレイン電圧ＶｄをＶｄ＝５Ｖ、書き込み時間ｔをｔ＝１０μｓとし、チャネルホットエレクトロンを用いて電子を注入することにより行った。この試料について、書き込みに対して順方向に読み出した場合と逆方向に読み出した場合とにおけるＩｄ−Ｖｇ特性を測定した。なお、順方向の読み出しとは、電荷が書き込まれた側の拡散層をドレインと見立ててＩｄ−Ｖｇ特性の測定を行った場合であり、逆方向の読み出しとは、電荷が書き込まれていない側の拡散層をドレインと見立ててＩｄ−Ｖｇ特性の測定を行った場合である。【００２２】
図示するように、順方向に読み出した場合と逆方向に読み出した場合とでＩｄ−Ｖｇ特性のシフトが観察され、閾値電圧が変化していることが判る。このことから、電荷蓄積層２６中の酸化ハフニウムドット１６に局所的に電荷が蓄積されていることが確認できる。【００２３】
以上のことから、酸化ハフニウムドット１６を含む電荷蓄積層２６を有する本実施形態による半導体記憶装置を、ＮＡＮＤ型のメモリセル及びミラービット型のメモリセルに適用することができる。【００２４】
なお、酸化ハフニウムは絶縁体であるため、ＯＮＯ膜を電荷蓄積層として用いる半導体記憶装置の場合と同様に、酸化ハフニウムを膜状に形成して電荷蓄積層として利用することも考えられる。しかしながら、酸化ハフニウムを膜状に形成しても、特性の良好な電荷蓄積層としては機能し得ない。【００２５】
図４は、トンネル絶縁膜１２とトップ絶縁膜２４との間に膜状の酸化ハフニウムを形成した電荷蓄積層２６を有する半導体記憶装置の電荷保持特性を示すグラフである。また、図５は、トンネル絶縁膜１２とトップ絶縁膜２４との間に粒子状の酸化ハフニウムを形成した電荷蓄積層２６を有する本実施形態による半導体記憶装置の電荷保持特性を示すグラフである。【００２６】
図４に示すように、膜状の酸化ハフニウムを有する半導体記憶装置の場合、電荷を蓄積したセル（図中、書き込みビット）では、時間が増加するに伴って閾値電圧Ｖｔｈが低下しており、蓄積電荷が消失していることが判る。一方、電荷を蓄積していない消去状態のセル（図中、消去ビット）では、時間が増加するに伴って閾値電圧Ｖｔｈが増加しており、電荷が流入していることが判る。これは、膜状の酸化ハフニウムでは、膜面内方向への電荷の移動が生じていることを意味している。【００２７】
このように、膜状の酸化ハフニウムでは、膜中を容易に電荷が移動してしまうという現象により閾値電圧Ｖｔｈが大きく変化してしまうため、情報を記憶する装置としては不向きである。【００２８】
一方、粒子状の酸化ハフニウムを有する本実施形態による半導体記憶装置の場合、図５に示すように、電荷を蓄積したセル（図中、書き込みビット）及び電荷を蓄積していない消去状態のセル（図中、消去ビット）のいずれにおいても、時間の増加に伴う閾値電圧Ｖｔｈの変動はほとんど無い。すなわち、極めて良好な電荷保持特性を有していることが判る。【００２９】
酸化ハフニウムは、本願発明者が見出した後述の製造方法を用いることにより、４ｎｍ以下の微粒子とすることができる。しかも、１×１０１２ｃｍ−２の面密度を超える高密度で形成することもできる。この粒径及び密度は、６〜１０ｎｍ程度の粒径及び１×１０１２ｃｍ−２程度の面密度が限界であったシリコンナノクリスタルの場合よりも微細且つ高密度であり、今後更にデバイスを微細化していくうえで極めて有望である。【００３０】
また、酸化ハフニウムドット１６は、シリコン基板１０から等しい距離で２次元状に分布している。すなわち、酸化ハフニウムドット１６は、電荷蓄積層２６中においてほぼ均一の高さに形成されている。したがって、トンネル絶縁膜１２及びトップ絶縁膜２４の膜厚により、酸化ハフニウムドット１６の厚さ方向の位置を制御することができる。トランジスタの閾値シフトは蓄積電荷量と電極からの距離に大きく依存するため、酸化ハフニウムドット１６の厚さ方向の位置を制御できることは、閾値電圧のシフト量を制御したり閾値電圧のばらつきを抑えるうえで極めて有効である。【００３１】
次に、本実施形態による半導体記憶装置の製造方法について図６乃至図９を用いて説明する。【００３２】
まず、シリコン基板１０上に、例えば熱酸化法により、例えば膜厚３ｎｍのシリコン酸化膜よりなるトンネル絶縁膜１２を形成する。トンネル絶縁膜１２は、例えば８００℃のドライ酸素雰囲気中で熱酸化を行うことにより形成する。なお、酸化方法や雰囲気はこれに限定されるものではなく、膜厚は１〜１０ｎｍの範囲とする。【００３３】
次いで、トンネル絶縁膜１２上に、例えばＭＯＣＶＤ法により、例えば膜厚１ｎｍの酸化ハフニウム膜１４を堆積する（図６（ａ））。このとき、酸化ハフニウム膜１４がアモルファス状態となるように、成膜条件を適宜制御する。酸化ハフニウム膜１４は、例えば成膜温度を５００℃、成膜室圧力を５０Ｐａとして堆積する。酸化ハフニウム膜１４の膜厚は、０．５〜２ｎｍ程度とする。【００３４】
なお、酸化ハフニウム１４の成膜には、ＭＯＣＶＤ法のほか、原子層ＣＶＤ（ＡＬＣＶＤ：Atomic Layer Chemical Vapor Deposition）法、レーザアブレーション（ＬＡＤ：Laser Ablation Deposition）法、ＭＢＥ（Molecular Beam Epitaxy）法、ＰＶＤ（Physical Vapor Deposition）法等を用いることができる。【００３５】
また、酸化ハフニウム膜１４の代わりに、酸化ハフニウムを成分に含む他の膜であってもよい。例えば、ＨｆＯＮ膜、ＨｆＳｉＯ膜、ＨｆＳｉＯＮ膜、ＨｆＡｌＯ膜、ＨｆＡｌＯＮ膜を適用することができる。【００３６】
次いで、例えば高速昇降温装置（ＲＴＡ装置）を用い、例えば１０００℃、６０秒間の熱処理を行う。この熱処理により、酸化ハフニウム膜１４は自己凝集して球形化し、トンネル絶縁膜１２上に散在して形成された酸化ハフニウムドット１６となる（図６（ｂ））。【００３７】
このとき、形成される酸化ハフニウムドット１６の粒径は、酸化ハフニウム膜１４の膜厚によりほぼ決まる。すなわち、図８に示すように、酸化ハフニウム膜１４の成膜膜厚が厚くなるほどに酸化ハフニウムドット１６の平均粒径は増加し、例えば膜厚が０．５ｎｍのときには平均粒径が２ｎｍ程度であり、膜厚が１ｎｍのときには平均粒径が３ｎｍとなる。【００３８】
熱処理温度は、酸化ハフニウム膜１４が十分に自己凝集するに必要な温度とする。熱処理温度は酸化ハフニウム膜１４の膜厚によっても変化し、例えば膜厚が０．５ｎｍ以下のときには１０００℃以上の温度が必要であり、膜厚が０．５ｎｍ以上２ｎｍ以下のときは１０５０℃以上の温度が必要である。これ以下の温度では、膜厚や粒径が不均一になったり完全なドット状とならなかったりすることがある。【００３９】
なお、本願発明者等が検討を行ったところでは、酸化ハフニウム膜を０．５ｎｍ堆積後、１０００℃、６０秒の熱処理を行うことにより、平均粒径２ｎｍの酸化ハフニウムドットが６×１０１２個／ｃｍ２の面密度で形成された。また、酸化ハフニウム膜を１ｎｍ堆積後、１０５０℃、６０秒の熱処理を行うことにより、平均粒径３ｎｍの酸化ハフニウムドットが３×１０１２個／ｃｍ２の面密度で形成された。面密度６×１０１２個／ｃｍ２は、４５ｎｍ世代で１セル当たり１２０個のドット数、３２ｎｍ世代では６０個のドット数となり、十分に適用可能なドット数を得ることができる。【００４０】
通常、アモルファス状態で堆積した膜は熱処理により多結晶化するが、酸化ハフニウムの場合には、自己凝集性を有しており、結晶成長が進むと各グレインがグレインバウンダリにおいて分離して個々に凝集し、球形化する。一方、シリコンナノクリスタルの場合、膜成長の初期過程に形成されるアイランド状の核をベースに微粒子を形成するものであり、酸化ハフニウムの自己凝集とは異なるメカニズムによるものである。このメカニズムの違いが、酸化ハフニウムにおいて極めて小さい微粒子を高密度で形成できることの要因であると考えられる。【００４１】
次いで、酸化ハフニウムドット１６が形成されたトンネル絶縁膜１２上に、例えばＬＰＣＶＤ法により、例えば膜厚１０ｎｍのＨＴＯ膜を堆積し、ＨＴＯ膜よりなるトップ絶縁膜２４を形成する。ＨＴＯ膜は、例えば成膜温度を８００℃、成膜室圧力を１３３Ｐａとして堆積する。ＨＴＯ膜の膜厚は、３〜２０ｎｍ程度とする。なお、トップ絶縁膜２４としては、ＭＯＣＶＤ法やプラズマＣＶＤ法により堆積したシリコン酸化膜を適用してもよい。【００４２】
なお、酸化ハフニウムを自己凝集させるための熱処理は、トップ絶縁膜２４を形成した後に行ってもよい。すなわち、図９（ａ）に示すようにトンネル絶縁膜１２、酸化ハフニウム膜１４及びトップ絶縁膜２４を順次形成した後、上記熱処理を行うことにより、トンネル絶縁膜１２及びトップ絶縁膜２４の界面に酸化ハフニウムドット１６を形成することができる（図９（ｂ））。【００４３】
また、トンネル絶縁膜１２、酸化ハフニウム膜１４及びトップ絶縁膜２４の成膜後に、６００〜１０００℃程度の熱処理をそれぞれ行ってもよい。この熱処理により膜が緻密となり、良好な電気特性を得ることができる。【００４４】
こうして、トンネル絶縁膜１２、酸化ハフニウムドット１６及びトップ絶縁膜２４を有する電荷蓄積層２６を形成する（図６（ｃ））。【００４５】
次いで、電荷蓄積層２６上に、例えばＬＰＣＶＤ法により、例えば膜厚１００ｎｍのポリシリコン膜２８を堆積する（図７（ａ））。ポリシリコン膜２８は、例えば成膜温度を６００℃、成膜室圧力を２６Ｐａとして堆積する。ポリシリコン膜２８の膜厚は、５０〜２００ｎｍ程度とする。なお、ポリシリコン膜に代えて、アモルファスシリコン膜を堆積してもよく、またノンドープの膜でもリンやボロンがドープされた膜でもよい。【００４６】
次いで、フォトリソグラフィ及びドライエッチングによりポリシリコン膜２８をパターニングし、ポリシリコン膜よりなるゲート電極３０を形成する（図７（ｂ））。【００４７】
次いで、ゲート電極３０をマスクとしてイオン注入を行い、ゲート電極３０の両側のシリコン基板１０内にソース／ドレイン領域３２を形成する（図７（ｃ））。【００４８】
このように、本実施形態によれば、酸化ハフニウムの自己凝集性を利用して酸化ハフニウムドットを形成するので、粒径４ｎｍ以下の微粒子を１×１０１２ｃｍ−２の面密度を超える高密度で形成することができる。これにより、電荷蓄積体としての酸化ハフニウムドットを高密度に含む電荷蓄積層を有する半導体記憶装置を構成することが可能となり、より微細なデバイスにおいても電荷保持量のばらつきを小さく抑えることができる。【００４９】
［第２実施形態］
本発明の第２実施形態による半導体記憶装置及びその製造方法について図１０乃至図１２を用いて説明する。なお、図１乃至図９に示す第１実施形態による半導体記憶装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。【００５０】
図１０は本実施形態による半導体記憶装置の構造を示す概略断面図、図１１は本実施形態による半導体記憶装置におけるＩｄ−Ｖｇ特性を示すグラフ、図１２は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。【００５１】
はじめに、本実施形態による半導体記憶装置の構造について図１０を用いて説明する。【００５２】
本実施形態による半導体記憶装置は、図１０に示すように、電荷蓄積層２６中に、酸化ハフニウムドットの層が積層されていることに特徴がある。すなわち、電荷蓄積層２６は、トンネル絶縁膜１２と、トンネル絶縁膜１２上に形成された中間絶縁膜１８と、中間絶縁膜１８上に形成されたトップ絶縁膜２４と、トンネル絶縁膜１２及び中間絶縁膜１８の界面に分散して形成された酸化ハフニウムドット１６と、中間絶縁膜１８とトップ絶縁膜２４との界面に分散して形成された酸化ハフニウムドット２２とを有している。【００５３】
このようにして電荷蓄積層２６中における酸化ハフニウムドットの層数を増加することにより、単位面積当たりの電荷蓄積量を増加することができる。これにより、半導体記憶装置の動作マージンを広げることができる。【００５４】
図１１は閾値電圧変化量の書き込み時間依存性を示すグラフである。図中、○印が単層の酸化ハフニウムドットを形成した第１実施形態による半導体記憶装置の場合、□印が２層の酸化ハフニウムドットを形成した場合である。測定に用いた試料は、酸化ハフニウムを１ｎｍ堆積後、１０５０℃、６０秒の熱処理で酸化ハフニウムドットを形成したものである。また、試料への書き込みは、ＮＡＮＤ型のセルを想定し、ゲート電圧ＶｇをＶｇ＝２０Ｖ、基板電圧ＶｂをＶｂ＝０としてＦＮトンネリングにより基板側から電子を注入することにより行った。【００５５】
図示するように、酸化ハフニウムドットが単層の場合、電荷蓄積層２６が薄いため短い書き込み時間でより大きな閾値電圧変化量を得ることができる。一方、酸化ハフニウムドットが２層の場合、電荷蓄積層２６が厚い分、単層の場合よりも書き込みに時間がかかる。しかしながら、電荷をトラップする容量が大きいため、最終的には単層の場合よりも大きな閾値電圧変化量を得ることができる。【００５６】
また、酸化ハフニウムドット１６，２２は、それぞれ、シリコン基板１０から等しい距離で２次元状に分布している。すなわち、酸化ハフニウムドット１６，２２は、それぞれが、電荷蓄積層２６中においてほぼ均一の高さに形成されている。したがって、トンネル絶縁膜１２、中間絶縁膜１８及びトップ絶縁膜２４の膜厚により、酸化ハフニウムドット１６，２２の厚さ方向の位置を制御することができる。トランジスタの閾値シフトは蓄積電荷量と電極からの距離に大きく依存するため、酸化ハフニウムドット１６，２２の厚さ方向の位置を制御できることは、閾値電圧のシフト量を制御したり閾値電圧のばらつきを抑えるうえで極めて有効である。【００５７】
次に、本実施形態による半導体記憶装置の製造方法について図１２を用いて説明する。【００５８】
まず、図６（ａ）に示す第１実施形態による半導体記憶装置の製造方法と同様にして、シリコン基板１０上に、トンネル絶縁膜１２及び酸化ハフニウム膜１４を形成する。【００５９】
次いで、酸化ハフニウム膜１４上に、例えばＬＰＣＶＤ法により、例えば膜厚３ｎｍ（望ましくは１〜５ｎｍ）のＨＴＯ膜を堆積し、ＨＴＯ膜よりなる中間絶縁膜１８を形成する。【００６０】
次いで、中間絶縁膜１８上に、例えばＭＯＣＶＤ法により、例えば膜厚１ｎｍの酸化ハフニウム膜２０を堆積する。このとき、酸化ハフニウム膜２０がアモルファス状態となるように、成膜条件を適宜制御する。酸化ハフニウム膜２０は、例えば成膜温度を５００℃、成膜室圧力を５０Ｐａとして堆積する。酸化ハフニウム膜２０の膜厚は、０．５〜２ｎｍ程度とする。【００６１】
次いで、酸化ハフニウム膜２０上に、例えばＬＰＣＶＤ法により、例えば膜厚１０ｎｍのＨＴＯ膜を堆積し、ＨＴＯ膜よりなるトップ絶縁膜２４を形成する（図１２（ａ））。ＨＴＯ膜は、例えば成膜温度を８００℃、成膜室圧力を１３３Ｐａとして堆積する。ＨＴＯ膜の膜厚は、３〜２０ｎｍ程度とする。なお、トップ絶縁膜２４としては、ＭＯＣＶＤ法やプラズマＣＶＤ法により堆積したシリコン酸化膜を適用してもよい。【００６２】
次いで、例えば高速昇降温装置（ＲＴＡ装置）を用い、例えば１０００℃、６０秒間の熱処理を行う。この熱処理により、酸化ハフニウム膜１４は自己凝集して球形化し酸化ハフニウムドット１６となり、酸化ハフニウム膜２０は自己凝集して球形化し酸化ハフニウムドット２２となる（図１２（ｂ））。【００６３】
このとき、酸化ハフニウムドット１６は、トンネル絶縁膜１２と中間絶縁膜１８との位置関係をほぼ維持する。また、酸化ハフニウムドット２２は、中間絶縁膜１８とトップ絶縁膜１８との位置関係をほぼ維持する。すなわち、酸化ハフニウムドット１６，２２は、それぞれが、電荷蓄積層２６中においてほぼ均一の高さに形成される。【００６４】
したがって、トンネル絶縁膜１２、中間絶縁膜１８及びトップ絶縁膜２４の膜厚を制御することにより、酸化ハフニウムドット１６，２２の厚さ方向の位置を制御することができる。トランジスタの閾値シフトは蓄積電荷量と電極からの距離に大きく依存するため、酸化ハフニウムドット１６，２２の厚さ方向の位置を制御できることは、閾値電圧のシフト量を制御したり閾値電圧のばらつきを抑えるうえで極めて有効である。【００６５】
なお、酸化ハフニウムドット１６，２２を形成する熱処理は、別々に行ってもよい。例えば、トンネル絶縁膜１２及び酸化ハフニウム膜１４を形成し、熱処理を行って酸化ハフニウムドット１６を形成し、酸化ハフニウムドット１６が形成されたトンネル絶縁膜１２上に中間絶縁膜１８及び酸化ハフニウム膜２０を形成し、熱処理を行って酸化ハフニウムドット２２を形成し、酸化ハフニウムドット２２が形成された中間絶縁膜１８上にトップ絶縁膜２４を形成するようにしてもよい。【００６６】
また、トンネル絶縁膜１２、酸化ハフニウム膜１４、中間絶縁膜１８、酸化ハフニウム膜２０及びトップ絶縁膜２４の成膜後に、６００〜１０００℃程度の熱処理をそれぞれ行ってもよい。この熱処理により膜が緻密となり、良好な電気特性を得ることができる。【００６７】
こうして、トンネル絶縁膜１２、酸化ハフニウムドット１６、中間絶縁膜１８、酸化ハフニウムドット２２及びトップ絶縁膜２４を有する電荷蓄積層２６を形成する
この後、例えば図７（ａ）乃至図７（ｃ）に示す第１実施形態による半導体記憶装置の製造方法と同様にして、ゲート電極３０、ソース／ドレイン領域３２等を形成する。【００６８】
このように、本実施形態によれば、酸化ハフニウムの自己凝集性を利用して酸化ハフニウムドットを形成するので、粒径４ｎｍ以下の微粒子を１×１０１２ｃｍ−２の面密度を超える高密度で形成することができる。これにより、電荷蓄積体としての酸化ハフニウムドットを高密度に含む電荷蓄積層を有する半導体記憶装置を構成することが可能となり、より微細なデバイスにおいても電荷保持量のばらつきを小さく抑えることができる。【００６９】
また、電荷蓄積層中に２層の酸化ハフニウムドットを形成するので、単位面積当たりの蓄積電荷量を増加することができる。これにより、デバイスの動作マージンを広げることができる。【００７０】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。【００７１】
例えば、上記第１及び第２実施形態では、酸化ハフニウムドットを形成するための熱処理は、酸化ハフニウム膜の形成後又はトップ絶縁膜２４の形成後に行っているが、酸化ハフニウム膜の成膜後であればいつ行ってもよく、また何度行ってもよい。例えば、ゲート電極３０の形成後に行う熱処理によって酸化ハフニウムドットを形成するようにしてもよい。【００７２】
また、上記第１実施形態では単層の酸化ハフニウムドットを有する半導体記憶装置を、上記第２実施形態では２層の酸化ハフニウムドットを有する半導体記憶装置を示したが、酸化ハフニウムドットの層数はこれらに限定されるものではない。３層以上の酸化ハフニウムドットを有する半導体記憶装置を構成するようにしてもよい。層数を増加することにより、単位面積当たりの電荷蓄積量を増大することができる。【００７３】
また、上記実施形態では、酸化ハフニウムドットを含む電荷蓄積層を有する半導体記憶装置に本発明を適用する場合を示したが、酸化ハフニウム以外の金属酸化物又は金属窒化物、例えば窒化ハフニウム（ＨｆＮ）、酸化ジルコニウム（ＺｒＯｘ）、窒化ジルコニウム（ＺｒＮ）、酸化タンタル（ＴａＯｘ）、窒化タンタル（ＴａＮ）、酸化チタン（ＴｉＯｘ）、窒化チタン（ＴｉＮ）等も自己凝集性を有しており、自己凝集によるドットの形成が可能である。したがって、これら材料を用いることによっても、酸化ハフニウムドットと同様の電荷蓄積機能を有するドットを微細且つ高密度に形成することができる。また、これら材料を成分に含む膜であればよく、窒化酸化膜、シリケート膜、アルミネート膜等であってもよい。
【産業上の利用可能性】
【００７４】
本発明による半導体記憶装置及びその製造方法は、電荷蓄積体として利用可能な微粒子を極めて微細且つ高い面密度で形成することを可能とするものであり、ナノドットやナノ粒子等に電荷を蓄積することにより情報を記憶する半導体記憶装置の微細化及び高集積化を図るために有用である。
【図１】
2006059368.tif 000002
【図２】
2006059368.tif 000003
【図３】
2006059368.tif 000004
【図４】
2006059368.tif 000005
【図５】
2006059368.tif 000006
【図６】
2006059368.tif 000007
【図７】
2006059368.tif 000008
【図８】
2006059368.tif 000009
【図９】
2006059368.tif 000010
【図１０】
2006059368.tif 000011
【図１１】
2006059368.tif 000012
【図１２】
2006059368.tif 000013
【手続補正書】
【提出日】平成19年4月26日(2007.4.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、絶縁膜中に電荷蓄積体としての複数の微粒子を有する電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを有する半導体記憶装置であって、
前記微粒子は、金属酸化物又は金属窒化物により構成されている
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
複数の前記微粒子は、前記電荷蓄積層中において、前記半導体基板から等しい距離で２次元状に分布している
ことを特徴とする半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置において、
前記電荷蓄積層中に、２次元状に分布した前記微粒子の層が２層以上形成されている
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体記憶装置において、
前記微粒子は、平均粒径が４ｎｍ以下である
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体記憶装置において、
前記微粒子は、１×１０１２個／ｃｍ２より大きい面密度で形成されている
ことを特徴とする半導体記憶装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体記憶装置において、
前記微粒子は、絶縁性である
ことを特徴とする半導体記憶装置。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体記憶装置において、
前記微粒子は、酸化ハフニウムを成分に含む
ことを特徴とする半導体記憶装置。
【請求項８】
半導体基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、金属酸化物又は金属窒化物よりなる金属化合物膜を形成する工程と、
熱処理により前記金属化合物膜を自己凝集させ、前記金属酸化物又は前記金属窒化物よりなる複数の微粒子を形成する工程と、
前記微粒子が形成された前記第１の絶縁膜上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上にゲート電極を形成する工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項９】
半導体基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、金属酸化物又は金属窒化物よりなる金属化合物膜を形成する工程と、
前記金属化合物膜上に、第２の絶縁膜を形成する工程と、
熱処理により前記金属化合物膜を自己凝集させ、前記金属酸化物又は前記金属窒化物よりなる複数の微粒子を形成する工程と、
前記第２の絶縁膜上にゲート電極を形成する工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項１０】
請求項８又は９記載の半導体記憶装置の製造方法において、
前記金属化合物膜の膜厚により、前記微粒子の粒径を制御する
ことを特徴とする半導体記憶装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
【図１】図１は、本発明の第１実施形態による半導体記憶装置の構造を示す概略断面図である。
【図２】図２は、本発明の第１実施形態による半導体記憶装置における閾値電圧変化量の書き込み時間依存性を示すグラフである。
【図３】図３は、本発明の第１実施形態による半導体記憶装置におけるＩｄ−Ｖｇ特性を示すグラフである。
【図４】図４は、膜状の酸化ハフニウムを含む電荷蓄積層を有する半導体記憶装置の電荷保持特性を示すグラフである。
【図５】図５は、ドット状の酸化ハフニウムを含む電荷蓄積層を有する半導体記憶装置の電荷保持特性を示すグラフである。
【図６】図６は、本発明の第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図７】図７は、本発明の第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図８】図８は、酸化ハフニウム膜の膜厚と酸化ハフニウムドットの粒径との関係を示すグラフである。
【図９】図９は、本発明の第１実施形態による半導体記憶装置の他の製造方法を示す工程断面図である。
【図１０】図１０は、本発明の第２実施形態による半導体記憶装置の構造を示す概略断面図である。
【図１１】図１１は、本発明の第２実施形態による半導体記憶装置におけるＩｄ−Ｖｇ特性を示すグラフである。
【図１２】図１２は、本発明の第２実施形態による半導体記憶装置の製造方法を示す工程断面図である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【００６３】
このとき、酸化ハフニウムドット１６は、トンネル絶縁膜１２と中間絶縁膜１８との位置関係をほぼ維持する。また、酸化ハフニウムドット２２は、中間絶縁膜１８とトップ絶縁膜２４との位置関係をほぼ維持する。すなわち、酸化ハフニウムドット１６，２２は、それぞれが、電荷蓄積層２６中においてほぼ均一の高さに形成される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【００６７】
こうして、トンネル絶縁膜１２、酸化ハフニウムドット１６、中間絶縁膜１８、酸化ハフニウムドット２２及びトップ絶縁膜２４を有する電荷蓄積層２６を形成する。
この後、例えば図７（ａ）乃至図７（ｃ）に示す第１実施形態による半導体記憶装置の製造方法と同様にして、ゲート電極３０、ソース／ドレイン領域３２等を形成する。
【国際調査報告】
2006059368.tif 000014
2006059368.tif 000015
2006059368.tif 000016
2006059368.tif 000017