(57)【要約】  半導体装置のタイミング端子（ＣＴ１）に読み込み開始タイミング設定回路が接続される。当該半導体装置の内部信号とバスライン上の外部信号とを比較することにより、電源投入直後の読み込みタイミングが変更される。他の半導体装置からのバスラインへのデータ送出が中止されるので、互いの半導体装置のデータが衝突しないよう調整される。よって、複数の半導体装置が接続されたバスラインにおいて、互いの半導体装置のデータが衝突しないように電源投入後の自動読み込みを行なうことができる。また、バスラインに容易に当該半導体装置の取り付けを行なうことができる。【特許請求の範囲】
【請求項１】
他の半導体装置（１）からのデータを読み込む端子（ＳＤＡ）と、
電源電圧印加後に前記データの読み込みを開始するタイミングを設定する読み込み開始タイミング設定回路（２５ａ）とを備える、半導体装置。
【請求項２】
前記半導体装置（２ａ）は、
前記半導体装置（２ａ）の内部より外部に出力する内部信号と、前記半導体装置（２ａ）の外部より入力された外部信号とを比較する比較回路（２１ａ）をさらに備え、
前記内部信号の値と前記外部信号の値とが異なる場合に、前記データの読み込みを待機する、請求項１に記載の半導体装置。
【請求項３】
前記読み込み開始タイミング設定回路（２５ａ）は、前記比較回路（２１ａ）からの入力と外部設定端子部（ＣＴ１）からの入力とに応じて前記データの読み込み開始タイミングを設定し、
前記半導体装置（２ａ）は、前記内部信号の値と前記外部信号の値とが同一であれば前記データの読み込みを実行し、前記内部信号の値と前記外部信号の値とが異なれば前記データの読み込みを待機し、前記データの読み込み待機開始より所定の期間経過後に、前記読み込み開始タイミングを設定するための信号（Ｓ）を発生し、前記信号（Ｓ）を前記読み込み開始タイミング設定回路（２５ａ）に送出する、請求項２に記載の半導体装置。
【請求項４】
前記外部設定端子部（ＣＴ１）は、
前記半導体装置（２ａ）における前記データの前記読み込み開始タイミングを設定するための複数のタイミング設定端子（ＣＴＡ，ＣＴＢ，ＣＴＣ）を含み、
前記読み込み開始タイミング設定回路（２５ａ）は、前記複数のタイミング設定端子（ＣＴＡ，ＣＴＢ，ＣＴＣ）の各々における設定に応じ、前記読み込み開始タイミングを設定する、請求項３に記載の半導体装置。
【請求項５】
前記外部設定端子部（ＣＴ１）は、前記半導体装置（２ａ）における前記読み込み開始タイミングを設定するための電圧入力端子であり、
前記読み込み開始タイミング設定回路（２５ａ）は、前記電圧入力端子の電圧に応じて前記読み込み開始タイミングを設定する、請求項３に記載の半導体装置。
【請求項６】
前記外部設定端子部（ＣＴ１）には、容量または抵抗が接続され、
前記読み込み開始タイミング設定回路（２５ａ）は、前記容量の容量値または前記抵抗の抵抗値に応じ、前記読み込み開始タイミングを設定する、請求項３に記載の半導体装置。
【請求項７】
前記外部設定端子部（ＣＴ１）は、前記半導体装置（２ａ）の動作をリセットするリセット信号のタイミングを設定するためのタイミング端子であり、
前記読み込み開始タイミング設定回路（２５ａ）は、前記タイミング端子の設定に応じて前記リセット信号の前記タイミングを設定することにより、前記読み込み開始タイミングを設定する、請求項３に記載の半導体装置。
【請求項８】
前記外部設定端子部（ＣＴ１）は、前記半導体装置（２ａ）の動作をリセットするリセット信号のタイミングを設定するための電圧入力端子であり、
前記読み込み開始タイミング設定回路（２５ａ）は、前記電圧入力端子での電圧の設定に応じて前記リセット信号の前記タイミングを設定することにより、前記データ読み込み開始タイミングを設定する、請求項７に記載の半導体装置。
【請求項９】
前記外部設定端子部（ＣＴ１）は、
容量および抵抗の少なくとも一方が接続可能であり、前記半導体装置（２ａ）の動作をリセットするリセット信号のタイミングを設定するための複数の端子（ＣＴＡ，ＣＴＢ，ＣＴＣ）を含み、
前記読み込み開始タイミング設定回路（２５ａ）は、前記複数の端子（ＣＴＡ，ＣＴＢ，ＣＴＣ）の少なくとも１つに接続される前記容量の容量値または前記抵抗の抵抗値を変更することにより、前記リセット信号の前記タイミングを設定し、前記リセット信号の前記タイミングに応じて前記データの前記読み込み開始タイミングを設定する、請求項７に記載の半導体装置。
【請求項１０】
他の半導体装置（１）より自動的にデータを読み込む半導体装置（２ａ）であって、
前記半導体装置（２ａ）の内部で生成された内部信号と前記半導体装置（２ａ）の外部より入力された外部信号とを比較する比較回路（２１ａ）と、
前記比較回路（２１ａ）からの入力と外部設定端子部（ＣＴ１）からの入力とに応じて前記データの読み込み開始タイミングを設定する読み込み開始タイミング設定回路（２５ａ）とを備え、
前記比較回路（２１ａ）は、前記内部信号の値と前記外部信号の値とが異なれば読み込み失敗信号（ＷＡＩＴ１）を発生し、
前記読み込み開始タイミング設定回路（２５ａ）は、前記読み込み失敗信号（ＷＡＩＴ１）を受けた場合に、前記読み込み開始タイミングを再設定する信号を発生する、半導体装置。
【請求項１１】
前記外部設定端子部（ＣＴ１）は、
前記半導体装置（２ａ）における前記データの前記読み込み開始タイミングを設定するための複数のタイミング設定端子（ＣＴＡ，ＣＴＢ，ＣＴＣ）を含み、
前記読み込み開始タイミング設定回路（２５ａ）は、前記複数のタイミング設定端子（ＣＴＡ，ＣＴＢ，ＣＴＣ）の各々における設定に応じ、前記読み込み開始タイミングを設定する、請求項１０に記載の半導体装置。
【請求項１２】
前記外部設定端子部（ＣＴ１）は、前記半導体装置（２ａ）における前記読み込み開始タイミングを設定するための電圧入力端子であり、
前記読み込み開始タイミング設定回路（２５ａ）は、前記電圧入力端子の電圧に応じて前記読み込み開始タイミングを設定する、請求項１０に記載の半導体装置。
【請求項１３】
前記外部設定端子部（ＣＴ１）には、容量または抵抗が接続され、
前記読み込み開始タイミング設定回路（２５ａ）は、前記容量の容量値または前記抵抗の抵抗値に応じ、前記読み込み開始タイミングを設定する、請求項１０に記載の半導体装置。
【請求項１４】
前記外部設定端子部（ＣＴ１）は、前記半導体装置（２ａ）の動作をリセットするリセット信号のタイミングを設定するためのタイミング端子であり、
前記読み込み開始タイミング設定回路（２５ａ）は、前記タイミング端子の設定に応じて前記リセット信号の前記タイミングを設定することにより、前記読み込み開始タイミングを設定する、請求項１０に記載の半導体装置。
【請求項１５】
前記外部設定端子部（ＣＴ１）は、前記半導体装置（２ａ）の動作をリセットするリセット信号のタイミングを設定するための電圧入力端子であり、
前記読み込み開始タイミング設定回路（２５ａ）は、前記電圧入力端子での電圧の設定に応じて前記リセット信号の前記タイミングを設定することにより、前記データ読み込み開始タイミングを設定する、請求項１４に記載の半導体装置。
【請求項１６】
前記外部設定端子部（ＣＴ１）は、
容量および抵抗の少なくとも一方が接続可能であり、前記半導体装置（２ａ）の動作をリセットするリセット信号のタイミングを設定するための複数の端子（ＣＴＡ，ＣＴＢ，ＣＴＣ）を含み、
前記読み込み開始タイミング設定回路（２５ａ）は、前記複数の端子（ＣＴＡ，ＣＴＢ，ＣＴＣ）の少なくとも１つに接続される前記容量の容量値または前記抵抗の抵抗値を変更することにより、前記リセット信号の前記タイミングを設定し、前記リセット信号の前記タイミングに応じて前記データの前記読み込み開始タイミングを設定する、請求項１４に記載の半導体装置。
【請求項１７】
信号処理回路（１０２）と、
前記信号処理回路（１０２）を制御する制御回路（１０１）とを備え、
前記制御回路（１０１）は、
複数の半導体装置（２ａ，２ｂ）を含み、
前記複数の半導体装置のうちの少なくとも１つ（２ａ）は、
他の半導体装置との間で通信を行なうための通信用端子（ＳＤＡ）と、
電源投入後に前記通信用端子（ＳＤＡ）を介して記憶素子（１）から自動的に読み込まれるデータの読み込みタイミングを設定する読み込みタイミング設定回路（２５ａ）とを備え、
前記読み込みタイミングを他の半導体装置と異ならせる、電子機器。
【請求項１８】
前記信号処理回路（１０２）は、映像表示回路である、請求項１７に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ転送を行なう半導体装置およびその半導体装置を備える電子機器に関する。本発明は、特に、バスラインを介して複数のＩＣ（集積回路）が接続され、各々のＩＣが共通の通信手順により他の所望のＩＣとデータの送受信を行なうバスラインシステムでの電源投入後の動作時において、バスライン上でデータを衝突させないよう構成された半導体装置、および、その半導体装置を備える電子機器に関する。
【背景技術】
【０００２】
画面の大型化に伴い、１つの画面に表示を行なうため、同一機能を有する複数のＩＣと、これらのＩＣを制御するマイクロコンピュータ等とを用いて映像機器が構成されることが多い。マイクロコンピュータと他のＩＣとはバスライン（例えば、アイスクエアシーバス(Ｉ２Ｃバス)の様なシリアルバスライン）を介してデータ転送を行なうことができる。従来のバスシステムでは、１本のバスラインに、多数の機能ＩＣとデータの転送を制御するマイクロコンピュータとが接続されている。【０００３】
したがって、１つのバスライン上でマイクロコンピュータと機能ＩＣ、および機能ＩＣ同士がデータのやり取りを行なうに際してはこれらのデータ同士が衝突しないことが必要である。従来、データの衝突を防ぐ方法として、バスラインを時分割制御することによってデータ送受信を行なう方法が知られている。【０００４】
データの送受信の調整方法として、例えば特開平０８−０８４１５４号公報（特許文献１）に示される方法がある。この方法では、マイクロコンピュータに内蔵されるスイッチ制御回路がデータの転送先を認識する。データの転送先に関する情報はマイクロコンピュータに転送される。スイッチ制御回路はバスライン上のスイッチのうち、データ転送先に接続されているスイッチをオンし、他をオフする。これによって使用されないＩＣに誤ったデータが転送されなくなる。しかしながら、この方法によれば、最終製品の画面のサイズが変わる毎に、スイッチをオン／オフするためのマイクロコンピュータのプログラムを変更する必要がある。また、対応するＩＣ数の増加に伴い、機能ＩＣを搭載する基板の設計変更が必要である。最終製品の設計工程を進めるにあたり、これらの変更がボトルネックとなる場合がある。
【特許文献１】特開平０８−０８４１５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、バスライン上にあるデータをどの機能ＩＣに送受信するかをマイクロコンピュータが一括管理する必要がなく、同様なバスシステムを各機能ＩＣの簡単な設定変更のみによって構成可能にすることである。
【課題を解決するための手段】
【０００６】
本発明は要約すれば、半導体装置であって、他の半導体装置からのデータを読み込む端子と、電源電圧印加後にデータの読み込みを開始するタイミングを設定する読み込み開始タイミング設定回路とを備える。【０００７】
好ましくは、半導体装置は、比較回路をさらに備える。比較回路は、半導体装置の内部より外部に出力する内部信号と、半導体装置の外部より入力された外部信号とを比較する。半導体装置は、内部信号の値と外部信号の値とが異なる場合に、データの読み込みを待機する。【０００８】
より好ましくは、読み込み開始タイミング設定回路は、比較回路からの入力と外部設定端子部からの入力とに応じてデータの読み込み開始タイミングを設定する。半導体装置は、内部信号の値と外部信号の値とが同一であればデータの読み込みを実行し、内部信号の値と外部信号の値とが異なればデータの読み込みを待機する。半導体装置は、データの読み込み待機開始より所定の期間経過後に、読み込み開始タイミングを設定するための信号を発生し、信号を読み込み開始タイミング設定回路に送出する。【０００９】
好ましくは、外部設定端子部は、半導体装置におけるデータの読み込み開始タイミングを設定するための複数のタイミング設定端子を含む。読み込み開始タイミング設定回路は、複数のタイミング設定端子の各々における設定に応じ、読み込み開始タイミングを設定する。【００１０】
好ましくは、外部設定端子部は、半導体装置における読み込み開始タイミングを設定するための電圧入力端子である。読み込み開始タイミング設定回路は、電圧入力端子の電圧に応じて読み込み開始タイミングを設定する。【００１１】
好ましくは、外部設定端子部には、容量または抵抗が接続される。読み込み開始タイミング設定回路は、容量の容量値または抵抗の抵抗値に応じ、読み込み開始タイミングを設定する。【００１２】
好ましくは、外部設定端子部は、半導体装置の動作をリセットするリセット信号のタイミングを設定するためのタイミング端子である。読み込み開始タイミング設定回路は、タイミング端子の設定に応じてリセット信号のタイミングを設定することにより、読み込み開始タイミングを設定する。【００１３】
より好ましくは、外部設定端子部は、半導体装置の動作をリセットするリセット信号のタイミングを設定するための電圧入力端子である。読み込み開始タイミング設定回路は、電圧入力端子での電圧の設定に応じてリセット信号のタイミングを設定することにより、データ読み込み開始タイミングを設定する。【００１４】
より好ましくは、外部設定端子部は、複数の端子を含む。複数の端子は、容量および抵抗の少なくとも一方が接続可能であり、半導体装置の動作をリセットするリセット信号のタイミングを設定するための端子である。読み込み開始タイミング設定回路は、複数の端子の少なくとも１つに接続される容量の容量値または抵抗の抵抗値を変更することにより、リセット信号のタイミングを設定し、リセット信号のタイミングに応じてデータの読み込み開始タイミングを設定する。【００１５】
本発明の他の局面に従うと、他の半導体装置より自動的にデータを読み込む半導体装置であって、比較回路と読み込み開始タイミング設定回路とを備える。比較回路は、半導体装置の内部で生成された内部信号と半導体装置の外部より入力された外部信号とを比較する。読み込み開始タイミング設定回路は、比較回路からの入力と外部設定端子部からの入力とに応じてデータの読み込み開始タイミングを設定する。比較回路は、内部信号の値と外部信号の値とが異なれば読み込み失敗信号を発生する。読み込み開始タイミング設定回路は、読み込み失敗信号を受けた場合に、読み込み開始タイミングを再設定する信号を発生する。【００１６】
好ましくは、外部設定端子部は、半導体装置におけるデータの読み込み開始タイミングを設定するための複数のタイミング設定端子を含む。読み込み開始タイミング設定回路は、複数のタイミング設定端子の各々における設定に応じ、読み込み開始タイミングを設定する。【００１７】
好ましくは、外部設定端子部は、半導体装置における読み込み開始タイミングを設定するための電圧入力端子である。読み込み開始タイミング設定回路は、電圧入力端子の電圧に応じて読み込み開始タイミングを設定する。【００１８】
好ましくは、外部設定端子部には、容量または抵抗が接続される。読み込み開始タイミング設定回路は、容量の容量値または抵抗の抵抗値に応じ、読み込み開始タイミングを設定する。【００１９】
好ましくは、外部設定端子部は、半導体装置の動作をリセットするリセット信号のタイミングを設定するためのタイミング端子である。読み込み開始タイミング設定回路は、タイミング端子の設定に応じてリセット信号のタイミングを設定することにより、読み込み開始タイミングを設定する。【００２０】
より好ましくは、外部設定端子部は、半導体装置の動作をリセットするリセット信号のタイミングを設定するための電圧入力端子である。読み込み開始タイミング設定回路は、電圧入力端子での電圧の設定に応じてリセット信号のタイミングを設定することにより、データ読み込み開始タイミングを設定する。【００２１】
より好ましくは、外部設定端子部は、複数の端子を含む。複数の端子は、容量および抵抗の少なくとも一方が接続可能であり、半導体装置の動作をリセットするリセット信号のタイミングを設定するための端子である。読み込み開始タイミング設定回路は、複数の端子の少なくとも１つに接続される容量の容量値または抵抗の抵抗値を変更することにより、リセット信号のタイミングを設定し、リセット信号のタイミングに応じてデータの読み込み開始タイミングを設定する。【００２２】
本発明のさらに他の局面に従うと、電子機器であって、信号処理回路と、信号処理回路を制御する制御回路とを備える。制御回路は、複数の半導体装置を含む。複数の半導体装置のうちの少なくとも１つは、他の半導体装置との間で通信を行なうための通信用端子と、読み込みタイミング設定回路とを備える。読み込みタイミング設定回路は電源投入後に通信用端子を介して記憶素子から自動的に読み込まれるデータの読み込みタイミングを設定する。複数の半導体装置のうちの少なくとも１つは、読み込みタイミングを他の半導体装置と異ならせる。【００２３】
好ましくは、信号処理回路は、映像表示回路である。
【発明の効果】
【００２４】
本発明の半導体装置によれば、電源投入後、他の半導体装置からのデータを自動的に順次読み込むことができるので、電源投入後にマイクロコンピュータがバスラインを制御する必要がなくなる。また、本発明の半導体装置、電子機器によれば、半導体装置に外付けされた素子により読み込み開始時刻を調整することができるので映像表示装置の画面の大型化に伴う半導体装置の設計変更が必要な場合でも設計者は容易に対応できる。
【図面の簡単な説明】
【００２５】
【図１】本発明の半導体装置を応用したバスラインシステムの一実施例の構成を示す図である。
【図２】半導体装置１、半導体装置２ａ，２ｂの各々のインターフェース部の詳細を示す図である。
【図３】半導体装置１と半導体装置２ａとの間、および半導体装置１と半導体装置２ｂとの間で伝送される信号を示す図である。
【図４】本発明の第２実施例における半導体装置１、半導体装置２ａ，２ｂの各々のインターフェース部の詳細な説明図である。
【図５】タイミングを設定する回路の具体例を示す図である。
【図６】本発明のリセット信号発生回路の一態様である。
【図７】複数の端子を用いたタイミング調整回路の一例を示す図である。
【図８】複数の端子を用いたタイミング調整回路の別の例を示す図である。
【符号の説明】
【００２６】
１，２ａ，２ｂ  半導体装置、３  バスライン。
【発明を実施するための最良の形態】
【００２７】
以下に示すように、複数の半導体装置が接続されたバスラインにおいて、複数の半導体装置の各々は電源投入後にバスライン上でデータを衝突されることなく、データの自動読み込みを行なうことを実現できる。また、複数の半導体装置はバスライン上に容易に取り付け可能である。【００２８】
［実施例１］
図１は、本発明の半導体装置を応用したバスラインシステムの一実施例の構成を示す図である。バスラインシステムは、たとえば映像表示装置１００に搭載される制御回路１０１の内部に設けられる。制御回路１０１は、映像表示回路１０２に表示される映像の輝度等を調整する映像調整回路である。図１では本発明における「信号処理回路」の例として、たとえば液晶表示装置やプラズマ表示装置等の映像表示回路１０２が示される。ただし図１の例に限定されず、本発明は信号処理回路と信号処理回路を制御する制御回路とを備える電子機器において制御回路がバスラインシステムを含む場合に適用可能である。【００２９】
半導体装置２ａ，２ｂにはタイミング設定端子ＣＴ１，ＣＴ２がそれぞれ設けられる。タイミング設定端子ＣＴ１，ＣＴ２は、半導体装置２ａ，２ｂのそれぞれの内部に設けられた読み取り開始タイミング設定回路２５ａ，２５ｂに繋がっている。読み取り開始タイミング設定回路２５ａ，２５ｂはバスライン３からデータの読み込みを開始するタイミングを設定する。例えばタイミング設定端子ＣＴ１，ＣＴ２には容量Ｃ１，Ｃ２がそれぞれ接続される。また端子Ａ０、Ａ１は当該半導体装置のアドレス信号を生成するために設けられたアドレス設定端子である。アドレスは半導体装置毎に異なる設定がなされている。半導体装置１は、半導体装置２ａ、２ｂに対しデータを送出する「他の半導体装置」である。半導体装置１には、例えば不揮発性メモリであるＥ２ＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ／ｐｒｏｇｒａｍａｂｌｅ  ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）などが用いられる。バスライン３は当該半導体装置同士を接続するデータラインである。バスライン３は、プルアップ抵抗４を介し電源電圧Ｖｃｃに結合されている。クロックライン５はＩＣ同士の入出力のタイミングの基となるクロック信号を伝送するラインである。クロックライン５にはプルアップ抵抗４が接続されている。【００３０】
図２は、半導体装置１、半導体装置２ａ，２ｂの各々のインターフェース部の詳細を示す図である。図１と同様の構成には同一の符号を付与し、以後の説明は繰り返さない。半導体装置２ａ，２ｂの内部には、入力レジスタ２３ａ，２３ｂ、出力レジスタ２４ａ，２４ｂ、および内外データ比較回路２１ａ，２１ｂがそれぞれ設けられる。入力レジスタ２３ａ，２３ｂの各々はバスライン３より取り込まれる外部データＳＤＡを保持する。出力レジスタ２４ａ，２４ｂは内部データＤＴ１，ＤＴ２をそれぞれ保持する。内外データ比較回路２１ａ，２１ｂの各々は入力レジスタに保持されているデータと出力レジスタに保持されているデータとを比較する。出力レジスタ２４ａ，２４ｂには先に述べたバスライン３以外に、読み込み開始タイミング設定回路２５ａ，２５ｂの出力端子がそれぞれ接続されるとともにアドレスデータを設定するための端子Ａ０，Ａ１が接続される。内外データ比較回路２１ａ，２１ｂは出力レジスタ２４ａ，２４ｂのそれぞれから出力されるデータ、および入力レジスタ２３ａ，２３ｂのそれぞれに入力されるデータを受ける。また、内外データ比較回路２１ａ，２１ｂは、これらのデータ以外に、読み込み開始タイミング設定回路２５ａ，２５ｂのそれぞれの出力を受ける。一方、内外データ比較回路２１ａ，２１ｂからは待機信号ＷＡＩＴ１，ＷＡＩＴ２がそれぞれ出力される。待機信号ＷＡＩＴ１，ＷＡＩＴ２はＭＯＳトランジスタ２２ａ，２２ｂの制御電極に接続されている論理回路２６ａ，２６ｂにそれぞれ送られる。ＭＯＳトランジスタ２２ａ，２２ｂの各々はバスライン３にデータを出力するために設けられる。ＭＯＳトランジスタ２２ａ，２２ｂの各々の出力端子はバスライン３に接続される。【００３１】
半導体装置２ａと半導体装置２ｂとでは、端子ＣＴ１に接続される容量の値と端子ＣＴ２に接続される容量の値とが異なる。また、半導体装置２ａと半導体装置２ｂとでは、アドレス端子Ａ０，Ａ１における電位の設定が異なる。なお、端子ＣＴ２に接続される容量の値は端子ＣＴ１に接続される容量の値よりも大きい。【００３２】
図３は、半導体装置１と半導体装置２ａとの間、および半導体装置１と半導体装置２ｂとの間で伝送される信号を示す図である。なお、図３に示される信号Ｓは後述の第２実施例に関するものである。図２および図３を用いて半導体装置２ａ，２ｂの動作を説明する。まず時刻Ｔ０では電源電圧Ｖｃｃが立ち上がる。時刻Ｔ１ではタイミング端子ＣＴ１に入力されるリセット信号ＣＴ１が所定の電圧に達する。すると半導体装置２ａではリセット動作が解除される。半導体装置２ａは、リセット信号ＣＴ１の電位の変化後から一定の時間ｔ１が経過した時刻Ｔ２において、外部信号端子ＳＤＡ及びバスライン３を介し、半導体装置１に出力データＤ１の送信を行なう。出力データＤ１は、端子Ａ０、Ａ１での電位設定に応じたアドレスデータＡＤ１に基づいたデータである。次に、半導体装置１は上記の出力データＤ１を受信し、出力データＤ１内のアドレスデータＡＤ１により指定されたデータＤ２を読出し、バスライン３にデータＤ２を送信する。半導体装置２ａは半導体装置１から送信されたデータＤ２を自動で読み込み、データＤ２に基づいて内部設定を行なうとともにその他の信号処理を行なう。【００３３】
次に、半導体装置２ｂでは、リセット信号ＣＴ２が所定の電圧に達する時刻が時刻Ｔ１よりも遅くなるよう調整されている。このため、半導体装置２ａにおけるデータＤ２の読み込み開始の時刻Ｔ４よりも前の時刻Ｔ３において、内部データＤＴ２の値と外部データＳＤＡの値とは不一致である。よって半導体装置２ｂの内外データ比較回路２１ｂは待機信号ＷＡＩＴ２をローレベルからハイレベルに変化させる。ハイレベルの待機信号ＷＡＩＴ２が出力される期間（半導体装置２ａにおいてデータＤ２の自動読み込みが行なわれる期間）には、半導体装置２ｂではデータの自動読み込みを行なうことができない。また、この期間には半導体装置２ｂはバスライン３にデータを送信しない。なお、ハイレベルの待機信号ＷＡＩＴ２が出力される期間は本発明における「所定の期間」に対応する。【００３４】
次に、時刻Ｔ５では半導体装置２ａでの自動読み取り期間ｔ２が終了する。すると外部データＳＤＡと半導体装置２ｂの内部データＤＴ２とが一致するので待機信号ＷＡＩＴ２はローレベルに変化する。このときにはリセット信号ＣＴ２の電圧は所定の電圧に達している。半導体装置２ｂはアドレス端子Ａ０，Ａ１での電位設定に応じたアドレスデータＡＤ２（データＤ３）を半導体装置１に対して送信する。【００３５】
半導体装置１はデータＤ２に続いてデータＤ３を出力する。半導体装置２ｂは時刻Ｔ５においてアドレス端子Ａ０，Ａ１での電位設定に応じ、出力データＤ３を生成する。半導体装置２ｂはデータＤ３を自動的に受ける。内外データ比較回路２１ｂにおいて外部データＳＤＡの値と内部データＤＴ２の値とが一致するので、半導体装置２ｂはアドレスデータＡＤ２（データＤ３）を半導体装置１に送る。【００３６】
次にアドレスデータＡＤ２を受信した半導体装置１は、アドレスデータＡＤ２によって指定されたデータＤ４を読出してバスライン３に送信する。半導体装置２ｂはデータＤ４を受信する。半導体装置２ｂは、半導体装置１より送信されたデータを自動で読み込み、読み込んだデータＤ４に基づいて内部設定を行なうとともにその他の信号処理を行なう。なお、待機信号ＷＡＩＴのローレベル、ハイレベルの切り換えについては適宜変更されてもよい。すなわち時刻ｔ３において待機信号ＷＡＩＴ２がハイレベルからローレベルに切り換わるよう設定されてもよい。【００３７】
［実施例２］
第２の実施例の構成を図４に示す。図１および図２に示す構成と同様の構成には、同一の符号を付与し、以後の説明は繰り返さない。実施例２では、受信すべきデータが確定した半導体装置においては、電源電圧Ｖｃｃの供給が切断されない限り、リセットされないようにする。このため本実施例において、受信すべきデータが確定した半導体装置では、内外データ比較回路が待機信号ＷＡＩＴを変化させるとともに読み込み確定信号Ｓを出力する。読み込み確定信号Ｓはデータの送受信を行っていない半導体装置においてリセット信号を再び読み込み開始タイミング設定回路に発生させるための信号である。このような内外データ比較回路および読み込み開始タイミング設定回路が半導体装置２ａ，２ｂの各々に設けられている点で第２の実施例は第１の実施例と異なる。リセット信号が発生した後、半導体装置２ａ，２ｂの各々では図３に示す動作と同様の動作が繰り返される。すなわち、２つの半導体装置２ａ，２ｂの一方の半導体装置は、他方の半導体装置においてデータの読み込みが行なわれていなければ、待機信号ＷＡＩＴを変化させるとともに、リセット信号を発生させることによって、データ読み込みの開始タイミングをずらし、バスライン３においてデータが衝突するのを回避する。これにより、第２の実施例では半導体装置２の個数が２個よりも多い場合でも、各半導体装置は同様の動作を行なうことができる。【００３８】
なお、読み込み確定信号Ｓに代えて待機信号ＷＡＩＴ１，ＷＡＩＴ２がリセット信号の発生に用いられてもよい。この場合の半導体装置２ａ，２ｂの動作は、待機信号ＷＡＩＴ１，ＷＡＩＴ２をそれぞれ変化させるとともに、読み込み開始タイミング設定回路２５ａ，２５ｂのそれぞれが待機信号ＷＡＩＴ１，ＷＡＩＴ２に応じてリセット信号を発生させるものとなる。リセット信号が発生した後、図３に示す動作と同様の動作が複数の半導体装置２において繰り返される。つまり本発明の半導体装置では、データの読み込みが成功しない限り、待機信号ＷＡＩＴを変化させてリセットを行ない、読み込み開始タイミングをずらす。これによりバスライン３においてデータの衝突を回避することができる。【００３９】
なお、この場合の待機信号ＷＡＩＴは本発明における「読み込み失敗信号」に相当する。【００４０】
タイミングを設定する回路の具体例を図５に示す。図５に示すようにタイミング設定回路として読み込み開始タイミング設定回路２５および設定回路３０を用いることができる。設定回路３０は抵抗と容量の組み合わせからなる。抵抗値および容量値を変更することで容易に読み込み開始タイミングを調整できる。さらに、読み込み開始タイミング設定回路２５にはリセット信号線にＬ（ロー）レベルからＨ（ハイ）レベルへ遷移する際の閾値と、ＨレベルからＬレベルへ遷移する際の閾値とが異なるいわゆるシュミットトリガタイプの論理ゲート２５０が設けられる。これによりノイズなどによる誤動作防止を行なうことができる。【００４１】
さらに、読み込み開始タイミング設定回路２５には電源監視回路２５１およびＮＰＮトランジスタ２５２が設けられる。たとえば電源電圧監視回路２５１は電源電圧Ｖｃｃの低下を検知してＮＰＮトランジスタ２５２をオン状態にする。これによって論理ゲート２５０から出力されるリセット信号のレベルが変化する。図５に示す構成によれば、電源電圧の状態に応じてリセット信号を発生することができるので、電子機器の電源の立ち上げに応じてリセット解除動作をタイミングよく行なうことができる。【００４２】
端子ＣＴに接続されるリセット信号発生回路の他の態様を図６に示す。半導体装置２の内部に設定回路３０が設けられる。また、半導体装置２の外部に可変電圧源３１が設けられる。可変電圧源３１の電圧値を変更することにより比較回路２５３のしきい値電圧が調整され、読み込み開始タイミングが設定される。なお端子ＣＴは本発明の「電圧入力端子」に相当する。【００４３】
また、タイミング調整回路は、複数の端子の各々における入力電圧の組み合わせにより読み込み開始タイミングを調整してもよい。その場合タイミング調整回路を本発明の半導体装置の内部に組み込んでもよいし、本発明の半導体装置の外部に設けてもよい。【００４４】
図７は、複数の端子を用いたタイミング調整回路の一例を示す図である。半導体装置２ａ，２ｂの各々は外部設定端子である端子ＣＴＡ，ＣＴＢ，ＣＴＣを備える。端子ＣＴＡ，ＣＴＢ，ＣＴＣには容量Ｃ１〜Ｃ３がそれぞれ接続される。また、半導体装置２の内部には端子ＣＴＡ，ＣＴＢ，ＣＴＣに対応してヒューズＦ１〜Ｆ３がそれぞれ設けられる。ヒューズＦ１〜Ｆ３の各々の一方端は読み込み開始タイミング設定回路２５の入力端子に共通に接続される。レーザートリミングにより容量値を変更することによってリセット信号ＣＴ１（ＣＴ２）がハイレベルに達するまでの時間を変えることができるので、読み込み開始タイミングを調整することができる。【００４５】
図８は、複数の端子を用いたタイミング調整回路の別の例を示す図である。図８に示す構成は、ヒューズＦ１〜Ｆ３に代えてスイッチＳＷ１〜ＳＷ３が用いられる点で図７に示す構成と異なる。なお、スイッチＳＷ１〜ＳＷ３の各々は半導体装置２ａ，２ｂの各々の内部で生成される信号によって制御されてもよいし、外部から半導体装置２ａ，２ｂの各々に入力される信号により制御されてもよい。【００４６】
なお、以上の説明においては、別々の半導体装置を用いたデータ伝送方法について示しているが、これらの半導体装置を一つの半導体装置内に集積化し、上記のデータ送受信方法を内部バス回路に対して適用することもできる。【００４７】
今回開示された実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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