(57)【要約】【課題】ＩＲを低減することができ、且つ、高速リカバリー特性を有するＪＢＳ構造の半導体装置を提供する。【解決手段】１つの半導体基板上に、ショットキー接合とＰＮ接合とが並列に形成されたＪＢＳ構造を有する半導体装置において、粒子線照射により局所ライフタイム制御領域１２を形成する。ＰＮ接合界面９から局所ライフタイム制御領域１２の上面までの距離をＬ（単位：μｍ）、ショットキー接合界面が形成された半導体層の厚さをＬ０（単位：μｍ）、半導体装置に印加される逆バイアス電圧をＶｒ（単位：Ｖ）、第１半導体層２の不純物濃度をＮＤ（単位：ｃｍ−３）、真空中の誘電率をε０（単位：Ｆ・ｃｍ−１）、第１半導体層２の比誘電率をεｒ、単位電荷をｑ（単位：Ｃ）としたとき、ＰＮ接合界面９から局所ライフタイム制御領域１２の上面までの距離Ｌが、数式１の関係を満たすことを特徴とする。【数１】2009146965.tif 000006【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、前記第１導電型と異なる第２導電型を有し、且つ、前記第１半導体層上に島状に複数形成された第２半導体層と、前記第１半導体層とショットキー接合界面を形成し、且つ、前記第２半導体層と電気的に接続された第１電極と、前記第１半導体層と電気的に接続された第２電極と、を備える半導体装置において、
前記第１半導体層に形成された局所ライフタイム制御領域を有し、
前記第１半導体層の厚さをＬ０、前記半導体装置に印加される逆バイアス電圧をＶｒ、前記第１半導体層の不純物濃度をＮＤ、真空中の誘電率をε０、前記第１半導体層の比誘電率をεｒ、単位電荷をｑとしたとき、前記第１半導体層と前記第２半導体層との間に形成された接合界面から前記局所ライフタイム制御領域の上面までの距離Ｌは、
2009146965.tif 000005
を満足することを特徴とする半導体装置。
【請求項２】
前記局所ライフタイム制御領域が、平面的に見て前記第１半導体層のほぼ全面に形成されることを特徴とする請求項１の半導体装置。
【請求項３】
前記局所ライフタイム制御領域が、粒子線照射により形成されることを特徴とする請求項１又は２の半導体装置。
【請求項４】
第２導電型を有する第３半導体層が、平面的に見て、前記複数の第２半導体層すべてを取り囲むように前記第１半導体層上に島状に形成されることを特徴とする請求項１乃至３の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１つの半導体基板上にショットキー接合とＰＮ接合とが並列に形成されたＪＢＳ構造を有する半導体装置において、特に漏れ電流を低減できる半導体装置に関する。
【背景技術】
【０００２】
１つの半導体基板上にショットキー接合とＰＮ接合とが並列に形成されたＪＢＳ（Ｊｕｎｃｔｉｏｎ  Ｂａｒｒｉｅｒ  ｃｏｎｔｒｏｌｌｅｄ  Ｓｃｈｏｔｔｋｙ）構造を有する従来の半導体装置の平面構造を図３に、さらに断面構造を図４に示す。
Ｎ＋型の半導体基板１と、半導体基板１よりも不純物濃度が低いＮ−型の第１半導体層２と、第１半導体層２内に所定の間隔をあけて島状に複数形成され、且つ、第１半導体層２との間にＰＮ接合界面９が形成されたＰ＋型の第２半導体層３と、平面的に見て、複数の第２半導体層３すべての外側から取り囲むように第１半導体層２上に島状に形成され、複数の第２半導体層３の外周部における電界を緩和し高耐圧化を実現するガードリングとして機能するＰ＋型の第３半導体層４と、第１半導体層２及び第３半導体層４の各表面上に位置する絶縁膜５と、第１半導体層２の主面上であって絶縁膜５が形成されていない領域において第１半導体層２との間にショットキー接合界面８を形成し、且つ、第２半導体層３と電気的に接続される第１電極６と、半導体基板１と電気的に接続される第２電極７と、を備えている。
【０００３】
従来の半導体装置では、高速ソフトリカバリー特性を実現するため、重金属拡散等により半導体層内にライフタイム制御領域１１が形成される。例えば、ＪＢＳ構造を有する半導体装置において、Ｎ−型の第１半導体層２内に所定の間隔をあけて複数形成したＰ＋型の第２半導体層３のうちの一部にのみ重金属を拡散させ、ライフタイム制御領域を設けた例が特許文献１に開示されている。
【特許文献１】特開２００６−１９６７７５
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、ＪＢＳ構造を有する半導体装置において、ライフタイム制御領域１１が形成されると、ショットキー接合界面８において、格子欠陥又は重金属の析出が生じ、ショットキー接合が良好に形成されないことにより、漏れ電流ＩＲが増加する場合があった。また、ショットキー接合界面８の清浄度を確保するのは困難なため、歩留まりが低下するという欠点があった。
【０００５】
そこで、本発明の目的は、ショットキー接合界面にライフタイム制御領域が形成することを防ぎ、ＩＲを低減させることができ、且つ、高速ソフトリカバリー特性を得ることができるＪＢＳ構造を有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決し上記目的を達成するために、請求項１に係る本発明の半導体装置は、第１導電型の第１半導体層と、前記第１導電型と異なる第２導電型を有し、且つ、前期第１半導体層上に島状に複数形成された第２半導体層と、前記第１半導体層とショットキー接合界面を形成し、且つ、前記第２半導体層と電気的に接続された第１電極と、前記第１半導体層と電気的に接続された第２電極と、を備える半導体装置において、
前記第１半導体層に形成された局所ライフタイム制御領域を有し、
前記第１半導体層の厚さをＬ０、前記半導体装置に印加される逆バイアス電圧をＶｒ、前記第１半導体層の不純物濃度をＮＤ、真空中の誘電率をε０、前記第１半導体層の比誘電率をεｒ、単位電荷をｑとしたとき、前記第１半導体層と前記第２半導体層との間に形成されたＰＮ接合界面から前記局所ライフタイム制御領域の上面までの距離Ｌは、
2009146965.tif 000003
を満足することを特徴とする。
【０００７】
さらに、上記課題を解決し上記目的を達成するために、請求項２に係る本発明の半導体装置は、局所ライフタイム制御領域が、平面的に見て第１半導体層のほぼ全面に形成されることを特徴とする。
さらに、上記課題を解決し上記目的を達成するために、請求項３に係る本発明の半導体装置は、粒子線照射によるライフタイムキラーの局所的ドーピングにより局所ライフタイム制御領域が形成されることを特徴とする。
さらに、上記課題を解決し上記目的を達成するために、請求項４に係る本発明の半導体装置は、第２導電型を有する第３半導体層が、平面的に見て、前記複数の第２半導体層すべてを取り囲むように前記第１半導体層上に島状に形成されたことを特徴とする。
【発明の効果】
【０００８】
各請求項の発明によれば、第１半導体層に形成された局所ライフタイム制御領域が、第１半導体層と第１電極との間に形成されたショットキー接合界面及び第１半導体層と第２半導体層との間に形成されたＰＮ接合界面には形成されない、且つ、半導体装置に逆バイアス電圧Ｖｒを印加されたときに、第１半導体層と第２半導体層との間に形成されたＰＮ接合界面から第１半導体層に広がる空乏層が、局所ライフタイム制御領域に到達しないため、本発明の半導体装置は、漏れ電流ＩＲを低減することができ、さらに、第１半導体層が局所ライフタイム制御領域を有しているため、高速ソフトリカバリー特性を得ることができる。
【発明を実施するための最良の形態】
【０００９】
次に、図１を参照して本発明の実施形態に係わる半導体装置を説明する。図１に示す実施例の半導体装置は、１つの半導体基板上にショットキー接合とＰＮ接合とが並列に形成されたＪＢＳ（Ｊｕｎｃｔｉｏｎ  Ｂａｒｒｉｅｒ  ｃｏｎｔｒｏｌｌｅｄ  Ｓｃｈｏｔｔｋｙ）構造を有する半導体装置であって、Ｎ＋型の半導体基板１と、半導体基板１よりも不純物濃度が低いＮ−型の第１半導体層２と、第１半導体層２内に所定の間隔をあけて島状に複数形成され、且つ、第１半導体層２との間にＰＮ接合界面９が形成されたＰ＋型の第２半導体層３と、平面的に見て、複数の第２半導体層３すべての外側から取り囲むように第１半導体層２上に島状に形成され、複数の第２半導体層３の外周部における電界を緩和し高耐圧化を実現するガードリングとして機能するＰ＋型の第３半導体層４と、第１半導体層２及び第３半導体層４の各表面上に位置する絶縁膜５と、第１半導体層２との間にショットキー接合界面８を形成し、且つ、ショットキー接合界面８から続く第２半導体層３の主面と電気的に接続される第１電極６と、半導体基板１と電気的に接続される第２電極７と、を備え、第１半導体層２は、粒子線照射によるライフタイムキラーの局所的ドーピングにより形成された局所ライフタイム制御領域１２を有している。
【００１０】
ここで、本発明の実施形態に係わる半導体装置は、図２に示すように、欠陥深さ（ＰＮ接合界面９から局所ライフタイム制御領域１２までの距離）により、ＩＲが変化し、前記欠陥深さが浅いほど、ＩＲが増大する特性を持つ。
【００１１】
従って、本発明の実施形態に係わる半導体装置は、第１半導体層２内に形成された局所ライフタイム制御領域１２が、粒子線照射によるライフタイムキラーの局所的ドーピングにより形成され、第１半導体層２と第１電極６との間に形成されたショットキー接合界面８から第１半導体層２に広がる空乏層１０が、局所ライフタイム制御領域に到達しない。さらに、第１半導体層２と第２半導体層３との間に形成されたＰＮ接合界面９から第１半導体層２に広がる空乏層１０が局所ライフタイム制御領域１２に到達しない。即ち、第１半導体層２と第２半導体層３との間に形成されたＰＮ接合９の底面から局所ライフタイム制御領域１２の上面までの最短距離Ｌが、以下の数式１を満足するように構成されている点で、従来の半導体装置と相違し、この他は従来の半導体装置と同一に構成されている。ただし、ＰＮ接合９の底面から第１半導体層２の底面までの厚さをＬ０、前記半導体装置に印加される逆バイアス電圧をＶｒ、第１半導体層２の不純物濃度をＮＤ、真空中の誘電率をε０、第１半導体層２の比誘電率をεｒ、単位電荷をｑとする。
【数１】
2009146965.tif 000004
【００１２】
また、局所ライフタイム制御領域１２にはライフタイムキラーとしてヘリウムイオンを使用し、平面的に見て、半導体装置の第１半導体層２のほぼ全面に形成されている。
従って、本発明の実施の形態において、平面的に見て、半導体装置の第１半導体層２のほぼ全面に局所ライフタイム制御領域１２を形成するため、局所ライフタイム制御領域１２を第３半導体層４及び複数の第２半導体層３の一部に配設する場合に比べて、マスクを形成する工程が必要でない。
本発明の実施形態に係わる半導体装置において、半導体基板１の不純物濃度は１×１０１８〜１×１０２０ｃｍ−３、第１半導体層２の不純物濃度は１×１０１４〜１×１０１５ｃｍ−３、第２半導体層３及び第３半導体層４の不純物濃度は１×１０１８〜２×１０１９ｃｍ−３である。さらに、第１半導体層２の深さは２００〜５９０μｍ、第１半導体層２の厚さは２０〜６０μｍ、第３半導体層４の深さは５〜１５μｍ、第２半導体層３の深さは第３半導体層４よりも浅く、１〜１０μｍである。
【００１３】
本実施例の半導体装置によれば、次の作用効果が得られる。
（１）  第１半導体層２に形成された局所ライフタイム制御領域１２が、第１半導体層２と第１電極６との間に形成されたショットキー接合界面８及び第１半導体層２と第２半導体層３との間に形成されたＰＮ接合界面９には形成されない。さらに、半導体装置の第１電極６と第２電極７との間に逆バイアス電圧Ｖｒを印加されたとき、第１半導体層２と第２半導体層３との間に形成されたＰＮ接合界面９から第１半導体層２に広がる空乏層１０が、局所ライフタイム制御領域１２に到達しない。従って、前記半導体装置は、漏れ電流ＩＲを低減することができる。特に、図１に示すように、第１半導体層２と第３半導体層４との間に形成されたＰＮ接合界面から第１半導体層２に広がる空乏層が半導体基板１に達する逆バイアス電圧Ｖｒを半導体装置に印加した場合であっても、第１半導体層２と第２半導体層３との間に形成されたＰＮ接合界面９から第１半導体層２に広がる空乏層１０が、局所ライフタイム制御領域１２に到達しないため、前記半導体装置は、漏れ電流ＩＲを低減することができる。
（２）  第１半導体層２が局所ライフタイム制御領域１２を有しているため、前記半導体装置は、高速ソフトリカバリー特性を得ることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施例の半導体装置の構造を示す断面図である。
【図２】ＪＢＳにおける飛程距離とＩＲとの相関図である。
【図３】従来の半導体装置の構造を示す平面図である。
【図４】従来の半導体装置の構造を示す断面図である。
【符号の説明】
【００１５】
１    半導体基板
２    第１半導体層
３    第２半導体層
４    第３半導体層
５    絶縁膜
６    第１電極
７    第２電極
８    ショットキー接合界面
９    ＰＮ接合界面
１０  空乏層
１１  ライフタイム制御領域
１２  局所ライフタイム制御領域
Ｌ    ＰＮ接合界面９の底面から局所ライフタイム制御領域１２の上面までの距離
【図１】
2009146965.tif 000007
【図２】
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【図３】
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【図４】
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