(57)【要約】  外部供給電源電圧に対するより高い耐圧のＭＯＳトランジスタで構成されたオンチップ回路の動作に用いる昇圧回路の低消費電力と共に昇圧動作速度の保証と昇圧電圧の安定化との双方を満足できる半導体装置を提供することを目的とする。本発明に係る半導体装置は、所定の耐圧電圧を有する第１の領域と、前記第１の領域よりも低い耐圧電圧を有する第２の領域とを有し、前記第１の領域は、外部から供給される第１の電圧を動作電源電圧に用いる外部インタフェース回路（２）と、前記第１の電圧を昇圧して第２の電圧を生成する昇圧回路（１０）と、前記第１の電圧と第２の電圧を動作電源電圧に用いる処理回路（９）とを有し、前記昇圧回路は、前記処理回路が動作されるときは第１の速度で昇圧動作を行い、前記処理回路が動作される前に前第１の速度よりも遅い第２の速度で予め昇圧動作を行う。【特許請求の範囲】
【請求項１】
所定の耐圧電圧を有する第１の領域と、前記第１の領域よりも低い耐圧電圧を有する第２の領域とを有し、
前記第１の領域は、外部から供給される第１の電圧を動作電源電圧に用いる外部インタフェース回路と、前記第１の電圧を昇圧して第２の電圧を生成する昇圧回路と、前記第１の電圧と第２の電圧を動作電源電圧に用いる処理回路とを有し、
前記昇圧回路は、前記処理回路が動作されるときは第１の速度で昇圧動作を行い、前記処理回路が動作される前に前第１の速度よりも遅い第２の速度で予め昇圧動作を行う半導体装置。
【請求項２】
前記処理回路は、外部と入出力される信号の最大振幅として第１の電圧を有し、トランスファゲートの制御信号の振幅に第２の電圧を有するアナログディジタル／ディジタルアナログ変換回路である請求項１記載の半導体装置。
【請求項３】
前記第１の領域は更に、前記第１の電圧を降圧して第３の電圧を生成する電源回路を有し、前記第２の領域は前記第３の電圧を動作電源電圧に用いるディジタル処理回路を有する請求項１記載の半導体装置。
【請求項４】
前記ディジタル処理回路は中央処理装置を含む請求項３記載の半導体装置。
【請求項５】
前記第１の領域は更に、第３の電圧を動作電源電圧に用いるフラッシュメモリを有し、フラッシュメモリは第３の電圧を昇圧する昇圧回路を備える請求項３記載の半導体装置。
【請求項６】
前記昇圧回路は、リセット指示の解除又はスタンバイ状態の解除によって前記第２の速度で昇圧動作を開始する請求項１記載の半導体装置。
【請求項７】
前記昇圧回路はクロック信号に同期して昇圧動作を行うチャージポンプ回路を有し、
前記チャージポンプ回路にはクロックセレクタから選択的に出力される第１クロック信号又は第２クロック信号が供給され、
前記第２クロック信号は第１クロック信号の分周クロック信号であり、前記第１クロック信号は昇圧回路の昇圧動作を第１の速度に規定し、第２クロック信号は昇圧回路の昇圧動作を第２の速度に規定する請求項６記載の半導体装置。
【請求項８】
処理回路と昇圧回路とを有し、
前記処理回路と昇圧回路は相互に耐圧の同じＭＯＳトランジスタによって構成され、
前記耐圧は外部から供給される外部電源電圧に対するよりも高くされ、
前記処理回路は前記外部電源電圧と前記昇圧回路で生成された昇圧電圧との双方を動作電源電圧として利用し、
前記昇圧回路は、前記処理回路の動作が指示される前に遅い速度で昇圧動作を開始し、処理回路の動作が指示されたときは速い速度で昇圧動作を行う半導体装置。
【請求項９】
前記処理回路はアナログ信号をディジタル信号に変換するアナログディジタル変換回路又はディジタル信号をアナログ信号に変換するディジタルアナログ変換回路である請求項８記載の半導体装置。
【請求項１０】
ディジタル処理回路、アナログ処理回路、及び昇圧回路を有し、
前記アナログ処理回路と昇圧回路は相互に耐圧の同じＭＯＳトランジスタによって構成され、
前記耐圧は外部から供給される外部電源電圧に対するよりも高くされ、
前記アナログ処理回路は前記外部電源電圧と前記昇圧回路で生成された昇圧電圧との双方を動作電源電圧として利用し、
前記ディジタル処理回路は、前記アナログ処理回路の動作が指示される前に遅い速度で前記昇圧回路に昇圧動作を開始させ、アナログ処理回路の動作が指示されたときは前記昇圧回路の昇圧動作を速い速度に切り換え制御する半導体装置。
【請求項１１】
前記ディジタル処理回路は前記外部電源電圧に対するよりも低い耐圧のＭＯＳトランジスタによって構成され、
前記ディジタル処理回路は前記外部電源電圧の降圧電圧を動作電源電圧として利用する回路であり、
前記ディジタル処理回路は、半導体装置に対するリセット指示の解除又はスタンバイ状態の解除によって前記遅い速度で前記昇圧回路に昇圧動作を開始させる請求項１０記載の半導体装置。
【請求項１２】
前記アナログ処理回路は、ＣＭＯＳインバータと、前記ＣＭＯＳインバータの入力と出力を選択的に短絡させる帰還スイッチＭＯＳトランジスタと、前記ＣＭＯＳインバータの入力に一方の蓄積電極が接続された容量素子と、前記容量素子の他方の蓄積電極に接続された入力スイッチＭＯＳトランジスタとを有し、
前記ＣＭＯＳインバータの動作電源電圧は外部電源電圧であり、前記帰還スイッチＭＯＳトランジスタ及び入力スイッチＭＯＳトランジスタのスイッチ制御信号は昇圧電圧を信号振幅とする請求項１１記載の半導体装置。
【請求項１３】
前記アナログ処理回路は電荷再配分型逐次比較アナログディジタル変換回路である請求項１２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は外部から供給される外部電源電圧に対するよりも高い耐圧を有する回路を含んだ半導体装置に関し、例えばマイクロコンピュータに適用して有効な技術に関する。
【背景技術】
【０００２】
特許文献１には、電池の消耗等によってある程度の電圧低下を余儀なくされる電源を用いた携帯機器等において、アナログ信号をディジタル信号に変換するＡＤ変換器を、通常使用可能な規定値より低下した電源電圧でも使用可能にしたＡＤ変換器を採用した半導体装置に関する発明が記載される。これに記載の半導体装置は、ＡＤ変換回路と電源電圧検出回路と昇圧回路を有し、前記電源電圧検出回路は電源電圧と規定値電圧とを比較し、電源電圧が規定値電圧より低い場合は、前記昇圧回路へ動作信号を出力し、前記昇圧回路の出力を前記ＡＤ変換回路に入力し、電源電圧が規定値電圧より高い場合は、電源電圧を前記ＡＤ変換回路に入力することを特徴とするものである。前記昇圧回路は例えばチャージポンプとされる。【０００３】
【特許文献１】特開２００３−１７９４９２
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者は外部供給電源電圧に対するより高い耐圧のMOSトランジスタ構成されたアナログディジタル変換回路と昇圧回路をもつ半導体装置におけるアナログディジタル変換回路の変換特性を向上させることについて検討した。【０００５】
例えば、システム上使用可能な外部電源電圧と、使用可能な半導体製造プロセスとの関係から、外部電源電圧よりも高い耐圧を有するＭＯＳトランジスタを用いてアナログディジタル変換回路（ＡＤＣ）を構成する場合について検討した。ここでは容量再配分型の逐次比較型ＡＤＣを一例とする。容量再配分型の逐次比較型ＡＤＣは変換ビット数に応じて２のべき乗で重み付けされた複数の変換容量を有し、変換容量の次段には比較器として相補型ＭＯＳ（ＣＭＯＳ）インバータが接続される。サンプリング動作では予め前記ＣＭＯＳインバータの入出力を短絡して変換容量の一方の蓄積電極をＣＭＯＳインバータの論理閾値電圧として、他方の蓄積電極に入力電圧を印加する。その後の逐次比較動作では他方蓄積電極に順次上位ビット側から変化させたリファレンス信号を印加しながら電荷再配分を行い、それによるＣＭＯＳインバータの出力をリファレンス信号にフィードバックさせて、逐次比較動作を行っていく。このような容量再配分型の逐次比較型ＡＤＣの低電圧・低温・高速での変換特性を確保するために、昇圧回路を設け、前記ＣＭＯＳインバータの入出力を選択的に短絡させるトランスファゲートなどに対して、そのオン抵抗を小さく（若しくはコンダクタンスを大きく）するために、前記昇圧回路で生成した昇圧電圧を動作電源として生成した信号をスイッチ制御信号に用いる。【０００６】
このとき、低消費電力の観点より、アナログディジタル変換回路の変換イネーブルに応答して昇圧回路の動作を開始するとき、昇圧電圧の安定化容量が比較的小さいと、比較的早く所望の昇圧電圧に到達するが、電流消費やノイズによってそのレベルが不所望に変動し易くなる。そうすると、サンプリング期間中に前記ＣＭＯＳインバータ側の変換容量の蓄積電極の電圧はその論理閾値電圧になるが、逐次比較動作時の電流消費やノイズによって昇圧電圧が不所望に変動すると、ＣＭＯＳインバータの入力側レベルやリファレンス電圧が不所望に変動したりして、電荷再配分による変換動作に変換誤差を生ずる虞がある。【０００７】
これを解消するには昇圧電圧の安定化容量を比較的大きくすればよいが、そうすると今度は、安定化容量の充電に時間がかかる。サンプリングタイミングにおいて所望の昇圧電圧に到達しないと、前記ＣＭＯＳインバータの入出力を短絡させるトランスファゲートのオン抵抗が大きくなり過ぎて、ＣＭＯＳインバータ側の変換容量の蓄積電極の電圧がＣＭＯＳインバータの論理閾値電圧に到達せず、これによって変換結果に誤差を生ずる虞がある。【０００８】
本発明の目的は、外部供給電源電圧に対するより高い耐圧のＭＯＳトランジスタで構成されたオンチップ回路の動作に用いる昇圧回路の低消費電力と共に昇圧動作速度の保証と昇圧電圧の安定化との双方を満足できる半導体装置を提供することにある。【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。【００１１】
〔１〕本発明に係る半導体装置は、所定の耐圧電圧を有する第１の領域と、前記第１の領域よりも低い耐圧電圧を有する第２の領域とを有し、前記第１の領域は、外部から供給される第１の電圧を動作電源電圧に用いる外部インタフェース回路と、前記第１の電圧を昇圧して第２の電圧を生成する昇圧回路と、前記第１の電圧と第２の電圧を動作電源電圧に用いる処理回路とを有し、前記昇圧回路は、前記処理回路が動作されるときは第１の速度で昇圧動作を行い、前記処理回路が動作される前に前第１の速度よりも遅い第２の速度で予め昇圧動作を行う。【００１２】
上記より、処理回路の動作前は昇圧回路は遅い速度で昇圧動作を行っているから、初めから速い速度で動作する場合に比べて低消費電力を実現できる。処理回路が動作するときは昇圧回路は遅い速度であっても既に昇圧動作を開始しているので、昇圧電圧の安定化容量を比較的大きくしても、比較的早いタイミングで所要の昇圧電圧を得ることが可能になる。【００１３】
本発明の具体的な形態として、前記処理回路は、外部と入出力される信号の最大振幅として第１の電圧を有し、トランスファゲートの制御信号の振幅に第２の電圧を有するアナログディジタル／ディジタルアナログ変換回路である。【００１４】
本発明の更に具体的な形態として、前記第１の領域は更に、前記第１の電圧を降圧して第３の電圧を生成する電源回路を有し、前記第２の領域は前記第３の電圧を動作電源電圧に用いるディジタル処理回路を有する。前記ディジタル処理回路は例えば中央処理装置を含む。【００１５】
本発明の更に具体的な形態として、前記第１の領域は更に、第３の電圧を動作電源電圧に用いるフラッシュメモリを有し、フラッシュメモリは第３の電圧を昇圧する昇圧回路を備える。【００１６】
本発明の別の具体的な形態として、前記昇圧回路は、半導体装置に対するリセット指示の解除又はスタンバイ状態の解除によって前記第２の速度で昇圧動作を開始する。前記第２の速度で昇圧動作を予め開始する制御の簡素化に資することができる。【００１７】
本発明の更に具体的な形態として、前記昇圧回路はクロック信号に同期して昇圧動作を行うチャージポンプ回路を有し、前記チャージポンプ回路にはクロックセレクタから選択的に出力される第１クロック信号又は第２クロック信号が供給され、前記第２クロック信号は第１クロック信号の分周クロック信号であり、前記第１クロック信号は昇圧回路の昇圧動作を第１の速度に規定し、第２クロック信号は昇圧回路の昇圧動作を第２の速度に規定する。【００１８】
〔２〕本発明の別の観点による半導体装置は、処理回路と昇圧回路とを有し、前記処理回路と昇圧回路は相互に耐圧の同じＭＯＳトランジスタによって構成され、前記耐圧は外部から供給される外部電源電圧に対するよりも高くされ、前記処理回路は前記外部電源電圧と前記昇圧回路で生成された昇圧電圧との双方を動作電源電圧として利用し、前記昇圧回路は、前記処理回路の動作が指示される前に遅い速度で昇圧動作を開始し、処理回路の動作が指示されたときは速い速度で昇圧動作を行う。【００１９】
上記より、処理回路の動作前は昇圧回路は遅い速度で昇圧動作を行っているから、初めから速い速度で動作する場合に比べて低消費電力を実現できる。処理回路が動作するときは昇圧回路は遅い速度であっても既に昇圧動作を開始しているので、昇圧電圧の安定化容量を比較的大きくしても、比較的早いタイミングで所要の昇圧電圧を得ることが可能になる。【００２０】
本発明の具体的な形態として、前記処理回路はアナログ信号をディジタル信号に変換するアナログディジタル変換回路又はディジタル信号をアナログ信号に変換するディジタルアナログ変換回路である。【００２１】
〔３〕本発明の更に別の観点による半導体装置は、ディジタル処理回路、アナログ処理回路、及び昇圧回路を有し、前記アナログ処理回路と昇圧回路は相互に耐圧の同じＭＯＳトランジスタによって構成され、前記耐圧は外部から供給される外部電源電圧に対するよりも高くされ、前記アナログ処理回路は前記外部電源電圧と前記昇圧回路で生成された昇圧電圧との双方を動作電源電圧として利用し、前記ディジタル処理回路は、前記アナログ処理回路の動作が指示される前に遅い速度で前記昇圧回路に昇圧動作を開始させ、アナログ処理回路の動作が指示されたときは前記昇圧回路の昇圧動作を速い速度に切り換え制御する。【００２２】
上記より、アナログ処理回路の動作前は昇圧回路は遅い速度で昇圧動作を行っているから、初めから速い速度で動作する場合に比べて低消費電力を実現できる。アナログ処理回路が動作するときは昇圧回路は遅い速度であっても既に昇圧動作を開始しているので、昇圧電圧の安定化容量を比較的大きくしても、比較的早いタイミングで所要の昇圧電圧を得ることが可能になる。【００２３】
本発明の具体的な形態として、前記ディジタル処理回路は前記外部電源電圧に対するよりも低い耐圧のＭＯＳトランジスタによって構成され、前記ディジタル処理回路は前記外部電源電圧の降圧電圧を動作電源電圧として利用する回路であり、前記ディジタル処理回路は、半導体装置に対するリセット指示の解除又はスタンバイ状態の解除によって前記遅い速度で前記昇圧回路に昇圧動作を開始させる。【００２４】
本発明の別の具体的な形態として、前記アナログ処理回路は、ＣＭＯＳインバータと、前記ＣＭＯＳインバータの入力と出力を選択的に短絡させる帰還スイッチＭＯＳトランジスタと、前記ＣＭＯＳインバータの入力に一方の蓄積電極が接続された容量素子と、前記容量素子の他方の蓄積電極に接続された入力スイッチＭＯＳトランジスタとを有し、前記ＣＭＯＳインバータの動作電源電圧は外部電源電圧であり、前記帰還スイッチＭＯＳトランジスタ及び入力スイッチＭＯＳトランジスタのスイッチ制御信号は昇圧電圧を信号振幅とする。前記アナログ処理回路は、例えば電荷再配分型逐次比較アナログディジタル変換回路である。
【発明の効果】
【００２５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。【００２６】
すなわち、外部供給電源電圧に対するより高い耐圧のＭＯＳトランジスタで構成されたオンチップ回路を有する半導体装置において、前記オンチップ回路の動作に用いる昇圧回路の低消費電力と共に昇圧動作速度の保証と昇圧電圧の安定化との双方を満足することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明に係る半導体装置の一例であるマイクロコンピュータのブロック図である。
【図２】アナログディジタル変換回路の一例を示すブロック図である。
【図３】昇圧回路の動作とアナログディジタル変換回路の動作を制御するための詳細な構成を例示するブロック図である。
【図４】昇圧回路とアナログディジタル変換回路の動作タイミングを例示するタイミングチャートである。
【図５】昇圧回路とアナログディジタル変換回路の別の動作タイミングを例示するタイミングチャートである。
【図６】昇圧回路とアナログディジタル変換回路のさらに別の動作タイミングを例示するタイミングチャートである。
【図７】昇圧回路の昇圧動作をＡＤＣのイネーブルに同期して行う比較例に係るブロック図である。
【図８】図７の比較例において安定化容量の値が大き過ぎる場合の動作を示すタイミングチャートである。
【図９】図７の比較例において安定化容量の値が小さ過ぎる場合の動作を示すタイミングチャートである。
【図１０】昇圧電圧の振幅を持つ制御信号によって制御対象とすることができる素子の例を幾つか例示する説明図である。
【符号の説明】
【００２８】
１  マイクロコンピュータ
２  外部インタフェース回路
３  中央処理装置
４  システムコントローラ
８  フラッシュメモリ
９  アナログディジタル変換回路
１０  昇圧回路
１１  電源回路
１２  クロックパルスジェネレータ
ＶＣＣ、ＡＶＣＣ  ３．３Ｖの外部電源電圧
ｖｄｄ１  ３．３Ｖの内部電源電圧
ｖｄｄ２  昇圧された５Ｖの内部電源電圧
ｖｄｄ３  降圧された１．８Ｖの内部電源電圧
２１  変換容量
２２  ＣＭＯＳインバータ
２３  帰還スイッチＭＯＳトランジスタ
２４  リファレンス入力ゲート
２５  アナログ信号入力ゲート
φＳ１〜φＳｎ  サンプリング用スイッチ信号
φＲ１〜φＲｎ  リファレンス用スイッチ信号
２７  制御回路
２８  局部ディジタルアナログ変換回路
φａｄｃ  ＡＤＣの変換イネーブル信号
φｕｐｃ  昇圧回路の動作イネーブル信号
ＣＬＫ  クロック信号
ＣＬＫｄｖ  ＣＬＫの分周クロック信号
ＣＬＫｕｐｃ  昇圧回路の同期クロック信号
３２  セレクタ
【発明を実施するための最良の形態】
【００２９】
図１には本発明に係る半導体装置の一例としてマイクロコンピュータが示される。同図に示されるマイクロコンピュータ１は、特に制限されないが、公知のＣＭＯＳ集積回路製造技術によって単結晶シリコンのような1個の半導体基板に形成される。【００３０】
マイクロコンピュータ（ＭＣＵ）１は、半導体基板の周囲に外部インタフェース回路（ＥＸＩＦ）２を有し、その内側に、中央処理装置（ＣＰＵ）３、システムコントローラ（ＳＹＳＣ）４、ランダムアクセスメモリ（ＲＡＭ）５、バスコントローラ（ＢＳＣ）６、その他のロジック回路（ＬＧＣ）７、クロックパルスジェネレータ（ＣＰＧ）１２及びフラッシュメモリ（ＦＬＳＨ）８に代表されるディジタル処理回路と、アナログディジタル変換回路（ＡＤＣ）９に代表されるアナログ処理回路と、昇圧回路（ＵＰＣ）１０と、電源回路（ＰＷＳ）１１とを有する。ＣＰＵ３は命令フェッチの制御とフェッチした命令の解読を行なう命令制御部と、前記命令制御部で生成された制御信号などにしたがってアドレス演算及びデータ演算などを行って命令を実行する命令実行部とを有する。ＲＡＭ５はＣＰＵ３のワーク領域などに利用される。システムコントローラ４はマイクロコンピュータ１の動作モードの制御などを行う。例えば外部からリセット信号ＲＥＳ及びスタンバイ信号ＳＴＢなどが入力される。リセット信号ＲＥＳがローレベルにされると、システムコントローラ４は、特に制限されないが、そのハードウェアに従って内部初期化動作を開始する。リセット信号ＲＥＳがハイレベルにされてリセット指示が解除されると、その後システムコントローラ４はリセットスタートベクタをＣＰＵ３に与え、ＣＰＵ３はリセットスタートベクタで示される命令アドレスを基点にプログラムの実行を開始する。スタンバイ信号ＳＴＢがローレベルにされてスタンバイが指示されると、システムコントローラ４は命令実行の区切りでクロックパルスジェネレータによる内部クロック信号の出力若しくは発振動作を抑止し、内部回路のクロック同期動作を停止して、スタンバイ状態を達成する。スタンバイ信号ＳＴＢがローレベルからハイレベルに変化されると、その後、前記内部クロック信号の供給若しくは発振動作を再開して、内部回路のクロック同期動作を可能にする。【００３１】
マイクロコンピュータ１は、特に制限されないが、３．３Ｖ（第1の電圧）の外部電源電圧ＶＣＣを受ける。マイクロコンピュータ１を構成するＭＯＳトランジスタの耐圧は２種類とれ、５Ｖ（第２の電圧）の電源電圧に対応する耐圧を有する第１の領域と、１．８Ｖ（第３の電圧）の電源電圧に対応する耐圧を有する第２の領域とされる。第１の領域には、外部インタフェース回路（ＥＸＩＦ）２、フラッシュメモリ（ＦＬＳＨ）８、アナログディジタル変換回路（ＡＤＣ）９、昇圧回路（ＵＰＣ）１０、及び電源回路（ＰＷＳＰ）１１が形成される。第２の領域には、中央処理装置（ＣＰＵ）３、システムコントローラ（ＳＹＳＣ）４、ランダムアクセスメモリ（ＲＡＭ）５、バスコントローラ（ＢＳＣ）６、及びその他のロジック回路（ＬＧＣ）７が形成される。【００３２】
前記電源回路１１は、３．３Ｖの外部電源電圧ＶＣＣを入力して、３．３Ｖの内部電源電圧ｖｄｄ１と１．８Ｖの内部電源電圧ｖｄｄ２を生成する。３．３Ｖの内部電源電圧ｖｄｄ１はフラッシュメモリ８の動作電源とされる。１．８Ｖの内部電源電圧ｖｄｄ３は、中央処理装置（ＣＰＵ）３、システムコントローラ（ＳＹＳＣ）４、ランダムアクセスメモリ（ＲＡＭ）５、バスコントローラ（ＢＳＣ）６、及びその他のロジック回路（ＬＧＣ）７の動作電源とされる。昇圧回路１０は３．３Ｖの外部電源電圧ＡＶＣＣを入力して５Ｖの内部電源電圧ｖｄｄ２を生成する。アナログディジタル変換回路（ＡＤＣ）９は５Ｖの内部電源電圧ｖｄｄ２と３．３Ｖの外部電源電圧ＡＶＣＣを動作電源とする。尚、外部インタフェース回路２は、アナログディジタル変換回路（ＡＤＣ）９のアナログ入力に対応される入力回路には３．３Ｖの外部電源電圧ＡＶＣＣを動作電源に用い、その他の回路に対応される入力回路及び出力回路には３．３Ｖの外部電源電圧ＶＣＣを動作電源に用いる。特に図示はしないが、動作電源が３．３Ｖの回路と動作電源が１．８Ｖの回路との間の信号インタフェース部には図示を省略するレベル変換回路が配置されている。【００３３】
図２にはアナログディジタル変換回路９の一例が示される。ここでは容量再配分型の逐次比較型ＡＤＣを一例とし、ＳＣＵ１〜ＳＣＵｎで示される各々の回路は１ビット分のスイッチドキャパシタを構成する回路であり、回路ＳＣＵ１〜ＳＣＵｎ全体として、ディジタル信号のビット数（ｎ−１）＋１ビット分のスイッチアレイと容量アレイを構成する。回路ＳＣＵ１〜ＳＣＵｎの各々は変換容量２１を有し、変換容量２１の一方の蓄積電極はＣＭＯＳインバータ２２の入力に共通接続される。ＣＭＯＳインバータ２２の入力と出力はｎチャンネル型の帰還スイッチＭＯＳトランジスタ２３によって選択的に短絡可能にされる。変換容量２１の他方の蓄積電極には対応するビットのリファレンス電圧を選択的に入力するリファレンス入力ゲート２４と、アナログ入力信号Ｖｉｎを選択的に入力するアナログ信号入力ゲート２５とが接続される。入力ゲート２４，２５はＣＭＯＳトランスファゲートで構成され、スイッチ信号φＲ１〜φＲｎ、φＳ１〜φＳｎによって制御される。２６Ａ，２６ＢはＣＭＯＳインバータである。制御回路（ＡＤＣＮＴ）２７は、動作イネーブル信号φａｄｃが活性化されることによってＡＤ変換動作の制御を開始し、所定のシーケンスに従って前記スイッチ信号φＲ１〜φＲｎ、φＳ１〜φＳｎを制御して、アナログ入力信号Ｖｉｎのサンプリング動作と、逐次比較動作を制御する。局部ディジタルアナログ変換回路（ＬＤＡＣ）２８は、インバータ２２の出力で得られる逐次比較結果をアナログ信号に変換してリファレンス入力ゲート２４の入力電圧に反映する。アナログ入力信号Ｖｉｎのサンプリング動作の時にはアナログ入力ゲート２５のオン状態に並行して帰還スイッチＭＯＳトランジスタ２３がオン状態にされる。オン状態の帰還スイッチＭＯＳトランジスタ２３にはそのドレイン・ソース−ゲート間に寄生容量が顕在化する。リファレンス入力ゲート２４がオン状態にされる逐次比較動作においてもそれと同じ寄生容量を顕在化させて容量的なバランスを採る為に、帰還スイッチＭＯＳトランジスタ２３と同じＭＯＳトランジスタを用いたＭＯＳ容量２９が配置されている。【００３４】
図２のアナログディジタル変換機の動作について説明する。まず、回路ＳＣＵ１〜ＳＣＵｎの各々において入力ゲート２５をオンにし、帰還スイッチＭＯＳトランジスタ２３をオンにする。これによってアナログ入力Ｖｉｎが変換容量２１にサンプルホールドされる。このときノードＡＶのレベルはＣＭＯＳインバータの閾値電圧（Ｖｔｈ）とされる。回路ＳＣＵ１〜ＳＣＵｎの全ての変換容量（容量値の合計をＣａとする）２１にチャージされる電荷Ｑは、Ｑ＝Ｃａ（Ｖｔｈ−Ｖｉｎ）となる。サンプルホールド動作が終わると、回路ＳＣＵ１〜ＳＣＵｎの各々において入力ゲート２５をオフにし、帰還スイッチＭＯＳトランジスタ２３をオフにし、これによってチャージされた電荷Ｑが変換容量２１のＣＭＯＳインバータ２２側の蓄積電極に保存される。次いで、ＭＳＢの比較動作に移行し、回路ＳＣＵ１〜ＳＣＵｎの中のＭＳＢに対応する一つの回路においてリファレンスゲート２４から論理値１の電圧を供給し、その他の回路においてリファレンスゲート２４から論理値０の電圧を供給する。これにより電荷Ｑが回路ＳＣＵ１〜ＳＣＵｎの各変換容量２１において再分配される。ＣＭＯＳインバータ２２の入力電圧Ｖａｖは電荷保存則より、Ｖａｖ＝Ｖｔｈ−（Ｖｉｎ−（１／２）ＡＶＣＣ）となる。Ｖｉｎ＞（１／２）ＡＶＣＣの場合はＣＭＯＳインバータ２２の出力がハイレベルとなり、ＭＳＢが論理値１に確定される。逆にＶｉｎ＜（１／２）ＡＶＣＣの場合はＣＭＯＳインバータ２２の出力がローレベルとなり、ＭＳＢが論理値０に確定される。【００３５】
ＭＳＢが決定すると次のビットの比較動作に移行する。当該次のビットに対する上記同様の比較動作によってＣＭＯＳインバータ２２の出力に基づいて当該次のビットの論理値を決定する。以下同様に最下位ビットまで逐次比較動作を行って、最終的なＡＤ変換結果ＡＤｏｕｔを得る。【００３６】
マイクロコンピュータ１は、システム上使用可能な外部電源電圧が３．３Ｖであるのに対し、ＭＯＳトランジスタに対する耐圧が１．８Ｖ電源に対する耐圧と５Ｖ電源に対する耐圧の２種類とされる半導体製造プロセスを利用しなければならないという制約を受ける場合を想定して設計されている。したがって、３．３Ｖの外部電源電圧ＡＶＣＣよりも高い５Ｖ耐圧を有するＭＯＳトランジスタを用いてアナログディジタル変換回路９が構成されている。このとき、前記昇圧回路１０は前記容量再配分型の逐次比較アナログディジタル変換回路９の低電圧・低温・高速での変換特性を確保するために設けられている。例えばＬＤＡＣ２８やＣＭＯＳインバータ２２，２６，２７の動作電源が３．３Ｖの電源電圧ＡＶＣＣであるとき、スイッチＭＯＳトランジスタ２３、トランスファゲート２４，２５のｎチャンネル型ＭＯＳトランジスタに対して、そのオン抵抗を小さく（若しくはコンダクタンスを大きく）するために、前記昇圧回路１０で生成した昇圧電圧５Ｖを動作電源として生成した信号をスイッチ制御信号に用いる。すなわち、制御回路２７において、前記スイッチ制御信号φＳ１〜φＳｎ、φＲ１〜φＲｎの信号振幅は昇圧された５Ｖ振幅とされる。【００３７】
図３には昇圧回路１０の動作とアナログディジタル変換回路９の動作を制御するための詳細な構成が例示される。昇圧電圧ｖｄｄ２の出力ノードには安定化容量３０が接続されている。安定化容量３０は例えばＭＯＳ容量で構成され、特に制限されないが、数十ピコファラッドの容量値が設定されている。アナログディジタル変換回路９に対する変換動作は変換イネーブル信号φａｄｃによって指示される。変換イネーブル信号φａｄｃはＬＯＧ７に配置された制御レジスタ（ＣＲＥＧ）３１の変換イネーブルビットが論理値1にセットされることによってイネーブルレベルにされる。例えばマイクロコンピュータ1の外部からアナログディジタル変換要求があると、これに基づいてＬＯＧ７の割り込みコントローラがＣＰＵ３に割り込み信号をアサートし、これに応答してＣＰＵ３は前記制御レジスタ３１にアナログディジタル変換イネーブルビットをセットする。【００３８】
前記昇圧回路１０は、特に図示はしないが、チャージポンプ回路を用いた公知の回路構成を採用することができる。特に図示はしないが、チャージポンプ回路は、例えば、各々がそのドレインとゲートが接続された所謂ダイオード接続を有し、互いのソースとドレインとを接続して多段に縦続接続された複数のＭＯＳトランジスタと、ＭＯＳトランジスタのソースのそれぞれに接続された容量素子とを備える。最前段のＭＯＳトランジスタのドレイン及びゲートに電圧を入力し、それに続く後段のＭＯＳトランジスタのドレイン及びゲートには、交互にクロック信号φ、その反転クロック信号φnをそれぞれの容量素子を介して供給することにより、最終段のＭＯＳトランジスタから昇圧された電圧を得ることができる。昇圧回路１０は、イネーブル信号φｕｐｃがアサートされることによってクロック信号に同期した昇圧動作の開始が指示される。特に制限されないが、イネーブル信号φｕｐｃはシステムコントローラ４から出力される。システムコントローラ４は、特に制限されないが、リセット信号ＲＥＳによるリセット解除、スタンバイ信号ＳＴＢによるスタンバイ解除に応答してイネーブル信号φｕｐｃをアサートする。スタンバイ信号ＳＴＢによりスタンバイ状態が指示されたときは、これに応答してイネーブル信号φｕｐｃをネゲートする。チャージポンプ回路はセレクタ３２で選択されたクロック信号ＣＬＫｕｐｃに同期してチャージポンプ動作を行う。セレクタ３２はクロックパルスジェネレータ１２から出力されるクロック信号ＣＬＫ又は当該クロック信号ＣＬＫを分周回路（ＤＩＶ）３３で分周した分周クロック信号ＣＬＫｄｖを選択して昇圧回路１０に供給する。セレクタ３２はＡＤＣ９のイネーブル信号φａｄｃがネゲートされている状態において分周クロック信号ＣＬＫｄｖを選択し、ＡＤＣ９のイネーブル信号φａｄｃがアサートされている状態においてクロック信号ＣＬＫを選択する。【００３９】
図４には昇圧回路１０とアナログディジタル変換回路１１の動作タイミングが例示される。時刻ｔ０にイネーブル信号φｕｐｃがアサートされると、昇圧回路１０は分周クロック信号ＣＬＫｄｖに同期して昇圧動作を開始する。イネーブル信号φｕｐｃのアサートタイミングは、リセット解除に同期し、或いは、スタンバイ解除後の発振安定期間（例えば１００ミリ秒）の経過に同期する。したがって昇圧動作が開始されるときクロック信号ＣＬＫは安定化している。時刻ｔ１にイネーブル信号φａｄｃがアサートされると、昇圧クロック信号ＣＬＫｕｐｃが分周クロック信号ＣＬＫｄｖから高速のクロック信号ＣＬＫに切り換えられると共に、アナログディジタル変換回路９の変換動作が開始される。時刻ｔ１〜ｔ２がサンプリング期間Ｔｓｍｐ、時刻ｔ３〜ｔ４が逐次比較期間Ｔｃｍｐとされる。サンプリング期間Ｔｓｍｐにおいて、昇圧回路１０は既に昇圧動作を開始しているから、安定化容量３０に数十ピコファラッドのような比較的大きな容量を採用する場合にも比較的早い段階からＡＤＣ９のノード電圧がＣＭＯＳインバータ２２の論理閾値電圧ＶＬＴに到達する。要するに、昇圧動作が間に合わずに制御信号φＳ１〜φＳｎのレベルが低いままになり、これによってＭＯＳトランジスタ２３の比較的大きなオン抵抗によってノードＡＶの電圧が論理閾値電圧ＶＬＴに到達しない状態でサンプリング動作が終了してしまう自体を抑止することができる。更に逐次比較動作では、比較的大きな安定化容量３０の作用によって昇圧電圧ｖｄｄ２が安定化され、比較動作の途中で制御信号φＲ１〜φＲｎのレベルが変動してサンプリング時に対してＭＯＳ容量２９による容量バランスが変動して変換誤差を生じたり、また、ゲート２４のコンダクタンスが低下することによる変換誤差を生じたりするのを抑制することができる。ＡＤＣ９が動作されていないとき昇圧回路１０は遅い分周クロック信号ＣＬＫｄｖにて昇圧動作を行っているから、低消費電力の要請も満足している。【００４０】
図５には昇圧回路１０とアナログディジタル変換回路１１の別の動作タイミングが例示される。ここでは、イネーブル信号φｕｐｃはリセット信号ＲＥＳの立ち上がり（リセット解除）又はスタンバイ信号ＳＴＢの立ち上がり（スタンバイ解除）に応答して即座にアサートされるものとする。また、マイクロコンピュータ1の内部は、リセット解除又はスタンバイ解除の後、クロック発振安定化時間Ｔｓｔｂを経過した後、内部リセット信号ｒｅｓがアサートされて内部動作が可能にされるものとする。したがってＡＤＣ９の動作指示は内部リセット信号ｒｅｓがアサートされた後に可能になる。この場合にも、ＡＤＣ９の動作が指示される前に遅いクロック信号ＣＬＫによる昇圧回路１０の昇圧動作が開始されているから、図4の場合と同様に、低消費電力を保証しながら変換誤差の発生を抑制することができる。【００４１】
図６には昇圧回路１０とアナログディジタル変換回路１１の更に別の動作タイミングが例示される。ここでは、図５のタイミングに加えて、イネーブル信号φｕｐｃはパワーオン検出によってもアサートされる場合を示している。要するに、リセット信号ＲＥＳ、スタンバイ信号ＳＴＢ及び電源投入検出信号ＶＤＴＣの論理和信号をイネーブル信号φｕｐｃとする。外部電源電圧ＶＣＣ，ＡＶＣＣが投入されると、パワーオン検出回路が電源投入を検出する。この検出信号ＶＤＴＣに同期して昇圧回路１０のイネーブル信号件φｕｐｃをアサートする。その他のタイミングは図５と同じである。【００４２】
図７には昇圧回路の昇圧動作をＡＤＣのイネーブルに同期して行う比較例に係るブロック図が示される。この構成では、ＡＤＣのサンプリング動作の開始と一緒に昇圧動作が開始されるから、安定化容量３０の値が大きければ図８のようにサンプリング動作の終了時点で昇圧電圧が規定電圧に到達せず、ＡＤＣのＡＶがＣＭＯＳインバータの論理閾値電圧ＶＬＴにならず変換誤差を生ずる虞がある。逆に安定化容量３０の値を小さくすると、図９のように昇圧動作は間に合っても、昇圧電圧が安定化せず、これによって変換誤差を生ずる虞がある。図３の構成においては、上述の如く、外部供給電源電圧に対するより高い耐圧のＭＯＳトランジスタで構成されたＡＤＣ９を有するマイクロコンピュータ１において、前記ＡＤＣ９の動作に用いる昇圧回路１０の低消費電力と共に昇圧動作速度の保証と昇圧電圧の安定化との双方を満足することができる。【００４３】
図１０には昇圧電圧ｖｄｄ２の振幅を持つ制御信号によって制御対象とすることができる素子の例を幾つか例示する。（Ａ）のｎチャンネル型のスイッチＭＯＳトランジスタ４０、（Ｂ）のＣＭＯＳトランスファゲート４１、（Ｃ）の抵抗分圧回路におけるＣＭＯＳトランスファゲート４２及びｎチャンネル型スイッチＭＯＳトランジスタ４３などを挙げることができる。【００４４】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。【００４５】
例えば、本発明は、システム上使用可能な外部電源電圧と、使用可能な半導体製造プロセスとの関係から、外部電源電圧よりも高い耐圧を有するＭＯＳトランジスタを用いてＡＤＣなどのオンチップ回路を構成する場合に限定されない。そのような事情は一例に過ぎない。外部供給電源電圧に対するより高い耐圧のMOSトランジスタ構成された処理回路と昇圧回路をもつ半導体装置であればよい。処理回路はＡＤＣに限定されず、ディジタルアナログ変換回路、抵抗分圧回路、積分回路、スイッチドキャパシタフィルタなど、トランスファゲートやスイッチＭＯＳトランジスタなどを有する回路であればよい。
【産業上の利用可能性】
【００４６】
本発明は、マイクロコンピュータに限定されず、ディジタル、アナログ、或いはディジタル・アナログ混載など種々の構成の半導体装置、そして種々の用途の半導体装置に広く適用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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