(57)【要約】ヘテロ接合構造の半導体膜、例えばＳｉＧｅ層（２）上にＳｉ層（３）の積層された半導体膜（１１）において、ＳｉＧｅ層（２）とＳｉ層（３）とで不純物の拡散係数が異なることを利用して、下層のＳｉＧｅ層（２）の不純物濃度を上層のＳｉ層（３）よりも高くなるように制御する。ここで、半導体膜１１の含有する不純物は当該トランジスタの導電型と反対の導電型（ｎ型ＭＯＳトランジスタであればｐ型、ｐ型ＭＯＳトランジスタであればｎ型）のものである。これにより、圧縮歪み構造を有するヘテロ接合構造の半導体層を備えた半導体装置において、移動度を増加させ、トランジスタ特性を向上させて、高信頼性を実現する。【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された半導体層と、
前記半導体膜上に絶縁膜を介して形成されたゲートと、
前記ゲートの両側における前記半導体層に第１の不純物が導入されてなる一対の第１の不純物拡散領域と
を含み、
前記半導体膜は、第２の不純物の拡散係数の異なる２種類の半導体層が積層してなるヘテロ接合構造を有しており、一方の前記半導体層における前記第２の不純物の濃度が他方の前記半導体層よりも高く分布していることを特徴とする半導体装置。
【請求項２】
前記第２の不純物は前記第１の不純物と反対導電型であることを特徴とする請求の範囲１に記載の半導体装置。
【請求項３】
２種類の前記半導体層のうち、下層の前記半導体層における前記第２の不純物の濃度が上層の前記半導体層よりも高く分布していることを特徴とする請求の範囲２に記載の半導体装置。
【請求項４】
下層の前記半導体層は上層の前記半導体層よりも厚いことを特徴とする請求の範囲３に記載の半導体装置。
【請求項５】
前記ゲートの両側に前記第２の不純物が導入されてなる一対の第２の不純物拡散領域を更に含み、
前記第２の不純物拡散領域からの前記第２の不純物の拡散により、前記第２の不純物の濃度差が形成されていることを特徴とする請求の範囲２に記載の半導体装置。
【請求項６】
前記各第２の不純物拡散領域は、深さが異なるように非対称に形成されており、
一方の前記半導体層と前記他方の前記半導体層との前記第２の不純物の濃度差が、一方の前記第１の不純物拡散領域側の部位と他方の前記第１の不純物拡散領域側の部位とで異なることを特徴とする請求の範囲５に記載の半導体装置。
【請求項７】
前記ゲートの片側にのみ前記第２の不純物が導入されてなる第２の不純物拡散領域を更に含み、
一方の前記半導体層と前記他方の前記半導体層との前記第２の不純物の濃度差が、一方の前記第１の不純物拡散領域側の部位と他方の前記第１の不純物拡散領域側の部位とで異なることを特徴とする請求の範囲２に記載の半導体装置。
【請求項８】
前記半導体膜下の前記基板の表層に前記第２の不純物が導入されてなる第３の不純物拡散領域を更に含むことを特徴とする請求の範囲２に記載の半導体装置。
【請求項９】
前記第１の不純物がｎ型不純物とされてなるｎ型ＭＩＳトランジスタであって、
前記半導体膜は、下層の前記半導体層がＳｉからなり、上層の前記半導体層がＳｉよりも第２の不純物の拡散係数の小さい材料からなることを特徴とする請求の範囲３に記載の半導体装置。
【請求項１０】
前記第１の不純物がｐ型不純物とされてなるｐ型ＭＩＳトランジスタであって、
前記半導体膜は、下層の前記半導体層がＳｉからなり、上層の前記半導体層がＳｉよりも第２の不純物の拡散係数の大きい材料からなることを特徴とする請求の範囲３に記載の半導体装置。
【請求項１１】
基板上に半導体層を形成する工程と、
前記半導体膜上に絶縁膜を介してゲートをパターン形成する工程と、
前記ゲートの両側における前記半導体層に第１の不純物を導入して一対の第１の不純物拡散領域を形成する工程と
を含み、
前記半導体膜を、第２の不純物の拡散係数の異なる２種類の半導体層が積層してなるヘテロ接合構造に形成し、一方の前記半導体層における前記第２の不純物の濃度を他方の前記半導体層よりも高く分布するように制御することを特徴とする半導体装置の製造方法。
【請求項１２】
前記第２の不純物は前記第１の不純物と反対導電型であることを特徴とする請求の範囲１１に記載の半導体装置の製造方法。
【請求項１３】
２種類の前記半導体層のうち、下層の前記半導体層における前記第２の不純物の濃度が上層の前記半導体層よりも高く分布するように制御することを特徴とする請求の範囲１２に記載の半導体装置の製造方法。
【請求項１４】
下層の前記半導体層が上層の前記半導体層よりも厚くなるように制御して形成することを特徴とする請求の範囲１３に記載の半導体装置の製造方法。
【請求項１５】
前記ゲートをマスクとして前記第２の不純物を導入して一対の第２の不純物拡散領域を形成する工程を更に含み、
前記第２の不純物拡散領域から前記第２の不純物を拡散させて前記分布を得ることを特徴とする請求の範囲１２に記載の半導体装置の製造方法。
【請求項１６】
前記各第２の不純物拡散領域を深さが異なるように非対称に形成し、
一方の前記半導体層と前記他方の前記半導体層との前記第２の不純物の濃度差を、一方の前記第１の不純物拡散領域側の部位と他方の前記第１の不純物拡散領域側の部位とで異なるように制御することを特徴とする請求の範囲１５に記載の半導体装置の製造方法。
【請求項１７】
一方の前記第１の不純物拡散領域側にのみ前記第２の不純物を導入して前記第２の不純物拡散領域を形成し、
前記第２の不純物拡散領域から前記第２の不純物を拡散させ、一方の前記半導体層と前記他方の前記半導体層との前記第２の不純物の濃度差を、一方の前記第１の不純物拡散領域側の部位が他方の前記第１の不純物拡散領域側の部位よりも大きくなるように制御することを特徴とする請求の範囲１５に記載の半導体装置の製造方法。
【請求項１８】
前記半導体膜に前記第２の不純物を導入して前記第２の不純物拡散領域を形成し、
前記第２の不純物拡散領域から前記第２の不純物を横方向拡散させて前記分布を得ることを特徴とする請求の範囲１５に記載の半導体装置の製造方法。
【請求項１９】
前記半導体膜を形成する前に、前記基板の表層に前記第２の不純物を導入して第３の不純物拡散領域を形成する工程を更に含み、
前記第３の不純物拡散領域から前記第２の不純物を拡散させ、下層の前記半導体層における前記第２の不純物の濃度を上層の前記半導体層よりも高く分布するように制御することを特徴とする請求の範囲１２に記載の半導体装置の製造方法。
【請求項２０】
前記第１の不純物拡散領域と一部重畳するように、前記半導体層に前記第１の不純物と同一導電型の第３の不純物を導入し、一対の第４の不純物拡散領域を形成する工程を更に含み、
前記第４の不純物拡散領域を形成する際に、前記ゲートをすり抜けて上層の前記半導体層の前記ゲートの下方に位置する前記半導体基板の部位に前記第３の不純物が到達するように調節し、上層の前記半導体層の前記第２の不純物の分布を制御することを特徴とする請求の範囲１２に記載の半導体装置の製造方法。
【請求項２１】
前記第１の不純物がｎ型不純物とされてなるｎ型ＭＩＳトランジスタであって、
前記半導体膜は、下層の前記半導体層がＳｉからなり、上層の前記半導体層がＳｉよりも第２の不純物の拡散係数の小さい材料からなることを特徴とする請求の範囲１３に記載の半導体装置の製造方法。
【請求項２２】
前記第１の不純物がｐ型不純物とされてなるｐ型ＭＩＳトランジスタであって、
前記半導体膜は、下層の前記半導体層がＳｉからなり、上層の前記半導体層がＳｉよりも第２の不純物の拡散係数の大きい材料からなることを特徴とする請求の範囲１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】  本発明は、拡散係数の異なる２種類の半導体層が積層してなるヘテロ接合構造の半導体層にチャネルが形成されるＭＩＳトランジスタ及びその製造方法に関し、特にＣＭＯＳ構造のｎ型及びｐ型ＭＯＳトランジスタにそれぞれ適用して好適である。
【背景技術】  従来より、電気伝導を担うチャネルの移動度を向上させるために、結晶に歪みを印加してチャネルを形成する半導体材料の物性を変えたヘテロ接合構造の半導体層を備えるＭＯＳトランジスタが開発されている。このＭＯＳトランジスタは、図１２（ｎ型、括弧内はｐ型）に示すように、Ｓｉ基板１０１上に圧縮歪み構造をなすＳｉＧｅ層１０２（１１２）及びゲート絶縁膜の形成のためのキャップ膜となるＳｉ層１０３（１１３）が順次積層されてなる半導体膜１１１（１２１）が形成され、この半導体膜１１１（１２１）上にゲート絶縁膜１０４を介してゲート電極１０５がパターン形成されており、ゲート電極１０５の両側における半導体膜１１１（１２１）に不純物が導入されてエクステンション領域１０６（１１６）及びソース／ドレイン１０７（１１７）が形成され、構成される。このＭＯＳトランジスタでは、Ｓｉ基板１０１上に格子整合するように積層されたＳｉＧｅ層１０２（１１２）の圧縮歪み構造により正孔の移動度が大きくなり、特にｐ型ＭＩＳトランジスタの特性を大幅に向上させることができる。
【特許文献１】  特開２００２−３１４０８９号公報
しかしながら、圧縮歪み構造の半導体膜を備えたＭＩＳトランジスタでは、以下のような諸問題がある（図１３）。なお、図１３Ａ，図１３Ｂでは便宜上、図１２のソース／ドレイン領域１０７（１１７）を省略する。
ｎ型ＭＯＳトランジスタでは、図１３Ａに示すように、
（１）電子の移動度が低下する。
（２）エクステンション領域１０６からのｎ型不純物（例えば砒素（Ａｓ））のＳｉＧｅ層１０２中への拡散が速いため、ショートチャネルで閾値電圧（Ｖｔｈ）が大きくシフトしてオフ電流（Ｉｏｆｆ）が増大する。
という問題があり、ｎ型ＭＩＳトランジスタの特性を大きく劣化させることになる。
一方、ｐ型ＭＯＳトランジスタでも、図１３Ｂに示すように、ＳｉＧｅ層１１２中におけるｎ型不純物（例えば砒素（Ａｓ））の拡散が速いため、Ｓｉ層１１３中でｎ型不純物の濃度が増加し、これによりＳｉ層１１３中の電界が増大して、
（１）電界増大による正孔移動度が低下する。
（２）Ｓｉ層１１３にＳｉＧｅ層１１２と並列してチャネルが形成されることにより、実効的な移動度が低下する。
という問題がある。
このように、圧縮歪み構造を有するｎ型及びｐ型ＭＯＳトランジスタには、それぞれ固有の問題点があり、これらを集積して特性の優れたＣＭＯＳトランジスタを得ることは極めて困難である。
本発明は、上記の課題に鑑みてなされたものであり、圧縮歪み構造を有するヘテロ接合構造の半導体層を備えた半導体装置において、移動度を増加させ、トランジスタ特性を向上させて、高信頼性を実現する半導体装置及びその製造方法を提供することを目的とする。
【発明の開示】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成された半導体層と、前記半導体膜上に絶縁膜を介して形成されたゲートと、前記ゲートの両側における前記半導体層に第１の不純物が導入されてなる一対の第１の不純物拡散領域とを含み、前記半導体膜は、第２の不純物の拡散係数の異なる２種類の半導体層が積層してなるヘテロ接合構造を有しており、一方の前記半導体層における前記第２の不純物の濃度が他方の前記半導体層よりも高く分布している。
本発明の半導体装置の製造方法は、基板上に半導体層を形成する工程と、前記半導体膜上に絶縁膜を介してゲートをパターン形成する工程と、前記ゲートの両側における前記半導体層に第１の不純物を導入して一対の第１の不純物拡散領域を形成する工程とを含み、前記半導体膜を、第２の不純物の拡散係数の異なる２種類の半導体層が積層してなるヘテロ接合構造に形成し、一方の前記半導体層における前記第２の不純物の濃度を他方の前記半導体層よりも高く分布するように制御する。
【図面の簡単な説明】  図１Ａは、本発明のｎ型ＭＯＳトランジスタの主要構成を示す概略断面図である。
図１Ｂは、本発明のｎ型ＭＯＳトランジスタのゲート電極にバイアスを印加した時のエネルギーバンド構造を示す模式図である。
図２Ａは、本発明のｐ型ＭＯＳトランジスタの主要構成を示す概略断面図である。
図２Ｂは、本発明のｐ型ＭＯＳトランジスタのゲート電極にバイアスを印加した時のエネルギーバンド構造を示す模式図である。
図３Ａ〜図３Ｆは、第１の実施形態によるｎ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
図４Ａ〜図４Ｆは、第２の実施形態によるｎ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
図５Ａ〜図５Ｆは、第３の実施形態によるｎ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
図６Ａ〜図６Ｆは、第４の実施形態によるｎ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
図７Ａ〜図７Ｆは、第５の実施形態によるｎ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
図８Ａ〜図８Ｆは、第６の実施形態によるｎ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
図９Ａ〜図９Ｆは、第７の実施形態によるｎ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
図１０Ａ〜図１０Ｆは、第８の実施形態によるｎ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
図１１Ａ〜図１１Ｆは、第９の実施形態によるｎ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
図１２は、従来の圧縮歪み構造を有するヘテロ接合構造の半導体層を備えた半導体装置を示す概略断面図である。
図１３Ａ，図１３Ｂは、従来の圧縮歪み構造を有するヘテロ接合構造の半導体層を備えた半導体装置の問題点を説明するための概略断面図である。
【発明を実施するための最良の形態】  −本発明の基本骨子−
本発明では、ヘテロ接合構造の半導体膜、例えばＳｉＧｅ層上にＳｉ層の積層された半導体膜において、ＳｉＧｅ層とＳｉ層とで不純物の拡散係数が異なることを利用して、下層のＳｉＧｅ層の不純物濃度を上層のＳｉ層よりも高くなるように制御する。ここで、半導体膜の含有する前記不純物は当該トランジスタの導電型と反対の導電型（ｎ型ＭＯＳトランジスタであればｐ型、ｐ型ＭＯＳトランジスタであればｎ型）のものである。
以下、ｎ型，ｐ型ＭＯＳトランジスタの夫々について、図１（ｎ型）及び図２（ｐ型）を用いて本発明の基本骨子について説明する。図１Ａ及び図２Ａでは説明の便宜上、ＭＯＳトランジスタの構成として、シリコン半導体基板（Ｓｉ基板）１上に形成されたＳｉＧｅ層２，４２及びＳｉ層３，４３からなる半導体膜１１，４１と、その上にゲート絶縁膜４を介してパターン形成されたゲート電極５のみを示す。図１Ｂ及び図２Ｂでは、いずれもゲート電極にバイアスを印加した時のエネルギーバンド構造を示す。
本発明のｎ型ＭＯＳトランジスタでは、図１Ａの右図に示すように、電子をＳｉＧｅ層２ではなくＳｉ層３に局在させるべく、ｐ型不純物、例えばホウ素Ｂの濃度をＳｉ層３中よりもＳｉＧｅ層２中のほうが高くなるように、具体的にはＳｉＧｅ層２及びＳｉ層３について例えば図１Ａの右図に示すような濃度分布となるように制御する。これにより、図１Ｂに示すように、Ｓｉ層３中の電界が小さくなり、このＳｉ層３が高移動度の電子チャネルとして機能する。また、ＳｉＧｅ層２におけるｐ型不純物の高濃度制御により、エクステンション領域からのｎ型不純物の拡散によるＳｉＧｅ層２への悪影響も抑制される。
本発明のｐ型ＭＯＳトランジスタでは、図２Ａに示すように、ＳｉＧｅ層４２及びＳｉ層４３の双方がチャネルとなる並列チャネル化を改善すべく、正孔をＳｉＧｅ層４２に局在させるため、ｎ型不純物、例えば砒素（Ａｓ）の濃度をＳｉ層４３中よりもＳｉＧｅ層４２中のほうが高くなるように制御する。これにより、図２Ｂに示すように、Ｓｉ層４３中の電界が小さくなり、ＳｉＧｅ層４２のみが高移動度の正孔チャネルとして機能する。
圧縮歪み構造を有するＭＯＳトランジスタでは、ゲート電極とドレインとの間には殆ど電位差は生じないが、ゲート電極とソースとの間には電位差が生じる。そのため、当該ＭＯＳトランジスタにおける上記した問題は半導体膜のソース側で顕著となる。そこで本発明では、ｎ型及びｐ型ＭＯＳトランジスタの双方（特にｐ型）において、半導体膜１１，４１のソース側でＳｉ層３，４３中の電界を低減すべく、少なくともソース側において、不純物（ｎ型ＭＯＳトランジスタではｐ型、ｐ型ＭＯＳトランジスタではｎ型）濃度がＳｉ層３，４３中でＳｉＧｅ層２，４２中よりも高くならないように、好ましくはＳｉＧｅ層２，４２の不純物濃度をＳｉ層３，４３よりも高くなるように制御する必要がある。
−本発明を適用した具体的な諸実施形態−
以下、具体的な諸実施形態について図面を参照しながら詳細に説明する。
（第１の実施形態）
本実施形態では、ｎ型ＭＯＳトランジスタを対象として、チャネルを構成する半導体膜（ＳｉＧｅ層及びＳｉ層）について図１Ａの右図に示す濃度分布を達成する制御方法として、閾値電圧制御のためのＳｉ基板へのｐ型不純物のイオン注入を利用する。ｐ型不純物、例えばホウ素Ｂの拡散係数はＳｉＧｅ層では高く、Ｓｉ層では低い。この拡散係数の相違を利用し、半導体膜へホウ素を熱拡散させる。拡散係数の相違により、ＳｉＧｅ層ではＳｉ層よりもホウ素濃度が高くなる。
図３Ａ〜図３Ｆは、第１の実施形態によるｎ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。本実施形態では、ｎ型ＭＯＳトランジスタの構造を製造方法と共に説明する。
先ず、図３Ａに示すように、シリコン半導体基板（Ｓｉ基板）１の素子分離領域に素子分離構造、ここではＳｉ基板１の当該領域に形成した溝にシリコン酸化膜等の絶縁物を充填してなるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造１２を形成して活性領域１３を画定する。そして、活性領域１３の表層に閾値電圧（Ｖｔｈ）制御のためにｐ型不純物、ここではホウ素を例えばドーズ量１×１０１３／ｃｍ２、加速エネルギー１０ｋｅＶでイオン注入し、チャネル不純物領域１４を形成する。
続いて、図３Ｂに示すように、ＣＶＤ法により、活性領域１３上に選択的に薄いＳｉＧｅ層２及びＳｉ層３を成長させ、２層構造の半導体膜１１を形成する。このとき、後のチャネル不純物領域１４の活性化アニールで半導体膜１１の上述したホウ素の不純物分布を確実に達成すべく、ＳｉＧｅ層２をＳｉ層３よりも厚く、例えばＳｉＧｅ層２を４ｎｍ程度、Ｓｉ層３を３ｎｍ程度の膜厚に形成する。
続いて、図３Ｃに示すように、Ｓｉ層３上にゲート絶縁膜４となるシリコン酸窒化膜を膜厚１．５ｎｍ程度に形成する。その後、ゲート絶縁膜４上に多結晶シリコン膜を堆積し、これをパターニングすることにより、ゲート電極５を形成する。そして、チャネル周辺の不純物プロファイルを調整してショートチャネル効果を抑制するため、ゲート電極５をマスクとして半導体膜１１及びＳｉ基板１の表層にｐ型不純物、ここではホウ素をドーズ量１×１０１３／ｃｍ２、加速エネルギー１０ｋｅＶで傾斜角度（基板面に対する垂線からの角度）を４５°としてイオン注入し、一対のポケット領域１５を形成する。
続いて、図３Ｄに示すように、ゲート電極５をマスクとして半導体膜１１及びＳｉ基板１の表層にｎ型不純物、ここでは砒素（Ａｓ）をドーズ量１×１０１４／ｃｍ２、加速エネルギー５ｋｅＶで傾斜角度を０°としてイオン注入し、一対のエクステンション領域１６を形成する。
続いて、図３Ｅに示すように、ゲート電極５を覆うように全面に絶縁膜、ここではシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）してゲート電極５の両側面のみにシリコン酸化膜を残し、サイドウォール絶縁膜１７を形成する。そして、ゲート電極５及びサイドウォール絶縁膜１７をマスクとして半導体膜１１及びＳｉ基板１の表層にｎ型不純物、ここでは砒素（Ａｓ）をドーズ量１×１０１５／ｃｍ２、加速エネルギー３０ｋｅＶで傾斜角度を０°としてイオン注入し、エクステンション領域１６と一部重畳しこれよりも深いソース領域１８ａ，ドレイン領域１８ｂを形成する。
その後、温度１０００℃で１秒間の活性化アニール処理を実行し、導入した各不純物を熱拡散させる。このとき、チャネル不純物領域１４としてイオン注入したホウ素は、ＳｉＧｅ層２ではその拡散係数が高く、Ｓｉ層３では低いため、チャネル不純物領域１４からＳｉＧｅ層２へ多く拡散するが、ＳｉＧｅ層２からＳｉ層３への拡散は小さい。その結果、ホウ素濃度はＳｉＧｅ層２で高く、Ｓｉ層３でＳｉＧｅ層２よりも低く分布する。これにより、Ｓｉ層３中の電界が小さくなり、このＳｉ層３が高移動度の電子チャネルとして機能する。また、ＳｉＧｅ層２におけるホウ素の高濃度制御により、エクステンション領域１６からの砒素の拡散によるＳｉＧｅ層２への悪影響（ショートチャネル効果：Ｖｔｈシフトによるオフ電流の増大）も抑制される。
続いて、図３Ｆに示すように、全面にシリサイド金属、ここではＮｉ膜を形成し、熱処理によりゲート電極５上及びソース／ドレイン領域１８ａ，１８ｂのＳｉ層３上にそれぞれシリサイド（ＮｉＳｉ）膜１９を形成（サリサイド化）する。そして、未反応のＮｉ膜を除去した後、層間絶縁膜やコンタクト孔、配線層等の形成を経て、ｎ型ＭＯＳトランジスタを完成させる。
以上説明したように、本実施形態によれば、圧縮歪み構造を有するヘテロ接合構造の半導体膜を備えたｎ型ＭＯＳトランジスタにおいて、Ｖｔｈ制御のためのｐ型不純物のイオン注入を利用し、閾値電圧を制御したまま、ＳｉＧｅ層２中のｐ型不純物の濃度をＳｉ層３よりも高くすることができる。これにより、Ｓｉ層３のみがチャネルとして機能して電子移動度を増加させ、トランジスタ特性を向上させて、信頼性の高いｎ型ＭＯＳトランジスタを容易且つ確実に実現することが可能である。
（第２の実施形態）
本実施形態では、ｎ型ＭＯＳトランジスタを対象として、チャネルを構成する半導体膜（ＳｉＧｅ層及びＳｉ層）について図１Ａの右図に示す濃度分布を達成する制御方法として、閾値電圧制御のためのＳｉ基板へのｐ型不純物のイオン注入及びショートチャネル効果を抑制するためのｐ型不純物のイオン注入を利用する。ｐ型不純物、例えばホウ素Ｂの拡散係数はＳｉＧｅ層では高く、Ｓｉ層では低い。この拡散係数の相違を利用し、半導体膜へホウ素を熱拡散させる。拡散係数の相違により、ＳｉＧｅ層ではＳｉ層よりもホウ素濃度が高くなる。
図４Ａ〜図４Ｆは、第２の実施形態によるｎ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。本実施形態では、ｎ型ＭＯＳトランジスタの構造を製造方法と共に説明する。
先ず、図４Ａに示すように、シリコン半導体基板（Ｓｉ基板）１の素子分離領域に素子分離構造、ここではＳｉ基板１の当該領域に形成した溝にシリコン酸化膜等の絶縁物を充填してなるＳＴＩ構造１２を形成して活性領域１３を画定する。そして、活性領域１３の表層に閾値電圧（Ｖｔｈ）制御のためにｐ型不純物、ここではホウ素を例えばドーズ量１×１０１３／ｃｍ２、加速エネルギー１０ｋｅＶでイオン注入し、チャネル不純物領域１４を形成する。
続いて、図４Ｂに示すように、ＣＶＤ法により、活性領域１３上に選択的に薄いＳｉＧｅ層２及びＳｉ層３を成長させ、２層構造の半導体膜１１を形成する。このとき、後のチャネル不純物領域１４及びポケット領域２１の活性化アニールで半導体膜１１の上述したホウ素の不純物分布を確実に達成すべく、ＳｉＧｅ層２をＳｉ層３よりも厚く、例えばＳｉＧｅ層２を４ｎｍ程度、Ｓｉ層３を３ｎｍ程度の膜厚に形成する。
続いて、図４Ｃに示すように、Ｓｉ層３上にゲート絶縁膜４となるシリコン酸窒化膜を膜厚１．５ｎｍ程度に形成する。その後、ゲート絶縁膜４上に多結晶シリコン膜を堆積し、これをパターニングすることにより、ゲート電極５を形成する。そして、チャネル周辺の不純物プロファイルを調整してショートチャネル効果を抑制するため、ゲート電極５をマスクとして半導体膜１１及びＳｉ基板１の表層にｐ型不純物、ここではホウ素をイオン注入し、一対のポケット領域２１を形成する。ここでは、半導体膜１１の上述した濃度プロファイルを実現すべく、ＳｉＧｅ層２の下方のＳｉ基板１の部位にホウ素の濃度ピークが位置するように加速エネルギー及び傾斜角度を制御してイオン注入する。具体的には、ドーズ量１×１０１３／ｃｍ２、加速エネルギー１０ｋｅＶで傾斜角度を（４５）°としてイオン注入する。
続いて、図４Ｄに示すように、ゲート電極５をマスクとして半導体膜１１及びＳｉ基板１の表層にｎ型不純物、ここでは砒素（Ａｓ）をドーズ量１×１０１４／ｃｍ２、加速エネルギー５ｋｅＶで傾斜角度を０°としてイオン注入し、一対のエクステンション領域１６を形成する。
続いて、図４Ｅに示すように、ゲート電極５を覆うように全面に絶縁膜、ここではシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）してゲート電極５の両側面のみにシリコン酸化膜を残し、サイドウォール絶縁膜１７を形成する。そして、ゲート電極５及びサイドウォール絶縁膜１７をマスクとして半導体膜１１及びＳｉ基板１の表層にｎ型不純物、ここでは砒素（Ａｓ）をドーズ量１×１０１５／ｃｍ２、加速エネルギー３０ｋｅＶで傾斜角度を０°としてイオン注入し、エクステンション領域１６と一部重畳しこれよりも深い一対のソース領域１８ａ，ドレイン領域１８ｂを形成する。
その後、温度１０００℃で１秒間の活性化アニール処理を実行し、導入した各不純物を熱拡散させる。このとき、チャネル不純物領域１４としてイオン注入したホウ素は、ＳｉＧｅ層２ではその拡散係数が高く、Ｓｉ層３では低いため、チャネル不純物領域１４からＳｉＧｅ層２へ多く拡散するが、ＳｉＧｅ層２からＳｉ層３への拡散は小さい。また、ポケット領域２１としてイオン注入したホウ素も同様に、ポケット領域２１からＳｉＧｅ層２へ多く拡散するが、ポケット領域２１からＳｉ層３への拡散は小さい。その結果、ホウ素濃度はＳｉＧｅ層２で高く、Ｓｉ層３でＳｉＧｅ層２よりも低く分布する。これにより、Ｓｉ層３中の電界が小さくなり、このＳｉ層３が高移動度の電子チャネルとして機能する。また、ＳｉＧｅ層２におけるホウ素の高濃度制御により、エクステンション領域１６からの砒素の拡散によるＳｉＧｅ層２への悪影響（ショートチャネル効果等）も抑制される。特に、ポケット領域形成のためのイオン注入でチャネル不純物プロファイルが決定する、ショートチャネルのｎ型ＭＯＳトランジスタでより高い特性向上が期待できる。
続いて、図４Ｆに示すように、全面にシリサイド金属、ここではＮｉ膜を形成し、熱処理によりゲート電極５上及びソース／ドレイン領域１８ａ，１８ｂのＳｉ層３上にそれぞれシリサイド（ＮｉＳｉ）膜１９を形成（サリサイド化）する。そして、未反応のＮｉ膜を除去した後、層間絶縁膜やコンタクト孔、配線層等の形成を経て、ｎ型ＭＯＳトランジスタを完成させる。
以上説明したように、本実施形態によれば、圧縮歪み構造を有するヘテロ接合構造の半導体膜を備えたｎ型ＭＯＳトランジスタにおいて、Ｖｔｈ制御のためのｐ型不純物のイオン注入及びショートチャネル効果を抑制するためのｐ型不純物のイオン注入を利用し、閾値電圧を制御したまま、ＳｉＧｅ層２中のｐ型不純物の濃度をＳｉ層３よりも高くすることができる。これにより、Ｓｉ層３のみがチャネルとして機能して電子移動度を増加させ、トランジスタ特性を向上させて、信頼性の高いｎ型ＭＯＳトランジスタを容易且つ確実に実現することが可能である。
（第３の実施形態）
本実施形態では、ｎ型ＭＯＳトランジスタを対象として、チャネルを構成する半導体膜（ＳｉＧｅ層及びＳｉ層）について図１Ａの右図に示す濃度分布を達成する制御方法として、閾値電圧制御のためのＳｉ基板へのｐ型不純物のイオン注入及びショートチャネル効果を抑制するためのｐ型不純物のイオン注入を利用する。ｐ型不純物、例えばホウ素Ｂの拡散係数はＳｉＧｅ層では高く、Ｓｉ層では低い。この拡散係数の相違を利用し、半導体膜へホウ素を熱拡散させる。拡散係数の相違により、ＳｉＧｅ層ではＳｉ層よりもホウ素濃度が高くなる。
図５Ａ〜図５Ｆは、第３の実施形態によるｎ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。本実施形態では、ｎ型ＭＯＳトランジスタの構造を製造方法と共に説明する。
先ず、図５Ａに示すように、シリコン半導体基板（Ｓｉ基板）１の素子分離領域に素子分離構造、ここではＳｉ基板１の当該領域に形成した溝にシリコン酸化膜等の絶縁物を充填してなるＳＴＩ構造１２を形成して活性領域１３を画定する。そして、活性領域１３の表層に閾値電圧（Ｖｔｈ）制御のためにｐ型不純物、ここではホウ素を例えばドーズ量１×１０１３／ｃｍ２、加速エネルギー１０ｋｅＶでイオン注入し、チャネル不純物領域１４を形成する。
続いて、図５Ｂに示すように、ＣＶＤ法により、活性領域１３上に選択的に薄いＳｉＧｅ層２及びＳｉ層３を成長させ、２層構造の半導体膜１１を形成する。このとき、後のチャネル不純物領域１４及びポケット領域２２ａ，２２ｂの活性化アニールで半導体膜１１の上述したホウ素の不純物分布を確実に達成すべく、ＳｉＧｅ層２をＳｉ層３よりも厚く、例えばＳｉＧｅ層２を４ｎｍ程度、Ｓｉ層３を３ｎｍ程度の膜厚に形成する。
続いて、図５Ｃに示すように、Ｓｉ層３上にゲート絶縁膜４となるシリコン酸窒化膜を膜厚１．５ｎｍ程度に形成する。その後、ゲート絶縁膜４上に多結晶シリコン膜を堆積し、これをパターニングすることにより、ゲート電極５を形成する。そして、チャネル周辺の不純物プロファイルを調整してショートチャネル効果を抑制するため、ゲート電極５をマスクとして半導体膜１１及びＳｉ基板１の表層にｐ型不純物、ここではホウ素をイオン注入し、一対のポケット領域２２ａ，２２ｂを形成する。ここでは、半導体膜１１の上述した濃度プロファイルを実現するに際して、特に電界が強くなるソース側のみ、ＳｉＧｅ層２の下方のＳｉ基板１の部位にホウ素の濃度ピークが位置するように、左右で非対称のポケット領域２２ａ，２２ｂを形成すべく加速エネルギー及び傾斜角度を制御してイオン注入する。具体的には、ソース側のポケット領域２２ａについては、ドーズ量１×１０１３／ｃｍ２、加速エネルギー３０ｋｅＶで傾斜角度を４０°としてイオン注入し、ドレイン側のポケット領域２２ｂについては、ドーズ量１×１０１３／ｃｍ２、加速エネルギー１０ｋｅＶで傾斜角度を４５°としてイオン注入する。
続いて、図５Ｄに示すように、ゲート電極５をマスクとして半導体膜１１及びＳｉ基板１の表層にｎ型不純物、ここでは砒素（Ａｓ）をドーズ量１×１０１４／ｃｍ２、加速エネルギー５ｋｅＶで傾斜角度を０°としてイオン注入し、一対のエクステンション領域１６を形成する。
続いて、図５Ｅに示すように、ゲート電極５を覆うように全面に絶縁膜、ここではシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）してゲート電極５の両側面のみにシリコン酸化膜を残し、サイドウォール絶縁膜１７を形成する。そして、ゲート電極５及びサイドウォール絶縁膜１７をマスクとして半導体膜１１及びＳｉ基板１の表層にｎ型不純物、ここでは砒素（Ａｓ）をドーズ量１×１０１５／ｃｍ２、加速エネルギー３０ｋｅＶで傾斜角度を０°としてイオン注入し、エクステンション領域１６と一部重畳しこれよりも深い一対のソース領域１８ａ，ドレイン領域１８ｂを形成する。
その後、温度１０００℃で１秒間の活性化アニール処理を実行し、導入した各不純物を熱拡散させる。このとき、チャネル不純物領域１４としてイオン注入したホウ素は、ＳｉＧｅ層２ではその拡散係数が高く、Ｓｉ層３では低いため、チャネル不純物領域１４からＳｉＧｅ層２へ多く拡散するが、ＳｉＧｅ層２からＳｉ層３への拡散は小さい。また、ポケット領域２２ａ，２２ｂとしてイオン注入したホウ素も同様に、ポケット領域２２ａ，２２ｂからＳｉＧｅ層２へ多く拡散するが、ポケット領域２２ａ，２２ｂからＳｉ層３への拡散は小さい。その結果、ホウ素濃度はＳｉＧｅ層２で高く、Ｓｉ層３でＳｉＧｅ層２よりも低く分布する。本実施形態では、ソース側のポケット領域２２ａをそのホウ素の濃度ピークがＳｉＧｅ層２の下方のＳｉ基板１の部位に位置するように形成したため、特にソース側でＳｉＧｅ層２とＳｉ層３との当該濃度分布差を確実に得ることができる。これにより、Ｓｉ層３中の電界が小さくなり、このＳｉ層３が高移動度の電子チャネルとして機能する。また、ＳｉＧｅ層２におけるホウ素の高濃度制御により、エクステンション領域１６からの砒素の拡散によるＳｉＧｅ層２への悪影響（ショートチャネル効果等）も抑制される。特に、ポケット領域形成のためのイオン注入でチャネル不純物プロファイルが決定する、ショートチャネルのｎ型ＭＯＳトランジスタでより高い特性向上が期待できる。
続いて、図５Ｆに示すように、全面にシリサイド金属、ここではＮｉ膜を形成し、熱処理によりゲート電極５上及びソース／ドレイン領域１８ａ，１８ｂのＳｉ層３上にそれぞれシリサイド（ＮｉＳｉ）膜１９を形成（サリサイド化）する。そして、未反応のＮｉ膜を除去した後、層間絶縁膜やコンタクト孔、配線層等の形成を経て、ｎ型ＭＯＳトランジスタを完成させる。
以上説明したように、本実施形態によれば、圧縮歪み構造を有するヘテロ接合構造の半導体膜を備えたｎ型ＭＯＳトランジスタにおいて、Ｖｔｈ制御のためのｐ型不純物のイオン注入及びショートチャネル効果を抑制するためのｐ型不純物のイオン注入を利用し、閾値電圧を制御したまま、特に電界の強いソース側を考慮してＳｉＧｅ層２中のｐ型不純物の濃度をＳｉ層３よりも高くすることができる。これにより、Ｓｉ層３のみがチャネルとして機能して電子移動度を増加させ、トランジスタ特性を向上させて、信頼性の高いｎ型ＭＯＳトランジスタを容易且つ確実に実現することが可能である。
（第４の実施形態）
本実施形態では、ｎ型ＭＯＳトランジスタを対象として、チャネルを構成する半導体膜（ＳｉＧｅ層及びＳｉ層）について図１Ａの右図に示す濃度分布を達成する制御方法として、閾値電圧制御のためのＳｉ基板へのｐ型不純物のイオン注入及びショートチャネル効果を抑制するためのｐ型不純物のイオン注入を利用する。ｐ型不純物、例えばホウ素Ｂの拡散係数はＳｉＧｅ層では高く、Ｓｉ層では低い。この拡散係数の相違を利用し、半導体膜へホウ素を熱拡散させる。拡散係数の相違により、ＳｉＧｅ層ではＳｉ層よりもホウ素濃度が高くなる。
図６Ａ〜図６Ｆは、第４の実施形態によるｎ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。本実施形態では、ｎ型ＭＯＳトランジスタの構造を製造方法と共に説明する。
先ず、図６Ａに示すように、シリコン半導体基板（Ｓｉ基板）１の素子分離領域に素子分離構造、ここではＳｉ基板１の当該領域に形成した溝にシリコン酸化膜等の絶縁物を充填してなるＳＴＩ構造１２を形成して活性領域１３を画定する。そして、活性領域１３の表層に閾値電圧（Ｖｔｈ）制御のためにｐ型不純物、ここではホウ素を例えばドーズ量１×１０１３／ｃｍ２、加速エネルギー１０ｋｅＶでイオン注入し、チャネル不純物領域１４を形成する。
続いて、図６Ｂに示すように、ＣＶＤ法により、活性領域１３上に選択的に薄いＳｉＧｅ層２及びＳｉ層３を成長させ、２層構造の半導体膜１１を形成する。このとき、後のチャネル不純物領域１４及びポケット領域２３の活性化アニールで半導体膜１１の上述したホウ素の不純物分布を確実に達成すべく、ＳｉＧｅ層２をＳｉ層３よりも厚く、例えばＳｉＧｅ層２を４ｎｍ程度、Ｓｉ層３を３ｎｍ程度の膜厚に形成する。
続いて、図６Ｃに示すように、Ｓｉ層３上にゲート絶縁膜４となるシリコン酸窒化膜を膜厚１．５ｎｍ程度に形成する。その後、ゲート絶縁膜４上に多結晶シリコン膜を堆積し、これをパターニングすることにより、ゲート電極５を形成する。そして、チャネル周辺の不純物プロファイルを調整してショートチャネル効果を抑制するため、ゲート電極５をマスクとして半導体膜１１及びＳｉ基板１の表層のうちドレイン側のみにｐ型不純物、ここではホウ素をイオン注入し、ポケット領域２３を形成する。ここでは、半導体膜１１の上述した濃度プロファイルを実現するに際して、ドレイン側のみにポケット領域２３を形成すべく加速エネルギー及び傾斜角度を制御してイオン注入する。具体的には、ドレイン側のみにドーズ量１×１０１３／ｃｍ２、加速エネルギー１０ｋｅＶで傾斜角度を４５°としてイオン注入する。
続いて、図６Ｄに示すように、ゲート電極５をマスクとして半導体膜１１及びＳｉ基板１の表層にｎ型不純物、ここでは砒素（Ａｓ）をドーズ量１×１０１４／ｃｍ２、加速エネルギー５ｋｅＶで傾斜角度を０°としてイオン注入し、一対のエクステンション領域１６を形成する。
続いて、図６Ｅに示すように、ゲート電極５を覆うように全面に絶縁膜、ここではシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）してゲート電極５の両側面のみにシリコン酸化膜を残し、サイドウォール絶縁膜１７を形成する。そして、ゲート電極５及びサイドウォール絶縁膜１７をマスクとして半導体膜１１及びＳｉ基板１の表層にｎ型不純物、ここでは砒素（Ａｓ）をドーズ量１×１０１５／ｃｍ２、加速エネルギー３０ｋｅＶで傾斜角度を０°としてイオン注入し、エクステンション領域１６と一部重畳しこれよりも深い一対のソース領域１８ａ，ドレイン領域１８ｂを形成する。
その後、温度１０００℃で１秒間の活性化アニール処理を実行し、導入した各不純物を熱拡散させる。このとき、チャネル不純物領域１４としてイオン注入したホウ素は、ＳｉＧｅ層２ではその拡散係数が高く、Ｓｉ層３では低いため、チャネル不純物領域１４からＳｉＧｅ層２へ多く拡散するが、ＳｉＧｅ層２からＳｉ層３への拡散は小さい。その結果、ホウ素濃度はＳｉＧｅ層２で高く、Ｓｉ層３でＳｉＧｅ層２よりも低く分布する。これにより、Ｓｉ層３中の電界が小さくなり、このＳｉ層３が高移動度の電子チャネルとして機能する。この場合、ポケット領域のイオン注入は特にドレイン側で必要であり、ＳｉＧｅ層２とＳｉ層３との当該濃度分布差はドレイン側ではさほど重要ではないことから、本実施形態ではポケット領域２３をドレイン側のみに形成することにより、ショートチャネル効果を抑制するとともに、ソース側のＳｉ層３中のホウ素濃度を増加させることもない。また、ＳｉＧｅ層２におけるホウ素の高濃度制御により、エクステンション領域１６からの砒素の拡散によるＳｉＧｅ層２への悪影響（ショートチャネル効果等）も抑制される。特に、ポケット領域形成のためのイオン注入でチャネル不純物プロファイルが決定する、ショートチャネルのｎ型ＭＯＳトランジスタでより高い特性向上が期待できる。
続いて、図６Ｆに示すように、全面にシリサイド金属、ここではＮｉ膜を形成し、熱処理によりゲート電極５上及びソース／ドレイン領域１８ａ，１８ｂのＳｉ層３上にそれぞれシリサイド（ＮｉＳｉ）膜１９を形成（サリサイド化）する。そして、未反応のＮｉ膜を除去した後、層間絶縁膜やコンタクト孔、配線層等の形成を経て、ｎ型ＭＯＳトランジスタを完成させる。
以上説明したように、本実施形態によれば、圧縮歪み構造を有するヘテロ接合構造の半導体膜を備えたｎ型ＭＯＳトランジスタにおいて、Ｖｔｈ制御のためのｐ型不純物のイオン注入及びショートチャネル効果を抑制するためのｐ型不純物のイオン注入を利用し、閾値電圧を制御したまま、特に電界の強いソース側を考慮してＳｉＧｅ層２中のｐ型不純物の濃度をＳｉ層３よりも高くすることができる。これにより、Ｓｉ層３のみがチャネルとして機能して電子移動度を増加させ、トランジスタ特性を向上させて、信頼性の高いｎ型ＭＯＳトランジスタを容易且つ確実に実現することが可能である。
（第５の実施形態）
本実施形態では、ｐ型ＭＯＳトランジスタを対象として、チャネルを構成する半導体膜について、ｎ型不純物がＳｉＧｅ層で高く、Ｓｉ層で低い濃度分布を達成する制御方法として、ショートチャネル効果を抑制するためのｎ型不純物のイオン注入を利用する。ｎ型不純物、例えば砒素（Ａｓ）の拡散係数はＳｉＧｅ層では高く、Ｓｉ層では低い。この拡散係数の相違を利用し、半導体膜へ砒素を熱拡散させる。拡散係数の相違により、ＳｉＧｅ層ではＳｉ層よりも砒素濃度が高くなる。
図７Ａ〜図７Ｆは、第５の実施形態によるｐ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。本実施形態では、ｐ型ＭＯＳトランジスタの構造を製造方法と共に説明する。
先ず、図７Ａに示すように、シリコン半導体基板（Ｓｉ基板）１の素子分離領域に素子分離構造、ここではＳｉ基板１の当該領域に形成した溝にシリコン酸化膜等の絶縁物を充填してなるＳＴＩ構造１２を形成して活性領域３１を画定する。そして、活性領域１３の表層に閾値電圧（Ｖｔｈ）制御のためにｎ型不純物、ここでは砒素を例えばドーズ量１×１０１３／ｃｍ２、加速エネルギー１００ｋｅＶでイオン注入し、チャネル不純物領域３２を形成する。
続いて、図７Ｂに示すように、ＣＶＤ法により、活性領域３１上に選択的に薄いＳｉＧｅ層４２及びＳｉ層４３を成長させ、２層構造の半導体膜４１を形成する。このとき、後のポケット領域２４の活性化アニールで半導体膜４１の上述した砒素の不純物分布を確実に達成すべく、ＳｉＧｅ層４２をＳｉ層４３よりも厚く、例えばＳｉＧｅ層４２を４ｎｍ程度、Ｓｉ層４３を３ｎｍ程度の膜厚に形成する。
続いて、図７Ｃに示すように、Ｓｉ層４３上にゲート絶縁膜４となるシリコン酸窒化膜を膜厚１．５ｎｍ程度に形成する。その後、ゲート絶縁膜４上に多結晶シリコン膜を堆積し、これをパターニングすることにより、ゲート電極５を形成する。そして、チャネル周辺の不純物プロファイルを調整してショートチャネル効果を抑制するため、ゲート電極５をマスクとして半導体膜１１及びＳｉ基板１の表層にｎ型不純物、ここでは砒素をイオン注入し、一対のポケット領域２４を形成する。ここでは、半導体膜４１の上述した濃度プロファイルを実現すべく、ＳｉＧｅ層４２の下方のＳｉ基板１の部位に砒素の濃度ピークが位置するように加速エネルギー及び傾斜角度を制御してイオン注入する。具体的には、ドーズ量１×１０１３／ｃｍ２、加速エネルギー５０ｋｅＶで傾斜角度を４０°としてイオン注入する。
続いて、図７Ｄに示すように、ゲート電極５をマスクとして半導体膜１１及びＳｉ基板１の表層にｐ型不純物、ここではホウ素Ｂをドーズ量１×１０１４／ｃｍ２、加速エネルギー１ｋｅＶで傾斜角度を０°としてイオン注入し、一対のエクステンション領域３３を形成する。
続いて、図７Ｅに示すように、ゲート電極５を覆うように全面に絶縁膜、ここではシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）してゲート電極５の両側面のみにシリコン酸化膜を残し、サイドウォール絶縁膜１７を形成する。そして、ゲート電極５及びサイドウォール絶縁膜１７をマスクとして半導体膜４１及びＳｉ基板１の表層にｐ型不純物、ここではホウ素Ｂをドーズ量１×１０１５／ｃｍ２、加速エネルギー５ｋｅＶで傾斜角度を０°としてイオン注入し、エクステンション領域３３と一部重畳しこれよりも深い一対のソース領域３４ａ，ドレイン領域３４ｂを形成する。
その後、温度１０００℃で１秒間の活性化アニール処理を実行し、導入した各不純物を熱拡散させる。このとき、ポケット領域２４としてイオン注入した砒素は、ＳｉＧｅ層４２ではその拡散係数が高く、Ｓｉ層４３では低いため、ポケット領域２４からＳｉＧｅ層４２へ多く拡散するが、ポケット領域２４からＳｉ層３への拡散は小さい。その結果、砒素濃度はＳｉＧｅ層４２で高く、Ｓｉ層４３でＳｉＧｅ層４２よりも低く分布する。これにより、Ｓｉ層４３中の電界が小さくなり、ＳｉＧｅ層４２及びＳｉ層４３の並列チャネルの形成が抑止され、ＳｉＧｅ層４２のみが高移動度の正孔チャネルとして機能する。特に、ポケット領域形成のためのイオン注入でチャネル不純物プロファイルが決定する、ショートチャネルのｐ型ＭＯＳトランジスタでより高い特性向上が期待できる。
続いて、図７Ｆに示すように、全面にシリサイド金属、ここではＮｉ膜を形成し、熱処理によりゲート電極５上及びソース／ドレイン領域３４ａ，３４ｂのＳｉ層４３上にそれぞれシリサイド（ＮｉＳｉ）膜１９を形成（サリサイド化）する。そして、未反応のＮｉ膜を除去した後、層間絶縁膜やコンタクト孔、配線層等の形成を経て、ｐ型ＭＯＳトランジスタを完成させる。
以上説明したように、本実施形態によれば、圧縮歪み構造を有するヘテロ接合構造の半導体膜を備えたｎ型ＭＯＳトランジスタにおいて、ショートチャネル効果を抑制するためのｐ型不純物のイオン注入を利用し、ＳｉＧｅ層４２中のｎ型不純物の濃度をＳｉ層４３よりも高くすることができる。これにより、ＳｉＧｅ層４２のみがチャネルとして機能して正孔移動度を増加させ、トランジスタ特性を向上させて、信頼性の高いｐ型ＭＯＳトランジスタを容易且つ確実に実現することが可能である。
（第６の実施形態）
本実施形態では、ｐ型ＭＯＳトランジスタを対象として、チャネルを構成する半導体膜について、ｎ型不純物がＳｉＧｅ層で高く、Ｓｉ層で低い濃度分布を達成する制御方法として、ショートチャネル効果を抑制するためのｎ型不純物のイオン注入を利用する。ｎ型不純物、例えば砒素（Ａｓ）の拡散係数はＳｉＧｅ層では高く、Ｓｉ層では低い。この拡散係数の相違を利用し、半導体膜へ砒素を熱拡散させる。拡散係数の相違により、ＳｉＧｅ層ではＳｉ層よりも砒素濃度が高くなる。
図８Ａ〜図８Ｆは、第６の実施形態によるｐ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。本実施形態では、ｐ型ＭＯＳトランジスタの構造を製造方法と共に説明する。
先ず、図８Ａに示すように、シリコン半導体基板（Ｓｉ基板）１の素子分離領域に素子分離構造、ここではＳｉ基板１の当該領域に形成した溝にシリコン酸化膜等の絶縁物を充填してなるＳＴＩ構造１２を形成して活性領域３１を画定する。そして、活性領域１３の表層に閾値電圧（Ｖｔｈ）制御のためにｎ型不純物、ここでは砒素を例えばドーズ量１×１０１３／ｃｍ２、加速エネルギー１００ｋｅＶでイオン注入し、チャネル不純物領域３２を形成する。
続いて、図８Ｂに示すように、ＣＶＤ法により、活性領域３１上に選択的に薄いＳｉＧｅ層４２及びＳｉ層４３を成長させ、２層構造の半導体膜４１を形成する。このとき、後のポケット領域２４ａ，２４ｂの活性化アニールで半導体膜４１の上述した砒素の不純物分布を確実に達成すべく、ＳｉＧｅ層４２をＳｉ層４３よりも厚く、例えばＳｉＧｅ層４２を４ｎｍ程度、Ｓｉ層４３を３ｎｍ程度の膜厚に形成する。
続いて、図８Ｃに示すように、Ｓｉ層４３上にゲート絶縁膜４となるシリコン酸窒化膜を膜厚１．５ｎｍ程度に形成する。その後、ゲート絶縁膜４上に多結晶シリコン膜を堆積し、これをパターニングすることにより、ゲート電極５を形成する。そして、チャネル周辺の不純物プロファイルを調整してショートチャネル効果を抑制するため、ゲート電極５をマスクとして半導体膜１１及びＳｉ基板１の表層にｎ型不純物、ここでは砒素をイオン注入し、一対のポケット領域２５ａ，２５ｂを形成する。ここでは、半導体膜４１の上述した濃度プロファイルを実現するに際して、特に電界が強くなるソース側のみ、ＳｉＧｅ層４２の下方のＳｉ基板１の部位に砒素の濃度ピークが位置するように、左右で非対称のポケット領域２５ａ，２５ｂを形成すべく加速エネルギー及び傾斜角度を制御してイオン注入する。具体的には、ソース側のポケット領域２５ａについては、ドーズ量１×１０１３／ｃｍ２、加速エネルギー５０ｋｅＶで傾斜角度を４０°としてイオン注入し、ドレイン側のポケット領域２５ｂについては、ドーズ量１×１０１３／ｃｍ２、加速エネルギー３０ｋｅＶで傾斜角度を４５°としてイオン注入する。
続いて、図８Ｄに示すように、ゲート電極５をマスクとして半導体膜１１及びＳｉ基板１の表層にｐ型不純物、ここではホウ素Ｂをドーズ量１×１０１４／ｃｍ２、加速エネルギー１ｋｅＶで傾斜角度を０°としてイオン注入し、一対のエクステンション領域３３を形成する。
続いて、図８Ｅに示すように、ゲート電極５を覆うように全面に絶縁膜、ここではシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）してゲート電極５の両側面のみにシリコン酸化膜を残し、サイドウォール絶縁膜１７を形成する。そして、ゲート電極５及びサイドウォール絶縁膜１７をマスクとして半導体膜４１及びＳｉ基板１の表層にｐ型不純物、ここではホウ素Ｂをドーズ量１×１０１５／ｃｍ２、加速エネルギー５ｋｅＶで傾斜角度を０°としてイオン注入し、エクステンション領域３３と一部重畳しこれよりも深い一対のソース領域３４ａ，ドレイン領域３４ｂを形成する。
その後、温度１０００℃で１秒間の活性化アニール処理を実行し、導入した各不純物を熱拡散させる。このとき、ポケット領域２５ａ，２５ｂとしてイオン注入した砒素は、ＳｉＧｅ層４２ではその拡散係数が高く、Ｓｉ層４３では低いため、ポケット領域２５ａ，２５ｂからＳｉＧｅ層４２へ多く拡散するが、ポケット領域２５ａ，２５ｂからＳｉ層３への拡散は小さい。その結果、砒素濃度はＳｉＧｅ層４２で高く、Ｓｉ層４３でＳｉＧｅ層４２よりも低く分布する。本実施形態では、ソース側のポケット領域２５ａをそのホウ素の濃度ピークがＳｉＧｅ層２の下方のＳｉ基板１の部位に位置するように形成したため、特にソース側でＳｉＧｅ層４２とＳｉ層４３との当該濃度分布差を確実に得ることができる。これにより、Ｓｉ層４３中の電界が小さくなり、ＳｉＧｅ層４２及びＳｉ層４３の並列チャネルの形成が抑止され、ＳｉＧｅ層４２のみが高移動度の正孔チャネルとして機能する。特に、ポケット領域形成のためのイオン注入でチャネル不純物プロファイルが決定する、ショートチャネルのｐ型ＭＯＳトランジスタでより高い特性向上が期待できる。
続いて、図８Ｆに示すように、全面にシリサイド金属、ここではＮｉ膜を形成し、熱処理によりゲート電極５上及びソース／ドレイン領域３４ａ，３４ｂのＳｉ層４３上にそれぞれシリサイド（ＮｉＳｉ）膜１９を形成（サリサイド化）する。そして、未反応のＮｉ膜を除去した後、層間絶縁膜やコンタクト孔、配線層等の形成を経て、ｐ型ＭＯＳトランジスタを完成させる。
以上説明したように、本実施形態によれば、圧縮歪み構造を有するヘテロ接合構造の半導体膜を備えたｎ型ＭＯＳトランジスタにおいて、ショートチャネル効果を抑制するためのｐ型不純物のイオン注入を利用し、特に電界の強いソース側を考慮してＳｉＧｅ層４２中のｎ型不純物の濃度をＳｉ層４３よりも高くすることができる。これにより、ＳｉＧｅ層４２のみがチャネルとして機能して正孔移動度を増加させ、トランジスタ特性を向上させて、信頼性の高いｐ型ＭＯＳトランジスタを容易且つ確実に実現することが可能である。
（第７の実施形態）
本実施形態では、ｐ型ＭＯＳトランジスタを対象として、チャネルを構成する半導体膜について、ｎ型不純物がＳｉＧｅ層で高く、Ｓｉ層で低い濃度分布を達成する制御方法として、ショートチャネル効果を抑制するためのｎ型不純物のイオン注入を利用する。ｎ型不純物、例えば砒素（Ａｓ）の拡散係数はＳｉＧｅ層では高く、Ｓｉ層では低い。この拡散係数の相違を利用し、半導体膜へ砒素を熱拡散させる。拡散係数の相違により、ＳｉＧｅ層ではＳｉ層よりも砒素濃度が高くなる。
図９Ａ〜図９Ｆは、第７の実施形態によるｐ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。本実施形態では、ｐ型ＭＯＳトランジスタの構造を製造方法と共に説明する。
先ず、図９Ａに示すように、シリコン半導体基板（Ｓｉ基板）１の素子分離領域に素子分離構造、ここではＳｉ基板１の当該領域に形成した溝にシリコン酸化膜等の絶縁物を充填してなるＳＴＩ構造１２を形成して活性領域３１を画定する。そして、活性領域１３の表層に閾値電圧（Ｖｔｈ）制御のためにｎ型不純物、ここでは砒素を例えばドーズ量１×１０１３／ｃｍ２、加速エネルギー１００ｋｅＶでイオン注入し、チャネル不純物領域３２を形成する。
続いて、図９Ｂに示すように、ＣＶＤ法により、活性領域３１上に選択的に薄いＳｉＧｅ層４２及びＳｉ層４３を成長させ、２層構造の半導体膜４１を形成する。このとき、後のポケット領域２６の活性化アニールで半導体膜４１の上述した砒素の不純物分布を確実に達成すべく、ＳｉＧｅ層４２をＳｉ層４３よりも厚く、例えばＳｉＧｅ層４２を４ｎｍ程度、Ｓｉ層４３を３ｎｍ程度の膜厚に形成する。
続いて、図９Ｃに示すように、Ｓｉ層４３上にゲート絶縁膜４となるシリコン酸窒化膜を膜厚１．５ｎｍ程度に形成する。その後、ゲート絶縁膜４上に多結晶シリコン膜を堆積し、これをパターニングすることにより、ゲート電極５を形成する。そして、チャネル周辺の不純物プロファイルを調整してショートチャネル効果を抑制するため、ゲート電極５をマスクとして半導体膜１１及びＳｉ基板１の表層のうちドレイン側のみにｎ型不純物、ここでは砒素をイオン注入し、ポケット領域２６を形成する。ここでは、半導体膜４１の上述した濃度プロファイルを実現するに際して、ドレイン側のみにポケット領域２６を形成すべく加速エネルギー及び傾斜角度を制御してイオン注入する。具体的には、ドレイン側のみにドーズ量１×１０１３／ｃｍ２、加速エネルギー３０ｋｅＶで傾斜角度を４５°としてイオン注入する。
続いて、図９Ｄに示すように、ゲート電極５をマスクとして半導体膜１１及びＳｉ基板１の表層にｐ型不純物、ここではホウ素Ｂをドーズ量１×１０１４／ｃｍ２、加速エネルギー１ｋｅＶで傾斜角度を０°としてイオン注入し、一対のエクステンション領域３３を形成する。
続いて、図９Ｅに示すように、ゲート電極５を覆うように全面に絶縁膜、ここではシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）してゲート電極５の両側面のみにシリコン酸化膜を残し、サイドウォール絶縁膜１７を形成する。そして、ゲート電極５及びサイドウォール絶縁膜１７をマスクとして半導体膜４１及びＳｉ基板１の表層にｐ型不純物、ここではホウ素Ｂをドーズ量１×１０１５／ｃｍ２、加速エネルギー５ｋｅＶで傾斜角度を０°としてイオン注入し、エクステンション領域３３と一部重畳しこれよりも深い一対のソース領域３４ａ，ドレイン領域３４ｂを形成する。
その後、温度１０００℃で１秒間の活性化アニール処理を実行し、導入した各不純物を熱拡散させる。このとき、ポケット領域２６としてイオン注入した砒素は、ＳｉＧｅ層４２ではその拡散係数が高く、Ｓｉ層４３では低いため、ポケット領域２６からＳｉＧｅ層４２へ多く拡散するが、ポケット領域２６からＳｉ層３への拡散は小さい。その結果、砒素濃度はＳｉＧｅ層４２で高く、Ｓｉ層４３でＳｉＧｅ層４２よりも低く分布する。これにより、Ｓｉ層４３中の電界が小さくなり、ＳｉＧｅ層４２及びＳｉ層４３の並列チャネルの形成が抑止され、ＳｉＧｅ層４２のみが高移動度の正孔チャネルとして機能する。この場合、ポケット領域のイオン注入は特にドレイン側で必要であり、ＳｉＧｅ層４２とＳｉ層４３との当該濃度分布差はドレイン側ではさほど重要ではないことから、本実施形態ではポケット領域２６をドレイン側のみに形成することにより、ショートチャネル効果を抑制するとともに、ソース側のＳｉ層４３中の砒素濃度を増加させることもない。特に、ポケット領域形成のためのイオン注入でチャネル不純物プロファイルが決定する、ショートチャネルのｐ型ＭＯＳトランジスタでより高い特性向上が期待できる。
続いて、図９Ｆに示すように、全面にシリサイド金属、ここではＮｉ膜を形成し、熱処理によりゲート電極５上及びソース／ドレイン領域３４ａ，３４ｂのＳｉ層４３上にそれぞれシリサイド（ＮｉＳｉ）膜１９を形成（サリサイド化）する。そして、未反応のＮｉ膜を除去した後、層間絶縁膜やコンタクト孔、配線層等の形成を経て、ｐ型ＭＯＳトランジスタを完成させる。
以上説明したように、本実施形態によれば、圧縮歪み構造を有するヘテロ接合構造の半導体膜を備えたｎ型ＭＯＳトランジスタにおいて、ショートチャネル効果を抑制するためのｐ型不純物のイオン注入を利用し、特に電界の強いソース側を考慮してＳｉＧｅ層４２中のｎ型不純物の濃度をＳｉ層４３よりも高くすることができる。これにより、ＳｉＧｅ層４２のみがチャネルとして機能して正孔移動度を増加させ、トランジスタ特性を向上させて、信頼性の高いｐ型ＭＯＳトランジスタを容易且つ確実に実現することが可能である。
（第８の実施形態）
本実施形態では、ｐ型ＭＯＳトランジスタを対象として、チャネルを構成する半導体膜について、ｎ型不純物がＳｉＧｅ層で高く、Ｓｉ層で低い濃度分布を達成する制御方法として、ショートチャネル効果を抑制するためのｎ型不純物のイオン注入を利用する。ｎ型不純物、例えば砒素（Ａｓ）の拡散係数はＳｉＧｅ層では高く、Ｓｉ層では低い。この拡散係数の相違を利用し、半導体膜へ砒素を熱拡散させる。拡散係数の相違により、ＳｉＧｅ層ではＳｉ層よりも砒素濃度が高くなる。
図１０Ａ〜図１０Ｆは、第８の実施形態によるｐ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。本実施形態では、ｐ型ＭＯＳトランジスタの構造を製造方法と共に説明する。
先ず、図１０Ａに示すように、シリコン半導体基板（Ｓｉ基板）１の素子分離領域に素子分離構造、ここではＳｉ基板１の当該領域に形成した溝にシリコン酸化膜等の絶縁物を充填してなるＳＴＩ構造１２を形成して活性領域３１を画定する。そして本実施形態では、閾値電圧（Ｖｔｈ）制御のためにｎ型不純物の導入は実行しない。
続いて、図１０Ｂに示すように、ＣＶＤ法により、活性領域３１上に選択的に薄いＳｉＧｅ層４２及びＳｉ層４３を成長させ、２層構造の半導体膜４１を形成する。このとき、後のポケット領域２７の活性化アニールで半導体膜４１の上述した砒素の不純物分布を確実に達成すべく、ＳｉＧｅ層４２をＳｉ層４３よりも厚く、例えばＳｉＧｅ層４２を４ｎｍ程度、Ｓｉ層４３を３ｎｍ程度の膜厚に形成する。
続いて、図１０Ｃに示すように、Ｓｉ層４３上にゲート絶縁膜４となるシリコン酸窒化膜を膜厚１．５ｎｍ程度に形成する。その後、ゲート絶縁膜４上に多結晶シリコン膜を堆積し、これをパターニングすることにより、ゲート電極５を形成する。そして、チャネル周辺の不純物プロファイルを調整してショートチャネル効果を抑制するため、ゲート電極５をマスクとして半導体膜１１及びＳｉ基板１の表層にｎ型不純物、ここでは砒素をイオン注入し、一対のポケット領域２７を形成する。ここでは、半導体膜４１の上述した濃度プロファイルを実現すべく、ＳｉＧｅ層４２の部位にホウ素の濃度ピークが位置するように加速エネルギー及び傾斜角度を制御してイオン注入する。具体的には、ドーズ量１×１０１３／ｃｍ２、加速エネルギー３０ｋｅＶで傾斜角度を４５°としてイオン注入する。
続いて、図１０Ｄに示すように、ゲート電極５をマスクとして半導体膜１１及びＳｉ基板１の表層にｐ型不純物、ここではホウ素Ｂをドーズ量１×１０１４／ｃｍ２、加速エネルギー１ｋｅＶで傾斜角度を０°としてイオン注入し、一対のエクステンション領域３３を形成する。
続いて、図１０Ｅに示すように、ゲート電極５を覆うように全面に絶縁膜、ここではシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）してゲート電極５の両側面の私にシリコン酸化膜を残し、サイドウォール絶縁膜１７を形成する。そして、ゲート電極５及びサイドウォール絶縁膜１７をマスクとして半導体膜４１及びＳｉ基板１の表層にｐ型不純物、ここではホウ素Ｂをドーズ量１×１０１５／ｃｍ２、加速エネルギー５ｋｅＶで傾斜角度を０°としてイオン注入し、エクステンション領域３３と一部重畳しこれよりも深い一対のソース領域３４ａ，ドレイン領域３４ｂを形成する。
その後、温度１０００℃で１秒間の活性化アニール処理を実行し、導入した各不純物を熱拡散させる。このとき、ポケット領域２７としてイオン注入した砒素は、ＳｉＧｅ層４２ではその拡散係数が高く、Ｓｉ層４３では低いため、ポケット領域２７からの横方向拡散がＳｉＧｅ層４２では助長されて多く拡散するが、ポケット領域２７からＳｉ層３への拡散は小さい。その結果、砒素濃度はＳｉＧｅ層４２で高く、Ｓｉ層４３でＳｉＧｅ層４２よりも低く分布する。これにより、Ｓｉ層４３中の電界が小さくなり、ＳｉＧｅ層４２及びＳｉ層４３の並列チャネルの形成が抑止され、ＳｉＧｅ層４２のみが高移動度の正孔チャネルとして機能する。特に、ポケット領域形成のためのイオン注入でチャネル不純物プロファイルが決定する、ショートチャネルのｐ型ＭＯＳトランジスタでより高い特性向上が期待できる。
続いて、図１０Ｆに示すように、全面にシリサイド金属、ここではＮｉ膜を形成し、熱処理によりゲート電極５上及びソース／ドレイン領域３４ａ，３４ｂのＳｉ層４３上にそれぞれシリサイド（ＮｉＳｉ）膜１９を形成（サリサイド化）する。そして、未反応のＮｉ膜を除去した後、層間絶縁膜やコンタクト孔、配線層等の形成を経て、ｐ型ＭＯＳトランジスタを完成させる。
以上説明したように、本実施形態によれば、圧縮歪み構造を有するヘテロ接合構造の半導体膜を備えたｎ型ＭＯＳトランジスタにおいて、ショートチャネル効果を抑制するためのｐ型不純物のイオン注入を利用し、ＳｉＧｅ層４２中のｎ型不純物の濃度をＳｉ層４３よりも高くすることができる。これにより、ＳｉＧｅ層４２のみがチャネルとして機能して正孔移動度を増加させ、トランジスタ特性を向上させて、信頼性の高いｐ型ＭＯＳトランジスタを容易且つ確実に実現することが可能である。
（第９の実施形態）
本実施形態では、ｐ型ＭＯＳトランジスタを対象として、チャネルを構成する半導体膜について、ｎ型不純物がＳｉＧｅ層で高く、Ｓｉ層で低い濃度分布を達成する制御方法として、ソース／ドレイン領域形成のためのｐ型不純物のイオン注入を利用する。このｐ型不純物によりＳｉ層中のｎ型不純物、例えば砒素（Ａｓ）の分布を打ち消すことにより、ＳｉＧｅ層ではＳｉ層よりも相対的に砒素濃度が高くなる。
図１１Ａ〜図１１Ｆは、第９の実施形態によるｐ型ＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。本実施形態では、ｐ型ＭＯＳトランジスタの構造を製造方法と共に説明する。
先ず、図１１Ａに示すように、シリコン半導体基板（Ｓｉ基板）１の素子分離領域に素子分離構造、ここではＳｉ基板１の当該領域に形成した溝にシリコン酸化膜等の絶縁物を充填してなるＳＴＩ構造１２を形成して活性領域３１を画定する。そして、活性領域１３の表層に閾値電圧（Ｖｔｈ）制御のためにｎ型不純物、ここでは砒素を例えばドーズ量１×１０１３／ｃｍ２、加速エネルギー１００ｋｅＶでイオン注入し、チャネル不純物領域３２を形成する。
続いて、図１１Ｂに示すように、ＣＶＤ法により、活性領域３１上に選択的に薄いＳｉＧｅ層４２及びＳｉ層４３を成長させ、２層構造の半導体膜４１を形成する。このとき、上述した砒素の不純物分布を確実に達成すべく、ＳｉＧｅ層４２をＳｉ層４３よりも厚く、例えばＳｉＧｅ層４２を４ｎｍ程度、Ｓｉ層４３を３ｎｍ程度の膜厚に形成する。
続いて、図１１Ｃに示すように、Ｓｉ層４３上にゲート絶縁膜４となるシリコン酸窒化膜を膜厚１．５ｎｍ程度に形成する。その後、ゲート絶縁膜４上に多結晶シリコン膜を堆積し、これをパターニングすることにより、ゲート電極５を形成する。そして、チャネル周辺の不純物プロファイルを調整してショートチャネル効果を抑制するため、ゲート電極５をマスクとして半導体膜１１及びＳｉ基板１の表層にｎ型不純物、ここでは砒素をドーズ量１×１０１３／ｃｍ２、加速エネルギー３０ｋｅＶで傾斜角度を４５°としてイオン注入し、一対のポケット領域２８を形成する。
続いて、図１１Ｄに示すように、ゲート電極５をマスクとして半導体膜１１及びＳｉ基板１の表層にｐ型不純物、ここではホウ素Ｂをドーズ量１×１０１４／ｃｍ２、加速エネルギー１ｋｅＶで傾斜角度を０°としてイオン注入し、一対のエクステンション領域３３を形成する。
続いて、図１１Ｅに示すように、ゲート電極５を覆うように全面に絶縁膜、ここではシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）してゲート電極５の両側面のみにシリコン酸化膜を残し、サイドウォール絶縁膜１７を形成する。
そして、ゲート電極５及びサイドウォール絶縁膜１７をマスクとして半導体膜４１及びＳｉ基板１の表層にｐ型不純物、ここではホウ素Ｂをイオン注入し、エクステンション領域３３と一部重畳しこれよりも深い一対のソース領域３５ａ，ドレイン領域３５ｂを形成する。この場合、注入したホウ素がゲート電極５及びゲート絶縁膜４をすり抜け、その下のＳｉ層４３に到達するように、加速エネルギーを制御する。具体的には、ドーズ量１×１０１５／ｃｍ２、加速エネルギー８ｋｅＶで傾斜角度を０°としてイオン注入する。
その後、温度１０００℃で１秒間の活性化アニール処理を実行し、導入した各不純物を熱拡散させる。このとき、ソース／ドレイン領域３５ａ，３５ｂとしてイオン注入したｐ型不純物であるホウ素がＳｉ層４３中で拡散し、Ｓｉ層４３中に存するｎ型不純物である砒素の分布がホウ素により打ち消され、実質的にｎ型不純物濃度が低下する。その結果、相対的には、砒素濃度はＳｉＧｅ層４２で高く、Ｓｉ層４３でＳｉＧｅ層４２よりも低く分布する。これにより、Ｓｉ層４３中の電界が小さくなり、ＳｉＧｅ層４２及びＳｉ層４３の並列チャネルの形成が抑止され、ＳｉＧｅ層４２のみが高移動度の正孔チャネルとして機能する。
続いて、図１１Ｆに示すように、全面にシリサイド金属、ここではＮｉ膜を形成し、熱処理によりゲート電極５上及びソース／ドレイン領域３５ａ，３５ｂのＳｉ層４３上にそれぞれシリサイド（ＮｉＳｉ）膜１９を形成（サリサイド化）する。そして、未反応のＮｉ膜を除去した後、層間絶縁膜やコンタクト孔、配線層等の形成を経て、ｐ型ＭＯＳトランジスタを完成させる。
以上説明したように、本実施形態によれば、圧縮歪み構造を有するヘテロ接合構造の半導体膜を備えたｎ型ＭＯＳトランジスタにおいて、ソース／ドレイン領域３５ａ，３５ｂ形成のためのｐ型不純物のイオン注入を利用し、ＳｉＧｅ層４２中のｎ型不純物の濃度をＳｉ層４３よりも相対的に高くすることができる。これにより、ＳｉＧｅ層４２のみがチャネルとして機能して正孔移動度を増加させ、トランジスタ特性を向上させて、信頼性の高いｐ型ＭＯＳトランジスタを容易且つ確実に実現することが可能である。
なお、上述した各実施形態を通じて、トランジスタの所望のＶｔｈを得るために、イオン注入条件及びアニール条件は適宜選択できるものである。
【産業上の利用可能性】  本発明によれば、圧縮歪み構造を有するヘテロ接合構造の半導体膜を備えた半導体装置において、移動度を増加させ、トランジスタ特性を向上させて、信頼性の高い半導体装置を実現することができる。
【図１Ａ】
2005101477.tif 000002
【図１Ｂ】
2005101477.tif 000003
【図２Ａ】
2005101477.tif 000004
【図２Ｂ】
2005101477.tif 000005
【図３Ａ】
2005101477.tif 000006
【図３Ｂ】
2005101477.tif 000007
【図３Ｃ】
2005101477.tif 000008
【図３Ｄ】
2005101477.tif 000009
【図３Ｅ】
2005101477.tif 000010
【図３Ｆ】
2005101477.tif 000011
【図４Ａ】
2005101477.tif 000012
【図４Ｂ】
2005101477.tif 000013
【図４Ｃ】
2005101477.tif 000014
【図４Ｄ】
2005101477.tif 000015
【図４Ｅ】
2005101477.tif 000016
【図４Ｆ】
2005101477.tif 000017
【図５Ａ】
2005101477.tif 000018
【図５Ｂ】
2005101477.tif 000019
【図５Ｃ】
2005101477.tif 000020
【図５Ｄ】
2005101477.tif 000021
【図５Ｅ】
2005101477.tif 000022
【図５Ｆ】
2005101477.tif 000023
【図６Ａ】
2005101477.tif 000024
【図６Ｂ】
2005101477.tif 000025
【図６Ｃ】
2005101477.tif 000026
【図６Ｄ】
2005101477.tif 000027
【図６Ｅ】
2005101477.tif 000028
【図６Ｆ】
2005101477.tif 000029
【図７Ａ】
2005101477.tif 000030
【図７Ｂ】
2005101477.tif 000031
【図７Ｃ】
2005101477.tif 000032
【図７Ｄ】
2005101477.tif 000033
【図７Ｅ】
2005101477.tif 000034
【図７Ｆ】
2005101477.tif 000035
【図８Ａ】
2005101477.tif 000036
【図８Ｂ】
2005101477.tif 000037
【図８Ｃ】
2005101477.tif 000038
【図８Ｄ】
2005101477.tif 000039
【図８Ｅ】
2005101477.tif 000040
【図８Ｆ】
2005101477.tif 000041
【図９Ａ】
2005101477.tif 000042
【図９Ｂ】
2005101477.tif 000043
【図９Ｃ】
2005101477.tif 000044
【図９Ｄ】
2005101477.tif 000045
【図９Ｅ】
2005101477.tif 000046
【図９Ｆ】
2005101477.tif 000047
【図１０Ａ】
2005101477.tif 000048
【図１０Ｂ】
2005101477.tif 000049
【図１０Ｃ】
2005101477.tif 000050
【図１０Ｄ】
2005101477.tif 000051
【図１０Ｅ】
2005101477.tif 000052
【図１０Ｆ】
2005101477.tif 000053
【図１１Ａ】
2005101477.tif 000054
【図１１Ｂ】
2005101477.tif 000055
【図１１Ｃ】
2005101477.tif 000056
【図１１Ｄ】
2005101477.tif 000057
【図１１Ｅ】
2005101477.tif 000058
【図１１Ｆ】
2005101477.tif 000059
【図１２】
2005101477.tif 000060
【図１３Ａ】
2005101477.tif 000061
【図１３Ｂ】
2005101477.tif 000062
【手続補正書】
【提出日】平成18年12月25日(2006.12.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された半導体層と、
前記半導体膜上に絶縁膜を介して形成されたゲートと、
前記ゲートの両側における前記半導体層に第１の不純物が導入されてなる一対の第１の不純物拡散領域と
を含み、
前記半導体膜は、第２の不純物の拡散係数の異なる２種類の半導体層が積層してなるヘテロ接合構造を有しており、一方の前記半導体層における前記第２の不純物の濃度が他方の前記半導体層よりも高く分布していることを特徴とする半導体装置。
【請求項２】
前記第２の不純物は前記第１の不純物と反対導電型であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
２種類の前記半導体層のうち、下層の前記半導体層における前記第２の不純物の濃度が上層の前記半導体層よりも高く分布していることを特徴とする請求項２に記載の半導体装置。
【請求項４】
基板上に半導体層を形成する工程と、
前記半導体膜上に絶縁膜を介してゲートをパターン形成する工程と、
前記ゲートの両側における前記半導体層に第１の不純物を導入して一対の第１の不純物拡散領域を形成する工程と
を含み、
前記半導体膜を、第２の不純物の拡散係数の異なる２種類の半導体層が積層してなるヘテロ接合構造に形成し、一方の前記半導体層における前記第２の不純物の濃度を他方の前記半導体層よりも高く分布するように制御することを特徴とする半導体装置の製造方法。
【請求項５】
前記第２の不純物は前記第１の不純物と反対導電型であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
２種類の前記半導体層のうち、下層の前記半導体層における前記第２の不純物の濃度が上層の前記半導体層よりも高く分布するように制御することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ゲートをマスクとして前記第２の不純物を導入して一対の第２の不純物拡散領域を形成する工程を更に含み、
前記各第２の不純物拡散領域を深さが異なるように非対称に形成し、前記第２の不純物拡散領域から前記第２の不純物を拡散させて前記分布を得るに際して、
一方の前記半導体層と前記他方の前記半導体層との前記第２の不純物の濃度差を、一方の前記第１の不純物拡散領域側の部位と他方の前記第１の不純物拡散領域側の部位とで異なるように制御することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記ゲートをマスクとして前記第２の不純物を導入して一対の第２の不純物拡散領域を形成する工程を更に含み、
一方の前記第１の不純物拡散領域側にのみ前記第２の不純物を導入して前記第２の不純物拡散領域を形成し、前記第２の不純物拡散領域から前記第２の不純物を拡散させて前記分布を得るに際して、
前記第２の不純物拡散領域から前記第２の不純物を拡散させ、一方の前記半導体層と前記他方の前記半導体層との前記第２の不純物の濃度差を、一方の前記第１の不純物拡散領域側の部位が他方の前記第１の不純物拡散領域側の部位よりも大きくなるように制御することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項９】
前記半導体膜を形成する前に、前記基板の表層に前記第２の不純物を導入して第３の不純物拡散領域を形成する工程を更に含み、
前記第３の不純物拡散領域から前記第２の不純物を拡散させ、下層の前記半導体層における前記第２の不純物の濃度を上層の前記半導体層よりも高く分布するように制御することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１０】
前記第１の不純物拡散領域と一部重畳するように、前記半導体層に前記第１の不純物と同一導電型の第３の不純物を導入し、一対の第４の不純物拡散領域を形成する工程を更に含み、
前記第４の不純物拡散領域を形成する際に、前記ゲートをすり抜けて上層の前記半導体層の前記ゲートの下方に位置する前記半導体基板の部位に前記第３の不純物が到達するように調節し、上層の前記半導体層の前記第２の不純物の分布を制御することを特徴とする請求項５に記載の半導体装置の製造方法。
【国際調査報告】
2005101477.tif 000063
2005101477.tif 000064
2005101477.tif 000065
2005101477.tif 000066
2005101477.tif 000067
2005101477.tif 000068
2005101477.tif 000069
2005101477.tif 000070
2005101477.tif 000071