(57)【要約】【課題】複数チャンネルのデータを効率よくＤＭＡ転送することのできるＤＭＡ転送システムを提供する。【解決手段】転送元１は、読み出し制御部１３の制御にもとづいて、出力部１４が、ＦＩＦＯ１１およびＦＩＦＯ１２の出力を交互に切り替えながらＦＩＦＯ１１およびＦＩＦＯ１２から読み出されたデータを順次バスラインへ出力する。ＤＭＡコントローラ２は、転送元１から送出されたデータをＦＩＦＯ２１に書き込み、転送先３の書き込み速度に合わせて転送先３へバスラインを介して送出する。転送先３は、データ振り分け部３３が、ＤＭＡコントローラ２から送出されたデータをＦＩＦＯ３１とＦＩＦＯ３２へ順次振り分け、書き込み制御部３４が、振り分けられたデータのＦＩＦＯ３１およびＦＩＦＯ３２への書き込みを制御する。【選択図】図１
2009146353.tif 000002
【特許請求の範囲】
【請求項１】
複数のチャンネルのデータを１つの連続データに並べ替えて送出する転送元と、
前記転送元から送出されたデータを受領した後、転送先の書き込み速度に合わせて送出するＤＭＡコントローラと、
前記ＤＭＡコントローラから送出された連続データを複数のチャンネルのデータに振り分けて受信する転送先と
を備えることを特徴とするＤＭＡ転送システム。
【請求項２】
前記転送元が、
前記複数のチャンネルのデータをそれぞれに格納する第１の複数のＦＩＦＯと、
前記第１の複数のＦＩＦＯの読み出しタイミングを制御する読み出し制御手段と、
出力ＦＩＦＯの指定を１つずつ順番にずらしながら前記第１の複数のＦＩＦＯから読み出されたデータを順次出力する出力手段と
を備えることを特徴とする請求項１に記載のＤＭＡ転送システム。
【請求項３】
前記ＤＭＡコントローラが、
前記転送元から送出された複数のチャンネルのデータを１個のＦＩＦＯに格納する
ことを特徴とする請求項１または２に記載のＤＭＡ転送システム。
【請求項４】
前記転送先が、
前記複数のチャンネルのチャンネル数に相当する第２の複数のＦＩＦＯと、
前記ＤＭＡコントローラから送出されたデータを前記第２の複数のＦＩＦＯへ順次振り分けるデータ振り分け手段と、
前記第２の複数のＦＩＦＯの書き込みを制御する書き込み制御手段と
を備えることを特徴とする請求項１乃至３のいずれか１項に記載のＤＭＡ転送システム。
【請求項５】
前記転送先が、
前記ＤＭＡコントローラから送出されたデータを格納するメモリを備え、
ＣＰＵによる読み出しアドレス制御により、前記複数のチャンネルのチャンネルごとのデータが読み出される
ことを特徴とする請求項１乃至３のいずれか１項に記載のＤＭＡ転送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＭＡ転送システムに関する。
【背景技術】
【０００２】
最近の高機能のマルチメディア処理装置などにおいては、処理の高速化のために、ＤＭＡ（Direct  Memory  Access）転送システムにより、ＣＰＵを介することなく転送元から転送先へ直接データを転送することが行われている。
【０００３】
このようなＤＭＡ転送システムでは、ＤＭＡを制御する回路としてＤＭＡコントローラが用いられる。
【０００４】
ＤＭＡコントローラは、バスラインを介してＣＰＵ、転送元および転送先と接続され、ＣＰＵからの転送開始コマンドもしくは転送開始リクエストを受け取ると、転送元からデータを読み出して内蔵のＦＩＦＯに一旦格納し、そのＦＩＦＯに格納されたデータを、順次、転送先へ送出する。
【０００５】
近年、処理の高度化により、同時に処理したい転送チャンネル数が増えている。これは、ＤＭＡコントローラに対する転送チャンネル数の増加要求となる。しかし、ＤＭＡコントローラに実装するチャンネル数を増加させることは、回路規模の増大につながり、ＤＭＡコントローラを搭載する集積回路のチップサイズおよび消費電力が増加する。
【０００６】
これに対して、要求される転送チャンネル数よりも少ないチャンネル数のＤＭＡコントローラを複数個実装して、転送チャンネル数を増加させることも考えられる。しかし、この場合、１つの転送が終了するたびに転送要求への調停が発生し、転送効率が低下する。また、複数のＤＭＡコントローラを実装するため、チップサイズおよび消費電力が増加する。
【０００７】
そこで、多数のＤＭＡ転送要求に応えるために、従来、ＮチャンネルのＤＭＡ転送コントロール部と、Ｎ×Ｍ個のＤＭＡリクエスト入力端子からＮ個の信号を選択してＤＭＡ転送コントロール部へ供給するマルチプレクサ部と、ＤＭＡ転送コントロール部から出力されるＮ個のＤＭＡアクノリッジ信号をＮ×Ｍ個のアクノリッジ端子の中から選択して割り当てるデマルチプレクサ部と、マルチプレクサ部とデマルチプレクサ部との制御信号を供給する制御レジスタ部とを備える切り替え式マルチチャンネルＤＭＡコントローラが提案されている（例えば、特許文献１参照。）。
【０００８】
このＤＭＡコントローラでは、１つのＤＭＡコントローラで多数のＤＭＡ転送要求に対応する。したがって、ハードウェア量や消費電力の増加を抑制することができる。
【０００９】
しかし、転送チャンネルごとに転送要求を切り替えるという制御を含んだ処理が発生しており、同時に多数のチャンネルの転送を実現する構造にはなっていないという問題があった。
【００１０】
ところで、マルチメディア処理装置で処理されるデータの中にオーディオデータがある。オーディオデータには、例えば、ステレオ音声の場合は左右２チャンネル、５．１チャンネルサラウンドデータの場合は６チャンネルなど、複数チャンネルのデータが含まれる。
【００１１】
再生処理や音場処理を行う場合、複数のチャンネルデータの同じ時間軸上のデータを用いて処理が行われる。したがって、このようなオーディオデータをＤＭＡ転送する場合、チャンネルごとに転送処理を行うよりも、複数のチャンネルのデータを一括して転送する方が処理効率がよい。
【特許文献１】特開平２−２７８３６１号公報  （第２ページ、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
そこで、本発明の目的は、複数チャンネルのデータを効率よくＤＭＡ転送することのできるＤＭＡ転送システムを提供することにある。
【課題を解決するための手段】
【００１３】
本発明の一態様によれば、複数のチャンネルのデータを１つの連続データに並べ替えて送出する転送元と、前記転送元から送出されたデータを受領した後、転送先の書き込み速度に合わせて送出するＤＭＡコントローラと、前記ＤＭＡコントローラから送出されたデータを記憶手段に書き込む転送先とを備えることを特徴とするＤＭＡ転送システムが提供される。
【発明の効果】
【００１４】
本発明によれば、複数チャンネルのデータを効率よくＤＭＡ転送することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００１６】
本発明の実施例１に係るＤＭＡ転送システムは、複数のチャンネルのデータを１つの連続データに並べ替えて送出する転送元１と、転送元１から送出されたデータを受領した後、転送先の書き込み速度に合わせて送出するＤＭＡコントローラ２と、ＤＭＡコントローラ２から送出されたデータをチャンネルごとに記憶手段に書き込む転送先３と、を備える。
【００１７】
図１に、本実施例のＤＭＡ転送システムの構成の例をブロック図で示す。図１では、説明を容易にするために、転送データのチャンネル数を２つとした例を示している。また、２つのチャンネルのデータをデータＡ、データＢとし、データＡのデータの並びを（Ａ０、Ａ１、Ａ２、Ａ３、・・・）と表し、データＢのデータの並びを（Ｂ０、Ｂ１、Ｂ２、Ｂ３、・・・）と表す。
【００１８】
転送元１は、データＡを格納するＦＩＦＯ１１と、データＢを格納するＦＩＦＯ１２と、ＦＩＦＯ１１およびＦＩＦＯ１２の読み出しタイミングを制御する読み出し制御部１３と、出力ＦＩＦＯの指定を交互に切り替えながらＦＩＦＯ１１およびＦＩＦＯ１２から読み出されたデータを順次バスラインへ出力する出力部１４と、を備える。
【００１９】
ＤＭＡコントローラ２は、転送元１から送出されたデータを書き込むＦＩＦＯ２１を備える。ＦＩＦＯ２１に書き込まれたデータは、転送先３の書き込み速度に合わせて転送先３へバスラインを介して送出される。
【００２０】
転送先３は、転送されるデータのチャンネル数に相当する２つのＦＩＦＯ、すなわち、ＦＩＦＯ３１およびＦＩＦＯ３２と、ＤＭＡコントローラ２から送出されたデータをＦＩＦＯ３１とＦＩＦＯ３２へ順次振り分けるデータ振り分け部３３と、振り分けられたデータのＦＩＦＯ３１およびＦＩＦＯ３２への書き込みを制御する書き込み制御部３４と、を備える。
【００２１】
ＤＭＡコントローラ２は、ＣＰＵ１００とバスラインを介して接続されており、ＣＰＵ１００から、データＡおよびデータＢの転送元１から転送先２への転送開始コマンドを受け取ると、転送元１へデータＡおよびデータＢを送出するよう指示する。
【００２２】
図２に、本実施例の転送元１の動作の例を波形図で示す。
【００２３】
読み出し制御部１３から読み出しイネーブル信号が入力されると、ＦＩＦＯ１１は、格納されているデータＡ０、Ａ１、Ａ２、Ａ３、・・・を順次出力する。同様に、ＦＩＦＯ１２は、格納されているデータＢ０、Ｂ１、Ｂ２、Ｂ３、・・・を順次出力する。
【００２４】
出力部１４は、読み出し制御部１３から出力される切り替え信号の‘Ｈ’、‘Ｌ’の変化に応じて、ＦＩＦＯ１１から出力されるデータと、ＦＩＦＯ１２から出力されるデータを交互にバスラインへ出力する。
【００２５】
従って、出力部１４からバスラインへは、データＡとデータＢのデータを交互に並べた連続データ、すなわち、データＡ０、Ｂ０、Ａ１、Ｂ１、Ａ２、Ｂ２、Ａ３、Ｂ３、・・・が出力される。
【００２６】
ＤＭＡコントローラ２のＦＩＦＯ２１は、転送元１から送出されたこのデータＡ０、Ｂ０、Ａ１、Ｂ１、Ａ２、Ｂ２、Ａ３、Ｂ３、・・・を順次格納し、その後、バスラインを介して、転送先３へ、転送先３の書き込み速度に合わせて順次送出する。
【００２７】
図３に、本実施例の転送先３の動作の例を波形図で示す。
【００２８】
データ振り分け部３３は、書き込み制御部３４から出力される振り分け信号の‘Ｈ’、‘Ｌ’の変化に応じて、ＤＭＡコントローラ２のＦＩＦＯ２１から出力されたデータＡ０、Ｂ０、Ａ１、Ｂ１、Ａ２、Ｂ２、Ａ３、Ｂ３、・・・を、ＦＩＦＯ３１へ入力するデータＡ０、Ａ１、Ａ２、Ａ３、・・・と、ＦＩＦＯ３２へ入力するデータＢ０、Ｂ１、Ｂ２、Ｂ３、・・・とに振り分ける。
【００２９】
ＦＩＦＯ３１は、振り分け信号に同期して書き込み制御部３４から出力される書き込みイネーブル信号により、データＡ０、Ａ１、Ａ２、Ａ３、・・・を取り込む。同様に、ＦＩＦＯ３２は、データＢ０、Ｂ１、Ｂ２、Ｂ３、・・・を取り込む。
【００３０】
これにより、転送元１のＦＩＦＯ１１に格納されていたデータＡ０、Ａ１、Ａ２、Ａ３、・・・の、転送先３のＦＩＦＯ３１への転送が完了し、転送元１のＦＩＦＯ１２に格納されていたデータＢ０、Ｂ１、Ｂ２、Ｂ３、・・・の、転送先３のＦＩＦＯ３２への転送が完了する。
【００３１】
このような本実施例によれば、ＣＰＵから転送開始コマンドを１回出力するだけで、複数のチャンネルのＤＭＡ転送を行うことができる。その結果、ＤＭＡ転送の効率を向上させることができる。また、転送チャンネルごとに別々に転送設定を行う必要がないので、ＣＰＵの負荷を軽減することができる。
【００３２】
また、転送元から複数のチャンネルのデータが１つの連続データとして入力されるため、ＤＭＡコントローラは、１チャンネル分だけのＦＩＦＯを備えるだけでよい。チャンネルごとのＦＩＦＯを設ける必要がないので、ＤＭＡコントローラの回路規模の増大を抑制することができる。
【実施例２】
【００３３】
実施例１では、転送先の記憶手段をＦＩＦＯとした例を示したが、本実施例では、転送先の記憶手段をＲＡＭなどのメモリとした例を示す。
【００３４】
なお、本実施例でも、実施例１と同様、データのチャンネル数を２とした場合を例にとって説明する。
【００３５】
図４に、本実施例の転送先３Ａの構成の例をブロック図で示す。
【００３６】
本実施例の転送先３Ａは、ＤＭＡコントローラ２から送出されたデータを格納するメモリ３５を備える。
【００３７】
ＤＭＡコントローラ２のＦＩＦＯ２１から転送されたデータは、その書き込み領域は特に限定されないが、例えば、連続する一定のアドレス領域に書き込まれる。
【００３８】
メモリ３５格納されたデータは、ＣＰＵ１００による読み出しアドレスの制御、例えば、ＣＰＵ１００に格納されたファームウェアによる制御により、チャンネルごとのデータとして読み出される。
【００３９】
図５に、本実施例の転送先３Ａの動作の例を波形図で示す。
【００４０】
図５（ａ）は、転送されたデータのメモリ３５への書き込み動作の様子を示す。
【００４１】
ＤＭＡ転送の開始により、図１に示した転送元１から出力されたデータＡ０、Ｂ０、Ａ１、Ｂ１、Ａ２、Ｂ２、Ａ３、Ｂ３、・・・が、ＤＭＡコントローラ２のＦＩＦＯ２１を経由して、メモリ３５へ入力される。メモリ３５は、アドレスＡＤ００、ＡＤ０１、ＡＤ０２、ＡＤ０３、ＡＤ０４、ＡＤ０５、ＡＤ０６、ＡＤ０７、・・・に、それぞれのデータを書き込む。すなわち、メモリ３５の一定のアドレス領域に、ＤＭＡコントローラ２のＦＩＦＯ２１から出力されたデータが格納される。
【００４２】
図５（ｂ）に、メモリ３５からデータを読み出す動作の様子を示す。
【００４３】
ＣＰＵ１００により読み出しアドレスＡＤ００、ＡＤ０２、ＡＤ０４、ＡＤ０６、・・・が指定されると、メモリ３５から、チャンネルデータとして、データＡ０、Ａ１、Ａ２、Ａ３、・・・が出力される。
【００４４】
これに対して、ＣＰＵ１００により読み出しアドレスＡＤ０１、ＡＤ０３、ＡＤ０５、ＡＤ０７、・・・が指定されると、メモリ３５から、チャンネルデータとして、データＢ０、Ｂ１、Ｂ２、Ｂ３、・・・が出力される。
【００４５】
このような本実施例によれば、転送先の記憶手段がＲＡＭなどのメモリであっても、複数のチャンネルのデータを一括して転送することができ、転送効率の向上を図ることができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施例１に係るＤＭＡ転送システムの構成の例を示すブロック図。
【図２】実施例１のＤＭＡ転送システムの転送元の動作の例を示す波形図。
【図３】実施例１のＤＭＡ転送システムの転送先の動作の例を示す波形図。
【図４】本発明の実施例１に係るＤＭＡ転送システムの転送先の構成の例を示すブロック図。
【図５】実施例２のＤＭＡ転送システムの転送先の動作の例を示す波形図。
【符号の説明】
【００４７】
１  転送元
２  ＤＭＡコントローラ
３、３Ａ  転送先
１１、１２、２１、３１、３２  ＦＩＦＯ
１３  読み出し制御部
１４  出力部
３３  データ振り分け部
３４  書き込み制御部
３５  メモリ
【図１】
2009146353.tif 000003
【図２】
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【図３】
2009146353.tif 000005
【図４】
2009146353.tif 000006
【図５】
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