(57)【要約】【課題】  半導体装置のサイズを大きくしないでサージに対する保護性能を向上させる技術を提供する。【解決手段】  第１の外部電位に接続される第１パッドＴＥ２と第２の外部電位に接続される第２パッドとの間に形成されているとともに、第１パッドＴＥ２に入力されるサージから内部回路を保護する保護回路を備えている半導体装置であり、保護回路がp型（第２導電型）ウェル４内に互いに離間して形成されている第１トランジスタ形成領域１０と第２トランジスタ形成領域２０とp型ウェルタップ領域３０を備えている。ウェルタップ領域３０を第１トランジスタ形成領域１０の周囲のうちの少なくとも第２トランジスタ形成領域２０が存在している側を除外した範囲に形成し、第１トランジスタ形成領域１０のスナップバック電圧を第２トランジスタ形成領域２０のスナップバック電圧よりも高く設定する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
第１の外部電位に接続される第１パッドと第２の外部電位に接続される第２パッドとの間に形成されているとともに、第１パッドに入力されるサージから内部回路を保護する保護回路を備えている半導体装置であり、
前記保護回路が、第２導電型ウェル内に互いに離間して形成されている第１トランジスタ形成領域と第２トランジスタ形成領域と第２導電型のウェルタップ領域を備えており、前記第１トランジスタ形成領域が、前記第２トランジスタ形成領域よりも前記第１パッドの近くに配置されており、
前記第１トランジスタ形成領域と前記第２トランジスタ形成領域の各々の領域では、前記第２導電型ウェルの表面に臨む範囲に、第１導電型の一方の主半導体領域と第１導電型の他方の主半導体領域が形成されており、前記一方の主半導体領域と前記他方の主半導体領域の間の前記第２導電型ウェルの表面にゲート絶縁膜を介して対向しているゲート電極が形成されており、前記一方の主半導体領域と前記ゲート電極は前記第２パッドと導通しており、前記他方の主半導体領域は前記第１パッドと導通しており、
前記ウェルタップ領域は前記第２パッドと導通しており、
前記第１パッドからサージが入力されると、前記第１トランジスタ形成領域の前記他方の主半導体領域と前記ウェルタップ領域との間に電流が流れ、これによって前記他方の主半導体領域と前記一方の主半導体領域の間の電圧が第１トランジスタ形成領域のスナップバック電圧に達すると、前記他方の主半導体領域と前記一方の主半導体領域との間に電流が流れ、同様に、前記第１パッドからサージが入力されると、前記第２トランジスタ形成領域の前記他方の主半導体領域と前記ウェルタップ領域との間に電流が流れ、これによって前記他方の主半導体領域と前記一方の主半導体領域の間の電圧が第２トランジスタ形成領域のスナップバック電圧に達すると、前記他方の主半導体領域と前記一方の主半導体領域との間に電流が流れ、
前記第１トランジスタ形成領域のスナップバック電圧が、前記第２トランジスタ形成領域のスナップバック電圧よりも高いことを特徴とする半導体装置。
【請求項２】
前記ウェルタップ領域が、前記第１トランジスタ形成領域の周囲のうちの少なくとも前記第２トランジスタ形成領域が存在している側を除外した範囲に形成されていることにより、前記第１トランジスタ形成領域のスナップバック電圧が前記第２トランジスタ形成領域のスナップバック電圧よりも高く設定されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１トランジスタ形成領域の前記第２導電型ウェルに含まれている不純物の濃度が、前記第２トランジスタ形成領域の前記第２導電型ウェルに含まれている不純物の濃度よりも濃いことにより、前記第１トランジスタ形成領域のスナップバック電圧が前記第２トランジスタ形成領域のスナップバック電圧よりも高く設定されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１トランジスタ形成領域の前記一方の主半導体領域と前記他方の主半導体領域の間でゲート絶縁膜を介して前記ゲート電極に対向している前記第２導電型ウェルの長さが、前記第２トランジスタ形成領域の前記一方の主半導体領域と前記他方の主半導体領域の間で前記ゲート絶縁膜を介して前記ゲート電極に対向している長さよりも長いことにより、前記第１トランジスタ形成領域のスナップバック電圧が前記第２トランジスタ形成領域のスナップバック電圧よりも高く設定されていることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部電位に接続されるパッドに入力されるサージから内部回路を保護する保護回路を備えている半導体装置に関する。
【背景技術】
【０００２】
外部電位に接続されるパッドに入力されるサージから内部回路を保護する保護回路を備えている半導体装置が知られている。
図１１の回路図を参照して保護回路について簡単に説明する。なお、図１１は概略の回路を示す図であり、各々の素子間に接続されている抵抗素子等は省略してある。
図１１に示す半導体装置は、入力信号が入力される第１パッドＴＥ２と、接地電位ＧＮＤに接続される（接地される）第２パッドＴＥ４を備えている。第１パッドＴＥ２から入力された入力信号は、保護回路１００とインバータ２を介して内部回路３に入力される。
保護回路１００は、pMOS保護回路１００ａとnMOS保護回路１００ｂを備えている。pMOS保護回路１００ａは、pチャネルＭＯＳＦＥＴによって構成されている。nMOS保護回路１００ｂは、nチャネルＭＯＳＦＥＴによって構成されている。第１パッドＴＥ２が、pMOS保護回路１００ａのドレインＤと接続している。また、第１パッドＴＥ２が、nMOS保護回路１００ｂのドレインＤと接続している。pMOS保護回路１００ａのソースＳとゲートＧは、電源電圧VDDと接続している。図１１には記載されていないが、電源電圧VDDと接続される別のパッドがあり、pMOS保護回路１００ａのソースＳとゲートＧは、そのパッドと接続されている。nMOS保護回路１００ｂのソースＳとゲートＧは、接地電位ＧＮＤと接続している。すなわち、nMOS保護回路１００ｂのソースＳとゲートＧは、第２パッドＴＥ４と接続されている。
【０００３】
第１パッドＴＥ２から入力された入力信号は、インバータ２によって反転されて内部回路３に入力される。第１パッドＴＥ２の電位又は第２パッドＴＥ４の電位が通常範囲内にある間は、保護回路１００は動作しない。
第１パッドＴＥ２にサージが入力されると、保護回路１００が動作する。例えば、第１パッドＴＥ２に正のサージが入力されると、nMOS保護回路１００ｂ内に形成されているnpn寄生バイポーラトランジスタがオンし、nMOS保護回路１００ｂのドレインＤとソースＳ間に電流が流れる。正のサージに起因する電流を、nMOS保護回路１００ｂのドレインＤとソースＳを介して第２パッドＴＥ４に流すことができる。内部回路３を正のサージから保護することができる。
第１パッドＴＥ２から負のサージが入力されると、pMOS保護回路１００ａが動作する。負のサージを補償する電流をpMOS保護回路１００ａのソースＳとドレインＤを介して第１パッドＴＥ２に流すことができる。内部回路３を負のサージから保護することができる。
【０００４】
特許文献１に記載されている保護回路１００では、pMOS保護回路１００ａがマルチフィンガーのpチャネルＭＯＳＦＥＴを用いて形成されている。また、nMOS保護回路１００ｂがマルチフィンガーのnチャネルＭＯＳＦＥＴを用いて形成されている。マルチフィンガーのＭＯＳＦＥＴを用いて保護回路１００を形成すると、第１パッドＴＥ２に入力されたサージから内部回路３を効果的に保護することができる。
【０００５】
図１２に、マルチフィンガーのＭＯＳＦＥＴを用いて構成したnMOS保護回路１００ｂの一例を示す。
nMOS保護回路１００ｂは、p型ウェル１０１内に互いに離間して形成されている第１トランジスタ形成領域１１０と第２トランジスタ形成領域１２０とp型のウェルタップ領域１３０を備えている。第１トランジスタ形成領域１１０が、第２トランジスタ形成領域１２０よりも、サージが入力する第１パッドＴＥ２の近くに配置されている。
【０００６】
図１２と図１３を参照して第１トランジスタ形成領域１１０と第２トランジスタ形成領域１２０の構成を説明する。図１３は、図１２のXIII-XIII線断面図（第１トランジスタ形成領域１１０の要部断面図）である。
第１トランジスタ形成領域１１０と第２トランジスタ形成領域１２０の各々の領域では、p型ウェル１０１の表面１０１Ｓに臨む範囲に、n型のソース領域Ｓとn型のドレイン領域Ｄが形成されている。第１トランジスタ形成領域１１０と第２トランジスタ形成領域１２０の各々の領域では、ソース領域Ｓとドレイン領域Ｄが互いに離間しながら、図１２に示す横方向に交互に形成されている。ソース領域Ｓとドレイン領域Ｄの表面には絶縁膜Ｚが形成されている。絶縁膜Ｚには複数個のコンタクトホールＨが形成されている。各々のコンタクトホールＨからソース領域Ｓとドレイン領域Ｄが露出している。各々のソース領域ＳがコンタクトホールＨを介してソース電極（図示していない）に接続されている。ソース領域Ｓが図１１に示す回路図のソースＳとして機能する。各々のドレイン領域ＤがコンタクトホールＨを介してドレイン電極（図示していない）に接続されている。ドレイン領域Ｄが図１１に示す回路図のドレインＤとして機能する。
図１３に示すように、ソース領域Ｓ１１１とドレイン領域Ｄ１１１の間のp型ウェル１０１の表面１０１Ｓには、ゲート絶縁膜ＺＧを介して対向しているゲート電極Ｇ１１１が形成されている。なお、図１３では、絶縁膜ＺとコンタクトホールＨを省略している。第１トランジスタ形成領域１１０と第２トランジスタ形成領域１２０では、この断面構成が繰り返されている。
隣接する一対のソース領域Ｓとドレイン領域Ｄと両領域の間の表面１０１Ｓに形成されているゲート電極Ｇによって１個のフィンガーが形成されている。第１トランジスタ形成領域１１０と第２トランジスタ形成領域１２０に複数対のソース領域Ｓとドレイン領域Ｄが存在することから、各々の領域１１０，１２０内に複数個のフィンガーが形成され、複数個のnチャネルＭＯＳＦＥＴが形成されている。
【０００７】
上記した構成の第１トランジスタ形成領域１１０と第２トランジスタ形成領域１２０に形成されている複数個のnチャネルＭＯＳＦＥＴの全部のソース領域Ｓとゲート電極Ｇは、第２パッドＴＥ４と導通している。第１トランジスタ形成領域１１０と第２トランジスタ形成領域１２０に形成されている複数個のnチャネルＭＯＳＦＥＴの全部のドレイン領域Ｄは、全て第１パッドＴＥ２と導通している。すなわち、第１トランジスタ形成領域１１０に形成されている複数個のnチャネルＭＯＳＦＥＴと、第２トランジスタ形成領域１２０に形成されている複数個のnチャネルＭＯＳＦＥＴの全部が、第１パッドＴＥ２と第２パッドＴＥ４の間に電気的に並列に接続されている。
なお、図１１では、複数個のnチャネルＭＯＳＦＥＴによって構成されている第１トランジスタ形成領域１１０を１個のＭＯＳＦＥＴとして図示している。複数個のnチャネルＭＯＳＦＥＴによって構成されている第２トランジスタ形成領域１２０を１個のＭＯＳＦＥＴとして図示している。
【０００８】
図１２に示すように、p+型のウェルタップ領域１３０は、下部ウェルタップ領域１３１と上部ウェルタップ領域１３２を備えている。下部ウェルタップ領域１３１は、第１トランジスタ形成領域１１０の周囲のうちの第２トランジスタ形成領域１２０が存在する側を除外した範囲に、略コ字状に形成されている。上部ウェルタップ領域１３２は、第２トランジスタ形成領域１２０の周囲のうちの第１トランジスタ形成領域１１０側を除外した範囲に、略コ字状に形成されている。下部ウェルタップ領域１３１と上部ウェルタップ領域１３２は、p型ウェル１０１の表面１０１Ｓに臨む範囲に形成されている。下部ウェルタップ領域１３１と上部ウェルタップ領域１３２は、第２パッドＴＥ４と導通している。
【０００９】
再び図１３を参照して、nMOS保護回路１００ｂが、第１パッドＴＥ２に入力されたサージから内部回路３を保護する動作を説明する。ここでは、nMOS保護回路１００ｂの第１トランジスタ形成領域１１０のうちの一つのnチャネルＭＯＳＦＥＴ（ソース領域Ｓ１１１とドレイン領域Ｄ１１１を備えているＭＯＳＦＥＴ）について説明する。第１トランジスタ形成領域１１０を形成する他のnチャネルＭＯＳＦＥＴと、第２トランジスタ形成領域１２０を形成するnチャネルＭＯＳＦＥＴにも以下に説明する現象と同じ現象がおこっている。
第１パッドＴＥ２からサージが入力されてn+型のドレイン領域Ｄ１１１に印加される電圧（ドレイン電圧VDS）が図１４に示すVt0を超えると、ドレイン領域Ｄ１１１とp型ウェル１０１の間のpn接合がアバランシェブレークダウンする。これによって基板電流Ｉａが流れる。基板電流Ｉａは、ドレイン領域Ｄ１１１からp型のウェルタップ領域１３０に向けて流れる。基板電流Ｉａが流れることにより、ソース領域Ｓ１１１の下方領域の電位が上がる。この領域の電位の上昇によってp型ウェル１０１とソース領域Ｓ１１１の電圧がp型ウェル１０１とソース領域Ｓ１１１の間のpn接合を順バイアスする電圧（例えば、０．７Ｖ）を超えると、ドレイン領域Ｄ１１１とp型ウェル１０１とソース領域Ｓ１１１からなるnpn寄生バイポーラトランジスタがオンする。これにより、ドレイン領域Ｄ１１１（寄生バイポーラトランジスタのコレクタ）からソース領域Ｓ１１１（寄生バイポーラトランジスタのエミッタ）に向けて電流Ｉｂが流れる。寄生バイポーラトランジスタがオンする際のドレイン電圧VDSをスナップバック電圧Vt1という。寄生バイポーラトランジスタがオンすると、図１３に示すようにサージに起因する大きい電流Ｉｂが流れ、電流Ｉｂはソース領域Ｓを介して第２パッドＴＥ４（接地電位）に流れる。図１４に示すように、ドレイン電圧VDSと電流Ｉの関係を示すグラフがスナップバックする。
【００１０】
上記したnMOS保護回路１００ｂによると、第１パッドＴＥ２から正のサージが入力したときに、nMOS保護回路１００ｂの寄生バイポーラトランジスタのスナップバック特性を利用し、サージに起因する電流Ｉｂをドレイン領域Ｄ１１１からp型ウェル１０１とソース領域Ｓ１１１を介して第２パッドＴＥ４に流すことができる。サージから内部回路３を保護することができる。
nMOS保護回路１００ｂはマルチフィンガーで構成されており、フィンガー数を多くするとサージに対する保護性能が高くなる。しかしながら、フィンガー数を多くすればするほど、図１２に示す横方向の長さが増大するために、基板におけるnMOS保護回路１００ｂの占有幅が増大する。一般的に、半導体装置には複数個の入力パッドや出力パッドが形成されており、各々のパッドに対応する複数個の保護回路が形成されている。保護回路の占有幅が増大すると、半導体装置のサイズが大きくなってしまう。このため、図１２に示すnMOS保護回路１００ｂは、第１トランジスタ形成領域１１０と第２トランジスタ形成領域１２０の２つの領域に分けてフィンガー群を形成している。第１パッドＴＥ２と第１トランジスタ形成領域１１０と第２トランジスタ形成領域１２０を順に一方向に並べている。第１トランジスタ形成領域１１０の各々のフィンガーに形成されたＭＯＳＦＥＴと第２トランジスタ形成領域１２０の各々のフィンガーに形成されたＭＯＳＦＥＴの全部は、第１パッドＴＥ２と第２パッドＴＥ４の間に並列に接続されている。保護回路の占有幅を増大させないでサージに対する保護性能を向上させることができる。
【００１１】
【特許文献１】特開２００４−１５００３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来の技術で記載したnMOS保護回路１００ｂのように、第１パッドＴＥ２と第１トランジスタ形成領域１１０と第２トランジスタ形成領域１２０が順に一方向に並んでいる構成では、第２トランジスタ形成領域１２０の寄生バイポーラトランジスタがオンし難い。
第１トランジスタ形成領域１１０の寄生バイポーラトランジスタのみがオン状態となり、第２トランジスタ形成領域１２０の寄生バイポーラトランジスタがオン状態とならないと、オン状態となっているフィンガー数が少なくなる。このため、第１トランジスタ形成領域１１０に加えて第２トランジスタ形成領域１２０を形成しても、第１パッドＴＥ２から入力されるサージに対する保護性能が向上しない。
本発明は、上記の課題を解決するために創案された。すなわち、本発明は、半導体装置のサイズを大きくしないでサージに対する保護性能を向上させる技術を提供する。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、第１の外部電位に接続される第１パッドと第２の外部電位に接続される第２パッドとの間に形成されているとともに、第１パッドから入力されるサージから内部回路を保護する保護回路を備えている。
保護回路は、第２導電型ウェル内に互いに離間して形成されている第１トランジスタ形成領域と第２トランジスタ形成領域と第２導電型のウェルタップ領域を備えている。第１トランジスタ形成領域は、第２トランジスタ形成領域よりも第１パッドの近くに配置されている。
第１トランジスタ形成領域と第２トランジスタ形成領域の各々の領域では、第２導電型ウェルの表面に臨む範囲に、第１導電型の一方の主半導体領域と第１導電型の他方の主半導体領域が形成されている。一方の主半導体領域と他方の主半導体領域の間の第２導電型ウェルの表面にゲート絶縁膜を介して対向しているゲート電極が形成されている。一方の主半導体領域とゲート電極は第２パッドと導通している。他方の主半導体領域は第１パッドと導通している。また、ウェルタップ領域は第２パッドと導通している。
第１パッドからサージが入力されると、第１トランジスタ形成領域の他方の主半導体領域とウェルタップ領域との間に電流が流れる。これによって他方の主半導体領域と一方の主半導体領域の間の電圧が第１トランジスタ形成領域のスナップバック電圧に達すると、他方の主半導体領域と一方の主半導体領域との間に電流が流れる。同様に、第１パッドからサージが入力されると、第２トランジスタ形成領域の他方の主半導体領域とウェルタップ領域との間に電流が流れる。これによって他方の主半導体領域と一方の主半導体領域の間の電圧が第２トランジスタ形成領域のスナップバック電圧に達すると、他方の主半導体領域と一方の主半導体領域との間に電流が流れる。
本発明の半導体装置では、第１トランジスタ形成領域のスナップバック電圧が、第２トランジスタ形成領域のスナップバック電圧よりも高く設定されている。
【００１４】
ここで、第１導電型がn型であり、第２導電型がp型であり、第１パッドに入力信号が入力され、第２パッドが接地電位に接続されている場合について説明する。この場合には、第１トランジスタ形成領域と第２トランジスタ形成領域がnチャネルのＭＯＳＦＥＴによって構成されている。
第１パッドから正のサージが入力されると、n型ドレイン領域（他方の主半導体領域）とp型ウェルのpn接合がアバランシェブレークダウンし、n型ドレイン領域からp型ウェルを介してp型ウェルタップ領域に基板電流が流れる。これによってp型ウェルとn型ソース領域（一方の半導体領域）の電位差が、双方の領域のpn接合を順バイアスする電圧に達すると（ドレイン領域とソース領域間の電圧がスナップバック電圧に達すると）、n型ドレイン領域とp型ウェルとn型ソース領域によるnpn型の寄生バイポーラトランジスタがオンする。これにより、第１パッドに入力された正のサージに起因する電流が、第１パッドからn型ドレイン領域とp型ウェルとn型ソース領域を介して第２パッドに流れる。正のサージから内部回路を保護することができる。
次に、第１導電型がp型であり、第２導電型がn型であり、第１パッドに入力信号が入力され、第２パッドが電源電圧に接続されている場合について説明する。この場合には、第１トランジスタ形成領域と第２トランジスタ形成領域がpチャネルのＭＯＳＦＥＴによって構成されている。
第１パッドから負のサージが入力されると、p型ドレイン領域（他方の主半導体領域）とn型ウェルのpn接合がアバランシェブレークダウンし、n型ウェルタップ領域からn型ウェルを介してp型ドレイン領域に基板電流が流れる。これによってn型ウェルとp型ソース領域（一方の半導体領域）の電位差が、双方の領域のpn接合を順バイアスする電圧に達すると（ドレイン領域とソース領域間の電圧がスナップバック電圧に達すると）、p型ドレイン領域とn型ウェルとp型ソース領域によるpnp型の寄生バイポーラトランジスタがオンする。これにより、第１パッドに入力された負のサージを補償する電流が、第２パッドからp型ソース領域とn型ウェルとp型ドレイン領域を介して第１パッドに流れる。負のサージから内部回路を保護することができる。
保護回路が上記したnチャネルのＭＯＳＦＥＴとpチャネルのＭＯＳＦＥＴの双方を備えていることが好ましい。正のサージと負のサージの双方から内部回路を保護することができる。
【００１５】
本発明の半導体装置では、サージが入力される第１パッドに近い第１トランジスタ形成領域のスナップバック電圧を、第１パッドから遠い第２トランジスタ形成領域のスナップバック電圧と比較して高く設定している。従来は、サージが入力される第１パッドから遠い第２トランジスタ形成領域の寄生バイポーラトランジスタがオン状態となり難かった。第１パッドから入力されたサージに起因して、第１トランジスタ形成領域の寄生バイポーラトランジスタのみに電流が流れる状態が存在していた。第２トランジスタ形成領域を形成する意味がない場合が生じていた。本発明の半導体装置では、オン状態になり難かった第２トランジスタ形成領域のスナップバック電圧を相対的に低くすることによって、第１パッドからサージが入力されたときに、第１トランジスタ形成領域と第２トランジスタ形成領域の双方の領域の寄生バイポーラトランジスタを確実にオン状態とすることができる。したがって、サージに対する保護性能に優れている。半導体装置のサイズを大きくしないでサージに対する保護性能を向上させることができる。
【００１６】
第１トランジスタ形成領域のスナップバック電圧を、第２トランジスタ形成領域のスナップバック電圧よりも高く設定する手法が各種存在する。
例えば、ウェルタップ領域を、第１トランジスタ形成領域の周囲のうちの第２トランジスタ形成領域が存在している側を除外した範囲に形成することができる。この構成によると、第２トランジスタ形成領域における他方の主半導体領域とウェルタップ領域との距離が、第１トランジスタ形成領域における同種の距離よりも長くなる。このため、第１トランジスタ形成領域においてアバランシェブレークダウンによる基板電流が流れる距離が、第２トランジスタ形成領域における同種の距離よりも短くなる。この結果、第１トランジスタ形成領域の一方の半導体領域の下方に位置する第２導電型ウェルの電位は、第２トランジスタ形成領域における同位置での電位よりも上昇し難くなる。第１トランジスタ形成領域のスナップバック電圧が、第２トランジスタ形成領域のスナップバック電圧よりも高い関係を実現することができる。
【００１７】
第１トランジスタ形成領域の第２導電型ウェルに含まれている不純物の濃度が、第２トランジスタ形成領域の第２導電型ウェルに含まれている不純物の濃度よりも濃くすることによっても、第１トランジスタ形成領域のスナップバック電圧が、第２トランジスタ形成領域のスナップバック電圧よりも高い関係を実現することができる。
アバランシェブレークダウンによって流れる基板電流は、第２導電型ウェルに含まれている不純物濃度が濃い方が流れ易い。不純物濃度の濃い第１トランジスタ形成領域の一方の半導体領域の下方の第２導電型ウェルの電位の方が、不純物濃度の薄い第２トランジスタ形成領域の一方の半導体領域の下方の第２導電型ウェルの電位よりも上昇し難い。このため、第１トランジスタ形成領域のスナップバック電圧が、第２トランジスタ形成領域のスナップバック電圧よりも高い関係を実現することができる。
【００１８】
第１トランジスタ形成領域の一方の主半導体領域と他方の主半導体領域の間でゲート絶縁膜を介してゲート電極に対向している第２導電型ウェルの長さ（いわゆるチャネルの長さ）を、第２トランジスタ形成領域の一方の主半導体領域と他方の主半導体領域の間でゲート絶縁膜を介してゲート電極に対向している長さよりも長くしてもよい。チャネルが長いほど、寄生バイポーラトランジスタがオンし難い。このため、チャネル長を調整することによっても、第１トランジスタ形成領域のスナップバック電圧が第２トランジスタ形成領域のスナップバック電圧よりも高い関係を実現することができる。
【発明の効果】
【００１９】
本発明によると、半導体装置を大きくしないでサージに対する保護性能を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
以下に説明する実施例の主要な特徴を列記しておく。
（第１特徴）  第１パッドは入力信号が入力される入力パッドであり、第２パッドは接地電位ＧＮＤに接続されている。
（第２特徴）  第１パッドは入力信号が入力される入力パッドであり、第２パッドは電源電圧VDDに接続されている。
（第３特徴）  第１パッドは出力信号が出力される出力パッドであり、第２パッドは接地電位ＧＮＤに接続されている。
（第４特徴）  第１パッドは出力信号が出力される出力パッドであり、第２パッドは電源電圧VDDに接続されている。
（第５特徴）  保護回路１は、pMOS保護回路とnMOS保護回路を備えている。第１パッドに正のサージが入力されると、nMOS保護回路が動作する。サージに起因する電流が、第１パッドから、nMOS保護回路のnpn寄生バイポーラトランジスタを介して第２パッド（接地電位ＧＮＤ）に流れる。第１パッドに負のサージが入力されると、pMOS保護回路が動作する。サージに起因する電流が、電源電圧VDDに接続されているパッドから、pMOS保護回路のpnp寄生バイポーラトランジスタを介して第１パッドに流れる。
【実施例１】
【００２１】
（第１実施例）
本発明を具現化した半導体装置とその製造方法の第１実施例を、図１から図８を参照して説明する。本実施例の半導体装置は、図１に示すように、第１パッドＴＥ２に入力されるサージから内部回路３を保護する保護回路１を備えている。保護回路１は、pMOS保護回路１ａとnMOS保護回路１ｂを備えている。図２に示すように、nMOS保護回路１ｂは、第１トランジスタ形成領域１０と第２トランジスタ形成領域２０とp+型のウェルタップ領域３０を備えている。本実施例のnMOS保護回路１ｂの特徴は、ウェルタップ領域３０が、第２トランジスタ形成領域２０の周囲には形成されていない構成によって、第１トランジスタ形成領域１０のスナップバック電圧を第２トランジスタ形成領域２０のスナップバック電圧と比較して高くしていることである。
図１は、保護回路１の動作を説明する回路図である。図２は、nMOS保護回路１ｂを上面視した図である。図３は、図２をIII-III線で切断した断面図であり、nMOS保護回路１ｂの要部断面図である。図４は、nMOS保護回路１ｂが備えているマルチフィンガーの概念を説明する図である。図５は、図４に示す各々のフィンガーを別々のＭＯＳＦＥＴとして記載した回路図である。図６から図８は、第１トランジスタ形成領域１０と第２トランジスタ形成領域２０の各々のスナップバック特性を説明する図である。
【００２２】
図１の回路図を参照して半導体装置１の概略構成を説明する。なお、図１は概略の回路を示す図であり、各々の素子間に接続されている抵抗素子等は省略してある。
本実施例の半導体装置は、信号が入力される第１パッドＴＥ２と、接地電位ＧＮＤに接続される（接地される）第２パッドＴＥ４を備えている。第１パッドＴＥ２から入力された信号は、保護回路１とインバータ２を介して内部回路３に入力される。第１パッドＴＥ２と第２パッドＴＥ４とインバータ２と内部回路３の各々の構成は、図１１に示した従来の技術と同じ構成であり同じ符号を付してある。図１に示す回路図上の各々の構成要素の接続は、図１２に示した従来の回路図上の各々の構成要素の接続と同じである。本実施例の半導体装置は、保護回路１の構成が、図１２に示した従来の保護回路１００の構成と相違している。
【００２３】
保護回路１は、pMOS保護回路１ａとnMOS保護回路１ｂを備えている。pMOS保護回路１ａは、pチャネルＭＯＳＦＥＴによって構成されている。nMOS保護回路１ｂは、nチャネルＭＯＳＦＥＴによって構成されている。第１パッドＴＥ２が、pMOS保護回路１ａのドレインＤと接続している。また、第１パッドＴＥ２が、nMOS保護回路１ｂのドレインＤと接続している。pMOS保護回路１ａのソースＳとゲートＧは、電源電圧VDDと接続している。図１には記載されていないが、電源電圧VDDと接続される別のパッドがあり、pMOS保護回路１ａのソースＳとゲートＧは、そのパッドと接続されている。nMOS保護回路１ｂのソースＳとゲートＧは、接地電位ＧＮＤと接続している。すなわち、nMOS保護回路のソースＳとゲートＧは、第２パッドＴＥ４と接続されている。
【００２４】
第１パッドＴＥ２から入力された入力信号は、インバータ２によって反転されて内部回路３に入力される。第１パッドＴＥ２の電位又は第２パッドＴＥ４の電位が通常範囲内にある間は保護回路１は動作しない。
第１パッドＴＥ２に正のサージが入力されると、保護回路１が動作する。nMOS保護回路１ｂ内に形成されているnpn寄生バイポーラトランジスタがオンし、nMOS保護回路１ｂのドレインＤとソースＳ間に電流が流れる。正のサージに起因する電流を、第１パッドＴＥ２から、nMOS保護回路１ｂのドレインＤとソースＳを介して第２パッドＴＥ４に流すことができる。内部回路３をサージから保護することができる。
第１パッドＴＥ２に負のサージが入力されると、保護回路１が動作する。pMOS保護回路１ａ内に形成されているpnp寄生バイポーラトランジスタがオンし、pMOS保護回路１ａのソースＳとドレインＤ間に電流が流れる。負のサージを補償する電流を、電源電圧VDDと接続されているパッド（これがこの場合の第２パッドＴＥ４となる）から、pMOS保護回路１ａのソースＳとドレインＤを介して第１パッドＴＥ２に流すことができる。内部回路３をサージから保護することができる。
【００２５】
図２から図５を参照して保護回路１の構成について説明する。
以下では、保護回路１のうちのnMOS保護回路１ｂを例にとって説明する。pMOS保護回路１ａには、nMOS保護回路１ｂと同じレイアウトで反対導電型の各領域が形成されている。
図２に示すように、nMOS保護回路１ｂは、第１トランジスタ形成領域１０と第２トランジスタ形成領域２０とp型のウェルタップ領域３０を備えている。第１トランジスタ形成領域１０と第２トランジスタ形成領域２０とp型のウェルタップ領域３０は、p型ウェル４内に互いに離間して形成されている。第１トランジスタ形成領域１０が、第２トランジスタ形成領域２０よりも第１パッドＴＥ２の近くに配置されている。
nMOS保護回路１ｂは、マルチフィンガーのnチャネルＭＯＳＦＥＴを用いて構成されている。マルチフィンガーのnチャネルＭＯＳＦＥＴを、第１トランジスタ形成領域１０と第２トランジスタ形成領域２０の２つの領域に分けて形成している。
【００２６】
図２と図３を参照してnMOS保護回路１ｂの第１トランジスタ形成領域１０と第２トランジスタ形成領域２０の構成を説明する。図３は、図２のIII-III線断面図である。図３は、第１トランジスタ形成領域１０の要部断面を示している。
図３に示すように、第１トランジスタ形成領域１０では、p型ウェル４の表面４Ｓに臨む範囲に、n型のソース領域Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４とn型のドレイン領域Ｄ１１，Ｄ１２，Ｄ１３が形成されている。ソース領域Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４とドレイン領域Ｄ１１，Ｄ１２，Ｄ１３が互いに離間しながら、図２と図３に示す横方向に交互に形成されている。各々のソース領域Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４と各々のドレイン領域Ｄ１１，Ｄ１２，Ｄ１３の表面４Ｓには図２に示す絶縁膜Ｚが形成されている。絶縁膜Ｚには複数個のコンタクトホールＨが形成されている。図３では、絶縁膜ＺとコンタクトホールＨの記載は省略してある。
【００２７】
各々のソース領域Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４の表面に形成されたコンタクトホールＨから、各々のソース領域Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４が露出している。ソース領域Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４はコンタクトホールＨでソース電極（図示していない）に接続される。ソース電極は第２パッドＴＥ４に接続される。これにより、ソース領域Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４が接地されている。ソース領域Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４が、図１に示す回路図のソースＳとして機能する。
各々のドレイン領域Ｄ１１，Ｄ１２，Ｄ１３の表面に形成されたコンタクトホールＨから、各々のドレイン領域Ｄ１１，Ｄ１２，Ｄ１３が露出している。ドレイン領域Ｄ１１，Ｄ１２，Ｄ１３はコンタクトホールＨでドレイン電極（図示していない）に接続される。ドレイン電極は第１パッドＴＥ２に接続される。これにより、ドレイン領域Ｄ１１，Ｄ１２，Ｄ１３に入力信号が入力される。ドレイン領域Ｄ１１，Ｄ１２，Ｄ１３が、図１に示す回路図のドレインＤとして機能する。
【００２８】
図３に示すように、ソース領域Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４の表面には、シリサイドＭが形成されている。ソース領域Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４はシリサイドＭを介してソース電極と導通している。
また、ドレイン領域Ｄ１１は、３個のn+領域ｈ１１とその間を接続するn-領域ｂ１１に分割されている。n+領域ｈ１１の表面にはシリサイドＭが形成されている。n-領域ｂ１１の表面にはシリサイドＭが形成されていない。n-領域ｂ１１はシリサイドブロック領域として機能する。ドレイン領域Ｄ１２，Ｄ１３についても同様である。
【００２９】
図３に示すように、ソース領域Ｓ１１とドレイン領域Ｄ１１の間のp型ウェル４の表面４Ｓに、ゲート絶縁膜ＺＧを介して対向しているゲート電極Ｇ１１が形成されている。仮に、ドレイン領域Ｄ１１に正電圧が印加されてソース領域Ｓ１１が接地されている状態でゲート電極Ｇ１１に閾値以上のゲート電圧が印加されると、図４に示すように、ドレイン領域Ｄ１１からソース領域Ｓ１１に電流が流れる。この領域でnチャネルＭＯＳＦＥＴのトランジスタＴｒ１１が構成されている（第１フィンガー）。しかしながら、本実施例では、トランジスタＴｒ１１のゲート電極Ｇ１１が接地されているので、ＭＯＳＦＥＴとして形成されているもののＭＯＳＦＥＴとしては機能しない。通常の状態では、トランジスタＴｒ１１はオンしない。
【００３０】
また、ソース領域Ｓ１２とドレイン領域Ｄ１１の間のp型ウェル４の表面４Ｓに、ゲート絶縁膜ＺＧを介して対向しているゲート電極Ｇ１２が形成されている。仮に、ドレイン領域Ｄ１１に正電圧が印加されてソース領域Ｓ１２が接地されている状態でゲート電極Ｇ１２に閾値以上のゲート電圧が印加されると、図４に示すように、ドレイン領域Ｄ１１からソース領域Ｓ１２に電流が流れる。この領域でnチャネルＭＯＳＦＥＴのトランジスタＴｒ１２が構成されている（第２フィンガー）。トランジスタＴｒ１２も通常の状態ではオンしない。
トランジスタＴｒ１１とトランジスタＴｒ１２は、図４と図５に示すようにドレイン領域Ｄ１１を共用している。
【００３１】
また、ソース領域Ｓ１２とドレイン領域Ｄ１２の間のp型ウェル４の表面４Ｓに、ゲート絶縁膜ＺＧを介して対向しているゲート電極Ｇ１３が形成されている。仮に、ドレイン領域Ｄ１２に正電圧が印加されてソース領域Ｓ１２が接地されている状態でゲート電極Ｇ１３に閾値以上のゲート電圧が印加されると、図４に示すように、ドレイン領域Ｄ１２からソース領域Ｓ１２に電流が流れる。この領域でＭＯＳ型ＦＥＴのトランジスタＴｒ１３が構成されている（第３フィンガー）。トランジスタＴｒ１３も通常の状態ではオンしない。
トランジスタＴｒ１２とトランジスタＴｒ１３は、図４と図５に示すようにソース領域Ｓ１２を共用している。
【００３２】
また、ドレイン領域Ｄ１２とソース領域Ｓ１３の間のp型ウェル４の表面４Ｓに、ゲート絶縁膜ＺＧを介して対向しているゲート電極Ｇ１４が形成されている。仮に、ドレイン領域Ｄ１２に正電圧が印加されてソース領域Ｓ１３が接地されている状態でゲート電極Ｇ１４に閾値以上のゲート電圧が印加されると、図４に示すように、ドレイン領域Ｄ１２からソース領域Ｓ１３に電流が流れる。この領域でＭＯＳ型ＦＥＴのトランジスタＴｒ１４が構成されている（第４フィンガー）。トランジスタＴｒ１４も通常の状態ではオンしない。
トランジスタＴｒ１３とトランジスタＴｒ１４は、図４と図５に示すようにドレイン領域Ｄ１２を共用している。
【００３３】
また、ソース領域Ｓ１３とドレイン領域Ｄ１３の間のp型ウェル４の表面４Ｓに、ゲート絶縁膜ＺＧを介して対向しているゲート電極Ｇ１５が形成されている。仮に、ドレイン領域Ｄ１３に正電圧が印加されてソース領域Ｓ１３が接地されている状態でゲート電極Ｇ１５に閾値以上のゲート電圧が印加されると、図４に示すように、ドレイン領域Ｄ１３からソース領域Ｓ１３に電流が流れる。この領域でＭＯＳ型ＦＥＴのトランジスタＴｒ１５が構成されている（第５フィンガー）。トランジスタＴｒ１５も通常の状態ではオンしない。
トランジスタＴｒ１４とトランジスタＴｒ１５は、図４と図５に示すようにソース領域Ｓ１３を共用している。
【００３４】
また、ドレイン領域Ｄ１３とソース領域Ｓ１４の間のp型ウェル４の表面４Ｓに、ゲート絶縁膜ＺＧを介して対向しているゲート電極Ｇ１６が形成されている。仮に、ドレイン領域Ｄ１３に正電圧が印加されてソース領域Ｓ１４が接地されている状態でゲート電極Ｇ１６に閾値以上のゲート電圧が印加されると、図４に示すように、ドレイン領域Ｄ１３からソース領域Ｓ１４に電流が流れる。この領域でＭＯＳ型ＦＥＴのトランジスタＴｒ１６が構成されている（第６フィンガー）。トランジスタＴｒ１６も通常の状態ではオンしない。
トランジスタＴｒ１５とトランジスタＴｒ１６は、図４と図５に示すようにドレイン領域Ｄ１３を共用している。
【００３５】
前述したように、ソース領域Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４は、第２パッドＴＥ４と導通している（接地されている）。また、ドレイン領域Ｄ１１，Ｄ１２，Ｄ１３は、第１パッドＴＥ２と導通している。また、ゲート電極Ｇ１１，Ｇ１２，Ｇ１３，Ｇ１４，Ｇ１５，Ｇ１６は、第２パッドＴＥ２と導通している（接地されている）。
図５では、各々のフィンガーによって構成されるトランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５，Ｔｒ１６を個々のトランジスタとして記載してある。全てのトランジスタが第１パッドＴＥ２と第２パッドＴＥ４の間に並列に接続されている。
同様にして、第２トランジスタ形成領域２０のソース領域Ｓ２１，Ｓ２２，Ｓ２３，Ｓ２４は、第２パッドＴＥ４と導通している（接地されている）。また、ドレイン領域Ｄ２１，Ｄ２２，Ｄ２３は、第１パッドＴＥ２と導通している。また、ゲート電極Ｇ２１，Ｇ２２，Ｇ２３，Ｇ２４，Ｇ２５，Ｇ２６は、第２パッドＴＥ２と導通している（接地されている）。
第２トランジスタ形成領域２０の各々のフィンガーによって各々のトランジスタが構成されている。全てのトランジスタが全て第１パッドＴＥ２と第２パッドＴＥ４の間に並列に接続されている。
【００３６】
本実施例の保護回路１のnMOS保護回路１ｂでは、図２に示すように表面４Ｓを上面視すると、p+型のウェルタップ領域３０が第１トランジスタ形成領域１０側にのみ形成されている。ウェルタップ領域３０はp型ウェル４の表面４Ｓに臨む範囲に形成されている。ウェルタップ領域３０は、略コ字状に形成されている。ウェルタップ領域３０は、第１トランジスタ形成領域１０の周囲のうちの第２トランジスタ形成領域２０が存在する側を除外した範囲に形成されている。
このウェルタップ領域３０は、第２パッドＴＥ４と導通している。
【００３７】
図６から図８を参照して、nMOS保護回路１ｂが、第１パッドＴＥ２に入力されたサージから内部回路３を保護する動作を説明する。ここでは、nMOS保護回路１ｂの第１トランジスタ形成領域１０のうちトランジスタＴｒ１１について説明する。第１トランジスタ形成領域１０に形成されている他のトランジスタＴｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５，Ｔｒ１６にも以下に説明する現象と同じ現象が起こっている。
【００３８】
図６に示すように、第１パッドＴＥ２からサージが入力されてn+型ドレイン領域Ｄ１１に印加される電圧（ドレイン電圧VDS）が図８に示すV0を超えると、n型ドレイン領域Ｄ１１とp型ウェル４の間のpn接合がアバランシェブレークダウンする。これによって基板電流Ｉａが流れる。基板電流Ｉａは、n型ドレイン領域Ｄ１１からp型のウェルタップ領域３０に向けて流れる。基板電流Ｉａが流れることにより、ソース領域Ｓ１１の下方に位置するp型ウェル４の電位が上がる。この位置の電位の上昇によってp型ウェル４とn+型ソース領域Ｓ１１間の電圧がp型ウェル４とn+型ソース領域Ｓ１１の間のpn接合を順バイアスする電圧（例えば、０．７Ｖ）を超えると、n型ドレイン領域Ｄ１１とp型ウェル４とn+型ソース領域Ｓ１１からなるnpn寄生バイポーラトランジスタがオンする。このときのドレイン電圧VDSを第１トランジスタ形成領域１０のスナップバック電圧V10という。これにより、ドレイン領域Ｄ１１（寄生バイポーラトランジスタのコレクタ）からソース領域Ｓ１１（寄生バイポーラトランジスタのエミッタ）に向けて電流Ｉｂが流れる。寄生バイポーラトランジスタがオンすると、図６に示すようにサージに起因する大きい電流Ｉｂが流れる。電流Ｉｂはソース領域Ｓ１１を介して第２パッドＴＥ４（接地電位）に流れる。これにより、ドレイン電圧VDSが下がる。図８に示すように、横軸をドレイン電圧VDSとし、縦軸を電流Ｉとするグラフを記載すると、ドレイン電圧VDSがスナップバック電圧V10に達したときに、このグラフがスナップバックしていることがわかる。
【００３９】
上記した第１トランジスタ形成領域１０のトランジスタＴｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５，Ｔｒ１６によると、第１パッドＴＥ２からサージが入力したときに、各々のトランジスタのスナップバック特性を利用し、サージに起因する電流Ｉｂをドレイン領域Ｄからp型ウェル１０１とソース領域Ｓを介して第２パッド１０４に流すことができる。サージから内部回路３を保護することができる。
【００４０】
次に、nMOS保護回路１ｂのうちの第２トランジスタ形成領域２０のうちトランジスタＴｒ２１について説明する。第２トランジスタ形成領域２０に形成されている他のトランジスタＴｒ２２，Ｔｒ２３，Ｔｒ２４，Ｔｒ２５，Ｔｒ２６についても以下に説明する現象と同じ現象が起こっている。
【００４１】
図７に示すように、第１パッドＴＥ２からサージが入力されてn型ドレイン領域Ｄ２１に印加される電圧（ドレイン電圧VDS）が図８に示すV0を超えると、n型ドレイン領域Ｄ２１とp型ウェル４の間のpn接合がアバランシェブレークダウンする。これによって基板電流Ｉａが流れる。基板電流Ｉａは、n型ドレイン領域Ｄ２１からp型ウェルタップ領域３０に向けて流れる。基板電流Ｉａが流れることにより、n+型ソース領域Ｓ２１の下方に位置するp型ウェル領域４の電位が上がる。
【００４２】
第２トランジスタ形成領域２０のドレイン領域Ｄ２１とp型ウェルタップ領域３０の距離は、第１トランジスタ形成領域１０のドレイン領域Ｄ１１とp型ウェルタップ領域３０の距離よりも長い。これは、ウェルタップ領域３０が、第１トランジスタ形成領域１０側にのみ形成されていることに由来する。第２トランジスタ形成領域２０に形成されている複数個のＭＯＳ型ＦＥＴの各々のドレイン領域Ｄとウェルタップ領域３０との距離は、第１トランジスタ形成領域１０に形成されているいずれのＭＯＳ型ＦＥＴのドレイン領域Ｄとウェルタップ領域３０の距離よりも長い。各々の形成領域１０，２０について、寄生バイポーラトランジスタがオンする状況を詳細に検討する。
【００４３】
図６に示すように、第１トランジスタ形成領域１０のドレイン領域Ｄ１１の下方に位置するp型ウェル４とソース領域Ｓ１１の下方に位置するp型ウェル４との抵抗成分をＲ１とする。n型ソース領域Ｓ１１の下方に位置するp型ウェル４とp型ウェルタップ領域３０の下方に位置するp型ウェル４との抵抗成分をＲ２とする。p型ウェルタップ領域３０は第２パッドＴＥ４を介して接地されている。ドレイン領域Ｄ１１にサージが入力されて基板電流Ｉａが流れている際のソース領域Ｓ１１の下方に位置するp型ウェル４の電位VUは、サージ電圧をVSとすると、電位VU＝VS・（Ｒ２／（Ｒ１＋Ｒ２））によって概算することができる。
【００４４】
図７に示すように、第２トランジスタ形成領域２０のドレイン領域Ｄ２１の下方に位置するp型ウェル４とソース領域Ｓ２１の下方に位置するp型ウェル４との抵抗成分をＲ１とする。第２トランジスタ形成領域２０では、n型ソース領域Ｓ２１とp型ウェルタップ領域３０との間の距離が、第１トランジスタ形成領域１０の距離よりも長い。このため、n型ソース領域Ｓ２１の下方に位置するp型ウェル４とp型ウェルタップ領域３０の下方に位置するp型ウェル４との抵抗成分を（Ｒ２＋Ｒ３）とする。p型ウェルタップ領域３０は第２パッドＴＥ４を介して接地されている。ドレイン領域Ｄ２１にサージが入力されて基板電流Ｉａが流れている際のソース領域Ｓ２１の下方に位置するp型ウェル４の電位VUは、サージ電圧をVSとすると、電位VU＝VS・（（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３））によって概算することができる。第１トランジスタ形成領域１０と第２トランジスタ形成領域２０に同じ大きさのサージ電圧VSが入力されると、第２トランジスタ形成領域２０では、第１トランジスタ形成領域１０と比較してソース領域２１の下方に位置するp型ウェル４の電位が上がり易い。この領域の電位の上昇によって、ソース領域２１に接するp型ウェル４とソース領域Ｓ２１間の電圧がp型ウェル４とソース領域Ｓ２１の間のpn接合を順バイアスする電圧（例えば、０．７Ｖ）を超えると、n型ドレイン領域Ｄ２１とp型ウェル４とn型ソース領域Ｓ２１からなるnpn寄生バイポーラトランジスタがオンする。第２トランジスタ形成領域２０では、第１トランジスタ形成領域１０と比較して、npn寄生バイポーラトランジスタがオンし易い。このときのドレイン電圧VDSを第２トランジスタ形成領域２０のスナップバック電圧V20という。図８に示すように、第２トランジスタ形成領域２０のスナップバック電圧V20は、第１トランジスタ形成領域１０のスナップバック電圧V10よりも低い。
npn寄生バイポーラトランジスタがオンすると、図７に示すようにサージに起因する大きい電流Ｉｂが流れ、電流Ｉｂはソース領域Ｓ２１を介して第２パッドＴＥ４（接地電位）に流れる。
【００４５】
本実施例の半導体装置では、オン状態になりにくかった第２トランジスタ形成領域２０の周囲にウェルタップ領域３０を形成しないことにより、第１トランジスタ形成領域１０のスナップバック電圧V10を、第２トランジスタ形成領域２０のスナップバック電圧V20よりも高く設定している。これにより、第１パッドＴＥ２にサージが入力されると、第１トランジスタ形成領域１０と第２トランジスタ形成領域２０の双方のnpn寄生バイポーラトランジスタをオンすることができる。したがって、サージに対する保護性能を向上させることができる。
【００４６】
（第２実施例）
本発明を具現化した半導体装置の第２実施例を、図９を参照して説明する。
第１実施例と同様に、保護回路１のpMOS保護回路は、以下に説明するnMOS保護回路１ｄと同じレイアウトで反対導電型の各領域が形成されている。以下でも保護回路１のnMOS保護回路１ｄについて説明する。
【００４７】
図９では、図２に示す第１実施例のnMOS保護回路１ｂと同じ構成要素には、同じ符号を付している。第１実施例と同じ構成要素については、それらの説明を簡略化する。
第１トランジスタ形成領域１０と第２トランジスタ形成領域２０の構成は、第１実施例のnMOS保護回路１ｂと同じである。
ウェルタップ領域３０の構成も、第１実施例のnMOS保護回路１ｂと同じである。本実施例のnMOS保護回路１ｄは、さらに、上部ウェルタップ領域３２を備えている。上部ウェルタップ領域３２は、第２トランジスタ形成領域２０の周囲のうち第１トランジスタ形成領域が存在する側を除外した範囲に形成されている。
【００４８】
本実施例のnMOS保護回路１ｄでは、第１トランジスタ形成領域１０が形成されている範囲のp型ウェル４ａの不純物濃度が、第２トランジスタ形成領域２０が形成されている範囲のp型ウェル４ｂの不純物濃度よりも濃い。したがって、第１トランジスタ形成領域１０が形成されている範囲のp型ウェル４ａの方が、基板電流Ｉａが流れるときの抵抗が低い。第２トランジスタ形成領域２０では、第１トランジスタ形成領域１０と比較し、基板電流Ｉａが流れることによるソース領域Ｓの下方領域の電位が上がり易い。第１トランジスタ形成領域１０では、第２トランジスタ形成領域２０と比較してnpn寄生バイポーラトランジスタがオンし難い。第１トランジスタ形成領域１０のスナップバック電圧V10を、第２トランジスタ形成領域２０のスナップバック電圧V20がよりも高く設定することができる。
本実施例の構成によっても、第１パッドＴＥ２にサージが入力されると、第１トランジスタ形成領域１０と第２トランジスタ形成領域２０の双方のnpn寄生バイポーラトランジスタをオンすることができる。したがって、サージに対する保護性能に優れている。
【００４９】
本実施例では、第１トランジスタ形成領域１０が形成されているp型ウェル４ａの不純物濃度を、第２トランジスタ形成領域２０が形成されているp型ウェル４ｂの不純物濃度よりも濃くする場合について説明した。本発明は、以下に説明する構成をも含む。第１トランジスタ形成領域１０が形成されているp型ウェル４ａを、第２トランジスタ形成領域２０が形成されているp型ウェル４ｂよりも深くまで形成してもよい。これにより、第１トランジスタ形成領域１０の方が、基板電流Ｉａが流れる経路を広くすることができる。基板電流Ｉａが流れ易いために、第１トランジスタ形成領域１０の寄生バイポーラトランジスタの方がオンし難い。第１トランジスタ形成領域１０のスナップバック電圧V10を、第２トランジスタ形成領域２０のスナップバック電圧V20よりも高く設定することができる。
また、第１トランジスタ形成領域１０のソース領域Ｓとドレイン領域Ｄの間のp型ウェル４ａ（チャネル領域ともいう）の不純物濃度を、第２トランジスタ形成領域２０ソース領域Ｓとドレイン領域Ｄの間のp型ウェル４ａの不純物濃度よりも濃くしてもよい。第１トランジスタ形成領域１０の寄生バイポーラトランジスタの方がオンし難い。第１トランジスタ形成領域１０のスナップバック電圧V10を、第２トランジスタ形成領域２０のスナップバック電圧V20よりも高く設定することができる。
【００５０】
（第３実施例）
本発明を具現化した半導体装置の第３実施例を、図１０を参照して説明する。
第１実施例と同様に、保護回路１のpMOS保護回路は、以下に説明するnMOS保護回路１ｆと同じレイアウトで反対導電型の各領域が形成されている。以下でも保護回路１のnMOS保護回路１ｆについて説明する。
【００５１】
図１０では、図２に示す第１実施例のnMOS保護回路１ｂと同じ構成要素には、同じ符号を付している。第１実施例と同じ構成要素については、それらの説明を簡略化する。
第２トランジスタ形成領域２０の構成は、第１実施例のnMOS保護回路１ｂと同じである。ウェルタップ領域３０の構成も、第１実施例のnMOS保護回路１ｂと同じである。本実施例のnMOS保護回路１ｆは、第１トランジスタ形成領域１０ａの構成が、第１実施例のnMOS保護回路１ｂの第１トランジスタ形成領域１０の構成と相違している。また、本実施例のnMOS保護回路１ｆは、さらに、上部ウェルタップ領域３２を備えている。
【００５２】
本実施例のnMOS保護回路１ｆの第１トランジスタ形成領域１０ａでは、ゲート電極Ｇ１１ａ，Ｇ１２ａ，Ｇ１３ａ，Ｇ１４ａ，Ｇ１５ａ，Ｇ１６ａの幅（図１０の左右方向の長さ）が、第２トランジスタ形成領域２０のゲート電極Ｇ２１，Ｇ２２，Ｇ２３，Ｇ２４，Ｇ２５，Ｇ２６の幅よりも長い。
ゲート電極Ｇ１１ａの幅は、ドレイン領域Ｄ１１とソース領域Ｓ１１との間の距離（いわゆるチャネルの長さ）に対応する。ゲート電極Ｇ１２ａの幅は、ドレイン領域Ｄ１１とソース領域Ｓ１２との間の距離に対応する。ゲート電極Ｇ１３ａの幅は、ドレイン領域Ｄ１２とソース領域Ｓ１２との間の距離に対応する。ゲート電極Ｇ１４ａの幅は、ドレイン領域Ｄ１２とソース領域Ｓ１３との間の距離に対応する。ゲート電極Ｇ１５ａの幅は、ドレイン領域Ｄ１３とソース領域Ｓ１３との間の距離に対応する。ゲート電極Ｇ１６ａの幅は、ドレイン領域Ｄ１３とソース領域Ｓ１４との間の距離に対応する。
チャネルが長いと、npn寄生バイポーラトランジスタがオンし難い。第２トランジスタ形成領域２０では、第１トランジスタ形成領域１０ａと比較してnpn寄生バイポーラトランジスタがオンし易い。第１トランジスタ形成領域１０のスナップバック電圧V10を、第２トランジスタ形成領域２０のスナップバック電圧V20よりも高く設定することができる。
本実施例の構成によっても、第１パッドＴＥ２にサージが入力されると、第１トランジスタ形成領域１０ａと第２トランジスタ形成領域２０の双方のnpn寄生バイポーラトランジスタをオンすることができる。したがって、サージに対する保護性能に優れている。
【００５３】
第１トランジスタ形成領域１０のスナップバック電圧V10を第２トランジスタ形成領域２０のスナップバック電圧V20よりも高くするために、第１実施例ではウェルタップ領域３０の形成領域を工夫した。第２実施例では第１トランジスタ形成領域１０が形成されているp型ウェル４ａの不純物濃度と第２トランジスタ形成領域２０が形成されているp型ウェル４ｂの不純物濃度を工夫した。第３実施例では第１トランジスタ形成領域１０ａのゲート幅を工夫した。第１実施例の構成と第２実施例の構成と第３実施例の構成をどのように組み合わせてもよい。また、本発明は、第１トランジスタ形成領域１０のスナップバック電圧V10を第２トランジスタ形成領域２０のスナップバック電圧V20よりも高くする他の構成にも適用することができる。
また、本発明は、第１パッドＴＥ２が信号を出力する出力端子である場合にも適用することができる。第１パッドＴＥ２が出力端子である場合には、第１パッドＴＥ２に近い第１トランジスタ形成領域１０の３０パーセント程度のフィンガーのＭＯＳＦＥＴを出力バッファとして用いることが好ましい。
また、第１実施例から第３実施例では、nMOS保護回路が、２個の領域に分割されたトランジスタ形成領域（第１トランジスタ形成領域と第２トランジスタ形成領域）を備えている場合について説明したが、nMOS保護回路は３個以上の領域に分割されたトランジスタ形成領域を備えていてもよい。この場合にも、第１実施例から第３実施例を適用することができる。例えば、第１実施例を適用する場合には、第１パッドＴＥ２に近いトランジスタ形成領域ほど、段階的にトランジスタ形成領域とウェルタップ領域との距離が近くなるように形成することが好ましい。第２実施例を適用する場合には、第１パッドＴＥ２に近いトランジスタ形成領域ほど、段階的にp型ウェルの不純物濃度が濃くすることが好ましい。また、第３実施例を適用する場合には、第１パッドＴＥ２に近いトランジスタ形成領域ほど、段階的にゲート幅を広くすることが好ましい。
【００５４】
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００５５】
【図１】保護回路１を備えている第１実施例の半導体装置の概略回路図を示す。
【図２】保護回路１のnMOS保護回路１ｂが形成されている半導体基板を上面視した図である。
【図３】nMOS保護回路１ｂの第１トランジスタ形成領域１０の要部断面図を示す。
【図４】マルチフィンガーを説明するための図である。
【図５】第１トランジスタ形成領域１０と第２トランジスタ形成領域２０に形成されている複数個のトランジスタの接続関係を説明する回路図である。
【図６】スナップバック特性を説明するためのトランジスタＴｒ１１の要部断面図である。
【図７】スナップバック特性を説明するためのトランジスタＴｒ２１の要部断面図である。
【図８】スナップバック特性を示している第１トランジスタ形成領域１０と第２トランジスタ形成領域２０のドレイン電圧VDSと電流Ｉのグラフである。
【図９】第２実施例のnMOS保護回路１ｂが形成されている半導体基板を上面視した図である。
【図１０】第３実施例のnMOS保護回路１ｂが形成されている半導体基板を上面視した図である。
【図１１】保護回路１００を備えている従来技術の半導体装置の概略回路図を示す。
【図１２】保護回路１００のnMOS保護回路１００ｂが形成されている半導体基板を上面視した図である。
【図１３】nMOS保護回路１００ｂの第１トランジスタ形成領域１１０の要部断面図を示す。
【図１４】スナップバック特性を示しているnMOS保護回路１００ｂのドレイン電圧VDSと電流Ｉのグラフである。
【符号の説明】
【００５６】
１：半導体装置
１ａ：pMOS保護回路
１ｂ，１ｄ，１ｆ：nMOS保護回路
２：インバータ
３：内部回路
４，４ａ，４ｂ：p型ウェル
４Ｓ:表面
１０，１０ａ：第１トランジスタ形成領域
２０：第２トランジスタ形成領域
３０：ウェルタップ領域
３２：上部ウェルタップ領域
Ｄ，Ｄ１１，Ｄ１２，Ｄ１３：ドレイン領域
Ｇ，Ｇ１１，Ｇ１２，Ｇ１３，Ｇ１４，Ｇ１５，Ｇ１６：ゲート電極
ＧＮＤ：接地電位
Ｉａ：基板電流
Ｉｂ：電流
Ｒ１，Ｒ２，Ｒ３：抵抗成分
Ｓ，Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４：ソース領域
ＴＥ２：第１パッド
ＴＥ４：第２パッド
V10,V20：スナップバック電圧
VDD：電源電圧
Ｚ：絶縁膜
ＺＧ：ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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