(57)【要約】複数、互いに縦続に接続されてそれぞれ形成され、機能が変更可能な各ロジックブロック（１１）を基板上に有するＬＳＩチップ（１）の設計方法において、上記各ロジックブロック（１１）の特性をそれぞれ測定し、上記各特性のバラツキによるＬＳＩチップ（１）の性能劣化を抑制するように、上記各ロジックブロック（１１）の機能を変更して上記各ロジックブロック（１１）を再構成する。【特許請求の範囲】
【請求項１】
基板と、
上記基板上に、複数、互いに縦続に接続されてそれぞれ形成され、機能が変更可能な各情報処理回路と、
上記基板上に形成された、各情報処理回路の特性を測定するための測定回路と、
を有していることを特徴とする半導体デバイス。
【請求項２】
前記各情報処理回路は、それぞれ、フィールドプログラマブルデバイスであることを特徴とする請求項１記載の半導体デバイス。
【請求項３】
前記各情報処理回路は、それぞれ、フラクタル状に配置されていることを特徴とする請求項１または２記載の半導体デバイス。
【請求項４】
前記各情報処理回路は、それぞれ、任意の論理関数を実現するための、論理を記憶しておく回路素子と、上記回路素子の出力を記憶するためのフリップフロップとをそれぞれ備え、
前記測定回路は、測定用パルス生成回路と、検出回路とを備え、
上記測定用パルス生成回路は、第一パルスと、第一パルスに対し所定量遅延させた第二パルスとを生成し、各フリップフロップに対し、上記第一パルスと第二パルスとを印加するためのものであり、
上記検出回路は、各フリップフロップの所定数毎に接続され、上記接続されたフリップフロップの出力を検出するためのものであることを特徴とする請求項１ないし３の何れか１項に記載の半導体デバイス。
【請求項５】
前記各情報処理回路の特性は、クリティカルパスの長さであることを特徴とする請求項１ないし４の何れか１項に記載の半導体デバイス。
【請求項６】
複数、互いに縦続に接続されてそれぞれ形成され、機能が変更可能な各情報処理回路を基板上に有する半導体デバイスの設計方法において、
上記各情報処理回路の特性をそれぞれ測定し、
上記各特性のバラツキによる半導体デバイスの性能劣化を抑制するように、上記各情報処理回路の機能を変更して上記各情報処理回路を再構成することを特徴とする半導体デバイスの設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ（登録商標））等のフィールドプログラマブルデバイスを含む半導体デバイスおよびその設計方法に関するものである。
【背景技術】
【０００２】  従来、ＬＳＩ（集積回路）チップ（ｃｈｉｐ）の製造技術がナノメータスケールに突入したことにより、基板上の一つのダイ（ｄｉｅ、最小構成領域、ますめ）内に、数百万個のトランジスタを作り込むことが可能となってきた。そのような数多くの各トランジスタを、同一の各特性にてそれぞれ作製することは極めて困難なものとなっている。また、上記各特性は、各ダイ同士間（Ｄ２Ｄ、ｄｉｅ−ｔｏ−ｄｉｅ）でも、ダイ内部（ＷＩＤ、ｗｉｔｈｉｎ−ｄｉｅ）でも異なっている。【０００３】  公知文献１（Ｓ．Ｏｈｋａｗａ，Ｍ．Ａｏｋｉ，ａｎｄ  Ｈ．Ｍａｓｕｄａ，″Ａｎａｌｙｓｉｓ  ａｎｄ  Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ  ｏｆ  Ｄｅｖｉｃｅ  Ｖａｒｉａｔｉｏｎｓ  ｉｎ  ａｎ  ＬＳＩ  Ｃｈｉｐ  Ｕｓｉｎｇ  ａｎ  Ｉｎｔｅｇｒａｔｅｄ  Ｄｅｖｉｃｅ  Ｍａｔｒｉｘ  Ａｒｒａｙ″ＩＥＥＥ  Ｔｒａｎｓ．ｏｎ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍａｎｕｆａｃｔｕｒｉｎｇ，Ｖｏｌ．１７，Ｎｏ．２，ｐａｇｅｓ  １５５−１６５，２００４．）には、９０ｎｍスケールのプロセスにて作製されたＬＳＩにおいて、ＷＩＤでのばらつきが、顕著に観察されたことが示されている。公知文献２（Ｂｏｗｍａｎ，Ｋ．Ａ．，Ｓ．Ｇ．Ｄｕｖａｌｌ，ａｎｄ  Ｊ．Ｄ．Ｍｅｉｎｄｌ，″Ｉｍｐａｃｔ  ｏｆ  Ｄｉｅ−ｔｏ−Ｄｉｅ  ａｎｄ  Ｗｉｔｈｉｎ−Ｄｉｅ  Ｐａｒａｍｅｔｅｒ  Ｆｌｕｃｔｕａｔｉｏｎｓ  ｏｎ  ｔｈｅ  Ｍａｘｉｍｕｍ  Ｃｌｏｃｋ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｓｔｒｉｂｕｔｉｏｎ  ｆｏｒ  Ｇｉｇａｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ″Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ｖｏｌ．３７，ｎｏ．２，ｐａｇｅｓ  １８３−１９０，２００２．）および公知文献３（Ｓ．Ｂ．Ｓａｍａａｎ，″Ｔｈｅ  Ｉｍｐａｃｔ  ｏｆ  Ｄｅｖｉｃｅ  Ｐａｒａｍｅｔｅｒ  Ｖａｒｉａｔｉｏｎｓ  ｏｎ  ｔｈｅ  Ｆｒｅｑｕｅｎｃｙ  ａｎｄ  Ｐｅｒｆｏｒｍａｎｃｅ  ｏｆ  ＶＬＳＩ  Ｃｈｉｐｓ″ＩＣＣＡＤ  ２００４，ｐａｇｅｓ  ３４３−３４６，２００４．）においては、プロセスのスケールを小さくしていくと、ＷＩＤでのばらつきが主となってくることが示されている。【０００４】  このように従来の構成では、ＬＳＩの特性がＬＳＩチップごとに異なり、それにより歩留まりが下がり、動作速度の飽和が起こってきている。デバイス側は、ばらつきをできるだけ抑えようと努力しているが、それには多大な費用がかかる。また、回路側では、ばらつきをキャンセルするためのさまざまな技術が提案されているが、大きくなる一方のばらつきに対応できるか疑問である。【０００５】  具体的には、上記のようなＬＳＩチップの各ロジックブロックにおいて、あるクリティカルパス（余裕時間がゼロの経路、すなわち、最早開始時刻（最も早く着手できる時刻）と最遅開始時刻（遅くともこの時刻には着手しないといけない時刻）が等しいアクティビティの経路）に沿った各トランジスタの特性がばらついて、上記特性が劣化したトランジスタが含まれる。【０００６】  この結果、上記従来では、上記特性が劣化したトランジスタを含んで、作製されたＬＳＩチップは、所望するクロック周波数にて正確に動作しなくなり、よって、ＡＳＩＣといったＬＳＩチップの歩留りがかなり低下するという問題点を生じる。
【発明の開示】
【０００７】  本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ＬＳＩチップ内の各回路の特性を個々に測定し、その結果に基づいて、各回路を最適に再構成（再配置）することにより、歩留りを向上して、コストアップを抑制できる半導体デバイスおよびその設計方法を提供することにある。
【０００８】  本発明に係る半導体デバイスは、上記課題を解決するために、基板と、上記基板上に、複数、互いに縦続に接続されてそれぞれ形成され、機能が変更可能な各情報処理回路と、上記基板上に形成された、各情報処理回路の特性を測定するための測定回路と、を有していることを特徴としている。
【０００９】  上記半導体デバイスによれば、測定回路により、各情報処理回路の特性を測定し、その特性のばらつきの測定結果から、上記ばらつきにより性能劣化を低減するように、各情報処理回路の機能を変更して再構成することにより、上記性能劣化を抑制できるので、得られた半導体デバイスの歩留りを向上できる。
【００１０】  本発明に係る半導体デバイスの設計方法は、前記課題を解決するために、複数、互いに縦続に接続されてそれぞれ形成され、機能が変更可能な各情報処理回路を基板上に有する半導体デバイスの設計方法において、上記各情報処理回路の特性をそれぞれ測定し、上記各特性のバラツキによる半導体デバイスの性能劣化を抑制するように、上記各情報処理回路の機能を変更して上記各情報処理回路を再構成することを特徴としている。
【００１１】  上記方法によれば、各情報処理回路の特性を測定し、その特性のばらつきの測定結果から、上記ばらつきにより性能劣化を抑制するように、各情報処理回路の機能を変更して再構成することにより、上記性能劣化を低減できるので、得られた半導体デバイスの歩留りを向上できる。
【００１２】  本発明のさらに他の目的、特徴、および優れた点は、以下に示す記載によって十分わかるであろう。また、本発明の利益は、添付図面を参照した次の説明で明白になるであろう。
【図面の簡単な説明】
【００１３】
【図１（ａ）】従来の半導体デバイスの設計方法を示す図である。
【図１（ｂ）】本実施形態の半導体デバイスの設計方法を示す図である。
【図２】上記本実施形態の半導体デバイスの各ロジックブロックの一例としての各ＬＵＴブロックを示すブロック図である。
【図３】上記各ＬＵＴブロックの接続関係を示す配線図である。
【図４】上記各ＬＵＴブロックのフラクタル状配置を示す配線図である。
【図５】上記各ＬＵＴブロックの特性ばらつきの測定原理を示すブロック図である。
【図６（ａ）】上記特性ばらつきの測定に用いる、測定用パルス生成回路を示すブロック図である。
【図６（ｂ）】上記測定用パルス生成回路により生成される測定用クロックの波形図である。
【図７】上記特性ばらつきの測定に用いる、各カウンタの配置を示すブロック図である。
【図８】本実施形態の設計方法における、再構成の手順の一例を示し、各ＬＵＴブロックとしての各回路ブロックでの初期のクリティカルパスの長さ、上記各回路ブロックでの初期のトランジスタの性能、および上記初期から再構成（Ｏｐｔｉｍｉｚｅｄ）した結果を示す図である。
【図９】本実施形態の設計方法における、クリティカルパスの長さの分布と、トランジスタの性能の分布をそれぞれ示すグラフである。
【図１０】従来の固定配置と、本実施形態の特性ばらつきを補償した配置とのチップ性能比（実測結果に基づき動作性能のばらつき幅を６％とした場合）を示すヒストグラムである。
【図１１】従来の固定配置と、本実施形態のばらつきを補償した配置とのチップ性能比（ばらつき幅が２倍の１２％となった場合）を示すヒストグラムである。
【図１２】従来の固定配置と、本実施形態のばらつきを補償した配置とのチップ性能比（ばらつき幅が３倍の１８％となった場合）を示すヒストグラムである。
【図１３】本実施形態および従来の設計方法における、設計マージンの減少に伴う歩留り低下を示すグラフである。
【発明を実施するための最良の形態】
【００１４】  本発明の実施の形態について図１〜図１３に基づいて説明すると以下の通りである。本実施形態における半導体デバイスの設計方法は、図１（ｂ）に示すように、複数、機能が変更可能な各ロジックブロック（情報処理回路）１１を基板上に互いに縦続に接続されてそれぞれ形成したＬＳＩチップ（半導体デバイス）１の作製に好適なものである。【００１５】  ＬＳＩチップ１は、単一でも、シリコンウエハ上に複数形成されていてもよい。本実施形態では、ＬＳＩチップ１は、シリコンウエハ上に複数形成されている。また、上記基板は、半導体デバイス製造用のものであれば、特に限定されないが、シリコン基板等が挙げられる。【００１６】  また、ＬＳＩチップ１の製造には、既存のフォトリソグラフィー技術を用いて、９０ｎｍスケールのプロセスにて作製した。なお、上記スケールについては、特に限定されないが、１２０ｎｍスケール以下の、９０ｎｍスケールや、６５ｎｍスケールといった、より微細構造のスケールを用いた場合に、より一層効果を発揮できる。【００１７】  そして、上記設計方法においては、上記各ロジックブロック１１の特性をそれぞれ測定し、上記各特性のバラツキによるＬＳＩチップ１の性能劣化を抑制するように、上記各ロジックブロック１１の機能を変更して上記各ロジックブロック１１が再構成される。【００１８】  本実施形態の設計方法では、図１（ａ）に示した、セルベースの固定構造（ｆｉｘｅｄ−ｓｔｒｕｃｔｕｒｅｄ）のＡＳＩＣといった、従来のＬＳＩチップ３１と比べて、上記再構成によって、上記各ロジックブロック１１の機能の配置を最適化できるから、良品（ＯＫ）の割合を増加できて、歩留りを向上できる。【００１９】  すなわち、図１（ａ）に示すように、通常の固定配置のＡＳＩＣといったＬＳＩチップ３１では、特性ばらつきによって要求された動作性能を満たさず（ＮＧ）、製品として出荷できないＬＳＩチップができるが、本実施形態の設計方法では、図１（ｂ）に示すように、再構成デバイスを基本とした再構成可能なＬＳＩチップ１を製造し、完成後、ＬＳＩチップ１ごとに、ＬＳＩチップ１内の特性ばらつきに応じて配置を最適化して再構成を行うことによって、ばらつきを補償し全てのＬＳＩチップ１が要求された動作性能を満たすようにできる。つまり、本実施形態に係る設計方法は、従来のばらつきをできるだけ抑えようとする技術と相反するものであって、ばらつきが大きければ大きいほど効果を発揮する技術であり、現在の固定配置の専用ＬＳＩ（ＡＳＩＣ）を、本実施形態の半導体デバイス（再構成型ＬＳＩ）に置き換えると、微細なプロセスでの過度のばらつき抑制が不必要となり、歩止まりを向上しながら、コストアップを抑制できる。【００２０】  次に、特性ばらつきに応じた再構成について説明する。まず、ＬＳＩチップ１内ばらつきを何らかの方法で測定し、各ロジックブロック（あるいはロジックブロックのいくつかを一まとめにしたグループ）１１の動作速度分布を把握する。その上で再構成の際に、クリティカルパスの長い回路構成を動作の速いブロック（グループ）に、クリティカルパスの短い回路構成を動作の遅いブロック（グループ）に割り当て、回路構成を最適化することによっ���ＬＳＩチップ１内ばらつきを補償することができると考えられる。【００２１】  このばらつき補償により、歩留まりの向上のみならず、本発明の課題にて触れたようにＬＳＩチップ１性能の向上、設計マージンの削減などが期待できる。これを最終的には従来のＡＳＩＣの代替として用いることができる。すなわち、再構成可能な半導体デバイスとすることによるオーバーヘッド（不利益）を含めても、固定配置のＡＳＩＣを上まわる性能を発揮できる。その場合、再構成可能な半導体デバイスの利点である柔軟性、設計時のコストや手間、設計期間の大幅な削減もそのまま享受できることになる。【００２２】  次に、上記ＬＳＩチップ１の構造について説明する。上記ＬＳＩチップ１は、図２に示すように、複数、機能が変更可能な各ロジックブロック（ＬＢ）１１を互いに縦続に接続されてそれぞれ有している。各ロジックブロック（ＬＢ）１１は、機能を変更可能なものである。上記各ロジックブロック（ＬＢ）１１は、それらが占有する領域が長方形状にそれぞれ設定されており、最密に互いに配置されるように、互いに隣り合う辺部はほぼ平行となるように設定されている。また、各配線は、各ロジックブロック（ＬＢ）１１の周囲を囲むように網目状に互いに交差するように形成されている。上記各ロジックブロック（ＬＢ）１１および各配線は、基板上において、多層構造により形成されている。【００２３】  ロジックブロックや配線にプログラムを書き込んで機能を変更する方式は、（１）ＳＲＡＭなどの揮発性メモリに書き込む、（２）ＥＰＲＯＭ、ＥＥＰＲＯＭなどの不揮発性メモリに書き込む、（３）電圧をかけてアンチヒューズを短絡させる、の３種類に大きく分類される。ＥＰＲＯＭ、ＥＥＰＲＯＭは通常のＬＳＩとは異なる特殊な製造工程が必要であり、アンチヒューズは一度書き込みを行うと書き換えが不可能であるなどの理由から、本実施の形態においては、（１）ＳＲＡＭ方式を用いているが、（２）や（３）を用いることも可能である。【００２４】  図２に示すように、本実施の形態のロジックブロック１１は、ＳＲＡＭ方式ＦＰＧＡのロジックブロックに含まれるＬＵＴ（ｌｏｏｋ−ｕｐ−ｔａｂｌｅ、回路素子）とＤＦＦとを基本単位として構成されている。ここでは、この基本単位のことをＬＵＴブロックと呼ぶ。ＬＵＴは、１６個の、ＳＲＡＭであるＤ−ＦＦと、１６：１の各マルチプレクサ（ＭＵＸ４）とからなる。図２では、ＬＵＴ内の１６個のＤ−ＦＦを「ＤＦＦ」、ＬＵＴの外につけられたＤＦＦを「ＳＤＦＦ」と呼ぶ。【００２５】  ＳＲＡＭ方式のＦＰＧＡは、再構成の際、このＤＦＦ（本来はＳＲＡＭ）に値を書き込むことで論理を書き換えている。すなわち、マルチプレクサの４つの選択信号Ａ，Ｂ，Ｃ，Ｄをその論理ブロックの入力、マルチプレクサの出力を論理ブロックの出力とみなすことにより、１６個のＳＲＡＭの値の書き換えで論理を書き換えることが可能となる。ブロックの入力Ａ，Ｂ，Ｃ，Ｄはブロック間の接続関係が変更できるようにスイッチマトリクスに接続されてもよいが、本実施の形態では、図３に示すように、前後のＬＵＴブロックに直接接続されていてもよい。【００２６】  本実施の形態においては、回路全体として、上記ＬＵＴ���ロックが、２０４８個、互いに縦列に接続されており、ＬＵＴの出力信号Ｍｏｕｔの変化を次々と後ろのＬＵＴブロックに伝搬させ、その伝搬段数の差によって、前述の特性ばらつきを測定している。測定の原理は後述する。【００２７】  ただし、ＬＵＴブロックを構成する各トランジスタの特性ばらつきは、互いに近くに置かれたものは近い特性を示すため、もしＬＵＴブロックを直線上に並べ遠くに配置されたブロックにまで伝搬が及ぶと、ばらつきがキャンセルされる恐れがある。例えば直線上に配置されていて、伝搬を開始する地点付近のＬＵＴブロックの特性が大幅に向上しており、伝搬の最後の方のＬＵＴブロックの特性が大幅に低下していたとすると、直線上全体としての伝搬結果は平均的な伝搬段数となると予想される。【００２８】  そこで、本実施の形態では、できるだけ、特性ばらつきによる伝搬段数の差が顕著に表れるように、図４に示すように、自己相似のフラクタル状に各ＬＵＴブロックを各ロジックブロック１１としてそれぞれ配置し、さらに、互いに縦続に接続された１６個の各ＬＵＴブロックを一まとめとしたＬＵＴ集合ブロックも、自己相似のフラクタル状にそれぞれ配置した。この配置構造により、信号変化の伝搬は開始地点に近いものから順に起こり、特性ばらつきのキャンセル（相殺）を極力避けることができる。【００２９】  次に、上記ＬＳＩチップ１における、特性ばらつきの測定機構および測定方法について説明する。上記測定方法においては、まず、特性ばらつきを測定するには全てのＳＤＦＦをリセットしておき、次のようにＤＦＦの値の書き込みを行う。
・あるブロックを初段すなわち伝搬の開始地点とし、ＤＦＦの値をすべて１とする。これによりこのブロックのＬＵＴ出力は常に１となる。
・２段目のブロックのＤＦＦの値を上から順に０，０，１，１，０，０，１，１，…とする。これにより、このブロックのＬＵＴ出力は入力Ｂと一致する。（入力Ａ，Ｃ，Ｄには依存しない）
・３段目以降のブロックのＤＦＦの値を上から順に０，１，０，１，…とする。これにより、このブロックのＬＵＴ出力は入力Ａと一致する。（入力Ｂ，Ｃ，Ｄには依存しない）
ＤＦＦに書き込む値が異なるだけであるので、任意のブロックを初段、２段目、３段目以降に設定することができる。【００３０】  また、図３の通り各ブロックの入力Ｂは前段のＤｏｕｔと、入力Ａは前段のＭｏｕｔと接続されている。この段階ではＳＤＦＦがリセットされているため１段目のＤｏｕｔすなわち２段目の入力Ｂは０であり、２段目のＬＵＴ出力Ｍｏｕｔすなわち３段目の入力Ａも０である。よって、３段目のＬＵＴ出力Ｍｏｕｔも０であり、４段目以降も同様にＬＵＴ出力は０である。また、ＳＤＦＦの入力はＬＵＴ出力かＳｉｎかをｓｃａｎ信号によって切り替えることができるようになっているが、ＬＵＴ出力側としておく。【００３１】  この状態で、全ＳＤＦＦ共通に、図５および図６（ｂ）に示すように、短い間隔で２山のクロック波形（ＣＬＫ＿Ｓ）を入力する。上記クロック波形は、回路中に配置した図６（ａ）に示す生成回路（測定用パルス生成回路）によって生成すればよい。該生成回路では、図６（ｂ）に示すように、ＡからＤの各入力信号をタイミングをずらして立ち上げた、２山のクロックが生成される。【００３２】  このようなクロック波形が各ＳＤＦＦに入力された時の各信号の変化を図５に示す。まずクロック信号の１回目の立ち上がりで初段のＳＤＦＦが１を取り込み、初段のＤｏｕｔすなわち２段目の入力Ｂが１になる。これにより、２段目のＬＵＴ出力すなわち３段目の入力Ａが１となり、３段目のＬＵＴ出力が１となる。【００３３】  以下同様に、１が次々と後段に伝搬していくことになる。その後、クロック信号の２回目の立ち上がりの時点で１の伝搬が到達しているブロックのＳＤＦＦのみが１を取り込むことになるので、１を取り込んだＳＤＦＦの数はその部分の動作性能に依存することになる。任意のブロックを初段、すなわち伝搬のスタート地点とすることができるのでＬＳＩチップ１上の任意の場所でこれを行い、１を取り込んだＳＤＦＦの数を比較することでＬＳＩチップ１内の特性ばらつきを測定することができる。【００３４】  そして、本実施の形態に係る測定機構では、図７に示すように、１を取り込んだＳＤＦＦの数を数えるカウンタ（ｃｏｕｎｔｅｒ）（検出回路）が設けられている。ＳＤＦＦへの入力をＳｉｎ側に切り替えると図７のようにすべてのＳＤＦＦがシフトレジスタ状に接続される。ＳＤＦＦが、例えば６４個ごとにカウンタが１つずつ設置されており、カウンタはクロック信号の立ち上がりの際に入力が１であれば内部のレジスタの値をインクリメントするように設計されている。従って、この状態でＳＤＦＦとカウンタとに共通にクロック信号を６４回入力するとカウンタ内部のレジスタには６４個のＳＤＦＦのうち１を保持していた数が格納されることになる。カウンタ同士は図のようにバスで接続されており、カウンタに対する制御信号を切り替えた後さらにクロック信号を入力すると各レジスタに格納された値が順に外部出力ピンに出力される。【００３５】  なお、前述した通りＬＵＴとＤＦＦとで構成される基本単位は本来のＦＰＧＡに含まれるものであり、上述した生成回路およびカウンタ等の、特性ばらつきの測定機構（測定回路）を従来のＦＰＧＡに組み込んだ場合のオーバーヘッドはごく小さいと考えられる。【００３６】  続いて、再配置による歩留りと処理速度の向上を示す試作結果について考察した。本発明の技術的な思想は、トランジスタの特性に基づく再構成可能な（ｒｅｃｏｎｆｉｇｕｒａｂｌｅ）半導体デバイス上で各回路ブロックを再構成して、上記各回路ブロックの配置を最適化できることである。本実施形態では、従来の配置が固定の半導体デバイスと比較して、本実施形態に係る、再配置可能な半導体デバイスを用いて、配置が最適化された半導体デバイスにより得られる改善された歩留りと処理速度とについて評価した。【００３７】  まず、再構成可能な半導体デバイスでは、各機能の各回路ブロックは、それぞれ、同数の各ロジックブロック１１をそれぞれ占有しているが、ロジックブロック１１毎に互いに異なる長さの各クリティカルパスをそれぞれ備えている。上記各クリティカルパスにおける互いに異なる長さは、正規分布を有している。【００３８】  図８に示す、ＬＳＩチップ１ＡおよびＬＳＩチップ１Ｂは、各機能の回路（ｃｉｒｃｕｉｔ）ブロックが、タイル状に互いに密に隣り合った、初期の配置を示している。上記各回路ブロックは、ダイ内部（ＷＩＤ）のばらつき、または、各ダイ同士間（Ｄ２Ｄ）でのばらつきによって、示す性能が相違している。【００３９】  なお、ＬＳＩチップ１Ａ〜ＬＳＩチップ１Ｃは、後述する再構成動作を説明するためのものであり、ＬＳＩチップ１ＡおよびＬＳＩチップ１Ｂは、共にＬＳＩチップ１であり、ＬＳＩチップ１Ｃは、ＬＳＩチップ１Ａの二点鎖線で囲まれた領域の再構成後を示している。【００４０】  本実施形態では、上記のダイ内部（ＷＩＤ）のばらつき、および、各ダイ同士間（Ｄ２Ｄ）でのばらつきは、それぞれ、ガウス（正規）分布に従い、ランダムなものと想定した。従来のＦＰＧＡにおいては、各機能を示す各回路ブロックは、最初の配置のまま、固定されている。【００４１】  また、本実施形態では、各回路ブロックを、小さい領域内にて、上記提案した方法（スキーム）により交換できると仮定した。図８では、ＬＳＩチップ１Ａの各回路ブロックの、左上の３×４の各回路ブロック内にて、交換可能である。本実施形態においては、ＬＳＩチップ１Ｃに示すように、再構成した。以下に、詳細に説明する。【００４２】  まず、ＬＳＩチップ１Ａの各回路ブロックに記されている数字は、各回路ブロックのクリティカルパス長をそれぞれ示すものであり、ＬＳＩチップ１Ｂの各回路ブロックに記されている数字は、各回路ブロックのトランジスタの性能をそれぞれ示したものである。例えば、ＬＳＩチップ１Ａの回路ブロック２１Ａのクリティカルパス長は、図示のように、「３５」であり、トランジスタの性能は、図示のように、「１９」である。【００４３】  ここで、回路ブロック２１Ａは、トランジスタの性能が、回路ブロックのクリティカルパス長を下回っている。このような場合、回路ブロック２１Ａを有しているＬＳＩチップ１は、目標の処理速度で動作しない。【００４４】  そこで、本実施形態では、ＬＳＩチップ１Ｃに示すように、回路ブロックを置き換えている（再構成する）。詳細に説明すると、ＬＳＩチップ１Ａの回路ブロック２１Ｂは、図示のように、クリティカルパス長が「１９」である���一方、トランジスタの性能が「５０」である。ここで、上述の回路ブロック２１Ａと回路ブロック２１Ｂとを置き換えれば、回路ブロック２１Ａおよび回路ブロック２１Ｂのいずれにおいても、トランジスタの性能が、クリティカルパス長を下回ることがない。そこで、ＬＳＩチップ１Ｃに示すように、回路ブロック２１Ａと回路ブロック２１Ｂとを置き換えている。これにより、ＬＳＩチップ１を目標の処理速度で動作させることができる。なお、ＬＳＩチップ１Ｃに示す、他の回路ブロックにおいても同様である。【００４５】  なお、本実施の形態では、試作を簡便化するために、それら配置された各機能の各回路ブロックの間のルータビリティー（配線可能性）については考慮しなかった。それゆえ、最適化の領域は、実現可能性を損なうことがないように小さな領域に限定される。【００４６】  図９に、各機能の各回路ブロックの各クリティカルパスの分布と、作製されたＬＳＩチップの各トランジスタの特性分布とをそれぞれ示す。このとき、各回路ブロックは、２５６（１６×１６）個の各ロジックブロックを有すると想定した。【００４７】  再配置による、歩留りおよび処理速度の向上を評価するために、前者の分布は固定し（Ｎｃ＝８０、σｃ＝１６）、後者の分布を、２つの各パラメータ（Ｎｆ、σｆ）によってパラメータ化した。もし、各回路ブロックのトランジスタの性能が、上記各回路ブロックのクリティカルパスの長さより下回れば、上述のように、上記各回路ブロックのＬＳＩチップは、目標の処理速度では動作しない。【００４８】  表１に示すように、３つの条件（小さいコンディション１から、大きなコンディション３）にて半導体デバイスをそれぞれ作製した。それら各コンディションでは、次の等式を満たしている。Ｎｃ＋３σｃ＝８０＋３×１６＝Ｎｆ−３σｆ【００４９】
【表１】
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図１０〜図１２は、各動作処理速度を、目標の処理速度によって標準化したものである。表１は、本実施形態の方法と、従来の方法とでの、歩留りと処理速度の平均とを示した。各機能の各ブロックは、２５６×２５６のアレイ内に配置されている。最適化のための領域の大きさは、４×４に設定され、作製されたＬＳＩチップの数は１０００である。【００５０】  条件（Ｃｏｎｄ．）１では、従来の固定配置の場合、歩留りが０％であったが、本実施形態の再配置により最適化した配置の場合、５６．１％であった。条件（Ｃｏｎｄ．）２、３においては、歩止まりが、それぞれ、１００％となり、処理速度の平均も、従来の固定式と比べ、それぞれ、１４％、３５％改善されていることがわかる。【００５１】  次に、設計マージンについて検討した。前述した通り、本実施の形態の再構成においては、動作速度分布の中心値の設定が設計マージンの設定を行っていることに相当する。そこで、この中心値を少しずつ変更しながら再構成を繰り返すことにより、本実施形態の設計方法の設計マージンに対する効果を検討した。【００５２】  本検討では、動作速度分布のばらつき幅は、中心値の６％であるとした。回路構成の（論理ブロック段数換算）クリティカルパス長は最長１９段に設定している。【００５３】  もし、特性ばらつきが一切起こらないのであれば、すなわちチップ上のロジックブロックの動作速度が全て中心値に一致するならば、理想的には動作速度の中心値が１９．００の状態で歩留まり１００％となり、１９．００より少しでも小さければ歩留まり０％となるはずである。【００５４】  そこで、本検討では、動作速度分布の中心値が１９．００のとき、設計マージンが０であると考え、中心値の１９．００との差を設計マージンとみなす。さらに、この設計マージンを１９．００で割って百分率で示す。【００５５】  まず、設計マージン０．８０（４．２％）で１万チップの評価を行うと固定配置で歩留まり９９．９８％、ばらつきを補償した配置では完全に１００．００％となる。この状態から設計マージンを０．０５きざみ（０．２６％きざみ）で減少させながら、各マージンに対し１万チップ中の歩留まりを求めた結果を図１３に示す。【００５６】  固定配置ではすぐに歩留まりの低下が始まるが、ばらつきを考慮した配置（再構成）ではマージン０まで１００％を維持し、マイナスになると急激に低下を始める。すなわち、この検討モデルでは設計マージンは必要ないという結論になる。この時点で固定配置の場合の歩留まりは１０％以下にまで低下している。以上の検討結果から、本実施形態の設計方法は設計マージンの削減にも非常に有効であると言える。【００５７】  （結論）
本実施形態では、再配置可能な半導体デバイスを用いて、歩留りおよび処理速度を向上できる半導体デバイスおよびその設計方法について説明した。ＬＵＴアレイのＬＳＩチップは、各ＬＵＴのプロセスのばらつきを測定できるように、９０ｎｍスケールのＣＭＯＳ製造技術にて作製された。【００５８】  本実施形態に係る再配置の結果、得られた半導体デバイスとしてのＬＳＩチップの歩留りを改善でき、かつ、処理速度も最大３５％向上できることがわかった。【００５９】  なお、上記半導体デバイス（ＬＳＩチップ１）のロジックブロック１１は、それぞれ、フィールドプログラマブルデバイスが望ましく、また、それぞれ、フラクタル状に配置されていることが望ましい。【００６０】  また、ロジックブロック１１は、それぞれ、任意の論理関数を実現するための、論理を記憶しておく回路素子と、上記回路素子の出力を記憶するためのフリップフロップとをそれぞれ備え、前記測定回路は、測定用パルス生成回路と、検出回路とを備え、上記測定用パルス生成回路は、第一パルスと、第一パルスに対し所定量遅延させた第二パルスとを生成し、各フリップフロップに対し、上記第一パルスと第二パルスとを印加するためのものであり、上記検出回路は、各フリップフロップの所定数毎に接続され、上記接続されたフリップフロップの出力を検出するためのものであってもよい。【００６１】  さらに、ロジックブロック１１の特性は、クリティカルパスの長さであってもよい。【００６２】  尚、発明を実施するための最良の形態の項においてなした具体的な実施態様または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と次に記載する特許請求の範囲内で、いろいろと変更して実施することができるものである。
【産業上の利用可能性】
【００６３】  本発明に係る半導体デバイスおよびその設計方法は、プロセススケールをナノスケールとして高集積化を図っても、上記高集積化に伴う特性のばらつきの影響を、最構成によって抑制できて歩留りを向上でき、かつ処理速度も改善できるので、専用ＬＳＩ（ＡＳＩＣ）といった半導体製造の産業全般な用途に好適に適用できる。
【図１（ａ）】
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【図１（ｂ）】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６（ａ）】
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【図６（ｂ）】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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