(57)【要約】【課題】  複数電源電圧に適合し、低消費電力で実際の回路性能に則した動作電圧発生回路を備えた半導体集積回路装置を提供する。【解決手段】  複数の電源電圧をそれぞれ動作電圧とする複数の内部回路と異なる動作電圧で動作する内部回路同士で信号レベルの変換を行う第１レベル変換回路を持つ半導体集積回路に、上記複数の電源電圧を受けてそれぞれ一定の回路動作を行う複数の論理回路とそれぞれの上記一定の回路動作の判定を行う複数の判定回路と、上記第１レベル変換回路と同等の回路からなり、異なる動作電圧で動作する判定回路同士で出力信号レベルを合わせる第２レベル変換回路を設け、上記複数の判定回路の全ての出力信号と上記第２レベル変換回路の出力信号が形成されたことを条件として、上記複数の内部回路の動作を制御する。【特許請求の範囲】
【請求項１】
第１電源電圧を動作電圧とする第１回路と、
上記第１電源電圧とは異なる第２電源電圧を動作電圧とする第２回路と、
上記第１回路と第２回路のうち動作電圧の低い方の回路の信号レベルを動作電圧の高い方の回路の信号レベルに変換する第１レベル変換回路と、
動作電圧検出回路とを含み、
上記動作電圧検出回路は、
上記第１電源電圧を受けて一定の回路動作を行う第１論理回路と、
上記第１電源電圧を受けて動作し、第１論理回路の上記一定の回路動作の判定を行う第１判定回路と、
上記第２電源電圧を受けて一定の回路動作を行う第２論理回路と、
上記第２電源電圧を受けて動作し、上記第２論理回路の上記一定の回路動作の判定を行う第２判定回路と、
上記第１レベル変換回路と同等の回路からなり、第１判定回路と第２判定回路のうち低い方の判定回路の出力信号を高い方の判定回路の出力信号に合わせる第２レベル変換回路とを含み、
上記第１判定回路と第２判定回路のうち高い方の判定回路の出力信号と第２レベル変換回路の出力信号が形成されたことを条件として、上記第１回路と第２回路の動作を制御してなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記第１論理回路は第１パルスを形成する第１リングオシレータであり、上記第１パルスを上記第１判定回路に供給し、
上記第２論理回路は第２パルスを形成する第２リングオシレータであり、上記第２パルスを上記第２判定回路に供給するものであることを特徴とする半導体集積回路装置。
【請求項３】
請求項１において、
上記第１判定回路は第１パルスの第１期間に第１キャパシタに第１電源電圧により充電動作を行い、上記第１パルスの第２期間に上記第１キャパシタの電荷を第２キャパシタに電荷転送する第１チャージポンプ回路と、上記第２キャパシタの保持電圧を参照電圧により判定する第１電圧判定回路からなり、
上記第２判定回路は第２パルスの第１期間に第３キャパシタに第２電源電圧により充電動作を行い、上記第２パルスの第２期間に上記第３キャパシタの電荷を第４キャパシタに電荷転送する第２チャージポンプ回路と、上記第４キャパシタの保持電圧を参照電圧により判定する第２電圧判定回路からなることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記第２キャパシタの容量値は、上記第１キャパシタの容量値に対して十分に大きく設定され、
上記第４キャパシタの容量値は、上記第２キャパシタの容量値に対して十分に大きく設定されてなることを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
上記第１論理回路は、上記第１パルスを形成する第１リングオシレータであり、
上記第２論理回路は、上記第２パルスを形成する第２リングオシレータであることを特徴とする半導体集積回路装置。
【請求項６】
請求項４において、
上記第１判定回路及び第２判定回路の上記第２キャパシタ及び第４キャパシタには、上記第１又は第２電源電圧が遮断されたときに上記第２キャパシタ及び第４キャパシタを放電させる放電回路がそれぞれに設けられてなることを特徴とする半導体集積回路装置。
【請求項７】
請求項６において、
上記放電回路は、
上記第１電源電圧で充電される第５キャパシタと、
上記第５キャパシタの充電電圧をソースに受け、ゲートに上記第１電源電圧が供給された第１ＰチャネルＭＯＳＦＥＴと、
上記第１ＰチャネルＭＯＳＦＥＴを通してゲートに上記第５キャパシタの電荷が伝えられて上記第２キャパシタの放電経路を形成する第１ＮチャネルＭＯＳＦＥＴと、
上記第２電源電圧で充電される第６キャパシタと、
上記第６キャパシタの充電電圧をソースに受け、ゲートに上記第２電源電圧が供給された第２ＰチャネルＭＯＳＦＥＴと、
上記第２ＰチャネルＭＯＳＦＥＴを通してゲートに上記第６キャパシタの電荷が伝えられて上記第４キャパシタの放電経路を形成する第２ＮチャネルＭＯＳＦＥＴとからなることを特徴とする半導体集積回路装置。
【請求項８】
請求項７において、
上記第１回路、第１論理回路、第１判定回路は第１製造形態で形成された第１ＭＯＳＦＥＴにより構成され、
上記第２回路、第２論理回路、第２判定回路は第２製造形態で形成された第２ＭＯＳＦＥＴにより構成され、
上記第１及び第２レベル変換回路は、第１製造形態で形成された第１ＭＯＳＦＥＴ又はそれと第２製造形態で形成された第２ＭＯＳＦＥＴとの組み合わせにより構成されてなることを特徴とする半導体集積回路装置。
【請求項９】
請求項７において、
上記第１回路は、第１製造形態で形成された第１ＭＯＳＦＥＴにより構成され、
上記第２回路は、第２製造形態で形成された第２ＭＯＳＦＥＴにより構成され、
上記第レベル変換回路は、第１製造形態で形成された第１ＭＯＳＦＥＴ又はそれと第２製造形態で形成された第２ＭＯＳＦＥＴとの組み合わせにより構成され、
上記第１論理回路、第１判定回路及び第２論理回路、第２判定回路並びに第２レベル変換回路は、上記第１製造形態で形成された第１ＭＯＳＦＥＴ、上記第２製造形態で形成された第２ＭＯＳＦＥＴ、又は上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴの組み合わせにより構成されてなることを特徴とする半導体集積回路装置。
【請求項１０】
請求項７において、
上記第１電源電圧は外部端子から供給された電圧であり、
上記第２電源電圧は、上記第１電源電圧を受けて動作する内部降圧回路で形成された電圧であることを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０において、
上記内部降圧回路は、定電圧を形成する基準電圧発生回路と、かかる定電圧を上記第２電源電圧に対応した電圧に変換するレファレンス電圧設定回路とを含み、
上記第１判定回路と第２判定回路のうち高い方の判定回路の出力信号により上記基準電圧発生回路で形成された定電圧が上記レファレンス電圧設定回路に伝えられることを特徴とする半導体集積回路装置。
【請求項１２】
請求項１０において、
上記第２論理回路及び上記第２判定回路は、上記第１判定回路の判定出力により動作が有効とされ、上記第２レベル変換回路により、上記第１回路と第２回路の制御信号を形成することを特徴とする半導体集積回路装置。
【請求項１３】
請求項１０において、
上記第１判定回路の出力信号と上記第２レベル変換回路を通した出力信号とは上記第１電源電圧で動作する論理積回路に入力されて、上記第１回路と第２回路の制御信号を形成することを特徴とする半導体集積回路装置。
【請求項１４】
複数の電源電圧をそれぞれ動作電圧とする複数の内部回路と、
上記複数の内部回路のうち異なる動作電圧で動作する内部回路同士で信号レベルの変換を行う第１レベル変換回路と、
動作電圧検出回路とを含み、
上記動作電圧検出回路は、
上記複数の電源電圧を受けてそれぞれ一定の回路動作を行う複数の論理回路と、
上記複数の電源電圧を受けて動作し、上記複数の論理回路のそれぞれの上記一定の回路動作の判定を行う複数の判定回路と、
上記第１レベル変換回路と同等の回路からなり、異なる動作電圧で動作する判定回路同士で出力信号レベルを合わせる第２レベル変換回路とを含み、
上記複数の判定回路の全ての出力信号と上記第２レベル変換回路の出力信号が形成されたことを条件として、上記複数の内部回路の動作を制御してなることを特徴とする半導体集積回路装置。
【請求項１５】
請求項１４において、
上記複数の論理回路は発振パルスを形成するリングオシレータであり、それぞれ対応する判定回路に上記発振パルスを供給し、
上記複数の判定回路は上記発振パルスの第１期間に第１キャパシタにそれぞれの電源電圧により充電動作を行い、上記発振パルスの第２期間に上記第１キャパシタの電荷を第２キャパシタに電荷転送するチャージポンプ回路と、上記第２キャパシタの保持電圧を参照電圧により判定する電圧判定回路からなることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、半導体集積回路装置に関し、例えば複数の動作電圧を持つシステムＬＳＩ（大規模集積回路）に搭載されるパワーオンリセット回路等に用いられる動作電圧検出回路に利用して有効な技術に関するものである。
【背景技術】
【０００２】  異電位または同電位の複数の電源系統をもつＬＳＩにおいて、従来のパワーオンリセット回路は、電圧レベルの判定の際、単純な容量充電や抵抗の分圧比等を用いる回路を使用している。すなわち、複数の電源電圧のうちの任意の電源電圧に対し電源投入検出回路を設け、それぞれ電源電圧で動作する回路ためのパワーオンリセット信号を生成する。例えば、異電位を使用する内部回路に対し、先のパワーオンリセット信号の少なくとも一つが活性状態（リセット中）の間主電源投入検出回路が別のパワーオンリセット信号を生成する例として、特開２００２−０４２４５９公報があり、外部電源電圧が低い期間、内部電源電圧の代わりに外部電源電圧を供給し、その期間をリセット信号発生回路（抵抗の分圧比によりＭＯＳのゲート電圧で判定）の生成するパワーオンリセット信号で規定するものとして特開２００１−２１００７６公報がある。
【特許文献１】特開２００２−０４２４５９公報
【特許文献２】特開２００１−２１００７６公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】  従来のように電源電圧のレベルを判定するものでは、設定された電源電圧レベルにより論理回路等の内部回路が正常に動作する保障はないという問題を有する。また、電源電圧の立ち上がり時間が極端に遅い時、時定数回路を構成するキャパシタの充電期間が終了しても実際に電源が上記動作下限電圧以上に立ち上がっていない可能性や、電源電圧を抵抗の分圧比により分圧した電圧をモニタする回路の場合には、パワーオンリセット期間が終了しても、分圧抵抗に定常的に直流電流が流れたり、かかる直流電流を減らすためには大きな抵抗値の抵抗素子を半導体集積回路に形成する必要があり、パワーオンリセット回路が占める占有面積が大きくなる等の問題がある。【０００４】  この発明の目的は、複数電源電圧に適合し、高い精度の動作電圧検出回路を備えた半導体集積回路装置を提供することにある。この発明の他の目的は、複数電源電圧に適合し、低消費電力で実際の回路性能に則した動作電圧発生回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】  本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、第１電源電圧を動作電圧とする第１回路と、上記第１電源電圧とは異なる第２電源電圧を動作電圧とする第２回路と、動作電圧の低い方の回路の信号レベルを高い方の回路の信号レベルに変換する第１レベル変換回路を持つ半導体集積回路に、上記第１電源電圧を受けて一定の回路動作を行う第１論理回路と上記一定の回路動作の判定を行う第１判定回路と、上記第２電源電圧を受けて一定の回路動作を行う第２論理回路と、その一定の回路動作の判定を行う第２判定回路と、上記第１レベル変換回路と同等の回路からなる第２レベル変換回路を設け、上記第１判定回路と第２判定回路のうち高い方の判定回路の出力信号と第２レベル変換回路の出力信号が形成されたことを条件として、上記第１回路と第２回路の動作を制御する。【０００６】  本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、複数の電源電圧をそれぞれ動作電圧とする複数の内部回路と異なる動作電圧で動作する内部回路同士で信号レベルの変換を行う第１レベル変換回路を持つ半導体集積回路に、上記複数の電源電圧を受けてそれぞれ一定の回路動作を行う複数の論理回路とそれぞれの上記一定の回路動作の判定を行う複数の判定回路と、上記第１レベル変換回路と同等の回路からなり、異なる動作電圧で動作する判定回路同士で出力信号レベルを合わせる第２レベル変換回路を設け、上記複数の判定回路の全ての出力信号と上記第２レベル変換回路の出力信号が形成されたことを条件として、上記複数の内部回路の動作を制御する。
【発明の効果】
【０００７】  複数電源電圧に適合し、低消費電力で半導体集積回路に形成される内部回路の異電位間回路の信号伝達を含めた回路性能に則した動作電圧の検出を行うことができる。
【発明を実施するための最良の形態】
【０００８】  図１には、この発明に係る半導体集積回路装置の一実施例のブロック図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術によって、単結晶シリコンのような１個の半導体基板上に形成される。この実施例の半導体集積回路装置（以下、単にＬＳＩという）２０００は、特に制限されないが、中央処理装置（以下、単にＣＰＵという）１０８０を中心として構成されるシステムＬＳＩに向けられている。つまり、システムＬＳＩは、ＣＰＵ１０８０を中心にして、代表として例示的に示されているように外部との信号の授受を行う入出力回路（以下、Ｉ／Ｏ回路ともいう）１０５０，１０５１、ユーザーロジック（Ｌｏｇｉｃ）１０６０、ＰＬＬ回路やＡ／Ｄ変換回路あるいはＤ／Ａ変換回路のようなアナログ回路（Ａｎａｌｏｇ）１０９０を備えている。また、図示しないが、必要に応じてメモリ回路（スタティック型ＲＡＭ、ダイナミック型ＲＡＭ、マスクＲＯＭ又はフラッシュＥＰＲＯＭ）等も設けられる。【０００９】  この実施例では、外部電源電圧Ｖｅｘｔとオンチップレギュレータ１０００より降圧した内部電源電圧Ｖｉｎｔとの２種類の動作電圧を使用するシステムＬＳＩ２０００に、この発明に係る動作電圧検出回路が適用されたパワーオンリセット回路１１００が設けられる。パワーオンリセット回路１１００は、電源投入時、外部電源電圧Ｖｅｘｔと内部電源電圧Ｖｉｎｔの立ち上がりを前記従来技術のように電圧レベルそのものとは異なり一定の回路動作により間接的に判定し、パワーオンリセット信号ｐｏｎ及びｐｒｓｔｎを生成する。上記ｐｏｎ信号は、特に制限されないが、電源投入時に上記Ｉ／Ｏ回路１０５０，１０５１の入出力電圧レベルの固定やアップシフタ（、以下ＵＳともいう）１０７０，１０７１の出力レベル固定等に利用される。【００１０】  上記ｐｒｓｔｎ信号はｐｏｎ信号とともにレギュレータ１０００に入力され、パワーオンリセット期間中にメインシリーズレギュレータ（以下、ＭＡＩＮＳＥという）１０３０またはサブシリーズレギュレータ（以下、ＳＵＢＳＥともいう）１０４０の活性化の選択、基準電圧発生回路（以下、ＢＧＲともいう）１０１０やレファレンス電圧設定回路（以下、ＶＲＥＦＢＵＦともいう）１０２０に起因する内部電源電圧Ｖｉｎｔレベルの跳ね上がり防止等に利用される。上記ＭＡＩＮＳＥ１０３０とＳＵＢＳＥ１０４０は、上記レファレンス電圧設定回路１０２０で形成された出力電圧Ｖｒｅｆを電力増幅して上記内部電源電圧Ｖｉｎｔを形成する。【００１１】  上記ＭＡＩＮＳＥ１０３０は、ＣＰＵ１０８０等の内部回路が動作状態のときの負荷電流に対応した大きな電流能力を持つようにされる。上記ＳＵＢＳＥ１０４０は、ＣＰＵ１０８０等の内部回路が動作しないスタンバイ状態のときのリーク電流に対応した小さな電流能力を持つようにされる。これにより、スタンバイ状態のときに上記ＳＵＢＳＥ１０４０を動作状態として上記ＭＡＩＮＳＥ１０３０を非動作状態にしてレギュレータ１０００での消費電力を必要最小にすることができる。【００１２】  図２には、図１のシステムＬＳＩの電源投入時の動作を説明するための波形図が示されている。外部電源電圧Ｖｅｘｔと同時にパワ��オンリセット期間を規定する第１のパワーオンリセット信号ｐｏｎが立ち上がり、またパワーオンリセット回路１１００内の後述するような容量充電時間により生ずる一定時間経過後に第２のパワーオンリセット信号ｐｒｓｔｎが立ち上がる。このｐｒｓｔｎ信号の立ち上がりと同時にレギュレータ１０００内のメインシリーズレギュレータ１０３０が活性化されて内部電源電圧Ｖｉｎｔを生成する。【００１３】  ところで、基準電圧発生回路（ＢＧＲ）１０１０の出力電圧である定電圧Ｖｂｇｒやレファレンス電圧設定回路（ＶＲＥＦＢＵＦ）１０２０の出力電圧Ｖｒｅｆは外部電源電圧Ｖｅｘｔの立ち上がりと同時にＢＧＲ１０１０やＶＲＥＦＢＵＦ１０２０が活性化されるため、回路内の容量カップリングなどの影響で跳ね上がっり部分が生じるが、上記のようなパワーオンリセット信号ｐｒｓｔｎを用いることにより、メインシリーズレギュレータ１０３０が活性化されて内部電源電圧Ｖｉｎｔが立ち上がる時点では電圧ＶｂｇｒやＶｒｅｆのレベルが安定状態になっているため内部電源電圧Ｖｉｎｔに跳ね上がりが生じることはない。上記ｐｒｓｔｎ信号の立ち上がりから後述するように一定時間経過後ｐｏｎ信号が立ち下がり、パワーオンリセット期間は終了する。【００１４】  図３には、図１のパワーオンリセット回路１１００の一実施例のブロック図が示されている。パワーオンリセット回路１１００は、外部電源電圧Ｖｅｘｔの立ち上がりを検出するＶｅｘｔ系ロジックレプリカ回路１００、内部電源電圧Ｖｉｎｔの立ち上がりを検出するＶｉｎｔ系ロジックレプリカ回路１０１及びアップシフタレプリカ回路４００より構成される。なお、特に制限されないが、上記ロジックレプリカ回路１００，１０１は、リングオシレータ（ＲＯＳＣ）２００，２０１と容量充電回路（ＣＰ）３００，３０１から構成され、リングオシレータ（ＲＯＳＣ）２００，２０１が安定発振するまでの時間規定は容量充電回路（ＣＰ）３００，３０１で行う。また、容量充電回路（ＣＰ）３００，３０１で形成される判定信号ｈｆｉｘ０、ｈｆｉｘ１及びｄｉｓ０はパワーオンリセット回路自身の初期化及びパワーオンリセット期間後の貫通電流防止のための信号である。【００１５】  図４には、上記図３のパワーオンリセット回路１１００の一実施例の具体的回路図が示されている。奇数段（図では３段）のリングオシレータ２００，２０１は多段のインバータチェーンを模したロジック回路のレプリカであり、これらのリングオシレータの発振動作が十分安定した時点でそれぞれのリングオシレータの使用する電源電圧Ｖｅｘｔ、Ｖｉｎｔでロジック回路が動作する下限電圧レベルに到達したことと判定する。発振動作が安定するまでの時間規定は容量充電回路３００，３０１の充電時間で行う。Ｖｅｘｔ系のリングオシレータ２００と容量充電回路３００のＶｅｘｔ電圧レベル判定後、ｐｒｓｔｎ信号を生成する。【００１６】  上記リングオシレータ２００は、外部電源電圧Ｖｅｘｔがソースに供給されたＰチャネルＭＯＳＦＥＴｐｍ１０〜ｐｍ１２と、回路の接地電位ｇｎｄがソースに供給されたＮチャネルＭＯＳＦＥＴｎｍ１０〜ｎｍ１２とからなるＣＭＯＳインバータ回路をリング状に接続し、上記ＭＯＳＦＥＴｐｍ１２とｎｍ１２からなるＣＭＯＳインバータ回路の出力信号が同様なＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなるＣＭＯＳインバータ回路ｉｎｖ１００、ｉｎｖ１０１により波形整形されて出力される。上記ＭＯＳＦＥＴｐｍ１２とｎｍ１２の相互接続点と外部電源電圧Ｖｅｘｔとの間には、発振動作を停止させるプルアップ用のＰチャネルＭＯＳＦＥＴｐｍ１３が設けられている。【００１７】  上記容量充電回路３００は、次のようなチャージホンプ回路から構成される。ソースに外部電源電圧圧Ｖｅｘｔが供給され、ゲートに回路の接地電位が与えられたＰチャネルＭＯＳＦＥＴｐｍ２０は、定電源としての動作を行う。上記リングオシレータ２００の発振パルスは、ＣＭＯＳインバータ回路ｉｎｖ１０２を介してＰチャネルＭＯＳＦＥＴｐｍ２１のゲートに伝えられる。ＭＯＳＦＥＴｐｍ２１は、上記ＭＯＳＦＥＴｐｍ２０で形成された定電流によりキャパシタｃ２０の充電動作を行う。キャパシタｃ２０の充電電圧は、ＣＭＯＳインバータ回路ｉｎｖ１０２の出力信号を受けるＣＭＯＳインバータ回路ｉｎｖ１０３の出力信号によりスイッチ制御されるＰチャネルＭＯＳＦＥＴｐｍ２２を介してキャパシタｃ２１に伝えられる。【００１８】  つまり、発振パルスがハイレベルの期間には、上記ＭＯＳＦＥＴｐｍ２１がオン／ＭＯＳＦＥＴｐｍ２２がオフとなり、キャパシタｃ２０を外部電源電圧Ｖｅｘｔに充電する。発振パルスがロウレベルの期間には、上記ＭＯＳＦＥＴｐｍ２１がオフ／ＭＯＳＦＥＴｐｍ２２がオンとなり、キャパシタｃ２０とキャパシタｃ２１との間で電荷移送を行う。上記キャパシタｃ２０に対してキャパシタｃ２１の容量値を大きくすること、例えば約２０倍程度に設定することにより、キャパシタｃ２０の上記１回の電荷移送により、キャパシタｃ２１の保持電圧は、外部電源電圧圧Ｖｅｘｔの約２０分の１程度の上昇する。【００１９】  上記キャパシタｃ２１の保持電圧は、電圧判定回路としての縦列形態のＣＭＯＳインバータ回路ｉｎｖ１０４と１０５に伝えられる。つまり、ＣＭＯＳインバータ回路ｉｎｖ１０４の論理しきい値電圧を参照電圧とし、上記キャパシタｃ２１の保持電圧を判定する。上記ＣＭＯＳインバータ回路ｉｎｖ１０４の論理しきい値電圧を、上記外部電源電圧Ｖｅｘｔの１／２に設定すると、上記発振パルスにより１０回程度の電荷移送によりキャパシタｃ２１の保持電圧をＶｅｘｔ／２程度まで高くすることができる。上記インバータ回路ｉｎｖ１０５の出力信号は、パワーオンリセット信号ｐｒｓｔｎとして出力されるとともに、Ｖｉｎｔ系のリングオシレータ２０１の動作制御信号としても用いられる。また、上記インバータ回路ｉｎｖ１０４の出力信号のロウレベルにより、プルアップ用のＰチャネルＭＯＳＦＥＴｐｍ１３がオン状態となり、リングオシレータ２００の発振動作が停止させられる。【００２０】  ＰチャネルＭＯＳＦＥＴｐｍ２４とｐｍ２５は、インバータ回路ｉｎｖ１０４にいわばヒステリシス特性を持たせるものであり、キャパシタｃ２１の保持電圧が上記論理しきい値電圧に到達し、インバータ回路ｉｎｖ１０４の出力信号によりＰチャネルＭＯＳＦＥＴｐｍ２５がオン状態となり、ＭＯＳＦＥＴｐｍ２４による���電流によりキャパシタｃ２１をチャージアップするという正帰還がかかり、上記インバータ回路ｉｎｖ１０４の出力信号は急激にロウレベルに変化させられる。【００２１】  Ｖｉｎｔ系リングオシレータ２０１及び容量充電回路３０１は、前記Ｖｅｘｔ系リングオシレータ２００及び容量充電回路３００と同様な回路により構成される。Ｖｉｎｔ系リングオシレータ２０１には、２つのプルアップ用ＰチャネルＭＯＳＦＥＴｐｍ３３とｐｍ３４が設けられており、ＭＯＳＦＥＴｐｍ３３のゲートには、上記パワーオンリセット信号ｐｒｓｔｎが供給される。これにより、Ｖｉｎｔ系リングオシレータ２０１は、上記Ｖｅｘｔ系リングオシレータ２００及び容量充電回路３００により形成されるパワーオンリセット信号ｐｒｓｔｎのハイレベルにより、上記プルアップＭＯＳＦＥＴｐｍ３３がオフ状態となって発振動作が可能とされる。【００２２】  上記Ｖｉｎｔ系のリングオシレータ２０１と容量充電回路３０１とによるＶｉｎｔ電圧レベルの前記同様な判定後、つまり、前記容量充電回路３０１における前記同様な電圧判定回路としてのＣＭＯＳインバータ回路ｉｎｖ１１４、ｉｎｖ１１５を通した出力信号は、アップシフタのレプリカ回路４００に入力されて、低い電源電圧レベル（Ｖｉｎｔ）から高い電源電圧レベル（Ｖｅｘｔ）へレベル変換した信号伝達が可能であるかの判定が行われる。つまり、アップシフタ（ＵＳ）のレプリカ回路４００は、システムＬＳＩ２０００内で使用されるアップシフタのなかで、最後に立ち上がると考えられるアップシフタまたは同じ回路構成をとりそのアップシフタより立ち上がり時間が遅くなるように設計したものである。【００２３】  上記レプリカ回路４００は、上記外部電源電圧Ｖｅｘｔで動作し、ＰチャネルＭＯＳＦＥＴｐｍ５０〜ｐｍ５３と、ＮチャネルＭＯＳＦＥＴｎｍ５０、ｎｍ５１及びインバータ回路ｉｎｖ３０と、信号ｄｉｓ０を受けて、出力信号をロウレベルにリセットさせるＮチャネルＭＯＳＦＥＴｎｍ５１により構成される。かかるレプリカ回路４００によるレベル変換出力信号と上記Ｖｅｘｔ系リングオシレータ２００及び容量充電回路３００で形成されたパワーオンリセット信号ｐｒｓｔｎをナンドゲート回路ｎａｎｄ１００に入力し、その出力信号をインバータ回路ｉｎｖ１１０、１２０を通して前記パワーオンリセット信号ｐｏｎをロウレベルにさせる。つまり、これら全ての判定終了後パワーオンリセット信号ｐｏｎを初期状態に戻しパワーオンリセット期間を終了する。【００２４】  なお、容量充電回路３００には、ＭＯＳＦＥＴｎｍ２０、ｐｍ２３、ｎｍ２１及びｎｍ２２とキャパシタｃ２２からなるオートリセット回路が設けられており、電源遮断ときにキャパシタｃ２１をディスチャージさせる。容量充電回路３０１にも、上記同様なＭＯＳＦＥＴｎｍ４０、ｐｍ４３、ｎｍ４１及びｎｍ４２とキャパシタｃ４２からなるオートリット回路が設けらている。これらの回路につては後に説明する。【００２５】  図５には、前記図１の半導体集積回路装置の電源系統を一般化した応用例を示すブロック図が示されている。この実施例は、外部より供給される電源電圧Ｖ１〜Ｖｎでそれぞれ動作する内部回路ＭＯＤ１〜ＭＯＤｎと、内部回路ＭＯＤ１〜ＭＯＤｎ同士のレベル変換を行うアップシフタＵＳ２１〜ＵＳｎ１、ＵＳ３１〜ＵＳｎ２、ＵＳ３１〜ＵＳｎ３、ＵＳｎｎ−１をもつＬＳＩ２００１に、この発明に係るパワーオンリセット回路（ＰＯＲ）１１０１を搭載したものである。パワーオンリセット回路１１０１は、電源電圧Ｖ１〜Ｖｎの電源電圧レベルをそれぞれ前記のような内部回路ＭＯＤ１〜ＭＯＤｎのレプリカ回路としてのリングオシレータと容量充電回路及びアップシフタＵＳ２１、ＵＳ３２、ＵＳ４３、ＵＳｎｎ−１等のレプリカ回路により検知し、全ての検知出力信号が前記のように形成されるまではパワーオンリセット信号ｐｏｎを解除せずアップシフタＵＳ２１、ＵＳ３２、ＵＳ４３、ＵＳｎｎ−１等の出力電圧レベルの固定やＩ／Ｏの入出力レベルの固定を行う。【００２６】  図６には、前記図５の変形例のブロック図が示されている。この実施例では、チップ外部より供給される電源電圧Ｖ１からオンチップレギュレータ（ＲＥＧ１〜ＲＥＧｎ−１）１００１〜１００４より降圧した電源電圧Ｖ２〜Ｖｎを生成し、それぞれの電源電圧Ｖ１〜Ｖｎで動作する内部回路ＭＯＤ１〜ＭＯＤｎと内部回路ＭＯＤ１〜ＭＯＤｎ同士のレベル変換を行うアップシフタＵＳ０１〜ＵＳｎ１、ＵＳ３１〜ＵＳｎ２、ＵＳ３１〜ＵＳｎ３、ＵＳｎｎ−１をもつＬＳＩ２００２に、この発明に係るパワーオンリセット回路（ＰＯＲ）１１０２が搭載されるものである。パワーオンリセット回路１１０２は、アップシフタＵＳ２１〜ＵＳｎ１、ＵＳ３１〜ＵＳｎ２、ＵＳ３１〜ＵＳｎ３、ＵＳｎｎ−１やＩ／Ｏの電圧レベルを固定する第１のパワーオンリセット信号ｐｏｎとオンチップレギュレータ１００１〜１００４の出力電圧レベルの跳ね上がり等を防止する第２のパワーオンリセット信号ｐｒｓｔｎを生成する。【００２７】  図７には、前記図６の変形例のブロック図が示されている。この実施例では、オンチップレギュレータ（ＲＥＧ１〜ＲＥＧｎ−１）１００２〜１００４で使用している電源電圧はＶ２〜Ｖｎ−１は、外部電源電圧Ｖ１から直接降圧するのではなく１つ前の降圧電圧を形成するオンチップレギュレータ１００１〜１００３の出力電圧を利用している。このため、電源電圧はＶ１＞Ｖ２＞３＞・・・＞Ｖｎの関係にある。他の構成は、前記図６の実施例と同様である。【００２８】  図８には、前記図７の変形例のブロック図が示されている。この実施例では、この発明に係るパワーオンリセット回路（ＰＯＲ）１１０より生成する第１のパワーオンリセット信号ｐｏｎ（Ｖ１）〜ｐｏｎ（Ｖｎ−１）及び第２のパワーオンリセット信号ｐｒｓｔｎ（Ｖ１）〜ｐｒｓｔｎ（Ｖｎ−１）はＩ／Ｏ４０〜４３、内部回路３０〜３３、オンチップレギュレータ（ＲＥＧ１〜ＲＥＧｎ−１）１００１〜１００４等で使用する電源電圧と対応するように同じ電圧レベルで伝達される。これらの電圧レベルの異なるｐｏｎ及びｐｒｓｔｎ信号はＬＳＩ内の異なる電源電圧で動作する回路に伝達される際、信号のレベルダウン等考慮する必要がない。他の構成は、前記図７の実施例と同様である。【００２９】  図９には、前記図６の変形例のブロック図が示されている。この実施例では、前記のようなオンチップレギュレータ（ＲＥＧ１〜ＲＥＧ���−１）１００１〜１００４より降圧した電源電圧Ｖ２〜Ｖｎを生成し、それぞれの電源電圧Ｖ１〜Ｖｎで動作する内部回路ＭＯＤ１〜ＭＯＤｎと内部回路ＭＯＤ１〜ＭＯＤｎ同士のレベル変換を行うアップシフタＵＳ２１〜ＵＳｎ１、ＵＳ３１〜ＵＳｎ２、ＵＳ３１〜ＵＳｎ３、ＵＳｎｎ−１の他にチップ外部より供給される電源電圧Ｖ１からオンチップレギュレータ（ＲＥＧ１ｐ）１００５により昇圧した電源電圧Ｖ１ｐを生成し、その電源電圧で動作する内部回路ＭＯＤ１ｐとそれに対応したアップシフタＵＳ１１ｐ〜ＵＳｎ１ｐを設けたＬＳＩ２００５である。他の構成は、前記図６の実施例と同様である。【００３０】  図１０には、前記図３のパワーオンリセット回路の変形例のブロック図が示されている。ＬＳＩにおいて使用する電源系統がｎ系統に分かれている場合、その各々の電源系統に対しリングオシレータ２０２〜２０５と容量充電回路３０２〜３０５から構成されるロジックレプリカ回路を持たせる。個々のロジックレプリカ回路はいもずる式に縦列に接続され、最後にアップシフタのレプリカ回路４０１につながる。この実施例では、高い方の電源電圧により順次にレプリカ回路の動作が行われて、最も低い電源電圧のレプリカ回路としての容量充電回路３０５において、前記検知信号を形成されることはは、それよりも高いレプリカ回路は全て検知信号を形成している関係にある。【００３１】  図１１には、前記図１０のパワーオンリセット回路の動作を説明するための波形図が示されている。同図には、上段側に電源電圧Ｖ１、Ｖ２、・・・と高い電源電圧から順番に電源投入を行った場合の電圧波形が示され、下段側にＶｎ、Ｖｎ−１、・・・と低い電源電圧から順番に電源投入を行った場合の電圧波形が示されている。上段側及び下段側のようにいずれの電源投入順序においても、それに関係なく全ての電源系統のロジックレプリカ回路による電源電圧レベルの判定とアップシフタのレプリカ回路の判定が終了しない限りパワーオンリセット信号ｐｏｎは解除されない。なお、図１０及び図１１において、ｈｆｉｘやｄｉｓのようなパワーオンリセット回路自身の初期化及びパワーオンリセット期間後の貫通電流防止のための信号は省略されている。【００３２】  図１２には、前記図１０の変形例のブロック図が示されている。この実施例では、リングオシレータ（ＲＳＯＣ１〜ＲＳＯＣｎ）２０２〜２０５と容量充電回路（ＣＰ１〜ＣＰｎ）３０２〜３０５から構成される個々のロジックレプリカ回路の検知信号は、並列形態にアンドゲート回路（ａｎｄ２０）に入力され、その論理積出力がアップシフタのレプリカ回路４０１に伝えられてパワーオンリセット信号ｐｏｎが形成される。なお、アンドゲート回路ａｎｄ２０は、最も低い電源電圧Ｖｎで動作し、かかる出力電圧はアップシフタのレプリカ回路４０１により最も高い電源電圧Ｖ１までレベルシフトされ、かかる電源電圧Ｖ１で動作するインバータ回路ｉｎｖ４０を介して上記パワーオンリセット信号ｐｏｎが出力される。【００３３】  図１３には、前記図１２のパワーオンリセット回路の動作を説明するための電圧波形図が示されている。前記図１１と同じく、上段側に電源電圧Ｖ１、Ｖ２、・・・と高い電源電圧から順番に��源投入を行った場合の電圧波形が示され、下段側にＶｎ、Ｖｎ−１、・・・と低い電源電圧から順番に電源投入を行った場合の電圧波形が示されている。上段側及び下段側のようにいずれの電源投入順序においても、それに関係なく全ての電源系統のロジックレプリカ回路による電源電圧レベルの判定とアップシフタのレプリカ回路の判定が終了しない限りパワーオンリセット信号ｐｏｎは解除されない。【００３４】  図１４には、前記図１０の変形例のブロック図が示されている。この実施例では、電源電圧Ｖ１で動作するロジックレプリカ回路の出力信号を第２のパワーオンリセット信号ｐｒｓｔｎとして使用する。ｐｒｓｔｎ信号は、前記のように降圧電圧Ｖ２〜Ｖｎを形成する図示しないオンチップレギュレータ等に伝達され、前記説明したようなオンチップレギュレータの降圧電圧の跳ね上がり防止等に利用される。【００３５】  図１５には、前記図１２の変形例のブロック図が示されている。この実施例でもは、前記同様に電源電圧Ｖ１で動作するロジックレプリカ回路の出力信号を第２のパワーオンリセット信号ｐｒｓｔｎとして使用する。ｐｒｓｔｎ信号は、前記のように降圧電圧Ｖ２〜Ｖｎを形成する図示しないオンチップレギュレータ等に伝達され、前記説明したようなオンチップレギュレータの降圧電圧の跳ね上がり防止等に利用される。【００３６】  図１６には、前記図１０の変形例のブロック図が示されている。アップシフタレプリカ回路をパワーオンリセット回路に組み込む際、前記図１０の実施例のように一番低い電源電圧Ｖｎから直接一番高い電圧Ｖ１にレベルアップするのではなく、アップシフタレプリカ回路ＵＳｎｎ−１・・・ＵＳ４３、ＵＳ３２、ＵＳ２１のように使用している電源電圧の低い方Ｖｎから順番に一つ高い電源電圧Ｖｎ−１のようにレベルアップするレプリカ回路を複数段が設けられる。これにより、前記のような内部回路ＭＯＤ１〜ＭＯＤｎ同士のレベル変換を行うアップシフタＵＳ２１〜ＵＳｎ１、ＵＳ３１〜ＵＳｎ２、ＵＳ３１〜ＵＳｎ３、ＵＳｎｎ−１の全ての動作をモニタすることができる。【００３７】  図１７には、前記図１２の変形例のブロック図が示されている。アップシフタレプリカ回路をパワーオンリセット回路に組み込む際、前記図１２の実施例のように一番低い電源電圧Ｖｎにより動作するアンドゲート回路ａｎｄ２０の出力信号から直接一番高い電圧Ｖ１にレベルアップするのではなく、アップシフタレプリカ回路ＵＳｎｎ−１・・・ＵＳ４３、ＵＳ３２、ＵＳ２１のように使用している電源電圧の低い方Ｖｎから順番に一つ高い電源電圧Ｖｎ−１のようにレベルアップするレプリカ回路を複数段が設けられる。これにより、前記のような内部回路ＭＯＤ１〜ＭＯＤｎ同士のレベル変換を行うアップシフタＵＳ２１〜ＵＳｎ１、ＵＳ３１〜ＵＳｎ２、ＵＳ３１〜ＵＳｎ３、ＵＳｎｎ−１の全ての動作をモニタすることができる。【００３８】  図１８には、前記図１６の変形例のブロック図が示されている。この実施例では、第１のパワーオンリセット信号ｐｏｎは、それぞれの電源電圧Ｖｎ〜Ｖ１に適合した個々のアップシフタレプリカ回路の出力から取り出し、第２のパワーオンリセット信号ｐｒｓｔｎは、上記同様にそれぞれに適合し���電源電圧で動作するリングオシレータ２０２〜２０５と容量充電回路３０２〜３０５からなるロジックレプリカ回路から生成される。これらのそれぞれ電圧レベルの異なる複数のｐｏｎ及びｐｒｓｔｎ信号はＬＳＩ内の対応する内部回路ＭＯＤ１〜ＭＯＤｎに伝達される際、信号のレベルダウン等考慮する必要がない。【００３９】  図１９には、前記図１７の変形例のブロック図が示されている。この実施例でもは、前記同様に第１のパワーオンリセット信号ｐｏｎは、それぞれの電源電圧Ｖｎ〜Ｖ１に適合した個々のアップシフタレプリカ回路の出力から取り出し、第２のパワーオンリセット信号ｐｒｓｔｎは、上記同様にそれぞれに適合した電源電圧で動作するリングオシレータ２０２〜２０５と容量充電回路３０２〜３０５からなるロジックレプリカ回路から生成される。これらのそれぞれ電圧レベルの異なる複数のｐｏｎ及びｐｒｓｔｎ信号はＬＳＩ内の対応する内部回路ＭＯＤ１〜ＭＯＤｎに伝達される際、信号のレベルダウン等考慮する必要がない。【００４０】  図２０には、図１２の変形例のブロック図が示されている。前記図１２のアンドゲート回路ａｎｄ２０出力側にアップシフタのレプリカ回路４０１を設ける代わりに、ナンドゲート回路ｎａｎｄ２０を最も高い電源電圧Ｖ１で動作させ、その入力側にアップシフタのレプリカ回路（ＵＳ２１、ＵＳ３１、ＵＳｎ１）４１０〜４１２を使用している。【００４１】  図２１には、図１２の変形例のブロック図が示されている。前記同様に前記図１２のアンドゲート回路ａｎｄ２０出力側にアップシフタのレプリカ回路４０１を設ける代わりに、ナンドゲート回路ｎａｎｄ２０を最も高い電源電圧Ｖ１で動作させ、その入力側にアップシフタのレプリカ回路が設けられる。この実施例では、前記図２０の実施例のように１段のレベルアップレプリカ回路で行うのではなく、それぞれのレベルに電源電圧に適応して複数段のレベルアップレプリカ回路が設けられる。【００４２】  例えば、２番目に低い電源電圧Ｖ２で動作する容量充電回路（ＣＰ２）３０３は、１つのレプリカ回路（ＵＳ２１）４２０より最も高い電源電圧Ｖ１に対応したレベルまでレベル変換される。これに対して、３番目に低い電源電圧Ｖ２で動作する容量充電回路（ＣＰ３）３０３は、まず２番目に低い電源電圧Ｖ２に対応したレベルまでレベル変換するレプリカ回路（ＵＳ３２）４２１と、上記同様なレプリカ回路（ＵＳ２１）４２２より最も高い電源電圧Ｖ１に対応したレベルまでレベル変換される。以下、ある電源電圧で動作する容量充電回路の出力信号は、それよりも１段高い電源電圧にレベル変換させ、いか順次にレベル変換して最終的には上記最も高い電源電圧Ｖ１に対応したレベルまでレベル変換される。【００４３】  図２２には、前記図１０の変形例のブロック図が示されている。この実施例では、電源電圧Ｖ１〜Ｖｎにおいて、それぞれ同電位であるが互いにａ〜ｚのように電源分離された複数の図示しない内部回路ＭＯＤ１（ａ〜ｚ）〜ＭＯＤｎ（ａ〜ｚ）が存在する場合に、例えば、電源電圧Ｖ１ではリングオシレータＲＯＳＣ１ａ〜ＲＯＳＣ１ｚと容量充電回路ＣＰ１ａ〜ＣＰ１ｚからなるロジックレプリカ回路を、電源電圧Ｖ２ではリングオシレータＲＯＳＣ２ａ〜ＲＯＳＣ２ｚと容量充電回路ＣＰ２ａ〜ＣＰ２ｚからなるロジックレプリカ回路を、以下同様に電源電圧Ｖ２ではリングオシレータＲＯＳＣｎａ〜ＲＯＳＣｎｚとＣＰｎａ〜ＣＰｎｚからなるロジックレプリカ回路がそれぞれに設けられる。各電源電圧Ｖ１〜Ｖｎ毎に、その電圧レベル内の同電位の電源電圧ａ〜ｚの全てが立ち上がったかどうか判定するアンドゲート回路（ａｎｄ１０〜ａｎｄ１ｎ）が設けられる。このアンドゲート回路ａｎｄ１０〜ａｎｄ１ｎの出力信号は、それよも１つ下の電源電圧のリングオシレータＲＯＳＣの動作許可電圧として用いて、前記同様にいもずる式に縦列接続させる。アンドゲート回路ａｎｄ１０〜ａｎｄ１ｎの動作に用いる電源電圧はａ〜ｚのいずれかひとつを使用する。【００４４】  図２３には、前記図１２の変形例のブロック図が示されている。前記図２２と同様に同電位・異電位問わずそれぞれの電源系統毎にリングオシレータと容量充電回路からなるロジックレプリカ回路がパワーオンリセット回路内に設けられる。なお、各異電位の電源電圧Ｖ１〜Ｖｎのそれぞれにおいて、その電圧レベル内の同電位の電源電圧の全てが立ち上がったかどうか判定しているアンドゲート回路（ａｎｄ１０〜ａｎｄ１ｎ）に用いる電源電圧は電源電圧ａ〜ｚのいずれかひとつを使用する。また、各異電位の電源電圧の全てが立ち上がったか判定しているアンドゲート回路ａｎｄ２０の動作に用いる電源電圧もＶｎ内のａ〜ｚの何れかの電源電圧を使用する。【００４５】  図２４には、前記図２２の変形例のブロック図が示されている。この実施例では、一番高い電源電圧Ｖ１においてａ〜ｚの全ての電源系統が立ち上がったことを判定するアンドゲート回路ａｎｄ１１の出力を前記第２のパワーオンリセット信号ｐｒｓｔｎとして使用する。他の構成は、前記図２２の実施例と同様である。【００４６】  図２５には、前記図２３の変形例のブロック図が示されている。この実施例では、前記図２４と同様に一番高い電源電圧Ｖ１においてａ〜ｚの全ての電源系統が立ち上がったことを判定するアンドゲート回路ａｎｄ１１の出力を第２のパワーオンリセット信号ｐｒｓｔｎとして使用する。他の構成は、前記図２３と同様である。【００４７】  図２６には、この発明に用いられるリングオシレータの他の一実施例の回路図が示されている。この実施例のリングオシレータは、前記図４のパワーオンリセット回路で使用されるリングオシレータ２００及び２０１をｎ＋１段（ｎ＋１：奇数）に一般化したものである。ＰチャネルＭＯＳＦＥＴｐｍ９０はリングオシレータ外部より与えられる制御信号ｈｆｉｘ９０信号によりリングオシレータの最終段を電源電圧Ｖａにハイレベル固定するプルアップＭＯＳＦＥＴである。このように、リングオシレータは、前記図４の実施例のように３段の他に５段、７段等の多数段にすることにより、３段のリングオシレータに比べて、各段に設けられたキャパシタｃ１〜ｃｎを省略しても安定的な発振動作を行うようにすることができる。ただし、同図のキャパシタｃ１〜ｃｎは、各インバータ回路の入力容量や寄生容量を含まない。【００４８】  図２７には、前記図２６の変形例の回路図が示されている。この実施例では、各インバータ段にた��積みされているＰチャネルＭＯＳＦＥＴｐｍ９１〜ｐｍ９ｋは、インバータに流入する電流を制限するために使用している。このような電流制限を行うことにより、前記図２６のインバータ回路に比べてインバータ回路での遅延時間が長くなるため、容量ｃ１〜ｃｋ値が小さく又は省略することができ、前記のような安定動作を行いつつインバータの段数を削減出来るなど面積削減も可能となる。なお、電源電圧Ｖａに対して上記ＭＯＳＦＥＴｐｍ９１〜ｐｍ９ｋのしきい値電圧分だけインバータ回路の動作電圧が低下してしまう。そこで、出力部には、ＰチャネルＭＯＳＦＥＴｐｍ５０２〜５０５とＮチャネルＭＯＳＦＥＴｎｍ５００、ｎｍ５０１からなるレベルシフト回路が設けられて、発振パルスのハイレベルを上記電源電圧Ｖａまで回復させる。【００４９】  図２８には、前記図２６の変形例の回路図が示されている。この実施例では、各インバータ段にたて積みされているＮチャネルＭＯＳＦＥＴｎｍ９１〜ｎｍ９ｋが設けられる。制御信号ｈｆｉｘ９０は、プルアップＭＯＳＦＥＴｐｍ９０のゲートに供給されて最終段の出力信号をハイレベル固定に利用するだけでなく、前記各インバータ段のたて積みされているＮチャネルＭＯＳＦＥＴｎｍ９１〜ｎｍ９ｎのゲートに供給される。これにより、制御信号ｈｆｉｘ９０がロウレベルにされるリングオシレータの動作停止状態では、ＭＯＳＦＥＴｎｍ９１〜ｎｍ９ｎがオフ状態となって電流パスをカットしてリーク電流を低減させることができる。【００５０】  図２９には、この発明に用いられる容量充電回路の他の一実施例の回路図が示されている。この実施例の容量充電回路は、前記図４のパワーオンリセット回路で使用される容量充電回路を一般化して表したものである。この実施例の容量充電回路ｃｐ８００は、入力ｉｎからのパルス信号に従ったキャパシタｃ８００とｃ８０１との間でのチャージホンプ動作によってキャパシタｃ８０１の保持電圧を電源電圧Ｖａに向かって徐々に充電していく。かかるキャパシタｃ８０１の充電電圧がインバータ回路ｉｎｖ８０２の論理しきい値電圧に到達すると、その出力が反転してハイレベル固定用ＰチャネルＭＯＳＦＥＴｐｍ８０４をオン状態とし、ＰチャネルＭＯＳＦＥＴｐｍ８０３を通した電流によって容量ｃ８０１を電源電圧Ｖａまでチャージアップしてかかる電圧に固定する。これにより、上記インバータ回路ｉｎｖ８０２の出力信号を受けるインバータ回路ｉｎｖ８０３の出力信号ｏｕｔがハイレベルとして検知信号が形成される。【００５１】  上記キャパシタｃ８０１には、放電用ＮチャネルＭＯＳＦＥＴｎｍ８００が並列に設けられる。このＭＯＳＦＥＴｎｍ８０は、容量充電回路ｃｐ８００の外部より与えられる制御信号ｄｉｓ８０によりオン状態となり、キャパシタｃ８０１に蓄えられた電荷を放電し、容量充電回路ｃｐ８００を初期化するためのものである。制御信号ｄｉｓ８０はＣＰＵやチップ外部からのパワーダウン信号を利用する方法や、オンチップレギュレータの基準電圧発生回路等を参照電圧とし、電源電圧Ｖａが動作下限電圧以下に低下したことを検出する電圧レベル検出回路の検出信号が使用される。【００５２】  図３０には、前記図２９の変形例の回路図が示されている。この実施例の容量充電回路ｃｐ８０１は、前記図４に示した容量充電回路３００と同様である。この実施例では、放電用ＮチャネルＭＯＳＦＥＴｎｍ８００は、充電回路内のＮチャネルＭＯＳＦＥＴｎｍ８０１、ｎｍ８０２、ＰチャネルＭＯＳＦＥＴｐｍ８０５及びキャパシタｃ８０３より構成された自己初期化回路によりスイッチ制御される。つまり、ＮチャネルＭＯＳＦＥＴｎｍ８０１は、電源電圧Ｖａがゲートに供給されており、電源電圧Ｖａが立ち上がるとオン状態となってキャパシタｃ８０３をチャージアップさせる。ＰチャネルＭＯＳＦＥＴｐｍ８０５とＮチャネルＭＯＳＦＥＴｎｍ８０２は、上記キャパシタｃ８０３の保持電圧を動作電圧とするＣＭＯＳインバータ回路を構成し、入力には上記電源電圧Ｖａが供給されている。このＣＭＯＳインバータ回路の出力信号は上記放電用ＮチャネルＭＯＳＦＥＴｎｍ８００のゲートに伝えられる。【００５３】  電源電圧Ｖａが立ち上がる際は、ＮチャネルＭＯＳＦＥＴｎｍ８０１がオン状態となりＰチャネルＭＯＳＦＥＴｐｍ８０５とＮチャネルＭＯＳＦＥＴｎｍ８０２で構成されるインバータの出力はロウレベル固定され、ＮチャネルＭＯＳＦＥＴｎｍ８００はオフ状態にされる。一方、電源電圧Ｖａが低下するとＮチャネルＭＯＳＦＥＴｎｍ８０１はオフ状態となるがキャパシタｃ８０３に蓄えられた電荷によりＰチャネルＭＯＳＦＥＴｐｍ８０５とＮチャネルＭＯＳＦＥＴｎｍ８０２で構成されるＣＭＯＳインバータ回路の出力はハイレベルに変化し、ＮチャネルＭＯＳＦＥＴｎｍ８００をオン状態にする。その結果、キャパシタｃ８０１の電荷は放電され容量充電回路ｃｐ８０１が初期化される。【００５４】  図３１には、前記図２９の変形例の回路図が示されている。この実施例では、自己初期化機能をもつ放電用ＰチャネルＭＯＳＦＥＴｐｍ８０６が使用される。このＰチャネルＭＯＳＦＥＴｐｍ８０６のゲートには、電源電圧Ｖａが供給される。電源電圧Ｖａが立ち上がる時、ＰチャネルＭＯＳＦＥＴｐｍ８０６はオフ状態となるが、電源電圧Ｖａが低下するとＰチャネルＭＯＳＦＥＴｐｍ８０６はオン状態となり、キャパシタｃ８０１の電荷は放電され容量充電回路ｃｐ８０２が初期化される。【００５５】  図３２には、前記図２９の応用例の回路図が示されている。この実施例では、前記図２９に示した容量充電回路ｃｐ８００に供給される初期化信号ｄｉｓ８０として、基準電圧発生回路ＢＧＲの出力電圧Ｖｂｇｒと電源電圧Ｖａを抵抗により分圧したＶａ／ｎの電圧レベルをアンプＡＭＰ８００により比較した出力が使用される。同図に示すうよに、電源電圧Ｖａが低下すると、分圧電圧Ｖａ／ｎも低下してＶａ／ｎがＢＧＲの出力電圧Ｖｂｇｒより低くなる区間が存在し、それをアンプＡＭＰ８００が検出してインバータ回路ｉｎｖ８１０〜ｉｎｖ８１２を通して初期化信号ｄｉｓ８０をハイレベルにする。上記区間に放電用ＮチャネルＭＯＳＦＥＴｎｍ８００をオン状態となり、キャパシタｃ８０１の電荷を放電することで容量充電回路を初期化する。【００５６】  図３３には、前記図３２の変形例の回路図が示されている。この実施例では、前記図１のレファレンス電圧設定回路が利用される。レファレンス電圧設定回路は、次の回路に���り構成される。ＢＧＲで形成された定電圧ＶｂｇｒがアンプＡＭＰ８２０の反転入力（−）に供給される。このアンプＡＭＰ８２０の出力信号は、Ｐチャネル型の増幅ＭＯＳＦＥＴｐｍ８３０のゲートに供給される。このＭＯＳＦＥＴｐｍ８３０のソースには、電源電圧Ｖａが供給され、ドレインには直列接続されて分圧回路を構成する抵抗Ｒ８２０〜Ｒ８２４が設けられる。上記分圧回路の分圧電圧が上記アンプＡＭＰ８２０の非反転入力（＋）に供給される。これにより、上記アンプＡＭＰ８２０の非反転入力（＋）に供給される分圧電圧と上記定電圧Ｖｂｇｒが等しくなるような定電流が流れる。これにより、電圧Ｖｒｅｆは、上記定電流が抵抗Ｒ８２２とＲ８２１に流れて発生される定電圧に上記定電圧Ｖｂｇｒを加えた電圧とすることができる。【００５７】  電源電圧Ｖｂは電源電圧Ｖａより低い電源電圧である。同図に示すように、電源電圧Ｖａはそのままの電圧レベルで電源電圧Ｖｂの電圧レベルが低下した時、電源電圧Ｖｂが電圧レベルＶｒｅｆ／ｎより低くなる区間が存在する。それをアンプＡＭＰ８３０が検出してインバータ回路ｉｎｖ８３０〜ｉｎｖ８３２を通して初期化信号ｄｉｓ８０をハイレベルにする。上記区間に放電用ＮチャネルＭＯＳＦＥＴｎｍ８００をオン状態となり、キャパシタｃ８０１の電荷を放電することで容量充電回路を初期化する。【００５８】  図３４には、前記図４のパワーオンリセット回路で使用されているアップシフタレプリカ回路４００を一般化して回路図が示されている。アップシフタレプリカ回路は、ＬＳＩ内で使用されるアップシフタのなかで、最後に立ち上がると考えられるアップシフタそのものを利用するかまたは同じ回路構成をとりそのアップシフタより立ち上がり時間が遅くなるように設計したものである。ＮチャネルＭＯＳＦＥＴｎｍ１００〜ｎｍ１２０は、ロウレベル固定用のスイッチＭＯＳＦＥＴであり、アップシフタレプリカ回路内に少なくともひとつ存在し、ＬＳＩ内に存在する電源の少なくともひとつの電圧レベルが低下した時にアップシフタレプリカ回路の出力を初期化するためのものである。【００５９】  これらのＮチャネルＭＯＳＦＥＴｎｍ１００〜ｎｍ１２０をオン／オフを制御する信号ｄｉｓ５０〜ｄｉｓ５２は、ＣＰＵやチップ外部からのパワーダウン信号を利用する方法や、前記図３０に示したような容量充電回路内に搭載した初期化回路のＰチャネルＭＯＳＦＥＴｐｍ８０５とＮチャネルＭＯＳＦＥＴｎｍ８０２で構成されるインバータの出力を利用する方法がある。なお、ＮチャネルＭＯＳＦＥＴｎｍ５０とｎｍ５１及びインバータ回路ｉｎｖ４１は、電源電圧Ｖｎで動作するのに十分なデバイス耐圧のＭＯＳＦＥＴを使用し、レベルシフトされる電源電圧に対応した他の電源電圧Ｖａで動作するデバイス耐圧のＭＯＳＦＥＴとは異なるものを使用する。つまり、同図において、チャネル部を太い黒線としたＭＯＳＦＥＴは、相対的に高耐圧ＭＯＳＦＥＴを表している。【００６０】  図３５には、前記図３４の変形例の回路図が示されている。この実施例では、電源電圧Ｖａ〜Ｖｎの電圧レベルの低下を検知しアップシフタレプリカ回路を初期化するために、ＰチャネルＭＯＳＦＥＴｐｍ１００〜ｐｍ１２３を利用する��なお、これらのＰチャネルＭＯＳＦＥＴｐｍ１００〜ｐｍ１２３はそれぞれ検知する電源電圧Ｖａ〜Ｖｎに応じて、その電源電圧Ｖａ〜Ｖｎで使用されるデバイス耐圧の異なるＰチャネルＭＯＳＦＥＴを使用する。そのため、低い電源電圧Ｖｎで使用されるＭＯＳＦＥＴｐｍ１２０〜ｐｍ１２３は、最も高い電源電圧Ｖａを分担させるように直列回路から構成される。低い電源電圧Ｖｂで使用されるＭＯＳＦＥＴｐｍ１１０、ｐｍ１１１も同様に最も高い電源電圧Ｖａを分担させるように直列形態にされる。【００６１】  図３６には、前記図４の変形例の回路図が示されている。外部電源電圧（Ｖｅｘｔ）で動作するリングオシレータＲＯＳＣ（Ｖｅｘｔ）と容量充電回路ＣＰ（Ｖｅｘｔ）で使用されるＭＯＳＦＥＴと、降圧された内部電源電圧（Ｖｉｎｔ）で動作するリングオシレータＲＯＳＣ（Ｖｉｎｔ）と容量充電回路ＣＰ（Ｖｉｎｔ）で使用されるＭＯＳＦＥＴとは、実際にＬＳＩ内で使用されているそれぞれの電源電圧ＶｅｘｔとＶｉｎｔで動作するのに十分なデバイス耐圧のＭＯＳＦＥＴが使用される。各電源電圧Ｖｅｘｔ，Ｖｉｎｔに合わせた耐圧のＭＯＳＦＥＴを使用することで、ロジックレプリカ回路において、前記図４の実施例のようにすべて同じデバイス耐圧のＭＯＳで構成する場合よりも、その電源電圧で動作するロジック回路動作に近いレプリカ回路となる。【００６２】  前記図４の実施例では、前記説明したように最も高い電圧である外部電源電圧Ｖｅｘｔに適合した高耐圧のＭＯＳＦＥＴによりＶｉｎｔ系リングオシレータ２０１及び容量充電回路３０１を構成するＭＯＳＦＥＴも前記Ｖｅｘｔ系リングオシレータ２００及び容量充電回路３００と同じ高耐圧ＭＯＳＦＥＴにより構成される。この構成は、厳密にはＶｉｎｔ系回路がその電源電圧で動作するロジック回路動作とは異なるものとなるが、逐一使用する複数通りの電源電圧に応じたＭＯＳＦＥＴ回路を用いた回路設計をする必要がないから、パワーオンリセット回路ＰＯＲをセル化又はスタンダード化しておいて、多種多様なシステムＬＳＩに組み込むことができる。【００６３】  図３７には、前記第１のパワーオンリセット信号ｐｏｎの応用例を示す回路図が示されている。オンチップレギュレータ内のレファレンス電圧設定回路１０２０において、パワーオンリセット期間中は、ｐｏｎ信号によってレファレンス電圧選択信号ｖｓｅｔ７０、ｖｓｅｔ７１に関係なく予め決められたＶｄｅｆの電圧レベルがデフォルトの出力電圧Ｖｒｅｆとして一時的に出力される。つまり、電源投入時の不安定期間に出力電圧Ｖｒｅｆが予期しない電圧となってしまうのを防ぐことができる。【００６４】  図３８には、前記第１のパワーオンリセット信号ｐｏｎと第２のパワーオンリセット信号ｐｒｓｔｎの応用例を示すオンチップレギュレータのブロック図が示されている。この実施例では、図１のオンチップレギュレータの制御に第１のパワーオンリセット信号ｐｏｎと第２のパワーオンリセット信号ｐｒｓｔｎが用いられる。この実施例のオンチップレギュレータ１００１は、前記図１と同様に基準電圧発生回路（ＢＧＲ）１０１０とレファレンス電圧設定回路（ＶＲＥＦＢＵＦ）１０２０で形成された電圧Ｖｒｅｆを電力増幅するメインシリーズレギュレータ（以下、ＭＡＩＮＳＥという）１０３０と、サブシリーズレギュレータ（以下、ＳＵＢＳＥともいう）１０４０と、その制御を行う制御回路から構成される。制御回路は、ＭＡＩＮＳＥ１０３０と、ＳＵＢＳＥの活性化信号ｐｄ１０、ｐｄ１１を受けるアップシフタＵＳｂａ３、ＵＳｂａ４の出力部に、ナンドゲート回路ｎａｎｄ１０、ノアゲート回路ｎｏｒ１１及びナンドゲート回路ｎａｎｄ１１、ｎａｎｄ１２及びインバータ回路ｉｎｖ１０，ｉｎｖ１１から構成される。【００６５】  第１のパワーオンリセット信号ｐｏｎは、インバータ回路ｉｎｖ１０とｉｎｖ１１を通して伝えられる。インバータ回路ｉｎｖ１０の出力信号は、ナンドゲート回路ｎａｎｄ１０のゲート制御に用いられ、インバータ回路ｉｎｖ１１の出力信号は、ノアゲート回路ｎｏｒ１１のゲート制御に用いられる。ナンドゲート回路ｎａｎｄ１０の出力信号は上記ナンドゲート回路ｎａｎｄ１１に入力され、ノアゲート回路ｎｏｒ１１の出力信号は上記ナンドゲート回路ｎａｎｄ１２に入力される。これらのナンドゲート回路ｎａｎｄ１１とｎａｎｄ１２のゲート制御をする信号として上記第２のパワーオンリセット信号ｐｒｓｔｎが用いられる。【００６６】  図３９には、前記図３８のオンチップレギュレータ１００１の動作説明のための電圧波形図が示されている。電源電圧Ｖａの立ち上がりと同時に基準電圧発生回路ＢＧＲとレファレンス電圧設定回路ＶＲＥＦＢＵＦは動作状態となり、回路内の容量カップリングなどの影響で図のように跳ね上がりが生じた後に所望の電圧レベルに落ち着く。一方、ＭＡＩＮＳＥ１０３０はｐｒｓｔｎ信号のロウレベル（論理０）によりパワーオンリセット期間の初めの一定期間はパワーダウンしており、ｐｒｓｔｎ信号の立ち上がった後に電源電圧Ｖａより降圧した内部電源電圧Ｖｂを生成する。パワーオンリセット期間中のＭＡＩＮＳＥ１０３０とＳＵＢＳＥ１０４０の選択はｐｏｎ信号により、活性化信号ｐｄ１０、ｐｄ１１に寄らずＭＡＩＮＳＥ１０３０が選択されている。つまり、比較的大きな内部回路の負荷容量を高速に充電して内部電圧Ｖｂの立ち上がりを速くする。パワーオンリセット終了後は、活性化信号（パワーダンウ信号）ｐｄ１０、ｐｄ１１に対応してＭＡＩＮＳＥ１０３０とＳＵＢＳＥ１０４０がそれぞれ動作／非動作状態にされる。【００６７】  図４０には、前記図３８のオンチップレギュレータの変形例のブロック図が示されている。図３８と異なる部分は、第２のパワーオンリセット信号ｐｒｓｔｎがレファレンス電圧設定回路ＶＲＥＦＢＵＦにも供給されて、その動作を制限する。他の構成は、前記図３８の実施例と同様に基準電圧発生回路（ＢＧＲ）１０１０とレファレンス電圧設定回路（ＶＲＥＦＢＵＦ）１０２１で形成された電圧Ｖｒｅｆを電力増幅するメインシリーズレギュレータ（以下、ＭＡＩＮＳＥという）１０３０と、サブシリーズレギュレータ（以下、ＳＵＢＳＥともいう）１０４０と、その制御を行う制御回路から構成される。【００６８】  図４１には、前記図４０のオンチップレギュレータの動作説明のための電圧波形図が示されている。電源電圧Ｖａの立ち上がりと同時に基準電圧発生回路ＢＧＲは動作状態となり、定電���Ｖｂｇｒが同図に示すように跳ね上がった後に所望の電圧レベルに落ち着く。一方、ＶＲＥＦＢＵＦ１０２１とＭＡＩＮＳＥ１０３０は、上記第２パワーオンリセット信号ｐｒｓｔｎによりパワーオンリセット期間の初めの一定期間が非活性状態（パワーダウン）とされており、上記信号ｐｒｓｔｎの立ち上がった後に電源電圧Ｖａより降圧した内部電源電圧Ｖｂを生成する。これにより、ＶＲＥＦＢＵＦ１０２１の出力電圧Ｖｒｅｆの跳ね上がりも防止することができる。【００６９】  図４２には、前記図３８のオンチップレギュレータの変形例のブロック図が示されている。図３８と異なる部分は、第２のパワーオンリセット信号ｐｒｓｔｎがレファレンス電圧設定回路ＶＲＥＦＢＵＦ及び基準電圧発生回路ＢＧＲにも供給されて、それらの動作を制限する。他の構成は、前記図３８の実施例と同様に基準電圧発生回路（ＢＧＲ）１０１０とレファレンス電圧設定回路（ＶＲＥＦＢＵＦ）１０２１で形成された電圧Ｖｒｅｆを電力増幅するメインシリーズレギュレータ（以下、ＭＡＩＮＳＥという）１０３０と、サブシリーズレギュレータ（以下、ＳＵＢＳＥともいう）１０４０と、その制御を行う制御回路から構成される。【００７０】  図４３には、前記図４２のオンチップレギュレータの動作説明のための電圧波形図が示されている。電源電圧Ｖａの立ち上がってもＢＧＲ１０１０とＶＲＥＦＢＵＦ１０２１及びＭＡＩＮＳＥ１０３０は、上記ｐｒｓｔｎ信号によりパワーオンリセット期間の初めの一定期間はパワーダウン（非動作状態）しており、ｐｒｓｔｎ信号の立ち上がった後に電源電圧Ｖａより降圧した内部電源電圧Ｖｂを生成する。上記のような動作制限によってＢＧＲ１０１０とＶＲＥＦＢＵＦ１０２１で形成される電圧Ｖｂｇｒ，Ｖｒｅｆの跳ね上がりをすることが防止できる。【００７１】  図４４には、前記図３８のオンチップレギュレータの変形例のブロック図が示されている。この実施例では、スイッチングレギュレータＭＡＩＮＳＷまたはスイッチトキャパシタレギュレータＭＡＩＮＳＣが併用される。これらのスイッチングレギュレータＭＡＩＮＳＷまたはスイッチトキャパシタレギュレータＭＡＩＮＳＣにあっては、電源電圧Ｖａの立ち上がりと同時に動作状態にすると大きな突入電流が降圧した内部電源電圧Ｖｂに流れてしまう。【００７２】  図４５には、前記図４４のオンチップレギュレータの動作説明のための電圧波形図が示されている。スイッチングレギュレータＭＡＩＮＳＷまたはスイッチトキャパシタレギュレータＭＡＩＮＳＣにおける大きな突入電流を防止するために、パワーオンリセット期間、つまりは第２のパワーオンリセット信号ｐｒｓｔｎのハイレベルに立ち上がるとシリーズレギュレータＭＡＩＮＳＥを動作状態にして前記のような電圧Ｖｂｇｒ，Ｖｒｅｆの跳ね上がり影響を回避しつつ降圧電源電圧Ｖｂを生成する。後に第１のパワーオンリセット信号ｐｏｎのロウレベルによりスイッチングレギュレータＭＡＩＮＳＷまたはスイッチトキャパシタレギュレータＭＡＩＮＳＣに切り替える。この構成では、電圧変換効率のよいスイッチングレギュレータＭＡＩＮＳＷまたはスイッチトキャパシタレギュレータＭＡＩＮＳＣを用いることによりオンチップレギュ��ータの消費電力を小さくすることができる。【００７３】  図４６には、前記第１のパワーオンリセット信号ｐｏｎの応用例の回路図が示されている。この実施例では、図１のアップシフタＵＳの制御に第１のパワーオンリセット信号ｐｏｎが用いられる。パワーオンリセット期間中はアップシフタの出力が不定になる期間が存在するため、出力部にナンドゲート回路ｎａｎｄ３０が設けられて、上記ｐｏｎ信号でゲート制御を行う。つまり、ｐｏｎ信号がハイレベルのパワーオンリセット期間にはインバータ回路ｉｎｖ３２の出力信号がロウレベル（論理０）となり、ナンドゲート回路ｎａｎｄ３０の出力信号を、アップシフタの出力には無関係にハイレベルに固定する。【００７４】  図４７には、前記第１のパワーオンリセット信号ｐｏｎの応用例の回路図が示されている。この実施例では、図１のアップシフタＵＳの制御に第１のパワーオンリセット信号ｐｏｎが用いられる。パワーオンリセット期間中はアップシフタの出力が不定になる期間が存在するため、出力部にノアゲート回路ｎｏｒ４０が設けられて、上記ｐｏｎ信号でゲート制御を行う。つまり、ｐｏｎ信号がハイレベル（論理１）のパワーオンリセット期間にはノアゲート回路ｎｏｒ４０の出力信号を、アップシフタの出力には無関係にロウレベルに固定する。なお、図４６及び図４７において、アップシフタＵＳの回路そのものは、前記図５のアップシフタ４００と同様である。【００７５】  図４８には、前記第１のパワーオンリセット信号ｐｏｎの応用例の回路図が示されている。この実施例では、図１のＩ／Ｏ回路１０５１の制御に第１のパワーオンリセット信号ｐｏｎが用いられる。Ｉ／Ｏ回路１０５１に設けられる出力回路は、アップシフタＬＳを含んでおり、前記同様にレベルシフタの出力が不定になる期間が存在するため、アップシフタＵＳｂａ７の出力部にナンドゲート回路ｎａｎｄ５０が設けられて、上記ｐｏｎ信号でゲート制御を行う。つまり、ｐｏｎ信号がハイレベルのパワーオンリセット期間にはインバータ回路ｉｎｖ５０の出力信号がロウレベル（論理０）となり、ナンドゲート回路ｎａｎｄ５０の出力信号を、アップシフタＵＳｂａ７の出力には無関係にハイレベルに固定する。したがって、インバータ回路ｉｎｖ５１、バッファｂｕｆ５０から構成される出力回路は、上記パワーオンリセット期間にロウレベルを出力する。【００７６】  図４９には、前記第１のパワーオンリセット信号ｐｏｎの応用例の回路図が示されている。この実施例では、図１のＩ／Ｏ回路１０５１の制御に第１のパワーオンリセット信号ｐｏｎが用いられる。Ｉ／Ｏ回路１０５１に設けられる出力回路は、アップシフタＬＳを含んでおり、前記同様にレベルシフタの出力が不定になる期間が存在するため、アップシフタＵＳｂａ７の出力部にノアゲート回路ｎｏｒ５０が設けられて、上記ｐｏｎ信号でゲート制御を行う。つまり、ｐｏｎ信号がハイレベル（論理１）のパワーオンリセット期間にはノアゲート回路ｎｏｒ５０の出力信号を、アップシフタＵＳｂａ７の出力には無関係にロウレベルに固定する。したがって、インバータ回路ｉｎｖ５２、バッファｂｕｆ５１から構成される出力回路は、上記パワーオンリセット期間にハイレベルを出力する。【００７７】  図５０には、前記第１のパワーオンリセット信号ｐｏｎの応用例の回路図が示されている。この実施例では、図１の基準電圧発生回路１０１０として用いられるワイドラー型電流源回路ＣＭに第１のパワーオンリセット信号ｐｏｎが用いられる。パワーオンリセット期間中に抵抗Ｒ６１０の両端をＮチャネルＭＯＳＦＥＴｎｍ６０２でショートすることで、ワイドラー型電流源回路ＣＭに流れる電流が大きくすることができる。この結果、電源投入時におけるワイドラー型電流源ｃｍｐ，ｃｍｎの立ち上がり時間が早くなり、その電流源を使用する後段のアナログ回路の立ち上がり時間も早めることが出来る。ワイドラー型電流源回路ＣＭでは、ＭＯＳＦＥＴｎｍ６００とｎｍ６０１のしきい値電圧差に対応した定電圧を抵抗Ｒ６００，Ｒ６１０に流して定電流を形成するものである。【００７８】  図５１には、前記図１の基準電圧発生回路ＢＧＲの一実施例の回路図が示されいてる。ＢＧＲ１０１０は、抵抗Ｒ１〜Ｒ３が正の温度依存性をもつことと、バイポーラトランジスタｐｎｐ０〜ｐｎｐｍが負の温度依存性をもつことを利用し、定電圧Ｖｂｇｒが約１．２近傍で温度依存性の小さい基準電圧を得ることが出来る回路である。つまり、トランジスタｐｎｐ０のエミッタ電流密度と、トランジスタｐｎｐ１〜ｐｎｐｍにそれぞれ分散して流れるエミッタ電流密度の差に対応したシリコンバンドギャップ電圧を抵抗Ｒ３に流して定電流を形成する。この定電流を基に上記温度補償された定電圧Ｖｂｇｒが形成される。【００７９】  図５２には、前記図１のシリーズレギュレータＭＡＩＮＳＥ、ＳＵＢＳＥの一実施例の回路図が示されている。シリーズレギュレータＳＥはアンプＡＭＰ８０によりレファレンス電圧Ｖｒｅｆと出力電圧Ｖｂを比較し、上記両電圧ＶｒｅｆとＶｂが等しくなるようにドライバとしてのＰチャネルＭＯＳＦＥＴｐｍ８０のコンダクタンスを制御して電源電圧Ｖａより降圧した内部電源電圧Ｖｂを生成する。活性化信号（パワーダウン）信号ｐｄ８０がハイレベルになると、上記アンプＡＭＰ８０を非動作状態にし、インバータ回路ｉｎｖ８０の出力信号をロウレベルにしてプルアップＭＯＳＦＥＴｍｐ８１をオン状態にして、ドライバＭＯＳＦＥＴｐｍ８０をオフ状態に、ＮチャネルＭＯＳＦＥＴｎｍ８１をオフ状態にして、出力ハイインピーダンス状態にする。【００８０】  図５３には、前記図４４のスイッチングレギュレータＭＡＩＮＳＷの一実施例の回路図が示されている。スイッチングレギュレータＳＷは、アンプＡＭＰ４０によりレファレンス電圧Ｖｒｅｆと出力電圧Ｖｂを比較した結果を元に、スイッチングレギュレータ制御部ＳＣｃｏｎｔによりドライバを構成するＰチャネルＭＯＳＦＥＴｐｍ８２、ＮチャネルＭＯＳＦＥＴｎｍ８２のオン／オフ制御を行う。ドライバより出力される電源電圧Ｖａに対応した振幅のパルス信号のパルスデューティを上記スイッチングレギュレータ制御部ＳＣｃｏｎｔで制御して、コイルＬ８０とキャパシタＣ８０より構成したローパスフィルタにより直流電圧に変換する。【００８１】  図５４には、前記図４４のスイッチトキャパシタレギュレータＭＡＩＮＳＣの一実施例の回路図が示されている。スイッチトキャパシタレギ��レータＳＣは、アンプＡＭＰ５０によりレファレンス電圧Ｖｒｅｆと出力電圧Ｖｂを比較した結果を元に、スイッチトキャパシタ制御部ＳＣｃｏｎｔによりドライバを構成するＰチャネルＭＯＳＦＥＴｐｍ８３、ＮチャネルＭＯＳＦＥＴｎｍ８３、ｎｍ８４及びｎｍ８５に接続された容量ｃ８１とｃ８２の接続を直列・並列と交互に切り替える。このスイッチング動作により容量ｃ８１とｃ８２の充放電を繰り返し、上記両ＶｂがＶｒｅｆと同じ電圧レベルになるように調整することが出来る。なお、図５４のような容量ｃ８１とｃ８２の２つの接続を切り替える場合は、最大電源電圧Ｖａの１／２以下の電圧しか出力するとが出来ない。【００８２】  図５５には、前記図９の昇圧用電源回路ＲＥＧ１ｐの一実施例の回路図が示されている。昇圧用電源回路ＰＣＰは、リングオシレータＲＯＳＣにより生成した電源電圧Ｖａの振幅のパルス信号を利用して、ダイオード接続したＮチャネルＭＯＳＦＥＴｎｍ８６を介してキャパシタｃ８４に徐々に電源電圧Ｖａより高い電源電圧Ｖｐｐを蓄積することでＶｐｐの供給が可能となる。なお、パワーダウン信号ｐｄ８３は、図示しない電圧モニタ比較回路により電源電圧Ｖｐｐが所望の昇圧レベルに到達したときにリングオシレータの動作を止めるものである。【００８３】  以上のような本願実施例においては、それぞれの電源電圧で動作する論理回路を模した動作電圧検出回路を設けることによりＬＳＩ内部のロジック回路動作可能な電源電圧レベルを検出し、その上で異電位間の信号伝達も保証できるので、安定的にしかも精度の高いパワーオンリセット動作を実現できる。そして、パワーオンリセット回路の自己消費電流を低減ないし実質的にゼロにすることができる。上記異電位の電源電圧のうち特定の電源電圧から順番に立ち上げなければＬＳＩが正常動作しないといった電源投入シーケンスの制約をなくすことができる。内部レギュレータを持つ場合、定電圧（ＢＧＲ）又は電圧設定回路（ＶＲＥＦＢＵＦ）で生成される電源電圧の跳ね上がり防止し、デバイスに耐圧以上の電位がかかるのを防止するができる。そして、前記のように電源投入時のレベルシフタの誤動作も防止することができる。【００８４】  リングオシレータの動作の安定時間で電源電圧レベルを判定することにより、ロジック回路の動作が十分行える電源電圧レベルに到達したことを保障することができる。ＬＳＩ回路内で最後に動作可能となるように設計したレベルアップ回路のレプリカの動作が可能であるか判定することで他のレベルアップ回路がすでに信号伝達可能であることを保障することができる。パワーオンリセット回路の動作中は容量充電等のアナログ的動作を行うが、パワーオンリセット期間後は、パワーオンリセット回路内のすべてのノードがＨ／Ｌのどちらか一方に決まるため自己消費電流はリーク電流程度にすることができる。【００８５】  全ての電源電圧が所望の電圧レベルに到達し、かつ異電位間の信号伝達が可能になるまでパワーオンリセット期間が終了しないため、ＬＳＩが誤動作することはない。パワーオンリセット回路は個々の電源電圧の遮断を検知し自分自身を初期化する回路をもつため、遮断復帰後自動的にパワーオンリセットのシーケンスに移行することができる。パワーオンリセット期間中にパワーオンリセット回路より生成するパワーオンリセット信号によりレギュレータのパワーダウン制御することでレギュレータの生成電圧の跳ね上がりを防止することができる。【００８６】  以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、動作電圧検出回路は、前記のようなリングオシレータで形成されたパルス信号を前記のようなアナログ的な計数回路である容量充電回路に代えて２進のカウンタ回路等より一定パルス数を計数するものであってもよい。また、上記リングオシレータに代えて、非安定マルチバイブレータ等を利用するものであってもよい。更に、加算、減算や掛け算等のような演算回路を用い、その演算結果を予め登録された期待値と比較して演算回路が正常に動作しているか否か検出するものであってもよい。この発明は、複数の電源を有するＬＳＩ（例：マイコン、システムＬＳＩ等）あるいは、それに電源電圧を供給する電源管理用ＬＳＩ等のように広く利用することができる。
【図面の簡単な説明】
【００８７】
【図１】この発明に係る半導体集積回路装置の一実施例を示すブロック図である。
【図２】図１のシステムＬＳＩの電源投入時の動作を説明するための波形図である。
【図３】図１のパワーオンリセット回路１１００の一実施例を示すブロック図である。
【図４】図３のパワーオンリセット回路１１００の一実施例を示す具体的回路図である。
【図５】図１の半導体集積回路装置の電源系統を一般化した応用例を示すブロック図である。
【図６】図５の変形例を示すブロック図である。
【図７】図６の変形例を示すブロック図である。
【図８】図７の変形例を示すブロック図である。
【図９】図６の変形例を示すブロック図である。
【図１０】図３のパワーオンリセット回路の変形例を示すブロック図である。
【図１１】図１０のパワーオンリセット回路の動作を説明するための波形図である。
【図１２】図１０の変形例を示すブロック図である。
【図１３】図１２のパワーオンリセット回路の動作を説明するための電圧波形図である。
【図１４】図１０の変形例を示すブロック図である。
【図１５】図１２の変形例を示すブロック図である。
【図１６】図１０の変形例を示すブロック図である。
【図１７】図１２の変形例を示すブロック図である。
【図１８】図１６の変形例を示すブロック図である。
【図１９】図１７の変形例を示すブロック図である。
【図２０】図１２の変形例を示すブロック図である。
【図２１】図１２の変形例を示すブロック図である。
【図２２】図１０の変形例を示すブロック図である。
【図２３】図１２の変形例を示すブロック図である。
【図２４】図２２の変形例を示すブロック図である。
【図２５】図２３の変形例を示すブロック図である。
【図２６】この発明に用いられるリングオシレータの他の一実施例を示す回路図である。
【図２７】図２６の変形例を示す回路図である。
【図２８】図２６の変形例を示す回路図てある。
【図２９】この発明に用いられる容量充電回路の他の一実施例を示す回路図である。
【図３０】図２９の変形例を示す回路図である。
【図３１】図２９の変形例を示す回路図である。
【図３２】図２９の応用例を示す回路図である。
【図３３】図３２の変形例を示す回路図である。
【図３４】図４のパワーオンリセット回路で使用されているアップシフタレプリカ回路４００を一般化して示した回路図である。
【図３５】図３４の変形例を示す回路図である。
【図３６】図４の変形例を示す回路図である。
【図３７】この発明に係る第１のパワーオンリセット信号ｐｏｎの応用例を示す回路図である。
【図３８】この発明に係る第１のパワーオンリセット信号ｐｏｎと第２のパワーオンリセット信号ｐｒｓｔｎの応用例を示すブロック図である。
【図３９】図３８のオンチップレギュレータ１００１の動作説明のための電圧波形図である。
【図４０】図３８のオンチップレギュレータの変形例を示すブロック図である。
【図４１】図４０のオンチップレギュレータの動作説明のための電圧波形図である。
【図４２】図３８のオンチップレギュレータの変形例を示すブロック図である。
【図４３】図４２のオンチップレギュレータの動作説明のための電圧波形図である。
【図４４】図３８のオンチップレギュレータの変形例を示すブロック図である。
【図４５】図４４のオンチップレギュレータの動作説明のための電圧波形図である。
【図４６】この発明に係る第１のパワーオンリセット信号ｐｏｎの応用例を示す回路図である。
【図４７】この発明に係る第１のパワーオンリセット信号ｐｏｎの応用例を示す回路図である。
【図４８】この発明に係る第１のパワーオンリセット信号ｐｏｎの応用例を示す回路図である。
【図４９】この発明に係る第１のパワーオンリセット信号ｐｏｎの応用例を示す回路図である。
【図５０】この発明に係る第１のパワーオンリセット信号ｐｏｎの応用例を示す回路図である。
【図５１】図１の基準電圧発生回路ＢＧＲの一実施例を示す回路図である。
【図５２】図５２には、前記図１のシリーズレギュレータＭＡＩＮＳＥ、ＳＵＢＳＥの一実施例を示す回路図である。
【図５３】図４４のスイッチングレギュレータＭＡＩＮＳＷの一実施例を示す回路図である。
【図５４】図４４のスイッチトキャパシタレギュレータＭＡＩＮＳＣの一実施例を示す回路図である。
【図５５】図９の昇圧用電源回路ＲＥＧ１ｐの一実施例を示す回路図である。
【符号の説明】
【００８８】  １０００〜１００４…オンチップレギュレータ（ＲＥＧ）、２０００…システムＬＳＩ、１１００…パワーオンリセット回路（ＰＯＲ）、１０１０…基準電圧発生回路（ＢＧＲ）、１０２０…レファレンス電圧設定回路（ＢＲＥＦＢＵＦ）、１０３０…メインシリーズレギュレータ（ＭＡＩＮＳＥ）、１０４０…サブシリーズレギュレータ（ＳＵＢＳＥ）、１０５０，１０５１…Ｉ／Ｏ回路、１０７０，１０７１…アップシフタ（ＵＳ）、１０６０…ユーザーロジック（Ｌｏｇｉｃ）、１０８０…中央処理装置（ＣＰＵ）、１０９０…アナログ回路（Ａｎａｌｏｇ）、２００〜２０５…リングオシレータ（ＲＯＳＣ）、３００〜３０５…容量充電回路（ＣＰ）、４００〜４０５…レプリカ回路（アップシフタ）、３０〜３３…内部回路（ＭＯＤ）、２０〜２３…アップシフタ（ＵＳ）、ｐｍ…ＰチャネルＭＯＳＦＥＴ、ｎｍ…ＮチャネルＭＯＳＦＥＴ、ｃ…キャパシタ、ｉｎｖ…インバータ回路、Ｒ…抵抗、ｎａｎｄ…ナンドゲート回路、ｎｏｒ…ノアゲート回路、ｂｕｆ…出力バッファ、ＡＭＰ…アンプ、ｎｐｎ…トランジスタ、Ｌ…インダクタンス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【国際調査報告】
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