(57)【要約】  不揮発性メモリの更新中に発生した不十分な消去、書込を検出することが可能な信頼性の高い半導体集積装置並びにそれを用いたＩＣカード及び携帯情報端末が提供される。複数のブロックに分割されて成るメモリセル群1001を持つ不揮発性メモリ904が備えられ、ブロックのデータ列1010にフラグ1011が付加され、データ列が消去、書込、又は消去・書込される毎にフラグも消去、書込、又は消去・書込される。設定した２種類の定電流がフラグのメモリセルに与えられ、そのときにメモリセルが呈する電圧を用いてフラグ判定部1007が消去、書込、又は消去・書込の正常、異常を判定する。異常が検出されたデータに対しては、再度消去、書込、又は消去・書込が行なわれ、正常なデータが得られる。【特許請求の範囲】
【請求項１】
不揮発性メモリを含む半導体集積装置において、
上記不揮発性メモリは、
複数のブロックに分割されて成るメモリセル群と、
上記複数のブロックの各々に備えられた、消去処理、書込処理、又は消去・書込処理による書換処理によって情報が記憶される第１の領域と、
上記複数のブロックの各々に備えられた、上記書換処理の状態が信号として上記書換処理によって記憶される第２の領域と、
上記第２の領域から読み出された上記信号を入力してブロックにおける上記書換処理の状態の正常、異常を判定する判定回路とを具備して成り、
上記信号が少なくとも１ビットから成ることを特徴とする半導体集積装置。
【請求項２】
上記判定回路の判定結果が異常の場合に、上記第１及び第２の領域への上記書換処理が再度行なわれることを特徴とする請求項１に記載の半導体集積装置。
【請求項３】
上記判定回路によって判定される上記信号は、上記第１の領域に記憶された上記情報よりも厳しい読出条件で読み出されることを特徴とする請求項１に記載の半導体集積装置。
【請求項４】
上記第２の領域に記憶された上記信号が示す消去処理完了状態と書込処理完了状態とが互いに排他的であることを特徴とする請求項１に記載の半導体集積装置。
【請求項５】
上記第１の領域に記憶される情報に誤り検出情報が含まれることを特徴とする請求項１に記載の半導体集積装置。
【請求項６】
上記第１の領域に記憶される情報に誤り検出・誤り訂正情報が含まれることを特徴とする請求項１に記載の半導体集積装置。
【請求項７】
上記第１の領域がユニット単位に分割されており、書換処理がブロック単位で行なわれ、読出がユニット単位で行なわれることを特徴とする請求項１に記載の半導体集積装置。
【請求項８】
上記信号が２ビットから成り、消去・書込処理が行なわれる場合、一方のビットが消去処理完了状態となり、他方のビットが書込処理完了状態となって互いに排他的であることを特徴とする請求項１に記載の半導体集積装置。
【請求項９】
上記信号が記憶された上記第２の領域であるメモリセルに、読出最大動作速度による第１の電流及び読出最低動作速度による第２の電流のうちのいずれか一方の電流を流し、続いて他方の電流を流し、
上記判定回路は、上記第１及び第２の電流によって上記メモリセルが呈する２種類の電圧を用いて正常、異常を判定を行なう請求項１に記載の半導体集積装置。
【請求項１０】
アンテナと、
不揮発性メモリを少なくとも有する、上記アンテナに接続された半導体集積装置を具備して成り、
上記不揮発性メモリは、
複数のブロックに分割されて成るメモリセル群と、
上記複数のブロックの各々に備えられた、消去処理、書込処理、又は消去・書込処理による書換処理によって情報が記憶される第１の領域と、
上記複数のブロックの各々に備えられた、上記書換処理の状態が信号として上記書換処理によって記憶される第２の領域と、
上記第２の領域から読み出された上記信号を入力してブロックにおける上記書換処理の状態の正常、異常を判定する判定回路とを具備して成り、
上記信号が少なくとも１ビットから成ることを特徴とするＩＣカード。
【請求項１１】
上記半導体集積装置の電源電圧が、上記アンテナで受信した電磁波を整流して得られるように構成された非接触型であることを特徴とする請求項１０に記載のＩＣカード。
【請求項１２】
外部から電源供給を受けるための端子が更に備えられた接触／非接触型であることを特徴とする請求項１１に記載のＩＣカード。
【請求項１３】
第１のアンテナと、
上記第１のアンテナを介して外部と通信を行なうための通信回路と、
上記通信回路に接続されるＩＣカードインタフェースと、
上記ＩＣカードインタフェースを介して接続されるＩＣカードとを具備して成り、
上記ＩＣカードは、
第２のアンテナと、
不揮発性メモリを少なくとも有する、上記第２のアンテナに接続される半導体集積装置と、
上記ＩＣカードインタフェースと接続をするための電源端子及びデータ端子とを具備して成り、
上記不揮発性メモリは、
複数のブロックに分割されて成るメモリセル群と、
上記複数のブロックの各々に備えられた、消去処理、書込処理、又は消去・書込処理による書換処理によって情報が記憶される第１の領域と、
上記複数のブロックの各々に備えられた、上記書換処理の状態が信号として上記書換処理によって記憶される第２の領域と、
上記第２の領域から読み出された上記信号を入力してブロックにおける上記書換処理の状態の正常、異常を判定する判定回路とを具備し、かつ、上記信号が少なくとも１ビットから成り、
上記ＩＣカードは、上記半導体集積装置の電源電圧が上記アンテナで受信した電磁波を整流して得られるように構成されると共に、上記電源端子を介して電源供給を受けるように構成される接触／非接触型であることを特徴とする携帯情報端末。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＦＩＤ（Radio Frequency IDentification）や非接触ＩＣ（Integrated Circuit）カード等に用いられるＬＳＩ（Large Scale Integrated circuit）に適用して好適な半導体集積装置に係り、特に不揮発性メモリを有する半導体集積装置並びにそれを用いたＩＣカード及び携帯情報端末に関する。
【背景技術】
【０００２】
近年、半導体集積回路技術の進展と共に、ＩＣ或いはＬＳＩの小片をアンテナと一緒にカードに搭載して構成されるＲＦＩＤ（移動体識別装置）や非接触ＩＣカードが急速に市場を拡大しつつある。ＲＦＩＤや非接触ＩＣカードは、リーダライタや質問器と無線でデータの授受を行なうが自身では電源を持たず、アンテナ経由で電力の供給を受ける。リーダライタの通信領域の外では電源断となるので、データの記録に通常、不揮発性メモリが用いられる。【０００３】
上記のような電源事情から、不揮発性メモリの書換処理の途中で電源がチップの動作条件以下に低下したり、途絶えたりすることがあり得、記憶すべきデータの一部が消失する等の不都合が起こる場合がある。【０００４】
電源断等によるデータの消失を防止するために、一つの意味のあるデータの集合に対して、一つの有効／無効を表す情報（フラグ）を添付しておき、この有効／無効を表す情報によって、対応する上記意味のあるデータの集合の有効／無効を判定するようにした不揮発性メモリの例が特許文献１に開示されている。【０００５】
また、ブロック単位で分割されており、更にそのブロックがユニット単位に分割され、ブロックで消去し、ユニット単位で書込を行なう不揮発性メモリにおいて、ユニット毎に処理状態を示す情報を付加する例が特許文献２に開示されている。この例では、データ更新中の障害により更新処理が中断したときの処理内容を記憶しておくので、復帰した場合に上記処理内容を示す情報を参照することによって、中断した更新処理が続行される。【０００６】
また、特許文献３では、書込み消去中のフラッシュメモリが電源遮断においてメモリセルがデプリート状態になり、読み出し不良にらない為に、電源遮断直後にメモリセル閾値電圧を高く設定するための書き戻し処理をする半導体記憶装置の例が開示されている。【０００７】
また、特許文献４では、メモリカードで電源端子とは別に、電源遮断を検知する端子を設けて、カードが引き抜かれるのを事前に検知し、完全に電源遮断される前に自らで終了処理を行なう半導体処理装置の例が開示されている。【０００８】
更に、特許文献３，４には、電源発生を記憶する電源遮断フラグ或いは処理が途中で終わっているブロックであることを表す識別フラグを設けることが記載されている。【０００９】
【特許文献１】特開２００１−２４９８５５号公報
【特許文献２】特開２００２−３１８７３３号公報
【特許文献３】特開２００４−１１８９０８号公報
【特許文献４】特開２００４−２９５７２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
初めに、非接触ＩＣカードを例に、外部から電源が供給される装置の課題を説明する。図１４に非接触ＩＣカードの一構成例を示す。一般的に、非接触ＩＣカードは、非接触ＩＣカード用ＬＳＩ900にアンテナコイル909を接続した構成となっている。非接触ＩＣカード用ＬＳＩ900は、ＬＳＩ全体を制御・処理するＣＰＵ（Central Processing Unit）901を中心に、プログラムや静的なパラメータを記憶しておくＲＯＭ（Read Only Memory）902、動的なワークエリアとして使用されるＲＡＭ（Random Access Memory）903、情報の記憶・保持に使用される不揮発性メモリ910、暗号処理の高速化を目的とする暗号コプロセッサ905、耐タンパ性（改竄防止能力）の向上やチップ誤動作を防止するセキュリティ回路906、チップ全体に電源を供給する電源回路907、非接触による通信や電力受信を実現するＲＦ（Radio Frequency）インタフェース908等で構成されている。【００１１】
また、非接触ＩＣカードに一次電池や二次電池等の電源を実装することができないため、通常、非接触ＩＣカードの電源は、アンテナコイル909で受信したキャリア信号を整流することによって生成される。なお、リーダライタ（図示せず）からのキャリア信号にデータが搭載され、更に非接触ＩＣカードはこのキャリア信号を変調してリーダライタにデータを送信する。【００１２】
このことを図を用いて説明する。図１５Ａにおいて、リーダライタ（Ｒ／Ｗ）２から放射された電磁波による磁束３が非接触ＩＣカード４を通過する。このとき非接触ＩＣカード４のアンテナ909における磁界強度は、図１５Ｂに示すように、リーダライタ２からの距離に従って低下する。この電界強度の電磁波を受信して得られる整流後の電源電圧は、図１５Ｃに示すように距離に従って低下する。ＬＳＩ900が正常に動作する最低の電圧以上の電源電圧が得られる距離で通信が可能となる。この範囲が図１５Ｃで通信領域として示される。電磁波によって送信される信号は図１６のように、キャリア信号５（周波数は例えば１３．５６ＭＨｚ）からなり、データが送信される期間６でキャリア信号５が例えばＡＳＫ（Amplitude Shift Keying）変調を受け、キャリア信号５にデータによる包絡線７が形成される。【００１３】
このように、非接触ＩＣカードは、リーダライタの通信領域の外に位置する場合には、電力が不足或いは無い状態となる。従って、情報を記憶しておくために、記憶するための電力が不要な不揮発性メモリを搭載することが必須条件となる。【００１４】
こういった非接触ＩＣカード等、不揮発性メモリを搭載している装置の場合、不揮発性メモリの書換処理（消去処理、書込処理、及び一旦消去してから書込を行なう消去・書込処理を含む）の途中で、電源電圧がチップの動作条件以下に低下したり、途絶えたりすることが問題となる。【００１５】
特に、非接触ＩＣカードが交通用乗車券やイベント用チケットとして使用された場合、非接触ＩＣカードは、人が手に持って操作することになり、システムとしてＬＳＩチップの状態を管理することができなくなり、特許文献３、４にあるような電源遮断を事前に検知し、完全に電源遮断される前に処理することはできない。その様子を図１７に示す。リーダライタ２の電磁波放射によって通信領域８が形成されている。非接触ＩＣカード４が人手の操作で軌跡９のように動くとき、通信領域８に突入するＡ点から通信領域８を離れるＢ点の間で通信可能であるが、人手の操作が早い場合、この間に未だ不揮発性メモリの書換が終了しないことが起こり得る。そのため、上記のような問題への対応が必須となる。【００１６】
対応策の一つとして、誤り検出符合や誤り検出・訂正符号の導入が考えられる。しかし、ＥＥＰＲＯＭ等の不揮発性メモリの書換処理は、数ミリ秒の時間を必要とするため、経時変化等も考えると、上記の誤り検出符合や誤り検出・訂正符号が期待通りに効果を発揮しないことが起こり得る。【００１７】
別の対応策として、記憶する情報を２面バッファ化する方法が考えられる。この方法は、２面バッファの選択情報を示すフラグを追加しておき、選択情報を示すフラグの内容によって、２つのバッファに記憶された情報から、有効な情報を選択すると共に、無効と判断したバッファを新しい情報を書き換える方式である。この方法は、選択情報を示すフラグさえ正確であれば、目的とする情報を更新中に、電源の中断が発生しても、必ず更新前の情報に戻せる特長を持つ。特許文献１、２の不揮発性メモリは、このような２面バッファを採用した記憶装置の例である。しかし、選択情報を示すフラグを更新中に電源の中断が発生して、選択情報を示すフラグが不定状態に陥った場合が問題となる。【００１８】
ここで、より詳細な説明として、不揮発性メモリの動作について、具体的に説明する。【００１９】
図１８Ａ、１８Ｂ、１８Ｃに不揮発性メモリの１つであるＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリセルを使用して構成したＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）の動作例を示す。メモリセルは、ＭＯＳ（Metal Oxide Semiconductor）スイッチＴ１とＭＯＮＯＳメモリＴ２とから成る。【００２０】
図１８Ａに示す消去時において、選択されたメモリセル１では、ＭＯＳスイッチＴ１のゲートＣｇに１．５Ｖが、ＭＯＮＯＳメモリＴ２のゲートＭｇに−８．５Ｖが、ソース線Ｓに１．５Ｖがそれぞれ印加され、ドレイン線ＤがＨ−Ｚ（電位を加えないオープン状態）に設定され、Ｗｅｌｌ（ウェル）が１．５Ｖに設定される。この状態で、メモリＴ２の窒化膜即ちメモリセル１の窒化膜（図の平行斜線部分）にホールが注入され、メモリＴ２の閾値電圧（以下「Ｖｔ」という）即ちメモリセル１の閾値電圧が０Ｖ未満になる。この消去状態が通常、情報“１”として記憶される。【００２１】
図１８Ｂに示す書込時には、メモリセル１では、スイッチＴ１のゲートＣｇに１．５Ｖが、メモリＴ２のゲートＭｇに１．５Ｖが、ソース線Ｓに−１０．５Ｖがそれぞれ印加され、ドレイン線ＤがＨ−Ｚ（電位を加えないオープン状態）に設定され、ウェルＷｅｌｌが−１０．５Ｖに設定される。この状態で、メモリセル１の窒化膜に電子が注入され、メモリセルのＶｔが０Ｖ以上になる。この書込状態が通常、情報“０”として記憶される。なお、書込を行なうとき、一旦消去してから書込を行なう場合があり、これを消去・書込ということとする。【００２２】
図１８Ｃに示す読出時に、メモリセル１では、メモリＴ２のゲートＭｇが０Ｖに設定され、スイッチＴ１のゲートＣｇに１．５Ｖが、ドレイン線Ｄに１．０Ｖがそれぞれ印加され、ソース線Ｓ及びウェルＷｅｌｌが０Ｖに設定される。【００２３】
消去、書込時のメモリセルのＶｔの様子を図１９に示す。読出時、図１９で示されるように、メモリセルが消去状態の場合には、メモリセル電流（以下「Ｉｄｓ」という）が流れドレイン線Ｄの電圧が低下する。メモリセルが書込時状態のときには、Ｉｄｓが流れず、ドレイン線Ｄの電圧は低下しないこととなる。このＩｄｓによるドレイン線Ｄ電圧の低下を検出することにより、読出情報の“１”、“０”が判定される。【００２４】
ところで、不揮発性メモリは、書換回数及び使用年数に対してＶｔに劣化が生じる性質がある。図２０にその様子を示した。即ち、劣化により、保存時間と共に消去状態にあるメモリセルのＶｔがマイナス電圧から０Ｖに移動し、書込状態にあるメモリセルのＶｔがプラス電圧から０Ｖ方向へ移動することとなる。【００２５】
通常、消去状態をこれ以上遅い速度では読み出してはならないとする読出最大動作速度（ｆｍａｘ）を定義する場合、書換回数及び使用年数による消去状態のＶｔの劣化によるＩｄｓの減少を考慮して読出最大動作速度が定義される。例えば１０年間を保証する場合、図２０の例をとると、消去状態にあるＩｄｓが１０年後に１０μＡとなって読出最大動作速度が１０ＭＨｚとなることを示している。当然のことながら、消去直後のＩｄｓは数十μＡで数十ＭＨｚの読出動作が可能である。【００２６】
また、書込状態をこれ以上速い速度では読み出してはならないとする読出最低動作速度（ｆｍｉｎ）も同様に定義される。図２０の例で１０年間を保証する場合、書込状態にあるＩｄｓが１０年後に１μＡとなって、読出最低動作速度が１ＭＨｚとなることを示している。当然のことながら、書込直後のＩｄｓは１μＡ以下で１ＭＨｚ以下で読出が可能である。【００２７】
ここで、消去、書込が不十分であった場合（消去、書込の電圧が不足の場合、又は消去、書込の時間が不足の場合）のＶｔを図２１に示した。図２１から分かるように、保存時間と共に不十分な消去のメモリセルのＶｔは、正常な消去のメモリセルのＶｔよりも高い電圧になり、また不十分な書込のメモリセルのＶｔは、正常な書込のメモリセルのＶｔよりも低い電圧になる。なお、以下では、メモリセルが正常な消去となっている場合を消去処理完了状態、メモリセルが正常な書込となっている場合を書込処理完了状態ということとする。【００２８】
不十分な（即ち、異常な）消去又は書込の場合、消去状態の読出動作速度が遅くなり、設定した読出最大動作速度ではデータが読み取れないこととなる。また、書込状態の読出動作速度が早くなり、設定した読出最低動作速度ではデータが読み取れないこととなる。データが読み取れなくなる時期は、消去、書込の不十分の程度により、消去、書込直後である場合や、或いは数日後、数年後である場合がある。【００２９】
上述のように、特に非接触ＩＣカードやＲＦＩＤの例であるＲＦタグのように、リーダライタ又はリーダと呼ばれる電磁波送受信機から送信される電磁波を整流して、非接触ＩＣカード又はＲＦタグ内ＬＳＩの電源を生成する場合に、この不十分な消去、書込が発生する可能性がある。【００３０】
この場合、リーダライタ又はリーダと非接触ＩＣカード又はＲＦタグとの距離によって、非接触ＩＣカード又はＲＦタグ内のＬＳＩ電源が変動したり、急激に電源が無くなったりすることが発生し、ＥＥＰＲＯＭの消去、書込の電圧が変動し、或いは消去、書込中に電源断となることにより、不十分な消去、書込が発生することが避けられない。【００３１】
本発明の目的は、不揮発性メモリの書換中に発生した不十分な消去、書込を検出することが可能な信頼性の高い半導体集積装置並びにそれを用いたＩＣカード及び携帯情報端末を提供することにある。
【課題を解決するための手段】
【００３２】
上記目的を達成するための本発明の半導体集積装置は、不揮発性メモリを含む半導体集積装置であって、上記不揮発性メモリは、複数のブロックに分割されて成るメモリセル群と、複数のブロックの各々に備えられた、消去処理、書込処理、又は消去・書込処理による書換処理によって情報が記憶される第１の領域と、上記複数のブロックの各々に備えられた、書換処理の状態を示す信号が上記書換処理によって記憶される第２の領域と、第２の領域から読み出された信号を入力してブロックにおける書換処理の状態の正常、異常を判定する判定回路とを具備しており、上記信号が少なくとも１ビットから成ることを特徴とする。【００３３】
書換処理の状態を示す信号はフラグとなるものであり、本来記憶する情報に書換処理の状態を示すフラグが添付されることにより、電源の中断などによって発生する情報の正常／異常を明確にすることが可能になる。それにより、例えば、情報の再度の書換が行なわれ、半導体集積装置の信頼性が高められる。
【発明の効果】
【００３４】
本発明によれば、不揮発性メモリの更新中に発生した不十分な消去、書込を検出することが可能になるので、不揮発性メモリを搭載する半導体集積装置の信頼性を向上させることが期待される。
【発明を実施するための最良の形態】
【００３５】
以下、本発明に係る半導体集積装置並びにそれを用いたＩＣカード及び携帯情報端末を図面に示した実施形態を参照して更に詳細に説明する。なお、本実施形態を説明するための全図において、同一部材又は同種類の部材には同一の符号を付し、その繰り返しの説明を省略する。【００３６】
本実施形態の半導体集積装置は不揮発性メモリを搭載しており、不揮発性メモリは複数のブロックに分割されている。【００３７】
ブロック毎に、情報（データ：Data）を記憶する第１の領域（データ領域）とブロックの書換処理の状態を示す信号（フラグ:Flag）を記憶する第２の領域（フラグ領域）が含まれ、消去処理、書込処理又は消去・書込処理、即ち書換処理がブロック単位で実施される。ブロック（Block）とは、不揮発性メモリに対して、消去、書き込み、消去／書き込みを行なう単位のことであり、ページ（Page）と呼ばれることもある。また、ブロック内のデータは、ユニット単位で読み出される。ユニット（Unit）とは、データを読出し、参照する最小単位であり、バイトやワードが割り当てられる。ブロックとユニットが同じ単位になることもある。【００３８】
また、本願明細書において、不十分な（異常な）書込、消去という場合には、メモリセルに電子が十分に注入されていない、または、ホールが十分に注入されていないこと、すなわち、閾値電圧が所定値以上でないこと、または、閾値電圧が所定値以下でないことを意味するものとする。【００３９】
データ領域に記憶されるデータが複数ビットからなり、フラグ領域に記憶されるフラグが１ビットである、ブロックのデータフォーマットの例を図１に示す。フラグ（ａ）がデータ列の後に配置される。電源中断などによって不十分な消去又は書込が発生した場合、１ビットフラグのメモリセルのＶｔは、同じブロックのデータ列のメモリセルと共に、図２１に示したように、正常な消去のＶｔと正常な書込のＶｔの間の電圧になる。【００４０】
ここで、読出最大動作速度を１０ＭＨｚとしてそのときの消去Ｉｄｓ＝１０μＡであり、読出最低動作速度を１ＭＨｚとしてそのときの書込Ｉｄｓ＝１μＡであるとすると、正常に消去されているフラグを含むメモリセルのＩｄｓは、１０μＡ以上となり、正常に書込が行なわれているフラグを含むメモリセルのＩｄｓは、１μＡ以下となる。【００４１】
即ち、フラグのメモリセルは、正常に消去又は書込が行なわれていれば、消去に対してＩｄｓ≧１０μＡ、書込に対して１μＡ≧Ｉｄｓとなる。読出最大動作速度及び読出最低動作速度でこのフラグのビットを読み出すことによって、書換データ列が正常に消去又は書込されたことを判定することができる。【００４２】
図２にフラグビットを読み出して消去又は書込の正常／異常の判定を行なう回路の構成例を示す。回路は、２個のＭＯＳトランジスタＴ３、Ｔ４によるカレントミラー回路と、ＮＭＯＳスイッチＴ１とＭＯＮＯＳメモリＴ２によるフラグビットメモリセルと、判定回路２とからなる。カレントミラー回路は１０μＡと１μＡを切り換えて出力し、その出力がメモリセルのドレイン線ＤＬに接続される。判定回路２は、ラッチ回路（Ｌａｔｃｈ）３、４、排他的否定論理和回路（ＥＸＮＯＲ）５及びインバータ６から成り、ドレイン線ＤＬの電圧を入力し、取込み信号Ｔｉｍ１、Ｔｉｍ２によって判定動作を行なう。【００４３】
図２の回路を用いて行なうフラグビットの読出、判定の方法を以下に示す。まず、１０μＡの定電流をフラグビットメモリセルのドレイン線ＤＬに供給し、メモリセルをオンさせると、正常な消去がされているとＩｄｓ≧１０μＡになるのでフラグビットメモリセルのドレイン線ＤＬは、０Ｖになり、インバータ６の出力はＶｄｄとなると同時に取込み信号Ｔｉｍ１が入力され、ラッチ回路３のＱ１出力がＶｄｄにラッチされる。【００４４】
不十分な消去又は書込、或いは正常な書込だった場合は、Ｉｄｓ＜１０μＡとなるので、フラグビットメモリセルのドレイン線ＤＬは、電源電圧Ｖｄｄとなり、インバータ６の出力は０Ｖとなると同時に取込み信号Ｔｉｍ１が入力され、ラッチ回路３のＱ１出力が０Ｖにラッチされる。【００４５】
次に、１μＡの定電流をフラグビットメモリセルのドレイン線ＤＬに供給し、メモリセルをオンさせると、正常な書込がされているとＩｄｓ≦１μＡになるのでフラグビットメモリセルのドレイン線ＤＬは、電源電圧Ｖｄｄになり、インバータ６の出力は０Ｖとなると同時に取込み信号Ｔｉｍ２が入力され、ラッチ回路４のＱ２出力が０Ｖにラッチされる。【００４６】
不十分な書込又は消去、或いは正常な消去だった場合は、Ｉｄｓ＞１μＡとなりフラグビットメモリセルのドレイン線ＤＬは、０Ｖとなり、インバータ６の出力はＶｄｄとなると同時に取込み信号Ｔｉｍ２が入力され、ラッチ回路４のＱ２出力がＶｄｄにラッチされる。【００４７】
なお、以上においてカレントミラー回路による定電流源が用いられるのは、様々なＩｄｓに対してドレイン線ＤＬの電圧が電源電圧Ｖｄｄ又は０Ｖのいずれかしか取り得ないようにし、判定が確実に行なわれるようにするためである。【００４８】
ここで、フラグビットが正常な消去がされた場合、１回目の１０μＡ判定ではフラグビットメモリセルのドレイン線ＤＬは０Ｖ、ラッチ回路３のＱ１出力はＶｄｄとなり、２回目の1μＡ判定においてもフラグビットメモリセルのドレイン線ＤＬは０Ｖ、ラッチ回路４のＱ２出力はＶｄｄとなり、判定回路２の出力である排他的否定論理和回路５のフラグ読出し判定出力は、論理出力“１”（Ｖｄｄ）となる。【００４９】
また、フラグビットが正常な書込がされた場合、１回目の１０μＡ判定ではフラグビットメモリセルのドレイン線ＤＬはＶｄｄ、ラッチ回路３のＱ１出力は０Ｖとなり、２回目の1μＡ判定においてもフラグビットメモリセルのドレイン線ＤＬはＶｄｄ、ラッチ回路４のＱ２出力は０Ｖとなり、排他的否定論理和回路５のフラグ読出し判定出力は、論理出力“１”（Ｖｄｄ）となる。【００５０】
次に不十分な消去の場合は、メモリセル電流は１μＡ＜Ｉｄｓ＜１０μＡとなり、１回目の１０μＡ判定ではフラグビットメモリセルのドレイン線ＤＬはＶｄｄ、ラッチ回路３のＱ１出力は０Ｖとなり、２回目の１μＡ判定においてはフラグビットメモリセルのドレイン線ＤＬは０Ｖ、ラッチ回路４のＱ２出力はＶｄｄとなり、排他的否定論理和回路５のフラグ読出し判定出力は、論理出力“０”（０Ｖ）となる。【００５１】
また、不十分な書込の場合においても、メモリセル電流は１μＡ＜Ｉｄｓ＜１０μＡとなり、１回目の１０μＡ判定ではフラグビットメモリセルのドレイン線ＤＬはＶｄｄ、ラッチ回路３のＱ１出力は０Ｖとなり、２回目の１μＡ判定においてはフラグビットメモリセルのドレイン線ＤＬは０Ｖ、ラッチ回路４のＱ２出力はＶｄｄとなり、排他的否定論理和回路５のフラグ読出し判定出力は、論理出力“０”（０Ｖ）となる。【００５２】
即ち、正常な消去又は書込がなされた場合においては、１回目と２回目のフラグビット読出においてデータ反転せず、排他的否定論理和回路５のフラグ読出し判定出力は、論理出力“１”（Ｖｄｄ）となり、不十分な（即ち、異常な）消去又は書込の場合は、１回目と２回目のフラグビット読出でデータ反転し、排他的否定論理和回路５のフラグ読出し判定出力は、論理出力“０”（０Ｖ）となる。【００５３】
このフラグビット２回読出のデータを検知して書換データ列が正常か異常かを判定することができる。以上のように、本実施形態のフラグ領域は、従来の電源遮断フラグや識別フラグのような特定の情報を記憶するための領域ではなく、ブロックの消去時には消去の状態、ブロックの書込時には書込の状態にしておき、即ち書換処理の状態を信号として記憶しておき、異なる電流による２回読出で正常、不正常を判定するための領域となっている。ここで、１回目のフラグビットの読出を１０μＡ判定とし、２回目の読出を１μＡ判定としたが、逆に１回目のフラグビットの読出を１μＡ判定とし、２回目の読出を１０μＡ判定としてもよい。【００５４】
また、１０μＡ、１μＡの判定としたが、この値はＥＥＰＲＯＭ仕様又はシステム仕様によって変わるもので、１０μＡ、１μＡに限定されるものではない。【００５５】
また、フラグビットは１ビットに限定されるものではなく、複数ビットにして、それぞれ消去又は書込が不十分かを検出する方法を採用することが可能である。２ビットにした場合のデータフォーマットを図３に示した。【００５６】
図３に示されるフラグａ、ｂは、データと共に消去又は書込されることとなり、消去だけされる場合を考えるとフラグａ、ｂは同時に消去されることとなり、書込だけを考えると、フラグａ、ｂは同時に書込されることとなる。【００５７】
これだけでみるとフラグを２ビットにする意味はないが、消去→書込（消去・書込）の書換が行なわれる場合、データと共に消去された後に書込が行なわれる。通常、データは消去されると全てのビットが情報“１”となり、その後書込され、書込データにより、そのビットが情報“１”（消去状態）のままであったり、“０”（書込状態）に変わったりすることとなる。【００５８】
ここで、書込されるが情報“１”（消去状態）のままになることを書込インヒビットと言い、バイアス条件は図１８Ｂの書込を参照すると、スイッチＴ１のゲートＣｇに１．５Ｖを印加、メモリＴ２のゲートＭｇに１．５Ｖを印加、ソース線Ｓに１．５Ｖ、ドレイン線ＤをＨ−Ｚ（電位を加えないオープン状態）、ウェルＷｅｌｌを−１０．５Ｖに設定することで、メモリセルにチャネルを作り、電子の注入を防ぐことで消去状態を保つことになる。【００５９】
前述した図３のデータフォーマット中のフラグａ、ｂは、書換のときには消去された後に書込がされるが、フラグａは書込インヒビットすることとし、書換終了後に情報は“１”となり、フラグｂは書込することとし、書換終了後に情報は“０”となる。【００６０】
ここで、不十分な消去の後で、正常な書込がされたことを想定すると、フラグａのメモリ電流は、１μＡ＜Ｉｄｓ＜１０μＡとなり、前述したフラグビットの２回読出をするとデータ反転する。しかし、フラグｂのメモリ電流は、Ｉｄｓ＜１μＡとなり２回読出でデータ反転せず正常であることがわかる。このことにより、消去が不十分で書込は正常に行なわれたことがわかり、現状の消去状態である情報“１”が正確に書かれていないことが分かる。【００６１】
次に、消去だけされる場合を考えるとフラグａ、ｂは同時に消去されることとなり、書込だけされる場合を考えると、フラグａ、ｂは同時に書込されることとなる。従って、消去又は書込後の状態はフラグａ、ｂで変わりがない。【００６２】
しかし、連続書込みされる場合は、メモリセルの閾値電圧が上がり過ぎてしまい、次に消去を行なうと、メモリセルの閾値電圧が所定の閾値電圧まで、下がらないことがある。この対策の為に、書込みする前に必ず消去を行うことをする場合もあり、この時には消去→書込みと同じく２ビットのフラグは有効である。【００６３】
すなわち、連続動作（消去→書込み、書込み→消去→書込み等）で書込みを行なう場合においては、２ビットフラグの状態でどこの段階で書込みが失敗したかを推定することが可能である。【００６４】
図４に、本実施形態の半導体集積装置における不揮発性メモリの一例を示す。不揮発性メモリ904は、メモリセル群1001、制御部1002、昇圧部1003、バッファ及びブロック選択部1004、フラグ生成部1005、データ入力バッファ1006、フラグ判定部1007、データ出力バッファ1008を含んで構成される。なお、不揮発性メモリがＥＥＰＲＯＭである場合は、メモリセル群1001がブロック単位に分割されている。各ブロックは、データ領域1010とフラグ領域1011で構成される。ここで言うデータ領域1010は、バイト単位（=8ビット）であり1〜nバイトである。nは整数を示す。【００６５】
対象となるブロックを書き換える場合には、一度対象となるブロックを消去処理することによって、消去状態にしなければならない。消去状態にあるブロックは、書込処理を実行することが可能となる。ここでは、通常一連の動作として処理される消去処理と書込処理の組み合わせを既に述べたように消去・書込処理と表す。【００６６】
まず、対象となるブロックにおいて情報を更新する場合について説明する。目的の情報がデータ入力を通じて、一旦データ入力バッファ1006に蓄えられる。対象となるブロックは、アドレス入力を通じてバッファ及びブロック選択部1004に入力されたブロック指定情報によって選択される。ブロック指定情報はバッファ及びブロック選択部1004によってデコードされ、アサートされたブロック選択信号が出力される。このアサートされたブロック選択信号によってブロックが有効となる。【００６７】
選択されたブロックに対する処理内容は、制御入力によって決定される。消去・書込処理が指定された場合、第一段階として消去処理が行なわれる。このとき、フラグ領域1011には、フラグ生成部1005で生成された消去処理を示す信号（フラグ）が記憶される。例えば、不揮発性メモリの消去状態が論理値“１”となる場合には、論理値“１”を示す信号がフラグ生成部1005で生成される。第二段階として、データ入力バッファ1006に蓄えられている情報がデータ領域1010に書き込まれる。このとき、フラグ領域1011には、フラグ生成部1005で生成された書込処理を示す信号が記憶される。このときには、消去時のフラグの内容とは排他的な信号として、論理値“０”を示す信号がフラグ生成部1005で生成される。上記第一段階の消去処理及び第二段階の書込処理において、対象ブロックのデータとフラグは、同時に処理される。【００６８】
また、不揮発性メモリの各ブロックのフラグ領域は、（１）データ領域に正常にデータが書込みがされた場合、（２）データ領域データが異常に消去または書込された場合、（３）データ領域のデータが正常に消去された場合、の３状態をそのメモリセルのホール注入量、すなわち、閾値電圧に記憶するものであると言える。また、異なる２つの電流値の電流をメモリセルのドレイン線ＤＬに流すことにより、この３状態は識別される。【００６９】
このフラグ領域のフラグは、電源電圧の変動によって発生するデータ領域のデータの異常な消去、書込を判定するものであるため、フラグを書き込むタイミングはデータと同時またはその直後が望ましい。また、この場合の同時とは、同一のクロック信号に従って動作させるという意味であり、信号の遅延程度のずれを許容するという意味である。【００７０】
消去処理、書込処理及び消去・書込処理には、１２Ｖ程度の高い電圧をメモリセルに与える必要があり、昇圧部1003は、この高い電圧を発生して、メモリセルに供給する。また、フラグ領域1011は、データ領域1010が有効になる条件よりも厳しい条件で、書換及び判定が行なわれなければならない。【００７１】
これら、一連の処理は、全て制御部1002が制御する。そのため、昇圧部1005を含めて、動作用クロック信号が必要とるため、クロック入力より動作用クロック信号が入力される。消去処理、書込処理、消去・書込処理では、処理開始から処理終了までの間、制御部1002から動作中を示す信号が出力される。この動作中を示す信号は、目的に応じて、出力形態が異なってもよい。たとえば、レベル信号を応用して、動作中には、それ以外の異なるレベルを出力してもよいし、処理終了時にパルス信号を出力してもよい。必要なければ出力しなくてもよい。【００７２】
また、選択されたブロックに対する処理として、消去処理又は書込処理が独立して指定される場合がある。処理内容として、単独で消去処理が指定され、対象となるブロックの情報を消去する場合には、上記第一段階の消去処理と同じ処理が行なわれる。消去処理だけを行なう場合には、目的の情報をデータ入力バッファ1006に蓄える必要はない。この場合、フラグは論理値“１”が設定される。【００７３】
通常、消去状態のブロックに情報を書き込む場合には、消去処理は不要である。選択されたブロックに対する処理として、単独で書込処理が指定された場合、上記第二段階の書込処理と同じ処理が行なわれる。目的の情報をデータ入力バッファ1006に蓄える必要がある。この場合、フラグは論理値“０”が設定される。【００７４】
次に、対象となるブロックの情報を読み出す場合について説明する。対象となるブロックは、アドレス入力を通じてバッファ及びブロック選択部1004に入力されたブロック指定情報によって選択される。ブロック指定情報はバッファ及びブロック選択部1004によってデコードされ、アサートされたブロック選択信号が出力される。このアサートされたブロック選択信号によってブロックが有効となる。選択されたブロックからの出力データは、一旦データ出力バッファ1008に保持された後、順次読み出される。【００７５】
このとき対象となるブロックのフラグも読み出され、その状態が図２の判定回路２に相当するフラグ判定部1007において判定され、出力される。判定結果として、消去処理完了状態（論理値“１”）、書込処理完了状態（論理値“０”）、それ以外の状態（論理値“１”でもなく論理値“０”でもない値）を明確に表す必要がある。もし、論理値“１”でもなく論理値“０”でもない値を示す状態が出力された場合、その読出より先に行なわれた消去処理又は書込処理が完了していないことを示すことになる。通常は、読出では、消去処理及び書込処理とは異なり、１２Ｖ程度の高い電圧をメモリセルに与える必要がない。従って、昇圧部1003も動作しない。一連の処理は、すべて制御部1002が制御する。対象となるブロックの状態が消去完了状態又は書込完了状態の場合にのみ、ブロックに記憶されている情報が有効となる。【００７６】
次に、非接触ＩＣカード等で、急に通信領域内からはずれて、ＩＣカード内ＬＳＩの電源が瞬断した場合に起こる、ＥＥＰＲＯＭ等の不揮発性メモリの不十分な消去・書込の検出フローを図５Ａに示した。【００７７】
通常、ＥＥＰＲＯＭは、あるデータ列に対して、ＥＣＣ（Error Checking and Correcting）領域を持ち、データの破壊を検出又は修正している。この他に、本発明であるフラグビットを追加することにより、データの破壊と共に、不十分な消去・書込を検出することができる。図５Ａに示す検出フローは、このようにデータ列にＥＣＣを備え、更にフラグビットが追加される場合を対象としている。図５ＢにＥＥＰＲＯＭに記憶されるデータフォーマットの一例を示した。各ブロック（Ｂｌｏｃｋ）は、データ（Ｄａｔａ）、ＥＣＣ、フラグ（Ｆｌａｇ）から成る。例えば、ブロックＸ（Ｂｌｏｃｋ Ｘ）は、データＸ（Ｄａｔａ Ｘ）、ＥＣＣ Ｘ、フラグＸ（Ｆｌａｇ Ｘ）から成る。このデータフォーマット内の Ｆｌａｇ Ａ、…、Ｆｌａｇ Ｘ、Ｆｌａｇ Ｙ、…、Ｆｌａｇ αが図４のフラグ生成部1005で生成される信号が配置される領域を表し、Ｄａｔａ Ａ、…、Ｄａｔａ Ｘ、Ｄａｔａ Ｙ、…、Ｄａｔａ α及び ＥＣＣ Ａ、…、ＥＣＣ Ｘ、ＥＣＣ Ｙ、…、ＥＣＣ αが図４のデータ入力バッファ1006から出力される情報が配置される領域を表す。【００７８】
ＥＥＰＲＯＭが消去・書込実行（Ｅ・Ｗ実行）中（Ｓ１０１）に、電源が断されて、その後に再度パワーオン（Ｓ１０２）されると、ＥＥＰＲＯＭデータ列の読出が開始される（Ｓ１０３）。ここでは、あるデータ列をブロックＸとして以下フローを説明する。【００７９】
ブロックＸのデータＸ (Ｄａｔａ Ｘ) とＥＣＣ Ｘ (ＥＣＣ Ｘ)を読み出し（Ｓ１０４）、ブロックＸのデータが正常であるかどうかをＥＣＣを用いて判別する（Ｓ１０５）。【００８０】
データが破壊されていると判定した場合は、データ消失として上位処理装置等に通知する。又は、読出速度を１／２等に下げて、再度ＥＣＣの読出を行ない（Ｓ１０６）、判別する（Ｓ１１１）。ここで、再度読み出しするのは、データ（料金、プライバシー等）消失による多大な被害がICカード使用者、発行者にかかることも考えられる為、できる限りデータの復活をしようと試みる必要がある。また、読出速度を下げて、データ及びＥＣＣを読み出す意味は、不十分な消去が行なわれている可能性があるからであり、読み出し速度を遅くすることでデータが正常に読める可能性があるからである。すなわち、不十分な消去が行なわれると前述したように、メモリセルのＩｄｓが小さくなり、読出速度が遅くなっている可能性があるからである。なお、ステップＳ１１１で読出速度を下げてもデータが破壊されていると判定した場合は、データ消失として上位処理装置等に通知する。【００８１】
ステップＳ１０５又はＳ１１１でデータがＯＫと判定された場合、フラグビットの読出を行ない、正常な消去・書込かを確認する（Ｓ１０７）。【００８２】
不十分な消去・書込と判定されてＮＧとなった場合、読み出したブロックＸデータとＥＣＣを消去・書込データとしてブロックＸエリアのデータ及びＥＣＣにセットする（Ｓ１０８）。次に、消去・書込を実行し（Ｓ１０９）、正常な消去・書込を行なう。正常な消
去・書込が行なわれたことを確認する為に、ステップＳ１０４に戻ってそれ以降を実行する。【００８３】
ここで、書換回数又は使用年数がオーバーし、メモリセルの劣化により正常な消去・書込が行なわれない場合も考えられるので、ステップＳ１０７→Ｓ１０８→Ｓ１０９→Ｓ１０４の再試行回数については、予め設定しておくことが望ましい。また、再試行回数を超えた場合には、そのブロックは使用できないことが認識される。【００８４】
Ｓ１０７で正常な消去・書込と判定された場合は、次のブロックの読出を行なう（Ｓ１１０）。【００８５】
図５Ａでは、ＥＥＰＲＯＭの消去・書込中の電源断後、パワーオンしたときのＥＥＰＲＯＭ読出データの正当性についての確認フローであったが、通常の消去・書込実行時においても、フラグビットの読出で正常に消去・書込が行なわれたかを確認することが可能である。以下にそのような確認のフローを図６において説明する。【００８６】
あるデータ列（ここではブロックＸ）の消去・書込が実行される（Ｔ１０１）。消去・書込みはＤａｔａ Ｘ、ＥＣＣ Ｘ、Ｆｌａｇ Ｘが同時に消去・書込みされる。消去・書込終了後、ブロックＸに同時に消去・書込されるフラグビット（ここではフラグＸ）を読み出す（Ｔ１０２）。フラグビットを読み出してＯＫであれば次のブロックの消去・書込を実行する（Ｔ１０３）。フラグビットを読み出してＮＧであれば再度ブロックＸの消去・書込を実行する。このフラグビットを読み出してチェックする時に、ＥＣＣを同時に読み出してチェックしてもよい。【００８７】
このようにして正常な消去・書込を行なうことが可能である。但し、書換回数又は使用年数がオーバーし、メモリセルの劣化により正常な消去・書込が行なわれない場合も考えられるので、同一ブロックの消去・書込再試行回数においては、予め設定しておくことが望ましい。また、再試行回数を超えた場合には、そのブロックは使用できないことが認識される。【００８８】
以上は、本発明の中心技術である不揮発性メモリ（ＥＥＰＲＯＭ）の不十分な消去・書込状態を検出する方法について説明した。【００８９】
次に、上記の技術を応用した本実施形態の半導体集積装置について説明する。図７に本実施形態の半導体集積装置を実装した非接触ＩＣカードの一構成例を示す。非接触ＩＣカードは、本実施形態の半導体集積装置である非接触ＩＣカード用ＬＳＩ900にアンテナコイル909を接続した構成となっている。非接触ＩＣカード用ＬＳＩ900は、ＬＳＩ全体を制御・処理するＣＰＵ901を中心に、プログラムや静的なパラメータを記憶しておくＲＯＭ902、動的なワークエリアとして使用されるＲＡＭ903、情報の記憶・保持に使用される不揮発性メモリ904、暗号処理の高速化を目的とする暗号コプロセッサ905、耐タンパ性の向上やチップ誤動作を防止するセキュリティ回路906、チップ全体に電源を供給する電源回路907、非接触による通信や電力受信を実現するＲＦインタフェース908を含んで構成されている。このような構成のＬＳＩ900が同一半導体基板に形成されて、１チップを成す。そして、不揮発性メモリ904に図１〜図６及び後述する図８〜図１０に示す本発明の不揮発性メモリを搭載することにより、非接触ＩＣカードの信頼性を向上することが可能となる。【００９０】
前記した図４において本発明の不揮発性メモリの構成を示したが、この構成におけるメモリセル群1001に以下に示す幾つかのブロック構成を採用することができる。【００９１】
図８は、本発明による不揮発性メモリのメモリセル群1001のブロック1100の構成の一例を示している。メモリセル群1001は、Ｍ個のブロック1100(0)〜1100(m-1)に分割されており、ブロック単位で処理される。ブロック1100は、データ領域1010に記憶されたデータ1101とフラグ領域1011に記憶された書換処理の状態を表すフラグ1102を有している。フラグ1102を設けたことにより、データの信頼性向上が可能となる。【００９２】
図９は、本発明による不揮発性メモリのメモリセル群1001の他のブロック1200の構成を示している。この例は、メモリセル自体の故障や入力／出力バッファの故障等、電源中断以外の障害等による誤りを検出して、更に信頼性を高めるものである。ブロック1200は、データ領域1010に記憶されたデータ1101と、同じくデータ領域1010に記憶された、データ1101の誤り検出を行なうための誤り検出コード1201と、フラグ領域1011に記憶された書換処理の状態を表すフラグ1102を有している。誤り検出コード1201には、データ1101及び誤り検出コード1201自身の誤りを検出することができる符号が割り当てられる。当然、ブロック1200が書込完了状態のときに、目的とする効果が発揮される。完全ではないが、書込未完了状態の検出も可能である。【００９３】
図１０は、本発明による不揮発性メモリのメモリセル群1001の更に他のブロック1300の構成を示している。この例は、メモリセル自体の故障や入力／出力バッファの故障等、電源中断以外の障害等による誤りを検出し、対応可能な範囲の誤りを自分自身で訂正することによって、更に信頼性を高めるものである。ブロック1300は、データ領域1010に記憶されたデータ1101と、同じくデータ領域1010に記憶された、データ1101の誤り検出・訂正を行なうための誤り検出・訂正コード1301と、フラグ領域1011に記憶された書換処理の状態を表すフラグ1102を有している。誤り検出・訂正コード1301には、データ1101及び誤り検出・訂正コード1301自身の誤りを検出し訂正することができる符号が割り当てられる。当然、ブロック1200が書込完了状態のときに、目的とする効果が発揮される。完全ではないが、書込未完了状態の検出・検出も可能である。【００９４】
図１１は、本発明による不揮発性メモリのメモリセル群1001の更に他のブロック1400の構成を示している。この場合、ブロック1400のデータ領域1010に記憶されたデータ1101がユニット単位に分割されており、消去処理及び書込処理及び消去・書込処理は、ブロック単位で行なわれ、読出がユニット単位で行なわれる。特に図示しないが、このような構成は、図９のブロック1200にも適応することができる。この場合、誤り検出コード1201もユニット単位に分割される。更に、図１０のブロック1300にも適応可能である。この場合、誤り検出・訂正コード1301もユニット単位に分割される。【００９５】
以上に説明したように、図７に示す非接触ＩＣカードに実装する半導体集積装置（非接触ＩＣカード用ＬＳＩ）に図１〜図６及び図８〜図１０を用いて説明した本発明の不揮発性メモリを搭載することにより、非接触ＩＣカードの信頼性が大きく向上することが期待される。また、本発明の不揮発性メモリの応用は非接触ＩＣカードにとどまらず、例えば接触／非接触兼用ＩＣカードに対しても可能であり、同様の効果を得ることができる。【００９６】
図１２に接触／非接触ＩＣカードのブロック構成の一例を示す。本構成は、図７に示す非接触ＩＣカードに接触インタフェースを備えたものとなっており、接触／非接触ＩＣカード用ＬＳＩ1700にアンテナコイル1709が接続されている。接触／非接触ＩＣカード用ＬＳＩ1700は、ＬＳＩ全体を制御・処理するCPU1701を中心に、プログラムや静的なパラメータを記憶しておくＲＯＭ1702、動的なワークエリアとして使用されるＲＡＭ1703、情報の記憶・保持に使用される不揮発性メモリ1704、暗号処理の高速化を目的とする暗号コプロセッサ1705、耐タンパ性の向上やチップ誤動作を防止するセキュリティ回路1706、チップ全体に電源を供給する電源回路1707、非接触による通信や電力受診を実現するＲＦインタフェース1708、接触による通信と電力供給を実現する接触インタフェース1710及び接触端子1711を含んで構成されている。【００９７】
不揮発性メモリ1704に、本発明による不揮発性メモリが採用される。非接触ＩＣカードと同様に、ＩＣカードに一次電池や二時電池等の電源手段を実装することができないため、通常、接触／非接触兼用ＩＣカードの電源は、非接触動作時には、非接触ＩＣカード用リーダライタから受信するキャリア信号から情報と共に抽出され、接触動作時には、ＩＣカード用リーダライタ（図示せず）から直接供給される。非接触動作時、カードが、非接触ＩＣカード用リーダライタの通信領域の外に位置する場合や、接触ＩＣカード用リーダライタからの電力供給が切断された場合に、電力が無い状態となってしまう。従って、情報を記憶しておくために、記憶するための電力が不要な不揮発性メモリを搭載することが必須条件となる。【００９８】
更に、本発明は、上記非接触ＩＣカードや接触／非接触兼用ＩＣカードを搭載した携帯電話機などの携帯情報端末に適用することができ、同様の効果を得ることができる。【００９９】
図１３に、接触／非接触兼用ＩＣカードを搭載した携帯電話機のブロック構成の一例を示す。携帯電話機1600は、電波の送信／受信を行なうアンテナ1601、無線通信処理を行なうＲＦ部1602、通信信号の変調／復調を行なう変復調部1603、情報の符号化／復号化を行なうコーデック部1604、マイクロホン1605、スピーカ1606、各種パラメータや情報等を記憶しておく不揮発性メモリ1607、電力を供給するバッテリ1608、各種操作を指示するキー操作部1609、表示を行なう表示部1610及びＩＣカードインタフェース1611を含んで構成される。そして、接触／非接触兼用ＩＣカード1700がＩＣカードインタフェース1611を介して接続される。また、ＲＦ部1602、変復調部1603及びコーデック部1604によってアンテナ1601を介して外部と通信を行なうための通信回路1612が構成される。【０１００】
ＩＣカード1700は、通常、非接触動作時には、携帯電話機とは独立に外部の非接触ＩＣカード用のリーダライタからのコマンドに従って動作する。また、接触動作時は、携帯電話機からのコマンドに従って動作する。例えば、電子乗車券を例にとると、発行処理が携帯電話機経由の接触動作で行なわれ、乗車券使用が非接触動作で行なわれる。この場合にも、発行処理中に携帯電話機のバッテリ切れが起きた場合や、乗車券使用時にＩＣカードが外部の非接触ＩＣカード用リーダライタの通信領域の外に急に移動してしまった場合に、処理中に上記電力が無い状態が発生する。この例においても、本発明の不揮発性メモリを採用することにより、搭載されている接触／非接触兼用ＩＣカード1700の信頼性を向上することができ、更にこれを搭載する携帯電話機1600の信頼性を向上することができる。【０１０１】
なお、上記したように携帯電話機1600本体にも不揮発性メモリ1607が実装されている。この不揮発性メモリ1607に本発明の不揮発性メモリを採用すれば、バッテリ切れ等で発生する電力の切断等に対して、携帯電話機1600の信頼性を向上することが可能となる。
【図面の簡単な説明】
【０１０２】
【図１】本発明の実施形態におけるデータフォーマットを説明するための図。
【図２】本発明に係る半導体集積回路の実施形態を説明するための回路図。
【図３】本発明の実施形態における別のデータフォーマットを説明するための図。
【図４】本発明の実施形態における不揮発性メモリの一例を説明するための構成図。
【図５Ａ】本発明の実施形態における不十分な消去・書込の検出を説明するためのフローチャート。
【図５Ｂ】図５Ａに示したフローチャートに従って検出を行なう場合のデータフォーマットを説明するための図。
【図６】本発明の実施形態においてフラグビットを使用して行なう消去・書込を説明するためのフローチャート。
【図７】本発明の半導体集積装置を実装した非接触兼用ＩＣカードの例を説明するための構成図。
【図８】本発明の実施形態における不揮発性メモリのメモリセルのブロック例を説明するための構成図。
【図９】本発明の実施形態における不揮発性メモリのメモリセルの他のブロック例を説明するための構成図。
【図１０】本発明の実施形態における不揮発性メモリのメモリセルの更に他のブロック例を説明するための構成図。
【図１１】本発明の実施形態における不揮発性メモリのメモリセルの更に他のブロック例を説明するための構成図。
【図１２】本発明の半導体集積装置を実装した接触／非接触兼用ＩＣカードの例を説明するための構成図。
【図１３】本発明の半導体集積装置を実装した接触／非接触兼用ＩＣカードが接続される携帯電話機の例を説明するための構成図。
【図１４】不揮発性メモリを搭載した非接触ＩＣカードの例を説明するための構成図。
【図１５Ａ】リーダライタから非接触ＩＣカードへ放射される電磁波を示す図。
【図１５Ｂ】非接触ＩＣカードにおける電磁波の磁界強度を示す曲線図。
【図１５Ｃ】非接触ＩＣカードが使用可能な通信領域を説明するための図。
【図１６】リーダライタから放射される電磁波によるキャリア信号の例を示す図。
【図１７】非接触ＩＣカードが通信領域を横切って移動する状況を説明するための図。
【図１８Ａ】ＭＯＮＯＳ型ＥＥＰＲＯＭの消去時における動作バイアスの例を示す図。
【図１８Ｂ】ＭＯＮＯＳ型ＥＥＰＲＯＭの書込時における動作バイアスの例を示す図。
【図１８Ｃ】ＭＯＮＯＳ型ＥＥＰＲＯＭの読出時における動作バイアスの例を示す図。
【図１９】ＭＯＮＯＳメモリセルの閾値電圧Ｖｔと読出電流Ｉｄｓの関係を示す曲線図。
【図２０】メモリセルの使用年数におけるＶｔ劣化を示す図。
【図２１】不十分な消去・書込が起こったときのメモリセルＶｔを説明するための図。
【符号の説明】
【０１０３】
１…選択されたメモリセル、２…判定回路、３，４…ラッチ回路、５…排他的否定論理和回路、６…インバータ、900…非接触ＩＣカード用ＬＳＩ、901…ＣＰＵ、902…ＲＯＭ、903…ＲＡＭ、904，1704…不揮発性メモリ、905…暗号コプロセッサ、906…セキュリティ回路、907…電源回路、908…ＲＦインタフェース、909…アンテナコイル、1001…メモリセル群、1002…制御部、1003…昇圧部、1004…バッファ及びブロック選択部、1005…フラグ生成部、1006…データ入力バッファ、1007…フラグ判定部、1008…データ出力バッファ、1100…ブロック、1010…データ領域、1011…フラグ領域、1600…携帯電話機、1700…接触／非接触兼用ＩＣカード用ＬＳＩ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
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