(57)【要約】【課題】多層構造の半導体装置を製造する製造プロセスに基づいて、複数層のレイアウトデータを検証するレイアウト検証処理のプロセスを適宜変更し、レイアウト検証処理の負担を軽減し、レイアウトデータの品質を向上させる半導体集積回路のレイアウト作成装置及びレイアウト作成方法を提供する。【解決手段】半導体集積回路のレイアウト作成装置は、論理回路図設計部と、レイアウトデータ作成部と、論理接続検証部と、デザインルール検証部と、層間レイアウト検証部と、レイアウトデータを出力するデータ出力部と、多層構造の前記半導体集積回路をチップ化する際の製造プロセスに基づいて、前記論理接続検証部、前記デザインルール検証部、及び前記層間レイアウト検証部において実行される検証処理のプロセスを設定する検証プロセス設定部と、を備える。【選択図】図１
2009146054.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の仕様情報に基づいて論理回路図を設計する論理回路図設計部と、
設計した前記論理回路図に基づいて多層構造の半導体集積回路の層毎にレイアウトデータを作成するレイアウトデータ作成部と、
作成した前記層毎のレイアウトデータから素子及び素子間の接続の情報を抽出し、前記論理回路図の情報と抽出した前記素子の情報及び前記素子間の接続の情報とが一致するか否かを検証し、その結果を生成する論理接続検証部と、
前記論理接続検証部において抽出した前記素子及び前記素子間の接続の情報に基づいて、作成した前記層毎のレイアウトデータが前記半導体集積回路の仕様情報から抽出したデザインルールに違反しているか否かを検証して、その検証結果を生成するデザインルール検証部と、
複数の前記層毎のレイアウトデータのうち異なる層のレイアウトデータ間の前記素子の位置及び前記素子間の接続位置を比較して、前記素子の位置及び前記素子間の接続位置の位置ずれを検証して、その検証結果を生成する層間レイアウト検証部と、
前記レイアウトデータ作成部により作成したレイアウトデータを出力するデータ出力部と、
前記多層構造の半導体集積回路をチップ化する際の製造プロセスに基づいて、前記論理接続検証部、前記デザインルール検証部、及び前記層間レイアウト検証部において実行される検証処理のプロセスを設定する検証プロセス設定部と、
を備えること特徴とする半導体集積回路のレイアウト作成装置。
【請求項２】
前記検証プロセス設定部は、前記多層構造の半導体集積回路をチップ化する際の製造プロセスに基づいて、前記検証処理の対象となる前記複数の層毎のレイアウトデータを分割する層を設定し、当該分割した層に応じて前記検証処理のプロセスを設定することを特徴とする請求項１記載の半導体集積回路のレイアウト作成装置。
【請求項３】
前記検証プロセス設定部は、前記多層構造の半導体集積回路をチップ化する際の製造プロセスに基づいて、前記論理接続検証部及び前記デザインルール検証部において実行される検証処理と、前記層間レイアウト検証部において実行される検証処理の順序を変更することを特徴とする請求項１記載の半導体集積回路のレイアウト作成装置。
【請求項４】
前記検証プロセス設定部は、前記多層構造の半導体集積回路をチップ化する際の製造プロセスに基づいて、前記論理接続検証部、前記デザインルール検証部、及び前記層間レイアウト検証部において実行される検証処理のプロセス中に抽出されるエラー箇所レポートの出力タイミングを設定することを特徴とする請求項１乃至３のいずれか一に記載の半導体集積回路のレイアウト作成装置。
【請求項５】
半導体集積回路の仕様情報に基づいて論理回路図を設計する工程と、
設計した前記論理回路図に基づいて多層構造の半導体集積回路の層毎にレイアウトデータを作成する工程と、
作成した前記層毎のレイアウトデータから素子及び素子間の接続の情報を抽出し、前記論理回路図の情報と抽出した前記素子の情報及び前記素子間の接続の情報とが一致するか否かを検証し、その結果を生成する工程と、
前記論理接続検証部において抽出した前記素子及び前記素子間の接続の情報に基づいて、作成した前記層毎のレイアウトデータが前記半導体集積回路の仕様情報から抽出したデザインルールに違反しているか否かを検証して、その検証結果を生成する工程と、
複数の前記層毎のレイアウトデータのうち異なる層のレイアウトデータ間の前記素子の位置及び前記素子間の接続位置を比較して、前記素子の位置及び前記素子間の接続位置の位置ずれを検証して、その検証結果を生成する工程と、
前記レイアウトデータ作成部により作成したレイアウトデータを出力する工程と、
前記多層構造の半導体集積回路をチップ化する際の製造プロセスに基づいて、前記論理接続検証部、前記デザインルール検証部、及び前記層間レイアウト検証部において実行される検証処理のプロセスを設定する工程と、
を有すること特徴とする半導体集積回路のレイアウト作成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のレイアウトを作成する際のレイアウト作成装置及びレイアウト作成方法に関する。
【背景技術】
【０００２】
半導体集積回路の設計段階においては、回路の仕様情報に基づいて論理回路図を設計し、この論理回路図に基づいてレイアウトデータを作成する。この作成したレイアウトデータについて、設計者が意図した設計ルールどおりに正しく設計されたか否かの検証（以下「レイアウトチェック」と言う。）が行われる。
【０００３】
レイアウトチェックは、製造装置の制約から決まる幾何学的なデザインルールに違反していないか否かを検証するＤＲＣ（Ｄｅｓｉｇｎ  Ｒｕｌｅ  Ｃｈｅｃｋｉｎｇ）、論理回路図設計段階で作られた素子及び素子間の接続の情報がレイアウトデータにおいて正しく実現されているか否かを検証するＬＶＳ（Ｌａｙｏｕｔ  Ｖｅｒｓｕｓ  Ｓｃｈｅｍａｔｉｃ）、論理回路図の電気的な接続を検証するＥＲＣ（Ｅｌｅｃｔｒｉｃ  Ｒｕｌｅ  Ｃｈｅｃｋ）等のＥＤＡ（Ｅｌｅｃｔｒｏｎｉｃ  Ｄｅｓｉｇｎ  Ａｕｔｏｍａｔｉｏｎ）ツールを用いて行われる。このＤＲＣ、ＬＶＳ等による検証でエラーが検出されなくなって初めてレイアウトデータが完成する。
【特許文献１】特開平３−１７１６４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、多層構造の半導体装置を製造する製造プロセスに基づいて、複数層のレイアウトデータを検証するレイアウト検証処理のプロセスを適宜変更し、レイアウト検証処理の負担を軽減し、レイアウトデータの品質を向上させる半導体集積回路のレイアウト作成装置及びレイアウト作成方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施の形態に係る半導体集積回路のレイアウト作成装置は、
半導体集積回路の仕様情報に基づいて論理回路図を設計する論理回路図設計部と、
設計した前記論理回路図に基づいて多層構造の半導体集積回路の層毎にレイアウトデータを作成するレイアウトデータ作成部と、
作成した前記層毎のレイアウトデータから素子及び素子間の接続の情報を抽出し、前記論理回路図の情報と抽出した前記素子の情報及び前記素子間の接続の情報とが一致するか否かを検証し、その結果を生成する論理接続検証部と、
前記論理接続検証部において抽出した前記素子及び前記素子間の接続の情報に基づいて、作成した前記層毎のレイアウトデータが前記半導体集積回路の仕様情報から抽出したデザインルールに違反しているか否かを検証して、その検証結果を生成するデザインルール検証部と、
複数の前記層毎のレイアウトデータのうち異なる層のレイアウトデータ間の前記素子の位置及び前記素子間の接続位置を比較して、前記素子の位置及び前記素子間の接続位置の位置ずれを検証して、その検証結果を生成する層間レイアウト検証部と、
前記レイアウトデータ作成部により作成したレイアウトデータを出力するデータ出力部と、
前記多層構造の半導体集積回路をチップ化する際の製造プロセスに基づいて、前記論理接続検証部、前記デザインルール検証部、及び前記層間レイアウト検証部において実行される検証処理のプロセスを設定する検証プロセス設定部と、を備える。
【０００６】
本発明の実施の形態に係る半導体集積回路のレイアウト作成方法は、
半導体集積回路の仕様情報に基づいて論理回路図を設計する工程と、
設計した前記論理回路図に基づいて多層構造の半導体集積回路の層毎にレイアウトデータを作成する工程と、
作成した前記層毎のレイアウトデータから素子及び素子間の接続の情報を抽出し、前記論理回路図の情報と抽出した前記素子の情報及び前記素子間の接続の情報とが一致するか否かを検証し、その結果を生成する工程と、
前記論理接続検証部において抽出した前記素子及び前記素子間の接続の情報に基づいて、作成した前記層毎のレイアウトデータが前記半導体集積回路の仕様情報から抽出したデザインルールに違反しているか否かを検証して、その検証結果を生成する工程と、
複数の前記層毎のレイアウトデータのうち異なる層のレイアウトデータ間の前記素子の位置及び前記素子間の接続位置を比較して、前記素子の位置及び前記素子間の接続位置の位置ずれを検証して、その検証結果を生成する工程と、
前記レイアウトデータ作成部により作成したレイアウトデータを出力する工程と、
前記多層構造の半導体集積回路をチップ化する際の製造プロセスに基づいて、前記論理接続検証部、前記デザインルール検証部、及び前記層間レイアウト検証部において実行される検証処理のプロセスを設定する工程と、を有する。
【発明の効果】
【０００７】
本発明よれば、多層構造の半導体装置を製造する際に、各層のレイアウトデータに対して適用するＤＲＣ及びＬＶＳによるレイアウト検証処理に加えて、隣接する層同士のマスク作成データに対してＬＶＬによるレイアウト検証処理を適用して、レイアウト検証処理の確度を向上させ、レイアウト設計データの品質を更に向上させる半導体集積回路のレイアウト作成装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態に係る半導体集積回路のレイアウト作成装置及びレイアウト作成方法について、図面を参照しながら詳細に説明する。なお、実施形態においては、本発明の実施の形態に係る半導体集積回路のレイアウト作成装置及びレイアウト作成方法の例を示しており、本発明の実施の形態に係る半導体装置のレイアウト作成装置及びレイアウト作成方法は、それら実施形態に限定されるわけではない。
【０００９】
（第１の実施の形態）
本第１の実施の形態では、多層構造の半導体装置の製造において、層毎に作成するレイアウトデータのうち、隣接する２つの層のレイアウトデータに対してＬＶＬ（Ｌａｙｏｕｔ  Ｖｅｒｓｕｓ  Ｌａｙｏｕｔ）によるレイアウト検証処理を実行し、レイアウト検証後のレイアウトデータに対してＤＲＣ及びＬＶＳによるレイアウト検証処理を実行し、これらのレイアウト検証処理を複数の層毎に分割して実行する場合を説明する。
【００１０】
図１は、本発明の第１の実施の形態に係るレイアウト作成装置の構成例を示すブロック図である。本第１の実施の形態に係るレイアウト作成装置２０は、図１に示すとおり、半導体集積回路の仕様情報１０に基づいて論理回路図を設計する論理回路図設計部３０と、論理回路図設計部３０により設計された論理回路図の情報に基づいてレイアウトデータを作成するレイアウトデータ作成部４０と、レイアウトデータ検証部５０と、検証プロセス設定部８０と、データ入出力部（データ出力部）９０と、を備える。また、レイアウト作成装置２０の外部には、隣接する２つの層のレイアウトデータ間のＬＶＬを実行するＬＶＬ検証部（層間レイアウト検証部）１００と、レイアウトデータからフォトマスク製造用のマスク作成データを作成するマスク作成データ作成部１１０と、ＬＶＬを実行後の各層のマスク作成データに基づいて各層のフォトマスクを製造するフォトマスク製造装置１２０と、製造された各層のフォトマスクに基づいて半導体装置を製造する半導体装置製造装置１３０と、を備える。
【００１１】
また、レイアウトデータ検証部５０は、ＬＶＳ検証部（論理接続検証部）６０及びＤＲＣ検証部（デザインルール検証部）７０を備える。
【００１２】
ＬＶＳ検証部６０は、ＬＶＳを実行し、レイアウトデータからゲートレベルの接続情報を復元し、さらにゲートレベルの接続情報をトランジスタレベルの接続情報へ変換した後、このトランジスタレベルの接続情報と論理回路図の情報とが一致するか否かを照合確認する。
【００１３】
ＤＲＣ検証部７０は、ＤＲＣを実行し、レイアウトデータから検証すべき図形の幅、２つの図形間の距離、およびある図形が他の図形の内部に包含される場合の規格値（許容最小・最大間隔値）等のデザインルールを認識し、レイアウトデータの図形の幅やスペースがデザインルールを満たしているか否かを判定する。
【００１４】
検証プロセス設定部８０は、多層構造の半導体装置をチップ化する際の製造プロセスに基づいて、ＬＶＳ検証部６０、ＤＲＣ検証部７０、及びＬＶＬ検証部１００において実行される検証処理のプロセスを設定し、その設定情報をＬＶＳ検証部６０、ＤＲＣ検証部７０、及びＬＶＬ検証部１００に設定する機能を有する。例えば、検証プロセス設定部８０は、検証処理の対象となる複数の層毎のレイアウトデータを分割する層を設定し、当該分割した層に応じて検証処理のプロセスを設定し、検証処理のプロセス中に抽出されるエラー箇所レポートの出力タイミング等を設定する。
【００１５】
ＬＶＬ検証部１００は、隣接する２つの層のレイアウトデータ間のＬＶＬを実行した際に、エラー箇所を抽出した場合は、そのエラー箇所レポートをデータ入出力部９０に出力する。データ入出力部９０は、レイアウトデータ作成部４０から入力されるレイアウトデータをＬＶＬ検証部１００に出力し、ＬＶＬ検証部１００から入力されるエラー箇所レポートをレイアウトデータ作成部４０に出力する入出力処理を実行する。
【００１６】
次に、本第１の実施の形態のレイアウト作成装置２０において実行されるレイアウトデータ作成処理について、図２に示すフローチャートと、図３及び図４に示すレイアウトの一例を参照して説明する。なお、図２に示すフローチャートにおいて、ＬＶＳ検証部６０、ＤＲＣ検証部７０、及びＬＶＬ検証部１００により実行される各レイアウト検証処理のプロセス（エラー箇所レポートの出力タイミングも含む）は、検証プロセス設定部８０により予め設定された設定情報に基づくものである。
【００１７】
まず、半導体集積回路仕様情報に基づいて半導体集積回路の仕様を決定し(ステップＳ１０１)、論理回路図設計部３０は、この仕様に基づいて回路図を作成する(ステップＳ１０２)。次いで、レイアウトデータ作成部４０は、作成された回路図を実際の多層構造Ｎのチップデータとして作成する為に、各層に対応するレイアウトデータＮ（但し、Ｎ＝１，２，３，・・・，Ｎ−１，Ｎを含む）を作成する(ステップＳ１０３)。レイアウトデータ作成部４０は、作成したＮ層分のレイアウトデータのうち、第１の層まで（例えば、図３に示すｐｏｌｙ層１１及び拡散層１２を含む１層目まで）を含む複数層のレイアウトデータをデータ入出力部９０に出力する。この第１の層までのレイアウトデータは、データ入出力部９０からＬＶＬ検証部１００に出力される。
【００１８】
なお、この場合、半導体集積回路をチップ化する際の製造プロセスに基づいて、検証処理のプロセスを分割する第１の層として図３に示すｐｏｌｙ層１１及び拡散層１２を含む１層目までとしている。この検証処理のプロセスを分割する層は、検証プロセス設定部８０により設定される。すなわち、少なくとも、ｐｏｌｙ層１１及び拡散層１２間のＬＶＬ検証処理と、ｐｏｌｙ層１１及び拡散層１２の層毎にＤＲＣ検証処理を先行して行い、エラー箇所を抽出しておけば、配線に関する層がレイアウトの検証対象に含まれていないため、ＬＶＳ検証処理及び配線層のＤＲＣ検証処理を省略することが可能になる。
【００１９】
ステップＳ１０３において作成された多層構造の半導体集積回路のレイアウトの一例を図３に示す。図３は、半導体集積回路としてフラッシュメモリを適用した場合のメモリトランジスタ領域のレイアウトを示す平面図である。このメモリトランジスタ領域には、ｐｏｌｙ層１１と、拡散層１２と、を含む１層目のレイアウト（実線）と、配線層Ａ１３と、配線層Ｂ１４と、コンタクト層１５と、を含む２層目のレイアウト（実線及び点線）と、が含まれる。この場合、１層目のレイアウトに基づいて作成される１層目のマスク作成データ１と、２層目のレイアウトに基づいて作成される２層目のマスク作成データ２とを用いて、１層目の半導体集積回路と２層目の半導体集積回路が製造される。その後、１層目の半導体集積回路の上層に２層目の半導体集積回路が重ね合わされて、拡散層１２の形成位置に配線層Ａ１３、配線層Ｂ１４及びコンタクト層１５が接続される構成である。図３は、１層目のレイアウトに基づいてｐｏｌｙ層１１と拡散層１２までのレイアウトデータを完成させ、その上層に次に作成されるべき２層目のレイアウトデータのイメージを示している。
【００２０】
図４は、２層目のレイアウトに基づいて配線層Ａ１３と、配線層Ｂ１４と、コンタクト層１５までを完成させたレイアウトデータと、その下層に図３の１層目のレイアウトデータのイメージを示している。図３及び図４に示すように、多層構造の半導体集積回路を下の層のマスクから完成させていく場合、先に作成した下層のマスク作成データと、隣接する上層のマスク作成データを比較して、下層の位置が移動していないことを確認する必要がある。このため、本第１の実施の形態では、後述するＬＶＬによるレイアウト検証処理を図１のＬＶＬ検証部１００において実行する。
【００２１】
図４に示す１層目と２層目の各レイアウトを重ね合わせた例では、１層目のレイアウトが図３に示した１層目のレイアウトとは異なる位置になっている。この場合、図３の１層目のレイアウトのままでは、２層目の配線層Ａ１３、配線層Ｂ１４及びコンタクト層Ａ１５を接続することは不可能である。すなわち、１層目のレイアウト及び２層目のレイアウトは、各層内のレイアウトだけをＤＲＣ及びＬＶＳでレイアウトチェックした場合は、エラー箇所が抽出されず、各層を重ね合わせた際に層間接続にエラー箇所が発生する可能性が有ることを示唆している。このため、本第１の実施の形態では、隣接する各層のレイアウトデータ間で後述するＬＶＬ処理を実行する必要がある。
【００２２】
次に、図２に戻り、ステップＳ１０４以降の処理について説明する。ステップＳ１０４において、ＬＶＬ検証部１００は、レイアウトデータ作成部４０から入力された１層目の各レイアウトデータを保持し、その各レイアウトデータが第１の層まで（１層目まで）に含まれるレイアウトデータかを判定する。第１の層までに含まれるレイアウトデータである場合は(ステップＳ１０４：Ｙｅｓ)、ステップＳ１０５に移行する。また、第１の層までに含まれないレイアウトデータである場合は(ステップＳ１０４：Ｎｏ)、ステップＳ１０９に移行する。
【００２３】
ステップＳ１０５において、ＬＶＬ検証部１００は、保持した１層目に含まれる各レイアウトデータのうち、下層のレイアウトデータ（ｐｏｌｙ層１１）と上層のレイアウトデータ（拡散層１２）のＬＶＬ比較処理を実行する。このＬＶＬ比較処理では、下層のレイアウトデータと上層のレイアウトデータの差分を出力し、この差分から１層目のレイアウトデータの位置が移動していないか否かを検証し、エラー箇所の有無を判定する。ＬＶＬ検証部１００がエラー有りと判定したレイアウトデータは、そのエラー箇所レポートを保持する(ステップＳ１０６)。
【００２４】
続いて、ステップＳ１０５において、ＬＶＬ検証部１００は、１層目に含まれるレイアウトデータ間のＬＶＬ比較処理において、エラー無しと判定した場合は、そのＬＶＬ比較処理が終了した各レイアウトデータをデータ入出力部９０に出力する。
【００２５】
ステップＳ１０５においてＬＶＬ比較処理が終了した各レイアウトデータは、データ入出力部９０からレイアウトデータ作成部４０に出力される。更に、レイアウトデータ作成部４０に入力された各レイアウトデータは、ＤＲＣ検証部７０に出力されて、ステップＳ１０７においてＤＲＣによるレイアウト検証処理が実行される。
【００２６】
次に、ステップＳ１０７において、ＤＲＣ検証部７０は、まず、図３に示した１層目に含まれるｐｏｌｙ層１１及び拡散層１２の各レイアウトデータから素子及び配線に関わる図形を抽出し、各図形に対して１つ又は複数のデザインルールを選択してＤＲＣを実行して、エラー箇所の有無を判定する。
【００２７】
ステップＳ１０７において、ＤＲＣ検証部７０は、１層目の各レイアウトデータに対するＤＲＣを実行した結果、エラー有りと判定したレイアウトデータ（ｐｏｌｙ層１１及び拡散層１２の一方又は双方）は、そのエラー箇所レポートを保持する(ステップＳ１０８)。また、ＤＲＣ検証部７０は、１層目に含まれる各レイアウトデータに対するＤＲＣを実行した結果、エラー無しと判定し、ＤＲＣを終了した場合は、残りの最終Ｎ層までに含まれる各レイアウトデータに対するレイアウト検証処理への移行を指示する処理移行指示信号をレイアウトデータ作成部４０に出力する。
【００２８】
レイアウトデータ作成部４０は、処理移行指示信号が入力されると、第１の層から最終Ｎ層まで（例えば、図３に示す配線層Ａ１３，Ｂ１４及びコンタクト層１５を含む２層目まで）に含まれる各レイアウトデータをデータ入出力部９０に出力する。この２層目に含まれる各レイアウトデータは、データ入出力部９０からＬＶＬ検証部１００に出力される。ステップＳ１０４において、ＬＶＬ検証部１００は、レイアウトデータ作成部４０から入力された２層目の各レイアウトデータを保持し、その各レイアウトデータが第１の層までに含まれるレイアウトデータかを判定する。第１の層までに含まれるレイアウトデータでない場合、すなわち、第１の層から最終Ｎ層までに含まれるレイアウトデータである場合は(ステップＳ１０４：Ｎｏ)、ステップＳ１０９に移行する。
【００２９】
ステップＳ１０９において、ＬＶＬ検証部１００は、保持した２層目に含まれる各レイアウトデータ（図３の配線層Ａ１３，Ｂ１４及びコンタクト層１５の各レイアウトデータ）に対して、上記ステップＳ１０５と同様のＬＶＬ比較処理を繰り返し実行する。そして、ＬＶＬ検証部１００は、ＬＶＬ比較処理の結果、エラー有りと判定した場合は、エラー箇所レポートを保持し(ステップＳ１１０)、そのＬＶＬ比較処理が終了した２層目の各レイアウトデータをデータ入出力部９０に出力する。また、ＬＶＬ検証部１００は、２層目に含まれるレイアウトデータ間のＬＶＬ比較処理において、エラー無しと判定した場合は、そのＬＶＬ比較処理が終了した各レイアウトデータをデータ入出力部９０に出力する。
【００３０】
ＬＶＬ比較処理が終了した各レイアウトデータは、データ入出力部９０からレイアウトデータ作成部４０に出力される。更に、レイアウトデータ作成部４０に入力された各レイアウトデータは、ＤＲＣ検証部７０とＬＶＳ検証部６０に出力されて、ステップＳ１１１においてＤＲＣとＬＶＳによるレイアウト検証処理が実行される。
【００３１】
次に、ステップＳ１１１において、ＤＲＣ検証部７０は、図３に示した２層目に含まれる配線層Ａ１３，Ｂ１４及びコンタクト層１５の各レイアウトデータから素子及び配線に関わる図形を抽出し、各図形に対して１つ又は複数のデザインルールを選択してＤＲＣを実行して、エラー箇所の有無を判定する。また、ステップＳ１１１において、ＬＶＳ検証部６０は、各レイアウトデータに対してＬＶＳを実行する。ＬＶＳ検証部６０は、配線層Ａ１３，Ｂ１４及びコンタクト層１５の各レイアウトデータからゲートレベルの接続情報を復元して、さらにゲートレベルの接続情報をトランジスタレベルの接続情報へ変換した後、このトランジスタレベルの接続情報と論理回路図の情報とが一致するか否かを照合確認して、エラー箇所の有無を判定する。
【００３２】
ステップＳ１１１において、ＤＲＣ検証部７０及びＬＶＳ検証部６０は、各レイアウトデータに対するＤＲＣ及びＬＶＳを実行した結果、双方又は一方がエラー有りと判定したレイアウトデータ（配線層Ａ１３，Ｂ１４、コンタクト層１５の何れか１つ、又は２つ、又は全て）は、そのエラー箇所レポートとともにエラー箇所レポート出力指示をレイアウトデータ作成部４０に出力する。このエラー箇所レポート出力指示は、レイアウトデータ作成部４０からデータ入出力部９０を介してＬＶＬ検証部１００に出力される。ＬＶＬ検証部１００は、エラー箇所レポート出力指示が入力されると、先に保持したエラー箇所のレポートをデータ入出力部９０に出力する。このエラー箇所レポートは、データ入出力部９０を介してレイアウトデータ作成部４０に出力される。したがって、本第１の実施の形態では、ＬＶＬ検証部１００において判定されたエラー箇所と、ＤＲＣ検証部７０及びＬＶＳ検証部６０において判定されたエラー箇所が、一括してエラー箇所レポートとしてレイアウトデータ作成部４０に出力される(ステップＳ１１２)。
【００３３】
次に、レイアウトデータ作成部４０は、エラー箇所レポートを確認して、上記１層目、２層目に含まれる各レイアウトデータのエラー箇所を修正する(ステップＳ１１３)。以後、エラー箇所が無くなるまで、ステップＳ１０３〜ステップＳ１１３の処理を繰り返し実行する。この場合、レイアウトデータ作成部４０は、エラー箇所レポートを確認し、該当する層のレイアウトデータを修正する(ステップＳ１１３)。したがって、ＬＶＬ比較処理により下層のレイアウトデータにエラー箇所が有ることが判定された場合、上層のレイアウトデータとの相対位置が適合するようにレイアウトデータを修正することが可能になる。すなわち、例えば、図４に示した１層目のレイアウトデータの拡散層１２の位置を、２層目のレイアウトデータの配線層Ａ１３、配線層Ｂ１４及びコンタクト層１５の位置と合うように修正することが可能になる。
【００３４】
そして、エラー箇所が無くなるまで、ステップＳ１０３〜ステップＳ１１３の処理を繰り返し実行し、ステップＳ１０５、ステップＳ１０７、ステップＳ１０９、及びステップＳ１１１において、全ての層のレイアウトデータがエラー無しと判定されると、１層目から最終Ｎ層までのＮ層分のレイアウトデータが完成し(ステップＳ１１４)、Ｎ層分のチップデータが完成する(ステップＳ１１５)。レイアウトデータ作成部４０は、完成したＮ層分のチップデータをデータ入出力部９０に出力する。Ｎ層分のチップデータは、データ入出力部９０からマスク作成データ作成部１１０に出力される。
【００３５】
次に、マスク作成データ作成部１１０は、Ｎ層分のチップデータに基づいて、各層に対応するマスク作成データ１〜Ｎを作成する(ステップＳ１１６)。次に、マスク作成データ作成部１００は、全ての層のマスク作成データの作成が終了したか否かを判定する(ステップＳ１１７)。全ての層のマスク作成データの作成が終了していないと判定した場合は(ステップＳ１１７：Ｎｏ)、次の層のレイアウトデータ作成指示をデータ入出力部９０に出力する。このレイアウトデータ作成指示は、データ入出力部９０からレイアウトデータ作成部４０に出力される。この場合、上記ステップＳ１０３〜ステップＳ１１５の処理を再度実行する。また、マスク作成データ作成部１００は、全ての層のマスク作成データの作成が終了している場合は(ステップＳ１１７：Ｙｅｓ)、全てのマスク作成データＮをフォトマスク製造装置１２０に出力する。したがって、上記ステップＳ１０３〜ステップＳ１１７の処理を繰り返し実行することにより、隣接する層のレイアウトデータ同士にＬＶＬを適用してレイアウト検証処理を実行した後、そのレイアウト検証後のレイアウトデータに対してＤＲＣ、ＬＶＳを適用してレイアウト検証処理を実行することが可能である。また、全Ｎ層のレイアウトデータを、第１の層まで（１層目まで）のレイアウトデータに対してＬＶＬを適用してレイアウト検証処理を実行した後、その第１の層まで（１層目まで）のレイアウトデータに対してＤＲＣを適用してレイアウト検証処理を実行した。さらに、残りの最終Ｎ層まで（２層目まで）のレイアウトデータに対してＬＶＬを適用してレイアウト検証処理を実行した後、その最終Ｎ層まで（２層目まで）のレイアウトデータに対してＤＲＣ、ＬＶＳを適用してレイアウト検証処理を実行するようにした。
【００３６】
次に、フォトマスク製造装置１２０は、マスク作成データ１〜Ｎに基づいてＥＢ描画装置等を用いて各層のマスクパターンを有する層毎のフォトマスクを製造する(ステップＳ１１８)。次に、半導体装置製造装置１３０は、フォトマスク製造装置１２０で製造された各層のフォトマスクを用いて基板上に半導体集積回路のパターン等を形成して半導体装置を製造する(ステップＳ１１９)。この半導体装置の製造後、本第１の実施の形態の処理を終了する。
【００３７】
次に、本第１の実施の形態に係る半導体装置の製造方法について説明する。本発明の第１の実施の形態に係る半導体装置の製造方法は、レイアウトが検証された層毎のレイアウトデータ、及び隣接する層間の相対位置が検証されたレイアウトデータに基づきマスクパターンが形成されたフォトマスクを用いて基板上にパターン転写を行うリソグラフィ工程又は電子ビーム等を用いる加工装置によりレイアウトデータを基板上にパターンを直接描画するリソグラフィ工程を含むものである。すなわち、本発明の第１の実施の形態に係る半導体装置の製造方法は、レイアウト作成装置２０によりレイアウトが検証されて作成された各層のレイアウトデータに基づいて、マスク作成データ作成部１００において各層のマスク作成データが作成される。各層のマスク作成データは、ＬＶＬ検証部１００において隣接する層のレイアウトデータ同士がＬＶＬ比較処理されて、レイアウトデータ間の相対位置が検証される。続いて、マスク作成データ作成部１１０において、相対位置が検証された各層のレイアウトデータを用いて、各層のマスク作成データが作成される。そして、フォトマスク製造装置１２０において、相対位置が検証された各層のマスク作成データを用いて、各層のマスクパターンをフォトマスクに形成する。この各層のフォトマスクを用いて、半導体装置製造装置１３０が露光により基板上に半導体集積回路のパターンを層毎に形成する。あるいは、本発明の第１の実施の形態に係る半導体装置の製造方法は、各層のレイアウトデータを電子ビーム等の加工装置によりレイアウトデータを基板上に直接描画してパターンを形成するようにしてもよい。以上の工程で用いる基板（半導体基板）は、通常、トランジスタ、ダイオード等の機能素子が予め形成されている。また、上記のパターン転写を行う工程または電子ビーム等を用いる加工の前乃至後にポリシリコン、タングステン等の金属配線層を形成しておく。この配線層を上記のパターン転写を行う工程または電子ビーム等を用いる加工によって加工することで所望の金属配線が得られる。通常、このような金属配線層を複数層、上記の工程を繰り返しながら形成する。それらの各金属配線層間には、通常、絶縁膜を設ける。また、絶縁膜を挟む両側の配線層は、絶縁膜の所望箇所に接続導電体を形成することで相互の電気的接続を得る。以上の製造方法により、信頼性の向上したレイアウトデータに基づいてパターンを基板上に形成できる。ひいては、半導体装置の内部に組み込まれる各種の微細な半導体素子等を含む半導体集積回路を高い精度で形成することができる。したがって、この半導体装置の製造方法によれば、半導体装置の信頼性及び歩留まりを向上することが可能となる。
【００３８】
以上に説明したとおり、本発明の第１の実施の形態によれば、隣接する層同士のレイアウトデータにＬＶＬによるレイアウト検証処理を実行して下層のレイアウトデータのエラー箇所の有無を判定した後、その各層のレイアウトデータにＤＲＣ及びＬＶＳによりレイアウト検証処理を実行してエラー箇所の有無を判定し、エラー箇所レポートを一括して出力することを可能にするとともに、そのレイアウトデータの再修正を可能とした。
【００３９】
したがって、多層構造の半導体装置を製造する際に、各層のレイアウトデータに対して適用するＤＲＣ及びＬＶＳによるレイアウト検証処理に加えて、隣接する層同士のレイアウトデータに対してＬＶＬによるレイアウト検証処理を適用することができる。その結果、レイアウト検証処理の確度を向上させることが可能になり、レイアウト設計データの品質を更に向上させることができる。
【００４０】
また、本発明の第１の実施の形態によれば、ＬＶＬを用いたレイアウト検証処理により判定されたエラー箇所と、ＤＲＣ及びＬＶＳを用いたレイアウト検証処理により判定されたエラー箇所とを一括してエラー箇所レポートとして出力するようにしたため、レイアウトデータをエラー修正する工数を削減することが可能になる。
【００４１】
さらに、本発明の第１の実施の形態によれば、多層構造の半導体集積回路をチップ化する際の製造プロセスに基づいて、全Ｎ層のレイアウトデータを、第１の層まで（１層目まで）と、残りの最終Ｎ層まで（２層目まで）のレイアウトデータに分割し、その分割した複数層のレイアウトデータ毎にＬＶＬを適用してレイアウト検証処理を実行するとともに、そのレイアウト検証後のレイアウトデータに対してＤＲＣ、ＬＶＳを適宜適用してレイアウト検証処理を実行するようにした。
【００４２】
このため、全Ｎ層のレイアウトデータを分割せずに層毎にレイアウト検証処理を実行した場合に比べて、レイアウト検証処理の処理負担を軽減することができる。すなわち、上記第１の実施の形態では、第１の層までとして、図３に示したｐｌｙ層１１及び拡散層１２を含む１層目までと、最終Ｎ層までとして、図３に示した配線層１４及びコンタクト層１５を含む２層目までと、に分割して、ＬＶＬ検証処理、ＤＲＣ検証処理及びＬＶＳ検証処理を適宜実行する場合を示した。この結果、第１の層までのレイアウト検証処理では、ＬＶＬ検証処理を実行した後、ＤＲＣ検証処理のみを実行すれば良くなり、レイアウト検証処理の処理負担を軽減することが可能になった。
【００４３】
（第２の実施の形態）
本第２の実施の形態では、多層構造の半導体装置の製造において、層毎に作成するレイアウトデータに対してＤＲＣ及びＬＶＳによるレイアウト検証処理を実行し、レイアウト検証後のレイアウトデータのうち、隣接する２つの層のレイアウトデータに対してＬＶＬによるレイアウト検証処理を実行し、これらのレイアウト検証処理を複数の層毎に分割して実行する場合を説明する。
【００４４】
本第２の実施の形態に係るレイアウト作成装置の構成は、上記図１に示したものと同様であるため、その図示及び構成説明は省略する。
【００４５】
次に、本第２の実施の形態のレイアウトデータ作成装置２０において実行されるレイアウトデータ作成処理について、図５に示すフローチャートと、図３及び図４に示すレイアウトの一例を参照して説明する。なお、図５に示すフローチャートにおいて、ＬＶＳ検証部６０、ＤＲＣ検証部７０、及びＬＶＬ検証部１００により実行される各レイアウト検証処理のプロセス（エラー箇所レポートの出力タイミングも含む）は、検証プロセス設定部８０により予め設定された設定情報に基づくものである。
【００４６】
まず、半導体集積回路仕様情報１０に基づいて半導体集積回路の仕様を決定し(ステップＳ２０１)、論理回路図設計部３０は、この仕様に基づいて回路図を作成する(ステップＳ２０２)。次いで、レイアウトデータ作成部４０は、作成された回路図を実際の多層構造Ｎのチップデータとして作成する為に、各層に対応するレイアウトデータＮ（但し、Ｎ＝１，２，３，・・・，Ｎ−１，Ｎを含む）を作成する(ステップＳ２０３)。レイアウトデータ作成部４０は、作成したＮ層分のレイアウトデータのうち、第１の層（例えば、図３に示すｐｏｌｙ層１１及び拡散層１２を含む１層目まで）までを含む複数層のレイアウトデータをレイアウトデータ検証部５０に出力する。この第１の層までのレイアウトデータは、レイアウトデータ検証部５０内のＤＲＣ検証部７０に入力される。
【００４７】
なお、この場合、半導体集積回路をチップ化する際の製造プロセスに基づいて、検証処理のプロセスを分割する第１の層として図３に示すｐｏｌｙ層１１及び拡散層１２を含む１層目までとしている。この検証処理のプロセスを分割する層は、検証プロセス設定部８０により設定される。すなわち、少なくとも、ｐｏｌｙ層１１及び拡散層１２の層毎にＤＲＣ検証処理と、ｐｏｌｙ層１１及び拡散層１２間のＬＶＬ検証処理を先行して行い、エラー箇所を抽出しておけば、配線に関する層がレイアウトの検証対象に含まれていないため、ＬＶＳ検証処理及び配線層のＤＲＣ検証処理を省略することが可能になる。
【００４８】
ステップＳ２０４において、ＤＲＣ検証部７０は、レイアウトデータ作成部４０から入力された１層目の各レイアウトデータを保持し、その各レイアウトデータが第１の層まで（１層目まで）に含まれるレイアウトデータかを判定する。第１の層までに含まれるレイアウトデータである場合は(ステップＳ２０４：Ｙｅｓ)、ステップＳ２０５に移行する。また、第１の層までに含まれないレイアウトデータである場合は(ステップＳ２０４：Ｎｏ)、ステップＳ２０９に移行する。
【００４９】
次に、ステップＳ２０５において、ＤＲＣ検証部７０は、１層目の各レイアウトデータに対するＤＲＣを実行する。ステップＳ２０５において、ＤＲＣ検証部７０は、まず、図３に示した１層目に含まれるｐｏｌｙ層１１及び拡散層１２の各レイアウトデータから素子及び配線に関わる図形を抽出し、各図形に対して１つ又は複数のデザインルールを選択してＤＲＣを実行して、エラー箇所の有無を判定する。
【００５０】
ステップＳ２０５において、ＤＲＣ検証部７０は、１層目の各レイアウトデータに対するＤＲＣを実行した結果、エラー有りと判定したレイアウトデータ（ｐｏｌｙ層１１及び拡散層１２の一方又は双方）は、そのエラー箇所レポートを保持する(ステップＳ２０６)。また、ＤＲＣ検証部７０は、１層目に含まれる各レイアウトデータに対するＤＲＣを実行した結果、エラー無しと判定し、ＤＲＣを終了した場合は、そのレイアウト検証処理が終了した各レイアウトデータをレイアウトデータ作成部４０に出力する。
【００５１】
レイアウト検証処理が終了した各レイアウトデータは、レイアウトデータ作成部４０からデータ入出力部９０に出力される。更に、データ入出力部９０に入力された各レイアウトデータは、ＬＶＬ検証部１００に出力される。ＬＶＬ検証部１００に入力された１層目の各レイアウトデータは、ステップＳ２０７においてＬＶＬによるレイアウト検証処理が実行される。
【００５２】
ステップＳ２０７において、ＬＶＬ検証部１００は、保持した１層目に含まれる各レイアウトデータのうち、下層のレイアウトデータ（ｐｏｌｙ層１１）と上層のレイアウトデータ（拡散層１２）のＬＶＬ比較処理を実行する。このＬＶＬ比較処理では、下層のレイアウトデータと上層のレイアウトデータの差分を出力し、この差分から１層目のレイアウトデータの位置が移動していないか否かを検証し、エラー箇所の有無を判定する。ＬＶＬ検証部１００がエラー有りと判定したレイアウトデータは、そのエラー箇所レポートを保持する(ステップＳ２０８)。
【００５３】
続いて、ステップＳ２０７において、ＬＶＬ検証部１００は、１層目に含まれるレイアウトデータ間のＬＶＬ比較処理において、エラー無しと判定した場合は、残りの最終Ｎ層までに含まれる各レイアウトデータに対するレイアウト検証処理への移行を指示する処理移行指示信号をデータ入出力部９０に出力する。この処理移行指示信号は、データ入出力部９０からレイアウトデータ作成部４０に出力される。
【００５４】
レイアウトデータ作成部４０は、処理移行指示信号が入力されると、第１の層から最終Ｎ層まで（例えば、図３に示す配線層Ａ１３，Ｂ１４及びコンタクト層１５を含む２層目まで）に含まれる各レイアウトデータをレイアウトデータ検証部５０に出力する。この最終Ｎ層までに含まれる各レイアウトデータは、レイアウトデータ検証部５０内のＤＲＣ検証部７０及びＬＶＳ検証部６０に入力される。ステップＳ２０４において、ＤＲＣ検証部７０及びＬＶＳ検証部６０は、レイアウトデータ作成部４０から入力された各レイアウトデータを保持し、そのレイアウトデータが第１の層までに含まれるレイアウトデータかを判定する。第１の層まで含まれないレイアウトデータである場合、すなわち、第１の層から最終Ｎ層までに含まれる各レイアウトデータである場合は(ステップＳ２０４：Ｎｏ)、ステップＳ２０９に移行する。
【００５５】
次に、ステップＳ２０９において、ＤＲＣ検証部７０は、保持した２層目に含まれる各レイアウトデータ（図３に示す配線層Ａ１３，Ｂ１４及びコンタクト層１５の各レイアウトデータ）に対して、上記ステップＳ２０５と同様のＤＲＣを繰り返し実行する。また、ステップＳ２０９において、ＬＶＳ検証部６０は、各レイアウトデータに対してＬＶＳを実行する。ＬＶＳ検証部６０は、配線層Ａ１３，Ｂ１４及びコンタクト層１５の各レイアウトデータからゲートレベルの接続情報を復元して、さらにゲートレベルの接続情報をトランジスタレベルの接続情報へ変換した後、このトランジスタレベルの接続情報と論理回路図の情報とが一致するか否かを照合確認して、エラー箇所の有無を判定する。
【００５６】
ステップＳ２０９において、ＤＲＣ検証部７０及びＬＶＳ検証部６０は、各レイアウトデータに対するＤＲＣ及びＬＶＳを実行した結果、双方又は一方がエラー有りと判定した層のレイアウトデータ（配線層Ａ１３，Ｂ１４、コンタクト層１５の何れか１つ、又は２つ、又は全て）は、そのエラー箇所レポートを保持する(ステップＳ２１０)。また、ＤＲＣ検証部７０及びＬＶＳ検証部６０は、各レイアウトデータに対するＤＲＣ及びＬＶＳを実行した結果、双方でエラー無しと判定し、２層目に含まれる各レイアウトデータに対するＤＲＣ及びＬＶＳを終了した場合は、そのレイアウト検証処理が終了した各レイアウトデータをレイアウトデータ作成部４０に出力する。
【００５７】
レイアウト検証処理が終了した各レイアウトデータは、レイアウトデータ作成部４０からデータ入出力部９０に出力される。更に、データ入出力部９０に入力された各レイアウトデータは、ＬＶＬ検証部１００に出力される。ＬＶＬ検証部１００に入力された各レイアウトデータは、ステップＳ２１１においてＬＶＬによるレイアウト検証処理が実行される。
【００５８】
ステップＳ２１１において、ＬＶＬ検証部１００は、保持した２層目に含まれる各レイアウトデータに対して、上記ステップＳ２０７と同様のＬＶＬ比較処理を実行する。そして、ＬＶＬ検証部１００は、ＬＶＬ比較処理の結果、エラー有りと判定したレイアウトデータ（配線層Ａ１３，Ｂ１４、コンタクト層１５の何れか１つ、又は２つ、又は全て）は、そのエラー箇所レポートとともにエラー箇所レポート出力指示をデータ入出力部９０に出力する。これらのエラー箇所レポートとエラー箇所レポート出力指示は、データ入出力部９０からレイアウトデータ作成部４０に出力される。さらに、エラー箇所レポート出力指示は、レイアウトデータ作成部４０からＤＲＣ検証部７０及びＬＶＳ検証部６０に出力される。ＤＲＣ検証部７０及びＬＶＳ検証部６０は、エラー箇所レポート出力指示が入力されると、先に保持したエラー箇所のレポートをレイアウトデータ作成部４０に出力する。したがって、本第２の実施の形態では、ＤＲＣ検証部７０及びＬＶＳ検証部６０において判定されたエラー箇所と、ＬＶＬ検証部１００において判定されたエラー箇所が、一括してエラー箇所レポートとしてレイアウトデータ作成部４０に出力される(ステップＳ２１２)。
【００５９】
次に、レイアウトデータ作成部４０は、エラー箇所レポートを確認してレイアウトデータを修正する(ステップＳ２１３)。以後、エラー箇所が無くなるまで、ステップＳ２０３〜ステップＳ２１３の処理を繰り返し実行する。この場合、レイアウトデータ作成部４０は、エラー箇所レポートを確認し、該当する層のレイアウトデータを修正する(ステップＳ２１３)。したがって、ＬＶＬ比較処理により下層のレイアウトデータにエラー箇所が有ることが判定された場合、上層のレイアウトデータとの相対位置が適合するようにレイアウトデータを修正することが可能になる。すなわち、例えば、図４に示した１層目のレイアウトデータの拡散層１２の位置を、２層目のレイアウトデータの配線層Ａ１３、配線層Ｂ１４及びコンタクト層１５の位置と合うように修正することが可能になる。
【００６０】
そして、エラー箇所が無くなるまで、ステップＳ２０３〜ステップＳ２１３の処理を繰り返し実行し、ステップＳ２０５、ステップＳ２０７、ステップＳ２０９、及びステップＳ２１１において、全ての層のレイアウトデータがエラー無しと判定されると、１層目から最終Ｎ層までのＮ層分のレイアウトデータが完成し(ステップＳ２１４)、Ｎ層分のチップデータが完成する(ステップＳ２１５)。レイアウトデータ作成部４０は、完成したＮ層分のチップデータをデータ入出力部９０に出力する。Ｎ層分のチップデータは、データ入出力部９０からマスク作成データ作成部１１０に出力される。
【００６１】
ステップＳ２１６〜ステップＳ２１９の各処理は、上記第１の実施の形態において説明したステップＳ１１６〜ステップＳ１１９と同様であるため、その説明は省略する。
【００６２】
以上に説明したとおり、本発明の第２の実施の形態によれば、各層のレイアウトデータにＤＲＣ及びＬＶＳによりレイアウト検証処理を実行してエラー箇所の有無を判定した後、その隣接する層同士のレイアウトデータにＬＶＬによるレイアウト検証処理を実行して下層のレイアウトデータのエラー箇所の有無を判定し、エラー箇所レポートを一括して出力することを可能にするとともに、そのレイアウトデータの再修正を可能とした。
【００６３】
したがって、多層構造の半導体装置を製造する際に、各層のレイアウトデータに対して適用するＤＲＣ及びＬＶＳによるレイアウト検証処理に加えて、隣接する層同士のレイアウトデータに対してＬＶＬによるレイアウト検証処理を適用することができる。その結果、レイアウト検証処理の確度を向上させることが可能になり、レイアウト設計データの品質を更に向上させることができる。
【００６４】
また、本発明の第２の実施の形態によれば、ＤＲＣ及びＬＶＳを用いたレイアウト検証処理により判定されたエラー箇所と、ＬＶＬを用いたレイアウト検証処理により判定されたエラー箇所とを一括してエラー箇所レポートとして出力するようにしたため、レイアウトデータをエラー修正する工数を削減することが可能になる。
【００６５】
さらに、本発明の第２の実施の形態によれば、多層構造の半導体集積回路をチップ化する際の製造プロセスに基づいて、全Ｎ層のレイアウトデータを、第１の層まで（１層目まで）と、残りの最終Ｎ層まで（２層目まで）のレイアウトデータに分割し、その分割した複数層のレイアウトデータ毎にＤＲＣ、ＬＶＳを適宜適用してレイアウト検証処理を実行した後、そのレイアウト検証後のレイアウトデータに対してＬＶＬを適用してレイアウト検証処理を実行するようにした。
【００６６】
このため、全Ｎ層のレイアウトデータを分割せずに層毎にレイアウト検証処理を実行した場合に比べて、レイアウト検証処理の処理負担を軽減することができる。すなわち、上記第２の実施の形態では、第１の層までとして、図３に示したｐｌｙ層１１及び拡散層１２を含む１層目までと、最終Ｎ層までとして、図３に示した配線層１４及びコンタクト層１５を含む２層目までと、に分割して、ＬＶＬ検証処理、ＤＲＣ検証処理及びＬＶＳ検証処理を適宜実行する場合を示した。この結果、第１の層までのレイアウト検証処理では、ＤＲＣ検証処理のみを実行した後、ＬＶＬ検証処理を実行すれば良くなり、レイアウト検証処理の処理負担を軽減することが可能になった。
【００６７】
（第３の実施の形態）
本第３の実施の形態では、多層構造の半導体装置の製造において、層毎に作成するレイアウトデータのうち、隣接する２つの層のレイアウトデータに対してＬＶＬによるレイアウト検証処理を実行し、レイアウト検証後のレイアウトデータに対してＤＲＣ及びＬＶＳによるレイアウト検証処理を実行し、各レイアウト検証処理に際してエラー箇所レポートを出力することを可能にする場合を説明する。
【００６８】
本第３の実施の形態に係るレイアウト作成装置の構成は、上記図１に示したものと同様であるため、その図示及び構成説明は省略する。
【００６９】
次に、本第３の実施の形態のレイアウトデータ作成装置２０において実行されるレイアウトデータ作成処理について、図６に示すフローチャートと、図３及び図４に示すレイアウトの一例を参照して説明する。なお、図６に示すフローチャートにおいて、ＬＶＳ検証部６０、ＤＲＣ検証部７０、及びＬＶＬ検証部１００により実行される各レイアウト検証処理のプロセス（エラー箇所レポートの出力タイミングも含む）は、検証プロセス設定部８０により予め設定された設定情報に基づくものである。
【００７０】
まず、半導体集積回路仕様情報１０に基づいて半導体集積回路の仕様を決定し(ステップＳ３０１)、論理回路図設計部３０は、この仕様に基づいて回路図を作成する(ステップＳ３０２)。次いで、レイアウトデータ作成部４０は、作成された回路図を実際の多層構造Ｎのチップデータとして作成する為に、各層に対応するレイアウトデータＮ（但し、Ｎ＝１，２，３，・・・，Ｎ−１，Ｎを含む）を作成する(ステップＳ３０３)。レイアウトデータ作成部４０は、作成した１層目に対応するレイアウトデータをデータ入出力部９０に出力する。このレイアウトデータは、データ入出力部９０からＬＶＬ検証部１００に出力される。
【００７１】
次に、ＬＶＬ検証部１００は、レイアウトデータが入力されると、そのレイアウトデータを保持し、１層目のレイアウトデータかを判定する（Ｎ＝１？）(ステップＳ３０４)。レイアウトデータが１層目であると判定した場合は(ステップＳ３０４：Ｙｅｓ)、次の層のレイアウトデータ作成指示をデータ入出力部９０に出力する。この次の層のレイアウトデータ作成指示は、データ入出力部９０からレイアウトデータ作成部４０に出力される。ステップＳ３０４において、レイアウトデータ作成部４０は、次の層のレイアウトデータ作成指示に応じて２層目のレイアウトデータの作成処理を実行する。
【００７２】
次に、ＬＶＬ検証部１００は、レイアウトデータ作成部４０から２層目のレイアウトデータが入力されると、そのレイアウトデータを保持し、１層目のレイアウトデータかを判定する(ステップＳ３０４)。レイアウトデータが１層目でないと判定し(ステップＳ３０４：Ｎｏ)、ステップＳ３０５に移行する。
【００７３】
ステップＳ３０５において、ＬＶＬ検証部１００は、保持した１層目のレイアウトデータ（下層レイアウト）と２層目のレイアウトデータ（上層レイアウト）のＬＶＬ比較処理を実行する。このＬＶＬ比較処理では、１層目のレイアウトデータと２層目のレイアウトデータの差分を出力し、この差分から１層目のレイアウトデータの位置が移動していないか否かを検証し、エラー箇所の有無を判定する。ＬＶＬ検証部１００は、エラー有りと判定した場合は、そのエラー箇所レポートをデータ入出力部９０に出力する(ステップＳ３０６)。また、ＬＶＬ検証部１００は、そのＬＶＬ比較処理終了後の１層目のレイアウトデータと２層目のレイアウトデータをデータ入出力部９０に出力する。エラー箇所レポート、ＬＶＬ比較処理終了後の１層目のレイアウトデータと２層目のレイアウトデータは、データ入出力部９０からレイアウトデータ作成部４０に出力される。
【００７４】
次に、レイアウトデータ作成部４０は、エラー箇所レポートを確認して１層目のレイアウトデータを修正する(ステップＳ３０７)。以後、エラー箇所が無くなるまで、ステップＳ３０３〜ステップＳ３０７の処理を繰り返し実行する。この場合、レイアウトデータ作成部４０は、エラー箇所レポートを確認し、１層目のレイアウトデータを修正する(ステップＳ３０７)。したがって、ＬＶＬ比較処理により下層のレイアウトデータにエラー箇所が有ることが判定された場合、上層のレイアウトデータとの相対位置が適合するようにレイアウトデータを修正することが可能になる。すなわち、例えば、図４に示した１層目のレイアウトデータの拡散層１２の位置を、２層目のレイアウトデータの配線層Ａ１３、配線層Ｂ１４及びコンタクト層１５の位置と合うように修正することが可能になる。
【００７５】
また、ＬＶＬ検証部１００は、エラー無しと判定した場合は、そのＬＶＬ比較処理終了後の１層目のレイアウトデータと２層目のレイアウトデータをデータ入出力部９０に出力する。これら１層目のレイアウトデータと２層目のレイアウトデータは、データ入出力部９０からレイアウトデータ作成部４０に出力される。更に、レイアウトデータ作成部４０に入力された１層目のレイアウトデータと２層目のレイアウトデータは、ＤＲＣ検証部７０とＬＶＳ検証部６０に出力されて、ステップＳ３０８においてＤＲＣとＬＶＳによるレイアウト検証処理が実行される。
【００７６】
次に、ステップＳ３０８において、ＤＲＣ検証部７０は、まず、図３に示した１層目のレイアウトデータから素子及び配線に関わる図形を抽出し、各図形に対して１つ又は複数のデザインルールを選択してＤＲＣを実行して、エラー箇所の有無を判定する。また、ステップＳ３０８において、ＬＶＳ検証部６０が、ＬＶＳを実行し、図３に示した１層目のレイアウトデータからゲートレベルの接続情報を復元して、さらにゲートレベルの接続情報をトランジスタレベルの接続情報へ変換した後、このトランジスタレベルの接続情報と論理回路図の情報とが一致するか否か、さらに素子のノード及び素子間の接続のノードに入力される電位の情報と論理回路図の情報とが一致するか否かを照合確認して、エラー箇所の有無を判定する。続いて、２層目のレイアウトデータに対しても同様に、ＤＲＣ及びＬＶＳを実行して、レイアウトを検証する。
【００７７】
ステップＳ３０８において、ＤＲＣ検証部７０及びＬＶＳ検証部６０の双方又は一方がエラー有りと判定した場合は、ステップＳ３０６において、そのエラー箇所レポートをレイアウトデータ作成部４０に出力する。
【００７８】
次に、レイアウトデータ作成部４０は、エラー箇所レポートを確認してレイアウトデータを修正する(ステップＳ３０７)。以後、エラー箇所が無くなるまで、ステップＳ３０３〜ステップＳ３０７の処理を繰り返し実行する。この場合、レイアウトデータ作成部４０は、エラー箇所レポートを確認して１層目のレイアウトデータを修正する(ステップＳ３０７)。
【００７９】
また、ステップＳ３０８において、ＤＲＣ検証部７０及びＬＶＳ検証部６０の双方がエラー無しと判定した場合は、１層目のレイアウトデータと２層目のレイアウトデータの作成が完了し(ステップＳ３０９)、１層目のチップデータと２層目のチップデータの作成が完成する(ステップＳ３１０)。次に、レイアウトデータ作成部４０は、１層目のチップデータと２層目のチップデータをデータ入出力部９０に出力する。これら１層目のチップデータと２層目のチップデータは、データ入出力部９０からマスク作成データ作成部１１０に出力される。
【００８０】
次に、マスク作成データ作成部１１０は、１層目のチップデータと２層目のチップデータに基づいて１層目のマスク作成データ１と２層目のマスク作成データ２を作成する(ステップＳ３１１)。次に、マスク作成データ作成部１１０は、全ての層のマスク作成データの作成が終了したか否かを判定する(ステップＳ３１２)。全ての層のマスク作成データの作成が終了していないと判定した場合は(ステップＳ３１２：Ｎｏ)、次の層のレイアウトデータ作成指示をデータ入出力部９０に出力する。このレイアウトデータ作成指示は、データ入出力部９０からレイアウトデータ作成部４０に出力される。この場合、上記ステップＳ３０３〜ステップＳ３１１の処理を再度実行する。また、マスク作成データ作成部１１０は、全ての層のマスク作成データの作成が終了している場合は(ステップＳ３１２：Ｙｅｓ)、全てのマスク作成データＮをフォトマスク製造装置１２０に出力する。したがって、上記ステップＳ３０３〜ステップＳ３１２の処理を繰り返し実行することにより、隣接する層のレイアウトデータ同士にＬＶＬを適用してレイアウト検証処理を実行した後、そのレイアウト検証後のレイアウトデータに対してＤＲＣ、ＬＶＳを適用してレイアウト検証処理を実行することが可能である。なお、ＬＶＬ検証部１００では、全ての層のレイアウトデータに対するＬＶＬ比較処理が終了する前は、ＬＶＬ比較処理を行った２つのレイアウトデータのうち、上層側のレイアウトデータを保持し、次に作成される更に上層のレイアウトデータとのＬＶＬ比較処理を可能にしている。
【００８１】
ステップＳ３１３及びステップＳ３１４の各処理は、上記第１の実施の形態においてステップＳ１１８及びステップＳ１１９で説明したものと同様であるため、その説明は省略する。
【００８２】
以上に説明したとおり、本発明の第３の実施の形態によれば、隣接する層同士のレイアウトデータにＬＶＬによるレイアウト検証処理を実行して下層のレイアウトデータのエラー箇所の有無を判定した後、その各層のレイアウトデータにＤＲＣ及びＬＶＳによりレイアウト検証処理を実行してエラー箇所の有無を判定し、レイアウト検証処理毎にエラー箇所レポートを出力することを可能にするとともに、そのレイアウトデータの再修正を可能とした。
【００８３】
したがって、多層構造の半導体装置を製造する際に、各層のレイアウトデータに対して適用するＤＲＣ及びＬＶＳによるレイアウト検証処理に加えて、隣接する層同士のレイアウトデータに対してＬＶＬによるレイアウト検証処理を適用することができる。その結果、レイアウト検証処理の確度を向上させることが可能になり、レイアウト設計データの品質を更に向上させることができる。
【００８４】
また、本第３の実施の形態によれば、多層構造の半導体集積回路をチップ化する際の製造プロセスに基づいて、ＬＶＬ、ＤＲＣ及びＬＶＳによるレイアウト検証処理においてエラー箇所レポートを出力するタイミングを設定した。このエラー箇所レポートの出力タイミングに従って、ＬＶＬ、ＤＲＣ及びＬＶＳによる各レイアウト検証処理に際してエラー箇所レポートを出力することを可能にした。このため、隣接する層同士のレイアウトデータ間のエラー箇所、及び各層のレイアウトデータのエラー箇所を修正しながら各層に対応するマスク作成データを作成することができ、フォトマスクの信頼性を向上させることができる。その結果、多層構造の半導体集積回路をチップ化する際の製造プロセスにおいて、フォトマスクのエラーに起因する製造プロセス上の修正処理を低減することが可能になる。
【００８５】
（第４の実施の形態）
本第４の実施の形態では、多層構造の半導体装置の製造において、層毎に作成するレイアウトデータに対してＤＲＣ及びＬＶＳによるレイアウト検証処理を実行し、レイアウト検証後のレイアウトデータのうち、隣接する２つの層のレイアウトデータに対してＬＶＬによるレイアウト検証処理を実行し、各レイアウト検証処理に際してエラー箇所レポートを出力することを可能にする場合を説明する。
【００８６】
本第４の実施の形態に係るレイアウト作成装置の構成は、上記図１に示したものと同様であるため、その図示及び構成説明は省略する。
【００８７】
次に、本第４の実施の形態のレイアウトデータ作成装置２０において実行されるレイアウトデータ作成処理について、図７に示すフローチャートと、図３及び図４に示すレイアウトの一例を参照して説明する。なお、図７に示すフローチャートにおいて、ＬＶＳ検証部６０、ＤＲＣ検証部７０、及びＬＶＬ検証部１００により実行される各レイアウト検証処理のプロセス（エラー箇所レポートの出力タイミングも含む）は、検証プロセス設定部８０により予め設定された設定情報に基づくものである。
【００８８】
まず、半導体集積回路仕様情報１０に基づいて半導体集積回路の仕様を決定し(ステップＳ４０１)、論理回路図設計部３０は、この仕様に基づいて回路図を作成する(ステップＳ４０２)。次いで、レイアウトデータ作成部４０は、作成された回路図を実際の多層構造Ｎのチップデータとして作成する為に、各層に対応するレイアウトデータＮ（但し、Ｎ＝１，２，３，・・・，Ｎ−１，Ｎを含む）を作成する(ステップＳ４０３)。レイアウトデータ作成部４０は、作成した１層目に対応するレイアウトデータをＤＲＣ検証部７０及びＬＶＳ検証部６０に出力する。
【００８９】
ＤＲＣ検証部７０は、レイアウトデータが入力されると、そのレイアウトデータを保持し、１層目のレイアウトデータかを判定する（Ｎ＝１？）(ステップＳ４０４)。レイアウトデータが１層目であると判定した場合は(ステップＳ４０４：Ｙｅｓ)、次の層のレイアウトデータ作成指示をレイアウトデータ作成部４０に出力する。ステップＳ４０３において、レイアウトデータ作成部４０は、次の層のレイアウトデータ作成指示に応じて２層目のレイアウトデータの作成処理を実行する。
【００９０】
次に、ＬＶＬ検証部１００は、レイアウトデータ作成部４０から２層目のレイアウトデータが入力されると、そのレイアウトデータを保持し、１層目のレイアウトデータかを判定する(ステップＳ４０４)。レイアウトデータが１層目でないと判定し(ステップＳ４０４：Ｎｏ)、ステップＳ４０５に移行する。
【００９１】
ステップＳ４０５において、ＤＲＣ検証部７０は、まず、図３に示した１層目のレイアウトデータから素子及び配線に関わる図形を抽出し、各図形に対して１つ又は複数のデザインルールを選択してＤＲＣを実行して、エラー箇所の有無を判定する。また、ステップＳ４０５において、ＬＶＳ検証部６０が、ＬＶＳを実行し、図３に示した１層目のレイアウトデータからゲートレベルの接続情報を復元して、さらにゲートレベルの接続情報をトランジスタレベルの接続情報へ変換した後、このトランジスタレベルの接続情報と論理回路図の情報とが一致するか否か、さらに素子のノード及び素子間の接続のノードに入力される電位の情報と論理回路図の情報とが一致するか否かを照合確認して、エラー箇所の有無を判定する。続いて、２層目のレイアウトデータに対しても同様に、ＤＲＣ及びＬＶＳを実行して、レイアウトを検証する。
【００９２】
ステップＳ４０５において、ＤＲＣ検証部７０及びＬＶＳ検証部６０の双方又は一方がエラー有りと判定した場合は、ステップＳ４０６において、そのエラー箇所レポートをレイアウトデータ作成部４０に出力する。
【００９３】
次に、レイアウトデータ作成部４０は、エラー箇所レポートを確認してレイアウトデータを修正する(ステップＳ４０７)。以後、エラー箇所が無くなるまで、ステップＳ４０３〜ステップＳ４０７の処理を繰り返し実行する。この場合、レイアウトデータ作成部４０は、エラー箇所レポートを確認して１層目のレイアウトデータを修正する(ステップＳ４０７)。
【００９４】
また、ＤＲＣ検証部７０及びＬＶＳ検証部６０がエラー無しと判定した場合は、そのレイアウト検証処理終了後の１層目のレイアウトデータと２層目のレイアウトデータをレイアウトデータ作成部４０に出力する。レイアウト検証処理終了後の１層目のレイアウトデータと２層目のレイアウトデータは、レイアウトデータ作成部４０からデータ入出力部９０に出力される。更に、データ入出力部９０に入力された１層目のレイアウトデータと２層目のレイアウトデータは、データ入出力部９０からＬＶＬ検証部１００に出力されて、ステップＳ４０８においてＬＶＬによるレイアウト検証処理が実行される。
【００９５】
次に、ステップＳ４０８において、ＬＶＬ検証部１００は、入力された１層目のレイアウトデータ（下層レイアウト）と２層目のレイアウトデータ（上層レイアウト）のＬＶＬ比較処理を実行する。このＬＶＬ比較処理では、１層目のレイアウトデータと２層目のレイアウトデータの差分を出力し、この差分から１層目のレイアウトデータの位置が移動していないか否かを検証し、エラー箇所の有無を判定する。ＬＶＬ検証部１００は、エラー有りと判定した場合は、そのエラー箇所レポートをデータ入出力部９０に出力する(ステップＳ４０６)。また、ＬＶＬ検証部１００は、そのＬＶＬ比較処理終了後の１層目のレイアウトデータと２層目のレイアウトデータをデータ入出力部９０に出力する。エラー箇所レポート、ＬＶＬ比較処理終了後の１層目のレイアウトデータと２層目のレイアウトデータは、データ入出力部９０からレイアウトデータ作成部４０に出力される。
【００９６】
次に、レイアウトデータ作成部４０は、エラー箇所レポートを確認して１層目のレイアウトデータを修正する(ステップＳ４０７)。以後、エラー箇所が無くなるまで、ステップＳ４０３〜ステップＳ４０８の処理を繰り返し実行する。この場合、レイアウトデータ作成部４０は、エラー箇所レポートを確認し、１層目のレイアウトデータを修正する(ステップＳ３０７)。したがって、ＬＶＬ比較処理により下層のレイアウトデータにエラー箇所が有ることが判定された場合、上層のレイアウトデータとの相対位置が適合するようにレイアウトデータを修正することが可能になる。すなわち、例えば、図４に示した１層目のレイアウトデータの拡散層１２の位置を、２層目のレイアウトデータの配線層Ａ１３、配線層Ｂ１４及びコンタクト層１５の位置と合うように修正することが可能になる。
【００９７】
また、ＬＶＬ検証部１００は、エラー無しと判定した場合は、１層目のレイアウトデータと２層目のレイアウトデータの作成が完了し(ステップＳ４０９)、１層目のチップデータと２層目のチップデータの作成が完成する(ステップＳ４１０)。次に、ＬＶＬ検証部１００は、１層目のチップデータと２層目のチップデータをマスク作成データ作成部１１０に出力する。
【００９８】
次に、マスク作成データ作成部１１０は、１層目のチップデータと２層目のチップデータに基づいて１層目のマスク作成データ１と２層目のマスク作成データ２を作成する(ステップＳ４１１)。次に、マスク作成データ作成部１１０は、全ての層のマスク作成データの作成が終了したか否かを判定する(ステップＳ４１２)。全ての層のマスク作成データの作成が終了していないと判定した場合は(ステップＳ４１２：Ｎｏ)、次の層のレイアウトデータ作成指示をデータ入出力部９０に出力する。このレイアウトデータ作成指示は、データ入出力部９０からレイアウトデータ作成部４０に出力される。この場合、上記ステップＳ４０３〜ステップＳ４１１の処理を再度実行する。また、マスク作成データ作成部１１０は、全ての層のマスク作成データの作成が終了している場合は(ステップＳ４１２：Ｙｅｓ)、全てのマスク作成データＮをフォトマスク製造装置１２０に出力する。したがって、上記ステップＳ４０３〜ステップＳ４１２の処理を繰り返し実行することにより、レイアウトデータに対してＤＲＣ、ＬＶＳを適用してレイアウト検証処理を実行した後、そのレイアウト検証後の隣接する層のレイアウトデータ同士にＬＶＬを適用してレイアウト検証処理を実行することが可能である。なお、ＬＶＬ検証部１００では、全ての層のレイアウトデータに対するＬＶＬ比較処理が終了する前は、ＬＶＬ比較処理を行った２つのレイアウトデータのうち、上層側のレイアウトデータを保持し、次に作成される更に上層のレイアウトデータとのＬＶＬ比較処理を可能にしている。
【００９９】
ステップＳ４１３及びステップＳ４１４の各処理は、上記第１の実施の形態においてステップＳ１１８及びステップＳ１１９で説明したものと同様であるため、その説明は省略する。
【０１００】
以上に説明したとおり、本発明の第４の実施の形態によれば、各層のレイアウトデータにＤＲＣ及びＬＶＳによりレイアウト検証処理を実行してエラー箇所の有無を判定した後、その隣接する層同士のレイアウトデータにＬＶＬによるレイアウト検証処理を実行して下層のレイアウトデータのエラー箇所の有無を判定し、レイアウト検証処理毎にエラー箇所レポートを出力することを可能にするとともに、そのレイアウトデータの再修正を可能とした。
【０１０１】
したがって、多層構造の半導体装置を製造する際に、各層のレイアウトデータに対して適用するＤＲＣ及びＬＶＳによるレイアウト検証処理に加えて、隣接する層同士のレイアウトデータに対してＬＶＬによるレイアウト検証処理を適用することができる。その結果、レイアウト検証処理の確度を向上させることが可能になり、レイアウト設計データの品質を更に向上させることができる。
【０１０２】
また、本第４の実施の形態によれば、多層構造の半導体集積回路をチップ化する際の製造プロセスに基づいて、ＤＲＣ、ＬＶＳ及びＬＶＬによるレイアウト検証処理においてエラー箇所レポートを出力するタイミングを設定した。このエラー箇所レポートの出力タイミングに従って、ＤＲＣ、ＬＶＳ及びＬＶＬによる各レイアウト検証処理に際してエラー箇所レポートを出力することを可能にした。このため、各層のレイアウトデータのエラー箇所、及び隣接する層同士のレイアウトデータ間のエラー箇所を修正しながら各層に対応するマスク作成データを作成することができ、フォトマスクの信頼性を向上させることができる。その結果、多層構造の半導体集積回路をチップ化する際の製造プロセスにおいて、フォトマスクのエラーに起因する製造プロセス上の修正処理を低減することが可能になる。
【０１０３】
（第５の実施の形態）
本第５の実施の形態では、多層構造の半導体装置の製造において、層毎に作成するレイアウトデータのうち、隣接する２つの層のレイアウトデータに対してＬＶＬによるレイアウト検証処理を実行し、レイアウト検証後のレイアウトデータに対してＤＲＣ及びＬＶＳによるレイアウト検証処理を実行し、これらのレイアウト検証処理を複数の層毎に分割して実行するとともに、レイアウト検証処理毎にエラー箇所レポートを出力することを可能にする場合を説明する。
【０１０４】
本第５の実施の形態に係るレイアウト作成装置の構成は、上記図１に示したものと同様であるため、その図示及び構成説明は省略する。
【０１０５】
次に、本第５の実施の形態のレイアウトデータ作成装置２０において実行されるレイアウトデータ作成処理について、図８に示すフローチャートと、図３及び図４に示すレイアウトの一例を参照して説明する。なお、図８に示すフローチャートにおいて、ＬＶＳ検証部６０、ＤＲＣ検証部７０、及びＬＶＬ検証部１００により実行される各レイアウト検証処理のプロセス（エラー箇所レポートの出力タイミングも含む）は、検証プロセス設定部８０により予め設定された設定情報に基づくものである。
【０１０６】
まず、半導体集積回路仕様情報１０に基づいて半導体集積回路の仕様を決定し(ステップＳ５０１)、論理回路図設計部３０は、この仕様に基づいて回路図を作成する(ステップＳ５０２)。次いで、レイアウトデータ作成部４０は、作成された回路図を実際の多層構造Ｎのチップデータとして作成する為に、各層に対応するレイアウトデータＮ（但し、Ｎ＝１，２，３，・・・，Ｎ−１，Ｎを含む）を作成する(ステップＳ５０３)。レイアウトデータ作成部４０は、作成した１層目に対応するレイアウトデータをＤＲＣ検証部７０及びＬＶＳ検証部６０に出力する。レイアウトデータ作成部４０は、作成したＮ層分のレイアウトデータのうち、第１の層まで（例えば、図３に示すｐｏｌｙ層１１及び拡散層１２を含む１層目まで）を含む複数層のレイアウトデータをデータ入出力部９０に出力する。この第１の層までのレイアウトデータは、データ入出力部９０からＬＶＬ検証部１００に出力される。
【０１０７】
なお、この場合、半導体集積回路をチップ化する際の製造プロセスに基づいて、検証処理のプロセスを分割する第１の層として図３に示すｐｏｌｙ層１１及び拡散層１２を含む１層目までとしている。この検証処理のプロセスを分割する層は、検証プロセス設定部８０により設定される。すなわち、少なくとも、ｐｏｌｙ層１１及び拡散層１２間のＬＶＬ検証処理と、ｐｏｌｙ層１１及び拡散層１２の層毎にＤＲＣ検証処理を先行して行い、エラー箇所を抽出しておけば、配線に関する層がレイアウトの検証対象に含まれていないため、ＬＶＳ検証処理及び配線層のＤＲＣ検証処理を省略することが可能になる。
【０１０８】
次に、ステップＳ５０４において、ＬＶＬ検証部１００は、レイアウトデータ作成部４０から入力された１層目の各レイアウトデータを保持し、その各レイアウトデータが第１の層まで（１層目まで）のレイアウトデータかを判定する。第１の層までのレイアウトデータである場合は(ステップＳ５０４：Ｙｅｓ)、ステップＳ５０５に移行する。また、第１の層までのレイアウトデータでない場合は(ステップＳ５０４：Ｎｏ)、ステップＳ５０９に移行する。
【０１０９】
ステップＳ５０５において、ＬＶＬ検証部１００は、保持した１層目に含まれる各レイアウトデータのうち、下層のレイアウトデータ（ｐｏｌｙ層１１）と上層のレイアウトデータ（拡散層１２）のＬＶＬ比較処理を実行する。このＬＶＬ比較処理では、下層のレイアウトデータと上層のレイアウトデータの差分を出力し、この差分から１層目のレイアウトデータの位置が移動していないか否かを検証し、エラー箇所の有無を判定する。ＬＶＬ検証部１００は、エラー有りと判定したレイアウトデータ（ｐｏｌｙ層１１及び拡散層１２の一方又は双方）は、そのエラー箇所レポートをデータ入出力部９０に出力する(ステップＳ５０６)。このエラー箇所レポートは、データ入出力部９０からレイアウトデータ作成部４０に出力される。
【０１１０】
次に、レイアウトデータ作成部４０は、エラー箇所レポートを確認して、該当する層のレイアウトデータを修正する(ステップＳ５０７)。以後、１層目に含まれる各レイアウトデータに対して、エラー箇所が無くなるまで、ステップＳ５０３〜ステップＳ５０７の処理を繰り返し実行する。したがって、ＬＶＬ比較処理により下層のレイアウトデータにエラー箇所が有ることが判定された場合、上層のレイアウトデータとの相対位置が適合するようにレイアウトデータを修正することが可能になる。すなわち、例えば、図３に示した１層目の拡散層１２の位置を、ｐｏｌｙ層１１の位置と合うように修正することが可能になる。
【０１１１】
また、ＬＶＬ検証部１００は、１層目に含まれるレイアウトデータ間のＬＶＬ比較処理を実行した結果、エラー無しと判定した場合は、そのＬＶＬ比較処理が終了した１層目の各レイアウトデータをデータ入出力部９０に出力する。ＬＶＬ比較処理が終了した１層目の各レイアウトデータは、データ入出力部９０からレイアウトデータ作成部４０に出力される。更に、レイアウトデータ作成部４０に入力された１層目の各レイアウトデータは、ＤＲＣ検証部７０に出力されて、ステップＳ５０８においてＤＲＣによるレイアウト検証処理が実行される。
【０１１２】
次に、ステップＳ５０８において、ＤＲＣ検証部７０は、まず、図３に示した１層目のレイアウトデータから素子及び配線に関わる図形を抽出し、各図形に対して１つ又は複数のデザインルールを選択してＤＲＣを実行して、エラー箇所の有無を判定する。
【０１１３】
ステップＳ５０８において、ＤＲＣ検証部７０は、１層目の各レイアウトデータに対するＤＲＣを実行した結果、エラー有りと判定したレイアウトデータ（ｐｏｌｙ層１１及び拡散層１２の一方又は双方）は、そのエラー箇所レポートをレイアウトデータ作成部４０に出力する(ステップＳ５０６)。
【０１１４】
次に、レイアウトデータ作成部４０は、エラー箇所レポートを確認して、該当する層のレイアウトデータを修正する(ステップＳ５０７)。以後、１層目に含まれる各レイアウトデータに対して、エラー箇所が無くなるまで、ステップＳ５０３〜ステップＳ５０８の処理を繰り返し実行する。
【０１１５】
また、ＤＲＣ検証部７０は、１層目の各レイアウトデータに対するＤＲＣを実行した結果、エラー無しと判定し、１層目の各レイアウトデータに対するＤＲＣを終了した場合は、残りの最終Ｎ層までに含まれる各レイアウトデータに対するレイアウト検証処理への移行を指示する処理移行指示信号をレイアウトデータ作成部４０に出力する。
【０１１６】
レイアウトデータ作成部４０は、処理移行指示信号が入力されると、第１の層から最終Ｎ層まで（例えば、図３に示す配線層Ａ１３，Ｂ１４及びコンタクト層１５を含む２層目まで）に含まれる各レイアウトデータをデータ入出力部９０に出力する。この２層目に含まれる各レイアウトデータは、データ入出力部９０からＬＶＬ検証部１００に出力される。ステップＳ５０４において、ＬＶＬ検証部１００は、レイアウトデータ作成部４０から入力された２層目の各レイアウトデータを保持し、その各レイアウトデータが第１の層までに含まれるレイアウトデータかを判定する。第１の層までに含まれるレイアウトデータでない場合、すなわち、第１の層から最終Ｎ層までに含まれるレイアウトデータである場合は(ステップＳ５０４：Ｎｏ)、ステップＳ５０９に移行する。
【０１１７】
ステップＳ５０９において、ＬＶＬ検証部１００は、保持した２層目に含まれる各レイアウトデータ（図３の配線層Ａ１３，Ｂ１４及びコンタクト層１５の各レイアウトデータ）に対して、上記ステップＳ５０５と同様のＬＶＬ比較処理を繰り返し実行する。そして、ＬＶＬ検証部１００は、ＬＶＬ比較処理の結果、エラー有りと判定したレイアウトデータ（配線層Ａ１３，Ｂ１４及びコンタクト層１５の何れか１つ、又は２つ、又は全て）は、そのエラー箇所レポートをデータ入出力部９０に出力する(ステップＳ５０６)。このエラー箇所レポートは、データ入出力部９０からレイアウトデータ作成部４０に出力される。
【０１１８】
次に、レイアウトデータ作成部４０は、エラー箇所レポートを確認して、該当する層のレイアウトデータを修正する(ステップＳ５０７)。以後、２層目に含まれる各レイアウトデータに対して、エラー箇所が無くなるまで、ステップＳ５０３〜ステップＳ５０９の処理を繰り返し実行する。
【０１１９】
また、ＬＶＬ検証部１００は、２層目に含まれるレイアウトデータ間のＬＶＬ比較処理を実行した結果、エラー無しと判定した場合は、そのＬＶＬ比較処理が終了した２層目の各レイアウトデータをデータ入出力部９０に出力する。ＬＶＬ比較処理が終了した２層目の各レイアウトデータは、データ入出力部９０からレイアウトデータ作成部４０に出力される。更に、レイアウトデータ作成部４０に入力された２層目の各レイアウトデータは、ＤＲＣ検証部７０とＬＶＳ検証部６０に出力されて、ステップＳ５１０においてＤＲＣとＬＶＳによるレイアウト検証処理が実行される。
【０１２０】
次に、ステップＳ５１０において、ＤＲＣ検証部７０は、２層目の各レイアウトデータに対して、上記ステップＳ５０８と同様のＤＲＣを繰り返し実行する。また、ステップＳ５１０において、ＬＶＳ検証部６０は、２層目の各レイアウトデータに対して、ＬＶＳを実行する。ＬＶＳ検証部６０は、配線層Ａ１３，Ｂ１４及びコンタクト層１５の各レイアウトデータからゲートレベルの接続情報を復元して、さらにゲートレベルの接続情報をトランジスタレベルの接続情報へ変換した後、このトランジスタレベルの接続情報と論理回路図の情報とが一致するか否かを照合確認して、エラー箇所の有無を判定する。
【０１２１】
ステップＳ５１０において、ＤＲＣ検証部７０及びＬＶＳ検証部６０は、２層目の各レイアウトデータに対してＤＲＣ及びＬＶＳを実行した結果、双方又は一方がエラー有りと判定した層のレイアウトデータ（配線層Ａ１３，Ｂ１４及びコンタクト層１５の何れか１つ、又は２つ、又は全て）は、そのエラー箇所レポートをレイアウトデータ作成部４０に出力する(ステップＳ５０６)。
【０１２２】
次に、レイアウトデータ作成部４０は、エラー箇所レポートを確認して、該当する層のレイアウトデータを修正する(ステップＳ５０７)。以後、２層目の各レイアウトデータに対して、エラー箇所が無くなるまで、ステップＳ５０３〜ステップＳ５１０の処理を繰り返し実行する。
【０１２３】
そして、エラー箇所が無くなるまで、ステップＳ５０３〜ステップＳ５１０の処理を繰り返し実行し、ステップＳ５０５、ステップＳ５０７、ステップＳ５０９、及びステップＳ５１０において、全ての層のレイアウトデータがエラー無しと判定されると、１層目から最終Ｎ層までのＮ層分のレイアウトデータが完成し(ステップＳ５１１)、Ｎ層分のチップデータが完成する(ステップＳ５１２)。レイアウトデータ作成部４０は、完成したＮ層分のチップデータをデータ入出力部９０に出力する。Ｎ層分のチップデータは、データ入出力部９０からマスク作成データ作成部１１０に出力される。
【０１２４】
ステップＳ５１３〜ステップＳ５１６の各処理は、上記第１の実施の形態においてステップＳ１１６〜ステップＳ１１９で説明したものと同様であるため、その説明は省略する。
【０１２５】
以上に説明したとおり、本発明の第５の実施の形態によれば、隣接する層同士のレイアウトデータにＬＶＬによるレイアウト検証処理を実行して下層のレイアウトデータのエラー箇所の有無を判定した後、その各層のレイアウトデータにＤＲＣ及びＬＶＳによりレイアウト検証処理を実行してエラー箇所の有無を判定し、レイアウト検証処理毎にエラー箇所レポートを出力することを可能にするとともに、そのレイアウトデータの再修正を可能とした。
【０１２６】
したがって、多層構造の半導体装置を製造する際に、各層のレイアウトデータに対して適用するＤＲＣ及びＬＶＳによるレイアウト検証処理に加えて、隣接する層同士のレイアウトデータに対してＬＶＬによるレイアウト検証処理を適用することができる。その結果、レイアウト検証処理の確度を向上させることが可能になり、レイアウト設計データの品質を更に向上させることができる。
【０１２７】
また、本発明の第５の実施の形態によれば、多層構造の半導体集積回路をチップ化する際の製造プロセスに基づいて、全Ｎ層のレイアウトデータを、第１の層まで（１層目まで）と、残りの最終Ｎ層まで（２層目まで）のレイアウトデータに分割し、その分割した複数層のレイアウトデータ毎にＬＶＬを適用してレイアウト検証処理を実行するとともに、そのレイアウト検証後のレイアウトデータに対してＤＲＣ、ＬＶＳを適宜適用してレイアウト検証処理を実行するようにした。
【０１２８】
このため、全Ｎ層のレイアウトデータを分割せずに層毎にレイアウト検証処理を実行した場合に比べて、レイアウト検証処理の処理負担を軽減することができる。すなわち、上記第５の実施の形態では、第１の層までとして、図３に示したｐｌｙ層１１及び拡散層１２を含む１層目までと、最終Ｎ層までとして、図３に示した配線層１４及びコンタクト層１５を含む２層目までと、に分割して、ＬＶＬ検証処理、ＤＲＣ検証処理及びＬＶＳ検証処理を適宜実行する場合を示した。この結果、第１の層までのレイアウト検証処理では、ＬＶＬ検証処理を実行した後、ＤＲＣ検証処理のみを実行すれば良くなり、レイアウト検証処理の処理負担を軽減することが可能になった。
【０１２９】
さらに、本第５の実施の形態によれば、多層構造の半導体集積回路をチップ化する際の製造プロセスに基づいて、ＬＶＬ、ＤＲＣ及びＬＶＳによるレイアウト検証処理においてエラー箇所レポートを出力するタイミングを設定した。このエラー箇所レポートの出力タイミングに従って、ＬＶＬ、ＤＲＣ及びＬＶＳによる各レイアウト検証処理に際してエラー箇所レポートを出力することを可能にした。このため、隣接する層同士のレイアウトデータ間のエラー箇所、及び各層のレイアウトデータのエラー箇所を修正しながら各層に対応するマスク作成データを作成することができ、フォトマスクの信頼性を向上させることができる。その結果、多層構造の半導体集積回路をチップ化する際の製造プロセスにおいて、フォトマスクのエラーに起因する製造プロセス上の修正処理を低減することが可能になる。
【０１３０】
（第６の実施の形態）
本第６の実施の形態では、多層構造の半導体装置の製造において、層毎に作成するレイアウトデータに対してＤＲＣ及びＬＶＳによるレイアウト検証処理を実行し、レイアウト検証後のレイアウトデータのうち、隣接する２つの層のレイアウトデータに対してＬＶＬによるレイアウト検証処理を実行し、これらのレイアウト検証処理を複数の層毎に分割して実行するとともに、レイアウト検証処理毎にエラー箇所レポートを出力することを可能にする場合を説明する。
【０１３１】
本第６の実施の形態に係るレイアウト作成装置の構成は、上記図１に示したものと同様であるため、その図示及び構成説明は省略する。
【０１３２】
次に、本第６の実施の形態のレイアウトデータ作成装置２０において実行されるレイアウトデータ作成処理について、図９に示すフローチャートと、図３及び図４に示すレイアウトの一例を参照して説明する。なお、図９に示すフローチャートにおいて、ＬＶＳ検証部６０、ＤＲＣ検証部７０、及びＬＶＬ検証部１００により実行される各レイアウト検証処理のプロセス（エラー箇所レポートの出力タイミングも含む）は、検証プロセス設定部８０により予め設定された設定情報に基づくものである。
【０１３３】
まず、半導体集積回路仕様情報１０に基づいて半導体集積回路の仕様を決定し(ステップＳ６０１)、論理回路図設計部３０は、この仕様に基づいて回路図を作成する(ステップＳ６０２)。次いで、レイアウトデータ作成部４０は、作成された回路図を実際の多層構造Ｎのチップデータとして作成する為に、各層に対応するレイアウトデータＮ（但し、Ｎ＝１，２，３，・・・，Ｎ−１，Ｎを含む）を作成する(ステップＳ６０３)。レイアウトデータ作成部４０は、作成した１層目に対応するレイアウトデータをＤＲＣ検証部７０及びＬＶＳ検証部６０に出力する。レイアウトデータ作成部４０は、作成したＮ層分のレイアウトデータのうち、第１の層まで（例えば、図３に示すｐｏｌｙ層１１及び拡散層１２を含む１層目まで）を含む複数層のレイアウトデータをレイアウトデータ検証部５０に出力する。この第１の層までのレイアウトデータは、レイアウトデータ検証部５０内のＤＲＣ検証部７０に入力される。
【０１３４】
なお、この場合、半導体集積回路をチップ化する際の製造プロセスに基づいて、検証処理のプロセスを分割する第１の層として図３に示すｐｏｌｙ層１１及び拡散層１２を含む１層目までとしている。この検証処理のプロセスを分割する層は、検証プロセス設定部８０により設定される。すなわち、少なくとも、ｐｏｌｙ層１１及び拡散層１２の層毎にＤＲＣ検証処理と、ｐｏｌｙ層１１及び拡散層１２間のＬＶＬ検証処理を先行して行い、エラー箇所を抽出しておけば、配線に関する層がレイアウトの検証対象に含まれていないため、ＬＶＳ検証処理及び配線層のＤＲＣ検証処理を省略することが可能になる。
【０１３５】
次に、ステップＳ６０４において、ＤＲＣ検証部７０は、レイアウトデータ作成部４０から入力された１層目の各レイアウトデータを保持し、その各レイアウトデータが第１の層まで（１層目まで）に含まれるレイアウトデータかを判定する。第１の層までに含まれるレイアウトデータである場合は(ステップＳ６０４：Ｙｅｓ)、ステップＳ６０５に移行する。また、第１の層まれないレイアウトデータである場合は(ステップＳ６０４：Ｎｏ)、ステップＳ６０９に移行する。
【０１３６】
次に、ステップＳ６０５において、ＤＲＣ検証部７０は、１層目の各レイアウトデータに対するＤＲＣを実行する。ステップＳ６０５において、ＤＲＣ検証部７０は、まず、図３に示した１層目に含まれるｐｏｌｙ層１１及び拡散層１２の各レイアウトデータから素子及び配線に関わる図形を抽出し、各図形に対して１つ又は複数のデザインルールを選択してＤＲＣを実行して、エラー箇所の有無を判定する。
【０１３７】
ステップＳ６０５において、ＤＲＣ検証部７０は、１層目の各レイアウトデータに対するＤＲＣを実行した結果、エラー有りと判定したレイアウトデータ（ｐｏｌｙ層１１及び拡散層１２の一方又は双方）は、そのエラー箇所レポートをレイアウトデータ作成部４０に出力する(ステップＳ６０６)。
【０１３８】
次に、レイアウトデータ作成部４０は、エラー箇所レポートを確認して、該当する層のレイアウトデータを修正する(ステップＳ６０７)。以後、１層目に含まれる各レイアウトデータに対して、エラー箇所が無くなるまで、ステップＳ６０３〜ステップＳ６０７の処理を繰り返し実行する。
【０１３９】
また、ＤＲＣ検証部７０は、１層目の各レイアウトデータに対するＤＲＣを実行した結果、エラー無しと判定し、１層目の各レイアウトデータに対するＤＲＣを終了した場合は、そのレイアウト検証処理が終了した１層目の各レイアウトデータをレイアウトデータ作成部４０に出力する。レイアウト検証処理が終了した１層目の各レイアウトデータは、レイアウトデータ作成部４０からデータ入出力部９０に出力される。更に、データ入出力部９０に入力された１層目の各レイアウトデータは、ＬＶＬ検証部１００に出力されて、ステップＳ６０８においてＬＶＬによるレイアウト検証処理が実行される。
【０１４０】
ステップＳ６０８において、ＬＶＬ検証部１００は、保持した１層目に含まれる各レイアウトデータのうち、下層のレイアウトデータ（ｐｏｌｙ層１１）と上層のレイアウトデータ（拡散層１２）のＬＶＬ比較処理を実行する。このＬＶＬ比較処理では、下層のレイアウトデータと上層のレイアウトデータの差分を出力し、この差分から１層目のレイアウトデータの位置が移動していないか否かを検証し、エラー箇所の有無を判定する。ＬＶＬ検証部１００は、エラー有りと判定した層のレイアウトデータ（ｐｏｌｙ層１１及び拡散層１２の一方又は双方）は、そのエラー箇所レポートをデータ入出力部９０に出力する(ステップＳ６０６)。このエラー箇所レポートは、データ入出力部９０からレイアウトデータ作成部４０に出力される。
【０１４１】
次に、レイアウトデータ作成部４０は、エラー箇所レポートを確認して、該当する層のレイアウトデータを修正する(ステップＳ６０７)。以後、１層目に含まれる各レイアウトデータに対して、エラー箇所が無くなるまで、ステップＳ６０３〜ステップＳ６０８の処理を繰り返し実行する。したがって、ＬＶＬ比較処理により下層のレイアウトデータにエラー箇所が有ることが判定された場合、上層のレイアウトデータとの相対位置が適合するようにレイアウトデータを修正することが可能になる。すなわち、例えば、図３に示した１層目の拡散層１２の位置を、ｐｏｌｙ層１１の位置と合うように修正することが可能になる。
【０１４２】
また、ステップＳ６０８において、ＬＶＬ検証部１００は、保持した１層目の各レイアウトデータに対してＬＶＬ比較処理を実行した結果、エラー無しと判定し、１層目の各レイアウトデータに対するＬＶＬ比較処理を終了した場合は、残りの最終Ｎ層までのレイアウトデータに対する処理への移行を指示する処理移行指示信号をデータ入出力部９０に出力する。この処理移行指示信号は、データ入出力部９０からレイアウトデータ作成部４０に出力される。
【０１４３】
レイアウトデータ作成部４０は、処理移行指示信号が入力されると、第１の層から最終Ｎ層まで（例えば、図３に示す配線層Ａ１３，Ｂ１４及びコンタクト層１５を含む２層目まで）に含まれる各レイアウトデータをレイアウトデータ検証部５０に出力する。この最終Ｎ層までに含まれる各レイアウトデータは、レイアウトデータ検証部５０内のＤＲＣ検証部７０及びＬＶＳ検証部６０に入力される。ステップＳ６０４において、ＤＲＣ検証部７０及びＬＶＳ検証部６０は、レイアウトデータ作成部４０から入力された各レイアウトデータを保持し、その各レイアウトデータが第１の層までに含まれるレイアウトデータかを判定する。第１の層まで含まれないレイアウトデータである場合、すなわち、第１の層から最終Ｎ層までに含まれるレイアウトデータである場合は(ステップＳ６０４：Ｎｏ)、ステップＳ６０９に移行する。
【０１４４】
次に、ステップＳ６０９において、ＤＲＣ検証部７０は、保持した２層目に含まれる各レイアウトデータに対して、上記ステップＳ６０５と同様のＤＲＣを繰り返し実行する。また、ステップＳ６０９において、ＬＶＳ検証部６０は、各レイアウトデータに対してＬＶＳを実行する。ＬＶＳ検証部６０は、配線層Ａ１３，Ｂ１４及びコンタクト層１５の各レイアウトデータからゲートレベルの接続情報を復元して、さらにゲートレベルの接続情報をトランジスタレベルの接続情報へ変換した後、このトランジスタレベルの接続情報と論理回路図の情報とが一致するか否かを照合確認して、エラー箇所の有無を判定する。
【０１４５】
ステップＳ６０９において、ＤＲＣ検証部７０及びＬＶＳ検証部６０は、各レイアウトデータに対するＤＲＣ及びＬＶＳを実行した結果、双方又は一方がエラー有りと判定した層のレイアウトデータ（配線層Ａ１３，Ｂ１４、コンタクト層１５の何れか１つ、又は２つ、又は全て）は、そのエラー箇所レポートをレイアウトデータ作成部４０に出力する(ステップＳ６０６)。
【０１４６】
次に、レイアウトデータ作成部４０は、エラー箇所レポートを確認して、該当する層のレイアウトデータを修正する(ステップＳ６０７)。以後、２層目に含まれる各レイアウトデータに対して、エラー箇所が無くなるまで、ステップＳ６０３〜ステップＳ６０９の処理を繰り返し実行する。
【０１４７】
また、ＤＲＣ検証部７０及びＬＶＳ検証部６０は、２層目の各レイアウトデータに対するＤＲＣ及びＬＶＳを実行した結果、双方でエラー無しと判定し、２層目の各レイアウトデータに対するＤＲＣ及びＬＶＳを終了した場合は、２層目の各レイアウトデータをレイアウトデータ作成部４０に出力する。レイアウト検証処理が終了した２層目の各レイアウトデータは、レイアウトデータ作成部４０からデータ入出力部９０に出力される。更に、データ入出力部９０に入力された２層目の各レイアウトデータは、ＬＶＬ検証部１００に出力されて、ステップＳ６１０においてＬＶＬによるレイアウト検証処理が実行される。
【０１４８】
ステップＳ６１０において、ＬＶＬ検証部１００は、保持した２層目の各レイアウトデータに対して、上記ステップＳ６０８と同様のＬＶＬ比較処理を実行する。そして、ＬＶＬ検証部１００は、ＬＶＬ比較処理の結果、エラー有りと判定したレイアウトデータ（配線層Ａ１３，Ｂ１４、コンタクト層１５の何れか１つ、又は２つ、又は全て）は、そのエラー箇所レポートをデータ入出力部９０に出力する(ステップＳ６０６)。このエラー箇所レポートは、データ入出力部９０からレイアウトデータ作成部４０に出力される。
【０１４９】
次に、レイアウトデータ作成部４０は、エラー箇所レポートを確認してレイアウトデータを修正する(ステップＳ６０７)。以後、エラー箇所が無くなるまで、ステップＳ６０３〜ステップＳ６１０の処理を繰り返し実行する。したがって、ＬＶＬ比較処理により下層のレイアウトデータにエラー箇所が有ることが判定された場合、上層のレイアウトデータとの相対位置が適合するようにレイアウトデータを修正することが可能になる。すなわち、例えば、図４に示した１層目のレイアウトデータの拡散層１２の位置を、２層目のレイアウトデータの配線層Ａ１３、配線層Ｂ１４及びコンタクト層１５の位置と合うように修正することが可能になる。
【０１５０】
そして、エラー箇所が無くなるまで、ステップＳ６０３〜ステップＳ６１０の処理を繰り返し実行し、ステップＳ６０５、ステップＳ６０８、ステップＳ６０９、及びステップＳ６１０において、全ての層のレイアウトデータがエラー無しと判定されると、１層目から最終Ｎ層までのＮ層分のレイアウトデータが完成し(ステップＳ６１１)、Ｎ層分のチップデータが完成する(ステップＳ６１２)。
【０１５１】
ステップＳ６１３〜ステップＳ６１６の各処理は、上記第１の実施の形態においてステップＳ１１６〜ステップＳ１１９で説明したものと同様であるため、その説明は省略する。
【０１５２】
以上に説明したとおり、本発明の第６の実施の形態によれば、多層構造の各層のレイアウトデータにＤＲＣ及びＬＶＳによりレイアウト検証処理を実行してエラー箇所の有無を判定した後、その隣接する層同士のレイアウトデータにＬＶＬによるレイアウト検証処理を実行して下層のレイアウトデータのエラー箇所の有無を判定し、レイアウト検証処理毎にエラー箇所レポートを出力することを可能にするとともに、そのレイアウトデータの再修正を可能とした。
【０１５３】
したがって、多層構造の半導体装置を製造する際に、各層のレイアウトデータに対して適用するＤＲＣ及びＬＶＳによるレイアウト検証処理に加えて、隣接する層同士のレイアウトデータに対してＬＶＬによるレイアウト検証処理を適用することができる。その結果、レイアウト検証処理の確度を向上させることが可能になり、レイアウト設計データの品質を更に向上させることができる。
【０１５４】
また、本発明の第６の実施の形態によれば、多層構造の半導体集積回路をチップ化する際の製造プロセスに基づいて、全Ｎ層のレイアウトデータを、第１の層まで（１層目まで）と、残りの最終Ｎ層まで（２層目まで）のレイアウトデータに分割し、その分割した複数層のレイアウトデータ毎にＤＲＣ、ＬＶＳ適宜適用してレイアウト検証処理を実行するとともに、そのレイアウト検証後のレイアウトデータに対してＬＶＬを適用してレイアウト検証処理を実行するようにした。
【０１５５】
このため、全Ｎ層のレイアウトデータを分割せずに層毎にレイアウト検証処理を実行した場合に比べて、レイアウト検証処理の処理負担を軽減することができる。すなわち、上記第６の実施の形態では、第１の層までとして、図３に示したｐｌｙ層１１及び拡散層１２を含む１層目までと、最終Ｎ層までとして、図３に示した配線層１４及びコンタクト層１５を含む２層目までと、に分割して、ＬＶＬ検証処理、ＤＲＣ検証処理及びＬＶＳ検証処理を適宜実行する場合を示した。この結果、第１の層までのレイアウト検証処理では、ＬＶＬ検証処理を実行した後、ＤＲＣ検証処理のみを実行すれば良くなり、レイアウト検証処理の処理負担を軽減することが可能になった。
【０１５６】
さらに、本第６の実施の形態によれば、多層構造の半導体集積回路をチップ化する際の製造プロセスに基づいて、ＤＲＣ、ＬＶＳ及びＬＶＬによるレイアウト検証処理においてエラー箇所レポートを出力するタイミングを設定した。このエラー箇所レポートの出力タイミングに従って、ＤＲＣ、ＬＶＳ及びＬＶＬによる各レイアウト検証処理に際してエラー箇所レポートを出力することを可能にした。このため、隣接する層同士のレイアウトデータ間のエラー箇所、及び各層のレイアウトデータのエラー箇所を修正しながら各層に対応するマスク作成データを作成することができ、フォトマスクの信頼性を向上させることができる。その結果、多層構造の半導体集積回路をチップ化する際の製造プロセスにおいて、フォトマスクのエラーに起因する製造プロセス上の修正処理を低減することが可能になる。
【図面の簡単な説明】
【０１５７】
【図１】本発明の第１の実施の形態に係るレイアウト作成装置の構成例を示すブロック図である。
【図２】本発明の第１の実施の形態に係るレイアウト作成装置において実行されるレイアウトデータ作成処理を示すフローチャートである。
【図３】本発明の第１の実施の形態に係る多層構造の半導体集積回路のレイアウトの一例を示す平面図である。
【図４】本発明の第１の実施の形態に係る多層構造の半導体集積回路のレイアウトの一例を示す平面図である。
【図５】本発明の第２の実施の形態に係るレイアウト作成装置において実行されるレイアウトデータ作成処理を示すフローチャートである。
【図６】本発明の第３の実施の形態に係るレイアウト作成装置において実行されるレイアウトデータ作成処理を示すフローチャートである。
【図７】本発明の第４の実施の形態に係るレイアウト作成装置において実行されるレイアウトデータ作成処理を示すフローチャートである。
【図８】本発明の第５の実施の形態に係るレイアウト作成装置において実行されるレイアウトデータ作成処理を示すフローチャートである。
【図９】本発明の第６の実施の形態に係るレイアウト作成装置において実行されるレイアウトデータ作成処理を示すフローチャートである。
【符号の説明】
【０１５８】
２０…レイアウト作成装置、３０…論理回路図設計部、４０…レイアウトデータ作成部、５０…レイアウトデータ検証部、６０…ＬＶＳ検証部、７０…ＤＲＣ検証部、８０…検証プロセス設定部、１００…ＬＶＬ検証部、１１０…マスク作成データ作成部、１２０…フォトマスク製造装置、１３０…半導体装置製造装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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