(57)【要約】【課題】メモリでない周辺デバイスであっても高速にデータ転送することができ、しかも汎用性の高いデータ転送技術を提供する。【解決手段】ＣＰＵ７１と、周辺デバイスであるＬＣＤコントローラ７７およびＩＤＥコントローラ７８との間に、ブリッジ部７００を介挿する。ブリッジ部７００は擬ＳＤＲＡＭインタフェースモジュール７１０を備え、ＣＰＵ７１からのＳＤＲＡＭモードでのアクセスに対応して、与えられたデータをＬＣＤコントローラ７７に転送したり、ディスクドライブに挿入されたディスクから読み出したデータをＣＰＵ７１に転送する。転送モードの設定は、アドレス信号線の一部を用いて行う。【選択図】図４
2009146307.tif 000002
【特許請求の範囲】
【請求項１】
画像データに対応する画像を表示する画像表示手段と、
ＳＤＲＡＭを直接接続可能なバス端子を有し、該バス端子からＳＤＲＡＭモードで前記画像表示手段に与える画像データを出力するプロセッサと、
ＳＤＲＡＭモードでのアクセスを受け付け可能な受付部を有するとともに該受付部が前記プロセッサの前記バス端子と接続され、前記受付部に前記バス端子のデータバス端子からＳＤＲＡＭモードで入力される画像データを前記画像表示手段に受け渡すデータ転送手段と
を備えることを特徴とするデータ処理装置。
【請求項２】
データをシーケンシャルに読み出し可能な記憶媒体からデータの読み出しを行う記憶媒体制御手段と、
ＳＤＲＡＭを直接接続可能なバス端子を有するプロセッサと、
ＳＤＲＡＭモードでのアクセスを受け付け可能な受付部を有するとともに該受付部が前記プロセッサの前記バス端子と接続され、前記受付部への前記プロセッサからのＳＤＲＡＭモードでのアクセスに対応して、前記記憶媒体制御手段により前記記憶媒体から読み出されたデータを前記バス端子のデータバス端子に対し出力するデータ転送手段と
を備えることを特徴とするデータ処理装置。
【請求項３】
画像データに対応する画像を表示する画像表示手段と、
データをシーケンシャルに読み出し可能な記憶媒体からデータの読み出しを行う記憶媒体制御手段と、
ＳＤＲＡＭを直接接続可能なバス端子を有するプロセッサと、
ＳＤＲＡＭモードでのアクセスを受け付け可能な受付部を有するとともに該受付部が前記プロセッサの前記バス端子と接続され、前記受付部に前記バス端子のデータバス端子からＳＤＲＡＭモードで入力される画像データを前記画像表示手段に受け渡す第１の動作モードと、前記受付部への前記プロセッサからのＳＤＲＡＭモードでのアクセスに対応して、前記記憶媒体制御手段により前記記憶媒体から読み出されたデータを前記バス端子のデータバス端子に対し出力する第２の動作モードとを選択的に実行するデータ転送手段と
を備え、
前記プロセッサは、前記バス端子のアドレスバス端子のうち少なくとも１つにモード選択用信号を出力し、
前記データ転送手段は、前記アドレスバス端子から前記受付部に入力される前記モード選択用信号に基づいて、前記第１および第２の動作モードの一方を選択し実行する
ことを特徴とするデータ処理装置。
【請求項４】
前記データ転送手段は、前記画像データを処理する画像データ処理部と、前記記憶媒体から読み出されたデータを処理する読み出しデータ処理部とをさらに備え、
前記受付部は、前記プロセッサの前記データバス端子の接続先を前記画像データ処理部と前記読み出しデータ処理部との間で切り替える切替部と、前記モード選択用信号に基づき前記切替部による切替を制御する切替制御部とを備える請求項３に記載のデータ処理装置。
【請求項５】
前記データ転送手段は、内部動作クロックを発生するクロック発生部を備え、前記バス端子のクロック端子から出力される同期クロックに基づいて前記データバス端子から出力される前記画像データを受け付ける一方、前記画像表示手段への画像データを前記内部動作クロックに同期させて送出する請求項１、３および４のいずれかに記載のデータ処理装置。
【請求項６】
前記内部動作クロックは、前記同期クロックよりも高速である請求項５に記載のデータ処理装置。
【請求項７】
前記データ転送手段は、２面のデータバッファを備え、前記記憶媒体制御手段が前記記憶媒体から読み出したデータを前記２面のデータバッファのうち一方面へ書き込みながら前記２面のデータバッファのうち他方面に記憶されたデータを前記プロセッサに対し転送する動作を、データバッファを交互に切り替えながら行う請求項２ないし４のいずれかに記載のデータ処理装置。
【請求項８】
プロセッサのシステムバスに接続するためのバス接続部と、
前記プロセッサの周辺デバイスと接続するためのデバイス接続部と、
前記バス接続部と前記デバイス接続部との間に介挿されたデータ転送部と
を備え、
前記データ転送部は、前記バス接続部を介した前記プロセッサからのＳＤＲＡＭモードでのアクセスを受け付け、該アクセスに対応して、前記プロセッサから前記バス接続部に与えられたデータを前記デバイス接続部から前記周辺デバイスに転送する第１の転送動作、および、前記周辺デバイスから前記デバイス接続部に与えられたデータを前記バス接続部から前記プロセッサに転送する第２の転送動作、の少なくとも一方を実行する
ことを特徴とするデータ転送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、プロセッサのバス端子に種々の周辺デバイスをバス接続して使用するデータ処理装置および該装置に適用可能なデータ転送装置に関するものである。
【背景技術】
【０００２】
装置全体の機能を制御するプロセッサと、その周辺デバイスとを有するデータ処理装置においては、プロセッサのバス端子に各周辺デバイスを並列に接続した、いわゆるバス・システムが広く用いられている。例えば、特許文献１に記載のコンピュータシステムでは、プロセッサのシステムバスにＲＯＭ、ＲＡＭ、ＶＲＡＭなどのデバイスを接続する一方、Ｉ／Ｏインタフェースを介してＨＤ（ハードディスク）等の装置を接続している。また、特許文献２に記載のプリンタ装置では、ＣＰＵのシステムバスにメモリを接続する一方、Ｉ／Ｏポートを介して印刷等デバイスを接続している。
【０００３】
【特許文献１】特開２０００−１３２５０３号公報（図５）
【特許文献２】特開２００６−３４３９２２号公報（図６）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記従来技術においては、メモリのようにプロセッサから直接アクセス可能なデバイスはシステムバスに直接接続される一方、その他のデバイスは汎用のＩ／Ｏインタフェースを介して接続される。このため、メモリ以外の周辺デバイスについては、データの転送速度をあまり高くすることができない。また、デバイスのインタフェース規格に応じてプロセッサからのアクセス方法を変える必要がある。これを改善するために、プロセッサからＳＲＡＭ（Static Random Access Memory）モードで周辺デバイスを制御可能とするためのコントローラＩＣも製品化されているが、ＳＲＡＭモードでのアクセスには時間がかかり、データ転送速度の高速化という要求に応えるには至っていなかった。
【０００５】
この発明は上記課題に鑑みなされたものであり、プロセッサのバス端子に種々の周辺デバイスをバス接続して使用するデータ処理装置において、メモリでない周辺デバイスであっても高速にデータ転送することができ、しかも汎用性の高いデータ転送技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明にかかるデータ処理装置の第１の態様は、上記目的を達成するため、画像データに対応する画像を表示する画像表示手段と、ＳＤＲＡＭを直接接続可能なバス端子を有し、該バス端子からＳＤＲＡＭモードで前記画像表示手段に与える画像データを出力するプロセッサと、ＳＤＲＡＭモードでのアクセスを受け付け可能な受付部を有するとともに該受付部が前記プロセッサの前記バス端子と接続され、前記受付部に前記バス端子のデータバス端子からＳＤＲＡＭモードで入力される画像データを前記画像表示手段に受け渡すデータ転送手段とを備えることを特徴としている。
【０００７】
ここで、「ＳＤＲＡＭモード」とは、プロセッサのメモリ制御モードのうちＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に直接アクセスするための制御モードであり、プロセッサから出力されるクロックに同期してプロセッサから行アドレスおよび列アドレスがアドレスバス端子から出力され、続いてプロセッサからＳＤＲＡＭに対する書き込みデータまたはＳＤＲＡＭからの読み出しデータがデータバス端子に出力される。
【０００８】
このように構成された発明では、プロセッサから見た画像表示手段はバス端子に接続されたＳＤＲＡＭと同様に扱うことができる。したがってプロセッサ側で画像表示手段のインタフェースに対応する必要はなく、単にＳＤＲＡＭモードでのアクセス機能を有すればよいこととなるので、汎用性が高い。また、ＳＤＲＡＭモードでは、ＤＲＡＭ（Dynamic Random Access Memory）モードやＳＲＡＭ（Static Random Access Memory）モードに比べより短い周期でデータの送出が可能であるので、データ転送を高速化することができる。さらに、ＳＤＲＡＭモードに対応するプロセッサでは、１回のアドレス指定に対応して複数のデータを送出することが可能なものがあり、このようなプロセッサを使用すればさらに高速でデータ転送を行うことができる。このように、この発明によれば、メモリでない周辺デバイスを用いて、メモリにアクセスする場合と同様に高速にデータ転送が可能で汎用性の高いデータ処理装置を構成することができる。
【０００９】
また、この発明にかかるデータ処理装置の第２の態様は、上記目的を達成するため、データをシーケンシャルに読み出し可能な記憶媒体からデータの読み出しを行う記憶媒体制御手段と、ＳＤＲＡＭを直接接続可能なバス端子を有するプロセッサと、ＳＤＲＡＭモードでのアクセスを受け付け可能な受付部を有するとともに該受付部が前記プロセッサの前記バス端子と接続され、前記受付部への前記プロセッサからのＳＤＲＡＭモードでのアクセスに対応して、前記記憶媒体制御手段により前記記憶媒体から読み出されたデータを前記バス端子のデータバス端子に対し出力するデータ転送手段とを備えることを特徴としている。
【００１０】
このように構成された発明においても、プロセッサ側からは、記憶媒体をバス端子に接続されたＳＤＲＡＭと同様に扱うことができる。このため、上記発明と同様に、メモリでない周辺デバイスを用いて、メモリにアクセスする場合と同様に高速にデータ転送が可能で汎用性の高いデータ処理装置を構成することができる。
【００１１】
また、この発明にかかるデータ処理装置の第３の態様は、上記目的を達成するため、画像データに対応する画像を表示する画像表示手段と、データをシーケンシャルに読み出し可能な記憶媒体からデータの読み出しを行う記憶媒体制御手段と、ＳＤＲＡＭを直接接続可能なバス端子を有するプロセッサと、ＳＤＲＡＭモードでのアクセスを受け付け可能な受付部を有するとともに該受付部が前記プロセッサの前記バス端子と接続され、前記受付部に前記バス端子のデータバス端子からＳＤＲＡＭモードで入力される画像データを前記画像表示手段に受け渡す第１の動作モードと、前記受付部への前記プロセッサからのＳＤＲＡＭモードでのアクセスに対応して、前記記憶媒体制御手段により前記記憶媒体から読み出されたデータを前記バス端子のデータバス端子に対し出力する第２の動作モードとを選択的に実行するデータ転送手段とを備え、前記プロセッサは、前記バス端子のアドレスバス端子のうち少なくとも１つにモード選択用信号を出力し、前記データ転送手段は、前記アドレスバス端子から前記受付部に入力される前記モード選択用信号に基づいて、前記第１および第２の動作モードの一方を選択し実行することを特徴としている。
【００１２】
このように構成された発明においても、プロセッサ側からは、画像表示手段および記憶媒体をバス端子に接続されたＳＤＲＡＭと同様に扱うことができる。このため、上記発明と同様に、高速にデータ転送が可能で汎用性の高いデータ処理装置を構成することができる。また、ＳＤＲＡＭのアドレスを指定するのと同様の方法により、画像表示手段への画像データの出力および記憶媒体からのデータ受け取りを切り替えることができる。
【００１３】
この発明の第３の態様において、前記データ転送手段は、前記画像データを処理する画像データ処理部と、前記記憶媒体から読み出されたデータを処理する読み出しデータ処理部とをさらに備え、前記受付部は、前記プロセッサの前記データバス端子の接続先を前記画像データ処理部と前記読み出しデータ処理部との間で切り替える切替部と、前記モード選択用信号に基づき前記切替部による切替を制御する切替制御部とを備えるようにしてもよい。このように、データバス端子の接続先をモード選択用信号に基づいて選択することにより、画像表示手段および記憶媒体という２つのデバイスとプロセッサとのデータ転送を行うことができる。
【００１４】
また、上記した本発明の第１および第３の態様においては、前記データ転送手段は、内部動作クロックを発生するクロック発生部を備え、前記バス端子のクロック端子から出力される同期クロックに基づいて前記データバス端子から出力される前記画像データを受け付ける一方、前記画像表示手段への画像データを前記内部動作クロックに同期させて送出するようにしてもよい。このように、データ転送手段に入力される信号のクロックとデータ転送手段から出力される信号のクロックを別個に設けることにより、プロセッサは画像表示手段の動作タイミングに合わせて画像データを出力する必要がなくなり、処理効率が向上する。
【００１５】
この場合においては、データ転送手段から画像表示手段に転送される信号の転送速度がプロセッサからデータ転送手段に転送される信号の転送速度を下回ることがないよう、内部動作クロックはできるだけ高いことが望ましい。例えば、前記内部動作クロックが前記同期クロックよりも高速になるようにしてもよい。
【００１６】
また、上記した本発明の第２および第３の態様においては、前記データ転送手段は、２面のデータバッファを備え、前記記憶媒体制御手段が前記記憶媒体から読み出したデータを前記２面のデータバッファのうち一方面へ書き込みながら前記２面のデータバッファのうち他方面に記憶されたデータを前記プロセッサに対し転送する動作を、データバッファを交互に切り替えながら行うようにしてもよい。
【００１７】
このようにすれば、記憶媒体からのデータ読み出しと、読み出されたデータのプロセッサへの転送とを併行して行うことができるので、転送処理を効率化してデータ転送の所要時間を短縮することができる。
【００１８】
また、この発明にかかるデータ転送装置は、上記目的を達成するため、プロセッサのシステムバスに接続するためのバス接続部と、前記プロセッサの周辺デバイスと接続するためのデバイス接続部と、前記バス接続部と前記デバイス接続部との間に介挿されたデータ転送部とを備え、前記データ転送部は、前記バス接続部を介した前記プロセッサからのＳＤＲＡＭモードでのアクセスを受け付け、該アクセスに対応して、前記プロセッサから前記バス接続部に与えられたデータを前記デバイス接続部から前記周辺デバイスに転送する第１の転送動作、および、前記周辺デバイスから前記デバイス接続部に与えられたデータを前記バス接続部から前記プロセッサに転送する第２の転送動作、の少なくとも一方を実行することを特徴としている。
【００１９】
このように構成された発明では、プロセッサから見た当該データ転送装置はシステムバスに接続されたＳＤＲＡＭと同様の動作をするので、ＳＤＲＡＭモードでの高速データ転送を行うことができる。また、プロセッサ側では周辺デバイスのインタフェース規格に対応する必要がなく、また周辺デバイスとして種々のインタフェースを有するものをプロセッサに接続することが可能となるので、プロセッサと周辺デバイスとの組合せの自由度が高くなる。このように、本発明にかかるデータ転送装置は、各種のプロセッサや周辺デバイスと組み合わせてデータ処理システムを構築することのできる汎用性の高いものである。
【発明を実施するための最良の形態】
【００２０】
図１は本発明にかかるデータ処理装置の一実施形態であるフォトプリンタを示す斜視図である。また、図２はフォトプリンタの内部構成の概略を示す図である。このフォトプリンタ１０では、プリンタ本体１２の内部にはプリント機構部５０が内蔵されており、フォトプリンタ１０の全体の制御を司るコントローラ７０からの動作指令に応じて用紙Ｐへの印刷を実行する。そして、こうして印刷された用紙がプリンタ本体１２の前面に排紙される。
【００２１】
このプリンタ本体１２の前面には、図１に示すように、前面扉１４が開閉自在に取り付けられている。この前面扉１４はプリンタ本体１２の前面を開閉するための蓋である。そして、開状態のときには、プリント機構部５０から排紙される用紙Ｐを受けるための排紙トレイとして機能する。また、プリンタ本体１２の前面に設けられた各種のメモリカードスロット１６をユーザが利用可能な状態となる。つまり、この状態でユーザは印刷対象となる画像ファイルを記憶したメモリカードＭをメモリカードスロット１６に差し込むことができる。さらに、この実施形態では、記憶媒体としてメモリカード以外にＣＤ−ＲＯＭ／Ｒ／ＲＷ（Compact Disc：コンパクトディスク）やＤＶＤ−ＲＯＭ／Ｒ／ＲＷ（Digital Versatile Disc：デジタル多用途ディスク）などの光学ディスクＤＣを利用可能となっている。つまり、プリンタ本体１２のベース部分にディスクドライブ１３が設けられている。
【００２２】
また、プリンタ本体１２の上面には操作パネル２０が設けられる一方、プリンタ本体１２の上面の奥の一辺に対してカバー３０が開閉自在に取り付けられている。このカバー３０は、プリンタ本体１２の上面を覆うことのできる大きさに成形された樹脂板であり、開状態では操作パネル２０の表面を外部に露出する（図１参照）。一方、カバー３０が閉状態に閉じられると、操作パネル２０全体を覆う。
【００２３】
この操作パネル２０には、文字や図形、記号などを表示する例えばＬＣＤディスプレイにより構成された表示部２２と、この表示部２２の周囲に配置されたボタン群２４とを備えている。表示部２２の表示内容は、表示画像生成部７０１（図３参照）によって制御される。ボタン群２４は、図２に示すように、電源のオンオフを行うための電源ボタン２４ａ、メインメニュー画面を呼び出すためのメニューボタン２４ｂ、操作を途中でキャンセルしたり用紙Ｐへの印刷を途中で中断したりするためのキャンセルボタン２４ｃ、用紙Ｐへの印刷実行を指示するための印刷ボタン２４ｄ、メモリカードスロット１６に挿入されたメモリカードＭにデータ等を保存するための保存ボタン２４ｅ、表示部２２に表示された複数の選択肢の中から所望の選択肢を選択したりカーソルを移動したりするときに操作される上下左右の各矢印ボタン２４ｆ〜２４ｉ、この上下左右の各矢印ボタン２４ｆ〜２４ｉの中央に配置され各矢印ボタン２４ｆ〜２４ｉによって選択されている選択肢に決定したことを指示するためのＯＫボタン２４ｊ、表示部２２での画面表示を切り替えるための表示切替ボタン２４ｋ、表示部２２に表示される左ガイドを選択する左ガイド選択ボタン２４ｌ、表示部２２に表示される右ガイドを選択する右ガイド選択ボタン２４ｍ、排紙トレイとしての機能を備えた前面扉１４を開く排紙トレイオープンボタン２４ｎなどで構成されている。
【００２４】
また、表示部２２の表示内容を確認するために、カバー３０には表示部２２と同じ大きさの窓３２が設けられている。つまり、カバー３０が閉状態にあるときにはユーザはこの窓３２を介して表示部２２の表示内容を確認することができる。一方、カバー３０は開状態のときには、表示部２２を図１に示すように好みの角度に調整することが可能となっている。
【００２５】
このようにカバー３０を開状態としたときには、操作パネル２０に対して斜め後方に傾斜した状態でカバー３０は保持され、用紙Ｐをプリント機構部５０へ供給するためのトレイとして利用可能となっている。また、操作パネル２０の奥には、プリント機構部５０の給紙口５８が設けられるとともに、ガイド幅が用紙の幅に合うように左右方向にスライド操作される一対の用紙ガイド５９が設けられている。
【００２６】
そして、給紙口５８を介して用紙Ｐが搬送ローラ５６によりプリント機構部５０に送り込まれて印刷が実行される。このプリント機構部５０には、図２に示すように、キャリッジ５３が左右方向にループ状に架け渡されたタイミングベルト５１により駆動されガイド５２に沿って左右に往復動する。このキャリッジ５３には、紙端検出センサ５７が設けられ、用紙Ｐの左右端や上下端を検出する。つまり、紙端検出センサ５７は、給紙口５８にセットされた用紙に対して印刷前にキャリッジ５３が左右方向に走査したときにその用紙の左右端を検出して用紙幅の認識を可能にしたり、印刷途中で用紙の後端を検出して用紙長さの認識を可能にしたりする。
【００２７】
また、このキャリッジ５３には、シアン・マゼンタ・イエロー・ブラック等の各色のインクを個別に収容したインクカートリッジ５４が搭載されている。これらのインクカートリッジ５４はそれぞれ印刷ヘッド５５に接続されている。そして、印刷ヘッド５５はインクカートリッジ５４からのインクに圧力をかけてノズル（図示省略）から用紙Ｐに向かってインクを吐出する。この実施形態では、印刷ヘッド５５は圧電素子に電圧をかけることにより該圧電素子を変形させてインクを加圧する方式を採用しているが、発熱抵抗体（例えばヒータなど）に電圧をかけインクを加熱して発生した気泡によりインクを加圧する方式を採用してもよい。こうして印刷された用紙Ｐは搬送ローラ５６によって開状態の前面扉（排紙トレイ）１４へ送り出される。
【００２８】
また、図示を省略しているものの、プリンタ本体１２の背面にはバッテリパックを装着可能となっており、商用電源に接続しなくとも本プリンタ１０をバッテリにより動作させることが可能となっている。この点および本プリンタ１０がホストコンピュータに接続しなくても使用することができるスタンドアロンプリンタとなっている点により、本プリンタ１０は持ち運び容易でどこでも使用できるようになっている。
【００２９】
図３はフォトプリンタの電気的構成の要部を示すブロック図である。コントローラ７０は、図３に示すように、装置全体の動作を制御するＣＰＵ７１を備えている。ＣＰＵ７１のシステムバス７には、各種処理プログラムや各種データや各種テーブルなどを記憶したＲＯＭ７２、一時的にデータを記憶するＲＡＭ７３、表示部２２に描画すべき画像のデータを格納するビデオＲＡＭ（ＶＲＡＭ）７４、汎用Ｉ／Ｏインタフェース７５および後述するブリッジ部７００が接続されている。また、Ｉ／Ｏインタフェース７５には、プリント機構部５０に対し制御指令や画像データなどを与えて印刷動作を行わせる印刷制御部７５１と、メモリカードスロット１６に挿入されたメモリカードにアクセスしてデータの読み書きを行うカードインタフェース７５２とが接続されている。
【００３０】
また、ＣＰＵ７１のＩ／Ｏポートにはユーザインタフェース入力部７０２が接続されている。ユーザインタフェース入力部７０２は、ユーザのボタン群２４に対するスイッチ操作に基づく種々の指令信号を受けて、ＣＰＵ７１に必要な情報を送出する。また、ブリッジ部７００には、ＬＣＤコントローラ７７およびＩＤＥコントローラ７８が接続されている。ＬＣＤコントローラ７７は、ＬＣＤディスプレイからなる表示部２２に制御コマンドおよび画像データを送出し、表示部２２に画像を表示させる。また、ＩＤＥ（Integrated Device Electronics）インタフェース７８は、ＩＤＥインタフェース規格に対応したディスクドライブ１３を制御して、ディスクＤＣからのデータの読み出しおよびディスクＤＣへのデータの書き込みを制御する。ユーザインタフェース７６、ブリッジ部７００、ＬＣＤコントローラ７７およびＩＤＥコントローラ７８はＡＳＩＣ（Application Specified IC）７９として１パッケージ化されている。
【００３１】
図４はブリッジ部の構成を示すブロック図である。ブリッジ部７００は、バス端子７９１、デバイス接続用の端子７９２および７９３の各端子を有し、これらの端子および適宜の信号線を介して、ブリッジ部７００はＣＰＵ７１、ＬＣＤコントローラ７７およびＩＤＥコントローラ７８と電気的に接続されている。
【００３２】
また、ブリッジ部７００は制御部７１１およびデータスイッチ７１２を有する擬ＳＤＲＡＭインタフェースモジュール７１０を備えている。擬ＳＤＲＡＭインタフェースモジュール７１０は、ＳＤＲＡＭと同等の端子を有し、ＣＰＵ７１から見ると、システムバス７に接続されたＳＤＲＡＭと同じように動作する。すなわち、該モジュール７１０は、チップセレクト端子ＣＳ、行アドレスセレクタ端子ＲＡＳ、列アドレスセレクタ端子ＣＡＳ、ライトイネーブル端子ＷＥ、クロック入力端子ＳＤＣＬＫ、アドレス入力端子Ａ[０]，Ａ[１]，Ａ[ｎ-1]，Ａ[ｎ]の各入力端子と、１６本のパラレルデータ入出力端子Ｄ[０：１５]とを備えている。これらの端子は、システムバス７を構成する各信号線のうち端子名と同名の信号線にそれぞれ接続されている。
【００３３】
ここで、符号Ａ[ｎ]はアドレスバスの最上位の信号線を表し、符号Ａ[ｎ-1]は次位の信号線を表す。また、符号Ａ[０]、Ａ[１]はそれぞれ最下位、次位の信号線を表す。つまりこの実施形態では、アドレスバスのうち上位および下位各２ビットのみを使用している。
【００３４】
データバスに接続されたデータ信号端子Ｄ[０：１５]はデータスイッチ７１２に接続されており、データスイッチ７１２は、制御部７１１から与えられる制御信号に基づいてデータ転送モード、すなわちデータの転送方向および転送先を切り替える。制御部７１１は、後述するように、ＣＰＵ７１からシステムバス７を介してアドレス入力端子Ａ[ｎ-1]、Ａ[ｎ]に与えられる信号に基づきデータスイッチ７１２を制御することにより、データ転送モードを切り替える。
【００３５】
データスイッチ７１２は、画像データ処理部７３０と、ディスク読み出しデータ処理部７４０とにそれぞれ１６ビットパラレル信号線によって接続されている。このうち画像データ処理部７３０は、表示部２２に画像を表示させるためにＣＰＵ７１から出力される画像データを受け付けて、ＬＣＤコントローラ７７に送出する機能を有する。また、ディスク読み出しデータ処理部７４０は、ＣＰＵ７１からの制御指令に応じてＩＤＥコントローラ７８がディスクドライブ１３に挿入されたディスクＤＣから読み出したデータを、ＣＰＵ７１からのリクエストに応じて送出する機能を担う。
【００３６】
まず画像データ処理部７３０について説明する。データスイッチ７１２からの１６ビットパラレル信号線は、画像データ処理部７３０に設けられた１６−２４ビット変換器７３３に接続されている。１６−２４ビット変換器７３３は、データスイッチ７１２から与えられる１６ビットデータを後述するようにして２４ビットデータに変換しＶＲＡＭコントローラ７３４に出力する。このデータは表示部２２に所定の画像を表示させるための画像データである。
【００３７】
図５は１６−２４ビット変換器の動作および構成例を示す図である。ＣＰＵ７１からは、データバスを介して１６ビットを１ワードとする画像データが送られてくる。画像データは、ＲＧＢ各色１バイト（８ビット）で表されており、図５（ａ）に示すように、２ワードで１画素分のデータを構成する。図において符号Ｒ１、Ｇ１、Ｂ１はそれぞれ第１の画素のＲ（赤）成分、Ｇ（緑）成分およびＢ（青）成分の画像データを表す。以後、添え字２，３，…は第２の画素，第３の画素，…を表す。また、符号α１，α２，…は、２ワード３２ビットのデータのうち各色成分が占める２４ビット以外の残りの８ビットを表しており、この８ビットについてはダミーデータを挿入してもよく、また表示部２２に与える制御コマンド等を転送するために用いてもよい。また、この８ビットを画像データに割り当ててもよい。
【００３８】
１６−２４ビット変換器７３３では、１画素分に対応する２ワードのデータを２４ビットを１ワードとする１画素単位のデータに変換する。すなわち、１６−２４ビット変換器７３３はデータα１，Ｒ１を含む第１ワードと、データＧ１，Ｂ１を含む第２ワードを受け取ると、これらからデータＲ１，Ｇ１，Ｂ１を抜き出して１ワードの２４ビットデータとして再構成する。以下同様に、１６ビットデータを２ワード受け取るごとに、１ワードの２４ビットデータを出力する。
【００３９】
図５（ｂ）は１６−２４ビット変換器７３３のハードウェア構成例を示している。１６ビットパラレルデータは８ビットずつデータラッチ７３３１，７３３２に入力される。データラッチ７３３１の出力は、別のデータラッチ７３３３および７３３６に入力されている。また、データラッチ７３３２の出力は、別のデータラッチ７３３４および７３３７に入力されている。また、データラッチ７３３４の出力はさらに別のデータラッチ７３３５に入力されている。これらのうちデータラッチ７３３１〜７３３４には、１６ビットデータの入力タイミングに同期して与えられるストローブ信号ＳＴＢ１が与えられる。一方、データラッチ７３３５〜７３３７には、ストローブ信号ＳＴＢ１が２回出力されるごとに１回出力されるストローブ信号ＳＴＢ２が与えられる。
【００４０】
このような構成によれば、まず第１ワードの１６ビット（α１，Ｒ１）が入力されるとデータラッチ７３３１，７３３２にラッチされる。次いで第２ワードが入力されると、第１ワードの上位バイト（α１）はデータラッチ７３３３に転送され、下位バイト（Ｒ１）はデータラッチ７３３４に転送され、第２ワード（Ｇ１，Ｂ１）が７３３１，７３３２にラッチされる。このときデータラッチ７３３５、７３３４および７３３６の入力には、それぞれデータＲ１、Ｇ１およびＢ１が入力されている。この状態でストローブ信号ＳＴＢ２を与えると、これらのデータラッチからデータＲ１、Ｇ１およびＢ１が出力される。これにより１画素を表す２４ビットパラレルデータが得られる。
【００４１】
図４に戻って説明を続ける。１６−２４ビット変換器７３３により２４ビットに変換された画像データはＶＲＡＭコントローラ７３４に入力される。ＶＲＡＭコントローラ７３４は、ＣＰＵ７３４から送られてくる画像データをブリッジ部７００に内蔵されたＶＲＡＭ７３５に保存するとともに、必要に応じて該画像データを読み出してＬＣＤコントローラ７７に対し出力する。
【００４２】
このＶＲＡＭ７３５としては、例えばＱＶＧＡ（Quarter Video Graphics Array）サイズ（３２０ドット×２４０ドット）のＲＧＢカラー画像を１面分保存できる程度の記憶容量があればよい。また、必要に応じて、画像データを圧縮・伸長する機能をＶＲＡＭコントローラ７３４に設け、圧縮された画像データをＶＲＡＭ７３５に記憶させるようにしてもよい。
【００４３】
ブリッジ部７００は内部動作クロックを発生するクロック発生部７５０を備えており、ＶＲＡＭコントローラ７３４はこの内部動作クロックに同期して、画像データをＬＣＤコントローラ７７に対し出力する。この内部動作クロックはブリッジ部７００の各部を動作させるために使用されており、その周波数としては、ＣＰＵ７１からのＳＤＲＡＭモードでのアクセスに対応してデータの入出力を行える程度に高速であることが必要であり、例えば６０ＭＨｚ程度とすることができる。ＣＰＵウェイトを発生させないためには、ＣＰＵ７１からＳＤＣＬＫ端子に与えられるクロックより高速であることが好ましい。このように、ＬＣＤコントローラ７７への画像データの送出を内部動作クロックに同期させて行うことにより、ＣＰＵ７１ではＬＣＤコントローラ７７の動作速度に影響されることなく、自らのタイミングで画像データを送出することができる。
【００４４】
次にディスク読み出しデータ処理部７４０について説明する。ディスク読み出しデータ処理部７４０はデータスイッチ７４１を備えており、データスイッチ７４１には、それぞれ１６ｋＢ程度の容量を持つ２面のデータバッファ７４２、７４３が接続されている。データスイッチ７４１にはＩＤＥコントローラ７８がさらに接続されている。このデータスイッチ７４１は、後述するように、擬ＳＤＲＡＭインタフェースモジュール７１０に設けられたデータスイッチ７１２およびＩＤＥコントローラ７８のそれぞれを２面のデータバッファ７４２、７４３のいずれに接続するかを選択する。
【００４５】
２面のデータバッファのうちデータスイッチ７４２によりＩＤＥコントローラ７８と接続された一方には、ディスクドライブ１３に挿入されたディスクＤＣからＩＤＥコントローラ７８により読み出されたデータが書き込まれる。また、２面のデータバッファのうちデータスイッチ７４２によりデータスイッチ７１２と接続された一方に保存されたデータは、クロック信号ＳＤＣＬＫに同期してＣＰＵ７１へ転送される。
【００４６】
図６はデータスイッチによる切り替えを示す図である。データスイッチ７４１は、バッファ７４２，７４３の一方をＩＤＥコントローラ７８に接続し、他方を擬ＳＤＲＡＭインタフェース７１０に接続する。より具体的には、図６（ａ）および図６（ｂ）に示す２つの状態を取り得る。図６（ａ）に示す状態では、バッファ７４２を擬ＳＤＲＡＭインタフェース７１０に接続し、もう１つのバッファ７４３をＩＤＥインタフェース７８に接続する。図６（ｂ）に示す状態では、上記とは逆に、バッファ７４２をＩＤＥインタフェース７８に接続し、もう１つのバッファ７４３を擬ＳＤＲＡＭインタフェース７１０に接続する。
【００４７】
ディスクＤＣから読み出されたデータのＣＰＵ７１への転送は次のようにして行われる。まず図６（ａ）に示す状態とすることにより、ディスクＤＣから読み出されたデータはＩＤＥコントローラ７８を介してバッファ７４３に書き込まれる。バッファ７４３がいっぱいになると、データスイッチ７４１は接続を切り替えて図６（ｂ）の状態を作り出す。これにより、読み出されたデータの書き込み先はバッファ７４２に変更される。このとき、バッファ７４２へのデータ書き込みと併行して、バッファ７４３に書き込まれたデータがＣＰＵ７１に転送される。さらに、バッファ７４２がいっぱいになると、データスイッチ７４１は接続を切り替えて図６（ａ）の状態を作り出す。これを交互に繰り返す。
【００４８】
このように、２面のデータバッファを設け、そのうちの１面を読み出されたデータの書き込みに割り当てる一方、他の１面をＣＰＵ７１へのデータ転送に割り当て、しかもこれを交互に切り替えることにより、ディスクからのデータ読み出しとＣＰＵ７１へのデータ転送を併行して行うことができ、データ転送を効率よく行うことができる。また、ＣＰＵ７１から見ると、バッファ１面分のデータが揃った時点で該バッファ１面分のデータを一括して受け取ればよいので、ディスクに直接アクセスする場合のようにディスクＤＣからのデータ読み出しの進行状況によって処理が中断されるという問題がなくなる。
【００４９】
図４に戻ってさらにブリッジ部７００の説明を続ける。ブリッジ部７００は、上記した各機能ブロックのモード設定やステータス取得のためのコントロールレジスタ７２１を備えている。コントロールレジスタ７２１の設定内容は、後述するようにＣＰＵ７１からその内容を読み出したり書き換えたりすることが可能となっている。これにより、ＣＰＵ７１はブリッジ部７００の動作状態を把握したり、動作モード設定を行うことができる。
【００５０】
図７は擬ＳＤＲＡＭインタフェースのモード選択を示す図である。擬ＳＤＲＡＭインタフェースモジュール７１０に設けられた制御部７１１は、ＣＰＵ７１からアドレスバスのうち上位２ビット、すなわちＡ[ｎ-1]、Ａ[ｎ]を介して与えられる信号に応じて、データスイッチ７１２のモード設定を行う。アドレス端子Ａ[ｎ-1]への入力信号は、処理の対象を指定するために使用される。すなわち、図７に示すように、アドレス端子Ａ[ｎ-1]への入力信号が「０」であるとき、コントロールレジスタ７２１を処理の対象とする。このとき、アドレス端子Ａ[ｎ]への入力信号が「０」であれば、要求されたデータ転送モードはコントロールレジスタ７２１への書き込み処理である。また、該入力信号が「１」であれば、要求されたデータ転送モードはコントロールレジスタ７２１からの読み出しであることを意味する。コントロールレジスタ７２１に対する処理では、下位アドレス端子Ａ[０：１]への入力信号は、レジスタアドレスの指定に使用される。
【００５１】
一方、アドレス端子Ａ[ｎ-1：ｎ]への入力信号が「１０」であれば、要求されたデータ転送モードはディスクＤＣからＣＰＵ７１へのデータ読み出し（ディスク読み出しモード）である。また該入力信号が「１１」であれば、要求されたデータ転送モードはＣＰＵ７１からＬＣＤコントローラ７８へのデータ出力（ＬＣＤデータ出力モード）である。これらのモードにおいては下位アドレスは使用されない。
【００５２】
図８はＬＣＤデータ出力モードにおけるデータ転送を示すタイミングチャートである。このモードでは、データの流れはＣＰＵ７１からブリッジ部７００に向かう向きとなるので、ＣＰＵ７１は、システムバス７に接続されたＳＤＲＡＭに１ワードのデータを書き込む場合と同一のシーケンス（ＳＤＲＡＭシングル・ライト・サイクル）で動作する。すなわち、チップセレクトＣＳ、行アドレスセレクタＲＡＳ等の各信号が図８に示すように変化する。チップセレクト信号ＣＳにより、システムバス７に接続されたＲＯＭ７２等の他のデバイスとブリッジ部７００とが区別される。
【００５３】
通常のＳＤＲＡＭアクセスでは行アドレスを出力すべきタイミングでは、アドレス信号の上位２ビットＡ[ｎ-1：ｎ]を「１１」とすることにより、データ転送モードがＬＣＤデータ出力モードであることをブリッジ部７００に伝達する。これにより、擬ＳＤＲＡＭインタフェース７１０の制御部７１１は、ＣＰＵ７１からのデータが１６−２４ビット変換器７３３に入力されるようにデータスイッチ７１２を設定する。そして、通常のＳＤＲＡＭアクセスにおいて、ＳＤＲＡＭへの書き込みデータに代えてＬＣＤコントローラ７８へ送出すべき画像データをデータバスへ出力する。こうしてブリッジ部７００に受け渡された画像データは、上記したとおりＬＣＤコントローラ７７へ受け渡される。
【００５４】
図９はディスク読み出しモードにおけるデータ転送を示すタイミングチャートである。このモードでは、ディスクＤＣから読み出されたデータがＩＤＥコントローラ７８からＣＰＵ７１に受け渡されるので、データの流れはブリッジ部７００からＣＰＵ７１に向かう向きとなる。このときＣＰＵ７１は、システムバス７に接続されたＳＤＲＡＭから１ワードのデータを読み出す場合と同一のシーケンス（ＳＤＲＡＭシングル・リード・サイクル）で動作する。
【００５５】
この場合には、行アドレスを出力すべきタイミングでアドレス信号の上位２ビットＡ[ｎ-1：ｎ]を「１０」とすることによりデータ転送モードがＬＣＤデータ出力モードであることをブリッジ部７００に伝達する。これにより、擬ＳＤＲＡＭインタフェース７１０の制御部７１１は、データスイッチ７４１からのデータがＣＰＵ７１に対して出力されるように、データスイッチ７１２を設定する。
【００５６】
そして、通常のＳＤＲＡＭアクセスにおいてＳＤＲＡＭからデータが出力されるタイミングに合わせて、ディスクＤＣから読み出されたデータがブリッジ部７００からデータバスに出力される。より厳密には、ディスクＤＣから読み出され２面のバッファ７４２、７４３のいずれかに保存されたデータが、擬ＳＤＲＡＭインタフェース７１０のデータ端子Ｄ[０：１５]に出力される。
【００５７】
なお、ＬＣＤ出力モード、ディスク読み出しモードおよびコントロールレジスタにアクセスする各動作モードのそれぞれは、１アドレス単位でＳＤＲＡＭにアクセスする場合と同様にして、データ１ワードごとに相互に切り替えることが可能である。この実施形態では、アドレス信号により動作モードの指定を行っているため、１ワードごとにアドレス指定を変えれば動作モードが変わることになるからである。このため、例えば、ＬＣＤ出力モードで画像データの一部をＬＣＤコントローラ７７に転送し、次にディスクＤＣから読み出されたデータの一部をＣＰＵ７１に転送した後に再びＬＣＤコントローラ７７に画像データの続きを転送する、というように、各周辺デバイスへのデータ転送およびコントロールレジスタの制御を時分割で行うこともできる。
【００５８】
以上のように、この実施形態では、擬ＳＤＲＡＭインタフェース７１０を備えたブリッジ部７００をＣＰＵ７１のシステムバス７に接続し、ＣＰＵ７１とＬＣＤコントローラ７７およびＩＤＥコントローラ７８との間のデータ転送を該ブリッジ部７００を介して行うようにしている。これにより、ＣＰＵ７１は、ＬＣＤコントローラ７７およびＩＤＥコントローラ７８をシステムバスに接続されたＳＤＲＡＭと見立てて、ＳＤＲＡＭと同様に扱うことができる。このため、ＳＤＲＡＭを直接アクセスする機能を有するＣＰＵであれば任意のものを使ってＬＣＤコントローラ７７やＩＤＥコントローラ７８などの周辺デバイスとのデータ転送を行うことができる。
【００５９】
また、この種のプロセッサにおいては、ＳＤＲＡＭモードでのアクセスはメモリを制御する他のモード（ＤＲＡＭモード、ＳＲＡＭモード等）に比べ高速であることから、周辺デバイスとの間で高速のデータ転送を行うことができる。特に、ＳＤＲＡＭモードでは、１回のアドレス指定で複数ワードのデータを転送するバースト転送が可能であり、この機能を利用すればさらに高速のデータ転送が可能となる。ＬＣＤコントローラ７７へ送出する画像データやＩＤＥインタフェース７８から受け取るデータはシーケンシャルなデータ列であってアドレスと関連付ける必要がないので、このようなバースト転送機能を有効に利用することが可能である。
【００６０】
図１０はディスク読み出しモードの変形例を示すタイミングチャートである。この例では、バースト長４のＳＤＲＡＭモードでディスクＤＣからのデータをＣＰＵ７１に転送する場合を示している。図１０に示すように、ＳＤＲＡＭモードでは、行アドレスデータおよび列アドレスデータに続けて、クロック信号ＳＤＣＬＫに同期して複数（図の例では４つ）のデータを連続的に転送（バースト転送）することが可能である。このようなバースト転送機能を利用すれば、より高速にデータ転送を行うことができる。
【００６１】
また、この実施形態ではアドレスバスの一部を用いて対象デバイスを指定しているので、ＣＰＵ７１は、アドレスを指定してＳＤＲＡＭへデータを書き込む、あるいはＳＤＲＡＭからデータを読み出すのと同じ動作によって、複数の周辺デバイスとのデータのやり取りを行うことができる。
【００６２】
また、例えば周辺デバイスのインタフェース規格が上記と異なるものを使用する必要が生じた場合でも、それに対応するブリッジ部のみを用意すれば、ＣＰＵおよび制御ソフトウェアを変更することなく対応することが可能となる。
【００６３】
このように、この実施形態は、ＳＤＲＡＭインタフェースを用いたＣＰＵと周辺デバイスとの間での高速データ転送が可能であり、かつ、ＣＰＵと周辺デバイスとの組み合わせの自由度が高い汎用性のあるデータ処理システムである。
【００６４】
以上説明したように、この実施形態では、ＣＰＵ７１が本発明の「プロセッサ」として機能している。また、表示部２２およびＬＣＤコントローラ７７が一体として本発明の「画像表示手段」として機能している。また、ＩＤＥコントローラ７８が本発明の「記憶媒体制御手段」として機能している。また、ブリッジ部７００が本発明の「データ転送手段」として機能している。また、そのうちの擬ＳＤＲＡＭインタフェースモジュール７１０が本発明の「受付部」に相当しており、さらにそのうちの制御部７１１およびデータスイッチ７１２がそれぞれ本発明の「切替制御部」および「切替部」として機能している。
【００６５】
また、本発明のブリッジ部７００は本発明の「データ転送装置」として機能しており、そのうちのバス端子７９１が本発明の「バス接続部」に相当する一方、端子７９２および７９３がいずれも本発明の「デバイス接続部」に相当している。そして、ブリッジ部７００内の各機能ブロックが一体として、本発明の「データ転送部」として機能している。
【００６６】
なお、本発明は上記した実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて上述したもの以外に種々の変更を行うことが可能である。例えば、上記実施形態では、ＣＰＵ７１の周辺デバイスのうちＬＣＤコントローラ７７およびＩＤＥインタフェース７８をシステムバス７上のＳＤＲＡＭに見立ててアクセスするようにしているが、これ以外のデバイス、例えばカードインタフェースを同様のブリッジ部を介して接続することでＳＤＲＡＭと同様にアクセスするようにしてもよい。
【００６７】
また、上記実施形態は本発明の「画像表示手段」としてＬＣＤディスプレイからなる表示部２２を備えるものであるが、画像表示手段としてはこれに限定されるものではなく、例えばＥＬディスプレイやＣＲＴディスプレイであってもよい。また、これらのディスプレイを本体とは別体に設けてもよい。つまり、装置本体とは別に表示装置を設け、装置本体には該表示装置に画像信号を送出する機能のみを設けるようにしてもよい。
【００６８】
また、上記実施形態では、ＬＣＤコントローラ７７およびＩＤＥコントローラ７８の２つの周辺デバイスをアドレス指定の変更により切り替えるようにしているが、いずれか１つのみを備える場合にも、本発明を適用可能である。この場合、例えばデータ転送の対象となるデバイスが１つであれば、アドレス指定も不要である。また逆に、３つ以上の周辺デバイスを切り替えるようにしてもよい。また、複数のブリッジ部を並列にシステムバスに接続し、チップセレクト信号によりこれらを切り替えて使用するようにしてもよい。
【００６９】
また、上記実施形態ではアドレスバスのうち上位２ビットおよび下位２ビットを用いて擬ＳＤＲＡＭインタフェースモジュール７１０のモード設定を行っているが、より少ないまたはより多いビット数を用いて設定を行うようにしてもよい。
【００７０】
また、上記実施形態のブリッジ部７００は、画像データ処理部７３０およびディスク読み出しデータ処理部７４０を備えているが、本発明においてこれらは必須というわけではなく、少なくともＳＤＲＡＭモードでのアクセスを受け付ける機能と、データバスと周辺デバイスとの間のデータ転送を制御する機能とを備えていればよい。
【００７１】
また、上記実施形態は、いわゆるインクジェット方式のカラープリンタであるが、本発明の適用対象はこれに限定されない。例えば、モノクロプリンタや、インクジェット方式以外のプリンタ、例えば電子写真方式などの各種プリンタにも本発明を適用することができる。さらに、本発明の思想に基づくデータ転送技術は、上記したプリンタに限定されるものでなく、プロセッサと周辺デバイスとを有する種々の電子機器に対し適用することが可能である。
【図面の簡単な説明】
【００７２】
【図１】本発明にかかるデータ処理装置の一実施形態を示す斜視図。
【図２】フォトプリンタの内部構成の概略を示す図。
【図３】フォトプリンタの電気的構成の要部を示すブロック図。
【図４】ブリッジ部の構成を示すブロック図。
【図５】１６−２４ビット変換器の動作および構成例を示す図。
【図６】データスイッチによる切り替えを示す図。
【図７】擬ＳＤＲＡＭインタフェースのモード選択を示す図。
【図８】ＬＣＤデータ出力モードにおけるデータ転送を示すタイミングチャート。
【図９】ディスク読み出しモードにおけるデータ転送を示すタイミングチャート。
【図１０】ディスク読み出しモードの変形例を示すタイミングチャート。
【符号の説明】
【００７３】
７…システムバス、  ２２…表示部（画像表示手段）、  ７１…ＣＰＵ（プロセッサ）、  ７７…ＬＣＤコントローラ（画像表示手段）、  ７８…ＩＤＥコントローラ（記憶媒体制御手段）、  ７００…ブリッジ部（データ転送手段、データ転送装置、データ転送部）、  ７１０…擬ＳＤＲＡＭインタフェースモジュール（受付部）、  ７１１…制御部（切替制御部）、  ７１２…データスイッチ（切替部）、  ７９１…バス端子（バス接続部）、  ７９２，７９３…端子（デバイス接続部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009146307.tif 000009
【図８】
2009146307.tif 000010
【図９】
2009146307.tif 000011
【図１０】
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