(57)【要約】  （ＳＯＩ）ＭＯＳＦＥＴ、歪みシリコンＭＯＳＦＥＴ、Ｈｉｇｈ−ｋ（高誘電率）ゲート絶縁膜を使用したＭＯＳＦＥＴ等の先進のＦＥＴのＩＶ特性をより高精度に測定する。設定電圧（V_set）に基づく電圧を有したパルスジェネレータ（３）の出力パルスをＦＥＴ（１）のゲートに印加し、それに伴ってＦＥＴ（１）に流れるドレイン電流を測定するＦＥＴ特性測定システムである。パルスジェネレータ（３）から出力されるパルスを、ＦＥＴ（１）のゲートに印加する第１のパルスと電圧測定用の第２のパルスとに分割するデバイダ（２）と、第２のパルスの電圧（V_meas）を測定する電圧測定手段（９）と、第２のパルスの電圧（V_meas）に基づいて、ＦＥＴ（１）に所望のゲート印加電圧（V_dut）のパルスを印加するためのパルスジェネレータ（３）の目標設定電圧を決定し、第１のパルスの電圧が所望のゲート印加電圧（V_dut）となるように設定電圧（V_set）を目標設定電圧に調整する設定電圧調整手段（１１）と、を備える。【特許請求の範囲】
【請求項１】
設定電圧（V_set）に基づく電圧を有したパルスジェネレータの出力パルスをＦＥＴのゲートに印加し、それに伴って該ＦＥＴに流れるドレイン電流を測定するＦＥＴ特性測定システムであって、
前記パルスジェネレータから出力されるパルスを、前記ＦＥＴのゲートに印加する第１のパルスと電圧測定用の第２のパルスとに分割するデバイダと、
前記第２のパルスの電圧（V_meas）を測定する電圧測定手段と、
前記第２のパルスの電圧（V_meas）に基づいて、前記ＦＥＴに所望のゲート印加電圧（V_dut）のパルスを印加するための前記パルスジェネレータの目標設定電圧を決定し、前記第１のパルスの電圧が前記所望のゲート印加電圧（V_dut）となるように前記設定電圧（V_set）を前記目標設定電圧に調整する設定電圧調整手段と、
を備えることを特徴とするＦＥＴ特性測定システム。
【請求項２】
前記設定電圧調整手段は、前記第１のパルスの伝送路に接続した終端抵抗を備え、かつ、
前記第２のパルスの電圧（V_meas）、前記デバイダの分割インピーダンス（Z_div）、前記終端抵抗のインピーダンス（Z_term）および前記電圧測定手段の入力インピーダンス（Z_osc）に基づいて、前記パルスジェネレータの出力パルスの電圧（V_out）を第１の電圧として導出する演算と、
前記第１の電圧に基づいて、前記パルスジェネレータに所定の外部インピーダンスが接続されているときの該パルスジェネレータの出力パルスの電圧（V_out_i）を第２の電圧として導出する演算と、
前記第２の電圧と前記設定電圧とを一次近似して補正係数を導出する演算と、前記補正係数、前記デバイダの分割インピーダンス（Z_div）、前記終端抵抗（Z_term）および前記電圧測定手段の入力インピーダンス（Z_osc）に基づいて、前記所望のゲート印加電圧（V_dut）に対する前記目標設定電圧（V_set）を導出する演算と、
を実行するように構成されていることを特徴とする請求項1に記載のＦＥＴ特性測定システム。
【請求項３】
前記補正係数として、低電圧域のパルスの補正係数と高電圧域のパルスの補正係数を導出することを特徴とする請求項２に記載のＦＥＴ特性測定システム。
【請求項４】
前記電圧測定手段がデジタル・オシロスコープであることを特徴とする請求項1に記載のＦＥＴ特性測定システム。
【請求項５】
前記設定電圧調整手段は、
前記第２のパルスの電圧（V_meas）に基づいて、前記ＦＥＴの実際のゲート印加電圧（V_dut_act）を導出する演算と、
前記第２のパルスの電圧（V_meas）に基づいて導出された実際のゲート印加電圧（V_dut_act）と、前記所望のゲート印加電圧（V_dut）との差（dV_dut）を導出する演算と、  を更に実行し、かつ、前記電圧差（dV_dut）が規定値以下となるように前記目標設定電圧を調整するように構成されていることを特徴とする請求項１に記載のＦＥＴ特性測定システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルスジェネレータから出力される設定電圧のパルスに基づくゲート電圧をＦＥＴのゲートに印加し、それに伴ってＦＥＴに流れるドレイン電流を測定するＦＥＴ特性測定システムに関し、特に、所望の電圧が前記ＦＥＴのゲートに印加されるようにパルスジェネレータの設定電圧を調整する手段に関するものである。
【背景技術】
【０００２】
ＦＥＴのＩＶ（電流電圧）特性は、このＦＥＴのドレインに所定のバイアス電圧を印加した状態で、該ＦＥＴのゲートに所定のＤＣ電圧を印加することによって測定される。
しかし、ＳＯＩ（Silicon On Insulator）ＭＯＳＦＥＴ、歪みシリコンＭＯＳＦＥＴ、Ｈｉｇｈ−ｋ（高誘電率）ゲート絶縁膜を使用したＭＯＳＦＥＴ等の先進のＭＯＳＦＥＴのＩＶ特性を測定する場合には、ゲートにＤＣ電圧を印加するという上記従来の測定手法では、ＦＥＴの自己発熱現象のために信頼性の高いＩＶ特性の測定結果が得られない。【０００３】
そこで、上記ＦＥＴのゲートに時間幅の短いパルスを印加する測定方法が提案されている。この測定法によれば、上記半導体デバイスを発熱させることなく動作させることが可能であるので、発熱の影響を受けない測定結果を得ることができる（例えば、非特許文献１参照）。
【非特許文献１】ＩＥＥＥ ELECTRON DEVICE LETTERS,VOL.16,NO.4,APRIL 1995 K.A Jenkins and J.Y-C.Sun P135〜147
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記ＦＥＴのゲートには、パルスジェネレータの出力パルスが入力される。しかし、一般にパルスジェネレータの出力電圧値は、十分長いパルス幅についてのみ保証されているので、１００nsec以下のパルス幅では十分安定してないことが多い。このため、１００nsec以下のパルス幅のパルスを使用する上記のＩＶ特性測定手法において、パルスジェネレータの出力をそのまま使用することは、高い測定精度を得る上で望ましくない。【０００５】
そこで、本発明は、（ＳＯＩ）ＭＯＳＦＥＴ、歪みシリコンＭＯＳＦＥＴ、Ｈｉｇｈ−ｋ（高誘電率）ゲート絶縁膜を使用したＭＯＳＦＥＴ等の先進のＦＥＴのＩＶ特性をより高精度に測定することができるＦＥＴ特性測定システムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明は、設定電圧（V_set）に基づく電圧を有したパルスジェネレータの出力パルスをＦＥＴのゲートに印加し、それに伴って該ＦＥＴに流れるドレイン電流を測定するＦＥＴ特性測定システムであって、前記パルスジェネレータから出力されるパルスを、前記ＦＥＴのゲートに印加する第１のパルスと電圧測定用の第２のパルスとに分割するデバイダと、前記第２のパルスの電圧（V_meas）を測定する電圧測定手段と、前記第２のパルスの電圧（V_meas）に基づいて、前記ＦＥＴに所望のゲート印加電圧（V_dut）のパルスを印加するための前記パルスジェネレータの目標設定電圧を決定し、前記第１のパルスの電圧が前記所望のゲート印加電圧（V_dut）となるように前記設定電圧（V_set）を前記目標設定電圧に調整する設定電圧調整手段と、を備えている。【０００７】
本発明の実施形態において、前記設定電圧調整手段は、前記第１のパルスの伝送路に接続した終端抵抗を備え、かつ、前記第２のパルスの電圧（V_meas）、前記デバイダの分割インピーダンス（Z_div）、前記終端抵抗のインピーダンス（Z_term）および前記電圧測定手段の入力インピーダンス（Z_osc）に基づいて、前記パルスジェネレータの出力パルスの電圧（V_out）を第１の電圧として導出する演算と、前記第１の電圧に基づいて、前記パルスジェネレータに所定の外部インピーダンスが接続されているときの該パルスジェネレータの出力パルスの電圧（V_out_i）を第２の電圧として導出する演算と、前記第２の電圧と前記設定電圧とを一次近似して補正係数を導出する演算と、前記補正係数、前記デバイダの分割インピーダンス（Z_div）、前記終端抵抗（Z_term）および前記電圧測定手段の入力インピーダンス（Z_osc）に基づいて、前記所望のゲート印加電圧（V_dut）に対する前記目標設定電圧（V_set）を導出する演算と、を実行するように構成されている。【０００８】
前記パルスジェネレータの出力のリニアリティを考慮して、前記補正係数として、低電圧域のパルスの補正係数と高電圧域のパルスの補正係数を導出することも可能である。  また、前記電圧測定手段としては、デジタル・オシロスコープを適用することができる。
さらに、前記設定電圧調整手段は、前記第２のパルスの電圧（V_meas）に基づいて、前記ＦＥＴの実際のゲート印加電圧（V_dut_act）を導出する演算と、前記第２のパルスの電圧（V_meas）に基づいて導出された実際のゲート印加電圧（V_dut_act）と、前記所望のゲート印加電圧（V_dut）との差（dV_dut）を導出する演算と、を更に実行し、かつ、前記電圧差（dV_dut）が規定値以下となるように前記目標設定電圧を調整するように構成することができる。
【発明の効果】
【０００９】
本発明によれば、パルスジェネレータの出力パルスの電圧をデバイダを介して測定し、その測定結果に基づいて、ＦＥＴのゲートに所望の値のゲート電圧が印加されるようにパルスジェネレータの出力パルスの電圧が調整されるので、パルスジェネレータの出力電圧が設定電圧と一致しない場合でも、ＦＥＴのゲートに所望の値のゲート電圧を印加して該ＦＥＴの特性測定精度を高めることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明に係るＦＥＴ特性測定システムの実施形態を示すブロック図である。
【図２】バイアス・ティーの構成を示す回路図である。
【図３】パルスジェネレータ、デバイダおよびオシロスコープの相互接続関係を示す回路図である。
【発明を実施するための最良の形態】
【００１１】
図１は、本発明に係るＦＥＴ特性測定システムの構成を例示したブロック図である。このＦＥＴ特性測定システムは、ＦＥＴ１に短幅(例えば、１００nsec以下)のパルスを印加してそのＩＶ(電流電圧)特性を測定するものである。
図１に示すＦＥＴ１は、ＳＯＩ（Silicon On Insulator）技術や、歪みシリコン形成技術を用いて製造されたＭＯＳＦＥＴである。【００１２】
ＦＥＴ１のゲートには、デバイダ２を介してパルスジェネレータ３が接続され、また、このＦＥＴ１のドレインには、いわゆるバイアス・ティー（Bias-Tee）５を介して直流電圧源７およびオシロスコープ（デジタル・オシロスコープ）９が接続（図1の例では、接続先がｃｈ２）されている。
上記直流電圧源７としては、例えば、高精度の直流電圧印加・電流測定機能を有するアジレント・テクノロジー社製Agilent 4156などのＳＭＵ（ソース・メジャー・ユニット）等を使用することができる。
図２には、上記バイアス・ティー５の構成が示されている。このバイアス・ティー５は、ＦＥＴ１のドレインに接続されるバイアス出力と、直流電圧源７に接続されるＤＣ入力と、オシロスコープ９に接続されるＡＣ出力とを備えている。【００１３】
ところで、一般に、パルスジェネレータ３の出力電圧の値は、十分長いパルス幅についてのみ保証されているので、１００nsec以下のパルス幅では十分安定してないことが多い。このため、１００nsec以下のパルス幅のパルスを使用するこの実施形態に係る測定システムにおいて、設定値に基づくパルスジェネレータ３の出力をそのまま使用することは、測定精度を高める上で望ましくない。【００１４】
そこで、この実施形態に係るＦＥＴ特性測定システムでは、以下に詳述するように、パルスジェネレータ３の出力パルスの電圧を上記デバイダ２を介して測定し、その測定結果に基づいて、ＦＥＴ１のゲートに所望の値のゲート電圧が印加されるようにパルスジェネレータ３の出力パルスの電圧を調整している。【００１５】
以下、上記パルスジェネレータ３の設定電圧を調整する手段およびその調整の手順について説明する。
図３に示すように、パルスジェネレータ３の出力は、デバイダ２の入力に接続されている。また、デバイダ２の一方の出力は、ＦＥＴ１のゲートが接続される端子１３に接続され、他方の出力はオシロスコープ９のパルス電圧モニタ入力(図1の例ではｃｈ１入力)に接続されている。そして、デバイダ２の一方の出力から上記端子１３に至る線路には、終端抵抗１５が接続されている。
図３において、Z_pguはパルスジェネレータ３の出力インピーダンス、Z_divはデバイダ２の分割素子(抵抗)のインピーダンス、Z_termは終端抵抗１５のインピーダンス、Z_oscはオシロスコープ９の入力インピーダンスである。【００１６】
オシロスコープ９の入力インピーダンスZ_oscを測定する必要がある場合には、次のようにして測定することができる。
すなわち、図示していないネットワークアナライザ又はインピーダンス測定器の測定端子をオシロスコープ９の使用する入力端子（図１においてはｃｈ１）に接続し、ＦＥＴ１のゲートに印加されるパルスの周波数をカバーするような複数の周波数にわたって、該オシロスコープ９の入力インピーダンスを測定する。そして、この複数周波数についての入力インピーダンスの測定結果から所望の周波数での入力インピーダンスを補間して求める。
なお、ＳＭＵを使用して上記入力インピーダンスZ_oscを測定する従来のインピーダンス測定手法では、ＤＣ（直流）での入力インピーダンスしか求まらない。このため、高周波が含まれた短パルスを使用するＩＶ特性の測定系における上記入力インピーダンスZ_oscの測定に上記従来手法を適用した場合、信頼性の高い測定結果が得られない可能性がある。【００１７】
プロセッサ１１は、以下の手順を実行して、ＦＥＴ１のゲート接続端子１３（図３参照）に所望のゲート電圧のパルスが供給されるようにパルスジェネレータ３の出力電圧を調整する。
（ステップ１）
パルスジェネレータ３の出力端からデバイダ２側を見た全インピーダンスZ_extは、下式（１）のように表される。【００１８】
【数１】
2006118244.tif 000002
【００１９】
したがって、本実施形態に係るＦＥＴ特性測定システムで、インピーダンスマッチングを考慮すると、Z_div、Z_termおよびZ_oscは、それぞれ５０／３Ω、５０Ωおよび５０Ωが選択され、Z_extは５０Ωとなる。
一方、パルスジェネレータ３の出力電圧V_outとオシロスコープ９の測定電圧V_measとの関係は、下式（２）または（３）に示すとおりである。【００２０】
【数２】
2006118244.tif 000003
【００２１】
ところで、一般にパルスジェネレータ３は、理想的な外部インピーダンス５０Ωに対して校正され、その校正後の出力自体にはゲイン誤差とオフセット誤差が存在している。
上記外部インピーダンスが５０Ωの時のパルスジェネレータ３の出力電圧をV_out_iとすると、この出力電圧V_out_iは次式（４）のように表される。【００２２】
【数３】
2006118244.tif 000004
【００２３】
ここで、V_sourceは、パルスジェネレータ３の出力が開放されている状態での出力電圧であり、V_setは５０Ω負荷の条件下での該パルスジェネレータ３の出力設定の指示値である。
パルスジェネレータ３の出力電圧V_outは、前記プロセッサ１１から与えられる設定値（Ｚ指示値）V_setに応じて出力される。パルスジェネレータ３の出力に５０Ωの負荷が接続されているときの出力電圧V_out_iは、設定値V_setが V_set＝V_out_iのときのものであるので、V_sourceとV_setの関係は、式（４）においてV_out_iをV_set、Z_pguを５０Ωとすることによって、
V_source = ２ × V_set
と表される。【００２４】
一方、図３に示すように実際の測定系が接続されたときのパルスジェネレータ３の出力電圧V_outは、前記インピーダンスZ_ext用いて次式（５）のように表される。【００２５】
【数４】
2006118244.tif 000005
【００２６】
上式（４）、（５）から次式(６)が得られる。【００２７】
【数５】
2006118244.tif 000006
【００２８】
そして、上記式（６）は、Z_pgu＝５０と置くことにより次式(７)のように表される。なお、この式(７)のV_outは、オシロスコープ９の測定値V_measと前記式（３）とに基づいて算出される。【００２９】
【数６】
2006118244.tif 000007
【００３０】
そこで、まず上記外部インピーダンスが５０Ωの時のパルスジェネレータ３の出力電圧V_out_iをオシロスコープ９の測定値V_measと前記式（３）、（７）とに基づいて算出する。そして、その算出された出力電圧V_out_iと、パルスジェネレータ３に設定された電圧V_setとを最小二乗法で一次近似して、次式（８）に示すゲイン誤差についての補正係数Ａとオフセット誤差についての補正係数Ｂを導出する。【００３１】
【数７】
2006118244.tif 000008
【００３２】
なお、パルスジェネレータ３は、ＦＥＴ１の極性に応じて正のパルスと負のパルスを出力する。そこで、上記補正係数ＡおよびＢは、正負双方のパルスについて導出される。【００３３】
（ステップ２）
ＦＥＴ１に印加されるゲート電圧V_dutは、次式（９）によって逆算することができる。【００３４】
【数８】
2006118244.tif 000009
【００３５】
上記式（９）は、前記式（７）を用いて次式（１０）のように表される。【００３６】
【数９】
2006118244.tif 000010
【００３７】
そこで、上式（１０）と前記式（８）から次式（１１）、（１２）の関係を得る。【００３８】
【数１０】
2006118244.tif 000011
【００３９】
式（１２）は、ＦＥＴ１のゲート印加電圧V_dutとそれに対応するパルスジェネレータ３の設定電圧V_setとの関係を示している。
なお、式（１２）における全てのインピーダンスが理想値（５０Ω）で、かつ、パルスジェネレータ３の出力に誤差がない（Ａ＝１，Ｂ＝０）とすると、この式（１２）は以下のように表される。
V_set＝２×V_dut    （１３）【００４０】
(ステップ３)
上記式（１２）に基づいて、希望するゲート電圧V_dutを発生させる目標設定電圧V_setを演算し、IV特性の測定時にこの目標設定電圧V_setをパルスジェネレータ３に入力する。
上記目標設定電圧V_setの入力によって希望するゲート電圧V_dutを精度よくＦＥＴ１のゲートに印加することができる。しかし、その他の誤差要因（例えば、非線形誤差成分や、温度変化による変動分）の影響を取り除くための以下のような処理を実行すれば、より適正なゲート電圧V_dutをＦＥＴ１のゲートに印加することができる。
すなわち、実際のオシロスコープ９の測定値V_measからＦＥＴ１の実際のゲート印加電圧V_dut_actを次式（１４）に基づいて算出する。【００４１】
【数１１】
2006118244.tif 000012
【００４２】
そして、この算出された実際のゲート印加電圧V_dut_actと、前式（９）を用いて算出される電圧V_dutとの差dV_dut（下式（１５）参照）を演算し、この電圧差dV_dutが規定値以下（例えば、V_dutの±１％以下又は±１ｍＶ以内）となるように上記目標設定電圧V_setを調整する。
dV_dut＝V_dut_act−V_dut    （１５）【００４３】
ＦＥＴ１のＩＶ特性を測定する場合、プロセッサ１１は、直流電圧源７の出力電圧を制御して、複数のドレイン電圧を前記バイアス・ティー５を介してＦＥＴ１に印加し、かつ、上記のようにして調整された電圧のパルスをパルスジェネレータ３から出力させる。その結果、希望するゲート電圧V_dutのパルスがＦＥＴ１のゲートに印加されるので、上記複数のドレイン電圧に対応するドレイン電流がＦＥＴ１に流れる。【００４４】
このとき、バイアス・ティー５に内蔵された直流カット用のコンデンサ（図２参照）にＦＥＴ１のドレイン電流に対応する電流が流れる。上記コンデンサを通る電流は、ＦＥＴ１のドレインからバイアス・ティー５およびオシロスコープ９を見たインピーダンスによって上記ドレイン電流に対応する電圧パルスに変換され、この電圧パルスの電圧値がオシロスコープ９によって測定される。【００４５】
なお、交流的には、実質的にバイアス・ティー５のバイアス出力−ＡＣ出力間が導通状態となり、一方、同バイアス出力―ＤＣ入力間は高インピーダンスとなって電流がほとんど流れない。したがって、ドレイン電流はオシロスコープ９の内部インピーダンスに流れる電流と等しくなる。もちろん、上記ドレイン電流の測定結果は、プロセッサ１１に取り込まれる。【００４６】
ある希望ゲート電圧V_dutのパルスに基づく上記複数のドレイン電圧についてのドレイン電流が測定されると、別の種々の希望ゲート電圧V_dutのパルスに基づく上記複数のドレイン電圧についてのドレイン電流が同様に測定され、その結果、上記ＦＥＴ１のＩＶ特性が得られる。【００４７】
上記したように、この実施形態に係るＦＥＴ特性測定システムでは、パルスジェネレータ３の出力パルスの電圧を上記デバイダ２を介して測定し、その測定結果に基づいて、ＦＥＴ１のゲートに所望の値のゲート電圧が印加されるようにパルスジェネレータ３の出力パルスの電圧を調整している。したがって、パルスジェネレータ３の出力電圧が設定電圧V_setと一致しない場合でも、ＦＥＴ１のゲートに所望の値のゲート電圧を印加して該ＦＥＴ１のＩＶ特性の測定精度を大幅に高めることができる。【００４８】
以上、本発明の実施形態について説明したが、本発明はさまざまな変更が可能である。
例えば、前記式（１２）では、パルスジェネレータ３の出力インピーダンスZ_pguを既知の値５０Ωとしているが、この出力インピーダンスZ_pguが不明な場合には、予め計測することができる。
また、前記デバイダ２の分割素子のインピーダンスZ_div、前記終端抵抗１５のインピーダンスZ_termおよびオシロスコープ９の入力インピーダンスZ_oscは、一例として、それぞれ５０／３Ω、５０Ωおよび５０Ωのものが使用される。
更に、前記式（８）に示す補正係数Ａ，Ｂは、パルスジェネレータ３の出力のリニアリティに問題がある場合、必要に応じて、低電圧域の正負パルスの補正係数と高電圧域の正負パルスの補正係数とに分けて導出しても良い。
【図１】
2006118244.tif 000013
【図２】
2006118244.tif 000014
【図３】
2006118244.tif 000015
【手続補正書】
【提出日】平成19年2月13日(2007.2.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
設定電圧（V_set）に基づく電圧を有したパルスジェネレータの出力パルスをＦＥＴのゲートに印加し、それに伴って該ＦＥＴに流れるドレイン電流を測定するＦＥＴ特性測定システムであって、
前記パルスジェネレータから出力されるパルスを、前記ＦＥＴのゲートに印加する第１のパルスと電圧測定用の第２のパルスとに分割するデバイダと、
前記第２のパルスの電圧（V_meas）を測定する電圧測定手段と、
前記第１のパルスの伝送路に接続した終端抵抗を備え、前記第２のパルスの電圧（V_meas）に基づいて、前記ＦＥＴに所望のゲート印加電圧（V_dut）のパルスを印加するための前記パルスジェネレータの目標設定電圧を決定し、前記第１のパルスの電圧が前記所望のゲート印加電圧（V_dut）となるように前記設定電圧（V_set）を前記目標設定電圧に調整する設定電圧調整手段と、
を備えることを特徴とするＦＥＴ特性測定システム。
【請求項２】
前記設定電圧調整手段は、
前記第２のパルスの電圧（V_meas）、前記デバイダの分割インピーダンス（Z_div）、前記終端抵抗のインピーダンス（Z_term）および前記電圧測定手段の入力インピーダンス（Z_osc）に基づいて、前記パルスジェネレータの出力パルスの電圧（V_out）を第１の電圧として導出する演算と、
前記第１の電圧に基づいて、前記パルスジェネレータに所定の外部インピーダンスが接続されているときの該パルスジェネレータの出力パルスの電圧（V_out_i）を第２の電圧として導出する演算と、
前記第２の電圧と前記設定電圧とを一次近似して補正係数を導出する演算と、前記補正係数、前記デバイダの分割インピーダンス（Z_div）、前記終端抵抗（Z_term）および前記電圧測定手段の入力インピーダンス（Z_osc）に基づいて、前記所望のゲート印加電圧（V_dut）に対する前記目標設定電圧（V_set）を導出する演算と、
を実行するように構成されていることを特徴とする請求項1に記載のＦＥＴ特性測定システム。
【請求項３】
前記補正係数として、低電圧域のパルスの補正係数と高電圧域のパルスの補正係数を導出することを特徴とする請求項２に記載のＦＥＴ特性測定システム。
【請求項４】
前記電圧測定手段がデジタル・オシロスコープであることを特徴とする請求項1に記載のＦＥＴ特性測定システム。
【請求項５】
前記設定電圧調整手段は、
前記第２のパルスの電圧（V_meas）に基づいて、前記ＦＥＴの実際のゲート印加電圧（V_dut_act）を導出する演算と、
前記第２のパルスの電圧（V_meas）に基づいて導出された実際のゲート印加電圧（V_dut_act）と、前記所望のゲート印加電圧（V_dut）との差（dV_dut）を導出する演算と、  を更に実行し、かつ、前記電圧差（dV_dut）が規定値以下となるように前記目標設定電圧を調整するように構成されていることを特徴とする請求項１に記載のＦＥＴ特性測定システム。
【国際調査報告】
2006118244.tif 000016
2006118244.tif 000017