(57)【要約】  記憶保持用のＦＥＴ型トランジスタへの擬似的な書き込みを防止して、安定した記憶保持が可能な半導体不揮発記憶回路を実現する。  接地電位ＧＮＤとビット線ＢＬの間にソース・ドレイン経路を形成する第１のＦＥＴ型トランジスタＭＮＭ１と、接地電位ＧＮＤと差動ペア線ＢＬ_の間にソース・ドレイン経路を形成する第２のＦＥＴ型トランジスタＭＮＭ２を備える半導体不揮発回路において、前記第１のＦＥＴ型トランジスタＭＮＭ１のドレイン端子とビット線ＢＬの間の接続を開閉する第３のＦＥＴ型トランジスタＭＮＭ３と、前記第２のＦＥＴ型トランジスタＭＮＭ２のドレイン端子と差動ペア線ＢＬ_の間の接続を開閉する第４のＦＥＴ型トランジスタＭＮＭ４とを備える。【特許請求の範囲】
【請求項１】
第１及び第２のＭＩＳＦＥＴ型トランジスタを備え、
前記第１及び第２のＭＩＳＦＥＴ型トランジスタのソース端子は接地電位に共通接続され、
前記第１及び第２のＭＩＳＦＥＴ型トランジスタのゲート端子は第１のワード線に共通接続され、
前記第１のＭＩＳＦＥＴ型トランジスタのドレイン端子はビット線に接続され、
前記第２のＭＩＳＦＥＴ型トランジスタのドレイン端子は前記ビット線の差動ペア線に接続されてなる半導体不揮発記憶回路において、
前記第１のＭＩＳＦＥＴ型トランジスタのドレイン端子と前記ビット線の間を通断電する第１のスイッチ素子と、
前記第２のＭＩＳＦＥＴ型トランジスタのドレイン端子と前記差動ペア線の間を通断電する第２のスイッチ素子と
を備えることを特徴とする半導体不揮発記憶回路。
【請求項２】
前記第１及び第２のスイッチ素子は第３及び第４のＭＩＳＦＥＴ型トランジスタであり、
前記第３及び第４のＭＩＳＦＥＴ型トランジスタのゲート端子は第２のワード線に共通接続されることを特徴とする請求項１に記載の半導体不揮発記憶回路。
【請求項３】
前記第１及び第２のＭＩＳＦＥＴ型トランジスタのドレイン端子は、それぞれ第３及び第４のスイッチ素子を介して、前記接地電位に接続されることを特徴とする請求項１又は請求項２に記載の半導体不揮発記憶回路。
【請求項４】
前記第３及び第４のスイッチ素子は第５及び第６のＭＩＳＦＥＴ型トランジスタであり、
前記第５及び第６のＭＩＳＦＥＴ型トランジスタのゲート端子は前記第２のワード線の差動ペア線に共通接続されることを特徴とする請求項３に記載の半導体不揮発記憶回路。
【請求項５】
一方の記憶ノードが前記ビット線に接続され、他方の記憶ノードが前記ビット線の差動ペア線に接続される揮発記憶回路を備え、
前記第３のＭＩＳＦＥＴ型トランジスタのドレイン端子は前記揮発記憶回路の一方の記憶ノードに接続され、
前記第４のＭＩＳＦＥＴ型トランジスタのドレイン端子は前記揮発記憶回路の他方の記憶ノードに接続され、
前記揮発記憶回路の一方の記憶ノードと他方の記憶ノードは第５のスイッチ素子を介して接続され、
前記揮発記憶回路の接地線は第６のスイッチ素子を介して前記接地電位に接続される
ことを特徴とする請求項２乃至請求項４のいずれかに記載の半導体不揮発記憶回路。
【請求項６】
前記第１のワード線に電源電位と接地電位の中間の電圧を印加し、
前記ビット線あるいは前記ビット線の差動ペア線の何れか一方に電源電位を印加することによって前記第１あるいは第２のＭＩＳＦＥＴ型トランジスタの導通抵抗値を変化させて、前記第１および第２のＭＩＳＦＥＴ型トランジスタの導通抵抗値に差異を与え、導通抵抗値の差異で「１」又は「０」を記憶することを特徴とする請求項１乃至請求項５のいずれかに記載の半導体不揮発記憶回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源を切っても記憶内容を保持し続けることが可能な半導体不揮発記憶回路に関するものである。
【背景技術】
【０００２】
半導体不揮発記憶回路とは、電源を切っても記憶内容を保持し続けるタイプの半導体記憶回路であり、フローティングゲート構造を用いたフラッシュＥＥＰＲＯＭ、強誘電体膜を用いるＦｅＲＡＭ、強磁性体膜を用いるＭＲＡＭなどがある。これらの半導体不揮発記憶回路は、特別なトランジスタ構造や、特殊な材料を用いているために、高価なものになっている。そこで、より安価な半導体不揮発記憶回路が求められている。【０００３】
例えば特許文献１には、２つのＭＩＳＦＥＴ型トランジスタで構成され、その２つのＭＩＳＦＥＴ型トランジスタのソース端子を接地電位に共通接続し、ゲート端子をワード線に共通接続するとともに、第１のＭＩＳＦＥＴ型トランジスタのドレイン端子をビット線に接続し、第２のＭＩＳＦＥＴ型トランジスタのドレイン端子を前記ビット線の差動ペア線に接続した半導体不揮発記憶回路（以下、従来回路と呼ぶ。）が提案されている。【０００４】
この従来回路は、２つのＭＩＳＦＥＴ型トランジスタの内のいずれか一方のＭＩＳＦＥＴ型トランジスタのゲート端子電源電位と接地電位の中間の電圧値を印加することにより、ＦＥＴ型トランジスタの導通抵抗を変化させて、この２つのＭＩＳＦＥＴ型トランジスタの導通抵抗の大小で「０」または「１」を記憶するものである。【０００５】
図７は従来回路の回路図である。この回路は同一形式の第１および第２のＭＩＳＦＥＴ型トランジスタＭＮＭ１、ＭＮＭ２のソース端子を共通線ＣＯＭＭを介して接地電位ＧＮＤに、ゲート端子をワード線ＷＬにそれぞれ接続するとともに、第１のＭＩＳＦＥＴ型トランジスタＭＮＭ１のドレイン端子をビット線ＢＬに接続し、第２のＭＩＳＦＥＴ型トランジスタＭＮＭ２のドレイン端子をビット線ＢＬの差動ペア線ＢＬ_に接続したものであり、第１のＭＩＳＦＥＴ型トランジスタＭＮＭ１の閾値電圧Ｖｔ（ＭＮＭ１）が第２のＭＩＳＦＥＴ型トランジスタＭＮＭ２の閾値電圧Ｖｔ（ＭＮＭ２）よりも高い状態を「０」記憶状態とし、その逆の状態を「１」記憶状態とするものである。【０００６】
なお、「形式」とは、ｎチャネル型／ｐチャネル型の区別をいい、「同一形式のＭＩＳＦＥＴ型トランジスタ」とは、それらのＭＩＳＦＥＴ型トランジスタの「形式」がｎチャネル型あるいはｐチャネル型に統一されていることをいう（以下、本明細書において同じ）。ここでは、第１および第２のＭＩＳＦＥＴ型トランジスタＭＮＭ１、ＭＮＭ２はｎ型ＭＩＳＦＥＴ型トランジスタである。【０００７】
図８は、従来回路に書き込みを行う手順を示すタイミングチャートである。従来回路への書き込みは次のように行う。まず、ワード線ＷＬの電圧を電源電圧（ＶＤＤ）の半分程度の２．５Ｖとし、ビット線ＢＬの電圧を前記電源電圧と同じ５Ｖ（ＶＤＤ）、差動ペア
線ＢＬ_の電圧を０Ｖ（ＧＮＤ）とした状態を一定時間保つ。すると、第１のＭＩＳＦＥＴ型トランジスタＭＮＭ１のみが飽和領域で動作するので、第１のＭＩＳＦＥＴ型トランジスタＭＮＭ１にホットキャリアが発生して導通抵抗が大きくなる。その結果、第１のＭＩＳＦＥＴ型トランジスタＭＮＭ１の閾値電圧Ｖｔ（ＭＮＭ１）は高い方へシフトされ、第２のＭＩＳＦＥＴ型トランジスタＭＮＭ２の閾値電圧Ｖｔ（ＭＮＭ２）よりも高くなり、「０」記憶状態になる。逆にビット線ＢＬの電圧を０Ｖ（ＧＮＤ）、差動ペア線ＢＬ_の電圧を５Ｖ（ＶＤＤ）にして、ワード線ＷＬの電圧を２．５Ｖにした状態を一定時間保てば、第２のＭＩＳＦＥＴ型トランジスタＭＮＭ２の導通抵抗が大きくなり、第２のＭＩＳＦＥＴ型トランジスタＭＮＭ２の閾値電圧Ｖｔ（ＭＮＭ２）は高い方へシフトされる。その結果、第１のＭＩＳＦＥＴ型トランジスタＭＮＭ１の閾値電圧Ｖｔ（ＭＮＭ１）は第２のＭＩＳＦＥＴ型トランジスタＭＮＭ２の閾値電圧Ｖｔ（ＭＮＭ２）よりも低くなり、「１」記憶状態になる。なお、閾値電圧Ｖｔのシフト量は、読み出し回路の能力によって判別可能なレベル以上とすればよい。【０００８】
図９は、従来回路の上書きの原理を示す説明図であり、左の縦軸は第１のＭＩＳＦＥＴ型トランジスタＭＮＭ１の閾値電圧Ｖｔ（ＭＮＭ１）を、右の縦軸は第２のＭＩＳＦＥＴ型トランジスタＭＮＭ２の閾値電圧Ｖｔ（ＭＮＭ２）を示している。初期段階（書き込み前）には、閾値電圧Ｖｔ（ＭＮＭ１）および閾値電圧Ｖｔ（ＭＮＭ２）はいずれもＶｔ０であり、互いに等しい。前述したように、第１のＭＩＳＦＥＴ型トランジスタＭＮＭ１を飽和領域で動作させると閾値電圧Ｖｔ（ＭＮＭ１）はＶｔ１にシフトし、第２のＭＩＳＦＥＴ型トランジスタＭＮＭ２の閾値電圧Ｖｔ（ＭＮＭ２）（＝Ｖｔ０）よりも高くなるので、「０」記憶状態になる。次に、第２のＭＩＳＦＥＴ型トランジスタＭＮＭ２を飽和領域で動作させて、閾値電圧Ｖｔ（ＭＮＭ２）をＶｔ１より高いＶｔ２にシフトすると、「０」記憶状態から「１」記憶状態に書き直される。再び、第１のＭＩＳＦＥＴ型トランジスタＭＮＭ１を飽和領域で動作させて、閾値電圧Ｖｔ（ＭＮＭ１）をＶｔ１からＶｔ３にシフトすると、「１」記憶状態から「０」記憶状態に戻る。このように閾値電圧の低い方のＭＩＳＦＥＴ型トランジスタを飽和領域で動作させて、他方のＭＩＳＦＥＴ型トランジスタの閾値電圧より高いレベルにシフトする度に、「０」記憶状態と「１」記憶状態が交互に切り替わる（ただし、導通抵抗の増加が進んで、閾値電圧がそれ以上シフトしなくなれば、切り替えはできなくなる）。また閾値電圧の変化は素子の変化に起因するものだから、「０」または「１」の記憶状態は電源を切っても保持される。【０００９】
図１０は従来回路の読み出し動作を説明するタイミングチャートである。従来回路の読み出しは次のように行われる。まずビット線ＢＬの電圧を予め電源電圧（ＶＤＤ）に充電しておき、ワード線ＷＬの電圧を電源電圧（ＶＤＤ）まで上げて、第１及び第２のＭＩＳＦＥＴ型トランジスタＭＮＭ１、ＭＮＭ２を同時に導通させて、両者の閾値電圧の差をビット線ＢＬの電圧と差動ペア線ＢＬ_の電圧の差として読み出して、「０」又は「１」を判断する。【００１０】
従来回路を複数個配列して、複数ビットの記憶の書き込み読み出しをする場合には次のように構成する。図１１は、従来回路を複数個配列してなる記憶回路の例を示す図である。この記憶回路は４組の従来回路を２行２列に配列して、４ビット分の情報を書き込み・読み出しできるようにした回路である。この回路では、２本のワード線ＷＬ０,ＷＬ１と、２組のビット線対ＢＬ０,ＢＬ０_,ＢＬ１,ＢＬ１_は、それぞれ行方向、列方向に並ぶ２組の従来回路の間で共用されている。【００１１】
揮発記憶回路と従来回路を組み合わせて、電源を立ち上げるときに、従来回路の記憶を揮発記憶回路に書き込み、電源が入った状態では、この揮発記憶回路で記憶の読み出しおよび書き換えを行い、電源を遮断する際に、揮発回路の記憶を従来回路に書き込むこともできる。【００１２】
図１２は、揮発記憶回路と従来回路の組み合わせを示す図であり、スタティック型半導体メモリＳＭの記憶ノードＣ，Ｃ_に従来回路ＳＣを接続した例を示している。【００１３】
スタティック型半導体メモリＳＭは公知のスタティック型半導体メモリ（ＳＲＡＭ）であり、ｎ型の駆動トランジスタＭＮ１とｐ型の負荷トランジスタＭＰ１により構成される第１のインバータ回路と、ｎ型の駆動トランジスタＭＮ２とｐ型の負荷トランジスタＭＰ２により構成される第２のインバータ回路の交差接続によりフリップフロップを構成して記憶ノードＣ，Ｃ_に「１」又は「０」のデータを記憶するものである。【００１４】
記憶ノードＣ，Ｃ_は、それぞれ転送トランジスタＭＮＴ１，ＭＮＴ２を介して、ビット線対ＢＬ，ＢＬ_に接続されている。転送トランジスタＭＮＴ１，ＭＮＴ２のゲート端子は、ワード線ＷＬに接続され、ワード線ＷＬの信号によって、記憶ノードＣ，Ｃ_とビット線対ＢＬ，ＢＬ_の間を通断電する。【００１５】
従来回路ＳＣは、スタティック型半導体メモリＳＭの記憶ノードＣと接地電位（ＧＮＤ）との間にソース・ドレイン経路を形成する第１のＭＩＳＦＥＴ型トランジスタＭＮＭ１と、記憶ノードＣ_と接地電位（ＧＮＤ）との間にソース・ドレイン経路を形成する第２のＭＩＳＦＥＴ型トランジスタＭＮＭ１から構成され、第１のＭＩＳＦＥＴ型トランジスタＭＮＭ１および第２のＭＩＳＦＥＴ型トランジスタＭＮＭ２のゲート端子はワード線ＷＬＷに接続されている。【００１６】
また、トランジスタＭＰＥＱは、記憶ノードＣと記憶ノードＣ_の間の接続を信号線ＥＱによって開閉するスイッチ素子であり、トランジスタＭＮＲＳは、駆動トランジスタＭＮ１，ＭＮ２と接地電位ＧＮＤの間の接続を信号線ＲＥＳＴＯＲＥによって開閉するスイッチ素子である。【００１７】
このように構成されているので、図１２に示す記憶回路は、ＲＥＳＴＯＲＥ信号を電源電位に、ＷＬＷ信号を接地電位に、ＥＱ信号を電源電位にすれば、スタティック型半導体メモリ（ＳＲＡＭ）として機能し、逆にＳＴＯＲＥ信号を接地電位に、ＷＬＷ信号を電源電位に、ＥＱ信号を接地電位にすれば、図７に示した従来回路と等価な半導体不揮発記憶回路として機能する。【００１８】
【特許文献１】国際公開ＷＯ２００４／０５７６２１
【発明の開示】
【発明が解決しようとする課題】
【００１９】
従来回路はホットキャリアの発生によって生じるＭＩＳＦＥＴ型トランジスタのソース・ドレイン間の導通抵抗値の増加を利用して記憶するので、電源電圧を印加する事なしに記憶を保持できる点で優れているが、複数の従来回路を配列して使用する場合に、ＭＩＳＦＥＴ型トランジスタに意図しないホットキャリアの発生（＝導通抵抗値の増加＝記憶の書き換え）が生じるという問題がある。【００２０】
例えば、図１１に示す回路において、ワード線ＷＬ０とビット線ＢＬ０の電圧を上げて、第１のＭＩＳＦＥＴ型トランジスタＭＮ００１に書き込み動作を行う場合、ビット線ＢＬ０は第１のＭＩＳＦＥＴ型トランジスタＭＮ０１１にも共通接続されているので、ワード線ＷＬ１が非選択状態（つまり、ＷＬ１の電圧＝接地電位ＧＮＤ）であっても、第１のＭＩＳＦＥＴ型トランジスタＭＮ０１１のソース端子には、第１のＭＩＳＦＥＴ型トランジスタＭＮ００１のソースと同一の電圧が印加されることになる。この状態を長く維持した場合、本来、非選択状態にある第１のＭＩＳＦＥＴ型トランジスタＭＮ０１１にも、意図しないホットキャリアが発生し、いわば擬似的な書き込み状態となり、本来記憶しておくべき情報を失う場合がある。【００２１】
本発明はこのような問題に鑑みてなされたものであり、記憶保持用のＭＩＳＦＥＴ型トランジスタへの擬似的な書き込みを防止することによって、安定した記憶保持が可能な半導体不揮発記憶回路を実現することを目的とする。
【課題を解決するための手段】
【００２２】
本発明に係る半導体不揮発記憶回路の第１の構成は、第１及び第２のＭＩＳＦＥＴ型トランジスタを備え、前記第１及び第２のＭＩＳＦＥＴ型トランジスタのソース端子は接地電位に共通接続され、前記第１及び第２のＭＩＳＦＥＴ型トランジスタのゲート端子は第１のワード線に共通接続され、前記第１のＭＩＳＦＥＴ型トランジスタのドレイン端子はビット線に接続され、前記第２のＭＩＳＦＥＴ型トランジスタのドレイン端子は前記ビット線の差動ペア線に接続されてなる半導体不揮発回路において、前記第１のＭＩＳＦＥＴ型トランジスタのドレイン端子と前記ビット線の間を通断電する第１のスイッチ素子と、前記第２のＭＩＳＦＥＴ型トランジスタのドレイン端子と前記差動ペア線の間を通断電する第２のスイッチ素子とを備えることを特徴とする。【００２３】
この構成により、半導体不揮発記憶回路が選択されていないときは、第１及び第２のＭＩＳＦＥＴ型トランジスタのドレイン端子を開放（フローティング）状態にすることができるので、第１及び第２のＭＩＳＦＥＴ型トランジスタに意図しないドレイン電流が流れることを防げる。【００２４】
本発明に係る半導体不揮発記憶回路の第２の構成は、前記第１の構成において、前記第１及び第２のスイッチ素子は第３及び第４のＭＩＳＦＥＴ型トランジスタであり、前記第３及び第４のＭＩＳＦＥＴ型トランジスタのゲート端子は第２のワード線に共通接続されることを特徴とする。【００２５】
この構成により、第１及び第２のスイッチ素子を、第１及び第２のＭＩＳＦＥＴ型トランジスタと同じＦＥＴ型トランジスタとするので、回路の作成が容易になる。【００２６】
本発明に係る半導体不揮発記憶回路の第３の構成は、前記第１又は第２の構成において、前記第１及び第２のＭＩＳＦＥＴ型トランジスタのドレイン端子は、それぞれ第３及び第４のスイッチ素子を介して、前記接地電位に接続されることを特徴とする。【００２７】
この構成により、半導体不揮発記憶回路が選択されていないときは、第１及び第２のＭＩＳＦＥＴ型トランジスタのドレイン端子の電位をソース端子と同一にできるので、第１及び第２のＭＩＳＦＥＴ型トランジスタにドレイン電流が流れるおそれが全く無くなる。【００２８】
本発明に係る半導体不揮発記憶回路の第４の構成は、前記第３の構成において、前記第３及び第４のスイッチ素子は第５及び第６のＭＩＳＦＥＴ型トランジスタであり、前記第５及び第６のＭＩＳＦＥＴ型トランジスタのゲート端子は前記第２のワード線の差動ペア線に共通接続されることを特徴とする。【００２９】
この構成により、第３及び第４のスイッチ素子を、第１乃至第４のＭＩＳＦＥＴ型トランジスタと同じＦＥＴ型トランジスタとするので、回路の作成が容易になる。【００３０】
本発明に係る半導体不揮発記憶回路の第５の構成は、前記第２乃至第４のいずれかの構成において、一方の記憶ノードが前記ビット線に接続され、他方の記憶ノードが前記ビット線の差動ペア線に接続される揮発記憶回路を備え、前記第３のＭＩＳＦＥＴ型トランジスタのドレイン端子は前記揮発記憶回路の一方の記憶ノードに接続され、前記第４のＭＩＳＦＥＴ型トランジスタのドレイン端子は前記揮発記憶回路の他方の記憶ノードに接続され、前記揮発記憶回路の一方の記憶ノードと他方の記憶ノードは第５のスイッチ素子を介して接続され、前記揮発記憶回路の接地線は第６のスイッチ素子を介して前記接地電位に接続されることを特徴とする。【００３１】
この構成により、第５及び第６のスイッチ素子によって、半導体不揮発記憶回路と揮発記憶回路を交互に切り替えて使用することができるので、半導体不揮発記憶回路の上書きの頻度を低減できる。そのため、半導体不揮発記憶回路の寿命を延ばすことができる。
。【００３２】
本発明に係る半導体不揮発記憶回路の第６の構成は、前記第１の乃至第５のいずれかの構成において、前記第１のワード線に電源電位と接地電位の中間の電圧を印加し、前記ビット線あるいは前記ビット線の差動ペア線の何れか一方に電源電位を印加することによって前記第１あるいは第２のＭＩＳＦＥＴ型トランジスタの導通抵抗値を変化させて、前記第１および第２のＭＩＳＦＥＴ型トランジスタの導通抵抗値に差異を与え、導通抵抗値の差異で「１」又は「０」を記憶することを特徴とする。【００３３】
この構成により、前記第１および第２のＭＩＳＦＥＴ型トランジスタの導通抵抗値の差異によって、記憶を行うので、電源が遮断されても記憶が保持される。
【発明の効果】
【００３４】
上記本発明の構成によって、半導体不揮発記憶回路が選択されていないときに、記憶保持用のＭＩＳＦＥＴ型トランジスタへの意図しないドレイン電流の流入を防止して、擬似的な書き込みを防止することができるので、安定した記憶保持が可能な半導体不揮発記憶回路を実現することができる。また本発明の半導体不揮発記憶回路はＦＥＴ型トランジスタの組み合わせで構成され、他の素子を必要としないので、回路の設計や製造が容易であり、開発期間の短縮や製造コストの低減をもたらす効果もある。また、揮発記憶回路と組み合わせて使用すれば、半導体不揮発記憶回路の長寿命化を図ることもできる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施例１に係る半導体不揮発記憶回路の回路図である。
【図２】図１の半導体不揮発記憶回路の書き込み動作を説明するタイミングチャートである。
【図３】図１の半導体不揮発記憶回路の読み出し動作を説明するタイミングチャートである。
【図４】本発明の実施例２に係る記憶回路の回路図である。
【図５】本発明の実施例３に係る半導体不揮発記憶回路の回路図である。
【図６】本発明の実施例４に係る記憶回路の回路図である。
【図７】従来回路の例を示す回路図である。
【図８】図７の従来回路の書き込み動作を説明するタイミングチャートである。
【図９】図７の従来回路の読み出し動作を説明するタイミングチャートである。
【図１０】図７の従来回路に対する上書き方法を説明する説明図である。
【図１１】従来回路を複数個配列してなる記憶回路の回路図である。
【図１２】従来回路の別の例を示す回路図である。
【符号の説明】
【００３６】
ＢＬ，ＢＬ０，ＢＬ１                                ビット線
ＢＬ_，ＢＬ０_，ＢＬ１_                            （ビット線の）差動ペア線
Ｃ，Ｃ_                                             記憶ノード
ＣＯＭＭ，ＣＯＭＭ０，ＣＯＭＭ１                    共通線
ＭＮ１１１  ＭＮＭ１,ＭＮ００１，ＭＮ０１１,ＭＮ１０１
第１のＭＩＳＦＥＴ型トランジスタ
ＭＮ１１２  ＭＮＭ２,ＭＮ００２，ＭＮ０１２,ＭＮ１０２
第２のＭＩＳＦＥＴ型トランジスタ
ＭＮ１１３  ＭＮＭ３,ＭＮ００３，ＭＮ０１３,ＭＮ１０３
第３のＭＩＳＦＥＴ型トランジスタ
ＭＮ１１４  ＭＮＭ４,ＭＮ００４，ＭＮ０１４,ＭＮ１０４
第４のＭＩＳＦＥＴ型トランジスタ
ＭＮＭ５                                            第５のＭＩＳＦＥＴ型トランジスタ
ＭＮＭ６                                            第６のＭＩＳＦＥＴ型トランジスタ
ＭＮ１,ＭＮ２                                       駆動トランジスタ
ＭＰ１,ＭＰ２                                       負荷トランジスタ
ＭＮＴ１,ＭＮＴ２                                   転送トランジスタ
ＭＰＥＱ,ＭＮＲＳ                                   トランジスタ
ＳＣ                                                従来回路
ＳＩ                                                半導体不揮発記憶回路
ＳＭ                                                スタティック型半導体メモリ
ＷＬＷＳ  ＷＬ,ＷＬ０,ＷＬ１,ＷＬＳ,ＷＬＳ０,ＷＬＳ１,ＷＬＷ
ワード線
ＷＬ_,ＷＬＳ_                                      （ワード線の）差動ペア線
【発明を実施するための最良の形態】
【００３７】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【実施例１】
【００３８】
図１は本発明の実施例１に係る半導体不揮発記憶回路の回路図である。この半導体不揮発記憶回路は、図７に示した従来回路に第３のＭＩＳＦＥＴ型トランジスタＭＮＭ３および第４のＭＩＳＦＥＴ型トランジスタＭＮＭ４を追加したところに特徴がある。第３および第４のＭＩＳＦＥＴ型トランジスタＭＮＭ３、ＭＮＭ４は、第１および第２のＭＩＳＦＥＴ型トランジスタＭＮＭ１、ＭＮＭ２に比べて、ホットキャリア発生等の素子劣化を起こしにくい構造や、レイアウト構成を備えたものが選ばれる。例えば、ゲート幅を大きくすれば、ホットキャリアの発生量が少なくなるので、素子劣化が起きにくくなる。なお、従来回路と共通する構成要素には同一の符号を付したので、説明を省略する。【００３９】
第３のＭＩＳＦＥＴ型トランジスタＭＮＭ３は、第１のＭＩＳＦＥＴ型トランジスタＭＮＭ１のドレイン端子とビット線ＢＬの間にソース・ドレイン経路を形成し、第４のＭＩＳＦＥＴ型トランジスタＭＮＭ４は、第２のＭＩＳＦＥＴ型トランジスタＭＮＭ２のドレイン端子と差動ペア線ＢＬ_の間にソース・ドレイン経路を形成している。また、第３のＭＩＳＦＥＴ型トランジスタＭＮＭ３および第４のＭＩＳＦＥＴ型トランジスタＭＮＭ４のゲート端子はワード線ＷＬＳに接続されている。なお、第３および第４のＭＩＳＦＥＴ型トランジスタＭＮＭ５，ＭＮＭ６はｎ型ＭＩＳＦＥＴ型トランジスタである。【００４０】
図２は、図１の半導体不揮発記憶回路の書き込み動作を説明するタイミングチャートであり、図３は読み出し動作を説明するタイミングチャートである。図２および図３に示すように、半導体不揮発記憶回路を選択して、データの書き込み、あるいは読み出しを行う時は、ワード線ＷＬＳの電圧がワード線ＷＬの電圧と同期して電源電位（ＶＤＤ）に立ち上がり、半導体不揮発記憶回路が選択されていない時は、ワード線ＷＬＳおよびワード線ＷＬの電圧は共に接地電位（ＧＮＤ）を保っている。そのため、半導体不揮発記憶回路が選択されていないときは、第１および第２のＭＩＳＦＥＴ型トランジスタＭＮＭ１、ＭＮＭ２のドレイン端子は開放（フローティング）されているので、第１および第２のＭＩＳＦＥＴ型トランジスタＭＮＭ１、ＭＮＭ２ののドレイン端子にビット対ＢＬ、ＢＬ_から電圧が印加されることはない。
【実施例２】
【００４１】
図４は、本発明の実施例２に係る記憶回路の回路図である。この記憶回路は、図１に示した半導体不揮発記憶回路を２行２列に配列して、４ビット分の情報を書き込み・読み出しできるようにした回路である。この回路では、４本のワード線ＷＬ０,ＷＬ１、ＷＬＳ０,ＷＬＳ１と、２組のビット線対ＢＬ０、ＢＬ０_、ＢＬ１、ＢＬ１_は、それぞれ、行方向、列方向に並ぶ２組の半導体不揮発記憶回路の間で共用されている。また、２本の共通線ＣＯＭＭ０,ＣＯＭＭ１は行方向に並ぶ２組の半導体不揮発記憶回路の間で共用されているが、４組の半導体不揮発記憶回路を１本の共通線で結ぶことも可能である。【００４２】
この記憶回路では、ワード線ＷＬ０、ＷＬ１の電圧を電源電位（ＶＤＤ）に立ち上げて、上段の２組の半導体不揮発記憶回路を選択して、書き込みまたは読み出しを行う場合にはワード線ＷＬＳ１の電圧を接地電位（ＧＮＤ）にして、下段の２組の半導体不揮発記憶回路をビット線対ＢＬ０,ＢＬ０_、ＢＬ１,ＢＬ１_から、電気的に完全に切断することができる。そのため、下段の２組の半導体不揮発記憶回路が擬似的な書き込み状態になることを防ぐことができる。【００４３】
同様に、下段の２組の半導体不揮発記憶回路を選択して、書き込みまたは読み出しを行う場合には第２のワード線ＷＬＳ０の電圧を接地電位（ＧＮＤ）にして、上段の２組の半導体不揮発記憶回路をビット線対ＢＬ０,ＢＬ０_、ＢＬ１,ＢＬ１_から、電気的に完全に切断して、擬似的な書き込み状態になることを防ぐことができる。
【実施例３】
【００４４】
図５は、本発明の実施例３に係る半導体不揮発記憶回路の回路図である。この半導体不揮発記憶回路は、図１に示した半導体不揮発記憶回路に第５のＭＩＳＦＥＴ型トランジスタＭＮＭ５および第６のＭＩＳＦＥＴ型トランジスタＭＮＭ６を追加したところに特徴がある。第５のＭＩＳＦＥＴ型トランジスタＭＮＭ５のドレイン端子は第１のＭＩＳＦＥＴ型トランジスタＭＮＭ１のドレイン端子に接続され、ソース端子は共通線ＣＯＭＭに接続されている。また、第６のＭＩＳＦＥＴ型トランジスタＭＮＭ６のドレイン端子は第２のＭＩＳＦＥＴ型トランジスタＭＮＭ２のドレイン端子に接続され、ソース端子は共通線ＣＯＭＭに接続されている。第５および第６のＭＩＳＦＥＴ型トランジスタＭＮＭ５,ＭＮＭ６のゲート端子にはワード線ＷＬＳの差動ペア線ＷＬＳ_に接続され、第３および第４のＭＩＳＦＥＴ型トランジスタＭＮＭ３、ＭＮＭ４のゲート端子に入力されるＷＬＳ信号の反転信号を入力される。なお、第５および第６のＭＩＳＦＥＴ型トランジスタＭＮＭ５，ＭＮＭ６はｎ型ＭＩＳＦＥＴ型トランジスタである。なお、図１の半導体不揮発記憶回路と共通する構成要素には同一の符号を付したので、説明を省略する。【００４５】
このような構成にすることで、この記憶回路の非選択時には、第１および第２のＭＩＳＦＥＴ型トランジスタＭＮＭ１、ＭＮＭ２のドレイン端子の電位をソース端子と同一レベルとすることができるために、第１および第２のＭＩＳＦＥＴ型トランジスタＭＮＭ１,ＭＮＭ２には、ドレイン電流が流れる恐れが全くない。これにより、より完全に、非選択時の擬似書き込みを防止することができる。
【実施例４】
【００４６】
図６は、本発明の実施例４に係る記憶回路の回路図である。この記憶回路は、公知のスタティック型半導体メモリＳＭの２つの記憶ノードに半導体不揮発記憶回路ＳＩの入出力端子を接続した回路である。なお、スタティック型半導体メモリＳＭは図１１に示した回路と同一の回路であり、その構成要素に同一の符号を付したので説明を省略する。【００４７】
半導体不揮発記憶回路ＳIは、実施例１に係る半導体不揮発記憶回路と同様に、第１および第２のＭＩＳＦＥＴ型トランジスタＭＮＭ１、ＭＮＭ２のソース端子を接地電位ＧＮＤに、ゲート端子をワード線ＷＬＷに接続するとともに、第１のＭＩＳＦＥＴ型トランジスタＭＮＭ１のドレイン端子と第３のＭＩＳＦＥＴ型トランジスタＭＮＭ３のソース端子を接続し、第３のＭＩＳＦＥＴ型トランジスタＭＮＭ３のドレイン端子をスタティック型半導体メモリＳＭの一方の記憶ノードＣに接続し、第２のＭＩＳＦＥＴ型トランジスタＭＮＭ２のドレイン端子と第４のＭＩＳＦＥＴ型トランジスタＭＮＭ４のソース端子を接続し、第４のＭＩＳＦＥＴ型トランジスタＭＮＭ３のドレイン端子をスタティック型半導体メモリＳＭの他方の記憶ノードＣ_に接続し、第３および第４のＭＩＳＦＥＴ型トランジスタＭＮＭ３、ＭＮＭ４のゲートをワード線ＷＬＷＳに接続したものである。なお、実施例１と同様に、ＷＬＷＳ信号は、ＷＬＷ信号と同期して立ち上げ立ち下げされる。【００４８】
このように構成されているので、ＲＥＳＴＯＲＥ信号を電源電位に、ＷＬＷ信号を接地電位ＧＮＤに、ＥＱ信号を電源電位ＶＤＤにすれば、この回路はスタティック型半導体メモリとして機能し、逆にＳＴＯＲＥ信号を接地電位ＧＮＤに、ＷＬＷ信号を電源電位ＶＤＤに、ＥＱ信号を接地電位ＧＮＤにすれば、実施例１に係る半導体不揮発記憶回路と等価な回路として機能する。【００４９】
この記憶回路において、通常の読み書き動作は、スタティック型半導体メモリＳＭにおいて行い、電源遮断前等のタイミングに限って、半導体不揮発記憶回路ＳＩにデータを書き込むようにすれば、半導体不揮発記憶回路ＳＩのデータ上書きの頻度を減らせるので、半導体不揮発記憶回路ＳＩの寿命を延ばすことができる。また、スタティック型半導体メモリＳＭの動作時には、第１及び第２のＭＩＳＦＥＴ型トランジスタＭＮＭ１,ＭＮＭ２に電圧ストレスが加わることがないので、安定に不揮発記憶情報を保持できる。また、電源印可時においては、読み出しや書き込み速度に優れるスタティック型半導体メモリＳＭが、読み書き要求に応答することになるために、通常動作時の応答速度が向上する。【００５０】
なお、以上の説明では、ドレイン電流によるホットキャリアの発生に起因するＦＥＴ型トランジスタの導通抵抗の増加（＝閾値電圧の上昇）を不揮発記憶に利用する例を取り上げたが、本発明の半導体不揮発記憶回路はこのようなものに限定されるものではない。ＦＥＴ型トランジスタにドレイン電流を流すことによって生じる特性の変化であれば、他の特性や現象を利用することができる。【００５１】
また、実施例ではｎ型ＭＩＳＦＥＴトランジスタを使用する回路を示したが、本発明に係る半導体不揮発記憶回路はｎ型ＭＩＳＦＥＴトランジスタを使用する回路には限られない。例えば、ｐ型ＭＩＳＦＥＴトランジスタのホットホールによる素子劣化現象を利用して、本発明の半導体不揮発記憶回路を構成することもできる。
【産業上の利用可能性】
【００５２】
以上説明したよう本発明によれば、安定した記憶保持が可能な半導体不揮発記憶回路を安価に提供できるので、本発明は半導体不揮発記憶回路を直接製造する半導体製造業のみならず、半導体不揮発記憶回路を利用する各種情報機器製造業、産業機器製造業、民生機器製造業等、関連する多くの産業分野において利用可能性がある。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【手続補正書】
【提出日】平成18年1月24日(2006.1.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】請求の範囲
【請求項１】第１及び第２のＭＩＳＦＥＴ型トランジスタを備え、
前記第１及び第２のＭＩＳＦＥＴ型トランジスタのソース端子は接地電位に共通接続され、
前記第１及び第２のＭＩＳＦＥＴ型トランジスタのゲート端子は第１のワード線に共通接続され、
前記第１のＭＩＳＦＥＴ型トランジスタのドレイン端子はビット線に接続され、
前記第２のＭＩＳＦＥＴ型トランジスタのドレイン端子は前記ビット線の差動ペア線に接続されてなる半導体不揮発記憶回路において、
前記第１のＭＩＳＦＥＴ型トランジスタのドレイン端子と前記ビット線の間を通断電する第１のスイッチ素子と、
前記第２のＭＩＳＦＥＴ型トランジスタのドレイン端子と前記差動ペア線の間を通断電する第２のスイッチ素子と、を備え、
前記第１のワード線に電源電位と接地電位の中間の電圧を印加し、前記ビット線あるいは前記ビット線の差動ペア線の何れか一方に電源電位を印加することによって前記第１あるいは第２のＭＩＳＦＥＴ型トランジスタの導通抵抗値を変化させて、前記第１および第２のＭＩＳＦＥＴ型トランジスタの導通抵抗値に差異を与え、導通抵抗値の差異で「１」又は「０」を記憶することを特徴とする半導体不揮発記憶回路。
【請求項２】前記第１及び第２のスイッチ素子は第３及び第４のＭＩＳＦＥＴ型トランジスタであり、
前記第３及び第４のＭＩＳＦＥＴ型トランジスタのゲート端子は第２のワード線に共通接続されることを特徴とする請求項１に記載の半導体不揮発記憶回路。
【請求項３】前記第１及び第２のＭＩＳＦＥＴ型トランジスタのドレイン端子は、それぞれ第３及び第４のスイッチ素子を介して、前記接地電位に接続されることを特徴とする請求項１又は請求項２に記載の半導体不揮発記憶回路。
【請求項４】前記第３及び第４のスイッチ素子は第５及び第６のＭＩＳＦＥＴ型トランジスタであり、
前記第５及び第６のＭＩＳＦＥＴ型トランジスタのゲート端子は前記第２のワード線の差動ペア線に共通接続されることを特徴とする請求項３に記載の半導体不揮発記憶回路。
【請求項５】一方の記憶ノードが前記ビット線に接続され、他方の記憶ノードが前記ビット線の差動ペア線に接続される揮発記憶回路を備え、
前記第３のＭＩＳＦＥＴ型トランジスタのドレイン端子は前記揮発記憶回路の一方の記憶ノードに接続され、
前記第４のＭＩＳＦＥＴ型トランジスタのドレイン端子は前記揮発記憶回路の他方の記憶ノードに接続され、
前記揮発記憶回路の一方の記憶ノードと他方の記憶ノードは第５のスイッチ素子を介して接続され、
前記揮発記憶回路の接地線は第６のスイッチ素子を介して前記接地電位に接続されることを特徴とする請求項２乃至請求項４のいずれかに記載の半導体不揮発記憶回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
導体メモリＳＭの記憶ノードＣ，Ｃ＿に従来回路ＳＣを接続した例を示している。
スタティック型半導体メモリＳＭは公知のスタティック型半導体メモリ（ＳＲＡＭ）であり、ｎ型の駆動トランジスタＭＮ１とｐ型の負荷トランジスタＭＰ１により構成される第１のインバータ回路と、ｎ型の駆動トランジスタＭＮ２とｐ型の負荷トランジスタＭＰ２により構成される第２のインバータ回路の交差接続によりフリップフロップを構成して記憶ノードＣ，Ｃ＿に「１」又は「０」のデータを記憶するものである。
記憶ノードＣ，Ｃ＿は、それぞれ転送トランジスタＭＮＴ１，ＭＮＴ２を介して、ビット線対ＢＬ，ＢＬ＿に接続されている。転送トランジスタＭＮＴ１，ＭＮＴ２のゲート端子は、ワード線ＷＬに接続され、ワード線ＷＬの信号によって、記憶ノードＣ，Ｃ＿とビット線対ＢＬ，ＢＬ＿の間を通断電する。
従来回路ＳＣは、スタティック型半導体メモリＳＭの記憶ノードＣと接地電位（ＧＮＤ）との間にソース・ドレイン経路を形成する第１のＭＩＳＦＥＴ型トランジスタＭＮＭ１と、記憶ノードＣ＿と接地電位（ＧＮＤ）との間にソース・ドレイン経路を形成する第２のＭＩＳＦＥＴ型トランジスタＭＮＭ２から構成され、第１のＭＩＳＦＥＴ型トランジスタＭＮＭ１および第２のＭＩＳＦＥＴ型トランジスタＭＮＭ２のゲート端子はワード線ＷＬＷに接続されている。
また、トランジスタＭＰＥＱは、記憶ノードＣと記憶ノードＣ＿の間の接続を信号線ＥＱによって開閉するスイッチ素子であり、トランジスタＭＮＲＳは、駆動トランジスタＭＮ１，ＭＮ２と接地電位ＧＮＤの間の接続を信号線ＲＥＳＴＯＲＥによって開閉するスイッチ素子である。
このように構成されているので、図１２に示す記憶回路は、ＲＥＳＴＯＲＥ信号を電源電位に、ＷＬＷ信号を接地電位に、ＥＱ信号を電源電位にすれば、スタティック型半導体メモリ（ＳＲＡＭ）として機能し、逆にＳＴＯＲＥ信号を接地電位に、ＷＬＷ信号を電源電位に、ＥＱ信号を接地電位にすれば、図７に示した従来回路と等価な半導体不揮発記憶回路として機能する。
【特許文献１】国際公開ＷＯ２００４／０５７６２１
【発明の開示】
【発明が解決しようとする課題】
４
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
は第５のスイッチ素子を介して接続され、前記揮発記憶回路の接地線は第６のスイッチ素子を介して前記接地電位に接続されることを特徴とする。
この構成により、第５及び第６のスイッチ素子によって、半導体不揮発記憶回路と揮発記憶回路を交互に切り替えて使用することができるので、半導体不揮発記憶回路の上書きの頻度を低減できる。そのため、半導体不揮発記憶回路の寿命を延ばすことができる。
本発明に保る半導体不揮発記憶回路の第６の構成は、前記第１の乃至第５のいずれかの構成において、前記第１のワード線に電源電位と接地電位の中間の電圧を印加し、前記ビット線あるいは前記ビット線の差動ペア線の何れか一方に電源電位を印加することによって前記第１あるいは第２のＭＩＳＦＥＴ型トランジスタの導通抵抗値を変化させて、前記第１および第２のＭＩＳＦＥＴ型トランジスタの導通抵抗値に差異を与え、導通抵抗値の差異で「１」又は「０」を記憶することを特徴とする。
この構成により、前記第１および第２のＭＩＳＦＥＴ型トランジスタの導通抵抗値の差異によって、記憶を行うので、電源が遮断されても記憶が保持される。
【発明の効果】
上記本発明の構成によって、半導体不揮発記憶回路が選択されていないときに、記憶保持用のＭＩＳＦＥＴ型トランジスタへの意図しないドレイン電流の流入を防止して、擬似的な書き込みを防止することができるので、安定した記憶保持が可能な半導体不揮発記憶回路を実現することができる。また本発明の半導体不揮発記憶回路はＦＥＴ型トランジスタの組み合わせで構成され、他の素子を必要としないので、回路の設計や製造が容易であり、開発期間の短縮や製造コストの低減をもたらす効果もある。また、揮発記憶回路と組み合わせて使用すれば、半導体不揮発記憶回路の長寿命化を図ることもできる。
【図面の簡単な説明】
［図１］本発明の実施例１に係る半導体不揮発記憶回路の回路図である。
［図２］図１の半導体不揮発記憶回路の書き込み動作を説明するタイミングチャートである。
７
【国際調査報告】
2005096314.tif 000014
2005096314.tif 000015