(57)【要約】【課題】表示のコントラストの低下を抑えることが可能な電気泳動表示装置を提供すること。【解決手段】電気泳動粒子を含んだ電気泳動素子を一対の基板間に挟持してなる電気泳動表示装置であって、一方の前記基板に画素ごとに設けられる第１電極と、他方の前記基板に設けられ、複数の前記画素に共通の第２電極と、前記画素ごとに設けられ、走査線及びデータ線に接続される画素スイッチング素子と、前記画素スイッチング素子に接続されるメモリ回路と、前記メモリ回路に接続される第１電源線及び第２電源線と、前記メモリ回路及び前記画素電極に接続されるスイッチ回路と、前記スイッチ回路に接続される制御線とを備え、前記第２電極及び前記制御線のうち少なくとも一方には、容量素子が接続されている。【選択図】図２
2009300771.tif 000002
【特許請求の範囲】
【請求項１】
電気泳動粒子を含んだ電気泳動素子を一対の基板間に挟持してなる電気泳動表示装置であって、
一方の前記基板に画素ごとに設けられる第１電極と、
他方の前記基板に設けられ、複数の前記画素に共通の第２電極と、
前記画素ごとに設けられ、走査線及びデータ線に接続される画素スイッチング素子と、
前記画素スイッチング素子に接続されるメモリ回路と、
前記メモリ回路に接続される第１電源線及び第２電源線と、
前記メモリ回路及び前記画素電極に接続されるスイッチ回路と、
前記スイッチ回路に接続される制御線と
を備え、
前記第２電極及び前記制御線のうち少なくとも一方には、容量素子が接続されている
ことを特徴とする電気泳動表示装置。
【請求項２】
前記容量素子は、平面視で前記制御線に重なる位置に配置される容量電極を有する
ことを特徴とする請求項１に記載の電気泳動表示装置。
【請求項３】
前記制御線は、延在方向に直交する方向の寸法が他の部分よりも大きい拡幅部を有し、
前記容量電極は、平面視で前記制御線の前記拡幅部に重なる位置に配置される
ことを特徴とする請求項２に記載の電気泳動表示装置。
【請求項４】
前記画素スイッチング素子は、前記一方の基板上に設けられる半導体層を有し、
前記容量電極は、前記半導体層と同一層に設けられる
ことを特徴とする請求項２又は請求項３に記載の電気泳動表示装置。
【請求項５】
前記画素スイッチング素子は、前記一方の基板上に設けられる半導体層と、前記半導体層上に設けられるゲート絶縁層と、前記ゲート絶縁層を介して前記半導体層上に設けられるゲート電極とを有し、
前記容量電極は、前記ゲート電極と同一層に設けられる
ことを特徴とする請求項２から請求項４のいずれか一項に記載の電気泳動表示装置。
【請求項６】
前記画素スイッチング素子は、前記一方の基板上に設けられる半導体層と、前記半導体層に接続されるソース電極とを有し、
前記容量電極は、前記ソース電極と同一層に設けられる
ことを特徴とする請求項２から請求項４のいずれか一項に記載の電気泳動表示装置。
【請求項７】
前記容量電極は、前記第１電極を兼ねている
ことを特徴とする請求項２から請求項６のいずれか一項に記載の電気泳動表示装置。
【請求項８】
前記制御線を駆動する駆動回路を更に備え、
前記容量素子は、前記駆動回路内に設けられている
ことを特徴とする請求項１から請求項７のいずれか一項に記載の電気泳動表示装置。
【請求項９】
前記スイッチ回路は、第１トランスミッションゲート及び第２トランスミッションゲートを有し、
前記制御線は、前記第１トランスミッションゲートに接続される第１制御線と、前記第２トランスミッションゲートに接続される第２制御線とを有し、
前記容量素子は、前記第１制御線及び前記第２制御線のうち少なくとも一方について設けられている
ことを特徴とする請求項１から請求項８のいずれか一項に記載の電気泳動表示装置。
【請求項１０】
電気泳動粒子を含んだ電気泳動素子を一対の基板間に挟持してなる電気泳動表示装置であって、
一方の前記基板に画素ごとに設けられた第１電極と、
他方の前記基板に設けられ、複数の前記画素に共通の第２電極と、
前記画素ごとに設けられ、走査線及びデータ線に接続された画素スイッチング素子と、
前記画素スイッチング素子に接続されるメモリ回路と、
前記メモリ回路に接続された第１電源線及び第２電源線と
を備え、
前記第２電極には容量素子が接続されている
ことを特徴とする電気泳動表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気泳動表示装置に関する。
【背景技術】
【０００２】
アクティブマトリクス型の電気泳動表示装置として、画素内にスイッチング用トランジスタとメモリ回路とを備えたものが知られている（特許文献１参照）。特許文献１記載の表示装置は、スイッチング用トランジスタや画素電極が形成された基板上に、帯電粒子を内蔵したマイクロカプセルが接着された構成である。この電気泳動表示装置は、マイクロカプセルを挟持する画素電極と共通電極との間に発生させた電界により帯電粒子を制御することで画像を表示するものである。
【０００３】
また、電気泳動表示装置の画素回路は、メモリ回路としてラッチ回路と、当該ラッチ回路に保存されたデータによって外部からの信号を画素電極に伝達するよう制御されるスイッチ回路を備えた構成も知られている。スイッチ回路としては、例えば２つのトランスミッションゲートなどが知られている。この回路構成においては、ラッチ回路に画像データを保持しながらディスプレイの状態を全黒、全白、反転画像と変化させることができる。新たな画像を表示させる場合以外はドライバ回路を動作させる必要がなく、より柔軟的な表示方法が可能となる。  
【特許文献１】特開２００５−１１４８２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
電気泳動表示装置に画像を表示させる際には、メモリ回路に画像データを書き込み、マクロカプセルに電界を印加して所望のコントラストとした後、メモリ回路に接続される電源線、トランスミッションゲートに接続される制御線、共通電極に接続される配線などの電気的接続を切断し、高インピーダンス状態とする。
【０００５】
この電気的接続の切断の際、画素電極に蓄積された電荷がさまざまなリーク経路によってリークすることがある。当該電荷のリークが急激に発生すると、画素電極の電位が低下し、白色及び黒色の帯電粒子がマイクロカプセルの表面に固定されずに拡散することになる。このため、表示のコントラストの低下を招くことになる。
【０００６】
上記のような事情に鑑みて、本発明の目的は、表示のコントラストの低下を抑えることが可能な電気泳動表示装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明に係る電気泳動表示装置は、電気泳動粒子を含んだ電気泳動素子を一対の基板間に挟持してなる電気泳動表示装置であって、一方の前記基板に画素ごとに設けられる第１電極と、他方の前記基板に設けられ、複数の前記画素に共通の第２電極と、前記画素ごとに設けられ、走査線及びデータ線に接続される画素スイッチング素子と、前記画素スイッチング素子に接続されるメモリ回路と、前記メモリ回路に接続される第１電源線及び第２電源線と、前記メモリ回路及び前記画素電極に接続されるスイッチ回路と、前記スイッチ回路に接続される制御線とを備え、前記第２電極及び前記制御線のうち少なくとも一方には、容量素子が接続されていることを特徴とする。
【０００８】
本発明によれば、複数の画素に共通の第２電極及びスイッチ回路に接続される制御線のうち少なくとも一方に容量素子が接続されているので、第２電極、スイッチ回路を介してリークする電荷を容量素子によって保持することができる。容量素子がリーク電荷を保持することにより、各部の電気的接続を切断した場合に電荷の急激なリークを抑えることができるので、電位の低下するのを防ぐことができる。これにより、表示のコントラストの低下を抑えることができる。
【０００９】
上記の電気泳動表示装置は、前記容量素子は、平面視で前記制御線に重なる位置に配置される容量電極を有することを特徴とする。  
本発明によれば、容量素子が平面視で制御線に重なる位置に配置される容量電極を有することとしたので、制御線と容量電極との間で容量素子を形成することができる。これにより、制御線と容量素子との接続の構成をシンプルにすることができる。
【００１０】
上記の電気泳動表示装置は、前記制御線は、延在方向に直交する方向の寸法が他の部分よりも大きい拡幅部を有し、前記容量電極は、平面視で前記制御線の前記拡幅部に重なる位置に配置されることを特徴とする。  
本発明によれば、制御線が延在方向に直交する方向の寸法が他の部分よりも大きい拡幅部を有し、容量電極が平面視で制御線の拡幅部に重なる位置に配置されることとしたので、より大きな容量を確保することができる。制御線の拡幅部としては、当該制御線と他の配線等との接続部などが挙げられる。
【００１１】
上記の電気泳動表示装置は、前記画素スイッチング素子は、前記一方の基板上に設けられる半導体層を有し、前記容量電極は、前記半導体層と同一層に設けられることを特徴とする。  
本発明によれば、画素スイッチング素子が上記一方の基板上に設けられる半導体層を有し、容量電極が半導体層と同一層に設けられることとしたので、容量電極を形成する際には半導体層と同一の工程で形成することができる。
【００１２】
上記の電気泳動表示装置は、前記画素スイッチング素子は、前記一方の基板上に設けられる半導体層と、前記半導体層上に設けられるゲート絶縁層と、前記ゲート絶縁層を介して前記半導体層上に設けられるゲート電極とを有し、前記容量電極は、前記ゲート電極と同一層に設けられることを特徴とする。  
本発明によれば、画素スイッチング素子が、上記他方の基板上に設けられる半導体層と、半導体層上に設けられるゲート絶縁層と、ゲート絶縁層を介して半導体層上に設けられるゲート電極とを有し、容量電極がゲート電極と同一層に設けられることとしたので、容量電極を形成する際にはゲート電極と同一層に形成することができる。また、容量電極を半導体層と同一層にも形成する場合には、ゲート絶縁層を容量電極間の誘電体として利用することができる。
【００１３】
上記の電気泳動表示装置は、前記画素スイッチング素子は、前記他方の基板上に設けられる半導体層と、前記半導体層に接続されるソース電極とを有し、前記容量電極は、前記ソース電極と同一層に設けられることを特徴とする。  
本発明によれば、画素スイッチング素子が上記他方の基板上に設けられる半導体層と、半導体層に接続されるソース電極とを有し、容量電極がソース電極と同一層に設けられることとしたので、容量電極を形成する際には、ソース電極と同一の工程で形成することができる。
【００１４】
上記の電気泳動表示装置は、前記容量電極は、前記第１電極を兼ねていることを特徴とする。  
本発明によれば、容量電極が第１電極を兼ねていることとしたので、別途容量電極を形成する工程を省略することができる。
【００１５】
上記の電気泳動表示装置は、前記制御線を駆動する駆動回路を更に備え、前記容量素子は、前記駆動回路内に設けられていることを特徴とする。  
本発明によれば、制御線を駆動する駆動回路を更に備え、容量素子が駆動回路内に設けられていることとしたので、画素内における配線等の設計が複雑化するのを回避することができる。
【００１６】
上記の電気泳動表示装置は、前記スイッチ回路は、第１トランスミッションゲート及び第２トランスミッションゲートを有し、前記制御線は、前記第１トランスミッションゲートに接続される第１制御線と、前記第２トランスミッションゲートに接続される第２制御線とを有し、前記容量素子は、前記第１制御線及び前記第２制御線のうち少なくとも一方について設けられていることを特徴とする。  
本発明によれば、スイッチ回路として、第１トランスミッションゲート及び第２トランスミッションゲートが設けられている場合に、各トランスミッションゲートに接続される制御線（第１制御線及び第２制御線）の少なくとも一方について容量素子が設けられていることとしたので、当該容量素子が設けられている制御線を介して電荷がリークする場合には、このリークした電荷を保持することができる。これにより、電位が急激に低下するのを防ぐことができ、コントラストの低下を防止することができる。
【００１７】
本発明に係る電気泳動表示装置は、電気泳動粒子を含んだ電気泳動素子を一対の基板間に挟持してなる電気泳動表示装置であって、一方の前記基板に画素ごとに設けられた第１電極と、他方の前記基板に設けられ、複数の前記画素に共通の第２電極と、前記画素ごとに設けられ、走査線及びデータ線に接続された画素スイッチング素子と、前記画素スイッチング素子に接続されるメモリ回路と、前記メモリ回路に接続された第１電源線及び第２電源線とを備え、前記第２電極には容量素子が接続されていることを特徴とする。
【００１８】
本発明によれば、複数の画素に共通の第２電極に容量素子が接続されていることとしたので、当該第２電極を介してリークする電荷を容量素子によって保持することができる。容量素子がリーク電荷を保持することにより、各部の電気的接続を切断した場合に電荷の急激なリークを抑えることができるので、電位が低下するのを防ぐことができる。これにより、表示のコントラストの低下を抑えることができる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して本発明の実施の形態について説明する。本実施形態では、アクティブマトリクス方式により駆動される電気泳動表示装置を例に挙げて説明する。以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせている。
【００２０】
図１は、本実施形態に係る電気泳動表示装置１の概略構成を示す平面図である。電気泳動表示装置１は、複数の画素２０が配列された表示部３と、走査線駆動回路９０と、データ線駆動回路７０とを含んで構成されている。
【００２１】
表示部３には、走査線駆動回路９０から延びる複数の走査線４０（Ｙ１、Ｙ２、…、Ｙｍ）と、データ線駆動回路７０から延びる複数のデータ線５０（Ｘ１、Ｘ２、…、Ｘｎ）とが形成されている。画素２０は走査線４０とデータ線５０との交差部に対応して配置されており、各画素２０は走査線４０及びデータ線５０にそれぞれ接続されている。
【００２２】
なお、図示は省略しているが、表示部３の周辺には、走査線駆動回路９０，データ線駆動回路７０に加えて、共通電源変調回路や、コントローラが配置されている。当該コントローラは、上位装置から供給される画像データや同期信号に基づき、前記各回路を総合的に制御する。
【００２３】
また、各々の画素２０には、走査線４０，データ線５０に加えて、後述する図２の回路構成においては、高電位電源線と、低電位電源線とが接続されている。また、後述する図６の回路構成においては、さらに、第１制御線と、第２制御線とが接続されている。
【００２４】
共通電源変調回路は、コントローラの制御のもと、上記の配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断（ハイインピーダンス化）を行う。
【００２５】
図２は、画素２０の回路構成を示す図である。  
同図に示すように、画素２０は、画素スイッチング素子２４と、ラッチ回路（メモリ回路）２５と、画素電極２１と、共通電極２２と、電気泳動素子２３とを備えている。
【００２６】
画素スイッチング素子２４は、電界効果型のＮ型トランジスタである。画素スイッチング素子２４のゲート端子には走査線４０が接続され、ソース端子にはデータ線５０が接続され、ドレイン端子にはラッチ回路２５の入力端子Ｎ１が接続されている。
【００２７】
ラッチ回路２５は、転送インバータ２５ａと帰還インバータ２５ｂとを有しており、ＳＲＡＭ（Static Random Access Memory）セルに相当する回路である。
【００２８】
転送インバータ２５ａの出力端子は帰還インバータ２５ｂの入力端子に接続されており、帰還インバータ２５ｂの出力端子は転送インバータ２５ａの入力端子に接続されている。すなわち、転送インバータ２５ａと帰還インバータ２５ｂとは、互いの入力端子に他方の出力端子を接続したループ構造になっている。また、転送インバータ２５ａの入力端子（帰還インバータ２５ｂの出力端子）はラッチ回路２５の入力端子Ｎ１となっており、転送インバータ２５ａの出力端子（帰還インバータ２５ｂの入力端子）がラッチ回路２５の出力端子Ｎ２となっている。ラッチ回路２５の高電位電源端子ＰＨは高電位電源線７８に接続され、低電位電源端子ＰＬは低電位電源線７７に接続されている。
【００２９】
転送インバータ２５ａは、Ｎ型トランジスタ３１とＰ型トランジスタ３２とを有している。Ｎ型トランジスタ３１及びＰ型トランジスタ３２のゲート端子は、ラッチ回路２５の入力端子Ｎ１に接続されている。Ｎ型トランジスタ３１のソース端子は低電位電源線７７に接続され、ドレイン端子は出力端子Ｎ２に接続されている。Ｐ型トランジスタ３２のソース端子は高電位電源線７８に接続され、ドレイン端子は出力端子Ｎ２に接続されている。
【００３０】
帰還インバータ２５ｂは、Ｎ型トランジスタ３３とＰ型トランジスタ３４とを有している。Ｎ型トランジスタ３３及びＰ型トランジスタ３４のゲート端子は、ラッチ回路２５の出力端子Ｎ２（Ｎ型トランジスタ３１及びＰ型トランジスタ３２のドレイン端子）に接続されている。Ｎ型トランジスタ３３のソース端子は低電位電源線７７に接続され、ドレイン端子は入力端子Ｎ１に接続されている。Ｐ型トランジスタ３４のソース端子は高電位電源線７８に接続され、ドレイン端子は入力端子Ｎ１に接続されている。出力端子Ｎ２は配線３５を介して画素電極２１に接続されている。
【００３１】
共通電極２２は、配線１５を介して共通電極電源ＣＯＭに接続されている。配線１５には、容量素子６０の一端側が接続されている。容量素子６０の他端側は接地されている。容量素子６０は、共通電極２２を介してリークする電荷を保持することが可能になっている。
【００３２】
図３は、表示部３における電気泳動表示装置１の部分断面図である。電気泳動表示装置１は、素子基板２８と対向基板２９との間に、複数のマイクロカプセル８０を配列してなる電気泳動素子２３を挟持した構成を備えている。素子基板２８と対向基板２９とは、一対の基板に対応し、このうち素子基板２８が一方の基板に、また対向基板２９が他方の基板に、それぞれ対応する。
【００３３】
表示部３において、素子基板２８の電気泳動素子２３側には複数の画素電極２１が配列形成されており、電気泳動素子２３は接着剤層３０を介して画素電極２１と接着されている。対向基板２９の電気泳動素子２３側には複数の画素電極２１と対向する平面形状の共通電極２２が形成されており、共通電極２２上に電気泳動素子２３が設けられている。画素電極２１は、第１電極に対応し、共通電極２２は、第２電極に対応する。
【００３４】
素子基板２８は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。図示は省略しているが、画素電極２１と素子基板２８との間には、図１、図２に示した走査線４０、データ線５０、画素スイッチング素子２４、ラッチ回路２５などが形成されている。
【００３５】
素子基板２８のうち表示部３の外側の領域には、上記の配線１５及び容量素子６０が形成されている。配線１５は表示部３を囲うように引き回されており、不図示の上下導通材を介して共通電極２２に接続されている。容量素子６０は、例えば対向配置された一対の容量電極６０ａと、当該一対の容量電極６０ａに挟持された誘電体層２８ｃとを有している。容量素子６０では、当該一対の容量電極６０ａの間で電荷が保持されるようになっている。図中上側の容量電極６０ａは配線１５に接続されており、図中下側の容量電極６０ａは接地されている。
【００３６】
対向基板２９はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。対向基板２９上に形成された共通電極２２は、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）等の透明導電材料を用いて形成されている。
【００３７】
なお、電気泳動素子２３は、あらかじめ対向基板２９側に形成され、接着剤層３０までを含めた電気泳動シートとして取り扱われるのが一般的である。また、接着剤層３０側には、保護用の剥離紙が貼り付けられている。
【００３８】
製造工程においては、別途製造された、画素電極２１や前記回路などが形成された素子基板２８に対して、剥離紙を剥がした当該電気泳動シートを貼り付けることによって、表示部３を形成している。このため、接着剤層３０は画素電極２１側のみに存在することになる。
【００３９】
図４は、マイクロカプセル８０の模式断面図である。マイクロカプセル８０は、例えば５０μｍ程度の粒径を有しており、内部に分散媒８１と、複数の白色粒子（電気泳動粒子）８２と、複数の黒色粒子（電気泳動粒子）８３とを封入した球状体である。マイクロカプセル８０は、図３に示すように共通電極２２と画素電極２１とで挟持され、１つの画素２０内に１つ又は複数のマイクロカプセル８０が配置される。
【００４０】
マイクロカプセル８０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアゴムなどの透光性を持つ高分子樹脂などを用いて形成される。
【００４１】
分散媒８１は、白色粒子８２と黒色粒子８３とをマイクロカプセル８０内に分散させる液体である。分散媒８１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。
【００４２】
白色粒子８２は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子８３は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。
【００４３】
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
【００４４】
以上の構成を有する画素２０において、ラッチ回路２５にローレベルが入力されると、入力端子Ｎ１はローレベル、出力端子Ｎ２はハイレベルとなる。したがって、出力端子Ｎ２に接続された画素電極２１にハイレベルが入力される。一方、ラッチ回路２５にハイレベルが入力されると、入力端子Ｎ１はハイレベル、出力端子Ｎ２はローレベルとなる。したがって、出力端子Ｎ２に接続された画素電極２１にはローレベルが入力される。このように、画素電極２１には、ラッチ回路２５に入力された画像データに基づいた電位が配線３５を介して入力される。
【００４５】
表示部３に画像を表示させる際には、画素２０ごとにラッチ回路２５に画像データを書き込み、マイクロカプセル８０に電界を印加して所望のコントラストとした後、ラッチ回路２５に接続される電源線７７及び７８、共通電極２２に接続される配線１５の電気的接続を切断し、高インピーダンス状態とする。
【００４６】
この電気的接続の切断の際、画素電極２１に蓄積された電荷が電気泳動表示装置１内のさまざまなリーク経路、例えば共通電極２２などを介してリークする。電荷が急激にリークすると、画素電極２１及び共通電極２２の電位が低下し、白色粒子８２及び黒色粒子８３がマイクロカプセル８０の表面に固定されずに拡散することになる。このため、表示のコントラストの低下を招くことになる。
【００４７】
これに対して、本実施形態によれば、電荷のリーク経路の１つである共通電極２２に容量素子６０が接続されていることとしたので、当該共通電極２２を介してリークする電荷を容量素子６０によって保持することができる。容量素子６０がリーク電荷を保持することにより、各部の電気的接続を切断した場合の電荷の急激なリークを抑えることができるので、画素電極２１の電位が低下するのを防ぐことができる。これにより、白色粒子８２及び黒色粒子８３の拡散を抑えることができ、表示部３における表示のコントラストの低下を抑えることができる。
【００４８】
［第２実施形態］  
次に、本発明の第２実施形態を説明する。本実施形態に係る電気泳動表示装置１０１は、第１実施形態の図２に示された画素２０に、電位制御用のスイッチ回路としてのトランスファゲートを設けた構成になっている。したがって、以下で参照する図面において、図２の画素２０と共通の構成要素には同一の符号を付し、それらの詳細な説明は省略する。
【００４９】
図５は電気泳動表示装置１０１の画素１２０の回路構成を示す図であり、第１実施形態における図２に対応している。  
同図に示すように、画素１２０は、画素スイッチング素子２４と、ラッチ回路（メモリ回路）２５と、電位制御用スイッチ回路であるトランスミッションゲートＴＧ１、ＴＧ２と、画素電極２１と、共通電極２２と、電気泳動素子２３とを備えている。画素スイッチング素子２４及びラッチ回路２５の構成は第１実施形態と同様であるため、ここでは説明を省略する。
【００５０】
トランスミッションゲートＴＧ１は、電界効果型のＰ型トランジスタＴ１１と電界効果型のＮ型トランジスタＴ１２とを備えている。Ｐ型トランジスタＴ１１のソース端子とＮ型トランジスタＴ１２のソース端子とが接続されており、これらが第１制御線Ｓ１に接続されている。Ｐ型トランジスタＴ１１のドレイン端子とＮ型トランジスタＴ１２のドレイン端子とが接続されており、これらが画素電極２１に接続されている。Ｐ型トランジスタＴ１１のゲート端子はラッチ回路２５の入力端子Ｎ１に接続され、Ｎ型トランジスタＴ１２のゲート端子はラッチ回路２５の出力端子Ｎ２に接続されている。
【００５１】
トランスミッションゲートＴＧ２は、電界効果型のＰ型トランジスタＴ２１と電界効果型のＮ型トランジスタＴ２２とを備えている。Ｐ型トランジスタＴ２１のソース端子とＮ型トランジスタＴ２２のソース端子とが接続されており、これらが第２制御線Ｓ２に接続されている。Ｐ型トランジスタＴ２１のドレイン端子とＮ型トランジスタＴ２２のドレイン端子とが接続されており、これらが配線３５を介して画素電極２１に接続されている。
【００５２】
Ｐ型トランジスタＴ２１のゲート端子は、トランスミッションゲートＴＧ１のＮ型トランジスタＴ１２のゲート端子とともに、ラッチ回路２５の出力端子Ｎ２に接続されており、Ｎ型トランジスタＴ２２のゲート端子は、トランスミッションゲートＴＧ１のＰ型トランジスタＴ１１のゲート端子とともに、ラッチ回路２５の入力端子Ｎ１に接続されている。
【００５３】
第１制御線Ｓ１には、容量素子６１の一端側が接続されている。容量素子６１の他端側は接地されている。第２制御線Ｓ２には、容量素子６２の一端側が接続されている。容量素子６２の他端側は接地されている。容量素子６１及び容量素子６２は、トランスミッションゲートＴＧ１及びトランスミッションゲートＴＧ２を介してリークする電荷を保持することが可能になっている。
【００５４】
第１制御線Ｓ１、第２制御線Ｓ２、低電位電源線７７及び高電位電源線７８は、それぞれ駆動回路６３に接続されている。
【００５５】
図６は、画素１２０の平面視での概略構成を示す図である。図７は、画素１２０の断面視での概略構成を示す図である。  
図６に示すように画素１２０は平面視矩形に設けられており、図７に示すように画素１２０は断面視で４層構造になっている。素子基板２８上の第１層にはゲート絶縁層２４ｂが設けられている。ゲート絶縁層２４ｂ上の第２層には絶縁層２８ａが設けられている。絶縁層２８ａ上の第３層には絶縁層２８ｂが設けられている。絶縁層２８ｂ上の第４層には画素電極２１が設けられている。
【００５６】
図６に示すように、画素１２０は、平面視で当該画素１２０の上辺に沿って形成された走査線４０、左辺に沿って形成されたデータ線５０、下辺に沿って形成された低電位電源線７７、第１制御線Ｓ１並びに第２制御線Ｓ２、右辺に沿って形成された高電位電源線７８の６本のグローバル配線によって囲まれている。このうち、走査線４０、低電位電源線７７、第１制御線Ｓ１及び第２制御線Ｓ２は、ゲート絶縁層２４ｂ上の第２層に設けられている。また、データ線５０及び高電位電源線７８は、絶縁層２８ａ上の第３層に設けられている。
【００５７】
図６中で画素１２０左上の領域には、画素スイッチング素子２４の一部である半導体層２４ａが設けられている。半導体層２４ａは平面視でＵ字状に形成されており、図６においては図中下方にＵ字の開口部が設けられるように配置されている。半導体層２４ａは、素子基板２８上の第１層に形成されており、一部が平面視で走査線４０に重なる位置に配置されている。
【００５８】
半導体層２４ａのうち走査線４０に平面視で重なる部分はチャネル領域となっている。半導体層２４ａのうちチャネル領域以外の領域には不純物がドーピングされている。半導体層２４ａのＵ字の先端のうち図中左側はコンタクトホールを介して配線３６に接続されており、この配線３６の他端側はコンタクトホールを介してデータ線５０に接続されている。このため、半導体層２４ａのうち図中左側の先端は画素スイッチング素子２４のソース領域２４ｓとして機能することになる。また、半導体層２４ａのＵ字の先端のうち図中右側はコンタクトホールを介して配線３７に接続されている。このため、半導体層２４ａの図中右側の先端は画素スイッチング素子２４のドレイン領域２４ｄとして機能している。走査線４０のうち半導体層２４ａのチャネル領域に平面視で重なる領域は、画素スイッチング素子２４のゲート電極となる。ゲート電極とチャネル領域との間は、ゲート絶縁層２４ｂによって隔てられている。配線３６及び配線３７は、共に第２層に設けられている。
【００５９】
平面視で画素１２０のほぼ中央の領域にはラッチ回路２５が設けられている。ラッチ回路２５の入力端子Ｎ１には上記の配線３７が接続されている。配線３７は半導体層２４ａのドレイン領域２４ｄに接続されている。高電位電源端子ＰＨには配線３８が接続されている。配線３８はコンタクトホールを介して高電位電源線７８に接続されている。低電位電源端子ＰＬには配線３９が接続されている。配線３９はコンタクトホールを介して低電位電源線７７に接続されている。配線３８は、第２層に設けられている。配線３９は、第１層に設けられている。
【００６０】
画素１２０の中央から右側の領域にはトランスミッションゲートＴＧ１、ＴＧ２が配置されている。トランスミッションゲートＴＧ１及びＴＧ２は、配線５１及び５２を介してラッチ回路２５に接続されている。また、トランスミッションゲートＴＧ１は第１層に設けられた配線５３を介して第１制御線Ｓ１に接続されており、トランスミッションゲートＴＧ２は第１層に設けられた配線５４を介して第２制御線Ｓ２に接続されている。配線５３と第１制御線Ｓ１との間はコンタクトホール５３ａによって接続されている。配線５４と第２制御線Ｓ２との間はコンタクトホール５４ａによって接続されている。トランスミッションゲートＴＧ１及びＴＧ２には配線３５が接続されている。配線３５はコンタクトホール３５ｂを介して画素電極２１に接続されている。
【００６１】
配線５３と第１制御線Ｓ１との接続部分には、容量電極６１ａが設けられている。容量電極６１ａは、第１制御線Ｓ１に平面視で重なる領域に当該第１制御線Ｓ１に沿って設けられている。容量電極６１ａは、例えば半導体層２４ａと同一層である第１層に設けられており、第１制御線Ｓ１の下層側に設けられていることになる。容量電極６１ａと第１制御線Ｓ１との間には画素スイッチング素子２４のゲート絶縁層２４ｂが設けられている。当該ゲート絶縁層２４ｂを介して容量電極６１ａと第１制御線Ｓ１との間で容量素子６１が形成されている。
【００６２】
配線５４と第２制御線Ｓ２との接続部分には、容量電極６２ａが設けられている。容量電極６２ａは、第２制御線Ｓ２に平面視で重なる領域に当該第２制御線Ｓ２に沿って設けられている。容量電極６２ａは、例えば半導体層２４ａと同一層である第１層に設けられており、第２制御線Ｓ２の下層側に設けられていることになる。容量電極６２ａと第２制御線Ｓ２との間には画素スイッチング素子２４のゲート絶縁層２４ｂが設けられている。当該ゲート絶縁層２４ｂを介して容量電極６２ａと第２制御線Ｓ２との間で容量素子６２が形成されている。
【００６３】
以上の構成を有する画素１２０において、データ線５０から画素スイッチング素子２４を介してラッチ回路２５にローレベルの画像データが入力されると、ラッチ回路２５の入力端子Ｎ１からローレベル、出力端子Ｎ２からハイレベルが出力される。したがって、トランスミッションゲートＴＧ１を構成するＰ型トランジスタＴ１１及びＮ型トランジスタＴ１２のみがオンされる。これにより、画素電極２１は配線３５を介して第１制御線Ｓ１に電気的に接続される。
【００６４】
一方、データ線５０から画素スイッチング素子２４を介してラッチ回路２５にハイレベルの画像データが入力されると、入力端子Ｎ１からハイレベル、出力端子Ｎ２からローレベルが出力される。したがって、トランスミッションゲートＴＧ２を構成するＰ型トランジスタＴ２１及びＮ型トランジスタＴ２２のみがオンされる。これにより、画素電極２１は配線３５を介して第２制御線Ｓ２に電気的に接続される。
【００６５】
この回路構成によれば、第１制御線Ｓ１，Ｓ２に印加される電位を前述した共通電源変調回路によって個別に制御可能であるため、どちらのトランスミッションゲートがオンしていた場合であっても、全ての画素電極に同一の電位を印加することが可能である。
【００６６】
これにより、ラッチ回路２５に画像データを保持しながら（保持データに係らず）ディスプレイの状態を全黒、全白、反転画像と変化させることが可能となり、新たな画像を表示させる場合以外はドライバ回路を動作させる必要がなく、より柔軟的な表示方法が可能となる。
【００６７】
上記構成の電気泳動表示装置１０１において、表示部３に画像を表示させる際、画像データの書き込み後、ラッチ回路２５に接続される電源線７７及び７８、トランスミッションゲートＴＧ１及びＴＧ２に接続される第１制御線Ｓ１及び第２制御線Ｓ２、共通電極２２に接続される配線１５の電気的接続を切断し、高インピーダンス状態とする。
【００６８】
この電気的接続の切断の際においても、画素電極２１に蓄積された電荷が電気泳動表示装置１０１内のさまざまなリーク経路、例えば共通電極２２、トランスミッションゲートＴＧ１及びＴＧ２、第１制御線Ｓ１、第２制御線Ｓ２などによってリークする。電荷が急激にリークすると、画素電極２１及び共通電極２２の電位が低下し、白色粒子８２及び黒色粒子８３がマイクロカプセル８０の表面に固定されずに拡散することになる。このため、表示のコントラストの低下を招くことになる。
【００６９】
これに対して、本実施形態によれば、電荷のリーク経路である共通電極２２、第１制御線Ｓ１及び第２制御線Ｓ２において、共通電極２２に容量素子６０が接続されていると共に、第１制御線Ｓ１に容量素子６１が接続され、第２制御線Ｓ２に容量素子６２が接続されていることとしたので、当該共通電極２２、第１制御線Ｓ１及び第２制御線Ｓ２を介してリークする電荷を容量素子６０、容量素子６１及び容量素子６２によって保持することができる。容量素子６０〜６２がリーク電荷を保持することにより、各部の電気的接続を切断した場合の電荷の急激なリークを抑えることができるので、画素電極２１の電位が低下するのを防ぐことができる。これにより、白色粒子８２及び黒色粒子８３の拡散を抑えることができ、表示部３における表示のコントラストの低下を抑えることができる。
【００７０】
本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更を加えることができる。  
上記実施形態においては、共通電極２２に接続される容量素子６０を素子基板２８側に配置する構成であったが、これに限られることは無く、例えば対向基板２９側に配置する構成であっても構わない。この場合、例えば容量電極６０ａを共通電極２２に平面視で重なる位置に配置する構成などが挙げられる。
【００７１】
また、上記第２実施形態においては、共通電極２２に容量素子６０が接続され、第１制御線Ｓ１に容量素子６１が接続され、第２制御線Ｓ２に容量素子６２が接続された構成であったが、これに限られることは無く、例えば共通電極２２、第１制御線Ｓ１及び第２制御線Ｓ２の３つのうちいずれか１つに容量素子が接続された構成や、３つのうちいずれか２つに容量素子が接続された構成など、少なくとも３つのうち１つに容量素子が接続された構成であれば、他の構成であっても構わない。
【００７２】
また、上記第２実施形態においては、容量電極６１ａ及び容量電極６２ａが第１制御線Ｓ１及び第２制御線Ｓ２に平面視で重なる位置にそれぞれ配置された構成であったが、これに限られることは無い。例えば平面視で第１制御線Ｓ１及び第２制御線Ｓ２から外れた位置に容量電極６１ａ及び容量電極６２ａを配置する構成であっても構わない。
【００７３】
また、上記第２実施形態においては、第１制御線Ｓ１の幅（延在方向に直交する方向の寸法）が延在方向において等しくなっている構成であったが、これに限られることは無い。例えば第１制御線Ｓ１が、配線５３との接続部に、他の部分に比べて幅が大きい拡幅部を有する構成であっても構わない。この場合、容量電極６１ａを当該拡幅部に平面視で重なる位置に配置する構成とすることができる。この構成であれば、より大きな容量を確保することができる。容量電極６２ａについても同様である。
【００７４】
また、上記第２実施形態においては、画素スイッチング素子２４を構成する半導体層２４ａと同一層（上記の第１層）に容量電極６１ａ及び容量電極６２ａを形成する構成であったが、これに限られることは無く、例えば第２層、第３層、第４層に容量電極６１ａ及び容量電極６２ａを形成する構成であっても構わない。この場合、第２層、第３層及び第４層に配置される他の配線等と同一工程で容量電極６１ａ及び容量電極６２ａを形成することができる。
【００７５】
例えば、第２実施形態においては、容量電極６１ａ及び６２ａが第１制御線Ｓ１及び第２制御線Ｓ２とは異なる層であって平面視で重なる位置に配置された構成である。このため、容量電極６１ａ及び容量電極６２ａを第２層に設ける場合には、第１制御線Ｓ１及び第２制御線Ｓ２を他の層に配置する必要がある。
【００７６】
容量電極６１ａ及び容量電極６２ａを第３層に設ける場合には、例えば図７の破線に示す位置に配置することができる。この場合、配線３６や配線３７等と同一の構成で形成することができる。容量電極６１ａ及び容量電極６２ａを第４層に設ける場合には、例えば画素電極２１が容量電極を兼ねる構成としても構わない。
【００７７】
容量電極６０ａを素子基板２８側に形成する場合も同様である。例えば図７に示すように、一対の容量電極６０ａを第１層〜第４層のうちいずれの２層に形成することも可能である。この場合であっても、容量電極６０ａは、各層に配置される他の配線等と同一工程で形成することができる。
【００７８】
また、上記第２実施形態の構成に加えて、駆動回路６３のうち第１制御線Ｓ１及び第２制御線Ｓ２を駆動する回路内に容量素子６１及び容量素子６２をそれぞれ接続させる構成であってもよい。この場合であっても、トランスミッションゲートＴＧ１及びトランスミッションゲートＴＧ２を介してリークする電荷を保持することが可能である。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１実施形態に係る電気泳動表示装置の概略構成図。
【図２】本実施形態に係る電気泳動表示装置の画素の回路構成図。
【図３】本実施形態に係る電気泳動表示装置の部分断面図。
【図４】本実施形態に係る電気泳動表示装置のマイクロカプセルの断面構成図。
【図５】本発明の第２実施形態に係る電気泳動表示装置の画素の回路構成図。
【図６】本実施形態に係る電気泳動表示装置の１画素の構成を示す平面図。
【図７】本実施形態に係る電気泳動表示装置の１画素の構成を示す断面図。
【符号の説明】
【００８０】
１…電気泳動表示装置、３…表示部、２０、１２０…画素、２１…画素電極、２２…共通電極、２３…電気泳動素子、２４…画素スイッチング素子、２５…ラッチ回路、３５…配線、３５ａ…切断可能部分、４０…走査線、５０…データ線、６０〜６２…容量素子  ６０ａ〜６２ａ…容量電極  ６３…駆動回路  ７７…低電位電源線、７８…高電位電源線、ＴＧ１，ＴＧ２…トランスミッションゲート、Ｓ１…第１制御線（第１信号線）、Ｓ２…第２制御線（第２信号線）
【図１】
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【図２】
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【図３】
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【図４】
2009300771.tif 000006
【図５】
2009300771.tif 000007
【図６】
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【図７】
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