(57)【要約】  チップ面積の大型化を抑制しつつ、充分に高い放熱性能を有した半導体装置を提供する。  半導体装置１において、半導体基板１０上には、複数のＨＢＴ２０と複数のダイオード３０とが１次元的に交互に配置されている。ダイオード３０のアノード電極３６は、共通エミッタ配線４２を介して、ＨＢＴ２０のエミッタ電極２７と接続されている。ダイオード３０は、エミッタ電極２７から共通エミッタ配線４２を通じて伝わってきた熱を半導体基板１０へと放散する放熱手段として機能するとともに、ＨＢＴ２０のエミッタ−コレクタ間に並列接続された保護ダイオードとしても機能するものである。【特許請求の範囲】
【請求項１】
半導体基板上に形成された複数の単位半導体素子と、
前記単位半導体素子を構成する複数の導電層と、
前記単位半導体素子で発生した熱を放散する放熱手段とを有し、
前記放熱手段は、少なくとも一端が、前記単位半導体素子の電極から延在する配線に接続されていることを特徴とする半導体装置。
【請求項２】
前記放熱手段が、隣接する単位半導体素子間に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
単位半導体素子に隣接する２以上の単位半導体素子を有し、前記放熱手段が、前記２以上の単位半導体素子のいずれか一方の単位半導体素子との間に配されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
一定の配列を持って前記半導体基板上に形成された前記複数の単位半導体素子の端部側に前記放熱手段が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記配線が、前記複数の単位半導体素子の同一機能を有する電極間を接続していることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記単位半導体素子を構成する複数の導電層の１つの導電層あるいは、前記数の導電層の１つの導電層と同一工程で形成され、前記複数の導電層の１つの導電層と離間して設けられた導電層と前記放熱手段の他端が接続されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記半導体基板が半絶縁性基板であり、前記放熱手段が、前記配線と前記半絶縁性基板との接続領域であることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記配線が、前記単位半導体素子および前記放熱手段を覆う絶縁膜上に形成され、前記絶縁膜に設けた開口部を介して前記単位半導体素子の電極および前記放熱手段と接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記配線が、前記複数の単位半導体素子の同一機能を有する電極間を接続していることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記絶縁膜の比誘電率が、３．０以下であることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記絶縁膜が、多孔質膜であることを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記半導体基板上の前記放熱手段が設けられた領域の面積は、前記複数の半導素子の比較的中央部に位置する前記放熱手段が設けられた領域の面積が、前記複数の半導素子の比較的端部に位置する前記放熱手段が設けられた領域の面積よりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項１３】
前記放熱手段が、前記単位半導体素子に電圧が印加された状態で前記配線と前記導電層との間が電気的に絶縁されていることを特徴とする請求項８に記載の半導体装置。
【請求項１４】
前記単位半導体素子が、バイポーラ素子であることを特徴とする請求項１に記載の半導体装置。
【請求項１５】
前記単位半導体素子が、ヘテロバイポーラ素子であることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記バイポーラ素子を構成する複数の導電層の１つの導電層、あるいは、前記バイポーラ素子を構成する複数の導電層の１つの導電層と同一工程で形成され、前記複数の導電層の１つの導電層と離間して設けられた導電層と、前記放熱手段の他端とが接続していることを特徴とする請求項１４に記載の半導体装置。
【請求項１７】
前記導電層が前記バイポーラ素子のサブコレクタ層、あるいは、前記バイポーラ素子を構成するサブコレクタ層と同一工程で形成され、前記サブコレクタ層と離間して設けられた導電層であることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記放熱手段が、少なくとも前記バイポーラ素子の間、または、隣接する前記バイポーラ素子の一方のバイポーラ素子との間に形成されていることを特徴とする請求項１６に記載の半導体装置。
【請求項１９】
複数の前記バイポーラ素子の端部に位置するバイポーラ素子の端部側に前記放熱手段が設けられていることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記放熱手段が、前記バイポーラ素子に電圧が印加された状態で前記配線と前記導電層との間が電気的に絶縁されていることを特徴とする請求項１７に記載の半導体装置。
【請求項２１】
複数の前記バイポーラ素子が一定の方向に連続して形成され、
前記放熱手段が少なくとも前記バイポーラ素子の間、または、隣接する前記バイポーラ素子の一方のバイポーラ素子との間に形成され、
前記バイポーラ素子を構成する導電層の１つの導電層、あるいは、前記バイポーラ素子を構成する複数の導電層の１つの導電層と同一工程で形成され、前記複数の導電層の１つの導電層と離間して設けられた導電層とが、前記一定の配列と垂直な方向に延在するように形成されていることを特徴とする請求項１６に記載の半導体装置。
【請求項２２】
前記電極が、前記バイポーラ素子のエミッタ電極であることを特徴とする請求項１６に記載の半導体装置。
【請求項２３】
前記配線が、複数の前記バイポーラ素子の前記エミッタ電極間を接続していることを特徴とする請求項１６に記載の半導体装置。
【請求項２４】
前記配線が、前記バイポーラ素子および前記放熱手段を覆う絶縁膜上に形成され、前記絶縁膜に設けた開口部を介して前記バイポーラ素子の電極および前記放熱手段の一端と接続されていることを特徴とする請求項２３に記載の半導体装置。
【請求項２５】
前記電極が、前記バイポーラ素子のエミッタ電極であり、
前記導電層が前記バイポーラ素子のサブコレクタ層、あるいは、前記バイポーラ素子を構成するサブコレクタ層と同一工程で形成され、前記サブコレクタ層と離間して設けられた導電層であり、
前記配線と前記バイポーラ素子のサブコレクタ層、あるいは、前記バイポーラ素子を構成するサブコレクタ層と同一工程で形成され、前記サブコレクタ層と離間して設けられた導電層との間に形成された前記放熱手段が、ダイオード素子であることを特徴とする請求項１６に記載の半導体装置。
【請求項２６】
前記ダイオード素子が、ｐｎ接合ダイオードまたはショットキー接合ダイオードである請求項２５に記載の半導体装置。
【請求項２７】
前記ｐｎ接合ダイオードが、前記バイポーラ素子のコレクタ層およびベース層で形成されていることを特徴とする請求項２６に記載の半導体装置。
【請求項２８】
前記ベース層上に金属電極が形成されていることを特徴とする請求項２７に記載の半導体装置。
【請求項２９】
前記ショットキー接合ダイオードが、前記バイポーラ素子のコレクタ層と該コレクタ層上に形成され、前記コレクタ層とショットキー接合を形成する金属層とから形成されていることを特徴とする請求項２５に記載の半導体装置。
【請求項３０】
前記ショットキー接合ダイオードは、金属電極を有し、前記金属電極の前記コレクタ層と接する側の金属層が、前記コレクタ層とショットキー接合を形成する金属であることを特徴とする請求項２９に記載の半導体装置。
【請求項３１】
前記コレクタ層とショットキー接合を形成する金属層が、前記配線であり、前記配線の少なくとも前記コレクタ層と接する側の金属層が、前記コレクタ層とショットキー接合を形成する金属であることを特徴とする請求項２９に記載の半導体装置。
【請求項３２】
前記導電層が前記バイポーラ素子のサブコレクタ層、あるいは、前記サブコレクタ層と同一工程で形成され、前記サブコレクタ層と離間して設けられた導電層であり、
前記放熱手段が、前記配線と前記サブコレクタ層あるいは前記サブコレクタ層と離間して設けられた導電層と配線との間に狭持された誘電体層からなる容量素子であることを特徴とする請求項１６に記載の半導体装置。
【請求項３３】
前記誘電体層が、前記バイポーラ素子および前記サブコレクタ層を覆う絶縁膜であることを特徴とする請求項３２に記載の半導体装置。
【請求項３４】
複数の前記バイポーラ素子が一定の方向に連続して形成され、
少なくとも前記配線が、前記容量素子を形成領域で前記一定の方向に垂直する方向に延在するように形成されていることを特長とする請求項３２に記載の半導体装置。
【請求項３５】
前記サブコレクタ層が、前記配線に対向するように前記一定の方向に垂直な方向に延在するように形成されていることを特徴とする請求項３４に記載の半導体装置。
【請求項３６】
前記半導体基板が半絶縁性基板であり、
前記半絶縁性基板の裏面に形成された裏面金属膜と、
前記半絶縁性基板を貫通する開孔と、
前記開孔に埋め込まれた金属とを有し、
前記放熱手段が、前記半絶縁性基板上に形成された金属膜であって、
前記金属膜と前記裏面金属膜とが前記開孔に埋め込まれた金属と接続していることを特徴とする請求項２３に記載の半導体装置。
【請求項３７】
前記半導体基板上の前記放熱手段が設けられた領域の面積は、前記複数の半導素子の比較的中央部に位置する前記放熱手段が設けられた領域が、前記複数の半導素子の比較的端部に位置する前記放熱手段が設けられた領域に比して、前記放熱手段が設けられた領域の面積が大きいことを特徴とする請求項１４に記載の半導体装置。
【請求項３８】
複数の前記バイポーラ素子が一定方向に連続して配置され、前記放熱手段が、前記一定方向に垂直な方向の前記単位半導体素子の端部に形成されていることを特徴とする請求項１４に記載の半導体装置。
【請求項３９】
前記バイポーラ素子を構成する導電層の１つの導電層、あるいは、前記単位半導体素子を構成する導電層の１つの導電層と同一工程で形成され、前記複数の導電層の１つの導電層と離間して設けられた導電層と、前記放熱手段の他端とが接続していることを特徴とする請求項３８に記載の半導体装置。
【請求項４０】
前記放熱手段が、前記単位半導体素子を構成する電極であることを特徴とする請求項１に記載の半導体装置。
【請求項４１】
前記単位半導体素子が、ＦＥＴであって、前記電極がソース電極および／またはドレイン電極であることを特徴とする請求項４０に記載の半導体装置。
【請求項４２】
前記複数のＦＥＴの前記ソース電極間が、前記配線によって接続されていることを特徴とする請求項４１に記載の半導体装置。
【請求項４３】
前記ソース電極が、前記複数のＦＥＴの比較的中央部に位置する前記ソース電極の面積が、前記複数の半導素子の比較的端部に位置する前記ソース電極の面積に比べて大きいことを特徴とする請求項４１に記載の半導体装置。
【請求項４４】
前記単位半導体素子を覆う絶縁膜と該絶縁膜に形成された開孔を介して前記配線が前記ソース電極と接続されていることを特徴とする請求項４０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
携帯電話などの携帯通信端末に使用される高周波電力増幅器（ＰＡ：Ｐｏｗｅｒ  Ａｍｐｌｉｆｉｅｒ：以下、ＰＡと略す）は通信中継点から離れた位置においても良好な通信が可能となるように高出力が要求されている。【０００３】
高周波電力増幅器に使用される半導体装置は、ＩＩＩ−Ｖ族化合物半導体系の、金属半導体電界効果トランジスタ（ＭＥＳ  ＦＥＴ：Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ、以下、ＭＥＳＦＥＴと略す）あるいは、ＭＥＳＦＥＴの高周波特性およびノイズ特性を改善したＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ、以下、ＨＥＭＴと略す）と称される素子（以下、ＭＥＳＦＥＴおよびＨＥＭＴを合わせて、ＦＥＴと称する場合がある）、あるいは、ヘテロ接合バイポーラトランジスタ（Ｈｅｔｅｒｏ−ｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＨＢＴと略す）を基本構成単位とした半導体素子を複数個用いた高出力半導体装置（パワートランジスタ）が使用されていた。【０００４】
一方で、携帯端末においては高機能かつ低価格化が進んでおり、端末内のＰＡに対しても小型化、低価格化の要求が強い。このような携帯端末用ＰＡには、上述の高出力半導体装置をＩＣ化したＰＡが要求され、混集積回路装置（ＨＩＣ：Ｈｙｂｒｉｄ  Ｉｎｔｅｇｒａｔｅ電気ｉｒｃｕｉｔ）やＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ  Ｍｉｃｒｏｗａｖｅ  Ｉｎｔｅｇｒａｔｅ電気ｉｒｃｕｉｔ）が使用されている。【０００５】
半導体素子としてＨＢＴは、ＦＥＴに比べて、出力電流密度が高く、素子面積の縮小に有利であり、且つ単一電源で動作することが可能であるため、小型化・低価格化が強く要求されている携帯端末用の電力増幅器への応用に特に適しており、最近の高周波電力増幅器に使用される半導体素子としては、ＨＢＴを用いたものが主流となっている。【０００６】
その一方で、ＨＢＴは、その出力電流密度の高さに起因して、半導体素子の発熱密度も高くなる。それゆえ、高電力で動作するＨＢＴの性能は、ＨＢＴが搭載される半導体装置において消耗される電力によって著しく制限される。ＨＢＴは自己発熱により半導体素子の温度上昇が生じ、温度上昇に伴ってコレクタ電流が増加する。このコレクタ電流増加が、さらなる半導体素子温度上昇を招くという正帰還現象が生じ、最終的には熱暴走に至る場合があった。【０００７】
熱暴走を防止するため、通常はエミッタあるいはベースと直列にバラスト抵抗と呼ばれる抵抗を挿入することで電流の安定化を図っている。しかしながらバラスト抵抗の値が大きいと電気的な特性が悪化するという問題がある。【０００８】
また、ＦＥＴの場合も、半導体素子の自己発熱によりチャネル温度が上昇すると移動度が低下する。それにより相互コンダクタンスｇｍが低下し、ｇｍの低下がオン抵抗の増大を引き起こす。このオン抵抗の増大により出力及び効率が低下するという問題が生じる。【０００９】
高出力を得るためには、ＦＥＴの場合は、ゲート幅を、ＨＢＴの場合は、エミッタ面積を大きくする必要がある。単純にゲート幅あるいはエミッタ面積を大きくすると、出力効率の悪化、チップ面積の増大等種々の問題が生じる為に、基本構成単位とした半導体素子を多数個ある間隔をもって並べて並列動作させている。基本構成単位とした半導体素子は、１以上の半導体素子をユニットとすることもできるので、以下、基本構成単位とした半導体素子を単位半導体素子と称する。尚、実施の形態では説明を簡略化するために単位半導体素子は、１つの半導体素子で構成したもので説明を行っている。【００１０】
単位半導体素子を複数を複数用いたマルチセル構造の半導体装置では、単位半導体素子を１列あるいはｎ行ｍ列のマトリックス形状に並べる等の並べ方がある。【００１１】
多数の単位半導体素子を並べた場合、中央部に位置する単位半導体素子は、自己発熱による温度上昇に加え、他の単位半導体素子からの熱干渉による温度上昇が、端部に位置する単位半導体素子よりも大きくなる。そのためマルチセル構造の中央部の単位半導体素子は半導体基板の端部の単位半導体素子よりも高温になり、温度アンバランスが生じて電気的な特性が悪化するという問題も生じ、更に、ＨＢＴでは、発熱の正帰還により熱暴走しやすくなるという問題がある。このために高出力半導体装置では半導体素子の発熱を効率よく逃がす構造の開発が急務であり、従来から種々の手法が提案されている。【００１２】
その手法の１つとして、基板の厚みを薄くするという手法が提案されている。この手法によれば、半導体素子で発生した熱が基板を通って基板の裏面に至るまでの経路を短くすることができるので、当該経路の熱抵抗を低減することができる。【００１３】
しかしながら、基板を薄くする手法では、チップの機械的強度が損なわれるという問題がある。例えば、ＧａＡｓ等の熱伝導率の比較的小さな化合物半導体を基板として用いた場合では、基板の厚さを５０μｍ以下まで薄くしないと熱抵抗を効果的に低減することができないが、このような薄い基板厚ではチップの機械的強度を充分に確保することができない。【００１４】
これに対して、特開平８−２７９５６２号公報には、これとは別の方法で、熱抵抗を低減することのできる半導体装置が開示されている。図１４を参照しつつ、同文献に記載された半導体装置について説明する。半導体装置１００は、複数のＨＢＴと、各ＨＢＴに隣接して設けられた複数のバイアホール１０２を備えている。また、各ＨＢＴのエミッタ電極１０４は、エアブリッジ配線１０６を介してバイアホール１０２に接続されている。半導体装置１００において、ＨＢＴで発生した熱の一部は、エアブリッジ配線１０６及びバイアホール１０６を通って、基板の裏面に設けられたＰＨＳ１０８へと放散される。
【特許文献１】特開平８−２７９５６２号公報
【特許文献２】特開平１１−２７４３８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、図１４の半導体装置では、３０μｍの厚さの基板を貫通する多くのバイアホールを設け、エミッタからの発熱をＰＨＳに逃がしているので熱放散は十分に行われているが、バイアホールを形成する為には図１４から明らかなようにエミッタ電極よりもはるかに大きな面積（通常、数１０μｍ角）の開口を形成する必要がありチップ面積が増大してしまうという問題がある。各単位半導体素子の近傍にそれぞれバイアホールを配置する場合、バイアホールを設けるだけで半導体装置として非常に大きな面積が必要となり、半導体装置のチップ面積の増大につながってしまう。更に、多数の単位半導体素子の近傍に多くのバイアホールが配置されると、基板の厚さが３０μｍのチップの機械的強度がさらに弱くなってしまうという場合があった。【００１６】
特開平１１−２７４３８１号公報には、バイアホールを用いずに熱抵抗を低減する別の手法が開示されている。図１５を用いて、同文献に記載された半導体装置について説明する。半導体装置１２０は、複数のＨＢＴと、各ＨＢＴのエミッタ電極１２２にエアブリッジ配線１２４を介して接続された複数の放熱板１２６とを備えている。これらの放熱板１２６は、金属製で、絶縁膜１２８を介して半絶縁性半導体層１３０に設けられている。半導体装置１２０で、ＨＢＴで発生した熱の一部は、エアブリッジ配線１２４を通じて放熱板１２６に伝えられ、放熱板１２６から基板へと放散される。【００１７】
しかしながら、図１５の半導体装置では、エミッタ電極と繋がる放熱板と単位半導体素子のコレクタを絶縁するために絶縁領域が形成されている。この絶縁領域を形成する際には絶縁領域とコレクタ電極間にプロセス上のマージンを取る必要がある。更には絶縁領域上に放熱板形成する際にもマージンをとっておく必要がある。例えばＧａＡｓの場合、図１８に示すように絶縁領域の間隔が小さくなるとリーク電流が増大する傾向にあり、例えば３Ｖ動作においては１０μｍ程度のマージンが必要になる。これらのことからコレクタ電極と放熱板との距離が増大し、チップの小型化には適していない。【００１８】
本発明は、上記事情に鑑みてなされたものであり、チップ面積の大型化を抑制しつつ、充分に高い放熱性能を有した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明は、半導体基板上に形成された複数の単位半導体素子と、単位半導体素子を構成する複数の導電層と、単位半導体素子で発生した熱を放散する放熱手段とを有し、放熱手段は、少なくとも一端が、単位半導体素子の電極から延在する配線に接続されていることを特徴とする半導体装置である。【００２０】
放熱手段は、隣接する単位半導体素子間に形成される、あるいは、単位半導体素子に隣接する２以上の半導体装置を有し、放熱手段が、２以上の半導体装置のいずれか一方の半導体装置との間に配されていることを特徴とするものである。【００２１】
更に、一定の配列を持って半導体基板上に形成された複数の単位半導体素子の端部側の端面に放熱手段が形成されていることを特徴としている。【００２２】
配線が、前記複数の単位半導体素子の同一機能を有する電極間を接続され、単位半導体素子を構成する複数の導電層の１つの導電層あるいは、複数の導電層の１つの導電層と同一工程で形成され、複数の導電層の１つの導電層と離間して設けられた導電層と放熱手段の他端が接続されていることを特徴としている。【００２３】
また、半導体基板が半絶縁性基板であり、放熱手段が、配線と半絶縁性基板との接続領域であることを特徴とするものであってもよく、配線が、単位半導体素子および放熱手段を覆う絶縁膜上に形成され、絶縁膜に設けた開口部を介して単位半導体素子を構成する電極および放熱手段と接続されていてもよく、更に、配線が、複数の単位半導体素子の同一機能を有する電極間を接続していることが好ましい。【００２４】
絶縁膜は、比誘電率が、３．０以下であることが好ましく、多孔質膜であっても良い。【００２５】
半導体基板上の放熱手段が設けられた領域の面積は、複数の半導素子の比較的中央部に位置する放熱手段が設けられた領域の面積が、複数の半導素子の比較的端部に位置する放熱手段が設けられた領域の面積よりも大きいことが好ましい。これにより、熱干渉の影響により特に高温になる中央部の単位半導体素子へのセル間熱干渉を低減できるため、複数の単位半導体素子間における接合温度の均一化および電流密度の均一化を図ることができる。【００２６】
更に、放熱手段が、単位半導体素子に電圧が印加された状態で配線と導電層との間が電気的に絶縁されていることが好ましい。【００２７】
この半導体装置においては、単位半導体素子で発生した熱は、単位半導体素子から直接に半導体基板に放散される以外に、配線を通じて放熱手段へと伝えられ、放熱手段を介しても半導体基板に放散される。これにより、この半導体装置は、高い放熱性能を有する。しかも、上述した図１４に記載の半導体装置のようにバイアホールを通じて放熱する場合とは異なり、チップ面積の増大を抑制することができる。【００２８】
本発明の単位半導体素子は、バイポーラ素子、あるいは、ヘテロバイポーラ素子であることを特徴としている。【００２９】
単位半導体素子が、バイポーラ素子である場合、バイポーラ素子を構成する複数の導電層の１つの導電層、あるいは、バイポーラ素子を構成する複数の導電層の１つの導電層と同一工程で形成され、複数の導電層の１つの導電層と離間して設けられた導電層と、放熱手段の他端とが接続していることが好ましく、導電層としては、バイポーラ素子のサブコレクタ層、あるいは、サブコレクタ層と同一工程で形成され、サブコレクタ層と離間して設けられた導電層であることが好ましい。【００３０】
放熱手段は、少なくともバイポーラ素子の間、または、隣接するバイポーラ素子の一方のバイポーラ素子との間に形成されていることが好ましい。【００３１】
複数のバイポーラ素子の端部に位置するバイポーラ素子の端部側の端面に放熱手段を設けることができる。【００３２】
放熱手段は、バイポーラ素子に電圧が印加された状態で配線と導電層との間が電気的に絶縁されていることが好ましい。【００３３】
複数のバイポーラ素子が一定の方向に連続して形成され、放熱手段が少なくともバイポーラ素子の間、または、隣接する前記バイポーラ素子の一方のバイポーラ素子との間に形成され、バイポーラ素子を構成する導電層の１つの導電層、あるいは、バイポーラ素子を構成する複数の導電層の１つの導電層と同一工程で形成され、前記複数の導電層の１つの導電層と離間して設けられた導電層とが、前記一定の配列と垂直な方向に延在するように形成されていることが好ましく、電極が、前記バイポーラ素子のエミッタ電極であることが好ましい。【００３４】
配線は、複数のバイポーラ素子のエミッタ電極間を接続していることが好ましい。【００３５】
配線は、バイポーラ素子および放熱手段を覆う絶縁膜上に形成され、絶縁膜に設けた開口部を介して前記バイポーラ素子の電極および放熱手段の一端と接続されていることが好ましい。【００３６】
更に、電極が、バイポーラ素子のエミッタ電極であり、導電層がバイポーラ素子のサブコレクタ層、あるいは、バイポーラ素子を構成するサブコレクタ層と同一工程で形成され、サブコレクタ層と離間して設けられた導電層であり、配線とバイポーラ素子のサブコレクタ層、あるいは、バイポーラ素子を構成するサブコレクタ層と同一工程で形成され、サブコレクタ層と離間して設けられた導電層との間に形成された前記放熱手段が、ダイオード素子であっても良い。ダイオード素子である場合、このダイオード素子がバイポーラトランジスタのコレクタにマイナス、エミッタにプラスの電界が印加された場合の絶縁破壊に対する保護ダイオードとしての機能を持たせることができる。
ダイオード素子が、ｐｎ接合ダイオードまたはショットキー接合ダイオードであることが好ましい。【００３７】
ｐｎ接合ダイオードが、バイポーラ素子のコレクタ層およびベース層で形成されていることが好ましく、ベース層上に金属電極が形成されていても良い。
ることを特徴とする請求項２７に記載の半導体装置。【００３８】
ショットキー接合ダイオードが、バイポーラ素子のコレクタ層と該コレクタ層上に形成され、コレクタ層とショットキー接合を形成する金属層とから形成され、ショットキー接合ダイオードは、金属電極を有し、金属電極のコレクタ層と接する側の金属層が、コレクタ層とショットキー接合を形成する金属であることが好ましい。【００３９】
コレクタ層とショットキー接合を形成する金属層が、配線であり、配線の少なくともコレクタ層と接する側の金属層が、コレクタ層とショットキー接合を形成する金属であっても良い。【００４０】
本発明の放熱手段は、導電層が前記バイポーラ素子のサブコレクタ層、あるいは、サブコレクタ層と同一工程で形成され、サブコレクタ層と離間して設けられた導電層であり、放熱手段が、配線とサブコレクタ層あるいはサブコレクタ層と離間して設けられた導電層と配線との間に狭持された誘電体層からなる容量そしであっても良く、更に、誘電体層が、バイポーラ素子およびサブコレクタ層を覆う絶縁膜であっても良い。【００４１】
複数のバイポーラ素子が一定の方向に連続して形成され、少なくとも配線が、容量素子を形成領域で一定の方向に垂直する方向に延在するように形成されていても良く、更に、サブコレクタ層を、配線に対向するように一定の方向に垂直な方向に延在するように形成しても良い。【００４２】
半導体基板が半絶縁性基板であり、半絶縁性基板の裏面に形成された裏面金属膜と、半絶縁性基板を貫通する開孔と、開孔に埋め込まれた金属とを有し、放熱手段が、前記半絶縁性基板上に形成された金属膜であって、金属膜と裏面金属膜とが開孔に埋め込まれた金属と接続していても良い。【００４３】
更に、半導体基板上の放熱手段が設けられた領域の面積は、複数の半導素子の比較的中央部に位置する放熱手段が設けられた領域が、複数の半導素子の比較的端部に位置する前記放熱手段が設けられた領域に比して、放熱手段が設けられた領域の面積が大きいことが好ましい。【００４４】
バイポーラ素子を構成する導電層の１つの導電層、あるいは、単位半導体素子を構成する導電層の１つの導電層と同一工程で形成され、前記複数の導電層の１つの導電層と離間して設けられた導電層と、放熱手段の他端とが接続していることが好ましく、放熱手段が、単位半導体素子を構成する電極であっても良い。この場合、単位半導体素子が、ＦＥＴであって、電極がソース電極および／またはドレイン電極であることが好ましい。【００４５】
複数のＦＥＴのソース電極間が、配線によって接続され、ソース電極が、前記複数のＦＥＴの比較的中央部に位置するソース電極の面積が、複数の半導素子の比較的端部に位置するソース電極の面積に比べて大きいことが好ましく、配線がソース電極と接続されていることが好ましい。【００４６】
さらに、半導体基板上に複数設けられた放熱手段は、比較的中央部に位置するものの方が、比較的端部に位置するものよりも半導体基板またはエピタキシャル層との接触面積が大きくなっていることが好ましく、これにより、熱干渉の影響により特に高温になる中央部の単位半導体素子への熱干渉を低減できるため、複数の単位半導体素子間における接合温度の均一化および電流密度の均一化を図ることができる。【００４７】
単位半導体素子と放熱手段との間に設けられた絶縁膜が、単位半導体素子および放熱手段を覆うように形成されている場合、この絶縁膜は、比誘電率が３．０以下であった方が、配線が形成する浮遊容量が小さくなるので好ましく、更に、多孔質膜であってもよい。【００４８】
本発明の半導体装置は、単位半導体素子で発生した熱が配線を通じて放熱手段へと伝えられ、その放熱手段からも半導体基板に放散される。この放熱手段は、配線と基板との間を電気的に絶縁する機能を有し、従来技術のようにチップ面積の増大に繋がる絶縁領域を設ける必要がない。このため、本発明に係る半導体装置は、高い放熱性能を有するとともに、チップ面積の増大を抑制することができる。ここで、「配線と基板との間を電気的に絶縁する」単位半導体素子に電圧を印加した状態で配線と単位半導体素子を形成する導電体との間に接続される放熱手段が熱を配線から導電層を介して基板の裏面に放散し、且つ、電気的には、配線と導電層間で非導通状態にあることを意味し、例えば、放熱手段がダイオードの場合、ダイオードに逆方向の電圧が印加された状態となるので、耐圧を越えた電圧が印加されない場合は電気電流がほとんど流れない状態となることをいう。放熱手段が容量素子であれば、単位半導体素子に印加される電圧では、容量素子に電気電流が流れることはない。
【発明の効果】
【００４９】
本発明によれば、チップ面積の大型化を抑制しつつ、充分に高い放熱性能を有した半導体装置が実現される。
【図面の簡単な説明】
【００５０】
【図１】本発明による半導体装置の第１の実施の形態を示す模式的断面図である。
【図２】本発明による半導体装置の第１の実施の形態を示す模式的平面図である。
【図３】半導体装置１の効果を説明するための図である。
【図４】本発明による半導体装置の第２の実施の形態を示す模式的断面図である。
【図５】本発明による半導体装置の第３の実施の形態を示す模式的断面図である。
【図６】本発明による半導体装置の第３の実施の形態を示す模式的平面図である。
【図７】半導体装置２の変形例を説明するための図である。
【図８】本発明による半導体装置の第４の実施の形態を示す模式的平面図である。
【図９】本発明による半導体装置の第５の実施の形態を示す模式的平面図である。
【図１０】実施の形態に係る半導体装置の変形例を説明するための模式図である。
【図１１】実施の形態に係る半導体装置の変形例を説明するための模式図である。
【図１２】実施の形態に係る半導体装置の変形例を説明するための模式図である。
【図１３】実施の形態に係る半導体装置におけるバイアホールの配置例を説明するための模式図である。
【図１４】従来の半導体装置を示す模式的断面図である。
【図１５】従来の半導体装置を示す模式的断面図である。
【図１６】実施の形態に係る半導体装置の変形例を説明するための模式図である。
【図１７】第６の実施の形態を示す模式図である。
【図１８】絶縁領域の間隔とリーク電流の傾向を示す図である。
【符号の説明】
【００５１】
１    半導体装置
１ａ  半導体装置
２    半導体装置
２ａ  半導体装置
２ｂ  半導体装置
１０    半導体基板
１２    コレクタ層
２０      ＨＢＴ
２１    コレクタ層
２２    コレクタ電極
２３    ベース層
２４    エミッタ層
２５    ベース電極
２６    キャップ層
２７    エミッタ電極
３０    ダイオード
３２    ｎ型層
３４    ｐ型層
３６    アノード電極
４２    配線
４４    絶縁膜
５０    ダイオード
５２    ｎ型層
５４    ショットキー電極
６０    放熱手段
６２    金属膜
６２ａ  金属膜
６２ｂ  金属膜
６２ｃ  金属膜
７４    パッド
８０    バイアホール
８２    パッド
９０  ゲート電極
９１  ドレイン電極
９２  ソース電極
９３  絶縁膜
９４  配線
９５  活性層
９６  半導体基板
【発明を実施するための最良の形態】
【００５２】
以下、図面を参照しつつ、本発明による半導体装置の好適な実施の形態について詳細に説明する。なお、ここでいう半導体装置とは、高出力半導体装置および高出力半導体装置を含むＭＭＩＣのような集積回路化された半導体集積回路装置も含むものとする、また、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。【００５３】
（第１の実施の形態）
図１は、本発明による半導体装置の第１の実施の形態を示す断面図である。また、図２は、本発明による半導体装置の第１の実施の形態を示す平面図である。図１は、図２のＩ−Ｉ線に沿った断面を示している。【００５４】
本実施の形態の半導体装置１は、半絶縁性の半導体基板上に形成されたｎｐｎ型のＨＢＴを複数個、いわゆるマルチセル構成の高出力半導体装置である。半導体基板として半絶縁性の半導体基板を用いた例で説明しているがｎ型の半導体基板を用いることも、ｐｎｐ型のＨＢＴを用いることもできることは言うまでもない。【００５５】
図１に示す半導体装置１は、半絶縁性の半導体基板１０の（００１）面上に形成されたサブコレクタ層１２と、サブコレクタ層１２上に１次元的に交互に配列された、単位半導体素子となるＨＢＴ２０と放熱手段としてｐｎ接合ダイオード３０とで構成されている。ＨＢＴのコレクタは、サブコレクタ層１２上に形成されたコレクタ層２１とサブコレクタ層１２上でコレクタ層２１の両脇に形成されたコレクタ電極２２で形成されている。各コレクタ層２１上には、ベース層２３が形成されている。ベース層２３上には、エミッタ層２４が形成され、ベース層２３上のエミッタ層２４の両脇にベース電極２５が形成されている。さらに、エミッタ層２４上には、キャップ層２６、及びエミッタ電極２７が順に積層されている。エミッタ電極２７のサイズ（半導体基板１０表面に平行な面内における面積）は、３μｍ×２０μｍとした。【００５６】
尚、サブコレクタ層１２は、オーミックコンタクトを取りやすくするために不純物濃度をコレクタ層よりも高く設定した層である。【００５７】
尚、本実施の形態では、サブコレクタ層１２上の各ＨＢＴ２０の互いに隣り合う２つのＨＢＴ２０の間、及びＨＢＴ２０の配列方向（図中の左右方向）の両端に配されている。これにより、ＨＢＴ２０とダイオード３０とが、上記配列方向に沿って交互に配置された構成となっている。なお、ダイオード３０は、各ＨＢＴ２０の少なくとも片側に配されていても良い。【００５８】
コレクタ電極２２は、サブコレクタ層１２と、ベース電極２５は、ベース層２３と、エミッタ電極２７は、キャップ層２６とオーミック接合を形成している。尚、本実施の形態では、エミッタまたはベースと直列に形成されているバラスト抵抗は省略しているが、必要に応じ適宜形成することができることは言うまでもない。【００５９】
放熱手段は、サブコレクタ層１２上に形成されたｎ型層３２、ｎ型層３２上に形成されたｐ型層３４、ｐ型層３４上に形成されたアノード層３６から形成されたｐｎ接合ダイオード３０である。本実施の形態では、ｎ型層３２は、ＨＢＴのコレクタ層２１と同じ層で構成され、ｐ型層３４は、ＨＢＴのベース層２３と同じ層で構成され、アノード電極は、ＨＢＴのベース電極と同じメタルで構成されているので、放熱手段３０は、ＨＢＴを形成する工程と同じ工程で形成することができる。ダイオード３０のサイズ（基板１０表面に平行な面内における面積）は、５μｍ×２０μｍとした。【００６０】
これらのコレクタ層２１、コレクタ電極２２、ベース層２３、エミッタ層２４、ベース電極２５、キャップ層２６及びエミッタ電極２７によりＨＢＴ２０が構成されている。ここで、本実施の形態で用いた各層の材料の組み合わせの一例を示すが、必ずしもこの条件でなくとも問題ないことは言うまでもない。【００６１】
サブコレクタ層１２：ＧａＡｓ（ｎ型）
不純物濃度：３×１０１８／ｃｍ３
膜厚：５００ｎｍ
コレクタ層２１：ＧａＡｓ（ｎ型）
不純物濃度：３×１０１６／ｃｍ３
膜厚：７００ｎｍ
コレクタ電極２２：ＡｕＧｅ／Ｎｉ／Ａｕ
膜厚：５０/５０/３００ｎｍ
ベース層２３：ＧａＡｓ（ｐ型）
不純物濃度：４×１０１９／ｃｍ３
膜厚：８０ｎｍ
エミッタ層２４：ＡｌＧａＡｓ（ｎ型）
不純物濃度：５×１０１７／ｃｍ３
膜厚：１５０ｎｍ
ベース電極２５：Ｔｉ／Ｐｔ／Ａｕ
膜厚：５０/５０/１００ｎｍ
キャップ層２６：ＩｎＧａＡｓ（ｎ型）
不純物濃度：２×１０１９／ｃｍ３
膜厚：１００ｎｍ
エミッタ電極２７：ＷＳｉ
膜厚：２００ｎｍ
絶縁膜４４：シリコン酸化膜（ＳｉＯ２）
膜厚：１０００ｎｍ
尚、サブコレクタ層１２は、コレクタ電極とオーミック接合する為不純物濃度を高くした層である。【００６２】
ＨＢＴ２０およびダイオード３０を覆うように絶縁膜４４が形成され、各エミッタを接続する共通エミッタ配線４０が形成されている。共通エミッタ配線４２は、ダイオード３０上の絶縁膜４４に形成した開口部を介してダイオード３０のアノード電極３６と接続されている。【００６３】
本実施形態のＨＢＴはｎｐｎ型のＨＢＴであるので、エミッタ電極２７には＋の電圧が、コレクタ電極２２には−の電圧が印加されているので、ダイオード３０のアノード電極３６を介しｐ型層３２には＋の電圧が、ｐ型層３４には−の電圧が印加されているので、ダイオード３０には逆方向の電圧が印加された状態となり、配線４２とサブコレクタ層１２とは、熱的には導通し、電気的に絶縁されている。なお、配線４２の材料として、Ａｕを用いた。【００６４】
絶縁膜４４は、シリコン酸化膜を使ったが、シリコン酸化物以外でも、シリコン窒化膜、ＳｉＯＮ膜、ＳｉＯＣ膜、アルミニウム窒化膜、ベンゾシクロブテン（ＢＣＢ）、水素化シルセスキオキサン（ＨＳＱ）膜、アルキルシルセスキオキサン（ＭＳＱ）膜、又は水素化アルキルシルセスキオキサン（ＨＯＳＰ）膜等を用いることができる。また、これらの材料を組み合わせて用い２層以上から構成される絶縁膜としても勿論良い。共通エミッタ配線４２は、エミッタ電極２７からの熱の一部を伝導する。伝導された熱の一部は、共通エミッタ配線４２と接する絶縁膜４４を介してと半導体基板１０へと放散される。【００６５】
更に、ダイオード３０は、エミッタ電極２７から共通エミッタ配線４２を通じて伝わってきた熱を半導体基板１０へ放散する放熱手段として機能する。さらに、ｎ型層３２がサブコレクタ層１２を介してＨＢＴ２０のコレクタ層２１と接続されているため、このダイオード３０は、ＨＢＴ２０のエミッタ−コレクタ間に並列接続された保護ダイオードとしても機能する。【００６６】
ＨＢＴのコレクタ電極２２とダイオード３０のｎ型層３２とは同一電位であるので本実施例の場合、コレクタ電極２２とダイオード３０のｎ型層３２との間隔は狭くてもまったく問題ないので、放熱手段となるダイオード３０を形成しても位置に対するマージンを大きくとる必要がなくチップ面積を小さくすることができる。続いて、半導体装置１の熱の伝達経路を、図３を用いて説明する。【００６７】
図３は、半導体装置１における熱の流れを模式的に示す図である。図３に示すように、ＨＢＴ２０は、主にベース−コレクタ間接合付近の領域Ｄで熱が発生する。発生した熱は、ＨＢＴ２０から直接に半導体基板１０に放散される（矢印Ａ１参照）他、共通エミッタ配線４２を通じてダイオード３０へと伝えられる。電気的には共通エミッタ配線４２とコレクタ層１２とはダイオード３０により絶縁されているが、熱的には配線とコレクタ層１２と接続されているので、エミッタ電極２７からの熱は共通エミッタ配線４２、ダイオード３０を介し半導体基板１０に放散される（矢印Ａ２参照）。【００６８】
尚、半導体基板１０に放熱された熱は、半導体基板１０の裏面側の温度が低い裏面側に放熱され、半導体装置の裏面に設けられた放熱部材を介して半導体装置の外部に熱を放散することは言うまでもない。放熱部材は、通常の場合、半導体パッケージの放熱板上に半導体装置の裏面を固着することで行われることが多い。半導体パッケージの放熱板に半導体装置を固着する方法は、金−シリコン、金−ゲルマニウムあるいは金−錫等の合金を用いることが多いが、これ以外の材料を用いてもよいことは言うまでもない。【００６９】
本実施形態の場合、共通エミッタ配線４２が半導体基板１０と直接つながっていないが、厚さ１２００ｎｍのｎ型層および厚さ８０ｎｍのｐ型層を介して基板と接続されているだけであるので、半導体基板の厚さ５０μｍから見れば無視できるものであり、絶縁膜を介して接続されている従来技術に比べて効率よく熱が基板に放散されている。【００７０】
なお、本実施の形態において放熱用ダイオードとＨＢＴ間を基板までエッチングで除去した構造でも勿論良く、これでも本発明の放熱機能は損なわれない。【００７１】
特に本実施の形態では、ＨＢＴ２０とダイオード３０との間に絶縁膜４４が設けられており、共通エミッタ配線４２が絶縁膜４４に接触するように形成されている。このため、ＨＢＴ２０で発生した熱は、共通エミッタ配線４２から絶縁膜４４にも伝えられ（矢印Ａ３参照）、絶縁膜４４からも半導体基板１０に放熱される。これにより、半導体装置１の放熱性能が一層向上している。【００７２】
尚、共通エミッタ配線４２をエアブリッジ配線としても、共通エミッタ配線４２の熱が絶縁膜４４と接触することによる熱放散の効果は失われるが、ダイオード３０を介して熱放散されるのでの共通エミッタ配線４２をエアブリッジ配線とすることも可能である。【００７３】
なお、本実施の形態においては、全ての放熱手段にダイオード３０を用いているが、後述の他の放熱手段と組み合わせることも可能であることは言うまでもない。【００７４】
絶縁膜４４として、従来のシリコン酸化膜（比誘電率３.９〜４.５）等よりも低誘電率（ｌｏｗ−Ｋ）材料を用いた場合、絶縁膜４４に発生する寄生容量を充分に低く抑えることができる。具体的には、絶縁膜４４の比誘電率は、３．０以下であることが好ましい。このような低誘電率材料としては、例えば、ＳｉＯＣ、ＢＣＢ、ＨＳＱ、ＭＳＱ及びＨＯＳＰ等が該当する。【００７５】
絶縁膜４４として、多孔質膜（ポーラス膜）を用いた場合、低誘電率の絶縁膜４４を容易に実現することができる。このような多孔質膜とすることが可能な絶縁膜としては、例えば、ＳｉＯＣ及びＭＳＱ等が挙げられる。【００７６】
本実施の形態では、サブコレクタ層２１は、図２の配線が形成されている領域の下にのみ形成されている例を示しているが、サブコレクタ層２１は、単位半導体素子領域２０およびｐｎ接合ダイオードが形成される、ダイオード領域３０にのみ形成されていてもよい。本実施の形態では、半絶縁性のＧａＡｓからなる半導体基板１０上に、エピタキシャル成長法を用いて、ｎ型のＧａＡｓからなるサブコレクタ層１２、ｎ型のＧａＡｓからなるコレクタ層２１、ｐ型のＧａＡｓからなるベース層２３、ｎ型のＡｌＧａＡｓからなるエミッタ層２４およびｎ型のＩｎＧａＡｓからなるキャップ層２６をこの順にエピタキシャル成長法を用いて形成した後、これらの層をフォトリソグラフィー法とエッチング法を用いて形成されている。【００７７】
図１では、単位半導体素子領域２０およびｐｎ接合ダイオードが形成される、ダイオード領域３０のサブコレクタ層１２は、離間されていないが、単位半導体素子領域２０およびｐｎ接合ダイオードが形成される、ダイオード領域３０の間のサブコレクタ層が除去されていても問題ないことは言うまでもない。【００７８】
上述のように、サブコレクタ層１２が、エッチング法を用いて除去されているので、本実施の形態において、ｐｎ接合ダイオードに用いるエピタキシャル層が、基板上に形成された、サブコレクタ層１２、コレクタ層２１、ベース層２３を用いて形成することができるので、ｐｎ接合ダイオードに用いるエピタキシャル層を別の工程で成長する必要がない。【００７９】
本実施の形態では、アノード電極３６をベース層２３上に形成しているが、ベース層２３と配線とがオーミック接合を形成できるのであればアノード電極３６を設けずに配線を直接ベース層２３と接合させてもよいことは言うまでもない。【００８０】
単位半導体素子領域２０およびｐｎ接合ダイオードが形成される、ダイオード領域３０の間のサブコレクタ層が除去されていてもエミッタ電極２７には＋の電圧が印加されているので、配線４２とサブコレクタ層１２とは、熱的には導通し、電気的に絶縁されている。なお、配線４２の材料として、Ａｕを用いた。【００８１】
（第２の実施の形態）
図４は、本発明による半導体装置の第２の実施の形態を示す断面図である。半導体装置１ａおいて半導体装置１と相違するのは、ダイオード５０の構成である。半導体装置１ａのその他の構成は、半導体装置１と同様である。ダイオード５０は、サブコレクタ層１２上に順に積層されたｎ型層５２及びショットキー電極５４により構成されるショットキー接合ダイオードであり、放熱手段及び保護ダイオードの機能を兼ね備えるものである。ｎ型層５２は、図１のｎ型層３２と同様に、ＨＢＴ２０のコレクタ層２１と同一の組成を有している。ショットキー電極５４は、共通エミッタ配線４２を介してエミッタ電極２７に接続されている。【００８２】
ショットキー金属としては、チタン、アルミニウムまたはタンタル等の金属を用いることができる。チタンをショットキー金属として用いた場合、ショットキー電極５４の構成は、例えばＴｉ／Ｐｔ／Ａｕ電極を用いることができる。【００８３】
本実施の形態のＨＢＴはｎｐｎ型のＨＢＴであるので、エミッタ電極２７には＋の電圧が、コレクタ電極２２には−の電圧が印加されているので、ダイオード５０のショットキー電極には＋の電圧が印加されている。そのため、ダイオード５０には逆方向の電圧が印加された状態となり、共通エミッタ配線４２とサブコレクタ層１２とは電気的に絶縁されている。【００８４】
単位素子となるＨＢＴとショットキー接合を形成する電極には＋の電圧が印加されるのでサブコレクタ層１２がエッチング除去されている場合でも、共通エミッタ配線４２とサブコレクタ層１２とは電気的に絶縁されているので何ら問題ないことは言うまでもない。【００８５】
半導体装置１ａにおいても、ＨＢＴ２０において発生した熱は、ＨＢＴ２０から直接に半導体基板１０に放散される他、共通エミッタ配線４２を通じてダイオード５０へと伝えられ、そのダイオード５０からも半導体基板１０に放散される。これにより、半導体装置１ａは、高い放熱性能を有する。さらに、放熱手段としてダイオード５０が設けられているため、過大なサージ電流がＨＢＴ２０に流れるのを防止できる。これにより、静電破壊耐性に優れた半導体装置１ａが実現されている。ここで、ショットキー接合ダイオードは、ｐｎ接合ダイオードに比して、ターンオン電圧が低いため、絶縁破壊に対する保護ダイオードとして特に好適に機能させることができる。【００８６】
第１および第２の実施例では、放熱手段としてｐｎ接合ダイオードとショットキー接合ダイオードの例を示したが、他のダイオード、例えばＰＩＮダイオード等であってもエミッタ電圧とコレクタ電圧が印加された状態で逆方向の特性が得られるように構成することでｐｎ接合ダイオードまたはショットキー接合ダイオードに変えて用いることができることは言うまでもない。【００８７】
一方、ｐｎ接合ダイオードとショットキー接合ダイオードは、ＨＢＴで使用する層を用いることができるので工程を増加することなくダイオードを形成することができるという効果が有る。更に、第１および第２の実施例の放熱手段は、共通エミッタ配線４２とコレクタ層１２との間のダイオードはＧａＡｓ層で構成されている。このような半導体膜は、シリコン酸化膜のような絶縁膜に比べ約５０倍熱伝導度が良く、本実施例のようにシリコン酸化膜のような絶縁膜を介さずに配線からの熱を基板に拡散させるので効果的に熱を半導体基板に伝達することができる。【００８８】
（第３の実施の形態）
図５は、本発明による半導体装置の第３の実施の形態を示す断面図である。また、図６は、本発明による半導体装置の第３の実施の形態を示す平面図である。半導体装置２において、半導体基板１０上には、複数のＨＢＴ２０と複数の放熱手段６０とが１次元的に交互に配置されている。ＨＢＴ２０の構成は、図１に示すものと同様である。【００８９】
放熱手段６０は、サブコレクタ層１２上に形成された金属膜６２、及び金属膜６２上の絶縁膜４４により構成されている。この絶縁膜４４は、図１に示すものと同様のものである。つまり、絶縁膜４４のうち金属膜６２上に設けられた部分が、放熱手段６０の一部として機能している。放熱手段６０の絶縁膜４４は、共通エミッタ配線４２を介してＨＢＴ２０のエミッタ電極２７に接続されている。換言すれば、金属膜６２と共通エミッタ配線４２との間に絶縁膜４４が介在し、ＭＩＭ容量（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｉｏｎ  Ｍｅｔａｌ  Ｃａｐａｃｉｔｏｒ）が形成されている。これにより、金属膜６２と共通エミッタ配線４２とは、絶縁膜４４を介して熱的に結合されているが、電気的には絶縁された状態となっている。なお、金属膜６２の厚さは、例えば４００ｎｍである。また、金属膜６２上の絶縁膜４４の厚さは、例えば４００ｎｍである。なおこの絶縁膜の厚さは熱及びＲＦ的な観点から設計されるものである。【００９０】
また、図６に示すように、半導体基板１０上の放熱手段６０が設けられた領域において、比較的中央部に位置する金属膜６２は、比較的端部に位置する金属膜６２に比して、サブコレクタ層１２との接触面積が大きくなっている。具体的には、ＨＢＴ２０の配列方向に沿って、両端部から中央部に向かうに連れて、金属膜６２の面積が徐々に大きくなっている。本実施の形態では、ＨＢＴ２０の配列方向の長さを変えることにより、各金属膜６２の面積を変えている。各金属膜６２の面積の一例を示すと、最も中央部に近い金属膜６２ａが１５μｍ×２０μｍ、次に中央部に近い金属膜６２ｂが１０μｍ×２０μｍ、最も端部に近い金属膜６２ｃが５μｍ×２０μｍである。【００９１】
続いて、半導体装置２の効果を説明する。半導体装置２においては、ＨＢＴ２０において発生した熱は、ＨＢＴ２０から直接に半導体基板１０に放散される他、共通エミッタ配線４２を通じて放熱手段６０へと伝えられ、その放熱手段６０からも半導体基板１０に放散される。これにより、半導体装置２は、高い放熱性能を有する。しかも、上述した図１４に記載の半導体装置のようにバイアホールを通じて放熱する場合とは異なり、チップ面積の増大を抑制することができる。以上のように、チップ面積の増大を抑制しつつ充分に高い放熱性能を有する半導体装置２が実現されている。【００９２】
さらに、半導体基板１０上に複数設けられた放熱手段６０は、比較的中央部に位置するものの方が、比較的端部に位置するものよりもサブコレクタ層１２との接触面積が大きくなっている。これにより、熱干渉の影響により特に高温になる中央部のＨＢＴ２０からの放熱効率を高めることができるため、複数のＨＢＴ間における温度の均一化および電流密度の均一化を図ることができる。したがって、ＨＢＴ２０の性能の劣化が抑制され、信頼性に優れた半導体装置２が実現されている。なお、本実施の形態においては、金属膜及び絶縁膜からなる放熱手段を用いたが、他の放熱手段を用いてもよい。例えば、図１又は図４で説明したようなダイオードを用いてもよく、その場合にも上述の効果が奏される。【００９３】
尚、本実施の形態においても、第１の実施の形態あるいは第２の実施の形態と同様に容量素子を形成する領域と単位半導体素子を形成する領域のサブコレクタ層１２を離間することができることは言うまでもない。【００９４】
また、金属膜６２と共通エミッタ配線４２との間に絶縁膜４４を介在させることにより、容易な構成で、ＨＢＴ２０のエミッタ−コレクタ間のショートを防止している。これに対して、絶縁膜４４を介在させることなく、サブコレクタ層１２上の金属膜６２と共通エミッタ配線４２とを電気的に接続させた場合には、エミッタ−コレクタ間を絶縁するために、
１．サブコレクタ層１２にイオン注入して絶縁領域を設ける。
２．サブコレクタ層１２を除去する。
必要がある。【００９５】
サブコレクタ層１２にイオン注入して絶縁領域を設ける場合も、サブコレクタ層１２を除去する場合も、金属膜がサブコレクタ層と接することがない様に、金属膜の寸法に対し、絶縁領域あるいはサブコレクタ層の除去面積を大きくする必要があり、マルチフィンガータイプあるいは単位半導体素子をｎ×ｍ行列状に配置する場合、チップの面積が大きくなるので、本実施例の構造の方が面積的に有利である。【００９６】
しかも、本実施の形態においては、ＨＢＴ２０と放熱手段６０との間に設ける絶縁膜４４は、配線４４とベース電極・コレクタ電極とを絶縁する絶縁膜４４の一部を、放熱手段６０の絶縁膜として用いているため、半導体装置２の製造工程を増加することがない。なお、放熱手段６０の絶縁膜の厚さは、先に例示した４００ｎｍに限られず、金属膜６２と共通エミッタ配線４２とが電気的に絶縁しつつ熱的に結合し得る厚さであれば、任意である。この厚さは、好ましくは１０〜５０００ｎｍ、より好ましくは５０〜１０００ｎｍ、さらに好ましくは１００〜５００ｎｍとされる。【００９７】
なお、本実施の形態においては、共通エミッタ配線４２から絶縁膜４４を介して金属膜６２に熱を放散させているが、このような絶縁膜４４を介した放熱は、必ずしも金属膜６２上だけでなく、半導体基板１０（或いはサブコレクタ層１２）上に直接行うこともできる。すなわち、図７に示すように、半導体基板１０上の放熱手段６２ａ、６２ｂ、６２ｃが形成されている領域で、共通エミッタ配線４２をＨＢＴ２０の配列方向と垂直方向に延在させる。ＨＢＴ２０で発生した熱は、放熱手段６２ａ、６２ｂ、６２ｃに共通エミッタ配線４２から放散され、更に、共通エミッタ配線４２から上流および下流に延在する共通エミッタ配線４２にも拡散する。共通エミッタ配線４２の熱は、共通エミッタ配線４２と接触する絶縁膜４４を介して半導体基板１０に拡散される。【００９８】
つまり、共通エミッタ配線４２に拡散された熱は、共通エミッタ配線４２の面積を広くすることで半導体基板１０に熱を拡散することができる。共通エミッタ配線４２ａの端部を広げる、あるいは図７に示すようにパッド７４と接続することもでき、配線の面積４２の面積が広がり半導体装置１の熱抵抗を一層低減させることができる。尚、図７では、サブコンタクト層は、第１および第２の実施の形態と同様に、配線の略単位半導体素子が形成されている領域にのみに形成されているが、共通エミッタ配線４２から上流および下流に延在する共通エミッタ配線の下にも延在するように形成してもよいことは言うまでもなく、更に、第１および第２の実施の形態のｐｎ接合ダイオードあるいはショットキー接合ダイオードを後述の図８のように、共通エミッタ配線４２から上流および下流に延在する共通エミッタ配線の下にも延在するように形成してもよいことは言うまでもない。【００９９】
（第４の実施の形態）
図８は、本発明による半導体装置の第４の実施の形態を示す平面図である。半導体装置２ａにおいては、半導体装置２と同様に、複数のＨＢＴ２０と複数の放熱手段６０とが１次元的に交互に配置されているとともに、半導体基板１０上の放熱手段６０が設けられた領域で、比較的中央部に位置する金属膜６２ａは、比較的端部に位置する金属膜６２ｂ、６２ｃに比して、サブコレクタ層１２との接触面積が大きくなっている（幅は同一であるが長さが異なっている）。本実施の形態においては、ＨＢＴ２０の配列方向に垂直な方向の長さを変えることにより各金属膜６２の面積を変えている点で、半導体装置２と相違している。【０１００】
図８では、サブコンタクト層１２と金属膜６２ａ、６２ｂ、６２ｃが接続されるように、サブコントラクト層を金属膜６２ａ、６２ｂ、６２ｃが連続して配置された方向に対し垂直な方向に延在させている。【０１０１】
図８の場合、配線の中央部の放熱手段となる金属膜の面積は端部に比べ中央部で大きくなっているが、単位半導体素子間の間隔は同じ間隔である。この場合、金属膜６２ｂ、６２ｃの共通エミッタ配線４２との接続部の面積が、最も面積の小さい金属膜６２ｃの共通エミッタ配線４２との接続部の面積と同一であり、部分的に半導体基板と接続されている場合であっても、金属膜がサブコンタクト層と接続されている場合と同様の放熱効果があることはいうまでもない。尚、本実施の形態においても前述の実施の形態の放熱手段の構造を用いることができることは言うまでもない。【０１０２】
上記構成の半導体装置２ａにおいても、半導体装置２と同様に、高い放熱性能を実現するとともに、複数のＨＢＴ間における温度の均一化および電流密度の均一化を図ることができる。【０１０３】
（第５の実施の形態）
図９は、本発明による半導体装置の第５の実施の形態を示す平面図である。半導体装置２ｂにおいては、半導体装置２と同様に、複数の単位半導体素子となるＨＢＴ２０と複数の放熱手段６０とが１次元的に交互に配置されているとともに、半導体基板１０上の放熱手段６０が設けられた領域において、比較的中央部に位置する金属膜６２は、比較的端部に位置する金属膜６２に比して、サブコレクタ層１２との接触面積が大きくなっている。本例においては、ＨＢＴ２０の配列方向及びそれに垂直な方向の長さを共に変えることにより各金属膜６２の面積を変えている点で、何れか一方の長さだけを変えている半導体装置２及び半導体装置２ａと相違している。尚、本実施の形態においても前述の実施の形態と同様に変形が行えることは言うまでもない。【０１０４】
上記構成の半導体装置２ｂにおいても、半導体装置２と同様に、高い放熱性能を実現するとともに、複数のＨＢＴ間における温度の均一化および電流密度の均一化を図ることができる。【０１０５】
本発明による半導体装置は、上述の実施の形態に示したものに限られず、様々な変形が可能である。例えば、上記実施の形態では、全てのＨＢＴ２０についてその両脇に放熱手段が配される構成を示したが、図１０に示すように、ｎ（≧２）個のＨＢＴを一単位として、各単位の両脇に放熱手段６０を配してもよい。換言すれば、ＨＢＴ２０の配列方向に沿って、ＨＢＴｎ個おきに放熱手段６０を設けてもよい。中心となるＨＢＴから順に１個、２個・・おきに放熱手段を設けてもよく、この例示以外の以外の配置も行えることは言うまでもない。【０１０６】
図１０の例では、ｎ＝２であり、この場合もＨＢＴ２０それぞれの近傍に、放熱手段６０が配置されていると言える。なお、図１０において、放熱手段６０は、図６等に示したように面積が相異なっていてもよく、同じ面積であってもよい。【０１０７】
また、上記実施の形態では、隣り合う２つのＨＢＴ２０の間に加えて、ＨＢＴ２０の配列方向の両端にも放熱手段を設ける構成を示したが、図１１に示すように、ＨＢＴ２０の配列方向の両端には放熱手段を設けない構成としてもよい。【０１０８】
ＨＢＴ２０の配列方向に沿って、ＨＢＴ２０の上流側及び／又は下流側に放熱手段が設けられる構成を示したが、図１２に示すように、ＨＢＴ２０の配列方向と垂直な方向に沿って、ＨＢＴ２０の上流側及び／又は下流側に放熱手段６０を設けてもよい。この例では、上流側又は下流側の一方にのみ放熱手段を設けている。尚、本実施の形態においても前述の実施の形態と同様に変形が行えることは言うまでもない。【０１０９】
ＨＢＴ２０の数が３つ又は４つの場合を示したが、ＨＢＴ２０の数は、これらの値に限らず、いくつであってもよい。【０１１０】
各ＨＢＴ２０の構成として、エミッタが１つ、ベースが２つの場合を例示したが、エミッタは２つ以上であってもよく、ベースは１つ或いは３つ以上であってもよい。【０１１１】
エミッタ／ベース／コレクタの組み合わせがＡｌＧａＡｓ／ＧａＡｓ／ＧａＡｓであるＨＢＴ２０を示したが、ＩｎＧａＰ／ＧａＡｓ／ＧａＡｓ、ＩｎＰ／ＩｎＧａＡｓ／ＩｎＧａＡｓ、ＩｎＰ／ＩｎＧａＡｓ／ＩｎＰ等の他のＧａＡｓ系及びＩｎＰ系ＨＢＴや、Ｓｉ／ＳｉＧｅ／Ｓｉ、ＳｉＣ／ＳｉＧｅ／Ｓｉ、ＳｉＣ／Ｓｉ／Ｓｉ等のＳｉ系ＨＢＴ等であってもよい。【０１１２】
半導体基板１０としてＧａＡｓ基板を示したが、ＩｎＰ等の他の化合物半導体基板、絶縁体基板、Ｓｉ基板、ＳＯＩ基板又はＳＯＳ基板等であってもよい。【０１１３】
また、上記実施の形態において、ＨＢＴ２０のエミッタ電極２７を接地するため、半導体基板１０にバイアホールを形成し、該バイアホールを金属で埋め込んでも良い。バイアホール製造方法は従来技術等に記載される通常のメッキ法を用いて裏面の金属層を形成する際に埋め込むことができるが、メッキの厚さをバイアホールの開口径の１／２以下の厚さにすれば、バイアホールの側壁に形成される金属（通常、金が用いられる）でバイアホールを完全に埋めこむことがないので半導体基板にかかる応力を低減することができる。メッキの厚さは、放熱の観点からはバイアホールが完全に埋め込まれる厚さであるほうが良いが、半導体装置に応力が加わらない範囲でできるだけ厚いことが好ましく、バイアホールの開口径の１／１０以上の厚さであることがより好ましく、バイアホールの開口径の１／５以上の厚さであることが更に好ましい。【０１１４】
バイアホールは、例えば、図１３に示すように、ＨＢＴ２０及び放熱手段６０が配置されている領域に対して、ＨＢＴ２０の配列方向に沿って上流側及び下流側に形成してもよい。この場合、エミッタ電極２７は、共通エミッタ配線４２及びバイアホール用のパッド８２を介してバイアホール８０と電気的に接続される。【０１１５】
上記実施の形態では、単位半導体素子として、いわゆるダブルベース／シングルエミッタという構成を示したが、その他の構成であってもよい。例えば、図１６（ａ）に示すシングルベース／ダブルエミッタでもよく、図１６（ｂ）に示すトリプルベース／ダブルエミッタでもよい。【０１１６】
（第６の実施の形態）
図１７（ａ）は、本実施の形態の平面を示す模式的平面図で、本実施の形態では、説明を簡略化するために、ＦＥＴとしてＭＥＳＦＥＴを用いて説明する。図１７（ｂ）は、図１７（ａ）のＩ−Ｉの断面を模式的断面図である。【０１１７】
図１７（ａ）では、半導体基板９６上に形成されたＭＥＳＦＥＴの電極が示されている。ゲート電極９０は、一端で共通電極に接続し、その両側にドレイン電極９１とソース電極９２とが形成されている。ＭＥＳＦＥＴの場合は、連続してソース・ドレインおよびゲート電極が形成されているが、点線Ｂで囲われた部分で単位半導体素子が形成されている。【０１１８】
図１７（ａ）では、ソース電極９２とドレイン電極９１とが素子の中央部に位置する電極の面積が大きく素子の端部に行くに従って面積が小さくなっている。従来の全ての電極の面積が同じ場合と異なり、素子の中央部の電極面積が端部の電極面積よりも広く形成してあるので、素子の温度が、中央部が端部よりも高くなることがなくなる。【０１１９】
ソース電極９２あるいはドレイン電極９１のうち一方の電極の素子の中央部の電極面積が素子の端部の電極面積よりも狭い場合でも同様の効果を持つことはいうまでもない。【０１２０】
図１７（ｂ）では、半導体基板９６上に活性層９５上にゲート電極９０、ソース電極９２およびドレイン電極９１が形成され、ゲート電極９０、ソース電極９２およびドレイン電極９１を覆うように形成されたシリコン酸化膜からなる絶縁膜９３のソース電極９２上に形成された開口を介してソース電極が配線を介して連続して接続している。【０１２１】
ソース電極９２間が配線９４を介して接続されているために、熱の伝導性が改善されるため図１７（ａ）のようにソース電極９２が離散的に配置されているよりも発熱部Ｃからの熱の放散が改善される。【０１２２】
尚、活性層は模式的に記載したために簡略化しているが、ＭＥＳＦＥＴの場合、活性層は、半導体基板側から、バッファ層、アクティブ層およびコンタクト層の順に形成されている。【０１２３】
ゲート電極は、アクティブ層上に、ソース電極およびドレイン電極はコンタクト層上に形成されている。【０１２４】
ＨＥＭＴの場合、半導体基板から順に、バッファ層、チャネル層、電子供給層が順次形成され、電子供給層上にはゲート電極が形成されている。さらに電子供給層１３上には２層のキャップ層が形成され、上層のキャップ層は下層のキャップ層の不純物濃度よりも高い不純物濃度となっている。【０１２５】
キャップ層はゲート電極部分が一部エッチングで除去されたリセス構造であることが多い。キャップ層上に、ソース電極およびドレイン電極がそれぞれ形成されている。【０１２６】
ゲート長、ゲート・ソース間隔、ゲート・ドレイン間隔は、例えばそれぞれ０．７μｍ、１．０μｍ、１．５μｍとすることができる。【０１２７】
尚、図１７では、ＦＥＴを示して説明したが、ＨＢＴの場合は、コンタクト電極を用いることで同様の効果が得られることは言うまでもない。【０１２８】
また、本実施例において、ソース電極を２以上に分割してゲート電極に近いほうを吸熱用とし、遠い電極を放熱用としても良い。この場合、放熱用電極はショットキー電極であっても勿論良い。【０１２９】
尚、本発明は上述の実施の形態以外に、本発明の技術思想内で種々の変形が可能であることは言うまでもない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【手続補正書】
【提出日】平成18年11月17日(2006.11.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたサブコレクタ層、
該サブコレクタ層上に順次形成されたコレクタ層、ベース層及びエミッタ層を有するバイポーラトランジスタ、及び
前記バイポーラトランジスタで発生した熱を、前記バイポーラトランジスタの電極に接続される配線を介して前記半導体基板に放散する放熱手段を有する半導体装置であって、
前記放熱手段は、前記サブコレクタ層上に形成され、前記バイポーラトランジスタと離間されたダイオードであり、該ダイオードの少なくとも一端が前記配線に接続されていることを特徴とする半導体装置。
【請求項２】
前記配線は、複数の前記バイポーラトランジスタにおいて、それぞれ同一機能を有する電極間を接続していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記バイポーラトランジスタの同一機能を有する電極がエミッタ電極である請求項２に記載の半導体装置。
【請求項４】
前記ダイオードは、ｐｎ接合ダイオードである請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記ｐｎ接合ダイオードは、前記バイポーラトランジスタを構成するコレクタ層及びベース層と同材料で構成されるｎ型導電層とｐ型導電層とを有する請求項４に記載の半導体装置。
【請求項６】
前記ダイオードは、ショットキーダイオードである請求項１〜３のいずれかに記載の半導体装置。
【請求項７】
前記ショットキーダイオードが、前記バイポーラトランジスタのコレクタ層と同材料で構成される導電層と、該導電層上に形成され、該導電層とショットキー障壁を形成する金属層とから形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ショットキーダイオードは前記延在する配線に接続された金属電極を有し、該金属電極は、前記ダイオードの導電層と接する側の金属層が、前記導電層とショットキー障壁を形成することを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記導電層と前記延在する配線とが直接接触し、前記配線の少なくとも前記導電層と接する側の金属層が、前記導電層とショットキー障壁を形成することを特徴とする請求項７に記載の半導体装置。
【請求項１０】
１つ又は複数の前記バイポーラトランジスタを単位バイポーラトランジスタとし、前記ダイオードが隣接する単位バイポーラトランジスタ間に配されていることを特徴とする請求項１〜９のいずれかに記載の半導体装置。
【請求項１１】
前記複数の単位バイポーラトランジスタが一定の配列を持って前記半導体基板上に形成されており、その配列端の少なくとも一方に前記ダイオードが形成されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記複数の単位バイポーラトランジスタが一定の配列を持って前記半導体基板上に形成されており、前記配列の比較的中央部に位置する前記放熱手段の領域面積が、前記配列の比較的端部に位置する前記放熱手段の領域面積よりも大きいことを特徴とする請求項１０〜１１のいずれかに記載の半導体装置。
【請求項１３】
前記複数の単位バイポーラトランジスタが一定方向に配置され、前記放熱手段の領域上の前記配線が、前記一定方向に直交する方向に延在していることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記配線は、前記一定方向に直交する方向に延在した端部においてパッド電極に接続されていることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記放熱手段は、前記配列方向に平行な方向の長さを変えることにより領域面積を変えている請求項１２〜１４のいずれかに記載の半導体装置。
【請求項１６】
前記放熱手段は、前記配列方向に直交する方向の長さを変えることにより領域面積を変えている請求項１２〜１４のいずれかに記載の半導体装置。
【請求項１７】
前記放熱手段は、前記配列方向に平行な方向の長さと直交する方向の長さの両方を変えることにより領域面積を変えている請求項１２〜１４のいずれかに記載の半導体装置。
【請求項１８】
前記複数のバイポーラトランジスタが一定の配列を持って前記半導体基板上に形成され、前記配線が、前記配列と直交する方向の少なくとも一方に延在しており、前記放熱手段は、前記延在した配線下に形成されていることを特徴とする請求項１〜９のいずれかに記載の半導体装置。
【請求項１９】
前記配線が、前記バイポーラトランジスタおよび前記放熱手段を覆う絶縁膜上に形成され、前記絶縁膜に設けた開口部を介して前記バイポーラトランジスタの電極および前記放熱手段と接続されていることを特徴とする請求項１〜１８のいずれかに記載の半導体装置。
【請求項２０】
半導体基板上に形成されたサブコレクタ層、
該サブコレクタ層上に順次形成されたコレクタ層、ベース層及びエミッタ層を有するバイポーラトランジスタ、及び
前記バイポーラトランジスタで発生した熱を、前記バイポーラトランジスタの電極に接続される配線を介して前記半導体基板に放散する放熱手段
を有する半導体装置であって、
前記放熱手段は、前記サブコレクタ層上に形成された金属層と該金属層上に延在する配線との間に絶縁層を挟んで形成されるＭＩＭ容量であることを特徴とする半導体装置。
【請求項２１】
前記配線は、複数の前記バイポーラトランジスタにおいて、それぞれ同一機能を有する電極間を接続していることを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
前記バイポーラトランジスタの同一機能を有する電極がエミッタ電極である請求項２１に記載の半導体装置。
【請求項２３】
前記絶縁膜の比誘電率が、３．０以下であることを特徴とする請求項２０〜２１のいずれかに記載の半導体装置。
【請求項２４】
前記絶縁膜が、多孔質膜であることを特徴とする請求項２３に記載の半導体装置。
【請求項２５】
１つ又は複数の前記バイポーラトランジスタを単位バイポーラトランジスタとし、前記放熱手段が隣接する単位バイポーラ間に配されていることを特徴とする請求項２０〜２４のいずれかに記載の半導体装置。
【請求項２６】
前記複数のバイポーラトランジスタが一定の配列を持って前記半導体基板上に形成されており、その配列端の少なくとも一方に前記放熱手段が形成されていることを特徴とする請求項２５に記載の半導体装置。
【請求項２７】
前記複数のバイポーラトランジスタが一定の配列を持って前記半導体基板上に形成されており、前記配列の比較的中央部に位置する前記放熱手段の領域面積が、前記複数の単位バイポーラトランジスタの比較的端部に位置する領域面積よりも大きいことを特徴とする請求項２５〜２６のいずれかに記載の半導体装置。
【請求項２８】
前記複数の単位バイポーラトランジスタが一定方向に配置され、前記放熱手段の領域上の前記配線が、前記一定方向に直交する方向に延在していることを特徴とする請求項２７に記載の半導体装置。
【請求項２９】
前記配線は、前記一定方向に直交する方向に延在した端部においてパッド電極に接続されていることを特徴とする請求項２８に記載の半導体装置。
【請求項３０】
前記放熱手段は、前記配列方向に平行な方向の長さを変えることにより領域面積を変えている請求項２７〜２９のいずれかに記載の半導体装置。
【請求項３１】
前記放熱手段は、前記配列方向に直交する方向の長さを変えることにより領域面積を変えている請求項２７〜２９のいずれかに記載の半導体装置。
【請求項３２】
前記放熱手段は、前記配列方向に平行な方向の長さと直交する方向の長さの両方を変えることにより領域面積を変えている請求項２７〜２９のいずれかに記載の半導体装置。
【請求項３３】
前記複数のバイポーラトランジスタが一定の配列を持って前記半導体基板上に形成されており、前記配線が、前記配列と直交する方向の少なくとも一方に延在しており、前記放熱手段は、前記延在した配線下に形成されていることを特徴とする請求項２０〜２４のいずれかに記載の半導体装置。
【請求項３４】
半導体基板上に
複数の単位トランジスタと、
前記単位トランジスタで発生した熱を前記半導体基板へ放散する複数の放熱手段と
を有する半導体装置であって、
前記複数の単位トランジスタの比較的中央部に位置する前記放熱手段の領域面積が、前記複数の単位トランジスタの比較的端部に位置する前記放熱手段の領域面積よりも大きいことを特徴とする半導体装置。
【請求項３５】
前記複数の単位トランジスタが一定方向に配置され、前記放熱手段の領域が、前記一定方向に直交する方向に延在していることを特徴とする請求項３４に記載の半導体装置。
【請求項３６】
前記単位トランジスタが、電界効果トランジスタであり、前記放熱手段が、前記電界効果トランジスタを構成するソース電極、ドレイン電極又はその両方である請求項３４に記載の半導体装置。
【請求項３７】
前記放熱手段が電界効果トランジスタを構成するソース電極であり、複数の電界効果トランジスタの前記ソース電極が共通する配線によって接続されていることを特徴とする請求項３６に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
携帯電話などの携帯通信端末に使用される高周波電力増幅器（ＰＡ：Ｐｏｗｅｒ  Ａｍｐｌｉｆｉｅｒ：以下、ＰＡと略す）は通信中継点から離れた位置においても良好な通信が可能となるように高出力が要求されている。
【０００３】
高周波電力増幅器に使用される半導体装置は、ＩＩＩ−Ｖ族化合物半導体系の金属半導体電界効果トランジスタ（ＭＥＳ  ＦＥＴ：Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ、以下、ＭＥＳＦＥＴと略す）あるいは、ＭＥＳＦＥＴの高周波特性およびノイズ特性を改善したＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ、以下、ＨＥＭＴと略す）と称されるトランジスタ（以下、ＭＥＳＦＥＴおよびＨＥＭＴを合わせて、ＦＥＴと称する場合がある）、あるいは、ヘテロ接合バイポーラトランジスタ（Ｈｅｔｅｒｏ−ｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＨＢＴと略す）を基本構成単位としたトランジスタを複数個用いた高出力半導体装置（パワートランジスタ）が使用されていた。
【０００４】
一方で、携帯端末においては高機能かつ低価格化が進んでおり、端末内のＰＡに対しても小型化、低価格化の要求が強い。このような携帯端末用ＰＡには、上述の高出力半導体装置をＩＣ化したＰＡが要求され、混集積回路装置（ＨＩＣ：Ｈｙｂｒｉｄ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）やＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ  Ｍｉｃｒｏｗａｖｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）が使用されている。
【０００５】
トランジスタとしてＨＢＴは、ＦＥＴに比べて、出力電流密度が高く、チップ面積の縮小に有利であり、且つ単一電源で動作することが可能であるため、小型化・低価格化が強く要求されている携帯端末用の電力増幅器への応用に特に適しており、最近の高周波電力増幅器に使用されるトランジスタとしては、ＨＢＴを用いたものが主流となっている。
【０００６】
その一方で、ＨＢＴは、その出力電流密度の高さに起因して、トランジスタの発熱密度も高くなる。それゆえ、高電力で動作するＨＢＴの性能は、ＨＢＴが搭載される半導体装置において消耗される電力によって著しく制限される。ＨＢＴは自己発熱により接合温度上昇が生じ、温度上昇に伴ってコレクタ電流が増加する。このコレクタ電流増加が、さらなる接合温度上昇を招くという正帰還現象が生じ、最終的には熱暴走に至る場合があった。
【０００７】
熱暴走を防止するため、通常はエミッタあるいはベースと直列にバラスト抵抗と呼ばれる抵抗を挿入することで電流の安定化を図っている。しかしながらバラスト抵抗の値が大きいと電気的な特性が悪化するという問題がある。
【０００８】
また、ＦＥＴの場合も、トランジスタの自己発熱によりチャネル温度が上昇すると移動度が低下する。それにより相互コンダクタンスｇｍが低下し、ｇｍの低下がオン抵抗の増大を引き起こす。このオン抵抗の増大により出力及び効率が低下するという問題が生じる。
【０００９】
高出力を得るためには、ＦＥＴの場合は、ゲート幅を、ＨＢＴの場合は、エミッタ面積を大きくする必要がある。単純にゲート幅あるいはエミッタ面積を大きくすると、出力効率の悪化、チップ面積の増大等種々の問題が生じる為に、基本構成単位としたトランジスタ多数個をある間隔をもって並べて並列動作させている。基本構成単位としたトランジスタは、１つ又は複数のトランジスタをユニットとすることもできるので、以下、基本構成単位としたトランジスタを単位トランジスタと称する。尚、実施の形態では説明を簡略化するために単位トランジスタは、１つのトランジスタで構成したもので説明を行っている。
【００１０】
単位トランジスタを複数用いたマルチセル構造の半導体装置では、単位トランジスタを１列あるいはｎ行ｍ列のマトリックス形状に並べる等の並べ方がある。
【００１１】
多数の単位トランジスタを並べた場合、中央部に位置する単位トランジスタは、自己発熱による温度上昇に加え、他の単位トランジスタからの熱干渉による温度上昇が、端部に位置する単位トランジスタよりも大きくなる。そのためマルチセル構造の半導体装置では中央部の単位トランジスタは半導体基板の端部の単位トランジスタよりも高温になり、温度アンバランスが生じて電気的な特性が悪化するという問題も生じ、更に、ＨＢＴでは、発熱の正帰還現象により熱暴走しやすくなるという問題がある。このために高出力半導体装置ではトランジスタで発生した熱を効率よく逃がす構造の開発が急務であり、従来から種々の手法が提案されている。
【００１２】
その手法の１つとして、基板の厚みを薄くするという手法が提案されている。この手法によれば、トランジスタで発生した熱が基板を通って基板の裏面に至るまでの経路を短くすることができるので、当該経路の熱抵抗を低減することができる。
【００１３】
しかしながら、基板を薄くする手法では、チップの機械的強度が損なわれるという問題がある。例えば、ＧａＡｓ等の熱伝導率の比較的小さな化合物半導体を基板として用いた場合では、基板の厚さを５０μｍ以下まで薄くしないと熱抵抗を効果的に低減することができない。しかしながら、このような薄い基板厚ではチップの機械的強度を充分に確保することは困難である。
【００１４】
これに対して、特開平８−２７９５６２号公報には、これとは別の方法で、熱抵抗を低減することのできる半導体装置が開示されている。図１４を参照しつつ、同文献に記載された半導体装置について説明する。半導体装置１００は、複数のＨＢＴと、各ＨＢＴに隣接して設けられた複数のバイアホール１０２を備えている。また、各ＨＢＴのエミッタ電極１０４は、エアブリッジ配線１０６を介してバイアホール１０２に接続されている。半導体装置１００において、ＨＢＴで発生した熱の一部は、エアブリッジ配線１０６及びバイアホール１０２を通って、基板の裏面に設けられたＰＨＳ１０８へと放散される。
【特許文献１】特開平８−２７９５６２号公報
【特許文献２】特開平１１−２７４３８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、図１４の半導体装置では、３０μｍの厚さの基板を貫通する多くのバイアホールを設け、エミッタからの発熱をＰＨＳに逃がしているので熱放散は十分に行われている。しかしながら、バイアホールを形成する為には、図１４から明らかなように、エミッタ電極よりもはるかに大きな面積（通常、数１０μｍ角）の開口を形成する必要があり、そのため、チップ面積が増大してしまうという問題がある。各ＨＢＴの近傍にそれぞれバイアホールを配置する場合、バイアホールを設けるだけで半導体装置として非常に大きな面積が必要となり、半導体装置のチップ面積の増大につながってしまう。更に、多数のＨＢＴの近傍に多くのバイアホールが配置されると、基板厚さ３０μｍのチップの機械的強度がさらに弱くなってしまうという課題があった。
【００１６】
特開平１１−２７４３８１号公報には、バイアホールを用いずに熱抵抗を低減する別の手法が開示されている。図１５を用いて、同文献に記載された半導体装置について説明する。半導体装置１２０は、複数のＨＢＴと、各ＨＢＴのエミッタ電極１２２にエアブリッジ配線１２４を介して接続された複数の放熱板１２６とを備えている。これらの放熱板１２６は、金属製で、絶縁膜１２８を介して半絶縁性半導体層１３０に設けられている。半導体装置１２０で、ＨＢＴで発生した熱の一部は、エアブリッジ配線１２４を通じて放熱板１２６に伝えられ、放熱板１２６から基板へと放散される。
【００１７】
図１５の半導体装置では、エミッタ電極と繋がる放熱板とＨＢＴのコレクタを絶縁するために絶縁領域が形成されている。しかしながら、この絶縁領域を形成する際には絶縁領域とコレクタ電極間にプロセス上のマージンを取る必要がある。更には絶縁領域上に放熱板形成する際にもマージンをとっておく必要がある。例えばＧａＡｓの場合、図１８に示すように絶縁領域の間隔が小さくなるとリーク電流が増大する傾向にあり、例えば、３Ｖ動作においては１０μｍ程度のマージンが必要になる。これらのことから、コレクタ電極と放熱板との距離が増大し、チップの小型化には適していない。
【００１８】
本発明は、上記事情に鑑みてなされたものであり、チップ面積の大型化を抑制しつつ、充分に高い放熱性能を有した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明の半導体装置は、以下の構成よりなるものである。
【００２０】
本発明の第１の態様になる半導体装置は、
半導体基板上に形成されたサブコレクタ層、
該サブコレクタ層上に順次形成されたコレクタ層、ベース層及びエミッタ層を有するバイポーラトランジスタ、及び
前記バイポーラトランジスタで発生した熱を、前記バイポーラトランジスタの電極に接続される配線を介して前記半導体基板に放散する放熱手段を有する半導体装置であって、
前記放熱手段は、前記サブコレクタ層上に形成され、前記バイポーラトランジスタと離間されたダイオードであり、該ダイオードの少なくとも一端が前記配線に接続されていることを特徴とする。
【００２１】
ここで、前記配線は、複数の前記バイポーラトランジスタにおいて、それぞれ同一機能を有する電極間を接続していることが好ましく、特にエミッタ電極であることが好ましい。
【００２２】
前記ダイオードは、ｐｎ接合ダイオードあるいはショットキーダイオードであることが好ましい。
【００２３】
ｐｎ接合ダイオードでは、前記バイポーラトランジスタを構成するコレクタ層及びベース層と同材料で構成されるｎ型導電層とｐ型導電層とを有していることが好ましい。
【００２４】
ショットキーダイオードでは、前記バイポーラトランジスタのコレクタ層と同材料で構成される導電層と、該導電層上に形成され、該導電層とショットキー障壁を形成する金属層とから形成されていることが好ましく、前記延在する配線に接続された金属電極を有している場合には、金属電極は、前記ダイオードの導電層と接する側の金属層が、前記導電層とショットキー障壁を形成し、前記導電層と前記延在する配線とが直接接触している場合には、前記配線の少なくとも前記導電層と接する側の金属層が、前記導電層とショットキー障壁を形成している。
【００２５】
上記の半導体装置では、１つ又は複数の前記バイポーラトランジスタを単位バイポーラトランジスタとし、前記ダイオードが隣接する単位バイポーラトランジスタ間に配されており、さらには、前記複数の単位バイポーラトランジスタが一定の配列を持って前記半導体基板上に形成されており、その配列端の少なくとも一方にも前記ダイオードが形成されていることを特徴とする。
【００２６】
前記複数の単位バイポーラトランジスタが一定の配列を持って前記半導体基板上に形成されており、前記配列の比較的中央部に位置する前記放熱手段の領域面積が、前記配列の比較的端部に位置する前記放熱手段の領域面積よりも大きくすることが好ましい。
【００２７】
前記複数の単位バイポーラトランジスタが一定方向に配置される場合、前記放熱手段の領域上の前記配線が、前記一定方向に直交する方向に延在させても良い。前記一定方向に直交する方向に延在した配線の端部においてパッド電極に接続されていても良い。
【００２８】
前記放熱手段の領域面積を変えるには、前記配列方向に平行な方向の長さ、前記配列方向に直交する方向の長さ、あるいは両方を変えることにより実施することができる。
【００２９】
また、放熱手段は、単位バイポーラトランジスタ間に形成する以外に、トランジスタ配列の外側、すなわち、前記配線を、前記配列と直交する方向の少なくとも一方に延在させ、前記放熱手段を、前記延在した配線下に形成しても良い。
【００３０】
前記配線は、エアブリッジ配線としても良いが、前記配線が、前記バイポーラトランジスタおよび前記放熱手段を覆う絶縁膜上に形成され、前記絶縁膜に設けた開口部を介して前記バイポーラトランジスタの電極および前記放熱手段と接続されていることは好ましい。
【００３１】
本発明の第２の態様になる半導体装置は、
半導体基板上に形成されたサブコレクタ層、
該サブコレクタ層上に順次形成されたコレクタ層、ベース層及びエミッタ層を有するバイポーラトランジスタ、及び
前記バイポーラトランジスタで発生した熱を、前記バイポーラトランジスタの電極に接続される配線を介して前記半導体基板に放散する放熱手段
を有する半導体装置であって、
前記放熱手段は、前記サブコレクタ層上に形成された金属層と該金属層上に延在する配線との間に絶縁層を挟んで形成されるＭＩＭ容量であることを特徴とする。
【００３２】
ここで、前記配線は、第１の態様と同様に、複数の前記バイポーラトランジスタにおいて、それぞれ同一機能を有する電極間を接続していることが好ましく、特にエミッタ電極であることが好ましい。
【００３３】
絶縁膜は、比誘電率が、３．０以下であることが好ましく、多孔質膜であっても良い。
【００３４】
上記の半導体装置では、１つ又は複数の前記バイポーラトランジスタを単位バイポーラトランジスタとし、前記ダイオードが隣接する単位バイポーラトランジスタ間に配されており、さらには、前記複数の単位バイポーラトランジスタが一定の配列を持って前記半導体基板上に形成されており、その配列端の少なくとも一方にも前記ダイオードが形成されていることを特徴とする。
【００３５】
前記複数の単位バイポーラトランジスタが一定の配列を持って前記半導体基板上に形成されており、前記配列の比較的中央部に位置する前記放熱手段の領域面積が、前記配列の比較的端部に位置する前記放熱手段の領域面積よりも大きくすることが好ましい。
【００３６】
前記複数の単位バイポーラトランジスタが一定方向に配置される場合、前記放熱手段の領域上の前記配線が、前記一定方向に直交する方向に延在させても良い。前記一定方向に直交する方向に延在した配線の端部においてパッド電極に接続されていても良い。
【００３７】
前記放熱手段の領域面積を変えるには、前記配列方向に平行な方向の長さ、前記配列方向に直交する方向の長さ、あるいは両方を変えることにより実施することができる。
【００３８】
また、放熱手段は、単位バイポーラトランジスタ間に形成する以外に、トランジスタ配列の外側、すなわち、前記配線を、前記配列と直交する方向の少なくとも一方に延在させ、前記放熱手段を、前記延在した配線下に形成しても良い。
【００３９】
本発明の第３の態様になる半導体装置は、
半導体基板上に
複数の単位トランジスタと、
前記単位トランジスタで発生した熱を前記半導体基板へ放散する複数の放熱手段と
を有する半導体装置であって、
前記複数の単位トランジスタの比較的中央部に位置する前記放熱手段の領域面積が、前記複数の単位トランジスタの比較的端部に位置する前記放熱手段の領域面積よりも大きいことを特徴とする。
【００４０】
前記複数の単位トランジスタが一定方向に配置され、前記放熱手段の領域が、前記一定方向に直交する方向に延在していることは好ましい。
【００４１】
特に、前記単位トランジスタが、電界効果トランジスタであり、前記放熱手段が、前記電界効果トランジスタを構成するソース電極、ドレイン電極又はその両方であることが好ましく、前記放熱手段が電界効果トランジスタを構成するソース電極であり、複数の電界効果トランジスタの前記ソース電極が共通する配線によって接続されていることがより好ましい。
【００４２】
【００４３】
【００４４】
【００４５】
【００４６】
【００４７】
【００４８】
本発明の半導体装置は、単位トランジスタで発生した熱が配線を通じて放熱手段へと伝えられ、その放熱手段からも半導体基板に放散される。この放熱手段は、配線と基板との間を電気的に絶縁する機能を有し、従来技術のようにチップ面積の増大に繋がる絶縁領域を設ける必要がない。このため、本発明に係る半導体装置は、高い放熱性能を有するとともに、チップ面積の増大を抑制することができる。ここで、「配線と基板との間を電気的に絶縁する」とは、単位トランジスタに電圧を印加した状態で、配線と単位トランジスタを形成する導電体との間に接続される放熱手段が熱を配線から導電層を介して基板の裏面に放散し、且つ、電気的には、配線と導電層間で非導通状態にあることを意味し、例えば、放熱手段がダイオードの場合、ダイオードに逆方向の電圧が印加された状態となるので、耐圧を越えた電圧が印加されない場合は電流がほとんど流れない状態となることをいう。放熱手段が容量素子であれば、単位トランジスタに印加される電圧では、容量素子に電流が流れることはない。
【発明の効果】
【００４９】
この半導体装置においては、単位トランジスタで発生した熱は、単位トランジスタから直接に半導体基板に放散される以外に、配線を通じて放熱手段へと伝えられ、放熱手段を介しても半導体基板に放散される。これにより、この半導体装置は、高い放熱性能を有する。しかも、上述した図１４に記載の半導体装置のようにバイアホールを通じて放熱する場合とは異なり、チップ面積の増大を抑制することができる。
従って、本発明によれば、チップ面積の大型化を抑制しつつ、充分に高い放熱性能を有した半導体装置が実現される。
また、放熱手段の領域面積を、トランジスタ列の中央部ほど大きくすることにより、熱干渉の影響により特に高温になる中央部の単位トランジスタへのセル間熱干渉を低減できるため、複数の単位トランジスタ間における接合温度の均一化および電流密度の均一化を図ることができる。
【発明を実施するための最良の形態】
【００５０】
以下、図面を参照しつつ、本発明による半導体装置の好適な実施の形態について詳細に説明する。なお、ここでいう半導体装置とは、高出力半導体装置および高出力半導体装置を含むＭＭＩＣのような集積回路化された半導体集積回路装置も含むものとする、また、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００５１】
（第１の実施の形態）
図１は、本発明による半導体装置の第１の実施の形態を示す断面図である。また、図２は、本発明による半導体装置の第１の実施の形態を示す平面図である。図１は、図２のＩ−Ｉ線に沿った断面を示している。
【００５２】
本実施の形態の半導体装置１は、半絶縁性の半導体基板上にｎｐｎ型のＨＢＴを複数個形成した、いわゆるマルチセル構成の高出力半導体装置である。半導体基板として半絶縁性の半導体基板を用いた例で説明しているがｎ型の半導体基板を用いることもでき、また、ｎｐｎ型のＨＢＴに換えてｐｎｐ型のＨＢＴを用いることもできることは言うまでもない。
【００５３】
図１に示す半導体装置１は、半絶縁性の半導体基板１０の（００１）面上に形成されたサブコレクタ層１２と、サブコレクタ層１２上に１次元的に交互に配列された、単位トランジスタとなるＨＢＴ２０と放熱手段としてのｐｎ接合ダイオード３０とで構成されている。ＨＢＴのコレクタは、サブコレクタ層１２上に形成されたコレクタ層２１とサブコレクタ層１２上でコレクタ層２１の両脇に形成されたコレクタ電極２２で構成されている。各コレクタ層２１上には、ベース層２３が形成されている。ベース層２３上には、エミッタ層２４が形成され、ベース層２３上のエミッタ層２４の両脇にベース電極２５が形成されている。さらに、エミッタ層２４上には、キャップ層２６、及びエミッタ電極２７が順に形成されている。エミッタ電極２７のサイズ（半導体基板１０表面に平行な面内における面積）は、３μｍ×２０μｍとした。
【００５４】
尚、サブコレクタ層１２は、オーミックコンタクトを取りやすくするために不純物濃度をコレクタ層よりも高く設定した層である。
【００５５】
尚、本実施の形態では、ダイオード３０は、サブコレクタ層１２上の各ＨＢＴ２０の互いに隣り合う２つのＨＢＴ２０の間、及びＨＢＴ２０の配列方向（図２中の左右方向）の両端に配されている。これにより、ＨＢＴ２０とダイオード３０とが、上記配列方向に沿って交互に配置された構成となっている。なお、ダイオード３０は、各ＨＢＴ２０の少なくとも片側に配置されていても良い。
【００５６】
コレクタ電極２２は、サブコレクタ層１２と、ベース電極２５は、ベース層２３と、エミッタ電極２７は、キャップ層２６とオーミック接合を形成している。尚、本実施の形態では、エミッタまたはベースと直列に形成されているバラスト抵抗は省略しているが、必要に応じ適宜形成することができることは言うまでもない。
【００５７】
放熱手段は、サブコレクタ層１２上に形成されたｎ型層３２、ｎ型層３２上に形成されたｐ型層３４、ｐ型層３４上に形成されたアノード電極３６で構成されたｐｎ接合ダイオード３０である。本実施の形態では、ｎ型層３２は、ＨＢＴのコレクタ層２１と同じ層で構成され、ｐ型層３４は、ＨＢＴのベース層２３と同じ層で構成され、アノード電極は、ＨＢＴのベース電極と同じメタルで構成されているので、放熱手段３０は、ＨＢＴを形成する工程と同じ工程で形成することができる。ダイオード３０のサイズ（基板１０表面に平行な面内における面積）は、５μｍ×２０μｍとした。
【００５８】
これらのコレクタ層２１、コレクタ電極２２、ベース層２３、エミッタ層２４、ベース電極２５、キャップ層２６及びエミッタ電極２７によりＨＢＴ２０が構成されている。ここで、本実施の形態で用いた各層の材料の組み合わせの一例を示すが、必ずしもこの条件でなくとも問題ないことは言うまでもない。
【００５９】
サブコレクタ層１２：ＧａＡｓ（ｎ型）
不純物濃度：３×１０１８／ｃｍ３
膜厚：５００ｎｍ
コレクタ層２１：ＧａＡｓ（ｎ型）
不純物濃度：３×１０１６／ｃｍ３
膜厚：７００ｎｍ
コレクタ電極２２：ＡｕＧｅ／Ｎｉ／Ａｕ
膜厚：５０/５０/３００ｎｍ
ベース層２３：ＧａＡｓ（ｐ型）
不純物濃度：４×１０１９／ｃｍ３
膜厚：８０ｎｍ
エミッタ層２４：ＡｌＧａＡｓ（ｎ型）
不純物濃度：５×１０１７／ｃｍ３
膜厚：１５０ｎｍ
ベース電極２５：Ｔｉ／Ｐｔ／Ａｕ
膜厚：５０/５０/１００ｎｍ
キャップ層２６：ＩｎＧａＡｓ（ｎ型）
不純物濃度：２×１０１９／ｃｍ３
膜厚：１００ｎｍ
エミッタ電極２７：ＷＳｉ
膜厚：２００ｎｍ
絶縁膜４４：シリコン酸化膜（ＳｉＯ２）
膜厚：１０００ｎｍ
尚、サブコレクタ層１２は、コレクタ電極とオーミック接合する為不純物濃度を高くした層である。
【００６０】
ＨＢＴ２０およびダイオード３０を覆うように絶縁膜４４が形成され、各エミッタを接続する共通エミッタ配線４２が形成されている。共通エミッタ配線４２は、ダイオード３０上の絶縁膜４４に形成した開口部を介してダイオード３０のアノード電極３６と接続されている。
【００６１】
本実施形態のＨＢＴはｎｐｎ型のＨＢＴであるので、エミッタ電極２７には−の電圧が、コレクタ電極２２には＋の電圧が印加されており、ｐ型層３４には−の電圧が印加され、ｎ型層３２には＋の電圧が印加される。この結果、ダイオード３０には逆方向の電圧が印加された状態となり、配線４２とサブコレクタ層１２とは、熱的には結合し、電気的に絶縁されている。なお、配線４２の材料として、Ａｕを用いた。
【００６２】
絶縁膜４４は、シリコン酸化膜を使ったが、シリコン酸化物以外でも、シリコン窒化膜、ＳｉＯＮ膜、ＳｉＯＣ膜、アルミニウム窒化膜、ベンゾシクロブテン（ＢＣＢ）、水素化シルセスキオキサン（ＨＳＱ）膜、アルキルシルセスキオキサン（ＭＳＱ）膜、又は水素化アルキルシルセスキオキサン（ＨＯＳＰ）膜等を用いることができる。また、これらの材料を組み合わせて用い２層以上から構成される絶縁膜としても勿論良い。共通エミッタ配線４２は、エミッタ電極２７からの熱の一部を伝導する。伝導された熱の一部は、共通エミッタ配線４２と接する絶縁膜４４を介して半導体基板１０へと放散される。
【００６３】
ダイオード３０は、エミッタ電極２７から共通エミッタ配線４２を通じて伝わってきた熱を半導体基板１０へ放散する放熱手段として機能する。それ以外にも、ｎ型層３２がサブコレクタ層１２を介してＨＢＴ２０のコレクタ層２１と接続されているため、このダイオード３０は、ＨＢＴ２０のエミッタ−コレクタ間に並列接続された保護ダイオードとしても機能する。
【００６４】
ＨＢＴのコレクタ電極２２とダイオード３０のｎ型層３２とは同一電位である。本実施例の場合、コレクタ電極２２とダイオード３０のｎ型層３２との間隔は狭くてもまったく問題ないので、放熱手段となるダイオード３０を形成しても位置に対するマージンを大きくとる必要がなくチップ面積を小さくすることができる。続いて、半導体装置１の熱の伝達経路を、図３を用いて説明する。
【００６５】
図３は、半導体装置１における熱の流れを模式的に示す図である。図３に示すように、ＨＢＴ２０は、主にベース−コレクタ間接合付近の領域Ｄで熱を発生する。発生した熱は、ＨＢＴ２０から直接に半導体基板１０に放散される（矢印Ａ１参照）他、共通エミッタ配線４２を通じてダイオード３０へと伝えられる。電気的には共通エミッタ配線４２とサブコレクタ層１２とはダイオード３０により絶縁されているが、熱的には配線とサブコレクタ層１２と結合しているので、エミッタ電極２７からの熱は共通エミッタ配線４２、ダイオード３０を介し半導体基板１０に放散される（矢印Ａ２参照）。
【００６６】
尚、半導体基板１０に放熱された熱は、半導体基板１０の温度が低い裏面側に放熱され、半導体装置の裏面に設けられた放熱部材を介して半導体装置の外部に熱を放散することは言うまでもない。半導体パッケージの放熱板に半導体装置を固着する方法としては、金−シリコン、金−ゲルマニウムあるいは金−錫等の合金を用いることが多いが、これ以外の材料を用いてもよいことは言うまでもない。
【００６７】
本実施形態の場合、共通エミッタ配線４２が半導体基板１０と直接つながっていないが、厚さ１２００ｎｍのｎ型層および厚さ８０ｎｍのｐ型層を介して基板と接続されているだけであるので、半導体基板の厚さ５０μｍから見れば無視できるものであり、絶縁膜を介して接続されている従来技術に比べて効率よく熱が基板に放散されている。
【００６８】
なお、本実施の形態において放熱用ダイオードとＨＢＴ間を基板までエッチングで除去した構造でも勿論良く、これでも本発明の放熱機能は損なわれない。
【００６９】
特に本実施の形態では、ＨＢＴ２０とダイオード３０との間に絶縁膜４４が設けられており、共通エミッタ配線４２が絶縁膜４４に接触するように形成されている。このため、ＨＢＴ２０で発生した熱は、共通エミッタ配線４２から絶縁膜４４にも伝えられ（矢印Ａ３参照）、絶縁膜４４からも半導体基板１０に放熱される。これにより、半導体装置１の放熱性能が一層向上している。
【００７０】
尚、共通エミッタ配線４２をエアブリッジ配線とすると、共通エミッタ配線４２の熱が絶縁膜４４と接触することによる熱放散の効果は失われるが、ダイオード３０を介して熱放散されるので、共通エミッタ配線４２をエアブリッジ配線とすることも可能である。
【００７１】
なお、本実施の形態においては、全ての放熱手段にダイオード３０を用いているが、後述の他の放熱手段と組み合わせることも可能であることは言うまでもない。
【００７２】
絶縁膜４４として、従来のシリコン酸化膜（比誘電率３．９〜４．５）等よりも低誘電率（ｌｏｗ−Ｋ）材料を用いた場合、絶縁膜４４に発生する寄生容量を充分に低く抑えることができる。具体的には、絶縁膜４４の比誘電率は、３．０以下であることが好ましい。このような低誘電率材料としては、例えば、ＳｉＯＣ、ＢＣＢ、ＨＳＱ、ＭＳＱ及びＨＯＳＰ等が該当する。
【００７３】
絶縁膜４４として、多孔質膜（ポーラス膜）を用いた場合、低誘電率の絶縁膜４４を容易に実現することができる。このような多孔質膜とすることが可能な絶縁膜としては、例えば、ＳｉＯＣ及びＭＳＱ等が挙げられる。
【００７４】
本実施の形態では、サブコレクタ層１２は、図２の配線が形成されている領域の下に連続して形成されている例を示しているが、サブコレクタ層１２は、単位トランジスタ領域２０および、ｐｎ接合ダイオードが形成されるダイオード領域３０にのみ形成されていてもよい。本実施の形態では、半絶縁性のＧａＡｓからなる半導体基板１０上に、エピタキシャル成長法を用いて、ｎ型のＧａＡｓからなるサブコレクタ層１２、ｎ型のＧａＡｓからなるコレクタ層２１、ｐ型のＧａＡｓからなるベース層２３、ｎ型のＡｌＧａＡｓからなるエミッタ層２４およびｎ型のＩｎＧａＡｓからなるキャップ層２６をこの順にエピタキシャル成長法を用いて形成した後、デバイス構造をフォトリソグラフィー法とエッチング法を用いて形成している。
【００７５】
【００７６】
本実施の形態において、ｐｎ接合ダイオードに用いるエピタキシャル層が、基板上に形成された、サブコレクタ層１２、コレクタ層２１、ベース層２３を用いて形成することができる。従って、ｐｎ接合ダイオードに用いるエピタキシャル層を別の工程で成長する必要がない。
【００７７】
本実施の形態では、アノード電極３６をベース層２３上に形成しているが、ベース層２３と配線とがオーミック接触を形成できるのであればアノード電極３６を設けずに配線を直接ベース層２３と接触させてもよいことは言うまでもない。
【００７８】
【００７９】
（第２の実施の形態）
図４は、本発明による半導体装置の第２の実施の形態を示す断面図である。半導体装置１ａおいて半導体装置１と相違するのは、ダイオード５０の構成である。半導体装置１ａのその他の構成は、半導体装置１と同様である。ダイオード５０は、サブコレクタ層１２上に順に積層されたｎ型層５２及びショットキー電極５４により構成されるショットキー接合ダイオードであり、放熱手段及び保護ダイオードの機能を兼ね備えるものである。ｎ型層５２は、図１のｎ型層３２と同様に、ＨＢＴ２０のコレクタ層２１と同一の組成を有している。ショットキー電極５４は、共通エミッタ配線４２を介してエミッタ電極２７に接続されている。
【００８０】
ショットキー金属としては、チタン、アルミニウムまたはタンタル等の金属を用いることができる。チタンをショットキー金属として用いた場合、ショットキー電極５４の構成は、例えばＴｉ／Ｐｔ／Ａｕ電極を用いることができる。
【００８１】
本実施の形態のＨＢＴはｎｐｎ型のＨＢＴであるので、エミッタ電極２７には−の電圧が、コレクタ電極２２には＋の電圧が印加されており、ダイオード５０のショットキー電極には−の電圧が印加されている。そのため、ダイオード５０には逆方向の電圧が印加された状態となり、共通エミッタ配線４２とサブコレクタ層１２とは電気的に絶縁されている。
【００８２】
【００８３】
半導体装置１ａにおいても、ＨＢＴ２０において発生した熱は、ＨＢＴ２０から直接に半導体基板１０に放散される他、共通エミッタ配線４２を通じてダイオード５０へと伝えられ、そのダイオード５０からも半導体基板１０に放散される。これにより、半導体装置１ａは、高い放熱性能を有する。さらに、ダイオード５０が設けられているため、過大なサージ電流がＨＢＴ２０に流れるのを防止できる。これにより、静電破壊耐性に優れた半導体装置１ａが実現されている。ここで、ショットキー接合ダイオードは、ｐｎ接合ダイオードに比して、ターンオン電圧が低いため、静電破壊に対する保護ダイオードとして特に好適に機能させることができる。
【００８４】
第１および第２の実施の形態では、放熱手段としてｐｎ接合ダイオードとショットキー接合ダイオードの例を示したが、他のダイオード、例えばＰＩＮダイオード等であってもｐｎ接合ダイオードまたはショットキー接合ダイオードに換えて用いることができることは言うまでもない。
【００８５】
ｐｎ接合ダイオードとショットキー接合ダイオードは、ＨＢＴで使用する層を用いることができるので工程を増加することなくダイオードを形成することができるという効果が有る。更に、第１および第２の実施の形態における放熱手段である共通エミッタ配線４２とサブコレクタ層１２との間のダイオードはＧａＡｓ層で構成されている。このような半導体膜は、シリコン酸化膜に比べ約５０倍熱伝導度が良く、本実施形態のようにシリコン酸化膜のような絶縁膜を介さずに配線からの熱を基板に拡散させることができるので効果的に熱を半導体基板に伝達させることができる。
【００８６】
（第３の実施の形態）
図５は、本発明による半導体装置の第３の実施の形態を示す断面図である。また、図６は、本発明による半導体装置の第３の実施の形態を示す平面図である。半導体装置２において、半導体基板１０上には、複数のＨＢＴ２０と複数の放熱手段６０とが１次元的に交互に配置されている。ＨＢＴ２０の構成は、図１に示すものと同様である。
【００８７】
放熱手段６０は、サブコレクタ層１２上に形成された金属膜６２、及び金属膜６２上の絶縁膜４４により構成されている。この絶縁膜４４は、図１に示すものと同様のものである。つまり、絶縁膜４４のうち金属膜６２上に設けられた部分が、放熱手段６０の一部として機能している。放熱手段６０の絶縁膜４４は、共通エミッタ配線４２を介してＨＢＴ２０のエミッタ電極２７に接続されている。換言すれば、金属膜６２と共通エミッタ配線４２との間に絶縁膜４４が介在し、ＭＩＭ容量（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ  Ｃａｐａｃｉｔｏｒ）が形成されている。これにより、金属膜６２と共通エミッタ配線４２とは、絶縁膜４４を介して熱的に結合されているが、電気的には絶縁された状態となっている。なお、金属膜６２の厚さは、例えば４００ｎｍである。また、金属膜６２上の絶縁膜４４の厚さは、例えば４００ｎｍである。なおこの絶縁膜の厚さは熱及びＲＦ的な観点から設計されるものである。
【００８８】
また、図６に示すように、半導体基板１０上の放熱手段６０が設けられた領域において、比較的中央部に位置する金属膜６２は、比較的端部に位置する金属膜６２に比して、サブコレクタ層１２との接触面積が大きくなっている。具体的には、ＨＢＴ２０の配列方向に沿って、両端部から中央部に向かうに連れて、金属膜６２の面積が徐々に大きくなっている。本実施の形態では、ＨＢＴ２０の配列方向の長さを変えることにより、各金属膜６２の面積を変えている。各金属膜６２のサイズの一例を示すと、最も中央部に近い金属膜６２ａが１５μｍ×２０μｍ、次に中央部に近い金属膜６２ｂが１０μｍ×２０μｍ、最も端部に近い金属膜６２ｃが５μｍ×２０μｍである。
【００８９】
続いて、半導体装置２の効果を説明する。半導体装置２においては、ＨＢＴ２０において発生した熱は、ＨＢＴ２０から直接に半導体基板１０に放散される他、共通エミッタ配線４２を通じて放熱手段６０へと伝えられ、その放熱手段６０からも半導体基板１０に放散される。これにより、半導体装置２は、高い放熱性能を有する。しかも、上述した図１４に記載の半導体装置のようにバイアホールを通じて放熱する場合とは異なり、チップ面積の増大を抑制することができる。以上のように、チップ面積の増大を抑制しつつ充分に高い放熱性能を有する半導体装置２が実現されている。
【００９０】
さらに、半導体基板１０上に複数設けられた放熱手段６０は、比較的中央部に位置するものの方が、比較的端部に位置するものよりもサブコレクタ層１２との接触面積が大きくなっている。これにより、熱干渉の影響により特に高温になる中央部のＨＢＴ２０からの放熱効率を高めることができるため、複数のＨＢＴ間における温度の均一化および電流密度の均一化を図ることができる。したがって、ＨＢＴ２０の性能の劣化が抑制され、信頼性に優れた半導体装置２が実現されている。なお、本実施の形態においては、金属膜及び絶縁膜からなる放熱手段を用いたが、他の放熱手段を用いてもよい。例えば、図１又は図４で説明したようなダイオードを用いてもよく、その場合にも上述の効果が奏される。
【００９１】
尚、本実施の形態においても、第１の実施の形態あるいは第２の実施の形態と同様に容量素子を形成する領域と単位トランジスタを形成する領域のサブコレクタ層１２を離間することができることは言うまでもない。
【００９２】
また、金属膜６２と共通エミッタ配線４２との間に絶縁膜４４を介在させることにより、容易な構成で、ＨＢＴ２０のエミッタ−コレクタ間のショートを防止している。これに対して、絶縁膜４４を介在させることなく、サブコレクタ層１２上の金属膜６２と共通エミッタ配線４２とを電気的に接続させた場合には、エミッタ−コレクタ間を絶縁するために、
１．サブコレクタ層１２にイオン注入して絶縁領域を設ける。
２．サブコレクタ層１２を除去する。
必要がある。
【００９３】
サブコレクタ層１２にイオン注入して絶縁領域を設ける場合も、サブコレクタ層１２を除去する場合も、金属膜がサブコレクタ層と接することがない様に、金属膜の寸法に対し、絶縁領域あるいはサブコレクタ層の除去面積を大きくする必要があり、マルチフィンガータイプ、すなわち単位トランジスタをｎ×ｍ行列状に配置する場合、チップの面積が大きくなるので、本実施例の構造の方が面積的に有利である。
【００９４】
本実施の形態においては、配線４２とベース電極・コレクタ電極とを絶縁する絶縁膜４４の一部を、放熱手段６０の絶縁膜として用いているため、半導体装置２の製造工程を増加することがない。なお、放熱手段６０の絶縁膜の厚さは、先に例示した４００ｎｍに限られず、金属膜６２と共通エミッタ配線４２とが電気的に絶縁しつつ熱的に結合し得る厚さであれば、任意である。この厚さは、好ましくは１０〜５０００ｎｍ、より好ましくは５０〜１０００ｎｍ、さらに好ましくは１００〜５００ｎｍとされる。
【００９５】
なお、本実施の形態においては、共通エミッタ配線４２から絶縁膜４４を介して金属膜６２に熱を放散させているが、このような絶縁膜４４を介した放熱は、必ずしも金属膜６２上だけでなく、半導体基板１０（或いはサブコレクタ層１２）上に直接行うこともできる。すなわち、図７に示すように、共通エミッタ配線４２を半導体基板１０上の放熱手段６２ａ、６２ｂ、６２ｃが形成されている領域で、ＨＢＴ２０の配列方向と直交する方向に延在させた延在配線４２ａとしている。ＨＢＴ２０で発生した熱は、放熱手段６２ａ、６２ｂ、６２ｃに共通エミッタ配線４２を介して放散され、更に、配列方向と直交する方向に延在する配線４２ａにも拡散する。延在配線４２ａの熱は、延在配線４２ａと接触する絶縁膜４４を介して半導体基板１０に拡散される。
【００９６】
つまり、共通エミッタ配線４２に拡散された熱は、延在配線４２ａの面積を広くすることで半導体基板１０に熱を拡散することができる。延在配線４２ａの端部を広げる、あるいは図７に示すようにパッド電極７４と接続することもでき、この場合、配線４２ａの面積が広がり半導体装置１の熱抵抗を一層低減させることができる。尚、図７では、サブコレクタ層１２は、第１および第２の実施の形態と同様に、配線下の略単位トランジスタが形成されている領域にのみに形成されているが、延在配線４２ａの下にも延在するように形成してもよいことは言うまでもない。
【００９７】
（第４の実施の形態）
図８は、本発明による半導体装置の第４の実施の形態を示す平面図である。半導体装置２ａにおいては、半導体装置２と同様に、複数のＨＢＴ２０と複数の放熱手段６０とが１次元的に交互に配置されているとともに、半導体基板１０上の放熱手段６０が設けられた領域で、比較的中央部に位置する金属膜６２ａは、比較的端部に位置する金属膜６２ｂ、６２ｃに比して、サブコレクタ層１２との接触面積が大きくなっている（幅は同一であるが長さが異なっている）。本実施の形態においては、ＨＢＴ２０の配列方向に直交する方向の長さを変えることにより各金属膜６２の面積を変えている点で、半導体装置２と相違している。
【００９８】
図８では、サブコレクタ層１２と金属膜６２ａ、６２ｂ、６２ｃが接続されるように、サブコレクタ層１２を金属膜６２ａ、６２ｂ、６２ｃが連続して配置された方向に対し直交する方向に延在させている。
【００９９】
図８の場合、配線の中央部の放熱手段となる金属膜の面積は端部に比べ中央部で大きくなっているが、単位トランジスタ間の間隔は同じ間隔である。尚、本実施の形態においても前述の実施の形態の放熱手段の構造を用いることができることは言うまでもなく、更に、第１および第２の実施の形態のｐｎ接合ダイオードあるいはショットキー接合ダイオードを、後述の図８のように、延在配線４２ａの下にも延在するように形成してもよいことは言うまでもない。
【０１００】
上記構成の半導体装置２ａにおいても、半導体装置２と同様に、高い放熱性能を実現するとともに、複数のＨＢＴ間における温度の均一化および電流密度の均一化を図ることができる。
【０１０１】
（第５の実施の形態）
図９は、本発明による半導体装置の第５の実施の形態を示す平面図である。半導体装置２ｂにおいては、半導体装置２と同様に、複数の単位トランジスタとなるＨＢＴ２０と複数の放熱手段６０とが１次元的に交互に配置されているとともに、半導体基板１０上の放熱手段６０が設けられた領域において、比較的中央部に位置する金属膜６２は、比較的端部に位置する金属膜６２に比して、サブコレクタ層１２との接触面積が大きくなっている。本実施の形態においては、各金属膜６２の面積を、幅（ＨＢＴ２０の配列方向）及び長さ（前記配列方向と直交する方向）を共に変えることにより変えている点で、何れか一方だけを変えている半導体装置２及び半導体装置２ａと相違している。尚、本実施の形態においても前述の実施の形態と同様に変形が行えることは言うまでもない。
【０１０２】
上記構成の半導体装置２ｂにおいても、半導体装置２と同様に、高い放熱性能を実現するとともに、複数のＨＢＴ間における温度の均一化および電流密度の均一化を図ることができる。
【０１０３】
本発明による半導体装置は、上述の実施の形態に示したものに限られず、様々な変形が可能である。例えば、上記実施の形態では、全てのＨＢＴ２０についてその両脇に放熱手段が配される構成を示したが、図１０に示すように、ｎ（≧２）個のＨＢＴを一単位として、各単位の両脇に放熱手段６０を配してもよい。換言すれば、ＨＢＴ２０の配列方向に沿って、ＨＢＴｎ個おきに放熱手段６０を設けてもよい。中心となるＨＢＴから順に１個、２個・・おきに放熱手段を設けてもよく、この例示以外の配置も行えることは言うまでもない。
【０１０４】
図１０の例では、ｎ＝２であり、この場合もＨＢＴ２０それぞれの近傍に、放熱手段６０が配置されていると言える。なお、図１０において、放熱手段６０は、図６等に示したように面積が相異なっていてもよく、同じ面積であってもよい。
【０１０５】
また、上記実施の形態では、隣り合う２つのＨＢＴ２０の間に加えて、ＨＢＴ２０の配列方向の両端にも放熱手段を設ける構成を示したが、図１１に示すように、ＨＢＴ２０の配列方向の両端には放熱手段を設けない構成としてもよい。
【０１０６】
ＨＢＴ２０の配列方向に沿って、共通エミッタ配線４２の下に放熱手段が設けられる構成を示したが、図１２に示すように、ＨＢＴ２０の配列方向の紙面上側及び／または下側、すなわち、配列方向と直交する方向の少なくとも一方に配線４２を延在させ、その下に放熱手段６０を設けてもよい。図１２に示す例では、配列方向の下側一方にのみ放熱手段を設けている。尚、本実施の形態においても前述の実施の形態と同様に変形が行えることは言うまでもない。
【０１０７】
ＨＢＴ２０の数が３つ又は４つの場合を示したが、ＨＢＴ２０の数は、これらの値に限らず、いくつであってもよい。
【０１０８】
【０１０９】
エミッタ／ベース／コレクタの組み合わせがＡｌＧａＡｓ／ＧａＡｓ／ＧａＡｓであるＨＢＴ２０を示したが、ＩｎＧａＰ／ＧａＡｓ／ＧａＡｓ、ＩｎＰ／ＩｎＧａＡｓ／ＩｎＧａＡｓ、ＩｎＰ／ＩｎＧａＡｓ／ＩｎＰ等の他のＧａＡｓ系及びＩｎＰ系ＨＢＴや、Ｓｉ／ＳｉＧｅ／Ｓｉ、ＳｉＣ／ＳｉＧｅ／Ｓｉ、ＳｉＣ／Ｓｉ／Ｓｉ等のＳｉ系ＨＢＴ等であってもよい。
【０１１０】
半導体基板１０としてＧａＡｓ基板を示したが、ＩｎＰ等の他の化合物半導体基板、絶縁体基板、Ｓｉ基板、ＳＯＩ基板又はＳＯＳ基板等であってもよい。
【０１１１】
また、上記実施の形態において、ＨＢＴ２０のエミッタ電極２７を接地するため、半導体基板１０にバイアホールを形成し、該バイアホールを金属で埋め込んでも良い。バイアホール製造方法は従来技術等に記載される通常のメッキ法を用いて裏面の金属層を形成する際に埋め込むことができるが、メッキの厚さをバイアホールの開口径の１／２未満の厚さにすれば、バイアホールの側壁に形成される金属（通常、金が用いられる）でバイアホールを完全に埋めこむことがないので半導体基板にかかる応力を低減することができる。メッキの厚さは、放熱の観点からはバイアホールが完全に埋め込まれる厚さであるほうが良いが、半導体装置に応力が加わらない範囲でできるだけ厚いことが好ましく、バイアホールの開口径の１／１０以上の厚さであることがより好ましく、バイアホールの開口径の１／５以上の厚さであることが更に好ましい。
【０１１２】
バイアホールは、例えば、図１３に示すように、ＨＢＴ２０の配列方向の両端部に形成してもよい。この場合、エミッタ電極２７は、共通エミッタ配線４２及びバイアホール用のパッド電極８２を介してバイアホール８０と電気的に接続される。
【０１１３】
上記実施の形態では、個々のＨＢＴとして、いわゆるダブルベース／シングルエミッタという構成を示したが、その他の構成であってもよい。例えば、図１６（ａ）に示すシングルベース／ダブルエミッタでもよく、図１６（ｂ）に示すトリプルベース／ダブルエミッタでもよい。
【０１１４】
（第６の実施の形態）
図１７（ａ）は、本実施の形態のレイアウトを示す平面図で、本実施の形態では、説明を簡略化するために、ＦＥＴとしてＭＥＳＦＥＴを用いて説明する。図１７（ｂ）は、図１７（ａ）のＩ−Ｉの断面を断面図である。
【０１１５】
図１７（ａ）では、半導体基板９６上に形成されたＭＥＳＦＥＴの電極が示されている。ゲート電極９０は、一端で共通電極に接続し、その両側にドレイン電極９１とソース電極９２とが形成されている。ＭＥＳＦＥＴの場合は、連続してソース・ドレインおよびゲート電極が形成されているが、点線Ｂで囲われた部分で単位トランジスタが形成されている。
【０１１６】
図１７（ａ）では、ソース電極９２とドレイン電極９１とがトランジスタ列の中央部に位置する電極の面積が大きく、トランジスタ列の端部に行くに従って面積が小さくなっている。従来の全ての電極の面積が同じ場合と異なり、トランジスタ列の中央部の電極面積を端部の電極面積よりも広く形成してあるので、ＦＥＴの活性領域の温度が、トランジスタ列中央部で端部よりも高くなることがなくなる。
【０１１７】
ソース電極９２あるいはドレイン電極９１のうち一方の電極のトランジスタ列の中央部の電極面積が、トランジスタ列の端部の電極面積よりも狭い場合でも同様の効果を持つことはいうまでもない。
【０１１８】
図１７（ｂ）では、半導体基板９６上に活性層９５が形成され、さらにその上にゲート電極９０、ソース電極９２およびドレイン電極９１が形成され、ゲート電極９０、ソース電極９２およびドレイン電極９１を覆うように形成されたシリコン酸化膜からなる絶縁膜９３のソース電極９２上に形成された開口を介してソース電極が配線９４を介して連続して接続されている。
【０１１９】
ソース電極９２間が配線９４を介して接続されているために、熱の伝導性が改善される。その結果、ソース電極９２が配線９４を介して接続されていない場合と比べ、発熱部Ｃからの熱の放散が改善される。
【０１２０】
尚、エピタキシャル層は模式的に記載したために簡略化しているが、ＭＥＳＦＥＴの場合、エピタキシャル層は、半導体基板側から、バッファ層、チャネル層、及びコンタクト層の順に形成されている。
【０１２１】
ゲート電極は、アクティブ層上に、ソース電極およびドレイン電極はコンタクト層上に形成されている。
【０１２２】
ＨＥＭＴの場合、半導体基板から順に、バッファ層、チャネル層、電子供給層が形成され、電子供給層上にはゲート電極が形成されている。さらに電子供給層上には２層のキャップ層が形成され、上層のキャップ層は下層のキャップ層の不純物濃度よりも高い不純物濃度となっている。
【０１２３】
キャップ層は、ゲート電極部分が一部エッチングで除去されたリセス構造であることが多い。キャップ層上に、ソース電極およびドレイン電極がそれぞれ形成されている。
【０１２４】
ゲート長、ゲート・ソース間隔、ゲート・ドレイン間隔は、例えばそれぞれ０．７μｍ、１．０μｍ、１．５μｍとすることができる。
【０１２５】
【０１２６】
また、本実施例において、ソース電極を２以上に分割してゲート電極に近いほうを吸熱用とし、遠い電極を放熱用としても良い。この場合、放熱用電極はショットキー電極であっても勿論良い。
【０１２７】
尚、本発明は上述の実施の形態以外に、本発明の技術思想内で種々の変形が可能であることは言うまでもない。
【図面の簡単な説明】
【０１２８】
【図１】本発明による半導体装置の第１の実施の形態を示す模式的断面図である。
【図２】本発明による半導体装置の第１の実施の形態を示す模式的平面図である。
【図３】半導体装置１の効果を説明するための図である。
【図４】本発明による半導体装置の第２の実施の形態を示す模式的断面図である。
【図５】本発明による半導体装置の第３の実施の形態を示す模式的断面図である。
【図６】本発明による半導体装置の第３の実施の形態を示す模式的平面図である。
【図７】半導体装置２の変形例を説明するための模式的平面図である。
【図８】本発明による半導体装置の第４の実施の形態を示す模式的平面図である。
【図９】本発明による半導体装置の第５の実施の形態を示す模式的平面図である。
【図１０】実施の形態に係る半導体装置の変形例を説明するための模式的平面図である。
【図１１】実施の形態に係る半導体装置の変形例を説明するための模式的平面図である。
【図１２】実施の形態に係る半導体装置の変形例を説明するための模式的平面図である。
【図１３】実施の形態に係る半導体装置におけるバイアホールの配置例を説明するための模式的平面図である。
【図１４】従来の半導体装置を示す模式的断面図である。
【図１５】従来の半導体装置を示す模式的断面図である。
【図１６】実施の形態に係る半導体装置の変形例を説明するための模式的平面図である。
【図１７】第６の実施の形態を示す模式的平面図および模式的断面図である。
【図１８】絶縁領域の間隔とリーク電流の関係を示す図である。
【符号の説明】
【０１２９】
１    半導体装置
１ａ  半導体装置
２    半導体装置
２ａ  半導体装置
２ｂ  半導体装置
１０    半導体基板
１２    サブコレクタ層
２０      ＨＢＴ
２１    コレクタ層
２２    コレクタ電極
２３    ベース層
２４    エミッタ層
２５    ベース電極
２６    キャップ層
２７    エミッタ電極
３０    ダイオード
３２    ｎ型層
３４    ｐ型層
３６    アノード電極
４２    配線
４４    絶縁膜
５０    ダイオード
５２    ｎ型層
５４    ショットキー電極
６０    放熱手段
６２    金属膜
６２ａ  金属膜
６２ｂ  金属膜
６２ｃ  金属膜
７４    パッド電極
８０    バイアホール
８２    パッド電極
９０  ゲート電極
９１  ドレイン電極
９２  ソース電極
９３  絶縁膜
９４  配線
９５  活性層
９６  半導体基板
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2005096365.tif 000020
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2005096365.tif 000021
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2005096365.tif 000022
【国際調査報告】
2005096365.tif 000023
2005096365.tif 000024
2005096365.tif 000025
2005096365.tif 000026