(57)【要約】  半導体集積回路は、制御回路（７）と、クロック信号に同期動作する複数の回路モジュール（２，３，４）とを有し、パワーオンリセット後に回路モジュールへの動作電源の供給を維持したまま回路モジュール内へのクロック信号（ＣＬＫ）の供給動作を停止するクロック供給停止モードの設定が可能にされ、前記制御回路は前記クロック供給停止モードを解除するとき複数の回路モジュール間で内部へのクロック供給動作の開始タイミングをずらす制御が可能にされる。前記クロック供給停止モードを解除するとき複数の回路モジュール間で内部へのクロック供給動作の開始タイミングをずらすことにより、回路モジュールで発生する突入電流の大きさが抑えられ、これにより、電源電圧が大きく降下する事態の発生を抑制することができる。【特許請求の範囲】
【請求項１】
制御回路と、クロック信号に同期動作する複数の回路モジュールとを有し、パワーオンリセット後に回路モジュールへの動作電源の供給を維持したまま回路モジュール内へのクロック信号の供給動作を停止するクロック供給停止モードの設定が可能にされる半導体集積回路であって、
前記制御回路は前記クロック供給停止モードを解除するとき複数の回路モジュール間で内部へのクロック供給開始タイミングをずらす制御が可能にされる半導体集積回路。
【請求項２】
前記クロック供給開始タイミングをずらす制御に用いる制御データが設定されるレジスタを有し、前記レジスタの設定値はクロック供給開始タイミングのずれ量を指定する請求項１記載の半導体集積回路。
【請求項３】
前記複数の回路モジュールの一つとして中央処理装置を有し、前記中央処理装置は前記レジスタに対する書き込みアクセス可能である請求項２記載の半導体集積回路。
【請求項４】
前記クロック供給停止モードの設定は前記中央処理装置が指示し、前記クロック供給停止モードの解除は半導体集積回路の外部から供給される外部信号によって指示される請求項３記載の半導体集積回路。
【請求項５】
前記外部信号は割り込み要求信号である請求項４記載の半導体集積回路。
【請求項６】
外部電源電圧を降圧して内部電源電圧を生成する降圧回路を有し、前記複数の回路モジュールは動作電源として前記降圧回路から出力される内部電源電圧を用いる請求項１記載の半導体集積回路。
【請求項７】
制御回路と、クロック信号に同期動作する複数の回路モジュールとを有し、パワーオンリセット後に前記複数の回路モジュールへの動作電源の供給を維持したまま回路モジュール内へのクロック信号の供給を停止するクロック供給停止モードの設定が可能にされる半導体集積回路であって、
前記制御回路は、前記複数の回路モジュールのうち所定の一の回路モジュールから前記クロック供給停止モードを設定する指示を受けて前記一の回路モジュール及び他の回路モジュール内へのクロック供給動作を停止させ、前記クロック供給停止モードを解除するときの複数の回路モジュール間で内部へのクロック供給開始タイミングをずらす制御が可能にされる半導体集積回路。
【請求項８】
前記所定の一の回路モジュールは中央処理装置であり、
前記制御回路は前記クロック供給停止モードを解除する指示が半導体集積回路の外部から与えられる請求項７記載の半導体集積回路。
【請求項９】
前記制御回路は、前記中央処理装置によって書き込みアクセス可能にされるレジスタを有し、前記レジスタに設定されるデータは前記クロック供給停止モードを解除するとき複数の回路モジュールの間でずらされるクロック供給動作の開始タイミングのずれ量を規定する請求項８記載の半導体集積回路。
【請求項１０】
外部電源電圧を降圧して内部電源電圧を生成する降圧回路を有し、前記複数の回路モジュールは動作電源として前記降圧回路から出力される内部電源電圧を用いる請求項９記載の半導体集積回路。
【請求項１１】
前記中央処理装置は書き換え可能な複数のレジスタを有し、前記クロック供給停止モード時とは前記複数のレジスタに格納されたデータを保持可能なモードである請求項１０記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路のクロック制御に関し、例えばパワーオンリセット後に回路モジュールへの動作電源の供給を維持したまま回路モジュール内のクロック同期動作を停止するクロック供給停止モード（例えば低消費電力モードと称される）の設定が可能にされるデータプロセッサに適用して有効な技術に関する。
【背景技術】
【０００２】
特許文献１には、半導体集積回路のブロック毎に位相の異なるクロック信号を供給することで同時変化の割合を減らして瞬時電力消費量を低減し、輻射ノイズによる動作の不具合を抑制する技術が記載される。【０００３】
特許文献２には、複数のコンピュータ装置に対するシステムの電源投入に関し、装置毎にカウンタを設け、コンピュータ装置の固有の製造番号に基づいて相違するカウント目標値を設定し、カウント値が目標値に達するタイミングの相違に基づいてコンピュータ装置に対する電源投入時間をずらして突入電流を減らすことが記載される。【０００４】
【特許文献１】特開２００２−３６６２５０号公報
【特許文献２】特開平７−２５３８３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者は、パワーオンリセット後の低消費電力モードから通常モードに復帰するときの動作電源の不所望な低下について検討した。低消費電力モードでは回路モジュールには動作電源が供給されているから、回路モジュール内の組み合わせ回路や順序回路における記憶ノードは低消費電力モードが設定されたときの状態をスタティックに保持することができる。低消費電力モードが解除されれば、中断された動作を途中から再開することができる。したがって、低消費電力モードが設定されているとき回路モジュール内で保持されているレジスタ情報などの記憶情報が破壊されれば、低消費電力モードが解除された後に誤動作を免れない。本発明者は、低消費電力モードを解除するとき、一度に多くの回路モジュールに同じタイミングでクロックの供給を再開すると突入電流を生じ、動作電源電圧が許容電圧以下になって、前記レジスタ情報などの記憶情報が不所望に破壊される虞のあることを見出した。このデータ破壊の問題は内部情報を保持したままでクロック同期動作を停止する低消費電力モードにおける固有の課題である。しかも、そのような電圧低下は、電力容量の小さな電源を用いる場合に顕在化される。今日、低消費電力や動作速度の高速化の観点より、外部電源を内蔵される降圧回路で降圧して内部回路を低電圧動作させるようにした半導体集積回路が提供されており、そのような降圧回路による電流供給能力には限りがあり、外部電源を直接用いる場合よりもそのような低消費電力モードから復帰するときのデータ破壊の可能性が高いことが明らかになった。【０００６】
本発明の目的は、回路モジュールで保持されて内部情報がクロック供給停止モードからの復帰に際して不所望に破壊される事態を抑制することができる半導体集積回路を提供することにある。【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。【０００９】
〔１〕半導体集積回路は、制御回路と、クロック信号に同期動作するその他の回路モジュールとを有し、パワーオンリセット後に回路モジュールへの動作電源の供給を維持したまま回路モジュール内へのクロック信号の供給動作を停止するクロック供給停止モードの設定が可能にされ、前記制御回路は前記クロック供給停止モードを解除するとき複数の回路モジュール間で内部へのクロック供給動作の開始タイミングをずらす制御が可能にされる。【００１０】
前記クロック供給停止モードを解除するとき複数の回路モジュール間で内部へのクロック供給動作の開始タイミングをずらすことにより、回路モジュールで発生する突入電流の大きさが抑えられ、これにより、電源電圧が大きく降下する事態の発生を抑制することができる。【００１１】
本発明の具体的形態として、前記開始タイミングをずらす制御に用いる制御データが設定されるレジスタを有する。前記レジスタの設定値は開始タイミングのずれ量を指定する。半導体集積回路に利用する電源電圧やクロック周波数の相違に対して前記ずれ量を最適化するのが容易になる。【００１２】
本発明の別の具体的形態として、前記回路モジュールの一つとして中央処理装置を有し、前記中央処理装置は前記レジスタに対する書き込みアクセス可能である。【００１３】
本発明の更に別の具体的形態として、前記クロック供給停止モードの設定は前記中央処理装置が指示し、前記クロック供給停止モードの解除は半導体集積回路の外部から供給される外部信号によって指示される。前記外部信号は例えば割り込み要求信号である。【００１４】
本発明の更に別の具体的形態として、外部電源電圧を降圧して内部電源電圧を生成する降圧回路を有し、前記回路モジュールは動作電源として前記降圧回路から出力される内部電源電圧を用いる。【００１５】
〔２〕半導体集積回路は、制御回路と、クロック信号に同期動作するその他の回路モジュールとを有し、パワーオンリセット後に回路モジュールへの動作電源の供給を維持したまま回路モジュール内へのクロック信号の供給動作を停止するクロック供給停止モードの設定が可能にされる、前記制御回路は、所定の一の回路モジュールから前記クロック供給停止モードを設定する指示を受けて前記一の回路モジュール及び他の回路モジュール内へのクロック供給動作を停止させ、前記クロック供給停止モードを解除するとき複数の回路モジュール間で内部へのクロック供給動作の開始タイミングをずらす制御が可能にされる。【００１６】
前記クロック供給停止モードを解除するとき複数の回路モジュール間で内部へのクロック供給動作の開始タイミングをずらすことにより、回路モジュールで発生する突入電流の大きさが抑えられ、これにより、電源電圧が大きく降下する事態の発生を抑制することができる。【００１７】
本発明の具体的形態として、前記所定の一の回路モジュールは中央処理装置であり、前記制御回路は前記クロック供給停止モードを解除する指示が半導体集積回路の外部から与えられる。【００１８】
本発明の更に具体的形態として、前記制御回路は、前記中央処理装置によって書き込みアクセス可能にされるレジスタを有し、前記レジスタに設定されるデータは前記クロック供給停止モードを解除するとき複数の回路モジュールの間でずらされるクロック供給動作の開始タイミングのずれ量を規定する。【００１９】
本発明の更に具体的形態として、外部電源電圧を降圧して内部電源電圧を生成する降圧回路を有し、前記回路モジュールは動作電源として前記降圧回路から出力される内部電源電圧を用いる。
【発明の効果】
【００２０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。【００２１】
すなわち、クロック同期停止モードからの復帰に際して回路モジュールで保持されている内部情報が不所望に破壊される事態を抑制することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明に係る半導体集積回路の一例に係るデータプロセッサのブロック図である。
【図２】低消費電力制御回路の一例を示すブロック図である。
【図３】低消費電力モードを解除するときの動作を示すタイミングチャートである。
【図４】低消費電力モードから復帰するとき回路モジュールに対するクロック供給を全ての回路モジュールに対して一斉に行うようにした比較例に係るデータプロセッサのブロック図である。
【図５】図４の比較例に係るデータプロセッサにおける低消費電力制御回路の一例を示すブロック図である。
【図６】図４の比較例に係るデータプロセッサにおける低消費電力モードを解除するときの動作を示すタイミングチャートである。
【符号の説明】
【００２３】
１  データプロセッサ
２  中央処理装置
３  入出力回路モジュール
４  メモリモジュール
５  クロックパルスジェネレータ
６  降圧回路
７  低消費電力制御回路
φＯＳＣ  発振制御信号
φＳＰＬＡ、φＳＰＬＢ、φＳＰＬＣ  クロック供給イネーブル信号
ＣＬＫ  クロック信号
φＰＤＳ  低消費電力制御信号
ＡＣＴ  外部信号
１０  ロジック回路
１１  フリップフロップ
１２  カウンタ
１３  分周回路
１４〜１６  レジスタ
１７〜１９  比較回路
２０〜２２  フリップフロップ
φＭＣＨＡ〜φＭＣＨＣ  検出信号
【発明を実施するための最良の形態】
【００２４】
図１には本発明に係る半導体集積回路の一例としてデータプロセッサが示される。同図に示されるデータプロセッサは、特に制限されないが、単結晶シリコンのような１個の半導体基板にＣＭＯＳ集積回路製造技術によって形成される。【００２５】
データプロセッサ(ＭＰＵ)１は、中央処理装置（ＣＰＵ）２、代表的に示された入出力回路モジュール（ＭＤＬＡ）３、代表的に示されたメモリモジュール（ＭＤＬＢ）４、クロックパルスジェネレータ（ＣＰＧ）５、降圧回路（ＳＤＣ）６、及び低消費電力制御回路（ＰＤＣＭ）７を有する。前記中央処理装置２は、命令実行手順や命令の解読を行う命令制御部と、命令解読結果に従ってアドレス演算やデータ演算などを行って命令を実行する命令実行部とから成る。降圧回路６は外部電源電圧ＶＤＤを降圧して内部電源電圧ｖｄｄを生成する。データプロセッサ１の内部回路は、直接外部電源電圧ＶＤＤを動作電源とする第１回路、内部電源電圧を動作電源とする第２回路、及び双方を動作電源とする第３回路から構成される。例えばＣＰＵ２及びメモリモジュール４は第２回路から構成される。例えば入出力回路モジュール３では、外部とインタフェースされるバッファが第１回路で構成され、入出力制御などを行うロジック部やデータラッチなどが第２回路で構成され、第１回路と第２回路を接続するレベルシフト回路が第３回路で構成される。【００２６】
低消費電力制御回路７は発振制御信号φＯＳＣ、クロック供給イネーブル信号φＳＰＬＡ、φＳＰＬＢ、及びφＳＰＬＣを出力する。クロックパルスジェネレータ５は発振制御信号φＯＳＣのハイレベルに応答して発振動作を開始し、クロック信号ＣＬＫを出力する。クロック供給イネーブル信号φＳＰＬＡがハイレベルにされることにより入出力回路モジュール３はクロック信号ＣＬＫが内部に供給可能にされ、クロック信号ＣＬＫに同期動作可能になる。クロック供給イネーブル信号φＳＰＬＢがハイレベルにされることによりメモリモジュール４はクロック信号ＣＬＫが内部に供給可能にされ、クロック信号ＣＬＫに同期動作可能になる。クロック供給イネーブル信号φＳＰＬＣがハイレベルにされることによりＣＰＵ２はクロック信号ＣＬＫが内部に供給可能にされ、クロック信号ＣＬＫに同期動作可能になる。ＣＰＵ２は所定命令の実行、所定レジスタへのビットの設定、割り込みなどによって低消費電力モードへの遷移ルーチンを実行することによって、低消費電力制御信号φＰＤＳをハイレベルにアサートする。これを受ける低消費電力制御回路７は入出力回路モジュール（ＭＤＬＡ）３、メモリモジュール（ＭＤＬＢ）４、及びＣＰＵ２へのクロック信号ＣＬＫの供給を停止して、データプロセッサ１に低消費電力モードが設定される。低消費電力モードにおいて、入出力回路モジュール（ＭＤＬＡ）３、メモリモジュール（ＭＤＬＢ）４、及びＣＰＵ２などの内部回路には動作電源の供給が維持されている。低消費電力モードはパワーオンリセット後に設定可能な動作モードとされる。【００２７】
外部信号ＡＣＴによって低消費電力モードの解除が指示されると、低消費電力制御回路７はクロック供給イネーブル信号φＳＰＬＡ、φＳＰＬＢ，φＳＰＬＣのイネーブルタイミングをずらして、入出力回路モジュール３、メモリモジュール４、及びＣＰＵ２内部へのクロック信号ＣＬＫの供給開始タイミングをずらす制御が可能にされる。外部信号ＡＣＴは例えばＮＭＩ（ノン・マスカブル・インタラプト）のような割り込み信号であり、上述のように低消費電力モードが解除されると、クロック同期動作可能になったＣＰＵ２はその割り込み信号に対応する割り込み処理の実行に遷移する。【００２８】
図２は低消費電力制御回路７の論理構成が例示される。ロジック回路（ＣＮＴ）１０は低消費電力制御信号φＰＤＳ、代表的に示された外部信号ＡＣＴ、そして図示を省略するパワーオンリセット信号が入力され、それら入力に応じて制御信号φＲＳＴ、φＳＥＴを出力する。制御信号φＲＳＴはフリップフロップ（ＦＦ）１１、２０〜２２のリセット端子（Ｒ）に、制御信号φＳＥＴはフリップフロップ１１のセット端子（Ｓ）に供給される。フリップフロップ１１の出力は前記発振制御信号φＯＳＣとして利用される。図示を省略するパワーオンリセット信号によるリセット指示、或いは外部信号ＡＣＴによる低消費電力解除の指示があると、ロジック回路１０は制御信号φＳＥＴにてフリップフロップ１１をセットして発振制御信号φＯＳＣをハイレベルとして、クロックパルスジェネレータ５に発振動作を開始させる。低消費電力制御信号φＰＤＳによって低消費電力モードが指示されたときロジック回路１０は制御信号φＲＳＴにてフリップフロップ１１をリセットして発振制御信号φＯＳＣをローレベルとして、クロックパルスジェネレータ５に発振動作を停止させる。【００２９】
カウンタ(ＣＵＮＴ)１２は発振制御信号φＯＳＣのハイレベルへの変化に応答して分周回路（ＤＩＶ）１３からの分周クロックをカウントアップ信号φＵＰとして計数する。カウンタ１２の計数値ＮＭＢがレジスタ（ＲＥＧＡ）１４の設定値に到達したかを検出する比較回路（ＣＭＰＡ）１７が設けられ、比較回路１７の検出信号φＭＣＨＡをセット端子（Ｓ）に受け、制御信号φＲＳＴをリセット端子（Ｒ）に受け、クロック供給イネーブル信号φＳＰＬＡを出力するフリップフロップ（ＦＦ）２０が設けられる。制御信号φＲＳＴのハイレベルにてフリップフロップ(ＦＦ)２０はリセットされ、クロック供給イネーブル信号φＳＰＬＡはローレベルにネゲートされるのでＭＤＬＡ３の内部へのクロック供給は遮断される。この後、発振制御信号φＯＳＣのハイレベル変化に同期して開始された計数動作の計数値ＮＭＢがレジスタ１４の値に到達して初めてフリップフロップ２０がセットされ、クロック供給イネーブル信号φＳＰＬＡがハイレベルにアサートされるのでＭＤＬＡ３の内部へのクロック供給が開始される。【００３０】
同様に、カウンタ１２の計数値ＮＭＢがレジスタ（ＲＥＧＢ）１５の設定値に到達したかを検出する比較回路（ＣＭＰＢ）１８が設けられ、比較回路１８の検出信号φＭＣＨＢをセット端子（Ｓ）に受け、制御信号φＲＳＴをリセット端子（Ｒ）に受け、クロック供給イネーブル信号φＳＰＬＢを出力するフリップフロップ（ＦＦ）２１が設けられる。制御信号φＲＳＴのハイレベルにてフリップフロップ(ＦＦ)２１はリセットされ、クロック供給イネーブル信号φＳＰＬＢはローレベルにネゲートされるのでＭＤＬＢ４の内部へのクロック供給は遮断される。この後、発振制御信号φＯＳＣのハイレベル変化に同期して開始された計数動作の計数値ＮＭＢがレジスタ１５の値に到達して初めてフリップフロップ２１がセットされ、クロック供給イネーブル信号φＳＰＬＢがハイレベルにアサートされるのでＭＤＬＢ４の内部へのクロック供給が開始される。【００３１】
同様に、カウンタ１２の計数値ＮＭＢがレジスタ（ＲＥＧＣ）１６の設定値に到達したかを検出する比較回路（ＣＭＰＣ）１９が設けられ、比較回路１９の検出信号φＭＣＨＣをセット端子（Ｓ）に受け、制御信号φＲＳＴをリセット端子（Ｒ）に受け、クロック供給イネーブル信号φＳＰＬＣを出力するフリップフロップ（ＦＦ）２２が設けられる。制御信号φＲＳＴのハイレベルにてフリップフロップ(ＦＦ)２２はリセットされ、クロック供給イネーブル信号φＳＰＬＣはローレベルにネゲートされるのでＣＰＵ２の内部へのクロック供給は遮断される。この後、発振制御信号φＯＳＣのハイレベル変化に同期して開始された計数動作の計数値ＮＭＢがレジスタ１６の値に到達して初めてフリップフロップ２２がセットされ、クロック供給イネーブル信号φＳＰＬＣがハイレベルにアサートされるのでＣＰＵ２の内部へのクロック供給が開始される。【００３２】
上記より、クロック供給イネーブル信号φＳＰＬＡ、φＳＰＬＢ、φＳＰＬＣのハイレベルへのアサートタイミングはレジスタ１４、１５、１６の設定値に従って可変可能にずらすことが可能にされる。例えば全てのレジスタ１４、１５、１６の設定値を等しくすればＭＤＬＡ３、ＭＤＬＢ４、ＣＰＵ２へのクロック信号ＣＬＫの供給は同時に開始される。レジスタ１４、１５の設定値を等しくすればＭＤＬＡ３とＭＤＬＢ４へのクロック信号ＣＬＫの供給は同時に開始され、ＣＰＵ２へのクロック供給タイミングが相違される。３個のレジスタ１４、１５、１６の設定値を夫々相違させればＭＤＬＡ３、ＭＤＬＢ４、ＣＰＵ２へのクロック信号ＣＬＫの供給タイミングを順次ずらすことができる。【００３３】
図２において２３はクロック分配回路（ＤＳＢ）であり、クロック信号ＣＬＫをロジック回路１０、カウンタ１２、レジスタ１４、１５、１６、フリップフロップ１１，２０〜２２に分配すると共に、クロック分周回路１３に供給する。クロック分周回路１３はクロック信号ＣＬＫを分周してカウントアップ信号φＵＰを生成する。【００３４】
図３には低消費電力モードを解除するときの動作タイミングが示される。特に制限されないが、ここでは、クロック信号ＣＬＫが５０ＭＨｚ、クロック分周回路１３による分周率は２５６分周とする。レジスタ（ＲＥＧＡ）１４の設定値は１６進数でＨｅｘ３２、レジスタ（ＲＥＧＢ）１５の設定値は１６進数でＨｅｘ４０、レジスタ（ＲＥＧＣ）１６の設定値は１６進数でＨｅｘ４８とされる。時刻ｔ０以前において発振制御信号φＯＳＣはローレベルにされ、クロックパルスジェネレータ５の発振動作は停止されている。時刻ｔ０に外部信号ＡＣＴがアサートされると、セット信号φＳＥＴによってフリップフロップ１１がセットされ、発振制御信号φＯＳＣのハイレベルにてクロックパルスジェネレータ５の発振動作が開始される。このとき、フリップフロップ２０〜２２はハイレベルの制御信号φＲＳＴにてリセットされているので、クロック供給イネーブル信号φＳＰＬＡ〜φＳＰＬＣはローレベルにネゲートされ、時刻ｔ０からクロックパルスジェネレータ５が発振動作を開始しても、回路モジュール２〜４の内部へのクロック信号ＣＬＫの供給は依然遮断状態を維持している。【００３５】
時刻ｔ１に発振制御信号φＯＳＣのハイレベル変化に同期して開始された計数動作の計数値ＮＭＢがレジスタ１４の設定値（Ｈｅｘ３２）に到達すると、フリップフロップ２０がセットされ、クロック供給イネーブル信号φＳＰＬＡがハイレベルにアサートされ、これによってＭＤＬＡ３の内部へクロック信号ＣＬＫの供給が開始される。クロック信号ＣＬＫが供給されると、ＭＤＬＡ３はクロック信号ＣＬＫの変化に応答して内部状態が一斉に変化しようとし、これによってＭＤＬＡ３の内部では比較的大きな突入電流が流れ、それによって内部電源電圧ｖｄｄは電圧降下する。内部電源電圧Ｖｄｄの定格は３．２Ｖ、動作保証下限電圧は２．７Ｖとされる。このときの突入電流はＩｒｃ１とされ、其れによる電圧降下は、動作保証下限電圧は２．７Ｖ以上の２．８Ｖまでとされる。突入電流Ｉｒｃによる電圧降下を生ずる時間は例えば２０マイクロ秒（μｓ）である。計数値ＮＭＢがレジスタ１５の設定値（Ｈｅｘ４０）に到達する時刻ｔ２までには４０．９６μｓ（８カウント分）を要し、時刻ｔ１で始まった電圧降下は時刻ｔ２では既に収束している。【００３６】
時刻ｔ２に計数値ＮＭＢがレジスタ１５の設定値（Ｈｅｘ４０）に到達すると、フリップフロップ２１がセットされ、これによってＭＤＬＢ４の内部へクロック信号ＣＬＫの供給が開始される。このときもＭＤＬＢ４はクロック信号ＣＬＫの変化に応答して内部状態が一斉に変化しようとし、これによってＭＤＬＢ４の内部では比較的大きな突入電流が流れ、それによって内部電源電圧ｖｄｄは電圧降下する。このときの突入電流はＩｒｃ２とされ、其れによる電圧降下は動作保証下限電圧は２．７Ｖ以上の２．８Ｖまでとされる。時刻ｔ３に計数値ＮＭＣがレジスタ１６の設定値（Ｈｅｘ４８）に到達すると、ＣＰＵ２の内部へクロック信号ＣＬＫの供給が開始される。このときもＣＰＵ２内部では比較的大きな突入電流が流れ、それによって内部電源電圧ｖｄｄは電圧降下するが、上記同様に、突入電流はＩｒｃ３とされ、其れによる電圧降下は動作保証下限電圧は２．７Ｖ以上の２．８Ｖまでとされる。【００３７】
図３のタイミングより明らかなように、突入電流による降下電圧が動作保証下限電圧よりも低くならないように、クロック供給タイミングをずらす回路モジュールのグループを決めればよい。例えばＭＤＬＡ３とＭＤＬＢ４に一緒にクロック供給を開始しても降下電圧が動作保証下限電圧よりも低くならないことが明らかな場合には、低消費電力モードからの復帰時間短縮の点でそのようにするのがよい。また、最初にクロック信号の供給を開始する回路モジュールに対応するレジスタの設定値は、クロック信号の発振安定時間を考慮して決定すればよい。クロック供給タイミングが前後される回路モジュールに対応されるレジスタ設定値の差は、前段で生ずる突入電流による電圧降下が収束する時間を考慮して決定すればよい。【００３８】
図４乃至図６には低消費電力モードから復帰するとき回路モジュールに対するクロック供給を全ての回路モジュールに対して一斉に行うようにした比較例に係る構成が例示される。図４のようにφＳＰＬは回路モジュール（ＭＤＬＡ，ＭＤＬＢ，ＣＰＵ）に対して共通化されている。図５の低消費電力制御回路（ＰＤＣＭ）では、カウンタ（ＣＵＮＴ）は発振安定時間を経過するタイミングで所定の桁上げ信号でフリップフロップ（ＦＦ）をセットしてクロック供給イネーブル信号φＳＰＬをアサートする。図６のタイミングチャートに示されるように、時刻ｔ０で低消費電力モードの解除が指示され、発振安定化時間を経過した時刻ｔ１に回路モジュール（ＭＤＬＡ、ＭＤＬＢ、ＣＰＵ）へのクロック信号の供給が開始される。全ての回路モジュール（ＭＤＬＡ、ＭＤＬＢ、ＣＰＵ）へ一斉にクロック信号の供給が開始されるから、図３に比べて一度に大きな突入電流Ｉｒｃ４が流れ、電圧降下も動作保証下限電圧を下回り、低消費電力状態で保持していたレジスタ情報などの内部回路の内部状態が破壊され、低消費電力モードから復帰したときの制御動作が保証されないことが予想される。例えばＣＰＵの汎用レジスタや、周辺回路のコントロールレジスタの値が破壊されてしまうと、低消費電力モードから抜けても演算制御動作を正常に継続することができなくなる。【００３９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。【００４０】
例えば、レジスタ１４〜１６の設定はＣＰＵによるアクセスで設定することに限定されない。リセット時にハードウェアで設定してもよい。当然その後のＣＰＵによる書き換えは保証される。特に、パワーオンリセット時におけるクロック制御にも低消費電力制御回路１０を用いる場合には、レジスタ初期値はリセット時にハードウェアで初期設定されるのがよい。パワーオンリセット時には電圧降下によって消失されて不都合な情報は未だ保持されていないのが普通であるから、各レジスタ設定値は同一であって差し支えない。最初から、低消費電力モードからの復帰を考慮して相違させておくことは妨げられない。【００４１】
また、低消費電力制御回路は、パワーオンリセット時におけるクロック制御も行うように構成したが、パワーオンリセット時のクロック発振制御には別の論理構成を採用してよいのは当然である。パワーオンリセット時には電圧降下によって消失されて不都合な情報は未だ保持されていないのが普通である。【００４２】
また、データプロセッサは内部降圧回路を備えなくてもよいが、特に内部降圧回路の電流供給能力が低い場合を考慮すれば、本発明の構成はそのような内部降圧回路を有するデータプロセッサに好適となる。また、回路モジュールは入出力回路モジュール、メモリモジュール、及びＣＰＵに限定されず、適宜変更可能である。
【産業上の利用可能性】
【００４３】
本発明は、パワーオンリセット後に回路モジュールへの動作電源の供給を維持したまま回路モジュール内のクロック同期動作を停止するクロック供給停止モードの設定が可能にされるデータプロセッサなどの半導体集積回路に広く適用することができる。
【図１】
2006051612.tif 000002
【図２】
2006051612.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【手続補正書】
【提出日】平成18年9月15日(2006.9.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
制御回路と、クロック信号に同期動作する複数の回路モジュールとを有し、パワーオンリセット後に回路モジュールへの動作電源の供給を維持したまま回路モジュール内へのクロック信号の供給動作を停止するクロック供給停止モードの設定が可能にされる半導体集積回路であって、
前記制御回路は前記クロック供給停止モードを解除するとき、突入電流による降下電圧が動作保証下限電圧よりも低くならないように複数の回路モジュール間で内部へのクロック供給開始タイミングをずらす制御が可能にされる半導体集積回路。
【請求項２】
前記制御回路は、クロック供給開始タイミングをずらす時間を計数するためのカウンタと、前記クロック供給開始タイミングをずらす制御に用いる制御データが設定されるレジスタを有し、
前記カウンタの計数値が、前記レジスタの設定値に到達することを検出してクロック供給開始の制御を行う請求項１記載の半導体集積回路。
【請求項３】
前記クロック供給開始タイミングをずらす制御に用いる制御データが設定されるレジスタを有し、前記レジスタの設定値はクロック供給開始タイミングのずれ量を指定する請求項１記載の半導体集積回路。
【請求項４】
前記複数の回路モジュールの一つとして中央処理装置を有し、前記中央処理装置は前記レジスタに対する書き込みアクセス可能である請求項２記載の半導体集積回路。
【請求項５】
前記クロック供給停止モードの設定は前記中央処理装置が指示し、前記クロック供給停止モードの解除は半導体集積回路の外部から供給される外部信号によって指示される請求項２記載の半導体集積回路。
【請求項６】
前記外部信号は割り込み要求信号である請求項５記載の半導体集積回路。
【請求項７】
外部電源電圧を降圧して内部電源電圧を生成する降圧回路を有し、前記複数の回路モジュールは動作電源として前記降圧回路から出力される内部電源電圧を用いる請求項２記載の半導体集積回路。
【請求項８】
制御回路と、クロック信号に同期動作する複数の回路モジュールとを有し、パワーオンリセット後に前記複数の回路モジュールへの動作電源の供給を維持したまま回路モジュール内へのクロック信号の供給を停止するクロック供給停止モードの設定が可能にされる半導体集積回路であって、
前記制御回路は、前記複数の回路モジュールのうち所定の一の回路モジュールから前記クロック供給停止モードを設定する指示を受けて前記一の回路モジュール及び他の回路モジュール内へのクロック供給動作を停止させ、前記クロック供給停止モードを解除するとき、内部動作電圧を動作保証下限電圧よりも高く維持するように複数の回路モジュール間で内部へのクロック供給開始タイミングをずらす制御が可能にされる半導体集積回路。
【請求項９】
前記制御回路は、クロック供給開始タイミングをずらすための時間を計数するカウンタと、前記クロック供給開始タイミングをずらす制御に用いる制御データが設定されるレジスタを有し、
前記カウンタの計数値が、前記レジスタの設定値に到達することを検出してクロック供給開始の制御を行う請求項８記載の半導体集積回路。
【請求項１０】
前記所定の一の回路モジュールは中央処理装置であり、
前記制御回路は前記クロック供給停止モードを解除する指示が半導体集積回路の外部から与えられる請求項９記載の半導体集積回路。
【請求項１１】
前記制御回路は、前記中央処理装置によって書き込みアクセス可能にされるレジスタを有し、前記レジスタに設定されるデータは前記クロック供給停止モードを解除するとき複数の回路モジュールの間でずらされるクロック供給動作の開始タイミングのずれ量を規定する請求項１０記載の半導体集積回路。
【請求項１２】
外部電源電圧を降圧して内部電源電圧を生成する降圧回路を有し、前記複数の回路モジュールは動作電源として前記降圧回路から出力される内部電源電圧を用いる請求項１１記載の半導体集積回路。
【請求項１３】
前記中央処理装置は書き換え可能な複数の汎用レジスタを有し、前記クロック供給停止モード時とは前記複数の汎用レジスタに格納されたデータを保持可能なモードである請求項１２記載の半導体集積回路。
【国際調査報告】
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