(57)【要約】【課題】微細化によっても配線間ショートによる不良の発生を確実になくしつつ、ＥＭ耐性をより向上することができる半導体装置及びその製造方法を提供する。【解決手段】半導体基板１上の第一の層間絶縁膜２に配線溝を形成し、その配線溝に第一のＣｕ膜４を堆積して第一のＣｕ配線５を形成し、その第一のＣｕ配線５上および第一の層間絶縁膜２上に第一のライナー膜６を形成し、その第一のライナー膜６に第一のＣｕ配線５の表面が露出するように第一のＣｕ配線５上に開口部１３を部分的に形成し、その開口部１３内に露出した第一のＣｕ配線５の表面にキャップメタル膜７を形成する。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体基板上の層間絶縁膜に設けられた複数の配線と、
前記配線上面に形成されたキャップメタル膜とを有し、
前記キャップメタル膜は、前記配線上面で部分的に形成されている
ことを特徴とする半導体装置。
【請求項２】
同一配線上にある前記キャップメタル膜は、同一配線上の前記キャップメタル膜との間隔が４０μｍ以下となるように形成されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
同一配線上にない前記キャップメタル膜は、同一配線上にない前記キャップメタル膜との間隔が０．２８μｍ以上となるように形成されている
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記キャップメタル膜は、前記配線と前記配線の上層の配線とを接続するビアとの間隔が０．２８μｍ以上となるように形成されている
ことを特徴とする請求項２又は請求項３に記載の半導体装置。
【請求項５】
前記キャップメタル膜は、Ｃｏ、Ｃｏ合金、Ｗ又はＷ合金のいずれかからなる
ことを特徴とする請求項１〜請求項４のいずれかに記載の半導体装置。
【請求項６】
半導体基板上の第１の絶縁膜に複数の配線溝を形成する工程（ａ）と、
前記工程（ａ）の後に、前記複数の配線溝に導電膜を堆積して複数の配線を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記配線上および第１の絶縁膜上に第２の絶縁膜を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記第２の絶縁膜に前記配線の表面が露出するように前記配線上に複数の開口部を部分的に形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記開口部内で露出した前記配線の表面に、キャップメタル膜を形成する工程（ｅ）とを有する
ことを特徴とする半導体装置の製造方法。
【請求項７】
前記工程（ｄ）は、レジストマスクを用いて前記開口部を形成する工程であり、
前記工程（ｅ）は、前記レジストマスクを残したまま、前記開口部内で露出した前記配線の表面にキャップメタル膜を形成する工程である
ことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｄ）と前記工程（ｅ）の間に、露出した前記配線表面に掘り込み部を形成する工程（ｆ）を有する
ことを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記掘り込み部の厚さは、１０ｎｍ以上かつ３０ｎｍ以下である
ことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｄ）において、前記開口部は、同一配線上の開口部との間隔が４０μｍ以下となるように形成される
ことを特徴とする請求項６〜請求項９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｄ）において、前記開口部は、同一配線上にない開口部との間隔が０．２８μｍ以上となるように形成される
ことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｄ）において、前記開口部は、前記配線と前記配線の上層の配線とを接続するビアとの距離が０．２８μｍ以上となるように形成される
ことを特徴とする請求項１０又は請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記キャップメタル膜は、無電解めっき法により形成される
ことを特徴とする請求項６〜請求項１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記キャップメタル膜は、化学的気相成長法（ＣＶＤ法）により形成される
ことを特徴とする請求項６〜請求項１２のいずれかに記載の半導体装置の製造方法。
【請求項１５】
前記キャップメタル膜は、Ｃｏ、Ｃｏ合金、Ｗ、Ｗ合金のいずれかからなる
ことを特徴とする請求項６〜請求項１４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線材料として銅を用いた半導体装置及びその製造方法に関し、詳しくはダマシン法による配線形成技術に関するものである。
【背景技術】
【０００２】
従来、半導体装置において、半導体基板上に形成されたＬＳＩの配線材料として、アルミニウムが主に使用されてきた。しかし、半導体集積回路の高集積化及び高速化の進展により、アルミニウムよりも低抵抗でありかつ高エレクトロマイグレーション（ＥＭ）耐性を有する銅（Ｃｕ）が、配線材料として近年注目されている。
【０００３】
ここで、上記のような従来の半導体装置において、ダマシン法を用いた銅配線形成方法（例えば、特許文献１を参照）を、図１０（ａ）〜図１０（ｅ）、図１１、図１２を参照しながら説明する。
【０００４】
図１０は従来の半導体装置の製造方法における銅配線形成方法を示す各工程の断面図である。図１１は図１０に示す銅配線形成方法により形成された半導体装置の平面図である。図１２は従来の半導体装置において図１１のＡ−Ａ’で切断した場合の断面図である。なお、従来の半導体装置において図１１のＢ−Ｂ’で切断した場合の断面図は、図１０（ｅ）のようになる。
【０００５】
まず、図１０（ａ）に示すように、半導体基板１００上に形成された第一の層間絶縁膜１０１に配線溝１０２を形成する。その後、配線溝１０２内を含む第一の層間絶縁膜１０１上全面に第一のバリアメタル膜１０３およびシードＣｕ膜１０４を順次形成する。
【０００６】
次に、図１０（ｂ）に示すように、電解めっき法を用いて、配線溝１０２内部をＣｕ膜で埋め込む。その後、Ｃｕ膜を安定させるために、例えば１５０℃〜３００℃程度の温度で、Ｃｕ膜をアニール処理する。その結果、めっきＣｕ膜とシードＣｕ膜１０４は一体化し、第一のＣｕ膜１０５が形成される。
【０００７】
次に、図１０（ｃ）に示すように、化学機械研磨（ＣＭＰ）法を用いて、配線溝１０２外に存在する余剰の第一のＣｕ膜１０５と第一のバリアメタル膜１０３を除去して、Ｃｕ配線を形成する。
【０００８】
次に、図１０（ｄ）に示すように、Ｃｕ配線表面にＰｄイオンを触媒として第一のＣｕ膜１０５上にＰｄを置換めっきする。その後、Ｐｄを核として無電解還元することで、Ｃｕ配線表面にのみＣｏＷＰ膜などからなるキャップメタル膜１０８を選択的に成長させる。
【０００９】
次に、図１０（ｅ）に示すように、Ｃｕ配線を含んだ第一の層間絶縁膜１０１上にライナー膜１０６及び第二の層間絶縁膜１０７を順次堆積する。
ここで、ライナー膜１０６としては酸素を含有しないＳｉＮ膜やＳｉＣＮ膜などが用いられ、ライナー膜１０６はＣｕの酸化を防止する効果を有する。
【００１０】
また、図１１及び図１２から分かるように、キャップメタル膜１０８はＣｕ配線上全面に形成されていることが分かる。ここで、キャップメタル膜１０８は、第一のＣｕ膜１０５とライナー膜１０６界面におけるＣｕ拡散を防ぐために形成されている。
【００１１】
なお、図１２において、１０９は第二のバリアメタル膜、１１０は第二のＣｕ膜、１１１はホール、１１２は第二のＣｕ配線である。
【特許文献１】特表２００３−５０５８８２号公報
【特許文献２】特開２００６−１２０６６４号公報
【特許文献３】特開平６−１６８９４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記のような従来の半導体装置及びその製造方法（特許文献１）では、図１０（ｅ）から分かるように、無電解めっき法によるキャップメタル膜１０８の選択形成は完全なものではなく、第一の層間絶縁膜１０１上にも異常成長したキャップメタル膜１０８’、１０８”が析出する場合があり、その結果、特にキャップメタル膜１０８”により隣接するＣｕ配線同士がショートするという問題点を有していた。
【００１３】
上記のように、第一の層間絶縁膜１０１上に異常成長したキャップメタル膜１０８’、１０８”が析出する原因を説明する。
一つ目は、触媒として機能するＰｄを第一のＣｕ膜１０５上に置換めっきする際に、Ｐｄが第一の層間絶縁膜１０１上にも付着し、第一の層間絶縁膜１０１上のＰｄを核としてキャップメタル膜１０８’、１０８”が第一の層間絶縁膜１０１上にも形成されるからである。
【００１４】
二つ目（例えば、特許文献２を参照）は、第一の層間絶縁膜１０１上の金属汚染や表面荒れによって第一の層間絶縁膜１０１上に生じるパーティクル、または無電解めっき液中のパーティクルが核となって、キャップメタル膜が異常成長するからである。
【００１５】
このような第一の層間絶縁膜１０１上のキャップメタル膜１０８は、半導体集積回路の微細化とともに顕在化し、半導体装置の歩留まり及び信頼性を劣化させている。
そこで、配線上にキャップメタルを形成する場合には、配線間の層間絶縁膜上にメタルが析出した場合においてもショート不良にならないように、キャップメタル膜をある程度の間隔を空けて形成することが必要となる。しかし、間隔を空けすぎると、ＥＭ不良が発生することが考えられる。
【００１６】
そこで、他の従来例（例えば、特許文献３を参照）によれば、Ｃｕ配線のＥＭ耐性については、ＥＭによる原子（あるいは空孔）の拡散とその濃度勾配による逆方向の拡散が釣り合う臨界長があり、その臨界長以下ではＥＭ不良は発生しないことが記載されている。
【００１７】
ここで、Ｃｕ配線の臨界長は、１×１０７Ａ／ｃｍ２の電流密度、３００℃の条件下で４０μｍであり、従って、Ｃｕ配線表面での原子（あるいは空孔）の拡散を抑制するＣｏＷＰからなるキャップメタル膜１０８を、例えば４０μｍ以下の距離で配置すれば、ＥＭ耐性を十分に確保するという要求を満足することが可能になる。
【００１８】
本発明は、上記従来の問題点を解決するもので、微細化によっても配線間ショートによる不良の発生を確実になくしつつ、ＥＭ耐性をより向上することができる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【００１９】
上記の課題を解決するために、本発明の請求項１に記載の半導体装置は、半導体基板上の層間絶縁膜に設けられた複数の配線と、前記配線上面に形成されたキャップメタル膜とを有し、前記キャップメタル膜は、前記配線上面で部分的に形成されていることを特徴とする。
【００２０】
また、本発明の請求項２に記載の半導体装置は、請求項１に記載の半導体装置であって、同一配線上にある前記キャップメタル膜は、同一配線上の前記キャップメタル膜との間隔が４０μｍ以下となるように形成されていることを特徴とする。
【００２１】
また、本発明の請求項３に記載の半導体装置は、請求項２に記載の半導体装置であって、同一配線上にない前記キャップメタル膜は、同一配線上にない前記キャップメタル膜との間隔が０．２８μｍ以上となるように形成されていることを特徴とする。
【００２２】
また、本発明の請求項４に記載の半導体装置は、請求項２又は請求項３に記載の半導体装置であって、前記キャップメタル膜は、前記配線と前記配線の上層の配線とを接続するビアとの間隔が０．２８μｍ以上となるように形成されていることを特徴とする。
【００２３】
また、本発明の請求項５に記載の半導体装置は、請求項１〜請求項４のいずれかに記載の半導体装置であって、前記キャップメタル膜は、Ｃｏ、Ｃｏ合金、Ｗ又はＷ合金のいずれかからなることを特徴とする。
【００２４】
また、本発明の請求項６に記載の半導体装置の製造方法は、半導体基板上の第１の絶縁膜に複数の配線溝を形成する工程（ａ）と、前記工程（ａ）の後に、前記複数の配線溝に導電膜を堆積して複数の配線を形成する工程（ｂ）と、前記工程（ｂ）の後に、前記配線上および第１の絶縁膜上に第２の絶縁膜を形成する工程（ｃ）と、前記工程（ｃ）の後に、前記第２の絶縁膜に前記配線の表面が露出するように前記配線上に複数の開口部を部分的に形成する工程（ｄ）と、前記工程（ｄ）の後に、前記開口部内で露出した前記配線の表面に、キャップメタル膜を形成する工程（ｅ）とを有することを特徴とする。
【００２５】
また、本発明の請求項７に記載の半導体装置の製造方法は、請求項６に記載の半導体装置の製造方法であって、前記工程（ｄ）は、レジストマスクを用いて前記開口部を形成する工程であり、前記工程（ｅ）は、前記レジストマスクを残したまま、前記開口部内で露出した前記配線の表面にキャップメタル膜を形成する工程であることを特徴とする。
【００２６】
また、本発明の請求項８に記載の半導体装置の製造方法は、請求項７に記載の半導体装置の製造方法であって、前記工程（ｄ）と前記工程（ｅ）の間に、露出した前記配線表面に掘り込み部を形成する工程（ｆ）を有することを特徴とする。
【００２７】
また、本発明の請求項９に記載の半導体装置の製造方法は、請求項８に記載の半導体装置の製造方法であって、前記掘り込み部の厚さは、１０ｎｍ以上かつ３０ｎｍ以下であることを特徴とする。
【００２８】
また、本発明の請求項１０に記載の半導体装置の製造方法は、請求項６〜請求項９のいずれかに記載の半導体装置の製造方法であって、前記工程（ｄ）において、前記開口部は、同一配線上の開口部との間隔が４０μｍ以下となるように形成されることを特徴とする。
【００２９】
また、本発明の請求項１１に記載の半導体装置の製造方法は、請求項１０に記載の半導体装置の製造方法であって、前記工程（ｄ）において、前記開口部は、同一配線上にない開口部との間隔が０．２８μｍ以上となるように形成されることを特徴とする。
【００３０】
また、本発明の請求項１２に記載の半導体装置の製造方法は、請求項１０又は請求項１１に記載の半導体装置の製造方法であって、前記工程（ｄ）において、前記開口部は、前記配線と前記配線の上層の配線とを接続するビアとの距離が０．２８μｍ以上となるように形成されることを特徴とする。
【００３１】
また、本発明の請求項１３に記載の半導体装置の製造方法は、請求項６〜請求項１２のいずれかに記載の半導体装置の製造方法であって、前記キャップメタル膜は、無電解めっき法により形成されることを特徴とする。
【００３２】
また、本発明の請求項１４に記載の半導体装置の製造方法は、請求項６〜請求項１２のいずれかに記載の半導体装置の製造方法であって、前記キャップメタル膜は、化学的気相成長法（ＣＶＤ法）により形成されることを特徴とする。
【００３３】
また、本発明の請求項１５に記載の半導体装置の製造方法は、請求項６〜請求項１４のいずれかに記載の半導体装置の製造方法であって、前記キャップメタル膜は、Ｃｏ、Ｃｏ合金、Ｗ、Ｗ合金のいずれかからなることを特徴とする。
【発明の効果】
【００３４】
以上のように本発明によれば、埋め込み配線上に形成されたキャップメタル膜間で十分な間隔を確保することができる。
そのため、微細化によっても配線間ショートによる不良の発生を確実になくしつつ、ＥＭ耐性をより向上することができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態を示す半導体装置及びその製造方法について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１の半導体装置及びその製造方法を説明する。
【００３６】
図１は本実施の形態１の半導体装置の構造を示す平面図の一部を表しており、図２は本実施の形態１の半導体装置において図１のＡ−Ａ’で切断した場合の断面図を表しており、図３は本実施の形態１の半導体装置において図１のＢ−Ｂ’で切断した場合の断面図を表している。
【００３７】
図１と図１１との比較、図２と図１２との比較、図３と図１０（ｅ）との比較から分かるように、本実施の形態１の半導体装置において、第一のＣｕ配線５上には、部分的にキャップメタル膜７が覆われている。
【００３８】
また、図１における第一のＣｕ配線５は、第一の層間絶縁膜２に形成されている。ここで、第一のＣｕ配線５は第一のＣｕ膜４とその側面及び底面を覆う第一のバリアメタル膜３で形成されている。
【００３９】
また、図２における第二の層間絶縁膜８に形成された第二のＣｕ配線１２も、第二のＣｕ膜１０と第二のバリアメタル膜９で形成されている。第二のＣｕ配線１２は、ホール１１により第一のＣｕ配線５と電気的に接続している。
【００４０】
また、図３から分かるように、第一のＣｕ配線５及び第一の層間絶縁膜２上には、第一のライナー膜６が形成されている。この第一のライナー膜６は、例えばＳｉＮ膜やＳｉＣＮ膜などである。さらに、第一のＣｕ配線５上には、ＣｏＷＰ膜からなるキャップメタル膜７が部分的に形成されている。このキャップメタル膜７のＣｕ配線長方向の長さは特に限定されないが、例えば、最小線幅以上であれば良い。また、Ｃｕ配線に流れる最大電流密度に応じて、この長さを変えても良い。
【００４１】
本実施の形態１の半導体装置は、キャップメタル膜７が、同一Ｃｕ配線上でないキャップメタル膜７とは、ある所望の距離以上離れて部分的に形成されていることを特徴とする。その結果、キャップメタル膜７を第一のＣｕ配線５上に選択成長させるときに第一の層間絶縁膜２上にキャップメタル膜７が形成されたとしても、Ｃｕ配線間のショート不良を防止することができる。ここで、上記の所望の距離とは、矢印Ｙ１で示すように、０．２８μｍ以上である。
【００４２】
また、同一Ｃｕ配線上では、キャップメタル膜７は４０μｍ以下の距離に形成されていることが望ましい。このようにすることで、同一Ｃｕ配線上全面にキャップメタル膜７が形成されていなくても十分に銅拡散を抑制することができ、ＥＭ耐性を向上させることができる。また、同一Ｃｕ配線上に形成されるキャップメタル膜７間の距離を４０μｍ以下の任意の距離で離すことができる結果、同一Ｃｕ配線上にないキャップメタル膜７間の距離を所望の値に設定することができ、Ｃｕ配線間のショート不良を大きく抑制することができる。
【００４３】
また、上記と同様の理由により、第一のＣｕ配線５上に形成されているキャップメタル膜７と、同一Ｃｕ配線上にないホール１１との距離を、矢印Ｙ１で示すように、０．２８μｍ以上確保することにより、Ｃｕ配線−ホール１１間のショートも防止することができる。
【００４４】
ここで、同一Ｃｕ配線上にないキャップメタル膜７間の距離を、矢印Ｙ１で示すように、０．２８μｍ以上離すことが望ましい理由について説明する。
本発明者は、Ｃｕ配線上にＣｏＷＰ膜からなるキャップメタル膜７を形成した場合とキャップメタル膜７を形成しない場合において、Ｃｕ配線間のリーク電流量とＣｕ配線間距離の関係を調べ、その結果を図１３に示した。
【００４５】
図１３において、横軸は配線間距離（単位：ｎｍ）を表し、縦軸は配線間のリーク電流量（単位：ｐＡ）を表している。また、△マークは、キャップメタル膜７を第一のＣｕ配線５上に形成した時の配線間距離と配線間リーク電流量との関係を表している。また、○マークは、キャップメタル膜７を第一のＣｕ配線５上に形成しなかった場合の配線間距離と配線間リーク電流量との関係を表している。
【００４６】
図１３から分かるように、配線間距離が０．１４μｍ以下であると、第一のＣｕ配線５上にキャップメタル膜７を形成した場合にリーク電流値が上昇することが分かる。一方、配線間距離が０．２８μｍ以上であると、キャップメタル膜７の有無に関わらず、配線間リーク電流がほとんど発生しないことが分かる。
【００４７】
そのため、同一配線上にない選択成長させたキャップメタル膜７間の距離を０．２８μｍ以上確保することにより、配線間リーク電流の課題を解決することができる。
また、Ｃｕ配線のＥＭ耐性については、ＥＭによる原子（あるいは空孔）の拡散とその濃度勾配による逆方向の拡散が釣り合う臨界長があり、その臨界長以下ではＥＭ不良は発生しない。ここで、Ｃｕ配線の臨界長は、１×１０７Ａ／ｃｍ２の電流密度、３００℃の条件下で４０μｍである。
【００４８】
したがって、Ｃｕ配線表面での原子（あるいは空孔）の拡散を抑制するＣｏＷＰ膜からなるキャップメタル膜７を、４０μｍ以下の距離で配置すれば、ＥＭ耐性を向上させることができる。
【００４９】
なお、本実施の形態１では、図１に示すようにＣｕ配線の表面にキャップメタル膜７は形成されているが、図４のように、第一のＣｕ配線５に形成された掘り込み部分にもキャップメタル膜７が形成されていても良い。
【００５０】
また、図５のように、第一のライナー膜６の表面とキャップメタル膜７の表面が同じ面にないように形成されていても良い。
次に、本実施の形態１の半導体装置の製造方法について、図６（ａ）〜図６（ｄ）を用いて説明する。
【００５１】
まず、図６（ａ）に示すように、半導体基板１上に第一の層間絶縁膜２を形成する。その後、第一の層間絶縁膜２に配線溝を形成する。その後、配線溝に第一のバリアメタル膜３および第一のＣｕ膜４を堆積し第一のＣｕ配線５を形成する。その後、第一のＣｕ配線５及び第一の層間絶縁膜２上に第一のライナー膜６を形成する。第一のライナー膜６としては、成膜の際に第一のＣｕ配線５を酸化しないような絶縁膜を選択すればよい。第一のライナー膜６としては、例えば、シリコン窒化膜（ＳｉＮ）やＳｉＣＮ膜などを用いればよい。
【００５２】
次に、図６（ｂ）に示すように、リソグラフィー技術とドライエッチング技術を用いて、第一のライナー膜６に開口部１３を形成し、第一のＣｕ配線５のＣｕ表面を部分的に露出させる。その後、リソグラフィー技術を用いている場合には、使用したレジスト材料は除去される。ここで、開口部１３は、同一Ｃｕ配線上にない開口部との距離が少なくとも０．２８μｍ以上離れるようにして形成する。また、開口部１３は、同一Ｃｕ配線上の開口部との距離が少なくとも４０μｍ以下の間隔となるようにして形成する。また、図示していないが、第一のＣｕ配線５より上層の配線と接続されるビアを形成する場合には、ビアが形成されているＣｕ配線と同一Ｃｕ配線上にない開口部との距離が少なくとも０．２８μｍ以上離れるようにしてビアを形成する。こうすることで、配線間と同様に、キャップメタル堆積時の選択性の崩れによるビアとキャップメタルを成長させた配線間のリーク電流を防止できる。
【００５３】
次に、図６（ｃ）に示すように、無電解めっき法を用いて、開口部１３で露出しているＣｕ表面にＣｏＷＰ膜からなるキャップメタル膜７を選択的に成長させる。ここで、キャップメタル膜７の形成方法を説明する。まず、Ｐｄイオンを触媒としてＣｕ表面にＰｄを析出させる。その後、還元剤としてＨ２ＰＯ２を用い、無電解めっき溶液としてＣｏイオン及びＷイオンを含む溶液を用いて、Ｐｄを核としてＣｕ表面にＣｏＷＰ膜からなるキャップメタル膜７を形成する。
【００５４】
次に、図６（ｄ）に示すように、キャップメタル膜７の酸化を防止するために、キャップメタル膜７及び第一のライナー膜６の上に第二のライナー膜１４を堆積する。第二のライナー膜１４としては、例えば、シリコン窒化膜（ＳｉＮ）やＳｉＣＮ膜などを用いればよい。その後、第二のライナー膜１４の上に第二の層間絶縁膜８を堆積する。
【００５５】
なお、第二の層間絶縁膜８を堆積する際に、ＣｏＷＰなどのキャップメタル膜が酸化しないあるいは酸化の程度が小さくて問題にならない場合には、第二のライナー膜１４を形成する工程を省略しても良い。
【００５６】
本実施の形態１の半導体装置の製造方法は、キャップメタル膜７を、同一Ｃｕ配線上でないキャップメタル膜７とある所望の距離以上離して部分的に形成していることを特徴としている。その結果、キャップメタル膜をＣｕ配線上に選択成長させるときに第一の層間絶縁膜２上にキャップメタル膜が形成されたとしても、配線間のショート不良を防止することができる。ここで、上記の所望の距離とは、０．２８μｍ以上である。また、同一Ｃｕ配線上では、キャップメタル膜７を４０μｍ以下の距離に離して形成することが望ましい。
【００５７】
このようにすることで、同一Ｃｕ配線上全面にキャップメタル膜を形成しなくても十分に銅拡散を抑制することができ、ＥＭ耐性を向上させることができる。また、同一Ｃｕ配線上に形成するキャップメタル膜間の距離を、４０μｍ以下の任意の距離で離すことができる。
【００５８】
その結果、同一配線上にないキャップメタル膜間の距離を所望の値に設定することができ、配線間のショート不良を抑制することができる。
なお、本実施の形態１では、Ｃｕ配線の表面にキャップメタル膜７を形成しているが、Ｃｕ配線に掘り込み部分を形成し、掘り込み部分にキャップメタル膜を形成しても良い。また、第一のライナー膜６の表面とキャップメタル膜７の表面が同じ面にないようにキャップメタル膜７を形成しても良い。
（実施の形態２）
本発明の実施の形態２の半導体装置及びその製造方法を説明する。
【００５９】
図７は本実施の形態２の半導体装置の製造方法における各工程を示す断面図である。
まず、図７（ａ）に示す断面図を形成する工程は、図６（ａ）に示す断面図を形成する工程と同じなので説明を省略する。
【００６０】
次に、図７（ｂ）に示すように、レジスト膜１５を形成しリソグラフィー技術とドライエッチング技術を用いて、第一のライナー膜６に開口部１３を形成し、第一のＣｕ配線５のＣｕ表面を部分的に露出させる。このとき使用したレジスト膜１５は除去せずに、少なくとも開口部１３以外の部分には残存させる。なお、開口部１３の形成位置は、図６（ｂ）に示す断面図を説明した時と同様に形成するので説明を省略する。
【００６１】
次に、図７（ｃ）に示すように、無電解めっき法を用いて、開口部１３で露出しているＣｕ表面にＣｏＷＰ膜からなるキャップメタル膜７を選択的に成長させる。具体的な方法は、図６（ｃ）に示す断面図を説明した時と同様の方法であるので説明を省略する。この時、レジスト膜１５は疎水性であるので無電解めっき液に濡れにくい。そのため、レジスト膜１５上にはキャップメタル膜７は析出しにくくなる。
【００６２】
次に、図７（ｄ）に示すように、レジスト膜１５を通常のアッシング技術および洗浄技術により除去する。レジスト膜１５は疎水性であるのでレジスト膜１５上にはキャップメタル膜７は析出しにくい。しかし、たとえレジスト膜１５上にキャップメタル膜７’が析出したとしても、キャップメタル膜７’はレジスト膜１５除去時にリフトオフされ除去される。そのため、配線リークの原因とはならない。
【００６３】
図７（ｅ）に示す断面図を形成する工程は、図６（ｄ）に示す断面図を形成する工程と同じなので説明を省略する。
本実施の形態２の半導体装置の製造方法では、実施の形態１と比較して、レジスト膜１５を開口部１３以外に残存させた状態で、開口部１３にキャップメタル膜７を堆積させ、レジスト膜１５に析出したキャップメタル膜７’を除去している。従って、より確実にキャップメタル膜７’を除去することができるという効果がある。
（実施の形態３）
本発明の実施の形態３の半導体装置及びその製造方法を説明する。
【００６４】
図８は本実施の形態３の半導体装置の製造方法における各工程を示す断面図である。
まず、図８（ａ）、（ｂ）、（ｄ）、（ｅ）に示す断面図を形成する工程は、図６（ａ）、（ｂ）、（ｃ）、（ｄ）に示す断面図を形成する工程と同じなので説明を省略し、図８（ｃ）に示す断面図を形成する工程のみ説明する。
【００６５】
次に、図８（ｃ）に示すように、ウエットエッチングあるいは等方性ドライエッチングによって、第一のＣｕ膜４の表面を１０ｎｍ以上３０ｎｍ以下程度除去する。ここで、エッチング処理は、レジスト膜を除去する時のアッシング処理（酸素を含むプラズマ処理）とポリマー洗浄液などによる洗浄をかねても良い。
【００６６】
本実施の形態３の半導体装置の製造方法では、開口部１３のＣｕ膜に等方的なエッチングにより窪ませた掘り込み部１６を形成した後に、無電解メッキ法によりキャップメタル膜７を形成している。
【００６７】
そのため、開口部１３形成時にリソグラフィーの合わせずれが発生した場合においてもＣｕ配線の上面部を必ずＣｏＷＰ膜で覆うことが可能となる。リソグラフィーの最大の合わせずれは、通常１０ｎｍ以上かつ３０ｎｍ以下程度であるので、その最大の合わせずれに応じて掘り込み量を決めると良い。したがって、合わせずれ発生時の信頼性の劣化を防止することが可能となる。
【００６８】
図９（ａ）〜（ｅ）は、本実施の形態３の製造方法により半導体装置を形成した場合において、開口部１３形成時におけるリソグラフィーの合わせずれが発生した場合の各工程の断面図を示している。図９（ｅ）から分かるように、開口部１３のＣｕ膜表面に掘り込み部１６を形成しているため、Ｃｕ配線上面部を確実にキャップメタル膜７で覆うことができている。
【００６９】
なお、実施の形態２において、開口部１３のＣｕ膜に等方的なエッチングにより窪ませた掘り込み部を形成した後に、無電解メッキ法によりキャップメタル膜７を形成しても、同様の効果を得ることができる。
【００７０】
なお、上記の実施の形態１〜３では、第一のＣｕ膜４及び第二のＣｕ膜１０には、純Ｃｕを用いているが、Ｃｕ合金膜を用いても良い。また、第一のバリアメタル膜３及び第二のバリアメタル膜９は、例えば、ＴａＮ／Ｔａの積層構造（特に断らない限り、積層膜については成膜する順に記述するものとする。したがって、ＴａＮ／Ｔａは、ＴａＮを堆積後、その上にＴａ膜を堆積することを示している。）であるが、Ｃｕとの密着性及びＣｕのバリア性が確保できるものであれば、他の材料でも問題ない。
【００７１】
また、第一のＣｕ配線５上に部分的に形成する導電性のキャップメタル膜７はＣｏＷＰ膜としたが、無電解めっきで形成できるＣｏＳｎＰ、ＣｏＰ、Ｐｄ、Ｉｎ、Ｗ、ＣｏＢ、ＣｏＳｎＢ、ＣｏＷＢ、ＮｉＢなどの導電膜、および選択的化学的気相成長法（ＣＶＤ）で堆積できるＰｄ、Ｉｎ、Ｗ、Ｃｏなどの導電膜でも良い。
【００７２】
また、上記の実施の形態１〜３では、第一のＣｕ配線５上に形成されたキャップメタル膜７間のリーク電流を解決する方法について説明したが、同様の理由により、第一のＣｕ配線５上のキャップメタル膜７と上層配線に接続するホールとの間隔を０．２８μｍ以上確保することによって、キャップメタル膜７とホール１１間のリーク不良をも防止することができる。
【産業上の利用可能性】
【００７３】
本発明の半導体装置及びその製造方法は、微細化によっても配線間ショートによる不良の発生を確実になくしつつ、ＥＭ耐性をより向上することができるもので、高歩留まりかつ高信頼性を有する微細配線形成等に有用である。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施の形態１の半導体装置の構造を示す一部平面図
【図２】同実施の形態１の半導体装置において図１のＡ−Ａ’による切断面図
【図３】同実施の形態１の半導体装置において図１のＢ−Ｂ’による切断面図
【図４】同実施の形態１の半導体装置の第１変形例を示す断面図
【図５】同実施の形態１の半導体装置の第２変形例を示す断面図
【図６】同実施の形態１の半導体装置の製造方法における各工程を示す断面図
【図７】本発明の実施の形態２の半導体装置の製造方法における各工程を示す断面図
【図８】本発明の実施の形態３の半導体装置の製造方法における各工程を示す断面図
【図９】同実施の形態３の半導体装置の製造方法において開口部形成時にリソグラフィーの合わせずれが発生した場合の各工程を示す断面図
【図１０】従来の半導体装置の製造方法における各工程を示す断面図
【図１１】同従来例の半導体装置の構造を示す一部平面図
【図１２】同従来例の半導体装置において図１１のＡ−Ａ’による切断面図
【図１３】Ｃｕ配線上にＣｏＷＰからなるキャップメタル膜を形成した場合とキャップメタル膜を形成しない場合における配線間のリーク電流量と配線間距離の関係説明図
【符号の説明】
【００７５】
１    半導体基板
２    第一の層間絶縁膜
３    第一のバリアメタル膜
４    第一のＣｕ膜
５    第一のＣｕ配線
６    第一のライナー膜
７    キャップメタル膜
８    第二の層間絶縁膜
９    第二のバリアメタル膜
１０    第二のＣｕ膜
１１    ホール
１２    第二のＣｕ配線
１３    開口部
１４    第二のライナー膜
１５    レジスト膜
１６    掘り込み部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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