(57)【要約】ｐ型シリコン基板１にシリコン酸化膜３を介してゲート電極６を設け、ゲート電極６を挟むシリコン基板１の表面領域内にソース・ドレイン領域となるｎ型拡散層が形成されているメモリセル２０は、シリコン酸化膜３内にトラップサイト５となる不純物が含まれている。不純物にはＡｌ、Ａｕ、Ｔｉなどの金属が用いられる。ゲート絶縁膜はシリコン酸化膜３と他の絶縁膜４とによって形成されていてもよい。トラップサイト５は他の絶縁膜４側にドープされていてもよい。また、シリコン酸化膜３と絶縁膜４との界面を中心としてドープされていてもよい。このようにして、保持特性のよい不揮発性メモリを提供する。【特許請求の範囲】
【請求項１】
基板上にゲート絶縁膜を介して形成された第１のゲート電極と、基板表面領域に形成されたソース・ドレイン領域とを有する不揮発性のメモリセルを備える半導体装置において、前記ゲート絶縁膜には、トラップサイトとなる金属を含む不純物が添加されたトラップサイト含有層が含まれることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記ゲート絶縁膜は、一部又は全部にシリコン酸化膜を有することを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、前記トラップサイト含有層は前記シリコン酸化膜内部、外部、または境界領域に形成されていることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、前記トラップサイト含有層の膜厚は、３ｎｍ以下であることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、前記トラップサイト含有層の膜厚は、ゲート絶縁膜の膜厚の３／２０以下であることを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、添加された不純物が金属単体及び金属化合物の内の少なくとも一種であることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、前記金属化合物が金属酸化物及び金属シリケートの内のいずれか一方であることを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置において、前記金属が、Ｍｇ及び元素の周期表において３Ａ族から６Ｂ族までに含まれる金属であることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、前記金属が、Ａｌ、Ａｕ、Ｃｏ、Ｃｒ、Ｃｕ、Ｆｅ、Ｉｒ、Ｌａ、Ｍｇ、Ｍｎ、Ｎｉ、Ｒｕ、Ｓｎ、Ｔａ、Ｔｉ、Ｔｌ、Ｚｎ、及びＷの中の一種または複数種であることを特徴とする半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、前記第１のゲート電極の全体が、前記トラップサイト含有層を有するゲート絶縁膜上に形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１に記載の半導体装置において、前記ゲート絶縁膜は複数層を備え、前記ゲート絶縁膜の一つの層はトラップサイト含有層を有し、前記ゲート絶縁膜のもう一つの層は、トラップサイト含有層を有さず、前記第１のゲート電極の一部が前記トラップサイト含有層を有するゲート絶縁膜層の上に、他の一部がトラップサイト含有層を有しないゲート絶縁膜層上に形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１に記載の半導体装置において、前記ゲート絶縁膜は複数層を備え、前記ゲート絶縁膜の一つの層はトラップサイト含有層を有し、前記ゲート絶縁膜のもうひとつの層はトラップサイト含有層を有さず、前記トラップサイト含有層を有するゲート絶縁膜層がソース・ドレイン領域の一方寄りに形成され、前記トラップサイト含有層を有しないゲート絶縁膜層がソース・ドレイン領域の他方寄りに形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１に記載の半導体装置において、前記ゲート絶縁膜は複数層を備え、前記ゲート絶縁膜の一つの層はトラップサイト含有層を有し、前記ゲート絶縁膜のもう一つの層は、トラップサイト含有層を有さず、前記トラップサイト含有層を有するゲート絶縁膜層及び前記トラップサイト含有層を有しないゲート絶縁膜層の内の一方がソース・ドレイン領域間の中央部上に形成され、他方がその両側に形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１に記載の半導体装置において、前記ゲート絶縁膜は複数層を備え、前記ゲート絶縁膜の一つの層はトラップサイト含有層を有し、前記ゲート絶縁膜のもう一つの層は、トラップサイト含有層を有さず、前記メモリセルは、ソース・ドレイン領域間上に第１のゲート電極と第２のゲート電極とを有しており、第２のゲート電極はトラップサイト含有層を有しないゲート絶縁膜層上に形成されていることを特徴とする半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、前記第２のゲート電極は、その一部が前記第１のゲート電極上に載り上げるように形成されていることを特徴とする半導体装置。
【請求項１６】
請求項１４に記載の半導体装置において、前記第２のゲート電極が、ソース・ドレイン領域間の中央部上に形成され、前記第２のゲート電極を挟んでその両側に前記第１のゲート電極が形成されていることを特徴とする半導体装置。
【請求項１７】
請求項１に記載の半導体装置において、前記基板の一領域上に前記メモリセルが形成されており、更に、前記基板の他の領域上にロジック回路が形成されていることを特徴とする半導体装置。
【請求項１８】
不揮発性のメモリセルを有する半導体装置の製造方法であって、メモリセルのゲート絶縁膜の製造工程が、絶縁膜を堆積する工程と、トラップサイトとなる不純物を堆積する工程と、を有していることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、更に、シリコン基板表面を熱酸化する工程を備えていることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法において、前記シリコン基板表面を熱酸化する工程の後に、更に、不純物を取り込みやすい密度の低いシリコン酸化膜を形成する工程を備えていることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１８に記載の半導体装置の製造方法において、前記トラップサイトとなる不純物を堆積する工程の後、絶縁膜を堆積する工程に先だって若しくは絶縁膜を堆積する工程の後に、熱処理が行われることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１に記載の半導体装置の製造方法において、前記熱処理が酸化性雰囲気中で行われることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１８に記載の半導体装置の製造方法において、前記トラップサイトとなる不純物の堆積が、その不純物を含む溶液への接触及びその不純物を含むプラズマに晒すことのうちのいずれか一つのプロセスによって行われることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項１８に記載の半導体装置の製造方法において、前記トラップサイトとなる不純物の堆積が、前記トラップサイトとなる不純物を含むシリカ溶液の塗布または前記トラップサイトとなる不純物を含むシリカ溶液への浸漬によって、前記溶液への接触がなされることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項１８に記載の半導体装置の製造方法において、前記トラップサイトとなる不純物の堆積が、蒸着法、スパッタ法、ＭＢＥ（ｍｏｌｅｃｕｌａｒ  ｂｅａｍ  ｅｐｉｔａｘｙ）法、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法、ガスの表面吸着及びＡＬＤ（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）法の内のいずれか一つのプロセスによって行われることを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２５に記載の半導体装置の製造方法において、前記トラップサイトとなる不純物の堆積が、トラップサイトとなる不純物を含むシリコンターゲットを用いたスパッタ法によって行われることを特徴とする半導体装置の製造方法。
【請求項２７】
請求項１８に記載の半導体装置の製造方法において、前記トラップサイトとなる不純物の堆積と共にシリコンまたはその化合物の堆積が同時に行われることを特徴とする半導体装置の製造方法。
【請求項２８】
請求項１９に記載の半導体装置の製造方法において、前記熱酸化工程の後トラップサイトとなる不純物の堆積工程に先立ってマスクが形成され、該マスクを前記不純物の堆積工程の後に除去することを特徴とする半導体装置の製造方法。
【請求項２９】
請求項１８に記載された半導体装置の製造方法において、前記ゲート絶縁膜の製造工程に従ってゲート絶縁膜を形成した後、該ゲート絶縁膜の一部を除去し、その除去された領域にトラップサイトとなる不純物を含まないゲート絶縁膜を形成する工程を更に備えていることを特徴とする半導体装置の製造方法。
【請求項３０】
不揮発性のメモリセルを有する半導体装置の製造方法であって、メモリセルのゲート絶縁膜の製造工程が、シリコン基板表面を熱酸化する工程と、形成された熱酸化膜中にイオン注入法によりトラップサイトとなる不純物を導入する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項３１】
請求項３０に記載された半導体装置の製造方法において、前記ゲート絶縁膜の製造工程に従ってゲート絶縁膜を形成した後、前記ゲート絶縁膜の一部を除去し、その除去された領域にトラップサイトとなる不純物を含まないゲート絶縁膜を形成する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項３２】
不揮発性のメモリセルを有する半導体装置の製造方法であって、メモリセルのゲート絶縁膜の製造工程が、シリコン基板表面を熱酸化する工程と、形成された熱酸化膜上にトラップサイトとなる不純物を含む転写膜を堆積する工程と、熱処理を行ないトラップサイトとなる不純物を熱酸化膜に拡散する工程と、転写膜を選択的に除去する工程と、熱酸化膜上に絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項３３】
請求項３２に記載の半導体装置の製造方法において、前記ゲート絶縁膜の製造工程に従ってゲート絶縁膜を形成した後、前記ゲート絶縁膜の一部を除去し、その除去された領域にトラップサイトとなる不純物を含まないゲート絶縁膜を形成する工程を更に備えていることを特徴とする半導体装置の製造方法。
【請求項３４】
不揮発性のメモリセルを有する半導体装置の製造方法であって、メモリセルのゲート絶縁膜の製造工程が、シリコン基板表面を熱酸化する工程と、気相法にて絶縁膜を形成する工程と、を有しており、前記気相法にて絶縁膜を形成する工程においては途中ないし初期の一定期間トラップサイトとなる不純物またはその化合物ガスを供給しつつ膜形成を行うことを特徴とする半導体装置の製造方法。
【請求項３５】
請求項３４に記載の半導体装置の製造方法において、前記ゲート絶縁膜の製造工程に従ってゲート絶縁膜を形成した後、前記ゲート絶縁膜の一部を除去し、その除去された領域にトラップサイトとなる不純物を含まないゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性のメモリセルを有する半導体装置およびその製造方法に関し、特にフラッシュメモリに代表される電気的に消去が可能な不揮発性半導体記憶装置とその製造方法に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置としては、様々な方式のものが実用化されているが、なお電気的に一括消去を行うフラッシュＥＥＰＲＯＭ（ｆｌａｓｈ  ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ａｎｄ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）が主流となっている。
フラッシュＥＥＰＲＯＭのセル構造は、いくつかの種類が発表されているが、浮遊ゲート上に制御ゲート電極を重ねたスタック型が一般的である。浮遊ゲートを有する構造のメモリセルでは、浮遊ゲートの周囲のゲート絶縁膜が一箇所でも欠陥が発生すると浮遊ゲートに注入された電荷がすべて失われてしまうためメモリとして機能しなくなるという重大な問題点がある。
そして、この問題点はゲート絶縁膜の薄膜化によって近年一段と深刻化している。この問題点を克服するものとして、電荷をＯＮＯ（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）構造の窒化膜のトラップに蓄積する方法（ＳＯＮＯＳメモリ）と、浮遊ゲートに代えてシリコン微粒子を用いる方法（ナノクリスタルメモリ）が提案されている。
これらのメモリでは、一箇所の酸化膜欠陥から大量の電荷が漏れるという欠点がないばかりでなく、電荷を局所的に蓄積できることから少量の注入電荷で大きくしきい値を変化させることができる、多値化が容易であるなどの利点があるので、活発に研究・開発が続けられており、多くの報告・提案がなされている（例えば、Ｔ．Ｏｇｕｒａ，ｅｔ  ａｌ．，Ｅｍｂｅｄｄｅｄ  Ｔｗｉｎ  ＭＯＮＯＳ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ  ｗｉｔｈ  ４ｎｓ  ａｎｄ  １５ｎｓ  Ｆａｓｔ  Ａｃｃｅｓｓ  Ｔｉｍｅｓ  ２００３  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ（非特許文献１）、特開２００１−０１５６１３号公報（特許文献１参照）。
シリコン窒化膜のトラップに電荷を蓄積するＯＮＯメモリでは、シリコン窒化膜の深い準位に形成されるトラップに電荷を蓄積することを予定している。窒化シリコンのコンダクションバンドは酸化シリコンのコンダクションバンド端から１．１ｅＶの浅いところに存在し、この準位にも電荷が蓄積される。そして、この準位に蓄積された電荷は容易に引き抜かれてしまうため、しきい値が簡単に変化してしまうという問題が起こる。
また、一定以上の電荷を蓄積するためには窒化膜の薄膜化には限界があり、例えば５ｎｍ以上の膜厚に形成する必要があるので効果的にＥＯＴ（ｅｑｕｉｖａｌｅｎｔ  ｏｘｉｄｅ  ｔｈｉｃｋｎｅｓｓ；等価酸化膜厚）を薄くできないという問題点があった。
さらに、トンネル酸化膜と窒化膜との界面に欠陥（準位）が形成されてしまうため、この準位を伝って蓄積電荷が漏れてしまう問題も発生する。すなわち、長期の保持特性を期待することができない。
一方、微粒子シリコンに電荷を蓄積するナノクリスタルメモリでは、シリコン微粒子の粒径のばらつきが大きいため、特性のばらつきが大きくなるという問題がある。また、一微粒子に一個の電子が注入されると次の電子の注入される確率が低くなるため、大量の電子の蓄積が困難であるという問題もある。さらに、微粒子形成膜上に電極間絶縁膜を形成しなければならないため、高品質の絶縁膜が得られにくく信頼性の低下が問題となっている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の技術的課題は上述した従来技術の問題点を解決することであって、その目的は、第１に、電子蓄積層に電子を捕獲する浅い準位が形成されないようにすることであり、第２に、ＥＯＴの十分に薄膜化されたゲート絶縁膜を実現できるようにすることであり、第３に、十分な電荷を蓄積することができかつ蓄積した電荷が失われにくい信頼性の高い不揮発性メモリを提供できるようにすることである。
【課題を解決するための手段】
【０００４】
本発明の一態様によれば、基板上にゲート絶縁膜を介して形成された第１のゲート電極と、基板表面領域に形成されたソース・ドレイン領域とを有する不揮発性のメモリセルを備える半導体装置において、前記ゲート絶縁膜にはトラップサイトとなる金属を含む不純物が添加されたトラップサイト含有層が含まれることを特徴とする半導体装置が得られる。
ここで、本発明の前記態様における半導体装置において、前記ゲート絶縁膜は、一部又は全部にシリコン酸化膜を有することが好ましい。
また、本発明の前記態様における半導体装置において、前記メモリセルは複数個形成されていることが好ましい。
また、本発明のもう一つの態様によれば、前記半導体装置において、前記基板の一領域上に前記メモリセルが形成されており、更に、前記基板の他の領域上にロジック回路が形成されていることを特徴とする半導体装置が得られる。
ここで、本発明の前記態様における半導体装置において、前記メモリセルは複数個形成されていることが好ましい。
また、本発明のさらにもう一つの態様によれば、不揮発性のメモリセルを有する半導体装置の製造方法であって、メモリセルのゲート絶縁膜の製造工程が、絶縁膜を堆積する工程と、トラップサイトとなる不純物を堆積する工程と、を有していることを特徴とする半導体装置の製造方法が得られる。
ここで、本発明の前記態様における半導体装置の製造方法において、更に、シリコン基板表面を熱酸化する工程を有することが好ましい。
また、本発明の前記態様における半導体装置の製造方法において、前記メモリセルは複数個形成されることが好ましい。
また、本発明の別の一つの態様によれば、不揮発性のメモリセルを有する半導体装置の製造方法であって、メモリセルのゲート絶縁膜の製造工程が、シリコン基板表面を熱酸化する工程と、形成された熱酸化膜中にイオン注入法によりトラップサイトとなる不純物を導入する工程と、を有することを特徴とする半導体装置の製造方法が得られる。ここで、本発明の前記態様における半導体装置の製造方法において、前記メモリセルは複数個形成されることが好ましい。
また、本発明の別のもう一つの態様によれば、不揮発性のメモリセルを有する半導体装置の製造方法であって、メモリセルのゲート絶縁膜の製造工程が、シリコン基板表面を熱酸化する工程と、形成された熱酸化膜上にトラップサイトとなる不純物を含む転写膜を堆積する工程と、熱処理を行ないトラップサイトとなる不純物を熱酸化膜に拡散する工程と、転写膜を選択的に除去する工程と、熱酸化膜上に絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法が得られる。ここで、本発明の前記態様における半導体装置の製造方法において、前記メモリセルは複数個形成されることが好ましい。
さらに、本発明の別のさらにもう一つの態様によれば、不揮発性のメモリセルを有する半導体装置の製造方法であって、メモリセルのゲート絶縁膜の製造工程が、シリコン基板表面を熱酸化する工程と、気相法にて絶縁膜を形成する工程と、を有しており、前記気相法にて絶縁膜を形成する工程においては途中ないし初期の一定期間トラップサイトとなる不純物またはその化合物ガスを供給しつつ膜形成を行うことを特徴とする半導体装置の製造方法が得られる。ここで、本発明の前記態様における半導体装置の製造方法において、前記メモリセルは複数個形成されていることが好ましい。
【発明の効果】
【０００５】
本発明の半導体装置の不揮発性メモリにおいては、シリコン酸化膜に含まれる金属などの不純物によって導入されるトラップサイトによって電荷が蓄積される。そのためシリコン窒化膜の場合のように浅い準位が形成されることがなくなりかつ界面欠陥を介して蓄積電荷が失われることがなくなり、保持特性を改善することができる。また、トラップサイトがシリコン酸化膜の中に作り込まれるため、電荷捕獲層となる絶縁膜によって膜厚が使われることがなくなり、ＥＯＴの薄膜化が可能になる。そして、この構造の不揮発性メモリを作成するために追加される工程は、熱酸化膜上に薄く金属を付着するだけでよいので、容易に低コストで製造することができる。また、通常のＭＯＳ型半導体装置との製造工程との差が少ないので、ロジック回路との混載を容易に実現することができる。
【図面の簡単な説明】
【０００６】
図１Ａは本発明の第１の実施例によるメモリセルの断面図である。
図１Ｂは本発明の第１の実施例の一変形例によるメモリセルの断面図である。
図１Ｃは本発明の第１の実施例のもう一つの変形例によるメモリセルの断面図である。
図１Ｄは本発明の第１の実施例のさらにもう一つの変形例によるメモリセルの断面図である。
図２は本発明の第２の実施例によるメモリセルの断面図である。
図３は本発明の第３の実施例によるメモリセルの断面図である。
図４は本発明の第４の実施例によるメモリセルの断面図である。
図５は本発明の第５の実施例によるメモリセルの断面図である。
図６は本発明の第６の実施例によるメモリセルの断面図である。
図７は本発明の第７の実施例によるメモリセルの断面図である。
図８は本発明の第８の実施例による半導体装置の製造方法を示す流れ図である。
図９は本発明の第９の実施例による半導体装置の製造方法を示す流れ図である。
図１０は本発明の第１０の実施例による半導体装置の製造方法を示す流れ図である。
図１１は本発明の第１１の実施例による半導体装置の製造方法を示す流れ図である。
図１２は本発明の第１２の実施例による半導体装置の製造方法を示す流れ図である。
図１３は本発明の第１３の実施例による半導体装置の製造方法を示す流れ図である。
図１４Ａは本発明の第１４の実施例による半導体装置の製造方法を示す流れ図である。
図１４Ｂは本発明の第１４の実施例の変形例による半導体装置の製造方法を示す流れ図である。
図１５Ａは本発明の第１５の実施例よるメモリセルの併合ゲート絶縁膜の形成方法を示す工程順の断面図である。
図１５Ｂは本発明の第１５の実施例よるメモリセルの併合ゲート絶縁膜の形成方法を示す工程順の断面図である。
図１５Ｃは本発明の第１５の実施例よるメモリセルの併合ゲート絶縁膜の形成方法を示す工程順の断面図である。
図１６Ａは本発明の第１６の実施例によるメモリセルの併合ゲート絶縁膜の第２の形成方法を示す工程順の断面図である。
図１６Ｂは本発明の第１６の実施例によるメモリセルの併合ゲート絶縁膜の第２の形成方法を示す工程順の断面図である。
図１６Ｃは本発明の第１６の実施例によるメモリセルの併合ゲート絶縁膜の第２の形成方法を示す工程順の断面図である。
図１６Ｄは本発明の第１６の実施例によるメモリセルの併合ゲート絶縁膜の第２の形成方法を示す工程順の断面図である。
図１６Ｅは本発明の第１６の実施例によるメモリセルの併合ゲート絶縁膜の第２の形成方法を示す工程順の断面図である。
図１７は本発明の具体例１の測定結果である電荷密度を示すグラフ。
図１８は本発明の具体例２のＣＶ特性図（Ｔｉ）である。
図１９は本発明の具体例２の書き込み特性図（Ｔｉ）である。
図２０は本発明の具体例２の保持特性図（Ｔｉ）である。
図２１は本発明の具体例２の書き込み特性図（Ａｌ）である。
図２２は本発明の具体例２の書き込み特性図（Ａｕ）である。
【発明を実施するための最良の形態】
【０００７】
次に、本発明を添付した図面を参照しながら、詳細に説明する。
図１Ａを参照すると、第１の実施例によるメモリセル２０は、ｐ型シリコン基板１にソース・ドレイン領域となるｎ型拡散層２が形成され、その間にゲート絶縁膜となるシリコン酸化膜３が形成されている。シリコン酸化膜３には、トラップサイト５が形成されている。このシリコン酸化膜３上に、ポリシリコン、ポリサイド、シリサイド、高融点金属などによって第１のゲート電極が形成されている。
トラップサイト５は、チャネルに発生するＣＨＥ（ｃｈａｎｎｅｌ  ｈｏｔ  ｅｌｅｃｔｒｏｎ）や高電界印加によって発生するＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流などにより電子が注入される欠陥である。その欠陥はシリコン酸化膜３に添加された不純物である金属によって導入されるものである。
本発明において、シリコン酸化膜に添加される金属は特に限定はされないが、シリコン酸化膜中での拡散係数が低くかつシリコン酸化膜において深い準位を形成できることである。この条件を満たす金属として、Ｍｇと、元素の周期表において３Ａ族（３族）から６Ｂ族（１６族）（（  ）内は、ＩＵＰＡＣ無機化学命名法改訂版（１９８９）による）までに含まれる金属（すなわち、１Ａ族（１族）とＭｇ以外の２Ａ族（２族）の金属を除く金属）が挙げられる。これらの金属には、Ｓｉ，Ｇｅ，Ｓｅ，Ｔｅ等の半導体は含まれず、また、Ｂ，Ｃ，Ｐ，Ａｓ，Ｓｂ，Ｂｉ，Ｐｏ等の半金属は含まれる。特に好ましい金属材料は、Ａｌ、Ａｕ、Ｃｏ、Ｃｒ、Ｃｕ、Ｆｅ、Ｉｒ、Ｌａ、Ｍｇ、Ｍｎ、Ｎｉ、Ｒｕ、Ｓｎ、Ｔａ、Ｔｉ、Ｔｌ、Ｚｎ、Ｗである。これらの金属の複数種が含まれていてもよい。また、純金属であっても酸化金属や窒化金属あるいは金属シリケートなどの化合物として含まれていてもよい。
トラップサイト５が存在している箇所より上の酸化膜の膜厚を１０ｎｍとしたとき、しきい値を１Ｖ変化させるに必要な電子密度は２×１０１２／ｃｍ２程度である。通常、ビット識別に必要なしきい値変化は数Ｖであるので、書き込み時に１×１０１３／ｃｍ２程度の密度に電子が注入されれば十分である。この密度は、酸化膜に添加される不純物に対応すると考えられるので、シリコン酸化膜に添加される不純物（金属）の密度は１×１０１３／ｃｍ２以下であってよい。
トラップサイトは離散的に酸化膜中に存在するものであるので、本発明に係るメモリセルは、ＯＮＯメモリの場合のように膜厚のある電荷蓄積層を有していない。しかし、トラップサイトが集中的に存在している層（以下、トラップ含有層と記す）は存在している。トラップ含有層から基板までの酸化膜（トンネル酸化膜とする）の膜厚とトラップ含有層からゲート電極までの酸化膜（トップ酸化膜とする）の膜厚は電荷保持のため一定以上の厚さが必要であるので、ゲート絶縁膜の膜厚を薄くするにはトラップ含有層を極力薄くすることが好ましい。不純物（金属）は、例えばスパッタ法などにより酸化膜上に付着されその後の熱処理により拡散して酸化膜に取り込まれるものである。したがって、不純物は当初単原子層ないし数原子層程度の膜厚に形成されるが熱処理後には一定の広がりを持つ。その広がり範囲（層厚）は１ｎｍ程度と見込まれせいぜい３ｎｍである。したがって、トンネル酸化膜とトップ酸化膜とがそれぞれ１０ｎｍであるとすると、トラップ含有層の膜厚はゲート絶縁膜の膜厚の３／２０以下ということになる。
図１Ｂを参照すると、第１の実施例の一変形例によるメモリセル２０は、トラップサイト５を含むシリコン酸化膜３上にシリコン酸化膜以外の絶縁膜４を堆積したものである。絶縁膜４の材料としては、酸窒化シリコン、窒化シリコン、ＰＳＧ（リンガラス）、ＢＰＳＧ（ボロンリンガラス）などのシリコン系絶縁材料を用いることができ、またＢＳＴ（チタン酸バリウム・ストロンチウム）、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウム等の高誘電率材料を用いることができる外複合膜を用いることもできる。また、組成が、例えば、ＳｉＯ２→ＳｉＯＮ→Ｓｉ３Ｎ４→ＳｉＯＮ→ＳｉＯ２と徐々に変化する絶縁膜であってもよい。
図１Ｃに示す第１の実施例のもう一つの変形例によるメモリセル２０では、トラップサイト５はシリコン酸化膜３には含まれておらず、絶縁膜４側に含まれている。
また、図１Ｄに示す第１の実施例のさらにもう一つの変形例では、トラップサイト５はシリコン酸化膜３と絶縁膜４との界面に形成されている。この例の場合、シリコン酸化膜３と絶縁膜４との界面に形成される界面準位が少ない材料を選択することが好ましい。
図２を参照すると、本発明の第２の実施例によるメモリセル２１においては、トラップサイトを含むゲート絶縁膜は図１Ａに示されるゲート絶縁膜の全体がシリコン酸化膜で形成されたものについてのみ説明するが、図１Ｂ〜図１Ｄに示されるものであってもよい。このことは以下の実施の形態についても同様である。
第２の実施例によるメモリセル２１においては、第１のゲート電極６は、トラップサイト５を内部に有するシリコン酸化膜３とトラップサイトが意図的に導入されてはいないゲート絶縁膜７とに跨って形成されている。シリコン酸化膜３はソース・ドレイン領域の一方寄りに、ゲート絶縁膜７は他方寄りに形成されている。
図３を参照すると、本発明の第３の実施例によるメモリセル２２においては、第１のゲート電極６は、トラップサイト５を内部に有するシリコン酸化膜３とトラップサイトが意図的には導入されてはいないゲート絶縁膜７とに跨って形成されている。シリコン酸化膜３はチャネル領域上の中央部に、ゲート絶縁膜７はソースおよびドレイン領域寄りに夫々形成されている。
図４を参照すると、本発明の第４の実施例によるメモリセル２３においては、第１のゲート電極６は、トラップサイト５を内部に有するシリコン酸化膜３とトラップサイトが意図的には導入されてはいないゲート絶縁膜７とに跨って形成されている。シリコン酸化膜３はソースおよびドレイン領域寄りに、ゲート絶縁膜７はチャネル領域上の中央部に夫々形成されている。
図５を参照すると、本発明の第５の実施例によるメモリセル２５においては、第１のゲート電極６は、トラップサイト５を内部に有するシリコン酸化膜３上に形成され、第２のゲート電極８は、トラップサイトが意図的には導入されてはいないゲート絶縁膜７上形成されている。
この第５の実施例による構造の一変形例として、第１のゲート電極６と第２のゲート電極８との間の基板表面にソース・ドレイン領域となるｎ型拡散層を形成するようにしてもよい。
図６を参照すると、本発明の第６の実施例によるメモリセル２５においては、第１のゲート電極６は、トラップサイト５を内部に有するシリコン酸化膜３上に形成され、第２のゲート電極８は、トラップサイトが意図的には導入されてはいないゲート絶縁膜７上形成されている。そして、第２のゲート電極８は、その一部が第１のゲート電極６上に載り上げるように形成されている。
図７を参照すると、本発明の第７の実施例によるメモリセル２６においては、第２のゲート電極８は、トラップサイトが意図的には導入されてはいないゲート絶縁膜７上形成されている。第１のゲート電極８の両サイドに、第１のゲート電極６がトラップサイト５を内部に有するシリコン酸化膜３上に側壁膜形状に形成されている。
第１のゲート電極６と第２のゲート電極８との間の絶縁膜もトラップサイトを内部に有するシリコン酸化膜であってもよい。また、第１のゲート電極６下の基板表面領域内に低不純物濃度領域が形成されていてもよい。
上記の各実施例によるメモリセルは、マトリクス状に配置されてメモリアレイを構成する。このメモリアレイはロジック回路またはロジック回路および他のメモリ（ＤＲＡＭやＳＲＡＭなど）と混載されていてもよく、また不揮発性メモリ専用ＩＣに用いることもできる。
本発明に係るメモリセルは、電気的にバイトないしワード単位で消去可能なＥＥＰＲＯＭ用に用いることもできまたフラッシュメモリ用に用いることもできる。ＥＥＰＲＯＭとしては、シリアルアクセス型、パラレルアクセス型のいずれであってもよく、またフラッシュメモリの場合、ＮＯＲ型、ＮＡＮＤ型、ＤＩ（ｄｉｖｉｄｅｄ  ｂｉｔｌｉｎｅ）ＮＯＲ型、ＡＮＤ型のいずれのメモリのセルとしても用いることができる。
本発明に係るメモリセルは、多値のセルとして用いることができる。多値化は、トラップに注入される電荷量を変えることによって行うことができ、また電荷の注入される局在位置を変えることによって多値化することもできる。
本発明に係るメモリセルに対する書き込みは、チャネルにホットエレクトロンを発生させてこれをトラップサイトに捕獲させることによって行うことができる。あるいは、基板ないし拡散層から電子注入を行って書き込むこともできる。消去は、基板または拡散層へ電子を引き抜くことによって行ってもよいし、ホールを基板側から注入して行ってもよい。
次に、本発明の半導体装置の製造方法の具体例について説明する。本発明のメモリセルはゲート絶縁膜に特徴があり、その他のゲート電極の形成工程、拡散層の形成工程は、従来の方法と変わらないので、以下ゲート絶縁膜の形成方法についてのみ説明するが、その他の工程は一般的に用いられている手法と同様であるものと理解されたい。
図８を参照すると、第８の実施例による製造方法では、まず、熱酸化を行って膜厚５〜１５ｎｍの緻密なシリコン酸化膜を形成する（ステップＳ１１）。この工程は、ＭＯＳトランジスタの製造工程で通常行っている工程と同じである。
次に、シリコン酸化膜上に液相法あるいは気相法を用いて金属を付着させる（ステップＳ１２）。液相法では、金属を酸などに溶解した溶液をスピン法、スプレイ法、ディッピング法などにより塗布することによって金属を酸化膜上に付着させる。溶液として無電解めっき用の活性化剤（キャタリスト）や無電解めっき液を用いることもできる。さらに、活性化剤で活性化した後めっき液と接触させて金属を堆積することもできる。気相法としては、金属含有ガスの吸着、蒸着法、イオンプレーティング法、スパッタ法、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（ｍｏｌｅｃｕｌａｒ  ｂｅａｍ  ｅｐｉｔａｘｙ）法、ＡＬＤ（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）法などを用いることができる。
その後、必要に応じて中和処理、洗浄を行った後、熱処理を行う（ステップＳ１３）。これにより、金属は拡散しシリコン酸化膜に取り込まれ、トラップサイトとなる。この熱処理により酸化されやすい金属は酸化される。
続いて、ＣＶＤ法やスパッタ法を用いてシリコン酸化膜などの絶縁膜を堆積する（ステップＳ１４）。堆積する絶縁膜の膜厚は、シリコン酸化膜の場合で５〜１５ｎｍである。
図９を参照すると、本発明の第９の実施例による製造方法では、まず、熱酸化を行って膜厚２〜１５ｎｍの緻密なシリコン酸化膜を形成する（ステップＳ２１）。
次に、シリカガラスをスピンコート法にて塗布した後に熱処理を行う等の方法により熱酸化膜上に低密度の絶縁膜を形成する（ステップＳ２２）。
次に、低密度絶縁膜上に第８の実施例で述べた方法を用いて金属を付着させる（ステップＳ２３）。
次に、熱処理を行って付着させた金属不純物を低密度絶縁膜内に取り込む（ステップＳ２４）。
続いて、ＣＶＤ法やスパッタ法を用いてシリコン酸化膜などの絶縁膜を堆積する（ステップＳ２５）。
図８及び図９に示した本発明の第８及び第９の実施例による製造方法では、ステップＳ１３（ステップＳ２４）で熱処理を行った後に絶縁膜を堆積していたが、この順序は逆にしてもよい。図示されたとおりの製造方法によると、トラップサイトは主として熱酸化膜中（第８の実施例の場合）あるいは低密度絶縁膜中（第９の実施例の場合）に形成されるが、絶縁膜堆積後に熱処理を行うようにすると、トラップサイトは、熱酸化膜あるいは低密度絶縁膜と堆積絶縁膜との界面を中心としてその両側に分布するように形成されることになる。
図１０を参照すると、本発明の第１０の実施例による製造方法では、まず、熱酸化を行って基板上に膜厚２〜１５ｎｍの緻密なシリコン酸化膜を形成する（ステップＳ３１）。
次に、気相法にて絶縁膜を堆積する（ステップＳ３２）。
絶縁膜を所定の膜厚にまで成長させた後、絶縁膜の成長を続けながらチェンバ内に金属化合物ガスを流しあるいは金属を蒸発させて絶縁膜中に金属を取り込みながら膜成長を続ける（ステップＳ３３）。
ステップＳ３２の処理が所定の時間に達したら、あるいは金属含有絶縁膜の膜厚が所定の厚さに達したら金属の供給を停止して絶縁膜の成長を続ける（ステップＳ３４）。
その後、熱処理を行って金属を絶縁膜内に取り込む（ステップＳ３４）。
図１１を参照すると、本発明の第１１の実施例による製造方法は、図１０に示される第９の実施例と相違する点は、ステップＳ３２の絶縁膜の堆積が省略されて、熱酸化膜の形成工程の後直ちに不純物（金属）含有絶縁膜を形成している点である。この不純物含有絶縁膜の形成工程に続けて不純物を有しない絶縁膜の堆積と熱処理を行う。
図１２を参照すると、本発明の第１２の実施例による製造方法では、まず、熱酸化を行って基板上に膜厚２〜１５ｎｍの緻密なシリコン酸化膜を形成する（ステップＳ４１）。
次に、熱酸化膜上にシリコンまたはシリコン化合物と金属とを堆積する（ステップＳ４２）。
金属は単一種であっても複数種であっても良い。また、金属化合物であってもよい。ステップＳ４２の方法としては以下のものがある。
（ａ）金属を含むシリコンターゲットを用い、スパッタ法にして金属含有シリコン膜を形成する。
（ｂ）ＣＶＤ法で金属（または金属化合物）含有シリコン（または酸化シリコン）を成長させる。
（ｃ）シラノール〔Ｓｉ（ＯＨ）４〕などのシリコン化合物と水酸化アルミニウムなどの金属化合物とが溶解した溶液を塗布する。
次に、熱処理を行って金属（または金属化合物）含有シリコン酸化膜を形成する（ステップＳ４３）。
続いて、ＣＶＤ法またはスパッタ法などにより絶縁膜を堆積する（ステップＳ４４）。ステップＳ４３とステップＳ４４とは順序が逆であってもよい。
図１３を参照する本発明の第１３の実施例による製造方法では、まず、熱酸化を行って基板上に膜厚１０〜３０ｎｍの緻密なシリコン酸化膜を形成する（ステップＳ５１）。
第１３の実施例においては、ゲート絶縁膜の全体を熱酸化により形成する。あるいは、ステップＳ５１にて所定の膜厚にまで熱酸化を行い、ステップＳ５２にてＣＶＤ法などにより膜形成を行って所定の膜厚のゲート絶縁膜を得る。
次に、基板表面に達しない深さにゲート絶縁膜中に金属のイオン注入を行う（ステップＳ５３）。
続いて、熱処理を行ってゲート絶縁膜中に金属不純物を取り込む（ステップＳ５４）。
図１４Ａを参照すると、本発明の第１４の実施の形態による製造方法では、まず、熱酸化を行って基板上に膜厚１０〜３０ｎｍの緻密なシリコン酸化膜を形成する（ステップＳ６１）。
次に、熱拡散法などにより、熱酸化膜中にトラップサイト形成用不純物を拡散する（ステップＳ６２）。
次いで、その上に絶縁膜を堆積する（ステップＳ６３）。その後、必要に応じて熱処理を行う（ステップＳ６４）。
上記ステップＳ６２の不純物拡散の方法に固相法を用いた場合、図１４Ｂの変形例に示すように、ステップＳ６１の工程の終了後に、トラップサイト形成用不純物を含有する転写膜を熱酸化膜上に形成する（ステップＳ６２ａ）。
次に、熱処理を行って転写膜中の不純物を熱酸化膜中に拡散させる（ステップＳ６２ｂ）。
次いで、転写膜を除去し（ステップＳ６２ｃ）、ステップＳ６３以降の工程を実施する。
上記方法において、熱酸化膜に拡散されたトラップサイト形成用不純物の濃度が高すぎる場合には、不純物濃度の高い層をウエットエッチング等により除去して、理想的な不純物トラップレベルにしてもよい。
次に、図２〜図４に示されるような、第１のゲート電極の下にトラップサイトを有するゲート絶縁膜とトラップサイトを有しないゲート絶縁膜とが備えられている構造（以下、併合ゲート絶縁膜）を形成する方法について説明する。
図１５を参照すると、本発明の第１５の実施例による併合ゲート絶縁膜の形成方法では、図８〜図１３に示されるいずれかの方法を用いて図１５Ａに示すように、内部にトラップサイト５を含むシリコン酸化膜３を形成する。なお、ゲート絶縁膜はシリコン酸化膜に限定されないが、ここでは、ゲート絶縁膜はシリコン酸化膜により形成されているものとする。
次に、図１５Ｂに示すように、フォトリソグラフィ法と湿式エッチング法などを用いてシリコン酸化膜３の一部をエッチング除去する。
図１５Ｃに示すように、再度熱酸化を行って熱酸化膜からなるゲート絶縁膜７を形成する。
図１６Ａ乃至Ｅを参照すると、本発明の第１６の実施例による併合ゲート絶縁膜の形成方法では、図１６Ａに示すように、熱酸化を行ってｐ型シリコン基板１上にシリコン酸化膜３を形成する。次に、図１６Ｂに示すように、フォトリソグラフィ法を用いて、意図的に導入されたトラップサイトを有しないゲート絶縁膜の形成領域上を覆うようにフォトレジストマスク９を形成する〕。次に、図８のステップＳ１２、図１０のステップＳ３３、図１２のステップＳ４２などの方法を用いて、図１６Ｃに示すように、シリコン酸化膜３およびフォトレジストマスク９上に金属原子１０または金属を含む材料を堆積させる。図１６Ｄに示すように、フォトレジストマスク９を除去した後、熱処理を行って金属をシリコン酸化膜中へ拡散させてシリコン酸化膜３中にトラップサイトを形成する。その後、図１６Ｅに示すように、シリコン酸化膜３上にＣＶＤ法などにより絶縁膜４を形成する。図１６Ｄに示す工程での熱処理は絶縁膜４を堆積した後であってもよい。
また、ゲート電極である多結晶シリコンをマスクに不純物の添加される領域と添加されない領域を形成してもよいことは言うまでもない。
次に、本発明の具体例について説明する。
（例１）
例１では、本発明の有効性を確認するための予備的な実験である。乾式法により８５０℃にてシリコン基板上に膜厚１０ｎｍのシリコン酸化膜を形成した。表１の金属溶液を用意して、各溶液を酸化膜上に付着させた。
【表１】
2006095890.tif 000002
クリーンベンチ内で乾燥させた後、アニール炉内に搬入し、Ｎ２を３ｌ、Ｏ２を５０ｍｌずつ供給しつつ８００℃で１分間の熱処理を行い、金属を酸化膜中に拡散させた。シリコン酸化膜上にＡｕを膜厚１００ｎｍ蒸着し、形成された各試料について、シリコン酸化膜に電圧を印加し、リーク電流を流して電子注入を行い電荷密度測定を行った。なお、電荷密度は、リーク電流供給前後のＣＶ特性から換算したものである。各試料について得られた結果を図１７に示す。実施例１により、簡単な方法を用いてゲート絶縁膜中にトラップサイトを形成することができることが確認された。
（例２）
熱酸化によりシリコン基板上に７ｎｍの膜厚のシリコン酸化膜を形成し、その上にスパッタ法により、Ｔｉ、Ａｌ、Ａｕをそれぞれ０．７ｎｍの膜厚に成膜し、さらにその上にＣＶＤ法によりシリコン酸化膜を１０ｎｍの膜厚にて成膜した。そして、熱処理を行って金属を拡散させて３種類の試料を作成し、各試料についてＥＯＴを測定した。その結果を表２に示す。
【表２】
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ＴｉとＡｌについては熱処理により酸化物が形成されたものと考えられるが、ＥＯＴの増加はみられない。また、金属がそのまま拡散したものと考えられるＡｕについてもＥＯＴは増加していない。
Ｔｉを拡散させた試料についてのＣＶ特性の測定結果を図１８に示す。また、Ｔｉを拡散させた試料についての、ゲートに８Ｖを印加し、ソース−ドレイン間にそれぞれ５Ｖ、６Ｖ、７Ｖを印加した場合の書き込み特性を図１９に示す。また、Ｔｉを拡散させた試料についての１５０℃での保持特性（しきい値の経時変化）をＯＮＯメモリの保持特性と共に図２０に示す。ＯＮＯメモリでは１０年（３．２×１０８秒）の保持特性は得られていないが、実施例２のものでは十分にクリアしている。
酸化されやすい金属の典型例であるＡｌと酸化されにくい金属の典型例であるＡｕを拡散させた試料についての、ゲートに８Ｖを印加し、ソース−ドレイン間にそれぞれ５Ｖ、６Ｖ、７Ｖを印加した場合の書き込み特性をそれぞれ図２１と図２２に示す。図２１と図２２から分かるように、リバースリード（ドレイン側に正電圧印加）とフォワードリード（ソース側に正電圧印加）とでしきい値が異なっており、ホットエレクトロンを用いた書き込みでは局所的に電子注入が行われたことが分かる。
（例３）
熱酸化によりシリコン基板上に８ｎｍの膜厚のシリコン酸化膜を形成し、その上に５％Ａｌ含有Ｓｉターゲットを用いてスパッタ法により、Ａｌ含有Ｓｉ膜を１ｎｍの膜厚に成膜し、さらにその上にＣＶＤ法によりシリコン酸化膜を８ｎｍの膜厚に成膜した後、酸化性雰囲気中で８２０℃、１分間の熱処理を行った。本方法を用いても、不揮発性メモリとして適する電子トラップを実現することができた。
【産業上の利用可能性】
【０００８】
以上の説明の通り、本発明の半導体装置及びその製造方法は、フラッシュメモリ等の不揮発性半導体記憶装置に適用される。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【図１６Ｅ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【国際調査報告】
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