(57)【要約】データ受信装置１００の信号検知装置１０１において入力信号の入力が検知されると、レシーバ回路１０３により該入力信号の受信が開始され、信号検知装置１０１において該入力信号がデータ信号であると判別された場合に、第１の論理回路１０４によりレシーバ回路１０３で受信した受信信号がデータ信号として出力される。【特許請求の範囲】
【請求項１】
入力信号の入力状態を検知する信号検知装置と、該入力信号を受信する信号受信装置とを備えたデータ受信装置であって、
前記信号検知装置は、前記入力信号がデータ信号であるか又はノイズ信号であるかを判別する判別手段を備え、
前記信号受信装置は、
前記信号検知装置において前記入力信号の入力が検知されたときに該入力信号の受信を開始するレシーバ回路と、
前記信号検知装置において前記入力信号がデータ信号であると判別された場合に、前記レシーバ回路で受信した受信信号をデータ信号として出力する第１の論理回路とを備えたことを特徴とするデータ受信装置。
【請求項２】
請求項１に記載されたデータ受信装置において、
前記判別手段は、
前記入力信号の振幅の大きさに基づいて該入力信号の入力を検知するオフセットコンパレータ回路と、
前記振幅の大きさが所定値以上である入力信号が入力されている時間を測定するカウンタ回路とを備えたことを特徴とするデータ受信装置。
【請求項３】
請求項１に記載されたデータ受信装置において、
前記判別手段は、
前記入力信号の振幅の大きさに基づいて該入力信号の入力状態を検知するオフセットコンパレータ回路と、
前記入力信号の振幅が正から負又は負から正の状態へと一定時間内に遷移していることを検知する第２の論理回路とを備えたことを特徴とするデータ受信装置。
【請求項４】
請求項１に記載されたデータ受信装置において、
前記第１の論理回路は、前記レシーバ回路から入力される受信信号を遅延させる遅延回路を備えたことを特徴とするデータ受信装置。
【請求項５】
請求項１に記載されたデータ受信装置において、
前記第１の論理回路は、前記レシーバ回路から入力される受信信号と内部クロックとを同期させるクロックデータリカバリ回路を備えたことを特徴とするデータ受信装置。
【請求項６】
請求項５に記載されたデータ受信装置において、
前記第１の論理回路は、前記クロックデータリカバリ回路で位相調整された受信信号を入力とし、前記信号検知装置において入力信号がデータ信号であると判別された場合にリセットが解除されるシフトレジスタ回路を備えたことを特徴とするデータ受信装置。
【請求項７】
請求項１に記載されたデータ受信装置において、
前記第１の論理回路は、前記レシーバ回路から入力される受信信号を記憶する記憶回路を備えたことを特徴とするデータ受信装置。
【請求項８】
入力信号の入力状態を検知する手順と、
前記入力信号の入力が検知されたときに該入力信号の受信を開始する手順と、
前記入力信号がデータ信号であるか又はノイズ信号であるかを判別する手順と、
前記入力信号がデータ信号であると判別された場合に、前記受信した受信信号をデータ信号として出力する手順とを備えたことを特徴とするデータ受信方法。
【請求項９】
入力信号の振幅の大きさに基づいて該入力信号の入力を検知する手順と、
前記入力信号の入力が検知されたときに該入力信号の受信を開始する手順と、
前記振幅の大きさが所定値以上である入力信号が入力されている時間を測定して、この測定結果から前記入力信号がデータ信号であるか又はノイズ信号であるかを判別する手順と、
前記入力信号がデータ信号であると判別された場合に、前記受信した受信信号をデータ信号として出力する手順とを備えたことを特徴とするデータ受信方法。
【請求項１０】
入力信号の振幅の大きさに基づいて該入力信号の入力を検知する手順と、
前記入力信号の入力が検知されたときに該入力信号の受信を開始する手順と、
前記入力信号の振幅が正から負又は負から正の状態へと一定時間内に遷移していることを検知して、この検知結果から前記入力信号がデータ信号であるか又はノイズ信号であるかを判別する手順と、
前記入力信号がデータ信号であると判別された場合に、前記受信した受信信号をデータ信号として出力する手順とを備えたことを特徴とするデータ受信方法。
【請求項１１】
入力信号の入力状態を検知する手順と、
前記入力信号の入力が検知されたときに該入力信号の受信を開始する手順と、
前記受信した受信信号を一時記憶する手順と、
前記入力信号がデータ信号であるか又はノイズ信号であるかを判別する手順と、
前記入力信号がデータ信号であると判別された場合に、前記記憶した受信信号をデータ信号として出力する手順とを備えたことを特徴とするデータ受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、他の装置から入力されたデータ信号を受信するデータ受信装置及びそのデータ受信方法に関するものである。
【背景技術】
【０００２】  現在規格化されているＵＳＢ２．０やＳｅｒｉａｌ  ＡＴＡ等のシリアルインターフェースを用いてデータを受信する場合には、データの入力を検知した後にそのデータの受信を開始するようにしている（非特許文献１、非特許文献２参照）。これは、他の装置とのデータ通信にケーブル等を用いているため、データの送受信のタイミングをうまく計ることができないからである。【０００３】  近年、データ通信の高速化に伴ってデータの電圧振幅が小さくなってきていることから、入力信号がデータ信号であるか又はノイズ信号であるかを判別する必要が生じている。また、今後さらなる通信の高速化が進むことから、ノイズ判別技術の必要性が高まることが予想される。このため、入力信号の入力を検知する方法がますます高精度・高機能化してきている（例えば、特許文献１参照）。【０００４】  図９（ａ）は、従来のデータ受信回路の基本構成を示す図である。図９（ａ）に示すように、データ受信回路５００は、信号検知装置５０１と信号受信装置５０２とを備えている。【０００５】  前記データ受信回路５００に対して入力信号（ＤＡＴＡ）が入力されると、まず、信号検知装置５０１において入力信号（ＤＡＴＡ）の入力が検知され、この検知情報に基づいて信号受信装置５０２を起動するための起動信号５０Ａが出力される。この起動信号５０Ａに基づいて信号受信装置５０２が起動され、信号受信装置５０２において入力信号（ＤＡＴＡ）の受信が開始される。受信された入力信号（ＤＡＴＡ）は出力信号５０Ｂとして内部回路に出力される。【０００６】  図９（ｂ）は、前記データ受信回路５００の動作を示すタイミングチャート図である。図９（ｂ）に示すように、近年ではデータ通信の高速化に伴って入力信号の振幅が小さくなってきており、入力信号がデータ信号であるか又はノイズ信号であるかを判別しなければならない。このため、信号検知装置５０１において、信号の振幅の大きさやデータの長さの検知とともにデータとノイズの判別を行うようにしている。
【特許文献１】特開２０００−１９６４６４号公報
【非特許文献１】ＵＳＢ２．０規格書“Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ”、［平成１６年１０月１４日検索］、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｕｓｂ．ｏｒｇ／ｄｅｖｅｌｏｐｅｒｓ／ｄｏｃｓ／ｕｓｂ＃２０．ｚｉｐ＞、ｚｉｐファイル解凍後“．．／ＵＳＢ＃２０／ＵＳＢ＃２０．ｐｄｆ”１４０頁
【非特許文献２】Ｓｅｒｉａｌ  ＡＴＡ規格書、［平成１６年１０月１４日検索］、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｓａｔａ−ｉｏ．ｏｒｇ／ｄｏｃｓ／ＰＨＹｉｉ％２０Ｓｐｅｃ％２０Ｒｅｖ％２０１＃０％２００５２６０４．ｐｄｆ＞３０−３２頁
【発明の開示】
【発明が解決しようとする課題】
【０００７】  しかしながら、信号検知装置において信号の入力検知に時間を要すると、その期間のデータを取得することができなくなり、図９（ｃ）のタイミングチャート図に示すように、入力データの先頭部分の欠落量が増加するという問題が生じる。さらに、ハブ（ＨＵＢ）等の中継装置を介してデータ通信を行う場合には、データ発信源が出力するデータは中継装置を通るたびにその欠落が発生し、この影響がより顕著になってくる。【０００８】  本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、入力信号を受信する際のデータの欠落を抑制することにある。
【課題を解決するための手段】
【０００９】  前記目的を達成するため、本発明では、入力信号の入力を検知するとともにその入力信号がデータ信号であるか又はノイズ信号であるかを判別し、該検知情報に基づいて該入力信号の受信を開始するとともに、該入力信号がデータ信号と判別された場合に、受信した入力信号をデータ信号として出力するようにした。【００１０】  すなわち、本発明は、入力信号の入力状態を検知する信号検知装置と、該入力信号を受信する信号受信装置とを備えたデータ受信装置であって、前記信号検知装置は、前記入力信号がデータ信号であるか又はノイズ信号であるかを判別する判別手段を備え、前記信号受信装置は、前記信号検知装置において前記入力信号の入力が検知されたときに該入力信号の受信を開始するレシーバ回路と、前記信号検知装置において前記入力信号がデータ信号であると判別された場合に、前記レシーバ回路で受信した受信信号をデータ信号として出力する第１の論理回路とを備えるようにした。【００１１】  また、本発明では、データ受信方法において、入力信号の入力状態を検知する手順と、前記入力信号の入力が検知されたときに該入力信号の受信を開始する手順と、前記入力信号がデータ信号であるか又はノイズ信号であるかを判別する手順と、前記入力信号がデータ信号であると判別された場合に、前記受信した受信信号をデータ信号として出力する手順とを備えるようにした。
【発明の効果】
【００１２】  以上のように、本発明によれば、入力信号がデータ信号であるか又はノイズ信号であるかの判別に処理時間がかかっても、レシーバ回路と論理回路の遅延時間を利用することにより、データの先頭の欠落を最小限に抑えることができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明の実施形態１におけるデータ受信装置の構成を示す図である。
【図２】図２は、本実施形態１における信号検知装置の構成を示す図である。
【図３】図３は、本実施形態１におけるフィルタ回路の構成を示す図である。
【図４】図４は、本実施形態１における第１の論理回路の構成を示す図である。
【図５】図５は、本実施形態２における信号検知装置の構成を示す図である。
【図６】図６は、本実施形態３における信号検知装置の構成を示す図である。
【図７】図７は、本実施形態３における第２の論理回路の真理値表である。
【図８】図８は、本実施形態４における第１の論理回路の構成を示す図である。
【図９】図９（ａ）は、従来のデータ受信装置の構成を示す図であり、図９（ｂ）は、従来のデータ受信装置の動作を示すタイミングチャート図であり、図９（ｃ）は、従来のデータ受信装置において信号の入力検知に時間を要した場合のタイミングチャート図である。
【符号の説明】
【００１４】１００  データ受信装置
１０１  信号検知装置
１０２  信号受信装置
１０３  レシーバ回路
１０４  第１の論理回路
１１０  第１のオフセットコンパレータ回路
１１１  第２のオフセットコンパレータ回路
１１３  第１のフィルタ回路
１１４  第２のフィルタ回路
１２５  カウンタ回路
１３５  第２の論理回路
１４０  遅延回路
１５０  クロックデータリカバリ回路（ＣＤＲ回路）
１５１  シフトレジスタ回路
【発明を実施するための最良の形態】
【００１５】  以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本発明、その適用物或いはその用途を制限することを意図するものでは全くない。【００１６】  ＜実施形態１＞
図１は、本発明の実施形態１におけるデータ受信装置１００の構成を示す図である。図１に示すように、データ受信装置１００は、入力信号の入力状態を検知する一方、この入力信号がデータ信号であるか又はノイズ信号であるかを判別する信号検知装置１０１と、入力信号を受信するとともにその出力を制御する信号受信装置１０２とを備えている。【００１７】  前記信号検知装置１０１は、信号を入力する入力端子ＩＮと、入力信号の検知情報に基づいて前記信号受信装置１０２を起動させる起動信号を出力する出力端子Ｓｉｇ＃ｄｅｔｅｃｔと、入力信号がデータ信号であるかノイズ信号であるかの判別結果を出力する出力端子Ｄａｔａ＃ｄｅｔｅｃｔとを備えている。【００１８】  前記信号受信装置１０２は、前記信号検知装置１０１から出力された前記起動信号を受けて入力信号の受信を開始するレシーバ回路１０３と、入力信号がデータ信号であるか又はノイズ信号であるかの判別結果に基づいて出力信号の出力を制御する第１の論理回路１０４とを備えている。前記信号検知装置１０１及び第１の論理回路１０４の内部構成については後述する。【００１９】  以下、このように構成された本実施形態１に係るデータ受信装置１００の動作について説明する。データ受信装置１００に入力信号が入力されると、信号検知装置１０１においてその入力状態が検知され、この検知情報に基づいて信号受信装置１０２を起動するための起動信号が出力端子Ｓｉｇ＃ｄｅｔｅｃｔから出力される。さらに、信号検知装置１０１では、入力信号がデータ信号であるかノイズ信号であるかが判別され、その判別結果が出力端子Ｄａｔａ＃ｄｅｔｅｃｔから出力される。【００２０】  前記信号受信装置１０２のレシーバ回路１０３に対して前記起動信号が入力されると、このレシーバ回路１０３において入力信号の受信が開始される。また、前記判別結果が第１の論理回路１０４に入力され、この判別結果に基づいて出力信号の出力が制御される。具体的に、入力信号がデータ信号であると判別された場合には、第１の論理回路１０４から出力信号としてそのデータ信号が出力され、入力信号がノイズ信号であると判別された場合には、出力信号の出力が停止されるようになっている。【００２１】  なお、このデータ受信装置１００では、レシーバ回路１０３や第１の論理回路１０４の遅延時間を利用することで、信号検知装置１０１において入力信号がデータ信号であるか又はノイズ信号であるかの判別を行うようにしている。【００２２】  図２は、本実施形態１に係る信号検知装置１０１の内部構成を示す図である。この信号検知装置１０１では、入力端子ＩＮに入力される入力信号の振幅がＶｔ１以上のときに信号入力が検知され、この入力信号が一定期間内に連続して入力されている状態を検知することでデータ信号であるか又はノイズ信号であるかが判別されるようになっている。【００２３】  前記信号検知装置１０１に入力信号が入力されると、この入力信号が正の場合の振幅の大きさが第１のオフセットコンパレータ回路１１０で検知される一方、負の場合の振幅の大きさが第２のオフセットコンパレータ回路１１１で検知される。【００２４】  前記第１及び第２のオフセットコンパレータ回路１１０，１１��でそれぞれ検知された検知結果はＯＲ回路１１２に入力され、第１及び第２のフィルタ回路１１３，１１４でそれぞれフィルタリングされた後、前記起動信号及び判別結果として出力される。なお、第１及び第２のフィルタ回路１１３，１１４では、それぞれフィルタする時定数を変更することで所定の出力が得られるようになっている。【００２５】  図３は、前記第１及び第２のフィルタ回路１１３，１１４の構成を示す図である。図３に示すように、この第１及び第２のフィルタ回路１１３，１１４には、電流源としての第１及び第２の電流源１１５，１１６、スイッチ１１７、コンデンサとしてのキャパシタ１１８、及びコンパレータ回路１１９が設けられている。【００２６】  そして、前記ＯＲ回路１１２から第１及び第２のフィルタ回路１１３，１１４に入力された信号によりスイッチ１１７がＯＮしてキャパシタ１１８の電荷が放電され、その放電した電荷量とキャパシタ１１８の容量に応じて変化した電位がコンパレータ回路１１９で検知されるようになっている。【００２７】  なお、第２の電流源１１６の電流量、又はキャパシタ１１８の容量を変更することにより時定数を変化させることができるようになっている。具体的に、第１のフィルタ回路１１３では、入力信号の入力検知から検知結果の出力までの時間を短縮するために、第２の電流源１１６の電流量を大きくするようにしている。また、第２の電流源１１６を取り除いてその間の端子を短絡させるようにしても同様の効果が得られる。【００２８】  なお、入力電圧を比較するためにコンパレータ回路１１９を設けているが、この形態に限定するものではなく、例えばインバータ回路で代用することができる。【００２９】  図４は、前記第１の論理回路１０４の構成を示す図である。この第１の論理回路１０４では、前記レシーバ回路１０３で受信した信号がＩＮ端子から遅延回路１４０に入力され、入力信号がデータ信号であるか又はノイズ信号であるかを示す判別結果がＥＮ端子からＡＮＤ回路１４１に入力される。【００３０】  前記遅延回路１４０では、前記レシーバ回路１０３で受信した信号が入力される入力タイミングが調整された後、前記ＡＮＤ回路１４１に対して前記受信信号が出力されるように制御される。【００３１】  具体的には、入力信号がデータ信号であるか又はノイズ信号であるかの判別に時間がかかり、なかなかその判別結果が前記ＡＮＤ回路１４１に入力されないような場合には、遅延回路１４０の遅延量を大きくしてレシーバ回路１０３で受信した信号の入力タイミングを遅らせるように制御している。一方、レシーバ回路１０３での遅延が十分であって遅延の必要がない場合には、遅延回路１４０を省略するようにしている。【００３２】  なお、この遅延回路１４０は、パターンマッチングや、内部クロックと受信信号の同期回路等の他の機能をもつ回路で代用して、その回路遅延を利用することもできる。【００３３】  前記ＡＮＤ回路１４１では、信号検知装置１０１から出力された前記判別結果に基づいて、入力信号がデータ信号であると判別された場合には、前記レシーバ回路１０３で受信したデータ信号が出力信号として出力され、入力信号がノイズ信号であると判別された場合には、出力信号��出力が停止されるようになっている。【００３４】  なお、本実施形態１のデータ受信装置では、ＵＳＢ２．０やＳｅｒｉａｌ  ＡＴＡにおけるデータ通信について、受信信号がシリアルの差動信号であることを前提として記載しているが、これに限定するものではない。この点は、以下の実施形態２〜４についても同様である。【００３５】  ＜実施形態２＞
図５は、本発明の実施形態２に係るデータ受信装置における信号検知装置２０１の構成を示す図である。データ受信装置の全体の構成は前記実施形態１と同様であり、前記実施形態１との違いは、この信号検知装置２０１の回路構成のみであるため、以下、実施形態１と同じ部分については同じ符号を付し、相違点についてのみ説明する（実施形態３についても同様とする）。【００３６】  前記信号検知装置２０１に入力信号が入力されると、この入力信号が正の場合の振幅の大きさが第１のオフセットコンパレータ回路１１０で検知される一方、負の場合の振幅の大きさが第２のオフセットコンパレータ回路１１１で検知される。【００３７】  前記第１及び第２のオフセットコンパレータ回路１１０，１１１でそれぞれ検知された検知結果はＯＲ回路１１２に入力され、第１のフィルタ回路１１３でフィルタリングされた後、その出力信号は前記起動信号として出力端子Ｓｉｇ＃ｄｅｔｅｃｔから出力される一方、ＡＮＤ回路１２４及びカウンタ回路１２５に入力される。【００３８】  前記ＡＮＤ回路１２４には、前記フィルタリングされた信号とＣＬＫ信号とが入力され、その出力結果が前記カウンタ回路１２５に入力される。このカウンタ回路１２５では、前記フィルタリングされた信号及び前記ＡＮＤ回路１２４の出力結果に基づいて、振幅がＶｔ１よりも大きい入力信号が入力されている時間が正確に測定される。この測定結果に基づいて入力信号がデータ信号であるか又はノイズ信号であるかが判別され、その判別結果が出力端子Ｄａｔａ＃ｄｅｔｅｃｔから出力される。【００３９】  ＜実施形態３＞
図６は、本発明の実施形態３に係るデータ受信装置における信号検知装置３０１の構成を示す図である。前記信号検知装置３０１に入力信号が入力されると、この入力信号が正の場合の振幅の大きさが第１のオフセットコンパレータ回路１１０で検知される一方、負の場合の振幅の大きさが第２のオフセットコンパレータ回路１１１で検知される。【００４０】  第１のオフセットコンパレータ回路１１０で検知された検知結果は第１のフィルタ回路１１３に入力されてフィルタリングされる。このフィルタリングされた信号は、ＯＲ回路１３４及び第２の論理回路１３５にそれぞれ入力される。【００４１】  また、第２のオフセットコンパレータ回路１１１で検知された検知結果は第２のフィルタ回路１１４に入力されてフィルタリングされる。このフィルタリングされた信号は、前記ＯＲ回路１３４及び第２の論理回路１３５にそれぞれ入力される。【００４２】  前記ＯＲ回路１３４では、前記第１及び第２のフィルタ回路１１３，１１４からそれぞれ入力された信号に基づいて入力信号の入力検知が行われて起動信号が出力端子Ｓｉｇ＃ｄｅｔｅｃｔから出力される。【００４３】  また、前記第２の論理回路１３５では、前記第１及び第２のフィルタ回路１１３，１１４からそれぞれ入力された信号に基づいて入力信号がデータ信号であるか又はノイズ信号であるかの判別が行われる。【００４４】  具体的には、入力信号が正の振幅が大きい“Ｈｉｇｈ”状態から負の振幅が大きい“Ｌｏｗ”状態への遷移、又は“Ｌｏｗ”状態から“Ｈｉｇｈ”状態への遷移が一定時間内に行われていることを検知することによりデータの判別を行っている。【００４５】  このような振幅の遷移時には、第１及び第２のフィルタ回路１１３，１１４の出力はフィルタ作用により両方共に振幅の大きな信号を検知している時間が生じており、この信号を第２の論理回路１３５で検知して“Ｌｏｗ”と“Ｈｉｇｈ”の遷移状態を検知している。【００４６】  図７に第２の論理回路１３５の真理値表を示す。この表では、入力Ａ、Ｂにおける振幅の大きな入力信号検知をＨ、検知されていない状態をＬで示し、出力Ｘにおける遷移状態を検知した場合にＨ、入力信号が“Ｈｉｇｈ”と“Ｌｏｗ”のどちらの状態にもない（信号が入力されていない）場合にＬを出力することとしている。【００４７】  ＜実施形態４＞
図８は、本発明の実施形態４に係るデータ受信装置における第１の論理回路２０４の構成を示す図である。前記実施形態１との違いは、この第１の論理回路２０４の回路構成のみであるため、以下、実施形態１と同じ部分については同じ符号を付し、相違点についてのみ説明する。【００４８】  前記第１の論理回路２０４は、内部クロックと受信信号とを同期させるクロックデータリカバリ回路１５０（以下、ＣＤＲ回路という）と、シフトレジスタ回路１５１とを備えている。【００４９】  前記ＣＤＲ回路１５０では、前記レシーバ回路１０３で受信した入力信号が入力され、外部からのＣＬＫ信号を受けてこのレシーバ回路１０３に保持されていた入力信号が前記シフトレジスタ回路１５１に入力される。【００５０】  前記シフトレジスタ回路１５１では、前記入力信号がデータ信号であるか又はノイズ信号であるかを示す判別結果がＥＮ端子から入力されており、入力信号がノイズ信号であると判別された場合にはリセットされ、入力信号がデータ信号であると判別された場合にはリセットが解除されてそのデータ信号が出力信号として出力される。【００５１】  なお、前記第１の論理回路２０４では、前記シフトレジスタ回路１５１に入力されるクロックとデータのタイミングを調整するために前記ＣＤＲ回路１５０を挿入しているが、このタイミングを調整する必要がない場合にはＣＤＲ回路１５０を省略することができる。なお、このシフトレジスタ回路１５１は、他のデータ記憶回路で代用できることはいうまでもない。【００５２】  以上のように、本実施形態４のデータ受信装置によれば、受信信号の保持期間をクロックにより正確に保証できるために、信号検知装置１０１におけるデータ又はノイズの判別法が複雑で時間がかかる場合に特に有用である。
【産業上の利用可能性】
【００５３】  以上説明したように、本発明に係るデータ受信装置は、データ信号の先頭部分のデータ欠落を最小限に抑えることができ、さらに、入力信号の受信及び該入力信号がデータ信号又はノイズ信号であるかの判別を並列処理することで、入力信号を受信してからこの入力信号がデータ信号又はノイズ信号であるかの判別を行う直列処理に比べて、入力信号の入力から出力までの時間を短縮することができるという実用性の高い効果が得られることから、きわめて有用で産業上の利用可能性は高い。
【図１】
2006070507.tif 000002
【図２】
2006070507.tif 000003
【図３】
2006070507.tif 000004
【図４】
2006070507.tif 000005
【図５】
2006070507.tif 000006
【図６】
2006070507.tif 000007
【図７】
2006070507.tif 000008
【図８】
2006070507.tif 000009
【図９】
2006070507.tif 000010
【手続補正書】
【提出日】平成19年6月1日(2007.6.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力信号の入力状態を検知する信号検知装置と、該入力信号を受信する信号受信装置とを備えたデータ受信装置であって、
前記信号検知装置は、前記入力信号がデータ信号であるか又はノイズ信号であるかを判別する判別手段を備え、
前記信号受信装置は、
前記信号検知装置において前記入力信号の入力が検知されたときに該入力信号の受信を開始するレシーバ回路と、
前記信号検知装置において前記入力信号がデータ信号であると判別された場合に、前記レシーバ回路で受信した受信信号をデータ信号として出力する第１の論理回路とを備えたことを特徴とするデータ受信装置。
【請求項２】
請求項１に記載されたデータ受信装置において、
前記判別手段は、
前記入力信号の振幅の大きさに基づいて該入力信号の入力を検知するオフセットコンパレータ回路と、
前記振幅の大きさが所定値以上である入力信号が入力されている時間を測定するカウンタ回路とを備えたことを特徴とするデータ受信装置。
【請求項３】
請求項１に記載されたデータ受信装置において、
前記判別手段は、
前記入力信号の振幅の大きさに基づいて該入力信号の入力状態を検知するオフセットコンパレータ回路と、
前記入力信号の振幅が正から負又は負から正の状態へと一定時間内に遷移していることを検知する第２の論理回路とを備えたことを特徴とするデータ受信装置。
【請求項４】
請求項１に記載されたデータ受信装置において、
前記第１の論理回路は、前記レシーバ回路から入力される受信信号を遅延させる遅延回路を備えたことを特徴とするデータ受信装置。
【請求項５】
請求項１に記載されたデータ受信装置において、
前記第１の論理回路は、前記レシーバ回路から入力される受信信号と内部クロックとを同期させるクロックデータリカバリ回路を備えたことを特徴とするデータ受信装置。
【請求項６】
請求項５に記載されたデータ受信装置において、
前記第１の論理回路は、前記クロックデータリカバリ回路で位相調整された受信信号を入力とし、前記信号検知装置において入力信号がデータ信号であると判別された場合にリセットが解除されるシフトレジスタ回路を備えたことを特徴とするデータ受信装置。
【請求項７】
請求項１に記載されたデータ受信装置において、
前記第１の論理回路は、前記レシーバ回路から入力される受信信号を記憶する記憶回路を備えたことを特徴とするデータ受信装置。
【請求項８】
入力信号の入力状態を検知する手順と、
前記入力信号の入力が検知されたときに該入力信号の受信を開始する手順と、
前記入力信号がデータ信号であるか又はノイズ信号であるかを判別する手順と、
前記入力信号がデータ信号であると判別された場合に、前記受信した受信信号をデータ信号として出力する手順とを備えたことを特徴とするデータ受信方法。
【請求項９】
入力信号の振幅の大きさに基づいて該入力信号の入力を検知する手順と、
前記入力信号の入力が検知されたときに該入力信号の受信を開始する手順と、
前記振幅の大きさが所定値以上である入力信号が入力されている時間を測定して、この測定結果から前記入力信号がデータ信号であるか又はノイズ信号であるかを判別する手順と、
前記入力信号がデータ信号であると判別された場合に、前記受信した受信信号をデータ信号として出力する手順とを備えたことを特徴とするデータ受信方法。
【請求項１０】
入力信号の振幅の大きさに基づいて該入力信号の入力を検知する手順と、
前記入力信号の入力が検知されたときに該入力信号の受信を開始する手順と、
前記入力信号の振幅が正から負又は負から正の状態へと一定時間内に遷移していることを検知して、この検知結果から前記入力信号がデータ信号であるか又はノイズ信号であるかを判別する手順と、
前記入力信号がデータ信号であると判別された場合に、前記受信した受信信号をデータ信号として出力する手順とを備えたことを特徴とするデータ受信方法。
【請求項１１】
入力信号の入力状態を検知する手順と、
前記入力信号の入力が検知されたときに該入力信号の受信を開始する手順と、
前記受信した受信信号を一時記憶する手順と、
前記入力信号がデータ信号であるか又はノイズ信号であるかを判別する手順と、
前記入力信号がデータ信号であると判別された場合に、前記記憶した受信信号をデータ信号として出力する手順とを備えたことを特徴とするデータ受信方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、他の装置から入力されたデータ信号を受信するデータ受信装置及びそのデータ受信方法に関するものである。
【背景技術】
【０００２】
現在規格化されているUSB2.0やSerial ATA等のシリアルインターフェースを用いてデータを受信する場合には、データの入力を検知した後にそのデータの受信を開始するようにしている（非特許文献１、非特許文献２参照）。これは、他の装置とのデータ通信にケーブル等を用いているため、データの送受信のタイミングをうまく計ることができないからである。
【０００３】
近年、データ通信の高速化に伴ってデータの電圧振幅が小さくなってきていることから、入力信号がデータ信号であるか又はノイズ信号であるかを判別する必要が生じている。また、今後さらなる通信の高速化が進むことから、ノイズ判別技術の必要性が高まることが予想される。このため、入力信号の入力を検知する方法がますます高精度・高機能化してきている（例えば、特許文献１参照）。
【０００４】
図９（ａ）は、従来のデータ受信回路の基本構成を示す図である。図９（ａ）に示すように、データ受信回路５００は、信号検知装置５０１と信号受信装置５０２とを備えている。
【０００５】
前記データ受信回路５００に対して入力信号（ＤＡＴＡ）が入力されると、まず、信号検知装置５０１において入力信号（ＤＡＴＡ）の入力が検知され、この検知情報に基づいて信号受信装置５０２を起動するための起動信号５０Ａが出力される。この起動信号５０Ａに基づいて信号受信装置５０２が起動され、信号受信装置５０２において入力信号（ＤＡＴＡ）の受信が開始される。受信された入力信号（ＤＡＴＡ）は出力信号５０Ｂとして内部回路に出力される。
【０００６】
図９（ｂ）は、前記データ受信回路５００の動作を示すタイミングチャート図である。図９（ｂ）に示すように、近年ではデータ通信の高速化に伴って入力信号の振幅が小さくなってきており、入力信号がデータ信号であるか又はノイズ信号であるかを判別しなければならない。このため、信号検知装置５０１において、信号の振幅の大きさやデータの長さの検知とともにデータとノイズの判別を行うようにしている。
【特許文献１】特開２０００−１９６４６４号公報
【非特許文献１】USB2.0規格書“Universal Serial Bus Specification”、[平成１６年１０月１４日検索］、インターネット＜URL：http://www.usb.org/developers/docs/usb_20.zip＞、zipファイル解凍後“../USB_20/USB_20.pdf”１４０頁
【非特許文献２】Serial ATA規格書、[平成１６年１０月１４日検索]、インターネット＜URL：http://www.sata-io.org/docs/PHYii%20Spec%20Rev%201_0%20052604.pdf＞ ３０−３２頁
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、信号検知装置において信号の入力検知に時間を要すると、その期間のデータを取得することができなくなり、図９（ｃ）のタイミングチャート図に示すように、入力データの先頭部分の欠落量が増加するという問題が生じる。さらに、ハブ（ＨＵＢ）等の中継装置を介してデータ通信を行う場合には、データ発信源が出力するデータは中継装置を通るたびにその欠落が発生し、この影響がより顕著になってくる。
【０００８】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、入力信号を受信する際のデータの欠落を抑制することにある。
【課題を解決するための手段】
【０００９】
前記目的を達成するため、本発明では、入力信号の入力を検知するとともにその入力信号がデータ信号であるか又はノイズ信号であるかを判別し、該検知情報に基づいて該入力信号の受信を開始するとともに、該入力信号がデータ信号と判別された場合に、受信した入力信号をデータ信号として出力するようにした。
【００１０】
すなわち、本発明は、入力信号の入力状態を検知する信号検知装置と、該入力信号を受信する信号受信装置とを備えたデータ受信装置であって、前記信号検知装置は、前記入力信号がデータ信号であるか又はノイズ信号であるかを判別する判別手段を備え、前記信号受信装置は、前記信号検知装置において前記入力信号の入力が検知されたときに該入力信号の受信を開始するレシーバ回路と、前記信号検知装置において前記入力信号がデータ信号であると判別された場合に、前記レシーバ回路で受信した受信信号をデータ信号として出力する第１の論理回路とを備えるようにした。
【００１１】
また、本発明では、データ受信方法において、入力信号の入力状態を検知する手順と、前記入力信号の入力が検知されたときに該入力信号の受信を開始する手順と、前記入力信号がデータ信号であるか又はノイズ信号であるかを判別する手順と、前記入力信号がデータ信号であると判別された場合に、前記受信した受信信号をデータ信号として出力する手順とを備えるようにした。
【発明の効果】
【００１２】
以上のように、本発明によれば、入力信号がデータ信号であるか又はノイズ信号であるかの判別に処理時間がかかっても、レシーバ回路と論理回路の遅延時間を利用することにより、データの先頭の欠落を最小限に抑えることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本発明、その適用物或いはその用途を制限することを意図するものでは全くない。
【００１４】
＜実施形態１＞
図１は、本発明の実施形態１におけるデータ受信装置１００の構成を示す図である。図１に示すように、データ受信装置１００は、入力信号の入力状態を検知する一方、この入力信号がデータ信号であるか又はノイズ信号であるかを判別する信号検知装置１０１と、入力信号を受信するとともにその出力を制御する信号受信装置１０２とを備えている。
【００１５】
前記信号検知装置１０１は、信号を入力する入力端子ＩＮと、入力信号の検知情報に基づいて前記信号受信装置１０２を起動させる起動信号を出力する出力端子Sig_detectと、入力信号がデータ信号であるかノイズ信号であるかの判別結果を出力する出力端子Data_detectとを備えている。
【００１６】
前記信号受信装置１０２は、前記信号検知装置１０１から出力された前記起動信号を受けて入力信号の受信を開始するレシーバ回路１０３と、入力信号がデータ信号であるか又はノイズ信号であるかの判別結果に基づいて出力信号の出力を制御する第１の論理回路１０４とを備えている。前記信号検知装置１０１及び第１の論理回路１０４の内部構成については後述する。
【００１７】
以下、このように構成された本実施形態１に係るデータ受信装置１００の動作について説明する。データ受信装置１００に入力信号が入力されると、信号検知装置１０１においてその入力状態が検知され、この検知情報に基づいて信号受信装置１０２を起動するための起動信号が出力端子Sig_detectから出力される。さらに、信号検知装置１０１では、入力信号がデータ信号であるかノイズ信号であるかが判別され、その判別結果が出力端子Data_detectから出力される。
【００１８】
前記信号受信装置１０２のレシーバ回路１０３に対して前記起動信号が入力されると、このレシーバ回路１０３において入力信号の受信が開始される。また、前記判別結果が第１の論理回路１０４に入力され、この判別結果に基づいて出力信号の出力が制御される。具体的に、入力信号がデータ信号であると判別された場合には、第１の論理回路１０４から出力信号としてそのデータ信号が出力され、入力信号がノイズ信号であると判別された場合には、出力信号の出力が停止されるようになっている。
【００１９】
なお、このデータ受信装置１００では、レシーバ回路１０３や第１の論理回路１０４の遅延時間を利用することで、信号検知装置１０１において入力信号がデータ信号であるか又はノイズ信号であるかの判別を行うようにしている。
【００２０】
図２は、本実施形態１に係る信号検知装置１０１の内部構成を示す図である。この信号検知装置１０１では、入力端子ＩＮに入力される入力信号の振幅がＶt１以上のときに信号入力が検知され、この入力信号が一定期間内に連続して入力されている状態を検知することでデータ信号であるか又はノイズ信号であるかが判別されるようになっている。
【００２１】
前記信号検知装置１０１に入力信号が入力されると、この入力信号が正の場合の振幅の大きさが第１のオフセットコンパレータ回路１１０で検知される一方、負の場合の振幅の大きさが第２のオフセットコンパレータ回路１１１で検知される。
【００２２】
前記第１及び第２のオフセットコンパレータ回路１１０，１１１でそれぞれ検知された検知結果はＯＲ回路１１２に入力され、第１及び第２のフィルタ回路１１３，１１４でそれぞれフィルタリングされた後、前記起動信号及び判別結果として出力される。なお、第１及び第２のフィルタ回路１１３，１１４では、それぞれフィルタする時定数を変更することで所定の出力が得られるようになっている。
【００２３】
図３は、前記第１及び第２のフィルタ回路１１３，１１４の構成を示す図である。図３に示すように、この第１及び第２のフィルタ回路１１３，１１４には、電流源としての第１及び第２の電流源１１５，１１６、スイッチ１１７、コンデンサとしてのキャパシタ１１８、及びコンパレータ回路１１９が設けられている。
【００２４】
そして、前記ＯＲ回路１１２から第１及び第２のフィルタ回路１１３，１１４に入力された信号によりスイッチ１１７がＯＮしてキャパシタ１１８の電荷が放電され、その放電した電荷量とキャパシタ１１８の容量に応じて変化した電位がコンパレータ回路１１９で検知されるようになっている。
【００２５】
なお、第２の電流源１１６の電流量、又はキャパシタ１１８の容量を変更することにより時定数を変化させることができるようになっている。具体的に、第１のフィルタ回路１１３では、入力信号の入力検知から検知結果の出力までの時間を短縮するために、第２の電流源１１６の電流量を大きくするようにしている。また、第２の電流源１１６を取り除いてその間の端子を短絡させるようにしても同様の効果が得られる。
【００２６】
なお、入力電圧を比較するためにコンパレータ回路１１９を設けているが、この形態に限定するものではなく、例えばインバータ回路で代用することができる。
【００２７】
図４は、前記第１の論理回路１０４の構成を示す図である。この第１の論理回路１０４では、前記レシーバ回路１０３で受信した信号がＩＮ端子から遅延回路１４０に入力され、入力信号がデータ信号であるか又はノイズ信号であるかを示す判別結果がＥＮ端子からＡＮＤ回路１４１に入力される。
【００２８】
前記遅延回路１４０では、前記レシーバ回路１０３で受信した信号が入力される入力タイミングが調整された後、前記ＡＮＤ回路１４１に対して前記受信信号が出力されるように制御される。
【００２９】
具体的には、入力信号がデータ信号であるか又はノイズ信号であるかの判別に時間がかかり、なかなかその判別結果が前記ＡＮＤ回路１４１に入力されないような場合には、遅延回路１４０の遅延量を大きくしてレシーバ回路１０３で受信した信号の入力タイミングを遅らせるように制御している。一方、レシーバ回路１０３での遅延が十分であって遅延の必要がない場合には、遅延回路１４０を省略するようにしている。
【００３０】
なお、この遅延回路１４０は、パターンマッチングや、内部クロックと受信信号の同期回路等の他の機能をもつ回路で代用して、その回路遅延を利用することもできる。
【００３１】
前記ＡＮＤ回路１４１では、信号検知装置１０１から出力された前記判別結果に基づいて、入力信号がデータ信号であると判別された場合には、前記レシーバ回路１０３で受信したデータ信号が出力信号として出力され、入力信号がノイズ信号であると判別された場合には、出力信号の出力が停止されるようになっている。
【００３２】
なお、本実施形態１のデータ受信装置では、USB2.0やSerial ATAにおけるデータ通信について、受信信号がシリアルの差動信号であることを前提として記載しているが、これに限定するものではない。この点は、以下の実施形態２〜４についても同様である。
【００３３】
＜実施形態２＞
図５は、本発明の実施形態２に係るデータ受信装置における信号検知装置２０１の構成を示す図である。データ受信装置の全体の構成は前記実施形態１と同様であり、前記実施形態１との違いは、この信号検知装置２０１の回路構成のみであるため、以下、実施形態１と同じ部分については同じ符号を付し、相違点についてのみ説明する（実施形態３についても同様とする）。
【００３４】
前記信号検知装置２０１に入力信号が入力されると、この入力信号が正の場合の振幅の大きさが第１のオフセットコンパレータ回路１１０で検知される一方、負の場合の振幅の大きさが第２のオフセットコンパレータ回路１１１で検知される。
【００３５】
前記第１及び第２のオフセットコンパレータ回路１１０，１１１でそれぞれ検知された検知結果はＯＲ回路１１２に入力され、第１のフィルタ回路１１３でフィルタリングされた後、その出力信号は前記起動信号として出力端子Sig_detectから出力される一方、ＡＮＤ回路１２４及びカウンタ回路１２５に入力される。
【００３６】
前記ＡＮＤ回路１２４には、前記フィルタリングされた信号とＣＬＫ信号とが入力され、その出力結果が前記カウンタ回路１２５に入力される。このカウンタ回路１２５では、前記フィルタリングされた信号及び前記ＡＮＤ回路１２４の出力結果に基づいて、振幅がＶt１よりも大きい入力信号が入力されている時間が正確に測定される。この測定結果に基づいて入力信号がデータ信号であるか又はノイズ信号であるかが判別され、その判別結果が出力端子Data_detectから出力される。
【００３７】
＜実施形態３＞
図６は、本発明の実施形態３に係るデータ受信装置における信号検知装置３０１の構成を示す図である。前記信号検知装置３０１に入力信号が入力されると、この入力信号が正の場合の振幅の大きさが第１のオフセットコンパレータ回路１１０で検知される一方、負の場合の振幅の大きさが第２のオフセットコンパレータ回路１１１で検知される。
【００３８】
第１のオフセットコンパレータ回路１１０で検知された検知結果は第１のフィルタ回路１１３に入力されてフィルタリングされる。このフィルタリングされた信号は、ＯＲ回路１３４及び第２の論理回路１３５にそれぞれ入力される。
【００３９】
また、第２のオフセットコンパレータ回路１１１で検知された検知結果は第２のフィルタ回路１１４に入力されてフィルタリングされる。このフィルタリングされた信号は、前記ＯＲ回路１３４及び第２の論理回路１３５にそれぞれ入力される。
【００４０】
前記ＯＲ回路１３４では、前記第１及び第２のフィルタ回路１１３，１１４からそれぞれ入力された信号に基づいて入力信号の入力検知が行われて起動信号が出力端子Sig_detectから出力される。
【００４１】
また、前記第２の論理回路１３５では、前記第１及び第２のフィルタ回路１１３，１１４からそれぞれ入力された信号に基づいて入力信号がデータ信号であるか又はノイズ信号であるかの判別が行われる。
【００４２】
具体的には、入力信号が正の振幅が大きい“Ｈｉｇｈ”状態から負の振幅が大きい“Ｌｏｗ”状態への遷移、又は“Ｌｏｗ”状態から“Ｈｉｇｈ”状態への遷移が一定時間内に行われていることを検知することによりデータの判別を行っている。
【００４３】
このような振幅の遷移時には、第１及び第２のフィルタ回路１１３，１１４の出力はフィルタ作用により両方共に振幅の大きな信号を検知している時間が生じており、この信号を第２の論理回路１３５で検知して“Ｌｏｗ”と“Ｈｉｇｈ”の遷移状態を検知している。
【００４４】
図７に第２の論理回路１３５の真理値表を示す。この表では、入力Ａ、Ｂにおける振幅の大きな入力信号検知をＨ、検知されていない状態をＬで示し、出力Ｘにおける遷移状態を検知した場合にＨ、入力信号が“Ｈｉｇｈ”と“Ｌｏｗ”のどちらの状態にもない（信号が入力されていない）場合にＬを出力することとしている。
【００４５】
＜実施形態４＞
図８は、本発明の実施形態４に係るデータ受信装置における第１の論理回路２０４の構成を示す図である。前記実施形態１との違いは、この第１の論理回路２０４の回路構成のみであるため、以下、実施形態１と同じ部分については同じ符号を付し、相違点についてのみ説明する。
【００４６】
前記第１の論理回路２０４は、内部クロックと受信信号とを同期させるクロックデータリカバリ回路１５０（以下、ＣＤＲ回路という）と、シフトレジスタ回路１５１とを備えている。
【００４７】
前記ＣＤＲ回路１５０では、前記レシーバ回路１０３で受信した入力信号が入力され、外部からのＣＬＫ信号を受けてこのレシーバ回路１０３に保持されていた入力信号が前記シフトレジスタ回路１５１に入力される。
【００４８】
前記シフトレジスタ回路１５１では、前記入力信号がデータ信号であるか又はノイズ信号であるかを示す判別結果がＥＮ端子から入力されており、入力信号がノイズ信号であると判別された場合にはリセットされ、入力信号がデータ信号であると判別された場合にはリセットが解除されてそのデータ信号が出力信号として出力される。
【００４９】
なお、前記第１の論理回路２０４では、前記シフトレジスタ回路１５１に入力されるクロックとデータのタイミングを調整するために前記ＣＤＲ回路１５０を挿入しているが、このタイミングを調整する必要がない場合にはＣＤＲ回路１５０を省略することができる。なお、このシフトレジスタ回路１５１は、他のデータ記憶回路で代用できることはいうまでもない。
【００５０】
以上のように、本実施形態４のデータ受信装置によれば、受信信号の保持期間をクロックにより正確に保証できるために、信号検知装置１０１におけるデータ又はノイズの判別法が複雑で時間がかかる場合に特に有用である。
【産業上の利用可能性】
【００５１】
以上説明したように、本発明に係るデータ受信装置は、データ信号の先頭部分のデータ欠落を最小限に抑えることができ、さらに、入力信号の受信及び該入力信号がデータ信号又はノイズ信号であるかの判別を並列処理することで、入力信号を受信してからこの入力信号がデータ信号又はノイズ信号であるかの判別を行う直列処理に比べて、入力信号の入力から出力までの時間を短縮することができるという実用性の高い効果が得られることから、きわめて有用で産業上の利用可能性は高い。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施形態１におけるデータ受信装置の構成を示す図である。
【図２】本実施形態１における信号検知装置の構成を示す図である。
【図３】本実施形態１におけるフィルタ回路の構成を示す図である。
【図４】本実施形態１における第１の論理回路の構成を示す図である。
【図５】本実施形態２における信号検知装置の構成を示す図である。
【図６】本実施形態３における信号検知装置の構成を示す図である。
【図７】本実施形態３における第２の論理回路の真理値表である。
【図８】本実施形態４における第１の論理回路の構成を示す図である。
【図９】（ａ）は、従来のデータ受信装置の構成を示す図であり、（ｂ）は、従来のデータ受信装置の動作を示すタイミングチャート図であり、（ｃ）は、従来のデータ受信装置において信号の入力検知に時間を要した場合のタイミングチャート図である。
【符号の説明】
【００５３】
１００  データ受信装置
１０１  信号検知装置
１０２  信号受信装置
１０３  レシーバ回路
１０４  第１の論理回路
１１０  第１のオフセットコンパレータ回路
１１１  第２のオフセットコンパレータ回路
１１３  第１のフィルタ回路
１１４  第２のフィルタ回路
１２５  カウンタ回路
１３５  第２の論理回路
１４０  遅延回路
１５０  クロックデータリカバリ回路（ＣＤＲ回路）
１５１  シフトレジスタ回路
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2006070507.tif 000011
【図２】
2006070507.tif 000012
【図３】
2006070507.tif 000013
【図４】
2006070507.tif 000014
【図５】
2006070507.tif 000015
【図６】
2006070507.tif 000016
【図７】
2006070507.tif 000017
【図８】
2006070507.tif 000018
【図９】
2006070507.tif 000019
【国際調査報告】
2006070507.tif 000020
2006070507.tif 000021
2006070507.tif 000022