(57)【要約】【課題】生成する基準電圧値を変える場合においても、正確に所望の基準電圧を生成することができると共に、回路面積と消費電流の増加を抑制することができる基準電圧発生回路及びその基準電圧発生回路を備えたＤＣ−ＤＣコンバータを得る。【解決手段】第２定電圧回路３２の出力トランジスタであるＮＭＯＳトランジスタＭ１１をソースフォロア回路にし、ＮＭＯＳトランジスタＭ１１の電源を、内部抵抗の小さい直流電源ＢＡＴから直接供給するようにしたことから、Ｄ／Ａコンバータ１２におけるアップダウンカウンタ２３の出力コード信号が変更されて基準電圧生成回路１１の出力電流である電流ｉｃｃｄが大きく変動した場合においても、基準電圧生成回路１１で生成される第２基準電圧Ｖｒｔの変動をなくすようにした。【選択図】図３
2009303317.tif 000002
【特許請求の範囲】
【請求項１】
所定の第２基準電圧を生成して出力する基準電圧生成回路と、外部から入力されたデジタル信号を、該第２基準電圧を基にしてＤ／Ａ変換するＤ／Ａコンバータとを備え、該Ｄ／ＡコンバータでＤ／Ａ変換して得られた電圧を第１基準電圧として出力する、出力電圧可変の基準電圧発生回路において、
前記基準電圧生成回路は、
直流電源から入力された電圧を電源にして作動し、所定の第１定電圧を生成し出力する第１定電圧回路と、
該第１定電圧を所定の第２分圧比で分圧し第２分圧電圧として出力する第２分圧回路と、
前記直流電源から入力された電圧を電源にし、制御電極に入力された信号に応じた電流を出力する出力トランジスタと、
該出力トランジスタから出力された電流を電圧に変換し、前記第２基準電圧として出力する電流−電圧変換回路と、
前記第１定電圧を電源にして作動し、前記第２基準電圧が前記第２分圧電圧に等しくなるように前記出力トランジスタの動作制御を行う第２演算増幅回路と、
を備えることを特徴とする基準電圧発生回路。
【請求項２】
前記出力トランジスタは、ソースフォロワ回路をなすＭＯＳトランジスタであることを特徴とする請求項１記載の基準電圧発生回路。
【請求項３】
前記第１定電圧回路は、
所定の第３基準電圧を生成して出力する基準電圧源と、
前記第１定電圧を所定の第１分圧比で分圧し第１分圧電圧として出力する第１分圧回路と、
前記直流電源から入力された電圧を電源にして作動し、該第１分圧電圧は前記第３基準電圧になるように前記第１定電圧を生成し出力する第１演算増幅回路と、
を備えることを特徴とする請求項１又は２記載の基準電圧発生回路。
【請求項４】
請求項１から請求項３のいずれかの基準電圧発生回路を備え、該基準電圧発生回路から出力される第１基準電圧の電圧値が変わることによって、生成する出力電圧の電圧値を変える、入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から前記出力電圧として出力する出力電圧可変型のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ／Ａコンバータを使用した基準電圧発生回路及びその基準電圧発生回路を備えた出力電圧可変型のＤＣ−ＤＣコンバータに関し、特にＤ／Ａコンバータに使用する基準電圧を生成する回路に関する。
【背景技術】
【０００２】
図４は、従来の一般的な追従型Ｄ／Ａコンバータを使用した基準電圧発生回路の例を示したブロック図である（例えば、特許文献１参照。）。
基準電圧発生回路１００は、基準電圧生成回路１１０と、Ｄ／Ａコンバータ１２０とで構成され、Ｄ／Ａコンバータ１２０は、設定電圧レジスタ１２１、デジタルコンパレータ１２２、アップダウンカウンタ１２３、コード−電圧変換回路１２４及びＡＮＤ回路１２５で構成されている。また、基準電圧発生回路１００は、電圧設定信号Ｖｏｓｅｔとクロック信号ＣＬＫがそれぞれ入力され、電圧設定信号Ｖｏｓｅｔに応じた値の基準電圧Ｖｄａｏを生成して出力する。
【０００３】
設定電圧レジスタ１２１は、制御回路（図示せず）から出力されたデジタル信号である電圧設定信号Ｖｏｓｅｔを記憶し、電圧設定信号Ｖｏｓｅｔの値を出力コード信号としてデジタルコンパレータ１２２に出力する。アップダウンカウンタ１２３は、ＡＮＤ回路１２５を介して入力されるクロック信号ＣＬＫを計数し、該計数した結果を出力コード信号としてデジタルコンパレータ１２２とコード−電圧変換回路１２４に出力し、アップダウン信号Ｓｕｄに応じてアップカウントとダウンカウントを行う。
【０００４】
デジタルコンパレータ１２２は、設定電圧レジスタ１２１とアップダウンカウンタ１２３の各出力コードを比較し、同じであればローレベルの出力信号ＤＣｏｕｔを出力し、異なっていればハイレベルの出力信号ＤＣｏｕｔを出力する。また、デジタルコンパレータ１２２は、アップダウンカウンタ１２３からの出力コード信号の方が設定電圧レジスタ１２１からの出力コード信号よりも大きい場合は、アップダウンカウンタ１２３のカウント値をダウンさせるようにアップダウン信号Ｓｕｄを出力し、アップダウンカウンタ１２３からの出力コード信号の方が設定電圧レジスタ１２１からの出力コード信号よりも小さい場合は、アップダウンカウンタ１２３のカウント値をアップさせるようにアップダウン信号Ｓｕｄを出力する。
コード−電圧変換回路１２４は、アップダウンカウンタ１２３から出力される出力コード信号を電圧に変換して出力し、該出力電圧が基準電圧発生回路１００の出力電圧である基準電圧Ｖｄａｏとなる。
【０００５】
コード−電圧変換回路１２４は、図５に示すような抵抗値Ｒのｎ（ｎは、正の整数）個の抵抗と抵抗値２Ｒの（ｎ＋１）個の抵抗を梯子状に接続した構成や、又は図６に示すような抵抗値Ｒのｎ個の抵抗を基準電圧Ｖｒｔと接地電圧ＧＮＤとの間に直列に接続した構成をなしている。図５及び図６のコード−電圧変換回路１２４は、アップダウンカウンタ１２３の出力コードに応じてスイッチＳ０〜Ｓｎの動作を制御し、基準電圧生成回路１１０から出力されている基準電圧Ｖｒｔを分圧する比率を変えて基準電圧Ｖｄａｏを生成し出力する。基準電圧生成回路１１０は、コード−電圧変換回路１２４が、入力されたコード信号を電圧に変換する際の基となる基準電圧Ｖｒｔを生成して出力する。
【特許文献１】特開２００５−３３３５２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、アップダウンカウンタ１２３の出力コード信号が変更されるごとに基準電圧生成回路１１０から出力される基準電圧Ｖｒｔにノイズが発生し、安定するまでに時間がかかることから、高速なＤ／Ａ変換を行うことができないという問題があった。すなわち、クロック信号ＣＬＫがアップダウンカウンタ１２３に入力され、アップダウンカウンタ１２３の出力コードが変更されると、図５又は図６のスイッチＳ０〜Ｓｎの内、いくつかのスイッチが切り換わる。このとき、基準電圧Ｖｒｔからコード−電圧変換回路１２４にかなり大きな電流ｉｃｃｄが流れる。電流ｉｃｃｄの電流値は、１回の変換で切り換わるスイッチの数や、スイッチが接地電圧ＧＮＤ側から基準電圧Ｖｒｔ側に切り換わるか、又はその逆であるかによって大きく変化する。
【０００７】
電流ｉｃｃｄは、基準電圧生成回路１１０の負荷電流でもある。しかし、基準電圧生成回路１１０は、ＩＣ化した場合にチップ面積を小さくできるように、大電流を出力するようにはなっておらず、消費電流を極力小さくするように設計されていたことから、電流ｉｃｃｄの高速な変化に追従することができなかった。このため、電流ｉｃｃｄが高速にしかも大きく変化すると、基準電圧Ｖｒｔが大きく変動してしまうという問題があった。
【０００８】
また、基準電圧としてＤ／Ａコンバータの出力電圧を使用し、制御回路からの電圧設定信号によって該基準電圧を変更して出力電圧をダイナミックに変更できるＤＣ−ＤＣコンバータに、前記のような基準電圧発生回路を使用すると、電圧設定信号によって前記基準電圧を変更した際に、該基準電圧が大きく変動して目標の値に安定するまでに時間がかかり、ＤＣ−ＤＣコンバータの出力電圧を高速に可変することができないという問題があった。
基準電圧Ｖｒｔが電流ｉｃｃｄの変化に影響されないようにするには、基準電圧生成回路１１０における出力電流の容量を大きくし、しかも応答速度を速くするために、内部回路に使用するバイアス電流を大きくする必要がある。しかし、このようにすると、回路面積が増加し、ＩＣ化した場合のチップサイズが大きくなり、しかも消費電流が大幅に増加するという問題があった。
【０００９】
本発明は、このような問題を解決するためになされたものであり、外部から入力された信号に応じて生成する基準電圧値を可変するＤ／Ａコンバータを使用した基準電圧発生回路において、生成する基準電圧値を変える場合においても、正確に所望の基準電圧を生成することができると共に、回路面積と消費電流の増加を抑制することができる基準電圧発生回路及びその基準電圧発生回路を備えたＤＣ−ＤＣコンバータを得ることを目的とする。
【課題を解決するための手段】
【００１０】
この発明に係る基準電圧発生回路は、所定の第２基準電圧を生成して出力する基準電圧生成回路と、外部から入力されたデジタル信号を、該第２基準電圧を基にしてＤ／Ａ変換するＤ／Ａコンバータとを備え、該Ｄ／ＡコンバータでＤ／Ａ変換して得られた電圧を第１基準電圧として出力する、出力電圧可変の基準電圧発生回路において、
前記基準電圧生成回路は、
直流電源から入力された電圧を電源にして作動し、所定の第１定電圧を生成し出力する第１定電圧回路と、
該第１定電圧を所定の第２分圧比で分圧し第２分圧電圧として出力する第２分圧回路と、
前記直流電源から入力された電圧を電源にし、制御電極に入力された信号に応じた電流を出力する出力トランジスタと、
該出力トランジスタから出力された電流を電圧に変換し、前記第２基準電圧として出力する電流−電圧変換回路と、
前記第１定電圧を電源にして作動し、前記第２基準電圧が前記第２分圧電圧に等しくなるように前記出力トランジスタの動作制御を行う第２演算増幅回路と、
を備えるものである。
【００１１】
具体的には、前記出力トランジスタは、ソースフォロワ回路をなすＭＯＳトランジスタであるようにした。
【００１２】
また、前記第１定電圧回路は、
所定の第３基準電圧を生成して出力する基準電圧源と、
前記第１定電圧を所定の第１分圧比で分圧し第１分圧電圧として出力する第１分圧回路と、
前記直流電源から入力された電圧を電源にして作動し、該第１分圧電圧は前記第３基準電圧になるように前記第１定電圧を生成し出力する第１演算増幅回路と、
を備えるようにした。
【００１３】
また、この発明に係るＤＣ−ＤＣコンバータは、前記のいずれかの基準電圧発生回路を備え、該基準電圧発生回路から出力される第１基準電圧の電圧値が変わることによって、生成する出力電圧の電圧値を変える、入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から前記出力電圧として出力するものである。
【発明の効果】
【００１４】
本発明の基準電圧発生回路及びその基準電圧発生回路を備えたＤＣ−ＤＣコンバータによれば、Ｄ／ＡコンバータのＤ／Ａ変換で使用する第２基準電圧を生成して出力する基準電圧生成回路の出力電流を、外部から入力されたデジタル信号によって第１基準電圧の電圧値を変えたときに、第２基準電圧を出力する出力端からＤ／Ａコンバータに大電流が流れても安定した第２基準電圧を供給することができる。
更に、第１定電圧回路から出力される負荷電流は、第２定電圧回路の第２演算増幅回路に供給されるバイアス電流だけになるため、第１定電圧回路に使用している第１演算増幅回路内の出力トランジスタの電流容量を小さくすることでき、ＩＣ化した場合にチップ面積の縮小化を図ることができる。
【００１５】
また、出力トランジスタの回路構成をソースフォロア回路としたことから、第２定電圧回路の出力インピーダンスを十分に低下させることができると共に、応答速度を向上させることができ、高速の電流変化にも安定した第２基準電圧を出力することができる。
【００１６】
また、このような基準電圧発生回路で生成した第１基準電圧を出力電圧可変のＤＣ−ＤＣコンバータの基準電圧に使用したことから、ＤＣ−ＤＣコンバータの出力電圧を高速に目標電圧に変更することができる。
【発明を実施するための最良の形態】
【００１７】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における基準電圧発生回路を使用したスイッチングレギュレータの回路例を示した図である。
図１のスイッチングレギュレータ１は、ＤＣ−ＤＣコンバータをなしており、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に降圧して出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷１０に出力する電流モード制御型の降圧型スイッチングレギュレータをなしている。
【００１８】
スイッチングレギュレータ１は、入力電圧Ｖｉｎの出力制御を行うためのスイッチング動作を行うＰＭＯＳトランジスタからなるスイッチングトランジスタＭ１と、ＮＭＯＳトランジスタからなる同期整流用トランジスタＭ２と、インダクタＬ１と、出力コンデンサＣ１と、出力電圧Ｖｏｕｔを分圧して分圧電圧Ｖｆｂを生成し出力する出力電圧検出用の抵抗Ｒ１，Ｒ２とを備えている。また、スイッチングレギュレータ１は、所定の第１基準電圧Ｖｄａｏを生成して出力する基準電圧発生回路２と、前記分圧電圧Ｖｆｂと該第１基準電圧Ｖｄａｏとの電圧差を増幅して誤差電圧Ｖｅを生成し出力する誤差増幅回路３と、インダクタＬ１を流れるインダクタ電流ｉＬを検出して電圧に変換し出力する電流検出回路４と、電流検出回路４の出力電圧である電流検出電圧Ｖｉと誤差電圧Ｖｅとの電圧比較を行うコンパレータ５とを備えている。
【００１９】
更に、スイッチングレギュレータ１は、所定のクロック信号ＣＬＫを生成して出力する発振回路６と、クロック信号ＣＬＫでセットされ、コンパレータ５の出力信号ＲｓｔでリセットされるＲＳフリップフロップ７と、ＲＳフリップフロップ７の出力端Ｑから出力される信号から、スイッチングトランジスタＭ１のスイッチング制御を行うための制御信号ＰＨＳと、同期整流用トランジスタＭ２のスイッチング制御を行うための制御信号ＮＬＳとを生成して出力するドライバ回路８とを備えている。基準電圧発生回路２は、Ｄ／Ａ変換を行う際に使用する所定の第２基準電圧Ｖｒｔを生成して出力する基準電圧生成回路１１と、該第２基準電圧Ｖｒｔを使用してＤ／Ａ変換を行うＤ／Ａコンバータ１２とを備えている。
【００２０】
なお、スイッチングレギュレータ１において、インダクタＬ１及び出力コンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＭ１及び／又は同期整流用トランジスタＭ２、インダクタＬ１並びに出力コンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。
【００２１】
入力端子ＩＮと接地電圧ＧＮＤとの間にはスイッチングトランジスタＭ１と同期整流用トランジスタＭ２が直列に接続され、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２との接続部ＬＸと、出力端子ＯＵＴとの間にインダクタＬ１が接続されている。出力端子ＯＵＴと接地電圧ＧＮＤとの間には、抵抗Ｒ１及びＲ２の直列回路と出力コンデンサＣ１が並列に接続されている。抵抗Ｒ１と抵抗Ｒ２との接続部の電圧である分圧電圧Ｖｆｂは誤差増幅回路３の反転入力端に入力され、誤差増幅回路３の非反転入力端には第１基準電圧Ｖｄａｏが入力されている。また、コンパレータ５の反転入力端には、誤差増幅回路３からの誤差電圧Ｖｅが入力され、コンパレータ５の非反転入力端には電流検出回路４からの電流検出電圧Ｖｉが入力されている。
【００２２】
ＲＳフリップフロップ７において、セット入力端Ｓにはクロック信号ＣＬＫが入力され、リセット入力端Ｒはコンパレータ５の出力端に接続されている。ドライバ回路８は、ＲＳフリップフロップ７の出力端Ｑから入力された信号から制御信号ＰＨＳ及びＮＬＳをそれぞれ生成し、スイッチングトランジスタＭ１及び同期整流用トランジスタＭ２の各ゲートに対応して出力する。また、基準電圧発生回路２において、Ｄ／Ａコンバータ１２は、基準電圧生成回路１１からの第２基準電圧Ｖｒｔが入力されると共にクロック信号ＣＬＫが入力され、外部から入力された電圧設定信号Ｖｏｓｅｔに応じた第１基準電圧Ｖｄａｏを生成して出力する。
【００２３】
このような構成において、誤差増幅回路３は、入力された分圧電圧Ｖｆｂと第１基準電圧Ｖｄａｏとの電圧差を増幅して誤差電圧Ｖｅを生成し出力する。コンパレータ５は、誤差電圧Ｖｅと電流検出回路４からの電流検出電圧Ｖｉとの電圧比較を行い、該比較結果を示す信号であるリセットパルス信号Ｒｓｔを生成してＲＳフリップフロップ７のリセット入力端Ｒに出力する。コンパレータ５は、電流検出電圧Ｖｉが誤差電圧Ｖｅ以下である場合はローレベルの信号を出力する。この場合、ＲＳフリップフロップ７は、クロック信号ＣＬＫがハイレベルのときはハイレベルの信号を、クロック信号ＣＬＫがローレベルのときはローレベルの信号をそれぞれ出力端Ｑから出力する。
【００２４】
ＲＳフリップフロップ７の出力端Ｑからハイレベルの信号が出力されると、ドライバ回路８は、スイッチングトランジスタＭ１及び同期整流用トランジスタＭ２の各ゲートにローレベルの制御信号ＰＨＳ及びＮＬＳをそれぞれ出力し、スイッチングトランジスタＭ１がオンして導通状態になると共に同期整流用トランジスタＭ２がオフして遮断状態になる。このため、インダクタＬ１と平滑コンデンサＣ１との直列回路に入力電圧Ｖｉｎが印加され、インダクタ電流ｉＬは時間の経過と共に直線的に増加し、電流検出回路４からの電流検出電圧Ｖｉも直線的に上昇する。インダクタ電流ｉＬが出力電流ｉｏｕｔよりも大きくなると、出力コンデンサＣ１に電荷が蓄積され、出力電圧Ｖｏｕｔが上昇する。
【００２５】
また、ＲＳフリップフロップ７の出力端Ｑからローレベルの信号が出力されると、ドライバ回路８は、スイッチングトランジスタＭ１及び同期整流用トランジスタＭ２の各ゲートにハイレベルの制御信号ＰＨＳ及びＮＬＳをそれぞれ出力し、スイッチングトランジスタＭ１がオフして遮断状態になると共に同期整流用トランジスタＭ２がオンして導通状態になる。このため、インダクタＬ１に蓄えられていたエネルギーが放出され、これに伴って、インダクタ電流ｉＬは時間の経過と共に直線的に減少し、インダクタ電流ｉＬが出力電流ｉｏｕｔよりも小さくなると、出力コンデンサＣ１から負荷１０へ電力が供給され、出力電圧Ｖｏｕｔが低下する。
【００２６】
また、コンパレータ５は、電流検出電圧Ｖｉが誤差電圧Ｖｅを超えると、ハイレベルのリセットパルス信号Ｒｓｔを出力してＲＳフリップフロップ７をリセットする。ＲＳフリップフロップ７は、ハイレベルのリセットパルス信号Ｒｓｔが入力されている間は、クロック信号ＣＬＫの信号レベルに関係なく出力端Ｑをローレベルにし、前記と同様の動作が行われて出力電圧Ｖｏｕｔが低下する。
出力電圧Ｖｏｕｔが低下すると、誤差増幅回路３からの誤差電圧Ｖｅが上昇するため、電流検出電圧Ｖｉが誤差電圧Ｖｅを超えるまでの時間が長くなることからスイッチングトランジスタＭ１がオンする時間が長くなり、出力電圧Ｖｏｕｔを上昇させる。逆に、出力電圧Ｖｏｕｔが上昇した場合は、スイッチングトランジスタＭ１のオン時間が短くなって出力電圧Ｖｏｕｔは低下する。このように、出力電圧Ｖｏｕｔの電圧変動に応じてスイッチングトランジスタＭ１と同期整流用トランジスタＭ２を相補的にオン／オフさせる時間を制御することで、出力電圧Ｖｏｕｔが所定の電圧に安定化される。
【００２７】
ここで、Ｄ／Ａコンバータ１２は、クロック信号ＣＬＫ及び第２基準電圧Ｖｒｔを使用して、デジタル信号である電圧設定信号ＶｏｓｅｔのＤ／Ａ変換を行って第１基準電圧Ｖｄａｏを生成する。
図２は、本発明の第１の実施の形態における基準電圧発生回路２の回路構成を示したブロック図であり、基準電圧発生回路２におけるＤ／Ａコンバータ１２の回路構成例を示している。
図２において、Ｄ／Ａコンバータ１２は、設定電圧レジスタ２１、デジタルコンパレータ２２、アップダウンカウンタ２３、コード−電圧変換回路２４及びＡＮＤ回路２５で構成されている。
【００２８】
設定電圧レジスタ２１は、入力された電圧設定信号Ｖｏｓｅｔのデジタルデータを記憶し、該デジタルデータを出力コード信号としてデジタルコンパレータ２２に出力する。ＡＮＤ回路２５の一方の入力端にはクロック信号ＣＬＫが入力されており、アップダウンカウンタ２３は、ＡＮＤ回路２５を介して入力されるクロック信号ＣＬＫを計数し、該計数した結果を出力コード信号としてデジタルコンパレータ２２とコード−電圧変換回路２４にそれぞれ出力し、デジタルコンパレータ２２からのアップダウン信号Ｓｕｄに応じてアップカウントとダウンカウントを行う。
【００２９】
デジタルコンパレータ２２は、設定電圧レジスタ２１とアップダウンカウンタ２３からの各出力コードを比較し、同じであればローレベルの出力信号ＤＣｏｕｔを出力し、異なっていればハイレベルの出力信号ＤＣｏｕｔを出力する。また、デジタルコンパレータ２２は、アップダウンカウンタ２３からの出力コード信号の方が設定電圧レジスタ２１からの出力コード信号よりも大きい場合は、ダウンカウントさせるためのアップダウン信号Ｓｕｄを出力し、アップダウンカウンタ２３からの出力コード信号の方が設定電圧レジスタ２１からの出力コード信号よりも小さい場合は、アップカウントさせるためのアップダウン信号Ｓｕｄを出力する。コード−電圧変換回路２４は、アップダウンカウンタ２３から出力される出力コード信号を、基準電圧生成回路１１からの第２基準電圧Ｖｒｔを使用してＤ／Ａ変換して出力し、該出力電圧がＤ／Ａコンバータ１２の出力電圧である第１基準電圧Ｖｄａｏとなる。
【００３０】
図３は、基準電圧生成回路１１の回路例を示した図である。
図３において、基準電圧発生回路１１は、所定の第１定電圧Ｖｏ１を生成して出力する第１定電圧回路３１と、第１定電圧Ｖｏ１を基にして第２基準電圧Ｖｒｔを生成して出力する第２定電圧回路３２とで構成されている。
第１定電圧回路３１は、所定の第３基準電圧Ｖｂｇｒを生成して出力する基準電圧源３３、第１演算増幅回路３４、及び抵抗Ｒ１１，Ｒ１２で構成されている。また、第２定電圧回路３２は、第２演算増幅回路３５、ＮＭＯＳトランジスタＭ１１、及び抵抗Ｒ１３〜Ｒ１５で構成されている。なお、抵抗Ｒ１１及びＲ１２は第１分圧回路を、抵抗Ｒ１３及びＲ１４は第２分圧回路を、ＮＭＯＳトランジスタＭ１１は出力トランジスタを、抵抗Ｒ１５は電流−電圧変換回路をそれぞれなす。
【００３１】
第１定電圧回路３１において、基準電圧源３３は、例えばシリコンのバンドギャップ電圧を利用した基準電圧発生回路であり、約１.２Ｖの第３基準電圧Ｖｂｇｒを生成して出力する。演算増幅回路３４の非反転入力端に第３基準電圧Ｖｂｇｒが入力され、演算増幅回路３４の出力端と接地電圧ＧＮＤとの間に抵抗Ｒ１１及びＲ１２が直列に接続されている。演算増幅回路３４の反転入力端は、抵抗Ｒ１１とＲ１２との接続部に接続され、演算増幅回路３４は、直流電源ＢＡＴからの電源電圧Ｖｂａｔを電源にして作動し、出力端から第１定電圧Ｖｏ１を出力する。すなわち、演算増幅回路３４は、抵抗Ｒ１１とＲ１２との接続部の電圧が第３基準電圧Ｖｂｇｒになるように第１定電圧Ｖｏ１を生成して出力する。なお、電源電圧Ｖｂａｔは入力電圧Ｖｉｎをなすようにしてもよい。
【００３２】
次に、第２定電圧回路３２において、第１定電圧Ｖｏ１と接地電圧ＧＮＤとの間に、抵抗Ｒ１３及びＲ１４が直列に接続され、抵抗Ｒ１３とＲ１４との接続部が演算増幅回路３５の反転入力端に接続されている。演算増幅回路３５は第１定電圧Ｖｏ１を電源にして作動し、演算増幅回路３５の出力端はＮＭＯＳトランジスタＭ１１のゲートに接続され、ＮＭＯＳトランジスタＭ１１のドレインは電源電圧Ｖｂａｔに接続されている。ＮＭＯＳトランジスタＭ１１のソースと接地電圧ＧＮＤとの間に抵抗Ｒ１５が接続され、ＮＭＯＳトランジスタＭ１１と抵抗Ｒ１５との接続部は、基準電圧生成回路１１の出力端をなし、演算増幅回路３５の非反転入力端に接続されている。
【００３３】
演算増幅回路３５は、非反転入力端に第１定電圧Ｖｏ１を分圧した分圧電圧Ｖｒ２が入力されており、第２基準電圧Ｖｒｔが分圧電圧Ｖｒ２に等しくなるようにＮＭＯＳトランジスタＭ１１の動作制御を行い、ＮＭＯＳトランジスタＭ１１に流れる電流ｉｃｃｄの制御を行う。このようなことから、抵抗Ｒ１３及びＲ１４の抵抗値をｒ１３及びｒ１４とすると、第２基準電圧Ｖｒｔは、下記（１）式のようになる。
Ｖｒｔ＝Ｖｒ２＝Ｖｏ１×ｒ１４／（ｒ１３＋ｒ１４）………………（１）
【００３４】
前記のように、第２定電圧回路３２の出力トランジスタをなすＮＭＯＳトランジスタＭ１１の電源として電源電圧Ｖｂａｔを使用しており、図２のコード−電圧変換回路２４に従来の図４及び図５で示したような回路構成が使用されて、アップダウンカウンタ２３の出力コード信号が変更されて、電流ｉｃｃｄが大きく変動しても、電流ｉｃｃｄは、内部抵抗の小さい直流電源ＢＡＴから直接供給されていることから、第１定電圧回路３１から出力される負荷電流はほとんど変化しない。このため、第１定電圧回路３１の出力電圧Ｖｏ１もほとんど変化せず、この結果、抵抗Ｒ１３と抵抗１４の分圧電圧Ｖｒ２も変化せず、第２定電圧回路３２の出力電圧である第２基準電圧Ｖｒｔの安定度を格段に向上させることができる。
【００３５】
また、第１定電圧回路３１から出力される負荷電流は、第２定電圧回路３２の演算増幅回路３５に供給されるバイアス電流だけになるため、第１定電圧回路３１に使用している演算増幅回路３４内の出力トランジスタの電流容量を小さくすることができ、ＩＣ化した場合にチップ面積の縮小を図ることができる。
更に、第２定電圧回路３２の出力トランジスタであるＮＭＯＳトランジスタＭ１１をソースフォロア回路にしたことにより、第２定電圧回路３２の出力インピーダンスを十分に低下させることができると共に、第２定電圧回路３２の応答速度を速くすることができ、電流ｉｃｃｄの変動による第２定電圧回路３２の出力電圧の変動を低下させることができる。
【００３６】
このように、本第１実施の形態における基準電圧発生回路は、第２定電圧回路３２の出力トランジスタであるＮＭＯＳトランジスタＭ１１の電源を、内部抵抗の小さい直流電源ＢＡＴから直接供給するようにしたことから、Ｄ／Ａコンバータ１２におけるアップダウンカウンタ２３の出力コード信号が変更され場合においても、基準電圧生成回路１１で生成される第２基準電圧Ｖｒｔの変動をなくすことができ、高精度なＤ／Ａ変換を高速で行うことができ、生成する基準電圧値を変える場合においても、正確に所望の基準電圧を生成することができると共に、回路面積と消費電流の増加を抑制することができる。
【００３７】
また、この基準電圧発生回路をＤＣ−ＤＣコンバータに使用することにより、ＤＣ−ＤＣコンバータの出力電圧Ｖｏｕｔを電圧設定信号Ｖｏｓｅｔで変更する場合に、ＤＣ−ＤＣコンバータの応答速度を速くすることができ、高速に出力電圧Ｖｏｕｔの変更を行うことができる。
なお、前記説明では、本発明の基準電圧発生回路を電流モード制御型の降圧型スイッチングレギュレータに使用した場合を例にして説明したが、これは一例であり、本発明は、基準電圧発生回路からの基準電圧の値を変えることによって出力電圧を可変するすべてのスイッチングレギュレータ及びシリーズレギュレータ等のＤＣ−ＤＣコンバータに適用することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施の形態における基準電圧発生回路を使用したスイッチングレギュレータの回路例を示した図である。
【図２】本発明の第１の実施の形態における基準電圧発生回路の回路構成を示したブロック図である。
【図３】図２の基準電圧生成回路１１の回路例を示した図である。
【図４】従来の一般的な追従型Ｄ／Ａコンバータを使用した基準電圧発生回路の例を示したブロック図である。
【図５】図４のコード−電圧変換回路１２４の回路例を示した図である。
【図６】図４のコード−電圧変換回路１２４の他の回路例を示した図である。
【符号の説明】
【００３９】
１  スイッチングレギュレータ
２  基準電圧発生回路
３  誤差増幅回路
４  電流検出回路
５  コンパレータ
６  発振回路
７  ＲＳフリップフロップ
８  ドライバ回路
１０  負荷
１１  基準電圧生成回路
１２  Ｄ／Ａコンバータ
２１  設定電圧レジスタ
２２  デジタルコンパレータ
２３  アップダウンカウンタ
２４  コード−電圧変換回路
２５  ＡＮＤ回路
３１  第１定電圧回路
３２  第２定電圧回路
３３  基準電圧源
３４，３５  演算増幅回路
Ｍ１  スイッチングトランジスタ
Ｍ２  同期整流用トランジスタ
Ｌ１  インダクタ
Ｃ１  出力コンデンサ
Ｒ１，Ｒ２，Ｒ１１〜Ｒ１５  抵抗
Ｍ１１  ＮＭＯＳトランジスタ
ＢＡＴ  直流電源
【図１】
2009303317.tif 000003
【図２】
2009303317.tif 000004
【図３】
2009303317.tif 000005
【図４】
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【図５】
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【図６】
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