(57)【要約】【課題】出力信号の使用効率の低下を抑止できるデジタルアンプを提供する。【解決手段】入力信号をデルタシグマ変調して量子化することにより量子化出力信号を生成するデルタシグマ変調部と、デルタシグマ変調部で生成された量子化出力信号に応じて、定電圧をスイッチングさせることによりパルス増幅された出力信号を生成する電力増幅部と、電力増幅部で生成された出力信号をデルタシグマ変調部へ帰還する帰還ループ上に設けられ、出力信号をコンデンサを通して減衰させた帰還信号を生成する減衰器１５ｃとを備える。【選択図】図１
2009303133.tif 000002
【特許請求の範囲】
【請求項１】
入力信号をデルタシグマ変調して量子化することにより量子化出力信号を生成するデルタシグマ変調部と、
前記デルタシグマ変調部で生成された量子化出力信号に応じて、定電圧をスイッチングさせることによりパルス増幅された出力信号を生成する電力増幅部と、
前記電力増幅部で生成された出力信号を前記デルタシグマ変調部へ帰還する帰還ループ上に設けられ、前記出力信号をコンデンサを通して減衰させた帰還信号を生成する減衰器と、
を備えることを特徴とするデジタルアンプ。
【請求項２】
前記減衰器は、
前記電力増幅部の出力端に一端が接続されたコンデンサと、
前記コンデンサの他端に入力端子が接続された論理回路素子と、
を備えることを特徴とする請求項１記載のデジタルアンプ。
【請求項３】
前記減衰器は、
前記電力増幅部の出力端に一端が接続されたコンデンサと、
前記コンデンサの他端に入力端子が接続されたウインドウコンパレータと、
を備えることを特徴とする請求項１記載のデジタルアンプ。
【請求項４】
前記減衰器は、
前記コンデンサの他端にカソード電極が接続され、アノード電極が接地された保護用ダイオードを備えることを特徴とする請求項２又は請求項３記載のデジタルアンプ。
【請求項５】
前記減衰器は、
前記コンデンサの他端にカソード電極が接続され、アノード電極が接地された保護用ダイオードと、
前記電力増幅部の出力端に一端が接続されたコンデンサの他端にアノード電極が接続され、カソード電極がロジック電源に接続された他の保護用ダイオード
とを備えることを特徴とする請求項２又は請求項３記載のデジタルアンプ。
【請求項６】
前記減衰器は、
ロジック電源を抵抗分割した分割点にカソード電極が接続され、アノード電極が接地されて前記ウインドウコンパレータの基準電圧を生成するツェナーダイオードを備えることを特徴とする請求項３記載のデジタルアンプ。
【請求項７】
入力信号をデルタシグマ変調して量子化することにより量子化出力信号を生成するデルタシグマ変調部と、
前記デルタシグマ変調部で生成された量子化出力信号に応じて、定電圧をスイッチングさせることによりパルス増幅された２相の出力信号を生成する電力増幅部と、
前記電力増幅部で生成された２相の出力信号を前記デルタシグマ変調部へ帰還する帰還ループ上に設けられ、前記２相の出力信号の各々を減衰させた信号を生成する減衰器と、
前記減衰器で減衰された２相の出力信号の排他的論理和をとった帰還信号を生成する排他的論理和回路と、
を備えることを特徴とするデジタルアンプ。
【請求項８】
前記電力増幅部が１相の出力信号を生成する場合に、前記排他的論理和回路から出力される信号を波形整形する波形整形回路を備えることを特徴とする請求項７記載のデジタルアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号に基づきＰＷＭ（Pulse Width Modulation）信号を生成して高い電圧をスイッチングさせることにより増幅を行うデジタルアンプに関する。
【背景技術】
【０００２】
デジタルアンプとして、入力信号（例えばオーディオ信号）をデルタシグマ変調（ΔΣ変調）して１ビットのＰＷＭ信号を生成し、生成したＰＷＭ信号に基づき入力信号を増幅するデジタル入力タイプのＤ級増幅器が知られている。このデジタルスイッチングアンプにおいて、増幅によって発生する時間軸方向の歪みを抑制するために、増幅された出力を減圧してデルタシグマ演算器にフィードバックする技術が知られている（例えば、特許文献１参照）。
【０００３】
図１１は従来の典型的なデジタルスイッチングアンプの電気的な構成を示すブロック図である。
【０００４】
デジタルスイッチングアンプは、差分器１１、積分器・加算器群１２、量子化器１３と、定電圧スイッチ（電力増幅部）１４と、減衰器（減圧部）１５及び演算器１６を備える。デジタルスイッチングアンプがオーディオ信号再生装置として使用される場合には、定電圧スイッチ１４の出力側にローパスフィルタ（ＬＰＦ）１７及びローパスフィルタ（ＬＰＦ）１８が接続され、ＬＰＦ１７及びＬＰＦ１８の各出力信号がスピーカ１９に供給される。なお、デルタシグマ変調部は、積分器・加算器群１２と量子化器１３とから構成されている。
【０００５】
差分器１１は、信号源からの入力信号（例えば、オーディオ信号）と、定電圧スイッチ１４から減衰器１５及び演算器１６を経由する帰還ループで負帰還する帰還信号とを入力し、これら２つの信号の差分値を求める。なお、入力信号は、アナログ信号又はデジタル信号のいずれであってもよい。また、入力信号は、１ビットのデジタル信号であってもよい。
【０００６】
積分器・加算器群１２は、高次の積分器であり、差分器１１からの差分信号を積分して加算することにより差分積分加算信号を生成する。量子化器１３は、積分器・加算器群１２からの差分積分加算信号の極性を判定して２値（１ビット）に変換し、２相の量子化出力信号（デジタル信号）を生成する。ここで、量子化器１３の量子化閾値は、想定されるサンプリング周波数に対して最適に設定されている。また、量子化器１３はクロック信号に対応して作動する。
【０００７】
定電圧スイッチ１４は、図１２に示すように、量子化器１３からの２相の量子化出力信号の各々に対応した第１定電圧スイッチ１４ａ及び第２定電圧スイッチ１４ｂから構成されている。第１定電圧スイッチ１４ａ及び第２定電圧スイッチ１４ｂの各々は、トーテムポール接続されたスイッチングデバイス（例えば、ＦＥＴ）から構成され、量子化出力信号をスイッチング制御信号としてスイッチングすることにより、図示しない定電圧源から供給される電源電圧を有するスイッチング信号を生成し、電力増幅を行う。
【０００８】
定電圧スイッチ１４で電力増幅することにより得られた２相のパルス増幅信号（スイッチング信号）は、出力信号としてＬＰＦ１７及びＬＰＦ１８に出力されるとともに、減衰器１５に出力される。
【０００９】
減衰器１５は、図１２に示すように、第１減衰器１５ａと第２減衰器１５ｂとから構成されている。第１減衰器１５ａは、第１定電圧スイッチ１４ａの出力端子とＧＮＤとの間に直列に接続された抵抗Ｒ１ａ及び抵抗Ｒ２ａから構成され、抵抗Ｒ１ａと抵抗Ｒ２ａとの接続点は、帰還ループの一部を形成する演算器１６に接続されている。第１減衰器１５ａで減衰された信号は、演算器１６に出力される。なお、抵抗Ｒ１ａ及び抵抗Ｒ２ａの各抵抗値は、第１定電圧スイッチ１４ａにおける増幅量、すなわち電源電圧に応じた減圧比となるように設定される。
【００１０】
第２減衰器１５ｂは、第２定電圧スイッチ１４ｂの出力端子とＧＮＤとの間に直列に接続された抵抗Ｒ１ｂ及びＲ２ｂから構成され、抵抗Ｒ１ｂと抵抗Ｒ２ｂとの接続点は、帰還ループの一部を形成する演算器１６に接続されている。第２減衰器１５ｂで減衰された信号は演算器１６に出力される。抵抗Ｒ１ｂ及び抵抗Ｒ２ｂの各抵抗値は、第２定電圧スイッチ１４ｂにおける増幅量、すなわち電源電圧に応じた減圧比となるように設定される。
【００１１】
演算器１６は、減衰器１５からの２つの信号に対して所定の処理を施し、帰還信号として差分器１１に出力する。これにより、減衰器１５は、帰還ループ上に設けられ、定電圧スイッチ１４から出力されたパルス増幅信号を減衰し、帰還信号として差分器１１へ負帰還する。
【００１２】
次に、このように構成された従来のデジタルスイッチングアンプの動作を説明する。まず、差分器１１は、信号源から入力されたオーディオ信号などの入力信号と、帰還ループによって減衰器１５を経て負帰還された帰還信号とを入力して、これら２つの信号の差分信号を求める。積分器・加算器群１２は、差分信号を積分した後に加算することによりノイズシェーピングし、差分積分加算信号として量子化器１３に出力する。
【００１３】
量子化器１３は、積分器・加算器群１２からの差分積分加算信号の極性を判定して“１”又は“０”の２値に変換して２層の量子化出力信号を生成する。定電圧スイッチ１４は、量子化器１３からのデルタシグマ変調された２相の量子化出力信号の各々をスイッチング制御信号としてスイッチングすることにより、電源電圧を有する２相のスイッチング信号を生成する。
【００１４】
減衰器１５は、定電圧スイッチ１４からの２相の出力信号の各々を減衰させ、演算器１６は、減衰器１５からの２つの信号に対して所定の処理を施し、帰還信号として差分器１１に出力す。これにより、定電圧スイッチ１４から出力されたパルス増幅信号が減衰されて、帰還信号として差分器１１へ負帰還される帰還ループが形成される。
【特許文献１】特開２０００−２９５０４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
従来のデジタルスイッチングアンプにおいては、減衰器１５における減圧方法として、図１２に示すように、抵抗分割による分圧を用いている。従って、定電圧スイッチ１４がスイッチングする度に分割抵抗を介して電流が流れるため、定電圧スイッチ１４からの出力信号の使用効率が低下する。また、分割抵抗を電流が流れるので、発熱に対する対策が必要である。さらに、電源電圧の値によっては、減衰器１５における減衰時間に変化が生じる可能性がある。
【００１６】
また、従来のデジタルスイッチングアンプにおいては、定電圧スイッチ１４から出力される２相のスイッチング信号をデルタシグマ演算器にフィードバックする形式を採用している。デルタシグマ演算器へのフィードバック回路において、制御部及び出力部が１チップのモノリシックＩＣにより構成される場合には、フィードバック線の本数についてはさほど問題にならない。
【００１７】
しかし、例えば図１３に示すように、制御部（含むデルタシグマ変調器）と出力部（含む減衰器）とが２チップ構成又は２素子構成である場合には、コストや信号処理の面からフィードバックの本数はより少ない方が好ましい。
【００１８】
上述したＨ−ブリッジ構成のデジタルスイッチングアンプでは、１チャンネルにつきＡ相及びＢ相の２本の出力信号が生成されるが、各相においてＬＰＦのＬ成分により時間軸方向の歪みを発生する。このため、２本の出力信号の時間軸方向の歪みの情報をフィードバックする必要がある。２チャンネルのデジタルスイッチングアンプになると、デルタシグマ変調部へのフィードバック信号のために４本の配線が必要になるが、これはコストの面からもアッセンブリ的な観点からも好ましくない。
【００１９】
本発明の課題は、出力信号の使用効率の低下を抑止できるデジタルアンプを提供することにある。また、本発明の他の課題は、配線数を少なくすることができるデジタルアンプを提供することにある。
【課題を解決するための手段】
【００２０】
上記課題を解決するために、請求項１の発明は、入力信号をデルタシグマ変調して量子化することにより量子化出力信号を生成するデルタシグマ変調部と、デルタシグマ変調部で生成された量子化出力信号に応じて、定電圧をスイッチングさせることによりパルス増幅された出力信号を生成する電力増幅部と、電力増幅部で生成された出力信号をデルタシグマ変調部へ帰還する帰還ループ上に設けられ、出力信号をコンデンサを通して減衰させた帰還信号を生成する減衰器とを備えることを特徴とする。
【００２１】
請求項２の発明は、請求項１の発明において、減衰器は、電力増幅部の出力端に一端が接続されたコンデンサと、コンデンサの他端に入力端子が接続された論理回路素子とを備えることを特徴とする、
請求項３の発明は、請求項１の発明において、減衰器は、電力増幅部の出力端に一端が接続されたコンデンサと、コンデンサの他端に入力端子が接続されたウインドウコンパレータとを備えることを特徴とする。
【００２２】
請求項４の発明は、請求項２又は請求項３の発明において、減衰器は、コンデンサの他端にカソード電極が接続され、アノード電極が接地された保護用ダイオードを備えることを特徴とする。
【００２３】
請求項５の発明は、請求項２又は請求項３の発明において、減衰器は、コンデンサの他端にカソード電極が接続され、アノード電極が接地された保護用ダイオードと、電力増幅部の出力端に一端が接続されたコンデンサの他端にアノード電極が接続され、カソード電極がロジック電源に接続された他の保護用ダイオードとを備えることを特徴とする。
【００２４】
請求項６の発明は、請求項３の発明において、減衰器は、ロジック電源を抵抗分割した分割点にカソード電極が接続され、アノード電極が接地されてウインドウコンパレータの基準電圧を生成するツェナーダイオードを備えることを特徴とする。
【００２５】
請求項７の発明は、入力信号をデルタシグマ変調して量子化することにより量子化出力信号を生成するデルタシグマ変調部と、デルタシグマ変調部で生成された量子化出力信号に応じて、定電圧をスイッチングさせることによりパルス増幅された２相の出力信号を生成する電力増幅部と、電力増幅部で生成された２相の出力信号をデルタシグマ変調部へ帰還する帰還ループ上に設けられ、２相の出力信号の各々を減衰させた信号を生成する減衰器と、減衰器で減衰された２相の出力信号の排他的論理和をとった帰還信号を生成する排他的論理和回路とを備えることを特徴とする。
【００２６】
請求項８の発明は、請求項７の発明において、電力増幅部が１相の出力信号を生成する場合に、排他的論理和回路から出力される信号を波形整形する波形整形回路を備えることを特徴とする。
【発明の効果】
【００２７】
請求項１〜請求項６の発明によれば、出力信号をコンデンサを通して減衰させた帰還信号を生成するので、出力信号の使用効率の低下を抑止できる。
【００２８】
請求項７及び請求項８の発明によれば、フィードバック線の本数を減らすことができるので、コストや信号処理の面から従来のデジタルスイッチングアンプに比べて有利である。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、以下においては、背景技術の欄で説明した構成部分に相当する部分には、背景技術の欄で使用した符号と同じ符号を用いて説明する。
【実施例１】
【００３０】
本発明の実施例１に係るデジタルアンプの構成は、減衰器の内部の構成を除き、図１１に示した従来のデジタルスイッチングアンプの構成と同じである。
【００３１】
なお、本発明のデルタシグマ変調部は、積分器・加算器群１２と、量子化器１３とによって構成されている。本発明の電力増幅部は、定電圧スイッチ１４によって構成されている。
【００３２】
図１は本発明の実施例１に係るデジタルアンプで使用される減衰器１５ｃの構成を示す回路図である。減衰器１５ｃは、減衰の機構を、コンデンサを用いた絶縁型の減圧器として実現され、図１２に示す従来の減衰器１５ａ，１５ｂと同様に２個設けられている。
【００３３】
図１に示す減衰器１５ｃにおいて、定電圧スイッチ１４の出力端子とＧＮＤとの間には、直列に接続されたコンデンサＣ１とツェナーダイオードＺＤ１とが設けられている。ロジック電圧とＧＮＤとの間には、直列に接続された抵抗Ｒ１と抵抗Ｒ２とが設けられている。コンデンサＣ１とツェナーダイオードＺＤ１との接続点Ｐ及び抵抗Ｒ１と抵抗Ｒ２との接続点には、シュミットインバータ１の入力端子が接続されている。シュミットインバータ１の出力端子にはインバータ２が接続され、インバータ２は、出力信号Ｑを演算器１６に出力する。
【００３４】
ツェナーダイオードＺＤ１のカソード電極は、コンデンサＣ１の他端に接続され、ツェナーダイオードＺＤ１のアノード電極は、接地（ＧＮＤ）されている。ツェナーダイオードＺＤ１は、ＧＮＤ側へのアンダーシュートを抑制してシュミットインバータ１のゲート酸化膜を保護する保護用ダイオードとして機能する。
【００３５】
次に、このように構成された図１に示す減衰器１５ｃの動作を説明する。定電圧スイッチ１４からの出力信号は、コンデンサＣ１を介して、シュミットインバータ１の入力端子に供給される。シュミットインバータ１の入力端子には、抵抗Ｒ１と抵抗Ｒ２との抵抗分割により、ロジック電圧（例えば、３．３Ｖ）の２分の１の電圧（１．６５Ｖ）がバイアスされ、出力信号に変化が生じた際に、シュミットインバータ１の入力端子に変化が生じる。
【００３６】
なお、抵抗Ｒ１及び抵抗Ｒ２は、シュミットインバータ１の入力端子にバイアス電圧を与えるだけであるので、その抵抗値を大きくすることができる。従って、抵抗Ｒ１及び抵抗Ｒ２で消費される電力を小さくすることができる。
【００３７】
図２は減衰器１５ｃの動作を示す波形図である。図２（ａ）は、定電圧スイッチ１４からの出力信号の波形を示し、例えば１８Ｖといった高い電圧でオン・オフするパルス増幅信号（スイッチング信号）である。
【００３８】
この出力信号が、コンデンサＣ１と抵抗Ｒ１とから構成される微分回路に入力されることにより、Ｐ点では、図２（ｂ）に示すように、ロジック電圧の２分の１の電圧を中心に、出力信号の立ち上がりエッジで急峻に立ち上がり、出力信号の立ち下がりエッジで急峻に立ち下がる波形を有する信号が得られる。
【００３９】
この信号がシュミットインバータ１の入力端子に入力されて反転され、さらにインバータ２で反転されて信号Ｑとして出力される。これにより、図２（ｃ）に示すように、ロジック電圧に減圧された信号Ｑが演算器１６に出力される。
【００４０】
このように実施例１に係るデジタルアンプによれば、減衰器１５ｃにより、出力信号をコンデンサＣ１を通して減衰させた帰還信号を生成するので、出力信号の使用効率の低下を抑止できる。
【００４１】
なお、上述した実施例１に係るデジタルアンプの減衰器１５ｃを以下のように変形しても良い。
【００４２】
（第１の変形例）
図３は実施例１に係るデジタルアンプの減衰器１５ｄの第１の変形例の構成を示す回路図である。この減衰器１５ｄは、図１に示した減衰器１５cにツェナーダイオードＺＤ２が追加されて構成されている。
【００４３】
ツェナーダイオードＺＤ２のカソード電極は、ロジック電圧及び抵抗Ｒ２の一端に接続され、ツェナーダイオードＺＤ２のアノード電極は、シュミットインバータ１の入力端子に接続されている。このツェナーダイオードＺＤ２は、ロジック電圧側へのオーバーシュートを抑制してシュミットインバータ１のゲート酸化膜を保護する保護用ダイオードとして機能する。
【００４４】
（第２の変形例）
図４は図３に示した減衰器１５ｄのシュミットインバータ１の代わりに、ウインドウコンパレータを用いた第２の変形例の構成を示す回路図である。ウインドウコンパレータは、出力信号の立ち上がりエッジを捉えるコンパレータＣＭＰ１と、立ち下がりエッジを捉えるコンパレータＣＭＰ２との２個のコンパレータと、各コンパレータＣＭＰ１，ＣＭＰ２の出力の論理積をとる論理積回路ＡＮＤとを有する。
【００４５】
また、ロジック電圧とＧＮＤとの間には、直列に接続された抵抗Ｒ３と抵抗Ｒ４と抵抗Ｒ５とが設けられている。抵抗Ｒ４と抵抗Ｒ５との接続点の電圧がコンパレータＣＭＰ１の非反転入力端子に基準電圧として印加される。抵抗Ｒ４と抵抗Ｒ３との接続点の電圧がコンパレータＣＭＰ２の反転入力端子に基準電圧として印加される。
【００４６】
コンデンサＣ１とツェナーダイオードＺＤ１との接続点と、ツェナーダイオードＺＤ２のアノード電極と、抵抗Ｒ１と抵抗Ｒ２との接続点とは、コンパレータＣＭＰ１の反転入力端子とコンパレータＣＭＰ２の非反転入力端子とに接続されている。
【００４７】
コンパレータＣＭＰ１の基準電圧は、ロジック電圧の２分の１よりも大きく、ロジック電圧よりも小さい値になるように、抵抗Ｒ４と抵抗Ｒ５との接続点からとられる。また、コンパレータＣＭＰ２の基準電圧は、ＧＮＤ電圧より大きく、ロジック電圧の２分の１より小さい値になるように、抵抗Ｒ３と抵抗Ｒ４との接続点からとられる。
【００４８】
この構成によれば、コンデンサＣ１とツェナーダイオードＺＤ１との接続点の電圧が、抵抗Ｒ３と抵抗Ｒ４との接続点の電圧以上で、且つ抵抗Ｒ４と抵抗Ｒ５との接続点の電圧以下であるときに、論理積回路ＡＮＤからＨレベルの出力信号Ｑが演算器１６に出力される。
【００４９】
このウインドウコンパレータにより、出力信号を減圧した波形を取得することができる。なお、ツェナーダイオードＺＤ１及びＺＤ２は、図１及び図３に示したツェナーダイオードと同様の機能を有する。
【００５０】
（第３の変形例）
図５は実施例１に係るデジタルアンプの減衰器１５ｆの第３の変形例の構成を示す回路図である。図５に示す減衰器１５ｆは、図４に示した減衰器１５ｅにさらに以下の構成を追加したものである。
【００５１】
抵抗Ｒ４を抵抗Ｒ４ａと抵抗Ｒ４ｂとに分割し、抵抗Ｒ４ａと抵抗Ｒ４ｂとの接続点にツェナーダイオードＺＤ３のカソード電極が接続され、ツェナーダイオードＺＤ３のアノード電極が接地されている。この構成により、コンパレータＣＭＰ１，ＣＭＰ２に与える基準電圧の精度を向上させることができる。
【実施例２】
【００５２】
図６は本発明の実施例２に係るデジタルアンプの構成を示す回路図である。デジタルアンプは、上述した実施例１に係るデジタルアンプに、排他的論理和（ＸＯＲ）回路２０が追加されて構成されている。排他的論理和回路２０は、減衰器１５ｃ（又は１５ｄ，１５ｅ，１５ｆのいずれか）から出力される２つの減衰された信号の排他的論理和をとり１つの信号を演算器１６に出力する。
【００５３】
図７は排他的論理和回路２０の動作を示すタイミングチャートである。排他的論理和回路２０は、減衰器１５ｃから２相の減衰された信号が入力された場合、具体的には、一方の減衰器１５ｃ１から、図７（ａ）に示すような減衰された信号が入力され、他方の減衰器１５ｃ２から、図７（ｂ）に示すような減衰された信号が入力されたとする。この場合には、これらの減衰された信号の排他的論理和をとり、図７（ｃ）に示すような排他的論理和信号を生成して、演算器１６に出力する。
【００５４】
この構成により、図８に示すように、デジタルアンプが２チップ構成又は２素子構成である場合であっても、フィードバック線の本数は１本で済む。このため、コストや信号処理の面から、図１３に示した従来の構成に比べて有利である。
【００５５】
なお、図７はデジタルアンプが、パルス幅が異なる２つの出力信号を生成する２相変調の場合に、排他的論理和をとる例を示しているが、パルス幅が同じで且つ位相が１８０度異なる２つの出力信号を生成する１相変調の場合に適用するように変形することもできる。この場合には、図９に示すような波形整形回路２１が用いられる。この波形整形回路２１は、排他的論理和回路２０から出力される細いパルスを受け取る度に反転するように接続されたＤタイプのフリップフロップ回路から構成することができる。
【００５６】
図１０は１相変調の場合の排他的論理和回路２０及び波形整形回路２１の動作を示すタイミングチャートである。
【００５７】
排他的論理和回路２０は、減衰器１５ｃから２相の減衰された信号が入力された場合、具体的には、一方の減衰器１５ｃ１から、図１０（ａ）に示すような減衰された信号が入力され、他方の減衰器１５ｃ２から、図１０（ｂ）に示すような、一方の減衰器１５ｃ１からの減衰された信号に対して１８０度位相が異なる信号が入力されたとする。この場合には、これらの減衰された信号の排他的論理和をとり、図１０（ｃ）に示すような細いパルスの排他的論理和信号を生成し、演算部１６に内包される波形整形回路２１に出力する。
【００５８】
波形整形回路２１は、図１０（ｄ）に示すように、排他的論理和回路２０から出力される細いパルスを受け取る度に反転する信号を出力する。これにより、出力信号を復元した信号が生成されて演算部１６に出力される。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施例１に係るデジタルアンプで使用される減衰器の構成を示す回路図である。
【図２】本発明の実施例１に係るデジタルアンプで使用される減衰器の動作を示す波形図である。
【図３】本発明の実施例１に係るデジタルアンプの減衰器の第１の変形例の構成を示す回路図である。
【図４】本発明の実施例１に係るデジタルアンプの減衰器の第２の変形例の構成を示す回路図である。
【図５】本発明の実施例１に係るデジタルアンプの減衰器の第３の変形例の構成を示す回路図である。
【図６】本発明の実施例２に係るデジタルアンプで使用される減衰器の構成を示す回路図である。
【図７】本発明の実施例２に係るデジタルアンプで使用される排他的論理和回路の動作を示すタイミングチャートである。
【図８】本発明の実施例２に係るデジタルアンプの効果を説明するための図である。
【図９】本発明の実施例２に係るデジタルアンプの変形例で使用される波形整形回路を説明するための図である。
【図１０】本発明の実施例２に係るデジタルアンプの変形例の動作を示すタイミングチャートである。
【図１１】従来の典型的なデジタルスイッチングアンプの電気的な構成を示すブロック図である。
【図１２】従来のデジタルスイッチングアンプの出力部の詳細な構成を示す回路図である。
【図１３】従来のデジタルスイッチングアンプの問題を説明するための図である。
【符号の説明】
【００６０】
１  シュミットインバータ
２  インバータ
１１  差分器
１２  積分器・加算器群
１３  量子化器
１４  定電圧スイッチ
１５，１５ａ〜１５ｆ  減衰器
１６  演算器
１７，１８  ＬＰＦ
１９  スピーカ
２０  排他的論理和回路
２１  波形整形回路
２２  論理回路（Ｄフリップフロップ）
Ｃ１  コンデンサ
Ｒ１〜Ｒ５，Ｒ１ａ，Ｒ１ｂ，Ｒ２ａ，Ｒ２ｂ，Ｒ４ａ，Ｒ４ｂ  抵抗
ＺＤ１〜ＺＤ３  ツェナーダイオード
ＣＭＰ１，ＣＭＰ２  コンパレータ
ＡＮＤ  論理回路
【図１】
2009303133.tif 000003
【図２】
2009303133.tif 000004
【図３】
2009303133.tif 000005
【図４】
2009303133.tif 000006
【図５】
2009303133.tif 000007
【図６】
2009303133.tif 000008
【図７】
2009303133.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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