(57)【要約】【課題】  既に書き込んだ画素に対して後で印加する隣接画素の電位変化により、既に書き込んだ画素の電位が変動するという問題があり、特にベタパターンを表示したときに、等間隔の縦筋ノイズとして見えてしまう問題があった。  本発明では、隣接画素からの影響を軽減し、相ムラが発生するのを軽減する。【解決手段】  N相ごとに印加する信号を、N+1相分ドライブしてN相ずつ進むようにすることにより、隣接画素からの影響を軽減する。【選択図】  図２
2009300958.tif 000002
【特許請求の範囲】
【請求項１】
液晶パネルの各画素を周期的に駆動する駆動信号を用いた液晶パネルの駆動方法において、複数画素をグルーピングし、グルーピングした画素を同時に駆動すると共に、グルーピングした画素に隣接する画素を同時に駆動するようにした液晶パネルの駆動方法。
【請求項２】
前記同時駆動する画素が、グルーピングした画素群の次のクロックで駆動される画素群に含まれる画素である事を特徴とする請求項１に記載の液晶パネルの駆動方法。
【請求項３】
前記同時に駆動する隣接画素に供給する信号は、グルーピングした素子群の中の一番近い画素と同等の信号であることを特徴とする請求項１に記載の液晶パネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶プロジェクター等に用いられる液晶素子に関するものである。
【０００２】
特に、隣接画素間の容量結合が原因で生じる隣接液晶素子の反転駆動による輝度変化を抑える液晶パネルの駆動方法に関する。
【背景技術】
【０００３】
従来、液晶表示素子は、画素がマトリクス上に配列され、左上から右上に向かって順にドライブし、次のラインを同様にドライブし、順次下のラインをドライブして行く。ドライブが、右下の画素まで達したら再び左上の画素からドライブを繰り返すように液晶表示素子を駆動して表示を行っている。
【０００４】
また、液晶は一方の電荷（正または負）のみをかけていると液晶が印可された電荷を保持してしまういわゆる焼付きという現象が発生するために、1画面分をプラス電荷で印可したら、次の1画面分はマイナス電荷で印加する、いわゆるフレーム反転駆動を行っている。
【０００５】
ここで、それぞれの画素は隣接画素との距離が近いために、対象画素に隣接する画素の電圧が変化するとそれに応じて対象画素の印加電圧が変化し、対象画素の明るさが変化する、いわゆるクロストーク現象が発生する。
【０００６】
特に、フレーム毎にプラス電荷とマイナス電荷を交互に印加する場合には、明るさが同じであってもフレームごとの印可電圧の変動は明るさが明るければ明るいほど大きいためにこの現象が発生する。
【０００７】
垂直方向については、このクロストーク現象を緩和するために、ライン駆動は、2ラインを同時に駆動する2ライン駆動を行っている。
【０００８】
上記の例として、下記特許文献１をあげることが出来る。
【特許文献１】特開2008-046613公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
この2ライン駆動によりクロストークは緩和されるが、緩和されるクロストークは、上下方向のクロストークのみで、横方向のクロストークには十分に寄与しない。
【００１０】
そこで、本発明の例示的な目的は、画素間の容量結合による電位変動を緩和し、視覚上問題の無い投光型表示装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の請求項1記載の液晶駆動回路は、横８画素印加時に、最後の８画素目に印加する信号を８画素目の画素に隣接ずる画素にも供給することにより、次のクロックで印加される画素に予め仮の電荷を印加するというものである。
【発明の効果】
【００１２】
これにより次のクロックで該画素に印加されたときの電位変化が低く抑えられるので、前のクロックで印加された８画素目の画素の明るさ変化は低く抑えられる。とくに明るさの変化がわかるのは、隣接画素との輝度が同一のときである。よって、８画素目電荷を次のクロックで印加される隣接画素に予め印加するということは、隣接画素が８画素目の画素の明るさと同じであれば、次のクロックで印加されたときの電位変化は無いので、８画素目の画素の電位変化も発生しないことになる。その結果としてクロストークは発生しない事になる。
【発明を実施するための最良の形態】
【００１３】
次に、本発明の詳細を実施例の記述に従って説明する。
【００１４】
以下に、本発明の実施の形態を添付の図面に基づいて詳細に説明する。
【実施例１】
【００１５】
本発明の実施形態1について以下に説明する。
【００１６】
図1は、液晶素子全体図である。図中、１はビデオ信号V1の入力端子、２はビデオ信号V2の入力端子、３はビデオ信号V3の入力端子、４はビデオ信号V4の入力端子、５は水平方向の駆動を行うためにHSTART信号の入力端子、６は水平方向の駆動を行うためのHCLOCK信号の入力端子である。７は垂直方向の駆動を行うためのVSTART信号、８は垂直方向の駆動を行うためのVCLOCK信号の入力端子、１０はビデオ信号V1、V2、V3、V4を各画素に配分するためのデータ駆動回路である。２０はデータ駆動回路からの信号を各画素に印加するための水平方向の画素選択を行うサンプリング回路、３０は液晶の垂直方向の駆動ラインを選択するゲート駆動回路、４０は表示画素である。Ｄ１、Ｄ２、Ｄ３は表示素子にビデオ信号を印加するデータ信号線、Ｑ１、Ｑ２、Ｑ３は各画素の保持回路のチャージディスチャージを行うゲート素子、である。
【００１７】
図2は、データ駆動回路とサンプリング回路であり、図中、Ｖ１、Ｖ２、Ｖ３、Ｖ４は入力されたビデオ信号、Φ１、Φ２、Φ３、Φ４は４画素毎にドライブするために後述するＳＷ群をＯＮ／ＯＦＦする信号である。Ｄ１、Ｄ２、Ｄ３、Ｄ４は垂直方向に配置された画素にそれぞれ接続されたデータライン、Ｆ１、Ｆ２、Ｆ３、Ｆ４はＦ１に入力されたＨＳＴＡＲＴ信号を、ＨＣＬＫ信号をクロック信号として順次転送して行くフリップフロップ回路である。ＡＮＤ１、ＡＮＤ２、ＡＮＤ３、ＡＮＤ４はフリップフロップ回路ＦｎとＨＣＬＫ信号の演算を行うＡＮＤ回路である。
【００１８】
図3は、垂直ゲート駆動回路であり、図中、３１１は、入力されたＶＳＴＡＲＴ信号をＶＣＬＯＣＫ信号の立上りに同期して出力端子Ｑに出力するフリップフロップ回路、３１２は、フリップフロップ回路３１１から出力されたＱ信号をＨＣＬＯＣＫ信号の立上りに同期して出力端子Ｑに出力するフリップフロップ回路（以下ＦＦ回路とする）。同様に縦列接続されている３１３、３１４、３１５も同様の動作を行う。３３１は３１１、３１２の出力信号のORをとって出力するOR回路、同様に３３２は３１２、３１３の出力Q信号のORを取って出力するOR回路である。３３３はは３１３、３１４の出力Q信号のORを取って出力するOR回路、３３４は３１４、３１5の出力Q信号のORを取って出力するOR回路である。
【００１９】
図4（ａ）にパネルの画素配置の例を示す。実際には、縦横とも数百以上の画素が並んでいるが、動作を説明するために１２ｘ４の液晶を例に示す。また、実際には、８画素、１２画素を一度に駆動しているが、例では４画素を１度に駆動している。
【００２０】
図4（ｂ）にパネルをドライブする信号の配列の例を示す。V1端子から入力される信号で、１番目の画素、5番目の画素、９番目の画素・・・45番目の画素を駆動する。同様にV2端子から入力される信号で、2番目の画素、6番目の画素、10番目の画素・・・46番目の画素を駆動する。V3端子から入力される信号で、3番目の画素、7番目の画素、11番目の画素・・・47番目の画素を駆動する。V4端子から入力される信号で、4番目の画素、8番目の画素、12番目の画素・・・48番目の画素を駆動する。
【００２１】
図5にパネル駆動時のパネルの状態を示す例を示す。パネルの状態は、前のフレームの信号が保持されている状態、他の画素のデータが一次印加されている状態、他の画素のデータが一次保持されている状態、保持するデータが印加されている状態、現在のフレームでデータが印加されて保持されている状態の５つの状態に分類される。
【００２２】
図１０本発明のパネル駆動パターンの例を示す。本発明のパネル駆動方法によるパネルの各画素の状態をパネル駆動に沿って図5で示したパネルの状態で表示したものである。
【００２３】
図6に従来のパネル駆動パターンの例を示す。従来のパネル駆動方法によるパネルの各画素の状態をパネル駆動に沿って図5で示したパネルの状態で表示したものである。
【００２４】
図７は水平方向の駆動を行うHSTART信号とHCLOCK信号から生成されるφ１〜φ３のタイミングチャートである。
【００２５】
図１１は垂直方向の駆動を行うVSTART信号とVCLOCK信号から生成されるQ1〜Q4のタイミングチャートである。
【００２６】
図８は入力端子V1〜V4に入力される信号の例である。
【００２７】
次に動作について説明する。
【００２８】
図1は本発明の駆動方法を用いたアクティブマトリクス型の液晶表示装置の1実施例を示したものである。同図でビデオ信号は、複数のライン（Ｖ１〜Ｖ４）を用いて入力される。
【００２９】
これは、複数ラインで供給することにより信号の周波数帯域を低く抑え、信号歪やタイミングエラーによる影響を抑えるここと、パネルの各画素の充電時間を確保するためである。
【００３０】
入力されたV1〜V4信号は、データ駆動回路によりサンプリング回路に分配入力される。
【００３１】
サンプリング回路は、データ駆動回路から入力された信号をHSTART信号とHCLOCK信号から生成される信号（φ１〜φ３）により表示パネルのデータ線（D1、D2〜D12）に送られる。図７にタイムチャートを示す。
【００３２】
一方VSTART信号とVCLOCK信号から生成される信号（G1〜G4）により表示パネル画素群のトランジスタQ1〜Q48が制御され、D1〜D12に供給された信号が、画素に供給される。生成される信号のタイムチャートを図１１に示す。
【００３３】
信号の供給手順は、まずV1〜V4には、表示パネルに表示する画像信号の左上の信号から右側の信号が順に供給される。供給順序を図4（ｂ）に示す。供給された信号は、HSTART信号がHIGHの状態で、HCLOCK信号が入力されるとφ１信号がHIGHとなりSW群1がONとなり、次のHCLOCK信号が入力されるとLOWとなりSW群1がOFFとなる。φ１がLOWとなると同時にφ２がHIGHになりSW群２がONとなり、次のHCLOCK信号で、φ2がLOWとなりSW群２がOFFになる。これと同時にφ３がHIGHとなり次のHCLOCK信号が入力されるとφ３がLOWとなり１ライン分のパネルドライブが完了する。
【００３４】
水平方向のパネルドライブは、HSTART信号が入力されるたびにこの動作を繰り返す。
【００３５】
一方垂直方向のドライブは、VSTART信号とVCLOCK信号とで生成される。生成回路を図３に示す。初期状態として、311〜315のDFFの出力状態は全てLOWとする。これにより、Q１出力がHIGHとなり、Q1がGateに供給されているトランジスタ群が全てON状態となる。
【００３６】
次に、VCLOCK信号が入ると、DFF311の入力はLOWとなっているので、DFF311の出力信号は、LOWとなる。しかし、DFF312にVCLOCK信号が入力されたときはDFF311の出力信号は、まだHIGHのままなのでDFF311の出力信号Qが入力されているDFF312の出力がHIGHとなる。この結果、OR回路331と332の出力信号Q1、Q2がHIGHとなる。
【００３７】
VCLOCKが入力されるたびに繰り返され、Q2、Q3がON、次にQ3がONとなる。以上の動作をVSTART信号が入力されるたびに繰り返す。
【００３８】
また、VCLOCK信号は、水平方向の駆動１ライン分が終了するごとに、入力される。またこのときVCLOCKの周期が長くなっても水平方向のドライブは空送りとなり、実際にはパネル駆動をしないので、パネル画素数と１VCLOCKの期間に水平方向のHCLOCK数に決まりは無く、HCLOCK数が多くなっても問題は無い。
【００３９】
ここで、本発明の特徴であるデータ駆動回路について説明する。
【００４０】
データ駆動回路の構成を図2に示す。まず上記で説明したようにG1ラインがHIGHとなりこの線にGate端子が接続されているトランジスタのドレインとソースが導通状態となる。
【００４１】
この状態で、φ１がONとなるとデータ線D1にはV1信号が入力されQ1を通って画素1に印加される。データ線D2にはV2信号が入力されQ2を通って画素2に印加される。
【００４２】
データ線D3にはV3信号が入力されQ3を通って画素3に印加される。データ線D4とD5にV4信号が入力されQ4、Q5を通って画素4と画素5に印加される。
【００４３】
次にφ2がONになるとデータ線D5にはV1信号が入力されQ5を通って画素5に印加される。データ線D6にはV2信号が入力されQ6を通って画素6に印加される。データ線D7にはV3信号が入力されQ7を通って画素7に印加される。データ線D8とD9にV4信号が入力されQ8とQ9を通って画素8と画素9に印加される。
【００４４】
次にφ3がONになるとデータ線D9にはV1信号が入力されQ9を通って画素9に印加される。データ線D10にはV2信号が入力されQ10を通って画素10に印加される。データ線D11にはV3信号が入力されQ11を通って画素11に印加される。データ線D12にV4信号が入力されQ11とQ12を通って画素11と画素12に印加される。この駆動が終了すると垂直ゲート回路からG1とG2のラインがHIGHとなり２つのラインにGateが接続されているトランジスタがON状態となる。この状態で、φ１がONとなるとデータ線D1にはV1信号が入力されQ1を通って画素1に、Q13を通って画素13に印加される。データ線D2にはV2信号が入力されQ2を通って画素2に、Q14を通って画素14に印加される。
【００４５】
データ線D3にはV3信号が入力されQ3を通って画素3に、Q15を通って画素15に印加される。データ線D4とD5にV4信号が入力されQ4、Q5を通って画素4と画素5に、Q16、Q17を通って画素16と画素17に印加される。
【００４６】
次にφ2がONになるとデータ線D5にはV1信号が入力されQ5を通って画素5に、Q17を通って画素17に印加される。データ線D6にはV2信号が入力されQ6を通って画素6に、Q18を通って画素18に印加される。データ線D7にはV3信号が入力されQ7を通って画素7に、Q19を通って画素19に印加される。データ線D8とD9にV4信号が入力されQ8とQ9を通って画素8と画素9に、Q20、Q21を通って画素20と画素21に印加される。
【００４７】
次にφ3がONになるとデータ線D9にはV1信号が入力されQ9を通って画素9に、Q21を通って画素21に印加される。データ線D10にはV2信号が入力されQ10を通って画素10に、Q22を通って画素22に印加される。データ線D11にはV3信号が入力されQ11を通って画素11に、Q23を通って画素23に印加される。データ線D12にV4信号が入力されQ12を通って画素12に、Q24を通って画素24に印加される。この駆動が終了すると垂直ゲート回路からG2とG3のラインがHIGHとなり２つのラインにGateが接続されているトランジスタがON状態となる。この状態で、φ１がONとなるとデータ線D1にはV1信号が入力されQ13を通って画素13に、Q25を通って画素25に印加される。データ線D2にはV2信号が入力されQ14を通って画素14に、Q26を通って画素26に印加される。データ線D3にはV3信号が入力されQ15を通って画素15に、Q27を通って画素27に印加される。データ線D4とD5にV4信号が入力されQ16、Q17を通って画素16と画素17に、Q28、Q29を通って画素28と画素29に印加される。
【００４８】
次にφ2がONになるとデータ線D5にはV1信号が入力されQ17を通って画素17に、Q29を通って画素29に印加される。データ線D6にはV2信号が入力されQ18を通って画素18に、Q30を通って画素30に印加される。データ線D7にはV3信号が入力されQ19を通って画素19に、Q31を通って画素31に印加される。データ線D8とD9にV4信号が入力されQ20とQ21を通って画素20と画素21に、Q32、Q33を通って画素32と画素33に印加される。
【００４９】
次にφ3がONになるとデータ線D9にはV1信号が入力されQ21を通って画素21に、Q33を通って画素33に印加される。データ線D10にはV2信号が入力されQ22を通って画素22に、Q34を通って画素34に印加される。データ線D11にはV3信号が入力されQ23を通って画素23に、Q35を通って画素35に印加される。データ線D12にV4信号が入力されQ24を通って画素24に、Q36を通って画素36に印加される。この駆動が終了すると垂直ゲート回路からG3とG4のラインがHIGHとなり２つのラインにGateが接続されているトランジスタがON状態となる。この状態で、φ１がONとなるとデータ線D1にはV1信号が入力されQ25を通って画素25に、Q37を通って画素37に印加される。データ線D2にはV2信号が入力されQ26を通って画素26に、Q38を通って画素38に印加される。
【００５０】
データ線D3にはV3信号が入力されQ27を通って画素27に、Q39を通って画素39に印加される。データ線D4とD5にV4信号が入力されQ28、Q29を通って画素28と画素29に、Q40、Q41を通って画素40と画素41に印加される。次にφ2がONになるとデータ線D5にはV1信号が入力されQ29を通って画素29に、Q41を通って画素41に印加される。データ線D6にはV2信号が入力されQ30を通って画素30に、Q42を通って画素42に印加される。データ線D7にはV3信号が入力されQ31を通って画素31に、Q43を通って画素43に印加される。データ線D8とD9にV4信号が入力されQ32とQ33を通って画素32と画素33に、Q44、Q45を通って画素44と画素45に印加される。次にφ3がONになるとデータ線D9にはV1信号が入力されQ33を通って画素33に、Q45を通って画素45に印加される。データ線D10にはV2信号が入力されQ34を通って画素34に、Q46を通って画素46に印加される。データ線D11にはV3信号が入力されQ35を通って画素35に、Q47を通って画素47に印加される。データ線D12にV4信号が入力されQ36を通って画素36に、Q48を通って画素48に印加される。この駆動が終了すると垂直ゲート回路からG4のラインがHIGHとなりこのラインにGateが接続されているトランジスタがON状態となる。この状態で、φ１がONとなるとデータ線D1にはV1信号が入力さQ37を通って画素37に印加される。データ線D2にはV2信号が入力されQ38を通って画素38に印加される。データ線D3にはV3信号が入力されQ39を通って画素39に印加される。
【００５１】
データ線D4とD5にV4信号が入力されQ40、Q41を通って画素40と画素41に印加される。
【００５２】
次にφ2がONになるとデータ線D5にはV1信号が入力されQ41を通って画素41に印加される。データ線D6にはV2信号が入力されQ42を通って画素42に印加される。データ線D7にはV3信号が入力されQ43を通って画素43に印加される。データ線D8とD9にV4信号が入力されQ44、Q45を通って画素44と画素45に印加される。次にφ3がONになるとデータ線D9にはV1信号が入力されQ45を通って画素45に印加される。データ線D10にはV2信号が入力されQ46を通って画素46に印加される。データ線D11にはV3信号が入力されQ47を通って画素47に印加される。データ線D12にV4信号が入力されQ48を通って画素48に印加される。以上のようにパネル素子に１フレーム分の画像データの印加を行う。以上の駆動によるパネル駆動の様子を図１０に示す。
【００５３】
従来例の駆動回路では、上記説明したG1がONのときには、φ１、φ２のときのV4信号の供給先が、それぞれ画素４のみ、画素８のみの供給となる。同様にG1、G2がONのときには、φ１、φ２のときのV4信号の供給先が、それぞれ画素４と画素16、画素８と画素20の供給となる。さらにG2、G3がONのときには、φ１、φ２のときのV4信号の供給先が、それぞれ画素16と画素28のみ、画素20と画素32のみの供給となる。G3とG4がONのときには、φ１、φ２のときのV4信号の供給先が、それぞれ画素28と画素40、画素32と画素44のみの供給となる。以上の駆動によるパネル駆動の様子を図6に示す。
【００５４】
ここで、たとえば、画素16の電圧がどのように変化するかを観測する。画素16の隣接画素は、画素３、４、５、１５、１７、２７、２８、２９である。前フレームの電圧を保持している状態から図１０-Aでφ１によりSW群１とトランジスタ4がONとなることにより画素4の電荷が印加される。図１０-Dでφ１によりSW群１とトランジスタ４がONになることにより画素16の電荷が印加される。以上の印加作業で、画素16の電荷が決定される。
【００５５】
画素１６の電荷が変化して問題になるのは、画素16よりも前に印加される画素3、4、5、15ではなく上記の動作で画素16の電荷が決定してから印加される画素17、27、28、29が印加されるときとなる。これは、画素3、4、5、15が印加された直後又は比較的短い時間のうちに画素１６に印加されるので、画素3、4、5、15に印加する事により画素16の電位が変動しても視覚的に気にならない。
【００５６】
それに対し、画素１６の印加が終了してから印加される画素17、27、28、29の変動による変化は、次のフレームで、画素１６に印加されるまでその状態が保持されるので、視覚的に目立つためである。よって、画素16の電荷が決定されたときの状態を確認し、それ以降の隣接画素の状態を観測する。図１０-Dでは、画素16が決定された時点で、隣接画素の画素3、4、5はすでに電荷が決定され保持されている状態である。画素15は画素16と一緒に印加されそれ以降はそのまま保持された状態となる。画素１７は画素１６と同じ信号が印加され次のクロックで、画素１７に保持される信号が印加されそれ以降保持される。画素電位の変化が目立つのは既に述べたように均一画像のときである。よって、均一画像の知己について考察すれば、画素１６の電位と画素１７の電位は非常に近い値となるので、画素１７に印加する信号が、画素１６の電位からが素１７の電位に変わっても電位変化はほとんど無いので、これによる画素１６の電位変動はほとんど発生しない。画素２７については、画素１６が印加されているときに画素１５の信号が印加されており、画素１７と同様に均一画像であれば、画素１５の電位と画素２７の電位はほぼ等しいので、図１０−Gで画素27が印加されたときには、画素２７の電位の変化はほとんど無い。それゆえ、これによる画素１６の電位変動はほとんど発生しない。画素28についても図１０−Dの時点で、画素１６と同じ信号が印加されており、図１０−Gで画素２8の信号を印加されたときには、画素２8の電位の変化はほとんど無いので、 これによる画素１６の電位変動はほとんど発生しない。画素２９については、図１０−Dの時点で、画素１６と同じ信号が印加されており、図１０−Eで画素１７の信号が印加され図１０−Gで画素２8の信号を印加され図１０−Hで画素２９の信号が印加される。この過程では画面が均一画像であるので、電荷の変化はほとんど無くこれによる画素１６の電位変動はほとんど発生しない。
【００５７】
これに対して従来例の問題点についてのみ説明すると、画素16に対して画素２９からの影響に注目する。図6-Dで画素16の電位が決定した時点で、画素２９の電位は、前フレームの画素２９の電位である。
【００５８】
次の図６−E画素１７の信号が印加されるので、画素２９の電荷が変動する。図8に示したように入力される信号は、フレームごとに反転するので、明るさが同じであっても印加される電圧は大きく異なり、明るい信号ほどその変動は大きくなる。次の図6-Hで画素２９の信号が印加されるが、均一画像であるので、画素１７の電位と画素２９の電位はほぼ等しいので、このときの画素２７の電位変動はほとんど無い。以上の画素２９の電位変動特に図6-Dから図6-Eに変化したときの画素２９の電位変動により画素１６の電位が変化し、明るい方向に変化する。
【００５９】
図9にバッファを用いて電荷を供給する方式を示す。これは、V1、V2、V3、V4それぞれの負荷バランスが崩れると微妙な電圧差が生じる事がある。この場合には、追加したSW側にバッファを設ける事により改善する事ができる。これによる弊害は、バッファで供給する側の電圧が多少変動する事であるが、次のクロックタイミングで、正しい電圧が印加されるので、問題なく動作する事ができる。
【００６０】
以上、本発明の好ましい実施例について説明したが、本発明はこれらの実施例に限定されないことはいうまでもなく、その要旨の範囲内で種々の変形及び変更が可能である。
【図面の簡単な説明】
【００６１】
【図１】パネルドライブ回路の構成
【図２】パネルドライブ回路の水平方向ドライブ回路の構成
【図３】パネルドライブ回路の垂直方向のドライブ回路の構成
【図４】パネルドライブ信号の構成
【図５】本発明のパネルドライブパターン
【図６】従来のパネルドライブのパターン
【図７】H方向パネルドライブ信号
【図８】Vn信号入力端子に入力される信号波形
【図９】隣接素子をドライブする信号ラインにバッファを設けた構成
【図１０】本発明のパネル駆動パターンの例
【図１１】V方向ドライブ信号のタイミングチャート
【符号の説明】
【００６２】
１  V1の入力端子
２  V2の入力端子
３  V3の入力端子
４  V4の入力端子
５  HSTART信号の入力端子
６  HCLOCK信号の入力端子
７  VSTART信号の入力端子
８  VCLOCK信号の入力端子
１０  データ駆動回路
２０  サンプリング回路
３０  ゲート駆動回路
４０  表示画素
Ｄ１、Ｄ２、Ｄ３  データ信号線
Ｑ１、Ｑ２、Ｑ３  ゲート素子
Φ１、Φ２、Φ３、Φ４  ＳＷ群をＯＮ／ＯＦＦする信号
Ｆ１、Ｆ２、Ｆ３、Ｆ４  フリップフロップ回路
ＡＮＤ１、ＡＮＤ２、ＡＮＤ３、ＡＮＤ４  ＡＮＤ回路
【図１】
2009300958.tif 000003
【図２】
2009300958.tif 000004
【図３】
2009300958.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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