(57)【要約】本発明は、高出力、高耐圧、高速、高周波化などを達成し得るＧａＮ系ヘテロ接合トランジスタを提供することを目的とする。上記課題は、ＧａＮからなるチャネル層（４）とＡｌＧａＮからなる障壁層（６）と含むヘテロ構造を有する電界効果トランジスタであって、トランジスタ素子表面に絶縁膜（１０）を有する電界効果トランジスタなどにより解決される。【特許請求の範囲】
【請求項１】
チャネル層と障壁層を含むヘテロ構造を有するＧａＮ系電界効果トランジスタであって、トランジスタ素子表面に絶縁膜を有する電界効果トランジスタ。
【請求項２】
前記絶縁膜が、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、又はＡｌＮのいずれかにより構成される絶縁膜である請求の範囲１に記載の電界効果トランジスタ。
【請求項３】
前記絶縁膜が、ホットワイアＣＶＤ法により形成されたＳｉＮにより構成される絶縁膜である請求の範囲１に記載の電界効果トランジスタ。
【請求項４】
電界効果トランジスタの特定の位置から２０ｍｍの範囲における電子移動度の変化が１０％以下である請求の範囲１に記載の電界効果トランジスタ。
【請求項５】
電界効果トランジスタの特定の位置から２０ｍｍの範囲における二次電子濃度の変化が１０％以下である請求の範囲１に記載の電界効果トランジスタ。
【請求項６】
前記絶縁膜の厚さが、１ｎｍ〜１μｍである請求の範囲１に記載の電界効果トランジスタ。
【請求項７】
前記絶縁膜が、ホットワイアＣＶＤ法により形成されたＳｉＮにより構成され、前記絶縁膜の厚さが、１ｎｍ〜１００ｎｍである請求の範囲１に記載の電界効果トランジスタ。
【請求項８】
チャネル層がＧａＮからなり、障壁層がＡｌＧａＮからなる請求の範囲１に記載の電界効果トランジスタ。
【請求項９】
前記障壁層の厚さが、１〜３０ｎｍである請求の範囲１に記載の電界効果トランジスタ。
【請求項１０】
前記障壁層の厚さが、３〜２０ｎｍである請求の範囲１に記載の電界効果トランジスタ。
【請求項１１】
前記障壁層の厚さが、５〜１５ｎｍである請求の範囲１に記載の電界効果トランジスタ。
【請求項１２】
前記チャネル層の厚さが、１００ｎｍ〜１０μｍである請求の範囲１に記載の電界効果トランジスタ。
【請求項１３】
基板上に、バッファ層、ＧａＮからなるチャネル層、ＡｌＧａＮからなる障壁層をこの順に形成した電界効果トランジスタであって、前記障壁層の厚さが、１〜３０ｎｍであり、トランジスタ素子表面に絶縁膜を有するヘテロ接合電界効果トランジスタ。
【請求項１４】
前記絶縁膜が、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、又はＡｌＮのいずれかにより構成される絶縁膜である請求の範囲１３に記載の電界効果トランジスタ。
【請求項１５】
前記絶縁膜が、ホットワイアＣＶＤ法により形成されたＳｉＮにより構成される絶縁膜である請求の範囲１３に記載の電界効果トランジスタ。
【請求項１６】
電界効果トランジスタの特定の位置から２０ｍｍの範囲における電子移動度の変化が１０％以下である請求の範囲１３に記載の電界効果トランジスタ。
【請求項１７】
電界効果トランジスタの特定の位置から２０ｍｍの範囲における二次電子濃度の変化が１０％以下である請求の範囲１３に記載の電界効果トランジスタ。
【請求項１８】
前記絶縁膜の厚さが、１ｎｍ〜１μｍである請求の範囲１３に記載の電界効果トランジスタ。
【請求項１９】
前記絶縁膜が、ホットワイアＣＶＤ法により形成されたＳｉＮにより構成され、前記絶縁膜の厚さが、１ｎｍ〜１００ｎｍである請求の範囲１３に記載の電界効果トランジスタ。
【請求項２０】
前記チャネル層と障壁層との間にはスペーサー層が設けられる請求の範囲１３に記載の電界効果トランジスタ。
【請求項２１】
基板上に、バッファ層、ＧａＮからなるチャネル層、ＡｌＧａＮからなる障壁層をこの順に形成する工程と、
ソース電極、ゲート電極、及びドレイン電極を形成する工程と、
前記障壁層の表面に絶縁膜を形成する工程と、
を含むヘテロ構造を有する電界効果トランジスタの製造方法。
【請求項２２】
前記障壁層の表面に絶縁膜を形成する工程が、
ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、又はＡｌＮのいずれかを原料とし、ホットワイアＣＶＤ法により絶縁膜を形成する請求の範囲２１に記載のヘテロ構造を有する電界効果トランジスタの製造方法。
【請求項２３】
前記絶縁膜の厚さが、１ｎｍ〜１μｍである請求の範囲２１に記載のヘテロ構造を有する電界効果トランジスタの製造方法。
【請求項２４】
前記ＡｌＧａＮからなる障壁層の膜厚が３ｎｍ〜２０ｎｍである請求の範囲２１に記載のヘテロ構造を有する電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】  本発明は、高出力、高耐圧で高速、高周波特性に優れたヘテロ構造を有する電界効果トランジスタに関する。
【背景技術】  ヘテロ接合電界効果トランジスタ（ＦＥＴ）は、格子定数などの物性の異なる２つの材料からなる界面（ヘテロ界面）を有し、ヘテロ界面に形成される二次元電子ガスをチャネルとするトランジスタである。そして、ヘテロ接合ＦＥＴの１つとして、ＧａＮ系ＦＥＴが知られている。ＧａＮ系ＦＥＴとして、ＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴが知られている（例えば、下記特許文献１（特開２００３−２５８００５号公報）、特許文献２（特開２００３−２４３４２４号公報）参照）。このＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴは、分極電界効果によって高い二次元電子濃度を得ることができる。図８に、一般的なヘテロ接合ＦＥＴの概念図を示す。図８に示されるとおり、ヘテロ接合ＦＥＴは、基板２と、基板上に設けられたバッファ層３と、バッファ層上に設けられたチャネル層４と、チャネル層上に設けられたスペーサー層５と、スペーサー層上に設けられた障壁層６とを含む。そして、一般的に、ソース電極７、ゲート電極８、ドレイン電極９が設けられている。
トランジスタのゲートの効きを良くし、相互コンダクタンス（ｇｍ）を高めるには、ＡｌＧａＮ障壁層の膜厚を薄くすることが望まれる。しかしながら、ＡｌＧａＮ層の膜厚を薄くすると、ＡｌＧａＮ／ＧａＮヘテロ界面におけるＡｌＧａＮ表面準位の電界の影響が大きくなる。これにより、ヘテロ界面における分極効果が小さくなり、二次元電子濃度が下がり、チャネルの抵抗が高くなるという問題がある。
よって、ＡｌＧａＮ／ＧａＮヘテロ接合トランジスタの性能を向上させ、高速化及び高周波化に対応するために、ＡｌＧａＮ層の膜厚を薄くすると同時に、ＡｌＧａＮ表面準位の電界の影響を小さくし、ＡｌＧａＮ／ＧａＮヘテロ界面における分極効果を増大させ、二次元電子濃度を高めることが有効である。このような観点から、ゲート電極部分直下のキャップ層および障壁層を掘り下げゲート電極をチャネル層により近づけたリセス型のＦＥＴが知られている（例えば、下記非特許文献１（佐野芳明，海部勝晶，見田充郎，及び江川孝志「高い相互コンダクタンスを有するリセスゲート窒化物半導体ＦＥＴ」応用物理第７３巻第３号３５８頁〜３６２頁２００４年），及び特許文献３（特開２００４−１８６６７９号公報）参照）。非特許文献１の図１や特許文献３の図３に示されるように、リセス型ＦＥＴでは障壁層およびキャップ層のうちゲート電極下の部分が深く掘り下げられている。
このようなリセス型のＦＥＴを用いれば、電流や電力の出力をほとんど下げることなくゲートの効きをよくすることができるとされ、このリセスゲート構造は、ＢＣｌ３ガスなどを用いた反応性イオンエッチングなどにより形成するとされている。しかしながら、リセス型のＦＥＴを製造するためには、ガスイオンエッチングが必要とされるので工程が複雑になる。また、プラズマにより活性化したガス種をエッチングに用いるためエッチングした半導体表面にダメージを与えてしまう。また、反応性イオンエッチングはそれほど精度が高くないので、実際に適切なリセス構造のＦＥＴを再現性良く得ることは難しい。
【図面の簡単な説明】  図１は、本発明の第１の具現例に係るヘテロ接合ＦＥＴを表す概略図である。
図２は、ＳｉＮ  ３０ｎｍ堆積したときの、ＡｌＧａＮ障壁層の膜厚とチャネルの電子移動度、チャネルの二次元電子ガス濃度およびチャネルシート抵抗の関係を示すグラフである。
図３は、ＳｉＮ  ２ｎｍ堆積したときの、ＡｌＧａＮ障壁層の膜厚とチャネルの電子移動度、チャネルの二次元電子ガス濃度およびチャネルシート抵抗の関係を示すグラフである。
図４は、ＡｌＧａＮ障壁層の膜厚８ｎｍの試料における、ＳｉＮの膜厚と室温におけるチャネルの電子移動度、二次元電子ガス濃度、シート抵抗の関係を示すグラフである。
図５は、ＡｌＧａＮ障壁層の膜厚６ｎｍの試料における、ＳｉＮを堆積しないものとＳｉＮを２ｎｍ堆積したものの、ウェハー上の異なる場所での室温におけるチャネルの電子移動度、二次元電子ガス濃度、シート抵抗の関係を示すグラフである。
図６は、ＲＦ−ＭＢＥ法に用いられるＲＦ−ＭＢＥ装置の概略構成を示す図である。
図７は、本発明の第２の具現例に係るＭＩＳ構造ヘテロ接合ＦＥＴを表す概略図である。
図８は、絶縁膜のないＦＥＴを表す概念図であり、本発明の特徴を説明するためのものである。
【発明の開示】
本発明は、高出力、高耐圧、高速、及び高周波化などを達成し得るＧａＮ系ヘテロ接合トランジスタを提供することを目的とする。
本発明は、リセス構造をとらない均一な膜厚を有する障壁層を用いたヘテロ接合ＦＥＴを提供することを別の目的とする。
本発明は、二次元電子濃度が高く、しかも相互コンダクタンス特性に優れ、大きな出力を得られるヘテロ接合ＦＥＴを提供することを別の目的とする。
本発明は、ゲート電極微細化による高速、高周波化が可能なヘテロ接合ＦＥＴを提供することを別の目的とする。
本発明は、基本的には、ＧａＮ系ヘテロ接合ＦＥＴにおいて、素子の表面に絶縁膜を堆積することにより、高い二次元電子密度や高い相互コンダクタンスが得られるヘテロ接合ＦＥＴ、及びその製造方法に関する。
上記課題の少なくともひとつは、チャネル層と障壁層を含むヘテロ構造を有するＧａＮ系電界効果トランジスタであって、トランジスタ素子表面に絶縁膜を有する本発明の第一の側面に係る電界効果トランジスタにより解決される。絶縁膜を素子表面に有するので、障壁層の表面準位を減らすことができ、ヘテロ界面における分極効果に対する表面準位の電界効果を減らすことができる。その結果として、二次元電子濃度が高くなり、高い出力を得ることができる。なお、“ＧａＮ系ＦＥＴ”とは、ＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴなどチャネル層の組成がＧａＮ（又はＩｎＧａＮ）であるＦＥＴを意味する。
電界効果トランジスタの好ましい態様は、前記絶縁膜が、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、又はＡｌＮのいずれかにより構成される絶縁膜である。請求の範囲１に記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、前記絶縁膜が、ホットワイアＣＶＤ法により形成されたＳｉＮにより構成される絶縁膜である。請求の範囲１に記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、電界効果トランジスタの特定の位置から２０ｍｍの範囲における電子移動度の変化が１０％以下である。請求の範囲１に記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、電界効果トランジスタの特定の位置から２０ｍｍの範囲における二次電子濃度の変化が１０％以下である。請求の範囲１に記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、  前記絶縁膜の厚さが、１ｎｍ〜１μｍである。上記いずれかに記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、前記絶縁膜が、ホットワイアＣＶＤ法により形成されたＳｉＮにより構成され、前記絶縁膜の厚さが、１ｎｍ〜１００ｎｍである。上記いずれかに記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、チャネル層がＧａＮからなり、障壁層がＡｌＧａＮからなる上記いずれかに記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、前記障壁層の厚さが、１〜３０ｎｍである。上記いずれかに記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、前記障壁層の厚さが、３〜２０ｎｍである。上記いずれかに記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、前記障壁層の厚さが、５〜１５ｎｍである。上記いずれかに記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、前記チャネル層の厚さが、１００ｎｍ〜１０μｍである。上記いずれかに記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、基板上に、バッファ層、ＧａＮからなるチャネル層、ＡｌＧａＮからなる障壁層をこの順に形成した電界効果トランジスタであって、前記障壁層の厚さが、１〜３０ｎｍであり、トランジスタ素子表面に絶縁膜を有するヘテロ接合電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、前記絶縁膜が、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、又はＡｌＮのいずれかにより構成される絶縁膜である。上記いずれかに記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、前記絶縁膜が、ホットワイアＣＶＤ法により形成されたＳｉＮにより構成される絶縁膜である。上記いずれかに記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、電界効果トランジスタの特定の位置から２０ｍｍの範囲における電子移動度の変化が１０％以下である。上記いずれかに記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、電界効果トランジスタの特定の位置から２０ｍｍの範囲における二次電子濃度の変化が１０％以下である。上記いずれかに記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、前記絶縁膜の厚さが、１ｎｍ〜１μｍである。上記いずれかに記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、前記絶縁膜が、ホットワイアＣＶＤ法により形成されたＳｉＮにより構成され、前記絶縁膜の厚さが、１ｎｍ〜１００ｎｍである。上記いずれかに記載の電界効果トランジスタである。
電界効果トランジスタの好ましい態様は、前記チャネル層と障壁層との間にはスペーサー層が設けられる上記いずれかに記載の電界効果トランジスタである。
本発明の第二の側面は、基板上に、バッファ層、ＧａＮからなるチャネル層、ＡｌＧａＮからなる障壁層をこの順に形成する工程と、ソース電極、ゲート電極、及びドレイン電極を形成する工程と、前記障壁層の表面に絶縁膜を形成する工程と、を含むヘテロ構造を有する電界効果トランジスタの製造方法に関する。
電界効果トランジスタの製造方法の好ましい態様は、前記障壁層の表面に絶縁膜を形成する工程が、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、又はＡｌＮのいずれかを原料とし、ホットワイアＣＶＤ法により絶縁膜を形成する請求の範囲２１に記載のヘテロ構造を有する電界効果トランジスタの製造方法である。
電界効果トランジスタの製造方法の好ましい態様は、前記絶縁膜の厚さが、１ｎｍ〜１μｍである請求の範囲２１に記載のヘテロ構造を有する電界効果トランジスタの製造方法である。
電界効果トランジスタの製造方法の好ましい態様は、前記ＡｌＧａＮからなる障壁層の膜厚が３ｎｍ〜２０ｎｍである請求の範囲２１に記載のヘテロ構造を有する電界効果トランジスタの製造方法である。
本発明のＧａＮ系ヘテロ接合ＦＥＴは、後述の実施例により実証されたとおり、ＡｌＧａＮなどの障壁層表面に絶縁膜を堆積することにより、障壁層の表面準位を減らすことができる。これにより、ヘテロ界面における分極効果に対する表面準位の電界効果を減らすことができ、結果として二次元電子濃度が高くなり、高い出力を得ることができる。特に、本発明のＧａＮ系ヘテロ接合ＦＥＴは、ホットワイアＣＶＤ法により形成されたＳｉＮ絶縁膜を有する構造のものが好ましく、さらには特定組成のスペーサー層を組合わせて用いたものが好ましい。なお、実施例において示されるとおり、本発明のヘテロ接合ＦＥＴは、障壁層の厚さを１２ｎｍ以下（特に１０ｎｍ以下）と薄くした場合により顕著に効果が得られ、最大電流および最大出力電力を下げることなく、大きな相互コンダクタンスを得ることができる。
すなわち、本発明によれば、高出力、高耐圧、高速、及び高周波化などを達成し得るヘテロ接合トランジスタを提供することができる。
本発明によれば、リセス構造をとらない均一な膜厚を有する障壁層を用いたヘテロ接合ＦＥＴを提供することができる。
本発明によれば、二次元電子濃度が高く、しかも相互コンダクタンス特性に優れ、大きな出力を得られるヘテロ接合ＦＥＴを提供することができる。
本発明によれば、ゲート電極微細化による高速、高周波化が可能なヘテロ接合ＦＥＴを提供することができる。
【発明を実施するための最良の形態】  （１．ヘテロ接合ＦＥＴ）
以下、図面に従って、本発明の具現例について説明する。先に説明したとおり、本発明のヘテロ接合ＦＥＴは、基本的には、チャネル層と障壁層を含むヘテロ構造を有するＧａＮ系電界効果トランジスタであって、トランジスタ素子表面に絶縁膜を有する電界効果トランジスタに関し、ＡｌＧａＮ障壁層表面に絶縁膜を堆積することにより、表面準位の数を減らし、ヘテロ界面における分極効果を増大し、二次元電子濃度が高くなり、高い出力を得ることができるというものである。また、本発明のヘテロ接合ＦＥＴは、障壁層の厚さが従来の障壁層に比べ薄い場合に、より高い効果を得ることができ、出力電流及び電力を減らすことなく、優れた相互コンダクタンスを得ることができる。
（１．１．ヘテロ接合ＦＥＴの概要）
図１は、本発明の第１の具現例に係るヘテロ接合ＦＥＴを表す概略図である。図１に示されるように、本発明の第１の具現例に係るヘテロ接合ＦＥＴは、基板２と、基板上に設けられたバッファ層３と、バッファ層上に設けられたチャネル層４と、チャネル層上に設けられたスペーサー層５と、スペーサー層上に設けられた障壁層６とを含む。図１に示されるように、この具現例は、ソース電極７、ゲート電極８、ドレイン電極９が設けられている。また、素子表面に絶縁膜１０を堆積することにより、素子表面を安定化している。なお、ヘテロ界面は、チャネル層とスペーサー層との間で形成される。なお、後述の図７に示されるようないわゆるＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のＦＥＴであってもよい。
（１．２．基板）
基板として、ＧａＮ系ヘテロ接合ＦＥＴに用いられる公知の基板を採用できる。基板の材質として、サファイア、ＳｉＣ、ＧａＮ、又はＡｌＮがあげられ、これらの中で好ましくはサファイアである。
（１．３．バッファ層）
バッファ層は、緩衝層とも呼ばれる層である。サファイア基板とＧａＮは、格子定数の差が約１６．３％と大きい。このため、サファイア基板に直接ＧａＮ層（チャネル層）を成長させるとＧａＮ層に非常に高密度な格子欠陥が発生し、高品質な結晶を得られない。このような事態を避けるため、基板とＧａＮ層との間にバッファ層が設けられる。バッファ層の組成は、ＡｌＮのほかＧａＮ系ヘテロＦＥＴに用いられる公知のバッファ層の組成を採用できる。バッファ層の膜厚は、特に限定されないが、１０ｎｍ〜１０００ｎｍがあげられ、好ましくは１００ｎｍ〜５００ｎｍであり、より好ましくは２００ｎｍ〜４００ｎｍであり、更に好ましくは２５０ｎｍ〜３５０ｎｍである。
（１．４．チャネル層）
チャネル層は、ヘテロ界面を形成する層である。チャネル層の組成は、ＧａＮ又はＩｎＧａＮがあげられ、好ましくはＧａＮである。チャネル層の膜厚として、１００ｎｍ〜１０μｍがあげられ、好ましくは５００ｎｍ〜３μｍであり、より好ましくは１μｍ〜２μｍである。窒化ガリウム（ＧａＮ）をチャネル層としたトランジスタは、ＧａＮのバンドギャップが約３．４ｅＶと大きいために高い出力を得ることができる。また、このトランジスタは、高電圧動作が可能である。ＩｎＧａＮの組成をＩｎＸＧａ１−ＸＮとすると、Ｘは０．０００１〜０．２があげられ、好ましくは０．００１〜０．０５である。
（１．５．スペーサー層）
スペーサー層は、チャネル層と障壁層との間に設けられる任意の薄層である。ヘテロ界面は、チャネル層とスペーサー層との界面である。図１に記載される本発明の第１の具現例に係るヘテロ接合ＦＥＴは、スペーサー層を有している。しかし、本発明のヘテロ接合ＦＥＴは、スペーサー層がなくても構わない。この場合、チャネル層と障壁層との界面がヘテロ界面となる。スペーサー層の組成として、ＡｌＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮ、又はＧａＮがあげられ、好ましくはＡｌＮ、又はＡｌＧａＮであり、より好ましくはＡｌＮである。スペーサー層の膜厚は、０．１ｎｍ〜５ｎｍがあげられ、好ましくは０．５ｎｍ〜３ｎｍであり、より好ましくは１ｎｍ〜２ｎｍである。なお、ＡｌＧａＮ組成をＡｌＸＧａ１−ＸＮとすると、Ｘは、０．０００１〜０．９９９９であり、好ましいＸは、０．１〜０．６である。ＩｎＡｌＧａＮ組成をＩｎＸＡｌＹＧａ１−Ｘ−ＹＮとするとＸは、０．０００１〜０．２があげられ、好ましいＸは、０．００１〜０．０５であり、Ｙは、０．１〜０．９があげられ、好ましいＹは、０．２〜０．６である。なお、特に絶縁膜をホットワイアＣＶＤ法により形成する場合、Ｙとして０．３以上、０．４以上、又は０．４５以上であっても好ましいスペーサー層を形成できる。
（１．６．障壁層）
障壁層は、チャネル層に比べバンドギャップの大きな層であれば特に限定されない。本発明のヘテロ接合ＦＥＴにおいて、障壁層はＡｌＧａＮ又はＩｎＡｌＧａＮがあげられるが、特に好ましくはＡｌＧａＮからなる障壁層（ＡｌＧａＮ障壁層）である。また、障壁層はリセス型のようにゲート電極部位が掘り下げられているものでもよいが、好ましくはリセス型ではなく障壁層が一定の膜厚を有するものである。リセス型のものは再現性よく製造することが難しいが、障壁層が一定の膜厚を有するものであれば再現性よく製造できる。また、後述のとおり、本発明では絶縁層により高い二次元電子密度を達成できるので、リセス型のような複雑な形状を採る必要がない。ＡｌＧａＮ障壁層のＡｌＧａＮ組成をＡｌＸＧａ１−ＸＮとすると、Ｘは、０．０００１〜０．９９９９があげられ、好ましいＸは、０．１〜０．９であり、０．１〜０．５、０．２〜０．４、又は０．３〜０．６であってもよい。
本発明は、素子表面に絶縁層を有するので、後述の実施例によって示されたとおり、高い二次元電子密度を維持できる。この結果、障壁層を薄くすることができ、高い相互コンダクタンスを達成できる。したがって、障壁層の膜厚は、特に限定されないが、１ｎｍ〜５０ｎｍがあげられ、好ましくは１〜３０ｎｍであり、より好ましくは１ｎｍ〜２０ｎｍであり、さらに好ましくは２ｎｍ〜１５ｎｍであり、特に好ましくは５〜１２ｎｍであるが、３ｎｍ〜２０ｎｍ、５ｎｍ〜１５ｎｍ、１ｎｍ〜１０ｎｍ、５ｎｍ〜１０ｎｍ、１０ｎｍ〜１５ｎｍ、１０ｎｍ〜１００ｎｍ、２０ｎｍ〜１００ｎｍ、２５ｎｍ〜５０ｎｍ、１０ｎｍ〜２５ｎｍ、５ｎｍ〜５０ｎｍなどから適宜選択すればよい。なお、後述のとおり、絶縁膜を設けたことにより大きな効果を発揮するのは、障壁層の膜厚が２０ｎｍ以下の場合であり、好ましくは障壁層の膜厚が１５ｎｍ以下であり、より好ましくは障壁層の膜厚が１２ｎｍ以下であれば最大電流および最大出力電力を下げることなく、大きな相互コンダクタンスを得ることができるといった効果を発揮できる。
（１．７．電極）
本発明のヘテロ接合ＦＥＴに用いられる電極として、ヘテロ接合ＦＥＴに用いられる公知の電極を採用できる。このような電極は、ソース電極７、ゲート電極８、及びドレイン電極９からなるものがあげられる。
（１．８．絶縁膜）
絶縁膜は、トランジスタ素子表面に形成される膜であり、化学的、電気的に活性なＡｌＧａＮ障壁層表面を安定化する。絶縁膜は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、又はＡｌＮのいずれか１つ又は２つ以上により構成されるものがあげられる。絶縁膜は、好ましくは、これらのうちいずれかの物質により構成される。これらの中で、好ましい物質は、ＳｉＮである。特に、ホットワイアＣＶＤ法により形成されたＳｉＮからなる絶縁膜が好ましい。絶縁膜によれば、ＦＥＴの二次元電子密度を高めることができるとともに、相互コンダクタンスも高めることができ、ＦＥＴの出力も高めることができる。その他、ＡｌＧａＮ障壁層表面を絶縁膜で覆うことで酸化等による劣化を防ぎ、素子の動作を長期的に安定に保つことができる。すなわち、絶縁膜は素子の表面安定化保護膜としても機能する。
絶縁膜の平均膜厚は、絶縁膜の組成にもよるが、絶縁膜の機能を担保するために、例えば１ｎｍ〜１μｍがあげられ、１０ｎｍ〜５００ｎｍでもよく、１０ｎｍ〜３００ｎｍでもよく、２０ｎｍ〜４０ｎｍでもよいが、好ましくは２０ｎｍ〜２００ｎｍである。なお、後述の図７に示されるようないわゆるＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する電界効果トランジスタの場合、絶縁膜が薄いものが好ましく、絶縁膜の平均膜厚として１ｎｍ〜１２０ｎｍがあげられ、好ましくは１ｎｍ〜１０ｎｍであり、さらに好ましくは１．５ｎｍ〜６ｎｍであり、より好ましくは１．５ｎｍ〜３ｎｍである。
（２．作用）
本発明のＡｌＧａＮ／ＧａＮヘテロ構造ＦＥＴにおける絶縁膜堆積の作用について説明する。
図２は膜厚８から２０ｎｍのＡｌ０．４Ｇａ０．６Ｎ障壁層を有するＡｌ０．４Ｇａ０．６Ｎ／ＧａＮヘテロ構造ＦＥＴにおいてＳｉＮ絶縁膜３０ｎｍをＡｌＧａＮ表面に堆積したものと、堆積していないものについて、電子移動度、二次元電子濃度、チャネルシート抵抗のＡｌＧａＮ障壁層膜厚依存性をプロットしたものである。図２（ａ）は、電子移動度を示すグラフである。図２（ａ）において、黒く塗られた記号は、ＳｉＮ絶縁膜が堆積されていないものを示し、中抜きの記号はＳｉＮ絶縁膜が３０ｎｍ堆積されているものを示す。ＳｉＮ絶縁膜をＡｌＧａＮ表面に堆積したものは、堆積しないものに比べて、移動度がわずかに減少することがわかる。しかし、ＳｉＮ絶縁膜をＡｌＧａＮ表面に堆積したものは、ＡｌＧａＮ障壁層の膜厚が８ｎｍ〜２０ｎｍに変化する際の移動度は６４０ｃｍ２／Ｖｓ〜７００ｃｍ２／Ｖｓとほぼ一定であり、ばらつきは小さいことがわかる。
図２（ｂ）は、二次元電子濃度を示すグラフである。図２（ｂ）において、黒く塗られた記号はＳｉＮ絶縁膜が堆積されていないものを示し、中抜きの記号はＳｉＮ絶縁膜が３０ｎｍ堆積されているものを示す。図２（ｂ）から、ＳｉＮ絶縁膜をＡｌＧａＮ表面に堆積したものは、堆積しないものに比べて、二次元電子濃度が大幅に増加していることが分かる。そして、ＳｉＮ絶縁膜をＡｌＧａＮ表面に堆積したものは、ＡｌＧａＮ障壁層の膜厚が８ｎｍ〜２０ｎｍに変化する際の二次電子濃度の値は、２．６×１０１３ｃｍ−２〜３．２×１０１３ｃｍ−２の間でほぼ一定であり、ばらつきが小さいことがわかる。また、ＡｌＧａＮ障壁層の膜厚が薄いものほど、ＳｉＮ絶縁膜があるか無いかによる二次元電子濃度の差が顕著であることが分かる。
図２（ｃ）は、チャネルシート抵抗を示すグラフである。図２（ｃ）において、黒く塗られた記号は、ＳｉＮ絶縁膜が堆積されていないものを示し、中抜きの記号はＳｉＮ絶縁膜が３０ｎｍ堆積されているものを示す。図２（ｃ）に示したチャネルシート抵抗は、移動度と二次元電子濃度の積に反比例する。このため、ＳｉＮ絶縁膜がある場合は、ＳｉＮ絶縁膜が無い場合と比べてチャネルの抵抗が下がる。そして、またその効果はＡｌＧａＮ障壁層が薄い場合により顕著に表れることがわかる。その結果、ＳｉＮ絶縁膜が堆積されていないものは、ＡｌＧａＮ膜厚を薄くするにしたがい単調にシート抵抗が増加するのに対し、ＳｉＮ絶縁膜が堆積されているものは、ほとんど増加が見られない。
図３は、膜厚４から１０ｎｍのＡｌ０．４Ｇａ０．６Ｎ障壁層を有するＡｌ０．４Ｇａ０．６Ｎ／ＧａＮヘテロ構造ＦＥＴにおいてＳｉＮ絶縁膜２ｎｍをＡｌＧａＮ表面に堆積したものと、堆積していないものについて、電子移動度、二次元電子濃度、チャネルシート抵抗のＡｌＧａＮ障壁層膜厚依存性をプロットしたものである。図３（ａ）は電子移動度を示し、図３（ｂ）は二次元電子濃度を示し、図３（ｃ）はチャネルシート抵抗を示す。図３において、黒く塗られた記号は、ＳｉＮ絶縁膜が堆積されていないものを示し、中抜きの記号はＳｉＮ絶縁膜が２ｎｍ堆積されているものを示す。
図３（ａ）は、電子移動度を示すグラフである。ＳｉＮ絶縁膜をＡｌＧａＮ表面に堆積したものは、ＡｌＧａＮ障壁層の膜厚が４ｎｍ〜１０ｎｍに変化する際の移動度が６７０ｃｍ２／Ｖｓ〜７４０ｃｍ２／Ｖｓとほぼ一定であり、ばらつきは小さいことがわかる。
図３（ｂ）は、二次元電子濃度を示すグラフである。図３（ｂ）から、ＳｉＮ絶縁膜をＡｌＧａＮ表面に堆積したものは、堆積しないものに比べて、二次元電子濃度が大幅に増加していることが分かる。そして、ＳｉＮ絶縁膜をＡｌＧａＮ表面に堆積したものは、ＡｌＧａＮ障壁層の膜厚が４ｎｍ〜１０ｎｍに変化する際の二次電子濃度の値は、２×１０１３ｃｍ−２〜３×１０１３ｃｍ−２の間でほぼ一定であり、ばらつきが小さいことがわかる。また、ＡｌＧａＮ障壁層の膜厚が薄いものほど、ＳｉＮ絶縁膜があるか無いかによる二次元電子濃度の差が顕著であることが分かる。
図３（ｃ）は、チャネルシート抵抗を示すグラフである。図３（ｃ）から、ＳｉＮ絶縁膜をＡｌＧａＮ表面に堆積したものは、堆積しないものに比べて、チャネルシート抵抗が低く、ＡｌＧａＮ障壁層の膜厚が変化してもほぼ一定の値をとることがわかる。
図３から、図２に示したＳｉＮ絶縁膜３０ｎｍの場合と同様に、ＳｉＮ絶縁膜２ｎｍをＡｌＧａＮ表面に堆積した場合、堆積しないものと比べて、二次元電子濃度が大幅に増加し、その結果シート抵抗が大きく減少していることが分かる。また、ＡｌＧａＮ障壁層の膜厚が薄いものほど、ＳｉＮ絶縁膜があるか無いかによる二次元電子濃度の差が顕著である。
これらの結果は、ＡｌＧａＮ表面に存在する固定電荷で表される高密度な表面準位がＳｉＮ絶縁膜を堆積することにより、ほとんど中性化され、表面準位の密度が大幅に減少するためであると考えられる。ＡｌＧａＮ障壁層の膜厚が薄い場合には、表面準位が生じる電界（この場合、チャネルの電子密度を減少させる方向に働く）の効果が大きいために、ＳｉＮ絶縁膜がある場合と無い場合との差がより大きく出ると考えられる。
ＡｌＧａＮ障壁層の膜厚を薄くすることは、ゲートの効きを良くして相互コンダクタンスを上げることにつながる。しかしながら、通常ＡｌＧａＮ／ＧａＮヘテロ構造の場合、薄くすることによりチャネルの二次元電子ガス濃度が小さくなり、結果としてチャネル抵抗が大きくなる問題があった。しかし、本発明の絶縁膜堆積による表面準位の中性化を行うことにより、二次元電子濃度を減らすことなく、ＡｌＧａＮ障壁層を薄くすることが可能となる。このことは、ＡｌＧａＮ／ＧａＮヘテロ構造ＦＥＴにおいて素子全体の抵抗を低く抑えることができ、電流、電力出力および相互コンダクタンスを上げることにつながる。
図４は、膜厚８ｎｍのＡｌ０．４Ｇａ０．６Ｎ障壁層を有するＡｌ０．４Ｇａ０．６Ｎ／ＧａＮヘテロ構造ＦＥＴにおいて、ＳｉＮ絶縁膜をＡｌＧａＮ表面に堆積しないもの、２ｎｍ堆積したもの、その上にさらに１２０ｎｍ堆積したもの（計１２２ｎｍ堆積したもの）の電子移動度、二次元電子濃度、チャネルシート抵抗をプロットしたものである。図４から分かるように、堆積しないものとＳｉＮ  ２ｎｍ堆積したものの間には大きな二次元電子濃度の増加およびシート抵抗の減少が見られるが、ＳｉＮ  ２ｎｍとＳｉＮ  １２２ｎｍの間には大きな差が見られない。このことから、ＳｉＮ堆積による二次元電子濃度の大幅な増加は、ＳｉＮ膜厚によらず、基本的に表面をＳｉＮでカバーすることのみによる効果であることが分かる。
図５は、膜厚６ｎｍのＡｌ０．４Ｇａ０．６Ｎ障壁層を有するＡｌ０．４Ｇａ０．６Ｎ／ＧａＮヘテロ構造ＦＥＴにおいて、ＡｌＧａＮ表面にＳｉＮ絶縁膜を堆積しないもの、２ｎｍ堆積したものの電子移動度、二次元電子濃度、チャネルシート抵抗のウェハー上での場所依存性をプロットしたものである。図５（ａ）は電子移動度を示し、図５（ｂ）は二次元電子濃度を示し、図５（ｃ）はチャネルシート抵抗を示す。横軸のポジションは、測定したポイントの２インチウェハーの中心からの距離を表す。つまり、数値が大きくなるほど、中心から基板端へ測定位置が移動していることを表す。図５において、黒く塗られた記号は、ＳｉＮ絶縁膜が堆積されていないものを示し、中抜きの記号はＳｉＮ絶縁膜が２ｎｍ堆積されているものを示す。図５（ａ）〜図５（ｃ）から分かるように、ＡｌＧａＮ表面にＳｉＮ絶縁膜を堆積しないものではウェハー上の位置による移動度のばらつきが見られる。このことは、ＡｌＧａＮ障壁層表面がチャネルと非常に近いために、成長条件のわずかな違いによるＡｌＧａＮ表面準位密度の差が、チャネルにおける電子の移動度に大きな影響を与えていることを表している。しかし、ＳｉＮ絶縁膜を２ｎｍ堆積することにより、前述のようにＡｌＧａＮ表面に存在する固定電荷で表される高密度な表面準位がほとんど中性化され、表面準位の密度が大幅に減少するとともに、ウェハー上の場所による電子密度の差が無くなり、ウェハー面内での均一な電子移動度が得られている。その結果、シート抵抗の面内での均一性も大幅に改善されていると考えられる。
すなわち、先に説明したとおり、ＳｉＮ絶縁膜は、その膜厚がわずかであっても、移動度や電子濃度などに効果をもたらすものであり、図５（ａ）に示されるとおり、ＳｉＮ絶縁膜をＡｌＧａＮ表面に堆積したものは、ウェハー上での電子移動度が７３０ｃｍ２／Ｖｓ〜７５０ｃｍ２／Ｖｓとほぼ一定であり、特定の位置から２０ｍｍの範囲における電子移動度の変化（電子移動度の最大値を１００％としたときの電子移動度の最大値と最小値の差の割合）が１０％以下（好ましくは５％以下）である。
図５（ｂ）は、二次元電子濃度を示すグラフである。図５（ｂ）から、ＳｉＮ絶縁膜をＡｌＧａＮ表面に堆積したものは、堆積しないものに比べて、二次元電子濃度が大幅に増加していることが分かる。そして、ＳｉＮ絶縁膜をＡｌＧａＮ表面に堆積したものは、ウェハー上での二次元電子濃度が２．２５×１０１３ｃｍ−２〜２．３５×１０１３ｃｍ−２の間でほぼ一定であり、特定の位置から２０ｍｍの範囲における二次元電子濃度の変化（二次元電子濃度の最大値を１００％としたときの二次元電子濃度の最大値と最小値の差の割合）が１０％以下（好ましくは５％以下）である。
図５（ｃ）は、チャネルシート抵抗を示すグラフである。図５（ｃ）から、ＳｉＮ絶縁膜をＡｌＧａＮ表面に堆積したものは、堆積しないものに比べて、チャネルシート抵抗が低く、ＡｌＧａＮ障壁層の膜厚が変化してもほぼ一定の値（具体的には、３６０Ω／□〜３７０Ω／□）をとることがわかる。より具体的には、特定の位置から２０ｍｍの範囲におけるシート抵抗の変化（シート抵抗の最大値を１００％としたときのシート抵抗の最大値と最小値の差の割合）が１０％以下（５％以下）である。
（３．製造方法）
本発明のヘテロ接合ＦＥＴは、ＲＦプラズマ分子線エピタキシー成長法（ＲＦ−ＭＢＥ）、アンモニアガスを用いるガスソース分子線エピタキシー成長法、有機金属気相成長法など、公知の方法により結晶を成長させ、結晶を堆積させることにより各層を形成し、製造することができる。例えば、ＲＦ−ＭＢＥ法によるＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴ構造の結晶成長法では、ＧａＮの場合、超高真空成長室内に設置した基板を加熱し、クヌーセンセル内で熱したガリウムソースから蒸発したガリウム分子線と、ＲＦプラズマによって窒素ガス（Ｎ２）を分解して得た窒素ラジカル分子線とを同時に基板上へ供給することにより、ＧａＮ結晶を成長させることができる。ＡｌＧａＮを成長する場合は、同時にアルミニウム分子線を基板に供給することにより製造することができる（例えば、特開２００３−１９２４９７号公報参照）。また、例えば、特開２００３−２５８００５号公報、特開２００３−２４３４２４号公報に記載の方法に従って、ヘテロ接合ＦＥＴを製造してもよい。以下、図面を参照しつつ、本発明のヘテロ接合ＦＥＴ構造を製造する方法について説明する。
図６は、ＲＦ−ＭＢＥ法に用いられるＲＦ−ＭＢＥ装置の概略構成を示す図である。ＲＦ−ＭＢＥ装置は、真空ポンプ（図示省略）によって超高真空を実現できる成長室１１内に加熱手段１２を設け、この加熱手段によってサファイア基板１３を昇温する。また、サファイア基板１３上へ分子線を照射するためのＡｌセル１４ａ、Ｇａセル１４ｂ、Ｉｎセル１４ｃ、及びＲＦプラズマセル１４ｄを設け、それぞれシャッター１５によって開閉できる。なお、図６は、Ａｌセル１４ａとＲＦプラズマセル１４ｄとのシャッターが開いた状態の例を示している。
以下では、図６に示すＲＦ−ＭＢＥ装置を用いて、図１に示す積層体を製造する例について説明する。まず、サファイア基板１３を、有機溶媒を用いて洗浄する。また、昇温性を良くするためにサファイア基板１３の裏面に高融点金属を真空蒸着する。成長室１１内の加熱手段１２に裏面を向けてサファイア基板１３を設置し、加熱手段１２によって約８００℃以上に加熱して、サファイア基板１３の基板表面の高温クリーニングを行う。
次いで、基板の温度を約３００℃まで下げ、高純度窒素ガスをＲＦプラズマセル１４ｄで分解する。これにより得られる窒素ラジカル分子線を、サファイア基板１３上に供給してサファイア基板表面を窒化することにより、表面に薄い窒化アルミニウム層を形成する。プラズマの出力としては、１００Ｗ〜７００Ｗがあげられ、好ましくは２００Ｗ〜６００Ｗである。窒素ガスの流量としては、０．１ｓｃｃｍ〜２．０ｓｃｃｍがあげられ、好ましくは０．３ｓｃｃｍ〜１．５ｓｃｃｍであり、より好ましくは０．５ｓｃｃｍ〜１．２ｓｃｃｍである。
次いで、加熱手段１２によりサファイア基板１３の温度を例えば９００℃まで上げる。そして、クヌーセンセル内で加熱することによりアルミニウム分子線を得る。アルミニウム分子線と、ＲＦプラズマで生成した窒素ラジカル分子線とを、同時にサファイア基板１３上へ供給する。これにより、ＡｌＮバッファ層を成長させる。
ここで、ＡｌＮバッファ層の成長温度としては、７００℃以上が挙げられるが、好ましい温度範囲は８００℃〜９００℃である。７００℃以上であると、Ａｌ極性のＡｌＮの成長が実現され、Ｎ極性と比べてＡｌＮ層および上に成長するＧａＮ層の結晶性が優れたものが得られやすい。また、６００℃以下であると、ＡｌＮバッファ層の極性がＮ極性となる傾向がある。
次いで、Ａｌセル１４ａのシャッター１５を閉じて、Ｇａセル１４ｂのシャッター１５を開ける。これにより、ガリウム分子線と窒素ラジカル分子線を同時にサファイア基板１３上へ供給し、ＡｌＮバッファ層の上にＧａＮ層を成長させる。
ここで、ＧａＮ層の成長温度としては、６５０℃以上が挙げられるが、好ましい温度範囲は７００℃〜８００℃である。８００℃以上になると、ＧａＮの成長におけるＧａ分子線の結晶に取り込まれずに再蒸発する量が非常に多くなり、成長速度が極端に落ち、また、７００℃以下であると、ＧａＮ層の結晶性が良くないものとなるからである。
前記のようにして、ＧａＮ層が所要の厚さまで成長した後、Ｇａセル１４ｂ、窒素ラジカルのシャッター１５を開けたまま、Ａｌセル１４ａのシャッター１５を開ける。これにより、ＡｌＧａＮ層を成長させる。
なお、ＡｌＧａＮ層を形成する前に、ＡｌＮスペーサー層を形成しても良い。
ここで、ＡｌＧａＮ層の成長温度としては、ＧａＮの場合と同様の条件であり、好ましい温度範囲は７００℃〜８００℃である。８００℃以上であると、ＧａＮの成長におけるＧａ分子線の結晶に取り込まれずに再蒸発する量が非常に多くなり、成長速度が極端に落ちＡｌＧａＮの組成比を合わせることが難しくなる、また、７００℃以下であると、ＡｌＧａＮ層の結晶性が良くないものとなるからである。
ＡｌＧａＮ層の成長速度としては、１ｎｍ／時〜５０００ｎｍ／時が挙げられ、好ましくは１０ｎｍ／時〜２０００ｎｍ／時であり、より好ましくは５０ｎｍ／時〜１０００ｎｍ／時であり、更に好ましくは１００ｎｍ／時〜８００ｎｍ／時であり、特に好ましくは３００ｎｍ／時〜７００ｎｍ／時である。結晶の成長速度が速すぎても遅すぎても、優れた結晶性を有する結晶を得ることが困難となるためである。
次に、公知の手段により電極（ソース、ゲート、ドレイン電極）を形成する。
電極を形成した後に、絶縁膜を堆積する。絶縁膜は、例えばＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、又はＡｌＮのいずれか１つ又は２つ以上からなる原料を用いたＣＶＤ（化学気相堆積）法により形成すればよい。絶縁膜を形成するために用いられるＣＶＤ法として、熱ＣＶＤ法、ＥＣＲ−ＣＶＤ法、ＶＨＦ−ＣＶＤ法、又はホットワイアＣＶＤ法があげられ、これらの中でホットワイアＣＶＤ法が好ましい。ホットワイアＣＶＤ法（Ｈｏｔ  ｗｉｒｅ−ＣＶＤ）は、高温に加熱したタングステン表面の触媒効果を利用する方法であり、触媒ＣＶＤ法（Ｃａｔａｌｙｔｉｃ−ＣＶＤ）、ホットフィラメントＣＶＤ法（Ｈｏｔ  ｆｉｌａｍｅｎｔ  ＣＶＤ）とも呼ばれている。
ホットワイアＣＶＤ法は、例えば特開２００４−２７３２６号公報、特許第１７０４１１０号、特許第３１４５５３６号、特開２０００−２７７５０１号、特開２０００−２７７５０２号、特開２００４−３５９８１、特開２００４−９１８０２、特開２００４−９１８２１、特開２００４−９９９１７、及び特開２００４−１０３７４５号公報などに記載された装置、及び方法を適宜用いればよい。
例えばＳｉＮ絶縁膜を形成する際の原料ガスとしては、シリコン原料ガスとして、水素、窒素、又はハロゲン元素とからなる化合物、たとえばＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８、ＳｉＦ４、ＳｉＣｌ４、ＳｉＣｌ２Ｈ２のいずれか１つ又は複数があげられ、窒素原料ガスとして、ＮＨ３、Ｎ２Ｏのいずれか又は両方（特開平５−０９５１２０号公報、特開２０００−２０８４１７参照）が挙げられ、好ましいシリコン源ガスはＳｉＨ４であり、好ましい窒素原料ガスはＮＨ３である。
希釈用ガスとして、Ｈ２、Ｎ２、Ｈｅ、Ａｒ、Ｎｅ、又はＸｅ等を用いてもよい。
成膜に当たっては、これらのガスを減圧弁やマスフローコントローラーなどを用いて所望の流量や混合比に調整し、反応室に導入して、カセット本体の外周壁に形成した多数のガス通過孔を通して、発熱体に供給する。発熱体としては、一般的にタングステン等の高融点金属が用いられる。
成膜時のガス圧力は、０．１〜１００Ｐａ、好ましくは１．０〜１０Ｐａ、より好ましくは３〜７Ｐａに設定すればよく、ガス圧力をこの範囲に設定することで、供給されたガスが効率的に分解され、輸送される。また、反応生成物同士の気相中での２次反応が抑制され、その結果、基板上に良質な絶縁膜を形成できる。
ここで、絶縁膜堆積時の基板温度として、１５０℃〜８００℃があげられ、好ましくは２００〜５００℃であり、より好ましくは２００〜４００℃であるが、２５０〜５００℃、３００〜５００℃、３００〜４５０℃又は３５０〜４００℃でもよい。絶縁膜の堆積速度として、０．１ｎｍ／時〜５０００ｎｍ／時があげられ、好ましくは１ｎｍ／時〜１００ｎｍ／時であり、より好ましくは１ｎｍ／時〜５０ｎｍ／時であり、更に好ましくは１ｎｍ／時〜３０ｎｍ／時であり、特に好ましくは１ｎｍ／時〜２０ｎｍ／時である。
なお、本明細書における堆積時の基板温度の測定方法として、熱電対にて温度を測定したものを採用すればよい。また、ホットワイアＣＶＤは基板ホルダーに取り付けた熱電対により温度を測定してもよい。
また、各層の厚みは、堆積時間を制御することにより調整できる。ＴＥＭ（透過型電子顕微鏡）で観察、写真撮影を行い、その断面写真から厚みを測定してもよい。ＴＥＭ装置として、例えば透過型電子顕微鏡（（株）日立製作所製Ｈ−７１００ＦＡ型）があげられる。また絶縁膜の厚さ、及び屈折率を測定するためには、公知の装置、例えばエリプソメータを用いればよい。
【実施例１】  以下に、上述したＧａＮ系化合物半導体の積層方法により、サファイア基板上にＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴを製造した例について説明する。
サファイア基板を有機溶媒にて洗浄し、基板の昇温性を改善するために裏面に高融点金属チタンを蒸着したサファイア基板を、超高真空（例えば、１０−１１Ｔｏｒｒ〜１０−１０Ｔｏｒｒ）に保たれているＭＢＥ成長室内の基板ヒーターに設置した。そして、基板を８００℃程度まで昇温して、そのまま３０分間保持し、サファイア基板表面の高温クリーニングを行った。その後、基板温度を３００℃まで降温した。続いてＲＦプラズマで窒素ガスを分解して得た窒素ラジカルを照射した。これによりサファイア基板表面を６０分間窒化し、表面に薄い窒化アルミニウムを形成した。
ＲＦプラズマセル１４ｄのシャッター１５を開けたまま、基板表面への窒素ラジカルの照射を中断せずに、基板温度を９００℃まで昇温した。その後、Ａｌセル１４ａのシャッターを開けて、ＡｌＮバッファ層を膜厚３００ｎｍとなるまで成長させた。基板温度を７３０℃まで降温させた。その後、Ａｌセル１４ａのシャッターを閉じると同時にＧａセル１４ｂのシャッターを開き、基板温度７３０℃にてＧａＮ層を膜厚１５００ｎｍとなるまで成長させた。
ＧａＮ層の成長が終了した後、Ｇａセル１４ｂのシャッターを閉じると同時にＡｌセル１４ａのシャッターを開き、ＡｌＮ層を膜厚１．３ｎｍとなるまで成長させた。その後、Ｇａセル１４ｂのシャッターを開き、ＡｌＧａＮ層を膜厚８ｎｍとなるまで成長させた。
このようにして半導体積層体を得た後に、電極を形成した。ＧａＮ層まで反応性ガスエッチングにより隣接するトランジスタとの絶縁を得た。次に、Ｔｉ／Ａｌ／Ｎｉ／Ａｕにより構成される金属多層膜をＡｌＧａＮ障壁層上に真空蒸着し、赤外線ランプを用いて加熱することにより、半導体層と金属とのオーミック接合を得て、ソース電極、ドレイン電極を作製した。ソース−ドレイン電極間隔は５μｍであった。最後に、Ｎｉ／ＡｕをＡｌＧａＮ障壁層上に真空蒸着してショットキー接合を得ることにより、長さ１μｍ、幅（奥行き）５０μｍのゲート電極を作製した。
電極形成プロセス終了後に、ホットワイアＣＶＤ法によりトランジスタ表面に膜厚３０ｎｍのＳｉＮ絶縁膜を堆積した。その後、デバイス特性測定の際に金属プローブが接触できるように、プロービングのための電極金属パッド部分に反応性ガスエッチングを施すことによりＳｉＮをエッチングして穴あけを行った。
このようにして製造されたトランジスタは、最大電流密度が５９０ｍＡ／ｍｍ、最大相互コンダクタンスが２９１ｍＳ／ｍｍであった。
比較例１
ＳｉＮ堆積を行わなかったこと以外は、実施例１と同様のプロセスでヘテロ接合ＦＥＴを製造した。このヘテロ接合ＦＥＴは、最大電流密度が４２５ｍＡ／ｍｍ、最大相互コンダクタンスが２２９ｍＳ／ｍｍであった。
【実施例２】  ＡｌＧａＮ膜厚を１８ｎｍとした以外、実施例１と同様のプロセスでヘテロ接合ＦＥＴを製造した。このヘテロ接合ＦＥＴは、最大電流密度が７２５ｍＡ／ｍｍ、最大相互コンダクタンスが１９０ｍＳ／ｍｍであった。
比較例２
ＳｉＮ堆積を行わなかったこと以外は、実施例２と同様のプロセスでヘテロ接合ＦＥＴを製造した。このヘテロ接合ＦＥＴは、最大電流密度が６６０ｍＡ／ｍｍ、最大相互コンダクタンスが１６０ｍＳ／ｍｍであった。
実施例１と比較例１、及び実施例２と比較例２とから障壁層の厚さが薄いほど、絶縁膜の効果による電流密度や相互コンダクタンス特性が向上することがわかる。
【実施例３】  ＡｌＧａＮ膜厚１０ｎｍとし、ソース、ドレイン電極作製までのプロセスは実施例１と同じで、その後ＳｉＮ絶縁膜を２ｎｍ堆積し、電子ビーム露光を用いてより微細化したゲート電極をＳｉＮ絶縁膜上に作製したヘテロ接合ＦＥＴを製造した。実施例１から、ゲート電極メタルをＮｉ／ＡｕからＴｉ／Ｐｔ／Ａｕに、ソースドレイン電極間隔を５μｍから２μｍに、ゲート長を１μｍから０．０６μｍ、ゲート幅を５０μｍから１００μｍへと変更している。なお、実施例３においては、実施例１ではＡｌＧａＮ障壁層上にゲート電極を作製しているのに対し、ＳｉＮ絶縁膜上にゲート電極メタルを蒸着、作製しており、図７に示すようなＭＩＳ構造のヘテロ接合ＦＥＴとなっている。このヘテロ接合ＦＥＴは、最大電流密度が１．５５Ａ／ｍｍ、最大相互コンダクタンスが３４０ｍＳ／ｍｍ、電流利得遮断周波数１５２ＧＨｚ、最大発振周波数１７３ＧＨｚであった。
【実施例４】  ＡｌＧａＮ膜厚を８ｎｍとした以外は、実施例３と同様にしてヘテロ接合ＦＥＴを作成した。このヘテロ接合ＦＥＴは、最大電流密度が１．２５Ａ／ｍｍ、最大相互コンダクタンスが３０５ｍＳ／ｍｍ、電流利得遮断周波数１６３ＧＨｚ、最大発振周波数１８４ＧＨｚであった。
【実施例５】  ＡｌＧａＮ膜厚を６ｎｍとした以外は、実施例３と同様にしてヘテロ接合ＦＥＴを作成した。このヘテロ接合ＦＥＴは、最大電流密度が１．２Ａ／ｍｍ、最大相互コンダクタンスが３３６ｍＳ／ｍｍ、電流利得遮断周波数１５３ＧＨｚ、最大発振周波数１８２ＧＨｚであった。
【実施例６】  ＡｌＧａＮ膜厚を４ｎｍとした以外は、実施例３と同様にしてヘテロ接合ＦＥＴを作成した。このヘテロ接合ＦＥＴは、最大電流密度が１．０５Ａ／ｍｍ、最大相互コンダクタンスが３９１ｍＳ／ｍｍ、電流利得遮断周波数１２７ＧＨｚ、最大発振周波数１８８ＧＨｚであった。
【産業上の利用可能性】  本発明のヘテロ接合ＦＥＴは、高速、高周波化にも対応できるＦＥＴとして利用できる。
本発明のヘテロ接合ＦＥＴは、車載衝突回避レーダー、高度道路交通システム（ＩＴＳ）、車々間通信用などの車用無線デバイスなどに用いる素子として利用できる。
本発明のヘテロ接合ＦＥＴは、高温でも安定に動作し、放射線により劣化しにくいので宇宙空間などでも有効に利用できる。したがって、本発明のヘテロ接合ＦＥＴは、人工衛星や惑星探査機などの宇宙空間で用いられる電子デバイスとして利用できる。
【図１】
2006022453.tif 000002
【図２】
2006022453.tif 000003
【図３】
2006022453.tif 000004
【図４】
2006022453.tif 000005
【図５】
2006022453.tif 000006
【図６】
2006022453.tif 000007
【図７】
2006022453.tif 000008
【図８】
2006022453.tif 000009
【国際調査報告】
2006022453.tif 000010
2006022453.tif 000011
2006022453.tif 000012
2006022453.tif 000013
2006022453.tif 000014
2006022453.tif 000015
2006022453.tif 000016