(57)【要約】マルチプレクサおよびテスト合否の判定処理部を内部に有するマザーボード１１と、Ａ／Ｄ変換部および平均化処理部を内部に有するドーターボード１２とを備え、被検査対象であるウェーハＷの上に構成されたＬＳＩが備える複数の出力端子から出力される複数のアナログ信号をマザーボード１１にて早い段階でマルチプレクスして信号数を減らし、その結果をドーターボード１２にてＡ／Ｄ変換および平均化して、平均化された特性計測データをマザーボード１２に供給して合否判定を行うようにすることにより、多量に並列化された伝送路や処理回路を不要とし、スループットも向上させるとともに、平均化処理によりそれぞれのアナログ信号に乗っているノイズの影響を軽減できるようにする。【特許請求の範囲】
【請求項１】
複数の出力端子からアナログ信号を出力する半導体のテストシステムであって、
上記複数の出力端子から出力される複数のアナログ信号をマルチプレクスして信号数を減らすマルチプレクサと、
上記マルチプレクサから出力されるアナログ信号をデジタルデータに変換するＡ／Ｄ変換部と、
上記Ａ／Ｄ変換部により得られたデジタルデータの複数サンプル分を平均化する平均化処理部と、
上記平均化処理部より出力されたデジタルデータ値から所定のオフセット値を引くことによって上記半導体の系統誤差を除去する校正処理部と、
上記校正処理部より出力されたデジタルデータをもとに上記半導体の合否判定を行う判定処理部とを備えたことを特徴とする半導体のテストシステム。
【請求項２】
上記マルチプレクサは、トーナメント状に接続された複数のトランジスタスイッチと、
上記複数のトランジスタスイッチの所々に設けたリレースイッチとを備えて構成され、
上記リレースイッチをオン／オフすることを特徴とする請求の範囲第１項に記載の半導体のテストシステム。
【請求項３】
上記校正処理部より出力されたデジタルデータに基づいて上記半導体の１次的な合否判定を行う１次判定処理部を更に備え、
上記判定処理部では、上記１次判定処理部による１次的な合否判定で合格と判定されたデジタルデータをもとに２次的な合否判定を行うことを特徴とする請求の範囲第１項に記載の半導体のテストシステム。
【請求項４】
複数の出力端子からデジタル信号を出力する半導体のテストシステムであって、
上記複数の出力端子から出力されるデジタル信号について、当該デジタル信号が得られるまでの応答時間をデジタルデータに変換するＴ／Ｄ変換部と、
上記Ｔ／Ｄ変換部により得られたデジタルデータの複数サンプル分を平均化する平均化処理部と、
上記平均化処理部より出力されたデジタルデータ値から所定のオフセット値を引くことによって上記半導体の系統誤差を除去する校正処理部と、
上記校正処理部より出力されたデジタルデータをもとに上記半導体の合否判定を行う判定処理部とを備えたことを特徴とする半導体のテストシステム。
【請求項５】
上記校正処理部より出力されたデジタルデータに基づいて上記半導体の１次的な合否判定を行う１次判定処理部を更に備え、
上記判定処理部では、上記１次判定処理部による１次的な合否判定で合格と判定されたデジタルデータをもとに２次的な合否判定を行うことを特徴とする請求の範囲第４項に記載の半導体のテストシステム。
【請求項６】
複数のアナログ出力端子からアナログ信号を出力するとともに、複数のデジタル出力端子からデジタル信号を出力する半導体のテストシステムであって、
上記複数のアナログ出力端子から出力される複数のアナログ信号をマルチプレクスして信号数を減らすマルチプレクサと、
上記マルチプレクサから出力されるアナログ信号を第１のデジタルデータに変換するＡ／Ｄ変換部と、
上記複数のデジタル出力端子から出力されるデジタル信号について、当該デジタル信号が得られるまでの応答時間を第２のデジタルデータに変換するＴ／Ｄ変換部と、
上記Ａ／Ｄ変換部により得られた第１のデジタルデータの複数サンプル分を平均化するとともに、上記Ｔ／Ｄ変換部により得られた第２のデジタルデータの複数サンプル分を平均化する平均化処理部と、
上記平均化処理部より出力された第１のデジタルデータ値から第１のオフセット値を引くとともに、上記平均化処理部より出力された第２のデジタルデータ値から第２のオフセット値を引くことによって上記半導体の系統誤差を除去する校正処理部と、
上記校正処理部より出力された第１のデジタルデータおよび第２のデジタルデータをもとに上記半導体の合否判定を行う判定処理部とを備えたことを特徴とする半導体のテストシステム。
【請求項７】
上記校正処理部より出力された第１のデジタルデータおよび第２のデジタルデータに基づいて上記半導体の１次的な合否判定を行う１次判定処理部を更に備え、
上記判定処理部では、上記１次判定処理部による１次的な合否判定で合格と判定された第１のデジタルデータおよび第２のデジタルデータをもとに２次的な合否判定を行うことを特徴とする請求の範囲第６項に記載の半導体のテストシステム。
【請求項８】
複数の出力端子からアナログ信号を出力する半導体のテストシステムであって、
上記複数の出力端子にプローブ針が当てられるプローブカードと、
外部のコンピュータまたはネットワークに接続されるマザーボードと、
上記プローブカードと上記マザーボードとの間に着脱可能に接続されるドーターボードとを備え、
上記複数の出力端子から上記プローブカードを介して出力される複数のアナログ信号を入力して出力するアナログインタフェース部と、
上記アナログインタフェース部から入力した複数のアナログ信号をマルチプレクスして信号数を減らすマルチプレクサと、
上記マルチプレクサから出力されるアナログ信号をデジタルデータに変換するＡ／Ｄ変換部と、
上記Ａ／Ｄ変換部により得られたデジタルデータの複数サンプル分を平均化する平均化処理部と、
上記平均化処理部より出力されたデジタルデータ値から所定のオフセット値を引くことによって上記半導体の系統誤差を除去する校正処理部と、
上記校正処理部より出力されたデジタルデータを入力して出力するデジタルインタフェース部と、
上記デジタルインタフェース部から入力したデジタルデータをもとに上記半導体の合否判定を行う判定処理部とを、
上記マザーボードおよび上記ドーターボードの何れかに備えることを特徴とする半導体のテストシステム。
【請求項９】
上記マルチプレクサは、トーナメント状に接続された複数のトランジスタスイッチと、
上記複数のトランジスタスイッチの所々に設けたリレースイッチとを備えて構成され、
上記リレースイッチをオン／オフすることを特徴とする請求の範囲第８項に記載の半導体のテストシステム。
【請求項１０】
複数の出力端子からデジタル信号を出力する半導体のテストシステムであって、
上記複数の出力端子にプローブ針が当てられるプローブカードと、
外部のコンピュータまたはネットワークに接続されるマザーボードと、
上記プローブカードと上記マザーボードとの間に着脱可能に接続されるドーターボードとを備え、
上記複数の出力端子から上記プローブカードを介して出力される複数のデジタル信号を入力して出力するデジタルインタフェース部と、
上記デジタルインタフェース部から入力したデジタル信号について、当該デジタル信号が得られるまでの応答時間をデジタルデータに変換するＴ／Ｄ変換部と、
上記Ｔ／Ｄ変換部により得られたデジタルデータの複数サンプル分を平均化する平均化処理部と、
上記平均化処理部より出力されたデジタルデータ値から所定のオフセット値を引くことによって上記半導体の系統誤差を除去し、その結果を上記デジタルインタフェース部に供給する校正処理部と、
上記デジタルインタフェース部から入力した校正済みのデジタルデータをもとに上記半導体の合否判定を行う判定処理部とを、
上記マザーボードおよび上記ドーターボードの何れかに備えることを特徴とする半導体のテストシステム。
【請求項１１】
上記校正処理部より出力されたデジタルデータに基づいて上記半導体の１次的な合否判定を行う１次判定処理部を更に備え、
上記判定処理部では、上記１次判定処理部による１次的な合否判定で合格と判定されたデジタルデータをもとに２次的な合否判定を行うことを特徴とする請求の範囲第８項〜第１０項の何れか１項に記載の半導体のテストシステム。
【発明の詳細な説明】
【技術分野】  本発明は、半導体のテストシステムに関し、特に、超多ピン出力のＬＳＩに関する電気的特性の検査を行うテストシステムに用いて好適なものである。
【背景技術】  液晶表示装置や有機ＥＬ表示装置、プラズマディスプレイ、表面電界ディスプレイ等の表示装置においては、画像データが駆動回路等の電子回路によって処理され、当該駆動回路が備える複数の出力端子から表示素子へと出力される。駆動回路の各出力端子に対応して配設された駆動トランジスタや電子回路の構成素子には少なからず電気的特性にばらつきがあるため、各出力端子から出力される信号値にはばらつきが生じる。そこで、各出力端子から出力される信号値の相対誤差や絶対誤差を測定し、不良製品を選別する検査装置（テストシステム）が必要となる。
図１は、ウェーハＷ上に構成されたＬＳＩの検査を行うための従来のテストシステムを簡略的に示す模式図である。図１に示すように、従来のテストシステムは、ワークステーション１００、テスタ本体１０１、テストヘッド１０２、パフォーマンスボード１０３、プローブカード１０４、プローバ１０５を備えて構成されている。プローブカード１０４には、複数のプローブ針１０４ａが配設されている。
プローバ１０５上に形成されたチャック（図示せず）の上に被検査対象のウェーハＷが載置され、このウェーハＷ上に構成されたＬＳＩの各入出力端子に、プローブカード１０４のプローブ針１０４ａが当てられる。プローブカード１０４は、パフォーマンスボード１０３を介してテストヘッド１０２に接続され、テストヘッド１０２は、ケーブル１０６を介してテスタ本体１０１に接続されている。
テストヘッド１０２は、ＬＳＩの各出力端子から出力されプローブカード１０４とパフォーマンスボード１０３とを介して入力される信号を増幅したり、デジタルデータに変換したりするなどの前処理を実行する。この前処理は、テストヘッド１０２に対して着脱可能に成されたフロントエンドカードによって実行される。また、テスタ本体１０１は、自身に格納されている検査プログラムに従って、テストヘッド１０２を介して送られてくる特性計測データに基づいて、ウェーハＷに形成されたＬＳＩの合否判定を行う。この合否判定を含む後処理は、テスタ本体１０１に対して着脱可能に成されたモジュールによって実行される。
パフォーマンスボード１０３は、テストヘッド１０２およびプローブカード１０４と着脱可能に電気的に接続する。テスタ本体１０１内のモジュールと、テストヘッド１０２内のフロントエンドカードと、パフォーマンスボード１０３とを被検査対象のＬＳＩに応じて交換することにより、規格の異なるＬＳＩの検査にも柔軟に対応できるようになっている。
ところで、表示装置の駆動ＬＳＩに代表されるような画像信号を多ピンにて出力する半導体回路の検査では、測定すべき出力値が多量にあるため、スループットを向上させるために、出力値を同時測定するなどの並列化が必要となる。そのために、従来、駆動ＬＳＩの出力端子（ピン）数に応じた数のプローブ針１０４ａをプローブカード１０４に配設した多ピン対応のテストシステムが提供されている。
ところが、最近では駆動ＬＳＩの高精細化が進み、プローブカード１０４のプローブ針１０４ａとして１０００ピンを越えるものも必要とされてきている。１０００ピンであれば、１０００ピン分の信号がテスタ本体１０１、テストヘッド１０２、パフォーマンスボード１０３、プローブカード１０４の間で並列的にやり取りされる。そのため、このような多ピン対応のテストシステムは、非常に大がかりな構成となっていた。
このような不都合を回避するため、駆動ＬＳＩの複数の出力端子から出力される信号を、所定個の出力端子に対して１個の割合で設けられた検査端子から外部へ別途出力する技術が提案されている（例えば、特許文献１参照）。
［特許文献１］特許第３１９９８２７号公報
この特許文献１によれば、１個の検査端子と所定個の出力端子との間にはそれぞれスイッチが配設され、出力端子に現れる画像信号をスイッチによって順次選択して検査端子へ出力している。このように構成することにより、多数の出力端子よりも少ない数の検査端子から出力される画像信号によって検査を行うことができる。したがって、駆動ＬＳＩの超多ピン化にも対応することができる。
しかしながら、特許文献１に記載の技術では、多数の出力端子に現れる画像信号が検査端子を介して順次に出力される。そのため、全ての出力値を同時に測定する場合に比べて多くの検査時間を要し、その分だけテスト価格が増大してしまうという問題が生じることになる。また、特許文献１に記載の技術では、検査端子からの出力信号がアナログ信号であるため、出力信号にノイズ成分が入り易く、高精度な検査を行うことが難しいという問題もあった。
【発明の開示】
本発明は、このような問題を解決するために成されたものであり、超多ピン出力のＬＳＩについて電気的特性の検査を高速かつ高精度に行うことが可能な小型のテストシステムを提供することを目的とする。
上記した課題を解決するために、本発明による半導体のテストシステムでは、被検査対象である半導体が備える複数の出力端子から出力される複数のアナログ信号を早い段階でマルチプレクスして信号数を減らし、その結果をＡ／Ｄ変換、平均化および校正して、校正された特性計測データを半導体の合否判定部に供給するようにしている。
上記のように構成した本発明によれば、複数の出力端子から出力される複数のアナログ信号が早い段階でマルチプレクスされて信号数が減るとともに、Ａ／Ｄ変換後の早い段階でデータが平均化されてデータ量が減るので、多量に並列化された伝送路や処理回路が必要なくなり、装置を小型化することができる。また、信号数やデータ量が少ないのでスループットも向上し、高速に処理して検査時間を大幅に短縮することができる。また、複数サンプルのデータを平均化するとともに校正して合否判定するようにしているので、各々のデータに乗っているランダムノイズや系統ノイズの影響が軽減され、高精度な検査を行うことができる。マルチプレクサおよびＡ／Ｄ変換部として高速に動作可能なものを用いることにより、短い時間内で行えるサンプリング回数を増やして平均化することができ、検査の精度をより高いものとすることができる。
また、本発明の他の態様では、半導体が備える複数のアナログ出力端子から出力される複数のアナログ信号をＡ／Ｄ変換して得られたデジタルの特性計測データをもとに１次的な合否判定を行う。そして、１次的な合否判定に合格したデジタルデータに基づいて２次的な合否判定を行うようにしている。
このように構成した本発明によれば、上述した効果に加えて、以下のような効果も奏する。すなわち、本発明によれば、１次的な合否判定に合格したデジタルデータだけが２次的な合否判定の対象とされることとなる。これにより、２次合否判定部に送られるデジタルデータの量が削減されるので、スループットが向上し、より高速に処理して検査時間を大幅に短縮することができる。
また、本発明の他の態様では、被検査対象である半導体が備える複数の出力端子から出力されるデジタル信号をＴ／Ｄ変換、平均化および校正して、校正された特性計測データを半導体の合否判定部に供給するようにしている。
このように構成した本発明によれば、複数の出力端子から出力されるデジタル信号がＴ／Ｄ変換され、Ｔ／Ｄ変換後の早い段階で平均化されてデータ量が減るので、多量に並列化された伝送路や処理回路が必要なくなり、装置を小型化することができる。また、データ量が少ないのでスループットも向上し、高速に処理して検査時間を大幅に短縮することができる。また、複数サンプルのデータを平均化するとともに校正して合否判定するようにしているので、各々のデータに乗っているランダムノイズや系統ノイズの影響が軽減され、高精度な検査を行うことができる。
【図面の簡単な説明】  図１は、ウェーハ上に構成されたＬＳＩの検査を行うための従来のテストシステムの簡略構成を示す図である。
図２は、第１〜第５の実施形態によるテストシステムの全体の概略構成例を示す図である。
図３は、第１の実施形態によるマザーボードおよびドーターボードの内部構成例を示すブロック図である。
図４は、第１、第２および第５の実施形態によるマルチプレクサの概略構成例を示すブロック図である。
図５は、第２の実施形態によるマザーボードおよびドーターボードの内部構成例を示すブロック図である。
図６は、第３の実施形態によるマザーボードおよびドーターボードの内部構成例を示すブロック図である。
図７は、第４の実施形態によるマザーボードおよびドーターボードの内部構成例を示すブロック図である。
図８は、第５の実施形態によるマザーボードおよびドーターボードの内部構成例を示すブロック図である。
【発明を実施するための最良の形態】（第１の実施形態）
以下、本発明による第１の実施形態を図面に基づいて説明する。図２は、第１の実施形態によるテストシステムの全体の概略構成例を示す図である。図２に示すように、第１の実施形態のテストシステムは、パーソナルコンピュータ１０、マザーボード１１、ドーターボード１２、プローブカード１３、チャック１４、プローバ１５を備えて構成されている。プローブカード１３には、複数のプローブ針１３ａが配設されている。
プローバ１５上に形成されたチャック１４の上に被検査対象のウェーハＷが載置され、このウェーハＷ上に構成されたＬＳＩの各入出力端子に、プローブカード１３のプローブ針１３ａが当てられる。プローブカード１３は、ドーターボード１２を介してマザーボード１１に接続され、マザーボード１１は、Ｉ／Ｏケーブル１６を介してパーソナルコンピュータ１０に接続されている。なお、ここではマザーボード１１をパーソナルコンピュータ１０にＩ／Ｏケーブル１６によって直接接続しているが、インターネットやＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）などのネットワークを介して接続するようにしても良い。
ドーターボード１２は、マザーボード１１およびプローブカード１３と着脱可能に電気的に接続する。このドーターボード１２を被検査対象のＬＳＩに応じて交換することにより、規格の異なるＬＳＩの検査にも柔軟に対応できるようになっている。
図３は、マザーボード１１およびドーターボード１２の内部構成例を示すブロック図である。図３に示すように、マザーボード１１は、マルチプレクサ２１と判定処理部２２とを備えて構成されている。また、ドーターボード１２は、アナログインタフェース部３１と、Ａ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換部３２と、平均化処理部３３と、校正処理部３４と、デジタルインタフェース部３５とを備えて構成されている。
ドーターボード１２のアナログインタフェース部３１は、ウェーハＷの上に形成されたＬＳＩが持つ複数のアナログ出力端子からプローブカード１３を介して出力される複数のアナログ信号を入力して、これをマザーボード１１のマルチプレクサ２１に出力する。ここで入力するアナログ信号は、被検査対象のＬＳＩにテストデータを入力したときに当該ＬＳＩの内部回路を通って複数のアナログ出力端子から出力される電圧値である。
マルチプレクサ２１は、アナログインタフェース部３１から入力した複数のアナログ信号をマルチプレクスして信号数を減らし、その結果をドーターボード１２のＡ／Ｄ変換部３２に供給する。Ａ／Ｄ変換部３２は、マザーボード１１のマルチプレクサ２１から返されるアナログ信号をデジタルデータに変換する。
平均化処理部３３は、Ａ／Ｄ変換部３２により得られた複数サンプル分のデジタルデータ（デジタル化された電圧値）を平均化する処理を行う。この平均化処理により、被検査対象のＬＳＩに生じるノイズに起因する電圧値のランダム誤差を小さくすることができる。また、Ａ／Ｄ変換後の早い段階で平均化しておくことによってデータ量が減り、以降の処理が楽になる。
校正処理部３４は、ＬＳＩの系統誤差（偶然によらない、一定の傾向を持ったノイズ）を小さくするための処理を行う。例えば、平均化処理部３３より出力されたデジタルデータ値から所定のオフセット値を引く処理を行う。この場合のオフセット値は、テストデータをＬＳＩに入力したときに出力端子から出力される電圧の期待値からのずれ量として適当な値を設定しておく。
デジタルインタフェース部３５は、校正処理部３４により校正されたデジタルデータを入力して、これをマザーボード１１に出力する。マザーボード１１の判定処理部２２は、デジタルインタフェース部３５から入力したデジタルデータをもとに、被検査対象のＬＳＩの合否判定を行い、その結果をＩ／Ｏケーブル１６を介してパーソナルコンピュータ１０に出力する。
上述のマルチプレクサ２１は、図４に示すように、トーナメント状に接続された複数のトランジスタスイッチ４１を有しており、ＬＳＩの複数のアナログ出力端子からプローブカード１３を介して出力された複数のアナログ信号がこれら複数のトランジスタスイッチ４１を順次通ることによってマルチプレクスされ、信号数が減らされるようになっている。例えば、被検査対象のＬＳＩが１０００ピン出力である場合（例えば、ソース：７２０ピン、ゲート：３２０ピン）、１０００ピンから出力される１０００個のアナログ信号をマルチプレクスして、ソースのアナログ信号を１個、ゲートのアナログ信号を１個に減らす。
通常、複数のトランジスタスイッチをトーナメント状に接続した場合、後段側のトランジスタスイッチにはそれより前段に接続されている複数のトランジスタスイッチの負荷もかかるため、その負荷量は後段にいく程大きなものとなる。したがって、多くのトランジスタスイッチをトーナメント状に接続すると、この大きな負荷の影響により動作速度が遅くなってしまう。そこで本実施形態では、トランジスタスイッチの所々にリレースイッチを設け、このリレースイッチをオン／オフする。リレースイッチをオフ状態にすることにより、前段に接続されているトランジスタスイッチの負荷を切り離して、後段側のトランジスタスイッチにかかる負荷量を少なくすることができる。これにより、マルチプレクサ２１の動作を高速にすることができる。本実施形態では、１ｍｓ程度の僅かな時間で１０００ピン出力のマルチプレクス動作を完了させることができる。
高速にマルチプレクスされたアナログ信号をＡ／Ｄ変換するＡ／Ｄ変換部３２としては、マルチプレクサ２１の動作速度と同等の１００ｎｓ程度で高速に動作可能なものを用いる。また、変換精度としては、例えば１２ビット精度のものを用いる。これにより、被検査対象であるＬＳＩの複数のアナログ出力端子から出力された１０００個のアナログ信号を、それぞれ１０サンプルの平均化を行いながら１ｍｓ程度の僅かな時間で１２ビット精度のデジタルデータに変換することができるようにしている。
本実施形態では、ＬＳＩに同じテストデータを入力して各出力端子から出力されるアナログ信号をＡ／Ｄ変換部３２で例えば１０回サンプリングし、その結果を平均化処理部３３で平均化する。この平均化処理により、それぞれのアナログ信号に乗っているノイズの影響が軽減され、高精度な特性計測データを得ることができる。上述のように、１０００ピン分のアナログ信号を１回サンプリングするのに要する時間は、僅か１００μｓ程度である。そして、このデジタルデータの１０サンプリング分を平均化することによって特性計測データを得ているので、全体の計測時間は１ｍｓ程度となる。これは、１回の検査に１ｓ程度の時間を要していた従来と比べて非常に僅かな時間であり、従来に比べて検査時間を格段に短縮することができる。
すなわち、従来は、図１に示したようにテスタ本体１０１とテストヘッド１０２との間を専用ケーブル１０６で繋ぎ、この専用ケーブル１０６を介して多量のデータを送信してからテスタ本体１０１でデータ処理を行っていた。そのため、専用ケーブル１０６による転送速度の制約を受けるだけでなく、テスタ本体１０１に送られた多量のデータを使ってＬＳＩの合否判定を行う必要があり、１回の検査に多くの時間を要していた。
これに対して、本実施形態では、マザーボード１１とドーターボード１２の基板上だけに配線をとどめ、高速なマルチプレクサ２１と高速なＡ／Ｄ変換部３２を用いている。これにより、マルチプレクス動作とＡ／Ｄ変換動作を１００ｎｓ程度の短時間で行うことができ、１０ＭＨｚ程度まで処理周波数を高めることができる。そして、計測データの精度を上げるためにサンプリングを１０回行って平均化したとしても、全体の処理時間は１ｍｓ程度と非常に僅かで済む。さらに、ドーターボード１２からマザーボード１１の判定処理部２２に出力される信号数は、早期のマルチプレクス動作で非常に少なくされるとともに、Ａ／Ｄ変換後も比較的早い段階で平均化処理部３３による平均化処理によってデータ量が減らされているので、スループットも向上する。
以上詳しく説明したように、第１の実施形態によれば、超多ピン出力のＬＳＩについて電気的特性の検査（ドライバ電圧測定を行うゲートドライバテストやソースドライバテスト等）を高速かつ高精度に行うことが可能である。しかも、ＬＳＩの複数の出力端子から出力される複数のアナログ信号を早い段階でマルチプレクスして信号数を減らすともに、Ａ／Ｄ変換後の早い段階でデジタルデータを平均化してデータ量を減らしているので、多量に並列化された伝送路や処理回路が必要なくなり、テストシステムの構成を従来に比べて格段に小さくすることができる。
（第２の実施形態）
次に、本発明の第２の実施形態を図面に基づいて説明する。第２の実施形態によるテストシステムの全体構成は、図２と同様である。
図５は、第２の実施形態に係るマザーボード１１およびドーターボード１２の内部構成例を示すブロック図である。なお、この図５において、図３に示した符号と同一の符号を付したものは同一の機能を有するものであるので、ここでは重複する説明を省略する。
図５に示すように、第２の実施形態によるマザーボード１１は、図３に示した判定処理部２２の代わりに２次判定処理部２３を備えて構成されている。また、第２の実施形態によるドーターボード１２は、校正処理部３４とデジタルインタフェース部３５との間に１次判定処理部３６を更に備えて構成されている。
１次判定処理部３６は、校正処理部３４により校正されたデジタルデータを対象として１次的な合否判定を行い、余分なデータを削減する処理を行う。ここで行う処理の内容は、例えば、校正処理部３４においてデジタルデータ値から所定のオフセット値を引いても、その演算結果のデータ値が期待値から大きくずれている場合（例えば、校正処理部３４から出力されるデータ値と期待値と差が所定値以上の場合）に、被検査対象のＬＳＩには不具合があると判断して、そのデータを破棄するといったものである。
第２の実施形態においてデジタルインタフェース３５は、１次判定処理部３６による１次的な合否判定で合格と判定されたデジタルデータのみをマザーボード１１に出力する。
マザーボード１１の２次判定処理部２３は、デジタルインタフェース部３５から入力したデジタルデータをもとに、被検査対象であるＬＳＩの２次的な合否判定を行い、その結果をＩ／Ｏケーブル１６を介してパーソナルコンピュータ１０に出力する。ここで行う２次的な合否判定の処理は、図３に示した判定処理部２２が行う合否判定の処理と同様のものであり、１次判定処理部３６によって行われる１次的な合否判定に比べて、より高度な判定を行うものである。したがって、１次判定処理部３６による合否判定に比べて２次判定処理部２３による合否判定の方が処理に時間がかかる。
以上詳しく説明したように、第２の実施形態では、高度な合否判定を行う前に簡易的な合否判定を行い、被検査対象のＬＳＩに明らかに不具合があると思われるものについてはそれ以上の検査は行わないようにしている。すなわち、１次判定処理部３６での１次的な合否判定に合格したデジタルデータだけが２次判定処理部２３に送られて２次的な合否判定の対象とされることとなるので、より検査に時間のかかる２次判定処理部２３に送られるデジタルデータの量を削減することができる。これにより、上述した第１の実施形態に比べてスループットが更に向上し、より高速に処理して検査時間を大幅に短縮することができる。
（第３の実施形態）
次に、本発明の第３の実施形態を図面に基づいて説明する。上述した第１および第２の実施形態は、被検査対象のＬＳＩにテストデータを入力したときにアナログ出力端子から出力される電圧値を基準としてＬＳＩの検査を行うものであった。これに対して、以下に述べる第３の実施形態は、ＬＳＩにパルス状のデジタルデータを入力したときにデジタル出力端子から出力されるデジタルデータの時間的なずれ（応答時間など）を基準としてＬＳＩの検査（いわゆるタイミングテスト）を行うものである。
第３の実施形態によるテストシステムの全体構成は、図２と同様である。図６は、第３の実施形態に係るマザーボード１１およびドーターボード１２の内部構成例を示すブロック図である。
図６に示すように、第３の実施形態によるマザーボード１１は、タイミング発生部４１と、スイッチアレイ４２と、判定処理部４３とを備えて構成されている。また、第３の実施形態によるドーターボード１２は、デジタルインタフェース部５１と、Ｔ／Ｄ（Ｔｉｍｅ／Ｄｉｇｉｔａｌ）変換部５２と、平均化処理部５３と、校正処理部５４とを備えて構成されている。
マザーボード１１のタイミング発生部４１は、被検査対象のＬＳＩに供給するデジタル入力信号（例えば、所定のタイミングに立上りと立下りを有するパルス信号）を発生し、ドーターボード１２のデジタルインタフェース部５１に出力する。デジタルインタフェース部５１は、タイミング発生部４１から供給されたデジタル入力信号をＬＳＩのデジタル入力端子に出力し、その結果としてＬＳＩの各デジタル出力端子から返されてくるデジタル出力信号（ＬＳＩの特性計測データ）を入力する。そして、ＬＳＩから入力したデジタルデータをマザーボード１１のスイッチアレイ４２に出力する。
スイッチアレイ４２は、デジタルインタフェース部５１から入力した複数のデジタルデータをスイッチングしてドーターボード１２のＴ／Ｄ変換部５２に供給する。ここではマルチプレクサではなくスイッチアレイ４２を用いているが、これは、デジタル出力端子の数がそれほど膨大でなく、リレースイッチをアレイ状に配置したスイッチアレイ４２でも充分に対応可能だからである。デジタル出力端子の数が非常に多く、デジタルインタフェース部５１に入力されるデジタルデータの数が膨大となる場合は、スイッチアレイ４２の代わりにマルチプレクサを用いることも可能である。このとき、図３のマルチプレクサ２１と同様に、トランジスタスイッチとリレースイッチとの組み合わせで構成しても良い。なお、スイッチアレイ４２の場合、マルチプレクサのようにトランジスタスイッチがトーナメント状に接続されることがないので、大きな負荷がかかることはなく、高速な動作を実現することができる。
Ｔ／Ｄ変換部５２は、デジタルインタフェース部５１よりＬＳＩのデジタル入力端子にデジタルデータを入力してから、ＬＳＩのデジタル出力端子からデジタルデータが出力され、それがスイッチアレイ４２を介してＴ／Ｄ変換部５２に入力されるまでの時間（ＬＳＩにパルスを入力してから測定データが得られるまでの応答時間）をデジタルデータに変換する。
平均化処理部５３は、Ｔ／Ｄ変換部５２により得られた複数のデジタルデータ（デジタル化された応答時間）を平均化する処理を行う。例えば、ＬＳＩに同じパルスデータを入力したときにデジタル出力端子から出力されるデジタル信号を用いて、Ｔ／Ｄ変換部５２で例えば１０回分の応答時間をデジタル化し、その結果を平均化処理部５３で平均化する処理を行う。この平均化処理により、被検査対象のＬＳＩに生じるノイズに起因する応答時間のランダム誤差を小さくすることができる。また、早い段階で平均化しておくことによってデータ量が減り、以降の処理が楽になる。
校正処理部５４は、被検査対象であるＬＳＩの系統誤差を小さくするための処理を行う。例えば、平均化処理部５３より出力された応答時間のデジタルデータ値から所定のオフセット値を引く処理を行う。この場合のオフセット値は、デジタルデータをＬＳＩに入力したときに測定データが得られるまでの応答時間の期待値からのずれ量として適当な値を設定しておく。この校正処理部５４により校正されたデジタルデータは、デジタルインタフェース部５１を介してドーターボード１２の判定処理部４３に供給される。
判定処理部４３は、デジタルインタフェース部５１から入力したデジタルデータをもとに、被検査対象であるＬＳＩの合否判定を行い、その結果をＩ／Ｏケーブル１６を介してパーソナルコンピュータ１０に出力する。
以上のように構成した第３の実施形態においても、マザーボード１１とドーターボード１２の基板上だけに配線をとどめている。また、Ｔ／Ｄ変換後の比較的早い段階で平均化処理部５３による平均化処理によってデータ量が減らされているので、スループットも向上する。
したがって、超多ピン出力のＬＳＩについて、電気的特性の検査（応答時間などを見るタイミングテスト）を高速かつ高精度に行うことが可能である。しかも、Ｔ／Ｄ変換後の早い段階でデジタルデータを平均化してデータ量を減らしているので、多量に並列化された伝送路や処理回路が必要なくなり、テストシステムの構成を従来に比べて格段に小さくすることができる。
（第４の実施形態）
次に、本発明の第４の実施形態を図面に基づいて説明する。第４の実施形態によるテストシステムの全体構成は、図２と同様である。
図７は、第４の実施形態に係るマザーボード１１およびドーターボード１２の内部構成例を示すブロック図である。なお、この図７において、図６に示した符号と同一の符号を付したものは同一の機能を有するものであるので、ここでは重複する説明を省略する。
図７に示すように、第４の実施形態によるマザーボード１１は、図６に示した判定処理部４３の代わりに２次判定処理部４４を備えて構成されている。また、第２の実施形態によるドーターボード１２は、校正処理部５４とデジタルインタフェース部５１との間に１次判定処理部５５を更に備えて構成されている。
１次判定処理部５５は、校正処理部５４により校正されたデジタルデータを対象として１次的な合否判定を行い、余分なデータを削減する処理を行う。ここで行う処理の内容は、例えば、校正処理部５４においてデジタルデータ値から所定のオフセット値を引いても、その演算結果のデータ値が期待値から大きくずれている場合（例えば、校正処理部５４から出力されるデータ値と期待値と差が所定値以上の場合）に、検査対象のＬＳＩには不具合があると判断して、そのデータを破棄するといったものである。
第４の実施形態においてデジタルインタフェース５１は、１次判定処理部５５による１次的な合否判定で合格と判定されたデジタルデータのみをマザーボード１１に出力する。
マザーボード１１の２次判定処理部４４は、デジタルインタフェース部５１から入力したデジタルデータをもとに、被検査対象であるＬＳＩの２次的な合否判定を行い、その結果をＩ／Ｏケーブル１６を介してパーソナルコンピュータ１０に出力する。ここで行う２次的な合否判定の処理は、図６に示した判定処理部４３が行う合否判定の処理と同様のものであり、１次判定処理部５５によって行われる１次的な合否判定に比べて、より高度な判定を行うものである。したがって、１次判定処理部５５による合否判定に比べて２次判定処理部４４による合否判定の方が処理に時間がかかる。
以上詳しく説明したように、第４の実施形態では、高度な合否判定を行う前に簡易的な合否判定を行い、被検査対象のＬＳＩに明らかに不具合があると思われるものについてはそれ以上の検査は行わないようにしている。すなわち、１次判定処理部５５での１次的な合否判定に合格したデジタルデータだけが２次判定処理部４４に送られて２次的な合否判定の対象とされることとなるので、より検査に時間のかかる２次判定処理部４４に送られるデジタルデータの量を削減することができる。これにより、上述した第３の実施形態に比べてスループットが更に向上し、より高速に処理して検査時間を大幅に短縮することができる。
（第５の実施形態）
次に、本発明の第５の実施形態を図面に基づいて説明する。第５の実施形態は、上述した第２の実施形態と第４の実施形態とを組み合わせたものである。第５の実施形態によるテストシステムの全体構成は、図２と同様である。
図８は、第５の実施形態に係るマザーボード１１およびドーターボード１２の内部構成例を示すブロック図である。なお、この図８において、図５および図７に示した符号と同一の符号を付したものは同一の機能を有するものであるので、ここでは重複する説明を省略する。
図８に示すように、第５の実施形態によるマザーボード１１は、マルチプレクサ２１と、タイミング発生部４１と、スイッチアレイ４２と、２次判定処理部６１とを備えて構成されている。また、第５の実施形態によるドーターボード１２は、アナログインタフェース部３１と、Ａ／Ｄ変換部３２と、Ｔ／Ｄ変換部５２と、平均化処理部７１と、校正処理部７２と、１次判定処理部７３と、デジタルインタフェース部７４とを備えて構成されている。
ドーターボード１２の平均化処理部７１は、図５に示した平均化処理部３３および図７に示した平均化処理部５３の両方の機能を持ったものである。すなわち、この平均化処理部７１は、Ａ／Ｄ変換部３２により得られた複数サンプル分のデジタルデータ（ＬＳＩにテストデータを入力した結果として得られる電圧値をデジタル化したもので、本発明の第１のデジタルデータに相当する）を平均化する処理を行う。また、Ｔ／Ｄ変換部５２により得られた複数のデジタルデータ（ＬＳＩにパルスを入力してから測定データが得られるまでの応答時間をデジタル化したもので、本発明の第２のデジタルデータに相当する）を平均化する処理を行う。
校正処理部７２は、図５に示した校正処理部３４および図７に示した校正処理部５４の両方の機能を持ったものである。すなわち、この校正処理部７２は、平均化処理部７１より出力されるデジタルデータ値から所定のオフセット値を引く処理を行う。この場合のオフセット値は、テストデータをＬＳＩに入力したときに出力端子から出力される電圧の期待値からのずれ量、パルスをＬＳＩに入力したときに測定データが得られるまのでの応答時間の期待値からのずれ量として適当な値をそれぞれ設定しておく。
１次判定処理部７３は、図５に示した１次判定処理部３６および図７に示した１次判定処理部５５の両方の機能を持ったものであり、校正処理部７２により校正されたデジタルデータを対象として、余分なデータを削減する処理を行う。すなわち、この１次判定処理部７３は、校正処理部３６において第１のデジタルデータ値から電圧値に関する第１のオフセット値を引いても、その演算結果のデータ値が期待値から大きくずれている場合に、検査対象のＬＳＩには不具合があると判断して、そのデータを破棄する。また、校正処理部５４において第２のデジタルデータ値から応答時間に関する第２のオフセット値を引いても、その演算結果のデータ値が期待値から大きくずれている場合に、検査対象のＬＳＩには不具合があると判断して、そのデータを破棄する。
デジタルインタフェース部７４は、１次判定処理部７３による１次的な合否判定で合格と判定されたデジタルデータのみをマザーボード１１に出力する。
マザーボード１１の２次判定処理部６１は、デジタルインタフェース部７４から入力したデジタルデータをもとに、被検査対象であるＬＳＩの２次的な合否判定を行い、その結果をＩ／Ｏケーブル１６を介してパーソナルコンピュータ１０に出力する。この２次判定処理部６１では、ＬＳＩのアナログ出力端子から出力されＡ／Ｄ変換を経て１次判定処理部７３から供給された第１のデジタルデータ（電圧値をデジタル化したもの）と、ＬＳＩのデジタル出力端子から出力され１次判定処理部７３を介して供給された第２のデジタルデータ（応答時間をデジタル化したもの）との双方を含めた総合的な判定を行う。
なお、以上に示した平均化処理部７１、校正処理部７２、１次判定処理部７３は、例えば１つのＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）により構成することが可能である。
このように構成した第５の実施形態によれば、ドライバ電圧測定を行うドライバテストや、応答時間などを見るタイミングテストの双方を行うことが可能なテストシステムについて、超多ピン出力のＬＳＩに関する電気的特性の検査を高速かつ高精度に行うことが可能である。しかも、そのテストシステムの構成を従来に比べて格段に小さくすることができる。また、ＬＳＩのアナログ出力端子から出力されるアナログ信号に基づく合否判定と、ＬＳＩのデジタル出力端子から出力されるデジタル信号に基づく合否判定との両方を含めた総合的な判定を行っているので、より高精度な検査を行うことができる。
なお、上記第１〜第５の実施形態では、マザーボード１１とドーターボード１２とを別に設け、それぞれのボード内に各機能ブロックを配置する例について説明したが、これは配置の単なる一例に過ぎない。すなわち、どの機能ブロックをマザーボード１１とドーターボード１２のどちらに設けるかは全く任意である。また、マザーボード１１とドーターボード１２とを区別することなく、１枚のボードとして構成しても良い。
また、上記第１〜第５の実施形態では、テストの種類としてドライバテストおよびタイミングテストを行う例について説明したが、本発明はこれ以外のテストにも適用することが可能である。
また、上記第１〜第５の実施形態では、液晶表示装置や有機ＥＬ表示装置、プラズマディスプレイ、表面電界ディスプレイ等の表示装置に使用される超多ピン出力のＬＳＩを被検査対象とする例について説明したが、被検査対象の半導体はこれに限定されるものではない。
また、上記第１〜第５の実施形態で示した数値は何れも単なる例を示すものであって、本発明はこれに限定されるものではない。
その他、上記実施形態は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【産業上の利用可能性】  本発明は、超多ピン出力のＬＳＩに関する電気的特性の検査を行うテストシステムに有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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