(57)【要約】      （修正有）【課題】安価に高集積化された且つ信頼性の低下を抑制した不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセル、及び複数の選択トランジスタが直列に接続された複数のメモリストリングスＭＳを有する。メモリストリングスＭＳは、基板Ｂａに対して垂直方向に延びるメモリ柱状半導体層３４と、メモリ柱状半導体層３４との間に電荷蓄積層３６を挟むように形成された第１〜第４ワード線導電層３２ａ〜３２ｄと、メモリ柱状半導体層３４の下部に接し且つ基板Ｂａに対して垂直方向に延びるソース側柱状半導体層２６と、ソース側柱状半導体層２６との間に電荷蓄積層２７を挟むように形成されると共にロウ方向に所定ピッチの間隔を設けてライン状に繰り返し設けられたソース側導電層２２とを備える。【選択図】図４
2009146942.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセル、及び複数の選択トランジスタが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、
前記メモリストリングスは、
基板に対して垂直方向に延びる第１の柱状半導体層と、
当該第１の柱状半導体層との間に電荷を蓄積する第１の電荷蓄積層を挟むようにして形成される第１の導電層と、
前記第１の柱状半導体層の下部に接し且つ前記基板に対して垂直方向に延びる第２の柱状半導体層と、
当該第２の柱状半導体層との間に電荷を蓄積する第２の電荷蓄積層を挟むようにして形成されると共に積層方向に直交する第１方向に所定ピッチの間隔を設けてライン状に繰り返し設けられた第２の導電層と
を備え、
前記第１の導電層は、前記メモリセルの制御電極として機能し、
前記第２の導電層は、前記選択トランジスタの制御電極として機能する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリストリングスに印加する電圧を制御する制御回路を備え、
当該制御回路は、
任意の前記メモリセルに対する動作が実行される前に、全ての前記メモリストリングスの前記第２の電荷蓄積層に所定の電荷を蓄積させる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２の電荷蓄積層は、窒化シリコンから構成されていることを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
電気的に書き換え可能な複数のメモリセル、及び複数の選択トランジスタが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、
前記メモリストリングスは、
基板に対して垂直方向に延びる第１の柱状半導体層と、
当該第１の柱状半導体層との間に電荷を蓄積する第１の電荷蓄積層を挟むようにして形成された第１の導電層と、
前記第１の柱状半導体層の下部に接し且つ前記基板に対して垂直方向に延びる第３の柱状半導体層と、
当該第３の柱状半導体層との間に電荷を蓄積する第３の電荷蓄積層を挟むようにして形成されると共に２次元的に広がって形成された第３の導電層と、
当該第３の導電層の下方に位置し、前記第３の柱状半導体層との間に絶縁層を挟むように形成されると共に２次元的に広がって形成された第４の導電層と
を備え、
前記第１の導電層は、前記メモリセルの制御電極として機能し、
前記第３の導電層及び前記第４の導電層は、前記選択トランジスタの制御電極として機能する
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記メモリストリングスに印加する電圧を制御する制御回路を備え、
当該制御回路は、
任意の前記メモリセルに対する動作が実行される前に、全ての前記メモリストリングスの前記第３の電荷蓄積層に所定の電荷を蓄積させ、任意の前記メモリストリングスの前記第３の電荷蓄積層から電荷を放出させる
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な半導体記憶装置に関し、半導体記憶装置の中でも、特に、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）のが一般的だが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、リソグラフィ工程に要するコストは増加の一途を辿っている。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１乃至３参照）。
【０００４】
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１乃至３）。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層のポリシリコン、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、トンネル絶縁層を介して設けられ且つ電荷を蓄積する複数の電荷蓄積層が設けられている。さらに、電荷蓄積層の周りにはブロック絶縁層が形成されている。これらポリシリコン、柱状半導体、トンネル絶縁層、電荷蓄積層、及びブロック絶縁層を含む構成は、メモリストリングスと呼ばれる。
【０００５】
上記従来技術においては、先ず、柱状半導体を形成し、その周りにトンネル絶縁層、電荷蓄積層、ブロック絶縁層、ゲート電極を各層ずつ順次形成する。しかし、このような形成方法は、その製造工程数が多く、煩雑である。
【特許文献１】特開２００３−０７８０４４号
【特許文献２】米国特許第５５９９７２４号
【特許文献３】米国特許第５７０７８８５号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、安価に高集積化された且つ信頼性の低下を抑制した不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセル、及び複数の選択トランジスタが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、前記メモリストリングスは、基板に対して垂直方向に延びる第１の柱状半導体層と、当該第１の柱状半導体層との間に電荷を蓄積する第１の電荷蓄積層を挟むようにして形成される第１の導電層と、前記第１の柱状半導体層の下部に接し且つ前記基板に対して垂直方向に延びる第２の柱状半導体層と、当該第２の柱状半導体層との間に電荷を蓄積する第２の電荷蓄積層を挟むようにして形成されると共に積層方向に直交する第１方向に所定ピッチの間隔を設けてライン状に繰り返し設けられた第２の導電層とを備え、前記第１の導電層は、前記メモリセルの制御電極として機能し、前記第２の導電層は、前記選択トランジスタの制御電極として機能することを特徴とする。
【０００８】
また、本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセル、及び複数の選択トランジスタが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、前記メモリストリングスは、基板に対して垂直方向に延びる第１の柱状半導体層と、当該第１の柱状半導体層との間に電荷を蓄積する第１の電荷蓄積層を挟むようにして形成された第１の導電層と、前記第１の柱状半導体層の下部に接し且つ前記基板に対して垂直方向に延びる第３の柱状半導体層と、当該第３の柱状半導体層との間に電荷を蓄積する第３の電荷蓄積層を挟むようにして形成されると共に２次元的に広がって形成された第３の導電層と、当該第３の導電層の下方に位置し、前記第３の柱状半導体層との間に絶縁層を挟むように形成されると共に２次元的に広がって形成された第４の導電層とを備え、前記第１の導電層は、前記メモリセルの制御電極として機能し、前記第３の導電層及び前記第４の導電層は、前記選択トランジスタの制御電極として機能することを特徴とする。
【発明の効果】
【０００９】
本発明は、安価に高集積化された且つ信頼性の低下を抑制した不揮発性半導体記憶装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
【００１１】
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、センスアンプ１６を有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬにかける電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳにかける電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線（ＳＧＤ）にかける電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。なお、上記の他、第１実施形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬにかける電圧を制御するビット線駆動回路、ソース線ＳＬにかける電圧を制御するソース線駆動回路を有する（図示略）。
【００１２】
また、図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００においては、メモリトランジスタ領域１２を構成するメモリトランジスタは、半導体層を複数積層することによって形成されている。また、図１に示すとおり各層のワード線ＷＬは、ある領域で２次元的に広がっている。各層のワード線ＷＬは、それぞれ同一層からなる平面構造を有しており、板状の平面構造となっている。
【００１３】
図２は、第１実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略構成図である。第１実施形態においては、メモリトランジスタ領域１２は、メモリトランジスタ（ｎＭＯＳ）ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ、ソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎからなるメモリストリングスＭＳをｍ×ｎ個（ｍ、ｎは自然数）を有している。図２においては、ｍ＝３、ｎ＝４の一例を示している。
【００１４】
各メモリストリングスＭＳのメモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）のゲートに接続されているワード線（ＷＬ１〜ＷＬ４）は、それぞれ同一の導電膜によって形成されており、それぞれ共通である。即ち、各メモリストリングスＭＳのメモリトランジスタＭＴｒ１ｍｎのゲートの全てがワード線ＷＬ１に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ２ｍｎのゲートの全てがワード線ＷＬ２に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ３ｍｎのゲートの全てがワード線ＷＬ３に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ４ｍｎのゲートの全てがワード線ＷＬ４に接続されている。第１実施形態に係る不揮発性半導体記憶装置１００においては、図１及び図２に示すように、ワード線（ＷＬ１〜ＷＬ４）は、それぞれ、２次元的に広がっており、板状の平面構造を有している。また、ワード線（ＷＬ１〜ＷＬ４）は、それぞれ、メモリストリングスＭＳに略垂直に配置されている。
【００１５】
各メモリストリングスＭＳは、半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域の上に柱状の柱状半導体ＣＬｍｎ（図２に示す場合、ｍ＝１〜３、ｎ＝１〜４）を有している。各柱状半導体ＣＬｍｎは、半導体基板Ｂａから垂直方向に形成されており、半導体基板Ｂａ及びワード線（ＷＬ１〜ＷＬ４）の面上においてマトリクス状になるように配置されている。つまり、メモリストリングスＭＳも、柱状半導体ＣＬｍｎに垂直な面内にマトリクス状に配置されている。なお、この柱状半導体ＣＬｍｎは、円柱状であっても、角柱状であってもよい。また、柱状半導体ＣＬｍｎとは、段々形状を有する柱状の半導体を含む。
【００１６】
また、図２に示すように、メモリストリングスＭＳの下方には、柱状半導体ＣＬｍｎと電荷蓄積層（図示せず）を介してソース側選択トランジスタＳＳＴｒｍｎを構成するソース側選択ゲート線ＳＧＳが設けられている。ソース側選択ゲート線ＳＧＳは、互いに絶縁分離され、ワード線ＷＬ１〜ＷＬ４とは異なり、半導体基板Ｂａに平行なロウ方向（積層方向に直交する方向）に所定ピッチの間隔を設けてライン状に繰り返し設けられている。また、ソース側選択ゲート線ＳＧＳの幅方向の中心には、その中心を貫通して形成された柱状半導体層ＣＬｍｎが設けられている。
【００１７】
また、図２に示すように、メモリストリングスＭＳの上方には、柱状半導体ＣＬｍｎと絶縁膜（図示せず）を介し接してドレイン側選択トランジスタＳＤＴｒｍｎを構成するドレイン側選択ゲート線ＳＧＤ（図２に示す場合、ＳＧＤ１〜ＳＧＤ４）が設けられている。各ドレイン側選択ゲート線ＳＧＤは、互いに絶縁分離され、ワード線ＷＬ１〜ＷＬ４とは異なり、ロウ方向に所定ピッチの間隔を設けてライン状に繰り返し設けられている。また、ドレイン側選択ゲート線ＳＧＤの幅方向の中心には、その中心を貫通して形成された柱状半導体層ＣＬｍｎが設けられている。
【００１８】
次に、図２及び図３を参照して、第１実施形態におけるメモリストリングスＭＳにより構成される回路構成及びその動作を説明する。図３は、第１実施形態における一つのメモリストリングスＭＳの回路図である。
【００１９】
図２及び図３に示すように、第１実施形態において、メモリストリングスＭＳは、４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びにソース側選択トランジスタＳＳＴｒｍ及びドレイン側選択トランジスタＳＤＴｒｍｎを有している。これら４つのメモリセルトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びにソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎは、それぞれ直列に接続されている（図３参照）。第１実施形態のメモリストリングスＭＳにおいては、半導体基板Ｂａ上のＰ−型領域（Ｐ−Ｗｅｌｌ領域）Ｂａ１に形成されたｎ＋領域に柱状半導体ＣＬｍｎが形成されている。
【００２０】
また、ソース側選択トランジスタＳＳＴｒｍｎのソースにはソース線ＳＬ（半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域）が接続されている。また、ドレイン側選択トランジスタＳＤＴｒｍｎのドレインにはビット線ＢＬが接続されている。
【００２１】
各メモリトランジスタＭｔｒｍｎは、柱状半導体ＣＬｍｎ、その柱状半導体ＣＬｍｎを取り囲むように形成された電荷蓄積層、その電荷蓄積層を取り囲むように形成されたワード線ＷＬを有する。ワード線ＷＬの絶縁膜に囲まれた電荷蓄積層に接する端部は、メモリトランジスタＭｔｒｍｎの制御ゲート電極として機能する。メモリトランジスタＭＴｒｍｎのソース及びドレインは、柱状半導体ＣＬｍｎに形成される。
【００２２】
ソース側選択トランジスタＳＳＴｒｍｎは、柱状半導体ＣＬｍｎ、その柱状半導体ＣＬｍｎを取り囲むように形成された電荷蓄積層、その電荷蓄積層を取り囲むように形成されたソース側選択ゲート線ＳＧＳを有する。ソース側選択ゲート線ＳＧＳに囲まれた電荷蓄積層に接する端部は、ソース側選択トランジスタＳＳＴｒｍｎの制御ゲートとして機能する。
【００２３】
ドレイン側選択トランジスタＳＤＴｒｍｎは、柱状半導体ＣＬｍｎ、その柱状半導体ＣＬｍｎを取り囲むように形成された絶縁層、その絶縁層を取り囲むように形成されたドレイン側選択ゲート線ＳＧＤを有する。ドレイン側選択ゲート線ＳＧＤに囲まれた絶縁層に接する端部は、ドレイン側選択トランジスタＳＤＴｒｍｎの制御ゲートとして機能する。
【００２４】
上記構成を有する不揮発性半導体記憶装置１００においては、ビット線ＢＬ１〜ＢＬ３、ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ１〜ＷＬ４、ソース側選択ゲート線ＳＧＳ、ソース線ＳＬの電圧は、ビット線駆動回路（図示略）、ドレイン側選択ゲート線駆動回路１５、ワード線駆動回路１３、ソース側選択ゲート線駆動回路１４、ソース線駆動回路（図示略）、及びビット線駆動回路（図示略）によって制御される。すなわち、所定のメモリトランジスタＭＴｒｍｎの電荷蓄積層の電荷を制御することによって、データの読み出し、書き込み、消去を実行する。つまり、ドレイン側選択ゲート線駆動回路１５、ワード線駆動回路１３、ソース側選択ゲート線駆動回路１４、ソース線駆動回路、及びビット線駆動回路は、メモリストリングスＭＳを制御する制御回路としての機能を有する。
【００２５】
（第１実施形態に係るメモリストリングスＭＳの具体的構成）
次に、図４を参照して、メモリストリングスＭＳの更に具体的構成を説明する。図４は、第１実施形態における一部のメモリストリングスＭＳの断面構造図である。図４に示すように、メモリセルストリングスＭＳは、下層から上層へと、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０を有する。ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒｍｎとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭｔｒｍｎとして機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒｍｎとして機能する。
【００２６】
ソース側選択トランジスタ層２０は、半導体基板Ｂａのソース線層（ソース線ＳＬとして機能）５１上に形成されたソース側第１絶縁層２１と、ソース側第１絶縁層２１の上面に形成されたソース側導電層（第２の導電層）２２と、ソース側導電層２２の上面に形成されたソース側第２絶縁層２３を有する。ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３は、ロウ方向に所定ピッチの間隔を設けてライン状に繰り返し設けられている。隣接するソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３のロウ方向の間には、層間絶縁層２４が設けられている。例えば、ソース側第１絶縁層２１及びソース側第２絶縁層２３は、酸化シリコン（ＳｉＯ２）にて構成されている。また、例えば、ソース側導電層２２は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。なお、ソース側導電層２２の一端は、上述したソース側選択トランジスタＳＳＴｒｍｎの制御ゲートとして機能する。
【００２７】
また、ソース側選択トランジスタ層２０は、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３を貫通してソース側ホール２５、及びソース側ホール２５内に形成されたソース側柱状半導体層（第２の柱状半導体層）２６を有する。ソース側柱状半導体層２６は、アモルファスシリコン（ａ−Ｓｉ）にて形成されている。また、ソース側柱状半導体層２６には、ｎ＋拡散層２６ａが形成されている。ｎ＋拡散層２６ａは、その下端がソース側導電層２２の上端よりも下方に位置し且つソース側導電層２２の下端よりも上方に位置するように形成されている。
【００２８】
更に、ソース側選択トランジスタ層２０は、ソース側柱状半導体層２６に接して形成されたトンネル絶縁層２７、トンネル絶縁層２７に接すると共に電荷を蓄積する電荷蓄積層２８と、その電荷蓄積層２８に接するブロック絶縁層２９とを有する。このブロック絶縁層２９は、ソース側導電層２２と接する。トンネル絶縁層２７は、酸化シリコン（ＳｉＯ２）にて形成されている。電荷蓄積層２８は、窒化シリコン（ＳｉＮ）にて形成されている。ブロック絶縁層２９は、酸化シリコン（ＳｉＯ２）にて形成されている。
【００２９】
上記ソース側選択トランジスタ層２０において、ソース側導電層２２の構成を換言すると、ソース側導電層２２は、ソース側柱状半導体層２６との間に電荷蓄積層２８を挟むように形成されている。
【００３０】
メモリトランジスタ層３０は、ソース側第２絶縁層２３の上方に設けられた第１〜第５ワード線間絶縁層（第１層間絶縁層）３１ａ〜３１ｅと、第１〜第５ワード線間絶縁層３１ａ〜３１ｅの上下間に設けられた第１〜第４ワード線導電層（第１の導電層）３２ａ〜３２ｄとを有する。例えば、第１〜第５ワード線間絶縁層３１ａ〜３１ｅは、酸化シリコン（ＳｉＯ２）にて構成されている。また、例えば、第１〜第４ワード線導電層３２ａ〜３２ｄは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。第１〜第４ワード線導電層３１ａ〜３１ｄは、上述したワード線ＷＬ１〜ＷＬ４として機能する。
【００３１】
また、メモリトランジスタ層３０は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通して形成されたメモリホール３３、及びメモリホール３３内に形成されたメモリ柱状半導体層（第１の柱状半導体層）３４を有する。メモリ柱状半導体層３４は、アモルファスシリコン（ａ−Ｓｉ）にて形成されている。
【００３２】
更に、メモリトランジスタ層３０は、メモリ柱状半導体層３４に接して形成されたトンネル絶縁層３５、トンネル絶縁層３５に接すると共に電荷を蓄積する電荷蓄積層３６と、その電荷蓄積層３６に接するブロック絶縁層３７とを有する。このブロック絶縁層３７は、第１〜第４ワード線導電層３２ａ〜３２ｄと接する。トンネル絶縁層３５は、酸化シリコン（ＳｉＯ２）にて形成されている。電荷蓄積層３６は、窒化シリコン（ＳｉＮ）にて形成されている。ブロック絶縁層３７は、酸化シリコン（ＳｉＯ２）にて形成されている。
【００３３】
上記メモリトランジスタ層３０において、第１〜第４ワード線導電層３２ａ〜３２ｄの構成を換言すると、第１〜第４ワード線導電層３２ａ〜３２ｄは、メモリ柱状半導体層３４との間に電荷蓄積層３６を挟むように形成されている。
【００３４】
ドレイン側選択トランジスタ層４０は、第５ワード線間絶縁層３１ｅ上に形成されたドレイン側第１絶縁層４１と、ドレイン側第１絶縁層４１の上面に形成されたドレイン側導電層４２と、ドレイン側導電層４２の上面に形成されたドレイン側第２絶縁層４３とを有する。ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３は、ロウ方向に所定ピッチの間隔を設けてライン状に繰り返し設けられている。隣接するドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３のロウ方向の間には、層間絶縁層４４が設けられている。例えば、ドレイン側第１絶縁層４１及びドレイン側第２絶縁層４３は、酸化シリコン（ＳｉＯ２）にて形成されている。ドレイン側導電層４２は、ポリシリコン（ｐ−Ｓｉ）にて形成されている。なお、ドレイン側導電層４２の一端は、上述したドレイン側選択トランジスタＳＤＴｒｍｎの制御ゲートとして機能する。
【００３５】
また、ドレイン側選択トランジスタ層４０には、ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３を貫通してドレイン側ホール４５が形成されている。ドレイン側ホール４５内には、ドレイン側ゲート絶縁層４６を介してドレイン側柱状半導体層４７が設けられている。ドレイン側ゲート絶縁層４６は、酸化シリコン（ＳｉＯ２）にて形成されている。ドレイン側柱状半導体層４７は、アモルファスシリコン（ａ−Ｓｉ）にて形成されている。
【００３６】
ドレイン側柱状半導体層４７の上部には、ビット線層５２が形成されている。ビット線層５２は、ビット線ＢＬとして機能する。
【００３７】
（第１実施形態に係る不揮発性半導体記憶装置１００の動作）
図５を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の動作について、ここでは、読み出し動作を例に挙げながら説明する。以下、非選択のメモリストリングスＭＳに接続されたビット線ＢＬを、非選択ビット線ＢＬ（ｎｏｎｓｅｌ）と表記する。また、選択されたメモリストリングスＭＳに接続されたビット線ＢＬを、選択ビット線ＢＬ（ｓｅｌ）と表記する。また、非選択のドレイン側選択ゲート線ＳＧＤを、非選択ドレイン側選択ゲート線ＳＧＤ（ｎｏｎｓｅｌ）と表記する。また、選択されたドレイン側選択ゲート線ＳＧＤを、選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）と表記する。また、非選択のワード線ＷＬを、非選択ワード線ＷＬ（ｎｏｎｓｅｌ）と表記する。また、選択されたワード線ＷＬを、選択ワード線ＷＬ（ｓｅｌ）と表記する。また、非選択のソース側選択ゲート線ＳＧＳを、非選択ソース側選択ゲート線ＳＧＳ（ｎｏｎｓｅｌ）と表記する。また、選択されたソース側選択ゲート線ＳＧＤを、選択ソース側選択ゲート線ＳＧＤ（ｓｅｌ）と表記する。
【００３８】
先ず、時刻ｔ１にて、ソース側選択ゲート線駆動回路１４は、選択ソース側選択ゲート線ＳＧＳ（ｓｅｌ）及び非選択ソース側選択ゲートＳＧＳ（ｎｏｎｓｅｌ）に正のゲート電圧（閾値上昇電圧）ＶＳｕｔｈを印加し、全てのメモリストリングＭＳにおけるソース側トランジスタ層２０の電荷蓄積層２８に電荷を蓄積させる。つまり、全てのソース側選択トランジスタＳＳＴｒｍｎの閾値電圧を上昇させる。なお、この時刻ｔ１にて行われる動作をプリプログラム動作と称する。
【００３９】
なお、時刻ｔ１にて、ソース側選択ゲート線ＳＧＳに正のゲート電圧（閾値上昇電圧）ＶＳｕｔｈが印加された場合であっても、ｎ＋型拡散層２６ａより上方のメモリ柱状半導体層３４の第１ワード線導電層３２ａに囲まれる位置に形成されたチャネル電位は、０Ｖに近い電位に保たれる。また、ワード線ＷＬ１〜ＷＬ４（第１〜第４ワード線導電層３２ａ〜３２ｄ）は、０Ｖのままであり、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎには、書き込みが行われない。
【００４０】
次に、時刻ｔ２にて、ソース側選択ゲート線駆動回路１４は、選択ソース側選択ゲート線ＳＧＳ（ｓｅｌ）及び非選択ソース側選択ゲートＳＧＳ（ｎｏｎｓｅｌ）に印加されたゲート電圧を０Ｖに戻す。
【００４１】
続いて、時刻ｔ３にて、ドレイン側選択ゲート線駆動回路１５は、選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）に正のゲート電圧を印加し、選択されたドレイン側選択トランジスタＳＤＴｒｍｎをオン状態にする。
【００４２】
次に、時刻ｔ４にて、ワード線駆動回路１３は、非選択ワード線ＷＬ（ｎｏｎｓｅｌ）に正の読み出し電圧Ｖｒｅａｄを印加する。一方、ワード線駆動回路１３は、選択ワード線ＷＬ（ｓｅｌ）に正の中間電圧Ｖｍを印加する。
【００４３】
続いて、時刻ｔ５にて、ビット線駆動回路は、ビット線ＢＬを所定の電圧（プリチャージ電圧）まで充電する。
【００４４】
次に、時刻ｔ６にて、ソース側選択ゲート線駆動回路１４は、選択ソース側選択ゲート線ＳＧＳ（ｓｅｌ）に正のゲート電圧（オン電圧）ＶＳｔｈを印加し、選択されたソース側選択トランジスタＳＤＴｒｍｎをオン状態にする。なお、オン電圧ＶＳｔｈは、時刻ｔ１〜ｔ２の間での閾値電圧の上昇を見込み設定されている。オン電圧ＶＳｔｈは、閾値上昇電圧ＶＳｕｔｈ以下である。
【００４５】
上記時刻ｔ６の動作により、選択したメモリトランジスタが消去状態の場合、選択したメモリストリングスＭＳに電流が流れて、ビット線ＢＬの電位が低下する（図５の符号”ｌｏｗ”）。一方、選択したメモリトランジスタが書き込み状態の場合、選択したメモリストリングスに電流が流れず、ビット線ＢＬの電位は、プリチャージ電圧付近の電圧に留まる（図５の符号”ｈｉｇｈ”）。このビット線ＢＬの電位をセンスアンプ１６にて読み出すことで、データを決定する。そして、時刻ｔ７にて、ドレイン側選択ゲート線駆動回路１５は、選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）に印加されたゲート電圧を０Ｖに戻す。また、時刻ｔ７にて、ワード線駆動回路１３は、非選択ワード線ＷＬ（ｎｏｎｓｅｌ）及び選択ワード線ＷＬ（ｓｅｌ）に印加されたワード線電圧を０Ｖに戻し、ソース側選択ゲート線駆動回路１４は、選択ソース側選択ゲート線ＳＧＳ（ｓｅｌ）に印加されたゲート電圧を０Ｖに戻す。
【００４６】
（第１実施形態に係る不揮発性半導体記憶装置１００の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置１００は、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置１００は、メモリトランジスタＭＴｒｍｎとなる各層、及びソース側選択トランジスタＳＳＴｒｍｎ，ドレイン側選択トランジスタ層ＳＤＴｒｍｎとなる各層を、積層数に関係なく所定のリソグラフィ工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置１００を製造することが可能である。
【００４７】
ここで、例えば、ソース側選択ゲート線（ソース側導電層）が、並ぶ全てのメモリストリングスにてロウ方向・カラム方向に共通な板状構造であれば、読み出し時に、全てのメモリストリングスに電流が流れ、メモリストリングスのチャネル電位は、ソース線電位に固定され、メモリトランジスタＭＴｒｍｎを構成する層（トンネル絶縁層、電荷蓄積層、ブロック絶縁層）への負荷が生じる。つまり、この負荷により、メモリトランジスタＭＴｒｍｎのデータ保持特性に問題が生じる。
【００４８】
また、例えば、ソース側柱状半導体層２６の周りに絶縁層しか形成されていない構成であれば、形成された絶縁層の膜厚の変化や柱状半導体層の径のバラツキ等に応じて、閾値電圧が大きく変動する。つまり、ソース側選択トランジスタのスイッチング特性の低下を招くおそれがある。
【００４９】
一方、第１実施形態に係る不揮発性半導体記憶装置１００においては、ソース側選択ゲート線ＳＧＳ（ソース側導電層２２）が、積層方向に直交するロウ方向に所定ピッチの間隔を設けてライン状に繰り返し設けられている。したがって、読み出し時に、選択されたメモリストリングスＭＳのみに電流が流れ、非選択のメモリストリングスのチャネル領域はフローティングとなり、メモリトランジスタＭＴｒｍｎを構成する層（トンネル絶縁層３７、電荷蓄積層３８、ブロック絶縁層３９）への負荷を抑制することができる。つまり、メモリトランジスタＭＴｒｍｎのデータ保持特性の低下を抑制することができる。
【００５０】
また、第１実施形態に係る不揮発性半導体記憶装置１００においては、ソース側柱状半導体層２６（柱状半導体ＣＬｍｎ）とソース側導電層２２（ソース側選択ゲート線ＳＧＳ）との間に電荷蓄積層２８を有しており、読み出し動作前に、全てのメモリストリングスＭＳの電荷蓄積層２８に電荷を蓄積させ、ソース側選択トランジスタＳＧＳの閾値電圧を上昇させる。したがって、ソース側選択トランジスタＳＧＳの閾値を上げて非選択のメモリストリングスのリーク電流を低減し、スイッチング特性の低下を抑制することができる。
【００５１】
以上のように、第１実施形態に係る不揮発性半導体記憶装置１００は、安価に高集積化され、且つ信頼性の低下を抑制するという効果を奏する。
【００５２】
［第２実施形態］
（第２実施形態に係る不揮発性半導体記憶装置の構成）
次に、図６を参照して、本発明の第２実施形態に係る不揮発性半導体記憶装置の構成について説明する。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００５３】
図６に示すように、第２実施形態に係る不揮発性半導体記憶装置では、ソース側選択トランジスタとして直列接続された２つの選択トランジスタを有している点で、第１実施形態と異なる。すなわち、第２実施形態に係る不揮発性半導体記憶装置においては、メモリストリングスＭＳａの下方には、柱状半導体ＣＬｍｎから電荷蓄積層（図示せず）を介し接してソース側上部選択トランジスタＵＳＳＴｒｍｎを構成するソース側上部選択ゲート線ＵＳＧＳが設けられている。また、ソース側上部選択トランジスタＵＳＳＴｒｍｎ及びソース側上部選択ゲート線ＵＳＧＳの下方には、ソース側下部選択トランジスタＬＳＳＴｒｍｎを構成するソース側下部選択ゲート線ＬＳＧＳが設けられている。ソース側上部選択ゲート線ＵＳＧＳ及びソース側下部選択ゲート線ＬＳＧＳは、ワード線ＷＬ１〜ＷＬ４と同様に２次元的に広がる平面板状の構造を有している。その他の第２実施形態に係る構成は、第１実施形態と同様であるので、その説明は省略する。
【００５４】
次に、図６及び図７を参照して、第２実施形態におけるメモリストリングスＭＳａにより構成される回路構成及びその動作を説明する。図７は、第２実施形態における一つのメモリストリングスＭＳａの回路図である。
【００５５】
図６及び図７に示すように、第２実施形態において、メモリストリングスＭＳａでは、第１実施形態と異なり、４つのメモリセルトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びにソース側上部選択トランジスタＵＳＳＴｒｍｎ、ソース側下部選択トランジスタＬＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎが、それぞれ直列に接続されている（図７参照）。
【００５６】
ソース側上部選択トランジスタＵＳＳＴｒｍｎは、柱状半導体ＣＬｍｎ、その柱状半導体ＣＬｍｎを取り囲むように形成された電荷蓄積層、その電荷蓄積層を取り囲むように形成されたソース側上部選択ゲート線ＵＳＧＳを有する。ソース側上部選択ゲート線ＵＳＧＳに囲まれた電荷蓄積層に接する端部は、ソース側上部選択トランジスタＵＳＳＴｒｍｎの制御ゲートとして機能する。
【００５７】
ソース側下部選択トランジスタＬＳＳＴｒｍｎは、柱状半導体ＣＬｍｎ、その柱状半導体ＣＬｍｎを取り囲むように形成された電荷蓄積層、その電荷蓄積層を取り囲むように形成されたソース側下部選択ゲート線ＬＳＧＳを有する。ソース側下部選択ゲート線ＬＳＧＳに囲まれた電荷蓄積層に接する端部は、ソース側下部選択トランジスタＬＳＳＴｒｍｎの制御ゲートとして機能する。なお、ソース側下部選択ゲート線ＬＳＧＳと柱状半導体層ＣＬｍｎの間には、電荷蓄積層の代わりに、単一の絶縁層（例えば、シリコン酸化膜）のみを設けてもよい。
【００５８】
（第２実施形態に係るメモリストリングスＭＳａの具体的構成）
次に、図８を参照して、第２実施形態に係るメモリストリングスＭＳａの更に具体的構成を説明する。図８は、第２実施形態における一部のメモリストリングスＭＳａの断面構造図である。第２実施形態に係るメモリストリングスＭＳａにおいては、図８に示すように、ソース側トランジスタ層６０の構成が、第２実施形態と異なる。なお、第１実施形態と異なり、ソース側選択トランジスタ層６０は、ソース側上部選択トランジスタＵＳＳＴｒｍｎ及びソース側下部選択トランジスタＬＳＳＴｒｍｎとして機能する。
【００５９】
ソース側選択トランジスタ層６０は、半導体基板Ｂａ上のソース線層５１の上に順次積層されたソース側第１絶縁層６１、下部ソース側導電層（第４の導電層）６２ａ、ソース側第２絶縁層６３、上部ソース側導電層（第３の導電層）６２ｂ、及びソース側第３絶縁層６４を有する。例えば、ソース側第１絶縁層６１、ソース側第２絶縁層６３、及びソース側第３絶縁層６４は、酸化シリコン（ＳｉＯ２）にて構成されている。また、例えば、上部ソース側導電層６２ｂ及び下部ソース側導電層６２ａは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。なお、上部ソース側導電層６２ｂの一端は、上述したソース側上部選択トランジスタＵＳＳＴｒｍｎの制御ゲートとして機能し、下部ソース側導電層６２ａの一端は、上述したソース側下部選択トランジスタＬＳＳＴｒｍｎの制御ゲートとして機能する。
【００６０】
また、ソース側選択トランジスタ層６０は、ソース側第３絶縁層６４、上部ソース側導電層６２ｂ、ソース側第２絶縁層６３、下部ソース側導電層６２ａ、及びソース側第１絶縁層６１を貫通するソース側ホール６５を有し、またこのソース側ホール６５内に形成されたソース側柱状半導体層（第３の柱状半導体層）６６を有する。ソース側柱状半導体層６６は、アモルファスシリコン（ａ−Ｓｉ）にて形成されている。また、ソース側柱状半導体層６６には、ｎ＋拡散層６６ａが形成されている。ｎ＋拡散層６６ａは、その下端が上部ソース側導電層６２ｂの上端よりも下方に位置し且つ上部ソース側導電層６２ｂの下端よりも上方に位置するように形成されている。
【００６１】
更に、ソース側選択トランジスタ層６０は、ソース側柱状半導体層６６に接して形成されたトンネル絶縁層６７、トンネル絶縁層６７に接するように形成され電荷を蓄積する電荷蓄積層６８と、その電荷蓄積層６８に接するように形成されたブロック絶縁層６９とを有する。このブロック絶縁層６９は、下部ソース側導電層６２ａ及び上部ソース側導電層６２ｂと接する。トンネル絶縁層６７は、酸化シリコン（ＳｉＯ２）にて形成されている。電荷蓄積層６８は、窒化シリコン（ＳｉＮ）にて形成されている。ブロック絶縁層６９は、酸化シリコン（ＳｉＯ２）にて形成されている。
【００６２】
上記ソース側選択トランジスタ層６０において、上部ソース側導電層６２ｂ及び下部ソース側導電層６２ａの構成を換言すると、上部ソース側導電層６２ｂ及び下部ソース側導電層６２ａは、ソース側柱状半導体層６６との間にトンネル絶縁層６７、電荷蓄積層６８、及びトンネル絶縁層６９を挟むように形成されている。なお、下部ソース側導電層６２ａは、少なくともソース側柱状半導体層６６との間に単一の絶縁層（例えば、シリコン酸化膜）を挟むように形成されていればよい。
【００６３】
（第２実施形態に係る不揮発性半導体記憶装置の動作）
図９を参照して、第２実施形態に係る不揮発性半導体記憶装置の動作について、ここでは読み出し動作を例に挙げて説明する。
【００６４】
先ず、時刻ｔ１１にて、ソース側選択ゲート線駆動回路１４は、ソース側下部選択ゲート線ＬＳＧＳに正のゲート電圧（閾値上昇電圧）ＶＳｕｔｈを印加し、続く時刻ｔ１２にて、ソース側選択ゲート線駆動回路１４は、ソース側上部選択ゲート線ＵＳＧＳに正のゲート電圧（閾値上昇電圧）ＶＳｕｔｈを印加する。つまり、全てのメモリストリングＭＳにおいて、少なくとも、ソース側上部選択トランジスタＵＳＳＴｒｍｎを構成する電荷蓄積層６８に電荷を蓄積させ、ソース側上部選択トランジスタＵＳＳＴｒｍｎの閾値電圧を上昇させる。
【００６５】
なお、時刻ｔ１２にて、ソース側上部選択ゲート線ＵＳＧＳに正のゲート電圧（閾値上昇電圧）ＶＳｕｔｈが印加された場合であっても、ｎ＋型拡散層６６ａより上方のメモリ柱状半導体層３４の第１ワード線導電層３２ａに囲まれる位置に形成されたチャネル電位は、０Ｖに近い電位に保たれる。また、ワード線ＷＬ１〜ＷＬ４（第１〜第４ワード線導電層３２ａ〜３２ｄ）は、０Ｖのままであり、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎには、書き込みが行われない。
【００６６】
次に、時刻ｔ１３にて、ソース側選択ゲート線駆動回路１４は、上部選択ソース側選択ゲート線ＵＳＧＳに印加されたゲート電圧を０Ｖに戻し、続く時刻ｔ１４にて、ソース側選択ゲート線駆動回路１４は、下部選択ソース側選択ゲート線ＬＳＧＳに印加されたゲート電圧を０Ｖに戻す。
【００６７】
続いて、時刻ｔ１５にて、ドレイン側選択ゲート線駆動回路１５は、選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）に正のゲート電圧を印加し、選択したドレイン側選択トランジスタＳＤＴｒｍｎをオン状態にする。なお、非選択ドレイン側選択ゲート線ＳＧＤ（ｎｏｎｓｅｌ）は、０Ｖに保持し、オフ状態を保持する。
【００６８】
次に、時刻ｔ１６にて、ワード線駆動回路１３は、選択ワード線ＷＬ（ｓｅｌ）及び非選択ワード線ＷＬ（ｎｏｎｓｅｌ）に正の読み出し電圧Ｖｒｅａｄを印加する。
【００６９】
続いて、時刻ｔ１７にて、ソース側選択ゲート線駆動回路１４は、ソース側上部選択ゲート線ＵＳＧＳに負のゲート電圧（閾値低下電圧）ＶＳｄｔｈを印加する。ここで、選択したメモリストリングスＭＳａ（オンとされたドレイン側選択トランジスタＳＤＴｒｍｎを有するメモリストリングスＭＳａ）のソース側上部選択ゲート線ＵＳＧＳにおいては、その端部を起点として電荷の放出が始まり（消去動作が始まり）、その領域のソース側上部選択ゲート線ＵＳＧＳの閾値電圧は、０Ｖ以下に低下する。一方、非選択のメモリストリングスＭＳａに接する領域のソース側上部選択ゲート線ＵＳＧＳにおいては、ドレイン側選択トランジスタＳＤＴｒｍｎがオフしているためチャネルに電荷が供給されないため、消去動作が始まらず、閾値電圧は、高いまま保持される。
【００７０】
なお、時刻ｔ１７にて、ソース側上部選択ゲート線ＵＳＧＳに負のゲート電圧（閾値低下電圧）ＶＳｄｔｈが印加された場合であっても、ｎ＋型拡散層６６ａにより、メモリ柱状半導体層３４の第１ワード線導電層３２ａに囲まれる位置に形成されたチャネル電位は、より効率的に読み出し電圧に近い電位に保たれる。
【００７１】
次に、時刻ｔ１８にて、ソース側選択ゲート線駆動回路１４は、ソース側上部選択ゲート線ＵＳＧＳに印加するゲート電圧を元の０Ｖに戻し、続いて、時刻ｔ１９にて、ソース側選択ゲート線駆動回路１４は、ソース側下部選択ゲート線ＬＳＧＳに正のゲート電圧（オン電圧）ＶＳｔｈを印加する。このとき、選択したメモリストリングスＭＳａ（オンとされたドレイン側選択トランジスタＳＤＴｒｍｎを有するメモリストリングスＭＳａ）のソース側上部選択トランジスタＵＳＳＴｒｍｎのみの閾値電圧が低下しているので、ソース側下部選択トランジスタＬＳＳＴｒｍｎがオン状態となることによって、選択したメモリストリングスＭＳａのみが導通する。一方、非選択のメモリストリングスＭＳａは、フローティング状態に保持される。なお、オン電圧ＶＳｔｈは、時刻ｔ１１〜ｔ１４の間での閾値電圧の上昇を見込み設定されている。オン電圧ＶＳｔｈは、閾値上昇電圧ＶＳｕｔｈ以下である。
【００７２】
次に、時刻ｔ２０にて、ドレイン側選択ゲート線駆動回路１５は、選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）のゲート電圧を元の０Ｖに戻し、選択したドレイン側選択トランジスタＳＤＴｒｍｎをオフ状態とする。続いて、時刻ｔ２１にて、ビット線駆動回路は、ビット線ＢＬをプリチャージ電圧まで充電する。また、時刻ｔ２１にて、ワード線駆動回路１３は、選択ワード線ＷＬ（ｓｅｌ）を読み出しのための中間電位Ｖｍまで戻す。
【００７３】
続いて、時刻ｔ２２にて、ドレイン側選択ゲート線駆動回路１５は、選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）に正のゲート電圧を印加する。これにより、選択したメモリトランジスタが消去状態の場合、選択したメモリストリングスＭＳａに電流が流れて、ビット線ＢＬの電位が低下する（図９の符号”ｌｏｗ”）。一方、選択したメモリトランジスタが書き込み状態の場合、選択したメモリストリングスＭＳａに電流が流れず、ビット線ＢＬの電位は、プリチャージ電圧付近の電圧に留まる（図９の符号”ｈｉｇｈ”）。このビット線ＢＬの電位をセンスアンプ１６にて読み出すことで、データを決定する。そして、時刻ｔ２３にて、ドレイン側選択ゲート線駆動回路１５は、選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）に印加されたゲート電圧を０Ｖに戻す。また、時刻ｔ２３にて、ワード線駆動回路１３は、選択ワード線ＷＬ（ｓｅｌ）及び非選択ワード線ＷＬ（ｎｏｎｓｅｌ）に印加されたワード線電圧を０Ｖに戻し、ソース側選択ゲート線駆動回路１４は、ソース側下部選択ゲート線ＬＳＧＳに印加されたゲート電圧を０Ｖに戻す。
【００７４】
（第２実施形態に係る不揮発性半導体記憶装置の効果）
次に、第２実施形態に係る不揮発性半導体記憶装置の効果について説明する。第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、高集積化可能である。また、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態のライン状に繰り返し設けられたソース側選択ゲート線ＳＧＳと異なり、板状のソース側上部選択ゲート線ＵＳＧＳ及びソース側下部選択ゲート線ＬＳＧＳを有する構成である。したがって、第２実施形態に係る不揮発性半導体記憶装置は、微細なリソグラフィ工程を必要とせず、第１実施形態よりもさらに製造工程を簡略化することができる。
【００７５】
さらに、第２実施形態に係る不揮発性半導体記憶装置は、ソース側上部選択ゲート線ＵＳＧＳ（上部ソース側導電層６２ｂ）の側壁に形成された電荷蓄積層６８へ蓄積させる電荷を調整することにより、第１実施形態と同様に、読み出し時に、選択されたれたメモリストリングスＭＳａのみを導通させることができる。つまり、第２実施形態に係る不揮発性半導体記憶装置は、読み出し時にメモリトランジスタＭＴｒｍｎを構成する層（トンネル絶縁層３７、電荷蓄積層３８、ブロック絶縁層３９）へかかる負荷を抑制し、データ保持特性の低下を抑制することができる。
【００７６】
また、第２実施形態に係る不揮発性半導体記憶装置においては、読み出し動作前に、全てのメモリストリングスＭＳａの電荷蓄積層６８に電荷を蓄積させ、ソース側下部選択トランジスタＬＳＧＳ及びソース側上部選択トランジスタＵＳＧＳの閾値電圧を上昇させる。したがって、ソース側下部選択トランジスタＬＳＧＳの閾値及びソース側上部選択トランジスタＵＳＧＳの閾値を一定に保ち、スイッチング特性の低下を抑制することができる。
【００７７】
また、第２実施形態に係る不揮発性半導体記憶装置においては、閾値上昇電圧ＶＳｕｔｈを十分に高く設定し、閾値低下電圧ＶＳｄｔｈを十分低く設定することで、ソース側上部選択トランジスタＵＳＳＴｒｍｎのオン・オフ状態の制御をより正確に実行することができる。
【００７８】
以上のように、第２実施形態に係る不揮発性半導体記憶装置は、安価に高集積化され、且つ信頼性の低下を抑制するという効果を奏する。
【００７９】
［その他の実施形態]
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【００８０】
例えば、上記第１実施形態において、時刻ｔ１にて行われるプリプログラム動作は、ソース側選択ゲート線ＳＧＳをオフ状態とする必要の生じた際に毎回行うことも可能であるが、ソース側選択ゲート線ＳＧＳの閾値保持特性が高い場合には、パワーオン状態の時及び一定時間毎といったリフレッシュ動作として適宜実行可能である。
【００８１】
また、上記第１実施形態及び第２実施形態において、トンネル絶縁層２７（６７）とトンネル絶縁層３５は、別々の製造工程にて形成されたものであるが、同じ製造工程にて一体形成されたものであってもよい。また、電荷蓄積層２８（６８）と電荷蓄積層３６は、別々の製造工程にて形成されたものであるが、同じ製造工程にて一体形成されたものであってもよい。また、ブロック絶縁層２９（６９）とブロック絶縁層３７は、別々の製造工程にて形成されたものであるが、同じ製造工程にて一体形成されたものであってもよい。また、ソース側柱状半導体層２６（６６）とメモリ柱状半導体層３４は、別々の製造工程にて形成されたものであるが、同じ製造工程にて一体形成されたものであってもよい。このような構成とすることにより、更に製造コストを安価にすることが可能となる。
【００８２】
また、上記第１及び第２実施形態において、ドレイン側選択トランジスタ層４０は、ドレイン側ゲート絶縁層４６を有する構成であるが、ドレイン側ゲート絶縁層４６の代わりに、ソース側選択トランジスタ層２０（６０）と同様に、トンネル絶縁層、電荷蓄積層、及びブロック絶縁層を有する構成としてもよい。さらに、ドレイン側選択トランジスタ層４０、メモリトランジスタ２０、及びドレイン側選択トランジスタ層２０（６０）のトンネル絶縁層、電荷蓄積層、ブロック絶縁層を同一工程にて一体形成すれば、更に製造コストを安価にすることが可能となる。
【００８３】
また、上記第１実施形態及び第２実施形態は、ソース側導電層２２（下部ソース側導電層６２ａ、上部ソース側導電層６２ｂ）、ブロック絶縁層２９（６９）、電荷蓄積層２８（６８）、トンネル絶縁層２７（６７）及びソース側柱状半導体層２６（６６）の順に形成された構造（ＭＯＮＯＳ構造）を有するものであったが、電荷を蓄積可能な構造であればよい。例えば、ＭＯＮＯＳ構造からトンネル絶縁層２７（６７）を省略した構造（ＭＯＮＳ構造）、或いは、ＭＯＮＯＳ構造からトンネル絶縁層２７（６７）及びブロック絶縁層２９（６９）を省略し、トラップ準位を複数有する電荷蓄積層のみとする構造であってもよい。
【００８４】
また、上記第１実施形態及び第２実施形態において、メモリトランジスタＭＴｒｍｎは、ｎＭＯＳ型であったが、ｐＭＯＳ型に変更することも可能である。なお、そのような場合、電位関係が正負逆になることは言うまでもない。
【図面の簡単な説明】
【００８５】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置１００の構成概略図である。
【図２】本発明の第１実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部概略斜視図である。
【図３】本発明の第１実施形態における一つのメモリストリングスＭＳの回路図である。
【図４】第１実施形態におけるメモリストリングスＭＳの断面構造図である。
【図５】第１実施形態に係る不揮発性半導体記憶装置１００の動作を示すタイムチャートである。
【図６】本発明の第２実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域１２の一部概略斜視図である。
【図７】本発明の第２実施形態における一つのメモリストリングスＭＳａの回路図である。
【図８】第２実施形態におけるメモリストリングスＭＳａの断面構造図である。
【図９】第２実施形態に係る不揮発性半導体記憶装置の動作を示すタイムチャートである。
【符号の説明】
【００８６】
１００…不揮発性半導体記憶装置、１２…メモリトランジスタ領域、１３…ワード線駆動回路、１４…ソース側選択ゲート線駆動回路、１５…ドレイン側選択ゲート線駆動回路、１６…センスアンプ、２０，６０…ソース側選択トランジスタ層、３０…メモリトランジスタ層、４０…ドレイン側選択トランジスタ層、２１，６１…ソース側第１絶縁層、２２…ソース側導電層、６２ａ…下部ソース側導電層、６２ｂ…上部ソース側導電層、２３，６２…ソース側第２絶縁層、６３…ソース側第３絶縁層、２４…層間絶縁層、２５…ソース側ホール、２６…ソース側柱状半導体層、２７，６７…トンネル絶縁層、２８，６８…電荷蓄積層、２９，６９…ブロック絶縁層、３１ａ〜３１ｅ…第１〜第５ワード線間絶縁層、３２ａ〜３２ｄ…第１〜第４ワード線導電層、３３…メモリホール、３４…メモリ柱状半導体層、３５…トンネル絶縁層、３６…電荷蓄積層、３７…ブロック絶縁層、４１…ドレイン側第１絶縁層、４２…ドレイン側導電層、４３…ドレイン側第２絶縁層、４４…層間絶縁層、４５…ドレイン側ホール、４６…ドレイン側ゲート絶縁層、４７…ドレイン側柱状半導体層、５１…ソース線層、５２…ビット線層、Ｂａ…半導体基板、ＣＬｍｎ…柱状半導体、ＭＴｒ１〜ＭＴｒ４…メモリトランジスタ、ＳＳＴｒｍｎ…ソース側選択トランジスタ、ＬＳＳＴｒｍｎ…ソース側下部選択トランジスタ、ＵＳＳＴｒｍｎ…ソース側上部選択トランジスタ、ＳＤＴｒｍｎ…ドレイン側選択トランジスタ。
【図１】
2009146942.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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