(57)【要約】使用する外部端子数が異なる第１〜第３型式の半導体デバイスを接続することができる第１及び第２接触端子群を備えた第１及び第２接触具をインターフェースボードに用意し、この第１接触具の第１接触端子群と、第２接触具の第２接触端子群の各対応する端子同士を渡り配線で接続し、各渡り配線の一端側にピンエレクトロニクスに備えたＩＯチャネルのドライバ出力ピンを接続し、他端側にピンエレクトロニクスに備えたＩＯチャネルのコンパレータ入力ピンを接続し、第２接触具の第１接触端子群にはピンエレクトロニクスに備えたＩＯチャネルのドライバ出力ピン及びコンパレータ入力ピンを別個の配線で接続した。【特許請求の範囲】
【請求項１】
第１外部端子群と第２外部端子群とを備え、第１外部端子群の一部を用いて動作する第１型式の半導体デバイス、及び上記第１型式の半導体デバイスと同様の外部端子の配列を備え、上記第１外部端子群の全てを用いて動作する第２型式の半導体デバイス、及び上記第１型式及び第２型式の半導体デバイスと同様の外部端子の配列を備え、上記第１外部端子群と第２外部端子群の全てを用いて動作する第３型式の半導体デバイスの何れでも接続することができる第１外部端子群に対応した第１接触端子群及び第２外部端子群に対応した第２接触端子群を共にそれぞれ備えた第１接触具及び第２接触具をデバイスインターフェースボードに設け、第１接触具の第１接触端子群と、第２接触具の第２接触端子群の各対応する端子同士を渡り配線で共通接続し、各渡り配線の一端側をピンエレクトロニクスに第１接触具に対応して備えた第１ＩＯチャネル群の対応するＩＯチャネルの各ドライバ出力ピンに接続し、他端側を上記第１ＩＯチャネル群の対応するＩＯチャネルの各コンパレータ入力ピンに接続し、上記第２接触具の第１接触端子群の各接触端子を上記ピンエレクトロニクスに第２接触具に対応して備えた第２ＩＯチャネル群の対応するＩＯチャネルの各ドライバ出力ピン及び各コンパレータ入力ピンにそれぞれ別個の配線で接続したことを特徴とする半導体デバイス試験装置。
【請求項２】
第１外部端子群と第２外部端子群とを備え、第１外部端子群の一部を用いて動作する第１型式の半導体デバイス、及び上記第１型式の半導体デバイスと同様の外部端子の配列を備え、上記第１外部端子群の全てを用いて動作する第２型式の半導体デバイス、及び上記第１型式及び第２型式の半導体デバイスと同様の外部端子の配列を備え、上記第１外部端子群と第２外部端子群の全てを用いて動作する第３型式の半導体デバイスの何れでも接続することができる第１外部端子群に対応した第１接触端子群及び第２外部端子群に対応した第２接触端子群を共にそれぞれ備えた第１接触具及び第２接触具をデバイスインターフェースボードに設け、第１接触具の第１接触端子群と、第２接触具の第２接触端子群の各対応する端子同士を２本の第１分岐線で共通連結し、この２本の第１分岐線の分岐点群をピンエレクトロニクスに第１接触具に対応して備えた第１ＩＯチャネル群の対応するＩＯチャネルの各ドライバ出力ピンに接続し、更に上記第１接触具の第１接触端子群と、第２接触具の第２接触端子群の各対応する端子同士を２本の第２分岐線で共通接続し、この２本の第２分岐線の分岐点群を上記ピンエレクトロニクスに第２接触具に対応して備えた第２ＩＯチャネル群の対応するＩＯチャネルの各コンパレータ入力ピンに接続し、上記第２接触具の第１接触端子群の各接触端子を上記第２ＩＯチャネル群の対応するＩＯチャネルの各ドライバ出力ピン及び各コンパレータ入力ピンにそれぞれ別個の配線で接続したことを特徴とする半導体デバイス試験装置。
【請求項３】
対をなす外部端子同士が異なるタイミングで動作する入出力用外部端子を少なくとも１組備えた半導体デバイスを試験する半導体デバイス試験装置において、
上記１組の入出力用外部端子の一方と他方との間を渡り配線で接続し、渡り配線の一端側をピンエレクトロニクスに備えたＩＯチャネルのドライバ出力ピンを接続し、他端側に上記ピンエレクトロニクスに備えたコンパレータ入力ピンを接続した構成としたことを特徴とする半導体デバイス試験装置。
【請求項４】
請求項１又は２記載の半導体デバイス試験装置の何れかにおいて、
上記半導体デバイスの外部端子はパッケージの外側に導出されたピンで構成され、上記第１接触具及び第２接触具は第１ソケット及び第２ソケットで構成され、上記デバイスインターフェースボードはソケットボードで構成され、このソケットボードに実装された上記第１ソケット及び第２ソケットのそれぞれに上記第１型式の半導体デバイス又は第２型式の半導体デバイスを装着するか、或は第２ソケットに第３型式の半導体デバイスを装着して試験を行うことを特徴とする半導体デバイス試験装置。
【請求項５】
請求項１又は２記載の半導体デバイス試験装置の何れかにおいて、
上記半導体デバイスの外部端子は半導体ウェハー上に形成されたパッドで構成され、上記第１接触具及び第２接触具は第１プローブソケット及び第２プローブソケットで構成され、上記デバイスインターフェースボードはプローバで構成され、このプローバに実装された第１プローブソケット及び第２プローブソケットに装着されたプローブのそれぞれに上記第１型式の半導体デバイス又は第２型式の半導体デバイスの何れかを接触させて試験を行うことを特徴とする半導体デバイス試験装置。
【請求項６】
請求項３記載の半導体デバイス試験装置において、
上記外部端子はパッケージから導出されたピンで構成され、上記渡り配線は上記ピンと電気的に接触するソケットの端子間に接続された配線で構成され、渡り配線の一端側が接続されたソケットの端子とピンエレクトロニクスに備えたＩＯチャネルのドライバ出力ピンの間、及び渡り配線の他端側が接続されたソケット端子とピンエレクトロニクスに備えたＩＯチャネルのコンパレータ入力ピンの間をそれぞれ別々に配線で接続した構成としたことを特徴とする半導体デバイス試験装置。
【請求項７】
請求項３記載の半導体デバイス試験装置において、
上記外部端子は半導体ウェハー上のパッドで構成され、上記渡り配線は上記パッドと接触するプローブを支持する接触端子の相互間に接続した配線で構成され、渡り配線の一端側が接続された接触端子とピンエレクトロニクスに備えたドライバ出力ピンの間、及び渡り配線の他端側が接続された接触端子とピンエレクトロニクスに備えたコンパレータ入力ピンの間をそれぞれ別々に配線で接続した構成としたことを特徴とする半導体デバイス試験装置。
【請求項８】
請求項４乃至７記載の半導体デバイス試験装置に用いられるデバイスインターフェースボードの何れかにおいて、
上記渡り配線及びこの渡り配線の一端側とピンエレクトロニクスに備えたＩＯチャネルのドライバ出力ピンの間を接続する配線及び上記渡り配線の他端側とピンエレクトロニクスに備えたＩＯチャネルのコンパレータ入力ピンの間を接続する配線はそれぞれ上記ピンエレクトロニクスに備えたドライバの出力インピーダンスと整合する特性インピーダンスを具備し、これらの配線がボードに実装されている構造のデバイスインターフェースボード。
【請求項９】
被試験半導体デバイス（ＤＵＴ）は端子配列が同一条件で、前記ＤＵＴの少なくとも１つのＩＯピンが未使用ピンとなる品種のデバイスであり、前記ＤＵＴの複数個を試験する半導体試験装置であって、
前記複数のＩＯピンを第１外部端子群と第２外部端子群とに分割し、
前記複数個のＤＵＴの一方を第１ＤＵＴとし、他方を第２ＤＵＴとし、
前記第１ＤＵＴとコンタクトする第１接触具と、前記第２ＤＵＴとコンタクトする第２接触具とを備えるデバイスインターフェースボードと、
半導体試験装置のピンエレクトロニクスにはＤＵＴのＩＯ端子に接続するＩＯチャンネルを備え、前記ＩＯチャンネルは試験信号を印加するドライバ出力ピンとＤＵＴからの応答信号を受信するコンパレータ入力ピンとを備え、
配線経路が、第１の前記ドライバ出力ピンから前記第１接触具における前記第１外部端子群の第１ＩＯピンへ接続し、当該第１ＩＯピンから前記第２接触具における前記第２外部端子群の第２ＩＯピンへ接続し、当該第２ＩＯピンから第１のコンパレータ入力ピンへ接続する第１配線経路と、
配線経路が、第２の前記ドライバ出力ピンから前記第２接触具における前記第１外部端子群の第３ＩＯピンへ接続し、当該第３ＩＯピンから第２のコンパレータ入力ピンへ接続する第２配線経路と、
を備えることを特徴とする半導体デバイス試験装置。
【請求項１０】
ウエハ上に形成される被試験半導体デバイス（ＤＵＴ）は端子配列が同一条件で、前記ＤＵＴの少なくとも１つのＩＯピンが未使用ピンとなる品種のデバイスであり、前記ＤＵＴの複数個を試験する半導体試験装置であって、
ウエハ上に形成される前記複数のＩＯピンを第１外部端子群と第２外部端子群とに分割し、
ウエハ上に形成される前記複数個のＤＵＴの一方を第１ＤＵＴとし、他方を第２ＤＵＴとし、
プローブを備えて前記第１ＤＵＴとコンタクトする第１接触具と、プローブを備えて前記第２ＤＵＴとコンタクトする第２接触具とを備えるプローブカードと、
前記第１接触具及び前記第２接触具における少なくとも一方のプローブはＤＵＴの品種に対応してコンタクトをしないように離脱可能であり、
半導体試験装置のピンエレクトロニクスにはＤＵＴのＩＯ端子に接続するＩＯチャンネルを備え、前記ＩＯチャンネルは試験信号を印加するドライバ出力ピンと、ＤＵＴからの応答信号を受信するコンパレータ入力ピンとを備え、
配線経路が、第１の前記ドライバ出力ピンから前記第１接触具における前記第１外部端子群の第１ＩＯピンへ接続し、当該第１ＩＯピンから前記第２接触具における前記第２外部端子群の第２ＩＯピンへ接続し、当該第２ＩＯピンから第１のコンパレータ入力ピンへ接続する第１配線経路と、
配線経路が、第２の前記ドライバ出力ピンから前記第２接触具における前記第１外部端子群の第３ＩＯピンへ接続し、当該第３ＩＯピンから第２のコンパレータ入力ピンへ接続する第２配線経路と、
を備えることを特徴とする半導体デバイス試験装置。
【請求項１１】
同一の端子配列を持ち、異なる数の外部端子を用いて動作する少なくとも３種類の形式の半導体デバイスを試験できる半導体デバイス試験装置であって、
これら３種類の形式の半導体デバイスは、それぞれＮ個（Ｎは２以上の整数）の第１外部端子群と、これに続く端子配列でＮ個の第２外部端子群とを備え、少なくとも第１外部端子群の一部を用いて動作する第１型式の半導体デバイス、上記第１外部端子群の全てを用いて動作する第２型式の半導体デバイス、及び上記第１外部端子群と第２外部端子群の全てを用いて動作する第３型式の半導体デバイスを含み、
上記試験装置は：
上記第１外部端子群と第２外部端子群に接続することができるように端子配列された第１接触端子群及び第２接触端子群を備えた接触具を少なくとも２個装着したデバイスインターフェースボードと；
Ｎ個のＩＯチャネルを持つ第１ＩＯチャネル群と、Ｎ個のＩＯチャネルを持つ第２ＩＯチャネル群を具えたピンエレクトロニクスと；
接続手段と；からなり
各上記ＩＯチャネルはドライバとコンパレータとを具え、
上記接続手段は：
このデバイスインターフェースボードに実装した２個の接触具の一方である第１接触具のＮ個の第１接触端子群と、他方である第２接触具のＮ個の第２接触端子群の各対応する端子同士を共通接続するＮ個の渡り配線と；
Ｎ個の渡り配線の一端側とピンエレクトロニクスに具えられた第１ＩＯチャネル群のＮ個のＩＯチャネルのドライバの出力ピンとを接続する第１接続線路群と；
上記渡り配線の他端側と上記第１ＩＯチャネル群のＮ個のＩＯチャネルのコンパレータの入力ピンとを接続する第２接続線路群と；
上記第２接触具のＮ個の第１接触端子群と上記ピンエレクトロニクスに具えられた第２ＩＯチャネル群のＮ個のＩＯチャネルのドライバの出力ピンとを接続する第３接続線路群と；及び
上記第２接触具のＮ個の第１接触端子群と上記第２ＩＯチャネル群のＮ個のＩＯチャネルのコンパレータの入力ピンとを接続する第４接続線路群と；からなる。
【請求項１２】
同一の端子配列を持ち、異なる数の外部端子を用いて動作する少なくとも３種類の形式の半導体デバイスを試験できる半導体デバイス試験装置であって、
これら３種類の形式の半導体デバイスは、それぞれＮ個（Ｎは２以上の整数）の第１外部端子群と、これに続く端子配列でＮ個の第２外部端子群とを備え、少なくとも第１外部端子群の一部を用いて動作する第１型式の半導体デバイス、上記第１外部端子群の全てを用いて動作する第２型式の半導体デバイス、及び上記第１外部端子群と第２外部端子群の全てを用いて動作する第３型式の半導体デバイスを含み、
上記試験装置は：
上記第１外部端子群と第２外部端子群に接続することができるように端子配列された第１接触端子群及び第２接触端子群を備えた接触具を少なくとも２個装着したデバイスインターフェースボードと；
Ｎ個のＩＯチャネルを持つ第１ＩＯチャネル群と、Ｎ個のＩＯチャネルを持つ第２ＩＯチャネル群を具えたピンエレクトロニクスと；
接続手段と；からなり
各上記ＩＯチャネルはドライバとコンパレータとを具え、
上記接続手段は：
このデバイスインターフェースボードに実装した２個の接触具の一方である第１接触具のＮ個の第１接触端子群と、他方である第２接触具のＮ個の第２接触端子群の各対応する端子同士を共通連結する２本の第１分岐線群と；
この２本の第１分岐線群のＮ個の共通接続点とピンエレクトロニクスに具えられた第１ＩＯチャネル群のＮ個のＩＯチャネルのドライバの出力ピンとを接続する第１接続線路群と；
上記第１接触具のＮ個の第１接触端子群と、第２接触具のＮ個の第２接触端子群の各対応する端子同士を共通接続する２本の第２分岐線群と；
この２本の第２分岐線群のＮ個の共通接続点と上記ピンエレクトロニクスに具えられた第１ＩＯチャネル群のＮ個のＩＯチャネルのコンパレータの入力ピンとを接続する第２接続線路群と；
上記第２接触具のＮ個の第１接触端子群と上記ピンエレクトロニクスに具えられた第２ＩＯチャネル群のＮ個のＩＯチャネルのドライバの出力ピンとを接続する第３接続線路群と；及び
上記第２接触具のＮ個の第１接触端子群と上記第２ＩＯチャネル群のＮ個のＩＯチャネルのコンパレータの入力ピンとを接続する第４接続線路群と；からなる。
【発明の詳細な説明】
【技術分野】
【０００１】  この発明は、半導体デバイス試験装置及び被試験半導体デバイスを電気的に半導体デバイス試験装置に接続するためのデバイスインターフェースボードに関し、詳しくはＩＯチャネルを有効に活用して、試験対象半導体デバイス（以下では単にＤＵＴと称す）の種類または数を増大することが出来る半導体デバイス試験装置、及びデバイスインターフェースボードに係る。
【背景技術】
【０００２】  特許文献１には、１本の伝送線路の一端に駆動信号を印加し、途中で２分岐し、２分岐した両伝送線路を２個のＤＵＴに接続する構成が開示されている。この構成によれば、１つのＩＯチャネルが２個のＤＵＴを駆動できるので、ＩＯチャネルの有効活用が図られる。またこの文献には、受信端での受信波形信号において、無用の振動波形を低減可能とした２分岐伝送線路を用いる半導体デバイス試験装置が開示されている。
図１１は、一般的な半導体デバイス試験装置がＩＣハンドラ装置３００と組み合わされて複数個のＤＵＴを試験する概念構成図を示す。
半導体デバイス試験装置１００は、装置本体１０１と、これと離間した位置にあってＩＣハンドラ装置３００と結合線路を介して連結しているテストヘッド２００とからなる。テストヘッド２００は、Ｎ個（Ｎは２以上の整数）のＩＯチャネルからなるＩＯチャネル群が複数個と、通常チャネル（図示せず）と、その他（図示せず）を具えるピンエレクトロニクスＰＥを有する。【０００３】  ここで、ＩＯチャネルとはＤＵＴのＩＯピン（入出力端子）に接続して、ＤＵＴへ信号の印加と、ＤＵＴから出力される応答信号を受信する機能を持つチャネルであり、通常はＤＵＴのＩＯピンの数（すなわち入出力端子数）に応じた数だけ設けられる。通常チャネルとはＤＵＴの入力ピンに接続して信号の印加を行うドライバのみのチャネルを指す。
ＤＵＴと半導体デバイス試験装置とは、テストヘッド部２００のピンエレクトロニクスＰＥと接続されているパフォーマンスボードＰＢと、同軸ケーブル１２０と、ソケットボード１６０、コンタクトソケット１８０を介して接続される。尚スペーシングフレーム１４０はパフォーマンスボードＰＢにソケットボード１６０を取り付けるもので、これらの組み合わせをハイフィックス１０２と呼ぶ。
【特許文献１】特開２０００−２９２４９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】  特許文献１に開示された接続構造によれば、１個のＩＯチャネルのドライバの出力が１本の伝送線路を経て、途中の分岐点で２分岐し、これら２分岐した線路が２個のＤＵＴにそれぞれ接続され、これにより同時に２個のＤＵＴが駆動される。
この結果として１個のＩＯチャネル群で２個のＤＵＴを同時に試験することができ、数が有限であるＩＯチャネルを有効に利用できるが、波形品質に難点がある。
また、この技術を、図１２Ｂに示すごとく、１個のＤＵＴが切替制御信号によって互に時間をずらして動作する対の入出力端子を複数対有する特殊の形式の場合に応用すると、１個のＩＯチャネルを２個の端子に対応させることができ、ＩＯチャネルの数を半減できるが、これも波形品質に難点がある。【０００５】  すなわち、図１２Ｂに示す試行回路では、ＤＵＴの対である２個の入出力ピンと１個のドライバ出力ピンＰが対応して動作するものであって、同軸ケーブルはその一端がドライバ出力ピンＰに接続され、他端がソケットボードの端子Ｑに接続され、この端子Ｑから分岐点Ｒまで特性インピーダンズが５０Ωのマイクロストリップラインで接続し、この分岐点Ｒから２分岐線路が対である２個の入出力端子にそれぞれ接続された構成を持つ。
この試行回路において、ドライバＩＯＤＲから高速な矩形波を印加し、ＤＵＴの一方の入出力端子を観測点（Ｖｉｅｗ）として波形を観測した例を図１２Ｃに示す。この図に示す波形において、ｂは分岐点Ｒからそれぞれの入出力端子までの分岐線路の特性インピーダンスが１００Ωの場合の波形、ｂ′は５０Ωの場合の波形である。【０００６】  尚比較のために、図１２Ａに示す分岐線路を持たない従来技術に係る回路構成のＤＵＴの入出力端子（Ｖｉｅｗ）での理想的な波形を図１２Ｃにおいてａで示す。
これらの波形の比較から、図１２Ｂにおいて分岐点ＲからＤＵＴ側を見て、ＤＵＴの端子までの分岐線路のインピーダンスが（ｂ’）：５０Ωの場合、分岐点ＲからＤＵＴを見たインピーダンスは５０Ω／２＝２５Ωとなり、この分岐点Ｒまでの線路の特性インピーダンス（５０Ω）と不整合となり、これに伴う波形劣化が存在する。また、（ｂ）：１００Ωの場合、分岐点ＲからＤＵＴを見たインピーダンスは１００Ω／２＝５０Ωとなり整合しているが、一方の入出力端子から全反射してくる信号側から分岐点を見ると、分岐点までは１００Ωであり、それから先は入力側の５０Ωと他方の分岐線路の１００Ωとの並列インピーダンス＠３３Ωとなり不整合となり、これに伴う波形劣化が存在することが解る。何れにしても、５０Ωの終端抵抗をＤＵＴ側に接続できない試験装置であるので、全反射に伴う波形劣化は避けられず、これが２分岐方式の大きな難点である。【０００７】  したがって、図１２Ｂに示したような、試行例が持つ波形の品質の劣化という欠点を克服した、数が有限であるＩＯチャネルを有効に利用できる半導体デバイス試験装置が求められる。
また、数が有限であるＩＯチャネルを有効に利用できる半導体デバイス試験装置としては、上記のほかに、図１３に示す半導体デバイスのように、同一パッケージで同一の端子数と同一の端子配列を備えた半導体デバイスであっても、書き込み／読み出しのＩＯピンのデータ幅が×４ビット、×８ビット、×１６ビットとなる３種類のデバイスの試験を試験できるような半導体デバイス試験装置も求められる。【０００８】  図１３Ａでは４ビットのＩＯピンＤＱ０〜ＤＱ４以外データの入出力に関しては無使用ピンＮＣ４〜ＮＣ１５であり、図１３Ｂは８ビットのＩＯピンＤＱ０〜ＤＱ７以外はデータの入力及び出力に関しては無使用ピンＮＣ８〜ＮＣ１５であり、図１３Ｃは１６ビットのＩＯピンＤＱ０〜ＤＱ１５が全てデータの入力及び出力ピンとして使用される。以下この明細書では図１３Ａに示したデータ幅が×４ビット構成の半導体デバイスを第１型式の半導体デバイスＤＵＴ−１、図１３Ｂに示したデータ幅が×８ビット構成の半導体デバイスを第２型式の半導体デバイスＤＵＴ−２、図１３Ｃに示したデータ幅が×１６ビット構成の半導体デバイスを第３型式の半導体デバイスＤＵＴ−３と称することにする。【０００９】  これら各型式の半導体デバイスを一つの半導体デバイス試験装置で試験するには当該試験装置は各ソケットボード毎に、ソケットボードに装着されるＤＵＴである３種類のＤＵＴの中の動作に用いられる端子数が最大の値を持つＤＵＴに対応できるだけの数のＩＯチャネルを用意しておく必要がある。上述の例では第３型式のＤＵＴ−３を試験するために１６個のＩＯチャネルを用意することになる。
一方、３品種のＤＵＴに対応するソケットボードは各型式のＤＵＴのＩＯピンＤＱ０〜ＤＱ４、ＤＱ０〜ＤＱ７、ＤＱ０〜ＤＱ１５に応じて専用の接続構成となる。因みに、図１４に各型式の半導体デバイス用のソケットボードの一例を示す。図１４Ａは第１型式の半導体デバイスＤＵＴ−１用のソケットボード１６０−１を示し、図１４Ｂは第２型式の半導体デバイスＤＵＴ−２用のソケットボード１６０−２を示し、図１４Ｃは第３型式の半導体デバイスＤＵＴ−３用のソケットボード１６０−３をそれぞれ示す。【００１０】  各コンタクトソケット１８０には同じピン数で、同じピン配列のコンタクトＣＮＴが設けられ、それらコンタクトにＤＵＴのＩＯピンが挿入され、これら各コンタクトソケット１８０が、それぞれ対応するソケットボードに接続される。ソケットボード１６０−１には４個の端子Ｔ１〜Ｔ４からなる外部接続端子群が設けられていて、ＤＵＴ−１の４個の動作用端子ＤＱ０〜ＤＱ３に接続されるようにパターン配線が形成されている。ソケットボード１６０−２には８個の端子Ｔ１〜Ｔ８からなる外部接続端子群が設けられていて、ＤＵＴ−２の８個の動作用端子ＤＱ０〜ＤＱ７にパターン接続されている。同様に、ソケットボード１６０−３には１６個の端子Ｔ１〜Ｔ１６からなる外部接続端子群が設けられていて、ＤＵＴ−３の１６個の動作用端子ＤＱ０〜Ｑ１５にパターン接続されている。【００１１】  これらの図から明らかなように各ソケットボードのパターン配線はＤＵＴの型式毎に設計し、製造する必要がある。また、半導体ウェハー上に存在するデバイスを試験する場合にも、各型式の半導体デバイス毎にプローバを用意しなければならない。
このように、利用者側ではＤＵＴの型式毎にソケットボード或はプローバを用意しなければならないため、経済的な負担が大きい。
また、このように複数の形式の半導体デバイスを一つの半導体デバイス試験装置で試験する場合、ＩＯチャネル群の数を減らし、或はＩＯチャネル群あたりの試験可能なＤＵＴの数を倍増する工夫が求められる。【００１２】  この発明の目的は上記従来例の課題を解決することであり、詳しくはＩＯチャネルを有効に活用することが出来る半導体デバイス試験装置を提供することであり、具体的には１個のＤＵＴに対して必要とされるＩＯチャネルの数を従来よりも少なくて済む半導体デバイス試験装置、或は１個のＩＯチャネル群で試験することが出来るＤＵＴの種類を増やすことができる半導体デバイス試験装置を提供することである。
また、これら半導体デバイス試験装置に用いられるデバイスインターフェースボードを提供することである。【００１３】  更に詳しくは、対をなすＩＯピン同士が異なるタイミングで差動的に動作モードと非動作モードとに切替られる型式のＤＵＴの場合には、従来よりも少ない数のＩＯチャネルで以って試験することができ、またＤＵＴが同一の端子数で、かつ同一の端子配列を持ちながら、動作に必要な端子数が異なる複数種類のＤＵＴの場合でも、同一構造のデバイスインターフェースボードを用いて試験することができる半導体デバイス試験装置を提供し、動作用ＩＯピンの数が異なる複数種類のＤＵＴが対象の場合でも、同一構成のデバイスインターフェースボードを用いて試験可能な半導体デバイス試験装置を提供する。
【課題を解決するための手段】
【００１４】  この目的を達成するために、第１発明では、第１外部端子群と第２外部端子群とを備え、それらの端子数及び端子配列が同一でありながら、第１外部端子群の一部を用いて動作する第１型式の半導体デバイス、第１外部端子群の全てを用いて動作する第２型式の半導体デバイス、及び第１外部端子群と第２外部端子群の全てを用いて動作する第３型式の半導体デバイスの何れとでも接続することができるように、第１外部端子群及び第２外部端子群と同一の数及び配列を持った第１接触端子群及び第２接触端子群を備えた第１接触具及びこれと同じ構成の第２接触具をデバイスインターフェースボードに用意し、この第１接触具の第１接触端子群と、第２接触具の第２接触端子群の各対応する端子同士を渡り配線で共通接続し、各渡り配線の一端側に、第１接触具の第１接触端子群の各接触端子に対応してピンエレクトロニクスに設けられた第１ＩＯチャネル群のＩＯチャネルのドライバ出力ピンを接続し、他端側に当該ＩＯチャネルのコンパレータ入力ピンを接続し、第２接触具の第１接触端子群の各接触端子に、それと対応してピンエレクトロニクスに設けられた第２ＩＯチャネル群のＩＯチャネルのドライバ出力ピン及びコンパレータ入力ピンをそれぞれ別個の配線で接続した半導体デバイス試験装置を提案する。【００１５】  第２発明では、第１外部端子群と第２外部端子群とを備え、それらの端子数及び端子配列が同一でありながら、第１外部端子群の一部を用いて動作する第１型式の半導体デバイス、第１外部端子群の全てを用いて動作する第２型式の半導体デバイス、及び第１外部端子群と第２外部端子群の全てを用いて動作する第３型式の半導体デバイスの何れとでも接続することができるように、第１外部端子群及び第２外部端子群と同一の数及び配列を持った第１接触端子群及び第２接触端子群を備えた第１接触具及びこれと同じ構成の第２接触具をデバイスインターフェースボードに用意し、この第１接触具の第１接触端子群と、第２接触具の第２接触端子群の各対応する端子同士を２本の第１分岐線で共通連結し、この２本の第１分岐線の共通接続点に、第１接触具の第１接触端子群の各接触端子に対応してピンエレクトロニクスに設けられた第１ＩＯチャネル群のＩＯチャネルの各ドライバ出力ピンを接続し、第１接触具の第１接触端子群と、第２接触具の第２接触端子群の各対応する端子同士を２本の第２分岐線で共通接続し、この２本の第２分岐線の共通接続点に、第１ＩＯチャネル群のＩＯチャネルのコンパレータ入力ピンに接続し、第２接触具の第１接触端子群の各接触端子に、それと対応してピンエレクトロニクスに設けられた第２ＩＯチャネル群のＩＯチャネルのドライバ出力ピン及びコンパレータ入力ピンをそれぞれ別個の配線で接続した半導体デバイス試験装置を提案する。【００１６】  第３発明では異なるタイミングで動作する対をなす入出力用外部端子を少なくとも１組備えた半導体デバイスを試験する半導体デバイス試験装置において、１組の入出力用外部端子の一方と他方との間を渡り配線で接続し、渡り配線の一端側に、当該入出力用外部端子の組に対応してピンエレクトロニクスに設けられたＩＯチャネルのドライバ出力ピンを接続し、他端側に当該ＩＯチャネルのコンパレータ入力ピンを接続した半導体デバイス試験装置を提案する。
第４発明では、第１又は第２発明記載の半導体デバイス試験装置の何れかにおいて、半導体デバイスの外部端子はパッケージの外側に導出されたピンで構成され、第１接触具及び第２接触具は第１ソケット及び第２ソケットで構成され、デバイスインターフェースボードはソケットボードで構成され、このソケットボードに実装された第１ソケット及び第２ソケットのそれぞれに第１型式の半導体デバイス又は第２型式の半導体デバイスを装着するか、或は第２ソケットに第３型式の半導体デバイスを装着して試験を行う半導体デバイス試験装置を提案する。【００１７】  第５発明では、第１又は第２発明記載の半導体デバイス試験装置の何れかにおいて、半導体デバイスの外部端子は半導体ウェハー上に形成されたパッドで構成され、第１接触具及び第２接触具は第１プローブソケット及び第２プローブソケットで構成され、デバイスインターフェースボードはプローバで構成され、このプローバに実装された第１プローブソケット及び第２プローブソケットに装着されたプローブのそれぞれに上記第１型式の半導体デバイス又は第２型式の半導体デバイスの何れかを接触させて試験を行う半導体デバイス試験装置を提案する。【００１８】  第６発明では、第３の発明記載の半導体デバイス試験装置において、外部端子はパッケージから導出されたピンで構成され、渡り配線はピンと電気的に接触するソケットの端子間に接続された配線で構成され、渡り配線の一端側が接続されたソケットの端子とピンエレクトロニクスに備えたＩＯチャネルのドライバ出力ピンの間、及び渡り配線の他端側が接続されたソケット端子とピンエレクトロニクスに備えたＩＯチャネルのコンパレータ入力ピンの間をそれぞれ別々に配線で接続した半導体デバイス試験装置を提案する。
第７の発明は、第３の発明記載の半導体デバイス試験装置において、外部端子は半導体ウェハー上のパッドで構成され、渡り配線はパッドと接触するプローブを支持する接触端子の相互間に接続した配線で構成され、渡り配線の一端側が接続された接触端子とピンエレクトロニクスに備えたドライバ出力ピンの間、及び渡り配線の他端側が接続された接触端子とピンエレクトロニクスに備えたコンパレータ入力ピンの間をそれぞれ別々に配線で接続した半導体デバイス試験装置を提案する。【００１９】  第８の発明は、第４乃至第７の発明記載の半導体デバイス試験装置に用いられるデバイスインターフェースボードの何れかにおいて、渡り配線及びこの渡り配線の一端側とピンエレクトロニクスに備えたＩＯチャネルのドライバ出力ピンの間を接続する配線及び渡り配線の他端側とピンエレクトロニクスに備えたＩＯチャネルのコンパレータ入力ピンの間を接続する配線はそれぞれピンエレクトロニクスに備えたドライバの出力インピーダンスと整合する特性インピーダンスを具備し、これらの配線がボードに実装されている構造のデバイスインターフェースボードを提案する。
【発明の効果】
【００２０】  第１及び第２の発明によれば、同一のデバイスインターフェースボードを用いて利用ピン数が異なる複数種類の半導体デバイス（例えば第１乃至第３形式の３種類の半導体デバイス）を試験することができる。第１型式の半導体デバイス及び第２型式の半導体デバイスであれば２個ずつ同時に試験を行うことができるし、また１個に制限されるが第３型式の半導体デバイスも試験することができる。従って、この発明によれば共通のデバイスインターフェースボードを用いて、品種の異なる半導体デバイスを試験することができるから、利用者はこのデバイスインターフェースボードを用意するだけで複数品種のデバイスを試験することができることになり、経済的に負担を軽減することができる。更に試験を行うデバイスの品種を変更する毎に、デバイスインターフェースボードを変更しなくて済むため、取扱いも容易になる利点も得られる。【００２１】  また、一般にデバイスインターフェースボードは一枚に限らず複数枚をテストヘッドに実装するから、この発明によるデバイスインターフェースボードをテストヘッドに複数枚実装することにより、第１型式と第２型式の半導体デバイスに関しては一度に試験することができるデバイスの数を倍増させることができ、これにより試験効率を向上させることができる。
また、第３の発明によれば互に異なる時間帯で動作する対をなす入出力ピンを持つ半導体デバイスを、そのピン数の半分のＩＯチャネルの数で試験を行うことができる。然もドライバからコンパレータに至る全ての線路が連続して所定のインピーダンスの値に保つから波形の劣化を少なくすることができる。この点でコンパレータにおける判定誤差の発生を抑えることができる利点が得られ、その効果は実用に供して頗る大きい。
【図面の簡単な説明】
【００２２】
【図１】この発明の請求項１に対応する実施例を説明するためのブロック図。
【図２】図１に示した実施例の作用効果を説明するためのブロック図。
【図３】図２と同様のブロック図。
【図４】図２と同様のブロック図。
【図５】この発明の請求項２に対応した実施例を説明するためのブロック図。
【図６】図１に示した実施例を具体的な例を示して説明するためのブロック図。
【図７】図６と同様に、図１に示した実施例を具体的な例を示して説明するためのブロック図。
【図８】図５に示した実施例を更に具体的な例を示して説明するためのブロック図。
【図９】この発明の請求項３に対応する実施例を説明するためのブロック図。
【図１０】図１０Ａは、第１または第２の発明に係る半導体デバイス試験装置の駆動信号伝送線路の接続構成図、図１０Ｂは、第３の発明に係る半導体デバイス試験装置の駆動信号伝送線路の接続構成図、図１０Ｃは図１０Ａと図１０Ｂの構成における観測波形図。
【図１１】半導体デバイス試験装置とＩＣハンドラ装置との接続構成を説明する図。
【図１２】図１２Ａは、従来例の半導体デバイス試験装置の駆動信号伝送線路の接続構成図、図１２Ｂは、非公知の試行例の半導体デバイス試験装置の駆動信号伝送線路の接続構成図、図１２Ｃは、図１２Ａと図１２Ｂの構成における観測波形図。
【図１３】図１３Ａ、図１３Ｂ、図１３Ｃは、使用するピン数が異なる３種類の型式の半導体デバイスの例を説明するための図。
【図１４】図１４Ａ、図１４Ｂ、図１４Ｃは図１３Ａ、図１３Ｂ、図１３Ｃに示した３種類の半導体デバイスを試験するために従来使用されていたソケットボードの例を説明するための図。
【発明を実施するための最良の形態】
【００２３】  図１を用いてこの発明を実施するための最良の形態を説明する。図１に示すＰＥはピンエレクトロニクスを示す。ピンエレクトロニクスＰＥにはここではＮ（＝８）チャネルずつに振り分けられた第１ＩＯチャネル群ＩＯＣＨ−１と、第２ＩＯチャネルＩＯＣＨ−２とを備えている場合を示す。２６０はデバイスインターフェースボードを示す。このデバイスインターフェースボード２６０はＤＵＴの外部端子がピン型式の場合はソケットボードであり、ＤＵＴの外部端子がウェハー上のパッド型式の場合はプローバとなる。その実体は後に実施例で説明する。【００２４】  この発明ではデバイスインターフェースボード２６０に第１接触具２８０−１と第２接触具２８０−２を実装する。これら第１接触具２８０−１と第２接触具２８０−２はＤＵＴの外部端子がピン型の場合はソケットであり、ＤＵＴの外部端子がウェハー上のパッド型の場合はプローブカードとなる。
第１接触具２８０−１は、接触端子Ｖ１−１〜Ｖ１−Ｎ（ここではＮ＝８）からなる第１接触端子群２８１−１と接触端子Ｗ１−１〜Ｗ１−Ｎからなる第２接触端子群２８１−２とを備える。第２接触具２８０−２も同様に、接触端子Ｖ２−１〜Ｖ２−Ｎ（ここではＮ＝８）からなる第１接触端子群２８１−１と接触端子Ｗ２−１〜Ｗ２−Ｎからなる第２接触端子群２８１−２とを備える。各接触具は、第１接触端子群２８１−１と第２接触端子群２８１−２それぞれに１対１で対応付けて接続されたコンタクトＣＮＴを備え、このコンタクトＣＮＴにＤＵＴの各ピンを接触させてＤＵＴと第１接触端子群２８１−１と第２接触端子群２８１−２が電気的に接続される。【００２５】  更に、この発明では第１接触具２８０−１の第１接触端子群２８１−１の接触端子Ｖ１−１〜Ｖ１−Ｎと第２接触具２８０−２の第２接触端子群２８１−２の接触端子Ｗ２−１〜Ｗ２−Ｎ同士を渡り配線１０１Ｂ−１〜１０１Ｂ−Ｎで共通接続する。これと共に、各渡り配線１０１Ｂ−１〜１０１Ｂ−Ｎの一端側とピンエレクトロニクスＰＥに備えた第１ＩＯチャネル群ＩＯＣＨ−１のＩＯチャネルのドライバ出力ピンＳ１−１〜Ｓ１−Ｎとを線路１０１Ａ−１〜１０１Ａ−Ｎでそれぞれ接続する。更に、渡り配線１０１Ｂ−１〜１０１Ｂ−Ｎの他端側と第１ＩＯチャネル群ＩＯＣＨ−１のＩＯチャネルのコンパレータ入力ピンＲ１−１〜Ｒ１−Ｎとを線路１０１Ｃ−１〜１０１Ｃ−Ｎでそれぞれ接続する。【００２６】  図では１チャネル分を示すが、渡り配線１０１Ｂは第１接触具２８０−１と第２接触具２８０−２との間にデータの入出力に係わる接触端子の数Ｎ分、つまりこの例では８本が接続される。これに伴って線路１０１Ａと１０１Ｂも８チャネルに対応して８本ずつ設けられる。
線路１０１Ａ及び１０１Ｃと渡り配線１０１Ｂは全てピンエレクトロニクスＰＥに備えられたＩＯチャネルのドライバＩＯＤＲの出力インピーダンスに整合した例えば５０Ωの特性インピーダンスを持つ信号線路で構成される。図１に示す例ではピンエレクトロニクスＰＥのドライバ出力ピンＳ１−１とデバイスインターフェースボード２６０に設けた端子Ｔ１−１との間を５０Ωの特性インピーダンスを持つ同軸ケーブルで接続し、端子Ｔ１−１と第１接触具２８０−１の第１接触端子群２８１−１の接触端子Ｖ１−１との間、渡り配線１０１Ｂ−１、及び第２接触具２８０−２の第２接触端子群２８１−２の接触端子Ｗ２−１と端子Ｕ１−１との間をそれぞれ５０Ωの特性インピーダンスを持つマイクロストリップラインで接続し、端子Ｕ１−１とコンパレータ入力ピンＲ１−１との間を５０Ωの特性インピーダンスを持つ同軸ケーブルで接続した場合を示す。但し、線路の構造は図１に示した構造に限られるものでなく、全てを同軸ケーブルで接続することもできるし、全てをマイクロストリップラインで接続する構造とすることもできる。ドライバの出力端には伝送路の遠端から戻ってくる全反射波を終端する直列終端抵抗ＲＴＲが接続され、コンパレータＩＯＣＰの入力端にはインピーダンス整合用の終端抵抗ＲＴＭが接続される。【００２７】  一方、第２接触具２８０−２の第１接触端子群２８１−１の端子Ｖ２−１〜Ｖ２−ＮにはピンエレクトロニクスＰＥの第２ＩＯチャネル群ＩＯＣＨ−２のＩＯチャネルのドライバ出力ピンＳ２−１〜Ｓ２−Ｎと、コンパレータ入力ピンＲ２−１〜Ｒ２−Ｎがそれぞれ別々の線路１０２Ａ−１〜１０２Ａ−Ｎと１０２Ｂ−１〜１０２Ｂ−Ｎでそれぞれ接続される。図１に示す例では線路１０２Ａ−１としてドライバ出力ピンＳ２−１と端子Ｔ２−１の間を５０Ωの特性インピーダンスを持つ同軸ケーブルで接続し、端子Ｔ２−１と第２接触具２８０−２の第１接触端子群２８１−１の接触端子Ｖ２−１との間を５０Ωの特性インピーダンスを持つマイクロストリップラインで接続した構造とし、更に、線路１０２Ｂ−１も同様にコンパレータ入力ピンＲ２−１と端子Ｕ２−１の間を同軸ケーブルで接続し、端子Ｕ２−１と第２接触具２８０−２の第１接触端子群２８１−１の接触端子Ｗ２−１との間をマイクロストリップラインで接続した構造とした場合を示す。但し、同軸ケーブルとマイクロストリップラインを使い分ける必要はなく、全てを同軸ケーブルで構成してもよく、また全てをマイクロストリップラインで構成してもよい。図１に示す例では第２接触具２８０−２の第１接触端子群２８１−１の端子Ｖ２−１〜Ｖ２−Ｎに対して１チャネル分の配線を施した状態を示すが、この第１接触端子群２８１−１のデータの入力と出力に係わるＮ個（例えば８個）の接触端子Ｖ２−１〜Ｖ２−８Ｎ（８）チャネル分の全て同様の配線が施される。【００２８】  上述の構成において、線路１０１Ａと１０１Ｃ及び１０２Ａと１０２Ｂはそれぞれ同軸ケーブル及びマイクロストリップラインを含めて全長がほぼ同一長に揃えられ、信号の伝搬時間が揃えられる。但し、渡り配線１０１Ｂを用いてデータを授受する線路では渡り配線１０１Ｂの部分を伝搬する時間だけデータの伝搬時��が遅れるから、試験装置に備えたスキュー調整手段でスキュー調整を行うことが必要となる。
図１に示した構成によれば、第１接触具２８０−１と第２接触具２８０−２に図１３Ａに示した第１型式の半導体デバイスＤＵＴ−１−１とＤＵＴ−１−２をそれぞれ装着すると、この第１型式のＤＵＴ−１のデータに係わる各外部端子ＤＱ０〜ＤＱ３はそれぞれ図２に示すように第１接触具２８０−１と第２接触具２８０−２の各第１接触端子群２８１−１の一部の接触端子Ｖ１−１〜Ｖ１−４、及びＶ２−１〜Ｖ２−４を通じてピンエレクトロニクスＰＥに接続される。この状態では第２接触具２８０−２の第２接触端子群２８１−２の接触端子Ｗ２−１〜Ｗ２−４は第２接触具２８０−１に装着されたＤＵＴ−１−２の未使用の外部端子ＮＣ８〜ＮＣ１１が接触するから、第１接触具２８０−１に装着されたＤＵＴ−１−１から出力される応答信号は渡り配線１０１Ｂ−１〜１０１Ｂ−４と線路１０１Ｃ−１〜１０１Ｃ−４通じて第１ＩＯチャネル群ＩＯＣＨ−１のコンパレータＩＯＣＰ１−１〜ＩＯＣＰ１−４に支障なく入力される。この結果、第１型式のＤＵＴ−１を一度に２個ずつ試験することができる。尚、各型式のＤＵＴの電源端子及び制御端子は全ての型式のデバイスで共通の位置に配置されるから、ここではこれらに関しては特に言及しない。【００２９】  更に、図３に示すように、第１接触具２８０−１と第２接触具２８０−２に第２型式の半導体デバイスＤＵＴ−２を装着した場合、この第２型式の半導体デバイスＤＵＴ−２の各データに係わる外部端子ＤＱ０〜ＤＱ７も第１接触具２８０−１と第２接触具２８０−２のそれぞれの第１接触端子群２８１−１を通じてピンエレクトロニクスＰＥに接続される。この場合も渡り配線１０１Ｂで接続された第２接触具で２８０−２の第２接触端子群２８１−２には未使用端子が接触するから、第２型式の半導体デバイスも支障なく一度に２個ずつ試験を行うことができる。【００３０】  更に、この発明によれば図４に示すように第１接触具２８０−１は未装着とし、第２接触具２８０−２に第３型式の半導体デバイスＤＵＴ−３を装着する。この第３型式の半導体デバイスＤＵＴ−３のデータに係わる全ての外部端子ＤＱ０〜ＤＱ１５はそれぞれ第２接触具２８０−２の第１接触端子群２８１−１と第２接触端子群２８１−２を通じてピンエレクトロニクスＰＥに接続される。従って、この第３型式の半導体デバイスＤＵＴ−３は一度に１個を試験することができる。
上述のように、この発明によれば各形式のＤＵＴに共通の接触具２８０を用いて第１型式の半導体デバイスＤＵＴ−１と第２型式の半導体デバイスＤＵＴ−２及び第３型式の半導体デバイスＤＵＴ−３の全てを試験することができる。尚、線路１０１Ａを通じてドライバ出力ピンＳ１に接続している第１接触具２８０−１の第１接触端子群２８１−１と、線路１０１Ａ及び渡り配線１０１Ｂを通じてドライバ出力ピンＳ１に接続している第２接触具２８０−２の第２接触端子群２８１−２とは、ドライバ側（Ｓ１）から見た伝搬遅延量が異なり、同様にコンパレータ側（Ｒ１）から見た伝搬遅延量も異なる。その為、半導体デバイス試験装置は、両者のスキューの違いを予め求めておき、前記スキューの違いに対応した試験パターンの発生条件、及びコンパレータ側でのタイミング判定条件とする配慮が必要である。尚、渡り配線１０１Ｂの線路長は、可能な限り短い配線長とすることが望ましい。【００３１】  図５に第２発明で提案する半導体デバイス試験装置の構成を示す。第２発明でもデバイスインターフェースボード２６０に第１接触具２８０−１と第２接触具２８０−２を装着する構造は第１発明と同じであるが、第１接触具２８０−１の第１接触端子群２８１−１と、第２接触具２８０−２の第２接触端子群２８１−２とピンエレクトロニクスＰＥとの接続構造が第１発明とは異なる。
つまり、第２発明ではデバイスインターフェースボード２６０に実装した第１接触具２８０−１の第１接触端子群２８１−１と、第２接触具２８０−２の第２接触端子群２８１−２の対応する端子、例えばＶ１−１とＷ２−１、のそれぞれに２本の第１分岐線１２１Ａ−１と１３１Ａ−１の各一端を接続し、この２本の第１分岐線１２１Ａ−１と１３１Ａ−１の他端を端子Ｔ１−１で共通接続し、端子Ｔ１−１をピンエレクトロニクスＰＥに備えた第１ＩＯチャネル群ＩＯＣＨ−１のＩＯチャネルのドライバ出力ピンＳ１−１に線路１２０Ａ−１を通じて接続する。更に、第１接触具２８０−１の第１接触端子群２８１−１と第２接触具２８０−２の第２接触端子群２８１−２の互に対応する接触端子、例えばＶ１−１とＷ２−１、に２本の第２分岐線１２１Ｂ−１と１３１Ｂ−１の各一端を接続し、２本の第２分岐線１２１Ｂ−１と１３１Ｂ−１の各他端をデバイスインターフェースボード２６０に設けた端子Ｕ１−１に接続し、この端子Ｕ１−１をピンエレクトロニクスＰＥに設けたコンパレータ入力ピンＲ１−１に線路１３０Ｂ−１を通じて接続する構成を特徴とするものである。【００３２】  尚、この第２発明において、第２接触具２８０−２の第１接触端子群２８１−１に対する第２ＩＯチャネル群ＩＯＣＨ−２との接続は第１発明のそれと同じである。
図５では各接続構造に関して１チャネル分だけを例示して示しているが、第１接触具２８０−１の第１接触端子群２８１−１と、第２接触具２８０−２の第１接触端子群２８１−１と第２接触端子群２８１−２には、全てのチャネルに対して同様の配線が施される。
図５に示す接続構造において、第１分岐線１２１Ａと１３１Ａ及び第２分岐線１２１Ｂと１３１Ｂは共に線路１２０Ａと１３０Ａの２倍の特性インピーダンスに整合される。つまり、端子Ｔ１と、Ｕ１から各接触具２８０−１と２８０−２を見ると、それぞれに２本の分岐線１２１Ａ、１３１Ａ及び１２１Ｂ、１３１Ｂが接続され、これら２本の分岐線が並列接続されて見えるからこれらの各分岐線１２１Ａと１３１Ａ及び１２１Ｂと１３１Ｂは倍の例えば１００Ωの特性インピーダンスとされ、これにより端子Ｔ１及び端子Ｕ１から各接触具２８０−１と２８０−２を見た特性インピーダンスが５０Ωとなるようにしている。【００３３】  図５に示した接続構造でも、図２、図３、図４で説明したのと同様に第１型式の半導体デバイスＤＵＴ−１と、第２型式の半導体デバイスＤＵＴ−２と、第３型式の半導体デバイスＤＵＴ−３を試験することができる。
【実施例１】
【００３４】  図６にこの発明の具体的な実施例を示す。この図６に示す実施例ではＤＵＴの外部端子の構造がパッケージからピンが突出している型式の半導体デバイスを試験する場合の実施例を示す。パッケージからピンが突出した型式の半導体デバイスをピンエレクトロニクスＰＥに接続する接触具としては図１４で説明したように一般にソケットが用いられる。従って図１乃至図５に示した第１接触具２８０−１と第２接触具２８０−２の部分はソケット１８０に置き替えられる。これに伴ってデバイスインターフェースボード２６０はソケットボード１６０とされる。図６では第１発明で提案する接続構造を例示しているが、第２発明で提案する接続構造にも同様に適用することができる。
【実施例２】
【００３５】  図７は半導体デバイスが半導体ウェハー上に存在する型式の場合にこの発明を適用した実施例を示す。半導体ウェハー上に存在する半導体デバイスは半導体ウェハーのデバイスが形成されている領域内にパッドと称する外部端子が配置され、このパッドにプローブと呼ばれる針状の接触子の先端を押し当て、このプローブを通じて半導体デバイスの各端子をピンエレクトロニクスＰＥに電気的に接続する方法が採られる。
図７に示す２９０−１は第１接触具として動作する第１プローブソケット、２９０−２は第２接触具として動作する第２プローブソケット第２プローブソケットを示す。ここで、３００はプローバ（プローブカード）を示しウエハの全面と対面する大きな基板を持つ。第１／第２プローブソケットはプローブカードの一部分を構成し、プローブ（針）２９１を保持して、これらの針はそれぞれプローブカード３００に着脱可能に接続されているものとする。各プローブソケットはウエハ上の各ＩＣチップである半導体デバイスに対向して配設される。これらのプローブソケットの一例としては一般にはプローブカードを構成する基板にウェハー上の半導体デバイスの形成領域より大きい面積を持つ開口孔が形成され、この開口孔の周辺に第１接触端子群２８１−１と第２接触端子群２８１−２が配列され、これらの第１接触端子群２８１−１と第２接触端子群２８１−２にプローブ２９１が電気的及び機械的に連絡されて孔の中空部分に突出して支持される。尚、開口孔が形成されない形態のプローブカードもある。【００３６】  第１プローブソケット２９０−１と第２プローブソケット２９０−２はプローブカード３００に装着され、プローブカード３００がウェハーの板面に沿ってＸ−Ｙ方向及びＺ方向（上下方向）に移動し、プローブ２９１の先端をウェハー上の半導体デバイスのパッドに接触させる。第１プローブソケット２９０−１と第２プローブソケット２９０−２はそれぞれウェハー上の個別の半導体デバイスと対向して接触する。
第１プローブソケット２９０−１と第２プローブソケット２９０−２に第１の発明の構成を適用するには、図１の場合と同様に第１プローブソケット２９０−１の第１接触端子群２８１−１と第２プローブソケット２９０−２の第２接触端子群２８１−２のそれぞれの対応する端子同士を渡り配線１０１Ｂで接続し、渡り配線１０１Ｂの一端側を端子Ｔ１から線路１０１Ａを通じてピンエレクトロニクスＰＥに備えたドライバ出力ピンＳ１に接続し、渡り配線１０１Ｂの他端側を端子Ｕ１から線路１０１Ｃを通じてピンエレクトロニクスＰＥに備えたコンパレータ入力ピンＲ１に接続する構成を第１プローブソケット２９０−１の第１接触端子群２８１−１と第２プローブソケット２９０−２の第２接触端子群２８１−２の全ての接触端子にわたって施すと共に、第２プローブソケット２９０−２の第１接触端子群２８１−１には別々の線路１０２Ａと１０２Ｂを通じてドライバ出力ピンＳ２とコンパレータ入力ピンＲ２に接続する構成を第２プローブソケット２９０−２の第１接触端子群２８１−１の全ての端子にわたって施せばよい。【００３７】  このように構成することによりウェハー上に存在する状態の第１型式の半導体デバイス及び第２型式の半導体デバイスを一度に２個ずつ試験することができる。
但し、この場合、第３型式の半導体デバイスは第１プローブソケット２９０−１のプローブ２９１を装着しない条件で試験を行う必要がある。従って、プローブ２９１は着脱できる構造を備えることが望ましい。また、第３型式の半導体デバイスはウェハー上で第２プローブソケット２９０−２の位置のみに形成し、第１プローブソケット２９０−１の位置には形成しないことにすれば、この図７に示す構成で１個ずつ試験を行うことができる。ここで、ウエハ上に存在する第１型式の半導体デバイスと第２型式の半導体デバイスと第３型式の半導体デバイスとは、同一位置関係で各々のパッドが形成されていることが必要である。
【実施例３】
【００３８】  図８はプローブカードに第２の発明の接続構成を適用した場合の実施例を示す。この実施例でも第１プローブソケット２９０−１と第２プローブソケット２９０−２によって半導体ウェハー上の第１型式の半導体デバイスと第２型式の半導体デバイスを一度に２個ずつ試験することができる。その理由は図２及び図３の説明と重複するのでここではこれ以上の説明は省略する。但し、この実施例では、第１プローブソケット２９０−１のプローブ２９１を装着しない条件とすることで、第２プローブソケット２９０−２によって第３型式の半導体デバイスを試験することができる。
【実施例４】
【００３９】  図９に第３の発明で提案する接続構成を示す。ここで提案する接続構成はＤＵＴのデータ入出力端子が対をなす端子同士が異なるタイミングで差動的に動作モードと非動作モードとに切替られる型式の場合に適用する接続構成である。このような特性を呈する半導体デバイスはグラフィック用のデバイスに存在し、従来は各端子毎に図１乃至図５に示した第２接触具２８０−２の第１接触端子群２８１−１をピンエレクトロニクスＰＥに接続するか又は、図５に示した第１接触具２８０−１の第１接触端子群２８１−１と第２接触具２８０−２の第２接触端子群２８１−２とをそれぞれピンエレクトロニクスＰＥに接続する接続構造で試験を行っている。特に図１乃至図５に示した第２接触具２８０−２の第１接触端子群をピンエレクトロニクスＰＥに接続する接続構造を採った場合は、ＤＵＴのデータ入出力用ピンの数と対応する数のドライバとコンパレータとを必要とする。【００４０】  これに対し、図５に示した分岐構造の接続構造を採った場合はドライバとコンパレータから成る組がＤＵＴのデータ入出力用ピンの数の約半分の数で良いことになる。然し乍ら、図５に示した分岐構造の接続を採る場合は、図５でも説明したように、線路１２１Ａ、１２１Ｂ及び１３１Ａ、１３１Ｂは他の線路１２０Ａ、１３０Ａの特性インピーダンスの約倍の特性インピーダンスに整合させる必要がある。つまり線路１２０Ａと１３０Ｂの特性インピーダンスが５０Ωの場合、線路１２１Ａ、１２１Ｂと１３１Ａ、１３１Ｂの特性インピーダンスは約１００Ωにしなければならない。このように分岐点において、特性インピーダンスを５０Ωから１００Ωの並列接続回路に変換すると、信号の反射が発生し、波形品質を悪化させる不都合が生じる。【００４１】  この不都合を解消するために、第３の発明では切替制御信号によって互に時間をずらして動作する端子同士を渡り配線で接続し、一方の端子をピンエレクトロニクスに備えたドライバ出力ピンに接続し、他方の端子をピンエレクトロニクスに備えたコンパレータ入力ピンに接続し、二つの端子を共通の線路で試験することを可能とした点を請求するものである。
図９はその実施例を示す。図９に示す２８０は接触具を示す。この接触具にコンタクトＣＮＴが配列されて設けられ、このコンタクトＣＮＴにＤＵＴ（特に図示していない）の例えばピン型の外部端子を接触させることによりＤＵＴの各外部端子は接触端子群２８１の各接触端子に電気的に接続される。【００４２】  ここでは接触端子群２８１の接触端子Ｖ１−１とＶ１−２、Ｖ２−１とＶ２−２、…、ＶＮ−１とＶＮ−２、ならびにＷ１−１とＷ１−２、Ｗ２−１とＷ２−２、…、ＷＮ−１とＷＮ−２がそれぞれ互に対となって動作するピンに接触する接触端子を示す。これら対となる接触端子は互いに渡り配線１０１Ｂ１−１〜１０１Ｂ１−Ｎ及び１０１Ｂ２−１〜１０１Ｂ２−Ｎで共通接続し、各渡り配線１０１Ｂ、たとえば１０１Ｂ１−１の一端側を端子Ｔ１−１と線路１０１Ａ−１を通じてピンエレクトロニクスＰＥに備えた第１ＩＯチャネルＩＯＣＨ−１のドライバ出力ピンＳ１−１に接続し、渡り配線１０１Ｂ１−１の他端側を端子Ｕ１−１と線路１０１Ｃ−１を通じてピンエレクトロニクスＰＥに備えたコンパレータ入力ピンＲ１−１に接続する。図９では２チャネル分の接続（すなわち、第２ＩＯチャネルＩＯＣＨ−２でも同様の接続を持つ）を示すが、ＤＵＴの対となって動作する入力及び出力ピンの全てをこのように接続する。【００４３】  この構成によれば、同時に出力する条件が発生しない特異なＤＵＴにおいて、ＤＵＴの共通接続されたピンの一方を動作状態に制御し、ドライバから線路１０１Ａを通じて試験パターン信号を印加し、その応答信号を線路１０１Ｃを通じてコンパレータ側で取り込むことができ、一方のピンの試験を行うことができる。
一方のピンが休止状態において、他方のピンを動作状態に切替える。この状態で他方のピンを試験する。そして、ＩＯＣＨ−１による一対の端子（例えばＶ１−１とＶ１−２）のテストと並行してＩＯＣＨ−２による他の一対の端子（例えばＷ１−１とＷ１−２）のテストが行なわれる。従って１６チャネル分のＩＯチャネルで３２ピンのＩＯピンのＤＵＴを試験できる。尚、一方のピンと他方のピンは、渡り配線をしているからして、上述と同様に、ドライバ側から見た伝搬遅延量が異なり、同様にコンパレータ側から見た伝搬遅延量が異なる。その為、半導体デバイス試験装置は、両者のスキューの違いを予め求めておき、前記スキューの違いに対応した試験パターンの発生条件、及びコンパレータ側でのタイミング判定条件とする配慮が必要である。【００４４】  第３の発明で提案する接続構造によれば線路１０１Ａ及び１０１Ｃと渡り配線１０１Ｂは全て５０Ωの特性インピーダンスに揃えることができる。この結果、線路の途中で特性インピーダンスが不連続となる部分が存在しないため、波形品質を劣化させるおそれはない。
図１０に波形の測定例を示す。
図１０Ａは第１または第２発明に係る図１乃至図８の構成において、第２接触具２８０−２の第１接触端子の接続構造を示す。図１０Ｂは第３の発明で提案した接続構造である。図１０Ｃはこれら両接続構造を比較した波形観測例を示す。図１０Ｃに示す波形ａ、ｂ、ｃはドライバＩＯＤＲから矩形波を印加し、図１０Ａと図１０Ｂに示す各観測点（ａ）、（ｂ）、（ｃ）で観測した波形を表わす。この波形から明らかなように、第３の発明で提案する接続構造はインピーダンスが連続して整合しているため波形の劣化が少ないことが解る。
【産業上の利用可能性】
【００４５】  この発明による半導体デバイス試験装置及びデバイスインターフェースボードは半導体デバイス製造部門或は半導体デバイス開発部門等で活用される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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