(57)【要約】基板に近い側の下部電極（２）及び基板に遠い側の上部電極（７）と、下部電極（２）及び上部電極（７）の間に積層された絶縁体層（５，６）及び電子供給層（４）とを有し、下部電極（２）及び上部電極間（７）への電圧印加時に、上部電極（７）側から電子を放出する電子放出素子であって、絶縁体層（５，６）の膜厚が段階的に減少する階段形状の内壁によって形成された開口部と、上部電極（７）側に接続されかつ絶縁体層（５，６）及び電子供給層（４）に接触しかつ炭素を含む炭素領域（８）と、を備える電子放出部（１４）を有する。これにより、絶縁体層の膜厚が漸次減少する電子放出素子と同じような電子放出特性を有する素子を、微粒子やマイクロマスクを用いずに作成することができる。【特許請求の範囲】
【請求項１】
基板に近い側の下部電極及び前記基板に遠い側の上部電極と、前記下部電極及び前記上部電極の間に積層された絶縁体層及び電子供給層とを有し、前記下部電極及び前記上部電極間への電圧印加時に、前記上部電極側から電子を放出する電子放出素子であって、
前記絶縁体層の膜厚が段階的に減少する階段形状の内壁によって形成された開口部と、前記上部電極側に接続されかつ前記絶縁体層及び前記電子供給層に接触しかつ炭素を含む炭素領域と、を備える電子放出部を有することを特徴とする電子放出素子。
【請求項２】
前記炭素領域が前記電子放出部の上部もしくは下部又は内部に形成されたことを特徴とする請求項１記載の電子放出素子。
【請求項３】
前記絶縁体層は、前記電子放出部において、前記上部電極がその上で終端しつつ前記電子供給層上で終端する薄絶縁体部と、前記薄絶縁体部及び前記電子供給層の間に配置された厚絶縁体部とを含むことを特徴とする請求項２記載の電子放出素子。
【請求項４】
前記炭素領域により前記電子供給層と前記上部電極が電気的に接触していることを特徴とする請求項１〜３のいずれかに記載の電子放出素子。
【請求項５】
前記電子放出部において、前記炭素領域と前記電子供給層が接触する部分及び前記上部電極の終端部分の少なくとも一方は、円形、楕円、長円形、多角形、もしくは閉曲線からなる形を有していることを特徴とする請求項１〜４のいずれかに記載の電子放出素子。
【請求項６】
前記電子放出部は前記上部電極の平坦表面における凹部であることを特徴とする請求項１〜５のいずれかに記載の電子放出素子。
【請求項７】
前記絶縁体層は誘電体からなり、前記電子放出部以外では５０ｎｍ以上の膜厚を有することを特徴とする請求項１〜６のいずれかに記載の電子放出素子。
【請求項８】
前記電子供給層は、シリコン又はシリコンを主成分とする混合物もしくはその化合物からなるアモルファス相からなることを特徴とする請求項１〜７のいずれかに記載の電子放出素子。
【請求項９】
前記炭素領域と接触する前記電子供給層の部分に一部結晶化している相を有していることを特徴とする請求項８記載の電子放出素子。
【請求項１０】
前記結晶化している相は前記電子供給層および前記上部電極間での通電により結晶化されて形成されたことを特徴とする請求項９記載の電子放出素子。
【請求項１１】
前記階段形状の内壁において、内壁の少なくとも一部が前記上部電極又は前記電子供給層に対して垂直であることを特徴とする請求項１〜１０に記載の電子放出素子。
【請求項１２】
前記階段形状の内壁において、内壁の少なくとも一部がテーパ構造を有していることを特徴とする請求項１〜１０に記載の電子放出素子。
【請求項１３】
請求項１〜１２に記載の電子放出素子の複数個を有することを特徴とする電子放出素子アレイ。
【請求項１４】
基板に近い側の下部電極及び前記基板に遠い側の上部電極と、前記下部電極及び前記上部電極の間に積層された絶縁体層及び電子供給層とを有し、前記下部電極及び前記上部電極間への電圧印加時に、前記上部電極側から電子を放出する電子放出素子の製造方法であって、
前記絶縁体層及び前記上部電極を一様に成膜し、前記絶縁体層及び前記上部電極の一部を除去することにより段階的に前記絶縁体層の膜厚を減少せしめ階段形状の内壁を有する開口部を形成して、前記電子供給層を露出させる電子放出部形成工程と、
前記上部電極側に接続されかつ前記絶縁体層及び前記電子供給層に接触しかつ炭素を含む炭素領域を成膜する炭素領域形成工程と、を含むことを特徴とする電子放出素子の製造方法。
【請求項１５】
前記電子放出部形成工程において、ドライ又はウエットエッチングプロセスを用い、前記絶縁体層を除去することを特徴とする請求項１４記載の電子放出素子の製造方法。
【請求項１６】
前記電子放出部形成工程において、前記絶縁体層を除去する手段として収束イオンビーム方法を用いることを特徴とする請求項１４記載の電子放出素子の製造方法。
【請求項１７】
前記電子放出部形成工程において、前記絶縁体層を除去する手段としてレーザーアブレーション方法を用いることを特徴とする請求項１４記載の電子放出素子の製造方法。
【請求項１８】
前記電子放出部形成工程において、前記絶縁体層は、前記電子供給層上に配置された厚絶縁体部と、前記厚絶縁体部上に成膜されかつ前記上部電極がその上で終端しつつ前記電子供給層上で終端する薄絶縁体部と、を含む多層構造により成膜されたことを特徴とする請求項１４〜１７のいずれかに記載の電子放出素子の製造方法。
【請求項１９】
前記電子供給層は、シリコン又はシリコンを主成分とする混合物もしくはその化合物からなるアモルファス相からなり、前記炭素領域形成工程後に、前記上部電極及び前記電子供給層の間に所定電圧を印加する活性化処理により、前記電子供給層の一部にアモルファス相から結晶化させることを特徴とする請求項１４〜１８のいずれかに記載の電子放出素子の製造方法。
【発明の詳細な説明】
【技術分野】  本発明は、電子源である電子放出素子及びその製造方法に関する。
【背景技術】  従来から面電子源の電子放出素子の構造として、金属−絶縁体−半導体（ＭＩＳ）型、金属−絶縁体−金属（ＭＩＭ）型などが知られている。
たとえば、ＭＩＭ構造の電子放出素子の一例では、基板上に下部電極、絶縁体層、上部電極を順に積層した構造を有するものがある。基板上に陰極下部電極としてのＡｌ層、膜厚１０ｎｍ程度のＡｌ２Ｏ３絶縁体層、膜厚１０ｎｍ程度の陽極上部電極としてのＡｕ層を順に形成した構造を有するものが一例として挙げられる。これを真空中で対向電極の下に配置して下部電極と上部電極の間に所定電圧を印加すると、電子の一部が上部電極から真空中へ飛び出す。
しかし、素子内の大きな面積を占める電子放出部を薄い絶縁層と薄い上部電極の積層構造により形成したＭＩＭ構造の電子放出素子は、成膜時に発生してしまうディフェクトなどにより通電時に電流のリークが起こりやすく、素子の破壊が起こりやすいという欠点を有している。この問題を解決するために、電子放出素子内で電子放出部となる極薄の絶縁層を有するエリアを必要最小限の大きさにする方法が提案されている。たとえば、図１に示されるような微粒子２０、又は図２に示されるような逆テーパブロック２１ｂを用い、電子放出部を形成する電子放出素子の製法がそれである（ＷＯ０３／０４９１３２  Ａ１公報、参照）。電子放出部が微粒子やマイクロマスクを用いることにより作製されているが、微粒子の場合、微粒子を狙った所に置くことが難しく、その分散が理想的にできない。複数の電子放出部を有する素子の場合、電子放出量は電子放出部の数に比例するので、たとえば１００μｍ以下の微細な電子放出素子あるいは電子放出素子アレイの形成には、微粒子を用いる方法は電子放出量の制御が困難であり適さない。一方、フォトリソグラフィーを用いてマイクロマスクを作製する場合、微細な電子放出素子あるいは電子放出素子アレイに適しているが、マイクロマスクを形成するプロセスが複雑であり、電子放出部形状の制御が困難である。また、マイクロマスクによる方法は、マスクに付着した絶縁体層や上部電極が除去されずにパーティクルとなり生産設備を汚染するといった問題を有している。特に電子放出素子を微細化させるためには半導体プロセスによる作製が必須であり、一般的な半導体生産ラインでマイクロマスク形成生産は適当でない。
【発明の開示】
そこで、本発明の解決しようとする課題には、安定的に電子の放出可能な電子放出部を形成する電子放出装置及びその製造方法を提供することが一例として挙げられる。
本発明の電子放出素子は、基板に近い側の下部電極及び前記基板に遠い側の上部電極と、前記下部電極及び前記上部電極の間に積層された絶縁体層及び電子供給層とを有し、前記下部電極及び前記上部電極間への電圧印加時に、前記上部電極側から電子を放出する電子放出素子であって、
前記絶縁体層の膜厚が段階的に減少する階段形状の内壁によって形成された開口部と、前記上部電極側に接続されかつ前記絶縁体層及び前記電子供給層に接触しかつ炭素を含む炭素領域と、を備える電子放出部を有することを特徴とする。
本発明の電子放出素子アレイは、上記の電子放出素子の複数個を有することを特徴とする。
本発明の電子放出素子の製造方法は、基板に近い側の下部電極及び前記基板に遠い側の上部電極と、前記下部電極及び前記上部電極の間に積層された絶縁体層及び電子供給層とを有し、前記下部電極及び前記上部電極間への電圧印加時に、前記上部電極側から電子を放出する電子放出素子の製造方法であって、
前記絶縁体層及び前記上部電極を一様に成膜し、前記絶縁体層及び前記上部電極の一部を除去することにより段階的に前記絶縁体層の膜厚を減少せしめ階段形状の内壁を有する開口部を形成して、前記電子供給層を露出させる電子放出部形成工程と、
前記上部電極側に接続されかつ前記絶縁体層及び前記電子供給層に接触しかつ炭素を含む炭素領域を成膜する炭素領域形成工程と、を含むことを特徴とする。
【図面の簡単な説明】  図１及び２は、従来の電子放出素子の概略断面図である。
図３は、本発明による実施形態の電子放出素子の部分拡大断面図である。
図４は、本発明による実施形態の電子放出素子アレイの部分拡大斜視図である。
図５〜１４は、本発明による実施形態の電子放出素子の製造工程を説明する電子放出素子の部分拡大断面図である。
図１５は、本発明による実施形態の電子放出素子の電子放出部の平面図である。
図１６及び１７は、本発明による他の実施形態の電子放出素子の電子放出部の平面図である。
図１８は、本発明による他の実施形態の電子放出素子の部分拡大断面図である。
図１９は、本発明による実施形態の電子放出素子の測定システムを説明する概略図である。
図２０は、本発明による実施例の電流電圧特性を示すグラフである。
図２１は、本発明による実施例の活性化処理後の電流電圧特性を示すグラフである。
図２２及び２３は、本発明による他の実施例による電子放出素子の絶縁体層の膜厚に対する放出電流量と素子の破壊率を示すグラフである。
図２４は、本発明による他の実施例による電子放出素子を説明する部分拡大断面図である。
図２５は、本発明による他の実施例による電子放出素子の絶縁体層の膜厚の段数に対する放出電流量の関係を示すグラフである。
図２６は、本発明による他の実施例の電子放出素子を説明する部分拡大断面図である。
発明の詳細な説明
以下、本実施形態の実施の形態について図面を参照しつつ説明する。
［電子放出装置］
図３は、本発明の電子放出素子の一例の概略断面図を示す。電子放出素子Ｓは、基板１上に形成された近い側の下部電極２上に順に積層形成されたバリア層３、電子供給層４、絶縁体層１３（厚絶縁体部５及び薄絶縁体部６）、上部電極７、並びに炭素領域８からなる。電子放出素子は、絶縁体層１３が階段形状の内壁によって形成される開口部を有しており、かかる開口部が電子放出部１４として機能し、下部電極２及び上部電極７の間への所定電圧印加時に、電子が上部電極７側から放出される。電子放出部１４は、例えば厚絶縁体部５及び薄絶縁体部６からなる絶縁体層１３の膜厚がその中央に向かって段階的に減少する領域であり、少なくとも１つの段差が存在する。厚絶縁体部５及び薄絶縁体部６はそれぞれ単層又は多層構造として成膜することができる。電子放出部１４は上部電極７の平坦表面における凹部として形成される。また、電子放出部１４における薄絶縁体部６は電子供給層４上の縁部で終端している。電子放出部１４においては、上部電極７が薄絶縁体部６上の縁部で終端している。よって、製造時、上部電極７と電子供給層４とは短絡しない。電子放出部は電子放出素子内に複数個あることが望ましい。これは電子放出部をアレイ化することにより電子放出部のばらつきが平均化され、ひいては電子放出素子のばらつきが低減され、安定性が向上する。
電子放出部１４において、炭素領域８は、上部電極７側から薄絶縁体部６に接触しつつ電子供給層４に接触している（接触部分）。厚絶縁体部５及び薄絶縁体部６からなる絶縁体層の膜厚は、炭素領域８と電子供給層４が接触する部分に向かって段階的に減少してゼロとなる。
図４は複数の電子放出素子Ｓを有する電子放出素子アレイを示す。この電子放出素子アレイでは、複数の電子放出素子Ｓがたとえばマトリクス状に配列されている。隣接する上部電極７を接続するバスラインＢＬと下部電極２とはそれぞれストライプ状の電極とし、かつ互いに直交する位置に配列される。電子放出素子Ｓはストライプの交点位置に配置される。電子放出素子Ｓ間は区画する絶縁部１７により仕切られている。
電子放出素子Ｓの各々は、素子基板１上に、バリア層３、電子供給層４、厚絶縁体部５、薄絶縁体部６、上部電極７、及び炭素領域８が順に積層されている。素子基板１の材質はガラスの他に、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、ＢＮなどのセラミックスでもよい。Ｓｉウエハ上をＳｉＯ２などの絶縁膜で被覆したウエハも基板として用いられ得る。
下部電極２は単層又は多層からなり、たとえばアルミニウム（Ａｌ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などからなる。
バリア層３は窒化チタン（ＴｉＮ）などのメタルバリアからなる。
電子供給層４はシリコン（Ｓｉ）又はＳｉを主成分とする混合物もしくはその化合物などのアモルファス相、又は単結晶層、もしくは多結晶層の半導体からなる。電子供給層４の材料としてはスパッタリング法やＣＶＤ法により成膜したＩＩＩｂ族あるいはＶｂ族の元素をドープしたアモルファスシリコン（ａ−Ｓｉ）が特に有効であるが、ａ−Ｓｉのダングリングボンドを水素（Ｈ）で終端させた水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）、さらにＳｉの一部を炭素（Ｃ）で置換した水素化アモルファスシリコンカーバイト（ａ−ＳｉＣ：Ｈ）や、Ｓｉの一部を窒素（Ｎ）で置換した水素化アモルファスシリコンナイトライド（ａ−ＳｉＮ：Ｈ）などの化合物半導体も用いられる。
薄絶縁体部６の誘電体材料としては、酸化シリコンＳｉＯｘ（ｘは原子比を示す）が特に有効であるが、
ＬｉＯｘ、ＬｉＮｘ、ＮａＯｘ、ＫＯｘ、ＲｂＯｘ、ＣｓＯｘ、ＢｅＯｘ、ＭｇＯｘ、ＭｇＮｘ、ＣａＯｘ、ＣａＮｘ、ＳｒＯｘ、ＢａＯｘ、ＳｃＯｘ、ＹＯｘ、ＹＮｘ、ＬａＯｘ、ＬａＮｘ、ＣｅＯｘ、ＰｒＯｘ、ＮｄＯｘ、ＳｍＯｘ、ＥｕＯｘ、ＧｄＯｘ、ＴｂＯｘ、ＤｙＯｘ、ＨｏＯｘ、ＥｒＯｘ、ＴｍＯｘ、ＹｂＯｘ、ＬｕＯｘ、ＴｉＯｘ、ＺｒＯｘ、ＺｒＮｘ、ＨｆＯｘ、ＨｆＮｘ、ＴｈＯｘ、ＶＯｘ、ＶＮｘ、ＮｂＯｘ、ＮｂＮｘ、ＴａＯｘ、ＴａＮｘ、ＣｒＯｘ、ＣｒＮｘ、ＭｏＯｘ、ＭｏＮｘ、ＷＯｘ、ＷＮｘ、ＭｎＯｘ、ＲｅＯｘ、ＦｅＯｘ、ＦｅＮｘ、ＲｕＯｘ、ＯｓＯｘ、ＣｏＯｘ、ＲｈＯｘ、ＩｒＯｘ、ＮｉＯｘ、ＰｄＯｘ、ＰｔＯｘ、ＣｕＯｘ、ＣｕＮｘ、ＡｇＯｘ、ＡｕＯｘ、ＺｎＯｘ、ＣｄＯｘ、ＨｇＯｘ、ＢＯｘ、ＢＮｘ、ＡｌＯｘ、ＡｌＮｘ、ＧａＯｘ、ＧａＮｘ、ＩｎＯｘ、ＳｉＮｘ、ＧｅＯｘ、ＳｎＯｘ、ＰｂＯｘ、ＰＯｘ、ＰＮｘ、ＡＳＯｘ、ＳｂＯｘ、ＳｅＯｘ、ＴｅＯｘなどの酸化物又は窒化物でもよい。
また、ＬｉＡｌＯ２、Ｌｉ２ＳｉＯ３、Ｌｉ２ＴｉＯ３、Ｎａ２Ａｌ２２Ｏ３４、ＮａＦｅＯ２、Ｎａ４ＳｉＯ４、Ｋ２ＳｉＯ３、Ｋ２ＴｉＯ３、Ｋ２ＷＯ４、Ｒｂ２ＣｒＯ４、ＣＳ２ＣｒＯ４、ＭｇＡｌ２Ｏ４、ＭｇＦｅ２Ｏ４、ＭｇＴｉＯ３、ＣａＴｉＯ３、ＣａＷＯ４、ＣａＺｒＯ３、ＳｒＦｅ１２Ｏ１９、ＳｒＴｉＯ３、ＳｒＺｒＯ３、ＢａＡｌ２Ｏ４、ＢａＦｅ１２Ｏ１９、ＢａＴｉＯ３、Ｙ３Ａｌ５Ｏ１２、Ｙ３Ｆｅ５Ｏ１２、ＬａＦｅＯ３、Ｌａ３Ｆｅ５Ｏ１２、Ｌａ２Ｔｉ２Ｏ７、ＣｅＳｎＯ４、ＣｅＴｉＯ４、Ｓｍ３Ｆｅ５Ｏ１２、ＥｕＦｅＯ３、Ｅｕ３Ｆｅ５Ｏ１２、ＧｄＦｅＯ３、Ｇｄ３Ｆｅ５Ｏ１２、ＤｙＦｅＯ３、Ｄｙ３Ｆｅ５Ｏ１２、ＨｏＦｅＯ３、Ｈｏ３Ｆｅ５Ｏ１２、ＥｒＦｅＯ３、Ｅｒ３Ｆｅ５Ｏ１２、Ｔｍ３Ｆｅ５Ｏ１２、ＬｕＦｅＯ３、Ｌｕ３Ｆｅ５Ｏ１２、ＮｉＴｉＯ３、Ａｌ２ＴｉＯ３、ＦｅＴｉＯ３、ＢａＺｒＯ３、ＬｉＺｒＯ３、ＭｇＺｒＯ３、ＨｆＴｉＯ４、ＮＨ４ＶＯ３、ＡｇＶＯ３、ＬｉＶＯ３、ＢａＮｂ２Ｏ６、ＮａＮｂＯ３、ＳｒＮｂ２Ｏ６、ＫＴａＯ３、ＮａＴａＯ３、ＳｒＴａ２Ｏ６、ＣｕＣｒ２Ｏ４、Ａｇ２ＣｒＯ４、ＢａＣｒＯ４、Ｋ２ＭｏＯ４、Ｎａ２ＭｏＯ４、ＮｉＭｏＯ４、ＢａＷＯ４、Ｎａ２ＷＯ４、ＳｒＷＯ４、ＭｎＣｒ２Ｏ４、ＭｎＦｅ２Ｏ４、ＭｎＴｉＯ３、ＭｎＷＯ４、ＣｏＦｅ２Ｏ４、ＺｎＦｅ２Ｏ４、ＦｅＷＯ４、ＣｏＭｏＯ４、ＣｏＴｉＯ３、ＣｏＷＯ４、ＮｉＦｅ２Ｏ４、ＮｉＷＯ４、ＣｕＦｅ２Ｏ４、ＣｕＭｏＯ４、ＣｕＴｉＯ３、ＣｕＷＯ４、Ａｇ２ＭｏＯ４、Ａｇ２ＷＯ４、ＺｎＡｌ２Ｏ４、ＺｎＭｏＯ４、ＺｎＷＯ４、ＣｄＳｎＯ３、ＣｄＴｉＯ３、ＣｄＭｏＯ４、ＣｄＷＯ４、ＮａＡｌＯ２、ＭｇＡｌ２Ｏ４、ＳｒＡｌ２Ｏ４、Ｇｄ３Ｇａ５Ｏ１２、ＩｎＦｅＯ３、ＭｇＩｎ２Ｏ４、Ａｌ２ＴｉＯ５、ＦｅＴｉＯ３、ＭｇＴｉＯ３、Ｎａ２ＳｉＯ３、ＣａＳｉＯ３、ＺｒＳｉＯ４、Ｋ２ＧｅＯ３、Ｌｉ２ＧｅＯ３、Ｎａ２ＧｅＯ３、Ｂｉ２Ｓｎ３Ｏ９、ＭｇＳｎＯ３、ＳｒＳｎＯ３、ＰｂＳｉＯ３、ＰｂＭｏＯ４、ＰｂＴｉＯ３、ＳｎＯ２−Ｓｂ２Ｏ３、ＣｕＳｅＯ４、Ｎａ２ＳｅＯ３、ＺｎＳｅＯ３、Ｋ２ＴｅＯ３、Ｋ２ＴｅＯ４、Ｎａ２ＴｅＯ３、Ｎａ２ＴｅＯ４などの複合酸化物、ＦｅＳ、Ａｌ２Ｓ３、ＭｇＳ、ＺｎＳなどの硫化物、
ＬｉＦ、ＭｇＦ２、ＳｍＦ３などのフッ化物、
ＨｇＣｌ、ＦｅＣｌ２、ＣｒＣｌ３などの塩化物、
ＡｇＢｒ、ＣｕＢｒ、ＭｎＢｒ２などの臭化物、
ＰｂＩ２、ＣｕＩ、ＦｅＩ２などのヨウ化物、
ＬａＢ６、ＣｅＢ６などのランタノイド硼化合物、
ＴｉＢ２、ＺｒＢ２、ＨｆＢ２などの金属硼化物、
又は、ＳｉＡｌＯＮなどの複合酸化窒化物でも薄絶縁体部６の誘電体材料として有効である。
また、ダイヤモンド、フラーレン（Ｃ２ｎ）からなる炭素絶縁物も有効である。
薄絶縁体部の電子放出部１４以外の平坦部分の厚さは、５０ｎｍ以上が好ましいが、更に好適な厚さの範囲は、素子の静電容量から決定される。
素子平坦部において上部電極と電子供給層にはさまれた薄絶縁体部は静電容量を形成する。この静電容量の値が大きいと素子の高速動作に対する妨げとなり、特に光電変換膜と組合せて撮像装置を構成する場合に顕著となる。この観点からは、厚絶縁体部は厚い方が好ましい。
薄膜として成膜される上部電極７の材料としては融点が極めて高いタングステン（Ｗ）が特に有効であるが、融点の高いモリブデン（Ｍｏ）レニウム（Ｒｅ）、タンタル（Ｔａ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、バナジウム（Ｖ）、クロム（Ｃｒ）、ジルコニウム（Ｚｒ）、プラチナ（Ｐｔ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、鉄（Ｆｅ）、イットリウム（Ｙ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）も有効であり、Ａｕ、Ｂｅ、Ｂ、Ｃ、Ａｌ、Ｓｉ、Ｓｃ、Ｍｎ、Ｃｕ、Ｚｎ、Ｇａ、Ｎｂ、Ｔｃ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｔｌ、Ｐｂ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕなども用いられ得る。また、これらの金属の合金やたとえばＬａＢ６、ＣｅＢ６、ＴｉＢ２、ＺｒＢ２、ＨｆＢ２などの導電性を有する化合物も用いられ得る。
電子放出素子の製造における成膜法としては物理堆積法又は化学堆積法が用いられる。物理堆積法（ＰＶＤ）法として知られ、これには真空蒸着法、分子線エピタキシ法、スパッタリング法、イオン化蒸着法、レーザーアブレーション法などがある。化学堆積法（ＣＶＤ）法として知られ、これには熱ＣＶＤ法、プラズマＣＶＤ法、有機金属ＣＶＤ（ＭＯＣＶＤ）法などがある。これらの中で、スパッタリング法が特に有効である。電子供給層は、スパッタリング法（反応スパッタリングを含む）を用いてガス圧０．１〜１００ｍＴｏｒｒ好ましくは０．１〜２０ｍＴｏｒｒ、成膜レート０．１〜１０００ｎｍ／ｍｉｎ好ましくは０．５〜１００ｎｍ／ｍｉｎのスパッタリング条件で成膜される。
さらに、電子放出素子Ｓにおいて、その上部の少なくとも凹部の電子放出部１４上に炭素又は炭素を成分とする混合物もしくは炭素化合物からなる炭素領域８が成膜されているが、これが、作製時に上下電極間の所定電圧印加による活性化処理により、発生するジュール熱を利用して、電子供給層４の一部などをアモルファス相から結晶相へ結晶化させる。
この素子における活性化処理とそれによる電子放出のメカニズムについては以下のことが考えられる。
（１）  上部電極７と下部電極２の間に直流電圧を印加すると、電子は下部電極２からバリア層３、電子供給層４、炭素領域８、上部電極７という経路で走行する。あるいはスパッタリングで形成された薄絶縁体部６は多くの不純物準位を有するので、この不純物順位を介してホッピング電流が流れる。すなわち下部電極２、バリア層３、電子供給層４、薄絶縁体部６、上部電極７という電子の走行経路もある。ここで、電子放出部１４の中央の部分では、上部電極７と電子供給層４が薄い炭素領域８を介して電気的に接続されている。また、直流電圧の印加は０Ｖより徐々に増加させることが望ましい。また、このように、電子供給層４から注入された電子が上部電極７へと走行することによる電流を素子電流Ｉｄと呼ぶ。
（２）  アモルファス相のＳｉからなる電子供給層４は抵抗値が高いので、電流が増加するに従い、発熱が起こり、その熱により電子供給層のアモルファスＳｉの一部が結晶化する。
（３）  電子供給層において結晶化した部分は他のアモルファスＳｉ部分よりも低抵抗となるため、電流が流れやすくなる。また、薄絶縁体部６の不純物順位には電子がトラップされ、固定化された電荷として働く。その結果、薄絶縁体部６の上部電極７に近い側で電界が非常に強化される。一方、熱の影響により、炭素領域と電子供給層の接触状態は悪くなり、炭素領域と電子供給層の間には電流が流れにくくなる。
（４）  その結果、電子は下部電極２、バリア層３、電子供給層４、電子供給層内の結晶相、薄絶縁体部６という走行経路に集中する。電子は薄絶縁体部６を走行する際に上部電極７に近い側にできた非常に強い電界で加速され、ホットエレクトロンと呼ばれる高エネルギーをもった電子となり、上部電極７と炭素領域８をトンネリングして外部に放出される。このように電子供給層より流入された電子が外部に放出され、炭素領域８に対向するアノード（図示せず）に走行することによる電流を放出電流Ｉｅと呼ぶ。以上の示したプロセスを活性化処理と呼ぶ。
活性化処理の際には上記のようにジュール熱によりアモルファス相のＳｉが結晶相に転移するほどの熱が発生する。このため上部電極７とアモルファス相のＳｉからなる電子供給層４が接していると上部電極の金属原子が電子供給層であるアモルファス相のＳｉに拡散して抵抗の急減が起こり、結果として過電流による破壊に至る。よって電子放出部１４の中央の部分では、前記のとおり上部電極７と電子供給層４が薄い炭素領域８を介して電気的に接続されていることが重要である。
以上のとおり、従来のＭＩＭやＭＩＳ型素子と比べて素子面積に対する電子放出部の占める割合を小さくしただけでなく、本電子放出素子は活性化処理を経ることによりアモルファス相の結晶化を利用した電流経路集中や薄絶縁体層中の不純物準位へのトラッピングによる電界の強化利用している。その結果、実効的な電子放出部を小さくしても素子面積あたりの電子放出量すなわち放出電流密度は、従来のＭＩＭやＭＩＳ型以上になっている。
炭素領域の材料として無定形炭素、グラファイト、カルビン、フラーレン（Ｃ２ｎ）、ダイヤモンドライクカーボン、カーボンナノチューブ、カーボンナノファイバー、カーボンナノホーン、カーボンナノコイル、カーボンナノプレート、ダイヤモンド、などの形態の炭素、或いは、ＺｒＣ、ＳｉＣ、ＷＣ、ＭｏＣなどの炭素化合物が有効である。
炭素領域を薄膜として形成する方法は、たとえば真空チャンバに設けられた炭素ターゲットを有するスパッタリング装置などにより、凹部の電子放出部と上部電極上に一様に積層、形成することができる。この場合、炭素は主として無定形炭素、グラファイト、ダイヤモンドライクカーボンといった形態をとる。一方、炭素領域の炭素がカーボンナノチューブ、カーボンナノファイバー、カーボンナノホーン、カーボンナノコイル、カーボンナノプレートの形態の場合はＣＶＤ法が有効である。この場合、上部電極の表層のＦｅ、Ｎｉ、Ｃｏを主成分とする触媒層を設けておくことができる。または炭素の形態によらず印刷法も炭素領域の形成法として有効である。
さらに、本実施形態の電子放出素子では、その電子放出部以外の薄絶縁体部は厚い膜厚を有するので、スルーホールが発生しにくくなり、製造歩留まりが向上する。また、本実施形態の電子放出素子は、表示装置、画素バルブの発光源、撮像素子、電子顕微鏡などの電子放出源、真空マイクロエレクトロニクス素子などの高速素子に応用でき、さらに面状又は点状の電子放出ダイオードとして、さらには高速スイッチング素子として動作可能である。
特に、小型高精細なディスプレイの電子放出源や、撮像素子の電子放出源の場合に２０μｍ程度の微小な画素を構成することが求められるので、本実施形態の電子放出素子が有効である。
［電子放出装置の製造方法］
電子放出装置の製造方法を一例として概略説明する。
先ず、図５に示すように、清浄な基板１を用意し、その主面にたとえばＡｌや、Ｃｒ／Ｃｕ／Ｃｒ多層からなる金属電極の下部電極２と、ＴｉＮなどバリアメタルからなるバリア層３の積層体からなるをストライプ状に成膜する。ここで、熱酸化により酸化膜を形成したＳｉ基板上にこれらをスパッタリングで成膜することができる。また、ＴｉＮは窒素を導入した反応スパッタリングで成膜することができる。
次に、図６に示すように、露出した基板１及びバリア層３上にスパッタリングによりたとえばＳｉからなる電子供給層４を一様に形成する。Ｓｉの他に、Ｓｉを主成分とする混合物もしくはその化合物からなる電子供給層を基板上に形成することもできる。たとえば、ボロン（Ｂ）を添加した電子供給層のアモルファスＳｉをマグネトロンスパッタリングにより成膜することができる。
次に、図７に示すように、電子供給層４上にＳｉＯｘなどの絶縁体を、酸素を導入した反応スパッタリングにより成膜し、厚絶縁体部５を一様に形成する。
その後に、図８に示すように、厚絶縁体部５上にレジストマスクＲを形成する。すなわち、レジストを塗布し、所定パターンで、露光、現像によりパターニングを行う。この工程は通常のフォトリソグラフィー法と同様のレジスト塗布、露光、現像、ポストベークのプロセスからなる。また、電子ビームリソグラフィ法を用いれば、より微細なパターニングができる。レジストマスクＲは、下部電極２上方にあり、後に形成される上部電極のストライプと交差すべき領域内に配置される。ここで、レジストのパターニングは、電子放出部となるべき貫通開口を電子供給層４に達して露出させるように、円又は外輪となるように形成できる。
その後、図９に示すように、ウェットエッチングなどにより、露出している厚絶縁体部５を除去し、電子放出部の階段部の基礎となる厚絶縁体部５の縁部を画定する。また、反応イオンエッチングなどの異方性エッチングを行うこともできる。
次に、図１０に示すように、洗浄、又はアッシングなどより、残ったレジストマスクＲを除去する。
次に、図１１に示すように、露出した電子供給層４及び厚絶縁体部５上にＳｉＯｘなどの絶縁体を、酸素を導入した反応スパッタリングにより成膜し、薄絶縁体部６を一様に形成する。その後、薄絶縁体部６の上に、上部電極７をスパッタリングなどにより一様に成膜する。
その後に、図１２に示すように、上部電極７上にレジストマスクＲを形成する。図８の場合と同様に、パターニングする。レジストマスクＲは、電子放出部となるべき厚絶縁体部５の貫通開口に同軸にかつそれよりも小なる径を有する第２貫通開口として、電子供給層４に達して露出させるように、円又は外輪となるように形成できる。
その後、図１３に示すように、ドライエッチングなどにより、露出している上部電極７を除去し、さらに、薄絶縁体部６を除去し、電子放出部の階段部の基礎となる薄絶縁体部６の縁部を画定するとともに、電子供給層４を第２貫通開口にて露出させる。また、ウエット、反応イオンエッチングなど等方性、異方性エッチングを行うこともできる。そして、洗浄、又はアッシングなどより、残ったレジストマスクＲを除去する。
そして、図１４に示すように、露出した電子供給層４、薄絶縁体部６及び上部電極７上にスパッタリングにより、炭素又は炭素を成分とする混合物もしくは炭素化合物からなる炭素領域８一様に成膜して、そして、上記活性化処理を実行して、電子放出部が完成する。
［電子放出部の変形例］
炭素領域８と電子供給層４が接触する部分及び上部電極７の終端部分の少なくとも一方は、図１５のような円形の他に、多角形あるいは曲線と直線で構成される形で電子放出部１４を構成してもよい。前記のとおり放出される電子は下部電極２、バリア層３、電子供給層４、電子供給層内の結晶相、薄絶縁体部６という走行経路に集中するが、この走行経路は前記の第２貫通開口に沿う形で形成される。すなわち電子放出量には薄絶縁体部の面積よりむしろ第２貫通開口の周囲長が重要になる。たとえば、図１６に示すように星型とした場合や、図１７のように長手線状（又は長円もしくは楕円）とした場合、また十字型とした場合、円形と比べて同じ薄絶縁体部の面積に対して、第２貫通開口の周囲長を大きく取ることができ、より大きな放出電流を得ることができる。
【実施例】［実施例１］
以下は上記電子放出素子の作製方法の一例である。
（１）  熱酸化により酸化膜を形成したＳｉ基板上に金属電極のＡｌとバリア層のＴｉＮをスパッタリングで成膜した。その際、ＴｉＮバリア層は窒素を導入した反応スパッタリングで成膜した。
（２）  ＴｉＮバリア層の上にＢを１．１％の割合で添加したＳｉをマグネトロンスパッタリングにより８μｍ成膜し、アモルファスＳｉ電子供給層を形成した。
（３）  アモルファスＳｉ電子供給層の上にＢ添加アモルファスＳｉ層上にＳｉＯｘを、酸素を導入した反応スパッタリングにより３００ｎｍ成膜し、ＳｉＯｘ厚絶縁体部を形成した。
（４）  ＳｉＯｘ厚絶縁体部の上にホトレジストを塗布しプリベーク、露光、現像、ポストベークの工程を経て、外輪をパターニングした。その際、外輪は直径２μｍの円形にパターニングした。
（５）  ウェットエッチングにより、中央にアモルファスＳｉ電子供給層を露出させるＳｉＯｘ厚絶縁体部の外輪を形成した。
（６）  レジストを除去した。
（７）  露出したアモルファスＳｉ電子供給層及びＳｉＯｘ薄絶縁体部の上に、ＳｉＯｘを酸素を導入した反応スパッタエッチングで５０ｎｍのＳｉＯｘ薄絶縁体部を、その上に、Ｗをスパッタリングで６０ｎｍのＷ上部電極を、順に成膜した。
（８）  Ｗ上部電極の上に、ホトレジストを塗布しプリベーク、露光、現像、ポストベークの工程を経て上部電極のＷ層上に内輪をパターニングした。その際、内輪は直径１μｍの円形にパターニングした。
（９）  ドライエッチングによりＷ上部電極とＳｉＯｘ薄絶縁体部をエッチングして、中央にアモルファスＳｉ電子供給層を露出させる内輪を形成し、レジストを除去した。
（１０）  露出したアモルファスＳｉ電子供給層及びＳｉＯｘ薄絶縁体部の上に、スパッタリングにより炭素領域を成膜して、活性化処理して電子放出部を完成させた。
ここで、注目すべきことは、先の絶縁体層に外輪を形成する工程（４）において、外輪の壁部をテーパ状又は多階段状にすることにより、後工程での上部電極７の断線を防ぎ、安定した電子放出を得ることが可能である。その外輪作製方法の条件を示す。
露光、レジスト現像し、ＢＨＦ（ＨＦ＋ＮＨ４Ｆ）中に１分１５秒浸漬し、水洗し、ＢＨＦ中に４５秒浸漬して、水洗した。
一回目のウェットエッチングでレジスト及びＰＴＥＯＳ（ｐｈｅｎｙｌｔｒｉｅｔｈｏｘｙｓｉｌａｎｅ）界面の付着力が低下し、界面エッチレートが上がるためテーパ化する。またそれ以外にも、ＰＴＥＯＳを１０００Å成膜して、４３０℃３０分、ガスＮ２の安定化（ＢＨＦエッチレートを遅くする）し、その後、安定化せずにＰＴＥＯＳを２０００Å成膜して、ＢＨＦエッチレートの早い成膜しただけのＰＴＥＯＳ（ａｓ  ｇｒｏｗｎ）を上層とすることによりウエットエッチ１回でテーパ化することも可能である。
よって、電子放出素子は、図１８のように、階段形状の内壁において、炭素領域８の接触部分に向け段階的に膜厚が減少してゼロとなるテーパとなるように、内壁の少なくとも一部がテーパ構造を有している以外、上記実施形態と同一に構成してもよい。
本実施例により作製した電子放出素子の測定システムの概略図を図１９に示す。４０μｍ×４０μｍの電子放出素子アレイＳを作製し、活性化処理を行い、炭素領域に対向する透明電極ＩＴＯを内面に有するガラス基板Ｇとともに真空中に保持して、下部電極及び上部電極間に駆動電圧を、上部電極及び透明電極間に加速電圧を印加する回路を接続して、評価した。電子放出素子アレイＳの電流−電圧特性の評価は上部金属電極−下部金属電極間に電圧Ｖｄを印加した時に流れる素子電流Ｉｄと、電子放出素子から透明電極に電子が放出した時に流れる放出電流Ｉｅを測定することで行った。透明電極−電子放出素子間に印加した加速電圧Ｖａは１ｋＶ（一定）である。
本実施例の電子放出素子を活性化処理した際の電圧−電流特性の一例を図２０に示す。本実施例の電子放出素子に電圧Ｖｄを３７Ｖまで印加した。図２０のように３０Ｖ付近に素子電流Ｉｄのピークが現れ、直後に素子電流Ｉｄが大幅に減少した。素子電流Ｉｄが減少するとともに放出電流Ｉｅが観測された。その後、さらに電圧Ｖｄを上げると素子電流Ｉｄはほぼ横ばいであり、放出電流Ｉｅはさらに増大した。
活性化処理を行った後の本実施例の電子放出素子に、再度電圧Ｖｄを印加した際の電圧−電流特性の一例を図２１に示す。活性化処理の際と同様に本実施例の電子放出素子に電圧Ｖｄを３７Ｖまで印加した。図２１に示すように、電圧Ｖｄを上げるとともに素子電流Ｉｄは増加し、電圧Ｖｄが３７Ｖの時に活性化処理時の素子電流値とほぼ同じ値になった。また、素子電流Ｉｄは全域にわたって減少し、さらに活性化時に見られていた素子電流Ｉｄのピークは現れなくなった。放出電流Ｉｅは、活性化処理時よりも電圧Ｖｄが低い時より観測され、電圧Ｖｄを上げるとともに放出電流Ｉｅも増加し、電圧Ｖｄが３７Ｖの時に活性化処理時の放出電流値とほぼ同じ値になった。
活性化処理を行った後の本実施例の電子放出素子は、２回目の通電以降何回通電を行っても、２回目の通電時の電流−電圧特性とほぼ同様の電流−電圧特性を示す。
本実施例において、Ｓｉ層に添加されるＢの濃度は１．１％でなくともよい。Ｓｉ層にはある程度の抵抗値が必要であり、Ｂの濃度が少なすぎる場合においても多すぎる場合においても電子が放出されないため０．５％〜８．０％程度が好ましいと考えられる。
本実施例において、厚絶縁体部の膜厚は３００ｎｍ以外であってもよい。厚絶縁体部は電子放出部以外での電流のリークを防ぐ層であるので、１００ｎｍ以上できるだけ膜厚は厚いほうがよい。しかし、厚絶縁体部の膜厚が厚すぎると薄絶縁体部、上部電極のそれぞれのカバレッジが問題になるため厚すぎてもいけないということから、厚絶縁体部の膜厚は２００〜８００ｎｍ程度であることが好ましい。
本実施例において、薄絶縁体部の膜厚は５０ｎｍ以外であってもよい。薄絶縁体部は電子放出時のトンネル絶縁体層であり、その膜厚は１０〜２５０ｎｍ程度で電子の放出が確認できたが、膜厚が薄すぎると素子の破壊が起こりやすくなる、膜厚が厚すぎると放出電子量が減少するといった点から薄絶縁体部の膜厚は３０〜１００ｎｍが好ましいと考えられる。
本実施例において、上部電極の膜厚は６０ｎｍ以外であってもよい。上部電極の膜厚は１０ｎｍ〜１８０ｎｍ程度の場合において電子の放出が確認できたが、膜厚が薄すぎると段差部での上部電極のカバレッジが悪いため電子放出が安定しない、膜厚が厚すぎると上部電力に吸収されてしまう電子が多くなり放出電子量が減少するといった点から膜厚は５０〜１００ｎｍ程度が好ましいと考えられる。
本実施例において、炭素領域の膜厚は６０ｎｍ以外であってもよい。炭素領域の膜厚が１０〜１００ｎｍ程度の場合において電子の放出が確認されている。しかし、炭素領域の膜厚が厚すぎる場合にも薄すぎる場合においても電子放出が安定しなく、炭素領域の膜厚は５０〜７０ｎｍ程度が好ましいと考えられる。
本実施例において、厚絶縁体部と薄絶縁体部は異なる成膜方法であってもよい。たとえば厚絶縁体部をＣＶＤ法によって形成してもよい。一般にＣＶＤ法で成膜した膜はスパッタ法などのＰＶＤ法で成膜した膜よりも結晶性がよいため欠陥の発生を抑えることができる。そのため電子放出部以外での電流のリークを抑えることが可能であると考えられる。なかでも、ＴＥＯＳをソースとして用いたプラズマＣＶＤ法により成膜したＳｉＯ２を厚絶縁体部として用いると室温〜３５０℃位の低温で成膜できるため成膜中の素子などに与える影響を減らすことが可能であると考えられる。
また、本実施例において、厚絶縁体部と薄絶縁体部は異なる膜であってもよい。たとえば厚絶縁体部にＳｉＮを用いると、ＳｉＮはＳｉＯｘより高抵抗であるのでさらに絶縁性を高めることができると考えられる。
また、本実施例においては電子放出部の外輪を直径２μｍの円形、内輪を直径１μｍの円形に形成したが、外輪、内輪それぞれの大きさは実施例とおりでなくともよい。応用する用途によって外輪、内輪のサイズを調整してもよい。
また、本実施例においては電子放出部を円形に形成したが、電子放出部の形状は円形でなくともよい。たとえば電子放出部の形状を星型や長手線状、または十字型などにすることにより実効的な電子放出領域の面積を大きくすることができるため、より大きな放出電流を得られる。
マイクロマスクを使用しない電子放出素子の作製方法としては、作成した膜を化学的に除去して段部を形成する方法と、作成した膜を物理的に除去して段部を形成する方法とがある。
化学的に除去して作製する場合は、ウェットエッチングとドライエッチングの２種類が考えられる。本願の実施例では外輪をウェットエッチングにより形成し、内輪をドライエッチングで形成することにより作製している。ウェットエッチングのメリットとしては、選択比に制約がない、コストが安い、生産性が高いといった点が挙げられる。ドライエッチングで作製する場合はＲＩＥ装置が考えられる。ドライエッチングのメリットとしては一般的に得られる形状が異方性であるため非常に精密なパターン制御が可能であるという点が挙げられる。
物理的に除去して作製する場合には、スパッタリングによる除去方法と熱的な除去方法の少なくとも２種類考えられる。スパッタリングで作製する場合は収束イオンビーム（ＦＩＢ：Ｆｏｃｕｓｅｄ  Ｉｏｎ  Ｂｅａｍ）法が考えられる。ＦＩＢを用いた場合のメリットとしては、マスクレスで段部を形成することができる。ＦＩＢ装置によって、加速されたイオンビームを静電レンズ系により集束し、試料表面を走査して、発生した２次電子や２次イオンを検出して画像（ＳＩＭ：Ｓｃａｎｎｉｎｇ  Ｉｏｎ  Ｍｉｃｒｏｓｃｏｐｙ像）として観測しながら、目的の場所を非常に高い位置精度で、正確に断面加工できる。熱的に作製する場合にはレーザーアブレーションが考えられる。レーザーアブレーションを用いた場合のメリットとしては、比較的簡単な装置で加工ができる、マスクを用いると大面積を一度に加工することができる、マスクなしでも加工ができる、などといったことが挙げられる。
［他の実施例］
実施例２として、厚絶縁体層の膜厚を一定にして、薄絶縁体層の膜厚を変化させた電子放出素子を作製し評価を行った。本実施例では、厚絶縁体層の膜厚を３００ｎｍとし、薄絶縁体層の膜厚を１０ｎｍ〜３５０ｎｍまで変化させた。実施例１と同じく４０μｍ×４０μｍの電子放出素子アレイを作製し、図１９に示す測定システムを用いて活性化処理を行い評価した。評価内容は、１０００個の電子放出素子アレイを作製、活性化処理した際の、電子放出素子の破壊率と平均放出電流量を調べた。電子放出素子の破壊率とは、１０００個の電子放出素子を活性化処理した際に、何個の電子放出素子が破壊したかを表し、平均放出電流量とは、破壊しなかった電子放出素子の放出電流量の平均を表す。
本実施例にて作製した電子放出素子を活性化処理した際の評価結果を図２２に示す。薄絶縁体層の膜厚が５０ｎｍより薄い場合、放出電流量は実施例１より良好な値が得られたが、電子放出素子の破壊が起こってしまった。薄絶縁体層の膜厚が５０ｎｍより厚い場合は、電子放出素子の破壊はほとんど起こらなかったが、薄絶縁体層の膜厚が厚くなるに従い放出電流量も減少した。薄絶縁体層が薄い場合は、電子がトンネルされやすいため放出電流量が大きくなるが、ディフェクトの影響を受けやすいため電子放出素子の破壊率が上昇してしまう。薄絶縁体層の膜厚が厚い場合はその逆で、ディフェクトやピンホールの影響は受けにくいが、電子がトンネルされにくいため放出電流量は減少してしまう。
実施例３として、薄絶縁体層の膜厚を一定にして、厚絶縁体層の膜厚を変化させた電子放出素子を作製し評価を行った。本実施例では、薄絶縁体層の膜厚を５０ｎｍとし、厚絶縁体層の膜厚を５０ｎｍ〜８００ｎｍまで変化させた。評価方法は実施例２と同様である。
本実施例にて作製した電子放出素子を活性化処理した際の評価結果を図２３に示す。厚絶縁体層の膜厚が２００ｎｍより薄い場合、電子放出素子の破壊が起こった。電子放出部以外での電流のリークが発生してしまったためである。厚絶縁体層の膜厚が５５０ｎｍより厚い場合、厚絶縁体層の膜厚が厚くなるに従い放出電流量が減少した。放出電流の減少の原因としては、厚絶縁体層の膜厚が厚すぎるため電子放出部の外輪の段差が高くなりすぎてしまい、一度放出した電子が上部金属電極に吸収されてしまったため、外輪の段差が高くなりすぎたために上部金属電極のカバレッジが悪くなってしまったため、の２点が挙げられる。
さらに、実施例４として、絶縁体層の最も厚い部分を３５０ｎｍ、最内輪の膜厚を５０ｎｍとし、５０ｎｍステップで内輪側より段数を増加させた素子のいくつかを作製した。図２４にそれらの電子放出素子の断面図を示す。図２４の素子の２段〜７段は薄絶縁体部６と厚絶縁体部５もしくは５ａ〜５ｆからなる。上記の実験と同じく最内輪の直径はすべて１μｍで同じである。それぞれの素子について活性化処理を行い、その結果の絶縁体層段数と放出電流との関係を図２５に示す。
実施例３の場合と同様にすべての場合において、活性化時に素子の破壊はほとんど起こらなかった。放出電流については、段数が２段以上ある場合すべてにおいて大きな値を得ることができた。
以上より、絶縁体層の膜厚が段階的（２段以上）に減少している構造であり、電子放出領域として電子のトンネルが起こりやすい絶縁体層の膜厚が薄い部分と、絶縁体層の膜厚が十分に厚く電流のリークが起こりにくい部分とによって構成することにより、絶縁体層の膜厚が漸次減少する電子放出素子と同じような電子放出特性を有する素子を、微粒子やマイクロマスクを用いずに作製することができた。
また、段数を多くすることにより絶縁体層の上に成膜する上部電極の断線を防ぐことが可能になる。更に、実施例１で述べたように、段部にテーパを形成するとより効果的に断線を防止できる。
また、実施例５として、絶縁体層の膜厚が段階的に減少する素子の構造として、図２６のような電子供給層４側に最小貫通開口を有する薄絶縁体部６を先に成膜して、その上に厚絶縁体部５ａ〜５ｆを順に同心貫通開口が大きくなるように成膜した構造であっても同様の効果がられる。さらにこの場合、例えば厚絶縁体部５ａの貫通開口を作製した段階で万一スルーホールになるような欠陥が存在しても５ｂ以降の絶縁体層でカバーされるので素子完成時のスルーホールの存在を極めて小さくすることができる。なぜならばスルーホールは例えば成膜時に付着するパーティクルから発生するピンホールなどが想定されるが、異なる複数回の成膜において同じ場所にピンホールができる確率は極めて小さいからである。
一般に、ＭＩＭ又はＭＩＳ構造の素子は素子内の多くの面積を占める電子放出部を薄い絶縁層と薄い上部電極を積層した構造を持つために、素子の作製時に発生してしまうディフェクトなどにより通電時に電流のリークが起こりやすく、素子の破壊が起こりやすいという欠点を有している。
しかし、本実施形態の電子放出素子においては、素子内の面積のうち電子放出部となる薄絶縁体部の占める割合は小さく、他は厚絶縁体で覆われているため、スルーホールの発生しにくい。
また、従来の微粒子やマイクロマスクを用いないため製造ラインへの汚染がない、そのマイクロマスクなどの形成プロセスを簡略化できる、より精密な電子放出部形状の制御が可能であり、また電子放出部の形状やレイアウトの再現性に優れている、などといったメリットがある。
【図１】
2006064634.tif 000002
【図２】
2006064634.tif 000003
【図３】
2006064634.tif 000004
【図４】
2006064634.tif 000005
【図５】
2006064634.tif 000006
【図６】
2006064634.tif 000007
【図７】
2006064634.tif 000008
【図８】
2006064634.tif 000009
【図９】
2006064634.tif 000010
【図１０】
2006064634.tif 000011
【図１１】
2006064634.tif 000012
【図１２】
2006064634.tif 000013
【図１３】
2006064634.tif 000014
【図１４】
2006064634.tif 000015
【図１５】
2006064634.tif 000016
【図１６】
2006064634.tif 000017
【図１７】
2006064634.tif 000018
【図１８】
2006064634.tif 000019
【図１９】
2006064634.tif 000020
【図２０】
2006064634.tif 000021
【図２１】
2006064634.tif 000022
【図２２】
2006064634.tif 000023
【図２３】
2006064634.tif 000024
【図２４】
2006064634.tif 000025
【図２５】
2006064634.tif 000026
【図２６】
2006064634.tif 000027
【手続補正書】
【提出日】平成18年10月13日(2006.10.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板に近い側の下部電極及び前記基板に遠い側の上部電極と、前記下部電極及び前記上部電極の間に積層された絶縁体層及び電子供給層とを有し、前記下部電極及び前記上部電極間への電圧印加時に、前記上部電極側から電子を放出する電子放出素子であって、前記絶縁体層の膜厚が段階的に減少する階段形状の内壁によって形成された開口部と、前記上部電極側に接続されかつ前記絶縁体層及び前記電子供給層に接触しかつ炭素を含む炭素領域と、を備える電子放出部を有し、前記電子供給層に接触する前記炭素領域上に前記上部電極及び前記絶縁体層が存在しないことを特徴とする電子放出素子。
【請求項２】
（削除）
【請求項３】
前記絶縁体層は、前記電子放出部において、前記上部電極がその上で終端しつつ前記電子供給層上で終端する薄絶縁体部と、前記薄絶縁体部及び前記電子供給層の間に配置された厚絶縁体部とを含むことを特徴とする請求項２記載の電子放出素子。
【請求項４】
前記炭素領域により前記電子供給層と前記上部電極が電気的に接触していることを特徴とする請求項１〜３のいずれかに記載の電子放出素子。
【請求項５】
前記電子放出部において、前記炭素領域と前記電子供給層が接触する部分及び前記上部電極の終端部分の少なくとも一方は、円形、楕円、長円形、多角形、もしくは閉曲線からなる形を有していることを特徴とする請求項１〜４のいずれかに記載の電子放出素子。
【請求項６】
前記電子放出部は前記上部電極の平坦表面における凹部であることを特徴とする請求項１〜５のいずれかに記載の電子放出素子。
【請求項７】
前記絶縁体層は誘電体からなり、前記電子放出部以外では５０ｎｍ以上の膜厚を有することを特徴とする請求項１〜６のいずれかに記載の電子放出素子。
【請求項８】
前記電子供給層は、シリコン又はシリコンを主成分とする混合物もしくはその化合物からなるアモルファス相からなることを特徴とする請求項１〜７のいずれかに記載の電子放出素子。
【請求項９】
前記炭素領域と接触する前記電子供給層の部分に一部結晶化している相を有していることを特徴とする請求項８記載の電子放出素子。
【請求項１０】
前記結晶化している相は前記電子供給層および前記上部電極間での通電により結晶化されて形成されたことを特徴とする請求項９記載の電子放出素子。
【請求項１１】
前記階段形状の内壁において、内壁の少なくとも一部が前記上部電極又は前記電子供給層に対して垂直であることを特徴とする請求項１〜１０に記載の電子放出素子。
【請求項１２】
前記階段形状の内壁において、内壁の少なくとも一部がテーパ構造を有していることを特徴とする請求項１〜１０に記載の電子放出素子。
【請求項１３】
請求項１〜１２に記載の電子放出素子の複数個を有することを特徴とする電子放出素子アレイ。
【請求項１４】
基板に近い側の下部電極及び前記基板に遠い側の上部電極と、前記下部電極及び前記上部電極の間に積層された絶縁体層及び電子供給層とを有し、前記下部電極及び前記上部電極間への電圧印加時に、前記上部電極側から電子を放出する電子放出素子の製造方法であって、
前記絶縁体層及び前記上部電極を一様に成膜し、前記絶縁体層及び前記上部電極の一部を除去することにより段階的に前記絶縁体層の膜厚を減少せしめ階段形状の内壁を有する開口部を形成して、前記電子供給層を露出させる電子放出部形成工程と、
前記上部電極側に接続されかつ前記絶縁体層及び前記電子供給層に接触しかつ炭素を含む炭素領域を成膜する炭素領域形成工程と、を含むことを特徴とする電子放出素子の製造方法。
【請求項１５】
前記電子放出部形成工程において、ドライ又はウエットエッチングプロセスを用い、前記絶縁体層を除去することを特徴とする請求項１４記載の電子放出素子の製造方法。
【請求項１６】
前記電子放出部形成工程において、前記絶縁体層を除去する手段として収束イオンビーム方法を用いることを特徴とする請求項１４記載の電子放出素子の製造方法。
【請求項１７】
前記電子放出部形成工程において、前記絶縁体層を除去する手段としてレーザーアブレーション方法を用いることを特徴とする請求項１４記載の電子放出素子の製造方法。
【請求項１８】
前記電子放出部形成工程において、前記絶縁体層は、前記電子供給層上に配置された厚絶縁体部と、前記厚絶縁体部上に成膜されかつ前記上部電極がその上で終端しつつ前記電子供給層上で終端する薄絶縁体部と、を含む多層構造により成膜されたことを特徴とする請求項１４〜１７のいずれかに記載の電子放出素子の製造方法。
【請求項１９】
前記電子供給層は、シリコン又はシリコンを主成分とする混合物もしくはその化合物からなるアモルファス相からなり、前記炭素領域形成工程後に、前記上部電極及び前記電子供給層の間に所定電圧を印加する活性化処理により、前記電子供給層の一部にアモルファス相から結晶化させることを特徴とする請求項１４〜１８のいずれかに記載の電子放出素子の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
極側から電子を放出する電子放出素子であって、前記絶縁体層の膜厚が段階的に減少する階段形状の内壁によって形成された開口部と、前記上部電極側に接続されかつ前記絶縁体層及び前記電子供給層に接触しかつ炭素を含む炭素領域と、を備える電子放出部を有し、前記電子供給層に接触する前記炭素領域上に前記上部電極及び前記絶縁体層が存在しないことを特徴とする。
本発明の電子放出素子アレイは、上記の電子放出素子の複数個を有することを特徴とする。
本発明の電子放出素子の製造方法は、基板に近い側の下部電極及び前記基板に遠い側の上部電極と、前記下部電極及び前記上部電極の間に積層された絶縁体層及び電子供給層とを有し、前記下部電極及び前記上部電極間への電圧印加時に、前記上部電極側から電子を放出する電子放出素子の製造方法であって、
前記絶縁体層及び前記上部電極を一様に成膜し、前記絶縁体層及び前記上部電極の一部を除去することにより段階的に前記絶縁体層の膜厚を減少せしめ階段形状の内壁を有する開口部を形成して、前記電子供給層を露出させる電子放出部形成工程と、
前記上部電極側に接続されかつ前記絶縁体層及び前記電子供給層に接触しかつ炭素を含む炭素領域を成膜する炭素領域形成工程と、を含むことを特徴とする。
［図面の簡単な説明］
図１及び２は、従来の電子放出素子の概略断面図である。
図３は、本発明による実施形態の電子放出素子の部分拡大断面図である。
図４は、本発明による実施形態の電子放出素子アレイの部分拡大斜視図である。
図５〜１４は、本発明による実施形態の電子放出素子の製造工程を説明する電
【手続補正書】
【提出日】平成19年6月15日(2007.6.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板に近い側の下部電極及び前記基板に遠い側の上部電極と、前記下部電極及び前記上部電極の間に積層された絶縁体層及び電子供給層とを有し、前記下部電極及び前記上部電極間への電圧印加時に、前記上部電極側から電子を放出する電子放出素子であって、前記絶縁体層の膜厚が段階的に減少する階段形状の内壁によって形成された開口部と、前記上部電極側に接続されかつ前記絶縁体層及び前記電子供給層に接触しかつ炭素を含む炭素領域と、を備える電子放出部を有し、前記電子供給層に接触する前記炭素領域上に前記上部電極及び前記絶縁体層が存在しないこと、前記絶縁体層は、前記電子放出部において、前記上部電極がその上で終端しつつ前記電子供給層上で終端する薄絶縁体部と、前記薄絶縁体部及び前記電子供給層の間に配置された厚絶縁体部とを含むこと、前記薄絶縁体部の膜厚は３０〜１００ｎｍであること、を特徴とする電子放出素子。
【請求項２】
前記炭素領域により前記電子供給層と前記上部電極が電気的に接触していることを特徴とする請求項１記載の電子放出素子。
【請求項３】
前記電子放出部において、前記炭素領域と前記電子供給層が接触する部分及び前記上部電極の終端部分の少なくとも一方は、円形、楕円、長円形、多角形、もしくは閉曲線からなる形を有していることを特徴とする請求項１又は２記載の電子放出素子。
【請求項４】
前記電子放出部は前記上部電極の平坦表面における凹部であることを特徴とする請求項１〜３のいずれかに記載の電子放出素子。
【請求項５】
前記絶縁体層は誘電体からなり、前記電子放出部以外では５０ｎｍ以上の膜厚を有することを特徴とする請求項１〜４のいずれかに記載の電子放出素子。
【請求項６】
前記電子供給層は、シリコン又はシリコンを主成分とする混合物もしくはその化合物からなるアモルファス相からなることを特徴とする請求項１〜５のいずれかに記載の電子放出素子。
【請求項７】
前記炭素領域と接触する前記電子供給層の部分に一部結晶化している相を有していることを特徴とする請求項６記載の電子放出素子。
【請求項８】
前記結晶化している相は前記電子供給層および前記上部電極間での通電により結晶化されて形成されたことを特徴とする請求項７記載の電子放出素子。
【請求項９】
前記階段形状の内壁において、内壁の少なくとも一部が前記上部電極又は前記電子供給層に対して垂直であることを特徴とする請求項１〜８に記載の電子放出素子。
【請求項１０】
前記階段形状の内壁において、内壁の少なくとも一部がテーパ構造を有していることを特徴とする請求項１〜８に記載の電子放出素子。
【請求項１１】
前記薄絶縁体部及び前記厚絶縁体部は異なる材料の膜であることを特徴とする請求項１〜１０に記載の電子放出素子。
【請求項１２】
請求項１〜１１に記載の電子放出素子の複数個を有することを特徴とする電子放出素子アレイ。
【請求項１３】
基板に近い側の下部電極及び前記基板に遠い側の上部電極と、前記下部電極及び前記上部電極の間に積層された絶縁体層及び電子供給層とを有し、前記下部電極及び前記上部電極間への電圧印加時に、前記上部電極側から電子を放出する電子放出素子の製造方法であって、
前記絶縁体層及び前記上部電極を一様に成膜し、前記絶縁体層及び前記上部電極の一部を除去することにより段階的に前記絶縁体層の膜厚を減少せしめ階段形状の内壁を有する開口部を形成して、前記電子供給層を露出させる電子放出部形成工程と、
前記上部電極側に接続されかつ前記絶縁体層及び前記電子供給層に接触しかつ炭素を含む炭素領域を成膜する炭素領域形成工程と、を含むことを特徴とする電子放出素子の製造方法。
【請求項１４】
前記電子放出部形成工程において、ドライエッチングプロセス又はウエットエッチングプロセスを用い、前記絶縁体層を除去することを特徴とする請求項１３記載の電子放出素子の製造方法。
【請求項１５】
前記電子放出部形成工程において、前記絶縁体層を除去する手段として収束イオンビーム方法を用いることを特徴とする請求項１３記載の電子放出素子の製造方法。
【請求項１６】
前記電子放出部形成工程において、前記絶縁体層を除去する手段としてレーザーアブレーション方法を用いることを特徴とする請求項１３記載の電子放出素子の製造方法。
【請求項１７】
前記電子放出部形成工程において、前記絶縁体層は、前記電子供給層上に配置された厚絶縁体部と、前記厚絶縁体部上に成膜されかつ前記上部電極がその上で終端しつつ前記電子供給層上で終端する薄絶縁体部と、を含む多層構造により成膜されたことを特徴とする請求項１３〜１６のいずれかに記載の電子放出素子の製造方法。
【請求項１８】
前記電子供給層は、シリコン又はシリコンを主成分とする混合物もしくはその化合物からなるアモルファス相からなり、前記炭素領域形成工程後に、前記上部電極及び前記電子供給層の間に所定電圧を印加する活性化処理により、前記電子供給層の一部にアモルファス相から結晶化させることを特徴とする請求項１３〜１７のいずれかに記載の電子放出素子の製造方法。
【請求項１９】
前記薄絶縁体部をＰＶＤ法によって形成し、前記厚絶縁体部をＣＶＤ法によって形成することを特徴とする請求項１７記載の電子放出素子の製造方法。
【国際調査報告】
2006064634.tif 000028
2006064634.tif 000029
2006064634.tif 000030
2006064634.tif 000031