(57)【要約】【課題】画素が出力する信号を増幅する機能を容易な回路構成で実現することができる。【解決手段】周波数変換部１０１は、撮像部２が出力する信号の大きさに応じて入力信号と出力信号との遅延時間が変化する反転回路を複数個リング状に連結した連結回路と、反転回路の出力端子と反転回路とは隣接していない他の反転回路の入力端子との間に接続した１つまたは複数のスイッチ素子とを備え、連結回路に応じた周波数を有するクロック信号を生成する。制御部２０は、周波数変換部１０１が備えるスイッチ素子の開閉を制御する。カウント部１０３は、周波数変換部が生成したクロック信号を計数する。【選択図】図１
2009303012.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子を有し、入射される電磁波の大きさに応じた信号を生成し出力する画素が複数配置された撮像部と、  
前記撮像部が出力する信号の大きさに応じて入力信号と出力信号との遅延時間が変化する反転回路を複数個リング状に連結した連結回路と、前記反転回路の出力端子と前記反転回路とは隣接していない他の前記反転回路の入力端子との間に接続した１つまたは複数のスイッチ素子とを備え、前記連結回路に応じた周波数を有するクロック信号を生成する周波数変換部と、
前記周波数変換部が備える前記スイッチ素子の開閉を制御する制御部と、
前記周波数変換部が生成した前記クロック信号を計数するカウント部と、
を備えることを特徴とする固体撮像装置。
【請求項２】
前記制御部は、前記撮像部が出力する信号の大きさに応じて前記スイッチ素子の開閉を制御する
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記カウント部は、非同期型カウンタを用いて構成される
ことを特徴とする請求項１または請求項２のいずれか１項に記載の固体撮像装置。
【請求項４】
前記カウント部は、アップカウントモードとダウンカウントモードとを有する
ことを特徴とする請求項１から請求項３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記周波数変換部はＶｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒを用いた
ことを特徴とする請求項１から請求項４のいずれか１項に記載の固体撮像装置。
【請求項６】
前記周波数変換部はＲｉｎｇ  Ｄｅｌａｙ  Ｌｉｎｅを用いた
ことを特徴とする請求項１から請求項４のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルカメラなどの固体撮像装置に関する。
【背景技術】
【０００２】
これまでにＭＯＳ型の撮像素子やＣＣＤ型の撮像素子など様々な撮像素子を用いた固体撮像装置が提案され、実用化に至っている。また、ＭＯＳ型撮像素子を備えた固体撮像装置の中には、電荷生成手段で生成された信号電荷に応じた画素信号を生成する画素信号生成手段に、増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ、Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）を備えた増幅型固体撮像装置がある。（Ｃ）ＭＯＳ型固体撮像装置の多くはこのような構成をなしている。
【０００３】
さらに、カラム部にＡ／Ｄ変換（アナログ／デジタル変換）機能を内蔵したカラムＡＤＣ型固体撮像装置も開発・商品化されている。Ａ／Ｄ変換方式としては、１．逐次比較Ａ／Ｄ変換方式、２．シングルスロープＡ／Ｄ変換方式、３．サイクリックＡ／Ｄ変換方式が知られている。また、画素からの信号に応じて「電圧-周波数変換」機能を有するＴｉｍｅ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ（ＴＤＣ、時間／デジタル変換器）をカラム部に有するカラムＡＤＣ（Ａ／Ｄ  Ｃｏｎｖｅｒｔｅｒ、Ａ／Ｄ変換装置）型固体撮像装置が知られている（例えば、特許文献１参照）。特許文献１にはＴＤＣを用いることにより画素からの信号を比較的容易かつ高Ｓ／ＮにＡ／Ｄ変換することが可能であることが記載されている。
【特許文献１】特開２００６−２７０２９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＴＤＣをカラムＡＤＣ型固体撮像装置に適用する場合、分解能に関連する課題がある。ＴＤＣを用いたＡ／Ｄ変換では、Ａ／Ｄ変換におけるオフセット成分（信号成分に重畳される擬似信号成分）が大きいため、Ａ／Ｄ変換結果からオフセット成分を差し引いた実質の分解能は高くない。そのため、特許文献１に記載のカラムＡＤＣ型固体撮像装置において実質の分解能を高くするためには、ＴＤＣを構成する反転回路の動作を高速化する必要がある。しかしながら、反転回路の動作を高速化するためには画素が出力する信号を増幅器などにより増幅する必要があるが、増幅器を内蔵すると回路が複雑化し、回路規模が増大し、消費電力が増大するという問題がある。
【０００５】
本発明は、上記の課題を解決するためになされたものであり、画素が出力する信号を増幅する機能を容易な回路構成で実現することが可能な固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、光電変換素子を有し、入射される電磁波の大きさに応じた信号を生成し出力する画素が複数配置された撮像部と、前記撮像部が出力する信号の大きさに応じて入力信号と出力信号との遅延時間が変化する反転回路を複数個リング状に連結した連結回路と、前記反転回路の出力端子と前記反転回路とは隣接していない他の前記反転回路の入力端子との間に接続した１つまたは複数のスイッチ素子とを備え、前記連結回路に応じた周波数を有するクロック信号を生成する周波数変換部と、前記周波数変換部が備える前記スイッチ素子の開閉を制御する制御部と、前記周波数変換部が生成した前記クロック信号を計数するカウント部と、を備えることを特徴とする固体撮像装置である。
【０００７】
これにより、スイッチ素子を制御することでクロック信号を生成する回路の構成を容易に変更することができる。よって、増幅装置を内蔵することなく、撮像部が出力する信号を増幅する機能を容易な回路構成で実現することができる。また、撮像部が出力する信号を増幅することができるため、高分解能かつ高Ｓ／Ｎ（Ｓｉｇｎａｌ  ｔｏ  Ｎｏｉｓｅ  ｒａｔｉｏ）の画像を得ることが可能となる。
【０００８】
また、本発明における固体撮像装置において、前記制御部は、前記撮像部が出力する信号の大きさに応じて前記スイッチ素子の開閉を制御することを特徴とする。
【０００９】
これにより、撮像部が出力する信号の大きさに応じて制御部がスイッチ素子を制御することで、クロック信号を生成する回路の構成を動的に変更することができる。
【００１０】
また、本発明における固体撮像装置において、前記カウント部は、非同期型カウンタを用いて構成されることを特徴とする。
【００１１】
これにより、周波数変換部が出力するパルス信号が高速に出力される場合においても容易にカウント処理が可能となる。
【００１２】
また、本発明における固体撮像装置において、前記カウント部は、アップカウントモードとダウンカウントモードとを有することを特徴とする。
【００１３】
これにより、撮像部が出力する信号の種類に応じて計数処理を行うことができる。たとえば、撮像部が出力する信号の種類が、リセットレベルの場合はアップカウントモードで計数し、信号レベルの場合はダウンカウントモードで計数することにより、デジタル信号の処理を行う際に容易に相関２重サンプリング（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ、ＣＤＳ）処理を行うことができる。
【００１４】
また、本発明における固体撮像装置において、前記周波数変換部はＶｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  ＯｓｃｉｌｌａｔｏｒあるいはＲｉｎｇ  Ｄｅｌａｙ  Ｌｉｎｅを用いたことを特徴とする。
【００１５】
これにより、周波数変換部を容易な回路構成で実現することができる。
【発明の効果】
【００１６】
本発明によれば、画素が出力する信号を増幅する機能を容易な回路構成で実現することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照し、本発明の一実施形態について説明する。図１は本実施形態における（Ｃ）ＭＯＳ固体撮像装置の構成を示した構成図である。図示する例では、固体撮像装置１は、入射される電磁波の大きさに応じた信号を生成し、生成した信号を出力する単位画素３が複数、行列状に配された撮像部２を備えている。また、撮像部２に含まれる単位画素３の各行を選択するための垂直選択部１２を備えている。また、撮像部２から出力される信号を電圧信号として読み出すための読出電流源部５を備えている。また、読出電流源部５が読み出した電圧信号をＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ、相関２重サンプリング）処理およびクランプ処理などの処理を行うためのアナログ処理部７を備えている。また、アナログ処理部７が処理を行った電圧信号に応じて、Ａ／Ｄ変換を行うためのカラム部１０を有するＡ／Ｄ変換部９を備えている。また、カラム部１０内に記憶されたデータを選択する水平選択部１４を備えている。また、水平選択部１４が選択したデータを出力する出力部１７を備えている。また、固体撮像装置１の各部の制御を行う制御部２０を備えている。
【００１８】
なお、図１に示した撮像部２は、簡単のため４行×６列の単位画素３から構成される例を示したが、現実には、撮像部２の各行や各列には、数十から数千の単位画素３が配置されている。また、図示しないが、撮像部２を構成する単位画素３は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子、及び、トランジスタ回路によって構成されている。
【００１９】
単位画素３は、行選択のための垂直制御線１１（１１＿１〜４）を介して垂直選択部１２と接続している。また、単位画素３から出力される信号は、垂直信号線１３（１３＿１〜６）を介して読出電流源部５およびアナログ処理部７と接続している。
【００２０】
図２は、本実施形態における読出電流源部５の回路の一例を示した回路図である。図示する例では、読出電流源部５はＮＭＯＳトランジスタを用いて構成されている。ドレイン端子５１には撮像部２からの垂直信号線１３が接続され、制御端子５２（ゲート端子）には適宜所望の電圧が印加され、ソース端子５３はＧＮＤ（グランド）に接続された構成となっている。これにより、画素からの信号が電圧モードとして出力されることになる。なお、図示する例では、読出電流源部５がＮＭＯＳトランジスタを用いて構成された場合について説明しているがこれに限る必要はない。
【００２１】
図３は、本実施形態におけるアナログ処理部７の回路の一例を示した回路図である。図示する例では、ノイズ除去手段としてＣＤＳ処理機能を備えるようにした構成である。アナログ処理部７は、垂直信号線１３に接続されたクランプ容量７１（Ｃｃｌｐ）と、クランプ容量７１をクランプバイアス７２（Ｖｂｉａｓ）にクランプするためのクランプスイッチ７３（ＳＷ＿ｃｌｐ）と、信号をサンプルホールドするためのサンプルホールド容量７４（Ｃｓｈ）と、サンプルホールドスイッチ７５（ＳＷ＿ｓｈ）と、バッファ部７６とを備えている。
【００２２】
ＣＤＳ処理を行う場合、アナログ処理部７は、制御部２０から与えられるクランプパルス（ＣＬＰ）とサンプルパルス（ＳＨ）との２つのパルスに基づいて、垂直信号線１３を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（リセットレベル）と真の信号レベルとの差分処理を行う。これにより、画素ごとの固定なバラツキであるＦＰＮ（Ｆｉｘｅｄ  Ｐａｔｔｅｒｎ  Ｎｏｉｓｅ、固定パターンノイズ）やリセットノイズといわれるノイズ成分を取り除く。なお、アナログ処理部７は必要に応じて、ＣＤＳ処理機能以外に、信号の増幅機能を有するＡＧＣ（Ａｕｔｏ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ、自動利得制御）回路やその他の処理機能などを設けるようにしても構わない。
【００２３】
垂直選択部１２や水平選択部１４は、制御部２０から与えられる駆動パルスに応答して選択動作を実施するようになっている。なお、各垂直制御線１１＿１〜４には単位画素３を駆動するための種々のパルス信号が含まれる。また、図示しないが、垂直選択部１２は信号を読み出す行の基本的な制御を行う垂直シフトレジスタあるいはデコーダで構成されており、電子シャッタ用の行制御を行うシフトレジスタあるいはデコーダを有していても構わない。また、水平選択部１４も同様に水平シフトレジスタあるいはデコーダを有して構成されており、Ａ／Ｄ変換部９を構成するカラム回路１０内にメモリされたデータを所定の順に選択し、その選択した画素情報を水平信号線１５に出力する選択手段としての機能を有する。
【００２４】
また、制御部２０は、周波数変換部１０１の制御を行う。具体的な制御方法については後述する。また、図示しないが、制御部２０は、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するＴＧ（Ｔｉｍｉｎｇ  Ｇｅｎｅｒａｔｏｒ、タイミングジェネレータ）の機能ブロックと、ＴＧと通信を行うための機能ブロックとを備える。なお、制御部２０は、撮像部２、垂直選択部１２および水平選択部１４など、他の機能要素とは独立して別の半導体集積回路として構成しても構わない。その場合、撮像部２、垂直選択部１２および水平選択部１４などからなる撮像デバイスと制御部２０とにより、半導体システムの一例である撮像装置が構築される。この撮像装置は、周辺の信号処理や電源回路なども組み込まれた撮像モジュールとして構成しても構わない。
【００２５】
カラム部１０は、周波数変換部１０１と、カウンタ部１０３と、メモリ部１０５とを備える。周波数変換部１０１は、アナログ処理部７を介した撮像部２からの信号に応じて周波数変調を行う。周波数変換部１０１の構成については後述する。カウント部１０３は周波数変換部１０１が出力するカウントパルスのカウント処理を行う。メモリ部１０５はカウント部１０３がカウントした値を保持する。
【００２６】
カウント部１０３は、制御が容易な非同期型カウンタ回路を用いて構成することが望ましいが、同期型カウンタ回路を用いて構成しても構わない。なお、撮像部２から出力される画素信号は、リセットレベルなどの基準レベルとリセットレベルに重畳された真の信号レベルとで表されるので、真の信号レベルを抽出するには、リセットレベルと信号レベルとの差分処理をすることが必要となる。
【００２７】
この差分処理には、カウント部１０３を構成するカウンタ回路としてアップカウントモードとダウンカウントモードを有するアップ／ダウンカウンタを用いることにより容易に行うことができる。例えば、リセットレベルを読み出す時はアップカウントモード、信号レベルを読み出す時はダウンカウントモードにてカウント処理を行うようにすればよい。なお、リセットレベルを読み出す時はダウンカウントモード、信号レベルを読み出す時はアップカウントモードにてカウント処理をしても構わない。また、差分処理は、必ずしもカウント部１０３で実施する必要はないので、カウント部１０３を構成するカウンタ回路としてアップ／ダウンカウンタを用いることに限る必要はない。
【００２８】
出力部１７は、撮像部２から水平信号線１５を介して出力される各単位画素３の画素信号を適当なゲインで増幅した後、撮像信号として外部回路に出力する。この出力部１７は、例えば、バッファリングのみを行う場合や、バッファリングの前に黒レベル調整、列バラツキ補正、色処理などを行う信号処理機能を内蔵しても構わない。さらに、出力部１７は、ｎビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしても構わない。その場合、例えばＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ、位相同期回路）等の逓倍回路を固体撮像装置１に内蔵するようにしても構わない。
【００２９】
次に、本実施形態における固体撮像装置に使用する周波数変換部１０１について説明する。はじめに、信号の大きさに応じて遅延量が変動する反転回路を奇数個リング状に連結して構成されるＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）を備えている周波数変換部１０１の例について説明する。この周波数変換部１０１は、反転回路に入力する電圧で反転回路の遅延量を制御することによりＶＣＯを巡回する信号の周波数が制御される。
【００３０】
図４は、本実施形態における周波数変換部１０１の回路の一例を示した回路図である。図示する例では、周波数変換部１０１は、一方の入力端にパルス信号（制御信号）ＳｔａｒｔＰを受けて動作する起動用反転回路としての１個のＮＡＮＤ（否定論理積）回路４０１と、反転回路としてのインバータ（ＩＮＶ）回路４０２〜４３１とが直列に３１個接続されている回路である。この回路は、パルス信号ＳｔａｒｔＰがＬｏｗ状態からＨｉｇｈ状態に変化することにより反転動作が開始され、パルス信号ＳｔａｒｔＰがＨｉｇｈ状態の間、反転動作を行う。なお、ＶＣＯを構成するインバータ回路とＮＡＮＤ回路との総数は３１個に限定するものではなく、３個以上の奇数個であれば、特に制限は無い。
【００３１】
図５および図６は、本実施形態における周波数変換部１０１の回路の一部（図４における符号４００１の部分）を示した部分拡大図である。本実施形態における周波数変換部１０１の回路全体の構成を図５および図６に示す構成としてもよい。図５に示す例では、信号電圧Ｖｓｉｇｎａｌを反転回路の電源（上側電位）として用いる構成を示した例である。これにより、信号電圧Ｖｓｉｇｎａｌの大きさによって反転回路の伝播遅延時間を制御することができる。なお、信号電圧Ｖｓｉｇｎａｌを反転回路のＧＮＤ（下側電位）として入力する構成としてもよい。
【００３２】
図６に示す例では、信号電圧Ｖｓｉｇｎａｌに応じた電流値を有する電流源６１〜６３
を反転回路の電源ＶＤＤ（上側電位）側に接続する構成を示した例である。これにより反転回路の伝播遅延時間を制御することができる。なお、電流源６１〜６３を反転回路のＧＮＤ（下側電位）側に接続する構成、あるいは電源ＶＤＤ側とＧＮＤ側の両方に接続する構成としてもよい。
【００３３】
以下、図４の説明に戻る。本実施形態の周波数変換部１０１は、自身を構成する反転回路のうち、実際にパルス信号ＳｔａｒｔＰの処理を行う（ＶＣＯを構成する）反転回路の個数を変更するためのスイッチ素子４５１〜４５６を備える。
【００３４】
図示する例では、周波数変換部１０１は、インバータ回路４０４の出力端子とインバータ回路４０５の入力端子との間にスイッチ素子４５１を設けている。また、インバータ回路４０８の出力端子とインバータ回路４０９の入力端子との間にスイッチ素子４５２を設けている。また、インバータ回路４２４の出力端子とインバータ回路４２５の入力端子との間にスイッチ素子４５３を設けている。また、インバータ回路４２８の出力端子とインバータ回路４２９の入力端子との間にスイッチ素子４５４を設けている。
【００３５】
また、インバータ回路４０４の出力端子とインバータ回路４２９の入力端子とを接続するようにスイッチ素子４５５を設けている。また、インバータ回路４０４の出力端子とインバータ回路４２９の入力端子とを接続するようにスイッチ素子４５６を設けている。
【００３６】
また、図示する例では、スイッチ素子４５１がＯＦＦ（オープン）のときには、インバータ回路４０５の入力端子はグランド（ＧＮＤ）に接続する。また、スイッチ素子４５２がＯＦＦのときには、インバータ回路４０９の入力端子はグランドに接続する。
【００３７】
スイッチ素子４５１〜４５６を設け、制御部２０がこのスイッチ素子の開閉を制御することで、周波数変換部１０１が備えるＶＣＯを構成する反転回路の個数を変更することができる。スイッチ素子４５５，４５６は１つのインバータ回路の出力端子と、このインバータ回路とは隣接していない他のインバータ回路の入力端子との間に接続されており、このスイッチ素子４５５，４５６の開閉により実際にパルス信号ＳｔａｒｔＰの処理を行う反転回路の個数を変更する。また、スイッチ素子４５１，４５２，４５３，４５４は、実際にパルス信号ＳｔａｒｔＰの処理を行うＶＣＯから不要なインバータ回路を切り離し、ＶＣＯの動作を安定化する。
【００３８】
具体的には、制御部２０が、スイッチ素子４５１をＯＦＦ（オープン）とし、スイッチ素子４５２をＯＮ（クローズ）とし、スイッチ素子４５３をＯＮとし、スイッチ素子４５４をＯＦＦとし、スイッチ素子４５５をＯＮとし、スイッチ素子４５６をＯＦＦとすることで、ＶＣＯはＮＡＮＤ回路４０１と、インバータ回路４０２〜４０４，４２９〜４３１との７個の反転回路で構成される。
【００３９】
また、制御部２０が、スイッチ素子４５１をＯＮとし、スイッチ素子４５２をＯＦＦとし、スイッチ素子４５３をＯＦＦとし、スイッチ素子４５４をＯＮとし、スイッチ素子４５５をＯＦＦとし、スイッチ素子４５６をＯＮとすることで、ＶＣＯはＮＡＮＤ回路４０１と、インバータ回路４０２〜４０８，４２５〜４３１との１５個の反転回路で構成される。
【００４０】
また、制御部２０が、スイッチ素子４５１をＯＮとし、スイッチ素子４５２をＯＮとし、スイッチ素子４５３をＯＮとし、スイッチ素子４５４をＯＮとし、スイッチ素子４５５をＯＦＦとし、スイッチ素子４５６をＯＦＦとすることで、ＶＣＯはＮＡＮＤ回路４０１と、インバータ回路４０２〜４３１との３１個の反転回路で構成される。
【００４１】
上述したとおり、周波数変換部１０１が備えるスイッチ素子４５１〜４５６を制御部２０が制御することで、ＶＣＯを構成する反転回路の個数を変更することができる。なお、スイッチ素子の個数および配置は図４に示す構成に限る必要は無く、ＶＣＯを構成する反転回路の個数を変更することができる配置および個数であればよい。
【００４２】
また、スイッチ素子４５１〜４５６は、例えばＣＭＯＳトランジスタを用いたアナログ／デジタルスイッチ素子である。なお、スイッチ素子４５１〜４５６はスイッチ機能を有するものであればよい。
【００４３】
次に、信号の大きさに応じて遅延量が変動する反転回路を偶数個リング状に連結して構成されるＲＤＬ（Ｒｉｎｇ  Ｄｅｌａｙ  Ｌｉｎｅ）を備えている周波数変換部１０１の例について説明する。また、この周波数変換部１０１は、反転回路に入力する電圧で反転回路の遅延量を制御することによりＲＤＬを巡回する信号の周波数が制御される。
【００４４】
図７は、本実施形態における周波数変換部１０１の回路の一例を示した回路図である。図示する例では、周波数変換部１０１は、一方の入力端にパルス信号（制御信号）ＳｔａｒｔＰを受け、他方の入力端に前段のＮＡＮＤ回路の出力を受けて動作する起動用反転回路である１個のＮＡＮＤ回路７０１と、反転回路としてのインバータ（ＩＮＶ）回路７０２〜７３１と、一方の入力端にフィードフォワードループとしてインバータ回路７２９に入力される信号と同一の信号を受けるように構成した１個のＮＡＮＤ回路７３２とが直列に３２個接続されている回路である。なお、フィードフォワードループを設けているのは、パルス信号ＳｔａｒｔＰが入力されている間、各遅延素子（ＮＡＮＤ回路７０１，７３２とインバータ７０２〜７３１）の遅延時間に応じた周期で各遅延素子の出力が発振するようにするためである。
【００４５】
この回路は、パルス信号ＳｔａｒｔＰがＬｏｗ状態からＨｉｇｈ状態に変化することにより反転動作が開始され、パルス信号ＳｔａｒｔＰがＨｉｇｈ状態の間、反転動作を行う。なお、ＲＤＬを構成するインバータ回路とＮＡＮＤ回路との総数は３２個に限定するものではなく、４個以上の偶数個であれば、特に制限は無い。また、フィードフォワードループの構成についても、上述した構成に限る必要はない。
【００４６】
図８および図９は、本実施形態における周波数変換部１０１の回路の一部（図７における符号７００１の部分）を示した部分拡大図である。本実施形態における周波数変換部１０１の回路全体の構成を図８および図９に示す構成としてもよい。図８に示す構成例は、図５に示した構成例と同様である。また、図９に示す構成例は図６に示した構成例と同様である。
【００４７】
以下、図７の説明に戻る。本実施形態の周波数変換部１０１は、自身を構成する反転回路のうち、実際にパルス信号ＳｔａｒｔＰの処理を行う（ＲＤＬを構成する）反転回路の個数を変更するためのスイッチ素子７５１〜７５６を備える。
【００４８】
図示する例では、周波数変換部１０１は、インバータ回路７０４の出力端子とインバータ回路７０５の入力端子との間にスイッチ素子７５１を設けている。また、インバータ回路７０８の出力端子とインバータ回路７０９の入力端子との間にスイッチ素子７５２を設けている。また、インバータ回路７２４の出力端子とインバータ回路７２５の入力端子との間にスイッチ素子７５３を設けている。また、インバータ回路７２８の出力端子とインバータ回路７２９の入力端子との間にスイッチ素子７５４を設けている。
【００４９】
また、インバータ回路７０４の出力端子と、インバータ回路７２９の入力端子およびＮＡＮＤ回路７３２の入力端子とを接続するようにスイッチ素子７５５を設けている。また、インバータ回路７０４の出力端子とインバータ回路７２９の入力端子とを接続するようにスイッチ素子７５６を設けている。
【００５０】
また、図示する例では、スイッチ素子７５１がＯＦＦのときには、インバータ回路７０５の入力端子はグランドに接続する。また、スイッチ素子７５２がＯＦＦのときには、インバータ回路７０９の入力端子はグランドに接続する。
【００５１】
スイッチ素子７５１〜７５６を設け、制御部２０がこのスイッチ素子の開閉を制御することで、周波数変換部１０１が備えるＲＤＬを構成する反転回路の個数を変更することができる。具体的には、制御部２０が、スイッチ素子７５１をＯＦＦとし、スイッチ素子７５２をＯＮとし、スイッチ素子７５３をＯＮとし、スイッチ素子７５４をＯＦＦとし、スイッチ素子７５５をＯＮとし、スイッチ素子７５６をＯＦＦとすることで、ＲＤＬはＮＡＮＤ回路７０１，７３２と、インバータ回路７０２〜７０４，７２９〜７３１との８個の反転回路で構成される。
【００５２】
また、制御部２０が、スイッチ素子７５１をＯＮとし、スイッチ素子７５２をＯＦＦとし、スイッチ素子７５３をＯＦＦとし、スイッチ素子７５４をＯＮとし、スイッチ素子７５５をＯＦＦとし、スイッチ素子７５６をＯＮとすることで、ＲＤＬはＮＡＮＤ回路７０１，７３２と、インバータ回路７０２〜７０８，７２５〜７３１との１６個の反転回路で構成される。
【００５３】
また、制御部２０が、スイッチ素子７５１をＯＮとし、スイッチ素子７５２をＯＮとし、スイッチ素子７５３をＯＮとし、スイッチ素子７５４をＯＮとし、スイッチ素子７５５をＯＦＦとし、スイッチ素子７５６をＯＦＦとすることで、ＲＤＬはＮＡＮＤ回路７０１，７３２と、インバータ回路７０２〜７３１との３２個の反転回路で構成される。
【００５４】
上述したとおり、周波数変換部１０１が備えるスイッチ素子７５１〜７５６を制御部２０が制御することで、ＲＤＬを構成する反転回路の個数を変更することができる。なお、スイッチ素子の個数および配置は図７に示す構成に限る必要は無く、ＲＤＬを構成する反転回路の個数を変更することができる配置および個数であればよい。
【００５５】
また、スイッチ素子７５１〜７５６は、例えばＣＭＯＳトランジスタを用いたアナログ／デジタルスイッチ素子である。なお、スイッチ素子７５１〜７５６はスイッチ機能を有するものであればよい。
【００５６】
次に、周波数変換部１０１における周波数可変（周波数変調）範囲について説明する。図１０は周波数変換部として奇数個の遅延素子によって構成されたＶＣＯを用いた場合における周波数可変範囲について示した図である。本図では、反転回路一段当たりの遅延時間と、ＶＣＯを構成する反転回路数に応じた遅延時間と周波数とを示している。この図では、反転回路１段あたりの遅延時間が、０．１ナノ秒と、０．５ナノ秒と、１ナノ秒と、５ナノ秒と、１０ナノ秒との場合について示している。
【００５７】
一行目は、反転回路１段当たりの遅延時間が０．１ナノ秒（ｎｓｅｃ）の場合について示している。この場合、ＶＣＯを構成する反転回路数が７段では、ＶＣＯ回路一周当たりの遅延時間は０．７ナノ秒であり、周波数は１４２８．６ＭＨｚである。また、ＶＣＯを構成する反転回路数が１５段では、ＶＣＯ回路一周当たりの遅延時間は１．５ナノ秒であり、周波数は６６６．７ＭＨｚである。また、ＶＣＯを構成する反転回路数が３１段では、ＶＣＯ回路一周当たりの遅延時間は３．１ナノ秒であり、周波数は３２２．６ＭＨｚである。
【００５８】
反転回路１段当たりの遅延時間が０．５ナノ秒、１ナノ秒、５ナノ秒、１０ナノ秒については図示する通りである。
【００５９】
これらより、反転回路７段でＶＣＯを構成した場合の周波数変調範囲は１４．３ＭＨｚ〜１４２８．６ＭＨｚである。また、反転回路１５段でＶＣＯを構成した場合の周波数変調範囲は６．７ＭＨｚ〜６６６．７ＭＨｚである。また、反転回路３１段でＶＣＯを構成した場合の周波数変調範囲は３．２ＭＨｚ〜３２２．６ＭＨｚである。よって、本実施形態における周波数変換部１０１は、従来の周波数変換回路（反転回路３１段でＶＣＯを構成した周波数変換回路）と比較し、４倍の周波数可変範囲を有していることがわかる。
【００６０】
図１１は周波数変換部として偶数個の遅延素子によって構成されたＲＤＬを用いた場合における周波数可変範囲について示した図である。本図では、反転回路一段当たりの遅延時間と、ＲＤＬを構成する反転回路数に応じた遅延時間と周波数とを示している。この図では、反転回路１段あたりの遅延時間が、０．１ナノ秒と、０．５ナノ秒と、１ナノ秒と、５ナノ秒と、１０ナノ秒との場合について示している。
【００６１】
一行目は、反転回路１段当たりの遅延時間が０．１ナノ秒（ｎｓｅｃ）の場合について示している。この場合、ＲＤＬを構成する反転回路数が８段では、ＲＤＬ回路一周当たりの遅延時間は０．８ナノ秒であり、周波数は１２５０ＭＨｚである。また、ＲＤＬを構成する反転回路数が１６段では、ＲＤＬ回路一周当たりの遅延時間は１．６ナノ秒であり、周波数は６２５ＭＨｚである。また、ＲＤＬを構成する反転回路数が３２段では、ＲＤＬ回路一周当たりの遅延時間は３．２ナノ秒であり、周波数は３１２．５ＭＨｚである。
【００６２】
反転回路１段当たりの遅延時間が０．５ナノ秒、１ナノ秒、５ナノ秒、１０ナノ秒については図示する通りである。
【００６３】
これらより、反転回路８段でＲＤＬを構成した場合の周波数変調範囲は１２．５ＭＨｚ〜１２５０ＭＨｚである。また、反転回路１６段でＲＤＬを構成した場合の周波数変調範囲は６．２５ＭＨｚ〜６２５ＭＨｚである。また、反転回路３２段でＲＤＬを構成した場合の周波数変調範囲は３．１２５ＭＨｚ〜３１２．５ＭＨｚである。よって、本実施形態における周波数変換部１０１は、従来の周波数変換回路（反転回路３２段でＲＤＬを構成した周波数変換回路）と比較し、４倍の周波数可変範囲を有していることがわかる。
【００６４】
上述したとおり、本実施形態における周波数変換部１０１はスイッチ素子を備え、制御部２０がこのスイッチ素子の開閉を制御によって、周波数変換部１０１が備える反転回路のうち実際にパルス信号ＳｔａｒｔＰの処理を行う反転回路の個数を変更することができる。これにより、周波数変換部１０１は、周波数の変調範囲を大きくすることができる。
【００６５】
また、周波数変換部１０１が備えるスイッチ素子の開閉を制御部２０が制御することで、ＶＣＯ／ＲＤＬを構成する反転回路の数を適宜変更し、出力するカウントパルスの周波数を制御することで、周波数変換部１０１はＰＧＡ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ、プログラマブルゲインアンプ）機能と同等の機能を有する。
【００６６】
具体的には、単位画素３が出力する信号が反転回路での遅延量が大きい信号の場合、周波数変換部１０１が備えるスイッチ素子の開閉を制御部２０が制御し、ＶＣＯ／ＲＤＬを構成する反転回路の数を少なくすることで、出力するカウントパルスの周波数を高くする。また、単位画素３が出力する信号が反転回路での遅延量が小さい信号の場合、周波数変換部１０１が備えるスイッチ素子の開閉を制御部２０が制御し、ＶＣＯ／ＲＤＬを構成する反転回路の数を多くすることで、出力するカウントパルスの周波数を低くする。
【００６７】
また、単位画素３が出力する信号のレベルに応じて、ＶＣＯ／ＲＤＬの構成を動的（Ｄｙｎａｍｉｃ）に変更することも可能である。図１２は、本実施形態におけるアナログ処理部７の回路例を示した回路図である。この回路は、図３に示した回路にコンパレータ７７とコンパレータ用の可変比較電圧７８（Ｖｃｍｐ）を追加したものである。コンパレータ７７は、ＣＤＳの処理を行った後の信号のレベルと、可変比較電圧Ｖｃｍｐとを比較し、信号レベルの大きさを検出することができる。この比較結果に基づいて、周波数変換部１０１が備えるスイッチ素子の開閉を制御部２０が制御し、ＲＤＬを構成する反転回路の数が最適な数になるように制御（フィードフォワード制御）を行うことができる。
【００６８】
上述したとおり、本実施形態によれば、制御部２０がスイッチ素子を制御することで、ＶＣＯ／ＲＤＬを構成する反転回路の数を容易に変更することができ、周波数変換部１０１はプログラマブルゲインアンプ機能と同等の機能を有する。これにより、画素からの信号を増幅する機能を容易な回路構成で実現することができる。
【００６９】
さらに、単位画素が出力する信号の大きさに応じてＶＣＯ／ＲＤＬの構成を動的に変更することで、高分解能かつ高Ｓ／Ｎ（Ｓｉｇｎａｌ  ｔｏ  Ｎｏｉｓｅ  ｒａｔｉｏ）の画像を得ることが可能となる。
【００７０】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【図面の簡単な説明】
【００７１】
【図１】本発明の一実施形態における（Ｃ）ＭＯＳ固体撮像装置の構成を示した構成図である。
【図２】本実施形態における読出電流源部の回路を示した回路図である。
【図３】本実施形態におけるアナログ処理部の回路を示した回路図である。
【図４】本実施形態における周波数変換部の回路を示した回路図である。
【図５】本実施形態における周波数変換部の回路の一部を示した部分拡大図である。
【図６】本実施形態における周波数変換部の回路の一部を示した部分拡大図である。
【図７】本実施形態における周波数変換部の回路を示した回路図である。
【図８】本実施形態における周波数変換部の回路の一部を示した部分拡大図である。
【図９】本実施形態における周波数変換部の回路の一部を示した部分拡大図である。
【図１０】本実施形態において、周波数変換部として奇数個の遅延素子によって構成されたＶＣＯを用いた場合の周波数可変範囲について示した図である。
【図１１】本実施形態において、周波数変換部として偶数個の遅延素子によって構成されたＲＤＬを用いた場合の周波数可変範囲について示した図である。
【図１２】本実施形態におけるアナログ処理部の回路を示した回路図である。
【符号の説明】
【００７２】
１・・・固体撮像装置、２・・・撮像部、３・・・単位画素、５・・・読出電流源部、７・・・アナログ処理部、９・・・Ａ／Ｄ変換部、１０・・・カラム部、１１・・・垂直制御線、１２・・・垂直選択部、１３・・・垂直信号線、１４・・・水平選択部、１５・・・水平信号線、１７・・・出力部、２０・・・制御部、５１・・・ドレイン端子、５２・・・ゲート端子、５３・・・ソース端子、６１〜６３・・・電流源、７１・・・クランプ容量、７２・・・クランプバイアス、７３・・・クランプスイッチ、７４・・・サンプルホールド容量、７５・・・サンプルホールドスイッチ、７６・・・バッファ部、７７・・・コンパレータ、７８・・・可変比較電圧、１０１・・・周波数変換部、１０３・・・カウント部、１０５・・・メモリ部、４０１，７０１，７３１・・・ＮＡＮＤ回路、４０２〜４３１，７０２〜７３１・・・インバータ回路、４５１〜４５６，７５１〜７５６・・・スイッチ素子
【図１】
2009303012.tif 000003
【図２】
2009303012.tif 000004
【図３】
2009303012.tif 000005
【図４】
2009303012.tif 000006
【図５】
2009303012.tif 000007
【図６】
2009303012.tif 000008
【図７】
2009303012.tif 000009
【図８】
2009303012.tif 000010
【図９】
2009303012.tif 000011
【図１０】
2009303012.tif 000012
【図１１】
2009303012.tif 000013
【図１２】
2009303012.tif 000014