(57)【要約】【課題】表示セルを駆動する際に、無駄な信号出力に要する時間を削減するとともに消費電力を低減する。【解決手段】表示画像に応じたハイレベルまたはローレベルの入力信号が、所定のタイミングでラッチ回路１３０に取り込まれ、その信号レベルが保持される。そして、ラッチ回路１３０からの出力信号は、遅延／レベルシフト回路１５０によって、より大きな振幅の信号に変換されて、表示セルを駆動するための駆動信号が生成される。また、ラッチ回路１３０により保持された信号レベルに応じた駆動信号が出力された後、ラッチ回路１３０により次の入力信号が取り込まれてその信号レベルが保持されるまでの期間において、データクリア部１３１によって、ラッチ回路１３０に保持された信号レベルがクリアされて、ラッチ回路１３０からの出力信号がローレベルに設定される。【選択図】図２
2009300651.tif 000002
【特許請求の範囲】
【請求項１】
表示画像に応じた駆動信号を出力して表示パネル上の表示セルを駆動する表示駆動装置において、
表示画像に応じたハイレベルまたはローレベルの入力信号を所定のタイミングで取り込んでその信号レベルを保持するラッチ部と、
前記ラッチ部からの出力信号をより大きな振幅の信号に変換して前記駆動信号を生成するレベルシフト部と、
前記ラッチ部に保持された信号レベルをクリアしてその出力信号をローレベルに設定するデータクリア部と、
を有し、
前記ラッチ部に保持された信号レベルに応じた前記駆動信号が前記レベルシフト部から出力された後、前記ラッチ部により次の入力信号が取り込まれてその信号レベルが保持されるまでの間に、前記データクリア部によって、前記ラッチ部に保持された信号レベルがクリアされてその出力信号がローレベルに設定されることを特徴とする表示駆動装置。
【請求項２】
入力されるレベル制御信号に応じて、前記ラッチ部により保持された信号レベルに応じた前記駆動信号が前記レベルシフト部から出力されてから、前記ラッチ部により次の入力信号の取り込みおよび信号レベルの保持が開始されるまでの間、前記ラッチ部から前記レベルシフト部に供給される信号のレベルをローレベルに変換する信号変換部をさらに有し、
前記データクリア部は、前記レベル制御信号に応じて、前記ラッチ部に保持された信号レベルをクリアしてその出力信号をローレベルに設定することを特徴とする請求項１記載の表示駆動装置。
【請求項３】
前記表示セルは、プラズマディスプレイパネルを構成する放電セルであり、
前記信号変換部は、前記レベル制御信号に応じて、前記駆動信号に応じた前記放電セルの放電を維持させるサステイン期間、および、前記放電セルの記憶情報が消去されるリセット期間において、前記ラッチ部から前記レベルシフト部に供給される信号のレベルをローレベルに変換することを特徴とする請求項２記載の表示駆動装置。
【請求項４】
前記ラッチ部は、インバータ回路と否定論理積ゲート回路とがループ接続されたループ回路を有し、
前記否定論理積ゲート回路の入力端子のうち、前記インバータ回路の出力端子と接続していない他方の入力端子に対して、前記レベル制御信号が入力され、前記レベル制御信号がハイレベルのとき、前記ループ回路により入力信号の信号レベルが保持され、前記レベル制御信号がローレベルのとき、保持された信号レベルがクリアされることを特徴とする請求項２記載の表示駆動装置。
【請求項５】
表示画像に応じたハイレベルまたはローレベルの入力信号を所定のタイミングで取り込んでその信号レベルを保持するラッチ部と、
前記ラッチ部からの出力信号をより大きな振幅の信号に変換して、表示パネル上の表示セルを駆動するための駆動信号を生成するレベルシフト部と、
前記ラッチ部に保持された信号レベルをクリアしてその出力信号をローレベルに設定するデータクリア部と、
前記ラッチ部により保持された信号レベルに応じた前記駆動信号が前記レベルシフト部から出力された後、前記ラッチ部により次の入力信号が取り込まれてその信号レベルが保持されるまでの間に、前記ラッチ部に保持された信号レベルをクリアしてその出力信号レベルをローレベルに設定するように前記データクリア部を制御する制御部と、
を有することを特徴とする表示装置。
【請求項６】
入力されるレベル制御信号に応じて、前記ラッチ部から前記レベルシフト部に供給される信号のレベルをローレベルに変換する信号変換部をさらに有し、
前記制御部は、前記レベル制御信号を出力して、前記ラッチ部により保持された信号レベルに応じた前記駆動信号が前記レベルシフト部から出力されてから、前記ラッチ部により次の入力信号の取り込みおよび信号レベルの保持が開始されるまでの間、前記信号変換部に出力信号をローレベルに変換させ、
前記データクリア部は、前記レベル制御信号に応じて、前記ラッチ部に保持された信号レベルをクリアしてその出力信号をローレベルに設定する、
ことを特徴とする請求項５記載の表示装置。
【請求項７】
前記ラッチ部、前記レベルシフト部、前記データクリア部および前記信号変換部を少なくとも含む表示駆動部が複数設けられ、
前記制御部は、前記各表示駆動部に対して共通の前記レベル制御信号を出力することを特徴とする請求項６記載の表示装置。
【請求項８】
表示パネル上の表示セルを駆動するための表示駆動方法において、
ラッチ部が、表示画像に応じたハイレベルまたはローレベルの入力信号を所定のタイミングで取り込んでその信号レベルを保持し、
レベルシフト部が、前記ラッチ部からの出力信号をより大きな振幅の信号に変換して、前記表示セルを駆動するための駆動信号を生成し、
前記ラッチ部により保持された信号レベルに応じた前記駆動信号が前記レベルシフト部から出力された後、前記ラッチ部により次の入力信号が取り込まれてその信号レベルが保持されるまでの間に、データクリア部が、前記ラッチ部に保持された信号レベルをクリアしてその出力信号をローレベルに設定する、
ことを特徴とする表示駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示画像に応じた駆動信号を出力して表示パネル上の表示セルを駆動する表示駆動装置、この装置に対応する機能を備えた表示装置、および、表示セルを駆動するための表示駆動方法に関する。
【背景技術】
【０００２】
近年のＰＤＰ（Plasma Display Panel）は、各表示セル（放電セル）がアドレス電極、スキャン電極およびサステイン電極の３本の電極によって駆動されるものが多い。アドレス電極は、画面の垂直方向に対して設けられ、スキャン電極およびサステイン電極は、画面の水平方向に対して設けられる。ＰＤＰは、これらの電極間に高電位差をつけて放電セル内にプラズマを発生させることで、画像を表示する。
【０００３】
これらの電極のうち、アドレス電極は、アドレスドライバによって駆動される。アドレスドライバの出力端子は多数の出力ビットごとに用意され、各ビットの出力をＨ（ハイ）レベルまたはＬ（ロー）レベルとすることでＰＤＰを駆動する。ここで、アドレスドライバへの入力データの振幅は例えば３．３Ｖ程度であるのに対し、出力ビットの振幅は例えば６０Ｖ〜７０Ｖ程度となる。各ビットの出力は、入力データの値によって決定される。
【０００４】
アドレスドライバの通常動作では、入力データはクロック信号の立ち上がりまたは立ち下がりのタイミングで取り込まれ、シフトレジスタ回路によって各ビットのデータが対応する回路へ転送される。各ビットのデータはラッチ回路によりラッチされた後、レベルシフト回路などを備える出力回路に出力される。
【０００５】
ここで、入力データに応じた出力回路からの出力レベルの遷移時間は、例えば１００ｎｓ〜３００ｎｓ程度である。この期間では多量のスイッチングノイズが発生することから、シフトレジスタなどを含むロジック部への影響が大きく、ロジック部において誤動作が起きる可能性がある。このため、ロジック部では、出力回路における出力レベルの遷移期間を避けて、データの入力を行うようにしているものが多い。例えば、入力データをすべてラッチ回路に取り込んだ後、共通のラッチ信号に応じて各ビットのデータを出力回路に転送している。
【０００６】
また、ＰＤＰの駆動時の状態は、アドレス期間、サステイン期間およびリセット期間に大別される。アドレス期間では、ＰＤＰの水平方向の走査線をスキャンドライバが順番に走査し、アドレスドライバでは、その走査のタイミングに合わせて出力レベルが決定される。そして、最後の走査線が走査された後、サステイン期間に移行して、水平方向の２電極（スキャン電極およびサステイン電極）によって、放電セルの放電を維持させるためのサステイン動作が行われる。さらに、リセット期間に移行して、放電を停止させて各放電セルの記憶情報を一括消去するためのリセット動作が行われる。
【０００７】
ここで、サステイン期間中のアドレスドライバからの出力は、全ビット共通で０Ｖとされることが多い。このため、アドレスドライバにおいては、すべての出力ビットを共通に制御する機能を設けておき、アドレス期間以外では全出力ビットを同じ値に固定するようにしたものが多い（例えば、特許文献１参照）。このような出力制御回路は、例えばラッチ回路の次の段に設けられる。
【特許文献１】特開２００６−６５３１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、アドレス期間中は、アドレスドライバの出力は、入力データに応じて出力ビットごとに異なるレベルとなる。そして、この後にサステイン期間に移行すると、アドレスドライバの出力は全ビットについて例えばＬレベルに固定される。さらに、この後にリセット期間が終了すると、出力制御回路による出力レベルの固定が解除され、アドレス期間に移行する。
【０００９】
しかし、リセット期間が終了したタイミングでは、ラッチ回路には以前の出力データが保持されたままである。このため、リセット期間が終了して出力レベルの固定が解除されると、ラッチ回路に保持されていた出力データが再度出力されてしまう。この出力データは不要なものであるので、その出力に伴って不要なスイッチング動作が行われることで無駄な電力が消費されてしまうという問題がある。また、次の入力データを正確に取り込むために、リセット期間の終了から例えば２００ｎｓ〜３００ｎｓ程度待機した後、次の入力データの取り込みを行う必要が生じるので、アドレス期間が長くなり、その結果、サステイン期間が短くなってＰＤＰの輝度が低下するという問題もあった。そして、このような問題をできるだけ簡単な動作により解消することが求められていた。
【００１０】
本発明はこのような点に鑑みてなされたものであり、無駄な信号出力に要する時間を削減するとともに消費電力を低減した表示駆動装置、表示装置および表示駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明では上記課題を解決するために、表示画像に応じた駆動信号を出力して表示パネル上の表示セルを駆動する表示駆動装置において、表示画像に応じたハイレベルまたはローレベルの入力信号を所定のタイミングで取り込んでその信号レベルを保持するラッチ部と、前記ラッチ部からの出力信号をより大きな振幅の信号に変換して前記駆動信号を生成するレベルシフト部と、前記ラッチ部に保持された信号レベルをクリアしてその出力信号をローレベルに設定するデータクリア部と、を有し、前記ラッチ部に保持された信号レベルに応じた前記駆動信号が前記レベルシフト部から出力された後、前記ラッチ部により次の入力信号が取り込まれてその信号レベルが保持されるまでの間に、前記データクリア部によって、前記ラッチ部に保持された信号レベルがクリアされてその出力信号がローレベルに設定される、ことを特徴とする表示駆動装置が提供される。
【００１２】
このような表示駆動装置では、表示画像に応じたハイレベルまたはローレベルの入力信号が、所定のタイミングでラッチ部に取り込まれ、その信号レベルが保持される。そして、ラッチ部からの出力信号は、レベルシフト部によって、より大きな振幅の信号に変換されて、表示セルを駆動するための駆動信号が生成される。また、ラッチ部により保持された信号レベルに応じた駆動信号がレベルシフト部から出力された後、ラッチ部により次の入力信号が取り込まれてその信号レベルが保持されるまでの期間において、データクリア部によって、ラッチ部に保持された信号レベルがクリアされて、ラッチ部からの出力信号がローレベルに設定される。
【００１３】
また、本発明では上記課題を解決するために、上記の表示駆動装置の機能を備えた表示装置、および、上記の表示駆動装置と同様の処理を行う表示駆動方法が提供される。
【発明の効果】
【００１４】
本発明の表示駆動装置によれば、ラッチ部により保持された信号レベルに応じた駆動信号がレベルシフト部から出力された後、ラッチ部により次の入力信号が取り込まれてその信号レベルが保持されるまでの期間において、ラッチ部に保持された不要な信号をレベルシフト部などを通じて出力する必要がなくなり、その信号出力のための電力消費も行われなくなる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、実施の形態に係る表示装置の要部構成を示す図である。
図１に示す表示装置は、ＰＤＰ１１を表示デバイスとする装置であり、このＰＤＰ１１を駆動するための機能として、アドレスドライバ１２、スキャンドライバ１３、サステインドライバ１４および制御回路２０を備えている。また、制御回路２０は、表示情報処理部２１およびタイミング制御部２２を備えている。
【００１６】
ＰＤＰ１１の一方の面には、互いに平行なアドレス電極群（図示せず）が設けられている。また、その対向面には、アドレス電極群と直交する方向にスキャン電極群およびサステイン電極群（いずれも図示せず）が設けられている。そして、アドレス電極群とスキャン電極群およびサステイン電極群とが交差する位置に放電セル（図示せず）が形成されている。
【００１７】
アドレスドライバ１２は、表示情報処理部２１からの入力データに応じてアドレス電極群を駆動し、各放電セルを放電させる。スキャンドライバ１３は、スキャン電極群に対して順次電圧を印加して走査する。アドレス期間においては、スキャンドライバによりスキャン電極群が順次走査され、その走査のタイミングに応じて、アドレスドライバの出力が決定される。サステインドライバ１４は、アドレス期間の終了後のサステイン期間において、サステイン電極を駆動し、各放電セルの放電を維持させる。
【００１８】
制御回路２０において、表示情報処理部２１は、外部から入力された表示データを、ＰＤＰ１１を駆動するためのデータパルスに変換して、アドレスドライバ１２に供給する。タイミング制御部２２は、アドレスドライバ１２、スキャンドライバ１３およびサステインドライバ１４に対して、クロック信号や各種の制御信号を出力して、これらの動作タイミングを制御する。
【００１９】
上記のＰＤＰ１１では、スキャンドライバ１３がスキャン電極群を制御し、アドレスドライバ１２がアドレス電極群を制御することにより、各放電セルの点灯／非点灯の動作が制御される。これにより、所望の画像が表示される。
【００２０】
図２は、アドレスドライバに設けられるアドレスドライバＩＣ（Integrated Circuit）の概略構成を示す図である。
アドレスドライバ１２は、図２に示すようなアドレスドライバＩＣ１２ａを１つ以上備えている。アドレスドライバＩＣ１２ａは、入力バッファ回路１１０、シフトレジスタ回路１２０、ラッチ回路１３０、ゲート回路１４０、遅延／レベルシフト回路１５０および出力回路１６０を備えている。また、このアドレスドライバ１２は、８ポートの入力端子ＩＮ１〜ＩＮ８と、２５６ポートの出力端子ＯＵＴ１〜ＯＵＴ２５６とを備えている。
【００２１】
入力バッファ回路１１０は、表示情報処理部２１から出力された表示データを、入力端子ＩＮ１〜ＩＮ８を通じて受け付け、それらを一旦蓄積した後、シフトレジスタ回路１２０に出力する。
【００２２】
シフトレジスタ回路１２０は、入力バッファ回路１１０からの表示データをクロック信号に同期して取り込み、それらの値を蓄積する。本実施の形態では、シフトレジスタ回路１２０は、８つの入力ポートからのそれぞれの入力信号を３２ビットデータとして並列化する。なお、出力端子ＯＵＴ１〜２５６は、シフトレジスタ回路１２０から出力される（３２×８）ビットのうちの１つの出力ビットにそれぞれ対応している。
【００２３】
ラッチ回路１３０は、シフトレジスタ回路１２０に蓄積された各出力ビットに対応するデータを、タイミング制御部２２から供給されたラッチ信号に応じてラッチし、ゲート回路１４０に出力する。なお、後述するように、本実施の形態では、ラッチ回路１３０には、入力される制御信号に応じて、この回路内に保持した値をクリアするためのデータクリア部１３１が設けられている。
【００２４】
ゲート回路１４０は、タイミング制御部２２から出力されるブランク制御信号に応じて、ラッチ回路１３０からの各ビットのデータをすべて所定の値に設定する機能を備えている。
【００２５】
以上の入力バッファ回路１１０、シフトレジスタ回路１２０、ラッチ回路１３０およびゲート回路１４０は、電源電圧ＶＤＤ１によって駆動される。一方、遅延／レベルシフト回路１５０および出力回路１６０は、電源電圧ＶＤＤ１より高い電源電圧ＶＤＤ２によって駆動される。
【００２６】
遅延／レベルシフト回路１５０は、ゲート回路１４０を通じて供給された各出力ビットのデータパルスの電圧レベルを、より高い所定の電圧レベルに変換する。また、遅延／レベルシフト回路１５０には、データパルスの伝搬タイミングを調整するための遅延回路なども設けられている。
【００２７】
出力回路１６０は、出力ビットごとにそれぞれ、ｐチャネルのＭＯＳ（Metal-Oxide-Semiconductor）トランジスタＴｒ６１およびｎチャネルのＭＯＳトランジスタＴｒ６２を有する高耐圧バッファを備えている。遅延／レベルシフト回路１５０により電圧変換された各ビットのデータパルスは、対応する高耐圧バッファを通じて出力端子ＯＵＴ１〜ＯＵＴ２５６に出力される。
【００２８】
図３は、アドレス期間におけるアドレスドライバＩＣの動作を示すタイミングチャートである。
図３において、データＡ１〜Ａ８は、それぞれ入力端子ＩＮ１〜ＩＮ８から、入力バッファ回路１１０を介してシフトレジスタ回路１２０に供給される表示データである。また、クロック信号ＣＬＫは、制御回路２０のタイミング制御部２２から出力される。
【００２９】
前述のように、シフトレジスタ回路１２０は、各入力ポートからのデータを３２ビットデータに変換する。本実施の形態では、図中のタイミングＴ１，Ｔ２のように、クロック信号ＣＬＫの立ち上がりタイミングおよび立ち下がりタイミングのそれぞれにおいて、データＡ１〜Ａ８の値を取り込む。従って、１６パルス分のクロック信号ＣＬＫが入力されると、すべての出力ビットに対応する値がシフトレジスタ回路１２０に蓄積される。なお、図中において、データＡ１〜Ａ８に付された“Ｏｎ”（ｎは整数）は、出力ビット中のｎビット目におけるデータの値を示している。
【００３０】
ラッチ信号ＬＡＴは、タイミング制御部２２からラッチ回路１３０に対して供給され、ラッチ回路１３０は、ラッチ信号ＬＡＴの立ち下がりタイミングにおいて、入力データをラッチする。すべての出力ビットのデータが取り込まれた後、タイミングＴ３において、ラッチ信号ＬＡＴはＨレベルからＬレベルに設定され、このときラッチ回路１３０は、シフトレジスタ回路１２０からの各出力ビットの値をラッチして、所定の期間、ゲート回路１４０に出力し続ける。
【００３１】
図３の例では、ラッチ動作の結果、出力端子ＯＵＴ１に対応するビットの値は“０”（Ｌレベル）となり、出力端子ＯＵＴ２５６に対応するビットの値は“１”（Ｈレベル）となっている。そして、このように決定された２５６ビットの値が、対応するアドレス電極を介してＰＤＰ１１に供給される。
【００３２】
なお、図３において、ブランク制御信号ＨＢＬＫ，ＬＢＬＫは、ともにタイミング制御部２２からゲート回路１４０に供給される信号である。ゲート回路１４０は、これらのブランク制御信号ＨＢＬＫ，ＬＢＬＫにおいて、遅延／レベルシフト回路１５０に出力する各ビットの値を制御する。
【００３３】
ここで、ゲート回路１４０は、ブランク制御信号ＨＢＬＫ，ＬＢＬＫの値に従って、次の真理値表に示すように出力信号レベルを制御する。
【００３４】
【表１】
2009300651.tif 000003
【００３５】
なお、この真理値表において、ＤＩＮｎは、入力データにおけるｎビットの値を示し、ＤＯＵＴｎは、ｎビットの出力値を示す。また、“Ｈ”はＨレベル、“Ｌ”はＬレベル、“Ｘ”はＨレベルまたはＬレベルのいずれかであることを示す。
【００３６】
この真理値表によれば、ゲート回路１４０は、ブランク制御信号ＨＢＬＫ，ＬＢＬＫがともにＨレベルのとき、各ビットの出力値を入力値と同じ値に設定する。例えば、図３に示したように、アドレス期間においては、ブランク制御信号ＨＢＬＫ，ＬＢＬＫはともにＨレベルとされ、ラッチ回路１３０でラッチされた各ビットの値がそのまま遅延／レベルシフト回路１５０に出力される。
【００３７】
また、ゲート回路１４０は、ブランク制御信号ＬＢＬＫがＬレベルのとき、ブランク制御信号ＨＢＬＫがＨレベルまたはＬレベルのいずれであっても、各ビットの出力値を、それらの入力値に関係なくすべて同じＬレベルに設定する。例えば、後述するように、アドレス期間の後のサステイン期間およびリセット期間では、ブランク制御信号ＬＢＬＫがＬレベルに設定される。これにより、これらの期間では、出力端子ＯＵＴ１〜ＯＵＴ２５６のすべての出力がＬレベルに設定される。
【００３８】
さらに、ゲート回路１４０は、ブランク制御信号ＨＢＬＫがＬレベル、ブランク制御信号ＬＢＬＫがＨレベルのとき、各ビットの出力値を、それらの入力値に関係なくすべて同じＨレベルに設定することもできる。
【００３９】
次に、図４は、ゲート回路および遅延／レベルシフト回路の回路構成例を示す図である。なお、この図４では、出力ビットのうちの１つのビットに対応する回路の構成のみを示している。
【００４０】
ゲート回路１４０は、否定論理積（ＮＡＮＤ）ゲートＧ４１，Ｇ４２が直列に接続された構成を有している。１段目のＮＡＮＤゲートＧ４１の各入力端子には、ラッチ回路１３０からの各出力ビットに対応する出力信号と、ブランク制御信号ＨＢＬＫとが入力される。また、２段目のＮＡＮＤゲートＧ４２の各入力端子には、ＮＡＮＤゲートＧ４１の出力信号と、ブランク制御信号ＬＢＬＫとが入力される。このような構成により、上記の真理値表に示したように出力レベルが制御される。
【００４１】
遅延／レベルシフト回路１５０には、レベルシフタ部１５１、遅延回路１５２，１５３などが設けられている。レベルシフタ部１５１は、ｐチャネルのＭＯＳトランジスタＴｒ５１，５２と、ｎチャネルのＭＯＳトランジスタＴｒ５３，Ｔｒ５４とを有している。
【００４２】
ＭＯＳトランジスタＴｒ５３のゲート端子には、ゲート回路１４０からの出力信号が、インバータＩＮＶ５１，ＩＮＶ５２、遅延回路１５２およびインバータＩＮＶ５３を介して入力される。また、ＭＯＳトランジスタＴｒ５４のゲート端子には、遅延回路１５２からの出力信号が入力される。すなわち、ＭＯＳトランジスタＴｒ５４のゲート端子には、ゲート回路１４０からの出力信号と同じ値が入力され、ＭＯＳトランジスタＴｒ５３のゲート端子には、その反転値が入力される。
【００４３】
ＭＯＳトランジスタＴｒ５１，Ｔｒ５３は、それぞれのドレイン端子同士が接続されており、ＭＯＳトランジスタＴｒ５２，Ｔｒ５４も、それぞれのドレイン端子同士が接続されている。また、ＭＯＳトランジスタＴｒ５１，Ｔｒ５２の各ゲート端子は、それぞれ他方のドレイン端子に接続されている。ＭＯＳトランジスタＴｒ５１，Ｔｒ５２は、ＭＯＳトランジスタＴｒ５３，Ｔｒ５４のオン／オフの状態に応じた入力信号の値を、互いに反転させながら保持する。
【００４４】
ＭＯＳトランジスタＴｒ５４のドレイン端子は、出力回路１６０のＭＯＳトランジスタＴｒ６１のゲート端子に接続されている。また、出力回路１６０のＭＯＳトランジスタＴｒ６２のゲート端子には、ゲート回路１４０からの出力信号が、インバータＩＮＶ５４および遅延回路１５３を介して入力されている。従って、本実施の形態では、ゲート回路１４０から出力される論理値が、出力回路１６０の出力端子から出力される論理値と一致するように構成されている。また、論理値“１”のときの信号レベルが電源電圧ＶＤＤ２に変換される。なお、遅延回路１５２，１５３の各遅延量は、ＭＯＳトランジスタＴｒ６１，Ｔｒ６２の各ゲート端子への入力信号が同期するように決定される。
【００４５】
次に、上記のアドレスドライバＩＣ１２ａにおけるアドレス期間以外の期間も含めた動作について説明する。ここではまず、参考のために、ラッチ回路１３０に対して、図２に示したデータクリア部１３１を設けなかった場合の構成および動作について説明し、その問題点を具体的に示した後、本発明の実施の形態の構成および動作について説明する。
【００４６】
図５は、データクリア部が設けられていない場合のラッチ回路の構成例を示す図である。
図５に示すラッチ回路２３０は、インバータＩＮＶ３１〜ＩＮＶ３６と、スイッチＳＷ３１〜ＳＷ３４とを備えている。このラッチ回路２３０は、２段のＤラッチ２３１，２３２が直列に接続された構成を有している。
【００４７】
Ｄラッチ２３１では、その入力段にスイッチＳＷ３１が接続されているとともに、インバータＩＮＶ３２，ＩＮＶ３３が、スイッチＳＷ３２を介してループ接続されている。また、Ｄラッチ２３２では、その入力段にスイッチＳＷ３３が接続されているとともに、インバータＩＮＶ３４，ＩＮＶ３５が、スイッチＳＷ３４を介してループ接続されている。
【００４８】
スイッチＳＷ３１〜ＳＷ３４は、制御回路２０のタイミング制御部２２から供給されるラッチ信号ＬＡＴに応じて、入力信号を選択的に導通させる。ラッチ信号ＬＡＴがＨレベルのとき、スイッチＳＷ３１，ＳＷ３４が導通状態となり、スイッチＳＷ３２，ＳＷ３３が遮断状態となる。このとき、シフトレジスタ回路１２０からの出力信号は、インバータＩＮＶ３１を介してＤラッチ２３１に入力され、スイッチＳＷ３１およびインバータＩＮＶ３２を通過する。
【００４９】
次に、ラッチ信号ＬＡＴがＬレベルになると、スイッチＳＷ３１，ＳＷ３４が遮断状態となり、スイッチＳＷ３２，ＳＷ３３が導通状態となる。このとき、ラッチ信号ＬＡＴの立ち下がり時における入力信号の値がＤラッチ２３１において保持されるとともに、その値がＤラッチ２３２に取り込まれる。さらに、ラッチ信号ＬＡＴが再度Ｈレベルになると、取り込まれていた値がＤラッチ２３２に保持される。一方、Ｄラッチ２３１は、入力信号を取り込み可能な状態となる。
【００５０】
以上の構成により、ラッチ回路２３０は、ラッチ信号ＬＡＴの立ち下がり時に、シフトレジスタ回路１２０から出力された値を保持し、次にラッチ信号ＬＡＴがＬレベルになるまでの間、その値をゲート回路１４０に出力し続ける。従って、図２のアドレスドライバＩＣ１２ａに対してこのラッチ回路２３０を適用した場合、アドレス期間におけるアドレスドライバＩＣ１２ａの動作は図３に示した通りになる。
【００５１】
図６は、図５のラッチ回路を用いた場合のアドレスドライバＩＣの動作を示すタイミングチャートである。
ＰＤＰの駆動時の状態は、アドレス期間、サステイン期間およびリセット期間に大別される。図６におけるタイミングＴ１１〜Ｔ１２のアドレス期間では、図３で説明したように、入力データがシフトレジスタ回路１２０によって取り込まれ、それらのデータがラッチ信号ＬＡＴの立ち下がりタイミングでラッチ回路２３０にラッチされる。
【００５２】
なお、アドレス期間の開始時には、ブランク制御信号ＬＢＬＫがＨレベルに設定される。このとき、ブランク制御信号ＨＢＬＫはＨレベルのままとされ、これにより、ラッチ回路２３０からの出力信号は、そのままゲート回路１４０を通過する。
【００５３】
また、タイミングＴ１２からはサステイン期間が開始されるが、このとき、ブランク制御信号ＬＢＬＫはＬレベルに設定される。これにより、サステイン期間（およびリセット期間）では、すべての出力ビットの値が“０”（Ｌレベル）となるように制御される。なお、図６の例では、出力端子ＯＵＴ２５６からの出力信号が、タイミングＴ１２においてＨレベルからＬレベルに変化している。
【００５４】
さらに、タイミングＴ１３において、リセット期間が終了され、次のアドレス期間が開始される。このとき、ブランク制御信号ＬＢＬＫは再度Ｈレベルに設定され、これにより、取り込んだ入力データをゲート回路１４０を介して出力できるようになる。
【００５５】
しかしながら、このような動作においては、以下のような問題があった。サステイン・リセット期間では、ゲート回路１４０の機能によってすべての出力端子ＯＵＴ１〜ＯＵＴ２５６からの出力信号がＬレベルに固定される。しかし、これらの期間では、上記のラッチ回路２３０のＤラッチ２３２において入力データに応じた値が保持されているため、ラッチ回路２３０からは入力データの値が出力されたままになっている。このため、次のアドレス期間が開始されて、ブランク制御信号ＬＢＬＫがＨレベルに設定されると、ラッチ回路２３０に保持されたデータが、ゲート回路１４０などを介して出力端子から出力されてしまう。図６の例では、タイミングＴ１３において、出力端子ＯＵＴ２５６の信号レベルは、前のアドレス期間での入力データに対応するＨレベルに戻ってしまう。
【００５６】
このような前のアドレス期間で保持されたデータは不要なデータであることから、アドレスドライバＩＣ１２ａ内のスイッチ回路では、このようなデータの出力に伴って不要なスイッチング動作が行われることで、無駄な電力が消費されてしまう。
【００５７】
また、このような不要なデータを出力した後に、新たな入力データの取り込み動作を行う必要があることから、例えば２００ｎｓ〜３００ｎｓといった余計な時間の分だけアドレス期間が長くなってしまう。このため、相対的にサステイン期間を短縮する必要が生じ、その結果、ＰＤＰの輝度が低下するという問題もあった。
【００５８】
このような問題を回避するための方法としては、例えば、リセット期間の前または後などに、アドレスドライバＩＣ１２ａに対して全ビットがＬレベルとなるようなダミーの入力データを取り込み、このデータをラッチ回路２３０に保持させた後、通常のアドレス期間の動作を行うという方法も考えられる。しかし、この方法でも、ダミーデータの取り込みのために余分なスイッチング動作が行われ、電力が消費されるという問題は残る。また、このような制御のための回路構成や制御動作が複雑になるという問題もある。
【００５９】
そこで、本実施の形態では、ラッチ回路１３０において、保持しているデータをクリアするためのデータクリア部１３１を設けておき、新たなアドレス期間の開始前にラッチ回路１３０の保持データをクリアしておくことで、上記の問題を解決する。また、データクリア部１３１の動作を既存のブランク制御信号ＬＢＬＫに従って制御することで、クリア動作の制御を簡易化し、回路規模を抑制する。
【００６０】
図７は、実施の形態に係るラッチ回路の構成例を示す図である。なお、この図７では、図５に対応する構成要素には同じ符合を付して示しており、それらの説明については適宜省略する。
【００６１】
図７に示すラッチ回路１３０は、図５に示したラッチ回路２３０におけるインバータＩＮＶ３３，ＩＮＶ３４を、それぞれＮＡＮＤゲートＧ３１，Ｇ３２に置き換えた構成を有している。そして、これらのＮＡＮＤゲートＧ３１，Ｇ３２が、前述のデータクリア部１３１として機能する。
【００６２】
ＮＡＮＤゲートＧ３１の一方の入力端子には、インバータＩＮＶ３２の出力信号が入力され、他方の入力端子には、ブランク制御信号ＬＢＬＫが入力される。ＮＡＮＤゲートＧ３２の一方の入力端子には、スイッチＳＷ３３からの出力信号が入力され、他方の入力端子には、ブランク制御信号ＬＢＬＫが入力される。
【００６３】
ブランク制御信号ＬＢＬＫがＨレベルであるとき、インバータＩＮＶ３２とＮＡＮＤゲートＧ３１とのループ回路、ＮＡＮＤゲートＧ３２とインバータＩＮＶ３５とのループ回路により、それぞれＤラッチが構成される。従ってこのとき、ラッチ回路１３０は、図５に示したラッチ回路２３０と全く同じ動作を行う。
【００６４】
一方、ブランク制御信号ＬＢＬＫがＬレベルであるとき、ＮＡＮＤゲートＧ３１，Ｇ３２の出力信号はともにＨレベルとなる。このとき、上記のＤラッチが保持する値が、ラッチ回路１３０の出力がＬレベルとなるように設定される。
【００６５】
図８は、図７のラッチ回路を用いた場合のアドレスドライバＩＣの動作を示すタイミングチャートである。
図８に示すように、アドレスドライバＩＣ１２ａ内の各回路は、タイミングＴ２１〜Ｔ２２のアドレス期間では、図６の場合と全く同様の動作を行う。そして、タイミングＴ２２においてアドレス期間が終了し、ブランク制御信号ＬＢＬＫがＬレベルに設定されると、ゲート回路１４０の出力信号がＬレベルに固定され、これに伴って、すべての出力端子ＯＵＴ１〜ＯＵＴ２５６からの出力信号がＬレベルに設定される。
【００６６】
ここで、タイミングＴ２２の直前では、シフトレジスタ回路１２０からの出力データの値が、ラッチ回路１３０に保持された状態となっている。具体的には、シフトレジスタ回路１２０からの出力信号に応じた値が、ＮＡＮＤゲートＧ３２とインバータＩＮＶ３５とのループ回路に保持される。
【００６７】
しかし、タイミングＴ２２において、ブランク制御信号ＬＢＬＫがＬレベルに設定されると、ＮＡＮＤゲートＧ３２の出力信号が強制的にＨレベルとされ、ＮＡＮＤゲートＧ３２とインバータＩＮＶ３５とのループ回路に保持されていた値がクリアされる。このとき、ラッチ回路１３０の出力信号はＬレベルに固定される。
【００６８】
これにより、タイミングＴ２３において、リセット期間が終了し、ブランク制御信号ＬＢＬＫがＨレベルに設定されたとき、ラッチ回路１３０からは必ずＬレベルの信号が出力される。すなわち、このとき、図８に示すように、すべての出力端子ＯＵＴ１〜ＯＵＴ２５６からの出力信号が、Ｌレベルのまま維持される。従って、このままの状態で、シフトレジスタ回路１２０からの入力データを取り込むことが可能になる。
【００６９】
なお、サステイン・リセット期間においては、ブランク制御信号ＬＢＬＫの変化に応じてゲートＧ３１の出力信号もＨレベルに固定されるため、インバータＩＮＶ３２とＮＡＮＤゲートＧ３１とによって保持される値もクリアされ、誤動作を防止できる。ただし、データクリア部１３１の機能として、ＮＡＮＤゲートＧ３１によるこのような機能は必須ではない。
【００７０】
以上のように、ラッチ回路１３０に保持されている値を、サステイン・リセット期間においてブランク制御信号ＬＢＬＫに応じてクリアするデータクリア部１３１を設けたことにより、次のアドレス期間に入るとすぐに入力データを取り込むことが可能になる。また、データクリアのための入力データを取り込むなどの措置を行う必要もなくなる。従って、アドレス期間を短縮するとともに、サステイン期間を相対的に長くして、ＰＤＰの輝度を高めることができる。また、余計なデータを出力するためのスイッチング動作を行う必要がなくなるので、消費電力が低減される。
【００７１】
さらに、上記のクリア動作を既存のブランク制御信号ＬＢＬＫに応じて行うことにより、クリア動作のための制御手順や、そのための回路構成を単純化できる。従って、アドレスドライバＩＣ１２ａの回路規模や製造コストを抑制することができる。
【００７２】
なお、データクリア部１３１の機能を実現するための回路構成は、上記の例に限らない。ただし、図７に示した構成とすることで、既存のアドレスドライバＩＣからの設計変更を最小限に留めることができる。
【００７３】
また、本発明は、上記の実施の形態のように、表示デバイスとしてＰＤＰを用いた表示装置だけでなく、例えば、有機ＥＬ（Electroluminescence）ディスプレイなどにも適用可能である。すなわち、本発明は、表示画像に応じたパルス信号をレベルシフトして高電圧信号を生成し、かつ、それらの出力信号レベルを所定の値に固定できる機能を備えた表示装置に適用可能である。
【図面の簡単な説明】
【００７４】
【図１】実施の形態に係る表示装置の要部構成を示す図である。
【図２】アドレスドライバに設けられるアドレスドライバＩＣの概略構成を示す図である。
【図３】アドレス期間におけるアドレスドライバＩＣの動作を示すタイミングチャートである。
【図４】ゲート回路および遅延／レベルシフト回路の回路構成例を示す図である。
【図５】データクリア部が設けられていない場合のラッチ回路の構成例を示す図である。
【図６】図５のラッチ回路を用いた場合のアドレスドライバＩＣの動作を示すタイミングチャートである。
【図７】実施の形態に係るラッチ回路の構成例を示す図である。
【図８】図７のラッチ回路を用いた場合のアドレスドライバＩＣの動作を示すタイミングチャートである。
【符号の説明】
【００７５】
１１  ＰＤＰ
１２  アドレスドライバ
１２ａ  アドレスドライバＩＣ
１３  スキャンドライバ
１４  サステインドライバ
２０  制御回路
２１  表示情報処理部
２２  タイミング制御部
１１０  入力バッファ回路
１２０  シフトレジスタ回路
１３０  ラッチ回路
１３１  データクリア部
１４０  ゲート回路
１５０  遅延／レベルシフト回路
１６０  出力回路
【図１】
2009300651.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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