(57)【要約】【課題】簡単な回路構成でソフトスタート機能を実現することができるドロッパ型レギュレータを提供する。【解決手段】入力端子と出力端子との間に比較的電流駆動能力の高い第１ＦＥＴと、これに並列接続された比較的電流駆動能力の低い第２ＦＥＴを設ける。電源起動直後の所定期間においては、第２ＦＥＴのみを駆動することにより出力電流を絞り、ラッシュ電流を防止する。所定期間経過後に第１ＦＥＴのゲートの接続先を切り替えるスイッチ回路が作動して第１ＦＥＴのゲートに駆動電圧を供給して第１ＦＥＴを駆動する。【選択図】図２
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【特許請求の範囲】
【請求項１】
入力端子に印加された入力電圧を降下させて一定の出力電圧を出力端子から出力するドロッパ型レギュレータであって、
前記入力端子と前記出力端子とに各々が接続されたソース及びドレインを有する第１ＦＥＴと、
前記第１ＦＥＴのソース及びドレインに各々が接続されたソース及びドレインを有し、前記第１ＦＥＴよりも電流駆動能力の低い第２ＦＥＴと、
前記出力端子に表れる出力電圧に応じた駆動電圧を生成し、これを前記第２ＦＥＴのゲートに供給する駆動電圧生成回路と、
前記前記第１ＦＥＴのゲートに前記駆動電圧を供給するか否かを切り替えるスイッチ手段と、を含むことを特徴とするドロッパ型レギュレータ。
【請求項２】
前記スイッチ手段は起動時から所定時間経過後に前記第１ＦＥＴのゲートに前記駆動電圧を供給することを特徴とする請求項１に記載のドロッパ型レギュレータ。
【請求項３】
前記スイッチ手段は、起動時からの時間経過に応じてその出力電圧が連続的に変化する起動制御電圧を生成する起動制御回路と、前記起動制御電圧が所定のしきい値を超えたときに出力を反転させるコンパレータと、前記コンパレータの出力レベルに応じて前記第１ＦＥＴのゲートの接続先を切り替えるスイッチ回路とを含むことを特徴とする請求項２に記載のドロッパ型レギュレータ。
【請求項４】
前記第２ＦＥＴは、前記第１ＦＥＴよりも素子サイズが小さいことを特徴とする請求項１乃至３のいずれか１に記載のドロッパ型レギュレータ。
【請求項５】
前記出力端子に接続されて前記出力端子に供給される出力電流の一部を吸収する第３ＦＥＴと、
起動時からの所定期間において前記第３ＦＥＴをオン状態に駆動する駆動回路と、を更に有することを特徴とする請求項１乃至４のいずれか１に記載のドロッパ型レギュレータ。
【請求項６】
前記駆動回路は、前記起動制御電圧が所定のしきい値を超えたときに出力を反転させるコンパレータからなることを特徴とする請求項５に記載のドロッパ型レギュレータ。
【請求項７】
前記第２ＦＥＴと前記出力端子の間の電流経路上に設けられた電流制限抵抗を更に有することを特徴とする請求項１乃至６のいずれか１つに記載のドロッパ型レギュレータ。
【請求項８】
構成部分の各々が半導体集積回路内部に形成されていることを特徴とする請求項１乃至７のいずれか１つに記載のドロッパ型レギュレータ。
【請求項９】
請求項３に記載のドロッパ型レギュレータと、少なくとも１つのスイッチングレギュレータとが統合された電源システムであって、
前記スイッチングレギュレータは、入力端子と出力端子の間に接続されたインダクタおよびダイオードからなる直列回路と、前記インダクタと前記ダイオードの接続点に接続されたＦＥＴと、前記ＦＥＴのゲートに駆動電圧を供給する駆動回路と、を含み、
前記駆動回路は、前記ドロッパ型レギュレータと共通の起動制御回路により生成される起動制御電圧に応じたデューティ比の駆動電圧を生成することを特徴とする電源システム。
【請求項１０】
前記ドロッパ型レギュレータおよび前記スイッチングレギュレータは単一の半導体集積回路内部に形成されていることを特徴とする請求項９に記載の電源システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、いわゆるソフトスタート機能を有するドロッパ型レギュレータに関する。
【背景技術】
【０００２】
入力電圧より低い出力電圧を必要とする場合に用いるレギュレータとして、出力トランジスタを一種の可変抵抗として用いることにより入力電圧を降下させて出力電圧を安定に保つドロッパ型レギュレータは公知である。かかるドロッパ型レギュレータにおいては、電源起動時のラッシュ電流を防止するべく出力電圧の立ち上げを緩やかにするいわゆるソフトスタート機能を有するものがある。図１にこのようなソフトスタート機能を有するドロッパ型レギュレータの構成例を示す。図１に示すように、入力と出力の間に出力トランジスタ１が接続され、出力には安定化容量Coutが接続される。出力電圧は抵抗RaおよびRbにより分圧され、その接続中点から導出された帰還電圧が差動増幅器３の反転入力端子に接続される。差動増幅器３は、その非反転入力端子に基準電圧Vrefが入力され、帰還電圧と基準電圧Vrefとの差分に応じた出力電圧をドライブ回路４に供給することで電圧帰還が施され、レギュレータの出力電圧が一定電圧に保たれる。またドライブ回路４にはデューティ制御回路５も接続されており、起動時において出力トランジスタ１のゲート電圧をデューティ制御して出力トランジスタ１を間欠的にオンオフさせることでソフトスタートを実現している（特許文献１）。
【０００３】
デューティ制御回路を使用しない他の例としては、差動増幅器３と基準電圧との間にCR回路を挿入し、電源起動時における基準電圧の立ち上がりにCR時定数を持たせることによりソフトスタートを実現している（特許文献２）。
【特許文献１】特開２００４−３１８３３９号公報
【特許文献２】特開２００５−３２７０２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、図１に示す如きドロッパ型レギュレータはデューティ制御するために発信器、パルス幅変調器および周波数スイープ回路等のレギュレータが本来有していない回路が必要となり回路規模が大きくなる。また、出力安定化のための出力コンデンサの容量の大きさが変わる都度パルス幅変調度や周波数スイープ時間を変化させる必要があり、そのための制御回路も必要となる。一方、基準電圧の立ち上がりにCR時定数を持たせるものにおいては、時定数をある程度確保する必要があることから、CR回路を構成する抵抗およびコンデンサのサイズが大きいものになり、これらをIC内部に形成しようとする場合、チップサイズとの関係で時定数設定の柔軟性に欠ける。また、電源OFF時にCR回路の影響から出力電圧のOFFの設定が容易ではない。
【０００５】
本発明は、上記した点に鑑みてなされたものであり、比較的簡単な回路構成でソフトスタートを実現することができるドロッパ型レギュレータを提供することを目的とする。
【課題を解決するための手段】
【０００６】
入力本発明のドロッパ型レギュレータは、入力端子に印加された入力電圧を降下させて一定の出力電圧を出力端子から出力するドロッパ型レギュレータであって、前記入力端子と前記出力端子とに各々が接続されたソース及びドレインを有する第１ＦＥＴと、前記第１ＦＥＴのソース及びドレインに各々が接続されたソース及びドレインを有し、前記第１ＦＥＴよりも電流駆動能力の低い第２ＦＥＴと、前記出力端子に表れる出力電圧に応じた駆動電圧を生成し、これを前記第２ＦＥＴのゲートに供給する駆動電圧生成回路と、前記前記第１ＦＥＴのゲートに前記駆動電圧を供給するか否かを切り替えるスイッチ手段と、を含むことを特徴としている。
【発明の効果】
【０００７】
本発明のドロッパ型レギュレータによれば、比較的簡単な回路構成でソフトスタート機能を実現することが可能となる。
【発明を実施するための形態】
【０００８】
（第１実施例）
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。図２は、本発明の実施例であるドロッパ型レギュレータの構成を示す等価回路図である。本発明に係るドロッパ型レギュレータは、例えば半導体IC内に形成され、電源入力端子INに外部より印加された電源電圧Vinから所定の安定化された直流出力電圧を生成し、これを出力端子OUTに出力するものである。出力端子OUTとグランド間にはノイズ除去のための出力コンデンサＣ1が接続される。
【０００９】
電源入力端子INと出力端子OUTの間には第１出力ＦＥＴQ1および第２出力ＦＥＴQ2が並列接続されている。第１出力ＦＥＴQ1および第２出力ＦＥＴQ2は例えばPチャンネルＭＯＳＦＥＴであり、各ＦＥＴのソースが電源入力端子INに、ドレインが出力端子OUTに接続されている。第２出力ＦＥＴQ2のゲート幅およびゲート長は、第１出力ＦＥＴQ1のものよりも小さく、その電流駆動能力は第１出力ＦＥＴQ1よりも十分低いものとなっている。つまり、素子サイズの小さい第２出力ＦＥＴQ2は、同一のゲート電圧が供給された場合でも素子サイズの大きい第１出力ＦＥＴQ1よりも少ない電流しか流すことができないようになっている。第２出力ＦＥＴQ2のゲートは差動増幅器１０の出力端子OUTに接続されている。第１出力ＦＥＴQ1のゲートは、スイッチ回路１３に接続され、このスイッチ回路１３によるスイッチング動作に応じて差動増幅器１０の出力端子又は電源電圧Vinのいずれかに接続される。スイッチ回路１３には第１コンパレータ１１の出力電圧が供給され、この出力電圧に応じてスイッチの切り替えがなされるようになっている。
【００１０】
出力端子OUTとグランド間には直列接続された抵抗R1およびR2が接続され、これらの接続中点から導出される帰還電圧が差動増幅器１０の反転入力端子に入力される。差動増幅器１０の非反転入力端子には所定の基準電圧Vrefが入力され、差動増幅器１０は上記帰還電圧と基準電圧Vrefとの差分に応じた出力電圧をＦＥＴの駆動電圧として第２出力ＦＥＴQ2のゲートに供給し、また、スイッチ回路１３を介して第１出力ＦＥＴQ1のゲートに供給する。かかる構成とすることにより差動増幅器１０は、レギュレータの出力電圧が所定の電圧となるように各ＦＥＴのゲートを駆動する。すなわち、出力ＦＥＴQ1およびQ2と、分割抵抗R1およびR2と、差動増幅器１０とによりフィードバックループが形成され、レギュレータの出力電圧に負帰還がかけられることにより出力電圧がレギュレートされる。
【００１１】
また、出力端子OUTとグランド間には、抵抗R3を介して電荷引き抜きＦＥＴQ3が接続される。具体的には、抵抗R3の一端が出力端子OUTに接続され、他端がNチャンネルＭＯＳＦＥＴからなる電荷引き抜きＦＥＴQ3のドレインに接続される。電荷引き抜きＦＥＴQ3のソースはグランドに接続され、ゲートは第２コンパレータ１２の出力端子に接続される。
【００１２】
第１コンパレータ１１および第２コンパレータ１２の非反転入力端子には起動制御回路２０の出力端子が接続されている。起動制御回路２０は、定電流源回路J1とコンデンサC2とにより構成される。定電流源回路J1は、レギュレータの電源が起動されると定電流を生成しコンデンサC2を充電する。これにより、コンデンサC2と定電流源回路J1の接続点である起動制御回路２０の出力端子には、電源起動時より一定の割合で電位が上昇する起動制御電圧が表れる。かかる起動制御電圧は、第１コンパレータ１１および第２コンパレータ１２の非反転入力端子に入力される。尚、起動制御電圧はコンデンサC2の容量や定電流源回路J1の電流値を調整することにより所望の立ち上がり時間に設定することができる。また、第１コンパレータの反転入力端子には基準電圧V1が入力され、第２コンパレータの反転入力端子には基準電圧V2が入力される。第１および第２コンパレータは基準電圧V1又はV2と起動制御電圧とを比較して、起動制御電圧が基準電圧V1又はV2よりも低い場合にはハイレベルを出力し、高い場合にはローレベルを出力する。尚、基準電圧V1は基準電圧V2よりも高い値となっている。スイッチ回路１３は、第１コンパレータ１１の出力がハイレベルのとき第１出力ＦＥＴQ1のゲートを電源入力端子INを介して電源電圧Vinに接続し、第１コンパレータ１１の出力がローレベルのとき第１出力ＦＥＴQ1のゲートを差動増幅回路１０の出力に接続するようにスイッチを切り替える。一方、電荷引き抜きＦＥＴQ3は、第２コンパレータ１２の出力がローレベルのときオフ状態となり、ハイレベルのときオン状態となる。
【００１３】
次に上記した構成の本発明のドロッパ型レギュレータの動作について図３のタイミングチャートを参照しつつ説明する。まず、レギュレータ回路の電源投入直後の初期状態においては、第１コンパレータ１１の出力はハイレベルを呈しており、スイッチ回路１３は、第１出力ＦＥＴQ1のゲートを電源電圧Vinに接続する。このため、起動直後においては第１出力ＦＥＴQ1はオフ状態となっている。一方、第２出力ＦＥＴQ2は、起動直後においては差動増幅回路１０より駆動電圧が供給され負帰還が未だかかっていないのでフルドライブされ、完全オン状態となり出力コンデンサC1の充電を開始するが、上記の如く第２出力ＦＥＴQ2は素子サイズが小さく電流駆動能力が低いため、出力コンデンサC1へのラッシュ電流が制限され、また、その駆動能力の低さからコンデンサC1が充電されるまでには比較的長い時間を要する。このため、レギュレータの出力電圧は緩やかに上昇していくこととなりソフトスタートが達成される。更に起動直後においては第２コンパレータ１２の出力もハイレベルを呈しており、電荷引き抜きＦＥＴQ3は起動直後からオン駆動される。従って、第２出力ＦＥＴQ2から流出した出力電流の一部は、この電荷引き抜きＦＥＴQ3にも流れることになり、コンデンサC1へのラッシュ電流の流れ込みは更に抑えられる。また、電荷引き抜きＦＥＴQ3は、コンデンサC1に過充電された電荷を引き抜く作用も有する。
【００１４】
一方、レギュレータ回路が起動されると定電流源回路J1が起動し、コンデンサC2の充電を開始する。すると、コンデンサC2の充電電圧すなわち起動制御電圧が一定の割合で上昇し、起動制御電圧が基準電圧V2を超えると、第２コンパレータ１２は、その出力をハイレベルからローレベルに反転させる。第２コンパレータ１２の出力がローレベルとなると電荷引き抜きＦＥＴQ3はオフ状態となり、出力コンデンサC1からの電荷引き抜き動作を停止させる。続いて、コンデンサC2の充電がさらに進み、起動制御電圧が基準電圧V1を超えると第１コンパレータ１１は、その出力をハイレベルからローレベルに反転させる。第１コンパレータの出力がハイレベルからローレベルとなるとスイッチ回路１３は、第１出力ＦＥＴQ1のゲートの接続先を差動増幅回路１０の出力に切り替える。これにより第１出力ＦＥＴQ1ゲートには、差動増幅回路１０から出力される駆動電圧が供給され、当該駆動電圧に応じた出力電流により出力コンデンサC1を充電する。第１出力ＦＥＴQ1は上記の如く第２出力ＦＥＴQ2よりも素子サイズが大きく電流駆動能力が高いため比較的大きな電流を供給することが可能であるが、第１出力ＦＥＴQ1がオン状態となる時点においては、出力コンデンサC1にはある程度の電荷が既に蓄積された状態であり、またレギュレータの出力電圧も目標電圧に近い電圧にまで達しているので、出力コンデンサC1にラッシュ電流が流れることはなく、出力電圧の急峻な立ち上がりは回避される。定常状態においては第１および第２出力ＦＥＴの双方が駆動され、出力電圧の安定化が図られる。
【００１５】
このように、本発明のドロッパ型レギュレータによれば、互いに電流駆動能力の異なる２つの出力ＦＥＴを設け、電源起動直後においては駆動能力の低い（素子サイズの小さい）出力ＦＥＴのみを駆動し、出力電圧が目標電圧に近づいた時点で駆動能力の高い（素子サイズの大きい）出力ＦＥＴを駆動することにより、比較的簡単な回路構成でソフトスタート機能を実現することが可能となる。さらに、起動直後においては、出力端子OUTに抵抗を介して接続された電荷引き抜きＦＥＴQ3がオン状態とされるので、出力コンデンサC1に流れ込むラッシュ電流をさらに効果的に抑制することが可能となる。
【００１６】
（第２実施例）
図４に本発明の第２実施例に係るドロッパ型レギュレータの等価回路図を示す。第２実施例に係るドロッパ型レギュレータは第１実施例のものと基本構成は同じであるが、第２出力ＦＥＴQ2のドレインと出力端子OUTとの間には電流制限抵抗R4が接続されている。すなわち、第２出力ＦＥＴQ2から流れる出力電流は電流制限抵抗R4を介して出力コンデンサC1を充電する。他の構成部分については、上記第１実施例のものと同様であるのでその説明は省略する。
【００１７】
第２実施例に係るドロッパレギュレータの動作は、第１実施例とほぼ同様である。すなわち、レギュレータ回路の電源投入直後の初期状態においては、第１コンパレータ１１の出力はハイレベルを呈しており、スイッチ回路１３は、第１出力ＦＥＴQ1のゲートを電源電圧Vinに接続せしめる。このため、起動直後は第１出力ＦＥＴQ1はオフ状態となっている。一方、第２出力ＦＥＴQ2は、起動直後においては差動増幅回路１０より駆動電圧が供給され、負帰還が未だかかっていないのでフルドライブされ、完全オン状態となり出力コンデンサC1の充電を開始する。このとき、第２出力ＦＥＴQ2の電流駆動能力が低いことに加え追加された電流制限抵抗R4の作用により、第２出力ＦＥＴQ2から流出する出力電流が低減され、出力コンデンサC1へのラッシュ電流の流れ込みは更に抑制され、レギュレータの出力電圧の立ち上がりをより緩やかにすることが可能となる。また、起動直後においては第２コンパレータ１２の出力もハイレベルを呈しており、電荷引き抜きＦＥＴQ3は起動直後からオン駆動され、コンデンサC1へのラッシュ電流の流れ込みを抑制する。一方、レギュレータ回路が起動されると定電流源回路J1が起動し、コンデンサC2の充電を開始する。以降の動作については第１実施例のものと同様であるのでその説明は省略する。
【００１８】
このように、ソフトスタートを実現する第２出力ＦＥＴQ2の出力電流経路上に電流制限抵抗を付加することで、起動時のラッシュ電流をより効果的に防止することが可能となる。
【００１９】
（第３実施例）
図５は、上記第１および第２実施例において示されたドロッパ型レギュレータ１００とスイッチングレギュレータ２００とが統合された電源システムの構成を示す等価回路図である。スイッチングレギュレータ２００は、電源入力端子IN2を介して外部より印加される電源電圧Vin2を昇圧し、所定の出力電圧を出力端子OUT2に発生させる一般的な昇圧型DC/DCコンバータである。ドロッパ型レギュレータ１００およびスイッチングレギュレータ２００は共に単一の半導体IC内に形成され、用途に応じていずれか一方、又は両方が使用できるようになっている。
【００２０】
以下、スイッチングレギュレータ２００の構成部分について説明する。直流入力電圧VinにはインダクタL1が接続され、インダクタL1の他端には、ダイオードD1のアノードが接続される。ダイオードD1のカソードはスイッチングレギュレータ２００の出力端子OUT2に接続される。出力端子OUT2とグランドの間には、ノイズ除去のための出力コンデンサＣ３が接続される。インダクタL1とダイオードD1との接続点には例えばNチャンネルＭＯＳＦＥＴからなる出力ＦＥＴQ4のドレインが接続される。出力ＦＥＴQ4のソースはグランドに接続され、ゲートはドライブ回路３１に接続される。ドライブ回路３１は出力ＦＥＴQ4を駆動するためのパルス状の駆動電圧を発生させる。出力ＦＥＴQ4は、このドライブ回路３１の駆動電圧に従ってオンオフを繰り返すことにより、出力電圧の安定化が図られる。出力端子OUTとグランド間には、直列抵抗R11およびR12が接続され、その接続中点より導出される帰還電圧が差動増幅器３２の反転入力端子に入力される。差動増幅器３２の非反転入力端子には所定の基準電圧Vrefが入力され、差動増幅器３３は帰還電圧と基準電圧Vrefとの差分に応じた出力電圧を生成し、これをドライブ回路３１に供給する。ドライブ回路３１には三角波を発生させる発振器３３の出力信号および起動制御回路２０により生成される起動制御電圧も入力される。起動制御回路２０は、例えば定電流源回路J1とコンデンサC2とにより構成される。定電流源回路J1は、レギュレータの電源が起動されると定電流を生成し、コンデンサC2を充電する。これにより、コンデンサC2と定電流源回路J1の接続点である起動制御回路２０の出力端子には、電源起動時より一定の割合で上昇する起動制御電圧が表れる。起動制御回路２０により生成される起動制御電圧は、ドライブ回路２０のみならず、ドロッパ型レギュレータ１００の第１コンパレータ１１および第２コンパレータ２２の非反転入力端子にも接続される。
【００２１】
以下、上記構成を有する本発明の電源システムの動作について説明する。図６は、ドライブ回路３１の入出力波形を示したものである。上記したようにドライブ回路３１には、発振器３３により生成された三角波、起動制御回路により生成された起動制御電圧および差動増幅回路３２の出力電圧が入力される。ドライブ回路３１は、３入力のコンパレータであり、発振器３３から供給される三角波の電圧が、起動制御電圧および差動増幅器３２の出力電圧のいずれよりも高い場合にローレベルを出力し、三角波の電圧が起動制御電圧又は差動増幅器３２の出力電圧のいずれか一方よりも低い場合にはハイレベルを出力し、これを駆動電圧として出力ＦＥＴQ4のゲートに供給する。ドライブ回路３１がこのような動作を行うことにより、その出力電圧は、図１に示す如く、起動直後においてはハイレベル期間が短く、時間と共にハイレベル期間が長くなり、最終的には一定のデューティ比に保たれる。出力ＦＥＴQ4はドライブ回路３１の出力電圧がハイレベルの期間のみオン状態となり、ローレベルの期間はオフ状態となる。出力ＦＥＴQ4がドライブ回路３１より供給される駆動電圧に従ってオンオフ動作を繰り返すことによりスイッチングレギュレータ２００の出力電圧は一定に保たれる。電源起動直後の期間においては、駆動電圧のハイレベルの期間が短いため、出力ＦＥＴQ4のオン期間が短くなり、これによりスイッチングレギュレータ２００のソフトスタートが達成される。
【００２２】
一方、起動制御回路２０により生成される起動制御電圧は、チョッパ型レギュレータ１００の第１および第２コンパレータの非反転端子にも供給されるので、チョッパ型レギュレータ１００においてもソフトスタートが達成される。チョッパ型レギュレータ１００の動作は、第１実施例のものと同様であるのでその説明は省略する。このように第３実施例に係る電源システムによれば、単一の起動制御回路２０を複数のレギュレータ回路で共用するので回路の簡略化が可能となる。
【００２３】
尚、以上の説明においては、起動制御回路による起動制御電圧をコンデンサの充電電圧により生成することとしていたが、コンデンサの放電電圧により生成することも可能である。この場合、各コンパレータの入力端子の極性を上記したものから反転させる必要がある。
【図面の簡単な説明】
【００２４】
【図１】ソフトスタート機能を有する従来のドロッパ型レギュレータの構成を示す回路ブロック図である。
【図２】本発明の実施例であるドロッパ型レギュレータの構成を示す回路ブロック図である。
【図３】本発明の実施例であるドロッパ型レギュレータの動作を示すタイミングチャート図である。
【図４】本発明の他の実施例であるドロッパ型レギュレータの構成を示す回路ブロック図である。
【図５】本発明のドロッパ型レギュレータとスイッチングレギュレータとが統合された電源システムの構成を示す回路ブロック図である。
【図６】スイッチングレギュレータの動作を示すタイミングチャート図である。
【符号の説明】
【００２５】
１０  差動増幅回路
１１  第１コンパレータ
１２  第２コンパレータ
１３  スイッチ回路
２０  起動制御回路
Ｑ１  第１出力ＦＥＴ
Ｑ２  第２出力ＦＥＴ
Ｊ１  電流源回路
【図１】
2009146130.tif 000003
【図２】
2009146130.tif 000004
【図３】
2009146130.tif 000005
【図４】
2009146130.tif 000006
【図５】
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【図６】
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