(57)【要約】  カバー膜（１１）を形成した後、半導体基板（１）の背面の研磨を行う。次に、スパッタ法等により、半導体基板（１）の背面に、例えば厚さが２０ｎｍ〜５０ｎｍ程度のアルミナ膜（１２）を形成する。このとき、アルミナ膜１２の形成方法及び厚さ等を調整することにより、半導体基板（１）の反り具合を調整することが可能である。このような方法によれば、アルミナ膜（１２）の形成方法及び厚さ等を調整することにより、半導体基板（１）の反り具合を調整してデータリテンション不良が生じにくくすることができる。また、アルミナ膜（１２）の存在により、半導体基板（１）の背面側からの水分等の侵入を抑制することができる。【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された強誘電体キャパシタと、
前記半導体基板の背面に形成された膜と、
を有することを特徴とする半導体装置。
【請求項２】
前記膜は、アルミナ膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜及びＡｌ膜からなる群から選択された１種であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記膜は、厚さが２０ｎｍ乃至５０ｎｍのアルミナ膜であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体基板は、表面が凹となるように反っていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記強誘電体キャパシタの上方に形成されたアルミナ膜を有することを特徴とする請求項１に記載の半導体装置。
【請求項６】
半導体基板の上方に強誘電体キャパシタを形成する工程と、
前記半導体基板の背面を研磨する工程と、
前記半導体基板の平面に膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記膜として、アルミナ膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜及びＡｌ膜からなる群から選択された１種を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記膜として、厚さが２０ｎｍ乃至５０ｎｍのアルミナ膜を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記膜を形成することにより、前記半導体基板を表面が凹となるように反らせることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記強誘電体キャパシタを形成する工程と前記半導体基板の背面を研磨する工程との間に、前記強誘電体キャパシタの上方にアルミナ膜を形成する工程を有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１１】
前記膜をスパッタ法により形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１２】
前記膜を形成することにより、前記半導体基板を表面が凸となるように反らせることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１３】
前記膜を形成する工程の後に、アニール処理を行う工程を有することを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを備えた不揮発性メモリに好適な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、強誘電体キャパシタを備えた強誘電体メモリにおいては、データリテンション不良の回避及び耐湿性の向上が要求されている。【０００３】
しかしながら、従来の構造では、十分にデータリテンション不良を回避しきれないことが現状である。また、今後、更に薄型化された場合に耐湿性を十分に確保できない虞がある。【０００４】
【特許文献１】特開２００３−２２９５４２号公報
【特許文献２】特開２００３−２９７９４７号公報
【特許文献３】特開２００１−２１０７９８号公報
【特許文献４】特開２００１−１１１００７号公報
【発明の開示】
【０００５】
本発明の目的は、データリテンション不良をより確実に回避することができる半導体装置及びその製造方法を提供することにある。
【０００６】
これに対応すべく、強誘電体キャパシタの上方に耐湿性の膜を設けるものが考えられる。しかし、これではデータリテンション特性が不十分な実験結果が得られた。本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【０００７】
本発明に係る半導体装置には、半導体基板と、前記半導体基板の上方に形成された強誘電体キャパシタと、前記半導体基板の背面に形成された膜と、が設けられている。
【０００８】
本発明に係る半導体装置の製造方法では、半導体基板の上方に強誘電体キャパシタを形成した後、前記半導体基板の背面を研磨する。そして、前記半導体基板の平面に膜を形成する。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
【図２Ａ】図２Ａは、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｂ】図２Ｂは、図２Ａに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｃ】図２Ｃは、図２Ｂに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｄ】図２Ｄは、図２Ｃに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｅ】図２Ｅは、図２Ｄに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図３】図３は、半導体基板の反り具合の変化を示す図である。
【図４】図４は、スイッチング電荷量の測定結果を示すグラフである。
【図５Ａ】図５Ａは、試料の構造を示す断面図である。
【図５Ｂ】図５Ｂは、他の試料の構造を示す断面図である。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。【００１１】
このメモリセルアレイには、一の方向に延びる複数本のビット線１０３、並びにビット線１０３が延びる方向に対して垂直な方向に延びる複数本のワード線１０４及びプレート線１０５が設けられている。また、これらのビット線１０３、ワード線１０４及びプレート線１０５が構成する格子と整合するようにして、本実施形態に係る強誘電体メモリの複数個のメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ（記憶部）１０１及びＭＯＳトランジスタ（スイッチング部）１０２が設けられている。【００１２】
ＭＯＳトランジスタ１０２のゲートはワード線１０４に接続されている。また、ＭＯＳトランジスタ１０２の一方のソース・ドレインはビット線１０３に接続され、他方のソース・ドレインは強誘電体キャパシタ１０１の一方の電極に接続されている。そして、強誘電体キャパシタ１０１の他方の電極がプレート線１０５に接続されている。なお、各ワード線１０４及びプレート線１０５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。同様に、各ビット線１０３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。ワード線１０４及びプレート線１０５が延びる方向、ビット線１０３が延びる方向は、夫々行方向、列方向とよばれることがある。但し、ビット線１０３、ワード線１０４及びプレート線１０５の配置は、上述のものに限定されない。【００１３】
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１０１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。【００１４】
次に、本発明の実施形態について説明する。但し、ここでは、便宜上、強誘電体メモリの断面構造については、その製造方法と共に説明する。図２Ａ乃至図２Ｅは、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。【００１５】
本実施形態においては、先ず、図２Ａに示すように、Ｓｉ基板等の半導体基板１の表面に、素子活性領域を区画する素子分離絶縁膜２を、例えばロコス（ＬＯＣＯＳ：Local Oxidation of
Silicon）法により形成する。次に、素子分離絶縁膜２により区画された素子活性領域内及び上等に、複数のトランジスタ３を形成する。複数のトランジスタ３の一部が図１中のＭＯＳトランジスタ１０２に相当する。次いで、全面に、シリコン酸窒化膜１４を、ＭＯＳＦＥＴを覆うようにして形成し、更に全面にシリコン酸化膜４を層間絶縁膜として形成する。シリコン酸窒化膜１４は、シリコン酸化膜４を形成する際のゲート絶縁膜等の水素劣化を防止するために形成されている。シリコン酸化膜４としては、例えば、ＣＶＤ法により、厚さが７００ｎｍ程度のＴＥＯＳ（tetraethylorthosilicate）膜を形成する。【００１６】
その後、シリコン酸化膜４上に、下部電極、ＰＺＴ膜等の強誘電体膜及び上部電極を備えた強誘電体キャパシタ５を形成する。この強誘電体キャパシタ５は図１中の強誘電体キャパシタ１０１に相当する。続いて、強誘電体キャパシタ５を覆う層間絶縁膜６を形成する。【００１７】
次に、図２Ｂに示すように、層間絶縁膜６上に、多層配線７及び層間絶縁膜８を形成する。そして、図２Ｃに示すように、全面にＳｉ酸化膜９及びＳｉ窒化膜１０を順次形成することにより、カバー膜１１を形成する。その後、パッド用の開口部（図示せず）をカバー膜１１に形成する。【００１８】
次いで、図２Ｄに示すように、半導体基板１の背面の研磨を行う。これは、厚さの調整及び背面に付着した物質の除去を目的としたものである。【００１９】
その後、図２Ｅに示すように、スパッタ法等により、半導体基板１の背面に、例えば厚さが２０ｎｍ〜５０ｎｍ程度のアルミナ膜１２を形成する。このとき、アルミナ膜１２の形成方法及び厚さを調整することにより、半導体基板１の反り具合を調整することが可能である。多くの場合、半導体素子が形成された表面が凸となるように反っているときよりも、表面が凹となるように反っているときの方が、良好な特性を得やすく、また、データリテンション不良が生じにくい。【００２０】
このような本実施形態によれば、アルミナ膜１２の形成方法及び厚さ等を調整することにより、半導体基板１の反り具合を調整してデータリテンション不良が生じにくくすることができる。即ち、図３に示すように、背面の研磨後に、トランジスタ３等が形成されている半導体基板１（半導体ウェハ２０）の表面２１が凸、背面２２が凹となっている場合に、アルミナ膜１２を形成することにより、表面２１が凹、背面が凸となるように反り具合を調整することができる。また、アルミナ膜１２の存在により、半導体基板１の背面側からの水分等の侵入を抑制することができる。従って、半導体基板１の薄型化の要請があった場合でも、それに伴う耐湿性の低下を抑制することができる。【００２１】
次に、本願発明者が行った実験の結果について説明する。ここでは、３種類の強誘電体キャパシタのパターンを設定し、パターン毎に２種類の試料を作製した。一方の試料（ウェハＮｏ．Ａ）は、背面にアルミナ膜が形成されておらず、且つ表面が凸となっているものである。他方の試料（ウェハＮｏ．Ｂ）は、この一方の試料に対して背面にアルミナ膜を形成し、表面を凹としたものである。そして、これらの試料に対してスイッチング電荷量ＱＳＷの測定を行った。この結果を図４に示す。なお、パターン１は、１辺の長さが５０μｍの正方形（平面形状）である強誘電体キャパシタを配置したものである。パターン２は、１辺の長さが１．２μｍの正方形（平面形状）である複数の強誘電体キャパシタをアレイ状に配置したものである。パターン３は、１辺の長さが１．２μｍの正方形（平面形状）で複数の強誘電体キャパシタを千鳥格子状に配置したものである。【００２２】
図４に示すように、本発明の実施形態に係るウェハＮｏ．Ｂでは、ウェハＮｏ．Ａよりもばらつきが小さくなった。【００２３】
本願発明者は、アルミナ膜と耐湿性との関係についても実験を行った。ここでは、２種類の試料を作製した。一方の試料は、図５Ａに示すように、強誘電体キャパシタ５を覆うアルミナ膜３２及び層間絶縁膜６中に介在するアルミナ膜３１を含むものである。他方の試料は、図５Ｂに示すように、アルミナ膜３２を含むもののアルミナ膜３１を含まないものである。そして、これらの試料に対して信頼性に関する試験を行った。【００２４】
この信頼性に関する試験では、気圧、温度及び湿度等の環境条件を２種類設定し、夫々において上記２種類の試料がどれだけの時間まで正常に動作し得るか調査した。【００２５】
第１の条件では、図５Ａに示す試料（アルミナ膜３１あり）では、１６８時間、６７２時間のいずれの経過時間においても、作製した５個の試料のすべてが正常に動作した。一方、図５Ｂに示す試料（アルミナ膜３１なし）では、１６８時間経過した後の試験では、作製した５個の試料のうち１個が正常に動作しなかった。また、６７２時間経過した後の試験では、３個の試料が正常に動作しなかった。【００２６】
第２の条件では、図５Ａに示す試料（アルミナ膜３１あり）では、１６８時間、５０４時間のいずれの経過時間においても、作製した２２個の試料のすべてが正常に動作した。更に、８４０時間の経過時間においても、作製した７個の試料のすべてが正常に動作した。一方、図５Ｂに示す試料（アルミナ膜３１なし）では、１６８時間経過した後の試験では、作製した３８個の試料のうち３個が正常に動作しなかった。また、５０４時間経過した後の試験では、１５個の試料が正常に動作しなかった。【００２７】
これらの試験の結果より、アルミナ膜３１が存在することにより、耐湿性が高くなっていることが確認された。なお、アルミナ膜３１は半導体基板の表面側に形成されたものであるが、背面に形成されたアルミナ膜も同様に耐湿性の向上に寄与するものと思われる。【００２８】
次に、半導体基板の背面に形成する膜の種類及び厚さ等と反り具合の変化との関係について行った実験の結果について説明する。【００２９】
ここでは、半導体基板の背面に膜を形成した後、半導体基板に作用している応力を光学的に測定した。この結果を表１に示す。なお、表１中の応力の値が負である場合は、半導体基板の表面が凸となり、正である場合は、表面が凹となっていた。【００３０】
【表１】
2006098005.tif 000002
【００３１】
表１に示すように、半導体基板の背面にシリコン酸窒化膜又はシリコン窒化膜を形成した場合には、その膜厚に関係なく応力が負の値となった。即ち、表面が凸となり、山型の反りが生じた。一方、Ａｌ膜を形成した場合には、応力が正の値となった。即ち、表面が凹となり、椀状の反りが生じた。【００３２】
また、アルミナ膜を形成した場合には、膜厚及びアニールの有無によって反りの方向が相違した。例えば、同じ厚さ（２０ｎｍ）のアルミナ膜を形成した場合には、アルミナ膜の形成後にアニールを行っていない試料では、応力の値が負となり表面が凸（山型）となったのに対し、アルミナ膜の形成後にアニールを行った試料では、応力の値が正となり表面が凹（椀状）となった。また、アニールを行わない場合でも、膜厚が２０ｎｍの試料では、応力の値が負となり表面が凸（山型）となったのに対し、膜厚が５０ｎｍの試料では、応力の値が正となり表面が凹（椀状）となった。【００３３】
このように、半導体基板の背面に形成する膜の種類及び厚さ等に応じて反り具合を調整することができる。前述のように、多くの場合、半導体基板の表面が凹となって、山型に反っているときの方が良好な特性が得られるといわれている。但し、今後、椀状に反らせた方が好ましいといえるような状況が生じた場合にも、膜の種類及び厚さ等を適宜調整することにより対応することができる。【００３４】
なお、強誘電体膜としては、ＰＺＴ（ＰｂＺｒ１−ｘＴｉｘＯ３）膜、ＰＺＴ膜にＬａ、Ｃａ、Ｓｒ、Ｓｉ等を微量添加した膜等のペロブスカイト構造の化合物膜や、（ＳｒＢｉ２ＴａｘＮｂ１−ｘＯ９）膜、Ｂｉ４Ｔｉ２Ｏ１２膜等のＢｉ層状系構造の化合物膜を用いてもよい。更に、強誘電体膜の形成方法は特に限定されるものではなく、ゾルゲル法、スパッタ法、ＭＯＣＶＤ法等により強誘電体膜を形成することができる。
【産業上の利用可能性】
【００３５】
以上詳述したように、本発明によれば、半導体基板の背面に形成された膜により半導体基板の反り具合が調整される。この結果、データリテンション不良をより確実に回避することができる。
【図１】
2006098005.tif 000003
【図２Ａ】
2006098005.tif 000004
【図２Ｂ】
2006098005.tif 000005
【図２Ｃ】
2006098005.tif 000006
【図２Ｄ】
2006098005.tif 000007
【図２Ｅ】
2006098005.tif 000008
【図３】
2006098005.tif 000009
【図４】
2006098005.tif 000010
【図５Ａ】
2006098005.tif 000011
【図５Ｂ】
2006098005.tif 000012
【手続補正書】
【提出日】平成19年9月14日(2007.9.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された強誘電体キャパシタと、
前記半導体基板の背面に形成された膜と、
を有することを特徴とする半導体装置。
【請求項２】
前記膜は、アルミナ膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜及びＡｌ膜からなる群から選択された１種であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記膜は、厚さが２０ｎｍ乃至５０ｎｍのアルミナ膜であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体基板は、表面が凹となるように反っていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記強誘電体キャパシタの上方に形成されたアルミナ膜を有することを特徴とする請求項１に記載の半導体装置。
【請求項６】
半導体基板の上方に強誘電体キャパシタを形成する工程と、
前記半導体基板の背面を研磨する工程と、
前記半導体基板の平面に膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記膜として、アルミナ膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜及びＡｌ膜からなる群から選択された１種を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記膜として、厚さが２０ｎｍ乃至５０ｎｍのアルミナ膜を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記膜を形成することにより、前記半導体基板を表面が凹となるように反らせることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記強誘電体キャパシタを形成する工程と前記半導体基板の背面を研磨する工程との間に、前記強誘電体キャパシタの上方にアルミナ膜を形成する工程を有することを特徴とする請求項６に記載の半導体装置の製造方法。
【国際調査報告】
2006098005.tif 000013
2006098005.tif 000014
2006098005.tif 000015
2006098005.tif 000016
2006098005.tif 000017
2006098005.tif 000018
2006098005.tif 000019
2006098005.tif 000020