(57)【要約】  本発明の半導体装置に製造方法は、被加工層（１０ａ、１０ｂ、１０ｃ）上に第一の膜（１１）を堆積する工程と、前記第一の膜の上に所定のピッチで第一のマスクパターン（１２）を形成する工程と、第二の膜を堆積後エッチバックして前記第一のマスクパターン側壁に第一のサイドウォール膜（１３ａ）を形成する工程と、前記第一のマスクパターンを除去する工程と、前記第三の膜を堆積後エッチバックして第二のサイドウォール膜（１４ａ、１４ｂ）を形成し、前記第一のサイドウォール膜及び前記第二のサイドウォール膜により構成された第二のマスクパターン（１５）を形成する工程とを具備する。これにより、フォトリソグラフィ法の能力で決まる最小加工寸法と同じピッチで、且つ配線幅と配線間隔それぞれが同一の寸法であるストライプパターンを形成することができため、集積度の高い半導体装置を提供することができる。【特許請求の範囲】
【請求項１】
被加工層上に第一の膜を堆積する工程と、
前記第一の膜の上に所定のピッチで第一のマスクパターンを形成する工程と、
第二の膜を堆積後エッチバックして前記第一のマスクパターン側壁に第一のサイドウォール膜を形成する工程と、
前記第一のマスクパターンを除去する工程と、
第三の膜を堆積後エッチバックして第二のサイドウォール膜を形成し、前記第一のサイドウォール膜及び前記第二のサイドウォール膜により構成された第二のマスクパターンを形成する工程とを具備する半導体装置の製造方法。
【請求項２】
前記第一のマスクパターンは前記第一の膜とはエッチング選択比がとれる材質であり、
前記第二の膜は前記第一の膜及び前記第一のマスクパターンとはエッチング選択比がとれる材質であり、
前記第三の膜は前記第一の膜とはエッチング選択比がとれる材質である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第二のサイドウォール膜は、前記第一のサイドウォール膜の垂直面側と湾曲面側とに形成され、前記垂直面側に形成される前記第二のサイドウォール膜の底面幅と、前記湾曲面側に形成される前記第二のサイドウォール膜と前記第一のサイドウォール膜を合わせた底面幅とが略同一となるように形成する工程を更に具備する請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第二のマスクパターンを形成する工程後、該第二のマスクパターンを用いて、前記第一の膜をエッチングし第三のマスクパターンを形成する工程と、
前記第二のマスクパターンを除去後、前記第三のマスクパターンを用いて前記被加工層をエッチングする工程とを更に具備する請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第二のマスクパターンを形成する工程後、該第二のマスクパターンを用いて、前記第一の膜及び前記被加工層をエッチングする工程を更に具備する請求項１に記載の半導体装置の製造方法。
【請求項６】
前記半導体基板上に第一のゲート絶縁膜、第一の導体層を順じ堆積して前記被加工層を形成する工程を含み、
前記第三のマスクパターンを用いて前記被加工層をエッチングする工程において、前記半導体基板に到るまでエッチングしトレンチを形成する工程を更に具備する請求項４に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板上に第一のゲート絶縁膜、第一の導体層を順じ堆積して前記被加工層を形成する工程を含み、
前記第二のマスクパターンを用いて、前記第一の膜及び前記被加工層をエッチングする工程において、前記半導体基板に到るまでエッチングしトレンチを形成する工程を更に具備する請求項５に記載の半導体装置の製造方法。
【請求項８】
前記第一の膜を堆積する工程の後、該第一の膜、前記第一のマスクパターン、前記第二の膜、及び前記第三の膜とはエッチング選択比がとれるストッパー膜を堆積する工程を更に具備する請求項１に記載の半導体装置の製造方法。
【請求項９】
前記第一の膜、前記第一のマスクパターン、前記第二の膜、及び前記第三の膜は絶縁膜又は多結晶シリコン膜であり、前記ストッパー膜は金属膜である請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第二のサイドウォール膜は前記第一のサイドウォール膜の垂直面側と湾曲面側とに形成され、前記垂直面側に形成される前記第二のサイドウォール膜の底面幅と、前記湾曲面側に形成される前記第二のサイドウォール膜と前記第一のサイドウォール膜を合わせた底面幅とが略同一となるように形成する工程を更に具備する請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記第二のマスクパターンを形成後、該第二のマスクパターンを用いて、前記ストッパー膜をエッチングし第三のマスクパターンを形成する工程と、
前記第二のマスクパターンを除去後、前記第三のマスクパターンを用いて前記第一の膜をエッチングし第四のマスクパターンを形成する工程と、
前記第三のマスクパターンを除去後、前記第四のマスクパターンを用いて前記被加工層をエッチングする工程とを更に具備する請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記第二のマスクパターンを形成後、該第二のマスクパターンを用いて、前記ストッパー膜及び前記第一の膜をエッチングし、第一の膜からなる第四のマスクパターンを形成する工程と、
前記第二のマスクパターン及び第三のマスクパターンを除去する工程と、
前記第四のマスクパターンを用いて前記被加工層をエッチングする工程とを更に具備する請求項８に記載の半導体装置の製造方法。
【請求項１３】
前記半導体基板上に第一のゲート絶縁膜、第一の導体層を順じ堆積して前記被加工層を形成する工程を含み、
前記第四のマスクパターンを用いて前記被加工層をエッチングする工程において、前記半導体基板に到るまでエッチングし、トレンチを形成する工程とを更に具備する請求項１１に記載の半導体装置の製造方法。
【請求項１４】
被加工層上に第一の膜及び第二の膜を順じ堆積する工程と、
前記第二の膜の上に所定のピッチで第一のマスクパターンを形成する工程と、
第三の膜を堆積後エッチバックして前記第一のマスクパターン側壁に第一のサイドウォール膜を形成する工程と、
前記第一のマスクパターンを除去後、前記第一のサイドウォール膜をマスクにして前記第二の膜をエッチングし、第二のマスクパターンを形成する工程と、
前記第一のサイドウォール膜を除去し、第四の膜を堆積後エッチバックして前記第二のマスクパターンの両側壁に第二のサイドウォール膜を形成する工程と、
前記第二のマスクパターンの一側壁にのみ前記第二のサイドウォール膜を残すように前記第二のサイドウォール膜をエッチングし、前記エッチング工程で残された第二のサイドウォール膜及び第二のマスクパターンにより構成された第三のマスクパターンを形成する工程とを具備する半導体装置の製造方法。
【請求項１５】
前記第二のマスクパターンと前記エッチング工程で残された前記第二のサイドウォール膜それぞれの底面幅が、略同一となるように形成する工程を更に具備する請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第三のマスクパターンを形成する工程後、該第三のマスクパターンを用いて、前記第一の膜をエッチングし第四のマスクパターンを形成する工程と、
前記第四のマスクパターンを用いて前記被加工層をエッチングする工程とを更に具備する請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記第三のマスクパターンを形成する工程後、該第三のマスクパターンを用いて、前記第一の膜及び前記被加工層をエッチングする工程を更に具備する請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリは、セルトランジスタを浮遊ゲートと制御ゲートとを積み重ねた構造とし、浮遊ゲートに電荷を蓄えてトランジスタのしきい値を変化させることで、ビット情報を記憶するものが良く知られている。なかでも、電気的一括消去可能なフラッシュメモリが広く使用されており、セルトランジスタの接続法により、ＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型、ＤＩＮＯＲ型などがある。近年の大容量化に伴い、セルトランジスタの高集積化可能なメモリとしては、ＮＡＮＤ型フラッシュメモリが一般的に使用され、また、浮遊ゲートの代わりに絶縁膜に電荷をトラップさせるＳＯＮＯＳセルを仮想接地型アレイとしたメモリも知られている。【０００３】
図１は、従来のＮＡＮＤ型フラッシュメモリアレイの平面図である。メモリアレイの平面パターンは、ワード線である制御ゲート１０１と、ビット線１０２とが互いに交差するように形成され、浮遊ゲート１０３はこれらの交差領域に形成されている。また、素子分離領域１０４は、ワード線１０１と垂直方向に延びるように形成され、浮遊ゲート１０３の間に位置することで、隣り合うセルトランジスタを分離している。素子分離は微細化が容易なＳＴＩ（Shallow Trench Isolation）が一般的である。セルトランジスタのソース、ドレインとなるｎ型拡散層は、隣り合うワード線１０１間に形成される。【０００４】
従って、ＮＡＮＤ型フラッシュメモリは、ｎ型トランジスタが直列に接続したストリング構造を有し、これらが複数本平行に形成されている。ここでは、簡略のため図示していないが、ＮＡＮＤストリングの一端には、選択トランジスタを介してページバッファが接続され、他端は選択トランジスタを介して共通ソース領域に接地される。従来の製法では、ＳＴＩやワード線、ビット線などの線幅と間隔は、フォトリソグラフィの性能で決まる最小加工寸法Ｆの制約を受ける。よって、図１に示すように、これらの線幅と間隔それぞれの最小寸法はＦであり、配線の最小ピッチは２Ｆとなるため、最小のメモリセルサイズは４Ｆ2（２Ｆ×２Ｆ）である。【０００５】
最小加工寸法Ｆより小さい幅で加工する従来技術について説明する。図２（ａ）に示すように、被加工層１０５の上に窒化シリコン膜１０６を堆積し、線幅Ｆ、間隔Ｆで多結晶シリコンからなるマスクパターン１０７を形成する。次に、図２（ｂ）に示すように、マスクパターン１０７の側壁に、二酸化シリコンからなるサイドウォール膜１０８を形成した後、図２（ｃ）のようにマスクパターン１０７を除去する。その後、サイドウォール膜１０８をマスクにしてエッチングし、窒化シリコン膜１０６を加工する。続いて、サイドウォール膜１０８を選択的に除去し、加工された窒化シリコン膜１０６ａをマスクに、被加工層１０５をエッチングすることで、図２（ｄ）に示すように、最小加工寸法幅Ｆより小さい幅ｘｌをもつ配線パターン１０５ａを形成する。このとき、配線間隔は、Ｆであるものと、Ｆより小さいｘｓの２通りができる。配線は、平均的にピッチＦで配列するが、配線間隔は不均一となる。【０００６】
【非特許文献１】Aritome, S, et.al. 1994 International Electron Devices Meeting Technical Digest, pp.271-274, Dec. 1994
【非特許文献２】SUNG et al. : FABRICATION AND PROGRAM/ERASE CHARACTERISTICS OF 30-nm SONOS NONVOLATILE MEMORY DEVICES, IEEE TRANSACTION ON NANOTECHNOLOGY, VOL. 2, NO.4, Dec. 2003
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、最小加工寸法Ｆなるフォトリソグラフィ法において、配線を加工するマスクパターンの最小幅はＦ、最小間隔はＦであり、これ以上の微細寸法で精度良く加工することはできなかった。また、ピッチＦなる配線パターンを形成する従来技術では、線幅Ｆ、間隔Ｆのストライプパターン側壁に形成されるサイドウォール膜をマスクして加工するため、配線幅は一定となるが、配線間隔は２種類のものが生じるという問題があった。すなわち、配線幅と配線間隔それぞれにおいて、同一の寸法を有する高密度パターンを形成することが困難であった。従って、高密度なセルアレイが要求されるＮＡＮＤ型フラッシュメモリにおいても、フォトリソグラフィの能力に起因した加工寸法の限界から、低コスト化を行うことが困難であった。【０００８】
そこで、本発明の目的は、上記従来の問題を解決し、集積度の高い半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明は、被加工層（１０ａ、１０ｂ、１０ｃ）上に第一の膜（１１）を堆積する工程と、前記第一の膜の上に所定のピッチで第一のマスクパターン（１２）を形成する工程と、第二の膜を堆積後エッチバックして前記第一のマスクパターン側壁に第一のサイドウォール膜（１３ａ）を形成する工程と、前記第一のマスクパターンを除去する工程と、前記第三の膜を堆積後エッチバックして第二のサイドウォール膜（１４ａ、１４ｂ）を形成し、前記第一のサイドウォール膜及び前記第二のサイドウォール膜により構成された第二のマスクパターン（１５）を形成する工程とを具備する半導体装置の製造方法である。【００１０】
本発明によれば、フォトリソグラフィ法の能力で決まる最小加工寸法と同じピッチで、且つ配線幅と配線間隔それぞれが同一の寸法であるストライプパターンを形成することができため、集積度の高い半導体装置を提供することができる。【００１１】
前記第一のマスクパターンは前記第一の膜とはエッチング選択比がとれる材質であり、前記第二の膜は前記第一の膜及び前記第一のマスクパターンとはエッチング選択比がとれる材質であり、前記第三の膜は前記第一の膜とはエッチング選択比がとれる材質である。【００１２】
本発明は、前記第二のサイドウォール膜は、前記第一のサイドウォール膜の垂直面側と湾曲面側とに形成され、前記垂直面側に形成される前記第二のサイドウォール膜の底面幅と、前記湾曲面側に形成される前記第二のサイドウォール膜と前記第一のサイドウォール膜を合わせた底面幅とが略同一となるように形成する工程を更に具備する。【００１３】
本発明は、前記第二のマスクパターンを形成する工程後、該第二のマスクパターンを用いて、前記第一の膜をエッチングし第三のマスクパターン（１１ａ）を形成する工程と、前記第二のマスクパターンを除去後、前記第三のマスクパターンを用いて前記被加工層をエッチングする工程とを更に具備する。【００１４】
本発明は更に、前記第二のマスクパターンを形成する工程後、該第二のマスクパターンを用いて、前記第一の膜及び前記被加工層をエッチングする工程を具備する。【００１５】
本発明は、前記半導体基板上に第一のゲート絶縁膜、第一の導体層を順じ堆積して前記被加工層を形成する工程を含み、前記第三のマスクパターンを用いて前記被加工層をエッチングする工程において、前記半導体基板に到るまでエッチングしトレンチを形成する工程を更に具備する。【００１６】
本発明は、前記半導体基板上に第一のゲート絶縁膜、第一の導体層を順じ堆積して前記被加工層を形成する工程を含み、前記第二のマスクパターンを用いて、前記第一の膜及び前記被加工層をエッチングする工程において、前記半導体基板に到るまでエッチングしトレンチを形成する工程を更に具備する。【００１７】
本発明は、前記第一の膜を堆積する工程の後、該第一の膜、前記第一のマスクパターン、前記第二の膜、及び前記第三の膜とはエッチング選択比がとれるストッパー膜（１６）を堆積する工程を更に具備する。【００１８】
前記第一の膜、前記第一のマスクパターン、前記第二の膜、及び前記第三の膜は絶縁膜または多結晶シリコン膜であり、前記ストッパー膜は金属膜である。【００１９】
本発明は、前記第二のサイドウォール膜は前記第一のサイドウォール膜の垂直面側と湾曲面側とに形成され、前記垂直面側に形成される前記第二のサイドウォール膜の底面幅と、前記湾曲面側に形成される前記第二のサイドウォール膜と前記第一のサイドウォール膜を合わせた底面幅とが略同一となるように形成する工程を更に具備する。【００２０】
本発明は更に、前記第二のマスクパターンを形成後、該第二のマスクパターンを用いて、前記ストッパー膜をエッチングし第三のマスクパターン（１６ａ）を形成する工程と、前記第二のマスクパターンを除去後、前記第三のマスクパターンを用いて前記第一の膜をエッチングし第四のマスクパターン（１１ａ）を形成する工程と、前記第三のマスクパターンを除去後、前記第四のマスクパターンを用いて前記被加工層をエッチングする工程とを更に具備する。【００２１】
本発明は、前記第二のマスクパターンを形成後、該第二のマスクパターンを用いて、前記ストッパー膜及び前記第一の膜をエッチングし、第一の膜からなる第四のマスクパターンを形成する工程と、前記第二のマスクパターン及び第三のマスクパターンを除去する工程と、前記第四のマスクパターンを用いて前記被加工層をエッチングする工程とを更に具備する。【００２２】
本発明は、前記半導体基板上に第一のゲート絶縁膜、第一の導体層を順じ堆積して前記被加工層を形成する工程を含み、前記第四のマスクパターンを用いて前記被加工層をエッチングする工程において、前記半導体基板に到るまでエッチングし、トレンチを形成する工程とを更に具備する。【００２３】
本発明は、被加工層上に第一の膜及び第二の膜を順じ堆積する工程と、前記第二の膜の上に所定のピッチで第一のマスクパターン（１８）を形成する工程と、第三の膜を堆積後エッチバックして前記第一のマスクパターン側壁に第一のサイドウォール膜（１９）を形成する工程と、前記第一のマスクパターンを除去後、前記第一のサイドウォール膜をマスクにして前記第二の膜をエッチングし、第二のマスクパターン（１７ａ）を形成する工程と、前記第一のサイドウォール膜を除去し、第４の膜を堆積後エッチバックして前記第二のマスクパターンの両側壁に第二のサイドウォール膜（２０）を形成する工程と、前記第二のマスクパターンの一側壁にのみ前記第二のサイドウォール膜（２０ａ）を残すように前記第二のサイドウォール膜をエッチングし、前記エッチング工程で残された第二のサイドウォール膜及び第二のマスクパターンにより構成された第三のマスクパターン（１５’）を形成する工程とを具備する。本発明によれば、フォトリソグラフィ法の能力で決まる最小加工寸法と同じピッチで、且つ配線幅と配線間隔それぞれが同一の寸法であるストライプパターンを形成することができため、集積度の高い半導体装置を提供することができる。【００２４】
本発明は、前記第二のマスクパターンと前記エッチング工程で残された前記第二のサイドウォール膜それぞれの底面幅が、略同一となるように形成する工程を更に具備する。【００２５】
本発明は、前記第三のマスクパターンを形成する工程後、該第三のマスクパターンを用いて、前記第一の膜をエッチングし第四のマスクパターン（１１ａ）を形成する工程と、前記第四のマスクパターンを用いて前記被加工層をエッチングする工程とを更に具備する。【００２６】
本発明は、前記第三のマスクパターンを形成する工程後、該第三のマスクパターンを用いて、前記第一の膜及び前記被加工層をエッチングする工程を更に具備する。
【発明の効果】
【００２７】
本発明によれば、集積度の高い半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００２８】
【図１】従来のＮＡＮＤ型フラッシュメモリアレイの平面図である。
【図２】従来の半導体装置の製造工程の断面図である。
【図３】本発明におけるＮＡＮＤ型フラッシュメモリアレイの平面図である。
【図４】図３中のＡ−Ａ’断面図である。
【図５】図３中のＢ−Ｂ’断面図である。
【図６】第一の実施形態における製造工程の断面図である。
【図７】第一の実施形態における製造工程の断面図である。
【図８】第二の実施形態における製造工程の断面図である。
【図９】第二の実施形態における製造工程の断面図である。
【図１０】本発明におけるＮＡＮＤ型フラッシュメモリアレイの平面図である。
【図１１】第二の実施形態の第一の変形例における製造工程の断面図である。
【図１２】第二の実施形態の第二の変形例における製造工程の断面図である。
【図１３】第二の実施形態の第二の変形例における製造工程の断面図である。
【図１４】本発明におけるＮＡＮＤ型フラッシュメモリアレイのビット線コンタクト部の平面図である。
【図１５】図１４中のＣ−Ｃ’断面図である。
【図１６】第二実施形態の第三の変形例における製造工程の断面図である。
【図１７】第二実施形態の第三の変形例における製造工程の断面図である。
【図１８】第二実施形態の第四の変形例における製造工程の断面図である。
【図１９】第二実施形態の第四の変形例における製造工程の断面図である。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照して本発明の実施形態を、ＮＡＮＤ型フラッシュメモリを例にして説明する。なお、かかる実施形態が、本発明の技術的範囲を限定するものではない。また、全図を通じて、同一の部分には同一の参照符号を付して説明する。【００３０】
［第１実施形態］図３は、この発明に係るＮＡＮＤ型フラッシュメモリアレイの平面図、図４は図３のＡ−Ａ’断面図、図５は図３のＢ−Ｂ’断面図である。図３に示すように、メモリセルアレイの平面パターンは、制御ゲート８と、ビット線１０とが互いに交差するように形成され、浮遊ゲート６はこれらの交差領域に形成されている。また、素子分離領域３は、制御ゲート８と垂直に形成され、浮遊ゲート６の間に位置することで、隣り合うセルトランジスタを素子分離している。図４に示すように、メモリセルアレイは、シリコン基板１表面に形成されている。シリコン基板１には、トレンチ２が形成され、トレンチ２内部には素子分離用の絶縁膜３が埋め込まれている。【００３１】
図５に示すように、シリコン基板（半導体基板）１表面部には、セルトランジスタのｎ型拡散層４が形成され、セルトランジスタが直列接続するようになっている。シリコン基板１上に、トンネル酸化膜であるゲート絶縁膜５、浮遊ゲート６が順じ形成されている。浮遊ゲート６は、メモリセル毎に分離されており、多結晶シリコンにより構成されている。浮遊ゲート６上には、制御ゲート８がＯＮＯ構造を有する第２のゲート絶縁膜７を介して形成されている。ここに、ＯＮＯ構造とは、二酸化シリコン膜、窒化シリコン膜、二酸化シリコン膜から成る３層構造のことであり、簡略のため図ではまとめて１層として示してある。【００３２】
制御ゲート８は、多結晶シリコン膜８ａとタングステン・シリサイド層８ｂの２層構造となっており、これがワード線となる。ビット線１０はＢＰＳＧ（Boron Phosphorous Silicate Glass）から構成される層間絶縁膜（ＢＰＳＧ膜）９を介して形成され、アルミ二ウムにより構成されている。アルミ二ウムの下層には、バリアメタルであるＴｉ／ＴｉＮ層が形成され、上層には反射防止膜であるＴｉＮ層が形成されるが、図４、５では簡略のため示していない。【００３３】
図３に示すように、同メモリセルアレイは、フォトリソグラフィの性能で決まる最小加工寸法をＦとした場合、ＳＴＩの配線幅ｘｌと、ＳＴＩの配線間隔ｘｓは、ｘｓ＋ｘｌ＝Ｆの関係を満たし、ＳＴＩの配線幅と配線間隔はそれぞれ同一の寸法をもって、ピッチＦで配列している。同図では、ｘｓ、ｘｌがともにＦ／２となるように示してある。ビット線１０についても同様である。ワード線８は、ここでは、配線幅Ｆ、配線間隔Ｆ、ピッチ２Ｆとなるよう、従来の製造技術にて形成する。従って、１セルサイズはＦ×２Ｆ＝２Ｆ2となっている。【００３４】
このＮＡＮＤ型フラッシュメモリアレイを製造する第一の実施形態として、ビット線の具体的な製造工程を、図６（ａ）〜（ｅ）、図７（ｆ）、（ｇ）を参照しながら説明する。まず、図６（ａ）に示すように、制御ゲート上に堆積されたＢＰＳＧ膜９の上に、被加工層となるＴｉ／ＴｉＮ膜１０ａ、アルミ二ウム膜１０ｂ及びＴｉＮ膜１０ｃを堆積する。さらに、この被加工層上に窒化シリコン膜（第一の膜）１１を堆積する。この第一の膜は絶縁膜又は多結晶シリコン膜であるのが好ましい。【００３５】
ここでは、被加工層であるビット線１０上に形成する膜として、窒化シリコン膜１１を選んだが、最終的にビット線１０をＲＩＥ（Reactive Ion Etching）にて加工する際のマスクとなるため、同膜は被加工層に対し十分エッチング選択比のとれる材質であればこれに限定されない。ここで、エッチング選択比がとれるとは、２つの材質の膜があったとき、一方の膜はエッチングされにくく、他方の膜はエッチングされ易い場合を言う。【００３６】
次いで、最小加工寸法がＦであるフォトリソグラフィ法でもって、線幅と間隔がＦであるマスクパターン（第一のマスクパターン）１２を、多結晶シリコン膜にて約Ｆ／２の厚さで形成する。マスクパターン１２は窒化シリコン膜１１の上に所定のピッチで形成される。このマスクパターン１２は多結晶シリコン膜にて構成される。このマスクパターン１２は絶縁膜であってもよい。次に、図６（ｂ）に示すように、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により二酸化シリコン膜（第二の膜）１３をＦ／４程度の厚さで堆積後、ＲＩＥ法によりエッチバックを行うことで、図６（ｃ）に示すように、マスクパターン１２の側壁にサイドウォール膜（第一のサイドウォール膜）１３ａを形成する。このとき、サイドウォール膜１３ａの底面幅はＦ／４より狭くなるように形成する。ＲＩＥを行う条件は、例えば、ガス種／流量はＣＦ４／ＣＨＦ３／Ａｒ＝４０／４０／８００ｓｃｃｍ、圧力は１．５Ｔｏｒｒ、ＲＦパワーは５００Ｗが用いられる。なお、第二の膜は絶縁膜又は多結晶シリコン膜であるのが好ましい。【００３７】
次に、二酸化シリコン膜のサイドウォール膜１３ａ及び窒化シリコン膜１１に対し、エッチング選択比のとれるエッチング液を用いて、多結晶シリコン膜のマスクパターン１２を選択的にエッチングする。その後、図６（ｄ）のように、二酸化シリコン膜（第三の膜）１４を、二酸化シリコン膜１３を形成したときよりも厚く（Ｆ／２より厚く）堆積する。前記エッチングは、フッ硝酸系の薬品を用いても良いし、またはＲＩＥによりエッチングしても良い。第三の膜は絶縁膜又は多結晶シリコン膜であるのが好ましい。【００３８】
次に、二酸化シリコン膜１４をＲＩＥ法によりエッチバックすることで、図６（ｅ）に示すように、サイドウォール膜１３ａの垂直となっている側壁面側にサイドウォール膜（第二のサイドウォール膜）１４ａを、その湾曲面側にサイドウォール膜（第二のサイドウォール膜）１４ｂを形成する。このとき、サイドウォール膜１４ａの底面幅はＦ／２となるよう形成し、サイドウォール膜１３ａとサイドウォール膜１４ｂを合わせた底面幅もＦ／２となるよう形成する。すなわち、垂直面側に形成されるサイドウォール膜１４ａの底面幅と、湾曲面側に形成されるサイドウォール膜１４ｂとサイドウォール膜１３ａを合わせた底面幅とが略同一となるように形成される。また、図のように、サイドウォール膜１４ｂはサイドウォール膜１４ａよりも薄く形成される。これは、二酸化シリコン膜１４が、サイドウォール膜１３ａの湾曲部よりもサイドウォール膜１３ａの垂直面側の方が厚く形成されるからである。【００３９】
ここで、サイドウォール膜１３ａ、１４ａ及び１４ｂの形成法についてまとめると、（１）１回目のシリコン酸化膜１３より２回目のシリコン酸化膜１４を厚くする。（２）サイドウォール膜１４ａの底面幅ｓｗがＦ／２となるよう、２回目のシリコン酸化膜１４をエッチバックする。（３）（１）における１回目のシリコン酸化膜１３の膜厚は、２回目のシリコン酸化膜１４のエッチバックにより形成されるサイドウォール膜１４ｂの底面幅を考慮して設定する。このようにして、３つのサイドウォール膜１３ａ、１４ａ及び１４ｂによって、線幅がＦ／２、間隔が約Ｆ／２のマスクパターン（第二のマスクパターン）１５が完成する。【００４０】
本実施例では、マスクパターン１５の底面幅ｘｌ、間隔ｘｓはそれぞれ約Ｆ／２となるが、上記にて説明した３つのサイドウォール膜を形成する際に、それらの底面幅を調整することで、所望の線幅と間隔をもったマスクパターン１５を形成することができる。【００４１】
次に、マスクパターン１５を用いて、窒化シリコン膜１１をＲＩＥ法によりエッチングする。その後、ＨＦ（フッ酸）溶液等のエッチング液により、シリコン酸化膜のマスクパターン１５を選択的にエッチング除去し、図７（ｆ）に示すように、窒化シリコン膜のマスクパターン（第三のマスクパターン）１１ａを形成する。次に、図７（ｇ）に示すように、マスクパターン１１ａを用いて、ＲＩＥ法により被加工層となるＴｉ／ＴｉＮ膜１０ａ、アルミ二ウム膜１０ｂ、及びＴｉＮ膜１０ｃをエッチングし、ビット線１０を形成する。ここに、別の製法として、図６（ｄ）において、マスクパターン１５を用いて、ＲＩＥ法により窒化シリコン膜１１、Ｔｉ／ＴｉＮ膜１０ａ、アルミ二ウム膜１０ｂ、及びＴｉＮ膜１０ｃをエッチングし、ビット線１０を形成しても良い。【００４２】
このように、第一の実施形態に係るＮＡＮＤ型フラッシュメモリのビット線形成法によれば、最小加工寸法Ｆであるフォトリソグラフィ法において、ピッチがＦで、配線幅及び配線間隔それぞれが、同一の寸法でもって形成された微細パターンを形成することができる。本発明は、ＮＡＮＤ型フラッシュメモリのビット線に限定されず、ワード線についても同様である。その他、メモリ以外の半導体装置の微細な配線パターンを得ることに応用可能であることはもちろんである。【００４３】
［第２実施形態］次に、ＮＡＮＤ型フラッシュメモリアレイを製造する第二の実施形態として、ＳＴＩの具体的な製造工程を、図８（ａ）〜（ｄ）、図９（ｅ）〜（ｇ）を参照しながら説明する。まず、図８（ａ）に示すように、シリコン基板１上に、トンネル酸化膜となる二酸化シリコン膜（第一のゲート絶縁膜）５、浮遊ゲートとなる多結晶シリコン膜（第一の導体層）６、窒化シリコン膜１１を順じ堆積する。二酸化シリコン膜５及び多結晶シリコン膜６が被加工層である。次いで、フォトリソグラフィ法にて最小加工寸法Ｆの線幅と間隔をもったマスクパターン１２を、多結晶シリコン膜にて形成する。次に、図８（ｂ）に示すように、上述したビット線の形成法と同様の製法で、サイドウォール膜１３ａ、１４ａ及び１４ｂにより、線幅が約Ｆ／２、間隔が約Ｆ／２のマスクパターン１５を形成する。【００４４】
次に、マスクパターン１５を用いてＲＩＥを行い、その後、図８（ｃ）に示すように、ＨＦ溶液等のエッチング液により、シリコン酸化膜のマスクパターン１５をエッチング除去することで、窒化シリコン膜のマスクパターン１１ａを形成する。このとき、マスクパターン１５は、後で説明するが、エッチングせずに残しておいても良い。次に、図８（ｄ）に示すように、マスクパターン１１ａを用いて、ＲＩＥ法により、多結晶シリコン層６、二酸化シリコン膜５、及びシリコン基板１をエッチングし、浮遊ゲート６ａとトレンチ２を形成する。マスクパターン１１ａを用いて被加工層をエッチングする工程では、シリコン基板１に到るまでエッチングしトレンチ２を形成する。トレンチ２の深さは、隣り合う素子間のパンチスルー耐圧を考慮して設定する。このとき、マスクパターン１１ａは、トレンチ２を形成する深さに応じた厚さのものを用いると良い。【００４５】
次に、ＣＶＤ法により、トレンチ２内に十分埋まるよう二酸化シリコン膜を堆積する。二酸化シリコン膜は、段差被覆性の高いＴＥＯＳ（Tetra Ethyl Ortho Silicate）などが良い。その後、ＣＭＰ（Chemical Mechanical Polish）法を用いて、図９（ｅ）に示すように窒化シリコン膜のマスクパターン１１ａが無くなる程度にまでエッチングし、トレンチ内部に二酸化シリコン膜を埋め込んで、ＳＴＩ３を形成する。従って、前述のマスクパターン１５を、エッチングせず残しておく場合、マスクパターン１５を用いて、窒化シリコン膜１１及び被加工層１０をエッチングする工程では、シリコン基板１に到るまでエッチングしトレンチを形成することで、図９（ｅ）と同じ構造を得ることができる。【００４６】
次に、希釈したＨＦ溶液により、ＳＴＩ３の表面付近の二酸化シリコン膜をエッチングし、浮遊ゲート６の露出面積を増やす。これにより、後に形成する制御ゲート８との間のカップリング比を大きくすることができる。続いて、図９（ｆ）に示すように、第二のゲート絶縁膜として、ＯＮＯ層７を形成する。同図では簡略のため、３層分を１層として示してある。その後、図９（ｇ）に示すように、多結晶シリコン膜８ａ、ＷＳｉ（タングステン・シリサイド）膜８ｂを順じ堆積し、フォトリソグラフィ法により加工することで、制御ゲート８を形成する。本実施形態では、制御ゲート８は公知の製法により、最小加工寸法Ｆで加工する。その後、セルトランジスタのソース、ドレインとなるｎ型拡散層をイオン注入法により形成し、ＢＰＳＧ膜９を堆積する。【００４７】
このような、第二の実施形態に係るＮＡＮＤ型フラッシュメモリのＳＴＩ形成法によれば、最小加工寸法Ｆであるフォトリソグラフィ法においても、ピッチがＦで、ＳＴＩの配線幅及び配線間隔がそれぞれ等しい微細パターンを得ることができ、同時に同一パターンからなる浮遊ゲートを形成することができる。【００４８】
以上の第一及び第二の実施形態により、ピッチＦで配列するビット線及びＳＴＩが得られ、また、従来の製法によりピッチ２Ｆでワード線を形成することで、図３で示したように、１セルサイズがＦ×２Ｆ＝２Ｆ2であるメモリアレイを得ることができる。これは、従来の製法で製造した場合と比べ、二分の一サイズである。ここで、ビット線コンタクトの配置と形成法について説明する。【００４９】
図１４は、本発明のＮＡＮＤ型フラッシュメモリアレイにおけるビット線コンタクト付近の平面図である。一般には、同図では示していない１６本単位のワード線パターン両側に、選択ゲート８’が配列し、その内、図示してある一つの選択ゲート側で、ビット線１０が基板、すなわちドレイン拡散層とコンタクトする。他方の選択ゲート側は、共通ソース領域をはさんでこれと鏡像対象となるように、両側に選択ゲートを有する１６本単位のワード線パターンが配列し、その端部にビット線コンタクトがとられる。従って、同一ビット線上の２つのコンタクト間には、選択ゲートが４本、ワード線が３２本存在している。【００５０】
図１４では、簡略のため、ビット線のコンタクト部２２と選択ゲート８’を一本のみ示してある。隣接するビット線がピッチＦで形成されているため、コンタクト部はジグザク状に配置させることで、従来の製法により、コンタクト径をＦ、コンタクト径の間隔をＦで形成することができる。図１５は、図１４のＣ−Ｃ’断面図である。基板１上に堆積したＢＰＳＧ膜９に径Ｆにて開口したコンタクトホール内部に、タングステンによるコンタクトプラグ２３を形成し、ドレイン領域であるｎ型拡散層２４にビット線１０を接続する。【００５１】
以上のように、ビット線コンタクトはジグザク状に形成するため、ビット線の延びる方向で集積度は若干落ちるが、前述のように、同一ビット線上の２つのコンタクト間には、選択ゲートが４本、ワード線が３２本存在するため、集積度を落とす寄与は実質的に小さい。また、周辺回路もメモリセルアレイに応じて形成する必要がある。周知のように、狭ピッチで配列するビット線に対しては、ページバッファをメモリアレイの両側に配置し、ビット線を交互に両ページバッファに接続することで、ページバッファ内の回路は従来の製法で形成することができる。【００５２】
また、狭ピッチで配列するワード線に対しても、周知のように、ワードデコーダをメモリアレイの両側に配置し、数本まとまったワード線を単位として、それらを交互に両デコーダに接続することで、デコータ内の回路を従来の製法で形成することができる。しかしながら、ワードデコーダは、ページバッファ等の周辺回路で使用される電圧Ｖｃｃよりも高い電圧Ｖｐｐで駆動されるため、大きなトランジスタサイズを要する。【００５３】
よって、ワード線をピッチＦで製造するかどうかは、ワードデコーダの占有面積や、回路構成法の困難度とのトレードオフにより、決められれば良い。ここで、図１０に、ワード線を第一の実施形態で説明したのと同様の製法で形成した場合の、ＮＡＮＤ型フラッシュメモリの平面図を示す。１セルサイズはＦ2であり、これは、従来の製法で製造した場合と比べ、四分の一のサイズである。【００５４】
以上の第一及び第二の実施形態では、ピッチＦなるマスクパターン１５を形成する過程で、選択比の十分とれるエッチャントを用いた場合でも、被加工層上の窒化シリコン膜１１表面には凸凹ができる可能性がある。すなわち、第一の実施形態で説明した図６を参照すると、マスクパターン１２を形成する工程及び除去する工程、サイドウォール膜１３ａ、１４ａ及び１４ｂを形成する工程及び除去する工程で、窒化シリコン膜１１表面が若干エッチングされる。窒化シリコン膜１１は、被加工層をＲＩＥにて加工する際のマスクとして使用するため、同マスクパターンを形成する前までは、表面はあまりエッチングされず、且つ平坦な表面状態であることが望ましい。窒化シリコン膜１１表面が平坦であると、マスクパターン１５をより高い精度で形成することができる。【００５５】
このため、マスクパターン１２は第一の膜となる窒化シリコン膜１１とはエッチング選択比がとれる材質であり、第二の膜となる二酸化シリコン膜１３は第一の膜となる窒化シリコン膜１１及びマスクパターン１２とはエッチング選択比がとれる材質であり、第三の膜となる窒化シリコン膜１４は第一の膜となる窒化シリコン膜１１とはエッチング選択比がとれる材質であるのが好ましい。【００５６】
ここで、ＮＡＮＤ型フラッシュメモリのＳＴＩ形成法を例にとり、第二の実施形態の第一変形例として、図１１（ａ）〜（ｅ）を参照にしながら説明する。【００５７】
図１１（ａ）に示すように、シリコン基板１に、トンネル酸化膜となる二酸化シリコン膜５、浮遊ゲートとなる多結晶シリコン膜６、窒化シリコン膜１１及びタングステン膜１６を順じ堆積する。次いで、フォトリソフラフィ法にて、最小加工寸法Ｆの線幅と間隔をもったマスクパターン１２を、Ｆ／２程度の厚さの多結晶シリコン膜にて形成する。次に、図１１（ｂ）に示すように、上述した第一の実施形態と同様の製法により、３つのサイドウォール膜１３ａ、１４ａ及び１４ｂにて構成されるマスクパターン１５を二酸化シリコン膜で形成する。【００５８】
タングステン膜１６は、マスクパターン１５を形成する過程におけるエッチングの際に、被加工層上の窒化シリコン膜１１をエッチングしない目的で使用するストッパー膜である。ここでは、多結晶シリコン膜１２、二酸化シリコン膜１３、１４ａ及び窒化シリコン膜１１の絶縁膜に対し、十分エッチング選択比のとれる金属膜として、タングステン膜１６を選んだが、タングステン膜１６の代わりに、これら絶縁膜に対し十分エッチング選択比のとれる材質であればいずれでも良い。【００５９】
その後、図１１（ｃ）に示すように、マスクパターン１５を用いて、タングステン膜１６をＲＩＥ法によりエッチングしマスクパターン（第三のマスクパターン）１６ａを形成する。その後、ＨＦ溶液により、二酸化シリコン膜のマスク１５をエッチング除去し、図１１（ｄ）に示すように、露出したタングステン膜１６ａをマスクして、ＲＩＥ法により窒化シリコン膜１１をエッチングし、窒化シリコン膜によるマスクパターン（第四のマスクパターン）１１ａを形成する。次に、図１１（ｅ）に示すように、タングステン膜１６ａを除去し、マスクパターン１１ａを用いて被加工層５、６をエッチングする。マスクパターン１１ａを用いて被加工層５、６をエッチングする工程において、シリコン基板１に到るまでエッチングし、トレンチを形成する。【００６０】
ここに、別の製法として、図１１（ｃ）において、マスクパターン１５を用いて、タングステン膜１６及び窒化シリコン膜１１をＲＩＥ法によりエッチングし、その後、マスクパターン１５及び加工されたタングステン膜１６ａを順じ除去し、窒化シリコン膜によるマスクパターン１１ａを形成しても良い。その後は、上述した第二の実施形態と同様の製法により、ＳＴＩ及び浮遊ゲートを形成する。【００６１】
このような、第二の実施形態の第一の変形例によれば、ピッチＦなる２つのマスクパターンを形成する過程で、被加工層を加工するマスクとなる窒化シリコン膜表面を、それを加工する前までは平らな状態で得ることができ、後の被加工層のエッチング工程を精度良く行うことができる。【００６２】
本実施形態では、ＳＴＩの形成法を例にとり説明したが、同様の製法によりビット線などの配線の加工に応用することができる。【００６３】
以上は、最小加工寸法Ｆなるリソグラフィ法において、被加工層をエッチングするマスクとして、ピッチがＦであるマスクパターンを形成することで、微細パターンを得る製法を説明した。【００６４】
次に、ピッチがＦとなるマスクパターンを形成する別の製法を説明する。ここで、ＮＡＮＤ型フラッシュメモリのＳＴＩ形成法を例にとり、図１２（ａ）〜（ｄ）、図１３（ｅ）〜（ｈ）を参照しながら、第二の実施形態の第二の変形例を説明する。まず、図１２（ａ）に示すように、シリコン基板１上に、トンネル酸化膜となる二酸化シリコン膜５、浮遊ゲートとなる多結晶シリコン膜６を堆積する。更に、被加工層上に窒化シリコン膜（第一の膜）１１を形成する。ここまでは第二の実施形態のところで述べた製法と同じである。二酸化シリコン膜５及び多結晶シリコン膜６が被加工層である。【００６５】
続いて、多結晶シリコン膜（第二の膜）１７を堆積後、最小加工寸法Ｆなるマスクパターン（第一のマスクパターン）１８を、窒化シリコン膜にて多結晶シリコン膜１７上に所定のピッチで形成する。次に、シリコン酸化膜（第三の膜）を堆積後エッチバックを行い、図１２（ａ）に示すように、マスクパターン１８の側壁にサイドウォール膜（第一のサイドウォール膜）１９を形成する。次に、図１２（ｂ）に示すように、サイドウォール膜１９を残して、マスクパターン１８をエッチング除去する。次に、図１２（ｃ）に示すように、サイドウォール膜１９を用いて、ＲＩＥ法により多結晶シリコン膜１７をエッチングし、マスクパターン（第二のマスクパターン）１７ａを形成する。次に、二酸化シリコン膜のマスクパターン１９を、ＨＦ溶液等により選択的にエッチング除去し、続いて二酸化シリコン（第四の膜）を堆積後エッチバックすることで、図１２（ｄ）に示すように、マスクパターン１７ａの側壁に、サイドウォール膜（第二のサイドウォール膜）２０を形成する。【００６６】
このとき、サイドウォール膜２０の底面幅は、先に形成した多結晶シリコン膜１６ａの底面幅、すなわち図１２（ｂ）で説明したサイドウォール膜１９の底面幅ｓｗと等しくなるように形成する。ここで、同底面幅ｓｗは約Ｆ／４となるようにする。【００６７】
次に、図１３（ｅ）に示すように、フォトレジスト２１ａ及びフォトレジスト２１ｂそれぞれを、各々の端が隣接する多結晶シリコン膜１７ａの上に位置するように、且つ互いに交互に配列するよう、順じ形成する。このとき、フォトレジスト２１ａ及び２１ｂの間隔Ｆ’は、最小加工寸法Ｆより小さい寸法となるため、フォトレジストは別々に形成する必要がある。また、フォトレジスト２１ａ及び２１ｂは、多結晶シリコン膜１７ａの幅（図１３（ｅ）では約Ｆ／４）のマージン内で、位置合わせをすることができる。ここに、別の製法として、工程削除のためフォトレジスト２１ａ及び２１ｂを同時に形成したい場合は、マスク１８の線幅と間隔それぞれを、Ｆより大きい値とすることで、余裕を持ってフォトレジストを形成することができる。この製法を用いると、最終的に得られる被加工膜の加工パターンのピッチは、前記Ｆより大きい値となる。【００６８】
次に、図１３（ｆ）に示すように、フォトレジスト２１ａ及び２１ｂをマスクにして、マスクパターン１７ａの一側壁にのみサイドウォール膜２０ａを残すようにサイドウォール膜２０を選択的にエッチングする。その後、図１３（ｇ）に示すように、フォトレジスト２１ａ及び２１ｂを除去することで、約Ｆ／４の幅をもった方形状の多結晶シリコン膜１７ａと、エッチング工程で残され、その片方の側壁のみに形成され、底面幅が約Ｆ／４のサイドウォール膜２０ａからなる、マスクパターン（第三のマスクパターン）１５’を形成する。このため、マスクパターン１７ａとエッチング工程で残されたサイドウォール膜２０ａそれぞれの底面幅が、略同一となるように形成される。マスクパターン１５’の底面幅は約Ｆ／２となっている。【００６９】
本実施形態では、マスクパターン１５’の底面幅ｘｌ、間隔ｘｓはそれぞれ約Ｆ／２となるが、上記にて説明した２つのサイドウォール膜１９及び２０を形成する際に、それらの底面幅ｓｗを調整することで、所望の線幅と間隔をもったマスクパターン１５’を形成することができる。次に、図１３（ｈ）に示すように、マスクパターン１５’を用いて、窒化シリコン膜１１をＲＩＥ法によりエッチングを行い、その後、マスクパターン１５’を選択的にエッチングすることで、窒化シリコン膜のマスクパターン（第四のマスクパターン）１１ａを形成する。その後の工程は、マスクパターン１１ａを用いて、被加工層となる二酸化シリコン膜５、多結晶シリコン膜６をエッチングし、第二の実施形態で述べたのと同様の製法によりＳＴＩ及び浮遊ゲートを形成する。二酸化シリコン膜５及び多結晶シリコン膜６が被加工層である。また、マスクパターン１５’を形成する工程後、このマスクパターン１５’を用いて、第一の膜となる窒化シリコン膜１１及び被加工層となる二酸化シリコン膜５、多結晶シリコン膜６をエッチングしてもよい。【００７０】
このような、第二の実施形態の第二の実施例によれば、第一及び第二の実施形態で説明したのと別の製法によりピッチＦなるマスクパターンを形成することができる。本実施形態では、ＳＴＩの形成法を例にとり説明したが、同様の製法により、ビット線などの配線の加工に応用することができる。【００７１】
先に、図１１を参照しながら、第二の実施形態の第一の変形例として、被加工層上の窒化シリコン膜１１の上に、ストッパー膜１６を形成する工程を追加する実施形態について説明した。次に、上記第二の実施形態の第二の変形例に対して、被加工層上の窒化シリコン膜１１の上に、ストッパー膜１６を形成する工程を追加する実施形態について図１６及び図１７を用いて説明する。図１６及び図１７は第二実施形態の第三の変形例における製造工程の断面図である。【００７２】
まず、図１６（ａ）に示すように、シリコン基板１上に、トンネル酸化膜となる二酸化シリコン膜５、浮遊ゲートとなる多結晶シリコン膜６を堆積する。更に、被加工層上に窒化シリコン膜１１及びタングステン膜１６を順じ堆積する。二酸化シリコン膜５及び多結晶シリコン膜６が被加工層である。タングステン膜１６は、マスクパターン１５’’を形成する過程におけるエッチングの際に、被加工層上の窒化シリコン膜１１をエッチングしない目的で使用するストッパー膜である。【００７３】
続いて、多結晶シリコン膜１７を堆積後、最小加工寸法Ｆなるマスクパターン１８を、窒化シリコン膜にて多結晶シリコン膜１７上に所定のピットで形成する。次に、シリコン酸化膜を堆積後エッチバックを行い、図１６（ａ）に示すように、マスクパターン１８の側壁にサイドウォール膜１９を形成する。次に、図１６（ｂ）に示すように、サイドウォール膜１９を残して、マスクパターン１８をエッチング除去する。次に、図１６（ｃ）に示すように、サイドウォール膜１９を用いて、ＲＩＥ法により多結晶シリコン膜１７をエッチングし、マスクパターン１７ａを形成する。次に、二酸化シリコン膜のサイドウォール膜１９を、ＨＦ溶液等により選択的にエッチング除去し、続いて二酸化シリコンを堆積後エッチバックすることで、図１６（ｄ）に示すように、マスクパターン１７ａの側壁に、サイドウォール膜２０を形成する。【００７４】
このとき、サイドウォール膜２０の底面幅は、先に形成した多結晶シリコン膜１６ａの底面幅、すなわち図１２（ｂ）で説明したサイドウォール膜１９の底面幅ｓｗと等しくなるように形成する。ここで、同底面幅ｓｗは約Ｆ／４となるようにする。【００７５】
次に、図１７（ｅ）に示すように、フォトレジスト２１ａ及びフォトレジスト２１ｂそれぞれを、各々の端が隣接する多結晶シリコン膜１７ａの上に位置するように、且つ互いに交互に配列するよう、順じ形成する。このとき、フォトレジスト２１ａ及び２１ｂの間隔Ｆ’は、最小加工寸法Ｆより小さい寸法となるため、フォトレジストは別々に形成する必要がある。また、フォトレジスト２１ａ及び２１ｂは、多結晶シリコン膜１７ａの幅（図１７（ｅ）では約Ｆ／４）のマージン内で、位置合わせをすることができる。【００７６】
次に、図１７（ｆ）に示すように、フォトレジスト２１ａ及び２１ｂをマスクにして、マスクパターン１７ａの一側壁にのみサイドウォール膜２０ａを残すようにサイドウォール膜２０を選択的にエッチングする。その後、図１７（ｇ）に示すように、フォトレジスト２１ａ及び２１ｂを除去することで、約Ｆ／４の幅をもった方形状の多結晶シリコン膜１７ａと、エッチング工程で残され、その片方の側壁のみに形成され、底面幅が約Ｆ／４のサイドウォール膜２０ａと、タングステン膜１６をＲＩＥ法によりエッチングされたマスクパターン１６ａとからなる、マスクパターン１５’’を形成する。このため、マスクパターン１７ａとエッチング工程で残されたサイドウォール膜２０ａそれぞれの底面幅が、略同一となるように形成される。マスクパターン１５’’の底面幅は約Ｆ／２となっている。【００７７】
次に、図１７（ｈ）に示すように、マスクパターン１５’’を用いて、窒化シリコン膜１１をＲＩＥ法によりエッチングを行い、その後、マスクパターン１５’’を選択的にエッチングすることで、窒化シリコン膜のマスクパターン１１ａを形成する。その後の工程は、マスクパターン１１ａを用いて、被加工層となる二酸化シリコン膜５、多結晶シリコン膜６をエッチングし、第二の実施形態で述べたのと同様の製法によりＳＴＩ及び浮遊ゲートを形成する。また、マスクパターン１５’’を形成する工程後、このマスクパターン１５’’を用いて、第一の膜となる窒化シリコン膜１１及び被加工層となる二酸化シリコン膜５、多結晶シリコン膜６をエッチングしてもよい。【００７８】
このような、第二の実施形態の第三の実施例によれば、第一及び第二の実施形態で説明したのと別の製法によりピッチＦなるマスクパターンを形成することができる。本実施形態では、ＳＴＩの形成法を例にとり説明したが、同様の製法により、ビット線などの配線の加工に応用することができる。【００７９】
次に、第二実施形態の第四の変形例について、図１８及び図１９を用いて説明する。図１８及び図１９は第二実施形態の第四の変形例における製造工程の断面図である。まず、図１８（ａ）に示すように、シリコン基板１上に、トンネル酸化膜となる二酸化シリコン膜５、浮遊ゲートとなる多結晶シリコン膜６、ＯＮＯ構造を有する第２のゲート絶縁膜７、多結晶シリコン膜８ａ、タングステン・シリサイド層８ｂ、二酸化シリコン膜２５、窒化シリコン膜１１、タングステン膜１６を順じ堆積する。二酸化シリコン膜５、多結晶シリコン膜６、第２のゲート絶縁膜７、多結晶シリコン膜８ａ、タングステン・シリサイド層８ｂが被加工層となる。多結晶シリコン膜８ａとタングステン・シリサイド層８ｂが制御ゲート８となり、これがワード線となる。【００８０】
次いで、フォトリソフラフィ法にて、最小加工寸法Ｆの線幅と間隔をもったマスクパターン１２を、Ｆ／２程度の厚さの多結晶シリコン膜にて形成する。次に、上述した第一の実施形態と同様の製法により、３つのサイドウォール膜１３ａ、１４ａ及び１４ｂにて構成されるマスクパターン１５’’’を二酸化シリコン膜で形成する。タングステン膜１６は、マスクパターン１５’’’を形成する過程におけるエッチングの際に、被加工層上の窒化シリコン膜１１をエッチングしない目的で使用するストッパー膜である。【００８１】
その後、図１８（ｂ）に示すように、マスクパターン１５’’’を用いて、タングステン膜１６をＲＩＥ法によりエッチングしマスクパターン１６ａを形成する。その後、ＨＦ溶液により、二酸化シリコン膜のマスク１５’’’をエッチング除去し、露出したタングステン膜１６ａをマスクして、ＲＩＥ法により窒化シリコン膜１１をエッチングし、窒化シリコン膜によるマスクパターン１１ａを形成する。次に、図１８（ｃ）に示すように、タングステン膜１６ａを除去し、マスクパターン１１ａを用いて、二酸化シリコン膜５、多結晶シリコン膜６、第２のゲート絶縁膜７、多結晶シリコン膜８ａ、タングステン・シリサイド層８ｂ、二酸化シリコン膜２５をエッチングする。【００８２】
その後、セルトランジスタのソース、ドレインとなるｎ型拡散層４をイオン注入法により形成し、ＢＰＳＧ膜９を堆積後、ＣＭＰ法を用いてマスクパターン１１ａがなくなる程度までエッチングする。その後、コンタクト開口し、第一実施形態で説明した方法によりビット線１０を形成する。【００８３】
上記実施形態によれば、フォトリソグラフィ法の能力で決まる最小加工寸法と同じピッチで、且つ配線幅と配線間隔それぞれが同一の寸法であるストライプパターンを形成することができ、さらに従来法で製造されるＮＡＮＤ型フラッシュメモリアレイと比べ、四分の一の１セルサイズを有するＮＡＮＤ型フラッシュメモリを製造することができる。【００８４】
以上本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【手続補正書】
【提出日】平成18年10月24日(2006.10.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
被加工層上に第一の膜を堆積する工程と、
前記第一の膜の上に所定のピッチで第一のマスクパターンを形成する工程と、
第二の膜を堆積後エッチバックして前記第一のマスクパターン側壁に第一のサイドウォール膜を形成する工程と、
前記第一のマスクパターンを除去する工程と、
前記第二の膜より厚い第三の膜を堆積後エッチバックして第二のサイドウォール膜を形成し、前記第一のサイドウォール膜及び前記第二のサイドウォール膜により構成された円弧状の第二のマスクパターンを形成する工程とを具備する半導体装置の製造方法。
【請求項２】
前記第一のマスクパターンは前記第一の膜とはエッチング選択比がとれる材質であり、
前記第二の膜は前記第一の膜及び前記第一のマスクパターンとはエッチング選択比がとれる材質であり、
前記第三の膜は前記第一の膜とはエッチング選択比がとれる材質である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第二のサイドウォール膜は、前記第一のサイドウォール膜の垂直面側と湾曲面側とに形成され、前記垂直面側に形成される前記第二のサイドウォール膜の底面幅と、前記湾曲面側に形成される前記第二のサイドウォール膜と前記第一のサイドウォール膜を合わせた底面幅とが略同一となるように形成する工程を更に具備する請求項１に記載の半導体装置の製造方法。
【請求項４】
被加工層上に第一の膜を堆積する工程と、
前記第一の膜の上に所定のピッチで第一のマスクパターンを形成する工程と、
第二の膜を堆積後エッチバックして前記第一のマスクパターン側壁に第一のサイドウォール膜を形成する工程と、
前記第一のマスクパターンを除去する工程と、
第三の膜を堆積後エッチバックして第二のサイドウォール膜を形成し、前記第一のサイドウォール膜及び前記第二のサイドウォール膜により構成された第二のマスクパターンを形成する工程と、
前記第二のマスクパターンを形成する工程後、該第二のマスクパターンを用いて、前記第一の膜をエッチングし第三のマスクパターンを形成する工程と、
前記第二のマスクパターンを除去後、前記第三のマスクパターンを用いて前記被加工層をエッチングする工程と、を具備する半導体装置の製造方法。
【請求項５】
前記第二のマスクパターンを形成する工程後、該第二のマスクパターンを用いて、前記第一の膜及び前記被加工層をエッチングする工程を更に具備する請求項１に記載の半導体装置の製造方法。
【請求項６】
前記半導体基板上に第一のゲート絶縁膜、第一の導体層を順じ堆積して前記被加工層を形成する工程を含み、
前記第三のマスクパターンを用いて前記被加工層をエッチングする工程において、前記半導体基板に到るまでエッチングしトレンチを形成する工程を更に具備する請求項４に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板上に第一のゲート絶縁膜、第一の導体層を順じ堆積して前記被加工層を形成する工程を含み、
前記第二のマスクパターンを用いて、前記第一の膜及び前記被加工層をエッチングする工程において、前記半導体基板に到るまでエッチングしトレンチを形成する工程を更に具備する請求項５に記載の半導体装置の製造方法。
【請求項８】
被加工層上に第一の膜を堆積する工程と、
前記第一の膜の上に所定のピッチで第一のマスクパターンを形成する工程と、
第二の膜を堆積後エッチバックして前記第一のマスクパターン側壁に第一のサイドウォール膜を形成する工程と、
前記第一のマスクパターンを除去する工程と、
第三の膜を堆積後エッチバックして第二のサイドウォール膜を形成し、前記第一のサイドウォール膜及び前記第二のサイドウォール膜により構成された第二のマスクパターンを形成する工程と、
前記第一の膜を堆積する工程の後、該第一の膜、前記第一のマスクパターン、前記第二の膜、及び前記第三の膜とはエッチング選択比がとれるストッパー膜を堆積する工程と、を具備する半導体装置の製造方法。
【請求項９】
前記第一の膜、前記第一のマスクパターン、前記第二の膜、及び前記第三の膜は絶縁膜又は多結晶シリコン膜であり、前記ストッパー膜は金属膜である請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第二のサイドウォール膜は前記第一のサイドウォール膜の垂直面側と湾曲面側とに形成され、前記垂直面側に形成される前記第二のサイドウォール膜の底面幅と、前記湾曲面側に形成される前記第二のサイドウォール膜と前記第一のサイドウォール膜を合わせた底面幅とが略同一となるように形成する工程を更に具備する請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記第二のマスクパターンを形成後、該第二のマスクパターンを用いて、前記ストッパー膜をエッチングし第三のマスクパターンを形成する工程と、
前記第二のマスクパターンを除去後、前記第三のマスクパターンを用いて前記第一の膜をエッチングし第四のマスクパターンを形成する工程と、
前記第三のマスクパターンを除去後、前記第四のマスクパターンを用いて前記被加工層をエッチングする工程とを更に具備する請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記第二のマスクパターンを形成後、該第二のマスクパターンを用いて、前記ストッパー膜及び前記第一の膜をエッチングし、第一の膜からなる第四のマスクパターンを形成する工程と、
前記第二のマスクパターン及び第三のマスクパターンを除去する工程と、
前記第四のマスクパターンを用いて前記被加工層をエッチングする工程とを更に具備する請求項８に記載の半導体装置の製造方法。
【請求項１３】
前記半導体基板上に第一のゲート絶縁膜、第一の導体層を順じ堆積して前記被加工層を形成する工程を含み、
前記第四のマスクパターンを用いて前記被加工層をエッチングする工程において、前記半導体基板に到るまでエッチングし、トレンチを形成する工程とを更に具備する請求項１１に記載の半導体装置の製造方法。
【請求項１４】
被加工層上に第一の膜及び第二の膜を順じ堆積する工程と、
前記第二の膜の上に所定のピッチで第一のマスクパターンを形成する工程と、
第三の膜を堆積後エッチバックして前記第一のマスクパターン側壁に第一のサイドウォール膜を形成する工程と、
前記第一のマスクパターンを除去後、前記第一のサイドウォール膜をマスクにして前記第二の膜をエッチングし、第二のマスクパターンを形成する工程と、
前記第一のサイドウォール膜を除去し、第四の膜を堆積後エッチバックして前記第二のマスクパターンの両側壁に第二のサイドウォール膜を形成する工程と、
前記第二のマスクパターンの一側壁にのみ前記第二のサイドウォール膜を残すように前記第二のサイドウォール膜をエッチングし、前記エッチング工程で残された第二のサイドウォール膜及び第二のマスクパターンにより構成された第三のマスクパターンを形成する工程とを具備する半導体装置の製造方法。
【請求項１５】
前記第二のマスクパターンと前記エッチング工程で残された前記第二のサイドウォール膜それぞれの底面幅が、略同一となるように形成する工程を更に具備する請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第三のマスクパターンを形成する工程後、該第三のマスクパターンを用いて、前記第一の膜をエッチングし第四のマスクパターンを形成する工程と、
前記第四のマスクパターンを用いて前記被加工層をエッチングする工程とを更に具備する請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記第三のマスクパターンを形成する工程後、該第三のマスクパターンを用いて、前記第一の膜及び前記被加工層をエッチングする工程を更に具備する請求項１４に記載の半導体装置の製造方法。
【請求項１８】
前記第二のマスクパターンを形成する工程は、前記第二マスクパターンの幅と前記第２二マスクパターンの間隔とが同一の寸法を有するように前記第二のマスクパターンを形成する工程である請求項１記載の半導体装置の製造方法。
【国際調査報告】
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