(57)【要約】  アクセス識別回路４では、バーストアドレスであるコラムアドレスＣＡＤＤを検出し、ワード線を更新して新たなメモリセルＭＣを選択した上で記憶データを読み出す第１アクセス動作と、既に選択されているワード線に共通に接続されているメモリセルＭＣを、コラム選択スイッチを順次切り替えて選択する第２アクセス動作とを識別して識別信号Ｓを出力する。ダミー負荷回路５において負荷条件を設定し、または／および増幅制御回路６においてイコライズ信号ＥＱのパルス幅を設定する動作条件情報Ｄｘ（ＤＡｘまたは／およびＤＢｘ）は、第１および第２アクセス動作ごとに第１および第２格納部１、２に格納されており、識別信号Ｓに応じてセレクタ回路３により選択されて、ダミー負荷回路５または／および増幅制御回路６に供給される。アクセス動作ごとに好適な動作条件が選択される。【特許請求の範囲】
【請求項１】
読み出し対象のメモリセルの選択を含むデータ読み出し動作を行なう第１アクセス動作と、前記第１アクセス動作に引き続き既に選択されている前記メモリセルからのデータ読み出し動作を行なう第２アクセス動作とを備えて連続読み出し動作を行なう記憶装置であって、
前記第１アクセス動作でリファレンスデータ読み出し径路に付与すべき負荷についての第１負荷情報を格納する第１格納部と、
前記第２アクセス動作で前記リファレンスデータ読み出し径路に付与すべき負荷についての第２負荷情報を格納する第２格納部とを備えることを特徴とする記憶装置。
【請求項２】
読み出し対象のメモリセルの選択を含むデータ読み出し動作を行なう第１アクセス動作と、前記第１アクセス動作に引き続き既に選択されている前記メモリセルからのデータ読み出し動作を行なう第２アクセス動作とを備えて連続読み出し動作を行なう記憶装置であって、
前記第１アクセス動作におけるデータ読み出し径路およびリファレンスデータ読み出し径路のプリチャージ時間についての第１プリチャージ時間情報を格納する第１格納部と、
前記第２アクセス動作における前記データ読み出し径路および前記リファレンスデータ読み出し径路のプリチャージ時間についての第２プリチャージ時間情報を格納する第２格納部とを備えることを特徴とする記憶装置。
【請求項３】
容量負荷スイッチ素子と、該容量負荷スイッチ素子を介して前記リファレンスデータ読み出し径路に接続される容量素子とを複数備え、
または／および抵抗負荷スイッチ素子と、該抵抗負荷スイッチ素子を介してバイパスされ前記リファレンスデータ読み出し径路を構成する抵抗素子とを複数備え、
前記第１および第２負荷情報に応じて、導通状態とされる、前記容量負荷スイッチ素子または／および前記抵抗負荷スイッチ素子の組み合わせが制御されることを特徴とする請求項１に記載の記憶装置。
【請求項４】
前記プリチャージ時間を計時する計時部を備え、
前記計時部は、
容量負荷スイッチ素子と、該容量負荷スイッチ素子を介して前記計時部に接続される容量素子とを複数備え、
または／および抵抗負荷スイッチ素子と、該抵抗負荷スイッチ素子を介して前記計時部に接続される抵抗素子とを複数備え、
前記第１および第２プリチャージ時間情報に応じて、導通状態とされる、前記容量負荷スイッチ素子または／および前記抵抗負荷スイッチ素子の組み合わせが制御されることを特徴とする請求項２に記載の記憶装置。
【請求項５】
前記データ読み出し動作が行なわれる前記メモリセルを選択するアドレス信号が入力され、前記第１および第２アクセス動作を識別するアクセス識別部を備えることを特徴とする請求項１または２に記載の記憶装置。
【請求項６】
前記第１アクセス動作において、ワード線の選択により読み出し対象の前記メモリセルの選択が行われ、
同一の該ワード線に接続されている前記メモリセルを選択する前記アドレス信号は、コラムアドレス信号であることを特徴とする請求項５に記載の記憶装置。
【請求項７】
前記第１アクセス動作の識別は、前記コラムアドレスの一巡に応じて行なわれることを特徴とする請求項６に記載の記憶装置。
【請求項８】
前記連続アクセス動作はバースト動作であり、
前記第１および第２格納部は、レイテンシごとに、前記第１および第２負荷情報、または前記第１および第２プリチャージ時間情報が格納されることを特徴とする請求項６に記載の記憶装置。
【請求項９】
読み出し対象のメモリセルの選択を含むデータ読み出し動作を行なう第１アクセス動作と、前記第１アクセス動作に引き続き既に選択されている前記メモリセルからのデータ読み出し動作を行なう第２アクセス動作とを備えて連続読み出し動作を行なう記憶装置の制御方法であって、
前記第１アクセス動作の際、格納されてなる第１負荷情報に基づき、リファレンスデータ読み出し径路に付与すべき負荷を設定するステップと、
前記第２アクセス動作の際、格納されてなる第２負荷情報に基づき、前記リファレンスデータ読み出し径路に付与すべき負荷を設定するステップとを有することを特徴とする記憶装置の制御方法。
【請求項１０】
読み出し対象のメモリセルの選択を含むデータ読み出し動作を行なう第１アクセス動作と、前記第１アクセス動作に引き続き既に選択されている前記メモリセルからのデータ読み出し動作を行なう第２アクセス動作とを備えて連続読み出し動作を行なう記憶装置の制御方法であって、
前記第１アクセス動作の際、格納されてなる第１プリチャージ時間情報に基づき、データ読み出し径路およびリファレンスデータ読み出し径路のプリチャージ時間を設定するステップと、
前記第２アクセス動作の際、格納されてなる第２プリチャージ時間情報に基づき、前記データ読み出し径路および前記リファレンスデータ読み出し径路のプリチャージ時間を設定するステップとを有することを特徴とする記憶装置の制御方法。
【請求項１１】
前記データ読み出し動作が行なわれる前記メモリセルを選択するアドレス信号に応じて、前記第１および第２アクセス動作の識別を行なうステップを有することを特徴とする請求項９または１０に記載の記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、読み出し対象のメモリセルの選択を含むデータの読み出し動作が行なわれる第１アクセス動作と、既に選択されているメモリセルからのデータの読み出し動作が行われる第２アクセス動作とを備えて、連続読み出し動作を行なう記憶装置、およびその制御方法に関するものである。
【背景技術】
【０００２】
特許文献１に開示されている半導体記憶装置では、図９に示すリファレンスアンプについて、シリアルアクセス期間中においては、インバータ２０６の入力端子へはＬレベルの制御信号（ＲＣＬ）が入力され、Ｐｃｈ型ＭＯＳトランジスタ２０３は遮断状態とされる。このため、リファレンスアンプは、Ｐｃｈ型ＭＯＳトランジスタ２０１とＮｃｈ型ＭＯＳトランジスタ２０４とによるレシオ回路として動作する。【０００３】
また、レイテンシ期間中においては、インバータ２０６の入力端子へはＨレベルの制御信号（ＲＣＬ）が入力され、Ｐｃｈ型ＭＯＳトランジスタ２０３は導通状態とされる。このため、リファレンスアンプは、Ｐｃｈ型ＭＯＳトランジスタ２０１〜２０３とＮｃｈ型ＭＯＳトランジスタ２０４とによるレシオ回路として動作する。【０００４】
これにより、レイテンシ期間中において、リファレンス信号（ＲＥＦ）は高レベルとなり、シリアルアクセス期間中において、リファレンス信号（ＲＥＦ）は低レベルとなる。【０００５】
レイテンシ期間中においてはリファレンス信号のレベルが高レベルであるため、ワード線の立ち上がりに伴い低下するセンスレベルとリファレンス信号のレベルとの比較動作を速い段階で行なう。また、シリアルアクセス期間中にリファレンス信号のレベルが低レベルであるため、プリチャージ動作中において上昇するセンスレベルとリファレンス信号のレベルとの比較動作を速い段階で行なう。データ検出速度の高速化を図っている。【０００６】
【特許文献１】特開２００１−３１２８９５号公報（図２）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記特許文献１では、レイテンシ期間とシリアルアクセス期間との各々でレファレンス信号のレベルを選択し、各々の期間でのデータ検出における比較動作の高速化を図るものではある。【０００８】
しかしながら、ダミーセル（リファレンスセル）からのリファレンス信号の読み出し開始から、読み出されたリファレンス信号のレベルが所定値に至るまでには、ビット線等のリファレンスデータ読み出し径路に存在する負荷による信号の伝播時定数により、所定時間の経過を必要とする。また、データの読み出しに先立つデータ読み出し径路およびリファレンスデータ読み出し径路のプリチャージ動作においても、同様に、径路上の負荷による信号の伝播時定数により、所定のプリチャージレベルに至るまでに所定時間の経過を必要とする。これらの伝播時定数は、各種動作条件や製造ばらつき等の様々な変動要因により、変動しまたはばらつくことが考えられる。【０００９】
センスアンプ回路等によるデータ検出は、読み出されたデータおよびリファレンスデータが充分なレベルに至った後に行なうことが必要であるところ、伝播時定数の変動に対してデータの読み出しを確実に行なうためには、データ検出のタイミングは、変動またはばらつき要因を考慮して、データおよびリファレンスデータの読み出し開始から十分な時間の経過後とする必要がある。高速な読み出しアクセス動作の阻害要因となってしまうおそれがあり問題である。
【課題を解決するための手段】
【００１０】
本発明は前記背景技術に鑑みなされたものであり、読み出し対象のメモリセルの選択を含むデータの読み出し動作を行なう第１アクセス動作と、既に選択されているメモリセルからのデータの読み出し動作を行なう第２アクセス動作とを備えて連続読み出し動作を行なう際、第１アクセス動作と第２アクセス動作との各々について個別にアクセス動作条件を設定することにより、高速アクセス動作が可能な記憶装置、およびその制御方法を提供することを目的とする。【００１１】
前記目的を達成するためになされた本発明の記憶装置は、読み出し対象のメモリセルの選択を含むデータ読み出し動作を行なう第１アクセス動作と、第１アクセス動作に引き続き既に選択されているメモリセルからのデータ読み出し動作を行なう第２アクセス動作とを備えて連続読み出し動作を行なう際、第１アクセス動作でリファレンスデータ読み出し径路に付与すべき負荷についての第１負荷情報を格納する第１格納部と、第２アクセス動作でリファレンスデータ読み出し径路に付与すべき負荷についての第２負荷情報を格納する第２格納部とを備えることを特徴とする。【００１２】
また、第１アクセス動作におけるデータ読み出し径路およびリファレンスデータ読み出し径路のプリチャージ時間についての第１プリチャージ時間情報を格納する第１格納部と、第２アクセス動作におけるデータ読み出し径路およびリファレンスデータ読み出し径路のプリチャージ時間についての第２プリチャージ時間情報を格納する第２格納部とを備えることを特徴とする。【００１３】
本発明の記憶装置では、第１アクセス動作と、第１アクセス動作に引き続く第２アクセス動作とを備えて連続読み出し動作を行なうにあたり、第１格納部により、第１アクセス動作でリファレンスデータ読み出し径路に付与すべき負荷についての第１負荷情報を格納し、第２格納部により、第２アクセス動作でリファレンスデータ読み出し径路に付与すべき負荷についての第２負荷情報を格納する。または、第１格納部により、第１アクセス動作でデータ読み出し径路およびリファレンスデータ読み出し径路のプリチャージ時間についての第１プリチャージ時間情報を格納し、第２格納部により、第２アクセス動作でデータ読み出し径路およびリファレンスデータ読み出し径路のプリチャージ時間についての第２プリチャージ時間情報を格納する。【００１４】
また、本発明の記憶装置の制御方法は、読み出し対象のメモリセルの選択を含むデータ読み出し動作を行なう第１アクセス動作と、第１アクセス動作に引き続き既に選択されているメモリセルからのデータ読み出し動作を行なう第２アクセス動作とを備える連続読み出し動作において、第１アクセス動作の際、格納されてなる第１負荷情報に基づき、リファレンスデータ読み出し径路に付与すべき負荷を設定するステップと、第２アクセス動作の際、格納されてなる第２負荷情報に基づき、リファレンスデータ読み出し径路に付与すべき負荷を設定するステップとを有することを特徴とする。【００１５】
また、第１アクセス動作の際、格納されてなる第１プリチャージ時間情報に基づき、データ読み出し径路およびリファレンスデータ読み出し径路のプリチャージ時間を設定するステップと、第２アクセス動作の際、格納されてなる第２プリチャージ時間情報に基づき、データ読み出し径路およびリファレンスデータ読み出し径路のプリチャージ時間を設定するステップとを有することを特徴とする。【００１６】
本発明の記憶装置の制御方法では、第１アクセス動作と、第１アクセス動作に引き続く第２アクセス動作とを備えて連続読み出し動作を行なうにあたり、第１アクセス動作では、格納されてなる第１負荷情報に基づき、リファレンスデータ読み出し径路に付与すべき負荷を設定し、第２アクセス動作では、格納されてなる第２負荷情報に基づき、リファレンスデータ読み出し径路に付与すべき負荷を設定する。また、第１アクセス動作では、格納されてなる第１プリチャージ時間情報に基づき、データ読み出し径路およびリファレンスデータ読み出し径路のプリチャージ時間を設定し、第２アクセス動作では、格納されてなる第２プリチャージ時間情報に基づき、データ読み出し径路およびリファレンスデータ読み出し径路のプリチャージ時間を設定する。
【発明の効果】
【００１７】
これにより、第１アクセス動作および第２アクセス動作の各々で、メモリセルからデータ読み出し径路を介してデータが読み出される際、データ読み出し径路上の負荷によるデータの伝播時定数のばらつきに応じて、リファレンスデータ読み出し径路に付与すべき負荷を調整することができる。また、第１アクセス動作および第２アクセス動作の各々で、データ読み出しに先立つプリチャージ動作において、データ読み出し径路およびリファレンスデータ読み出し径路のプリチャージ時間を自由に設定することができる。【００１８】
メモリセルの選択を含むデータ読み出し動作が行なわれる第１アクセス動作と、既に選択されたメモリセルからのデータ読み出し動作が行なわれる第２アクセス動作との間で、データ伝搬時定数が異なりまたは／および各々が個別にばらつく場合、メモリセルやリファレンスセルの特性がばらつき場合にも、各々のアクセス動作に応じて、リファレンスデータ読み出し径路におけるデータ伝搬時定数やプリチャージ時間を調整することができる。第１および第２アクセス動作の別に関わらず、データ読み出し径路とリファレンスデータ読み出し径路とで、読み出し動作によるレベル変化をバランスさせることができる。読み出し開始より速いタイミングで径路間のレベル差が所定レベルに至るため、アクセス動作の高速化を図ることができる。【００１９】
本発明によれば、読み出し対象のメモリセルの選択を含むデータの読み出し動作を行なう第１アクセス動作と、既に選択されているメモリセルからのデータの読み出し動作を行なう第２アクセス動作とを備えて連続読み出し動作を行なう際、第１アクセス動作と第２アクセス動作との各々に対して、リファレンスデータ読み出し径路の負荷の調整やデータ読み出し径路のプリチャージ時間の調整を、個別に行なうことにより、データ読み出しの際、データ読み出し径路およびリファレンスデータ読み出し径路のレベル変化をバランスさせ、高速アクセス動作が可能な記憶装置、およびその制御方法を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】実施形態の回路ブロック図である。
【図２】データ線のプリチャージ回路と電流電圧変換回路の具体例を示す回路図である。
【図３】図２におけるプリチャージ動作から読み出し動作に至る動作波形図である。
【図４】アクセス動作識別回路の動作波形図である。
【図５】アクセス条件を選択するセレクタ回路の具体例を示す回路図である。
【図６】リファレンスセルの読み出し径路におけるダミー負荷回路の具体例を示す回路図である。
【図７】増幅制御回路のうちプリチャージ信号ＥＱを生成する回路の具体例を示す回路図である。
【図８】図６におけるプリチャージ信号の生成を示す動作波形図である。
【図９】背景技術における回路図である。
【符号の説明】
【００２１】
１      第１格納部
２      第２格納部
３      セレクタ回路
４      アクセス識別回路
５      ダミー負荷回路
６      増幅制御回路
７      バーストアドレスカウンタ
８      電流電圧変換回路
９      プリチャージ回路
１０      センスアンプ回路
３１、３２、３３      マルチプレクサ
５１      スイッチ素子模擬部
５２      実配線部
５３      負荷調整部
６１      計時部
ＣＳ（０）〜ＣＳ（ｎ）      コラム選択スイッチ
ＤＢ      データ線
ＤＢＲ      リファレンスデータ線
ＭＣ      メモリセル
ＲＣ      リファレンスセル
ＳＡＩＮ      データ入力線
ＳＡＩＮＲ      リファレンスデータ入力線
ＣＡＤＤ      コラムアドレス
ＥＱ      イコライズ信号
Ｌ      レイテンシ情報
Ｓ      識別信号
【発明を実施するための最良の形態】
【００２２】
以下、本発明の記憶装置、および記憶装置の制御方法について具体化した実施形態を図１乃至図８に基づき図面を参照しつつ詳細に説明する。【００２３】
図１は、実施形態の記憶装置として、不揮発性記憶装置を例としてデータの読み出し制御部分を示す回路ブロック図である。ワード線ＷＬ（０）〜ＷＬ（ｍ）とビット線ＢＬ（０）〜ＢＬ（ｎ）との交点にメモリセルＭＣがマトリクス状に配置されて、メモリセルアレイＭが構成されている。各ビット線ＢＬ（０）〜ＢＬ（ｎ）は、コラム選択スイッチＣＳ（０）〜ＣＳ（ｎ）を介してデータ線ＤＢに接続される。データ線ＤＢには電流電圧変換回路８が接続されている。電流電圧変換回路８は、データ入力線ＳＡＩＮを介してセンスアンプ回路１０の一方の入力端子に接続されている。データ入力線ＳＡＩＮにはプリチャージ回路９が接続されている。プリチャージ回路９は、データ入力線ＳＡＩＮを例えば電源電圧ＶＣＣにプリチャージすると共に、電流電圧変換回路８を介して降圧された電圧レベルで、データ線ＤＢおよびビット線ＢＬ（０）〜ＢＬ（ｎ）をプリチャージする。【００２４】
ワード線ＷＬ（０）〜ＷＬ（ｍ）およびコラム選択スイッチＣＳ（０）〜ＣＳ（ｎ）により選択されるメモリセルＭＣの記憶データは、ビット線ＢＬ（０）〜ＢＬ（ｎ）からコラム選択スイッチＣＳ（０）〜ＣＳ（ｎ）を介してデータ線ＤＢに至るデータ読み出し経路を介して読み出される。不揮発性記憶装置の場合、記憶データは、メモリセルＭＣにおける例えば閾値電圧として記憶されている。記憶データに応じて選択されたメモリセルＭＣの導通・非導通が決定される。メモリセルＭＣが導通する場合、プリチャージ回路９により読み出し動作に先立ちプリチャージされているデータ読み出し径路の電荷が、放電される。このときデータ読み出し経路を介して流れるデータ電流が電流電圧変換回路８において電圧値に変換されて、データ入力線ＳＡＩＮに出力される。【００２５】
リファレンス部Ｒには、ダミーワード線ＤＷＬにより選択されるリファレンスセルＲＣが備えられている。リファレンスセルＲＣに記憶されているリファレンスデータにより、読み出された記憶データの論理レベルが決定される。【００２６】
リファレンスセルＲＣは、リファレンスビット線ＢＬＲからダミー負荷回路５を介してリファレンスデータ線ＤＢＲに接続される。リファレンスデータ線ＤＢＲには電流電圧変換回路８が接続され、ダミー負荷回路５とリファレンスデータ線ＤＢＲとを備えて構成されるリファレンスデータ読み出し径路を介して流れるリファレンス電流を電圧値に変換する。電流電圧変換回路８は、リファレンスデータ入力線ＳＡＩＮＲを介してセンスアンプ回路１０の他方の入力端子に接続されている。リファレンスデータ入力線ＳＡＩＮＲには、データ入力線ＳＡＩＮの場合と同様にプリチャージ回路９が接続されており、リファレンスデータ入力線ＳＡＩＮＲを電源電圧ＶＣＣにプリチャージすると共に、電流電圧変換回路８を介して降圧された電圧レベルで、リファレンスデータ線ＤＢＲおよびリファレンスビット線ＢＬＲをプリチャージする。【００２７】
第１アクセス動作と第２アクセス動作とでは各々にサイクルタイムが異なるところ、ダミー負荷回路５は、アクセス動作ごとに、メモリセルＭＣからデータ線ＤＢに至るデータ読み出し径路に接続されているメモリセルＭＣや各種スイッチ素子および配線材自体に存在する抵抗成分や容量成分による寄生負荷と、整合をとった負荷で構成されている。同一の配線材で構成され同一のスイッチ素子を備え、または／および擬似的に抵抗素子や容量素子が接続されて、メモリセルＭＣからの記憶データの読み出し時定数と、リファレンスセルＲＣからのリファレンスデータの読み出し時定数とが整合される。更に、製造ばらつき等の各種の変動要因により整合状態がずれた場合に、リファレンスデータ読み出し径路の負荷を、第１／第２アクセス動作ごとに個別に調整することができ、時定数の整合を行なうことが可能な構成を有している。【００２８】
プリチャージ回路９およびセンスアンプ回路１０は、増幅制御回路６により制御される。プリチャージ回路９によるデータ入力線ＳＡＩＮ／リファレンスデータ入力線ＳＡＩＮＲ、データ線ＤＢ／リファレンスデータ線ＤＢＲ、およびビット線ＢＬ（０）〜ＢＬ（ｎ）／リファレンスビット線ＢＬＲのプリチャージ動作と、センスアンプ回路１０による読み出しデータの増幅動作とを制御する。増幅制御回路６から出力される制御信号のうち、イコライズ信号ＥＱはプリチャージ回路９を制御し、センスアンプラッチ信号ＳＡＬはセンスアンプ回路１０を制御する。【００２９】
増幅制御回路６は、イコライズ信号ＥＱのパルス時間の調整が行なえるように構成されている。パルス駆動されるイコライズ信号ＥＱによりプリチャージされたデータ読み出し径路およびリファレンスデータ読み出し径路の電荷は、各々の径路に存在する容量成分に蓄積されている。この蓄積電荷が、メモリセルＭＣおよびリファレンスメモリセルＲＣの導通状態に応じて引き抜かれる。放電によりデータ入力線ＳＡＩＮおよびリファレンスデータ線ＳＡＩＮＲに現れる差電圧が増幅されてデータの読み出しが行われる。【００３０】
メモリセルＭＣおよびリファレンスメモリセルＲＣによる電荷の引き抜き能力は、メモリセルＭＣおよびリファレンスメモリセルＲＣを構成する不揮発性トランジスタのトランジスタ特性に依存する。すなわち、不揮発性トランジスタのドレイン・ソース間の電圧差が大きいほど高い電流駆動能力を得ることができるため、十分に高い電圧レベルにプリチャージされている場合には、充分な電流駆動能力で電荷の放電が行なわれ早い段階での差電圧の増幅を可能とする。これに対して、プリチャージの際の電圧レベルが不十分である場合には、充分な電流駆動能力を得られず、増幅可能な差電圧を得るまでに長時間を要することとなる。【００３１】
第１アクセス動作と第２アクセス動作とでは各々にサイクルタイムが異なるところ、アクセス動作ごとに、データ入力線ＳＡＩＮとリファレンスデータ入力線ＳＡＩＮＲとの間で充分な差電圧を短時間で得られるように、イコライズ信号ＥＱを個別に調整することができる構成を有している。【００３２】
バースト動作等の連続読み出し動作では、アドレスの更新に応じてアクセス動作が行なわれる。バーストアドレスカウンタ７は、同期型の不揮発性記憶装置においては、不図示のクロック信号に応じてコラムアドレスＣＡＤＤが更新される。コラムアドレスＣＡＤＤはアクセス識別回路４に入力される。【００３３】
アクセス識別回路４では、コラムアドレスＣＡＤＤのアドレス値を検出して、アドレスの更新を報知すると共に、連続アクセス動作におけるアクセス動作を識別する。アドレス更新信号ＴＧはトリガ信号として増幅制御回路６に向けて出力される。また、バースト動作中を含むワード線を更新して新たなメモリセルＭＣを選択した上で記憶データを読み出す第１アクセス動作と、既に選択されているワード線に共通に接続されているメモリセルＭＣを、コラム選択スイッチを順次切り替えて選択する第２アクセス動作とを識別して、識別信号Ｓを出力する。【００３４】
ここで、アドレス更新信号ＴＧは、例えば、アドレス遷移時にパルス信号として出力されるアドレス遷移検出信号ＡＴＤである。識別信号Ｓは、コラムアドレスＣＡＤＤに応じて出力される。コラムアドレスＣＡＤＤが更新されコラム選択スイッチが順次選択されて第２アクセス動作が行われた後、コラムアドレスＣＡＤＤが一巡して全てのコラム選択スイッチが選択されることに応じて、ワード線が切り替えられる。コラムアドレスＣＡＤＤが所定値に戻る場合を第１アクセス動作として識別信号Ｓを出力することができる。【００３５】
ダミー負荷回路５において負荷条件を設定し、または／および増幅制御回路６においてイコライズ信号ＥＱのパルス幅を設定する動作条件情報Ｄｘ（ＤＡｘまたは／およびＤＢｘ）は、第１アクセス動作と第２アクセス動作とのアクセス動作ごとに、各々、第１格納部１、および第２格納部２に格納されている。各々の格納部１、２は、不揮発性記憶素子で構成される記憶領域ＣＡＭ−Ａ、ＣＡＭ−Ｂを複数備えている。【００３６】
第１／第２格納部１／２の各々の記憶領域ＣＡＭ−Ａ、ＣＡＭ−Ｂに格納されている、動作条件情報ＤＡｘ／ＤＢｘは、セレクタ回路３により選択されて、ダミー負荷回路５または／および増幅制御回路６に供給される。セレクタ回路３における選択は、識別信号Ｓで行われるほか、バースト動作におけるレイテンシ情報Ｌにより行なわれる。【００３７】
識別信号Ｓに応じて第１アクセス動作であるか第２アクセス動作であるかの識別が行なわれることにより、第１格納部１または第２格納部２の何れか一方から、動作条件情報ＤＡｘまたはＤＢｘが選択される。また、バースト動作を奏する記憶装置において、動作周波数に応じて設定されるレイテンシ情報Ｌに応じて、最適な動作条件の組み合わせが選択される。【００３８】
ここで、動作条件情報ＤＡｘまたはＤＢｘとして、例えば、ｋビット幅の論理信号としてやれば、２ｋ乗とおりの識別が可能となる。これにより、リファレンスデータ読み出し径路の時定数やイコライズ信号ＥＱのパルス幅を、２ｋ乗とおりで調整することができる。【００３９】
図２には、電流電圧変換回路８とプリチャージ回路９との具体例を示す。データ線ＤＢ／リファレンスデータ線ＤＢＲは、ＮＭＯＳトランジスタＭ１のゲート端子およびＮＭＯＳトランジスタＭ２のソース端子に接続されている。トランジスタＭ１は、ソース端子が接地電位に接続され、ドレイン端子が抵抗素子Ｒ１を介して電源電圧ＶＣＣに接続されると共にＮＭＯＳトランジスタＭ２のゲート端子に接続されている。ＮＭＯＳトランジスタＭ２のドレイン端子は、電流電圧変換回路８であるデータ入力線ＳＡＩＮ／リファレンスデータ入力線ＳＡＩＮＲに接続されると共に電源電圧ＶＣＣに接続された抵抗素子（Ｒｓｅｎｓｅ）に接続されている。データ入力線ＳＡＩＮ／リファレンスデータ入力線ＳＡＩＮＲには、電源電圧ＶＣＣとの間にプリチャージ回路９が備えられている。プリチャージ回路９は、ＮＭＯＳトランジスタＭ３およびＰＭＯＳトランジスタＭ４を備えている。ＮＭＯＳトランジスタＭ３のゲート端子にはイコライズ信号ＥＱが入力され、ＰＭＯＳトランジスタＭ４のゲート端子にはイコライズ信号ＥＱがインバータゲートＩ１で反転されて入力されている。ハイレベル信号のイコライズ信号ＥＱで、各々のトランジスタＭ３、Ｍ４が導通し、プリチャージ動作が行われる。【００４０】
メモリセルアレイＭから読み出された記憶データは、電流としてＮＭＯＳトランジスタＭ２を介してデータ入力線ＳＡＩＮ／リファレンスデータ入力線ＳＡＩＮＲに伝えられる。データ入力線ＳＡＩＮ／リファレンスデータ入力線ＳＡＩＮＲは、電流電圧変換動作に先立ち電源電圧ＶＣＣにプリチャージされる必要がある。データ入力線ＳＡＩＮ／リファレンスデータ入力線ＳＡＩＮＲの電圧レベルを電源電圧ＶＣＣにプリチャージした上で、記憶データに応じた電流の有無により電圧降下の有無を発生させることにより電圧値に変換するからである。【００４１】
ＭＯＳトランジスタＭ３、Ｍ４の導通によるプリチャージ動作は、データ入力線ＳＡＩＮ／リファレンスデータ入力線ＳＡＩＮＲを電源電圧ＶＣＣまで充電すると共に、ＮＭＯＳトランジスタＭ２を介してデータ線ＤＢ／リファレンスデータ線ＤＢＲ、更にコラム選択スイッチを介してビット線にも電荷を供給してプリチャージを行なう。【００４２】
ＮＭＯＳトランジスタＭ１は抵抗素子Ｒ１と相俟って、ＮＭＯＳトランジスタＭ２のゲート電圧を決定する。ここで、ＮＭＯＳトランジスタＭ１のゲート端子はデータ線ＤＢ／リファレンスデータ線ＤＢＲに接続されているので、ＮＭＯＳトランジスタＭ１のコンダクタンスはデータ線ＤＢ／リファレンスデータ線ＤＢＲの電圧上昇に応じて大きくなり更なる電圧上昇を抑制する方向で、ＮＭＯＳトランジスタＭ２のゲート電圧を降圧する動作を行う。これにより、データ線ＤＢ／リファレンスデータ線ＤＢＲおよびビット線のプリチャージ電圧レベルを、所定の低電圧レベルに維持する働きをする。
ＳＡＩＮ／ＳＡＩＮＲとＶＣＣの間には、抵抗素子（Ｒｓｅｎｓｅ）が接続される。抵抗素子（Ｒｓｅｎｓｅ）は，定常状態においては，メモリセルＭＣおよびリファレンスセルＲＣに流れる電流に対応した電位差Ｖ（＝電流値×抵抗値）を生じる。【００４３】
図３には、データ入力線ＳＡＩＮ／リファレンスデータ入力線ＳＡＩＮＲについて、プリチャージ動作から読み出し動作に至る動作波形を示す。記憶データの読み出し動作は、電圧変換された記憶データの増幅期間Ｓｅｎｓと、増幅期間Ｓｅｎｓに先立つプリチャージ期間Ｐｒｅとで構成される。プリチャージ期間Ｐｒｅにおいて、イコライズ信号ＥＱをハイレベルに遷移する。これにより、ＭＯＳトランジスタＭ３、Ｍ４は、ほぼ同時に導通状態とされる。ここで、ほぼ同時とは、インバータゲートＩ１によりイコライズ信号ＥＱから論理反転された信号を生成する際、インバータゲートＩ１の遅延時間による時間差を含んで同時であることを意味する。インバータゲートＩ１以外の論理反転回路で構成する場合も同様である。【００４４】
プリチャージ動作の開始に伴い、ＭＯＳトランジスタＭ３、Ｍ４は共に導通を開始し、データ入力線ＳＡＩＮ／リファレンスデータ入力線ＳＡＩＮＲの電圧レベルは時間経過と共に上昇し、電源電圧ＶＣＣの電圧レベルに近づく。増幅期間Ｓｅｎｓでは、イコライズ信号ＥＱをローレベルに遷移することにより、ＭＯＳトランジスタＭ３、Ｍ４をほぼ同時に非導通として行われる。ＭＯＳトランジスタＭ３、Ｍ４を非導通とすることにより、プリチャージされた電荷は、メモリセルＭＣ／リファレンスセルＲＣに至る径路を介して放電する。放電は、メモリセルＭＣ／リファレンスセルＲＣを構成する不揮発性トランジスタの閾値電圧により決定されるトランジスタの電流駆動能力に応じて定められる。メモリセルＭＣがプログラム（ＰＧＭ）状態の場合には高い閾値電圧を有し、放電は行なわれない（図３中、ＳＡＩＮ（ＰＧＭ）の場合。）。消去（ＥＲ）状態の場合には低い閾値電圧を有し、放電が行なわれる（図３中、ＳＡＩＮ（ＥＲ）の場合。）。リファレンスセルの閾値電圧は、この中間状態に設定されている（図３中、ＳＡＩＮＲ。）。【００４５】
リファレンスデータ読み出し径路の時定数およびイコライズ信号ＥＱのパルス幅を調整することにより、プリチャージ期間Ｐｒｅにおいて、データ読み出し径路およびリファレンスデータ読み出し径路のプリチャージレベルを、共に電源電圧ＶＣＣの電圧レベルに近づけることができる。また、増幅期間Ｓｅｎｓにおいて、データ入力線ＳＡＩＮの電圧レベルが、記憶データの別に応じて、リファレンスデータ入力線ＳＡＩＮＲの電圧レベルに対して高／低レベルを維持しながら時間経過と共に差電圧を大きくしていくことができる。【００４６】
図４は、アクセス識別回路４の動作を示す波形図である。同期型記憶装置において、２サイクルのクロック信号ＣＬＫでメモリセルＭＣからのデータの読み出しを行なう場合を例示する。２サイクルのクロック信号ＣＬＫごとに少なくとも２ビットの読み出し動作を行なうことにより、外部インターフェースとしてクロックサイクルごとのバースト読み出し等の連続読み出し動作を行なうことができる。【００４７】
クロック信号ＣＬＫのハイレベル遷移に同期して切り替わるコラムアドレスＣＡＤＤに応じて、ハイレベルのパルス信号としてアドレス更新信号ＴＧが出力されると共に、切り替わり後のコラムアドレスＣＡＤＤが、各ビット値がローレベルである初期値であることに応じて、識別信号Ｓがローレベルに反転する。その後、アドレス更新信号ＴＧのローレベル遷移に応じてイコライズ信号ＥＱがハイレベルに遷移してプリチャージ動作が開始される。尚、次々サイクルにおいてコラムアドレスＣＡＤＤが初期値から切り替わることに応じて、識別信号Ｓはハイレベル遷移する。また、イコライズ信号ＥＱは、後述するように、増幅制御回路６により設定される時間のハイレベルパルスを生成し、プリチャージ動作が行なわれる。イコライズ信号ＥＱのローレベル遷移の後、不図示のタイミングによりセンスアンプ回路１０において増幅動作が行なわれる。【００４８】
ここで、識別信号Ｓのローレベル遷移が行なわれるコラムアドレスＣＡＤＤの初期値とは一連のバースト動作が行なわれる際の開始アドレスである。すなわち、この開始アドレスによりワード線が切り替わり、新たにメモリセルＭＣが選択される。以後のサイクルでは、コラム選択スイッチが順次切り替えられて同一のワード線により選択されているメモリセルＭＣを選択してバースト動作が行なわれる。【００４９】
これにより、イコライズ信号ＥＱのハイレベル遷移によるプリチャージ動作に先立ち識別信号Ｓが出力され、リファレンスデータ読み出し径路の時定数およびイコライズ信号ＥＱのパルス幅を確定することができる。【００５０】
図５には、セレクタ回路３の具体例を示す。第1および第２格納部１、２には、各々２組の動作条件情報ＤＡ１（ｋ）とＤＡ２（ｋ）、およびＤＢ１（ｋ）とＤＢ２（ｋ）（ｋは自然数）が格納されているものとする。ここで、動作条件情報ＤＡ１（ｋ）、ＤＡ２（ｋ）は第１アクセス動作における動作条件を指示する情報である。動作条件情報ＤＢ１（ｋ）、ＤＢ２（ｋ）は第２アクセス動作における動作条件を指示する情報である。情報が２組備えられているのは、同期動作を行なう際の発振周波数の違いに応じて動作条件が格納されているからである。各々、ｋビット幅の情報である。具体的には、リファレンスデータ読み出し径路の時定数およびイコライズ信号ＥＱのパルス幅に関する情報である。【００５１】
マルチプレクサ３２、３３には、動作条件情報ＤＡ１（ｋ）とＤＡ２（ｋ）、ＤＢ１（ｋ）とＤＢ２（ｋ）が入力されており、バースト動作におけるレイテンシ情報Ｌに応じて何れか一方が選択される。ここで、バースト動作におけるレイテンシ情報Ｌは、同期動作の際の発振周波数に応じて設定される。初期レイテンシは発振周波数に応じて固有の値を有するからである。【００５２】
マルチプレクサ３２、３３の出力端子はマルチプレクサ３１の入力端子に接続され、識別信号Ｓに応じて、何れか一方が選択されて動作条件情報Ｄ（ｋ）が出力される。具体的には、ハイレベルの識別信号Ｓではマルチプレクサ３２が選択され、レイテンシ情報Ｌに応じて選択される動作条件情報ＤＡ１（ｋ）、ＤＡ２（ｋ）の何れか一方が動作条件情報Ｄ（ｋ）として出力される。ローレベルの識別信号Ｓではマルチプレクサ３３が選択され、レイテンシ情報Ｌに応じて選択される動作条件情報ＤＢ１（ｋ）、ＤＢ２（ｋ）の何れか一方が動作条件情報Ｄ（ｋ）として出力される。【００５３】
レイテンシ情報Ｌにより、同期動作の発振周波数に応じた動作条件の組み合わせが選択されると共に、識別信号Ｓにより、選択された動作条件の組み合わせから第１アクセス動作と第２アクセス動作との各々に好適な動作条件が選択される。図５では、第１格納部１、第２格納部２の各々に２組の動作条件情報を格納しておき、マルチプレクサ３２、３３により何れか一方を選択する場合を例に説明をしたが、本発明はこれに限定されるものではない。マルチプレクサを更に備え、または／および３択以上の機能を奏するマルチプレクサを備えることにより、３組以上の更に多数の動作条件情報の組み合わせから選択をすることもできる。また、図５に示す選択は、第１および第２アクセス動作に関して動作条件の組み合わせが予め設定されている場合の回路例である。本発明はこれに限定されるものではなく、マルチプレクサにおいて選択される動作条件情報の組み合わせに応じて、第１アクセス動作と第２アクセス動作とにおける動作条件を自由に選択することができる。更に、識別信号Ｓに代えて、または識別信号Ｓと共に、第１および第２格納部１、２において、個々の動作条件情報が格納されているアドレス情報を指定する構成とすれば、第１アクセス動作と第２アクセス動作とにおける動作条件の選択を、更に自由に選択することができる。【００５４】
図６には、ダミー負荷回路５の具体例を示す。ダミー負荷回路５は、リファレンスセルＲＣからリファレンスデータ線ＤＢＲに至るリファレンスデータ読み出し径路に備えられている。メモリセルＭＣからデータ線ＤＢに至るデータ読み出し径路に存在する配線容量や配線抵抗に相当する負荷を擬似的に付与する回路である。データ読み出し径路に存在する配線容量や配線抵抗は、一本のビット線に多数のメモリセルＭＣが接続されており、径路の接続制御を行なう各種のスイッチ素子が存在し、または／および配線材自体が負荷成分を有することにより存在するところ、これらの成分を、以下の３つの構成要素により擬似的に再現する。【００５５】
第１は、スイッチ素子模擬部５１である。データ読み出し径路上の各種のスイッチ素子を同等のスイッチ素子が挿入されている。ゲート端子を、電源電圧ＶＣＣ（ＮＭＯＳトランジスタの場合。）、または図示しない接地電位（ＰＭＯＳトランジスタの場合。）に固定することにより、常時、導通状態とし、接合容量や酸化膜容量、または／およびオン抵抗等の負荷成分がリファレンスデータ読み出し径路に付与される。【００５６】
第２は、実配線部５２である。データ読み出し径路の場合と同等の配線材料や配線サイズ等の配線条件により配線された実配線部分である。実配線により抵抗成分ＲＰおよび容量成分ＣＰがリファレンスデータ読み出し径路に分布定数的に付与される。【００５７】
第３は、負荷調整部５３である。図６では抵抗素子ＲＲに対して、ＮＭＯＳトランジスタＭＲ（１）〜ＭＲ（ｋ）を介して容量素子ＣＲ（１）〜ＣＲ（ｋ）が接続される構成を備えている。各ＮＭＯＳトランジスタＭＲ（１）〜ＭＲ（ｋ）のゲート端子は、動作条件情報Ｄ（１）〜Ｄ（ｋ）が入力される。動作条件情報Ｄ（１）〜Ｄ（ｋ）のうちハイレベルとなるビット信号の位置、または／および組み合わせに応じて、リファレンスデータ読み出し径路に接続される容量素子が選択され、または／および接続される容量素子の組み合わせが選択される。【００５８】
負荷調整部５３により、リファレンスビット線ＢＬＲからリファレンスデータ線ＤＢＲに至る径路上の負荷が調整され、リファレンスデータ読み出し径路における時定数が調整される。【００５９】
図７には、増幅制御回路６のうちイコライズ信号ＥＱの出力部分の具体例を示す。アドレス更新信号ＴＧは、インバータゲートＩ２、Ｉ４とＮＭＯＳトランジスタＭＥのゲート端子に入力される。インバータゲートＩ２の出力端子は計時部６１に接続される。計時部６１は、抵抗素子ＲＥ、ＮＭＯＳトランジスタＭＥ（１）〜ＭＥ（ｋ）、および容量素子ＣＥ（１）〜ＣＥ（ｋ）により構成されている。【００６０】
計時部６１では、インバータゲートＩ２の出力端子が抵抗素子ＲＥの一方の端子に接続される。抵抗素子ＲＥの他方の端子（ノードＮ１）には、ＮＭＯＳトランジスタＭＥ（１）〜ＭＥ（ｋ）を介して容量素子ＣＥ（１）〜ＣＥ（ｋ）が接続される。各ＮＭＯＳトランジスタＭＥ（１）〜ＭＥ（ｋ）のゲート端子は、動作条件情報Ｄ（１）〜Ｄ（ｋ）が入力される。動作条件情報Ｄ（１）〜Ｄ（ｋ）のうちハイレベルとなるビット信号の位置、または／および組み合わせに応じて、抵抗素子ＲＥの他方の端子に接続される容量素子が選択され、または／および接続される容量素子の組み合わせが選択される。【００６１】
更に、ノードＮ１は、容量素子ＣＥ、およびＮＭＯＳトランジスタＭＥが接続されている。更に、インバータゲートＩ３の入力端子に接続されており、インバータゲートＩ３の出力端子から、出力信号ＴＧＯが出力される。インバータゲートＩ３、Ｉ４の出力信号がアンドゲートＡ１に入力され、アンドゲートＡ１からイコライズ信号ＥＱが出力される。【００６２】
図７の回路例の動作を図８の動作波形図により説明する。アドレス更新信号ＴＧのハイレベルに遷移することにより、ＮＭＯＳトランジスタＭＥが導通し、インバータゲートＩ３を介してハイレベルの出力信号ＴＧＯが出力される。同時にインバータゲートＩ２、Ｉ４の出力信号はローレベルに遷移する。更に、アドレス更新信号ＴＧのローレベル遷移に応じて、ＮＭＯＳトランジスタＭＥが非導通となり、インバータゲートＩ２、Ｉ４の出力信号はハイレベルに遷移する。このうち、インバータゲートＩ２の出力信号のハイレベル遷移は、計時部６１において構成されている遅延回路により遅延してノードＮ１に伝播する。計時部６１に設定されている遅延時間はアドレス更新信号ＴＧのパルス幅より長い時間に設定されているので、ノードＮ１は、アドレス更新信号ＴＧのローレベル遷移後、遅延時間の経過を待ってハイレベルに遷移する。これに応じて出力信号ＴＧＯはローレベルに遷移する。【００６３】
アンドゲートＡ１の出力信号であるイコライズ信号ＥＱは、インバータゲートＩ４、Ｉ３が共にハイレベルである場合にハイレベルを出力する。アドレス更新信号ＴＧのローレベル遷移から出力信号ＴＧＯのローレベル遷移の期間で、ハイレベルのイコライズ信号ＥＱが出力される。【００６４】
図８に示すように、アドレス更新信号ＴＧのローレベル遷移から出力信号ＴＧＯのローレベル遷移までの時間Ｔが遅延時間であるところ、このうち、アドレス更新信号ＴＧのローレベル遷移からの時間Ｔｆｉｘは、抵抗素子ＲＥと容量素子ＣＥにより計時される固定の遅延時間である。時間Ｔｆｉｘに引き続く時間Ｔａｄｊは、抵抗素子ＲＥと容量素子ＣＥ（１）〜ＣＥ（ｋ）により計時される調整可能な遅延時間である。動作条件情報Ｄ（１）〜Ｄ（ｋ）に応じて遅延時間が調整され、イコライズ信号ＥＱのパルス幅が調整される。【００６５】
以上の説明から明らかなように本実施形態によれば、第１アクセス動作および第２アクセス動作の各々で、リファレンスデータ読み出し径路に付与すべき負荷を自由に調整することができる。また、データの読み出しに先立って行なわれるプリチャージ動作の時間を自由に調整することができる。【００６６】
これにより、ワード線の活性化によるメモリセルＭＣの選択を含むデータ読み出し動作が行なわれる第１アクセス動作と、既に選択されたメモリセルからのデータ読み出し動作が行なわれる第２アクセス動作との間で、読み出されるデータの伝搬時定数が異なりまたは／および時定数が個別にばらつく場合、更にメモリセルやリファレンスセルの電流駆動能力がばらつきプリチャージ後の放電時定数がばらつく場合等、様々な変動要因に関わらず、第１アクセス動作と第２アクセス動作とで時定数または／およびプリチャージ時間を自由に調整することにより、データ読み出し時のデータ入力線ＳＡＩＮ／リファレンスデータ入力線ＳＡＩＮＲの電圧レベルの時間遷移をバランスさせることができる。データ入力線ＳＡＩＮ／リファレンスデータ入力線ＳＡＩＮＲ間の差電圧を早い段階から充分に大きくすることができ、センスアンプ回路１０における増幅タイミングを早めることができる。高速な読み出しアクセス動作を実現することができる。【００６７】
上記の実施形態は、同期型の記憶装置における連続読み出し動作として、いわゆるバースト動作を行なう場合に適用して好都合である。コラムアドレスＣＡＤＤの初期化に応じてワード線が切り替えられ、新たにメモリセルＭＣが選択されるアクセス動作である第１アクセス動作と、引き続くコラムアドレスＣＡＤＤの切り替えに応じてコラム選択スイッチが順次選択されるアクセス動作である第２アクセス動作とで、リファレンスデータ読み出し径路の時定数または／およびプリチャージ時間を自由に調整して、読み出しアクセスにおける記憶データとリファレンスデータとの読み出しタイミングを整合させて高速な読み出しアクセス動作を実現することができる。【００６８】
記憶装置として複数のバンク構成を有しており、個々のバンクが独立してアクセス動作を行なうことが可能な動作仕様を有する記憶装置において、連続読み出し動作を行なう際、他バンクによるアクセス動作によって電源電圧や接地電位の揺れや信号間の干渉等のノイズ環境が厳しい場合でも、時定数または／およびプリチャージ時間を自由に調整することにより、対ノイズ環境に優れた読み出しアクセスを確保することができる。【００６９】
特に、複数バンク構成を有する不揮発性記憶装置において、他バンクでプログラム動作や消去動作が行われている場合には、高圧または／および負電圧の供給により、電源ノイズ環境が厳しい場合も考えられる。この場合においても、自由な調整により高速な連続読み出し動作を確保することができる。【００７０】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、図６、図７では、遅延時間を調整するにあたり、容量負荷の接続数または／および接続組み合わせを制御する場合を例に説明したが、本発明はこれに限定されるものではなく、容量素子に代えて、または容量素子と共に抵抗素子の抵抗値や接続組み合わせを制御することにより遅延時間を調整することも可能である。
また、電流電圧変換回路８とプリチャージ回路９の電源電圧ＶＣＣは、任意電圧（例えば記憶装置内部で生成された降圧電源電圧や昇圧電源電圧）に置換え、プリチャージ電圧を任意に設定することができる。
また、実施形態では、同期型の記憶装置を例にとり、連続読み出し動作としてバースト動作について説明を行なったが、本発明はこれに限定されるものではない。非同期型の記憶装置についても、ページ動作モード等の連続読み出しアクセス動作に同様に適用することができる。
また、記憶装置として不揮発性記憶装置を例に説明したが、メモリセルＭＣとリファレンスセルＲＣとの比較による記憶データの読み出しアクセスを行なう記憶装置であれば、不揮発性、揮発性の別なく本発明を適用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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