(57)【要約】【課題】データ整列システムを提供する。【解決手段】本システムは、ダブル・データ・レート（ＤＤＲ）のデータ・ストリームを第１および第２のシングル・データ・レート（ＳＤＲ）データ・ストリームに分けるように構成されたデマルチプレクス・コンポーネントと、ＳＤＲデータ・ストリームから遅延されたＳＤＲデータ・ストリームを発生するように構成された遅延アーキテクチャと、ＳＤＲデータ・ストリームおよび遅延ＳＤＲデータ・ストリームを検査して、ＤＤＲデータ・ストリームで伝達された所定のビット・パターンを検出し、この所定のビット・パターンの検出を示すように構成された論理回路と、所定のビット・パターンの発生間に介在するビットの数を判定し、介在するビットをフレームにして、整列されたデータを生成するように構成されたデータ整列コンポーネントとを備える。【選択図】図１
2009303203.tif 000002
【特許請求の範囲】
【請求項１】
データを整列させるシステム（１）であって、
ダブル・データ・レート（ＤＤＲ）のデータ・ストリーム（１２）を第１シングル・データ・レート（ＳＤＲ）・データ・ストリーム（１６）と第２ＳＤＲデータ・ストリーム（１８）とに分けるように構成されたデマルチプレクス・コンポーネント（１４）と、
前記デマルチプレクス・コンポーネント（１４）と結合され、前記第１ＳＤＲデータ・ストリーム（１６）から１回遅延した第１ＳＤＲデータ・ストリーム（２２）を作り、前記第２ＳＤＲデータ・ストリーム（１８）から１回遅延した第２ＳＤＲデータ・ストリーム（３２）を作り、前記第２ＳＤＲデータ・ストリーム（１８）および前記１回遅延した第２ＳＤＲデータ・ストリーム（３２）の少なくとも１つから２回遅延した第２ＳＤＲデータ・ストリーム（４２）を作るように構成された遅延アーキテクチャ（２０、３０、４０）と、
前記遅延アーキテクチャ（２０、３０、４０）の少なくとも１つと前記デマルチプレクス・コンポーネント（１４）とに結合され、前記第１ＳＤＲデータ・ストリーム（１６）、前記１回遅延した第１ＳＤＲデータ・ストリーム（２２）、および前記１回遅延した第２ＳＤＲデータ・ストリーム（３２）を検査して、前記ＤＤＲデータ・ストリーム（１２）において伝達される所定のビット・パターンを検出するように、および前記所定のビット・パターンの検出を示すように構成された論理回路（５０、６０、７０）と、
前記遅延アーキテクチャ（２０、３０、４０）と前記論理回路（５０、６０、７０）とに結合され、前記所定のビット・パターンの発生の間に介在するビットの数を判定し、前記介在するビットをフレームにすることにより、整列されたデータ（１６２）を生成するように構成されたデータ整列コンポーネント（１６０）と
を備えるシステム（１）。
【請求項２】
請求項１に記載のシステム（１）であって、データ記録コンポーネント（１７０）を更に備え、前記データ記録コンポーネント（１７０）は、前記データ整列コンポーネント（１６０）に結合され、前記整列されたデータ（１６２）を受信および記録するように構成される、システム（１）。
【請求項３】
データを整列させる方法であって、
ダブル・データ・レート（ＤＤＲ）のデータ・ストリーム（１２）を受信するステップと、
前記ＤＤＲデータを第１および第２のシングル・データ・レート（ＳＤＲ）のデータ・ストリーム（１６、１８）へとデマルチプレクスするステップと、
前記第１および第２のＳＤＲデータ・ストリーム（１６、１８）を遅延して、１回遅延した第１ＳＤＲデータ・ストリーム（２２）および１回遅延した第２ＳＤＲデータ・ストリーム（３２）を作るステップと、
前記１回遅延した第２ＳＤＲデータ・ストリーム（３２）を遅延して、２回遅延した第２ＳＤＲデータ・ストリーム（４２）を作るステップと、
前記第１ＳＤＲデータ・ストリーム（１６）、前記１回遅延した第１ＳＤＲデータ・ストリーム（２２）、および前記１回遅延した第２ＳＤＲデータ・ストリーム（３２）を検査して、前記ＤＤＲデータ・ストリーム（１４）において伝達された所定のビット・パターンを検出するステップと、
前記所定のビット・パターンの検出に応答して、前記ＤＤＲデータ・ストリーム（１４）において有効データのセグメントを確立するステップと
を備える方法。
【発明の詳細な説明】
【技術分野】
【０００１】
ここに記載する主題は、一般的には、ストリーム・データのアライメントに関し、更に特定すれば、データおよびメタ・データの情報の双方を有する多重化された入力ストリームから、個別のデータ・ワードを作成することおよびシリアル・データのスキューを除去することに関する。
【背景技術】
【０００２】
本発明は、Lockheed Martin Space Systems Company（ロッキード・マーチン・スペース・システムズ社）により授与された契約ＴＦ００１６の下で政府支援によりなされた。政府は本発明における一定の権利を有する。
【０００３】
ストリーム・データは、データ・ワードを形成するデータ・ビットを収容することができる。しかしながら、ある種の状況下では、特定のクロック・サイクルと関連したデータ・ビットが、受信コンポーネントにおいて異なるクロック・サイクルへとずれてしまい、その結果としてデータ・ビットやデータ・ワードのアライメントが分からなくなってしまう可能性がある。一例として、或るデータ・ワードの境界を形成するデータ・ビットが、付随する同期またはクロック信号からずれ、その結果として、その或るデータ・ワードの境界に対してのデータ・ビットの配置に間違いが生ずる可能性がある。
【０００４】
データ・ビットを正しくないデータ・ワードへと誤ってアライメント（整列、位置合わせ）されると、データが壊れる可能性がある。ミスアライメント（誤ったアライメント）の原因の１つとして、データ・ストリームを送信するワイヤと同期情報を送信するワイヤとの間の物理的な長さの相違をあげることができる。あるいは、例えば、環境や温度の変化、および供給電圧の変動の結果として、このようなワイヤに絶えず変化する遅延が生じるために、データがオフセットされ、その結果としてデータおよび同期の情報または信号の誤整列が生じ得る。したがって、データの同期を取り直して正しい開始および終了のデータ・ビットを有するデータ・ワードへとデータを形成することが、困難になり得る。
【０００５】
加えて、データ・ビットのストリームとして送信されるシリアル・データは、パラレルに送信されるデータと比較して、時間的にスキューする可能性がある。データのデスキュー（スキューの除去）には、データ・アイ（data eye）として知られている有効データのウィンドウを発見しなければならないが、これには、データ・シーケンスの先頭を示すことに充てられるシリアル・データのビット数によっては、多くのクロック・サイクルが必要となる可能性がある。
【発明の概要】
【０００６】
データをアライニング（整列、位置合わせ）するシステムのための装置を提供する。このシステムは、ダブル・データ・レート（ＤＤＲ：double data rate）のデータ・ストリームを第１のシングル・データ・レート（ＳＤＲ：single data rate）のデータ・ストリームと第２のＳＤＲのデータ・ストリームとに分けるように構成されたデマルチプレクス・コンポーネントと、デマルチプレクス・コンポーネントと結合され、第１ＳＤＲデータ・ストリームから１回遅延した第１ＳＤＲデータ・ストリームを発生し、第２ＳＤＲデータ・ストリームから１回遅延した第２ＳＤＲデータ・ストリームを発生し、第２ＳＤＲデータ・ストリームおよび１回遅延した第２ＳＤＲデータ・ストリームの少なくとも１つから２回遅延した第２ＳＤＲデータ・ストリームを発生するように構成された遅延アーキテクチャと、遅延アーキテクチャおよびデマルチプレクス・コンポーネントの少なくとも１つと結合され、第１ＳＤＲデータ・ストリーム、１回遅延した第１ＳＤＲデータ・ストリーム、および１回遅延した第２ＳＤＲデータ・ストリームを検査して、ＤＤＲデータ・ストリームにおいて伝達された所定のビット・パターンを検出し、その所定のビット・パターンの検出を示すように構成された論理回路と、遅延アーキテクチャと論理回路とに結合され、所定のビット・パターンの発生間に介在するビットの数を判定し、その介在するビットをフレームにして、整列（アライメント）されたデータを生成するように構成されたデータ整列コンポーネントとを備えている。
【０００７】
また、データを整列（アライメント）させる方法も提供する。本方法は、ダブル・データ・レート（ＤＤＲ）のデータ・ストリームを受信するステップと、ＤＤＲデータを第１および第２のシングル・データ・レート（ＳＤＲ）のデータ・ストリームへとデマルチプレクスするステップと、第１および第２のＳＤＲデータ・ストリームを遅延して、１回遅延した第１ＳＤＲデータ・ストリームおよび１回遅延した第２ＳＤＲデータ・ストリームを作成するステップと、１回遅延した第２ＳＤＲデータ・ストリームを遅延して、２回遅延した第２ＳＤＲデータ・ストリームを作成するステップと、第１ＳＤＲデータ・ストリーム、１回遅延した第１ＳＤＲデータ・ストリーム、および１回遅延した第２ＳＤＲデータ・ストリームを検査して、ＤＤＲデータ・ストリームにおいて伝達された所定のビット・パターンを検出するステップと、所定のビット・パターンの検出に応じて、ＤＤＲデータ・ストリームにおける有効データのセグメントを確立するステップとを備える。
【０００８】
また、別のデータ整列方法も提供する。この方法は、周期的トレーニング・パターンのビットを伝達する第１のダブル・データ・レート（ＤＤＲ）のデータ・ストリームを受信するステップと、第１ＤＤＲデータ・ストリームを第１および第２のシングル・データ・レート（ＳＤＲ）のデータ・ストリームへとデマルチプレクスするステップと、第１ＤＤＲデータ・ストリームにおける周期的トレーニング・パターンのビットの発生間におけるビット数を判定するステップと、その後に、第２のＤＤＲのデータ・ストリームを受信するステップと、第２ＤＤＲデータ・ストリームを第３および第４のＳＤＲのデータ・ストリームへとデマルチプレクスするステップと、トレーニング・パターンのビットの発生を検出するために第３および第４のＳＤＲデータ・ストリームを検査するステップと、周期的トレーニング・パターンのビットの発生間におけるビット数に等しいビット長で発生する第２ＤＤＲデータ・ストリームにおけるデータ・セグメント間に境界を確立することにより、第３および第４のＳＤＲデータ・ストリームを整列するステップとを備える。
【０００９】
この概要は、詳細な説明において以下で更に説明する概念から、選択して、簡略化した形態で紹介するために設けられている。この概要は、特許請求する主題の主要な特徴や必須の特徴を特定することを意図しておらず、特許請求する主題の範囲を判断する際の補助として用いられることも意図していない。
【００１０】
主題の一層完璧な理解は、詳細な説明および特許請求の範囲を参照し、図面と関連付けて考慮することにより、得ることができよう。図面においては、同様の参照番号は、図面全体を通じて同様の要素を示す。
【図面の簡単な説明】
【００１１】
【図１】図１は、データ整列システムの模式図である。
【図２】図２は、ビット値を含むダブル・データ・レートのデータ・ストリームの一例のタイミング図である。
【図３】図３は、図２のダブル・データ・レートのデータ・ストリームのビット値を例示するシーケンス図である。
【図４】図４は、図３のダブル・データ・レートのデータ・ストリームのデマルチプレクスされたビット値の模式表現である。
【図５】図５は、ダブル・データ・レートのデータ・ストリームの一部を示す。
【図６】図６は、図６のダブル・データ・レートのデータ・ストリームの一部の集合に対する論理回路の入力を示す。
【図７】図７は、図６のダブル・データ・レートのデータ・ストリームの一部の別の集合に対する論理回路の入力を示す。
【図８】図８は、図６のダブル・データ・レートのデータ・ストリームの一部の別の集合に対する論理回路の入力を示す。
【図９】図９は、データ整列システムの別の実施形態の模式図である。
【図１０】図１０は、データ処理の方法の一実施形態を示すフロー・チャートである。
【発明を実施するための形態】
【００１２】
以下の詳細な説明は、本質的に単なる例示に過ぎず、主題または本願の実施形態、およびそのような実施形態の使用を限定することを意図するものではない。ここで用いる場合、「一例の（例示の）」（exemplary）という単語は、「一例、実例、または例示としての役割を果たす」ことを意味する。この中で一例として記載する何れの実施態様も、他の実施態様よりも好適または有利であると必ずしも解釈される訳ではない。更に、前述の技術分野、背景、概要、または以下の詳細な説明において紹介する理論には、それが明示的であれ暗示的であれ、拘束されることを意図しない。
【００１３】
以下の詳細な説明は、本質的に単なる一例に過ぎず、主題の用途や使用を限定することは意図していない。更に、前述の技術分野、背景、概要、または以下の詳細な説明において紹介する理論には、それが明示的であれ暗示的であれ、拘束されることを意図しない。
【００１４】
ここでは、機能的および／または論理的ブロック・コンポーネントならびに種々の処理ステップに関して、技法および技術について説明される。尚、このようなブロック・コンポーネントは、指定された機能を実行するように構成された任意の数のハードウェア、ソフトウェア、および／またはファームウェア・コンポーネントによって実現することができる。例えば、データ記録コンポーネントやシーケンス検出コンポーネントのようなシステムまたはコンポーネントの一実施形態は、種々の集積回路コンポーネント、例えば、メモリ・エレメント、デジタル信号処理エレメント、論理エレメント、ルックアップ・テーブル等を用いることができ、これらは１以上のマイクロプロセッサまたはその他の制御デバイスの制御の下において種々の機能を実行することができる。加えて、実施形態は、任意の数のデータ送信プロトコルと共に実用化することができ、ここに記載するシステムは単に１つの適した例に過ぎないことも、当業者には認められよう。
【００１５】
簡潔にするために、信号処理、データ送信、シグナリング、およびシステムのその他の機能面（およびシステムの個々の動作コンポーネント）に関係するある種の従来技術は、ここでは詳細に記載しない場合もある。更に、種々の図において示す接続線は、種々のエレメント間における機能的な関係および／または物理的な結合の一例を表すことを意図している。尚、多くの代替的または付加的な機能的関係または物理的接続が主題の実施形態にあり得ることに留意されたい。
【００１６】
「接続／結合」に関しては、以下の記載では、エレメントまたはノードまたは機能が互いに「接続」または「結合」されることをいう。ここで用いる場合、明示的に記載されていないのであれば、「接続」とは、１つのエレメント／ノード／機能が別のエレメント／ノード／機能に直接につながれていること（または直接に通じていること）を意味し、それが必ずしも機械的なものではないことを意味する。同様に、明示的に記載されていないのであれば、「結合」は、１つのエレメント／ノード／機能が別のエレメント／ノード／機構と直接的または間接的につながれていること（あるいは直接的または間接的に通じていること）を意味し、それは必ずしも機械的なものではないことを意味する。すなわち、図１に示す模式図は、エレメントの１つの配置例を示すが、追加の介在するエレメント、デバイス、機能、またはコンポーネントも、図示する主題の一実施形態の中にあり得る。同様に、結合が示され、データ送信の目的でコンポーネント間にリンクを確立するが、データまたは信号は、電子ネットワーク・チャネル、光ファイバ、空中、電磁経路、またはＲＦリンクなどのような伝送媒体上を伝搬することができる任意の信号を含むことができる。加えて、データまたはデータ・セグメントは、インターネット、イントラネット、ＬＡＮ等のようなコンピュータ・ネットワークを通じてダウンロードすることもできる。
【００１７】
図１は、データ整列システム１の一実施形態を示す。概略的に、データ整列システム１は、データ源１０、デマルチプレクス・コンポーネント１４、第１、第２、および第３の遅延コンポーネント２０、３０、４０、幾つかの論理コンポーネント（例えば、第１ＡＮＤゲート５０、第２ＡＮＤゲート６０、およびＯＲゲート７０）、データ処理デバイス８０、第１および第２のマルチプレクサ９０、１００、第４および第５の遅延コンポーネント１１０、１２０、信号源１３０、１４０、１５０、データ整列コンポーネント１６０、ならびにデータ記録コンポーネント１７０を含むが、これらに限定されるものではない。論理コンポーネントは、集合的に、論理複合体、論理回路、論理アーキテクチャ、または論理配置などと呼ぶこともできる。
【００１８】
ここで用いる場合、デバイスまたはエレメントから信号を受信するということを、インジケータをデバイスまたはエレメントから受信コンポーネントへ送る状態を記述するために用いることができる。このようなインジケータは、ビット、ビットのシーケンスまたはパターン、論理ハイの値、または本実施形態に適切であるようなその他のイベント、プロセス、または発生とすることができる。すなわち、コンポーネントまたはエレメントはイベントを検出することができ、このような検出の指示（インジケーション）は、ビットやビット・パターンや論理ハイ値を、それに結合されている別のエレメントへ送信することを含むことができる。
【００１９】
これらのエレメントは、適切な様式で互いに結合され、ここに記載するようなシステム１の動作を支援するために必要な信号およびデータの転送に備えている。システム１は、データ源１０からデータを受信する。データ源１０は、ダブル・データ・レート（ＤＤＲ）のデータ・ストリームを用いてデータを送信するように構成されている任意のコンポーネント、システム、または送信エレメントでよい。通例、このようなデータ源は、加速度計、温度センサ、ビデオ・センサなどのようなセンサを含むことができるが、他のデータ源も想定している。別のデータ源の非限定的な一例として、通信デバイスが、ＤＤＲデータを送信して、データ源として動作してもよい。このように、ＤＤＲデータ入力１２のデータ・ストリームは、データ源１０からデマルチプレクス・コンポーネント１４へ供給することができる。
【００２０】
ＤＤＲデータ入力１２は、規則的な、意図的に配置した間隔の所定のパターンのビット（所定のビット・パターン）を含む訓練（トレーニング）信号とすることができ、あるいは、データ源からの所定のビット・パターンを備える知覚データまたは別のストリーム・データとすることができる。典型的には、トレーニング信号は、最初に、データ整列コンポーネント１６０へ供給され、タップなどのようなデータ・セグメント間の境界を示す所定のビット・パターンを備えている後続の非トレーニング・データ・ストリームからスキューを除去するための、有用なコンフィギュレーション情報を伝達する。例えば、トレーニング・データは、シリアル・データ・ストリームにおいて、所定のビット・パターンを規則的な間隔で繰り返して伝達することができる。データ整列コンポーネント１６は、繰り返しの間隔を検出するために、システム１の種々のエレメントから入力を受信することができる。その後、所定のビット・パターン間の予期した間隔を確立した後、データ整列コンポーネント１６０は、所定のビット・パターンの存在を検出することにより、非トレーニング・データのスキューを除去することができる。
【００２１】
デマルチプレクス・コンポーネント１４は、ＤＤＲデータ入力１２を、２つのシングル・データ・レート（ＳＤＲ）のデータ・ストリーム１６、１８にするように、分割、分岐または処理する。第１および第２のＳＤＲデータ・ストリーム１６、１８を併せると、ＤＤＲデータ入力１２において伝達されたデータの全てを、切り離したフォーマット（de-coupled format）で、含むことができる。これについては、以下で説明する。
【００２２】
第１ＳＤＲデータ・ストリーム１６は、第１遅延コンポーネント２０へ供給することができ、更に、第１ＡＮＤゲート５０の入力へも供給することができる。遅延コンポーネント２０、３０、４０、１１０、１２０は、データ・ストリームからデータを受信し、そのデータを１クロック・サイクル以上遅延させた後に送信するように構成することができる。第１遅延コンポーネント２０の出力は、１回遅延した第１ＳＤＲデータ・ストリーム２２である。同様に、第２ＳＤＲデータ・ストリーム１８は、第２遅延コンポーネント３０により遅延され、１回遅延した第２ＳＤＲデータ・ストリーム３２が生成される。第３遅延コンポーネント４０は、１回遅延した第２ＳＤＲデータ・ストリーム３２を遅延させて、２回遅延した第２ＳＤＲデータ・ストリーム４２を生成する。
【００２３】
図示の実施形態では、それぞれの遅延コンポーネントは、その個々の入力を１クロック・サイクルだけ遅延させる。別の実施形態では、１以上のクロック・サイクルを用いることができ、２個、３個、４個などのクロック・サイクルの遅延を含むことができる。好ましくは、データ整列コンポーネント１６０は、以下で説明するように、変化する遅延量に応じてデータを適正に整列するように構成できる。
【００２４】
論理アーキテクチャは、以下で説明するような、所定のビット・パターンに関して２つのＳＤＲデータ・ストリームを検査するための１以上の適切なコンポーネントを備える。システム１の図示の実施形態では、論理アーキテクチャは、第１および第２のＡＮＤゲート５０、６０、およびＯＲゲート７０で構成されている。第１ＡＮＤゲート５０は、３つの入力、すなわち、第１入力５２、第２入力５４、第３入力５６を備える。これらには、後の参照のために「Ａ」、「Ｂ」、および「Ｃ」という記号も付けられている。図示の実施形態では、第２入力５４、即ち、「中央」の入力は反転入力である。すなわち、第１ＡＮＤゲート５０を活性化する条件は、第１および第３の入力５２、５４で１の論理高レベル、第２入力５４で論理低レベルである。実施形態のシステムに関しては、このような状態は、第１入力５２に結合された第１ＳＤＲデータ・ストリーム１６における「１」のビットと、第２入力５４に結合された１回遅延した第２ＳＤＲデータ・ストリーム３２におけるヌル、即ち、「０」のビットと、第３入力５６に結合された１回遅延した第１ＳＤＲデータ・ストリーム２２における「１」のビットとが存在していることである。すなわち、第１ＡＮＤゲート５０の出力が論理高レベルになるのは、各々がＤＤＲデータ・ストリーム１２の成分であるデータ・ストリームに、所定のビット・パターンが現れたときである。したがって、第１ＡＮＤゲート５０は、ＤＤＲデータ・ストリーム１２におけるビットのシーケンスまたはパターンを検出し、そのパターンまたはシーケンスの検出に応答して信号を送信するように、構成される。信号は、第１ＡＮＤゲート出力５８を通じて送信することができる。
【００２５】
第２ＡＮＤゲート６０も同様に構成されており、第１入力６２、第２入力６４、および第３入力６６には、更に「Ｄ」、「Ｅ」、および「Ｆ」という記号が付けられている。見て分かるように、第１入力６２は１回遅延した第２ＳＤＲデータ・ストリーム３２に結合され、第２、即ち、中央入力６４は、１回遅延した第１ＳＤＲデータ・ストリーム２２に結合されている反転入力であり、第３入力６６は２回遅延した第２ＳＤＲデータ・ストリーム４２に結合されている。第２ＡＮＤゲート６０の出力６８はＯＲゲート７０に結合される。すなわち、第２ＡＮＤゲート６０は、第１ＡＮＤゲート５０と同様のパターンを検出するように構成されるが、以下で説明するように、ＤＤＲデータ・ストリーム１２の一部においてである。第１および第２のＡＮＤゲート５０、６０は、双方とも、所定のビット・パターンの検出に応答して信号をＯＲゲート７０へ送信するように構成されている。
【００２６】
１回遅延した第１ＳＤＲデータ・ストリーム２２および１回遅延した第２ＳＤＲデータ・ストリーム３２は、リンクした、即ち、ダブル・マルチプレクサに結合することができる。これは、データ処理コンポーネント８０と呼ばれ、主に、４つの入力ＳＤＲデータ・ストリームから２つのＳＤＲデータ・ストリームを選択的に出力するように構成されている。データ処理コンポーネント８０は、第１から第４の入力８１、８２、８３、８４のような複数の入力を有し、これらは、図示のように、１回遅延した第１ＳＤＲデータ・ストリーム２２、１回遅延した第２ＳＤＲデータ・ストリーム３２、および２回遅延した第２ＳＤＲデータ・ストリーム４２と結合される。
【００２７】
データ処理コンポーネント８０は、入力ＳＤＲデータ・ストリーム間での選択を行い、それらを第１および第２の出力８５、８６において再送信するように構成される。すなわち、図示のように、第１出力８５は、１回遅延した第１ＳＤＲデータ・ストリーム２２または２回遅延した第２ＳＤＲデータ・ストリーム４２の何れかからデータを受信することができる。同様に、第２出力８６は、１回遅延した第２ＳＤＲデータ・ストリーム３２または１回遅延した第１ＳＤＲデータ・ストリーム２２の何れかからデータを受信することができる。入力接続８１、８２、８３、８４間での出力８５、８６に対しての選択は、デバイス８０全体に適用することができる。即ち、第１組の入力８１、８２の１つと出力８５との間の接続は、第２組の入力８３、８４の１つと第２出力８６との間における同様の選択に対応する。入力の組の中における選択は、制御入力８７における論理高または低の値に応じて行うことができる。すなわち、制御入力８７において論理低である場合、入力の各組のうちの第１のもの８１、８３を、対応する出力８５、８６に接続することができる。制御入力８７において論理高値が受信された場合、双方の接続がシフトされ、入力の各組のうちの第２のもの８２、８４が、対応する出力８５、８６に接続される。このように、制御入力８７における論理値は、第１および第２の出力ＳＤＲデータ・ストリーム１８２、１８４に何れＳＤＲデータ・ストリームを用いるかを決定する。
【００２８】
ＯＲゲート７０は、第１および第２の入力７２、７４の双方において論理値を受信する。入力７２、７４の何れかまたは双方における論理高値に応答して、ＯＲゲート７０は、その出力で論理高値を生成する。この出力は、第１および第２のマルチプレクサ９０、１００に結合される。ＯＲゲート７０は、論理アーキテクチャおよび／または所定のビット・パターンの実施形態に適合するような１以上の異なる論理コンポーネントで具体化することができる。
【００２９】
第１および第２のマルチプレクサ９０、１００は、種々の他のコンポーネントに結合することができる。マルチプレクサ９０、１００は、それらのそれぞれの制御入力で受信した論理値に応じて、入力間での切り換えを行うように構成される。図示の実施形態では、トレイン信号源１３０が双方のマルチプレクサ９０、１００に結合されている。
【００３０】
第１マルチプレクサ９０を調べると、「０」および「１」の印が付けられた２つの切換可能な入力が示されている。「０」入力は、フェーズ・イン（ＰＨＡＳＥ  ＩＮ）信号源１５０に結合されており、フェーズ・イン信号１５２を受信する。「１」入力は第１ＡＮＤゲート５０に結合されており、ＡＮＤゲート５０からの出力を受信する。第１マルチプレクサ９０は第１マルチプレクサ出力９２を有し、０または１の入力の何れが選択されるかに応じて、フェーズ・イン信号１５２または第１ＡＮＤゲート５０からの信号の何れかを伝達する。
【００３１】
入力の選択、即ち、第１マルチプレクサ９０を好ましい状態にすることは、トレイン（train）信号１３２の使用により行うことができる。第１の場合、トレイン信号源１３０により論理低が供給された場合、第１マルチプレクサ９０はフェーズ・イン信号１５２を出力する。第２の場合において、トレイン信号源１３０が論理高レベルを供給するように操作または動作または影響された場合、第１マルチプレクサ９０は、第１ＡＮＤゲート５０が発生した信号を出力する。第２の場合では、第１ＡＮＤゲート５０は、場合によっては、論理低のレベルまたは値を送信する可能性がある。何故なら、これが実行する論理演算は、ＤＤＲデータ・ストリーム１２の状態により満たされないからである。このような期間中、第１マルチプレクサ９０は、その出力９２で論理低レベル信号を発生する。トレイン信号１３２および第１ＡＮＤゲート５０が論理高値にある場合、第１マルチプレクサ９０は、応答して、その出力９２で論理高レベルを発生する。
【００３２】
第２マルチプレクサ１００は、それが「０」入力を有し、コンフィグ（config）信号源１４０からコンフィグ信号１４２を受信することを除いて、同様に動作する。同様に、「１」入力をＯＲゲート７０に結合することができる。状態セレクタは、やはりトレイン信号源１３０からのトレイン信号１３２とすることができる。
【００３３】
第４および第５の遅延コンポーネント１１０、１２０は、前述の遅延コンポーネントと同様のタスクを実行することができる。第４遅延コンポーネント１１０は、ＯＲゲート７０に結合され、ＯＲゲート７０からデータ・ストリームを受信することができる。データ・ストリームは、１クロック・サイクルだけ遅延して、あるいは他の実施形態では、複数のクロック・サイクルだけ遅延して、シーケンス検出信号１１２を生成することができる。第５遅延コンポーネント１２０は、好ましくは、マルチプレクサ９０、１００双方の出力９２、１０２に結合される。第５遅延コンポーネント１２０も、マルチプレクサ９０、１００からの着信信号を遅延させるが、ＯＲゲート７０のようにも機能して位相信号１２２を発生する。位相信号１２２は、マルチプレクサ９０の出力が論理高であるとき、および／または第２マルチプレクサ１００の出力が論理高であるとき、論理高値となる。それ以外の場合、位相信号１２２は論理低となる。位相信号１２２は、マルチプレクサ９０、１００の出力に応じて、ビットの連続するストリーム、または単一のビットを構成することができる。
【００３４】
データ整列コンポーネント１６０は、第４遅延コンポーネント１１０に結合してシーケンス検出信号１１２を受信するように、および第５遅延コンポーネント１２０に結合して位相信号１２２を受信するように、およびデータ処理コンポーネント９０に結合して第１および第２の出力ＳＤＲデータ・ストリーム１８０、１８２を受信するようにできる。また、データ整列コンポーネント１６０は、データ記録コンポーネント１７０に結合することもでき、それとの間でデータを交換することができる。
【００３５】
データ整列コンポーネント１６０は、ＤＤＲデータ・ストリーム１２を構成するＳＤＲデータ・ストリーム１８０、１８２を受信し、他のソース（源）から受信する信号に応じて、これらのデータを整列するように構成される。データの整列は、以下で説明する何れかの方法に従って行うことができ、論理アーキテクチャのデータ・タイプ、構造、および／または組成には依存しないものとすることができる。データを整列した後、それを整列データ１６２としてデータ記録コンポーネント１７０へ供給することができ、データ記録コンポーネント１７０は、後の使用のためにその整列データを格納することができる。
【００３６】
データ記録コンポーネント１７０は、データ整列コンポーネント１６０に結合され、任意の適した方法でデータを受信し記録するように構成されている。データまたはデータ・セグメントは、プロセッサ読み取り可能な媒体に格納することができ、あるいは、搬送波において具体的に表されるコンピュータ・データ信号により伝送媒体または通信経路を通じて再送信することができる。データ記録コンポーネント１７０により用いることができる「プロセッサ読み取り可能な媒体」または「機械読み取り可能な媒体」は、情報の格納や転送を行うことができる任意の媒体を含む。プロセッサ読み取り可能な媒体の例には、電子回路、半導体メモリ・デバイス、ＲＯＭ、フラッシュ・メモリ、消去可能ＲＯＭ（ＥＲＯＭ）、フロッピ・ディスケット、ＣＤ−ＲＯＭ、光ディスク、ハード・ディスク等が含まれる。
【００３７】
システム１の動作の更なる説明は、ＤＤＲデータ・ストリーム１２を伴うデータ処理技法の説明の後には、例を用いて更に良く示すことができる。ＤＤＲデータ・ストリームは、任意の適したＤＤＲの仕様または規格に従って送信されるビットを含むことができる。図２を参照すると、ＤＤＲデータ・ストリーム３００が示されている。ＤＤＲデータ・ストリーム３００は、以下に記載する信号の何れか又は全てを含むことができ、更に、追加の信号も含むことができる。「ダブル・データ・レート」という用語は、「ストローブ」信号に対しての情報のビットを送信する速度を指し、「ＤＱＳ」信号と示す。「ＤＱ」信号と示すデータ信号も送信する。それぞれの信号は、２つの電圧間、各低電圧「ＶＬ」および各高電圧「ＶＨ」の間で変化するものとして示されている（これらの信号は、同じ高電圧レベルおよび同じ低電圧レベルを有し得るが、必ずしもそうでなくてもよい）。
【００３８】
３つの連続ＤＱＳサイクル３２０、３２５、３３０が示されている。ｘ軸は、進行する時間を表し、ｔおよび付随する方向矢印により示される。ｘ軸に沿って列挙した整数は、第１、第２、および第３の連続するＤＱＳサイクル３２０、３２５、３３０の期間を表す。規則的なＤＱＳサイクル毎に、信号の立ち上がりエッジまたは第１部として知られる「低から高の」電圧へのＤＱＳサイクルの遷移、そして信号の立ち下がりエッジまたは第２部分として知られる「高から低の」電圧へのＤＱＳサイクルの遷移において、ＤＳ信号を評価することができる。ＤＱ信号を試験して、その値がＶＬ電圧またはＶＨ電圧の何れであるか知ることができる。ＶＬ値を有するＤＱ信号はヌルまたは「０」ビットとして記録することができ、ＶＨ値であるＤＱ信号は非ヌルまたは「１」ビットとして記録することができる。すなわち、図２において、０ビット３０２およびこれに続く第２の０ビット３０４は、第１ＤＱＳサイクル３２０と関連付けられる。最初の０ビット３０２は、第１ＤＱＳサイクル３２０の立ち上がりエッジ３２０Ａと関連する。２番目の０ビット３０４は、第１ＤＱＳサイクル３２０の立ち下がりエッジ３２０Ｂと関連する。同様に、２つの「１」ビット３０６、３０８が、第２ＤＱＳサイクル３２５と関連する。ＤＱ信号を第２ＤＱＳサイクル３２５の立ち上がり３２５Ａおよび立ち下がり３２５Ｂのエッジにおいて試験して、２つのビット３０６、３０８の値を判定することができる。「０」ビット３１０および「１」ビット３１２は、それぞれ、第１部、即ち、立ち上がりエッジ３３０Ａおよび第２部、即ち、立ち下がりエッジ３３０Ｂに沿って、第３ＤＱＳサイクル３３０と関連する。図２に示す特定のビット値は、単にこの説明の目的で用いたに過ぎない。実際には、任意の適したビット・パターンがＤＱ信号において伝達され得る。第１ビット３０２は、第１ＤＱＳサイクル３２０の第１部と関連すると見なすことができる。なぜなら、ＤＱ信号は、第１ＤＱＳサイクル３２０の立ち上がりエッジ３２０Ａの間に試験されるからである。同様に、第２ビット３０４は、第１ＤＱＳサイクル３２０の第２部と関連すると見なすことができる。なぜなら、ＤＱ信号は、そのサイクルの立ち下がりエッジ３２０Ｂの間に試験されるからである。
【００３９】
シングル・データ・レート（ＳＤＲ）信号では、ＤＱ信号は、ＤＱＳ信号と同じ周波数でサイクルし、ＤＱＳサイクルあたり２ビットではなく、ＤＱＳサイクルあたり１ビットとなる。したがって、ＤＤＲデータ・ストリームは、同じ回数のＤＱＳサイクルにおいて、ＳＤＲデータ・ストリームの２倍の量のビットを送信することができる。
【００４０】
図１のデータ源１０は、２種類の入力情報、データ・ビット、およびヘッダや同期ビットのようなメタ・データ・ビットを含むＤＤＲデータを供給するように構成することができる。ＤＤＲデータ・ストリームは、ＤＱＳサイクルの第１半部および第２半部の双方において一定のビット・ストリームを構成することができ、ＤＱ信号における測定点は、このサイクルの間に２回現れ、ＤＱＳサイクルの「半分」または一部毎に１ビットの情報の伝達を可能にする。
【００４１】
図３を参照すると、図２のデータ・ストリーム３００のＤＱ信号の値が、ビットのシーケンスで示されている。ＤＱ信号からのビットは順に示されており、セパレータ３１８が、ＤＱＳ信号におけるサイクルの変化を示す。したがって、第１ＤＱＳサイクル３２０の最初の部分と関連した「０」ビット３０２が、最初のビットとして現れる。同様に、ＤＱＳサイクル３２０の第２半部とに関連した「０」ビット３０４が、２番目のビットとして現れる。残りのビット３０６、３０８、３１０、３１２が順次現れる。３番目に示すサイクル３３０の後に来る追加のＤＱＳサイクルに対し、追加のビットが続いて順次現れる。
【００４２】
図１に戻る。デマルチプレクス・コンポーネント１４は、着信するＤＤＲデータ・ストリームを２つのＳＤＲデータ・ストリーム１６、１８へと分岐、分離、またはデインターリーブするために用いられる。デマルチプレクス・コンポーネント１４は、複数の方法を用いてＤＤＲデータ・ストリームを調節するように構成することができる。幾つかの実施形態では、ＤＤＲデータ入力をシーケンシャルＳＤＲデータ・ストリームに変えることもあり、その場合、ビット情報は、ＤＱＳ信号の一つの部分のみで送信する。ＤＤＲデータは、ＤＱＳクロック・サイクルの第１半部および第２部の双方で伝達することができるので、結果的に得られるこのようなＳＤＲデータ・ストリームは、ＤＤＲデータ・ストリームと同じデータ量を同じ時間量で送信するためには、ＤＱＳ周波数の２倍で動作しなければならない。好ましくは、デマルチプレクス・コンポーネント１４は、ＤＤＲデータ・ストリーム１２を２つの並列のＳＤＲデータ・ストリームへと分けることができる。
【００４３】
ＳＤＲデータ・ストリーム１６、１８の発生のためのビットの選択は、任意の適した様式で行うことができる。幾つかの実施形態では、第１および第２のＳＤＲデータ・ストリームが、同じＤＱＳサイクルに基づいて、交互にＤＤＲデータ・ストリームから多数のシーケンシャル・ビットを伝達することができる。一例として、図３を参照すると、第１ＳＤＲデータ・ストリームは、順に、第１ＤＱＳサイクルに関連したビット３０２、３０４を含むことができ、一方、第２ＳＤＲデータ・ストリームは、順に、第２ＤＱＳサイクルに関連したビット３０６、３０８を含むことができる。すなわち、４つの入力ＤＤＲビットに対して、２つのＤＱＳ間隔にわたって２つのストリームの各々における２つの出力が作成され、これによりＤＤＲ入力のデータ・レートを保存する。
【００４４】
前述のように、ＤＤＲデータ・ストリームを分け幾つかの方法のうちの任意のものを用いることができる。図４は、デマルチプレクスしたシーケンス３００の出力の例を示し、これは非限定的な例である。第１ＳＤＲデータ・ストリーム３４０は、それぞれのＤＱＳサイクルからの２ビットの情報のうちの最初のビットで構成されたビット・シーケンスを含む。すなわち、第１ＤＱＳサイクル３２０の前半（第１半部）からのビット情報である「０」ビット３０２は、第１ＳＤＲデータ・ストリーム３４０における第１のビットに対するビット情報を含む。同様に、第２ＤＱＳサイクル３２５の前半から得たビットである「１」ビット３０６は、第１ＳＤＲデータ・ストリーム３４０における第２のビットに対するビット情報を含み、以下このように、ＤＤＲデータ・ストリームに存在するビットの数だけ続き得る。逆に、第１ＤＱＳサイクル信号３２０の後半（第２半部）からのビット情報、「０」ビット３０４は、第２ＳＤＲデータ・ストリーム３５０における第１のビットを含み、以下同様である。
【００４５】
従って、ＤＤＲデータ・ストリームは、２つのＳＤＲデータ・ストリームを作成することによりデマルチプレクスでき、この場合、それぞれのＳＤＲデータ・ストリームのビット情報は、ＤＤＲデータ・ストリームのＤＱＳサイクルの交互する半部から得られる。すなわち、第１ＳＤＲデータ・ストリームは、全てのＤＤＲ  ＤＱＳサイクルの前半（第１半部）と関連したビットを含むことができ、第２ＳＤＲデータ・ストリームは、全てのＤＤＲ  ＤＱＳサイクルの後半（第２半部）と関連したビットを含むことができる。ＤＱＳサイクルの或る半部からのビットの選択、および或るＳＤＲデータ・ストリームとの関連付けは、デマルチプレクス・ユニットまたはユーザにより選択することができ、かならずしも特定のデータ・ストリームやＤＱＳサイクルの半部に対応するものではない。
【００４６】
すなわち、再び図１を参照すると、第１ＳＤＲデータ・ストリーム１６は、ＤＱＳサイクルの前半（第１半部）または後半（第２半部）からのビットのみを含むことができる。各ＤＱＳサイクルの他方の半部は、第２ＳＤＲデータ・ストリーム１８へ供給することができ、これにより、ＤＤＲデータ入力１２と同じＤＱＳ周波数で２つのＳＤＲデータ・ストリームを生成する。図示の例では、各ＤＱＳサイクルの後半からのビットは、第１ＳＤＲデータ・ストリーム１６を構成し、各ＤＱＳサイクルの前半からのビットは、第２ＳＤＲデータ・ストリーム１８を構成する。ＤＱＳの半部および対応するＳＤＲデータ・ストリームは、異なる実施形態では異なり得る。
【００４７】
ＤＤＲデータ入力１２をデマルチプレクス・コンポーネント１４により２つのＳＤＲデータ・ストリーム１６、１８へとデマルチプレクス、分割、または分けた後、第１ＳＤＲデータ・ストリーム１６を第１ＡＮＤゲート５０の第１入力５２と第１遅延コンポーネント２０との双方へ供給し、第２ＳＤＲデータ・ストリーム１８を第２遅延コンポーネント２２へ供給する。第１遅延コンポーネント２０は、このデータを遅延して、１回遅延した第１ＳＤＲデータ・ストリーム２２とし、第２遅延コンポーネント３０は、同じ動作を実行して、１回遅延した第２ＳＤＲデータ・ストリーム３２を作成する。
【００４８】
１回遅延した第１ＳＤＲデータ・ストリーム２２は、第１ＡＮＤゲート５０の第３入力５６、第２ＡＮＤゲート６０の第２入力６４、およびデータ処理コンポーネント８０の２つの入力８１、８４へ供給される。１回遅延した第２ＳＤＲデータ・ストリーム３２は、第１ＡＮＤゲート５０の第２入力５４、第２ＡＮＤゲート６０の第１入力６２、データ処理コンポーネント８０、および第３遅延コンポーネント４０へ供給される。第３遅延コンポーネント４０は、データ・ストリームを遅延して、２回遅延した第２ＳＤＲデータ・ストリーム４２を作成することができる。２回遅延した第２ＳＤＲデータ・ストリーム４２は、第２ＡＮＤゲート６０の第３入力６６およびデータ処理コンポーネント８０へ供給される。
【００４９】
ＤＤＲデータ・ストリーム１２における所定のビットのシーケンスまたはパターンを検出するために、論理アーキテクチャを構成することができる。示された実施形態では、「１０１」のビット・パターンを用いるが、他のシーケンスも用いることができる。すなわち、本実施形態では２つのＡＮＤゲート５０、６０と、ＯＲゲート７０とを用いるが、異なる論理アーキテクチャを構築して、例えば「１０１０」や「１００１」や「１１００１１」や「０１０」等のような、異なるシーケンスを検出することもできる。好ましくは、ＤＤＲデータ・ストリームにおけるメタ情報のビット数を低減するために、情報ビットとは対照的に、より短いパターンまたはシーケンスを用いる。
【００５０】
示した実施形態では、「１０１」パターンを、第１および第２のＡＮＤゲート５０、６０により、２つの標準（regular）のＡＮＤゲート入力と中間の反転入力との結果として、検出する。２つのＡＮＤゲート５０、６０を用いるのは、１０１のシーケンスが、デマルチプレクスの後、第１または第２のＳＤＲデータ・ストリーム１６、１８の何れかにおいて開始され得るからである。
【００５１】
図５を参照すると、ＤＤＲデータ・ストリーム４００のサンプル部分が示されている。サンプル部分４００において、第１ＳＤＲデータ・ストリーム４１０は、データ源が発生してストリームとして送信したビット４１１、４１２、４１３、４１４、４１５、４１６、４１７、４１８のシーケンスを含む。幾つかの実施形態では、このビット・シーケンスは、ＤＤＲデータ・ストリームのＤＱＳサイクルの前半または後半と関連したビットを起源とすることができる場合もある。
【００５２】
第２ＳＤＲデータ・ストリーム４２０は、第１ＳＤＲデータ・ストリーム４１０からのビットと関連したＤＤＲデータ・ストリームのＤＱＳサイクルのもう一方の半部と関連した一連のビットを含むことができる。非限定的な一例として、第１ＳＤＲデータ・ストリーム４１０における第１ビット４１１が、第１ＤＱＳサイクルの前半と関連付けられている場合、第２ＳＤＲデータ・ストリーム４２０の第１ビット４２１は、第１ＤＱＳサイクルの後半と関連付けることができる。すなわち、非限定的な一例として、図１に示す実施形態では、第２ＳＤＲデータ・ストリーム４２０は、データ源１０からのデータを含む第２ＳＤＲデータ・ストリーム１８に対応する。デマルチプレクスした後、第１ＳＤＲデータ・ストリーム１６は、シーケンス「１１１０１０００」を有する上位ビット４１０に対応し、第２ＳＤＲデータ・ストリーム１８は、シーケンス「０１００１１１１」を有する下位ビット４２０に対応する。
【００５３】
再び図１を参照すると、遅延コンポーネント２０、３０、４０は、ＡＮＤゲート５０、６０がＤＤＲデータ・ストリーム１２の異なる部分からのビットを同時に比較できるように、構成されている。サンプル・ストリーム部分４００の例では、システムの２クロック・サイクル後の、２つのＡＮＤゲート５０、６０へ供給される値が図６に示されている。理解されるように、ストリーム部分４００の第１集合体Ｉを、ＡＮＤゲート５０、６０の入力ラベルＡ、Ｂ、Ｃ、Ｄ、Ｅ、およびＦと、照合する。すなわち、Ｆ入力はストリーム部分４００から供給されない。その理由は、２回遅延した第２ＳＤＲデータ・ストリーム４２が未だデータ情報を受け取っていないからである。
【００５４】
しかしながら、理解されるように、第１集合体Ｉに示すように、１０１パターンが交互のＳＤＲデータ・ストリームに存在する。具体的には、第１ＳＤＲデータ・ストリーム４１０における第１ビット４１１は１であり、第２ＳＤＲデータ・ストリーム４２０における第１ビット４２１は０であり、第２ＳＤＲデータ・ストリーム４２０における第２ビット４１２は１である。１クロック・サイクル後、第１ＳＤＲデータ・ストリーム４２０の第１ビット４１１が、１回遅延した第１ＳＤＲデータ・ストリーム２２に存在し、第１ＡＮＤゲート５０の第３入力５６（Ｃ）へ供給される。同様に、第２ＳＤＲデータ・ストリーム４２０の第１ビット４２１が、１回遅延した第２ＳＤＲデータ・ストリーム３２に存在し、第１ＡＮＤゲート５０の第２、即ち、中央の入力５４（Ｂ）へ供給される。最後に、第１ＳＤＲデータ・ストリーム４１０の第２ビット４１２が、第１ＳＤＲデータ・ストリーム１６に存在し、第１ＡＮＤゲート５０の第１入力５２（Ａ）へ供給される。したがって、第１ＡＮＤゲート５０は、その論理動作を満足するビットのシーケンスを受信しており、出力５８において論理高値を発生する。加えて、「１０１」シーケンスにおける最初の「１」ビットが第１ＳＤＲデータ・ストリーム１６、４１０に現れたので、第２ＡＮＤゲート６０の代わりに、第１ＡＮＤゲート５０がこのパターンを検出する。
【００５５】
また、第１ビット集合体Ｉは、ある入力を第２ＡＮＤゲート６０へ供給する。２回遅延した第２ＳＤＲデータ・ストリーム４２の中には第１集合体Ｉからのビットはないので、第２ＡＮＤゲート６０の第３入力６６（Ｆ）は、まだＤＤＲデータ・ストリームからデータを受信していない。理解されるように、第３入力６６（Ｆ）の状態に関係なく、第２ＡＮＤゲート６０の論理動作は満たされず、信号は送り出されない。
【００５６】
図７は、図５のサンプルＤＤＲデータ・ストリーム部分４００からの第２ビット集合体ＩＩの、第１および第２のＡＮＤゲート５０、６０間におけるビット分配を示す。理解できるように、ＡＮＤゲート５０、６０は、何れも、その論理動作が満たされておらず、論理高値を出力しない。しかしながら、２回遅延した第２ＳＤＲデータ・ストリーム４２は、ビットの伝達を開始するのに十分なクロック・サイクルを有し、第２ＳＤＲデータ・ストリーム４２０の第２ビット４２２を供給する。したがって、第１ビット４１１、４２１がデマルチプレクスされて対応するＳＤＲデータ・ストリームとなってから、３クロック・サイクルが過ぎている。
【００５７】
図８は、図示のようなＡＮＤゲート入力への、同じＤＤＲデータ・ストリーム部分４００からの第３ビット集合体ＩＩＩの配置を示す。理解できるように、「１０１」パターンは、第２ＡＮＤゲート６０へ入力を供給するＳＤＲデータ・ストリームの中にある。これらのビットは、第２ＳＤＲデータ・ストリーム１８、４２０、第５ビット４２５における「１」ビットから開始する。第１ＳＤＲデータ・ストリーム１６、４１０の第６ビット４１６である「０」がこれに続き、最後の「１」ビットは、再び、第２ＳＤＲデータ・ストリーム１８、４２０における第６ビット４２６である。すなわち、ＡＮＤゲート５０、６０双方の構成では、所定のビット・シーケンスは、第１または第２のＳＤＲデータ・ストリーム１６、４１０、１８、４２０の何れかにおいて開始され得る。
【００５８】
すなわち、２つのＡＮＤゲート５０、６０は、第１または第２のＳＤＲデータ・ストリーム１６、１８の何れかにおいて開始ビットが現れる、所定のビット・シーケンスを検出することができる。加えて、第１ＡＮＤゲート５０は論理高値を第１マルチプレクサの「１」入力９０へ供給することができる。理解できるように、ＯＲゲート７０は、ＡＮＤゲート５０、６０の何れかから論理高値を受信することに応答して、論理高値を第４遅延コンポーネント１１０へ供給するように、構成することができる。ＯＲゲート７０の出力も、第２マルチプレクサ１００の「１」入力へ供給することができる。
【００５９】
マルチプレクサ９０、１００は、双方とも、前述のように、トレイン信号源１３０からセレクタ信号を受信することができる。したがって、トレイン信号１３２上の論理高値がマルチプレクサ９０、１００へ供給されると、マルチプレクサ９０、１００の出力は、それぞれ、第１ＡＮＤゲート５０およびＯＲゲート８０の出力に対応する。マルチプレクサ９０、１００の出力は、第５遅延コンポーネント１２０により遅延された、位相（phase）信号１２２とすることができる。位相信号１２２は、データ処理コンポーネント８０に対する切換信号として供給することができ、位相信号１２２は、データ整列コンポーネント１６０へも供給することができる。
【００６０】
幾つかの実施形態では、シリアル・データをＤＤＲデータ・ストリーム１２の形態でデータ源１０から供給する。ある種の状況下では、並列線を通じて送られる反復的データ・シーケンスが互いに対してスキューしてしまう可能性がある。これが起こるのは、例えば、長さや、異常や、送信機の処理速度による伝送線のばらつきが、その線を通じてのシリアル・データ伝送レートを変化させるときである。図１を参照すると、データ源１０は、このようなシリアル・データ送信の源と見なすことができる。図示の実施形態では、データ源１０は単一のデータ送信を表す。したがって、ＤＤＲデータ・ストリーム１２は、ある種の状況下では、スキューされたデータと考えられ得る。
【００６１】
データのスキューを除去するために、「データ・アイ」として知られているビットのグループを配置することができる。データ・アイとは、タップとして知られる、対象のビット・シーケンスの境界から最も遠いビットのグループである。すなわち、それぞれのタップに関して、データ・アイの開始と終了の中間点またはほぼ中間点にあるビットが中央である。スキュー除去プロセスの一部として、データ・アイの位置決めは、タップを順次調べて（sequencing）その中心を決定することにより、達成することができる。加えて、データ・タップ間の境界に関する情報を評価することにより、データ整列コンポーネント１６０は、各タップの中心（中央）を決定し、有用な処理および／または記録のためにデータを整列することができる。したがって、タップの開始および終了を指定することは、データ・アイの位置を見つけるために有用である。
【００６２】
動作中、所定のビットのパターンまたはシーケンスを含む、初期の予めコンフィギュレーションされているトレーニング（訓練）ＤＤＲデータ・ストリームを、データ源１０から供給することができる。所定のシーケンスは、ＤＤＲデータ・ストリームの立ち上がりエッジまたは立ち下がりエッジと関連付けられるＳＤＲデータ・ストリーム（一度デマルチプレクスされている）で開始する、ＤＤＲビット・ストリームにおける「１０１」とすることができる。好ましくは、所定のシーケンスは、実施形態のシステム１に対する論理アーキテクチャに対応する。訓練ＤＤＲデータ・ストリームがデータ源１０から供給されている間、トレイン信号源１３０は、トレイン信号１３２を第１および第２のマルチプレクサ９０、１００へ供給する。したがって、マルチプレクサ９０、１００に対する「１」入力が、これらそれぞれの出力９２、１０２から送信される。
【００６３】
訓練ＤＤＲデータ・ストリームの持続期間により定められる訓練（トレーニング）動作の間、所定のビットのシーケンスを、規則的な反復パターンの間に発生するように、意図的に離間させることができる。このようなパターンの一例は、１０１シーケンスの後に８つのシーケンシャルなビットを続かせ、それに別の１０１シーケンスを続かせる、ということの繰り返しである。別のこのようなパターンは、１６個の介在するシーケンシャルなビットを有するものなどとすることができる。第１ＳＤＲデータ・ストリーム１６における最初の１ビットで１０１パターンが現れる毎に、１クロック・サイクル後、示されるように、第１ＡＮＤゲート５０は、論理高値をＯＲゲート７０および第１マルチプレクサ９０の双方へ供給する。ＯＲゲート７０は、論理高値を第２マルチプレクサ１００および第４遅延コンポーネント１１０へ供給する。第４遅延コンポーネント１１０は、シーケンス検出信号１１２をデータ整列コンポーネント１６０に対して生成し、所定のシーケンスが検出されたことの指示を整列コンポーネント１６０に与える。
【００６４】
加えて、第５遅延コンポーネント１２０は、第１マルチプレクサ９０の出力信号９２を通じて第１ＡＮＤゲート５０から、ビット、即ち、インジケータを受信するので、位相信号１２２はデータ整列コンポーネント１６０へも送信される。また、位相信号１２２は、データ処理コンポーネント８０が第１および第２の出力ＳＤＲデータ・ストリームとしてデータ整列コンポーネント１６０へ送信するために１組の入力を選択するようにさせる。
【００６５】
第１および第２の出力ＳＤＲデータ・ストリームは、パターンのしかるべき位相に対応する。すなわち、第１ＳＤＲデータ・ストリームにおける最初の１ビットで所定のシーケンスが検出されると、第１および第２のＳＤＲデータ・ストリームが、これらがデマルチプレクスされたときと同じコンフィギュレーションで、データ整列コンポーネント１６０へ送信される。
【００６６】
しかしながら、位相信号１２２に論理高値がない場合、データ処理コンポーネント８０は、１回遅延した第１ＳＤＲデータ・ストリーム２２からのデータを第２出力ＳＤＲデータ・ストリーム１８２として供給し、２回遅延した第２ＳＤＲデータ・ストリーム３２からのデータを第１出力ＳＤＲデータ・ストリーム１８０として供給することにより、ＳＤＲデータ・ストリーム１８０、１８２の位相を反転することができる。すなわち、後者の場合、第１出力ＳＤＲデータ・ストリーム１８０も、第２出力ＳＤＲデータ・ストリーム１８２と比較すると、１回遅延され、その結果として適正なデータの前進が得られる。このデータの前進は正しい。何故なら、後者の場合、所定のシーケンスの最初の「１」ビットは第２ＳＤＲデータ・ストリーム１８において検出され、対応する出力ＳＤＲデータ・ストリーム１８０、１８２は、その後、第１出力ＳＤＲデータ・ストリーム１８０上で１０１パターンに続く最初のビットを送信し、その結果として、所定のシーケンスの間のビットを直ちにデータ整列コンポーネント１６０に提示することになるからである。
【００６７】
所定ビット・シーケンスの数回の繰り返しの後、データ整列コンポーネント１６０は、８ビットのデータ・ワードまたはデータ・タップに対応する８ビットや、１６ビットのデータ・ワードまたはデータ・タップを示す１６ビットなどのような、ビット・シーケンスの発生間の適切な間隔を決定することができる。訓練シーケンスが完了した後、データ源１０は、データ・ワードまたはデータ・タップを伝達するものである準備されたデータへ、データ・ワードまたはデータ・タップの間に配される所定のビット・シーケンスを供給する。ワイヤやネットワーク接続やポートや他の任意のデバイスなどのような、同じデータ源１０を、トレーニング・パターンと、準備した又は生のデータとの双方の送信に用いることができ、また、訓練の後にデータ源１０を交換することもできる。
【００６８】
生のデータ又は準備したデータをシステム１へ供給するとき、トレイン信号１３２上の論理高値は停止され、マルチプレクサ９０、１００は、その０入力を供給するように戻る。この変化の効果については以下で更に詳しく説明する。第１ＡＮＤゲート５０は、もはやデータまたは情報を第１マルチプレクサ９０を通じて供給することができないので、ＯＲゲート７０のみが、ＡＮＤゲート５０、６０の何れかによる所定のシーケンスの検出に応答して論理高値を生成する。加えて、ＯＲゲート７０からの論理値は、もはや第２マルチプレクサ１００により選択されない。すなわち、ＯＲゲート７０はシーケンス検出信号１１２を供給するが、ＯＲゲート７０からの論理高値は位相信号１２２上に論理高値を生成しない。従って、システム１が訓練ＤＤＲデータ・ストリームを用いて準備されると、生データを受信して、その生データに対してデータ整列およびスキュー除去の動作を実行するようにコンフィギュレーションされる。
【００６９】
生データの送信過程において、ＳＤＲデータ・ストリーム１６、１８を検査して、所定のビット・シーケンスの発生について調べることができる。前述の方法により、シーケンス検出信号１１２上の論理高値を、ＤＤＲデータ・ストリーム１２における所定のビット・シーケンスの発生と同期して、データ整列コンポーネント１６０へ送信する。したがって、データ整列コンポーネント１６０は、以下に説明するように、所定のビット・シーケンス間のデータの開始ビットおよび終端ビットに関する入力を用いて、データを整列させることができる。データの整列につては、システム１の異なる実施形態における遅延コンポーネントの数や配置における様々な変更が考慮され得る。このような補正は、各システムに特定的であり、特定のデータ整列コンポーネントにハードワイヤまたはハードコードで組み入れることができ、あるいは、システム間で異なり、コンフィギュレーション可能なデータ整列コンポーネントについて更新することができる。
【００７０】
一部のデータは、データにおけるスキューのために、訓練ＤＤＲデータ・ストリームにより確立したデータ・ワードまたはデータ・タップの境界に正確に一致しない場合もある。例えば、生データにおける所定のビット・シーケンスは、８ビットではなく、繰り返しの間で７ビットのみで現れたり、繰り返しの間で９ビットで現れる場合や、訓練ＤＤＲデータ・ストリームにより確立した８ビットのビット長で現れる場合もある。データ整列コンポーネント１６０にはトレーニング・データが供給されているので、第１および第２の出力ＳＤＲデータ・ストリーム１８０、１８２の少なくとも一部をバッファして、トレーニング・データから得られる予測結果と実際のデータとを比較することができる。例えば、８ビットを予期しているときに７ビットのみが供給された場合、データ整列コンポーネント１６０はこの７ビットを破棄して、データ・ワードまたはデータ・タップを含むことができる次のビット範囲またはビット長について所定のビット・シーケンスに基づいて再校正する。同様に、所定のビット・シーケンス間に９ビットが現れた場合、９ビット全てを破棄することができる。
【００７１】
その結果、データがスキューしてしまった場合、データ整列コンポーネント１６０は、トレーニング・データと所定のパターンとの組み合わせを用いて、データ・ワードまたはデータ・タップを適正なフレームに入れることができる。このようなフレーム化（framing、フレーム処理）は、データ・ワードやタップのような、データ・セグメント間に境界を確立することと見ることもできる。その結果、タップの中心を決定すること、およびデータ結果のスキューを除去することが可能となる。
【００７２】
データ処理は一時中断することができる。このような一時中断、即ち、休止の間に、システムの或る状態や、コールされた整列データや、整列情報、例えば、位相信号を送信したか否かについての情報や、データ・ストリームが一時中断された位置（所定のビット・パターンと相対して見ての）などの情報を、格納しておくと都合がよい。このような情報は、フェーズ・イン（phase in）信号源１５２およびコンフィグ（config）信号源１４０の使用により、格納すること及びしシステムへ戻すことができる。データ・ワードまたはタップとしてのデータ・セグメント間での境界を確立するために、格納した整列情報を用いて、整列情報またはデータにより通知されるように続いてのデータ処理の再開を考慮することができる。
【００７３】
トレイン信号１３２が論理低値にあるときの動作状態の間、位相信号１２２は、位相信号１５２またはコンフィグ信号１４２上に論理高値がないならば、論理低値を有する。マルチプレクサ９０、１００は、フェーズ・イン信源１５０およびコンフィグ信号源１４０から、それぞれ、その０入力で入力を受信する。すなわち、一時停止後に動作を再開するとき、信号源１４０、１５０は、正しい同期情報を供給してデータ整列を継続できるように、構成することができる。
【００７４】
図１および図９を参照すると、幾つかの実施形態では、データ処理コンポーネント８０、マルチプレクサ９０、１００、第４および第５の遅延コンポーネント１１０、１２０を含む幾つかの遅延コンポーネント、幾つかの信号源、およびデータ整列コンポーネント１６０を、１つのコンポーネント６６０で実現できる。特に指定しない限り、図９のシステム５０１は、コンポーネントを示す番号が５００増加していることを除いて、図１のものと同様である。データ整列コンポーネント６６０は、図１の個々のコンポーネントのその他の機能の一部または全部を、ソフトウェアまたは一体ハードウェア・コンポーネントにより実行することができる。別の実施形態では、他の組み合わせ、例えば、データ整列およびデータ記録コンポーネントを組み合わせたものも可能である。幾つかの実施形態では、デマルチプレクス・コンポーネントや遅延コンポーネントの一部のような、更に多くのコンポーネントを、多数の出力ポートを有する１つのコンポーネントへと一体化することができる。すなわち、別個のコンポーネントとして示したが、図１のエレメントは、例えば集積回路のいくつかの部分を備えるというように、システムの実施に有利となるように一体化することおよび／または組み合わせることができる。
【００７５】
図１０は、一実施形態のデータ処理方法７００を示すフロー・チャートである。方法７００に関連して実行される種々のタスクは、ソフトウェア、ハードウェア、ファームウェア、またはそれらの任意の組み合わせで実行することができる。例示を目的とするために、以下の方法７００の説明は、図１ないし図９と関連して先に説明したエレメントを参照する。実際には、方法７００の一部は、記載したシステムの異なるエレメント、例えば、データ・ストリーム・デマルチプレクス・コンポーネント１４、遅延コンポーネント、またはデータ記録コンポーネント１７０により実行することもできる。尚、方法７００は、任意の数の追加または代替のタスクを含むことができ、図１０に示すタスクは必ずしも示された順に実行しなくてもよく、また、方法７００は、ここでは詳細に説明しない追加の機能を有する更に総合的な手順またはプロセスに組み込んでもよいことは、理解されるべきである。
【００７６】
前述のように、一実施形態によれば、本システムは、データを整列するために用いることができる。最初に、本システムの実施形態は、周期的訓練パターンのビットを伝達する第１ダブル・データ・レート（ＤＤＲ）・データ・ストリームを受信する（７０２）。このようなＤＤＲデータ・ストリームは、前述のトレーニング・データ・ストリームとすることができ、周期的訓練パターンのビットは、前述の所定のビット・シーケンスまたはパターンに対応する。ＤＤＲデータ・ストリームを受信した（７０２）後、これを第１および第２のシングル・データ・レート（ＳＤＲ）・データ・ストリームへとデマルチプレクスする（７０４）。第１および第２のＳＤＲデータ・ストリームを検査して、第１ＤＤＲデータ・ストリームにおける周期的訓練ビット・パターンの発生間のビット数を判定する（７０６）。前述のように、このようなビット数は、所定のビット・シーケンスの発生間におけるビット長と名付けることができる。このような判定は、論理アーキテクチャやデータ整列コンポーネントのようなコンポーネントにより実行することができる。
【００７７】
ビット長の判定を行った後、本システムの少なくとも一部により、第２ＤＤＲデータ・ストリームを受信することができる（７０８）。第２ＤＤＲデータ・ストリームは、第３および第４のＳＤＲデータ・ストリームへとデマルチプレクスすることができる（７１０）。次いで、本システムは、第３および第４ＳＤＲデータ・ストリームを整列することができる（７１２）が、この整列は、訓練ビット・パターンまたは所定のビット・シーケンスの発生間（発生と発生との間）におけるビット数に等しいビット長で現れる、第２ＤＤＲデータ・ストリームにおけるデータ・セグメント間に境界を確立することにより、なされる。このような境界の確立中に、所定のビット・シーケンスを除去し、「データ・ビット」、即ち、タップにおける対象のビットのみを考慮することができる。
【００７８】
幾つかのシステムの動作中に、位相信号の状態のような当該システムにより用いられる整列情報を、１または複数のメモリ・デバイスに格納することができる（７１４）。次いで、第２ＤＤＲデータ・ストリームにおける一時中断に反応して、または別の指示に応答して、第３および第４のＳＤＲデータ・ストリームのデータ整列を一時中断することができる（７１６）。続いて、本システムは、境界を確立するための格納された整合情報を用いて、第３および第４のＳＤＲデータ・ストリームの整列を再開する（７１８）。
【００７９】
以上、詳細な説明において少なくとも１つの実施形態の例を紹介したが、多数の変形が存在することは認められるべきである。また、ここに記載した１または複数の実施形態の例は、特許請求する主題の範囲、適用可能性、および構成の何れをもいかようにも限定することは意図していないことも認められるべきである。これまでの詳細な説明は、記載した１または複数の実施形態を実施するための便利なロード・マップを当業者に提供する。なお、特許請求の範囲により規定する範囲から逸脱することなく、エレメントの機能および構成に種々の変更が可能であり、本特許出願の出願時に知られていた同等の物および予測できた同等の物も含むことは理解されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【外国語明細書】
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