(57)【要約】【課題】簡単な回路構成により、オフセットの少ない演算増幅器回路を提供する。【解決手段】演算増幅器回路は、差動対部（ＭＮ１／ＭＮ２、ＭＰ１／ＭＰ２）と、第１スイッチ部（ＳＧ３）と、フォールデッドカスコード接続型のカレントミラー回路部（ＭＰ３〜ＭＰ６、ＭＮ３〜ＭＮ６）と、第２スイッチ部（ＳＧ１／ＳＧ２）と、バッファアンプ（ＢＡ）とを具備し、第１スイッチ部（ＳＧ３）と第２スイッチ部（ＳＧ１／ＳＧ２）とを連動させて切り替えてオフセット電圧を空間的に分散させて等価的にオフセットキャンセルする。【選択図】図３
2009303121.tif 000002
【特許請求の範囲】
【請求項１】
信号入力ノードから入力される入力信号と信号出力ノードから出力される出力信号とを差動信号として入力する差動対部と、
前記入力信号と前記出力信号とを入れ替えて前記差動対部に接続する第１スイッチ部と、
前記差動対の能動負荷となるフォールデッドカスコード接続型のカレントミラー回路部と、前記カレントミラー回路部はフォールデッドカスコード接続の能動負荷として機能する負荷トランジスタ群とバイアス電圧が印加されるバイアストランジスタ群とを備え、
前記負荷トランジスタ群と前記バイアストランジスタ群との接続を切り替える第２スイッチ部と、
前記カレントミラー回路部から出力される信号を入力して前記出力信号を出力するバッファアンプと
を具備し、
前記第１スイッチ部と前記第２スイッチ部とを連動させて切り替えてオフセット電圧を空間的に分散させて等価的にオフセットキャンセルする演算増幅器回路。
【請求項２】
前記負荷トランジスタ群は、
前記正側電源電圧に接続されるソースと、前記第２スイッチ部を介して前記バイアストランジスタ群に接続されるドレインと、前記バイアストランジスタ群に接続されるゲートを備える第１負荷ＰチャンネルＭＯＳトランジスタと、
前記正側電源電圧に接続されるソースと、前記第２スイッチ部を介して前記バイアストランジスタ群に接続されるドレインと、前記第１負荷ＰチャンネルＭＯＳトランジスタのゲートに接続されるゲートとを備える第２負荷ＰチャンネルＭＯＳトランジスタと、
前記負側電源電圧に接続されるソースと、前記第２スイッチ部を介して前記バイアストランジスタ群に接続されるドレインと、前記バイアストランジスタ群に接続されるゲートを備える第１負荷ＮチャンネルＭＯＳトランジスタと、
前記負側電源電圧に接続されるソースと、前記第２スイッチ部を介して前記バイアストランジスタ群に接続されるドレインと、前記第１負荷ＮチャンネルＭＯＳトランジスタのゲートに接続されるゲートを備える第２負荷ＮチャンネルＭＯＳトランジスタとを含み、
前記バイアストランジスタ群は、
ゲート同士が接続されて共通のバイアス電圧が印加される第１バイアスＰチャンネルＭＯＳトランジスタおよび第２バイアスＰチャンネルＭＯＳトランジスタと、
ゲート同士が接続されて共通のバイアス電圧が印加される第１バイアスＮチャンネルＭＯＳトランジスタおよび第２バイアスＮチャンネルＭＯＳトランジスタと
を含む
請求項１に記載の演算増幅器回路。
【請求項３】
前記出力バッファアンプは、
前記正側電源電圧に接続されるソースと、前記出力ノードに接続されるドレインと、前記第２バイアスＰチャンネルＭＯＳトランジスタのドレインに接続されるゲートとを備える第１出力ＰチャンネルＭＯＳトランジスタと、
前記負側電源電圧に接続されるソースと、前記出力ノードに接続されるドレインと、前記第２バイアスＮチャンネルＭＯＳトランジスタのドレインに接続されるゲートとを備える第２出力ＮチャンネルＭＯＳトランジスタと、
前記第１出力ＰチャンネルＭＯＳトランジスタのゲートに接続されるソースと、前記第１出力ＮチャンネルＭＯＳトランジスタのゲートに接続されるドレインと、所定の電圧が印加されるゲートとを備え、前記第１出力ＰチャンネルＭＯＳトランジスタのアイドリング電流を制御する第２出力ＰチャンネルＭＯＳトランジスタと、
前記第１出力ＮチャンネルＭＯＳトランジスタのゲートに接続されるソースと、前記第１出力ＰチャンネルＭＯＳトランジスタのゲートに接続されるドレインと、所定の電圧が印加されるゲートとを備え、前記第１出力ＮチャンネルＭＯＳトランジスタのアイドリング電流を制御する第２出力ＮチャンネルＭＯＳトランジスタと、
一端が前記第２バイアスＰチャンネルＭＯＳトランジスタのソースに接続され、他端が前記出力ノードに接続され、位相補償容量として機能する第１容量と、
一端が前記第２バイアスＮチャンネルＭＯＳトランジスタのソースに接続され、他端が前記出力ノードに接続され、位相補償容量として機能する第２容量と
を具備する
請求項２に記載の演算増幅器回路。
【請求項４】
前記第１バイアスＰチャンネルＭＯＳトランジスタのドレインと前記第１および第２負荷ＰチャンネルＭＯＳトランジスタのゲートとの接続ノードと、前記第１バイアスＮチャンネルＭＯＳトランジスタのドレインと前記第１および第２負荷ＮチャンネルＭＯＳトランジスタのゲートとの接続ノードとの間に設けられ、前記第１バイアスＰチャンネルＭＯＳトランジスタと前記第１バイアスＮチャンネルＭＯＳトランジスタに定電流を供給する浮遊定電流源をさらに具備し、
前記浮遊定電流源は、
一端が前記正側電源電圧に接続される定電流源と、
一端が前記負側電源電圧に接続される定電圧源と、
前記定電流源の他端に接続されるゲートおよびドレインと、前記定電圧源を介して前記負側電源電圧に接続されるソースとを備える第１浮遊ＮチャンネルＭＯＳトランジスタと、
前記定電圧源の他端に接続されるゲートおよびドレインと、前記第１浮遊ＮチャンネルＭＯＳトランジスタのソースに接続されるソースとを備える第１浮遊ＰチャンネルＭＯＳトランジスタと、
前記第１浮遊ＮチャンネルＭＯＳトランジスタのゲートおよびドレインに接続されるゲートと、前記浮遊定電流源の定電流を供給する第１ノードとなるドレインとを備える第２浮遊ＮチャンネルＭＯＳトランジスタと、
前記第２浮遊ＮチャンネルＭＯＳトランジスタのソースに接続されるソースと、前記第１浮遊ＰチャンネルＭＯＳトランジスタのゲートおよびドレインに接続されるゲートと、前記浮遊定電流源の定電流を供給する第２ノードとなるドレインとを備える第２浮遊ＰチャンネルＭＯＳトランジスタと
を含む
請求項２または請求項３に記載の演算増幅器回路。
【請求項５】
前記差動対部は、第１のＮチャンネルＭＯＳトランジスタと第２のＮチャンネルＭＯＳトランジスタとを備えるＮチャンネル受け差動対を備え、
前記第１スイッチ部は、前記第１および第２のＮチャンネルＭＯＳトランジスタのゲートに印加される前記入力信号と前記出力信号との接続を切り替える
請求項２から請求項４のいずれかに記載の演算増幅器回路。
【請求項６】
前記第１のＮチャンネルＭＯＳトランジスタのドレインは、前記第１負荷ＰチャンネルＭＯＳトランジスタのドレインに接続され、
前記第２のＮチャンネルＭＯＳトランジスタのドレインは、前記第２負荷ＰチャンネルＭＯＳトランジスタのドレインに接続され、
前記第２スイッチ部は、
前記第１バイアスＰチャンネルＭＯＳトランジスタのソースの接続先を、前記第１負荷ＰチャンネルＭＯＳトランジスタまたは前記第２負荷ＰチャンネルＭＯＳトランジスタに切り替えるスイッチ回路と、
前記第２バイアスＰチャンネルＭＯＳトランジスタのソースの接続先を、前記第１負荷ＰチャンネルＭＯＳトランジスタまたは前記第２負荷ＰチャンネルＭＯＳトランジスタに切り替えるスイッチ回路と
を備える
請求項５に記載の演算増幅器回路。
【請求項７】
前記差動対部は、第１のＰチャンネルＭＯＳトランジスタと第２のＰチャンネルＭＯＳトランジスタとを備えるＰチャンネル受け差動対を備え、
前記第１スイッチ部は、前記第１および第２のＰチャンネルＭＯＳトランジスタのゲートに印加される前記入力信号と前記出力信号との接続を切り替える
請求項２から請求項６のいずれかに記載の演算増幅器回路。
【請求項８】
前記第１のＰチャンネルＭＯＳトランジスタのドレインは、前記第１負荷ＮチャンネルＭＯＳトランジスタのドレインに接続され、
前記第２のＰチャンネルＭＯＳトランジスタのドレインは、前記第２負荷ＮチャンネルＭＯＳトランジスタのドレインに接続され、
前記第２スイッチ部は、
前記第１バイアスＮチャンネルＭＯＳトランジスタのソースの接続先を、前記第１負荷ＮチャンネルＭＯＳトランジスタまたは前記第２負荷ＮチャンネルＭＯＳトランジスタに切り替えるスイッチ回路と、
前記第２バイアスＮチャンネルＭＯＳトランジスタのソースの接続先を、前記第１負荷ＮチャンネルＭＯＳトランジスタまたは前記第２負荷ＮチャンネルＭＯＳトランジスタに切り替えるスイッチ回路と
を備える
請求項７に記載の演算増幅器回路。
【請求項９】
ソース同士が共通接続され、入力差動段として機能するＮチャンネルＭＯＳトランジスタを備えるＮ受け差動対と、
ソース同士が共通接続され、入力差動段として機能するＰチャンネルＭＯＳトランジスタを備えるＰ受け差動対と、前記Ｐ受け差動対のＰチャンネルＭＯＳトランジスタのゲートは対応する前記Ｎ受け差動対のＮチャンネルＭＯＳトランジスタのゲートにそれぞれ接続され、
ソース同士が共通接続されて正側電源電圧に接続され、ゲート同士が共通接続され、ドレインがそれぞれ前記Ｎ受け差動対のＮチャンネルＭＯＳトランジスタのドレインに接続されてフォールデッドカスコード接続の能動負荷として機能する第１および第２のＰチャンネルＭＯＳトランジスタと、
ソース同士が共通接続されて負側電源電圧に接続され、ゲート同士が共通接続され、ドレインがそれぞれ前記Ｐ受け差動対のＰチャンネルＭＯＳトランジスタのドレインに接続されてフォールデッドカスコード接続の能動負荷として機能する第１および第２のＮチャンネルＭＯＳトランジスタと、
所定のバイアス電圧が印加され、各々のゲートが互いに共通接続される第３および第４のＰチャンネルＭＯＳトランジスタと、
所定のバイアス電圧が印加され、各々のゲートが互いに共通接続される第３および第４のＮチャンネルＭＯＳトランジスタと、
前記第１および第２のＰチャンネルＭＯＳトランジスタのドレインと、前記第３および第４のＰチャンネルＭＯＳトランジスタのソースとの間に設けられ、前記第１のＰチャンネルＭＯＳトランジスタのドレインと前記第３または第４のＰチャンネルＭＯＳトランジスタのソースとを切り替えて接続し、前記第２のＰチャンネルＭＯＳトランジスタのドレインと前記第３または第４のＰチャンネルＭＯＳトランジスタのソースとを切り替えて接続する第１のスイッチ群と、
前記第１および第２のＮチャンネルＭＯＳトランジスタのドレインと、前記第３および第４のＮチャンネルＭＯＳトランジスタのソースとの間に設けられ、前記第１のＮチャンネルＭＯＳトランジスタのドレインと前記第３または第４のＮチャンネルＭＯＳトランジスタのソースとを切り替えて接続し、前記第２のＮチャンネルＭＯＳトランジスタのドレインと前記第３または第４のＮチャンネルＭＯＳトランジスタのソースとを切り替えて接続する第２のスイッチ群と、
前記Ｎ受け差動対の一方の第１Ｎトランジスタのゲートと、前記Ｐ受け差動対の一方の第１Ｐトランジスタのゲートとを、入力ノードまたは出力ノードに切り替えて接続し、前記Ｎ受け差動対の他方の第２Ｎトランジスタのゲートと、前記Ｐ受け差動対の他方の第２Ｐトランジスタのゲートとを、前記出力ノードまたは前記入力ノードに切り替えて接続する第３のスイッチ群と、
前記第４のＰチャンネルＭＯＳトランジスタのドレインを第１入力ノードに接続し、前記第４のＮチャンネルＭＯＳトランジスタのドレインを第２入力ノードに接続して前記出力ノードに信号を出力する出力バッファアンプと
を具備する演算増幅器回路。
【請求項１０】
請求項９に記載の演算増幅器回路を用いた液晶表示装置の駆動方法であって、
前記第１Ｎトランジスタのゲートおよび前記第１Ｐトランジスタのゲートを前記入力ノードに接続し、前記第２Ｎトランジスタのゲートおよび前記第２Ｐトランジスタのゲートを前記出力ノードに接続し、前記第１のＰチャンネルＭＯＳトランジスタのドレインと前記第３のＰチャンネルＭＯＳトランジスタのソースとを接続し、前記第２のＰチャンネルＭＯＳトランジスタのドレインと前記第４のＰチャンネルＭＯＳトランジスタのソースとを接続し、前記第１のＮチャンネルＭＯＳトランジスタのドレインと前記第３のＮチャンネルＭＯＳトランジスタのソースとを接続し、前記第２のＮチャンネルＭＯＳトランジスタのドレインと前記第４のＮチャンネルＭＯＳトランジスタのソースとを接続する第１ステップと、
前記第１Ｎトランジスタのゲートおよび前記第１Ｐトランジスタのゲートを前記出力ノードに接続し、前記第２Ｎトランジスタのゲートおよび前記第２Ｐトランジスタのゲートを前記入力ノードに接続し、前記第１のＰチャンネルＭＯＳトランジスタのドレインと前記第４のＰチャンネルＭＯＳトランジスタのソースとを接続し、前記第２のＰチャンネルＭＯＳトランジスタのドレインと前記第３のＰチャンネルＭＯＳトランジスタのソースとを接続し、前記第１のＮチャンネルＭＯＳトランジスタのドレインと前記第４のＮチャンネルＭＯＳトランジスタのソースとを接続し、前記第２のＮチャンネルＭＯＳトランジスタのドレインと前記第３のＮチャンネルＭＯＳトランジスタのソースとを接続する第２ステップと
を備え、前記第１ステップと前記第２ステップとを同一周期で繰り返す
液晶表示装置の駆動方法。
【請求項１１】
信号入力ノードから入力される入力信号と信号出力ノードから出力される出力信号とを差動信号として入力し、対称的に構成される差動対部と、
前記入力信号と前記出力信号とを入れ替えて前記差動対部に接続する第１スイッチ部と、
前記差動対の能動負荷となるフォールデッドカスコード接続型のカレントミラー回路部と、前記カレントミラー回路部はフォールデッドカスコード接続の能動負荷として機能する負荷トランジスタ群とバイアス電圧が印加されるバイアストランジスタ群とを備え、
前記負荷トランジスタ群と前記バイアストランジスタ群との接続を切り替える第２スイッチ部と
を具備する演算増幅器回路を用いて液晶表示装置を駆動する駆動方法であって、
前記差動対部の第１入力ノードに前記入力信号を入力し、前記差動対部の第２入力ノードに前記出力信号を入力し、前記負荷トランジスタ群のうちの第１負荷トランジスタ群と前記バイアストランジスタ群のうちの第１バイアストランジスタ群とを接続し、前記負荷トランジスタ群のうちの第２負荷トランジスタ群と前記バイアストランジスタ群のうちの第２バイアストランジスタ群とを接続する第１接続ステップと、
前記差動対部の第１入力ノードに前記出力信号を入力し、前記差動対部の第２入力ノードに前記入力信号を入力し、前記負荷トランジスタ群のうちの第１負荷トランジスタ群と前記バイアストランジスタ群のうちの第２バイアストランジスタ群とを接続し、前記負荷トランジスタ群のうちの第２負荷トランジスタ群と前記バイアストランジスタ群のうちの第１バイアストランジスタ群とを接続する第２接続ステップと
を備え、
前記第１ステップと前記第２ステップとを同一周期で繰り返してオフセット電圧を空間的に分散させて等価的にオフセットキャンセルする
液晶表示装置の駆動方法。
【請求項１２】
前記第１ステップと前記第２ステップとを液晶表示装置の同期信号に同期して繰り返す
請求項１１に記載の液晶表示装置の駆動方法。
【請求項１３】
前記同一周期を液晶表示装置の１フレーム期間とする
請求項１１または請求項１２に記載の液晶表示装置の駆動方法。
【請求項１４】
前記同一周期を液晶表示装置の１水平期間とする
請求項１１または請求項１２に記載の液晶表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器回路に関し、特に容量性負荷を駆動する演算増幅器回路に関する。
【背景技術】
【０００２】
従来、演算増幅器はバイポーラトランジスタで構成されるものが一般的であった。しかし、昨今はＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路と同居させる必要性やローパワーの要求などから演算増幅器もＭＯＳトランジスタによって構成されることが多くなってきている。ＭＯＳトランジスタで演算増幅器を構成するには、ＭＯＳトランジスタ特有のアナログ特性を使うことにより、バイポーラトランジスタによって構成される演算増幅器とは違った回路構成をとることがある。
【０００３】
ＭＯＳトランジスタによって構成された演算増幅器の応用分野の一つとしてＴＦＴ  ＬＣＤ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）ドライバＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）がある。このＬＣＤドライバＬＳＩは、出力バッファ回路やγ補正用の階調電源としてボルテージ・フォロア構成の演算増幅器を複数回路搭載している。これらの演算増幅器においては、各演算増幅器間のオフセット電圧差の小さな回路が要求される。これは、ＴＦＴ  ＬＣＤの特性上、１０ｍＶの電圧差でも人間の目には異なった階調として認識されるからである。したがって、この分野では、非常に小さなオフセット電圧のＭＯＳ演算増幅器が要求される。
【０００４】
図１は、映像表示装置の駆動に適用された演算増幅器の構成例を示す回路図である。この演算増幅器は、特開２００６−３１９９２１号公報に開示された増幅器である。この演算増幅器は、ＮチャンネルＭＯＳトランジスタＭＮ１〜ＭＮ６と、ＰチャンネルＭＯＳトランジスタＭＰ１〜ＭＰ６と、スイッチＳ１〜Ｓ８と、定電流源Ｉ１〜Ｉ３と、定電圧源Ｖ１、Ｖ２と、出力バッファアンプＢＡとを具備する。演算増幅器は、正転入力ノードＩｎ＋と反転入力ノードＩｎ−と出力ノードＶｏｕｔとを備える。図１に示される演算増幅器は、反転入力ノードＩｎ−に出力ノードＶｏｕｔが接続され、ボルテージ・フォロア構成になっている。
【０００５】
ＮチャンネルＭＯＳトランジスタＭＮ１／ＭＮ２は、Ｎチャンネル受け差動対を成す。Ｎチャンネル受け差動対の入力対は、それぞれ正転入力ノードＩｎ＋および出力ノードＶｏｕｔにスイッチＳ５／Ｓ６を介して接続される。ＰチャンネルＭＯＳトランジスタＭＰ１／ＭＰ２は、Ｐチャンネル受け差動対を成す。Ｐチャンネル受け差動対の入力対も同様に、それぞれ正転入力ノードＩｎ＋および出力ノードＶｏｕｔにスイッチＳ７／Ｓ８を介して接続される。
【０００６】
ＰチャンネルＭＯＳトランジスタＭＰ３／ＭＰ４は、各々のゲートが互いに共通接続され、さらに定電圧源Ｖ１に接続される。ＰチャンネルＭＯＳトランジスタＭＰ３／ＭＰ４のソースのそれぞれは、スイッチＳ３を介してＰチャンネルＭＯＳトランジスタＭＰ５／ＭＰ６のドレインに接続される。ＰチャンネルＭＯＳトランジスタＭＰ３のドレインは、ＰチャンネルＭＯＳトランジスタＭＰ５／ＭＰ６の共通接続されたゲートに接続される。
【０００７】
ＰチャンネルＭＯＳトランジスタＭＰ５／ＭＰ６は、ソース同士、及びゲート同士が互いに共通接続され、そのソースは正側電源電圧ＶＤＤに接続される。ＰチャンネルＭＯＳトランジスタＭＰ５／ＭＰ６は、フォールデッドカスコード接続の能動負荷として働く。
【０００８】
ＮチャンネルＭＯＳトランジスタＭＮ３／ＭＮ４は、各々のゲートが互いに共通接続され、さらに定電圧源Ｖ２に接続される。ＮチャンネルＭＯＳトランジスタＭＮ３／ＭＮ４のソースのそれぞれは、スイッチＳ４を介してＮチャンネルＭＯＳトランジスタＭＮ５／ＭＮ６のドレインに接続される。ＮチャンネルＭＯＳトランジスタＭＮ３のドレインは、ＮチャンネルＭＯＳトランジスタＭＮ５／ＭＮ６の共通接続されたゲートに接続される。
【０００９】
ＮチャンネルＭＯＳトランジスタＭＮ５／ＭＮ６は、ソース同士、及びゲート同士が互いに共通接続され、そのソースは負側電源電圧ＶＳＳに接続される。ＮチャンネルＭＯＳトランジスタＭＮ５／ＭＮ６は、フォールデッドカスコード接続の能動負荷として働く。
【００１０】
スイッチＳ１は、ＮチャンネルＭＯＳトランジスタＭＮ１／ＭＮ２の各々のドレインの接続先を切り替える。スイッチＳ２は、ＰチャンネルＭＯＳトランジスタＭＰ１／ＭＰ２の各々のドレインの接続先を切り替える。
【００１１】
スイッチＳ３は、ＰチャンネルＭＯＳトランジスタＭＰ５／ＭＰ６の各ドレインと、ＰチャンネルＭＯＳトランジスタＭＰ３／ＭＰ４の各ソースとの間に接続される。即ち、スイッチＳ３は、ＰチャンネルＭＯＳトランジスタＭＰ５のドレインとＰチャンネルＭＯＳトランジスタＭＰ３／ＭＰ４の各ソースとの間の接続を切り替える。また、スイッチＳ３は、ＰチャンネルＭＯＳトランジスタＭＰ６のドレインとＰチャンネルＭＯＳトランジスタＭＰ３／ＭＰ４の各ソースとの間の接続を切り替える。
【００１２】
スイッチＳ４は、ＮチャンネルＭＯＳトランジスタＭＮ５／ＭＮ６の各ドレインと、ＮチャンネルＭＯＳトランジスタＭＮ３／ＭＮ４の各ソースとの間に接続される。即ち、スイッチＳ４は、ＮチャンネルＭＯＳトランジスタＭＮ５のドレインとＮチャンネルＭＯＳトランジスタＭＮ３／ＭＮ４の各ソースとの間の接続を切り替える。また、スイッチＳ４は、ＮチャンネルＭＯＳトランジスタＭＮ６のドレインとＮチャンネルＭＯＳトランジスタＭＮ３／ＭＮ４の各ソースとの間の接続を切り替える。
【００１３】
スイッチＳ５は、その共通ノードが増幅器の入力ノードＩｎ＋に接続される。スイッチＳ５のメーク側ノードは、ＮチャンネルＭＯＳトランジスタＭＮ１のゲートに接続され、ブレーク側ノードは、ＮチャンネルＭＯＳトランジスタＭＮ２のゲートに接続されている。スイッチＳ６は、その共通ノードが増幅器の出力ノードＶｏｕｔに接続される。スイッチＳ６のブレーク側ノードは、ＮチャンネルＭＯＳトランジスタＭＮ１のゲートに接続され、メーク側ノードは、ＮチャンネルＭＯＳトランジスタＭＮ２のゲートに接続されている。即ち、スイッチＳ５は、Ｎチャンネル受け差動対の正転入力信号の接続先を切り替え、スイッチＳ６はＮチャンネル受け差動対の反転入力信号の接続先を切り替える。
【００１４】
スイッチＳ７は、その共通ノードが増幅器の入力ノードＩＮ＋に接続される。スイッチＳ７のメーク側ノードは、ＰチャンネルＭＯＳトランジスタＭＰ１のゲートに接続され、ブレーク側ノードは、ＰチャンネルＭＯＳトランジスタＭＰ２のゲートに接続されている。スイッチＳ８は、その共通ノードが増幅器の出力ノードＶｏｕｔに接続される。スイッチＳ８のブレーク側ノードは、ＰチャンネルＭＯＳトランジスタＭＰ１のゲートに接続され、メーク側ノードは、ＰチャンネルＭＯＳトランジスタＭＰ２のゲートに接続されている。即ち、スイッチＳ７は、Ｐチャンネル受け差動対の正転入力信号の接続先を切り替え、スイッチＳ８は、Ｐチャンネル受け差動対の反転入力信号の接続先を切り替える。
【００１５】
定電流源Ｉ１は、共通に接続されるＮチャンネルＭＯＳトランジスタＭＮ１／ＭＮ２のソースと負側電源電圧ＶＳＳとの間に接続される。定電流源Ｉ２は、共通に接続されるＰチャンネルＭＯＳトランジスタＭＰ１／ＭＰ２のソースと正側電源電圧ＶＤＤとの間に接続される。
【００１６】
定電流源Ｉ３は、浮遊電流源である。定電流源Ｉ３の一端は、ＰチャンネルＭＯＳトランジスタＭＰ３のドレインとＰチャンネルＭＯＳトランジスタＭＰ５／ＭＰ６のゲートとが接続されるノードに共通接続される。他端は、ＮチャンネルＭＯＳトランジスタＭＮ３のドレインとＮチャンネルＭＯＳトランジスタＭＮ５／ＭＮ６のゲートとが接続されるノードに共通接続される。
【００１７】
定電圧源Ｖ１は、ＰチャンネルＭＯＳトランジスタＭＰ３／ＭＰ４の共通接続されるゲートと正側電源電圧ＶＤＤとの間に接続される。定電圧源Ｖ２は、ＮチャンネルＭＯＳトランジスタＭＮ３／ＭＮ４の共通接続されるゲートと負側電源電圧ＶＳＳ間に接続される。
【００１８】
出力バッファアンプ２は、２つの入力ノードにそれぞれＰチャンネルＭＯＳトランジスタＭＰ４のドレイン、ＮチャンネルＭＯＳトランジスタＭＮ４のドレインが接続され、出力バッファとして機能する。出力バッファアンプ２の出力は、出力ノードＶｏｕｔに接続され、反転入力ノードにフィードバックされる。
【００１９】
次に、図１に示される演算増幅器の動作が説明される。スイッチＳ１とスイッチＳ５とスイッチＳ６とは、スイッチ群ＳＷ１として連動し、同時に駆動される。また、スイッチＳ２とスイッチＳ７とスイッチＳ８とは、スイッチ群ＳＷ２として連動し、同時に駆動される。スイッチＳ３、スイッチＳ４は、スイッチ群ＳＷ３、スイッチ群ＳＷ４としてそれぞれ独立に駆動される。即ち、駆動パターンは、４つのスイッチ群の場合分けになる。
（１）スイッチ群ＳＷ１（Ｓ１、Ｓ５、Ｓ６）、
（２）スイッチ群ＳＷ２（Ｓ２、Ｓ７、Ｓ８）、
（３）スイッチ群ＳＷ３（Ｓ３）、
（４）スイッチ群ＳＷ４（Ｓ４）。
【００２０】
これらのスイッチ群ＳＷ１〜ＳＷ４は、それぞれ独立に駆動することが可能である。例えば、スイッチ群ＳＷ１をスイッチングさせる場合を説明する。ここで、差動対を構成するＮチャンネルＭＯＳトランジスタＭＮ１／ＭＮ２の不整合要因で発生するオフセット電圧をＶｏｓ（Ｎ差動）とし、それ以外で生じるオフセット電圧のトータルをＶＯＳ（Ｎ差動以外）とする。入力電圧をＶＩＮとすると、出力電圧Ｖｏは、
Ｖｏ＝ＶＩＮ＋ＶＯＳ（Ｎ差動以外）±Ｖｏｓ（Ｎ差動）
となる。
【００２１】
ここで、“±”はスイッチ群ＳＷ１を切り替えることにより極性が入れ替わって出力されるためである。したがって、スイッチ群ＳＷ１を切り替えて時間平均を求めると、±Ｖｏｓ（Ｎ差動）の項は相殺されて零になる。即ち、スイッチ群ＳＷ１をスイッチングすることによりＮチャンネルＭＯＳトランジスタＭＮ１／ＭＮ２の不整合要因で発生するオフセット電圧の影響が無くなる。
【００２２】
同様に、スイッチ群ＳＷ２を切り替える場合は、差動対を構成するＰチャンネルＭＯＳトランジスタＭＰ１／ＭＰ２の不整合要因で発生するオフセット電圧をＶｏｓ（Ｐ差動）とし、それ以外で生じるオフセット電圧のトータルをＶＯＳ（Ｐ差動以外）とし、入力電圧をＶＩＮとすると、出力電圧Ｖｏは、
Ｖｏ＝ＶＩＮ＋ＶＯＳ（Ｐ差動以外）±Ｖｏｓ（Ｐ差動）
となる。
【００２３】
スイッチ群ＳＷ３、スイッチ群ＳＷ４の切り替えに関しても同様の考え方により、オフセット電圧がスイッチの状態によって極性が入れ替わって出力される。このオフセット電圧は、スイッチ群ＳＷ１〜ＳＷ４をＯＮ／ＯＦＦさせて（切り替えて）平均化することによりそれぞれの素子群によるオフセット電圧は相殺されて零となる。従って、全体として全スイッチをＯＮ／ＯＦＦさせることで全部のオフセット電圧は、平均化されて零になる。したがって、オフセット電圧の影響は小さくなる。
【００２４】
これら４つのスイッチ群に関し、それぞれＯＮ／ＯＦＦの２つの状態が存在するので、取り得る状態数は２の４乗で１６通りがある。しかし、この全ての状態を作り出す必要はない。例えば、スイッチ群ＳＷ１とスイッチ群ＳＷ２を連動させ、（ＳＷ１＋ＳＷ２）、ＳＷ３、ＳＷ４の３つのスイッチ群とすると、合計８通りの状態になる。さらに、全部のスイッチ群を連動させてＯＮ／ＯＦＦの２つの状態で切り替えても良い。このように、各スイッチ群は、どのように組み合せて連動させてもよい。
【００２５】
【特許文献１】特開２００６−３１９９２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２６】
上述したように、図１に示される回路での対応は、この通りに設計すれば問題ない。しかし、実際の応用において、上述したような１６通りの状態を作って、これを順番に廻していくやり方以外の方法、例えば、各スイッチを全て連動にして、単純に２通りの組にしてしまって、この２通りの状態を繰り返してオフセットキャンセルする場合には、冗長な回路構成になっている。したがって、結果としてコストアップの要因になっていた。また、無駄な素子のために寄生容量が増加し、ひいては位相余裕不足の現象に繋がっている。これらに対して、アイドリング電流を増やす等々の対策を行うが、消費電力が増加することになる。
【００２７】
本発明は、簡単な回路構成により、オフセットの少ない演算増幅器回路を提供する。特に、映像分野の代表的なＬＳＩであるＬＣＤドライバに適した演算増幅器回路を提供するものである。
【課題を解決するための手段】
【００２８】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２９】
本発明の観点では、演算増幅器回路は、差動対部（ＭＮ１／ＭＮ２、ＭＰ１／ＭＰ２）と、第１スイッチ部（ＳＧ３）と、フォールデッドカスコード接続型のカレントミラー回路部（ＭＰ３〜ＭＰ６、ＭＮ３〜ＭＮ６）と、第２スイッチ部（ＳＧ１／ＳＧ２）と、バッファアンプ（ＢＡ）とを具備し、第１スイッチ部（ＳＧ３）と第２スイッチ部（ＳＧ１／ＳＧ２）とを連動させて切り替えてオフセット電圧を空間的に分散させて等価的にオフセットキャンセルする。差動対部（ＭＮ１／ＭＮ２、ＭＰ１／ＭＰ２）は、信号入力ノード（Ｉｎ＋）から入力される入力信号と信号出力ノード（Ｖｏｕｔ）から出力される出力信号とを差動信号として入力する。第１スイッチ部（ＳＧ３）は、その入力信号と出力信号とを入れ替えて差動対部（ＭＮ１／ＭＮ２、ＭＰ１／ＭＰ２）に接続する。フォールデッドカスコード接続型のカレントミラー回路部（ＭＰ３〜ＭＰ６、ＭＮ３〜ＭＮ６）は、差動対（ＭＮ１／ＭＮ２、ＭＰ１／ＭＰ２）の能動負荷となる。このカレントミラー回路部（ＭＰ３〜ＭＰ６、ＭＮ３〜ＭＮ６）は、フォールデッドカスコード接続の能動負荷として機能する負荷トランジスタ群（ＭＰ５／ＭＰ６、ＭＮ５／ＭＮ６）とバイアス電圧が印加されるバイアストランジスタ群（ＭＰ３／ＭＰ４、ＭＮ３／ＭＮ４）とを備える。第２スイッチ部（ＳＧ１／ＳＧ２）は、負荷トランジスタ群（ＭＰ５／ＭＰ６、ＭＮ５／ＭＮ６）とバイアストランジスタ群（ＭＰ３／ＭＰ４、ＭＮ３／ＭＮ４）との接続を切り替える。バッファアンプ（ＢＡ）は、カレントミラー回路部（ＭＰ３〜ＭＰ６、ＭＮ３〜ＭＮ６）から出力される信号を入力して出力信号（Ｖｏｕｔ）を出力する。
【００３０】
本発明の他の観点では、液晶表示装置の駆動方法は、上述の演算増幅器回路を用いて液晶表示装置を駆動する駆動方法であって、第１接続ステップと、第２接続ステップとを備え、第１ステップと第２ステップとを同一周期で繰り返してオフセット電圧を空間的に分散させて等価的にオフセットキャンセルする駆動方法である。第１接続ステップでは、差動対部の第１入力ノードに入力信号が入力され、差動対部の第２入力ノードに出力信号が入力される。また、負荷トランジスタ群のうちの第１負荷トランジスタ群とバイアストランジスタ群のうちの第１バイアストランジスタ群とが接続され、負荷トランジスタ群のうちの第２負荷トランジスタ群とバイアストランジスタ群のうちの第２バイアストランジスタ群とが接続される。第２接続ステップでは、差動対部の第１入力ノードに出力信号が入力され、差動対部の第２入力ノードに入力信号が入力される。負荷トランジスタ群のうちの第１負荷トランジスタ群とバイアストランジスタ群のうちの第２バイアストランジスタ群とが接続され、負荷トランジスタ群のうちの第２負荷トランジスタ群とバイアストランジスタ群のうちの第１バイアストランジスタ群とが接続される。
【発明の効果】
【００３１】
本発明によれば、簡単な回路構成により、オフセットの少ない演算増幅器回路を提供することができる。その演算増幅器回路は、特に、映像分野の代表的なＬＳＩであるＬＣＤドライバに適する。
【発明を実施するための最良の形態】
【００３２】
図を参照して本発明を実施するための最良の形態が説明される。図２は、液晶表示装置の構成例を示すブロック図である。この液晶表示装置は、デジタル映像データに基づいて生成されたアナログのデータ信号を液晶パネルに印加する方式の液晶表示装置である。液晶表示装置は、液晶パネル１と、制御回路２と、階調電源回路３と、データ電極駆動回路（ソースドライバ）４と、走査電極駆動回路（ゲートドライバ）５とを具備する。
【００３３】
液晶パネル１は、薄膜トランジスタ（ＴＦＴ）をスイッチ素子に用いたアクティブマトリックス駆動方式の液晶パネルである。液晶パネル１は、行方向に所定間隔で設けられたｎ本（ｎは自然数）の走査電極（ゲート線）６１〜６ｎと、列方向に所定間隔で設けられたｍ本（ｍは自然数）のデータ電極（ソース線）７１〜７ｍとで囲まれた領域を画素とする。したがって、表示画面全体の画素数は、（ｎ×ｍ）個となる。液晶パネル１の各画素は、等価的に容量性負荷である液晶容量８と、共通電極９と、対応する液晶容量８を駆動するＴＦＴ１０とを備える。
【００３４】
液晶パネル１を駆動する場合、共通電極９に共通電圧Ｖｃｏｍが印加される。その状態において、デジタル映像データに基づいて生成されるアナログのデータ信号が、データ電極７１〜７ｍに印加される。さらに、水平同期信号及び垂直同期信号等に基づいて生成されるゲートパルスが走査電極６１〜６ｎに印加される。これにより、文字や画像等が液晶パネル１の表示画面に表示される。カラー表示の場合には、デジタル映像データの赤データ、緑データ、青データに基づいてアナログのデータ赤信号、データ緑信号、データ青信号が生成され、それぞれ対応するデータ電極に印加されることになる。情報量が３倍になり、回路も３倍になるが動作に直接関係しないため、ここではカラーに関する説明は省略される。
【００３５】
制御回路２は、例えば、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等により構成され、外部からドットクロック信号、水平同期信号及び垂直同期信号、データイネーブル信号等が供給される。制御回路２は、これらの信号に基づいて、ストローブ信号、クロック信号、水平走査パルス信号、極性信号、垂直走査パルス信号等を生成し、ソースドライバ４及びゲートドライバ５に供給する。ストローブ信号は、水平同期信号と同じ周期の信号である。また、クロック信号は、ドットクロック信号に同期する同一または異なる周波数の信号である。クロック信号は、ソースドライバ４に含まれるシフトレジスタにおいて、水平走査パルス信号からサンプリングパルスを生成するためなどに使用される。水平走査パルス信号は、水平同期信号と同一周期の信号であるが、ストローブ信号からクロック信号の数周期分だけ遅延された信号である。また、極性信号は、液晶パネル１を交流駆動するために、１水平期間ごとに、すなわち、１ラインごとに反転する信号である。なお、極性信号は、１垂直同期周期ごとにも反転する。垂直走査パルス信号は、垂直同期信号と同一周期の信号である。
【００３６】
ゲートドライバ５は、制御回路２から供給される垂直走査パルス信号のタイミングに同期してゲートパルスを順次生成する。ゲートドライバ５は、生成したゲートパルスを液晶パネル１の対応する走査電極６１〜６ｎに順次印加する。
【００３７】
階調電源回路３は、基準電圧と接地との間に縦続接続された複数個の抵抗と、隣接する抵抗の接続点に各入力端が接続された複数個のボルテージ・フォロアとを備える。階調電源回路３は、隣接する抵抗の接続点に出現する階調電圧を増幅及び緩衝してソースドライバ４に供給する。階調電圧は、ガンマ変換の補正が行われるように設定されている。ガンマ変換は、もともとは、昔からある撮像管の特性の逆になるように補正し、結果として正常な映像信号に戻すことをいう。ここでは、ガンマ変換は、システム全体のガンマを１として、良好な階調の再生画像を得るために、アナログ映像信号又はデジタル映像データ信号を補正する。一般的には、アナログ映像信号又はデジタル映像データ信号に対してＣＲＴディスプレイの特性に適合させる、すなわち、互換性を持たせるためにガンマ変換が施されている。
【００３８】
ソースドライバ４は、図２に示されるように、映像データ処理回路１１と、デジタル・アナログ変換器（ＤＡＣ）１２と、ｍ個の出力回路１３１〜１３ｍとを備える。
【００３９】
映像データ処理回路１１は、シフトレジスタと、データレジスタと、ラッチ回路と、レベルシフタ回路とを備える（図示せず）。シフトレジスタは、複数個のディレイ・フリップフロップで構成されたシリアルイン・パラレルアウト型のシフトレジスタである。シフトレジスタは、制御回路２から供給される水平走査パルス信号を、制御回路２から供給されるクロック信号に同期してシフトするシフト動作を行うとともに、複数ビットのパラレルのサンプリングパルスを出力する。データレジスタは、シフトレジスタから供給されるサンプリングパルスに同期して、外部から供給されるデジタル映像データ信号のデータを表示データとして取り込み、ラッチ回路に供給する。ラッチ回路は、制御回路２から供給されるストローブ信号の立ち上がりに同期して、データレジスタから供給される表示データを取り込む。次にストローブ信号が立ち上げるまで、すなわち、１水平期間の間、ラッチ回路は、取り込んだ表示データを保持する。レベルシフタ回路は、ラッチ回路の出力データの電圧を変換して電圧変換表示データとして出力する。
【００４０】
デジタル・アナログ変換器１２は、階調電源回路３から供給される階調電圧に基づいて、映像データ処理回路１１から供給される電圧変換表示データに対してガンマ補正を施した階調性を付与する。従って、デジタル・アナログ変換器１２は、ガンマ補正が施された補正データをアナログのデータ信号に変換して対応する出力回路１３１〜１３ｍに供給する。
【００４１】
出力回路１３１〜１３ｍは、同じ構成の回路であり、これらを総称するとき、単に出力回路１３と称する。また、データ電極（ソース線）７１〜７ｍを総称するときは、単にデータ電極７と称する。出力回路１３は、ボルテージ・フォロア及びスイッチを備え、データ電極７を駆動する。本発明の演算増幅器回路は、このボルテージ・フォロアに使用される。
【００４２】
（第１の実施の形態）
図３は、第１の実施の形態に係る差動増幅器回路の等価回路を示す回路図である。以下、この図面に基づき説明する。
【００４３】
本発明の差動増幅器回路は、Ｎチャンネル受け差動対を成すＮチャンネルＭＯＳトランジスタＭＮ１／ＭＮ２と、ＮチャンネルＭＯＳトランジスタＭＮ３〜ＭＮ６と、Ｐチャンネル受け差動対を成すＰチャンネルＭＯＳトランジスタＭＰ１／ＭＰ２と、ＰチャンネルＭＯＳトランジスタＭＰ３〜ＭＰ６と、スイッチ群ＳＧ１〜ＳＧ３と、定電流源Ｉ１〜Ｉ３と、定電圧源Ｖ１／Ｖ２と、出力バッファアンプＢＡとを備える。
【００４４】
Ｎ受け差動対トランジスタＭＮ１／ＭＮ２は、入力差動段を成す。そのソース同士は共通接続され、定電流源Ｉ１を介して負側電源電圧ＶＳＳに接続される。各々のゲートは、Ｐ受け差動対トランジスタＭＰ１／ＭＰ２の各々のゲートと共通接続される。ＮチャンネルＭＯＳトランジスタＭＮ１のドレインは、ＰチャンネルＭＯＳトランジスタＭＰ５のドレインに接続される。ＮチャンネルＭＯＳトランジスタＭＮ２のドレインは、ＰチャンネルＭＯＳトランジスタＭＰ６のドレインに接続される。Ｐ受け差動対トランジスタＭＰ１／ＭＰ２は、同じく入力差動段を成す。そのソース同士は共通接続され、定電流源Ｉ２を介して正側電源電圧ＶＤＤに接続される。ＰチャンネルＭＯＳトランジスタＭＰ１のドレインは、ＮチャンネルＭＯＳトランジスタＭＮ５のドレインに接続される。ＰチャンネルＭＯＳトランジスタＭＰ２のドレインは、ＮチャンネルＭＯＳトランジスタＭＮ６のドレインに接続される。
【００４５】
ＰチャンネルＭＯＳトランジスタＭＰ５／ＭＰ６は、ソース同士、及びゲート同士が互いに共通接続される。これらのソースは正側電源電圧ＶＤＤに接続され、ドレインはＮ受け差動対トランジスタＭＮ１／ＭＮ２の各々のドレインに接続され、ＰチャンネルＭＯＳトランジスタＭＰ５／ＭＰ６は、フォールデッドカスコード接続の能動負荷として機能する。ＮチャンネルＭＯＳトランジスタＭＮ５／ＭＮ６は、同じくソース同士、及びゲート同士が互いに共通接続される。これらのソースは負側電源電圧ＶＳＳに接続され、ドレインはＰ受け差動対トランジスタＭＰ１／ＭＰ２の各々のドレインに接続され、ＮチャンネルＭＯＳトランジスタＭＮ５／ＭＮ６は、フォールデッドカスコード接続の能動負荷として機能する。
【００４６】
ＰチャンネルＭＯＳトランジスタＭＰ３／ＭＰ４は、各々のゲートが互いに共通接続され、共に定電流源Ｖ１に接続される。ＰチャンネルＭＯＳトランジスタＭＰ３／ＭＰ４のソースは、スイッチ群ＳＧ１を介してＰチャンネルＭＯＳトランジスタＭＰ５／ＭＰ６のドレインに接続される。ＰチャンネルＭＯＳトランジスタＭＰ３のドレインは、ＰチャンネルＭＯＳトランジスタＭＰ５／ＭＰ６の共通接続されるゲートおよび定電流源Ｉ３を介してＮチャンネルＭＯＳトランジスタＭＮ３のドレインに接続される。
【００４７】
ＮチャンネルＭＯＳトランジスタＭＮ３／ＭＮ４は、各々のゲートが互いに共通接続され、共に定電圧源Ｖ２に接続される。ＮチャンネルＭＯＳトランジスタＭＮ３／ＭＮ４のソースは、スイッチ群ＳＧ２を介してＮチャンネルＭＯＳトランジスタＭＮ５／ＭＮ６のドレインに接続される。ＮチャンネルＭＯＳトランジスタＭＮ３のドレインは、ＮチャンネルＭＯＳトランジスタＭＮ５／ＭＮ６の共通接続されるゲートおよび定電流源Ｉ３を介してＰチャンネルＭＯＳトランジスタＭＰ３のドレインに接続される。
【００４８】
スイッチ群ＳＧ１は、連動するスイッチＳ１１／Ｓ１２を備え、ＰチャンネルＭＯＳトランジスタＭＰ５／ＭＰ６の各ドレインと、ＰチャンネルＭＯＳトランジスタＭＰ３／ＭＰ４の各ソースとの間に接続される。スイッチＳ１１は、ＰチャンネルＭＯＳトランジスタＭＰ５のドレインの接続先をＰチャンネルＭＯＳトランジスタＭＰ３またはＭＰ４のソースに切り替える。スイッチＳ１２は、ＰチャンネルＭＯＳトランジスタＭＰ６のドレインの接続先をＰチャンネルＭＯＳトランジスタＭＰ３またはＭＰ４のソースに切り替える。したがって、ＰチャンネルＭＯＳトランジスタＭＰ５のドレインとＰチャンネルＭＯＳトランジスタＭＰ３のソースとが接続されるとき、ＰチャンネルＭＯＳトランジスタＭＰ６のドレインとＰチャンネルＭＯＳトランジスタＭＰ４のソースとが接続される。また、ＰチャンネルＭＯＳトランジスタＭＰ５のドレインとＰチャンネルＭＯＳトランジスタＭＰ４のソースが接続されるとき、ＰチャンネルＭＯＳトランジスタＭＰ６のドレインとＰチャンネルＭＯＳトランジスタＭＰ３のソースが接続される。
【００４９】
スイッチ群ＳＧ２は、連動するスイッチＳ２１／Ｓ２２を備え、ＮチャンネルＭＯＳトランジスタＭＮ５／ＭＮ６の各ドレインと、ＮチャンネルＭＯＳトランジスタＭＮ３／ＭＮ４の各ソースとの間に接続される。スイッチＳ２１は、ＮチャンネルＭＯＳトランジスタＭＮ５のドレインの接続先をＮチャンネルＭＯＳトランジスタＭＮ３またはＭＮ４のソースに切り替える。スイッチＳ２２は、ＮチャンネルＭＯＳトランジスタＭＮ６のドレインの接続先をＮチャンネルＭＯＳトランジスタＭＮ３またはＭＮ４のソースに切り替える。したがって、ＮチャンネルＭＯＳトランジスタＭＮ５のドレインとＮチャンネルＭＯＳトランジスタＭＮ３のソースとが接続されるとき、ＮチャンネルＭＯＳトランジスタＭＮ６のドレインとＮチャンネルＭＯＳトランジスタＭＮ４のソースとが接続される。また、ＮチャンネルＭＯＳトランジスタＭＮ５のドレインとＮチャンネルＭＯＳトランジスタＭＮ４のソースが接続されるとき、ＮチャンネルＭＯＳトランジスタＭＮ６のドレインとＮチャンネルＭＯＳトランジスタＭＮ３のソースが接続される。
【００５０】
スイッチ群ＳＧ３は、共通ノードが入力ノードＩｎ＋に接続されるスイッチＳ３１と、共通ノードが出力ノードＶｏｕｔに接続されるスイッチＳ３２とを備える。スイッチＳ３１のメーク側ノードは、Ｎ受け差動対トランジスタの一方のゲートと、Ｐ受け差動対トランジスタの一方のゲートとの共通接続ノードに接続される。スイッチＳ３１のブレーク側ノードは、Ｎ受け差動対トランジスタの他方のゲートと、Ｐ受け差動対トランジスタの他方のゲートとの共通接続ノードに接続される。スイッチＳ３２のメーク側ノードは、スイッチＳ３１のブレーク側ノードに接続され、スイッチＳ３２のブレーク側ノードは、スイッチＳ３１のメーク側ノードに接続される。即ち、スイッチＳ３１／Ｓ３２により、入力ノードＩｎ＋および出力ノードＶｏｕｔに接続される差動対トランジスタが切り替わる。例えば、スイッチＳ３１のメーク側ノードとスイッチＳ３２のブレーク側ノードとは、ＮチャンネルＭＯＳトランジスタＭＮ１のゲートおよびＰチャンネルＭＯＳトランジスタＭＰ１のゲートに接続され、スイッチＳ３１のブレーク側ノードとスイッチＳ３２のメーク側ノードとは、ＮチャンネルＭＯＳトランジスタＭＮ２のゲートおよびＰチャンネルＭＯＳトランジスタＭＰ２のゲートに接続される。
【００５１】
定電流源Ｉ１は、Ｎ受け差動対トランジスタＭＮ１／ＭＮ２の共通に接続されるソースと負側電源電圧ＶＳＳとの間に接続される。定電流源Ｉ２は、Ｐ受け差動対トランジスタＭＰ１／ＭＰ２の共通に接続されるソースと正側電源電圧ＶＤＤとの間に接続される。定電流源Ｉ３は、浮遊電流源であり、その一端は、ＰチャンネルＭＯＳトランジスタＭＰ３のドレインとＰチャンネルＭＯＳトランジスタＭＰ５／ＭＰ６のゲートとに共通接続される。定電流源Ｉ３の他端は、ＮチャンネルＭＯＳトランジスタＭＮ３のドレインとＮチャンネルＭＯＳトランジスタＭＮ５／ＭＮ６のゲートとに共通接続される。
【００５２】
定電圧源Ｖ１は、ＰチャンネルＭＯＳトランジスタＭＰ３／ＭＰ４の共通接続されるゲートと正側電源電圧ＶＤＤとの間に接続される。定電圧源Ｖ２は、ＮチャンネルＭＯＳトランジスタＭＮ３／ＭＮ４の共通接続されるゲートと負側電源電圧ＶＳＳとの間に接続される。出力バッファアンプＢＡは、出力緩衝用の回路であり、一方の入力ノードがＰチャンネルＭＯＳトランジスタＭＰ４のドレインに接続され、他方の入力ノードがＮチャンネルＭＯＳトランジスタＭＮ４のドレインに接続される。
【００５３】
次に、本差動増幅器回路の動作を説明する。ここでは、スイッチ群ＳＧ１〜ＳＧ３は、全て連動するように制御される。したがって、スイッチ群の動作状態は、２状態のみである。スイッチ群ＳＧ１は、能動負荷であるＰチャンネルＭＯＳトランジスタＭＰ５／ＭＰ６の閾値電圧（ＶＴ）バラツキによって生じるオフセット電圧を切り替える。同様にして、スイッチ群ＳＧ２は、能動負荷であるＮチャンネルＭＯＳトランジスタＭＮ５／ＭＮ６の閾値電圧（ＶＴ）バラツキによって生じるオフセット電圧を切り替えるまた、スイッチ群ＳＧ３は、Ｎ受け差動対トランジスタＭＮ１／ＭＮ２の閾値電圧（ＶＴ）バラツキ、および、Ｐ受け差動対トランジスタＭＰ１／ＭＰ２の閾値電圧（ＶＴ）バラツキによって生じるオフセット電圧を切り替える。
【００５４】
このような回路構成において、増幅回路のオフセット電圧のほとんどは、以下の４つのバラツキ要因で決まる。（１）ＰチャンネルＭＯＳトランジスタＭＰ５およびＭＰ６で構成される能動負荷の閾値電圧（ＶＴ）バラツキと、（２）ＮチャンネルＭＯＳトランジスタＭＮ５およびＭＮ６で構成される能動負荷の閾値電圧（ＶＴ）バラツキと、（３）Ｎ受け差動対トランジスタＭＮ１およびＭＮ２の閾値電圧（ＶＴ）バラツキと、（４）Ｐ受け差動対トランジスタＭＰ１およびＭＰ２の閾値電圧（ＶＴ）バラツキとが、その４つのバラツキ要因である。従って、これら４つの要因から発生するオフセット電圧は、上述のようにスイッチ群ＳＧ１〜ＳＧ３を切り替えることにより理想電圧に対して各々逆の極性に切り替わることになる。すなわち、これら４つの要因で発生するオフセット電圧をＶｏｓとし、入力電圧をＶＩＮとすると、スイッチを切り替える毎に出力電圧ＶＯは、
ＶＯ＝ＶＩＮ±Ｖｏｓ
となる。ここで“±”で示される極性は、スイッチ群の２つの状態により、一方のスイッチ状態の時に“＋”、他方のスイッチ状態の時に“−”になる。この極性は、元々増幅回路がもつオフセット電圧により異なる。
【００５５】
したがって、スイッチ群ＳＷ１〜ＳＷ３を切り替えることにより、オフセット電圧は平均化され、理想電圧が出力されることになる。
【００５６】
スイッチ群ＳＧ３は、正転入力ノードＩｎ＋から入力される信号の接続先をトランジスタＭＮ１／ＭＰ１とするかトランジスタＭＮ２／ＭＰ２とするかを切り替えるスイッチＳ３１と、出力ノードＶｏｕｔから出力される信号の接続先をトランジスタＭＮ１／ＭＰ１とするかトランジスタＭＮ２／ＭＰ２とするかを切り替えるスイッチＳ３２とを備える。この回路は、図４に示されるように、差動対毎に分離してスイッチを設けてもよい。すなわち、スイッチ群ＳＧ３は、Ｎ受け差動対トランジスタＭＮ１／ＭＮ２の入力を切り替えるスイッチ群ＳＧ３１と、Ｐ受け差動対トランジスタＭＰ１／ＭＰ２の入力を切り替えるスイッチ群ＳＧ３２とを備えてもよい。ここでは、スイッチ群ＳＧ３１は、正転入力ノードＩｎ＋から入力される信号の接続先を切り替えるスイッチＳ３１１と、出力ノードＶｏｕｔから出力される信号の接続先を切り替えるスイッチＳ３１２とを備える。また、スイッチ群ＳＧ３２は、正転入力ノードＩｎ＋から入力される信号の接続先を切り替えるスイッチＳ３２１と出力ノードＶｏｕｔから出力される信号の接続先を切り替えるスイッチＳ３２２とを備える。これらのスイッチ群は、連動して接続を切り替え、オフセット電圧を平均化する。
【００５７】
（第２の実施の形態）
図５に、図３に示される出力バッファアンプＢＡを具体化した例が示される。なお、図３と同じ部分は、その説明を省略する。図５に示されるように、出力バッファアンプＢＡは、ＰチャンネルＭＯＳトランジスタＭＰ８と、ＮチャンネルＭＯＳトランジスタＭＮ８と、ＰチャンネルＭＯＳトランジスタＭＰ７と、ＮチャンネルＭＯＳトランジスタＭＮ７と、容量Ｃ１と、容量Ｃ２とを具備する。なお、定電圧源Ｖ１、Ｖ２は、それぞれ定電圧源ノードＢＰ２、ＢＮ２に接続されるものとして省略されている。
【００５８】
ＰチャンネルＭＯＳトランジスタＭＰ８は、ゲートが出力バッファアンプＢＡの一方の入力ノードとしてＰチャンネルＭＯＳトランジスタＭＰ４のドレインに接続され、ソースが正側電源電圧ＶＤＤに接続され、ドレインが出力バッファアンプＢＡの出力ノードＶｏｕｔに接続される。ＮチャンネルＭＯＳトランジスタＭＮ８は、ゲートが出力バッファアンプＢＡの他方の入力ノードとしてＮチャンネルＭＯＳトランジスタＭＮ４のドレインに接続され、ソースが負側電源電圧ＶＳＳに接続され、ドレインが出力バッファアンプＢＡの出力ノードＶｏｕｔに接続される。
【００５９】
ＰチャンネルＭＯＳトランジスタＭＰ７は、ゲートが定電圧源ノードＢＰ１に接続され、ソースがＰチャンネルＭＯＳトランジスタＭＰ８のゲートに接続され、ドレインがＮチャンネルＭＯＳトランジスタＭＮ８のゲートに接続される。ＰチャンネルＭＯＳトランジスタＭＰ７は、ＰチャンネルＭＯＳトランジスタＭＰ８のアイドリング電流を決定する。
【００６０】
ＮチャンネルＭＯＳトランジスタＭＮ７は、ゲートが定電圧源ノードＢＮ１に接続され、ソースがＮチャンネルＭＯＳトランジスタＭＮ８のゲートに接続され、ドレインがＰチャンネルＭＯＳトランジスタＭＰ８のゲートに接続される。ＮチャンネルＭＯＳトランジスタＭＮ７は、ＮチャンネルＭＯＳトランジスタＭＮ８のアイドリング電流を決定する。
【００６１】
容量Ｃ１は、位相補償容量として働き、一端がＰチャンネルＭＯＳトランジスタＭＰ４のソースに接続され、他端が出力ノードＶｏｕｔに接続される。容量Ｃ２は、同じく位相補償容量として働き、一端がＮチャンネルＭＯＳトランジスタＭＮ４のソースに接続され、他端が出力ノードＶｏｕｔに接続される。
【００６２】
このＮチャンネルＭＯＳトランジスタＭＮ８とＰチャンネルＭＯＳトランジスタＭＰ８は、いわゆる浮遊定電流源として機能する。以下にこの浮遊定電流源の設定方法を説明する。
【００６３】
ノードＢＰ１に接続されている定電圧源の電圧Ｖ（ＢＰ１）は、ＰチャンネルＭＯＳトランジスタＭＰ７のゲート・ソース間電圧ＶＧＳ（ＭＰ７）とＰチャンネルＭＯＳトランジスタＭＰ８のゲート・ソース間電圧ＶＧＳ（ＭＰ８）の和に等しいことから式（１）が成立する。
Ｖ（ＢＰ１）＝ＶＧＳ（ＭＰ７）＋ＶＧＳ（ＭＰ８）      …（１）
【００６４】
また、トランジスタのゲート幅をＷとし、ゲート長をＬとし、移動度をμとし、単位当たりのゲート酸化膜容量をＣ０とし、閾値電圧をＶＴとし、ドレイン電流をＩＤとすると、ゲート・ソース間電圧ＶＧＳは次式で示される。
【数１】
2009303121.tif 000003
【００６５】
差動対を構成するＮチャンネルＭＯＳトランジスタＭＮ１／ＭＮ２が増幅動作している場合、両方のトランジスタのドレイン電流が等しい。従って、電流源Ｉ３の電流をＩ３とすると、その各々のドレイン電流は、Ｉ３／２となる。一般的には浮遊電流源を構成しているＰチャンネルＭＯＳトランジスタＭＰ７およびＮチャンネルＭＯＳトランジスタＭＮ７のドレイン電流が等しくなるように、ノードＢＰ１とノードＢＮ１とに印加されるバイアス電圧が決定される。このとき、出力段のＰチャンネルＭＯＳトランジスタＭＰ８のアイドリング電流Ｉｉｄｌｅ（ＭＰ８）とノードＢＰ１のバイアス電圧Ｖ（ＢＰ１）の関係は、次式となる。ここで、β（ＭＰ７）はＰチャンネルＭＯＳトランジスタＭＰ７のβを示し、β（ＭＰ８）はＮチャンネルＭＯＳトランジスタＭＰ８のβを示す。
【数２】
2009303121.tif 000004
【００６６】
ここでは、バイアス電圧Ｖ（ＢＰ１）を生成する定電圧源の具体的な回路は示されないが、この式（３）をＩｉｄｌｅ（ＭＰ８）について解くことは可能である。実際の式は非常に複雑な式となるので、ここではその式を省略する。
【００６７】
同様にして、ノードＢＮ１に接続されている定電圧源の電圧Ｖ（ＢＮ１）は、ＮチャンネルＭＯＳトランジスタＭＮ７のドレイン電流とＰチャンネルＭＯＳトランジスタＭＰ７のドレイン電流とが等しくなるように設定される。
【００６８】
以上のようにして、浮遊定電流源が設定される。ここで、ノードＢＮ１に接続される定電圧源（電圧Ｖ（ＢＮ１））とノードＢＰ１に接続される定電圧源（電圧Ｖ（ＢＰ１））とは、２個のＭＯＳトランジスタと定電流源とを含むことにより、素子バラツキによる変動に強くなる。その構成によるとＶ（ＢＰ１）を回路に沿って展開した式に“２ＶＴ”という項が現れる。したがって、上述した式（３）の左辺（Ｖ（ＢＰ１））は、右辺と同じ“２ＶＴ”という項を含み、この項が左辺と右辺で相殺されるためである。なお、定電圧源の具体的回路例は図示されない。
【００６９】
（第３の実施の形態）
図６に、図５におけるＰチャンネル受け差動段が省略された回路の回路図が示される。Ｒａｉｌ−ｔｏ−Ｒａｉｌ特性が必要でない場合で、かつ入力電圧がＶｓｓ＋１ボルト程度〜ＶＤＤの範囲であれば、図５におけるＰチャンネル受け差動段は不要である。したがって、この場合、図５におけるＰチャンネル受け差動対を構成するＰチャンネルＭＯＳトランジスタＭＰ１／ＭＰ２と、定電流源Ｉ２とを省略することが可能である。これらの素子を省略しても正常なアンプ動作は可能である。回路動作は、基本的には上述した図５における回路と同じである。したがって、その動作説明を省略する。
【００７０】
（第４の実施の形態）
図７に、図５におけるＮチャンネル受け差動段を省略された回路の回路図が示される。Ｒａｉｌ−ｔｏ−Ｒａｉｌ特性が必要でない場合で、かつ入力電圧がＶｓｓ〜ＶＤＤ−１ボルト程度の範囲であれば、図５におけるＮチャンネル受け差動段は不要である。したがって、この場合、図５におけるＮチャンネル受け差動対を構成するＮチャンネルＭＯＳトランジスタＭＮ１／ＭＮ２と、定電流源Ｉ１とを省略することが可能である。これらの素子を省略しても正常なアンプ動作は可能である。回路動作は、基本的には上述した図５における回路と同じである。したがってその動作説明を省略する。
【００７１】
（第５の実施の形態）
次に、図８、図９を参照して、上述のスイッチを実現する具体例が説明される。ここで、まず言葉の説明を行う。“メーク型スイッチ”とは、制御信号が入った状態の時に回路が閉じるタイプのスイッチである。また、“ブレーク型スイッチ”とは、制御信号が入った状態の時に回路が開くタイプのスイッチである。さらに、“トランスファー型スイッチ”とは、共通ノードと２つの出力ノード（メーク側とブレーク側）を備えるスイッチである。トランスファー型スイッチは、制御信号が入った状態の時に共通ノードとメーク側ノードとの間が導通状態になり、制御信号が入っていない状態の時に共通ノードとブレーク側ノードとの間が導通状態になる。
【００７２】
図８には、メーク型／ブレーク型スイッチが示される。図８（ａ）に示されるように、このスイッチは、ノードＡとノードＢとの間の短絡／開放がノードＣに印加される信号により制御される。このスイッチは、ＮチャンネルＭＯＳトランジスタＭＮ１０（図８（ｂ））またはＰチャンネルＭＯＳトランジスタＭＰ１０（図８（ｃ））により実現される。ノードＡ／Ｂは、ＮチャンネルＭＯＳトランジスタＭＮ１０またはＰチャンネルＭＯＳトランジスタＭＰ１０のドレイン／ソースに対応し、ノードＣに対応するゲートに制御信号を印加することによりスイッチの短絡／開放が制御される。図８（ｂ）に示されるように、ＮチャンネルＭＯＳトランジスタの場合、ゲートがハイレベルの時にドレイン・ソース間が導通状態になる。即ち、スイッチが閉じる。ゲートがローレベルの時にドレイン・ソース間が非導通状態になり、スイッチが開くことになる。図８（ｃ）に示されるように、ＰチャンネルＭＯＳトランジスタの場合、その逆に、ゲートがローレベルの時にスイッチが閉じ、ゲートがハイレベルの時にスイッチが開く。
【００７３】
さらに、図８（ｄ）に示されるように、ＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとを組み合わせたスイッチもある。このスイッチは、ＮチャンネルＭＯＳトランジスタＭＮ１０およびＰチャンネルＭＯＳトランジスタＭＰ１０のドレイン同士、ソース同士が共通接続され、各々のゲートはインバータＩＮＶ１によって逆位相の信号で駆動される。この場合、ＮチャンネルＭＯＳトランジスタＭＮ１０のゲートがハイレベルの時、ＰチャンネルＭＯＳトランジスタのゲートＭＰ１０のゲートはインバータＩＮＶ１によりローレベルとなり、両方のトランジスタが導通状態になる。即ち、スイッチがオンする（閉じる）。逆に、ＮチャンネルＭＯＳトランジスタＭＮ１０のゲートがローレベルの時、ＰチャンネルＭＯＳトランジスタＭＰ１０のゲートはインバータＩＮＶ１によりハイレベルとなり、両方のトランジスタが非導通状態になる。即ち、スイッチがオフする（開く）。
【００７４】
また、図９（ａ）に示されるように、トランスファー型スイッチは、ブレーク側ノードＡ１とメーク側ノードＡ２と共通ノードＢと制御信号が入力されるノードＣとを備える。このトランスファー型スイッチは、図９（ｂ）に示されるように、２つのＮチャンネルＭＯＳトランジスタＭＮ１１／ＭＮ１２のソースを共通としてトランスファー型スイッチの共通ノードとする。ＮチャンネルＭＯＳトランジスタＭＮ１１およびＭＮ１２のドレインが、各々ブレーク側ノードＡ１およびメーク側ノードＡ２となる。それぞれのトランジスタのゲートは、インバータＩＮＶ２によって、逆位相で駆動される。即ち、一方のトランジスタのゲートがハイレベルの時に他方のトランジスタのゲートはローレベルになる。したがって、ノードＡ１、ノードＡ２のいずれかが共通ノードＢと導通状態になり、他方のノードが非導通状態になる。
【００７５】
また、図９（ｃ）に示されるように、２つのＰチャンネルＭＯＳトランジスタＭＰ１１／ＭＰ１２を使ったトランスファー型スイッチは、同じように、２つのＰチャンネルＭＯＳトランジスタＭＰ１１／ＭＰ１２のソースを共通としてトランスファー型スイッチの共通ノードＢとする。ＰチャンネルＭＯＳトランジスタＭＰ１１およびＭＰ１２のドレインが、各々ブレーク側ノードＡ１およびメーク側ノードＡ２となる。これら２つのＰチャンネルＭＯＳトランジスタＭＰ１１／ＭＰ１２の各々のゲートは、インバータＩＮＶ２により逆位相で駆動される。
【００７６】
さらに、図９（ｄ）には、ＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとを組み合わせた回路を使った場合のトランスファー型スイッチが示される。ブレーク側ノードＡ１には、ＮチャンネルＭＯＳトランジスタＭＮ１１とＰチャンネルＭＯＳトランジスタＭＰ１１との共通接続されたドレインが接続され、メーク側ノードＡ２には、ＮチャンネルＭＯＳトランジスタＭＮ１２とＰチャンネルＭＯＳトランジスタＭＰ１２との共通接続されたドレインが接続される。これら４トランジスタのソースは、共通接続されてトランスファー型スイッチの共通ノードＢとなる。ＮチャンネルＭＯＳトランジスタＭＮ１２のゲートと、ＰチャンネルＭＯＳトランジスタＭＰ１１のゲートとは共通接続され、制御ノードＣに接続される。ＮチャンネルＭＯＳトランジスタＭＮ１１のゲートと、ＰチャンネルＭＯＳトランジスタＭＰ１２のゲートとは共通接続され、インバータＩＮＶ２を介して制御ノードＣに接続される。したがって、メーク側ノードＡ２に接続されるＮチャンネルＭＯＳトランジスタＭＮ１２およびＰチャンネルＭＯＳトランジスタＭＰ１２と、ブレーク側ノードに接続されるＮチャンネルＭＯＳトランジスタＭＮ１１およびＰチャンネルＭＯＳトランジスタＭＰ１１とは、逆相で駆動されることになる。このトランスファー型スイッチの動作は、基本的には上述したメーク型／ブレーク型スイッチの組み合わせであるので動作説明は省略される。
【００７７】
ここで、上述のスイッチの選択方法を説明する。スイッチとしてＮチャンネルＭＯＳトランジスタと使うか、ＰチャンネルＭＯＳトランジスタを使うか、またはＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとを組み合わせた回路を使うかの判断基準は、スイッチに印加される電圧による。例えば、正側電源電圧をＶＤＤ、負側電源電圧をＶＳＳとすると、スイッチにかかる電圧が（ＶＤＤ−ＶＳＳ）／２より高い場合、ＰチャンネルＭＯＳトランジスタが使用されることが多い。逆に、スイッチにかかる電圧が（ＶＤＤ−ＶＳＳ）／２より低い場合は、ＮチャンネルＭＯＳトランジスタが使用されることが多い。さらに、ＶＳＳからＶＤＤまで全入力電圧範囲で動作させる必要がある場合は、ＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとを組み合わせた回路が使用される。
【００７８】
図３に示される回路例の場合、スイッチ群ＳＧ３は、ＶＳＳからＶＤＤまで全入力電圧範囲で動作させる必要があるため、図９（ｄ）に示されるような、ＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとを組み合わせた回路のスイッチを使う必要がある。また、スイッチ群ＳＧ１におけるスイッチは、電圧ＶＤＤから約１〜２ボルト程度下がった電圧の信号を扱うため、ＰチャンネルＭＯＳトランジスタによるスイッチが使われる。また、スイッチ群ＳＧ２におけるスイッチは、電圧ＶＳＳ（ＧＮＤ）から約１〜２ボルト程度上がった電圧の信号を扱うため、ＮチャンネルＭＯＳトランジスタによるスイッチが使われる。
【００７９】
（第６の実施の形態）
次に、第１の実施の形態から第４の実施の形態において説明された定電流源Ｉ３の具体的な回路例を示す。この定電流源Ｉ３は、その両端の電圧を自由に設定することができるため、別名「浮遊電流源」とも呼ばれている。浮遊電流源は、例えば、図１０に示されるように、ＮチャンネルＭＯＳトランジスタＭＮ２１／ＭＮ２２と、ＰチャンネルＭＯＳトランジスタＭＰ２１／ＭＰ２２と、定電圧源Ｖ３と、定電流源Ｉ４とを備える。
【００８０】
ＮチャンネルＭＯＳトランジスタＭＮ２１／ＭＮ２２は、ゲート同士が共通接続され、さらにＮチャンネルＭＯＳトランジスタＭＮ２１のドレインに接続されている。ＮチャンネルＭＯＳトランジスタＭＮ２１のドレインは、定電流源Ｉ４を介して正側電源電圧ＶＤＤに接続され、ＮチャンネルＭＯＳトランジスタＭＮ２１のソースは、ＰチャンネルＭＯＳトランジスタＭＰ２１のソースに接続される。ＮチャンネルＭＯＳトランジスタＭＮ２２のドレインは、浮遊定電流源Ｉ３の電流入力側ノードとなり、ＮチャンネルＭＯＳトランジスタＭＮ２２のソースは、ＰチャンネルＭＯＳトランジスタＭＰ２２のソースに接続される。
【００８１】
ＰチャンネルＭＯＳトランジスタＭＰ２１／ＭＰ２２は、ゲート同士が共通接続され、さらにＰチャンネルＭＯＳトランジスタＭＰ２１のドレインに接続されている。ＰチャンネルＭＯＳトランジスタＭＰ２１のドレインは、定電圧源Ｖ３を介して負側電源電圧ＶＳＳに接続され、ＰチャンネルＭＯＳトランジスタＭＰ２１のソースは、ＮチャンネルＭＯＳトランジスタＭＮ２１のソースに接続される。ＰチャンネルＭＯＳトランジスタＭＰ２２のドレインは、浮遊定電流源Ｉ３の電流出力側ノードとなり、ＰチャンネルＭＯＳトランジスタＭＰ２２のソースは、ＮチャンネルＭＯＳトランジスタＭＮ２２のソースに接続される。
【００８２】
定電圧源Ｖ３は、電圧が高い側のノードがＰチャンネルＭＯＳトランジスタＭＰ２１のゲートおよびドレインに接続され、電圧が低い側のノードが負側電源電圧ＶＳＳに接続される。定電流源Ｉ４は、正側電源電圧ＶＤＤとＮチャンネルＭＯＳトランジスタＭＮ２１のゲートおよびドレインとの間に挿入され、定電流を供給する。
【００８３】
次に、この浮遊電流源Ｉ３の動作を説明する。厳密にはゲートとソース間電圧によってはドレインから基板に一部電流が漏れるモードもあるが、基本的にはＭＯＳトランジスタにおいてドレイン電流とソース電流とは等しい。従って、直列に接続されたＮチャンネルＭＯＳトランジスタＭＮ２１およびＰチャンネルＭＯＳトランジスタＭＰ２１は、それぞれ同じドレイン電流で動作する。すなわち、定電流源Ｉ４から供給される電流Ｉ４が、それぞれのトランジスタのドレイン電流となる。同様にして、直列に接続されたＮチャンネルＭＯＳトランジスタＭＮ２２およびＰチャンネルＭＯＳトランジスタＭＰ２２の各々のドレイン電流は等しい。
【００８４】
定電圧源Ｖ３は、ＰチャンネルＭＯＳトランジスタＭＰ２１とＮチャンネル型ＭＯＳトランジスタＭＮ２１との動作電圧を決めるバイアス電圧を与える。ＰチャンネルＭＯＳトランジスタＭＰ２１のソース電圧が丁度ＶＤＤ／２になるように定電圧源Ｖ３の電圧を決定するのがベストである。ここで、ＮチャンネルＭＯＳトランジスタＭＮ２２とＮチャンネルＭＯＳトランジスタＭＮ２１とは、同じゲート幅Ｗ／ゲート長Ｌのディメンジョンで構成され、ＰチャンネルＭＯＳトランジスタＭＰ２１とＰチャンネルＭＯＳトランジスタＭＰ２２とは、同じゲート幅Ｗ／ゲート長Ｌのディメンジョンで構成されているものとする。ＰチャンネルＭＯＳトランジスタＭＰ２１のゲート・ソース間にかかる電圧（ＶＧＳ（ＭＰ２１））とＮチャンネルＭＯＳトランジスタＭＮ２１のゲート・ソース間にかかる電圧（ＶＧＳ（ＭＮ２１））との和は、ＰチャンネルＭＯＳトランジスタＭＰ２２のソース・ゲートにかかる電圧（ＶＧＳ（ＭＰ２２））とＮチャンネルＭＯＳトランジスタＭＮ２２のゲート・ソース間にかかる電圧（ＶＧＳ（ＭＮ２２））との和に等しくなる。これを数式で示すと、
ＶＧＳ（ＭＮ２１）＋ＶＧＳ（ＭＰ２１）＝ＶＧＳ（ＭＮ２２）＋ＶＧＳ（ＭＰ２２）      …（４）
となる。ゲート・ソース間電圧は、前述したように（２）式で示すことができるため、
【数３】
2009303121.tif 000005
となる。ここで、β（ＭＸｎ）はＸチャンネルＭＯＳトランジスタＭＸｎのβを示す。
【００８５】
そして、ＮチャンネルＭＯＳトランジスタＭＮ２２のドレイン電流（ＩＤ（ＭＮ２２））とＰチャンネルＭＯＳトランジスタＭＰ２２のドレイン電流（ＩＤ（ＭＰ２２））は等しいので、結果として、
ＩＤ（ＭＮ２２）＝ＩＤ（ＭＰ２２）＝Ｉ４      …（６）
となり、浮遊型の定電流源が実現できる。
【００８６】
ここでは、上述の回路を例示するが、その他の回路構成として特開２００６−３１９９２１号公報に示される回路もある。本発明において浮遊電流源Ｉ３は、上述の回路構成に限定されるものではなく、他の構成であってもよい。
【００８７】
本発明の演算増幅器回路は、ＬＣＤソースドライバの出力アンプ、又はγ補正を決定する階調電源回路に用いる演算増幅器に適する。これらの演算増幅器は、オフセット電圧が極力小さい回路が要求され、何らかの手段によるオフセットキャンセルが必要となる。本発明では、簡単な回路構成でオフセットをキャンセルする空間オフセットキャンセル回路を実現したものである。
【００８８】
本発明の演算増幅器を液晶表示装置におけるソースドライバの出力アンプや、γ補正を決定する階調電源回路に使用し、１水平期間、または１フレーム期間等々の液晶駆動信号によりスイッチが切り替えられる。これにより、演算増幅器で発生するオフセット電圧は空間的にばらまかれ、結果として人間の目をごまかすようにして、見た目にはオフセット電圧のない綺麗な画像が得られる。もし、このオフセット電圧があると、縦筋等の表示上の不具合が生じるが、本発明の演算増幅器回路を用いることにより均一的に階調が得られる。
【図面の簡単な説明】
【００８９】
【図１】従来の空間オフセットキャンセル付き演算増幅器の構成例を示す回路図である。
【図２】本発明の実施の形態に係る液晶表示装置の構成例を示すブロック図である。
【図３】本発明の第１の実施の形態に係る差動増幅器の等価回路を示すブロック図である。
【図４】同スイッチ部の構成の変更例を示す図である。
【図５】本発明の第２の実施の形態に係る差動増幅器の等価回路を示すブロック図である。
【図６】本発明の第３の実施の形態に係る差動増幅器の等価回路を示すブロック図である。
【図７】本発明の第４の実施の形態に係る差動増幅器の等価回路を示すブロック図である。
【図８】本発明の実施の形態におけるスイッチ回路の具体的回路例を示す図である。
【図９】本発明の実施の形態におけるスイッチ回路の他の具体的回路例を示す図である。
【図１０】本発明の実施の形態における定電流源Ｉ３の具体的回路例を示す図である。
【符号の説明】
【００９０】
１  液晶パネル
２  制御回路
３  階調電源回路
４  データ電極駆動回路（ソースドライバ）
５  走査電極駆動回路（ゲートドライバ）
６、６１〜６ｎ  走査電極（ゲート線）
７、７１〜７ｎ  データ電極（ソース線）
８  液晶容量
９  共通電極
１０  ＴＦＴ
１１  映像データ処理回路
１２  デジタル・アナログ変換器（ＤＡＣ）
１３、１３１〜１３ｍ  出力回路
ＢＡ  出力バッファアンプ
ＶＤＤ  正側電源電圧
ＶＳＳ  負側電源電圧
ＳＧ１〜ＳＧ３、ＳＧ３１、ＳＧ３２  スイッチ群
ＳＷ１〜ＳＷ４  スイッチ群
Ｓ１１、Ｓ１２、Ｓ２１、Ｓ２２、Ｓ３１、Ｓ３２  スイッチ
Ｓ３１１、Ｓ３１２、Ｓ３２１、Ｓ３２２  スイッチ
Ｓ１〜Ｓ８  スイッチ
Ｉ１〜Ｉ４  定電流源
ＭＰ１〜ＭＰ８  ＰチャンネルＭＯＳトランジスタ
ＭＰ１０〜ＭＰ１２  ＰチャンネルＭＯＳトランジスタ
ＭＰ２１、ＭＰ２２  ＰチャンネルＭＯＳトランジスタ
ＭＮ１〜ＭＮ８  ＮチャンネルＭＯＳトランジスタ
ＭＮ１０〜ＭＮ１２  ＮチャンネルＭＯＳトランジスタ
ＭＮ２１、ＭＮ２２  ＮチャンネルＭＯＳトランジスタ
ＩＮＶ１、ＩＮＶ２  インバータ回路
Ｃ１、Ｃ２  キャパシタ
Ｖ１〜Ｖ３  定電圧源
Ｉｎ＋  正転入力ノード
Ｖｏｕｔ  出力ノード
ＢＰ１、ＢＰ２  低電圧源ノード
ＢＮ１、ＢＮ２  低電圧源ノード
【図１】
2009303121.tif 000006
【図２】
2009303121.tif 000007
【図３】
2009303121.tif 000008
【図４】
2009303121.tif 000009
【図５】
2009303121.tif 000010
【図６】
2009303121.tif 000011
【図７】
2009303121.tif 000012
【図８】
2009303121.tif 000013
【図９】
2009303121.tif 000014
【図１０】
2009303121.tif 000015