(57)【要約】【課題】高集積かつ安定した動作を実現する抵抗変化メモリ（ＲｅＲＡＭ）を提供する。【解決手段】抵抗変化素子（１０）は、一対の電極（１３，１６）と、前記一対の電極に挟まれる抵抗変化膜（１５）を有し、前記一対の電極のうち、一方の電極（１３）は、前記抵抗変化膜とともに他方の電極（１６）中に突出する突出部（Ａ）を有する。【選択図】図４
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【特許請求の範囲】
【請求項１】
一対の電極と、前記一対の電極に挟まれる抵抗変化膜を有する抵抗変化素子であって、
前記一対の電極のうち、一方の電極は、前記抵抗変化膜とともに他方の電極中に突出する突出部を有することを特徴とする抵抗変化素子。
【請求項２】
前記突出部は、湾曲部を有することを特徴とする請求項１に記載の抵抗変化素子。
【請求項３】
前記一方の電極は、シリンダ形状であることを特徴とする請求項１又は２に記載の抵抗変化素子。
【請求項４】
前記一方の電極は、基部と、前記基部から立ち上がる立ち上がり部を有し、
前記立ち上がり部の少なくとも一部で、前記突出部を構成することを特徴とする請求項１又は２に記載の抵抗変化素子。
【請求項５】
一対の電極に挟まれた抵抗変化膜を有する抵抗変化素子と、
前記抵抗変化素子の一方の電極と電気的に接続されるトランジスタと、
前記抵抗変化素子の他方の電極と電気的に接続されるビット線と、
を備える半導体記憶装置であって、
前記抵抗変化素子の前記一方の電極は、前記抵抗変化膜とともに前記他方の電極中に突出する突出部を有することを特徴とする半導体記憶装置。
【請求項６】
絶縁膜に形成されたコンタクトホールの内壁に第１の導電膜を形成し、
前記第１の導電膜が形成されたコンタクトホール内を埋め込み絶縁膜で埋め込み、
前記絶縁膜と、前記埋め込み絶縁膜をエッチングして、前記第１の導電膜の少なくとも一部を突出させ、
前記突出させた前記第１の導電膜を覆う抵抗変化膜を形成し、
前記抵抗変化膜上に、第２の導電膜を形成する、
工程を含むことを特徴とする抵抗変化素子の作製方法。
【請求項７】
前記突出させた前記第１の導電膜に熱処理を施して、前記突出させた前記第１の導電膜の先端を丸くする工程をさらに含むことを特徴とする請求項６に記載の抵抗変化素子の作製方法。
【請求項８】
半導体基板上のトランジスタと電気的に接続されるコンタクトプラグの一部を除去して前記半導体基板上の絶縁膜にコンタクトホールを形成し、
前記コンタクトホールの内壁に第１の導電膜を形成し、
前記第１の導電膜が形成されたコンタクトホール内を埋め込み絶縁膜で埋め込み、
前記絶縁膜と、前記埋め込み絶縁膜をエッチングして、前記第１の導電膜の少なくとも一部を突出させ、
前記突出させた前記第１の導電膜を覆う抵抗変化膜を形成し、
前記抵抗変化膜上に、第２の導電膜を形成する、
工程を含むことを特徴とする半導体記憶装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化素子を用いた半導体記憶装置に関し、特に、リセット後の高抵抗状態での抵抗値のバラツキを解消した抵抗変化素子とこれを用いた抵抗変化メモリ（ＲｅＲＡＭ：Resistive  Random  Access  Memory）、およびこれらの作製方法に関する。
【背景技術】
【０００２】
ＲｅＲＡＭ（Resistive  Random  Access  Memory）は、抵抗変化素子を記憶素子として用いた不揮発性のメモリ装置である。抵抗変化素子は、遷移金属酸化物（ＴＭＯ）等の抵抗変化材料に電圧を印加すると、印加電圧に応じて異なる２つの電気抵抗状態をとり得ることを利用して、メモリ機能を実現している。ＲｅＲＡＭは、不揮発性であることに加えて、抵抗値の変化が大きく読み出しの余裕度が高い、素子構造がシンプルで高集積化が容易である、など多くの優れた特徴を持ち、次世代のメモリ装置として期待されている。
【０００３】
図１（ａ）は、一般的な抵抗変化素子１００の概略構造図である。抵抗変化素子（メモリ素子）１００は、一対の電極、たとえば下部電極１０１と上部電極１０３の間に、遷移金属酸化物膜などの抵抗変化膜１０２を挟み込んだ並行平板型の積層構造を有する。上部電極１０３と下部電極１０１の間に電圧を印加すると、抵抗変化膜１０２の電気抵抗が変化して、２つの異なる抵抗状態（リセット状態、セット状態）をとる。
【０００４】
このように抵抗状態が変化するのは、電極１０１、１０３間に電圧を印加することによって、抵抗変化膜１０２中に導電性のフィラメント又は電流経路（不図示）が形成され、フィラメント部分で抵抗変化が生じるためと考えられている。しかし、フィラメント生成の正確なメカニズムについてはいまだ解明されていない。
【０００５】
抵抗変化素子１００の基本動作は、図１（ｂ）に示すように、たとえば高抵抗状態をリセット状態とすると、セット状態（低抵抗状態）へ書き込みをするためには、１．２Ｖ〜１．５Ｖ程度のセット電圧を印加する。この場合、２ｍＡ近傍で電流制限をかけて、低抵抗状態への遷移の過程で電流が流れすぎないようにする。いったん形成された低抵抗状態は、矢印Ｂに示すように、電圧の印加を停止しても消失しない。リセット状態に戻すには、矢印Ｃで示すように、電流制限を解除して、セット電圧よりも低いリセット電圧を印加する。この例では、０．６〜０．７Ｖのリセット電圧の印加により、いったん制限電流を越えてから、矢印Ｄに示すように、一気に高抵抗状態にリセットされる。
【０００６】
上記の動作において、図２（ａ）および図２（ｂ）に示すように、リセット直後の高抵抗時の抵抗値がバラつくという問題があった。このバラツキは、フィラメント生成の不安定さに起因すると考えられる。すなわち、図１（ａ）のように、電極１０１、１０３は、抵抗変化膜（ＴＭＯ膜）１０２と平面で接しているところ、どのくらいの数のフィラメントが、いつ、どこに、どの様な状態で生成されるのか予測不明であるため、制御が困難だからである。高抵抗状態でのバラツキは、電極１０１又は１０３と、抵抗変化膜１０２との接触面積が大きいほど顕著になる。
【０００７】
なお、図３（ａ）に示すように、高速スイッチングする抵抗変化素子として、ＴｉＯＮ膜を抵抗変化膜として用いた構成が提案されている（たとえば、非特許文献１参照）。図３（ａ）の構成では、下部電極（ＢＥＬ）１２１に接続するコンタクトホールの内壁にＴｉＮ電極１２２が形成され、その内部にＣＶＤ−ＳｉＯ2膜１２５が埋め込まれている。ＴｉＮ電極１２２の上端部に、ＴｉＯＮ膜１２３が形成され、ＴｉＯＮ膜１２３と接触してＴｉＮ上部電極（ＴＥＬ）１２４が形成されている。このＴｉＮ／ＴｉＯＮ／ＴｉＮ構造による高速バイポーラスイッチング動作は、図３（ｂ）に示すように比較的安定したスイッチング特性を示す。
【非特許文献１】“高速ユニポーラスイッチングＲＲＡＭ技術”、シリコンテクノロジーＮｏ．９０  １７ページ、２００７年１月２６日
【発明の開示】
【発明が解決しようとする課題】
【０００８】
抵抗変化素子を利用したＲｅＲＡＭのような半導体記憶装置において、変化する抵抗値のばらつきの制御が可能で、メモリ動作が安定する構成を提供することを課題とする。また、そのような抵抗変化素子の作製方法の提供を課題とする。
【課題を解決するための手段】
【０００９】
上記課題を達成するために、抵抗変化素子を構成する電極を、電界が集中しやすい形状にする。具体的には、本発明の第１の側面では、一対の電極と、前記一対の電極に挟まれる抵抗変化膜を有する抵抗変化素子において、前記一対の電極のうち、一方の電極は、前記抵抗変化膜とともに他方の電極中に突出する突出部を有する。
【００１０】
良好な構成例では、前記一方の電極の突出部の先端は、湾曲部を有する。
【００１１】
第２の側面では、抵抗変化素子を用いた半導体記憶装置を提供する。この半導体記憶装置は、一対の電極に挟まれた抵抗変化膜を有する抵抗変化素子と、前記抵抗変化素子の一方の電極と電気的に接続されるトランジスタと、前記抵抗変化素子の他方の電極と電気的に接続されるビット線と、を備え、前記抵抗変化素子の前記一方の電極は、前記抵抗変化膜とともに前記他方の電極中に突出する突出部を有する。
【００１２】
第３の側面では、抵抗変化素子の作製方法を提供する。この方法は、
絶縁膜に形成されたコンタクトホールの内壁に第１の導電膜を形成し、
前記第１の導電膜が形成されたコンタクトホール内を埋め込み絶縁膜で埋め込み、
前記絶縁膜と、前記埋め込み絶縁膜をエッチングして、前記第１の導電膜の少なくとも一部を突出させ、
前記突出させた前記第１の導電膜を覆う抵抗変化膜を形成し、
前記抵抗変化膜上に、第２の導電膜を形成する、
工程を含む。
【発明の効果】
【００１３】
上記のような構成および手法により、抵抗変化素子の高抵抗時のバラツキを抑制し、メモリ動作の安定化を図ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面を参照して、本発明の良好な実施形態を説明する。図４は、本発明の一実施形態に係る抵抗変化素子１０の概略構成図である。抵抗変化素子１０は、下部電極（ＢＥＬ）１３と、上部電極（ＴＥＬ）１６と、これらの電極間に挟まれた遷移金属酸化物（ＴＭＯ）等の抵抗変化膜１５を含む。下部電極１３は、タングステン（Ｗ）等のコンタクトプラグ１２に接続する基部１３ａと、基部１３ａから突出する立ち上がり部１３ｂを有する。この例では、下部電極１３はシリンダ形状であり、立ち上がり部１３ｂはシリンダの側壁を構成するが、この例に限定されない。下部電極１３の立ち上がり部１３ｂの上端は、丸みを帯びるように（湾曲部Ｒ）処理されている。
【００１５】
抵抗変化膜１５は、立ち上がり部１３ｂの上端部で下部電極１３と接する。抵抗変化膜１５上に上部電極１６が位置し、下部電極１３の立ち上がり部１３ｂと、抵抗変化膜１５は、サークルＡで示すように、上部電極１６の中に突出している。この突出部Ａには、破線Ｂで示すように電界が集中しやすく、突出部Ａの先端付近の抵抗変化膜１５に、導電性フィラメント（不図示）が生じやすくなる。このように、導電性フィラメントが生じやすい部位を、狭い面積で設けることで、従来の平板型の素子構成と比較して、抵抗状態の遷移が制御しやすくなる。
【００１６】
下部電極１３の突出部Ａは、アニール等の熱処理により、先端が丸く球面状に処理されている。これによって、電界集中をより均一に発生させることができる。抵抗変化膜１５に遷移金属酸化物（ＴＭＯ）を用いる場合、遷移金属酸化物は金属に比べて硬くてもろいという性質があるが、突出部Ａの先端を丸くすることによって、後工程で電極１３、１６が変形した場合でも、抵抗変化膜１５がストレスにより破壊されるのを防ぐ効果も期待できる。
【００１７】
なお、下部電極１３の内側（立ち上がり部１３ｂで囲まれる部分）は、酸化膜１４で埋め込まれ、酸化膜１４と層間絶縁膜１１の高さが揃うように平坦化されている。
【００１８】
図５は、図４の抵抗変化素子１０を、半導体記憶装置としてのＲｅＲＡＭに適用した構成例を示す図である。この例では、１つの選択トランジスタＴｒと、１つの抵抗変化素子１０でメモリセルを構成し、１Ｔ１Ｒ型の構成となっている。
【００１９】
図５において、半導体基板２１は、ＳＴＩ等の素子分離領域２２によって、素子領域に区画されている。素子領域の半導体基板２１上に、ゲート絶縁膜１７を介して、ワード線（又はゲート電極）２４が配置されている。各ワード線２４の両側には、高濃度不純物領域（ソース・ドレイン）２３Ｓ、２３Ｄが配置され、ワード線２４とともに選択トランジスタＴｒを構成する。
【００２０】
選択トランジスタＴｒのドレイン２３Ｄは、コンタクトプラグ１９，１２及び中継配線２７を介して、抵抗変化素子１０の下部電極（ＢＥＬ）１３に接続される。選択トランジスタＴｒのソース２３Ｓは、接地線２６に接続される。ワード線２４は、選択トランジスタＴｒのゲート電極としても機能する。抵抗変化素子１０の上部電極（ＴＥＬ）１６は、プラグ配線３１を介してビット線３２に接続されている。
【００２１】
このようなＲｅＲＡＭで抵抗変化素子１０に書き込みを行う（セットする）ときは、選択トランジスタＴｒのゲート電圧を少し絞った状態でＯＮ状態にして、下部電極１３を選択トランジスタの直列抵抗がある程度大きい状態で接地電位に接続し、ビット線３２を介して抵抗変化素子１０にセット電圧を印加し、抵抗変化素子１０を低抵抗状態にする。素子を流れる電流の最大値はトランジスタのゲート電圧で制御できるため、トランジスタを電流制限素子として用いることができる。抵抗変化素子１０をリセットするときは、選択トランジスタＴｒを完全なＯＮ状態にして下部電極１３を選択トランジスタの直列抵抗が極力小さい状態で接地電位に接続し、ビット線３２を介して、セット電圧より低いリセット電圧を印加する。抵抗変化素子１０の状態を検出するときは、選択トランジスタＴｒを完全なＯＮにして、ビット線３２と接地線２６との間の抵抗値を調べる。
【００２２】
このＲｅＲＡＭは、抵抗変化素子１０の下部電極１３の突出部Ａ（図４参照）の存在により、抵抗変化膜１５中の導電性フィラメントの状態が制御される。その結果、切り換え動作、特にリセット直後の高抵抗状態が安定する。
【００２３】
図６〜図９は、図４の抵抗変化素子１０の作製工程図である。作製プロセスは、図５の選択トランジスタＴｒの作製工程が完了し、選択トランジスタＴｒから引き出されているコンタクトプラグ（たとえばＷプラグ）１２の平坦化の工程から始まる。選択トランジスタＴｒについては、公知のＣＭＯＳプロセスで作製できるので、ここではその説明を省略する。
【００２４】
まず、図６（ａ）に示すように、選択トランジスタＴｒ（図５参照）の上層の層間絶縁膜（たとえばＳｉＯ2）２８に形成されたコンタクトホール４１内に、タングステン（Ｗ）をスパッタ法やＣＶＤ法により埋め込み、ＣＭＰ法により平坦化してコンタクトプラグ１２を形成する。タングステン（Ｗ）を成膜する前に密着層として、ＣＶＤ法にて薄いＴｉＮ（不図示）を成膜しておいてもよい。
【００２５】
次に、図６（ｂ）に示すように、層間絶縁膜２８と選択性を有するエッチングガスを用い、コンタクトプラグ（たとえばＷプラグ）１２をドライエッチングする。これにより、層間絶縁膜２８に深さ１００ｎｍ程度のコンタクトホール４３が形成される。コンタクトホール４３は、たとえばシリンダ形状の孔であり、底部にＷプラグ１２の上面が露出する。
【００２６】
次に、図６（ｃ）に示すように、スパッタ法やＣＶＤ法により、膜厚３０〜５０ｎｍ（本実施例では３０ｎｍ）の導体膜３３を形成する。導体膜３３は、選択トランジスタＴｒ（図５参照）に電気的に接続される抵抗変化素子１０の下部電極（ＢＥＬ）を形成するための膜であり、Ｐｔ、ＴｉＮ、Ｉｒ等で形成される。導体膜３３は、電界集中を効果的に行うため、ある程度薄い方が望ましい。続いて、スパッタ法やＣＶＤ法により、全面に絶縁膜、たとえば埋め込み酸化膜（ＳｉＯ2）３４を１００ｎｍ堆積して、コンタクトホール４３内を埋め込む。
【００２７】
次に、図６（ｄ）に示すように、導体膜３３をストッパとして、埋め込み酸化膜３４をＣＭＰにて平坦化する（ＣＭＰ１）。
【００２８】
次に、図７（ｅ）に示すように、埋め込み酸化膜３４をストッパとして、表面の導体膜３３をＣＭＰにて研磨する（ＣＭＰ２）。これにより導体膜３３は、コンタクトホール４３の内部（底面及び側壁）にだけ残る。
【００２９】
次に、図７（ｆ）に示すように、導体膜３３と選択性を有するエッチングガス、たとえばフッ素系ガスを用い、埋め込み酸化膜３４と層間絶縁膜２８を、３０ｎｍドライエッチングして、導体膜３３の一部を突出させる。この結果、埋め込み酸化膜３４上に３０ｎｍ程度の突出部Ａを有する下部電極１３が形成される。下部電極１３は、Ｗプラグ１２の上面に接続する基部１３ａと、基部１３ａからコンタクトホール４３（図６（ｂ）参照）の側壁に沿って立ち上がる立ち上がり部１３ｂとを有するシリンダ形状の電極である。立ち上がり部１３ｂの一部が、埋め込み酸化膜３４上に突出する突出部Ａとなる。
【００３０】
次に、図７（ｇ）に示すように、アニール等の熱処理を施し、突出部Ａの上端が丸く球面状になるように（湾曲部Ｒ）、先端の処理をする。熱処理温度は、３００℃〜４００℃程度である。熱処理を施すことによって、金属電極の先端部が丸く処理されることは、たとえば特開２００２−１９８４９８号により知られている。これは熱により粒界に蓄えられた歪みエネルギーが駆動力となってグレイン成長が生じるためと考えられる。この様子を、図１０を参照して説明する。図１０（ａ）はコンタクトホール内に形成された蓄積電極７３のＳＥＭ写真、図１０（ｂ）はその模式図である。層間絶縁膜７１に形成されたコンタクトホール７４の内壁に、ＴｉＮ膜７２を介してＲｕ電極７３が形成されている。ＣＭＰ直後のＲｕ電極７３の上端部は、図６（ｄ）のように、直角に近いコーナー形状をしているが、これに５４０℃の熱処理を施すと、図１０（ａ）、図１０（ｂ）のように、先端部が丸くなる。Ｒｕの融点は、２５００℃であるが、融点よりもずっと低い熱処理温度でグレイン成長することで、先端部が丸くなる。Ｐｔの融点は１７６８℃、Ｔｉの湯点は１８１２℃であり、３００℃〜４００℃で熱処理することによって、図７（ｇ）のように、突出部Ａの先端を丸くすることができる。
【００３１】
図１１は、熱処理によるＰｔのグレイン成長を示すＳＥＭ写真である。サンプルでは、シリコン基板（Ｓｉ−Ｓｕｂ）上にＳｉＯ2膜とＴｉＮ膜を介してＰｔ膜を成長した。図１１（ａ）はAs Depoの状態、図１１（ｂ）は４００℃で熱処理した状態、図１１（ｃ）は６００℃で熱処理した状態である。温度の上昇につれてグレイン成長が顕著になるが、図７（ｇ）の例では、デバイス全体に与える影響を考慮して、３００℃〜４００℃で熱処理している。
【００３２】
図１２は、図７（ｇ）の突出部Ａの熱処理の効果を示す図であり、図１１のＰｔ／ＴｉＮ／Ｔｉ／ＳｉＯ2サンプルでのＸ線回折測定（ＸＲＤ）結果のグラフである。熱処理により多結晶状態の配向性が均一にそろう結果、特定のピークにおける反射強度が強くなり、また、結晶間隔が密になることで、ピークが右側にシフトしている。熱処理温度が４００℃と６００℃では、反射強度やＦＷＨＭ（半値幅）に大差がなく、実施形態のように、突出部Ａを３００℃〜４００℃で熱処理することによって、先端が丸くして、電界集中を安定して均一に起こさせることができる。
【００３３】
図８（ｈ）に戻り、スパッタ法、ＣＶＤ法などにより、遷移金属酸化物（ＴＭＯ）としてＮｉＯ膜３５を膜厚１０ｎｍに成長し、続いて、Ｐｔ上部電極（ＴＥＬ）膜３６を膜厚７０ｎｍに成長する。
【００３４】
次に、図８（ｉ）に示すように、上部電極膜３６上にフォトリソグラフィにてレジストパターン３８を形成する。
【００３５】
次に、図８（ｊ）に示すように、レジストパターン３８をマスクとしてドライエッチングを行い、上部配線膜３６と、ＮｉＯ膜３５を加工して、抵抗変化素子１０の抵抗変化膜１５と上部電極１６を形成する。エッチングガスとしては、塩素系ガス、ＣＯ／アンモニア系ガス等、適切なガスを用いることができる。抵抗変化素子１０において、下部電極１３の一部と、これを覆う抵抗変化膜１５は、上部電極１６内に突出する。この突出部Ａは、電界集中箇所となる。
【００３６】
次に、図９（ｋ）に示すように、全面に層間絶縁膜２９を堆積し、表面を平坦化して、フォトリソグラフィ及びドライエッチングにより、抵抗変化素子１０の上部電極１６に達するコンタクトホール４５を形成する。
【００３７】
次に、図９（ｌ）に示すように、スパッタ法やＣＶＤ法により、導体（たとえばＴｉＮ／Ａｌ／ＴｉＮ積層）をコンタクトホール４５に埋め込み、抵抗変化素子１０に電気的に接続された導電膜を全面に堆積し、導電膜上にレジストマスク（不図示）を形成してドライエッチングを行い、ビット線３２を形成する。
【００３８】
以上述べたように、抵抗変化素子の下部電極の一部が突出する形状とすることで、電極間に電流を流したときに、遷移金属酸化物等の抵抗変化膜中に生成される導電性のフィラメントが、突出部Ａに集中して生成される。
【００３９】
また、突出部の先端を熱処理により丸くすることで、電解集中の様子が均一となり、その結果として先端部で生成されるフィラメントの状態が均一になり、繰り返し抵抗切り換えを行っても抵抗値が安定する。
【図面の簡単な説明】
【００４０】
【図１】一般的な抵抗変化素子の基本構成と動作を説明するための図である。
【図２】図１の抵抗変化素子で生じる高抵抗時のバラつきを示す図である。
【図３】公知のＴｉＯＮスイッチングを示す図である。
【図４】本発明の一実施形態の抵抗変化素子の構造を示す概略断面図である。
【図５】図４の抵抗変化素子のＲｅＲＡＭへの適用例を示す概略構成図である。
【図６】図５のＲｅＲＡＭに適用される抵抗変化素子の作成工程図（その１）である。
【図７】図５のＲｅＲＡＭに適用される抵抗変化素子の作成工程図（その２）である。
【図８】図５のＲｅＲＡＭに適用される抵抗変化素子の作成工程図（その３）である。
【図９】図５のＲｅＲＡＭに適用される抵抗変化素子の作成工程図（その４）である。
【図１０】球面状に丸く処理された金属電極の先端部を示す図である。
【図１１】熱処理によるＰｔグレインの成長を示すＳＥＭ写真である。
【図１２】Ｐｔ／ＴｉＮ／Ｔｉ／ＳｉＯ2膜構造のＸ線回折測定結果を示すグラフである。
【符号の説明】
【００４１】
１０  抵抗変化素子
１１、２８  層間絶縁膜
１２  Ｗプラグ
１３  下部電極（ＢＥＬ）
１３ａ  基部
１３ｂ  立ち上がり部
１４、３４  埋め込み酸化（ＳｉＯ2）膜
１５  抵抗変化膜（ＴＭＯ膜）
１６  上部電極（ＴＥＬ）
２４  ワード線
２６  接地線
３２  ビット線
Ａ  下部電極の突出部
Ｒ  湾曲部
Ｔｒ  選択トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2009146943.tif 000008
【図７】
2009146943.tif 000009
【図８】
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【図９】
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【図１２】
2009146943.tif 000012
【図１０】
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【図１１】
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