(57)【要約】【課題】Ｄ／Ａ変換器の消費電流増加を避けながら、イメージでの横筋状のノイズ低減に有効なＤ／Ａ変換技術を提案する。【解決手段】基準電圧をドライバから出力するレギュレータと、そのレギュレータから出力される基準電圧が供給されて、入力したコードに応じたアナログ電圧を出力するアナログ電圧出力部とを備えた構成とする。そして、レギュレータ内のドライバのサイズを、入力したコードに応じて可変させる制御を行う。このようにしたことで、ドライバのゲート電圧が再調整などによって変化することが抑制され、レギュレータに求められる過渡応答特性を下げることが可能となる。【選択図】図１
2009303042.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧をドライバから出力するレギュレータと、
前記レギュレータから出力される基準電圧が供給されて、入力したコードに応じたアナログ電圧を出力するアナログ電圧出力部と、
前記レギュレータ内のドライバのサイズを、前記コードに応じて可変させるドライバサイズ制御部と
を具備するデジタル・アナログ変換回路。
【請求項２】
前記ドライバとして複数のドライバユニットを備え、
前記ドライバサイズ制御部は、前記コードに応じて前記複数のドライバユニットの内のオンさせるドライバユニットを選択して、ドライバサイズを可変させる構成とした
請求項１記載のデジタル・アナログ変換回路。
【請求項３】
前記複数のドライバユニットのそれぞれを、複数のＭＯＳトランジスタで構成し、
前記複数のＭＯＳトランジスタの内の一方のＭＯＳトランジスタのゲートを、前記レギュレータのエラーアンプの出力で制御し、他方のＭＯＳトランジスタのゲートを、前記コードの値で制御する構成とした
請求項２記載のデジタル・アナログ変換回路。
【請求項４】
前記アナログ電圧出力部は、イメージセンサ内の画素信号をデジタル変換するためのスロープ電圧を、イメージセンサで撮像する画素信号が得られる周期に連動して出力させる
請求項１記載のデジタル・アナログ変換回路。
【請求項５】
マトリクス状に複数配列された画素部と、
基準電圧をドライバから出力するレギュレータと、
前記レギュレータから出力される基準電圧が供給されて、入力したコードに応じて電圧が順に変化するスロープ電圧を出力するアナログ電圧出力部と、
前記スロープ電圧と前記画素部の出力電圧とを比較して、前記画素部の出力電圧を前記コードに対応したデジタルデータに変換するデジタル変換部と、
前記レギュレータ内のドライバのサイズを、前記コードに応じて可変させるドライバサイズ制御部と
を具備する固体撮像装置。
【請求項６】
マトリクス状に複数配列された画素部と、
基準電圧をドライバから出力するレギュレータと、
前記レギュレータから出力される基準電圧が供給されて、入力したコードに応じて電圧が順に変化するスロープ電圧を出力するアナログ電圧出力部と、
前記スロープ電圧と前記画素部の出力電圧とを比較して、前記画素部の出力電圧を前記コードに対応したデジタルデータに変換するデジタル変換部と、
前記レギュレータ内のドライバのサイズを、前記コードに応じて可変させるドライバサイズ制御部と、
前記デジタル変換部で変換されたデジタルデータを映像データとする映像処理部と
を具備するカメラシステム。
【請求項７】
レギュレータを構成するドライバから出力される基準電圧を、入力したコードに応じて制御してアナログ電圧出力を得ると共に、
前記ドライバのサイズを、前記コードに応じて可変設定した
デジタルコードのアナログ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル・アナログ変換回路とデジタルコードのアナログ変換方法、及びそのデジタル・アナログ変換回路を備えた固体撮像装置、並びにその固体撮像装置を備えたカメラシステムに関する。
【背景技術】
【０００２】
固体撮像装置として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型のイメージセンサが知られている。ＣＭＯＳイメージセンサは、ＣＭＯＳ  ＬＳＩの製造プロセスをベースに作られるため、このプロセスを流用してイメージセンサ以外の機能を同一のチップ内に容易に組み込むことができる。この特性を利用して、アナログ・デジタル・コンバータ（ＡＤＣ）を画素の列毎に設け、画素が出力する画素値（アナログ電圧値）からデジタルデータへの変換処理を各列で並行して行うことが行われている。この方式は、カラムＡＤＣ方式と呼ばれている。
【０００３】
カラムＡＤＣ方式の場合に、画素値をＡ／Ｄ（Analog/Digital）変換する構成の詳細については、後述する実施の形態で詳細に説明するが、簡単に示す以下のような原理による。即ち、各画素の画素値を読み出す周期でカウンタを動作させ、そのカウンタのカウント値で示されるコードに対応して、電圧レベルが順に変化するスロープ波形を作成する。このスロープ波形の作成は、コードの値に応じたアナログ電圧波形を得る処理であり、Ｄ／Ａ（Digital/Analog）変換に相当する。作成されたスロープ波形は、各画素値を読み出す周期に連動してレベルの上下を繰り返すことになる。
そのようにして作成されたアナログ電圧のスロープ波形を、比較器の一方の入力端に供給する。また、この比較器の他方の入力端に、そのとき読み出した画素値を供給し、スロープ波形が画素値を越えたタイミングを検出し、そのタイミングのカウント値をラッチさせる。そのラッチされたカウント値が、該当する画素のデジタルデータとなって出力される。
【０００４】
図１１は、このようなＡ／Ｄ変換を行う場合の比較器に供給されるスロープ波形の例を示したものである。この例では、スロープ波形電圧Ｖａは、１回のＡ／Ｄ変換を行うごとにレベルが順に低下する波形であり、次のＡ／Ｄ変換を行う毎にレベルが元に復帰する。
【０００５】
このような、カラムＡＤＣ方式によりＡ／Ｄ変換を行う固体撮像素子については、例えば特許文献１に記載されている。
【特許文献１】特開２００７−５９９９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、カラムＡＤＣ方式の場合には、行方向に配置された画素の出力信号を、複数のＡ／Ｄ変換器で同時にＡ／Ｄ変換処理し、これを列方向に繰り返すことにより、１フレーム分の画素信号を全てデジタル変換する構成としてある。このため、横方向に並んだ画素は、同時にＡ／Ｄ変換処理されるが、縦方向に上下に並んだ画素は、Ａ／Ｄ変換処理されるタイミングが異なる。
このため、Ａ／Ｄ変換処理時にノイズの影響を受けると、上下の列で影響を受けるノイズ量が異なる可能性があり、そのような場合には、デジタル変換される画像として、横筋状のノイズが発生してしまう問題があった。
特に上述したスロープ電圧の基準電圧（ＤＡＣリファレンス電圧）をシリーズレギュレータなどで得ている場合、このシリーズレギュレータの電源リップル耐性の不足からＤＡＣリファレンスに電源ノイズが重畳して、横筋状のノイズが発生することがあった。
【０００７】
ここで、例えばスロープ電圧は、電流値が時間的に一定の変化率で単調に増減する様に、複数の定電流源をデジタル制御して固定抵抗に流し、その抵抗体の両端に生じる電圧差から得ることが出来る。また、Ａ／Ｄ変換においてゲインを調整する場合には、スロープ電圧生成時に制御される複数の定電流源の値を一律にデジタル的に増減する仕組みを用意し、スロープ電圧の傾斜を高精度に変化させる技術が特許文献１によって提案されている。
【０００８】
シリーズレギュレータの電源リップル耐性を向上させるには、出力端子に容量を接続するか、レギュレータ自身の電源端子にローパスフィルタを挿入するのが簡単である。また熱ノイズ抑制の観点からもシリーズレギュレータの帯域は適度に下げておくことが望ましい。しかし、この様な手段を用いるとレギュレータの負荷変動に対する過渡応答特性を著しく損なうことになる。過渡応答特性を損なうと、Ａ／Ｄ変換の終了から次のＡＤ変換開始の間や、フレーム間でゲイン調整が生じた際の急激な負荷変動に、レギュレータの応答スピードが間に合わないといった問題があった。
例えば図１１のスロープ電圧の例では、スロープ電圧Ｖａが最も下がった状態から、最も上がった状態になったとき、図１１に破線で示した電圧Ｖｂのように、過渡応答特性の不足により、歪んだスロープ電圧となってしまう。この歪みは、負荷電流が急に少なくなりＤＡＣリファレンスが目標値より上昇するために発生している。
【０００９】
シリーズレギュレータは、出力端子と電源端子の間に分圧抵抗を挿入し、出力電圧の分圧成分と基準電圧をエラーアンプにて比較し、目標電圧との誤差を減少させる方向にドライバのゲート電圧を制御して定電圧を出力するように構成された負帰還回路である。このため基本的に負荷変動に対する応答遅延を避けることが出来ない。よって、イメージセンサのＤＡＣリファレンスに適用する場合には、この応答遅延を動作上問題とならない程度に抑えることと同時に負荷変動が起こりにくい構成をとる必要がある。
【００１０】
例えば、Ｄ／Ａ変換器ではスロープ電圧の出力値に応じて固定抵抗に流す電流値を変化させているが、ＤＡＣリファレンスにかかる負荷変動を抑制するために固定抵抗を通さないパスで無効電流を流し続け、スロープ電圧の上昇、または降下に伴って負荷電流が変動しない構成とすることがあった。
これと同様に、ゲイン調整時においても定電流の総和が変わらない様に無効電流を流し続ける様にすれば、全動作を通じて負荷が一定となり、レギュレータの過渡応答特性を下げても問題は生じない。
しかしながらこれでは消費電流が大きくなりシステム全体としての性能が劣化する。
【００１１】
本発明はこれらの点に鑑みてなされたものであり、Ｄ／Ａ変換器の消費電流増加を避けながら、イメージでの横筋状のノイズ低減に有効な技術を提案することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、基準電圧をドライバから出力するレギュレータと、そのレギュレータから出力される基準電圧が供給されて、入力したコードに応じたアナログ電圧を出力するアナログ電圧出力部とを備えた構成とする。そして、レギュレータ内のドライバのサイズを、入力したコードに応じて可変させる制御を行う。
【００１３】
本発明によると、レギュレータ内のドライバのサイズを、入力したコードに応じて可変することで、ドライバのゲート電圧が再調整などによって変化することが抑制され、レギュレータに求められる過渡応答特性を下げることが可能となる。このようにしてレギュレータの電源リップル耐性を向上させることで、ノイズの影響によるスロープ電圧の歪みをなくすことができ、スロープ電圧波形を使用した画素信号のデジタル変換などを、正確に行えるようになる。この結果、デジタル変換された画素データに、横筋状のノイズが発生することを阻止できるようになる。
【発明の効果】
【００１４】
本発明によると、レギュレータのドライバが供給する電流と負荷の関係を常に一定に保つことが可能となり、ドライバのゲート電圧を高速に制御する必要がなくなる。その結果、レギュレータのエラーアンプに要求されるスピードが低くなり、レギュレータ自身の電源端子にローパスフィルタを挿入したり、出力段に大きな容量を接続するなどして、ノイズ対策や、リップル除去能力の向上が容易に行えるようになる。
また本発明の回路構成を用いることで、従来負荷変動を抑制するために流していた無効電流を流す必要がなくなり、システム全体の省電力化に大きく貢献する。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態の例を、図１〜図１０を参照して説明する。本実施の形態においては、以下の順序で説明する。
１．第１の実施の形態［基本的な構成例：図１〜図６］
２．第２の実施の形態［基本的な構成例に加えてゲイン用ＤＡＣを備え、ゲイン制御用ドライバとレギュレータのドライバを連動させる構成例：図７、図８］
３．第３の実施の形態［基本的な構成を用いてゲイン用ＤＡＣを備え、ゲイン制御用ドライバとレギュレータのドライバを連動させる例：図９、図１０］
なお、以下の説明においては、デジタル・アナログ変換をＤＡＣ、アナログ・デジタル変換をＡＤＣと略して称する場合もある。
【００１６】
１．第１の実施の形態の例
［デジタル・アナログ変換回路の構成］
図１は、本実施の形態の例の、デジタル・アナログ変換回路の構成例である。
本実施の形態のデジタル・アナログ変換回路は、ＤＡＣリファレンス用レギュレータ１００を備える。ＤＡＣリファレンス用レギュレータ１００は、デジタル・アナログ変換用基準電圧（ＤＡＣリファレンス電圧）を生成させる。ＤＡＣリファレンス用レギュレータ１００は、定電圧を出力するように構成された負帰還回路であり、ＤＡＣリファレンス電圧を得るためのＰチャンネル型の電界効果トランジスタで構成されるドライバ１０５を備える。本例のドライバ１０５は、サイズを複数段階に可変出来る構成としてある。そのドライバサイズを可変させる構成としては、例えば複数の電界効果トランジスタを並列接続して、動作させるトランジスタの選択で、サイズを可変させる。このサイズを可変させる具体的な構成例については後述する。
【００１７】
このＰチャンネル型の電界効果トランジスタのドライバ１０５は、ソースを電源電圧Ｖｄｄが得られる端子に接続してあり、ドレインを、抵抗器１１２を介してＤＡＣ出力端子１１１に接続してある。
ドライバ１０５のゲートは、エラーアンプ１０２の出力により制御される。エラーアンプ１０２は、抵抗器１１２で分圧されたレギュレータ１００の出力電圧と、電圧源１０１からの基準電圧とを比較して、目標とする電圧との誤差を検出して、その誤差をドライバ１０５のゲートに供給する。ドライバ１０５と抵抗器１１２との接続点には、可変抵抗器１０３及びコンデンサ１０４の一端が接続してあり、可変抵抗器１０３及びコンデンサ１０４の他端を接地させてある。そして、可変抵抗器１０３で分圧された電圧信号を、エラーアンプ１０２に入力させる。このように構成したことで、エラーアンプ１０２でＤＡＣリファレンス用レギュレータ１００の出力と目標電圧とを比較して、目標電圧との誤差を減少させる方向にドライバのゲート電圧を制御して定電圧を出力するようになる。
【００１８】
そして、抵抗器１１２とＤＡＣ出力端子１１１との接続点を、Ｎチャンネル型の電界効果トランジスタで構成されるランプ波用ＤＡＣ１１０のドレインに接続する。なお、以下の説明では、このＤＡＣ１１０を構成するトランジスタに、符号１１０を付して説明する場合もある。このランプ波用ＤＡＣ１１０を構成する電界効果トランジスタは、ソースを接地電位部に接続し、ゲートをトランジスタ１２２のゲートに接続する。ランプ波用ＤＡＣ１１０を構成するトランジスタは、可変構成としてあり、そのトランジスタの可変設定で、ＤＡＣ出力端子１１１から出力される電圧が決まる。トランジスタ１１０の設定と、上述したレギュレータ１００のドライバ１０５のサイズの設定は、連動して設定される構成としてある。その設定される構成としては、例えば複数の電界効果トランジスタを並列接続して、動作させるトランジスタの選択で、サイズを可変させる。このサイズを可変させる具体的な構成例についても後述する。
【００１９】
ランプ波用ＤＡＣ１１０を構成する電界効果トランジスタとゲートが接続されたトランジスタ１２２は、Ｎチャンネル型の電界効果トランジスタである。このトランジスタ１２２は、電流源１２１からの電流がドレインに供給され、ソースを接地電位部に接続してある。電流源１２１は、電源Ｖｄｄを電源として一定の電流を供給する。
トランジスタ１１０とトランジスタ１２２はカレントミラー接続としてある。
【００２０】
このような構成として、ＤＡＣ出力端子１１１から出力される電圧を、画素信号をデジタル変換するための基準電圧として供給する。固体撮像装置内でデジタル変換する構成については、固体撮像装置の全体構成を説明する際に後述する。
【００２１】
図２は、図１に示したレギュレータ１００のドライバ１０５と、ランプ波用ＤＡＣ１１０を構成するトランジスタについての詳細な構成例を示したものである。この図２は、図１中に破線で囲って示すＡ部の構成を示すものである。
【００２２】
図２の例では、図１に示したドライバ１０５は、２個のトランジスタを直列したものを、並列に複数組用意する。即ち、２個のＰチャンネル型の電界効果トランジスタＱ１１，Ｑ１２を用意し、トランジスタＱ１１のソースを電源Ｖｄｄに接続し、トランジスタＱ１１のドレインをトランジスタＱ１２のソースに接続する。トランジスタＱ１２のドレインを、抵抗器１２を介してＤＡＣ出力端子１１１側に接続する。
【００２３】
トランジスタＱ１１のゲートは、エラーアンプ１０２（図１）の出力端子１０２ａと接続する。トランジスタＱ１２のゲートには、後述するＤＡＣコード生成部１１６の出力データが、インバータ素子１１３を介して供給される。また、トランジスタＱ１２のドレインは、基準電圧出力端子１０６に接続される。
【００２４】
そして、トランジスタＱ１１，Ｑ１２と並列に、同様の接続構成の組のトランジスタＱ１３とＱ１４、Ｑ１５とＱ１６、・・・を所定組数用意する。各組の一方のトランジスタＱ１１,Ｑ１３，Ｑ１５のゲートには、エラーアンプ１０２（図１）の出力端子１０２ａが共通に供給されて、共通にオンオフが制御される。また、各組の他方のトランジスタＱ１２,Ｑ１４，Ｑ１６は、それぞれ、ＤＡＣコード生成部１１６の異なるビット位置の出力データが、それぞれ別のインバータ素子１１３，１１４，１１５・・・により供給されて、個別にオンオフが制御される。この各組の他方のトランジスタＱ１２,Ｑ１４，Ｑ１６が、レギュレータ１００のドライバサイズ制御部として機能するものである。
【００２５】
ランプ波用ＤＡＣ１１０を構成するトランジスタについても、２個のトランジスタを直列したものを、並列に複数組用意する。即ち、２個のＮチャンネル型の電界効果トランジスタＱ２１，Ｑ２２を用意し、トランジスタＱ２１のドレインを、抵抗器１１２とＤＡＣ出力端子１１１との接続点に接続し、トランジスタＱ２１のソースをトランジスタＱ２２のドレインに接続する。トランジスタＱ２２のソースを、接地電位部に接続する。
【００２６】
トランジスタＱ２１のゲートには、ＤＡＣコード生成部１１６の出力データが供給されて、オンオフが制御される。トランジスタＱ２２のゲートは、端子１１７を介してトランジスタ１２２（図１）のゲート側と接続される。
【００２７】
そして、トランジスタＱ２１，Ｑ２２と並列に、同様の接続構成の組のトランジスタＱ２３とＱ２４、Ｑ２５とＱ２６、・・・を所定組数用意する。各組の一方のトランジスタＱ２１,Ｑ２３，Ｑ２５のゲートは、それぞれ、ＤＡＣコード生成部１１６の異なるビット位置の出力データが供給されて、個別にオンオフが制御される。また、各組の他方のトランジスタＱ２２，Ｑ２４，Ｑ２６は、端子１１７を介してトランジスタ１２２（図１）のゲート側と接続される。
【００２８】
図２では、ＤＡＣコード生成部１１６から３ビット（３本）の信号線が出力される厚生について示したが、実際には、ＤＡＣコード生成部１１６で生成されるデジタル値のビット数に対応した信号線が出力され、ドライバ１０５に相当するトランジスタ組（トランジスタＱ１１，Ｑ１２など）と、ランプ波用ＤＡＣ１１０を構成するトランジスタ組（トランジスタＱ２１，Ｑ２２など）とを、それぞれビット数（つまり信号線数）だけ用意する。
【００２９】
［回路の動作及び効果］
図３の波形図は、図２の構成の各トランジスタの制御状態を示した図である。
図３の例では、ドライバ１０５に相当するトランジスタ組と、ランプ波用ＤＡＣ１１０を構成するトランジスタ組とを、用意した例である。
図３（ａ）〜（ｃ）に示すように、ＤＡＣコード生成部１１６の出力コード値に応じて、並列に用意された複数のトランジスタＱ２１，Ｑ２３，Ｑ２５，・・・の内のオンするトランジスタの数が制御されて、オン数に応じた電圧値がＤＡＣ出力端子１１１に得られる。本例の場合には、このＤＡＣ出力端子１１１に得られる電圧値が、１画素の信号を読み出す期間ごとに順に低くなるランプ波となるように、ＤＡＣコード生成部１１６の出力コード値を設定してある。
【００３０】
そして、この複数のトランジスタＱ２１，Ｑ２３，Ｑ２５，・・・の内のオンするトランジスタの数の制御に連動して、ドライバ１０５を構成するトランジスタＱ１２，Ｑ１４，Ｑ１６，・・・の内のオンするトランジスタの数の制御についても行う構成としてある。即ち、図３（ａ）〜（ｃ）に示すトランジスタＱ２１，Ｑ２３，Ｑ２５のオンに連動して、図３（ｄ）〜（ｆ）に示すトランジスタＱ１２，Ｑ１４，Ｑ１６のオン制御も行われる。
【００３１】
以上説明したように、レギュレータのドライバを構成するトランジスタを複数組に分割して、それぞれの組のトランジスタを、ＤＡＣコードにより制御される構成としたことで、適正な制御が行われる。即ち、ＤＡＣコードにより選択されていないトランジスタにおいても、エラーアンプの出力がゲートに供給され、一方のトランジスタＱ１１，Ｑ１３，Ｑ１５のゲート・ソース間の電圧は常に適正な電圧に充電される。そして、他方のトランジスタＱ１２，Ｑ１４，Ｑ１６がコード変更によってオフ状態からオン状態に遷移した場合、最小のセットリングタイムで電流を供給することが可能となる。
また、ＤＡＣコードによって定電流源の値が変化した場合には、ドライバを構成するトランジスタの電流能力も同様の割合で増減し、その結果、ドライバを構成するトランジスタのゲート電圧は常に一定値を保つようになる。したがって、スロープ電圧が変動して、負荷変動が生じてもエラーアンプの出力を大きく上下させる必要がなくなる。
【００３２】
このため、レギュレータの応答スピードを下げたとしてもデジタル変換に支障をきたすことなく、ＤＡＣ用のリファレンス電圧を目標値に保つことが可能となる。また、本実施の形態の構成では、スロープ電圧を直接生成する目的以外に無効電流を流し続ける必要がなくなるので、システム全体の省電力化に大きく寄与する。このことは、特に本実施の形態の固体撮像装置を、バッテリなどで駆動されるカメラ装置に適用した場合に、大きな効果を有する。
【００３３】
［固体撮像装置の全体構成例］
次に、図４を参照して、本実施の形態の構成が適用される固体撮像装置の全体構成例について説明する。
図４は、図１及び図２の構成が適用される固体撮像装置の例として、ＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図である。
固体撮像装置１は、入射光量に応じた信号を出力する受光素子（電荷生成部の一例）を含む複数個の画素が行および列に配列された（すなわち２次元マトリクス状の）画素部を有する。各画素からの画素信号の出力は、電圧信号であって、その画素信号処理に、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やデジタル変換部（ＡＤＣ）などが列並列に設けられている。
【００３４】
“列並列にＣＤＳ処理機能部やデジタル変換部が設けられている”とは、垂直列の垂直信号線１９に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部が設けられていることを意味する。複数の各機能部は、デバイスを平面視したときに、ともに画素部（撮像部）１０に対して列方向の一方の端縁側（図４の下側に配されている出力側）にのみ配されている形態のものであってもよい。或いは、画素部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）とその反対側である他方の端縁側（図の上側）に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査（水平走査）を行なう水平走査部も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。
【００３５】
たとえば、列並列にＣＤＳ処理機能部やデジタル変換部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、ＣＤＳ処理機能部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出すカラム型のものである。また、カラム型に限らず、隣接する複数（たとえば２つ分）の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態や、Ｎ本おき（Ｎは正の整数；間にＮ−１本を配する）のＮ本分の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることもできる。以下の実施形態では、特に断りのない限り、このカラム型として説明する。
【００３６】
図４に示すように、固体撮像装置１は、画素形状が概ね正方状の複数の単位画素３が行および列（つまり正方格子状）に配列された画素部（撮像部）１０と、画素部１０の外側に設けられた駆動制御部７と、カラム処理部２６と、カラム処理部２６にＡＤ変換用の参照電圧を供給する参照信号生成部２７と、出力回路２８とを備えている。
【００３７】
駆動制御部７は、画素部１０の信号を順次読み出すための制御回路機能を備えている。たとえば、駆動制御部７としては、列アドレスや列走査を制御する水平走査回路（列走査回路）１２と、行アドレスや行走査を制御する垂直走査回路（行走査回路）１４と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部２０とを備えている。
【００３８】
なお、図中、通信・タイミング制御部２０の近傍に破線で示すように、高速クロック生成部の一例であって、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成するクロック変換部２３を設けるようにしてもよい。通信・タイミング制御部２０は、端子５ａを介して入力される入力ロック（マスタークロック）ＣＬＫ０やクロック変換部２３で生成された高速クロックに基づいて内部クロックを生成する。
【００３９】
図４では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置されて画素部１０が構成される。この単位画素３は、典型的には、受光素子（電荷生成部）としてのフォトダイオードと、増幅用の半導体素子（たとえばトランジスタ）を有する画素内アンプとから構成される。
【００４０】
画素部１０は、画像を取り込む有効領域である有効画像領域（有効部）の他に、光学的黒を与える基準画素領域が、有効画像領域の周囲に配されて構成される。一例としては、垂直列方向の上下に数行（たとえば１〜１０行）分の光学的黒を与える基準画素が配列され、また、有効画像領域１０ａを含む水平行における左右に数画素〜数１０画素（たとえば３〜４０画素）分の光学的黒を与える基準画素が配列される。
【００４１】
光学的黒を与える基準画素は、その受光面側が、フォトダイオードなどからなる電荷生成部に光が入らないように、遮光される。この基準画素からの画素信号は、映像信号の黒基準に使われる。
【００４２】
また、この固体撮像装置１は、画素部１０をカラー撮像対応にしている。すなわち、画素部１０における各電荷生成部（フォトダイオードなど）の受光面には、カラー画像を撮像するための複数色の色フィルタの組合せからなる色分解フィルタの何れかの色フィルタが設けられている。
【００４３】
図４に図示した例は、いわゆるベイヤ（Ｂａｙｅｒ）配列の基本形のカラーフィルタを用いており、正方格子状に配された単位画素３が赤（Ｒ），緑（Ｇ），青（Ｂ）の３色カラーフィルタに対応するように、色分離フィルタの繰返単位が２画素×２画素で配されて画素部１０を構成している。
【００４４】
例えば、奇数行奇数列には第１のカラー（赤；Ｒ）を感知するための第１のカラー画素を配し、奇数行偶数列および偶数行奇数列には第２のカラー（緑；Ｇ）を感知するための第２のカラー画素を配し、偶数行偶数列には第３のカラー（青；Ｂ）を感知するための第３のカラー画素を配しており、行ごとに異なったＲ／Ｇ、またはＧ／Ｂの２色のカラー画素が市松模様状に配置されている。
このようなベイヤ配列の基本形のカラーフィルタの色配列は、行方向および列方向の何れについても、Ｒ／ＧまたはＧ／Ｂの２色が２つごとに繰り返される。
【００４５】
また、駆動制御部７の他の構成要素として、水平走査回路１２、垂直走査回路１４、および通信・タイミング制御部２０が設けられている。水平走査回路１２は、カラム処理部２６からカウント値を読み出す読出走査部の機能を持つ。これらの駆動制御部７の各要素は、画素部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子（撮像デバイス）として構成される。
【００４６】
単位画素３は、行選択のための行制御線１５を介して垂直走査回路１４と、また垂直信号線１９を介してカラムＡＤ回路２５が垂直列ごとに設けられているカラム処理部２６と、それぞれ接続されている。ここで、行制御線１５は垂直走査回路１４から画素に入る配線全般を示す。
【００４７】
水平走査回路１２や垂直走査回路１４は、後述のようにデコーダを含んで構成され、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答してシフト動作（走査）を開始するようになっている。このため、行制御線１５には、単位画素３を駆動するための種々のパルス信号（たとえば、リセットパルスＲＳＴ、転送パルスＴＲＦ、ＤＲＮ制御パルスＤＲＮなど）が含まれる。
【００４８】
通信・タイミング制御部２０は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックを備える。また通信・タイミング制御部２０は、端子５ａを介してマスタークロックを受け取り、端子５ｂを介して動作モードなどを指令するデータを受け取り、さらに固体撮像装置１の情報を含むデータを出力する通信インタフェースの機能ブロックを備える。
【００４９】
例えば、水平アドレス信号を水平デコーダ１２ａへ、また垂直アドレス信号を垂直デコーダ１４ａへ出力し、各デコーダ１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。
【００５０】
この際、単位画素３を２次元マトリックス状に配置してあるので、画素信号生成部５により生成され垂直信号線１９を介して列方向に出力されるアナログの画素信号を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行なう。この後に、垂直列の並び方向である行方向にアクセスし画素信号（本例ではデジタル化された画素データ）を出力側へ読み出す（水平）スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図ることができる。勿論、スキャン読みに限らず、読み出したい単位画素３を直接にアドレス指定することで、必要な単位画素３の情報のみを読み出すランダムアクセスも可能である。
【００５１】
また、通信・タイミング制御部２０では、端子５ａを介して入力されるマスタークロック（マスタークロック）ＣＬＫ０と同じ周波数のクロックＣＬＫ１や、それを２分周したクロックやより分周した低速のクロックをデバイス内の各部、たとえば水平走査回路１２、垂直走査回路１４、カラム処理部２６などに供給する。以下、２分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックＣＬＫ２という。
【００５２】
垂直走査回路１４は、画素部１０の行を選択し、その行に必要なパルスを供給するものである。たとえば、垂直方向の読出行を規定する（画素部１０の行を選択する）垂直デコーダ１４ａと、垂直デコーダ１４ａにて規定された読出アドレス上（行方向）の単位画素３に対する行制御線１５にパルスを供給して駆動する垂直駆動回路１４ｂとを有する。なお、垂直デコーダ１４ａは、信号を読み出す行の他に、電子シャッタ用の行なども選択する。
【００５３】
水平走査回路１２は、低速クロックＣＬＫ２に同期してカラム処理部２６のカラムＡＤ回路２５を順番に選択し、その信号を水平信号線（水平出力線）１８に導くものである。たとえば、水平方向の読出列を規定する（カラム処理部２６内の個々のカラムＡＤ回路２５を選択する）水平デコーダ１２ａと、水平デコーダ１２ａにて規定された読出アドレスに従って、カラム処理部２６の各信号を水平信号線１８に導く水平駆動回路１２ｂとを有する。なお、水平信号線１８は、たとえばカラムＡＤ回路２５が取り扱うビット数ｎ（ｎは正の整数）分、たとえば１０（＝ｎ）ビットならば、そのビット数分に対応して１０本配置される。
【００５４】
このような構成の固体撮像装置１において、単位画素３から出力された画素信号は、垂直列ごとに、垂直信号線１９を介して、カラム処理部２６のカラムＡＤ回路２５に供給される。
【００５５】
カラム処理部２６の各カラムＡＤ回路２５は、１列分の画素の信号を受けて、その信号を処理する。たとえば、各カラムＡＤ回路２５は、アナログ信号を、たとえば低速クロックＣＬＫ２を用いて、たとえば１０ビットのデジタルデータに変換するＡＤＣ回路を持つ。
【００５６】
カラム処理部２６におけるＡＤ変換処理としては、行単位で並列に保持されたアナログ信号を、列ごとに設けられたカラムＡＤ回路２５を使用して、行ごとに並列にＡＤ変換する方法を採る。この際にはシングルスロープ積分型と称されるＡＤ変換の手法を使用する。この手法は、簡単な構成でＡＤ変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。
【００５７】
ＡＤＣ回路の構成については、変換開始から参照電圧ＲＡＭＰと処理対象信号電圧とが一致するまでの時間に基づいて、アナログの処理対象信号をデジタルデータに変換する。このための仕組みとしては、原理的には、コンパレータ（電圧比較器）にランプ状の参照電圧ＲＡＭＰを供給すると同時にクロック信号でのカウント（計数）を開始し、垂直信号線１９を介して入力されたアナログの画素信号を参照電圧ＲＡＭＰと比較することによってパルス信号が得られるまでカウントすることでＡＤ変換を行なう。
【００５８】
このカラムＡＤ回路２５でデジタル化された画素データは、水平走査回路１２からの水平選択信号により駆動される図示しない水平選択スイッチを介して水平信号線１８に伝達され、さらに出力回路２８に入力される。なお、１０ビットは一例であって、１０ビット未満（たとえば８ビット）や１０ビットを超えるビット数（たとえば１４ビット）など、その他のビット数としてもよい。
【００５９】
このような構成によって、電荷生成部としての受光素子が行列状に配された画素部１０からは、行ごとに各垂直列について画素信号が順次出力される。そして、受光素子が行列状に配された画素部１０に対応する１枚分の画像すなわちフレーム画像が、画素部１０全体の画素信号の集合で示されることとなる。
【００６０】
次に、図４に示した、ＡＤ変換用の参照信号を発生する参照信号生成部２７について説明する。この参照信号生成部２７が、図１及び図２で説明した、ＤＡＣ１１０を備える構成要素である。
本例では、固体撮像装置１としては、ベイヤ方式の基本配列のものを使用しており、先にも述べたように、色フィルタの繰返しは２行および２列ごととなる。行単位で画素信号を読み出して、垂直信号線１９ごとに、列並列に設けた各カラムＡＤ回路２５に画素信号を入力するので、１つの処理対象行には、Ｒ／ＧまたはＧ／Ｂの何れか２色のみの画素信号が存在する。ここで、この図４の例では、ＤＡＣ１１０として、奇数列に対応したＤＡＣ１１０ａと偶数列に対応したＤＡＣ１１０ｂとを設ける構成としてある。
【００６１】
さらに、各ＤＡＣから独立に出力されるそれぞれの参照信号ＲＡＭＰａ  ，ＲＡＭＰｂ  をそれぞれ独立した共通参照信号線２５１ａ，２５１ｂ（纏めて２５１ともいう）で電圧比較部２５２まで伝達することとする。各共通参照信号線２５１ａ，２５１ｂには、それぞれ複数の電圧比較部２５２ａ（奇数列のもの）、電圧比較部２５２ｂ（偶数列のもの）が接続される。
【００６２】
各ＤＡＣ１１０ａ，１１０ｂは、通信・タイミング制御部２０からの制御データＣＮ４（ＣＮ４ａ，ＣＮ４ｂ）で示される初期値から、通信・タイミング制御部２０からのカウントクロックＣＫｄａｃａ，  ＣＫｄａｃｂ（カウントクロックＣＫ０と同じでもよい）に同期して、階段状の鋸歯状波（ランプ電圧又はスロープ電圧）を生成して、カラム処理部２６の対応する個々のカラムＡＤ回路２５に、この生成した鋸歯状波をＡＤ変換用の参照信号（ＡＤＣ基準信号）ＲＡＭＰａ  ，ＲＡＭＰｂ  として供給する。
【００６３】
カラムＡＤ回路２５は、参照信号生成部２７のＤＡＣ１１０ａで生成される参照信号ＲＡＭＰと、行制御線１５（Ｖ１，Ｖ２，…）ごとに単位画素３から垂直信号線１９（Ｈ１，Ｈ２，…）を経由し得られるアナログの画素信号とを比較する電圧比較部（コンパレータ）２５２と、電圧比較部２５２が比較処理を完了するまでの時間をカウントし、その結果を保持するカウンタ部２５４とを備えて構成されｎビットＡＤ変換機能を有している。
【００６４】
電圧比較部２５２の一方の入力端子ＲＡＭＰは、他の電圧比較部２５２の入力端子ＲＡＭＰと共通に、参照信号生成部２７で生成される階段状の参照信号ＲＡＭＰが入力され、他方の入力端子には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素部１０からの画素信号電圧が個々に入力される。電圧比較部２５２の出力信号はカウンタ部２５４に供給される。
【００６５】
カウンタ部２５４のクロック端子ＣＫには、他のカウンタ部２５４のクロック端子ＣＫと共通に、通信・タイミング制御部２０からカウントクロックＣＫ０が入力されている。
【００６６】
このカウンタ部２５４は、その構成については図示を割愛するが、ラッチで構成されるデータ記憶部の配線形態を同期カウンタ形式に変更することで実現でき、１本のカウントクロックＣＫ０の入力で、内部カウントを行なうようになっている。カウントクロックＣＫ０も、階段状の電圧波形と同様に、クロック変換部２３からの高速クロック（たとえば逓倍クロック）を元に生成することで、端子５ａを介して入力されるマスタークロックＣＬＫ０より高速にすることができる。
【００６７】
カウンタ部２５４には、水平走査回路１２から制御線１２ｃを介して制御パルスが入力される。カウンタ部２５４は、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。
【００６８】
個々のカラムＡＤ回路２５の出力側は、水平信号線１８に接続されている。水平信号線１８は、カラムＡＤ回路２５のビット幅であるｎビット幅分の信号線を有し、図示しないそれぞれの出力線に対応したｎ個のセンス回路を経由して出力回路２８に接続される。
【００６９】
このような構成において、カラムＡＤ回路２５は、水平ブランキング期間に相当する画素信号読出期間において、カウント動作を行ない、所定のタイミングでカウント結果を出力する。すなわち、先ず、電圧比較部２５２では、参照信号生成部２７からのランプ波形電圧と、垂直信号線１９を介して入力される画素信号電圧とを比較し、双方の電圧が同じになると、電圧比較部２５２のコンパレータ出力が反転する。
【００７０】
カウンタ部２５４は、参照信号生成部２７からのランプ波形電圧に同期してダウンカウントモードもしくはアップカウントモードでカウント動作を開始しており、コンパレータ出力の反転した情報がカウンタ部２５４に通知されると、カウント動作を停止する。その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。
【００７１】
この後、カウンタ部２５４は、所定のタイミングで水平走査回路１２から制御線１２ｃを介して入力される水平選択信号ＣＨ（ｉ）によるシフト動作に基づいて、記憶・保持した画素データを、順次、カラム処理部２６外や画素部１０を有するチップ外へ出力端子５ｃから出力する。
【００７２】
なお、図４に示した固体撮像装置（素子）１の構成は、一例を示したものであり、このような構成に限定されるものではない。即ち、例えば図４の例では、ＤＡＣ１１０として、２組のＤＡＣ１１０ａ，１１０ｂの２組を設ける構成としたが、このような構成に限定されるものではない。
【００７３】
図４に示した構成において、例えばＤＡＣ１１０ａ又はＤＡＣ１１０ｂから出力されるランプ波ＲＡＭＰの例を示したのが、図５である。
この図５の例では、参照電圧であるランプ波として、クロックに同期して初期電圧から順に低下する構成としてあり、その参照電圧が画素電圧より低下したタイミングのクロックのカウント値が、画素信号のデジタル変換値となる。この図５の参照電圧と画素電圧との比較による画素値のデジタル変換が、１画素の信号を処理する毎に繰り返される。即ち、固体撮像装置を構成するイメージセンサで撮像する画素周期に連動して行われる。
【００７４】
［カメラシステムの全体構成例］
次に図６を参照して、図４に示した固体撮像装置を備えたカメラシステムの全体構成の概要について説明する。
レンズ３０５を介して固体撮像装置１に入射した像光に基づいて、固体撮像装置１で各画素信号が生成されて、読み出される。固体撮像装置１から読み出される画素信号は、デジタル変換された画素データである。この画素データは、映像処理部３０１に供給して、各種映像処理が行われると共に、所定のフォーマットの映像信号とする。映像処理部３０１で得られた映像信号は、表示部３０２に供給して表示させ、また記録部３０３に供給して各種記録媒体に記録させる。また、必要により映像信号を外部に出力させる。
固体撮像装置１での撮像処理及び映像処理部３０１での映像処理は、クロック生成部３０４から供給されるクロックに同期して行われる。
また、カメラ内の各部での処理は、制御部３０６の制御に基づいて実行される。
【００７５】
この図５に示したカメラシステムとして、図１及び図２に示したＤＡＣを備えた固体撮像装置で撮像を行うことで、撮像して得た画像信号に、参照電圧の歪に起因するノイズが含まれなく、横筋状のノイズが発生することを効果的に阻止できるようになる。
【００７６】
２．第２の実施の形態
次に、本発明の第２の実施の形態の例について、図７及び図８を参照して説明する。この図７及び図８において、先に説明した図１〜図６に対応する部分には同一符号を付す。図７及び図８は、参照電圧を生成させるためのレギュレータ及びＤＡＣの構成を示したものであり、撮像装置の全体構成、及びその撮像装置を備えたカメラシステムの構成については、例えば、第１の実施の形態で説明した構成が適用可能である。
【００７７】
［デジタル・アナログ変換回路の構成］
図７は、レギュレータ及びＤＡＣの全体構成を示した図である。
ＤＡＣリファレンス用レギュレータ１００は、ＤＡＣリファレンス電圧を得るためのＰチャンネル型の電界効果トランジスタで構成されるドライバ１０５を備える。本例のドライバ１０５は、第１の実施の形態で説明したドライバ１０５と同様に、サイズを複数段階に可変出来る構成としてある。そのドライバサイズを可変させる構成としては、例えば複数の電界効果トランジスタを並列接続して、動作させるトランジスタの選択で、サイズを可変させる。本実施の形態でのサイズを可変させる具体的な構成例については後述する。
【００７８】
このＰチャンネル型の電界効果トランジスタのドライバ１０５は、ソースを電源電圧Ｖｄｄが得られる端子に接続してあり、ドレインを、抵抗器１１２を介してＤＡＣ出力端子１１１に接続してある。
ドライバ１０５のゲートは、エラーアンプ１０２の出力により制御される。エラーアンプ１０２は、抵抗器１１２で分圧されたレギュレータ１００の出力電圧と、電圧源１０１からの基準電圧とを比較して、目標とする電圧との誤差を検出して、その誤差をドライバ１０５のゲートに供給する。ドライバ１０５と抵抗器１１２との接続点には、可変抵抗器１０３及びコンデンサ１０４の一端が接続してあり、可変抵抗器１０３及びコンデンサ１０４の他端を接地させてある。そして、可変抵抗器１０３で分圧された電圧信号を、エラーアンプ１０２に入力させる。このように構成したことで、エラーアンプ１０２でＤＡＣリファレンス用レギュレータ１００の出力と目標電圧とを比較して、目標電圧との誤差を減少させる方向にドライバのゲート電圧を制御して定電圧を出力するようになる。
【００７９】
そして、抵抗器１１２とＤＡＣ出力端子１１１との接続点を、Ｎチャンネル型の電界効果トランジスタで構成されるランプ波用ＤＡＣ１１０のドレインに接続する。このランプ波用ＤＡＣ１１０を構成する電界効果トランジスタは、ソースを接地電位部に接続し、ゲートをトランジスタ１２２のゲートに接続する。ランプ波用ＤＡＣ１１０を構成するトランジスタは、可変構成としてあり、そのトランジスタの可変設定で、ＤＡＣ出力端子１１１から出力される電圧が決まる。トランジスタ１１０の設定と、上述したレギュレータ１００のドライバ１０５のサイズの設定は、連動して設定される構成としてある。その設定される構成としては、例えば複数の電界効果トランジスタを並列接続して、動作させるトランジスタの選択で、サイズを可変させる。
【００８０】
ランプ波用ＤＡＣ１１０を構成する電界効果トランジスタとゲートが接続されたトランジスタ１２２は、Ｎチャンネル型の電界効果トランジスタである。このトランジスタ１２２は、電源電位部Ｖｄｄと接地電位部との間に、Ｐチャンネル型の電界効果トランジスタ１２３を介して接続してある。即ち、トランジスタ１２３のソースを電源電位部Ｖｄｄに接続し、トランジスタ１２３のドレインとトランジスタ１２２のドレインとを接続し、トランジスタ１２２のソースを接地電位部に接続させる。トランジスタ１２３は、ゲイン設定用ＤＡＣを構成してあり、設定されるゲインにより可変される構成としてある。この可変構成については後述する。
【００８１】
トランジスタ１２３のゲートは、Ｐチャンネル型の電界効果トランジスタ１２４と接続してある。トランジスタ１２４には、電流源１２５が接続してあり、電源Ｖｄｄを電源として一定の電流を供給する。
トランジスタ１２４のゲートとドレインとは接続してあり、トランジスタ１２３とトランジスタ１２４とは電流量が等しくなるカレントミラー接続としてある。
このような構成として、ＤＡＣ出力端子１１１から出力される電圧を、画素信号をデジタル変換するための基準電圧として供給する。
【００８２】
そして本実施の形態においては、ランプ波用ＤＡＣ１１０の制御状態に連動して、レギュレータ１１０のドライバ１０５を制御すると共に、ゲイン設定用ＤＡＣを構成するトランジスタ１２３の制御状態に連動して、レギュレータ１１０のドライバ１０５を制御する。
【００８３】
図８は、図７に示したレギュレータ１００のドライバ１０５と、ランプ波用ＤＡＣ１１０を構成するトランジスタと、ゲイン設定用ＤＡＣを構成するトランジスタ１２３についての詳細な構成例を示したものである。この図８は、図７中に破線で囲って示すＢ部の構成を示すものである。
【００８４】
図８の例で、ランプ波用ＤＡＣ１１０を構成するトランジスタでドライバ１０５を制御する構成については、第１の実施の形態で図２に示した構成と同じである。即ち、ランプ波用のＤＡＣコード生成部１１６の出力コードで、トランジスタＱ２１，Ｑ２３，・・・を個別に制御すると共に、インバータ１１３，１１４，・・・を介してトランジスタＱ１２，Ｑ１４，・・・を個別に制御する。トランジスタＱ２２，Ｑ２４のゲートは、端子１１７を介してトランジスタ１２２（図７）のゲート側と接続される。
【００８５】
そして、レギュレータ内のトランジスタＱ１２，Ｑ１４，・・・と直列に接続されるトランジスタ（図２でのトランジスタＱ１１，Ｑ１３，・・・に相当）として、それぞれの組ごとに複数段に並列接続したトランジスタを用意する。
例えば、トランジスタＱ１２の組について説明すると、電源電位部Ｖｄｄを、Ｐチャンネル型の電界効果トランジスタＱ３１，Ｑ３２を介して、トランジスタＱ１２に接続してある。そして、このトランジスタ列Ｑ３１，Ｑ３２と同様の構成のトランジスタ列Ｑ３３，Ｑ３４及びＱ３５，Ｑ３６を用意して、各トランジスタ列を並列に接続し、トランジスタＱ３２，Ｑ３４，Ｑ３６のドレインを、トランジスタＱ１２のソースに共通に接続する。
【００８６】
トランジスタＱ３１，Ｑ３３，Ｑ３５は、ゲートにレギュレータ１００のエラーアンプ１０２（図７）の出力が供給される。
トランジスタＱ３２，Ｑ３４，Ｑ３６は、後述するゲイン設定用ＤＡＣコード生成部１３０により制御される。
【００８７】
レギュレータ内のトランジスタＱ１４の組についても同様の接続である。即ち、電源電位部Ｖｄｄを、Ｐチャンネル型の電界効果トランジスタＱ４１，Ｑ４２を介して、トランジスタＱ１４に接続してある。そして、このトランジスタ列Ｑ４１，Ｑ４２と同様の構成のトランジスタ列Ｑ４３，Ｑ４４及びＱ４５，Ｑ４６を用意して、各トランジスタ列を並列に接続し、トランジスタＱ４２，Ｑ４４，Ｑ４６のドレインを、トランジスタＱ１４のソースに共通に接続する。
【００８８】
トランジスタＱ４１，Ｑ４３，Ｑ４５は、ゲートにレギュレータ１００のエラーアンプ１０２（図７）の出力が供給される。
トランジスタＱ４２，Ｑ４４，Ｑ４６は、後述するゲイン設定用ＤＡＣコード生成部１３０により制御される。
【００８９】
そして、図７のゲイン設定用ＤＡＣとしてのトランジスタ１２３に相当するトランジスタとして、２個直列に接続したトランジスタＱ５１，Ｑ５２を用意し、さらに、トランジスタＱ５３，Ｑ５４と、トランジスタＱ５５，Ｑ５６を用意する。そして、各２個のトランジスタ組Ｑ５１，Ｑ５２とＱ５３，Ｑ５４とＱ５５，Ｑ５６とを、並列に接続する。各トランジスタＱ５１〜Ｑ５６は、Ｐチャンネル型の電界効果トランジスタである。
各列のトランジスタＱ５２，５４，５６のドレインを、図７に示したトランジスタ１２２のドレインに接続する。トランジスタＱ５１，Ｑ５３，Ｑ５５のゲートは、端子１２４ａを介して図７に示したトランジスタ１２４のゲートに接続する。
【００９０】
トランジスタＱ５２，Ｑ５４，Ｑ５６のゲートは、ゲイン設定用ＤＡＣコード生成部１３０の異なるビット位置の出力データが供給されて、個別にオンオフが制御される。また、このゲイン設定用ＤＡＣコード生成部１３０の異なるビット位置の出力データにより、トランジスタＱ３２，Ｑ３４，Ｑ３６並びにトランジスタＱ４２，Ｑ４４，Ｑ４６を制御する。
なお、図８では、ＤＡＣコード生成部１３０からの３ビット出力の構成だけを示してあり、他のビット出力についても、同様の構成が組まれて、並列に接続されている。
【００９１】
［回路の効果］
この図７及び図８に示した構成としたことで、スロープ電圧を生成するランプ波用ＤＡＣ１１０の他に、ランプ波用ＤＡＣ１１０で制御する電流値をデジタル的に増減してスロープ電圧の傾斜を変化させて、ＡＤ変換のゲイン調整が可能な機能を兼ね備えた構成にも適用できる。本実施の形態の構成によると、より高精度なＤＡＣに対しても応用が可能となる。
【００９２】
３．第３の実施の形態
次に、本発明の第３の実施の形態の例について、図９及び図１０を参照して説明する。この図９及び図１０において、先に説明した図１〜図８に対応する部分には同一符号を付す。図９及び図１０は、参照電圧を生成させるためのレギュレータ及びＤＡＣの構成を示したものであり、撮像装置の全体構成、及びその撮像装置を備えたカメラシステムの構成については、例えば、第１の実施の形態で説明した構成が適用可能である。
【００９３】
［デジタル・アナログ変換回路の構成］
図９は、レギュレータ及びＤＡＣの全体構成を示した図である。
本実施の形態における、基本的な構成は、第２の実施の形態で図７に示した構成と同じである。即ち、ＤＡＣリファレンス用レギュレータ１００と、ランプ波用ＤＡＣ１１０と、ゲイン設定用ＤＡＣ１２３とを備える。第２の実施の形態で説明した図７の構成では、レギュレータ１００内のドライバ１０５のサイズの制御を、ランプ波用ＤＡＣ１１０でのＤＡＣコードと、ゲイン設定用ＤＡＣ１２３のＤＡＣコードとの双方で制御する構成とした。これに対して本実施の形態では、図９に示すように、レギュレータ１００内のドライバ１０５のサイズの制御を、ゲイン設定用ＤＡＣ１２３のＤＡＣコードだけで行うようにしたものである。
【００９４】
図９の基本的な構成については、第２の実施の形態で図７に示した構成と同じである。但し、レギュレータ１００内のドライバ１０５のサイズの制御は、ゲイン設定用ＤＡＣ１２３を構成するトランジスタにだけ連動して、ゲイン設定用ＤＡＣコードだけで行う構成としてある。
【００９５】
図１０は、図９に示したレギュレータ１００のドライバ１０５と、ゲイン設定用ＤＡＣを構成するトランジスタ１２３についての詳細な構成例を示したものである。この図１０は、図９中に破線で囲って示すＣ部の構成を示すものである。この図１０に示した各トランジスタの符号は、図８に示した各トランジスタの符号に対応している。
【００９６】
図１０に示すように、電源電位部Ｖｄｄを、Ｐチャンネル型の電界効果トランジスタＱ３１，Ｑ３２を介して、抵抗器１１２（図８参照）に接続してある。そして、このトランジスタ列Ｑ３１，Ｑ３２と同様の構成のトランジスタ列Ｑ３３，Ｑ３４及びＱ３５，Ｑ３６を用意して、各トランジスタ列を並列に接続し、トランジスタＱ３２，Ｑ３４，Ｑ３６のドレインを、抵抗器１１２に共通に接続する。
【００９７】
トランジスタＱ３１，Ｑ３３，Ｑ３５は、ゲートにレギュレータ１００のエラーアンプ１０２（図７）の出力が供給される。
トランジスタＱ３２，Ｑ３４，Ｑ３６は、ゲイン設定用ＤＡＣコード生成部１３０により制御される。
【００９８】
そして、図９のゲイン設定用ＤＡＣとしてのトランジスタ１２３に相当するトランジスタとして、２個直列に接続したトランジスタＱ５１，Ｑ５２を用意し、さらに、トランジスタＱ５３，Ｑ５４と、トランジスタＱ５５，Ｑ５６を用意する。そして、各２個のトランジスタ組Ｑ５１，Ｑ５２とＱ５３，Ｑ５４とＱ５５，Ｑ５６とを、並列に接続する。各トランジスタＱ５１〜Ｑ５６は、Ｐチャンネル型の電界効果トランジスタである。
各列のトランジスタＱ５２，５４，５６のドレインを、図９に示したトランジスタ１２２のドレインに接続する。トランジスタＱ５１，Ｑ５３，Ｑ５５のゲートは、端子１２４ａを介して図９に示したトランジスタ１２４のゲートに接続する。
【００９９】
トランジスタＱ５２，Ｑ５４，Ｑ５６のゲートは、ゲイン設定用ＤＡＣコード生成部１３０の異なるビット位置の出力データが供給されて、個別にオンオフが制御される。また、このゲイン設定用ＤＡＣコード生成部１３０の異なるビット位置の出力データにより、トランジスタＱ３２，Ｑ３４，Ｑ３６並びにトランジスタＱ４２，Ｑ４４，Ｑ４６を制御する。
なお、図１０では、ＤＡＣコード生成部１３０からの３ビット出力の構成だけを示してあり、他のビット出力についても、同様の構成が組まれて、並列に接続されている。
【０１００】
この図９及び図１０に示した構成としたことでも、精度のよいＤＡＣが構成される。特性的には、第２の実施の形態で説明した構成である、レギュレータ内のドライバのサイズの制御を、ランプ波用ＤＡＣでのＤＡＣコードと、ゲイン設定用ＤＡＣのＤＡＣコードとの双方で制御するのが最も好ましい。しかしながら、図８に示したように、回路規模が大きくなってしまい、ここまでの回路を組む構成とするのが現実的でないこともある。
【０１０１】
ここで、本実施の形態の図９及び図１０に示したように、ゲイン設定用ＤＡＣ１２３にだけドライバサイズを連動させることでも、エラーアンプの動作が抑制される構成が確保され、良好な特性が得られる。
【図面の簡単な説明】
【０１０２】
【図１】本発明の第１の実施の形態による構成例を示す回路図である。
【図２】図１のＡ部の具体例を示す回路図である。
【図３】図２の各トランジスタの制御状態の例を示すタイミング図である。
【図４】本発明の実施の形態が適用される固体撮像装置の全体構成例を示すブロック図である。
【図５】スロープ波形電圧と画素電圧の例を示す波形図である。
【図６】本発明の実施の形態が適用されるカメラシステムの構成例を示すブロック図である。
【図７】本発明の第２の実施の形態による構成例を示す回路図である。
【図８】図７のＢ部の具体例を示す回路図である。
【図９】本発明の第２の実施の形態による構成例を示す回路図である。
【図１０】図９のＣ部の具体例を示す回路図である。
【図１１】スロープ波形電圧と、その波形が歪んだ場合の例を示す説明図である。
【符号の説明】
【０１０３】
１００…ＤＡＣリファレンス用レギュレータ、１０１…電圧源、１０２…エラーアンプ、１０３…可変抵抗器、１０４…コンデンサ、１０５…ドライバ、１０６…基準電圧入力端子、１１０…ランプ波用ＤＡＣ、１１１…ＤＡＣ出力端子、１１２…抵抗器、１１３，１１４，１１５…インバータ素子、１１６…ＤＡＣコード生成部、１２１…電流源、１２２…トランジスタ、１３０…ゲイン設定用ＤＡＣコード生成部、３０１…映像処理部、３０２…表示部、３０３…記録部、３０４…クロック生成部、３０５…レンズ、３０６…制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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