(57)【要約】【課題】ソース電極上またはエミッタ電極上にソースまたはエミッタ端子を半田を介して接続したトレンチゲート型半導体装置においてゲート配線を被覆する絶縁膜でのクラックの発生を抑制する。【解決手段】シリコン基板１０に形成されたゲートトレンチ１５内にゲート電極１７が配置され、ゲート電極１７の上面が層間絶縁膜２０で被覆され、ソース電極２１が層間絶縁膜２０の上面およびシリコン基板１０の上面に配置されている。アルミゲート配線３２が、シリコン基板１０の上面側から作り込まれたゲート配線用溝３０内に配置されるとともにポリシリコンゲート電極１７と電気的に接続され、パッシベーション膜３３にて被覆されている。ソース端子６０がソース電極２１上に配置され、ソース電極２１と半田６１を介して接続されている。アルミゲート配線３２は、アルミゲート配線３２の上面をソース電極２１の上面よりも低くなるように形成している。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成されたゲートトレンチ内に配置されるゲート電極と、
前記ゲート電極の上面を被覆する第１の絶縁膜と、
前記第１の絶縁膜の上面および前記半導体基板の上面に配置されるソース電極またはエミッタ電極と、
前記半導体基板の上面側から作り込まれたゲート配線用溝内に配置されるとともに前記ゲート電極と電気的に接続されるゲート配線と、
前記ゲート配線を被覆する第２の絶縁膜と、
前記ソース電極上または前記エミッタ電極上に配置されるとともに前記ソース電極または前記エミッタ電極と半田を介して接続されるソースまたはエミッタ端子と、
を有するトレンチゲート型半導体装置であって、
前記ゲート配線は、前記ゲート配線の上面を前記ソース電極の上面または前記エミッタ電極の上面よりも低くなるように形成することを特徴とするトレンチゲート型半導体装置。
【請求項２】
前記ゲート配線の上面は、前記ゲート配線の周囲の前記第１の絶縁膜の上面と同じ高さ、または、前記ゲート配線の周囲の前記第１の絶縁膜の上面よりも低くなっていることを特徴とする請求項１に記載のトレンチゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型半導体装置に関するものである。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴにおいては半導体基板の上にアルミによるゲート用配線およびソース電極が形成されている（例えば特許文献１）。
【特許文献１】特開２００３−３１８３９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体基板の上にゲート用配線およびソース電極が形成されている半導体装置において、ゲート配線を絶縁膜で覆うとともに、ソース電極上およびゲート配線上にソース端子を設け、このソース端子をソース電極に半田付けする場合、以下のような問題がある。この説明を、図７，８，９を用いて行う。
【０００４】
図７（ａ）にはトレンチゲート型ＭＯＳＦＥＴ（チップ）の概略平面図を示し、図７（ａ）におけるＡ−Ａ線での概略縦断面を図７（ｂ）に示すとともに図７（ａ）におけるＢ−Ｂ線での概略縦断面を図７（ｃ）に示す。この図７においてはソース端子を半田付けする前の状態を示し、図８においてはソース端子を半田付けした後の状態を示す。
【０００５】
図７においてシリコン基板１００にトレンチ１０１が並設され、この各トレンチ１０１内にゲート酸化膜１０２を介してポリシリコンゲート電極１０３が配置されている。シリコン基板１００上にはポリシリコンゲート電極１０３と電気的に接続されたアルミゲート配線１０４が引き回され、このアルミゲート配線１０４はゲートパッド形成領域１０５に延びている。また、シリコン基板１００上にはアルミソース電極１０６が形成され、アルミゲート配線１０４およびアルミソース電極１０６がパッシベーション膜１０８で覆われている。アルミソース電極１０６上面のパッシベーション膜１０８で覆われていない部分（開口部１０７）は、ソースパッドとなっている。そして、図８に示すように、アルミゲート配線１０４上およびアルミソース電極１０６上に配置されるとともにアルミソース電極１０６と半田１１１を介して接続される板状のソース端子１１０が設けられる。
【０００６】
詳しくは、図９に示すように、アルミソース電極１０６上面のパッシベーション膜１０８で覆われていない部分およびパッシベーション膜１０８の上面に半田１１１が設けられ、半田１１１によりソース端子１１０とパッシベーション膜１０８の開口部（ソースパッド）１０７が接合されている。
【０００７】
以上のように構成された半導体装置は、ソース端子１１０の半田付け時に、ソース端子１１０の押圧や熱膨張係数の差に起因して、図９に示すようにアルミゲート配線１０４のエッジにおいて、パッシベーション膜１０８にクラックＣｒが入り、アルミゲート配線１０４とソース端子１１０がつながってしまうことがある。
【０００８】
本発明は、このような背景の下になされたものであり、その目的は、ソース電極上またはエミッタ電極上にソースまたはエミッタ端子を半田を介して接続したトレンチゲート型半導体装置においてゲート配線を被覆する絶縁膜でのクラックの発生を抑制することにある。
【課題を解決するための手段】
【０００９】
請求項１に記載の発明では、半導体基板に形成されたゲートトレンチ内に配置されるゲート電極と、前記ゲート電極の上面を被覆する第１の絶縁膜と、前記第１の絶縁膜の上面および前記半導体基板の上面に配置されるソース電極またはエミッタ電極と、前記半導体基板の上面側から作り込まれたゲート配線用溝内に配置されるとともに前記ゲート電極と電気的に接続されるゲート配線と、前記ゲート配線を被覆する第２の絶縁膜と、前記ソース電極上または前記エミッタ電極上に配置されるとともに前記ソース電極または前記エミッタ電極と半田を介して接続されるソースまたはエミッタ端子と、を有するトレンチゲート型半導体装置であって、前記ゲート配線は、前記ゲート配線の上面を前記ソース電極の上面または前記エミッタ電極の上面よりも低くなるように形成することを要旨とする。
【００１０】
請求項１に記載の発明によれば、ゲート配線の上面がソース電極の上面またはエミッタ電極の上面よりも低くなっているので、ソース電極上またはエミッタ電極上にソースまたはエミッタ端子を半田を介して接続するときにおいて、ゲート配線を被覆する第２の絶縁膜でのクラックの発生を抑制することができる。これにより、ゲート配線とソースまたはエミッタ端子がつながりにくくゲート・ソース間またはゲート・エミッタ間のショートを抑制することができる。
【００１１】
請求項２に記載のように、請求項１に記載のトレンチゲート型半導体装置において、前記ゲート配線の上面は、前記ゲート配線の周囲の前記第１の絶縁膜の上面と同じ高さ、または、前記ゲート配線の周囲の前記第１の絶縁膜の上面よりも低くなっていると、ゲート配線の上面のみに第２の絶縁膜を設ければよく、ゲート配線のエッジに第２の絶縁膜を設ける必要がないため、第２の絶縁膜のクラックの発生を更に抑制することができる。
【発明の効果】
【００１２】
本発明によれば、ソース電極上またはエミッタ電極上にソースまたはエミッタ端子を半田を介して接続したトレンチゲート型半導体装置においてゲート配線を被覆する絶縁膜でのクラックの発生を抑制することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明を具体化した一実施形態を図面に従って説明する。
図１（ａ）にはトレンチゲート型ＭＯＳＦＥＴ（チップ）の概略平面図を示し、図１（ａ）におけるＡ−Ａ線での概略縦断面を図１（ｂ）に示すとともに図１（ａ）におけるＢ−Ｂ線での概略縦断面を図１（ｃ）に示す。図１（ａ）におけるＣ−Ｃ線での概略縦断面を図２に示すとともに図１（ａ）におけるＤ−Ｄ線での概略縦断面を図３に示す。これら図１，２，３においてはチップの上面にソース端子６０を半田付けした後の状態を示す。本実施形態のトレンチゲート型半導体装置はストライプ構造のセルを有する縦型ＭＯＳＦＥＴである。
【００１４】
図４（ａ），（ｂ），（ｃ）は、ソース端子６０を半田付けする前の状態を示す。図４（ａ）にはトレンチゲート型ＭＯＳＦＥＴ（チップ）の概略平面図を示し、図４（ａ）におけるＡ−Ａ線での概略縦断面を図４（ｂ）に示すとともに図４（ａ）におけるＢ−Ｂ線での概略縦断面を図４（ｃ）に示す。図５には要部を示し、（ａ）は概略平面図、（ｂ）は（ａ）のＡ−Ａ線での概略縦断面図、（ｃ）は（ａ）のＢ−Ｂ線での概略縦断面図である。
【００１５】
図２に示すように、半導体基板としてのシリコン基板１０は下からＮ＋層１１、Ｎ−層１２、Ｐ層（チャネル形成領域）１３の順に形成されている。Ｐ層１３においてその表層部にはＮ＋ソース領域１４が形成されている。シリコン基板１０にはゲートトレンチ１５が複数列にわたり並設されている。この各ゲートトレンチ１５はＮ＋ソース領域１４およびＰ層１３を貫通してＮ−層１２に達している。ゲートトレンチ１５の内面にゲート絶縁膜としてのゲート酸化膜１６を介してポリシリコンゲート電極１７が配置されている（埋め込まれている）。シリコン基板１０の下面（裏面）にはドレイン電極１８が形成されている。ポリシリコンゲート電極１７の上面および後述するゲート配線用溝３０の内面は、層間絶縁膜２０（第１の絶縁膜）により被覆されている。層間絶縁膜２０の上面およびシリコン基板１０の上面にアルミソース電極２１が配置され、層間絶縁膜２０に形成したコンタクトホールを通してアルミソース電極２１はＮ＋ソース領域１４およびＰ層１３と電気的に接続されている。
【００１６】
以上の構成が、図５に示すように、チップにおけるアクティブ領域（動作領域）において採られている。
チップにおいて、図５に示すようにアクティブ領域（動作領域）のゲートトレンチ１５からゲート配線を行う領域においてトレンチ２５が引き出され、ゲートパッド形成領域まで延設されている。ゲート配線を行う領域は図４で示すようにチップの周縁部およびアクティブ領域（図５参照）の間の領域である。図５においてゲート配線を行う領域において延設したトレンチ２５の内壁には絶縁膜としてのシリコン酸化膜２６が形成され、その内方にゲート電極材料であるポリシリコン２７が埋め込まれている。アクティブ領域のゲートトレンチ１５とゲート配線領域のトレンチ２５とは同時に形成される。アクティブ領域のゲート酸化膜１６とゲート配線領域のシリコン酸化膜２６とは同時に形成される。アクティブ領域のポリシリコンゲート電極１７とゲート配線領域のポリシリコン２７とは同じ材料で同時に形成される。
【００１７】
図３に示すように、ポリシリコン２７の上面も層間絶縁膜２０にて被覆されている。
さらに、チップにおけるゲート配線を行う領域において、図５に示すように、ポリシリコン２７にはゲート配線用溝３０が形成されている。ゲート配線用溝３０は、トレンチ２５よりも幅狭で、かつ浅くなっている。このように、シリコン基板１０の上面側からゲート配線用溝３０が作り込まれている。
【００１８】
ゲート配線用溝３０の内面には層間絶縁膜２０が形成されており、層間絶縁膜２０を介してアルミゲート配線３２が配置されている（埋め込まれている）。図５（ｂ）に示すように、ゲート配線用溝３０の底面には、層間絶縁膜２０がなく、ここでコンタクトがとられている。このようにして、アルミゲート配線３２とポリシリコンゲート電極１７が電気的に接続されている。アルミゲート配線３２は、アルミゲート配線３２の上面がアルミソース電極２１の上面よりも低くなるように形成されている。また、図５（ｃ）に示すようにアルミゲート配線３２の一端はゲートパッド形成領域において溝３０から出てシリコン基板１０上に層間絶縁膜２０を介して形成されている。
【００１９】
図３においてゲート配線用溝３０の内部に配置されるゲート配線３２の上面は、ゲート配線３２の周囲の層間絶縁膜２０の上面と同じ高さになっている。
アルミゲート配線３２の上面およびソース電極２１はパッシベーション膜３３（第２の絶縁膜）で覆われている。ソース電極上面のパッシベーション膜３３で覆われていない部分（開口部３４）は、ソースパッドを構成している。この開口部（ソースパッド）３４は、図４（ａ）に示すように複数列にわたり並設したゲートトレンチ１５における、各列に対応するように複数形成されている。また、パッシベーション膜３３の他の所定領域には開口部５０（図４参照）が形成されアルミゲート配線３２が露出しており、ゲートパッドを構成している。
【００２０】
図１において、アルミソース電極２１上にソース端子６０が配置され、ソース端子６０はアルミソース電極２１と半田６１を介して接続されている。詳しくは、アルミソース電極２１上面のパッシベーション膜３３で覆われていない部分（開口部３４）に半田６１が設けられ、半田６１によりソース端子６０とパッシベーション膜３３の開口部（ソースパッド）３４が接合されている。ソース端子６０は板状をなし、かつ、開口部（ソースパッド）３４に対応する箇所が突出した形状をなしている。半田付けは、半田ペーストをソースパッド（開口部３４）に配置し、基板上にソース端子６０を載せて加圧・加熱することにより行う。ソース端子６０の加圧や加熱の際に半田はパッシベーション膜３３の全面に拡がる。
【００２１】
ここで、図９に示す場合においては、ゲート配線１０４のエッジ付近の膜厚が薄くなるため、ソース端子１１０をソース電極１０６に半田付けする時、ソース端子１１０の下方への力が加わったり熱膨張係数の差によりゲート配線１０４のエッジ付近にクラックＣｒが発生しやすい。このクラックＣｒによりアルミゲート配線１０４とソース端子１１０がつながるとゲート・ソース間がショートしてしまう。即ち、ソース電極１０６とゲート配線１０４が同じ高さにある場合、ゲートとソースとがショートしやすくなる。
【００２２】
これに対し、図３に示すように本実施形態においては、ゲート配線３２はその上面がソース電極２１の上面よりも低くなっている。よって、ソース電極２１上にソース端子６０を半田を介して接続するときにおいて、ソース端子６０の下面には空隙を介して半田６１、パッシベーション膜３３、ゲート配線３２が在り、ソース端子６０の下方への押圧力がゲート配線３２（パッシベーション膜３３）には達しない。よって、ソース端子６０の加圧に起因するゲート配線３２上のパッシベーション膜３３のクラックを減らすことができる。
【００２３】
また、ゲート配線３２近傍のパッシベーション膜３３には段差がない。これにより、熱膨張係数の差に起因するクラックの発生を低減することができる。つまり、ゲート配線３２の上面のみにパッシベーション膜３３を設ければよく、ゲート配線３２のエッジにパッシベーション膜３３を設ける必要がないため、クラックは発生しにくい。
【００２４】
このようにして、ゲート配線３２上のパッシベーション膜３３のクラックを減らすことができる。これにより、ゲート配線３２とソース端子６０がつながりにくくゲート・ソース間のショートを抑制することができる。
【００２５】
特に、図３においてゲート配線用溝３０の内部のゲート配線３２の上面は、ゲート配線３２の周囲の層間絶縁膜２０の上面と同じ高さになっているので、パッシベーション膜３３でのクラックの発生を、より抑制することができる。
【００２６】
なお、ソース電極２１の上のパッシベーション膜３３についてソース電極２１のエッジにおいてパッシベーション膜３３にクラックが入っても問題は発生しない。
上記実施形態によれば、以下のような効果を得ることができる。
【００２７】
（１）シリコン基板１０に形成されたゲートトレンチ１５内に配置されるゲート電極１７と、ゲート電極１７の上面を被覆する層間絶縁膜２０と、層間絶縁膜２０の上面およびシリコン基板１０の上面に配置されるソース電極２１と、シリコン基板１０の上面側から作り込まれたゲート配線用溝３０内に配置されるとともにポリシリコンゲート電極１７と電気的に接続されるアルミゲート配線３２と、アルミゲート配線３２を被覆するパッシベーション膜３３と、ソース電極２１上に配置されるとともにソース電極２１と半田６１を介して接続されるソース端子６０とを有するトレンチゲート型半導体装置であって、アルミゲート配線３２は、アルミゲート配線３２の上面をソース電極２１の上面よりも低くなるように形成している。よって、ソース電極２１上にソース端子６０を半田６１を介して接続したトレンチゲート型半導体装置においてゲート配線３２を被覆するパッシベーション膜３３でのクラックの発生を抑制することができる。
【００２８】
（２）アルミゲート配線３２の上面は、アルミゲート配線３２の周囲の層間絶縁膜２０の上面と同じ高さ、または、アルミゲート配線３２の周囲の層間絶縁膜２０の上面よりも低くなっている。したがって、ゲート配線３２の上面のみにパッシベーション膜３３を設ければよく、ゲート配線３２のエッジにパッシベーション膜３３を設ける必要がないため、パッシベーション膜３３のクラックの発生を更に抑制することができる。
【００２９】
実施形態は前記に限定されるものではなく、例えば、次のように具体化してもよい。
上記実施形態においてはＭＯＳＦＥＴに適用したが、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に適用してもよい。つまり、図２等に示したＭＯＳＦＥＴのドレイン側にＰ型コレクタ層を付加したＩＧＢＴに適用してもよい。この場合には、ＭＯＳＦＥＴのソースがＩＧＢＴではエミッタとなる。この場合、ゲート・エミッタ間のショートを防止することができる。
【００３０】
また、ゲート配線３２のみがパッシベーション膜３３で覆われている構成でもよい（ソース電極２１はパッシベーション膜３３で覆われていなくてもよい）。
また、図３に示したようにゲート配線用溝３０の内部のゲート配線３２の上面は、ゲート配線３２の周囲の絶縁膜２０の上面と同じ高さであったが、図６に示すようにゲート配線３２の周囲の絶縁膜２０の上面よりも低くしてもよい。
【００３１】
また、図３等で示した実施形態ではゲート配線３２の上面は、ゲート配線３２の周囲の絶縁膜２０の上面と同じ高さであるが、ゲート配線３２の上面は、ソース電極２１の上面より低ければよく、ゲート配線３２の周囲の絶縁膜２０の上面より高くてもよい。ただし、ゲート配線３２上に形成される膜のうちの最も外側にある膜（図３で云えば半田６１）の上面とソース端子６０との間に空間（空隙）がなければならない。
【００３２】
また、ストライプ構造のセルを有するトランジスタに適用したが、メッシュ構造のセルを有するトランジスタに適用してもよい。
また、層間絶縁膜２０、パッシベーション膜３３は、絶縁機能があればよく、同一材料で形成しても異なる材料で形成してもよい。
【図面の簡単な説明】
【００３３】
【図１】（ａ）は本実施形態におけるトレンチゲート型ＭＯＳＦＥＴの概略平面図、（ｂ）は（ａ）におけるＡ−Ａ線での概略縦断面図、（ｃ）は（ａ）におけるＢ−Ｂ線での概略縦断面図。
【図２】図１（ａ）におけるＣ−Ｃ線での概略縦断面図。
【図３】図１（ａ）におけるＤ−Ｄ線での概略縦断面図。
【図４】（ａ）は本実施形態におけるトレンチゲート型ＭＯＳＦＥＴの概略平面図、（ｂ）は（ａ）におけるＡ−Ａ線での概略縦断面図、（ｃ）は（ａ）におけるＢ−Ｂ線での概略縦断面図。
【図５】（ａ）は要部における概略平面図、（ｂ）は（ａ）のＡ−Ａ線での概略縦断面図、（ｃ）は（ａ）のＢ−Ｂ線での概略縦断面図。
【図６】別例におけるトレンチゲート型ＭＯＳＦＥＴの概略縦断面図。
【図７】（ａ）は背景技術を説明するためのトレンチゲート型ＭＯＳＦＥＴの概略平面図、（ｂ）は（ａ）におけるＡ−Ａ線での概略縦断面図、（ｃ）は（ａ）におけるＢ−Ｂ線での概略縦断面図。
【図８】（ａ）は背景技術を説明するためのトレンチゲート型ＭＯＳＦＥＴの概略平面図、（ｂ）は（ａ）におけるＡ−Ａ線での概略縦断面図、（ｃ）は（ａ）におけるＢ−Ｂ線での概略縦断面図。
【図９】図８（ａ）におけるＣ−Ｃ線での概略縦断面図。
【符号の説明】
【００３４】
１０…シリコン基板、１５…ゲートトレンチ、１６…ゲート酸化膜、１７…ポリシリコンゲート電極、２０…層間絶縁膜、２１…ソース電極、２５…トレンチ、２６…シリコン酸化膜、２７…ポリシリコン、３０…ゲート配線用溝、３２…ゲート配線、３３…パッシベーション膜、６０…ソース端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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