(57)【要約】  高い周波数まで使用可能であり、かつオンライン調整可能なＡ／Ｄ変換装置およびＡ／Ｄ変換装置を使用したデータ伝送装置を提供する。  Ａ／Ｄ変換装置３２は、入力信号を微分した情報に基づいて内蔵する補正値メモリから補正値を読み出し、変換されたデジタル値に加算して補正された値を出力する。受信側調整制御回路３８は、レベル判定回路３５から出力される評価情報に基づき、多数のパラメータを同時に調整可能な遺伝的アルゴリズムを使用してＡ／Ｄ変換装置３２の補正値をオンライン調整する。更に、イコライザやＴＨＰプリコーダも同時に調整してもよい。伝送装置の状態を常に最適な状態に保つことができ、経年変化等にも対応した校正が可能である。【特許請求の範囲】
【請求項１】
入力アナログ信号をデジタル信号に変換する主Ａ／Ｄ変換手段と、
入力アナログ信号を微分処理する微分手段と、
前記微分手段の出力信号をデジタル信号に変換する補助Ａ／Ｄ変換手段と、
前記主Ａ／Ｄ変換手段および前記補助Ａ／Ｄ変換手段の出力デジタル信号をアドレスとして入力し、補正値あるいは補正された出力値を出力する記憶手段と、
前記記憶手段に補正値あるいは補正された出力値を書き込む書込手段と
を備えたことを特徴とするＡ／Ｄ変換装置。
【請求項２】
前記記憶手段は、主Ａ／Ｄ変換手段から出力されるデジタル信号の補正値を記憶しており、
前記Ａ／Ｄ変換装置は更に、前記記憶手段から出力される補正値と前記主Ａ／Ｄ変換手段から出力されるデジタル信号とを加算する加算手段を備えた
ことを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項３】
請求項１乃至２のいずれかに記載のＡ／Ｄ変換装置と、
受信信号の評価情報を生成する評価情報生成手段と、
前記評価情報に基づき、少なくとも前記Ａ／Ｄ変換装置を調整する調整手段と
を備えたことを特徴とするＡ／Ｄ変換装置を使用したデータ伝送装置。
【請求項４】
前記調整手段は、遺伝的アルゴリズムを使用して調整を行うことを特徴とする請求項３に記載のＡ／Ｄ変換装置を使用したデータ伝送装置。
【請求項５】
前記調整手段は、前記評価情報に基づき、前記Ａ／Ｄ変換装置およびイコライザ手段を同時に調整することを特徴とする請求項４に記載のＡ／Ｄ変換装置を使用したデータ伝送装置。
【請求項６】
前記調整手段は、前記評価情報に基づき、前記Ａ／Ｄ変換装置、イコライザ手段およびＴＨＰプリコーダを同時に調整することを特徴とする請求項５に記載のＡ／Ｄ変換装置を使用したデータ伝送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換装置およびＡ／Ｄ変換装置を使用したデータ伝送装置に関するものであり、特に、高い周波数まで使用可能であり、かつオンライン調整可能なＡ／Ｄ変換装置およびＡ／Ｄ変換装置を使用したデータ伝送装置に関するものである。
【背景技術】
【０００２】
従来、高速のＡ／Ｄ変換装置としては、フラッシュ型のＡ／Ｄ変換器が使用されていた。下記特許文献１にはフラッシュ型のＡ／Ｄ変換器の一例が開示されている。このフルフラッシュ型Ａ／Ｄ変換器には上側基準電圧ＶRTと下側基準電圧ＶRBが与えられている。そして、上側基準電圧ＶRTと下側基準電圧ＶRBとの間には抵抗群が接続されており、上側基準電圧ＶRTと下側基準電圧ＶRBとの間の電圧は等間隔に分圧されている。【０００３】
抵抗群からの電圧はコンパレータ群の比較基準電圧となり、コンパレータ群における例えば番号１〜２５６が付されている２５６個のコンパレータは、その比較基準電圧とアナログ入力信号ＶINとを比較し、０または１を出力する。コンパレータ群の出力（比較結果）はエンコーダに入力され、エンコーダは例えばバイナリーコードに変換された８ビットのデジタル信号ＤOUT を出力する。
【特許文献１】特開平１０−１０８０４１
【発明の開示】
【発明が解決しようとする課題】
【０００４】
例えば１０ギガＬＡＮ伝送装置のような高速の有線伝送装置に使用される信号方式として、最近ＴＨＰ（Tomlinson Harashima Precoding）方式が注目されている。このＴＨＰ方式は、プレエンファシス方式を改良したものであり、伝送路を擬似するＦＩＲフィルタを使用したプリエンファシス回路の途中にモジュロ演算回路を挿入して、出力信号の振幅を所定の範囲内に抑圧する方式である。下記非特許文献１には、ＴＨＰ方式の波形調整技術が開示されている。
【非特許文献１】「Matched-Transmission Technique for Channels With Intersymbol Interference」IEEE TRANSACTIONS ON COMMUNICATIONS,VOL.COM-20,NO.4 AUGUST 1972 774〜780ページ。
【０００５】
ＴＨＰ方式においては、送信端においては信号レベルが所定の幅内に抑圧されるが、伝送路を経由して受信される信号は、絶対値は減衰しているが、信号値の取り得る値が拡散し、送信側における信号幅の数倍以上に広がってしまうという性質がある。従って、この信号をＡＤ変換器でデジタル信号に変換する際には、広がった信号幅分を所定の分解能で変換する必要があり、高精度のＡＤ変換器が必要である。【０００６】
ところが、上記した従来のＡ／Ｄ変換器を使用した場合、高速で動作させると変換誤差が大きくなり、必要な精度が得られないという問題点があった。また、経年変化や動作環境によってＡ／Ｄ変換器の精度が低下するという問題点もあった。本発明は上記した課題を解決し、高い周波数まで使用可能であり、かつオンライン調整可能なＡ／Ｄ変換装置およびＡ／Ｄ変換装置を使用したデータ伝送装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明者は、ＩＣ化したＡ／Ｄ変換器を使用して超高速でＡ／Ｄ変換を行う場合に、サンプルホールド回路のホールドタイミングあるいはフラッシュ型のＡ／Ｄ変換回路の場合にはコンパレータの出力信号のラッチタイミングのわずかなずれが変換誤差の原因になり、この誤差は入力信号の振幅の単位時間当たりの変化（傾斜＝微分値）が大きいほど大きくなることを見出した。【０００８】
タイミングのわずかなずれの原因は例えばＩＣ内の回路構成や配線の配置に基づく信号の遅延によるものと推定される。しかし、ＩＣ内の各回路の信号の遅延量を正確に制御してＩＣを設計することは非常に困難である。また、経年変化や動作環境によってもずれが発生する。そこで、本発明においては、入力信号の微分値に基づいてＡ／Ｄ変換器の出力値を補正することにより、高速かつ高精度なＡ／Ｄ変換器を得るようにした。また、前記補正値をオンラインで調整できるようにした。【０００９】
本発明のＡ／Ｄ変換装置は、入力アナログ信号をデジタル信号に変換する主Ａ／Ｄ変換手段と、入力アナログ信号を微分処理する微分手段と、前記微分手段の出力信号をデジタル信号に変換する補助Ａ／Ｄ変換手段と、前記主Ａ／Ｄ変換手段および前記補助Ａ／Ｄ変換手段の出力デジタル信号をアドレスとして入力し、補正値あるいは補正された出力値を出力する記憶手段と、前記記憶手段に補正値あるいは補正された出力値を書き込む書込手段とを備えたことを主要な特徴とする。【００１０】
また、前記したＡ／Ｄ変換装置において、前記記憶手段は、主Ａ／Ｄ変換手段から出力されるデジタル信号の補正値を記憶しており、前記Ａ／Ｄ変換装置は更に、前記記憶手段から出力される補正値と前記主Ａ／Ｄ変換手段から出力されるデジタル信号とを加算する加算手段を備えた点にも特徴がある。【００１１】
本発明のＡ／Ｄ変換装置を使用したデータ伝送装置は、前記したＡ／Ｄ変換装置と、受信信号の評価情報を生成する評価情報生成手段と、前記評価情報に基づき、少なくとも前記Ａ／Ｄ変換装置を調整する調整手段とを備えたことを主要な特徴とする。【００１２】
また、前記したＡ／Ｄ変換装置を使用したデータ伝送装置において、前記調整手段は、遺伝的アルゴリズムを使用して調整を行う点にも特徴がある。また、前記したＡ／Ｄ変換装置を使用したデータ伝送装置において、前記調整手段は、前記評価情報に基づき、前記Ａ／Ｄ変換装置およびイコライザ手段を同時に調整する点にも特徴がある。また、前記したＡ／Ｄ変換装置を使用したデータ伝送装置において、前記調整手段は、前記評価情報に基づき、前記Ａ／Ｄ変換装置、イコライザ手段およびＴＨＰプリコーダを同時に調整する点にも特徴がある。
【発明の効果】
【００１３】
本発明のＡ／Ｄ変換装置は上記のような構成によって以下のような効果がある。
（１）超高速に動作可能であり、かつ高精度なＡ／Ｄ変換器を提供できる。
（２）Ａ／Ｄ変換器のＩＣ設計時に信号遅延に関する正確な検証を行う必要がなく、補正前のＡ／Ｄ変換器には高い精度が要求されないので、回路設計が容易になる。【００１４】
また、本発明のＡ／Ｄ変換装置を使用したデータ伝送装置は上記のような構成によって以下のような効果がある。
（３）多数のパラメータを同時に調整可能な遺伝的アルゴリズムを使用してイコライザやＴＨＰプリコーダと同時にオンラインで調整することにより、伝送装置の状態を常に最適な状態に保つことができる。
（４）経年変化等に対応してＡ／Ｄ変換装置の記憶手段に記憶される補正値を修正することにより校正が可能である。
【図面の簡単な説明】
【００１５】
【図１】図１は本発明のＡ／Ｄ変換装置を含む高速デジタルデータ伝送装置全体の構成を示すブロック図である。
【図２】図２は本発明のＡ／Ｄ変換器３２の構成を示すブロック図である。
【図３】図３は微分回路４１の構成例を示すブロック図である。
【図４】図４は主Ａ／Ｄ変換器４０の構成例を示すブロック図である。
【図５】図５はイコライザ回路３４の構成を示すブロック図である。
【図６】図６はレベル判定回路３５の構成を示すブロック図である。
【図７】図７は受信側調整制御回路３８の構成を示すブロック図である。
【図８】図８は本発明における調整システムの処理内容を示すフローチャートである。
【符号の説明】
【００１６】
１０…送信回路
１１…符号変換器
１２…ＰＮ信号発生回路
１３…スイッチ
１４…ＴＨＰプリコーダ
１５…Ｄ／Ａ変換器
１６…アンプ
１７…送信側調整制御回路
２０…ハイブリッド回路
２１…伝送ケーブル
３０…受信回路
３１…可変利得アンプ
３２…Ａ／Ｄ変換器
３３…シンボル同期回路
３４…イコライザ回路
３５…レベル判定回路
３６…ＴＨＰデコーダ
３７…符号逆変換回路
３８…受信側調整制御回路
【発明を実施するための最良の形態】
【００１７】
本発明のＡ／Ｄ変換装置は、ツイストペアケーブルに代表される平衡ケーブルや同軸ケーブルを使用した数ギガｂｐｓ以上の超高速デジタルデータ伝送装置（ＬＡＮ）に使用することを前提として開発されたものである。しかし、本発明のＡ／Ｄ変換装置はこれに限らず、任意の信号のＡ／Ｄ変換に適用可能である。以下実施例１について説明する。
【実施例１】
【００１８】
図１は、本発明のＡ／Ｄ変換装置を含む高速デジタルデータ伝送装置全体の構成を示すブロック図である。この実施例は伝送ケーブル２１の両端に接続された同じ構成の全二重データ送受信装置からなっている。なお、例えば１０ギガイーサネット（登録商標）においては図１の伝送装置を４組使用する。【００１９】
送信回路１０は、符号変換器１１、ＰＮ信号発生回路１２、スイッチ１３、ＴＨＰプリコーダ１４、Ｄ／Ａ変換器１５、アンプ１６、送信側調整制御回路１７からなる。符号変換器１１は、送信データを所定ビット毎に区切り、そのビット列の値と対応して、複数の信号レベル（電圧値）の１つを出力する。【００２０】
ＴＨＰプリコーダ１４は、例えば加算器、モジュロ演算器、ＦＩＲフィルタからなる。入力信号は加算器に入力され、加算器は入力信号からＦＩＲフィルタの出力を減算してモジュロ演算器へ出力する。モジュロ演算器の出力信号はＦＩＲフィルタに入力され、ＦＩＲフィルタの出力は加算器へ出力される。ＦＩＲフィルタにはイコライザ回路も含めた伝送路のインパルス応答の係数が設定されている。【００２１】
ＴＨＰプリコーダ１４の出力はＤＡＣ１５によってアナログ信号に変換され、アンプ１６、ハイブリッド回路２０を介して送信される。送信側トレーニング制御回路１７は、例えば装置の電源投入時等にスイッチ１３をＰＮ信号発生回路１２に切り替え、伝送路にトレーニング信号を送出し、受信側の回路で適切なＴＨＰ係数を算出し、受信側から返送されてきたＴＨＰ係数データを受信して、ＴＨＰプリコーダ１４に設定する。また、信号伝送中においても、受信回路側における信号の評価結果に基づきＴＨＰプリコーダ１４の係数の調整を行ってもよい。【００２２】
次に、受信回路について説明する。受信回路３０は、可変利得アンプ３１、本発明によるＡ／Ｄ変換器３２、シンボル同期回路３３、イコライザ回路３４、レベル判定回路３５、ＴＨＰデコーダ３６、符号逆変換回路３７、受信側調整制御回路３８等からなる。【００２３】
可変利得アンプ３１は、Ａ／Ｄ変換器３２の出力信号のレベルが送信回路のＤＡＣ１５の入力信号と同じ信号レベルになるように、受信された信号を増幅する。シンボル同期回路３３は受信信号から同期信号を再生し、本発明のＡ／Ｄ変換器３２は受信信号をＡ／Ｄ変換する。【００２４】
イコライザ回路３４は公知のＦＩＲ形式のデジタルフィルタ回路である。レベル判定回路３５は受信信号が多値のどの領域内にあるかを判定する回路であり、ＴＨＰデコーダ３６は、ＴＨＰプリコーダ１４内のモジュロ演算器と同一の特性を有するモジュロ演算回路である。符号逆変換器３７はＴＨＰデコーダ３６の出力を元のビット情報に逆変換する。【００２５】
受信側調整制御回路３８は、送信側調整制御回路１７と共働して、トレーニング信号を使用して可変利得アンプ３２の利得やイコライザ回路３４を調整する。また、データ通信中に信号が信号配置の中心レベルからどちら側にどの程度ずれているかというような、より精細な信号評価情報を取得して、評価値が向上するように、Ａ／Ｄ変換器３２およびイコライザ回路３４の補正値やフィルタ係数を例えば遺伝的アルゴリズムに基づいて同時に調整する。なお、可変利得アンプ３１や送信側のＴＨＰプリコーダ１４も同時に調整するようにしてもよい。【００２６】
図２は、本発明のＡ／Ｄ変換器３２の構成を示すブロック図である。Ａ／Ｄ変換器３２は、入力アナログ信号をデジタル信号に変換する主Ａ／Ｄ変換手段である主Ａ／Ｄ変換器４０、入力アナログ信号を微分処理する微分手段である微分回路４１、微分手段の出力信号をデジタル信号に変換する補助Ａ／Ｄ変換手段である補助Ａ／Ｄ変換器４２、主Ａ／Ｄ変換手段および補助Ａ／Ｄ変換手段の出力デジタル信号をアドレスとして入力し、補正値あるいは補正された出力値を出力する記憶手段である補正値メモリ４３、記憶手段から出力される補正値と前記主Ａ／Ｄ変換手段から出力されるデジタル信号とを加算する加算手段である加算器４４、タイミング生成回路４５、記憶手段に情報を書き込む書込手段であるメモリ書込回路４６を備えている。【００２７】
図４は、主Ａ／Ｄ変換器４０の構成例を示すブロック図である。主Ａ／Ｄ変換器４０としては例えば図４に示すようなフラッシュ型のＡ／Ｄ変換回路を採用可能である。入力信号は複数（例えば１２８個）のコンパレータ６０全ての一方の入力端子に並列に入力されている。コンパレータ６０の他方の入力端子には基準電圧を抵抗群６１によって等分圧した基準電圧が印加されている。コンパレータ６０の出力はラッチ回路６２によってラッチされ、エンコーダ６３によって例えば７ビットのバイナリーコードに変換されて出力される。【００２８】
図３は、微分回路４１の構成例を示すブロック図である。微分回路４１としては、例えば図３に示すような積分型微分回路を採用可能である。この積分型微分回路は差動入出力端子を備えた利得が１の２つのアンプ５０、５１を備え、一方のアンプ５０には入力信号をそのまま入力し、他方のアンプ５１には、入力信号を抵抗５２、５３およびコンデンサ５４、５５からなる積分回路を介して入力する。そして、それぞれのアンプ５０、５１の出力端子同士は逆極性で接続されている。【００２９】
この結果、出力信号としては、アンプ５０の出力信号（＝入力信号）から入力信号の積分信号を減算した信号、即ち入力信号の微分信号が得られる。なお、微分回路として他の公知の微分回路を採用してもよい。【００３０】
図２に戻って、補助Ａ／Ｄ変換器４２は、例えば出力が４ビット程度の主Ａ／Ｄ変換器４０よりも精度の低いもので足りる。補助Ａ／Ｄ変換器４２としては、例えば図４に示すようなフラッシュ型のＡ／Ｄ変換回路など、主Ａ／Ｄ変換器４０と同様の構成を採用可能である。【００３１】
補正値メモリ４３は、例えばアドレス入力として１１ビット、データ出力として４ビットを有するメモリである。メモリの種類としては、フラッシュメモリ等の書き替え可能な不揮発性メモリ、ＲＡＭなどを使用可能である。また、補正値を決定した後に変更の必要がない場合には、マスクＲＯＭ、フューズ型ＲＯＭ等を使用可能である。【００３２】
図２に示す構成においては、補正値メモリ４３には主Ａ／Ｄ変換器４０から出力されるデジタル信号の補正値が記憶されており、読み出された補正値は加算器４４により主Ａ／Ｄ変換器４０から出力されるデジタル信号と加算されて出力される。補正値は例えば４ビットであり、主Ａ／Ｄ変換器４０から出力されるデジタル信号が７ビットの整数であるものとすれば、補正値は例えば小数点以下２ビット、整数部分２ビットからなる。従って、加算後の補正出力データは整数部７ビット、小数部２ビットの計９ビットとなる。【００３３】
なお、補正出力値は、主Ａ／Ｄ変換器４０および補助Ａ／Ｄ変換器４２から出力されるデジタル信号（アドレス情報）によって一意に決まるので、例えば９ビットの補正出力値を補正値メモリ４３に書き込んでおいてもよい。このようにすれば、加算器４４は不要となる。【００３４】
タイミング生成回路４５は、Ａ／Ｄ変換器に入力されるクロック信号に基づき、主Ａ／Ｄ変換器４０および補助Ａ／Ｄ変換器４２にそれぞれラッチパルスを供給する。通常は、主Ａ／Ｄ変換器４０のサンプリングタイミングと補助Ａ／Ｄ変換器４２のサンプリングタイミングが同じになるようにする。メモリ書込回路４６は、伝送トレーニング時やデータ伝送中、その他Ａ／Ｄ変換器の校正時において補正値メモリ４３の内容を書き替えるための回路である。【００３５】
図５は、イコライザ回路３４の構成を示すブロック図である。このイコライザ回路３４は周知のトランスバーサルフィルタ（ＦＩＲフィルタ）回路を採用している。シフトレジスタ７０は入力信号を所定のクロック数分だけ遅延させた複数の信号を出力する。複数の加算器７１、７２はシフトレジスタ７０から出力される信号とレジスタ７３に格納されているフィルタ係数データとを乗算する。加算器７４は複数の加算器７１、７２の出力を全て加算して出力する。フィルタ係数は受信側調整制御回路３８から設定される。【００３６】
図６は、レベル判定回路３５の構成を示すブロック図である。なお、この回路は５値を判定する回路例であるが、多値の数は任意である。レベル判定回路３５においては、例えば「＋２」、「＋１」、「０」、「−１」、「−２」の５値の判定ができればデジタルデータを得ることができる。しかし本発明では、５値のそれぞれの判定結果を更に細分化し、アナログ信号の値がしきい値の間の中央付近にある場合と、しきい値付近に偏っている場合を区別する。【００３７】
図中、アナログ信号の値がしきい値の間の中央付近にある場合を○の記号で示し、アナログ信号の値がしきい値付近に偏っている場合を△の記号で示してある。そして、レベル判定回路３５での判定結果が、○の判定となった数と△の判定となった数（の割合）をカウンター９４、９５を用いて計測し、評価信号として受信側調整制御回路３８に出力する。【００３８】
入力信号は多値数の３倍（図では５×３＝１５）−１の比較回路８０全ての＋側入力端子に入力され、各比較回路８０の−側入力端子にはそれぞれ対応するレジスタ８１の値が入力されている。複数のレジスタ８１には多値のそれぞれの境界の値（Ｖ2A、Ｖ3A、Ｖ4A、Ｖ5A）の他、それぞれの多値の電圧範囲を３等分する２つの境界の値（添え字にB、Cを含むもの）が設定されている。【００３９】
各比較回路８０は、＋側入力端子の方が電圧が高い場合に「１」を、そうでない場合には「０」を出力する。従って、例えば入力信号の電圧がＶ4AとＶ4Bの間であった場合には、図６において上から５個の比較回路８０の出力は「０」、それ以外の比較回路８０の出力は「１」となる。【００４０】
ラッチ回路８２は所定のタイミングで比較回路８０の出力をラッチし、ＡＮＤゲート８４は一つ上のラッチ出力の反転（否定）信号との論理積を取っている。よって、図６において上から５個目のＡＮＤゲート８４のみが「１」を出力し、他の出力は全て「０」となる。この出力はＯＲゲート８６を介してバイナリ変換器に入力され、例えば「＋１」を示すバイナリコードが出力される。また、図６において上から５個目のＡＮＤゲート８４の出力はＯＲゲート９２を介して△の評価信号を計数するカウンタ９４に接続されており、カウンタ９４が１つカウントアップする。【００４１】
図７は、受信側調整制御回路３８の構成を示すブロック図である。ＣＰＵ１００はＲＯＭ１０１に記憶されているプログラムに基づき、データ入力回路１０３から評価情報を読み込み、ＲＡＭ１０２をワークエリアとして使用して後述する調整処理を実行し、データ出力回路１０４を介して、Ａ／Ｄ変換器の補正値、イコライザ回路のフィルタ係数等を調整する。なお、このような制御回路自体は周知である。【００４２】
以下に、遺伝的アルゴリズムを用いた回路の調整方法について説明する。なお遺伝的アルゴリズムを用いた一般的な調整手順は、例えば特開２０００−１５６６２７号公報「電子回路およびその調整方法」に開示されている。また、本発明でいう遺伝的アルゴリズムとは、進化的計算手法のことをいい、進化的プログラミング（ＥＰ）の手法も含むものである。【００４３】
この実施例においては、実際のデータ伝送を行いながら伝送装置の状態が最適に保たれるようにオンラインでＡ／Ｄ変換器およびイコライザ回路の微調整を行う。伝送中の調整範囲は、伝送装置の通信品質に大きな影響を与えないように、直前の良好であった調整結果を中心とした微少範囲に限定する。遺伝的アルゴリズムを用いたオンライン調整における各個体（パラメータセット）の評価には信号の判定結果（評価信号）を利用する。【００４４】
図８は、本発明における調整システムの処理内容を示すフローチャートである。この処理は受信側調整制御回路３８のＣＰＵ１００によって実行される。Ｓ１０においては個体数分の領域の確保等の初期化を行い、Ｓ１１においては、複数の遺伝子、即ち、Ａ／Ｄ変換補正値およびイコライザ回路のフィルタ係数のパラメータを持つ個体の初期集団の発生を行う。【００４５】
補正値に関する遺伝子の数は例えば８５個とし、横軸を主Ａ／Ｄ変換器４０の出力、縦軸を補助Ａ／Ｄ変換器４２の出力とする２次元平面においてむらなく均等に分布するように選択する。即ち、主Ａ／Ｄ変換器４０の出力の上位４ビットおよび補助Ａ／Ｄ変換器４２の出力の上位２ビットの組み合わせに基づくアドレス位置の補正値を遺伝子の値とする。遺伝子の初期値としては、補正値として評価値が高いと思われる範囲内において均等に分布するようにそれぞれの値をランダムに指定する。【００４６】
フィルタ係数に関する遺伝子としては全てのフィルタ係数をそれぞれ遺伝子とする。遺伝子の初期値としては、フィルタ係数として評価値が高いと思われる範囲内において均等に分布するようにそれぞれの値をランダムに指定する。過去の調整結果の母集団を記憶しておいてもよい。【００４７】
Ｓ１２においては、未評価の個体の１つを選択し、個体内の遺伝子の補正値８５個に基づいて補間演算を行い、補正値メモリ４３に書き込む全ての補正値（アドレス１１ビット＝２０４８個）を算出し、Ａ／Ｄ変換器３２内の補正値メモリ４３に書き込む。【００４８】
例えば前記２次元平面における補助Ａ／Ｄ変換器４２の出力が「０１，００」である行において、例えば遺伝子である主Ａ／Ｄ変換器４０の出力が「０１１０，０００」と「０１１１，０００」の場合の補正値の間には７個の補正値が存在する。従って、この７個の補正値を両端の補正値である遺伝子の値から周知の直線補間演算により求める。【００４９】
この補間演算を主Ａ／Ｄ変換器４０の出力の上位４ビットおよび補助Ａ／Ｄ変換器４２の出力の上位２ビットの全ての組み合わせについて実行することにより、補助Ａ／Ｄ変換器４２の出力の下位２ビットが「００」である全ての行の補正値が生成される。次に、補正値が算出された行と行の間にある補正値を上下の行の補正値から直線補間演算によって求める。この演算を全ての列について実行することにより、全ての補正値が算出される。【００５０】
Ｓ１３においては、Ｓ１２において選択した個体の遺伝子のフィルタ係数をイコライザ回路３４のレジスタ７３に書き込む。Ｓ１４においては、評価信号カウンタ９４、９５をクリアし、所定期間あるいは所定データ量だけ信号を伝送して、評価信号カウンタ９４、９５によって○の数および△の数を計数する。信号としては実際にデータが伝送される信号を使用してもよいし、データ伝送の途中に評価用の信号を割り込ませてもよい。【００５１】
Ｓ１５においては、評価信号を読み込み、遺伝的アルゴリズムの評価値Ｆを例えば次式で計算する。ここで、○の数は、カウンタ９５の計数値、△の数はカウンタ９４の計数値である。【００５２】
Ｆ＝（○の数）／｛（○の数）＋（△の数）｝【００５３】
Ｓ１６においては、全ての個体について評価済みか否かが判定され、判定結果が否定の場合にはＳ１２に移行するが、肯定の場合にはＳ１７に移行する。なおＳ１２〜Ｓ１５の処理は最初は全ての個体について行われるが、２巡目以降は新たに生成された個体か遺伝子が変更された個体についてのみ実行される。【００５４】
Ｓ１７においては、個体の選択淘汰処理が実行される。即ち、個体を評価値順に並べて、評価の低い所定数の個体を母集団から削除する。Ｓ１８においては、交叉処理が実行される。即ち、二つの親個体からなるペアを所定数だけランダムに選択（複写）し、個々の遺伝子をペアの二つの個体のいずれかからコピーして新たな子個体を作る。なお、個々の遺伝子についてどちらの親個体からコピーするかはランダムに決定する。また、新たに生成する個体数はＳ１７における削除数と同じ数とする。【００５５】
Ｓ１９においては、突然変異処理が実行される。即ち、個体をランダムに所定数だけ選択して、各個体においてランダムに選択した所定数の遺伝子について、その遺伝子である補正値あるはフィルタ係数をランダムに変化させる突然変異処理を実行し、新たな個体を母集団の元の個体と置き換える。そしてＳ１２に戻り、Ｓ１２〜Ｓ１９の処理を繰り返す。【００５６】
以上、実施例を開示したが、本発明には以下に示すような変形例も考えられる。本発明のＡ／Ｄ変換装置にはフラッシュ型に代表される一括変換型のＡ／Ｄ変換回路が特に好適であり、実施例においては、フラッシュ型のＡ／Ｄ変換回路を使用する例を開示したが、サンプリング回路を併用するパイプライン型あるいは逐次比較型などの他の型のＡ／Ｄ変換回路も採用可能である。【００５７】
実施例の伝送装置においては、Ａ／Ｄ変換装置およびイコライザ回路を同時に調整する例を開示したが、遺伝的アルゴリズムは多数の異種のパラメータを同時に調整することができるので、例えばＡ／Ｄ変換装置、イコライザ回路、送信側のＴＨＰプリコーダを同時に調整するようにしても良い。更に、受信回路の可変利得アンプの利得など、調整可能な全てのパラメータを同時に調整するようにしてもよい。補正値メモリ４３に現在設定されている補正値のデータを外部に読み出す読み出し回路を備えていてもよい。
【図１】
2006095751.tif 000002
【図２】
2006095751.tif 000003
【図３】
2006095751.tif 000004
【図４】
2006095751.tif 000005
【図５】
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【図６】
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【図７】
2006095751.tif 000008
【図８】
2006095751.tif 000009
【国際調査報告】
2006095751.tif 000010
2006095751.tif 000011