(57)【要約】  メモリセル、ラッチなどの半導体記憶装置に関し、ソフトエラーに対して高い免疫性を有するメモリセルなどを提供することを目的とする。本発明においてはインバータを構成するＰ型とＮ型のトランジスタが二重化され、二重化されたＰ型とＮ型とのトランジスタがそれぞれ１個ずつ別のウェル上に配置される。また本発明においては、Ｐ型とＮ型とのトランジスタが接続された４個のトランジスタ対と、各トランジスタ対におけるＰ型とＮ型とのトランジスタを接続するノードと、各Ｐ型、Ｎ型トランジスタのゲートとを、ソフトエラーによるあるノードの電位反転の他ノードへの伝播を防止する方向に接続するノード−ゲート間接続配線とを備える。【特許請求の範囲】
【請求項１】
インバータを構成するＰ型とＮ型のトランジスタとがそれぞれ二重化され、
該二重化されたＰ型トランジスタとＮ型トランジスタとがそれぞれ１個ずつ別ウェル上に配置されることを特徴とする半導体記憶装置。
【請求項２】
Ｎ型トランジスタとＰ型トランジスタとが接続された４つのトランジスタ対と、
該各トランジスタ対におけるＮ型トランジスタとＰ型トランジスタとの接続ノードと、各Ｎ型、Ｐ型トランジスタのゲートとを、ソフトエラーによって生じたあるノードの電位の反転の他ノードへの伝播を防止する方向に接続するノード−ゲート間接続手段とを備えることを特徴とする半導体記憶装置。
【請求項３】
前記４つのトランジスタ対が前後方向に計４段のループ構造を形成し、１つのトランジスタ対から見て２段後段、すなわち２段前段のトランジスタ対と、該１つのトランジスタ対とが二重化されたトランジスタ対であることを特徴とする請求の範囲２記載の半導体記憶装置。
【請求項４】
前記ノード−ゲート間接続手段が、前記接続ノードを前記トランジスタ対のうちで、自トランジスタ対から見て後段のトランジスタ対のＰ型トランジスタのゲート、および前段のトランジスタ対のＮ型トランジスタのゲートに接続することを特徴とする請求の範囲３記載の半導体記憶装置。
【請求項５】
前記二重化されたトランジスタ対におけるＰ型トランジスタとＮ型トランジスタとが、それぞれ１個ずつ別ウェル上に配置されることを特徴とする請求の範囲３記載の半導体記憶装置。
【請求項６】
前記４つのトランジスタ対のそれぞれにおける前記接続ノードに、それぞれ入力信号受け取り、または出力信号出力のためのトランジスタが接続されることを特徴とする請求の範囲３記載の半導体記憶装置。
【請求項７】
前記４段のトランジスタ対のうちで、前記二重化された１組のトランジスタ対における前記接続ノードの２つに入力データが与えられ、二重化された他の組のトランジスタ対における前記接続ノードから出力データが出力されることを特徴とする請求の範囲３記載の半導体記憶装置。
【請求項８】
前記入力データが与えられる２つの接続ノードに入力データを受け取るトランスミッションゲートをそれぞれ備え、
前記出力データを出力する接続ノードと外部との間にインバータを備えることを特徴とする請求の範囲７記載の半導体記憶装置。
【請求項９】
前記入力データが与えられる２つの接続ノードに入力データを受け取るトランスミッションゲートがそれぞれ接続され、
前記出力データを出力する接続ノードにインバータが接続され、
前記二重化された他の組のトランジスタ対のそれぞれに、クロック信号がゲートに与えられるトランジスタと、クロックの反転信号がゲートに与えられるトランジスタとが接続されることを特徴とする請求の範囲７記載の半導体記憶装置。
【請求項１０】
前記入力データを受け取るクロックドインバータが動作するクロック信号の値と、前記二重化された他の組のトランジスタ対に接続される２つのトランジスタがオンとなるクロック信号の値が逆であることを特徴とする請求の範囲９記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置の構造に係り、特に半導体の周囲空間に存在するエネルギー粒子の衝突による電荷の発生に伴う半導体ノードの電位の反転、すなわちソフトエラーに対して高い耐性を有する半導体記憶装置に関する。
【背景技術】
【０００２】
例えば電界効果トランジスタ（ＭＯＳＦＥＴ）において、α線などの粒子がトランジスタのノードに衝突すると電子とホールが生成され、発生した電荷量がノードの臨界電荷量を超えると電位の反転が起こる。このような誤動作はハードウェアの欠陥のために生ずるものではなく、ソフトエラーと呼ばれる。【０００３】
このようなソフトエラーを防止するためには電位の反転が起こる可能性のあるノードに対して静電容量を付加することが有効であるが、大きな値の容量を付加することは面積的に困難であり、また半導体セルの製造プロセスの追加による容量付加では、コストの面で不利である。ＥＣＣなどのエラー訂正機能を用いる対策では、処理スピードに対するペナルティが大きく、また比較的大きな単位のデータを扱うＲＡＭに比べて小さなデータ単位を扱うラッチでは、ECCは面積的な効率が悪いという問題点がある。そのようなラッチにおいて三重化を行って多数決論理を用いる場合にも、処理は比較的単純で小規模なデータ処理には向いているが、三倍以上の面積を必要とするという問題点がある。【０００４】
近年ウエハのテクノロジーが微細化するにつれて、ＲＡＭ以外の通常のラッチであってもソフトエラーの発生は無視できないレベルとなっている。このようなソフトエラーの対策についての従来技術として次の文献がある。
【特許文献１】特開平７−７０８９号公報  「記憶セル」
【０００５】
この文献には、ラッチを構成する第１の型（Ｎ型）のトランジスタを２つの部分に分割し、第２の型（Ｐ型）のウェルを用いて分離して配置することによって荷電粒子が入射した場合の収集電荷量とノード容量の比を改善し、ソフトエラー発生率を低減させる技術が開示されている。しかしながらソフトエラーを完全に防止するためにはＮ型（Ｎチャネル）だけではなく、Ｐ型（Ｐチャネル）のトランジスタに対しても対策を行う必要がある。また収集電荷量に対するノード容量の比を比較的小さくしても、中性子線に起因するような大きな電荷が発生した場合には記憶状態が反転してしまうという問題点は解決できなかった。【０００６】
本発明の目的は、ソフトエラーに対して高い免疫性を有する半導体記憶装置、例えばＣＭＯＳスタティックＲＡＭセルや、ラッチを提供することである。
【発明の開示】
【０００７】
本発明の半導体記憶装置においては、インバータを構成するＰ型とＮ型とのトランジスタがそれぞれ二重化され、該二重化されたＰ型トランジスタとＮ型トランジスタとがそれぞれ１個ずつ別のウェル上に配置される。
【０００８】
また本発明の半導体記憶装置は、Ｎ型トランジスタとＰ型トランジスタとが接続された４個のトランジスタ対と、該各トランジスタ対におけるＰ型トランジスタとＮ型トランジスタとの接続ノードと、各Ｐ型、Ｎ型トランジスタのゲートとを、ソフトエラーによって生じたあるノードの電位反転の他ノードへの伝播を防止する方向に接続するノード−ゲート間接続手段とを備え、また４個のトランジスタ対が２個ずつの組に二重化され、この二重化されたトランジスタ対におけるＰ型トランジスタとＮ型トランジスタとがそれぞれ１個ずつ別ウェルの上に配置される。
【０００９】
以上のように本発明によれば、インバータを構成する二重化されたＰ型とＮ型トランジスタ、あるいはＮ型トランジスタとＰ型トランジスタとが接続される二重化されたトランジスタ対におけるＰ型トランジスタとＮ型トランジスタとがそれぞれ１個ずつ別ウェルの上に配置されることによって、ソフトエラーに対する免疫性が高められる。また４個のトランジスタ対における接続ノードと、各トランジスタとのゲートとが、あるノードにおける電位反転が他ノードに伝播しない方向に接続されることによって、１つのノードに大きな電荷が発生しても隣接するノードへのエラー伝播を防止することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の半導体記憶装置の第１の実施例の構成回路図である。
【図２】図１の回路に対応するレイアウトの説明図である。
【図３】半導体記憶装置の第２の実施例の構成回路図である。
【図４】図３の回路に対応するレイアウトの説明図である。
【図５】第２の実施例におけるデータ記憶状態の例を示す図である。
【図６】第２の実施例におけるソフトエラー発生時の状態遷移例（その１）の説明図である。
【図７】第２の実施例におけるソフトエラー発生時における状態遷移例（その２）の説明図である。
【図８】半導体記憶装置の第３の実施例の構成回路図である。
【図９】第３の実施例におけるデータ０書込み時の状態遷移例の説明図である。
【図１０】半導体記憶装置の第４の実施例の構成回路図である。
【発明を実施するための最良の形態】
【００１１】
まず本発明に関して原理的にさらに説明する。本発明においては、例えば記憶セル内のインバータを構成するＰ型とＮ型のトランジスタとがそれぞれ二重化されて、二重化されたＰ型トランジスタとＮ型トランジスタとがそれぞれ１個ずつ別のウェル上に配置されるようなレイアウトが行われる。【００１２】
また本発明の半導体記憶装置は、Ｎ型トランジスタとＰ型トランジスタとが接続された４つのトランジスタ対と、各トランジスタ対におけるＰ型トランジスタとＮ型トランジスタとの接続ノードと、各Ｐ型、Ｎ型トランジスタのゲートとを、ソフトエラーによって生じたあるノードの電位反転の他ノードへの伝播を防止する方向に接続するノード−ゲート間接続配線とを備え、また４つのトランジスタ対のうちで２つずつがそれぞれ二重化されたトランジスタ対であり、二重化されたトランジスタ対におけるＰ型トランジスタとＮ型トランジスタとがそれぞれ１個ずつ別ウェルの上に配置される。【００１３】
そしてこの４つのトランジスタ対が前後方向に合計４段のループ構造を形成し、１つのトランジスタ対から見て２段後段、すなわち２段前段のトランジスタ対と、その１つのトランジスタ対とが二重化されたトランジスタ対であることもできる。この場合、ノード−ゲート間接続配線が前述の接続ノードを、前述のトランジスタ対のうちで自トランジスタ対から見て後段のトランジスタ対のＰ型トランジスタのゲート、および前段のトランジスタ対のＮ型トランジスタのゲートに接続することもできる。  本発明においては、前述の４つのトランジスタ対のそれぞれにおけるＰ型トランジスタとＮ型トランジスタとの接続ノードに、それぞれ入力信号を受け取るため、または出力信号を出力するためのトランジスタが接続されることもできる。【００１４】
さらに本発明においては、前述の４段のトランジスタ対のうちで二重化された１組のトランジスタ対における前述の接続ノードの２つに入力データが与えられ、二重化された他の組のトランジスタ対における接続ノードの１つから出力データが出力されることもできる。【００１５】
この場合、入力データが与えられる２つの接続ノードに入力データを受け取るトランスミッションゲートをそれぞれ備え、出力データを出力する接続ノードと外部との間にインバータを備えることもできる。【００１６】
あるいは入力データが与えられる２つの接続ノードに入力データを受け取るクロックドインバータをそれぞれ備え、出力データを出力する接続ノードにインバータが接続され、前述の二重化された他の組のトランジスタ対のそれぞれに、クロック信号がゲートに与えられるトランジスタとクロックの反転信号がゲートに与えられるトランジスタとが接続されることもでき、この場合、入力データを受け取るクロックドインバータが動作するクロック信号の値と、前述の二重化された他の組に接続される２つのトランジスタがオンとなるクロック信号の値が逆であることもできる。【００１７】
以下本発明の実施形態について図面を用いてさらに詳細に説明する。
図１は、本発明の半導体記憶装置の第１の実施例、例えばスタティックＲＡＭセル、あるいはラッチの構成回路図である。同図はＲＡＭセル、あるいはラッチを構成するＮ型トランジスタとＰ型トランジスタとのペアによって構成される２つのインバータがそれぞれ二重化され、ソフトエラーに対する耐性の高い半導体記憶装置の回路図である。【００１８】
図１においてノードＣＸがそれぞれゲートに接続されたトランジスタ１１ａと１２ａ、１１ｂと１２ｂとは、それぞれ二重化されたインバータであり、したがってトランジスタ１１ａと１１ｂは二重化されたＰ型トランジスタ、１２ａと１２ｂとは二重化されたＮ型トランジスタである。【００１９】
同様にノードＣがそれぞれゲートに接続されたＰ型トランジスタ１６ａと１６ｂ、Ｎ型トランジスタ１７ａと１７ｂとはそれぞれ二重化されたインバータを構成するＰ型トランジスタ、およびＮ型トランジスタである。なおノードＣとＣＸはこの半導体記憶装置がデータとしてそれぞれ１と０を記憶する状態においてＨレベルとなるノードであり、例えば正ノード、負ノードと呼ばれる。【００２０】
そしてトランジスタ１１ａと１２ａ、および１１ｂと１２ｂの接続点（ノード）はビットラインＢＬにトランジスタ１８を介して接続され、同様にトランジスタ１６ａと１７ａ、１６ｂと１７ｂの接続点はトランジスタ１９を介してビットラインＢＬＸに接続され、トランジスタ１８と１９とのゲートには、ワードラインＷＬが接続されている。【００２１】
図２は、図１の回路において二重化されたトランジスタのレイアウトの説明図である。同図においては、図１において二重化されたトランジスタ１１ａと１１ｂ、１２ａと１２ｂ、１６ａと１６ｂ、１７ａと１７ｂとがそれぞれ異なるウェル内において、また距離を離して配置されるレイアウトとなっている。【００２２】
すなわち図２において中央のＰ−ウェルにはＮ型トランジスタ１２ａと１７ａが、その右側のＮ−ウェルにはＰ型トランジスタ１６ａと１１ｂが、左側のＮ−ウェルにはＰ型１１ａと１６ｂとが配置され、最も右側のＰ−ウェルにはＮ型トランジスタ１２ｂ、最も左側のＰ−ウェルにはＮ型トランジスタ１７ｂが配置されている。【００２３】
なお図２において、横方向の長い太い線は図１におけるノードＣ、またはＣＸに対する接続を示すポリ接続を示し、右側と左側のＰ−ウェル上の太い短い線はワードラインＷＬへのポリ接続を示し、これらの短い太い線の下に図１のビットラインＢＬ、またはＢＬＸへの接続トランジスタ１８、および１９が構成されている。【００２４】
このように第１の実施例では、例えばラッチを構成する２つのインバータのＰ型、およびＮ型のトランジスタをそれぞれ二重化し、二重化されたトランジスタのそれぞれを他の型のウェルをはさんだウェル上に配置、あるいは距離を離して配置し、二重化されたトランジスタの各ノードについては対応するノードがそれぞれ接続されるような構成が用いられる。ソフトエラーの原因となる荷電粒子による電荷発生は局所的なものであり、同時に二重化されたトランジスタの領域の両方に電荷が発生することは確率的に少なく、一方のウェルの側で電荷が発生しても、その電荷がウェルの間の障壁を越える可能性は小さい。これによってノードの臨界電荷量を大きくすることができ、荷電粒子の入射時における電荷収集領域とノード臨界電荷量との比を小さくすることにより、ソフトエラーに対する耐性を高めることができる。【００２５】
また図２のレイアウトでは、二重化されたトランジスタを別のウェル上に配置するとともに、２つのトランジスタを同一のウェル上に置くときには、例えば正ノードＣにゲートが接続されたトランジスタと負ノードＣＸにゲートが接続されたトランジスタとを配置する形式のレイアウトが用いられる。同じウェル内のＰ型トランジスタ、あるいはＮ型トランジスタに対応する正ノードＣと負ノードＣＸとは、状態保持に当って相補的な関係にあり、同時に蓄電ノードになることはなく、荷電粒子が入射した際に同時にエラー発生要因となることはない。【００２６】
また図２において、荷電粒子が入射した際に発生する電荷がウェルをまたがって発生することは少ないと考えられるため、ソフトエラーを引き起こすディフュージョンはセルの記憶ノードＣとＣＸとに対応する２組のコピートランジスタのうちで１つだけに生ずる。そのため前述のように収集電荷のノードの容量に対する比が改善され、ソフトエラー率を低減させることが可能となる。【００２７】
図３は、半導体記憶装置の第２の実施例の回路図である。同図において半導体装置はＰ型とＮ型とのＭＯＳトランジスタの４つのペアによって基本的に構成される。同図において、Ｐ型トランジスタ２１ａとＮ型トランジスタ２２ａとのペアと、Ｐ型トランジスタ２１ｂとＮ型トランジスタ２２ｂとのペアとは、対応する二重化されたトランジスタペアである。同様にトランジスタ２６ａと２７ａとで構成されるペアと、２６ｂと２７ｂとで構成されるペアは二重化されたトランジスタペアである。【００２８】
そして例えば第１のトランジスタペア２１ａと２２ａとを接続するノードＣ１はＰ型トランジスタ２６ａのゲート、およびＮ型トランジスタ２７ｂのゲートに接続されるとともに、トランジスタ２３ａによってビットラインＢＬａと接続され、トランジスタ２３ａのゲートにはワードラインＷＬａが接続される。【００２９】
同様に第２のトランジスタのペアとしてのＰ型の２６ａとＮ型の２７ａとの接続ノードとしてのＣ２は、Ｐ型トランジスタ２１ｂのゲートと、Ｎ型トランジスタ２２ａのゲートとに接続され、またトランジスタ２８ａを介してビットラインＢＬＸａに接続され、トランジスタ２８ａのゲートはワードラインＷＬａに接続されている。第３のトランジスタペアにおけるノードＣ３と、第４のトランジスタペアにおけるノードＣ４についても同様の接続がなされている。なおこのようなノードＣ１〜Ｃ４と各トランジスタのゲートとの接続配線が本発明の請求の範囲の２におけるノード−ゲート間接続手段に相当する。【００３０】
第２の実施例ではこのように第１のトランジスタペアと第３のトランジスタペアとによって二重化が行われ、また第２のトランジスタペアと第４のトランジスタペアとによって二重化が行われる。そしてそれぞれのトランジスタペアにおけるＰ型トランジスタとＮ型トランジスタとを接続するノードは、それぞれ後段のＰ型トランジスタのゲートと前段のＮ型トランジスタのゲートに接続される構成となっており、このような構成を有することによって荷電粒子の入射時に１つのノードに臨界電荷量を超えた電荷が発生しても後段のノード、あるいは前段のノードにエラー状態が伝播しにくくなり、ソフトエラー耐性をさらに高めることができるが、そのような効果についてはさらに後述する。【００３１】
図４は、図３の回路のレイアウトの例である。同図においては図２におけると同様に中央のＰ−ウェルの両側に２つのＮ−ウェルが配置され、さらにその外側に２つのＰ−ウェルが配置されている。中央のＰ−ウェルにはＮ型トランジスタ２２ａと２７ａとが配置され、右側のＮ−ウェルにはＰ型トランジスタ２１ｂと２６ｂが、左側のＮ−ウェルにはＰ型トランジスタ２１ａと２６ａが配置され、最も右側のＰ−ウェルにはＮ型トランジスタ２２ｂが、最も左側のＰ−ウェルにはＮ型トランジスタ２７ｂが配置されている。この配置例は配線の容易さや、面積を小さくする上で適切な配置の１つの具体例である。【００３２】
図５は、図３の半導体記憶装置の第２の実施例における記憶状態、すなわちデータ保持状態の例を示す。同図において前述のようにトランジスタペア１とトランジスタペア３、およびトランジスタペア２とトランジスタペア４とはそれぞれ二重化されたトランジスタペアであり、これらのペア内のＰ型トランジスタとＮ型トランジスタとの接続ノードのうち、Ｃ１とＣ３、Ｃ２とＣ４とがそれぞれ二重化されたノードとして同じ値を保持することになる。【００３３】
図５において記憶装置、例えばメモリとしてデータ０を保持するときにはノードＣ１とＣ３がＬ、ノードＣ２とＣ４がＨとなる。トランジスタペアを構成する各トランジスタの状態はオフを示すマイナス、オンでノードをＬに引き下げようとしている下向きの矢印、あるいはオンでノードの電位をＨに引き上げようとしている上向きの矢印のいずれかで示されている。各ノードの電圧状態は、高電圧状態を示すH、中間電位状態を示すM、低電圧状態を示すLのいずれかで示されている。【００３４】
メモリとしてデータ１を保持するときにはノードＣ１とＣ３はＨ、ノードＣ２とＣ４はＬを保持し、各トランジスタペアの状態はマイナス、下向きの矢印、あるいは上向きの矢印のいずれかで示されている。【００３５】
図５でデータ０を書き込むためには図３でワードラインＷＬａ、およびＷＬｂを同時にＨレベルとし、ビットラインＢＬａ、およびＢＬｂをＬレベルとすれば良い。またデータ１を書き込むにはＷＬａ、ＷＬｂを同時にＨレベルにするとともに、ビットラインＢＬＸａ、ＢＬＸｂをＬレベルに設定することによって書き込みが行われる。データの読出し時にはＷＬａ、ＢＬａ、ＢＬＸａと、ＷＬｂ、ＢＬｂ、ＢＬＸｂのそれぞれのセットを独立して用いることによって２つのリードポートを持つ記憶装置としても動作させることができる。これらの２つのセットを区別せず、データの書き込み時と同様に同一の信号を与えるようにすることによって、通常の１ポートＲＡＭセル、あるいはラッチとして機能させることができる。【００３６】
図６、図７は、図３の回路においてソフトエラー発生時、すなわち１つのノードの電位が反転した場合の状態復帰までの状態遷移例の説明図である。本実施形態では、トランジスタペアを構成するＰ型トランジスタとＮ型トランジスタのうちで、Ｎ型トランジスタが強い状態、すなわちサイズや流れる電流が大きく、トランジスタペアとしての動作を支配するような状態となっており、ノードの電位がＨからＬに反転したときにＬからＨに反転したときより復帰しやすい状態となっているものとして状態遷移を説明する。【００３７】
図６は、そのように復帰しやすい電位の反転方向、すなわちＨからＬへの電位の反転がノードＣ３で起こった場合の状態遷移の例を示す。同図において時刻０では図５で示す“１”保持時の状態であり、ソフトエラーによって時刻１にノードＣ３の電位がＬに反転したものとする。【００３８】
ノードＣ３は、図３においてＰ型トランジスタ２６ｂのゲートと、Ｎ型トランジスタ２７ａのゲートに接続されており、時刻２においてトランジスタ２６ｂはオンでノードＣ４の電位をＨに引き上げる状態となる。またトランジスタ２７ａはオフとなる。【００３９】
その後時刻３でＣ３の電位が復旧に向かうが、トランジスタペア２側のトランジスタ２６ａと２７ａとはともにオフの時間が長いため、ノードＣ２では電位の変化がほとんど起きず、またトランジスタペア４側ではトランジスタ２６ｂがオンとなってノードＣ４の電位をＨに引き上げようとしているにもかかわらず、Ｎ型トランジスタ２７ｂもオンであって、逆にノードＣ４の電位をＬに引き下げようとしているためノードＣ４の電位変化も緩慢である。従ってエラーノードＣ３の復旧が早くなされ、時刻４に示すようにノードＣ３の電位はＨに復旧し、Ｎ型トランジスタ２７ａはオンとなってノードＣ２をＬに引き下げる状態となる。またＰ型トランジスタ２６ｂはオフとなり、ノードＣ４の電位はＬに保たれる。【００４０】
図７は、ノードの電位の反転方向が図６におけるよりも復帰しにくい、ＬからＨへの方向の場合の状態遷移の例である。同図において、図３のノードＣ２の電位が時刻０のＬから、時刻１でＨにソフトエラーによって反転したものとする。【００４１】
時刻２においてノードＣ２の電位がゲートに与えられるＰ型トランジスタ２１ｂはオフとなり、またＮ型トランジスタ２２ａはオフ状態からオン状態となって、ノードＣ１の電位をＬに引き下げる状態となる。ここで通常はソフトエラーによって電位が反転したノードＣ２における復旧の方が早く行われるが、図６よりも復帰の傾向が弱いため、Ｃ２の電位の復旧の前にノードＣ１の電位が反転したものとする。時刻３においてノードＣ２の電位はＨとＬの中間のＭであり、ノードＣ１の電位はＬに反転するが、トランジスタペア１を構成するＰ型トランジスタ２１ａとＮ型トランジスタ２２ａとはともにオンとなっており、ノードＣ１の電位変化は緩慢となる。【００４２】
ここでは前述のようにＮ型トランジスタが強いものと仮定しており、時刻４においてノードＣ１とＣ２とはともにＮ型トランジスタの動作によってその電位がＬに向かい、時刻５において図６における時刻２に相当するパターンとなる。すなわち図６の時刻２と図７の時刻５では、トランジスタペア３および４と、トランジスタ１および２の状態を入れ換えることによって全く同じ状態となる。図３においてトランジスタペア１と３、トランジスタペア２と４はそれぞれ二重化されたトランジスタペアに相当するため、トランジスタペア１と３、および２と４の間で状態データを交換しても全体的動作は全く同様である。したがってその後の状態遷移は図６の時刻２から時刻４のように行われ、最終的に図７の時刻０における状態への状態遷移が行われることになる。【００４３】
すなわち、第２の実施例ではあるノードに、例えば中性子線によって大きな電荷が発生して電位が反転しても、その影響が隣接ノードに及ぶ可能性は極めて小さくなる。
図８は、半導体記憶装置の第３の実施例の回路図である。同図において記憶装置、例えばラッチの基本的な構成要素である４つのトランジスタペアについては図３におけると同様の構成であるが、ノードＣ１とＣ３とにそれぞれ入力を与えるためのトランスミッションゲート３０ａ、３０ｂと、ノードＣ４から出力を取り出すためのインバータ３１を備えている点が異なっている。この回路では図３におけると同様に、例えばノードＣ１、Ｃ３にデータ０を与える、すなわちノードＣ１とＣ３をＬにドライブすることによって図５における“０”保持時の状態とすることができる。【００４４】
図９は、この“０”書き込み時の状態遷移の例である。同図において時刻０では、図５における“１”保持時の状態となっており、この状態でノードＣ１とＣ３を時刻１でＬにドライブすることによって“０”状態の書き込みが行われる。【００４５】
すなわち時刻２において、ノードＣ１とＣ３の電位の変化によってこれらのノードが接続されたトランジスタの状態が変化する。すなわちトランジスタペア２においては、Ｐ型トランジスタ２６ａがオンとなり、ノードＣ２の電位をＨに引き上げようとし、またＮ型トランジスタ２７ａはオフとなる。トランジスタペア４におけるトランジスタ２６ｂはオンとなり、ノードＣ４の電位をＨに引き上げようとし、Ｎ型トランジスタ２７ｂはオフとなる。【００４６】
時刻３においてノードＣ１、およびＣ３の電位はドライブされた値のままであり、両端のノード、すなわちＣ２とＣ４のノードの電位がＬからＨに反転する。これによって時刻４では、トランジスタペア１のＰ型トランジスタ２１ａはオフになり、Ｎ型トランジスタ２２ａはオンでノードＣ１を電位Ｌに引き下げようとする。またトランジスタペア３におけるＰ型トランジスタ２１ｂはオフとなり、Ｎ型トランジスタ２２ｂはオンとなって、ノードＣ３の電位をＬに引き下げようとする。これによって動作は安定し、図５における“０”保持時の状態への遷移が終了する。【００４７】
すなわち、第２、第３の実施例では、データの書込み時に２個の入力（同一値）を２つのノードに与えることによってデータ書込みが確実に行われる。
図１０は半導体記憶装置の第４の実施例の回路図である。この実施例は図８の第３の実施例におけるデータ書き込み用の２つのトランスミッションゲートをクロックドインバータに置き換え、４つのトランジスタペアのうちの２つにクロック信号ＣＫがゲートに与えられるＰ型トランジスタと、クロックの反転信号ＣＫＸがゲートに与えられるＮ型トランジスタとが接続されたものである。【００４８】
すなわち図１０においては、図８におけるトランスミッションゲート３０ａ、３０ｂがそれぞれトランジスタ５０ａ、５１ａ、および５２ａによって構成されるクロックドインバータ、トランジスタ５０ｂ、５１ｂ、および５２ｂによって構成されるクロックドインバータに置き換えられ、またトランジスタペア２に対してトランジスタ４１ａと４２ａが接続され、またトランジスタペア４に対してトランジスタ４１ｂと４２ｂが接続されている。【００４９】
図１０において、例えば入力側のクロックドインバータを構成するＮ型トランジスタ５０ａのゲートにはクロック信号ＣＫが、またＰ型トランジスタ５１ａのゲートにはクロックの反転信号ＣＫＸが与えられている。これに対して、例えばトランジスタペア２に直列に接続されるＮ型トランジスタ４２ａのゲートにはクロックの反転信号ＣＫＸ、Ｐ型トランジスタ４１ａのゲートにはクロック信号ＣＫが与えられている。【００５０】
これによって入力側のクロックドインバータが動作して、ノードＣ１とＣ３に書き込みデータが与えられるときには、隣接ノードＣ２とＣ４とに接続されるトランジスタペアが動作しない状態となる。例えば図９で説明したようにデータ書込みの場合には、当然隣接ノードのトランジスタからの影響があるが、図１０の第４の実施例ではその影響を遮断することによって動作スピードを早くすることが可能となる。
【産業上の利用可能性】
【００５１】
本発明は半導体記憶装置、例えばメモリセルやラッチなどの製造産業は当然のこととして、このような半導体記憶装置を素子として用いた各種の装置を使用するすべての産業において利用可能である。
【図１】
2006016403.tif 000002
【図２】
2006016403.tif 000003
【図３】
2006016403.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
2006016403.tif 000008
【図８】
2006016403.tif 000009
【図９】
2006016403.tif 000010
【図１０】
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【国際調査報告】
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