(57)【要約】水素含有雰囲気下における熱処理安定性に優れる抵抗変化素子と、抵抗変化特性および生産性に優れる抵抗変化型メモリとを提供する。電気抵抗値が異なる２以上の状態が存在し、所定の電圧または電流の印加により、上記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子であって、一対の電極と、上記一対の電極により狭持された、ペロブスカイト構造を有する酸化物半導体層とを含み、酸化物半導体層の伝導形がｎ形である抵抗変化素子とする。また、上記抵抗変化素子を備える抵抗変化型メモリとする。【特許請求の範囲】
【請求項１】
電気抵抗値が異なる２以上の状態が存在し、
所定の電圧または電流の印加により、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子であって、
一対の電極と、前記一対の電極により狭持された、ペロブスカイト構造を有する酸化物半導体層とを含み、
前記酸化物半導体層の伝導形が、ｎ形である抵抗変化素子。
【請求項２】
前記酸化物半導体層が、式Ｘ１ＮｉＯ３により示される酸化物半導体、または、式Ｘ２ＭｎＯ３により示される酸化物半導体を含む請求項１に記載の抵抗変化素子。
ただし、前記Ｘ１は、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、ＹｂおよびＬｕから選ばれる少なくとも１種の元素であり、
前記Ｘ２は、アルカリ土類金属元素から選ばれる少なくとも１種の元素である。
【請求項３】
前記Ｘ１が、Ｃｅ、Ｐｒ、ＮｄおよびＳｍから選ばれる少なくとも１種の元素であり、
前記Ｘ２が、ＣａおよびＳｒから選ばれる少なくとも１種の元素である請求項２に記載の抵抗変化素子。
【請求項４】
前記酸化物半導体層が、式Ｘ１（１−ａ）Ｘ２ａＮｉＯ３により示される酸化物半導体、または、式Ｘ２（１−ｂ）Ｘ３ｂＭｎＯ３により示される酸化物半導体を含む請求項１に記載の抵抗変化素子。
ただし、前記Ｘ１は、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、ＹｂおよびＬｕから選ばれる少なくとも１種の元素であり、
前記Ｘ２は、アルカリ土類金属元素から選ばれる少なくとも１種の元素であり、
前記Ｘ３は、Ｂｉ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、ＹｂおよびＬｕから選ばれる少なくとも１種の元素であり、
上記式におけるａおよびｂは、以下に示す関係を満たす。
０＜ａ≦０．１
０＜ｂ≦０．４
【請求項５】
前記Ｘ１が、Ｃｅ、Ｐｒ、ＮｄおよびＳｍから選ばれる少なくとも１種の元素であり、
前記Ｘ２が、ＣａおよびＳｒから選ばれる少なくとも１種の元素であり、
前記Ｘ３が、ＬａおよびＢｉから選ばれる少なくとも１種の元素である請求項４に記載の抵抗変化素子。
【請求項６】
前記酸化物半導体層が、式（Ｎｄ（１−ｃ）Ｃｅｃ）２ＣｕＯ４により示される酸化物半導体を含む請求項１に記載の抵抗変化素子。
ただし、ｃは、０≦ｃ≦０．１６に示す関係を満たす。
【請求項７】
前記一対の電極から選ばれる一方の電極が、前記一方の電極の表面に、前記酸化物半導体層が結晶化成長可能である材料からなる請求項１に記載の抵抗変化素子。
【請求項８】
前記酸化物半導体層が、前記一対の電極から選ばれる一方の電極の表面にエピタキシャル成長した層である請求項１に記載の抵抗変化素子。
【請求項９】
前記一対の電極から選ばれる一方の電極が、ＰｔおよびＩｒから選ばれる少なくとも１種の元素からなる請求項１に記載の抵抗変化素子。
【請求項１０】
前記一対の電極から選ばれる一方の電極が、ＳｒＴｉＯ３、ＳｒＲｕＯ３、ならびに、Ｎｂ、ＣｒおよびＬａから選ばれる少なくとも１種の元素がドープされたＳｒＴｉＯ３、から選ばれる少なくとも１種の導電性酸化物からなる請求項１に記載の抵抗変化素子。
【請求項１１】
前記所定の電圧または電流が、パルス状である請求項１に記載の抵抗変化素子。
【請求項１２】
電気抵抗値が異なる２以上の状態が存在し、所定の電圧または電流の印加により、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子を備え、
前記抵抗変化素子は、一対の電極と、前記一対の電極により狭持された、ペロブスカイト構造を有する酸化物半導体層とを有し、
前記酸化物半導体層の伝導形が、ｎ形である抵抗変化型メモリ。
【請求項１３】
２以上の前記抵抗変化素子が、マトリクス状に配列されている請求項１２に記載の抵抗変化型メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、電圧または電流の印加により抵抗値が変化する抵抗変化素子と、それを用いた抵抗変化型メモリに関する。
【背景技術】
【０００２】  メモリ素子は、情報化社会を支える重要な基幹電子部品として、幅広い分野に用いられている。近年、情報携帯端末の普及に伴い、メモリ素子の微細化の要求が高まっており、不揮発性メモリ素子においても例外ではない。しかし、素子の微細化がナノメーターの領域に及ぶにつれ、従来の電荷蓄積型のメモリ素子（代表的にはＤＲＡＭ：Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）では、情報単位（ビット）あたりの電荷容量Ｃの低下が問題となりつつあり、この問題を回避するために様々なプロセスの改善等がなされているものの、将来的な技術的限界が懸念されている。【０００３】  微細化の影響を受けにくいメモリ素子として、電荷容量Ｃではなく、電気抵抗Ｒの変化により情報を記録する不揮発性メモリ素子（抵抗変化メモリ素子）が注目されている。このような抵抗変化型メモリ素子として、オブシンスキー（Ｏｖｓｈｉｎｓｋｙ）らは、カルコゲン化合物（ＴｅＧｅＳｂ）を用いた素子（例えば、特表２００２−５１２４３９号公報参照）を、イグナチエフ（Ｉｇｎａｔｉｅｖ）らは、ｐ形の伝導形を有するペロブスカイト酸化物（Ｐｒ０．７Ｃａ０．３ＭｎＯ３：ｐ形ＰＣＭＯ）を用いた素子（米国特許第６２０４１３９号参照）を報告している。【０００４】  しかし、オブシンスキーらの提案する素子は、上記カルコゲン化合物の結晶−アモルファス相変化に伴う抵抗変化を利用する素子（相変化型メモリ素子ともいい、カルコゲン化合物の相変化は、素子への熱の印加により制御される）であり、素子の微細化や応答速度に課題を有している。【０００５】  イグナチエフらの提案する素子は、電気的パルスの印加によるｐ形ＰＣＭＯの抵抗変化を利用する素子であるが、当該素子を用いてメモリセルアレイを構築するためには、当該素子と、情報の記録時および読出時に素子を選択するための半導体素子（トランジスタ、ダイオードなど）とを組み合わせる必要がある。その際、配線抵抗の低減など、半導体素子のスイッチング特性の向上を目的として、水素含有雰囲気下での高温熱処理（典型的には４００〜５００℃程度）を行う必要があるが、ｐ形ＰＣＭＯなどのｐ形ペロブスカイト酸化物を用いた素子では、当該熱処理により素子の抵抗変化特性が劣化する傾向がみられる。【０００６】  本発明は、水素含有雰囲気下における熱処理安定性に優れる抵抗変化素子と、上記抵抗変化素子を備えることにより、抵抗変化特性および生産性に優れる抵抗変化型メモリとを提供することを目的とする。
【発明の開示】
【０００７】  本発明の抵抗変化素子は、電気抵抗値が異なる２以上の状態が存在し、所定の電圧または電流の印加により、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子であって、一対の電極と、前記一対の電極により狭持された、ペロブスカイト構造を有する酸化物半導体層とを含み、前記酸化物半導体層の伝導形がｎ形である。
【０００８】  本発明の抵抗変化素子では、前記酸化物半導体層が、式Ｘ１ＮｉＯ３により示される酸化物半導体、または、式Ｘ２ＭｎＯ３により示される酸化物半導体を含むことが好ましい。ただし、前記Ｘ１は、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｈ、Ｄｙ、Ｈｏ、Ｅｒ、ＹｂおよびＬｕから選ばれる少なくとも１種の元素であり、前記Ｘ２は、アルカリ土類金属元素から選ばれる少なくとも１種の元素である。
【０００９】  本発明の抵抗変化素子では、前記Ｘ１が、Ｃｅ、Ｐｒ、ＮｄおよびＳｍから選ばれる少なくとも１種の元素であり、前記Ｘ２が、ＣａおよびＳｒから選ばれる少なくとも１種の元素であることが好ましい。
【００１０】  本発明の抵抗変化素子では、前記酸化物半導体層が、式Ｘ１（１−ａ）Ｘ２ａＮｉＯ３により示される酸化物半導体、または、式Ｘ２（１−ｂ）Ｘ３ｂＭｎＯ３により示される酸化物半導体を含むことが好ましい。ただし、前記Ｘ１は、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、ＹｂおよびＬｕから選ばれる少なくとも１種の元素であり、前記Ｘ２は、アルカリ土類金属元素から選ばれる少なくとも１種の元素であり、前記Ｘ３は、Ｂｉ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、ＹｂおよびＬｕから選ばれる少なくとも１種の元素であり、上記式におけるａおよびｂは、以下に示す関係を満たす。
【００１１】  ０＜ａ≦０．１
０＜ｂ≦０．４
本発明の抵抗変化素子では、前記Ｘ１が、Ｃｅ、Ｐｒ、ＮｄおよびＳｍから選ばれる少なくとも１種の元素であり、前記Ｘ２が、ＣａおよびＳｒから選ばれる少なくとも１種の元素であり、前記Ｘ３が、ＬａおよびＢｉから選ばれる少なくとも１種の元素であることが好ましい。
【００１２】  本発明の抵抗変化素子では、前記酸化物半導体層が、式（Ｎｄ（１−ｃ）Ｃｅｃ）２ＣｕＯ４により示される酸化物半導体を含むことが好ましい。ただし、ｃは、０≦ｃ≦０．１６に示す関係を満たす。
【００１３】  本発明の抵抗変化素子では、前記一対の電極から選ばれる一方の電極が、前記一方の電極の表面に、前記酸化物半導体層が結晶化成長可能である材料からなってもよい。
【００１４】  本発明の抵抗変化素子では、前記酸化物半導体層が、前記一対の電極から選ばれる一方の電極の表面にエピタキシャル成長した層であってもよい。
【００１５】  本発明の抵抗変化素子では、前記一対の電極から選ばれる一方の電極が、ＰｔおよびＩｒから選ばれる少なくとも１種の元素からなってもよい。
【００１６】  本発明の抵抗変化素子では、前記一対の電極から選ばれる一方の電極が、ＳｒＴｉＯ３、ＳｒＲｕＯ３、ならびに、Ｎｂ、ＣｒおよびＬａから選ばれる少なくとも１種の元素がドープされたＳｒＴｉＯ３、から選ばれる少なくとも１種の導電性酸化物からなってもよい。
【００１７】  本発明の抵抗変化素子では、前記所定の電圧または電流がパルス状であってもよい。
【００１８】  本発明の抵抗変化型メモリは、電気抵抗値が異なる２以上の状態が存在し、所定の電圧または電流の印加により、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子を備え、前記抵抗変化素子は、一対の電極と、前記一対の電極により狭持された、ペロブスカイト構造を有する酸化物半導体層とを有し、前記酸化物半導体層の伝導形がｎ形である。
【００１９】  本発明の抵抗変化メモリでは、２以上の前記抵抗変化素子が、マトリクス状に配列されていてもよい。
【図面の簡単な説明】
【００２０】
【図１】図１は、本発明の抵抗変化素子の一例を模式的に示す断面図である。
【図２】図２は、本発明の抵抗変化型メモリの一例を示す模式図である。
【図３】図３は、本発明の抵抗変化型メモリの一例を模式的に示す断面図である。
【図４】図４は、本発明の抵抗変化型メモリにおける情報の記録および読出方法の一例を説明するための図である。
【図５】図５は、本発明の抵抗変化型メモリにおける情報の読出方法の一例を説明するための図である。
【図６】図６は、本発明の抵抗変化型メモリ（アレイ）の一例を示す模式図である。
【図７Ａ】図７Ａは、本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図７Ｂ】図７Ｂは、本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図７Ｃ】図７Ｃは、本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図７Ｄ】図７Ｄは、本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図７Ｅ】図７Ｅは、本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図７Ｆ】図７Ｆは、本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図７Ｇ】図７Ｇは、本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図７Ｈ】図７Ｈは、本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図７Ｉ】図７Ｉは、本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【発明を実施するための最良の形態】
【００２１】  以下、図面を参照しながら、本発明の実施の形態について説明する。以下の説明において、同一の部材に同一の符号を付し、重複する説明を省略する場合がある。【００２２】  本発明の抵抗変化素子について説明する。【００２３】  図１に示す抵抗変化素子１は、基板１２と、下部電極２および上部電極４からなる一対の電極と、下部電極２および上部電極４により狭持された酸化物半導体層３とを含んでいる。下部電極２、酸化物半導体層３および上部電極４は、この順に、基板１２上に配置され、積層体１１を形成している。酸化物半導体層３は、ペロブスカイト構造を有しており、その伝導形はｎ形である。【００２４】  抵抗変化素子１には、電気抵抗値が異なる２以上の状態が存在し、素子１に所定の電圧または電流を印加することにより、素子１は、上記２以上の状態から選ばれる１つの状態から他の状態へ変化する。素子１に、電気抵抗値が異なる２つの状態（相対的に高抵抗の状態を状態Ａ、相対的に低抵抗の状態を状態Ｂとする）が存在する場合、所定の電圧または電流の印加により、素子１は、状態Ａから状態Ｂへ、あるいは、状態Ｂから状態Ａへと変化する。【００２５】  このような電気抵抗値の変化を発現する素子には、上記ｐ形ＰＣＭＯ層を有する素子があるが、上述したように、当該素子は、水素含有雰囲気下における熱処理により、その抵抗変化特性が劣化する傾向にある。これに対して本発明の抵抗変化素子は、ペロブスカイト構造を有し、伝導形がｎ形である酸化物半導体層３を含むことにより、水素含有雰囲気下における熱処理安定性に優れている。【００２６】  本発明の抵抗変化素子における抵抗変化率は、通常、５０％以上であり、下部電極２に用いる材料、および／または、酸化物半導体層３が含む酸化物半導体を選択することなどにより、２００％以上とすることができる。このような抵抗変化特性は、素子に対して水素含有雰囲気下における熱処理を行った後にも得ることができる。このため、本発明の抵抗変化素子は、半導体素子との組み合わせによる様々な電子デバイス（例えば、抵抗変化型メモリ）への応用が容易であり、上記組み合わせにより、特性（例えば、抵抗変化特性）および生産性に優れる電子デバイスを得ることができる。なお、水素含有雰囲気下における熱処理とは、例えば、本発明の抵抗変化素子と半導体素子とを組み合わせる際に、配線抵抗の低減などを目的として行う、典型的には４００℃〜５００℃程度の熱処理のことである。また、抵抗変化率とは、素子の抵抗変化特性の指標となる数値であり、具体的には、素子が示す最大電気抵抗値をＲＭＡＸ、最小電気抵抗値をＲＭＩＮとしたときに、式（ＲＭＡＸ−ＲＭＩＮ）／ＲＭＩＮ×１００（％）により求められる値である。【００２７】  酸化物半導体層３の構成は、その結晶構造がペロブスカイト構造であり、かつ、その伝導形がｎ形である限り、特に限定されないが、酸化物半導体層３が、以下に示す酸化物半導体を含むことが好ましい。【００２８】  １．式Ｘ１ＮｉＯ３により示される酸化物半導体
ただし、上記Ｘ１は、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、ＹｂおよびＬｕから選ばれる少なくとも１種の元素であり、Ｃｅ、Ｐｒ、ＮｄおよびＳｍから選ばれる少なくとも１種の元素であることが好ましい。【００２９】  ２．式Ｘ２ＭｎＯ３により示される酸化物半導体
ただし、上記Ｘ２は、アルカリ土類金属元素（Ｃａ、ＳｒおよびＢａ）から選ばれる少なくとも１種の元素であり、ＣａおよびＳｒから選ばれる少なくとも１種の元素であることが好ましい。【００３０】  ３．式Ｘ１（１−ａ）Ｘ２ａＮｉＯ３により示される酸化物半導体
ただし、上記Ｘ１は、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、ＹｂおよびＬｕから選ばれる少なくとも１種の元素であり、Ｃｅ、Ｐｒ、ＮｄおよびＳｍから選ばれる少なくとも１種の元素であることが好ましい。上記Ｘ２は、アルカリ土類金属元素から選ばれる少なくとも１種の元素であり、ＣａおよびＳｒから選ばれる少なくとも１種の元素であることが好ましい。上記式における原子分率ａは、０＜ａ≦０．１を満たす。【００３１】  ４．式Ｘ２（１−ｂ）Ｘ３ｂＭｎＯ３により示される酸化物半導体
ただし、上記Ｘ２は、アルカリ土類金属元素から選ばれる少なくとも１種の元素であり、ＣａおよびＳｒから選ばれる少なくとも１種の元素であることが好ましい。上記Ｘ３は、Ｂｉ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、ＹｂおよびＬｕから選ばれる少なくとも１種の元素であり、ＬａおよびＢｉから選ばれる少なくとも１種の元素であることが好ましい。上記式における原子分率ｂは、０＜ｂ≦０．４を満たす。【００３２】  ５．式（Ｎｄ（１−ｃ）Ｃｅｃ）２ＣｕＯ４により示される酸化物半導体
ただし、上記式における原子分率ｃは、０≦ｃ≦０．１６を満たす。【００３３】  酸化物半導体層３の厚さは、通常、１ｎｍ〜１０００ｎｍの範囲である。【００３４】  下部電極２は、基本的に導電性を有していればよいが、その表面に、酸化物半導体層３が結晶化成長可能である材料からなることが好ましい。この場合、安定した結晶構造を有する酸化物半導体層３を下部電極２上へ形成でき、また、下部電極２上への酸化物半導体層３の形成がより容易となることから、生産性に優れ、安定した抵抗変化特性を示す抵抗変化素子１とすることができる。【００３５】  酸化物半導体層３が結晶化成長可能である材料としては、Ｐｔ（白金）およびＩｒ（イリジウム）が代表的である。即ち、抵抗変化素子１では、下部電極２が、ＰｔおよびＩｒから選ばれる少なくとも１種の元素からなることが好ましい。下部電極２が金属からなる場合、下部電極２における酸化物半導体層３に接する表面近傍が酸化されていてもよく、例えば、イリジウムからなる下部電極２の表面に酸化イリジウムの被膜（イリジウム酸化膜）が形成されており、当該被膜上に、酸化物半導体層３が配置されていてもよい。【００３６】  下部電極２は、また、ＳｒＴｉＯ３、ＳｒＲｕＯ３、ならびに、Ｎｂ、ＣｒおよびＬａから選ばれる少なくとも１種の元素がドープされたＳｒＴｉＯ３、から選ばれる少なくとも１種の導電性酸化物からなることが好ましい。これらの導電性酸化物は、その表面に酸化物半導体層３が結晶化成長可能である材料であり、下部電極２がこれらの導電性酸化物からなる場合、その表面に、酸化物半導体層３をエピタキシャル成長させることができる。換言すれば、この場合、酸化物半導体層３は、下部電極２の表面にエピタキシャル成長した層であるともいえる。【００３７】  上部電極４は、基本的に導電性を有していればよく、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｒｕ（ルテニウム）、Ｉｒ（イリジウム）、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｔａ（タンタル）や、イリジウム−タンタル合金（Ｉｒ−Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）などからなればよい。【００３８】  本発明の抵抗変化素子の構成は、下部電極２、酸化物半導体層３および上部電極４を含み、酸化物半導体層３が下部電極２および上部電極４により狭持されている限り特に限定されず、例えば、図１に示す基板１２は必要に応じて備えればよい。図１に示すように、積層体１１が基板１２上に配置されている場合、基板１２は、例えば、シリコン基板であればよく、この場合、本発明の抵抗変化素子と半導体素子との組み合わせが容易となる。基板１２における下部電極２に接する表面近傍が酸化されていてもよい（基板１２の表面に酸化膜が形成されていてもよい）。【００３９】  本発明の抵抗変化素子における接合面積は、通常、０．０１μｍ２〜１０ｍｍ２の範囲であり、上記範囲において任意に設定できる。【００４０】  所定の電圧または電流は、下部電極２および上部電極４を介して、抵抗変化素子１に印加すればよい。所定の電圧または電流の印加により、素子１における上記状態が変化する（例えば、状態Ａから状態Ｂへ）が、変化後の状態（例えば、状態Ｂ）は、素子１に所定の電圧または電流が再び印加されるまで保持される。上記電圧または電流の印加により、再び変化する（例えば、状態Ｂから状態Ａへ）。ただし、素子１に印加される所定の電圧または電流は、素子１が状態Ａにあるときと、状態Ｂにあるときとで必ずしも同一でなくてもよく、その大きさ、極性、流れる方向などは、素子１の状態により異なっていてもよい。即ち、本明細書における「所定の電圧または電流」とは、素子１がある状態にあるときに、当該状態とは異なる他の状態へ変化できる「電圧または電流」であればよい。【００４１】  このように、抵抗変化素子１では、その電気抵抗値を、素子１に所定の電圧または電流を印加するまで保持できるため、素子１と、素子１における上記状態を検出する機構（即ち、素子１の電気抵抗値を検出する機構）とを組み合わせ、上記各状態に対してビットを割り当てる（例えば、状態Ａを「０」、状態Ｂを「１」とする）ことにより、不揮発性の抵抗変化型メモリ（メモリ素子、あるいは、２以上のメモリ素子が配列したメモリアレイ）を構築できる。【００４２】  抵抗変化素子１に印加する電圧または電流は、パルス状であることが好ましい。素子１を用いてメモリなどの電子デバイスを構築する際に、電子デバイスにおける消費電力の低減やスイッチング効率の向上を図ることができる。パルスの形状は、特に限定されず、例えば、正弦波状、矩形波状および三角波状から選ばれる少なくとも１つの形状であればよい。【００４３】  抵抗変化素子１には電圧を印加することが好ましく、この場合、素子１の微細化や、素子１を用いて構築した電子デバイスの小型化がより容易となる。一例として、上記状態Ａおよび状態Ｂの２つの状態が存在する抵抗変化素子１の場合、下部電極２と上部電極４との間に電位差を発生させる電位差印加機構を素子１に接続し、例えば、下部電極２の電位に対して上部電極４の電位が正となるようなバイアス電圧（正バイアス電圧）を素子１に印加することにより、素子１を状態Ａから状態Ｂへと変化させ、下部電極２の電位に対して上部電極４の電位が負となるようなバイアス電圧（負バイアス電圧）を素子１に印加することにより（即ち、状態Ａから状態Ｂへの変化時とは極性を反転させた電圧を印加することにより）、素子１を状態Ｂから状態Ａへ変化させてもよい。【００４４】  本発明の抵抗変化素子と、半導体素子の１種であるトランジスタ（ＭＯＳ電界効果トランジスタ（ＭＯＳ−ＦＥＴ））とを組み合わせた、本発明の抵抗変化型メモリ（素子）の一例を図２に示す。【００４５】  図２に示す抵抗変化型メモリ素子３１は、抵抗変化素子１とトランジスタ２１とを備えている。抵抗変化素子１は、トランジスタ２１およびビット線３２と電気的に接続されている。トランジスタ２１のゲート電極はワード線３３に電気的に接続されており、トランジスタ２１における残る１つの電極は接地されている。このようなメモリ素子３１では、トランジスタ２１をスイッチング素子として、抵抗変化素子１における上記状態の検出（即ち、素子１の電気抵抗値の検出）、および、素子１への所定の電圧または電流の印加が可能となる。例えば、素子１が、電気抵抗値が異なる２つの状態をとる場合、図２に示すメモリ素子３１を、１ビットの抵抗変化��メモリ素子とすることができる。【００４６】  図３に、本発明の抵抗変化型メモリ（素子）の具体的な構成の一例を示す。図３に示すメモリ素子３１では、シリコン基板（基板１２）にトランジスタ２１および抵抗変化素子１が形成されており、トランジスタ２１と抵抗変化素子１とが一体化されている。具体的には、基板１２にソース２４およびドレイン２５が形成されており、ソース２４上にソース電極２６が、ドレイン２５上にドレイン電極２７を兼ねる下部電極２が形成されている。基板１２におけるソース２４とドレイン２５との間には、その表面に、ゲート絶縁膜２２を介してゲート電極２３が形成されており、下部電極２上には、酸化物半導体層３および上部電極４が順に配置されている。ゲート電極２３は、ワード線（図示せず）と電気的に接続され、上部電極４はビット線３２を兼ねている。基板１２上には、基板１２の表面、各電極および酸化物半導体層３を覆うように層間絶縁層２８が配置されており、各電極間における電気的なリークの発生が防止されている。【００４７】  トランジスタ２１は、ＭＯＳ−ＦＥＴとして一般的な構成であればよい。【００４８】  層間絶縁層２８は、ＳｉＯ２やＡｌ２Ｏ３などの絶縁材料からなればよく、２以上の種類の材料の積層体であってもよい。絶縁材料には、ＳｉＯ２やＡｌ２Ｏ３の他、レジスト材料を用いてもよい。レジスト材料を用いる場合、スピナーコーティングなどにより簡便に層間絶縁層２８を形成できる他、平坦でない表面上へ層間絶縁層２８を形成する場合においても、自らの表面が平坦な層間絶縁層２８の形成が容易である。【００４９】  図３に示す例では、抵抗変化素子とＭＯＳ−ＦＥＴとを組み合わせることにより、抵抗変化型メモリを構築しているが、本発明の抵抗変化型メモリの構成は特に限定されず、例えば、その他の種類のトランジスタやダイオードなど、任意の半導体素子と組み合わせてもよい。【００５０】  また、図３に示すメモリ素子３１は、トランジスタ２１の直上に抵抗変化素子１を配置した構成であるが、トランジスタ２１と抵抗変化素子１とを互いに離れた場所に配置し、下部電極２とドレイン電極２７とを引き出し電極により電気的に接続してもよい。メモリ素子３１の製造プロセスを容易にするためには、抵抗変化素子１とトランジスタ２１とを互いに離して配置することが好ましいが、図３に示すように、トランジスタ２１の直上に抵抗変化素子１を配置する場合、メモリ素子３１の占有面積が小さくなるため、より高密度な抵抗変化型メモリアレイを実現できる。【００５１】  メモリ素子３１への情報の記録は、抵抗変化素子１への所定の電圧または電流の印加により行えばよく、素子１に記録した情報の読出は、例えば、素子１へ印加する電圧または電流の大きさを記録時とは変化させることにより行えばよい。情報の記録および読出方法として、パルス状の電圧を素子１に印加する方法の一例について、図４を用いて説明する。【００５２】  図４に示す例では、抵抗変化素子１は、ある閾値（Ｖ０）以上の大きさを有する正バイアス電圧の印加により、相対的に電気抵抗が大きい状態（状態Ａ）から、相対的に電気抵抗が小さい状態（状態Ｂ）へ変化し、ある閾値（Ｖ０’）以上の大きさを有する負バイアス電圧の印加により、相対的に電気抵抗が小さい状態（状態Ｂ）から、相対的に電気抵抗が大きい状態（状態Ａ）へ変化する抵抗変化特性を有するとする。なお、正バイアス電圧は、下部電極２の電位に対する上部電極４の電位が正となる電圧のことであり、負バイアス電圧は、下部電極２の電位に対する上部電極４の電位が負となる電圧のことであるとする。各バイアス電圧の大きさは、下部電極２と上部電極４との間の電位差の大きさに相当する。【００５３】  抵抗変化素子１の初期状態が、状態Ａであるとする。下部電極２と上部電極４との間にパルス状の正バイアス電圧ＶＳ（｜ＶＳ｜≧Ｖ０）を印加すると、素子１は状態Ａから状態Ｂへと変化する（図４に示すＳＥＴ）。このとき印加する正バイアス電圧をＳＥＴ電圧とする。【００５４】  ここで、ＳＥＴ電圧よりも小さく、大きさがＶ０未満の正バイアス電圧を素子１に印加すれば、素子１が有する電気抵抗値を、素子１の電流出力として検出できる（図４に示すＲＥＡＤ１およびＯＵＴＰＵＴ１）。電気抵抗値の検出は、素子１に、大きさがＶ０’未満の負バイアス電圧を印加することによっても行うことができ、これら、素子１の電気抵抗値を検出するために印加する電圧をＲＥＡＤ電圧（ＶＲＥ）とする。ＲＥＡＤ電圧は、図４に示すようにパルス状であってもよく、この場合、パルス状のＳＥＴ電圧とした時と同様に、メモリ素子３１における消費電力の低減やスイッチング効率の向上を図ることができる。ＲＥＡＤ電圧の印加では、素子１の状態（状態Ｂ）は変化しないため、複数回ＲＥＡＤ電圧を印加した場合においても、それぞれ同一の電気抵抗値を検出できる。【００５５】  次に、下部電極２と上部電極４との間にパルス状の負バイアス電圧ＶＲＳ（｜ＶＲＳ｜≧Ｖ０’）を印加すると、素子１は状態Ｂから状態Ａへと変化する（図４に示すＲＥＳＥＴ）。このとき印加する負バイアス電圧をＲＥＳＥＴ電圧とする。【００５６】  ここで、素子１にＲＥＡＤ電圧を印加すれば、素子１が有する電気抵抗値を、素子１の電流出力として検出できる（図４に示すＲＥＡＤ２およびＯＵＴＰＵＴ２）。この場合も、ＲＥＡＤ電圧の印加では、素子１の状態（状態Ａ）は変化しないため、複数回ＲＥＡＤ電圧を印加した場合においても、それぞれ同一の電気抵抗値を検出できる。【００５７】  このように、パルス状の電圧の印加により、メモリ素子３１への情報の記録および読出を行うことができ、読出によって得られる素子１の出力電流の大きさは、素子１の状態に対応して異なる。ここで、相対的に出力電流の大きい状態（図４におけるＯＵＴＰＵＴ１）を「１」、相対的に出力電流の小さい状態（図４におけるＯＵＴＰＵＴ２）を「０」とすれば、メモリ素子３１は、ＳＥＴ電圧により情報「１」を記録し、ＲＥＳＥＴ電圧により情報「０」を記録する（情報「１」を消去する）メモリ素子とすることができる。【００５８】  図３に示すメモリ素子３１において、抵抗変化素子１にパルス状の電圧を印加するためには、ワード線によりトランジスタ２１をＯＮとし、ビット線３２を介して電圧を印加すればよい。【００５９】  ＲＥＡＤ電圧の大きさは、ＳＥＴ電圧およびＲＥＳＥＴ電圧の大きさに対して、通常、１／４〜１／１０００���度が好ましい。ＳＥＴ電圧およびＲＥＳＥＴ電圧の具体的な値は、抵抗変化素子１の構成にもよるが、通常、０．１Ｖ〜２０Ｖの範囲であり、１Ｖ〜１２Ｖの範囲が好ましい。【００６０】  素子１の電気抵抗値の検出は、その精度を向上させるために、検出する素子とは別に参照素子を準備し、参照素子に対して同様にＲＥＡＤ電圧を印加して得た参照抵抗値（例えば、参照出力電流値）との差分の検出により行うことが好ましい。図５に示す方法では、メモリ素子３１からの出力４２を負帰還増幅回路４４ａにより増幅した出力４５と、参照素子４１からの出力４３を負帰還増幅回路４４ｂにより増幅した出力４６とを、差動増幅回路４７に入力して得た出力信号４８を検出している。【００６１】  図６に示すように、２以上のメモリ素子３１をマトリクス状に配列した場合、不揮発性かつランダムアクセス型の抵抗変化型メモリ（アレイ）３４を構築できる。メモリアレイ３４では、２以上のビット線３２から選ばれる１つのビット線（Ｂｎ）と、２以上のワード線３３から選ばれる１つのワード線（Ｗｎ）とを選択することにより、座標（Ｂｎ、Ｗｎ）に位置するメモリ素子３１ａへの情報の記録およびメモリ素子３１ａからの情報の読出が可能となる。【００６２】  図６に示すように、２以上のメモリ素子３１をマトリクス状に配列する場合、少なくとも１つのメモリ素子３１を参照素子とすればよい。【００６３】  本発明の抵抗変化素子、および、本発明の抵抗変化素子を備える電子デバイスは、半導体の製造プロセスなどを応用して製造できる。図３に示すメモリ素子３１の製造方法の一例を、図７Ａ〜図７Ｉを参照しながら説明する。【００６４】  最初に、ＭＯＳ−ＦＥＴであるトランジスタ２１が形成された基板１２を準備する（図７Ａ）。基板１２には、ソース２４、ドレイン２５、ゲート絶縁膜２２およびゲート電極２３が形成されている。基板１２上には、基板１２の表面、ゲート絶縁膜２３およびゲート電極２３全体を被覆するように、ＳｉＯ２などの絶縁材料からなる絶縁酸化膜５１が配置されている。【００６５】  次に、絶縁酸化膜５１に、トランジスタ２１におけるソース２４およびドレイン２５へ通じるコンタクトホール５２ａ、５２ｂを形成し（図７Ｂ）、コンタクトホール５２ａ、５２ｂに導電体を堆積させて、ソース電極２６およびドレイン電極２７を形成する（図７Ｃ）。ソース電極２６およびドレイン電極２７を形成する際には、堆積させた導電体の表面を平坦化処理し、図７Ｃに示すような埋め込み電極とすることが好ましい。【００６６】  次に、形成したドレイン電極２７上に、ドレイン電極２７との電気的な接続が確保されるように下部電極２を形成する（図７Ｄ）。次に、形成した下部電極２を含む全体に酸化物半導体５３を堆積させた後に（図７Ｅ）、酸化物半導体５３を所定の形状へ微細加工して、酸化物半導体層３を形成する（図７Ｆ）。次に、絶縁酸化膜５１、ソース電極２６、下部電極２および酸化物半導体層３の全体（露出している部分全体）に、絶縁層５４を堆積し（図７Ｇ）、絶縁層５４における上部電極４を配置する部分にコンタクトホール５２ｃを形成する（図７Ｈ）。最後に、形成したコンタクトホール５２ｃに、導電体を堆積させて上部電��４を形成し、図３に示すメモリ素子３１が形成される（図７Ｉ）。【００６７】  図７Ａ〜図７Ｉに示す各工程は、一般的な薄膜形成プロセスおよび微細加工プロセスにより実現できる。各層の形成には、例えば、パルスレーザデポジション（ＰＬＤ）、イオンビームデポジション（ＩＢＤ）、クラスターイオンビーム、およびＲＦ、ＤＣ、電子サイクロトン共鳴（ＥＣＲ）、ヘリコン、誘導結合プラズマ（ＩＣＰ）、対向ターゲットなどの各種スパッタリング法、分子線エピタキシャル法（ＭＢＥ）、イオンプレーティング法などを適用することができる。これらＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法の他に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、メッキ法、ＭＯＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）法、あるいは、ゾルゲル法などを用いるてもよい。【００６８】  各層の微細加工には、例えば、半導体製造プロセスや磁性デバイス（ＧＭＲやＴＭＲなどの磁気抵抗素子など）製造プロセスに用いられるイオンミリング、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）、ＦＩＢ（Ｆｏｃｕｓｅｄ  Ｉｏｎ  Ｂｅａｍ）などの物理的あるいは化学的エッチング法、および、微細パターン形成のためのステッパー、ＥＢ（Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ）法などを用いたフォトリソグラフィー技術を組み合わせて用いればよい。層間絶縁層や、コンタクトホールに堆積させた導電体の表面の平坦化は、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）、クラスター−イオンビームエッチングなどを用いればよい。
【実施例】
【００６９】  以下、実施例により、本発明をより詳細に説明する。本発明は、以下に示す実施例に限定されない。【００７０】  実施例１〜４では、ペロブスカイト構造を有するｎ形酸化物半導体としてＰｒＮｉＯ３（以下、ＰＮＯ）等を用い、図１に示すような抵抗変化素子を作製した。【００７１】  （実施例１）
最初に、基板１２として、表面に熱酸化膜（ＳｉＯ２膜）が形成されたＳｉ基板を用い、当該Ｓｉ基板上に、長方形（幅０．５ｍｍ、長さ１００ｍｍ）の開口部を有するメタルマスクＡを配置した後に、下部電極２としてＰｔ層（厚さ４００ｎｍ）を積層した。メタルマスクＡを取り除いたところ、積層したＰｔ層のサイズは、上記開口部に対応して０．５ｍｍ×１０ｍｍであった。【００７２】  次に、積層したＰｔ層上に、正方形（１ｍｍ×１ｍｍ）の開口部を有するメタルマスクＢを配置した後に、酸化物半導体層３としてＰＮＯ層（厚さ２００ｎｍ）を積層した。メタルマスクＢを取り除いたところ、積層したＰＮＯ層のサイズは、上記開口部に対応して１ｍｍ×１ｍｍであった。メタルマスクＢを配置する際には、その開口部の中心（矩形状の開口部において、対向する頂点間を結ぶ２本の直線の交点を中心とする）と、メタルマスクＢを配置するＰｔ層の中心とが一致するようにした。積層後、ＰＮＯ層の結晶構造をＸ線回折測定により確認したところ、ＰＮＯ層はペロブスカイト構造を有していた。【００７３】  次に、積層したＰＮＯ層上に、メタルマスクＡを、その開口部の中心とＰＮＯ層の中心とが一致し、かつ、その開口部の長軸方向が、下部電極２であるＰｔ層の長軸方向と直交するように配置した後に、上部電極４としてＰｔ層（厚さ３００ｎｍ）を積層した。メタルマスクＡを取り除いたところ、積層したＰｔ層のサイズは、上記開口部に対応して０．５ｍｍ×１０ｍｍであった。このようにして、下部電極２の長軸方向と上部電極４の長軸方向とが直交した、ＰＮＯ層の接合面積が０．５ｍｍ×０．５ｍｍの抵抗変化素子（サンプル１）を作製した。【００７４】  Ｐｔ層およびＰＮＯ層の積層は、マグネトロンスパッタ法により行い、Ｐｔ層は、圧力０．７Ｐａのアルゴン雰囲気下において、ＰＮＯ層は、圧力６Ｐａのアルゴン−酸素混合雰囲気下（酸素分圧はアルゴン分圧の３０％）において積層した。ＰＮＯ層を積層する際には、Ｓｉ基板の温度を６００〜８００℃の範囲（主に７００℃）とし、印加する電力を８０Ｗとした。【００７５】  サンプル１の作製とは別に、実施例１における比較例として、ＰＮＯ層の代わりに、Ｐｒ０．７Ｃａ０．３ＭｎＯ３（ｐ形ＰＣＭＯ）層を積層した抵抗変化素子を作製した（比較例サンプルＡ）。サンプルＡの作製は、米国特許第６２０４１３９号公報に記載されている方法に基づき作製した。具体的には、基板として、（１００）面を有するＬａＡｌＯ３基板を用い、この基板上に、ＹＢａ２Ｃｕ３Ｏ７（以下、ＹＢＣＯ）をレーザーアブレーション法により２００ｎｍの厚さで積層し、さらに、厚さ４００ｎｍのｐ形ＰＣＭＯ層を積層した。ＹＢＣＯ層およびｐ形ＰＣＭＯ層の積層は、基板温度を７５０℃とし、圧力２０Ｐａ（１５０ｍｍＴｏｒｒ）の酸素雰囲気下、レーザー出力１．５Ｊ／ｃｍ２の条件下で行った。上部電極には、サンプル１と同様にＰｔ層（厚さ３００ｎｍ）を積層し、ｐ形ＰＣＭＯ層のサイズおよび形状を、サンプル１におけるＰＮＯ層のサイズおよび形状と同様とした。ｐ形ＰＣＭＯ層の接合面積も、サンプル１と同様に０．５ｍｍ×０．５ｍｍとした。【００７６】  このようにして作製したサンプル１およびＡに対し、図４��示すようなパルス状の電圧を印加して、その抵抗変化率を評価した。抵抗変化率の評価は以下のように行った。【００７７】  各サンプルにおける上部電極と下部電極との間に、パルスジェネレータを用いて、図４に示すＳＥＴ電圧として５Ｖ（正バイアス電圧）、ＲＥＳＥＴ電圧として−５Ｖ（負バイアス電圧、大きさ５Ｖ）、ＲＥＡＤ電圧として１Ｖ（正バイアス電圧）をランダムに印加した（各電圧のパルス幅は２５０ｎｓ）。ＳＥＴ電圧およびＲＥＳＥＴ電圧を印加した後、ＲＥＡＤ電圧の印加により読み出した電流値から素子の電気抵抗値を算出し、算出した電気抵抗値の最大値をＲＭａｘ、最小値をＲＭｉｎとして、（ＲＭａｘ−ＲＭｉｎ）／ＲＭｉｎ×１００（％）で示す式より、素子の抵抗変化率を求めた。【００７８】  評価の結果、サンプル１の抵抗変化率は５００％、サンプルＡの抵抗変化率は５５０％であった。素子を作製する際に、メタルマスクＡおよびＢの開口部面積を変化させることにより、ＰＮＯ層（サンプル１）およびｐ形ＰＣＭＯ層（サンプルＡ）の接合面積を０．００１ｍｍ２〜１０ｍｍ２の範囲で変化させたが、得られる抵抗変化率は、サンプル１およびＡともに、ほとんど変化しなかった。【００７９】  次に、水素含有雰囲気下における熱処理安定性を評価するために、サンプル１およびＡを、水素−窒素混合ガス雰囲気下（混合ガスは常に流れている状態とし、窒素の流量に対する水素の流量を１０％とした）において、室温から熱処理温度である４００℃まで昇温し、４００℃において０．５時間保持した。その後、各サンプルを室温まで降温させ、上述した方法により、各サンプルの抵抗変化率を評価した。以下、「熱処理」とは、特に記載がない限り、「水素含有雰囲気下における熱処理」を示す。【００８０】  評価の結果、サンプル１の抵抗変化率は６７０％であり、熱処理を実施する前に比べて、より大きくなった。これに対してサンプルＡでは、抵抗変化率が１０％以下となり、その抵抗変化特性が大きく劣化した。さらにサンプルＡでは、ＳＥＴ電圧およびＲＥＳＥＴ電圧の印加による、記録、消去動作も不安定であった。【００８１】  熱処理により、サンプルＡの抵抗変化特性が劣化した理由は明確ではないが、以下に示す理由が考えられる。【００８２】  サンプルＡを熱処理すると、水素の還元作用によって、ｐ形ＰＣＭＯ層における酸素の欠損量が増大し、ｎ形キャリアが生じる。このｎ形キャリアにより、ｐ形ＰＣＭＯ層の抵抗変化特性が大きく劣化するのではないかと考えられる。一方、本発明の抵抗変化素子であるサンプル１を熱処理した場合にも、同様の還元作用により、ＰＮＯ層にｎ形キャリアが生じると推定される。しかし、ＰＮＯ層自体の伝導形がｎ形であるため、ＰＮＯ層は、ｎ形キャリアによる抵抗変化特性への影響を受けにくいと考えられる。【００８３】  また、ＰＮＯなどのペロブスカイト構造を有するｎ形酸化物半導体が、モット絶縁体を母材とする材料であることも、本発明の抵抗変化素子が上記熱処理による抵抗変化特性への影響を受けにくい原因ではないかと考えられる。モット絶縁体とは、電子間の相互作用が強いために、クーロン反発力によってギャップを有するようになった絶縁体を指し、その電子系は、一般的なバ���ド絶縁体の電子系とは異なる。モット絶縁体は、バンド絶縁体とは異なり、単純なキャリア注入応答を示さないため、上記熱処理により生じたｎ形キャリアの影響を受けにくいと考えられる。【００８４】  次に、酸化物半導体層３として、ＰＮＯ層の代わりにＮｄＮｉＯ３層およびＳｍＮｉＯ３層をそれぞれ積層し、サンプル１と同様にして２種類の抵抗変化素子を作製した（サンプル２および３）。また、サンプルＡにおけるｐ形ＰＣＭＯ層の代わりに、ｐ形の伝導形を有する酸化物半導体層であるＬａ０．６５Ｃａ０．３５ＭｎＯ３層を積層し、サンプルＡと同様にして抵抗変化素子を作製した（比較例サンプルＢ）。積層したＮｄＮｉＯ３層およびＳｍＮｉＯ３層の結晶構造をＸ線回折測定により確認したところ、それぞれの層は、ペロブスカイト構造を有していた。【００８５】  作製した各サンプルに対し、サンプル１およびＡと同様の熱処理を行い、熱処理の前後における抵抗変化率を評価した。評価結果を以下の表１に示す。なお、表１には、サンプル１およびＡにおける抵抗変化率の評価結果も同時に示す。また、表１の比較例における酸化物半導体層３の欄には、比較例サンプルにおける抵抗変化特性を発現する層を示す。【００８６】
【表１】
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【００８７】  表１に示すように、ｎ形酸化物半導体層として、ＮｄＮｉＯ３層あるいはＳｍＮｉＯ３層を用いた場合においても、熱処理によって抵抗変化特性は劣化せず、熱処理後の記録、消去動作も安定していた。また、サンプルＢではサンプルＡと同様に、熱処理により、その抵抗変化特性が大きく劣化した。【００８８】  （実施例２）
基板１２として、Ｌａを０．７５ｗｔ％ドープしたＳｒＴｉＯ３基板（ＳＴＯ：Ｌａ基板）を用い、このＳＴＯ：Ｌａ基板上に、酸化物半導体層３としてＰＮＯ層（厚さ５００ｎｍ）を積層した。ＳｒＴｉＯ３基板は、Ｌａのドープ量が０．５ｗｔ％〜１ｗｔ％の範囲のとき、導電性を有するため、ＳＴＯ：Ｌａ基板は下部電極２を兼ねる。ＳＴＯ：Ｌａ基板上へのＰＮＯ層の積層は、実施例１におけるサンプル１と同様に行った。積層したＰＮＯ層の結晶構造をＸ線回折測定により確認したところ、ＰＮＯ層は、ペロブスカイト構造を有しており、かつ、ＳＴＯ：Ｌａ基板の表面と同一の結晶面（１００）にエピタキシャル成長していた。【００８９】  次に、積層したＰＮＯ層上に、円形状（直径０．５ｍｍ）の開口部を有するメタルマスクＣを配置し、上部電極４としてＡｇ層（厚さ３００ｎｍ）を積層したメタルマスクＣを取り除いたところ、積層したＡｇ層のサイズは、上記開口部に対応して０．５ｍｍφの円形状であった。このようにして、ＰＮＯ層の接合面積が０．２ｍｍ２の抵抗変化素子（サンプル４）を作製した。Ａｇ層の積層は、マグネトロンスパッタ法により、圧力０．７Ｐａのアルゴン雰囲気下において行った。【００９０】  このようにして作製したサンプル４に対し、実施例１と同様にして、その抵抗変化率を評価したところ、４００％であった。素子を作製する際に、メタルマスクＣの開口部面積を変化させることにより、ＰＮＯ層の接合面積を０．００１ｍｍ２〜１０ｍｍ２の範囲で変化させたが、得られる抵抗変化率は、ほとんど変化しなかった。【００９１】  次に、水素含有雰囲気下における熱処理安定性を評価するために、実施例１と同様に熱処理を行ったところ、サンプル４の抵抗変化率が５２０％と、熱処理を実施する前に比べて大きくなった。また、熱処理後のサンプル４の記録、消去動作も安定していた。【００９２】  次に、酸化物半導体層３として、ＰＮＯ層の代わりにＰｒ０．９Ｃａ０．１ＮｉＯ３層を積層し、サンプル４と同様にして抵抗変化素子を作製した（サンプル５）。積層したＰｒ０．９Ｃａ０．１ＮｉＯ３層の結晶構造をＸ線回折測定により確認したところ、Ｐｒ０．９Ｃａ０．１ＮｉＯ３層は、ペロブスカイト構造を有しており、かつ、ＳＴＯ：Ｌａ基板の表面と同一の結晶面（１００）にエピタキシャル成長していた。【００９３】  作製したサンプル５に対し、サンプル４と同様の熱処理を行い、熱処理の前後における抵抗変化率を評価したところ、熱処理前の抵抗変化率は２５０％、熱処理後の抵抗変化率は２６０％であった。このように、希土類元素であるＰｒの一部が、アルカリ土類元素であるＣａに置換された酸化物半導体を用いた場合においても、水素含有雰囲気下における熱処理安定性に優れる抵抗変化素子を得ることができた。【００９４】  （実施例３）
実施例１におけるサンプル１と同様にして、酸化物半導体層３がＣａＭｎＯ３（以下、ＣＭＯ）層である抵抗変化素子（サンプル６）を作製した。ＣＭＯ層（厚さ２００ｎｍ）の積層はマグネトロンスパッタ法により行い、圧力３Ｐａのアルゴン−酸素混合雰囲気下（酸素分圧はアルゴン分圧の２０％）において行った。ＣＭＯ層を積層する際には、Ｓｉ基板の温度を６００〜８００℃の範囲（主に７５０℃）とし、印加する電力を８０Ｗとした。ＣＭＯ層の接合面積は、サンプル１と同様に、０．５ｍｍ×０．５ｍｍとした。積層したＣＭＯ層の結晶構造をＸ線回折測定により確認したところ、ＣＭＯ層はペロブスカイト構造を有していた。【００９５】  このようにして作製したサンプル６に対し、実施例１と同様にして、その抵抗変化率を評価したところ、４５０％であった。素子を作製する際に、メタルマスクの開口部面積を変化させることで、ＣＭＯ層の接合面積を０．００１ｍｍ２〜１０ｍｍ２の範囲で変化させたが、得られる抵抗変化率は、ほとんど変化しなかった。【００９６】  次に、サンプル６、および、実施例１において作製したサンプルＡに対し、水素含有雰囲気下（実施例１とは条件が異なる）における熱処理安定性を評価した。サンプル６およびサンプルＡを、水素−アルゴン混合ガス雰囲気下（水素が５体積％）において、室温から４００℃まで昇温し（昇温速度１００℃／時）、４００℃において０．５時間保持した。その後、各サンプルを室温まで降温（降温速度５０℃／時）させ、実施例１と同様にして、その抵抗変化率を評価した。【００９７】  評価の結果、サンプル６の抵抗変化率は４７０％であり、熱処理を実施する前に比べて、大きくなった。これに対してサンプルＡでは、抵抗変化率が２５％となり、その抵抗変化特性が大きく劣化した。さらにサンプルＡでは、ＳＥＴ電圧およびＲＥＳＥＴ電圧の印加による記録、消去動作も不安定であった。【００９８】  次に、酸化物半導体層３として、ＣＭＯ層の代わりに、Ｃａ０．６Ｌａ０．４ＭｎＯ３層およびＣａ０．６Ｂｉ０．４ＭｎＯ３層をそれぞれ積層し、サンプル６と同様にして２種類の抵抗変化素子を作製した（サンプル７および８）。積層したＣａ０．６Ｌａ０．４ＭｎＯ３層およびＣａ０．６Ｂｉ０．４ＭｎＯ３層の結晶構造をＸ線回折測定により確認したところ、それぞれの層は、ペロブスカイト構造を有していた。【００９９】  作製した各サンプルに対し、実施例１と同様の熱処理を行い、熱処理の前後における抵抗変化率を評価した。評価の結果、熱処理前の各サンプルの抵抗変化率は、それぞれ３５０％（サンプル７）、２９０％（サンプル８）であり、熱処理によってこの値は低下しなかった。また、サンプル７および８ともに、熱処理後の記録、消去動作も安定していた。【０１００】  次に、酸化物半導体層３として、ＣＭＯ層、Ｃａ０．６Ｌａ０．４ＭｎＯ３層およびＣａ０．６Ｂｉ０．４ＭｎＯ３層をそれぞれ積層し、酸化物半導体層３の接合面積を１μｍ２とした以外はサンプル６と同様にして、抵抗変化素子（サンプル９〜１１）を作製した。上記接合面積を１μｍ２とするために、各サンプルの作製時に、フォトリソグラフィー法およびイオンミリング法をさらに併用した。【０１０１】  作製し���サンプル９〜１１に対し、実施例１と同様にして、その抵抗変化率を測定したところ、それぞれ、４４０％（サンプル９）、３４０％（サンプル１０）および３００％（サンプル１１）であった。なお、酸化物半導体層３の接合面積を、０．０１μｍ２〜１００μｍ２の範囲で変化させたが、得られる抵抗変化率はほとんど変化しなかった。【０１０２】  次に、水素含有雰囲気下における熱処理安定性を評価するために、サンプル９〜１１に対し、実施例１と同様に熱処理を行ったところ（ただし、熱処理温度を５００℃とした）、サンプル９〜１１の各サンプルともに、抵抗変化率は低下せず、記録、消去動作も安定していた。【０１０３】  （実施例４）
実施例１におけるサンプル１と同様にして、酸化物半導体層３がＮｄ１．８５Ｃｅ０．１５ＣｕＯ４（以下、ＮＣＣＯ）層である抵抗変化率（サンプル１２）を作製した。ＮＣＣＯは、Ｋ２ＮｉＦ４型の結晶構造を有する層状ペロブスカイト型化合物であることが知られている。【０１０４】  ＮＣＣＯ層（厚さ２００ｎｍ）の積層はマグネトロンスパッタ法により行い、圧力３Ｐａのアルゴン−酸素混合雰囲気下（酸素分圧はアルゴン分圧の２５％）において行った。ＮＣＣＯ層を積層する際には、Ｓｉ基板の温度を６００〜８００℃の範囲（主に６５０℃）とし、印加する電力を１５０Ｗとした。ＮＣＣＯ層の接合面積は、サンプル１と同様に、０．５ｍｍ×０．５ｍｍとした。【０１０５】  また、上部電極４として、サンプル１におけるＰｔ層の代わりに、Ａｕ層を、厚さ３００ｎｍで積層した。Ａｕ層の積層は、マグネトロンスパッタ法により、圧力０．７Ｐａのアルゴン雰囲気下において行った。【０１０６】  このようにして作製したサンプル１２に対し、実施例１と同様にして、その抵抗変化率を評価したところ、３５０％であった。素子を作製する際に、メタルマスクの開口部面積を変化させることにより、ＮＣＣＯ層の接合面積を０．００１ｍｍ２〜１０ｍｍ２の範囲で変化させたが、得られる抵抗変化率はほとんど変化しなかった。【０１０７】  次に、水素含有雰囲気下における熱処理安定性を評価するために、実施例１と同様の熱処理を行ったところ、サンプル１２の抵抗変化率は３８０％と、熱処理を実施する前に比べて大きくなった。また、サンプル１２の熱処理後の記録、消去動作も安定していた。【０１０８】  （実施例５）
実施例５では、酸化物半導体層３としてＰＮＯ層を用い、図３に示すようなメモリ素子３１を作製した。メモリ素子３１の作製は、図７Ａ〜図７Ｉに示す工程に従った。【０１０９】  最初に、図７Ａに示すようなＭＯＳ−ＦＥＴが形成されたＳｉ基板１２を準備した。次に、図７Ｂに示すように、フォトリソグラフィー法によりコンタクトホール５２ａおよび５２ｂを形成した。次に、図７Ｃに示すように、導電体としてＰｔを堆積させた後に、ＣＭＰによる表面の平坦化処理を行い、コンタクトホールに埋め込まれたソース電極２６およびドレイン電極２７を形成した。【０１１０】  次に、図７Ｄに示すように、形成したドレイン電極２７上に、下部電極２としてＰｔ層（厚さ２００ｎｍ）を積層した。Ｐｔ層は、積層後、直径０．８μｍの円形状に微細加工した。次に、図７Ｅに示すように、下部電極２であるＰｔ層を含む全体に、酸化物半導体５３としてＰＮＯを積層（厚さ４００ｎｍ）した。ＰＮＯの積層は、マグネトロンスパッタ法により行い、圧力６Ｐａのアルゴン−酸素混合雰囲気下（酸素分圧はアルゴン分圧の３０％）において、Ｓｉ基板の温度を６００〜８００℃の範囲（主に７００℃）とし、印加する電力を８０Ｗとして行った。【０１１１】  次に、図７Ｆに示すように、積層したＰＮＯを、フォトリソグラフィー法およびイオンミリング法により、直径０．５μｍの円形状に微細加工し、ＰＮＯからなる酸化物半導体層３を形成した。次に、図７Ｇに示すように、スピンコートにより、全体にポジレジストを塗布し、１２０℃で３０分ベークして、絶縁層５４を形成した。次に、図７Ｈに示すように、絶縁層５４における上部電極４を配置する部分に、フォトリソグラフィー法によりコンタクトホール５２ｃ（断面が直径０．３５μｍの円形状）を形成し、形成したコンタクトホール５２ｃ内に、上部電極４およびビット線３２となるＰｔ層（厚さ３００ｎｍ）を積層して、図３に示すようなメモリ素子（サンプル１３）を作製した。なお、ワード線は、トランジスタ２１の形成時に予め引き出されており、ビット線３２と直交する方向に配線されている。下部電極２および上部電極４であるＰｔ層は、圧力０．７Ｐａのアルゴン雰囲気下において、マグネトロンスパッタ法により積層した。【０１１２】  サンプル１３の作製とは別に、実施例５における比較例として、ＰＮＯ層の代わりに、ｐ形ＰＣＭＯ層を積層したメモリ素子（サンプルＣ）を、サンプル１３と同様に作製した。ｐ形ＰＣＭＯ層の積層は、マグネトロンスパッタ法により行い、圧力３Ｐａのアルゴン−酸素混合雰囲気下（酸素分圧はアルゴン分圧の２０％）において、基板温度を６５０℃、印加する電力を１００Ｗとして行った。【０１１３】  このようにして作製したメモリ素子サンプル１３およびＣに対して、ＭＯＳ−ＦＥＴの配線抵抗を下げるために、半導体製造プロセスにおいて一般的に用いられている、水素シンタ熱処理を行った。水素シンタ熱処理の条件は、１００％水素雰囲気下、処理圧力１０００Ｐａ、熱処理温度４００℃、および、熱処理時間１０分間とした。【０１１４】  次に、熱処理後の各サンプルに対して、メモリとしての動作確認を行った。動作確認は、ゲート電極への電圧印加によりＭＯＳ−ＦＥＴをＯＮ状態とし、ソース電極２６と上部電極４との間に、図４に示すＳＥＴ電圧（正バイアス電圧、５Ｖ）、ＲＥＳＥＴ電圧（負バイアス電圧、大きさ５Ｖ）、ＲＥＡＤ電圧（正バイアス電圧、１Ｖ）を印加して、各サンプルから出力される電流値を測定して行った。なお、電流値の測定は、各サンプルとは別に配置した参照抵抗に、各サンプルに印加したＲＥＡＤ電圧と同様の電圧を印加して得られた参照電流値との差動値を検出することにより行った。【０１１５】  この結果、サンプル１３では、ＳＥＴ電圧印加後にＲＥＡＤ電圧を印加した際の電流値と、ＲＥＳＥＴ電圧印加後にＲＥＡＤ電圧を印加した際の電流値とを明確に区別でき（即ち、抵抗変化特性を確認でき）、メモリ素子として動作が可能であった。これに対して、サンプルＣでは、このような抵抗変化特性を確認することができず、メモリ素子としての動作が困難であった。【０１１６】  次に、熱処理前のサンプル１３に対して、熱処理温度を５００度に上昇させて水素シンタ熱処理を行い、メモリとしての動作確認を同様に行ったところ、熱処理温度が４００℃の場合と同様の抵抗変化特性を確認できた。【０１１７】  また、２以上のサンプル１３をマトリクス状に配列してメモリアレイを構築し、上記水素シンタ熱処理を実施した後に、その動作確認を行ったところ、ランダムアクセス型の抵抗変化型メモリとしての動作を確認できた。
【産業上の利用可能性】
【０１１８】  以上説明したように、本発明の抵抗変化素子は、水素含有雰囲気下における熱処理安定性に優れるため、製造時における半導体製造プロセスの適用が容易であり、例えば、半導体素子と組み合わせることにより、様々な電子デバイスへの応用を図ることができる。また、本発明の抵抗変化素子は、情報を電気抵抗値として不揮発に保持でき、従来の電荷蓄積型メモリ素子に比べて素子の微細化も容易である。本発明の抵抗変化素子を用いた電子デバイスとしては、例えば、情報通信端末などに使用される不揮発性メモリ、センサ、画像表示装置などが挙げられる。
【図１】
2006013819.tif 000003
【図２】
2006013819.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
2006013819.tif 000013
【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図７Ｉ】
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【手続補正書】
【提出日】平成18年1月25日(2006.1.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】請求の範囲
【請求項１】一対の電極と、前記一対の電極により狭持された酸化物半導体層とを含み、
電気抵抗値が異なる２以上の状態が存在し、
前記一対の電極を介して前記酸化物半導体層にパルス状の電圧または電流を印加することにより、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子であって、
前記酸化物半導体層が、ペロブスカイト構造を有し、
前記酸化物半導体層の伝導形が、ｎ形である抵抗変化素子。
【請求項２】前記酸化物半導体層が、式Ｘ１ＮｉＯ３により示される酸化物半導体、または、式Ｘ２ＭｎＯ３により示される酸化物半導体を含む請求項１に記載の抵抗変化素子。
ただし、前記Ｘ１は、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、ＹｂおよびＬｕから選ばれる少なくとも１種の元素であり、
前記Ｘ２は、アルカリ土類金属元素から選ばれる少なくとも１種の元素である。
【請求項３】前記Ｘ１が、Ｃｅ、Ｐｒ、ＮｄおよびＳｍから選ばれる少なくとも１種の元素であり、
前記Ｘ２が、ＣａおよびＳｒから選ばれる少なくとも１種の元素である請求項２に記載の抵抗変化素子。
【請求項４】前記酸化物半導体層が、式Ｘ１（１−ａ）Ｘ２ａＮｉＯ３により示される酸化物半導体、または、式Ｘ２（１−ｂ）Ｘ３ｂＭｎＯ３により示される酸化物半導体を含む請求項１に記載の抵抗変化素子。
ただし、前記Ｘ１は、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、ＹｂおよびＬｕから選ばれる少なくとも１種の元素であり、
前記Ｘ２は、アルカリ土類金属元素から選ばれる少なくとも１種の元素であり、
前記Ｘ３は、Ｂｉ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、ＹｂおよびＬｕから選ばれる少なくとも１種の元素であり、
上記式におけるａおよびｂは、以下に示す関係を満たす。
０＜ａ≦０．１
０＜ｂ≦０．４
【請求項５】前記Ｘ１が、Ｃｅ、Ｐｒ、ＮｄおよびＳｍから選ばれる少なくとも１種の元素であり、
前記Ｘ２が、ＣａおよびＳｒから選ばれる少なくとも１種の元素であり、
前記Ｘ３が、ＬａおよびＢｉから選ばれる少なくとも１種の元素である請求項４に記載の抵抗変化素子。
【請求項６】前記酸化物半導体層が、式（Ｎｄ（１−ｃ）Ｃｅｃ）２ＣｕＯ４により示される酸化物半導体を含む請求項１に記載の抵抗変化素子。
ただし、ｃは、０≦ｃ≦０．１６に示す関係を満たす。
【請求項７】前記一対の電極から選ばれる一方の電極が、前記一方の電極の表面に、前記酸化物半導体層が結晶化成長可能である材料からなる請求項１に記載の抵抗変化素子。
【請求項８】前記酸化物半導体層が、前記一対の電極から選ばれる一方の電極の表面にエピタキシャル成長した層である請求項１に記載の抵抗変化素子。
【請求項９】前記一対の電極から選ばれる一方の電極が、ＰｔおよびＩｒから選ばれる少なくとも１種の元素からなる請求項１に記載の抵抗変化素子。
【請求項１０】前記一対の電極から選ばれる一方の電極が、ＳｒＴｉＯ３、ＳｒＲｕＯ３、ならびに、Ｎｂ、ＣｒおよびＬａから選ばれる少なくとも１種の元素がドープされたＳｒＴｉＯ３、から選ばれる少なくとも１種の導電性酸化物からなる請求項１に記載の抵抗変化素子。
【請求項１１】（削除）
【請求項１２】一対の電極と、前記一対の電極により狭持された酸化物半導体層とを含み、電気抵抗値が異なる２以上の状態が存在し、前記一対の電極を介して前記酸化物半導体層にパルス状の電圧または電流を印加することにより、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子を備え、
前記酸化物半導体層が、ペロブスカイト構造を有し、
前記酸化物半導体層の伝導形が、ｎ形である抵抗変化型メモリ。
【請求項１３】２以上の前記抵抗変化素子が、マトリクス状に配列されている請求項１２に記載の抵抗変化型メモリ。
【請求項１４】前記一対の電極が、上部電極と下部電極とからなり、
前記下部電極の電位に対して、前記上部電極の電位が正となるような電圧を前記酸化物半導体層に印加することにより、相対的に高抵抗である状態Ａから、相対的に低抵抗である状態Ｂへと変化し、
前記下部電極の電位に対して、前記上部電極の電位が負となるような電圧を前記酸化物半導体層に印加することにより、相対的に低抵抗である状態Ｂから、相対的に高抵抗である状態Ａへと変化する請求項１に記載の抵抗変化素子。
【手続補正書】
【提出日】平成18年12月12日(2006.12.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電気抵抗値が異なる２以上の状態が存在し、
所定の電圧または電流の印加により、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子であって、
一対の電極と、前記一対の電極により狭持された、ペロブスカイト構造を有する酸化物半導体層とを含み、
前記酸化物半導体層の伝導形が、ｎ形である抵抗変化素子。
【請求項２】
前記酸化物半導体層が、式Ｘ1ＮｉＯ3により示される酸化物半導体、または、式Ｘ2ＭｎＯ3により示される酸化物半導体を含む請求項１に記載の抵抗変化素子。
ただし、前記Ｘ1は、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、ＹｂおよびＬｕから選ばれる少なくとも１種の元素であり、
前記Ｘ2は、アルカリ土類金属元素から選ばれる少なくとも１種の元素である。
【請求項３】
前記Ｘ1が、Ｃｅ、Ｐｒ、ＮｄおよびＳｍから選ばれる少なくとも１種の元素であり、
前記Ｘ2が、ＣａおよびＳｒから選ばれる少なくとも１種の元素である請求項２に記載の抵抗変化素子。
【請求項４】
前記酸化物半導体層が、式Ｘ1(1-a)Ｘ2aＮｉＯ3により示される酸化物半導体、または、式Ｘ2(1-b)Ｘ3bＭｎＯ3により示される酸化物半導体を含む請求項１に記載の抵抗変化素子。
ただし、前記Ｘ1は、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、ＹｂおよびＬｕから選ばれる少なくとも１種の元素であり、
前記Ｘ2は、アルカリ土類金属元素から選ばれる少なくとも１種の元素であり、
前記Ｘ3は、Ｂｉ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、ＹｂおよびＬｕから選ばれる少なくとも１種の元素であり、
上記式におけるａおよびｂは、以下に示す関係を満たす。
０＜ａ≦０．１
０＜ｂ≦０．４
【請求項５】
前記Ｘ1が、Ｃｅ、Ｐｒ、ＮｄおよびＳｍから選ばれる少なくとも１種の元素であり、
前記Ｘ2が、ＣａおよびＳｒから選ばれる少なくとも１種の元素であり、
前記Ｘ3が、ＬａおよびＢｉから選ばれる少なくとも１種の元素である請求項４に記載の抵抗変化素子。
【請求項６】
前記酸化物半導体層が、式（Ｎｄ(1-c)Ｃｅc）2ＣｕＯ4により示される酸化物半導体を含む請求項１に記載の抵抗変化素子。
ただし、ｃは、０≦ｃ≦０．１６に示す関係を満たす。
【請求項７】
前記一対の電極から選ばれる一方の電極が、前記一方の電極の表面に、前記酸化物半導体層が結晶化成長可能である材料からなる請求項１に記載の抵抗変化素子。
【請求項８】
前記酸化物半導体層が、前記一対の電極から選ばれる一方の電極の表面にエピタキシャル成長した層である請求項１に記載の抵抗変化素子。
【請求項９】
前記一対の電極から選ばれる一方の電極が、ＰｔおよびＩｒから選ばれる少なくとも１種の元素からなる請求項１に記載の抵抗変化素子。
【請求項１０】
前記一対の電極から選ばれる一方の電極が、ＳｒＴｉＯ3、ＳｒＲｕＯ3、ならびに、Ｎｂ、ＣｒおよびＬａから選ばれる少なくとも１種の元素がドープされたＳｒＴｉＯ3、から選ばれる少なくとも１種の導電性酸化物からなる請求項１に記載の抵抗変化素子。
【請求項１１】
前記所定の電圧または電流が、パルス状である請求項１に記載の抵抗変化素子。
【請求項１２】
電気抵抗値が異なる２以上の状態が存在し、所定の電圧または電流の印加により、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子を備え、
前記抵抗変化素子は、一対の電極と、前記一対の電極により狭持された、ペロブスカイト構造を有する酸化物半導体層とを有し、
前記酸化物半導体層の伝導形が、ｎ形である抵抗変化型メモリ。
【請求項１３】
２以上の前記抵抗変化素子が、マトリクス状に配列されている請求項１２に記載の抵抗変化型メモリ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧または電流の印加により抵抗値が変化する抵抗変化素子と、それを用いた抵抗変化型メモリに関する。
【背景技術】
【０００２】
メモリ素子は、情報化社会を支える重要な基幹電子部品として、幅広い分野に用いられている。近年、情報携帯端末の普及に伴い、メモリ素子の微細化の要求が高まっており、不揮発性メモリ素子においても例外ではない。しかし、素子の微細化がナノメーターの領域に及ぶにつれ、従来の電荷蓄積型のメモリ素子（代表的にはＤＲＡＭ：Dynamic Random Access Memory）では、情報単位（ビット）あたりの電荷容量Ｃの低下が問題となりつつあり、この問題を回避するために様々なプロセスの改善等がなされているものの、将来的な技術的限界が懸念されている。
【０００３】
微細化の影響を受けにくいメモリ素子として、電荷容量Ｃではなく、電気抵抗Ｒの変化により情報を記録する不揮発性メモリ素子（抵抗変化型メモリ素子）が注目されている。このような抵抗変化型メモリ素子として、オブシンスキー（Ovshinsky）らは、カルコゲン化合物（ＴｅＧｅＳｂ）を用いた素子（例えば、特表2002-512439号公報参照）を、イグナチエフ（Ignatiev）らは、ｐ形の伝導形を有するペロブスカイト酸化物（Ｐｒ0.7Ｃａ0.3ＭｎＯ3：ｐ形ＰＣＭＯ）を用いた素子（米国特許第6204139号参照）を報告している。
【０００４】
しかし、オブシンスキーらの提案する素子は、上記カルコゲン化合物の結晶−アモルファス相変化に伴う抵抗変化を利用する素子（相変化型メモリ素子ともいい、カルコゲン化合物の相変化は、素子への熱の印加により制御される）であり、素子の微細化や応答速度に課題を有している。
【０００５】
イグナチエフらの提案する素子は、電気的パルスの印加によるｐ形ＰＣＭＯの抵抗変化を利用する素子であるが、当該素子を用いてメモリセルアレイを構築するためには、当該素子と、情報の記録時および読出時に素子を選択するための半導体素子（トランジスタ、ダイオードなど）とを組み合わせる必要がある。その際、配線抵抗の低減など、半導体素子のスイッチング特性の向上を目的として、水素含有雰囲気下での高温熱処理（典型的には４００〜５００℃程度）を行う必要があるが、ｐ形ＰＣＭＯなどのｐ形ペロブスカイト酸化物を用いた素子では、当該熱処理により素子の抵抗変化特性が劣化する傾向がみられる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、水素含有雰囲気下における熱処理安定性に優れる抵抗変化素子と、上記抵抗変化素子を備えることにより、抵抗変化特性および生産性に優れる抵抗変化型メモリとを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の抵抗変化素子は、電気抵抗値が異なる２以上の状態が存在し、所定の電圧または電流の印加により、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子であって、一対の電極と、前記一対の電極により狭持された、ペロブスカイト構造を有する酸化物半導体層とを含み、前記酸化物半導体層の伝導形がｎ形である。
【０００８】
本発明の抵抗変化素子では、前記酸化物半導体層が、式Ｘ1ＮｉＯ3により示される酸化物半導体、または、式Ｘ2ＭｎＯ3により示される酸化物半導体を含むことが好ましい。ただし、前記Ｘ1は、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、ＹｂおよびＬｕから選ばれる少なくとも１種の元素であり、前記Ｘ2は、アルカリ土類金属元素から選ばれる少なくとも１種の元素である。
【０００９】
本発明の抵抗変化素子では、前記Ｘ1が、Ｃｅ、Ｐｒ、ＮｄおよびＳｍから選ばれる少なくとも１種の元素であり、前記Ｘ2が、ＣａおよびＳｒから選ばれる少なくとも１種の元素であることが好ましい。
【００１０】
本発明の抵抗変化素子では、前記酸化物半導体層が、式Ｘ1(1-a)Ｘ2aＮｉＯ3により示される酸化物半導体、または、式Ｘ2(1-b)Ｘ3bＭｎＯ3により示される酸化物半導体を含むことが好ましい。ただし、前記Ｘ1は、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、ＹｂおよびＬｕから選ばれる少なくとも１種の元素であり、前記Ｘ2は、アルカリ土類金属元素から選ばれる少なくとも１種の元素であり、前記Ｘ3は、Ｂｉ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、ＹｂおよびＬｕから選ばれる少なくとも１種の元素であり、上記式におけるａおよびｂは、以下に示す関係を満たす。
０＜ａ≦０．１
０＜ｂ≦０．４
【００１１】
本発明の抵抗変化素子では、前記Ｘ1が、Ｃｅ、Ｐｒ、ＮｄおよびＳｍから選ばれる少なくとも１種の元素であり、前記Ｘ2が、ＣａおよびＳｒから選ばれる少なくとも１種の元素であり、前記Ｘ3が、ＬａおよびＢｉから選ばれる少なくとも１種の元素であることが好ましい。
【００１２】
本発明の抵抗変化素子では、前記酸化物半導体層が、式（Ｎｄ(1-c)Ｃｅc）2ＣｕＯ4により示される酸化物半導体を含むことが好ましい。ただし、ｃは、０≦ｃ≦０．１６に示す関係を満たす。
【００１３】
本発明の抵抗変化素子では、前記一対の電極から選ばれる一方の電極が、前記一方の電極の表面に、前記酸化物半導体層が結晶化成長可能である材料からなってもよい。
【００１４】
本発明の抵抗変化素子では、前記酸化物半導体層が、前記一対の電極から選ばれる一方の電極の表面にエピタキシャル成長した層であってもよい。
【００１５】
本発明の抵抗変化素子では、前記一対の電極から選ばれる一方の電極が、ＰｔおよびＩｒから選ばれる少なくとも１種の元素からなってもよい。
【００１６】
本発明の抵抗変化素子では、前記一対の電極から選ばれる一方の電極が、ＳｒＴｉＯ3、ＳｒＲｕＯ3、ならびに、Ｎｂ、ＣｒおよびＬａから選ばれる少なくとも１種の元素がドープされたＳｒＴｉＯ3、から選ばれる少なくとも１種の導電性酸化物からなってもよい。
【００１７】
本発明の抵抗変化素子では、前記所定の電圧または電流がパルス状であってもよい。
【００１８】
本発明の抵抗変化型メモリは、電気抵抗値が異なる２以上の状態が存在し、所定の電圧または電流の印加により、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子を備え、前記抵抗変化素子は、一対の電極と、前記一対の電極により狭持された、ペロブスカイト構造を有する酸化物半導体層とを有し、前記酸化物半導体層の伝導形がｎ形である。
【００１９】
本発明の抵抗変化型メモリでは、２以上の前記抵抗変化素子が、マトリクス状に配列されていてもよい。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照しながら、本発明の実施の形態について説明する。以下の説明において、同一の部材に同一の符号を付し、重複する説明を省略する場合がある。
【００２１】
本発明の抵抗変化素子について説明する。
【００２２】
図１に示す抵抗変化素子１は、基板１２と、下部電極２および上部電極４からなる一対の電極と、下部電極２および上部電極４により狭持された酸化物半導体層３とを含んでいる。下部電極２、酸化物半導体層３および上部電極４は、この順に、基板１２上に配置され、積層体１１を形成している。酸化物半導体層３は、ペロブスカイト構造を有しており、その伝導形はｎ形である。
【００２３】
抵抗変化素子１には、電気抵抗値が異なる２以上の状態が存在し、素子１に所定の電圧または電流を印加することにより、素子１は、上記２以上の状態から選ばれる１つの状態から他の状態へ変化する。素子１に、電気抵抗値が異なる２つの状態（相対的に高抵抗の状態を状態Ａ、相対的に低抵抗の状態を状態Ｂとする）が存在する場合、所定の電圧または電流の印加により、素子１は、状態Ａから状態Ｂへ、あるいは、状態Ｂから状態Ａへと変化する。
【００２４】
このような電気抵抗値の変化を発現する素子には、上記ｐ形ＰＣＭＯ層を有する素子があるが、上述したように、当該素子は、水素含有雰囲気下における熱処理により、その抵抗変化特性が劣化する傾向にある。これに対して本発明の抵抗変化素子は、ペロブスカイト構造を有し、伝導形がｎ形である酸化物半導体層３を含むことにより、水素含有雰囲気下における熱処理安定性に優れている。
【００２５】
本発明の抵抗変化素子における抵抗変化率は、通常、５０％以上であり、下部電極２に用いる材料、および／または、酸化物半導体層３が含む酸化物半導体を選択することなどにより、２００％以上とすることができる。このような抵抗変化特性は、素子に対して水素含有雰囲気下における熱処理を行った後にも得ることができる。このため、本発明の抵抗変化素子は、半導体素子との組み合わせによる様々な電子デバイス（例えば、抵抗変化型メモリ）への応用が容易であり、上記組み合わせにより、特性（例えば、抵抗変化特性）および生産性に優れる電子デバイスを得ることができる。なお、水素含有雰囲気下における熱処理とは、例えば、本発明の抵抗変化素子と半導体素子とを組み合わせる際に、配線抵抗の低減などを目的として行う、典型的には４００℃〜５００℃程度の熱処理のことである。また、抵抗変化率とは、素子の抵抗変化特性の指標となる数値であり、具体的には、素子が示す最大電気抵抗値をＲMAX、最小電気抵抗値をＲMINとしたときに、式（ＲMAX−ＲMIN）／ＲMIN×１００（％）により求められる値である。
【００２６】
酸化物半導体層３の構成は、その結晶構造がペロブスカイト構造であり、かつ、その伝導形がｎ形である限り、特に限定されないが、酸化物半導体層３が、以下に示す酸化物半導体を含むことが好ましい。
【００２７】
１．式Ｘ1ＮｉＯ3により示される酸化物半導体
ただし、上記Ｘ1は、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、ＹｂおよびＬｕから選ばれる少なくとも１種の元素であり、Ｃｅ、Ｐｒ、ＮｄおよびＳｍから選ばれる少なくとも１種の元素であることが好ましい。
【００２８】
２．式Ｘ2ＭｎＯ3により示される酸化物半導体
ただし、上記Ｘ2は、アルカリ土類金属元素（Ｃａ、ＳｒおよびＢａ）から選ばれる少なくとも１種の元素であり、ＣａおよびＳｒから選ばれる少なくとも１種の元素であることが好ましい。
【００２９】
３．式Ｘ1(1-a)Ｘ2aＮｉＯ3により示される酸化物半導体
ただし、上記Ｘ1は、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、ＹｂおよびＬｕから選ばれる少なくとも１種の元素であり、Ｃｅ、Ｐｒ、ＮｄおよびＳｍから選ばれる少なくとも１種の元素であることが好ましい。上記Ｘ2は、アルカリ土類金属元素から選ばれる少なくとも１種の元素であり、ＣａおよびＳｒから選ばれる少なくとも１種の元素であることが好ましい。上記式における原子分率ａは、０＜ａ≦０．１を満たす。
【００３０】
４．式Ｘ2(1-b)Ｘ3bＭｎＯ3により示される酸化物半導体
ただし、上記Ｘ2は、アルカリ土類金属元素から選ばれる少なくとも１種の元素であり、ＣａおよびＳｒから選ばれる少なくとも１種の元素であることが好ましい。上記Ｘ3は、Ｂｉ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、ＹｂおよびＬｕから選ばれる少なくとも１種の元素であり、ＬａおよびＢｉから選ばれる少なくとも１種の元素であることが好ましい。上記式における原子分率ｂは、０＜ｂ≦０．４を満たす。
【００３１】
５．式（Ｎｄ(1-c)Ｃｅc）2ＣｕＯ4により示される酸化物半導体
ただし、上記式における原子分率ｃは、０≦ｃ≦０．１６を満たす。
【００３２】
酸化物半導体層３の厚さは、通常、１ｎｍ〜１０００ｎｍの範囲である。
【００３３】
下部電極２は、基本的に導電性を有していればよいが、その表面に、酸化物半導体層３が結晶化成長可能である材料からなることが好ましい。この場合、安定した結晶構造を有する酸化物半導体層３を下部電極２上へ形成でき、また、下部電極２上への酸化物半導体層３の形成がより容易となることから、生産性に優れ、安定した抵抗変化特性を示す抵抗変化素子１とすることができる。
【００３４】
酸化物半導体層３が結晶化成長可能である材料としては、Ｐｔ（白金）およびＩｒ（イリジウム）が代表的である。即ち、抵抗変化素子１では、下部電極２が、ＰｔおよびＩｒから選ばれる少なくとも１種の元素からなることが好ましい。下部電極２が金属からなる場合、下部電極２における酸化物半導体層３に接する表面近傍が酸化されていてもよく、例えば、イリジウムからなる下部電極２の表面に酸化イリジウムの被膜（イリジウム酸化膜）が形成されており、当該被膜上に、酸化物半導体層３が配置されていてもよい。
【００３５】
下部電極２は、また、ＳｒＴｉＯ3、ＳｒＲｕＯ3、ならびに、Ｎｂ、ＣｒおよびＬａから選ばれる少なくとも１種の元素がドープされたＳｒＴｉＯ3、から選ばれる少なくとも１種の導電性酸化物からなることが好ましい。これらの導電性酸化物は、その表面に酸化物半導体層３が結晶化成長可能である材料であり、下部電極２がこれらの導電性酸化物からなる場合、その表面に、酸化物半導体層３をエピタキシャル成長させることができる。換言すれば、この場合、酸化物半導体層３は、下部電極２の表面にエピタキシャル成長した層であるともいえる。
【００３６】
上部電極４は、基本的に導電性を有していればよく、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｒｕ（ルテニウム）、Ｉｒ（イリジウム）、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｔａ（タンタル）や、イリジウム−タンタル合金（Ｉｒ−Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）などからなればよい。
【００３７】
本発明の抵抗変化素子の構成は、下部電極２、酸化物半導体層３および上部電極４を含み、酸化物半導体層３が下部電極２および上部電極４により狭持されている限り特に限定されず、例えば、図１に示す基板１２は必要に応じて備えればよい。図１に示すように、積層体１１が基板１２上に配置されている場合、基板１２は、例えば、シリコン基板であればよく、この場合、本発明の抵抗変化素子と半導体素子との組み合わせが容易となる。基板１２における下部電極２に接する表面近傍が酸化されていてもよい（基板１２の表面に酸化膜が形成されていてもよい）。
【００３８】
本発明の抵抗変化素子における接合面積は、通常、０．０１μｍ2〜１０ｍｍ2の範囲であり、上記範囲において任意に設定できる。
【００３９】
所定の電圧または電流は、下部電極２および上部電極４を介して、抵抗変化素子１に印加すればよい。所定の電圧または電流の印加により、素子１における上記状態が変化する（例えば、状態Ａから状態Ｂへ）が、変化後の状態（例えば、状態Ｂ）は、素子１に所定の電圧または電流が再び印加されるまで保持される。上記電圧または電流の印加により、再び変化する（例えば、状態Ｂから状態Ａへ）。ただし、素子１に印加される所定の電圧または電流は、素子１が状態Ａにあるときと、状態Ｂにあるときとで必ずしも同一でなくてもよく、その大きさ、極性、流れる方向などは、素子１の状態により異なっていてもよい。即ち、本明細書における「所定の電圧または電流」とは、素子１がある状態にあるときに、当該状態とは異なる他の状態へ変化できる「電圧または電流」であればよい。
【００４０】
このように、抵抗変化素子１では、その電気抵抗値を、素子１に所定の電圧または電流を印加するまで保持できるため、素子１と、素子１における上記状態を検出する機構（即ち、素子１の電気抵抗値を検出する機構）とを組み合わせ、上記各状態に対してビットを割り当てる（例えば、状態Ａを「０」、状態Ｂを「１」とする）ことにより、不揮発性の抵抗変化型メモリ（メモリ素子、あるいは、２以上のメモリ素子が配列したメモリアレイ）を構築できる。
【００４１】
抵抗変化素子１に印加する電圧または電流は、パルス状であることが好ましい。素子１を用いてメモリなどの電子デバイスを構築する際に、電子デバイスにおける消費電力の低減やスイッチング効率の向上を図ることができる。パルスの形状は、特に限定されず、例えば、正弦波状、矩形波状および三角波状から選ばれる少なくとも１つの形状であればよい。
【００４２】
抵抗変化素子１には電圧を印加することが好ましく、この場合、素子１の微細化や、素子１を用いて構築した電子デバイスの小型化がより容易となる。一例として、上記状態Ａおよび状態Ｂの２つの状態が存在する抵抗変化素子１の場合、下部電極２と上部電極４との間に電位差を発生させる電位差印加機構を素子１に接続し、例えば、下部電極２の電位に対して上部電極４の電位が正となるようなバイアス電圧（正バイアス電圧）を素子１に印加することにより、素子１を状態Ａから状態Ｂへと変化させ、下部電極２の電位に対して上部電極４の電位が負となるようなバイアス電圧（負バイアス電圧）を素子１に印加することにより（即ち、状態Ａから状態Ｂへの変化時とは極性を反転させた電圧を印加することにより）、素子１を状態Ｂから状態Ａへ変化させてもよい。
【００４３】
本発明の抵抗変化素子と、半導体素子の１種であるトランジスタ（ＭＯＳ電界効果トランジスタ（ＭＯＳ−ＦＥＴ））とを組み合わせた、本発明の抵抗変化型メモリ（素子）の一例を図２に示す。
【００４４】
図２に示す抵抗変化型メモリ素子３１は、抵抗変化素子１とトランジスタ２１とを備えている。抵抗変化素子１は、トランジスタ２１およびビット線３２と電気的に接続されている。トランジスタ２１のゲート電極はワード線３３に電気的に接続されており、トランジスタ２１における残る１つの電極は接地されている。このようなメモリ素子３１では、トランジスタ２１をスイッチング素子として、抵抗変化素子１における上記状態の検出（即ち、素子１の電気抵抗値の検出）、および、素子１への所定の電圧または電流の印加が可能となる。例えば、素子１が、電気抵抗値が異なる２つの状態をとる場合、図２に示すメモリ素子３１を、１ビットの抵抗変化型メモリ素子とすることができる。
【００４５】
図３に、本発明の抵抗変化型メモリ（素子）の具体的な構成の一例を示す。図３に示すメモリ素子３１では、シリコン基板（基板１２）にトランジスタ２１および抵抗変化素子１が形成されており、トランジスタ２１と抵抗変化素子１とが一体化されている。具体的には、基板１２にソース２４およびドレイン２５が形成されており、ソース２４上にソース電極２６が、ドレイン２５上にドレイン電極２７を兼ねる下部電極２が形成されている。基板１２におけるソース２４とドレイン２５との間には、その表面に、ゲート絶縁膜２２を介してゲート電極２３が形成されており、下部電極２上には、酸化物半導体層３および上部電極４が順に配置されている。ゲート電極２３は、ワード線（図示せず）と電気的に接続され、上部電極４はビット線３２を兼ねている。基板１２上には、基板１２の表面、各電極および酸化物半導体層３を覆うように層間絶縁層２８が配置されており、各電極間における電気的なリークの発生が防止されている。
【００４６】
トランジスタ２１は、ＭＯＳ−ＦＥＴとして一般的な構成であればよい。
【００４７】
層間絶縁層２８は、ＳｉＯ2やＡｌ2Ｏ3などの絶縁材料からなればよく、２以上の種類の材料の積層体であってもよい。絶縁材料には、ＳｉＯ2やＡｌ2Ｏ3の他、レジスト材料を用いてもよい。レジスト材料を用いる場合、スピナーコーティングなどにより簡便に層間絶縁層２８を形成できる他、平坦でない表面上へ層間絶縁層２８を形成する場合においても、自らの表面が平坦な層間絶縁層２８の形成が容易である。
【００４８】
図３に示す例では、抵抗変化素子とＭＯＳ−ＦＥＴとを組み合わせることにより、抵抗変化型メモリを構築しているが、本発明の抵抗変化型メモリの構成は特に限定されず、例えば、その他の種類のトランジスタやダイオードなど、任意の半導体素子と組み合わせてもよい。
【００４９】
また、図３に示すメモリ素子３１は、トランジスタ２１の直上に抵抗変化素子１を配置した構成であるが、トランジスタ２１と抵抗変化素子１とを互いに離れた場所に配置し、下部電極２とドレイン電極２７とを引き出し電極により電気的に接続してもよい。メモリ素子３１の製造プロセスを容易にするためには、抵抗変化素子１とトランジスタ２１とを互いに離して配置することが好ましいが、図３に示すように、トランジスタ２１の直上に抵抗変化素子１を配置する場合、メモリ素子３１の占有面積が小さくなるため、より高密度な抵抗変化型メモリアレイを実現できる。
【００５０】
メモリ素子３１への情報の記録は、抵抗変化素子１への所定の電圧または電流の印加により行えばよく、素子１に記録した情報の読出は、例えば、素子１へ印加する電圧または電流の大きさを記録時とは変化させることにより行えばよい。情報の記録および読出方法として、パルス状の電圧を素子１に印加する方法の一例について、図４を用いて説明する。
【００５１】
図４に示す例では、抵抗変化素子１は、ある閾値（Ｖ0）以上の大きさを有する正バイアス電圧の印加により、相対的に電気抵抗が大きい状態（状態Ａ）から、相対的に電気抵抗が小さい状態（状態Ｂ）へ変化し、ある閾値（Ｖ0’）以上の大きさを有する負バイアス電圧の印加により、相対的に電気抵抗が小さい状態（状態Ｂ）から、相対的に電気抵抗が大きい状態（状態Ａ）へ変化する抵抗変化特性を有するとする。なお、正バイアス電圧は、下部電極２の電位に対する上部電極４の電位が正となる電圧のことであり、負バイアス電圧は、下部電極２の電位に対する上部電極４の電位が負となる電圧のことであるとする。各バイアス電圧の大きさは、下部電極２と上部電極４との間の電位差の大きさに相当する。
【００５２】
抵抗変化素子１の初期状態が、状態Ａであるとする。下部電極２と上部電極４との間にパルス状の正バイアス電圧ＶS（｜ＶS｜≧Ｖ0）を印加すると、素子１は状態Ａから状態Ｂへと変化する（図４に示すＳＥＴ）。このとき印加する正バイアス電圧をＳＥＴ電圧とする。
【００５３】
ここで、ＳＥＴ電圧よりも小さく、大きさがＶ0未満の正バイアス電圧を素子１に印加すれば、素子１が有する電気抵抗値を、素子１の電流出力として検出できる（図４に示すＲＥＡＤ１およびＯＵＴＰＵＴ１）。電気抵抗値の検出は、素子１に、大きさがＶ0’未満の負バイアス電圧を印加することによっても行うことができ、これら、素子１の電気抵抗値を検出するために印加する電圧をＲＥＡＤ電圧（ＶRE）とする。ＲＥＡＤ電圧は、図４に示すようにパルス状であってもよく、この場合、パルス状のＳＥＴ電圧とした時と同様に、メモリ素子３１における消費電力の低減やスイッチング効率の向上を図ることができる。ＲＥＡＤ電圧の印加では、素子１の状態（状態Ｂ）は変化しないため、複数回ＲＥＡＤ電圧を印加した場合においても、それぞれ同一の電気抵抗値を検出できる。
【００５４】
次に、下部電極２と上部電極４との間にパルス状の負バイアス電圧ＶRS（｜ＶRS｜≧Ｖ0’）を印加すると、素子１は状態Ｂから状態Ａへと変化する（図４に示すＲＥＳＥＴ）。このとき印加する負バイアス電圧をＲＥＳＥＴ電圧とする。
【００５５】
ここで、素子１にＲＥＡＤ電圧を印加すれば、素子１が有する電気抵抗値を、素子１の電流出力として検出できる（図４に示すＲＥＡＤ２およびＯＵＴＰＵＴ２）。この場合も、ＲＥＡＤ電圧の印加では、素子１の状態（状態Ａ）は変化しないため、複数回ＲＥＡＤ電圧を印加した場合においても、それぞれ同一の電気抵抗値を検出できる。
【００５６】
このように、パルス状の電圧の印加により、メモリ素子３１への情報の記録および読出を行うことができ、読出によって得られる素子１の出力電流の大きさは、素子１の状態に対応して異なる。ここで、相対的に出力電流の大きい状態（図４におけるＯＵＴＰＵＴ１）を「１」、相対的に出力電流の小さい状態（図４におけるＯＵＴＰＵＴ２）を「０」とすれば、メモリ素子３１は、ＳＥＴ電圧により情報「１」を記録し、ＲＥＳＥＴ電圧により情報「０」を記録する（情報「１」を消去する）メモリ素子とすることができる。
【００５７】
図３に示すメモリ素子３１において、抵抗変化素子１にパルス状の電圧を印加するためには、ワード線によりトランジスタ２１をＯＮとし、ビット線３２を介して電圧を印加すればよい。
【００５８】
ＲＥＡＤ電圧の大きさは、ＳＥＴ電圧およびＲＥＳＥＴ電圧の大きさに対して、通常、１／４〜１／１０００程度が好ましい。ＳＥＴ電圧およびＲＥＳＥＴ電圧の具体的な値は、抵抗変化素子１の構成にもよるが、通常、０．１Ｖ〜２０Ｖの範囲であり、１Ｖ〜１２Ｖの範囲が好ましい。
【００５９】
素子１の電気抵抗値の検出は、その精度を向上させるために、検出する素子とは別に参照素子を準備し、参照素子に対して同様にＲＥＡＤ電圧を印加して得た参照抵抗値（例えば、参照出力電流値）との差分の検出により行うことが好ましい。図５に示す方法では、メモリ素子３１からの出力４２を負帰還増幅回路４４ａにより増幅した出力４５と、参照素子４１からの出力４３を負帰還増幅回路４４ｂにより増幅した出力４６とを、差動増幅回路４７に入力して得た出力信号４８を検出している。
【００６０】
図６に示すように、２以上のメモリ素子３１をマトリクス状に配列した場合、不揮発性かつランダムアクセス型の抵抗変化型メモリ（アレイ）３４を構築できる。メモリアレイ３４では、２以上のビット線３２から選ばれる１つのビット線（Ｂn）と、２以上のワード線３３から選ばれる１つのワード線（Ｗn）とを選択することにより、座標（Ｂn、Ｗn）に位置するメモリ素子３１ａへの情報の記録およびメモリ素子３１ａからの情報の読出が可能となる。
【００６１】
図６に示すように、２以上のメモリ素子３１をマトリクス状に配列する場合、少なくとも１つのメモリ素子３１を参照素子とすればよい。
【００６２】
本発明の抵抗変化素子、および、本発明の抵抗変化素子を備える電子デバイスは、半導体の製造プロセスなどを応用して製造できる。図３に示すメモリ素子３１の製造方法の一例を、図７Ａ〜図７Ｉを参照しながら説明する。
【００６３】
最初に、ＭＯＳ−ＦＥＴであるトランジスタ２１が形成された基板１２を準備する（図７Ａ）。基板１２には、ソース２４、ドレイン２５、ゲート絶縁膜２２およびゲート電極２３が形成されている。基板１２上には、基板１２の表面、ゲート絶縁膜２３およびゲート電極２３全体を被覆するように、ＳｉＯ2などの絶縁材料からなる絶縁酸化膜５１が配置されている。
【００６４】
次に、絶縁酸化膜５１に、トランジスタ２１におけるソース２４およびドレイン２５へ通じるコンタクトホール５２ａ、５２ｂを形成し（図７Ｂ）、コンタクトホール５２ａ、５２ｂに導電体を堆積させて、ソース電極２６およびドレイン電極２７を形成する（図７Ｃ）。ソース電極２６およびドレイン電極２７を形成する際には、堆積させた導電体の表面を平坦化処理し、図７Ｃに示すような埋め込み電極とすることが好ましい。
【００６５】
次に、形成したドレイン電極２７上に、ドレイン電極２７との電気的な接続が確保されるように下部電極２を形成する（図７Ｄ）。次に、形成した下部電極２を含む全体に酸化物半導体５３を堆積させた後に（図７Ｅ）、酸化物半導体５３を所定の形状へ微細加工して、酸化物半導体層３を形成する（図７Ｆ）。次に、絶縁酸化膜５１、ソース電極２６、下部電極２および酸化物半導体層３の全体（露出している部分全体）に、絶縁層５４を堆積し（図７Ｇ）、絶縁層５４における上部電極４を配置する部分にコンタクトホール５２ｃを形成する（図７Ｈ）。最後に、形成したコンタクトホール５２ｃに、導電体を堆積させて上部電極４を形成し、図３に示すメモリ素子３１が形成される（図７Ｉ）。
【００６６】
図７Ａ〜図７Ｉに示す各工程は、一般的な薄膜形成プロセスおよび微細加工プロセスにより実現できる。各層の形成には、例えば、パルスレーザデポジション（ＰＬＤ）、イオンビームデポジション（ＩＢＤ）、クラスターイオンビーム、およびＲＦ、ＤＣ、電子サイクロトン共鳴（ＥＣＲ）、ヘリコン、誘導結合プラズマ（ＩＣＰ）、対向ターゲットなどの各種スパッタリング法、分子線エピタキシャル法（ＭＢＥ）、イオンプレーティング法などを適用することができる。これらＰＶＤ（Physical Vapor Deposition）法の他に、ＣＶＤ（Chemical Vapor Deposition）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、メッキ法、ＭＯＤ（Metal Organic Decomposition）法、あるいは、ゾルゲル法などを用いるてもよい。
【００６７】
各層の微細加工には、例えば、半導体製造プロセスや磁性デバイス（ＧＭＲやＴＭＲなどの磁気抵抗素子など）製造プロセスに用いられるイオンミリング、ＲＩＥ（Reactive Ion Etching）、ＦＩＢ（Focused Ion Beam）などの物理的あるいは化学的エッチング法、および、微細パターン形成のためのステッパー、ＥＢ（Electron Beam）法などを用いたフォトリソグラフィー技術を組み合わせて用いればよい。層間絶縁層や、コンタクトホールに堆積させた導電体の表面の平坦化は、例えば、ＣＭＰ（Chemical Mechanical Polishing）、クラスター−イオンビームエッチングなどを用いればよい。
【実施例】
【００６８】
以下、実施例により、本発明をより詳細に説明する。本発明は、以下に示す実施例に限定されない。
【００６９】
実施例１〜４では、ペロブスカイト構造を有するｎ形酸化物半導体としてＰｒＮｉＯ3（以下、ＰＮＯ）等を用い、図１に示すような抵抗変化素子を作製した。
【００７０】
（実施例１）
最初に、基板１２として、表面に熱酸化膜（ＳｉＯ2膜）が形成されたＳｉ基板を用い、当該Ｓｉ基板上に、長方形（幅０．５ｍｍ、長さ１００ｍｍ）の開口部を有するメタルマスクＡを配置した後に、下部電極２としてＰｔ層（厚さ４００ｎｍ）を積層した。メタルマスクＡを取り除いたところ、積層したＰｔ層のサイズは、上記開口部に対応して０．５ｍｍ×１０ｍｍであった。
【００７１】
次に、積層したＰｔ層上に、正方形（１ｍｍ×１ｍｍ）の開口部を有するメタルマスクＢを配置した後に、酸化物半導体層３としてＰＮＯ層（厚さ２００ｎｍ）を積層した。メタルマスクＢを取り除いたところ、積層したＰＮＯ層のサイズは、上記開口部に対応して１ｍｍ×１ｍｍであった。メタルマスクＢを配置する際には、その開口部の中心（矩形状の開口部において、対向する頂点間を結ぶ２本の直線の交点を中心とする）と、メタルマスクＢを配置するＰｔ層の中心とが一致するようにした。積層後、ＰＮＯ層の結晶構造をＸ線回折測定により確認したところ、ＰＮＯ層はペロブスカイト構造を有していた。
【００７２】
次に、積層したＰＮＯ層上に、メタルマスクＡを、その開口部の中心とＰＮＯ層の中心とが一致し、かつ、その開口部の長軸方向が、下部電極２であるＰｔ層の長軸方向と直交するように配置した後に、上部電極４としてＰｔ層（厚さ３００ｎｍ）を積層した。メタルマスクＡを取り除いたところ、積層したＰｔ層のサイズは、上記開口部に対応して０．５ｍｍ×１０ｍｍであった。このようにして、下部電極２の長軸方向と上部電極４の長軸方向とが直交した、ＰＮＯ層の接合面積が０．５ｍｍ×０．５ｍｍの抵抗変化素子（サンプル１）を作製した。
【００７３】
Ｐｔ層およびＰＮＯ層の積層は、マグネトロンスパッタ法により行い、Ｐｔ層は、圧力０．７Ｐａのアルゴン雰囲気下において、ＰＮＯ層は、圧力６Ｐａのアルゴン−酸素混合雰囲気下（酸素分圧はアルゴン分圧の３０％）において積層した。ＰＮＯ層を積層する際には、Ｓｉ基板の温度を６００〜８００℃の範囲（主に７００℃）とし、印加する電力を８０Ｗとした。
【００７４】
サンプル１の作製とは別に、実施例１における比較例として、ＰＮＯ層の代わりに、Ｐｒ0.7Ｃａ0.3ＭｎＯ3（ｐ形ＰＣＭＯ）層を積層した抵抗変化素子を作製した（比較例サンプルＡ）。サンプルＡの作製は、米国特許第6204139号公報に記載されている方法に基づき作製した。具体的には、基板として、（１００）面を有するＬａＡｌＯ3基板を用い、この基板上に、ＹＢａ2Ｃｕ3Ｏ7（以下、ＹＢＣＯ）をレーザーアブレーション法により２００ｎｍの厚さで積層し、さらに、厚さ４００ｎｍのｐ形ＰＣＭＯ層を積層した。ＹＢＣＯ層およびｐ形ＰＣＭＯ層の積層は、基板温度を７５０℃とし、圧力２０Ｐａ（１５０ｍｍＴｏｒｒ）の酸素雰囲気下、レーザー出力１．５Ｊ／ｃｍ2の条件下で行った。上部電極には、サンプル１と同様にＰｔ層（厚さ３００ｎｍ）を積層し、ｐ形ＰＣＭＯ層のサイズおよび形状を、サンプル１におけるＰＮＯ層のサイズおよび形状と同様とした。ｐ形ＰＣＭＯ層の接合面積も、サンプル１と同様に０．５ｍｍ×０．５ｍｍとした。
【００７５】
このようにして作製したサンプル１およびＡに対し、図４に示すようなパルス状の電圧を印加して、その抵抗変化率を評価した。抵抗変化率の評価は以下のように行った。
【００７６】
各サンプルにおける上部電極と下部電極との間に、パルスジェネレータを用いて、図４に示すＳＥＴ電圧として５Ｖ（正バイアス電圧）、ＲＥＳＥＴ電圧として−５Ｖ（負バイアス電圧、大きさ５Ｖ）、ＲＥＡＤ電圧として１Ｖ（正バイアス電圧）をランダムに印加した（各電圧のパルス幅は２５０ｎｓ）。ＳＥＴ電圧およびＲＥＳＥＴ電圧を印加した後、ＲＥＡＤ電圧の印加により読み出した電流値から素子の電気抵抗値を算出し、算出した電気抵抗値の最大値をＲMax、最小値をＲMinとして、（ＲMax−ＲMin）／ＲMin×１００（％）で示す式より、素子の抵抗変化率を求めた。
【００７７】
評価の結果、サンプル１の抵抗変化率は５００％、サンプルＡの抵抗変化率は５５０％であった。素子を作製する際に、メタルマスクＡおよびＢの開口部面積を変化させることにより、ＰＮＯ層（サンプル１）およびｐ形ＰＣＭＯ層（サンプルＡ）の接合面積を０．００１ｍｍ2〜１０ｍｍ2の範囲で変化させたが、得られる抵抗変化率は、サンプル１およびＡともに、ほとんど変化しなかった。
【００７８】
次に、水素含有雰囲気下における熱処理安定性を評価するために、サンプル１およびＡを、水素−窒素混合ガス雰囲気下（混合ガスは常に流れている状態とし、窒素の流量に対する水素の流量を１０％とした）において、室温から熱処理温度である４００℃まで昇温し、４００℃において０．５時間保持した。その後、各サンプルを室温まで降温させ、上述した方法により、各サンプルの抵抗変化率を評価した。以下、「熱処理」とは、特に記載がない限り、「水素含有雰囲気下における熱処理」を示す。
【００７９】
評価の結果、サンプル１の抵抗変化率は６７０％であり、熱処理を実施する前に比べて、より大きくなった。これに対してサンプルＡでは、抵抗変化率が１０％以下となり、その抵抗変化特性が大きく劣化した。さらにサンプルＡでは、ＳＥＴ電圧およびＲＥＳＥＴ電圧の印加による、記録、消去動作も不安定であった。
【００８０】
熱処理により、サンプルＡの抵抗変化特性が劣化した理由は明確ではないが、以下に示す理由が考えられる。
【００８１】
サンプルＡを熱処理すると、水素の還元作用によって、ｐ形ＰＣＭＯ層における酸素の欠損量が増大し、ｎ形キャリアが生じる。このｎ形キャリアにより、ｐ形ＰＣＭＯ層の抵抗変化特性が大きく劣化するのではないかと考えられる。一方、本発明の抵抗変化素子であるサンプル１を熱処理した場合にも、同様の還元作用により、ＰＮＯ層にｎ形キャリアが生じると推定される。しかし、ＰＮＯ層自体の伝導形がｎ形であるため、ＰＮＯ層は、ｎ形キャリアによる抵抗変化特性への影響を受けにくいと考えられる。
【００８２】
また、ＰＮＯなどのペロブスカイト構造を有するｎ形酸化物半導体が、モット絶縁体を母材とする材料であることも、本発明の抵抗変化素子が上記熱処理による抵抗変化特性への影響を受けにくい原因ではないかと考えられる。モット絶縁体とは、電子間の相互作用が強いために、クーロン反発力によってギャップを有するようになった絶縁体を指し、その電子系は、一般的なバンド絶縁体の電子系とは異なる。モット絶縁体は、バンド絶縁体とは異なり、単純なキャリア注入応答を示さないため、上記熱処理により生じたｎ形キャリアの影響を受けにくいと考えられる。
【００８３】
次に、酸化物半導体層３として、ＰＮＯ層の代わりにＮｄＮｉＯ3層およびＳｍＮｉＯ3層をそれぞれ積層し、サンプル１と同様にして２種類の抵抗変化素子を作製した（サンプル２および３）。また、サンプルＡにおけるｐ形ＰＣＭＯ層の代わりに、ｐ形の伝導形を有する酸化物半導体層であるＬａ0.65Ｃａ0.35ＭｎＯ3層を積層し、サンプルＡと同様にして抵抗変化素子を作製した（比較例サンプルＢ）。積層したＮｄＮｉＯ3層およびＳｍＮｉＯ3層の結晶構造をＸ線回折測定により確認したところ、それぞれの層は、ペロブスカイト構造を有していた。
【００８４】
作製した各サンプルに対し、サンプル１およびＡと同様の熱処理を行い、熱処理の前後における抵抗変化率を評価した。評価結果を以下の表１に示す。なお、表１には、サンプル１およびＡにおける抵抗変化率の評価結果も同時に示す。また、表１の比較例における酸化物半導体層３の欄には、比較例サンプルにおける抵抗変化特性を発現する層を示す。
【００８５】
【表１】
2006013819.tif 000018
【００８６】
表１に示すように、ｎ形酸化物半導体層として、ＮｄＮｉＯ3層あるいはＳｍＮｉＯ3層を用いた場合においても、熱処理によって抵抗変化特性は劣化せず、熱処理後の記録、消去動作も安定していた。また、サンプルＢではサンプルＡと同様に、熱処理により、その抵抗変化特性が大きく劣化した。
【００８７】
（実施例２）
基板１２として、Ｌａを０．７５ｗｔ％ドープしたＳｒＴｉＯ3基板（ＳＴＯ：Ｌａ基板）を用い、このＳＴＯ：Ｌａ基板上に、酸化物半導体層３としてＰＮＯ層（厚さ５００ｎｍ）を積層した。ＳｒＴｉＯ3基板は、Ｌａのドープ量が０．５ｗｔ％〜１ｗｔ％の範囲のとき、導電性を有するため、ＳＴＯ：Ｌａ基板は下部電極２を兼ねる。ＳＴＯ：Ｌａ基板上へのＰＮＯ層の積層は、実施例１におけるサンプル１と同様に行った。積層したＰＮＯ層の結晶構造をＸ線回折測定により確認したところ、ＰＮＯ層は、ペロブスカイト構造を有しており、かつ、ＳＴＯ：Ｌａ基板の表面と同一の結晶面（１００）にエピタキシャル成長していた。
【００８８】
次に、積層したＰＮＯ層上に、円形状（直径０．５ｍｍ）の開口部を有するメタルマスクＣを配置し、上部電極４としてＡｇ層（厚さ３００ｎｍ）を積層した。メタルマスクＣを取り除いたところ、積層したＡｇ層のサイズは、上記開口部に対応して０．５ｍｍφの円形状であった。このようにして、ＰＮＯ層の接合面積が０．２ｍｍ2の抵抗変化素子（サンプル４）を作製した。Ａｇ層の積層は、マグネトロンスパッタ法により、圧力０．７Ｐａのアルゴン雰囲気下において行った。
【００８９】
このようにして作製したサンプル４に対し、実施例１と同様にして、その抵抗変化率を評価したところ、４００％であった。素子を作製する際に、メタルマスクＣの開口部面積を変化させることにより、ＰＮＯ層の接合面積を０．００１ｍｍ2〜１０ｍｍ2の範囲で変化させたが、得られる抵抗変化率は、ほとんど変化しなかった。
【００９０】
次に、水素含有雰囲気下における熱処理安定性を評価するために、実施例１と同様に熱処理を行ったところ、サンプル４の抵抗変化率が５２０％と、熱処理を実施する前に比べて大きくなった。また、熱処理後のサンプル４の記録、消去動作も安定していた。
【００９１】
次に、酸化物半導体層３として、ＰＮＯ層の代わりにＰｒ0.9Ｃａ0.1ＮｉＯ3層を積層し、サンプル４と同様にして抵抗変化素子を作製した（サンプル５）。積層したＰｒ0.9Ｃａ0.1ＮｉＯ3層の結晶構造をＸ線回折測定により確認したところ、Ｐｒ0.9Ｃａ0.1ＮｉＯ3層は、ペロブスカイト構造を有しており、かつ、ＳＴＯ：Ｌａ基板の表面と同一の結晶面（１００）にエピタキシャル成長していた。
【００９２】
作製したサンプル５に対し、サンプル４と同様の熱処理を行い、熱処理の前後における抵抗変化率を評価したところ、熱処理前の抵抗変化率は２５０％、熱処理後の抵抗変化率は２６０％であった。このように、希土類元素であるＰｒの一部が、アルカリ土類元素であるＣａに置換された酸化物半導体を用いた場合においても、水素含有雰囲気下における熱処理安定性に優れる抵抗変化素子を得ることができた。
【００９３】
（実施例３）
実施例１におけるサンプル１と同様にして、酸化物半導体層３がＣａＭｎＯ3（以下、ＣＭＯ）層である抵抗変化素子（サンプル６）を作製した。ＣＭＯ層（厚さ２００ｎｍ）の積層はマグネトロンスパッタ法により行い、圧力３Ｐａのアルゴン−酸素混合雰囲気下（酸素分圧はアルゴン分圧の２０％）において行った。ＣＭＯ層を積層する際には、Ｓｉ基板の温度を６００〜８００℃の範囲（主に７５０℃）とし、印加する電力を８０Ｗとした。ＣＭＯ層の接合面積は、サンプル１と同様に、０．５ｍｍ×０．５ｍｍとした。積層したＣＭＯ層の結晶構造をＸ線回折測定により確認したところ、ＣＭＯ層はペロブスカイト構造を有していた。
【００９４】
このようにして作製したサンプル６に対し、実施例１と同様にして、その抵抗変化率を評価したところ、４５０％であった。素子を作製する際に、メタルマスクの開口部面積を変化させることで、ＣＭＯ層の接合面積を０．００１ｍｍ2〜１０ｍｍ2の範囲で変化させたが、得られる抵抗変化率は、ほとんど変化しなかった。
【００９５】
次に、サンプル６、および、実施例１において作製したサンプルＡに対し、水素含有雰囲気下（実施例１とは条件が異なる）における熱処理安定性を評価した。サンプル６およびサンプルＡを、水素−アルゴン混合ガス雰囲気下（水素が５体積％）において、室温から４００℃まで昇温し（昇温速度１００℃／時）、４００℃において０．５時間保持した。その後、各サンプルを室温まで降温（降温速度５０℃／時）させ、実施例１と同様にして、その抵抗変化率を評価した。
【００９６】
評価の結果、サンプル６の抵抗変化率は４７０％であり、熱処理を実施する前に比べて、大きくなった。これに対してサンプルＡでは、抵抗変化率が２５％となり、その抵抗変化特性が大きく劣化した。さらにサンプルＡでは、ＳＥＴ電圧およびＲＥＳＥＴ電圧の印加による記録、消去動作も不安定であった。
【００９７】
次に、酸化物半導体層３として、ＣＭＯ層の代わりに、Ｃａ0.6Ｌａ0.4ＭｎＯ3層およびＣａ0.6Ｂｉ0.4ＭｎＯ3層をそれぞれ積層し、サンプル６と同様にして２種類の抵抗変化素子を作製した（サンプル７および８）。積層したＣａ0.6Ｌａ0.4ＭｎＯ3層およびＣａ0.6Ｂｉ0.4ＭｎＯ3層の結晶構造をＸ線回折測定により確認したところ、それぞれの層は、ペロブスカイト構造を有していた。
【００９８】
作製した各サンプルに対し、実施例１と同様の熱処理を行い、熱処理の前後における抵抗変化率を評価した。評価の結果、熱処理前の各サンプルの抵抗変化率は、それぞれ３５０％（サンプル７）、２９０％（サンプル８）であり、熱処理によってこの値は低下しなかった。また、サンプル７および８ともに、熱処理後の記録、消去動作も安定していた。
【００９９】
次に、酸化物半導体層３として、ＣＭＯ層、Ｃａ0.6Ｌａ0.4ＭｎＯ3層およびＣａ0.6Ｂｉ0.4ＭｎＯ3層をそれぞれ積層し、酸化物半導体層３の接合面積を１μｍ2とした以外はサンプル６と同様にして、抵抗変化素子（サンプル９〜１１）を作製した。上記接合面積を１μｍ2とするために、各サンプルの作製時に、フォトリソグラフィー法およびイオンミリング法をさらに併用した。
【０１００】
作製したサンプル９〜１１に対し、実施例１と同様にして、その抵抗変化率を測定したところ、それぞれ、４４０％（サンプル９）、３４０％（サンプル１０）および３００％（サンプル１１）であった。なお、酸化物半導体層３の接合面積を、０．０１μｍ2〜１００μｍ2の範囲で変化させたが、得られる抵抗変化率はほとんど変化しなかった。
【０１０１】
次に、水素含有雰囲気下における熱処理安定性を評価するために、サンプル９〜１１に対し、実施例１と同様に熱処理を行ったところ（ただし、熱処理温度を５００℃とした）、サンプル９〜１１の各サンプルともに、抵抗変化率は低下せず、記録、消去動作も安定していた。
【０１０２】
（実施例４）
実施例１におけるサンプル１と同様にして、酸化物半導体層３がＮｄ1.85Ｃｅ0.15ＣｕＯ4（以下、ＮＣＣＯ）層である抵抗変化率（サンプル１２）を作製した。ＮＣＣＯは、Ｋ2ＮｉＦ4型の結晶構造を有する層状ペロブスカイト型化合物であることが知られている。
【０１０３】
ＮＣＣＯ層（厚さ２００ｎｍ）の積層はマグネトロンスパッタ法により行い、圧力３Ｐａのアルゴン−酸素混合雰囲気下（酸素分圧はアルゴン分圧の２５％）において行った。ＮＣＣＯ層を積層する際には、Ｓｉ基板の温度を６００〜８００℃の範囲（主に６５０℃）とし、印加する電力を１５０Ｗとした。ＮＣＣＯ層の接合面積は、サンプル１と同様に、０．５ｍｍ×０．５ｍｍとした。
【０１０４】
また、上部電極４として、サンプル１におけるＰｔ層の代わりに、Ａｕ層を、厚さ３００ｎｍで積層した。Ａｕ層の積層は、マグネトロンスパッタ法により、圧力０．７Ｐａのアルゴン雰囲気下において行った。
【０１０５】
このようにして作製したサンプル１２に対し、実施例１と同様にして、その抵抗変化率を評価したところ、３５０％であった。素子を作製する際に、メタルマスクの開口部面積を変化させることにより、ＮＣＣＯ層の接合面積を０．００１ｍｍ2〜１０ｍｍ2の範囲で変化させたが、得られる抵抗変化率はほとんど変化しなかった。
【０１０６】
次に、水素含有雰囲気下における熱処理安定性を評価するために、実施例１と同様の熱処理を行ったところ、サンプル１２の抵抗変化率は３８０％と、熱処理を実施する前に比べて大きくなった。また、サンプル１２の熱処理後の記録、消去動作も安定していた。
【０１０７】
（実施例５）
実施例５では、酸化物半導体層３としてＰＮＯ層を用い、図３に示すようなメモリ素子３１を作製した。メモリ素子３１の作製は、図７Ａ〜図７Ｉに示す工程に従った。
【０１０８】
最初に、図７Ａに示すようなＭＯＳ−ＦＥＴが形成されたＳｉ基板１２を準備した。次に、図７Ｂに示すように、フォトリソグラフィー法によりコンタクトホール５２ａおよび５２ｂを形成した。次に、図７Ｃに示すように、導電体としてＰｔを堆積させた後に、ＣＭＰによる表面の平坦化処理を行い、コンタクトホールに埋め込まれたソース電極２６およびドレイン電極２７を形成した。
【０１０９】
次に、図７Ｄに示すように、形成したドレイン電極２７上に、下部電極２としてＰｔ層（厚さ２００ｎｍ）を積層した。Ｐｔ層は、積層後、直径０．８μｍの円形状に微細加工した。次に、図７Ｅに示すように、下部電極２であるＰｔ層を含む全体に、酸化物半導体５３としてＰＮＯを積層（厚さ４００ｎｍ）した。ＰＮＯの積層は、マグネトロンスパッタ法により行い、圧力６Ｐａのアルゴン−酸素混合雰囲気下（酸素分圧はアルゴン分圧の３０％）において、Ｓｉ基板の温度を６００〜８００℃の範囲（主に７００℃）とし、印加する電力を８０Ｗとして行った。
【０１１０】
次に、図７Ｆに示すように、積層したＰＮＯを、フォトリソグラフィー法およびイオンミリング法により、直径０．５μｍの円形状に微細加工し、ＰＮＯからなる酸化物半導体層３を形成した。次に、図７Ｇに示すように、スピンコートにより、全体にポジレジストを塗布し、１２０℃で３０分ベークして、絶縁層５４を形成した。次に、図７Ｈに示すように、絶縁層５４における上部電極４を配置する部分に、フォトリソグラフィー法によりコンタクトホール５２ｃ（断面が直径０．３５μｍの円形状）を形成し、形成したコンタクトホール５２ｃ内に、上部電極４およびビット線３２となるＰｔ層（厚さ３００ｎｍ）を積層して、図３に示すようなメモリ素子（サンプル１３）を作製した。なお、ワード線は、トランジスタ２１の形成時に予め引き出されており、ビット線３２と直交する方向に配線されている。下部電極２および上部電極４であるＰｔ層は、圧力０．７Ｐａのアルゴン雰囲気下において、マグネトロンスパッタ法により積層した。
【０１１１】
サンプル１３の作製とは別に、実施例５における比較例として、ＰＮＯ層の代わりに、ｐ形ＰＣＭＯ層を積層したメモリ素子（サンプルＣ）を、サンプル１３と同様に作製した。ｐ形ＰＣＭＯ層の積層は、マグネトロンスパッタ法により行い、圧力３Ｐａのアルゴン−酸素混合雰囲気下（酸素分圧はアルゴン分圧の２０％）において、基板温度を６５０℃、印加する電力を１００Ｗとして行った。
【０１１２】
このようにして作製したメモリ素子サンプル１３およびＣに対して、ＭＯＳ−ＦＥＴの配線抵抗を下げるために、半導体製造プロセスにおいて一般的に用いられている、水素シンタ熱処理を行った。水素シンタ熱処理の条件は、１００％水素雰囲気下、処理圧力１０００Ｐａ、熱処理温度４００℃、および、熱処理時間１０分間とした。
【０１１３】
次に、熱処理後の各サンプルに対して、メモリとしての動作確認を行った。動作確認は、ゲート電極への電圧印加によりＭＯＳ−ＦＥＴをＯＮ状態とし、ソース電極２６と上部電極４との間に、図４に示すＳＥＴ電圧（正バイアス電圧、５Ｖ）、ＲＥＳＥＴ電圧（負バイアス電圧、大きさ５Ｖ）、ＲＥＡＤ電圧（正バイアス電圧、１Ｖ）を印加して、各サンプルから出力される電流値を測定して行った。なお、電流値の測定は、各サンプルとは別に配置した参照抵抗に、各サンプルに印加したＲＥＡＤ電圧と同様の電圧を印加して得られた参照電流値との差動値を検出することにより行った。
【０１１４】
この結果、サンプル１３では、ＳＥＴ電圧印加後にＲＥＡＤ電圧を印加した際の電流値と、ＲＥＳＥＴ電圧印加後にＲＥＡＤ電圧を印加した際の電流値とを明確に区別でき（即ち、抵抗変化特性を確認でき）、メモリ素子として動作が可能であった。これに対して、サンプルＣでは、このような抵抗変化特性を確認することができず、メモリ素子としての動作が困難であった。
【０１１５】
次に、熱処理前のサンプル１３に対して、熱処理温度を５００度に上昇させて水素シンタ熱処理を行い、メモリとしての動作確認を同様に行ったところ、熱処理温度が４００℃の場合と同様の抵抗変化特性を確認できた。
【０１１６】
また、２以上のサンプル１３をマトリクス状に配列してメモリアレイを構築し、上記水素シンタ熱処理を実施した後に、その動作確認を行ったところ、ランダムアクセス型の抵抗変化型メモリとしての動作を確認できた。
【産業上の利用可能性】
【０１１７】
以上説明したように、本発明の抵抗変化素子は、水素含有雰囲気下における熱処理安定性に優れるため、製造時における半導体製造プロセスの適用が容易であり、例えば、半導体素子と組み合わせることにより、様々な電子デバイスへの応用を図ることができる。また、本発明の抵抗変化素子は、情報を電気抵抗値として不揮発に保持でき、従来の電荷蓄積型メモリ素子に比べて素子の微細化も容易である。本発明の抵抗変化素子を用いた電子デバイスとしては、例えば、情報通信端末などに使用される不揮発性メモリ、センサ、画像表示装置などが挙げられる。
【図面の簡単な説明】
【０１１８】
【図１】本発明の抵抗変化素子の一例を模式的に示す断面図である。
【図２】本発明の抵抗変化型メモリの一例を示す模式図である。
【図３】本発明の抵抗変化型メモリの一例を模式的に示す断面図である。
【図４】本発明の抵抗変化型メモリにおける情報の記録および読出方法の一例を説明するための図である。
【図５】本発明の抵抗変化型メモリにおける情報の読出方法の一例を説明するための図である。
【図６】本発明の抵抗変化型メモリ（アレイ）の一例を示す模式図である。
【図７Ａ】本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図７Ｂ】本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図７Ｃ】本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図７Ｄ】本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図７Ｅ】本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図７Ｆ】本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図７Ｇ】本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図７Ｈ】本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図７Ｉ】本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2006013819.tif 000019
【図２】
2006013819.tif 000020
【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図７Ｉ】
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【国際調査報告】
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