(57)【要約】ＦＥＴをガラス基板上に低温で形成する製造方法である。ガラス基板１上にシリコン多結晶層２を形成し，シリコン多結晶層上のソースおよびドレインとなるべき領域にゲルマニウム層１１，１２を形成し，少なくとも上記ゲルマニウム層にドーパントとなるイオンを打ち込み，その後，アニールすることにより，打ち込んだドーパントを上記シリコン多結晶層に拡散させてソース領域Ｓおよびドレイン領域Ｄを形成し，かつ上記ゲルマニウム層を結晶化する。または，シリコン多結晶層が非晶質にならない程度のドーズ量でシリコン多結晶層にもドーパントを打ち込み，その後ゲルマニウムを結晶化するためのアニールを行う。アニールは５００℃前後でよい。【特許請求の範囲】
【請求項１】
ガラス基板上にシリコン多結晶層を形成し，
上記シリコン多結晶層上のソースおよびドレインとなるべき領域にゲルマニウム層を選択的に形成し，
少なくとも上記ゲルマニウム層にドーパントとなるイオンを打ち込み，
その後，アニールすることにより，打ち込んだドーパントを上記シリコン多結晶層に拡散させてソースおよびドレイン領域を形成し，かつ上記ゲルマニウム層を結晶化する，
電界効果トランジスタの製造方法。
【請求項２】
ガラス基板上にシリコン多結晶層を形成し，
上記シリコン多結晶層上のソースおよびドレインとなるべき領域にゲルマニウム層を選択的に形成し，
上記ゲルマニウム層にドーパントとなるイオンを打ち込むとともに，上記シリコン多結晶層が非晶質となる臨界ドーズ量未満のドーズ量でイオンを上記シリコン多結晶層に達するように打ち込み，
その後，アニールすることにより，上記ゲルマニウム層を結晶化する，
電界効果トランジスタの製造方法。
【請求項３】
上記アニールを５０５℃以下の温度で行う，請求の範囲第１項または第２項に記載の電界効果トランジスタの製造方法。
【請求項４】
シリコン多結晶層上のソースおよびドレインとすべき領域を除いてマスクを形成した上で，ゲルマニウム層を蒸着しかつイオン打ち込みを行い，その後，マスクを除去する，請求の範囲第１項または第２項に記載の電界効果トランジスタの製造方法。
【請求項５】
ガラス基板上に形成されたシリコン多結晶層と，
上記シリコン多結晶層上のソースおよびドレインとなるべき領域に形成されたゲルマニウム層とを有し，
上記ゲルマニウム層と，上記シリコン多結晶層の上記ゲルマニウム層に接する部分とにドーパントが分布することによってソース領域およびドレイン領域が形成されており，ドーパントが分布するゲルマニウム層はドーパントのイオン打ち込みとその後のアニールによる結晶化により形成されるものである，
電界効果トランジスタ。
【請求項６】
上記シリコン多結晶層内のドーパントの分布は，少なくともゲルマニウム層に打ち込まれたドーパントが上記シリコン多結晶層に熱拡散することに基づくものである，請求の範囲第５項に記載の電界効果トランジスタ。
【請求項７】
上記シリコン多結晶層内のドーパントの分布は，少なくとも上記シリコン多結晶層が非晶質とならない程度のドーズ量のイオン打ち込みに基づくものである，請求の範囲第５項に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】  この発明は，ガラス基板上に設けられる電界効果トランジスタ（ＦＥＴ）およびその製造方法に関する。
【背景技術】  ガラス基板上に設けられる電界効果トランジスタ（ＦＥＴ）の例としては，液晶表示装置において，液晶が充填される一対の絶縁性ガラス基板の一方に多数マトリクス状に配置され，スイッチング素子として機能する薄膜トランジスタ（ＴＦＴ）がある。ガラス基板の歪み点（歪み点温度）（ガラスが歪み始める温度）は比較的低温（一例として５００℃程度）であるから，低温でＦＥＴを製造できる技術が求められている。
ＴＦＴの製造技術には種々のものが開発されている。
たとえば特開昭６１−２８４９６５号公報に記載の薄膜トランジスタに関する技術は次の通りである。トランジスタを動作させるにはチャネル領域のみならず，不純物を添加した低抵抗ソース領域およびドレーン領域を形成しなければならない。この公報に記載の方法によると，不純物を添加したａ−Ｓｉ１−ｘＧｅｘをａ−Ｓｉ層上全面に推積させる。その後，ａ−Ｓｉ１−ｘＧｅｘのエッチング速度がａ−Ｓｉよりも速いことを利用してゲート領域に隣接したａ−Ｓｉのチャネル領域上のａ−Ｓｉ１−ｘＧｅｘを選択的に取り除き，トランジスタを作製するものである。
特開平３−１６５０６７号公報に開示されているシリコン薄膜トランジスタの製造方法は，多結晶Ｓｉ膜上のソース・ドレーン領域となる部分に多結晶Ｇｅを５３０℃で推積し，その上にＩｎなどの不純物を蒸着して，５００℃３０分間のアニールにより不純物をＧｅ中に拡散させて，ソース，ドレーン領域を形成するというものである。
特開２０００−２８６４２０号公報に記載の絶縁ゲート型トランジスタの製造方法は，ＳｉをチャネルとするＳＯＩ−ＭＯＳトランジスタのソース領域にＳｉＧｅを選択的に推積させることで，電流電圧特性に現れるキンク現象が発生しないようにするものである。これは単結晶からなるトランジスタであり，その製造において高温プロセスを用いている。
上記のいずれの技術も５００℃前後の比較的低温で電界効果トランジスタを製造するものではない。
【発明の開示】
この発明は比較的低温の環境下で電界効果トランジスタを製造できる方法およびこの製造方法により製造された電界効果トランジスタを提供することを目的とする。
この発明による電界効果トランジスタの第１の製造方法は，ガラス基板上にシリコン多結晶層を形成し，上記シリコン多結晶層上のソースおよびドレインとなるべき領域にゲルマニウム層を形成し，少なくとも上記ゲルマニウム層にドーパントとなるイオンを打ち込み，その後，アニールすることにより，打ち込んだドーパントを上記シリコン多結晶層に拡散させてソースおよびドレイン領域を形成し，かつ上記ゲルマニウム層を結晶化するものである。
上記アニールは５００℃前後，好ましくは５０５℃以下，より好ましくは５００℃以下で行う。
ソースおよびドレイン領域に形成されたゲルマニウム層上にソース電極およびドレイン電極を形成し，これらのソース領域とドレイン領域との間のシリコン多結晶層上に（チャネルとなる領域上に）絶縁膜を介してゲート電極を設けてガラス基板上の電界効果トランジスタが完成する。
この発明による電界効果トランジスタは，ガラス基板上に形成されたシリコン多結晶層と，シリコン多結晶層上のソースおよびドレインとなるべき領域に形成されたゲルマニウム層と，少なくともゲルマニウム層に打ち込まれたドーパントが上記シリコン多結晶層に熱拡散することにより形成されたソースおよびドレイン領域とを有するものである。
ソース領域およびドレイン領域のゲルマニウム層上にはソース電極およびドレイン電極が，ソース領域とドレイン領域の間のチャネル領域とすべき部分のシリコン多結晶層上には絶縁膜を介してゲート電極がそれぞれ形成される。
ドーパントはゲルマニウム層にのみ打ち込んでも，ゲルマニウム層を通してその下のシリコン多結晶層に達するようにしても（この場合にはシリコン多結晶層が非晶質にならない程度のドーズ量とする），どちらでもよい。
ドーパントの打ち込みののち，アニール（加熱）することにより，打ち込まれたドーパントがシリコン多結晶層に熱拡散するとともに，ドーパントが活性化し，かつゲルマニウム層が多結晶化する。これによりゲルマニウム層およびドーパントが拡散して形成されたソース領域およびドレイン領域の抵抗率が大幅に低下するので，電界効果トランジスタとしての機能が確保できる。比較的低温（たとえば５００℃前後または５０５℃以下もしくは５００℃以下）のアニールで足りるので，比較的低温でガラス基板上に電界効果トランジスタが作製できることとなる。
この発明による電界効果トランジスタの第２の製造方法は，ガラス基板上にシリコン多結晶層を形成し，上記シリコン多結晶層上のソースおよびドレインとなるべき領域にゲルマニウム層を選択的に形成し，上記ゲルマニウム層にドーパントとなるイオンを打ち込むとともに，上記シリコン多結晶層が非晶質となる臨界ドーズ量未満のドーズ量でイオンを上記シリコン多結晶層に達するように打ち込み，その後，アニールすることにより，上記ゲルマニウム層を結晶化するものである。
上記ゲルマニウム層へのドーパントの打ち込みと上記シリコン多結晶層へのドーパントの打ち込みはどちらを先に行ってもよいし，２回に分けずに１回のドーパント打ち込みでゲルマニウム層およびシリコン多結晶層への所望のドーパント分布を得るようにすることもできる。
ソースおよびドレインとなるべき領域に形成されたゲルマニウム層上に，ソース電極およびドレイン電極を形成し，これらのソース領域とドレイン領域との間のシリコン多結晶層上に（チャネルとなる領域上に）絶縁膜を介してゲート電極を設けてガラス基板上の電界効果トランジスタが完成する。
上記ゲルマニウム層へのドーパントの打ち込みののち，アニールすることにより，上記ゲルマニウム層のドーパントが活性化し，かつゲルマニウム層が多結晶化する。また，シリコン多結晶層へは上記ゲルマニウム層との境界部分を含めてシリコン多結晶層が非晶質（アモルファス）とならない程度にドーパントが注入されるので（熱拡散による注入の効果を排除するものではない），多結晶の状態を維持する。このようにしてゲルマニウム層およびシリコン多結晶層内のゲルマニウム層に接する部分の抵抗率が大幅に低下し，ソース領域およびドレイン領域として働く。比較的低温（５００℃前後，または５０５℃以下もしくは５００℃以下）のアニールで足りる。
以上のように，第１の製造方法においても第２の製造方法においてもこの発明はゲルマニウムの固相成長が５００℃前後（５０５℃以下または５００℃以下）の温度で生じることを利用したものである。
第１の製造方法および第２の製造方法のいずれにおいても，シリコン多結晶層上のソースおよびドレインとすべき領域を除いてマスクを形成した上で，ゲルマニウム層を蒸着しかつイオン打ち込みを行い，その後，マスクを除去することが好ましい。
一つのマスクをゲルマニウム層の蒸着とイオン打ち込みの両方に利用できる。
第１および第２の製造方法により製造された電界効果トランジスタを総括的に表現すると，この電界効果トランジスタは，ガラス基板上に形成されたシリコン多結晶層と，シリコン多結晶層上のソースおよびドレインとなるべき領域に形成されたゲルマニウム層とを有し，上記ゲルマニウム層と，上記シリコン多結晶層の上記ゲルマニウム層に接する部分とにドーパントが分布することによってソース領域およびドレイン領域が形成されており，ドーパントが分布するゲルマニウム層はドーパントのイオン打ち込みとその後のアニールによる結晶化により形成されるものである。
一実施態様では，上記シリコン多結晶層内のドーパントの分布は，少なくともゲルマニウム層に打ち込まれたドーパントが上記シリコン多結晶層に熱拡散することに基づくものである（次に述べる打ち込まれたドーパントと重畳することを排除するものではない。）。
他の実施態様では，上記シリコン多結晶層内のドーパントの分布は，上記シリコン多結晶層が非晶質とならない程度のドーズ量のイオン打ち込みに基づくものである（ドーパントの分布に対する熱拡散による寄与を排除するものではない。）。
【図面の簡単な説明】  第１図は，ガラス基板上に多結晶Ｓｉ層を形成する工程を示す断面図である。
第２図は，多結晶Ｓｉ層上にマスクを形成する工程を示す断面図である。
第３図は，多結晶Ｓｉ層上にＧｅ層を形成する工程を示す断面図である。
第４図は，Ｇｅ層にドーパントのイオンを打ち込む工程を示す断面図である。
第５図は，マスクを除去し，アニールによりドーパントを熱拡散させる工程を示す断面図である。
第６図は，チャネルとなるべき領域上に絶縁膜を形成する工程を示す断面図である。
第７図は，最後に，ソース電極，ドレイン電極およびゲート電極を形成する工程を示す断面図である。
第８図は，第１実施例と第２実施例におけるドーパントの深さ方向の分布を示すプロファイル図である。
【発明を実施するための最良の形態】  電界効果トランジスタ（ＦＥＴ）の製造方法について第１実施例にしたがって説明し，あわせてこの製造方法により作製されるＦＥＴの構造を明らかにする。第１図ないし第７図はガラス基板上の１個のＦＥＴのみを示すが，必要に応じてガラス基板上に複数または多数のＦＥＴを設けることができるのはいうまでもない。
第１図において，ガラス基板１上にアモルファス・シリコン膜（アモルファスＳｉ層）またはシリコン多結晶膜（多結晶Ｓｉ層）２を形成する。アモルファスＳｉの場合にはこれを結晶化する。たとえば，金属誘起固相成長法（ＭＩＬＣ法）を用いる。５００℃以下の温度でＳｉの結晶成長が可能である。
次に第２図において，多結晶Ｓｉ層２上のソースおよびドレインとすべき領域を除いてゲルマニウム層（薄膜）を形成するための，およびイオン打ち込みのためのマスク１０を形成する。
続いて第３図において，ガラス基板１上のソースおよびドレイン領域となるべきマスク１０で覆われていない部分にゲルマニウム（Ｇｅ）層１１，１２を形成する。Ｇｅ層１１，１２の形成はたとえば真空蒸着により行なうことができ，アモルファスＧｅが形成される。マスク１０の上にもＧｅ層１３が形成される。
第４図において，Ｇｅ層１１，１２（および１３）にドーパント（たとえばリン）のイオンをイオン注入法等により打ち込む。ドーパントをＧｅ層１１，１２（および１３）にのみ打ち込むようにしてもよいし，その一部が多結晶Ｓｉ層２に達するようにしてもよい。後者の場合には，多結晶Ｓｉ層２をアモルファス化しない程度のドーズ量とする。
第５図に示すように，マスク１１（およびその上のＧｅ層１３）を除去する。そして，多結晶Ｓｉ層２とＧｅ層１１，１２が形成されたガラス基板１を炉の中に入れ，Ｎ２または不活性ガス雰囲気中でアニール（加熱）し，ドーパントの活性化とＧｅ層１１，１２の結晶化を行う。このとき，ドーパントは多結晶Ｓｉ層２に拡散し，Ｇｅ層１１，１２の下にそれぞれソース領域Ｓおよびドレイン領域Ｄが形成される。５００℃前後，または５０５℃以下もしくは５００℃以下の温度で，２〜３時間程度のアニールで，Ｇｅ層１１，１２が多結晶化し，かつＧｅ層１１，１２の抵抗率が大きく減少することが分った。
最後に，第６図に示すように，少なくとも，ソース領域Ｓとドレイン領域Ｄとの間のチャネル領域となるべき多結晶Ｓｉ層２の領域の上に絶縁膜（層）（ゲート酸化膜）１４を形成し，さらに第７図に示すようにＧｅ層１１，１２および絶縁膜１４の上に，ソース電極２１，ドレイン電極２２およびゲート電極２３（電極パッド）を形成する。
上記第１実施例ではドーパントのイオン打ち込みは基本的にはＧｅ層１１，１２について行っている。イオン打ち込み濃度の深さ方向への分布は第８図（Ｂ）に曲線ｃで示すようになる。アニールによりＧｅ層１１，１２に打ち込まれたドーパントは多結晶Ｓｉ層２に拡散して，ドーパントの分布は破線ｄで示すようになる。比較的長い時間のアニールが必要である。
これに対して，第２の実施例は，第８図（Ａ）に示すように２回のイオン注入を行うものである。第１回目は曲線ｂで示すように多結晶Ｓｉ層２にもドーパント・イオンが注入されるように高加速電圧でイオン注入を行う（すなわち，Ｇｅ層１１，１２のみならず，多結晶Ｓｉ層２のＧｅ層との境界部分およびその内部までドーパントを注入する）。このとき，多結晶Ｓｉ層２が非晶質にならないように，ドーズ量を抑える（すなわち，ドーズ量を多結晶Ｓｉが非晶質化する臨界ドーズ量以下とする）。
第２回目は，第８図（Ａ）の曲線ａで示される分布が得られるように，加速電圧を下げ，主にＧｅ層１１，１２内にドーパント・イオンが注入されるようにする。多量（臨界ドーズ量以上）のドーパントを注入する（たとえば１０の１９乗以上）。
このようにして，多結晶Ｓｉ層２のＧｅ層１１，１２に接する部分の電気抵抗を，多結晶Ｓｉ層２を非晶質とすることなく低下させ，Ｇｅ層１１，１２とこれに接する多結晶Ｓｉ層２内部に，高濃度不純物を有するソース領域およびドレーン領域を形成することができる。Ｇｅ層１１，１２はアニールにより結晶化し，電気抵抗が低下するのは上記実施例と同じである。
第１回目のイオン注入（プロファイルｂ）と第２回目のイオン注入（プロファイルａ）とを逆の順序で行ってもよいし，プロファイルａとｂとを重畳したようなプロファイルを持つように１回のイオン注入で注入してもよい。
この第２の実施例においても，アニールによるドーパントの拡散効果によりＧｅ層１１，１２内のドーパントが多結晶Ｓｉ層２内に注入されることがありうるし，これを排除するものではない。第１実施例において，Ｇｅ層１１，１２のみならず多結晶Ｓｉ層２にもドーパントをイオン注入してもよいのはいうまでもない。
第２実施例において，イオン注入工程より前の工程（多結晶Ｓｉ層２の形成，マスク１０の形成，Ｇｅ層１１，１２の形成）は第１実施例と同じである。また，イオン注入後，５００℃前後，または５０５℃以下もしくは５００℃以下の温度でアニールするのも第２実施例と同じであるが，このアニールはＧｅ層１１，１２が結晶化するものであればよい。最後に，絶縁層，電極の形成等が行なわれるのはいうまでもない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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