(57)【要約】  半導体メモリー、イメージセンサー、PLAなどの集積回路は、シリコン基板などリジッドで平面状の基板に形成されていた。そのため、形状に柔軟性がなく、応用が限定されていた。また、複数の回路素子を平面上に連続して形成しているため、すべての回路素子を欠陥なく作製しないと良品の半導体メモリーを製造することができず、歩留まり向上が困難であった。  線状素子を布状に織る、または編むことにより、平面状の半導体メモリーを作製したり、線状素子を束ねて線状の半導体メモリーを作製することにした。線状素子からなる集積回路は、柔軟性があり軽いので多様な用途に用いることができる。一度、線状素子を作製して、良品の線状素子のみ選択して集積回路を作製できるので、集積回路の製造歩留まりが向上する。
2005041302.tif 000002
【特許請求の範囲】
【請求項１】
N型のMISFETを含む第一の線状体と、P型のMISFETを含む第二の線状体からなり、第一の線状体と第二の線状体との間に分離領域を配置した相補型MISFET。
【請求項２】
前記MISFETを形成する複数の領域を有する断面が長手方向に連続的又は間欠的に形成されている、請求項１記載の相補型MISFET。
【請求項３】
前記線状体、及び/又は、前記分離領域を有機半導体又は導電性高分子からなる材料により形成した、請求項１又は２のいずれか１項記載の相補型MISFET。
【請求項４】
請求項１乃至３のいずれか１項記載の相補型MISFETからなる集積回路。
【請求項５】
複数の前記線状体の間に絶縁性材料を塗布する又は蒸着することにより前記分離領域を形成する、請求項１乃至３のいずれか１項記載の相補型MISFETの製造方法。
【請求項６】
前記線状体の表面に絶縁膜を形成することにより前記分離領域を形成する、請求項１乃至３のいずれか１項記載の相補型MISFETの製造方法。
【請求項７】
線状体に形成された回路素子を形成する複数の領域を有する断面が長手方向に連続的又は間欠的に形成されている複数の前記線状体からなる集積回路。
【請求項８】
前記集積回路が、半導体メモリー、イメージセンサー、又は、PLAである、請求項７記載の集積回路。
【請求項９】
前記線状体を有機半導体又は導電性高分子からなる材料により形成した、請求項７又は８のいずれか１項記載の集積回路。
【請求項１０】
前記線状体の断面形状が、円形、多角形、星型、三日月、花弁、文字形状、その他の任意形状を有している、請求項４又は７乃至９のいずれか１項記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、線状体に形成した相補型MISFET及び集積回路に関する。
【背景技術】
【０００２】
（従来の相補型MISFET）
低消費電力、高集積密度などの特徴を持つ相補型MISFETにより構成される集積回路は、電池駆動による携帯型電子機器などに広く使用されている。【０００３】
図２８(a)は、従来の平面基板上に形成された相補型MISFETの構造を示す断面図である。従来の相補型MISFETは、N型ウェル領域４９２上に形成したP型MISFETと、P型の半導体基板４９１上に形成したN型MISFETにより構成される。P型MISFETは、ゲート電極４９９、P型のドレイン領域４９５、P型のソース領域４９４で構成され、ソース領域４９４とウェル領域４９２はN型のウェルコンタクト領域４９３を介して電気的に接続している。N型MISFETは、ゲート電極５００、N型のドレイン領域４９６、N型のソース領域４９７で構成され、ソース領域４９７と基板４９１はP型の基板コンタクト領域４９８を介して電気的に接続している。【０００４】
（従来の集積回路）
従来の集積回路の例として、半導体メモリー、イメージセンサー、PLAの構造、機能について以下に説明する。【０００５】
（従来の半導体メモリー）
半導体メモリーは、プログラムやデータなどの電子情報を記憶する装置として、コンピュータや電子機器に幅広く使用されている。【０００６】
図２４(a)は、従来の半導体メモリーを構成する平面基板上に形成されたMISFETの断面図である。シリコンなどからなる平面基板４０１上に、ゲート電極４０３、ゲート絶縁膜４０４、ソース領域４０５、ドレイン領域４０６からなる複数のMISFETが、LOCOS法などにより形成した絶縁分離領域４０２により電気的に分離されて形成されている。【０００７】
図２４(b)は、半導体メモリー、例えば、マスクROMの回路図であり、図２５(a)、(b)は、図２４(b)に示す回路図に対応する従来の半導体メモリーの平面図である。図２５(a)、(b)において、各MISFETは、ゲート電極、ソース領域、ドレイン領域、ソースコンタクト、ドレインコンタクトのパターンから構成される。例えば、図２５(a)の左上に配置されたMISFETは、ゲート電極４２１、ソース領域４２２、ドレイン領域４２３、ソースコンタクト４２４、ドレインコンタクト４２５のパターンから構成されている。各MISFET間は、例えば多結晶シリコンからなるゲート配線と、例えばAlからなるソース配線、ドレイン配線により接続されている。図２５(a)、(b)においては、ゲート配線４２１、４３１は、それぞれ、ゲート電極と共通の多結晶シリコン層により形成され、図２４(b)のワード線４１１に対応している。ソース配線４２６、４３６は、いずれも接地電位に接続される。ドレイン配線４２７、４３７は、それぞれ、図２４(b)のビット線４１２に対応している。【０００８】
マスクROMにおける情報の記録は、ドレインとビット線の接続、あるいは、非接続によって行う。図２４(b)における接続ノード４１３は、ドレインとビット線４１２が接続しているノードを示し、非接続ノード４１４は、ドレインとビット線４１２が接続していないノードを示している。平面基板４０１上に、予めMISFET、及び、一層目Al配線（ソース配線）まで完成した基板を用意しておく。マスクROMで記憶するデータが決定した段階で、ドレインコンタクト４２５のマスク、あるいは、２層目Al配線４３７のマスクを用意し、少ないマスク工程だけで組み合わせ論理回路が実現するので、ターンアラウンドタイムを短縮できる。図２５(a)は、ドレインコンタクトのパターンによってデータを記録した場合に対応し、図２５(b)は、２層目Al配線のパターンによってデータを記憶した場合に対応する。【０００９】
（従来のイメージセンサー）
イメージセンサーは、光エネルギーを電気エネルギーに変換するフォトダイオードと、発生した電気エネルギーを蓄積し、電気信号として取り出すMISFETから構成され、フォトダイオードとMISFETを組み合わせた画素を、一次元、あるいは二次元に配列して、画素が検知した光を電気的な画像信号として取り出す機能を持つ。【００１０】
図２６(a)は、従来のイメージセンサーを構成する平面基板上に形成されたMISFET及びフォトダイオードの断面図であり、(b)は、イメージセンサーの回路図の一部であり、(c)は、(b)に対応する従来のイメージセンサーの平面図である。シリコンなどからなるP型の平面基板４５１上に、ゲート電極４５６、ゲート絶縁膜４５５、N型のソース領域４５３、N型のドレイン領域４５４から構成されたMISFETと、P型の平面基板４５１からなるアノードと、N型のカソード領域４５９から構成されたフォトダイオードが形成されている。【００１１】
図２６(b)は、イメージセンサーの回路図であり、図２６(c)は、図２６(b)に示す回路図に対応する従来のイメージセンサーの平面図である。図２６(b)のフォトダイオード４６２、MISFET４６３は、それぞれ、図２６(c)のパターン４６６、パターン４６７に対応し、また、図２６(b)の垂直選択線４６４は、図２６(c)のゲート配線を兼ねたゲート電極に対応する。さらに、図２６(b)の垂直信号線４６５は、図２６(c)のドレイン配線４６９に対応する。基板４５１を接地電位に接続することで、各フォトダイオードのアノードは接地電位に接続される。フォトダイオードを構成するPN接合に光が照射されると、電子正孔対が発生し、発生した電子は、N型のカソード領域を通ってMISFETのソース領域４５３に蓄積される。蓄積された電子は、MISFETがゲート電圧の制御によりONになると、ドレイン配線を通ってイメージセンサーの出力回路に転送される。【００１２】
（従来のPLA）
PLAは、規則的に配置した複数のMISFETからなる集積回路上で配線パターンを変更するだけで任意の組み合わせ論理を実現できるので、レイアウト設計の自動化、設計のターンアラウンドタイム短縮に効果的な論理集積回路である。【００１３】
図２４(a)は、従来のPLAを構成する平面基板上に形成されたMISFETの断面図である。シリコンなどからなる平面基板４０１上に、ゲート電極４０３、ゲート絶縁膜４０４、ソース領域４０５、ドレイン領域４０６からなる複数のMISFETが、LOCOS法などにより形成した絶縁分離領域４０２により電気的に分離されて形成されている。【００１４】
図２７(a)は、PLAのAND平面の回路図であり、図２７(b)は、図２７(a)に示す回路図に対応する従来のPLAの平面図である。各MISFETは、ゲート電極、ソース領域、ドレイン領域、ソースコンタクト、ドレインコンタクトのパターンから構成される。例えば、図２７(b)の左上に配置されたMISFETは、ゲート電極４７４、ソース領域４７５、ドレイン領域４７６、ソースコンタクト４７７、ドレインコンタクト４７８のパターンから構成されている。各MISFET間は、例えば多結晶シリコンからなるゲート配線と、例えばAlからなるソース配線、及びドレイン配線により接続されている。図２７(b)においては、ゲート配線４７９は、それぞれ、ゲート電極と共通の多結晶シリコン層により形成され、図２７(a)のAND平面入力配線４７１に対応している。ソース配線４８０は、いずれも接地電位に接続される。ドレイン配線４８１は、それぞれ、図２７(a)のAND平面出力配線４７３に対応している。平面基板４０１上に、予めMISFET、及び、一層目Al配線まで完成した基板を用意しておく。集積回路で実現するシステムの仕様が決定した段階で、２層目Al配線のマスクを用意し、１回のマスク工程だけで組み合わせ論理回路が実現するので、ターンアラウンドタイムを短縮できる。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
（従来の相補型MISFETの問題点）
従来の相補型MISFETにおいては、図２８(a)に示すソース領域４９４、ウェル領域４９２、基板４９１により構成されるPNPトランジスタと、ソース領域４９７、基板４９１、ウェル領域４９２により構成されるNPNトランジスタとにより、図２８(b)に回路図を示す寄生サイリスターが形成され、電源電圧の変動による変位電流や接合リーク電流などのトリガー作用により電源電圧Vddとグランド電圧Vssの間に過大な電流が流れるラッチアップとよばれる現象が発生する。ラッチアップが起きると回路が誤動作する、過熱によりMISFETが破壊されるという問題が発生する。ラッチアップの発生を防止する方法としては、一般的に、（１）P型MISFETとN型MISFETとの間の距離を大きくする。（２）ウェル領域、基板領域の電位を安定にするため、ウェルコンタクト、基板コンタクトを多数形成し、それぞれ電源配線及びグランド配線と接続するなどの対策が行われるが、いずれも回路として動作しない領域が増えることになり、集積度の向上を妨げるという問題がある。  【００１６】
また、ラッチアップは、上記に説明したP型基板上にNウェルを形成する場合だけでなく、N型基板上にPウェルを形成した場合や、P型、又はN型基板上に、PウェルとNウェルを両方形成した場合にも起こり得る。【００１７】
集積度を向上して、かつラッチアップを防止する方法として、図２８(c)に示すようなSOI基板上に相補型MISFETを形成する方法が知られている。相補型MISFETを構成するP型MISFETは、絶縁性の基板５０１上に形成されたNウェル領域５０３上に形成され、N型MISFETは、Pウェル領域５０２上に形成される。Nウェル領域５０３とPウェル領域５０２は絶縁性のトレンチ分離領域５０４で電気的に分離されている。構造的に寄生サイリスターが形成されないので、集積度を向上してもラッチアップは発生しないが、図２８(a)に示す構造の相補型MISFETを形成するバルク基板に比べ、SOI基板は高価であり、またトレンチ分離領域５０４の製造工程が複雑であるという問題があった。【００１８】
（従来の集積回路の問題点）
従来の集積回路は、シリコン基板などリジッドで平面状の基板に形成されていた。そのため、形状に柔軟性がなく、応用が限定されるという問題があった。
また、複数の回路素子を連続した基板上に形成しているため、少なくとも一個の回路素子が不良になれば、不良部分だけ良品と交換することができず、装置全体が不良になる。そのため、すべての回路素子を欠陥なく製造するために、プロセスのクリーン度向上などプロセス管理を極めて厳密に行う必要があり、特に、装置を大型化しようとすると、歩留まり向上の難しさが加速的に増加するという問題があった。
さらに、素子を配置する領域が平面基板の二次元領域に限定されるため、集積度を飛躍的に大きくすることができないという問題があった。
【課題を解決するための手段】
【００１９】
本発明（１）は、N型のMISFETを含む第一の線状体と、P型のMISFETを含む第二の線状体からなり、第一の線状体と第二の線状体との間に分離領域を配置した相補型MISFETである。【００２０】
本発明（２）は、前記MISFETを形成する複数の領域を有する断面が長手方向に連続的又は間欠的に形成されている、前記発明（１）の相補型MISFETである。【００２１】
本発明（３）は、前記線状体、及び/又は、前記分離領域を有機半導体又は導電性高分子からなる材料により形成した、前記発明（１）又は前記発明（２）の相補型MISFETである。【００２２】
本発明（４）は、前記発明（１）乃至前記発明（３）の相補型MISFETからなる集積回路である。【００２３】
本発明（５）は、複数の前記線状体の間に絶縁性材料を塗布する又は蒸着することにより前記分離領域を形成する、前記発明（１）乃至前記発明（３）の相補型MISFETの製造方法である。【００２４】
本発明（６）は、前記線状体の表面に絶縁膜を形成することにより前記分離領域を形成する、前記発明（１）乃至前記発明（３）の相補型MISFETの製造方法である。【００２５】
本発明（７）は、線状体に形成された回路素子を形成する複数の領域を有する断面が長手方向に連続的又は間欠的に形成されている複数の前記線状体からなる集積回路である。【００２６】
本発明（８）は、前記集積回路が、半導体メモリー、イメージセンサー、又は、PLAである、前記発明（７）の集積回路である。【００２７】
本発明（９）は、前記線状体を有機半導体又は導電性高分子からなる材料により形成した、前記発明（７）又は前記発明（８）の集積回路である。【００２８】
本発明（１０）は、前記線状体の断面形状が、円形、多角形、星型、三日月、花弁、文字形状、その他の任意形状を有している、前記発明（４）又は前記発明（７）乃至前記発明（９）の集積回路である。
【発明の効果】
【００２９】
（１）N型MISFETを含む線状体とP型MISFETを含む線状体を電気的に分離して相補型MISFETを形成することにより、ラッチアップの発生を防止できる。
（２）相補型MISFET又は集積回路を構成する導電性領域、半導体領域、及び/又は、絶縁体領域を有機半導体又は導電性高分子からなる材料により形成することにより、材料コストの低減や製造プロセスの簡単化などにより製造コストの低減に効果がある。
（３）絶縁性材料を塗布する又は蒸着するだけで、線状体を電気的に分離できるので、簡単なプロセスで素子分離を行うことができる。
（４）回路素子を形成する複数の領域を有する断面が長手方向に連続的又は間欠的に形成された構造であるため、押出し形成や延伸形成により、複数の領域を有する線状素子を簡単なプロセスで製造することができる。
（５）線状体を織る、あるいは編むことにより作製した平面状の集積回路は、柔軟性があり薄くて軽いため、薄型機器や携帯機器などに用いる電子装置として多様な用途がある。
（６）線状体を束ねることにより作製した線状の集積回路は、柔軟性があり細くて軽いため、配線コードやファイバースコープなどの線状部品又は線状装置に用いる電子装置として多様な用途がある。
（７）線状体を二次元平面状に並べるだけでなく、線状体を配置した平面を積み重ねたり、線状体自体を積み重ねて、三次元の集積回路を形成できるので、集積度を大幅に向上させることが可能である。
（８）線状体を組み合わせて、集積回路を作製できるので、多くの線状体を組み合わせることにより製造設備の規模によらない大型装置を製造できる。特に、半導体メモリーにおいては、記憶容量を飛躍的に大きくすることも可能である。
（９）複数の線状体を用いて集積回路を製造する場合に、製造前に各線状体を検査して、選別した良品だけ用いて集積回路を製造できる。もしくは、集積回路を製造してから、検査を行い、不良部の線状体だけを交換することもできるので、集積回路を大型化した場合に、特にプロセス管理を厳密にしなくても、製造歩留まりを向上できる。
（１０）回路素子を形成する線状体に、同時に、発光素子、表示素子、光電池、光センサーなどの線状の光電変換素子を形成する場合に、線状体の断面形状を、多角形、星型、三日月型、花弁型、文字形状など表面積が大きくなる形状にすることにより、光電変換素子の表面積も大きくなり、光電変換効率の向上に効果がある。
【図面の簡単な説明】
【００３０】
【図１】(a)は、DRAMの回路図であり、(b)は、(a)に示すDRAMのメモリーセルに対応する本発明の集積回路の斜視図である。
【図２】(a)乃至(d)は、図１(b)に斜視図を示す本発明の集積回路を構成する線状素子の断面図である。(e)及び(f)は、他の線状素子の断面図である。
【図３】(a)は、SRAMの回路図であり、(b)は、(a)に示すSRAMに対応する本発明の集積回路の正面図である。
【図４】(a)は、マスクROMの回路図であり、(b)は、(a)に示すマスクROMに対応する本発明の集積回路の斜視図である。
【図５】(a)は、E2PROMの回路図であり、(b)は、(a)に示すE2PROMに対応する本発明の集積回路の斜視図である。
【図６】(a)、(b)は、図５(b)に斜視図を示す本発明の集積回路を構成する線状メモリー素子の斜視図、及び、断面図である。
【図７】イメージセンサーの基本構成を説明するための回路図である。
【図８】図７に回路図を示す本発明の集積回路を構成する線状素子の斜視図である。
【図９】(a)乃至(d)は、図８に示す本発明の集積回路を構成する線状素子の断面図である。
【図１０】図７に回路図を示す本発明の集積回路の斜視図である。
【図１１】AND平面とOR平面により構成されるPLAの回路図である。
【図１２】図１１に回路図を示す本発明の集積回路を構成する線状素子の斜視図である。
【図１３】(a)及び(b)は、図１２に示す本発明の集積回路を構成する線状素子の断面図である。
【図１４】(a)は、PLAのAND平面の回路図であり、(b)は、(a)に示す回路図に対応する本発明の集積回路の斜視図である。
【図１５】(a)は、PLAのOR平面の回路図であり、(b)は、(a)に示す回路図に対応する本発明の集積回路の斜視図である。
【図１６】本発明の相補型MISFETを構成する線状素子の斜視図である。
【図１７】(a)乃至(d)は、本発明の相補型MISFETを構成する線状素子の断面図である。
【図１８】(a)乃至(c)は、本発明の相補型MISFETにより構成したインバータを説明するための図である。
【図１９】(a)乃至(c)は、本発明の相補型MISFETにより構成したNANDを説明するための図である。
【図２０】(a)乃至(c)は、本発明の相補型MISFETにより構成したインバータートランスファーゲートを説明するための図である。
【図２１】(a)乃至(c)は、本発明の相補型MISFETにより構成したDFFを説明するための図である。
【図２２】(a)は、線状素子の製造に用いられる押し出し装置を示す正面図である。(b)は、線状素子の製造に用いられる押し出し装置で使用される型の平面図である。
【図２３】本発明の集積回路の配線形成方法に係り、(a)は、配線形成工程における集積回路の斜視図であり、(b)乃至(e)は、配線形成工程の工程順断面図である。
【図２４】(a)は、従来の半導体メモリー又はPLAを構成する平面状素子の断面図であり、(b)は、マスクROMの回路図である。
【図２５】(a)、(b)は、従来のマスクROMの平面図である。
【図２６】(a)は、従来のイメージセンサーを構成する平面状素子の断面図であり、(b)は、イメージセンサーの回路図の一部であり、(c)は、(b)に対応する従来のイメージセンサーの平面図である。
【図２７】(a)は、従来のPLAのAND平面の回路図であり、 (b)は、(a)に対応する従来のPLAの平面図である。
【図２８】(a)は、従来の相補型MISFETの構造を示す断面図である。(b)は、従来の相補型MISFETにおいて発生するラッチアップの発生原因を説明するための回路図である。(c)は、従来の他の相補型MISFETの構造を示す断面図である。
【符号の説明】
【００３１】
１、６１  MISFET
２  キャパシター
３、６４、８３  ワード線
４、６５、８４  ビット線
５  線状キャパシター
６、６６、１３２、１９２、２５１、２５２、２５３、２７１、２７２、２７３、２７４  線状MISFET
５１、３３１  線状N型MISFET
５２、３３２  線状P型MISFET
３３４、３３５  線状体
７、９、１１１、１３３、１４１、２１４、３０７、３１１、３２７、３３１  素子領域
８、１０、１１２、１３４、１４２、２１５、３１３、３３３  素子分離領域
１１、１３  電極領域
１２、１５、２１、２５、３１、３２、３３、３９、４４、１１０、１１３、１３８、１３９、１４０、１５１、１５２、１５３、２０９、２１０、２１１、３０１、３２１、３１２、３３２、３１７、３１８  絶縁体領域
１６、３４、４３、５５、５８、１４３、２０１、３０２、３２２、３１６  ゲート電極  
１７、３５、４２、１４４、２０２、３０３、３２３  ゲート絶縁体領域
１８、３７、４０、１０５、１４７、２０５、３０６、３２６  半導体領域
１９、３６、４１、１０６、１４５、２０３、３０４、３２４  ソース領域
２０、３８、３９、１０７、１４６、２０４、３０５、３２５  ドレイン領域
２２、５３、５６、６７、８６、１０８、１４９、２０７、２５４、２７５、３０８、３１４  ソース電極
２３、５４、５７、１０９、１５０、２０８、２１１、２１２、２１３、２５５、２７６、３１５  ドレイン電極
８１  メモリー素子
６２、８２  接続ノード
６３  非接続ノード
８５  線状メモリー素子
６８、８７  コンタクト層
６９、８８  配線層
１０１  制御ゲート電極
１０２  第一のゲート絶縁体領域
１０３  浮遊ゲート電極
１０４  第二のゲート絶縁体領域
１２１  垂直走査回路
１２２  水平走査回路
１２３  フォトダイオード
１２４  垂直スイッチMISFET
１２５  垂直選択線
１２６、１９３  垂直信号線
１２７  水平スイッチMISFET
１２８  出力アンプ
１２９  出力線
１３１、１９１  線状フォトダイオード
１３５  アノード領域
１３６  カソード領域
１３７  カソード電極
２５６、２５７  AND平面の入力配線
２５８  AND平面の出力配線
２５９、２７９  接地配線
２７７  OR平面の入力配線
２７８  OR平面の出力配線
２６０、２８０  ソースコンタクト
１９４、２６１、２８１  ドレインコンタクト
３４１  押し出し装置
３４２  原料１容器
３４３  原料２容器
３４４  原料３容器
３４５、３５０  型  
３４６  線状素子
３４７  ローラ
３４８  ドーピング処理部
３４９  電極形成処理部
３６１  基板
３６２  光反応性有機膜
３６３  線状素子
３６４  マスク
３６５  絶縁体領域
３６６  導電体領域
４０１、４５１、４９１  平面基板
４０２、４５２  素子分離領域
４０３、４２１、４３１、４５６、４６８、４７４  ゲート電極
４０４、４５５  ゲート絶縁膜
４７９  ゲート配線
４０５、４２２、４３２、４５３、４７５  ソース領域
４０６、４２３、４３３、４５４、４７６  ドレイン領域
４０７、４５７  ソース電極
４０８、４５８  ドレイン電極
４２４、４３４、４７７  ソースコンタクト
４２５、４３５、４７８  ドレインコンタクト
４２６、４３６、４８０  ソース配線
４２７、４３７、４６９、４８１  ドレイン配線
４５９  カソード領域
４６０  カソード電極
４０９、４６１  層間絶縁膜
４１０、４６７  MISFET
４６２  フォトダイオード
４６３  垂直スイッチMISFET
４６４  垂直選択線
４６５  垂直信号線
４１１  ワード線
４１２  ビット線
４１３  接続ノード
４１４  非接続ノード
４７１  AND平面入力配線
４７３  AND平面出力配線
４９１  P型基板
４９２、５０３  N型ウェル領域
５０２  P型ウェル領域
４９３、５０５  N型ウェルコンタクト領域
４９４、５０６  P型ソース領域
４９５、５０７  P型ドレイン領域
４９６、５０８  N型ドレイン領域
４９７、５０９  N型ソース領域
４９８、５１０  P型基板コンタクト領域
４９９、５００、５１１、５１２  ゲート電極
５０１  絶縁性基板
【発明を実施するための最良の形態】
【００３２】
以下、本発明における用語の定義を明らかにすると共に、本発明の最良形態について説明する。尚、本発明の技術的範囲は、以下に述べる最良形態（構造、形状や材料等）により何ら限定されるものではない。【００３３】
（用語の定義）【００３４】
「線状体」、「線状素子」：
「線状体」とは、細長い糸状又は繊維状の固体物質のことであり、本発明においては、線状体の中に、トランジスター、キャパシター、抵抗などの回路素子を形成して、相補型MISFETや集積回路を作製している。線状体に形成された回路素子を、「線状素子」と呼ぶ。素子領域と分離領域を交互に配置することにより、１本の「線状体」の中に複数の回路素子を形成することが可能である。【００３５】
「素子領域」、「分離領域」：
「素子領域」とは、回路素子を構成する領域のことで、例えば、MISFETにおけるゲート電極、ゲート絶縁膜、ソース、ドレイン、半導体領域のことである。特に、MISFETの説明において「半導体領域」という場合は、半導体材料からなる領域すべてを示すものではなく、ソースとドレインの間に挟まれ、ゲート電圧の制御によりチャネルを形成する領域を含む連続した半導体領域のことを意味するものとする。
また、「分離領域」とは、回路素子と他の回路素子を電気的に分離する領域のことを意味する。【００３６】
「有機半導体」、「導電性高分子」：
物質は、複雑な炭素化合物を含むか否かにより「有機物」と「無機物」に分類され、導電率に応じて「導電体」、「半導体」、「絶縁体」に分類される。また、「分子量」の大小により「高分子」、「低分子」に分類される。
「有機半導体」とは、有機物からなる半導体のことで、無機半導体と同様に、不純物をドープすることで、P型半導体の場合は正孔をキャリアとする導電性を示し、N型半導体の場合は電子をキャリアとする導電性を示す。有機半導体には、分子量が小さい物質も含まれる。
「導電性高分子」とは、分子量が大きい物質であって、一般的にドーピングを行うことにより高い導電性を示す材料のことである。導電性高分子には、複雑な炭素化合物を含まない無機物も含まれる。【００３７】
「からなる」とは、「のみからなる」という概念と「含む」という概念を意味する。従って、例えば、本発明（４）に係る集積回路は、相補型MISFET以外の回路素子を含有していてもよい。【００３８】
（相補型MISFET）
（線状素子）
図１６は、本発明の相補型MISFETを構成するN型MISFETとP型MISFETの斜視図である。本発明の相補型MISFETを構成する線状体３３４と線状体３３５は、それぞれ独立した線状体として形成されており、線状体３３４には複数のN型MISFETが形成されており、線状体３３５には複数のP型MISFETが形成されている。線状体３３４に形成されたN型MISFET３０７は、絶縁体領域３０１、ゲート電極３０２、ゲート絶縁体領域３０３、ソース領域３０４、半導体領域３０６、及びドレイン領域３０５により構成され、線状体３３５に形成されたP型MISFET３３２は、絶縁体領域３２１、ゲート電極３２２、ゲート絶縁体領域３２３、ソース領域３２４、半導体領域３２６、及びドレイン領域３２５により構成される。【００３９】
また、N型MISFET、P型MISFETのいずれにおいても、絶縁体領域を線状体の中心領域とするかわりに、導電体領域や中空領域を線状体の中心領域とした場合でも、線状体はMISFETとして機能する。【００４０】
N型MISFET３０７では、半導体領域３０６に対しゲート電極３０２に閾値電圧よりも高い電圧を印加すると、ゲート絶縁体領域３０３に接する半導体領域３０６の表面の電子密度が増加してチャネルが形成され、N型領域であるソース領域３０４とドレイン領域３０５が導通する。半導体領域３０６の電位は外部電圧を印加することにより制御することが好ましい。さらに、半導体領域３０６の電位はソース領域と同じ電位とすることが好ましい。  【００４１】
P型MISFET３２７では、半導体領域３２６に対しゲート電極３２２に閾値電圧よりも低い電圧を印加すると、ゲート絶縁体領域３２３に接する半導体領域３２６の表面の正孔密度が増加してチャネルが形成され、P型領域であるソース領域３２４とドレイン領域３２５が導通する。半導体領域３２６の電位は外部電圧を印加することにより制御することが好ましい。さらに、半導体領域３２６の電位はソース領域と同じ電位とすることが好ましい。【００４２】
図１６及び図１７(a)乃至(f)により、線状体に形成されたMISFETの電極構造及び断面構造について説明する。図１６に示すように、線状体３３４におけるMISFET３０７のソース領域３０４、ドレイン領域３０５、ゲート電極３０２は、それぞれ線状体３３４の表面のソース電極領域３０８、ドレイン電極領域３０９、ゲート電極領域３１０と電気的に接続している。電極分離領域３１２は、ソース電極領域３０８、ドレイン電極領域３０９、ゲート電極領域３１０を電気的に分離するための領域である。N型MISFET３０７は、MISFET分離領域３１３によりN型MISFET３１１と電気的に分離されている。【００４３】
一方、線状体３３５におけるMISFET３２７のソース領域３２４、ドレイン領域３２５、ゲート電極３２２は、それぞれ線状体の表面のソース電極領域３２８、ドレイン電極領域３２９、ゲート電極領域３３０と電気的に接続している。電極分離領域３３２は、ソース電極領域３２８、ドレイン電極領域３２９、ゲート電極領域３３０を電気的に分離するための領域である。P型MISFET３２７は、MISFET分離領域３３３によりP型MISFET３３１と電気的に分離されている。【００４４】
以下、断面構造については、N型MISFETに関して説明を行うが、P型MISFETにおいても同様の構造をとるものとする。図１７(a)は、MISFET領域３０７における線状体の断面図である。絶縁体領域３０１を中心に、ゲート電極３０２、ゲート絶縁体領域３０３、ソース領域３０４、ドレイン領域３０５、半導体領域３０６が配置されている。図１７(b)は、ソース電極領域３０８における線状体の断面図である。図１７(a)を断面図とする線状体を形成後、半導体領域３０６の表面をソース領域３０４が露出するようにエッチング又は研磨などの方法で除去し、その周りに導電体領域の塗布などによりソース電極領域３１４を形成する。図１７(c)は、ドレイン電極領域３０９における線状体の断面図である。図１７(a)を断面図とする線状体を形成後、半導体領域３０６の表面をドレイン領域３０５が露出するようにエッチング又は研磨などの方法で除去し、その周りに導電体領域の塗布などによりドレイン電極領域３１５を形成する。図１７(d)は、ゲート電極領域３１０における線状体の断面図である。図１７(a)を断面図とする線状体を形成後、半導体領域３０６、ソース領域３０４、ドレイン領域３０５、ゲート絶縁体領域３０３をエッチング又は研磨などの方法で除去し、その周りに導電体領域の塗布などによりゲート電極領域３１６を形成する。図１７(e)は、電極分離領域３１２における線状体の断面図である。図１７(a)を断面図とする線状体を形成後、半導体領域３０６をエッチング又は研磨などの方法で除去し、その周りに絶縁体領域の塗布などにより絶縁分離領域３１７を形成する。図１７(f)は、MISFET分離領域３１３における線状体の断面図である。図１７(a)を断面図とする線状体を形成後、半導体領域３０６、ソース領域３０４、ドレイン領域３０５、ゲート絶縁体領域３０３、ゲート電極３０２をエッチング又は研磨などの方法で除去し、その周りに絶縁体領域の塗布などにより絶縁分離領域３１８を形成する。【００４５】
（論理回路セル）
図１８乃至図２１は本発明の相補型MISFETにより論理回路セルを作製した実施例を説明するための図である。
図１８(a)および(b)は、それぞれ、インバータのシンボル、および回路図である。図１８(c)は、本発明の相補型MISFETにより構成したインバータの正面図である。
図１９(a)及び(b)は、それぞれ、NANDのシンボル、および回路図である。図１９(c)は、本発明の相補型MISFETにより構成したNANDの正面図である。
図２０(a)及び(b)は、それぞれ、トランスファーゲートのシンボル、および回路図である。図２０(c)は、本発明の相補型MISFETにより構成したトランスファーゲートの正面図である。
図２１(a)及び(b)は、それぞれ、DFFのシンボル、および回路図である。図２１(c)は、本発明の相補型MISFETにより構成したDFFの正面図である。【００４６】
以上、本発明の相補型MISFETを用いて論理回路セルを作製する実施例として、インバータ、NAND、トランスファーゲート、DFFを作製した例について示したが、本発明の相補型MISFETを用いて、例えば、NOR、NAND、OR、EXOR、EXNOR、MUX、TFF、JKFFなどの他の論理回路セルについても作製することが可能である。【００４７】
また、線状体を束ねて線状の論理回路セルを作製する、又は、線状体を平面基板上に配置して平面状の論理回路セルを作製することが可能である。
本発明の相補型MISFETを製造する時に、線状体の表面に絶縁膜を形成したり、線状体と線状体を離間して絶縁性材料で充填するなどの方法で、N型MISFETとP型MISFETを絶縁分離することは、従来の平面基板上に相補型MISFETを形成する場合と異なり、比較的簡単な工程で実施することが可能であり、高価な材料を必要としない。【００４８】
例えば、線状体を絶縁性材料からなる溶液に浸して線状体表面に前記溶液を付着させてから、乾燥させる方法、又は、線状体に絶縁性材料を塗布したり蒸着する方法により、線状体の表面に絶縁膜を形成することが可能である。
また、複数の線状体を離間して配置した上から、スピンコート法などの塗布法又は蒸着により絶縁性の材料を充填することができる。また、線状体を絶縁性の支持体により支持し、線状体と線状体の間を空間により離間する、又は、空間の一部に絶縁性材料を充填することも可能である。
本発明の相補型MISFETは、寄生サイリスターが形成されない絶縁分離構造を安価な材料を用い、比較的簡単なプロセスにより製造することができ、ラッチアップの発生を防止できる。【００４９】
本発明の相補型MISFETは、線状体に複数のMISFET又は論理回路セルを形成しているので、各線状体に同一サイズのMISFETや共通の回路定数を持つ論理回路セルを形成することが容易であり、従って、アレイ状に回路素子あるいは回路セルを配置した集積回路の製造に適している。
本発明の相補型MISFETを用い、予め複数種類の論理回路セルを形成しておき、配線用マスクのみの修正によりユーザが必要とする集積回路を作製するゲートアレーや、プログラム可能なメモリーに対しプログラムを行い、メモリーに書き込まれたデータによりセル間の接続を切り替えることで、ユーザが必要とする集積回路を作製するFPGA(フィールド・プログラマブル・ゲートアレー)と呼ばれる集積回路を作製することも可能である。【００５０】
（集積回路）
本発明の集積回路を、半導体メモリー、イメージセンサー、PLAの具体例を参照しながら説明する。【００５１】
（半導体メモリー）
半導体メモリーについては、DRAM、SRAM、マスクROM、E2PROMの具体例について順に説明する。【００５２】
（DRAM）
図１(a)は、DRAMの回路図である。DRAMは、電荷を蓄積するキャパシター２、キャパシターを選択するスイッチング用のMISFET１、スイッチング用のMISFETを制御するワード線３、データの読み出し、書き込みを行うビット線４から構成される。電子情報は、キャパシター２に電荷が蓄積されているかいないかで記録される。例えば、ワード線Wi、ビット線Biに対応するキャパシターに書き込みを行うときは、ワード線WiをHighにして、MISFETをONにし、ビット線BiをHighにすると、キャパシターに電流が流れ、電荷が蓄積される。あるいは、ビット線BiをLowにすると、キャパシターから電流が流れ、電荷を引き抜くことができる。また、ワード線Wi、ビット線Biに対応するキャパシターからデータを読み出すときは、ワード線WiをHighにして、MISFETをONにし、ビット線Biの電圧を図示しないセンスアンプで検知する。【００５３】
図１(a)に示すDRAMでは、トランジスタアレイを構成するMISFETが、すべてN型MISFETの場合について説明したが、P型のMISFETによりトランジスタアレイを構成した場合でも、ワード線をLowにしてスイッチング用MISFETをONにするなどの論理変更によりP型MISFETからなるDRAMを実現するのは容易である。この点に関しては、後述するマスクROMやE2PROMにおいても同様であり、従って、例えば、半導体材料によっては電子よりも正孔の移動度が大きい有機半導体を用いたMISFETを使用しても本発明の半導体メモリーを実現することは可能である。
また、DRAM、及び、後述するSRAM、マスクROM、E2PROMには、例えば、センスアンプなどの周辺回路があるが、周辺回路に関しても、線状素子で形成することが可能である。【００５４】
（半導体メモリーを構成する線状素子）
図１(b)は、図１(a)に示すDRAMのメモリーセルに対応する本発明の集積回路の斜視図である。図１(b)においては、線状MISFET６と線状キャパシター５からなるメモリーセルが、線状体の長手方向に２個並んだ部分を示している。【００５５】
図２(a)乃至(d)は、図1(b)に斜視図を示す線状素子の断面図である。図２(a)は、線状MISFETの素子領域１８における断面図であり、図２(b)は、絶縁分離領域１０における断面図である。また、図２(c)は、線状キャパシターの素子領域７における断面図であり、図２(d)は、絶縁分離領域８における断面図である。【００５６】
図２(a)に示すように、MISFETの素子領域では、中心にゲート電極１６を有し、その外側に、ゲート絶縁体領域１７、ソース領域１９、ドレイン領域２０、半導体領域１８が形成されている。さらに、その外側に、ソース電極２２、ドレイン電極２３、絶縁体領域２１が形成されている。ソース電極２２は、ソース領域１９よりも円周方向に大きく形成してあり、ソース領域１９と接するだけでなく半導体領域１８とも接しているが、このことにより、ソース電極２２とソース領域１９、半導体領域１８との電気的な接続を行い、半導体領域１８の電位をソース電極２２と同じ電位にすることができる。一方、ドレイン電極２３は、ドレイン領域２０よりも円周方向に小さく形成してあり、ドレイン電極２３と半導体領域１８の短絡を防止している。【００５７】
図２(b)に示すように、MISFETの絶縁分離領域では、ゲート電極１６のまわりに絶縁体領域１７、３１、３２が形成され、MISFETと隣接するMISFETのソース領域、ドレイン領域、半導体領域を電気的に分離している。【００５８】
図２(c)に示すように、キャパシターの素子領域では、中心に第一の電極１１を有し、その外側に、電荷を蓄積する絶縁体領域１２、第二の電極１３が順に形成されている。【００５９】
図２(d)に示すように、キャパシターの絶縁分離領域では、第一の電極１１のまわりに絶縁体領域３３が形成され、キャパシターと隣接するキャパシターの第二の電極を電気的に分離している。【００６０】
線状MISFETにおいて、ソース領域１９、ソース電極２２、ドレイン領域２０、ドレイン電極２３、半導体領域１８は絶縁体領域２５により隣接するMISFETの回路領域と電気的に分離されているが、ゲート電極１６は線状MISFET６を構成する複数のMISFETにおいて連続している。このことにより、図１(a)に示すワード線を容易に形成することができる。【００６１】
線状キャパシターにおいて、第二の電極１３は、絶縁体領域１５により隣接するキャパシターの第二の電極と電気的に分離されているが、第一の電極１１は線状キャパシターを構成する複数のキャパシターにおいて連続している。このことにより、図１(a)にキャパシターから接地電位への配線を容易に形成することができる。【００６２】
また、図２(a)に示す構造のMISFETだけでなく、他の構造のMISFETを用いて集積回路を形成することも可能である。図２(e)は、線状素子断面の中心にゲート電極３４を配置して、その外側にゲート絶縁体領域３５、ソース領域３６、半導体領域３７、ドレイン領域３８、絶縁体領域３９を順次形成した線状MISFETである。同様に、図２(f)は、線状素子断面の中心にドレイン領域３９を配置して、その外側に半導体領域４０、ソース領域４１、ゲート絶縁体領域４２、ゲート電極領域４３、絶縁体領域４４を順次形成した線状MISFETである。図２(e)及び図２(f)に示す線状MISFETは、ソース領域が開口部を有し、開口部上の半導体領域に接してドレイン領域が形成されている。そのため、チャネル長を半導体領域の厚さにより制御できる。従って、チャネル長の微細化が容易で、イメージセンサーの小型化、高速化が可能になる。【００６３】
また、図２(e)及び図２(f)において、ソース領域をドレイン領域、ドレイン領域をソース領域と置き換えた構造の線状素子も、MISFETとして正常に動作し、本発明の半導体メモリーを構成することができる。図２(e)及び図２(f)に示す構造のMISFETは、半導体メモリーだけでなく、イメージセンサー、PLA又は論理回路セルを構成するMISFETとして用いることも可能である。【００６４】
（SRAM）
図３(a)は、SRAMの回路図である。SRAMは、P型MISFET・Q3、Q4とN型MISFET・Q１、Q2からなるフリップフロップに電荷を蓄積して電子情報を記録する。メモリーセルの選択はN型MISFET・Q5、Q6により行われる。メモリーセルに書き込みを行うときは、ワード線WをHighにして、Q5、Q6をONにした状態で、ビット線D、DBの電位を制御する。例えば、ビット線DをHighにした時は、ビット線DBは、その反転信号であるLowにする。ワード線WをLowにして、Q5、Q6をOFFにすることで書き込み時に入力された電荷が保存される。また、読み出しを行うときは、Q5、Q6をONにして、ビット線の電圧を図示しないセンスアンプで検知する。SRAMは、DRAMよりもメモリーセルを構成する素子数は多いが、リフレッシュを行わなくてもデータが消滅しない、低消費電力という特徴を持つ。【００６５】
図３(b)に、図３(a)に示すSRAMに対応する本発明の集積回路の正面図を示す。SRAMは、相補型MISFETから構成されているが、本発明の線状MISFETからなるSRAMは、独立した線状のN型MISFET５１と線状のP型MISFET５２で構成する。図３(b)に示す線状MISFETは、一本の線状体に複数のMISFETが間欠的に形成されており、各MISFETは素子領域に隣接して電極領域を有し、隣接するMISFETとは絶縁分離領域により電気的に分離されている。電極領域としては、例えば、N型MISFETであるQ1は、ソース電極５３、ドレイン電極５４、ゲート電極５５を有している。また、P型MISFETであるQ3は、ソース電極５６、ドレイン電極５７、ゲート電極５８を有している。VSS、VDD、W、D、DBで示す配線と各MISFETの電極を接続するコンタクトに関しては、図３(b)の中では、便宜上、黒丸と線で接続しているように書いてあるが、実際の半導体メモリーにおける接続は、本発明の明細書において後述する配線形成方法を用いて、光反応性有機材料などからなる導電性材料により電気的に接続する。【００６６】
（マスクROM）
図４(a)は、マスクROMの回路図である。メモリーセルは、ソースを接地電位に接続した１個のMISFET６１から構成され、MISFETのゲートはメモリーセルを選択するワード線６４に接続されている。MISFETのドレインに関しては、データの読み出しを行うビット線に対し、接続するノード６２と接続しないノード６３が選択的に形成されている。例えば、ビット線に負荷を介して電源電位に接続して、ビット線の電圧を検知するものとすると、接続ノード６２を有するメモリーセルのビット線はMISFETがONになると接地に対し電流が流れるのでLowになるが、非接続ノードを有するメモリーセルは、MISFETがONになっても接地に対し電流が流れずHighとなる。従って、各メモリーセルの接続ノード、非接続ノードを選択的に形成することにより、電子情報を記録することができる。【００６７】
図４(b)は、図４(a)に示すマスクROMに対応する本発明の半導体メモリーの斜視図である。図４(b)において、線状体６６には、複数のMISFETが、線状体の長手方向に間欠形成されている。図４(b)に示す形態においては、各線状体に形成された複数のMISFETのソース電極が互いに共通であり、また、ゲート電極も互いに共通である。【００６８】
各線状MISFETのソース電極６７はいずれも接地電位に接続する。また、各線状MISFETのゲート電極は図４(a)に示すワード線に相当する。線状体６６は、ドレイン電極側がコンタクト層６８上に接するように、コンタクト層６８上に配置する。コンタクト層には隣接して配線層６９を配置する。コンタクト層６８、及び、配線層６９上には、図示していないが、後述する配線形成方法により形成するコンタクトパターン、及び、配線パターンが形成され、図４(a)に示す回路図における各MISFETの電気的接続を実現している。図４(b)においては、線状体６６とコンタクト層６８との間は直接接続しているが、その間に線状体の支持基板を介在させることも可能であり、線状MISFETの配置を変えずに、配線層６９、あるいは、コンタクト層６９を交換することが可能になる。従って、予め、異なるパターンのコンタクト層、あるいは、配線層を用意して、必要に応じパターンを交換することも可能であり、書き換え可能なマスクROMとして使用することができる。また、線状のヒューズ素子と組み合わせることにより、電流あるいはレーザー光を用いてヒューズを切断することで、データの書き換えを行うことも可能である。【００６９】
また、ROMの回路構成としては、メモリーセルを直列接続したNAND型ROMと、メモリーセルを並列接続したNOR型ROMがある。本発明の明細書では、図４(a)に示すマスクROM、及び、後述する図５(a)に示すE2PROMに関しては、 NOR型ROMの回路構成に関して説明してあるが、NAND型ROMの回路構成をとった場合であっても、ROMを構成するMISFETとして線状のMISFETを使用すれば、本発明の効果がNOR型ROMの場合と同様に得られることは明らかである。【００７０】
（E2PROM）
図５(a)は、E2PROMの回路図である。メモリーセルは、ソースを接地電位に接続した１個のメモリーセル８１から構成される。E2PROMにおけるメモリーセルは、MISFETと類似した構造を持つが、ソース、ドレインと接する第一のゲート絶縁体の上に電気的に他の領域と分離した浮遊ゲート電極を持ち、浮遊ゲート電極上に第二のゲート絶縁体を介して、制御ゲート電極が形成されている点でMISFETと異なる。E2PROMでも、図４(a)に回路図を示すマスクROMと同様にメモリーセルのソースを接地電位と接続し、制御ゲート電極をワード線と接続しているが、マスクROMと異なり、全てのメモリーセルのドレインを対応するビット線と接続している。E2PROMにおけるデータの記録は、浮遊ゲートに対する電子の注入を利用して行われる。浮遊ゲートに電子の注入が行われていないメモリーセルでは、制御ゲート電圧をHighにすると、例えば、半導体領域がP型のメモリーセルの場合（N型のMISFETに対応するメモリーセルの場合）、メモリーセルがONになりビット線が接地電位に対し導通する。しかし、浮遊ゲートに電子が注入されたメモリーセルでは、制御ゲート電圧をHighにしても、浮遊ゲートに蓄積された電子のためにメモリーセルがONにならず、ビット線が接地電位に対し導通しない。【００７１】
データの書き込み、すなわち、浮遊ゲートに対する電子の注入は、ゲートに高い電圧を印加して行う。例えば、制御ゲート電圧を9V、ソース電圧を0V、ドレイン電圧を5Vとすると、ゲート-ソース間の高電界により、ソースから浮遊ゲートにホットエレクトロンが注入される。さらに、データの消去、すなわち、浮遊ゲートからの電子の引き抜きは、ゲートに低い電圧を印加して行う。例えば、制御ゲート電圧を-9V、ソース電圧を5V、ドレイン電圧を0Vとすると、ゲート-ソース間の高電界により、浮遊ゲートからソースに向かって、トンネル効果により電子を引き抜くことができる。【００７２】
図５(b)は、図５(a)に示すE2PROMに対応する本発明の半導体メモリーの斜視図である。
図５(b)において、線状メモリーセル８５には、複数のメモリーセルが、線状体の長手方向に間欠形成されている。図５(b)に示す形態においては、各線状体に形成された複数のメモリーセルのソース電極が互いに共通であり、また、ゲート電極も互いに共通である。【００７３】
各線状メモリーセルのソース電極はいずれも接地電位に接続する。また、各線状メモリーセルのゲート電極は図５(a)に示すワード線に相当する。線状体８５は、ドレイン電極側がコンタクト層８７上に接するように、コンタクト層８７上に配置する。コンタクト層には隣接して配線層８８を配置する。コンタクト層８７、及び、配線層８８上には、図示していないが、後述する配線形成方法により、コンタクトパターン、及び、配線パターンが形成されており、図５(a)に示す回路図における各メモリーセルの電気的接続を実現している。【００７４】
図６(a)は、図５(b)に示すE2PROMのメモリーセルに対応する本発明の線状メモリーセルの斜視図である。線状メモリーセルの断面において、中心に制御ゲート電極１０１を有し、その外側に、第一のゲート絶縁体領域１０２、浮遊ゲート電極１０３、第二のゲート絶縁体領域１０４、ソース領域１０６、ドレイン領域１０７、半導体領域１０５が順に形成されている。さらに、その外側に、ソース電極１０８、ドレイン電極１０９、絶縁体領域１１０が形成されている。ソース電極１０８は、ソース領域１０６よりも円周方向に大きく形成してあり、ソース領域１０６と接するだけでなく半導体領域１０５とも接しているが、このことにより、ソース電極１０８とソース領域１０６、半導体領域１０５との電気的な接続を行い、半導体領域１０５の電位をソース電極１０８と同じ電位にすることができる。一方、ドレイン電極１０９は、ドレイン領域１０７よりも円周方向に小さく形成してあり、ドレイン電極１０９と半導体領域１０５の短絡を防止している。【００７５】
線状素子の長手方向を見てみると、素子領域１１１と絶縁分離領域１１２が交互に配置されている。線状体上に間欠的に形成された複数のメモリーセルにおいて、制御ゲート電極とソース電極は連続して形成されているが、浮遊ゲート電極、ソース領域、ドレイン領域、半導体領域、ドレイン電極は絶縁分離領域１１２により電気的に分離されている。【００７６】
図６(b)は、絶縁分離領域１１２における線状体の断面図である。断面の中心に制御ゲート電極１０１を配置して、その外側に、絶縁体領域１０２、１１３、ソース電極１０８が形成されている。【００７７】
（イメージセンサー）
図７は、イメージセンサーの基本構成を説明するための回路図である。図７に示すイメージセンサーは、フォトダイオード１２３とN型の垂直スイッチMISFET１２４からなる画素が二次元状に配置された画素アレイと、垂直走査回路１２１、水平走査回路１２２、水平スイッチMISFET１２７、出力アンプ１２８からなる周辺回路から構成される。【００７８】
フォトダイオード１２３を構成するPN接合に光が照射されると、電子正孔対が発生し、発生した電子は、N型のカソード領域を通って、フォトダイオードに接続した垂直スイッチMISFET１２４のソース領域に蓄積される。垂直スイッチMISFET１２４を制御する垂直走査回路１２１はシフト・レジスターとして機能し、複数の垂直選択線１２５の中の一本の選択線がクロックなどの制御信号に同期して順にHighになる。Highになった選択線にゲート電極が接続されたMISFETはONになる。同様に、水平走査回路２の制御により、複数の水平スイッチMISFET１２７の中から一つのMISFETがONになる。垂直スイッチMISFFETと水平スイッチMISFETが同時にONになった垂直MISFETのソース領域に蓄積された電子が、出力アンプ１２８に送られ出力線１２９から出力される。【００７９】
以上の説明において、画素を構成するMISFETがN型MISFETの場合について説明したが、P型MISFETの場合でも、イメージセンサーを実現することは可能である。例えば、半導体材料によっては電子よりも正孔の移動度が大きい有機半導体を用いたMISFETを使用しても本発明のイメージセンサーを実現することができる。【００８０】
また、図７に示すように、イメージセンサーは、画素を構成するMISFETとフォトダイオード以外に、垂直走査回路１２１、水平走査回路１２２、水平スイッチMISFET１２７、出力アンプ１２８から構成されるが、これらの回路に関しても、線状素子を用いて形成することが可能である。【００８１】
（イメージセンサーを構成する線状素子）
図８は本発明のイメージセンサーを構成する線状フォトダイオードと線状MISFETの斜視図である。線状フォトダイオード１３１は、一本の線状体の中に複数のフォトダイオードが間欠的に形成されている。同様に、線状MISFET１３２は、一本の線状体の中に複数のMISFETが間欠的に形成されている。【００８２】
線状フォトダイオードの断面において、中心にP型半導体領域からなるアノード領域１３５を有し、その外側に、N型の半導体領域からなるカソード領域１３６、絶縁体領域１３８、カソード電極１３７が形成されている。絶縁体領域１３８は、検知する光を透過する材料からなり、アノード領域１３５とカソード領域１３６からなるPN接合が光を検知できるように形成する。線状フォトダイオードの長手方向においては、素子領域１３３と絶縁分離領域１３４が順に形成されており、絶縁分離領域１３４により、各フォトダイオードのカソード領域１３６とカソード電極１３７が電気的に分離されている。一方、アノード領域１３５は、線状体の中心に連続して形成されている。【００８３】
線状体の長手方向において、線状フォトダイオードの素子領域１３３、カソード電極１３７、線状MISFETの素子領域１４１、及び、ソース電極１４９は、同じ長さとすることが好ましい。また、線状フォトダイオードの絶縁分離領域１３４と線状MISFETの絶縁分離領域１４２は、同じ長さとすることが好ましい。線状体を位置合わせしてから、隣接して接触、あるいは接着させるだけで、対になるフォトダイオードとMISFETを電気的に接続することができ、イメージセンサーの製造が容易になる。【００８４】
図９(a)乃至(d)は、図８に斜視図を示す線状素子の断面図である。図９(a)は、線状MISFETの素子領域１４１における断面図であり、図９(b)は、絶縁分離領域１４２における断面図である。また、図９(c)は、線状フォトダイオードの素子領域１３３における断面図であり、図９(d)は、絶縁分離領域１３４における断面図である。【００８５】
図９(a)に示すように、MISFETの素子領域では、中心にゲート電極１４３を有し、その外側に、ゲート絶縁体領域１４４、ソース領域１４５、ドレイン領域１４６、半導体領域１４７が形成されている。さらに、その外側に、ソース電極１４９、ドレイン電極１５０、絶縁体領域１５１が形成されている。ソース電極１４９は、ソース領域１４５よりも円周方向に大きく形成してあり、ソース領域１４５と接するだけでなく半導体領域１４７とも接しているが、このことにより、ソース電極１４９とソース領域１４５、半導体領域１４７との電気的な接続を行い、半導体領域１４７の電位をソース電極１４９と同じ電位にすることができる。一方、ドレイン電極１５０は、ドレイン領域１４６よりも円周方向に小さく形成してあり、ドレイン電極１５０と半導体領域１４７の短絡を防止している。【００８６】
図９(b)に示すように、MISFETの絶縁分離領域では、ゲート電極１４３のまわりに絶縁体領域１４４、１５２が形成され、MISFETと隣接するMISFETのソース領域、ドレイン領域、半導体領域を電気的に分離している。【００８７】
図９(c)に示すように、フォトダイオードの素子領域では、中心にアノード領域１３５を有し、その外側に、カソード領域１３６、カソード電極１３７、絶縁体領域１３８が順に形成されている。【００８８】
図９(d)に示すように、フォトダイオードの絶縁分離領域では、アノード領域１３５のまわりに絶縁体領域１５３が形成され、フォトダイオードと隣接するフォトダイオードのカソード電極を電気的に分離している。【００８９】
線状MISFETにおいて、ソース領域１４５、ソース電極１４９、ドレイン領域１４６、ドレイン電極１５０、半導体領域１４７は絶縁体領域１４０により隣接するMISFETの素子領域と電気的に分離されているが、ゲート電極１４３は線状MISFETを構成する複数のMISFETにおいて連続している。このことにより、図７に示す垂直選択線１２５を容易に形成することができる。【００９０】
線状フォトダイオードにおいて、カソード領域１３６、カソード電極１３７は、絶縁体領域１３９により隣接するフォトダイオードの素子領域と電気的に分離されているが、アノード領域１３５は線状フォトダイオードを構成する複数のフォトダイオードにおいて連続している。このことにより、図７に示すフォトダイオードから接地電位への配線を容易に形成することができる。【００９１】
以上の説明では、光電変換素子としてフォトダイオードを用い、X-Y平面における画素の信号を垂直走査回路、水平走査回路などのデジタル・シフト・レジスターにより選択して取り出す方式におけるイメージセンサーについて説明したが、光電変換素子としてSITを用いた場合や、光電変換素子の信号をCCDによるアナログ・シフトレジスターにより出力回路に転送する方式を用いた場合についても、SITあるいはCCDを線状素子により形成することにより本発明の効果が得られる。【００９２】
図１０は、本発明のイメージセンサーの斜視図である。本発明のイメージセンサーは、受光面側に配置した複数の線状フォトダイオード１９１、線状フォトダイオード１９１に隣接して配置した複数の線状MISFET１９２、及び画像信号を転送する垂直信号線１９３から構成される。線状フォトダイオード１９１は、線状体上に複数のフォトダイオードが絶縁分離領域により分離されて間欠的に形成されている。ただし、各フォトダイオードの断面中心に配置されたアノード領域は、線状体において連続しており、接地電位に接続している。線状MISFET１９２は、線状体に複数のMISFETが絶縁分離領域により分離されて間欠的に形成されている。線状MISFETにおいても、断面中心のゲート領域は、線状体において連続しており、MISFETの制御信号線である垂直選択線に接続している。線状フォトダイオード１９１のアノード領域のまわりに配置されたカソード領域はカソード電極、ソース電極を介して、隣接配置されたMISFETにおけるソース領域と接続している。また、線状MISFET１９２のドレイン領域は、ドレイン電極、ドレインコンタクト１９４を介して、垂直信号線１９３に接続している。ドレインコンタクト１９４は、図１０の中では、便宜上、黒丸と線で接続しているように書いてあるが、実際のイメージセンサーにおける接続は、本発明の明細書において後述する配線形成方法を用いて、光反応性有機材料などからなる導電性材料により電気的に接続する。【００９３】
（プログラマブルロジックアレイ）
図１１は、AND平面とOR平面から構成されるPLAの構造を説明するための回路図である。入力信号A、B、Cはクロックφ1で制御される通過制御トランジスタと反転および非反転バッファーを通ってAND平面と呼ばれるトランジスタアレイに入力される。AND平面の出力は左端にプルアップトランジスタが接続された水平線で示される信号路R1、R2、R3、R4により、OR平面に伝えられる。ここで、例えば、R3の論理式を考えると、A、またはB、または~CがHIGHであれば、R3がLOWになるので、
R3 = ~( A | B | ~C ) = ~A * ~B * C
が成り立つ。同様に、R4の論理式を考えると、
R4 = ~( A | ~B | C ) = ~A * B * ~C
が成り立つ。OR平面の出力は、クロックφ2で制御される通過制御トランジスタとインバータからなる出力レジスターに蓄えられる。【００９４】
PLAの出力（OR平面の出力）として、例えば、Z4を考えると、Z4の出力レジスターの入力信号線は、R3、またはR4がHIGHの時にLOWになることから、
Z4 = ~( ~( R3 | R4)) = (~A * ~B * C)|(~A * B * ~C)
が成り立つ。図１１に示した例は、便宜上、非常に単純な論理式を実現する例について説明してあるが、同様の方法を用いて任意の組み合わせ論理を、トランジスタアレイのドレインの接続、非接続を選択することにより、PLAを用いて実現することができる。図１１に示すPLAでは、トランジスタアレイを構成するMISFETが、すべてN型のMISFETの場合の回路構成を示してあるが、P型のMISFETによりトランジスタアレイを構成した場合でも、ソースを電源電位に接続する、プルアップトランジスタをプルダウントランジスタに変えるなどの簡単な回路変更によりP型MISFETからなるPLAを実現するのは容易である。従って、例えば、半導体材料によっては電子よりも正孔の移動度が大きい有機半導体を用いたMISFETを使用しても本発明のPLAを実現することは可能である。【００９５】
また、図１１に示すように、PLAは、AND平面とOR平面を構成するトランジスタアレイ以外に、インバータ、信号通過トランジスタ、プルアップトランジスタ、あるいはプルダウントランジスタから構成されるが、これらの回路に関しても、線状素子を用いて形成することが可能である。【００９６】
（PLAを構成する線状素子）
図１２は本発明のPLAを構成する線状MISFETの斜視図である。線状MISFETは、一本の線状体の中に複数のMISFETが間欠的に形成されている。線状MISFETの長手方向において、素子領域２１４と絶縁分離領域２１５が交互に形成されており、絶縁分離領域２１５により、各MISFETが電気的に分離されている。ただし、ゲート電極及びソース電極は、線状体に形成された複数のMISFETで連続して形成されている。【００９７】
図１３(a)及び(b)は、図１２に斜視図を示す線状素子の断面図である。図１３(a)は、線状MISFETの素子領域２１４における断面図であり、図１３(b)は、絶縁分離領域２１５における断面図である。【００９８】
図１３(a)に示すように、MISFETの素子領域では、中心にゲート電極２０１を有し、その外側に、ゲート絶縁体領域２０２、ソース領域２０３、ドレイン領域２０４、半導体領域２０５が形成されている。さらに、その外側に、ソース電極２０７、ドレイン電極２０８、絶縁体領域２２８が形成されている。ソース電極２０７は、ソース領域２０３よりも円周方向に大きく形成してあり、ソース領域２０３と接するだけでなく半導体領域２０５とも接しているが、このことにより、ソース電極２０７とソース領域２０３、半導体領域２０５との電気的な接続を行い、半導体領域２０５の電位をソース電極２０７と同じ電位にすることができる。一方、ドレイン電極２０８は、ドレイン領域２０４よりも円周方向に小さく形成してあり、ドレイン電極２０８と半導体領域２０５の短絡を防止している。【００９９】
図１３(b)に示すように、MISFETの絶縁分離領域２１５では、ゲート電極２０１のまわりに絶縁体領域２０２、２１０、２１１が形成され、MISFETと隣接するMISFETのドレイン領域、半導体領域を電気的に分離している。一方、絶縁分離領域２１５においても、導電性のソース領域２０７とソース電極２０３が形成されており、線状体に形成された各MISFETのソース領域を電気的に接続している。【０１００】
（PLAのAND平面）
図１４(a)は、PLAのAND平面の回路図であり、図１４(b)は、図１４(a)に示す回路図に対応する本発明のPLAの斜視図である。図１４(b)において、線状体２５１には、複数のMISFETが、線状体の長手方向に間欠形成されている。図１４(b)に示す形態においては、各線状体に形成された複数のMISFETのソース電極２５４が互いに共通であり、また、ゲート電極２５６も互いに共通である。AND平面の入力配線２５７はゲート電極２５６に接続し、ソース電極２５４は、ソースコンタクト２６０を介して接地配線２５９と接続している。線状体上に、形成された複数のMISFETの中でPLAの機能を実現するのに必要なMISFETだけが、ドレインコンタクト２６１を介してドレイン電極２５５とAND平面の出力線２５８を接続する。【０１０１】
（PLAのOR平面）
図１５(a)は、PLAのOR平面の回路図であり、図１５(b)は、図１５(a)に示す回路図に対応する本発明のPLAの斜視図である。図１５(b)において、線状体２７１には、複数のMISFETが、線状体の長手方向に間欠形成されている。図１５(b)に示す形態においては、各線状体に形成された複数のMISFETのソース電極２７５が互いに共通であり、また、ゲート電極２７７も互いに共通である。OR平面の入力配線はゲート電極２７７に接続し、ソース電極２７５は、ソースコンタクト２８０を介して接地配線２７９と接続している。線状体上に、形成された複数のMISFETの中でPLAの機能を実現するのに必要なMISFETだけが、ドレインコンタクト２８１を介してドレイン電極２７６とOR平面の出力線２７８を接続する。【０１０２】
図１４(b)に示す本発明のPLAのAND平面におけるソースコンタクト２６０、ドレインコンタクト２６１、あるいは図１５(b)に示す本発明のPLAのOR平面におけるソースコンタクト２８０、ドレインコンタクト２８１に関しては、斜視図の中では、便宜上、黒丸と線で接続しているように書いてあるが、実際のPLAにおける接続は、本発明の明細書において後述する配線形成方法を用いて、光反応性有機材料などからなる導電性材料により電気的に接続する。【０１０３】
（線状素子の形状、材料、製造）
（線状素子の形状）
本発明における線状素子における外径は、１０mm以下が好ましく、５mm以下がより好ましい。１mm以下が好ましく、１０μm以下がさらに好ましい。延伸加工を行うことにより１μm、さらには０．１μm以下とすることも可能である。
１μm以下の外径を有する極細線状体を型の孔から吐出させて形成しようとする場合には、孔のつまりや糸状体の破断が生ずる場合がある。かかる場合には、各領域の線状体をまず形成する。次にこの線状体を島として多くの島を作り、その周囲（海）を溶融性のもので取り巻き、それをロート状の口金で束ねて、小口から一本の線状体として吐出させればよい。島成分を増やして海成分を小さくすると極めて細い線状体素子をつくることができる。他の方法として、一旦太めの線状体素子をつくり、その後長手方向に延伸すればよい。また、溶融した原料をジェット気流に乗せてメルトブローして極細化を図ることも可能である。【０１０４】
また、アスペクト比は、押出形成により任意の値とすることができる。紡糸による場合には糸状として１０００以上が好ましい。例えば１０００００あるいはそれ以上も可能である。切断後使用する場合には、１０〜１００００、１０以下、さらには１以下、０．１以下として小単位の線状素子としてもよい。【０１０５】
線状素子の断面形状は特に限定されない。例えば、円形、多角形、星型その他の形状とすればよい。例えば、複数の頂角が鋭角をなす多角形状であってもよい。また、各領域の断面も任意にすることができる。素子により、隣接する層との接触面を大きくとりたい場合には、頂角が鋭角となっている多角形状とすることが好ましい。なお、断面形状を所望の形状とするには、押出しダイスの形状を該所望する形状のものとすれば容易に実現することができる。最外層の断面を星型あるいは頂角が鋭角をなす形状とした場合、押出し形成後、頂角同士の間の空間に、例えば、ディッピングにより他の任意の材料を埋め込むことができ、素子の用途によって素子の特性を変化させることができる。【０１０６】
本発明の線状素子を形成する線状体に、同時に、発光素子、表示素子、光電池、光センサーなどの線状の光電変換素子を形成する場合に、線状素子の断面形状を、多角形、星型、三日月型、花弁型、文字形状など表面積が大きくなる形状にすることにより、光電変換素子の表面積も大きくなり、光電変換効率の向上に効果がある。【０１０７】
（線状素子の材料）
線状素子がN型のMISFETである場合は、ゲート電極はP型若しくはN型の半導体材料又は導電性材料により形成し、半導体領域はP型半導体材料により形成し、ソース領域とドレイン領域は、N型半導体材料又は導電性材料により形成する。また、ゲート絶縁体領域と表面保護領域は絶縁性材料により形成する。
線状素子がP型のMISFETである場合は、ゲート電極はP型若しくはN型の半導体材料又は導電性材料により形成し、半導体領域はN型半導体材料により形成し、ソース領域とドレイン領域は、P型半導体材料又は導電性材料により形成する。また、ゲート絶縁体領域と表面保護領域は絶縁性材料により形成する。【０１０８】
本発明の線状素子を形成する半導体材料、導電性材料としては、有機半導体又は導電性高分子を用いることが好ましい。有機半導体又は導電性高分子を用いることにより、材料コストの低減や製造プロセスの簡単化などにより製造コストの低減に効果がある。【０１０９】
導電性高分子としては、例えば、ポリアセチレン類、ポリアセン類、ポリチオフェン類、ポリ（３−アルキルチオフェン）、オリゴチオフェン、ポリピロール、ポリアニリン、ポリフェニレン類等を用いることができる。これらから導電率などを考慮して電極、あるいは半導体層として選択すればよい。導電性高分子に対し、フラーレン、又は内包フラーレンを混合することが好ましい。フラーレンとしては、Cn(n=60〜90)が好ましい。内包フラーレンの内包原子としては、Na、Li、H、N、Fが好ましい。【０１１０】
また、有機半導体としては、例えば、ポリパラフェニレン類、ポリチオフェン類、ポリ（３−メチルチオフェン）、ポリフルオレン類、ポリビニルカルバゾールなどが好適に用いられる。
また、ソース・ドレイン領域又は半導体領域の材料としては、上記半導体材料に、ドーパントを混入せしめたものを用いることができる。
N型半導体とするためには、例えば、アルカリ金属（Li、Ｎａ、Ｋ）、ＡｓＦ５／ＡｓＦ３、ＣｌＯ４−をドーパントとして用いればよい。
P型半導体とするためには、例えば、ハロゲン（Cl2、Br2、I2など）、ルイス酸(PF5、AsF5、S bF5など)、プロトン酸(HF、HCl、HNO3など)、遷移金属化合物(FeCl3、FeOCl、TiCl4など)、電解質アニオン(Cl-、Br-、I-など)をドーパントとして用いればよい。【０１１１】
また、本発明の線状素子を構成するゲート絶縁体領域の絶縁性材料としては、例えば、PVDF（ポリフッ化ビニリデン）、PS（ポリスチレン）、PMMA（ポリメタクリル酸メチル）、PVA（ポリビニルアルコール）を用いることができる。
また、本発明の線状素子を構成する表面保護領域又は分離領域の絶縁性材料としては、例えば、PVDF（ポリフッ化ビニリデン）、PS（ポリスチレン）、PMMA（ポリメタクリル酸メチル）、PVA（ポリビニルアルコール）、PC（ポリカーボネート）、PET（ポリエチレンラフタレート）、PES（ポリエーテルサルフォン）を用いることができる。【０１１２】
（製造装置、製造方法）
図２２(a)は、本発明の線状素子の製造装置の正面図であり、(b)は、本発明の線状素子の製造に用いられる型の平面図である。【０１１３】
押出し装置３４１は、複数の領域を構成するための原料を溶融状態あるいは溶解状態、あるいはゲル状態で保持するための原料容器３４２、３４３、３４４を有している。第２２図(a)に示す例では、３個の原料容器を示しているが、製造する線状素子の構成に応じて適宜設ければよい。【０１１４】
原料容器３４２、３４３、３４４内の原料は、型３４５に送られる。型３４５には、製造しようとする線状素子の断面に応じた射出孔が形成されている。射出孔から射出された線状体は、ローラ３４７に巻き取られるか、あるいは必要に応じて次の工程に線状のまま送られる。【０１１５】
原料容器３４２、３４３、３４４には、ゲート電極材料、ゲート絶縁体領域材料、ソース、ドレイン材料、半導体材料が、それぞれ、溶融あるいは溶解状態、ゲル状態で保持されている。一方、型３４５には、それぞれの材料容器に連通させて、孔が形成されている。【０１１６】
型３４５は、図２２(b)に平面図を示すように、中心部には、ゲート電極材料を射出するための複数の孔が形成されている。その外側周辺には、ゲート絶縁体領域材料を射出させるための複数の孔が形成されている。そしてその外周にさらにソース、ドレイン材料、半導体材料を射出するための複数の孔が形成されている。ただし、型３４５において、回路領域に対応する材料を射出するための複数の孔の配置は、実際に製造する線状素子の断面構造に応じて適宜設定すればよく、必ずしも常にゲート電極材料を射出するための孔を中心に配置する必要はない。【０１１７】
各原料容器から溶融あるいは溶解状態、ゲル状態の原料を型３４５に送入し、型から原料を射出すると、各孔から原料は射出し、固化する。その端を引っ張ることにより、糸状に連続して線状発光素子が形成される。線状素子は、ローラ３４７で巻き取る。あるいは必要に応じて次の工程に糸状のまま送る。【０１１８】
引き出し電極の形成：ソース領域やドレイン領域と引き出し電極を接触させるために、電極を形成する前に半導体領域の一部を機械的加工や、エッチングなどの方法で除去する。電極形成処理部３４９において、例えば、導電性ポリマーの塗布や、Alの蒸着を選択的に行い、引き出し電極を形成する。【０１１９】
表面保護領域の形成：図２２に示していないが、必要に応じ、絶縁性材料を塗布する処理部を設け、線状素子を形成した線状体の表面に絶縁領域を塗布形成する。【０１２０】
分離領域の形成：分離領域を形成する部分の分離したい導電性領域又は半導体領域を機械的加工や、エッチングなどの方法で選択的に除去する。除去した領域に絶縁領域を塗布形成する。または、ドーピング処理部３４８において、酸素イオンを注入、加熱し、素子分離領域を形成してもよい。【０１２１】
（配線形成方法）
図２３は、本発明の集積回路の配線形成方法に係り、(a)は、配線形成工程における集積回路の斜視図であり、(b)乃至(e)は、配線形成工程の工程順断面図である。最初に、例えば、ガラス、又はプラスティックからなる基板３６１上に光反応性有機膜３６２を回転塗布法などにより形成する（図２３(b)）。光反応性有機膜として、例えば、光照射により絶縁体に変化する有機材料を使用する。次に、複数の線状素子３６３を光反応性有機膜３６２の上に配置する。配置される線状素子は、予め、専用の検査装置でDC試験や機能試験を行い、良品の線状素子のみ選択してある（図２３(a)及び(c)）。次に、線状素子３６３の電極部に位置合わせを行ったマスク３６４を介して、紫外線などの光を光反応性有機膜３６２に対し照射する（図２３(d)）。次に、加熱により光反応性有機膜に含まれる光反応開始剤を蒸発させることにより、光反応性有機膜３６２中に導電性領域３６５と絶縁性領域３６６を形成する（図２３(e)）。【０１２２】
図２３においては、平面基板上に線状素子を配置した場合の配線形成方法を説明したが、円筒上の基板に線状素子を配置したり、あるいは、柔軟性のある基板に線状素子を配置して配線形成後に基板を円筒状に変形させることで、円筒状あるいは線状の集積回路を作製することも可能である。
【実施例】
【０１２３】
以下、実施例を挙げて本発明について詳細に説明するが、本発明は以下の実施例に限定されるものではない。【０１２４】
製造例１
（相補型MISFETの製造）
本発明の相補型MISFETの実施例として、絶縁体からなる中心繊維を中心にして、その外側に順に、ゲート電極、ゲート絶縁体領域、ソース領域、ドレイン領域、半導体領域を配置したMISFET３０７、３２７（図１６）で示される相補型MISFETを作成した。【０１２５】
（P型MISFETの製造）
（中心繊維の形成）
中心繊維の材料として、PMMA（ポリメチルメタクリレート）を用いた。まず、PMMAのジメチルフォルムアミド溶液(5wt%)300mlを真空乾燥して、フィルム状固体にした。このフィルム状固体を数mmの直径に切断した後、切断したPMMAからなる線を溶融押し出し機（井元製作所製）により押し出し、直径約0.05mmの繊維形状にした。【０１２６】
（ゲート電極の形成）
ゲート電極線の材料として、アルドリッチ製MEH-PPV（ポリ３ヘキシルチオフェン）を用いた。まず、MEH-PPVのトルエン溶液(10wt%)300mlをビーカーに用意し、その中にヨウ素液を50ml添加し、超音波攪拌を行った。その中に、PMMAからなる中心繊維を浸した後、80℃で乾燥させ、中心繊維の表面に膜厚1μmのゲート電極膜を形成し、ゲート電極線を作成した。【０１２７】
（ゲート絶縁体領域の形成）
ポリフッ化ビニリデンのジメチルホルムアミド溶液1wt%に、ゲート電極線を浸した後、80℃で乾燥させ、ゲート電極線の表面に膜厚1μmのポリフッ化ビニリデン膜を形成した。【０１２８】
（ソース、ドレイン領域の形成）
MEH-PPVのキシレン溶液(10wt%)300mlをビーカーに用意し、その中にヨウ素液を50ml添加し、超音波攪拌を行った。その後、真空乾燥して、フィルム状固体にした。このフィルム状固体を数mmの直径に切断した後、切断したMEH-PPVからなる線を溶融押し出し機（井元製作所製）により押し出し、直径約0.2mmの繊維形状にした。長さが約10cmの繊維を４本作製した。
表面にゲート絶縁領域を形成したゲート電極線上に、ソース、ドレイン領域となるMEH-PPVからなる線をそれぞれ２本配置した。線の端部は、エポキシ接着剤で固定した。その後、窒素雰囲気下200℃で1時間加熱処理し、ゲート絶縁領域とソース、ドレイン領域を密着させた。【０１２９】
（半導体領域の形成）
ソース、ドレイン領域を表面に形成した上記線状体をポリピリジン(PPy)のギ酸溶液に浸した後、窒素雰囲気下80℃で24時間乾燥させた。【０１３０】
（分離領域の形成）
PMMA（ポリメチルメタクリレート）のジメチルフォルムアミド溶液(5wt%)に、半導体領域を形成した線状体を浸した後、窒素雰囲気下80℃で24時間乾燥させ、P型MISFETを完成した。【０１３１】
（N型MISFETの製造）
（中心繊維の形成）
中心繊維の材料として、PMMA（ポリメチルメタクリレート）を用いた。まず、PMMAのジメチルフォルムアミド溶液(5wt%)300mlを真空乾燥して、フィルム状固体にした。このフィルム状固体を数mmの直径に切断した後、切断したPMMAからなる線を溶融押し出し機（井元製作所製）により押し出し、直径約0.05mmの繊維形状にした。【０１３２】
（ゲート電極の形成）
ゲート電極線の材料として、アルドリッチ製MEH-PPV（ポリ３ヘキシルチオフェン）を用いた。まず、MEH-PPVのトルエン溶液(10wt%)300mlをビーカーに用意し、その中にヨウ素液を50ml添加し、超音波攪拌を行った。その中に、PMMAからなる中心繊維を浸した後、80℃で乾燥させ、中心繊維の表面に膜厚1μmのゲート電極膜を形成し、ゲート電極線を作成した。【０１３３】
（ゲート絶縁体領域の形成）
ポリフッ化ビニリデンのジメチルホルムアミド溶液1wt%に、ゲート電極線を浸した後、80℃で乾燥させ、ゲート電極線の表面に膜厚1μmのポリフッ化ビニリデン膜を形成した。【０１３４】
（ソース、ドレイン領域の形成）
MEH-PPVのキシレン溶液(10wt%)300mlをビーカーに用意し、その中にヨウ素液を50ml添加し、超音波攪拌を行った。その後、真空乾燥して、フィルム状固体にした。このフィルム状固体を数mmの直径に切断した後、切断したMEH-PPVからなる線を溶融押し出し機（井元製作所製）により押し出し、直径約0.2mmの繊維形状にした。長さが約10cmの繊維を４本作製した。
表面にゲート絶縁領域を形成したゲート電極線上に、ソース、ドレイン領域となるMEH-PPVからなる線をそれぞれ２本配置した。線の端部は、エポキシ接着剤で固定した。その後、窒素雰囲気下200℃で1時間加熱処理し、ゲート絶縁領域とソース、ドレイン領域を密着させた。【０１３５】
（半導体領域の形成）
ソース、ドレイン領域を表面に形成した上記線状体をP3HTのトルエン溶液に浸した後、窒素雰囲気下80℃で24時間乾燥させた。【０１３６】
（分離領域の形成）
PMMA（ポリメチルメタクリレート）のジメチルフォルムアミド溶液(5wt%)に、半導体領域を形成した線状体を浸した後、窒素雰囲気下80℃で24時間乾燥させ、N型MISFETを完成した。【０１３７】
（相補型MISFETの電気特性評価）
上記製造例で作製したP型MISFETとN型MISFETを1cm×1cmの平面基板の上に貼り付け、それぞれの繊維を長さ、すなわち、チャネル幅Wが2mmとなるように切断し、端部のゲート電極、ソース領域、ドレイン領域、半導体領域に金線を取り付け、暗室中にセットし、P型MISFETとN型MISFETのドレイン電流特性を半導体パラメータ測定装置（アジデント製4155）により測定した。【０１３８】
P型MISFETとN型MISFETのドレイン電流を測定し、ゲート電圧依存性、ドレイン電圧依存性のグラフをプロットした。P型MISFETに関しては、ゲート電圧を-4V及び-10Vに設定し、ドレイン電圧を-5Vから10Vまで変化させて、ドレイン電流を測定した。N型MISFETに関しては、ゲート電圧を4V及び10Vに設定し、ドレイン電圧を-5Vから10Vまで変化させて、ドレイン電流を測定した。半導体領域の電位はソース領域の電位と同電位とした。その結果、P型MISFETでは、負のゲート電圧の絶対値を高くするとドレイン電流が増加することが確認できた。また、N型MISFETでは、正のゲート電圧の絶対値を高くするとドレイン電流が増加することが確認できた。
【産業上の利用可能性】
【０１３９】
（１）N型MISFETを含む線状体とP型MISFETを含む線状体を電気的に分離して相補型MISFETを形成することにより、ラッチアップの発生を防止できる。
（２）相補型MISFET又は集積回路を構成する導電性領域、半導体領域、及び/又は、絶縁体領域を有機半導体又は導電性高分子からなる材料により形成することにより、材料コストの低減や製造プロセスの簡単化などにより製造コストの低減に効果がある。
（３）絶縁性材料を塗布する又は蒸着するだけで、線状体を電気的に分離できるので、簡単なプロセスで素子分離を行うことができる。
（４）回路素子を形成する複数の領域を有する断面が長手方向に連続的又は間欠的に形成された構造であるため、押出し形成や延伸形成により、複数の領域を有する線状素子を簡単なプロセスで製造することができる。
（５）線状体を織る、あるいは編むことにより作製した平面状の集積回路は、柔軟性があり薄くて軽いため、薄型機器や携帯機器などに用いる電子装置として多様な用途がある。
（６）線状体を束ねることにより作製した線状の集積回路は、柔軟性があり細くて軽いため、配線コードやファイバースコープなどの線状部品又は線状装置に用いる電子装置として多様な用途がある。
（７）線状体を二次元平面状に並べるだけでなく、線状体を配置した平面を積み重ねたり、線状体自体を積み重ねて、三次元の集積回路を形成できるので、集積度を大幅に向上させることが可能である。
（８）線状体を組み合わせて、集積回路を作製できるので、多くの線状体を組み合わせることにより製造設備の規模によらない大型装置を製造できる。特に、半導体メモリーにおいては、記憶容量を飛躍的に大きくすることも可能である。
（９）複数の線状体を用いて集積回路を製造する場合に、製造前に各線状体を検査して、選別した良品だけ用いて集積回路を製造できる。もしくは、集積回路を製造してから、検査を行い、不良部の線状体だけを交換することもできるので、集積回路を大型化した場合に、特にプロセス管理を厳密にしなくても、製造歩留まりを向上できる。
（１０）回路素子を形成する線状体に、同時に、発光素子、表示素子、光電池、光センサーなどの線状の光電変換素子を形成する場合に、線状体の断面形状を、多角形、星型、三日月型、花弁型、文字形状など表面積が大きくなる形状にすることにより、光電変換素子の表面積も大きくなり、光電変換効率の向上に効果がある。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【手続補正書】
【提出日】平成17年8月26日(2005.8.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】請求の範囲
【請求項１】断面内にＮ型のＭＩＳＦＥＴを含む第一の線状体と、断面内にＰ型のＭＩＳＦＥＴを含む第二の線状体からなり、第一の線状体と第二の線状体との間に分離領域を配置した相補型ＭＩＳＦＥＴ。
【請求項２】前記ＭＩＳＦＥＴを形成する複数の領域を有する断面が長手方向に連続的又は間欠的に形成されている、請求項１記載の相補型ＭＩＳＦＥＴ。
【請求項３】前記線状体、及び／又は、前記分離領域を有機半導体又は導電性高分子からなる材料により形成した、請求項１又は２のいずれか１項記載の相補型ＭＩＳＦＥＴ。
【請求項４】請求項１乃至３のいずれか１項記載の相補型ＭＩＳＦＥＴからなる集積回路。
【請求項５】複数の前記線状体の間に絶縁性材料を塗布する又は蒸着することにより前記分離領域を形成する、請求項１乃至３のいずれか１項記載の相補型ＭＩＳＦＥＴの製造方法。
【請求項６】前記線状体の表面に絶縁膜を形成することにより前記分離領域を形成する、請求項１乃至３のいずれか１項記載の相補型ＭＩＳＦＥＴの製造方法。
【請求項７】線状体の断面内に形成された回路素子を構成する複数の領域を有する断面が長手方向に連続的又は間欠的に形成されている複数の前記線状体からなる集積回路。
【請求項８】前記集積回路が、半導体メモリー、イメージセンサー、又は、ＰＬＡである、請求項７記載の集積回路。
【請求項９】前記線状体を有機半導体又は導電性高分子からなる材料により形成した、請求項７又は８のいずれか１項記載の集積回路。
【請求項１０】前記線状体の断面形状が、円形、多角形、星型、三日月、花弁、文字形状、その他の任意形状を有している、請求項４又は７乃至９のいずれか１項記載の集積回路。
【請求項１１】前記線状体が、押出し形成又は延伸形成により形成した線状体であることを特徴とする請求項１乃至３のいずれか１項記載の相補型ＭＩＳＦＥＴ。
【請求項１２】前記線状体が、押出し形成又は延伸形成により形成した線状体であることを特徴とする請求項４又は７乃至１０のいずれか１項記載の集積回路。
【請求項１３】前記線状体が、押出し形成又は延伸形成により形成した線状体であることを特徴とする請求項５又は６のいずれか１項記載の相補型ＭＩＳＦＥＴの製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
れ、Ｎ型ＭＩＳＦＥＴは、Ｐウェル領域５０２上に形成される。Ｎウェル領域５０３とＰウェル領域５０２は絶縁性のトレンチ分離領域５０４で電気的に分離されている。構造的に寄生サイリスターが形成されないので、集積度を向上してもラッチアップは発生しないが、図２８（ａ）に示す構造の相補型ＭＩＳＦＥＴを形成するバルク基板に比べ、ＳＯＩ基板は高価であり、またトレンチ分離領域５０４の製造工程が複雑であるという問題があった。
［００１８］（従来の集積回路の問題点）
従来の集積回路は、シリコン基板などリジッドで平面状の基板に形成されていた。そのため、形状に柔軟性がなく、応用が限定されるという問題があった。
また、複数の回路素子を連続した基板上に形成しているため、少なくとも一個の回路素子が不良になれば、不良部分だけ良品と交換することができず、装置全体が不良になる。そのため、すべての回路素子を欠陥なく製造するために、プロセスのクリーン度向上などプロセス管理を極めて厳密に行う必要があり、特に、装置を大型化しようとすると、歩留まり向上の難しさが加速的に増加するという問題があった。
さらに、素子を配置する領域が平面基板の二次元領域に限定されるため、集積度を飛躍的に大きくすることができないという問題があった。
【課題を解決するための手段】
［００１９］  本発明（１）は、断面内にＮ型のＭＩＳＦＥＴを含む第一の線状体と、断面内にＰ型のＭＩＳＦＥＴを含む第二の線状体からなり、第一の線状体と第二の線状体との間に分離領域を配置した相補型ＭＩＳＦＥＴである。
［００２０］  本発明（２）は、前記ＭＩＳＦＥＴを形成する複数の領域を有する断面が長手方向に連続的又は間欠的に形成されている、前記発明（１）の相補型ＭＩＳＦＥＴである。
［００２１］  本発明（３）は、前記線状体、及び／又は、前記分離領域を有機半導体又は導電性高分子からなる材料により形成した、前記発明（１）又は前記発明（２）の相補型ＭＩＳＦＥＴである。
［００２２］  本発明（４）は、前記発明（１）乃至前記発明（３）の相補型ＭＩＳＦＥＴからなる集積回路である。
［００２３］  本発明（５）は、複数の前記線状体の間に絶縁性材料を塗布する又は蒸着することにより前記分離領域を形成する、前記発明（１）乃至前記発明（３）の相補型ＭＩＳＦＥＴ
５
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
の製造方法である。
［００２４］  本発明（６）は、前記線状体の表面に絶縁膜を形成することにより前記分離領域を形成する、前記発明（１）乃至前記発明（３）の相補型ＭＩＳＦＥＴの製造方法である。
［００２５］  本発明（７）は、線状体の断面内に形成された回路素子を構成する複数の領域を有する断面が長手方向に連続的又は間欠的に形成されている複数の前記線状体からなる集積回路である。
［００２６］  本発明（８）は、前記集積回路が、半導体メモリー、イメージセンサー、又は、ＰＬＡである、前記発明（７）の集積回路である。
［００２７］  本発明（９）は、前記線状体を有機半導体又は導電性高分子からなる材料により形成した、前記発明（７）又は前記発明（８）の集積回路である。
［００２８］  本発明（１０）は、前記線状体の断面形状が、円形、多角形、星型、三日月、花弁、文字形状、その他の任意形状を有している、前記発明（４）又は前記発明（７）乃至前記発明（９）の集積回路である。
本発明（１１）は、前記線状体が、押出し形成又は延伸形成により形成した線状体であることを特徴とする請求項１乃至３のいずれか１項記載の相補型ＭＩＳＦＥＴである。
本発明（１２）は、前記線状体が、押出し形成又は延伸形成により形成した線状体であることを特徴とする請求項４又は７乃至１０のいずれか１項記載の集積回路である。
本発明（１３）は、前記線状体が、押出し形成又は延伸形成により形成した線状体であることを特徴とする請求項５又は６のいずれか１項記載の相補型ＭＩＳＦＥＴの製造方法である。
【発明の効果】
［００２９］  （１）Ｎ型ＭＩＳＦＥＴを含む線状体とＰ型ＭＩＳＦＥＴを含む線状体を電気的に分離して相補型ＭＩＳＦＥＴを形成することにより、ラッチアップの発生を防止できる。
（２）相補型ＭＩＳＦＥＴ又は集積回路を構成する導電性領域、半導体領域、及び／又は、絶縁体領域を有機半導体又は導電性高分子からなる材料により形成することにより、材料コストの低減や製造プロセスの簡単化などにより製造コストの低減に効果がある。
（３）絶縁性材料を塗布する又は蒸着するだけで、線状体を電気的に分離できるので、簡単なプロセスで素子分離を行うことができる。
（４）回路素子を形成する複数の領域を有する断面が長手方向に連続的又は間欠的に形成された構造であるため、押出し形成や延伸形成により、複数の領域を有する線状素子を簡単なプロセスで製造することができる。
（５）線状体を織る、あるいは編むことにより作製した平面状の集積回路は、柔軟性があり薄くて軽いため、薄型機器や携帯機器などに用いる電子装置として多様な用途がある。
６／１
【国際調査報告】
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