(57)【要約】【課題】装置内部の構成要素の動作を検証する際に用いる各種のテスト用のパターンを生成することが可能な画像処理装置を提供する。【解決手段】ラインカウンタ３３４は、主走査同期信号ＳＨをカウントし、カウントした値と、レジスタ３３１に保持された設定情報とに基づいて、出力信号V_ONを生成する。画素カウンタ３３５は、水平同期検出部３３３から送出されてくるパターン生成基準信号を基準にカウントアップし、カウントした値と、レジスタ３３１に保持された設定情報とに基づいて、出力信号H_ON,H_CNTを生成する。演算回路３３６は、レジスタ３３１に保持された設定情報、ラインカウンタ３３４からの出力信号V_ON、画素カウンタ３３５からの出力信号H_ON,H_CNTに基づいてパターンを生成する。並べ替え部３３７は、レジスタ３３１に保持された設定情報に基づいて、演算回路３３６が生成したパターンに対して、主走査方向の画素データの並びを並べ替える。【選択図】図４
2009303068.tif 000002
【特許請求の範囲】
【請求項１】
原稿を読み取り、複数のラインデータを有する画像データを取得する読取手段と、前記ラインデータに含まれる画素データの数を計数する画素カウンタと、前記画像データに含まれるラインデータの数を計数するラインカウンタとを備える画像処理装置において、
前記画素カウンタが計数する画素データの数及び前記ラインカウンタが計数するラインデータの数に基づいて１ライン分のパターンを順次生成する生成手段と、
該生成手段が生成したパターンに含まれる画素データを所定の順序に並べ替える並べ替え手段と
を備えることを特徴とする画像処理装置。
【請求項２】
前記読取手段は、１ライン分の読取領域を複数に分割したそれぞれの読取領域を読み取る読取部を複数有しており、
前記画素カウンタは、前記読取部のそれぞれに対応して複数設けられ、前記読取部のそれぞれが対応する読取領域を読み取って得られた画素データの数を計数するように構成してあり、
前記生成手段は、前記画素カウンタのそれぞれに対応して複数設けられ、前記画素カウンタのそれぞれが計数する画素データの数及び前記ラインカウンタが計数するラインデータの数に基づいてパターンを生成するように構成してあり、
前記生成手段のいずれかを選択する選択手段を備え、
前記並べ替え手段は、前記選択手段によって選択された生成手段が生成したパターンに含まれる画素データを並べ替えるように構成してあること
を特徴とする請求項１に記載の画像処理装置。
【請求項３】
複数の前記生成手段のそれぞれが生成したパターン間に画素データを追加する追加手段を備えることを特徴とする請求項２に記載の画像処理装置。
【請求項４】
前記追加手段が追加する画素データのデータ値が可変であることを特徴とする請求項３に記載の画像処理装置。
【請求項５】
前記追加手段に画素データの追加を行なわせるか否かを制御する手段を備えることを特徴とする請求項３又は４に記載の画像処理装置。
【請求項６】
前記追加手段は、複数の前記生成手段のそれぞれに対応し、隣接する前記読取部が読み取った画素データに基づいて、追加する前記画素データのデータ値を算出するように構成してあることを特徴とする請求項３から５までのいずれかひとつに記載の画像処理装置。
【請求項７】
前記並べ替え手段は、前記生成手段が生成したパターンに含まれる画素データを、前記読取手段の種類に応じた順序に並べ替えるように構成してあることを特徴とする請求項１から６までのいずれかひとつに記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、装置内部の構成要素の動作を検証する際に用いるテスト用のパターンを生成する画像処理装置に関するものである。
【背景技術】
【０００２】
スキャナ及びプリンタを備えたデジタル複写機、デジタル複合機等の装置は、スキャナで原稿画像を読み取り、得られた画像データに基づく画像をプリンタで記録用紙に画像出力するコピー機能を有する。また、このような装置は、装置内部のメモリに予め画像データを記憶しておき、必要に応じてメモリから画像データを読み出し、読み出した画像データに基づく画像をプリンタで記録用紙に画像出力する機能も有する。
【０００３】
装置内部のメモリに予め記憶されている画像データには、例えば、装置内部の制御回路に入力させて各制御回路の動作を検証するためのパターン（テストパターン）、電子印章、罫線パターン等がある。電子印章及び罫線パターンは、例えば、スキャナで読み取られた画像データに合成されて記録用紙に画像出力される。
【０００４】
特許文献１には、主走査に伴い、主走査ライン上に並ぶ各画素を計数する画素カウンタと、副走査に伴い、副走査方向に並ぶ各主走査ラインを計数するラインカウンタとを備えた装置において、画素カウンタ及びラインカウンタを用いて装置内部の制御回路の動作検証に用いられるパターンを生成する構成が開示されている。このような装置を用いることにより、各種のテストパターンを予めメモリに記憶しておく必要がないので、テストパターンを記憶しておくためのメモリ領域を削減することができる。
【特許文献１】特開２００２−２７２３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、原稿を読み取って画素データを順次出力する読取部は、取得した画素データを主走査方向に順番に出力するように構成されているとは限らない。例えば、複数の読取部（例えば、ＣＣＤ（Charge Coupled Devices））を設け、１ライン分の読取領域を複数に分割し、それぞれの読取領域をそれぞれの読取部で読み取り、各読取部が取得した画素データを並行に出力するように構成されている装置がある。
【０００６】
このような装置は、読取部の後段に、それぞれの読取部から出力された各画素データに対して主走査方向の順番を並べ替える処理を行なう制御回路が設けられている場合が多い。このような制御回路を備えることにより、複数の読取部のそれぞれが取得した画素データが制御回路によって並べ替えられ、主走査方向に順番に並べられた１ライン分のラインデータ（画像データ）が生成される。
【０００７】
ここで、このような並べ替え処理を行なう制御回路の動作を検証するためには、主走査方向に順番に画素データが並んでいないパターンを用いる必要がある。具体的には、制御回路によって主走査方向に順番に並べ替えられる前のパターンを用いる必要がある。
【０００８】
しかし、特許文献１に開示された装置は、主走査ライン上に並ぶ各画素を計数する１つの画素カウンタを利用してパターンを生成する構成であるので、主走査方向に順次パターンを生成することしかできない。即ち、特許文献１に開示された装置では、上述したように、主走査方向に順番に画素データが並んでいないパターンを生成することができないので、上述したような読取部の後段に設けられた制御回路の動作を検証するための適切なテストパターンを生成することはできないという問題がある。
【０００９】
本発明は以上のような事情に鑑みてなされたものであり、その目的とするところは、装置内部の構成要素の動作を検証する際に用いる各種のテスト用のパターンを生成することが可能な画像処理装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明に係る画像処理装置は、原稿を読み取り、複数のラインデータを有する画像データを取得する読取手段と、前記ラインデータに含まれる画素データの数を計数する画素カウンタと、前記画像データに含まれるラインデータの数を計数するラインカウンタとを備える画像処理装置において、前記画素カウンタが計数する画素データの数及び前記ラインカウンタが計数するラインデータの数に基づいて１ライン分のパターンを順次生成する生成手段と、該生成手段が生成したパターンに含まれる画素データを所定の順序に並べ替える並べ替え手段とを備えることを特徴とする。
【００１１】
本発明によれば、画素カウンタのカウンタ値とラインカウンタのカウンタ値とに基づいて１ライン分のパターンを生成し、生成したパターンに含まれる画素データを並べ替える。よって、１ライン分の画素データの順序を並べ替えることができるので、本来、主走査方向に順番に並んでいる画素データの順序を所定の順序に並べ替えたパターンを生成することが可能となる。
【００１２】
本発明に係る画像処理装置は、前記読取手段は、１ライン分の読取領域を複数に分割したそれぞれの読取領域を読み取る読取部を複数有しており、前記画素カウンタは、前記読取部のそれぞれに対応して複数設けられ、前記読取部のそれぞれが対応する読取領域を読み取って得られた画素データの数を計数するように構成してあり、前記生成手段は、前記画素カウンタのそれぞれに対応して複数設けられ、前記画素カウンタのそれぞれが計数する画素データの数及び前記ラインカウンタが計数するラインデータの数に基づいてパターンを生成するように構成してあり、前記生成手段のいずれかを選択する選択手段を備え、前記並べ替え手段は、前記選択手段によって選択された生成手段が生成したパターンに含まれる画素データを並べ替えるように構成してあることを特徴とする。
【００１３】
本発明によれば、１ライン分の読取領域を複数に分割したそれぞれの読取領域を読み取る読取部を複数備え、読取部のそれぞれに対応して画素カウンタ及び生成手段を備える。また、複数の生成手段のいずれかを選択し、選択された生成手段が生成したパターンに含まれる画素データを並べ替えて１ライン分のパターンを生成する。よって、動作させる生成手段の数に応じて、生成される１ライン中のデータ量を変更させることが可能となる。
【００１４】
本発明に係る画像処理装置は、複数の前記生成手段のそれぞれが生成したパターン間に画素データを追加する追加手段を備えることを特徴とする。
【００１５】
本発明によれば、複数の生成手段が生成したパターン間に画素データを追加することによって、複数の読取部が読み取る画素データ間に隙間が生じるような読取手段を備える装置においても、このような読取手段の後段の各構成要素の動作を検証するためのテストパターンを生成することが可能となる。このように画素データが追加されたパターンを用いて画質評価を行なった場合、画質評価の精度を向上させることが可能となる。
【００１６】
本発明に係る画像処理装置は、前記追加手段が追加する画素データのデータ値が可変であることを特徴とする。
【００１７】
本発明によれば、追加される画素データのデータ値が可変であることにより、生成されるパターンに応じて任意のデータ値の画素データを追加することでき、より良好なパターンを生成することが可能となる。
【００１８】
本発明に係る画像処理装置は、前記追加手段に画素データの追加を行なわせるか否かを制御する手段を備えることを特徴とする。
【００１９】
本発明によれば、画素データの追加を行なわせるか否かを制御することによって、必要に応じて、画素データの追加を禁止することができ、より良好なパターンを生成することが可能となる。
【００２０】
本発明に係る画像処理装置は、前記追加手段は、複数の前記生成手段のそれぞれに対応し、隣接する前記読取部が読み取った画素データに基づいて、追加する前記画素データのデータ値を算出するように構成してあることを特徴とする。
【００２１】
本発明によれば、隣接する読取部が読み取った画素データに基づくデータ値の画素データを追加することによって、画素データを追加することによるパターンの画質の劣化を回避することが可能となる。
【００２２】
本発明に係る画像処理装置は、前記並べ替え手段は、前記生成手段が生成したパターンに含まれる画素データを、前記読取手段の種類に応じた順序に並べ替えるように構成してあることを特徴とする。
【００２３】
本発明によれば、読取手段の種類に応じた順序に画素データを並べ替えるので、画像処理装置が備える読取手段に応じた最適なパターンを生成すること可能となる。読取手段は、製造メーカー等に応じて、取得した画素データの主走査方向の出力順序が様々であるが、読取手段に応じたパターンを生成できるので、読取手段の後段の構成要素の動作の検証に用いる最適なパターンを生成することが可能となる。また、このようなパターンを用いることにより精度のよい検証処理が可能となる。
【発明の効果】
【００２４】
本発明では、１ライン分のパターンを生成した場合に、生成したパターンに含まれる画素データを所定の順序に並べ替えることにより、本来、主走査方向に順番に並んでいる画素データを所定の順序に並べ替えたパターンを生成できる。よって、例えば、原稿を読み取って画素データを出力する読取部からの出力信号が主走査方向に順番に出力されない構成の装置では、このような読取部からの出力信号を並べ替えるための構成要素（例えば制御回路）を備えているが、この構成要素の動作を検証するための適切なテストパターンを生成することができる。従って、種々のパターンを生成することができるので、各種の検証処理に用いるためのパターンをメモリに予め記憶しておく必要がなく、テストパターン用にメモリ容量を確保する必要がない。
【発明を実施するための最良の形態】
【００２５】
以下に、本発明に係る画像処理装置をデジタル複写機に適用した実施形態を示す図面に基づいて具体的に説明する。
【００２６】
（実施形態１）
以下に、実施形態１に係るデジタル複写機について説明する。図１は実施形態１に係るデジタル複写機の構成を示すブロック図である。本実施形態１のデジタル複写機１０は、原稿画像を読み取るスキャナ機能、読み取った画像に基づいてコピー用紙、ＯＨＰ（Over Head Projector ）フィルム等のシート（以下、単に用紙という）上に多色及び単色の画像を形成する複写機能等を有している。また、本実施形態１のデジタル複写機１０は、画像パターンを生成し、生成した画像パターンを用紙上に形成する機能を有している。なお、デジタル複写機１０は、原稿画像から読み取った画像データを一時的に保存するファイリング機能を有していてもよい。
【００２７】
デジタル複写機１０は、ＣＩＳ（Contact Image Sensor）モジュール１、ＡＦＥ（Analog Front End）２、ＣＩＳ制御ＬＳＩ（Large Scale Integration ）３、画像処理ＬＳＩ４、レーザー制御ＬＳＩ５、ＣＰＵ（Central Processing Unit ）６等を備える。ＣＩＳ制御ＬＳＩ３、画像処理ＬＳＩ４及びレーザー制御ＬＳＩ５等は、バスを介してＣＰＵ６と接続されており、ＣＰＵ６からの制御に従って動作する。
【００２８】
ＣＩＳモジュール１は、例えば、アレイ状に配列されたイメージセンサ、セルフォック（登録商標）レンズ等のレンズアレイ（導光手段）、ＬＥＤアレイ光源又は蛍光灯等の光源等を備えている。なお、本実施形態１では、イメージセンサとしてＣＣＤを用いる。ＣＩＳモジュール１は、デジタル複写機１０の適宜の位置に設けられているＡＤＦ（Automatic Document Feeder）（図示せず）によって取り込まれた原稿の読取面に光源によって光を照射し、原稿からの反射光に基づく光像をレンズアレイによってイメージセンサに結像させる。
【００２９】
ＣＩＳモジュール１は、長手方向（主走査方向）を原稿の搬送方向（副走査方向）に直交させて配置されており、搬送される原稿がＣＩＳモジュール１の読取領域を通過する際に所定のタイミングで１ライン分のデータ（ラインデータ）を順次取得する。ＣＩＳモジュール（読取手段）１は、読取領域を原稿が通過し終わるまで読取処理を行なうことにより、原稿の読取面の全体を読み取り、複数のラインデータを有する画像データを取得するように構成されている。ＣＩＳモジュール１は、原稿の読取面に形成されている画像を読み取り、アナログ信号（ＲＧＢ信号（Ｒ：赤、Ｇ：緑、Ｂ：青））として取得し、取得したアナログの画像データをＡＦＥ２へ送出する。
【００３０】
ＡＦＥ２は、ＣＩＳモジュール１が取得したアナログの画像データ（ＲＧＢ信号）に対してアナログ／デジタル変換を行ない、例えば１０ビットのデジタルの画像データ（ＲＧＢ信号）に変換する。ＡＦＥ２は、変換して得られたデジタルの画像データをＣＩＳ制御ＬＳＩ３へ送出する。
【００３１】
ＣＩＳ制御ＬＳＩ３は、ＣＩＳモジュール１及びＡＦＥ２の動作を制御すると共に、ＡＦＥ２によってデジタルに変換された画像データに対して、並べ替え処理、隙間補正処理等を行なう。ＣＩＳ制御ＬＳＩ３は、各種の処理を行なって得られた画像データ（１０ビットのデジタルのＲＧＢ信号）を画像処理ＬＳＩ４へ送出する。なお、ＣＩＳ制御ＬＳＩ３の構成及び動作の詳細については後述する。
【００３２】
画像処理ＬＳＩ４は、白黒補正部４１、各種補正部４２、画像処理部４３等を備える。画像処理ＬＳＩ４は、ＣＩＳ制御ＬＳＩ３から送出されてくる画像データ（ＲＧＢ信号）に対して、白黒補正部４１によって所定の処理を行なってＣＭＹＫ（Ｃ：シアン、Ｍ：マゼンダ、Ｙ：イエロー、Ｋ：黒）のデジタルの画像データを生成する。
【００３３】
具体的には、白黒補正部４１は、ＣＩＳ制御ＬＳＩ３から送出されてきた画像データ（ＲＧＢ信号）をＣＭＹの色空間に変換し、レーザー５０の特性に合わせて白黒補正を行なう。また、白黒補正部４１は、補正後のＣＭＹ信号に対して、不要吸収成分を含むＣＭＹ色材の分光特性に基づいた色濁りを取り除く処理を行なう。更に、白黒補正部４１は、ＣＭＹ信号に基づいて、Ｋ信号を生成すると共に、ＣＭＹ信号からＫ信号を差し引いて新たなＣＭＹ信号を生成し、ＣＭＹＫ信号を生成する。
【００３４】
画像処理ＬＳＩ４は、白黒補正部４１によって生成されたＣＭＹＫ信号に対して、各種補正部４２によってガンマ補正処理、ＭＴＦ（Modulation Transfer Function）補正（強調フィルタ補正）処理等の各種の補正処理を実行する。また、画像処理ＬＳＩ４は、各種補正部４２によって各種の補正処理が施されたＣＭＹＫ信号（画像データ）に対して、画像処理部４３によってズーム処理、ＡＥ（自動露出）処理、出力ディザ処理等の各種の画像処理を実行する。
【００３５】
画像処理ＬＳＩ４は、上述したような各種の処理を実行した後、得られた画像データ（ＣＭＹＫ信号）をレーザー制御ＬＳＩ５へ送出する。なお、画像処理ＬＳＩ４にはメモリ４０が接続されており、画像処理ＬＳＩ４は、白黒補正部４１、各種補正部４２、画像処理部４３が各種の処理を実行する際に発生するデータを一時的に記憶するバッファとしてメモリ４０を利用する。
【００３６】
レーザー制御ＬＳＩ５は、ＰＷＭ（Pulse Width Modulation：パルス幅変調）変換部５１を備えており、画像処理ＬＳＩ４から送出されてくる画像データに対して、ＰＷＭ変換部５１によってＰＷＭ変換処理を行なう。レーザー制御ＬＳＩ５にはレーザー５０が接続されており、レーザー制御ＬＳＩ５は、ＰＷＭ変換処理を行なって得られた信号に基づいてレーザー５０の点滅を駆動する。
【００３７】
レーザー５０は、電子写真プロセスを採用した印字部（図示せず）に含まれており、印字部は、レーザー５０のほかに、感光体ドラム、感光体ドラムを所定の電位に帯電させる帯電器、感光体ドラムの表面に形成された静電潜像にトナーを供給して顕像化する現像器、感光体ドラムの表面に形成されたトナー像を用紙上に転写する転写器、用紙上に転写されたトナー像を定着させる定着器等（全て図示せず）を備えている。
【００３８】
レーザー５０は、レーザー制御ＬＳＩ５からの制御に従ってレーザー光を照射し、感光体ドラムの表面に静電潜像を形成する。次に、現像器がこの静電潜像を現像してトナー像を形成し、転写器がこのトナー像を用紙上に転写させ、定着器が用紙上に転写されたトナー像を定着させる。これにより、ＣＩＳモジュール１によって原稿から読み取った画像データに基づく画像を、ハードコピーとしてＡ３縦、Ｂ４縦、Ａ４縦、Ｂ５横及びＡ５横等の各サイズの用紙から最適なサイズのものを選択して印字する。なお、レーザー制御ＬＳＩ５は、画像データの濃度に対応させて複数のドットを形成することによって、擬似的に多階調の画像の印字を行なうように構成されている。
【００３９】
ＣＰＵ６は、ＣＰＵ６が行なう演算の制御手順を示す制御プログラム等を予め格納しているＲＯＭ（Read Only Memory）、ＣＰＵ６が行なう演算に伴って発生するデータを一時的に保持するＲＡＭ（Random Access Memory）（共に図示せず）を内蔵している。ＣＰＵ６は、ＲＯＭに格納されている制御プログラムをＲＡＭにロードして実行することにより、上述したハードウェア各部の動作を制御する。
【００４０】
次に、ＣＩＳモジュール１、ＡＦＥ２及びＣＩＳ制御ＬＳＩ３の詳細な構成について説明する。図２はＣＩＳモジュール１、ＡＦＥ２及びＣＩＳ制御ＬＳＩ３の構成を示すブロック図、図３はＣＩＳモジュール１及びＡＦＥ２の動作を説明するための説明図である。なお、本実施形態１のデジタル複写機１０におけるＣＩＳ制御ＬＳＩ３が、本発明の画像処理装置を構成する各機能を有している。
【００４１】
ＣＩＳ制御ＬＳＩ３が備える各部は、専用のハードウェア回路で構成されていてもよい。また、ＲＯＭ及びＲＡＭが内蔵されたＣＰＵ（全て図示せず）を例えばＣＩＳ制御ＬＳＩ３に設け、ＣＩＳ制御ＬＳＩ３が備える各部の動作手順を定めた制御プログラムをＲＯＭに予め格納しておき、この制御プログラムをＣＰＵがＲＡＭにロードして実行することによって各部の機能が実現される構成でもよい。
【００４２】
本実施形態１のデジタル複写機１０において、ＣＩＳモジュール１は、８つのＣＣＤ（CCD0〜CCD7）、それぞれのＣＣＤに対応する８つの出力部（VOUT0〜VOUT7）等を備える。なお、ＣＣＤ及び出力部の数は８つに限られない。ＣＩＳモジュール１は、複数のＣＣＤが一方向（主走査方向）に並んで設けてあり、８つのＣＣＤのそれぞれが取り込んだ読取データ（画素データ）は、それぞれ対応する出力部からＡＦＥ２へ出力される。
【００４３】
なお、図３（ａ）に示すように、本実施形態１のＣＩＳモジュール１は、主走査方向に８０００画素のデータを、８つのＣＣＤ（CCD0〜CCD7）がそれぞれ１０００画素ずつ読み取るように構成されている。
【００４４】
ＡＦＥ２は、４チャンネル入力の第１ＡＦＥ２１及び第２ＡＦＥ２２を２つ有している。出力部VOUT0〜VOUT3から出力されてくる画素データ（アナログ信号）は、第１ＡＦＥ２１に入力され、出力部VOUT4〜VOUT7から出力されてくる画素データ（アナログ信号）は、第２ＡＦＥ２２に入力される。
【００４５】
第１ＡＦＥ２１及び第２ＡＦＥ２２はそれぞれ、出力部VOUT0〜VOUT7から送出されてくる画素データに対してアナログ／デジタル変換を行ない、例えば１０ビットのデジタルの画素データ（ＲＧＢ信号）を生成し、ＣＩＳ制御ＬＳＩ３へ送出する。第１ＡＦＥ２１及び第２ＡＦＥ２２の出力形式は、品種によって様々であるが、図３（ｂ）に示すように、本実施形態１の第１ＡＦＥ２１は、出力部VOUT0、VOUT2、VOUT1、VOUT3の順に、それぞれの出力部から送出されてきた画素データをデジタルの画素データに変換して出力するように構成されている。
【００４６】
詳細には、第１ＡＦＥ２１は、ＣＣＤ０の読取領域内の主走査方向に１画素目の画素データ、ＣＣＤ２の読取領域内の主走査方向に１画素目の画素データ、ＣＣＤ１の読取領域内の主走査方向に１画素目の画素データ、ＣＣＤ３の読取領域内の主走査方向に１画素目の画素データ、ＣＣＤ０の読取領域内の主走査方向に２画素目の画素データ、ＣＣＤ２の読取領域内の主走査方向に２画素目の画素データ…の順に、ＣＩＳ制御ＬＳＩ３へ送出する。
【００４７】
また、本実施形態１の第２ＡＦＥ２２は、出力部VOUT4、VOUT6、VOUT5、VOUT7の順に、それぞれの出力部から送出されてきた画素データをデジタルの画素データに変換して出力するように構成されている。詳細には、第２ＡＦＥ２２は、ＣＣＤ４の読取領域内の主走査方向に１画素目の画素データ、ＣＣＤ６の読取領域内の主走査方向に１画素目の画素データ、ＣＣＤ５の読取領域内の主走査方向に１画素目の画素データ、ＣＣＤ７の読取領域内の主走査方向に１画素目の画素データ、ＣＣＤ４の読取領域内の主走査方向に２画素目の画素データ、ＣＣＤ６の読取領域内の主走査方向に２画素目の画素データ…の順に、ＣＩＳ制御ＬＳＩ３へ送出する。
【００４８】
即ち、主走査方向に１番目の画素の画素データから順に第１ＡＦＥ２１及び第２ＡＦＥ２２から出力されるわけではなく、ＣＣＤ毎に区切られた順序で各画素データが出力されてくる。また、本実施形態１のように複数の第１ＡＦＥ２１及び第２ＡＦＥ２２を備える構成では、複数の第１ＡＦＥ２１及び第２ＡＦＥ２２からＣＩＳ制御ＬＳＩ３に入力される画素データ（画像データ）が、主走査方向に分割されて送出されてくる。
従って、ＣＩＳ制御ＬＳＩ３は、第１ＡＦＥ２１及び第２ＡＦＥ２２から順に送出されてくる画素データの主走査方向の順序を並べ替える処理を行なう。
【００４９】
図２に示すように、ＣＩＳ制御ＬＳＩ３は、ＣＰＵインタフェース３１、ＣＩＳ／ＡＦＥコントローラ３２、自己パターン生成回路３３、セレクタ３４、ＡＦＥ並べ替え部３５、隙間補正部３６、出力処理部３７等を備え、それぞれはバスを介して相互に接続されている。
【００５０】
ＣＰＵインタフェース３１は、デジタル複写機１０に設けられたＣＰＵ６と接続するためのインタフェースであり、ＣＩＳ制御ＬＳＩ３に設けられた各部は、ＣＰＵインタフェース３１を介してＣＰＵ６からの制御信号を取得する。
【００５１】
ＣＩＳ／ＡＦＥコントローラ３２は、ＣＰＵインタフェース３１を介したＣＰＵ６からの制御に従って、ＣＩＳモジュール１及びＡＦＥ２（第１ＡＦＥ２１及び第２ＡＦＥ２２）に対する駆動信号の生成、ＡＦＥ２に対する各種の設定処理を行なう。なお、ＣＰＵ６は、ＣＩＳ制御ＬＳＩ３だけでなく、ＣＩＳ制御ＬＳＩ３を介してＣＩＳモジュール１及びＡＦＥ２の動作を制御すると共に、ＣＩＳモジュール１及びＡＦＥ２に対する各種の設定処理を行なう。
【００５２】
セレクタ３４には、ＡＦＥ２（第１ＡＦＥ２１及び第２ＡＦＥ２２）からの画像データ（画素データ）と、後述する自己パターン生成回路３３によって生成されたパターン（画像データ）とが入力されている。セレクタ３４は、ＣＰＵ６からの制御に従ってＡＦＥ２からの画像データ及び自己パターン生成回路３３からのパターンの一方を選択してＡＦＥ並べ替え部３５へ送出する。
【００５３】
ＡＦＥ並べ替え部３５は、セレクタ３４から送出されてきた画像データ又はパターンに対して、主走査方向の画素データの並びを並べ替える処理を行なう。セレクタ３４から送出されてくる画像データは、上述したようにＣＩＳモジュール１の構成及びＡＦＥ２の種類等によって主走査方向に１番目の画素の画素データから順に出力されるわけではない。従って、ＡＦＥ並べ替え部３５は、後段の隙間補正部３６及び出力処理部３７で行なう画像処理のために、セレクタ３４からの画像データ又はパターンを主走査方向に１番目の画素データから順に並べ替える。
【００５４】
ＡＦＥ並べ替え部３５は、主走査方向に並べ替えた画像データ又はパターンを隙間補正部３６へ送出する。
ＡＦＥ並べ替え部３５には主走査方向に１ライン分の画素データ（ラインデータ）を格納するためのラインメモリ３５ａが接続されている。ラインメモリ３５ａは例えばＲＡＭであり、ＡＦＥ並べ替え部３５は、並べ替え処理を実行する際に発生するデータを一時的に記憶するバッファとしてラインメモリ３５ａを利用する。
【００５５】
ここで、ＣＩＳモジュール１は、図２及び図３に模式的に示したように、複数のＣＣＤ（読取部）を並べて１つの読取手段として構成されているため、その構造上、ＣＣＤ間の継ぎ目部分で１画素程度の画素が欠落する隙間部分が生じる。即ち、ＣＩＳモジュール１によって読み取った１ライン分の画像データ（ラインデータ）において、各ＣＣＤの読取領域間に隙間部分が生じる。具体的には、ラインデータにおいて、ＣＣＤ０の読取領域内の主走査方向に１０００番目の画素とＣＣＤ１の読取領域内の主走査方向に１番目の画素との間、ＣＣＤ１の読取領域内の主走査方向に１０００番目の画素とＣＣＤ２の読取領域内の主走査方向に１番目の画素との間、ＣＣＤ２の読取領域内の主走査方向に１０００番目の画素とＣＣＤ３の読取領域内の主走査方向に１番目の画素との間等に隙間部分が生じる。
【００５６】
よって、隙間補正部３６は、ＡＦＥ並べ替え部３５から送出されてくる画像データに生じた隙間部分に画素データを追加して補正する。例えば、各ラインデータに対して、ＣＣＤ０の読取領域内の主走査方向に１０００番目の画素とＣＣＤ１の読取領域内の主走査方向に１番目の画素との間に補間画素を追加する場合、ＣＣＤ０の読取領域内の１０００番目の画素の画素データとＣＣＤ１の読取領域内の１番目の画素の画素データとの平均値を算出し、この平均値を補間画素の画素データとすることができる。
【００５７】
隙間補正部３６は、隙間の補正（補間）処理を行なった画像データ又はパターンを出力処理部３７へ送出する。
隙間補正部３６にはＲＡＭ３６ａが接続されており、隙間補正部３６は、隙間部分に画素データを追加する補正処理を実行する際に発生するデータを一時的に記憶するバッファとしてＲＡＭ３６ａを利用する。
【００５８】
出力処理部３７は、隙間補正部３６から送出されてきた画像データを、画像処理ＬＳＩ４が行なう画像処理で扱われるデータ形式に変換し、１０ビットの画像データ（ＲＧＢ信号）を生成する。なお、ＣＩＳモジュール１が順次点灯方式、即ち、画像データのＲ信号、Ｇ信号、Ｂ信号が同時に出力されず、例えばＲ信号、Ｇ信号、Ｂ信号の順に時間差を有して出力される方式である場合、Ｒ、Ｇ、Ｂの順に入力される各色成分の画像データを、Ｒ信号、Ｇ信号、Ｂ信号が同時に出力する形式に変換する処理も行なう。
【００５９】
従って、出力処理部３７は、後段の画像処理ＬＳＩ４に適合するインタフェース仕様に合わせてデータ形式を変換する処理を行なうと共に、必要に応じて、Ｒ信号、Ｇ信号、Ｂ信号が同時に出力する形式への変換処理も行なう。なお、順次点灯方式のＣＩＳモジュール１は、同時点灯方式のＣＩＳモジュールよりも一般的に安価である。
【００６０】
出力処理部３７は、各種の処理を行なった画像データ又はパターンを画像処理ＬＳＩ４へ送出する。
出力処理部３７にはＲＡＭ３７ａが接続されており、出力処理部３７は、各種の処理を実行する際に発生するデータを一時的に記憶するバッファとしてＲＡＭ３７ａを利用する。
【００６１】
自己パターン生成回路３３は、ＣＰＵ６からの制御に従って、パターン（画像パターン、画像データ）を生成し、セレクタ３４へ送出する。これにより、ＣＩＳモジュール１からの画像データの入力がない場合であっても、ＣＩＳ制御ＬＳＩ３の上流から下流へ画像データを送出させることができる。
【００６２】
以下に、自己パターン生成回路３３の詳細な構成について説明する。図４は自己パターン生成回路３３の構成を示すブロック図である。自己パターン生成回路３３は、レジスタ３３１、ページ同期検出部３３２、水平同期検出部３３３、ラインカウンタ３３４、画素カウンタ３３５、演算回路３３６、並べ替え部３３７等を備えている。
【００６３】
ＣＰＵ６は、自己パターン生成回路３３に対して、生成すべきパターンの選択及び各種の設定処理等を行なう。レジスタ３３１は、ＣＰＵインタフェース３１を介したＣＰＵ６からの制御に従って、各種の設定情報を保持する。レジスタ３３１に保持された設定情報は、ラインカウンタ３３４、画素カウンタ３３５、演算回路３３６、並べ替え部３３７等に必要に応じて読み出される。
【００６４】
ページ同期検出部３３２は、ＣＰＵインタフェース３１を介してＣＰＵ６からパターンの生成処理の開始指示を受け付ける。ページ同期検出部３３２は、パターンの生成処理の開始指示を受け付けた場合、その旨を示す信号をラインカウンタ３３４へ送出することによって、ラインカウンタ３３４に対してパターンの生成処理の開始を指示する。
【００６５】
ラインカウンタ３３４には、ページ同期検出部３３２からの信号と、ＣＩＳ／ＡＦＥコントローラ３２によって生成される主走査同期信号ＳＨとが入力される。ラインカウンタ３３４は、ページ同期検出部３３２からパルス信号が入力された場合、主走査同期信号ＳＨをカウントする副走査方向のカウンタである。ラインカウンタ３３４は、カウントした値と、レジスタ３３１に保持された設定情報とに基づいて出力信号V_ONを生成して演算回路３３６へ送出する。なお、ラインカウンタ３３４は、ＣＩＳモジュール１が原稿を読み取って取得した画像データに含まれる副走査方向のラインデータの数を計数するカウンタである。
【００６６】
水平同期検出部３３３は、ＣＩＳ／ＡＦＥコントローラ３２によって生成される主走査同期信号ＳＨを基準に、主走査方向のパターン生成基準信号を生成し、生成したパターン生成基準信号を画素カウンタ３３５へ送出する。
【００６７】
画素カウンタ３３５は、水平同期検出部３３３から送出されてくるパターン生成基準信号を基準にカウントアップするカウンタである。画素カウンタ３３５は、カウントした値と、レジスタ３３１に保持された設定情報とに基づいて出力信号H_ON,H_CNTを生成して演算回路３３６へ送出する。なお、画素カウンタ３３５は、ＣＩＳモジュール１が原稿を読み取って取得した主走査方向の１ライン分のラインデータに含まれる画素データの数を計数するカウンタである。
【００６８】
演算回路（生成手段）３３６は、レジスタ３３１に保持された設定情報、ラインカウンタ３３４からの出力信号V_ON、画素カウンタ３３５からの出力信号H_ON,H_CNTに基づいて、対応するパターンを生成する。演算回路３３６は、生成したパターンを並べ替え部３３７へ送出する。
【００６９】
並べ替え部（並べ替え手段）３３７は、レジスタ３３１に保持された設定情報に基づいて、演算回路３３６から送出されてくるパターンに対して、主走査方向の画素データの並びを所定の順序に並べ替える処理を行なう。なお、演算回路３３６から送出されてくるパターンは、主走査方向に１番目の画素データから順に並んだパターンであり、並べ替え部３３７は、このようなパターンを、図３（ｂ）に示したような順序で並んだラインデータ（１ライン分のパターン）に並べ替える処理を行なう。
【００７０】
なお、並べ替え部３３７には主走査方向に１ライン分のパターンを格納するためのラインメモリ（図示せず）が接続されており、並べ替え部３３７は、並べ替え処理を実行する際に発生するデータを一時的に記憶するバッファとしてラインメモリを利用すればよい。
並べ替え部３３７は、主走査方向に並べ替えたパターンをセレクタ３４へ送出する。なお、セレクタ３４は、並べ替え部３３７（自己パターン生成回路３３）から送出されてきたパターン又はＡＦＥ２からの画像データを選択し、一方をＡＦＥ並べ替え部３５へ送出する。
【００７１】
上述したように、演算回路３３６によって生成されたパターンを並べ替え部３３７が並べ替えることにより、ＣＩＳモジュール１及びＡＦＥ２から送出されてくる画像データと主走査方向の順序が同様のパターンを生成することができる。即ち、このようなパターンをＣＩＳ制御ＬＳＩ３のセレクタ３４よりも後段の制御回路に入力することにより、ＡＦＥ並べ替え部３５以降の制御回路が正常に動作しているかの検証を行なうことができる。
【００７２】
次に、画素カウンタ３３５、ラインカウンタ３３４及び演算回路３３６の詳細な構成について説明する。図５及び図６は画素カウンタ３３５の構成を説明するための模式図である。図５（ａ）には画素カウンタ３３５の構成を示す回路図を、図５（ｂ）には画素カウンタ３３５に対する入出力信号の例を、図６には画素カウンタ３３５からの出力信号に基づいて演算回路３３６によって生成されるパターンの例をそれぞれ示している。なお、図５（ｂ）では、横軸を時間軸として各入出力信号を示している。
【００７３】
画素カウンタ３３５は、カウントアップするカウンタ３３５１及び比較器３３５２等を備える。カウンタ３３５１は、３つの入力ピンLD_VAL、LD、RST及び１つの出力ピンを有する。カウンタ３３５１には、レジスタ３３１に保持された設定情報として０が入力ピンLD_VALに入力され、水平同期検出部３３３からのパターン生成基準信号（水平同期検出信号）が入力ピンLDに入力され、比較器３３５２からの信号H_OFFが入力ピンRSTに入力される。カウンタ３３５１は、各入力信号に基づいてカウントアップし、カウンタ値H_CNTを比較器３３５２へ出力する。なお、カウンタ値H_CNTは演算回路３３６へも出力される。
【００７４】
また、比較器３３５２には、カウンタ３３５１からのカウンタ値H_CNTのほかに、レジスタ３３１に保持された設定情報として、ハイ（High、１、黒）期間を示すレジスタ設定値REG_H_ON（図５（ｂ）においては２）と、カウンタ３３５１をリセットするクロック数を示すレジスタ設定値REG_H_OFF（図５（ｂ）においては３）とが入力される。比較器３３５２は、カウンタ３３５１からのカウンタ値H_CNTをレジスタ設定値REG_H_ONと比較し、カウンタ値H_CNTがレジスタ設定値REG_H_ONよりも小さい場合に信号H_ONをハイ（High、１）出力する。比較器３３５２から出力される信号H_ONは演算回路３３６に入力される。
【００７５】
また、比較器３３５２は、カウンタ３３５１からのカウンタ値H_CNTをレジスタ設定値REG_H_OFFと比較し、カウンタ値H_CNTがレジスタ設定値REG_H_OFFと一致した場合に信号H_OFFをハイ（High、１）出力する。比較器３３５２からの信号H_OFFは、カウンタ３３５１の入力ピンRSTに入力され、カウンタ３３５１は、入力ピンRSTからハイ（High、１）の信号H_OFFが入力された場合、カウンタ値を０にリセットする。
【００７６】
このような構成により、カウンタ３３５１は、水平同期検出部３３３からのパターン生成基準信号（水平同期検出信号）が入力ピンLDに入力された場合に入力ピンLD_VALに０がロードされ、以降、カウントアップする。また、カウンタ３３５１は、カウンタ値H_CNTがレジスタ設定値REG_H_OFFと等しくなった場合に（入力ピンRSTにハイ（１）の信号H_OFFが入力された場合に）カウント処理を０にリセットする。カウンタ３３５１がこのような動作を繰り返すことにより、図５（ｂ）に示すような信号H_ONが演算回路３３６へ送出される。
【００７７】
演算回路３３６は、このような信号H_ONに基づいて、図６に示すように主走査方向に２画素毎に交互に黒画素と白画素とが配置されたパターン、即ち、副走査方向に黒画素が並んだ黒縦線と、副走査方向に白画素が並んだ白縦線とが、主走査方向に２画素間隔で設けられたパターンを生成することができる。
【００７８】
図７及び図８はラインカウンタ３３４の構成を説明するための模式図である。図７（ａ）にはラインカウンタ３３４の構成を示す回路図を、図７（ｂ）にはラインカウンタ３３４に対する入出力信号の例を、図８にはラインカウンタ３３４からの出力信号に基づいて演算回路３３６によって生成されるパターンの例をそれぞれ示している。なお、図７（ｂ）では、横軸を時間軸として各入出力信号を示している。
【００７９】
ラインカウンタ３３４は、カウントアップするカウンタ３３４１及び比較器３３４２等を備える。カウンタ３３４１は、３つの入力ピンLD_VAL、LD、RST及び１つの出力ピンを有する。カウンタ３３４１には、レジスタ３３１に保持された設定情報として０が入力ピンLD_VALに入力され、ページ同期検出部３３２からのパターンの生成処理の開始指示を示す信号（ページ同期検出信号）が入力ピンLDに入力され、比較器３３４２からの信号V_OFFが入力ピンRSTに入力される。カウンタ３３４１は、各入力信号に基づいてカウントアップし、カウンタ値H_CNTを比較器３３４２へ出力する。
【００８０】
また、比較器３３４２には、カウンタ３３４１からのカウンタ値H_CNTのほかに、レジスタ３３１に保持された設定情報として、ハイ（High、１、黒）期間を示すレジスタ設定値REG_V_ON（図７（ｂ）においては２）と、カウンタ３３４１をリセットするクロック数を示すレジスタ設定値REG_V_OFF（図７（ｂ）においては３）とが入力される。比較器３３４２は、カウンタ３３４１からのカウンタ値H_CNTをレジスタ設定値REG_V_ONと比較し、カウンタ値H_CNTがレジスタ設定値REG_V_ONよりも小さい場合に信号V_ONをハイ（High、１）出力する。比較器３３４２から出力される信号V_ONは演算回路３３６に入力される。
【００８１】
また、比較器３３４２は、カウンタ３３４１からのカウンタ値H_CNTをレジスタ設定値REG_V_OFFと比較し、カウンタ値H_CNTがレジスタ設定値REG_V_OFFと一致した場合に信号V_OFFをハイ（High、１）出力する。比較器３３４２からの信号V_OFFは、カウンタ３３４１の入力ピンRSTに入力され、カウンタ３３４１は、入力ピンRSTからハイ（High、１）の信号V_OFFが入力された場合、カウンタ値を０にリセットする。
【００８２】
このような構成により、カウンタ３３４１は、ページ同期検出部３３２からのページ同期検出信号が入力ピンLDに入力された場合に入力ピンLD_VALに０がロードされ、以降、カウントアップする。また、カウンタ３３４１は、カウンタ値H_CNTがレジスタ設定値REG_V_OFFと等しくなった場合に（入力ピンRSTにハイ（１）の信号V_OFFが入力された場合に）カウント処理を０にリセットする。カウンタ３３４１がこのような動作を繰り返すことにより、図７（ｂ）に示すような信号V_ONを演算回路３３６へ送出する。
【００８３】
演算回路３３６は、このような信号V_ONに基づいて、図８に示すように副走査方向に２画素毎に交互に黒画素と白画素とが配置されたパターン、即ち、主走査方向に黒画素が並んだ黒横線と、主走査方向に白画素が並んだ白横線とが、副走査方向に２画素間隔で設けられたパターンを生成することができる。
【００８４】
図９は演算回路３３６の構成を示す回路図である。演算回路３３６は、ＡＮＤ回路３３６１、ＯＲ回路３３６２、濃度生成部３３６３、下位ビットマスク部３３６４、セレクタ３３６５，３３６７、ＮＯＴ回路（インバータ回路）３３６６等を備える。画素カウンタ３３５から出力された信号H_ONとラインカウンタ３３４から出力された信号V_ONとはそれぞれ、ＡＮＤ回路３３６１及びＯＲ回路３３６２に入力される。
【００８５】
ＡＮＤ回路３３６１は、信号H_ONと信号V_ONとの論理積を算出し、信号H_ON及び信号V_ONが共にハイ（High、１）の場合にハイ信号を、それ以外の場合にロウ（Low、０）信号を濃度生成部３３６３へ出力する。ＯＲ回路３３６２は、信号H_ONと信号V_ONとの論理和を算出し、信号H_ON及び／又は信号V_ONがハイの場合にハイ信号を、信号H_ON及び信号V_ONが共にロウの場合にロウ信号を濃度生成部３３６３へ出力する。
【００８６】
濃度生成部３３６３には、ＡＮＤ回路３３６１及びＯＲ回路３３６２からの出力信号のほかに、レジスタ３３１に保持された設定情報としてレジスタ濃度設定値RG_DENSITYが入力される。濃度生成部３３６３は、ＡＮＤ回路３３６１又はＯＲ回路３３６２からの出力信号に基づいて、ＡＮＤ回路３３６１又はＯＲ回路３３６２で生成された１ビットのパターンを、レジスタ濃度設定値RG_DENSITYが示す多ビットのパターンに変換する。例えば、レジスタ濃度設定値RG_DENSITYが１０である場合、濃度生成部３３６３は、１ビットのパターン１´ｂ１（２進数で１）を、１０ビットのパターン１０´ｈ３ＦＦ（１６進数で３ＦＦ）に変換する。濃度生成部３３６３は、生成したパターンをセレクタ３３６５へ出力する。
【００８７】
一方、画素カウンタ３３５から出力されたカウンタ値H_CNTは下位ビットマスク部３３６４に入力される。下位ビットマスク部３３６４は、自己パターン生成回路３３が階調パターンを生成する際に使用されるものであり、カウンタ値H_CNTに対して右（下位側）へのシフト処理を行なう。例えば、下位ビットマスク部３３６４は、カウンタ値H_CNTを右へ２ビットシフトさせ、得られた値をセレクタ３３６５へ出力する。
【００８８】
セレクタ３３６５には、濃度生成部３３６３から出力される信号（パターン）及び下位ビットマスク部３３６４から出力される信号のほかに、レジスタ３３１に保持された設定情報としてレジスタ設定値RG_PATSELが入力される。セレクタ３３６５は、レジスタ設定値RG_PATSELに基づいて、濃度生成部３３６３からの信号と、下位ビットマスク部３３６４からの信号とを選択し、一方をＮＯＴ回路３３６６及びセレクタ３３６７へ出力する。
【００８９】
ＮＯＴ回路３３６６は、セレクタ３３６５からの信号を反転させてセレクタ３３６７へ出力する。セレクタ３３６７には、ＮＯＴ回路３３６６からの信号及びセレクタ３３６５からの信号のほかに、レジスタ３３１に保持された設定情報としてレジスタ設定値RG_PATSELが入力される。セレクタ３３６７は、レジスタ設定値RG_PATSELに基づいて、ＮＯＴ回路３３６６からの信号と、セレクタ３３６５からの信号とを選択し、一方を並べ替え部３３７へ出力する。
【００９０】
以下に、上述した構成の演算回路３３６を備える自己パターン生成回路３３によって生成されるパターン（画像データ）の例を説明する。図１０及び図１１は自己パターン生成回路３３が生成するパターンの例を示す模式図である。なお、図１０及び図１１（ｂ）中の１，２，３，４は、画像中の左上を１番とした場合の各画素の主走査方向又は副走査方向の順番を示している。
【００９１】
上述した構成の演算回路３３６において、濃度生成部３３６３がＯＲ回路３３６２からの出力信号（ＯＲ回路３３６２で生成された１ビットのパターン）を、レジスタ濃度設定値RG_DENSITYが示す多ビットのパターンに変換し、セレクタ３３６５が濃度生成部３３６３からの信号を選択した場合、図１０（ａ）に示すようなパターンが生成される。図１０（ａ）に示すパターンは、図６に示した黒縦線と図８に示した黒横線とを結合した格子状のパターンである。
【００９２】
また、濃度生成部３３６３がＡＮＤ回路３３６１からの出力信号（ＡＮＤ回路３３６１で生成された１ビットのパターン）を、レジスタ濃度設定値RG_DENSITYが示す多ビットのパターンに変換し、セレクタ３３６５が濃度生成部３３６３からの信号を選択した場合、図１０（ｂ）に示すようなパターンが生成される。図１０（ｂ）に示すパターンは、図６に示したパターンと図８に示したパターンとにおいて共に黒画素である画素のみを黒画素としたパターンであり、２画素×２画素の黒画素が主走査方向及び副走査方向に２画素間隔で配置されたパターンである。
【００９３】
図１１には階調パターンの生成方法を説明するための図を示しており、図１１（ａ）に下位ビットマスク部３３６４に対する入出力信号の例を、図１１（ｂ）には下位ビットマスク部３３６４からの出力信号に基づいて生成されるパターンの例をそれぞれ示している。なお、図１１（ａ）では、横軸を時間軸として各入出力信号を示しており、カウンタ値H_CNTは１６進数（ヘキサデシマル）で示されている。
【００９４】
図１１（ａ）に示すように、画素カウンタ３３５は、水平同期検出部３３３からの水平同期検出信号（パターン生成基準信号）を検出したタイミングでカウントを開始し、カウンタ値H_CNTを演算回路３３６へ出力する。演算回路３３６の下位ビットマスク部３３６４は、入力されたカウンタ値H_CNTを右へ２ビットシフトさせた後、セレクタ３３６５へ出力する。そして、セレクタ３３６５が下位ビットマスク部３３６４からの信号を選択して出力した場合、図１１（ｂ）に示すようなパターンが生成されて演算回路３３６から出力される。カウンタ値H_CNTを右へ２ビットシフト（÷４）させることにより、図１１（ｂ）に示すように、主走査方向に４画素毎に高階調となっていく（濃度が所定量ずつ上がる（例えば、＋１））階調パターンを生成できる。
【００９５】
上述したような構成により、本実施形態１の自己パターン生成回路３３において、画素カウンタ３３５及び演算回路３３６が、図１０及び図１１（ｂ）に示すようなパターンを生成することができる。また、生成されたパターンを並べ替え部３３７が所定の順序に並べ替えることにより、ＣＩＳモジュール１及びＡＦＥ２から送出されてくる画像データと主走査方向の順序が同様のパターンを生成することができる。このように生成されたパターンは、セレクタ３４よりも後段の制御回路の動作を検証する際に最適なパターンとして用いることができる。
【００９６】
（実施形態２）
以下に、実施形態２に係るデジタル複写機について説明する。なお、本実施形態２のデジタル複写機１０は、上述した実施形態１のデジタル複写機１０と同様の構成を有しており、同様の構成については同一の符号を付して説明を省略する。
【００９７】
上述した実施形態１のデジタル複写機１０において自己パターン生成回路３３は、図４に示したように１つの画素カウンタ３３５、１つの演算回路３３６及び並べ替え部３３７等を備える構成であった。これに対して、本実施形態２の自己パターン生成回路３３は、複数の画素カウンタ３３５及び複数の演算回路３３６を備え、並べ替え部３３７を備えない。
【００９８】
図１２は実施形態２の自己パターン生成回路３３の構成を示すブロック図である。本実施形態２の自己パターン生成回路３３は、レジスタ３３１、ページ同期検出部３３２、水平同期検出部３３３、ラインカウンタ３３４、８個の画素カウンタ３３５（画素カウンタ０〜７）、８個の演算回路３３６（演算回路０〜７）、第１セレクタ３３８、第２セレクタ３３９等を備えている。
【００９９】
なお、図１２では、ＣＩＳモジュール１に設けられたＣＣＤの数と同数の画素カウンタ３３５及び演算回路３３６を備える構成を示しているが、画素カウンタ３３５及び演算回路３３６の数はこれに限られない。また、図１２では、レジスタ３３１、ページ同期検出部３３２及びラインカウンタ３３４は図示していない。
【０１００】
図１３及び図１４は実施形態２の画素カウンタ３３５（画素カウンタ０〜７）の構成を説明するための模式図である。図１３には画素カウンタ３３５の構成を示す回路図を、図１４（ａ）には画素カウンタ３３５に対する入出力信号の例を、図１４（ｂ）には画素カウンタ３３５からの出力信号に基づいて演算回路３３６によって生成されるパターンの例をそれぞれ示している。なお、図１４（ａ）では、横軸を時間軸として各入出力信号を示している。
【０１０１】
画素カウンタ３３５は、カウントアップするカウンタ３３５１及び比較器３３５２等を備える。カウンタ３３５１は、４つの入力ピンLD_VAL、CNTEN、LD、RST及び１つの出力ピンを有する。カウンタ３３５１には、レジスタ３３１に保持された設定情報としてオフセット（図１４（ａ）においては０）が入力ピンLD_VALに入力され、ＡＦＥ並べ替え部３５からのカウントイネーブル信号CNTENが入力ピンCNTENに入力され、水平同期検出部３３３からのパターン生成基準信号（水平同期検出信号）が入力ピンLDに入力され、比較器３３５２からの信号H_OFFが入力ピンRSTに入力される。
【０１０２】
なお、入力ピンLD_VALに入力されるオフセットは、複数個の演算回路３３６（演算回路０〜７）のそれぞれが生成するパターン間に画素データを追加するために、水平同期検出信号が入力された場合にカウンタ初期値を決定するオフセットである。
【０１０３】
カウンタ３３５１は、水平同期検出部３３３から送出されてくるパターン生成基準信号（水平同期検出信号）を基準に、ＡＦＥ並べ替え部３５から送出されてくるカウントイネーブル信号CNTENに同期してカウントアップするカウンタである。カウンタ３３５１は、各入力信号に基づいてカウントアップし、カウンタ値H_CNTを比較器３３５２へ出力する。なお、カウンタ値H_CNTは、それぞれ対応する演算回路３３６（演算回路０〜７）へも出力される。
【０１０４】
比較器３３５２には、カウンタ３３５１からのカウンタ値H_CNTのほかに、レジスタ３３１に保持された設定情報として、レジスタ設定値REG_H_ON（図１４（ａ）においては２）と、レジスタ設定値REG_H_OFF（図１４（ａ）においては３）とが入力される。比較器３３５２は、カウンタ３３５１からのカウンタ値H_CNTをレジスタ設定値REG_H_ONと比較し、カウンタ値H_CNTがレジスタ設定値REG_H_ONよりも小さい場合に信号H_ONをハイ（High、１）出力する。比較器３３５２から出力される信号H_ONは演算回路３３６に入力される。
【０１０５】
また、比較器３３５２は、カウンタ３３５１からのカウンタ値H_CNTをレジスタ設定値REG_H_OFFと比較し、カウンタ値H_CNTがレジスタ設定値REG_H_OFFと一致した場合に信号H_OFFをハイ（High、１）出力する。比較器３３５２からの信号H_OFFは、カウンタ３３５１の入力ピンRSTに入力され、カウンタ３３５１は、入力ピンRSTからハイ（High、１）の信号H_OFFが入力された場合、カウンタ値を０にリセットする。
【０１０６】
演算回路３３６（演算回路０〜７）のそれぞれは、レジスタ３３１に保持された設定情報、ラインカウンタ３３４からの出力信号V_ON、画素カウンタ３３５からの出力信号H_ON,H_CNTに基づいて、対応するパターンを生成する。
【０１０７】
このような構成により、カウンタ３３５１は、水平同期検出部３３３からのパターン生成基準信号（水平同期検出信号）が入力ピンLDに入力された場合に入力ピンLD_VALにオフセット値がロードされ、以降、カウントアップする。また、カウンタ３３５１は、カウンタ値H_CNTがレジスタ設定値REG_H_OFFと等しくなった場合に（入力ピンRSTにハイ（１）の信号H_OFFが入力された場合に）カウント処理を０にリセットする。カウンタ３３５１がこのような動作を繰り返すことにより、図１４（ａ）に示すような信号H_ON、H_CNTが演算回路３３６へ送出される。演算回路３３６は、このような信号H_ON、H_CNTに基づいて、図１４（ｂ）に示すように、演算回路０〜７のそれぞれによって主走査方向に２画素毎に黒画素、白画素、黒画素、白画素、黒画素が配置されたパターンを生成することができる。
【０１０８】
図１５は実施形態２の画素カウンタ３３５（画素カウンタ０〜７）の構成を説明するための模式図である。図１５（ａ）には画素カウンタ３３５に対する入出力信号の別の例を、図１５（ｂ）には画素カウンタ３３５からの出力信号に基づいて演算回路３３６によって生成されるパターンの例をそれぞれ示している。なお、図１５（ａ）では、横軸を時間軸として各入出力信号を示している。
【０１０９】
図１５では、カウンタ３３５１の入力ピンLD_VALにレジスタ３３１に保持された設定情報としてオフセット２が入力された場合の例を示している。オフセットとして２が入力された場合、カウンタ３３５１は、図１５（ａ）に示すような信号H_ON、H_CNTを演算回路３３６へ送出する。演算回路（追加手段）３３６は、このような信号H_ON、H_CNTに基づいて、図１５（ｂ）に示すように、演算回路０〜７のそれぞれによって主走査方向に２画素毎に黒画素、白画素、黒画素、白画素、黒画素が配置されると共に、それぞれの演算回路０〜７によって生成されたパターン間に主走査方向に２画素のオフセット（隙間）が追加されたパターンを生成することができる。
【０１１０】
このように、画素カウンタ３３５のカウンタ３３５１のオフセット機能を利用して、各演算回路０〜７によって生成されるパターン間にわざと隙間を生成することにより、ＣＩＳモジュール１に設けられたＣＣＤ間の物理的な隙間に対応したパターンを生成することができる。よって、このようなパターンを、ＣＩＳ制御ＬＳＩ３の隙間補正部３６の動作検証に用いることができる。また、このようなパターンをセレクタ３４よりも後段の各制御回路に入力することによって、このパターンに基づく画像を用紙に画像出力した場合には、印刷結果の隙間補正の検討に用いることができる。
【０１１１】
なお、ＣＩＳモジュール１の構成によっては、ＣＣＤ間の隙間の間隔が異なるので、カウンタ３３５１のオフセット機能を用いて、１画素、２画素等、生成されるパターンに設けられる隙間の間隔を変更することができる。また、各演算回路０〜７によって生成されたパターン間に追加する画素データ（隙間）のデータ値を、デジタル複写機１０のユーザによって任意に変更できるようにしてもよい。
【０１１２】
また、各演算回路０〜７によって生成されたパターン間に追加する画素データ（隙間）のデータ値を、追加する画素データの近傍の画素データ（パターン）のデータ値に基づいて算出してもよい。なお、図１４に示した例のように、カウンタ３３５１の入力ピンLD_VALに入力されるオフセット値を「０」とすることにより、各演算回路０〜７によって生成されたパターン間に対する画素データの追加を禁止することができる。
【０１１３】
図１２に示すように、本実施形態２の演算回路３３６（演算回路０〜７）は、生成したパターンSOUT0〜SOUT7を第１セレクタ３３８又は第２セレクタ３３９のいずれかを介してセレクタ３４へ送出する。なお、本実施形態２では、演算回路０〜３のそれぞれは、生成したパターンSOUT0〜SOUT3を第１セレクタ３３８へ送出し、演算回路４〜７のそれぞれは、生成したパターンSOUT4〜SOUT7を第２セレクタ３３９へ送出する。
【０１１４】
第１セレクタ３３８にはＡＦＥ並べ替え部３５からセレクト信号VOUTSEL[3:0]が入力され、第２セレクタ３３９にはＡＦＥ並べ替え部３５からセレクト信号VOUTSEL[7:4]が入力される。なお、図１２には、ＡＦＥ並べ替え部３５からのセレクト信号VOUTSEL[7:4]が第１セレクタ３３８を介して第２セレクタ３３９へ入力されているように示しているが、ＡＦＥ並べ替え部３５から第２セレクタ３３９へ直接セレクト信号VOUTSEL[7:4]が入力されてもよい。
【０１１５】
図１６は第１セレクタ３３８に対する入出力信号の例を示す模式図である。なお、図１６では、横軸を時間軸として各入出力信号を示している。なお、図示しないが、第２セレクタ３３９に対する入出力信号は、入力信号がパターンSOUT4〜SOUT7及びセレクト信号VOUTSEL[7:4]であり、出力信号がパターンSOUT_SEL2であること以外は、第１セレクタ３３８に対する入出力信号と同様である。
【０１１６】
また、本実施形態２のデジタル複写機１０では、第１ＡＦＥ２１は、図１６の最下段に示したように、ＣＩＳモジュール１の出力部VOUT0、VOUT2、VOUT1、VOUT3の順に各出力部VOUT0〜VOUT3からの読取信号（画素データ）をＣＩＳ制御ＬＳＩ３へ送出する構成とする。
【０１１７】
ＡＦＥ並べ替え部３５から第１セレクタ３３８に入力されるセレクト信号VOUTSEL[3:0]は、第１ＡＦＥ２１からの出力される画素データの出力順序に相当する順番を示している。従って、第１セレクタ３３８は、セレクト信号VOUTSEL[3:0]に従って、演算回路０〜３から出力されるパターン（出力信号）SOUT0〜SOUT3の出力順序を切り替え、パターンSOUT_SEL1として出力する。
【０１１８】
図１６に示す例では、第１セレクタ３３８は、演算回路０，２，１，３の順に各演算回路０〜３からのパターンSOUT0〜SOUT3を順次パターンSOUT_SEL1として出力している。第１セレクタ３３８は、このようなパターンSOUT_SEL1をセレクタ３４の第１セレクタ３４１へ送出する。なお、自己パターン生成回路３３の第２セレクタ３３９は、パターンSOUT_SEL2をセレクタ３４の第２セレクタ３４２へ送出する。
【０１１９】
このような構成により、第１セレクタ３３８は、図１６の最下段に示したように第１ＡＦＥ２１が各出力部VOUT0〜VOUT3からの読取信号を出力する順序と同様の順序で各演算回路０〜３からのパターンSOUT0〜SOUT3を出力することができる。なお、第２セレクタ３３９も同様に、第２ＡＦＥ２２が各出力部VOUT4〜VOUT7からの読取信号を出力する順序と同様の順序で各演算回路４〜７からのパターンSOUT4〜SOUT7を出力することができる。従って、このような自己パターン生成回路３３によって生成されたパターンを用いて、ＣＩＳ制御ＬＳＩ３のセレクタ３４よりも後段に設けられた各制御回路の動作を検証することができる。
【０１２０】
セレクタ３４の第１セレクタ３４１及び第２セレクタ３４２は、ＣＩＳモジュール１が原稿を読み取り、ＡＦＥ２（第１ＡＦＥ２１及び第２ＡＦＥ２２）から出力された読取信号と、自己パターン生成回路３３の第１セレクタ３３８及び第２セレクタ３３９から出力されたパターンとを選択し、一方をＡＦＥ並べ替え部３５へ送出する。なお、セレクタ３４の第１セレクタ３４１及び第２セレクタ３４２は、ＣＰＵ６からの指示に従って一方を選択する。
【０１２１】
セレクタ３４（第１セレクタ３４１及び第２セレクタ３４２）が自己パターン生成回路３３から出力されてきたパターン（画像データ）を選択した場合、ＡＦＥ並べ替え部３５は、セレクタ３４から送出されてきたパターンに対して主走査方向の画素データの並びを並べ替える処理を行なうと共に、カウントイネーブル信号CNTENを生成して画素カウンタ３３５へ出力し、セレクト信号VOUTSEL[7:0]を生成して第１セレクタ３３８及び第２セレクタ３３９へ出力する。
【０１２２】
なお、同一の演算回路０〜７からの出力信号（パターン）SOUT0〜SOUT7の間隔、例えば、演算回路３からのパターンSOUT3_1の出力タイミングからパターンSOUT3_2の出力タイミングまでの間隔が、図１６に示すように４サイクルである。従って、本実施形態２の並べ替え部３３７は、４サイクル毎に、画素カウンタ３３５（画素カウンタ０〜７）に入力するカウントイネーブル信号CNTENを生成する。また、並べ替え部３３７は、ＡＦＥ２からの読取信号（画像データ）の入力順序に従って、自己パターン生成回路３３の第１セレクタ３３８及び第２セレクタ３３９がパターンSOUT0〜SOUT7をラッチするためのセレクト信号VOUTSEL[7:0]を生成する。
【０１２３】
上述したように、８つの画素カウンタ３３５及び８つの演算回路３３６によって生成されたパターンを第１セレクタ３３８及び第２セレクタ３３９が適切な順序で出力することにより、ＣＩＳモジュール１及びＡＦＥ２から送出されてくる画像データと主走査方向の順序が同様のパターンを生成することができる。即ち、このようなパターンをセレクタ３４よりも後段の制御回路に入力することにより、ＡＦＥ並べ替え部３５以降の制御回路が正常に動作しているかの検証を行なうことができる。
【０１２４】
上述した実施形態２では、ＣＩＳモジュール１が８つのＣＣＤを有する構成であるので、画素カウンタ３３５及び演算回路３３６を８つずつ備えた自己パターン生成回路３３を例に説明した。しかし、ＣＩＳモジュール１及びＡＦＥ２は製造メーカーによって多様な構成を有するものであり、例えば６つのＣＣＤを有するＣＩＳモジュール１と、６チャンネル入力の１つのＡＦＥ２とを備えたデジタル複写機１０を構成することもできる。従って、例えば、自己パターン生成回路３３の演算回路３３６を１６個備える構成とし、そのうちの何個かを選択し、選択した演算回路３３６を用いて検証用のパターンを生成するように構成してもよい。
【０１２５】
このような構成とすることにより、選択された演算回路３３６によってパターンを生成するので、動作する演算回路３３６の数に応じて、生成される１ライン中のデータ量を変更させることができる。従って、多様なパターンの生成が可能となる。よって、多品種のＣＩＳモジュール１及びＡＦＥ２に対応するＣＩＳ制御ＬＳＩ３を実現することができ、多品種のＣＩＳモジュール１及びＡＦＥ２の後段に設けられる制御回路の動作検証を行なうための最適なパターンを生成することができる。なお、ＣＰＵ６が、各演算回路３３６を動作させるか否かを制御（選択）すればよい。
【０１２６】
上述した実施形態１，２では、図３に示すように、第１ＡＦＥ２１は出力部VOUT0、VOUT2、VOUT1、VOUT3の順に各出力部VOUT0〜VOUT3からの読取信号をＣＩＳ制御ＬＳＩ３へ送出する構成であった。従って、上述した実施形態１，２では、ＣＩＳ制御ＬＳＩ３の自己パターン生成回路３３は、演算回路０，２，１，３の順に各演算回路０〜３によって生成されたパターンSOUT0〜SOUT3を出力するように構成されていた。しかし、ＣＩＳモジュール１及びＡＦＥ２の構成によって第１ＡＦＥ２１及び第２ＡＦＥ２２から出力される読取信号（画素データ）の順序が異なる。
【０１２７】
図１７及び図１８は第１セレクタ３３８に対する入出力信号の別の例を示す模式図である。なお、図１７及び図１８では、横軸を時間軸として各入出力信号を示している。図１７及び図１８には、第１セレクタ３３８に対する入出力信号のみを示しており、第２セレクタ３３９に対する入出力信号は省略する。
【０１２８】
図１７に示す例では、第１ＡＦＥ２１は、図１７の最下段に示したように、ＣＩＳモジュール１の出力部VOUT0、VOUT1、VOUT2、VOUT3の順に各出力部VOUT0〜VOUT3からの読取信号をＣＩＳ制御ＬＳＩ３へ送出する構成である。第１ＡＦＥ２１がこのような構成の場合、図１７に示すようなセレクト信号VOUTSEL[3:0]がＡＦＥ並べ替え部３５から第１セレクタ３３８に入力され、第１セレクタ３３８は、演算回路０，１，２，３の順に各演算回路０〜３からのパターンSOUT0〜SOUT3を順次パターンSOUT_SEL1として出力する。
【０１２９】
また、図１８に示す例では、第１ＡＦＥ２１は、ＣＩＳモジュール１の出力部VOUT0,VOU1と、出力部VOUT2,VOUT3とを異なるバスを介してそれぞれ、読取信号H_DATA[5:0]、読取信号L_DATA[5:0]の順序でＣＩＳ制御ＬＳＩ３へ送出する構成である。第１ＡＦＥ２１がこのような構成の場合、ＡＦＥ並べ替え部３５は、第１セレクタ３３８へ送出するセレクト信号VOUTSEL[3:0]を、図１８に示すように２サイクルに延長すると共に、水平同期検出信号が入力された後に１サイクル毎にハイ、ロウを繰り返すロウ（Low）５ビットのイネーブル信号LBYTE_ENを生成して第１セレクタ３３８に入力する。
【０１３０】
これにより、第１セレクタ３３８は、演算回路０，１の順に各演算回路０，１からのパターンSOUT0、SOUT1を順次パターンSOUT_SEL1[10:6]として出力する。また、第１セレクタ３３８は、演算回路２，３の順に各演算回路２，３からのパターンSOUT2、SOUT3を順次パターンSOUT_SEL1[5:0]として出力する。
【０１３１】
上述したように、本発明の画像処理装置では、ＣＩＳモジュール１及びＡＦＥ２がどのような構成であっても、ＣＰＵ６による制御に従って、ＣＩＳ制御ＬＳＩ３の自己パターン生成回路３３が、ＣＩＳモジュール１及びＡＦＥ２に対応した検証用のパターンを生成することができる。
【０１３２】
上述した実施形態では、本発明の画像処理装置をデジタルカラー複写機に適用した実施形態１，２を例に説明したが、このような構成に限られない。本発明の画像処理装置は、例えば、複写機能、プリンタ機能、ファクシミリ送受信機能、scan to e-mail機能等を備えるデジタル複合機に適用しても良い。また、本発明の画像処理装置は、ネットワークカード、ＬＡＮ（Local Area Network）ケーブル等を介して、ネットワークに接続されたコンピュータ及び他のデジタル複合機等との間でデータ通信を行なうように構成してもよい。また、カラー複合機だけでなく、モノクロの画像を扱う複合機においても本発明を適用することができる。
【図面の簡単な説明】
【０１３３】
【図１】実施形態１に係るデジタル複写機の構成を示すブロック図である。
【図２】ＣＩＳモジュール、ＡＦＥ及びＣＩＳ制御ＬＳＩの構成を示すブロック図である。
【図３】ＣＩＳモジュール及びＡＦＥの動作を説明するための説明図である。
【図４】自己パターン生成回路の構成を示すブロック図である。
【図５】画素カウンタの構成を説明するための模式図である。
【図６】画素カウンタの構成を説明するための模式図である。
【図７】ラインカウンタの構成を説明するための模式図である。
【図８】ラインカウンタの構成を説明するための模式図である。
【図９】演算回路の構成を示す回路図である。
【図１０】自己パターン生成回路が生成するパターンの例を示す模式図である。
【図１１】自己パターン生成回路が生成するパターンの例を示す模式図である。
【図１２】実施形態２の自己パターン生成回路の構成を示すブロック図である。
【図１３】実施形態２の画素カウンタの構成を説明するための模式図である。
【図１４】実施形態２の画素カウンタの構成を説明するための模式図である。
【図１５】実施形態２の画素カウンタの構成を説明するための模式図である。
【図１６】第１セレクタに対する入出力信号の例を示す模式図である。
【図１７】第１セレクタに対する入出力信号の別の例を示す模式図である。
【図１８】第１セレクタに対する入出力信号の別の例を示す模式図である。
【符号の説明】
【０１３４】
１０  デジタル複写機（画像処理装置）
１  ＣＩＳモジュール（読取手段）
３  ＣＩＳ制御ＬＳＩ
３３  自己パターン生成回路
３３４  ラインカウンタ
３３５  画素カウンタ
３３６  演算回路（生成手段、追加手段）
３３７  並べ替え部（並べ替え手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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