(57)【要約】従来の書き込み補正回路は、ｎ相クロックを選択する際、最後の相のクロックを選択しようとするとき、高速動作において波形がつぶれてしまう可能性があるという課題があった。  書き込み補正に用いるマルチパルス信号の奇数番目のエッジと偶数番目のエッジを、二つの遅延選択回路（１６ａ），（１６ｂ）がそれぞれ２つのイネーブル信号を用いて選択し、これら二つの遅延選択回路（１６ａ），（１６ｂ）の出力の排他的論理和をとることによってマルチパルス信号のタイミングを生成する構成とした。【特許請求の範囲】
【請求項１】
書き込み補正に用いるマルチパルス信号からなる書き込み補正信号を生成し出力する書き込み補正回路において、
タイミング信号と、前記マルチパルス信号のエッジの前記タイミング信号に対する遅延量を示す遅延量信号と、前記マルチパルス信号の各パルスのパワーを示すパワー信号とを入力とし、これらの信号を後段の回路に分配して出力する信号分配回路と、
前記信号分配回路が出力する前記タイミング信号及び前記マルチパルス信号の奇数番目のエッジの前記タイミング信号に対する遅延量を示す遅延量信号と、多相クロック信号とを入力とし、前記遅延量信号と、前記タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて前記多相クロック信号のエッジを選択して前記マルチパルス信号の奇数番目のエッジを生成する第１の遅延選択回路と、
前記信号分配回路が出力する前記タイミング信号及び前記マルチパルス信号の偶数番目のエッジの前記タイミング信号に対する遅延量を示す遅延量信号と、多相クロック信号とを入力とし、前記遅延量信号と、前記タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて前記多相クロック信号のエッジを選択して前記パルス信号の偶数番目のエッジを生成する第２の遅延選択回路と、を備えた、
ことを特徴とする書き込み補正回路。
【請求項２】
請求項１記載の書き込み補正回路において、
前記第１、第２の遅延選択回路の出力の排他的論理和を行い書き込み補正のタイミング信号を出力する排他的論理和回路を備えた、
ことを特徴とする書き込み補正回路。
【請求項３】
請求項２記載の書き込み補正回路において、
前記排他的論理和回路の出力の立ち上がりおよび立ち下りの両エッジを用いてマルチパルス信号からなる書き込み補正信号を生成する出力生成回路を備えた、
ことを特徴とする書き込み補正回路。
【請求項４】
請求項１ないし請求項３のいずれかに記載の書き込み補正装置において、
前記第１、第２の遅延選択回路は、２周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは保持し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出する、
ことを特徴とする書き込み補正回路。
【請求項５】
請求項１ないし請求項３のいずれかに記載の書き込み補正装置において、
前記第１、第２の遅延選択回路は、３周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは保持し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出する、
ことを特徴とする書き込み補正回路。
【請求項６】
請求項１ないし請求項３のいずれかに記載の書き込み補正装置において、
前記第１、第２の遅延選択回路は、３周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは遮断し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出する、
ことを特徴とする書き込み補正回路。
【請求項７】
請求項５または請求項６に記載の書き込み補正回路において、
前記１周期分の長さを持つ第２のイネーブル信号が、前記３周期分の長さを持つ第１のイネーブル信号の中央の１周期分の期間に同期してイネーブルとなる、
ことを特徴とする書き込み補正回路。
【請求項８】
請求項１ないし請求項３のいずれかに記載の書き込み補正装置において、
前記第１、第２の遅延選択回路は、前記第１のイネーブル信号の長さとして２周期分の長さあるいは３周期分の長さのいずれかを選択する選択回路を備え、
該選択回路により選択された２周期分の長さあるいは３周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは保持し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出する、
ことを特徴とする書き込み補正回路。
【請求項９】
書き込み補正に用いるマルチパルス信号からなる書き込み補正信号を生成する書き込み補正信号生成方法において、
タイミング信号と、前記マルチパルス信号のエッジの前記タイミング信号に対する遅延量を示す遅延量信号と、前記マルチパルス信号の各パルスのパワーを示すパワー信号とを入力とし、これらの信号を後段の回路に分配して出力する信号分配工程と、
前記信号分配工程で出力される前記タイミング信号及び前記マルチパルス信号の奇数番目のエッジの前記タイミング信号に対する遅延量を示す遅延量信号と、多相クロック信号とを入力とし、前記遅延量信号と、前記タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて前記多相クロック信号のエッジを選択して前記マルチパルス信号の奇数番目のエッジを生成する第１の遅延選択工程と、
前記信号分配工程で出力される前記タイミング信号及び前記マルチパルス信号の偶数番目のエッジの前記タイミング信号に対する遅延量を示す遅延量信号と、多相クロック信号とを入力とし、前記遅延量信号と、前記タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて前記多相クロック信号のエッジを選択して前記パルス信号の偶数番目のエッジを生成する第２の遅延選択工程と、を含む、
ことを特徴とする書き込み補正信号生成方法。
【請求項１０】
請求項９記載の書き込み補正信号生成方法において、
前記第１、第２の遅延選択工程で生成された出力の排他的論理和を行い書き込み補正のタイミング信号を出力する排他的論理和工程を含む、
ことを特徴とする書き込み補正信号生成方法。
【請求項１１】
請求項１０記載の書き込み補正信号生成方法において、
前記排他的論理和工程で得られた出力の立ち上がりおよび立ち下りの両エッジを用いてマルチパルス信号からなる書き込み補正信号を生成する出力生成工程を含む、
ことを特徴とする書き込み補正信号生成方法。
【請求項１２】
請求項９ないし請求項１１のいずれかに記載の書き込み補正信号生成方法において、
前記第１、第２の遅延選択工程で、２周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは保持し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出する、
ことを特徴とする書き込み補正信号生成方法。
【請求項１３】
請求項９ないし請求項１１のいずれかに記載の書き込み補正信号生成方法において、
前記第１、第２の遅延選択工程で、３周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは保持し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出する、
ことを特徴とする書き込み補正信号生成方法。
【請求項１４】
請求項９ないし請求項１１のいずれかに記載の書き込み補正信号生成方法において、
前記第１、第２の遅延選択工程で、３周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは遮断し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出する、
ことを特徴とする書き込み補正信号生成方法。
【請求項１５】
請求項１３または請求項１４に記載の書き込み補正信号生成方法において、
前記１周期分の長さを持つ第２のイネーブル信号を、前記３周期分の長さを持つ第１のイネーブル信号の中央の１周期分の期間に同期してイネーブルとする、
ことを特徴とする書き込み補正信号生成方法。
【請求項１６】
請求項９ないし請求項１１のいずれかに記載の書き込み補正信号生成方法において、
前記第１、第２の遅延選択工程は、前記第１のイネーブル信号の長さとして２周期分の長さあるいは３周期分の長さのいずれかを選択する選択工程を含み、
該選択工程により選択された２周期分の長さあるいは３周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは保持し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出する、
ことを特徴とする書き込み補正信号生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、レーザ光の照射により情報の記録が可能な情報記録媒体を用いる情報記録装置に係り、特にレーザ駆動波形を制御する光学式情報記録装置の書き込み補正回路、及び書き込み補正信号生成方法に関するものである。
【背景技術】
【０００２】  従来の書き換え可能な記録膜への記録・消去方法は、記録用エネルギービームを複数のパワーレベルで書き込み制御を行う、時間軸方向に複数のパルス幅で書き込み制御を行う、また前後の記録マークおよびスペースのパターンに応じて書き込み制御を行っていた（例えば、特許文献１、特許文献２、特許文献３、特許文献４参照。）。【０００３】  図８は従来の書き込み系信号処理を示すものである。図８において、１は書き込み補正回路、２は光ディスク、３はモーター、４は光ヘッド、５は書き込み補正回路１，モーター３，光ヘッド４を制御するシステムコントローラ、６はレーザ駆動回路である。【０００４】  また図９は図８に示す書き込み補正回路１の構成を示すブロック図である。図９において、７はスペース・マーク長検出回路、８はアドレス生成・タイミング制御回路、９は多相信号出力回路、１０はタイミング生成回路である。【０００５】  以上のように構成された従来の書き込み補正回路について、以下にその動作を説明する。【０００６】  モーター３により光ディスク２を線速度一定として回転させる。光ディスク２に記録された情報を光ヘッド４により読み取る。書き込み時は、システムコントローラ５を介して転送された記録波形情報を書き込み補正回路１により補正した後、レーザ駆動回路６が光ヘッド４内の半導体レーザを発光させることにより、光ディスク２に記録マークを書き込む。書き込み補正回路１の内部では、入力されるパルス信号からスペース・マーク長検出回路７によりスペースとマークの長さを検出し、スペース長とマーク長に応じてアドレス生成・タイミング制御回路８により、書き込み電流値やタイミング信号を生成する。また、多相信号出力回路９はクロック信号を入力とし多相クロック信号を生成する。タイミング生成回路１０は、多相信号出力回路９の出力する多相クロック信号とアドレス生成・タイミング制御回路８の出力を入力とし、書き込み補正信号を出力する。【０００７】  図１０は図９に示すタイミング生成回路１０の構成を示すブロック図である。図１０において、１１はタイミング順序回路、１２は遅延量選択回路、１３は出力生成回路である。【０００８】  タイミング順序回路１１は、アドレス生成・タイミング制御回路８から入力されるタイミング情報により、入力のパワー信号と遅延量信号をそれぞれ１対１に対応させ書き込み補正の順序に沿って出力する。遅延量選択回路１２は、タイミング順序回路１１の出力の遅延量信号により多相信号出力回路９から出力される多相クロック信号から所望の位相のクロックを選択し出力する。出力生成回路１３は、タイミング順序回路１１の出力のパワー信号と遅延量選択回路１２の出力の信号のエッジを用いてマルチパルス信号からなる書き込み補正信号を出力する。【０００９】  これらの出力信号の波形を図１１に示す。
【特許文献１】特許第２５６３３２２号
【特許文献２】特許第２６５０９４０号
【特許文献３】特開平１１−８６２９１号公報
【特許文献４】特開平１１−２８３２４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】  図１２に、イネーブル信号と、多相クロック信号と、遅延量選択回路１２の遅延エッジの信号を示す。【００１１】  ｎ相の多相クロックは、位相が０からｎ−１までのｎ個の信号がありその中から一つの信号をイネーブル信号の期間でタイミング信号により選択する。多相クロックの（ｎ−１）／２より小さい位相を選択する場合は図１２（ａ）のようになり、多相クロックの（ｎ−１）／２より大きい位相を選択する場合は図１２（ｂ）のようになる。図１２（ｂ）の場合において、例えば多相クロックの一番最後の位相である（ｎ−１）番目の位相を選択したときには、遅延量選択回路１２の出力（遅延エッジ）が細いパルス幅のものＡとなってしまうため、高速動作においては波形がつぶれてしまい、適正な書き込み補正信号を生成できない可能性があるという問題があった。【００１２】  この発明は上記の問題を解消するためになされたもので、高速の記録動作時においても適正な書き込み補正信号を生成することのできる書き込み補正回路を得ること、また高速の記録動作時においても適正な書き込み補正信号を生成することのできる書き込み補正信号生成方法を得ることを目的とする。
【課題を解決するための手段】
【００１３】  上述の課題を解決するため、本発明（請求項１）に係る書き込み補正回路は、書き込み補正に用いるマルチパルス信号からなる書き込み補正信号を生成し出力する書き込み補正回路において、タイミング信号と、前記マルチパルス信号のエッジの前記タイミング信号に対する遅延量を示す遅延量信号と、前記マルチパルス信号の各パルスのパワーを示すパワー信号とを入力とし、これらの信号を後段の回路に分配して出力する信号分配回路と、前記信号分配回路が出力する前記タイミング信号及び前記マルチパルス信号の奇数番目のエッジの前記タイミング信号に対する遅延量を示す遅延量信号と、多相クロック信号とを入力とし、前記遅延量信号と、前記タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて前記多相クロック信号のエッジを選択して前記マルチパルス信号の奇数番目のエッジを生成する第１の遅延選択回路と、前記信号分配回路が出力する前記タイミング信号及び前記マルチパルス信号の偶数番目のエッジの前記タイミング信号に対する遅延量を示す遅延量信号と、多相クロック信号とを入力とし、前記遅延量信号と、前記タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて前記多相クロック信号のエッジを選択して前記パルス信号の偶数番目のエッジを生成する第２の遅延選択回路とを備えたものである。【００１４】  これにより、高速動作時に波形がつぶれてしまうことを回避できる、高精度な書き込み補正回路を実現できる。【００１５】  また、本発明（請求項２）に係る書き込み補正回路は、請求項１記載の書き込み補正回路において、前記第１、第２の遅延選択回路の出力の排他的論理和を行い書き込み補正のタイミング信号を出力する排他的論理和回路を備えたものである。【００１６】  これにより、高速動作時に波形がつぶれてしまうことを回避できる、高精度な書き込み補正回路を実現できる。【００１７】  また、本発明（請求項３）に係る書き込み補正回路は、請求項２記載の書き込み補正回路において、前記排他的論理和回路の出力の立ち上がりおよび立ち下りの両エッジを用いてマルチパルス信号からなる書き込み補正信号を生成する出力生成回路を備えたものである。【００１８】  これにより、高速動作時に波形がつぶれてしまうことを回避できる、高精度な書き込み補正回路を実現できる。【００１９】  また、本発明（請求項４）に係る書き込み補正回路は、請求項１ないし請求項３のいずれかに記載の書き込み補正装置において、前記第１、第２の遅延選択回路が、２周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは保持し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出するものである。【００２０】  これにより、高速動作時に波形がつぶれてしまうことを回避できる、高精度な書き込み補正回路を実現できる。【００２１】  また、本発明（請求項５）に係る書き込み補正回路は、請求項１ないし請求項３のいずれかに記載の書き込み補正装置において、前記第１、第２の遅延選択回路が、３周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは保持し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出するものである。【００２２】  これにより、高速動作時に波形がつぶれてしまうことを回避できる、高精度な書き込み補正回路を実現できる。【００２３】  また、本発明（請求項６）に係る書き込み補正回路は、請求項１ないし請求項３のいずれかに記載の書き込み補正装置において、前記第１、第２の遅延選択回路が、３周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは遮断し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出するものである。【００２４】  これにより、高速動作時に波形がつぶれてしまうことを回避できる、高精度な書き込み補正回路を実現できる。【００２５】  また、本発明（請求項７）に係る書き込み補正回路は、請求項５または請求項６に記載の書き込み補正回路において、前記１周期分の長さを持つ第２のイネーブル信号が、前記３周期分の長さを持つ第１のイネーブル信号の中央の１周期分の期間に同期してイネーブルとなるものである。【００２６】  これにより、高速動作時に波形がつぶれてしまうことを回避できる、高精度な書き込み補正回路を実現できる。【００２７】  また、本発明（請求項８）に係る書き込み補正回路は、請求項１ないし請求項３のいずれかに記載の書き込み補正装置において、前記第１、第２の遅延選択回路が、前記第１のイネーブル信号の長さとして２周期分の長さあるいは３周期分の長さのいずれかを選択する選択回路を備え、該選択回路により選択された２周期分の長さあるいは３周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは保持し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出するものである。【００２８】  これにより、高速動作時に波形がつぶれてしまうことを回避できる、高精度な書き込み補正回路を実現できる。また、第１のイネーブル信号の長さを各種のモードで使い分けることを可能とできる。【００２９】  また、本発明（請求項９）に係る書き込み補正信号生成方法は、書き込み補正に用いるマルチパルス信号からなる書き込み補正信号を生成する書き込み補正信号生成方法において、タイミング信号と、前記マルチパルス信号のエッジの前記タイミング信号に対する遅延量を示す遅延量信号と、前記マルチパルス信号の各パルスのパワーを示すパワー信号とを入力とし、これらの信号を後段の回路に分配して出力する信号分配工程と、前記信号分配工程で出力される前記タイミング信号及び前記マルチパルス信号の奇数番目のエッジの前記タイミング信号に対する遅延量を示す遅延量信号と、多相クロック信号とを入力とし、前記遅延量信号と、前記タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて前記多相クロック信号のエッジを選択して前記マルチパルス信号の奇数番目のエッジを生成する第１の遅延選択工程と、前記信号分配工程で出力さ��る前記タイミング信号及び前記マルチパルス信号の偶数番目のエッジの前記タイミング信号に対する遅延量を示す遅延量信号と、多相クロック信号とを入力とし、前記遅延量信号と、前記タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて前記多相クロック信号のエッジを選択して前記パルス信号の偶数番目のエッジを生成する第２の遅延選択工程とを含むものである。【００３０】  これにより、高速動作時に波形がつぶれてしまうことを回避でき、高精度に書き込み補正信号を生成することができる。【００３１】  また、本発明（請求項１０）に係る書き込み補正信号生成方法は、請求項９記載の書き込み補正信号生成方法において、前記第１、第２の遅延選択工程で生成された出力の排他的論理和を行い書き込み補正のタイミング信号を出力する排他的論理和工程を含むものである。【００３２】  これにより、高速動作時に波形がつぶれてしまうことを回避でき、高精度に書き込み補正信号を生成することができる。【００３３】  また、本発明（請求項１１）に係る書き込み補正信号生成方法は、請求項１０記載の書き込み補正信号生成方法において、前記排他的論理和工程で得られた出力の立ち上がりおよび立ち下りの両エッジを用いてマルチパルス信号からなる書き込み補正信号を生成する出力生成工程を含むものである。【００３４】  これにより、高速動作時に波形がつぶれてしまうことを回避でき、高精度に書き込み補正信号を生成することができる。【００３５】  また、本発明（請求項１２）に係る書き込み補正信号生成方法は、請求項９ないし請求項１１のいずれかに記載の書き込み補正信号生成方法において、前記第１、第２の遅延選択工程で、２周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは保持し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出するものである。【００３６】  これにより、高速動作時に波形がつぶれてしまうことを回避でき、高精度に書き込み補正信号を生成することができる。【００３７】  また、本発明（請求項１３）に係る書き込み補正信号生成方法は、請求項９ないし請求項１１のいずれかに記載の書き込み補正信号生成方法において、前記第１、第２の遅延選択工程で、３周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは保持し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出するものである。【００３８】  これにより、高速動作時に波形がつぶれてしまうことを回避でき、高精度に書き込み補正信号を生成することができる。【００３９】  また、本発明（請求項１４）に係る書き込み補正信号生成方法は、請求項９ないし請求項１１のいずれかに記載の書き込み補正信号生成方法において、前記第１、第２の遅延選択工程で、３周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは遮断し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出するものである。【００４０】  これにより、高速動作時に波形がつ���れてしまうことを回避でき、高精度に書き込み補正信号を生成することができる。【００４１】  また、本発明（請求項１５）に係る書き込み補正信号生成方法は、請求項１３または請求項１４に記載の書き込み補正信号生成方法において、前記１周期分の長さを持つ第２のイネーブル信号を、前記３周期分の長さを持つ第１のイネーブル信号の中央の１周期分の期間に同期してイネーブルとするものである。【００４２】  これにより、高速動作時に波形がつぶれてしまうことを回避でき、高精度に書き込み補正信号を生成することができる。【００４３】  また、本発明（請求項１６）に係る書き込み補正信号生成方法は、請求項９ないし請求項１１のいずれかに記載の書き込み補正信号生成方法において、前記第１、第２の遅延選択工程が、前記第１のイネーブル信号の長さとして２周期分の長さあるいは３周期分の長さのいずれかを選択する選択工程を含み、該選択工程により選択された２周期分の長さあるいは３周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは保持し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出するものである。【００４４】  これにより、高速動作時に波形がつぶれてしまうことを回避でき、高精度に書き込み補正信号を生成することができる。また、第１のイネーブル信号の長さを各種のモードで使い分けることを可能とできる。
【発明の効果】
【００４５】  本発明によれば、書き込み補正に用いるマルチパルス信号からなる書き込み補正信号を生成し出力する書き込み補正回路において、書き込み補正に用いるマルチパルス信号の奇数番目のエッジと偶数番目のエッジを、二つの遅延選択回路がそれぞれ２つのイネーブル信号を用いて選択する構成としたから、高速動作時に波形がつぶれてしまうことを回避できる、高精度な書き込み補正回路を実現できる効果がある。
【図面の簡単な説明】
【００４６】
【図１】図１は、本発明の実施の形態１による書き込み補正回路のタイミング生成回路の構成を示すブロック図
【図２】図２は、本発明の実施の形態１による書き込み補正回路の遅延選択回路の構成を示すブロック図
【図３】図３は、本発明の実施の形態１による書き込み補正回路の遅延選択回路の動作を説明するための波形図
【図４】図４は、本発明の実施の形態１による書き込み補正回路の動作を説明するための波形図
【図５】図５は、本発明の実施の形態２による書き込み補正回路の遅延選択回路の構成を示すブロック図
【図６】図６は、本発明の実施の形態２による書き込み補正回路の遅延選択回路の動作を説明するための波形図
【図７】図７は、本発明の実施の形態３による書き込み補正回路の遅延選択回路の構成を示すブロック図
【図８】図８は、書き込み系信号処理を示す図
【図９】図９は、書き込み補正回路の全体構成を示す図
【図１０】図１０は、従来の書き込み補正回路のタイミング生成回路の構成を示すブロック図
【図１１】図１１は、従来の書き込み補正回路の動作を説明するための波形図
【図１２】図１２は、従来の書き込み補正回路の遅延選択回路の動作を説明するための波形図
【符号の説明】
【００４７】１  書き込み補正回路
２  光ディスク
３  モーター
４  光ヘッド
５  システムコントローラ
６  レーザ駆動回路
７  スペース・マーク長検出回路
８  アドレス生成・タイミング制御回路
９  多相信号出力回路
１０  タイミング生成回路
１１  タイミング順序回路
１２  遅延量選択回路
１３、１３ｂ  出力生成回路
１４  信号分配回路
１５、１５０、１５０ａ、１５０ｂ  遅延回路
１６、１６ａ、１６ｂ  遅延選択回路
１７  排他的論理和回路
１８  論理和回路
１９  遅延出力回路
２０  選択回路
【発明を実施するための最良の形態】
【００４８】  以下本発明の実施の形態について、図面を参照しながら説明する。【００４９】  （実施の形態１）
この発明の実施の形態１による書き込み補正回路について図１、図２、図３、図４を用いて説明する。【００５０】  本実施の形態１による書き込み補正回路の基本的な構成は図９に示す従来の書き込み補正回路１と同様であり、タイミング生成回路１０の構成が異なるものである。図１は本実施の形態１による書き込み補正回路１のタイミング生成回路１０の構成を示すブロック図である。図１において、１４は信号分配回路、１５は遅延回路、１６ａは第１の遅延選択回路、１６ｂは第２の遅延選択回路、１７は排他的論理和回路、１３ｂは出力生成回路である。【００５１】  次に動作について説明する。信号分配回路１４はパワー信号と遅延量信号とタイミング信号とを入力信号とし、２つの遅延選択回路１６ａ，１６ｂへ交互のタイミングで遅延量信号とタイミング信号を出力する。具体的には、第１の遅延選択回路１６ａに対し、書き込み補正に用いるマルチパルス信号の奇数番目のエッジの遅延量を示す遅延量信号とタイミング信号を、第２の遅延選択回路１６ｂに対し、書き込み補正に用いるマルチパルス信号の偶数番目のエッジの遅延量を示す遅延量信号とタイミング信号を出力する。また、信号分配回路１４は遅延回路１５へパワー信号とタイミング信号を出力する。遅延選択回路１６は、遅延量信号とタイミング信号より多相クロック信号から遅延信号を選択し出力する。２つの遅延選択回路１６ａ，１６ｂの出力を排他的論理和回路１７で排他的論理和を行い、最後に出力生成回路１３ｂで排他的論理和回路１７の出力の立ち上がり及び立ち下がりの両エッジを用いて、書き込み補正信号を出力する。【００５２】  図２は遅延選択回路１６の構成を示すブロック図である。図２において、１５０は遅延回路、１８は論理和回路、１９は遅延出力回路である。【００５３】  図２の遅延回路１５０は入力されるタイミング信号を遅延させて第２のイネーブル信号を生成する。また、論理和回路１８により遅延回路１５０の出力とタイミング信号の論理和を行い第１のイネーブル信号を生成する。この結果、第１のイネーブル信号の長さは２周期分となり、第２のイネーブル信号の長さは１周期分となる。これら２つのイネーブル信号を用い、遅延出力回路１９により遅延信号のエッジを検出する。【００５４】  これらの出力信号の波形を図３に示す。【００５５】  第１のイネーブル信号により多相クロックの入力信号を通過あるいは保持する。第１のイネーブル信号が１（Ｈｉｇｈ）の場合は入力信号を通過させ、０（Ｌｏｗ）の場合は入力信号を保持し、これを多相クロックのラッチ出力とする。そしてこのラッチ出力信号から第２のイネーブル信号を用いてエッジを検出する。この結果、高速動作時に最後の位相を選択した場合でも波形がつぶれてしまうことを回避でき、高精度な書き込み補正を実現できる。【００５６】  図４に、２つの遅延出力回路１６ａ，１６ｂの出力から、排他的論理和および書き込み補正信号を出力する波形を示す。【００５７】  このように本実施の形態１によれば、タイミング信号，遅延信号，およびパワー信号を入力とし、これらの信号を後段の回路に分配して出力する信号分配回路１４と、信号分配回路１４が出力するタイミング信号及びマルチパルス信号の奇数番��のエッジの遅延量を示す遅延量信号と、多相クロック信号とを入力とし、遅延量信号と、タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて多相クロック信号のエッジを選択する第１の遅延選択回路１６ａと、信号分配回路１４が出力するタイミング信号及びマルチパルス信号の偶数番目のエッジの遅延量を示す遅延量信号と、多相クロック信号とを入力とし、遅延量信号と、タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて多相クロック信号のエッジを選択する第２の遅延選択回路１６ｂとを備えたから、高速動作時に波形がつぶれてしまうことを回避できる、高精度な書き込み補正回路を実現できる。【００５８】  （実施の形態２）
本発明の実施の形態２による書き込み補正回路について図５、図６を用いて説明する。【００５９】  本実施の形態２による書き込み補正回路は遅延選択回路１６の構成が実施の形態１による書き込み補正回路と異なっており、その他の構成は上記実施の形態１による書き込み補正回路と同じものである。図５は本実施の形態２による書き込み補正回路の遅延選択回路１６の構成を示すブロック図である。図５において、図２と同一符号は同一又は相当部分であり、１５０ａは第１の遅延回路、１５０ｂは第２の遅延回路である。【００６０】  次に動作について説明する。図５について、図２の動作と同じ動作の説明は省略する。図２との違いは、２つの遅延回路１５０ａ，１５０ｂを用いている点と論理和回路１８の入力数が３つになっている点である。【００６１】  論理和回路１８は、タイミング信号と２つの遅延回路１５０ａ，１５０ｂの出力の論理和を行い第１のイネーブル信号を生成する。この結果、第１のイネーブル信号の長さは３周期分となり、第２のイネーブル信号の長さは図２の場合と同じく１周期分となる。これら２つのイネーブル信号を用い、遅延出力回路１９により遅延信号のエッジを検出する。
これらの出力信号の波形を図６に示す。【００６２】  図６に示すように、第１のイネーブル信号の３周期分長さの中央の１周期分が第２のイネーブル信号となり、第２のイネーブル信号で遅延信号（多相クロック出力）のエッジを検出する。上記実施の形態１では第１のイネーブル信号として２周期分の長さのものを用いるようにしているので、遅延出力回路１９において入力される多相クロック信号をラッチする必要があるが、本実施の形態２では第１のイネーブル信号を３周期分の長さのものとし、その３周期分長さの中央の１周期分のタイミングでイネーブルとなる第２のイネーブル信号を用いて多相クロック信号を選択するようにしているので、遅延出力回路１９において入力される多相クロック信号をラッチする必要なく、遅延出力回路１９の回路構成を簡素なものとできる。【００６３】  このように本実施の形態２によれば、上記実施の形態１と同様、タイミング信号，遅延信号，およびパワー信号を入力とし、これらの信号を後段の回路に分配して出力する信号分配回路１４と、信号分配回路１４が出力するタイミング信号及びマルチパルス信号の奇数番目のエッジの遅延量を示す遅延量信号と、多相クロック信号とを入力とし、遅延量信号と、タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて多相クロック信号のエッジを選択する第１の遅延選択回路１６ａと、信号分配回路１４が出力するタイミング信号及びマルチパルス信号の偶数番目のエッジの遅延量を示す遅延量信号と、多相クロック信号とを入力とし、遅延量信号と、タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて多相クロック信号のエッジを選択する第２の遅延選択回路１６ｂとを備え、さらに、第１、第２の遅延選択回路１６ａ，１６ｂが、３周期分の長さを持つ第１のイネーブル信号により前記多相クロック信号を通過あるいは遮断し、第１のイネーブル信号の３周期分長さの中央の１周期分のタイミングでイネーブルとなる１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出するようにしたから、高速動作時に波形がつぶれてしまうことを回避できる、高精度な書き込み補正回路を実現できるとともに、上記実施の形態１に比して遅延出力回路１９の回路構成を簡素なものとできる。【００６４】  なお、本実施の形態において、第１のイネーブル信号により多相クロックの入力信号を通過あるいは保持する構成としてもよい。この場合、遅延出力回路１９は上記実施の形態１のものと同様、入力される多相クロック信号をラッチする機能が必要となるが、高速動作時に波形がつぶれてしまうことを回避できる、高精度な書き込み補正回路を実現できるものである。【００６５】  （実施の形態３）
この発明の実施の形態３による書き込み補正回路について図７を用いて説明する。【００６６】  本実施の形態３による書き込み補正回路は遅延選択回路１６の構成が実施の形態１による書き込み補正回路と異なっており、その他の構成は上記実施の形態１による書き込み補正回路と同じものである。図７は本実施の形態３による書き込み補正回路の遅延選択回路１６の構成を示すブロック図である。図７において、図５と同一符号は同一又は相当部分であり、１５０ａは第１の遅延回路、１５０ｂは第２の遅延回路、２０は選択回路である。【００６７】  図７に示す本実施の形態３による書き込み補正回路の遅延選択回路は、第２の遅延回路１５０ｂと論理和回路１８の間に選択回路２０を設けている点で、図５に示す実施の形態２による書き込み補正回路の遅延選択回路と異なる。【００６８】  次に動作について説明する。本実施の形態３による書き込み補正回路では、外部からの選択信号により選択回路２０を開閉することにより、論理和回路１８の入力は２入力あるいは３入力となる。選択回路２０が開であるときは、論理和回路１８の入力は２入力となり、このときは図２に示す本実施の形態１による書き込み補正回路の遅延選択回路と同じ動作となる。また、選択回路２０が閉であるときは、論理和回路１８の入力は３入力となり、このときは図５に示す本実施の形態２による書き込み補正回路の遅延選択回路と同じ動作となる。このように本実施の形態３では、選択回路２０の開閉状態を切り換えることにより、第１のイネーブル信号の長さを２周期分あるいは３周期分とすることができ、第１のイネーブル信号の長さを各種のモードで使い分けることが可能となる。【００６９】  このように本実施の形態３によれば、上記実施の形態１と同様、タイミング信号，遅延信号，およびパワー信号を入力とし、これらの信号を後段の回路に分配して出力する信号分配回路１４と、信号分配回路１４が出力するタイミング信号及びマルチパルス信号の奇数番目のエッジの遅延量を示す遅延量信号と、多相クロック信号とを入力とし、遅延量信号と、タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて多相クロック信号のエッジを選択する第１の遅延選択回路１６ａと、信号分配回路１４が出力するタイミング信号及びマルチパルス信号の偶数番目のエッジの遅延量を示す遅延量信号と、多相クロック信号とを入力とし、遅延量信号と、タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて多相クロック信号のエッジを選択する第２の遅延選択回路１６ｂとを備え、さらに、第１、第２の遅延選択回路１６ａ，１６ｂが、前記第１のイネーブル信号の長さとして２周期分の長さあるいは３周期分の長さのいずれかを選択する選択回路２０を備え、選択回路２０により選択された２周期分の長さあるいは３周期分の長さを持つ第１のイネーブル信号により前記多相クロック信号を通過あるいは保持し、１周期分の長さを持つ第２のイネーブル信号により前記多相クロック信号のエッジを検出するようにしたから、高速動作時に波形がつぶ���てしまうことを回避できる、高精度な書き込み補正回路を実現できるとともに、第１のイネーブル信号の長さを各種のモードで使い分けることを可能とできる。
【産業上の利用可能性】
【００７０】  本発明にかかる書込み補正回路は、書き込み補正に用いるマルチパルス信号の奇数番目のエッジと偶数番目のエッジを、二つの遅延選択回路がそれぞれ２つのイネーブル信号を用いて選択する構成を有し、高精度に書き込み補正が可能な光学式記録情報装置等として有用である。また書き込み補正の必要がある通信等の用途にも応用できる。
【図１】
2006051654.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【手続補正書】
【提出日】平成19年4月12日(2007.4.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
書き込み補正に用いるマルチパルス信号からなる書き込み補正信号を生成し出力する書き込み補正回路において、
タイミング信号と、前記マルチパルス信号のエッジの前記タイミング信号に対する遅延量を示す遅延量信号と、前記マルチパルス信号の各パルスのパワーを示すパワー信号とを入力とし、これらの信号を後段の回路に分配して出力する信号分配回路と、
前記信号分配回路が出力する前記タイミング信号及び前記マルチパルス信号の奇数番目のエッジの前記タイミング信号に対する遅延量を示す遅延量信号と、多相クロック信号とを入力とし、前記遅延量信号と、前記タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて前記多相クロック信号のエッジを選択して前記マルチパルス信号の奇数番目のエッジを生成する第１の遅延選択回路と、
前記信号分配回路が出力する前記タイミング信号及び前記マルチパルス信号の偶数番目のエッジの前記タイミング信号に対する遅延量を示す遅延量信号と、多相クロック信号とを入力とし、前記遅延量信号と、前記タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて前記多相クロック信号のエッジを選択して前記パルス信号の偶数番目のエッジを生成する第２の遅延選択回路と、を備えた、
ことを特徴とする書き込み補正回路。
【請求項２】
請求項１記載の書き込み補正回路において、
前記第１、第２の遅延選択回路の出力の排他的論理和を行い書き込み補正のタイミング信号を出力する排他的論理和回路を備えた、
ことを特徴とする書き込み補正回路。
【請求項３】
請求項２記載の書き込み補正回路において、
前記排他的論理和回路の出力の立ち上がりおよび立ち下りの両エッジを用いてマルチパルス信号からなる書き込み補正信号を生成する出力生成回路を備えた、
ことを特徴とする書き込み補正回路。
【請求項４】
請求項１ないし請求項３のいずれかに記載の書き込み補正装置において、
前記第１、第２の遅延選択回路は、２周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは保持し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出する、
ことを特徴とする書き込み補正回路。
【請求項５】
請求項１ないし請求項３のいずれかに記載の書き込み補正装置において、
前記第１、第２の遅延選択回路は、３周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは保持し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出する、
ことを特徴とする書き込み補正回路。
【請求項６】
請求項１ないし請求項３のいずれかに記載の書き込み補正装置において、
前記第１、第２の遅延選択回路は、３周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは遮断し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出する、
ことを特徴とする書き込み補正回路。
【請求項７】
請求項５または請求項６に記載の書き込み補正回路において、
前記１周期分の長さを持つ第２のイネーブル信号が、前記３周期分の長さを持つ第１のイネーブル信号の中央の１周期分の期間に同期してイネーブルとなる、
ことを特徴とする書き込み補正回路。
【請求項８】
請求項１ないし請求項３のいずれかに記載の書き込み補正装置において、
前記第１、第２の遅延選択回路は、前記第１のイネーブル信号の長さとして２周期分の長さあるいは３周期分の長さのいずれかを選択する選択回路を備え、
該選択回路により選択された２周期分の長さあるいは３周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは保持し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出する、
ことを特徴とする書き込み補正回路。
【請求項９】
書き込み補正に用いるマルチパルス信号からなる書き込み補正信号を生成する書き込み補正信号生成方法において、
タイミング信号と、前記マルチパルス信号のエッジの前記タイミング信号に対する遅延量を示す遅延量信号と、前記マルチパルス信号の各パルスのパワーを示すパワー信号とを入力とし、これらの信号を後段の回路に分配して出力する信号分配工程と、
前記信号分配工程で出力される前記タイミング信号及び前記マルチパルス信号の奇数番目のエッジの前記タイミング信号に対する遅延量を示す遅延量信号と、多相クロック信号とを入力とし、前記遅延量信号と、前記タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて前記多相クロック信号のエッジを選択して前記マルチパルス信号の奇数番目のエッジを生成する第１の遅延選択工程と、
前記信号分配工程で出力される前記タイミング信号及び前記マルチパルス信号の偶数番目のエッジの前記タイミング信号に対する遅延量を示す遅延量信号と、多相クロック信号とを入力とし、前記遅延量信号と、前記タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて前記多相クロック信号のエッジを選択して前記パルス信号の偶数番目のエッジを生成する第２の遅延選択工程と、を含む、
ことを特徴とする書き込み補正信号生成方法。
【請求項１０】
請求項９記載の書き込み補正信号生成方法において、
前記第１、第２の遅延選択工程で生成された出力の排他的論理和を行い書き込み補正のタイミング信号を出力する排他的論理和工程を含む、
ことを特徴とする書き込み補正信号生成方法。
【請求項１１】
請求項１０記載の書き込み補正信号生成方法において、
前記排他的論理和工程で得られた出力の立ち上がりおよび立ち下りの両エッジを用いてマルチパルス信号からなる書き込み補正信号を生成する出力生成工程を含む、
ことを特徴とする書き込み補正信号生成方法。
【請求項１２】
請求項９ないし請求項１１のいずれかに記載の書き込み補正信号生成方法において、
前記第１、第２の遅延選択工程で、２周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは保持し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出する、
ことを特徴とする書き込み補正信号生成方法。
【請求項１３】
請求項９ないし請求項１１のいずれかに記載の書き込み補正信号生成方法において、
前記第１、第２の遅延選択工程で、３周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは保持し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出する、
ことを特徴とする書き込み補正信号生成方法。
【請求項１４】
請求項９ないし請求項１１のいずれかに記載の書き込み補正信号生成方法において、
前記第１、第２の遅延選択工程で、３周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは遮断し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出する、
ことを特徴とする書き込み補正信号生成方法。
【請求項１５】
請求項１３または請求項１４に記載の書き込み補正信号生成方法において、
前記１周期分の長さを持つ第２のイネーブル信号を、前記３周期分の長さを持つ第１のイネーブル信号の中央の１周期分の期間に同期してイネーブルとする、
ことを特徴とする書き込み補正信号生成方法。
【請求項１６】
請求項９ないし請求項１１のいずれかに記載の書き込み補正信号生成方法において、
前記第１、第２の遅延選択工程は、前記第１のイネーブル信号の長さとして２周期分の長さあるいは３周期分の長さのいずれかを選択する選択工程を含み、
該選択工程により選択された２周期分の長さあるいは３周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは保持し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出する、
ことを特徴とする書き込み補正信号生成方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーザ光の照射により情報の記録が可能な情報記録媒体を用いる情報記録装置に係り、特にレーザ駆動波形を制御する光学式情報記録装置の書き込み補正回路、及び書き込み補正信号生成方法に関するものである。
【背景技術】
【０００２】
従来の書き換え可能な記録膜への記録・消去方法は、記録用エネルギービームを複数のパワーレベルで書き込み制御を行う、時間軸方向に複数のパルス幅で書き込み制御を行う、また前後の記録マークおよびスペースのパターンに応じて書き込み制御を行っていた（例えば、特許文献１、特許文献２、特許文献３、特許文献４参照。）。
【０００３】
図８は従来の書き込み系信号処理を示すものである。図８において、１は書き込み補正回路、２は光ディスク、３はモーター、４は光ヘッド、５は書き込み補正回路１，モーター３，光ヘッド４を制御するシステムコントローラ、６はレーザ駆動回路である。
【０００４】
また図９は図８に示す書き込み補正回路１の構成を示すブロック図である。図９において、７はスペース・マーク長検出回路、８はアドレス生成・タイミング制御回路、９は多相信号出力回路、１０はタイミング生成回路である。
【０００５】
以上のように構成された従来の書き込み補正回路について、以下にその動作を説明する。
【０００６】
モーター３により光ディスク２を線速度一定として回転させる。光ディスク２に記録された情報を光ヘッド４により読み取る。書き込み時は、システムコントローラ５を介して転送された記録波形情報を書き込み補正回路１により補正した後、レーザ駆動回路６が光ヘッド４内の半導体レーザを発光させることにより、光ディスク２に記録マークを書き込む。書き込み補正回路１の内部では、入力されるパルス信号からスペース・マーク長検出回路７によりスペースとマークの長さを検出し、スペース長とマーク長に応じてアドレス生成・タイミング制御回路８により、書き込み電流値やタイミング信号を生成する。また、多相信号出力回路９はクロック信号を入力とし多相クロック信号を生成する。タイミング生成回路１０は、多相信号出力回路９の出力する多相クロック信号とアドレス生成・タイミング制御回路８の出力を入力とし、書き込み補正信号を出力する。
【０００７】
図１０は図９に示すタイミング生成回路１０の構成を示すブロック図である。図１０において、１１はタイミング順序回路、１２は遅延量選択回路、１３は出力生成回路である。
【０００８】
タイミング順序回路１１は、アドレス生成・タイミング制御回路８から入力されるタイミング情報により、入力のパワー信号と遅延量信号をそれぞれ１対１に対応させ書き込み補正の順序に沿って出力する。遅延量選択回路１２は、タイミング順序回路１１の出力の遅延量信号により多相信号出力回路９から出力される多相クロック信号から所望の位相のクロックを選択し出力する。出力生成回路１３は、タイミング順序回路１１の出力のパワー信号と遅延量選択回路１２の出力の信号のエッジを用いてマルチパルス信号からなる書き込み補正信号を出力する。
【０００９】
これらの出力信号の波形を図１１に示す。
【特許文献１】特許第２５６３３２２号
【特許文献２】特許第２６５０９４０号
【特許文献３】特開平１１−８６２９１号公報
【特許文献４】特開平１１−２８３２４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図１２に、イネーブル信号と、多相クロック信号と、遅延量選択回路１２の遅延エッジの信号を示す。
【００１１】
ｎ相の多相クロックは、位相が０からｎ−１までのｎ個の信号がありその中から一つの信号をイネーブル信号の期間でタイミング信号により選択する。多相クロックの（ｎ−１）／２より小さい位相を選択する場合は図１２（ａ）のようになり、多相クロックの（ｎ−１）／２より大きい位相を選択する場合は図１２（ｂ）のようになる。図１２（ｂ）の場合において、例えば多相クロックの一番最後の位相である（ｎ−１）番目の位相を選択したときには、遅延量選択回路１２の出力（遅延エッジ）が細いパルス幅のものＡとなってしまうため、高速動作においては波形がつぶれてしまい、適正な書き込み補正信号を生成できない可能性があるという問題があった。
【００１２】
この発明は上記の問題を解消するためになされたもので、高速の記録動作時においても適正な書き込み補正信号を生成することのできる書き込み補正回路を得ること、また高速の記録動作時においても適正な書き込み補正信号を生成することのできる書き込み補正信号生成方法を得ることを目的とする。
【課題を解決するための手段】
【００１３】
上述の課題を解決するため、本発明（請求項１）に係る書き込み補正回路は、書き込み補正に用いるマルチパルス信号からなる書き込み補正信号を生成し出力する書き込み補正回路において、タイミング信号と、前記マルチパルス信号のエッジの前記タイミング信号に対する遅延量を示す遅延量信号と、前記マルチパルス信号の各パルスのパワーを示すパワー信号とを入力とし、これらの信号を後段の回路に分配して出力する信号分配回路と、前記信号分配回路が出力する前記タイミング信号及び前記マルチパルス信号の奇数番目のエッジの前記タイミング信号に対する遅延量を示す遅延量信号と、多相クロック信号とを入力とし、前記遅延量信号と、前記タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて前記多相クロック信号のエッジを選択して前記マルチパルス信号の奇数番目のエッジを生成する第１の遅延選択回路と、前記信号分配回路が出力する前記タイミング信号及び前記マルチパルス信号の偶数番目のエッジの前記タイミング信号に対する遅延量を示す遅延量信号と、多相クロック信号とを入力とし、前記遅延量信号と、前記タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて前記多相クロック信号のエッジを選択して前記パルス信号の偶数番目のエッジを生成する第２の遅延選択回路とを備えたものである。
【００１４】
これにより、高速動作時に波形がつぶれてしまうことを回避できる、高精度な書き込み補正回路を実現できる。
【００１５】
また、本発明（請求項２）に係る書き込み補正回路は、請求項１記載の書き込み補正回路において、前記第１、第２の遅延選択回路の出力の排他的論理和を行い書き込み補正のタイミング信号を出力する排他的論理和回路を備えたものである。
【００１６】
これにより、高速動作時に波形がつぶれてしまうことを回避できる、高精度な書き込み補正回路を実現できる。
【００１７】
また、本発明（請求項３）に係る書き込み補正回路は、請求項２記載の書き込み補正回路において、前記排他的論理和回路の出力の立ち上がりおよび立ち下りの両エッジを用いてマルチパルス信号からなる書き込み補正信号を生成する出力生成回路を備えたものである。
【００１８】
これにより、高速動作時に波形がつぶれてしまうことを回避できる、高精度な書き込み補正回路を実現できる。
【００１９】
また、本発明（請求項４）に係る書き込み補正回路は、請求項１ないし請求項３のいずれかに記載の書き込み補正装置において、前記第１、第２の遅延選択回路が、２周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは保持し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出するものである。
【００２０】
これにより、高速動作時に波形がつぶれてしまうことを回避できる、高精度な書き込み補正回路を実現できる。
【００２１】
また、本発明（請求項５）に係る書き込み補正回路は、請求項１ないし請求項３のいずれかに記載の書き込み補正装置において、前記第１、第２の遅延選択回路が、３周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは保持し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出するものである。
【００２２】
これにより、高速動作時に波形がつぶれてしまうことを回避できる、高精度な書き込み補正回路を実現できる。
【００２３】
また、本発明（請求項６）に係る書き込み補正回路は、請求項１ないし請求項３のいずれかに記載の書き込み補正装置において、前記第１、第２の遅延選択回路が、３周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは遮断し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出するものである。
【００２４】
これにより、高速動作時に波形がつぶれてしまうことを回避できる、高精度な書き込み補正回路を実現できる。
【００２５】
また、本発明（請求項７）に係る書き込み補正回路は、請求項５または請求項６に記載の書き込み補正回路において、前記１周期分の長さを持つ第２のイネーブル信号が、前記３周期分の長さを持つ第１のイネーブル信号の中央の１周期分の期間に同期してイネーブルとなるものである。
【００２６】
これにより、高速動作時に波形がつぶれてしまうことを回避できる、高精度な書き込み補正回路を実現できる。
【００２７】
また、本発明（請求項８）に係る書き込み補正回路は、請求項１ないし請求項３のいずれかに記載の書き込み補正装置において、前記第１、第２の遅延選択回路が、前記第１のイネーブル信号の長さとして２周期分の長さあるいは３周期分の長さのいずれかを選択する選択回路を備え、該選択回路により選択された２周期分の長さあるいは３周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは保持し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出するものである。
【００２８】
これにより、高速動作時に波形がつぶれてしまうことを回避できる、高精度な書き込み補正回路を実現できる。また、第１のイネーブル信号の長さを各種のモードで使い分けることを可能とできる。
【００２９】
また、本発明（請求項９）に係る書き込み補正信号生成方法は、書き込み補正に用いるマルチパルス信号からなる書き込み補正信号を生成する書き込み補正信号生成方法において、タイミング信号と、前記マルチパルス信号のエッジの前記タイミング信号に対する遅延量を示す遅延量信号と、前記マルチパルス信号の各パルスのパワーを示すパワー信号とを入力とし、これらの信号を後段の回路に分配して出力する信号分配工程と、前記信号分配工程で出力される前記タイミング信号及び前記マルチパルス信号の奇数番目のエッジの前記タイミング信号に対する遅延量を示す遅延量信号と、多相クロック信号とを入力とし、前記遅延量信号と、前記タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて前記多相クロック信号のエッジを選択して前記マルチパルス信号の奇数番目のエッジを生成する第１の遅延選択工程と、前記信号分配工程で出力される前記タイミング信号及び前記マルチパルス信号の偶数番目のエッジの前記タイミング信号に対する遅延量を示す遅延量信号と、多相クロック信号とを入力とし、前記遅延量信号と、前記タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて前記多相クロック信号のエッジを選択して前記パルス信号の偶数番目のエッジを生成する第２の遅延選択工程とを含むものである。
【００３０】
これにより、高速動作時に波形がつぶれてしまうことを回避でき、高精度に書き込み補正信号を生成することができる。
【００３１】
また、本発明（請求項１０）に係る書き込み補正信号生成方法は、請求項９記載の書き込み補正信号生成方法において、前記第１、第２の遅延選択工程で生成された出力の排他的論理和を行い書き込み補正のタイミング信号を出力する排他的論理和工程を含むものである。
【００３２】
これにより、高速動作時に波形がつぶれてしまうことを回避でき、高精度に書き込み補正信号を生成することができる。
【００３３】
また、本発明（請求項１１）に係る書き込み補正信号生成方法は、請求項１０記載の書き込み補正信号生成方法において、前記排他的論理和工程で得られた出力の立ち上がりおよび立ち下りの両エッジを用いてマルチパルス信号からなる書き込み補正信号を生成する出力生成工程を含むものである。
【００３４】
これにより、高速動作時に波形がつぶれてしまうことを回避でき、高精度に書き込み補正信号を生成することができる。
【００３５】
また、本発明（請求項１２）に係る書き込み補正信号生成方法は、請求項９ないし請求項１１のいずれかに記載の書き込み補正信号生成方法において、前記第１、第２の遅延選択工程で、２周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは保持し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出するものである。
【００３６】
これにより、高速動作時に波形がつぶれてしまうことを回避でき、高精度に書き込み補正信号を生成することができる。
【００３７】
また、本発明（請求項１３）に係る書き込み補正信号生成方法は、請求項９ないし請求項１１のいずれかに記載の書き込み補正信号生成方法において、前記第１、第２の遅延選択工程で、３周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは保持し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出するものである。
【００３８】
これにより、高速動作時に波形がつぶれてしまうことを回避でき、高精度に書き込み補正信号を生成することができる。
【００３９】
また、本発明（請求項１４）に係る書き込み補正信号生成方法は、請求項９ないし請求項１１のいずれかに記載の書き込み補正信号生成方法において、前記第１、第２の遅延選択工程で、３周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは遮断し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出するものである。
【００４０】
これにより、高速動作時に波形がつぶれてしまうことを回避でき、高精度に書き込み補正信号を生成することができる。
【００４１】
また、本発明（請求項１５）に係る書き込み補正信号生成方法は、請求項１３または請求項１４に記載の書き込み補正信号生成方法において、前記１周期分の長さを持つ第２のイネーブル信号を、前記３周期分の長さを持つ第１のイネーブル信号の中央の１周期分の期間に同期してイネーブルとするものである。
【００４２】
これにより、高速動作時に波形がつぶれてしまうことを回避でき、高精度に書き込み補正信号を生成することができる。
【００４３】
また、本発明（請求項１６）に係る書き込み補正信号生成方法は、請求項９ないし請求項１１のいずれかに記載の書き込み補正信号生成方法において、前記第１、第２の遅延選択工程が、前記第１のイネーブル信号の長さとして２周期分の長さあるいは３周期分の長さのいずれかを選択する選択工程を含み、該選択工程により選択された２周期分の長さあるいは３周期分の長さを持つ前記第１のイネーブル信号により前記多相クロック信号を通過あるいは保持し、１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出するものである。
【００４４】
これにより、高速動作時に波形がつぶれてしまうことを回避でき、高精度に書き込み補正信号を生成することができる。また、第１のイネーブル信号の長さを各種のモードで使い分けることを可能とできる。
【発明の効果】
【００４５】
本発明によれば、書き込み補正に用いるマルチパルス信号からなる書き込み補正信号を生成し出力する書き込み補正回路において、書き込み補正に用いるマルチパルス信号の奇数番目のエッジと偶数番目のエッジを、二つの遅延選択回路がそれぞれ２つのイネーブル信号を用いて選択する構成としたから、高速動作時に波形がつぶれてしまうことを回避できる、高精度な書き込み補正回路を実現できる効果がある。
【発明を実施するための最良の形態】
【００４６】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００４７】
（実施の形態１）
この発明の実施の形態１による書き込み補正回路について図１、図２、図３、図４を用いて説明する。
【００４８】
本実施の形態１による書き込み補正回路の基本的な構成は図９に示す従来の書き込み補正回路１と同様であり、タイミング生成回路１０の構成が異なるものである。図１は本実施の形態１による書き込み補正回路１のタイミング生成回路１０の構成を示すブロック図である。図１において、１４は信号分配回路、１５は遅延回路、１６ａは第１の遅延選択回路、１６ｂは第２の遅延選択回路、１７は排他的論理和回路、１３ｂは出力生成回路である。
【００４９】
次に動作について説明する。信号分配回路１４はパワー信号と遅延量信号とタイミング信号とを入力信号とし、２つの遅延選択回路１６ａ，１６ｂへ交互のタイミングで遅延量信号とタイミング信号を出力する。具体的には、第１の遅延選択回路１６ａに対し、書き込み補正に用いるマルチパルス信号の奇数番目のエッジの遅延量を示す遅延量信号とタイミング信号を、第２の遅延選択回路１６ｂに対し、書き込み補正に用いるマルチパルス信号の偶数番目のエッジの遅延量を示す遅延量信号とタイミング信号を出力する。また、信号分配回路１４は遅延回路１５へパワー信号とタイミング信号を出力する。遅延選択回路１６は、遅延量信号とタイミング信号より多相クロック信号から遅延信号を選択し出力する。２つの遅延選択回路１６ａ，１６ｂの出力を排他的論理和回路１７で排他的論理和を行い、最後に出力生成回路１３ｂで排他的論理和回路１７の出力の立ち上がり及び立ち下がりの両エッジを用いて、書き込み補正信号を出力する。
【００５０】
図２は遅延選択回路１６の構成を示すブロック図である。図２において、１５０は遅延回路、１８は論理和回路、１９は遅延出力回路である。
【００５１】
図２の遅延回路１５０は入力されるタイミング信号を遅延させて第２のイネーブル信号を生成する。また、論理和回路１８により遅延回路１５０の出力とタイミング信号の論理和を行い第１のイネーブル信号を生成する。この結果、第１のイネーブル信号の長さは２周期分となり、第２のイネーブル信号の長さは１周期分となる。これら２つのイネーブル信号を用い、遅延出力回路１９により遅延信号のエッジを検出する。
【００５２】
これらの出力信号の波形を図３に示す。
【００５３】
第１のイネーブル信号により多相クロックの入力信号を通過あるいは保持する。第１のイネーブル信号が１（Ｈｉｇｈ）の場合は入力信号を通過させ、０（Ｌｏｗ）の場合は入力信号を保持し、これを多相クロックのラッチ出力とする。そしてこのラッチ出力信号から第２のイネーブル信号を用いてエッジを検出する。この結果、高速動作時に最後の位相を選択した場合でも波形がつぶれてしまうことを回避でき、高精度な書き込み補正を実現できる。
【００５４】
図４に、２つの遅延出力回路１６ａ，１６ｂの出力から、排他的論理和および書き込み補正信号を出力する波形を示す。
【００５５】
このように本実施の形態１によれば、タイミング信号，遅延信号，およびパワー信号を入力とし、これらの信号を後段の回路に分配して出力する信号分配回路１４と、信号分配回路１４が出力するタイミング信号及びマルチパルス信号の奇数番目のエッジの遅延量を示す遅延量信号と、多相クロック信号とを入力とし、遅延量信号と、タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて多相クロック信号のエッジを選択する第１の遅延選択回路１６ａと、信号分配回路１４が出力するタイミング信号及びマルチパルス信号の偶数番目のエッジの遅延量を示す遅延量信号と、多相クロック信号とを入力とし、遅延量信号と、タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて多相クロック信号のエッジを選択する第２の遅延選択回路１６ｂとを備えたから、高速動作時に波形がつぶれてしまうことを回避できる、高精度な書き込み補正回路を実現できる。
【００５６】
（実施の形態２）
本発明の実施の形態２による書き込み補正回路について図５、図６を用いて説明する。
【００５７】
本実施の形態２による書き込み補正回路は遅延選択回路１６の構成が実施の形態１による書き込み補正回路と異なっており、その他の構成は上記実施の形態１による書き込み補正回路と同じものである。図５は本実施の形態２による書き込み補正回路の遅延選択回路１６の構成を示すブロック図である。図５において、図２と同一符号は同一又は相当部分であり、１５０ａは第１の遅延回路、１５０ｂは第２の遅延回路である。
【００５８】
次に動作について説明する。図５について、図２の動作と同じ動作の説明は省略する。図２との違いは、２つの遅延回路１５０ａ，１５０ｂを用いている点と論理和回路１８の入力数が３つになっている点である。
【００５９】
論理和回路１８は、タイミング信号と２つの遅延回路１５０ａ，１５０ｂの出力の論理和を行い第１のイネーブル信号を生成する。この結果、第１のイネーブル信号の長さは３周期分となり、第２のイネーブル信号の長さは図２の場合と同じく１周期分となる。これら２つのイネーブル信号を用い、遅延出力回路１９により遅延信号のエッジを検出する。
これらの出力信号の波形を図６に示す。
【００６０】
図６に示すように、第１のイネーブル信号の３周期分長さの中央の１周期分が第２のイネーブル信号となり、第２のイネーブル信号で遅延信号（多相クロック出力）のエッジを検出する。上記実施の形態１では第１のイネーブル信号として２周期分の長さのものを用いるようにしているので、遅延出力回路１９において入力される多相クロック信号をラッチする必要があるが、本実施の形態２では第１のイネーブル信号を３周期分の長さのものとし、その３周期分長さの中央の１周期分のタイミングでイネーブルとなる第２のイネーブル信号を用いて多相クロック信号を選択するようにしているので、遅延出力回路１９において入力される多相クロック信号をラッチする必要なく、遅延出力回路１９の回路構成を簡素なものとできる。
【００６１】
このように本実施の形態２によれば、上記実施の形態１と同様、タイミング信号，遅延信号，およびパワー信号を入力とし、これらの信号を後段の回路に分配して出力する信号分配回路１４と、信号分配回路１４が出力するタイミング信号及びマルチパルス信号の奇数番目のエッジの遅延量を示す遅延量信号と、多相クロック信号とを入力とし、遅延量信号と、タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて多相クロック信号のエッジを選択する第１の遅延選択回路１６ａと、信号分配回路１４が出力するタイミング信号及びマルチパルス信号の偶数番目のエッジの遅延量を示す遅延量信号と、多相クロック信号とを入力とし、遅延量信号と、タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて多相クロック信号のエッジを選択する第２の遅延選択回路１６ｂとを備え、さらに、第１、第２の遅延選択回路１６ａ，１６ｂが、３周期分の長さを持つ第１のイネーブル信号により前記多相クロック信号を通過あるいは遮断し、第１のイネーブル信号の３周期分長さの中央の１周期分のタイミングでイネーブルとなる１周期分の長さを持つ前記第２のイネーブル信号により前記多相クロック信号のエッジを検出するようにしたから、高速動作時に波形がつぶれてしまうことを回避できる、高精度な書き込み補正回路を実現できるとともに、上記実施の形態１に比して遅延出力回路１９の回路構成を簡素なものとできる。
【００６２】
なお、本実施の形態において、第１のイネーブル信号により多相クロックの入力信号を通過あるいは保持する構成としてもよい。この場合、遅延出力回路１９は上記実施の形態１のものと同様、入力される多相クロック信号をラッチする機能が必要となるが、高速動作時に波形がつぶれてしまうことを回避できる、高精度な書き込み補正回路を実現できるものである。
【００６３】
（実施の形態３）
この発明の実施の形態３による書き込み補正回路について図７を用いて説明する。
【００６４】
本実施の形態３による書き込み補正回路は遅延選択回路１６の構成が実施の形態１による書き込み補正回路と異なっており、その他の構成は上記実施の形態１による書き込み補正回路と同じものである。図７は本実施の形態３による書き込み補正回路の遅延選択回路１６の構成を示すブロック図である。図７において、図５と同一符号は同一又は相当部分であり、１５０ａは第１の遅延回路、１５０ｂは第２の遅延回路、２０は選択回路である。
【００６５】
図７に示す本実施の形態３による書き込み補正回路の遅延選択回路は、第２の遅延回路１５０ｂと論理和回路１８の間に選択回路２０を設けている点で、図５に示す実施の形態２による書き込み補正回路の遅延選択回路と異なる。
【００６６】
次に動作について説明する。本実施の形態３による書き込み補正回路では、外部からの選択信号により選択回路２０を開閉することにより、論理和回路１８の入力は２入力あるいは３入力となる。選択回路２０が開であるときは、論理和回路１８の入力は２入力となり、このときは図２に示す本実施の形態１による書き込み補正回路の遅延選択回路と同じ動作となる。また、選択回路２０が閉であるときは、論理和回路１８の入力は３入力となり、このときは図５に示す本実施の形態２による書き込み補正回路の遅延選択回路と同じ動作となる。このように本実施の形態３では、選択回路２０の開閉状態を切り換えることにより、第１のイネーブル信号の長さを２周期分あるいは３周期分とすることができ、第１のイネーブル信号の長さを各種のモードで使い分けることが可能となる。
【００６７】
このように本実施の形態３によれば、上記実施の形態１と同様、タイミング信号，遅延信号，およびパワー信号を入力とし、これらの信号を後段の回路に分配して出力する信号分配回路１４と、信号分配回路１４が出力するタイミング信号及びマルチパルス信号の奇数番目のエッジの遅延量を示す遅延量信号と、多相クロック信号とを入力とし、遅延量信号と、タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて多相クロック信号のエッジを選択する第１の遅延選択回路１６ａと、信号分配回路１４が出力するタイミング信号及びマルチパルス信号の偶数番目のエッジの遅延量を示す遅延量信号と、多相クロック信号とを入力とし、遅延量信号と、タイミング信号から生成される所定の長さの第２のイネーブル信号及び該第２のイネーブル信号よりも長い長さの第１のイネーブル信号とを用いて多相クロック信号のエッジを選択する第２の遅延選択回路１６ｂとを備え、さらに、第１、第２の遅延選択回路１６ａ，１６ｂが、前記第１のイネーブル信号の長さとして２周期分の長さあるいは３周期分の長さのいずれかを選択する選択回路２０を備え、選択回路２０により選択された２周期分の長さあるいは３周期分の長さを持つ第１のイネーブル信号により前記多相クロック信号を通過あるいは保持し、１周期分の長さを持つ第２のイネーブル信号により前記多相クロック信号のエッジを検出するようにしたから、高速動作時に波形がつぶれてしまうことを回避できる、高精度な書き込み補正回路を実現できるとともに、第１のイネーブル信号の長さを各種のモードで使い分けることを可能とできる。
【産業上の利用可能性】
【００６８】
本発明にかかる書込み補正回路は、書き込み補正に用いるマルチパルス信号の奇数番目のエッジと偶数番目のエッジを、二つの遅延選択回路がそれぞれ２つのイネーブル信号を用いて選択する構成を有し、高精度に書き込み補正が可能な光学式記録情報装置等として有用である。また書き込み補正の必要がある通信等の用途にも応用できる。
【図面の簡単な説明】
【００６９】
【図１】図１は、本発明の実施の形態１による書き込み補正回路のタイミング生成回路の構成を示すブロック図である。
【図２】図２は、本発明の実施の形態１による書き込み補正回路の遅延選択回路の構成を示すブロック図である。
【図３】図３は、本発明の実施の形態１による書き込み補正回路の遅延選択回路の動作を説明するための波形図である。
【図４】図４は、本発明の実施の形態１による書き込み補正回路の動作を説明するための波形図である。
【図５】図５は、本発明の実施の形態２による書き込み補正回路の遅延選択回路の構成を示すブロック図である。
【図６】図６は、本発明の実施の形態２による書き込み補正回路の遅延選択回路の動作を説明するための波形図である。
【図７】図７は、本発明の実施の形態３による書き込み補正回路の遅延選択回路の構成を示すブロック図である。
【図８】図８は、書き込み系信号処理を示す図である。
【図９】図９は、書き込み補正回路の全体構成を示す図である。
【図１０】図１０は、従来の書き込み補正回路のタイミング生成回路の構成を示すブロック図である。
【図１１】図１１は、従来の書き込み補正回路の動作を説明するための波形図である。
【図１２】図１２は、従来の書き込み補正回路の遅延選択回路の動作を説明するための波形図である。
【符号の説明】
【００７０】
１  書き込み補正回路
２  光ディスク
３  モーター
４  光ヘッド
５  システムコントローラ
６  レーザ駆動回路
７  スペース・マーク長検出回路
８  アドレス生成・タイミング制御回路
９  多相信号出力回路
１０  タイミング生成回路
１１  タイミング順序回路
１２  遅延量選択回路
１３、１３ｂ  出力生成回路
１４  信号分配回路
１５、１５０、１５０ａ、１５０ｂ  遅延回路
１６、１６ａ、１６ｂ  遅延選択回路
１７  排他的論理和回路
１８  論理和回路
１９  遅延出力回路
２０  選択回路
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2006051654.tif 000014
【図２】
2006051654.tif 000015
【図３】
2006051654.tif 000016
【図４】
2006051654.tif 000017
【図５】
2006051654.tif 000018
【図６】
2006051654.tif 000019
【図７】
2006051654.tif 000020
【図８】
2006051654.tif 000021
【図９】
2006051654.tif 000022
【図１０】
2006051654.tif 000023
【図１１】
2006051654.tif 000024
【図１２】
2006051654.tif 000025
【国際調査報告】
2006051654.tif 000026
2006051654.tif 000027