(57)【要約】プラズマディスプレイ駆動用のＰＤＰスキャンドライバをはじめとする高電圧出力を可能とする容量性負荷駆動回路において、出力回路の面積を削減する。そのために、ソースが接地され、ゲートが制御信号を受ける任意の個数のＮ型ＭＯＳトランジスタ００１，００２、…、００３と、Ｎ型ＭＯＳトランジスタ００１，００２、…、００３とそれぞれ対になり、Ｎ型ＭＯＳトランジスタ００１，００２、…、００３のドレインと、カソードが接続され、アノードが全て第１ノード０４４に接続されるＮ型ＭＯＳトランジスタと同じ個数のダイオード００４，００５、…００６と、ドレインが第１ノード０４４に接続され、ゲートが制御信号を受け、ソースが高電圧電源に接続される第１のＰ型ＭＯＳトランジスタ０１５とを設ける。【特許請求の範囲】
【請求項１】
一端が接地され他端が複数の容量性負荷に個別に接続された、前記複数の容量性負荷と同数の第１のスイッチング素子と、
一端が高電圧電源に接続された第２のスイッチング素子と、
一端が前記第２のスイッチング素子の他端に共通に接続され他端が前記複数の容量性負荷に個別に接続された、前記複数の容量性負荷と同数の逆流阻止用素子と、
前記複数の容量性負荷と同数の第１のスイッチング素子を各々異なるタイミングで一時的に導通させるための第１の制御信号を発生するとともに、前記複数の容量性負荷と同数の第１のスイッチング素子の各々の遮断後に前記第２のスイッチング素子を一時的に導通させるための第２の制御信号を発生し、前記複数の容量性負荷を順次に駆動するタイミング発生回路とを備えた容量性負荷駆動回路。
【請求項２】
前記複数の容量性負荷と同数の第１のスイッチング素子は、前記複数の容量性負荷と同数のＮ型ＭＯＳトランジスタからなり、前記複数の容量性負荷と同数のＮ型ＭＯＳトランジスタは、それぞれソースが接地され、ゲートが前記第１の制御信号を受け、ドレインが前記複数の容量性負荷の各々と接続され、
前記複数の容量性負荷と同数の逆流阻止用素子は前記複数の容量性負荷と同数のダイオードからなり、前記複数の容量性負荷と同数のダイオードは、カソードが前記複数の容量性負荷と同数のＮ型ＭＯＳトランジスタのそれぞれのドレインに個別に接続され、アノードが全て共通に第１のノードに接続され、
前記第２のスイッチング素子は、Ｐ型ＭＯＳトランジスタからなり、前記Ｐ型ＭＯＳトランジスタは、ドレインが前記第１のノードに接続され、ゲートが前記第２の制御信号を受け、ソースが前記高電圧電源に接続され、
前記タイミング発生回路は、順次に前記複数の容量性負荷を駆動させるようなタイミングで前記第１の制御信号と第２の制御信号とを発生させる請求項１記載の容量性負荷駆動回路。
【請求項３】
前記複数の容量性負荷は任意の４の倍数個存在し、一列に並んだ状態に配置され、
前記複数の容量性負荷と同数の第１のスイッチング素子は、前記複数の容量性負荷と同数のＮ型ＭＯＳトランジスタからなり、前記複数の容量性負荷と同数のＮ型ＭＯＳトランジスタは、それぞれソースが接地され、ゲートが前記第１の制御信号を受け、ドレインが前記複数の容量性負荷の各々と接続され、
前記複数の容量性負荷と同数の逆流阻止用素子は前記複数の容量性負荷と同数のダイオードからなり、前記複数の容量性負荷と同数のダイオードは、カソードが前記複数の容量性負荷と同数のＮ型ＭＯＳトランジスタのそれぞれのドレインに個別に接続され、
前記複数の容量負荷と同数のダイオードについては、前記複数の容量性負荷が一列に並んだ配列において次の出力順番が４の倍数個後の出力にするために、Ｋ番目と（Ｋ＋４Ｌ）番目（Ｋ、Ｌは１以上の整数）の出力が隣り合わないように容量性負荷の４つの群が作られ、一つ目の群に対応したダイオードのアノードが第１のノードに共通に接続され、二つ目の群に対応したダイオードのアノードが第２のノードに共通に接続され、三つ目の群に対応したダイオードのアノードが第３のノードに共通に接続され、四つ目の群に対応したダイオードのアノードが第４のノードに共通に接続され、
前記第２のスイッチング素子は、第１、第２、第３および第４のＰ型ＭＯＳトランジスタからなり、前記第１のＰ型ＭＯＳトランジスタは、ドレインが前記第１のノードに接続され、ゲートが前記第２の制御信号を構成する第３の制御信号を受け、ソースが前記高電圧電源に接続され、前記第２のＰ型ＭＯＳトランジスタは、ドレインが前記第２のノードに接続され、ゲートが前記第２の制御信号を構成する第４の制御信号を受け、ソースが前記高電圧電源に接続され、第３のＰ型ＭＯＳトランジスタは、ドレインが前記第３のノードに接続され、ゲートが前記第２の制御信号を構成する第５の制御信号を受け、ソースが前記高電圧電源に接続され、前記第４のＰ型ＭＯＳトランジスタは、ドレインが前記第４のノードに接続され、ゲートが前記第２の制御信号を構成する第６の制御信号を受け、ソースが前記高電圧電源に接続され、
前記タイミング発生回路は、
前記第３の制御信号については、一つ目の群の容量性負荷に対応したＮ型ＭＯＳトランジスタの各々の遮断後に前記第１のＰ型ＭＯＳトランジスタを一時的に導通させ、前記第４の制御信号については、二つ目の群の容量性負荷に対応したＮ型ＭＯＳトランジスタの各々の遮断後に前記第２のＰ型ＭＯＳトランジスタを一時的に導通させ、前記第５の制御信号については、三つ目の群の容量性負荷に対応したＮ型ＭＯＳトランジスタの各々の遮断後に前記第３のＰ型ＭＯＳトランジスタを一時的に導通させ、前記第６の制御信号については、四つ目の群の容量性負荷に対応したＮ型ＭＯＳトランジスタの各々の遮断後に前記第４のＰ型ＭＯＳトランジスタを一時的に導通させ、また前記第３の制御信号と第４の制御信号と第５の制御信号と第６の制御信号とを、同一の群にある容量性負荷に対応したＮ型ＭＯＳトランジスタを連続に導通させることがなく、隣り合う素子を順次に出力させない飛び越した出力順序で発生させる請求項１記載の容量性負荷駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、プラズマディスプレイパネル（以下、ＰＤＰと略す）駆動用のスキャンドライバをはじめとする、高電圧出力を可能とする容量性負荷駆動回路に関するものである。
【背景技術】
【０００２】  図６に示すように、従来のＰＤＰ駆動用のスキャンドライバとして主に用いられる容量性負荷駆動回路は、任意の個数、ここでは６４個のＮ型ＭＯＳトランジスタ２０１、２０２、…、２０３と、任意の個数、ここでは６４個のＰ型ＭＯＳトランジスタ２０４、２０５、…、２０６と、タイミング発生回路２０７とで構成されている。【０００３】  ６４個のＮ型ＭＯＳトランジスタ２０１、２０２、…、２０３は、ソースが接地され、ゲートが制御信号線２１１、２１２、…、２１３を通して制御信号Ｎ１、Ｎ２、…、Ｎ６４を受け、ドレインが出力端子２１７、２１８、…、２１９（出力信号ＯＵＴ１〜ＯＵＴ６４）となって容量性負荷２２０、２２１、…、２２２に接続される。【０００４】  ６４個のＰ型ＭＯＳトランジスタ２０４、２０５、…、２０６は、Ｎ型ＭＯＳトランジスタ２０１、２０２、…、２０３の各々とそれぞれ対になる。そして、６４個のＰ型ＭＯＳトランジスタ２０４、２０５、…、２０６は、ドレインがＮ型ＭＯＳトランジスタ２０１、２０２、…、２０３のそれぞれのドレインに接続され、ゲートが制御信号線２１４、２１５、…、２１６を通して制御信号Ｐ１、Ｐ２、…、Ｐ６４を受け、ソースが高電圧電源端子２１０（電圧ＶＤＤＨ）に接続される。【０００５】  タイミング発生回路２０７は、外部からデータ信号ＤＡＴＡが入力されるデータ信号入力端子２０８と、外部からクロック信号ＣＬＫが入力されるクロック信号入力端子２０９とを持っている。そして、タイミング発生回路２０７は、任意の個数のＮ型ＭＯＳトランジスタ２０１、２０２、…、２０３の個数に応じた制御信号Ｎ１、Ｎ２、…、Ｎ６４と、任意の個数のＰ型ＭＯＳトランジスタ２０４、２０５、…、２０６の個数に応じた制御信号Ｐ１、Ｐ２、…、Ｐ６４を発生する。【０００６】  図７Ａは従来のＰＤＰ駆動用のスキャンドライバとして主に用いられる容量性負荷駆動回路における、ロジック信号（制御信号）のタイミング図を示したものである。また図７Ｂはそのタイミングを実現できるタイミング発生回路２０７の一つの回路例を示したものである。【０００７】  図７Ａにおいて、クロック信号ＣＬＫのタイミングで制御信号Ｎ１、Ｎ２、…、Ｎ６４が順に一時的にハイレベルとなる。これによって、Ｎ型ＭＯＳトランジスタ２０１、２０２、…、２０３が一時的にＯＮとなり、出力端子２１７、２１８、…、２１９の出力信号ＯＵＴ１、ＯＵＴ２、…、ＯＵＴ６４がハイレベルからローレベルへ落ちる。【０００８】  次に、１クロック分遅れた制御信号Ｐ１、Ｐ２、…、Ｐ６４が一時的にローレベルとなる。これによって、Ｐ型ＭＯＳトランジスタ２０４、２０５、…、２０６がＯＮとなり、出力端子２１７、２１８、…、２１９の出力信号ＯＵＴ１、ＯＵＴ２、…、ＯＵＴ６４を元のハイレベルに戻す。【０００９】  以下、同様に動作し、出力端子２１７の出力信号ＯＵＴ１から出力端子２１９の出力信号ＯＵＴ６４までによって、順に容量性負荷２２０、２２１、…、２２２を駆動する。【００１０】  図７Ｂはこのタイミングを生成するロジック回路の一例を示す回路図である。このロジック回路では、Ｄラッチ２５０、２５１、２５２、…、２５３からなりクロック信号ＣＬＫに同期して動作するシフトレジスタを使ってタイミング信号（データ信号ＤＡＴＡ）を遅延させ、それによって制御信号Ｎ１、Ｎ２、…，Ｎ６４を生成する。また、このロジック回路は、制御信号Ｎ１、Ｎ２、…，Ｎ６４の位相をそれぞれ１クロック分遅延して、さらに反転素子２５４、２５５、…、２５６を用いて反転することで、制御信号Ｐ１、Ｐ２、…Ｐ６４を生成する。なお、ロジック回路（タイミング生成回路）は出力さえ一致すれば、この構成でなく、論理記述による構成で合理化された回路でも構わない。
【特許文献１】特開２００１−１３４２３０号（図１）
【特許文献２】特公平６−９１４４２号（図１）
【発明の開示】
【発明が解決しようとする課題】
【００１１】  上記背景技術の容量性負荷駆動回路は、各出力信号ＯＵＴ１〜ＯＵＴ６４について、それぞれＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを持っていて、例えばＰＤＰのスキャン動作時には１走査線に相当する１出力ごとにローレベルの電圧を吐き出し、次の走査線に対応した出力がローレベルの電圧を出すときには１つ前の出力はハイレベルになっている仕様である。【００１２】  このような仕様では、回路構成が大きく、トランジスタの半導体チップなどに占める出力回路の面積割合は非常に大きく、半導体のコストを支配するチップ面積削減は容易でない。【００１３】  しかし、全ての出力が同時に動かない限り、複数の出力を選択して出力することは無いとした場合には、各出力について、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタからなる一対のＭＯＳトランジスタを持つ必要は無い。【００１４】  本発明の目的は、回路構成を簡略化することができ、低コスト化を実現できる容量性負荷駆動回路を提供することである。
【課題を解決するための手段】
【００１５】  上記課題を解決するために、本発明の容量性負荷駆動回路は、一端が接地され他端が複数の容量性負荷に個別に接続された、複数の容量性負荷と同数の第１のスイッチング素子と、一端が高電圧電源に接続された第２のスイッチング素子と、一端が第２のスイッチング素子の他端に共通に接続され他端が複数の容量性負荷に個別に接続された、複数の容量性負荷と同数の逆流阻止用素子と、複数の容量性負荷と同数の第１のスイッチング素子を各々異なるタイミングで一時的に導通させるための第１の制御信号を発生するとともに、複数の容量性負荷と同数の第１のスイッチング素子の各々の遮断後に第２のスイッチング素子を一時的に導通させるための第２の制御信号を発生し、複数の容量性負荷を順次に駆動するタイミング発生回路とを備えている。【００１６】  この構成によれば、複数の容量性負荷について第２のスイッチング素子を共用するので、第２のスイッチング素子の個数を複数の容量性負荷よりも少なくすることができ、容量性負荷を接地電位から高電圧電源電位まで立ち上げるための素子を削減することができる。その結果、回路構成を簡略化することができ、低コスト化を実現できる。【００１７】  上記の本発明の容量性負荷駆動回路においては、以下の様な構成を採用することが好ましい。すなわち、複数の容量性負荷と同数の第１のスイッチング素子は、複数の容量性負荷と同数のＮ型ＭＯＳトランジスタからなり、複数の容量性負荷と同数のＮ型ＭＯＳトランジスタは、それぞれソースが接地され、ゲートが第１の制御信号を受け、ドレインが複数の容量性負荷の各々と接続される。【００１８】  また、複数の容量性負荷と同数の逆流阻止用素子は複数の容量性負荷と同数のダイオードからなり、複数の容量性負荷と同数のダイオードは、カソードが複数の容量性負荷と同数のＮ型ＭＯＳトランジスタのそれぞれのドレインに個別に接続され、アノードが全て共通に第１のノードに接続される。【００１９】  また、第２のスイッチング素子は、Ｐ型ＭＯＳトランジスタからなり、Ｐ型ＭＯＳトランジスタは、ドレインが第１のノードに接続され、ゲートが第２の制御信号を受け、ソースが高電圧電源に接続される。【００２０】  また、タイミング発生回路は、順次に複数の容量性負荷を駆動させるようなタイミングで第１の制御信号と第２の制御信号とを発生させる。【００２１】  この構成によれば、複数の容量性負荷について第２のスイッチング素子を共用するので、第２のスイッチング素子の個数を複数の容量性負荷よりも少なくすることができ、容量性負荷を接地電位から高電圧電源電位まで立ち上げるための素子を削減することができる。その結果、回路構成を簡略化することができ、低コスト化を実現できる。【００２２】  また、上記本発明の容量性負荷駆動回路においては、以下のような構成を採用してもよい。すなわち、複数の容量性負荷は任意の４の倍数個存在し、一列に並んだ状態に配置される。【００２３】  また、複数の容量性負荷と同数の第１のスイッチング素子は、複数の容量性負荷と同数のＮ型ＭＯＳトランジスタからなり、複数の容量性負荷と同数のＮ型ＭＯＳトランジスタは、それぞれソースが接地され、ゲートが第１の制御信号を受け、ドレインが複数の容量性負荷の各々と接続される。【００２４】  また、複数の容量性負荷と同数の逆流阻止用素子は複数の容量性負荷と同数のダイオードからなり、複数の容量性負荷と同数のダイオードは、カソードが複数の容量性負荷と同数のＮ型ＭＯＳトランジスタのそれぞれのドレインに個別に接続される。【００２５】  また、複数の容量負荷と同数のダイオードについては、複数の容量性負荷が一列に並んだ配列において次の出力順番が４の倍数個後の出力にするために、Ｋ番目と（Ｋ＋４Ｌ）番目（Ｋ、Ｌは１以上の整数）の出力が隣り合わないように容量性負荷の４つの群が作られ、一つ目の群に対応したダイオードのアノードが第１のノードに共通に接続され、二つ目の群に対応したダイオードのアノードが第２のノードに共通に接続され、三つ目の群に対応したダイオードのアノードが第３のノードに共通に接続され、四つ目の群に対応したダイオードのアノードが第４のノードに共通に接続される。【００２６】  また、第２のスイッチング素子は、第１、第２、第３および第４のＰ型ＭＯＳトランジスタからなり、第１のＰ型ＭＯＳトランジスタは、ドレインが第１のノードに接続され、ゲートが第２の制御信号を構成する第３の制御信号を受け、ソースが高電圧電源に接続され、第２のＰ型ＭＯＳトランジスタは、ドレインが第２のノードに接続され、ゲートが第２の制御信号を構成する第４の制御信号を受け、ソースが高電圧電源に接続され、第３のＰ型ＭＯＳトランジスタは、ドレインが第３のノードに接続され、ゲートが第２の制御信号を構成する第５の制御信号を受け、ソースが高電圧電源に接続され、第４のＰ型ＭＯＳトランジスタは、ドレインが第４のノードに接続され、ゲートが第２の制御信号を構成する第６の制御信号を受け、ソースが高電圧電源に接続される。【００２７】  また、タイミング発生回路は、第３の制御信号については、一つ目の群の容量性負荷に対応したＮ型ＭＯＳトランジスタの各々の遮断後に第１のＰ型ＭＯＳトランジスタを一時的に導通させ、第４の制御信号については、二つ目の群の容量性負荷に対応したＮ型ＭＯＳトランジスタの各々の遮断後に第２のＰ型ＭＯＳトランジスタを一時的に導通させ、第５の制御信号については、三つ目の群の容量性負荷に対応したＮ型ＭＯＳトランジスタの各々の遮断後に第３のＰ型ＭＯＳトランジスタを一時的に導通させ、第６の制御信号については、四つ目の群の容量性負荷に対応したＮ型ＭＯＳトランジスタの各々の遮断後に第４のＰ型ＭＯＳトランジスタを一時的に導通させ、また第３の制御信号と第４の制御信号と第５の制御信号と第６の制御信号とを、同一の群にある容量性負荷に対応したＮ型ＭＯＳトランジスタを連続に導通させることがなく、隣り合う素子を順次に出力させない飛び越した出力順序で発生させる。【００２８】  この構成によれば、切り替えタイミングによらず、飛び越した順番での出力を可能にした上で、容量性負荷を接地電位から高電圧電源電位まで立ち上げるための素子を削減することができる。
【発明の効果】
【００２９】  以上、説明したように本発明に係る主にＰＤＰスキャンドライバに使用される容量性負荷を駆動できる容量性負荷駆動回路によると、第２のスイッチング素子を一つにして回路占有面積を大幅に削減できる。【００３０】  また、第２のスイッチング素子として複数のＰ型ＭＯＳトランジスタを使用すれば、また、第２のスイッチング素子として４個以上のＰ型ＭＯＳトランジスタを使用すれば、タイミング回路を複雑にすることなく、第２のスイッチング素子と第１のスイッチング素子の同時ＯＮによる貫通電流を抑制できる上、出力順番を飛び越し順番でも任意に設計でき、さまざまな出力仕様に対応できる。【００３１】  これによって、回路占有面積を削減すると同時に、ＰＤＰパネルの画像の品位を向上し、ＰＤＰスキャンドライバおよびＰＤＰパネルの信頼性の向上も図ることもできる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施例１による容量性負荷駆動回路の構成を示す回路図である。
【図２Ａ】本発明の実施例１によるタイミング発生回路で生成される一つのロジックタイミング例を示すタイミング図である。
【図２Ｂ】図２Ａのロジックタイミング例を実現できるロジック回路例を示す回路図である。
【図３】本発明の実施例１による隣り合う出力での動作例を示す模式図である。
【図４】本発明の実施例２による容量性負荷駆動回路の構成を示す回路図である。
【図５Ａ】本発明の実施例２によるタイミング発生回路で生成される一つのロジックタイミング例を示すタイミング図である。
【図５Ｂ】図５Ａのロジックタイミング例を実現できるロジック回路例を示す回路図である。
【図６】従来のＰＤＰスキャンドライバに用いる容量性負荷駆動回路の構成を示す回路図である。
【図７Ａ】図６の容量性負荷駆動回路におけるタイミング発生回路で生成される一つのロジックタイミング例を示すタイミング図である。
【図７Ｂ】図７Ａのロジックタイミング例を実現できるロジック回路例を示す回路図である。
【符号の説明】
【００３３】  ００１〜００３、１００〜１０７、２０１〜２０３  Ｎ型ＭＯＳトランジスタ
００７、１１６〜１１９、２０４〜２０６  Ｐ型ＭＯＳトランジスタ
０１２〜０１４、１２４〜１３１、２１１〜２１３  Ｎ型ＭＯＳトランジスタの制御信号線
０１５、１３２〜１３５、２１４〜２１６  Ｐ型ＭＯＳトランジスタの制御信号線
０４１〜０４３、１８１〜１８８、２２０〜２２２  容量性負荷
０４４、１８９  第１のノード
１９０  第２のノード
１９１  第３のノード
１９２  第４のノード
００４〜００６、１０８〜１１５  ダイオード
００８、１２０、２０７  タイミング発生回路
００９、１２１、２０８  データパルス入力端子
０１０、１２２、２０９  クロック入力端子
０１１、１２３、２１０  高電圧電源端子
０１６〜０１８、１３６〜１４３、２１７〜２１９  出力端子
０２０〜０２７、１５０〜１５８、２５０〜２５３  シフトレジスタを構成するＤラッチ
０２８、０２９、０３１、０３３、０３５、１５９〜１６６、２５４〜２５６  反転素子
０３０、０３２、０３４、０３６、０３７、０３８、０３９、０４０、１６７〜１７０  論理素子
【発明を実施するための最良の形態】
【００３４】  以下、本発明の実施例を、図面を参照しながら説明する。
【実施例１】
【００３５】  以下、本発明の実施例について、図面を参照しながら説明する。【００３６】  図１は本発明の実施例１によるＰＤＰ駆動用のスキャンドライバとして主に用いられる容量性負荷駆動回路の構成を示す回路図である。ここでは６４個出力の回路について説明する。【００３７】  図１において、符号００１、００２、…、００３は第１のスイッチング素子であるＮ型ＭＯＳトランジスタを示す。符号００４、００５、…、００６はＮ型ＭＯＳトランジスタ００１、００２、…、００３にそれぞれつながる逆流阻止用素子であるダイオードを示す。符号００７は第２のスイッチング素子であるＰ型ＭＯＳトランジスタを示す。符号０１６、０１７、…、０１８はＮ型ＭＯＳトランジスタ００１、００２、…、００３のドレインとダイオード００４、００５、…、００６のカソードとの接続点からの出力信号（容量性負荷駆動信号）ＯＵＴ１、ＯＵＴ２、…、ＯＵＴ６４を出力する出力端子を示す。符号０４４はＰ型ＭＯＳトランジスタ００７と全てのダイオード００４、００５、…、００６のアノードが接続される第１のノードを示す。符号００８は出力信号ＯＵＴ１〜ＯＵＴ６４を制御するためのタイミング発生回路を示す。符号００９はロジック回路であるタイミング発生回路００８へデータ信号ＤＡＴＡを入力するデータ信号入力端子を示す。符号０１０はタイミング発生回路００８を駆動するためのクロック信号ＣＬＫを入力するためのクロック信号入力端子を示す。符号０４１、０４２、０４３はＰＤＰパネルのセルに模した容量性負荷を示している。符号０１２、０１３、０１４はタイミング発生回路００８からＮ型ＭＯＳトランジスタ００１、００２、…、００３のゲートに制御信号Ｎ１、Ｎ２、…、Ｎ６４を入力するための制御信号線を示す。符号０１５はタイミング発生回路００８からＰ型ＭＯＳトランジスタ００７のゲートに制御信号ＰＡを入力するための制御信号線を示す。符号０１１は、Ｐ型ＭＯＳトランジスタ００７に電源電圧ＶＤＤＨを印加するための高電圧電源端子を示す。【００３８】  図１の回路の動作例を図２Ａ、図２Ｂを用いて説明する。図２Ａは本発明の実施例１における容量性負荷駆動回路における、制御信号（ロジック信号）タイミングを示したものである。また図２Ｂはそのタイミングを実現できる一つの回路例を示す。【００３９】  図２Ｂにおいて、符号０２９、０３１、０３３、…、０３５は反転素子を示し、符号０３０、０３２、０３４、…、０３６は論理素子を示し、符号０３７、０３８、…、０３９、０４０は論理素子を示す。【００４０】  図２Ａ、図２Ｂにおいて、クロック信号ＣＬＫのタイミングでデータ信号ＤＡＴＡがＤラッチ０２０、０２１、０２２、…、０２３からなるシフトレジスタによってクロック単位で遅延される。これによって、各Ｄラッチ０２０、０２１、０２２、…、０２３からクロック単位でタイミングがずれたデータパルスが出力される。【００４１】  また、クロック信号ＣＬＫを反転素子０２８で反転することによって、反転クロック信号が生成される。この反転クロック信号のタイミングでデータ信号ＤＡＴＡがＤラッチ０２４、０２５、０２６、…、０２７からなるシフトレジスタによってクロック単位で遅延される。こ���によって、各Ｄラッチ０２４、０２５、０２６、…、０２７からクロック単位でタイミングがずれたデータパルスが出力される。【００４２】  ここで、Ｄラッチ０２０、０２１、０２２、…、０２３から出力されるデータパルスに対して、Ｄラッチ０２４、０２５、０２６、…、０２７から出力されるデータパルスは位相がずれている。その位相差は、クロック信号の立ち上がりと立ち下がりの時間差に相当する。この時間は、例えばクロック周期の半分幅程度である。【００４３】  そして、Ｄラッチ０２０、０２１、０２２、…、０２３から出力されるデータパルスを反転素子２９、３１、３３、…、３５で反転した反転データパルスと、Ｄラッチ０２４、０２５、０２６、…、０２７から出力されるデータパルスとを各々論理素子０３０、０３２、０３４、…、０３６で論理和合成し、論理素子０３０、０３２、０３４、…、０３６の出力を論理素子４０で論理積合成することにより、制御信号ＰＡを生成する。この制御信号ＰＡを、ローレベルに落ちた出力信号ＯＵＴ１〜ＯＵＴ６４をハイレベルに上げるのに使う。【００４４】  また、Ｄラッチ０２０、０２１、０２２、…、０２３から出力されるデータパルスと、制御信号ＰＡとを論理素子０３７、０３８、…、０３９を用いて論理積合成することにより、Ｄラッチ０２０、０２１、０２２、…、０２３から出力されるデータパルスの立ち上がり期間にマスクをかける波形整形を行い、それによって制御信号Ｎ１、Ｎ２、…、Ｎ６４を生成する。この制御信号Ｎ１、Ｎ２、…、Ｎ６４によって出力信号ＯＵＴ１〜ＯＵＴ６４をローレベルにする。これによって、上側Ｐ型ＭＯＳトランジスタ００７と下側Ｎ型ＭＯＳトランジスタ００１、００２、…、００３とが同時ＯＮしないようになる。【００４５】  図３を用いて実際の隣り合った出力間での動きを説明する。【００４６】  （Ｉ）の期間では、上側Ｐ型ＭＯＳトランジスタがＯＮして、容量性負荷に電荷を蓄積している。【００４７】  （ＩＩ）の期間では上側Ｐ型ＭＯＳトランジスタがＯＦＦすると同時に、最初の下側Ｎ型ＭＯＳトランジスタがＯＮすることで、この下側Ｎ型ＭＯＳトランジスタにつながっている出力信号ＯＵＴ１がローレベルになる。このときこの下側Ｎ型ＭＯＳトランジスタのドレインに接続されているダイオードのカソードは接地レベルまで落ちている。ところが、アノードは電流を引き込むものがないので、このダイオードには電流が流れない。したがって、隣り合う別の出力信号ＯＵＴ２が影響を受けることは無い。【００４８】  次に（ＩＩＩ）の期間では最初の下側Ｎ型ＭＯＳトランジスタがＯＦＦすると同時に、上側Ｐ型ＭＯＳトランジスタがＯＮすることで、ダイオードのアノード側にほぼ高電圧電源が供給され、それによって最初の下側Ｎ型ＭＯＳトランジスタにつながっている出力信号ＯＵＴ１がローレベルすなわち接地レベルから充電されていき、高電圧電源の電圧ＶＤＤＨよりダイオード順方向電圧（ＶＢＥ）分だけ下がった電圧まで充電され、出力信号ＯＵＴ１はハイレベルに戻る。【００４９】  さらに（ＩＶ）の期間では（ＩＩ）の期間と同様に上側Ｐ型ＭＯＳトランジスタがＯＦＦすると同時に、２番目の下側Ｎ型ＭＯＳトランジスタがＯＮすることで、この下側Ｎ型ＭＯＳトランジスタにつながっている出力信号ＯＵＴ２がローレベルになる。このときこのＮ型ＭＯＳトランジスタのドレインに接続されているダイオードのカソードは接地レベルまで落ちているが、アノードは電流を引き込むものがないので、このダイオードには電流が流れない。【００５０】  以上の動きで容量性負荷の接続された出力端子を１つずつローレベルにしていき、それ以外の出力はハイレベルに保持することができる。【００５１】  よって、本実施例１によれば、ハイレベルに上げるためのＰ型ＭＯＳトランジスタの個数を１個にでき、面積を最小にすることが可能になる。またタイミング発生回路（ロジック回路）００８は出力さえ一致すれば、この構成でなく、論理記述による構成で合理化された回路でも構わない。
【実施例２】
【００５２】  図４は本発明の実施例２によるＰＤＰ駆動用のスキャンドライバとして主に用いられる容量性負荷駆動回路の構成を示す回路図であり、ここでは任意の４の倍数をＪとして、Ｊ個出力の回路について説明する。【００５３】  図４において、符号１００〜１０７はＮ型ＭＯＳトランジスタを示す。【００５４】  符号１０８〜１１５はＮ型ＭＯＳトランジスタ１００〜１０７にそれぞれつながるダイオードを示す。【００５５】  符号１１６はＮ型ＭＯＳトランジスタ１００、１０１、…とダイオード１０８、１０９、…の組のそれぞれのダイオードのアノードが、第１のノード１８９においてつながるＰ型ＭＯＳトランジスタを示す。【００５６】  符号１１７はＮ型ＭＯＳトランジスタ１０２、１０３、…とダイオード１１０、１１１、…の組のそれぞれのダイオードのアノードが、第２のノード１９０においてつながるＰ型ＭＯＳトランジスタを示す。【００５７】  符号１１８はＮ型ＭＯＳトランジスタ１０４、１０５、…とダイオード１１２、１１３、…の組のそれぞれのダイオードのアノードが、第３のノード１９１においてつながるＰ型ＭＯＳトランジスタを示す。【００５８】  符号１１９はＮ型ＭＯＳトランジスタ１０６、１０７、…とダイオード１１４、１１５、…の組のそれぞれのダイオードのアノードが、第４のノード１９２においてつながるＰ型ＭＯＳトランジスタを示す。【００５９】  符号１３６〜１４３はＮ型ＭＯＳトランジスタ１００〜１０７のドレインとダイオード１０８〜１１５のカソードとの接続点からの出力信号ＯＵＴ１〜ＯＵＴＪをそれぞれ出力するための出力端子を示す。なお、図４では、出力信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ５、ＯＵＴ６、ＯＵＴ９、ＯＵＴ１０、ＯＵＴ１３、ＯＵＴ１４のみ図示し、その他は図示を省略している。【００６０】  符号１８１〜１８８は駆動される容量性負荷を示す。【００６１】  符号１２０は出力信号を制御するためのタイミング発生回路を示す。符号１２１はロジック回路であるタイミング発生回路１２０へ入力データ信号ＤＡＴＡを入力するためのデータ入力端子を示す。【００６２】  符号１２２はタイミング発生回路１２０を駆動するためのクロック信号ＣＬＫを入力するためのクロック入力端子を示す。【００６３】  符号１２４〜１３１はＮ型ＭＯＳトランジスタ１００〜１０７に制御信号Ｎ１〜ＮＪを供給するための制御信号線を示す。なお、図４では、制御信号Ｎ１、Ｎ２、Ｎ５、Ｎ６、Ｎ９、Ｎ１０、Ｎ１３、Ｎ１４のみを図示し、その他は図示を省略している。【００６４】  符号１３２〜１３５はＰ型ＭＯＳトランジスタ１１６〜１１９に制御信号ＰＢ、ＰＣ、ＰＤ、ＰＥを供給するための制御信号線を示す。【００６５】  符号１２３はＰ型ＭＯＳトランジスタ１１６〜１１９に電源電圧ＶＤＤＨを与えるための高電圧電源端子を示す。【００６６】  ４つのノード１８９、１９０、１９１、１９２それぞれには、出力を１、５、９、１３・・・、（Ｊ−３）、２、６、１０、１４・・・、（Ｊ−２）、３、７、１１、１５・・・・、（Ｊ−１）、４、８、１２、１６・・・Ｊと、次に４個後の出力になる順番にするために、任意の整数をＫとして、Ｋ番目と（Ｋ＋４）番目、すなわち１番と５番目の出力が隣り合わないように、この実施例では１、２、３、４番目のように並んだ４個ずつを第１のノード１８９に、次の５、６、７、８番目の４個の出力は第２のノード１９０に、その次の９、１０、１１、１２番目を第３のノード１９１に、その次の１３、１４、１５、１６番目を第４のノード１９２というような配列で接続されている。【００６７】  図４の回路の動作例を図５Ａ、図５Ｂを用いて説明する。図５Ａは本発明の実施例２における容量性負荷駆動回路における、制御信号タイミングを示したものである。また図５Ｂはそのタイミングを実現できる一つの回路例を示す。【００６８】  図５Ａ、図５Ｂに示すように、クロック信号ＣＬＫのタイミングでデータ信号ＤＡＴＡがＤラッチ１５０、１５１、１５２、１５３、１５４、…、１５５、１５６、１５７、１５８、…からなるシフトレジスタによりクロック単位で遅延され、それによって制御信号Ｎ１、Ｎ２、…、Ｎ５、Ｎ６、…、Ｎ９、Ｎ１０、…、Ｎ１３、Ｎ１４が生成される。つまり、Ｄラッチ１５０、１５１、１５２、１５３、１５４、…、１５５、１５６、１５７、１５８、…からなるシフトレジスタによりクロック単位で遅延させることによって、出力信号ＯＵＴ１〜ＯＵＴＪをローレベルにするための下側Ｎ型ＭＯＳトランジスタ１００、１０１、…、１０２、１０３、…、１０４、１０５、…、１０６、１０７のＯＮタイミングが決定される。【００６９】  また、下側Ｎ型ＭＯＳトランジスタ１００、１０１、…、１０２、１０３、…、１０４、１０５、…、１０６、１０７のＯＮタイミングから１クロック分遅れたデータパルスを、反転素子１５９、…、１６３、１６０、…、１６４、１６１、…、１６５、１６２、…、１６６と論理素子１６７、１６８、１６９、１７０で論理処理することにより制御信号ＰＢ、ＰＣ、ＰＤ、ＰＥが生成される。つまり、出力信号ＯＵＴ１〜ＯＵＴＪをハイレベルにするための４個のＰ型ＭＯＳトランジスタ１１６、１１７、１１８、１１９のＯＮタイミングは、上記のシフトレジスタの出力を論理処理することにより決定される。【００７０】  この場合、次にＯＮするＮ型ＭＯＳトランジスタが、ローレベルになった下側Ｎ型ＭＯＳトランジスタをハイレベルに戻すためのＰ型ＭＯＳトランジスタにつながっていない。そのため、一旦ローレベルに落ちた出力信号ＯＵＴ１〜ＯＵＴＪをハイレベルに戻すために、Ｐ型ＭＯＳトランジスタをＯＮにするタイミングは、次にＮ型ＭＯＳトランジスタをＯＮするタイミングと同時とすることができる。【００７１】  そのため、偶数、奇数というタイミングに支配されることなく、かつ出力回路部（タイミング発生回路以外）の構成を大きく変えることなく、１、５、９、１３、…、６１、２、６、１０、１４、…などと飛び越し順番での出力に対応させることが容易であり、上側Ｐ型トランジスタの数、ここでは４の倍数であれば、飛び越しの数は任意に選択できる。また１、２、３、…のように順番での出力も、構成を大きく変えずにタイミング発生回路１２０などの配線変更で可能である。【００７２】  よって、実施例２によれば、４つのＰ型ＭＯＳトランジスタ１１６、１１７、１１８、１１９を持つことで、チップ面積を小さく抑えながら、上記実施例１より簡単にロジック回路を構成できる上、一つずつ順次、奇数、偶数などという順番に縛られること無く、飛び越した順番で出力することが可能である。また、上側Ｐ型ＭＯＳトランジスタの個数を変えることで、飛び越す数も任意に変更できる。また、ロジック回路は出力さえ一致すれば、この構成でなく、論理記述による構成で合理化された回路でも構わない。【００７３】  以上説明したように、本発明の各実施例によれば、容量性負荷に電荷を蓄積するためのトランジスタを、複数の容量性負荷について共用し、容量性負荷に電荷を蓄積するためのトランジスタの個数を減らすことで、駆動回路の面積削減が可能になる。【００７４】  また、駆動回路を削減した上で、４の倍数個の飛び越し走査を可能にする。
【産業上の利用可能性】
【００７５】  本発明にかかる容量性負荷駆動回路は、回路構成を簡略化することができた上で、かつ走査順序も任意に選択することができるという効果を有し、プラズマディスプレイパネル（以下、ＰＤＰとする）駆動用のスキャンドライバ等として有用である。
【図１】
2006075601.tif 000002
【図２Ａ】
2006075601.tif 000003
【図２Ｂ】
2006075601.tif 000004
【図３】
2006075601.tif 000005
【図４】
2006075601.tif 000006
【図５Ａ】
2006075601.tif 000007
【図５Ｂ】
2006075601.tif 000008
【図６】
2006075601.tif 000009
【図７Ａ】
2006075601.tif 000010
【図７Ｂ】
2006075601.tif 000011
【手続補正書】
【提出日】平成18年12月4日(2006.12.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
一端が接地され他端が複数の容量性負荷に個別に接続された、前記複数の容量性負荷と同数の第１のスイッチング素子と、
一端が高電圧電源に接続された第２のスイッチング素子と、
一端が前記第２のスイッチング素子の他端に共通に接続され他端が前記複数の容量性負荷に個別に接続された、前記複数の容量性負荷と同数の逆流阻止用素子と、
前記複数の容量性負荷と同数の第１のスイッチング素子を各々異なるタイミングで一時的に導通させるための第１の制御信号を発生するとともに、前記複数の容量性負荷と同数の第１のスイッチング素子の各々の遮断後に前記第２のスイッチング素子を一時的に導通させるための第２の制御信号を発生し、前記複数の容量性負荷を順次に駆動するタイミング発生回路とを備えた容量性負荷駆動回路。
【請求項２】
前記複数の容量性負荷と同数の第１のスイッチング素子は、前記複数の容量性負荷と同数のＮ型ＭＯＳトランジスタからなり、前記複数の容量性負荷と同数のＮ型ＭＯＳトランジスタは、それぞれソースが接地され、ゲートが前記第１の制御信号を受け、ドレインが前記複数の容量性負荷の各々と接続され、
前記複数の容量性負荷と同数の逆流阻止用素子は前記複数の容量性負荷と同数のダイオードからなり、前記複数の容量性負荷と同数のダイオードは、カソードが前記複数の容量性負荷と同数のＮ型ＭＯＳトランジスタのそれぞれのドレインに個別に接続され、アノードが全て共通に第１のノードに接続され、
前記第２のスイッチング素子は、Ｐ型ＭＯＳトランジスタからなり、前記Ｐ型ＭＯＳトランジスタは、ドレインが前記第１のノードに接続され、ゲートが前記第２の制御信号を受け、ソースが前記高電圧電源に接続され、
前記タイミング発生回路は、順次に前記複数の容量性負荷を駆動させるようなタイミングで前記第１の制御信号と第２の制御信号とを発生させる請求項１記載の容量性負荷駆動回路。
【請求項３】
前記複数の容量性負荷は任意の４の倍数個存在し、一列に並んだ状態に配置され、
前記複数の容量性負荷と同数の第１のスイッチング素子は、前記複数の容量性負荷と同数のＮ型ＭＯＳトランジスタからなり、前記複数の容量性負荷と同数のＮ型ＭＯＳトランジスタは、それぞれソースが接地され、ゲートが前記第１の制御信号を受け、ドレインが前記複数の容量性負荷の各々と接続され、
前記複数の容量性負荷と同数の逆流阻止用素子は前記複数の容量性負荷と同数のダイオードからなり、前記複数の容量性負荷と同数のダイオードは、カソードが前記複数の容量性負荷と同数のＮ型ＭＯＳトランジスタのそれぞれのドレインに個別に接続され、
前記複数の容量負荷と同数のダイオードについては、前記複数の容量性負荷が一列に並んだ配列において次の出力順番が４の倍数個後の出力にするために、K番目と（K＋４L）番目（K、Lは１以上の整数）の出力が隣り合わないように容量性負荷の４つの群が作られ、一つ目の群に対応したダイオードのアノードが第１のノードに共通に接続され、二つ目の群に対応したダイオードのアノードが第２のノードに共通に接続され、三つ目の群に対応したダイオードのアノードが第３のノードに共通に接続され、四つ目の群に対応したダイオードのアノードが第４のノードに共通に接続され、
前記第２のスイッチング素子は、第１、第２、第３および第４のＰ型ＭＯＳトランジスタからなり、前記第１のＰ型ＭＯＳトランジスタは、ドレインが前記第１のノードに接続され、ゲートが前記第２の制御信号を構成する第３の制御信号を受け、ソースが前記高電圧電源に接続され、前記第２のＰ型ＭＯＳトランジスタは、ドレインが前記第２のノードに接続され、ゲートが前記第２の制御信号を構成する第４の制御信号を受け、ソースが前記高電圧電源に接続され、第３のＰ型ＭＯＳトランジスタは、ドレインが前記第３のノードに接続され、ゲートが前記第２の制御信号を構成する第５の制御信号を受け、ソースが前記高電圧電源に接続され、前記第４のＰ型ＭＯＳトランジスタは、ドレインが前記第４のノードに接続され、ゲートが前記第２の制御信号を構成する第６の制御信号を受け、ソースが前記高電圧電源に接続され、
前記タイミング発生回路は、
前記第３の制御信号については、一つ目の群の容量性負荷に対応したＮ型ＭＯＳトランジスタの各々の遮断後に前記第１のＰ型ＭＯＳトランジスタを一時的に導通させ、前記第４の制御信号については、二つ目の群の容量性負荷に対応したＮ型ＭＯＳトランジスタの各々の遮断後に前記第２のＰ型ＭＯＳトランジスタを一時的に導通させ、前記第５の制御信号については、三つ目の群の容量性負荷に対応したＮ型ＭＯＳトランジスタの各々の遮断後に前記第３のＰ型ＭＯＳトランジスタを一時的に導通させ、前記第６の制御信号については、四つ目の群の容量性負荷に対応したＮ型ＭＯＳトランジスタの各々の遮断後に前記第４のＰ型ＭＯＳトランジスタを一時的に導通させ、また前記第３の制御信号と第４の制御信号と第５の制御信号と第６の制御信号とを、同一の群にある容量性負荷に対応したＮ型ＭＯＳトランジスタを連続に導通させることがなく、隣り合う素子を順次に出力させない飛び越した出力順序で発生させる請求項１記載の容量性負荷駆動回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネル（以下、ＰＤＰと略す）駆動用のスキャンドライバをはじめとする、高電圧出力を可能とする容量性負荷駆動回路に関するものである。
【背景技術】
【０００２】
図６に示すように、従来のＰＤＰ駆動用のスキャンドライバとして主に用いられる容量性負荷駆動回路は、任意の個数、ここでは６４個のＮ型ＭＯＳトランジスタ２０１、２０２、…、２０３と、任意の個数、ここでは６４個のＰ型ＭＯＳトランジスタ２０４、２０５、…、２０６と、タイミング発生回路２０７とで構成されている。
【０００３】
６４個のＮ型ＭＯＳトランジスタ２０１、２０２、…、２０３は、ソースが接地され、ゲートが制御信号線２１１、２１２、…、２１３を通して制御信号Ｎ１、Ｎ２、…、Ｎ６４を受け、ドレインが出力端子２１７、２１８、…、２１９（出力信号ＯＵＴ１〜ＯＵＴ６４）となって容量性負荷２２０、２２１、…、２２２に接続される。
【０００４】
６４個のＰ型ＭＯＳトランジスタ２０４、２０５、…、２０６は、Ｎ型ＭＯＳトランジスタ２０１、２０２、…、２０３の各々とそれぞれ対になる。そして、６４個のＰ型ＭＯＳトランジスタ２０４、２０５、…、２０６は、ドレインがN型ＭＯＳトランジスタ２０１、２０２、…、２０３のそれぞれのドレインに接続され、ゲートが制御信号線２１４、２１５、…、２１６を通して制御信号Ｐ１、Ｐ２、…、Ｐ６４を受け、ソースが高電圧電源端子２１０（電圧ＶＤＤＨ）に接続される。
【０００５】
タイミング発生回路２０７は、外部からデータ信号ＤＡＴＡが入力されるデータ信号入力端子２０８と、外部からクロック信号ＣＬＫが入力されるクロック信号入力端子２０９とを持っている。そして、タイミング発生回路２０７は、任意の個数のＮ型ＭＯＳトランジスタ２０１、２０２、…、２０３の個数に応じた制御信号Ｎ１、Ｎ２、…、Ｎ６４と、任意の個数のP型ＭＯＳトランジスタ２０４、２０５、…、２０６の個数に応じた制御信号Ｐ１、Ｐ２、…、Ｐ６４を発生する。
【０００６】
図７Ａは従来のＰＤＰ駆動用のスキャンドライバとして主に用いられる容量性負荷駆動回路における、ロジック信号（制御信号）のタイミング図を示したものである。また図７Ｂはそのタイミングを実現できるタイミング発生回路２０７の一つの回路例を示したものである。
【０００７】
図７Ａにおいて、クロック信号ＣＬＫのタイミングで制御信号Ｎ１、Ｎ２、…、Ｎ６４が順に一時的にハイレベルとなる。これによって、Ｎ型ＭＯＳトランジスタ２０１、２０２、…、２０３が一時的にＯＮとなり、出力端子２１７、２１８、…、２１９の出力信号ＯＵＴ１、ＯＵＴ２、…、ＯＵＴ６４がハイレベルからローレベルへ落ちる。
【０００８】
次に、１クロック分遅れた制御信号Ｐ１、Ｐ２、…、Ｐ６４が一時的にローレベルとなる。これによって、Ｐ型ＭＯＳトランジスタ２０４、２０５、…、２０６がＯＮとなり、出力端子２１７、２１８、…、２１９の出力信号ＯＵＴ１、ＯＵＴ２、…、ＯＵＴ６４を元のハイレベルに戻す。
【０００９】
以下、同様に動作し、出力端子２１７の出力信号ＯＵＴ１から出力端子２１９の出力信号ＯＵＴ６４までによって、順に容量性負荷２２０、２２１、…、２２２を駆動する。
【００１０】
図７Ｂはこのタイミングを生成するロジック回路の一例を示す回路図である。このロジック回路では、Ｄラッチ２５０、２５１、２５２、…、２５３からなりクロック信号ＣＬＫに同期して動作するシフトレジスタを使ってタイミング信号（データ信号ＤＡＴＡ）を遅延させ、それによって制御信号Ｎ１、Ｎ２、…，Ｎ６４を生成する。また、このロジック回路は、制御信号Ｎ１、Ｎ２、…，Ｎ６４の位相をそれぞれ１クロック分遅延して、さらに反転素子２５４、２５５、…、２５６を用いて反転することで、制御信号Ｐ１、Ｐ２、…Ｐ６４を生成する。なお、ロジック回路（タイミング生成回路）は出力さえ一致すれば、この構成でなく、論理記述による構成で合理化された回路でも構わない。
【特許文献１】特開２００１−１３４２３０号（図１）
【特許文献２】特公平６−９１４４２号（図１）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記背景技術の容量性負荷駆動回路は、各出力信号ＯＵＴ１〜ＯＵＴ６４について、それぞれＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを持っていて、例えばＰＤＰのスキャン動作時には１走査線に相当する１出力ごとにローレベルの電圧を吐き出し、次の走査線に対応した出力がローレベルの電圧を出すときには１つ前の出力はハイレベルになっている仕様である。
【００１２】
このような仕様では、回路構成が大きく、トランジスタの半導体チップなどに占める出力回路の面積割合は非常に大きく、半導体のコストを支配するチップ面積削減は容易でない。
【００１３】
しかし、全ての出力が同時に動かない限り、複数の出力を選択して出力することは無いとした場合には、各出力について、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタからなる一対のＭＯＳトランジスタを持つ必要は無い。
【００１４】
本発明の目的は、回路構成を簡略化することができ、低コスト化を実現できる容量性負荷駆動回路を提供することである。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明の容量性負荷駆動回路は、一端が接地され他端が複数の容量性負荷に個別に接続された、複数の容量性負荷と同数の第１のスイッチング素子と、一端が高電圧電源に接続された第２のスイッチング素子と、一端が第２のスイッチング素子の他端に共通に接続され他端が複数の容量性負荷に個別に接続された、複数の容量性負荷と同数の逆流阻止用素子と、複数の容量性負荷と同数の第１のスイッチング素子を各々異なるタイミングで一時的に導通させるための第１の制御信号を発生するとともに、複数の容量性負荷と同数の第１のスイッチング素子の各々の遮断後に第２のスイッチング素子を一時的に導通させるための第２の制御信号を発生し、複数の容量性負荷を順次に駆動するタイミング発生回路とを備えている。
【００１６】
この構成によれば、複数の容量性負荷について第２のスイッチング素子を共用するので、第２のスイッチング素子の個数を複数の容量性負荷よりも少なくすることができ、容量性負荷を接地電位から高電圧電源電位まで立ち上げるための素子を削減することができる。その結果、回路構成を簡略化することができ、低コスト化を実現できる。
【００１７】
上記の本発明の容量性負荷駆動回路においては、以下の様な構成を採用することが好ましい。すなわち、複数の容量性負荷と同数の第１のスイッチング素子は、複数の容量性負荷と同数のＮ型ＭＯＳトランジスタからなり、複数の容量性負荷と同数のＮ型ＭＯＳトランジスタは、それぞれソースが接地され、ゲートが第１の制御信号を受け、ドレインが複数の容量性負荷の各々と接続される。
【００１８】
また、複数の容量性負荷と同数の逆流阻止用素子は複数の容量性負荷と同数のダイオードからなり、複数の容量性負荷と同数のダイオードは、カソードが複数の容量性負荷と同数のＮ型ＭＯＳトランジスタのそれぞれのドレインに個別に接続され、アノードが全て共通に第１のノードに接続される。
【００１９】
また、第２のスイッチング素子は、Ｐ型ＭＯＳトランジスタからなり、Ｐ型ＭＯＳトランジスタは、ドレインが第１のノードに接続され、ゲートが第２の制御信号を受け、ソースが高電圧電源に接続される。
【００２０】
また、タイミング発生回路は、順次に複数の容量性負荷を駆動させるようなタイミングで第１の制御信号と第２の制御信号とを発生させる。
【００２１】
この構成によれば、複数の容量性負荷について第２のスイッチング素子を共用するので、第２のスイッチング素子の個数を複数の容量性負荷よりも少なくすることができ、容量性負荷を接地電位から高電圧電源電位まで立ち上げるための素子を削減することができる。その結果、回路構成を簡略化することができ、低コスト化を実現できる。
【００２２】
また、上記本発明の容量性負荷駆動回路においては、以下のような構成を採用してもよい。すなわち、複数の容量性負荷は任意の４の倍数個存在し、一列に並んだ状態に配置される。
【００２３】
また、複数の容量性負荷と同数の第１のスイッチング素子は、複数の容量性負荷と同数のＮ型ＭＯＳトランジスタからなり、複数の容量性負荷と同数のＮ型ＭＯＳトランジスタは、それぞれソースが接地され、ゲートが第１の制御信号を受け、ドレインが複数の容量性負荷の各々と接続される。
【００２４】
また、複数の容量性負荷と同数の逆流阻止用素子は複数の容量性負荷と同数のダイオードからなり、複数の容量性負荷と同数のダイオードは、カソードが複数の容量性負荷と同数のＮ型ＭＯＳトランジスタのそれぞれのドレインに個別に接続される。
【００２５】
また、複数の容量負荷と同数のダイオードについては、複数の容量性負荷が一列に並んだ配列において次の出力順番が４の倍数個後の出力にするために、K番目と（K＋４L）番目（K、Lは１以上の整数）の出力が隣り合わないように容量性負荷の４つの群が作られ、一つ目の群に対応したダイオードのアノードが第１のノードに共通に接続され、二つ目の群に対応したダイオードのアノードが第２のノードに共通に接続され、三つ目の群に対応したダイオードのアノードが第３のノードに共通に接続され、四つ目の群に対応したダイオードのアノードが第４のノードに共通に接続される。
【００２６】
また、第２のスイッチング素子は、第１、第２、第３および第４のＰ型ＭＯＳトランジスタからなり、第１のＰ型ＭＯＳトランジスタは、ドレインが第１のノードに接続され、ゲートが第２の制御信号を構成する第３の制御信号を受け、ソースが高電圧電源に接続され、第２のＰ型ＭＯＳトランジスタは、ドレインが第２のノードに接続され、ゲートが第２の制御信号を構成する第４の制御信号を受け、ソースが高電圧電源に接続され、第３のＰ型ＭＯＳトランジスタは、ドレインが第３のノードに接続され、ゲートが第２の制御信号を構成する第５の制御信号を受け、ソースが高電圧電源に接続され、第４のＰ型ＭＯＳトランジスタは、ドレインが第４のノードに接続され、ゲートが第２の制御信号を構成する第６の制御信号を受け、ソースが高電圧電源に接続される。
【００２７】
また、タイミング発生回路は、第３の制御信号については、一つ目の群の容量性負荷に対応したＮ型ＭＯＳトランジスタの各々の遮断後に第１のＰ型ＭＯＳトランジスタを一時的に導通させ、第４の制御信号については、二つ目の群の容量性負荷に対応したＮ型ＭＯＳトランジスタの各々の遮断後に第２のＰ型ＭＯＳトランジスタを一時的に導通させ、第５の制御信号については、三つ目の群の容量性負荷に対応したＮ型ＭＯＳトランジスタの各々の遮断後に第３のＰ型ＭＯＳトランジスタを一時的に導通させ、第６の制御信号については、四つ目の群の容量性負荷に対応したＮ型ＭＯＳトランジスタの各々の遮断後に第４のＰ型ＭＯＳトランジスタを一時的に導通させ、また第３の制御信号と第４の制御信号と第５の制御信号と第６の制御信号とを、同一の群にある容量性負荷に対応したＮ型ＭＯＳトランジスタを連続に導通させることがなく、隣り合う素子を順次に出力させない飛び越した出力順序で発生させる。
【００２８】
この構成によれば、切り替えタイミングによらず、飛び越した順番での出力を可能にした上で、容量性負荷を接地電位から高電圧電源電位まで立ち上げるための素子を削減することができる。
【発明の効果】
【００２９】
以上、説明したように本発明に係る主にＰＤＰスキャンドライバに使用される容量性負荷を駆動できる容量性負荷駆動回路によると、第２のスイッチング素子を一つにして回路占有面積を大幅に削減できる。
【００３０】
また、第２のスイッチング素子として複数のＰ型ＭＯＳトランジスタを使用すれば、また、第２のスイッチング素子として４個以上のＰ型ＭＯＳトランジスタを使用すれば、タイミング回路を複雑にすることなく、第２のスイッチング素子と第１のスイッチング素子の同時ＯＮによる貫通電流を抑制できる上、出力順番を飛び越し順番でも任意に設計でき、さまざまな出力仕様に対応できる。
【００３１】
これによって、回路占有面積を削減すると同時に、ＰＤＰパネルの画像の品位を向上し、ＰＤＰスキャンドライバおよびＰＤＰパネルの信頼性の向上も図ることもできる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施例を、図面を参照しながら説明する。
【００３３】
（実施例１）
以下、本発明の実施例について、図面を参照しながら説明する。
【００３４】
図１は本発明の実施例１によるＰＤＰ駆動用のスキャンドライバとして主に用いられる容量性負荷駆動回路の構成を示す回路図である。ここでは６４個出力の回路について説明する。
【００３５】
図１において、符号００１、００２、…、００３は第１のスイッチング素子であるＮ型ＭＯＳトランジスタを示す。符号００４、００５、…、００６はＮ型ＭＯＳトランジスタ００１、００２、…、００３にそれぞれつながる逆流阻止用素子であるダイオードを示す。符号００７は第２のスイッチング素子であるＰ型ＭＯＳトランジスタを示す。符号０１６、０１７、…、０１８はＮ型ＭＯＳトランジスタ００１、００２、…、００３のドレインとダイオード００４、００５、…、００６のカソードとの接続点からの出力信号（容量性負荷駆動信号）ＯＵＴ１、ＯＵＴ２、…、ＯＵＴ６４を出力する出力端子を示す。符号０４４はＰ型ＭＯＳトランジスタ００７と全てのダイオード００４、００５、…、００６のアノードが接続される第１のノードを示す。符号００８は出力信号ＯＵＴ１〜ＯＵＴ６４を制御するためのタイミング発生回路を示す。符号００９はロジック回路であるタイミング発生回路００８へデータ信号ＤＡＴＡを入力するデータ信号入力端子を示す。符号０１０はタイミング発生回路００８を駆動するためのクロック信号ＣＬＫを入力するためのクロック信号入力端子を示す。符号０４１、０４２、０４３はＰＤＰパネルのセルに模した容量性負荷を示している。符号０１２、０１３、０１４はタイミング発生回路００８からＮ型ＭＯＳトランジスタ００１、００２、…、００３のゲートに制御信号Ｎ１、Ｎ２、…、Ｎ６４を入力するための制御信号線を示す。符号０１５はタイミング発生回路００８からＰ型ＭＯＳトランジスタ００７のゲートに制御信号ＰＡを入力するための制御信号線を示す。符号０１１は、Ｐ型ＭＯＳトランジスタ００７に電源電圧ＶＤＤＨを印加するための高電圧電源端子を示す。
【００３６】
図１の回路の動作例を図２Ａ、図２Ｂを用いて説明する。図２Ａは本発明の実施例１における容量性負荷駆動回路における、制御信号（ロジック信号）タイミングを示したものである。また図２Ｂはそのタイミングを実現できる一つの回路例を示す。
【００３７】
図２Ｂにおいて、符号０２９、０３１、０３３、…、０３５は反転素子を示し、符号０３０、０３２、０３４、…、０３６は論理素子を示し、符号０３７、０３８、…、０３９、０４０は論理素子を示す。
【００３８】
図２Ａ、図２Ｂにおいて、クロック信号ＣＬＫのタイミングでデータ信号ＤＡＴＡがＤラッチ０２０、０２１、０２２、…、０２３からなるシフトレジスタによってクロック単位で遅延される。これによって、各Ｄラッチ０２０、０２１、０２２、…、０２３からクロック単位でタイミングがずれたデータパルスが出力される。
【００３９】
また、クロック信号ＣＬＫを反転素子０２８で反転することによって、反転クロック信号が生成される。この反転クロック信号のタイミングでデータ信号ＤＡＴＡがＤラッチ０２４、０２５、０２６、…、０２７からなるシフトレジスタによってクロック単位で遅延される。これによって、各Ｄラッチ０２４、０２５、０２６、…、０２７からクロック単位でタイミングがずれたデータパルスが出力される。
【００４０】
ここで、Ｄラッチ０２０、０２１、０２２、…、０２３から出力されるデータパルスに対して、Ｄラッチ０２４、０２５、０２６、…、０２７から出力されるデータパルスは位相がずれている。その位相差は、クロック信号の立ち上がりと立ち下がりの時間差に相当する。この時間は、例えばクロック周期の半分幅程度である。
【００４１】
そして、Ｄラッチ０２０、０２１、０２２、…、０２３から出力されるデータパルスを反転素子２９、３１、３３、…、３５で反転した反転データパルスと、Ｄラッチ０２４、０２５、０２６、…、０２７から出力されるデータパルスとを各々論理素子０３０、０３２、０３４、…、０３６で論理和合成し、論理素子０３０、０３２、０３４、…、０３６の出力を論理素子４０で論理積合成することにより、制御信号ＰＡを生成する。この制御信号ＰＡを、ローレベルに落ちた出力信号ＯＵＴ１〜ＯＵＴ６４をハイレベルに上げるのに使う。
【００４２】
また、Ｄラッチ０２０、０２１、０２２、…、０２３から出力されるデータパルスと、制御信号ＰＡとを論理素子０３７、０３８、…、０３９を用いて論理積合成することにより、Ｄラッチ０２０、０２１、０２２、…、０２３から出力されるデータパルスの立ち上がり期間にマスクをかける波形整形を行い、それによって制御信号Ｎ１、Ｎ２、…、Ｎ６４を生成する。この制御信号Ｎ１、Ｎ２、…、Ｎ６４によって出力信号ＯＵＴ１〜ＯＵＴ６４をローレベルにする。これによって、上側Ｐ型ＭＯＳトランジスタ００７と下側Ｎ型ＭＯＳトランジスタ００１、００２、…、００３とが同時ＯＮしないようになる。
【００４３】
図３を用いて実際の隣り合った出力間での動きを説明する。
【００４４】
（Ｉ）の期間では、上側Ｐ型ＭＯＳトランジスタがＯＮして、容量性負荷に電荷を蓄積している。
【００４５】
（II）の期間では上側Ｐ型ＭＯＳトランジスタがＯＦＦすると同時に、最初の下側Ｎ型ＭＯＳトランジスタがＯＮすることで、この下側Ｎ型ＭＯＳトランジスタにつながっている出力信号ＯＵＴ１がローレベルになる。このときこの下側Ｎ型ＭＯＳトランジスタのドレインに接続されているダイオードのカソードは接地レベルまで落ちている。ところが、アノードは電流を引き込むものがないので、このダイオードには電流が流れない。したがって、隣り合う別の出力信号ＯＵＴ２が影響を受けることは無い。
【００４６】
次に（III）の期間では最初の下側Ｎ型ＭＯＳトランジスタがＯＦＦすると同時に、上側Ｐ型ＭＯＳトランジスタがＯＮすることで、ダイオードのアノード側にほぼ高電圧電源が供給され、それによって最初の下側Ｎ型ＭＯＳトランジスタにつながっている出力信号ＯＵＴ１がローレベルすなわち接地レベルから充電されていき、高電圧電源の電圧ＶＤＤＨよりダイオード順方向電圧（ＶＢＥ）分だけ下がった電圧まで充電され、出力信号ＯＵＴ１はハイレベルに戻る。
【００４７】
さらに（IV）の期間では（II）の期間と同様に上側Ｐ型ＭＯＳトランジスタがＯＦＦすると同時に、２番目の下側Ｎ型ＭＯＳトランジスタがＯＮすることで、この下側Ｎ型ＭＯＳトランジスタにつながっている出力信号ＯＵＴ２がローレベルになる。このときこのＮ型ＭＯＳトランジスタのドレインに接続されているダイオードのカソードは接地レベルまで落ちているが、アノードは電流を引き込むものがないので、このダイオードには電流が流れない。
【００４８】
以上の動きで容量性負荷の接続された出力端子を１つずつローレベルにしていき、それ以外の出力はハイレベルに保持することができる。
【００４９】
よって、本実施例１によれば、ハイレベルに上げるためのＰ型ＭＯＳトランジスタの個数を１個にでき、面積を最小にすることが可能になる。またタイミング発生回路（ロジック回路）００８は出力さえ一致すれば、この構成でなく、論理記述による構成で合理化された回路でも構わない。
【００５０】
（実施例２）
図４は本発明の実施例２によるＰＤＰ駆動用のスキャンドライバとして主に用いられる容量性負荷駆動回路の構成を示す回路図であり、ここでは任意の４の倍数をＪとして、Ｊ個出力の回路について説明する。
【００５１】
図４において、符号１００〜１０７はＮ型ＭＯＳトランジスタを示す。
【００５２】
符号１０８〜１１５はＮ型ＭＯＳトランジスタ１００〜１０７にそれぞれつながるダイオードを示す。
【００５３】
符号１１６はＮ型ＭＯＳトランジスタ１００、１０１、…とダイオード１０８、１０９、…の組のそれぞれのダイオードのアノードが、第１のノード１８９においてつながるＰ型ＭＯＳトランジスタを示す。
【００５４】
符号１１７はＮ型ＭＯＳトランジスタ１０２、１０３、…とダイオード１１０、１１１、…の組のそれぞれのダイオードのアノードが、第２のノード１９０においてつながるＰ型ＭＯＳトランジスタを示す。
【００５５】
符号１１８はＮ型ＭＯＳトランジスタ１０４、１０５、…とダイオード１１２、１１３、…の組のそれぞれのダイオードのアノードが、第３のノード１９１においてつながるＰ型ＭＯＳトランジスタを示す。
【００５６】
符号１１９はＮ型ＭＯＳトランジスタ１０６、１０７、…とダイオード１１４、１１５、…の組のそれぞれのダイオードのアノードが、第４のノード１９２においてつながるＰ型ＭＯＳトランジスタを示す。
【００５７】
符号１３６〜１４３はＮ型ＭＯＳトランジスタ１００〜１０７のドレインとダイオード１０８〜１１５のカソードとの接続点からの出力信号ＯＵＴ１〜ＯＵＴＪをそれぞれ出力するための出力端子を示す。なお、図４では、出力信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ５、ＯＵＴ６、ＯＵＴ９、ＯＵＴ１０、ＯＵＴ１３、ＯＵＴ１４のみ図示し、その他は図示を省略している。
【００５８】
符号１８１〜１８８は駆動される容量性負荷を示す。
【００５９】
符号１２０は出力信号を制御するためのタイミング発生回路を示す。符号１２１はロジック回路であるタイミング発生回路１２０へ入力データ信号ＤＡＴＡを入力するためのデータ入力端子を示す。
【００６０】
符号１２２はタイミング発生回路１２０を駆動するためのクロック信号ＣＬＫを入力するためのクロック入力端子を示す。
【００６１】
符号１２４〜１３１はＮ型ＭＯＳトランジスタ１００〜１０７に制御信号Ｎ１〜ＮＪを供給するための制御信号線を示す。なお、図４では、制御信号Ｎ１、Ｎ２、Ｎ５、Ｎ６、Ｎ９、Ｎ１０、Ｎ１３、Ｎ１４のみを図示し、その他は図示を省略している。
【００６２】
符号１３２〜１３５はＰ型ＭＯＳトランジスタ１１６〜１１９に制御信号ＰＢ、ＰＣ、ＰＤ、ＰＥを供給するための制御信号線を示す。
【００６３】
符号１２３はＰ型ＭＯＳトランジスタ１１６〜１１９に電源電圧ＶＤＤＨを与えるための高電圧電源端子を示す。
【００６４】
４つのノード１８９、１９０、１９１、１９２それぞれには、出力を１、５、９、１３・・・、（Ｊ−３）、２、６、１０、１４・・・、（Ｊ−２）、３、７、１１、１５・・・・、（Ｊ−１）、４、８、１２、１６・・・Ｊと、次に４個後の出力になる順番にするために、任意の整数をＫとして、Ｋ番目と（Ｋ＋４）番目、すなわち１番と５番目の出力が隣り合わないように、この実施例では１、２、３、４番目のように並んだ４個ずつを第１のノード１８９に、次の５、６、７、８番目の４個の出力は第２のノード１９０に、その次の９、１０、１１、１２番目を第３のノード１９１に、その次の１３、１４、１５、１６番目を第４のノード１９２というような配列で接続されている。
【００６５】
図４の回路の動作例を図５Ａ、図５Ｂを用いて説明する。図５Ａは本発明の実施例２における容量性負荷駆動回路における、制御信号タイミングを示したものである。また図５Ｂはそのタイミングを実現できる一つの回路例を示す。
【００６６】
図５Ａ、図５Ｂに示すように、クロック信号ＣＬＫのタイミングでデータ信号ＤＡＴＡがＤラッチ１５０、１５１、１５２、１５３、１５４、…、１５５、１５６、１５７、１５８、…からなるシフトレジスタによりクロック単位で遅延され、それによって制御信号Ｎ１、Ｎ２、…、Ｎ５、Ｎ６、…、Ｎ９、Ｎ１０、…、Ｎ１３、Ｎ１４が生成される。つまり、Ｄラッチ１５０、１５１、１５２、１５３、１５４、…、１５５、１５６、１５７、１５８、…からなるシフトレジスタによりクロック単位で遅延させることによって、出力信号ＯＵＴ１〜ＯＵＴＪをローレベルにするための下側Ｎ型ＭＯＳトランジスタ１００、１０１、…、１０２、１０３、…、１０４、１０５、…、１０６、１０７のＯＮタイミングが決定される。
【００６７】
また、下側Ｎ型ＭＯＳトランジスタ１００、１０１、…、１０２、１０３、…、１０４、１０５、…、１０６、１０７のＯＮタイミングから１クロック分遅れたデータパルスを、反転素子１５９、…、１６３、１６０、…、１６４、１６１、…、１６５、１６２、…、１６６と論理素子１６７、１６８、１６９、１７０で論理処理することにより制御信号ＰＢ、ＰＣ、ＰＤ、ＰＥが生成される。つまり、出力信号ＯＵＴ１〜ＯＵＴＪをハイレベルにするための４個のＰ型ＭＯＳトランジスタ１１６、１１７、１１８、１１９のＯＮタイミングは、上記のシフトレジスタの出力を論理処理することにより決定される。
【００６８】
この場合、次にＯＮするＮ型ＭＯＳトランジスタが、ローレベルになった下側Ｎ型ＭＯＳトランジスタをハイレベルに戻すためのＰ型ＭＯＳトランジスタにつながっていない。そのため、一旦ローレベルに落ちた出力信号ＯＵＴ１〜ＯＵＴＪをハイレベルに戻すために、Ｐ型ＭＯＳトランジスタをＯＮにするタイミングは、次にＮ型ＭＯＳトランジスタをＯＮするタイミングと同時とすることができる。
【００６９】
そのため、偶数、奇数というタイミングに支配されることなく、かつ出力回路部（タイミング発生回路以外）の構成を大きく変えることなく、１、５、９、１３、…、６１、２、６、１０、１４、…などと飛び越し順番での出力に対応させることが容易であり、上側Ｐ型トランジスタの数、ここでは４の倍数であれば、飛び越しの数は任意に選択できる。また１、２、３、…のように順番での出力も、構成を大きく変えずにタイミング発生回路１２０などの配線変更で可能である。
【００７０】
よって、実施例２によれば、４つのＰ型ＭＯＳトランジスタ１１６、１１７、１１８、１１９を持つことで、チップ面積を小さく抑えながら、上記実施例１より簡単にロジック回路を構成できる上、一つずつ順次、奇数、偶数などという順番に縛られること無く、飛び越した順番で出力することが可能である。また、上側Ｐ型ＭＯＳトランジスタの個数を変えることで、飛び越す数も任意に変更できる。また、ロジック回路は出力さえ一致すれば、この構成でなく、論理記述による構成で合理化された回路でも構わない。
【００７１】
以上説明したように、本発明の各実施例によれば、容量性負荷に電荷を蓄積するためのトランジスタを、複数の容量性負荷について共用し、容量性負荷に電荷を蓄積するためのトランジスタの個数を減らすことで、駆動回路の面積削減が可能になる。
【００７２】
また、駆動回路を削減した上で、４の倍数個の飛び越し走査を可能にする。
【産業上の利用可能性】
【００７３】
本発明にかかる容量性負荷駆動回路は、回路構成を簡略化することができた上で、かつ走査順序も任意に選択することができるという効果を有し、プラズマディスプレイパネル駆動用のスキャンドライバ等として有用である。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施例１による容量性負荷駆動回路の構成を示す回路図である。
【図２Ａ】本発明の実施例１によるタイミング発生回路で生成される一つのロジックタイミング例を示すタイミング図である。
【図２Ｂ】図２Ａのロジックタイミング例を実現できるロジック回路例を示す回路図である。
【図３】本発明の実施例１による隣り合う出力での動作例を示す模式図である。
【図４】本発明の実施例２による容量性負荷駆動回路の構成を示す回路図である。
【図５Ａ】本発明の実施例２によるタイミング発生回路で生成される一つのロジックタイミング例を示すタイミング図である。
【図５Ｂ】図５Ａのロジックタイミング例を実現できるロジック回路例を示す回路図である。
【図６】従来のＰＤＰスキャンドライバに用いる容量性負荷駆動回路の構成を示す回路図である。
【図７Ａ】図６の容量性負荷駆動回路におけるタイミング発生回路で生成される一つのロジックタイミング例を示すタイミング図である。
【図７Ｂ】図７Ａのロジックタイミング例を実現できるロジック回路例を示す回路図である。
【符号の説明】
【００７５】
００１〜００３、１００〜１０７、２０１〜２０３  Ｎ型ＭＯＳトランジスタ
００７、１１６〜１１９、２０４〜２０６  Ｐ型ＭＯＳトランジスタ
０１２〜０１４、１２４〜１３１、２１１〜２１３  Ｎ型ＭＯＳトランジスタの制御信号線
０１５、１３２〜１３５、２１４〜２１６  Ｐ型ＭＯＳトランジスタの制御信号線
０４１〜０４３、１８１〜１８８、２２０〜２２２  容量性負荷
０４４、１８９  第１のノード
１９０  第２のノード
１９１  第３のノード
１９２  第４のノード
００４〜００６、１０８〜１１５  ダイオード
００８、１２０、２０７  タイミング発生回路
００９、１２１、２０８  データパルス入力端子
０１０、１２２、２０９  クロック入力端子
０１１、１２３、２１０  高電圧電源端子
０１６〜０１８、１３６〜１４３、２１７〜２１９  出力端子
０２０〜０２７、１５０〜１５８、２５０〜２５３  シフトレジスタを構成するＤラッチ
０２８、０２９、０３１、０３３、０３５、１５９〜１６６、２５４〜２５６  反転素子
０３０、０３２、０３４、０３６、０３７、０３８、０３９、０４０、１６７〜１７０  論理素子
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2006075601.tif 000012
【図２Ａ】
2006075601.tif 000013
【図２Ｂ】
2006075601.tif 000014
【図３】
2006075601.tif 000015
【図４】
2006075601.tif 000016
【図５Ａ】
2006075601.tif 000017
【図５Ｂ】
2006075601.tif 000018
【図６】
2006075601.tif 000019
【図７Ａ】
2006075601.tif 000020
【図７Ｂ】
2006075601.tif 000021
【国際調査報告】
2006075601.tif 000022
2006075601.tif 000023
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