(57)【要約】  ＣＰＵを効率的に動作させて全体的に画像処理を高速化できる画像処理装置を提供する。この画像処理装置１は、高速バス１０とペリフェラルバス１２とをバスブリッジ１１を介して結合し、両バス１０、１２に、画像処理の演算や制御を行うＣＰＵ１３、ホスト装置４と画像圧縮データの送受信を行うデータ送受信用ＦＩＦＯメモリ１８、電子カメラ２等からの画像伸張データを保存してそのデータを表示パネル３に表示するフレームメモリ１６、画像伸張データの圧縮及び画像圧縮データの伸張を行う圧縮／伸張回路１７、を接続するものにおいて、ＣＰＵ１３とフレームメモリ１６を高速バス１０に接続し、データ送受信用ＦＩＦＯメモリ１８をペリフェラルバス１２に接続してなる。【特許請求の範囲】
【請求項１】
高速バスとペリフェラルバスとをバスブリッジを介して結合し、これら高速バス及びペリフェラルバスに、画像処理の演算や制御を行うＣＰＵ、ホスト装置と画像圧縮データの送受信を行うデータ送受信用ＦＩＦＯメモリ、画像伸張データを保存してそのデータを表示パネルに表示するフレームメモリ、画像伸張データの圧縮及び画像圧縮データの伸張を行う圧縮／伸張回路、を接続する画像処理装置において、
前記ＣＰＵとフレームメモリを高速バスに接続し、前記データ送受信用ＦＩＦＯメモリをペリフェラルバスに接続してなることを特徴とする画像処理装置。
【請求項２】
請求項１において、
前記圧縮／伸張回路を高速バスに接続してなることを特徴とする画像処理装置。
【請求項３】
命令用ＣＰＵ直結バスとデータ用ＣＰＵ直結バスと高速バスとを有し、これらのバスに、画像処理の演算や制御を行うＣＰＵ、ＣＰＵの処理プログラムを格納するＲＯＭ、ＣＰＵが行う演算のワークエリアに用いられるＲＡＭ、ホスト装置と画像圧縮データの送受信を行うデータ送受信用ＦＩＦＯメモリ、画像伸張データを保存してそのデータを表示パネルに表示するフレームメモリ、画像伸張データの圧縮及び画像圧縮データの伸張を行う圧縮／伸張回路、を接続する画像処理装置において、
前記ＣＰＵとＲＯＭを命令用ＣＰＵ直結バスに接続し、前記ＣＰＵとＲＡＭとフレームメモリをデータ用ＣＰＵ直結バスに接続し、前記ＣＰＵとデータ送受信用ＦＩＦＯメモリを高速バスに接続してなることを特徴とする画像処理装置。
【請求項４】
請求項３において、
前記圧縮／伸張回路をデータ用ＣＰＵ直結バスに接続してなることを特徴とする画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像データの圧縮／伸張が行える画像処理装置に関する。
【背景技術】
【０００２】
近年、携帯電話のような電子機器は、画像データを表示することに加え、電子カメラ機能を搭載して撮影した画像データを表示したり格納したりするようになってきている。従って、このような電子機器は、多量の画像データの複雑な処理をすることが必要であり、ＣＰＵを用いた画像処理装置を用いるのが一般的である（例えば特許文献１及び２）。図３に従来の画像処理装置の一例を示す。この画像処理装置１０１は、高速バス１０とペリフェラルバス１２とがバスブリッジ１１を介して結合されるバスアーキテクチャであり、両バス１０、１２に各種機能回路が接続されている。すなわち、高速バス１０には、画像処理等の必要な演算や制御を行うＣＰＵ１３と、ＣＰＵ１３の処理プログラムを格納するＲＯＭ１４と、ＣＰＵ１３が行う演算のワークエリア等に用いられるＲＡＭ１５とが接続されている。またペリフェラルバス１２には、電子カメラ２からの画像伸張データやホスト装置４からの画像圧縮データを伸張した画像伸張データを保存してそのデータをＬＣＤ等の表示パネル３に表示するフレームメモリ１６と、画像伸張データの圧縮及び画像圧縮データの伸張を行う圧縮／伸張回路１７と、ホスト装置４との間で画像圧縮データの送受信を行うデータ送受信用ＦＩＦＯ（First In First Out）メモリ１８と、汎用のタイマ回路１９等とが接続されている。また、画像処理装置１０１は、ＣＰＵ１３によりフレームメモリ１６のデータをリード・ライトされるフレームメモリ用レジスタ２０と、ＣＰＵ１３により圧縮／伸張回路１７のデータをリード・ライトされる圧縮／伸張回路用レジスタ２１と、ＣＰＵ１３によりデータ送受信用ＦＩＦＯメモリ１８のデータをリード・ライトされるデータ送受信用レジスタ２２と、を含む。なお、本出願において、画像圧縮データは圧縮されている画像データをいい、画像伸張データは圧縮されていない画像データをいう。【０００３】
電子カメラ２からの画像伸張データは、フレームメモリ１６に保存されて表示パネル３に表示され、また、フレームメモリ用レジスタ２０及びペリフェラルバス１２を介してＣＰＵ１３に読み込まれ、圧縮／伸張回路１７及びＲＡＭ１５等にて圧縮される。その画像圧縮データは、ペリフェラルバス１２及びデータ送受信用レジスタ２２を介してデータ送受信用ＦＩＦＯメモリ１８に書き込まれ、順番にホスト装置４に送信される。一方、ホスト装置４からの画像圧縮データは、データ送受信用ＦＩＦＯメモリ１８に受信されてデータ送受信用レジスタ２２及びペリフェラルバス１２を介してＣＰＵ１３に順番に読み込まれ、圧縮／伸張回路１７及びＲＡＭ１５等にて伸張される。その画像伸張データは、ペリフェラルバス１２及びフレームメモリ用レジスタ２０を介してフレームメモリ１６に保存されて表示パネル３に表示される。【０００４】
【特許文献１】特開２００１−３５０４６１号公報
【特許文献２】特開２００２−７７７０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このようにして画像処理は行われるが、表示される画像の高画質化や動画及び静止画の多様な処理などを実現していくうえで、ますます高速に画像処理を行うことが要請されている。一般に、画像処理の高速化には、ＣＰＵを初めとする各機能回路の高速化が行われるが、消費電力やコスト等を考慮した場合、それと共に、ＣＰＵを効率的に動作させることも重要である。【０００６】
本発明は、以上の事由に鑑みてなされたもので、その目的とするところは、ＣＰＵをより効率的に動作させることができ、もって画像処理の高速化が図れる画像処理装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、本発明の望ましい実施形態に係る画像処理装置は、高速バスとペリフェラルバスとをバスブリッジを介して結合し、これら高速バス及びペリフェラルバスに、画像処理の演算や制御を行うＣＰＵ、ホスト装置と画像圧縮データの送受信を行うデータ送受信用ＦＩＦＯメモリ、画像伸張データを保存してそのデータを表示パネルに表示するフレームメモリ、画像伸張データの圧縮及び画像圧縮データの伸張を行う圧縮／伸張回路、を接続する画像処理装置において、前記ＣＰＵとフレームメモリを高速バスに接続し、前記データ送受信用ＦＩＦＯメモリをペリフェラルバスに接続してなる。【０００８】
この画像処理装置は、望ましくは、前記圧縮／伸張回路を高速バスに接続してなる。【０００９】
本発明の別の望ましい実施形態に係る画像処理装置は、命令用ＣＰＵ直結バスとデータ用ＣＰＵ直結バスと高速バスとを有し、これらのバスに、画像処理の演算や制御を行うＣＰＵ、ＣＰＵの処理プログラムを格納するＲＯＭ、ＣＰＵが行う演算のワークエリアに用いられるＲＡＭ、ホスト装置と画像圧縮データの送受信を行うデータ送受信用ＦＩＦＯメモリ、画像伸張データを保存してそのデータを表示パネルに表示するフレームメモリ、画像伸張データの圧縮及び画像圧縮データの伸張を行う圧縮／伸張回路、を接続する画像処理装置において、前記ＣＰＵとＲＯＭを命令用ＣＰＵ直結バスに接続し、前記ＣＰＵとＲＡＭとフレームメモリをデータ用ＣＰＵ直結バスに接続し、前記ＣＰＵとデータ送受信用ＦＩＦＯメモリを高速バスに接続してなる。【００１０】
この画像処理装置は、望ましくは、前記圧縮／伸張回路をデータ用ＣＰＵ直結バスに接続してなる。
【発明の効果】
【００１１】
本発明によれば、画像処理装置は、データ量が多いフレームメモリを処理能力が相対的に高いバスに接続し、データ量が比較的少ないデータ送受信用ＦＩＦＯメモリを処理能力が相対的に低いバスに接続しているので、ＣＰＵを効率的に動作させることができ、もって全体として画像処理の高速化が可能になる。
【図面の簡単な説明】
【００１２】
【図１】本発明の望ましい実施形態に係る画像処理装置のブロック図である。
【図２】本発明の別の望ましい実施形態に係る画像処理装置のブロック図である。
【図３】従来の画像処理装置のブロック図である。
【符号の説明】
【００１３】
１、５  画像処理装置
２  電子カメラ
３  表示パネル
４  ホスト装置
１０  高速バス
１２  ペリフェラルバス
１３、２３  ＣＰＵ
１６  フレームメモリ
１７  圧縮／伸張回路
１８  データ送受信用ＦＩＦＯメモリ
２０  フレームメモリ用レジスタ
２１  圧縮／伸張回路用レジスタ
２２  データ送受信用レジスタ
２４  命令用ＣＰＵ直結バス
２５  データ用ＣＰＵ直結バス
【発明を実施するための最良の形態】
【００１４】
以下、本発明の最良の実施形態を図面を参照しながら説明する。図１は本発明の望ましい実施形態に係る画像処理装置のブロック図である。この画像処理装置１は、例えば７５ＭＨｚの高周波数で動作する高速バス１０と、例えば２５ＭＨｚの周波数で動作するペリフェラルバス１２と、をバスブリッジ１１を介して結合したバスアーキテクチャであり、両バス１０、１２に各種機能回路を接続している。すなわち、高速バス１０には、画像処理等の必要な演算や制御を行うＣＰＵ１３と、ＣＰＵ１３の処理プログラムを格納するＲＯＭ１４と、ＣＰＵ１３が行う演算のワークエリア等に用いられるＲＡＭ１５と、を接続し、更に電子カメラ２からの画像伸張データやホスト装置４からの画像圧縮データを伸張した画像伸張データを保存してそのデータをＬＣＤ等の表示パネル３に表示するフレームメモリ１６と、画像伸張データの圧縮及び画像圧縮データの伸張を行う圧縮／伸張回路１７とを接続している。またペリフェラルバス１２には、ホスト装置４との間で画像圧縮データの送受信を行うデータ送受信用ＦＩＦＯメモリ１８と、汎用のタイマ回路１９等とを接続している。また、画像処理装置１は、ＣＰＵ１３によりフレームメモリ１６のデータをリード・ライトされるフレームメモリ用レジスタ２０と、ＣＰＵ１３により圧縮／伸張回路１７のデータをリード・ライトされる圧縮／伸張回路用レジスタ２１と、ＣＰＵ１３によりデータ送受信用ＦＩＦＯメモリ１８のデータをリード・ライトされるデータ送受信用レジスタ２２と、を含む。なお、圧縮／伸張回路１７は、具体的には、静止画の圧縮／伸張に用いられるＪＰＥＧ回路又は動画の圧縮／伸張に用いられるＭＰＥＧ回路などである。また、ホスト装置４は、例えばこの画像処理装置１が携帯電話のような電子機器に用いられる場合は、その機器の本体機能を制御するプロセッサ装置などである。【００１５】
電子カメラ２からの画像伸張データは、フレームメモリ１６に保存されて表示パネル３に表示され、また、フレームメモリ用レジスタ２０及び高速バス１０を介してＣＰＵ１３に読み込まれ、圧縮／伸張回路１７及びＲＡＭ１５等により圧縮される。その画像圧縮データは、ペリフェラルバス１２及びデータ送受信用レジスタ２２を介してデータ送受信用ＦＩＦＯメモリ１８に書き込まれ、順番にホスト装置４に送信される。一方、ホスト装置４からの画像圧縮データは、データ送受信用ＦＩＦＯメモリ１８に受信されてデータ送受信用レジスタ２２及びペリフェラルバス１２を介してＣＰＵ１３に順番に読み込まれ、圧縮／伸張回路１７及びＲＡＭ１５等により伸張される。その画像伸張データは、高速バス１０及びフレームメモリ用レジスタ２０を介してフレームメモリ１６に保存されて表示パネル３に表示される。【００１６】
ここで、高速バス１０は例えば７５ＭＨｚの高周波数で動作するので、画像伸張データはフレームメモリ１６からＣＰＵ１３に高速に読み込まれ、かつ、ＣＰＵ１３からフレームメモリ１６に高速に書き込まれる。また、フレームメモリ１６が演算のワークエリア等に用いられるＲＡＭ１５と同じバスに接続されているので一連の演算においてバスの切り換えによる無駄な時間であるオーバヘッド時間をなくすことができる。このように、データ量が多い画像伸張データの転送においてＣＰＵは効率的に動作し、全体的な画像処理の高速化に寄与する。また、ＣＰＵ１３と圧縮／伸張回路１７とのデータ転送も高速バス１０を介するので全体的な画像処理が更に高速になる。一方、ペリフェラルバス１２は例えば２５ＭＨｚの周波数で動作するので、画像圧縮データのデータ送受信用ＦＩＦＯメモリ１８への書き込み又はＣＰＵ１３への読み出しは比較的低速である。しかし、その画像圧縮データは、画像伸張データの例えば１／１０乃至１／１００であってデータ量が比較的少ないので、全体としての画像処理の速度はさほど落ちない。【００１７】
このように、この画像処理装置１は、データ量が多いフレームメモリ１６を処理能力が相対的に高い高速バス１０に接続し、データ量が比較的少ないデータ送受信用ＦＩＦＯメモリ１８を処理能力が相対的に低いペリフェラルバス１２に接続しているので、ＣＰＵ１３を効率的に動作させることができ、全体として画像処理の高速化が可能になる。なお、データ送受信用ＦＩＦＯメモリ１８をペリフェラルバス１２に接続しているのは、高速バス１０に接続する機能回路を多くし過ぎると、高速バス１０の負荷容量が大きくなりそれだけ動作可能な周波数が低下するからである。【００１８】
また、この画像処理装置１では、圧縮／伸張回路１７を高速バス１０に接続しているが、ＣＰＵ１３によるリード・ライトが比較的少ない圧縮／伸張回路１７を用いる場合は、これをペリフェラルバス１２に接続してもよい。【００１９】
次に、本発明の別の望ましい実施形態に係る画像処理装置を図２に基づいて説明する。この画像処理装置５は、ＣＰＵ２３とＲＯＭ１４を直結する命令（インストラクション）用ＣＰＵ直結バス２４と、ＣＰＵ２３とＲＡＭ１５を直結するデータ用ＣＰＵ直結バス２５と、上述の高速バス１０と、を有するバスアーキテクチャである。例えば、ＡＲＭ系のプロセッサシステムにおける命令用のＴＣＭ（Tightly  Coupled  Memory）バス、データ用のＴＣＭバス、ＡＭＢＡ（Advanced  Microcontroller   Bus   Architecture)バスがそれぞれ命令用ＣＰＵ直結バス２４、データ用ＣＰＵ直結バス２５、高速バス１０に相当する。なお、必要に応じて上述のペリフェラルバス１２（図示せず）を有するようにすることもできる。【００２０】
データ用ＣＰＵ直結バス２５には、更に上述のフレームメモリ１６と圧縮／伸張回路１７とを接続している。また高速バス１０には、上述のデータ送受信用ＦＩＦＯメモリ１８とタイマ回路１９等とを接続している。また、画像処理装置５は、画像処理装置１と同様に、上述のフレームメモリ用レジスタ２０と圧縮／伸張回路用レジスタ２１とデータ送受信用レジスタ２２とを含む。【００２１】
命令用ＣＰＵ直結バス２４やデータ用ＣＰＵ直結バス２５は、ＣＰＵ２３の基本動作クロックの例えば１サイクルで読み込み又は書き込みの動作を行う。一方、高速バス１０は、例えば５〜１０サイクルで読み込み又は書き込みの動作を行う。従って、画像処理装置５は、画像処理装置１に比べ、その画像伸張データはフレームメモリ１６からＣＰＵ２３に更に高速に読み込まれ、かつ、ＣＰＵ２３からフレームメモリ１６に更に高速に書き込まれる。【００２２】
このように、この画像処理装置５は、データ量が多いフレームメモリ１６を処理能力が相対的に高いデータ用ＣＰＵ直結バス２５に接続し、データ量が比較的少ないデータ送受信用ＦＩＦＯメモリ１８を処理能力が相対的に低い高速バス１０に接続しているので、全体として画像処理の更なる高速化が可能になる。なお、データ送受信用ＦＩＦＯメモリ１８を高速バス１０に接続しているのは、フレームメモリ１６がデータ用ＣＰＵ直結バス２５に移されているので、高速バス１０の負荷容量がさほど大きくならないからである。【００２３】
また、この画像処理装置５では、圧縮／伸張回路１７をデータ用ＣＰＵ直結バス２５に接続しているが、ＣＰＵ２３によるリード・ライトが比較的少ない圧縮／伸張回路１７を用いる場合は、これを高速バス１０に接続してもよい。【００２４】
以上、本発明の実施形態に係る画像処理装置について説明したが、本発明は、実施形態に限られることなく、請求の範囲に記載した事項の範囲内でのさまざまな設計変更が可能である。例えば、画像処理装置１、５が用いられる電子機器に電子カメラ２がない場合は、電子カメラ２からの画像伸張データをフレームメモリ１６に保存する機能を省くことも可能である。また、場合に応じ、汎用のタイマ回路１９を含まないこと、また、他の必要な機能回路を含むことが可能なことは勿論である。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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