(57)【要約】  ＳＤＲモードの際（Ｓ／Ｄ＝Ｈ）、データ状態先行確定信号ＲＤＹＯの論理レベルの遷移が内部クロックＣＫＩに応じて出力端子（Ｏ）に出力される。データ状態先行確定信号ＲＤＹＯの論理レベル遷移に引き続く内部クロックＣＫＩに同期して、レディ信号ＲＤＹが出力される。また、ＤＤＲモードの際（Ｓ／Ｄ＝Ｌ）、データ状態先行確定信号ＲＤＹＯの論理レベルの遷移に引き続く内部クロックＣＫＩに応じて出力端子（Ｏ）にトグル信号が出力される。データ状態先行確定信号ＲＤＹＯの論理レベル遷移に引き続く内部クロックＣＫＩ以降、内部クロックＣＫＩに同期して、ストローブ信号ＤＱＳが出力される。データ状態報知端子（Ｘ）から、ＳＤＲモードでレディ信号ＲＤＹが出力され、ＤＤＲモードでストローブ信号ＤＱＳが出力される。【特許請求の範囲】
【請求項１】
外部クロックの何れか一方のエッジをデータ確定エッジとする第１動作モードと、前記外部クロックの両エッジをデータ確定エッジとする第２動作モードとの動作が可能な記憶装置であって、
出力されるデータの状態を報知するデータ状態報知端子と、
前記第1動作モードにおいて、データ出力開始時の最初のデータ確定エッジに先行する第１タイミングで、論理レベルが遷移する第１信号を生成し、前記第２動作モードにおいて、データ出力開始以後の個々のデータ確定エッジに先行する第１タイミングごとに、論理レベルがトグルする第２信号を生成して、前記データ状態報知端子に出力するデータ状態信号制御部とを備えることを特徴とする記憶装置。
【請求項２】
前記第１タイミングとは、前記第１または第２信号が確定するデータ確定エッジと先行するデータ確定エッジとの間のタイミングであることを特徴とする請求項１に記載の記憶装置。
【請求項３】
前記第１タイミングとは、前記先行するデータ確定エッジに同期するタイミングであることを特徴とする請求項２に記載の記憶装置。
【請求項４】
前記第２動作モードにおいて、前期データ確定エッジに先立ってデータの論理レベルが遷移するデータ遷移タイミングは、前記第２信号の遷移に同期するタイミングであることを特徴とする請求項１に記載の記憶装置。
【請求項５】
前記データ遷移タイミングのうち最初のデータを出力するタイミングは、前記第２信号がトグルするタイミングとは異なるタイミングであることを特徴とする請求項４に記載の記憶装置。
【請求項６】
前記第１信号は、出力されるデータが有効であることを報知するデータ有効フラグであり、前記第２信号は、出力されるデータのストローブ信号であることを特徴とする請求項１に記載の記憶装置。
【請求項７】
前記データ状態信号制御部は、
第１ノードの信号を、前記第１タイミングで、前記データ状態報知端子に転送するシフトレジスタ部と、
前記第1動作モードにおいて、前記第１タイミングに先行する第２タイミングで、前記第１ノードを、前記第１信号として生成される前記論理レベルに設定する第１制御部と、
前記第２動作モードにおいて、前記第１タイミングに先行する第２タイミングで、前記第１ノードを、前記データ状態報知端子の信号の反転信号に設定する第２制御部とを備えることを特徴とする請求項１に記載の記憶装置。
【請求項８】
前記第２タイミングとは、前記第１タイミングに先行するデータ確定エッジと更に先行するデータ確定エッジとの間のタイミングであることを特徴とする請求項７に記載の記憶装置。
【請求項９】
前記第２タイミングとは、前記更に先行するデータ確定エッジに同期するタイミングであることを特徴とする請求項８に記載の記憶装置。
【請求項１０】
前記データ確定エッジに同期する内部クロックを有し、
前記第１および第２タイミングは、前記内部クロックに同期するタイミングであることを特徴とする請求項７に記載の記憶装置。
【請求項１１】
前記第１制御部は、
一方の端子が前記第１ノードに接続され、他方の端子に前記第１信号として生成される前記論理レベルの信号が入力される第１スイッチ部を備えることを特徴とする請求項７に記載の記憶装置。
【請求項１２】
前記第１スイッチ部は、前記第1動作モードにおいて導通状態とされ、
前記第１スイッチ部の他方の端子には、前記第２タイミングに先行するデータ確定エッジの後、前記第２タイミングに応じた期間までに、前記論理レベルの信号が入力されることを特徴とする請求項１１に記載の記憶装置。
【請求項１３】
前記第１スイッチ部は、前記第２タイミングに先行するデータ確定エッジの後、前記第２タイミングに応じた期間までに、導通状態とされることを特徴とする請求項１１に記載の記憶装置。
【請求項１４】
前記第２制御部は、
一方の端子が前記第１ノードに接続される第２スイッチ部と、
入力端子が前記データ状態報知端子に接続され、出力端子が前記第２スイッチ部の他方の端子に接続される論理反転部とを備えることを特徴とする請求項７に記載の記憶装置。
【請求項１５】
前記第２スイッチ部は、前記第２タイミングに先行するデータ確定エッジの後、前記第２タイミングに応じた期間までに、導通状態とされることを特徴とする請求項１４に記載の記憶装置。
【請求項１６】
前記第２制御部は、
一方の端子が前記第１ノードに接続され、他方の端子が前記データ状態報知端子に接続される第３スイッチ部を、更に備え、
前記第２動作モードにおいて、前記第２タイミングに先行するデータ確定エッジに応じた期間まで、導通状態とされることを特徴とする請求項１４に記載の記憶装置。
【請求項１７】
外部クロックの何れか一方のエッジをデータ確定エッジとする第１動作モードと、前記外部クロックの両エッジをデータ確定エッジとする第２動作モードとの動作が可能な記憶装置の制御方法であって、
前記第1動作モードにおいて、データ出力開始時の最初のデータ確定エッジに先行する第１タイミングで、論理レベルが遷移する第１信号を生成するステップと、
前記第２動作モードにおいて、データ出力開始以後の個々のデータ確定エッジに先行する第１タイミングごとに、論理レベルがトグルする第２信号を生成するステップと、
前記第１信号を生成するステップ、または前記第２信号を生成するステップの何れか一方を選択し、データ状態報知端子より前記第１または第２信号を出力するステップとを有することを特徴とする記憶装置の制御方法。
【請求項１８】
前記第１タイミングとは、前記第１または第２信号が確定するデータ確定エッジと先行するデータ確定エッジとの間のタイミングであることを特徴とする請求項１７に記載の記憶装置の制御方法。
【請求項１９】
前記第１タイミングとは、前記先行するデータ確定エッジに同期するタイミングであることを特徴とする請求項１８に記載の記憶装置の制御方法。
【請求項２０】
前記第１信号は、出力されるデータが有効であることを報知するデータ有効フラグであり、前記第２信号は、出力されるデータのストローブ信号であることを特徴とする請求項１７に記載の記憶装置の制御方法。
【請求項２１】
前記第１、第２信号を生成するステップ、および前記データ状態報知端子より出力するステップには、
前記第１タイミングで、信号をデータ状態報知端子に転送するステップと、
前記第1動作モードにおいて、前記第１タイミングに先行する第２タイミングで、転送される信号を、前記第１信号として出力される前記論理レベルとするステップと、
前記第２動作モードにおいて、前記第１タイミングに先行する第２タイミングで、転送される信号を、前記データ状態報知端子の信号の反転信号とするステップとを含むことを特徴とする請求項１７に記載の記憶装置の制御方法。
【請求項２２】
前記第２タイミングとは、前記第１タイミングに先行するデータ確定エッジと更に先行するデータ確定エッジとの間のタイミングであることを特徴とする請求項２１に記載の記憶装置の制御方法。
【請求項２３】
前記第２タイミングとは、前記更に先行するデータ確定エッジに同期するタイミングであることを特徴とする請求項２２に記載の記憶装置の制御方法。
【請求項２４】
前記データ確定エッジに同期する内部クロックを有し、
前記第１および第２タイミングは、前記内部クロックに同期するタイミングであることを特徴とする請求項２１に記載の記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シングルデータレートモードとダブルデータレートモードとを切り替えて使用することが可能な記憶装置、およびその制御方法に関するものである。
【背景技術】
【０００２】
記憶装置では、その同期アクセス動作として、定常状態においてクロックサイクルごとに、順次、異なるアドレスからのデータを読み出すことができる。この機能を可能とするためには、その前段階として、読み出し動作の開始時に、複数のメモリセルからのデータの増幅等、読み出しデータの内部的な処理が必要となる。この処理を行なう時間を確保するため、起動後、クロックサイクルの計数によって所定時間の計時を行なう初期レイテンシが設定されている場合が一般的である。【０００３】
初期レイテンシの経過後、クロックサイクルに同期したデータの出力が可能となるが、このタイミングを外部に報知する目的で、データ有効フラグが出力される場合がある。これにより、外部のコントローラは、記憶装置から出力されるデータが有効なデータであることを確認することができる。ここで、データ有効フラグとは、例えば、フラッシュメモリ等の不揮発性記憶装置に備えられている、ＲＤＹ端子等の専用端子から出力されることが一般的である。コントローラでは、ＲＤＹ端子から出力される信号が所定論理レベルであることをもって、出力されているデータが有効なデータであるとの判断をすることができる。【０００４】
上記の同期アクセス動作は、クロックの一方のエッジに同期して行われる、いわゆるシングルデータレート（以下、ＳＤＲを略記する）モードである場合が一般的である。これに対して、クロックの両エッジに同期して読み出し動作が行われる、いわゆるダブルデータレート（以下、ＤＤＲを略記する）モードで動作する仕様を有する記憶装置がある。ここで、一般的にクロックは高周波数であるところ、ＤＤＲモードにおいては、クロックの２倍周波数でデータが出力される。更に、記憶装置からのデータを必要とするコントローラは、ボード上、近接して配置されているとは限らず、長大なバス配線を介して接続されることも考えられる。高速なデータ転送に対して、コントローラが同期またはデータの取り込みセットアップタイムやホールドタイムをとれなくなることも考えられる。【０００５】
このような事情に鑑み、ＤＤＲモードの記憶装置からは、データ出力タイミングに同期してストローブ信号が出力されると便宜である。クロックの２倍周波数で更新されるデータに同期してトグルされる信号である。コントローラは、このストローブ信号に同期してデータを取り込むことができる。ここで、ストローブ信号とは、ＤＱＳ端子等の専用端子から出力されることが一般的である。【０００６】
近年、特許文献１に開示されているように、ＳＤＲモードとＤＤＲモードとを切り替えて使用することが可能な記憶装置が提案されてきている。この場合、ＲＤＹ端子とＤＱＳ端子とを備えることが必要となる。【０００７】
ここで、端子を兼用する技術として特許文献２が開示されている。図７に示すように、ＤＲＡＭ２０９は、ビジー信号ＢＵＳＹ２を入力するＢＵＳＹ２入力回路２１１およびデータストローブ信号ＱＳを出力するＱＳ信号出力回路２１２を内蔵し、ビジー信号入力端子およびデータストローブ信号出力端子として兼用する外部端子２１３を設けて構成されている。【０００８】
また、フラッシュメモリ２１０は、ビジー信号ＢＵＳＹ２を出力するＢＵＳＹ２出力回路２１４およびデータストローブ信号ＱＳを入力するＱＳ入力回路２１５を内蔵し、ビジー信号出力端子およびデータストローブ信号入力端子として兼用する外部端子２１６を設けて構成されている。【０００９】
【特許文献１】特開平１１−２１３６６８号公報
【特許文献２】特開２０００−３５３３８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ＳＤＲモードとＤＤＲモードとを切り替えて使用することが可能な記憶装置では、ＲＤＹ端子とＤＱＳ端子とを共に確保する必要がある。必要とされる入力信号または／および出力信号に対して、記憶装置から引き出せる端子数には制限がある。ＲＤＹ端子、ＤＱＳ端子を、各々専用の端子とする場合に、総端子数の制約を受けてしまう場合も考えられ、問題である。【００１１】
特許文献２には、端子兼用の技術が開示されてはいるものの、出力信号と入力信号とを１端子で兼用するいわゆる入出力共有の概念である。動作モードに応じて２つ以上の出力信号を切り替える本願の課題を解決することはできない。
また、２つ以上の出力信号を切り替える設計概念として、それぞれの出力制御部を備え、それらを動作モード信号で切り替えるのでは出力制御部の素子数増大を招き、且つ前述の高速なＤＤＲ動作周波数に応答する最適な周波数性能を出すことはできない。
【課題を解決するための手段】
【００１２】
本発明は前記背景技術に鑑みなされたものであり、ＳＤＲモードとＤＤＲモードとの２つの動作モードを備えて動作する記憶装置について、ＳＤＲモードにおいて出力されるデータの状態を報知する信号と、ＤＤＲモードにおいて出力されるデータの状態を報知する信号とを、動作モードの切り替えに伴う動作遅延や特性値の制限を伴うことなく、データ出力との間で適格な出力タイミングを有して、兼用端子から出力することが可能な記憶装置、およびその制御方法を提供することを目的とする。【００１３】
前記目的を達成するためになされた本発明の記憶装置は、外部クロックの何れか一方のエッジをデータ確定エッジとする第１動作モードと、外部クロックの両エッジをデータ確定エッジとする第２動作モードとの動作が可能な記憶装置であって、出力されるデータの状態を報知するデータ状態報知端子と、第1動作モードにおいて、データ出力開始時の最初のデータ確定エッジに先行する第１タイミングで、論理レベルが遷移する第１信号を生成し、第２動作モードにおいて、データ出力開始以後の個々のデータ確定エッジに先行する第１タイミングごとに、論理レベルがトグルする第２信号を生成して、データ状態報知端子に出力するデータ状態信号制御部とを備えることを特徴とする。【００１４】
本発明の記憶装置では、第1動作モードでは、データ出力開始時の最初のデータ確定エッジに先行する第１タイミングで、論理レベルが遷移する第１信号が、データ状態報知端子から出力される。第２動作モードでは、データ出力開始以後の個々のデータ確定エッジに先行する第１タイミングごとに、論理レベルがトグルする第２信号が、データ状態報知端子から出力される。データ状態信号制御部は、動作モードに応じて、出力されるデータの状態を報知する信号として、第１または第２信号を生成する。【００１５】
また、本発明の記憶装置の制御方法は、外部クロックの何れか一方のエッジをデータ確定エッジとする第１動作モードと、外部クロックの両エッジをデータ確定エッジとする第２動作モードとの動作が可能な記憶装置の制御方法であって、第1動作モードにおいて、最初のデータ確定エッジに先行する第１タイミングで、論理レベルが遷移する第１信号を生成するステップと、第２動作モードにおいて、データ出力開始以後の個々のデータ確定エッジに先行する第１タイミングごとに、論理レベルがトグルする第２信号を生成するステップと、第１信号を生成するステップ、または第２信号を生成するステップの何れか一方を選択し、データ状態報知端子より第１または第２信号を出力するステップとを有することを特徴とする。【００１６】
本発明の記憶装置の制御方法では、第1動作モードにおいて、最初のデータ確定エッジに先行する第１タイミングで、論理レベルが遷移する第１信号を生成する場合と、第２動作モードにおいて、データ出力開始以後の個々のデータ確定エッジに先行する第１タイミングごとに、論理レベルがトグルする第２信号を生成する場合との何れか一方を、第１タイミングに先行する第２タイミングで選択して、選択された第１または第２信号を、データ状態報知端子に出力する。【００１７】
これにより、動作モードに応じて、データ確定エッジに先行する第１タイミングで、出力されるデータの状態を報知する第１または第２信号の何れか一方が選択されてデータ状態報知端子から出力される。第１動作モードと第２動作モードとで異なる内容の第１および第２信号が、動作モードに応じて同じデータ状態報知端子から出力されることとなり、動作モードごとに異なる専用端子を備える必要はない。端子数の増大を抑制することができる。【００１８】
また、動作モードに応じた第１信号と第２信号との間の切り替えを、データの出力が行われるデータ確定エッジに先行する第１タイミングで行なうことができる。出力データの状態を報知するデータ情報報知端子からの信号の出力に、データ確定エッジに対する遅れを生ずることはなく、出力データに対応した信号を的確なタイミングでデータ情報報知端子から出力することができる。
【発明の効果】
【００１９】
本発明の記憶装置、およびその制御方法によれば、第１動作モードと第２動作モードとの２つの動作モードを備え、これらの動作モードを切り替えて動作する記憶装置について、第１動作モードにおいて出力データの状態を報知する第１信号と、第２動作モードにおいて出力データの状態を報知する第２信号とを、動作モードの切り替えに伴う動作遅延や特性値の制限を伴うことなく、データ出力のタイミングに対して遅れることなく、データ状態報知端子から出力することが可能となる。
【図面の簡単な説明】
【００２０】
【図１】実施形態の記憶装置からコントローラへのデータ転送を行なう際の回路構成を示す回路ブロック図である。
【図２】実施形態のデータ状態信号制御部を示す回路図である。
【図３】ＳＤＲモードでのデータ状態信号制御部の設定状態を示す図である。
【図４】ＳＤＲモードでのデータ状態信号制御部による動作波形図である。
【図５】ＤＤＲモードでのデータ状態信号制御部の設定状態を示す図である。
【図６】ＤＤＲモードでのデータ状態信号制御部による動作波形図である。
【図７】特許文献２に開示されている回路図である。
【符号の説明】
【００２１】
１    記憶装置
２    コントローラ
１１    データ状態信号制御部
１５    内部クロックジェネレータ
１７    データ出力制御回路
（ＣＫ）    クロック端子
（ＤＱ）    データ端子
（ＤＱＳ）    ストローブ端子
（ＩＮ）    入力端子
（Ｏ）    出力端子
（Ｒ）    リセット端子
（ＲＤＹ）    レディ端子
（ＳＷ）    切り替え端子
（Ｘ）    データ状態報知端子
ＡＶＤ    起動信号
／ＡＶＤ    ＡＶＤの反転信号
ＣＫＩ    内部クロック
ＣＬＫ    外部クロック
ＤＱ    データ
ＤＱＳ    ストローブ信号
ＲＤＹ    レディ信号
ＲＤＹＯ    データ状態先行確定信号
Ｓ／Ｄ    動作モード信号
【発明を実施するための最良の形態】
【００２２】
以下、本発明の記憶装置、およびその制御方法について具体化した実施形態を、図１乃至図６に基づき図面を参照しつつ詳細に説明する。【００２３】
フラッシュメモリ等の不揮発性記憶装置や、ＤＲＡＭ、ＳＲＡＭ等の揮発性記憶装置においては、外部クロックに同期してデータの読み出し動作が行われる、いわゆる同期型記憶装置なる動作仕様を有する記憶装置がある。同期型記憶装置では、定常状態においてクロックサイクルごとに、順次、異なるアドレスからデータが読み出される。ここで、一般的に外部クロックは高速であり、高速クロックサイクルに対してサイクルごとのデータ読み出し動作を可能とするためには、読み出し動作の開始時に、複数のメモリセルからのデータの増幅等、読み出しデータの内部的な前処理を完了させておく必要がある。【００２４】
この前処理を行なうための時間として、起動後の初期レイテンシ（Ｌ）が設定されている。初期レイテンシ（Ｌ）は、外部アドレスの取り込みを行なう起動指令（ＡＶＤ等）後の、外部クロックのクロック数で設定されることが一般的である。初期レイテンシ（Ｌ）として設定されるクロック数の外部クロックが経過するまで読み出しデータの内部的な前処理が完了し、初期レイテンシ（Ｌ）が完了する時点でデータの出力が確定する必要がある。データの内部的な前処理が完了したことを外部に報知するデータ有効フラグを出力できれば、外部クロックのクロック数のカウントと合わせて、またはクロック数のカウントに代えて、出力されるデータが有効なデータであることを外部のコントローラが確認することができる。特に、同期型記憶装置から出力されるデータを受けるコントローラが、外部クロックのクロック数をカウントしていない場合に必要となるフラグである。【００２５】
ここで、データ有効フラグとは、例えば、フラッシュメモリ等の不揮発性記憶装置においては、レディ信号ＲＤＹである。コントローラは、レディ信号ＲＤＹの論理レベルを監視し、データ端子（ＤＱ）から出力されるデータが有効なデータＤＱであるか否かの判断をすることができる。レディ信号ＲＤＹは、初期化レイテンシ（Ｌ）のカウント期間においてＬ−１回目のクロックの後で、且つＬ回目のクロックの前に出力される。レディ信号ＲＤＹは、ＳＤＲモードにおいて出力され、外部クロックの何れか一方のエッジにおいてデータＤＱの有効性を報知する。ここで、ＳＤＲモードが第１動作モードの一例である。【００２６】
また、高速な外部クロックの両エッジをデータ確定エッジとするＤＤＲモードでは、ＳＤＲモードに比して、２倍周波数でデータ端子（ＤＱ）からデータが転送されることとなる。すなわち、外部クロックＣＬＫの半周期といった狭い時間内でデータの出力が行なわれなければならない。更に、同期型記憶装置とコントローラとは、同一の実装基板に実装されているとしても長大な配線で結線せざるを得ず、外部クロックＣＬＫのスキューや、データＤＱ伝播のスキューが発生することは避けられない。こうした事情から、信号スキューが僅少であっても遷移タイミングのずれによる同期ずれが発生するおそれがあり、本来のデータＤＱを本来のタイミングで転送することができなくなるおそれがある。このため、ＤＤＲモードでは、データＤＱの遷移タイミングに同期して遷移するストローブ信号ＤＱＳを出力し、コントローラでのデータＤＱ取得のタイミングとすることが行なわれている。ここで、ＤＤＲモードが第２動作モードの一例である。【００２７】
図１に示す回路ブロック図は、同期型記憶装置１からコントローラ２へのデータ転送を行なう際の回路構成を示す回路ブロック図である。同期型記憶装置１のデータ状態報知端子（Ｘ）からは、ＳＤＲモードにおいて、データ有効フラグの具体例としてレディ信号ＲＤＹが出力され、ＤＤＲモードにおいてストローブ信号ＤＱＳが出力される。コントローラ２では、レディ信号ＲＤＹが入力されるレディ端子（ＲＤＹ）と、ストローブ信号ＤＱＳが入力されるストローブ端子（ＤＱＳ）とが各々専用の端子として別々に備えられている。各々の動作モードに応じて対応する端子から信号が入力される。ここで、レディ信号ＲＤＹが第１信号の一例であり、ストローブ信号ＤＱＳが第２信号の一例である。【００２８】
コントローラ２のクロック端子（ＣＫ）から出力される外部クロックＣＬＫは、同期型記憶装置１のクロック端子（ＣＫ）に入力される。同期型記憶装置１に入力された外部クロックＣＬＫは、内部クロックジェネレータ１５に入力される。内部クロックジェネレータ１５には、ＳＤＲ／ＤＤＲの別を示す動作モード信号Ｓ／Ｄが入力される。動作モード信号Ｓ／Ｄに応じて、出力される内部クロックＣＫＩの発振周波数が設定される。内部クロックＣＫＩの発振周波数は、ＳＤＲモードの場合（Ｓ／Ｄ＝Ｈｉ）には外部クロックＣＬＫに同期した同一周波数となり、ＤＤＲモードの場合（Ｓ／Ｄ＝Ｌｏ）には外部クロックＣＬＫに同期した２倍周波数となる。【００２９】
内部クロックＣＫＩは、データ状態信号制御部１１とデータ出力制御回路１７とに入力される。データ出力制御回路１７からは、データ端子（ＤＱ）を介して内部クロックＣＫＩに応じてデータＤＱが出力される。コントローラ２では、外部クロックＣＬＫ、レディ信号ＲＤＹまたはストローブ信号ＤＱＳに応じて、データ端子（ＤＱ）からデータＤＱを取り込む。【００３０】
データ状態信号制御部１１には、リセット端子（Ｒ）に起動信号ＡＶＤが入力され、ハイレベルパルスに応じて初期化動作が行なわれる。また、切り替え端子（ＳＷ）には動作モード信号Ｓ／Ｄが入力される。ＳＤＲ／ＤＤＲの動作モードに応じて出力端子（Ｏ）から、レディ信号ＲＤＹ／ストローブ信号ＤＱＳが出力される。出力端子（Ｏ）は、データ状態報知端子（Ｘ）に接続されている。動作モードに応じて、データ状態報知端子（Ｘ）から、レディ信号ＲＤＹ／ストローブ信号ＤＱＳが出力される。また、入力端子（ＩＮ）には、データ状態先行確定信号ＲＤＹＯが入力される。データ状態先行確定信号ＲＤＹＯは、不図示の制御回路から出力される信号である。初期レイテンシのカウントに応じて、または／およびメモリセルからのデータ読み出しの内部的な処理に応じて、論理レベルが遷移する信号である。【００３１】
データ状態信号制御部１１では、ＳＤＲモードの際、ハイレベルの動作モード信号Ｓ／Ｄに対して、データ状態先行確定信号ＲＤＹＯの論理レベルの遷移が内部クロックＣＫＩに応じて出力端子（Ｏ）に出力される。データ状態先行確定信号ＲＤＹＯの論理レベル遷移に引き続く内部クロックＣＫＩに同期して、レディ信号ＲＤＹが出力される。また、ＤＤＲモードの際、ローレベルの動作モード信号Ｓ／Ｄに対して、データ状態先行確定信号ＲＤＹＯの論理レベルの遷移に引き続く内部クロックＣＫＩに応じて出力端子（Ｏ）にトグル信号が出力される。データ状態先行確定信号ＲＤＹＯの論理レベル遷移に引き続く内部クロックＣＫＩ以降、内部クロックＣＫＩに同期して、ストローブ信号ＤＱＳが出力される。【００３２】
図２にデータ状態信号制御部１１の具体的な回路例を示す。入力端子（ＩＮ）は、トランスファゲートＴ１の一端子、ナンドゲートＤ３の一方の入力端子、およびインバータゲートＩ５の入力端子に接続されている。トランスファゲートＴ１、および後述の全てのトランスファゲートＴ３、Ｔ５、Ｔ７、Ｔ９、Ｔ１１、Ｔ１３は、一対のＰＭＯＳ／ＮＭＯＳトランジスタにより構成されている。トランスファゲートＴ１のＮＭＯＳトランジスタのゲートには切り替え端子（ＳＷ）が接続され（ノードＳＷ）、ＰＭＯＳトランジスタのゲートには切り替え端子（ＳＷ）に接続されているインバータゲートＩ１５の出力端子が接続されている（ノードＳＷＢ）。【００３３】
トランスファゲートＴ１の他端子は、トランスファゲートＴ３、Ｔ１１、Ｔ１３の一端子に接続されている。トランスファゲートＴ３のＰＭＯＳトランジスタのゲートはクロック端子（ＣＫ）が接続され（ノードＣＫ）、ＮＭＯＳトランジスタのゲートはクロック端子（ＣＫ）が接続されているインバータゲートＩ１１の出力端子に接続されている（ノードＣＫＢ）。トランスファゲートＴ３の他端子は、ナンドゲートＤ１の一方の入力端子、およびトランスファゲートＴ５の一端子に接続されている。【００３４】
トランスファゲートＴ１１のＰＭＯＳトランジスタのゲートはナンドゲートＤ３の出力端子が接続され（ノードＴ０Ｂ）、ＮＭＯＳトランジスタのゲートはノードＴ０Ｂが接続されているインバータゲートＩ７の出力端子に接続されている（ノードＴ０）。ここで、ナンドゲートＤ３の他方の入力端子はノードＳＷＢに接続されている。トランスファゲートＴ１１の他端子はインバータゲートＩ３の出力端子に接続されている（ノードＯＢ）。【００３５】
トランスファゲートＴ１３のＰＭＯＳトランジスタのゲートはナンドゲートＤ５の出力端子が接続され（ノードＴ１）、ＮＭＯＳトランジスタのゲートはノードＴ１が接続されているインバータゲートＩ９の出力端子が接続されている（ノードＴ１Ｂ）。ここで、ナンドゲートＤ５の一方の入力端子はインバータゲートＩ５の出力端子が接続され、他方の入力端子はノードＳＷＢが接続されている。トランスファゲートＴ１３の他端子は出力端子（Ｏ）に接続されている。【００３６】
ナンドゲートＤ１の他方の入力端子には、リセット端子（Ｒ）（ノードＲ）が入力端子に接続されているインバータゲートＩ１３の出力端子が接続されている（ノードＲＢ）。ナンドゲートＤ１の出力端子は、トランスファゲートＴ７の一端子とインバータゲートＩ１の入力端子が接続されている。インバータゲートＩ１の出力端子はトランスファゲートＴ５の他端子に接続されている。また、トランスファゲートＴ５のＰＭＯＳトランジスタのゲートはノードＣＫＢが接続され、ＮＭＯＳトランジスタのゲートはノードＣＫが接続されている。【００３７】
トランスファゲートＴ７のＰＭＯＳトランジスタのゲートはノードＣＫＢが接続され、ＮＭＯＳトランジスタのゲートはノードＣＫが接続されている。トランスファゲートＴ７の他端子は、ノアゲートＲ１の一方の入力端子とトランスファゲートＴ９の一端子に接続されている。ノアゲートＲ１の他方の入力端子には、ノードＲが接続されている。ノアゲートＲ１の出力端子は、出力端子（Ｏ）（ノードＯ）に接続されると共に、インバータゲートＩ３の入力端子に接続されている。インバータゲートＩ３の出力端子（ノードＯＢ）はトランスファゲートＴ９の他端子に接続されている。ノードＯＢは出力端子（Ｏ）の反転信号が出力されるノードである。【００３８】
ナンドゲートＤ１およびインバータゲートＩ１がトランスファゲートＴ５の導通に応じてラッチ回路を構成し、同様に、ノアゲートＲ１およびインバータゲートＩ３がトランスファゲートＴ９の導通に応じてラッチ回路を構成する。【００３９】
ここで、トランスファゲートＴ３およびトランスファゲートＴ９と、トランスファゲートＴ５およびトランスファゲートＴ７とは、互いに反転の信号により導通制御される。すなわち、ノードＣＫがローレベルであってノードＣＫＢがハイレベルの場合、トランスファゲートＴ３およびトランスファゲートＴ９が導通し、トランスファゲートＴ５およびトランスファゲートＴ７が非導通となる。ノードＣＫがハイレベルであってノードＣＫＢがローレベルの場合、トランスファゲートＴ５およびトランスファゲートＴ７が導通し、トランスファゲートＴ３およびトランスファゲートＴ９が非導通となる。【００４０】
これにより、クロック端子（ＣＫ）に入力される内部クロックＣＫＩの１サイクルに応じて、トランスファゲートＴ３の一端子に入力されたデータが、出力端子（Ｏ）から出力される。トランスファゲートＴ３から、トランスファゲートＴ７を挟んで構成されている２つのラッチ回路によりシフトレジスタ部を構成している。ここで、トランスファゲートＴ１とトランスファゲートＴ３との接続点であるトランスファゲートＴ３の一端子が第１ノードに相当する。【００４１】
トランスファゲートＴ１は、ノードＳＷがハイレベルであってノードＳＷＢがローレベルの場合に導通し、ノードＳＷがローレベルであってノードＳＷＢがハイレベルの場合に非導通となる。【００４２】
切り替え端子（ＳＷ）に入力される動作モード信号Ｓ／ＤがハイレベルでありＳＤＲモードを示す場合、入力端子（ＩＮ）に入力されるデータ状態先行確定信号ＲＤＹＯがシフトレジスタ部に入力される。このとき、ナンドゲートＤ３、Ｄ５には、動作モード信号Ｓ／Ｄの反転信号が入力される。ローレベルの信号が入力されることとなり、ナンドゲートＤ３、Ｄ５の出力端子は、共にハイレベルに固定される。トランスファゲートＴ１１、Ｔ１３は共に非導通となる。ノード（Ｏ）およびノード（ＯＢ）から、トランスファゲートＴ３の一端子である第１ノードに戻る径路は切り離される。各々、トランスファゲートＴ１３、Ｔ１１が非導通であるからである。これにより、データ状態先行確定信号ＲＤＹＯは、内部クロックＣＫＩの１サイクルの後、出力端子（Ｏ）から出力される。この信号がレディ信号ＲＤＹである。【００４３】
ここで、トランスファゲートＴ１およびインバータゲートＩ１５、またはトランスファゲートＴ１、インバータゲートＩ１５、およびデータ状態先行確定信号ＲＤＹＯを出力する制御回路が第１制御部の一例であり、トランスファゲートＴ１が第１スイッチ部の一例である。【００４４】
また、切り替え端子（ＳＷ）に入力される動作モード信号Ｓ／ＤがローレベルでありＤＤＲモードを示す場合、トランスファゲートＴ１は非導通であり、入力端子（ＩＮ）に入力されるデータ状態先行確定信号ＲＤＹＯがシフトレジスタ部に入力されることはない。一方、ナンドゲートＤ３、Ｄ５に入力される動作モード信号Ｓ／Ｄの反転信号はハイレベルとなる。データ状態先行確定信号ＲＤＹＯの同相信号および反転信号が、各々、ナンドゲートＤ３およびＤ５に入力され、論理反転されて出力される。【００４５】
従って、データ状態先行確定信号ＲＤＹＯの論理レベルに応じて、ナンドゲートＤ３、Ｄ５の何れか一方の出力端子がハイレベル、他方がローレベルとなる。ここでは、不図示の制御回路により、初期レイテンシがカウントされるクロックエッジの２（図４）または１（図６）エッジ前の外部クロックＣＬＫに応じて、データ状態先行確定信号ＲＤＹＯがハイレベルに遷移するものとする。読み出しデータの内部的な前処理が完了したことに応じて、データ状態先行確定信号ＲＤＹＯがハイレベルに遷移する。【００４６】
読み出しデータの内部的な前処理が未完了の期間では、データ状態先行確定信号ＲＤＹＯはローレベルである。ナンドゲートＤ３／Ｄ５の出力端子が、ハイレベル／ローレベルであり、トランスファゲートＴ１１／Ｔ１３が非導通／導通する。トランスファゲートＴ３の一端子である第１ノードはノードＯに接続され、ノードＯの論理レベルは初期化状態に維持される。この初期化状態は、リセット端子（Ｒ）により初期化された論理レベルである。リセット端子（Ｒ）に入力される起動信号ＡＶＤがハイレベルパルス信号となることにより、ノードＯはローレベルに初期化される。データ状態先行確定信号ＲＤＹＯがローレベルの期間には、出力端子（Ｏ）はローレベルに固定される。【００４７】
読み出しデータの内部的な前処理が完了すると、データ状態先行確定信号ＲＤＹＯはハイレベルとなる。ナンドゲートＤ３／Ｄ５の出力端子が、ローレベル／ハイレベルに反転し、トランスファゲートＴ１１／Ｔ１３が導通／非導通に反転する。トランスファゲートＴ３の一端子である第１ノードはノードＯＢに接続される。ノードＯＢは出力端子（Ｏ）（ノードＯ）の反転論理レベルを出力するノードである。このため、出力端子（Ｏ）からは、内部クロックＣＫＩのクロックサイクルごとに論理レベルが反転するトグル信号が出力される。出力端子（Ｏ）から出力される信号は、データＤＱの出力に同期したストローブ信号ＤＱＳとなる。【００４８】
ここで、トランスファゲートＴ１１、ナンドゲートＤ３、インバータゲートＩ７、およびインバータゲートＩ１５が第２制御部の一例である。また、トランスファゲートＴ１１が第２スイッチ部の一例であり、インバータゲートＩ３が論理反転部の一例である。また、トランスファゲートＴ１３が第３スイッチ部の一例である。【００４９】
動作モードに応じて、データ状態信号制御部１１における回路構成が適宜に設定され、データ状態報知端子（Ｘ）から、レディ信号ＲＤＹ（ＳＤＲモードの場合）、またはストローブ信号ＤＱＳ（ＤＤＲモードの場合）が出力される。【００５０】
動作モードごとの、データ状態信号制御部１１の設定状態を説明する図を図３、図５に示し、動作波形を、図４、図６に示す。【００５１】
図３および図４は、ＳＤＲモードに設定されている場合である。ＳＤＲモードでは、動作モード信号Ｓ／Ｄがハイレベルになることに応じて、Ｄフリップフロップ回路が構成される。入力端子（ＩＮ）がＤ端子であり、出力端子（Ｏ）がＱ端子である。クロック端子（ＣＫ）に入力される内部クロックＣＫＩごとに、入力端子（ＩＮ）に入力されるデータ状態先行確定信号ＲＤＹＯの論理レベルが出力端子（Ｏ）に転送される。【００５２】
図４に示すように、イニシャルレイテンシ（Ｌ＝４）が継続し、読み出しデータの内部処理が完了した時点（２サイクルの外部クロックＣＬＫの経過後）で、不図示の制御回路により、データ状態先行確定信号ＲＤＹＯがハイレベルに遷移する。この場合は、イニシャルレイテンシの完了に至る最終クロック（４サイクル目の外部クロックＣＬＫ）に対して１サイクル前のサイクル（３サイクル目の外部クロックＣＬＫ）で、内部クロックＣＫＩに同期してハイレベルに遷移する。このタイミングが第２タイミングの一例である。このレベル遷移は、次サイクルの内部クロックＣＫＩに同期して出力端子（Ｏ）に転送される。これが第１タイミングの一例である。出力端子（Ｏ）からレディ信号ＲＤＹが出力される。レディ信号ＲＤＹが第1信号の一例である。【００５３】
これにより、イニシャルレイテンシの完了に至る最終クロックサイクル（４サイクル目の外部クロックＣＬＫのクロックサイクル）において、出力端子（Ｏ）からハイレベルの有効フラグＲＤＹが出力される。以後、ハイレベルが継続し、イニシャルレイテンシの計数期間の終了に応じて出力されるデータＤＱが有効データであることが報知される。【００５４】
図５および図６は、ＤＤＲモードに設定されている場合である。ＤＤＲモードでは、動作モード信号Ｓ／Ｄがローレベルになることに応じて、Ｔフリップフロップ回路が構成される。入力端子（ＩＮ）がＴ端子であり、出力端子（Ｏ）がＱ端子である。クロック端子（ＣＫ）に入力される内部クロックＣＫＩごとに、入力端子（ＩＮ）に入力されるデータ状態先行確定信号ＲＤＹＯの論理レベルがハイレベルの場合に、出力端子（Ｏ）からトグル信号が出力される。また、データ状態先行確定信号ＲＤＹＯがローレベルの場合には、出力端子（Ｏ）からの論理レベルは固定される。【００５５】
図６に示すように、イニシャルレイテンシ（Ｌ＝２）が継続しており読み出しデータの内部処理が未完了である期間には、不図示の制御回路により、データ状態先行確定信号ＲＤＹＯがローレベルである。Ｔフリップフロップ回路は出力端子（Ｏ）からは論理レベルが維持された信号が出力される。イニシャルレイテンシの開始時に、ハイレベルの起動信号ＡＶＤがリセット端子（Ｒ）に入力されることに応じて、出力端子（Ｏ）はローレベルに固定される。【００５６】
イニシャルレイテンシの完了に至る最終クロックサイクルの前半の半周期（２サイクル目の外部クロックＣＬＫのハイレベル期間）において内部クロックＣＫＩに同期してデータ状態先行確定信号ＲＤＹＯがハイレベルに遷移する。このタイミングが第２タイミングの一例である。これにより、Ｔフリップフロップは、２サイクル目の外部クロックＣＬＫのローレベル期間である内部クロックＣＫＩの次サイクルからトグル信号を出力する設定とされる。イニシャルレイテンシの完了に至る最終クロックの後半の半周期（２サイクル目の外部クロックＣＬＫのローレベル期間）において内部クロックＣＫＩに同期して出力端子（Ｏ）の論理レベルはハイレベルに反転する。このタイミングが第１タイミングの一例である。以後、内部クロックＣＫＩのクロックサイクルごとに論理レベルが反転するトグル信号が出力され、内部クロックＣＫＩに同期して論理レベルが反転する信号が第１タイミング毎に出力端子（Ｏ）からストローブ信号ＤＱＳが出力される。ストローブ信号ＤＱＳが第２信号の一例である。
尚、メモリセルからのデータ読み出しの内部的な処理のみに応じて、読み出されるデータＤＱが更新する設計手段をとる場合、最初のデータ出力であるＤＱ１の出力タイミングは、初期レイテンシよりも先行する任意の時間とすることができる。つまり、図６で示される不確定データ（ｉｎｖａｌｉｄ  ｄａｔａ）とデータＤＱ１の切替わり時間は、初期レイテンシの計数期間（レイテンシ０から２の期間）の中にある。これに対してストローブ信号ＤＱＳは、必ずレイテンシ１．５から２の期間の内部クロックＣＫＩの立ち上がりエッジを受けて遷移する。よって、データＤＱ１のエッジに対してストローブ信号ＤＱＳのエッジは非同期のタイミングとなる。
これに対して、図６は、不確定データとデータＤＱ１の切替わり時間が、レイテンシ１．５から２の期間の内部クロックＣＫＩの立ち上がりエッジを受けて遷移する場合である。【００５７】
これにより、高速なデータ転送レートを有するＤＤＲモードにおいて、データの遷移に同期してストローブ信号ＤＱＳを出力することができ、コントローラ２において、確実にデータの取り込みを行なうことができる。【００５８】
ＳＤＲモードにおいて出力されるレディ信号ＲＤＹと、ＤＤＲモードで出力されるストローブ信号ＤＱＳを、動作モードに応じて、兼用のデータ状態報知端子（Ｘ）から出力することができる。ＳＤＲ／ＤＤＲモードの切り替え動作を行なうことが可能な同期型記憶装置において、端子を兼用することができ、端子数の増加を抑えることができる。
また、２つ以上の出力信号を切り替える設計概念として、それぞれの出力制御部を備えず、データ状態信号制御部１１において最小限の素子数でＤフリップフロップ回路の機能とＴフリップフロップ回路の機能が実現できるので、ダイサイズ増大の抑制と高速なＤＤＲ動作周波数に応答する最適な周波数性能を出すことができる。【００５９】
以上、詳細に説明したように、本実施形態によれば、動作モードごとに異なる内容の信号が、動作モードに応じて同じデータ状態報知端子（Ｘ）から出力されることとなり、動作モードごとに異なる専用端子を備える必要はない。端子数の増大を抑制することができる。【００６０】
また、動作モードに応じてデータ状態報知端子（Ｘ）に出力すべき信号の切り替えを、データの出力が行われるデータ確定エッジに先行するデータ確定エッジに同期して行なうことができる。出力データの状態を報知するデータ情報報知端子（Ｘ）からの信号の出力が、実際のデータ出力に遅れることはなく、出力データに対応した信号を的確なタイミングでデータ情報報知端子（Ｘ）から出力することができる。【００６１】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
すなわち、ＳＤＲ／ＤＤＲモードに応じて、レディ信号ＲＤＹ／ストローブ信号ＤＱＳとを切り替えて、兼用のデータ状態報知端子（Ｘ）から出力する場合について説明したが、本発明はこれに限定するものではない。データ状態信号制御部１１におけるトランスファゲートＴ３の一端子である第１ノードに入力される信号の伝播径路を、所定動作条件に応じて切り替える構成としてやれば、同じ端子から、動作条件の違いに応じて、所定論理レベルの信号、または／および所定のトグル信号を、適宜に組み合わせて切り替えることが可能である。この場合、動作条件の違いは２種類である必要はない。３種類以上の動作モードの各々に対応して、接続を切り替えてやれば、動作モードごとの信号を、兼用の端子から出力することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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