(57)【要約】【課題】半導体集積回路を構成する回路素子間の配線の各々の位置での温度を考慮して回路素子間の配線の正確な抵抗値を求めることができ、これにより、該配線のバッファ挿入による遅延削減を行う場合、この抵抗値を用いて回路の遅延を見積もることにより、最適なバッファ挿入位置を決めて、遅延削減を効果的に行う。【解決手段】素子配置配線装置１００において、半導体集積回路の基本レイアウトを示す回路情報および該半導体集積回路における熱分布を示す熱分布情報から、該配線での温度分布に依存した温度依存抵抗分布に応じた、該配線での信号遅延時間を導出する信号遅延時間導出手段１０１と、該配線に該配線での信号遅延時間が低減されるようバッファゲートを挿入する位置を、該配線での温度依存抵抗分布に基づいて決定する位置決定手段１００ａとを備えた。【選択図】図１
2009146316.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路を構成する複数の回路素子および該回路素子間に位置する配線のレイアウトを作成する素子配置配線装置であって、
該半導体集積回路の基本レイアウトを示す回路情報および該半導体集積回路における熱分布を示す熱分布情報から、該配線での温度分布に依存した温度依存抵抗分布に応じた、該配線での信号遅延時間を導出する信号遅延時間導出手段と、
該配線に該配線での信号遅延時間が低減されるようバッファゲートを挿入する位置を、該配線での温度依存抵抗分布に基づいて決定する位置決定手段と、
該回路情報に基づいて作成された該半導体集積回路の基本レイアウトを、該決定されたバッファ挿入位置に該バッファゲートが配置されたレイアウトに変更するバッファ配置手段とを備えた素子配置配線装置。
【請求項２】
請求項１に記載の素子配置配線装置において、
前記基本レイアウトにおける前記配線の配線長情報を格納した配線情報格納部を備え、
前記信号遅延時間導出手段は、
該配線情報格納部に格納されている配線長情報に基づいて、該配線での温度依存抵抗分布に応じた信号遅延時間を導出する素子配置配線装置。
【請求項３】
請求項２に記載の素子配置配線装置において、
前記半導体集積回路の熱分布解析により求めた、前記配線の自己発熱による熱分布情報を格納する熱分布情報格納部を有し、
前記信号遅延時間導出手段は、該熱分布情報格納部に格納されている熱分布情報に基づいて、該配線での温度依存抵抗分布に応じた信号遅延時間を導出する素子配置配線装置。
【請求項４】
請求項３に記載の素子配置配線装置において、
前記信号遅延時間導出手段は、
前記配線情報格納部に格納されている配線長情報、および前記熱分布情報格納部に格納されている熱分布情報に基づいて、前記配線での温度依存抵抗分布に応じた該配線での信号遅延時間を導出する温度依存遅延計算部と、
導出された該配線での信号遅延時間を示す遅延時間情報を格納する遅延時間情報格納部とを有する素子配置配線装置。
【請求項５】
請求項１に記載の素子配置配線装置において、
前記回路素子間の配線での信号遅延に影響を与える遅延パラメータを格納する遅延パラメータ格納部を備え、
前記信号遅延時間導出手段は、
前記遅延パラメータ格納部に格納されている遅延パラメータに基づいて、該配線での温度依存抵抗分布に応じた該配線での信号遅延時間を導出する素子配置配線装置。
【請求項６】
請求項５に記載の素子配置配線装置において、
前記遅延パラメータ格納部は、前記配線を構成する配線材料に固有の単位長あたりの抵抗および容量を、前記遅延パラメータとして格納した抵抗容量格納部を有する素子配置配線装置。
【請求項７】
請求項５に記載の素子配置配線装置において、
前記遅延パラメータ格納部は、前記配線を構成する配線材料に固有の抵抗の温度係数を、前記遅延パラメータとして格納した温度係数格納部を有する素子配置配線装置。
【請求項８】
請求項５に記載の素子配置配線装置において、
前記遅延パラメータ格納部は、前記半導体集積回路を構成するすべての回路素子の入力容量および出力抵抗を、前記遅延パラメータとして格納した素子情報格納部を有する素子配置配線装置。
【請求項９】
請求項４に記載の素子配置配線装置において、
前記半導体集積回路における、前記回路素子間に位置するすべての配線に対して設定された信号遅延時間制約を格納する遅延制約格納部を備え、
前記位置決定手段は、
該遅延制約格納部に格納されている信号遅延時間制約に基づいて、該計算した信号遅延時間が制約違反を起こしている配線である制約違反ネットを抽出する違反ネット抽出手段と、
該抽出した制約違反ネットにおける前記バッファゲートの挿入位置を、該制約違反ネットの温度依存抵抗分布に基づいて決定するバッファ挿入位置決定手段とを有する素子配置配線装置。
【請求項１０】
請求項９に記載の素子配線配置装置において、
前記違反ネット抽出手段は、前記遅延制約格納部に格納されている前記配線の信号遅延時間制約と、前記遅延時間情報格納部に格納されている、導出された配線の信号遅延時間との対比に基づいて、前記違反ネットを抽出する素子配置配線装置。
【請求項１１】
請求項１０に記載の素子配置配線装置において、
前記バッファ挿入位置決定手段は、前記制約違反ネットにおける前記バッファゲートの挿入位置を、該制約違反ネットにおけるより温度の高い高温部分の配線長が短くなるよう決定するものである素子配置配線装置。
【請求項１２】
回路情報に基づいて得られたマスクパターンを用いて半導体集積回路を製造する方法であって、
該回路情報は、請求項１〜１１のいずれかに記載の素子配置配線装置により作成された、該半導体集積回路の回路素子および配線のレイアウトを示すものである半導体集積回路の製造方法。
【請求項１３】
半導体集積回路を構成する複数の回路素子および該回路素子間に位置する配線のレイアウトを作成する素子配置配線方法であって、
該半導体集積回路の基本レイアウトを示す回路情報および該半導体集積回路における熱分布を示す熱分布情報から、該配線での温度分布に依存した温度依存抵抗分布に応じた、該配線での信号遅延時間を導出する信号遅延時間導出ステップと、
該配線に該配線での信号遅延時間が低減されるようバッファゲートを挿入する位置を、該配線での温度依存抵抗分布に基づいて決定する位置決定ステップと、
該回路情報に基づいて作成された該半導体集積回路の基本レイアウトを、該決定されたバッファ挿入位置に該バッファゲートが配置されたレイアウトに変更するバッファ配置ステップとを含む素子配置配線方法。
【請求項１４】
請求項１３に記載の素子配置配線方法において、
前記基本レイアウトにおける前記配線の配線長情報は、配線情報格納部に格納されているものであり、
前記信号遅延時間導出ステップでは、
該配線情報格納部に格納されている配線長情報に基づいて、該配線での温度依存抵抗分布に応じた信号遅延時間を導出する素子配置配線方法。
【請求項１５】
請求項１４に記載の素子配置配線方法において、
前記半導体集積回路の熱分布解析により求めた、前記配線の自己発熱による熱分布情報は、熱分布情報格納部に格納されているものであり、
前記信号遅延時間導出では、該熱分布情報格納部に格納されている熱分布情報に基づいて、該配線での温度依存抵抗分布に応じた信号遅延時間を導出する素子配置配線方法。
【請求項１６】
請求項１５に記載の素子配置配線方法において、
前記信号遅延時間導出ステップは、
前記配線情報格納部に格納されている配線長情報、および前記熱分布情報格納部に格納されている熱分布情報に基づいて、前記配線での温度依存抵抗分布に応じた該配線での信号遅延時間を導出する温度依存遅延計算ステップと、
導出された該配線での信号遅延時間を示す遅延時間情報を遅延時間情報格納部に格納する格納ステップとを含む素子配置配線方法。
【請求項１７】
請求項１３に記載の素子配置配線方法において、
前記回路素子間の配線での信号遅延に影響を与える遅延パラメータは、遅延パラメータ格納部に格納されているものであり、
前記信号遅延時間導出ステップでは、
該遅延パラメータ格納部に格納されている遅延パラメータに基づいて、該配線での温度依存抵抗分布に応じた該配線での信号遅延時間を導出する素子配置配線方法。
【請求項１８】
請求項１７に記載の素子配置配線方法において、
前記遅延パラメータ格納部は、前記配線を構成する配線材料に固有の単位長あたりの抵抗および容量を、前記遅延パラメータとして格納した抵抗容量格納部を有する素子配置配線方法。
【請求項１９】
請求項１７に記載の素子配置配線方法において、
前記遅延パラメータ格納部は、前記配線を構成する配線材料に固有の抵抗の温度係数を、前記遅延パラメータとして格納した温度係数格納部を有する素子配置配線方法。
【請求項２０】
請求項１７に記載の素子配置配線方法において、
前記遅延パラメータ格納部は、前記半導体集積回路を構成するすべての回路素子の入力容量および出力抵抗を、前記遅延パラメータとして格納した素子情報格納部を有する素子配置配線方法。
【請求項２１】
請求項１６に記載の素子配置配線方法において、
前記半導体集積回路における、前記回路素子間に位置するすべての配線に対して設定された信号遅延時間制約は、遅延制約格納部に格納されているものであり、
前記位置決定ステップは、
該遅延制約格納部に格納されている信号遅延時間制約に基づいて、該計算した信号遅延時間が制約違反を起こしている配線である制約違反ネットを抽出する違反ネット抽出ステップと、
該抽出した制約違反ネットにおける前記バッファゲートの挿入位置を、該制約違反ネットの温度依存抵抗分布に基づいて決定するバッファ挿入位置決定ステップとを含む素子配置配線方法。
【請求項２２】
請求項２１に記載の素子配線配置方法において、
前記違反ネット抽出ステップでは、前記遅延制約格納部に格納されている前記配線の信号遅延時間制約と、前記遅延時間情報格納部に格納されている、導出された配線の信号遅延時間との対比に基づいて、前記違反ネットを抽出する素子配置配線方法。
【請求項２３】
請求項２２に記載の素子配置配線方法において、
前記バッファ挿入位置決定ステップでは、前記制約違反ネットにおける前記バッファゲートの挿入位置を、該制約違反ネットにおけるより温度の高い高温部分の配線長が短くなるよう決定するものである素子配置配線方法。
【請求項２４】
請求項１３〜２３のいずれかに記載の素子配置配線方法の各ステップをコンピュータに実行させるための処理手順が記述された制御プログラム。
【請求項２５】
請求項２４に記載の制御プログラムが格納されたコンピュータ読み取り可能な可読記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子配置配線装置、素子配置配線方法、半導体集積回路の製造方法、制御プログラム、および可読記憶媒体に関し、特に、標準素子の自動配置配線を用いたＬＳＩ（大規模半導体集積回路）を設計する場合において、回路素子間を接続する信号配線での信号遅延が削減されるよう該配線にバッファゲートを挿入し、しかもその際、該バッファゲートの挿入位置を、該信号配線の自己発熱によりその温度が上昇することにより生ずる抵抗増加に応じて決定するようにした技術に関する。
【背景技術】
【０００２】
従来から標準素子の自動配置配線方法を用いてＬＳＩ（大規模半導体集積回路）を設計する方法があるが、半導体集積回路の高集積化に伴って種々の問題が生じてきている。
【０００３】
（１）ＬＳＩの熱問題
近年、半導体加工技術の進歩により、高速で高機能なＬＳＩが実現されている。一方で、ＬＳＩの高集積化に伴い、これまで顕在化してこなかった新たな問題が生じてきている。卑近な問題として、ＬＳＩの電力密度の増加に伴う発熱問題がある。特に配線においては、配線に電流が流れることによって発生するジュール熱による配線の温度上昇、即ち、自己発熱の問題が深刻である。配線の温度が上昇すると、エレクトロマイグレーションによる信頼性の低下や、配線抵抗の増大により回路動作速度の低下が性能劣化を招く。ここで、配線抵抗Ｒと温度Ｔの関係は、一般に以下の式で近似される。
【０００４】
Ｒ  ＝  Ｒ０（１＋β（Ｔ−Ｔ０））      …（１）
ただし、Ｔは解析する温度、Ｔ０は参照温度、Ｒ０は温度がＴ０のときの抵抗値、βは配線の温度係数である。ここで、温度係数βは、現在の半導体製造で使われているＣｕ配線の場合、およそ０．００３である。すると、式（１）から配線が１００℃上昇した場合の抵抗の変化率は３０％となる。即ち、配線の自己発熱により温度が上昇すると、配線抵抗が増大し、回路動作速度の低下が性能劣化を招くことは避けられない。
【０００５】
このような状況のもと、ＬＳＩを設計する際に、上記に示した熱を考慮した設計を行うことが重要視されている。ＬＳＩの熱解析は、市販のＣＡＤソフトや数値シミュレーションソフトを用いて行うことができる。ここで、熱解析の手法を簡単に示す。一般に、ＬＳＩ内の３次元物体の熱分布は、エネルギー保存則の原理から導かれる熱伝導方程式（式（２））を解くことによって求めることができる。
【０００６】
ｃρ∂Ｔ／∂ｔ  ＝  ｋ∂２Ｔ／∂ｘ２＋ｋ∂２Ｔ／∂ｙ２
＋ｋ∂２Ｔ／∂ｚ２＋ｑ    …  （２）
ただし、ｔは時刻、Ｔは温度である。また、単位時間・単位体積あたりの内部発熱をｑ（ｘ，ｙ，ｚ，ｔ）、物質の比熱をｃ、密度をρ、熱伝導率をｋで表す。
【０００７】
ＬＳＩの熱解析は定常状態での解析が一般的である。発熱が定常状態の場合、過渡的な温度変化はなくなるため、式（２）の左辺が０となる。そこで、式（２）の左辺を０で置き換えた熱伝導方程式をコントロールボリュームの考え方を用いて離散化し、各コントロールボリュームを抵抗で結ぶことにより熱回路抵抗網を作ることができる。こうしてできた熱回路抵抗網に発熱源を設定し熱拡散解析モデルとしてモデル化し、数値解析を行うことにより熱分布が得られる。なお、コントロールボリュームを用いた数値解析の考え方は公知であり、ここでは説明を省略する。
【０００８】
今、熱解析の一例として、配線で消費される電流によって生じる熱を発熱源とした場合の配線の熱分布を考える。簡単のために、図１０に示すような構造を持つ配線の熱分布を考える。図１０に示す配線１０は、配線幅がｗ、配線厚さがｔｍ、配線長がＬ、基板１からの配線高さがｔｏｘである配線であり、その両端が、基板１に接続コンタクト１０ａによって接続されている。このとき、配線の長さ方向の熱分布は、式（３）で示すように、１次元で考えることができる。
【０００９】
ｃρ∂Ｔ／∂ｔ＝ｋ∂２Ｔ／∂ｘ２＋ｑ      …（３）
非特許文献１に従うと、配線内部の熱発生量、絶縁膜中の熱拡散による放熱量から定常状態での１次元熱拡散方程式を導くことができる。ただし、導出に必要な配線の電気抵抗率、配線の熱伝導率、配線の電気抵抗の温度係数、絶縁膜の熱伝導率は物質固有の値である。また、配線のＲＭＳ（Ｒｏｏｔ  ｍｅａｎ  ｓｑｕａｒｅ）電流ＩｒｍｓについてはＬＳＩの動作に依存するものであり、消費電力シミュレーション等によって見積もられる値である。
【００１０】
このようにして求めた配線の熱分布を図１１に示す。ここで、基板の表面温度は均一と仮定し、該温度をＴｒｅｆとする。図１１に示す熱分布の横軸は配線の長さ方向の位置ｘ（ｕｍ）、縦軸は配線の温度Ｔ（℃）を表している。図１１からわかるように、定常状態における配線の温度は均一ではなく、長さ方向に対して不均一であり、配線の中央付近で温度が最大（以下、ΔＴｍａｘ）となり、絶縁膜中の熱拡散により基板と接続されている両端に向かって温度が低くなる。
【００１１】
したがって、配線の自己発熱によって生じる温度上昇を考慮した抵抗変化による遅延変動を正確に求めるためには、配線の不均一な熱分布、即ち、位置に依存する温度変化を考慮する必要がある。
【００１２】
（２）バッファゲート挿入による配線遅延削減
一般に、ゲート間の遅延（つまり一つのゲートの入力端から該一のゲートに続く他のゲートの入力端までの遅延）Ｔｄは、以下の式（４）のように表すことができる。
【００１３】
Ｔｄ＝Ｔｇａｔｅ＋Ｔｗｉｒｅ      …（４）
ここで、Ｔｇａｔｅとは、配線負荷によらないゲート遅延と配線負荷に関するゲート遅延、及び、前段ゲートでの波形鈍りに依存する遅延の和である。また、Ｔｗｉｒｅは配線遅延を表す。
【００１４】
半導体集積回路のデザインルールの縮小化に伴い、式（４）で示す遅延Ｔｄでは、配線遅延（Ｔｗｉｒｅ）の占める割合がゲート遅延（Ｔｇａｔｅ）よりも大きくなってきている。その結果、チップの配置配線設計において配線遅延を考慮することが必須の課題となっている。これは、トランジスタデバイスの微細化に伴って、ゲート遅延が小さくなるのに対し、配線抵抗が大きくなってきたからである。
【００１５】
高速な半導体集積回路を設計するには、式（４）の各項の値を小さくすることが必要である。特に、前述したとおり、配線遅延（Ｔｗｉｒｅ）が支配的となっていることから、式（４）のＴｗｉｒｅを削減することが高速化の必須課題であると言える。
【００１６】
この課題に対し、機能ブロック同士を接続するブロック間配線など、配線が比較的長い場合、リピータ（遅延調整セル：バッファセル）を配線の途中部分に挿入して総遅延時間を削減する方法がよく知られている。
【００１７】
例えば、機能ブロックに属する駆動セルが配線全体を駆動する程の能力を持たない場合には、機能ブロック間に形成される配線にリピータを挿入することで、該配線は、駆動力を補うリピータにより分割されることとなる。
【００１８】
このようなバッファ挿入による配線遅延の削減技術として、従来、以下の２つの方法がある。
【００１９】
従来手法の１つ目は、特許文献１に開示されているように、配線長の長い配線に対し、配線の中心の位置にバッファを挿入することにより配線遅延を削減するものである。この方法によると、バッファの配線に対する挿入位置を最適に特定せず配線の中心に固定するため、最適な遅延削減効果が得られない可能性がある。
【００２０】
従来手法の２つ目として、バッファの配線に対する挿入位置を物理的に特定した開示例として、特許文献２に記載のものがある。この公報には、駆動能力が高いバッファを挿入するとき、バッファの挿入位置は一の配線の真中部分よりも手前（中央部分から入力端子側）に置く方法が開示されている。バッファの挿入位置を一の配線の真中部分よりも手前にすることについての最適性についても説明されている。しかし、本手法によるバッファ挿入位置の最適化は、上述したような配線の自己発熱による温度上昇を考慮していない。即ち、温度上昇による抵抗変化を考慮していないため、最適な遅延削減効果が得られないという問題がある。
【００２１】
（３）温度を考慮したバッファ挿入
一般に、図４に示すような、ドライバセル１１、レシーバセル１２、および分布ＲＣ負荷配線２０からなる回路２０ａのゲート間の遅延（つまりドライバセル１１からレシーバセル１２までの信号遅延）Ｄは、非特許文献２に従うと、公知のエルモア遅延を用いて以下のように表すことができる。
【００２２】
【数１】
2009146316.tif 000003
ただし、Ｒｄはドライバの出力抵抗、ｃ０（ｘ）は単位長さあたりの配線容量、ｒ０（ｘ）は単位長さあたりの配線抵抗、ＣＬはレシーバの入力容量、ｘｉは配線上の位置、Δｘはｎ個にＲＣラダー分割された１段分の配線長さを表す。
【００２３】
式（５）において、ＲＣラダーの数が無限個とすると、配線長Ｌを用いて以下のような積分形式で表すことができる。
【００２４】
【数２】
2009146316.tif 000004
今、配線の自己発熱により、配線上の位置ｘにおける温度変化がＴ（ｘ）℃、即ち、参照温度との差がＴ（ｘ）℃になるとすると、位置ｘでの配線抵抗ｒ０（ｘ）は式（１）を用いると、
ｒ０（ｘ）＝ρ０（１＋βＴ（ｘ））      …（７）
となる。ただし、ρ０は温度がＴ０（Ｔ０：参照温度）のときの抵抗値、βは配線抵抗の温度係数である。したがって、式（６）において配線抵抗ｒ０（ｘ）の温度依存性を考慮すると、
【００２５】
【数３】
2009146316.tif 000005
となる。ただし、Ｄ０は以下の式で表されるものである。
【００２６】
Ｄ０＝Ｒｄ（ＣＬ＋ｃ０Ｌ）＋（ｃ０ρ０Ｌ２／２＋ρ０ＬＣＬ）      …（９）
次に、図４の配線遅延を削減するため、配線上の位置ｍにバッファセルを挿入し、図５のように配線分割することを考える。このとき、図５の初段のゲート１１の入力から挿入したバッファ１３の入力までの遅延時間Ｄ１と、バッファ１３の入力から次段のゲート１２までの遅延時間Ｄ２は、式（８）より、次のようになる。
【００２７】
【数４】
2009146316.tif 000006
【００２８】
【数５】
2009146316.tif 000007
ただし、Ｄ１０は次式（１２）で表される遅延、ＣＬｂはバッファセルの入力容量である。
【００２９】
【数６】
2009146316.tif 000008
また、Ｄ２０は次式（１３）で表される遅延、Ｒｄｂはバッファセルの出力抵抗である。
【００３０】
【数７】
2009146316.tif 000009
このとき、図５における初段のゲートから最終段のゲートまでの全体の遅延時間ＤＴは、
ＤＴ＝Ｄ１＋Ｄ２      …（１４）
で表される。このとき、式（１４）で表される遅延ＤＴを最小にするｍは、一般的に、ＤＴのｍでの微分係数が０、即ち
∂ＤＴ／∂ｍ＝０      …（１５）
とおくことにより求めることができる。式（１５）は、市販の数値計算ソフトに搭載されている方程式の数値解法などを用いて容易に求めることができる。このようにして求めたｍの値が、図５の長さＬの配線に挿入するバッファの最適な挿入位置である。
【００３１】
以上のことから、配線の自己発熱によって生じる温度上昇を考慮したバッファ挿入を最適に行うためには、バッファ挿入時に、配線の不均一な熱分布、即ち、位置に依存する温度変化を考慮する必要がある。
【特許文献１】特開平４−２３３４７号公報
【特許文献２】特開平６−２４３１９９号公報
【非特許文献１】Ｅｌｅｃｔｒｏｔｈｅｒｍａｌ  Ａｎａｌｙｓｉｓ  ｏｆ  ＶＬＳＩ  Ｓｙｓｔｅｍｓ，Ｙｉ−Ｋａｎ  Ｃｈｅｎｇ，Ｃｈｉｎｇ−Ｈａｎ  Ｔｓａｉ，Ｃｈｉｎ−Ｃｈｉ  Ｔｅｎｇ，ａｎｄ  Ｓｕｎｇ−Ｍｏ  （Ｓｔｅｖｅ）  Ｋａｎｇ，Ｋｌｕｗｅｒ  Ａｃａｄｅｍｉｃ  Ｐｕｂｌｉｓｈｅｒｓ，Ｉｎｃ．，２０００．
【非特許文献２】Ａｎａｌｙｓｉｓ  ｏｆ  Ｎｏｎ−Ｕｎｉｆｏｒｍ  Ｔｅｍｐｅｒａｔｕｒｅ−Ｄｅｐｅｎｄｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｐｅｒｆｏｒｍａｎｃｅ  ｉｎ  Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  ＩＣｓ，Ａｍｉｒ  Ｈ．Ａｊａｍｉ  ｅｔ  ａｌ．，Ｄｅｓｉｇｎ  Ａｕｔｍａｔｉｏｎ  Ｃｏｎｆｅｒｅｎｃｅ  ２００１．
【発明の開示】
【発明が解決しようとする課題】
【００３２】
前述したような従来手法によると、配線と基板との温度差、あるいは、配線の不均一な熱分布を考慮していない。しかし、上記に述べたように、配線の自己発熱によって生じる熱分布は、熱拡散の効果により、均一な分布ではなく、位置に依存した分布として得られる。
【００３３】
したがって、配線の温度を均一として固定した値を与える従来の手法では、配線における温度に依存した正確な抵抗変化を計算することができないため、バッファ挿入による効果的な遅延削減を実現することができない。
【００３４】
本発明は上記のような問題点を解決するためになされたもので、回路素子間の配線の温度分布を考慮して回路素子間の配線の正確な抵抗値を求めることができ、これにより、該配線のバッファ挿入による遅延削減を行う場合、この抵抗値を用いて回路の遅延を見積もることにより、最適なバッファ挿入位置を決めることができ、バッファ挿入による遅延削減を効果的に行うことができる素子配置配線装置および素子配置配線方法、並びに、該素子配置配線装置を用いて半導体集積回路を製造する方法、該回路動作検証方法をコンピュータに実行させるための制御プログラム、および該制御プログラムが格納されたコンピュータ読み取り可能な可読記憶媒体を提供することを目的とする。
【課題を解決するための手段】
【００３５】
本発明に係る素子配置配線装置は、半導体集積回路を構成する複数の回路素子および該回路素子間に位置する配線のレイアウトを作成する素子配置配線装置であって、該半導体集積回路の基本レイアウトを示す回路情報および該半導体集積回路における熱分布を示す熱分布情報から、該配線での温度分布に依存した温度依存抵抗分布に応じた、該配線での信号遅延時間を導出する信号遅延時間導出手段と、該配線に該配線での信号遅延時間が低減されるようバッファゲートを挿入する位置を、該配線での温度依存抵抗分布に基づいて決定する位置決定手段と、該回路情報に基づいて作成された該半導体集積回路の基本レイアウトを、該決定されたバッファ挿入位置に該バッファゲートが配置されたレイアウトに変更するバッファ配置手段とを備えたものであり、そのことにより上記目的が達成される。
【００３６】
本発明は、上記素子配置配線装置において、前記基本レイアウトにおける前記配線の配線長情報を格納した配線情報格納部を備え、前記信号遅延時間導出手段は、該配線情報格納部に格納されている配線長情報に基づいて、該配線での温度依存抵抗分布に応じた信号遅延時間を導出することが好ましい。
【００３７】
本発明は、上記素子配置配線装置において、前記半導体集積回路の熱分布解析により求めた、前記配線の自己発熱による熱分布情報を格納する熱分布情報格納部を有し、前記信号遅延時間導出手段は、該熱分布情報格納部に格納されている熱分布情報に基づいて、該配線での温度依存抵抗分布に応じた信号遅延時間を導出することが好ましい。
【００３８】
本発明は、上記素子配置配線装置において、前記信号遅延時間導出手段は、前記配線情報格納部に格納されている配線長情報、および前記熱分布情報格納部に格納されている熱分布情報に基づいて、前記配線での温度依存抵抗分布に応じた該配線での信号遅延時間を導出する温度依存遅延計算部と、導出された該配線での信号遅延時間を示す遅延時間情報を格納する遅延時間情報格納部とを有することが好ましい。
【００３９】
本発明は、上記素子配置配線装置において、前記回路素子間の配線での信号遅延に影響を与える遅延パラメータを格納する遅延パラメータ格納部を備え、前記信号遅延時間導出手段は、前記遅延パラメータ格納部に格納されている遅延パラメータに基づいて、該配線での温度依存抵抗分布に応じた該配線での信号遅延時間を導出することが好ましい。
【００４０】
本発明は、上記素子配置配線装置において、前記遅延パラメータ格納部は、前記配線を構成する配線材料に固有の単位長あたりの抵抗および容量を、前記遅延パラメータとして格納した抵抗容量格納部を有することが好ましい。
【００４１】
本発明は、上記素子配置配線装置において、前記遅延パラメータ格納部は、前記配線を構成する配線材料に固有の抵抗の温度係数を、前記遅延パラメータとして格納した温度係数格納部を有することが好ましい。
【００４２】
本発明は、上記素子配置配線装置において、前記遅延パラメータ格納部は、前記半導体集積回路を構成するすべての回路素子の入力容量および出力抵抗を、前記遅延パラメータとして格納した素子情報格納部を有することが好ましい。
【００４３】
本発明は、上記素子配置配線装置において、前記半導体集積回路における、前記回路素子間に位置するすべての配線に対して設定された信号遅延時間制約を格納する遅延制約格納部を備え、前記位置決定手段は、該遅延制約格納部に格納されている信号遅延時間制約に基づいて、該計算した信号遅延時間が制約違反を起こしている配線である制約違反ネットを抽出する違反ネット抽出手段と、該抽出した制約違反ネットにおける前記バッファゲートの挿入位置を、該制約違反ネットの温度依存抵抗分布に基づいて決定するバッファ挿入位置決定手段とを有することが好ましい。
【００４４】
本発明は、上記素子配置配線装置において、前記違反ネット抽出手段は、前記遅延制約格納部に格納されている前記配線の信号遅延時間制約と、前記遅延時間情報格納部に格納されている、導出された配線の信号遅延時間との対比に基づいて、前記違反ネットを抽出することが好ましい。
【００４５】
本発明は、上記素子配置配線装置において、前記バッファ挿入位置決定手段は、前記制約違反ネットにおける前記バッファゲートの挿入位置を、該制約違反ネットにおけるより温度の高い高温部分の配線長が短くなるよう決定するものであることが好ましい。
【００４６】
本発明に係る半導体集積回路の製造方法は、回路情報に基づいて得られたマスクパターンを用いて半導体集積回路を製造する方法であって、該回路情報は、上記本発明に係る素子配置配線装置により作成された、該半導体集積回路の回路素子および配線のレイアウトを示すものであり、そのことにより上記目的が達成される。
【００４７】
本発明に係る素子配線配置方法は、半導体集積回路を構成する複数の回路素子および該回路素子間に位置する配線のレイアウトを作成する素子配置配線方法であって、該半導体集積回路の基本レイアウトを示す回路情報および該半導体集積回路における熱分布を示す熱分布情報から、該配線での温度分布に依存した温度依存抵抗分布に応じた、該配線での信号遅延時間を導出する信号遅延時間導出ステップと、該配線に該配線での信号遅延時間が低減されるようバッファゲートを挿入する位置を、該配線での温度依存抵抗分布に基づいて決定する位置決定ステップと、該回路情報に基づいて作成された該半導体集積器回路の基本レイアウトを、該決定されたバッファ挿入位置に該バッファゲートが配置されたレイアウトに変更するバッファ配置ステップとを含むものであり、そのことにより上記目的が達成される。
【００４８】
本発明は、上記素子配置配線方法において、前記基本レイアウトにおける前記配線の配線長情報は、配線情報格納部に格納されているものであり、前記信号遅延時間導出ステップでは、該配線情報格納部に格納されている配線長情報に基づいて、該配線での温度依存抵抗分布に応じた信号遅延時間を導出することが好ましい。
【００４９】
本発明は、上記素子配置配線方法において、前記半導体集積回路の熱分布解析により求めた、前記配線の自己発熱による熱分布情報は、熱分布情報格納部に格納されているものであり、前記信号遅延時間導出では、該熱分布情報格納部に格納されている熱分布情報に基づいて、該配線での温度依存抵抗分布に応じた信号遅延時間を導出することが好ましい。
【００５０】
本発明は、上記素子配置配線方法において、前記信号遅延時間導出ステップは、前記配線情報格納部に格納されている配線長情報、および前記熱分布情報格納部に格納されている熱分布情報に基づいて、前記配線での温度依存抵抗分布に応じた該配線での信号遅延時間を導出する温度依存遅延計算ステップと、導出された該配線での信号遅延時間を示す遅延時間情報を遅延時間情報格納部に格納する格納ステップとを含むことが好ましい。
【００５１】
本発明は、上記素子配置配線方法において、前記回路素子間の配線での信号遅延に影響を与える遅延パラメータは、遅延パラメータ格納部に格納されているものであり、前記信号遅延時間導出ステップでは、該遅延パラメータ格納部に格納されている遅延パラメータに基づいて、該配線での温度依存抵抗分布に応じた該配線での信号遅延時間を導出することが好ましい。
【００５２】
本発明は、上記素子配置配線方法において、前記遅延パラメータ格納部は、前記配線を構成する配線材料に固有の単位長あたりの抵抗および容量を、前記遅延パラメータとして格納した抵抗容量格納部を有することが好ましい。
【００５３】
本発明は、上記素子配置配線方法において、前記遅延パラメータ格納部は、前記配線を構成する配線材料に固有の抵抗の温度係数を、前記遅延パラメータとして格納した温度係数格納部を有することが好ましい。
【００５４】
本発明は、上記素子配置配線方法において、前記遅延パラメータ格納部は、前記半導体集積回路を構成するすべての回路素子の入力容量および出力抵抗を、前記遅延パラメータとして格納した素子情報格納部を有することが好ましい。
【００５５】
本発明は、上記素子配置配線方法において、前記半導体集積回路における、前記回路素子間に位置するすべての配線に対して設定された信号遅延時間制約は、遅延制約格納部に格納されているものであり、前記位置決定ステップは、該遅延制約格納部に格納されている信号遅延時間制約に基づいて、該計算した信号遅延時間が制約違反を起こしている配線である制約違反ネットを抽出する違反ネット抽出ステップと、該抽出した制約違反ネットにおける前記バッファゲートの挿入位置を、該制約違反ネットの温度依存抵抗分布に基づいて決定するバッファ挿入位置決定ステップとを含むことが好ましい。
【００５６】
本発明は、上記素子配置配線方法において、前記違反ネット抽出ステップでは、遅延制約格納部に格納されている前記配線の信号遅延時間制約と、前記遅延時間情報格納部に格納されている、導出された配線の信号遅延時間との対比に基づいて、前記違反ネットを抽出することが好ましい。
【００５７】
本発明は、上記素子配置配線方法において、前記バッファ挿入位置決定ステップでは、前記制約違反ネットにおける前記バッファゲートの挿入位置を、該制約違反ネットにおけるより温度の高い高温部分の配線長が短くなるよう決定するものであることが好ましい。
【００５８】
本発明に係る制御ブログラムは、上記本発明に係る素子配置配線方法の各ステップをコンピュータに実行させるための処理手順が記述されたものであり、そのことにより上記目的が達成される。
【００５９】
本発明に係るコンピュータ読み取り可能記憶媒体は、上記本発明に係る制御プログラムが格納されたものであり、そのことにより上記目的が達成される。
【００６０】
以下、本発明の作用について説明する。
【００６１】
本発明においては、素子配置配線装置において、半導体集積回路の基本レイアウトを示す回路情報および該半導体集積回路における熱分布を示す熱分布情報から、回路素子間の配線での温度分布に依存した温度依存抵抗分布に応じた、該配線での信号遅延時間を導出する信号遅延時間導出手段と、該配線に該配線での信号遅延時間が低減されるようバッファゲートを挿入する位置を、該配線での温度依存抵抗分布に基づいて決定する位置決定手段とを備えたので、半導体集積回路を構成する回路素子間の配線の各々の位置での温度を考慮して回路素子間の配線の正確な抵抗値を求めることができ、これにより、該配線のバッファ挿入による遅延削減を行う場合、この抵抗値を用いて回路の遅延を見積もることにより最適バッファ挿入位置を決めることができ、遅延削減を効果的に行うことができる。
【００６２】
また、本発明においては、上記半導体集積回路における、上記回路素子間に位置するすべての配線に対して設定された信号遅延時間制約を格納する遅延制約格納部を備え、該遅延制約格納部に格納されている信号遅延時間制約に基づいて、配線の温度分布による抵抗分布を考慮して算出した信号遅延時間が制約違反を起こしている配線を制約違反ネットとして抽出するので、違反ネットの抽出を確実に行うことができる。
【００６３】
例えば、前記違反ネット抽出手段は、前記遅延制約格納部に格納されている前記配線の信号遅延時間制約と、導出された配線の信号遅延時間との対比という簡単な処理で、前記違反ネットを抽出することができる。
【００６４】
また、この発明においては、制約違反ネットにおける前記バッファゲートの挿入位置を、該制約違反ネットにおけるより温度の高い高温部分の配線長が短くなるよう決定するので、最適な位置にバッファゲートを挿入して、各回路素子間の配線の遅延時間を一層効率よく削減することができる。
【発明の効果】
【００６５】
以上のように、本発明によれば、半導体集積回路の基本レイアウトを示す回路情報および該半導体集積回路における熱分布を示す熱分布情報から、回路素子間の配線での温度分布に依存した温度依存抵抗分布に応じた、該配線での信号遅延時間を導出する信号遅延時間導出手段と、該配線に該配線での信号遅延時間が低減されるようバッファゲートを挿入する位置を、該配線での温度依存抵抗分布に基づいて決定する位置決定手段とを備えたので、回路素子間の配線の抵抗を計算する際に該配線での温度分布を考慮して、該配線の正確な抵抗値を求めることができ、これにより、該配線のバッファ挿入による遅延削減を行う場合、この抵抗値を用いて回路の遅延を見積もることにより、最適なバッファ挿入位置を決めることができる。
【発明を実施するための最良の形態】
【００６６】
以下、本発明の実施形態について図面を参照しながら説明する。
【００６７】
（実施形態１）
図１は、本発明の実施形態１による素子配置配線装置の機能ブロックを示す図である。
【００６８】
この実施形態１の素子配置配線装置１００は、半導体集積回路を構成する複数の回路素子および該回路素子間に位置する配線のレイアウトを作成するものである。
【００６９】
すなわち、本実施形態の回路動作検証装置１００は、該半導体集積回路の基本レイアウトを示す回路情報および該半導体集積回路における熱分布を示す熱分布情報から、該配線での温度分布に依存した温度依存抵抗分布に応じた、該配線での信号遅延時間を導出する信号遅延時間導出手段１０１と、該配線に該配線での信号遅延時間が低減されるようバッファゲートを挿入する位置を、該配線での温度依存抵抗分布に基づいて決定する位置決定手段１００ａと、該回路情報に基づいて作成された該半導体集積回路の基本レイアウトを、該決定されたバッファ挿入位置に該バッファゲートが配置されたレイアウトに変更するバッファ配置手段１２０とを備えている。
【００７０】
また、上記素子配置配線装置１００は、上記半導体集積回路の熱分布解析により求めた、上記配線の自己発熱による熱分布情報を格納する熱分布情報格納部１１１と、上記回路素子間の配線での信号遅延に影響を与える遅延パラメータを格納する遅延パラメータ格納部１００ｂと、前記半導体集積回路における、前記回路素子間に位置するすべての配線に対して設定された信号遅延時間制約を格納する遅延制約格納部１２１とを備えている。
【００７１】
ここで、上記素子配置配線装置１００は、基本レイアウトにおける上記配線の配線長情報を格納した概略配線情報格納部（配線情報格納部）１３１を備えており、上記信号遅延時間導出手段１０１は、該概略配線情報格納部１３１に格納されている配線長情報に基づいて、該配線での温度依存抵抗分布に応じた信号遅延時間を導出するものである。
【００７２】
なお、この熱分布情報格納部１１１には、あらかじめ消費電力シミュレーションによって求めておいた配線の消費電流値を発熱源として与え、熱解析シミュレーションを行うことにより求めた熱分布情報が格納されている。ここで、熱分布情報とは、レイアウト上の座標と当該座標での温度を示すものである。
【００７３】
また、上記信号遅延時間導出手段１０１は、上記概略配線情報格納部１１１に格納されている配線長情報、および上記熱分布情報格納部１１１に格納されている熱分布情報に基づいて、上記配線での温度依存抵抗分布に応じた該配線での信号遅延時間を導出する温度依存遅延計算部１１２と、導出された該配線での信号遅延時間を示す遅延時間情報を格納する温度依存遅延格納部（遅延時間情報格納部）１１３とを有している。なお、上記熱分布情報格納部１１１はあらかじめ熱解析シミュレーションにより得られた半導体集積回路での熱分布情報を格納しているものである。上記概略配線情報格納部１３１に格納されている配線長情報は、半導体集積回路の機能実現のための概略配線を行った後の、回路素子相互間の配線長などの配線情報である。
【００７４】
また、遅延パラメータ格納部１００ｂは、上記回路素子間の配線での信号遅延に影響を与える遅延パラメータを格納するものであり、上記温度依存遅延計算部１１２は、上記遅延パラメータ格納部１００ｂに格納されている遅延パラメータに基づいて、該配線での温度依存抵抗分布に応じた該配線での信号遅延時間を導出するものである。
【００７５】
この遅延パラメータ格納部１００ｂは、具体的には、上記配線を構成する配線材料に固有の、予め与えられた単位長あたりの抵抗および容量を、上記遅延パラメータとして格納した抵抗容量格納部（単位長あたりの配線抵抗・容量格納部）１１４と、上記配線を構成する配線材料に固有の、予め与えられた抵抗の温度係数を、上記遅延パラメータとして格納した温度係数格納部１１５と、上記半導体集積回路を構成するすべての回路素子（セル）の、予め与えられた入力容量および出力抵抗を、上記遅延パラメータとして格納した素子情報格納部（セルの入力容量と出力抵抗情報格納部）１１６とを有している。
【００７６】
上記各データ格納部について、詳述する。
【００７７】
上記概略配線後の配線情報格納部１３１には、概略配線生成後の配線の材質と配線長情報が格納されている。
【００７８】
上記熱分布情報格納部１１１には、配線生成後のレイアウトに対して、あらかじめ消費電力シミュレーションによって求めておいた配線の消費電流値を発熱源として与え、市販のＣＡＤソフト等を用いて熱解析シミュレーションを行うことにより求めた熱分布情報が、レイアウト上の配線の各座標と温度の対応表として格納されている。
【００７９】
単位長あたりの配線抵抗・容量の格納部１１４には、市販の３次元フィールドソルバーや２次元ＬＰＥ（Ｌａｙｏｕｔ  Ｐａｒａｍｅｔｅｒ  Ｅｘｔｒａｃｔｉｏｎ）ツール（寄生回路成分抽出ツール）等を用いて求めておいた、配線材料ごとの単位長あたりの配線抵抗・容量の値が格納されている。
【００８０】
上記配線抵抗の温度係数格納部１１５には、配線の材料ごとに半導体製造上の固有の値である、温度変化に対する抵抗変化の係数が格納されている。
【００８１】
図３に抵抗の温度依存性を示す。図３のρ０は温度Ｔ０のときの抵抗で、Ｔ０をリファレンスの温度と呼ぶことにし、温度Ｔ０のときの抵抗ρ０は既知であるとする。このとき、温度変化に対する配線抵抗変化を線形で近似することができることは一般によく知られている。即ち、図３に記載しているように、抵抗の温度依存性は式（１６）で表すことができる。ただし、Ｔ’は解析する温度、Ｔ０はリファレンスの温度、ρ０は温度がＴ０のときの抵抗値、βは配線の温度係数である。  
【００８２】
Ｒ＝  ρ０（１＋β（Ｔ’−Ｔ０））
＝  ρ０（１＋βＴ）                  …（１６）
ただし、Ｔは温度変化量である。
【００８３】
また、セルの入力容量と出力抵抗格納部１１６には、図４で示す全セルの入力容量ＣＬと出力抵抗Ｒｄが格納されている。挿入するバッファセルについても、図５に示す入力容量ＣＬｂと出力抵抗Ｒｄｂが格納されている。
【００８４】
さらに、上記位置決定手段１００ａは、上記遅延制約格納部１２１に格納されている信号遅延時間制約に基づいて、上記計算部１１２で計算した信号遅延時間が制約違反を起こしている配線である制約違反ネットを抽出する違反ネット抽出手段１０２と、該抽出した制約違反ネットにおける上記バッファゲートの挿入位置を、該制約違反ネットの温度依存抵抗分布に基づいて決定するバッファ挿入位置決定部１１９とを有している。ここで、上記違反ネット抽出手段１０２は、上記遅延制約格納部１２１に格納されている配線の信号遅延時間制約と、上記温度依存遅延格納部１１３に格納されている、導出された配線の信号遅延時間との対比に基づいて、上記違反ネットを抽出する違反ネット抽出部１１７と、該抽出した違反ネットを特定する情報を格納する違反ネット格納部１１８とを有している。ここで、上記バッファ挿入位置決定部１１９は、上記制約違反ネットにおけるバッファゲートの挿入位置を、該制約違反ネットにおけるより温度の高い高温部分の配線長が短くなるよう決定するものであり、上記バッファ配置手段１２０は、該バッファ挿入位置決定部１１９とともに、最適バッファ位置挿入装置１０３を構成している。
【００８５】
図２（ａ）は、図１に示す素子配置配線装置の要部ハード構成例を示すブロック図である。
【００８６】
本実施形態の回路動作検証装置１００は、コンピュータシステムで構成されており、各種入力指令を可能とするキーボードやマウス、画面入力装置などの操作入力部２と、各種入力指令に応じて表示画面上に、初期画面、選択誘導画面および処理結果画面などの各種画像を表示可能とする表示部３と、全体的な制御を行う制御手段としてのＣＰＵ４（中央演算処理装置）と、ＣＰＵ４の起動時にワークメモリとして働く一時記憶手段としてのＲＡＭ５と、ＣＰＵ４を動作させるための制御プログラムおよびこれに用いる各種データなどが記録されたコンピュータ読み取り可能な可読記録媒体（記憶手段）としてのＲＯＭ６と、素子配置配線処理における各種データを記憶すると共にこれを参照可能とするためのデータベース６とを有している。
【００８７】
ＣＰＵ４は、操作入力部２からの入力指令の他、ＲＯＭ６内からＲＡＭ５内に読み出された制御プログラムおよびこれに用いる各種データに基づいて、前述した温度依存遅延計算部１０１、違反ネット抽出部１０２、最適バッファ挿入位置決定部１０３、およびバッファ挿入部１２０の機能をそれぞれ実行するものである。
【００８８】
ＲＯＭ６は、ハードディスク、光ディスク、磁気ディスクおよびＩＣメモリなどの可読記録媒体（記憶手段）で構成されている。この制御プログラムおよびこれに用いる各種データは、携帯自在な光ディスク、磁気ディスクおよびＩＣメモリなどからＲＯＭ６にダウンロードされてもよいし、コンピュータのハードディスクからＲＯＭ６にダウンロードされてもよいし、無線または有線、インターネットなどを介してＲＯＭ６にダウンロードされてもよい。
【００８９】
このように図２（ａ）に示すハードウエア構成を有する素子配置配線装置１００は、図１に示す素子配置配線処理機能をコンピュータに実行させるための処理手順が記述された制御プログラムをコンピュータ読み取り可能な可読記憶媒体に格納して、コンピュータ（ＣＰＵ４）により自動的に以下の素子配置配線処理を行うものである。
【００９０】
ＲＡＭ５やデータベース７は、ＣＰＵ４による回路動作検証処理中に中間データとして生成される各種データを、その都度格納すると共に、必要に応じてこれらを参照可能としている。なお、データベース７はＲＡＭ５と一体で同じ記憶手段として構成されていてもよい。
【００９１】
次に動作について説明する。
【００９２】
図２（ｂ）は、上記実施形態１の素子配置配線装置１００の動作フローを示す図である。
【００９３】
この素子配置配線装置１００は、半導体集積回路の概略配線を含む基本レイアウトを作成し（ステップＳ１）、該作成した基本レイアウトに含まれる概略配線を示す情報（概略配線情報）を概略配線情報格納部１３１に格納する。ただし、該概略配線情報は半導体集積回路の基本機能に基づいて予め作成して、概略配線情報格納部１３１に格納したものでもよい。
【００９４】
次に、温度依存遅延計算部１１２は、熱分布情報格納部１１１に格納されている半導体集積回路の熱分布情報および遅延パラメータ格納部１００ｂに格納されているパラメータに基づいて、概略配線後のレイアウトに対して、全ネット（素子間配線）の温度依存信号遅延時間を計算し（ステップＳ２）、該計算した全ネット（素子間配線）の温度依存信号遅延時間を温度依存遅延格納部１１３に格納する（ステップＳ３）。
【００９５】
つまり、この温度を考慮した遅延計算を行うステップＳ２では、温度依存遅延計算部１１２は、全ネットに対し温度を考慮した遅延計算を、前述した式（８）（９）を用いて行う。式（８）（９）において、配線長Ｌについては概略配線情報格納部１３１の格納情報を参照し、また、単位長あたりの配線容量ｃ０および参照温度における配線抵抗ρ０については格納部１１４を、さらに、配線抵抗の温度係数については格納部１１５を参照し、またドライバセルの出力抵抗Ｒｄとレシーバセルの入力容量ＣＬについては格納部１１６を参照し、そして、位置ｘでの配線の自己発熱による温度変化Ｔ（ｘ）については格納部１１１を各々参照する。
【００９６】
このようにして求めた、全ネットの温度を考慮した遅延を、温度依存遅延格納部１１３に格納しておく。
【００９７】
続いて、ネット違反抽出部１１７は、温度依存遅延格納部１１３に格納されている処理対象ネットの計算された遅延時間を、上記遅延制約格納部１２１に予め格納されている遅延制約時間と比較して、遅延制約に違反しているネット、つまり、計算された遅延時間が遅延制約時間より大きいネットを抽出し（ステップＳ４）、その後、抽出されたネット（違反ネット）を特定する情報を違反ネット格納部１１８に格納する（ステップＳ５）。
【００９８】
その後、最適バッファ挿入位置決定部１１９は、違反ネットに対するバッファ挿入位置を上記遅延パラメータ格納部１００ｂに格納されている遅延パラメータに基づいて決定する（ステップＳ６）。
【００９９】
そして、バッファ挿入部１２０は、該基本レイアウトを、上記回路素子間の違反ネットでの遅延時間が効果的に削減されるよう、該違反ネットの適切な位置にバッファが挿入されたレイアウトに変更する。
【０１００】
上記ステップＳ５およびＳ６では、ステップＳ３で取り出した違反ネットに対し、前述の式（１０）から（１４）で表されるバッファ挿入後の温度依存遅延計算を行い、式（１５）で表される方程式を解くことにより、最適なバッファ挿入位置が求められ、バッファ挿入が行われる（ステップＳ７）。
【０１０１】
以下、上記ステップＳ６の最適バッファ挿入位置の決定について具体的に説明する。
【０１０２】
上記ネット違反格納部１１８に格納した遅延制約違反のネットに対し、バッファセルを挿入したバッファ挿入後の温度依存遅延計算を前述した式（１０）から（１４）を用いて行う。
【０１０３】
ここでは、図４に示す配線遅延を削減するため、配線上の位置ｍにバッファセルを挿入し、図５のように配線分割することを考える。
【０１０４】
このとき、図１に示す信号遅延時間導出手段１０１と同様に、配線長Ｌについては格納部１３１の概略配線情報格納部を、単位長あたりの配線容量ｃ０および参照温度における配線抵抗ρ０については格納部１１４を、さらに、配線抵抗の温度係数については格納部１１５を、ドライバセルの出力抵抗Ｒｄとレシーバセルの入力容量ＣＬについては格納部１１６を、そして、配線の自己発熱による位置ｘにおける温度変化Ｔ（ｘ）については格納部１１１を、各々参照する。また、バッファセルの出力抵抗Ｒｄｂとバッファセルの入力容量ＣＬｂは格納部１１６に格納されている値を参照する。
【０１０５】
以上により、バッファ挿入位置ｍを変数とする式（１４）が生成される。
【０１０６】
次に、式（１４）で表される遅延ＤＴを最小にするｍを求める。前述したように、式（１４）でされる遅延ＤＴを最小にするｍは、式（１５）を満たす値であり、市販の数値計算ソフトを用いて求めることができる。このようにして求めたｍの値が、図５の長さＬの配線に挿入するバッファの最適な挿入位置である。ここで得られたバッファ挿入位置にバッファを挿入する。
【０１０７】
以上のステップにより、配線の自己発熱による配線抵抗の温度上昇を考慮して、違反ネットにおける最適なバッファ挿入位置を決めることができる。
【０１０８】
以下、本発明による効果として、本実施形態で得られた回路動作の遅延時間の演算精度について図６から図９を用いて説明する。
【０１０９】
以上のように、本発明にかかる配線の自己発熱によって生じる温度変化を考慮した最適なバッファ挿入を行う素子配置配線装置によれば、次の効果を期待できる。
【０１１０】
標準セルの自動配置配線を用いたＬＳＩ設計において、あらかじめ求めておいた配線の自己発熱によって生じる熱分布の座標と温度の情報と、別途求めておいた配線材料ごとの単位長あたりの配線抵抗・容量の値、温度変化に対する配線抵抗変化の係数、セルの入力容量と出力抵抗を参照することにより、配線の自己発熱によって生じる温度上昇を考慮した遅延計算を行うことができる。
【０１１１】
また、本発明によれば、配線の自己発熱によって生じる温度上昇を考慮した遅延計算の結果、制約違反のあるネットに対して、温度を考慮してバッファ挿入位置を決定することにより、遅延削減効果を最適に得ることができる。
【０１１２】
本発明の効果の精度の改善を表す例を図６から図９を用いて示す。
【０１１３】
標準セルの自動配置配線を用いて設計したレイアウトデータに対し、該レイアウトデータに含まれる回路素子として図７に示すようなインバータ素子で構成されるドライバセル１１とレシーバセル１２、およびそれらを接続する長さＬの配線２０ａを考える。図６は熱解析シミュレーションの結果得られた図７の配線部分２０ａの１次元の熱分布を表している。即ち、図６のＸ軸は配線長さで、Ｙ軸は温度であり、ａは係数である。図６に示すように、本例では、配線の熱分布が配線長に対する指数関数となっている。
【０１１４】
図８は、図７に示す配線２０ａ上に、温度を考慮した最適な位置にバッファ１３ａを挿入し、配線分割を行った回路構成を示す。図９は、図７に示す配線２０ａ上に従来手法１に従い、配線２０ａの中央部分にバッファを挿入した場合と、本発明の手法により、温度を考慮して最適な位置にバッファを挿入した場合の両者について、それらの手法による遅延削減効果を表したものである。
【０１１５】
従来手法による遅延削減効果が１５．５％であるのに対し、本発明による手法では遅延削減効果が４０．８％となり、本発明では従来手法に比べてより効果的に遅延削減を実現することができることが分かる。
【０１１６】
言い換えると、前述したような従来手法によると、配線と基板との温度差、あるいは、配線の不均一な熱分布を考慮していない。しかし、上記に述べたように、配線の自己発熱によって生じる熱は拡散の効果により均一でなくなり、位置に依存した分布として得られる。つまり、配線の温度を均一とし固定した値を与える従来の手法では、正確な抵抗変化を計算することができないため、バッファ挿入による効果的な遅延削減を実現することができない。
【０１１７】
一方、本発明のように、半導体集積回路における各々の位置での温度を、当該位置での分布抵抗（前段および後段の回路素子間を接続する配線を分割してなる個々の配線抵抗素子の抵抗）を計算する際に考慮することにより、式（１）で示す正確な抵抗値を求めることができる。従って、バッファ挿入による遅延削減を行う場合、この抵抗値を用いて回路の遅延を見積もることにより、最適なバッファ挿入位置を決めることができ、遅延削減を効果的に行うことができるのである。
【０１１８】
このように本実施形態による素子配置配線装置では、半導体集積回路の基本回路構成を示す回路情報および該半導体集積回路における熱分布を示す熱分布情報から、該配線での温度分布に依存した温度依存抵抗分布に応じた、該配線での信号遅延時間を導出する信号遅延時間導出手段１０１と、該配線に該配線での信号遅延時間が低減されるようバッファゲートを挿入する位置を、該配線での温度依存抵抗分布に基づいて決定する位置決定手段１００ａとを備えたので、半導体集積回路を構成する回路素子間の配線の各々の位置での温度を、該位置での分布抵抗、具体的には回路素子間の配線を分割して得られる配線抵抗素子の抵抗を計算する際に考慮することにより、該配線の正確な抵抗値を求めることができ、これにより、該配線のバッファ挿入による遅延削減を行う場合、この抵抗値を用いて回路の遅延を見積もることにより、最適なバッファ挿入位置を決めることができ、遅延削減を効果的に行うことができる。
（実施形態２）
次に本発明の実施形態２として半導体集積回路の製造方法について説明する。
【０１１９】
この実施形態２による半導体集積回路の製造方法は、回路情報に基づいて得られたマスクパターンを用いて半導体集積回路を製造する方法であって、該回路情報として、上記実施形態１の素子配置配線装置により作成された、該半導体集積回路における回路素子間の違反ネットの適切な位置にバッファゲートを挿入した回路情報を用いるものである。
【０１２０】
このような実施形態２の半導体集積回路の製造方法では、配線の自己発熱による温度上昇を考慮して、違反ネットにバッファゲートをその遅延時間が効果的に削減されるよう挿入することができ、これにより回路動作の遅延をより一層低減することができる。
【０１２１】
従って、半導体集積回路の製造方法に用いるマスクパターンは、回路素子間の配線での遅延時間を効果的に削減可能なものとなり、高い性能のＬＳＩを提供することが可能となる。
【０１２２】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１２３】
本発明は、素子配置配線装置および素子配置配線方法、並びに、該素子配置配線装置を用いて半導体集積回路を製造する方法、該素子配置配線方法をコンピュータに実行させるための制御プログラム、および該制御プログラムが格納されたコンピュータ読み取り可能な可読記憶媒体の分野において、配線の自己発熱によって生じる温度変化による抵抗変化を考慮した遅延時間に基づいて、遅延時間の大きな配線部分の最適なバッファ挿入位置にバッファゲートを挿入することができ、これにより回路素子間の配線での信号遅延の削減を効果的に行うことができる。
【図面の簡単な説明】
【０１２４】
【図１】本発明の実施の形態１に係る素子配置配線装置の要部構成例を示すブロック図である。
【図２】図２は、上記実施形態の素子配置配線装置を説明する図であり、そのハードウエア構成例（図（ａ））および動作フロー（図（ｂ））を示している。
【図３】図３は、抵抗の温度依存性をグラフにより説明する図である。
【図４】図４は、上記実施形態の素子配置配線装置によるバッファゲート挿入の対象となる回路を示す図である。
【図５】図５は、図４に示す回路にバッファゲートを挿入した状態を示す図である。
【図６】図６は、配線の熱分布を説明する図であり、該配線の熱分布として配線長に対する指数関数となっているものを示している。
【図７】図７は、本発明による効果を説明する図であり、半導体集積回路構成に含まれる前後段の２つの回路素子を模式的に示している。
【図８】図８は、図７に示す前後段の２つの回路素子間の配線にバッファゲートを挿入した状態を示す図である。
【図９】図９は、本発明による効果を説明する図である。
【図１０】図１０は、熱解析の一例を説明する図であり、半導体基板上に絶縁膜を介して配線を形成してなる配線構造を示している。
【図１１】図１１は、図１０に示す配線構造における熱分布をグラフで示す図である。
【符号の説明】
【０１２５】
１００  素子配置配線装置
１００ａ  位置決定手段
１００ｂ  遅延パラメータ格納部
１０１  温度依存遅延計算手段
１０２  遅延制約違反ネット抽出手段
１０３  最適バッファ挿入位置決定手段
１１１  熱分布情報格納部
１１２  温度依存遅延計算部
１１３  温度依存遅延格納部
１１４  単位長あたりの配線抵抗・容量格納部
１１５  配線抵抗の温度係数格納部
１１６  セルの入力容量および出力抵抗格納部
１１７  遅延制約違反ネット抽出部
１１８  遅延制約違反ネット格納部
１１９  最低バッファ挿入位置決定装置
１２０  バッファ挿入装置
１２１  遅延制約格納部
１３１  概略配線情報格納部
【図１】
2009146316.tif 000010
【図２】
2009146316.tif 000011
【図３】
2009146316.tif 000012
【図４】
2009146316.tif 000013
【図５】
2009146316.tif 000014
【図６】
2009146316.tif 000015
【図７】
2009146316.tif 000016
【図８】
2009146316.tif 000017
【図９】
2009146316.tif 000018
【図１０】
2009146316.tif 000019
【図１１】
2009146316.tif 000020