(57)【要約】【課題】リップルを低減させ、出力電圧精度や過渡応答特性を向上させることができるスイッチングレギュレータを提供すること。【解決手段】本発明の一態様に係るスイッチングレギュレータは、電源電圧とスイッチングレギュレータの出力電圧とを比較する第１コンパレータと、前記第１コンパレータの出力信号に応じて、三角波の振幅の大きさを変化させる三角波形成回路と、前記三角波形成回路で発生された三角波を用いて、前記出力電圧を略一定に保持する。【選択図】図１
2009303382.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧とスイッチングレギュレータの出力電圧とを比較する第１コンパレータと、
前記第１コンパレータの出力信号に応じて、三角波の振幅の大きさを変化させる三角波形成回路とを備え、
前記三角波形成回路で発生された三角波を用いて、前記出力電圧を略一定に保持するスイッチングレギュレータ。
【請求項２】
前記三角波形成回路は、
前記第１コンパレータの出力信号に応じて変化する可変基準電圧を生成する可変基準電圧回路をさらに備え、
前記可変基準電圧に基づいて、三角波の振幅を変化させる請求項１に記載のスイッチングレギュレータ。
【請求項３】
前記三角波形成回路は、
一方端電極が接地されたコンデンサと、
前記コンデンサの他方端電極を充放電して、三角波の振幅の大きさを変化させる充放電回路と、
前記第１コンパレータの出力信号に基づいて、前記充放電回路の充放電を切り替える切り替え回路と、
を備える請求項１又は２に記載のスイッチングレギュレータ。
【請求項４】
前記充放電回路は、
前記第１コンパレータの出力信号及び前記切り替え回路からの切り替え信号に基づいて、前記コンデンサの充放電を切り替える第１充放電部と、
前記切り替え回路からの切り替え信号に基づいて、前記コンデンサの充放電を切り替える第２充放電部と、
を有する請求項３に記載のスイッチングレギュレータ。
【請求項５】
前記切り替え回路は、
前記可変基準電圧回路で生成された可変基準電圧が＋入力に接続され、前記コンデンサの他方端電極が−入力に接続された第２コンパレータと、
前記コンデンサの他方端電極が＋入力に接続され、第１基準電圧を−入力に接続された第３コンパレータと、
前記コンデンサの他方端電極が−入力に接続され、第２基準電圧を＋入力に接続された第４コンパレータと、
セット端子が前記第３コンパレータの出力に、リセット端子が前記第２コンパレータの出力に接続されたＲＳフリップフロップと、
を備える請求項３又は４に記載のスイッチングレギュレータ。
【請求項６】
前記充放電回路は、
前記コンデンサの他方端電極を充電するように接続され、前記第１コンパレータの出力、前記第４コンパレータの出力及び前記ＲＳフリップフロップの出力Ｑバーにより制御される第１電流源と、
前記コンデンサの他方端電極を放電するように接続され、前記第１コンパレータの出力、前記第４コンパレータの出力及び前記ＲＳフリップフロップ出力Ｑにより制御される第２電流源と、
前記コンデンサの他方端電極を充電するように接続され、前記ＲＳフリップフロップの出力Ｑにより制御される第３電流源と、
前記コンデンサの他方端電極を放電するように接続され、前記ＲＳフリップフロップの出力Ｑにより制御される第４電流源と、
を備える請求項５に記載のスイッチングレギュレータ。
【請求項７】
前記第１コンパレータの＋入力又は−入力にオフセット電圧を有していることを特徴とする請求項１〜６のいずれか１項に記載のスイッチングレギュレータ。
【請求項８】
電源電圧と入力電圧とを比較する第１コンパレータと、
一方端電極が接地されたコンデンサと、
前記第１コンパレータの出力信号に応じて、前記コンデンサの他方端電極を充放電して、三角波の振幅の大きさを変化させるための充放電回路を備える三角波発生回路。
【請求項９】
前記第１コンパレータの出力信号に応じて変化する可変基準電圧を生成する可変基準電圧回路をさらに備え、
前記可変基準電圧に基づいて、三角波の振幅を変化させることを特徴とする請求項８に記載の三角波発生回路。
【請求項１０】
前記第１コンパレータの出力信号に基づいて、前記充放電回路の充放電を切り替える切り替え回路をさらに備える請求項８又は９に記載の三角波発生回路。
【請求項１１】
前記第１コンパレータの出力信号に応じて変化する可変基準電圧が＋入力に接続され、前記コンデンサの他方端電極が−入力に接続された第２コンパレータと、
前記コンデンサの他方端電極が＋入力に接続され、第１基準電圧を−入力に接続された第３コンパレータと、
前記コンデンサの他方端電極が−入力に接続され、第２基準電圧を＋入力に接続された第４コンパレータと、
セット端子が前記第３コンパレータの出力に、リセット端子が前記第２コンパレータの出力に接続されたＲＳフリップフロップと、
前記コンデンサの他方端電極を充電するように接続され、前記第１コンパレータの出力、前記第４コンパレータの出力及び前記ＲＳフリップフロップの出力Ｑバーにより制御される第１電流源と、
前記コンデンサの他方端電極を放電するように接続され、前記第１コンパレータの出力、前記第４コンパレータの出力及び前記ＲＳフリップフロップ出力Ｑにより制御される第２電流源と、
前記コンデンサの他方端電極を充電するように接続され、前記ＲＳフリップフロップの出力Ｑにより制御される第３電流源と、
前記コンデンサの他方端電極を放電するように接続され、前記ＲＳフリップフロップの出力Ｑにより制御される第４電流源と、
を備える請求項８、９又は１０に記載の三角波発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、三角波を生成する三角波発生回路に関し、特に電圧を出力するスイッチングレギュレータ等に用いられる三角波発生回路及びこれを用いたスイッチングレギュレータに関する。
【背景技術】
【０００２】
一般的に、一定電圧を出力する回路として、スイッチングレギュレータが知られている。スイッチングレギュレータでは、スイッチングパルスによって導通状態が制御されているスイッチング素子、例えばＭＯＳトランジスタを用いて、負荷に接続されたコイルに断続的に電流を流している。スイッチングレギュレータでは、コイルの自己起電力及びダイオード、コンデンサを利用した整流動作によって、出力電圧を得ることが可能となる。
【０００３】
しかしながら、このようなスイッチングレギュレータでは、電源電圧と出力電圧が均衡した場合、差電圧が少ないため、高速なエラーアンプ、高速なＰＷＭコンパレータを有さないと、パルススキップ（パルス抜け）が生じる。これにより、スイッチング時間が長くなり、リップルが増加してしまうという問題が生じる。
【０００４】
このような問題を解決するため、特許文献１には、鋭角な三角波をＰＷＭコンパレータに入力することで、スイッチングパルス幅を短くする方法が開示されている。図７に、特許文献１に記載の従来のスイッチングレギュレータの構成を示す。図７に示すように、従来のスイッチングレギュレータは、三角波発生回路１、ＰＷＭコンパレータ２、エラーアンプ３、出力回路４、負荷５を備える。
【０００５】
三角波発生回路１の出力は、ＰＷＭコンパレータ２の＋入力に接続されている。ＰＷＭコンパレータ２の−入力には、エラーアンプ３の出力が接続されている。ＰＷＭコンパレータ２の出力は、出力回路４の入力側に接続されている。出力回路４の出力側は、負荷５と、エラーアンプの入力に接続されている。
【０００６】
図７に示すスイッチングレギュレータの出力であるノードＯＵＴの電圧が低下すると、エラーアンプ３の出力が増大し、ＰＷＭコンパレータ２がＨｉｇｈ（Ｈｉ）を出力する。これにより、出力回路４がスイッチング動作を行い、ノードＯＵＴの出力が増大する。
【０００７】
次に、図８を参照して、特許文献１に記載の三角波発生回路について説明する。一端がＧＮＤと短絡されたコンデンサＣ１の他端は、放電パス、コンパレータ１１の＋入力、ＰＮＰ型バイポーラトランジスタＱ４のコレクタと接続されている。ＰＮＰ型バイポーラトランジスタＱ３のコレクタ端子は、ＮＰＮトランジスタＱ１のコレクタ及びＮＰＮトランジスタＱ２のコレクタと接続されている。ＰＮＰ型バイポーラトランジスタＱ３、Ｑ４は、カレントミラーを構成している。
【０００８】
ＮＰＮトランジスタＱ１のエミッタは、一方端がＧＮＤに接地された抵抗Ｒ１と接続されている。ＮＰＮトランジスタＱ１のベース端子は、ダイオードＤ１のアノードと、一方端が電源１３と接続された抵抗１６と接続される。ダイオードＤ１のカソードは、カソードがＧＮＤと接地されたダイオードＤ２のアノードに接続されている。
【０００９】
また、ＮＰＮトランジスタＱ２のエミッタ端子は、一方端がＧＮＤに接地された抵抗Ｒ２に接続される。ＮＰＮトランジスタＱ２のベース端子は、ダイオードＤ３のアノードとコンパレータ１１の出力に接続されている。ダイオードＤ３のカソードは、カソードがＧＮＤと接地されたダイオードＤ４のアノードに接続される。コンパレータ１１の−入力は、一方端がＶｒｅｆと接続された抵抗Ｒ３と、一方端がＧＮＤに接続された抵抗Ｒ４の中点に接続されている。抵抗Ｒ３は、Ｖｒｅｆに接続されている。
【００１０】
このような三角波発生回路により作成された波形を、図９に示す。三角波が発生される、コンパレータ１１の＋入力に接続されるノードをＭとする。ノードＭの状態は、放電パスにより完全に放電されていると仮定する。
【００１１】
コンパレータ１１の出力がＨｉであるため、ＮＰＮトランジスタＱ２が動作し、コレクタ電流Ｉ２が流れる。また、ＮＰＮトランジスタＱ１は常に動作しているため、コレクタ電流Ｉ１が流れる。コンデンサＣ１を充電する、ＰＮＰ型バイポーラトランジスタＱ４のコレクタ電流Ｉｏは、ＰＮＰ型バイポーラトランジスタＱ３とＱ４がカレントミラー構成となっているため、以下の式（１）に示す電流が流れる。
Ｉｏ＝Ｉ１＋Ｉ２  ・・・（１）
【００１２】
コンデンサＣ１の電位は、下記の式（２）に示すように上昇する。
ΔＶ＝Ｉｏ×ｔ÷Ｃ１  ・・・（２）
【００１３】
コンデンサＣ１の電位がコンパレータ１１の−入力よりも上昇すると、コンパレータ１１の出力はＨｉからＬｏに変化し、ＰＮＰ型バイポーラトランジスタＱ４のコレクタ電流Ｉｏとしては、以下に説明する電流Ｉｏ'が流れる
Ｉｏ'＝Ｉ１  ・・・（３）
よって、ノードＭには、図９に示されるような三角波が生成される。
【００１４】
図１０は、特許文献１に示された三角波を示す図である。図１０中のＡ→Ｂ→Ｃ→Ｄ→Ｅは、特許文献１に記載の鋭角な三角波を示している。一方、Ａ'→Ｃ→Ｅ'は、当該鋭角な三角波と同周期の一般的な三角波を示している。
【００１５】
上述のスイッチングレギュレータの三角波として、図１０に示す鋭利な三角波Ａ→Ｂ→Ｃ→Ｄ→Ｅが入力された場合と、Ａ'→Ｃ→Ｅ'の一般的な三角波が入力された場合を比較すると、Ａ→Ｂ→Ｃ→Ｄ→Ｅの三角波の方が振幅が大きいため、スイッチングレギュレータのトータルゲインが低くなる。このため、出力電圧と電源電圧の電位差が十分にある時でも、スイッチングレギュレータのトータルゲインが低くなり、出力電圧精度や過渡応答特性が悪化する。
【特許文献１】実開昭６１−６５８８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
このように、従来の三角波発生回路を用いたスイッチングレギュレータでは、出力電圧と電源電圧の電位差が十分にある時でも、スイッチングレギュレータのトータルゲインが低くなり、出力電圧精度や、過渡応答特性が悪化するという問題がある。
【課題を解決するための手段】
【００１７】
本発明の一態様に係るスイッチングレギュレータは、電源電圧とスイッチングレギュレータの出力電圧とを比較する第１コンパレータと、前記第１コンパレータの出力信号に応じて、三角波の振幅の大きさを変化させる三角波形成回路と、前記三角波形成回路で発生された三角波を用いて、前記出力電圧を略一定に保持するものである。
【００１８】
このような構成により、電源電圧と出力電圧差が均衡している場合には、三角波の振幅を大きくすることで、出力電圧のリップルを小さくすることを可能とする。また、電源電圧と出力電位差がある程度ある場合は、三角波の振幅を小さくし、応答速度を早くすることができる。これにより、出力電圧の精度を高くし、過渡応答特性に関しても向上することを可能とする。
【００１９】
本発明の他の態様に係る三角波発生回路は、電源電圧と入力電圧とを比較する第１コンパレータと、一方端電極が接地されたコンデンサと、前記第１コンパレータの出力信号に応じて、前記コンデンサの他方端電極を充放電して、三角波の振幅の大きさを変化させるための充放電回路を備えるものである。
【００２０】
このような構成により、電源電圧と入力電圧差が均衡している場合には、三角波の振幅を大きくすることができる。このため、スイッチングレギュレータに用いることで、出力電圧のリップルを小さくすることを可能とする。また、電源電圧と出力電位差がある程度ある場合は、三角波の振幅を小さくし、応答速度を早くすることができる。これにより、出力電圧の精度を高くし、過渡応答特性に関しても向上することを可能とする。
【発明の効果】
【００２１】
本発明によれば、リップルを低減させ、出力電圧精度や過渡応答特性を向上させることができる三角波発生回路及びスイッチングレギュレータを提供することができる。
【発明を実施するための最良の形態】
【００２２】
本発明の実施の形態に係る三角波発生回路について、図１を参照して説明する。図１は、本実施の形態に係る三角波発生回路１０の構成を示す図である。図１に示すように、本実施の形態に係る三角波発生回路１０は、コンデンサ２２、第１コンパレータ２３、第２コンパレータ２４、第３コンパレータ２５、第４コンパレータ２６、可変基準電圧回路２７、ＲＳフリップフロップ２８、第１二入力ＡＮＤ回路２９、二入力ＮＡＮＤ回路３０、第２二入力ＡＮＤ回路３１、第１ＰＭＯＳ３２、第１ＮＭＯＳ３３、第２ＰＭＯＳ３４、第２ＮＭＯＳ３５、第１充電電流源３６、第１放電電流源３７、第２充電電流源３８、第２放電電流源３９を備える。
【００２３】
コンデンサ２２の一方の電極はＧＮＤに接地され、他方の電極（Ｖｃａｐ）は、第２コンパレータ２４の−入力、第３コンパレータ２５の＋入力、第４コンパレータ２６の−入力、第１充電電流源３６のドレイン側、第１放電電流源３７のドレイン側、第２充電電流源３８のドレイン側、第２放電電流源３９のドレイン側と接続されている。
【００２４】
第３コンパレータ２５の−入力は基準電圧Ｖｒｅｆ４に接続され、出力はＲＳフリップフロップ２８のＳ（セット）入力に接続されている。第４コンパレータ２６の＋入力は、可変基準電圧回路２７の出力（可変基準電圧Ｖｒｅｆ２）に接続されている。可変基準電圧回路２７は、オフセット付きの第１コンパレータ２３の出力に接続されている。第１コンパレータ２３は、電源電圧ＶＣＣ２０とスイッチングレギュレータ出力電圧ＶＯＵＴ２１とを比較する。第１コンパレータ２３は、＋入力又は−入力にオフセット電圧を有している。
【００２５】
第４コンパレータ２６の出力は、ＲＳフリップフロップ２８のＲ（リセット）入力に接続されている。第２コンパレータ２４の＋入力は基準電圧Ｖｒｅｆ３と接続され、第２コンパレータ２４の出力は第１二入力ＡＮＤ回路２９の一方の入力と接続されている。第１二入力ＡＮＤ回路２９の他方の入力は第１コンパレータ２３の出力と接続されている。第１二入力ＡＮＤ回路２９の出力は、二入力ＮＡＮＤ回路３０の一方の入力と、第２二入力ＡＮＤ回路３１の一方の入力に接続されている。
【００２６】
二入力ＮＡＮＤ回路３０の他方の入力はＲＳフリップフロップ２８の出力Ｑバーと接続され、二入力ＮＡＮＤ回路３０の出力は第１ＰＭＯＳ３２のゲート端子に接続されている。第１ＰＭＯＳ３２のソース端子は電源電圧ＶＣＣ２０に接続され、ドレイン端子は第１充電電流源３６のソース側と接続されている。第２二入力ＡＮＤ回路３１の他方の入力は、ＲＳフリップフロップ２８の出力Ｑと接続されている。
【００２７】
第２二入力ＡＮＤ回路３１の出力は、第１ＮＭＯＳ３３のゲート端子に接続されている。第１ＮＭＯＳ３３のソース端子はＧＮＤと短絡され、ドレイン端子は第１放電電流源３７のソース端子に接続されている。ＲＳフリップフロップ２８の出力Ｑは、第２ＮＭＯＳ３５のゲート端子、第２ＰＭＯＳ３４のゲート端子に接続されている。第２ＮＭＯＳ３５のソース端子はＧＮＤと短絡され、ドレイン端子は第２放電電流源３９のソース側に接続されている。第２ＰＭＯＳ３４のソース端子は、電源電圧ＶＣＣ２０に接続され、ドレイン端子は、第２充電電流源３８のソース側に接続される。
【００２８】
第１ＰＭＯＳ３２、第１ＮＭＯＳ３３、第２ＰＭＯＳ３４、第２ＮＭＯＳ３５、第１充電電流源３６、第１放電電流源３７、第２充電電流源３８、第２放電電流源３９が、コンデンサ２２の他方端電極を充放電して、三角波の振幅の大きさを変化させる充放電回路である。また、第２コンパレータ２４、第３コンパレータ２５、第４コンパレータ２６、ＲＳフリップフロップ２８が、第１コンパレータ２３の出力信号に基づいて、充放電回路の充放電を切り替える切り替え回路を構成する。充放電回路、切り替え回路が、三角波の振幅の大きさを変化させる三角波形成回路に含まれる。
【００２９】
充放電回路には、第１コンパレータ２３の出力信号及び切り替え回路からの切り替え信号に基づいてコンデンサ２２の充放電を切り替える第１充放電部と、切り替え回路からの切り替え信号に基づいてコンデンサ２２の充放電を切り替える第２充放電部とを有する。第１充放電部は、第１ＰＭＯＳ３２、第１ＮＭＯＳ３３、第１充電電流源３６、第１放電電流源３７を備える。また、第２充放電部は、第２ＰＭＯＳ３４、第２ＮＭＯＳ３５、第２充電電流源３８、第２放電電流源３９を備える。
【００３０】
ここで、図２を参照して、可変基準電圧回路２７の回路構成について説明する。図２は、可変基準電圧回路２７の構成を示す図である。図２に示すように、可変基準電圧回路２７は、第３ＮＭＯＳ４２、第１抵抗４３、第２抵抗４４、第３抵抗４５を備えている。第１抵抗４３の一方端はＶｒｅｆ１と接続され、他方端は第２抵抗４４の一方端と接続されている。第２抵抗４４の他方端は、一方端がＧＮＤに接地された第３抵抗４５の他方端及び第３ＮＭＯＳ４２のドレイン端子に接続されている。第３ＮＭＯＳ４２のゲート端子４１は第１コンパレータ２３の出力に接続され、ソース端子はＧＮＤに接地される。
【００３１】
ここで、図２に示した可変基準電圧回路２７の動作について説明する。第１コンパレータ２３の出力電圧がＬｏ時は、第３ＮＭＯＳ４２がＯＦＦとなるため、Ｖｒｅｆ２の電位は、第１抵抗４３の抵抗値をＲ１２、第２抵抗４４の抵抗値をＲ１３、第３抵抗４５の抵抗値をＲ１４とすると、以下の式（４）により求めることができる。
Ｖｒｅｆ２＝Ｖｒｅｆ１×（Ｒ１３＋Ｒ１４）÷（Ｒ１２＋Ｒ１３＋Ｒ１４）
・・・（４）
【００３２】
第１コンパレータ２３の出力電圧がＨｉ時には、第３ＮＭＯＳ４２がＯＮのため、Ｖｒｅｆ２の電位は、以下の式（５）により求めることができる。
Ｖｒｅｆ２＝Ｖｒｅｆ１×Ｒ１３÷（Ｒ１２＋Ｒ１３）  ・・・（５）
【００３３】
以下、第１コンパレータ２３の出力電圧がＬｏ時の三角波発生回路１０の動作を動作Ａ、Ｈｉ時を動作Ｂとして説明する。まず、図３を用いて、動作Ａについて説明する。図３は、三角波発生回路１０の動作Ａを説明するためのタイミングチャートである。
【００３４】
電源電圧ＶＣＣ２０とスイッチングレギュレータ出力電圧ＶＯＵＴ２１と第１コンパレータ２３のオフセット電圧Ｖｏｆｆには、以下の式（６）に示す関係がある。
ＶＯＵＴ＞ＶＣＣ＋Ｖｏｆｆ  ・・・（６）
また、基準電圧Ｖｒｅｆ４と基準電圧Ｖｒｅｆ１には、以下の式（７）に示す関係がある。
Ｖｒｅｆ４＞Ｖｒｅｆ１  ・・・（７）
【００３５】
出力電圧ＶＯＵＴ２１と電源電圧ＶＣＣ２０を比較する第１コンパレータ２３の出力電圧がＬｏ時は、第１二入力ＡＮＤ回路２９の出力が必ずＬｏとなる。このため、第１ＰＭＯＳ３２がＯＦＦとなり、第１充電電流源３６は電流を流さない。また、第１ＮＭＯＳ３３がＯＦＦとなり、第１放電電流源３７は電流を流さない。
【００３６】
コンデンサＣ２２の電圧、すなわち、Ｖｃａｐの電位がＧＮＤレベルのとき、第４コンパレータ２６の出力はＨｉとなり、第３コンパレータ２５の出力はＬｏとなる。このため、ＲＳフリップフロップ２８の出力ＱはＬｏとなる。そして、第２ＰＭＯＳ３４がＯＮとなり、第２充電電流源３８が電流を流し、コンデンサ２２が充電される。これにより、Ｖｃａｐの電位は、第２充電電流源３８に流れる電流をｉ３８、コンデンサ２２の容量をＣ２２とすると、以下の式（８）に示すように上昇する。
Ｖｃａｐ＝Ｑ÷Ｃ＝ｉ３８×ｔ÷Ｃ２２  ・・・（８）
【００３７】
Ｖｃａｐの電位が、基準電圧Ｖｒｅｆ４よりも上昇すると、第３コンパレータ２５の出力がＬｏからＨｉに変化する。第４コンパレータ２６の出力はＬｏであるため、ＲＳフリップフロップ２８の出力ＱがＬｏからＨｉに変化する。ＲＳフリップフロップ２８の出力ＱがＨｉ時は、第２ＰＭＯＳ３４がＯＦＦとなり、第２充電電流源３８による充電が停止する。
【００３８】
一方、第２ＮＭＯＳ３５がＯＮとなり、コンデンサ２２のＶｃａｐの電位は、第２放電電流源３９により放電される。第２放電電流源３９の電流をｉ３９とすると、以下の式（９）に示すように、Ｖｃａｐの電位は低下する。
Ｖｃａｐ＝Ｖｒｅｆ４−ｉ３９×ｔ÷Ｃ２２  ・・・（９）
【００３９】
Ｖｃａｐの電位が、可変基準電圧Ｖｒｅｆ２よりも低下すると、第４コンパレータ２６の出力がＬｏからＨｉになる。第３コンパレータ２５の出力はＬｏのままなので、ＲＳフリップフロップ２８の出力ＱがＨｉからＬｏに変化する。ＲＳフリップフロップ２８の出力ＱがＬｏ時は、第２ＮＭＯＳ３５がＯＦＦとなり、第２放電電流源３９による放電が停止する。
【００４０】
一方、第２ＰＭＯＳ３４がＯＮとなり、コンデンサ２２のＶｃａｐ電位は、第２充電電流源３８により充電されるため、以下の式（１０）に示すように、上昇する。
Ｖｃａｐ＝Ｖｒｅｆ２＋ｉ３８×ｔ÷Ｃ２２  ・・・（１０）
【００４１】
Ｖｃａｐの電位が、基準電圧Ｖｒｅｆ４よりも上昇すると、第３コンパレータ２５の出力がＬｏからＨｉになる。第４コンパレータ２６の出力はＬｏのままなので、ＲＳフリップフロップ２８の出力がＬｏからＨｉに変化する。これにより、Ｖｃａｐには図３に示すような三角波が生成される。
【００４２】
このように、本実施の形態に係る三角波発生回路１０では、電源電圧ＶＣＣ２０とスイッチングレギュレータ出力電圧ＶＯＵＴ２１との差がある程度ある場合は、三角波の振幅を小さくすることができる。このような三角波をスイッチングレギュレータに供給することで、応答速度を早くし、出力電圧の精度を高く、過渡応答特性を向上することが可能である。
【００４３】
次に、図４を用いて、動作Ｂを説明する。電源電圧ＶＣＣ２０と出力電圧ＶＯＵＴ２１と第１コンパレータ２３のオフセット電圧Ｖｏｆｆには、以下の式（１１）に示す関係がある。
ＶＯＵＴ２１＜ＶＣＣ２０＋Ｖｏｆｆ  ・・・（１１）
また、可変基準電圧Ｖｒｅｆ２と基準電圧Ｖｒｅｆ３と基準電圧Ｖｒｅｆ４には、以下の式（１２）に示す関係がある。
Ｖｒｅｆ４＞Ｖｒｅｆ３＞Ｖｒｅｆ２  ・・・（１２）
【００４４】
出力電圧ＶＯＵＴ２１と電源電圧ＶＣＣ２０を比較する第１コンパレータ２３の出力電圧がＨｉ時において、第２コンパレータ２４の出力がＨｉのときに、第１二入力ＡＮＤ回路２９の出力がＨｉとなる。このとき、ＲＳフリップフロップ２８のＱバーがＨｉとなると、第１ＰＭＯＳ３２はＯＮとなり、第１充電電流源３６は充電電流を流す。また、ＲＳフリップフロップ２８の出力ＱがＨｉ時に、第１ＮＭＯＳ３３はＯＮとなり、第１放電電流源３７は放電電流を流す。
【００４５】
Ｖｃａｐの電位がＧＮＤレベルのとき、第４コンパレータ２６の出力はＨｉとなる。第３コンパレータ２５の出力はＬｏのままなので、ＲＳフリップフロップ２８の出力ＱはＬｏとなる。そして、第２ＰＭＯＳ３４がＯＮし、第２充電電流源３８から充電電流が流れ、コンデンサＣ２２が充電される。
【００４６】
また、Ｖｃａｐの電位がＧＮＤレベルのとき、第２コンパレータ２４の出力がＨｉとなる。そして、第１ＰＭＯＳ３２がＯＮとなり、第１充電電流源３６によりコンデンサ２２が充電される。これにより、Ｖｃａｐの電位は、第１充電電流源３６の電流をｉ３６、第２充電電流源３８の電流をｉ３８とすると、以下の式（１３）に示すように上昇する。
Ｖｃａｐ＝（ｉ３８＋ｉ３６）×ｔ÷Ｃ２２  ・・・（１３）
【００４７】
Ｖｃａｐの電位が、基準電圧Ｖｒｅｆ３よりも上昇すると、第２コンパレータ２４の出力がＨｉからＬｏになり、第１ＰＭＯＳ３２がＯＦＦし、第１充電電流源３６が停止する。
一方、第２ＰＭＯＳ３４はＯＮを維持しているため、第２充電電流源３８によりがコンデンサ２２が充電されるため、Ｖｃａｐの電位は以下の式（１４）により求まる。
Ｖｃａｐ=Ｖｒｅｆ３＋ｉ３８×ｔ÷Ｃ２２  ・・・（１４）
【００４８】
Ｖｃａｐの電位が、基準電圧Ｖｒｅｆ４よりも上昇すると、第３コンパレータ２５の出力がＬｏからＨｉに変化する。第４コンパレータ２６の出力はＬｏのままなので、ＲＳフリップフロップ２８の出力ＱがＬｏからＨｉに変化する。ＲＳフリップフロップ２８の出力ＱがＨｉ時は、第２ＰＭＯＳ３４がＯＦＦし、第２充電電流源３８による、充電が停止する。
【００４９】
一方、第２ＮＭＯＳ３５がＯＮとなり、Ｖｃａｐの電位は第２放電電流源３９により放電されるため、以下の式（１５）に示すように、Ｖｃａｐ電位は低下する。
Ｖｃａｐ＝Ｖｒｅｆ４−ｉ３９×ｔ÷Ｃ２２  ・・・（１５）
【００５０】
Ｖｃａｐの電位が、基準電位Ｖｒｅｆ３よりも低下すると、第２コンパレータ２４の出力がＬｏからＨｉになり、第１ＮＭＯＳ３３がＯＮし、第１放電電流源３７から放電電流が流れる。この時のＶｃａｐの電位は以下の式（１６）により求まる。
Ｖｃａｐ＝Ｖｒｅｆ３−（ｉ３９＋ｉ３７）×ｔ÷Ｃ２２  ・・・（１６）
【００５１】
Ｖｃａｐの電位が低下し、可変基準電圧Ｖｒｅｆ２よりも低下すると、第４コンパレータ２６の出力がＬｏからＨｉとなる。第３コンパレータ２５の出力がＬｏのままなので、ＲＳフリップフロップ２８の出力ＱがＨｉからＬｏに変化する。これにより、第２ＮＭＯＳ３５及び第１ＮＭＯＳ３３はＯＦＦするため、第２放電電流源３９及び第１放電電流源３７による放電が停止する。
【００５２】
一方、第２ＰＭＯＳ３４と第１ＰＭＯＳ３２がＯＮし、コンデンサ２２は第２充電電流源３８と第１充電電流源３６により充電されるため、Ｖｃａｐの電位は以下の式（１７）に示すように上昇する。
Ｖｃａｐ＝Ｖｒｅｆ２＋（ｉ３６＋ｉ３８）×ｔ÷Ｃ２２  ・・・（１７）
【００５３】
Ｖｃａｐ電位が、基準電圧Ｖｒｅｆ３よりも上昇すると、第２コンパレータ２４の出力がＨｉからＬｏになり、第１ＰＭＯＳ３２がＯＦＦし、第１充電電流源３６停止する。この時のコンデンサ２２のＶｃａｐ電位は以下の式（１８）により求まる。
Ｖｃａｐ＝Ｖｒｅｆ３＋ｉ３８×ｔ÷Ｃ２２  ・・・（１８）
これにより、Ｖｃａｐには図４に示すように、振幅が大きい三角波が生成される。
【００５４】
このように、本実施の形態に係る三角波発生回路１０では、電源電圧ＶＣＣ２０とスイッチングレギュレータ出力電圧ＶＯＵＴ２１とが均衡している場合には、振幅が大きい三角波を供給することができる。このような三角波をスイッチングレギュレータに供給することにより、三角波の周期の度に、安定したパルスを出力し、リップル電圧を小さくすることができる。
【００５５】
図５に本発明の三角波発生回路１０を用いた、電圧帰還型ＰＷＭ方式の昇圧スイッチングレギュレータを示す。図５に示すように、本実施の形態に係るスイッチングレギュレータは、三角波発生回路１０、第１ＦＢ（フィードバック）抵抗５１、第２ＦＢ（フィードバック）抵抗５２、エラーアンプ５５、ＰＷＭコンパレータ５７、プリドライバ段５８、スイッチングＮＭＯＳトランジスタ５９、インダクタ６０、ショットキーダイオード６１、コンデンサ６２、負荷６３を備えている。
【００５６】
スイッチングレギュレータ出力電圧ＶＯＵＴ２１は、一方の電極がＧＮＤに接地されたコンデンサ６２の他方の電極と、整流用のショットキーダイオード６１のカソード端子と、第１ＦＢ抵抗５１の一方端と、三角波発生回路１０と、負荷６３に接続されている。第１ＦＢ抵抗５１の他方端は、一方端がＧＮＤに接地された第２ＦＢ抵抗５２の他方端と接続されている。第１ＦＢ抵抗５１と第２ＦＢ抵抗５２との間のノード５３は、エラーアンプ５５の−入力に接続されている。エラーアンプ５５の＋入力は、基準電圧Ｖｒｅｆ５４に接続されている。
【００５７】
エラーアンプ５５の出力は、ＰＷＭコンパレータ５７の＋入力に接続され、ＰＷＭコンパレータ５７の−入力は三角波発生回路１０の出力と接続される。ＰＷＭコンパレータ５７の出力は、プリドライバ段５８の入力に接続されている。プリドライバ段５８の出力は、ＩＣ内部にあるスイッチングＮＭＯＳトランジスタ５９のゲート端子に接続されている。なお、スイッチングＮＭＯＳトランジスタ５９は、ＩＣ外部に設けられる場合もある。スイッチングＮＭＯＳトランジスタ５９のソース端子はＧＮＤと短絡され、ドレイン端子は、電源電圧ＶＣＣ２０に接続されている。
【００５８】
電源電圧ＶＣＣ２０は、三角波発生回路１０とインダクタ６０の一方端とに接続されている。インダクタ６０の他方端は、ショットキーダイオード６１のアノード端子に接続されている。本実施の形態に係るスイッチングレギュレータでは、三角波発生回路１０で発生された三角波を用いて、スイッチングレギュレータ出力電圧ＶＯＵＴ２１を略一定に保持する。
【００５９】
電源電圧ＶＣＣ２０とスイッチングレギュレータ出力電圧ＶＯＵＴ２１とを比較する第１コンパレータ２３の出力電圧がＬｏ時、すなわち、動作Ａのスイッチングレギュレータのトータルゲインと、第１コンパレータ２３の出力電圧がＨｉ時、すなわち、動作Ｂのスイッチングレギュレータのトータルゲインの周波数特性の結果を図６に示す。
【００６０】
図６に示すように、第１コンパレータ２３の出力電圧がＬｏ時（動作Ａ時）には、振幅が小さい三角波を供給することで、トータルゲインを大きくすることができる。また、第１コンパレータ２３の出力電圧がＨｉ時（動作Ｂ時）には、振幅が大きい三角波を供給することで、トータルゲインを低下させることができる。
【００６１】
従って、電源電圧ＶＣＣ２０とスイッチングレギュレータ出力電圧ＶＯＵＴ２１との電位差が十分にある時は、振幅が小さい三角波を供給することで、出力制度の向上と、過渡応答特性を向上させることが可能である。また、電源電圧ＶＣＣ２０と、スイッチングレギュレータ出力電圧ＶＯＵＴ２１とが均衡している場合は、振幅が大きい三角波を供給することで、スイッチングレギュレータのトータルゲインを低下させることができる。これにより、高速なエラーアンプ、高速なＰＷＭコンパレータなどの技術的要素が高い回路を用いなくても、三角波の周期ごとに安定したパルスを出力し、リップル電圧を小さくすることができる。
【００６２】
このように、電源電圧ＶＣＣ２０とスイッチングレギュレータ出力電圧ＶＯＵＴ２１との差により、ＰＷＭコンパレータ５７に入力される三角波の振幅を変化させることにより、リップルを低減させたり、出力電圧精度や過渡応答特性を向上させることができる。
【図面の簡単な説明】
【００６３】
【図１】実施の形態に係る三角波発生回路の構成を示す図である。
【図２】本実施の形態に係る三角波発生回路に用いられる基準電圧可変回路の構成を示す図である。
【図３】第１コンパレータの出力がＬｏ時の三角波発生回路の動作（動作Ａ）を説明するためのタイミングチャートである。
【図４】第１コンパレータの出力がＨｉ時の三角波発生回路の動作（動作Ｂ）を説明するためのタイミングチャートである。
【図５】実施の形態に係る三角波発生回路を用いたスイッチングレギュレータの構成を示す図である。
【図６】図５に示すスイッチングレギュレータのトータルゲインを説明するための図である。
【図７】従来の三角波発生回路を用いたスイッチングレギュレータの構成を示す図である。
【図８】従来の三角波発生回路の構成を示す図である。
【図９】従来の三角波発生回路で生成される三角波の例を示す図である。
【図１０】従来の三角波発生回路で生成される三角波の例を示す図である。
【符号の説明】
【００６４】
１０  三角波発生回路
２０  電源電圧ＶＣＣ
２１  スイッチングレギュレータ出力電圧ＶＯＵＴ
２２  コンデンサ
２３  第１コンパレータ
２４  第２コンパレータ
２５  第３コンパレータ
２６  第４コンパレータ
２７  可変基準電圧回路
２８  ＲＳフリップフロップ
２９  第１二入力ＡＮＤ回路
３０  二入力ＮＡＮＤ回路
３１  第２二入力ＡＮＤ回路
３２  第１ＰＭＯＳ
３３  第１ＮＭＯＳ
３４  第２ＰＭＯＳ
３５  第２ＮＭＯＳ
３６  第１充電電流源
３７  第１放電電流源
３８  第２充電電流源
３９  第２放電電流源
４１  第３ＮＭＯＳのゲート端子
４２  第３ＮＭＯＳ
４３  第１抵抗
４４  第２抵抗
４５  第３抵抗
５１  第１ＦＢ抵抗
５２  第２ＦＢ抵抗
５３  第１ＦＢ抵抗５１と第２ＦＢ抵抗５２の間のノード
５５  エラーアンプ
５７  ＰＷＭコンパレータ
５８  プリドライバ段
５９  スイッチングＮＭＯＳトランジスタ
６０  インダクタ
６１  ショットキーダイオード
６２  コンデンサ
６３  負荷
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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