(57)【要約】本発明は、プリアンプと各種センサーアンプとが集積されたヘッドＩＣにおいて、プリアンプがリード動作中であっても、各種センサーアンプに対するレジスタ設定等の通信を可能にする。併せて、これまで通信に必要であった通信線を削除するディスク装置を提供するものである。ディスク装置（１００）はリード・ライトプリアンプと各種センサーアンプとが集積されたヘッドＩＣ（１），ＦＰＣ（２１）及びディスク装置制御回路部（３１）を備える。ヘッドＩＣ（１）の動作状態と各種センサーアンプの検出値は、アンプ／通信制御回路（９）にしたレジスタの値を設定及び読み出すことで行う。切換スイッチ（７），（３２）の切り換えによってリード信号差動出力線（２５），（２６）またはライト信号差動入力線（２７），（２８）を、通信線として兼用する。通信は通信制御回路（３４）とアンプ／通信制御回路（９）とが行う時分割した非同期通信で実現し、その通信信号のレベルはリード信号又はライト信号と同レベルにする。【特許請求の範囲】
【請求項１】
ディスク媒体のトラックを横切る方向にリード及びライトヘッドを移動させるアクチュエータと、装置筐体上に備え付けられた装置制御回路との間をＦＰＣによって電気的に接続し、前記ＦＰＣ上にリード／ライトプリアンプ回路と、１つ以上のセンサーアンプが集積されたヘッドＩＣが搭載され、前記ヘッドＩＣの動作は、前記ヘッドＩＣに具備されたレジスタの値によって決定され、アンプが検出する検出値も前記レジスタに格納し、前記装置制御回路が前記レジスタへの値の設定及び読み出しに必要な通信線は、前記リード／ライトプリアンプ回路のリード信号出力線及びライト信号入力線のどちらか一方あるいは両方で兼用することを特徴とするディスク装置。
【請求項２】
請求項１記載のディスク装置において、通信線と兼用するリード信号出力線またはライト信号入力線が、差動信号を用いた対２線方式であることを特徴とするディスク装置。
【請求項３】
請求項１記載のディクス装置において、通信線と兼用するリード信号出力線またはライト信号入力線の信号レベルが、リード信号あるいはライト信号の信号レベルと、等しいレベルで通信することを特徴とするディスク装置。
【請求項４】
請求項１記載のディスク装置において、前記ヘッドＩＣ及び装置制御回路の双方に、同周波数で発振する発振器を具備し、前記発振器の発振周波数を所定数分周したサンプリングクロックのレートをボウレートとする非同期通信方式にて通信することを特徴とするディスク装置。
【請求項５】
請求項１記載のディスク装置において、前記ヘッドＩＣが再生するサーボデータのプリアンブル信号からシリアルクロックを生成するシリアルクロック生成回路がヘッドＩＣと装置制御回路の双方に具備され、前記シリアルクロックを元に同期通信方式にて通信することを特徴とするディスク装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、ヘッドアクチュエータ側とディスク装置制御回路基板とを接続するＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）上にプリアンプ及び各種センサーアンプ回路を集積したヘッドＩＣを搭載する磁気ディスク装置等のディスク装置に関する。特に、シリアル転送によるレジスタの設定によってパラメータや動作モード等を制御するヘッドＩＣにおいて、その通信線の削減と、通信信号が再生信号に与える妨害を排除したディスク装置に関するものである。
【背景技術】
【０００２】  近年、情報化社会における情報量の増加と携帯機器利用の増大に伴い、ディスク装置の大容量化及び小型化，高速データ転送化が要求されてきている。このためディスク装置は、記録密度（ＢＰＩ：Ｂｉｔ  Ｐｅｒ  Ｉｎｃｈ）の増加が著しくなってきている。一方、こうしたＢＰＩの増加に伴い、各回路ブロックの統合及びインターフェース数の削減や各信号へのノイズの混入が問題となる。【０００３】  特に、微弱なヘッド読取信号を増幅するヘッドＩＣが搭載されたリード・ライトプリアンプ回路にノイズが加わると、リードデータにノイズが混入してしまうため、エラーレートが増加し、性能が低下するという不具合が生じる。【０００４】  図８は従来のディスク装置のヘッドＩＣ１０９と、マイコン等を含むディジタル回路側となるディスク装置制御回路１１０のブロック図を示す。特にシリアル転送ラインのレジスタ設定によるリード・ライトプリアンプの機能設定を示すブロック図を示している。ヘッドＩＣとしてのリード・ライトプリアンプ回路１０１が高機能になるにつれて機能設定用のレジスタが多数必要となる。例えば、ライト電流やＭＲヘッドの採用に伴うリード・センス電流の切替え、アクセス時のアクティブ・モードとアクセス待ちでのパワーセーブ・モードの設定等を行うために多数のレジスタが必要になる。【０００５】  従来技術は、たとえば特開平１１−３５０２号公報に開示されている。この例によれば、図８に示すように、リード・ライトプリアンプ回路内にレジスタ１０２を内蔵し、シリアル転送によるレジスタ設定及び読み出しによって高機能化に対応させ、さまざまな回路定数の設定や回路の状態を読み出せるようにしている。ここでシリアル転送ラインは、シリアルデータイネーブル信号ＳＤＥＮを送る転送ライン１０３、シリアル転送クロックＳＣＬＫを供給する転送ライン１０４及びレジスタ設定データＳＤＡＴＡを送る転送ライン１０５の３本で構成するのが一般的である。また、それらの信号レベルは０〜３．３Ｖや０〜５Ｖで作動するＣＭＯＳロジックやＴＴＬレベルで決定される。【０００６】  図９は、図８のシリアル転送ラインによるレジスタ設定のためのタイミングチャートを示す。図９において、シリアルデータイネーブル信号ＳＤＥＮは、ハイ・イネーブル信号である。通常は、イネーブル時にデータがレジスタ１０２にセットされたり、読み出されたりする。シリアル転送クロックＳＣＬＫは、データ・セット用のクロックである。この一例においては、立ち上がりエッジ、すなわち、ポジティブエッジでデータ・セットを行っている。シリアル転送データＳＤＡＴＡは、シリアル転送クロックＳＣＬＫの立ち上がりで確定され、レジスタ１０２に対する転送データを設定する。【０００７】  さらに従来例では、ヘッドＩＣ１０１のレジスタを設定するマイコン等のディジタル回路１０１側には、レジスタ設定時以外はシリアル転送ラインをハイインピーダンス（Ｈｉ−Ｚ）にするハイインピーダンス回路を設けている。リード・ライトプリアンプ回路として機能するヘッドＩＣのレジスタ設定に使用するシリアル転送ラインを、データ設定時以外は、ハイインピーダンスにすることにより、信号ラインをマイコンを含むディジタル回路��とヘッドＩＣ側を電気的に絶縁分離し、ディジタル回路側のノイズがヘッドＩＣに影響を及ぼさないようにすることが提案されている。【０００８】  近年、携帯機器利用が増大する中、ディスク装置のさらなる小型化が進んできている。こうしたディスク装置では複数の機能の異なる回路ブロックを、ひとつのＩＣにシステム化した、いわゆる、システムオンチップ化が図られている。今後はさらに、リード・ライトプリアンプも各種センサーアンプと統合されて１つのＩＣに搭載されようとしている。これまでのリード・ライトプリアンプの単体機能のヘッドＩＣであれば、リード・ライト動作と通信動作を時間的に分離することも可能である。しかし、他のセンサーアンプも合わせてＩＣ化すると、センサーアンプへの通信はリード・ライト動作に対して非同期であるため、リード動作中にもシリアル通信を行う必要がある。ここで、ＩＣ化される他のセンサーアンプとしては、ディスク装置に一般的に装備される、たとえば、温度センサーアンプを挙げることができる。温度センサーアンプとしては、たとえば、温度によって抵抗が変化する熱電対や電圧が変化するトランジスタのベース・エミッタ間電圧（Ｖｂｅ）を検出・増幅するものが知られている。その増幅された電圧をＡ／Ｄ（アナログ／ディジタル）変換してレジスタに記憶し、マイコン等によって、そのレジスタを読み出すことで、ディスク装置の温度を知ることができる。ディスク装置の高密度化に伴い、マイコンは温度に応じてリード信号の等化特性を、きめ細かに微調整する必要がある。また、最近ではディスク装置の温度を常に監視することが重要になってきている。【０００９】  しかしながら、従来の構成ではシリアル転送ラインをＨｉ−Ｚハイインピーダンスにしている間はレジスタに対して、設定及び読み出しが行えないという不具合が生じる。さらに、ヘッドＩＣと通信を行うためには３線の通信線が必要となる。ヘッドＩＣとマイコン等のディジタル回路側とを結線するコネクタのピン数を消費するため、ディスク装置の小型化への障害となっている。
【発明の開示】
【００１０】  本発明は、リード・ライトプリアンプと各種センサーアンプとがＩＣ化されたヘッドＩＣにおいて、従来の不具合を解決するものである。リード・ライトプリアンプがリード動作中であっても、各種センサーアンプに対するレジスタ設定等の通信を可能にするものである。これまで通信に必要であった通信線を排除するとともに、その通信信号がリード信号に妨害を与えることなく継続して良好なリード動作を行えるディスク装置を提供する。
【００１１】  本発明のディスク装置は、ディスク媒体のトラックを横切る方向にヘッドを移動させるアクチュエータと、装置筐体に具備されたマイコン等を含むディジタル制御回路基板とを、ＦＰＣによって電気的に接続する。リード・ライトプリアンプと各種センサーアンプとが集積されたヘッドＩＣが、ＦＰＣ上に搭載されるとともに接続されている。ヘッドＩＣの動作状態は、その内部に持つレジスタの値によって変更することができる。また、ヘッドＩＣが検出した各検出値はレジスタに格納する。これによって、ディジタル制御回路側からの通信によって、読み出しが可能になる。そして、前記、通信はライト信号の入力線及びリード信号の出力線のどちらか一方か、または両方を兼用する。
【００１２】  さらに、ライト信号の入力線とリード信号の出力線は、それぞれ差動２線式とし、対配線されるとともに、信号レベルもリード信号あるいはライト信号と同レベルにして通信を行う。
【図面の簡単な説明】
【００１３】
【図１】図１は本発明の実施の形態１にかかるディスク装置のブロック図である。
【図２Ａ】図２Ａは本発明の実施の形態１にかかる通信制御回路の詳細なブロック図である。
【図２Ｂ】図２Ｂは本発明の実施の形態１にかかるアンプ／通信制御回路の詳細なブロック図である。
【図３】図３は本発明の実施の形態１にかかる通信手法を説明するタイミングチャートである。
【図４】図４は本発明の実施の形態２にかかるディスク装置のブロック図である。
【図５】図５は本発明の実施の形態２にかかる通信手法を説明するタイミングチャートである。
【図６】図６は本発明の実施の形態２にかかる通信手法でヘッドＩＣへの設定を説明するタイミングチャートである。
【図７】図７は本発明の実施の形態２にかかる通信手法でヘッドＩＣからの読み出しを説明するタイミングチャートである。
【図８】図８は従来例のディスク装置を示すブロック図である。
【図９】図９は従来例にかかる通信手法を示すタイミングチャートである。
【符号の説明】
【００１４】１  ヘッドＩＣ
３  リードアンプ
６  ライトアンプ
７，３２  切換スイッチ
８，３３  双方向バッファ
９，７４  アンプ／通信制御回路
１０，３５  発振器（ＯＳＣ）
１５  温度センサー
１６  温度センサーアンプ
１７，２０  Ａ／Ｄ変換器
１８  ショックセンサー
１９  ショックセンサーアンプ
２１  ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）
２２  正電源信号線
２３  負電源信号線
２４  グランド信号線
２５，２６  リード信号差動出力線
２７，２８  ライト信号差動入力線
２９  リード・ライト信号線
３０  フォールト信号線
３１  ディスク装置制御回路部
３４，７５  通信制御回路
３６  システムコントローラ
７０  イネーブル信号線
１００  ディスク装置
【発明を実施するための最良の形態】
【００１５】  以下本発明の実施の形態について、図面を参照しながら説明する。【００１６】  （実施の形態１）
図１は、本発明の実施の形態１にかかるディスク装置のブロック図である。ディスク装置１００はヘッドＩＣ１，ディスク装置制御回路部３１を備える。ヘッドＩＣ１とディスク装置制御回路部３１はＦＰＣ２１によって接続される。ディスク装置１００はさらにリードヘッド２，ライトヘッド５及びショックセンサー１８を備える。【００１７】  ヘッドＩＣ１には、ＩＣ化されたリードアンプ３，ライトアンプ６が搭載されている。ヘッドＩＣ１はさらに切換スイッチ７，双方向バッファ８及びアンプ／通信制御回路９を備える。さらにＯＳＣ１０，温度センサー１５，温度センサーアンプ１６を備え、さらにＡ／Ｄ変換器１７，２０を備える。【００１８】  さらにヘッドＩＣ１には各種の入・出力端子が用意されている。ヘッドＩＣ１は後述のＦＰＣ２１に搭載、接続され、ＦＰＣ２１を介してディスク装置制御回路部３１との間で信号授受を行う。【００１９】  ディスク装置制御回路部３１は、切換スイッチ３２，双方向バッファ３３，通信制御回路３４，ＯＳＣ３５及びシステムコントローラ３６を備える。システムコントローラ３６には、図示しないリードチャネル，マイコン，ハードディスクコントローラ，サーボコントローラ及びメモリー等が搭載されている。又、ディスク装置制御回路部３１には各種の入・出力端子が配設されている。これらの入・出力端子はＦＰＣ２１を介して前述のヘッドＩＣ１との間で信号の授受を行うために用意されている。【００２０】  ヘッドＩＣ１とディスク装置制御回路部３１は、ＦＰＣ２１に配設された各種の信号線２２〜３０を介して電気的に接続される。正電源（以降ＶＡＡ）信号線２２，負電源（以降ＶＥＥ）信号線２３，グランド（以降ＧＮＤ）信号線２４はヘッドＩＣ１に電源を供給するために用意されている。また、リード信号差動出力線２５，２６及びライト信号差動入力線２７，２８及びリード・ライト信号線２９及びフォールト信号線３０が配設されている。【００２１】  ヘッドＩＣ１側に配置されるリードヘッド２及びライトヘッド５は、図示しないディスク上に記録された信号を感知し、ディスク上にデータを記録する。リードアンプ３及びライトアンプ６はヘッドＩＣ１内に集積されて搭載されている。リードアンプ３から出力されるリード信号の差動出力は、リード信号差動出力線２５，２６を介して出力される。また、ライト信号の差動出力はライト信号差動出力線２７，２８を介してライトアンプ６に入力される。【００２２】  切換スイッチ７，３２及び双方向バッファ８，３３は連動して作動するように構成されている。これらの切換スイッチ及び双方向バッファは制御線３７，４０がＨｉｇｈレベルのときＨ側に、ＬｏｗレベルのときにはＬ側にそれぞれ信号が流れるように構成されている。【００２３】  発振器１０，３５は所定の周波数で発振する。発振器１０はアンプ／通信制御回路９を駆動するための信号を作る。発振器３５は通信制御回路３４を駆動するための信号を作る。【００２４】  アンプ／通信制御回路９はリードアンプ３，ライトアンプ６，温度センサーアンプ１６及びショックセンサーアンプ１９を制御する。また、アンプ／通信制御回路９は双方向バッファ８を制御線３７を介して制御する。また、アンプ／��信制御回路９は、ディスク装置制御回路部３１との通信を制御する。【００２５】  通信制御回路３４はヘッドＩＣ１との通信を制御する。温度センサー１５はヘッドＩＣ１の温度を検出し、その温度に応じた所定の電圧を出力する。温度センサー１５から出力された比較的小さな出力電圧は温度センサーアンプ１６によってＡ／Ｄ変換器１７を駆動するに足りる大きさまで電圧を増幅する。温度センサーアンプ１６で増幅されたアナログ電圧はＡ／Ｄ変換器１７によってディジタル信号に変換される。【００２６】  ショックセンサー１８はディスク装置１００に加わる衝撃を検知する。ショックセンサーアンプ１９はショックセンサー１８に生じた比較的小さなアナログ電圧を所定の大きさまで増幅する。Ａ／Ｄ変換器２０はショックセンサーアンプ１９から出力されたアナログ電圧をディジタル信号に変換する。こうして変換されたディジタル信号によって、アンプ／通信制御回路９が制御される。【００２７】  次に各部の動作について説明する。リードヘッド２，リードアンプ３，ライトヘッド５及びライトアンプ６は従来のヘッドＩＣに搭載されており、既知の構成であるため詳細な説明は省略する。リードアンプ３及びライトアンプ６はアンプ／通信制御回路９に搭載されたレジスタの設定値を制御バス配線１１及び１２を介して受け取り、その設定値に応じてアンプゲインや帯域、バイアス電流、ライト電流等が調整される。【００２８】  また、リードアンプ３及びライトアンプ６は、リードヘッド２，ライトヘッド５の動作が正常であるか否かのエラー情報をアンプ／通信制御回路９に出力し、前記レジスタの所定のエリアに格納する。そして、前記エラー情報はフォールト信号線３０を介して直接、ディスク装置制御回路部３１に出力する。エラー情報をどのような形式で出力するかは前記レジスタの設定によって選択する。【００２９】  ここで、レジスタの設定値と各回路との関係について、一例をあげて説明する。例えば、８ビットのアドレスに対応して８ビットのデータ用のレジスタが割り当てられているとすると、合計で２０４８ビットのデータを記憶できるレジスタ領域を定義できる。一般にはそれほどのビット数は必要なく、必要に応じたアドレス領域のみ使用する。例として、アドレス０番の８ビットを用いてライトアンプのライト電流が設定される流れを以下に述べる。データビット数として８ビットあるので２５６通りの電流値が定義できるが、１０ｍＡｐｐから７３．７５ｍＡｐｐの電流振幅値を対応させる。すなわちデータが１増えるごとにライト電流値が０．２５ｍＡの振幅が増加することになる。したがって、５０ｍＡｐｐのライト電流の振幅値にする場合は１６０に相当する“１０１０００００”に８ビットのレジスタを設定すればよい。この設定値は先に説明した制御バス１２を介してライトアンプ６に出力され、ライトアンプ内に設けられたライト電流可変回路によってライト電流が調整される。【００３０】  次に、本発明の主要部であるアンプ／通信制御回路９及び通信制御回路３４の動作及びその通信手法について説明する。Ｒ／Ｗ信号線２９にはリードとライトを切り換える信号が供給されている。この切り換え信号は、システムコントローラ３６の指令に基づき制��される。Ｒ／Ｗ信号線２９の信号がＨｉｇｈレベルであるときは、リードの状態であり、Ｌｏｗレベルであるときはライトの状態として設定する。Ｒ／Ｗ信号線２９の信号がＨｉｇｈレベルのとき、アンプ／通信制御回路９によって、制御線３８を介して切換スイッチ７は接点ａ側に接続される。【００３１】  同様に切換スイッチ３２も通信制御回路３４によって、制御線３９を介して接点ａ側に接続される。逆にＲ／Ｗ信号線２９の信号がＬｏｗレベルであるときは、切換スイッチ７と切換スイッチ３２は共に接点ｂ側に接続される。したがって、双方向バッファ８，３３は、リード状態時はライト信号の２つのライト信号差動入力線２７，２８に接続される。ライト状態時はリード信号差動出力線２５，２６が接続されることになる。ディスク装置の電源が投入された直後は通信制御回路３４が送信側、アンプ／通信制御回路９が受信側で初期化される。【００３２】  アンプ／通信制御回路９と通信制御回路３４の詳細な動作について、図２Ａ，図２Ｂのブロック図及び図３のタイミングチャートを用いて説明する。図２Ａは図１に示した通信制御回路３４の内部構成を示すブロック図である。図２Ｂは同様にアンプ／通信制御回路９の内部構成を示すブロック図である。図２Ａ，図２Ｂにおいて、同じ符号は同じ機能を有する。【００３３】  図２Ａに示した通信制御回路３４及び図２Ｂに示したアンプ／通信制御回路９は各別に、通信に用いるデータを記憶するレジスタ１，レジスタ２・・・レジスタＮを備えたレジスタ群６０と、レジスタ群６０の各レジスタの値を選択して出力するマルチプレクサ（ＭＵＸ）４１を備える。また、送信を制御する送信コントローラ４２、送信するデータをシリアルデータに変換するロード機能付シフトレジスタ４３を備える。さらに、通信制御回路３４及びアンプ／通信制御回路９は、各別にロード機能付シフトレジスタの出力を制御するアウトプットイネーブル付のバッファ４４を備えている。【００３４】  図２Ａに示した制御線３９は図１に示した制御線３９と同じであり、双方向バッファ３３に接続されている。通信制御回路３４及びアンプ／通信制御回路９はさらに、シリアルデータをパラレルデータに変換するシフトレジスタ４６，受信データの立下りエッジを検出する立下りエッジ検出回路４７，基本クロックから通信クロックを生成する通信クロック生成回路４８及びシフトレジスタ４６のデータをホールドするためのパルスを作り出すホールドパルス生成回路４９を備えている。ＯＳＣ３５は通信クロック生成回路４８を駆動するための基本パルスを作り出す発振回路である。【００３５】  通信制御回路３４及びアンプ／通信制御回路９はさらに、受信データレジスタ５１，受信アドレスレジスタ５２，受信コマンドレジスタ５３及びパリティーチェックレジスタ５４を備える。【００３６】  さらに通信制御回路３４及びアンプ／通信制御回路９は、受信コントローラ５５，送受信タイマー兼双方向バッファコントローラ５６を備える。受信コントローラ５５は受信した内容に応じて受信処理を行う。送受信タイマー兼双方向バッファコントローラ５６は送信コントローラ４２及び受信コントローラ５５からの指令に基づき、所定の時間をカウントする。カウン��の状態に応じて双方向バッファ３３を制御する。こうして、制御線４０を介して双方向バッファ３３が制御される。【００３７】  図２Ａに示した送受信タイマー兼双方向バッファコントローラ５６は制御線４０を介して双方向バッファ３３を制御する。図２Ｂに示した送受信タイマー兼双方向バッファコントローラ５６は制御線３７を介して双方向バッファ８を制御する。【００３８】  図２Ａに示した制御線３９，４０及び図２Ｂに示した制御線３７，３８は図１に示したそれらのものと同じである。【００３９】  図３は通信に用いる信号フォーマットを示す。ＲＳ２３２Ｃ通信に用いられる非同期通信方式であるＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｒｅｃｅｉｖｅｒ  Ｔｒａｎｓｍｉｔｔｅｒ）を拡張したものを示す。ＲＳ２３２ＣではスタートビットＳＴＢを１ビット、データ長を８ビット、パリティービットＰＢを０ビット、ストップビットＳＰＢを１ビットとして、送信側と受信側の配線を分離している。【００４０】  実施の形態１ではスタートビットＳＴＢを１ビット、データ長１８ビットをコマンドビットＣＢとして２ビット、アドレスビットＡＢとして８ビット、レジスタデータビットＲＤＢを８ビットに分けた。さらにパリティービットＰＢとして１ビット、ストップビットＳＰＢを１ビットとした。コマンドビットＣＢの２ビットで、設定要求コマンド（００），受信要求コマンド（０１）、要求ＯＫコマンド（１０）、要求ＮＧコマンド（１１）を定義する。スタートビットＳＴＢは常にＬｏｗレベルとし、ストップビットＳＰＢは常にＨｉｇｈに設定している。パリティービットＰＢは全ビットの排他的論理和になっており、受信したデータの照合が可能である。【００４１】  次に、ヘッドＩＣ１内のレジスタに所定の値を設定するときの流れについて図１，図２Ａ，図２Ｂ及び図３を用いて説明する。通信制御回路３４では、まずシステムコントローラ３６がレジスタ群６０にあらかじめ設定値を格納し、設定するレジスタのアドレス番号を送信コントローラ４２に指示する（図示せず）。ここで設定値は、たとえば前述したライト電流値を５０ｍＡｐｐに設定する場合であれば、アドレス０番に１６０に相当する“１０１０００００”の８ビットのデータを設定する。送信コントローラ４２は前記指令に基づき、ＭＵＸ４１を制御し、所定のレジスタ値をロード機能付シフトレジスタ４３にロードさせる。また、設定要求コマンド、アドレス、制御ビット（スタートビットＳＴＢ、ストップビットＳＰＢ、パリティービットＰＢをいう）も同時にロードする。その後、送信コントローラ４２は、通信クロック生成回路から入力される送信クロックごとに、前記ロード機能付シフトレジスタ４３のデータをシフトし、図３に示した信号フォーマットＳＦと同じビット列になるようにバッファ４４及び入出力線３９を介して出力する。【００４２】  送信コントローラ４２は全ビット列を出力した後、送受信タイマー兼双方向バッファコントローラ５６に対して、受信データを受信するのに十分な時間のタイマーを起動する。送受信タイマー兼双方向バッファコントローラ５６において、タイマーが起動している間は、制御線４０を介して双方向バッファ３３をＬ側の受信状態��切り換えるとともに、バッファ４４の出力をディスエーブルにする。一方、アンプ／通信制御回路９内ではエッジ検出回路４７が入力された受信データのスタートビットの立下りを検出し、エッジパルスＥＰを生成する。通信クロック生成回路４８はエッジパルスＥＰでもって、内部の通信データのビット周期をカウントするカウンターをリセットし、所定の値をデコードすることによって、サンプリングクロックパルスＳＣＰを生成する。このサンプリングクロックパルスＳＣＰのサンプルレートは一般的にボウレートと呼ばれる。【００４３】  ＯＳＣ１０とＯＳＣ３５の発振周波数が多少ずれていても受信データの安定な領域をサンプルすることができる。そして、入力された受信データはシフトレジスタ４６に入力され、前記サンプリングクロックパルスＳＣＰでもって順次シフトされる。ホールドパルス生成回路４９は、前記立下りエッジパルスＥＰ及びサンプリングクロックパルスＳＣＰ、スタートビットＳＴＰの検出をもとに、データをホールドするタイミングを示すホールドパルスＨＰを生成する。前記ホールドパルスＨＰに基づき、受信データレジスタ５１はレジスタデータビットＲＤＢを、受信アドレスレジスタ５２はアドレスビットＡＢを、受信コマンドレジスタ５３はコマンドビットＣＢを、パリティーレジスタ５４はパリティービットＰＢをそれぞれ格納する。【００４４】  受信コントローラ５５は各レジスタ５１〜５３の各ビットの排他的論理和を行い、パリティービットと照合し受信データの信頼性を確認する。この照合で誤りが無ければ、レジスタ群６０のうちの受信したアドレスのレジスタに受信データを格納する。その後、送受信タイマー兼双方向バッファコントローラ５６に対して、送信データを送信するのに十分な時間のタイマーを起動する。送受信タイマー兼双方向バッファコントローラ５６は、タイマーが起動している間は、制御線３７を介して双方向バッファ８を送信状態に切り換えるとともに、バッファ４４の出力をイネーブルにする。【００４５】  さらに、受信コントローラ５５は送信コントローラに指示を与え、受信したデータ及びアドレスに加えて、上記の照合で誤りが無ければ要求ＯＫコマンドを、誤りがあれば要求ＮＧコマンドを付加したビット列でもって通信制御回路３４に向けて送信する。この送信データは、通信制御回路３４で既に説明した同じ受信手順で受信を行い、以前に送った送信データと照合し、誤りが無ければ送受信処理を終了する。しかし、要求ＮＧコマンドが受信されたりして、以前に送った送信データとの照合で誤りがあった場合は再度送受信の処理を繰り返す。【００４６】  次にヘッドＩＣ１に具備されているレジスタの値を読み出すときの流れについて説明する。【００４７】  通信制御回路３４では、まずシステムコントローラ３６が、ヘッドＩＣ１より読み出すレジスタのアドレス番号を送信コントローラ４２に指示する（図示せず）。送信コントローラ４２は上記指令に基づき、ロード機能付シフトレジスタ４３に受信要求コマンド，アドレス，データ及び制御ビットをロードする。但し、レジスタデータビットＲＤＢは全てゼロとする。その後、送信コントローラ４２は、通信クロック生成回路から入力される送信クロックごと���、上記ロード機能付シフトレジスタ４３のデータをシフトし、図３に示した信号フォーマットＳＦと同じビット列になるようにシリアルデータを出力線４４より出力する。【００４８】  送信コントローラ４２は全ビット列を出力した後、送受信タイマー兼双方向バッファコントローラ５６に対して、受信データを受信するのに十分な時間のタイマーを起動する。送受信タイマー兼双方向バッファコントローラ５６は、タイマーが起動している間は、制御線４０を介して双方向バッファ３３を受信状態に切り換えるとともに、バッファ４４の出力をディスエーブルにする。一方、アンプ／通信制御回路９内では先に述べた同処理でもって受信したビット列のうち、受信データレジスタ５１はレジスタデータビットＲＤＢを、受信アドレスレジスタ５２はアドレスビットＡＢを、受信コマンドレジスタ５３はコマンドビットＣＢを、パリティーレジスタはパリティービットＰＢをそれぞれ格納する。【００４９】  受信コントローラ５５は各レジスタ５１〜５３の各ビットの排他的論理和を行い、パリティービットと照合し受信データの信頼性を確認する。受信コントローラ５５は、前記照合で誤りが無ければ、レジスタ群６０のうちの受信したアドレスのレジスタを送信することを送信コントローラ４２に指示する。そして同時に、送受信タイマー兼双方向バッファコントローラ５６に対して、送信データを送信するのに十分な時間のタイマーを起動する。送受信タイマー兼双方向バッファコントローラ５６は、タイマーが起動している間は、制御線３７を介して双方向バッファ８を送信状態に切り換えるとともに、バッファ４４の出力をイネーブルにする。さらに、送信コントローラ４２は受信コントローラ５５の指示を受け、前記照合で誤りが無ければ、レジスタ群６０のうちの受信したアドレスのレジスタ値に、要求ＯＫコマンド，アドレス及び制御ビットを付加したビット列でもって通信制御回路３４に向けて送信する。また、上記照合で誤りがあれば、レジスタ群データビットは全てゼロとし、要求ＮＧコマンド，アドレス及び制御ビットを付加したビット列でもって通信制御回路３４に向けて送信する。この送信データは、通信制御回路３４において、先に説明した同じ受信手順で受信を行う。パリティービットの照合と以前に送った送信データの要求アドレスとの照合を行い、誤りが無ければ送受信処理を終了するが、要求ＮＧコマンドが受信されととき或いは照合において誤りがあった場合は再度送受信の処理を繰り返す。【００５０】  以上のような通信手段を用いることにより、従来必要であったＳＤＡＴＡ，ＳＣＬＫ，ＳＤＥＮ（図９参照）のシリアル通信線の３つの配線が不要となり、ヘッドＩＣとディジタル制御回路側とを接続するＦＰＣのピン数を削減することができる。この結果、ディスク装置の筐体に取り付けられる回路基板におけるコネクタ（ＦＰＣ）の実装面積を削減することができ、ディスク装置の更なる小型化が可能となる。【００５１】  さらに、送受信にかかわる処理回路は上記説明のようにディジタル信号処理回路で構成されるが、０．５Ｖ〜１．５Ｖ程度の低電源電圧駆動のＩＣ用ロジックセルを用いた処理回路で構成され、リードアンプ回路のリード信号へのノイズの漏れ込みに��し考慮する。また、ライト信号及びリード信号は片側３００ｍＶｐｐ程度のＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  ＳＣＳＩ）規格『ＴＩＡ／ＥＩＡ−６４４』の信号レベルであることから、ライト信号のインターフェースに用いられているＬＶＤＳドライバー及びレシーバと同じＩＣ用セルを通信のインターフェースに用いる。【００５２】  このように構成することで、従来では３．３Ｖや５．０ＶのＣＭＯＳまたはＴＴＬレベルの信号レベルでシリアル通信していたもの比べて、１．５ｄＢ以上もクロストーク成分を削減することができる。また、差動２線式の対配線で配線されるため、通信時に発生する高周波成分のノイズが差動間の容量結合により緩和され、電源グランドへの影響を低減することができる。従って、ヘッドＩＣ１がリード状態にあっても通信による信号ノイズがリード信号に妨害するという不具合を抑止することができ、ヘッドＩＣ１のレジスタ設定や読み出しを行いながら良好なリード信号が得られるディスク装置を提供することができる。【００５３】  なお、実施の形態１では、リード信号出力線とライト信号入力線の両方を通信線として利用する方法について説明した。しかし、ライト／リードプリアンプ回路と一緒に集積されるセンサーアンプの種類やＩＣのゲート規模の削減のために、どちらか一方を用いるものとしても何ら支障は起こらない。例えば温度センサーで検知される装置温度は、非常に短い時間内で上下するようなパラメータではないため、比較的短時間で処理されるライト動作ではモニタする必要がない。したがって、ライト中は通信する必要がないため、通信線の兼用はライト信号入力線のみでよい。【００５４】  また、実施の形態１では双方向バッファの切り換えは、互いに非同期であるため、切り換えタイミングにずれが生じ、両方が出力されるという不具合が起こりうる。しかし、出力に用いる回路にオープンコレクタ形式を用いて、配線途中にプルアップ抵抗を接続し、双方が出力状態であっても信号レベルがＨｉｇｈレベルであるためオープンコレクタのトランジスタはオフ状態にするような配慮がなされている。【００５５】  （実施の形態２）
図４は、本発明の実施の形態２にかかるディスク装置のブロック図である。図４にかかる主な構成要素について以下に説明するが、図１と等しい機能を有するものは同じ符号を用いた。図４において、ヘッドＩＣ１はリードアンプ７１，シリアルクロック生成器７２及びアンプ／通信制御回路７４を備える。リードアンプ７１は図示しない発振器を内蔵し、シリアルクロック生成器７２，７３はリードアンプ７１からの出力信号に対し、所定のフィルタを通過させコンパレータによって通信用のシリアルクロックを生成する。アンプ／通信制御回路７４は図１に示したアンプ／通信制御回路９とほぼ同じ機能を有し、各アンプのレジスタ設定の制御と通信を制御するアンプ／通信制御回路である。実施の形態２のアンプ／通信制御回路７４は実施の形態１のものとは通信方式が異なるので異なる符号を用いた。【００５６】  ディスク装置制御回路部３１はシリアルクロック生成器７３，通信制御回路７５を備える。通信制御回路７５は図１に示した通信制御回路３４とほぼ同じ機能を有するが、通信方式が異なるので異なる符号を用いた。なお、通信制御回路７５から出力される通信のイネーブル信号をとりだすためにイネーブル信号線７０を配設したことでも実施の形態１（図１参照）とは相違する。【００５７】  次に図４に示した実施の形態２にかかる動作について、図５，図６及び図７のタイミングチャートを用いて説明する。【００５８】  図５においては、ハードディスク等のディスク装置の記録媒体に記録されているサーボデータの再生信号ＳＤＲを示している。図５から理解できるように、サーボデータの再生信号ＳＤＲはプリアンブルＰＡ、シンクマークＳＭ、トラック・セクターナンバーＴＳＮ、ａ，ｂ，ｃ，ｄバーストＢＳＴａｄ、ギャップ信号ＧＰからなるデータで構成されている。それぞれの信号の役割は既知の技術であるため詳述は省略する。プリアンブルＰＡは単一周波数の矩形波が記録されており、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）やＡＧＣ（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ）のロックのために使用される。また、シンクマークＳＭはサーボデータの周期に信号処理の周期を同期させるために用いる。さらにトラック・セクターナンバーＴＳＮは一般にグレイコード化したアドレス番号がサーボデータごとに割り当てられている。ａ，ｂ，ｃ，ｄバーストＢＳＴａｄはサーボの相対位置情報を表し、ギャップ信号ＧＰはユーザーデータを記録するときの回転ジッタを吸収するために用意されている。【００５９】  図５を参照すると、再生信号ＳＤＲの下段にはプリアンブルＰＡを拡大した波形を示しており、一定周波数の記録信号の再生波形になっている。【００６０】  ここで、プリアンブルＰＡが図４に示したシリアルクロック生成器７２，７３に入力されると、所定のフィルター処理がなされ、プリアンブルＰＡの拡大信号ＰＡＦに整形される。前記フィルター処理に必要なフィルター特性については特に言及しないが、記録媒体における記録再生系で失われる周波数成分を補償するものであればよい。例えば、磁気記録であれば積分検出で用いられる低域補償型のフィルターやマッチドフィルター等が考えられる。【００６１】  図４のシリアルクロック生成���７２，７３では、図５に示した信号波形ＰＡＦを所定のレベルＳＲＥＦで比較して波形整形処理を行うと、シリアルクロックＳＣを生成して出力する。図４のシリアルクロック生成器７２から出力されるシリアルクロックＳＣはアンプ／通信制御回路７４に入力され、シリアルクロック生成器７３から出力されるシリアルクロックＳＣは通信制御回路７５に入力される。通信制御回路７５にはシステムコントローラ３６から、サーボデータの始まりと終わりのタイミングを知らせるサーボゲート信号が入力されており、シリアルクロックＳＣとサーボゲート信号から、図５に示したイネーブル信号ＥＳが生成され出力される。【００６２】  図６は通信制御回路７５からアンプ／通信制御回路７４へレジスタを設定するときの通信フォーマットを示している。図６において、その最上段に示した信号は図５のイネーブル信号ＥＳに相当する。【００６３】  通信制御回路７５は、イネーブル信号ＥＳとシリアルクロックＳＣに合わせて、図６のシリアルデータＳＤを出力する。このシリアルデータＳＤは、配線３９、双方向バッファ３３、切換スイッチ３２、ライト信号差動入力線２７・２８、切換スイッチ７、双方向バッファ８、配線３８を経て、アンプ／通信制御回路７４に送り届けられる。【００６４】  図６に示したシリアルクロックＳＣは、図５に示したシリアルクロックＳＣに相当する。また、図６において、制御線レベルＶＣは制御線３７，４０のレベル状態を示している。制御線レベルＶＣはＨｉｇｈレベルであるときに、双方向バッファ８，３３はともにＨ側の信号の流れに添うように構成している。シリアルデータＳＤは第１ビットがＲ／Ｗビットを示し、次の８ビットがレジスタのアドレスで、さらに８ビットがそのアドレスのレジスタおけるデータとなっている。そして、前記Ｒ／ＷビットがＬｏｗレベルであるときは通信制御回路７５からアンプ／通信制御回路７４へのレジスタ書き込みとなり、Ｈｉｇｈレベルのときアンプ／通信制御回路７４から通信制御回路７５へのレジスタ読み出しとなる。図６ではＲ／ＷビットがＬｏｗレベルであるので、アドレスビットに相当するアドレスのレジスタに、データビットの値が設定される。【００６５】  図７は図６と同じ信号を示しており、Ｒ／ＷビットはＨｉｇｈレベルである。そして、制御線３７，４０がデータビットの期間にＬｏｗレベルになっており、その期間は双方向バッファ８、３３がＬ側に置かれ、アンプ／通信制御回路７４が送信側になり、通信制御回路７５が受信側となる。このとき、通信制御回路７５が示すアドレスに相当するレジスタの値を、アンプ／通信制御回路７４が送信する。【００６６】  以上のように、本発明の実施の形態２では再生されるサーボデータのプリアンブルＰＡをシリアルクロックＳＣとしてデコードし、そのシリアルクロックＳＣを用いて同期シリアル通信を行っている。これにより、実施の形態１では必要であった発振器（ＯＳＣ）１０及び３５が不要となる。実施の形態１で説明したように、低電源電圧駆動のＩＣ用ロジックセルを用いた回路であっても、リードデータと非同期で発振器が常にクロックを生成している回路では、そのクロックが発生するノイズがわずかでもリードデータに妨害を及ぼす。【００６７】  特にユーザーデータの再生では非常にレベルが劣化した高周波信号が含まれているため、前記妨害が無視できなくなる。実施の形態２では、容易なアナログフィルタとコンパレータとからシリアルクロックＳＣを生成している。さらに、信号品質として高いＳ／Ｎが得られるサーボデータのプリアンブルデータをもとに生成され、その期間にのみ通信を行うため、通信におけるクロック及びデータが発生する高周波ノイズによる妨害の影響も相対的に軽減される。このように、実施の形態２では、実施の形態１に比べ、通信による再生信号への妨害をさらに低減することができるため、ヘッドＩＣのレジスタ設定や読み出しを行いながら、より良好なリード信号が得られるディスク装置が提供することができる。【００６８】  なお、実施の形態２では通信による妨害がリード信号に与える影響を低減することに着目した構成としたために、ディスク装置がリード状態にない場合の通信に関して図示していない。しかし、サーボデータのプリアンブルＰＡのデータからシリアルクロックＳＣが生成されるため、ディスク装置がリード状態にないと通信を行うことができない。しかし、リードアンプ３が擬似的なプリアンブルＰＡの再生信号を発生する発振回路を具備することで容易に行える。あるいは、リードアンプがリード状態にあるときだけ、実施の形態２の通信を行い。リード状態にないときには従来と同様に３線を用いたシリアル通信を行ってもよい。【００６９】  本構成によって、従来においては必要であったシリアル通信用の３つの信号配線が不要となる。また、ヘッドＩＣ１とディジタル制御回路側とを接続するＦＰＣ２１のピン数を削減することができる。併せて、通信に用いる信号レベルが、先に述べたＴＴＬレベルまたはＣＭＯＳレベルから、リード・ライト信号と同レベルの数百ｍＶ程度まで低くすることができる。これにより、通信時のクロストーク成分を１５ｄＢ以上低下させることができる。そして、差動２線式の対配線で配線されるため、通信時に発生する高周波成分のノイズが差動間の容量結合により緩和され、電源グランドへの影響を低減することができる。【００７０】  近年、ディスク装置は携帯機器への利用が進みつつあり、超小型のディスク装置が望まれている。装置の小型化が進むにつれ、回路基板の集積度を高め、配線間距離の過密化を図らなければならない。このため、配線間のクロストークと回路ブロック間の配線数が小型化への大きな障害となる。本発明によれば、ヘッドＩＣ内に各種センサーアンプを集積化した状態で、装置性能に大きく関わるリード信号へのクロストークを大きく低減することができるとともに、装置筐体内と回路基板とを電気的に接続するコネクタ配線数も同時に削減することができ、ディスク装置の大幅な小型化を実現することができる。
【産業上の利用可能性】
【００７１】  本発明の構成によれば、リード／ライトプリアンプ回路と各種センサーアンプを１つに集積したヘッドＩＣのレジスタ設定及び読み出しに伴う通信において、リード時はライト信号の差動入力線を、ライト時はリード信号の差動出力線を、通信線として利用する。併せて、通信に用いる信号レベルをライト入力信号の信号レベル又はリード出力信号の信号レベルと同レベルにすることで、通信時の信号ノイズを大きく低減することができる。【００７２】  これにより、常時ヘッドＩＣとの通信を維持した状態で良好に再生信号を得ることができる。そして、従来必要であった通信線を削除することによって、ディスク装置の筐体に取り付けられる回路基板におけるコネクタの実装面積を削減することができ、超小型ディスク装置への展開が可能であるので産業上の利用可能性は高い。
【図１】
2006030885.tif 000002
【図２Ａ】
2006030885.tif 000003
【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成18年12月19日(2006.12.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ディスク媒体のトラックを横切る方向にリード及びライトヘッドを移動させるアクチュエータと、装置筐体上に備え付けられた装置制御回路との間をＦＰＣによって電気的に接続し、前記ＦＰＣ上にリード／ライトプリアンプ回路と、1つ以上のセンサーアンプが集積されたヘッドＩＣが搭載され、前記ヘッドＩＣの動作は、前記ヘッドＩＣに具備されたレジスタの値によって決定され、アンプが検出する検出値も前記レジスタに格納し、前記装置制御回路が前記レジスタへの値の設定及び読み出しに必要な通信線は、前記リード／ライトプリアンプ回路のリード信号出力線及びライト信号入力線のどちらか一方あるいは両方で兼用することを特徴とするディスク装置。
【請求項２】
請求項1記載のディスク装置において、通信線と兼用するリード信号出力線またはライト信号入力線が、差動信号を用いた対２線方式であることを特徴とするディスク装置。
【請求項３】
請求項1記載のディクス装置において、通信線と兼用するリード信号出力線またはライト信号入力線の信号レベルが、リード信号あるいはライト信号の信号レベルと、等しいレベルで通信することを特徴とするディスク装置。
【請求項４】
請求項1記載のディスク装置において、前記ヘッドＩＣ及び装置制御回路の双方に、同周波数で発振する発振器を具備し、前記発振器の発振周波数を所定数分周したサンプリングクロックのレートをボウレートとする非同期通信方式にて通信することを特徴とするディスク装置。
【請求項５】
請求項１記載のディスク装置において、前記ヘッドＩＣが再生するサーボデータのプリアンブル信号からシリアルクロックを生成するシリアルクロック生成回路がヘッドＩＣと装置制御回路の双方に具備され、前記シリアルクロックを元に同期通信方式にて通信することを特徴とするディスク装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘッドアクチュエータ側とディスク装置制御回路基板とを接続するＦＰＣ（Flexible Printed Circuit）上にプリアンプ及び各種センサーアンプ回路を集積したヘッドＩＣを搭載する磁気ディスク装置等のディスク装置に関する。特に、シリアル転送によるレジスタの設定によってパラメータや動作モード等を制御するヘッドＩＣにおいて、その通信線の削減と、通信信号が再生信号に与える妨害を排除したディスク装置に関するものである。
【背景技術】
【０００２】
近年、情報化社会における情報量の増加と携帯機器利用の増大に伴い、ディスク装置の大容量化及び小型化，高速データ転送化が要求されてきている。このためディスク装置は、記録密度（ＢＰＩ：Bit Per Inch）の増加が著しくなってきている。一方、こうしたＢＰＩの増加に伴い、各回路ブロックの統合及びインターフェース数の削減や各信号へのノイズの混入が問題となる。
【０００３】
特に、微弱なヘッド読取信号を増幅するヘッドＩＣが搭載されたリード・ライトプリアンプ回路にノイズが加わると、リードデータにノイズが混入してしまうため、エラーレートが増加し、性能が低下するという不具合が生じる。
【０００４】
図８は従来のディスク装置のヘッドＩＣ１０９と、マイコン等を含むディジタル回路側となるディスク装置制御回路１１０のブロック図を示す。特にシリアル転送ラインのレジスタ設定によるリード・ライトプリアンプの機能設定を示すブロック図を示している。ヘッドＩＣとしてのリード・ライトプリアンプ回路１０１が高機能になるにつれて機能設定用のレジスタが多数必要となる。例えば、ライト電流やＭＲヘッドの採用に伴うリード・センス電流の切替え、アクセス時のアクティブ・モードとアクセス待ちでのパワーセーブ・モードの設定等を行うために多数のレジスタが必要になる。
【０００５】
従来技術は、たとえば特開平１１−３５０２号公報に開示されている。この例によれば、図８に示すように、リード・ライトプリアンプ回路内にレジスタ１０２を内蔵し、シリアル転送によるレジスタ設定及び読み出しによって高機能化に対応させ、さまざまな回路定数の設定や回路の状態を読み出せるようにしている。ここでシリアル転送ラインは、シリアルデータイネーブル信号ＳＤＥＮを送る転送ライン１０３、シリアル転送クロックＳＣＬＫを供給する転送ライン１０４及びレジスタ設定データＳＤＡＴＡを送る転送ライン１０５の３本で構成するのが一般的である。また、それらの信号レベルは０〜３．３Vや０〜５Vで作動するＣＭＯＳロジックやＴＴＬレベルで決定される。
【０００６】
図９は、図８のシリアル転送ラインによるレジスタ設定のためのタイミングチャートを示す。図９において、シリアルデータイネーブル信号ＳＤＥＮは、ハイ・イネーブル信号である。通常は、イネーブル時にデータがレジスタ１０２にセットされたり、読み出されたりする。シリアル転送クロックＳＣＬＫは、データ・セット用のクロックである。この一例においては、立ち上がりエッジ、すなわち、ポジティブエッジでデータ・セットを行っている。シリアル転送データＳＤＡＴＡは、シリアル転送クロックＳＣＬＫの立ち上がりで確定され、レジスタ１０２に対する転送データを設定する。
【０００７】
さらに従来例では、ヘッドＩＣ１０１のレジスタを設定するマイコン等のディジタル回路１０１側には、レジスタ設定時以外はシリアル転送ラインをハイインピーダンス（Ｈｉ―Ｚ）にするハイインピーダンス回路を設けている。リード・ライトプリアンプ回路として機能するヘッドＩＣのレジスタ設定に使用するシリアル転送ラインを、データ設定時以外は、ハイインピーダンスにすることにより、信号ラインをマイコンを含むディジタル回路側とヘッドＩＣ側を電気的に絶縁分離し、ディジタル回路側のノイズがヘッドＩＣに影響を及ぼさないようにすることが提案されている。
【０００８】
近年、携帯機器利用が増大する中、ディスク装置のさらなる小型化が進んできている。こうしたディスク装置では複数の機能の異なる回路ブロックを、ひとつのＩＣにシステム化した、いわゆる、システムオンチップ化が図られている。今後はさらに、リード・ライトプリアンプも各種センサーアンプと統合されて1つのＩＣに搭載されようとしている。これまでのリード・ライトプリアンプの単体機能のヘッドＩＣであれば、リード・ライト動作と通信動作を時間的に分離することも可能である。しかし、他のセンサーアンプも合わせてＩＣ化すると、センサーアンプへの通信はリード・ライト動作に対して非同期であるため、リード動作中にもシリアル通信を行う必要がある。ここで、ＩＣ化される他のセンサーアンプとしては、ディスク装置に一般的に装備される、たとえば、温度センサーアンプを挙げることができる。温度センサーアンプとしては、たとえば、温度によって抵抗が変化する熱電対や電圧が変化するトランジスタのベース・エミッタ間電圧（Vbe）を検出・増幅するものが知られている。その増幅された電圧をA／D（アナログ／ディジタル）変換してレジスタに記憶し、マイコン等によって、そのレジスタを読み出すことで、ディスク装置の温度を知ることができる。ディスク装置の高密度化に伴い、マイコンは温度に応じてリード信号の等化特性を、きめ細かに微調整する必要がある。また、最近ではディスク装置の温度を常に監視することが重要になってきている。
【０００９】
しかしながら、従来の構成ではシリアル転送ラインをＨｉ−Ｚハイインピーダンスにしている間はレジスタに対して、設定及び読み出しが行えないという不具合が生じる。さらに、ヘッドＩＣと通信を行うためには３線の通信線が必要となる。ヘッドＩＣとマイコン等のディジタル回路側とを結線するコネクタのピン数を消費するため、ディスク装置の小型化への障害となっている。
【発明の開示】
【００１０】
本発明は、リード・ライトプリアンプと各種センサーアンプとがＩＣ化されたヘッドＩＣにおいて、従来の不具合を解決するものである。リード・ライトプリアンプがリード動作中であっても、各種センサーアンプに対するレジスタ設定等の通信を可能にするものである。これまで通信に必要であった通信線を排除するとともに、その通信信号がリード信号に妨害を与えることなく継続して良好なリード動作を行えるディスク装置を提供する。
【００１１】
本発明のディスク装置は、ディスク媒体のトラックを横切る方向にヘッドを移動させるアクチュエータと、装置筐体に具備されたマイコン等を含むディジタル制御回路基板とを、ＦＰＣによって電気的に接続する。リード・ライトプリアンプと各種センサーアンプとが集積されたヘッドＩＣが、ＦＰＣ上に搭載されるとともに接続されている。ヘッドＩＣの動作状態は、その内部に持つレジスタの値によって変更することができる。また、ヘッドＩＣが検出した各検出値はレジスタに格納する。これによって、ディジタル制御回路側からの通信によって、読み出しが可能になる。そして、前記、通信はライト信号の入力線及びリード信号の出力線のどちらか一方か、または両方を兼用する。
【００１２】
さらに、ライト信号の入力線とリード信号の出力線は、それぞれ差動２線式とし、対配線されるとともに、信号レベルもリード信号あるいはライト信号と同レベルにして通信を行う。
【発明を実施するための最良の形態】
【００１３】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００１４】
（実施の形態１）
図１は、本発明の実施の形態1にかかるディスク装置のブロック図である。ディスク装置１００はヘッドＩＣ１，ディスク装置制御回路部３１を備える。ヘッドＩＣ１とディスク装置制御回路部３１はＦＰＣ２１によって接続される。ディスク装置１００はさらにリードヘッド２，ライトヘッド５及びショックセンサー１８を備える。
【００１５】
ヘッドＩＣ１には、ＩＣ化されたリードアンプ３，ライトアンプ６が搭載されている。ヘッドＩＣ１はさらに切換スイッチ７，双方向バッファ８及びアンプ／通信制御回路９を備える。さらにＯＳＣ１０，温度センサー１５，温度センサーアンプ１６を備え、さらにＡ／Ｄ変換器１７，２０を備える。
【００１６】
さらにヘッドＩＣ１には各種の入・出力端子が用意されている。ヘッドＩＣ１は後述のＦＰＣ２１に搭載、接続され、ＦＰＣ２１を介してディスク装置制御回路部３１との間で信号授受を行う。
【００１７】
ディスク装置制御回路部３１は、切換スイッチ３２，双方向バッファ３３，通信制御回路３４，ＯＳＣ３５及びシステムコントローラ３６を備える。システムコントローラ３６には、図示しないリードチャネル，マイコン，ハードディスクコントローラ，サーボコントローラ及びメモリー等が搭載されている。又、ディスク装置制御回路部３１には各種の入・出力端子が配設されている。これらの入・出力端子はＦＰＣ２１を介して前述のヘッドＩＣ１との間で信号の授受を行うために用意されている。
【００１８】
ヘッドＩＣ１とディスク装置制御回路部３１は、ＦＰＣ２１に配設された各種の信号線２２〜３０を介して電気的に接続される。正電源（以降ＶＡＡ）信号線２２，負電源（以降ＶＥＥ）信号線２３，グランド（以降ＧＮＤ）信号線２４はヘッドＩＣ１に電源を供給するために用意されている。また、リード信号差動出力線２５，２６及びライト信号差動入力線２７，２８及びリード・ライト信号線２９及びフォールト信号線３０が配設されている。
【００１９】
ヘッドＩＣ１側に配置されるリードヘッド２及びライトヘッド５は、図示しないディスク上に記録された信号を感知し、ディスク上にデータを記録する。リードアンプ３及びライトアンプ６はヘッドＩＣ１内に集積されて搭載されている。リードアンプ３から出力されるリード信号の差動出力は、リード信号差動出力線２５，２６を介して出力される。また、ライト信号の差動出力はライト信号差動出力線２７，２８を介してライトアンプ６に入力される。
【００２０】
切換スイッチ７，３２及び双方向バッファ８，３３は連動して作動するように構成されている。これらの切換スイッチ及び双方向バッファは制御線３７，４０がHighレベルのときH側に、LowレベルのときにはL側にそれぞれ信号が流れるように構成されている。
【００２１】
発振器１０，３５は所定の周波数で発振する。発振器１０はアンプ／通信制御回路９を駆動するための信号を作る。発振器３５は通信制御回路３４を駆動するための信号を作る。
【００２２】
アンプ／通信制御回路９はリードアンプ３，ライトアンプ６，温度センサーアンプ１６及びショックセンサーアンプ１９を制御する。また、アンプ／通信制御回路９は双方向バッファ８を制御線３７を介して制御する。また、アンプ／通信制御回路９は、ディスク装置制御回路部３１との通信を制御する。
【００２３】
通信制御回路３４はヘッドＩＣ１との通信を制御する。温度センサー１５はヘッドＩＣ１の温度を検出し、その温度に応じた所定の電圧を出力する。温度センサー１５から出力された比較的小さな出力電圧は温度センサーアンプ１６によってＡ／Ｄ変換器１７を駆動するに足りる大きさまで電圧を増幅する。温度センサーアンプ１６で増幅されたアナログ電圧はＡ／Ｄ変換器１７によってディジタル信号に変換される。
【００２４】
ショックセンサー１８はディスク装置１００に加わる衝撃を検知する。ショックセンサーアンプ１９はショックセンサー１８に生じた比較的小さなアナログ電圧を所定の大きさまで増幅する。A／D変換器２０はショックセンサーアンプ１９から出力されたアナログ電圧をディジタル信号に変換する。こうして変換されたディジタル信号によって、アンプ／通信制御回路９が制御される。
【００２５】
次に各部の動作について説明する。リードヘッド２，リードアンプ３，ライトヘッド5及びライトアンプ６は従来のヘッドＩＣに搭載されており、既知の構成であるため詳細な説明は省略する。リードアンプ３及びライトアンプ６はアンプ／通信制御回路９に搭載されたレジスタの設定値を制御バス配線１１及び１２を介して受け取り、その設定値に応じてアンプゲインや帯域、バイアス電流、ライト電流等が調整される。
【００２６】
また、リードアンプ３及びライトアンプ６は、リードヘッド２，ライトヘッド５の動作が正常であるか否かのエラー情報をアンプ／通信制御回路9に出力し、前記レジスタの所定のエリアに格納する。そして、前記エラー情報はフォールト信号線３０を介して直接、ディスク装置制御回路部３１に出力する。エラー情報をどのような形式で出力するかは前記レジスタの設定によって選択する。
【００２７】
ここで、レジスタの設定値と各回路との関係について、一例をあげて説明する。例えば、8ビットのアドレスに対応して8ビットのデータ用のレジスタが割り当てられているとすると、合計で２０４８ビットのデータを記憶できるレジスタ領域を定義できる。一般にはそれほどのビット数は必要なく、必要に応じたアドレス領域のみ使用する。例として、アドレス0番の8ビットを用いてライトアンプのライト電流が設定される流れを以下に述べる。データビット数として8ビットあるので２５６通りの電流値が定義できるが、１０ｍＡppから７３．７５ｍＡppの電流振幅値を対応させる。すなわちデータが１増えるごとにライト電流値が０．２５ｍＡの振幅が増加することになる。したがって、５０ｍＡppのライト電流の振幅値にする場合は１６０に相当する“10100000”に８ビットのレジスタを設定すればよい。この設定値は先に説明した制御バス１２を介してライトアンプ６に出力され、ライトアンプ内に設けられたライト電流可変回路によってライト電流が調整される。
【００２８】
次に、本発明の主要部であるアンプ／通信制御回路９及び通信制御回路３４の動作及びその通信手法について説明する。R／W信号線２９にはリードとライトを切り換える信号が供給されている。この切り換え信号は、システムコントローラ３６の指令に基づき制御される。R／W信号線２９の信号がHighレベルであるときは、リードの状態であり、Lowレベルであるときはライトの状態として設定する。R／W信号線２９の信号がHighレベルのとき、アンプ／通信制御回路９によって、制御線３８を介して切換スイッチ７は接点a側に接続される。
【００２９】
同様に切換スイッチ３２も通信制御回路３４によって、制御線３９を介して接点a側に接続される。逆にR／W信号線２９の信号がLowレベルであるときは、切換スイッチ７と切換スイッチ３２は共に接点ｂ側に接続される。したがって、双方向バッファ８，３３は、リード状態時はライト信号の２つのライト信号差動入力線２７，２８に接続される。ライト状態時はリード信号差動出力線２５，２６が接続されることになる。ディスク装置の電源が投入された直後は通信制御回路３４が送信側、アンプ／通信制御回路9が受信側で初期化される。
【００３０】
アンプ／通信制御回路９と通信制御回路３４の詳細な動作について、図２Ａ，図２Ｂのブロック図及び図３のタイミングチャートを用いて説明する。図２Ａは図１に示した通信制御回路３４の内部構成を示すブロック図である。図２Ｂは同様にアンプ／通信制御回路９の内部構成を示すブロック図である。図２Ａ，図２Ｂにおいて、同じ符号は同じ機能を有する。
【００３１】
図２Ａに示した通信制御回路３４及び図２Ｂに示したアンプ／通信制御回路９は各別に、通信に用いるデータを記憶するレジスタ１，レジスタ２・・・レジスタＮを備えたレジスタ群６０と、レジスタ群６０の各レジスタの値を選択して出力するマルチプレクサ（ＭＵＸ）４１を備える。また、送信を制御する送信コントローラ４２、送信するデータをシリアルデータに変換するロード機能付シフトレジスタ４３を備える。さらに、通信制御回路３４及びアンプ／通信制御回路９は、各別にロード機能付シフトレジスタの出力を制御するアウトプットイネーブル付のバッファ４４を備えている。
【００３２】
図２Ａに示した制御線３９は図１に示した制御線３９と同じであり、双方向バッファ３３に接続されている。通信制御回路３４及びアンプ／通信制御回路９はさらに、シリアルデータをパラレルデータに変換するシフトレジスタ４６，受信データの立下りエッジを検出する立下りエッジ検出回路４７，基本クロックから通信クロックを生成する通信クロック生成回路４８及びシフトレジスタ４６のデータをホールドするためのパルスを作り出すホールドパルス生成回路４９を備えている。ＯＳＣ３５は通信クロック生成回路４８を駆動するための基本パルスを作り出す発振回路である。
【００３３】
通信制御回路３４及びアンプ／通信制御回路９はさらに、受信データレジスタ５１，受信アドレスレジスタ５２，受信コマンドレジスタ５３及びパリティーチェックレジスタ５４を備える。
【００３４】
さらに通信制御回路３４及びアンプ／通信制御回路９は、受信コントローラ５５，送受信タイマー兼双方向バッファコントローラ５６を備える。受信コントローラ５５は受信した内容に応じて受信処理を行う。送受信タイマー兼双方向バッファコントローラ５６は送信コントローラ４２及び受信コントローラ５５からの指令に基づき、所定の時間をカウントする。カウントの状態に応じて双方向バッファ３３を制御する。こうして、制御線４０を介して双方向バッファ３３が制御される。
【００３５】
図２Ａに示した送受信タイマー兼双方向バッファコントローラ５６は制御線４０を介して双方向バッファ３３を制御する。図２Ｂに示した送受信タイマー兼双方向バッファコントローラ５６は制御線３７を介して双方向バッファ８を制御する。
【００３６】
図２Ａに示した制御線３９，４０及び図２Ｂに示した制御線３７，３８は図１に示したそれらのものと同じである。
【００３７】
図３は通信に用いる信号フォーマットを示す。ＲＳ２３２Ｃ通信に用いられる非同期通信方式であるＵＡＲＴ（Universal Asynchronous Receiver Transmitter）を拡張したものを示す。ＲＳ２３２ＣではスタートビットＳＴＢを1ビット、データ長を8ビット、パリティービットＰＢを０ビット、ストップビットＳＰＢを1ビットとして、送信側と受信側の配線を分離している。
【００３８】
実施の形態１ではスタートビットＳＴＢを１ビット、データ長１８ビットをコマンドビットＣＢとして２ビット、アドレスビットＡＢとして８ビット、レジスタデータビットＲＤＢを８ビットに分けた。さらにパリティービットＰＢとして１ビット、ストップビットＳＰＢを１ビットとした。コマンドビットＣＢの２ビットで、設定要求コマンド（００）,受信要求コマンド（０１）、要求ＯＫコマンド（１０）、要求ＮＧコマンド（１１）を定義する。スタートビットＳＴＢは常にLowレベルとし、ストップビットＳＰＢは常にHighに設定している。パリティービットＰＢは全ビットの排他的論理和になっており、受信したデータの照合が可能である。
【００３９】
次に、ヘッドＩＣ１内のレジスタに所定の値を設定するときの流れについて図１，図２Ａ，図２Ｂ及び図３を用いて説明する。通信制御回路３４では、まずシステムコントローラ３６がレジスタ群６０にあらかじめ設定値を格納し、設定するレジスタのアドレス番号を送信コントローラ４２に指示する（図示せず）。ここで設定値は、たとえば前述したライト電流値を５０ｍＡppに設定する場合であれば、アドレス０番に１６０に相当する“10100000”の８ビットのデータを設定する。送信コントローラ４２は前記指令に基づき、MUX４１を制御し、所定のレジスタ値をロード機能付シフトレジスタ４３にロードさせる。また、設定要求コマンド、アドレス、制御ビット（スタートビットＳＴＢ、ストップビットＳＰＢ、パリティービットＰＢをいう）も同時にロードする。その後、送信コントローラ４２は、通信クロック生成回路から入力される送信クロックごとに、前記ロード機能付シフトレジスタ４３のデータをシフトし、図３に示した信号フォーマットＳＦと同じビット列になるようにバッファ４４及び入出力線３９を介して出力する。
【００４０】
送信コントローラ４２は全ビット列を出力した後、送受信タイマー兼双方向バッファコントローラ５６に対して、受信データを受信するのに十分な時間のタイマーを起動する。送受信タイマー兼双方向バッファコントローラ５６において、タイマーが起動している間は、制御線４０を介して双方向バッファ３３をＬ側の受信状態に切り換えるとともに、バッファ４４の出力をディスエーブルにする。一方、アンプ／通信制御回路9内ではエッジ検出回路４７が入力された受信データのスタートビットの立下りを検出し、エッジパルスＥＰを生成する。通信クロック生成回路４８はエッジパルスＥＰでもって、内部の通信データのビット周期をカウントするカウンターをリセットし、所定の値をデコードすることによって、サンプリングクロックパルスＳＣＰを生成する。このサンプリングクロックパルスＳＣＰのサンプルレートは一般的にボウレートと呼ばれる。
【００４１】
ＯＳＣ１０とＯＳＣ３５の発振周波数が多少ずれていても受信データの安定な領域をサンプルすることができる。そして、入力された受信データはシフトレジスタ４６に入力され、前記サンプリングクロックパルスＳＣＰでもって順次シフトされる。ホールドパルス生成回路４９は、前記立下りエッジパルスＥＰ及びサンプリングクロックパルスＳＣＰ、スタートビットＳＴＰの検出をもとに、データをホールドするタイミングを示すホールドパルスＨＰを生成する。前記ホールドパルスＨＰに基づき、受信データレジスタ５１はレジスタデータビットＲＤＢを、受信アドレスレジスタ５２はアドレスビットＡＢを、受信コマンドレジスタ５３はコマンドビットＣＢを、パリティーレジスタ５４はパリティービットＰＢをそれぞれ格納する。
【００４２】
受信コントローラ５５は各レジスタ５１〜５３の各ビットの排他的論理和を行い、パリティービットと照合し受信データの信頼性を確認する。この照合で誤りが無ければ、レジスタ群６０のうちの受信したアドレスのレジスタに受信データを格納する。その後、送受信タイマー兼双方向バッファコントローラ５６に対して、送信データを送信するのに十分な時間のタイマーを起動する。送受信タイマー兼双方向バッファコントローラ５６は、タイマーが起動している間は、制御線３７を介して双方向バッファ８を送信状態に切り換えるとともに、バッファ４４の出力をイネーブルにする。
【００４３】
さらに、受信コントローラ５５は送信コントローラに指示を与え、受信したデータ及びアドレスに加えて、上記の照合で誤りが無ければ要求ＯＫコマンドを、誤りがあれば要求NGコマンドを付加したビット列でもって通信制御回路３４に向けて送信する。この送信データは、通信制御回路３４で既に説明した同じ受信手順で受信を行い、以前に送った送信データと照合し、誤りが無ければ送受信処理を終了する。しかし、要求NGコマンドが受信されたりして、以前に送った送信データとの照合で誤りがあった場合は再度送受信の処理を繰り返す。
【００４４】
次にヘッドＩＣ１に具備されているレジスタの値を読み出すときの流れについて説明する。
【００４５】
通信制御回路３４では、まずシステムコントローラ３６が、ヘッドＩＣ１より読み出すレジスタのアドレス番号を送信コントローラ４２に指示する（図示せず）。送信コントローラ４２は上記指令に基づき、ロード機能付シフトレジスタ４３に受信要求コマンド，アドレス，データ及び制御ビットをロードする。但し、レジスタデータビットＲＤＢは全てゼロとする。その後、送信コントローラ４２は、通信クロック生成回路から入力される送信クロックごとに、上記ロード機能付シフトレジスタ４３のデータをシフトし、図３に示した信号フォーマットＳＦと同じビット列になるようにシリアルデータを出力線４４より出力する。
【００４６】
送信コントローラ４２は全ビット列を出力した後、送受信タイマー兼双方向バッファコントローラ５６に対して、受信データを受信するのに十分な時間のタイマーを起動する。送受信タイマー兼双方向バッファコントローラ５６は、タイマーが起動している間は、制御線４０を介して双方向バッファ３３を受信状態に切り換えるとともに、バッファ４４の出力をディスエーブルにする。一方、アンプ／通信制御回路9内では先に述べた同処理でもって受信したビット列のうち、受信データレジスタ５１はレジスタデータビットＲＤＢを、受信アドレスレジスタ５２はアドレスビットＡＢを、受信コマンドレジスタ５３はコマンドビットＣＢを、パリティーレジスタはパリティービットＰＢをそれぞれ格納する。
【００４７】
受信コントローラ５５は各レジスタ５１〜５３の各ビットの排他的論理和を行い、パリティービットと照合し受信データの信頼性を確認する。受信コントローラ５５は、前記照合で誤りが無ければ、レジスタ群６０のうちの受信したアドレスのレジスタを送信することを送信コントローラ４２に指示する。そして同時に、送受信タイマー兼双方向バッファコントローラ５６に対して、送信データを送信するのに十分な時間のタイマーを起動する。送受信タイマー兼双方向バッファコントローラ５６は、タイマーが起動している間は、制御線３７を介して双方向バッファ８を送信状態に切り換えるとともに、バッファ４４の出力をイネーブルにする。さらに、送信コントローラ４２は受信コントローラ５５の指示を受け、前記照合で誤りが無ければ、レジスタ群６０のうちの受信したアドレスのレジスタ値に、要求ＯＫコマンド，アドレス及び制御ビットを付加したビット列でもって通信制御回路３４に向けて送信する。また、上記照合で誤りがあれば、レジスタ群データビットは全てゼロとし、要求NGコマンド，アドレス及び制御ビットを付加したビット列でもって通信制御回路３４に向けて送信する。この送信データは、通信制御回路３４において、先に説明した同じ受信手順で受信を行う。パリティービットの照合と以前に送った送信データの要求アドレスとの照合を行い、誤りが無ければ送受信処理を終了するが、要求NGコマンドが受信されととき或いは照合において誤りがあった場合は再度送受信の処理を繰り返す。
【００４８】
以上のような通信手段を用いることにより、従来必要であったＳＤＡＴＡ，ＳＣＬＫ，ＳＤＥＮ（図９参照）のシリアル通信線の3つの配線が不要となり、ヘッドＩＣとディジタル制御回路側とを接続するＦＰＣのピン数を削減することができる。この結果、ディスク装置の筐体に取り付けられる回路基板におけるコネクタ（ＦＰＣ）の実装面積を削減することができ、ディスク装置の更なる小型化が可能となる。
【００４９】
さらに、送受信にかかわる処理回路は上記説明のようにディジタル信号処理回路で構成されるが、０．５Ｖ〜１．５Ｖ程度の低電源電圧駆動のＩＣ用ロジックセルを用いた処理回路で構成され、リードアンプ回路のリード信号へのノイズの漏れ込みに対し考慮する。また、ライト信号及びリード信号は片側３００ｍVpp程度のＬＶＤＳ（Low Voltage Differential SCSI）規格『TIA／EIA-6４４』の信号レベルであることから、ライト信号のインターフェースに用いられているＬＶＤＳドライバー及びレシーバと同じＩＣ用セルを通信のインターフェースに用いる。
【００５０】
このように構成することで、従来では３．３Vや５．０VのＣＭＯＳまたはＴＴＬレベルの信号レベルでシリアル通信していたもの比べて、１．５dB以上もクロストーク成分を削減することができる。また、差動２線式の対配線で配線されるため、通信時に発生する高周波成分のノイズが差動間の容量結合により緩和され、電源グランドへの影響を低減することができる。従って、ヘッドＩＣ１がリード状態にあっても通信による信号ノイズがリード信号に妨害するという不具合を抑止することができ、ヘッドＩＣ１のレジスタ設定や読み出しを行いながら良好なリード信号が得られるディスク装置を提供することができる。
【００５１】
なお、実施の形態１では、リード信号出力線とライト信号入力線の両方を通信線として利用する方法について説明した。しかし、ライト／リードプリアンプ回路と一緒に集積されるセンサーアンプの種類やＩＣのゲート規模の削減のために、どちらか一方を用いるものとしても何ら支障は起こらない。例えば温度センサーで検知される装置温度は、非常に短い時間内で上下するようなパラメータではないため、比較的短時間で処理されるライト動作ではモニタする必要がない。したがって、ライト中は通信する必要がないため、通信線の兼用はライト信号入力線のみでよい。
【００５２】
また、実施の形態１では双方向バッファの切り換えは、互いに非同期であるため、切り換えタイミングにずれが生じ、両方が出力されるという不具合が起こりうる。しかし、出力に用いる回路にオープンコレクタ形式を用いて、配線途中にプルアップ抵抗を接続し、双方が出力状態であっても信号レベルがHighレベルであるためオープンコレクタのトランジスタはオフ状態にするような配慮がなされている。
【００５３】
（実施の形態２）
図４は、本発明の実施の形態２にかかるディスク装置のブロック図である。図４にかかる主な構成要素について以下に説明するが、図１と等しい機能を有するものは同じ符号を用いた。図４において、ヘッドＩＣ１はリードアンプ７１，シリアルクロック生成器７２及びアンプ／通信制御回路７４を備える。リードアンプ７１は図示しない発振器を内蔵し、シリアルクロック生成器７２，７３はリードアンプ７１からの出力信号に対し、所定のフィルタを通過させコンパレータによって通信用のシリアルクロックを生成する。アンプ／通信制御回路７４は図１に示したアンプ／通信制御回路９とほぼ同じ機能を有し、各アンプのレジスタ設定の制御と通信を制御するアンプ／通信制御回路である。実施の形態２のアンプ／通信制御回路７４は実施の形態１のものとは通信方式が異なるので異なる符号を用いた。
【００５４】
ディスク装置制御回路部３１はシリアルクロック生成器７３，通信制御回路７５を備える。通信制御回路７５は図１に示した通信制御回路３４とほぼ同じ機能を有するが、通信方式が異なるので異なる符号を用いた。なお、通信制御回路７５から出力される通信のイネーブル信号をとりだすためにイネーブル信号線７０を配設したことでも実施の形態1（図１参照）とは相違する。
【００５５】
次に図４に示した実施の形態２にかかる動作について、図5，図6及び図７のタイミングチャートを用いて説明する。
【００５６】
図５においては、ハードディスク等のディスク装置の記録媒体に記録されているサーボデータの再生信号ＳＤＲを示している。図５から理解できるように、サーボデータの再生信号ＳＤＲはプリアンブルＰＡ、シンクマークＳＭ、トラック・セクターナンバーＴＳＮ、a,b,c,dバーストＢＳＴａｄ、ギャップ信号ＧＰからなるデータで構成されている。それぞれの信号の役割は既知の技術であるため詳述は省略する。プリアンブルＰＡは単一周波数の矩形波が記録されており、ＰＬＬ（Phase Locked Loop）やＡＧＣ（Automatic Gain Control）のロックのために使用される。また、シンクマークＳＭはサーボデータの周期に信号処理の周期を同期させるために用いる。さらにトラック・セクターナンバーＴＳＮは一般にグレイコード化したアドレス番号がサーボデータごとに割り当てられている。ａ,b,c,dバーストＢＳＴａｄはサーボの相対位置情報を表し、ギャップ信号ＧＰはユーザーデータを記録するときの回転ジッタを吸収するために用意されている。
【００５７】
図５を参照すると、再生信号ＳＤＲの下段にはプリアンブルＰＡを拡大した波形を示しており、一定周波数の記録信号の再生波形になっている。
【００５８】
ここで、プリアンブルＰＡが図４に示したシリアルクロック生成器７２，７３に入力されると、所定のフィルター処理がなされ、プリアンブルＰＡの拡大信号ＰＡＦに整形される。前記フィルター処理に必要なフィルター特性については特に言及しないが、記録媒体における記録再生系で失われる周波数成分を補償するものであればよい。例えば、磁気記録であれば積分検出で用いられる低域補償型のフィルターやマッチドフィルター等が考えられる。
【００５９】
図４のシリアルクロック生成器７２，７３では、図５に示した信号波形ＰＡＦを所定のレベルＳＲＥＦで比較して波形整形処理を行うと、シリアルクロックＳＣを生成して出力する。図４のシリアルクロック生成器７２から出力されるシリアルクロックＳＣはアンプ／通信制御回路７４に入力され、シリアルクロック生成器７３から出力されるシリアルクロックＳＣは通信制御回路７５に入力される。通信制御回路７５にはシステムコントローラ３６から、サーボデータの始まりと終わりのタイミングを知らせるサーボゲート信号が入力されており、シリアルクロックＳＣとサーボゲート信号から、図５に示したイネーブル信号ＥＳが生成され出力される。
【００６０】
図６は通信制御回路７５からアンプ／通信制御回路７４へレジスタを設定するときの通信フォーマットを示している。図６において、その最上段に示した信号は図５のイネーブル信号ＥＳに相当する。
【００６１】
通信制御回路７５は、イネーブル信号ＥＳとシリアルクロックＳＣに合わせて、図６のシリアルデータＳＤを出力する。このシリアルデータＳＤは、配線３９、双方向バッファ３３、切換スイッチ３２、ライト信号差動入力線２７・２８、切換スイッチ７、双方向バッファ８、配線３８を経て、アンプ／通信制御回路７４に送り届けられる。
【００６２】
図６に示したシリアルクロックＳＣは、図５に示したシリアルクロックＳＣに相当する。また、図６において、制御線レベルＶＣは制御線３７，４０のレベル状態を示している。制御線レベルＶＣはHighレベルであるときに、双方向バッファ８，３３はともにＨ側の信号の流れに添うように構成している。シリアルデータＳＤは第1ビットがR／Wビットを示し、次の8ビットがレジスタのアドレスで、さらに8ビットがそのアドレスのレジスタおけるデータとなっている。そして、前記R／WビットがＬｏｗレベルであるときは通信制御回路７５からアンプ／通信制御回路７４へのレジスタ書き込みとなり、Highレベルのときアンプ／通信制御回路７４から通信制御回路７５へのレジスタ読み出しとなる。図6ではR／WビットがLowレベルであるので、アドレスビットに相当するアドレスのレジスタに、データビットの値が設定される。
【００６３】
図７は図６と同じ信号を示しており、R／WビットはHighレベルである。そして、制御線３７，４０がデータビットの期間にLowレベルになっており、その期間は双方向バッファ8、３３がＬ側に置かれ、アンプ／通信制御回路７４が送信側になり、通信制御回路７５が受信側となる。このとき、通信制御回路７５が示すアドレスに相当するレジスタの値を、アンプ／通信制御回路７４が送信する。
【００６４】
以上のように、本発明の実施の形態２では再生されるサーボデータのプリアンブルＰＡをシリアルクロックＳＣとしてデコードし、そのシリアルクロックＳＣを用いて同期シリアル通信を行っている。これにより、実施の形態1では必要であった発振器（ＯＳＣ）１０及び３５が不要となる。実施の形態1で説明したように、低電源電圧駆動のＩＣ用ロジックセルを用いた回路であっても、リードデータと非同期で発振器が常にクロックを生成している回路では、そのクロックが発生するノイズがわずかでもリードデータに妨害を及ぼす。
【００６５】
特にユーザーデータの再生では非常にレベルが劣化した高周波信号が含まれているため、前記妨害が無視できなくなる。実施の形態２では、容易なアナログフィルタとコンパレータとからシリアルクロックＳＣを生成している。さらに、信号品質として高いＳ／Ｎが得られるサーボデータのプリアンブルデータをもとに生成され、その期間にのみ通信を行うため、通信におけるクロック及びデータが発生する高周波ノイズによる妨害の影響も相対的に軽減される。このように、実施の形態２では、実施の形態1に比べ、通信による再生信号への妨害をさらに低減することができるため、ヘッドＩＣのレジスタ設定や読み出しを行いながら、より良好なリード信号が得られるディスク装置が提供することができる。
【００６６】
なお、実施の形態２では通信による妨害がリード信号に与える影響を低減することに着目した構成としたために、ディスク装置がリード状態にない場合の通信に関して図示していない。しかし、サーボデータのプリアンブルＰＡのデータからシリアルクロックＳＣが生成されるため、ディスク装置がリード状態にないと通信を行うことができない。しかし、リードアンプ３が擬似的なプリアンブルＰＡの再生信号を発生する発振回路を具備することで容易に行える。あるいは、リードアンプがリード状態にあるときだけ、実施の形態２の通信を行い。リード状態にないときには従来と同様に３線を用いたシリアル通信を行ってもよい。
【００６７】
本構成によって、従来においては必要であったシリアル通信用の3つの信号配線が不要となる。また、ヘッドＩＣ１とディジタル制御回路側とを接続するＦＰＣ２１のピン数を削減することができる。併せて、通信に用いる信号レベルが、先に述べたＴＴＬレベルまたはＣＭＯＳレベルから、リード・ライト信号と同レベルの数百ｍV程度まで低くすることができる。これにより、通信時のクロストーク成分を１５ｄB以上低下させることができる。そして、差動２線式の対配線で配線されるため、通信時に発生する高周波成分のノイズが差動間の容量結合により緩和され、電源グランドへの影響を低減することができる。
【００６８】
近年、ディスク装置は携帯機器への利用が進みつつあり、超小型のディスク装置が望まれている。装置の小型化が進むにつれ、回路基板の集積度を高め、配線間距離の過密化を図らなければならない。このため、配線間のクロストークと回路ブロック間の配線数が小型化への大きな障害となる。本発明によれば、ヘッドＩＣ内に各種センサーアンプを集積化した状態で、装置性能に大きく関わるリード信号へのクロストークを大きく低減することができるとともに、装置筐体内と回路基板とを電気的に接続するコネクタ配線数も同時に削減することができ、ディスク装置の大幅な小型化を実現することができる。
【産業上の利用可能性】
【００６９】
本発明の構成によれば、リード／ライトプリアンプ回路と各種センサーアンプを１つに集積したヘッドＩＣのレジスタ設定及び読み出しに伴う通信において、リード時はライト信号の差動入力線を、ライト時はリード信号の差動出力線を、通信線として利用する。併せて、通信に用いる信号レベルをライト入力信号の信号レベル又はリード出力信号の信号レベルと同レベルにすることで、通信時の信号ノイズを大きく低減することができる。
【００７０】
これにより、常時ヘッドＩＣとの通信を維持した状態で良好に再生信号を得ることができる。そして、従来必要であった通信線を削除することによって、ディスク装置の筐体に取り付けられる回路基板におけるコネクタの実装面積を削減することができ、超小型ディスク装置への展開が可能であるので産業上の利用可能性は高い。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施の形態１にかかるディスク装置のブロック図
【図２Ａ】本発明の実施の形態１にかかる通信制御回路の詳細なブロック図
【図２Ｂ】本発明の実施の形態１にかかるアンプ／通信制御回路の詳細なブロック図
【図３】本発明の実施の形態１にかかる通信手法を説明するタイミングチャート
【図４】本発明の実施の形態２にかかるディスク装置のブロック図
【図５】本発明の実施の形態２にかかる通信手法を説明するタイミングチャート
【図６】本発明の実施の形態２にかかる通信手法でヘッドＩＣへの設定を説明するタイミングチャート
【図７】本発明の実施の形態２にかかる通信手法でヘッドＩＣからの読み出しを説明するタイミングチャート
【図８】従来例のディスク装置を示すブロック図
【図９】従来例にかかる通信手法を示すタイミングチャート
【符号の説明】
【００７２】
１    ヘッドＩＣ
３    リードアンプ
６    ライトアンプ
７，３２    切換スイッチ
８，３３    双方向バッファ
９，７４    アンプ／通信制御回路
１０，３５    発振器（ＯＳＣ）
１５    温度センサー
１６    温度センサーアンプ
１７，２０    A／D変換器
１８    ショックセンサー
１９    ショックセンサーアンプ
２１    ＦＰＣ（Flexible Printed Circuit）
２２    正電源信号線
２３    負電源信号線
２４    グランド信号線
２５，２６    リード信号差動出力線
２７，２８    ライト信号差動入力線
２９    リード・ライト信号線
３０    フォールト信号線
３１    ディスク装置制御回路部
３４，７５    通信制御回路
３６    システムコントローラ
７０    イネーブル信号線
１００    ディスク装置
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2006030885.tif 000012
【図２Ａ】
2006030885.tif 000013
【図２Ｂ】
2006030885.tif 000014
【図３】
2006030885.tif 000015
【図４】
2006030885.tif 000016
【図５】
2006030885.tif 000017
【図６】
2006030885.tif 000018
【図７】
2006030885.tif 000019
【図８】
2006030885.tif 000020
【図９】
2006030885.tif 000021
【国際調査報告】
2006030885.tif 000022
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